(57)【要約】クロック信号と該クロック信号に同期した複数のデータ信号とを転送するにあたり、クロック用送信システム（１２）にてドライバスイッチの駆動パルス幅をフィードバック制御することでクロック信号を小振幅で送信し、そのパルス幅の制御信号を各データ用送信システム（１３）中のドライバスイッチの制御に用いることで、各データ信号の小振幅伝送をも同時に実現する。更に、クロック用受信システム（１０）にて前記パルス幅の制御信号をクロック遅延回路の遅延制御に適用することで、各データ用受信システム（１１）における受信データの最適なラッチタイミングを実現する。
2004021656.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号と該クロック信号に同期した複数のデータ信号とを転送するためのデータ送受信システムであって、
前記クロック信号を受信するためのクロック用受信システムと、
各々前記複数のデータ信号のうちの対応するデータ信号を受信するための複数のデータ用受信システムと、
前記クロック用受信システムから供給されたクロック信号を小振幅でクロック信号伝送路へ送信するためのクロック用送信システムと、
各々前記複数のデータ用受信システムのうちの対応するデータ用受信システムから供給されたデータ信号を小振幅でデータ信号伝送路へ送信するための複数のデータ用送信システムとを備え、
前記クロック用送信システム及び前記複数のデータ用送信システムは、各々第一電源及び第二電源に接続されて動作するシステムであって、
前記クロック用送信システムは、
前記クロック用受信システムから供給されたクロック信号に応答して前記クロック信号伝送路を駆動するクロックドライバ回路と、
前記クロック信号伝送路のハイレベル電圧とローレベル電圧とを観測して、前記クロック信号伝送路へ送信するクロック信号のハイレベル電圧を前記第一電源の電圧より低い第一基準電圧に、前記クロック信号伝送路へ送信するクロック信号のローレベル電圧を前記第二電源の電圧より高い第二基準電圧にそれぞれ制御するように、前記クロックドライバ回路に与える少なくとも一つの制御信号を生成するフィードバック回路とを有し、
前記データ用送信システムの各々は、
前記フィードバック回路が生成した制御信号により前記データ信号伝送路へ送信すべきデータ信号について同様の振幅制御がなされつつ、前記複数のデータ用受信システムのうちの対応するデータ用受信システムから供給されたデータ信号に応答して前記データ信号伝送路を駆動するデータドライバ回路を有することを特徴とするデータ送受信システム。
【請求項２】
請求項１記載のデータ送受信システムにおいて、
前記クロックドライバ回路は、
前記第一電源と前記クロック信号伝送路との間に介在した第一スイッチと、
前記クロック信号伝送路と前記第二電源との間に介在した第二スイッチと、
前記第一スイッチを駆動する第一駆動パルス発生回路と、
前記第二スイッチを駆動する第二駆動パルス発生回路と、
前記クロック信号伝送路へハイレベル電圧を出力する場合にオンし、かつ前記クロック信号伝送路へローレベル電圧を出力する場合にオフする第三スイッチと、
前記クロック信号伝送路へハイレベル電圧を出力する場合にオフし、かつ前記クロック信号伝送路へローレベル電圧を出力する場合にオンする第四スイッチと、
前記第三スイッチを介して前記クロック信号伝送路へ前記第一基準電圧を供給する第一バッファと、
前記第四スイッチを介して前記クロック信号伝送路へ前記第二基準電圧を供給する第二バッファとを有し、
前記フィードバック回路は、
前記クロック信号伝送路のハイレベル電圧及びローレベル電圧を検出する検出回路と、
前記検出回路により検出されたハイレベル電圧及びローレベル電圧と前記第一及び第二基準電圧とのそれぞれの差を増幅して第一及び第二制御信号として供給する第一及び第二増幅器とを有し、
前記第一駆動パルス発生回路は、前記クロック信号伝送路のハイレベル電圧が前記第一基準電圧と一致するように前記第一スイッチを駆動するパルス幅を前記第一制御信号により制御され、
前記第二駆動パルス発生回路は、前記クロック信号伝送路のローレベル電圧が前記第二基準電圧と一致するように前記第二スイッチを駆動するパルス幅を前記第二制御信号により制御されることを特徴とするデータ送受信システム。
【請求項３】
請求項２記載のデータ送受信システムにおいて、
前記データドライバ回路の各々は、
前記第一電源と前記データ信号伝送路との間に介在した第五スイッチと、
前記データ信号伝送路と前記第二電源との間に介在した第六スイッチと、
前記第五スイッチを駆動する第三駆動パルス発生回路と、
前記第六スイッチを駆動する第四駆動パルス発生回路と、
前記データ信号伝送路へハイレベル電圧を出力する場合にオンし、かつ前記データ信号伝送路へローレベル電圧を出力する場合にオフする第七スイッチと、
前記データ信号伝送路へハイレベル電圧を出力する場合にオフし、かつ前記データ信号伝送路へローレベル電圧を出力する場合にオンする第八スイッチと、
前記第七スイッチを介して前記データ信号伝送路へ前記第一基準電圧を供給する第三バッファと、
前記第八スイッチを介して前記データ信号伝送路へ前記第二基準電圧を供給する第四バッファとを有し、
前記第三駆動パルス発生回路は、前記データ信号伝送路のハイレベル電圧が前記第一基準電圧と一致するように前記第五スイッチを駆動するパルス幅を前記第一制御信号により制御され、
前記第四駆動パルス発生回路は、前記データ信号伝送路のローレベル電圧が前記第二基準電圧と一致するように前記第六スイッチを駆動するパルス幅を前記第二制御信号により制御されることを特徴とするデータ送受信システム。
【請求項４】
請求項１記載のデータ送受信システムにおいて、
前記クロックドライバ回路は、
前記第一電源と前記クロック信号伝送路との間に介在した第一スイッチと、
前記クロック信号伝送路と前記第二電源との間に介在した第二スイッチと、
前記第一及び第二スイッチを駆動する第一駆動パルス発生回路と、
前記クロック信号伝送路へハイレベル電圧を出力する場合にオンし、かつ前記クロック信号伝送路へローレベル電圧を出力する場合にオフする第三スイッチと、
前記クロック信号伝送路へハイレベル電圧を出力する場合にオフし、かつ前記クロック信号伝送路へローレベル電圧を出力する場合にオンする第四スイッチと、
前記第三スイッチを介して前記クロック信号伝送路へ前記第一基準電圧を供給する第一バッファと、
前記第四スイッチを介して前記クロック信号伝送路へ前記第二基準電圧を供給する第二バッファとを有し、
前記フィードバック回路は、
前記クロック信号伝送路上のクロック信号の振幅を検出するための回路手段と、
前記検出された振幅と所望の出力振幅との差を増幅して第一制御信号として供給する第一増幅器とを有し、
前記第一駆動パルス発生回路は、前記クロック信号伝送路上のクロック信号の振幅が前記所望の出力振幅と一致するように前記第一及び第二スイッチを駆動するパルス幅をそれぞれ前記第一制御信号により制御されることを特徴とするデータ送受信システム。
【請求項５】
請求項４記載のデータ送受信システムにおいて、
前記データドライバ回路の各々は、
前記第一電源と前記データ信号伝送路との間に介在した第五スイッチと、
前記データ信号伝送路と前記第二電源との間に介在した第六スイッチと、
前記第五及び第六スイッチを駆動する第二駆動パルス発生回路と、
前記データ信号伝送路へハイレベル電圧を出力する場合にオンし、かつ前記データ信号伝送路へローレベル電圧を出力する場合にオフする第七スイッチと、
前記データ信号伝送路へハイレベル電圧を出力する場合にオフし、かつ前記データ信号伝送路へローレベル電圧を出力する場合にオンする第八スイッチと、
前記第七スイッチを介して前記データ信号伝送路へ前記第一基準電圧を供給する第三バッファと、
前記第八スイッチを介して前記データ信号伝送路へ前記第二基準電圧を供給する第四バッファとを有し、
前記第二駆動パルス発生回路は、前記データ信号伝送路上のデータ信号の振幅が前記所望の出力振幅と一致するように前記第五及び第六スイッチを駆動するパルス幅をそれぞれ前記第一制御信号により制御されることを特徴とするデータ送受信システム。
【請求項６】
請求項４記載のデータ送受信システムにおいて、
前記フィードバック回路は、前記クロック信号伝送路のローレベル電圧と前記第二基準電圧との差を増幅して第二制御信号として供給する第二増幅器を更に有し、
前記クロックドライバ回路は、前記第二スイッチと前記第二電源との間に介在した第一電圧制御電流源を更に有し、
前記クロック信号伝送路のローレベル電圧が前記第二基準電圧と一致するように前記第一電圧制御電流源の駆動能力が前記第二制御信号により制御されることを特徴とするデータ送受信システム。
【請求項７】
請求項６記載のデータ送受信システムにおいて、
前記データドライバ回路の各々は、
前記第一電源と前記データ信号伝送路との間に介在した第五スイッチと、
前記データ信号伝送路と前記第二電源との間に直列に介在した第六スイッチ及び第二電圧制御電流源と、
前記第五及び第六スイッチを駆動する第二駆動パルス発生回路と、
前記データ信号伝送路へハイレベル電圧を出力する場合にオンし、かつ前記データ信号伝送路へローレベル電圧を出力する場合にオフする第七スイッチと、
前記データ信号伝送路へハイレベル電圧を出力する場合にオフし、かつ前記データ信号伝送路へローレベル電圧を出力する場合にオンする第八スイッチと、
前記第七スイッチを介して前記データ信号伝送路へ前記第一基準電圧を供給する第三バッファと、
前記第八スイッチを介して前記データ信号伝送路へ前記第二基準電圧を供給する第四バッファとを有し、
前記第二駆動パルス発生回路は、前記データ信号伝送路上のデータ信号の振幅が前記所望の出力振幅と一致するように前記第五及び第六スイッチを駆動するパルス幅をそれぞれ前記第一制御信号により制御され、
前記データ信号伝送路のローレベル電圧が前記第二基準電圧と一致するように前記第二電圧制御電流源の駆動能力が前記第二制御信号により制御されることを特徴とするデータ送受信システム。
【請求項８】
請求項４記載のデータ送受信システムにおいて、
前記クロック用受信システムは、前記受信したクロック信号を前記フィードバック回路が生成した第一制御信号に応じた量だけ遅延させる遅延回路を有し、
前記複数のデータ用受信システムの各々は、前記受信したデータ信号を、前記遅延回路から出力された遅延クロック信号に同期してサンプリングするラッチを有することを特徴とするデータ送受信システム。
【発明の詳細な説明】
【技術分野】  本発明は、クロック信号と該クロック信号に同期した複数のデータ信号とを転送するためのデータ送受信システムに関するものである。
【背景技術】  米国特許明細書第５，４１８，４７８号及び第５，６９４，０６０号には、ツイストペアケーブルを小振幅で駆動するためのＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）差動ドライバが開示されている。
日本国特開平１１−１９４７４８号公報に開示された液晶ディスプレイでは、液晶パネルの一辺に沿って複数のデータドライバのチップが配置され、各チップ間に１本のクロック線と複数本のデータ線とが設けられる。これらデータドライバの各々は、１つのクロック入力と複数のデータ入力とを受け取り、液晶パネルへ所要のデータ電圧を供給するとともに、隣接するデータドライバへ１つのクロック出力と複数のデータ出力とを与える。
【発明の開示】
液晶ディスプレイ用のデータドライバでも、高速化及びＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）低減を目的として、小振幅のデータ送受信が求められている。ところが、液晶ディスプレイの狭額縁化に伴ってデータドライバのチップサイズに関する制約が強くなっており、上記ＣＭＯＳ差動ドライバの技術を採用することができない。
本発明の目的は、小振幅のクロック転送及びデータ転送を小規模の回路構成で実現することにある。
この目的を達成するため、本発明によれば、データ送信時に、まずクロック信号の振幅制御を行い、その制御信号を用いてデータ信号の振幅制御を行う。
また、スイッチの駆動パルス幅制御により出力振幅制御を実現することで、広範囲な電源電圧に渡って出力振幅制御が行えると同時に、低消費電力化を実現できる。
更に、スイッチのオン時間を制御することで出力振幅制御を実現し、更にそのオン時間をクロック及びデータの受信システムで利用することにより、正確なデータ受信を可能とする。
【図面の簡単な説明】  図１は、本発明に係るデータ送受信システムを液晶パネルのデータドライバに利用した例を示すブロック図である。
図２は、図１中の個々のデータドライバの内部構成例を示すブロック図である。
図３は、図２中のクロック用送信システムの詳細構成例を示すブロック図である。
図４は、図３中の第一及び第二駆動パルス発生回路の詳細構成例を示す回路図である。
図５は、図４中の電圧制御遅延回路の詳細構成例を示す回路図である。
図６は、図３中の出力ハイレベル／ローレベル検出回路の詳細構成例を示す回路図である。
図７は、図２中の個々のデータ用送信システムの詳細構成例を示すブロック図である。
図８は、図３のクロック用送信システム及び図７のデータ用送信システムのドライバ出力電圧と電源電圧との関係を示す図である。
図９は、図２中のクロック用送信システムの他の詳細構成例を示すブロック図である。
図１０は、図２中の個々のデータ用送信システムの他の詳細構成例を示すブロック図である。
図１１は、図２中のクロック用受信システム及び個々のデータ用受信システムの詳細構成例を示すブロック図である。
図１２は、図１１の回路構成の動作を示すタイミングチャートである。
【発明を実施するための最良の形態】  以下、添付図面を参照して、本発明の実施の形態を詳細に説明する。
図１は、本発明に係るデータ送受信システムを液晶パネルのデータドライバに利用した例を示している。図１において、１は液晶パネル、２は互いに縦続接続された複数のデータドライバ（データ送受信システム）、３はクロック信号伝送路、４はデータ信号伝送路である。
図２は、図１中の個々のデータドライバ２の内部構成例を示している。図２のデータドライバ２は、クロック信号を受信するためのクロック用受信システム１０と、各々対応するデータ信号を受信するための複数のデータ用受信システム１１と、クロック用受信システム１０から供給されたクロック信号を小振幅でクロック信号伝送路３へ送信するためのクロック用送信システム１２と、各々対応するデータ用受信システム１１から対応するシフトレジスタ１４を介して供給されたデータ信号を小振幅でデータ信号伝送路４へ送信するための複数のデータ用送信システム１３と、すべてのシフトレジスタ１４から得たデジタルデータ信号をアナログ信号に変換するためのＤＡ（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ）変換器１５と、当該アナログ信号を受けて液晶パネル１へ所要のデータ電圧を供給するためのバッファ回路１６とを備えている。クロック用送信システム１２及び複数のデータ用送信システム１３は、各々第一電源Ｖｄｄ（例えば２Ｖ）及び第二電源Ｖｓｓ（例えば０Ｖ）に接続されて動作するシステムである。
図３は、図２中のクロック用送信システム１２の詳細構成例を示している。図３において、２０はクロック信号入力端子、２１はクロック信号伝送路３に接続されたドライバ出力端子である。
図３のクロック用送信システム１２は、第一電源Ｖｄｄとドライバ出力端子２１との間に介在した第一スイッチ２２と、ドライバ出力端子２１と第二電源Ｖｓｓとの間に介在した第二スイッチ２３と、クロック信号入力端子２０から与えられたクロック信号に応答して第一スイッチ２２を駆動するパルスを発生する第一駆動パルス発生回路２４と、クロック信号入力端子２０から与えられたクロック信号に応答して第二スイッチ２３を駆動するパルスを発生する第二駆動パルス発生回路２５と、クロック信号入力端子２０から与えられたクロック信号に応答してドライバ出力端子２１へハイレベル電圧を出力する場合にオンし、かつドライバ出力端子２１へローレベル電圧を出力する場合にオフする第三スイッチ３０と、クロック信号入力端子２０から与えられたクロック信号に応答してドライバ出力端子２１へハイレベル電圧を出力する場合にオフし、かつドライバ出力端子２１へローレベル電圧を出力する場合にオンする第四スイッチ３１と、第三スイッチ３０を介してドライバ出力端子２１へ第一基準電圧Ｖｒ１（例えば１．５Ｖ）を供給する第一バッファ３２と、第四スイッチ３１を介してドライバ出力端子２１へ第二基準電圧Ｖｒ２（例えば０．５Ｖ）を供給する第二バッファ３３とを有する。これらの要素は、クロック用受信システム１０からクロック信号入力端子２０を介して与えられたクロック信号に応答してクロック信号伝送路３を駆動するクロックドライバ回路を構成する。第一及び第二バッファ３２，３３は、第一及び第二スイッチ２２，２３が両方オフの場合にドライバ出力端子２１のハイレベル電圧又はローレベル電圧をホールドする働きをするものである。
更に、図３のクロック用送信システム１２は、ドライバ出力端子２１のハイレベル電圧を検出する出力ハイレベル検出回路２６と、ドライバ出力端子２１のローレベル電圧を検出する出力ローレベル検出回路２７と、出力ハイレベル検出回路２６により検出されたハイレベル電圧と第一基準電圧Ｖｒ１との差を増幅して第一制御信号Ｃ１として供給する第一増幅器２８と、出力ローレベル検出回路２７により検出されたローレベル電圧と第二基準電圧Ｖｒ２との差を増幅して第二制御信号Ｃ２として供給する第二増幅器２９とを有する。第一制御信号Ｃ１は第一駆動パルス発生回路２４に、第二制御信号Ｃ２は第二駆動パルス発生回路２５にそれぞれフィードバックされる。つまり、第一駆動パルス発生回路２４は、ドライバ出力端子２１のハイレベル電圧が第一基準電圧Ｖｒ１と一致するように第一スイッチ２２を駆動するパルス幅を第一制御信号Ｃ１により制御される。第二駆動パルス発生回路２５は、ドライバ出力端子２１のローレベル電圧が第二基準電圧Ｖｒ２と一致するように第二スイッチ２３を駆動するパルス幅を第二制御信号Ｃ２により制御される。
クロック信号入力端子２０の電圧がハイレベルに立ち上がると、第一駆動パルス発生回路２４が動作して第一制御信号Ｃ１で指定された時間だけ第一スイッチ２２をオンさせるので、ドライバ出力端子２１の電圧レベルは上昇する。逆にクロック信号入力端子２０の電圧がローレベルに立ち下がると、第二駆動パルス発生回路２５が動作して第二制御信号Ｃ２で指定された時間だけ第二スイッチ２３をオンさせるので、ドライバ出力端子２１の電圧レベルは下降する。このようにして、出力ハイレベル及びローレベル検出回路２６，２７並びに第一及び第二増幅器２８，２９から構成されるフィードバック回路は、クロック信号伝送路３へ送信するクロック信号のハイレベル電圧を第一電源Ｖｄｄの電圧より低い第一基準電圧Ｖｒ１に、クロック信号伝送路３へ送信するクロック信号のローレベル電圧を第二電源Ｖｓｓの電圧より高い第二基準電圧Ｖｒ２にそれぞれ制御するのである。
以上のようなパルス幅制御方式は、デジタル回路と同様に低消費電力化かつ高速化が可能であり、かつアナログバッファ（例えばボルテージフォロワ回路）のように正確に出力電圧値を制御できるという利点がある。なお、図３中の第一及び第二バッファ３２，３３はアナログバッファであるが、ドライバ出力端子２１の電圧を安定に保持することだけが目的であり、これらのバッファ３２，３３でドライバ出力端子２１の負荷を充放電するわけではない。したがって、クロック送信システム１２の消費電力を非常に低く抑えることが可能である。
図４は、図３中の第一及び第二駆動パルス発生回路２４，２５の詳細構成例を示している。ここでは、第一スイッチ２２がＰチャネル型ＭＯＳトランジスタで、第二スイッチ２３がＮチャネル型ＭＯＳトランジスタでそれぞれ構成されるものとしている。図４によれば、第一駆動パルス発生回路２４は、電圧制御遅延回路６０と、反転回路６１と、ＯＲ回路６２とで構成される。また、第二駆動パルス発生回路２５は、電圧制御遅延回路６３と、反転回路６４と、ＡＮＤ回路６５とで構成される。
図５は、図４中の電圧制御遅延回路６０の詳細構成例を示している。図５によれば、電圧制御遅延回路６０は、１組のＮチャネル型ＭＯＳトランジスタ６６及びＰチャネル型ＭＯＳトランジスタ６７と、複数の電流制御インバータ６８とで構成される。
図６は、図３中の出力ハイレベル／ローレベル検出回路２６，２７の詳細構成例を示している。出力ハイレベル／ローレベル検出回路２６，２７は、第一及び第二サンプルホールド回路５０，５１を直列接続すれば簡単に構成できる。図６において、５２は反転回路、５３はスイッチ、５４は容量である。出力ハイレベル検出回路２６の場合には、第一駆動パルス発生回路２４から出力される駆動パルスを用いて、駆動パルスが発生している間に第一サンプルホールド回路５０のスイッチをオンするように制御すれば、ドライバ出力端子２１のハイレベル電圧を検出することができる。出力ローレベル検出回路２７の場合には、第二駆動パルス発生回路２５から出力される駆動パルスを用いて、駆動パルスが発生している間に第一サンプルホールド回路５０のスイッチをオンするように制御すれば、ドライバ出力端子２１のローレベル電圧を検出することができる。
図７は、図２中の個々のデータ用送信システム１３の詳細構成例を示している。図７において、２０ａはデータ信号入力端子、２１ａはデータ信号伝送路４に接続されたドライバ出力端子である。
図７のデータ用送信システム１３は、第一電源Ｖｄｄとドライバ出力端子２１ａとの間に介在した第五スイッチ２２ａと、ドライバ出力端子２１ａと第二電源Ｖｓｓとの間に介在した第六スイッチ２３ａと、データ信号入力端子２０ａから与えられたデータ信号に応答して第五スイッチ２２ａを駆動するパルスを発生する第三駆動パルス発生回路２４ａと、データ信号入力端子２０ａから与えられたデータ信号に応答して第六スイッチ２３ａを駆動するパルスを発生する第四駆動パルス発生回路２５ａと、データ信号入力端子２０ａから与えられたデータ信号に応答してドライバ出力端子２１ａへハイレベル電圧を出力する場合にオンし、かつドライバ出力端子２１ａへローレベル電圧を出力する場合にオフする第七スイッチ３０ａと、データ信号入力端子２０ａから与えられたデータ信号に応答してドライバ出力端子２１ａへハイレベル電圧を出力する場合にオフし、かつドライバ出力端子２１ａへローレベル電圧を出力する場合にオンする第八スイッチ３１ａと、第七スイッチ３０ａを介してドライバ出力端子２１ａへ第一基準電圧Ｖｒ１を供給する第三バッファ３２ａと、第八スイッチ３１ａを介してドライバ出力端子２１ａへ第二基準電圧Ｖｒ２を供給する第四バッファ３３ａとを有する。これらの要素は、データ用受信システム１１からシフトレジスタ１４及びデータ信号入力端子２０ａを介して与えられたデータ信号に応答してデータ信号伝送路４を駆動するデータドライバ回路を構成する。第三及び第四バッファ３２ａ，３３ａは、第五及び第六スイッチ２２ａ，２３ａが両方オフの場合にドライバ出力端子２１ａのハイレベル電圧又はローレベル電圧をホールドする働きをするものである。
第三及び第四駆動パルス発生回路２４ａ，２５ａは、図３のクロック用送信システム１２で生成された第一及び第二制御信号Ｃ１，Ｃ２をそれぞれ受け取る。第三駆動パルス発生回路２４ａは、ドライバ出力端子２１ａのハイレベル電圧が第一基準電圧Ｖｒ１と一致するように第五スイッチ２２ａを駆動するパルス幅を第一制御信号Ｃ１により制御される。第四駆動パルス発生回路２５ａは、ドライバ出力端子２１ａのローレベル電圧が第二基準電圧Ｖｒ２と一致するように第六スイッチ２３ａを駆動するパルス幅を第二制御信号Ｃ２により制御される。つまり、前述のクロック用送信システム１２は出力ハイレベル及びローレベル検出回路２６，２７並びに第一及び第二増幅器２８，２９から構成されるフィードバック回路を有するが、これに対応するフィードバック回路を個々のデータ用送信システム１３に設けなくとも、クロック信号伝送路３と同様にデータ信号伝送路４を小振幅駆動できるのである。
図８は、図３のクロック用送信システム１２及び図７のデータ用送信システム１３のドライバ出力電圧と電源電圧との関係を示している。図８によれば、第一電源Ｖｄｄの電圧が２Ｖ程度の低い電圧でも、１Ｖ程度の小振幅データ伝送が可能であることが分かる。上記パルス幅制御によれば、原理的にいかなるドライバ出力電圧をも作り出すことができる。第一電源Ｖｄｄの電圧が４Ｖ程度に上がっても同様である。
図９は、図２中のクロック用送信システム１２の他の詳細構成例を示している。図９によれば、第一及び第二スイッチ２２，２３が単一の（第一）駆動パルス発生回路２４により駆動される。第一電源Ｖｄｄと第一スイッチ２２との間に電流源７０が、第二スイッチ２３と第二電源Ｖｓｓとの間に電圧制御電流源７１がそれぞれ介在している。第一増幅器３５は、出力ハイレベル及びローレベル検出回路２６，２７により検出されたドライバ出力端子２１におけるクロック信号の振幅と、所望の出力振幅（Ｖｒ１−Ｖｒ２）との差を増幅して第一制御信号Ｃ３として供給する。第二増幅器３６は、出力ローレベル検出回路２７により検出されたローレベル電圧と第二基準電圧Ｖｒ２との差を増幅して第二制御信号Ｃ４として供給する。そして、第一駆動パルス発生回路２４は、ドライバ出力端子２１におけるクロック信号の振幅が前記所望の出力振幅（Ｖｒ１−Ｖｒ２）と一致するように第一及び第二スイッチ２２，２３を駆動するパルス幅をそれぞれ第一制御信号Ｃ３により制御される。また、第二制御信号Ｃ４が電圧制御電流源７１の駆動能力制御端子３７に与えられ、ドライバ出力端子２１のローレベル電圧が第二基準電圧Ｖｒ２と一致するように電圧制御電流源７１の駆動能力が第二制御信号Ｃ４により制御される。その他の点は、図３の構成と同様である。なお、図９中のＰＬＳは第一駆動パルス発生回路２４が生成した駆動パルスを、ＯＣＫは出力クロック信号をそれぞれ表している。
図１０は、図２中の個々のデータ用送信システム１３の他の詳細構成例を示している。図１０によれば、第五及び第六スイッチ２２ａ，２３ａが単一の（第二）駆動パルス発生回路２４ａにより駆動される。第一電源Ｖｄｄと第五スイッチ２２ａとの間に電流源７０ａが、第六スイッチ２３ａと第二電源Ｖｓｓとの間に電圧制御電流源７１ａがそれぞれ介在している。第二駆動パルス発生回路２４ａ及び電圧制御電流源７１ａは、図９のクロック用送信システム１２で生成された第一及び第二制御信号Ｃ３，Ｃ４をそれぞれ受け取る。そして、第二駆動パルス発生回路２４ａは、ドライバ出力端子２１ａにおけるデータ信号の振幅が前記所望の出力振幅（Ｖｒ１−Ｖｒ２）と一致するように第五及び第六スイッチ２２ａ，２３ａを駆動するパルス幅をそれぞれ第一制御信号Ｃ３により制御される。また、第二制御信号Ｃ４が電圧制御電流源７１ａの駆動能力制御端子３７ａに与えられ、ドライバ出力端子２１ａのローレベル電圧が第二基準電圧Ｖｒ２と一致するように電圧制御電流源７１ａの駆動能力が第二制御信号Ｃ４により制御される。その他の点は、図７の構成と同様である。
なお、図９においてドライバ出力端子２１の電圧レベルは第一及び第二バッファ３２，３３によっても決定できるので、電流源７０、電圧制御電流源７１及び第二増幅器３６は省略可能である。また、図１０においてドライバ出力端子２１ａの電圧レベルは第三及び第四バッファ３２ａ，３３ａによっても決定できるので、電流源７０ａ及び電圧制御電流源７１ａも省略可能である。
図１１は、図２中のクロック用受信システム１０及び個々のデータ用受信システム１１の詳細構成例を示している。図１１において、４０は入力クロック信号ＩＣＫのバッファ（第一バッファ）、４１は電圧制御型の遅延回路、４２は入力データ信号ＩＤＴのバッファ（第二バッファ）、４３はデータのラッチである。遅延回路４１は、第一バッファ４０が受信した入力クロック信号ＩＣＫを、クロック用送信システム１２から与えられた第一制御信号Ｃ３に応じた量だけ遅延させる。ＤＣＫは、この遅延回路４１から出力された遅延クロック信号を表している。ラッチ４３は、第二バッファ４２が受信した入力データ信号ＩＤＴを遅延クロック信号ＤＣＫに同期してサンプリングする。
図１２は、図１１の回路構成の動作を示している。Ｔｗは図９中の第一駆動パルス発生回路２４が生成した駆動パルスＰＬＳのパルス幅である。クロック信号及びデータ信号の伝送路３，４に特性上の差異がないとすれば、入力クロック信号ＩＣＫと入力データ信号ＩＤＴとはそれぞれ受信システム１０，１１で受信されたときには図１２に示すように遷移タイミングがそろっており、このままでは入力クロック信号ＩＣＫによる入力データ信号ＩＤＴのラッチを実行できない。そこで、遅延回路４１で駆動パルス幅Ｔｗの時間だけ入力クロック信号ＩＣＫを遅延させて遅延クロック信号ＤＣＫを得れば、ラッチ４３が遅延クロック信号ＤＣＫの遷移に同期して入力データ信号ＩＤＴを正しくラッチすることができる。したがって、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路等の大規模回路は不要である。
【産業上の利用の可能性】
以上説明してきたとおり、本発明に係るデータ送受信システムは、小振幅のクロック転送及びデータ転送を小規模の回路構成で実現できるものであるので、液晶ディスプレイ用のデータドライバ等に有用である。
【図１】
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【図２】
2004021656.tif 000004
【図３】
2004021656.tif 000005
【図４】
2004021656.tif 000006
【図５】
2004021656.tif 000007
【図６】
2004021656.tif 000008
【図７】
2004021656.tif 000009
【図８】
2004021656.tif 000010
【図９】
2004021656.tif 000011
【図１０】
2004021656.tif 000012
【図１１】
2004021656.tif 000013
【図１２】
2004021656.tif 000014
【手続補正書】
【提出日】平成16年11月17日(2004.11.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
クロック信号と該クロック信号に同期した複数のデータ信号とを転送するためのデータ送受信システムであって、
前記クロック信号を受信するためのクロック用受信システムと、
各々前記複数のデータ信号のうちの対応するデータ信号を受信するための複数のデータ用受信システムと、
前記クロック用受信システムから供給されたクロック信号を小振幅でクロック信号伝送路へ送信するためのクロック用送信システムと、
各々前記複数のデータ用受信システムのうちの対応するデータ用受信システムから供給されたデータ信号を小振幅でデータ信号伝送路へ送信するための複数のデータ用送信システムとを備え、
前記クロック用送信システム及び前記複数のデータ用送信システムは、各々第一電源及び第二電源に接続されて動作するシステムであって、
前記クロック用送信システムは、
前記クロック用受信システムから供給されたクロック信号に応答して前記クロック信号伝送路を駆動するクロックドライバ回路と、
前記クロック信号伝送路のハイレベル電圧とローレベル電圧とを観測して、前記クロック信号伝送路へ送信するクロック信号のハイレベル電圧を前記第一電源の電圧より低い第一基準電圧に、前記クロック信号伝送路へ送信するクロック信号のローレベル電圧を前記第二電源の電圧より高い第二基準電圧にそれぞれ制御するように、前記クロックドライバ回路に与える少なくとも一つの制御信号を生成するフィードバック回路とを有し、
前記データ用送信システムの各々は、
前記フィードバック回路が生成した制御信号により前記データ信号伝送路へ送信すべきデータ信号について同様の振幅制御がなされつつ、前記複数のデータ用受信システムのうちの対応するデータ用受信システムから供給されたデータ信号に応答して前記データ信号伝送路を駆動するデータドライバ回路を有することを特徴とするデータ送受信システム。
【請求項２】
請求項１記載のデータ送受信システムにおいて、
前記クロックドライバ回路は、
前記第一電源と前記クロック信号伝送路との間に介在した第一スイッチと、
前記クロック信号伝送路と前記第二電源との間に介在した第二スイッチと、
前記第一スイッチを駆動する第一駆動パルス発生回路と、
前記第二スイッチを駆動する第二駆動パルス発生回路と、
前記クロック信号伝送路へハイレベル電圧を出力する場合にオンし、かつ前記クロック信号伝送路へローレベル電圧を出力する場合にオフする第三スイッチと、
前記クロック信号伝送路へハイレベル電圧を出力する場合にオフし、かつ前記クロック信号伝送路へローレベル電圧を出力する場合にオンする第四スイッチと、
前記第三スイッチを介して前記クロック信号伝送路へ前記第一基準電圧を供給する第一バッファと、
前記第四スイッチを介して前記クロック信号伝送路へ前記第二基準電圧を供給する第二バッファとを有し、
前記フィードバック回路は、
前記クロック信号伝送路のハイレベル電圧及びローレベル電圧を検出する検出回路と、
前記検出回路により検出されたハイレベル電圧及びローレベル電圧と前記第一及び第二基準電圧とのそれぞれの差を増幅して第一及び第二制御信号として供給する第一及び第二増幅器とを有し、
前記第一駆動パルス発生回路は、前記クロック信号伝送路のハイレベル電圧が前記第一基準電圧と一致するように前記第一スイッチを駆動するパルス幅を前記第一制御信号により制御され、
前記第二駆動パルス発生回路は、前記クロック信号伝送路のローレベル電圧が前記第二基準電圧と一致するように前記第二スイッチを駆動するパルス幅を前記第二制御信号により制御されることを特徴とするデータ送受信システム。
【請求項３】
請求項２記載のデータ送受信システムにおいて、
前記データドライバ回路の各々は、
前記第一電源と前記データ信号伝送路との間に介在した第五スイッチと、
前記データ信号伝送路と前記第二電源との間に介在した第六スイッチと、
前記第五スイッチを駆動する第三駆動パルス発生回路と、
前記第六スイッチを駆動する第四駆動パルス発生回路と、
前記データ信号伝送路へハイレベル電圧を出力する場合にオンし、かつ前記データ信号伝送路へローレベル電圧を出力する場合にオフする第七スイッチと、
前記データ信号伝送路へハイレベル電圧を出力する場合にオフし、かつ前記データ信号伝送路へローレベル電圧を出力する場合にオンする第八スイッチと、
前記第七スイッチを介して前記データ信号伝送路へ前記第一基準電圧を供給する第三バッファと、
前記第八スイッチを介して前記データ信号伝送路へ前記第二基準電圧を供給する第四バッファとを有し、
前記第三駆動パルス発生回路は、前記データ信号伝送路のハイレベル電圧が前記第一基準電圧と一致するように前記第五スイッチを駆動するパルス幅を前記第一制御信号により制御され、
前記第四駆動パルス発生回路は、前記データ信号伝送路のローレベル電圧が前記第二基準電圧と一致するように前記第六スイッチを駆動するパルス幅を前記第二制御信号により制御されることを特徴とするデータ送受信システム。
【請求項４】
請求項１記載のデータ送受信システムにおいて、
前記クロックドライバ回路は、
前記第一電源と前記クロック信号伝送路との間に介在した第一スイッチと、
前記クロック信号伝送路と前記第二電源との間に介在した第二スイッチと、
前記第一及び第二スイッチを駆動する第一駆動パルス発生回路と、
前記クロック信号伝送路へハイレベル電圧を出力する場合にオンし、かつ前記クロック信号伝送路へローレベル電圧を出力する場合にオフする第三スイッチと、
前記クロック信号伝送路へハイレベル電圧を出力する場合にオフし、かつ前記クロック信号伝送路へローレベル電圧を出力する場合にオンする第四スイッチと、
前記第三スイッチを介して前記クロック信号伝送路へ前記第一基準電圧を供給する第一バッファと、
前記第四スイッチを介して前記クロック信号伝送路へ前記第二基準電圧を供給する第二バッファとを有し、
前記フィードバック回路は、
前記クロック信号伝送路上のクロック信号の振幅を検出するための回路手段と、
前記検出された振幅と所望の出力振幅との差を増幅して第一制御信号として供給する第一増幅器とを有し、
前記第一駆動パルス発生回路は、前記クロック信号伝送路上のクロック信号の振幅が前記所望の出力振幅と一致するように前記第一及び第二スイッチを駆動するパルス幅をそれぞれ前記第一制御信号により制御されることを特徴とするデータ送受信システム。
【請求項５】
請求項４記載のデータ送受信システムにおいて、
前記データドライバ回路の各々は、
前記第一電源と前記データ信号伝送路との間に介在した第五スイッチと、
前記データ信号伝送路と前記第二電源との間に介在した第六スイッチと、
前記第五及び第六スイッチを駆動する第二駆動パルス発生回路と、
前記データ信号伝送路へハイレベル電圧を出力する場合にオンし、かつ前記データ信号伝送路へローレベル電圧を出力する場合にオフする第七スイッチと、
前記データ信号伝送路へハイレベル電圧を出力する場合にオフし、かつ前記データ信号伝送路へローレベル電圧を出力する場合にオンする第八スイッチと、
前記第七スイッチを介して前記データ信号伝送路へ前記第一基準電圧を供給する第三バッファと、
前記第八スイッチを介して前記データ信号伝送路へ前記第二基準電圧を供給する第四バッファとを有し、
前記第二駆動パルス発生回路は、前記データ信号伝送路上のデータ信号の振幅が前記所望の出力振幅と一致するように前記第五及び第六スイッチを駆動するパルス幅をそれぞれ前記第一制御信号により制御されることを特徴とするデータ送受信システム。
【請求項６】
請求項４記載のデータ送受信システムにおいて、
前記フィードバック回路は、前記クロック信号伝送路のローレベル電圧と前記第二基準電圧との差を増幅して第二制御信号として供給する第二増幅器を更に有し、
前記クロックドライバ回路は、前記第二スイッチと前記第二電源との間に介在した第一電圧制御電流源を更に有し、
前記クロック信号伝送路のローレベル電圧が前記第二基準電圧と一致するように前記第一電圧制御電流源の駆動能力が前記第二制御信号により制御されることを特徴とするデータ送受信システム。
【請求項７】
請求項６記載のデータ送受信システムにおいて、
前記データドライバ回路の各々は、
前記第一電源と前記データ信号伝送路との間に介在した第五スイッチと、
前記データ信号伝送路と前記第二電源との間に直列に介在した第六スイッチ及び第二電圧制御電流源と、
前記第五及び第六スイッチを駆動する第二駆動パルス発生回路と、
前記データ信号伝送路へハイレベル電圧を出力する場合にオンし、かつ前記データ信号伝送路へローレベル電圧を出力する場合にオフする第七スイッチと、
前記データ信号伝送路へハイレベル電圧を出力する場合にオフし、かつ前記データ信号伝送路へローレベル電圧を出力する場合にオンする第八スイッチと、
前記第七スイッチを介して前記データ信号伝送路へ前記第一基準電圧を供給する第三バッファと、
前記第八スイッチを介して前記データ信号伝送路へ前記第二基準電圧を供給する第四バッファとを有し、
前記第二駆動パルス発生回路は、前記データ信号伝送路上のデータ信号の振幅が前記所望の出力振幅と一致するように前記第五及び第六スイッチを駆動するパルス幅をそれぞれ前記第一制御信号により制御され、
前記データ信号伝送路のローレベル電圧が前記第二基準電圧と一致するように前記第二電圧制御電流源の駆動能力が前記第二制御信号により制御されることを特徴とするデータ送受信システム。
【請求項８】
請求項４記載のデータ送受信システムにおいて、
前記クロック用受信システムは、前記受信したクロック信号を前記フィードバック回路が生成した第一制御信号に応じた量だけ遅延させる遅延回路を有し、
前記複数のデータ用受信システムの各々は、前記受信したデータ信号を、前記遅延回路から出力された遅延クロック信号に同期してサンプリングするラッチを有することを特徴とするデータ送受信システム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号と該クロック信号に同期した複数のデータ信号とを転送するためのデータ送受信システムに関するものである。
【背景技術】
【０００２】
米国特許明細書第５，４１８，４７８号及び第５，６９４，０６０号には、ツイストペアケーブルを小振幅で駆動するためのＣＭＯＳ（Complementary Metal Oxide Semiconductor）差動ドライバが開示されている（特許文献１，２参照）。
【０００３】
日本国特開平１１−１９４７４８号公報に開示された液晶ディスプレイでは、液晶パネルの一辺に沿って複数のデータドライバのチップが配置され、各チップ間に１本のクロック線と複数本のデータ線とが設けられる。これらデータドライバの各々は、１つのクロック入力と複数のデータ入力とを受け取り、液晶パネルへ所要のデータ電圧を供給するとともに、隣接するデータドライバへ１つのクロック出力と複数のデータ出力とを与える（特許文献３参照）。
【特許文献１】米国特許第５，４１８，４７８号明細書
【特許文献２】米国特許第５，６９４，０６０号明細書
【特許文献３】特開平１１−１９４７４８号公報
【発明の開示】
【０００４】
液晶ディスプレイ用のデータドライバでも、高速化及びＥＭＩ（Electro-Magnetic Interference）低減を目的として、小振幅のデータ送受信が求められている。ところが、液晶ディスプレイの狭額縁化に伴ってデータドライバのチップサイズに関する制約が強くなっており、上記ＣＭＯＳ差動ドライバの技術を採用することができない。
【０００５】
本発明の目的は、小振幅のクロック転送及びデータ転送を小規模の回路構成で実現することにある。
【０００６】
この目的を達成するため、本発明によれば、データ送信時に、まずクロック信号の振幅制御を行い、その制御信号を用いてデータ信号の振幅制御を行う。
【０００７】
また、スイッチの駆動パルス幅制御により出力振幅制御を実現することで、広範囲な電源電圧に渡って出力振幅制御が行えると同時に、低消費電力化を実現できる。
【０００８】
更に、スイッチのオン時間を制御することで出力振幅制御を実現し、更にそのオン時間をクロック及びデータの受信システムで利用することにより、正確なデータ受信を可能とする。
【発明を実施するための最良の形態】
【０００９】
以下、添付図面を参照して、本発明の実施の形態を詳細に説明する。
【００１０】
図１は、本発明に係るデータ送受信システムを液晶パネルのデータドライバに利用した例を示している。図１において、１は液晶パネル、２は互いに縦続接続された複数のデータドライバ（データ送受信システム）、３はクロック信号伝送路、４はデータ信号伝送路である。
【００１１】
図２は、図１中の個々のデータドライバ２の内部構成例を示している。図２のデータドライバ２は、クロック信号を受信するためのクロック用受信システム１０と、各々対応するデータ信号を受信するための複数のデータ用受信システム１１と、クロック用受信システム１０から供給されたクロック信号を小振幅でクロック信号伝送路３へ送信するためのクロック用送信システム１２と、各々対応するデータ用受信システム１１から対応するシフトレジスタ１４を介して供給されたデータ信号を小振幅でデータ信号伝送路４へ送信するための複数のデータ用送信システム１３と、すべてのシフトレジスタ１４から得たデジタルデータ信号をアナログ信号に変換するためのＤＡ（Digital-to-Analog）変換器１５と、当該アナログ信号を受けて液晶パネル１へ所要のデータ電圧を供給するためのバッファ回路１６とを備えている。クロック用送信システム１２及び複数のデータ用送信システム１３は、各々第一電源Ｖｄｄ（例えば２Ｖ）及び第二電源Ｖｓｓ（例えば０Ｖ）に接続されて動作するシステムである。
【００１２】
図３は、図２中のクロック用送信システム１２の詳細構成例を示している。図３において、２０はクロック信号入力端子、２１はクロック信号伝送路３に接続されたドライバ出力端子である。
【００１３】
図３のクロック用送信システム１２は、第一電源Ｖｄｄとドライバ出力端子２１との間に介在した第一スイッチ２２と、ドライバ出力端子２１と第二電源Ｖｓｓとの間に介在した第二スイッチ２３と、クロック信号入力端子２０から与えられたクロック信号に応答して第一スイッチ２２を駆動するパルスを発生する第一駆動パルス発生回路２４と、クロック信号入力端子２０から与えられたクロック信号に応答して第二スイッチ２３を駆動するパルスを発生する第二駆動パルス発生回路２５と、クロック信号入力端子２０から与えられたクロック信号に応答してドライバ出力端子２１へハイレベル電圧を出力する場合にオンし、かつドライバ出力端子２１へローレベル電圧を出力する場合にオフする第三スイッチ３０と、クロック信号入力端子２０から与えられたクロック信号に応答してドライバ出力端子２１へハイレベル電圧を出力する場合にオフし、かつドライバ出力端子２１へローレベル電圧を出力する場合にオンする第四スイッチ３１と、第三スイッチ３０を介してドライバ出力端子２１へ第一基準電圧Ｖｒ１（例えば１．５Ｖ）を供給する第一バッファ３２と、第四スイッチ３１を介してドライバ出力端子２１へ第二基準電圧Ｖｒ２（例えば０．５Ｖ）を供給する第二バッファ３３とを有する。これらの要素は、クロック用受信システム１０からクロック信号入力端子２０を介して与えられたクロック信号に応答してクロック信号伝送路３を駆動するクロックドライバ回路を構成する。第一及び第二バッファ３２，３３は、第一及び第二スイッチ２２，２３が両方オフの場合にドライバ出力端子２１のハイレベル電圧又はローレベル電圧をホールドする働きをするものである。
【００１４】
更に、図３のクロック用送信システム１２は、ドライバ出力端子２１のハイレベル電圧を検出する出力ハイレベル検出回路２６と、ドライバ出力端子２１のローレベル電圧を検出する出力ローレベル検出回路２７と、出力ハイレベル検出回路２６により検出されたハイレベル電圧と第一基準電圧Ｖｒ１との差を増幅して第一制御信号Ｃ１として供給する第一増幅器２８と、出力ローレベル検出回路２７により検出されたローレベル電圧と第二基準電圧Ｖｒ２との差を増幅して第二制御信号Ｃ２として供給する第二増幅器２９とを有する。第一制御信号Ｃ１は第一駆動パルス発生回路２４に、第二制御信号Ｃ２は第二駆動パルス発生回路２５にそれぞれフィードバックされる。つまり、第一駆動パルス発生回路２４は、ドライバ出力端子２１のハイレベル電圧が第一基準電圧Ｖｒ１と一致するように第一スイッチ２２を駆動するパルス幅を第一制御信号Ｃ１により制御される。第二駆動パルス発生回路２５は、ドライバ出力端子２１のローレベル電圧が第二基準電圧Ｖｒ２と一致するように第二スイッチ２３を駆動するパルス幅を第二制御信号Ｃ２により制御される。
【００１５】
クロック信号入力端子２０の電圧がハイレベルに立ち上がると、第一駆動パルス発生回路２４が動作して第一制御信号Ｃ１で指定された時間だけ第一スイッチ２２をオンさせるので、ドライバ出力端子２１の電圧レベルは上昇する。逆にクロック信号入力端子２０の電圧がローレベルに立ち下がると、第二駆動パルス発生回路２５が動作して第二制御信号Ｃ２で指定された時間だけ第二スイッチ２３をオンさせるので、ドライバ出力端子２１の電圧レベルは下降する。このようにして、出力ハイレベル及びローレベル検出回路２６，２７並びに第一及び第二増幅器２８，２９から構成されるフィードバック回路は、クロック信号伝送路３へ送信するクロック信号のハイレベル電圧を第一電源Ｖｄｄの電圧より低い第一基準電圧Ｖｒ１に、クロック信号伝送路３へ送信するクロック信号のローレベル電圧を第二電源Ｖｓｓの電圧より高い第二基準電圧Ｖｒ２にそれぞれ制御するのである。
【００１６】
以上のようなパルス幅制御方式は、デジタル回路と同様に低消費電力化かつ高速化が可能であり、かつアナログバッファ（例えばボルテージフォロワ回路）のように正確に出力電圧値を制御できるという利点がある。なお、図３中の第一及び第二バッファ３２，３３はアナログバッファであるが、ドライバ出力端子２１の電圧を安定に保持することだけが目的であり、これらのバッファ３２，３３でドライバ出力端子２１の負荷を充放電するわけではない。したがって、クロック送信システム１２の消費電力を非常に低く抑えることが可能である。
【００１７】
図４は、図３中の第一及び第二駆動パルス発生回路２４，２５の詳細構成例を示している。ここでは、第一スイッチ２２がＰチャネル型ＭＯＳトランジスタで、第二スイッチ２３がＮチャネル型ＭＯＳトランジスタでそれぞれ構成されるものとしている。図４によれば、第一駆動パルス発生回路２４は、電圧制御遅延回路６０と、反転回路６１と、ＯＲ回路６２とで構成される。また、第二駆動パルス発生回路２５は、電圧制御遅延回路６３と、反転回路６４と、ＡＮＤ回路６５とで構成される。
【００１８】
図５は、図４中の電圧制御遅延回路６０の詳細構成例を示している。図５によれば、電圧制御遅延回路６０は、１組のＮチャネル型ＭＯＳトランジスタ６６及びＰチャネル型ＭＯＳトランジスタ６７と、複数の電流制御インバータ６８とで構成される。
【００１９】
図６は、図３中の出力ハイレベル／ローレベル検出回路２６，２７の詳細構成例を示している。出力ハイレベル／ローレベル検出回路２６，２７は、第一及び第二サンプルホールド回路５０，５１を直列接続すれば簡単に構成できる。図６において、５２は反転回路、５３はスイッチ、５４は容量である。出力ハイレベル検出回路２６の場合には、第一駆動パルス発生回路２４から出力される駆動パルスを用いて、駆動パルスが発生している間に第一サンプルホールド回路５０のスイッチをオンするように制御すれば、ドライバ出力端子２１のハイレベル電圧を検出することができる。出力ローレベル検出回路２７の場合には、第二駆動パルス発生回路２５から出力される駆動パルスを用いて、駆動パルスが発生している間に第一サンプルホールド回路５０のスイッチをオンするように制御すれば、ドライバ出力端子２１のローレベル電圧を検出することができる。
【００２０】
図７は、図２中の個々のデータ用送信システム１３の詳細構成例を示している。図７において、２０ａはデータ信号入力端子、２１ａはデータ信号伝送路４に接続されたドライバ出力端子である。
【００２１】
図７のデータ用送信システム１３は、第一電源Ｖｄｄとドライバ出力端子２１ａとの間に介在した第五スイッチ２２ａと、ドライバ出力端子２１ａと第二電源Ｖｓｓとの間に介在した第六スイッチ２３ａと、データ信号入力端子２０ａから与えられたデータ信号に応答して第五スイッチ２２ａを駆動するパルスを発生する第三駆動パルス発生回路２４ａと、データ信号入力端子２０ａから与えられたデータ信号に応答して第六スイッチ２３ａを駆動するパルスを発生する第四駆動パルス発生回路２５ａと、データ信号入力端子２０ａから与えられたデータ信号に応答してドライバ出力端子２１ａへハイレベル電圧を出力する場合にオンし、かつドライバ出力端子２１ａへローレベル電圧を出力する場合にオフする第七スイッチ３０ａと、データ信号入力端子２０ａから与えられたデータ信号に応答してドライバ出力端子２１ａへハイレベル電圧を出力する場合にオフし、かつドライバ出力端子２１ａへローレベル電圧を出力する場合にオンする第八スイッチ３１ａと、第七スイッチ３０ａを介してドライバ出力端子２１ａへ第一基準電圧Ｖｒ１を供給する第三バッファ３２ａと、第八スイッチ３１ａを介してドライバ出力端子２１ａへ第二基準電圧Ｖｒ２を供給する第四バッファ３３ａとを有する。これらの要素は、データ用受信システム１１からシフトレジスタ１４及びデータ信号入力端子２０ａを介して与えられたデータ信号に応答してデータ信号伝送路４を駆動するデータドライバ回路を構成する。第三及び第四バッファ３２ａ，３３ａは、第五及び第六スイッチ２２ａ，２３ａが両方オフの場合にドライバ出力端子２１ａのハイレベル電圧又はローレベル電圧をホールドする働きをするものである。
【００２２】
第三及び第四駆動パルス発生回路２４ａ，２５ａは、図３のクロック用送信システム１２で生成された第一及び第二制御信号Ｃ１，Ｃ２をそれぞれ受け取る。第三駆動パルス発生回路２４ａは、ドライバ出力端子２１ａのハイレベル電圧が第一基準電圧Ｖｒ１と一致するように第五スイッチ２２ａを駆動するパルス幅を第一制御信号Ｃ１により制御される。第四駆動パルス発生回路２５ａは、ドライバ出力端子２１ａのローレベル電圧が第二基準電圧Ｖｒ２と一致するように第六スイッチ２３ａを駆動するパルス幅を第二制御信号Ｃ２により制御される。つまり、前述のクロック用送信システム１２は出力ハイレベル及びローレベル検出回路２６，２７並びに第一及び第二増幅器２８，２９から構成されるフィードバック回路を有するが、これに対応するフィードバック回路を個々のデータ用送信システム１３に設けなくとも、クロック信号伝送路３と同様にデータ信号伝送路４を小振幅駆動できるのである。
【００２３】
図８は、図３のクロック用送信システム１２及び図７のデータ用送信システム１３のドライバ出力電圧と電源電圧との関係を示している。図８によれば、第一電源Ｖｄｄの電圧が２Ｖ程度の低い電圧でも、１Ｖ程度の小振幅データ伝送が可能であることが分かる。上記パルス幅制御によれば、原理的にいかなるドライバ出力電圧をも作り出すことができる。第一電源Ｖｄｄの電圧が４Ｖ程度に上がっても同様である。
【００２４】
図９は、図２中のクロック用送信システム１２の他の詳細構成例を示している。図９によれば、第一及び第二スイッチ２２，２３が単一の（第一）駆動パルス発生回路２４により駆動される。第一電源Ｖｄｄと第一スイッチ２２との間に電流源７０が、第二スイッチ２３と第二電源Ｖｓｓとの間に電圧制御電流源７１がそれぞれ介在している。第一増幅器３５は、出力ハイレベル及びローレベル検出回路２６，２７により検出されたドライバ出力端子２１におけるクロック信号の振幅と、所望の出力振幅（Ｖｒ１−Ｖｒ２）との差を増幅して第一制御信号Ｃ３として供給する。第二増幅器３６は、出力ローレベル検出回路２７により検出されたローレベル電圧と第二基準電圧Ｖｒ２との差を増幅して第二制御信号Ｃ４として供給する。そして、第一駆動パルス発生回路２４は、ドライバ出力端子２１におけるクロック信号の振幅が前記所望の出力振幅（Ｖｒ１−Ｖｒ２）と一致するように第一及び第二スイッチ２２，２３を駆動するパルス幅をそれぞれ第一制御信号Ｃ３により制御される。また、第二制御信号Ｃ４が電圧制御電流源７１の駆動能力制御端子３７に与えられ、ドライバ出力端子２１のローレベル電圧が第二基準電圧Ｖｒ２と一致するように電圧制御電流源７１の駆動能力が第二制御信号Ｃ４により制御される。その他の点は、図３の構成と同様である。なお、図９中のＰＬＳは第一駆動パルス発生回路２４が生成した駆動パルスを、ＯＣＫは出力クロック信号をそれぞれ表している。
【００２５】
図１０は、図２中の個々のデータ用送信システム１３の他の詳細構成例を示している。図１０によれば、第五及び第六スイッチ２２ａ，２３ａが単一の（第二）駆動パルス発生回路２４ａにより駆動される。第一電源Ｖｄｄと第五スイッチ２２ａとの間に電流源７０ａが、第六スイッチ２３ａと第二電源Ｖｓｓとの間に電圧制御電流源７１ａがそれぞれ介在している。第二駆動パルス発生回路２４ａ及び電圧制御電流源７１ａは、図９のクロック用送信システム１２で生成された第一及び第二制御信号Ｃ３，Ｃ４をそれぞれ受け取る。そして、第二駆動パルス発生回路２４ａは、ドライバ出力端子２１ａにおけるデータ信号の振幅が前記所望の出力振幅（Ｖｒ１−Ｖｒ２）と一致するように第五及び第六スイッチ２２ａ，２３ａを駆動するパルス幅をそれぞれ第一制御信号Ｃ３により制御される。また、第二制御信号Ｃ４が電圧制御電流源７１ａの駆動能力制御端子３７ａに与えられ、ドライバ出力端子２１ａのローレベル電圧が第二基準電圧Ｖｒ２と一致するように電圧制御電流源７１ａの駆動能力が第二制御信号Ｃ４により制御される。その他の点は、図７の構成と同様である。
【００２６】
なお、図９においてドライバ出力端子２１の電圧レベルは第一及び第二バッファ３２，３３によっても決定できるので、電流源７０、電圧制御電流源７１及び第二増幅器３６は省略可能である。また、図１０においてドライバ出力端子２１ａの電圧レベルは第三及び第四バッファ３２ａ，３３ａによっても決定できるので、電流源７０ａ及び電圧制御電流源７１ａも省略可能である。
【００２７】
図１１は、図２中のクロック用受信システム１０及び個々のデータ用受信システム１１の詳細構成例を示している。図１１において、４０は入力クロック信号ＩＣＫのバッファ（第一バッファ）、４１は電圧制御型の遅延回路、４２は入力データ信号ＩＤＴのバッファ（第二バッファ）、４３はデータのラッチである。遅延回路４１は、第一バッファ４０が受信した入力クロック信号ＩＣＫを、クロック用送信システム１２から与えられた第一制御信号Ｃ３に応じた量だけ遅延させる。ＤＣＫは、この遅延回路４１から出力された遅延クロック信号を表している。ラッチ４３は、第二バッファ４２が受信した入力データ信号ＩＤＴを遅延クロック信号ＤＣＫに同期してサンプリングする。
【００２８】
図１２は、図１１の回路構成の動作を示している。Ｔｗは図９中の第一駆動パルス発生回路２４が生成した駆動パルスＰＬＳのパルス幅である。クロック信号及びデータ信号の伝送路３，４に特性上の差異がないとすれば、入力クロック信号ＩＣＫと入力データ信号ＩＤＴとはそれぞれ受信システム１０，１１で受信されたときには図１２に示すように遷移タイミングがそろっており、このままでは入力クロック信号ＩＣＫによる入力データ信号ＩＤＴのラッチを実行できない。そこで、遅延回路４１で駆動パルス幅Ｔｗの時間だけ入力クロック信号ＩＣＫを遅延させて遅延クロック信号ＤＣＫを得れば、ラッチ４３が遅延クロック信号ＤＣＫの遷移に同期して入力データ信号ＩＤＴを正しくラッチすることができる。したがって、ＰＬＬ（Phase-Locked Loop）回路等の大規模回路は不要である。
【産業上の利用可能性】
【００２９】
以上説明してきたとおり、本発明に係るデータ送受信システムは、小振幅のクロック転送及びデータ転送を小規模の回路構成で実現できるものであるので、液晶ディスプレイ用のデータドライバ等に有用である。
【図面の簡単な説明】
【００３０】
【図１】本発明に係るデータ送受信システムを液晶パネルのデータドライバに利用した例を示すブロック図である。
【図２】図１中の個々のデータドライバの内部構成例を示すブロック図である。
【図３】図２中のクロック用送信システムの詳細構成例を示すブロック図である。
【図４】図３中の第一及び第二駆動パルス発生回路の詳細構成例を示す回路図である。
【図５】図４中の電圧制御遅延回路の詳細構成例を示す回路図である。
【図６】図３中の出力ハイレベル／ローレベル検出回路の詳細構成例を示す回路図である。
【図７】図２中の個々のデータ用送信システムの詳細構成例を示すブロック図である。
【図８】図３のクロック用送信システム及び図７のデータ用送信システムのドライバ出力電圧と電源電圧との関係を示す図である。
【図９】図２中のクロック用送信システムの他の詳細構成例を示すブロック図である。
【図１０】図２中の個々のデータ用送信システムの他の詳細構成例を示すブロック図である。
【図１１】図２中のクロック用受信システム及び個々のデータ用受信システムの詳細構成例を示すブロック図である。
【図１２】図１１の回路構成の動作を示すタイミングチャートである。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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