【事件の表示】
　特願２００４−　　６０３１「電荷貯蔵絶縁膜を有する不揮発性メモリ素子及びその製造方法」拒絶査定不服審判事件〔平成１６年　８月　５日出願公開、特開２００４−２２１５８９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年１月１３日（パリ条約に基づく優先権主張　２００３年１月１０日、大韓民国）の特許出願であって、平成２２年５月７日付けの拒絶理由通知に対して同年６月８日に意見書及び手続補正書が提出されたが、同年８月１３日付けで拒絶査定がなされた。
　それに対して、同年１１月１５日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２３年１２月８日付けで審尋がなされ、平成２４年２月２７日に回答書が提出された。
　
第２．補正の却下の決定
【結論】
　平成２２年１１月１５日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２２年１１月１５日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜１５を、補正後の特許請求の範囲の請求項１〜１５と補正するものであり、補正前後の請求項１は各々以下のとおりである。
　
（補正前）
　「【請求項１】
　半導体基板に定義されたセル領域と、
　前記セル領域に形成されて活性領域を限定する複数個の平行なトレンチ素子分離膜と、
前記活性領域及び前記素子分離膜上にコンフォーマルに形成された電荷貯蔵絶縁膜と、
　前記電荷貯蔵絶縁膜上に形成され、前記活性領域の上部を横切る複数個の平行なワードラインと、
　前記ワードラインの間に配置され、前記電荷貯蔵絶縁膜を貫通して前記活性領域に電気的に接続された導電性パターンと、を含み、
　前記電荷貯蔵絶縁膜は順次に積層された下部酸化膜、電荷トラップ層、及び絶縁性金属酸化膜からなる上部酸化膜を含み、前記上部酸化膜をエッチング阻止膜として使用して層間絶縁膜をパターニングする
　ことを特徴とする不揮発性メモリ素子。」
　
（補正後）
　「【請求項１】
　半導体基板に定義されたセル領域と、
　前記セル領域に形成されて活性領域を限定する複数個の平行なトレンチ素子分離膜と、
前記活性領域及び前記素子分離膜上にコンフォーマルに形成された電荷貯蔵絶縁膜と、
　前記電荷貯蔵絶縁膜上に形成され、前記活性領域の上部を横切る複数個の平行なワードラインと、
　前記ワードラインの間に配置され、前記電荷貯蔵絶縁膜を貫通して前記活性領域に電気的に接続された導電性パターンと、を含み、
　前記電荷貯蔵絶縁膜は、順次に積層された下部酸化膜と、電荷トラップ層と、層間絶縁膜をパターニングする場合のエッチング阻止膜として機能する絶縁性金属酸化膜からなる上部酸化膜と、を含み、
　前記素子分離膜を含む前記セル領域の全面は前記電荷貯蔵絶縁膜で覆われる
　ことを特徴とする不揮発性メモリ素子。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、次のとおりである。
　
（１）補正事項１
　補正前の請求項１，４，１４，１５の「ことを特徴とする」の前に「前記素子分離膜を含む前記セル領域の全面は前記電荷貯蔵絶縁膜で覆われる」ことを付加して、各々補正後の請求項１，４，１４，１５とすること。 
　
（２）補正事項２
　補正前の請求項１及び請求項４の「前記電荷貯蔵絶縁膜は順次に積層された下部酸化膜、電荷トラップ層、及び絶縁性金属酸化膜からなる上部酸化膜を含み、前記上部酸化膜をエッチング阻止膜として使用して層間絶縁膜をパターニングする」を、「前記電荷貯蔵絶縁膜は、順次に積層された下部酸化膜と、電荷トラップ層と、層間絶縁膜をパターニングする場合のエッチング阻止膜として機能する絶縁性金属酸化膜からなる上部酸化膜と、を含み、」と補正して、各々補正後の請求項１及び４とすること。
　
（３）補正事項３
　補正前の請求項１４の「前記第１活性領域及び前記素子分離膜上にコンフォーマルに形成され、順次に積層された下部酸化膜、電荷トラップ層及び上部酸化膜を含む電荷貯蔵絶縁膜と、」と「絶縁性金属酸化膜からなる前記上部酸化膜をエッチング阻止膜として使用して層間絶縁膜をパターニングする」を、「前記第１活性領域及び前記素子分離膜上にコンフォーマルに形成され、順次に積層された下部酸化膜と、電荷トラップ層と、層間絶縁膜をパターニングする場合のエッチング阻止膜として機能する絶縁性金属酸化膜からなる上部酸化膜と、を含む電荷貯蔵絶縁膜と、」と補正して、補正後の請求項１４とすること。
　
３．新規事項追加の有無及び補正の目的についての検討
（１）補正事項１について
　補正事項１は、補正前の請求項１，４，１４，１５に係る発明の発明特定事項である「電荷貯蔵絶縁膜」に対して、被覆範囲に関する技術的限定を加えるものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項１により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の００２５〜００２６段落等に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２は、補正前の請求項１及び請求項４の「前記上部酸化膜をエッチング阻止膜として使用して層間絶縁膜をパターニングする」という表現を、各々補正後の請求項１及び請求項４の「層間絶縁膜をパターニングする場合のエッチング阻止膜として機能する」「上部酸化膜」という表現に改めるものであり、実質的に内容を変えることなく、より明瞭な記載とするものであるから、特許法第１７条の２第４項第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　また、補正事項２が特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（３）補正事項３について
　補正事項３は、補正前の請求項１４の「絶縁性金属酸化膜からなる前記上部酸化膜をエッチング阻止膜として使用して層間絶縁膜をパターニングする」という表現を、補正後の請求項１４の「層間絶縁膜をパターニングする場合のエッチング阻止膜として機能する絶縁性金属酸化膜からなる上部酸化膜」という表現に改めるものであり、実質的に内容を変えることなく、より明瞭な記載とするものであるから、特許法第１７条の２第４項第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　また、補正事項３が特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（４）補正の目的の適否、及び新規事項の追加の有無についてのまとめ
　以上検討したとおりであるから、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　そして、本件補正は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件について
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜１５に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１５に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．の「（補正後）」の箇所に記載したとおりのものであり、再掲すると次のとおりである。
　
　「【請求項１】
　半導体基板に定義されたセル領域と、
　前記セル領域に形成されて活性領域を限定する複数個の平行なトレンチ素子分離膜と、
前記活性領域及び前記素子分離膜上にコンフォーマルに形成された電荷貯蔵絶縁膜と、
　前記電荷貯蔵絶縁膜上に形成され、前記活性領域の上部を横切る複数個の平行なワードラインと、
　前記ワードラインの間に配置され、前記電荷貯蔵絶縁膜を貫通して前記活性領域に電気的に接続された導電性パターンと、を含み、
　前記電荷貯蔵絶縁膜は、順次に積層された下部酸化膜と、電荷トラップ層と、層間絶縁膜をパターニングする場合のエッチング阻止膜として機能する絶縁性金属酸化膜からなる上部酸化膜と、を含み、
　前記素子分離膜を含む前記セル領域の全面は前記電荷貯蔵絶縁膜で覆われる
　ことを特徴とする不揮発性メモリ素子。」
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００２−２６１５３号公報（以下「引用例１」という。）には、図２０〜２３と共に次の記載がある（ここにおいて、下線は当合議体が付加したものである。）。
　
ａ．「【０００１】
【発明の属する技術分野】本発明は、高密度なセル配置を可能とした半導体メモリに関する。
【０００２】
【従来の技術】
デジタルビットデータがフローティングゲート電極内の電荷量として格納される不揮発性半導体メモリ（ＥＥＰＲＯＭ）は、よく知られている
　
ｂ．「【０２４６】［第３実施の形態］
図２０は、本発明の第３実施の形態に関わるＮＡＮＤ型ＥＥＰＲＯＭのセルアレイ構造の平面図を示している。
【０２４７】なお、図２０乃至図２３に示すデバイスにおいて、図１乃至図４に示すデバイスと同じ部分には同じ符号を付して、その詳細な説明については、省略することにする。
【０２４８】
本実施の形態に関わるデバイスの特徴は、
電荷蓄積層２６が、素子分離絶縁膜２４上及び素子分離絶縁膜２４に取り囲まれた素子領域上の全体に形成されている点にある
【０２４９】但し、実際に、電荷が蓄積される領域は、電荷蓄積層２６のうち、コントロールゲート電極２７（ＷＬ０），・・・２７（ＷＬ１５）の直下の部分及びセレクトゲート電極２７（ＳＳＬ），２７（ＧＳＬ）の直下の部分であるため、電荷蓄積層２６がｐ型ウェル領域（メモリセルアレイ領域）２３上の全体に形成されている点は、ＥＥＰＲＯＭの動作上、全く問題とならない。
【０２５０】セレクトゲートトランジスタＳ１，Ｓ２及びメモリセルＭ０，Ｍ１，・・・Ｍ１５は、共に、電荷蓄積層２６を有するＭＯＮＯＳ型トランジスタから構成される。本実施の形態では、１セルユニット４５は、直列接続された１６（＝２４）個のメモリセルからなるＮＡＮＤストリングと、このＮＡＮＤストリングの両端に１つずつ接続される２つのセレクトゲートトランジスタＳ１，Ｓ２とから構成される。
【０２５１】１セルユニット４５内に配置されるメモリセル数は、１個以上であればよい。１セルユニット４５内のメモリセル数が１個の場合は、特に、３Ｔｒ−ＮＡＮＤと呼ばれる特殊なＥＥＰＲＯＭとなる。１セルユニット内のメモリセル数は、通常、複数個であるが、ｎビットアドレス信号のデコードにより１セルユニット４５内のメモリセルの選択を行う点を考慮すれば、１セルユニット４５内のメモリセル数は、２ｎ個（ｎは正の整数）であることが望ましい。
【０２５２】ｐ型ウェル領域２３は、ｐ型不純物（例えば、ボロン）を含み、その不純物濃度は、例えば、１×１０１４ 〜 １×１０１９ ａｔｏｍｓ／ｃｍ３の範囲内の所定値に設定される。
ｐ型ウェル領域２３上には、ゲート絶縁膜２５，２５
ＳＳＬ
，２５
ＧＳＬ
が形成される。
ゲート絶縁膜２５，２５
ＳＳＬ
，２５
ＧＳＬ
は、例えば、シリコン酸化膜、オシシナイトライド膜（審決注：「オキシナイトライド膜」の誤記）などの絶縁膜から構成される
【０２５３】
ゲート絶縁膜２５，２５
ＳＳＬ
，２５
ＧＳＬ
上及び素子分離絶縁膜２４上には、電荷蓄積層２６，２６
ＳＳＬ
，２６
ＧＳＬ
が形成される。
【０２５４】
ここで、本実施の形態では、電荷蓄積層２６，２６
ＳＳＬ
，２６
ＧＳＬ
がｐ型ウェル領域（メモリセルアレイ領域）２３上の全体に形成される
【０２５５】
電荷蓄積層２６，２６
ＳＳＬ
，２６
ＧＳＬ
の上には、ブロック絶縁膜４０，４０
ＳＳＬ
，４０
ＧＳＬ
が形成される。
ブロック絶縁膜４０，４０
ＳＳＬ
，４０
ＧＳＬ
は、例えば、シリコン酸化膜、オキシナイトライド膜などの絶縁膜から構成される
【０２５６】これらゲート絶縁膜２５，２５ＳＳＬ，２５ＧＳＬ、電荷蓄積層２６，２６ＳＳＬ，２６ＧＳＬ及びブロック絶縁膜４０，４０ＳＳＬ，４０ＧＳＬは、以下のようにして形成される。
【０２５７】まず、
ｐ型ウェル領域２３に、０．０５〜０．５μｍの深さを有するトレンチを形成した後、このトレンチ内に素子分離絶縁膜２４を埋め込む。
素子分離絶縁膜２４に取り囲まれた素子領域上に、ゲート絶縁膜２５，２５
ＳＳＬ
，２５
ＧＳＬ
を形成する
【０２５８】この後、
ゲート絶縁膜２５，２５
ＳＳＬ
，２５
ＧＳＬ
上及び素子分離絶縁膜２４上に、電荷蓄積層２６となるシリコン窒化膜を形成し、さらに、続けて、電荷蓄積層２６上に、ブロック絶縁膜４０を形成する
【０２５９】このような方法では、上述の第１及び第２実施の形態とは異なり、まず、
ＳＴＩ構造の素子分離絶縁膜２４が形成された後に、ゲート絶縁膜２５，２５
ＳＳＬ
，２５
ＧＳＬ
、電荷蓄積層２６，２６
ＳＳＬ
，２６
ＧＳＬ
及びブロック絶縁膜４０，４０
ＳＳＬ
，４０
ＧＳＬ
が形成される。
【０２６０】
ブロック絶縁膜４０，４０
ＳＳＬ
，４０
ＧＳＬ
上には、導電性ポリシリコン層から構成されるコントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）が形成される。
【０２６１】なお、本実施の形態では、コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）は、導電性ポリシリコン層から構成したが、これに代えて、例えば、導電性ポリシリコン層と金属シリサイド層（例えば、ＷＳｉ、ＣｏＳｉなど）とのスタック構造を有していてもよい。
【０２６２】コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）のカラム方向のエッジは、キャップ絶縁膜４８をマスクにしたエッチング（ＲＩＥ）により形成される。このエッチングの結果、
コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）は、ロウ方向に一直線に延びることになる
【０２６３】ｐ型ウェル領域２３とｐ型半導体基板２１の間には、ｎ型ウェル領域２２が配置されている。これにより、ｐ型ウェル領域２３の電位は、ｐ型半導体基板２１と独立に、設定することができる。このような構造は、ダブルウェル構造（又はツインウェル構造）と呼ばれ、消去時に、大きな駆動力の昇圧回路が必要なくなるため、消費電力を抑えるなどの効果を得ることができる。
【０２６４】コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）のカラム方向の側壁には、側壁絶縁膜４３が形成される。側壁絶縁膜４３の厚さは、例えば、５ｎｍ〜２００ｎｍに設定される。側壁絶縁膜４３は、例えば、シリコン窒化膜、シリコン酸化膜などから構成される。
【０２６５】ｐ型ウェル領域２３内には、ソース又はドレイン電極となるｎ型拡散層２８，２８ｓ，２８ｄが形成される。
【０２６６】
ｎ型拡散層２８、電荷蓄積層２６及びコントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）により、ＭＯＮＯＳ型メモリセルＭ０，Ｍ１，・・・Ｍ１５が構成される。
【０２６７】ＭＯＮＯＳ型メモリセルＭ０，Ｍ１，・・・Ｍ１５のゲート長は、０．０１μｍ〜０．５μｍの範囲内の所定値に設定される。また、ＭＯＮＯＳ型セレクトゲートトランジスタＳ１，Ｓ２のゲート長は、メモリセルＭ０，Ｍ１，・・・Ｍ１５のゲート長よりも長い値、例えば、０．０２μｍ〜１μｍの範囲内の所定値に設定される。このように、チャネル長を長くすることにより、ブロック選択／非選択時のオン／オフ比を大きくでき、誤書き込みや誤読み出しを防止できる。
【０２６８】ｎ型拡散層２８は、例えば、リン、砒素、アンチモンなどの不純物を含み、その表面濃度は、１×１０１７ 〜 １×１０２１ ａｔｏｍｓ／ｃｍ３ の範囲内の所定値に設定される。ｎ型拡散層２８の深さは、例えば、１０ｎｍ〜５００ｎｍの範囲内の所定値に設定される。
【０２６９】ｎ型拡散層２８を形成する際のイオン注入においては、ｎ型不純物は、ゲート絶縁膜２５，２５ＳＳＬ，２５ＧＳＬ、電荷蓄積層２６，２６ＳＳＬ，２６ＧＳＬ及びブロック絶縁膜４０，４０ＳＳＬ，４０ＧＳＬを透過して、ｐ型ウェル領域２３内に注入される。
ｎ型拡散層２８は、互いに隣接する２つのメモリセルに共有され、ｎ型拡散層２８ｓ，２８ｄは、互いに隣接する２つのセルユニットに共有されている
【０２７０】本実施の形態に関わるデバイス構造によれば、セレクトゲートトランジスタＳ１，Ｓ２は、電荷蓄積層２６を有し、かつ、メモリセルＭ０，Ｍ１，・・・Ｍ１５と同様に、ＭＯＮＯＳ型トランジスタから構成されている。また、セレクトゲートトランジスタＳ１，Ｓ２のセレクトゲート線ＳＳＬ，ＧＳＬが配置される配線層は、メモリセルＭ０，Ｍ１，・・・Ｍ１５のコントロールゲート線ＷＬ０，ＷＬ１，・・・ＷＬ１５が配置される配線層と同じである。
【０２７１】また、
本実施の形態のデバイス構造では、
電荷蓄積層２６が素子分離絶縁膜２４上及び素子分離絶縁膜２４に取り囲まれた素子領域上に配置され、全てのセルユニット内のトランジスタの電荷蓄積層２６が、互いに一体化されている。
【０２７２】また、従来のフローティングゲート電極を有するＥＥＰＲＯＭとは異なり、電荷蓄積層２６が絶縁体から構成されるため、互いに隣接する２つのトランジスタ（メモリセル及びセレクトゲートトランジスタ）の間のリーク電流を防止するための側壁絶縁膜４３は、十分に厚く形成する必要がない。
【０２７３】つまり、本実施の形態のデバイス構造によれば、側壁絶縁膜４３の厚さを薄くすることができるため、セルユニット内の２つのトランジスタの距離を狭めることができ、素子の高密度化及びチップサイズの縮小に貢献できる。
【０２７４】また、セレクトゲートトランジスタＳ１，Ｓ２のセレクトゲート線２７（ＳＳＬ，２７（ＧＳＬ）及びメモリセルＭ０，Ｍ１，・・・Ｍ１５のコントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）を形成する際に、
電荷蓄積層２６，２６
ＳＳＬ
，２６
ＧＳＬ
の側壁が露出することがないため、電荷蓄積層２６，２６
ＳＳＬ
，２６
ＧＳＬ
の汚染やリーク電流を防止でき、さらに、ソースエッジ又はドレインエッジの電界集中による異常書き込みや異常消去を減少させることができる
【０２７５】また、本実施の形態では、ＳＴＩ構造の素子分離絶縁膜２４を形成した後に、ゲート絶縁膜２５，２５ＳＳＬ，２５ＧＳＬ、電荷蓄積層（絶縁膜）２６，２６ＳＳＬ，２６ＧＳＬ及びブロック絶縁膜４０，４０ＳＳＬ，４０ＧＳＬが形成されるため、これら絶縁膜が、素子分離絶縁膜２４を形成する際の熱工程にさらされることがない。
【０２７６】従って、プロセスダメージなしに、良好な膜質のゲート絶縁膜２５，２５ＳＳＬ，２５ＧＳＬ、電荷蓄積層２６，２６ＳＳＬ，２６ＧＳＬ及びブロック絶縁膜４０，４０ＳＳＬ，４０ＧＳＬを形成することができる。
【０２７７】また、
本実施の形態では、電荷蓄積層２６，２６
ＳＳＬ
，２６
ＧＳＬ
は、ｐ型ウェル領域（メモリセルアレイ領域）２３上の全体に形成され、電荷蓄積層２６，２６
ＳＳＬ
，２６
ＧＳＬ
を加工するプロセスが存在しないため、電荷蓄積層２６，２６
ＳＳＬ
，２６
ＧＳＬ
のダメージの発生がなく、電荷保持特性の向上に貢献することができる
【０２７８】さらに、
セレクトゲートトランジスタＳ１，Ｓ２のセレクトゲート線２７（ＳＳＬ，２７（ＧＳＬ）及びメモリセルＭ０，Ｍ１，・・・Ｍ１５のコントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）のみについて加工すればよく、ゲート絶縁膜２５，２５
ＳＳＬ
，２５
ＧＳＬ
、電荷蓄積層２６，２６
ＳＳＬ
，２６
ＧＳＬ
及びブロック絶縁膜４０，４０
ＳＳＬ
，４０
ＧＳＬ
については、加工する必要がない
【０２７９】このため、ゲート加工後に形成されるトランジスタ間の段差が小さくなり、その結果、互いに隣接する２つのゲート電極の間隔を狭めることができ、素子の高密度化に貢献できる。また、２つのゲート電極の間の溝を層間絶縁膜２８（審決注：「２８Ａ」の誤記）で埋め込まなければならないが、本実施の形態によれば、この溝のアスペクト比を小さくすることができるため、２つのゲート電極間の溝に完全に層間絶縁膜２８（審決注：「２８Ａ」の誤記）を埋め込むことができる。
【０２８０】
セルユニット内の最もドレイン側（ビット線側）のｎ型拡散層（ドレイン）２８
ｄ
は、コンタクトプラグ３１
ｄ
を経由して中間層３３
ｄ
に接続される。中間層３３
ｄ
は、コンタクトプラグ３２
ｄ
を経由してビット線（データ転送線）３６（ＢＬ）に接続される。セルユニット内の最もソース側（ソース線側）のｎ型拡散層（ソース）２８
ｓ
は、コンタクトプラグ３１
ｓ
を経由してソース線３３（ＳＬ）に接続される
【０２８１】ビット線（データ転送線）ＢＬは、例えば、タングステン、タングステンシリサイド、チタン、チタンナイトライド、アルミニウムなどから構成される。ソース線３３（ＳＬ）は、ロウ方向に一直線に延びている。なお、ｎ型拡散層２８ｓをロウ方向に一直線に延ばし、このｎ型拡散層２８ｓをロウ方向のセルユニットに共有させるようにしてもよい。
【０２８２】コンタクトプラグ３１ｓ，３１ｄ，３２ｄは、例えば、ｎ型不純物又はｐ型不純物がドープされた導電性ポリシリコン、タングステン、タングステンシリサイド、Ａｌ、ＴｉＮ、Ｔｉなどから構成される。
層間絶縁膜２８（審決注：「２８Ａ」の誤記）は、例えば、ＳｉＯ
２
やＳｉＮなどの絶縁膜から構成される。
【０２８３】なお、ビット線３６（ＢＬ）上には、例えば、Ｗ、Ａｌ、Ｃｕなどから構成される上部配線が配置される。
【０２８４】本実施の形態に関わるデバイス構造においても、セレクトゲートトランジスタＳ１，Ｓ２に対する閾値の設定は、上述の第１実施の形態において説明した方法により実現することができる。
【０２８５】また、ｎ型拡散層２８上に存在する電荷蓄積層２６にトラップされた電子は、図１１及び図１２に示すフローチャートの消去ステップ（ＳＥ１，ＳＥ１’）によりｐ型ウェル領域２３に引き抜くことができるため、ｎ型拡散層２８上の電荷蓄積層２６に電子が蓄積されることはなく、セルユニット内の電流経路の抵抗の増大を防ぐことができる。」
　
（２−２）引用例１の図２１の記載から、「コンタクトプラグ３１ｄ」と「コンタクトプラグ３１ｓ」は、「ブロック絶縁膜４０，４０ＳＳＬ，４０ＧＳＬ」、「電荷蓄積層２６，２６ＳＳＬ，２６ＧＳＬ」及び「ゲート絶縁膜２５，２５ＳＳＬ，２５ＧＳＬ」を貫通して、各々「ｎ型拡散層（ドレイン）２８ｄ」と「ｎ型拡散層（ソース）２８ｓ」に接続されていることが見て取れる。
　
（２−３）引用例１の図２１の記載から、「ブロック絶縁膜４０，４０ＳＳＬ，４０ＧＳＬ」の直上、及び「コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）」の上方に「層間絶縁膜２８Ａ」が設けられ、当該「層間絶縁膜２８Ａ」内に「コンタクトプラグ３１ｄ」と「コンタクトプラグ３１ｓ」が設けられていることが見て取れる。
　
（２−４）したがって、引用例１には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「ｐ型シリコン基板２１内に形成された、ｎ型ウェル領域２２と、ｎ型ウェル領域２２内に形成された、ｐ型ウェル領域２３と、
　ｐ型ウェル領域２３に形成された、素子領域を取り囲むＳＴＩ構造の素子分離絶縁膜２４と、
　ＳＴＩ構造の素子分離絶縁膜２４形成後に形成され、素子領域上に形成された、シリコン酸化膜又はオキシナイトライド膜から構成されるゲート絶縁膜２５，２５ＳＳＬ，２５ＧＳＬと、ゲート絶縁膜２５，２５ＳＳＬ，２５ＧＳＬ上及び素子分離絶縁膜２４上に形成され、ｐ型ウェル領域（メモリセルアレイ領域）２３上の全体を覆う電荷蓄積層２６，２６ＳＳＬ，２６ＧＳＬ及びシリコン酸化膜、オキシナイトライド膜などの絶縁膜から構成されるブロック絶縁膜４０，４０ＳＳＬ，４０ＧＳＬと、
　ブロック絶縁膜４０，４０ＳＳＬ，４０ＧＳＬ上に形成された、ロウ方向に一直線に延びるコントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）と、
　ブロック絶縁膜４０，４０ＳＳＬ，４０ＧＳＬ、電荷蓄積層２６，２６ＳＳＬ，２６ＧＳＬ及びゲート絶縁膜２５，２５ＳＳＬ，２５ＧＳＬを貫通して、互いに隣接する２つのセルユニットに共有されているｎ型拡散層（ドレイン）２８ｄとｎ型拡散層（ソース）２８ｓに接続されたコンタクトプラグ３１ｄとコンタクトプラグ３１ｓと、
　ブロック絶縁膜４０，４０ＳＳＬ，４０ＧＳＬの直上、及びコントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）及びセレクトゲート線２７（ＳＳＬ），２７（ＧＳＬ）の上方に設けられた、ＳｉＯ２やＳｉＮなどの絶縁膜から構成される層間絶縁膜２８Ａと、
を含み、
　電荷蓄積層２６，２６ＳＳＬ，２６ＧＳＬは、ｐ型ウェル領域（メモリセルアレイ領域）２３上の全体に形成されたものである
　ことを特徴とするｎ型拡散層２８、電荷蓄積層２６及びコントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）により構成されたＭＯＮＯＳ型メモリセルＭ０，Ｍ１，・・・Ｍ１５を備えたＮＡＮＤ型不揮発性半導体メモリ（ＥＥＰＲＯＭ）。」
　
（２−５）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００２−２８０４６５号公報（以下「引用例２」という。）には、図１及び４と共に次の記載がある。
　
ａ．「【００２０】
【発明の実施の形態】以下に、
本発明の実施の形態について、ｎチャネルＭＯＮＯＳ型のメモリトランジスタを有する不揮発性半導体記憶装置を例に、図面を参照して説明する。
【００２１】第１実施形態
図１は、本実施形態に係るメモリセルアレイの平面図である。図１に示すように、半導体基板（ＳＯＩ層の意も含む）には溝Ｒが一定間隔おきにストライプ状に形成されており、当該溝Ｒに直交してワード線ＷＬが一定間隔おきにストライプ状に形成されている。
…(中略）… 
【００２５】上記の段差を有する半導体基板１１を被覆して、例えば、
複数の絶縁膜を積層させてなり電荷蓄積能力を有する誘電体膜（ゲート誘電体膜）１３が形成されている
【００２６】図４にゲート誘電体膜１３の詳細な構造を説明するための、拡大断面図を示す。
図４に示すように、ゲート誘電体膜１３は、下層から順に、ボトム誘電体膜１３ａ、主に電荷蓄積を担う電荷蓄積膜１３ｂ、トップ誘電体膜１３ｃから構成されている
【００２７】ボトム誘電体膜１３ａは、半導体基板１１よりも大きなバンドギャップを有する材料、例えば、二酸化珪素ＳｉＯ2 、窒化珪素ＳｉＮx （ｘ＞０）、または酸化窒化珪素Ｓｉx Ｏy （ｘ，ｙ＞０）等からなるトラップの無いあるいはトランジスタのしきい値電圧を変化させるに足る量のトラップを有しない膜により構成され、その厚さは１ｎｍ〜２０ｎｍ程度である。
【００２８】電荷蓄積膜１３ｂは、ボトム誘電体膜１３ａよりも小さいバンドギャップを有し、電荷蓄積手段としての電荷トラップを含む材料、例えば、窒化珪素ＳｉＮx（ｘ＞０）、または酸化窒化珪素Ｓｉx Ｏy （ｘ，ｙ＞０）等からなる膜により構成され、その厚さは１ｎｍ〜２０ｎｍ程度である。
【００２９】
トップ誘電体膜１３ｃは、例えば、二酸化珪素ＳｉＯ
2
 、窒化珪素ＳｉＮ
x
 （ｘ＞０）、または酸化窒化珪素Ｓｉ
x
 Ｏ
y
 （ｘ，ｙ＞０）等からなるトラップの無いあるいはトランジスタのしきい値電圧を変化させるに足る量のトラップを有しない膜により構成され、ゲート電極１４からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下防止を図るために、その厚さは３〜２０ｎｍ程度である
【００３０】このゲート誘電体膜１３上にゲート電極１４が形成されている。ゲート電極１４は、例えば、不純物が添加された多結晶珪素または非晶質珪素からなり、ワード線ＷＬを構成している。」
　
ｂ．「【００６７】同様に、
ボトム誘電体膜１３ａおよびトップ誘電体膜１３ｃは、上述した二酸化珪素、窒化珪素、酸化窒化珪素に限られず、例えば、酸化アルミニウムＡｌ
2
Ｏ
3
 、酸化タンタルＴａ
2
 Ｏ
5
 、酸化ジルコニウムＺｒＯ
2
 のいずれの材料から選択してもよい。
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「ＮＡＮＤ型不揮発性半導体メモリ（ＥＥＰＲＯＭ）」は、補正発明の「不揮発性メモリ素子」に相当する。
　
（３−２）引用発明の「ｐ型ウェル領域２３」と「ｎ型ウェル領域２２」を備えた「ｐ型シリコン基板２１」は、補正発明の「半導体基板」に相当する。
　引用発明の「ＭＯＮＯＳ型メモリセルＭ０，Ｍ１，・・・Ｍ１５」を含む「ｐ型ウェル領域（メモリセルアレイ領域）２３」は、補正発明の「セル領域」に相当する。
　したがって、引用発明の「ｐ型ウェル領域２３に形成された、素子領域を取り囲むＳＴＩ構造の素子分離絶縁膜２４」は、補正発明の「前記セル領域に形成されて活性領域を限定する複数個の平行なトレンチ素子分離膜」に相当する。
　
（３−３）引用発明の「素子領域」、「ＳＴＩ構造の素子分離絶縁膜２４」は、各々補正発明の「活性領域」、「トレンチ素子分離膜」に相当する。
　また、引用例１の図２０〜図２３の記載から、「カラム方向」に延びる複数の「素子領域」のそれぞれを限定するように、各「素子領域」間に「ＳＴＩ構造の素子分離絶縁膜２４」がそれぞれ平行に設けられていることは明らかである。
　したがって、引用発明の「ｐ型ウェル領域２３に形成された、素子領域を取り囲むＳＴＩ構造の素子分離絶縁膜２４」は、補正発明の「前記セル領域に形成されて活性領域を限定する複数個の平行なトレンチ素子分離膜」に相当する。
　
（３−４）引用発明の「シリコン酸化膜又はオキシナイトライド膜から構成されるゲート絶縁膜２５，２５ＳＳＬ，２５ＧＳＬ」、「電荷蓄積層２６，２６ＳＳＬ，２６ＧＳＬ」、「シリコン酸化膜、オキシナイトライド膜などの絶縁膜から構成される」「ブロック絶縁膜４０，４０ＳＳＬ，４０ＧＳＬ」は、各々補正発明の「下部酸化膜」、「電荷トラップ層」、「上部酸化膜」に相当する。
　また、引用発明の「ゲート絶縁膜２５，２５ＳＳＬ，２５ＧＳＬ」、「電荷蓄積層２６，２６ＳＳＬ，２６ＧＳＬ」及び「ブロック絶縁膜４０，４０ＳＳＬ，４０ＧＳＬ」の積層膜は、補正発明の「電荷貯蔵絶縁膜」に相当する。
　したがって、引用発明の「素子分離絶縁膜２４に取り囲まれた素子領域上に形成された、シリコン酸化膜又はオキシナイトライド膜から構成されるゲート絶縁膜２５，２５ＳＳＬ，２５ＧＳＬと、ゲート絶縁膜２５，２５ＳＳＬ，２５ＧＳＬ上及び素子分離絶縁膜２４上に形成され、ｐ型ウェル領域（メモリセルアレイ領域）２３上の全体を覆う電荷蓄積層２６，２６ＳＳＬ，２６ＧＳＬ及びシリコン酸化膜、オキシナイトライド膜などの絶縁膜から構成されるブロック絶縁膜４０，４０ＳＳＬ，４０ＧＳＬ」と、補正発明の「前記活性領域及び前記素子分離膜上にコンフォーマルに形成された電荷貯蔵絶縁膜」、「前記電荷貯蔵絶縁膜は、順次に積層された下部酸化膜と、電荷トラップ層と、層間絶縁膜をパターニングする場合のエッチング阻止膜として機能する絶縁性金属酸化膜からなる上部酸化膜と、を含み」、及び「前記素子分離膜を含む前記セル領域の全面は前記電荷貯蔵絶縁膜で覆われる」とは、「電荷貯蔵絶縁膜は、順次に積層された下部酸化膜と、電荷トラップ層と、」「上部酸化膜と、を含み」、「電荷貯蔵絶縁膜」のうち「下部酸化膜」は「前記活性領域」「上に」「形成され」、また、「電荷トラップ層」と「上部酸化膜」は「前記活性領域及び前記素子分離膜上に」「形成され」、さらに、「前記素子分離膜を含む前記セル領域の全面は」「電荷貯蔵絶縁膜」のうち「電荷トラップ層」と「上部酸化膜」とで「覆われる」点で共通する。
　
（３−５）引用発明の「ロウ方向に一直線に延びるコントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）」は、補正発明の「複数個の平行なワードライン」に相当する。
　また、引用例１の図２０、図２３の記載から、「コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）」が「カラム方向」に延びる「素子領域」の上部を横切る形態で「ロウ方向」に設けられていることは明らかである。
　したがって、引用発明の「ブロック絶縁膜４０，４０ＳＳＬ，４０ＧＳＬ上に形成された、ロウ方向に一直線に延びるコントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）」は、補正発明の「前記電荷貯蔵絶縁膜上に形成され、前記活性領域の上部を横切る複数個の平行なワードライン」に相当する。
　
（３−６）引用発明の「コンタクトプラグ３１ｄとコンタクトプラグ３１ｓ」は、補正発明の「導電性パターン」に相当する。
　したがって、引用発明の「ブロック絶縁膜４０，４０ＳＳＬ，４０ＧＳＬ、電荷蓄積層２６，２６ＳＳＬ，２６ＧＳＬ及びゲート絶縁膜２５，２５ＳＳＬ，２５ＧＳＬを貫通して、互いに隣接する２つのセルユニットに共有されているｎ型拡散層（ドレイン）２８ｄとｎ型拡散層（ソース）２８ｓに接続されたコンタクトプラグ３１ｄとコンタクトプラグ３１ｓ」と、補正発明の「前記ワードラインの間に配置され、前記電荷貯蔵絶縁膜を貫通して前記活性領域に電気的に接続された導電性パターン」とは、「前記電荷貯蔵絶縁膜を貫通して前記活性領域に電気的に接続された導電性パターン」である点で共通する。
　
（３−７）したがって、補正発明と引用発明とは、
　「半導体基板に定義されたセル領域と、
　前記セル領域に形成されて活性領域を限定する複数個の平行なトレンチ素子分離膜と、
　前記活性領域上に形成された電荷貯蔵絶縁膜のうち下部酸化膜と、前記活性領域及び前記素子分離膜上に形成された電荷貯蔵絶縁膜のうち電荷トラップ層と上部酸化膜と、
　前記電荷貯蔵絶縁膜上に形成され、前記活性領域の上部を横切る複数個の平行なワードラインと、
　前記電荷貯蔵絶縁膜を貫通して前記活性領域に電気的に接続された導電性パターンと、を含み、
　前記電荷貯蔵絶縁膜は、順次に積層された下部酸化膜と、電荷トラップ層と、上部酸化膜と、を含み、
　前記素子分離膜を含む前記セル領域の全面は前記電荷貯蔵絶縁膜のうち電荷トラップ層と上部酸化膜とで覆われる
　ことを特徴とする不揮発性メモリ素子。」
　である点で一致し、次の４点で相違する。
　
（相違点１）
　補正発明では、「前記活性領域及び前記素子分離膜上に」「形成された電荷貯蔵絶縁膜」を含み、「前記素子分離膜を含む前記セル領域の全面は前記電荷貯蔵絶縁膜で覆われる」のに対し、引用発明では、「電荷貯蔵絶縁膜」のうち「電荷トラップ層」と「上部酸化膜」は「前記活性領域及び前記素子分離膜上に」形成されて「前記素子分離膜を含む前記セル領域の全面」を覆うものの、「電荷貯蔵絶縁膜」のうち「下部酸化膜」は「素子分離膜上」には形成されず、「前記素子分離膜を含む前記セル領域の全面」を覆うものではない点。
　
（相違点２）
　補正発明では、「電荷貯蔵絶縁膜」が「コンフォーマルに形成された」ものであるのに対し、引用発明では、「電荷貯蔵絶縁膜」が「コンフォーマルに形成された」ものであるとの特定がなされていない点。
　
（相違点３）
　補正発明では、「上部酸化膜」が「層間絶縁膜をパターニングする場合のエッチング阻止膜として機能する絶縁性金属酸化膜からなる」のに対し、引用発明では、「上部酸化膜」が「シリコン酸化膜、オキシナイトライド膜などの絶縁膜から構成される」点。
　
（相違点４）
　補正発明では、「前記ワードラインの間に配置され、前記電荷貯蔵絶縁膜を貫通して前記活性領域に電気的に接続された導電性パターン」を含むのに対し、引用発明では、当該「導電性パターン」が「前記ワードラインの間に配置され」るとの特定がなされていない点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
　一般に、不揮発性メモリ素子の下部酸化膜と電荷トラップ層を、素子分離膜上を含む全面に設けてもよいことは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例１に記載されているように当業者において周知である。
　したがって、引用発明において、「シリコン酸化膜又はオキシナイトライド膜から構成されるゲート絶縁膜２５，２５ＳＳＬ，２５ＧＳＬ」を「素子領域上」だけでなく「素子分離膜上」にも設け、「電荷トラップ層と上部酸化膜」と同様に「前記素子分離膜を含む前記セル領域の全面」を覆うものとすること、すなわち、補正発明のように、「順次に積層された下部酸化膜と、電荷トラップ層と、」「上部酸化膜と、を含」む「電荷貯蔵絶縁膜」を「前記活性領域及び前記素子分離膜上に」「形成された」ものとすること、及び、「前記素子分離膜を含む前記セル領域の全面は前記電荷貯蔵絶縁膜で覆われる」ものとすることは、上記周知の事項を勘案することにより、当業者が適宜なし得た設計変更に過ぎない。
　よって、相違点１は、周知の事項を勘案することにより、当業者が適宜なし得た範囲に含まれる程度のものである。
　
ａ．周知例１：特開２００２−９１７９号公報
　上記周知例１には、図１０と共に次の記載がある。
　
　「【００５１】第２実施形態
第２実施形態は、
ＭＯＮＯＳ型メモリトランジスタに関する
【００５２】図１０に、このＭＯＮＯＳ型メモリトランジスタの断面構造を示す。このメモリトランジスタは、電荷蓄積層として第１実施形態のフローティングゲートＦＧに代えて窒化珪素ＳｉＮx の膜を用いたものである。この電荷蓄積層を中心とした領域に形成された電荷トラップが離散化された電荷蓄積手段として機能する。トップ絶縁膜ＴＯＰは、３．５ｎｍ〜５ｎｍ程度の酸化珪素膜を用いる。
ＭＯＮＯＳ型では電荷蓄積層が絶縁膜であるため、図１０のように、電荷蓄積層ＳＩＮと、その下のボトム絶縁膜ＢＴＭをゲート電圧Ｇと一括してパターンニングせずに、全面に残すことができる。
　「【００６５】第５実施形態
本実施形態では、ボトム絶縁膜ＢＴＭとして酸化窒化珪素膜を形成する場合、
ＣＶＤにより、Ｓｉ活性領域上に酸化窒化珪素膜を形成する。
　
　図１０には、「素子分離絶縁膜ＩＳＯ」を含む全面に、補正発明の「下部酸化膜」に相当する「ボトム絶縁膜ＢＴＭ」と、補正発明の「電荷トラップ層」に相当する「電荷蓄積層ＳＩＮ」とが設けられたＭＯＮＯＳ型メモリトランジスタが図示されている。
　
　したがって、上記周知例１には、不揮発性メモリ素子の下部酸化膜と電荷トラップ層を素子分離膜上を含む全面に設けてもよいことが記載されているものと認められる。
　
（４−２）相違点２について
　本願の明細書には、「電荷貯蔵絶縁膜」及び当該「電荷貯蔵絶縁膜」を構成する「下部酸化膜」、「電荷トラップ層」、「上部酸化膜」の形成に関して、段落００４９に「前記半導体基板の全面に下部酸化膜６４、電荷トラップ層６６及び上部酸化膜６８を形成する。」と単に記載されているのみであって、段落００２５の「本発明の特徴の一つは前記電荷貯蔵絶縁膜７４ｃが活性領域だけではなく、前記活性領域と隣接する素子分離膜上にもコンフォマルに形成されることである。」との記載を参酌しても、補正発明の「前記活性領域及び前記素子分離膜上にコンフォーマルに形成された電荷貯蔵絶縁膜」は、「前記活性領域及び前記素子分離膜上に」「形成された電荷貯蔵絶縁膜」以上の概念を当業者が認識できる記載は見いだせない。
　そうすると、上記（４−１）で検討したとおり、引用発明において、「シリコン酸化膜又はオキシナイトライド膜から構成されるゲート絶縁膜２５，２５ＳＳＬ，２５ＧＳＬ」を「素子領域上」だけでなく「素子分離膜上」にも設け、「電荷トラップ層と上部酸化膜」と同様に「前記素子分離膜を含む前記セル領域の全面」を覆うものとすることが当業者が適宜なし得たことであるから、引用発明において、補正発明のように「前記活性領域及び前記素子分離膜上に」「形成された電荷貯蔵絶縁膜」とすることも当業者が適宜なし得たことである。
　また、仮に、補正発明の「コンフォーマルに形成された」が、「対象物の表面形状に沿って形成された」という意味と解釈できたとしても、引用発明において、「素子領域」及び「ＳＴＩ構造の素子分離絶縁膜２４」上に、補正発明の「電荷貯蔵絶縁膜」に相当する「ゲート絶縁膜２５，２５ＳＳＬ，２５ＧＳＬ」、「電荷蓄積層２６，２６ＳＳＬ，２６ＧＳＬ」及び「ブロック絶縁膜４０，４０ＳＳＬ，４０ＧＳＬ」を、「コンフォーマル」に形成可能な成膜手法である上記周知例１に記載された周知のＣＶＤ法等を用いて「コンフォーマル」に形成することは、当業者が容易になし得たことである。
　よって、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３）相違点３について
（４−３−１）一般に、ＭＯＮＯＳ型メモリセルを備えた不揮発性半導体メモリにおける「ブロック絶縁膜」（補正発明の「上部酸化膜」に相当）の材料は、引用例２の摘記箇所ｂ．に「トップ誘電体膜」（補正発明の「上部酸化膜」に相当）の材料が各種列記されているように、当業者が適宜選択し得た設計的事項に過ぎない。
　したがって、引用発明における「ブロック絶縁膜」の材料として、引用例２に列記された材料のうち、例えば酸化アルミニウムのような金属酸化物を採用することは、当業者が容易になし得たことである。
　そして、補正発明には、「層間絶縁膜をパターニングする場合のエッチング阻止膜として機能する絶縁性金属酸化膜からなる上部酸化膜」という、製造工程における機能で生産物を特定しようとする記載があるが、補正発明は「不揮発性メモリ素子」という物の発明であるから、最終的に得られた生産物自体を意味しているものと解するほかなく、「層間絶縁膜をパターニングする場合のエッチング阻止膜として機能する絶縁性金属酸化膜からなる上部酸化膜」は、単なる「絶縁性金属酸化膜からなる上部酸化膜」という生産物を意味すると解することになる。
　そうすると、引用発明における「ブロック絶縁膜」が、製造工程において「層間絶縁膜をパターニングする場合のエッチング阻止膜として機能」するものであるか否かに関わらず、前述のとおり、引用発明における「ブロック絶縁膜」の材料として、引用例２に列記された材料のうち、例えば酸化アルミニウムのような金属酸化物を採用することが、当業者が容易になし得たことである以上、相違点３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３−２）相違点３については以上のとおりであるが、仮に、補正発明の「絶縁性金属酸化膜からなる上部酸化膜」が製造工程において「層間絶縁膜をパターニングする場合のエッチング阻止膜として機能する」ものであると解釈することができた場合についても予備的に検討する。
　一般に、酸化アルミニウムのような金属酸化膜が層間絶縁膜をパターニングする場合のエッチング阻止膜として機能することは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例２に記載されているように当業者において周知である。
　したがって、引用発明における「ブロック絶縁膜」の材料として、引用例２に列記された材料のうち、例えば酸化アルミニウムのような金属酸化物を採用し、「ＳｉＯ２やＳｉＮなどの絶縁膜から構成される層間絶縁膜２８Ａ」をパターニングする場合のエッチング阻止膜として機能させること、すなわち引用発明における「ブロック絶縁膜」を補正発明のように「層間絶縁膜をパターニングする場合のエッチング阻止膜として機能する絶縁性金属酸化膜からなる上部酸化膜」とすることは、当業者が容易になし得たことである。
　よって、相違点３は、補正発明の「絶縁性金属酸化膜からなる上部酸化膜」が製造工程において「層間絶縁膜をパターニングする場合のエッチング阻止膜として機能する」ものであると解釈することができたとしても、当業者が容易になし得た範囲に含まれる程度のものである。
　
ａ．周知例２：特開平９−２７５１３７号公報
　上記周知例２には、図２と共に次の記載がある。
　
　「【００１９】次に、
図２（ｅ）に示すように、本発明の特徴であるエッチングストッパー膜２４を半導体基板１０全面に形成する。このエッチングストッパー膜２４は、例えば、Ｔｉ、Ｗ、Ａｌ等の金属膜を形成した後、酸素をイオン注入することによって金属膜をそれぞれ、酸化チタン、酸化タングステン、アルミナ等の酸化膜にし、絶縁化することにより形成することができる。また、酸化は、例えば低温高圧の酸化でもよい。更に、直接金属酸化膜をスパッタリングなどで形成してもよい
【００２０】なお、アルミニウムをシリコン基板に直接成膜すると、これらが反応するので、アルミニウムとシリコン基板の間にバリア膜を介在させる必要がある。即ち、図４に示すように、バリア膜として例えばシリコンナイトライド膜２４ａを形成した後、そのシリコンナイトライド膜２４ａ上にアルミニウム膜を形成し、次にアルミニウム膜を酸化してアルミナ膜２４ｂを形成する。この場合、エッチングストッパー膜２４は、２層で構成されることになる。勿論、その他の膜を加えて３層以上で構成してもよい。
【００２１】
エッチングストッパー膜２４を金属酸化膜で構成すると、金属酸化膜は絶縁性に富み、非常に固いため、通常の反応性イオンイオンやラジカルとの反応によってエッチングすることは困難であるため、次の工程で成膜する層間絶縁膜と十分なエッチング選択比を確保することができる。
【００２２】次に、図２（ｆ）に示すように、層間絶縁膜（第３絶縁膜）２３を、例えばＢＰＳＧを成膜した後、フローして平坦化することにより形成する。平坦化は例えばＣＭＰ（化学的機械的研磨）でも行うことができる。その後、レジスト膜Ｒ２を形成した後、露光、現像してコンタクト孔を形成すべき箇所が開孔した形状のパターニングを行う。
【００２３】そして、
図２（ｇ）に示すように、反応性イオンエッチングなどでレジストＲ２をマスクとして第１のエッチングでスルーホール４０を形成する。エッチングストッパー膜２４は、層間絶縁膜２３と十分なエッチング選択比があるため、エッチングはエッチングストッパー膜２４で停止する。
　
　したがって、上記周知例２には、アルミナ（酸化アルミニウム）のような金属酸化膜が層間絶縁膜をパターニングする場合のエッチング阻止膜として機能することが記載されているものと認められる。
　
（４−４）相違点４について
　本願明細書の００２６段落の「前記電荷貯蔵絶縁膜７４ｃ上に複数個の平行なゲートラインが配置される。前記ゲートラインは前記素子分離膜ＳＴＩの上部を横切る。前記ゲートラインは前記ワードライン領域ＷＲに配置された複数個のワードラインｗ１〜ｗｎと、前記ワードラインｗ１〜ｗｎの両側の前記選択ゲート領域ＳＲに各々配置された接地選択ライン（ｇｒｏｕｎｄ  ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅ；ＧＳＬ）及びストリング選択ライン（ｓｔｒｉｎｇ  ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅ；ＳＳＬ）とを含む。ＮＡＮＤ型セルアレイには接地選択ラインＧＳＬが互いに対向して形成され、これら接地選択ラインＧＳＬの間に共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ；ＣＳＬ）が配置される。また、前記ストリング選択ラインＳＳＬも互いに対向して配置され、前記ストリング選択ラインＳＳＬの間に複数個のビットラインプラグＢＣが配置される。」という記載、及び図６〜７を参酌すると、補正発明の「ワードライン」に相当する「ワードラインｗ１〜ｗｎ」の間には、補正発明の「前記電荷貯蔵絶縁膜を貫通して前記活性領域に電気的に接続された導電性パターン」に対応するものが存在していない。
　ここで、本願明細書の「共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ；ＣＳＬ）」及び「ビットラインプラグＢＣ」が、補正発明の「前記ワードラインの間に配置され、前記電荷貯蔵絶縁膜を貫通して前記活性領域に電気的に接続された導電性パターン」に対応すると解釈するためには、「ワードラインｗ１〜ｗｎ」で構成されるセルユニットとは別のセルユニットのワードライン（図６の「ｗｍ」や「ｗｌ」）と「ワードラインｗ１〜ｗｎ」との間に「配置され」た「導電性パターン」と解釈するほかない。
　一方、引用例１の００９６段落の「セルユニット４５は、ロウ方向及びカラム方向にそれぞれ複数個配置され、メモリセルマトリックスを構成している。図６においては、ロウ方向に２個、カラム方向に２個、合計、４個のセルユニットからなるメモリセルマトリックスを示したが、当然に、ロウ方向に３個以上のセルユニット４５を配置し、かつ、カラム方向に３個以上のセルユニット４５を配置してもよい。」との記載、段落００７７の「１つのｎ型拡散層２８は、互いに隣接する２つのメモリセルにより共有され、その結果、複数の直列接続されたメモリセルからなるＮＡＮＤストリングが実現される。また、１つのｎ型拡散層２８ｓ，２８ｄは、カラム方向に互いに隣接する２つのセルユニットにより共有される。」との記載、及び図６、２０、２１を参照すると、引用発明の「ブロック絶縁膜４０，４０ＳＳＬ，４０ＧＳＬ、電荷蓄積層２６，２６ＳＳＬ，２６ＧＳＬ及びゲート絶縁膜２５，２５ＳＳＬ，２５ＧＳＬを貫通して、互いに隣接する２つのセルユニットに共有されているｎ型拡散層（ドレイン）２８ｄとｎ型拡散層（ソース）２８ｓに接続されたコンタクトプラグ３１ｄとコンタクトプラグ３１ｓ」は、隣接する二つのセルユニット内の各「コントロールゲート線２７（ＷＬ０），・・・２７（ＷＬ１５）」の間に配置されていることになる。
　したがって、引用発明においても、補正発明のように「前記ワードラインの間に配置され、前記電荷貯蔵絶縁膜を貫通して前記活性領域に電気的に接続された導電性パターン」を含むことになるから、相違点４は存在しない。
　
（４−５）相違点についての判断のまとめ
　補正発明と引用発明との相違点については以上のとおりであるから、補正発明は、周知の事項を勘案することにより、引用発明及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
（５）独立特許要件についてのまとめ
　以上検討したとおり、補正発明は、引用発明及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２２年１１月１５日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜１５に係る発明は、平成２２年６月８日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１５に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００２−２６１５３号公報（引用例１、再掲）、及び特開２００２−２８０４６５号公報（引用例２、再掲）には、上記第２．４．（２）に記載したとおりの事項、及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、引用発明及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。