【事件の表示】
　特願２００５−１４１７７８「半導体装置」拒絶査定不服審判事件〔平成１８年１１月２４日出願公開，特開２００６−３１９２１３〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１７年５月１３日の出願であって，平成２３年１１月１１日付けで拒絶理由が通知され，平成２４年１月１６日に手続補正がされ，同年２月６日に拒絶査定がされ，これに対して同年５月１４日に審判請求がされるとともに手続補正がされ，その後，同年７月２４日付けで審尋がされ，同年９月２８日に回答書が提出されたものである。
　
第２　手続補正の却下の決定
［手続補正の却下の決定の結論］
　平成２４年５月１４日にされた手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１　本件補正の内容
　本件補正は，補正前の特許請求の範囲の請求項１〜８を補正して，補正後の特許請求の範囲の請求項１〜６とするとともに明細書を補正するものであり，特許請求の範囲は補正の前後で以下のとおりである。
　
〈補正前〉
「【請求項１】
　シリコンよりもバンドギャップが広い半導体材料でできている半導体素子部の表側の主面に，少なくとも前記半導体素子部の表側の主面と接触する部分がアルミニウムまたはアルミニウム合金でできており，かつ厚さが５０μｍ以上である金属電極が接触した構成のパワースイッチング用ｎチャンネル電界効果トランジスタと，
　負荷短絡時に前記電界効果トランジスタを流れる飽和電流を所定の電流値以下に制限する過電流制限手段と，
　前記金属電極に面接合する金属配線と，
　を備え，
　前記金属電極は，ソース電極であり，
　前記電界効果トランジスタは，前記半導体素子部の一方の主面に設けられた前記ソース電極およびゲート電極と，前記半導体素子部の他方の主面に設けられたドレイン電極とを有する縦型の電界効果トランジスタであることを特徴とする半導体装置。
　　【請求項２】
　前記過電流制限手段は，前記電界効果トランジスタのソース−ドレイン間絶対最大定格電圧Ｖｂに対して，ソース−ドレイン間の電源電圧Ｖｄｓ（ｍａｘ）が（２／３）Ｖｂであり，ゲート−ソース間電圧Ｖｇｓが定常オン状態のゲート電圧であるとき，ドレイン飽和電流Ｊｄ（ｓａｔ）が１．０×１０6／Ｖｂよりも小さくなるように制限することを特徴とする請求項１に記載の半導体装置。
　　【請求項３】
　前記過電流制限手段は，前記電界効果トランジスタと同一の半導体基板上に形成され，かつ前記電界効果トランジスタと並列に接続された電流検出用トランジスタを有し，該電流検出用トランジスタを流れる電流が大きくなると前記電界効果トランジスタのゲート電圧を低くすることにより，前記電界効果トランジスタの発生損失を，前記ドレイン飽和電流Ｊｄ（ｓａｔ）が１．０×１０6／Ｖｄｓ（ｍａｘ）よりも小さくなるように抑制することを特徴とする請求項２に記載の半導体装置。
　　【請求項４】
　前記過電流制限手段は，前記電流検出用トランジスタを除いて，前記半導体基板よりも熱伝導率が悪い材料により前記電界効果トランジスタから物理的に分離されていることを特徴とする請求項３に記載の半導体装置。
　　【請求項５】
　前記半導体素子部は，ＳｉＣ，ＧａＮ，ＡｌＧａＮ，ＺｎＯおよびダイアモンドのいずれか一つ，または二つ以上の組み合わせでできていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
　　【請求項６】
　前記金属電極は，前記半導体素子部の表側の主面と接触する層がアルミニウムまたはアルミニウム合金でできており，前記半導体素子部の表側の主面と接触する層にＡｌ，Ｔｉ，Ｎｉ，Ｃｕ，Ａｇ，Ａｕ，ＷおよびＭｏのいずれか一つ，または二つ以上の組み合わせよりなる積層構造もしくは合金でできている層が接触することを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
　　【請求項７】
　シリコンよりもバンドギャップが広い半導体材料でできている半導体素子部と，前記半導体素子部の一方の主面に設けられたソース電極およびゲート電極と，前記半導体素子部の他方の主面に設けられたドレイン電極とを有する縦型の電界効果トランジスタと，
　負荷短絡時に前記電界効果トランジスタを流れる飽和電流を制限する過電流制限手段と，
　を備え，
　前記過電流制限手段は，前記電界効果トランジスタのソース−ドレイン間絶対最大定格電圧Ｖｂに対して，ソース−ドレイン間の電源電圧Ｖｄｓ（ｍａｘ）が（２／３）Ｖｂであり，ゲート−ソース間電圧Ｖｇｓが定常オン状態のゲート電圧であるとき，ドレイン飽和電流Ｊｄ（ｓａｔ）が３．６×１０5／Ｖｂ以上で，かつ１．０×１０6／Ｖｂよりも小さくなるように制限することを特徴とする半導体装置。
　　【請求項８】
　前記過電流制限手段は，前記電界効果トランジスタと同一の半導体基板上に形成され，かつ前記電界効果トランジスタと並列に接続された電流検出用トランジスタを有し，該電流検出用トランジスタを流れる電流が大きくなると前記電界効果トランジスタのゲート電圧を低くすることにより，前記電界効果トランジスタの発生損失を，前記ドレイン飽和電流Ｊｄ（ｓａｔ）が１．０×１０6／Ｖｄｓ（ｍａｘ）よりも小さくなるように抑制することを特徴とする請求項７に記載の半導体装置。」
　
〈補正後〉
「【請求項１】
　シリコンよりもバンドギャップが広いＳｉＣ，ＧａＮ，ＡｌＧａＮ，ＺｎＯおよびダイアモンドのいずれか一つ，または二つ以上の組み合わせの半導体材料でできている半導体素子部の表側の主面に，少なくとも前記半導体素子部の表側の主面と接触する部分がアルミニウムまたはアルミニウム合金でできており，該アルミニウムまたはアルミニウム合金上にＴｉ，Ｎｉ，Ｃｕ，Ａｇ，Ａｕ，ＷおよびＭｏのいずれか一つ，または二つ以上の組み合わせよりなる積層構造もしくは合金でできており，かつ厚さが５０μｍ以上である金属電極が接触した構成のパワースイッチング用ｎチャンネル電界効果トランジスタと，
　負荷短絡時に前記電界効果トランジスタを流れる飽和電流を所定の電流値以下に制限する過電流制限手段と，
　前記金属電極に面接合する金属配線と，
　を備え，
　前記金属電極は，ソース電極であり，
　前記電界効果トランジスタは，前記半導体素子部の一方の主面に設けられた前記ソース電極およびゲート電極と，前記半導体素子部の他方の主面に設けられたドレイン電極とを有する縦型の電界効果トランジスタであることを特徴とする半導体装置。
　　【請求項２】
　前記過電流制限手段は，前記電界効果トランジスタのソース−ドレイン間絶対最大定格電圧Ｖｂに対して，ソース−ドレイン間の電源電圧Ｖｄｓ（ｍａｘ）が（２／３）Ｖｂであり，ゲート−ソース間電圧Ｖｇｓが定常オン状態のゲート電圧であるとき，ドレイン飽和電流Ｊｄ（ｓａｔ）が１．０×１０6／Ｖｄｓ（ｍａｘ）よりも小さくなるように制限することを特徴とする請求項１に記載の半導体装置。
　　【請求項３】
　前記過電流制限手段は，前記電界効果トランジスタと同一の半導体基板上に形成され該電界効果トランジスタと並列に接続された電流検出用トランジスタを有し，該電流検出用トランジスタを流れる電流が大きくなると前記電界効果トランジスタのゲート電圧を低くすることにより，前記電界効果トランジスタの発生損失を，前記ドレイン飽和電流Ｊｄ（ｓａｔ）が１．０×１０6／Ｖｄｓ（ｍａｘ）よりも小さくなるように抑制することを特徴とする請求項２に記載の半導体装置。
　　【請求項４】
　前記過電流制限手段は，前記電流検出用トランジスタを除いて，前記半導体基板よりも熱伝導率が悪い材料により前記電界効果トランジスタから物理的に分離されていることを特徴とする請求項３に記載の半導体装置。
　　【請求項５】
　シリコンよりもバンドギャップが広いＳｉＣ，ＧａＮ，ＡｌＧａＮ，ＺｎＯおよびダイアモンドのいずれか一つ，または二つ以上の組み合わせの半導体材料でできている半導体素子部と，前記半導体素子部の一方の主面に設けられたソース電極およびゲート電極と，前記半導体素子部の他方の主面に設けられたドレイン電極とを有する縦型の電界効果トランジスタと，
　負荷短絡時に前記電界効果トランジスタを流れる飽和電流を制限する過電流制限手段と，
　を備え，
　前記ソース電極は，少なくとも前記半導体素子部の表側の主面と接触する部分がアルミニウムまたはアルミニウム合金でできており，該アルミニウムまたはアルミニウム合金上にＴｉ，Ｎｉ，Ｃｕ，Ａｇ，Ａｕ，ＷおよびＭｏのいずれか一つ，または二つ以上の組み合わせよりなる積層構造もしくは合金でできており，かつ全体の厚さが５０μｍ以上の多層構造の金属電極であり，
　前記過電流制限手段は，前記電界効果トランジスタのソース−ドレイン間絶対最大定格電圧Ｖｂに対して，ソース−ドレイン間の電源電圧Ｖｄｓ（ｍａｘ）が（２／３）Ｖｂであり，ゲート−ソース間電圧Ｖｇｓが定常オン状態のゲート電圧であるとき，ドレイン飽和電流Ｊｄ（ｓａｔ）が３．６×１０5／Ｖｂ以上で，かつ１．０×１０6／Ｖｄｓ（ｍａｘ）よりも小さくなるように制限することを特徴とする半導体装置。
　　【請求項６】
　前記過電流制限手段は，前記電界効果トランジスタと同一の半導体基板上に形成され，かつ前記電界効果トランジスタと並列に接続された電流検出用トランジスタを有し，該電流検出用トランジスタを流れる電流が大きくなると前記電界効果トランジスタのゲート電圧を低くすることにより，前記電界効果トランジスタの発生損失を，前記ドレイン飽和電流Ｊｄ（ｓａｔ）が１．０×１０6／Ｖｄｓ（ｍａｘ）よりも小さくなるように抑制することを特徴とする請求項５に記載の半導体装置。」
　
２　補正事項の整理
　本件補正を整理すると以下のとおりとなる。
〈補正事項１〉
　補正前の請求項１の「シリコンよりもバンドギャップが広い半導体材料」を，補正後の請求項１の「シリコンよりもバンドギャップが広いＳｉＣ，ＧａＮ，ＡｌＧａＮ，ＺｎＯおよびダイアモンドのいずれか一つ，または二つ以上の組み合わせの半導体材料」とすること。
〈補正事項２〉
　補正前の請求項１の「少なくとも前記半導体素子部の表側の主面と接触する部分がアルミニウムまたはアルミニウム合金でできており，かつ厚さが５０μｍ以上である金属電極」を，補正後の請求項１の「少なくとも前記半導体素子部の表側の主面と接触する部分がアルミニウムまたはアルミニウム合金でできており，該アルミニウムまたはアルミニウム合金上にＴｉ，Ｎｉ，Ｃｕ，Ａｇ，Ａｕ，ＷおよびＭｏのいずれか一つ，または二つ以上の組み合わせよりなる積層構造もしくは合金でできており，かつ厚さが５０μｍ以上である金属電極」とすること。
〈補正事項３〉
　補正前の請求項２の「１．０×１０6／Ｖｂ」を，補正後の請求項２の「１．０×１０6／Ｖｄｓ（ｍａｘ）」とすること。
〈補正事項４〉
　補正前の請求項３の「前記電界効果トランジスタと同一の半導体基板上に形成され，かつ前記電界効果トランジスタと並列に接続された」を，補正後の請求項３の「前記電界効果トランジスタと同一の半導体基板上に形成され該電界効果トランジスタと並列に接続された」とすること。
〈補正事項５〉
　補正前の請求項５及び６を削除するとともに，補正前の請求項７及び８の請求項番号を繰上げて補正後の請求項５及び６とし，補正前の請求項８が請求項７を引用していたところ，補正後の請求項６は請求項５を引用するものとしたこと。
〈補正事項６〉
　補正前の請求項７の「シリコンよりもバンドギャップが広い半導体材料」を，補正後の請求項５の「シリコンよりもバンドギャップが広いＳｉＣ，ＧａＮ，ＡｌＧａＮ，ＺｎＯおよびダイアモンドのいずれか一つ，または二つ以上の組み合わせの半導体材料」としたこと。
〈補正事項７〉
　補正前の請求項７の「ソース電極」について，補正後の請求項５において「前記ソース電極は，少なくとも前記半導体素子部の表側の主面と接触する部分がアルミニウムまたはアルミニウム合金でできており，該アルミニウムまたはアルミニウム合金上にＴｉ，Ｎｉ，Ｃｕ，Ａｇ，Ａｕ，ＷおよびＭｏのいずれか一つ，または二つ以上の組み合わせよりなる積層構造もしくは合金でできており，かつ全体の厚さが５０μｍ以上の多層構造の金属電極であり，」との文言を追加すること。
〈補正事項８〉
　補正前の請求項７の「１．０×１０6／Ｖｂ」を，補正後の請求項５の「１．０×１０6／Ｖｄｓ（ｍａｘ）」とすること。
　
３　補正の目的の適否及び新規事項の追加の有無についての検討
　〈補正事項１及び６について〉
　補正事項１及び６は，補正前の各請求項の発明特定事項である「シリコンよりもバンドギャップが広い半導体材料」について，材料を具体的に限定するものであるから，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　そして，「シリコンよりもバンドギャップが広い半導体材料」が，「ＳｉＣ，ＧａＮ，ＡｌＧａＮ，ＺｎＯおよびダイアモンドのいずれか一つ，または二つ以上の組み合わせ」であることは，本願の願書に最初に添付した明細書，特許請求の範囲又は図面（以下「当初明細書等」という。）の段落【００１８】及び【００２５】に記載されているから，上記各補正事項は，特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすものである。
　
〈補正事項２について〉
　補正事項２は，補正前の請求項１の発明特定事項である「少なくとも前記半導体素子部の表側の主面と接触する部分がアルミニウムまたはアルミニウム合金でできており，かつ厚さが５０μｍ以上である金属電極」について，その構造及び材料を具体的に限定するものであるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　そして，「シリコンよりもバンドギャップが広い半導体材料」が，「少なくとも前記半導体素子部の表側の主面と接触する部分がアルミニウムまたはアルミニウム合金でできており，該アルミニウムまたはアルミニウム合金上にＴｉ，Ｎｉ，Ｃｕ，Ａｇ，Ａｕ，ＷおよびＭｏのいずれか一つ，または二つ以上の組み合わせよりなる積層構造もしくは合金でできており，かつ厚さが５０μｍ以上である金属電極」であることは，当初明細書等の段落【００３０】に記載されているから，上記補正事項は，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項３及び８について〉
　補正事項３は，補正前の請求項２及び７の「Ｖｂ」を，補正後の請求項２及び５の「Ｖｄｓ（ｍａｘ）」として誤記を訂正するものであるから，特許法第１７条の２第４項第３項に掲げる誤記の訂正を目的とするものである。
　そして，「１．０×１０6／Ｖｄｓ（ｍａｘ）」とすることは，当初明細書等の段落【００４０】及び【００４１】の記載から明らかであるから，上記補正事項は，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項４について〉
　補正事項４は，補正前の請求項３の「，かつ前記電界効果トランジスタと」を補正後の請求項３の「該電界効果トランジスタと」して誤記を訂正するものであるから，特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものである。
　そして，「前記電界効果トランジスタと同一の半導体基板上に形成され該電界効果トランジスタと並列に接続された」とすることは，当初明細書等の段落【００４８】の記載から明らかであるから，上記補正事項は，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項５について〉
　補正事項５は，特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものである。
　そして，当該請求項の削除が，特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
〈補正事項７〉
　補正事項７は，補正前の請求項７の発明特定事項である「ソース電極」について，その構造及び材料を具体的に限定するものであるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　そして，「前記ソース電極は，少なくとも前記半導体素子部の表側の主面と接触する部分がアルミニウムまたはアルミニウム合金でできており，該アルミニウムまたはアルミニウム合金上にＴｉ，Ｎｉ，Ｃｕ，Ａｇ，Ａｕ，ＷおよびＭｏのいずれか一つ，または二つ以上の組み合わせよりなる積層構造もしくは合金でできており，かつ全体の厚さが５０μｍ以上の多層構造の金属電極であ」ることは，当初明細書等の段落【００３０】に記載されているから，上記補正事項は，特許法第１７条の２第３項に規定する要件を満たすものである。
　
　上記のとおり，本件補正は，特許請求の範囲の減縮を目的とするものを含むから，以下，本件補正後の特許請求の範囲に記載された発明が，特許出願の際独立して特許を受けることができるものか（平成１８年法律第５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項に規定する独立特許要件を満たすか）どうかを，補正後の請求項１に係る発明について検討する。
　
４　独立特許要件についての検討
　以下においては，本願明細書の記載が特許法第３６条第４項の規定を満たすものであるか否かについて検討する。
（１）本願補正発明
　本件補正後の請求項１に係る発明は，本件補正により補正された明細書，特許請求の範囲及び図面の記載から見て，その請求項１に記載された事項により特定される以下のとおりのものである。（再掲。以下「本願補正発明」という。）
「【請求項１】
　シリコンよりもバンドギャップが広いＳｉＣ，ＧａＮ，ＡｌＧａＮ，ＺｎＯおよびダイアモンドのいずれか一つ，または二つ以上の組み合わせの半導体材料でできている半導体素子部の表側の主面に，少なくとも前記半導体素子部の表側の主面と接触する部分がアルミニウムまたはアルミニウム合金でできており，該アルミニウムまたはアルミニウム合金上にＴｉ，Ｎｉ，Ｃｕ，Ａｇ，Ａｕ，ＷおよびＭｏのいずれか一つ，または二つ以上の組み合わせよりなる積層構造もしくは合金でできており，かつ厚さが５０μｍ以上である金属電極が接触した構成のパワースイッチング用ｎチャンネル電界効果トランジスタと，
　負荷短絡時に前記電界効果トランジスタを流れる飽和電流を所定の電流値以下に制限する過電流制限手段と，
　前記金属電極に面接合する金属配線と，
　を備え，
　前記金属電極は，ソース電極であり，
　前記電界効果トランジスタは，前記半導体素子部の一方の主面に設けられた前記ソース電極およびゲート電極と，前記半導体素子部の他方の主面に設けられたドレイン電極とを有する縦型の電界効果トランジスタであることを特徴とする半導体装置。」
　
（２）　本願明細書の記載事項
　平成２４年５月１４日にされた手続補正により補正された本願明細書には，以下の記載がある。
　
ア　「【発明が解決しようとする課題】
　【００１１】
　しかしながら，ワイドバンドギャップ半導体を用いたＩＧＢＴやＦＥＴでは，Ｎドリフト層の厚さを約１／１０にすることができるが，それによって負荷短絡時にＮドリフト層内における単位体積あたりのジュール発熱が１０倍になるため，負荷短絡電流による損失がもたらす温度上昇が著しくなる。ワイドバンドギャップ半導体材料は，理論的には１０００℃以上の温度でも半導体動作を失わないので，半導体部分については特に問題はない。しかし，電極材料に用いられる金属の温度耐性が問題となる。
　【００１２】
　例えば，ワイドバンドギャップ半導体を用いたＦＥＴの金属電極にアルミニウム（Ａｌ）を用いる場合，半導体とアルミニウム電極の境界面の温度がアルミニウムの融点，すなわち６６０℃を超えないようにしなければならない。６６０℃を超えると，素子破壊が生じなくても，アルミニウム電極の溶融が起こり，電極の信頼性に重大な問題を生じる。従って，ワイドバンドギャップ半導体を用いる場合には，Ｓｉを用いる場合とは異なる放熱設計や損失制御を行う必要があり，金属電極と半導体の境界面がある一定の温度以下になるように，負荷短絡時の発生損失と放熱条件を設定しなければならない。
　【００１３】
　この発明は，上述した従来技術による問題点を解消するため，ワイドバンドギャップ半導体に接する金属電極の信頼性が高い半導体装置を提供することを目的とする。また，十分な負荷短絡耐量を有する半導体装置を提供することを目的とする。」
　
イ　「【００２２】
　この発明によれば，ワイドバンドギャップ半導体でできている半導体素子部の表側の面に５０μｍ以上の厚さを有する金属電極が接触していることによって，素子表面側の放熱効果が向上し，金属電極の，ワイドバンドギャップ半導体に接する部分の温度がその接する部分の金属の融点よりも低くなるので，金属電極の，ワイドバンドギャップ半導体に接する部分が溶融するのを防ぐことができる。また，過電流制限手段が負荷短絡時に流れる飽和電流を抑えることによって，短絡エネルギーを適切に制限することができるので，必要な負荷短絡耐量を確保できるとともに，金属電極の，ワイドバンドギャップ半導体に接する部分が溶融するのを防ぐことができる。
【発明の効果】
　【００２３】
　本発明にかかる半導体装置によれば，ワイドバンドギャップ半導体を用いて構成され，かつワイドバンドギャップ半導体に接する金属電極の信頼性が高い半導体装置が得られるという効果を奏する。また，ワイドバンドギャップ半導体を用いて構成され，かつ十分な負荷短絡耐量を有する半導体装置が得られるという効果を奏する。」
　
ウ　「【００２４】
　以下に添付図面を参照して，この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。図２は，本発明にかかる半導体装置の構成の一例を示す断面図である。図２に示すように，ドレイン電極１１，支持基板１２の上にドリフト層となる第１の半導体層１３が積層され，この第１の半導体層１３の上にｐベース層となる第２の半導体層１４が積層されている。この第２の半導体層１４に半導体素子の表面構造部が作製される。半導体素子の種類については特に限定しないが，ここでは一例として縦型のパワーＭＯＳＦＥＴ（金属−酸化膜−半導体構造を有する絶縁ゲート型電界効果トランジスタ）とする。
　【００２５】
　例えば，半導体材料としてＳｉＣを用いて，絶対定格が１２００ＶであるＦＥＴを作製する場合には，第１の半導体層１３の厚さはおよそ１５μｍであればよい。支持基板１２の厚さは，特に限定しないが，ここでは８５μｍであるとし，半導体領域全体の厚さが１００μｍになるようにする。なお，ＳｉＣに限らず，ＧａＮやＺｎＯ（酸化亜鉛）やダイアモンドなどの他のワイドバンドギャッブ半導体材料を用いた場合も，同様の構成とすることができる。
　【００２６】
　第２の半導体層１４はｐ型の不純物層でできている。第２の半導体層１４の表面から第２の半導体層１４を貫通して，第１の半導体層１３に達するトレンチ１５が形成されている。トレンチ１５の底は，第１の半導体層１３と第２の半導体層１４の界面よりも深くなっている。トレンチ１５の内面にはゲート絶縁膜１６が形成されており，さらにその内側はゲート電極１７で埋められている。
　【００２７】
　ゲート絶縁膜１６は，例えば二酸化ケイ素（ＳｉＯ2），窒化ケイ素（Ｓｉ3Ｎ4），窒化アルミニウム（ＡｌＮ），酸化マグネシウム（ＭｇＯ）または酸化ハフニウム（ＨｆＯ2）などでできている。ゲート電極１７は，ポリシリコンや，アルミニウム（Ａｌ），ニッケル（Ｎｉ），チタン（Ｔｉ），タングステン（Ｗ），モリブデン（Ｍｏ），白金（Ｐｔ），パラジウム（Ｐｄ），クロム（Ｃｒ），イリジウム（Ｉｒ），金（Ａｕ），銀（Ａｇ）もしくは亜鉛（Ｚｎ）などの金属またはそれらの合金やシリサイドなどでできている。
　【００２８】
　第２の半導体層１４においてトレンチ１５の外側には，ソース領域となるｎ型の不純物拡散領域１８が形成されている。また，第２の半導体層１４においてｎ型不純物拡散領域１８の隣にはｐ型の不純物拡散領域１９が形成されている。ゲート電極１７は絶縁膜２０により覆われており，ｎ型不純物拡散領域１８とｐ型不純物拡散領域１９の両方に接触するソース電極２１から絶縁されている。
　【００２９】
　図３は，上述した縦型半導体素子にドレイン配線とソース配線が接続された状態を示す断面図である。図３において，符号１０で示す半導体素子部には，例えば図２に示すＦＥＴの支持基板１２，第１の半導体層１３，第２の半導体層１４，ゲート絶縁膜１６，ゲート電極１７，ｎ型の不純物拡散領域１８，ｐ型の不純物拡散領域１９および層間絶縁膜２０が形成されている。従って，この半導体素子部１０の表側および裏側の面にそれぞれソース電極２１およびドレイン電極１１が形成されている。
　【００３０】
　ソース電極２１は，多層構造になっており，全体の厚さは５０μｍ以上である。ソース電極２１の，少なくとも半導体素子部１０の表側の面と接触する部分は，ＡｌまたはＡｌ合金でできている。このＡｌまたはＡｌ合金でできた層の上には，Ｔｉ，Ｎｉ，Ｃｕ（銅），Ａｇ，Ａｕ，ＷおよびＭｏのいずれか一つ，または二つ以上の組み合わせよりなる積層構造もしくは合金が，スパッタや真空蒸着法により形成されている。ソース電極２１の，半導体素子部１０と接触する部分の層の厚さは，数μｍ程度，例えば３〜７μｍである。
　【００３１】
　ソース電極２１の表面には，例えば５０μｍ以上の厚さを有する板状のソース配線２２が接合されている。ソース電極２１とソース配線２２の接合は，面接合である。ソース配線２２は，Ａｌ，Ｔｉ，Ｎｉ，Ｃｕ，Ａｇ，Ａｕ，ＷおよびＭｏのいずれか一つ，または二つ以上の組み合わせよりなる積層構造もしくは合金でできている。また，ドレイン電極１１は，ドレイン配線２３に接続されている。ドレイン配線２３は，ソース配線２２と同様の材料でできている。
　【００３２】
　図３に示す構成のように，ソース電極２１を５０μｍ以上の厚さとし，ソース電極２１にソース配線２２を面接合させることによって，半導体素子部１０で発生する熱をドレイン電極側からだけでなくソース電極側からも逃がすことができる。つまり，両面冷却構造となっている。それに対して，図４に示す従来のＳｉでできたＦＥＴやＩＧＢＴでは，３μｍ〜７μｍの厚さのソース電極１２１に数百μｍφのボンディングワイヤ１２２を点で接合した構成であるため，半導体素子部１１０で発生した熱をドレイン電極１１１を介してドレイン配線１２３に逃がす片面冷却構造となっている。
　【００３３】
　従って，図３に示す構成の方が従来構成よりも冷却効果が高い。これを確認するためのシミュレーション結果を図５に示す。図５には，ＶCC＝８００Ｖにおける負荷短絡時のソース−ドレイン間電圧ＶDS，ドレイン電流ＩDおよび構造内の温度上昇の最高値Ｔmaxが示されている。ここでは，半導体材料としてＳｉＣを用いている。
　【００３４】
　図５において，実施例（銅板）とあるのは，図３に示す半導体装置のソース配線２２として１００μｍの厚さの銅板を用いたものであり，比較例（Ａｌワイヤー）とあるのは，図４に示す半導体装置である。図５より，例えば時間が６μ秒であるときのＴmaxを比較すると，実施例が約２００Ｋであるのに対して，比較例は約４００Ｋであり，実施例は比較例の約１／２であることがわかる。
　【００３５】
　図６は，図５の場合と同様のシミュレーションを行ったときの，実施例および比較例の各半導体装置のある断面における温度上昇分布を示す図である。図６によれば，半導体と金属電極との境界面（図６では０μｍの位置）の温度上昇は，実施例で約１２０Ｋであるのに対して，比較例では約４５０Ｋである。
　【００３６】
　例えば，素子温度が２００℃である場合に，このシミュレーションと同じ条件の負荷短絡が発生した場合を考える。この場合，実施例では，半導体と金属電極との境界面の温度は３２０℃までしか上昇しないので，電極材料のＡｌは溶融しない。つまり，金属電極は安定した状態を保っている。それに対して，比較例では，半導体と金属電極との境界面の温度が６５０℃になるため，電極材料のＡｌが溶融して素子の破壊が起こるおそれがある。
　【００３７】
　また，図６に示す実施例の温度上昇分布より，半導体と金属電極との境界面から金属電極側に５０μｍ離れた位置（図６では−５０μｍの位置）の温度が周囲の温度と同じになっていることかわかる。従って，半導体と金属電極との境界面の温度を低く保つためには，ソース電極２１の厚さを５０μｍ以上にするのが有効であることがわかる。以上の理由により，ソース電極２１の厚さは５０μｍ以上であるのが適当である。」
　
エ　「【００５１】
　以上説明したように，実施の形態によれば，半導体素子部１０の表側の面に接するソース電極２１が５０μｍ以上の厚さを有することによって，素子表面側の放熱効果が向上し，ソース電極２１の，半導体素子部１０に接するＡｌの部分の温度がＡｌの融点よりも低くなるので，そのＡｌが溶融するのを防ぐことができる。また，過電流制限手段３２が負荷短絡時に流れるドレイン飽和電流Ｊｄ（ｓａｔ）を抑えることによって，短絡エネルギーを適切に制限することができるので，必要な負荷短絡耐量を確保できるとともに，ソース電極２１のＡｌの部分が溶融するのを防ぐことができる。」
　
（３）検討
ア　本願補正発明の発明特定事項としては，「少なくとも前記半導体素子部の表側の主面と接触する部分がアルミニウムまたはアルミニウム合金でできており，該アルミニウムまたはアルミニウム合金上にＴｉ，Ｎｉ，Ｃｕ，Ａｇ，Ａｕ，ＷおよびＭｏのいずれか一つ，または二つ以上の組み合わせよりなる積層構造もしくは合金でできており，かつ厚さが５０μｍ以上である金属電極」があり，特に，ここでの「厚さが５０μｍ以上である」点について検討する。
　
イ　本願明細書において，金属電極の厚さを５０μm以上とする理由が直接記載されているのは，上記（２）ウに摘記した段落【００３７】における「図６に示す実施例の温度上昇分布より，半導体と金属電極との境界面から金属電極側に５０μｍ離れた位置（図６では−５０μｍの位置）の温度が周囲の温度と同じになっていることかわかる。従って，半導体と金属電極との境界面の温度を低く保つためには，ソース電極２１の厚さを５０μｍ以上にするのが有効であることがわかる。以上の理由により，ソース電極２１の厚さは５０μｍ以上であるのが適当である。」との記載である。この記載によれば，図６に示す実施例の温度上昇分布において，半導体と金属電極との境界面から金属電極側に５０μｍ離れた位置（図６では−５０μｍの位置）の温度が周囲の温度と同じになっていることから，金属電極の厚さを５０μｍ以上としていることがわかる。
　
ウ　ここで，本願の図６は，上記（２）ウに摘記した段落【００３５】〜【００３６】の記載によれば，「図５の場合と同様のシミュレーションを行ったときの，実施例および比較例の各半導体装置のある断面における温度上昇分布を示す図」であるところ，図５は，上記（２）ウに摘記した段落【００３３】には，「図３に示す構成の方が従来構成よりも冷却効果が高い。これを確認するためのシミュレーション結果を図５に示す」との記載とともに，「図５には，ＶCC＝８００Ｖにおける負荷短絡時のソース−ドレイン間電圧ＶDS，ドレイン電流ＩDおよび構造内の温度上昇の最高値Ｔmaxが示されている」と記載されている。
　
エ　さらに，本願の図３については，上記（２）ウに摘記した段落【００２９】の「図３は，上述した縦型半導体素子にドレイン配線とソース配線が接続された状態を示す断面図である」との記載によれば，本願の図２とともに，上記（２）ウに摘記した段落【００２４】〜【００２８】に記載された縦型半導体素子にドレイン配線とソース配線が接続されたものであることがわかる。
　
オ　上記ア〜エから，本願補正発明において金属電極の厚さを５０μm以上とする根拠は，図２に示された縦型半導体素子にドレイン配線とソース配線が接続された，図３に示されるものについてシミュレーションを行い，図５及び図６に示される結果を得て，図６に示される温度上昇分布より，半導体と金属電極との境界面から金属電極側に５０μｍ離れた位置の温度が周囲の温度と同じになることをもって定めたものと解される。
　そして，本願補正発明は，他の発明特定事項とともに金属電極の厚さを５０μm以上とする構成を含むによって，上記（２）ウに摘記した段落【００１１】〜【００１３】に記載された「発明が解決しようとする課題」を解決しようとするものであるということができる。
　
カ　ところで，本願の図２に示されるような縦型半導体素子において，負荷短絡時に流れる電流は，当該縦型半導体素子の具体的構造寸法によって変わるものである。例えば，本願図２において，素子全体の大きさは変えずに，トレンチの間隔をより大きなものとすると，ソース・ドレイン間においてゲート絶縁膜とｐベース層の界面に形成される電流経路（チャネル）が減ぜられて，素子全体において負荷短絡時に流れる電流もより少ないものとなり，それに伴い，負荷短絡時の前記縦型半導体素子における発熱量も少なくなることは明らかである。
　それゆえ，本願の図５や図６に示される，温度上昇についてのシミュレーション結果を得るためには，負荷短絡時において流れる電流や発熱量を定めた上でシミュレーションを行う必要があることは明らかである。
　ここで，本願明細書の記載を見ると，本願の図２に示された縦型半導体素子について，その具体的構造寸法の記載はなく，また，負荷短絡時において流れる電流や発熱量の具体的な数値の記載もない。しかしながら，上述のとおり，それらの値について設定しないことには，シミュレーション結果を得ることはできないから，本願の図５や図６に示される，温度上昇についてのシミュレーション結果は，負荷短絡時において流れる電流や発熱量について特定の数値を設定した上で得られたものといわざるを得ない。したがって，当該設定された特定の数値よりも負荷短絡時における発熱量が大きいものであれば，本願の図５や図６に示されるシミュレーション結果よりも，温度上昇が大きくなるものといえる。
　
キ　そうすると，上記オのとおり，本願補正発明において金属電極の厚さを５０μm以上とする根拠は，図６に示される実施例の温度上昇分布より，半導体と金属電極との境界面から金属電極側に５０μｍ離れた位置の温度が周囲の温度と同じになることをもって定めたものであるところ，上記カのとおり，図６に示される，温度上昇についてのシミュレーション結果は，負荷短絡時において流れる電流や発熱量について特定の数値を設定した上で得られたものであり，例えば，当該設定された特定の数値よりも負荷短絡時における発熱量が大きいものであれば温度上昇がより大きなものとなるから，図６に示されるシミュレーション結果に基づけば，半導体と金属電極との境界面から金属電極側に５０μｍ離れた位置の温度が周囲の温度と同じになるとしても，当該シミュレーション結果よりも温度上昇が大きなものとなると，同じ位置における温度は周囲温度よりも大きくなり，本願明細書の段落【００３７】に記載されたように「半導体と金属電極との境界面の温度を低く保つ」ことができなくなり，本願明細書に記載された，発明が解決しようとする課題が解決できなくなることになる。
　
ク　また，同様のことが，金属電極の構成についてもいえる。
　金属電極における熱伝導の優劣によって，負荷短絡時の素子各部における温度上昇が変化することから，本願の図６に示された素子各部における温度上昇のシミュレーション結果を得るには，金属電極での具体的な熱伝導がどの程度のものであるかを設定する必要があることは明らかである。それゆえ，本願の図６に示されたシミュレーション結果は，具体的な熱伝導がどの程度のものであるかについて，具体的な金属電極の構成を基に特定の数値を設定した上で得られたものというべきである。
　
ケ　ここで，本願明細書を見ると，金属電極（ソース電極）について，「ソース電極２１は，多層構造になっており，全体の厚さは５０μｍ以上である。ソース電極２１の，少なくとも半導体素子部１０の表側の面と接触する部分は，ＡｌまたはＡｌ合金でできている。このＡｌまたはＡｌ合金でできた層の上には，Ｔｉ，Ｎｉ，Ｃｕ（銅），Ａｇ，Ａｕ，ＷおよびＭｏのいずれか一つ，または二つ以上の組み合わせよりなる積層構造もしくは合金が，スパッタや真空蒸着法により形成されている。ソース電極２１の，半導体素子部１０と接触する部分の層の厚さは，数μｍ程度，例えば３〜７μｍである。」（段落【００３０】）と記載されている。ここで，「ＡｌまたはＡｌ合金でできた層の上」の「Ｔｉ，Ｎｉ，Ｃｕ（銅），Ａｇ，Ａｕ，ＷおよびＭｏのいずれか一つ，または二つ以上の組み合わせよりなる積層構造もしくは合金」については，材料は記載された範囲で任意に選択できることは明らかである。
　ここで，「Ｔｉ，Ｎｉ，Ｃｕ（銅），Ａｇ，Ａｕ，ＷおよびＭｏ」は熱伝導率（室温における）の値がいずれも異なり，特にＴｉの熱伝導率は，それ以外のもの（Ｔｉ以外で最も小さいＮｉにおいて約９０Ｗ／ｍ・Ｋ）に比べて大幅に低い約２０Ｗ／ｍ・Ｋである。
　
コ　そして，本願の図６に示された素子各部における温度上昇のシミュレーション結果を得るに際して設定された，金属電極での具体的な熱伝導状況に比べて，熱伝導率がより低い材料で大部分が構成された金属電極の場合，半導体と金属電極との境界面における温度上昇が，図６及び段落【００３５】に記載された１２０Ｋよりも大幅に上昇し，「ＡｌまたはＡｌ合金でできた層」が溶融する事態も想定され，逆に熱伝導率がより高い材料で大部分が構成された金属電極の場合，半導体と金属電極との境界面から金属電極側に５０μｍ離れた位置の温度が周囲の温度よりも高くなる場合も想定される。いずれの場合にあっても，本願明細書に記載された，発明が解決しようとする課題が解決できなくなるといえる。
　
サ　以上のとおりであるから，本願明細書には，本願補正発明に関し，特に「厚さが５０μｍ以上である金属電極」とする点について，当業者が本願補正発明の技術上の意義が理解するための必要な事項が記載されているとはいえない。
　
シ　そして，上述のとおり，本願補正発明が「厚さが５０μｍ以上である金属電極」を備えているとしても，上記（２）ウに摘記した段落【００１１】〜【００１３】に記載された「発明が解決しようとする課題」を必ずしも解決できるとは限らないのであるから，本願明細書に「厚さが５０μｍ以上である金属電極」とする点について，当業者が本願補正発明の技術上の意義が理解するための必要な事項が記載されていないために，当業者が，本願明細書に基づいて本願補正発明を，発明が解決しようとする課題を解決できる態様で実施することができないことは明らかである。
　
（４）小括
　以上のとおりであるから，本願明細書は，特許法第３６条第４項第１号の規定を満たさないものであるから，本願補正発明は，特許を受けることができない。
　よって，本願補正発明は，特許出願の際独立して特許を受けることができない。
　
５．むすび
　したがって，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　平成２４年５月１４日にされた手続補正は，上記のとおり却下されたので，本願の請求項１に係る発明は，平成２４年１月１６日にされた手続補正により補正された明細書，特許請求の範囲及び図面の記載から見て，その請求項１に記載された事項により特定される以下のとおりのものである。（以下「本願発明」という。）
　
「【請求項１】
　シリコンよりもバンドギャップが広い半導体材料でできている半導体素子部の表側の主面に，少なくとも前記半導体素子部の表側の主面と接触する部分がアルミニウムまたはアルミニウム合金でできており，かつ厚さが５０μｍ以上である金属電極が接触した構成のパワースイッチング用ｎチャンネル電界効果トランジスタと，
　負荷短絡時に前記電界効果トランジスタを流れる飽和電流を所定の電流値以下に制限する過電流制限手段と，
　前記金属電極に面接合する金属配線と，
　を備え，
　前記金属電極は，ソース電極であり，
　前記電界効果トランジスタは，前記半導体素子部の一方の主面に設けられた前記ソース電極およびゲート電極と，前記半導体素子部の他方の主面に設けられたドレイン電極とを有する縦型の電界効果トランジスタであることを特徴とする半導体装置。」
　
２　本願明細書の記載が特許法第３６条第４項の規定を満たすものであるか否かについて
　本願発明は，「厚さが５０μｍ以上である金属電極」を発明特定事項として含むものである。また，前記第２　４「（２）　本願明細書の記載事項」に摘記した本願明細書の記載は，平成２４年５月１４日にされた手続補正（前述の通り却下された）の前後で変わりはない。
　そして，前記第２　４「（２）　本願明細書の記載事項」〜「（４）小括」に記載したとおり，本願明細書に「厚さが５０μｍ以上である金属電極」とする点について，当業者が本願補正発明の技術上の意義が理解するための必要な事項が記載されていないために，当業者が本願明細書に基づいて，本願補正発明を発明が解決しようとする課題を解決できる態様で実施することができないのであるから，同様の理由により，当業者が本願明細書に基づいて，本願発明を，発明が解決しようとする課題を解決できる態様で実施することができないことは明らかである
　よって，本願明細書は，特許法第３６条第４項第１号の規定を満たさないものである。
　
第４　むすび
　以上のとおりであるから，本願は，他の請求項に係る発明について検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。