【事件の表示】
　特願２００９−２３２８５７「利用可能な並列性の量に従って１命令当たりのエネルギーを変化させるための方法及び装置」拒絶査定不服審判事件〔平成２２年　４月２２日出願公開、特開２０１０−　９２４８３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１７年９月２８日を国際出願日とする出願である特願２００７−５３３７８７号の一部を平成２１年１０月６日（パリ条約による優先権主張２００４年９月２８日；米国）に新たな特許出願としたものであって、出願後の手続きの経緯は次のとおりである。
　
翻訳文提出　　　　　　（提出日）平成２１年１１月４日
手続補正　　　　　　　（提出日）平成２１年１１月４日
拒絶理由通知　　　　　（起案日）平成２２年５月６日
意見、手続補正　　　　（提出日）平成２２年８月１０日
最後の拒絶理由通知　　（起案日）平成２２年８月２７日
意見、手続補正　　　　（提出日）平成２３年１月５日
補正却下の決定　　　　（起案日）平成２３年１月２４日
拒絶査定　　　　　　　（起案日）平成２３年１月２４日
同　謄本送達　　　　　（送達日）平成２３年２月１日
審判請求　　　　　　　（提出日）平成２３年６月１日
手続補正　　　　　　　（提出日）平成２３年６月１日
前置報告　　　　　　　（作成日）平成２３年７月１４日
審尋　　　　　　　　　（起案日）平成２３年１１月８日
回答　　　　　　　　　（提出日）平成２４年２月１５日
　
２．平成２３年６月１日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成２３年６月１日付けの手続補正を却下する。
　
［理由］
（１）本件補正
　平成２３年６月１日付けの手続補正（以下、「本件補正」という。）により、特許請求の範囲は次のように補正された。（なお、平成２３年１月５日付け手続補正は、平成２３年１月２４日付け補正却下の決定により却下された。）
　
（本件補正前の特許請求の範囲：平成２２年８月１０日付けの手続補正書によるもの）
「【請求項１】
　高い性能を有する第１の一組のコアおよび低い性能を有する第２の一組のコアを含む、複数の非対称型コアと、
　前記高い性能を有する第１の一組のコアおよび前記低い性能を有する第２の一組のコアに接続された、スレッドマイグレーションロジックと、
　を備え、
　スレッドに対して要求される計算要求が所定の量より少なくなったことを検知することに応じて、前記スレッドマイグレーションロジックは、前記低い性能を有する第２の一組のコアの第２のコアから、前記高い性能を有する第１の一組のコアの第１のコアに、前記スレッドの実行をマイグレーションする、プロセッサ。
　　【請求項２】
　前記スレッドマイグレーションロジックは、論理コアを物理コアへマッピングするための表を有する、請求項１に記載のプロセッサ。
　　【請求項３】
　前記スレッドマイグレーションロジックは、さらに、前記第１の一組のコアおよび前記第２の一組のコアに関連付けられた電源電流を含む電力消費の大きさに応じてマイグレーションする、請求項１に記載のプロセッサ。
　　【請求項４】
　前記スレッドマイグレーションロジックは、複数の前記第１の一組のコアおよび前記第２の一組のコアと、複数の前記第１の一組のコアおよび前記第２の一組のコアに割り当てられた任意の数の現在の実行スレッドと、を追跡するオペレーティングシステムに関連付けられたオペレーティングシステムのスケジューラに応じてマイグレーションする、請求項１に記載のプロセッサ。
　　【請求項５】
　前記スレッドマイグレーションロジックは、さらに、マイグレーションをトリガする特定の時間間隔を発生する周期タイマに応じてマイグレーションする、請求項１に記載のプロセッサ。
　　【請求項６】
　少なくとも１つのコアが、命令プリフェッチモジュールおよび命令デコーダを有する、異なる性能および電力特性の複数の非対称型コアと、
　前記複数の非対称型コアに接続され、現在実行されているプログラムの計算特性を判定する、ロジックと、
　前記複数の非対称型コアに接続され、判定された前記計算特性の少なくとも一部に基づいて、前記複数の非対称型コアの間で、前記現在実行されているプログラムの１つまたは複数のスレッドの実行をマイグレーションする、スレッドマイグレーションロジックと、
　を備えるプロセッサ。
　　【請求項７】
　前記スレッドマイグレーションロジックは、論理コアを物理コアへマッピングするための表を有する、請求項６に記載のプロセッサ。
　　【請求項８】
　前記スレッドマイグレーションロジックは、さらに、第１の一組のコアおよび第２の一組のコアに関連付けられた電源電流を含む電力消費の大きさに応じてマイグレーションする、請求項６に記載のプロセッサ。
　　【請求項９】
　前記スレッドマイグレーションロジックは、複数の第１の一組のコアおよび第２の一組のコアと、前記複数の第１の一組のコアおよび第２の一組のコアに割り当てられた任意の数の現在の実行スレッドと、を追跡するオペレーティングシステムに関連付けられたオペレーティングシステムのスケジューラに応じてマイグレーションする、請求項６に記載のプロセッサ。
　　【請求項１０】
　前記スレッドマイグレーションロジックは、さらに、マイグレーションをトリガする特定の時間間隔を発生する周期タイマに応じてマイグレーションする、請求項６に記載のプロセッサ。
　　【請求項１１】
　高い性能を有する第１の一組のコアおよび低い性能を有する第２の一組のコアを含む、
複数の非対称型コアと、前記高い性能を有する第１の一組のコアおよび前記低い性能を有する第２の一組のコアに接続された、スレッドマイグレーションロジックと、を有するプロセッサと、
　前記プロセッサに接続されたストレージ媒体と、
　を備え、
　前記スレッドマイグレーションロジックは、スレッドに対して要求される計算要求が所定の量より少なくなったことを検知することに応じて、前記スレッドマイグレーションロジックは、前記低い性能を有する第２の一組のコアの第２のコアから、前記高い性能を有する第１の一組のコアの第１のコアに、前記スレッドの実行をマイグレーションする、コンピュータシステム。
　　【請求項１２】
　前記スレッドマイグレーションロジックは、論理コアを物理コアへマッピングするための表を有する、請求項１１に記載のコンピュータシステム。
　　【請求項１３】
　前記スレッドマイグレーションロジックは、さらに、前記第１の一組のコアおよび前記第２の一組のコアに関連付けられた電源電流を含む電力消費の大きさに応じてマイグレーションする、請求項１１に記載のコンピュータシステム。
　　【請求項１４】
　前記スレッドマイグレーションロジックは、さらに、複数の前記第１の一組のコアおよび前記第２の一組のコアと、複数の前記第１の一組のコアおよび前記第２の一組のコアに割り当てられた任意の数の現在の実行スレッドと、を追跡するオペレーティングシステムに関連付けられたオペレーティングシステムのスケジューラに応じてマイグレーションする、請求項１１に記載のコンピュータシステム。
　　【請求項１５】
　前記スレッドマイグレーションロジックは、さらに、マイグレーションをトリガする特定の時間間隔を発生する周期タイマに応じてマイグレーションする、請求項１１に記載のコンピュータシステム。
　　【請求項１６】
　少なくとも１つのコアが、命令プリフェッチモジュールおよび命令デコーダを有する、異なる性能および電力特性の複数の非対称型コアと、前記複数の非対称型コアに接続され、現在実行されているプログラムの計算特性を判定する、ロジックと、前記複数の非対称型コアに接続され、判定された前記計算特性の少なくとも一部に基づいて、前記複数の非対称型コアの間で、前記現在実行されているプログラムの１つまたは複数のスレッドの実行をマイグレーションする、スレッドマイグレーションロジックと、を有するプロセッサと、
　前記プロセッサに接続されたストレージ媒体と、
　を備えるコンピュータシステム。
　　【請求項１７】
　前記スレッドマイグレーションロジックは、論理コアを物理コアへマッピングするための表を有する、請求項１６に記載のコンピュータシステム。
　　【請求項１８】
　前記スレッドマイグレーションロジックは、さらに、第１の一組のコアおよび第２の一組のコアに関連付けられた電源電流を含む電力消費の大きさに応じてマイグレーションする、請求項１６に記載のコンピュータシステム。
　　【請求項１９】
　前記スレッドマイグレーションロジックは、複数の第１の一組のコアおよび第２の一組のコアと、前記複数の第１の一組のコアおよび第２の一組のコアに割り当てられた任意の数の現在の実行スレッドと、を追跡するオペレーティングシステムに関連付けられたオペレーティングシステムのスケジューラに応じてマイグレーションする、請求項１６に記載のコンピュータシステム。
　　【請求項２０】
　前記スレッドマイグレーションロジックは、さらに、マイグレーションをトリガする特定の時間間隔を発生する周期タイマに応じてマイグレーションする、請求項１６に記載のコンピュータシステム。
　　【請求項２１】
　スレッドマイグレーションロジックが、スレッドに対して要求される計算要求が所定の量より少なくなったことを検知することに応じて、低い性能を有する第２の一組のコアの第２のコアから、高い性能を有する第１の一組のコアの第１のコアに、前記スレッドの実行をマイグレーションする段階を備え、
　前記スレッドマイグレーションロジックは、前記高い性能を有する第１の一組のコアおよび前記低い性能を有する第２の一組のコアに接続され、
　前記高い性能を有する第１の一組のコアおよび前記低い性能を有する第２の一組のコアは、複数の非対称型コアに含まれる、方法。
　　【請求項２２】
　前記スレッドマイグレーションロジックは、論理コアを物理コアへマッピングするための表を有する、請求項２１に記載の方法。
　　【請求項２３】
　前記第１の一組のコアおよび前記第２の一組のコアに関連付けられた電源電流を含む電力消費の大きさに応じてマイグレーションする段階をさらに備える、請求項２１に記載の方法。
　　【請求項２４】
　複数の前記第１の一組のコアおよび前記第２の一組のコアと、複数の前記第１の一組のコアおよび前記第２の一組のコアに割り当てられた任意の数の現在の実行スレッドと、を追跡するオペレーティングシステムに関連付けられたオペレーティングシステムのスケジューラに応じてマイグレーションする段階をさらに備える、請求項２１に記載の方法。
　　【請求項２５】
　マイグレーションをトリガする特定の時間間隔を発生する周期タイマに応じてマイグレーションする段階をさらに備える、請求項２１に記載の方法。
　　【請求項２６】
　異なる性能および電力特性を提供する複数の非対称型コアに接続されるロジックが、現在実行されているプログラムの計算特性を判定する段階と、
　前記複数の非対称型コアに接続されるスレッドマイグレーションロジックが、判定された前記計算特性の少なくとも一部に基づいて、前記複数の非対称型コアの間で、前記現在実行されているプログラムの１つまたは複数のスレッドの実行をマイグレーションする段階と、
　を備え、
　少なくとも１つの非対称型コアは命令プリフェッチモジュールおよび命令デコーダを有する、方法。
　　【請求項２７】
　前記スレッドマイグレーションロジックは、論理コアを物理コアへマッピングするための表を有する、請求項２６に記載の方法。
　　【請求項２８】
　第１の一組のコアおよび第２の一組のコアに関連付けられた電源電流を含む電力消費の大きさに応じてマイグレーションする段階をさらに備える、請求項２６に記載の方法。
　　【請求項２９】
　複数の第１の一組のコアおよび第２の一組のコアと、前記複数の第１の一組のコアおよび第２の一組のコアに割り当てられた任意の数の現在の実行スレッドと、を追跡するオペレーティングシステムに関連付けられたオペレーティングシステムのスケジューラに応じてマイグレーションする段階をさらに備える、請求項２６に記載の方法。
　　【請求項３０】
　マイグレーションをトリガする特定の時間間隔を発生する周期タイマに応じてマイグレーションする段階をさらに備える、請求項２６に記載の方法。」
　
（本件補正後の特許請求の範囲）
「【請求項１】
　高い性能を有する第１の一組のコアおよび
高い性能を有するコアよりも多数の
　前記高い性能を有する第１の一組のコアおよび前記低い性能を有する第２の一組のコアに接続され
、前記高い性能を有する第１の一組のコアと前記低い性能を有する第２の一組のコアとの間でスレッドをマイグレーションする
　を備え、
　スレッド
レベルの並列性の量
し、スレッドレベルの並列性の量が所定の量より多い場合に前記スレッドマイグレーションロジックは、前記高い性能を有する第１の一組のコアの第１のコアから、前記低い性能を有する第２の一組のコアの第２のコアに前記スレッドの実行をマイグレーションするとともに、電源がサポートする短時間の間、前記高い性能を有する第１の一組のコアの第１のコアと同時に前記低い性能を有する第２の一組のコアの第２のコアを実行
　　【請求項２】
　前記スレッドマイグレーションロジックは、論理コアを物理コアへマッピングするための表を有する、請求項１に記載のプロセッサ。
　　【請求項３】
　前記スレッドマイグレーションロジックは、さらに、前記第１の一組のコアおよび前記第２の一組のコアに関連付けられた電源電流を含む電力消費の大きさに応じてマイグレーションする、請求項１に記載のプロセッサ。
　　【請求項４】
　前記スレッドマイグレーションロジックは、複数の前記第１の一組のコアおよび前記第２の一組のコアと、複数の前記第１の一組のコアおよび前記第２の一組のコアに割り当てられた任意の数の現在の実行スレッドと、を追跡するオペレーティングシステムに関連付けられたオペレーティングシステムのスケジューラに応じてマイグレーションする、請求項１に記載のプロセッサ。
　　【請求項５】
　前記スレッドマイグレーションロジックは、さらに、マイグレーションをトリガする特定の時間間隔を発生する周期タイマに応じてマイグレーションする、請求項１に記載のプロセッサ。
　　【請求項６】
　高い性能を有する第１の一組のコアおよび
高い性能を有するコアよりも多数の
、前記高い性能を有する第１の一組のコアと前記低い性能を有する第２の一組のコアとの間でスレッドをマイグレーションする
　前記プロセッサに接続されたストレージ媒体と、
　を備え、
　前記スレッドマイグレーションロジックは、スレッド
レベルの並列性の量
し、スレッドレベルの並列性の量が所定の量より多い場合に前記スレッドマイグレーションロジックは、前記高い性能を有する第１の一組のコアの第１のコアから、前記低い性能を有する第２の一組のコアの第２のコアに前記スレッドの実行をマイグレーションするとともに、電源がサポートする短時間の間、前記高い性能を有する第１の一組のコアの第１のコアと同時に前記低い性能を有する第２の一組のコアの第２のコアを実行
　　【請求項７】
　前記スレッドマイグレーションロジックは、論理コアを物理コアへマッピングするための表を有する、請求項
６
　　【請求項８】
　前記スレッドマイグレーションロジックは、さらに、前記第１の一組のコアおよび前記第２の一組のコアに関連付けられた電源電流を含む電力消費の大きさに応じてマイグレーションする、請求項
６
　　【請求項９】
　前記スレッドマイグレーションロジックは、さらに、複数の前記第１の一組のコアおよび前記第２の一組のコアと、複数の前記第１の一組のコアおよび前記第２の一組のコアに割り当てられた任意の数の現在の実行スレッドと、を追跡するオペレーティングシステムに関連付けられたオペレーティングシステムのスケジューラに応じてマイグレーションする、請求項
６
　　【請求項１０】
　前記スレッドマイグレーションロジックは、さらに、マイグレーションをトリガする特定の時間間隔を発生する周期タイマに応じてマイグレーションする、請求項
６
　　【請求項１１】
　スレッドマイグレーションロジックが、スレッド
レベルの並列性の量
し、スレッドレベルの並列性の量が所定の量より多い場合に前記高い性能を有する第１の一組のコアの第１のコアから、前記低い性能を有する第２の一組のコアの第２のコアに前記スレッドの実行をマイグレーションするとともに、電源がサポートする短時間の間、前記高い性能を有する第１の一組のコアの第１のコアと同時に前記低い性能を有する第２の一組のコアの第２のコアを実行
　前記スレッドマイグレーションロジックは、前記高い性能を有する第１の一組のコアおよび前記低い性能を有する第２の一組のコアに接続され、
　前記高い性能を有する第１の一組のコアおよび前記低い性能を有する第２の一組のコアは、複数の非対称型コアに含まれる、方法。
　　【請求項１２】
　前記スレッドマイグレーションロジックは、論理コアを物理コアへマッピングするための表を有する、請求項
１１
　　【請求項１３】
　前記第１の一組のコアおよび前記第２の一組のコアに関連付けられた電源電流を含む電力消費の大きさに応じてマイグレーションする段階をさらに備える、請求項
１１
　　【請求項１４】
　複数の前記第１の一組のコアおよび前記第２の一組のコアと、複数の前記第１の一組のコアおよび前記第２の一組のコアに割り当てられた任意の数の現在の実行スレッドと、を追跡するオペレーティングシステムに関連付けられたオペレーティングシステムのスケジューラに応じてマイグレーションする段階をさらに備える、請求項
１１
　　【請求項１５】
　マイグレーションをトリガする特定の時間間隔を発生する周期タイマに応じてマイグレーションする段階をさらに備える、請求項
１１
　
（２）本件補正と新規事項追加についての判断
　本件補正前後の各請求項の対応関係は次のとおりと認める。
補正前の請求項１〜５　　　　　　　　　補正後の請求項１〜５
補正前の請求項６〜１０　　　　　　　　（削除）
補正前の請求項１１〜１５　　　　　　　補正後の請求項６〜１０
補正前請求項１６〜２０　　　　　　　　（削除）
補正前の請求項２１〜２５　　　　　　　補正後の請求項１１〜１５
補正前の請求項２６〜３０　　　　　　　（削除）
　
ア．補正後の請求項１に記載の「電源がサポートする短時間の間、…第２の一組みのコアの第２のコアを実行する」は、第２のコアの全てを実行対象とする態様を含むが、そのような態様は、出願当初の明細書（翻訳文明細書）等には記載されていない。
　出願当初の明細書の段落【００２３】及び【００２４】には、２５個のスモールコアのうち、電源が、５個までのスモールコアをラージコアと同時に実行することを短時間の間サポートする場合に、スモールコアを５個を限度としてラージコアと同時に実行することが可能であることが記載されているのみであり、出願当初の明細書等の他の部分を見ても、上記態様は、記載も示唆もされていない。
　
イ．補正後の請求項１に記載の「スレッドマイグレーションロジックは、…第１のコアと同時に…第２のコアを実行する」は、「スレッドマイグレーションロジック」が、２種類のコアを「実行」するものと解されるが、そのような態様は、出願当初の明細書等には記載も示唆もされていない。　
　補正後の請求項１を引用する補正後の請求項２〜５についても同様のことが言える。
　
ウ．補正後の請求項６〜１０、請求項１１〜１５は、それぞれ「コンピュータシステム」、「方法」のカテゴリの発明に係るが、カテゴリの相違に基づく部分を除いて補正後の請求項１〜５と実質的に同じ補正がされており、請求項６〜１０、請求項１１〜１５についても、前記ア．，イ．で言及したことと同様のことがいえる。
　
　以上のア．〜ウの点は、出願当初の明細書、特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものであると認められる。
　したがって、本件補正は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてしたものでなく、特許法第１７条の２第３項の規定に違反するものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
（３）本件補正における補正の目的についての判断
　前記（２）ウ．で言及したように、補正後の請求項６〜１０、請求項１１〜１５は、補正後の請求項１〜５と実質的に同じ補正がされているので、以下、補正後の請求項１〜５を代表させて論ずることとする。
　補正後の請求項１は、補正前の請求項１に記載の「スレッドに対して要求される計算要求」を「スレッドレベルの並列性の量」に補正するものであるが、補正前後の文言は技術的な意味が異なるから、当該補正は、限定的な減縮、不明りょうな記載の釈明、誤記の訂正又は請求項の削除のいずれにもあたらない。
 したがって、この補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の各号に掲げるいずれの事項を目的とするものにも該当せず、同法第１７条の２第４項の規定に違反するものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
（４）独立特許要件についての判断
　前記（３）に反し、仮に、本件補正が限定的な減縮を目的としたものであるとした場合、補正後の請求項１に係る発明は特許出願の際独立して特許を受けることができるものでなければならない。そこで、本件補正の目的が限定的減縮を含むとして、本件補正後の前記請求項１に記載された発明が、特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下に検討する。
  
（特許法第３６条第６項第１号及び第２号について）
（ア）請求項１の「スレッドレベルの並列性の量」の意味が不明確である。なお、仮に、同時に実行しているスレッドの数（いわゆる並列度）という意味である場合、「スレッドレベルの並列性の量」が所定の量より多い場合に、第１のコアから第２のコアにスレッドを「マイグレーション」しても、システム全体の同時実行スレッド数に変化はないから、「スレッドの並列性の量」は「所定の量」よりも少なくなることはなく、永遠に「マイグレーション」を行うことになり、そのような態様にどのような意味があるのか不明である。
　なお、発明の詳細な説明には、ラージコアに対する処理要求が多くなり、実行スレッド数がしきい値を超えると、ラージコアのスレッドの一部をスモールコアにマイグレーションし、そのうちにラージコアの負荷が低くなると、スモールコアのスレッドをラージコアに戻す旨のことが記載されているが、そのような態様を、請求項１の記載から具体的に把握することができない。
（イ）請求項１の記載において、「前記スレッドマイグレーションロジックは・・・マイグレーションするとともに、電源がサポートする短時間の間、前記高い性能を有する第１の一組のコアの第１のコアと同時に前記低い性能を有する第２の一組のコアの第２のコアを実行する」によれば、各「コア」は、「スレッドマイグレーションロジック」の「実行」の対象となっているが、どのようなものであるのか不明である。
（ウ）請求項１に記載の「電源がサポートする短時間の間」が意味するところが不明確であり、明細書の段落【００２４】に記載した事項と対応していない。
　
　よって、本件補正後における特許請求の範囲の請求項１ないし請求項５の「プロセッサ」の発明は、その記載が特許法第３６条第６項第１号及び第２号に規定する要件を満たしておらず、特許出願の際独立して特許を受けることができないものである。
　また、本件補正後における特許請求の範囲の請求項６ないし請求項１０の「コンピュータシステム」の発明、請求項１１ないし請求項１５の「方法」の発明は、前記補正後の請求項１ないし請求項５の「プロセッサ」の発明と同様の発明特定事項を有する発明であり、これらの発明については、前記請求項１について言及したことと同様のことがいえて、その記載が特許法第３６条第６項第１号及び第２号に規定する要件を満たしておらず、特許出願の際独立して特許を受けることができないものである。
　
（５）むすび
　したがって、本件補正は、前記（２）で示したとおり、特許法第１７条の２第３項の規定に違反し、前記（３）で示したとおり、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　また、本件補正が限定的減縮を目的としたものであるとしても、前記（４）で示したとおり、本件補正後の特許請求の範囲の請求項１ないし請求項１５の発明は、その記載が特許法第３６条第６項第１号及び第２号に規定する要件を満たしておらず、特許出願の際独立して特許を受けることができないものであるので、本件補正は、平成１８年法律第５５号改正附則第３条第１項の規定によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項の規定に違反するから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明について
（１）平成２３年６月１日付けの手続補正は前記のとおり却下されたので、本願の請求項１に係る発明は、平成２２年８月１０日付けの手続補正書により補正された特許請求の範囲の請求項１に記載されたとおりの次の事項により特定されるものである。（再掲する。）　
「高い性能を有する第１の一組のコアおよび低い性能を有する第２の一組のコアを含む、複数の非対称型コアと、
　前記高い性能を有する第１の一組のコアおよび前記低い性能を有する第２の一組のコアに接続された、スレッドマイグレーションロジックと、
　を備え、
　スレッドに対して要求される計算要求が所定の量より少なくなったことを検知することに応じて、前記スレッドマイグレーションロジックは、前記低い性能を有する第２の一組のコアの第２のコアから、前記高い性能を有する第１の一組のコアの第１のコアに、前記スレッドの実行をマイグレーションする、プロセッサ。」
　
（２）引用刊行物
（２−１）原査定の拒絶の理由に引用された、本願の優先権主張日前に頒布された刊行物である、米国特許出願公開第２００３／０１１００１２号明細書（以下、「引用文献１」とよぶ。）には、図面とともに次の事項が記載されている。
　
Ａ．「ABSTRACT
Distribution of processing activity across processing hardware based on power consumption or thermal considerations.One embodiment includes a plurality of processing units and a monitor to obtain monitor (e.g., power consumption, or temperature or some combination thereof) values from the processing units.The monitor transfers a process from one processing unit to another in response to the monitor values from the processing units.」（フロント頁）
（当審訳；「要約
電力消費又は熱の考察に基づいたハードウェア・プロセッシングにわたるプロセッシング活動の分配。一つの具体化は、プロセッシング・ユニットからモニター(例えば電力消費、あるいは温度あるいはそのある組合せ)値を得るために多数のプロセッシング・ユニットおよびモニターを含む。モニターはプロセッシング・ユニットからのモニター値に応じて1つのプロセッシング・ユニットから別のプロセッシング・ユニットまでプロセスを転送する。」）
　
Ｂ．「[0017]　Various disclosed embodiments re-distribute processing tasks, threads, or computations to different portions of hardware based on power consumption or thermal considerations.For example, in one embodiment, processes may be switched between different cores of a multi-core processor.Some embodiments may advantageously spread high power consumption tasks or processes between different processing units.Such spreading or distribution of processes over different hardware may beneficially reduce the peak temperature that is reached by a processing unit.
…（中略）…
[0018]　FIG. 1 illustrates one embodiment of a processing apparatus having a number of individual processing units between which processes may be swapped under control of a thermal or power monitor.As used herein, swapping processes between processing units refers not only to an exchange between two processing units, but any rearrangement of the processes so that at least one process is moved to a different processing unit.In the embodiment of FIG. 1, N processing units, processing unit 100 - 1 , 100 - 2 through 100 -N are coupled to a monitor 110 .The monitor 110 is a thermal or power monitoring unit that monitors the power consumption or temperature of the processing units 100 - 1 through 100 -N.In general, the monitor 110 orchestrates process shifting between processing units in order to manage power consumption and particularly thermal concerns.」
（当審訳；「【００１７】各種の開示された具体化では、電力消費又は熱の考察に基づいてハードウェアの異なる部分へプロセッシング・タスク、スレッドあるいは計算を再分配する。例えば、一つの具体化では、プロセスは
マルチコア・プロセッサーの異なるコア間
異なるハードウェアにわたるプロセスの拡張や分配
…（中略）…
【００１８】図１は、熱又は電力モニタの管理の下でプロセスが交換されるかもしれない多くの個別プロセッシング・ユニットを持っているプロセシング装置の一つの具体化の例を示す。ここで使用される様に、プロセッシング・ユニット間の「スワッピング」プロセスは、２つのプロセッシング・ユニット間の交換だけを言うのでなく、プロセスの任意の再配置を言い、その結果、少なくとも1つのプロセスが異なるプロセッシング・ユニットに移動される。図１の具体化において、
N個のプロセッシング・ユニット
モニター110に連結
モニター110は、電力消費および特に熱関連を管理するためにプロセッシング・ユニット間の移動を調整
　
Ｃ．「[0022]　Many different types of processing devices could benefit from the use of such process re-allocation techniques.For example, the processing units 100 - 1 through 100 -N may be general purpose processors (e.g., microprocessors) or may be microprocessor cores for a multiple core (on a single die) microprocessor.Alternatively, digital signal processors, graphics processors, network processors, or any type of special purpose processor that may be used in a system with multiple parallel units or cores may benefit from thermally (or power) motivated process shifting between processing units.」
（当審訳；「【００２２】
様々なタイプのプロセッシング装置
プロセッシング・ユニット
マルチプルコア
デジタル信号プロセッサ
任意のタイプの専用プロセッサー
　
Ｄ．「[0023]　FIG. 2 illustrates one embodiment that may be useful for general purpose microprocessors.
In particular, in the embodiment of FIG. 2 , power consumption or thermally motivated process swapping can be performed in the context of a dual core processor 200 on single integrated circuit.・・・
[0024]　In the embodiment of FIG. 2, a power monitor 260 receives information from both cores to allow analysis of power consumption or temperature for each specific core as well as the overall processor.・・・
[0025]
・・・Moreover, known substitutes for measuring temperature or power consumption may be used. For example, basic measurements of activity level, current received, etc., may also provide a power consumption metric adequate for the power monitor 260 to make process swapping decisions.
[0026]　
・・・tracking and migration of processes from one core to the other・・・
[0027]
・・・ test of whether CP( 1 )CP( 0 ) would typically also be performed,  as may comparisons between numerous processing units in embodiments with more than two processing units.・・・
[0028]　When the power monitor 260 detects that the power consumed by one core is very high compared to the second core over some period of time in block 320 , the power monitor 260 exchanges (blocks 330 and 340 ) the location of the running processes.・・・
In some embodiments, swapping may be of larger concern when one processing unit exceeds some threshold level of power consumption.」
（当審訳；「【００２３】
図２は、多目的マイクロプロセッサーに役立つ一つの具体化を例示する。
図２の具体化では、電力消費あるいは熱により動機づけられたプロセススワップは、特に単一の集積回路上のデュアルコア・プロセッサー200のコンテキストにおいて行なうことができる。・・・
【００２４】図２の具体化では、端から端までのプロセッサーと同様に個々の特定のコアの電力消費あるいは温度の分析を許すために、電力モニタ260は、両方のコアから情報を得る・・・
【００２５】
・・・さらに、温度または電力消費の測定の
既知の代替
活動水準
プロセススワップ決定を下すために
電力消費メトリックを提供
【００２６】
・・・1つのコアから別のコアまでプロセスのトラッキングおよび
マイグレーション
【００２７】
・・・２つのプロセッシング・ユニット以上の多数のプロセッシング・ユニット間で比較がされると同様に、典型的にはCP( 1 )CP( 0 )のテストも行なわれる・・・
【００２８】1つのコアによって消費された電力がブロック320中のある期間において第2のコアと比較して非常に高いことを電力
モニタ
が検知
走行（実行）プロセス
ある具体化では、
1つのプロセッシング・ユニットが電力消費のあるしきい値を超える場合、スワッピング
　
Ｅ．「[0035]　The flow diagram of FIGS. 5 and 6 illustrates a monitoring sequence for one embodiment when multiple processing units are active.The sequence of FIGS. 5 and 6 includes exchanges and increasing or decreasing processing in response to summing operations.・・・Thus, high and low power processes are swapped between processing units in order to even out the physical distribution of the power consumption.Additionally, as indicated in block 510 , the sum of total power consumed by both cores is calculated (e.g., by the sum module).
[0036]　The sum total is compared to the desired power envelope for the system or the processor itself.・・・If the sum total of power consumption is too high, then operations are throttled as indicated in block 530 and as previously described with respect to the sum module.・・・
[0037]　In block 540 , whether the sum total of power consumption is too low is tested. If not, then the process begins again at block 500 .If the sum total of power consumption is too low given the desired system power or thermal envelope, then the process continues with block 600 in FIG. 6 .」
（当審訳；「【００３５】図５および６のフロー図は、多重処理ユニットがアクティブである場合の一つの具体化のためのモニタリング・シーケンスを示す。図５および６のシーケンスはオペレーションの合計に応答する交換および増加又は減少するプロセッシングを含む。・・・このように、高低消費電力プロセスは電力消費の物理的分配を達成するためにプロセッシング・ユニット間でスワップされる。さらに、ブロック510に示されるように、
両方のコアによって消費された合計電力が計算される
【００３６】
合計は、システムあるいはプロセッサー自体用の望まれる電力エンベロープと比較される
【００３７】ブロック540では、
電力消費の合計が低すぎるかどうかテストされる
　　
（Ａ）Ｂ．の「マルチコア・プロセッサーの異なるコア間」、「異なるプロセッシング・ユニット間」、「異なるハードウェアにわたるプロセスの拡張や分配」、Ｃ．の「様々なタイプのプロセッシング装置」に係る「プロセッシング・ユニット」、「マルチプルコア」、「デジタル信号プロセッサ」、「任意のタイプの専用プロセッサー」との記載から、当該任意のタイプ（型）の専用プロセッサーが接続されたシステムとして１つのコアを備えたプロセッシング・ユニット（第１の組に属する）や２つの（複数の）コアを備えたプロセッシング・ユニット（第２の組に属する）などから成り、第１と第２の組の関係は同一（対称）ではない非対称型コアの態様をよみとることができる。ここで、コアやコアを備えることが技術的常識であるプロセッシング・ユニットなどが「性能」を有することは自明である。
　よって、「性能を有する第１の一組のコアおよび性能を有する第２の一組のコアを含む、複数の非対称型コア」をよみとることができる。
　
（Ｂ）Ｂ．の「Ｎ個のプロセッシング・ユニット・・・によってモニター110に連結」、「モニター110は、電力消費および特に熱関連を管理するためにプロセッシング・ユニット間の移動を調整」との記載、Ｄ．の「既知の代替」、「活動水準」、「プロセススワップ決定を下すために・・・電力消費メトリックを提供」、「1つのプロセッシング・ユニットが電力消費のあるしきい値を超える場合、スワッピング」との記載から、「『活動水準』が『しきい値を超える場合』、『プロセススワップ決定を下す（ロジック）』により『プロセッシング・ユニット間の移動を調整』する『モニタ』」をよみとることができる。ここで、「移動」、「プロセススワップ」に関して、Ｂ．の「スレッド」、Ｄ．の「マイグレーション」を参酌できる。
　よって、「前記性能を有する第１の一組のコアおよび前記性能を有する第２の一組のコアに接続（連結）された、活動水準がしきい値を超える場合プロセス（スレッド）スワップの決定を下すプロセス（スレッド）マイグレーションロジックによりプロセッシング・ユニット間の移動を調整するモニタ」をよみとることができる。
　
（Ｃ）本願発明のスレッドに対して「要求される計算要求」は、発明の詳細な説明、例えば、図７のフローと関連する記載（【００８３】〜【００８５】）を参照すると、端的には、「要求される計算要求」としてコアの「電力消費」（電力消費と代替関係にある活性水準）が含まれると解される。
　Ｄ．の「モニタ」「が検知」、「走行（実行）プロセス」、「1つのプロセッシング・ユニットが電力消費のあるしきい値を超える場合、スワッピング」、「既知の代替」、「活動水準」との記載、Ｅ．の「両方のコアによって消費された合計電力が計算される」、「合計は、システムあるいはプロセッサー自体用の望まれる電力エンベロープと比較される」、「電力消費の合計が低すぎるかどうかテストされる」との記載において、当該Ｄ．の「走行（実行）プロセス」、「活動水準」と「しきい値」との関係、ないし、Ｅ．の「コアによって消費された合計電力」と「望まれる電力エンベロープ」との関係は、活動ないし電力消費するプロセス（スレッド）に対しての、「要求される計算要求」と「所定の量」との関係とみることができる点をふまえると、「プロセス（スレッド）に対して要求される計算要求（活動水準、合計電力）が所定の量（しきい値、望まれる電力エンベロープ）より少なくなったことを検知する（電力消費の合計が低すぎる）、」をよみとることができ、この点と（Ａ）（Ｂ）の言及を加味すると、「プロセス（スレッド）に対して要求される計算要求が所定の量より少なくなったことを検知し、」「前記プロセス（スレッド）マイグレーションロジックによりプロセッシング・ユニット間の移動を調整するモニタ（スレッドマイグレーションロジック）は、前記性能を有する第２の一組のコアの第２のコアから、前記性能を有する第１の一組のコアの第１のコアに、前記プロセス（スレッド）の実行をマイグレーションする、」をよみとることができる。
　
　前記（Ａ）ないし（Ｃ）をふまえると、引用文献１には、電力消費又は熱の考察に基づいたハードウェア・プロセッシングにわたるプロセッシング活動の分配（Ａ．参照）をするための次の発明（以下「引用文献１発明」という。）が示されている。
「性能を有する第１の一組のコアおよび性能を有する第２の一組のコアを含む、複数の非対称型コアと、
　前記性能を有する第１の一組のコアおよび前記性能を有する第２の一組のコアに接続（連結）された、活動水準がしきい値を超える場合プロセス（スレッド）スワップの決定を下すプロセス（スレッド）マイグレーションロジックによりプロセッシング・ユニット間の移動を調整するモニタと、
　プロセス（スレッド）に対して要求される計算要求が所定の量より少なくなったことを検知し、前記プロセス（スレッド）マイグレーションロジックによりプロセッシング・ユニット間の移動を調整するモニタは、前記性能を有する第２の一組のコアの第２のコアから、前記性能を有する第１の一組のコアの第１のコアに、前記プロセス（スレッド）の実行をマイグレーションする、モニタを含むプロセッシングシステム。」
　
（２−２）同じく、原審の拒絶の理由に引用された、本願の優先権主張日前に頒布された刊行物である、特開平８−３０４７２号公報（以下、「引用文献２」とよぶ。）には、図面とともに次の事項が記載されている。
　
ａ．「【０００６】
【発明が解決しようとしている課題】・・・分散システム全体の負荷が低く、全情報処理装置数よりも動作タスク数が少ない場合を考える。このとき、たとえそれらタスクの内で多数のスレッドが生成しているタスクがあり、そのタスクの動作している情報処理装置では負荷が高くなっている場合でも、負荷の低い情報処理装置にタスクを転送することは負荷の移動は行なわれても負荷を均等化することは出来ず、もとの情報処理装置の負荷が低くなるだけである。
【０００７】つまり、このように動作するタスクが少ない場合に、このようなタスクを完全に転送して動作させる負荷分散方式では、タスクが割り当てられていない情報処理装置を生み処理能力を無駄にしてしまうという欠点がある。
【０００８】また、各情報処理装置の処理能力が異なっている(各情報処理装置のもつプロセッサ数が異なる場合も含む)ような場合を考える。このとき、各情報処理装置の負荷が均等でなくタスクを移送をしようとする場合に、処理能力の低い情報処理装置上から処理能力の高い情報処理装置への移送は問題がないが、処理能力の高い情報処理装置上から処理能力の低い情報処理装置への移送は次のような問題を生じる。
【０００９】処理能力の高い情報処理装置Aに負荷が集中し、数個のタスクが動作しており、処理能力の低い情報処理装置Bで動作中のタスクが終了し負荷がなくなった場合、A上のタスクのうち何れかをBへ移送する。この後、Aは処理能力が高いために次々とタスクを実行し終わるが、Bへ移送されたタスクはBの処理能力が低いために延々と動作し続ける。このために、移送せずにAで実行しておけば既に実行が終わっているような逆転現象が起ってしまう。
【００１０】この様な現象を避けるためには、Bに移送したタスクを再びAに移送することが考えられるが、遠隔タスク実行方式の場合には一度動作してしまったタスクを移送することは出来ないし、タスク・マイグレーション方式の場合でも再びタスク移送を行なうことは処理効率の低下につながる。また逆にA上で動作しているタスクのうち、負荷が軽くBに移送して処理しても処理時間が短くてBで実行させる意味のあるタスクを選択することが考えられるが、そのようなタスクを動作中に選択することは従来の技術では困難である。このようなことを考慮して、通常では処理能力の低い情報処理装置上に積極的にタスクを移送することは考えられてはいなかった。」
集めた負荷情報から各ノードの負荷が均等でなく、高負荷のノードと低負荷のノードが存在した場合に、ステップＳ３の処理に移る。ステップＳ３では、動作中の分散タスクの分散度(分散タスクが動作しているノード数)を制御する。ステップＳ４では、動作中の分散タスク内のスレッドを高負荷のノードから低負荷のノードヘ移送する処理を行う。」
　
　前記ａ．によれば、引用文献２には、マルチタスクで動作する、処理能力の高い情報処理装置Ａと、処理能力の低い情報処理装置Ｂとがあり、情報処理装置Ａに負荷（計算要求）が集中すると、情報処理装置Ｂにタスクをマイグレーションし、そのうちに情報処理装置の負荷が低くなると（低くなることが検知されることに応じて）、処理能力の低い情報処理装置Ｂのタスクを処理能力の高い情報処理装置Ａに戻す技術が記載されている。
　
（３）対比
ア．引用文献１発明の「性能を有する第１の一組のコアおよび性能を有する第２の一組のコアを含む、複数の非対称型コア」と本願発明の「高い性能を有する第１の一組のコアおよび低い性能を有する第２の一組のコアを含む、複数の非対称型コア」とは、上位概念において、「性能を有する第１の一組のコアおよび性能を有する第２の一組のコアを含む、複数の非対称型コア」で共通する。
　
イ．引用文献１発明の「前記性能を有する第１の一組のコアおよび前記性能を有する第２の一組のコアに接続（連結）された、活動水準がしきい値を超える場合プロセス（スレッド）スワップの決定を下すプロセス（スレッド）マイグレーションロジックによりプロセッシング・ユニット間の移動を調整するモニタ」と本願発明の「前記高い性能を有する第１の一組のコアおよび前記低い性能を有する第２の一組のコアに接続された、スレッドマイグレーションロジック」とは、上位概念において、「前記性能を有する第１の一組のコアおよび前記性能を有する第２の一組のコアに接続された、スレッドマイグレーションロジック」で共通する。
　
ウ．引用文献１発明の「プロセス（スレッド）に対して要求される計算要求が所定の量より少なくなったことを検知し、前記プロセス（スレッド）マイグレーションロジックによりプロセッシング・ユニット間の移動を調整するモニタは、前記性能を有する第２の一組のコアの第２のコアから、前記性能を有する第１の一組のコアの第１のコアに、前記プロセス（スレッド）の実行をマイグレーションする、」は、当該「検知」、「性能」に関して、検知することに「応じて」、「低い性能」、「高い性能」とまではいえないまでも、その上位概念において、「検知」しているとともに「性能」であり、一方、本願発明の「スレッドに対して計算が要求される計算要求が所定の量より少なくなったことを検知することに応じて、前記スレッドマイグレーションロジックは、前記低い性能を有する第２の一組のコアの第２のコアから、前記高い性能を有する第１の一組のコアの第１のコアに、前記スレッドの実行をマイグレーションする、」も、上位概念では、「スレッドに対して計算が要求される計算要求が所定の量より少なくなったことを検知し、前記スレッドマイグレーションロジックは、前記性能を有する第２の一組のコアの第２のコアから、前記性能を有する第１の一組のコアの第１のコアに、前記スレッドの実行をマイグレーションする、」とみることができるので、両発明はこの点で共通する。
　
エ．引用文献１発明の「モニタを含むプロセッシングシステム」と本願発明の「プロセッサ」とは、上位概念においてコアを備えた「システム」である点では共通する。
　
　以上の対比の検討によれば、引用文献１発明と本願発明とは、次の点で一致し、そして、相違する。
〈一致点〉
　性能を有する第１の一組のコアおよび性能を有する第２の一組のコアを含む、複数の非対称型コアと、
　前記性能を有する第１の一組のコアおよび前記性能を有する第２の一組のコアに接続された、スレッドマイグレーションロジックと、
　を備え、
　スレッドに対して計算が要求される計算要求が所定の量より少なくなったことを検知し、前記スレッドマイグレーションロジックは、前記性能を有する第２の一組のコアの第２のコアから、前記性能を有する第１の一組のコアの第１のコアに、前記スレッドの実行をマイグレーションする、システム。
　
〈相違点１〉
　性能を有する第１の一組のコアおよび性能を有する第２の一組のコアに関し、本願発明は、それぞれ「高い」性能を有する第１の一組のコアおよび「低い」性能を有する第２の一組のコアであるのに対し、引用文献１発明は、どのようであるのか不明である点。
　
〈相違点２〉
　「マイグレーションする」に関連し、本願発明が、所定の量より少なくなったことを検知「することに応じて、」前記スレッドマイグレーションロジックは、前記「低い」性能を有する第２の一組のコアの第２のコアから、前記「高い」性能を有する第１の一組のコアの第１のコアに、前記スレッドの実行をマイグレーションするのに対し、引用文献１発明はそのようにマイグレーションするものではない点。
　
〈相違点３〉
　コアを備えた「システム」が、本願発明は「プロセッサ」であるのに対し、引用文献１発明はモニタを含む「プロセッシングシステム」である点。
　
（４）当審の判断
〈相違点１〉について
　Ｃ．に記載の様々なタイプのプロセッシング装置、コアを備えることが技術的常識であるプロセッシング・ユニット、汎用目的コンピュータ、マルチプルコア(単一のダイ上の)マイクロプロセッサー、デジタル信号プロセッサ、グラフィックスプロセッサ、マルチプル・パラレル・ユニット、またはコアを備えたシステムは、それらの間の性能の関係は、一般的には、高い性能を有する第１の一組のコアおよび低い性能を有する第２の一組のコアを含むとみることができる。また、Ｃ．には、任意のタイプの専用プロセッサーは、プロセッシング・ユニット間での熱(あるいは電力)に動機づけられた移行プロセスを行うことにより利益がある旨記載されている。さらに、引用文献２には、「マイグレーション」、「処理能力の高い情報処理装置Ａと、処理能力の低い情報処理装置Ｂ」が記載されている。
　してみれば、引用文献１発明において、性能を有する第１の一組のコアおよび性能を有する第２の一組のコアに関し、それぞれ「高い」性能を有する第１の一組のコアおよび「低い」性能を有する第２の一組のコアと成すことは当業者が容易になし得ることである。
　
〈相違点２〉について
　引用文献２には、マルチタスクで動作する、処理能力の高い情報処理装置Ａと、処理能力の低い情報処理装置Ｂとがあり、情報処理装置Ａに負荷（計算要求）が集中すると、情報処理装置Ｂにタスクをマイグレーションし、そのうちに情報処理装置の負荷が低くなると、処理能力の低い情報処理装置Ｂのタスクを処理能力の高い情報処理装置Ａに戻す（「低くなることが検知されることに応じて」は、当該「低くなると・・・戻す」に付随する慣用の制御技術であり記載されているに等しい事項である。）技術が記載されている。
　してみれば、引用文献１発明における「マイグレーションする」に関し、所定の量より少なくなったことを検知「することに応じて、」前記スレッドマイグレーションロジックは、前記「低い」性能を有する第２の一組のコアの第２のコアから、前記「高い」性能を有する第１の一組のコアの第１のコアに、前記スレッドの実行をマイグレーションすると成すことは、引用文献２の前記技術を参酌することにより当業者が容易になし得ることである。
　
〈相違点３〉について
　引用文献１には図２にデュアルコア（を備えた）・プロセッサ（集積回路）が記載されている。それぞれコアを有することが自明のマイクロプロセッサー、デジタル信号プロセッサ、グラフィックスプロセッサ、マルチプル・パラレル・ユニットなどのプロセッシングシステムを、コアを備えた「プロセッサ」（集積回路）とすることは前記集積回路の技術を参酌することにより当業者が容易になし得ることである。
　
　そして、本願発明により奏する効果も、引用文献１に記載された発明及び引用文献２に記載された技術から当然予想される範囲内のものにすぎず、格別顕著なものとは認められない。
　
（５）むすび
　以上のとおり、本願発明は、引用文献１に記載された発明及び引用文献２に記載された技術に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。