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　特願２００６−３０８９７３「集積回路装置及びその使用方法」拒絶査定不服審判事件〔平成２０年　５月２９日出願公開、特開２００８−１２４３６７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１８年１１月１５日の出願であって、平成２３年３月２２日に手続補正がなされ、同年８月２２日付けで拒絶査定がなされ、それに対して、同年１１月３０日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後当審において、平成２４年４月２３日付けで審尋がなされ、同年６月２５日に回答書が提出されたものである。
　
２．平成２３年１１月３０日になされた手続補正について
　平成２３年１１月３０日になされた手続補正は、補正前の請求項１を削除して、当該削除に伴って、請求項の番号及び引用する請求項の番号を修正するものであって、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものである。
　また、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしていることは明らかである。
　したがって、当該手続補正は、適法になされたものである。
　
３．本願発明
　本願の請求項２に係る発明（以下「本願発明」という。）は、平成２３年１１月３０日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項２に記載されている事項により特定される以下のとおりのものである。
　
「【請求項２】
　外部に露出する複数の入出力電極を備え、内部に機能の変更が可能な複数の論理回路が配列され、しかも前記複数の論理回路の機能と、前記論理回路間の接続関係と前記論理回路と前記入出力電極との接続関係が外部から入力される設定データに基づいて設定される書き換え可能な集積回路素子と、
　前記書き換え可能な集積回路素子のための周辺回路素子と、
　前記書き換え可能な集積回路素子と前記周辺回路素子とが表面に実装され、且つ前記書き換え可能な集積回路素子と前記周辺回路素子とを電気的に接続する配線回路パターンを備えた絶縁基板とを有し、
　前記配線回路パターンは、前記複数の入出力電極と半田等の接続手段を介して接続される複数の接続用電極と前記複数の接続用電極と前記周辺回路素子とを電気的に接続する複数の配線とを備えており、
　前記書き換え可能な集積回路素子では、特定の機能が設定された１つの論理回路に対して予め２以上の前記入出力電極が割り当てられており、前記１つの論理回路と割り当てられた前記２以上の入出力電極の１つとが電気的に接続されるように前記接続関係が定められており、
　前記配線回路パターンは、前記２以上の入出力電極と前記接続手段を介して接続される２以上の前記接続用電極が、１つの前記配線に対してそれぞれ電気的に接続されるように構成されている集積回路装置を用い、
　前記書き換え可能な集積回路素子の１つの前記論理回路に故障または損傷が生じた際には、故障または損傷が生じてない他の前記論理回路と前記入出力電極とを接続するように前記接続関係を切り換え、
　前記論理回路との間に接続関係が設定された前記入出力電極と前記接続用電極との接続部に接続不良が生じた際には、前記２以上の入出力電極のうち残りの前記入出力電極と前記論理回路とを接続するように前記接続関係を切り換えることを特徴とする集積回路装置の使用方法。」
　
４．引用刊行物に記載された発明
（４−１）特開２０００−４９２８７号公報
（４−１−１）原査定の拒絶の理由に引用され、本願の出願前に国内において頒布された特開２０００−４９２８７号公報（以下「引用刊行物１」という。）には、図１、２、９、１１及び１２とともに、以下の事項が記載されている。なお、下線は、当審において付与したものである。（以下、同じ。）
　
「【０００１】
【発明の属する技術分野】
本発明は、ＦＰＧＡ（Field Programmable Gate Array）などのプログラマブルに構成可能な半導体集積回路を用いた半導体集積回路装置に関し、特に短期間で製造が可能な半導体集積回路装置に関する。
「【０００５】
できる限り実動作に近い状態で検証する手法として、ＦＰＧＡ（Field Programmable Gate Array：フィールド・プログラマブル・ゲート・アレイ）を用いる手法がある。
ＦＰＧＡを用いて回路構成を変更しながら論理回路検証することによって、新規に設計する特定機能の論理回路やユーザー個別の論理回路を確定する。
「【０００９】
本発明は上記した従来の問題点を改善し、機能評価中に機能未確定部の回路構成を変更でき、かつ実動作で機能検証が可能な半導体集積回路装置を提供することを目的とする。
「【００２２】〔実施の形態１〕
図１は実施の形態１にかかわる半導体集積回路装置の構成を示すブロック図である。
これらのうちＭＣＵ２ａやＤＳＰ２ｂ、メモリ２ｃ、論理回路２ｄ，２ｅ，２ｆはシステムＬＳＩ１ａを試作する時点で回路構成が予め確定している部分である。これに対して、新規に設計する特定機能の論理回路やユーザーごとに個別の論理回路２ｇは試作時点では回路構成が未確定となっており、この回路未確定部２ｇにおいてシステムＬＳＩ１ａ上にはゲートアレイが埋め込まれている。２ｈはＦＰＧＡ（Field Programmable Gate Array）である。
【００２３】図２は図１のシステムＬＳＩ１ａを構築するシステムＬＳＩチップ１と図１のＦＰＧＡ２ｈを構築するＦＰＧＡチップ２とのチップ貼り合わせ構造の様子を示すもので、図２（ａ）は平面図、図２（ｂ）は図２（ａ）におけるＩ−Ｉ線の断面図、図２（ｃ）は図２（ａ）におけるII−II線の断面図である。また、図３は要部を拡大した平面図である。
システムＬＳＩチップ１は図１に示すＭＣＵ（マイクロコントローラ・ユニット）２ａ、ＤＳＰ（デジタルシグナルプロセッサ）２ｂ、メモリ２ｃ、回路構成が予め確定している特定機能の論理回路２ｄ，２ｅ，２ｆおよび新規に設計する特定機能の論理回路やユーザーごとに個別の論理回路２ｇを有している。図２（ａ）においてシステムＬＳＩチップ１のうち破線で囲んだ符号１１で示す部分は図１に示すシステムＬＳＩチップ１を試作する時点での回路未確定部２ｇのことであり、この回路未確定部１１（２ｇ）はゲートアレイの埋め込みで構成されている。
【００２４】チップ貼り合わせ構造を具体的に説明すると次のとおりである。図２（ａ），（ｂ）に示すように、下方に面しているシステムＬＳＩチップ１の主面上の回路未確定部１１においてシステムＬＳＩ１ａの内部信号線（入出力信号線）３１に電気的に接続されたパッド１１ａが形成されている一方、図３にも示すように、そのパッド１１ａに位置対応して、上方に面しているＦＰＧＡチップ２の主面上にＦＰＧＡ回路の内部信号線（図示せず）に電気的に接続されたパッド２１ａが形成されている。また、図２（ａ），（ｃ）に示すように、システムＬＳＩチップ１の主面上の回路未確定部１１を除く周辺部においてシステムＬＳＩ１ａの入出力用のパッド１１ｂが形成されている一方、図３にも示すように、そのパッド１１ｂに位置対応して、ＦＰＧＡチップ２の主面上にパッド２１ｂが形成されている。半導体チップの貼り合わせ技術を用いて、下方に面するシステムＬＳＩチップ１の主面と上方に面するＦＰＧＡチップ２の主面とが対面され、パッド１１ａとパッド２１ａとが対向されるとともにパッド１１ｂとパッド２１ｂとが対向され、両者間に挟んだハンダまたは金などによるバンプ２２，２３を介して電気的に接続されている。なお、バンプに代えてハンダや金などによるボールなどでもよい。この場合に、
ＦＰＧＡチップ２の主面上においてその最外周にＦＰＧＡ２ｈの内部信号線（図示せず）と電気的に接続された状態でパッド２１ｃが形成されているとともに、それよりもやや内側で隣接パッド２１ｃ，２１ｃ間にパッド２１ｄが形成されている。
「【００３６】〔実施の形態５〕図９は実施の形態５にかかわる半導体集積回路装置の構成を示す平面図である。本実施の形態５はシステムＬＳＩチップ１の回路未確定部１１とＦＰＧＡチップ２との接続において、チップ貼り合わせ技術を使用せず、マルチ・チップ・モジュール技術を使用して接続したものである。
パッケージ基板４上にシステムＬＳＩチップ１とＦＰＧＡチップ２とを別個に実装し、システムＬＳＩチップ１の回路未確定部１１におけるパッド１１ａをパッケージ基板４上に配線した金属配線層２６を介してパッケージ基板４上のパッド４ａに接続し、パッド４ａをボンディングワイヤ４２を介してＦＰＧＡチップ２のパッド２１ｃに接続してある。パッケージ基板４上で金属配線層２６から分岐配線された金属配線層２７がパッケージ基板４上のパッド４ｂに接続され、ボンディングワイヤ４４を介してリード端子４３に接続されている。ＦＰＧＡチップ２のパッド２１ｃはボンディングワイヤ４５を介してパッド４ｃに接続され、パッド４ｃは金属配線層２８を介してパッド４ｄに接続され、パッド４ｄはボンディングワイヤ４６を介してリード端子４３に接続されている。システムＬＳＩチップ１のパッド１１ｂはパッケージ基板４上に配線した金属配線層２９を介してパッド４ｅに接続され、パッド４ｅはボンディングワイヤ４７を介してリード端子４３に接続されている。
　
（４−１−２）そうすると、引用刊行物１には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「複数のパッド２１Ｃと内部配線を備えたＦＰＧＡチップ２と、
　ＭＣＵ（マイクロコントローラ・ユニット）２ａ、ＤＳＰ（デジタルシグナルプロセッサ）２ｂ、メモリ２ｃ、回路構成が予め確定している特定機能の論理回路２ｄ，２ｅ，２ｆおよび新規に設計する特定機能の論理回路やユーザーごとに有する個別の論理回路である回路未確定部１１を有しているシステムＬＳＩチップ１と、
　前記システムＬＳＩチップ１と前記ＦＰＧＡチップ２とが実装されたパッケージ基板４とを有し、
　前記システムＬＳＩチップ１の前記回路未確定部１１におけるパッド１１ａを前記パッケージ基板４上に配線した金属配線層２６を介して前記パッケージ基板４上のパッド４ａに接続し、前記パッド４ａをボンディングワイヤ４２を介して前記ＦＰＧＡチップ２の前記パッド２１ｃに接続した半導体集積回路装置を用い、
　ＦＰＧＡチップ２において回路変更をしながら、システムＬＳＩの論理回路の検証をする方法。」
　
（４−２）特開２００５−９３５９２号公報
　原査定の拒絶の理由に引用され、本願の出願前に日本国内において頒布された特開２００５−９３５９２号公報（以下「引用刊行物２」という。）には、図１とともに、以下の事項が記載されている。
　
「【００１４】
　以下、本発明の半導体装置について図面を参照しながら説明する。
【実施例１】
【００１５】
　図１は、本発明の実施例１における半導体装置の構成を示す図である。
半導体装置１００は、主に、チップ１、２を支え、実装に必要なランド６を形成し、更にチップ１、２からの信号をランド６に出力するための配線が施されたキャリア基板３、キャリア基板３上に形成された配線パターン４、チップ１、２とキャリア基板３を接続するワイヤ５、などで構成される。また、チップ１及びチップ２は、それぞれ内部回路７及び内部回路８を含み、さらに内部回路７及び内部回路８に接続する端子切替回路９及び端子切替回路１０を備える。
【００１６】
　
また、チップ１には、端子切替回路９を外部から制御するための制御用外部端子１１、通常使用する端子１２、端子１２の組立不良の場合に使用する予備端子１３が形成されている。
【００１７】
　次に、以上のように構成された半導体装置１００の端子切り替え動作について説明する。
【００１８】
　
チップ１内にある端子切替回路９は、制御用外部端子１１の入力が“Ｈ”である時には予備端子１３をハイインピーダンスとし、“Ｌ”の場合には端子１２をハイインピーダンスにして予備端子１３から信号の入出力を行うように予め設定されている。
【００１９】
　
チップ１において、内部回路７とランド６との接続が正常である場合、制御用外部端子１１の入力をキャリア基板上で“Ｈ”に固定することにより、端子切替回路９は端子１２から信号の入出力を行うように切り替える。一方、端子１２に組立不良が生じていて、予備端子１３の接続が正常である場合、制御用外部端子１１の入力をキャリア基板上で“Ｌ”に固定することにより、予備端子１３からの信号の入出力を行うように切り替える。
【００２０】
　また、チップ２において、内部回路７とランド６との接続が正常である場合、制御用外部端子１４の入力をキャリア基板上で“Ｈ”に固定することにより、端子切替回路１０は端子１５から信号の入出力を行うように切り替える。一方、端子１５に組立不良が生じていて、予備端子１６の接続が正常である場合、制御用外部端子１４の入力をキャリア基板上で“Ｌ”に固定することにより、予備端子１６からの信号の入出力を行うように切り替える。
【００２１】
　
以上のように、それぞれのチップの制御用外部端子への入力を変化させることにより、端子に組立不良が生じている場合は予備端子に切り替えて信号の入出力を行うことで、内部回路とキャリア基板との組立工程における配線の組立不良を救済することができる。
【実施例２】」
　
（４−３）特開平１０−３１３０６１号公報
　原査定の拒絶の理由に引用され、本願の出願前に日本国内において頒布された特開平１０−３１３０６１号公報（以下「引用刊行物３」という。）には、図１及び２とともに、以下の事項が記載されている。
　
「【０００１】
【発明の属する技術分野】
本発明は、論理機能を可変に設定できる論理ブロック（可変論理ブロック）を多数備えた半導体集積回路に係り、特にその回路部分の一部に不良があっても当該半導体集積回路を利用可能にする技術に関し、例えば、ＦＰＧＡ（Field Programmable Gate Array：フィールド・プログラマブル・ゲート・アレイ）形式の半導体集積回路に適用して有効な技術に関する。
「【００１２】
【発明の実施の形態】図１には本発明に係る半導体集積回路の一例であるＦＰＧＡの全体的なブロック図が示される。同図に示されるＦＰＧＡ１００は、マトリクス配置された多数の論理モジュール１、論理モジュール１を接続する正規配線２３、正規配線２３の交差部分の接続関係を決定する配線経路モジュール２４、アドレスデコード論理回路２、複数個の入出力モジュール７、アドレス発生回路８、制御データ書き込み回路９、及び不揮発性記憶回路６などが、単結晶シリコンのような1個の半導体基板に搭載されて構成されている。」
「【００１６】前記論理モジュール１、配線経路モジュール２４、及び入出力モジュール７に含まれた記憶回路のアドレス配置は、特に制限されないが、図２に例示されるように、エリアＥ１からエリアＥ２５６までの２５６分割されている。各エリアの記憶容量は、特に制限されないが、等しくされている。制御データの書込みに際して、エリアの指定は、特に制限されないが、８個のアドレス入力端子Ｐａ１〜Ｐａ８から供給される８ビットのアドレス情報で指定される。」
「【００２８】
上記したＦＰＧＡ１００によれば、論理モジュール１や配線経路モジュール２４に救済不可能な不良があると、その不良の所在を示す位置情報が前記不揮発性記憶回路６に格納され、或いは使用禁止位置情報が前記不揮発性記憶回路６に記憶されている。ＦＰＧＡ１００の使用者は前記不揮発性記憶回路６から、２５６ビットの不良位置情報を読み出し、或いは16ビットで構成された使用禁止位置情報を読み出すことができる。これにより、当該ＦＰＧＡ１００の使用者は当該不良部分の影響を避けてそのＦＰＧＡを用いることができる。
【００２９】
例えばエリア１〜エリア２５６に1対1対応される不良位置情報の第１００番目乃至第１１０番目のビットが不良を意味する論理値にされているなら、エリアＥ１００〜Ｅ１１０に不良の存在する事が分かる。したがって、そのＦＰＧＡのユーザは、当該エリアＥ１００〜Ｅ１１０の不良に影響される部分を除いて、ＦＰＧＡ１００に対する制御データの設定を行うことができる。一方、不揮発性記憶回路６が18ビットの前記使用禁止位置情報を保有している場合には、その16ビットの情報で指定されるアドレスエリアの範囲を除いて、ＦＰＧＡ１００に対する制御データの設定を行うことができる。
【００３０】これにより、冗長構成によって救済可能な範囲を超えて不良が発生しても、或いは冗長の構成を全く持たなくても、当該ＦＰＧＡ１００それ自体を不良品として廃棄しなくても済み、そのＦＰＧＡの経済性を高めることができる。」
　
５．対比
（５−１）刊行物発明の「複数のパッド２１Ｃ」は、本願発明の「外部に露出する複数の入出力電極」に相当する。
　
（５−２）一般に、「ＦＰＧＡ」が、「内部に機能の変更が可能な複数の論理回路が配列され、しかも前記複数の論理回路の機能と、前記論理回路間の接続関係と前記論理回路と前記入出力電極との接続関係が外部から入力される設定データに基づいて設定される」こと、すなわち「書き換え可能な回路」であることは明らかであるから、刊行物発明の「ＦＰＧＡチップ２」は、本願発明の「内部に機能の変更が可能な複数の論理回路が配列され、しかも前記複数の論理回路の機能と、前記論理回路間の接続関係と前記論理回路と前記入出力電極との接続関係が外部から入力される設定データに基づいて設定される書き換え可能な集積回路素子」に相当する。
　
（５−３）刊行物発明の「システムＬＳＩチップ１」の内、「ＭＣＵ（マイクロコントローラ・ユニット）２ａ、ＤＳＰ（デジタルシグナルプロセッサ）２ｂ、メモリ２ｃ、回路構成が予め確定している特定機能の論理回路２ｄ，２ｅ，２ｆ」は、本願発明の「書き換え可能な集積回路素子のための周辺回路素子」に相当する。
　
（５−４）刊行物発明の「パッケージ基板４」は、本願発明の「絶縁基板」に相当する。
　
（５−５）刊行物発明の「ボンディングワイヤ４２を介して」「ＦＰＧＡチップ２の」「パッド２１ｃに接続した」「パッド４ａ」は、本願発明の「複数の入出力電極と半田等の接続手段を介して接続される複数の接続用電極」に相当する。また、引用刊行物１の図１からは、「回路未確定部１１におけるパッド１１ａ」は、「システムＬＳＩチップ１」の内、「ＭＣＵ（マイクロコントローラ・ユニット）２ａ、ＤＳＰ（デジタルシグナルプロセッサ）２ｂ、メモリ２ｃ、回路構成が予め確定している特定機能の論理回路２ｄ，２ｅ，２ｆ」と電気的に接続されていることが見て取れるから、刊行物発明の「パッド１１ａを」「パッケージ基板４上の複数のパッド４ａに接続」する「金属配線層２６」は、本願発明の「複数の接続用電極と」「周辺回路素子とを電気的に接続する複数の配線」に相当する。そして、刊行物発明の「パッド４ａ」及び「金属配線層２６」は、併せて本願発明の「配線回路パターン」に相当する。
　
（５−６）刊行物発明の「半導体集積回路装置」は、本願発明の「集積回路装置」に相当する。
　
（５−７）刊行物発明の「システムＬＳＩの論理回路の検証をする方法」にあっては、システムＬＳＩチップを含む半導体集積回路装置を使用するものであるから、本願発明の「集積回路装置の使用方法」に相当する。
　
（５−８）そうすると、本願発明と刊行物発明とは、
「外部に露出する複数の入出力電極を備え、内部に機能の変更が可能な複数の論理回路が配列され、しかも前記複数の論理回路の機能と、前記論理回路間の接続関係と前記論理回路と前記入出力電極との接続関係が外部から入力される設定データに基づいて設定される書き換え可能な集積回路素子と、
　前記書き換え可能な集積回路素子のための周辺回路素子と、
　前記書き換え可能な集積回路素子と前記周辺回路素子とが表面に実装され、且つ前記書き換え可能な集積回路素子と前記周辺回路素子とを電気的に接続する配線回路パターンを備えた絶縁基板とを有し、
　前記配線回路パターンは、前記複数の入出力電極と半田等の接続手段を介して接続される複数の接続用電極と前記複数の接続用電極と前記周辺回路素子とを電気的に接続する複数の配線とを備えた集積回路装置の使用方法。」
である点で一致し、次の３点で相違する。
　
（相違点１）本願発明の「集積回路装置」では、「前記書き換え可能な集積回路素子では、特定の機能が設定された１つの論理回路に対して予め２以上の前記入出力電極が割り当てられており、前記１つの論理回路と割り当てられた前記２以上の入出力電極の１つとが電気的に接続されるように前記接続関係が定められており、
　前記配線回路パターンは、前記２以上の入出力電極と前記接続手段を介して接続される２以上の前記接続用電極が、１つの前記配線に対してそれぞれ電気的に接続されるように構成されている」のに対して、刊行物発明では、「ＦＰＧＡチップ２」内に形成された論理回路と「複数のパッド２１Ｃ」の接続関係について、そのような特定がなされていない点。
　
（相違点２）本願発明では、「前記書き換え可能な集積回路素子の１つの前記論理回路に故障または損傷が生じた際には、故障または損傷が生じてない他の前記論理回路と前記入出力電極とを接続するように前記接続関係を切り換え」るのに対し、刊行物発明では、「ＦＰＧＡチップ２」内に形成された論理回路について、そのような特定がなされていない点。
　
（相違点３）本願発明では、「前記論理回路との間に接続関係が設定された前記入出力電極と前記接続用電極との接続部に接続不良が生じた際には、前記２以上の入出力電極のうち残りの前記入出力電極と前記論理回路とを接続するように前記接続関係を切り換える」のに対して、刊行物発明では、「ＦＰＧＡチップ２」内に形成された論理回路と「複数のパッド２１Ｃ」の接続関係について、そのような特定がなされていない点。
　
６．判断
（６−１）相違点１及び３について
　引用刊行物２には、例えば、「内部回路８に接続する端子切替回路９」「を備え」、「端子切替回路９を外部から制御するための制御用外部端子１１、通常使用する端子１２、端子１２の組立不良の場合に使用する予備端子１３が形成され」た「チップ１において、」「 端子１２に組立不良が生じていて、予備端子１３の接続が正常である場合、制御用外部端子１１の入力をキャリア基板上で“Ｌ”に固定することにより、予備端子１３からの信号の入出力を行うように切り替える」ことにより、「内部回路とキャリア基板との組立工程における配線の組立不良を救済する」方法が記載されており、刊行物発明においても、システムＬＳＩの論理回路の検証をする際に、「パッド２１Ｃ」と「パッド４ｃ」との接続部に接続不良が生じることは、当業者であれば、十分予想しうることであるから、刊行物発明に対して、引用刊行物２に記載された技術を適用することにより、本願発明のように、「前記書き換え可能な集積回路素子では、特定の機能が設定された１つの論理回路に対して予め２以上の前記入出力電極が割り当てられており、前記１つの論理回路と割り当てられた前記２以上の入出力電極の１つとが電気的に接続されるように前記接続関係が定められており、前記配線回路パターンは、前記２以上の入出力電極と前記接続手段を介して接続される２以上の前記接続用電極が、１つの前記配線に対してそれぞれ電気的に接続されるように構成」し、「前記論理回路との間に接続関係が設定された前記入出力電極と前記接続用電極との接続部に接続不良が生じた際には、前記２以上の入出力電極のうち残りの前記入出力電極と前記論理回路とを接続するように前記接続関係を切り換える」ことは、当業者が必要に応じて適宜なし得たことである。
　したがって、相違点１及び３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（６−２）相違点２について
　引用刊行物３の「上記したＦＰＧＡ１００によれば、論理モジュール１や配線経路モジュール２４に救済不可能な不良があると、その不良の所在を示す位置情報が前記不揮発性記憶回路６に格納され、或いは使用禁止位置情報が前記不揮発性記憶回路６に記憶されている。ＦＰＧＡ１００の使用者は前記不揮発性記憶回路６から、２５６ビットの不良位置情報を読み出し、或いは16ビットで構成された使用禁止位置情報を読み出すことができる。これにより、当該ＦＰＧＡ１００の使用者は当該不良部分の影響を避けてそのＦＰＧＡを用いることができる。」（【００２８】）という記載部分からは、ＦＰＧＡに不良箇所があると、その箇所を避けてＦＰＧＡを用いるという技術思想が記載されているものと認められる。そして、刊行物発明においても、システムＬＳＩの論理回路の検証をする際に、「ＦＰＧＡチップ２」内に形成された論理回路の一部に不良が存在することは、当業者であれば、十分予想しうることであるから、刊行物発明に対して、引用刊行物３に記載された技術思想を適用することにより、本願発明のように、「前記書き換え可能な集積回路素子の１つの前記論理回路に故障または損傷が生じた際には、故障または損傷が生じてない他の前記論理回路と前記入出力電極とを接続するように前記接続関係を切り換え」る構成とすることは、当業者が必要に応じて適宜なし得たことである。
　したがって、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（６−３）まとめ
　以上検討したとおり、本願発明と刊行物発明との相違点は、いずれも、引用刊行物２及び３に記載された公知の技術を勘案することにより、当業者が、容易に想到し得た範囲に含まれる程度のものにすぎず、本願発明は、引用刊行物１ないし３に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
７．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。