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　特願２００６−　４９６０５「集積センサを搭載した積層型半導体装置」拒絶査定不服審判事件〔平成１９年　９月　６日出願公開、特開２００７−２２８４６０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯、本願発明
　本願は、平成１８年２月２７日の出願であって、平成２３年６月９日付けで拒絶理由が通知され、平成２３年８月１２日付けで意見書が提出されると同時に手続補正がなされたが、平成２３年１０月６日付け（発送日同年１０月１１日）で拒絶査定がなされたものである。
　本件は、本願についてなされた上記拒絶査定を不服として平成２４年１月１１日付けで請求された拒絶査定不服審判であって、同時に手続補正がなされたものである。
　本願の発明は、平成２４年１月１１日付け手続補正書により補正された特許請求の範囲、明細書及び図面の記載からみて、その特許請求の範囲に記載されたとおりのものであるところ、その特許請求の範囲の請求項４に係る発明（以下「本願発明」という。）は、次のとおりのものである。 
　　
「マトリックス状に配置された複数の画素を有すると共に、アドレス指定によって前記画素の各々を選択する、二つあるいは三つ以上の半導体回路層を積層してなる三次元積層構造を持つアドレス指定型イメージセンサであって、
　複数の前記画素を所定数毎に共通ノードに並列接続して構成された複数の画素ブロックと、
　前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素をリセットするためのリセットトランジスタと、
　複数の前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素から送出される信号を増幅する増幅トランジスタとを備え、
　前記画素ブロックの各々において、前記画素の各々は、照射された光に応じて信号電荷を生成する光電変換素子と、その光電変換素子と当該画素ブロックの前記共通ノードとの間の経路に設けられた第１ゲート素子とを含んでおり、
　前記三次元積層構造は、前記光電変換素子が内部に形成された第１半導体回路層と、その第１半導体回路層に機械的・電気的に接続された第２半導体回路層とを少なくとも含んでいて、前記光電変換素子との電気的接続は、前記第１半導体回路層または前記第２半導体回路層の内部に埋設された埋込配線または導電性コンタクトプラグを用いて行われており、
　前記光電変換素子に加えて、前記第１ゲート素子と前記リセットトランジスタと前記増幅トランジスタが前記第１半導体回路層の中に形成され、前記埋込配線または前記導電性コンタクトプラグは、前記増幅トランジスタに電気的に接続されていることを特徴とするアドレス指定型イメージセンサ。」
　　
２　引用文献１の記載
　原査定の拒絶の理由に引用された特開２００６−４９３６１号公報（以下「引用文献１」という。）には、図面と共に下記の記載がある。
　　
「【０００１】
　本発明はＭＯＳ型固体撮像装置を備えた半導体モジュール、及びＭＯＳ型固体撮像装置に関する。」
　　
「【００３６】
　図１は、本発明に係る半導体モジュールの実施の形態の基本構造を示す。本実施の形態に係る半導体モジュール３１は、ＭＯＳ型固体撮像装置（以下、ＭＯＳイメージセンサチップという）３２と信号処理（ＤＳＰ）チップ３３を上下に重ねて構成される。信号処理チップ３３は、ＭＯＳイメージセンサチップ３２に接続され、ＭＯＳイメージセンサの出力を受けて信号処理するチップとする。勿論、さらにＭＯＳイメージセンサを制御する機能を持っても良い。
　【００３７】
　ＭＯＳイメージセンサチップ３２は、裏面入射型に構成される。裏面入射型のＭＯＳイメージセンサチップ３２は、基板表面側に配線層が形成され、この配線層と反対側の基板裏面側から光を入射させるように構成される。図２に、裏面入射型のＭＯＳイメージセンサチップ３２の概略を示す。この裏面入射型のＭＯＳイメージセンサチップ３２は、半導体基板４１の裏面４１ｂ側に光入射面を有する光電変換素子であるフォトダイオードＰＤを有し、基板４１の表面側にフォトダイオードＰＤの信号電荷を読み出す手段となる複数のＭＯＳトランジスタＴｒを形成し、さらに表面側に層間絶縁膜４２を介して多層配線４３を形成してなる配線層４４を形成して成る。フォトダイオードＰＤは、例えば基板４１の表面４１ａ側から裏面４１ｂ側に至るように形成される。光Ｌが入射される裏面４１ｂ側には、パシベーション膜４５を介してカラーフィルタ４６及びその上に各画素に対応したオンチップマイクロレンズ４７が形成される。なお、配線層４４上にさらに例えばシリコン基板による支持基板を貼り合せた構成とすることもできる。
　【００３８】
　ＭＯＳイメージセンサチップ３２の配線層４４側の面（支持基板を有する場合は、支持基板の面）の少なくとも画素部（いわゆる画素領域部）に対応する領域には、後述するように単位画素セル、あるいは複数画素をまとめたセル毎に多数のマイクロパッド３４が形成される。また、信号処理チップ３３の配線層側の面には、ＭＯＳイメージセンサチップ３２のマイクロパッド３４に対応する多数のマイクロパッド３５が形成される。そして、ＭＯＳイメージセンサチップ３２と信号処理チップ３３とは、互いにマイクロパッド３４及び３５が対向するように重ねて配置され、対応するマイクロパッド３４及び３５間をマイクロバンプ３６を介して電気的に接続して一体化される。マイクロパッド３４、３５は、通常のパッドよりも小さいマイクロパッドで形成される。例えば、通常の５０μｍ角のパッドより小さい１０μｍ角のマイクロパッドで形成することができる。このマイクロパッドにマイクロバンプ３６が形成される。このマイクロパッド３４、３５は、通常のパッド配置と異なり、チップの中心付近に多数形成することが可能である。マイクロバンプ３６（後述のマイクロバンプ３９も同様）の大きさとしては、径が３０μｍ以下、さらには１０μｍ〜５μｍの小さい径とすることができる。
　【００３９】
　マイクロパッド３４、３５及びマイクロバンプ３６は、ＭＯＳイメージセンサチップ３２の画素部に対応して多数形成される。好ましくは、後述するように、画素部の周辺に対応する領域にもマイクロパッド３７、３８及びマイクロバンプ３９が形成される。」
　　
「【００４１】
　信号処理チップ３３とＭＯＳイメージセンサチップ３２とは、マイクロバンプ３６、３９を介して接続された後、少なくとも周辺部において封止部材５２、例えば樹脂にて封止される。
　【００４２】
　本実施の形態の半導体モジュール３１によれば、図１の構成により、従来例２の問題である基板中に貫通配線を形成することによる製造工程の煩雑さやコストアップや歩留りの低下、画素回路による画素の開口率の減少問題、貫通配線を通すための領域の光学的な無駄な面積の増加、等を解決することができる。すなわち、裏面入射型であることにより画素の開口率が増加する。マイクロバンプ３６、３９により両チップ３２及び３３を接続するので、製造を容易にし、歩留りを向上することがでる。貫通配線を使用せずマイクロバンプ３６、３９で接続するので、光学的な無駄な面積を低減することができる。」
　　
「【００４４】
　図３は、ＭＯＳイメージセンサチップ３２のブロック図である。このＭＯＳイメージセンサチップ３２は、中央領域の画素部５３にセル５４が多数配列されている。セル５４は、単位画素でも良く、あるいは複数の画素を含んで形成しても良い。そして、セル５４毎に前述した配線層側にマイクロパッド３４（図１参照）が配列され、画素からの出力を出すように成される。画素部５３の周りには、画素駆動部５５を有している。この画素駆動部５５には、画素を駆動するための信号や電源やグランド（ＧＮＤ）を供給するための画素駆動用のマイクロパッド３７（図１参照）が多数配列される。画素駆動部５５の周りには、テスト用の通常パッド５７が配列されたテスト用パッド部５６が形成される。」
　　
「【００４６】
　セル５４の一例を図５に示す。本実施の形態では、４画素をまとめて１つのセル５４としている。本実施の形態のセル５４は、４つのフォトダイオードＰＤ〔ＰＤ1 ，ＰＤ2 ，ＰＤ3 ，ＰＤ4 〕を有し、各フォトダイオードＰＤ1 〜ＰＤ4 が夫々対応する４つの転送トランジスタ６１〔６１１、６１２、６１３、６１４〕に接続され。各転送トランジスタ６１〔６１１〜６１４〕の各ゲートには転送パルスが供給される転送配線６２〔６２１〜６２４〕に接続される。各転送トランジスタ６１１〜６１４のドレインは、共通接続されてリセットトランジスタ６３のソースに接続されると共に、転送トランジスタ６１のドレインとリセットトランジスタ６３のソース間のいわゆるフローティングディフュージョンＦＤが増幅トランジスタ６４に接続される。リセットトランジスタ６３のドレインは電源電圧が供給される電源配線６５に接続され、そのゲートはリセットパルスが供給されるリセット配線６７に接続される。また、従来例の図１４の選択トランジスタの位置に活性化トランジスタ６８が設けられる。すなわち、ドレインを電源配線６５に接続した活性化トランジスタ６８が設けられ、そのソースが増幅トランジスタ６４のドレインに接続される。活性化トランジスタ６８のゲートは活性化パルスが供給される活性化配線６９が接続される。増幅トランジスタ６４のソースに注入トランジスタ７０が接続される。注入トランジスタ７０のソースはグランド（ＧＮＤ）に接続され、そのゲートは注入パルスが供給される注入配線７３に接続される。そして、増幅トランジスタ６４と注入トランジスタ７０との接続中点が出力線（あるいは出力端子）７２に接続される。」
　　
「【００５１】
　出力線７２の電位はマイクロバンプ３６を通り、信号処理チップ３３に入る（図１参照）。信号処理チップ３３では信号レベルとリセットレベルの差をアナログ／デジタル変換してから、デジタル信号処理を行う。ここでは、４つのフォトダイオードＰＤのうち、１個のフォトダイオードＰＤ1 の信号を読出した。同様の動作を、他の３つのフォトダイオードＰＤ2 〜ＰＤ4 にも順番に行う。」
　　
「【００７４】
　ＭＯＳイメージセンサチップを裏面入射型にして、イメージセンサチップと信号処理チップ間を配線側どうしでマイクロバンプ３６、３９を介して接続するので、従来例２のような貫通穴形成プロセスを不要とし、工程を削減することができる。これにより、製造プロセスを容易にし、歩留りを向上することができる。また、回路や貫通穴用スペースで感光領域を減らさずに済むので、感度を向上することができ、斜め光に対する非対称性を防ぐことができる。」
　　
３　対比
（１）引用文献１に記載された発明
　引用文献１には、半導体モジュールが記載され、
　「半導体モジュール３１は、ＭＯＳ型固体撮像装置（以下、ＭＯＳイメージセンサチップという）３２と信号処理（ＤＳＰ）チップ３３を上下に重ねて構成され」、「信号処理チップ３３は、ＭＯＳイメージセンサチップ３２に接続され、ＭＯＳイメージセンサの出力を受けて信号処理するチップと」（段落【００３６】）し、
　「裏面入射型のＭＯＳイメージセンサチップ３２は、基板表面側に配線層が形成され、この配線層と反対側の基板裏面側から光を入射させるように構成され」、「この裏面入射型のＭＯＳイメージセンサチップ３２は、半導体基板４１の裏面４１ｂ側に光入射面を有する光電変換素子であるフォトダイオードＰＤを有し、基板４１の表面側にフォトダイオードＰＤの信号電荷を読み出す手段となる複数のＭＯＳトランジスタＴｒを形成し、さらに表面側に層間絶縁膜４２を介して多層配線４３を形成してなる配線層４４を形成して成」（段落【００３７】）り、
　「ＭＯＳイメージセンサチップ３２の配線層４４側の面」「の少なくとも画素部（いわゆる画素領域部）に対応する領域には、」「複数画素をまとめたセル毎に多数のマイクロパッド３４が形成され」、「信号処理チップ３３の配線層側の面には、ＭＯＳイメージセンサチップ３２のマイクロパッド３４に対応する多数のマイクロパッド３５が形成され」、「そして、ＭＯＳイメージセンサチップ３２と信号処理チップ３３とは、互いにマイクロパッド３４及び３５が対向するように重ねて配置され、対応するマイクロパッド３４及び３５間をマイクロバンプ３６を介して電気的に接続して一体化され」（段落【００３８】）、
　「このＭＯＳイメージセンサチップ３２は、中央領域の画素部５３にセル５４が多数配列され」、「セル５４は、」「複数の画素を含んで形成し」、「そして、セル５４毎に」「配線層側にマイクロパッド３４」「が配列され、画素からの出力を出すように成され（段落【００４４】）、
　「セル５４は、４つのフォトダイオードＰＤ〔ＰＤ1 ，ＰＤ2 ，ＰＤ3 ，ＰＤ4 〕を有し、各フォトダイオードＰＤ1 〜ＰＤ4 が夫々対応する４つの転送トランジスタ６１〔６１１、６１２、６１３、６１４〕に接続され」、「各転送トランジスタ６１〔６１１〜６１４〕の各ゲートには転送パルスが供給される転送配線６２〔６２１〜６２４〕に接続され」、「各転送トランジスタ６１１〜６１４のドレインは、共通接続されてリセットトランジスタ６３のソースに接続されると共に、転送トランジスタ６１のドレインとリセットトランジスタ６３のソース間のいわゆるフローティングディフュージョンＦＤが増幅トランジスタ６４に接続され」、「リセットトランジスタ６３のドレインは電源電圧が供給される電源配線６５に接続され、そのゲートはリセットパルスが供給されるリセット配線６７に接続され」、「増幅トランジスタ６４と注入トランジスタ７０との接続中点が出力線（あるいは出力端子）７２に接続され」（段落【００４６】）、
　「出力線７２の電位はマイクロバンプ３６を通り、信号処理チップ３３に入」（段落【００５１】）る。
　　
　したがって、引用文献１には、次の発明（以下「引用発明」という。）が記載されている。
　　
「半導体モジュール３１は、ＭＯＳ型固体撮像装置（以下、ＭＯＳイメージセンサチップという）３２と信号処理（ＤＳＰ）チップ３３を上下に重ねて構成され、信号処理チップ３３は、ＭＯＳイメージセンサチップ３２に接続され、ＭＯＳイメージセンサの出力を受けて信号処理するチップとし、
　裏面入射型のＭＯＳイメージセンサチップ３２は、基板表面側に配線層が形成され、この配線層と反対側の基板裏面側から光を入射させるように構成され、この裏面入射型のＭＯＳイメージセンサチップ３２は、半導体基板４１の裏面４１ｂ側に光入射面を有する光電変換素子であるフォトダイオードＰＤを有し、基板４１の表面側にフォトダイオードＰＤの信号電荷を読み出す手段となる複数のＭＯＳトランジスタＴｒを形成し、さらに表面側に層間絶縁膜４２を介して多層配線４３を形成してなる配線層４４を形成して成り、
　ＭＯＳイメージセンサチップ３２の配線層４４側の面の少なくとも画素部（いわゆる画素領域部）に対応する領域には、複数画素をまとめたセル毎に多数のマイクロパッド３４が形成され、信号処理チップ３３の配線層側の面には、ＭＯＳイメージセンサチップ３２のマイクロパッド３４に対応する多数のマイクロパッド３５が形成され、そして、ＭＯＳイメージセンサチップ３２と信号処理チップ３３とは、互いにマイクロパッド３４及び３５が対向するように重ねて配置され、対応するマイクロパッド３４及び３５間をマイクロバンプ３６を介して電気的に接続して一体化され、
　このＭＯＳイメージセンサチップ３２は、中央領域の画素部５３にセル５４が多数配列され、セル５４は、複数の画素を含んで形成し、そして、セル５４毎に配線層側にマイクロパッド３４が配列され、画素からの出力を出すように成され、
　セル５４は、４つのフォトダイオードＰＤ〔ＰＤ1 ，ＰＤ2 ，ＰＤ3 ，ＰＤ4 〕を有し、各フォトダイオードＰＤ1 〜ＰＤ4 が夫々対応する４つの転送トランジスタ６１〔６１１、６１２、６１３、６１４〕に接続され、各転送トランジスタ６１〔６１１〜６１４〕の各ゲートには転送パルスが供給される転送配線６２〔６２１〜６２４〕に接続され、各転送トランジスタ６１１〜６１４のドレインは、共通接続されてリセットトランジスタ６３のソースに接続されると共に、転送トランジスタ６１のドレインとリセットトランジスタ６３のソース間のいわゆるフローティングディフュージョンＦＤが増幅トランジスタ６４に接続され、リセットトランジスタ６３のドレインは電源電圧が供給される電源配線６５に接続され、そのゲートはリセットパルスが供給されるリセット配線６７に接続され、増幅トランジスタ６４と注入トランジスタ７０との接続中点が出力線（あるいは出力端子）７２に接続され、
　出力線７２の電位はマイクロバンプ３６を通り、信号処理チップ３３に入る
　ことを特徴とする半導体モジュール。
　　
（２）対比
　本願発明と引用発明とを対比する。
　　
（ア）「マトリックス状に配置された複数の画素を有すると共に、アドレス指定によって前記画素の各々を選択する、二つあるいは三つ以上の半導体回路層を積層してなる三次元積層構造を持つアドレス指定型イメージセンサ」
　　
（ア-1）「マトリックス状に配置された複数の画素を有する」
　引用発明は、「ＭＯＳイメージセンサチップ３２」を有し、「このＭＯＳイメージセンサチップ３２は、中央領域の画素部５３にセル５４が多数配列され、セル５４は、複数の画素を含んで形成し」ているものであり、「図３は、ＭＯＳイメージセンサチップ３２のブロック図である」（段落【００４４】）。図３によると、セル５４の配列はマトリックス状であるから、引用発明は、「マトリックス状に配置された複数の画素を有する」といえる。
　　
（ア-2）「アドレス指定によって前記画素の各々を選択する」
　引用発明は、「ＭＯＳイメージセンサチップ３２」を有しているところ、ＭＯＳイメージセンサは、アドレス指定によって画素の各々を選択するものと認められるから、引用発明は、「アドレス指定によって前記画素の各々を選択する」といえる。
　　
（ア-3）「二つあるいは三つ以上の半導体回路層を積層してなる三次元積層構造を持つアドレス指定型イメージセンサ」
　引用発明は、「半導体モジュール」であって、「半導体モジュール３１は、ＭＯＳ型固体撮像装置（以下、ＭＯＳイメージセンサチップという）３２と信号処理（ＤＳＰ）チップ３３を上下に重ねて構成され」ており、「ＭＯＳ型固体撮像装置（以下、ＭＯＳイメージセンサチップという）３２」、「信号処理（ＤＳＰ）チップ３３」は、半導体回路層といえ、引用発明は「二つの半導体回路層を積層してなる三次元積層構造を持つ」といえる。
　そして、引用発明は、「ＭＯＳイメージセンサチップ３２」を有しているところ、上記（ア-2）のとおり、「アドレス指定によって前記画素の各々を選択する」といえるから、「アドレス指定型」といえ、また、引用発明は、「ＭＯＳイメージセンサチップ３２」を有しているから、引用発明は、「アドレス指定型イメージセンサ」といえる。
　したがって、引用発明は、「二つあるいは三つ以上の半導体回路層を積層してなる三次元積層構造を持つアドレス指定型イメージセンサ」といえる。
　　
（ア-4）まとめ
　以上のとおり、引用発明は、「マトリックス状に配置された複数の画素を有すると共に、アドレス指定によって前記画素の各々を選択する、二つあるいは三つ以上の半導体回路層を積層してなる三次元積層構造を持つアドレス指定型イメージセンサ」といえる。
　　
（イ）「複数の前記画素を所定数毎に共通ノードに並列接続して構成された複数の画素ブロックと、前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素をリセットするためのリセットトランジスタと、複数の前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素から送出される信号を増幅する増幅トランジスタとを備え」
　　
（イ-1）「複数の前記画素を所定数毎に共通ノードに並列接続して構成された複数の画素ブロック」
　引用発明においては、「このＭＯＳイメージセンサチップ３２は、中央領域の画素部５３にセル５４が多数配列され、セル５４は、複数の画素を含んで形成し、」「セル５４は、４つのフォトダイオードＰＤ〔ＰＤ1 ，ＰＤ2 ，ＰＤ3 ，ＰＤ4 〕を有し、各フォトダイオードＰＤ1 〜ＰＤ4 が夫々対応する４つの転送トランジスタ６１〔６１１、６１２、６１３、６１４〕に接続され、」「各転送トランジスタ６１１〜６１４のドレインは、共通接続されてリセットトランジスタ６３のソースに接続される」ものである。
　セル５４は、４つのフォトダイオードＰＤは４つの転送トランジスタ６１を介して、共通にリセットトランジスタ６３のソースに接続されており、フォトダイオードＰＤと転送トランジスタ６１との構成は、フォトダイオードを含んでいるから画素といえ、「複数の前記画素を所定数毎に共通ノードに並列接続して構成された画素ブロック」を有しているといえる。
　そして、「このＭＯＳイメージセンサチップ３２は、中央領域の画素部５３にセル５４が多数配列され」ているから、引用発明は、「複数の前記画素を所定数毎に共通ノードに並列接続して構成された複数の画素ブロック」を備えているといえる。
　　
（イ-2）「前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素をリセットするためのリセットトランジスタ」
　引用発明においては、「セル５４は、４つのフォトダイオードＰＤ〔ＰＤ1 ，ＰＤ2 ，ＰＤ3 ，ＰＤ4 〕を有し、各フォトダイオードＰＤ1 〜ＰＤ4 が夫々対応する４つの転送トランジスタ６１〔６１１、６１２、６１３、６１４〕に接続され、」「各転送トランジスタ６１１〜６１４のドレインは、共通接続されてリセットトランジスタ６３のソースに接続される」ものである。
　引用発明の「リセットトランジスタ６３」は、「前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素をリセットするためのリセットトランジスタ」といえる。
　　
（イ-3）「複数の前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素から送出される信号を増幅する増幅トランジスタ」
　引用発明においては、「セル５４は、４つのフォトダイオードＰＤ〔ＰＤ1 ，ＰＤ2 ，ＰＤ3 ，ＰＤ4 〕を有し、各フォトダイオードＰＤ1 〜ＰＤ4 が夫々対応する４つの転送トランジスタ６１〔６１１、６１２、６１３、６１４〕に接続され、各転送トランジスタ６１〔６１１〜６１４〕の各ゲートには転送パルスが供給される転送配線６２〔６２１〜６２４〕に接続され、各転送トランジスタ６１１〜６１４のドレインは、共通接続されてリセットトランジスタ６３のソースに接続されると共に、転送トランジスタ６１のドレインとリセットトランジスタ６３のソース間のいわゆるフローティングディフュージョンＦＤが増幅トランジスタ６４に接続され」るものである。
　引用発明の「増幅トランジスタ６４」は、「複数の前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素から送出される信号を増幅する増幅トランジスタ」といえる。
　　
（イ-4）まとめ
　以上のとおり、引用発明は、「複数の前記画素を所定数毎に共通ノードに並列接続して構成された複数の画素ブロックと、前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素をリセットするためのリセットトランジスタと、複数の前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素から送出される信号を増幅する増幅トランジスタとを備え」ているといえる。
　　
（ウ）「前記画素ブロックの各々において、前記画素の各々は、照射された光に応じて信号電荷を生成する光電変換素子と、その光電変換素子と当該画素ブロックの前記共通ノードとの間の経路に設けられた第１ゲート素子とを含んでおり」
　　
　引用発明においては、「セル５４は、４つのフォトダイオードＰＤ〔ＰＤ1 ，ＰＤ2 ，ＰＤ3 ，ＰＤ4 〕を有し、各フォトダイオードＰＤ1 〜ＰＤ4 が夫々対応する４つの転送トランジスタ６１〔６１１、６１２、６１３、６１４〕に接続され、」「各転送トランジスタ６１１〜６１４のドレインは、共通接続されてリセットトランジスタ６３のソースに接続される」ものである。
　引用発明の「フォトダイオードＰＤ」は、「照射された光に応じて信号電荷を生成する光電変換素子」といえ、引用発明の「転送トランジスタ６１」は、「その光電変換素子と当該画素ブロックの前記共通ノードとの間の経路に設けられた第１ゲート素子」といえる。
　「光電変換素子」と「転送トランジスタ」との構成は、「光電変換素子」を含んでいるから「画素」といえ、上記（イ-1）のとおり、引用発明は「複数の画素ブロック」を備えているから、引用発明は、「前記画素ブロックの各々において、前記画素の各々は、照射された光に応じて信号電荷を生成する光電変換素子と、その光電変換素子と当該画素ブロックの前記共通ノードとの間の経路に設けられた第１ゲート素子とを含んで（おり）」いるといえる。
　　
（エ）「前記三次元積層構造は、前記光電変換素子が内部に形成された第１半導体回路層と、その第１半導体回路層に機械的・電気的に接続された第２半導体回路層とを少なくとも含んでいて、前記光電変換素子との電気的接続は、前記第１半導体回路層または前記第２半導体回路層の内部に埋設された埋込配線または導電性コンタクトプラグを用いて行われており」
　　
　上記（ア-3）のとおり、引用発明は「三次元構造を持つアドレス指定型イメージセンサ」であり、さらに、引用発明は、「半導体モジュール３１は、ＭＯＳ型固体撮像装置（以下、ＭＯＳイメージセンサチップという）３２と信号処理（ＤＳＰ）チップ３３を上下に重ねて構成され、信号処理チップ３３は、ＭＯＳイメージセンサチップ３２に接続され、ＭＯＳイメージセンサの出力を受けて信号処理するチップとし、」
「ＭＯＳイメージセンサチップ３２の配線層４４側の面の少なくとも画素部（いわゆる画素領域部）に対応する領域には、複数画素をまとめたセル毎に多数のマイクロパッド３４が形成され、信号処理チップ３３の配線層側の面には、ＭＯＳイメージセンサチップ３２のマイクロパッド３４に対応する多数のマイクロパッド３５が形成され、そして、ＭＯＳイメージセンサチップ３２と信号処理チップ３３とは、互いにマイクロパッド３４及び３５が対向するように重ねて配置され、対応するマイクロパッド３４及び３５間をマイクロバンプ３６を介して電気的に接続して一体化され、」るものであり、
　「ＭＯＳイメージセンサチップ３２」は、「前記光電変換素子が内部に形成された第１半導体回路層」といえ、「信号処理チップ３３」は、「第２半導体回路層」いえるから、
　引用発明は、「前記三次元積層構造は、前記光電変換素子が内部に形成された第１半導体回路層と、その第１半導体回路層に機械的・電気的に接続された第２半導体回路層とを少なくとも含んでい」るといえる。
　しかしながら、引用発明においては、「前記光電変換素子との電気的接続は、前記第１半導体回路層または前記第２半導体回路層の内部に埋設された埋込配線または導電性コンタクトプラグを用いて行われて」おらず、本願発明と相違する。
　　
（オ）「前記光電変換素子に加えて、前記第１ゲート素子と前記リセットトランジスタと前記増幅トランジスタが前記第１半導体回路層の中に形成され、前記埋込配線または前記導電性コンタクトプラグは、前記増幅トランジスタに電気的に接続されている」
　　
　引用発明においては、
「このＭＯＳイメージセンサチップ３２は、中央領域の画素部５３にセル５４が多数配列され、セル５４は、複数の画素を含んで形成し、そして、セル５４毎に配線層側にマイクロパッド３４が配列され、画素からの出力を出すように成され、
　セル５４は、４つのフォトダイオードＰＤ〔ＰＤ1 ，ＰＤ2 ，ＰＤ3 ，ＰＤ4 〕を有し、各フォトダイオードＰＤ1 〜ＰＤ4 が夫々対応する４つの転送トランジスタ６１〔６１１、６１２、６１３、６１４〕に接続され、各転送トランジスタ６１〔６１１〜６１４〕の各ゲートには転送パルスが供給される転送配線６２〔６２１〜６２４〕に接続され、各転送トランジスタ６１１〜６１４のドレインは、共通接続されてリセットトランジスタ６３のソースに接続されると共に、転送トランジスタ６１のドレインとリセットトランジスタ６３のソース間のいわゆるフローティングディフュージョンＦＤが増幅トランジスタ６４に接続され、リセットトランジスタ６３のドレインは電源電圧が供給される電源配線６５に接続され、そのゲートはリセットパルスが供給されるリセット配線６７に接続され」ている。
　「ＭＯＳイメージセンサチップ３２」は、「フォトダイオード」、「転送トランジスタ」、「リセットトランジスタ」、「増幅トランジスタ」を有しており、「フォトダイオード」は、「光電変換素子」といえ、「転送トランジスタ」は、「第１ゲート素子」といえ、上記（エ）のとおり、「ＭＯＳイメージセンサチップ３２」は、「第１半導体回路層」といえるから、引用発明は、「前記光電変換素子に加えて、前記第１ゲート素子と前記リセットトランジスタと前記増幅トランジスタが前記第１半導体回路層の中に形成され」るといえる。
　しかしながら、引用発明は、「前記埋込配線または前記導電性コンタクトプラグは、前記増幅トランジスタに電気的に接続されている」ものではなく、本願発明と相違する。
　　
（３）一致点、相違点
　以上より、本願発明と引用発明との一致点、相違点は以下のとおりである。
　　
（一致点）
　マトリックス状に配置された複数の画素を有すると共に、アドレス指定によって前記画素の各々を選択する、二つあるいは三つ以上の半導体回路層を積層してなる三次元積層構造を持つアドレス指定型イメージセンサであって、
　複数の前記画素を所定数毎に共通ノードに並列接続して構成された複数の画素ブロックと、
　前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素をリセットするためのリセットトランジスタと、
　複数の前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素から送出される信号を増幅する増幅トランジスタとを備え、
　前記画素ブロックの各々において、前記画素の各々は、照射された光に応じて信号電荷を生成する光電変換素子と、その光電変換素子と当該画素ブロックの前記共通ノードとの間の経路に設けられた第１ゲート素子とを含んでおり、
　前記三次元積層構造は、前記光電変換素子が内部に形成された第１半導体回路層と、その第１半導体回路層に機械的・電気的に接続された第２半導体回路層とを少なくとも含んでいて、
　前記光電変換素子に加えて、前記第１ゲート素子と前記リセットトランジスタと前記増幅トランジスタが前記第１半導体回路層の中に形成されていることを特徴とするアドレス指定型イメージセンサ。
　　
（相違点）
　本願発明が、「前記光電変換素子との電気的接続は、前記第１半導体回路層または前記第２半導体回路層の内部に埋設された埋込配線または導電性コンタクトプラグを用いて行われており、」「前記埋込配線または前記導電性コンタクトプラグは、前記増幅トランジスタに電気的に接続され」ているのに対し、引用発明がそうではない点。
　　
４　相違点の判断等
（１）相違点について
　引用発明は、
「裏面入射型のＭＯＳイメージセンサチップ３２は、基板表面側に配線層が形成され、この配線層と反対側の基板裏面側から光を入射させるように構成され、この裏面入射型のＭＯＳイメージセンサチップ３２は、半導体基板４１の裏面４１ｂ側に光入射面を有する光電変換素子であるフォトダイオードＰＤを有し、基板４１の表面側にフォトダイオードＰＤの信号電荷を読み出す手段となる複数のＭＯＳトランジスタＴｒを形成し、さらに表面側に層間絶縁膜４２を介して多層配線４３を形成してなる配線層４４を形成して成り、
　ＭＯＳイメージセンサチップ３２の配線層４４側の面の少なくとも画素部（いわゆる画素領域部）に対応する領域には、複数画素をまとめたセル毎に多数のマイクロパッド３４が形成され、
　このＭＯＳイメージセンサチップ３２は、中央領域の画素部５３にセル５４が多数配列され、セル５４は、複数の画素を含んで形成し、そして、セル５４毎に配線層側にマイクロパッド３４が配列され、画素からの出力を出すように成され」るものである。
　マイクロパッド３４が、画素からの出力を出すようになされているから、画素、すなわち、フォトダイオードＰＤとマイクロパッド３４とが電気的に接続されていることは明らかであり、ＭＯＳイメージセンサチップ３２は、層間絶縁膜４２を介して多層配線４３を形成してなる配線層４４を形成して成っており、フォトダイオードＰＤと配線層４４、マイクロパッド３４と配線層４４が、電気的に接続されていることは明らかである。
　そして、素子と配線とをコンタクトプラグを用いて接続することは周知の技術（特開２００５−３５３９９４号公報（特に、段落【０００５】、【０００６】、図９、段落【００１１】、図１０におけるプラグ層７０７３、及び段落【００３２】、図１におけるプラグ層９、１２参照）、特開２００４−１６５２３６号公報（特に、段落【０００５】、図４におけるコンタクトプラグ２１２、２２２、２３２、及び段落【００２６】、図１におけるコンタクトプラグ６１２、６２６、６３６参照）、特開２００１−２９８１７６号公報（段落【００２９】、図１０、図１８におけるタングステンプラグ３７ａ参照）、特開２００５−５５７３号公報（段落【００２６】、図１２におけるコンタクトプラグ参照））であり、素子と電気的接続を得るために埋め込み配線を用いることは、原査定の拒絶の理由に引用された特開２００１−３３９０５７号公報（以下「引用文献２」という。特に、段落【００２５】、図２、図３における埋め込み配線３４参照）に記載されており、引用発明にこれらの技術を適用して、フォトダイオードＰＤ、すなわち光電変換素子との電気的接続をコンタクトプラグまたは埋め込み配線を用いて行い、「前記光電変換素子との電気的接続は、前記第１半導体回路層または前記第２半導体回路層の内部に埋設された埋込配線または導電性コンタクトプラグを用いて行われて」るようにすることは、当業者が容易に想到することができたことである。
　また、引用発明は、
「セル５４は、・・・増幅トランジスタ６４と注入トランジスタ７０との接続中点が出力線（あるいは出力端子）７２に接続され、
　出力線７２の電位はマイクロバンプ３６を通り、信号処理チップ３３に入（る）」り、
「ＭＯＳイメージセンサチップ３２の配線層４４側の面の少なくとも画素部（いわゆる画素領域部）に対応する領域には、複数画素をまとめたセル毎に多数のマイクロパッド３４が形成され、信号処理チップ３３の配線層側の面には、ＭＯＳイメージセンサチップ３２のマイクロパッド３４に対応する多数のマイクロパッド３５が形成され、そして、ＭＯＳイメージセンサチップ３２と信号処理チップ３３とは、互いにマイクロパッド３４及び３５が対向するように重ねて配置され、対応するマイクロパッド３４及び３５間をマイクロバンプ３６を介して電気的に接続して一体化され」るものであるから、増幅トランジスタ６４は、電気的にマイクロパッド３４に接続しているものと認められる。
　そして、上記のとおり、素子と配線とをコンタクトプラグを用いて接続することは周知の技術であり、素子と電気的接続を得るために埋め込み配線を用いることは、引用文献２に記載されており、引用発明にこれらの技術を適用して、増幅トランジスタにプラグまたは埋め込み配線を電気的に接続し、「前記埋込配線または前記導電性コンタクトプラグは、前記増幅トランジスタに電気的に接続され」ているようにすることは、当業者が容易に想到することができたことである。
　　
（２）効果等
　以上のように、相違点に係る構成は当業者が容易に想到することができたものである。そして、本願発明の構成は、上記のとおり当業者が容易に想到することができたものであるところ、本願発明が奏する効果は、その容易想到である構成から当業者が容易に予測し得る範囲内のものであり、同範囲を超える顕著なものでもない。 
　したがって、本願発明は、引用文献１、引用文献２に記載された発明及び周知の技術に基づいて当業者が容易に発明できたことである。
　　
５　むすび
　以上のとおり、本願の請求項４に係る発明は、引用文献１、引用文献２に記載された発明及び周知の技術に基づいて、当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、残る請求項１〜３、５〜１８に係る発明について検討するまでもなく、本願は拒絶されるべきものである。
　　
　よって、結論のように審決する。