(57)【要約】半導体試験装置の試験パターンのように容量が大きい場合や、比較サイクルが離れているような場合でも、サイクル間のタイミングの同時測定が容易にできる半導体試験装置及びそのタイミング測定方法を提供する。このために、後段側の論理比較回路７１内に半導体試験装置の基準クロックで入力データを１クロック期間シフトするデータシフト用フリップ・フロップを備え、２ヵ所の所定のエッジ区間である第１規定時間Ｔａのタイミングを良否判定して出力する第１論理比較選択回路７１ａを具備し、２ヵ所の所定のエッジ区間である第２規定時間Ｔｂのタイミングを良否判定して出力する第２論理比較選択回路７１ｂを具備する半導体試験装置。
2003076959.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイス（ＤＵＴ）を試験する半導体試験装置はタイミング発生器（ＴＧ）と、波形整形器（ＦＣ）と、パターン発生器（ＰＧ）と、半導体試験装置が備えるコンパレータチャンネル数ｎに対応した複数ｎのレベル比較回路と、複数ｎのタイミング比較回路と、複数ｎの前段側の論理比較回路と、複数ｎの後段側の論理比較回路とを備えて、ジッタ成分が存在する被試験デバイス（ＤＵＴ）から出力されるＤＵＴ出力信号に対してジッタ成分の影響を受けること無く、同時に複数２カ所の規定時間を測定して良否判定する半導体試験装置であって、
半導体試験装置の基準クロックで入力データをシフトするデータシフト用フリップフロップを該後段側の論理比較回路内に備え、第１論理比較選択回路と第２論理比較選択回路とを追加して備え、
該データシフト用フリップフロップは該前段側の論理比較回路から出力される第１不一致信号を基準クロックにより１クロック期間シフトした第１シフト不一致信号を出力し、該前段側の論理比較回路から出力される第２不一致信号を基準クロックにより１クロック期間シフトした第２シフト不一致信号を出力し、ＰＧから出力される第１比較有効信号を受けて基準クロックにより１クロック期間シフトした第１シフト比較有効信号を出力し、ＰＧから出力される第２比較有効信号を受けて基準クロックにより１クロック期間シフトした第２シフト比較有効信号を出力するものであり、
該第１論理比較選択回路は２カ所の所定のエッジ区間である第１規定時間のタイミングを良否判定して出力するものであって、該前段側の論理比較回路から出力される第１不一致信号と第２不一致信号と、該データシフト用フリップフロップから出力される該第１シフト不一致信号と該第２シフト不一致信号との４つの異なるタイミングで検出した不一致信号の中から第１規定時間となる所定の２つの不一致信号を選択し、これに基づいて良否判定した最終結果のフェイル信号である第１最終判定フェイル信号を出力するものであり、
該第２論理比較選択回路は２カ所の所定のエッジ区間である第２規定時間のタイミングを良否判定して出力するものであって、該前段側の論理比較回路から出力される第１不一致信号と第２不一致信号と、該データシフト用フリップフロップから出力される該第１シフト不一致信号と該第２シフト不一致信号との４つの異なるタイミングで検出した不一致信号の中から第２規定時間となる所定の２つの不一致信号を選択し、これに基づいて良否判定した最終結果のフェイル信号である第２最終判定フェイル信号を出力するものであり、
以上を備えて、第１規定時間と第２規定時間とを、当該ＤＵＴ出力信号に有するジッタ成分の影響を受けること無く良否判定することを特徴とする半導体試験装置。
【請求項２】
被試験デバイス（ＤＵＴ）を試験する半導体試験装置はタイミング発生器（ＴＧ）と、波形整形器（ＦＣ）と、パターン発生器（ＰＧ）と、半導体試験装置が備えるコンパレータチャンネル数ｎに対応した複数ｎのレベル比較回路と、複数ｎのタイミング比較回路と、複数ｎの前段側の論理比較回路と、複数ｎの後段側の論理比較回路とを備えて、ジッタ成分が存在する被試験デバイス（ＤＵＴ）から出力されるＤＵＴ出力信号に対してジッタ成分の影響を受けること無く、同時に複数２カ所の規定時間を測定して良否判定する半導体試験装置であって、
該後段側の論理比較回路内に半導体試験装置の基準クロックで入力データを１クロック期間シフトするデータシフト用フリップフロップを備え、
２カ所の所定のエッジ区間である第１規定時間のタイミングを良否判定して出力する第１論理比較選択回路と、
２カ所の所定のエッジ区間である第２規定時間のタイミングを良否判定して出力する第２論理比較選択回路と、
以上を備えて、第１規定時間と第２規定時間とを、当該ＤＵＴ出力信号に有するジッタ成分の影響を受けること無く良否判定することを特徴とする半導体試験装置。
【請求項３】
該データシフト用フリップフロップは、該前段側の論理比較回路から出力される第１不一致信号を基準クロックにより１クロック期間シフトした第１シフト不一致信号を出力し、該前段側の論理比較回路から出力される第２不一致信号を基準クロックにより１クロック期間シフトした第２シフト不一致信号を出力し、ＰＧから出力される第１比較有効信号を受けて基準クロックにより１クロック期間シフトした第１シフト比較有効信号を出力し、ＰＧから出力される第２比較有効信号を受けて基準クロックにより１クロック期間シフトした第２シフト比較有効信号を出力するものである、ことを特徴とする請求項２記載の半導体試験装置。
【請求項４】
該第１論理比較選択回路は、２カ所の所定のエッジ区間である第１規定時間のタイミングを良否判定して出力するものであって、該前段側の論理比較回路から出力される第１不一致信号と第２不一致信号と、該データシフト用フリップフロップから出力される該第１シフト不一致信号と該第２シフト不一致信号との４つの異なるタイミングで検出した不一致信号の中から第１規定時間となる所定の２つの不一致信号を選択し、これに基づいて良否判定した最終結果のフェイル信号である第１最終判定フェイル信号を出力するものである、ことを特徴とする請求項２記載の半導体試験装置。
【請求項５】
該第２論理比較選択回路は、２カ所の所定のエッジ区間である第２規定時間のタイミングを良否判定して出力するものであって、該前段側の論理比較回路から出力される第１不一致信号と第２不一致信号と、該データシフト用フリップフロップから出力される該第１シフト不一致信号と該第２シフト不一致信号との４つの異なるタイミングで検出した不一致信号の中から第２規定時間となる所定の２つの不一致信号を選択し、これに基づいて良否判定した最終結果のフェイル信号である第２最終判定フェイル信号を出力するものである、ことを特徴とする請求項２記載の半導体試験装置。
【請求項６】
該ＴＧは該タイミング比較回路の各々に対して所定タイミングで発生可能な第１ストローブ信号と第２ストローブ信号を供給するものであり、
該ＦＣは該ＰＧからの所定複数の論理パターンを受け、ＴＧからのタイミングを決めるクロックに基づいて所定に波形整形した試験波形をＤＵＴへ供給するものであり、
該ＰＧは該ＦＣへ所定複数の論理パターンを供給し、ＤＵＴ出力信号と論理比較をする第１期待値パターンと第２期待値パターンと第３期待値パターンと第４期待値パターンとを複数ｎの該前段側の論理比較回路へ供給し、良否判定の有効／無効を示す第１比較有効信号と第２比較有効信号と第３比較有効信号と第４比較有効信号とを複数ｎの該前段側の論理比較回路と該後段側の論理比較回路とへ供給するものであり、
該レベル比較回路はＤＵＴ出力信号を受けて所定のスレッショルド・レベルのローレベル比較電圧ＶＯＬの電圧レベルでロウ側論理信号ＳＬに変換し、所定のスレッショルド・レベルのハイレベル比較電圧ＶＯＨの電圧レベルでハイ側論理信号ＳＨに変換して該タイミング比較回路へ供給するものであり、
ここで第１比較有効信号と第３比較有効信号とは同一の信号若しくは個別の信号であり、第２比較有効信号と第４比較有効信号とは同一の信号若しくは個別の信号である、
ことを特徴とする請求項１又は２記載の半導体試験装置。
【請求項７】
該タイミング比較回路は該ロウ側論理信号ＳＬを受けてＴＧから受ける第１ストローブ信号に基づいてタイミング判定した結果の第１タイミング判定信号と、ＴＧから受ける第２ストローブ信号に基づいてタイミング判定した結果の第２タイミング判定信号とを該前段側の論理比較回路へ供給するものであり、且つ、該ハイ側論理信号ＳＨを受けてＴＧから受ける第１ストローブ信号に基づいてタイミング判定した結果の第３タイミング判定信号と、ＴＧから受ける第２ストローブ信号に基づいてタイミング判定した結果の第４タイミング判定信号とを該前段側の論理比較回路へ供給するものである、ことを特徴とする請求項１又は２記載の半導体試験装置。
【請求項８】
該前段側の論理比較回路はＤＵＴ出力信号のロウレベル側を担当するロウレベル側の前段側の論理比較回路と、ＤＵＴ出力信号のハイレベル側を担当するハイレベル側の前段側の論理比較回路とを備え、
該ロウレベル側の前段側の論理比較回路は、該ＰＧから受ける第１比較有効信号が有効（アサート）なときに該ＰＧから受ける第１期待値パターンと該第１タイミング判定信号との両者の論理比較をして不一致となったときに第１不一致信号を該後段側の論理比較回路へ供給し、且つ、該ＰＧから受ける第２比較有効信号が有効（アサート）なときに該ＰＧから受ける第２期待値パターンと該第２タイミング判定信号との両者の論理比較をして不一致となったときに第２不一致信号を該後段側の論理比較回路へ供給し、
該ハイレベル側の前段側の論理比較回路は、該ＰＧから受ける第３比較有効信号が有効（アサート）なときに該ＰＧから受ける第３期待値パターンと該第３タイミング判定信号との両者の論理比較をして不一致となったときに第３不一致信号を該後段側の論理比較回路へ供給し、且つ、該ＰＧから受ける第４比較有効信号が有効（アサート）なときに該ＰＧから受ける第４期待値パターンと該第４タイミング判定信号との両者の論理比較をして不一致となったときに第４不一致信号を該後段側の論理比較回路へ供給するものであり、
ここで第１比較有効信号と第３比較有効信号とは同一の信号若しくは個別の信号であり、第２比較有効信号と第４比較有効信号とは同一の信号若しくは個別の信号である、
ことを特徴とする請求項１又は２記載の半導体試験装置。
【請求項９】
該後段側の論理比較回路は２信号を受けて論理和して後段回路へ供給する入力信号加算部を備え、前記入力信号加算部は請求項８記載の該ロウレベル側の前段側の論理比較回路から出力される第１不一致信号と第２不一致信号と、請求項８記載の該ハイレベル側の前段側の論理比較回路から出力される第３不一致信号と第４不一致信号とを受けて、第１不一致信号と第３不一致信号とを論理和した合成信号を第１不一致信号として後段回路へ供給し、第２不一致信号と第４不一致信号とを論理和した合成信号を第２不一致信号として後段回路へ供給する、ことを特徴とする請求項１又は２記載の半導体試験装置。
【請求項１０】
該ＰＧから発生して該データシフト用フリップフロップの出力状態をリセットするスタート信号ＳＴＡＲＴを備える、ことを特徴とする請求項１又は２記載の半導体試験装置。
【請求項１１】
請求項１又は２記載の半導体試験装置を適用してＤＵＴ出力信号のタイミングを測定する半導体試験装置のタイミング測定方法であって、
ＤＵＴ出力信号から出力される波形の４つのエッジが第１エッジ、第２エッジ、第３エッジ、第４エッジの順番で発生するとき、
ＴＧから受ける第１ストローブ信号に基づいて該第１エッジをタイミング判定した結果を第１タイミング判定信号として生成し、
ＴＧから受ける第２ストローブ信号に基づいて該第２エッジをタイミング判定した結果を第２タイミング判定信号として生成し、
ＴＧから受ける第１ストローブ信号に基づいて該第３エッジをタイミング判定した結果を第３タイミング判定信号として生成し、
ＴＧから受ける第２ストローブ信号に基づいて該第４エッジをタイミング判定した結果を第４タイミング判定信号として生成し、
生成された該第１タイミング判定信号と第２タイミング判定信号とに基づいて第１規定時間のタイミングを良否判定し、
生成された該第３タイミング判定信号と第４タイミング判定信号とに基づいて第２規定時間のタイミングを良否判定する、ことを特徴とする半導体試験装置のタイミング測定方法。
【請求項１２】
ＤＵＴ出力信号から出力される波形の４つのエッジをストローブする前に、該データシフト用フリップフロップをリセットして初期化する、ことを特徴とする請求項１１記載の半導体試験装置のタイミング測定方法。
【発明の詳細な説明】
技術分野
本発明は、被試験デバイスの出力にジッタが存在していても、サイクル間のタイミング（ハイ側若しくはロウ側のパルス幅又はクロックの周期等）が所定の規定時間であるか否かを測定して判定可能な半導体試験装置及びそのタイミング測定方法に関する。
背景技術
従来技術の例について、図６〜図１０を参照して説明する。
最初に、半導体試験装置の概要について、ブロック構成とブロックの動作の説明をする。尚、半導体試験装置は公知であり技術的に良く知られている為、本願に係る要部を除き、その他の信号や構成要素、及びその詳細説明については省略する。
図６に示すように、半導体試験装置の要部は、タイミング発生器（ＴＧ）１０と、波形整形器（ＦＣ）２０と、パターン発生器（ＰＧ）３０と、複数ｎチャンネルのレベル比較回路４１、・・・、４ｎと、タイミング比較回路５１、・・・、５ｎと、前段側の論理比較回路６１・・・、６ｎと、後段側の論理比較回路７１、・・・、７ｎとのブロックで構成している。
そして、半導体試験装置は、被試験デバイス（ＤＵＴ）９０を試験する。
以下の説明では複数ｎチャンネル備える中で１チャンネルについての動作を説明する。更に、レベル比較回路４１にてＶＯＬ、ＶＯＨのレベルで論理信号に変換された以後の回路は同一回路が２系統を備えていて、各々に個別にタイミング比較が行われ、個別に論理比較が行われるが、両者は同一の回路構成であるからして、図６の回路に示す一方の系統について主に説明する。
パターン発生器３０において、タイミング発生器１０から出力された基本クロックに同期して複数の論理パターンをＦＣへ供給し、期待値（ＥＸＰ１〜ＥＸＰ４）と、比較有効信号（ＣＰＥ１〜ＣＰＥ４）とは２系統の論理比較回路６１へ供給する。尚、図１１の要部回路に示すように、通常のシステムでは２本の比較有効信号ＣＰＥ１、ＣＰＥ２を適用して共用しているが、ここでは４本の個別の比較有効信号とした場合で説明する。
波形整形器２０において、パターン発生器３０からの論理パターンと、タイミング発生器１０からのクロック信号（ＣＬＫ）とで試験波形に整形する。
整形した試験波形は、ドライバ（図示なし）により所定の試験電圧レベルに変換して、ＤＵＴ９０の入力ピンに出力する。
ＤＵＴ９０の出力ピンからの出力信号Ｐ１を２系統のレベル比較回路４１が受けて、ローレベル比較電圧ＶＯＬ、ハイレベル比較電圧ＶＯＨと比較して論理信号ＳＬ、ＳＨとして各々出力する。
ここで、一方のレベル比較回路４１で使用するローレベル比較電圧ＶＯＬは、ローレベルと判定すべき所望の可変電圧源である。他方のレベル比較回路４１（図では重なって見えない）で使用するハイレベル比較電圧ＶＯＨはハイレベルと判定すべき所望の可変電圧源である。尚、ハイレベル比較電圧ＶＯＨと、ローレベル比較電圧ＶＯＬの中間電圧の場合は、ハイインピーダンス出力ＨｉＺ（ＶＯＬ＜ＨｉＺ＜ＶＯＨ）として判定される。
タイミング比較回路５１は本システムではタイミング判定を行う４つのストローブ回路を備えている。一方の２つのロウ側コンパレータ（ＣＭＰ１、ＣＭＰ２）は上記一方の論理信号ＳＬを受けてＴＧからの２本のストローブ信号ＳＴＲＢ１、ＳＴＲＢ２に基づいて、入力される論理信号ＳＬにおける立ち上がり側エッジと立下がり側エッジの両方のタイミング判定を同時に行う。判定した結果の論理出力（ＦＬ１、ＦＬ２）を論理比較回路６１へ供給する。尚、可変遅延回路ＶＤ１、ＶＤ２はストローブ信号がＳＬ側とＳＨ側で分岐して共用しているために、両者の経路バラツキ、部品バラツキを補正するための微小遅延回路である。
他方の２つのハイ側コンパレータ（図では重なって見えない）も同様であり、上記他方の論理信号ＳＨを受けてＴＧからの２本のストローブ信号ＳＴＲＢ１、ＳＴＲＢ２に基づいてタイミング判定を行った結果の論理出力（ＦＬ３、ＦＬ４）を出力する。
前段のＳＬ側の論理比較回路６１は期待値との一致比較をした結果のＰＡＳＳ／ＦＡＩＬ信号を生成するものである。ここで、２種の期待値を備える理由は、ＤＵＴがＤＤＲ型メモリデバイスのように、１テスト周期内にクロックの立ち上りエッジと立ち下がりエッジの両エッジに同期してデータを転送するデバイスの場合には、両エッジに対して同時に良否判定を行う必要がある為、２種の期待値を備えている。従って、上記論理出力（ＦＬ１、ＦＬ２）と、パターン発生器３０からの期待値（ＥＸＰ１、ＥＸＰ２）とを受けて、各々対応するＥＸ−ＯＲゲート（ＥＯＲ１、ＥＯＲ２）により両者の論理が不一致となったことを示すフェイル情報をＡＮＤゲート（ＡＮＤ１、ＡＮＤ２）へ供給する。
ＡＮＤゲート（ＡＮＤ１、ＡＮＤ２）はパターンプログラムの記述に基づいて任意の試験サイクルで良否判定の許可／禁止を制御する比較有効信号（ＣＰＥ１、ＣＰＥ２）をパターン発生器３０から受けて、前記比較有効信号が有効のときに不一致となったことを示すフェイル情報を比較出力（ＯＵＴ１、ＯＵＴ２）として出力し、後段の論理比較回路７１へ比較有効信号（ＣＰＥ１、ＣＰＥ２）と共に供給する。
尚、ＳＨ側の論理比較回路６１（図では重なって見えない）も同様であり、上記論理出力（ＦＬ３、ＦＬ４）を受けて期待値（ＥＸＰ３、ＥＸＰ４）により両者の論理が不一致となったことを示すフェイル情報を、比較有効信号（ＣＰＥ３、ＣＰＥ４）が有効のときに比較出力（ＯＵＴ３、ＯＵＴ４）を出力する。
尚、通常のシステムでは、図１１の要部回路に示すように、ＣＰＥ３はＣＰＥ１と同一の信号を共用し、ＣＰＥ４はＣＰＥ２と同一の信号を共用している。
次に、前段側の論理比較回路６１と、後段側の論理比較回路７１とに関して、ＤＵＴ出力のサイクル間のタイミングをジッタの影響を受けずに精度よく測定する技術として動作説明をする。
なお、本技術に関しては、公開技報（番号２００１−４０５６）において、一部をすでに公開しているので、その内容について図７、図８、図９を参照して以下説明する。
ＤＵＴとして、例えば、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）は、外部バスインターフェイスがクロック信号に同期してデータの読み書きを行なうので高速なデータ転送が可能となる。
また、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）メモリは、入力クロックに対して倍の速度でデータを処理できる。
しかし、これらの高速のＤＵＴは、出力信号にジッタがあるものもあるため、従来の半導体試験装置では、タイミング精度良くパス／フェイル判定ができない。
また、これらの高速のＤＵＴは、その出力データの２サイクル間でのタイミングを測定する必要がある。
そこで、前記公開技報において、図８に示すＡ点からＢ点までの規定時間Ｔａを精度良く測定できる技術の一部を公開した。尚、図８のＣＬＫ入力は、半導体試験装置又は他の測定器からＤＵＴへ印加するクロック信号である。
図７に示す構成例は、図６における後段側の論理比較回路７１の具体構成例である。前段側の論理比較回路６１は図６と同一である。後段側の論理比較回路７１は、ＡＮＤゲートＡＮＤ３、ＡＮＤ４と、マルチプレクサＭＰＸ１、ＭＰＸ２、ＭＰＸ３と、ルックアップテーブルＲＥＧ１とを備える。これはＤＵＴの出力信号にジッタが存在していても、規定時間Ｔａを満足するパルス幅の出力信号であるか否かを判定する機能回路である。
ルックアップテーブルＲＥＧ１は規定時間Ｔａの良否判定に対してパス／フェイルの条件データを格納する外部から設定可能なレジスタであって、ここの例では４ビットの設定値をマルチプレクサＭＰＸ３へ供給する。
マルチプレクサＭＰＸ３は、前段側の論理比較回路６１から受ける比較出力ＯＵＴ１とＯＵＴ２に基づいて、ルックアップテーブルＲＥＧ１からの４ビットの設定値の何れかを選択した結果のパス／フェイル情報を出力する。これによれば、所望間隔で発生するＳＴＲＢ１とＳＴＲＢ２との２つのタイミング判定に基づいて、ハイ側若しくはロウ側のパルス幅又はクロックの周期等の規定時間Ｔａの良否判定結果が出力できる結果、ジッタ等による揺らぎの影響を受けない判定が可能となる。
ＡＮＤゲートＡＮＤ３、ＡＮＤ４は、両方の比較有効信号ＣＰＥ１、ＣＰＥ２が有効（イネーブル）のときにのみマルチプレクサＭＰＸ３からの出力を有効にするゲート回路である。
マルチプレクサＭＰＸ１、ＭＰＸ２は、第１に、一般的な論理比較結果を出力する場合は、外部から受ける動作モード信号ＳＥＬによりマルチプレクサＭＰＸ１、ＭＰＸ２をＢ側を選択してＰＡＳＳ／ＦＡＩＬ信号として出力する。第２に、本願に係る規定時間Ｔａの判定機能を使用する場合には動作モード信号ＳＥＬによりＡ側を選択してＡＮＤゲートＡＮＤ３の出力信号をＰＡＳＳ／ＦＡＩＬ信号として出力する。
さらに、サイクル間のタイミングを測定する場合は、ＳＴＲＢ１とＳＴＲＢ２の間隔を狭い範囲から徐々に広げて測定を繰り返せば、ＳＴＲＢ１とＳＴＲＢ２のパス／フェイル結果が同じになった時点の両者のタイミング差から、サイクル間のタイミングとして測定できる。
従って、サイクル間の最大時間または最小時間の規定時間をジッタの影響を受けずに測定することが可能となる。
尚、図６の構成例では後段側の論理比較回路７１が２系統備える具体例で示したが、通常のシステムでは図１１に示すように後段側の論理比較回路７１のみ１系統とする構成例としている。但し、図１１に示す後段側の論理比較回路７１の内部にＯＲゲートＯＲ１、ＯＲ２を備えて、比較出力ＯＵＴ１と比較出力ＯＵＴ３を論理和した比較出力ＯＵＴ１ｄとし、比較出力ＯＵＴ２と比較出力ＯＵＴ４を論理和した比較出力ＯＵＴ２ｄとし、他は、図７と同一の回路構成である。
次に、図９はジッタを有するＤＵＴ出力信号に対してＳＴＲＢ１とＳＴＲＢ２とルックアップテーブルによりＰＡＳＳとして検出する動作を説明する図である。この具体例を説明する。ここで、ＤＵＴ出力がＨｉＺ、ＶＯＬ、ＶＯＨと変化するときに、ＳＴＲＢ１でＨｉＺ比較し、ＳＴＲＢ２でＶＯＬ比較して、規定時間Ｔａ以下であることを測定して判定する例について説明する。
最初に、ルックアップテーブルＲＥＧ１の設定値は、図９に示すように、ＯＵＴ２がパス”０”で、ＯＵＴ１がフェイル”１”のときにフェイル”１”の情報を出力設定にしておく。
ＳＴＲＢ１とＳＴＲＢ２のストローブ間隔は図９に示すように、一定の規定時間Ｔａでストローブし、且つ、５カ所のストローブ点（Ｔ１１、Ｔ１２、Ｔ１３、Ｔ１４、Ｔ１５）へ少し第１論理比較選択回路７１ａづつ移動させながら、各々５回づつ測定を行う。
図９の▲１▼〜▲５▼の波形図はストローブ点Ｔ１３の場合における５回のストローブ結果である。即ち、ＳＴＲＢ１側の５回の比較出力ＯＵＴ１は測定の順番に”Ｐ、Ｆ、Ｐ、Ｆ、Ｐ”（図９Ｂ参照）であり、ＳＴＲＢ２側の５回の比較出力ＯＵＴ２は測定の順番に”Ｐ、Ｆ、Ｐ、Ｆ、Ｐ”（図９Ｂ参照）である。
図９の場合には、比較出力ＯＵＴ１と比較出力ＯＵＴ２の両者の信号は、両方とも”Ｐ”または”Ｆ”であるからして、図９Ｄ、Ｅに該当する。従って、ルックアップテーブルＲＥＧ１からは”０（ｐａｓｓ）”が出力される結果、最終的な測定結果はパスとして得られる。これによれば、ＤＵＴ出力におけるジッタ要因に影響を受けること無く、ＤＵＴの良否反転が精度良くできることが判る。
次に、図１０はジッタを有するＤＵＴ出力信号に対してＳＴＲＢ１とＳＴＲＢ２とルックアップテーブルによりＦＡＩＬを検出する動作を説明する図である。この具体例を説明する。ここで、▲１▼の波形のみが図１０Ｂに示す位置に存在する場合と仮定する。即ち、本来の規定時間Ｔａに対して短い期間Ｔａ２と仮定する。他の条件は図９と同一とする。この判定例について説明する。
この場合には、ＳＴＲＢ１側の５回の比較出力ＯＵＴ１は測定の順番に”Ｆ、Ｆ、Ｐ、Ｆ、Ｐ”（図１０Ｃ参照）であり、ＳＴＲＢ２側の５回の比較出力ＯＵＴ２は測定の順番に”Ｐ、Ｆ、Ｐ、Ｆ、Ｐ”（図１０Ｄ参照）である。
▲１▼の波形において、比較出力ＯＵＴ１は”Ｆ”であり比較出力ＯＵＴ２は”Ｐ”であるからして、図１０Ｅに該当する。従って、ルックアップテーブルＲＥＧ１からは”１（ｆａｉｌ）”が出力される結果、最終的な測定結果はフェイルとして検出できることとなる。これによれば、ＤＵＴ出力におけるジッタ要因に影響を受けること無く、ＤＵＴの良否反転が精度良くできることが判る。
上述したように、ＤＵＴ出力にジッタがあっても、２本ストローブ信号を適用して規定時間Ｔａを精度よく測定することができる。
ところで、上述した図７の論理比較回路７１でも、ＤＵＴの多様な試験に対応するには不足である。例えば、図４に示すジッタを含んだＤＵＴ出力信号において、連続する規定時間Ｔａと規定時間Ｔｂとの両方を同時に実時間で判定することが求められるデバイスがある。従来では前記の規定時間Ｔａと規定時間Ｔｂを同時に判定することは出来ない難点がある。
また、連続する２回のストローブの結果情報に基づいて良否判定を実時間で判定することが求められるデバイスがある。従来では前記の連続する２回のストローブの結果情報に基づく良否判定を実時間で判定出来ない難点がある。
発明の開示
そこで、本発明は、ジッタを含んだＤＵＴ出力信号を受けて連続する複数の規定時間を同時に実時間で判定することが可能な半導体試験装置及びそのタイミング測定方法を提供することにある。
また、ジッタを含んだＤＵＴ出力信号を受けて連続する複数２回のストローブの結果情報に基づいて良否判定を実時間で良否判定することが可能な半導体試験装置及びそのタイミング測定方法を提供することにある。
第１の解決手段を示す。ここで第１図と第６図は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイスを試験する半導体試験装置はタイミング発生器（ＴＧ）と、波形整形器（ＦＣ）と、パターン発生器（ＰＧ）と、半導体試験装置が備えるコンパレータチャンネル数ｎに対応した複数ｎのレベル比較回路と、複数ｎのタイミング比較回路と、複数ｎの前段側の論理比較回路と、複数ｎの後段側の論理比較回路７１とを備えて、ジッタ成分が存在する被試験デバイスから出力されるＤＵＴ出力信号に対してジッタ成分の影響を受けること無く、同時に複数２カ所の規定時間Ｔａ、Ｔｂを測定して良否判定する半導体試験装置であって、
半導体試験装置の基準クロックで入力データをシフトするデータシフト用フリップフロップＦＦ１１、ＦＦ１２、ＦＦ１３、ＦＦ１４を後段側の論理比較回路７１内に備え、第１論理比較選択回路７１ａと第２論理比較選択回路７１ｂとを追加して備え、
データシフト用フリップフロップＦＦ１１、ＦＦ１２、ＦＦ１３、ＦＦ１４は前段側の論理比較回路から出力される第１不一致信号ＯＵＴ１を基準クロックにより１クロック期間シフトした第１シフト不一致信号ＯＵＴ１１を出力し、前段側の論理比較回路から出力される第２不一致信号ＯＵＴ２を基準クロックにより１クロック期間シフトした第２シフト不一致信号ＯＵＴ１２を出力し、ＰＧから出力される第１比較有効信号ＣＰＥ１を受けて基準クロックにより１クロック期間シフトした第１シフト比較有効信号ＣＰＥ１１を出力し、ＰＧから出力される第２比較有効信号ＣＰＥ１を受けて基準クロックにより１クロック期間シフトした第２シフト比較有効信号ＣＰＥ１２を出力するものであり、
第１論理比較選択回路７１ａは２カ所の所定のエッジ区間である第１規定時間Ｔａのタイミングを良否判定して出力するものであって、前段側の論理比較回路から出力される第１不一致信号ＯＵＴ１と第２不一致信号ＯＵＴ２と、データシフト用フリップフロップＦＦ１１、ＦＦ１３から出力される第１シフト不一致信号ＯＵＴ１１と第２シフト不一致信号ＯＵＴ１２との４つの異なるタイミングで検出した不一致信号の中から第１規定時間Ｔａとなる所定の２つの不一致信号を選択し、これに基づいて良否判定した最終結果のフェイル信号である第１最終判定フェイル信号７１ａｆｌを出力するものであり、
第２論理比較選択回路７１ｂは２カ所の所定のエッジ区間である第２規定時間Ｔｂのタイミングを良否判定して出力するものであって、前段側の論理比較回路から出力される第１不一致信号ＯＵＴ１と第２不一致信号ＯＵＴ２と、データシフト用フリップフロップＦＦ１１、ＦＦ１３から出力される第１シフト不一致信号ＯＵＴ１１と第２シフト不一致信号ＯＵＴ１２との４つの異なるタイミングで検出した不一致信号の中から第２規定時間Ｔｂとなる所定の２つの不一致信号を選択し、これに基づいて良否判定した最終結果のフェイル信号である第２最終判定フェイル信号７１ｂｆｌを出力するものであり、
以上を備えて、第１規定時間Ｔａと第２規定時間Ｔｂとを、当該ＤＵＴ出力信号に有するジッタ成分の影響を受けること無く良否判定することを特徴とする半導体試験装置である。
次に、第２の解決手段を示す。ここで第１図と第６図は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイスを試験する半導体試験装置はタイミング発生器（ＴＧ）と、波形整形器（ＦＣ）と、パターン発生器（ＰＧ）と、半導体試験装置が備えるコンパレータチャンネル数ｎに対応した複数ｎのレベル比較回路と、複数ｎのタイミング比較回路と、複数ｎの前段側の論理比較回路と、複数ｎの後段側の論理比較回路７１とを備えて、ジッタ成分が存在する被試験デバイスから出力されるＤＵＴ出力信号に対してジッタ成分の影響を受けること無く、同時に複数２カ所の規定時間Ｔａ、Ｔｂを測定して良否判定する半導体試験装置であって、
後段側の論理比較回路７１内に半導体試験装置の基準クロックで入力データを１クロック期間シフトするデータシフト用フリップフロップＦＦ１１、ＦＦ１２、ＦＦ１３、ＦＦ１４を備え、
２カ所の所定のエッジ区間である第１規定時間Ｔａのタイミングを良否判定して出力する第１論理比較選択回路７１ａを具備し、
２カ所の所定のエッジ区間である第２規定時間Ｔｂのタイミングを良否判定して出力する第２論理比較選択回路７１ｂを具備し、
以上を備えて、第１規定時間Ｔａと第２規定時間Ｔｂとを、当該ＤＵＴ出力信号に有するジッタ成分の影響を受けること無く良否判定することを特徴とする半導体試験装置がある。
次に、第３の解決手段を示す。ここで第１図は、本発明に係る解決手段を示している。
データシフト用フリップフロップＦＦ１１、ＦＦ１２、ＦＦ１３、ＦＦ１４の一態様としては、前段側の論理比較回路から出力される第１不一致信号ＯＵＴ１を基準クロックにより１クロック期間シフトした第１シフト不一致信号ＯＵＴ１１を出力し、前段側の論理比較回路から出力される第２不一致信号ＯＵＴ２を基準クロックにより１クロック期間シフトした第２シフト不一致信号ＯＵＴ１２を出力し、ＰＧから出力される第１比較有効信号ＣＰＥ１を受けて基準クロックにより１クロック期間シフトした第１シフト比較有効信号ＣＰＥ１１を出力し、ＰＧから出力される第２比較有効信号ＣＰＥ１を受けて基準クロックにより１クロック期間シフトした第２シフト比較有効信号ＣＰＥ１２を出力するものである、ことを特徴とする上述半導体試験装置がある。
次に、第４の解決手段を示す。ここで第１図は、本発明に係る解決手段を示している。
第１論理比較選択回路７１ａの一態様としては、２カ所の所定のエッジ区間である第１規定時間Ｔａのタイミングを良否判定して出力するものであって、前段側の論理比較回路から出力される第１不一致信号ＯＵＴ１と第２不一致信号ＯＵＴ２と、データシフト用フリップフロップＦＦ１１、ＦＦ１３から出力される第１シフト不一致信号ＯＵＴ１１と第２シフト不一致信号ＯＵＴ１２との４つの異なるタイミングで検出した不一致信号の中から第１規定時間Ｔａとなる所定の２つの不一致信号を選択し、これに基づいて良否判定した最終結果のフェイル信号である第１最終判定フェイル信号７１ａｆｌを出力するものである、ことを特徴とする上述半導体試験装置がある。
次に、第５の解決手段を示す。ここで第１図は、本発明に係る解決手段を示している。
第２論理比較選択回路７１ｂの一態様としては、２カ所の所定のエッジ区間である第２規定時間Ｔｂのタイミングを良否判定して出力するものであって、前段側の論理比較回路から出力される第１不一致信号ＯＵＴ１と第２不一致信号ＯＵＴ２と、データシフト用フリップフロップＦＦ１１、ＦＦ１３から出力される第１シフト不一致信号ＯＵＴ１１と第２シフト不一致信号ＯＵＴ１２との４つの異なるタイミングで検出した不一致信号の中から第２規定時間Ｔｂとなる所定の２つの不一致信号を選択し、これに基づいて良否判定した最終結果のフェイル信号である第２最終判定フェイル信号７１ｂｆｌを出力するものである、ことを特徴とする上述半導体試験装置がある。
次に、第６の解決手段を示す。ここで第１図と第６図は、本発明に係る解決手段を示している。
ＴＧはタイミング比較回路の各々に対して所定タイミングで発生可能な第１ストローブ信号ＳＴＲＢ１と第２ストローブ信号ＳＴＲＢ２を供給するものであり、
ＦＣはＰＧからの所定複数の論理パターンを受け、ＴＧからのタイミングを決めるクロックに基づいて所定に波形整形した試験波形をＤＵＴへ供給するものであり、
ＰＧはＦＣへ所定複数の論理パターンを供給し、ＤＵＴ出力信号と論理比較をする第１期待値パターンＥＸＰ１と第２期待値パターンＥＸＰ２と第３期待値パターンＥＸＰ３と第４期待値パターンＥＸＰ４とを複数ｎの前段側の論理比較回路へ供給し、良否判定の有効／無効を示す第１比較有効信号ＣＰＥ１と第２比較有効信号ＣＰＥ２と第３比較有効信号ＣＰＥ３と第４比較有効信号ＣＰＥ４とを複数ｎの前段側の論理比較回路と後段側の論理比較回路とへ供給するものであり、
レベル比較回路はＤＵＴ出力信号を受けて所定のスレッショルド・レベルのローレベル比較電圧ＶＯＬの電圧レベルでロウ側論理信号ＳＬに変換し、所定のスレッショルド・レベルのハイレベル比較電圧ＶＯＨの電圧レベルでハイ側論理信号ＳＨに変換してタイミング比較回路へ供給するものであり、
ここで第１比較有効信号ＣＰＥ１と第３比較有効信号ＣＰＥ３とは同一の信号若しくは個別の信号であり、第２比較有効信号ＣＰＥ２と第４比較有効信号ＣＰＥ４とは同一の信号若しくは個別の信号である、
ことを特徴とする上述半導体試験装置がある。
次に、第７の解決手段を示す。ここで第６図は、本発明に係る解決手段を示している。
タイミング比較回路はロウ側論理信号ＳＬを受けてＴＧから受ける第１ストローブ信号ＳＴＲＢ１に基づいてタイミング判定した結果の第１タイミング判定信号ＦＬ１と、ＴＧから受ける第２ストローブ信号ＳＴＲＢ２に基づいてタイミング判定した結果の第２タイミング判定信号ＦＬ２とを前段側の論理比較回路へ供給するものであり、且つ、ハイ側論理信号ＳＨを受けてＴＧから受ける第１ストローブ信号ＳＴＲＢ１に基づいてタイミング判定した結果の第３タイミング判定信号ＦＬ３と、ＴＧから受ける第２ストローブ信号ＳＴＲＢ２に基づいてタイミング判定した結果の第４タイミング判定信号ＦＬ４とを前段側の論理比較回路へ供給するものである、ことを特徴とする上述半導体試験装置がある。
次に、第８の解決手段を示す。ここで第６図は、本発明に係る解決手段を示している。
前段側の論理比較回路はＤＵＴ出力信号のロウレベル側を担当するロウレベル側の前段側の論理比較回路６１と、ＤＵＴ出力信号のハイレベル側を担当するハイレベル側の前段側の論理比較回路６１とを備え、
ロウレベル側の前段側の論理比較回路６１は、ＰＧから受ける第１比較有効信号ＣＰＥ１が有効（アサート）なときにＰＧから受ける第１期待値パターンＥＸＰ１と第１タイミング判定信号ＦＬ１との両者の論理比較をして不一致となったときに第１不一致信号ＯＵＴ１を後段側の論理比較回路へ供給し、且つ、ＰＧから受ける第２比較有効信号ＣＰＥ２が有効（アサート）なときにＰＧから受ける第２期待値パターンＥＸＰ２と第２タイミング判定信号ＦＬ２との両者の論理比較をして不一致となったときに第２不一致信号ＯＵＴ２を後段側の論理比較回路へ供給し、
ハイレベル側の前段側の論理比較回路６１は、ＰＧから受ける第３比較有効信号ＣＰＥ３が有効（アサート）なときにＰＧから受ける第３期待値パターンＥＸＰ３と第３タイミング判定信号ＦＬ３との両者の論理比較をして不一致となったときに第３不一致信号ＯＵＴ３を後段側の論理比較回路へ供給し、且つ、ＰＧから受ける第４比較有効信号ＣＰＥ４が有効（アサート）なときにＰＧから受ける第４期待値パターンＥＸＰ４と第４タイミング判定信号ＦＬ４との両者の論理比較をして不一致となったときに第４不一致信号ＯＵＴ４を後段側の論理比較回路へ供給するものであり、
ここで第１比較有効信号ＣＰＥ１と第３比較有効信号ＣＰＥ３とは同一の信号若しくは個別の信号であり、第２比較有効信号ＣＰＥ２と第４比較有効信号ＣＰＥ４とは同一の信号若しくは個別の信号である、
ことを特徴とする上述半導体試験装置がある。
次に、第９の解決手段を示す。ここで第１２図は、本発明に係る解決手段を示している。
後段側の論理比較回路７１は２信号を受けて論理和して後段回路へ供給する入力信号加算部（例えばＯＲゲートＯＲ１、ＯＲ２）を備え、前記入力信号加算部は上述ロウレベル側の前段側の論理比較回路６１から出力される第１不一致信号ＯＵＴ１と第２不一致信号ＯＵＴ２と、上述ハイレベル側の前段側の論理比較回路６１から出力される第３不一致信号ＯＵＴ３と第４不一致信号ＯＵＴ４とを受けて、第１不一致信号ＯＵＴ１と第３不一致信号ＯＵＴ３とを論理和した合成信号を第１不一致信号ＯＵＴ１として後段回路へ供給し、第２不一致信号ＯＵＴ２と第４不一致信号ＯＵＴ４とを論理和した合成信号を第２不一致信号ＯＵＴ２として後段回路へ供給する、ことを特徴とする上述半導体試験装置がある。
次に、第１０の解決手段を示す。ここで第１図は、本発明に係る解決手段を示している。
ＰＧから発生してデータシフト用フリップフロップＦＦ１１、ＦＦ１２、ＦＦ１３、ＦＦ１４の出力状態をリセットするスタート信号ＳＴＡＲＴを備える、ことを特徴とする上述半導体試験装置がある。
次に、第１１の解決手段を示す。ここで第３図は、本発明に係る解決手段を示している。
上記課題を解決するために、上述半導体試験装置を適用してＤＵＴ出力信号のタイミングを測定する半導体試験装置のタイミング測定方法であって、
ＤＵＴ出力信号から出力される波形の４つのエッジが第１エッジＡ点、第２エッジＢ点、第３エッジＣ点、第４エッジＤ点の順番で発生するとき、
ＴＧから受ける第１ストローブ信号ＳＴＲＢ１に基づいて第１エッジＡ点をタイミング判定した結果を第１タイミング判定信号ＦＬ１として生成し、
ＴＧから受ける第２ストローブ信号ＳＴＲＢ２に基づいて第２エッジＢ点をタイミング判定した結果を第２タイミング判定信号ＦＬ２として生成し、
ＴＧから受ける第１ストローブ信号ＳＴＲＢ１に基づいて第３エッジＣ点をタイミング判定した結果を第３タイミング判定信号ＦＬ３として生成し、
ＴＧから受ける第２ストローブ信号ＳＴＲＢ２に基づいて第４エッジＤ点をタイミング判定した結果を第４タイミング判定信号ＦＬ４として生成し、
生成された第１タイミング判定信号ＦＬ１と第２タイミング判定信号ＦＬ２とに基づいて第１規定時間Ｔａのタイミングを良否判定し、
生成された第３タイミング判定信号ＦＬ３と第４タイミング判定信号ＦＬ４とに基づいて第２規定時間Ｔｂのタイミングを良否判定する、ことを特徴とする半導体試験装置のタイミング測定方法がある。
次に、第１２の解決手段を示す。ここで第５図は、本発明に係る解決手段を示している。
ＤＵＴ出力信号から出力される波形の４つのエッジ（第１エッジＡ点、第２エッジＢ点、第３エッジＣ点、第４エッジＤ点）をストローブする前に、データシフト用フリップフロップＦＦ１１、ＦＦ１２、ＦＦ１３、ＦＦ１４をリセットして初期化する、ことを特徴とする上述半導体試験装置のタイミング測定方法がある。
尚、本願発明手段は、所望により、上記解決手段における各要素手段を適宜組み合わせて、実用可能な他の構成手段としても良い。また、上記各要素に付与されている符号は、発明の実施の形態等に示されている符号に対応するものの、これに限定するものではなく、実用可能な他の均等物を適用した構成手段としても良い。
発明を実施するための最良の形態
以下に本発明を適用した実施の形態の一例を図面を参照しながら説明する。また、以下の実施の形態の説明内容によって特許請求の範囲を限定するものではないし、更に、実施の形態で説明されている要素や接続関係等が解決手段に必須であるとは限らない。更に、実施の形態で説明されている要素や接続関係等の形容／形態は、一例でありその形容／形態内容のみに限定するものではない。
本発明の実施例について、図１〜図６を参照して説明する。尚、従来構成に対応する要素は同一符号を付し、また必要がない限り同一符合の要素は説明を省略する。
図１は本発明の半導体試験装置の後段側の論理比較回路の要部回路図である。
本発明は、図６に示す後段側の論理比較回路７１に対して、第１論理比較選択回路７１ａと第２論理比較選択回路７１ｂとの２系統を追加して備える。入力信号は従来技術と同様に比較出力ＯＵＴ１、ＯＵＴ２と比較有効信号ＣＰＥ１、ＣＰＥ２とを入力として受け、更にスタート信号ＳＴＡＲＴと基準クロックＣＬＫを適用する。
基準クロックＣＬＫは半導体試験装置が備える内部クロックであって、ＤＵＴを試験する試験周期（テストレート）と同期関係に近いクロック源であり、例えば１２５ＭＨｚ等の固定したクロック周波数である。
回路構成は図１に示すように、論理比較回路７１と、第１論理比較選択回路７１ａと、第２論理比較選択回路７１ｂとを備える。尚、第２論理比較選択回路７１ｂは、第１論理比較選択回路７１ａと同様の構成である。
この構成により図３のタイミングチャート例に示すように、ジッタを有するＤＵＴ出力におけるサイクル間タイミングのＡ点、Ｂ点、Ｃ点、Ｄ点を同時測定して、ジッタの影響を受けないで所望の規定時間Ｔａ、Ｔｂであるか否かの良否判定を行う。
本発明の論理比較回路７１は、フリップフロップＦＦ１１、ＦＦ１２、ＦＦ１３、ＦＦ１４と、マルチプレクサＭＰＸ１、ＭＰＸ２とを備える。
本発明で追加した第１論理比較選択回路７１ａは、マルチプレクサＭＰＸ３ａ、ＭＰＸ４ａ、ＭＰＸ５ａ、ＭＰＸ６ａと、ＡＮＤゲートＡＮＤ１ａ、ＡＮＤ２ａと、第１ルックアップテーブルＲＥＧ１ａとを備える。第２論理比較選択回路７１ｂも同様の回路構成であり、マルチプレクサＭＰＸ３ｂ、ＭＰＸ４ｂ、ＭＰＸ５ｂ、ＭＰＸ６ｂと、ＡＮＤゲートＡＮＤ１ｂ、ＡＮＤ２ｂと、第２ルックアップテーブルＲＥＧ１ｂとを備える。
フリップフロップＦＦ１１、ＦＦ１２、ＦＦ１３、ＦＦ１４は前段からの比較出力ＯＵＴ１とＯＵＴ２、比較有効信号ＣＰＥ１、ＣＰＥ２を受けて、基準クロックＣＬＫでシフト出力した結果のシフト出力ＯＵＴ１１、ＯＵＴ１２を第１論理比較選択回路７１ａと第２論理比較選択回路７１ｂとマルチプレクサＭＰＸ１、ＭＰＸ２へ供給し、シフト比較有効信号ＣＰＥ１１、ＣＰＥ１２を第１論理比較選択回路７１ａと第２論理比較選択回路７１ｂへ供給する。更に、外部からのスタート信号ＳＴＡＲＴにより”０”に初期化できる。ここで、スタート信号ＳＴＡＲＴは、パターンプログラムに基づいてＰＧから所望のタイミングで発生可能な、本発明で追加した制御信号である。
第１論理比較選択回路７１ａを説明する。第１論理比較選択回路７１ａのＯＵＴ１、２用のマルチプレクサＭＰＸ４ａ、ＭＰＸ５ａ、ＭＰＸ３ａ、第１ルックアップテーブルＲＥＧ１ａでは、図２（ｃ）の選択例に示すように選択したパス／フェイル判定情報を出力するものである。
即ち、マルチプレクサＭＰＸ４ａ、ＭＰＸ５ａは４入力１出力型のマルチプレクサであって、前段からの比較出力ＯＵＴ１、ＯＵＴ２を入力端Ａ、Ｂで受け、シフト出力ＯＵＴ１１、ＯＵＴ１２を入力端Ｃ、Ｄでそれぞれ受ける。
そして、一方のマルチプレクサＭＰＸ４ａは第１のフェイル選択信号ＦＳＥＬ０１ａとＦＳＥＬ１１ａとの２本の選択信号に基づいてＡ〜Ｄの何れかを選択した結果の第１選択信号をマルチプレクサＭＰＸ３ａの選択入力端Ｓ０へ供給する。他方のマルチプレクサＭＰＸ５ａは第２のフェイル選択信号ＦＳＥＬ０２ａとＦＳＥＬ１２ａとの２本の選択信号に基づいてＡ〜Ｄの何れかを選択した結果の第２選択信号をマルチプレクサＭＰＸ３ａの選択入力端Ｓ１へ供給する。
ここで、第１のフェイル選択信号ＦＳＥＬ０１ａ、ＦＳＥＬ１１ａ、第２のフェイル選択信号ＦＳＥＬ０２ａ、ＦＳＥＬ１２ａは選択レジスタ（図示なし）から出力される、本発明で追加した制御信号であって、試験開始当初（若しくは途中段階）にパターンプログラム等に基づいて所望条件に設定された制御信号であり、図２（ｃ）、（ａ）、（ｂ）の２ビットの選択入力端Ｓ０、Ｓ１に該当する。
第１ルックアップテーブルＲＥＧ１ａは例えば４ビットの外部から設定可能なルックアップ用のレジスタであって、当該ＤＵＴの試験におけるパス／フェイルの良否判定を判断する為の設定情報を予めセットしてある。これをマルチプレクサＭＰＸ３ａのＡ，Ｂ，Ｃ，Ｄ入力端へ供給する。
マルチプレクサＭＰＸ３ａは４入力１出力型のマルチプレクサであって、上記に基づいて、第１ルックアップテーブルＲＥＧ１ａの４ビットの設定情報の中から選択した結果のパス／フェイル判定情報ＭＰＸ３ａｓを、第１ＡＮＤゲートＡＮＤ１ａへ供給する。
上記によれば、図２（ｃ）の選択例に示すように選択したパス／フェイル判定情報ＭＰＸ３ａｓが出力できる。
第１論理比較選択回路７１ａのＣＰＥ側のマルチプレクサＭＰＸ６ａ、ＭＰＸ７ａ、ＡＮＤゲートＡＮＤ２ａでは、判定イネーブル信号ＡＮＤ２ａｓを発生するものである。
即ち、マルチプレクサＭＰＸ６ａ、ＭＰＸ７ａは４入力１出力型のマルチプレクサであって、前段からの比較有効信号ＣＰＥ１、ＣＰＥ２を入力端Ａ、Ｂで受け、シフト比較有効信号ＣＰＥ１１、ＣＰＥ１２を入力端Ｃ、Ｄでそれぞれ受ける。そして、一方のマルチプレクサＭＰＸ６ａは第１のフェイル選択信号ＦＳＥＬ０１ａとＦＳＥＬ１１ａとの２本の選択信号に基づいてＡ〜Ｄの何れかを選択した結果の第１イネーブル信号をＡＮＤゲートＡＮＤ２ａへ供給する。他方のマルチプレクサＭＰＸ７ａは第２のフェイル選択信号ＦＳＥＬ０２ａとＦＳＥＬ１２ａとの２本の選択信号に基づいてＡ〜Ｄの何れかを選択した結果の第２イネーブル信号をＡＮＤゲートＡＮＤ２ａへ供給する。
ＡＮＤゲートＡＮＤ２ａは上記第１イネーブル信号と第２イネーブル信号の両方が有効（”１”）のときに判定イネーブル信号をＡＮＤゲートＡＮＤ１ａと第２論理比較選択回路７１ｂの対応するＡＮＤゲートＡＮＤ１ｂへ供給する。
ＡＮＤゲートＡＮＤ１ａは、上記ＡＮＤゲートＡＮＤ２ａからの判定イネーブル信号が有効（”１”）で、且つ図１に示す第２論理比較選択回路７１ｂの対応する回路のＡＮＤゲートＡＮＤ２ｂからの判定イネーブル信号が有効（”１”）のときに、上記パス／フェイル判定情報ＭＰＸ３ａｓを受けて最終的な判定結果である第１最終判定フェイル信号７１ａｆｌとして論理比較回路７１へ供給する。そして、論理比較回路７１のマルチプレクサＭＰＸ１を介して、動作モード信号ＳＥＬが選択されているときに第１のＰＡＳＳ／ＦＡＩＬ情報として出力する。
次に、他方の第２論理比較選択回路７１ｂは、上述した第１論理比較選択回路７１ａと同様の回路構成である。但し、第２ルックアップテーブルＲＥＧ１ｂは第１ルックアップテーブルＲＥＧ１ａは所望の設定条件で使用する。そして図１に示すように、最終的な判定結果である第２最終判定フェイル信号７１ｂｆｌが出力され、論理比較回路７１のマルチプレクサＭＰＸ２を介して第２のＰＡＳＳ／ＦＡＩＬ情報として出力する。
従って、上述した図１に示す第１論理比較選択回路７１ａ、第２論理比較選択回路７１ｂによれば、第１ルックアップテーブルＲＥＧ１ａと、第２ルックアップテーブルＲＥＧ１ｂと、第１論理比較選択回路７１ａ側と第２論理比較選択回路７１ｂ側とで個別の選択信号とする第１のフェイル選択信号ＦＳＥＬ０１ａ、ＦＳＥＬ１１ａ、第２のフェイル選択信号ＦＳＥＬ０２ａ、ＦＳＥＬ１２ａ、とに基づいて所定に選択して良否判定された第１のＰＡＳＳ／ＦＡＩＬ情報及び第２のＰＡＳＳ／ＦＡＩＬ情報が出力できる。この結果、ジッタを含んだＤＵＴ出力信号において、規定時間Ｔａと規定時間Ｔｂとの両方を同時に実時間で良否判定することが可能となる大きな利点が得られる。
即ち、ジッタを含んだＤＵＴ出力信号を受けて連続する複数２回のストローブの結果情報に基づいて良否判定を実時間で良否判定することが可能となる利点が得られる。
次に、図３は図１の回路構成により、２つの規定時間Ｔａ、規定時間Ｔｂを同時測定して良否判定する方法を説明するタイミングチャートであり、図２（ａ）、（ｂ）の選択表と共に説明する。これは上述した第１論理比較選択回路７１ａ、第２論理比較選択回路７１ｂを適用することで実現できる。
一方の規定時間Ｔａの良否判定は、図３のＡ点とＢ点とをストローブ信号ＳＴＲＢ１、ＳＴＲＢ２で行なった結果をシフトしたシフト出力ＯＵＴ１１、ＯＵＴ１２を第１論理比較選択回路７１ａで良否判定する。前記シフト出力ＯＵＴ１１、ＯＵＴ１２での判定ができるように上述した第１のフェイル選択信号ＦＳＥＬ０１ａ、ＦＳＥＬ１１ａ、第２のフェイル選択信号ＦＳＥＬ０２ａ、ＦＳＥＬ１２ａを出力する選択レジスタ（図示なし）を設定することで、図２（ａ）の選択条件になる。また、第１ルックアップテーブルＲＥＧ１ａの内容も所定に設定しておく。
例えば、図１のマルチプレクサＭＰＸ４ａにより図３のＡ点の結果を選択する場合にはフェイル選択信号ＦＳＥＬ０１ａ、ＦＳＥＬ１１ａの指定は、”０”、”１”にする。これによりシフト出力ＯＵＴ１１が選択できる。次に、図１のマルチプレクサＭＰＸ５ａにより図３のＢ点の結果を選択する場合にはフェイル選択信号ＦＳＥＬ０２ａ、ＦＳＥＬ１２ａの指定は、”１”、”１”にする。これによりシフト出力ＯＵＴ１２が選択できる。
尚、シフト比較有効信号ＣＰＥ１１、ＣＰＥ１２を選択するマルチプレクサＭＰＸ６ａ、ＭＰＸ７ａは、図２（ｂ）の選択例となるように、前記フェイル選択信号ＦＳＥＬ０１ａ、ＦＳＥＬ１１ａ又はフェイル選択信号ＦＳＥＬ０２ａ、ＦＳＥＬ１２ａを与える。
他方の規定時間Ｔｂの良否判定は、図３のＣ点とＤ点とをストローブ信号ＳＴＲＢ１、ＳＴＲＢ２で行なった結果の比較出力ＯＵＴ１、ＯＵＴ２を第１論理比較選択回路７１ａで良否判定する。前記比較出力ＯＵＴ１、ＯＵＴ２での判定ができるように上述した第１のフェイル選択信号ＦＳＥＬ０１ａ、ＦＳＥＬ１１ａ、第２のフェイル選択信号ＦＳＥＬ０２ａ、ＦＳＥＬ１２ａを出力する選択レジスタ（図示なし）を設定して、図２（ａ）の選択条件にしておく。また、第２ルックアップテーブルＲＥＧ１ｂの内容も所定に設定しておく。
例えば、図１に示す第２論理比較選択回路７１ｂのマルチプレクサＭＰＸ４ｂ（図示なし）により図３のＣ点の結果を選択する場合にはフェイル選択信号ＦＳＥＬ０１ｂ、ＦＳＥＬ１１ｂ（図示なし）の指定は、”０”、”０”にする。これにより比較出力ＯＵＴ１が選択できる。次に、図１に示す第２論理比較選択回路７１ｂのマルチプレクサＭＰＸ５ｂ（図示なし）により図３のＤ点の結果を選択する場合にはフェイル選択信号ＦＳＥＬ０２ｂ、ＦＳＥＬ１２ｂ（図示なし）の指定は、”１”、”０”にする。これにより比較出力ＯＵＴ２が選択できる。
尚、比較有効信号ＣＰＥ１、ＣＰＥ２を選択するマルチプレクサＭＰＸ６ｂ、ＭＰＸ７ｂ（図示なし）は、前記フェイル選択信号ＦＳＥＬ０１ｂ、ＦＳＥＬ１１ｂ又はフェイル選択信号ＦＳＥＬ０２ｂ、ＦＳＥＬ１２ｂにより所定に選択する。
ところで、図３は２サイクルを単位とした位置関係で交互に規定時間Ｔａと規定時間Ｔｂとを良否判定する場合のタイミングチャート例である。これは奇数のストローブ信号ＳＴＲＢ１、ＳＴＲＢ２において規定時間Ｔａ側の良否判定をし、偶数のストローブ信号ＳＴＲＢ１、ＳＴＲＢ２において規定時間Ｔｂ側の良否判定をする場合である。即ち、２サイクル単位で規定時間Ｔａと規定時間Ｔｂの順番で良否判定をする場合であり、図３に示すサイクルＣ１、Ｃ２に対してサイクルＣ３、Ｃ４に示す位置は２サイクル単位の位置関係であるものと仮定する。この図でＡ点のＳＴＲＢ１を▲１▼とし、Ｂ点のＳＴＲＢ２を▲２▼とし、Ｃ点のＳＴＲＢ１を▲３▼とし、Ｄ点のＳＴＲＢ２を▲４▼とし、ｎは任意の整数値すると、サイクルＣ３では▲１▼＋ｎ、▲２▼＋ｎに相当するサイクルであり、サイクルＣ４では▲３▼＋ｎ、▲４▼＋ｎに相当するサイクルである。この結果、第１論理比較選択回路７１ａ側に▲１▼、▲２▼の良否判定を担当し、第２論理比較選択回路７１ｂ側にて▲３▼、▲４▼の良否判定を担当できる。
即ち、図３に示すように、サイクルＣ１、Ｃ２で規定時間Ｔａと規定時間Ｔｂとで良否判定された後、ｎ×２サイクル後のサイクルＣ３、Ｃ４で規定時間Ｔａと規定時間Ｔｂとが正常に良否判定されることとなる。このようなサイクル条件の場合にはデバイス試験上の支障は生じない。
尚、ここでストローブ信号ＳＴＲＢ１、ＳＴＲＢ２は、各サイクル毎（又は不定サイクル）に無用のストローブを発生する場合がある。この為、比較有効信号ＣＰＥ１、ＣＰＥ２を制御することによって指定サイクルでの良否判定を行うようにプログラムが一般的に作成される。
しかしながら、テストパターンの作成は図３に示す試験条件とは限らない。即ち、２サイクル単位で規定時間Ｔａと規定時間Ｔｂの順番で良否判定をする限定されたテストパターンを作成するとは限らず、図４のタイミングチャート例に示すように、サイクルＣ４、Ｃ５の位置で規定時間Ｔａと規定時間Ｔｂの順番で良否判定するプログラムを作成したい場合も多く存在する。
図４は２サイクルを単位としない位置関係で交互に規定時間Ｔａと規定時間Ｔｂとを良否判定するタイミングチャート例である。この場合にはデバイス試験上の支障が存在する。これについて説明する。図４の例ではサイクルＣ４で規定時間Ｔａ側の判定を行い、サイクルＣ５で規定時間Ｔｂ側の判定を行う例である。
この場合には、サイクルＣ４でＳＴＲＢ１が▲３▼＋ｎが適用され、ＳＴＲＢ２が▲４▼＋ｎが適用されているのでＳＴＲＢの条件が逆転している。
即ち、上記図３の説明において、第１論理比較選択回路７１ａ側にて▲１▼、▲２▼の良否判定を担当し、第２論理比較選択回路７１ｂ側にて▲３▼、▲４▼の良否判定を担当するように各々のルックアップテーブル及び第１／第２のフェイル選択信号を初期設定してある結果、サイクルＣ１、Ｃ２では正常動作するものの、サイクルＣ４、Ｃ５では正常な動作とならなくなってしまい、正常動作ができない問題点がある。前記問題点を回避するには両者の論理比較選択回路と作成するテストパターンとの関係が同期するようにテストパターンの作成を注意しながら作成する必要がある。前記の制限事項は、テストパターンの作成をより一層複雑で困難にし、また無用なテストパターンの増大を招く難点がある。
上記難点を改善する為に、図１に示すスタート信号ＳＴＡＲＴを追加して備えている。
図５はスタート信号ＳＴＡＲＴにより２サイクルを単位としない位置関係で規定時間Ｔａと規定時間Ｔｂとを良否判定することが可能とするタイミングチャート例である。これについて説明する。
テストパターンは、規定時間Ｔａと規定時間Ｔｂとを良否判定する直前のサイクルＣ０、Ｃ３でスタート信号ＳＴＡＲＴが発生するように作成する。この結果、図１に示す第１論理比較選択回路７１ａ及び第２論理比較選択回路７１ｂに備えるフリップフロップＦＦ１１〜ＦＦ１４が全て”０”にリセットされる。即ち、図５Ａ、Ｂに示すサイクルＣ１、Ｃ４においてシフト出力ＯＵＴ１１、ＯＵＴ１２、シフト比較有効信号ＣＰＥ１１、ＣＰＥ１２の出力状態が”０”にリセットされる。この結果、この後に実施する規定時間Ｔａと規定時間Ｔｂの良否判定が正常に判定できることが保証できる利点が得られる。このことは、以前のテストパターンでの良否判定サイクルが偶数サイクルとなるか奇数サイクルとなるかについて考慮する必要性が解消できる。
従って、図５のタイミングチャート例に示すように、上述した両者の論理比較選択回路と作成するテストパターンとの関係が同期するように注意しながらテストパターンの作成をする必要性が解消され、且つ、無用なテストパターンの増大を招く難点も解消される。更に、任意の所望サイクルで良否判定をすることが可能となる大きな利点も得られる。
尚、本発明の技術的思想は、上述実施の形態の具体構成例、接続形態例に限定されるものではない。更に、本発明の技術的思想に基づき、上述実施の形態を適宜変形して広汎に応用してもよい。
図１の構成例では後段側の論理比較回路７１が２系統備える具体例で示したが、通常のシステムでは図１２に示すように後段側の論理比較回路７１のみ１系統とする構成例としている。但し、図１２に示す後段側の論理比較回路７１の内部にＯＲゲートＯＲ１、ＯＲ２を備えて、比較出力ＯＵＴ１と比較出力ＯＵＴ３を論理和した比較出力ＯＵＴ１ｄとし、比較出力ＯＵＴ２と比較出力ＯＵＴ４を論理和した比較出力ＯＵＴ２ｄとし、他は、図１と同一の回路構成である。
例えば、上述実施例では、図６に示すロウ側とハイ側の２系統のタイミング比較回路５１の中で、一方のロウ側コンパレータ（ＣＭＰ１、ＣＭＰ２）に基づいて生成出力された論理出力ＦＬ１、ＦＬ２を受けて、第１論理比較選択回路７１ａと第２論理比較選択回路７１ｂとによって良否判定する具体構成例で説明していた。前記の応用構成例としては、ロウ側コンパレータとハイ側コンパレータとの両方から出力される４本の論理出力ＦＬ１、ＦＬ２、ＦＬ３、ＦＬ４を受けて、２系統の第１論理比較選択回路７１ａと２系統の第２論理比較選択回路７１ｂの所望の組み合わせを適用して、より多様な条件での良否判定をするように回路を構成しても良い。この場合には、ハイレベル、ロウレベル、ハイインピーダンスの任意の組み合わせに基づく多様な良否判定が可能となる。
産業上の利用可能性
本発明は、以上説明したような形態で実施され、下記の効果がある。
図１に示す第１論理比較選択回路７１ａ、第２論理比較選択回路７１ｂによれば、ジッタを含んだＤＵＴ出力信号において、規定時間Ｔａと規定時間Ｔｂとの両方を同時に実時間で良否判定することが可能となる大きな利点が得られる。
また、図１に示すスタート信号ＳＴＡＲＴを備えることにより、図５のタイミングチャート例に示すように、任意のサイクルにて規定時間Ｔａと規定時間Ｔｂの良否判定が正常に判定できることが保証できる利点が得られる。即ち、以前のテストパターンでの良否判定サイクルについて考慮する必要性が解消できる。且つ、無用なテストパターンの増大を招く難点も解消される。
従って、ジッタを含んだＤＵＴ出力信号を受けて連続する複数２回のストローブの結果情報に基づいて良否判定を実時間で良否判定することが可能となる利点が得られる。
【図面の簡単な説明】
図１は、本発明の半導体試験装置の後段側の論理比較回路の要部回路図である。
図２は、本発明の半導体試験装置の要部回路の選択信号の例である。
図３は、図１の回路構成により、２サイクルを単位とした位置関係で交互に規定時間Ｔａと規定時間Ｔｂとを良否判定するタイミングチャート例である。
図４は、２サイクルを単位としない位置関係で交互に規定時間Ｔａと規定時間Ｔｂとを良否判定するタイミングチャート例である。
図５は、スタート信号ＳＴＡＲＴにより２サイクルを単位としない位置関係で規定時間Ｔａと規定時間Ｔｂとを良否判定することが可能とするタイミングチャート例である。
図６は、半導体試験装置のブロック図である。
図７は、図６における後段側の論理比較回路７１の具体構成例である。
図８は、従来の半導体試験装置の要部回路のタイミングチャート例である。
図９は、ジッタを有するＤＵＴ出力信号に対してＳＴＲＢ１とＳＴＲＢ２とルックアップテーブルによりＰＡＳＳとして検出する動作を説明する図である。
図１０は、ジッタを有するＤＵＴ出力信号に対してＳＴＲＢ１とＳＴＲＢ２とルックアップテーブルによりＦＡＩＬを検出する動作を説明する図である。
図１１は、後段側の論理比較回路７１の他の内部構成例、及び前段側の論理比較回路６１との接続関係図である。
図１２は、本発明の図１に示す後段側の論理比較回路７１の他の内部構成例、及び前段側の論理比較回路６１との接続関係図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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