(57)【要約】電流出力型の半導体回路において、１つの表示パネルで複数の半導体回路により表示を行う際に、半導体回路のばらつきにより、半導体回路が異なるブロックごとの輝度むらが発生する。電流出力段１４ａ、１４ｂにおいて、チップ両端にカレントミラー回路を構成し、両端から階調表示の基準となる基準電流を供給する。さらに各出力に分配を行うカレントミラー回路のゲート線の抵抗値を高くすることにより、チップ内のトランジスタしきい値ずれを補償し、左右端の出力電流を一致させた。さらに、少なくとも隣に接続される半導体回路間で、基準電流生成用抵抗１１ｃ〜１１ｆを相互接続にすることで基準電流をそろえ、すべての半導体回路の両端の電流値のばらつきが１％以下となることで、チップの境目に発生するむらをなくすことができた。
2003092165.tif 000002
【特許請求の範囲】
【請求項１】
共通ゲート線と、前記共通ゲート線の両端に設けられ、基準電流の入力をうける第１および第２の電流分配手段と、前記共通ゲート線に沿って設けられ、前記電流分配手段からカレントミラー方式にて分配される前記基準電流に基づき駆動電流を生成する複数の駆動電流生成手段とを有する駆動電流出力機構と、前記電流分配手段の近傍に設けられ、基準電圧を有する基準電圧信号および前記基準電圧より高い電圧を有する所定の電源から前記基準電流を生成する基準電流生成手段とを備えた駆動用半導体回路を、それぞれの前記共通ゲート線の端部が隣り合うように複数配列してなる電流駆動型表示装置の駆動用半導体回路群であって、
隣り合う一対の前記駆動用半導体回路において隣り合う一対の前記基準電流生成手段は、互いに相手の前記駆動用半導体回路から前記所定の電源を取得し、これと自らに供給される前記基準電圧信号とから前記基準電流を生成し、
前記駆動用半導体回路は、
前記隣り合う一対の前記基準電流生成手段のそれぞれの前記所定の電源と、その電源にそれぞれ対応する前記一対の前記基準電流生成手段との間に設けられた、直列接続された複数の抵抗素子を少なくとも有し、
前記直列接続された複数の抵抗素子の一部は前記隣り合う一対の駆動用半導体回路の一方のチップ上に形成されており、残りは前記隣り合う一対の駆動用半導体回路の一方のチップ上に形成されている電流駆動型表示装置の駆動用半導体回路群。
【請求項２】
前記駆動電流生成手段に用いられる半導体素子群のチャネル面積の総和に対する前記第１および第２の電流分配手段に用いられる半導体素子群のチャネル面積の総和の比が、実質上０．０１以上０．５以下である請求項１記載の電流出力型駆動装置の駆動用半導体回路群。
【請求項３】
前記駆動電流生成手段に用いられる半導体素子群の半導体素子の（チャネル幅）／（チャネル長）の値が、実質上０．０１以上０．６以下である請求項１に記載の電流出力型駆動装置の駆動用半導体回路群。
【請求項４】
前記共通ゲート線の全抵抗値を、実質上、使用プロセスにおける基準電流値に対するゲート電圧の最大値と最小値の差の電圧を前記基準電流の実質上０．５％の値（Ｉｓ×０．００５）で割った値（Ｖｇｂ−Ｖｇｗ）／（Ｉｓ×０．００５）もしくは１ＫΩのうち大きい方の値以上５ＭΩ以下とした請求項１に記載の電流出力型駆動装置の駆動用半導体回路群。
【請求項５】
前記入力信号に応じて、前記駆動電流生成手段を出力段に接続するか否かを第１の切り替え手段群により決定する駆動用半導体回路群において、前記第１の切り替え手段群と逆の状態を決定する第２の切り替え手段群を介して、前記駆動電流生成手段に所定電流値が流れるようにする電流経路形成部を有する請求項１に記載の電流出力型駆動装置の駆動用半導体回路群。
【請求項６】
請求項１から５のいずれかに記載の駆動用半導体回路群を備えた表示装置。
【発明の詳細な説明】
技術分野
本発明は、有機電界発光素子など、電流量により階調表示を行う表示装置に用いる電流出力を行う電流駆動型表示装置の駆動用半導体回路群等に関する。
背景技術
有機発光素子は、自発光素子であるため、液晶表示装置で必要とされるバックライトが不要であり、視野角が広いなどの利点から、次世代表示装置として期待されている。
一般的な有機発光素子の素子構造の断面図を図２に示す。有機層２２が陰極２１及び陽極２３により挟まれた構成となっている。これに直流電源２４を接続すると、陽極２３から正孔が、陰極２１から電子が有機層２２に注入される。注入された正孔及び電子は有機層２２内を電源２４により形成された電界により対極に移動する。移動途中において電子と正孔が有機層２２内で再結合し、励起子を生成する。励起子のエネルギーが失活する過程において発光が観測される。発光色は励起子の持つエネルギーにより異なり、およそ有機層２２の持つエネルギーバンドギャップの値に対応したエネルギーの波長を持つ光となる。
有機層内で発生した光を外部に取り出すため、電極のうち少なくとも一方は可視光領域で透明な材料が用いられる。陰極には、有機層への電子注入を容易にするため仕事関数の低い材料が用いられる。例えば、アルミニウム、マグネシウム、カルシウムなどである。耐久性、さらなる低仕事関数化のためにこれらの合金や、アルミリチウム合金といった材料が用いられることがある。
一方陽極は正孔注入の容易性からイオン化ポテンシャルの大きいものを用いる。また陰極が透明性を持たないため、こちらの電極に透明性材料を用いることが多い。そのため一般的には、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、金、インジウム亜鉛酸化物（ＩＺＯ）などが用いられる。
近年では低分子材料を用いた有機発光素子において、発光効率を高めるため、図３（ａ）のように有機層２２を複数の層（この場合４層）で構成されることがある。電子注入層３１は陰極２１から電子を有機層内へ注入しやすくするために設けたものである。同様に正孔注入層３４も陽極２３からの正孔の注入しやすさを高めるために用いられる。これらの注入層は有機層２２の膜厚に対しおよそ５％から２０％程度の厚さで形成されることが多い。これにより有機層内に注入される電子正孔両キャリアの数を増加させることが可能となる。これらの層に用いられる材料は、電子注入層３１の場合電子親和力の値が陰極２１の仕事関数に近く、正孔注入層３４の場合、イオン化ポテンシャルの値が陽極２３の値に近いものが用いられる。
一方、電子輸送層３２及び正孔輸送層３３に用いられる材料は輸送するキャリアの移動度が高いものである。またいずれか一方の層が高い蛍光性を持つ材料であり、発光に寄与する層である。つまり、どちらかの層が発光層の役割もあわせて持っている。今現在、電子輸送性の発光材料が多いため一般的には電子輸送層３２が発光層を兼ね、この層において、注入移動してきた電子正孔両キャリアの再結合がなされ、光を外部に放出している。よって電子輸送層３２は、所望の波長を持った光を放出する材料を用いるということになる。代表的な材料として、緑色ではアルミニウムキノリン錯体、赤色ではユーロピウム錯体などがあげられる。なお発光層として用いる場合、１つの層は必ずしも一つの材料で構成されるとは限らず、ある材料（ホスト材料）の中に、蛍光性色素（ゲスト材料）が分散されて構成される場合もある。
このようにして形成された有機発光素子は図４（ａ）に示すように、輝度は電流に対して比例し、図４（ｂ）に示すように、電圧に対しては非線形な関係となる。それゆえ階調制御を行うには、電流値により制御を行う方がよい。
有機発光素子をパッシブマトリクス型表示装置に組み込んだ場合の例を図５に示す。有機発光素子５５はセグメント信号線５６及びコモン信号線５７の交点に配置され、コモンドライバ５２の操作により同一セグメント信号線５６上の有機発光素子のうちのいずれか１つにのみセグメント信号線５６からの電流を流すようにする。セグメント信号線５６に流れる電流により階調表示を行う。
従って、セグメントドライバ５１は電流出力型のドライバである必要がある。
一方、アクティブマトリクス型の場合、大きく分けて電圧駆動方式と電流駆動方式の２通りがある。
電圧駆動方式は電圧出力型のソースドライバを用い、画素内部において電圧を電流に変換し、変換した電流を有機発光素子に供給する方法である。
電流駆動方式は電流出力型のソースドライバを用い、画素内部では１水平走査期間出力された電流値を保持する機能のみを持たせ、ソースドライバと同じ電流値を有機発光素子に供給する方法である。
電圧駆動方式の画素内の回路構成の一例を図６に示す。ソース信号線６０から供給された電圧は、当該画素選択期間内にトランジスタ６６を通して駆動用トランジスタ６２に印加される。なお、蓄積容量６５は、画素選択期間が終わった後も１フレーム間情報を保持するために用いられる。
駆動用トランジスタ６２のゲート電圧−ドレイン電流特性に応じて、ＥＬ電源線６４から有機発光素子６３に電流が流れる。ソース信号線６０に印加する電圧値を変えることで有機発光素子６３に流れる電流量を変化させることが可能である。
しかし、この方式では、駆動用トランジスタ６２の電圧電流特性にばらつきがあるとばらつきに応じて、有機発光素子に流れる電流にばらつきが生じる問題がある。
この画素回路は低温ポリシリコンプロセスによって形成されることが多い。低温ポリシリコンプロセスでは、多結晶化の際に用いられるレーザー照射量にむらがでやすく、この照射むらに応じてトランジスタの特性もばらつきが発生する。プロセス上でこの照射むらをなくすことが難しいため、このような電圧駆動方式においてはレーザー照射方向に対応した筋が発生し、表示むらが発生する問題がある。
一方、電流駆動方式の例を図７及び図８に示す。図７の方式は画素回路にカレントコピア方式を用いたもの、図８の方式はカレントミラー方式を用いたものである。
図９（ａ）（ｂ）に図７の画素７４の動作時の回路を示す。
画素が選択されたときには図９（ａ）に示すようにその行のゲート信号線６１ａはスイッチを導通状態とするように、６１ｂは非導通状態となるようにゲートドライバ７１から信号が出力される。このときの画素回路の様子を図９（ａ）に示す。このときソースドライバ１７に引き込まれる電流であるソース信号線６０に流れる電流は点線１０１で示した経路を流れる。よってトランジスタ７２にはソース信号線６０に流れる電流と同一電流が流れる。すると節点１０２の電位はトランジスタ７２の電流電圧特性に応じた電位となる。
次に非選択状態となるとゲート信号線６１により図９（ｂ）に示すような回路となる。ＥＬ電源線６４から有機発光素子６３に１０３で示す点線の経路で電流が流れる。この電流は節点１０２の電位とトランジスタ７２の電流電圧特性により決まる。
図９（ａ）と（ｂ）において節点１０２の電位は変化しない。従って同一トランジスタ７２に流れるドレイン電流は図９（ａ）と（ｂ）において同一となる。これによりソース信号線６０に流れる電流値と同じ値の電流が有機発光素子６３に流れる。トランジスタ７２の電流電圧特性にばらつきがあっても原理上電流１０１と１０３の値には影響がなく、トランジスタの特性ばらつきの影響のない均一な表示を実現できる。
図８のカレントミラー方式の場合においても同様に、行選択時には図１０（ａ）のＩｗに示す経路でソース信号線６０に流れる電流が、画素内を流れる。電流Ｉｗがトランジスタ８２ｂに流れるときのゲート電位に対応した電圧が節点１０５にかかる。
行非選択時には図１０（ｂ）のＩｅに示す経路の電流が画素内を流れる。蓄積容量１０５により節点１０５の電位は（ａ）と（ｂ）の期間の間保持される。そのため、トランジスタ８２ａと８２ｂの特性が等しければ、Ｉｗ＝Ｉｅとなる。
トランジスタ特性のばらつきに対して有機発光素子に流れる電流が変化する可能性があるが、電圧駆動の場合に比べ、トランジスタ８２ａと８２ｂは同一画素回路内にあり、近接配置とすることで、電流ばらつきを小さくすることが可能である。電圧駆動にくらべ、表示むらは少ない。
従って、均一な表示を得るためには電流駆動方式を用いる必要があり、そのためにはソースドライバ１７は電流出力型のドライバＩＣでなければならない。
階調に応じた電流値を出力する電流ドライバＩＣの出力段の例を図１１に示す。表示階調データ１１５に対し、デジタルアナログ変換部１１６によりアナログの電流出力を１１４より行う。アナログデジタル変換部は、複数個（少なくとも階調データ１１５のビット数）の階調表示用電流源１１３とスイッチ１１８及び、１つあたりの階調表示用電流源１１３が流す電流値を規定する共通ゲート線１１７から構成される。
図１１では３ビットの入力１１５に対しアナログ電流を出力する。ビットの重みに応じた数の電流源１１３を電流出力１１４に接続するかをスイッチ１１８により選択することで、例えばデータ１の場合は、電流源１１３が１つ分の電流、データ７の場合は７つ分の電流といったように階調に応じた電流が出力できる。この構成をドライバの出力数に応じた数だけ１１６を並べることで電流出力型ドライバが実現可能である。トランジスタ１１３の温度特性を補償するため共通ゲート線１１７の電圧は分配用ミラートランジスタ１１２により決められる。トランジスタ１１２と電流源群１１３はカレントミラー構成となり、基準電流１９の値に応じて１階調あたりの電流が決められる。この構成により、階調により出力電流が変化し、かつ１階調あたりの電流は基準電流により決まる。
有機発光素子を用いた表示装置の例を図１２から図１４に示す。図１２（ａ）、（ｂ）はテレビ、図１３はデジタルカメラもしくはデジタルビデオカメラ、図１４は携帯情報端末を示している。有機発光素子は応答速度が速いため動画を表示する機会の多いこれらの表示装置にふさわしい表示パネルである。
これらの表示装置のソース信号線数が増加すると、図１５に示すように１つの表示パネル１５１に対し複数の電流出力型ソースドライバＩＣ１７を用いる必要がでてくる。このときドライバＩＣ１７の出力電流がチップ間で１％以上のばらつきを持つと１５２ａから１５２ｃの各表示領域で輝度が異なりブロックむらが発生する。従ってドライバＩＣ１７のカスケード接続対策が必要である。
異なるチップ間で出力電流のばらつきを小さくするには、基準電流１９の値をそろえる必要がある。基準電流をそろえる従来技術として図１６（例えば、特開２０００−２９３２４５号公報を参照）、図１９にあげる方式が知られている。なお出力段１６４については詳細な記載がないため、図３で説明した出力段を適用している。
図１６の方法では、１つの元電流１６１をドライバＩＣ１７内の基準電流分配部１６２に入力し、複数の基準電流を生成する。図１７に基準電流分配部の回路構成例を示す。カレントミラー回路により、元電流１６１に対し複数の基準電流１６３ａから１６３ｃを出力する。この基準電流１６３を各ドライバＩＣ１７にそれぞれ供給することによりカスケード接続されるすべてのドライバＩＣ１７の基準電流を等しくすることで、ブロックむらをなくす。なお、１６１は電流でなくとも、電圧入力とし、図１８に示す演算増幅器１８３への接続線１８５に接続する方法もある。電流電圧変換部１８４により電圧が電流に変化され、抵抗１８２に流れる電流が元電流となる。これをカレントミラーにより分配し基準電流１６２を出力する構成とする方法もある。抵抗１８２はドライバＩＣ１７内に内蔵してもよいし、外付けとしてもよい。
図１９に示す、同一基準電流を複数のドライバＩＣ１７に供給する第２の方法では、第１のドライバである１７ａには直接出力段１６４に基準電流１６１を入力する。電流受け渡し部１９１では、トランジスタ２０１を共通ゲート線１１７に接続し、基準電流に対してカレントミラー構成をとる。これをそのまま出力すると電流の向きが逆になるため、トランジスタ２０２、２０３からなるカレントミラー構成によりさらに電流方向を変えることで１９２により別のドライバＩＣ１７に基準電流を供給する。これにより、各ドライバＩＣに同一基準電流が流れる。なお、上述した特開２０００−２９３２４５号文献の全ての開示は、そっくりそのまま引用する（参照する）ことにより、ここに一体化する。
図１６の構成において、ドライバＩＣを複数個用いた表示装置を作る場合、基準電流分配部１６２の電流出力数により、複数配置可能なドライバＩＣの数が制約される。例えば図１７の構成では３つまでしか並べることができない。また１６２を外に配置すると別に半導体回路が必要となるため、実装コストやモジュール構成が複雑になるという問題がある。
また、図２０に示す構成においては、基準電流を生成するのに２回カレントミラー回路を通す必要があり、ばらつきが大きくなりやすい。ばらつき抑制のためにはトランジスタサイズを大きくする必要があるためチップサイズを大きくする必要がでてくる。またチップ１つごとに２段のカレントミラーを通るため、Ｎ（Ｎ：自然数）個チップ接続の場合、２Ｎ回カレントミラーを繰り返すため、元電流１６１とＮ個目の基準電流がずれやすい。
また、出力段の構成においても図１１の構成でカレントミラーにより各出力の１階調あたりの電流を規定する方法では、カレントミラーの性質上、ミラー元のトランジスタと、出力用トランジスタの距離が離れるにつれてトランジスタの特性ばらつきの影響を受けやすくなる。
例えば左端に分配用ミラートランジスタ１１２を配置し、デジタルアナログ変換部１１６を出力パッド近傍に配置する。その際に、シリコンウエハー内で図２１（ａ）に示すようなしきい値電圧のずれがあると、出力電流が図２１（ｂ）のようにドライバＩＣの左右端で異なる。例えばしきい値電圧が２１１ａのように変動すると、カレントミラーを形成する共通ゲート線１１７の電圧は等しいことから、左端のミラー元に比べ、右端の電流出力は小さくなる。同様に２１２ａｂ、２１３ａｂのような関係になる。
そのため、たとえ基準電流値がすべてのドライバＩＣ１７で等しくてもこのような出力特性を持つドライバＩＣを複数個並べた場合、図２２に示すようにドライバＩＣの境界において電流値に差が発生する。これによりブロックむらが発生する。
電流ドライバＩＣにおいて、ＩＣごとのむらをなくすためには、基準電流を等しく入力できるようにすること、同一チップの左右端の電流値をそろえなければならないという課題がある。
発明の開示
上記の課題を解決するために、第１の本発明は、共通ゲート線と、前記共通ゲート線の両端に設けられ、基準電流の入力をうける第１および第２の電流分配手段と、前記共通ゲート線に沿って設けられ、前記電流分配手段からカレントミラー方式にて分配される前記基準電流に基づき駆動電流を生成する複数の駆動電流生成手段とを有する駆動電流出力機構と、前記電流分配手段の近傍に設けられ、基準電圧を有する基準電圧信号および前記基準電圧より高い電圧を有する所定の電源から前記基準電流を生成する基準電流生成手段とを備えた駆動用半導体回路を、それぞれの前記共通ゲート線の端部が隣り合うように複数配列してなる電流駆動型表示装置の駆動用半導体回路群であって、
隣り合う一対の前記駆動用半導体回路において隣り合う一対の前記基準電流生成手段は、互いに相手の前記駆動用半導体回路から前記所定の電源を取得し、これと自らに供給される前記基準電圧信号とから前記基準電流を生成し、
前記駆動用半導体回路は、
前記隣り合う一対の前記基準電流生成手段のそれぞれの前記所定の電源と、その電源にそれぞれ対応する前記一対の前記基準電流生成手段との間に設けられた、直列接続された複数の抵抗素子を少なくとも有し、
前記直列接続された複数の抵抗素子の一部は前記隣り合う一対の駆動用半導体回路の一方のチップ上に形成されており、残りは前記隣り合う一対の駆動用半導体回路の一方のチップ上に形成されている電流駆動型表示装置の駆動用半導体回路群である。
また、第２の本発明は、共通ゲート線と、前記共通ゲート線の両端に設けられ、基準電流の入力をうける第１および第２の電流分配手段と、前記共通ゲート線に沿って設けられ、前記電流分配手段からカレントミラー方式にて分配される前記基準電流に基づき駆動電流を生成する複数の駆動電流生成手段とを有する駆動電流出力機構と、前記電流分配手段の近傍に設けられ、基準電圧を有する基準電圧信号および前記基準電圧より高い電圧を有する所定の電源から前記基準電流を生成する基準電流生成手段とを備えた、駆動用半導体回路を、それぞれの前記共通ゲート線の端部が隣り合うように複数配列してなる電流駆動型表示装置の駆動用半導体回路群であって、
隣り合う一対の前記駆動用半導体回路において隣り合う一対の前記基準電流生成手段は、互いに相手の前記駆動用半導体回路から前記所定の電源を取得し、これと自らに供給される前記基準電圧信号とから前記基準電流を生成し、
前記隣り合う一対の前記基準電流生成手段のそれぞれの前記所定の電源と、その電源にそれぞれ対応する前記一対の前記基準電流生成手段との間にそれぞれ設けられた抵抗素子が設けられている電流駆動型表示装置の駆動用半導体回路群である。
また、第３の本発明は、前記駆動電流生成手段に用いられる半導体素子群のチャネル面積の総和に対する前記第１および第２の電流分配手段に用いられる半導体素子群のチャネル面積の総和の比が、実質上０．０１以上０．５以下である第１または第２の本発明の電流出力型駆動装置の駆動用半導体回路群である。
また、第４の本発明は、前記駆動電流生成手段に用いられる半導体素子群の半導体素子の（チャネル幅）／（チャネル長）の値が、実質上０．０１以上０．６以下である第１または第２の本発明の電流出力型駆動装置の駆動用半導体回路群である。
また、第５の本発明は、前記共通ゲート線の全抵抗値を、実質上、使用プロセスにおける基準電流値に対するゲート電圧の最大値と最小値の差の電圧を前記基準電流の実質上０．５％の値（Ｉｓ×０．００５）で割った値（Ｖｇｂ−Ｖｇｗ）／（Ｉｓ×０．００５）もしくは１ＫΩのうち大きい方の値以上５ＭΩ以下とした第１または第２の本発明の電流出力型駆動装置の駆動用半導体回路群である。
また、第６の本発明は、前記入力信号に応じて、前記駆動電流生成手段を出力段に接続するか否かを第１の切り替え手段群により決定する駆動用半導体回路群において、前記第１の切り替え手段群と逆の状態を決定する第２の切り替え手段群を介して、前記駆動電流生成手段に所定電流値が流れるようにする電流経路形成部を有する第１または第２の本発明の電流出力型駆動装置の駆動用半導体回路群である。
また、第７の本発明は、基準電流の入力をうける第１および第２の電流分配手段と、前記電流分配手段から分配される前記基準電流に基づき駆動電流を生成する複数の駆動電流生成手段とを有する駆動電流出力機構と、基準電圧を有する基準電圧信号および前記基準電圧より高い電圧を有する所定の電源から前記基準電流を生成する基準電流生成手段とを備えた電流駆動型表示装置の駆動用半導体回路を、それぞれの前記基準電流の出力が隣り合うように複数配列してなる駆動用半導体回路群であって、
隣り合う一対の前記駆動用半導体回路において、それぞれの前記基準電流生成手段は、互いに相手の前記駆動用半導体回路から前記所定の電源を取得し、これと自らに供給される前記基準電圧信号とから前記基準電流を生成し、
前記駆動電流出力機構は多段構造を有し、
前記多段構造の各段は、少なくとも一つの、電流源および前記電流源から複数の出力を取り出す受け渡し部を有する組を有し、
前記多段構造の第１の段の電流源は前記電流分配手段から分配される前記基準電流であって、
前記多段構造の最終段の受け渡し部の前記複数の出力は前記駆動電流であって、
最終段を除く前記各段の受け渡し部の前記複数の出力は、それぞれ下段の前記組の前記電流源に与えられているものである、
電流駆動型表示装置の駆動用半導体回路群である。
また、第８の本発明は、前記駆動用半導体回路は、
前記隣り合う一対の前記駆動用半導体回路のそれぞれの基準電流生成手段の前記所定の電源と、その電源にそれぞれ対応する前記一対の前記基準電流生成手段との間に設けられた、直列接続された複数の抵抗素子を少なくとも有し、
前記直列接続された複数の抵抗素子の一部は、前記隣り合う一対の駆動用半導体回路の一方のチップ上に形成されており、残りは前記隣り合う一対の駆動用半導体回路の他方のチップ上に形成されている第７の本発明の電流駆動型表示装置の駆動用半導体回路群である。
また、第９の本発明は、前記駆動用半導体回路は、
前記隣り合う一対の前記駆動用半導体回路のそれぞれの基準電流生成手段の前記所定の電源と、その電源にそれぞれ対応する前記一対の前記基準電流生成手段との間に設けられた、並列接続された複数の抵抗素子を少なくとも有し、
前記並列接続された複数の抵抗素子の一部は、前記隣り合う一対の駆動用半導体回路の一方のチップ上に形成されており、残りは前記隣り合う一対の駆動用半導体回路の他方のチップ上に形成されている第７の本発明の電流駆動型表示装置の駆動用半導体回路群である。
また、第１０の本発明は、前記基準電流生成手段のそれぞれの前記所定の電源と、その電源にそれぞれ対応する前記一対の前記基準電流生成手段との間に設けられた抵抗素子を備えた第７の本発明の電流駆動型表示装置の駆動用半導体回路群である。
また、第１１の本発明は、第１から１０のいずれかの本発明の駆動用半導体回路群を具備した表示装置である。
発明を実施するための最良の形態
以下本発明の実施の形態について、図面を参照しながら説明を行う。
本発明の実施の形態における電流出力型ソースドライバＩＣ１７の構成を図２３に示す。この例ではシフトレジスタの段数が１６０で１６０出力を持つドライバである。出力数は単に１出力あたりに必要なシフトレジスタ２３１及びラッチ部２３２、電流出力段２３６、プリチャージ電圧印加判定部２３３、電流出力／プリチャージ電圧選択部２３５の数を出力数の増減に応じて、増減させることで実現可能であるため、任意の出力数に対応可能である。ただし、出力数が増加するとチップサイズが大きくなりすぎることと、汎用性がなくなるため６００程度くらいが実用上最大である。
図２３の構成において映像信号２３９の入力をシフトレジスタ部２３１及び２つのラッチ部２３２により各出力端子に分配する。分配された映像信号は電流出力段２３６とプリチャージ電圧印加判定部２３３に入力される。電流出力段２３６では、映像信号と基準電流生成部２３７により生成された基準電流から、階調に応じた電流値を出力する。一方プリチャージ電圧印加判定部２３３では、映像信号により階調に応じた電流を出力するかプリチャージ電圧を出力するかどうか判定するための信号を生成する。プリチャージ電圧印加判定部２３３の出力信号に応じてドライバＩＣ１７の外部に階調に応じた電流を出すか、プリチャージ電源２３４から供給される電圧を供給するか選択する電流出力／プリチャージ電圧選択部２３５を介してドライバＩＣ１７外部に電流もしくは電圧が出力される。
プリチャージ電源２３４から出力される電圧は、表示パネルに黒を表示するために必要な電圧値となる。このプリチャージ電圧を印加する方法はアクティブマトリクス型表示装置に電流出力に応じて階調表示を行うためのドライバＩＣ１７特有の構成である。なお、パッシブマトリクス用のドライバＩＣではプリチャージ電圧印加判定部２３３、プリチャージ電源２３４、２３５電流出力／プリチャージ電圧選択部は必要ない。
例えば図７に示す画素構成のアクティブマトリクス型表示装置において、ソース信号線からある画素に所定電流値を書き込む場合について考える。このときの１画素の等価回路は図９（ａ）に示すようになり、さらにプリチャージ回路がない場合のソースドライバＩＣ１７の出力段から画素までの電流経路に関係する回路を抜き出した回路は図２４（ａ）のようになる。
階調に応じた電流ＩがドライバＩＣ１７内から、電流源２４２という形で引き込み電流として流れる。この電流はソース信号線６０を通じて、画素７４内部に取り込まれる。取り込まれた電流は駆動トランジスタ７２を流れる。つまり、選択された画素７４においてＥＬ電源線６４から駆動トランジスタ７２、ソース信号線６０を介して、ソースドライバＩＣ１７に電流Ｉが流れる。
映像信号が変化して電流源２４２の電流値が変化すると、駆動トランジスタ７２及びソース信号線６０に流れる電流も変化する。そのときソース信号線の電圧は駆動トランジスタ７２の電流−電圧特性に応じて変化する。駆動トランジスタ７２の電流電圧特性が図２４（ｂ）である場合、例えば電流源２４２が流す電流値がＩ２からＩ１に変化したとすると、ソース信号線の電圧はＶ２からＶ１に変化することになる。この電圧の変化は電流源２４２の電流によっておこる。
ソース信号線６０には浮遊容量２４１が存在する。Ｖ２からＶ１までソース信号線電圧を変化させるにはこの浮遊容量の電荷を引き抜く必要がある。この引き抜きにかかる時間ΔＴは、ΔＱ（浮遊容量の電荷）＝Ｉ（ソース信号線に流れる電流）×ΔＴ＝Ｃ（浮遊容量値）×ΔＶとなる。ここでΔＶ（白表示時から黒表示時間の信号線振幅）は５［Ｖ］、Ｃ＝１０ｐＦ、Ｉ＝１０ｎＡとすると、ΔＴ＝５０ミリ秒必要となる。これはＱＣＩＦ＋サイズ（画素数１７６×２２０）を６０Ｈｚのフレーム周波数で駆動させるときの、１水平走査期間（７５μ秒）よりも長くなるため、仮に、白表示画素の下の画素に黒表示を行おうとすると、ソース信号線電流が変化途中に画素に電流を書き込むためのスイッチトランジスタ７３ａ、７３ｂが閉じてしまうため、中間調が画素にメモリーされることにより白と黒の中間の輝度で画素が光ってしまうことを意味する。
階調が低くなるほどＩの値が小さくなり、浮遊容量２４１の電荷を引き抜きにくくなるため、所定輝度に変化する前の信号が画素内部に書き込まれてしまうという問題がある。この問題は低階調表示ほど顕著に現れる。極端にいうと黒表示時は電流源２４２の電流は０であり、電流を流さずに浮遊容量の２４１の電荷を引き抜くことは不可能である。
そこで、電流源２４２にくらべてインピーダンスの低い電圧源を用意し、必要に応じてソース信号線６０に印加する構成をとることにした。この電圧源が図２３のプリチャージ電源２３４に相当し、印加できるための機構が２３５である。
１つのソース信号線６０に対する概略回路を図２５に示す。電圧発生部２３４から供給される電圧をソース信号線６０に印加することで、浮遊容量２４１の電荷を充放電できるようにした。電圧発生部２３４から供給される電圧は、図２４（ｂ）の特性に応じて各階調電流に対応した電圧を供給できるようにしてもよいが、電圧発生回路にも階調データ１１５に応じたデジタルアナログ変換部が必要となるため回路規模が大きくなること、画素ごとに駆動トランジスタ７２は特性ばらつきをもっているため同一階調電流に対し、対応する電圧が異なる。そのためデジタルアナログ変換部を設けて階調に応じた電圧を出しても、所定電流がかきこまれる訳でなく、そのあと所定電流まで電流源１１６により補正する必要がある。
このようなことから、実用上は電圧発生部２３４で発生する電圧は最も電流値の書き込みが難しい黒階調に対応した電圧のみ発生することが費用（チップ面積）対効果の面で十分であるといえる。
スイッチ２５１及び２５２の１水平走査期間内での動作タイミングを図８１に示す。水平走査期間のはじめに、浮遊容量２４１の電荷をリセットするため電圧発生部２３４からのプリチャージ電圧を印加する（期間８１１）。電圧により電荷をリセットすることからこの期間は短くても目的を達するため最大２μ秒程度あればよい。次に期間８２２では、スイッチ２５２のみを導通状態とし、階調に応じた電流を画素７４に供給する。なお期間８２２により所定の電流値を書き込む動作が遅く、なるべく期間８２２を長くとりたいために、期間８１１は最大１水平走査期間の１０％程度にしておく必要がある。
さらに、スイッチ２５１の制御機構としてプリチャージ電圧印加判定部２３３の出力を用いることで、入力階調データの値に応じて、プリチャージ電圧をいれるかいれないか選択することが可能となる（選択プリチャージ機能）。
電圧発生部２３４から出力される電圧値が、黒階調時の電流に対応した電圧（以降黒電圧という）のみとしたことから、例えば、階調データ１１５が連続した複数の水平走査期間にわたって白の階調を表示するとした場合、ソース信号線は黒、白、黒、白状態を繰り返すことになる。もし、プリチャージを行わない場合、白状態が連続して発生することになる。つまりプリチャージを行うことによりかえって、信号線の変化を激しくすることになる上、白表示時の電流によっては、白になりきらず書き込み電流不足を生じるおそれがある。
そこで、プリチャージ判定部２３３を用いて、電流が比較的たくさん流れる階調ではプリチャージを行わず、黒階調付近の所定電流に変化しにくい階調のみプリチャージ電源２３４のアシストを受けるようにすればよい。そのためプリチャージ電圧印加判定部２３３は各出力に設け、階調データ１１５の値によりスイッチ２５１の操作を変更できるようにしている。判定出力は、階調０（黒）の時のみプリチャージ電圧を入れる期間があり、その他の階調表示時にはプリチャージ電圧を入れないようにすることが最も効果がある。最低階調時の輝度を低くすることでコントラストも上昇し、より美しい絵が表示可能となる。
表示素子として用いる有機発光素子においては、発光色ごとに素子構成が異なり、キャリア注入効率、キャリア移動度、蛍光体の量子効率などが異なってくるため、発光開始電流が、発光色ごとに異なる可能性がある。
例を図２６の電流−輝度の対応を示す直線２６１から２６３に示す。緑色はＩ１以上、青色はＩ２以上、赤色はＩ３以上の電流を流すと発光する。すると画素７４の駆動トランジスタ７２のばらつきがないと仮定しても、図２４（ｂ）のように黒電圧が表示色ごとにＶ１からＶ３と異なってくる。低電流になるほど所定電流に変わるまでの時間がかかることから、１つの電源でプリチャージ電圧を設定しようとすると、Ｖ１の電圧をすべての素子に印加することになる。
このようにすれば、黒表示時にぼやっと光る黒浮きはなくなるが、次に白を表示しようとしたときに、プリチャージが無いときに比べ、赤表示画素では（Ｖ３−Ｖ１）の電圧分これまでより余分に変化させる必要がある。そのため次に白表示を行う際に、電圧変化分が大きくなる分白まで変化しにくくなる問題が発生する。
そこで、プリチャージ電源２３４を表示色ごとに別に設けることとした。ブロック図を図２７に示す。ここでＲは赤色、Ｇは緑色、Ｂは青色発光素子への出力として説明を行う。なお、表示色は、赤緑青の３原色でなくてもシアン、イエロー、マゼンダの３色でも構わない。
電圧発生部２３４の出力を３つ設け、出力２７１はＲのソース信号線へ出力を行い、２７２はＧ、２７３はＢへ出力する。このとき２７１の出力電圧は画素７４の駆動トランジスタ７２がＩ３の電流を流すときのソース信号線６０の電圧とほぼ等しい電圧を出力するように設定する。出力２７２、２７３もそれぞれＩ１、Ｉ２の電流が画素トランジスタ７２に流れるときのソース信号線６０電圧とほぼ等しい値を出力すればよい。これによって、表示色ごとに適正な電圧値を画素に直接印加することができる。
従って、電流出力時に変化させるソース信号線電位は少なくてすむため、より短い時間で所定の電流値に変化させることが可能であり、書き込み不足がおきにくい構成となる。
ところで、全画面が黒表示といったソース信号線の変化がないパターンにおいては、１フレームのはじめのみプリチャージ電圧を印加すれば、あとは黒電流のみでも十分所定の階調が流れる。
つまり同じ黒表示時においても、前の水平走査期間でソース信号線に流した電流値によって、電流のみで所定電流値まで変化する時間が異なり、変化量が大きくなるほど、変化に時間がかかる。例えば白表示後の黒表示をするには時間がかかるが、黒表示後に黒表示を行う場合では信号線は駆動トランジスタ７２のばらつき分のみの変化となるため変化に要する時間は短い。
そこで、階調データ２３９に同期して、プリチャージ電圧を印加するかどうかを判定する信号（プリチャージ判定信号２８１）を色ごとに導入することで、任意の階調で、もしくは同一階調でもプリチャージありなしを選択できるような構成を導入することも可能である。
このときのドライバＩＣ１７の構成を図２８に示す。階調データ２３９に対し、プリチャージ判定信号２８１を付加する。これに伴い、ラッチ部２８２もプリチャージ判定信号をラッチする必要があるため、映像信号ビット数＋１ビットのラッチ部を持つようにする。
プリチャージ電圧を印加するか、階調に応じた電流を出力するかは、プリチャージ判定信号線２８５及び、プリチャージＯＮ／ＯＦＦ信号２２９により電流出力／プリチャージ電圧選択部２３５で決められ、プリチャージＯＮ／ＯＦＦ信号２２９及び、プリチャージ判定信号線２８５がともにプリチャージをするという信号がきたときに、プリチャージ電源２３４より供給される電圧が１８に出力される。その他の期間では、電流出力段からの電流が１８に出力される。
例えば、図２９（ａ）では階調０のときにプリチャージを入れるようにした例、図２９（ｂ）では階調０と１の時にプリチャージを入れた例、図２９（ｃ）では階調０のときでかつ、前期間での階調が０でないときにプリチャージを入れた場合（階調０の時にプリチャージするが、連続する場合には階調０でもプリチャージを行わない）をそれぞれ示している。
この方法では、前の方法と異なり同一階調でも、１水平走査期間前のソース信号線の状態に応じてプリチャージをしたりしなかったりを選択できる利点がある。
なお、このプリチャージ判定信号は制御ＩＣ２８３から供給される。制御ＩＣ２８３のコマンド操作により図２９（ａ）から（ｃ）に示したようにプリチャージ判定信号２８１のパターンを変更させて出力することができる。
ソース信号線の容量や、１水平走査期間の長さに応じて、ソースドライバＩＣ１７外部から柔軟にプリチャージの設定を変更させることが可能であり、汎用性がますという利点がある。
図３０は基準電流発生回路を示した図である。基準電流は図１１で示した出力段の構成において、１階調あたりの電流値を規定するものである。そのためドライバＩＣ１７ごとの基準電流１９ばらつきが小さくなければ、ＩＣの境目でブロックむらが発生する。
そこで図３０に示すようなフィードバックがかかる基準電流発生回路の構成とする。この回路では基準電流１９は電源３０５と基準電圧信号線３０４の電位差を抵抗素子３０１で割った値となる。電流１９のばらつきは、抵抗素子３０１のばらつき及び演算増幅器３０２の入力偏差により決まる。
抵抗素子３０１のばらつきは市販されているチップ抵抗素子であれば０．５％程度に抑えられる。
一方演算増幅器３０２の入力偏差は１５ｍＶ程度である。そこで抵抗両端の電位差を１５ｍＶに対して大きくすることで出力偏差の影響を小さくすることができる。例えば２Ｖ以上電位差がある構成とすれば出力偏差によるばらつきは０．７５％以下とすることが可能となる。
このようにして、ドライバＩＣ１７間での基準電流のばらつきを１％以内に抑えた電流源を形成する。
さらにこの電流源は図３１のような構成にすることで、温度特性の補償やプログラマブルに基準電流値を変更できるようになる。
温度特性の補償としては抵抗素子３０１に並列に温度補償素子３１１をいれ、温度によって抵抗値を変えることで、基準電流量を変えることが可能となり、有機発光素子の温度特性を補償することが可能である。有機発光素子はわずかながら電流対輝度特性において温度依存性を持ち、温度が高くなるほど輝度が低下する。そこで温度補償素子３１１により、温度が高くなると電流量が増加するように３０１と３１１の合成抵抗を下げるようにすれば、温度特性を補償できる。
また、電圧調節部３１５を設けたことで制御データ３１３の値により、基準電圧信号線３０４の電圧値を変化させられ、基準電流が変化する。
この機能は例えば図１４の携帯情報端末の表示装置に組み込まれた半導体回路において、携帯情報端末の電池の持ちをよくするため、キー１４２への入力時には所定の基準電流１９を流し、一定時間後には基準電流を下げ表示パネルの輝度を低下させ、表示パネル及び半導体回路の消費電力を小さくするということを可能にする。
これを実現するための回路ブロックを図３３に示す。操作キーに対し、キー入力を検出するための検出手段３３３を設け、キー入力されたかどうか判別する。判定結果を制御ＩＣ３３５に送る。制御ＩＣ３３５はソースドライバＩＣ１７の基準電流発生部３３１の発生電流値を制御する制御データ３１３の値を書き換える。これによって、発生する基準電流値をキー入力されたかどうかにより変更することが可能となる。制御ＩＣ３３５にカウンタ機能を設ければ、一定時間後に元の設定に戻すといったことも可能となる。
同様に、視認性を高めるため外光により表示パネルの輝度を変化させたい場合においても、光強度検出手段３３４の検出結果を基に、基準電流を設定する制御データ３１３の値を書き換え、強い外光下では輝度を高くし、周りが暗い場合には輝度を抑えて低電力化をはかることも可能となる。
複数のチップを１つの表示装置に並べて配置した場合には、図３２のように基準電流発生部の接続を行うことで１つのドライバＩＣ１７の制御データを書き換えることで他のすべてのドライバＩＣ１７の基準電流を変化させることが可能となる。この方法は１つのドライバＩＣ１７での電圧調節部３１５出力を、同一表示パネル内のすべてのドライバＩＣ１７の基準電圧信号線３０４に接続することで、基準電圧のチップ間ばらつきを小さくする。さらに、制御データ３１３及び基準電圧３２４の入力は一つのドライバＩＣ１７のみでよいため、外部入力信号線の配線引き回しが少なくなり、表示パネルの額縁を狭くすることが可能となる。また従来の基準電流を各ドライバに分配することに比べて、電圧を分配するこの方式はばらつきがないため有効である。同一電流を分配するのは難しいが、同一電圧を分配することは容易だからである。
このようにして基準電流をドライバＩＣ間でばらつきなく供給することが可能となる。
次に、出力段の構成について考える。
本実施の形態のドライバＩＣ１７の電流出力部は図３４に示すような構成である。図１１の構成に比べ基準電流１９を出力段の両端から供給するようにしたことが異なる。映像信号データを出力電流量に変換するデジタルアナログ変換部１１６は例えば６ビットデータの場合図３５の構成になる。ここで、階調表示用電流源１１３はビットの重みに応じた個数を用いて出力しているが、個数の代わりにチャネル幅を広げるという方法でもかまわない。
また共通ゲート線１１７は高い抵抗を持つ材料により形成する。これにより、図３６（ａ）に示すようなチップ両端でのトランジスタのしきい値電圧の変化２１１ａがあった場合でも、共通ゲート線１１７の配線抵抗により、共通ゲート線１１７の電位をチップ左右端で異ならせることが可能となり（図中直線３６１を参照）、これにより、従来右端のゲート電圧がＶｇ１であったのがＶｇ２まで上昇させることができる。出力電流値はゲート電圧により決まるため、図１１の構成のときの２１１ｂから、３６２に示すような電流出力に変化する。これによって、左右の電流値を等しくすることが可能となる。
同一チップの左右端の電流出力が等しくなり、１階調あたりの電流値を規定する基準電流がチップ間でばらつき無く供給できるような構成となるため、ドライバＩＣ１７の境目に発生しやすいブロックむらをなくすことが実現できる。
そのときのドライバＩＣの概略ブロック図を図３７に示す。
電流出力段２３６はカレントミラーにより構成される。ウエハー内のトランジスタ特性のなだらかな変化に対応するため、共通ゲート線１１７は高抵抗材料により構成される。チップ左右端に供給する基準電流発生部は３７１に示すような構成となり、左右のばらつきは最大でも０．７％程度に抑えられる。使用する外付抵抗３０１にばらつきの小さいものを用いればさらに小さくすることも可能である。制御データ３１３により出力電圧値が異なる電圧調節部３１５の出力を左右の基準電流発生部３７１のオペアンプ１２に入力することで、左右の基準電流１９ａ及び１９ｂは等しい値となる上に、制御データ３１３により同時に変化させることが可能となる。
入力映像信号２３９はタイミング調節部２３８により外部配線での遅延を調節し内部回路と同期させた後、双方向シフトレジスタ２３１の出力に応じて、各出力端子に分配され、水平走査期間値を保持するため２段のラッチ部２３２でラッチされる。ラッチされた映像信号データが電流出力段２３６に入力される。
電流出力段２３６はカレントミラー構成により、基準電流１９を各出力に分配する。この図ではミラー元のトランジスタが１１２で、分配された電流を流すトランジスタが１１３となる。
分配された電流は、ラッチ部２３２から出力されたデータに基づきオンオフを行う階調表示用電流源１１３のドレイン側に設けられたスイッチ１１８を介して出力される。この例では１ビットであるので、データが０のときはスイッチ１１８がオフであり、電流が０、データが１の時は出力電流は１１３のトランジスタ１つ分の電流が流れる。この電流値は１１２のトランジスタとのミラー比及び基準電流値により決められる。なお、１ビット以外でも各出力に図３５の構成を持つ回路を配置すること、６ビット２５６階調の出力を行うことも可能である。
電流出力はさらに電流出力／プリチャージ電圧選択部２３５に入力される。これは図２４で示した低階調表示時において、微少電流により浮遊容量の電荷を変化させることが難しいことに対し、電圧源により電荷の充放電を行うためのものである。プリチャージ電源２３４からの出力と、電流出力部の電流出力のいずれかを出力するか選択できる切り替え部が存在する。なお、この切り替え部は図３７の構成以外でも図２５の２５１、２５２に示すような２つのスイッチを設けてもよい。このスイッチにドライバＩＣ１７と表示パネルを電気的に切り離すハイインピーダンス出力を行わせる機能を設けてもよい。
電流出力を行うための階調表示用電流源１１３のトランジスタサイズによっては端子ごとの出力電流ばらつきが発生する。トランジスタサイズ（チャネル面積）と出力電流ばらつきの関係を図３８に示す。基準電流のばらつきを考慮に入れ、チップ内、チップ間の隣接端子間のばらつきを１％以内にする必要があることから図３８における出力電流のばらつき（出力段での電流ばらつき）は０．５％以下にすることが望ましく、階調表示用電流源１１３のトランジスタサイズは３０平方ミクロン以上あることがよい。
なお図３７ではプリチャージを行うかどうかの判定信号については、全体構成を説明するのみであることから省略した。図２３、２８の構成の２通りが考えられるためで、図２３の構成とする場合ラッチ部、プリチャージパルスによりスイッチを制御する回路を設ける。図２８では、各色の映像信号に対し１ビット信号を増やした構成とし、１ビット増やしたラッチ出力とプリチャージパルスによりスイッチを制御する構成にすればよい。
このように構成された電流ドライバＩＣ１７を用いて、図３９に示すような表示を行うと、３９４に示す行は、他の行の白表示に比べ輝度が高くなり、３９５に示す部分は、他の行の白表示に比べ輝度が低くなる現象が、発生しやすい。
輝度が高くなる部分３９４（ここでは輝線と呼ぶ）は、ドライバＩＣ１７の端子で黒信号を出力する端子の数が少なくなる行で発生し、輝度が低くなる部分３９５（ここでは黒線と呼ぶ）は、ドライバＩＣ１７の端子で黒信号を出力する端子の数が多くなる行で発生する。
図７もしくは図８のような画素構成を持つ表示装置において、ドライバＩＣ１７の出力端子に接続されたソース信号線の電圧は、図３９の信号線（列）３９６及び信号線（列）３９７において、図４０に示すような、電圧波形となる。ここで、Ｖｂは画素が黒を表示するときの電圧で、Ｖｗは画素が白を表示するときの電圧である。
列３９６に対応するソース信号線の電圧波形は、図４０（ａ）に示すように図３９に示した画像に対応して、期間４０１では黒を示す電圧を、期間４０２では白を示す電圧を、期間４０３では黒を示す電圧を出力する。
一方、列３９７に対応するソース信号線の電圧波形は、図４０（ｂ）に示すように、１フレームの全ての期間において、白を示す電圧を出力する。このとき、行３９４の表示期間では電圧が低下する方向にハザードが発生し、より輝度が高くなる。行３９５の表示期間では電圧が上昇する方向にハザードが発生し、より輝度が低くなる。その結果、図３９の行３９４では、他の白表示時に比べ輝度が高くなるため輝線が発生し、行３９５では、他の白表示時に比べ輝度が低くなるため、黒線が発生する。
このようなソース信号線電圧にハザードが出る要因について説明を行う。
ドライバＩＣ１７の出力段回路と、表示パネル部の画素７４を接続したときの回路を図４１に示す。この例では、列３９６、３９７に対応する２列のみを示す。なお、ここでは階調データが２ビットのときで説明を行うが、一般にＮ（Ｎ：自然数）ビットでも同様な説明が可能である。
図３９の期間３９８では、階調データ４１３ａは黒データを、４１３ｂでは白データを出力する。これにより、スイッチ１１８ａ及び１１８ｂは非導通状態となり、スイッチ１１８ｃと１１８ｄは導通状態となる。これにより、トランジスタ１１３のドレイン電圧は、節点４１１ａと４１１ｂではドライバＩＣ１７のグランド電位に近い値（図４０に示した電圧Ｖｄｂ）となり、４１１ｃ及び４１１ｄは、ソース信号線６０ｂの電位Ｖｗと等しくなる。ソース信号線６０ａの電位はＶｂとなる。画素７４ａに黒を書きこんでいるとすると、スイッチ１１８ａ及び１１８ｂが非導通状態であるため、ソース信号線６０ａはドライバＩＣ１７と切り離された状態にある。
一方画素７４ａ内部においては、ゲート信号線６１の操作によりトランジスタ７３ａ及び７３ｂは導通状態、７３ｃは非導通状態となる。また、ソース信号線６０ａにつながる他の全ての画素はゲート信号線の操作により、ソース信号線から電気的に切り離された状態にある。ソース信号線６０ａは、電源６４とトランジスタ７２を介して接続された状態にある。トランジスタ７２を介して電流が流れる経路がないため、トランジスタ７２は電流が流れなくなるように、ドレイン電位を上昇させる。従って電圧Ｖｂはほぼ電源電圧６４に等しくなる。
この状態で階調データ４１３ａのみを図４２に示すように、白信号とする。するとスイッチ１１８ａ及び１１８ｂは導通状態となる。その瞬間、４１１ａ及び４１１ｂの電位は、ソース信号線６０ａの電位まで上昇する。この変化がトランジスタ１１３に寄生する容量４１２を介して、容量結合として共通ゲート信号線１１７に伝播する。その結果、図４２に示すように、ゲート電圧がハザード的に上昇する期間４２１が発生する。全ての出力トランジスタ１１３は同一の共通ゲート信号線１１７の電圧に基づいて、電流を出力しているため、ゲート信号線のハザードは全てのドライバ出力１８に影響する。
データ４１３ｂは変化しないため、スイッチ１１８ｃ及び１１８ｄの状態は変化しないが、ゲート信号線１１７の電圧が期間４２１のように変化したため、４２２に示すように、出力電流が変化する。所定の電流値Ｉｏｗと異なる電流値が出力される期間４２３が一水平走査期間に比べ長いと、ゲート信号線６１によりソース信号線から画素回路が切り離されるときに規定される画素７４に書き込まれる電流値がＩｏｗに比べ大きくなるため、所定輝度に比べ、高い輝度がＥＬ素子６３より出力される。
同様に、階調データ４１３ａが白から黒に変化した場合においても、スイッチ１１８ａ及び１１８ｂが閉じたとたんに、４１１ａ及び４１１ｂの電圧がＶｄｗからＶｄｂに変化し、この変化が、浮遊容量４１２を通じて共通ゲート信号線１１７に伝播することで、期間４２４のようにゲート電圧が低下し、スイッチ１１８ｂに流れる電流も低下する。これにより、同様にこのハザードが一水平走査期間以上にわたって発生すると、ハザードがでた期間に対応した画素は所定輝度に比べ低い輝度で表示を行う。
そこで、本実施の形態では、輝線及び黒線をなくす方法として、大きく３つの方法について説明を行う。第１の方法としては、ゲート信号線１１７のゆれを抑制する方法。第２の方法としては、黒表示時におけるトランジスタ１１３のドレイン電位を高くして、ゲート信号線１１７のゆれの原因となるデータ変化時の電圧変化量を小さくする。第３の方法としては、ゲート信号線１１７の電圧の変化に対し、出力電流の変化を小さくし、ゲート信号線がゆれても、出力に影響しないようにする。以下、順に図面を交えながら３つの方法について説明を行う。
図４４は第１の方法の実施例である。図３４と比較して、ゲート信号線１１７の電位を定める分配用ミラートランジスタ１１２の数を増やしたことが特徴である。これによりミラー比が変わるため、基準電流入力１９の電流値も対応して増加させる。
図４２のゲート電位のハザード部４２１を拡大したものを図４３に示す。図３４の構成においては、曲線４３１に示すようなゲート電圧の変化があり、１水平走査期間内では、所定の電圧に戻らない。ここでミラートランジスタ１１２の数を増加させると、曲線４３２、更に数を増やすと曲線４３３に示される変化を生じる。４３３に示す曲線であれば、水平走査期間内に所定電圧値に戻るため、画素には所定の電流値が書き込まれる。
なお、分配用ミラートランジスタ１１２の数を増やす代わりに、トランジスタのサイズを大きくしても同様に実現可能である。
分配用ミラートランジスタ１１２のサイズは図４５の範囲４５１に示される大きさが望ましい。すなわち、ゲート電圧の変化率が、許容レベル以下であるような範囲である。この許容レベルは出力電流の変化量が１％以内であれば、他の行との輝度差が視認できないことを考慮し、出力電流の変化が１％以内に収まる電圧変動レベルを示している。（図４６において曲線４６２で示される）電圧の揺れはトランジスタ１１３の浮遊容量を介して発生するため、階調表示用電流源のチャネル面積及び個数により決まる。従って分配用ミラートランジスタ１１２の総サイズはトランジスタ１１３の総サイズに対する比により定義される。
今回、さまざまな分配用トランジスタサイズ及び個数を作成し、評価を行った結果、（分配用ミラートランジスタ１１２のチャネル総面積）／（階調表示用電流源１１３のチャネル総面積）とゲート変化率の関係が図４５に示す曲線であらわされた。
このグラフによると分配用ミラートランジスタ１１２のチャネル総面積が階調表示用電流源１１３のチャネル総面積の１％以上、好ましくは５％以上あれば、輝線および黒線はなくなる。一方、５０％以上ではゲート電圧の変化率が低減しなくなる。従って５０％以上では、どのような面積で設計しても、ハザードに影響しない。チップ面積を小さく造る観点から、５０％以下にすることが好ましい。
よって、分配用ミラートランジスタ１１２のチャネル総面積は、範囲４５１のように階調表示用電流源１１３のチャネル総面積の１％以上５０％以下、好ましくは５％以上５０％以下になるように、設計するようにすればよい。
なお、チップ間での、基準電流対ある階調出力電流の比のばらつきをおさえるためには、分配用ミラートランジスタ１１２と、階調表示用電流源１１３は同一サイズ、同一レイアウトで設計することが望ましい。トランジスタの数の増減により上記の面積比を実現することがよい。これにより、複数のドライバＩＣ１７を並べて使用する表示装置でも、基準電流に対する出力電流の比のチップ間ばらつきが小さくなるためブロックむらのない表示が実現できる。
例えば６３階調表示で１６０出力のドライバＩＣの場合、１出力にはトランジスタ１１３を６３個並べる。この６３個並んだ出力段を、出力数である１６０個用意する。更に、出力段を１６０出力の両端に９個ずつ用意し、トランジスタのドレインゲート間を短絡することで、６３個のミラートランジスタ１１２を形成する。このときの回路を図４７に示す。このようにすれば、ほぼ同一レイアウト、同一チャネルサイズで、カレントミラーを形成できるため、チップ間のミラー比のばらつきを小さくできる。この場合の分配用ミラートランジスタのチャネル総面積と、階調表示用電流源のチャネル総面積の比は、１８／１６０＝０．１１であり、輝線黒線は発生しない。一般にＮ出力の場合におけるミラー用トランジスタの並びと出力段の並び１１６は図４８に示すように配置することが望ましい。ミラー用トランジスタの並び４８１ａ及び４８１ｂの数はそれぞれ等しく、出力段の数に応じて図４５に示す範囲で配置する。
図４８ではモノクロの場合で説明したが、カラーパネルにおいては図４９に示すような配置とする。この例では３原色として、赤、緑、青を用い、それぞれが独立に１階調あたりの電流を設定できるように、共通ゲート線、分配用ミラートランジスタを色ごとに独立に用意した。赤色表示用の回路はＲを、緑色表示用の回路はＧを青色表示用の回路はＢを末尾に記した。共通ゲート信号線は赤表示用として４９１ａ、緑表示用として４９１ｂ、青表示用として４９１ｃを用意した。これにより、階調表示用電流源１１３のゲート電位が色ごとに異なる値に設定できるため、使用する表示素子の電流−輝度特性及び色度座標値に応じてホワイトバランスや、最大輝度の調整が可能となる。基準電流は色ごとに左右２ヶ所、合計６ヶ所から入力される。基準電流生成部を３倍用意する。
同一色で複数の分配用ミラートランジスタ群４７０からなる、ミラー用トランジスタの並び４８１では図４９に示すように色ごとに固めて配置するのではなく、赤緑青の３原色を１組とし、その組数を増やすようにした。これにより、トランジスタが広範囲にわたり配置されるため、局所的なしきい値電圧の変化の影響を小さくすることが可能となる。また、色ごとにミラー比がずれるという心配もなくなる。図４９ではＣＳ（Ｒ）で示したものが赤色表示用の分配用ミラートランジスタ群４７０で、ＣＳ（Ｇ）で示したものが緑色表示用の分配用ミラートランジスタ群４７０で、ＣＳ（Ｂ）で示したものが青色表示用の分配用ミラートランジスタ群４７０である。
次に第２の方法について説明を行う。
第２の方法は、共通ゲート線１１７の電圧を揺らす原因となる、階調表示用電流源１１３のドレイン電圧の変化量を小さくする方法である。変化量を小さくすることで、容量結合により変化するゲート線１１７の変化量も小さくすることが可能になる。
図５０に１出力分のデジタルアナログ変換部１１６及び分配用トランジスタの回路を示す。この例では階調データを６ビットとしている。５０２に示す回路を付加したことが本発明の特徴である。スイッチ１１８ｆと５０３を相補的に動作させることにより節点４１１はソース信号線もしくはトランジスタ５０１に接続され、階調表示用電流源１１３に常に電流を流すことが可能となる。
従来の方法では、スイッチ１１８が非導通状態となると、トランジスタ１１３に流れる電流経路がなくなるにもかかわらず、トランジスタ１１３は電流を流そうとするため、ドレイン電圧を低くする。その結果、最も低くなる場合で、ドライバＩＣのグランド電位まで４１１の電位が低下する。
一方本実施の形態においては、スイッチ１１８が非導通であっても、スイッチ５０３が導通状態となり、トランジスタ５０１を介して、電源５０４から１１３に電流が供給される。このときの４１１の電圧はトランジスタ５０１のチャネルサイズ及び電源５０４の電圧によるが、図５１に示すようなＶｂ１の電位まで上昇させることが可能である（従来の電位はＶｄｂ。ここでＶｂ１＞Ｖｄｂ）。これにより、スイッチ１１８のオンオフによる節点４１１の電位変化が小さくなることで、浮遊容量を介して変動する共通ゲート線１１７の電位変動を小さくすることが可能となる。
ダイオード接続されたトランジスタ５０１のゲート電圧−ドレイン電流特性を画素７４に用いられる駆動トランジスタ７２と揃えるか、よりゲート電位が低くなるような、トランジスタサイズとするとより効果がある。
画素７４にソースドライバＩＣ１７から電流を供給する場合、ゲート信号線６１の操作により、画素の等価回路は図２４に示されるようになる。ドライバＩＣ１７のドレイン電極にはソース信号線６０、駆動トランジスタ７２を介して電源６４に接続される。このとき５０２で示した部分の回路と画素７４の回路は蓄積容量をのぞき同一構成であることがわかる。（ゲート電圧を保持する必要がないため５０２の回路では蓄積容量は不要）従って電源５０１と６４、トランジスタ７２と５０１が同一特性で形成できれば、節点４１１の電位はほぼ等しくなることが期待できる。
ソース信号線の電位は、階調に応じて変化し、最低電圧は、白（最高階調）のときで、最高電圧は階調１の場合で、階調に応じて、その間の電位で変化する。従って、スイッチ１１８ｆが非導通、５０３が導通状態にあるときの４１１の電位は、上記ソース信号線の電圧変化の範囲内にすれば、スイッチ１１８ｆが導通状態になったときの電位変化が小さくできる。５０１のトランジスタサイズは、図５０の場合は階調３２に対応する電流が５０１に流れたときに、４１１の電圧がソース信号線の変化範囲内にあるように設計する。
図５０では６ビット階調データのときの最上位ビットに付加回路５０２を接続した場合で説明を行ったが、一般に、付加回路５０２にあるトランジスタ５０１のトランジスタサイズは、付加回路５０２が接続された信号線に接続されたトランジスタ数に一致する階調（ここでＫとおく）の電流が、５０１に流れたときに、トランジスタ５０１のゲート電圧が、ソース信号線６０の取りうる電圧可変範囲に入るように設計すれば、一般にＪビット階調データの階調Ｋを出力するトランジスタのドレイン電圧の変化を抑えることが可能となる。
従って図５０の場合でも、Ｄ［０］からＤ［４］の信号線にも５０２のような回路を用いてもよい。
また、図５２に示すように、トランジスタ５０１の代わりに抵抗素子５２１を用いても同様に実現可能である。他にも、スイッチ１１８ｆが非導通状態になっても、トランジスタ１１３に常に電流が流れるような回路構成ができれば、抵抗、トランジスタ以外の素子を用いてもかまわない。
次に第３の方法について説明を行う。
基準電流を分配するためのミラートランジスタ１１２のチャネル幅／チャネル長（以下Ｗ／Ｌとする）を変化させると、ドレイン電流対ゲート電圧の特性が変化する。図５３に示すように、Ｗ／Ｌを小さくすると、ゲート電圧の変化に対するドレイン電流の変化が小さくなる。
今基準電流１９の値をＩｄ１とする。このとき、階調データの変化点で、共通ゲート線１１７（ここでは、トランジスタ１１２のゲート電圧に一致）がΔＶｇ変化したとする。ドレイン電流の変化は図５３に示すように、Ｗ／Ｌ＝１に比べ、Ｗ／Ｌ＝０．３のほうが小さくなる。トランジスタ３２とトランジスタ３３はカレントミラーを形成しているため、このドレイン電流の変化は、トランジスタ１１３の出力電流の変化に対応する。ドレイン電流の変化が小さければ、たとえ共通ゲート信号線１１７の電圧が変化しても、輝線黒線がでないようにできる。
そこで、図５４（ａ）（ｂ）にそれぞれ示すように、Ｗ／Ｌの違いに対する出力電流の変化率を測定した。（チャネル面積は一定）その結果、Ｗ／Ｌが０．６以下のときゲート線１１７の電圧揺れに対し、出力電流変化が１％以内に収まる。電流変化量が１％以内であれば、輝度変化を視認できない。よって、図３９の３９４に示す部分と、他の部分における白の輝度差がわからなくなるため、輝線が見えない。黒線についても同様である。
Ｗ／Ｌの値を小さくすると、同一ドレイン電流を得るのに必要なゲート電圧が上昇する。Ｗ／Ｌが０．０１以下になると、ゲート電圧は１．５Ｖを超える。（１つの階調表示用電流源１１３に流れる電流が１０ｎＡ〜１００ｎＡ程度のとき）階調表示用電流源１１３のドレイン電流対ソースドレイン間電圧の特性を図５５の曲線５５３、５５４に示す。出力の負荷によらず、一定の電流を出力するためには点線部より右の範囲５５２で示した、飽和領域でトランジスタ１１３を動作させる必要がある。飽和領域でトランジスタ１１３を動作させるためには、トランジスタ１１３のゲート電圧より高いドレイン電圧が必要である。従って、図５４（ａ）（ｂ）においてＷ／Ｌが０．０１以下となり、ゲート電圧が１．５Ｖ以上必要となると、ドレイン電圧も１．５Ｖ必要である。動作マージンを見越すと２Ｖ程度必要。さらにソース信号線電圧（＝１１３のドレイン電圧）は階調信号により異なり、白〜黒レベルに必要な振幅は２Ｖ程度必要である。その他、配線抵抗、スイッチのオン抵抗による電圧ロスがある。合計すると必要な電圧は５Ｖ程度となる。ドライバＩＣ１７としては、この程度の電圧レベルの耐圧が必要である。
一方でドライバＩＣ１７のチップサイズを小さくするために、微細プロセスを用いる。携帯電話向けでは、更にドライバＩＣ１７内部にメモリやコントローラの機能を設ける。微細プロセスを用いるため、耐圧も大きくすることができず、現実的には５Ｖ程度までしか上げられない。
このような観点から、Ｗ／Ｌの下限値はＩＣの耐圧によりきめられ、０．０１よりは小さくすることができない。Ｗ／Ｌのとりうる範囲は図５４の範囲５４１で示すように０．０１以上０．６以下が望ましい。この範囲であれば、輝線黒線が発生せず、また微細ルールによるチップサイズの削減効果が期待できる。
なお、以上の第１から第３までの方法を組み合わせて実施してもよい。組み合わせることにより、動作マージンが広くなる効果があるし、より、輝線黒線がでにくくなる。
図３４に示したように、ウエハー内のトランジスタのしきい値電圧の変化を補償するために、両側から基準電流１９を供給する実施例において、図２１（ａ）に示したように、トランジスタのしきい値電圧の変化があるとすると、共通ゲート信号線１１７の電位は右側が高く、左側が低くなることになる。すると図５６に示すように、共通ゲート線１１７に電流Ｉｇが流れる。左右に配置された分配用ミラートランジスタ１１２のドレイン電流は変化し、ミラートランジスタ１１２ａでは共通ゲートから流れ込む電流が増加するためＩｓ＋Ｉｇとなり、ミラートランジスタ１１２ｂではＩｓ−Ｉｇとなる。
ドレイン電流が変化したことから、共通ゲート線１１７は変化し、ドレイン電流が増加した左側の電圧は上昇し、ドレイン電流が減少した右側の電圧は低下する。その結果、共通ゲート線１１７の電圧は図５７に示すように、Ｉｇが流れない場合（直線５７１）に比べ、直線５７２に示したように電圧が変化する。
これにより両端の出力電流が図５８の曲線５８１に示すように、左端では、ゲート電圧が上がった分増加しＩａとなり、右端では、ゲート電圧が低下した分減少しＩｂとなる。両端でＩａ−Ｉｂの差が発生する。この状態でドライバＩＣ１７を複数個用いて表示を行うとドライバＩＣ１７の境目でＩａ−Ｉｂの分に応じて境目が見える恐れがある。
基準電流１９をより正確に出力段に分配するために、出力段１１６と分配用ミラートランジスタ群４７０は図４８に示すように配置することが好ましい。６ビット出力を行うドライバの場合の出力段１１６の構成を図３５、分配用ミラートランジスタ群４７０の構成を図４７に示す（６ビット以外でも、トランジスタ１１３の数にあわせてトランジスタ４７１を配置すれば同様な効果が得られる）。
図３５と図４７で異なる点は、６３個のｎ型トランジスタのドレインにスイッチ１１８があるかどうかの違いがあるのみである。そこで、トランジスタ１１３及び４７１の並びを同一としてレイアウトを行うと、よりミラー比を正確にすることが可能である。基準電流と出力電流のミラー比を変更する場合、分配用ミラートランジスタ群４７０を配置する個数を変化させればよい。
例えば、両側に１つずつ合計２個の場合、基準電流値に対する６３階調表示時の出力電流の比は１となる。両側に５個ずつ合計１０個設けた場合の比は１／５となる。なお、左右の出力電流値をそろえる必要があるため、図４８のミラー用トランジスタの並び４８１ａを構成する分配用ミラートランジスタ群４７０の数と、ミラー用トランジスタの並び４８１ｂを構成する分配用ミラートランジスタ群４７０の数を同一にする必要がある。
また、図４５の範囲内に（分配用ミラートランジスタ１１２のチャネル総面積）／（階調表示用電流源１１３のチャネル総面積）の値がなるようにする方法も、同様に、ミラー用トランジスタの並び４８１を構成する分配用ミラートランジスタ群４７０の数を調整することで実現可能である。
図４８ではモノクロの場合で説明したが、カラーパネルにおいては図４９に示すような配置とする。この例では３原色として、赤、緑、青を用い、それぞれが独立に１階調あたりの電流を設定できるように、共通ゲート線、分配用ミラートランジスタを色ごとに独立に用意した。赤色表示用の回路はＲを、緑色表示用の回路はＧを青色表示用の回路はＢを末尾に記した。共通ゲート信号線は赤表示用として４９１ａ、緑表示用として４９１ｂ、青表示用として４９１ｃを用意した。
これにより、階調表示用電流源１１３のゲート電位が色ごとに異なる値に設定できるため、使用する表示素子の電流−輝度特性及び色度座標値に応じてホワイトバランスや、最大輝度の調整が可能となる。基準電流は色ごとに左右２ヶ所、合計６ヶ所から入力される。基準電流生成部を３倍用意する。
同一色で複数の分配用ミラートランジスタ群４７０からなる、ミラー用トランジスタの並び４８１では図４９に示すように色ごとに固めて配置するのではなく、赤緑青の３原色を１組とし、その組数を増やすようにした。これにより、トランジスタが広範囲にわたり配置されるため、局所的なしきい値電圧の変化の影響を小さくすることが可能となる。また、色ごとにミラー比がずれるという心配もなくなる。図４９ではＣＳ（Ｒ）で示したものが赤色表示用の分配用ミラートランジスタ群４９０で、ＣＳ（Ｇ）で示したものが緑色表示用の分配用ミラートランジスタ群４９０で、ＣＳ（Ｂ）で示したものが青色表示用の分配用ミラートランジスタ群４９０である。
さて、左右の出力電流値がずれないようにするためには、図５６に示した共通ゲート線１１７に流れる電流Ｉｇを小さくする。分配用ミラートランジスタ１１２のドレイン電流が左右で１％以内のずれであれば、出力のずれも１％以内となるため、ドライバＩＣ１７の境目は認識されない。つまりＩｓに対し（Ｉｓ＋Ｉｇ）−（Ｉｓ−Ｉｇ）＝２×Ｉｇの値が１％以下となればよい。
オームの法則からＩｇは共通ゲート線１１７の両端の電位差を抵抗値で割った値になる。Ｉｇは小さいほどよいため、最大値を規定する必要がある。Ｉｇが最大となるのは、共通ゲート線１１７の両端の電位差が最大となるときで、左右の分配用ミラートランジスタ１１２のうち一方が、しきい値低移動度高、他方がしきい値高移動度低となる場合である。このとき、一方はゲート電圧最小、他方が最大となることから、差が大きくなる。図６０に分配用ミラートランジスタ１１２のゲート電圧ドレイン電流特性を示す。ここで６０１はしきい値低移動度高の特性を示し、６０２はしきい値高移動度低の特性を示している。図５６に示すように、６０１、６０２の特性を持つトランジスタに基準電流Ｉｓを流すと、６０１のゲート電圧がＶｇｂ、６０２のゲート電圧がＶｇｗとなる。すると、共通ゲート線１１７にかかる電圧はΔＶｇ＝（Ｖｇｂ−Ｖｇｗ）となる。ここからＩｇ＝（Ｖｇｂ−Ｖｇｗ）／Ｒｇとなる。ここでＲｇは共通ゲート線１１７の総抵抗値である。
ドライバＩＣ１７の境目が見えない条件は（２×Ｉｇ）≦（Ｉｓ×０．０１）であったから結局、共通ゲート線１１７の総抵抗値Ｒｇと基準電流Ｉｓは次のような関係である必要がある。（Ｖｇｂ−Ｖｇｗ）／Ｒｇ≦（Ｉｓ×０．００５）ここで、Ｖｇｂ、Ｖｇｗは使用プロセスにより決まっているためあらかじめわかるため、基準電流を決めると、必要なゲート抵抗値が決まる。図５９に基準電流１９に対し、とりうるゲート信号線１１７の総抵抗値の範囲を示す。ドライバＩＣ１７の境目をなくすには範囲５９２内にある必要がある。
総抵抗値の最小値は（Ｖｇｂ−Ｖｇｗ）／Ｒｇ≦（Ｉｓ×０．００５）を満たすか、１ｋΩの大きいほうとなる。共通ゲート線のコンタクトの抵抗、配線抵抗などから１ｋΩ以下にすることが難しいためである。（実現できたとしても回路規模が大きくなるためコストがかさむ）
また抵抗値が大きいほどＩｇが小さくなるため左右の違いがなくなるが、５ＭΩが最大である。実現可能な最大シート抵抗値の関係からゲート信号線１１７の抵抗値を５ＭΩ以上にしようとすると、図６１に示すように、共通ゲート線１１７の配線の一部を折り曲げてなる折り曲げ部６１１を設けることで長くする必要がでてくる。またゲート線の抵抗値が高くなると、ノイズに弱くなる。ノイズに弱くなる上に、配線長を確保するため、図６１のように配線するとアンテナのようになりノイズを拾いやすくなる。ゲート信号線１１７の電位がノイズにより変動すると、出力電流に影響を及ぼす。従って図６１のように配線をまげなくてもすむ最大の抵抗値である５ＭΩが最大値となる。
以上のことから、基準電流１９に対し、ゲート線１１７の抵抗値は５９２の領域にすることでチップ両端の電流の差によるチップの境目のむらを防止することが可能である。なお、上記の各数値は実質上の値であって、例えば数％など、所定の誤差があってもよい。
以上のような出力段の構成とすることで、ドライバＩＣ１７の左右端の電流ばらつきが小さくなり、チップの境目に発生するブロックむらがない表示が可能である。
以上の方法においては、基準電流を生成するための基準電流発生部のうち抵抗素子３０１がドライバＩＣ１７外付けの部品で形成されていた。実装部品点数の削減及びアレー上配線引き回しを簡略化するためには、抵抗素子の内蔵化が必要である。本実施の形態では次にこの抵抗素子３０１を内蔵した場合においても、基準電流１９のばらつきが小さくなる構成を考案した。
この基準電流１９のばらつきを少なくするために図１及び図６２の構成を考案した。
第１の方法である図１について説明を行う。
図１の方法では、チップ内の２つの基準電流源を形成するために、図３０で示した構成要素が２つずつ、チップ内に内蔵されている。また、抵抗素子３０１については２パーツに分割し、全部で４パーツ存在（１１ａ〜１１ｄ）する。抵抗値の精度の問題から通常抵抗は外付けとすることが多いが、本実施の形態では内蔵する構成とした。外付け部品を少なくすることが可能であり、コスト及び実装面積が削減可能である。
ドライバＩＣ１７を１つ使いにした場合、もしくは複数チップ使用の場合において、他のドライバＩＣと隣接しない場合、電流源は図１の１０ａに示すような構成とする。
２つのドライバＩＣ１７が接する場合における電流源の構成は図１の中央部に示した２つの電流源の構成のようになる。外部配線１６により２つ必要な抵抗素子１１のうち一方を異なるＩＣ１７から取り込むようにした。ドライバ１７ａの右端の定電流源回路を図６６（ａ）に、ドライバ１７ｂの左端の定電流源回路を図６６（ｂ）に示す。図６６の各構成要素についた番号は図１と対応している。
抵抗素子１１は隣り合うＩＣ１７の両方から１つずつ持ってきている。図６６（ａ）では抵抗素子１１ｄはＩＣ１７ａから、抵抗素子１１ｅはＩＣ１７ｂのものである。また図６６（ｂ）では抵抗素子１１ｃはＩＣ１７ａから、抵抗素子１１ｆはＩＣ１７ｂのものである。抵抗素子１１の抵抗値を図６６のように定義すると、１９ｂに流れる電流（Ｉ１９ｂ）はＶｓｔｄ１／（Ｒ１＋Ｒ２）であり、１９ｃに流れる電流（Ｉ１９ｃ）はＶｓｔｄ２／（Ｒ３＋Ｒ４）となる。１５ａ及び１５ｂの基準電圧信号線はＩＣ１７外部にて接続するので、Ｖｓｔｄ１＝Ｖｓｔｄ２となる。従ってＩ１９ｂとＩ１９ｃが異なる要因になるのは、４つの抵抗素子１１のばらつきによる。ＩＣ１７内部で抵抗を作成するには、拡散抵抗とポリシリコン抵抗がある。よりばらつきの少ない抵抗を作成するには、ポリシリコン抵抗を用いるほうがよく、チップ間及びロット間を含めるとおよそ５％程度のばらつきである。しかし、同一チップ内に近接して２つの抵抗素子１１を作成した場合、抵抗値のばらつきは０．１％程度となる。よって図１及び図６６の各図に示す抵抗素子１１ｃと１１ｄ間（Ｒ３とＲ２）、１１ｅと１１ｆ間（Ｒ１とＲ４）のばらつきは０．１％に抑えられる。従って、Ｉ１９ｂとＩ１９ｃ間でのばらつきの要因となる（Ｒ１＋Ｒ２）と（Ｒ３＋Ｒ４）間のばらつきは、０．１の２乗平均である０．１４％となる。
このように、電流値を決める抵抗を隣接する２つのチップから相互にとることで、チップ間及びロット間ばらつきとは無関係となり、５％程度ばらつきのあるポリシリコン抵抗でも実用可能となる。よって、内蔵抵抗、ブロックむらのできないドライバＩＣ１７が実現可能である。
なお、以上の説明においてはモノクロ出力のドライバとして説明を行ったが、マルチカラー出力のドライバにも適用可能である。表示色数倍同一回路を用意すればよい。例えば、赤、緑、青の３色出力の場合、図６５に示すように３つの同一回路を同一ＩＣ内にいれ、それぞれを赤用、緑用、青用として使用すればよい。
また、図１では２個のドライバＩＣ１７で説明を行ったが、一般にＭ（Ｍ：任意の自然数）個のドライバＩＣを並べた場合にも同様に実施が可能である。その例を図６４に示す。
図６２は第２の実施の形態である。
図１と異なる点は、抵抗素子１１の接続方法である。４つの抵抗素子とも、外部接続端と逆の端子は電源と接続されている。
基準電流生成部の回路図を図６７に示す。なおここでは基準電圧信号線１５はＩＣチップ外で接続している。
基準電流１９のばらつきは、第１の実施例と同様に、抵抗値のばらつきにより決まる。抵抗Ｒ２１とＲ２２、抵抗Ｒ３１とＲ３２は同一チップ内にあるため、この間のばらつきは０．１％程度となる。従って、Ｒ２２とＲ３１の合成抵抗Ｒｂと、Ｒ２１とＲ３２の合成抵抗Ｒｃ間でのばらつきは０．１４％のばらつきとなる。
この場合にもチップ間ばらつきの影響が見かけ上なくなるため、ポリシリコン抵抗で作成しても、ブロックむらのない表示が可能となる。
以上の説明において、基準電圧信号線１５は外部よりアナログ電圧を入力した例で説明を行ったが、図７０に示すようにして、アナログ電圧をプログラマブルに変更できるようにしてもよい。図７０では、制御データ３１３に応じて、スイッチ３１２のオンオフ状態が変化し、基準電圧１５の値が変化する。制御データ３１３に応じて、基準電流１９の値、ひいては表示パネルの輝度を変えることが可能である。第１の実施例では図７０のように、第２の実施例では図７３に示すような構成となる。
なお図１のように複数のドライバＩＣ１７を用いる場合、図７０の回路をＩＣ１７ごとに個別に動作させてもよいが、図７２に示すように複数の基準電流発生回路に供給する基準電圧信号線１５を１つの電圧調整部３１５により制御してもよい。このようにＩＣ１７内部において、基準電流１９を調整できるような構成にすることで、例えば図１４に示すような携帯情報端末において、電池のもちをよくするために、ボタン１４２が操作されたときには、通常の輝度で表示を行い、ある一定期間がたった後には輝度を低下させるということが可能となる。
具体的には、図１４及び図６８に示すようにボタン１４２において入力が発生したときにＣＰＵ６８２に情報転送する。ＣＰＵはコントローラ６８３に信号を送り、コントローラ６８３により、ドライバＩＣ１７内部の制御データを書き換え、基準電圧１５をあらかじめ定められたデフォルト値に設定する。一方、ＣＰＵ６８２にて、ある一定時間をカウントし、一定時間後にはコントローラ６８３に再び信号を送り、コントローラ６８３はドライバＩＣ１７の制御データを書き換え、基準電圧信号線１５の電圧を低下させることで、輝度を下げる。極端には、基準電流がほとんど流れないような基準電圧１５の設定が電圧調整部３１５により行えるようにしてもよい。
これにより、ドライバＩＣ１７内部に流れる電流値を下げることが可能であり、さらに、表示素子に流れる電流も下げることで、消費電力を下げることも可能となる。
他にも、図１４のボタンなど１４２に代わって、光センサを用いれば、表示パネルの周辺環境（周りの明るさ）により、輝度を調整できるという利点がある。このドライバＩＣ１７が主に用いられる有機発光素子では、暗闇の中では視認性が高く、明るい外光下（例えば太陽光下）では視認性が低い。
そこで、光センサにより、周囲の照度が高いときには、ＣＰＵ、コントローラの制御により、ドライバＩＣ１７の基準電流をたくさん流すようにし、周囲の照度が低いときには、ドライバＩＣ１７の基準電流を少なくするようにするということが可能である。周囲の環境に応じて最も見やすい輝度で表示するという制御が可能になるという利点がある。
このドライバＩＣ１７が複数用いられ、図１に示す第１の形態を実施する場合には、、図７０のような構成となる。ここでは、定電流源回路は１つしか記載していないが、複数の定電流源回路を１つの電圧調節部３１５で制御してもよい。例えば図７２のような構成が考えられる。
低電力化への方法としては、図６９のような構成をとることも可能である。図１の構成に対し、基準電流線１９にスイッチ６９１を設けた。スイッチ６９１を非導通状態とすることで、基準電流を０にすることができ、ＩＣ１７内部で消費する電力を削減することが可能である。
温度特性を持つ表示素子を表示部に用いた表示装置においては、温度特性を補償するための機能が必要となる。例えば、温度によって電流−輝度特性が変化し、同一電流入力に対し、輝度が変化するということが発生する素子もある。
輝度を一定に保つには、温度に応じて基準電流を変化させればよい。例えば温度補償素子６３１を抵抗１１に並列に接続する方法がある。これにより、合成抵抗値は温度により変化し、基準電流１９も変化する。この変化を温度特性を補償するような方向に変化させることで、温度変化に強い表示装置を実現することが可能となる。
図１の構成において温度特性補償を行う場合には図６３のように温度補償素子６３１をつければよい。温度によって、基準電流を決める抵抗値が変化するため温度特性補償が可能となる。
ポリシリコン抵抗のばらつきはチップ内近接ではおよそ０．１％、チップ間、ロット間では５％程度である。この範囲であれば、本発明を用いることでブロックむらをなくすことができる。しかし、プロセス上の問題等でばらつきが大きくなることもある。ばらつきが大きくなると不良品となり、ドライバＩＣ１７の歩留まりが低下する。そこで、図７１に示すように、抵抗素子１１の抵抗値を調整できるような機能を設けることで、ばらつき範囲からはずれたドライバＩＣも、ばらつき範囲内の値にすることで、良品とすることが可能となる。
具体的には抵抗素子１１を複数のパーツに分割する。複数のパーツのうちのいくつかのパーツは配線ショート（７１１）する。抵抗素子１１ａの抵抗値を大きくするには、短絡した配線７１１をＦＩＢ等でパターンカットすればよい。抵抗値をどれだけ大きくするかは、パターンカットする配線７１１の数で調整可能である。抵抗素子１１ｂについても同様であり、本発明で用いたすべての抵抗素子１１に適応可能である。これにより抵抗素子１１の抵抗値を調整することで、ばらつきを低下させ良品判定となるようにする。
このようにより多くのドライバＩＣを良品とできる構成とすることで、歩留まりが上昇し、低コストかつむらの少ない表示装置が実現可能となる。
ここまでは画素７４の用いられるトランジスタがｐ型のトランジスタの時の例を示したが、ｎ型トランジスタを用いても同様に実現可能である。
図７４はカレントミラー型の画素構成をｎ型トランジスタで形成したときの１画素分の回路である。電流が流れる向きが逆になり、それに伴って電源電圧が変わる。従ってソース信号線７４５を流れる電流はソースドライバＩＣ１７から画素７４に向かって流れる必要がある。出力段１４の構成は図７５に示すように、ドライバＩＣ外部に電流を吐き出すようｐ型トランジスタのカレントミラー構成となる。基準電流の向きも同様に反転し、図１の構成に対し、図７６の構成に変える必要がある。
複数のドライバＩＣ１７の基準電圧制御部を同時に制御する方法も同様に図７７に示すようになる。
このように画素に用いるトランジスタがｐ、ｎ両方において適用することが可能である。
電流出力段１４が図３４で示す構成である場合、先に述べたとおり、図２１（ａ）に示すようなしきい値特性を持つウエハーを使用したときに、出力電流が端子ごとに傾斜を持って出力される。図３４の構成により、左右端の電流値はほぼ同一にすることが可能であるが、全出力端子にわたってそろえることは難しい。一般的には隣接間の出力ばらつきが１％以内であれば、表示に支障はなく、閾値特性の傾きがその範囲内であればよい。しかし、ＩＣ作成時のプロセスばらつき、製膜装置の状態等によっては傾きが急になることがあり、その場合、該当するＩＣは不良品となり歩留まりが悪くなることが考えられる。
そこで、本実施の形態ではさらに、図２１（ａ）のような傾きによらず、均一な表示が実現できる構成を実現し、さらにそのＩＣを複数個使ったときのブロックむらを防ぐ方法を考案した。
均一表示を実現するために、基準電流を各出力に分配し、出力ごとに設けられた基準電流を元に、階調表示を行うことにする。電流分配を行う方法を図７８及び７９に、出力段の構成を図３５に示す。
各出力への基準電流の分配は３段階により行われる。１つの基準電流源７８１（親電流源）からまずＮ個の電流源７８２（子電流源）に電流を分配する。さらに子電流源７８２の電流をＭ個の電流源１１２（孫電流源）に分配する。これにより、１つの基準電流から、Ｍ×Ｎ個の電流を分配することが可能となった。
この図では１つの電流源をＭ×Ｎ個に分配するにあたり、２回に分けて電流分配を行っている。分配回数に付いては１回でも、３回以上であっても実現可能であるが、２から３回で分割を行うことが最もよい。
各分配手段における電流ばらつきが、分配回数の増加に伴い出力電流のばらつきとして影響する。各分配段階でのばらつきの２乗平均として、出力に影響を及ぼすため、隣接出力のばらつきを１％以内に収めるためには、分配回数を少なくするか、１回の分配でのばらつきを小さくする必要がある。１回の分配でのばらつきを小さくするには一般的にはトランジスタサイズを大きくするしかなく、トランジスタサイズの増大はチップ面積の増大にもつながり、ＩＣ１７のチップが大きくなるという欠点がでる。また分配回数がおおいとそれだけトランジスタの数も多くなるため、これもまたチップ面積が増大する。それゆえ分配回数は多くても３回程度である。
一方、１回ですべての出力に分配する場合は出力数が３０以内のものでは有効であるが、１００出力を超えるドライバＩＣでは適用しにくい。１回の分配で出力数だけ電流を分配するには少なくとも、出力数＋１個のトランジスタからなるカレントミラーを形成する必要がある。カレントミラーは一般的にはミラーを形成するトランジスタ同士を近接配置することで、近接ではトランジスタ特性がほぼ等しいということを利用して、ミラーを行っている。出力数＋１個のカレントミラーを形成すると、ミラー元のトランジスタと、ミラー先のトランジスタの配置が遠くなるものが発生するため、正確にミラーすることがしにくくなる。１回に分配する個数を多くても３０個程度にすることが望ましい。
図７９に電流分配の方法を示す。基準電流１９に対し、親電流源７８１とトランジスタ７９１によりＮ個の電流に分配する。このとき、トランジスタの組７９４と７８１は近接に配置し、Ｎ個の電流にばらつきがないようにする。次に、分配された各電流をさらにＭ個の電流に分配する。このときもトランジスタ７８２と７９５は近接に配置し、特性ばらつきによる電流ばらつきを抑える。出力ごとに基準電流を分配できた。この分配した電流７９６（孫基準電流）を元に図３５に示すような構成で、入力階調データに応じた電流を出力線１１４から出力する。（この例では６ビットのデータに応じて、適切な電流量を出力する）なおＭ及びＮは任意の自然数でよいが、特に２以上３０以下が好ましい。
ドライバＩＣ１７は、長方形型に作成されることが多く、その長辺側に出力パットを並べることが多い。電流出力段１４の各出力はチップ面積の有効利用から、当該出力パッドの近くに置くことが多い。そのため、Ｍ×Ｎ出力のドライバＩＣでは、１番目の出力段と、Ｍ×Ｎ番目の出力段は１０〜２５ｍｍ程度はなれていることが多い。１つの基準電流を、Ｍ×Ｎ個に分配する際には、各出力までの引きまわしも重要になる。図７９の構成では、カレントミラーを形成し、電圧の形で情報を受け渡す部分については、近接に配置し、電流の形で情報が受け渡されるところで、出力段の近傍まで引きまわしを行うようにした。このようにすることで、１０〜２５ｍｍ離れた出力へもばらつき少なく分配が可能となる。
さて、以上のような出力電流段を持つドライバＩＣ１７を複数個用いて表示を行う場合に、ブロックむらを防ぐには、各ＩＣに同一量の基準電流を供給する必要がある。
図８０に２つのドライバＩＣ１７間で基準電流１９のばらつきが小さくなる構成を示す。
基準電流値を決める基準電圧１５は外部で接続することで、同一電圧が供給される。次に抵抗素子１１は第１及び第２の実施の形態と同様に２つに分割し、１つを隣接ＩＣ、１つを当該ＩＣに内蔵されたものを用いることで、１１ｂ、１１ｃの合成抵抗値と１１ａ、１１ｄの合成抵抗値間のばらつきは、内蔵ポリシリコン抵抗のチップ内ばらつきである０．１％の２乗平均である０．１４％程度である。基準電流は０．１４％のばらつきですむ。これは実施例１及び２と同等である。これにより図７８、７９の構成を用いたドライバＩＣ１９においてもチップ境目に発生するブロックむらのない表示が可能となった。
以上の説明においてはモノクロ出力のドライバとして説明を行ったが、マルチカラー出力のドライバにも適用可能である。表示色数倍同一回路を用意すればよい。例えば、赤、緑、青の３色出力の場合、図６５に示すように３つの同一回路を同一ＩＣ内にいれ、それぞれを赤用、緑用、青用として使用すればよい。
以上の説明において、トランジスタはＭＯＳトランジスタとしたが、ＭＩＳトランジスタやバイポーラトランジスタでも同様に適用可能である。
またトランジスタは結晶シリコン、低温ポリシリコン、高温ポリシリコン、アモルファスシリコン、ガリウム砒素化合物などどの材質でも本発明を適用可能である。
表示素子として、有機発光素子で説明を行ったが、無機エレクトロルミネッセンス素子、発光ダイオードなど電流と輝度が比例関係となる表示素子ならどのような素子を用いても実施可能である。
なお、上記の実施の形態において、ドライバＩＣであるＩＣ１７ａおよび１７ｂは、本発明の駆動用半導体回路に相当する。また、基準電流生成部１０ａ、１０ｂおよび同等の部分は、本発明の基準電流生成手段に相当する。また、電流出力段１４ａ、１４ｂは本発明の駆動電流出力機構に相当する。
また、共通ゲート線１１７は本発明の共通ゲート線に相当し、分配用ミラートランジスタ１１２ａ、１１２ｂは本発明の電流分配手段に相当する。また、デジタル−アナログ変換部１１６ａ〜１１６ｃは本発明の駆動電流生成手段に相当する。また、電源５１およびそれと同等の部分は本発明の所定の電源に相当し、基準電圧信号線１５から入力される基準電圧信号は、本発明の基準電圧信号に相当する。
また、抵抗素子１１ｃ〜１１ｆは第１の本発明の直列接続された複数の抵抗素子に相当し、特に図１に示す抵抗素子１１ｃ、１１ｄが第１の本発明の、隣り合う一対の駆動用半導体回路の一方のチップ上に形成された抵抗素子である場合、同図に示す抵抗素子１１ｅ、１１ｆは隣り合う一対の駆動用半導体回路の他方のチップ上に形成された抵抗素子に対応することになる。
また、図７８に示す基準電流の分配の構成は、本発明の駆動電流出力機構の多段構造に相当する。
産業上の利用可能性
以上のように本発明によれば、同一ドライバＩＣ内での左右端の出力電流値をそろえ、さらに出力電流値を決める基準電流をチップ内、チップ間とも同一電流にすることができるため、複数のドライバＩＣを用いて表示を行う表示装置においてドライバＩＣのばらつきに起因するドライバＩＣ境界で発生する輝度むらをなくすことが可能となった。これにより電流出力型ドライバＩＣのカスケード接続が実現できる。また、本発明の基準電流生成部を用いることで従来外付け部品を用いていた抵抗を内蔵することが可能となり、実装部品点数の削減及びアレー配線の簡略化が可能となった。
【図面の簡単な説明】
図１は、本発明の実施の形態におけるドライバＩＣの基準電流発生部と複数個使用したときの外部接続結線を示した図である。
図２は、有機発光素子の構造を示した図である。
図３は、有機層が複数存在する有機発光素子の構造を示した図である。
図４は、有機発光素子の電流−電圧−輝度特性を示した図である。
図５は、有機発光素子を用いたパッシブマトリクス型表示装置を示した図である。
図６は、有機発光素子を用いたアクティブマトリクス型表示装置における１画素分の画素回路の１例を示した図である。
図７は、カレントコピア構成の画素回路を用いたアクティブマトリクス型表示装置の回路を示した図である。
図８は、カレントミラー構成の画素回路を用いたアクティブマトリクス型表示装置の回路を示した図である。
図９は、カレントコピア回路の動作を示した図である。
図１０は、カレントミラー回路の動作を示した図である。
図１１は、電流出力型ドライバの各出力へ電流を出力するための回路を示した図である。
図１２は、本発明の実施の形態を用いた表示装置として、テレビに適用した場合を示した図である。
図１３は、本発明の実施の形態を用いた表示装置として、デジタルカメラに適用した場合を示した図である。
図１４は、本発明の実施の形態を用いた表示装置として、携帯情報端末に適用した場合を示した図である。
図１５は、複数のソースドライバＩＣを用いた表示パネルを示した図である。
図１６は、従来の方法における複数のドライバＩＣをカスケード接続する方法を示した図である。
図１７は、図１６における基準電流分配部の回路例を示した図である。
図１８は、図１６における基準電流分配部の回路と、基準電流を発生する回路の例を示した図である。
図１９は、従来の方法における複数のドライバＩＣをカスケード接続する方法を示した図である。
図２０は、図１９における電流受け渡し部１９１の回路例を示した図である。
図２１は、同一ＩＣチップ内におけるトランジスタのしきい値電圧の分布とそれに伴う出力電流値の分配用ミラートランジスタからの距離依存性を示した図である。
図２２は、図２１（ｂ）の出力特性をもつドライバＩＣを２つ接続したときの各出力電流値を示した図である。
図２３は、本発明の実施の形態におけるドライバＩＣの回路ブロック図である。
図２４は、カレントコピア構成の画素回路において、画素にソース信号線電流が流れるときの等価回路を示した図である。
図２５は、１出力端子における電流出力とプリチャージ電圧印加部及び切り替えスイッチの関係を示した図である。
図２６は、発光色による輝度対電流特性の違いを示した図である。
図２７は、表示色ごとに異なるプリチャージ電圧を出力することができる回路ブロックを示した図である。
図２８は、１ドット分の映像信号ごとにプリチャージを行うかどうか外部から選択できるようにしたときのドライバＩＣのブロック図である。
図２９は、階調データとプリチャージ判定信号の関係を示した図である。
図３０は、基準電流生成部の回路を示した図である。
図３１は、制御データにより、生成される基準電流を変更できる基準電流生成部を示した図である。
図３２は、複数のドライバＩＣに同一の基準電流を供給するための回路と外部配線を示した図である。
図３３は、基準電流をキー入力もしくは外光により変更するための回路ブロック図である。
図３４は、本発明の実施の形態における左右端の電流値が等しくなる電流出力段を示した図である。
図３５は、映像信号データから対応する電流を出力するためのデジタルアナログ変換部を示した図である。
図３６は、図３４の出力段を用いた場合の、ＩＣチップ内トランジスタしきい値電圧の変化と、それに対応する出力電流特性を示した図である。
図３７は、図３１、図３４の回路構成を利用したドライバＩＣの回路図である。
図３８は、図３５の階調表示用電流源１１３のトランジスタサイズと出力電流ばらつきの関係を示した図である。
図３９は、輝線及び黒線が発生する場所を示すための表示画像例を示した図である。
図４０は、図３９に示す画像表示を行った場合における３９６、３９７の列のソース信号線電圧波形を示した図である。
図４１は、ドライバＩＣの出力段と画素回路の接続を示した図である。
図４２は、入力データに対応したドライバＩＣの出力段の各部の電圧、電流波形を示した図である。
図４３は、図４２の４２１部におけるハザードが、ミラートランジスタの数により変化することを示した図である。
図４４は、基準電流源を分配するためのミラートランジスタの数を増やした場合の図である。
図４５は、分配用ミラートランジスタのチャネル総面積／階調表示用電流源のチャネル総面積とゲート電圧変化率の関係を示した図である。
図４６は、図４２における４２１のハザードの許容レベルを示した図である。
図４７は、分配用ミラートランジスタ群を示した図である。
図４８は、分配用ミラートランジスタ及び電流出力段のレイアウト概略図である。
図４９は、マルチカラー表示を行うドライバＩＣにおける分配用ミラートランジスタ及び電流出力段のレイアウト概略図である。
図５０は、節点４１１の電位変化量を抑えるために、ドランジスタを付加した場合のデジタルアナログ変換部を示した図である。
図５１は、スイッチ１１８ｆと節点４１１の電位の関係を示した図である。
図５２は、図５０において、トランジスタの代わりに抵抗を用いた場合の図である。
図５３は、ゲートとドレイン電極が接続されたトランジスタ３２の、ゲート電圧対ドレイン電流の関係を示した図である。
図５４は、トランジスタのチャネル幅／チャネル長に対する出力電流の変化率ならびにゲート信号線電圧の関係を示した図である。
図５５は、トランジスタ１１３のソースドレイン間電圧対ドレイン電流の関係を示した図である。
図５６は、本発明の実施の形態における電流出力段の構成において、基準電流、ゲート電流、分配用ミラートランジスタの流れる電流の関係を示した図である。
図５７は、共通ゲート線に電流が流れる場合と流れない場合での各出力での共通ゲート線の電圧分布を示した図である。
図５８は、共通ゲート信号線に電流が流れた場合の各端子の出力電流の分布を示した図である。
図５９は、基準電流値に対して、ゲート信号線に必要な抵抗値の範囲を示した図である。
図６０は、分配用ミラートランジスタのゲート電圧とドレイン電流特性を示した図である。
図６１は、ゲート信号線の抵抗を高くするための配線方法の例を示した図である。
図６２は、第２の実施の形態において抵抗素子を並列接続してカスケード接続を行う例を示した図である。
図６３は、図１の構成に、温度補償機能を設ける場合を示した図である。
図６４は、２つ以上のドライバＩＣをカスケード接続する場合の外部結線を示した図である。
図６５は、マルチカラー出力を行うドライバＩＣにおける基準電流発生部を示した図である。
図６６は、図１における、２つの異なるＩＣにした図である。
図６７は、複数のドライバＩＣを用いて第２の実施の形態を実施した場合の２つの基準電流生成部において、２つの基準電流のばらつきが少なくなる回路例を示した図である。
図６８は、図１４に示した携帯情報端末のボタン入力により、本発明のドライバＩＣの制御を行うためのブロック図である。
図６９は、本発明の第１の実施の形態から、基準電流を切断することで、消費電力を低減させる方法を示した図である。
図７０は、図３１に示した定電流源回路において、異なるドライバＩＣの抵抗も用いた場合を示した図である。
図７１は、図７０に示した定電流回路において、抵抗の値をトリミング操作により変更できるようにした機能を持たせたときの回路を示した図である。
図７２は、複数のドライバＩＣを用いた場合における、電子ボリュームを用いた基準電流発生部の接続例を示した図である。
図７３は、第２の実施の形態における１つの基準電流生成部の回路を示した図である。
図７４は、ｎ型トランジスタを用いた場合のカレントコピアを用いた画素回路を示した図である。
図７５は、画素回路にｎ型トランジスタを用いた場合のドライバＩＣの出力段を示した図である。
図７６は、ｎ型トランジスタを画素に適用した表示装置における、本発明のドライバＩＣの概略回路を示した図である。
図７７は、ｎ型トランジスタを画素回路に適用した場合の基準電流発生部と、基準電流を発生する元となる電圧を複数のドライバＩＣに分配する方法を示した図である。
図７８は、基準電流を各出力に分配する概念を示した図である。
図７９は、基準電流を分配する回路を示した図である。
図８０は、基準電流を各出力に分配する実施の形態における、複数のドライバＩＣの接続関係を示した図である。
図８１は、１水平走査期間内でのプリチャージ電圧を行う期間と階調データに基づく電流を出力する期間の関係を示した図である。
（符号の説明）
１０  基準電流生成部
１１  抵抗素子
１２  演算増幅器
１３  トランジスタ
１４  電流出力段
１５  基準電圧信号線
１６  外部配線
１７  ドライバＩＣ
１８  電流出力
１９  基準電流線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2003092165.tif 000014
【図１３】
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【図１４】
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【図１５】
2003092165.tif 000017
【図１６】
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【図１７】
2003092165.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
2003092165.tif 000083
【国際調査報告】
2003092165.tif 000084
2003092165.tif 000085