【事件の表示】
　特願２００１−４３９７０「パワーＭＯＳＦＥＴ」拒絶査定不服審判事件〔平成１３年１１月９日出願公開、特開２００１−３１３３９２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１３年２月２０日（特許法第４１条に基づく優先権主張、平成１２年２月２３日）の特許出願であって、平成２３年１月２４日付けの拒絶理由通知に対して同年３月２５日に意見書及び手続補正書が提出されたが、同年１０月２４日付けで拒絶査定がなされた。
　それに対して、平成２４年１月２７日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年５月２８日付けで審尋がなされ、同年７月２６日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２４年１月２７日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２４年１月２７日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の明細書の特許請求の範囲の請求項１〜６を補正して、補正後の明細書の特許請求の範囲の請求項１〜３とするとともに、補正前の明細書の００１５段落及び００１７段落を補正するものであり、補正前後の請求項１は、各々次のとおりである。
　
（補正前）
　「【請求項１】
　第１導電型の半導体基板（１）と、
　前記半導体基板の主表面上に形成された第１導電型の半導体層（２）と、
　前記半導体層の表層部において所定深さで形成された第２導電型のベース領域（８）と、
　前記半導体層の表層部において、該ベース領域よりも浅く形成された第１導電型のソース領域（７）と、
　前記ベース領域のうち、前記ソース領域と前記半導体層とに挟まれた部分をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（３）と、
　前記ゲート絶縁膜上に形成されたゲート電極（４）と、
　前記ソース領域及び前記ベース領域に電気的に接続されたソース電極（１２）と、
　前記半導体基板の裏面側に形成されたドレイン電極（１３）と、を有してなり、
　前記半導体層内の第１導電型の不純物濃度は、該半導体層の主表面から所定深さまでほぼ一定となっており、前記所定深さより前記半導体層のうち前記半導体基板との境界に至るまで、深さが深くなるにつれて高濃度になっていることを特徴とするパワーＭＯＳＦＥＴ。」
　
（補正後）
　「【請求項１】
　第１導電型の半導体基板（１）と、
　前記半導体基板の主表面上に形成された第１導電型の半導体層（２）と、
　前記半導体層の表層部において所定深さで形成された第２導電型のベース領域（８）と、
　前記半導体層の表層部において、該ベース領域よりも浅く形成された第１導電型のソース領域（７）と、
　前記ベース領域のうち、前記ソース領域と前記半導体層とに挟まれた部分をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（３）と、
　前記ゲート絶縁膜上に形成されたゲート電極（４）と、
　前記ソース領域及び前記ベース領域に電気的に接続されたソース電極（１２）と、
　前記半導体基板の裏面側に形成されたドレイン電極（１３）と、を有してなり、
　前記半導体層内の第１導電型の不純物濃度は、該半導体層の主表面から所定深さまでほぼ一定となっており、前記所定深さより前記半導体層のうち前記半導体基板との境界に至るまで、深さが深くなるにつれて高濃度になっており、前記半導体基板よりも低濃度で変曲点を有していることを特徴とするパワーＭＯＳＦＥＴ。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「前記半導体層内の第１導電型の不純物濃度は、該半導体層の主表面から所定深さまでほぼ一定となっており、前記所定深さより前記半導体層のうち前記半導体基板との境界に至るまで、深さが深くなるにつれて高濃度になっている」を、「前記半導体層内の第１導電型の不純物濃度は、該半導体層の主表面から所定深さまでほぼ一定となっており、前記所定深さより前記半導体層のうち前記半導体基板との境界に至るまで、深さが深くなるにつれて高濃度になっており、前記半導体基板よりも低濃度で変曲点を有している」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項２〜４を削除するとともに、当該削除に伴って、請求項の番号及び引用する請求項の番号を修正すること。
　
（３）補正事項３
　補正前の明細書の００１５段落及び００１７段落を補正して、補正後の明細書の００１５段落及び００１７段落とすること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した図面を「当初図面」といい、本願の願書に最初に添付した明細書又は図面を「当初明細書等」という。）の００２２段落〜００２５段落及び当初図面の図３等に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　また、補正事項１は、補正前の請求項１に係る発明の発明特定事項である「前記半導体層内の第１導電型の不純物濃度」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。
　したがって、補正事項２は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項２が特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（３）補正事項３について
　補正事項３は、補正前の明細書の００１５段落及び００１７段落の記載を、補正事項１と整合するように補正するものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（４）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件についての検討
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜３に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜３に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される上記１．の「（補正後）」の箇所に記載したとおりのものであって、再掲すると次のとおりである。
　
　「【請求項１】
　第１導電型の半導体基板（１）と、
　前記半導体基板の主表面上に形成された第１導電型の半導体層（２）と、
　前記半導体層の表層部において所定深さで形成された第２導電型のベース領域（８）と、
　前記半導体層の表層部において、該ベース領域よりも浅く形成された第１導電型のソース領域（７）と、
　前記ベース領域のうち、前記ソース領域と前記半導体層とに挟まれた部分をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（３）と、
　前記ゲート絶縁膜上に形成されたゲート電極（４）と、
　前記ソース領域及び前記ベース領域に電気的に接続されたソース電極（１２）と、
　前記半導体基板の裏面側に形成されたドレイン電極（１３）と、を有してなり、
　前記半導体層内の第１導電型の不純物濃度は、該半導体層の主表面から所定深さまでほぼ一定となっており、前記所定深さより前記半導体層のうち前記半導体基板との境界に至るまで、深さが深くなるにつれて高濃度になっており、前記半導体基板よりも低濃度で変曲点を有していることを特徴とするパワーＭＯＳＦＥＴ。」
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１１−４０８０８号公報には、図１〜４、１５、２５、２７及び２８とともに次の記載がある（ここにおいて、下線は当合議体にて付加したものである。以下同じ。）。
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は，半導体基板における厚さ方向あるいは面内方向の電流を取り扱ういわゆる電力用の半導体装置（縦型あるいは横型）に関する。さらに詳細には，スイッチオフしたときの電流および電圧の発振や素子の動的耐圧の低下の防止を図った半導体装置およびその製造方法に関するものである
【０００２】
【従来の技術】
従来から，半導体基板の一部にスイッチング等の機能を有する素子を形成し，この素子により半導体基板内を流れる電流を制御する半導体装置が使用されている。
【０００３】ＩＧＢＴのうち縦型パンチスルー型と呼ばれるものの一般的構造を，図２５により説明する。図２５に示す一般的なＩＧＢＴは，ｐ＋型のシリコン（Ｓｉ）基板２０１上のｎエピタキシャル層２０２を有し，このｎエピタキシャル層２０２の表面に，イオン注入等により形成されたｎ＋ソース領域２０６とｐボディ領域２０７とｐ＋ボディ領域２０９とを有している。また，ｎエピタキシャル層２０２のうちｐ＋基板２０１に面する部分には，不純物濃度の高いｎ＋バッファ領域２０２ｂが形成されている。ｎエピタキシャル層２０２のうちｎ＋バッファ領域２０２ｂでもｐボディ領域２０７等でもない部分が，ｎドリフト領域２０２ｄである。
この構造における図２５中Ｘ−Ｘ’線上のｐボディ領域２０７からｐ
＋
基板２０１に至る部分の不純物濃度の分布は図２７のグラフに示すようになっている。すなわち，ｎドリフト領域２０２ｄとｎ
＋
バッファ領域２０２ｂとの間は，不純物濃度が急峻に変化する階段状接合Ｓである
　
ｂ．「【０００７】
ここで，ゲート電極２０４の正電圧を切るとＩＧＢＴはオフ状態に戻るのであるが，このスイッチオフ時には次のような過渡特性を示す。
【０００８】この急激な電流の減少のため，回路に誘導性の負荷が含まれている場合には，大きな逆起電力が生じて激しく発振する（図２８参照）。
また，素子の動的耐圧が静的耐圧より低下する。動的耐圧が低下する理由は，大きな逆起電力により，ｎ
＋
バッファ領域２０２ｂに残っている電子が急速に吐き出されるとともに逆にホールが大量に注入され，そしてこのホールがｎドリフト領域２０２ｄに侵入して局所的に電界強度が強い部分が発生しアバランシェ降伏に至るからである。この，発振および動的耐圧の低下はともに，空乏層の広がりがｎ
＋
バッファ領域２０２ｂとの接合部Ｓに達したときの大きな逆起電力に起因する現象であるが，回路の安定動作を妨げたり，場合によってはＩＧＢＴの破壊に至ることもある
　
ｃ．「【００１２】
【発明が解決しようとする課題】しかしながら，前記した従来の技術には，以下に説明する問題点があった。すなわち前記公報の半導体装置では，Ｎ−層について，その厚さを厚くするかまたは不純物濃度を高くする（もしくはその両方）必要がある。ところが，厚さを厚くすると，縦型半導体装置の場合には，ＩＧＢＴの全体厚が厚くなり，オン抵抗が大きくなるという問題が生じ，また，製造過程においてエピタキシャル成長の所要時間が長くなるという問題もある。横型半導体装置の場合には，ＩＧＢＴの面積が増加して高集積化が困難になるほか，オン抵抗増大の問題がある。一方，不純物濃度を上げると，縦型の場合でも横型の場合でも，耐圧低下の原因となる他，リーク電流が増加するという問題点も生じる。なお，これらの問題点は，パンチスルー型ＩＧＢＴに限らず他の種類の半導体装置でも同様である。
【００１３】本発明は，従来の技術が有する前記した問題点を解決するためになされたものである。
すなわちその課題とするところは，全体厚やサイズを増加させることなく，またオン抵抗の増大やリーク電流の増加といった別の問題点を伴うこともなく，スイッチオフ時の過渡特性を改善した縦型あるいは横型の半導体装置を，その製造方法とともに提供することにある
　
ｄ．「【００３１】
［第１の実施の形態］
〈半導体装置の構成〉
（半導体層）本実施の形態は，プレーナ型のｎチャネルＩＧＢＴにおいて本発明を具体化したものである。本実施の形態に係るＩＧＢＴ１は，図１に示す基本構造を有している。すなわち，高濃度ｐ型シリコンのｐ
＋
基板１０１とその上に形成されたｎ型シリコンのエピタキシャル層１０２とが半導体層１０をなす。このエピタキシャル層１０２において，図１中上方の側を一面側といい，ｐ
＋
基板１０１の側（図１では下方）を対面側というものとする。この一面側および対面側は，請求項にいう一部側およびその対部側に相当する。そして，エピタキシャル層１０２の一面側には，ｎ
＋
ソース領域１０６とｐボディ領域１０７とｐ
＋
ボディ領域１０９とが形成されている。これらは，エピタキシャル層１０２の一部にイオン注入等により形成された拡散層である。エピタキシャル層１０２のうちこれら拡散層以外の部分をドリフト領域１０２ｄという
【００３２】
ドリフト領域１０２ｄのうち対面側には，ＩＧＢＴ１をスイッチオフした後に容易に空乏化しない程度に不純物濃度を高くしたｎ
＋
バッファ領域１０２ｂが設けられている。ドリフト領域１０２ｄのうちｎ
＋
バッファ領域１０２ｂ以外の部分は，スイッチオフ後に空乏化しうる領域であり，これをｎドリフト領域１０２ａという
【００３３】
上記の構造の半導体層１０におけるＸ−Ｘ’線上のｐボディ領域１０７からｐ
＋
基板１０１に至る部分の不純物濃度の分布を図２に示す。図２に示されるように，ｎドリフト領域１０２ａのうちｎ
＋
バッファ領域１０２ｂよりの部分には，不純物濃度を連続的に変化させた傾斜分布領域Ｔが設けられている。このため，ｎドリフト領域１０２ａとｎ
＋
バッファ領域１０２ｂとは，不純物濃度が階段状のステップを示すことなくなだらかに連続している
【００３４】（電極，絶縁膜）
次に，半導体層１０の表面（エピタキシャル層１０２の一面側）と裏面（ｐ
＋
基板１０１側）とに設けられている電極や絶縁膜等について説明する。まず表面側には，電極としてゲート電極１０４とソース電極１１０とが設けられ，そしてゲート電極１０４を半導体層１０等から絶縁するためのゲート絶縁膜１０３や絶縁膜１０５，１０８が設けられている。ゲート電極１０４は，エピタキシャル層１０２の表面うち，ｎドリフト領域１０２ｄ（審決注：「ｎドリフト領域１０２ａ」の誤記）の部分とｐボディ領域１０７の部分との上方に存在し，さらにｎ
＋
ソース領域１０６の一部の上方に及んでいる。このゲート電極１０４は，ゲート絶縁膜１０３により半導体層１０から絶縁されている。一方，ソース電極１１０は，ｎ
＋
ソース領域１０６およびｐ
＋
ボディ領域１０９に接触し，これらに電気的に導通するように設けられている。
【００３５】
一方裏面側には，ｐ
＋
基板１０１に接触してこれと電気的に導通するドレイン電極１１１が設けられている。そしてドレイン電極１１１には，ドレイン端子ＤＥが設けられている
　
ｅ．「【００４２】（スイッチオフ）前記のようなオン状態からゲート電極１０４への正電圧の印加を断つと，ｐボディ領域１０７の表面のｎチャネルが消滅して，ｎドリフト領域１０２ａへの電子の注入が断たれるので，ＩＧＢＴ１はオフに戻る。その際の過渡動作を説明する。
【００４３】まずオン状態におけるドリフト領域１０２ｄは前記のように，電子とホールとの双方が高濃度に充満している状態にある。
スイッチオフされると，電子の注入が断たれることと，ホールがｐ
＋
ボディ領域１０９に流出することとにより，ｐ
＋
ボディ領域１０９およびｐボディ領域１０７との界面のｐｎ接合から，キャリア濃度が非常に低い空乏層が広がる。スイッチオフ後も，空乏層が広がり続けている間はコレクタ電流が流れ続ける
【００４４】
そして，空乏層の広がりがｎドリフト領域１０２ａのうちの傾斜分布領域Ｔ（図２参照）に達すると，その広がりが抑制され徐々に広がりの速度が遅くなり，ついには停止する。不純物濃度が高いほど空乏化しにくいからである。このため，コレクタ電流も徐々に減少して停止する。このように，コレクタ電流が急激に減少するのではなく徐々に減少するので，回路に誘導性負荷が含まれていても発生する逆起電力は小さく，発振が小さい。したがって，図３のグラフに示すような過渡動作が得られる。図２８に示す従来のものの過渡動作と比較して発振が抑制されていることが理解できる。またこのことは，動的耐圧の低下も抑制されていることを意味する。
　
ｆ．「【００４５】
〈製造方法〉次に，ＩＧＢＴ１の製造方法を説明する
【００４６】（エピタキシャル成長）ＩＧＢＴ１の製造においては，シリコン基板として高濃度ｐ型の基板を使用する。
まず，よく洗浄したｐ
＋
基板１０１上にエピタキシャル成長により，高濃度ｎ型シリコンの層と低濃度ｎ型シリコンの層とを順次形成する。これにより図４に示すように，ｐ
＋
基板１０１とエピタキシャル層１０２との積層体である半導体層１０が形成される。このｐ
＋
基板１０１は，ＩＧＢＴ１においてバイポーラトランジスタのエミッタ領域となるものである。またｎエピタキシャル層１０２は，高不純物濃度のｎ
＋
バッファ領域１０２ｂとその上層の低不純物濃度のｎドリフト領域１０２ａとを有している。ｎドリフト領域１０２ａの厚さは，５０〜７０μｍ程度とする。そして，ｎドリフト領域１０２ａの表面に，熱酸化により酸化膜１０３を形成する
【００４７】
そして，図４に示す状態の半導体層１０を，１２００〜１３００℃程度の高温で２〜２０時間程度アニールし，ｎ
＋
バッファ領域１０２ｂからｎドリフト領域１０２ａへの不純物の拡散を行う。これにより，図２のグラフ中の１０２ａおよび１０２ｂの部分に示した不純物濃度分布が形成される。すなわち，不純物濃度が連続的に変化している傾斜分布領域Ｔが形成される
　
ｇ．「【００５８】
なお，前記実施の形態は，本発明を何ら限定するものではない。したがって本発明は，その要旨を逸脱しない範囲内で種々の改良，変形が可能であることはもちろんである。例えば，前期実施の形態中の寸法や処理条件等について示した具体的数値は，単なる例示にすぎない。また，製造工程において，ｐ
＋
基板１０１上へのｎ型シリコンのエピタキシャル成長は，高濃度と低濃度との２水準に限らず，中濃度を加えた３水準，もしくはそれ以上の多水準でもよい。また，高温アニールの時間や温度の設定により，ｎドリフト領域１０２ａ全体が，傾斜した不純物濃度を有するようにしてもよい。
　
ｈ．「【００６３】
［第３の実施の形態］第３の実施の形態は，プレーナ型の縦型ｎチャネルＭＯＳＦＥＴにおいて本発明を具体化したものであり，図１５に示す基本構造を有している。その構造は，第１の実施の形態に係るＩＧＢＴ１におけるｐ
＋
基板１０１を省略したものと考えて差し支えない。このＭＯＳＦＥＴ３においても，スイッチオフ後にｐ
＋
ボディ領域１０９およびｐボディ領域１０７とｎドリフト領域１０２ｄとの界面のｐｎ接合から空乏層が広がっていくが，ｎドリフト領域１０２ａの不純物濃度の傾斜領域により，徐々に減速されることとなる。このため，コレクタ電流が急激に減少するのではなく徐々に減少し，回路に誘導性負荷が含まれていても発生する逆起電力は小さい。したがって発振や動的耐圧の低下が防止されている
【００６４】なお，本実施の形態も，本発明を何ら限定するものではなく，その要旨を逸脱しない範囲内で種々の改良，変形が可能であることはもちろんである。例えば，各半導体部分の導電型（ｐｎ）を逆にしてもよい。さらに，第２の実施の形態で説明したように，ｎドリフト領域１０２ｄの全体がなめらかに傾斜した不純物濃度分布を有するようにしてもよい。」
　
（２−２）ここにおいて、図１５並びに００６３段落及び００６４段落に記載されている「第３の実施の形態」に係る「プレーナ型の縦型ｎチャネルＭＯＳＦＥＴ」（以下「第３の実施の形態のＭＯＳＦＥＴ」という。）に注目すると、当該第３の実施の形態のＭＯＳＦＥＴは、「その構造は，第１の実施の形態に係るＩＧＢＴ１におけるｐ＋基板１０１を省略したものと考えて差し支えない。」（００６３段落）という記載から、第３の実施の形態のＭＯＳＦＥＴにおける「ｎドリフト領域１０２ａ」の不純物濃度分布は、図２に記載されたとおりのもの、すなわち、「エピタキシャル層１０２」の「ｎドリフト領域１０２ａ」側の表面から所定の深さまではほぼ一定の濃度であり、そこから「ｎ＋バッファ領域１０２ｂ」に至るまで濃度が連続的に増加する傾斜分布領域を有する不純物濃度分布となっていることが明らかである。
　
（２−３）したがって、図１及び００３１段落以降に記載された「第１の実施の形態」についての説明を参酌しつつ、図１５並びに００６３段落及び００６４段落の記載を参照すると、引用例には、第３の実施の形態のＭＯＳＦＥＴとして、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「ｎ＋バッファ領域１０２ｂと、ｎ＋バッファ領域１０２ｂの上に形成されたｎドリフト領域１０２ａとを有するエピタキシャル層１０２と、
　エピタキシャル層１０２のｎドリフト領域１０２ａ側の表層部に形成されたｐボディ領域１０７及びｐ＋ボディ領域１０９と、
　エピタキシャル層１０２のｎドリフト領域１０２ａ側の表層部に、ｐボディ領域１０７よりも浅く形成されたｎ＋ソース領域１０６と、
　エピタキシャル層１０２の表面のうち、ｎドリフト領域１０２ａの部分とｐボディ領域１０７の部分との上方に存在し、さらにｎ＋ソース領域１０６の一部の上方に及び、ゲート絶縁膜１０３により絶縁されたゲート電極１０４と、
　ｎ＋ソース領域１０６及びｐ＋ボディ領域１０９に接触し、これらに電気的に導通するように設けられているソース電極１１０と、
　エピタキシャル層１０２のｎ＋バッファ領域１０２ｂ側に設けられたドレイン電極１１１と、を備え、
　ｎドリフト領域１０２ａの不純物濃度分布は、エピタキシャル層１０２のｎドリフト領域１０２ａ側の表面から所定の深さまではほぼ一定の濃度であり、そこからｎ＋バッファ領域１０２ｂに至るまで濃度が連続的に増加する傾斜分布領域を有するものであるプレーナ型の縦型ｎチャネルＭＯＳＦＥＴ。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「ｎ」型、「ｐ」型は、各々補正発明の「第１導電型」、「第２導電型」に相当する。
　したがって、引用発明の「エピタキシャル層１０２」における「ｎ＋バッファ領域１０２ｂ」と、補正発明の「第１導電型の半導体基板（１）」とは、「『第１導電型の半導体』領域」である点で一致する。
　
（３−２）引用発明の「エピタキシャル層１０２」における「ｎ＋バッファ領域１０２ｂの上に形成されたｎドリフト領域１０２ａ」と、補正発明の「前記半導体基板の主表面上に形成された第１導電型の半導体層（２）」とは、「『前記』第１導電型の半導体領域と隣接して設けられた『第１導電型の半導体層（２）』」である点で一致する。
　
（３−３）引用発明の「エピタキシャル層１０２のｎドリフト領域１０２ａ側の表層部に形成されたｐボディ領域１０７」は、補正発明の「前記半導体層の表層部において所定深さで形成された第２導電型のベース領域（８）」に相当する。
　
（３−４）引用発明の「エピタキシャル層１０２のｎドリフト領域１０２ａ側の表層部に、ｐボディ領域１０７よりも浅く形成されたｎ＋ソース領域１０６」は、補正発明の「前記半導体層の表層部において、該ベース領域よりも浅く形成された第１導電型のソース領域（７）」に相当する。
　
（３−５）引用発明の「ゲート絶縁膜１０３」は、補正発明の「ゲート絶縁膜（３）」に相当する。
　そして、引用発明において、「ｐボディ領域１０７」のうちの「ｎ＋ソース領域１０６」と「ｎドリフト領域１０２ａ」とに挟まれた部分にチャネルが形成されることは当業者の技術常識であり、また、引用発明の「ゲート絶縁膜１０３」が「ｐボディ領域１０７」のうちの「ｎ＋ソース領域１０６」と「ｎドリフト領域１０２ａ」とに挟まれた部分の上に形成されていることは明らかであるから、引用発明も補正発明と同様に、「前記ベース領域のうち、前記ソース領域と前記半導体層とに挟まれた部分をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（３）」を有していることは明らかである。
　
（３−６）引用発明の「エピタキシャル層１０２の表面のうち、ｎドリフト領域１０２ａの部分とｐボディ領域１０７の部分との上方に存在し、さらにｎ＋ソース領域１０６の一部の上方に及び、ゲート絶縁膜１０３により絶縁されたゲート電極１０４」は、補正発明の「前記ゲート絶縁膜上に形成されたゲート電極（４）」に相当する。
　
（３−７）引用発明の「ｎ＋ソース領域１０６及びｐ＋ボディ領域１０９に接触し、これらに電気的に導通するように設けられているソース電極１１０」が、「ｐボディ領域１０７」と電気的に接続されていることは当業者にとって自明である。
　したがって、引用発明の「ｎ＋ソース領域１０６及びｐ＋ボディ領域１０９に接触し、これらに電気的に導通するように設けられているソース電極１１０」は、補正発明の「前記ソース領域及び前記ベース領域に電気的に接続されたソース電極（１２）」に相当する。
　
（３−８）引用発明の「エピタキシャル層１０２のｎ＋バッファ領域１０２ｂ側に設けられたドレイン電極１１１」と、補正発明の「前記半導体基板の裏面側に形成されたドレイン電極（１３）」とは、「前記第１導電型の半導体領域の前記ソース領域とは反対側の面に『形成されたドレイン電極（１３）』」である点で一致する。
　
（３−９）引用発明の「エピタキシャル層１０２のｎドリフト領域１０２ａ側の表面」は、補正発明の「該半導体層の主表面」に相当する。
　したがって、引用発明の「エピタキシャル層１０２内のｎドリフト領域１０２ａの不純物濃度分布は、エピタキシャル層１０２のｎドリフト領域１０２ａ側の表面から所定の深さまではほぼ一定の濃度であり、そこからｎ＋バッファ領域１０２ｂに至るまで濃度が連続的に増加する傾斜分布領域を有するものである」という構成と、補正発明の「前記半導体層内の第１導電型の不純物濃度は、該半導体層の主表面から所定深さまでほぼ一定となっており、前記所定深さより前記半導体層のうち前記半導体基板との境界に至るまで、深さが深くなるにつれて高濃度になっており、前記半導体基板よりも低濃度で変曲点を有している」という構成とは、「『前記半導体層内の第１導電型の不純物濃度は、該半導体層の主表面から所定深さまでほぼ一定となっており、前記所定深さより前記半導体層のうち』前記第１導電型の半導体領域『との境界に至るまで、深さが深くなるにつれて高濃度になって』」いる構成である点で一致する。
　
（３−１０）以上を総合すると、補正発明と引用発明とは、
　
　「第１導電型の半導体領域と、
　前記第１導電型の半導体領域と隣接して設けられた第１導電型の半導体層（２）と、
　前記半導体層の表層部において所定深さで形成された第２導電型のベース領域（８）と、
　前記半導体層の表層部において、該ベース領域よりも浅く形成された第１導電型のソース領域（７）と、
　前記ベース領域のうち、前記ソース領域と前記半導体層とに挟まれた部分をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（３）と、
　前記ゲート絶縁膜上に形成されたゲート電極（４）と、
　前記ソース領域及び前記ベース領域に電気的に接続されたソース電極（１２）と、
　前記第１導電型の半導体領域の前記ソース領域とは反対側の面に形成されたドレイン電極（１３）と、を有してなり、
　前記半導体層内の第１導電型の不純物濃度は、該半導体層の主表面から所定深さまでほぼ一定となっており、前記所定深さより前記半導体層のうち前記第１導電型の半導体領域との境界に至るまで、深さが深くなるにつれて高濃度になっていることを特徴とするパワーＭＯＳＦＥＴ。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　「第１導電型の半導体領域」が、補正発明では「第１導電型の半導体基板（１）」であるのに対して、引用発明では「エピタキシャル層１０２」における「ｎ＋バッファ領域１０２ｂ」である点。
　
（相違点２）
　補正発明は、「前記半導体層内の第１導電型の不純物濃度」が、「前記半導体基板よりも低濃度で変曲点を有している」のに対して、引用発明は、そのような特定がなされていない点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
（４−１−１）一般に、縦型ＭＯＳＦＥＴにおいて、高不純物濃度の半導体基板上に、当該半導体基板よりも低不純物濃度のエピタキシャル層を形成させてなる半導体材料を用いることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例１及び２にも記載されているように、当業者において常とう的に用いられている周知技術である。
　
ａ．周知例１：特開平１０−１１２５４１
　上記周知例１には、図５とともに次の記載がある。
　
　「【０００３】図５は、従来の電力用ＮチャネルＭＯＳＦＥＴの断面構造図である。
【０００４】
このＭＯＳＦＥＴの作製手順としては、まず第１に、Ｎ
＋
サブ基板１０１上にＮ
−
層１０２をエピタキシャル成長させたウェーハ表面上に、ゲート酸化膜１０３を介してゲート電極１０４を形成する
　
　ここにおいて、図５の記載から、同図に記載されている「ＭＯＳＦＥＴ」が縦型であることが明らかであるから、上記周知例１には、縦型ＭＯＳＦＥＴにおいて、高不純物濃度のＮ＋サブ基板（審決注：サブストレートである基板）１０１上に、Ｎ＋サブ基板よりも低不純物濃度のエピタキシャル層であるＮ−層１０２を形成させてなるウェーハを用いることが記載されているものと認められる。
　
ｂ．周知例２：特開平１−１１１３７８号公報
　上記周知例２には、第３図とともに次の記載がある。
　
　「
第３図は従来の縦型ＭＯＳＦＥＴの構造を示す断面図である。同図において、低比抵抗のＮ
＋
基板１と比較的比抵抗の高いＮ型エピタキシャル層２を有し、
　
　上記記載及び第３図の記載から、上記周知例２には、縦型ＭＯＳＦＥＴにおいて、低比抵抗（高不純物濃度）のＮ＋基板１上に比較的比抵抗の高い（Ｎ＋基板１よりも低不純物濃度の）Ｎ型エピタキシャル層２を形成させてなる半導体材料を用いることが記載されているものと認められる。
　
（４−１−２）したがって、引用発明に接した当業者であれば、「ｎ＋バッファ領域１０２ｂと、ｎ＋バッファ領域１０２ｂの上に形成されたｎドリフト領域１０２ａとを有するエピタキシャル層１０２」に換えて、ｎ＋バッファ領域となる高不純物濃度のｎ型半導体基板上に、半導体基板よりも低不純物濃度のｎドリフト領域となるｎ型エピタキシャル層を形成してなる半導体材料を用いること、すなわち、補正発明のように、「第１導電型の半導体領域」が「第１導電型の半導体基板（１）」である構成とすることは、適宜なし得たことである。
　よって、相違点１は、周知技術を勘案することにより、当業者が適宜なし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
（４−２−１）引用発明の「ｎドリフト領域１０２ａの不純物濃度分布は、エピタキシャル層１０２のｎドリフト領域１０２ａ側の表面から所定の深さまではほぼ一定の濃度であり、そこからｎ＋バッファ領域１０２ｂに至るまで濃度が連続的に増加する傾斜分布領域を有するものである」という「ｎドリフト領域１０２ａ」の「不純物濃度分布」、すなわち、引用例の図２の「１０２ａ，１５２ａ」と記載された部分の不純物濃度分布について詳しく検討する。
　引用例の００４６段落及び００４７段落に記載されているとおり、「ｎドリフト領域１０２ａ」の「不純物濃度分布」は、「ｎ＋バッファ領域１０２ｂ」とその上層の「ｎドリフト領域１０２ａ」とをエピタキシャル成長により形成した後、１２００〜１３００℃程度の高温で２〜２０時間程度アニールし、ｎ＋バッファ領域１０２ｂからｎドリフト領域１０２ａへの不純物の拡散を行うことにより実現されているものである。
　そして、このように、高濃度不純物領域から低濃度不純物領域に不純物が熱拡散した場合には、下記参考図の破線で示すように、低濃度不純物領域から高濃度不純物領域に向かって、初めは低不純物領域の濃度と等しい濃度であり、次いで徐々に濃度が増加し、次いで高濃度不純物領域の濃度の付近まで濃度が急激に増加し、次いで徐々に濃度が増加し、最後に高濃度不純物領域の濃度と等しい濃度となる、というように濃度が変化することは、当業者の技術常識である。
　したがって、引用発明における「ｎドリフト領域１０２ａ」の「不純物濃度分布」も、実際には、参考図のとおりのものとなっていることが明らかである。
　そして、そのような不純物濃度分布となれば、参考図からも分かるように、濃度が立ち上がる部分においては下に凸、濃度が最終的に高濃度に落ち着く部分については上に凸となっているから、両部分の間に変曲点が存在していることが明らかである。
　よって、引用発明も、補正発明のように、「前記半導体層内の第１導電型の不純物濃度」が、「前記半導体基板よりも低濃度で変曲点を有している」から、相違点２は実質的なものではない。
　
（４−２−２）相違点２については、以上のとおりであるが、仮に、いささか不自然ではあるが、補正発明の「変曲点」を、本願の明細書及び図面に記載された実施形態のように、高不純物濃度の基板上に、不純物濃度が徐々に減少する層を形成することにより実現される不純物濃度分布における、濃度勾配が急激に変化する点を意味するものであると限定的に解釈した場合についても、補足的に検討する。
　上記（２）（２−２）に記載したとおり、引用発明、すなわち引用例の第３の実施の形態のＭＯＳＦＥＴは、「その構造は，第１の実施の形態に係るＩＧＢＴ１におけるｐ＋基板１０１を省略したものと考えて差し支えない。」（引用例の００６３段落）ものであるところ、引用例には、「第１の実施の形態に係るＩＧＢＴ１」について、次の記載がある。
　
　「なお，前記実施の形態は，本発明を何ら限定するものではない。
したがって本発明は，その要旨を逸脱しない範囲内で種々の改良，変形が可能であることはもちろんである。
また，製造工程において，ｐ
＋
基板１０１上へのｎ型シリコンのエピタキシャル成長は，高濃度と低濃度との２水準に限らず，中濃度を加えた３水準，もしくはそれ以上の多水準でもよい。また，高温アニールの時間や温度の設定により，ｎドリフト領域１０２ａ全体が，傾斜した不純物濃度を有するようにしてもよい
　
（４−２−３）また、一般に、高濃度不純物領域に隣接して、当該高濃度不純物領域と同一導電型の低濃度不純物領域（いわゆるドリフト層）を設けることにより、当該低濃度不純物領域で高電圧を支える構造の高耐圧半導体素子において、耐圧を向上させるために、不純物濃度が高濃度不純物領域側から徐々に減少する層を形成することにより、高濃度不純物領域側から徐々に減少する不純物濃度分布を有する低濃度不純物領域を実現することは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例３及び４にも記載されているように、当業者における周知技術である。
　
ａ．周知例３：特開昭６４−８２５６４号公報
　上記周知例３には、第１図とともに次の記載がある。
　
　「〔実　施　例〕
　
以下、この発明に係る電界効果型半導体装置、こゝでは、パワーＭＯＳＦＥＴの一実施例につき、第１図を参照して詳細に説明する
（途中略）
　
すなわち、この第１図に示した実施例構成においても、ｎ
＋
形基板２１としては、この場合、一般的に約１０
１９
ａｔｏｍ／ｃｍ
３
程度のｎ形不純物、例えば、拡散速度の遅いＳｂなどがドーピングされており、このｎ
＋
形基板２１上には、０．０５〜０．５Ω−ｃｍ程度のリンドープのｎ形バッファ層１０を約２０μｍ程度の厚さにエピタキシャル成長させ、さらに、このｎ形バッファ層１０上に、約３０Ω−ｃｍ程度の高比抵抗をもつｎ
−
形エピタキシャル層２２を約２０μｍ程度の厚さに形成させ、その後、熱処理することにより、同ｎ形バッファ層１０をｎ
−
形エピタキシャル層２２側に浮き上がらせて浮き上り領域１１を形成させ、これらのｎ
＋
形基板２１とｎ
−
形エピタキシャル層２２間に緩るやかな不純物濃度分布を与える
　「〔発明の効果〕
〔発明の効果〕
（途中略）
　
さらに、この素子構成での耐圧についても、高電圧を印加させたときに延びる空乏層の電界が、接合部分での不純物濃度分布の緩るやかな傾斜によって緩和されるため、たとえエピタキシャル層の層厚を薄くさせても、その阻止電圧Ｖ
Ｂ
が損なわれる惧れはなく、これらの結果、オン抵抗が低くて耐圧の高いパワーＭＯＳＦＥＴを得ることができ
　
　上記記載及び第１図の記載から、上記周知例３には、高不純物濃度のｎ＋形基板２１上に低濃度不純物領域を隣接させ、当該低濃度不純物領域で高電圧を支える構造の高耐圧半導体素子において、耐圧を向上させるために、ｎ＋形基板２１上に、不純物濃度が基板側から、ｎ形バッファ層１０及びｎ−形エピタキシャル層２２という２段階に不純物濃度が減少する層を形成する層を形成することにより、基板側から徐々に減少する不純物濃度分布を有する低濃度不純物領域を実現することが記載されているものと認められる。
　
ｂ．周知例４：特開平１０−３１３１１６号公報
　上記周知例４には、図５１〜５３とともに次の記載がある。
　
　「【０３０７】（第３２の実施の形態）
図５１は第３２の実施の形態に係る高耐圧ダイオードの断面図であり、図５２はこの高耐圧ダイオードの不純物濃度分布を示す図である。この高耐圧ダイオードは、図４７に比べ、低濃度のｎ−型ベース領域２６５内に、高濃度のｎ型ドレイン領域２６６に接して、両領域の間の濃度をもつｎ型導電領域２７０が形成されている
【０３０８】このｎ型導電領域２７０は、多結晶シリコンの不純物拡散の速いことを利用し、熱工程を経て、形成される。このｎ型導電領域２７０により、ｎ型ドレイン領域２６６からｐ型ソース領域２６４に向けて濃度勾配を設けることができる。この濃度勾配により、逆バイアス電圧を印加したときのドレイン側での電界集中を効果的に緩和できる。
なお、単結晶シリコン層の場合、濃度勾配を設けるためには、複数の層に対応して夫々マスクを用い、不純物イオン注入の濃度を少しずつ変化させる工程を要する
　
　上記記載から、上記周知例４には、高濃度不純物領域であるｎドレイン領域２６６にｎ型の低濃度不純物領域を隣接させ、当該低濃度不純物領域により高電圧を支える構造の高耐圧ダイオードにおいて、耐圧を向上させるために、単結晶シリコン層の場合、不純物イオン注入の濃度を少しずつ変化させて濃度が徐々に減少する層を形成することにより、高濃度不純物領域側から徐々に減少する不純物濃度分布を有する低濃度不純物領域を実現することが記載されているものと認められる。
　
（４−２−４）したがって、引用発明に接した当業者であれば、引用発明において、「ｎ＋バッファ領域１０２ｂと、ｎ＋バッファ領域１０２ｂの上に形成されたｎドリフト領域１０２ａとを有するエピタキシャル層１０２」に換えて、ｎ＋バッファ領域となる高不純物濃度のｎ型半導体基板上に、ｎドリフト領域となる半導体基板よりも低不純物濃度のｎ型エピタキシャル層を形成してなる半導体材料を用いるに際して、ｎ型半導体基板上に、不純物濃度が徐々に減少する層を形成することにより、高濃度不純物領域側から徐々に減少する不純物濃度分布を有する低濃度不純物領域を実現する構成とすること、すなわち、本願の明細書及び図面に記載された実施形態のように、高不純物濃度の基板上に、不純物濃度が徐々に減少する層を形成することにより実現される不純物濃度分布における、濃度勾配が急激に変化する点を設けることは、容易に想到し得たことである。
　よって、たとえ、補正発明の「変曲点」を、本願の明細書及び図面に記載された実施形態に基づいて限定的に解釈した場合であっても、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３）判断についてのまとめ
　以上検討したとおりであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　以上のとおり、本件補正は、補正後の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２４年１月２７日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜６に係る発明は、平成２３年３月２５日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜６に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「補正前」の箇所に記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平１１−４０８０８号公報（引用例）には、上記第２．４．（２）に記載したとおりの事項及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。