【事件の表示】
　特願２００７−５１５７０２「トレース上のコンデンサを利用した高速メモリモジュール」拒絶査定不服審判事件〔平成１８年　２月　２日国際公開、ＷＯ２００６／０１２２９０、平成２０年　１月２４日国内公表、特表２００８−５０２０５６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、２００５年６月２２日（パリ条約による優先権主張外国庁受理２００４年６月３０日、米国）を国際出願日とする出願であって、平成２２年３月５日付けで拒絶理由通知がなされ、同年９月８日付けで手続補正がなされたが、平成２３年１月３１日付けで拒絶査定がなされ、これに対し、同年６月８日に拒絶査定不服審判の請求がなされるとともに、手続補正がなされたものである。
　
２．平成２３年６月８日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成２３年６月８日付けの手続補正を却下する。
　
［理由］
（１）補正後の請求項１に係る発明
　平成２３年６月８日付けの手続補正（以下、「本件手続補正」という。）は、当該補正前の平成２２年９月８日付け手続補正書の特許請求の範囲の請求項２を、以下のように、補正後の特許請求の範囲の請求項１に変更する補正を含むものである。
　
＜補正前の請求項２の記載＞
「　【請求項１】
　装置であって、
　複数のメモリデバイスであって、それぞれが複数の送信信号線のうちの１本を介してメモリバスに接続されている複数のメモリデバイスと、
　前記メモリバスに接続された少なくとも１つのコンデンサであって、前記複数のメモリデバイスと並列に接続され、且つ前記メモリバスの信号入力端と前記複数のメモリデバイスの、前記信号入力端から数えて第１番目である第１送信信号線用の第１接着ポイントの間に接続された少なくとも１つのコンデンサと
　を備える装置。
　　【請求項２】
　前記メモリバスの前記信号入力端に接続され、前記メモリデバイスと他のデバイスを接続するコネクタ
　を備える請求項１に記載の装置。」
　
＜補正後の請求項１の記載＞
「　【請求項１】
　
メモリモジュール
　
前記メモリモジュールと他のデバイスとの間でデータ信号を伝送するメモリバスの一方の信号入力端に接続され、前記メモリモジュールと前記他のデバイスとを接続するコネクタと、
　複数のメモリデバイスであって、それぞれが複数の送信信号線のうちの１本を介して
前記
　前記メモリバスに接続された少なくとも１つのコンデンサであって、前記複数のメモリデバイスと並列に接続され、且つ前記信号入力端と
、
送信信号線のうちの
と前記メモリバスとの接着ポイントである
と
　を備える
メモリモジュール
　
　そして、上記補正は、次の内容を含むものである。
（ア）「装置」を「
メモリモジュール
（イ）「前記メモリバス」を「
前記メモリモジュールと他のデバイスとの間でデータ信号を伝送する
（ウ）「メモリバスの前記信号入力端」を「メモリバスの
一方の
（エ）「前記メモリデバイスと他のデバイスを接続するコネクタ」を「
前記メモリモジュール
前記
と
（オ）「それぞれが複数の送信信号線のうちの１本を介してメモリバスに接続されている複数のメモリデバイス」を「それぞれが複数の送信信号線のうちの１本を介して
前記
（カ）「且つ前記メモリバスの信号入力端と前記複数のメモリデバイスの、前記信号入力端から数えて第１番目である第１送信信号線用の第１接着ポイントの間に接続された少なくとも１つのコンデンサ」を「且つ前記信号入力端と
、
送信信号線のうちの
と前記メモリバスとの接着ポイントである
と
　
　上記補正のうち、（ア）については、補正前の「装置」を、補正後の「
メモリモジュール
　（イ）については、補正前の「メモリバス」に関して、「
メモリモジュールと他のデバイスとの間でデータ信号を伝送する
　（ウ）については、補正前の「メモリバスの前記信号入力端」を、補正後の「メモリバスの
一方の
　（エ）〜（カ）については、補正前後で実質的に内容の変化はない。
　
　してみれば、上記補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件手続補正後の上記請求項１に係る発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について、以下に検討する。
　
（２）引用例
　原査定の拒絶の理由に引用された特開平７−７１３３号公報（以下、「引用例１」という。）、特開２００２−２５２４４号公報（以下、「引用例２」という。）には、それぞれ、図面とともに次の事項が記載されている。（下線は当審にて付加。）
　
（引用例１）
Ａ．「【０００１】
【産業上の利用分野】本発明は
シングルインラインメモリモジュール
【０００２】
【従来の技術】ＤＲＡＭのような半導体メモリ素子はシングルインラインメモリモジュールで製作され、このような半導体メモリ素子は、種々のコンピュータと、軽少薄形の電子製品の主メモリのような高集積、大容量が要求されるシステムに部材として用いられる。
【０００３】シングルインラインメモリモジュールは、単一メモリ素子を多数個構成して製作するが、この際単一メモリ素子を互いに連結させる電気回路パターンの形成されている印刷回路基板を使用する。印刷回路基板は一般に４層、６層又は８層より構成された多層基板である。このようなシングルインラインメモリモジュールは、メモリ容量とデータ入／出力の数（８ビット、１６ビット）に従い様々な形すなわち、256K×8 、512K×32、1M×8 、2M×40、4M×33  、8M×36等がある。ここで、前の数値はメモリ容量（単位はビット）を示し、その後の数値は入／出力の数を示している。
【０００４】通常のシングルインラインメモリモジュールは、要求されるメモリ容量及び入／出力数の規格に合うように準備された複数個のメモリ素子を印刷回路基板上に実装することにより製作される。
【０００５】
【発明が解決しようとする課題】しかしながら、
印刷回路基板上に実装されたメモリ素子は、これらを全て連結している信号線を通じて一つの入力信号で駆動され
【０００６】そして、シングルインラインメモリモジュールのメモリ容量及び入／出力数が増大するときや
シングルインラインメモリモジュールがコンピュータに装着され使用され
　
Ｂ．「【００１０】
【課題を解決するための手段】前記課題を解決するための本発明のシングルインラインメモリモジュールは、
外部接続端子と複数のメモリ素子とが印刷回路基板を通じて相互接続されたシングルインラインメモリモジュールにおいて、前記印刷回路基板に設けられ、安定な電位と低インピーダンスを持つ外部接続端子、例えば接地用又は電源用端子と各メモリ素子の信号線に結合され入力高調波雑音を防止するための複数のキャパシタを具備
【００１１】具体的な実施類型として、前記メモリ素子を駆動させる信号線であるＲＡＳ（ROW ADDRESS STROBE）及び／又はＣＡＳ（COLUMN ADDRESS STROBE ）信号線に入力雑音防止用のキャパシタを結合し前記メモリ素子に入力される高調波の雑音を除去させるようになる。又、高調波の雑音により相対的に弱くなった入力レベルの信号を有する入力信号線に入力雑音防止用のキャパシタを結合し前記入力レベルの特性を補強させる。」
　
Ｃ．「【００１３】
【実施例】以下、添付した図面に基づき本発明を詳細に説明する。本発明の一実施例によるシングルインラインメモリモジュールの模式的平面図を図１に示す。図１に示すように、本発明によるシングルインラインメモリモジュールは、
複数のメモリ素子が実装されるように形成されたメモリ素子実装領域１１を有する印刷回路基板１０、印刷回路基板１０に実装するための外部接続端子１２、及び外部接続端子１２と複数のメモリ素子とを連結する信号線に結合された複数の入力雑音防止用キャパシタ１３より構成され
【００１４】
入力雑音防止用キャパシタ１３は、複数のメモリ素子を駆動するＲＡＳ及びＣＡＳ或いはアドレス信号線、又は他の信号線に比べ高調波の雑音により相対的に弱い入力レベルの信号を有する入力信号線と印刷回路基板１０の外部接続端子１２とに結合している
【００１５】入力雑音をフィルタリングする所定容量の入力雑音防止用キャパシタ１３が高調波の雑音が激しい入力信号線に接続し、この入力雑音防止用キャパシタ１３を通過しそれぞれのメモリ素子に入力信号が供給される。この際、各入力雑音防止用キャパシタ１３は入力信号線に生ずる抵抗と共に等価回路的にＲＣ積分回路を構成し、ＬＰＦ（LOW PASS FILTER ）の働きをすることにより入力信号線を通じて入ってくる高調波成分の入力雑音を除去する。」
　
　上記Ａ〜Ｃの記載及び図１を参照すると、引用例１には、次の発明（以下、「引用例１記載の発明」という。）が記載されているものと認められる。
「シングルインラインメモリモジュールであって、
　印刷回路基板上に実装されたメモリ素子は、これらを全て連結している信号線を通じて一つの入力信号で駆動され、
　シングルインラインメモリモジュールがコンピュータに装着され使用され、
　外部接続端子と複数のメモリ素子とが印刷回路基板を通じて相互接続されたシングルインラインメモリモジュールにおいて、前記印刷回路基板に設けられ、安定な電位と低インピーダンスを持つ外部接続端子、例えば接地用又は電源用端子と各メモリ素子の信号線に結合され入力高調波雑音を防止するための複数のキャパシタを具備し、
　複数のメモリ素子が実装されるように形成されたメモリ素子実装領域１１を有する印刷回路基板１０、印刷回路基板１０に実装するための外部接続端子１２、及び外部接続端子１２と複数のメモリ素子とを連結する信号線に結合された複数の入力雑音防止用キャパシタ１３より構成され、
　入力雑音防止用キャパシタ１３は、複数のメモリ素子を駆動するＲＡＳ及びＣＡＳ或いはアドレス信号線、又は他の信号線に比べ高調波の雑音により相対的に弱い入力レベルの信号を有する入力信号線と印刷回路基板１０の外部接続端子１２とに結合しているシングルインラインメモリモジュール。」
　
（引用例２）
Ｄ．「【００１１】
【発明の実施の形態】実施の形態１．図１は、この発明の実施の一形態例であるメモリモジュールの回路ブロック図である。図において、
１ａ,１ｂ,１ｃ,１ｄは半導体記憶素子、２はアドレス信号群、３はクロック信号を含むコントロール信号群、４ａ,４ｂ,４ｃ,４ｄはＤata信号、６は基板であ
７ａ,７ｂ,７ｃ,７ｄおよび７ｅ,７ｆ,７ｇ,７ｈは、所定の周波数帯域のみを通過させるフィルタ素子で、半導体記憶素子１ａ〜１ｄの入力端子と外部接続端子との間に接続され
アドレス信号群２はフィルタ素子７ａ〜７ｄを通過後、またコントロール信号群３はフィルタ素子７ｅ〜７ｈを通過後、それぞれ半導体記憶素子１ａ〜１ｄに入力され
同様に、７ｉ,７ｊ,７ｋ,７ｌも所定の周波数帯域のみを通過させるフィルタ素子で、Ｄata信号４ａ〜４ｄは、外部接続端子と半導体記憶素子の入出力端子との間でフィルタ素子７ｉ〜７ｌを介して伝送され
【００１２】このように構成されたメモリモジュールにおいては、外部から入力されるアドレス信号群２、コントロール信号群３、およびＤata信号４ａ〜４ｄは、それぞれの信号線に接続されたフィルタ素子７ａ〜７ｌを通過することにより、半導体記憶素子１ａ〜１ｄには余分な周波数帯域がカットされた所定の周波数帯域のみの信号が入力される。外部から入力されるそれぞれの信号に対して、適切な通過周波数帯域を設定したフィルタを通過させることにより、半導体記憶素子１ａ〜１ｄに入力される信号波形が、より正弦波に近い形となり、半導体記憶素子１ａ〜１ｄが誤動作を起こさないマージンをもった波形が得られる。これにより、図９で上述した、信号線の分岐による反射を受けたアドレス信号群２、コントロール信号群３や、三角波形であったＤata信号４ａ〜４ｄが、図２に示すように、正弦波に近い、良質な入力波形となる。以上により、外部接続端子から入力したアドレス信号群２およびコントロール信号群３が分岐することによって発生した反射を、フィルタ素子７ａ〜７ｈによって整形してから半導体記憶素子１ａ〜１ｄに入力させることができる。また、アドレス信号群２、コントロール信号群３およびＤata信号群４ａ〜４ｄでそれぞれ異なる動作周波数の信号に対しても、フィルタ素子２ａ〜２ｌによって必要な周波数成分だけに整形され、半導体記憶素子１ａ〜１ｄには安定した良質の入力波形が供給できる。このため、半導体記憶素子１ａ〜１ｄの誤動作を確実に防止することができる。なお、図３に示すように、アドレス信号群２およびコントロール信号群３をそれぞれフィルタ素子７ａ〜７ｄおよび７ｅ〜７ｈに通過させる前にBuffer IC８を通過させることにより、外部システムのMotherboard上での分岐等による信号波形の乱れを整形することができ、さらに良質な波形を得ることができる。」
　
Ｅ．「【００１３】実施の形態２．図４は、本実施の形態２による
メモリモジュール
フィルタ素子７ａ〜７ｄおよび７ｅ〜７ｈを省略し、フィルタ素子７ｍおよび７ｎをアドレス信号群２およびコントロール信号群３が分岐する前の信号線上に接続し
アドレス信号群２およびコントロール信号群３はともに、複数搭載された半導体記憶素子１ａ〜１ｄに共通に接続されており、
各半導体素子に共通のアドレス信号群あるいはコントロール信号群３の１信号に対しては、その分岐前に１つのフィルタ素子７ｍあるいはフィルタ素子７ｎを通過させ
フィルタ素子を通過後の信号は、その後に分岐されて各半導体記憶素子に入力される
　
　上記Ｄ，Ｅの記載及び関連する図面を参照すると、引用例２には、次の発明が記載されているものと認められる。（以下、「引用例２記載の発明」という。）
「１ａ,１ｂ,１ｃ,１ｄは半導体記憶素子、２はアドレス信号群、３はクロック信号を含むコントロール信号群、４ａ,４ｂ,４ｃ,４ｄはＤata信号、６は基板であり、７ａ,７ｂ,７ｃ,７ｄおよび７ｅ,７ｆ,７ｇ,７ｈは、所定の周波数帯域のみを通過させるフィルタ素子で、半導体記憶素子１ａ〜１ｄの入力端子と外部接続端子との間に接続され、アドレス信号群２はフィルタ素子７ａ〜７ｄを通過後、またコントロール信号群３はフィルタ素子７ｅ〜７ｈを通過後、それぞれ半導体記憶素子１ａ〜１ｄに入力され、同様に、７ｉ,７ｊ,７ｋ,７ｌも所定の周波数帯域のみを通過させるフィルタ素子で、Ｄata信号４ａ〜４ｄは、外部接続端子と半導体記憶素子の入出力端子との間でフィルタ素子７ｉ〜７ｌを介して伝送され、
　フィルタ素子７ａ〜７ｄおよび７ｅ〜７ｈを省略し、フィルタ素子７ｍおよび７ｎをアドレス信号群２およびコントロール信号群３が分岐する前の信号線上に接続し、アドレス信号群２およびコントロール信号群３はともに、複数搭載された半導体記憶素子１ａ〜１ｄに共通に接続されており、各半導体素子に共通のアドレス信号群あるいはコントロール信号群３の１信号に対しては、その分岐前に１つのフィルタ素子７ｍあるいはフィルタ素子７ｎを通過させ、フィルタ素子を通過後の信号は、その後に分岐されて各半導体記憶素子に入力されるメモリモジュール。」
　
（３）対比
　本願補正発明と引用例１記載の発明とを対比すると、次のことがいえる。
　
（あ）引用例１記載の発明における「シングルインラインメモリモジュール」、「コンピュータ」は、それぞれ、本願補正発明における「メモリモジュール」、「他のデバイス」に相当する。
　
（い）引用例１記載の発明は、シングルインラインメモリモジュールがコンピュータに装着され使用されるとき、シングルインラインメモリモジュールとコンピュータとの間で信号を伝送するＲＡＳ及びＣＡＳ或いはアドレス信号線、又は他の信号線があり、これら信号線の一方の信号入力端に外部接続端子１２が接続されていることは明らかである。そして、引用例１記載の発明におけるシングルインラインメモリモジュールとコンピュータとを接続する「外部接続端子１２」は、本願補正発明におけるメモリモジュールと他のデバイスとを接続する「コネクタ」に相当する。
　
（う）引用例１の段落【０００５】に、「印刷回路基板上に実装されたメモリ素子は、これらを全て連結している信号線を通じて一つの入力信号で駆動される」と記載されていることから、シングルインラインメモリモジュールの信号線は、メモリバスを含むといえ、引用例１記載の発明における「シングルインラインメモリモジュールとコンピュータとの間で信号を伝送する信号線」と、本願補正発明における「メモリモジュールと他のデバイスとの間でデータ信号を伝送するメモリバス」とは、ともに、「メモリモジュールと他のデバイスとの間で信号を伝送するメモリバス」であるということができる。
　
（え）引用例１記載の発明は、外部接続端子１２と複数のメモリ素子とを連結する信号線があることから、メモリバスに接続されている複数のメモリ素子を備えるものと解される。
　また、引用例１記載の発明における「複数のメモリ素子」は、本願補正発明における「複数のメモリデバイス」に相当する。
　
（お）引用例１記載の発明は、外部接続端子１２と複数のメモリ素子とを連結する信号線に結合された複数の入力雑音防止用キャパシタ１３があることから、信号線に接続された複数のキャパシタを備えるものと解される。
　
（か）引用例１記載の発明は、接地用端子等と各メモリ素子の信号線に結合された複数のキャパシタを具備していることから、複数のメモリ素子と並列に接続された複数のキャパシタを備えるものと解される。
　
（き）引用例１記載の発明における「キャパシタ」は、本願補正発明における「コンデンサ」に相当する。
　そして、引用例１記載の発明における「複数のキャパシタ」と、本願補正発明における「少なくとも１つのコンデンサ」とは、ともに、「コンデンサ」であるということができる。
　
　よって、本願補正発明と引用例１記載の発明とは、次の点で一致し、また、相違するものと認められる。
　
（一致点）
　本願補正発明と引用例１記載の発明とは、ともに、
「メモリモジュールであって、
　前記メモリモジュールと他のデバイスとの間で信号を伝送するメモリバスの一方の信号入力端に接続され、前記メモリモジュールと前記他のデバイスとを接続するコネクタと、
　複数のメモリデバイスであって、前記メモリバスに接続されている複数のメモリデバイスと、
　信号線に接続されたコンデンサであって、前記複数のメモリデバイスと並列に接続されたコンデンサと
　を備えるメモリモジュール。」
である点。
　
（相違点）
相違点１：「メモリモジュールと他のデバイスとの間で信号を伝送するメモリバス」と、「前記メモリバスに接続されている複数のメモリデバイス」が、本願補正発明においては、「メモリモジュールと他のデバイスとの間でデータ信号を伝送するメモリバス」と、「それぞれが複数の送信信号線のうちの１本を介して前記メモリバスに接続されている複数のメモリデバイス」であるのに対し、引用例１記載の発明においては、信号を伝送するメモリバスであり、複数のメモリデバイスがそれぞれが複数の送信信号線のうちの１本を介して前記メモリバスに接続されているかどうかが明らかでない点。
　
相違点２：「信号線に接続されたコンデンサであって、前記複数のメモリデバイスと並列に接続されたコンデンサ」が、本願補正発明においては、「メモリバスに接続された少なくとも１つのコンデンサであって、前記複数のメモリデバイスと並列に接続され、且つ前記信号入力端と、前記複数の送信信号線のうちの、前記信号入力端から数えて第１番目である第１送信信号線と前記メモリバスとの接着ポイントである第１接着ポイントとの間に接続された少なくとも１つのコンデンサ」であるのに対し、引用例１記載の発明においては、そのようなものであるとは複数のメモリデバイスと並列に接続されていることを除いてはされていない点。
　
（４）判断
　そこで、上記相違点１，２について検討する。
　
（相違点１について）
　それぞれが複数の送信信号線のうちの１本を介してデータ信号を伝送するメモリバスに接続されている複数のメモリデバイスは、例えば、特開平１１−５３２９６号公報の図１及びその説明に記載されたデータバス２５や、特開２００４−６２５３０号公報の図４及びその説明に記載されたＩＯバスライン（双方向バス）に接続されている伝送バスライン３２としてあるように、周知技術である。
　そして、引用例１記載の発明において、上記周知技術を適用して、メモリバスはデータ信号を伝送するものであり、複数のメモリデバイスをそれぞれが複数の送信信号線のうちの１本を介して前記メモリバスに接続されているものとすることは、当業者が適宜実施できたことにすぎない。
　
（相違点２について）
　引用例１記載の発明において、上記（相違点１について）で検討した事項、及び、各信号線の雑音耐性を考慮することにより、他の信号線に比べ高調波の雑音により相対的に弱い入力レベルの信号を有する入力信号線といった信号線を、データ信号を伝送するメモリバスとすることは、当業者が適宜実施できたことにすぎない。
　また、引用例２記載の発明は、フィルタ素子７ｍおよび７ｎをアドレス信号群２およびコントロール信号群３が分岐する前の信号線上に接続し、アドレス信号群２およびコントロール信号群３はともに、複数搭載された半導体記憶素子１ａ〜１ｄに共通に接続されており、各半導体素子に共通のアドレス信号群あるいはコントロール信号群３の１信号に対しては、その分岐前に１つのフィルタ素子７ｍあるいはフィルタ素子７ｎを通過させ、フィルタ素子を通過後の信号は、その後に分岐されて各半導体記憶素子に入力されるメモリモジュールであり、引用例１記載の発明と引用例２記載の発明は、メモリモジュールの信号線における雑音をフィルタリングして除去するという共通の課題を有するものであるから、引用例１記載の発明に引用例２記載の発明を適用して、メモリバスの信号入力端と、複数のメモリデバイスにそれぞれ接続された複数の送信信号線のうちの、前記信号入力端から数えて第１番目である第１送信信号線と前記メモリバスとの接着ポイントである第１接着ポイントとの間に接続されたコンデンサを設ける構成とすることは、当業者が容易に想到できたことである。
　なお、引用例１記載の発明において、コンデンサの数は複数とされているが、複数存在しなくてはならない格別の理由は見出せないので、少なくとも１つとすることは、当業者が適宜選択し得たことである。
　
（本願補正発明の作用効果について）
　そして、本願補正発明の構成によってもたらされる効果も、引用例１記載の発明、引用例２記載の発明、及び周知技術から当業者が容易に想到できた構成のものにおいて、当然に有すると当業者が予測することができた程度のものであって、格別のものとはいえない。
　
　したがって、本願補正発明は、引用例１記載の発明、引用例２記載の発明、及び周知技術に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができないものである。
　
（５）むすび
　よって、本件手続補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について
（１）本願発明
　平成２３年６月８日付けの手続補正は、上記のとおり却下されたので、本願の請求項２に係る発明は、平成２２年９月８日付けの手続補正書の特許請求の範囲の請求項２に記載されたとおりの次のもの（以下、「本願発明」という。）と認める。
「　【請求項１】
　装置であって、
　複数のメモリデバイスであって、それぞれが複数の送信信号線のうちの１本を介してメモリバスに接続されている複数のメモリデバイスと、
　前記メモリバスに接続された少なくとも１つのコンデンサであって、前記複数のメモリデバイスと並列に接続され、且つ前記メモリバスの信号入力端と前記複数のメモリデバイスの、前記信号入力端から数えて第１番目である第１送信信号線用の第１接着ポイントの間に接続された少なくとも１つのコンデンサと
　を備える装置。
　　【請求項２】
　前記メモリバスの前記信号入力端に接続され、前記メモリデバイスと他のデバイスを接続するコネクタ
　を備える請求項１に記載の装置。」
　
（２）引用例
　これに対して、原査定の拒絶の理由に引用された引用例とその記載事項は、上記２．（２）に記載したとおりである。
　
（３）対比・判断
　本願発明は、上記２．（１）で検討した本願補正発明における「
メモリモジュール
一方の
メモリモジュールと他のデバイスとの間でデータ信号を伝送する
　そうすると、本願発明の構成要件を全て含み、さらに特定の限定を施したものに相当する本願補正発明が、上記２．（４）に記載したとおり、引用例１記載の発明、引用例２記載の発明、及び周知技術に基いて、当業者が容易に発明をすることができたものであるから、上記特定の限定を省いた本願発明は、同様に、引用例１記載の発明、引用例２記載の発明、及び周知技術に基いて、当業者が容易に発明をすることができたものである
　
（４）むすび
　以上のとおり、本願発明は、引用例１記載の発明、引用例２記載の発明、及び周知技術に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。