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　特願２００６−５３５４９９「スタガー式ローカル接続構造を持つメモリセルアレイ」拒絶査定不服審判事件〔平成１７年　４月２８日国際公開、ＷＯ２００５／０３８８１０、平成１９年１０月１１日国内公表、特表２００７−５２８５９２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯・本願発明
　本願は、２００４年９月１６日（パリ条約による優先権主張外国庁受理２００３年１０月１４日、アメリカ合衆国）を国際出願日とする出願であって、平成２３年６月２日付けの拒絶査定に対し、同年１０月６日に審判請求がされたものであり、その請求項１に係る発明（以下「本願発明」という。）は、平成２２年６月２日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、特許請求の範囲の請求項１に記載されている事項により特定される次のとおりのものと認める。
　
「【請求項１】
　半導体基板（５４）に製造された２次元アレイのメモリセル（５２）を含み、前記メモリセル（５２）は、水平な行方向（６７）を定義する複数のメモリセルの行（５２）及び前記水平な行方向（６７）に垂直な列方向（６９）を定義する複数のメモリセルの列（５２）に配列されており、
　前記列方向（６９）において延在する半導体基板（５４）内の複数の絶縁トレンチ（６２）を含み、各前記絶縁トレンチ（６２）はメモリセル（５２）の２つの隣接する列と列との間に延在しており、
　前記半導体基板（５４）内に、複数の略長方形のチャネル領域（５８）を含み、各前記チャネル領域（５８）は、前記チャネル領域（５８）の両側に存在する２つの絶縁トレンチ（６２）間に、水平な行方向（６７）に延在しているとともに、２つの半導体接合によって、列方向（６９）に延在しており、前記各半導体接合は、前記チャネル領域（５８）に隣接して、且つ、前記チャネル領域（５８）の両側に存在する、前記基板（５４）のソース／ドレイン注入領域（６４）との接合であり、
　各前記チャネル領域（５８）上に配置された電荷蓄積セル（６３）を含み、
　複数のワード線（６８）を含み、各前記ワード線（６８）は、複数のメモリセル（５２）の行内の、各電荷蓄積セルの上部にわたって延在し、また、複数のメモリセル（５２）の行内の各電荷蓄積セル（６３）上にゲート電極を形成し、且つ、
　複数のメモリセル（５２）の列間に列方向（６９）に延在し、且つ、複数の導電性インターコネクト（７２）へ接続する、複数のソース／ドレインコントロールライン（７０）を含み、前記複数の導電性インターコネクト（７２）はそれぞれ、ただ１つのソース／ドレインコントロールライン（７０）に結合され、また、列内の１つおきのソース／ドレイン領域（６４）が、ただ１つの導電性インターコネクト（７２）に結合するように、また、列内の前記２つの隣接するチャネル領域（５８）の両側の前記２つのソース／ドレイン領域（６４）がそれぞれ、ただ１つの導電性インターコネクト（７２）に結合するように、また、１つのソースドレインコントロールライン（７０）に結合するように、且つ、
　前記２つのチャネル領域（５８）間のソース／ドレイン領域（６４）が、全ての導電性インターコネクトから分離されるように、スタガー式パターンで並べられる、メモリセルアレイ。」
　
２　引用例の記載と引用発明
（１）引用例１：特開平９−１０７０８７号公報
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平９−１０７０８７号公報（以下「引用例１」という。）には、「不揮発性半導体記憶装置及びその製造方法」（発明の名称）に関して、図１〜１４とともに以下の記載がある。（下線は当審において付加した。） 
　
（ア）「【０００１】
【発明の属する技術分野】本願の発明は、所謂仮想接地型メモリセルアレイ構成を有する不揮発性半導体記憶装置及びその製造方法に関するものである。」
　
（イ）「【０００２】
【従来の技術】近年、プログラムやファイルデータ等の格納用として、大容量のマスクＲＯＭやＥＰＲＯＭやフラッシュメモリ等の不揮発性半導体記憶装置が求められている。そして、これらの不揮発性半導体記憶装置では、ビット当たりの製造コストを低減させるために、
可能な限りメモリセル面積を縮小して微細化を図る必要がある
【０００３】この様な要求を満たすために、メモリセルを最密に充填することができるメモリセルアレイ構成として、図１３にＥＰＲＯＭの等価回路が示されている所謂仮想接地型メモリセルアレイ構成が提案されている。
この仮想接地型メモリセルアレイ構成では、ビット線／ソース線になる配線１１ａ〜１１ｄとワード線１２ａ、１２ｂとが格子状に配列されており、配線１１ａ〜１１ｄ同士の間にメモリセル１３ａ〜１３ｆが行列状に配置されている
【０００４】図１３に示すＥＰＲＯＭの例えばメモリセル１３ｂにデータを書き込む場合は、ワード線１２ａのみを例えば１２Ｖの高電位にし、その他の総てのワード線１２ｂを接地する。そして、
メモリセル１３ｂのドレインに接続されている配線１１ｃ
【０００５】一方、同じメモリセル１３ｂからデータを読み出す場合は、ワード線１２ａのみを例えば５Ｖにし、その他の総てのワード線１２ｂを接地する。そして、メ
モリセル１３ｂのドレインに接続されている配線１１ｃ
　
（ウ）「【００２６】
【発明の実施の形態】以下、
ＥＰＲＯＭに適用した本願の発明の第１〜第３具体例
【００２７】図１〜３が、第１具体例を示している。この
第１具体例では、図１（ａ）及び図３（ａ）に示す様に、半導体基板２１の表面にＬＯＣＯＳ法等で互いに平行な縞状のフィールド酸化膜２２を形成し、これによって、互いに平行な縞状の素子活性領域２３をフィールド酸化膜２２同士の間に形成する
【００２８】次に、図１（ｂ）及び図３（ａ）に示す様に、浮遊ゲート２５を形成するための導電膜を、各素子活性領域２３を覆うパターンに加工した後、容量結合用の絶縁薄膜２６を全面に形成する。
【００２９】そして、
制御ゲートになるワード線２７ａ〜２７ｃを素子活性領域２３と直交する方向に延在する互いに平行な縞状に形成
行列状のメモリセル３１ａ〜３１ｉ
【００３０】次に、図２（ａ）に示す様に、互いに隣接しているワード線２７ａ〜２７ｃ同士の間のフィールド酸化膜２２を、ワード線２７ａ〜２７ｃに平行な方向及び直交する方向の何れにおいても一つおきにフォトレジスト３２で覆う。そして、ワード線２７ａ〜２７ｃとフォトレジスト３２とをマスクにしたＲＩＥで、図２（ａ）及び図３（ｂ）に示す様に、フィールド酸化膜２２を除去する。
【００３１】次に、フォトレジスト３２を除去した後、ワード線２７ａ〜２７ｃとフィールド酸化膜２２とをマスクにして半導体基板２１に砒素をイオン注入する。この結果、図３（ｃ）に示す様に、当初から形成されていた素子活性領域２３のうちでワード線２７ａ〜２７ｃ下以外の領域のみならず、図３（ｂ）の工程でフィールド酸化膜２２が除去された領域にも、拡散層３３が形成される。
【００３２】従って、ここまでで、
各メモリセル３１ａ〜３１ｉを構成するトランジスタが完成する
【００３３】次に、層間絶縁膜（図示せず）を全面に形成し、図２（ｂ）に示す様に、図３（ｂ）の工程でフィールド酸化膜２２が除去された領域に形成された拡散層３３に達するコンタクト孔３４ａ、３４ｂを層間絶縁膜に開孔する。そして、ワード線２７ａ〜２７ｃに直交する方向に並んでいるコンタクト孔３４ａ、３４ｂを介して拡散層３３に接するＡｌ配線等の金属配線（図示せず）をパターニングして、ビット線／ソース線を形成する。
【００３４】以上の様な第１具体例で製造されたＥＰＲＯＭは、コンタクト孔３４ａが四つのメモリセル３１ｂ、３１ｃ、３１ｅ、３１ｆのトランジスタで共有されており、コンタクト孔３４ｂも四つのメモリセル３１ｄ、３１ｅ、３１ｇ、３１ｈのトランジスタで共有されているので、仮想接地型メモリセルアレイ構成になっている。」
　
（エ）「【００３８】図５が、第３具体例を示している。この第３具体例も、
図１（ａ）（ｂ）に示した様にワード線２７ａ〜２７ｃ及び浮遊ゲート２５を形成するまでは、図１〜３に示した第１具体例と実質的に同様の工程を実行する
【００３９】しかし、この第３具体例では、
この状態から直ちに、ワード線２７ａ〜２７ｃとフィールド酸化膜２２とをマスクにして半導体基板２１に砒素をイオン注入して、当初から形成されている素子活性領域２３のうちでワード線２７ａ〜２７ｃ下以外の領域にのみ拡散層３３を形成する
【００４０】その後、絶縁膜（図示せず）を全面に堆積させ、ワード線２７ａ〜２７ｃに平行な方向では、互いに隣接している素子活性領域２３に跨がる幅で、ワード線２７ａ〜２７ｃに直交する方向では、ワード線２７ａ〜２７ｃ同士の間隔よりも広い幅の開口を有するフォトレジスト（図示せず）を形成する。
【００４１】そして、このフォトレジストをマスクにしたＲＩＥを絶縁膜に施し、この絶縁膜から成る側壁をワード線２７ａ〜２７ｃの側面に形成することによって、
図５（ａ）に示す様に、ワード線２７ａ〜２７ｃに平行な方向及び直交する方向の何れにおいても一つおきに、素子活性領域２３に達するコンタクト孔３６ａ、３６ｂを開孔する。その後、コンタクト孔３６ａ、３６ｂを介して素子活性領域２３に接する配線層３７ａ、３７ｂを形成する。
【００４２】次に、層間絶縁膜（図示せず）を全面に形成し、図５（ｂ）に示す様に、配線層３７ａ、３７ｂに達するコンタクト孔３８ａ、３８ｂを層間絶縁膜に開孔する。そして、
ワード線２７ａ〜２７ｃに直交する方向に並んでいるコンタクト孔３８ａ、３８ｂを介して配線層３７ａ、３７ｂに接するＡｌ配線等の金属配線（図示せず）をパターニングして、ビット線／ソース線を形成する
【００４３】以上の様な
第３具体例で製造されたＥＰＲＯＭ
メモリセル３１ｂ、３１ｃ、３１ｅ、３１ｆのトランジスタ
四つのメモリセル３１ｄ、３１ｅ、３１ｇ、３１ｈのトランジスタ
仮想接地型メモリセルアレイ構成になっている
　
（オ）「【００５３】また、以上の第１〜第４具体例は、ＥＰＲＯＭ及びマスクＲＯＭに本願の発明を適用したものであるが、
ＥＥＰＲＯＭ
　
（カ）「【００５４】
【発明の効果】請求項１〜３の不揮発性半導体記憶装置では、仮想接地型メモリセルアレイ構成になっているにも拘らず、合わせずれに起因するメモリセルトランジスタの性能の不安定化が少ないので信頼性が高く、メモリセルの占有面積のオーバヘッドが少ないので微細であり、製造工程が殆ど増加しないので製造コストが殆ど増大せず、しかも、寄生抵抗の少ない金属配線でビット線／ソース線を形成することができるので高速動作が可能である。」
　
（キ）引用例１の段落【００２７】〜【００２９】及び【００４３】並びに図１（ｂ）及び図５（ａ）、（ｂ）を参照すると、引用例１には、「第３具体例」として、「半導体基板２１に製造された行列状のメモリセル３１ａ〜３１ｉ」を含む「仮想接地型メモリセルアレイ」が開示されているといえる。
　
（ク）図５には、「本願の第３具体例の後半の工程を順次に示しており、図２に対応する平面図」が示されており、図１（ａ）、（ｂ）及び図３（ａ）を勘案して参照すると、図５（ｂ）には、「列方向において延在する複数のフィールド酸化膜２２を含み、各前記フィールド酸化膜２２はメモリセル３１ａ〜３１ｉの２つの隣接する列と列との間に延在して」いることが開示されているといえる。
　
（ケ）引用例１の段落【００３２】及び【００４３】並びに図５（ｂ）を参照すると、引用例１の第３具体例において、各メモリセル３１ａ〜３１ｉはトランジスタから構成されている。
　さらに、引用例１の段落【０００４】、【０００５】、図１３を勘案すると、図３（ｃ）の各メモリセル３１ａ〜３１ｉにおいて、「拡散層３３」及び「浮遊ゲート２５の下方の領域であって、素子活性領域２３のうち、拡散層３３間の領域」（図５における破線で示された浮遊ゲート２５の下方の領域）が、それぞれトランジスタの「ソース／ドレイン領域」及び「チャネル領域」として機能することは、当業者には明らかである。
　したがって、以下においては、「浮遊ゲート２５の下方の領域であって、素子活性領域２３のうち、拡散層３３間の領域」を「チャネル領域」と呼ぶことにする。
　
（コ）図３には、「第１具体例の工程を順次に示しており、図１、２のＡ−Ａ線に沿う位置における断面を含む斜視図」が示されており、図３（ｃ）において、技術常識を加味すると、「浮遊ゲート２５の下方の領域であって、素子活性領域２３のうち、メモリセル３１ｆの拡散層３３間の領域」、すなわち「チャネル領域」は、「半導体基板２１内」に含まれ、「複数の略長方形」の領域であることが見てとれる。
　さらに、メモリセル３１ｅも参照すると、メモリセル３１ａ〜３１ｉの各「チャネル領域」は、「前記チャネル領域の両側に存在する２つのフィールド酸化膜２２間に、行方向に延在しているとともに、２つの拡散層３３によって、列方向に延在しており」、「前記各拡散層３３は、前記チャネル領域に隣接して、且つ、前記チャネル領域の両側に存在する」ことが見てとれる。
　
（サ）引用例１の段落【００３８】〜【００３９】を参照すると、図３（ｃ）において、各拡散層３３は、「半導体基板２１に砒素をイオン注入」して形成されたものであるから、「チャネル領域と半導体接合を構成する」ものであることが、当業者には明らかである。
　
（シ）引用例１の段落【００２７】〜【００２９】を勘案すると、図３（ｃ）において、メモリセル３１ｆの「チャネル領域」上に、ゲート酸化膜２４、浮遊ゲート２５、容量結合用の絶縁薄膜２６、及び制御ゲートになるワード線２７ｂが積層されていることが見てとれる。
　
（ス）したがって、図５（ｂ）において、図３も勘案すると、「各ワード線２７ａ〜２７ｃ」は、「複数のメモリセル３１ａ〜３１ｉの行内の、各々の前記積層されたゲート酸化膜２４、浮遊ゲート２５、及び容量結合用の絶縁薄膜２６の上部にわたって延在し」ていることが、当業者には明らかである。
　
（セ）よって、引用例１の段落【００２９】も勘案すると、引用例１には、「各ワード線２７ａ〜２７ｃ」は、「複数のメモリセル３１ａ〜３１ｉの行内の、各々の前記積層されたゲート酸化膜２４、浮遊ゲート２５、及び容量結合用の絶縁薄膜２６上」に形成されて「制御ゲート」として機能することが開示されているといえる。
　
（ソ）引用例１の段落【０００３】、【００４２】、図５、図１３を参照すると、引用例１の第３具体例において、ビット線／ソース線は、「複数のメモリセル３１ａ〜３１ｉの列間に列方向に延在し」、且つ、「複数の配線層３７ａ、３７ｂ」に接することが開示されているといえる。
　以上を踏まえるとともに、図５を参照すると、「複数の配線層３７ａ、３７ｂはそれぞれ、ただ１つのビット線／ソース線に結合され」ていることが、当業者には明らかである。
　
（タ）引用例１の段落【００３９】を参照すると、第３具体例において、「拡散層３３」は、「当初から形成されている素子活性領域２３のうちでワード線２７ａ〜２７ｃ下以外の領域にのみ」形成されているとともに、段落【００４１】、図３、図５（ａ）も勘案すると、「配線層３７ａ、３７ｂ」は、コンタクト孔３６ａ、３６ｂを介して素子活性領域２３に形成された「拡散層３３」に接しているといえる。
　したがって、「列内のすべての拡散層３３」が、「ただ１つの配線層に結合」していることは、当業者には明らかである。
　
（チ）また、引用例１において、「列内」の、「２つの隣接するチャネル領域の両側の２つの領域」、例えば、図５における、セル３１ｂのワード線２７ａの平面的にみて（列方向に）上の領域とセル３１ｅのワード線２７ｂの平面的にみて下の領域は、上記（タ）の検討事項及び図３を勘案すると、どちらも「拡散層３３」であり、それぞれ、「ただ１つの配線層に結合」し、また、「１つのビット線／ソース線に結合」していることは、当業者には明らかである。
　
（ツ）引用例１の段落【００２７】〜【００２９】を勘案すると、図５には、「複数の配線層３７ａ、３７ｂ」は、少しずつずらして並べられること、すなわち、スタガード（staggered）パターンで並べられることが見てとれる。
　
（２）引用発明
　以上、図１、図３、図５及び図１３を参酌してまとめると、引用例１には、第３具体例として、以下の発明（以下「引用発明」という。）が記載されているものと認められる。  
「半導体基板２１に製造された行列状のメモリセル３１ａ〜３１ｉを含み、
　列方向において延在する半導体基板２１の表面に形成された互いに平行な縞状のフィールド酸化膜２２を含み、各前記フィールド酸化膜２２はメモリセル３１ａ〜３１ｉの２つの隣接する列と列との間に延在しており、
　半導体基板２１内に、複数の略長方形のチャネル領域を含み、各前記チャネル領域は、前記チャネル領域の両側に存在する２つのフィールド酸化膜２２間に、行方向に延在しているとともに、２つの拡散層３３との半導体接合によって、列方向に延在しており、前記各拡散層３３は、前記チャネル領域に隣接し、且つ、前記チャネル領域の両側に存在して、チャネル領域と半導体接合を構成するとともに、ソース／ドレイン領域として機能し、
　各メモリセル３１ａ〜３１ｉの前記チャネル領域上に、ゲート酸化膜２４、浮遊ゲート２５、及び容量結合用の絶縁薄膜２６が積層され、
　ワード線２７ａ〜２７ｃを含み、各ワード線２７ａ〜２７ｃは、複数のメモリセル３１ａ〜３１ｉの行内の、各々の前記積層されたゲート酸化膜２４、浮遊ゲート２５、及び容量結合用の絶縁薄膜２６の各々の上部にわたって延在し、また、複数のメモリセル３１ａ〜３１ｉの行内の、各々の前記積層されたゲート酸化膜２４、浮遊ゲート２５、及び容量結合用の絶縁薄膜２６上に形成されて制御ゲートとして機能し、且つ、
　複数のメモリセル３１ａ〜３１ｉの列間に列方向に延在し、且つ、複数の配線層３７ａ、３７ｂに接する、複数のビット線／ソース線を含み、複数の配線層３７ａ、３７ｂはそれぞれ、ただ１つのビット線／ソース線に結合され、また、列内のすべての拡散層３３が、ただ１つの配線層に結合し、また、列内の、前記２つの隣接するチャネル領域の両側の２つの拡散層３３がそれぞれ、ただ１つの配線層に結合し、また、１つのビット線／ソース線に結合し、且つ、
　前記複数の配線層３７ａ、３７ｂは、スタガードパターンで並べられる、仮想接地型メモリセルアレイ。」
　
（３）引用例２：特開平１０−３２１８２１号公報号公報
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平１０−３２１８２１号公報（以下「引用例２」という。）には、「不揮発性半導体メモリおよびその動作方法」（発明の名称）に関して、図１〜１３とともに以下の記載がある。
　
（ア）「【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メモリおよびその動作方法に関する。
【０００２】
【従来の技術】近年、磁気メモリであるハードディスクおよびフロッピーディスクに代替可能な半導体メモリとして、ＥＰＲＯＭ（Erasable and Programmable Read Only Memory）やＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory ）等の不揮発性半導体メモリが注目されている。
【０００３】ＥＰＲＯＭおよびＥＥＰＲＯＭのメモリセル（メモリトランジスタ）では、浮遊ゲート電極にキャリアを蓄積し、キャリアの有無によりデータの記憶を行うとともに、キャリアの有無によるしきい値電圧の変化を検出することによりデータの読み出しを行っている。特に、ＥＥＰＲＯＭには、メモリセルアレイの全体でデータの消去を行うかあるいはメモリセルアレイを任意のブロックに分けて各ブロック単位でデータの消去を行うフラッシュＥＥＰＲＯＭがある。」
　
（イ）【００２３】
【課題を解決するための手段および発明の効果】
（１）第１の発明
第１の発明に係る不揮発性半導体メモリは、電気的に浮遊状態の一導電型の不純物領域を共有する複数のスタックトゲート型メモリセルを備えたものである。
【００２４】本発明に係る不揮発性半導体メモリにおいては、複数のスタックトゲート型メモリセルが共有する不純物領域が電気的に浮遊状態となっており、その不純物領域は配線層に電気的に接続されておらず、また配線層を形成していない。そのため、隣接するメモリセルが互いに接触しない範囲内で電気的に浮遊状態の不純物領域を小さくすることが可能となる。したがって、より高集積化を図ることができる。
【００２５】
（２）第２の発明
第２の発明に係る不揮発性半導体メモリは、複数のスタックトゲート型メモリセルからなる１組以上のメモリセル群を備え、
各メモリセルはチャネル領域を挟んで設けられた２つの不純物領域を有し、隣接する２つのメモリセルは互いに一方の不純物領域を共有し、各組のメモリセル群の両側の不純物領域は１対の電位線にそれぞれ電気的に接続され、残りの不純物領域は電気的に浮遊状態にある
【００２６】本発明に係る不揮発性半導体メモリにおいては、隣接する２つのメモリセルが互いに一方の不純物領域を共有し、かつ各組のメモリセル群の両側の不純物領域が１対の電位線にそれぞれ電気的に接続され、残りの不純物領域が電気的に浮遊状態となっている。電気的に浮遊状態にある不純物領域は配線層に電気的に接続されておらず、また配線層を形成していない。そのため、
隣接する２つのメモリセルが互いに接触しない範囲内で電気的に浮遊状態にある不純物領域を小さくすることが可能となる
より高集積化を図ることが可能
　
（ウ）「【００６０】
【発明の実施の形態】図１は本発明の第１の実施例における不揮発性半導体メモリのメモリセルアレイの一部断面図、図２は図１のメモリセルアレイの平面図である。また、図３は同実施例の不揮発性半導体メモリの全体の構成を示す図である。本実施例の不揮発性半導体メモリは、スタックトゲート型メモリセルを用いたフラッシュＥＥＰＲＯＭである。
【００６１】図１および図２において、メモリセルアレイ１０２は、マトリクス状に配列された複数のメモリセル（メモリトランジスタ）１ａ，１ｂからなる。ｐ型単結晶シリコン基板２の表面に、ｎ型不純物がドープされたｎ型ソース・ドレイン領域３，４が所定間隔を隔てて交互に形成されている。ソース・ドレイン領域３とソース・ドレイン領域４との間のシリコン基板２の領域がチャネル領域５となる。ソース・ドレイン領域３，４はソースまたはドレインとして働く。
【００６２】…
【００６３】２つのソース・ドレイン領域３，４、それらに挟まれたチャネル領域５、ゲート絶縁膜６，８、浮遊ゲート電極７および制御ゲート電極９がメモリセル１ａを構成する。また、２つのソース・ドレイン領域４，３、それらに挟まれたチャネル領域５、ゲート絶縁膜６，８、浮遊ゲート電極７および制御ゲート電極９がメモリセル１ｂを構成する。
【００６４】
各ソース・ドレイン領域３は、隣接する２つのメモリセル１ｂ，１ａで共有
各ソース・ドレイン領域４も、隣接する２つのメモリセル１ａ，１ｂで共有
各２つのメモリセル１ａ，１ｂがメモリセル群を構成
【００６５】図２に示すように、複数のビット線ＢＬおよび複数のワード線ＷＬがほぼ直角に交差するように配列されている。各ビット線ＢＬは列方向に沿って配置され、各ワード線ＷＬは行方向に沿って配置されている。
【００６６】複数のメモリセル１ａ，１ｂは、ビット線ＢＬおよびワード線ＷＬに対して斜め方向に例えば４５°の方向に配列されている。
各列の各２つのメモリセル１ａ，１ｂで共有されるソース・ドレイン領域３は
ビット線ＢＬに接続
各２つのメモリセル１ａ，１ｂは２本のビット線ＢＬ間に直列に接続されている
各ソース・ドレイン領域４は、電気的に浮遊状態となっている
【００６７】各行の複数のメモリセル１ａの制御ゲート電極９は一体化されてワード線ＷＬを形成している。同様に、各行の複数のメモリセル１ｂの制御ゲート電極９は一体化されてワード線ＷＬを形成している。」
　
（ウ）「【００６９】図３に示す不揮発性半導体メモリ１０１において、メモリセルアレイ１０２の複数のワード線ＷＬはロウデコーダ１０３に接続され、複数のビット線ＢＬはカラムデコーダ１０４に接続されている。」
　
（エ）「【００９１】　本実施例の不揮発性半導体メモリ１０１においては、各メモリセル１ａ，１ｂのソース・ドレイン領域４が電気的に浮遊状態となっており、ソース線等の配線層を形成していない。そのため、隣接する２つのメモリセル１ａ，１ｂのチャネル領域５ならびにその上に形成される浮遊ゲート電極７および制御ゲート電極９が互いに接触しない範囲でソース・ドレイン領域４の寸法Ｌ（図１参照）を小さくすることが可能となる。また、メモリセルアレイ１０２内にソース線を設ける必要もない。したがって、メモリセルアレイ１０２の面積を小さくし、より高集積化を図ることが可能となる。」
　
３　対比
　本願発明と引用発明とを対比する。
　
ア　引用発明は、「半導体基板２１に製造された行列状のメモリセル３１ａ〜３１ｉ」を含むものであり、引用発明の「行列状」は、本願発明の「２次元アレイ」に相当し、引用発明の「メモリセル」の行及び「メモリセル」の列は、引用例１の図１及び図５を勘案すると、それぞれ本願発明の「水平な行方向（６７）を定義する複数のメモリセルの行（５２）」及び「前記水平な行方向（６７）に垂直な列方向（６９）を定義する複数のメモリセルの列（５２）」に相当する。
　したがって、本願発明と引用発明とは、「半導体基板（５４）に製造された２次元アレイのメモリセル（５２）を含み、前記メモリセル（５２）は、水平な行方向（６７）を定義する複数のメモリセルの行（５２）及び前記水平な行方向（６７）に垂直な列方向（６９）を定義する複数のメモリセルの列（５２）に配列されて」いる点で一致する。
　
イ　引用発明の「フィールド酸化膜２２」が「素子分離絶縁体」であることは、当業者には明らかである。
　したがって、本願発明と引用発明とは、「前記列方向（６９）において延在する半導体基板（５４）に形成された素子分離絶縁体を含み、各前記素子分離絶縁体はメモリセル（５２）の２つの隣接する列と列との間に延在して」いる点で一致する。
　
ウ　引用発明の「拡散層３３」は、本願発明の「ソース／ドレイン領域（６４）」に相当する。
　したがって、引用発明の「半導体基板２１内に、複数の略長方形のチャネル領域を含み、各前記チャネル領域は、前記チャネル領域の両側に存在する２つのフィールド酸化膜２２間に、行方向に延在しているとともに、２つの拡散層３３との半導体接合によって、列方向に延在しており、前記各拡散層３３は、前記チャネル領域に隣接し、且つ、前記チャネル領域の両側に存在して、チャネル領域と半導体接合を構成するとともに、ソース／ドレイン領域として機能」する構成は、本願発明の「前記半導体基板（５４）内に、複数の略長方形のチャネル領域（５８）を含み、各前記チャネル領域（５８）は、前記チャネル領域（５８）の両側に存在する２つの素子分離絶縁体間に、水平な行方向（６７）に延在しているとともに、２つの半導体接合によって、列方向（６９）に延在しており、前記各半導体接合は、前記チャネル領域（５８）に隣接して、且つ、前記チャネル領域（５８）の両側に存在する、前記基板（５４）のソース／ドレイン注入領域（６４）との接合であ」るという構成に相当する。
　
エ　引用発明の「ゲート酸化膜２４、浮遊ゲート２５、及び容量結合用の絶縁薄膜２６」を「積層」したものは、本願発明の「電荷蓄積セル（６３）」に相当する。
　したがって、本願発明と引用発明とは、「各前記チャネル領域（５８）上に配置された電荷蓄積セル（６３）を含」む点で一致する。
　
オ　引用発明の「制御ゲート」は本願発明の「ゲート電極」に相当するから、本願発明と引用発明とは、「複数のワード線（６８）を含み、各前記ワード線（６８）は、複数のメモリセル（５２）の行内の、各電荷蓄積セルの上部にわたって延在し、また、複数のメモリセル（５２）の行内の各電荷蓄積セル（６３）上にゲート電極を形成」する点で一致する。
　
カ　引用発明の「配線層３７ａ、３７ｂ」、「ビット線／ソース線」、「スタガードパターン」、「仮想接地型メモリセルアレイ」は、それぞれ本願発明の「導電性インターコネクト（７２）」、「ソース／ドレインコントロールライン（７０）」、「スタガー式パターン」、「メモリセルアレイ」に相当する。
　
　「スタガー式パターンで並べられる」について、本願の明細書の段落【００１８】には、「アレイは、
スタガー式パターンで並べられた複数の導電性インターコネクト
各導電性インターコネクトは、
スタガー式パターンで配置
　以上を踏まえるとともに、引用発明は、「前記複数の配線層３７ａ、３７ｂは、スタガードパターンで並べられる」ものであるから、本願発明と引用発明とは、「スタガー式パターンで並べられる」点で一致する。
　
　したがって、本願発明と引用発明とは、「複数のメモリセル（５２）の列間に列方向（６９）に延在し、且つ、複数の導電性インターコネクト（７２）へ接続する、複数のソース／ドレインコントロールライン（７０）を含み、前記複数の導電性インターコネクト（７２）はそれぞれ、ただ１つのソース／ドレインコントロールライン（７０）に結合され、また、列内のソース／ドレイン領域（６４）が、ただ１つの導電性インターコネクト（７２）に結合するように、また、列内の前記２つの隣接するチャネル領域（５８）の両側の前記２つのソース／ドレイン領域（６４）がそれぞれ、ただ１つの導電性インターコネクト（７２）に結合するように、また、１つのソースドレインコントロールライン（７０）に結合するように、
　スタガー式パターンで並べられる、メモリセルアレイ」である点で一致する。
　
キ　以上をまとめると、本願発明と引用発明の一致点及び相違点は次のとおりである。
＜一致点＞ 
「半導体基板（５４）に製造された２次元アレイのメモリセル（５２）を含み、前記メモリセル（５２）は、水平な行方向（６７）を定義する複数のメモリセルの行（５２）及び前記水平な行方向（６７）に垂直な列方向（６９）を定義する複数のメモリセルの列（５２）に配列されており、
　前記列方向（６９）において延在する半導体基板（５４）内の複数の素子分離絶縁体を含み、各前記素子分離絶縁体はメモリセル（５２）の２つの隣接する列と列との間に延在しており、
　前記半導体基板（５４）内に、複数の略長方形のチャネル領域（５８）を含み、各前記チャネル領域（５８）は、前記チャネル領域（５８）の両側に存在する２つの素子分離絶縁体間に、水平な行方向（６７）に延在しているとともに、２つの半導体接合によって、列方向（６９）に延在しており、前記各半導体接合は、前記チャネル領域（５８）に隣接して、且つ、前記チャネル領域（５８）の両側に存在する、前記基板（５４）のソース／ドレイン注入領域（６４）との接合であり、
　各前記チャネル領域（５８）上に配置された電荷蓄積セル（６３）を含み、
　複数のワード線（６８）を含み、各前記ワード線（６８）は、複数のメモリセル（５２）の行内の、各電荷蓄積セルの上部にわたって延在し、また、複数のメモリセル（５２）の行内の各電荷蓄積セル（６３）上にゲート電極を形成し、且つ、
　複数のメモリセル（５２）の列間に列方向（６９）に延在し、且つ、複数の導電性インターコネクト（７２）へ接続する、複数のソース／ドレインコントロールライン（７０）を含み、前記複数の導電性インターコネクト（７２）はそれぞれ、ただ１つのソース／ドレインコントロールライン（７０）に結合され、また、列内のソース／ドレイン領域（６４）が、ただ１つの導電性インターコネクト（７２）に結合するように、また、列内の前記２つの隣接するチャネル領域（５８）の両側の前記２つのソース／ドレイン領域（６４）がそれぞれ、ただ１つの導電性インターコネクト（７２）に結合するように、また、１つのソースドレインコントロールライン（７０）に結合するように、
　スタガー式パターンで並べられる、メモリセルアレイ。」
　
＜相違点１＞
　本願発明では、「半導体基板（５４）内の複数の絶縁トレンチ（６２）を含み、各前記絶縁トレンチ（６２）はメモリセル（５２）の２つの隣接する列と列との間に延在して」いるのに対し、引用発明では、「半導体基板２１の表面に形成された互いに平行な縞状のフィールド酸化膜２２を含み、各フィールド酸化膜２２はメモリセル３１ａ〜３１ｉの２つの隣接する列と列との間に延在して」いるものである点。
　
＜相違点２＞
　本願発明では、「列内の１つおきのソース／ドレイン領域（６４）が、ただ１つの導電性インターコネクト（７２）に結合する」のに対し、引用発明では、「列内のすべての拡散層３３が、ただ１つの配線層に結合」するものであり、「ただ１つの導電性インターコネクト（７２）に結合する」ものが、本願発明では、「列内の１つおきのソース／ドレイン領域（６４）」であるのに対し、引用発明では、「列内のすべてのソース／ドレイン領域（拡散層３３）」である点。
　それに伴い、本願発明は、「前記２つのチャネル領域（５８）間のソース／ドレイン領域（６４）が、全ての導電性インターコネクトから分離されるように」するものであるのに対し、引用発明では、「前記２つのチャネル領域間の拡散層３３」が、「配線層３７ａ、３７ｂから分離される」ものではない点。
　
４　判断
（１）相違点１について
ア　２次元アレイのメモリセルを含むメモリセルアレイであって、メモリセルの２つの隣接する列と列との間に延在する素子分離領域を備えるものにおいて、素子分離領域として、半導体基板内の絶縁トレンチを用いることは、以下の周知例１、２に記載されるように、周知技術である。
　
（ａ）周知例１：特開平１１−１６３１７３号公報
・「【０００１】
【発明の属する技術分野】本発明は、ＥＥＰＲＯＭ，マスクＲＯＭまたはＭＦＳＦＥＴ等をメモリトランジスタとして有する不揮発性半導体記憶装置と、その読み出し方法、及び書き込み方法に関する。」
　
・「【００２６】
第１実施形態
本実施形態は、ＮＡＮＤ型フラッシュメモリについてである。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリのメモリアレイの回路構成と要部周辺回路を示す概略構成図である。また、図２はメモリアレイの一部について示す平面図であり、図３は図２のＡ−Ａ線に沿った断面図、図４は図２のＢ−Ｂ線に沿った断面図、図５は図２のＣ−Ｃ線に沿った断面図である。」
　
・「【００２９】本発明における不揮発性半導体記憶装置では、少なくとも行方向に素子形成領域が分離されている。ここで、“素子形成領域”とは、メモリトランジスタが形成される領域をいい、半導体基板そのもののほか、基板内の表面側に形成されたウェル、基板表面に形成したエピタキシャル成長層、或いはＳＯＩ(Silicon On Insulator)形の絶縁分離構造を有する半導体層など、素子形成領域には種々の形態がある。また、行方向に分離された個々の素子形成領域を、本発明においては“単位素子形成領域”という。本実施形態では、図３〜図５に示すように、ｐ型の半導体基板１０の表面側にｎ型不純物が導入されたｎウェル１２が形成され、更にｎウェル１２内の表面側にｐ型不純物が導入されたｐウェルが形成されている。この
ｐウェルが本発明における“素子形成領域”に該当
行方向には素子分離領域としてのトレンチ１４により、
空間的、電気的に分離されている
トレンチ１４は半導体基板の溝に絶縁物を埋め込んで形成した
【００３０】図２の平面図に示すように、
列方向に細長いトレンチ１４が行方向で所定間隔をおいて配置
　
（ｂ）周知例２：特開２００１−１６８２１６号公報
・「【００４１】〔第１の実施の形態〕図１に、この発明の第１実施形態のメモリセル構造を示す。この不揮発性半導体記憶装置は、シリコン基板の上にＮウェル(Ｎ−ＷＥＬＬ)１が形成され、その上にＰ−ウェル(Ｐ−ＷＥＬＬ)２が形成されている。そして、このＰウェル２の上にゲート絶縁膜３が形成され、その上にフローティングゲート(ＦＧ)５が形成され、更にその上に層間絶縁膜６が形成されている。
【００４２】更に、メモリセル(ＭＣ１,ＭＣ２…)を構成する部分以外は、ドライエッチング等により除去されて、トレンチ７が形成されている。なお、上記エッチングはＮウェル１の一部まで達している。そして、このトレンチ７に露出したＰウェル２の両側面に、例えば、斜めからイオン注入することによって、ソース８およびドレイン１０となるＮ+領域が形成されている。
【００４３】そして、上記トレンチ７の内部は、例えば、厚膜酸化膜１１で埋め込まれていて、トレンチ分離がなされている。このトレンチ分離がなされた後、ＣＭＰ(Chemical Mechanical Polishing)等によって表面が平坦化された後、コントロールゲート(ＣＧ)１２が形成された構造になっている。」
　
イ　したがって、引用例１の図１（ａ）及び図３（ａ）に示される工程において、「『半導体基板２１の表面に形成された互いに平行な縞状のフィールド酸化膜２２』を形成する」ことに代えて、「半導体基板２１内に『互いに平行な縞状の絶縁トレンチ』を形成し、これによって、『互いに平行な縞状の素子活性領域２３』を絶縁トレンチ同士の間に形成する」こと、すなわち、引用発明において、素子分離領域として、「半導体基板２１の表面に形成された互いに平行な縞状のフィールド酸化膜２２」に代えて、「半導体基板（５４）内の複数の絶縁トレンチ」を用いることは、当業者であれば容易になし得たことである。
　よって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（２）相違点２について
ア　引用例２には、ＥＰＲＯＭやＥＥＰＲＯＭ等の不揮発性半導体メモリにおいて、各メモリセル１ａ、１ｂはチャネル領域５を挟んで設けられた２つのソース・ドレイン領域３、４を有し、隣接する２つのメモリセル１ａ、１ｂは互いに一方のソース・ドレイン領域３、４を共有し、各組のメモリセル群の両側のソース・ドレイン領域３は１対のビット線ＢＬにそれぞれ電気的に接続され、残りのソース・ドレイン領域４は電気的に浮遊状態となっており、より高集積化を図ることができる旨が開示されている。
　一方、引用例１の段落【０００２】には、不揮発性半導体記憶装置では、可能な限りメモリセル面積を縮小して微細化を図る必要がある旨が記載されている。
　
　したがって、引用発明において、さらなる微細化を図るべく、ソース／ドレイン領域として機能する「拡散層３３」を、「列内のすべての拡散層３３が、ただ１つの配線層に結合」する代わりに、引用例２に記載のように「各２つのメモリセルがメモリセル群を構成する」ようにし、「各組のメモリセル群の両側の拡散層３３』は１対のビット線／ソース線にそれぞれ電気的に接続され、『残りの拡散層３３』は電気的に浮遊状態」とし、「各２つのメモリセルを２本のビット線／ソース線間に直列に接続」されたものとすること、具体的には、引用例１の図５（ｂ）において、例えば、「２つのメモリセル３１ａと３１ｄ、３１ｂと３１ｅ、３１ｃと３１ｆ等が『メモリセル群』を構成する」ようにし、そして、ワード線２７ａと２７ｂ間には配線層３７ａ並びにコンタクト孔３６ａ及びコンタクト孔３８ａを形成しないこととするとともに、ワード線２７ａの列方向上側に形成された配線層（図示されておらず）を行方向右側に１列ずつずらし、つまり、ワード線２７ａの列方向上側において、メモリセル３１ａの拡散層３３とメモリセル３１ｂの拡散層３３の両者に接続された配線層の代わりに、メモリセル３１ｂの拡散層３３とメモリセル３１ｃの拡散層３３の両者に接続された配線層を形成して、「各組の上記『メモリセル群』の両側の２つの拡散層３３」が「１対のビット線／ソース線にそれぞれ電気的に接続」されるものとするとともに、ワード線２７ａと２７ｂ間のメモリセル３１ａと３１ｄが共有する拡散層３３、メモリセル３１ｂと３１ｅとが共有する拡散層３３、及びメモリセル３１ｃと３１ｆが共有する拡散層３３をいずれも浮遊状態とし、全ての配線層から分離されるようにすることで、「『残りの拡散層３３』は電気的に浮遊状態」とし、「各２つのメモリセル３１ｂと３１ｅを２本のビット線／ワード線間に直列に接続」されたものとすることは、当業者が容易になし得たことである。
　
　そして、上記のように、引用発明において、引用例２に記載の構成を採用するならば、当然に、「列内の１つおきの拡散層３３が、ただ１つの配線層に結合」するものとなり、且つ、「２つのチャネル領域間のソース／ドレイン領域が、全ての配線層から分離され」たものとなることは明らかであるといえる。
　したがって、引用発明において、引用例２の記載に基づき、上記相違点２に係る本願発明の構成を採用することは、当業者が容易になし得たことである。
　　
　よって、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（３）判断についてのまとめ
　以上検討したとおり、相違点１及び相違点２は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　よって、本願発明は、特許法第２９条第２項の規定により、特許を受けることができない。
  
４　むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 
　よって、結論のとおり審決する。