【事件の表示】
　特願２００７−　３７６７２「不揮発性強誘電体メモリ装置のコード化セル及びその駆動方法」拒絶査定不服審判事件〔平成１９年　７月１２日出願公開、特開２００７−１７９７３３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１４年６月７日（パリ条約による優先権主張　２００１年６月１１日、大韓民国）に出願した特願２００２−１６６６５２号の一部を平成１９年２月１９日に新たな特許出願としたものであって、平成２１年９月２日付けで拒絶理由が通知され、同年１２月１５日に意見書及び手続補正書が提出され、平成２２年９月２８日付けで拒絶理由（最後）が通知され、平成２３年１月７日に意見書及び手続補正書が提出され、同年７月２６日付けで補正却下の決定がなされるとともに、同日付けで拒絶査定がなされた。
　これに対して、同年１２月９日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２４年４月２６日付けで審尋がなされ、同年８月８日に回答書が提出されたものである。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２３年１２月９日に提出された手続補正書による手続補正を却下する。
　
【理由】
１．補正の内容
　平成２３年１２月９日に提出された手続補正書による手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜４を、補正後の特許請求の範囲の請求項１〜２に補正するものであり、その補正事項の内容は次のとおりである。
　
（１）補正事項１
　補正前の請求項２及び３を削除すること、及び、それに伴って、補正前の請求項４を補正後の請求項２に繰り上げること。
　
（２）補正事項２
　補正前の請求項１の「不揮発性メモリ装置のコード化セルにおいて」を、補正後の請求項１の「冗長マスタセルと複数の冗長コード化セルを備えた不揮発性強誘電体メモリ装置の冗長コード化セルであって」と補正すること。
　
（３）補正事項３
　補正前の請求項１の「前記コード化セル」を、補正後の請求項１の「前記冗長コード化セルのそれぞれ」と補正すること。
　
（４）補正事項４
　補正前の請求項１の「他方のノードの第１の端子が第２ノードに連結され、前記他方のノードの第２の端子が第３ノードに連結された第１ラッチ」を、補正後の請求項１の「他方の２つのノードが第２，第３ノードと１対１に連結された第１ラッチ」と補正すること。
　
（５）補正事項５
　補正前の請求項１の「第２制御信号を受けて接地電圧を第４ノードに伝達するための第３ＮＭＯＳトランジスタ」を、補正後の請求項１の「第２制御信号を受けて接地電圧を第４ノードに伝達するための第５ＮＭＯＳトランジスタ」と補正すること。
　
（６）補正事項６
　補正前の請求項１の「第３制御信号の入力ノードと前記第２ノードの間に構成された第１強誘電体キャパシタ」を、補正後の請求項１の「第３制御信号の入力ノードと前記第２ノードの間に構成され、前記ライト制御信号により欠陥セルの第１アドレス信号が格納される第１強誘電体キャパシタ」と補正すること。
　
（７）補正事項７
　補正前の請求項１の「前記第３制御信号の入力ノードと前記第３ノードの間に構成された第２強誘電体キャパシタ」を、補正後の請求項１の「前記第３制御信号の入力ノードと前記第３ノードの間に構成され、前記ライト制御信号により前記第１アドレス信号と反対の第２アドレス信号が格納される第２強誘電体キャパシタ」と補正すること。
　
（８）補正事項８
　補正前の請求項１の「前記第２ノードと電圧端の間に構成された第３強誘電体キャパシタと、前記第３ノードと電圧端の間に構成された第４強誘電体キャパシタ」を、補正後の請求項１の「前記第２ノードと電圧端の間に構成された第３強誘電体キャパシタと、前記第３ノードと電圧端の間に構成された第４強誘電体キャパシタとを備えたデータ記録部」と補正すること。
　
（９）補正事項９
　補正前の請求項１の「前記第１データ信号および前記第２データ信号と前記第２，第３ノードの信号に応じて、複数のリダンダンシコーディングセル全体の活性化または非活性化を決定するためのマスタセルのマスタ信号の伝達の可否を決定するためのスイッチ部」を、補正後の請求項１の「他の冗長コード化セルのスイッチ部と直列に接続され、前記第１データ信号および前記第２データ信号と、前記第１アドレス信号および前記第２アドレス信号とに応じて、前記冗長マスタセルからのマスタ信号の伝達の可否を決定するためのスイッチ部」と補正すること。
　
（１０）補正事項１０
　補正前の請求項１の「から構成されることを特徴とする不揮発性強誘電体メモリ装置のコード化セル。」を、補正後の請求項１の「から構成されることを特徴とする不揮発性強誘電体メモリ装置の冗長コード化セル。」と補正すること。
　
（１１）補正事項１１
　補正前の請求項４の「前記コード化セルは…（中略）…請求項１記載の不揮発性強誘電体メモリ装置のコード化セル。」を、補正後の請求項２の「前記冗長コード化セルは…（中略）…請求項１記載の不揮発性強誘電体メモリ装置の冗長コード化セル。」と補正すること。
　
２．新規事項の追加の有無及び補正の目的の適否
（１）補正事項１について
　補正事項１は、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除を目的とするものに該当する。
　また、補正事項１が特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすことは明らかである。
　
（２）補正事項２について
　補正事項２は、補正前の請求項１に係る発明の発明特定事項である「不揮発性メモリ装置のコード化セル」について技術的に限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、補正事項２により補正された部分は、本願の願書に最初に添付した明細書の００６５段落の「上記説明した冗長コード化セルと冗長マスタセルは不揮発性強誘電体メモリ装置のコード化セルとして用いられるものである。」等に記載されているものと認められるから、本件補正は、本願の願書に最初に添付した明細書又は図面（以下「当初明細書等」という。）のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（３）補正事項３について
　補正事項３は、補正前の請求項１に係る発明の発明特定事項である「前記コード化セル」を「前記冗長コード化セル」と補正することで、技術的限定を加えるものであるから、補正事項３は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、補正事項３により補正された部分は、当初明細書等に記載されているものと認められるから、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項３は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（４）補正事項４について
　補正事項４は、補正前の請求項１に係る発明の発明特定事項である「第１ラッチ」について、本願明細書の発明の詳細な説明に対応する記載のない「第１の端子」及び「第２の端子」の表現を使用せずに記載するものであるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　また、補正事項４により補正された部分は、当初明細書の００５２〜００５４段落及び図１２等に記載されているものと認められるから、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項４は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（５）補正事項５について
　補正事項５は、補正前の請求項１に係る発明の発明特定事項である「第１ＮＭＯＳトランジスタ」及び「第２ＮＭＯＳトランジスタ」の次のＮＭＯＳトランジスタである「第３ＮＭＯＳトランジスタ」を、本願明細書の００５２段落の「欠陥セルのアドレスデータ記録部１２０は……ＮＭＯＳイネーブル信号ＥＮＮを受けて接地電圧ＶＳＳを第４ノードＮ４に伝える第５ＮＭＯＳトランジスタＮＭ５と……からなっている。」との記載に整合させて、「第５ＮＭＯＳトランジスタ」と補正したものと認められ、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　また、補正事項５により補正された部分は、当初明細書等に記載されているものと認められるから、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項５は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（６）補正事項６について
　補正事項６は、補正前の請求項１に係る発明の発明特定事項である「第１強誘電体キャパシタ」について技術的に限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、補正事項６により補正された部分は、当初明細書の００５２〜００５４段落及び図１２等に記載されているものと認められるから、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項６は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（７）補正事項７について
　補正事項７は、補正前の請求項１に係る発明の発明特定事項である「第２強誘電体キャパシタ」について技術的に限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、補正事項７により補正された部分は、当初明細書の００５２〜００５４段落及び図１２等に記載されているものと認められるから、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項７は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（８）補正事項８について
　補正事項８は、補正前の請求項１に係る発明の発明特定事項である「前記コード化セル」に対応する補正後の請求項１に係る発明の発明特定事項である「前記冗長コード化セル」が「データ記録部」と「スイッチ部」とから構成されていると補正して、補正後の請求項１の記載を明りょうにするものであるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明に該当する。
　また、補正事項８により補正された部分は、当初明細書の００５２段落の「冗長コード化セルは図１２に示すように欠陥セルのアドレスデータ記録部１２０と欠陥セルのアドレススイッチ部１２１からなり、」等に記載されているものと認められるから、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項８は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（９）補正事項９について
　補正事項９は、補正前の請求項１の不明りょうな記載であった「スイッチ部」の構成を明りょうにして、補正後の請求項１の記載を明りょうにするものであるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明に該当する。
　また、補正事項９により補正された部分は、当初明細書の００５２〜００５３段落及び図１２等に記載されているものと認められるから、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項９は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（１０）補正事項１０について
　補正事項１０は、補正前の請求項１に係る発明の発明特定事項である「不揮発性強誘電体メモリ装置のコード化セル」について技術的に限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、補正事項１０により補正された部分は、当初明細書等に記載されているものと認められるから、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項１０は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（１１）補正事項１１について
　補正事項１１は、補正前の請求項４に係る発明の発明特定事項である「不揮発性強誘電体メモリ装置のコード化セル」について技術的に限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、補正事項１１により補正された部分は、当初明細書等に記載されているものと認められるから、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項１１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（１３）検討のまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　
３．独立特許要件
　本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、以下において、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて検討する。
（１）本件補正後の発明
　本件補正による補正後の請求項１〜２に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜２に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、補正後の請求項１に記載されている事項により特定される次のとおりである。
　
「【請求項１】
　冗長マスタセルと複数の冗長コード化セルを備えた不揮発性強誘電体メモリ装置の冗長コード化セルであって、
　前記冗長コード化セルのそれぞれは、
　第１制御信号ＥＮＰを受けて電源電圧を第１ノードに伝達するための第１ＰＭＯＳトランジスタと、
　一方のノードが前記第１ノードに連結され、他方の２つのノードが第２，第３ノードと１対１に連結された第１ラッチと、
　ゲート端にライト制御信号が入力され、ソース端に前記第２ノードの信号が伝達され、ドレイン端にライトする第１データ信号が入力される第１ＮＭＯＳトランジスタと、
　ゲート端にライト制御信号が入力され、ソース端に前記第３ノードの信号が伝達され、ドレイン端にライトする、前記第１データ信号と逆の第２データ信号が入力される第２ＮＭＯＳトランジスタと、
　第２制御信号を受けて接地電圧を第４ノードに伝達するための第５ＮＭＯＳトランジスタと、
　一方のノードが前記第４ノードに連結され、他方の２つのノードが第２，第３ノードと１対１に連結された第２ラッチと、
　第３制御信号の入力ノードと前記第２ノードの間に構成され、前記ライト制御信号により欠陥セルの第１アドレス信号が格納される第１強誘電体キャパシタと、
　前記第３制御信号の入力ノードと前記第３ノードの間に構成され、前記ライト制御信号により前記第１アドレス信号と反対の第２アドレス信号が格納される第２強誘電体キャパシタと、
　前記第２ノードと電圧端の間に構成された第３強誘電体キャパシタと、
　前記第３ノードと電圧端の間に構成された第４強誘電体キャパシタと
　を備えたデータ記録部と、
　他の冗長コード化セルのスイッチ部と直列に接続され、前記第１データ信号および前記第２データ信号と、前記第１アドレス信号および前記第２アドレス信号とに応じて、前記冗長マスタセルからのマスタ信号の伝達の可否を決定するためのスイッチ部と
　から構成されることを特徴とする不揮発性強誘電体メモリ装置の冗長コード化セル。」
　
（２）引用刊行物及び引用発明
（２−１）引用例１
（２−１−１）引用例１：特開平０８−１８０６７２号公報の記載
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平０８−１８０６７２号公報（以下「引用例１」という。）には、図１、３、６、７とともに、次の記載がある（下線は、参考のため、当審において付したものである。以下同じ。）。
　
ａ．「【０００１】
【産業上の利用分野】
本発明は、強誘導体キャパシタメモリセルおよびそのようなメモリセルを含む半導体記憶装置に関し、特に強誘電体の分極方向により情報を記憶するメモリセルおよびそのようなメモリセルを含む半導体記憶装置に関する
　
ｂ．「【００５８】
【実施例】図１は、本発明の第１の実施例のメモリセルの構成を示す回路図である。
【００５９】図１のメモリセルは、従来例と同様、２個のＮチャネルＭＯＳＦＥＴ１６、１８と２個のＰチャネルＭＯＳＦＥＴ２０、２２とからなるフリップフロップを含む。
【００６０】ＰチャネルＭＯＳＦＥＴ２０とＮチャネルＭＯＳＦＥＴ１６とからなるインバータの出力と第１の強誘電体キャパシタ３８の一端が結合し、
その他端は固定電位Ｖ
ｃｐ
と結合する
【００６１】一方、ＰチャネルＭＯＳＦＥＴ２２とＮチャネルＭＯＳＦＥＴ１８とからなるインバータの出力と、第２の強誘電体キャパシタ３６の一端が結合し、その他端は固定電位Ｖｃｐと結合する。
【００６２】図３は第１の実施例の動作を示す図である。本実施例では、図１中のノードＡとＢとの間に高誘電体材料からなるコンデンサを配置しており、その対向電極は固定電位Ｖｃｐに接続されている。
強誘電体キャパシタは、ワード線ＷＬの電位を“Ｈ”レベルとし、トランジスタ２４および２６をオンとすることで、固定電位に対して互いに相補的な電位のデータ線Ｄおよび／Ｄにより書込まれた“Ｈ”レベルか“Ｌ”レベルかの情報により分極方向を変化させる。この分極は電源を絶った後も保持される
【００６３】再度、電源を立上げるときには、この保持された分極のために、電源電位投入後のノードＡとＢの電位上昇の度合が違ってくる。
【００６４】たとえば、前電源投入中にノードＡに“Ｈ”レベルが、ノードＢに“Ｌ”レベルが書込まれていたとすると、電源再投入時にノードＡは図１４において電極の向きと同じ方向に電圧が印加される場合に相当し、電流が流れる量が少ないので、電位上昇の大きな方向に、ノードＢは、ノードＡとは反対に電流が流れる量が多いので、電位上昇の小さな方向に分極していることになる。このことにより、ノードＡとＢで電位上昇に相違が生じる。このアンバランスにより、双安定素子がより電位を増幅させる方向に働くため、前回保持されていた情報がそのまま再生される。」
　
ｃ．「【００６６】したがって、本構成によるメモリセルは再書込の必要がない。しかも、この場合、たとえば、固定電位Ｖｃｐの値として、
電源電位Ｖ
ｃｃ
　
ｄ．「【００７８】
図６は、本発明の第３の実施例のメモリセルアレイに対する冗長回路の構成を示す図である
【００７９】
メモリが大容量化していくにつれて、不良ビットを１ビットも含まないメモリアレイを製造することは急速に困難になってくる。特に新規の製造技術を用いて開発されるメモリの場合、初期の試作品の欠陥レベルが高く歩留りが極めて低い
【００８０】
こうした問題を解決する方策として、現在実用的には、冗長の行や列を数本加えて、不良のセルや行、列を入換える冗長回路技術が用いられている
【００８１】
図６の例は２本の冗長な行（スペア行）を持つメモリアレイの回路である。正規のアレイ２００中に不良ビット２２４があった場合、その行２１２に対応するアドレス信号に対して、選択動作を行なうようにフェイルアドレスメモリ２１０をプログラミングする。こうすることにより、不良ビットを含むアドレスＦ
１１
Ｆ
１２
…Ｆ
１ｎ
、あるいはＦ
２１
Ｆ
２２
…Ｆ
２ｎ
が入力されると、スペアデコーダ２０８が選択され、同時に正規の行デコーダに対して選択禁止信号が選択禁止信号線２１４に出される。したがって、正規の行２１２の代わりに、スペア行アレイ２０２中の１つの行が選択されることになる
【００８２】
このとき、読出／書込回路２０６は、正規のアレイ２００に対するのと同様に、データの読出、あるいは書込を行なう
【００８３】
従来は、フェイルアドレスメモリとしてたとえばヒューズ素子をレーザによりトリミングすることで不揮発性のメモリを構成していた
　
ｅ．「【００８４】
図７は図６中のフェイルアドレスメモリを本発明の第１のメモリセルを用いた不揮発性メモリで構成した回路図を示す
【００８５】
たとえば、ウェハプロセス終了後の、オンウェイテスト等で検出された不良ビットのアドレスＦ
１０
…Ｆ
１ｎ
が書込ワード線ＷＬを活性化した後、相補なプログラミングアドレスＦ
１０
、／Ｆ
１０
、…、Ｆ
１ｎ
、／Ｆ
１ｎ
として、メモリセル２３０に書込まれる。この情報は常時比較回路２３２側に伝達されＮチャネルＭＯＳＦＥＴのゲートに入力されている。したがって、ＮチャネルＭＯＳＦＥＴのいずれかはオンでいずれかはオフの状態になっている。動作開始前にはプリチャージ信号ＰＲにより出力Ｖ
ｏｕｔ
は“Ｈ”レベルにプリチャージされている。また、入力アドレス信号Ａ
０
…Ａ
ｎ
を受けると装置内部で生成される相補な内部アドレスＡ
０
、／Ａ
０
、…、Ａ
ｎ
、／Ａ
ｎ
は、“Ｌ”レベルとなっている
【００８６】したがって、動作開始前にはＶｏｕｔの電位が低下することはない。
なお、回路構成中にはプログラムに必要なアドレス信号の組の数だけこのセットが用意される
【００８７】
これに対して動作が開始され外部アドレスが入力されると、内部アドレスのＡ
ｉ
または／Ａ
ｉ
（ｉ＝０、…、ｎ）のいずれかが“Ｈ”レベルとなる。これがプログラミングアドレスと１個でも一致しない場合には、Ｖ
ｏｕｔ
のレベルが低下し、スペアアドレスは選択されない。逆にすべてのアドレスが一致する場合には、Ｖ
ｏｕｔ
のレベルが低下せず、選択されるメモリセルが不良であることを示す。この場合、スペアデコーダ２０８を活性化し、ノーマルデコーダ２０４を非活性化させる
【００８８】
以上のような、冗長回路用のフェイルアドレスメモリに、第１の実施例あるいは第２の実施例で示した不揮発性メモリセルを用いた記憶素子を用いることにより、従来のヒューズ素子よりも面積を小さく、かつプログラミングを容易化することが可能である
　
（２−１−２）引用発明１
　　Ａ．引用例１の００８５段落の「【００８５】たとえば、ウェハプロセス終了後の、オンウェイテスト等で検出された不良ビットのアドレスＦ１０…Ｆ１ｎが書込ワード線ＷＬを活性化した後、相補なプログラミングアドレスＦ１０、／Ｆ１０、…、Ｆ１ｎ、／Ｆ１ｎとして、メモリセル２３０に書込まれる。」という記載から、引用例１の図７に記載されている「メモリセル２３０」内には、「不良ビット」の「プログラミングアドレスＦ１０、／Ｆ１０、…、Ｆ１ｎ、／Ｆ１ｎ」が、それぞれ、書き込まれる単位メモリセルが複数存在しているものと認められる。
　
　　Ｂ．同０００１段落の「【０００１】【産業上の利用分野】本発明は、強誘導体キャパシタメモリセルおよびそのようなメモリセルを含む半導体記憶装置に関し、特に強誘電体の分極方向により情報を記憶するメモリセルおよびそのようなメモリセルを含む半導体記憶装置に関する。」という記載、００８５段落の「この情報は常時比較回路２３２側に伝達されＮチャネルＭＯＳＦＥＴのゲートに入力されている。したがって、ＮチャネルＭＯＳＦＥＴのいずれかはオンでいずれかはオフの状態になっている。動作開始前にはプリチャージ信号ＰＲにより出力Ｖｏｕｔは“Ｈ”レベルにプリチャージされている。また、入力アドレス信号Ａ０…Ａｎを受けると装置内部で生成される相補な内部アドレスＡ０、／Ａ０、…、Ａｎ、／Ａｎは、“Ｌ”レベルとなっている。」という記載、及び、同００８７段落の「【００８７】これに対して動作が開始され外部アドレスが入力されると、内部アドレスのＡｉまたは／Ａｉ（ｉ＝０、…、ｎ）のいずれかが“Ｈ”レベルとなる。これがプログラミングアドレスと１個でも一致しない場合には、Ｖｏｕｔのレベルが低下し、スペアアドレスは選択されない。逆にすべてのアドレスが一致する場合には、Ｖｏｕｔのレベルが低下せず、選択されるメモリセルが不良であることを示す。この場合、スペアデコーダ２０８を活性化し、ノーマルデコーダ２０４を非活性化させる。」という記載から、引用例１の「強誘導体キャパシタメモリセル」を含む「半導体記憶装置」において、図７に記載されている「比較回路２３２」内には、前記単位メモリセルに記憶された「プログラミングアドレスＦ１０、／Ｆ１０、…、Ｆ１ｎ、／Ｆ１ｎ」と、「入力アドレス信号Ａ０…Ａｎ」から生成した「内部アドレス信号Ａ０、／Ａ０、…、Ａｎ、／Ａｎ」とが一致しない場合には、「動作開始前に」予め「プリチャージ信号ＰＲにより」「“Ｈ”レベルにプリチャージされている」「出力Ｖｏｕｔ」のノードを放電して「“Ｌ”レベル」にする、「ＮチャネルＭＯＳＦＥＴ」Ｑ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路が複数有するものと認められる。
　そして、引用例１の図７には、そのゲート端子に入力される前記「プリチャージ信号ＰＲ」により前記「出力Ｖｏｕｔ」のノードを「“Ｈ”レベルにプリチャージ」するＰチャネルＭＯＳＦＥＴが記載されている。
　また、前記単位メモリセルは欠陥アドレスを記憶するためのものであるから、本願明細書の００５２段落の「冗長コード化セルは図１２に示すように欠陥セルのアドレスデータ記録部１２０と欠陥セルのアドレススイッチ部１２１からなり」との記載を参酌すれば、前記単位メモリセルと、当該単位メモリセルに対応する「ＮチャネルＭＯＳＦＥＴ」Ｑ１ｉ、／Ｑ１ｉを有する回路は、引用例１の「強誘導体キャパシタメモリセル」を含む「半導体記憶装置」における冗長コード化セルを構成しているといえる。
　すなわち、引用例１には、「強誘導体キャパシタメモリセル」を含む「半導体記憶装置」には、不良ビットの「プログラミングアドレス」Ｆ１ｉ、／Ｆ１ｉ（ｉ＝０、１…ｎ）がそれぞれ書き込まれる複数の単位メモリセルを有する「メモリセル２３０」と、前記不良ビットの「プログラミングアドレス」Ｆ１ｉ、／Ｆ１ｉ（ｉ＝０、１…ｎ）と、「入力アドレス信号」Ａｉ（ｉ＝０、１…ｎ）から生成した「内部アドレス信号」Ａｉ、／Ａｉ（ｉ＝０、１…ｎ）との比較をそれぞれ行う、「ＮチャネルＭＯＳＦＥＴ」Ｑ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路を複数有し、前記「ＮチャネルＭＯＳＦＥＴ」Ｑ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路が比較した各「アドレス」が「１個でも一致しない場合」には、「プリチャージ信号ＰＲ」がそのゲート端子に入力されるＰチャネルＭＯＳＦＥＴにより予め「“Ｈ”レベルにプリチャージされている」「出力Ｖｏｕｔ」のノードを放電して「“Ｌ”レベル」に「低下」させ、「逆にすべて」の前記各「アドレスが一致する場合」には、前記「プリチャージされている」「出力Ｖｏｕｔ」の「レベルが低下せず」、「選択されるメモリセルが不良であることを示す」ことで「スペアアドレス」を「選択」させる動作を行う、「比較回路２３２」が設けられ、前記単位メモリセルと当該単位メモリセルに対応する前記「ＮチャネルＭＯＳＦＥＴ」Ｑ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路とが冗長コード化セルを構成していることが記載されている。
　
　　Ｃ．引用例１の図１及び００５９段落の「２個のＰチャネルＭＯＳＦＥＴ２０、２２」と同様に、引用例１の図７の前記単位メモリセルにおける第１の「ＰチャネルＭＯＳＦＥＴ」と第２の「ＰチャネルＭＯＳＦＥＴ」は、クロスカップル結合されているから、ラッチ回路を構成していることは当業者にとって明らかである。
　そして、引用例１の図１には、前記単位メモリセルは、前記第１の「ＰチャネルＭＯＳＦＥＴ」のドレイン端子と第１の「ＮチャネルＭＯＳＦＥＴ」のドレイン端子との接続点を第３ノードとし、前記第２の「ＰチャネルＭＯＳＦＥＴ」のドレイン端子と第２の「ＮチャネルＭＯＳＦＥＴ」のドレイン端子との接続点を第２ノードとした場合、前記それぞれの「ＰチャネルＭＯＳＦＥＴ」は、各ソース端子が共通に接続されて「電源電位Ｖｃｃ」が供給される第１ノードに接続され、各ドレイン端子が前記第２、第３ノードに連結されるとともに、前記第１及び第２のＰチャネルＭＯＳＦＥＴは第１ラッチを構成することが記載されていると認められる。
　
　　Ｄ．同００８５段落の「【００８５】たとえば、ウェハプロセス終了後の、オンウェイテスト等で検出された不良ビットのアドレスＦ１０…Ｆ１ｎが書込ワード線ＷＬを活性化した後、相補なプログラミングアドレスＦ１０、／Ｆ１０、…、Ｆ１ｎ、／Ｆ１ｎとして、メモリセル２３０に書込まれる。」という記載及び図７の記載から、引用例１の前記単位メモリセルには、「書込ワード線ＷＬ」にゲート端子が接続され、前記第３ノードにソース端子が接続され、ドレイン端子に書き込もうとする「プログラミングアドレス」Ｆ１ｉ（ｉ＝０、１…ｎ）が入力される「ＮチャネルＭＯＳＦＥＴ」が設けられていることが記載されているとともに、前記「書込ワード線ＷＬ」にゲート端子が接続され、前記第２ノードにソース端子が接続され、ドレイン端子に書き込もうとする前記「プログラミングアドレス」Ｆ１ｉ（ｉ＝０、１…ｎ）と相補の「プログラミングアドレス」／Ｆ１ｉ（ｉ＝０、１…ｎ）が入力される「ＮチャネルＭＯＳＦＥＴ」が設けられていることが記載されている。
　
　　Ｅ．また、引用例１の図７の記載から、引用例１の前記単位メモリセルには、それぞれのソース端子が共通に接続されて接地電位が供給される第４ノードに接続され、それぞれのドレイン端子が前記第２、第３ノードに連結された前記第１の「ＮチャネルＭＯＳＦＥＴ」及び前記第２の「ＮチャネルＭＯＳＦＥＴ」からなる第２ラッチが設けられていると認められる。
　
　　Ｆ．図１を説明して、同００６０段落には「【００６０】ＰチャネルＭＯＳＦＥＴ２０とＮチャネルＭＯＳＦＥＴ１６とからなるインバータの出力と第１の強誘電体キャパシタ３８の一端が結合し、その他端は固定電位Ｖｃｐと結合する。」と記載されているが、同様の回路構成は図７にも記載されている。
　そして、同様に図１を説明して、同００６２段落には「強誘電体キャパシタは、ワード線ＷＬの電位を“Ｈ”レベルとし、トランジスタ２４および２６をオンとすることで、固定電位に対して互いに相補的な電位のデータ線Ｄおよび／Ｄにより書込まれた“Ｈ”レベルか“Ｌ”レベルかの情報により分極方向を変化させる。この分極は電源を絶った後も保持される。」と記載されているから、図７の前記回路構成も、当然に同００６２段落に記載された動作を行うものと認められる。加えて、同００８５段落には、図７を説明して「ウェハプロセス終了後の、オンウェイテスト等で検出された不良ビットのアドレスＦ１０…Ｆ１ｎが書込ワード線ＷＬを活性化した後、相補なプログラミングアドレスＦ１０、／Ｆ１０、…、Ｆ１ｎ、／Ｆ１ｎとして、メモリセル２３０に書込まれる。」と記載されている。
　したがって、図７に記載された、「Ｖｃｐ」は「固定電位Ｖｃｐ」を表していることは、明らかである。
　また、書込ワード線「ＷＬ」上の信号は、不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号であると認められる。ここで、図７のメモリセル２３０における各「強誘電体キャパシタ」に「保持」されて書込まれるのは、前記Ｄの各「ＮチャネルＭＯＳＦＥＴ」の、ドレイン端子に入力される「プログラミングアドレス」Ｆ１ｉ、／Ｆ１ｉ（ｉ＝０、１…ｎ）ではなく、ソース端子から出力される信号である。
　以上から、引用例１の前記単位メモリセルは、「固定電位Ｖｃｐ」の供給端と前記第２ノードとの間に配置され、不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号である書込ワード線「ＷＬ」上の信号により、前記「プログラミングアドレス」Ｆ１ｉ（ｉ＝０、１…ｎ）がドレイン端子に入力される「ＮチャネルＭＯＳＦＥＴ」のソース端子から出力される不良ビットのアドレス信号Ｆ１ｉ（ｉ＝０、１…ｎ）を保持する「第１の強誘電体キャパシタ」、及び、「固定電位Ｖｃｐ」の供給端と前記第３ノードとの間に配置され、不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号である書込ワード線「ＷＬ」上の信号により、前記「プログラミングアドレス」／Ｆ１ｉ（ｉ＝０、１…ｎ）がドレイン端子に入力される「ＮチャネルＭＯＳＦＥＴ」のソース端子から出力される不良ビットのアドレス信号／Ｆ１ｉ（ｉ＝０、１…ｎ）を保持する「第２の強誘電体キャパシタ」を、それぞれ、備えている。
　
　　Ｇ．そして、引用例１の図７には、前記「比較回路２３２」内には、各ゲート端子に前記第２ノードの電圧及び前記「内部アドレス」Ａｉ（ｉ＝０、１…ｎ）がそれぞれ供給され、前記「出力Ｖｏｕｔ」のノードと接地との間に配置された直列接続の「ＮチャネルＭＯＳＦＥＴ」Ｑ１ｉ（ｉ＝０、１…ｎ）及び「ＮチャネルＭＯＳＦＥＴ」と、各ゲート端子に前記第３ノードの電圧及び前記「内部アドレス」／Ａｉ（ｉ＝０、１…ｎ）がそれぞれ供給され、前記「出力Ｖｏｕｔ」のノードと接地との間に配置された直列接続の「ＮチャネルＭＯＳＦＥＴ」／Ｑ１ｉ（ｉ＝０、１…ｎ）及び「ＮチャネルＭＯＳＦＥＴ」とからなる回路が、複数個、前記ＢのＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路として、互いに並列に配置されていることが示されている。
　
　以上のＡ〜Ｇから、引用例１には次の発明（以下「引用発明１」という。）が記載されているものと認められる。
　
「不良ビットのプログラミングアドレスＦ１ｉ、／Ｆ１ｉ（ｉ＝０、１…ｎ）がそれぞれ書き込まれる複数の単位メモリセルを有するメモリセル２３０と、前記不良ビットのプログラミングアドレスＦ１ｉ、／Ｆ１ｉ（ｉ＝０、１…ｎ）と、入力アドレス信号Ａｉ（ｉ＝０、１…ｎ）から生成した内部アドレス信号Ａｉ、／Ａｉ（ｉ＝０、１…ｎ）との比較をそれぞれ行う、複数のＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路が互いに並列に配置されて、前記複数のＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路が比較した各アドレスが、１個でも一致しない場合にはプリチャージ信号ＰＲがそのゲート端子に入力されるＰチャネルＭＯＳＦＥＴにより予め“Ｈ”レベルにプリチャージされている出力Ｖｏｕｔのノードを放電して“Ｌ”レベルに低下させ、逆にすべての前記各アドレスが一致する場合には前記プリチャージされている出力Ｖｏｕｔのレベルを低下させず、選択されるメモリセルが不良であることを示すことでスペアアドレスを選択させる動作を行う比較回路２３２が設けられた強誘導体キャパシタメモリセルを含む半導体記憶装置であって、
　前記単位メモリセルと、当該単位メモリセルに対応する前記ＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路とが冗長コード化セルを構成し、
　前記冗長コード化セルのそれぞれは、
　前記単位メモリセルにおける、第１のＰチャネルＭＯＳＦＥＴのドレイン端子と第１のＮチャネルＭＯＳＦＥＴのドレイン端子との接続点を第３ノードとし、第２のＰチャネルＭＯＳＦＥＴのドレイン端子と第２のＮチャネルＭＯＳＦＥＴのドレイン端子との接続点を第２ノードとした場合、
　それぞれのソース端子が共通に接続されて電源電位Ｖｃｃが供給される前記第１ノードに接続され、それぞれのドレイン端子が前記第２、第３ノードに連結された前記第１及び第２のＰチャネルＭＯＳＦＥＴを有する第１ラッチと、
　書込ワード線ＷＬにゲート端子が接続され、前記第３ノードにソース端子が接続され、ドレイン端子に書き込もうとする前記不良ビットのプログラミングアドレスＦ１ｉ（ｉ＝０、１…ｎ）が入力されるＮチャネルＭＯＳＦＥＴと、
　前記書込ワード線ＷＬにゲート端子が接続され、前記第２ノードにソース端子が接続され、ドレイン端子に書き込もうとする前記不良ビットのプログラミングアドレスＦ１ｉ（ｉ＝０、１…ｎ）と相補のプログラミングアドレス／Ｆ１ｉ（ｉ＝０、１…ｎ）が入力されるＮチャネルＭＯＳＦＥＴと、
　それぞれのソース端子が共通に接続されて接地電位が供給される第４ノードに接続され、それぞれのドレイン端子が前記第２、第３ノードに連結された第１のＮチャネルＭＯＳＦＥＴ及び第２のＮチャネルＭＯＳＦＥＴを有する第２ラッチと、
　固定電位Ｖｃｐの供給端と前記第２ノードとの間に配置され、不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号である書込ワード線ＷＬ上の信号により、前記プログラミングアドレスＦ１ｉ（ｉ＝０、１…ｎ）がドレイン端子に入力される前記ＮチャネルＭＯＳＦＥＴのソース端子から出力される不良ビットのアドレス信号Ｆ１ｉ（ｉ＝０、１…ｎ）を保持する第１の強誘電体キャパシタと、
　前記固定電位Ｖｃｐの供給端と前記第３ノードとの間に配置され、不良ビットのアドレスで活性化されて、前記書込ワード線ＷＬ上の信号により、前記プログラミングアドレス／Ｆ１ｉ（ｉ＝０、１…ｎ）がドレイン端子に入力される前記ＮチャネルＭＯＳＦＥＴのソース端子から出力される不良ビットのアドレス信号／Ｆ１ｉ（ｉ＝０、１…ｎ）を保持する第２の強誘電体キャパシタと、
　それぞれのゲート端子に前記第２ノードの電圧及び前記内部アドレスＡｉ（ｉ＝０、１…ｎ）が供給され、前記出力Ｖｏｕｔのノードと接地との間に配置された直列接続の前記ＮチャネルＭＯＳＦＥＴＱ１ｉ（ｉ＝０、１…ｎ）及びＮチャネルＭＯＳＦＥＴと、それぞれのゲート端子に前記第３ノードの電圧及び前記内部アドレス／Ａｉ（ｉ＝０、１…ｎ）が供給され、前記出力Ｖｏｕｔのノードと接地との間に配置された直列接続の前記ＮチャネルＭＯＳＦＥＴ／Ｑ１ｉ（ｉ＝０、１…ｎ）及びＮチャネルＭＯＳＦＥＴとからなる、前記ＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路と、
を備えることを特徴とする強誘導体キャパシタメモリセルを含む半導体記憶装置の冗長コード化セル。」
　
（２−２）引用例２
（２−２−１）引用例２：特開２００１−１３５０９４号公報の記載
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−１３５０９４号公報（以下「引用例２」という。）には、図１８及び１９とともに、次の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は不揮発性強誘電体メモリ装置に関し、特に、カラム冗長回路を備えた不揮発性強誘電体メモリ装置及びその欠陥アドレス代替方法に関する
　
ｂ．「【００７７】次に、本発明実施形態のカラム冗長駆動回路部の構成について説明する。図１８は本カラム冗長駆動回路部の詳細構成図である。
カラム冗長駆動回路部１２５は、図１８に示すように、複数の欠陥カラムアドレスが入力されると活性化信号を発生させる複数の欠陥アドレスコーディングフューズブロック１８０ａ、１８０ｂ、…を備えた欠陥カラムアドレスコーディング部１８０と
【００７８】
次に、欠陥カラムアドレスコーディング部の構成について説明する。図１９は欠陥カラムアドレスコーディング部の詳細回路図である。欠陥カラムアドレスコーディング部１８０のうち一つの欠陥カラム活性化信号を出力させる単一欠陥アドレスコーディングフューズ部は、図１９に示すように、代替活性化信号制御部１９０とアドレスフューズ切断コーディングブロック部１９１とアドレス出力部１９２とアドレス感知部１９３とで構成されている
【００７９】
代替活性化信号制御部１９０は、フューズ（Ｆ１）と、プルアップキャパシタと、第１、第２、第３インバータ（ＩＮ１、ＩＮ２、ＩＮ３）と、第１ＰＭＯＳトランジスタ（ＭＰ１）とで構成されている。ここで、プルアップキャパシタはＰＭＯＳキャパシタで構成させ、一端（ゲート端）をフューズ（Ｆ１）の一端と連結し、他端（ソース及びドレイン端）をＶＣＣ端に連結した構成である。そして、第１、第２、第３インバータ（ＩＮ１、ＩＮ２、ＩＮ３）はフューズ（Ｆ１）の一端から順に直列連結されており、第１ＰＭＯＳトランジスタ（ＭＰ１）はＶＣＣ端とフューズ（Ｆ１）の一端との間に形成され、そのゲートは第１インバータ（ＩＮ１）の出力信号を受ける
　
ｃ．「【００８０】ま
た、アドレスフューズ切断コーディングブロック部１９１は、単位アドレスフューズ切断コーディングブロックを多数形成させたものである。単位アドレスフューズ切断コーディングブロックは、一つのＮＭＯＳトランジスタと一つのフューズとが直列連結されたものが複数（８個）備えられており、直列連結されたＮＭＯＳトランジスタとフューズとが一対を形成している。そして、各ＮＭＯＳトランジスタにはアドレス選択信号（Ｙ＜０＞、ＹＢ＜０＞、…、Ｙ＜３＞、ＹＢ＜３＞、…、Ｚ＜０＞、ＺＢ＜０＞、…、Ｚ＜３＞、ＺＢ＜３＞、…）が入力され、一対をなす各ＮＭＯＳトランジスタは互いに反対位相の信号が入力される。そして、一対をなす直列連結されたＮＭＯＳトランジスタとフューズの両先端とはそれぞれ連結されている。そして、隣接した一対のＮＭＯＳトランジスタとフューズはその一端が互いに連結されている
【００８１】
また、アドレス出力部１９２はプルアップスイッチ１９２ａ−１、１９２ｂ−１とＰＭＯＳトランジスタとが並列連結され、各アドレスフューズ切断コーディングブロックの出力端に連結されている、それぞれの第１、第２アドレス出力部１９２ａ、１９２ｂで構成されている。また、アドレス感知部１９３は各アドレス出力部１９２の信号を論理和して反転させる第１ＮＯＲゲート（ＮＯＲ１）で構成され、ＮＯＲ１を介してカラム代替アドレス信号（ＲＥＤＣＯＬ）が出力される
【００８２】よ
り詳細に説明すると、各単位アドレスフューズ切断コーディングブロックは第１ないし第８ＮＭＯＳトランジスタ及び第１ないし第８フューズで構成されているが、ＮＭＯＳトランジスタとフューズとは一対一にそれぞれ直列連結されている。そして、第１、第２ＮＭＯＳトランジスタの一端が連結されており、第１、第２、第３、第４フューズの一端が連結されており、第３、第４、第５、第６ＮＭＯＳトランジスタの一端が連結されており、第５、第６、第７、第８ＮＭＯＳトランジスタの一端がフューズを介して連結されており、第７、第８ＮＭＯＳトランジスタの一端は出力端に互いに連結されている。そして、ＮＭＯＳトランジスタにはアドレス信号（Ｙ＜０＞、ＹＢ＜０＞、Ｙ＜１＞、ＹＢ＜１＞、Ｙ＜２＞、ＹＢ＜２＞、Ｙ＜３＞、ＹＢ＜３＞）が順に入力される。第１、第２ＮＭＯＳトランジスタと、第３、第４ＮＭＯＳトランジスタと、第５、第６ＮＭＯＳトランジスタと、第７、第８ＮＭＯＳトランジスタは、それぞれ対にされたトランジスタでありゲートに互いに反対位相を受けて動作する
　
ｄ．「【００８３】
ビットラインに欠陥が生じていることが発見され、その欠陥カラムのアドレスが発生すると、代替活性化信号制御部１９０のフューズ（Ｆ１）がレーザビームで切断される。第１ＰＭＯＳトランジスタ（ＭＰ１）のドレインには「ハイ」信号が伝達され、最終的に第３インバータを介して「ロー」信号が出力される
【００８４】
上記のような構成を有する単位アドレスフューズ切断コーディングブロックでは、欠陥ラインのアドレス信号を受けたＮＭＯＳトランジスタと連結されたフューズはそのまま維持し、それと対をなす、反対の位相を有するＮＭＯＳトランジスタと連結されたフューズを切断する。そして、欠陥してないラインのアドレス信号を受けるＮＭＯＳトランジスタと連結されたフューズは切断させ、それと対をなす、反対の位相を有するＮＭＯＳトランジスタと連結されたフューズはそのまま維持する
【００８５】
代替活性化信号発生部１９０とアドレスフューズ切断コーディングブロックが上述のように動作すると、欠陥アドレス発生時、単位フューズ切断コーディングブロックには「ロー」信号が出力され、最終的に、単位フューズ切断コーディングブロックに全て「ロー」信号が出力されると、第１ＮＯＲゲート（ＮＯＲ１）で構成されたアドレス感知部１９３から「ハイ」信号が出力され、欠陥カラムアドレス活性化信号が出力される
　
（２−２−２）引用発明２
　　Ａ．引用例２の０００１段落の「本発明は不揮発性強誘電体メモリ装置に関し、特に、カラム冗長回路を備えた不揮発性強誘電体メモリ装置……に関する。」という記載、同００７９段落の「【００７９】代替活性化信号制御部１９０は、フューズ（Ｆ１）と、プルアップキャパシタと、第１、第２、第３インバータ（ＩＮ１、ＩＮ２、ＩＮ３）と、第１ＰＭＯＳトランジスタ（ＭＰ１）とで構成されている。」という記載、同００８０段落の「【００８０】また、アドレスフューズ切断コーディングブロック部１９１は、単位アドレスフューズ切断コーディングブロックを多数形成させたものである。」という記載、及び、同００８３段落の「【００８３】ビットラインに欠陥が生じていることが発見され、その欠陥カラムのアドレスが発生すると、代替活性化信号制御部１９０のフューズ（Ｆ１）がレーザビームで切断される。第１ＰＭＯＳトランジスタ（ＭＰ１）のドレインには「ハイ」信号が伝達され、最終的に第３インバータを介して「ロー」信号が出力される。」という記載から、引用例２の図１９には、「ビットラインに欠陥が生じていることが発見され、その欠陥カラムのアドレスが発生すると切断」される「フューズ（Ｆ１）」と、「プルアップキャパシタと、第１、第２、第３インバータ（ＩＮ１、ＩＮ２、ＩＮ３）と、第１ＰＭＯＳトランジスタ（ＭＰ１）」とで構成されている「代替活性化信号制御部１９０」と、「単位アドレスフューズ切断コーディングブロックを多数形成させた」「アドレスフューズ切断コーディングブロック部１９１」とを備えた、「不揮発性強誘電体メモリ装置」における「カラム冗長回路」が記載されているものと認められる。
　
　　Ｂ．また、同００８２段落の「【００８２】より詳細に説明すると、各単位アドレスフューズ切断コーディングブロックは第１ないし第８ＮＭＯＳトランジスタ及び第１ないし第８フューズで構成されているが、ＮＭＯＳトランジスタとフューズとは一対一にそれぞれ直列連結されている。そして、第１、第２ＮＭＯＳトランジスタの一端が連結されており、第１、第２、第３、第４フューズの一端が連結されており、第３、第４、第５、第６ＮＭＯＳトランジスタの一端が連結されており、第５、第６、第７、第８ＮＭＯＳトランジスタの一端がフューズを介して連結されており、第７、第８ＮＭＯＳトランジスタの一端は出力端に互いに連結されている。そして、ＮＭＯＳトランジスタにはアドレス信号（Ｙ＜０＞、ＹＢ＜０＞、Ｙ＜１＞、ＹＢ＜１＞、Ｙ＜２＞、ＹＢ＜２＞、Ｙ＜３＞、ＹＢ＜３＞）が順に入力される。第１、第２ＮＭＯＳトランジスタと、第３、第４ＮＭＯＳトランジスタと、第５、第６ＮＭＯＳトランジスタと、第７、第８ＮＭＯＳトランジスタは、それぞれ対にされたトランジスタでありゲートに互いに反対位相を受けて動作する。」という記載、同００８３段落の「【００８３】ビットラインに欠陥が生じていることが発見され、その欠陥カラムのアドレスが発生すると、代替活性化信号制御部１９０のフューズ（Ｆ１）がレーザビームで切断される。第１ＰＭＯＳトランジスタ（ＭＰ１）のドレインには「ハイ」信号が伝達され、最終的に第３インバータを介して「ロー」信号が出力される。」という記載、同００８４段落の「【００８４】上記のような構成を有する単位アドレスフューズ切断コーディングブロックでは、欠陥ラインのアドレス信号を受けたＮＭＯＳトランジスタと連結されたフューズはそのまま維持し、それと対をなす、反対の位相を有するＮＭＯＳトランジスタと連結されたフューズを切断する。そして、欠陥してないラインのアドレス信号を受けるＮＭＯＳトランジスタと連結されたフューズは切断させ、それと対をなす、反対の位相を有するＮＭＯＳトランジスタと連結されたフューズはそのまま維持する。」という記載、及び、同００８５段落の「【００８５】代替活性化信号発生部１９０とアドレスフューズ切断コーディングブロックが上述のように動作すると、欠陥アドレス発生時、単位フューズ切断コーディングブロックには「ロー」信号が出力され、最終的に、単位フューズ切断コーディングブロックに全て「ロー」信号が出力されると、第１ＮＯＲゲート（ＮＯＲ１）で構成されたアドレス感知部１９３から「ハイ」信号が出力され、欠陥カラムアドレス活性化信号が出力される。」という記載から、引用例２の図１９に示される「アドレスフューズ切断コーディングブロック部１９１」内の「単位アドレスフューズ切断コーディングブロック」は、互いに直列に接続されて、外部から入力される「アドレス信号（Ｙ＜０＞、ＹＢ＜０＞、Ｙ＜１＞、ＹＢ＜１＞、Ｙ＜２＞、ＹＢ＜２＞、Ｙ＜３＞、ＹＢ＜３＞）」と前記「単位アドレスフューズ切断コーディングブロック」内の「第１ないし第８フューズ」のそれぞれが記憶している「ビットライン」の欠陥情報とに応じて、「代替活性化信号制御部１９０」からの信号の「アドレス感知部１９３」への伝達の可否を決定しているものと認められる。
　
　以上のＡ〜Ｂから、引用例２には次の発明（以下「引用発明２」という。）が記載されているものと認める。
　
「ビットラインに欠陥が生じていることが発見され、その欠陥カラムのアドレスが発生すると切断されるフューズ（Ｆ１）と、プルアップキャパシタと、第１、第２、第３インバータ（ＩＮ１、ＩＮ２、ＩＮ３）と、第１ＰＭＯＳトランジスタ（ＭＰ１）とで構成され、前記ビットラインに欠陥が生じていることが発見されると「ロー」信号を出力する代替活性化信号制御部１９０と、
　単位アドレスフューズ切断コーディングブロックを多数形成させたアドレスフューズ切断コーディングブロック部１９１と、
　前記単位アドレスフューズ切断コーディングブロックに全て「ロー」信号が出力されると、欠陥カラムアドレス活性化信号を出力するアドレス感知部１９３とを備え、
　前記単位アドレスフューズ切断コーディングブロックは、互いに直列に接続されて、外部から入力されるアドレス信号（Ｙ＜０＞、ＹＢ＜０＞、Ｙ＜１＞、ＹＢ＜１＞、Ｙ＜２＞、ＹＢ＜２＞、Ｙ＜３＞、ＹＢ＜３＞）と、当該単位アドレスフューズ切断コーディングブロック内のフューズのそれぞれが記憶しているビットラインの欠陥情報とに応じて、前記代替活性化信号制御部１９０からの信号の前記アドレス感知部１９３への伝達の可否を決定する、
ことを特徴とする不揮発性強誘電体メモリ装置におけるカラム冗長回路。」
　
（２−３）引用例３
（２−３−１）引用例３：特開平０８−２７９２９９号公報に記載
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平８−２７９２９９号公報（以下「引用例３」という。）には、図１〜２とともに、次の記載がある。
　
ａ．「【０００１】
【産業上の利用分野】
本発明は、半導体集積回路および半導体メモリに係り、例えば不良メモリセルの番地を記憶するための不良アドレス記憶回路を有する集積回路に使用される
　
ｂ．「【００３４】
図１において、不良アドレス記憶回路２０は、例えば図２に示すような構成を有し、強誘電体メモリセルのアレイと、上記メモリセルからの読み出しデータをセンス増幅するラッチ型センスアンプ２０１と、上記センスアンプの読み出し出力をラッチするラッチ回路２０２と、ビット線対に対するプリチャージおよびデータ書込みを行うプリチャージ・書込み回路２０３などを備えている
【００３５】
図２において、複数個のメモリセルＭＣは、それぞれ電極間絶縁膜に強誘電体を用いた情報記憶用の強誘電体キャパシタＣと電荷転送用のＭＯＳトランジスタＱとが直列に接続されてなる強誘電体メモリセルであり、例えば行列状に配列されてメモリセルアレイを構成している
【００３６】ＷＬｉ、／ＷＬｉは、上記メモリセルアレイにおける同一行のメモリセルＭＣのトランジスタＱのゲートに共通に接続されたワード線である。ＰＬｉは、上記メモリセルアレイにおける同一行のメモリセルＭＣのキャパシタＣのプレートに共通に接続されたプレート線である。（ＢＬｉ、／ＢＬｉ）、（ＢＬｊ、／ＢＬｊ）は、上記メモリセルアレイにおける同一列のメモリセルのトランジスタの一端に共通に接続されたビット線である。
【００３７】
前記センスアンプ２０１は、例えばそれぞれ一対の入出力ノードを有し、それぞれの入出力ノード対が相補的なビット線対（ＢＬｉ、／ＢＬｉ）、（ＢＬｊ、／ＢＬｊ）に接続されたラッチ型のＮチャネルセンスアンプ２０１ＮおよびＰチャネルセンスアンプ２０１Ｐとからなり、ビット線対に読み出されたメモリセルの記憶データを検知した後にメモリセルに記憶データを書き戻すための書戻し回路を備えている
【００３８】
前記Ｎチャネルセンスアンプ２０１Ｎは、ビット線対の電位差をセンス増幅するためのものであり、ビット線対に各一端が接続され、各他端が共通に接続され、互いのゲート・ドレインが交差接続された２個のＮＭＯＳトランジスタＱ１、Ｑ２を有し、さらに、上記共通接続ノードとＶｓｓノードとの間には、Ｎチャネルセンスアンプ駆動信号ＦＳＡＮによりスイッチ駆動される駆動制御用のＮＭＯＳトランジスタＱ３接続されている
【００３９】
前記Ｐチャネルセンスアンプ２０１Ｐは、ビット線電位をリストアするためのものであり、ビット線対に各一端が接続され、各他端が共通に接続され、互いのゲート・ドレインが交差接続された２個のＰＭＯＳトランジスタＱ３、Ｑ４を有し、さらに、Ｖｃｃノードと上記共通接続ノードとの間には、Ｐチャネルセンスアンプ駆動信号ＦＳＡＰによりスイッチ駆動される駆動制御用のＰＭＯＳトランジスタＱ６が接続されている
　
ｃ．「【００９８】次に、上記メモリの冗長回路の動作について図１５を参照しながら概略的に説明する。
【００９９】電源が投入されると、パワーオン信号ＰＷＲＯＮが“Ｌ”レベルから“Ｈ”レベルに遷移し、このパワーオン信号ＰＷＲＯＮがビット線電位発生回路や自己基板バイアス発生回路などを制御してそれぞれの電位（ＶBL、ＶBBなど）の発生を制御したり、アクセス制御回路の動作の停止、解除を制御することにより電源投入時の無意味なアクセスを防止している。また、パワーオン信号ＰＷＲＯＮにより不良アドレス記憶回路の電源投入時プリチャージ回路である２０７をオンさせてビット線の全てをそれぞれＶss電位に設定することにより、強誘電体の分極が反転するおそれをなくしている。
【０１００】また、前記パワーオン信号ＰＷＲＯＮの“Ｈ”レベルから“Ｌ”レベルへの遷移を受けて全ての不良アドレス記憶回路２０のワード線、プレート線およびセンスアンプが駆動される。
【０１０１】この場合、不良アドレス記憶回路用ワード線駆動回路１０は、パワーオン信号ＰＷＲＯＮよりある時間（ＣＲ時定数分）遅延したパワーオン遅延信号ＰＷＲＷＬの遅延時間だけワード線信号ＦＷＬを生成する。これにより、前記ビット線のプリチャージ後にメモリセルのトランジスタをオン状態に駆動することが可能になる。また、前記不良アドレス記憶回路用プレートデコーダ回路１１は、ワード線信号ＦＷＬを受けてプレート線電圧ＦＶＰＬをパルス駆動する。また、
前記センスアンプ駆動回路１２は、パワーオン遅延信号ＰＷＲＷＬを受けてセンスアンプ駆動信号ＦＳＡＮ、ＦＳＡＰをパルス駆動する
【０１０２】
即ち、電源投入後にパワーオン信号ＰＷＲＯＮを受けて冗長回路が一連の動作を行い、不良アドレス記憶回路２０に記憶されている不良アドレスのデータを読み出す
　
（２−３−２）引用発明３
　引用例３の００３７段落の「【００３７】前記センスアンプ２０１は、例えばそれぞれ一対の入出力ノードを有し、それぞれの入出力ノード対が相補的なビット線対（ＢＬｉ、／ＢＬｉ）、（ＢＬｊ、／ＢＬｊ）に接続されたラッチ型のＮチャネルセンスアンプ２０１ＮおよびＰチャネルセンスアンプ２０１Ｐとからなり、ビット線対に読み出されたメモリセルの記憶データを検知した後にメモリセルに記憶データを書き戻すための書戻し回路を備えている。」という記載、同００３８段落の「【００３８】前記Ｎチャネルセンスアンプ２０１Ｎは、ビット線対の電位差をセンス増幅するためのものであり、ビット線対に各一端が接続され、各他端が共通に接続され、互いのゲート・ドレインが交差接続された２個のＮＭＯＳトランジスタＱ１、Ｑ２を有し、さらに、上記共通接続ノードとＶｓｓノードとの間には、Ｎチャネルセンスアンプ駆動信号ＦＳＡＮによりスイッチ駆動される駆動制御用のＮＭＯＳトランジスタＱ３接続されている。」という記載、及び、同００３９段落の「【００３９】前記Ｐチャネルセンスアンプ２０１Ｐは、ビット線電位をリストアするためのものであり、ビット線対に各一端が接続され、各他端が共通に接続され、互いのゲート・ドレインが交差接続された２個のＰＭＯＳトランジスタＱ３、Ｑ４を有し、さらに、Ｖｃｃノードと上記共通接続ノードとの間には、Ｐチャネルセンスアンプ駆動信号ＦＳＡＰによりスイッチ駆動される駆動制御用のＰＭＯＳトランジスタＱ６が接続されている。」という記載から、引用例３には次の発明（以下「引用発明３」という。）が記載されているものと認められる。
　
「強誘電体メモリセルのアレイと、上記メモリセルからの読み出しデータをセンス増幅するラッチ型センスアンプ２０１と、上記センスアンプの読み出し出力をラッチするラッチ回路２０２と、ビット線対に対するプリチャージ及びデータ書込みを行うプリチャージ・書込み回路２０３を備えている不良アドレス記憶回路２０において、
　前記ラッチ型センスアンプ２０１は、
　ラッチ型のＮチャネルセンスアンプ２０１Ｎ及びＰチャネルセンスアンプ２０１Ｐと、
　Ｐチャネルセンスアンプ駆動信号ＦＳＡＰを受けて、電源電圧Ｖｃｃを前記センスアンプ２０１の第１の共通接続ノードに供給する駆動制御用のＰＭＯＳトランジスタＱ６と、
　Ｎチャネルセンスアンプ駆動信号ＦＳＡＮを受けて、接地電位Ｖｓｓを前記センスアンプ２０１の第２の共通接続ノードに供給するための駆動制御用のＮＭＯＳトランジスタＱ３とを備え、
　電源投入後にパワーオン信号ＰＷＲＯＮを受けて冗長回路が一連の動作を行い、不良アドレス記憶回路２０に記憶されている不良アドレスのデータを読み出すときに、Ｐチャネルセンスアンプ駆動信号ＦＳＡＰ及びＮチャネルセンスアンプ駆動信号ＦＳＡＮがパルス駆動される不良アドレス記憶回路。」
　
（２−４）引用例４
（２−４−１）引用例４：特開２００１−１２６４６９号公報の記載
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−１２６４６９号公報（以下「引用例４」という。）には、図３とともに、次の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は、一般的には、ラッチ回路に関する。特に、本発明は、不揮発性強誘電性記憶素子を含むラッチ回路に関する
　
ｂ．「【００１７】
図３を参照すると、本発明に係わる強誘電性不揮発性ラッチの第２の実施の形態２０が示されている。図３に回路図は、トランジスタおよび強誘電性キャパシタのレベルでラッチ回路２０を示している
【００１８】
ラッチ回路２０は、示されるように、ＰチャネルトランジスタＭ１、Ｍ３、およびＮチャネルトランジスタＭ２、Ｍ０、およびセルビット線ＣＢＬ、ＣＢＬＢを含む交差結合型のセンス増幅器を含む
第２のトランスミッションゲートは、以下に詳細に更に記述されるように、ノードＣＢＬとノードＰＬＢＬＢとを結合するように使用される。２つの強誘電性キャパシタＺ０(記憶キャパシタ)、Ｚ１(負荷キャパシタ)が、ノードＰＬＢＬと接地との間に直列に結合され、中心ノードは、ノードＣＢＬに接続されている。２つの追加の強誘電性キャパシタＺ２(記憶キャパシタ)、Ｚ３(負荷キャパシタ)が、ノードＰＬＢＬＢと接地との間に直列に結合され、中心ノードは、ノードＣＢＬＢに接続されている。ＰチャネルトランジスタＭ６、Ｍ７のゲートは、共に、ＰＬＧＯＢ制御信号を受け、それらのソース／ドレインは、それぞれ、ノードＰＬＢＬＢおよびＰＬＢＬと、電源供給電圧源との間に結合されている。最後に、ＮチャネルトランジスタＭ４、Ｍ５は、それぞれ、セルビット線ＣＢＬＢ、ＣＢＬをビット線ノードＢＬＢ、ＢＬに結合し、それらのゲートは、ワード線ＷＬ制御信号によって駆動される
【００１９】ラッチ回路２０は、ビット線のパルス駆動、データのラッチ、データの再書き込みを完了するために、時間を互にずらして組まれた事象を使用する。アップのみ検知が採用される。完全トランスミッションゲートＭ９、Ｍ１１およびＭ８、Ｍ１０は、それぞれ、ＣＢＬ／ＣＢＬＢノード上のデータをノードＰＬＢＬＢ／ＰＬＢＬにおけるプレート線に戻すように使用される。このため、ＣＢＬの相補値がＰＬＢＬ上に置かれる。
強誘電性負荷キャパシタＺ１、Ｚ３は、増加された負荷／記憶キャパシタンス比を同等の大きさのＭＯＳキャパシタに対して提供する。パスゲートトランジスタＭ４、Ｍ５は、外部へまたは外部から、データを転送する
【００２０】
動作において、チップの電源が十分に高い電圧に達するとき、検出回路(不図示)がＰＬＧＯＢ信号を引き下げ、これにより、ノードＰＬＢＬ、ＰＬＢＬＢにおける個々のプレート線がパルス駆動される。十分に大きな負荷／記憶キャパシタンス比の場合には、印加されたプレート線電圧の大部分は、強誘電性キャパシタＺ０、Ｚ２の両端にわたって降下される。第１のセルビット線がしきい値電圧に達すると、他方のセルビット線が引き下げられる。
　
ｃ．「【００５０】負荷の問題
強誘電性メモリでは、強誘電性記憶キャパシタのサイズと負荷キャパシタンスの大きさとの間に重要な関係が存在する。図１３に示されるような、簡単なキャパシタ分圧器を考えよう。この単純化された例では、ＣＳは記憶キャパシタンス値を示し、ＣＬは負荷キャパシタンス値を示し、ＰＬはプレート線を示す。そして、ＣＢＬはセルビット線を示す。ＣＢＬにおける電圧は、下記の式
Ｖ(ｃｂｌ)＝Ｖ(ｐｌ)／(１＋ＣＬ／ＣＳ)
によって与えられる。ＣLの両端にわたる電圧は単純にＶ(ＣＢＬ)であり、またＣSの両端にわたる電圧はＶ(ＰＬ)−Ｖ(ＣＢＬ)である。ＣＬおよびＣＳの両端にわたる電圧は、比ＣＬ／ＣＳの関数として図１４にプロットされている。
【００５１】
Ｃ
Ｓ
に対するＣ
Ｌ
の大きな比に関しては、電圧の大部分は、Ｃ
Ｓ
の両端にわたって降下する。ビット線ＣＢＬ上には、ほとんどの信号はもたらされない。ビット線がより小さい開始電圧で開始される結果として、相補ビット線の電圧差分は小さくなり、これにより、小さいパラメータ的な不均衡に対して検知回路がさらに敏感になる。
　
（２−４−２）引用発明４
　　Ａ．引用例４の００１８段落の「【００１８】ラッチ回路２０は、示されるように、ＰチャネルトランジスタＭ１、Ｍ３、およびＮチャネルトランジスタＭ２、Ｍ０、およびセルビット線ＣＢＬ、ＣＢＬＢを含む交差結合型のセンス増幅器を含む。」という記載、及び、同００１８段落の「第２のトランスミッションゲートは、以下に詳細に更に記述されるように、ノードＣＢＬとノードＰＬＢＬＢとを結合するように使用される。２つの強誘電性キャパシタＺ０(記憶キャパシタ)、Ｚ１(負荷キャパシタ)が、ノードＰＬＢＬと接地との間に直列に結合され、中心ノードは、ノードＣＢＬに接続されている。２つの追加の強誘電性キャパシタＺ２(記憶キャパシタ)、Ｚ３(負荷キャパシタ)が、ノードＰＬＢＬＢと接地との間に直列に結合され、中心ノードは、ノードＣＢＬＢに接続されている。ＰチャネルトランジスタＭ６、Ｍ７のゲートは、共に、ＰＬＧＯＢ制御信号を受け、それらのソース／ドレインは、それぞれ、ノードＰＬＢＬＢおよびＰＬＢＬと、電源供給電圧源との間に結合されている。最後に、ＮチャネルトランジスタＭ４、Ｍ５は、それぞれ、セルビット線ＣＢＬＢ、ＣＢＬをビット線ノードＢＬＢ、ＢＬに結合し、それらのゲートは、ワード線ＷＬ制御信号によって駆動される。」という記載、及び、引用例４の図３から、「ラッチ回路２０」に、「ＰＬＧＯＢ制御信号」を受ける「ＰチャネルトランジスタＭ６」の「ゲート」により「パルス駆動」される「ノードＰＬＢＬＢ」と、「交差結合」された「センス増幅器」の「ノードＣＢＬＢ」との間に接続され、「ワード線ＷＬ制御信号」によって「ビット線ノードＢＬＢ」上の情報を格納する「強誘電性キャパシタＺ２(記憶キャパシタ)」を設けること、及び、「ＰＬＧＯＢ制御信号」を受ける「ＰチャネルトランジスタＭ７」の「ゲート」により「パルス駆動」される「ノードＰＬＢＬ」と、「交差結合」された「センス増幅器」の「ノードＣＢＬ」との間に接続され、「ワード線ＷＬ制御信号」によって「ビット線ノードＢＬ」上の情報を格納する「強誘電性キャパシタＺ０(記憶キャパシタ)」を設けること、が記載されていることは明らかである。
　
　　Ｂ．００１８段落の「２つの強誘電性キャパシタＺ０(記憶キャパシタ)、Ｚ１(負荷キャパシタ)が、ノードＰＬＢＬと接地との間に直列に結合され、中心ノードは、ノードＣＢＬに接続されている。２つの追加の強誘電性キャパシタＺ２(記憶キャパシタ)、Ｚ３(負荷キャパシタ)が、ノードＰＬＢＬＢと接地との間に直列に結合され、中心ノードは、ノードＣＢＬＢに接続されている。」という記載、及び引用例４の図３から、「ノードＣＢＬＢ」と「接地」との間に接続され、増加された負荷／記憶キャパシタンス比を提供する「強誘電性キャパシタ」「Ｚ３(負荷キャパシタ)」と、「ノードＣＢＬ」と「接地」との間に接続され、増加された負荷／記憶キャパシタンス比を提供する「強誘電性キャパシタ」「Ｚ１(負荷キャパシタ)」が記載されている。
　
　以上Ａ、Ｂから、引用例４には次の発明（以下「引用発明４」という。）が記載されているものと認められる。
　
「ＰＬＧＯＢ制御信号を受けるＰチャネルトランジスタＭ６のゲートによりパルス駆動されるノードＰＬＢＬＢと、交差結合されたセンス増幅器のノードＣＢＬＢとの間に接続され、ワード線ＷＬ制御信号によってビット線ノードＢＬＢ上の情報を格納する強誘電性キャパシタＺ２(記憶キャパシタ)と、
　前記ＰＬＧＯＢ制御信号を受けるＰチャネルトランジスタＭ７のゲートによりパルス駆動されるノードＰＬＢＬと、交差結合されたセンス増幅器のノードＣＢＬとの間に接続され、ワード線ＷＬ制御信号によってビット線ノードＢＬ上の情報を格納する強誘電性キャパシタＺ０(記憶キャパシタ)と、
　前記ノードＣＢＬＢと接地との間に接続され、増加された負荷／記憶キャパシタンス比を提供する強誘電性キャパシタＺ３(負荷キャパシタ)と、
　前記ノードＣＢＬと前記接地との間に接続され、増加された負荷／記憶キャパシタンス比を提供する強誘電性キャパシタＺ１(負荷キャパシタ)と、
を有し、
　十分に大きな前記負荷／記憶キャパシタンス比により、印加された前記ノードＰＬＢＬＢ及びＣＢＬＢの電圧の大部分は、前記強誘電性キャパシタＺ０、Ｚ２の両端にわたって降下することで、前記センス増幅器をさらに敏感にさせることを特徴とする不揮発性強誘電性記憶素子を含むラッチ回路２０。」
　
（３）対比
（３−１）補正発明と引用発明１との対比
　　ア．引用発明１は、「不良ビットのプログラミングアドレスＦ１ｉ、／Ｆ１ｉ（ｉ＝０、１…ｎ）がそれぞれ書き込まれる」「単位メモリセル」と、「前記不良ビットのプログラミングアドレスＦ１ｉ、／Ｆ１ｉ（ｉ＝０、１…ｎ）と、入力アドレス信号Ａｉ（ｉ＝０、１…ｎ）から生成した内部アドレス信号Ａｉ、／Ａｉ（ｉ＝０、１…ｎ）との比較をそれぞれ行う」「ＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路」とを、それぞれ、「複数」備えている。
　そして、各１つの「前記単位メモリセル」と「当該単位メモリセルに対応する前記ＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路」とで「冗長コード化セル」を「構成し」ている。
　したがって、引用発明１の「不良ビットのプログラミングアドレスＦ１ｉ、／Ｆ１ｉ（ｉ＝０、１……ｎ）がそれぞれ書き込まれる複数の単位メモリセル」と、「前記不良ビットのプログラミングアドレスＦ１ｉ、／Ｆ１ｉ（ｉ＝０、１……ｎ）と、入力アドレス信号Ａｉ（ｉ＝０、１…ｎ）から生成した内部アドレス信号Ａｉ、／Ａｉ（ｉ＝０、１……ｎ）との比較をそれぞれ行う、複数のＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１……ｎ）を含む回路が互いに並列に配置されて」いる「強誘導体キャパシタメモリセルを含む半導体記憶装置」は、補正発明の「複数の冗長コード化セルを備えた不揮発性強誘電体メモリ装置」に相当する。
　
　　イ．補正発明において「冗長マスタセル」とは、如何なるものであるか、本願明細書の記載を参酌すると、００４４段落に「冗長マスタセル８０は複数の冗長コード化セルの全体を活性化させるか又は非活性化させるかを決めるためのものである。……冗長マスタセル８０がデフォルト状態の場合には非活性化状態で‘ハイ’レベルのマスタ信号が出力される。……冗長マスタセル８０が活性化状態であれば‘ロー’レベルのマスタ信号が出力される。」と、００６１段落に「従って、冗長使用中にはマスタ信号がＰＲＥＣの信号によって‘ロー’レベルとなったり‘ハイ’レベルとなるが、冗長動作が行われない場合には第１１ノードが‘ロー’レベルであるので第１１ＮＭＯＳトランジスタＮＭ１１が常にターンオフ状態となる。」と、００８１段落に「前述したように冗長を用いるときにはトランジスタＮＭ１１がＯＮであるので、ＰＲＥＣの信号によってマスタ信号が‘ロー’レベルとなったり‘ハイ’レベルとなり得る。」と、それぞれ、記載されている。
　したがって、補正発明の「冗長マスタセル」とは、本願明細書の記載を参酌すれば、「冗長を用いるとき」に「活性化状態」にされて、「複数の冗長コード化セルの全体を活性化させる」ための信号を生成する「セル」であると解される。
　これに対して、引用発明１の「プリチャージ信号ＰＲがそのゲート端子に入力され」て「出力Ｖｏｕｔのノード」を「予め“Ｈ”レベルにプリチャージ」する「ＰチャネルＭＯＳＦＥＴにより」は、もし、「プリチャージ信号ＰＲがそのゲート端子に入力され」ないときは「出力Ｖｏｕｔのノード」を「“Ｈ”レベルにプリチャージ」することができない。そして、「出力Ｖｏｕｔのノード」が「“Ｈ”レベルにプリチャージ」されないときは、引用発明１の「冗長コード化セル」における「当該単位メモリセルに対応する前記ＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１……ｎ）を含む回路」は、「予め“Ｈ”レベルにプリチャージされている出力Ｖｏｕｔのノードを放電して“Ｌ”レベルに低下させ」ることができないことは、明らかである。
　したがって、引用発明１の「プリチャージ信号ＰＲがそのゲート端子に入力される」と「予め“Ｈ”レベルにプリチャージされている出力Ｖｏｕｔのノードを放電して“Ｌ”レベル」にする「ＰチャネルＭＯＳＦＥＴ」と、補正発明の「冗長マスタセル」とは、「複数の冗長コード化セルの全体を活性化させる」ための信号を生成する回路である点で共通する。
　
　　ウ．引用発明１の、「前記単位メモリセルにおける、第１のＰチャネルＭＯＳＦＥＴのドレイン端子と第１のＮチャネルＭＯＳＦＥＴのドレイン端子との接続点を第３ノードとし、第２のＰチャネルＭＯＳＦＥＴのドレイン端子と第２のＮチャネルＭＯＳＦＥＴのドレイン端子との接続点を第２ノードとした場合」における、前記「第１ノード」、「第２ノード」及び「第３ノード」は、それぞれ、補正発明の「第１ノード」、「第２ノード」及び「第３ノード」に、相当する。
　したがって、引用発明１の「それぞれのソース端子が共通に接続されて電源電位Ｖｃｃが供給される前記第１ノードに接続され、それぞれのドレイン端子が前記第２、第３ノードに連結された前記第１及び第２のＰチャネルＭＯＳＦＥＴを有する第１ラッチ」は、補正発明の「一方のノードが前記第１ノードに連結され、他方の２つのノードが第２，第３ノードと１対１に連結された第１ラッチ」に相当する。
　
　　エ．引用発明１の「書込ワード線ＷＬ」上の信号は、補正発明の「ライト制御信号」に相当する。
　また、引用発明１の「書き込もうとする前記プログラミングアドレスＦ１ｉ（ｉ＝０、１……ｎ）」の信号、及び、「書き込もうとする前記プログラミングアドレスＦ１ｉ（ｉ＝０、１……ｎ）と相補のプログラミングアドレス／Ｆ１ｉ（ｉ＝０、１……ｎ）」は、「書き込まれる」「不良ビットのプログラミングアドレスＦ１ｉ、／Ｆ１ｉ（ｉ＝０、１…ｎ）」である。これに対して、補正発明の「ライトする第１データ信号」、及び、「ライトする、前記第１データ信号と逆の第２データ信号」は、図７及び本願明細書の００３０段落の「第１、第２アドレス信号（ＡＤＤ、ＡＤＤＢ）」との記載から、いずれも、アドレス「データ」の信号であると解される。
　よって、引用発明１の「不良ビットのプログラミングアドレス」である、「書き込もうとする前記プログラミングアドレスＦ１ｉ（ｉ＝０、１……ｎ）」の信号、及び、「書き込もうとする前記プログラミングアドレスＦ１ｉ（ｉ＝０、１……ｎ）と相補のプログラミングアドレス／Ｆ１ｉ（ｉ＝０、１……ｎ）」と、補正発明の「ライトする第１データ信号」、及び、「ライトする、前記第１データ信号と逆の第２データ信号」は、ライトする第１アドレスデータ信号、及び、ライトする前記第１アドレスデータ信号と逆の第２アドレスデータ信号である点で共通する。
　したがって、引用発明１の「書込ワード線ＷＬにゲート端子が接続され、前記第３ノードにソース端子が接続され、ドレイン端子に書き込もうとする前記プログラミングアドレスＦ１ｉ（ｉ＝０、１……ｎ）が入力されるＮチャネルＭＯＳＦＥＴ」と、補正発明の「ゲート端にライト制御信号が入力され、ソース端に前記第２ノードの信号が伝達され、ドレイン端にライトする第１データ信号が入力される第１ＮＭＯＳトランジスタ」とは、ゲート端にライト制御信号が入力され、ソース端に前記第２ノードの信号が伝達され、ドレイン端にライトする第１アドレスデータ信号が入力される第１ＮＭＯＳトランジスタである点で共通する。
　そして、引用発明１の「前記書込ワード線ＷＬにゲート端子が接続され、前記第２ノードにソース端子が接続され、ドレイン端子に書き込もうとする前記プログラミングアドレスＦ１ｉ（ｉ＝０、１……ｎ）と相補のプログラミングアドレス／Ｆ１ｉ（ｉ＝０、１……ｎ）が入力されるＮチャネルＭＯＳＦＥＴ」と、補正発明の「ゲート端にライト制御信号が入力され、ソース端に前記第３ノードの信号が伝達され、ドレイン端にライトする、前記第１データ信号と逆の第２データ信号が入力される第２ＮＭＯＳトランジスタ」とは、ゲート端にライト制御信号が入力され、ソース端に前記第３ノードの信号が伝達され、ドレイン端にライトする、第１アドレスデータ信号と逆の第２アドレスデータ信号が入力される第２ＮＭＯＳトランジスタである点で共通する。
　
　　オ．引用発明１の「第２ラッチ」における「それぞれのソース端子が共通に接続され」た当該「接続」点は、補正発明の「一方のノード」が「連結され」た「第４ノード」に相当する。
　したがって、引用発明１の「それぞれのソース端子が共通に接続されて接地電位が供給される第４ノードに接続され、それぞれのドレイン端子が前記第２、第３ノードに連結された第１のＮチャネルＭＯＳＦＥＴ及び第２のＮチャネルＭＯＳＦＥＴを有する第２ラッチ」は、補正発明の「一方のノードが前記第４ノードに連結され、他方の２つのノードが第２，第３ノードと１対１に連結された第２ラッチ」に相当する。
　
　　カ．引用発明１の「固定電位Ｖｃｐ」は、「電位」信号であるといえる。したがって、引用発明１の「固定電位Ｖｃｐの供給端」と、補正発明の「第３制御信号の入力ノード」とは、第３信号の入力ノードである点で共通する。
　また、引用発明１の「不良ビットのアドレス信号Ｆ１ｉ（ｉ＝０、１…ｎ）」は、「前記プログラミングアドレスＦ１ｉ（ｉ＝０、１…ｎ）がドレイン端子に入力される前記ＮチャネルＭＯＳＦＥＴのソース端子から出力される」信号であるが、この点は、補正発明の「欠陥セルの第１アドレス信号」が、本願の図１２に記載される「第１ＮＭＯＳトランジスタＮＭ１」のソース端子から出力される信号であることと同じであるから、補正発明の「欠陥セルの第１アドレス信号」に相当する。
　したがって、引用発明１の「固定電位Ｖｃｐの供給端と前記第２ノードとの間に配置され、不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号である書込ワード線ＷＬ上の信号により、前記プログラミングアドレスＦ１ｉ（ｉ＝０、１…ｎ）がドレイン端子に入力される前記ＮチャネルＭＯＳＦＥＴのソース端子から出力される不良ビットのアドレス信号Ｆ１ｉ（ｉ＝０、１…ｎ）を保持する第１の強誘電体キャパシタ」と、補正発明の「第３制御信号の入力ノードと前記第２ノードの間に構成され、前記ライト制御信号により欠陥セルの第１アドレス信号が格納される第１強誘電体キャパシタ」とは、第３信号の入力ノードと前記第２ノードの間に構成され、前記ライト制御信号により欠陥セルの第１アドレス信号が格納される第１強誘電体キャパシタである点で共通する。
　そして、引用発明１の「前記固定電位Ｖｃｐの供給端と前記第３ノードとの間に配置され、不良ビットのアドレスで活性化されて、前記書込ワード線ＷＬ上の信号により、前記プログラミングアドレス／Ｆ１ｉ（ｉ＝０、１…ｎ）がドレイン端子に入力される前記ＮチャネルＭＯＳＦＥＴのソース端子から出力される不良ビットのアドレス信号／Ｆ１ｉ（ｉ＝０、１…ｎ）を保持する第２の強誘電体キャパシタ」と、補正発明の「前記第３制御信号の入力ノードと前記第３ノードの間に構成され、前記ライト制御信号により前記第１アドレス信号と反対の第２アドレス信号が格納される第２強誘電体キャパシタ」とは、第３信号の入力ノードと前記第３ノードの間に構成され、前記ライト制御信号により前記第１アドレス信号と反対の第２アドレス信号が格納される第２強誘電体キャパシタである点で共通する。
　
　　キ．引用発明１の「単位メモリセル」は、「不良ビットのプログラミングアドレスＦ１ｉ、／ＦＦ１ｉ（ｉ＝０、１…ｎ）」を「保持」するものであるから、補正発明の「データ記録部」に相当する。
　
　　ク．引用発明１の「前記ＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路」における「直列接続の前記ＮチャネルＭＯＳＦＥＴＱ１ｉ（ｉ＝０、１…ｎ）及びＮチャネルＭＯＳＦＥＴ」及び「直列接続の前記ＮチャネルＭＯＳＦＥＴ／Ｑ１ｉ（ｉ＝０、１…ｎ）及びＮチャネルＭＯＳＦＥＴ」とは、いずれもスイッチ機能を有することは明らかである。
　そして、「前記複数のＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路」が「比較した各アドレス」が「１個でも一致しない場合にはプリチャージ信号ＰＲがそのゲート端子に入力されるＰチャネルＭＯＳＦＥＴにより予め“Ｈ”レベルにプリチャージされている出力Ｖｏｕｔのノードを放電して“Ｌ”レベルに低下させ、逆にすべての前記各アドレスが一致する場合には前記プリチャージされている出力Ｖｏｕｔのレベルを低下させず、選択されるメモリセルが不良であることを示すことでスペアアドレスを選択させる」ものである。
　すなわち、前記「直列接続の前記ＮチャネルＭＯＳＦＥＴＱ１ｉ（ｉ＝０、１…ｎ）及びＮチャネルＭＯＳＦＥＴ」及び「直列接続の前記ＮチャネルＭＯＳＦＥＴ／Ｑ１ｉ（ｉ＝０、１…ｎ）及びＮチャネルＭＯＳＦＥＴ」は、「プリチャージ信号ＰＲがそのゲート端子に入力されるＰチャネルＭＯＳＦＥＴにより予め“Ｈ”レベルにプリチャージされている出力Ｖｏｕｔ」を後段に伝達させるか否かを決定することで、「選択されるメモリセルが不良であることを示すことでスペアアドレスを選択させる」という冗長切り替え動作を行わせるか否かを決定するためのスイッチとしての機能を有していることは明らかである。
　そして、引用例１の図７から、前記「直列接続の前記ＮチャネルＭＯＳＦＥＴＱ１ｉ（ｉ＝０、１…ｎ）及びＮチャネルＭＯＳＦＥＴ」及び「直列接続の前記ＮチャネルＭＯＳＦＥＴ／Ｑ１ｉ（ｉ＝０、１…ｎ）及びＮチャネルＭＯＳＦＥＴ」は、「内部アドレス信号」Ａｉ、／Ａｉ（ｉ＝０、１…ｎ）と、「第１の強誘電体キャパシタ」と「第２強誘電体キャパシタ」が保持した「不良ビットのアドレス信号」Ｆ１ｉ、／Ｆ１ｉ（ｉ＝０、１…ｎ）により、導通制御されることは、明らかである。
　したがって、引用発明１の「前記ＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１……ｎ）を含む回路」における「直列接続の前記ＮチャネルＭＯＳＦＥＴＱ１ｉ（ｉ＝０、１……ｎ）及びＮチャネルＭＯＳＦＥＴ」及び「直列接続の前記ＮチャネルＭＯＳＦＥＴ／Ｑ１ｉ（ｉ＝０、１……ｎ）及びＮチャネルＭＯＳＦＥＴ」と、補正発明の「他の冗長コード化セルのスイッチ部と直列に接続され、前記第１データ信号および前記第２データ信号と、前記第１アドレス信号および前記第２アドレス信号とに応じて、前記冗長マスタセルからのマスタ信号の伝達の可否を決定するためのスイッチ部」とは、前記第１アドレス信号および前記第２アドレス信号とに応じて、「複数の冗長コード化セルの全体を活性化させる」ための信号を生成する回路が出力した信号の伝達の可否を決定するためのスイッチ部である点で共通する。
　
　　ケ．そして、引用発明１の「不揮発性強誘電体メモリ装置」と、補正発明の「不揮発性強誘電体メモリ装置」とは、不揮発性強誘電体メモリ装置である点で一致する。
　
（３−２）一致点と相違点
　以上を総合すると、補正発明と引用発明１とは、
（一致点）
「複数の冗長コード化セルの全体を活性化させるための信号を生成する回路と複数の冗長コード化セルを備えた不揮発性強誘電体メモリ装置の冗長コード化セルであって、
　前記冗長コード化セルのそれぞれは、
　一方のノードが前記第１ノードに連結され、他方の２つのノードが第２，第３ノードと１対１に連結された第１ラッチと、
　ゲート端にライト制御信号が入力され、ソース端に前記第２ノードの信号が伝達され、ドレイン端にライトする第１アドレスデータ信号が入力される第１ＮＭＯＳトランジスタと、
　ゲート端にライト制御信号が入力され、ソース端に前記第３ノードの信号が伝達され、ドレイン端にライトする、前記第１アドレスデータ信号と逆の第２アドレスデータ信号が入力される第２ＮＭＯＳトランジスタと、
　一方のノードが前記第４ノードに連結され、他方の２つのノードが第２，第３ノードと１対１に連結された第２ラッチと、
　第３信号の入力ノードと前記第２ノードの間に構成され、前記ライト制御信号により欠陥セルの第１アドレス信号が格納される第１強誘電体キャパシタ
　前記第３信号の入力ノードと前記第３ノードの間に構成され、前記ライト制御信号により前記第１アドレス信号と反対の第２アドレス信号が格納される第２強誘電体キャパシタと、
　を備えたデータ記録部と、
　前記第１アドレス信号及び前記第２アドレス信号とに応じて、複数の冗長コード化セルの全体を活性化させるための信号を生成する回路が出力した信号の伝達の可否を決定するためのスイッチ部と、
　から構成されることを特徴とする不揮発性強誘電体メモリ装置の冗長コード化セル。」
である点で一致し、次の各点で相違する。
　
（相違点１）
　補正発明は「冗長マスタセル」を備えているのに対して、引用発明１の「プリチャージ信号ＰＲがそのゲート端子に入力される」と「予め“Ｈ”レベルにプリチャージされている出力Ｖｏｕｔのノードを放電して“Ｌ”レベル」にする「ＰチャネルＭＯＳＦＥＴ」は、複数の「冗長コード化セル」の全体を活性化させるための信号を生成する回路であるものの、冗長セルであるとまでは言えない点。
　
（相違点２）
　補正発明は、「第１制御信号ＥＮＰを受けて電源電圧を第１ノードに伝達するための第１ＰＭＯＳトランジスタ」及び「第２制御信号を受けて接地電圧を第４ノードに伝達するための第５ＮＭＯＳトランジスタ」を備えているのに対して、引用発明１は、このような構成を備えていない点。
　
（相違点３）
　補正発明は、「ドレイン端にライトする第１データ信号が入力される第１ＮＭＯＳトランジスタ」と「ドレイン端にライトする、前記第１データ信号と逆の第２データ信号が入力される第２ＮＭＯＳトランジスタ」を備えるのに対して、引用発明１は「ドレイン端子に書き込もうとする前記不良ビットのプログラミングアドレスＦ１ｉ（ｉ＝０、１…ｎ）が入力されるＮチャネルＭＯＳＦＥＴ」と「ドレイン端子に書き込もうとする前記不良ビットのプログラミングアドレスＦ１ｉ（ｉ＝０、１…ｎ）と相補のプログラミングアドレス／Ｆ１ｉ（ｉ＝０、１…ｎ）が入力されるＮチャネルＭＯＳＦＥＴ」を備える点。
　
（相違点４）
　補正発明の「第１強誘電体キャパシタ」と「第２強誘電体キャパシタ」は、「第３制御信号の入力ノード」と「前記第２ノード」または「前記第３ノード」の間に「構成され」ているのに対して、引用発明の「第１の強誘電体キャパシタ」と「第２の強誘電体キャパシタ」は、「固定電位Ｖｃｐの供給端」と「前記第２ノード」または「前記第３ノード」との間に「配置され」ている点。
　
（相違点５）
　補正発明は、「前記第２ノードと電圧端の間に構成された第３強誘電体キャパシタ」及び「前記第３ノードと電圧端の間に構成された第４強誘電体キャパシタ」を備えているのに対して、引用発明１には、このような構成が備えられていない点。
　
（相違点６）
　補正発明は、「他の冗長コード化セルのスイッチ部と直列に接続され、前記第１データ信号および前記第２データ信号と、前記第１アドレス信号および前記第２アドレス信号とに応じて、前記冗長マスタセルからのマスタ信号の伝達の可否を決定するためのスイッチ部」を有するのに対して、引用発明１は、「互いに並列に配置されて」いるとともに、「前記第２ノードの電圧及び前記内部アドレスＡｉ（ｉ＝０、１…ｎ）」及び「前記第３ノードの電圧及び前記内部アドレス／Ａｉ（ｉ＝０、１…ｎ）」が「供給され」て、「プリチャージ信号ＰＲがそのゲート端子に入力される」と「予め“Ｈ”レベルにプリチャージされている出力Ｖｏｕｔのノードを放電して“Ｌ”レベル」にする「ＰチャネルＭＯＳＦＥＴ」の前記「出力Ｖｏｕｔ」を後段に伝達させるか否かを決定するスイッチ部として、「直列接続の前記ＮチャネルＭＯＳＦＥＴＱ１ｉ（ｉ＝０、１……ｎ）及びＮチャネルＭＯＳＦＥＴ」及び「直列接続の前記ＮチャネルＭＯＳＦＥＴ／Ｑ１ｉ（ｉ＝０、１……ｎ）及びＮチャネルＭＯＳＦＥＴ」を備える点。
　
（４）相違点についての当審の判断
（４−１）相違点１、３及び６について
　　ア．相違点１、３及び６は互いに関連しているのでまとめて検討する。
　
　　イ．引用発明２に記載されているように、
「ビットラインに欠陥が生じていることが発見され、その欠陥カラムのアドレスが発生すると切断されるフューズ（Ｆ１）と、プルアップキャパシタと、第１、第２、第３インバータ（ＩＮ１、ＩＮ２、ＩＮ３）と、第１ＰＭＯＳトランジスタ（ＭＰ１）とで構成され、前記ビットラインに欠陥が生じていることが発見されると「ロー」信号を出力する代替活性化信号制御部１９０と、
　単位アドレスフューズ切断コーディングブロックを多数形成させたアドレスフューズ切断コーディングブロック部１９１と、
　前記単位アドレスフューズ切断コーディングブロックに全て「ロー」信号が出力されると、欠陥カラムアドレス活性化信号を出力するアドレス感知部１９３とを備え、
　前記単位アドレスフューズ切断コーディングブロックは、互いに直列に接続されて、外部から入力されるアドレス信号（Ｙ＜０＞、ＹＢ＜０＞、Ｙ＜１＞、ＹＢ＜１＞、Ｙ＜２＞、ＹＢ＜２＞、Ｙ＜３＞、ＹＢ＜３＞）と、当該単位アドレスフューズ切断コーディングブロック内のフューズのそれぞれが記憶しているビットラインの欠陥情報とに応じて、前記代替活性化信号制御部１９０からの信号の前記アドレス感知部１９３への伝達の可否を決定する、
ことを特徴とする不揮発性強誘電体メモリ装置におけるカラム冗長回路。」は従来公知の技術事項である。
　ここで、前記代替活性化信号制御部１９０は、「ビットラインに欠陥が生じていることが発見され」た場合にだけ、「互いに直列に接続され」た「単位アドレスフューズ切断コーディングブロック」を「活性化」して動作させていることは明らかである。
　
　　ウ．上記引用発明２における「代替活性化信号制御部１９０」及び「アドレスフューズ切断コーディングブロック部１９１」は、補正発明の「冗長マスタセル」及び「前記冗長マスタセルからのマスタ信号の伝達の可否を決定するためのスイッチ部」にそれぞれ相当してものと認められる。
　
　　エ．そして、処理の効率化や低消費電力化は、引用発明１の「強誘導体キャパシタメモリセルを含む半導体記憶装置の冗長コード化セル」も当然に有する課題であると認められる。
　してみれば、引用発明１において、「プリチャージ信号ＰＲがそのゲート端子に入力されるＰチャネルＭＯＳＦＥＴ」は、いかなる場合に「プリチャージ信号ＰＲ」が供給されて「プリチャージ」動作を行うか不明であるが、これを、「ビットラインに欠陥が生じていることが発見され」た場合にだけ「プリチャージ」動作を行わせることで、「ビットラインに欠陥が生じていることが発見され」た場合にだけ前記「複数のＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路」を動作させて、前記動作を効率化させ、低消費電力化を図ろうと想起することは、引用例２に接した当業者であれば、当然に想起し得たものと認められる。
　
　　オ．ところで、引用発明１の「前記不良ビットのプログラミングアドレスＦ１ｉ、／Ｆ１ｉ（ｉ＝０、１…ｎ）と、入力アドレス信号Ａｉ（ｉ＝０、１…ｎ）から生成した内部アドレス信号Ａｉ、／Ａｉ（ｉ＝０、１…ｎ）との比較をそれぞれ行う、複数のＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路」は、「互いに並列に配置されて」、「前記複数のＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路が比較した各アドレスが、１個でも一致しない場合にはプリチャージ信号ＰＲがそのゲート端子に入力されるＰチャネルＭＯＳＦＥＴにより予め“Ｈ”レベルにプリチャージされている出力Ｖｏｕｔのノードを放電して“Ｌ”レベルに低下させ、逆にすべての前記各アドレスが一致する場合には前記プリチャージされている出力Ｖｏｕｔのレベルを低下させ」ない、という動作を行う。すなわち、「スイッチ部」として動作する前記「ＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路」は、「複数」が「互いに並列に配置され」ることで、ＮＡＮＤ回路を構成している。
　しかしながら、「外部から入力されるアドレス信号（Ｙ＜０＞、ＹＢ＜０＞、Ｙ＜１＞、ＹＢ＜１＞、Ｙ＜２＞、ＹＢ＜２＞、Ｙ＜３＞、ＹＢ＜３＞）と、当該単位アドレスフューズ切断コーディングブロック内のフューズのそれぞれが記憶しているビットラインの欠陥情報とに応じて、前記代替活性化信号制御部１９０からの信号の前記アドレス感知部１９３への伝達の可否を決定する」「単位アドレスフューズ切断コーディングブロック」を、「互いに直列に接続」することは、引用例２に記載されている。
　さらに、電子回路技術において、複数のスイッチ部を直列に接続して、ＮＡＮＤ回路ないしＡＮＤ回路を構成することは、以下に示す周知例１〜２に記載されるように、周知技術にすぎない。
　してみれば、「前記複数のＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路が比較した各アドレスが、１個でも一致しない場合にはプリチャージ信号ＰＲがそのゲート端子に入力されるＰチャネルＭＯＳＦＥＴにより予め“Ｈ”レベルにプリチャージされている出力Ｖｏｕｔのノードを放電して“Ｌ”レベルに低下させ、逆にすべての前記各アドレスが一致する場合には前記プリチャージされている出力Ｖｏｕｔのレベルを低下させ」ない、という動作を行わせるために、前記「複数のＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路」を、「互いに並列」に接続するか、互いに直列に接続して「出力Ｖｏｕｔ」を後段に順次に伝達させるかは、当業者が必要に応じて適宜に選択し得た事項であると認められる。
　
　　カ．また、引用発明１の「前記ＮチャネルＭＯＳＦＥＴＱ１ｉ（ｉ＝０、１…ｎ）」に「直列接続」された「ＮチャネルＭＯＳＦＥＴ」、及び、「前記ＮチャネルＭＯＳＦＥＴ／Ｑ１ｉ（ｉ＝０、１…ｎ）」に「直列接続」された「ＮチャネルＭＯＳＦＥＴ」の「ゲート端子」には、「書込ワード線ＷＬにゲート端子が接続され」た２つの「ＮチャネルＭＯＳＦＥＴ」の各「ドレイン端子」に入力される「相補」の「不良ビットのプログラミングアドレス」Ｆ１ｉ、／Ｆ１ｉ「（ｉ＝０、１…ｎ）」ではなく、「内部アドレス信号Ａｉ、／Ａｉ（ｉ＝０、１…ｎ）」が入力される。
　ここで、前記「不良ビットのプログラミングアドレス」Ｆ１ｉ、／Ｆ１ｉ「（ｉ＝０、１…ｎ）」とは、指定された「入力アドレス信号Ａｉ（ｉ＝０、１…ｎ）」の「ビット」が「不良」であったときの、当該「入力アドレス信号Ａｉ（ｉ＝０、１…ｎ）」から生成した「内部アドレス信号Ａｉ、／Ａｉ（ｉ＝０、１…ｎ）」であることは、明らかである。
　そして、前記「書込ワード線ＷＬにゲート端子が接続され」た２つの「ＮチャネルＭＯＳＦＥＴ」は、当該各「ゲート端子」に供給される「不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号である書込ワード線ＷＬ上の信号」が「活性化」されたときに導通すると認められる。すなわち、指定された「入力アドレス信号Ａｉ（ｉ＝０、１…ｎ）」の「ビット」に「不良」がなければ、前記２つの「ＮチャネルＭＯＳＦＥＴ」は遮断しているから、この時、前記２つの「ＮチャネルＭＯＳＦＥＴ」の「ドレイン端子」に何らかのアドレス信号を入力しても、「第１の強誘電体キャパシタ」及び「第２の強誘電体キャパシタ」が「保持」する情報は影響されない。
　してみれば、引用例１の図７において、「メモリセル２３０」に「不良ビットのプログラミングアドレス」Ｆ１ｉ、／Ｆ１ｉが供給しているが、これは、前記「メモリセル２３０」に前記「不良ビットのプログラミングアドレス」Ｆ１ｉ、／Ｆ１ｉを記憶させるときの状態を示したものであって、実際には、前記「メモリセル２３０」に、同図の「比較回路２３２」と同様に、「内部アドレス信号Ａｉ、／Ａｉ」が供給され、「書込ワード線ＷＬにゲート端子が接続され」た２つの「ＮチャネルＭＯＳＦＥＴ」が、当該「ゲート端子」に「不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号である書込ワード線ＷＬ上の信号」が供給されて「活性化」され導通するときに、前記「メモリセル２３０」は、「不良ビット」の前記「内部アドレス信号Ａｉ、／Ａｉ」を、「不良ビットのプログラミングアドレス」Ｆ１ｉ、／Ｆ１ｉとして取り込んでいる蓋然性が高い。
　
　　キ．なお、半導体装置において、入力ポート数を減らそうとすることは、きわめて一般的な技術課題である。
　したがって、仮に、引用例１には、「書込ワード線ＷＬにゲート端子が接続され」た２つの「ＮチャネルＭＯＳＦＥＴ」の各「ドレイン端子」に「内部アドレス信号Ａｉ、／Ａｉ」を供給することが記載されていなかったとしても、引用発明１において、「前記ＮチャネルＭＯＳＦＥＴＱ１ｉ（ｉ＝０、１…ｎ）」に「直列接続」された「ＮチャネルＭＯＳＦＥＴ」及び「前記ＮチャネルＭＯＳＦＥＴ／Ｑ１ｉ（ｉ＝０、１…ｎ）」に「直列接続」された「ＮチャネルＭＯＳＦＥＴ」の各「ゲート端子」に加え、前記「書込ワード線ＷＬにゲート端子が接続され」た２つの「ＮチャネルＭＯＳＦＥＴ」の各「ドレイン端子」にも、前記「内部アドレス信号Ａｉ、／Ａｉ（ｉ＝０、１…ｎ）」を入力して、前記「書込ワード線ＷＬにゲート端子が接続され」た２つの「ＮチャネルＭＯＳＦＥＴ」の各「ゲート端子」に、「不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号である書込ワード線ＷＬ上の信号」が入力された場合にのみ、前記２つの「ＮチャネルＭＯＳＦＥＴ」の各「ソート端子」に「不良ビットのプログラミングアドレスＦ１ｉ、／Ｆ１ｉ（ｉ＝０、１…ｎ）」が現れるようになすことで、入力ポート数を減らすことは、当業者であれば、当然になし得たものと認められる。
　
　　ク．以上から、引用発明１において、「プリチャージ信号ＰＲがそのゲート端子に入力される」と「予め“Ｈ”レベルにプリチャージされている出力Ｖｏｕｔのノードを放電して“Ｌ”レベル」にする「ＰチャネルＭＯＳＦＥＴ」を、ビットラインに欠陥が生じていることが発見された場合にだけ「プリチャージ」動作を行わせるという、冗長機能を有するセルとするとともに、「直列接続の前記ＮチャネルＭＯＳＦＥＴＱ１ｉ（ｉ＝０、１……ｎ）及びＮチャネルＭＯＳＦＥＴ」及び「直列接続の前記ＮチャネルＭＯＳＦＥＴ／Ｑ１ｉ（ｉ＝０、１……ｎ）及びＮチャネルＭＯＳＦＥＴ」をそれぞれ備える「複数のＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路」を互いに直列に配置し、「前記ＮチャネルＭＯＳＦＥＴＱ１ｉ（ｉ＝０、１…ｎ）」に「直列接続」された「ＮチャネルＭＯＳＦＥＴ」及び「前記ＮチャネルＭＯＳＦＥＴ／Ｑ１ｉ（ｉ＝０、１…ｎ）」に「直列接続」された「ＮチャネルＭＯＳＦＥＴ」の各「ゲート端子」に加え、前記「書込ワード線ＷＬにゲート端子が接続され」た２つの「ＮチャネルＭＯＳＦＥＴ」の各「ドレイン端子」にも、前記「内部アドレス信号Ａｉ、／Ａｉ（ｉ＝０、１…ｎ）」を入力することで、前記「書込ワード線ＷＬにゲート端子が接続され」た２つの「ＮチャネルＭＯＳＦＥＴ」の各「ドレイン端子」に入力される前記「内部アドレス信号Ａｉ、／Ａｉ（ｉ＝０、１…ｎ）」と、「第１の強誘電体キャパシタ」と「第２強誘電体キャパシタ」が保持した「前記不良ビットのプログラミングアドレスＦ１ｉ、／Ｆ１ｉ（ｉ＝０、１……ｎ）」との比較をそれぞれ行わせて、前記冗長機能を有するセルが出力した信号を後段の回路に伝達させるか否かを決定させることは、当業者が容易に想到し得たものと認められる。
　
　　ケ．周知例１：特開昭６３−１７５２９７号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開昭６３−１７５２９７号公報には、第３図とともに次の記載がある。
・「２．特許請求の範囲
　（１）少なくとも周辺回路がＮチャネル型トランジスタとＰチャネル型トランジスタで構成され、
　メモリアレイが
複数のスイッチングＦＥＴを直列に接続したＮＡＮＤメモリ
　
・「〔従来の技術〕
　従来のＣＭＯＳマスクＲＯＭ装置におけるＮＡＮＤメモリからセンスアンプまでの回路として第３図に示す回路がある。図においてＱｌ、Ｑ４、Ｑ６はＰチャネル型トランジスタ（以下、Ｐ型Ｔｒという）、Ｑ２、Ｑ３、Ｑ５、Ｑ７、ＱＢ、Ｑｌ０〜Ｑｌ３、Ｑｌ５〜Ｑ１９、Ｑ２１、Ｑ２２、Ｑ２４〜Ｑ２８はＮチャネル型トランジスタ（以下、Ｎ型Ｔｒという）、Ｑ９、Ｑｌ４、Ｑ２０、Ｑ２３はディプレッション型トランジスタ（以下、Ｄ型Ｔｒという）、ＣＥはチップイネーブル信号で、Ｙ１〜Ｙ３、ＸＩ〜Ｘ８はおのおのＹ、Ｘアドレスデコーダ入力である。
　次に動作について説明する。
　Ｙアドレスデコーダ入力Ｙ１〜Ｙ３によって
８段積ＮＡＮＤメモリ
ここでＸ３を選択“Ｌ”とした場合、Ｑ２３はＤ型ＴｒなのでＯＮとなり、Ｑ２１、Ｑ２２、Ｑ２４〜Ｑ２８のゲートは“Ｈ”が入力されているのですべてＯＮとなり、コモンビット線Ａの電位をＧＮＤへ放電させる
　
　　コ．周知例２：特開平０３−１１５０８２号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開平０３−１１５０８２号公報には、第６図とともに次の記載がある。
　
・「〔従来の技術〕
　第８図に従来例を示す。図において、
（１）は各階の扉対応に設けられて、その扉が閉じている時に入となるスイッチ群（１ａ）〜（１ｎ）を直列に接続したＡＮＤ回路構成の安全回路である。
安全回路（１）が導通状態にある時すなわちスイッチ群（１ａ）〜（１ｎ）が閉じている時にのみエレベータの駆動条件を演算処理してエレベータ駆動回路（図示せず）に駆動信号を送信する
　次に動作の説明を行う。
　いま
乗客の乗降が終り扉が閉じると、その扉対応のスイッチ群（１ａ）〜（１ｎ）のスイッチが閉じて安全回路（１）が導通状態となり
もし運転中に安全回路（１）のスイッチのどれか１つでも接点圧不足や異物かみ或いは、経年変化による接点の接触不良などにより導通不具合が生じると、モニター回路（２）はこれを感知し停止信号を送信しエレベータはただちに停止する
　
（４−２）相違点２について
　　ア．上記引用発明３に示されるように、
「強誘電体メモリセルのアレイと、上記メモリセルからの読み出しデータをセンス増幅するラッチ型センスアンプ２０１と、上記センスアンプの読み出し出力をラッチするラッチ回路２０２と、ビット線対に対するプリチャージ及びデータ書込みを行うプリチャージ・書込み回路２０３を備えている不良アドレス記憶回路２０において、
　前記ラッチ型センスアンプ２０１は、
　ラッチ型のＮチャネルセンスアンプ２０１Ｎ及びＰチャネルセンスアンプ２０１Ｐと、
　Ｐチャネルセンスアンプ駆動信号ＦＳＡＰを受けて、電源電圧Ｖｃｃを前記センスアンプ２０１の第１の共通接続ノードに供給する駆動制御用のＰＭＯＳトランジスタＱ６と、
　Ｎチャネルセンスアンプ駆動信号ＦＳＡＮを受けて、接地電位Ｖｓｓを前記センスアンプ２０１の第２の共通接続ノードに供給するための駆動制御用のＮＭＯＳトランジスタＱ３とを備え、
　電源投入後にパワーオン信号ＰＷＲＯＮを受けて冗長回路が一連の動作を行い、不良アドレス記憶回路２０に記憶されている不良アドレスのデータを読み出すときに、Ｐチャネルセンスアンプ駆動信号ＦＳＡＰ及びＮチャネルセンスアンプ駆動信号ＦＳＡＮがパルス駆動される不良アドレス記憶回路。」は従来から良く知られている技術事項である。
　すなわち、不良アドレスを記憶する記憶メモリセルからの読み出しデータをセンス増幅するラッチ型センスアンプを、不良アドレスのデータを読み出すときに駆動することは、従来から良く知られている技術事項である。
　
　　イ．そして、処理の効率化や低消費電力化は、引用発明１の「強誘導体キャパシタメモリセルを含む半導体記憶装置の冗長コード化セル」も当然に有する課題であると認められる。
　
　　ウ．したがって、引用発明３の「ＰＭＯＳトランジスタＱ６」及び「ＮＭＯＳトランジスタＱ３」は、補正発明の「第１ＰＭＯＳトランジスタ」及び「第５ＮＭＯＳトランジスタ」にそれぞれ相当しているから、引用発明１及び３に接した当業者が、引用発明１の「単位メモリセル」の「第１ノード」と「電源電位Ｖｃｃ」との間に第１制御信号ＥＮＰを受けて「電源電位Ｖｃｃ」を「第１ノード」に伝達するためのＰＭＯＳトランジスタを挿入し、「第４ノード」と「接地電位」との間に第２制御信号を受けて「第４ノード」を「接地電位」に接続するためのＮＭＯＳトランジスタを挿入して、補正発明のように構成することは、当業者が容易に想到し得たものと認められる。
　
（４−３）相違点４、５について
　　ア．上記引用発明４に示されるように、
「ＰＬＧＯＢ制御信号を受けるＰチャネルトランジスタＭ６のゲートによりパルス駆動されるノードＰＬＢＬＢと、交差結合されたセンス増幅器のノードＣＢＬＢとの間に接続され、ワード線ＷＬ制御信号によってビット線ノードＢＬＢ上の情報を格納する強誘電性キャパシタＺ２(記憶キャパシタ)と、
　前記ＰＬＧＯＢ制御信号を受けるＰチャネルトランジスタＭ７のゲートによりパルス駆動されるノードＰＬＢＬと、交差結合されたセンス増幅器のノードＣＢＬとの間に接続され、ワード線ＷＬ制御信号によってビット線ノードＢＬ上の情報を格納する強誘電性キャパシタＺ０(記憶キャパシタ)と、
　前記ノードＣＢＬＢと接地との間に接続され、増加された負荷／記憶キャパシタンス比を提供する強誘電性キャパシタＺ３(負荷キャパシタ)と、
　前記ノードＣＢＬと前記接地との間に接続され、増加された負荷／記憶キャパシタンス比を提供する強誘電性キャパシタＺ１(負荷キャパシタ)と、
を有し、
　十分に大きな前記負荷／記憶キャパシタンス比により、印加された前記ノードＰＬＢＬＢ及びＣＢＬＢの電圧の大部分は、前記強誘電性キャパシタＺ０、Ｚ２の両端にわたって降下することで、前記センス増幅器をさらに敏感にさせることを特徴とする不揮発性強誘電性記憶素子を含むラッチ回路２０。」は従来知られている技術事項である。
　
　　イ．引用発明４において、「ＰＬＧＯＢ制御信号を受けるＰチャネルトランジスタＭ６のゲートによりパルス駆動されるノードＰＬＢＬＢ」ないし「前記ＰＬＧＯＢ制御信号を受けるＰチャネルトランジスタＭ７のゲートによりパルス駆動されるノードＰＬＢＬ」上の各電圧は、「強誘電性キャパシタＺ２(記憶キャパシタ)」ないし「強誘電性キャパシタＺ０(記憶キャパシタ)」に前記各電圧を印加することで、前記「強誘電性キャパシタＺ２(記憶キャパシタ)」ないし「強誘電性キャパシタＺ０(記憶キャパシタ)」への「ビット線ノードＢＬＢ上の情報」ないし「ビット線ノードＢＬ上の情報」の「格納」を制御するするための電圧であるから、「ワード線ＷＬ制御信号」とともに、前記「格納」の「制御信号」であると解される。
　すなわち、「強誘電性キャパシタＺ２(記憶キャパシタ)」ないし「強誘電性キャパシタＺ０(記憶キャパシタ)」への「情報」の「格納」の「制御信号」の入力ノードと、「交差結合されたセンス増幅器のノードＣＢＬＢ」ないし「交差結合されたセンス増幅器のノードＣＢＬ」との間に、前記「強誘電性キャパシタＺ２(記憶キャパシタ)」ないし「強誘電性キャパシタＺ０(記憶キャパシタ)」を接続することは、不揮発性強誘電性記憶素子を含むラッチ回路において従来知られている技術事項である。
　また、「前記センス増幅器をさらに敏感にさせる」ために、「前記ノードＣＢＬＢと接地との間に接続され、増加された負荷／記憶キャパシタンス比を提供する強誘電性キャパシタＺ３(負荷キャパシタ)」と「前記ノードＣＢＬと前記接地との間に接続され、増加された負荷／記憶キャパシタンス比を提供する強誘電性キャパシタＺ１(負荷キャパシタ)」とを設けることも、不揮発性強誘電性記憶素子を含むラッチ回路において従来知られている技術事項である。
　
　　ウ．これに対し、本願明細書には、補正発明の「第３制御信号」に関して、０００９段落に「前記第１，第２強誘電体キャパシタに貯蔵された前記第１，第２データを、前記第３，第４強誘電体キャパシタを用いて電圧差を引き起こしてセンシングし、前記第３制御信号ＣＰＬがロジックハイ電圧レベルである場合、前記第１データを前記第１強誘電体キャパシタに再貯蔵し、前記第３制御信号が接地電圧レベルである場合、前記第２データを前記第２強誘電体キャパシタに再貯蔵することを特徴とする。」と、００１０段落の「ライトプログラムモード時に前記ライト制御信号がハイ電圧レベルであり、前記第３制御信号ＣＰＬがハイ電圧レベルである場合、第３データを前記第１又は第２強誘電体キャパシタに記録し、前記第３制御信号ＣＰＬ及び前記ライト制御信号が接地電圧レベルである場合、第４データを前記第１又は第２強誘電体キャパシタに記録する」と記載されている。
　すなわち、本願明細書には、「第３制御信号ＣＰＬ」は、「ライト制御信号」とともに、「第１強誘電体キャパシタ」または「第２強誘電体キャパシタ」へのデータの「貯蔵」ないし「記録」を制御する制御信号であることが記載されている。
　
　一方、補正発明の「電圧端」に関して、本願明細書には、００５２段落に「ＣＰＬ信号入力端と第５ノード間に構成された第１強誘電体キャパシタＦＣ１と、ＣＰＬ信号入力端と第６ノードＮ６の間に構成された第２強誘電体キャパシタＦＣ２と、第５ノードＮ５と接地電圧ＶＳＳ端の間に構成された第３強誘電体キャパシタＦＣ３と、第６ノードＮ６と接地電圧ＶＳＳ端の間に構成された第４強誘電体キャパシタＦＣ４」と記載されている。
　すなわち、補正発明の「電圧端」は、「接地電圧ＶＳＳ端」であることが、本願明細書には記載されている。
　
　　エ．したがって、引用発明４の「ノードＰＬＢＬＢ」と「ノードＰＬＢＬ」、「強誘電性キャパシタＺ３(負荷キャパシタ)」及び「強誘電性キャパシタＺ１(負荷キャパシタ)」は、補正発明の「第３制御信号」、「第１強誘電体キャパシタ」及び「第１強誘電体キャパシタ」にそれぞれ相当しているものと認められる。
　
　　オ．処理の効率化や低消費電力化は、引用発明１の「強誘導体キャパシタメモリセルを含む半導体記憶装置の冗長コード化セル」も当然に有する課題であると認められる。
　また、引用例１の図７を見ると、引用発明１の「単位メモリセル」における「第１ラッチ」及び「第２ラッチ」は、引用発明４と同じく「交差結合」を有している。そして、引用例１の００６４段落には「このことにより、ノードＡとＢで電位上昇に相違が生じる。このアンバランスにより、双安定素子がより電位を増幅させる方向に働くため、前回保持されていた情報がそのまま再生される。」と記載されている。してみれば、引用発明１の前記「第１ラッチ」及び「第２ラッチ」は、引用発明４と同じく「交差結合されたセンス増幅器」を構成していると認められる。
　この「交差結合されたセンス増幅器」をさらに敏感にさせることも、引用発明１の「強誘導体キャパシタメモリセルを含む半導体記憶装置の冗長コード化セル」も当然に有する課題であると認められる。
　
　　カ．以上から、引用発明１及び４に接した当業者であれば、引用発明１において、「第１の強誘電体キャパシタ」と「第２の強誘電体キャパシタ」を、「固定電位Ｖｃｐの供給端」に接続することに代えて、前記「第１の強誘電体キャパシタ」または前記「第２強誘電体キャパシタ」への「アドレス信号」の「保持」を制御する制御信号の電圧の「供給端」に接続することで、前記「第１の強誘電体キャパシタ」を前記制御信号の電圧の「供給端」と「前記第２ノード」との間に「配置」するともに、前記「第２の強誘電体キャパシタ」を前記制御信号の電圧の「供給端」と「前記第３ノード」との間に「配置」し、さらに、「前記第２ノード」と接地との間に接続さる強誘電性キャパシタ(負荷キャパシタ)と、「前記第３ノード」と接地との間に接続さる強誘電性キャパシタ(負荷キャパシタ)とを設けることは、当業者が容易に想到し得たものと認められる。
　
（４−４）判断のまとめ
　以上検討したとおりであるから、補正発明と引用発明１との各相違点は、周知技術を勘案して、当業者が引用発明１〜４から容易になし得た範囲に含まれる程度のものである。
　したがって、補正発明は、周知技術を勘案することにより、引用発明１〜４に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　以上から、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定の規定に適合しない。
　
４．小括
　以上検討したとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　前記のとおり、平成２３年１２月９日に提出された手続補正書によりなされた手続補正は却下されたので、本願の請求項１〜４に係る発明は、平成２１年１２月１５日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定される次のとおりである。
　
「　【請求項１】
　不揮発性メモリ装置のコード化セルにおいて、
　前記コード化セルは、
　第１制御信号ＥＮＰを受けて電源電圧を第１ノードに伝達するための第１ＰＭＯＳトランジスタと、
　一方のノードが前記第１ノードに連結され、他方のノードの第１の端子が第２ノードに連結され、前記他方のノードの第２の端子が第３ノードに連結された第１ラッチと、
　ゲート端にライト制御信号が入力され、ソース端に前記第２ノードの信号が伝達され、ドレイン端にライトする第１データ信号が入力される第１ＮＭＯＳトランジスタと、
　ゲート端にライト制御信号が入力され、ソース端に前記第３ノードの信号が伝達され、ドレイン端にライトする、前記第１データ信号と逆の第２データ信号が入力される第２ＮＭＯＳトランジスタと、
　第２制御信号を受けて接地電圧を第４ノードに伝達するための第３ＮＭＯＳトランジスタと、
　一方のノードが前記第４ノードに連結され、他方の２つのノードが第２，第３ノードと１対１に連結された第２ラッチと、
　第３制御信号の入力ノードと前記第２ノードの間に構成された第１強誘電体キャパシタと、
　前記第３制御信号の入力ノードと前記第３ノードの間に構成された第２強誘電体キャパシタと、
　前記第２ノードと電圧端の間に構成された第３強誘電体キャパシタと、
　前記第３ノードと電圧端の間に構成された第４強誘電体キャパシタと、
　前記第１データ信号および前記第２データ信号と前記第２，第３ノードの信号に応じて、複数のリダンダンシコーディングセル全体の活性化または非活性化を決定するためのマスタセルのマスタ信号の伝達の可否を決定するためのスイッチ部と
　から構成されることを特徴とする不揮発性強誘電体メモリ装置のコード化セル。」
　
２．引用刊行物及び引用発明
　引用例１〜４の記載については、前記「第２．補正の却下の決定」の「４．独立特許要件」の「（２）引用刊行物及び引用発明」における「（２−１−１）引用例１：特開平０８−１８０６７２号公報の記載」、「（２−２−１）引用例２：特開２００１−１３５０９４号公報の記載」、「（２−３−１）引用例３：特開平０８−２７９２９９号公報に記載」及び「（２−４−１）引用例４：特開２００１−１２６４６９号公報の記載」の項で摘記したとおりである。
　そして、引用発明１〜４については、同「（２−１−２）引用発明１」、「（２−２−２）引用発明２」、「（２−３−２）引用発明３」及び「（２−４−２）引用発明４」の項において認定したとおりである。
　
３．対比
（３−１）本願発明と引用発明１との対比
　　ア．引用発明１の「不良ビットのプログラミングアドレスＦ１ｉ、／Ｆ１ｉ（ｉ＝０、１…ｎ）がそれぞれ書き込まれる複数の単位メモリセルを有するメモリセル２３０と、前記不良ビットのプログラミングアドレスＦ１ｉ、／Ｆ１ｉ（ｉ＝０、１…ｎ）と、入力アドレス信号Ａｉ（ｉ＝０、１…ｎ）から生成した内部アドレス信号Ａｉ、／Ａｉ（ｉ＝０、１…ｎ）との比較をそれぞれ行う、複数のＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路が互いに並列に配置されて、前記複数のＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路が比較した各アドレスが、１個でも一致しない場合にはプリチャージ信号ＰＲがそのゲート端子に入力されるＰチャネルＭＯＳＦＥＴにより予め“Ｈ”レベルにプリチャージされている出力Ｖｏｕｔのノードを放電して“Ｌ”レベルに低下させ、逆にすべての前記各アドレスが一致する場合には前記プリチャージされている出力Ｖｏｕｔのレベルを低下させず、選択されるメモリセルが不良であることを示すことでスペアアドレスを選択させる動作を行う比較回路２３２が設けられた」「半導体記憶装置」の「強誘導体キャパシタメモリセル」は、本願発明の「不揮発性メモリ装置のコード化セル」に相当する。
　
　　イ．引用発明１の、「前記単位メモリセルにおける、第１のＰチャネルＭＯＳＦＥＴのドレイン端子と第１のＮチャネルＭＯＳＦＥＴのドレイン端子との接続点を第３ノードとし、第２のＰチャネルＭＯＳＦＥＴのドレイン端子と第２のＮチャネルＭＯＳＦＥＴのドレイン端子との接続点を第２ノードとした場合」における前記「第１ノード」、「第２ノード」及び「第３ノード」は、それぞれ、本願発明の「第１ノード」、「第２ノード」及び「第３ノード」に、それぞれ、相当する。
　したがって、引用発明１の「それぞれのソース端子が共通に接続されて電源電位Ｖｃｃが供給される前記第１ノードに接続され、それぞれのドレイン端子が前記第２、第３ノードに連結された前記第１及び第２のＰチャネルＭＯＳＦＥＴを有する第１ラッチ」は、本願発明の「一方のノードが前記第１ノードに連結され、他方のノードの第１の端子が第２ノードに連結され、前記他方のノードの第２の端子が第３ノードに連結された第１ラッチ」に相当する。
　
　　ウ．前記「第２．補正の却下の決定」の「４．独立特許要件」の「（３）対比」の「（３−１）補正発明と引用発明１との対比」の項において、「エ．」で指摘したように、引用発明１の「書込ワード線ＷＬにゲート端子が接続され、前記第３ノードにソース端子が接続され、ドレイン端子に書き込もうとする前記プログラミングアドレスＦ１ｉ（ｉ＝０、１……ｎ）が入力されるＮチャネルＭＯＳＦＥＴ」と、本願発明の「ゲート端にライト制御信号が入力され、ソース端に前記第２ノードの信号が伝達され、ドレイン端にライトする第１データ信号が入力される第１ＮＭＯＳトランジスタ」とは、ゲート端にライト制御信号が入力され、ソース端に前記第２ノードの信号が伝達され、ドレイン端にライトする第１アドレスデータ信号が入力される第１ＮＭＯＳトランジスタである点で共通する。
　そして、同じ理由により、引用発明１の「前記書込ワード線ＷＬにゲート端子が接続され、前記第２ノードにソース端子が接続され、ドレイン端子に書き込もうとする前記不良ビットのプログラミングアドレスＦ１ｉ（ｉ＝０、１…ｎ）と相補のプログラミングアドレス／Ｆ１ｉ（ｉ＝０、１…ｎ）が入力されるＮチャネルＭＯＳＦＥＴ」と、本願発明の「ゲート端にライト制御信号が入力され、ソース端に前記第３ノードの信号が伝達され、ドレイン端にライトする、前記第１データ信号と逆の第２データ信号が入力される第２ＮＭＯＳトランジスタ」とは、ゲート端にライト制御信号が入力され、ソース端に前記第３ノードの信号が伝達され、ドレイン端にライトする、第１アドレスデータ信号と逆の第２アドレスデータ信号が入力される第２ＮＭＯＳトランジスタである点で共通する。
　
　　エ．前記「（３−１）補正発明と引用発明１との対比」の項において、「オ．」で指摘したように、引用発明１の「それぞれのソース端子が共通に接続されて接地電位が供給される第４ノードに接続され、それぞれのドレイン端子が前記第２、第３ノードに連結された第１のＮチャネルＭＯＳＦＥＴ及び第２のＮチャネルＭＯＳＦＥＴを有する第２ラッチ」は、本願発明の「一方のノードが前記第４ノードに連結され、他方の２つのノードが第２，第３ノードと１対１に連結された第２ラッチ」に相当する。
　
　　オ．前記「（３−１）補正発明と引用発明１との対比」の項において、「カ．」で指摘したように、引用発明１の「固定電位Ｖｃｐの供給端と前記第２ノードとの間に配置され、不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号である書込ワード線ＷＬ上の信号により、前記プログラミングアドレスＦ１ｉ（ｉ＝０、１…ｎ）がドレイン端子に入力される前記ＮチャネルＭＯＳＦＥＴのソース端子から出力される不良ビットのアドレス信号Ｆ１ｉ（ｉ＝０、１…ｎ）を保持する第１の強誘電体キャパシタ」と、本願発明の「第３制御信号の入力ノードと前記第２ノードの間に構成された第１強誘電体キャパシタ」とは、第３信号の入力ノードと前記第２ノードの間に構成された第１強誘電体キャパシタである点で共通する。
　そして、引用発明１の「前記固定電位Ｖｃｐの供給端と前記第３ノードとの間に配置され、不良ビットのアドレスで活性化されて、前記書込ワード線ＷＬ上の信号により、前記プログラミングアドレス／Ｆ１ｉ（ｉ＝０、１…ｎ）がドレイン端子に入力される前記ＮチャネルＭＯＳＦＥＴのソース端子から出力される不良ビットのアドレス信号／Ｆ１ｉ（ｉ＝０、１…ｎ）を保持する第２の強誘電体キャパシタ」と、本願発明の「前記第３制御信号の入力ノードと前記第３ノードの間に構成された第２強誘電体キャパシタ」とは、第３信号の入力ノードと前記第３ノードの間に構成された第２強誘電体キャパシタである点で共通する。
　
　　カ．引用発明１の「前記ＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路」における「直列接続の前記ＮチャネルＭＯＳＦＥＴＱ１ｉ（ｉ＝０、１…ｎ）及びＮチャネルＭＯＳＦＥＴ」及び「直列接続の前記ＮチャネルＭＯＳＦＥＴ／Ｑ１ｉ（ｉ＝０、１…ｎ）及びＮチャネルＭＯＳＦＥＴ」とは、いずれもスイッチ機能を有することは明らかである。
　そして、「前記複数のＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路」が「比較した各アドレスが、１個でも一致しない場合にはプリチャージ信号ＰＲがそのゲート端子に入力されるＰチャネルＭＯＳＦＥＴにより予め“Ｈ”レベルにプリチャージされている出力Ｖｏｕｔのノードを放電して“Ｌ”レベルに低下させ、逆にすべての前記各アドレスが一致する場合には前記プリチャージされている出力Ｖｏｕｔのレベルを低下させず、選択されるメモリセルが不良であることを示すことでスペアアドレスを選択させる」ものである。すなわち、前記「直列接続の前記ＮチャネルＭＯＳＦＥＴＱ１ｉ（ｉ＝０、１…ｎ）及びＮチャネルＭＯＳＦＥＴ」及び「直列接続の前記ＮチャネルＭＯＳＦＥＴ／Ｑ１ｉ（ｉ＝０、１…ｎ）及びＮチャネルＭＯＳＦＥＴ」は、「プリチャージ信号ＰＲがそのゲート端子に入力されるＰチャネルＭＯＳＦＥＴにより予め“Ｈ”レベルにプリチャージされている出力Ｖｏｕｔ」を後段の回路に伝達させるか否かを決定することで、「選択されるメモリセルが不良であることを示すことでスペアアドレスを選択させる」という冗長切り替え動作を行わせるか否かを決定するためのスイッチとしての機能を有していることは明らかである。
　ここで、本願発明の「複数のリダンダンシコーディングセル」は、本願明細書に記載の「冗長コード化セル」、すなわち、本願発明の複数の「コード化セル」を指すものと認められる。よって、前記「第２．補正の却下の決定」の「４．独立特許要件」の「（３）対比」の「（３−１）補正発明と引用発明１との対比」の項において、「イ．」で指摘したように、引用発明１の「プリチャージ信号ＰＲがそのゲート端子に入力される」と「予め“Ｈ”レベルにプリチャージされている出力Ｖｏｕｔのノードを放電して“Ｌ”レベル」にする「ＰチャネルＭＯＳＦＥＴ」の前記「出力Ｖｏｕｔ」と、本願発明の「複数のリダンダンシコーディングセル全体の活性化または非活性化を決定するためのマスタセルのマスタ信号」とは、複数のリダンダンシコーディングセル全体の活性化または非活性化を決定するための回路が出力した信号である点で共通する。
　また、引用例１の図７から、前記「直列接続の前記ＮチャネルＭＯＳＦＥＴＱ１ｉ（ｉ＝０、１…ｎ）及びＮチャネルＭＯＳＦＥＴ」及び「直列接続の前記ＮチャネルＭＯＳＦＥＴ／Ｑ１ｉ（ｉ＝０、１…ｎ）及びＮチャネルＭＯＳＦＥＴ」は、「内部アドレス信号」Ａｉ、／Ａｉ（ｉ＝０、１…ｎ）と、「第２、第３ノードの信号」とにより、導通制御されることは、明らかである。
　したがって、引用発明１の「前記ＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１……ｎ）を含む回路」における「直列接続の前記ＮチャネルＭＯＳＦＥＴＱ１ｉ（ｉ＝０、１……ｎ）及びＮチャネルＭＯＳＦＥＴ」及び「直列接続の前記ＮチャネルＭＯＳＦＥＴ／Ｑ１ｉ（ｉ＝０、１……ｎ）及びＮチャネルＭＯＳＦＥＴ」と、本願発明の「前記第１データ信号および前記第２データ信号と前記第２，第３ノードの信号に応じて、複数のリダンダンシコーディングセル全体の活性化または非活性化を決定するためのマスタセルのマスタ信号の伝達の可否を決定するためのスイッチ部」とは、前記第２，第３ノードの信号に応じて、複数のリダンダンシコーディングセル全体の活性化または非活性化を決定するための回路が出力した信号の伝達の可否を決定するためのスイッチ部である点で共通する。
　
　　キ．そして、引用発明１の「不揮発性強誘電体メモリ装置」と、本願発明の「不揮発性強誘電体メモリ装置」とは、不揮発性強誘電体メモリ装置である点で一致する。
　
（３−２）一致点と相違点
　以上を総合すると、本願発明と引用発明１とは、
（一致点）
　「不揮発性メモリ装置のコード化セルにおいて、
　前記コード化セルは、
　一方のノードが第１ノードに連結され、他方のノードの第１の端子が第２ノードに連結され、前記他方のノードの第２の端子が第３ノードに連結された第１ラッチと、
　ゲート端にライト制御信号が入力され、ソース端に前記第２ノードの信号が伝達され、ドレイン端にライトする第１アドレスデータ信号が入力される第１ＮＭＯＳトランジスタと、
　ゲート端にライト制御信号が入力され、ソース端に前記第３ノードの信号が伝達され、ドレイン端にライトする、前記第１アドレスデータ信号と逆の第２アドレスデータ信号が入力される第２ＮＭＯＳトランジスタと、
　一方のノードが前記第４ノードに連結され、他方の２つのノードが第２，第３ノードと１対１に連結された第２ラッチと、
　第３信号の入力ノードと前記第２ノードの間に構成された第１強誘電体キャパシタと、
　前記第３信号の入力ノードと前記第３ノードの間に構成された第２強誘電体キャパシタと、
　前記第２，第３ノードの信号に応じて、複数のリダンダンシコーディングセル全体の活性化または非活性化を決定するための回路が出力した信号の伝達の可否を決定するためのスイッチ部と、
　から構成されることを特徴とする不揮発性強誘電体メモリ装置のコード化セル。」、
である点で一致し、次の点で相違する。
　
（相違点１）
　本願発明は、「第１制御信号ＥＮＰを受けて電源電圧を第１ノードに伝達するための第１ＰＭＯＳトランジスタ」及び「第２制御信号を受けて接地電圧を第４ノードに伝達するための第３ＮＭＯＳトランジスタ」を備えているのに対して、引用発明１には、このような構成が備えられていない点。
　
（相違点２）
　本願発明は、「ドレイン端にライトする第１データ信号が入力される第１ＮＭＯＳトランジスタ」と「ドレイン端にライトする、前記第１データ信号と逆の第２データ信号が入力される第２ＮＭＯＳトランジスタ」を備えるのに対して、引用発明１は「ドレイン端子に書き込もうとする前記不良ビットのプログラミングアドレスＦ１ｉ（ｉ＝０、１…ｎ）が入力されるＮチャネルＭＯＳＦＥＴ」と「ドレイン端子に書き込もうとする前記不良ビットのプログラミングアドレスＦ１ｉ（ｉ＝０、１…ｎ）と相補のプログラミングアドレス／Ｆ１ｉ（ｉ＝０、１…ｎ）が入力されるＮチャネルＭＯＳＦＥＴ」を備える点。
　
（相違点３）
　本願発明の「第１強誘電体キャパシタ」と「第２強誘電体キャパシタ」は、「第３制御信号の入力ノード」と「前記第２ノード」または「前記第３ノード」の間に「構成され」ているのに対して、引用発明の「第１の強誘電体キャパシタ」と「第２の強誘電体キャパシタ」は、「固定電位Ｖｃｐの供給端」と「前記第２ノード」または「前記第３ノード」との間に「配置され」ている点。
　
（相違点４）
　本願発明は、「前記第２ノードと電圧端の間に構成された第３強誘電体キャパシタ」及び「前記第３ノードと電圧端の間に構成された第４強誘電体キャパシタ」を備えているのに対して、引用発明１には、このような構成が備えられていない点。
　
（相違点５）
　本願発明は、「前記第１データ信号および前記第２データ信号と前記第２，第３ノードの信号に応じて、複数のリダンダンシコーディングセル全体の活性化または非活性化を決定するためのマスタセルのマスタ信号の伝達の可否を決定するためのスイッチ部」を有するのに対して、引用発明１は、「前記第２ノードの電圧及び前記内部アドレスＡｉ（ｉ＝０、１…ｎ）」及び「前記第３ノードの電圧及び前記内部アドレス／Ａｉ（ｉ＝０、１…ｎ）」が「供給され」て、「プリチャージ信号ＰＲがそのゲート端子に入力される」と「予め“Ｈ”レベルにプリチャージされている出力Ｖｏｕｔのノードを放電して“Ｌ”レベル」にする「ＰチャネルＭＯＳＦＥＴ」の前記「出力Ｖｏｕｔ」を後段の回路に伝達させるか否かを決定するスイッチ部として、「直列接続の前記ＮチャネルＭＯＳＦＥＴＱ１ｉ（ｉ＝０、１……ｎ）及びＮチャネルＭＯＳＦＥＴ」及び「直列接続の前記ＮチャネルＭＯＳＦＥＴ／Ｑ１ｉ（ｉ＝０、１……ｎ）及びＮチャネルＭＯＳＦＥＴ」を備える点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
　　ア．前記「第２．補正の却下の決定」の「２．新規事項の追加の有無及び補正の目的の適否」における「（５）補正事項５について」の項において指摘したように、補正後の請求項１に係る発明において、補正前の「第２制御信号を受けて接地電圧を第４ノードに伝達するための第３ＮＭＯＳトランジスタ」との記載を、「第２制御信号を受けて接地電圧を第４ノードに伝達するための第５ＮＭＯＳトランジスタ」と補正したのは、補正前の請求項１に係る発明の発明特定事項である「第１ＮＭＯＳトランジスタ」及び「第２ＮＭＯＳトランジスタ」の次のＮＭＯＳトランジスタである「第３ＮＭＯＳトランジスタ」を、本願明細書の００５２段落の「欠陥セルのアドレスデータ記録部１２０は……ＮＭＯＳイネーブル信号ＥＮＮを受けて接地電圧ＶＳＳを第４ノードＮ４に伝える第５ＮＭＯＳトランジスタＮＭ５と……からなっている。」との記載に整合させて、「第５ＮＭＯＳトランジスタ」と補正したものと認められる。
　
　　イ．すなわち、補正前の前記「第３ＮＭＯＳトランジスタ」も、補正後の前記「第５ＮＭＯＳトランジスタ」も、いずれも、同じ本願明細書に記載の「第５ＮＭＯＳトランジスタＮＭ５」を指しているから、本願発明と引用発明１との相違点１と、補正発明と引用発明１との相違点２とは、実質的には同じ相違点である。
　
　　ウ．したがって、前記「第２．補正の却下の決定」の「３．独立特許要件」の「（４）相違点についての当審の判断」における「（４−２）相違点２について」の項で述べたとおり、引用発明１及び３に接した当業者が、引用発明１の「単位メモリセル」の「第１ノード」と「電源電位Ｖｃｃ」との間に第１制御信号ＥＮＰを受けて「電源電位Ｖｃｃ」を「第１ノード」に伝達するためのＰＭＯＳトランジスタを挿入し、「第４ノード」と「接地電位」との間に第２制御信号を受けて「第４ノード」を「接地電位」に接続するためのＮＭＯＳトランジスタを挿入して、補正発明のように構成することは、当業者が容易に想到し得たものと認められる。
　
（４−２）相違点２、５について
　　ア．引用発明２に記載されているように、
「ビットラインに欠陥が生じていることが発見され、その欠陥カラムのアドレスが発生すると切断されるフューズ（Ｆ１）と、プルアップキャパシタと、第１、第２、第３インバータ（ＩＮ１、ＩＮ２、ＩＮ３）と、第１ＰＭＯＳトランジスタ（ＭＰ１）とで構成され、前記ビットラインに欠陥が生じていることが発見されると「ロー」信号を出力する代替活性化信号制御部１９０と、
　単位アドレスフューズ切断コーディングブロックを多数形成させたアドレスフューズ切断コーディングブロック部１９１と、
　前記単位アドレスフューズ切断コーディングブロックに全て「ロー」信号が出力されると、欠陥カラムアドレス活性化信号を出力するアドレス感知部１９３とを備え、
　前記単位アドレスフューズ切断コーディングブロックは、互いに直列に接続されて、外部から入力されるアドレス信号（Ｙ＜０＞、ＹＢ＜０＞、Ｙ＜１＞、ＹＢ＜１＞、Ｙ＜２＞、ＹＢ＜２＞、Ｙ＜３＞、ＹＢ＜３＞）と、当該単位アドレスフューズ切断コーディングブロック内のフューズのそれぞれが記憶しているビットラインの欠陥情報とに応じて、前記代替活性化信号制御部１９０からの信号の前記アドレス感知部１９３への伝達の可否を決定する、
ことを特徴とする不揮発性強誘電体メモリ装置におけるカラム冗長回路。」は従来公知の技術事項である。
　ここで、前記代替活性化信号制御部１９０は、「ビットラインに欠陥が生じていることが発見され」た場合にだけ、「互いに直列に接続され」た「単位アドレスフューズ切断コーディングブロック」を「活性化」して動作させていることは明らかである。
　
　　イ．上記引用発明２における「代替活性化信号制御部１９０」及び「アドレスフューズ切断コーディングブロック部１９１」は、補正発明の「冗長マスタセル」及び「前記冗長マスタセルからのマスタ信号の伝達の可否を決定するためのスイッチ部」にそれぞれ相当しているものと認められる。
　
　　ウ．そして、処理の効率化や低消費電力化は、引用発明１の「強誘導体キャパシタメモリセルを含む半導体記憶装置の冗長コード化セル」も当然に有する課題であると認められる。
　してみれば、引用発明１において、「プリチャージ信号ＰＲがそのゲート端子に入力されるＰチャネルＭＯＳＦＥＴ」は、いかなる場合に「プリチャージ信号ＰＲ」が供給されて「プリチャージ」動作を行うか不明であるが、これを、「ビットラインに欠陥が生じていることが発見され」た場合にだけ「プリチャージ」動作を行わせることで、「ビットラインに欠陥が生じていることが発見され」た場合にだけ前記「複数のＮチャネルＭＯＳＦＥＴＱ１ｉ、／Ｑ１ｉ（ｉ＝０、１…ｎ）を含む回路」を動作させて、前記動作を効率化させ、低消費電力化を図ろうと想起することは、引用例２に接した当業者であれば、当然に想起し得たものと認められる。
　
　　エ．また、引用発明１の「前記ＮチャネルＭＯＳＦＥＴＱ１ｉ（ｉ＝０、１…ｎ）」に「直列接続」された「ＮチャネルＭＯＳＦＥＴ」、及び、「前記ＮチャネルＭＯＳＦＥＴ／Ｑ１ｉ（ｉ＝０、１…ｎ）」に「直列接続」された「ＮチャネルＭＯＳＦＥＴ」の「ゲート端子」には、「書込ワード線ＷＬにゲート端子が接続され」た２つの「ＮチャネルＭＯＳＦＥＴ」の各「ドレイン端子」に入力される「相補」の「不良ビットのプログラミングアドレス」Ｆ１ｉ、／Ｆ１ｉ「（ｉ＝０、１…ｎ）」ではなく、「内部アドレス信号Ａｉ、／Ａｉ（ｉ＝０、１…ｎ）」が入力される。
　ここで、前記「不良ビットのプログラミングアドレス」Ｆ１ｉ、／Ｆ１ｉ「（ｉ＝０、１…ｎ）」とは、指定された「入力アドレス信号Ａｉ（ｉ＝０、１…ｎ）」の「ビット」が「不良」であったときの、当該「入力アドレス信号Ａｉ（ｉ＝０、１…ｎ）」から生成した「内部アドレス信号Ａｉ、／Ａｉ（ｉ＝０、１…ｎ）」であることは、明らかである。
　そして、前記「書込ワード線ＷＬにゲート端子が接続され」た２つの「ＮチャネルＭＯＳＦＥＴ」は、当該各「ゲート端子」に供給される「不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号である書込ワード線ＷＬ上の信号」が「活性化」されたときに導通すると認められる。すなわち、指定された「入力アドレス信号Ａｉ（ｉ＝０、１…ｎ）」の「ビット」に「不良」がなければ、前記２つの「ＮチャネルＭＯＳＦＥＴ」は遮断しているから、この時、前記２つの「ＮチャネルＭＯＳＦＥＴ」の「ドレイン端子」に何らかのアドレス信号を入力しても、「第１の強誘電体キャパシタ」及び「第２の強誘電体キャパシタ」が「保持」する情報は影響されない。
　してみれば、引用例１の図７において、「メモリセル２３０」に「不良ビットのプログラミングアドレス」Ｆ１ｉ、／Ｆ１ｉが供給しているが、これは、前記「メモリセル２３０」に前記「不良ビットのプログラミングアドレス」Ｆ１ｉ、／Ｆ１ｉを記憶させるときの状態を示したものであって、実際には、前記「メモリセル２３０」に、同図の「比較回路２３２」と同様に、「内部アドレス信号Ａｉ、／Ａｉ」が供給され、「書込ワード線ＷＬにゲート端子が接続され」た２つの「ＮチャネルＭＯＳＦＥＴ」が、当該「ゲート端子」に「不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号である書込ワード線ＷＬ上の信号」が供給されて「活性化」され導通するときに、前記「メモリセル２３０」は、「不良ビット」の前記「内部アドレス信号Ａｉ、／Ａｉ」を、「不良ビットのプログラミングアドレス」Ｆ１ｉ、／Ｆ１ｉとして取り込んでいる蓋然性が高い。
　
　　オ．なお、半導体装置において、入力ポート数を減らそうとすることは、きわめて一般的な技術課題である。
　したがって、仮に、引用例１には、「書込ワード線ＷＬにゲート端子が接続され」た２つの「ＮチャネルＭＯＳＦＥＴ」の各「ドレイン端子」に「内部アドレス信号Ａｉ、／Ａｉ」を供給することが記載されていなかったとしても、引用発明１において、「前記ＮチャネルＭＯＳＦＥＴＱ１ｉ（ｉ＝０、１…ｎ）」に「直列接続」された「ＮチャネルＭＯＳＦＥＴ」及び「前記ＮチャネルＭＯＳＦＥＴ／Ｑ１ｉ（ｉ＝０、１…ｎ）」に「直列接続」された「ＮチャネルＭＯＳＦＥＴ」の各「ゲート端子」に加え、前記「書込ワード線ＷＬにゲート端子が接続され」た２つの「ＮチャネルＭＯＳＦＥＴ」の各「ドレイン端子」にも、前記「内部アドレス信号Ａｉ、／Ａｉ（ｉ＝０、１…ｎ）」を入力して、前記「書込ワード線ＷＬにゲート端子が接続され」た２つの「ＮチャネルＭＯＳＦＥＴ」の各「ゲート端子」に、「不良ビットのアドレスで活性化されて、相補なアドレス信号として書き込ませるための信号である書込ワード線ＷＬ上の信号」が入力された場合にのみ、前記２つの「ＮチャネルＭＯＳＦＥＴ」の各「ソート端子」に「不良ビットのプログラミングアドレスＦ１ｉ、／Ｆ１ｉ（ｉ＝０、１…ｎ）」が現れるようになすことで、入力ポート数を減らすことは、当業者であれば、当然になし得たものと認められる。
　
　　カ．以上から、引用発明１において、「プリチャージ信号ＰＲがそのゲート端子に入力される」と「予め“Ｈ”レベルにプリチャージされている出力Ｖｏｕｔのノードを放電して“Ｌ”レベル」にする「ＰチャネルＭＯＳＦＥＴ」を、ビットラインに欠陥が生じていることが発見された場合にだけ「プリチャージ」動作を行わせるという、冗長機能を有するセルとするとともに、「前記ＮチャネルＭＯＳＦＥＴＱ１ｉ（ｉ＝０、１…ｎ）」に「直列接続」された前記「ＮチャネルＭＯＳＦＥＴ」及び「前記ＮチャネルＭＯＳＦＥＴ／Ｑ１ｉ（ｉ＝０、１…ｎ）」に「直列接続」された前記「ＮチャネルＭＯＳＦＥＴ」の各「ゲート端子」に加え、前記「書込ワード線ＷＬにゲート端子が接続され」た２つの「ＮチャネルＭＯＳＦＥＴ」の各「ドレイン端子」にも、前記「内部アドレス信号Ａｉ、／Ａｉ（ｉ＝０、１…ｎ）」を入力することで、前記「書込ワード線ＷＬにゲート端子が接続され」た２つの「ＮチャネルＭＯＳＦＥＴ」の各「ドレイン端子」に入力される前記「内部アドレス信号Ａｉ、／Ａｉ（ｉ＝０、１…ｎ）」と、「第１の強誘電体キャパシタ」と「第２強誘電体キャパシタ」が保持した「前記不良ビットのプログラミングアドレスＦ１ｉ、／Ｆ１ｉ（ｉ＝０、１……ｎ）」との比較をそれぞれ行わせて、前記冗長機能を有するセルが出力した信号を後段の回路に伝達させるか否かを決定させることは、当業者が容易に想到し得たものと認められる。
　
（４−３）相違点３、４について
　　ア．本願発明と引用発明１との相違点３及び４と、補正発明と引用発明１との相違点４及び５とは、同じ相違点である。
　
　　イ．したがって、前記「第２．補正の却下の決定」の「３．独立特許要件」の「（４）相違点についての当審の判断」における「（４−３）相違点４、５について」の項で述べたとおり、引用発明１及び４に接した当業者が引用発明１において、「第１の強誘電体キャパシタ」と「第２の強誘電体キャパシタ」を、「固定電位Ｖｃｐの供給端」に接続することに代えて、前記「第１の強誘電体キャパシタ」または前記「第２強誘電体キャパシタ」への「アドレス信号」の「保持」を制御する制御信号の電圧の「供給端」に接続することで、前記「第１の強誘電体キャパシタ」を前記制御信号の電圧の「供給端」と「前記第２ノード」との間に「配置」するともに、前記「第２の強誘電体キャパシタ」を前記制御信号の電圧の「供給端」と「前記第３ノード」との間に「配置」し、さらに、「前記第２ノード」と接地との間に接続さる強誘電性キャパシタ(負荷キャパシタ)と、「前記第３ノード」と接地との間に接続さる強誘電性キャパシタ(負荷キャパシタ)とを設けることは、当業者が容易に想到し得たものと認められる。
　
（４−４）判断のまとめ
　以上のとおりであるから、本願発明は引用発明１〜４に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおり、本願発明は、引用発明１〜４に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。