(57)【要約】シリコン以外の低誘電率基板を用いて動作速度の高速化に対応できる半導体装置である。基板（１１）と、比誘電率がシリコンより低い低誘電率材料膜（１２）とからなる基体（１０）を設ける。基体（１０）の表面に、ＭＯＳトランジスタ（３０）を含む半導体素子層を接着して積層する。ＭＯＳトランジスタ（３０）は、島状の単結晶Ｓｉ膜（３１）を用いて形成し、絶縁膜（１５）、（１６）、（１７）の内部に埋設させる。半導体素子層の上に多層配線構造（１８）を形成し、ＭＯＳトランジスタ（３０）に電気的接続する。基体（１０）の裏面に、信号のリターンパスとして機能する電極（２０）を形成する。基体（１０）に電極（２０）を形成するのに代えて、基体（１０Ａ）の裏面に複数の電極（２０Ａ）を配置して基体（１０Ａ）をインターポーザとして構成することもできる。
2003041167.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）  第１面とその第１面の反対側にある第２面とを有すると共に、比誘電率がシリコンより低い低誘電率材料膜を含む基体と、
（ｂ）  前記基体の前記第１面に直接または他の層を介して形成された、半導体素子を含む第１半導体素子層と、
（ｃ）  前記第１半導体素子層の上に直接または他の層を介して形成された第１配線層と、
（ｄ）  前記基体の前記第２面に形成された電極とを備え、
前記第１半導体素子層の前記半導体素子は、島状に形成された半導体膜を用いて形成されていると共に、前記第１半導体素子層に形成された絶縁膜の内部に埋設されている半導体装置。
【請求項２】
前記基体が、絶縁体、半導体あるいは金属よりなる基板を含んでおり、その基板の上に前記低誘電率材料膜が形成されている請求の範囲１に記載の半導体装置。
【請求項３】
前記基体が、前記低誘電率材料膜のみから形成されている請求の範囲１に記載の半導体装置。
【請求項４】
前記第１半導体素子層の前記半導体素子を埋設する前記絶縁膜が、前記基体の前記第１面に対向して配置されている請求の範囲１に記載の半導体装置。
【請求項５】
前記第１半導体素子層の前記半導体素子を埋設する前記絶縁膜とは反対側の面が、前記基体の前記第１面に対向して配置されている請求の範囲１に記載の半導体装置。
【請求項６】
前記基体の前記第１面と前記第１半導体素子層の間に配置された第２半導体素子層または第２配線層をさらに備えており、前記第１半導体素子層は、前記第２半導体素子層または前記第２配線層を介して前記基体の前記第１面の上に形成されている請求の範囲１に記載の半導体装置。
【請求項７】
前記第１半導体素子層と前記第１配線層の間に配置された第２半導体素子層または第２配線層をさらに備えており、前記第１配線層は、前記第２半導体素子層または前記第２配線層を介して前記第１半導体素子層の上に形成されている請求の範囲１に記載の半導体装置。
【請求項８】
前記第１半導体素子層の前記半導体素子が、島状の前記半導体膜に形成された電界効果トランジスタであり、その電界効果トランジスタは前記半導体膜の片側に形成された第１ゲート電極と、その第１ゲート電極とは反対側に形成された第２ゲート電極とを有している請求の範囲１に記載の半導体装置。
【請求項９】
前記第１半導体素子層の前記半導体素子が、島状の前記半導体膜に形成された電界効果トランジスタであり、その電界効果トランジスタは前記半導体膜の片側に形成された第１ゲート電極を有している請求の範囲１に記載の半導体装置。
【請求項１０】
前記電界効果トランジスタの前記第１ゲート電極が、島状の前記半導体膜に対して前記基体の側に配置されている請求の範囲８に記載の半導体装置。
【請求項１１】
前記電界効果トランジスタの前記第１ゲート電極が、島状の前記半導体膜に対して前記基体の側に配置されている請求の範囲９に記載の半導体装置。
【請求項１２】
前記基体を貫通する埋込配線を有していると共に、前記電極は前記埋込配線に接触して形成されていて、それによってインターポーザとしての機能を実現している請求の範囲１に記載の半導体装置。
【請求項１３】
（ａ）  第１面とその第１面の反対側にある第２面とを有すると共に、比誘電率がシリコンより低い低誘電率材料膜を含む基体を形成する工程と、
（ｂ）  島状に形成された半導体膜を用いて犠牲基板上に半導体素子を形成する工程と、
（ｃ）  前記犠牲基板上で前記半導体素子を覆うように絶縁膜を形成し、その絶縁膜の内部に前記半導体素子を埋設させることによって第１半導体素子層を形成する工程と、
（ｄ）  前記第１半導体素子と前記基体の前記第１面とを直接または他の層を介して結合させる工程と、
（ｅ）  前記犠牲基板を除去する工程と、
（ｆ）  前記第１半導体素子層の前記基体とは反対の側に第１配線層を直接または他の層を介して形成する工程と、
（ｇ）  前記基体の前記第２面に電極を形成する工程と
を備えてなる半導体装置の製造方法。
【請求項１４】
前記工程（ａ）において使用する前記基体が、絶縁体、半導体あるいは金属よりなる基板を含んでおり、その基板の上に前記低誘電率材料膜が形成されている請求の範囲１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ａ）において使用する前記基体が、前記低誘電率材料膜のみから形成されている請求の範囲１３に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｄ）において、前記第１半導体素子層の前記半導体素子を埋設する前記絶縁膜と、前記基体の前記第１面とが、互いに対向して結合せしめられる請求の範囲１３に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｄ）において、前記第１半導体素子層の前記半導体素子を埋設する前記絶縁膜とは反対側の面と、前記基体の前記第１面とが、互いに対向して結合せしめられる請求の範囲１３に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｄ）において、前記第１半導体素子層と前記基体の前記第１面とが、第２半導体素子層または第２配線層を介して互いに結合せしめられる請求の範囲１３に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｆ）において、前記第１配線層が、第２半導体素子層または第２配線層を介して、前記第１半導体素子層の前記基体とは反対の側に形成される請求の範囲１３に記載の半導体装置の製造方法。
【請求項２０】
前記工程（ｂ）において島状の前記半導体膜を用いて形成される前記半導体素子が、電界効果トランジスタであり、その電界効果トランジスタは、前記半導体膜の片側に形成された第１ゲート電極と、その第１ゲート電極とは反対側に形成された第２ゲート電極とを有している請求の範囲１３に記載の半導体装置の製造方法。
【請求項２１】
前記工程（ｂ）において島状の前記半導体膜を用いて形成される前記半導体素子が、電界効果トランジスタであり、その電界効果トランジスタは、前記半導体膜の片側に形成された第１ゲート電極を有している請求の範囲１３に記載の半導体装置の製造方法。
【請求項２２】
前記工程（ｄ）において前記第１半導体素子層と前記前記基体の前記第１面とを結合させる際に、前記電界効果トランジスタの前記第１ゲート電極が島状の前記半導体膜に対して前記基体の側に配置される請求の範囲２０に記載の半導体装置の製造方法。
【請求項２３】
前記工程（ｄ）において前記第１半導体素子層と前記前記基体の前記第１面とを結合させる際に、前記電界効果トランジスタの前記第１ゲート電極が島状の前記半導体膜に対して前記基体の側に配置される請求の範囲２１に記載の半導体装置の製造方法。
【請求項２４】
前記工程（ｄ）と前記工程（ｅ）の間に、前記基体を貫通する埋込配線を形成する工程を含んでおり、前記工程（ｇ）において前記電極を前記埋込配線に接触して形成することによりインターポーザとしての機能を実現する請求の範囲１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
技術分野
本発明は、半導体装置とその製造方法に関し、さらに言えば、シリコン（Ｓｉ）よりも比誘電率の低い低誘電率材料膜を含む基体を用いて動作速度の高速化を図った半導体装置と、その半導体装置の製造方法に関する。
背景技術
従来、半導体装置に搭載されている半導体素子の微細化、高集積化に対応する技術の一つとして、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）技術が知られている。この技術は、絶縁性基板の上に単結晶シリコン膜を形成する技術で、半導体素子間の絶縁分離がほぼ完全に行えることから、（ｉ）半導体素子の微細化、高集積化に容易に対応できる、（ｉｉ）半導体素子と基板の間の寄生容量を低減できるため、動作高速化に容易に対応できるという利点がある。
また、最近の半導体装置は、半導体素子の微細化、高集積化と共に、動作速度の高速化も進んでおり、半導体素子の動作周波数はＧＨｚのオーダーに入ってきている。さらに、高集積化と共に半導体装置のチップ（すなわち半導体チップ）のサイズ自体も拡大しているため、半導体チップ上の半導体素子を相互接続する配線（オンチップ配線）や基板の特性（例えば、配線抵抗、配線や基板の寄生容量）が、半導体装置の性能を決定づけるようになりつつある。
そこで、最近の半導体装置では、配線自体の電気抵抗を下げるためにアルミニウム（Ａｌ）配線から銅（Ｃｕ）配線に移行している。また、寄生容量を低減して信号の伝播遅延を抑制するために、層間絶縁膜としていっそう誘電率の低い（例えば比誘電率が３以下の）絶縁材料膜を採用すると共に、配線構造も単層配線から多層配線構造に移行している。
上述した各種の従来技術によれば、動作速度の高速化にある程度は対応できる。しかし、動作周波数がＧＨｚのオーダーに入ると、上記各種の従来技術によっても実現は容易ではなくなる。その理由は、単結晶シリコン基板それ自体の持つ寄生抵抗および寄生容量によって生じる信号の伝播遅延が顕在化するからである。
ＧＨｚオーダーの動作周波数への対応は、単結晶シリコン基板以外の半導体基板（例えばＧａＡｓ基板）を用いれば可能である。しかし、製造コストが高くなる、集積度を高くできない等、別の問題が生じてしまう。
発明の開示
そこで、本発明の目的は、ＧＨｚオーダーの動作周波数に合理的なコストで対応できると共に、集積度の制限も生じない半導体装置とその製造方法を提供することにある。
本発明の他の目的は、シリコンよりも低い比誘電率を持つ低誘電率材料膜を有する基体を用いて、ＧＨｚオーダーの動作周波数に対応できるようにした半導体装置とその製造方法を提供することにある。
本発明のさらに他の目的は、半導体装置（チップ）のサイズの拡大や動作速度の高速化に伴って、処理する信号の波長が配線の長さに近くなっても、これに対応できる半導体装置とその製造方法を提供することにある。
ここで明記しない本発明の他の目的は、以下の説明から明らかになる。
本発明の半導体装置は、
（ａ）  第１面とその第１面の反対側にある第２面とを有すると共に、比誘電率がシリコンより低い低誘電率材料膜を含む基体と、
（ｂ）  前記基体の前記第１面に直接または他の層を介して形成された、半導体素子を含む第１半導体素子層と、
（ｃ）  前記第１半導体素子層の上に直接または他の層を介して形成された第１配線層と、
（ｄ）  前記基体の前記第２面に形成された電極とを備え、
前記第１半導体素子層の前記半導体素子は、島状に形成された半導体膜を用いて形成されていると共に、前記第１半導体素子層に形成された絶縁膜の内部に埋設されているものである。
本発明の半導体装置では、比誘電率がシリコンより低い低誘電率材料膜を含む基体の第１面に、直接または他の層を介して第１半導体素子層を形成し、その第１半導体素子層の上に直接または他の膜を介して第１配線層を形成している。また、基体の第２面には電極を形成している。そして、第１半導体素子層の半導体素子は、島状に形成された半導体膜を用いて形成されていると共に、第１半導体素子層に形成された絶縁膜の内部に埋設されている。
このため、半導体素子の形成に使用する半導体膜として、一般的に使用されている、ＧａＡｓ等の化合物半導体膜よりも低コストのシリコン膜を用いることができ、しかも、そのシリコン膜の使用量（面積）をその半導体素子の形成に必要な最小限に抑えることが可能である。換言すれば、シリコン膜に起因する信号の伝搬遅延を最小限に抑制できる。
他方、基体は、半導体素子を含む第１半導体素子層と第１配線層と電極とを支持すれば足りる、つまり半導体素子の形成に直接使用されないので、シリコンよりも比誘電率が低い任意の低誘電率材料膜を用いて形成することができる。
よって、ＧＨｚオーダーの動作周波数に合理的なコストで対応することができると共に、集積度の制限も生じない。
さらに、基体の第２面に電極を形成しているので、その電極が第１配線層を通って伝送される信号のいわゆる「リターンパス」を形成する。よって、半導体装置のサイズの拡大や動作速度の高速化に伴って、処理する信号の波長が配線の長さに近くなっても、これに対応することができる。
本発明の半導体装置では、前記基体の低誘電率材料膜は、シリコンよりも比誘電率が低い任意の材料、例えばアルミナ（Ａｌ２Ｏ３）や炭化珪素（ＳｉＣ）、ダイヤモンド、サファイア、窒化アルミニウム（ＡｌＮ）、ガラス、プラスチックなどの有機材料、更には多孔質のＳＯＧやプラスチック材料などの多孔質無機材料や多孔質有機材料などを用いて形成することができる。前記低誘電率材料膜は、好ましくは、いわゆる「Ｌｏｗ−ｋ材料」として知られている任意の材料（例えば、ＨＳＱ、ＳｉＯＦ、有機ＳＯＧ、ＢＣＢ、ＳＩＬＫ、多孔質材料、ポリイミド、テフロン（登録商標）など）を使用できる。
本発明の半導体装置の好ましい例では、前記基体が、絶縁体、半導体あるいは金属よりなる基板を含んでおり、その基板の上に前記低誘電率材料膜が形成される。この例では、前記低誘電率材料膜それ自体に剛性が不要なため、前記低誘電率材料膜の選定範囲が広くなり、用途に応じて最適な材料を選定しやすくなる利点が得られる。前記基板としては、Ｃｕ、Ａｌなどの金属板が好適に使用できるが、プラスチックなどの有機材料の膜（絶縁体あるいは半導体）や実装用フィルム、ガラスエポキシ基板などの実装用基板（絶縁体）も使用できる。
また、前記低誘電率材料膜と前記基板の数は、各々１個でなくてもよい。つまり、前記低誘電率材料膜と前記基板のいずれか一方を複数個使用した、三層以上の積層構造であってもよい。
前記基体は、少なくとも前記第１半導体素子層と前記第１配線層とを支持できる程度の剛性を有していれば、前記低誘電率材料膜のみから形成されてもよい。この場合には、前記基体の構成が簡単になるという利点が得られるからである。
本発明の半導体装置の他の好ましい例では、前記第１半導体素子層の前記半導体素子を埋設する前記絶縁膜が、前記基体の前記第１面に対向して配置される。あるいは、前記第１半導体素子層の前記半導体素子を埋設する前記絶縁膜とは反対側の面が、前記基体の前記第１面に対向して配置される。
本発明の半導体装置のさらに他の好ましい例では、前記基体の前記第１面と前記第１半導体素子層の間に配置された第２半導体素子層または第２配線層をさらに備えており、前記第１半導体素子層は、前記第２半導体素子層または前記第２配線層を介して前記基体の前記第１面の上に形成される。あるいは、前記第１半導体素子層と前記第１配線層の間に配置された第２半導体素子層または第２配線層をさらに備えており、前記第１配線層は、前記第２半導体素子層または前記第２配線層を介して前記第１半導体素子層の上に形成される。
本発明の半導体装置のさらに他の好ましい例では、前記第１半導体素子層の前記半導体素子が、島状の前記半導体膜に形成された電界効果トランジスタであり、その電界効果トランジスタは前記半導体膜の片側に形成された第１ゲート電極と、その第１ゲート電極とは反対側に形成された第２ゲート電極とを有している。この例では、ゲート電極が１個の場合よりも動作速度を早くすることができ、また短チャネル効果による漏れ電流を防止できる、という利点が得られる。
本発明の半導体装置のさらに他の好ましい例では、前記第１半導体素子層の前記半導体素子が、島状の前記半導体膜に形成された電界効果トランジスタであり、その電界効果トランジスタは前記半導体膜の片側に形成された第１ゲート電極を有している。この例では、ゲート電極が２個の場合よりも前記半導体素子の構成と製法が簡単になる、という利点が得られる。
前記電界効果トランジスタの前記第１ゲート電極は、好ましくは、島状の前記半導体膜に対して前記基体の側に配置される。
本発明の半導体装置のさらに他の好ましい例では、前記基体を貫通する埋込配線を有していると共に、前記電極は前記埋込配線に接触して形成されていて、それによってインターポーザとしての機能を実現する。
本発明の半導体装置の製造方法は、
（ａ）  第１面とその第１面の反対側にある第２面とを有すると共に、比誘電率がシリコンより低い低誘電率材料膜を含む基体を形成する工程と、
（ｂ）  島状に形成された半導体膜を用いて犠牲基板上に半導体素子を形成する工程と、
（ｃ）  前記犠牲基板上で前記半導体素子を覆うように絶縁膜を形成し、その絶縁膜の内部に前記半導体素子を埋設させることによって第１半導体素子層を形成する工程と、
（ｄ）  前記第１半導体素子と前記基体の前記第１面とを直接または他の層を介して結合させる工程と、
（ｅ）  前記犠牲基板を除去する工程と、
（ｆ）  前記第１半導体素子層の前記基体とは反対の側に第１配線層を直接または他の層を介して形成する工程と、
（ｇ）  前記基体の前記第２面に電極を形成する工程と
を備えてなるものである。
本発明の半導体装置の製造方法では、工程（ａ）において、比誘電率がシリコンより低い低誘電率材料膜を含む基体を形成する一方、工程（ｂ）において、島状に形成された半導体膜を用いて犠牲基板上に半導体素子を形成する。さらに、工程（ｃ）において、犠牲基板上で半導体素子を覆うように絶縁膜を形成し、その絶縁膜の内部に半導体素子を埋設させることによって第１半導体素子層を形成する。工程（ｄ）では、第１半導体素子層と基体の第１面とを直接または他の層を介して結合させる。工程（ｅ）では、犠牲基板を除去する。工程（ｆ）では、第１半導体素子層の基体とは反対の側に第１配線層を直接または他の層を介して形成する。工程（ｇ）では、基体の第２面に電極を形成する。したがって、上述した本発明の半導体装置が得られることが明らかである。
本発明の半導体装置の製造方法の好ましい例では、前記工程（ａ）において使用する前記基体が、絶縁体、半導体あるいは金属よりなる基板を含んでおり、その基板の上に前記低誘電率材料膜が形成されている。この例では、前記低誘電率材料膜それ自体に剛性が不要なため、前記低誘電率材料膜の選定範囲が広くなり、用途に応じて最適な材料を選定しやすくなる利点がさらに得られる。
しかし、前記工程（ａ）において使用する前記基体が、前記低誘電率材料膜のみから形成されていてもよい。この場合には、前記低誘電率材料膜が、少なくとも前記第１半導体素子層と前記第１配線層とを支持できる程度の剛性を有している必要があるが、前記基体の構成が簡単になるという利点がある。
前記基板と前記低誘電率材料膜については、本発明の半導体装置について上述した事項がそのまま適用できる。
本発明の半導体装置の製造方法の他の好ましい例では、前記工程（ｄ）において、前記第１半導体素子層の前記半導体素子を埋設する前記絶縁膜と、前記基体の前記第１面とが、互いに対向して結合せしめられる。あるいは、前記第１半導体素子層の前記半導体素子を埋設する前記絶縁膜とは反対側の面と、前記基体の前記第１面とが、互いに対向して結合せしめられる。
本発明の半導体装置の製造方法のさらに他の好ましい例では、前記工程（ｄ）において、前記第１半導体素子層と前記基体の前記第１面とが、第２半導体素子層または第２配線層を介して互いに結合せしめられる。あるいは、前記工程（ｆ）において、前記第１配線層が、第２半導体素子層または第２配線層を介して、前記第１半導体素子層の前記基体とは反対の側に形成される。
本発明の半導体装置の製造方法のさらに他の好ましい例では、前記工程（ｂ）において島状の前記半導体膜を用いて形成される前記半導体素子が、電界効果トランジスタであり、その電界効果トランジスタは、前記半導体膜の片側に形成された第１ゲート電極と、その第１ゲート電極とは反対側に形成された第２ゲート電極とを有している。この例では、ゲート電極が１個の場合よりも動作速度を早くすることができ、また短チャネル効果による漏れ電流を防止できる、という利点が得られる。
本発明の半導体装置の製造方法のさらに他の好ましい例では、前記工程（ｂ）において島状の前記半導体膜を用いて形成される前記半導体素子が、電界効果トランジスタであり、その電界効果トランジスタは、前記半導体膜の片側に形成された第１ゲート電極を有している。この例では、ゲート電極が２個の場合よりも前記半導体素子の構成と製法が簡単になる、という利点が得られる。
好ましくは、前記工程（ｄ）において前記第１半導体素子層と前記前記基体の前記第１面とを結合させる際に、前記電界効果トランジスタの前記第１ゲート電極が島状の前記半導体膜に対して前記基体の側に配置される。しかし、前記電界効果トランジスタの前記第１ゲート電極が島状の前記半導体膜に対して前記第１配線層の側に配置されるようにしてもよい。
本発明の半導体装置の製造方法のさらに他の好ましい例では、前記工程（ｄ）と前記工程（ｅ）の間に、前記基体を貫通する埋込配線を形成する工程を含んでおり、前記工程（ｇ）において前記電極を前記埋込配線に接触して形成することによりインターポーザとしての機能を実現する。
発明を実施するための最良の形態
以下、本発明の好適な実施の形態について添付図面を参照しながら説明する。
第１実施形態
図１は、本発明の第１実施形態の半導体装置の構成を示す要部断面図である。
図１に示すように、第１実施形態の半導体装置は、基板１１と、その基板１１上に形成された低誘電率材料膜１２を備えている。基板１１と低誘電率材料膜１２は、基体１０を構成する。この基体１０は、その上方に形成されている多層構造を支持しうる剛性を持つ。低誘電率材料膜１２の表面は、基体１０の第１表面を形成する。基体１０の第２表面は、基板１１の裏面により形成される。
基体１０の第１表面、すなわち低誘電率材料膜１２の表面には、接着剤膜１３によって、ＭＯＳトランジスタ３０を含む半導体素子層が固着されている。この半導体素子層は、ＭＯＳトランジスタ３０と層間絶縁膜１４、１５と絶縁膜１６、１７とから構成される。その半導体素子層の上（絶縁膜１７の上）には、さらに多層配線構造１８が形成されている。
基体１０の第２表面、すなわち基板１１の裏面には、下部電極２０が形成されている。下部電極２０は、基板１１の裏面の全体または一部を覆っている。
基体１０の低誘電率材料膜１２は、寄生容量を抑制するために、可能な限り低い比誘電率を持つ絶縁材料により形成するのが好ましい。有機絶縁材料でもよいし無機絶縁材料でもよいし、多孔質絶縁材料でもよい。具体的に言えば、シリコンの比誘電率（１１．８）よりも低い比誘電率を持ち、且つ高い熱伝導率で低コストの材料によって形成されるのが好ましい。高い熱伝導率が好ましいのは、半導体素子層中のＭＯＳトランジスタ３０が発生した熱を基板１１に向かって効率よく伝導させるためである。そして、こうすると、その熱が効率よく外部に放散されるからである。これら三つの条件（低比誘電率、高熱伝導率、低コスト）を満たす材料としては、例えばアルミナ（Ａｌ２Ｏ３）あるいは炭化珪素（ＳｉＣ）が好ましい。また、アルミナと炭化珪素に比べるとコストは少し高くなるが、低比誘電率、高熱伝導率のダイヤモンドでもよい。
しかし、低誘電率材料膜１２を形成するには、これら以外の材料も使用できる。例えば、サファイア、窒化アルミニウム（ＡｌＮ）、各種ガラス、多孔質の低誘電率プラスチックなども使用できる。
基体１０の基板１１は、低誘電率材料膜１２とその上方の多層構造を支持するものであるから、低誘電率材料膜１２の持つ低比誘電率という特性を阻害しない材料により形成される。したがって、このような特性を持つものであれば、任意の絶縁体、半導体あるいは金属によって基板１１を形成できる。
この実施形態では、基体１０が基板１１と低誘電率材料膜１２からなる二層構造となっているが、本発明はこの構成に限定されない。ある程度剛性が得られれば、基体１０の全体を低誘電率材料膜１２に使用する材料で形成してもよい。つまり、基体１０を低誘電率材料膜１２のみから形成してもよい。例えば、低誘電率材料膜１２をＡｌ２Ｏ３、ＳｉＣあるいはダイヤモンドで形成すれば、容易にこれを実現できる。
基板１１の厚さは、必要に応じて、例えば１μｍ〜３００μｍの範囲内で任意に設定する。低誘電率材料膜１２の厚さは、必要に応じて、例えば０．１μｍ〜５０μｍの範囲内で任意に設定する。したがって、基板１１と低誘電率材料膜１２の厚さを小さめに設定すれば、基体１０に対して可撓性（ｆｌｅｘｉｂｉｌｉｔｙ）を与えることができる。
半導体素子層に設けられたＭＯＳトランジスタ３０は、アイランド（島）状のｐ型単結晶シリコン（Ｓｉ）膜３１を使用して形成されている。Ｓｉ膜３１の内部には、一対のｎ＋型ソース・ドレイン領域３２ａ、３２ｂが間隔をあけて形成されており、Ｓｉ膜３１の表面（図１では下面）にはゲート絶縁膜３３が形成されている。ゲート絶縁膜３３は、ソース・ドレイン領域３２ａ、３２ｂの間に位置している。ゲート絶縁膜３３の表面（図１では下面）には、ポリシリコン製のゲート電極３４が形成されている。ゲート電極３４は金属製でもよい。
Ｓｉ膜３１の裏面（図１では上面）は、絶縁膜１６で覆われており、その絶縁膜１６の上に金属製の第２ゲート電極３５が形成されている。第２ゲート電極３５は、ゲート電極３４とほぼ同じ形状を有しており、互いに重なるように配置されている。したがって、第２ゲート電極３５も、ソース・ドレイン領域３２ａ、３２ｂの間に位置している。絶縁膜１６の第２ゲート電極３５の直下にある部分が、ゲート絶縁膜として機能する。
通常、ゲート電極３４には信号電圧を印加する。他方、第２ゲート電極３５には、ゲート電極３４と同じように信号電圧を印加してもよいし、所定の固定電位を印加してもよい。
アイランド状に形成された単結晶シリコン膜３１の厚さは、必要に応じて、例えば１０ｎｍ〜１００ｎｍの範囲内で任意に設定する。単結晶シリコン膜３１の形状は通常、矩形であり、またその大きさは、必要なＭＯＳトランジスタ３０の特性が得られるように適宜設定される。ゲート絶縁膜３３の厚さは、例えば１ｎｍ〜１０ｎｍの範囲内で任意に設定する。ゲート電極３４の厚さは、例えば５０ｎｍ〜５００ｎｍの範囲内で任意に設定する。第２ゲート電極の厚さは、例えばゲート電極３４の厚さとほぼ同様に設定する。ＭＯＳトランジスタ３０は、後述するように、ＳＯＩ基板を用いて製作するのが好ましい。
以上の構成を持つＭＯＳトランジスタ３０は、層間絶縁膜１５と絶縁膜１６、１７の積層構造の内部に埋設されている。したがって、単結晶シリコン膜３１の面積（使用量）は、単結晶シリコン基板４１を残存させる場合に比べて極めて少なくなっている。
ＭＯＳトランジスタ３０のソース・ドレイン領域３２ａ、３２ｂは、絶縁膜１６と１７を上下に貫通するコンタクト・ホール１７ａ、１７ｂを介して多層配線構造１８に電気的に接続されている。すなわち、積層された絶縁膜１６と１７を上下に貫通してコンタクト・ホール１７ａ、１７ｂが形成されており、それらの内部には導電性のコンタクト・プラグ１９ａ、１９ｂがそれぞれ充填されている。コンタクト・プラグ１９ａ、１９ｂは、例えばタングステン（Ｗ）、アルミニウムニウム（Ａｌ）、銅（Ｃｕ）などの導電性材料によって形成される。コンタクト・プラグ１９ａ、１９ｂの一端（図１では下端）は、それらの直下にあるソース・ドレイン領域３２ａ、３２ｂにそれぞれ接触している。コンタクト・プラグ１９ａ、１９ｂの他端（図１では上端）は、絶縁膜１７の表面近傍に位置する多層配線構造１８の配線電極１８ａ、１８ｂにそれぞれ接触している。こうして、ＭＯＳトランジスタ３０のソース・ドレイン領域３２ａ、３２ｂは、多層配線構造１８の内部の金属配線１８ｃにそれぞれ電気的に接続されている。
ＭＯＳトランジスタ３０のゲート電極３４と第２ゲート電極３５は、図示しない配線あるいは導電膜に電気的に接続されている。この電気的接続の具体的構造は公知であるから、それについての説明は省略する。
基体１０と半導体回路層を接合する接着剤膜１３は、任意の絶縁性の接着剤により形成され、厚さは０．１μｍ〜数μｍである。例えば、エポキシ樹脂やポリイミド樹脂が好適に使用できる。接着剤膜１３も、できるだけ低誘電率であることが好ましい。
層間絶縁膜１４は、例えばＴＥＯＳにより形成される。層間絶縁膜１４の表面（図１では下面）は平坦化されている。
層間絶縁膜１５は、第２ゲート電極３５を除くＭＯＳトランジスタ３０の全体を内部に埋設しており、例えばＢＰＳＧにより形成される。層間絶縁膜１５の厚さは、例えば０．１μｍ〜３μｍである。
絶縁膜１６は、ＭＯＳトランジスタ３０を形成する際に使用するＳＯＩ基板に含まれていたものであり、通常は二酸化シリコン（ＳｉＯ２）である。しかし、この絶縁膜１６は後から形成してもよい。絶縁膜１６の厚さは任意である。
絶縁膜１７は、ＭＯＳトランジスタ３０と多層配線構造１８の間を電気的に絶縁する作用をするものであり、任意の絶縁材料（例えば、ＢＰＳＧ等）により形成される。絶縁膜１７の厚さは任意である。
多層配線構造１８は、絶縁層を介して複数の金属配線１８ｃを積層したものである。その構成は公知であるから、それについての詳細な説明は省略する。
上記構成において、ＭＯＳトランジスタ３０と、そのＭＯＳトランジスタ３０を埋設する層間絶縁膜１４、１５と絶縁膜１６、１７は、「半導体素子層」を構成する。多層配線構造１８は、「配線層」を構成する。
次に、上記構成を持つ第１実施形態の半導体装置の製造方法について、図２〜図８を参照しながら説明する。
まず、公知の方法により図２に示す構造を形成する。ここでは、任意のＳＯＩ基板を用いて形成するが、本発明はこれに限定されるものではない。
例えば、絶縁膜１６を挟んで接着された単結晶Ｓｉ基板４１と単結晶Ｓｉ膜３１からなる「貼り合わせ基板」を準備する。そして、単結晶Ｓｉ膜３１を絶縁膜１６に達するまで選択的にエッチングして、略矩形アイランド状の素子形成領域を画定する。次に、熱酸化法とエッチング法により、単結晶Ｓｉ膜の表面の所定箇所に選択的にゲート絶縁膜３３を形成する。そのゲート絶縁膜３３の上にポリシリコン膜を形成してからそれをエッチングし、ゲート電極３４を形成する。その後、イオン注入法により、ゲート電極３４をマスクとして単結晶Ｓｉ膜３１の内部にｎ型不純物を選択的に導入し、一対のソース・ドレイン領域３２ａ、３２ｂを形成する。こうして、絶縁膜１６上に図２に示す構成のＭＯＳトランジスタ３０を形成する。
上記の「貼り合わせ基板」に代えて、いわゆる「ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔａｔｉｏｎ  ｏｆ  ＯＸｙｇｅｎ）基板」や他の同様の基板を使用してもよいことは言うまでもない。
その後、ＭＯＳトランジスタ３０の全体を覆うように、絶縁膜１６上に層間絶縁膜１５を形成し、さらにその上に層間絶縁膜１４を形成する。
最後に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法またはエッチング法により、層間絶縁膜１４の表面を平坦化する。こうして、図２に示す構造が得られる。
ここで述べた図２の構造を得る方法は一例であり、ここで述べた方法以外の方法で形成してもよいことは言うまでもない。
他方、図３のように、絶縁体、半導体あるいは金属によって形成された基板１１の上に、上述した特性を有する低誘電率材料膜１２を形成し、基体１０とする。低誘電率材料膜１２は、基板１１とは別個に形成してから、適当な接着剤で基板１１の表面に接着してもよいし、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより、基板１１の表面に低誘電率材料膜１２を直接、形成・固着してもよい。こうして形成した低誘電率材料膜１２の表面は、任意の方法によって平坦化する。
次に、低誘電率材料膜１２の表面に適当な接着剤を塗布し、接着剤膜１３を形成する。この時の状態は図３に示すようになる。なお、接着剤は、図２の状態で絶縁膜１４の表面に塗布してもよい。また、低誘電率材料膜１２の表面と絶縁膜１４の表面の両方に接着剤を塗布してもよい。
なお、低誘電率材料膜１２そのものに接着能力がある場合には、接着剤膜１３の塗布を省略可能であることは言うまでもない。
続いて、図２の構成を上下逆にして、位置合わせしながら図３の構成と接合し、図４に示すように両者を一体化する。すなわち、層間絶縁膜１４の平坦化した表面を基体１０の低誘電率材料膜１２の平坦な表面に対向させ、接着剤膜１３を介して互いに接合させるのである。この状態で、接着剤膜１３に対して所定の硬化処理を行うと、接着剤膜１３が硬化し、基体１０の上に半導体素子層が接合される。この時、基板１１が最下位に位置し、Ｓｉ基板４１が最上位に位置する。また、ＭＯＳトランジスタ３０は上下逆になる。
次に、最上位にあるＳｉ基板４１の全体を研磨やエッチングによって除去し、図５に示すように、絶縁膜１６を露出させる。そして、絶縁膜１６の上に適当な金属膜（例えばＷ）を形成してからエッチングによりパターン化し、第２ゲート電極３５を形成する。この時の状態は図５に示すとおりである。
Ｓｉ基板４１は、このように製造工程の途中ですべて除去されてしまうので、「犠牲基板」と言うことができる。
次に、図６に示すように、絶縁膜１６の上に絶縁膜１７を形成し、第２ゲート電極３５を覆う。必要に応じて、ＣＭＰ法などによって絶縁膜１７の表面の平坦化を行う。
その後、図７に示すように、エッチングによって、絶縁膜１７と１６を貫通するコンタクト・ホール１７ａ、１７ｂを形成し、ソース・ドレイン領域３２ａ、３２ｂ（すなわち、単結晶Ｓｉ膜３１の裏面）をそれぞれ露出させる。
次に、絶縁膜１７の上に、コンタクト・ホール１７ａ、１７ｂを充填する程度の厚さをもつ導電膜（図示せず）を形成した後、その導電膜に対してエッチバック法やＣＭＰ法を適用してコンタクト・ホール１７ａ、１７ｂ以外の部分にある導電膜を選択的に除去する。こうして、図８に示すように、コンタクト・ホール１７ａ、１７ｂの内部に、導電膜よりなるコンタクト・プラグ１９ａ、１９ｂをそれぞれ形成する。導電膜としては、例えばＷ、Ａｌ、Ｃｕなどの膜が使用される。
続いて、絶縁膜１７の上に、公知の方法により、配線電極１８ａ、１８ｂと金属配線１８ｃを含む多層配線構造１８を形成する。
最後に、基板１１の下面の全体または一部に、銅やアルミニウムなどの金属膜を蒸着法やメッキ法で形成し、下部電極２０とする。こうして図１に示す第１実施形態の半導体装置が得られる。
なお、下部電極２０は、図３に示すように、基板１１と低誘電率材料膜１２とによって基体１０を形成した時に、基板１１の裏面に先に形成しておいてもよい。
以上述べたように、本発明の第１実施形態の半導体装置では、比誘電率がシリコンより低い低誘電率材料膜１２を含む基体１０の表面に、ＭＯＳトランジスタ３０を含む半導体素子層を形成し、その半導体素子層の上に多層配線構造１８（配線層）を形成している。基体１０の下面には下部電極２０を形成している。そして、ＭＯＳトランジスタ３０は、島（アイランド）状に形成された非常に小さい単結晶Ｓｉ膜３１を用いて形成されていると共に、半導体素子層に形成された層間絶縁膜１４と１５および絶縁膜１６と１７の内部に埋設されている。
このように、一般的に使用されている単結晶Ｓｉ膜３１を用いているので、低コストであり、しかも、その単結晶Ｓｉ膜３１の使用量（面積）はＭＯＳトランジスタ３０の形成に必要な最小限に抑えられている。
また、基体１０は、ある程度の剛性をもつ基板１１と共に、シリコンよりも比誘電率が低い材料を用いて形成した低誘電率材料膜１２を含んでいる。
よって、ＧＨｚオーダーの動作周波数に合理的なコストで対応することができると共に、集積度の制限も生じない。
また、基体１０の下面に下部電極２０を形成しているので、下部電極２０が、多層配線構造１８の金属配線１８ｃを通って伝送される信号のいわゆる「リターンパス」を形成する。よって、半導体チップ（つまり当該半導体装置）のサイズの拡大や動作速度の高速化に伴って、処理する信号の波長が配線の長さに近くなっても、これに対応することができる。
さらに、上述した第１実施形態の半導体装置では、ＭＯＳトランジスタ３０が（第１）ゲート電極３４に加えて第２ゲート電極３５を有しているので、第２ゲート電極３５を有しない場合に比べてドレイン電流の変化を大きくすることができる、つまり駆動電流を増加できる。よって、第２ゲート電極３５を有しない場合よりも動作速度を早くすることができる利点がある。
また、第２ゲート電極３５により、ドレイン電界の回り込みを遮断できるので、ＭＯＳトランジスタ３０がＯＦＦ状態にある時に短チャネル効果によって漏れ電流が流れるという事態を防止できる利点もある。
第２実施形態
図９は、本発明の第２実施形態の半導体装置の構成を示す要部断面図である。
図９の半導体装置は、第１実施形態の半導体装置に多層配線構造５１を追加したものに相当する。よって、図９において同一あるいは対応する要素には第１実施形態の半導体装置の場合と同じ符号を付して、それらに関する詳細な説明は省略する。
図９に示すように、多層配線構造５１は、基体１０を形成する低誘電率材料膜１２と層間絶縁膜１４の間に設けられている、換言すれば、基体１０と半導体素子層との間に配置されている。半導体素子層のＭＯＳトランジスタ３０の一方のソース・ドレイン領域３２ａが、多層配線構造５１内の所定の配線に電気的に接続されている。多層配線構造５１は、その表面において接着剤膜１３によって低誘電率材料膜１２に接着されている。
第２実施形態の半導体装置では、ＭＯＳトランジスタ３０と、そのＭＯＳトランジスタ３０を埋設する層間絶縁膜１４、１５と、絶縁膜１６、１７は、「半導体素子層」を形成する。多層配線構造１８は、「第１配線層」を形成する。多層配線構造５１は、「第２配線層」を形成する。
上記の構成を持つ第２実施形態の半導体装置は、第１実施形態の場合と同様にして製造できる。
すなわち、図１０（これは図２に対応する）に示すように、第１実施形態で述べたのと同じ方法で、Ｓｉ基板４１上に形成した絶縁膜１６上に、ＭＯＳトランジスタ３０を形成する。そして、ＭＯＳトランジスタ３０の全体を覆うように、絶縁膜１６上に層間絶縁膜１５を形成し、さらにその上に層間絶縁膜１４を形成する。
続いて、表面を平坦化した層間絶縁膜１４の上に、公知の方法で多層配線構造５１を形成する。この時、ＭＯＳトランジスタ３０のソース・ドレイン領域３２ａは、層間絶縁膜１４と１５を貫通するコンタクト・ホール内に充填されたコンタクト・プラグを介して、多層配線構造５１内の所定の配線に電気的に接続される。この方法は多層配線構造１８の場合と同様であるから、その説明は省略する。最後に、ＣＭＰ法またはエッチング法により、多層配線構造５１の表面を平坦化する。
他方、図３に示すように、基板１１と低誘電率材料膜１２からなる基体１０を形成した後、低誘電率材料膜１２の表面を平坦化する。そして、低誘電率材料膜１２の上に適当な接着剤を塗布し、接着剤膜１３を形成する。
続いて、図１０の構成を上下逆にして、位置合わせしながら図３の構成と接合し、図１１に示すように両者を一体化する。すなわち、多層配線構造５１の平坦化した表面を低誘電率材料膜１２の平坦な表面に対向させ、接着剤膜１３を介して互いに接合させるのである。この状態で、接着剤膜１３に対して所定の硬化処理を行うと、接着剤膜１３が硬化し、基体１０の上に半導体素子層が接合される。この時、基板１１が最下位に位置し、Ｓｉ基板４１が最上位に位置する。また、ＭＯＳトランジスタ３０は上下逆になる。
次に、最上位にあるＳｉ基板４１の全体をエッチングによって除去し、絶縁膜１６を露出させる。そして、第１実施形態の場合と同様にして、絶縁膜１６の上に第２ゲート電極３５を形成した後、絶縁膜１６の上に絶縁膜１７を形成する。その後、第１実施形態の場合と同じ方法によって、コンタクト・ホール１７ａ、１７ｂ、コンタクト・プラグ１９ａ、１９ｂをそれぞれ形成する。また、基板１１の下面の全体または一部に下部電極２０を形成する。こうして図９に示す構成の半導体装置が得られる。
以上述べたように、本発明の第２実施形態の半導体装置は、第１実施形態の半導体装置と実質的に同じ構成を持っているから、第１実施形態の半導体装置と同じ効果が得られる。
第３実施形態
図１２は、本発明の第３実施形態の半導体装置の構成を示す要部断面図である。図１２の半導体装置は、第１実施形態の半導体装置から、ＭＯＳトランジスタ３０の第２ゲート電極３５を省略したものに相当する。よって、図１２において、同一あるいは対応する要素には第１実施形態の半導体装置の場合と同じ符号を付して、それらに関する詳細な説明は省略する。
本発明の第３実施形態の半導体装置は、第１実施形態の半導体装置と実質的に同じ構成を持っているから、第１実施形態の半導体装置と同じ効果が得られることは明らかである。
また、第３実施形態の半導体装置では、ＭＯＳトランジスタ３０が第２ゲート電極３５を有していないので、第２ゲート電極３５を持つ第１実施形態に比べて構造と製造工程が簡略になるという利点がある。
第４実施形態
図１３は、本発明の第４実施形態の半導体装置の構成を示す要部断面図である。図１３の半導体装置は、第２ゲート電極を持たない第３実施形態の半導体装置（図１２を参照）において、その半導体素子層と多層配線構造を上下二段に配置したものである。つまり、基体１０の上に、ＭＯＳトランジスタ３０と層間絶縁膜１４、１５と絶縁膜１６、１７からなる「下位半導体素子層」と、多層配線構造１８からなる「下位配線層」とを積層形成し、さらにその上に、ＭＯＳトランジスタ３０’と層間絶縁膜１４’、１５’と絶縁膜１６’、１７’からなる「上位半導体素子層」と、多層配線構造１８’からなる「上位配線層」とを積層形成したものに相当する。よって、図１３において、同一あるいは対応する要素には第３実施形態の半導体装置の場合と同じ符号を付して、それらに関する詳細な説明は省略する。
本発明の第４実施形態の半導体装置は、第３実施形態の半導体装置と実質的に同じ構成を持っているから、第３実施形態の半導体装置と同じ効果が得られることは明らかである。
第４実施形態の半導体装置の構成は、基体１０と「下位半導体素子層」と「下位配線層」とからなる本発明の基本構成に対して、「上位半導体素子層」と「上位配線層」を追加・形成したものに等しいということができる。しかし、基体１０の上に「下位半導体素子層」と「下位配線層」を介して「上位半導体素子層」を形成し、さらにその上に「上位配線層」を形成した構成である、ともいうことができるし、基体１０の上に直接「下位半導体素子層」を形成し、その上に、「下位配線層」と「上位半導体素子層」と介して「上位配線層」を形成した構成である、ともいうことができる。なお、必要に応じて、「上位半導体素子層」と「下位半導体素子層」とを互いに電気的に接続することが可能であることは言うまでもない。
また、図１３では、「上位半導体素子層」と「下位半導体素子層」が接着剤膜１３’を介して直接貼り合わされているが、本発明はこれには限定されない。例えば、「上位半導体素子層」側あるいは「下位半導体素子層」側に低誘電率材料膜を形成し、その低誘電率材料膜と接着剤膜１３’を介して「上位半導体素子層」と「下位半導体素子層」とを貼り合わせてもよい。この場合、その低誘電率材料膜が接着性を有していれば、接着剤膜１３’は省略可能であることはもちろんである。
このように、本発明の半導体装置は、基体１０の上に直接あるいは他の層を介して「半導体素子層」が形成され、さらにその「半導体素子層」の上に直接あるいは他の層を介して「配線層」が形成されていれば足りるのである。
第５実施形態
上記第１〜第４の実施形態では、ＭＯＳトランジスタを形成した半導体素子層が上下逆向きで（つまりＭＯＳトランジスタのゲート電極が下を向くようにして）基体１０に貼り合わされているが、本発明はこれに限定されるものではない。ＭＯＳトランジスタを形成した半導体素子層を上下逆向きにせずに（つまりＭＯＳトランジスタのゲート電極が上を向くようにして）貼り合わせることも可能である。その場合の一例を図１４に示す。
図１４は、本発明の第５実施形態の半導体装置の構成を示す要部断面図であり、その構成は、第２ゲート電極を持たない第３実施形態の半導体装置（図１２を参照）において、半導体素子層をそのＭＯＳトランジスタ３０のゲート電極３４が上に向くようにして基体１０上に配置したものである。よって、図１４において、同一あるいは対応する要素には第３実施形態の場合と半導体装置と同じ符号を付して、それらに関する詳細な説明は省略する。
この第５実施形態の半導体装置は、半導体素子層の形成工程と、半導体素子層の基体１０への貼り付け工程を除き、第３実施形態の半導体装置と実質的に同様の工程を経て製造される。よって、図１５と図１６を参照しながら、製造工程の異なる部分を中心に説明すると、次の通りである。
まず、公知の方法により図２に示す構造を形成してから、層間絶縁膜１４の平坦化された表面に支持基板４２を貼り付ける。支持基板４２としては、図２の構成を保持できるものであれば、任意の材料（例えばＳｉ、石英など）の板が使用できる。この時の状態は図１５のようになる。
そして、次に、支持基板４２を用いて保持しながら、公知の研磨法あるいはエッチング法によってＳｉ基板４１の全体を除去し、絶縁膜１６を露出させる。このため、この第５実施形態の半導体装置の製造方法においても、Ｓｉ基板４１は「犠牲基板」である。
他方、第１実施形態で述べたのと同様にして、基板１１と低誘電率材料膜１２からなる基体１０を形成し、その低誘電率材料膜１２の表面に接着剤膜１３を塗布・形成する（図３を参照）。
続いて、図１５の構成からＳｉ基板４１を除去したものを、位置合わせしながら図３の構成と接合し、図１６に示すように両者を一体化する。すなわち、絶縁膜１６の露出した面を基体１０の低誘電率材料膜１２の平坦な表面に対向させ、接着剤膜１３を介して互いに接合させるのである。この状態で、接着剤膜１３に対して所定の硬化処理を行うと、接着剤膜１３が硬化し、基体１０の上に半導体素子層が接合される。この時、基板１１が最下位に位置し、支持基板４２が最上位に位置する。また、ＭＯＳトランジスタ３０の向きは逆転しない、つまりゲート電極３４が上位に位置する。この時の状態は図１６のようになる。
次に、最上位にある支持基板４２の全体を研磨やエッチングによって除去し、層間絶縁膜１４を露出させる。そして、層間絶縁膜１４の上に絶縁膜１７を形成してから、エッチングによって、絶縁膜１７と層間絶縁膜１４および１５を貫通するコンタクト・ホール１７ｃを形成し、ゲート電極３４を露出させる。
次に、絶縁膜１７の上に、コンタクト・ホール１７ｃを充填する程度の厚さをもつ導電膜（図示せず）を形成した後、その導電膜に対してエッチバック法やＣＭＰ法を適用してコンタクト・ホール１７ｃ以外の部分にある導電膜を選択的に除去する。こうして、図１４に示すように、コンタクト・ホール１７ｃの内部に、導電膜よりなるコンタクト・プラグ１９ｃを形成する。導電膜としては、例えばＷ、Ａｌ、Ｃｕなどの膜が使用される。
続いて、絶縁膜１７の上に、公知の方法により、金属配線１８ｃと、コンタクト・プラグ１９ｃに接続された配線電極１８ｄとを含む多層配線構造１８を形成する。
最後に、基板１１の下面の全体に、銅やアルミニウムなどの金属膜を蒸着法やメッキ法で形成し、下部電極２０とする。こうして図１４に示す第５実施形態の半導体装置が得られる。
なお、下部電極２０は、図３に示すように、基板１１と低誘電率材料膜１２とによって基体１０を形成した時に、基板１１の裏面に先に形成しておいてもよいことは、第３実施形態の場合と同様である。
上述したように、本発明の第５実施形態の半導体装置は、第３実施形態の半導体装置と実質的に同じ構成を持っているから、第３実施形態の半導体装置と同じ効果が得られることは明らかである。
第５実施形態においても、必要に応じて第２ゲート電極を設けることができることは言うまでもない。これは、例えば、図１５の構成からＳｉ基板４１を除去した後に、第２ゲート電極３５を絶縁膜１６上に形成する工程を追加すれば、図１５と図１６を参照して説明した製造方法によって容易に実現できる。
第６実施形態
図１７は、本発明の第６実施形態の半導体装置の構成を示す要部断面図である。
図１７の半導体装置は、第２実施形態の半導体装置において、基体１０に代えてインターポーザの機能を持つ基体１０Ａを設けたものである。よって、図１７において同一あるいは対応する要素には第２実施形態の半導体装置の場合と同じ符号を付して、それらに関する詳細な説明は省略する。
第６実施形態の半導体装置は、図１７に示すように、基体１０Ａを形成する基板１１と低誘電率材料膜１２を貫通する複数の埋込配線６１を有している。各埋込配線６１の上端は、多層配線構造５１の内部の対応する配線に接触せしめられている。各埋込配線６１の下端は、対応する下部電極２０Ａに接触せしめられている。その結果、基体１０Ａと下部電極２０Ａは、「インターポーザ」の機能を有している。
上記の構成を持つ第６実施形態の半導体装置は、第２実施形態の場合と同様にして製造できる。
すなわち、図１０（これは図２に対応する）に示すように、第１実施形態で述べたのと同じ方法で、Ｓｉ基板４１上に形成した絶縁膜１６上に、ＭＯＳトランジスタ３０を形成する。そして、ＭＯＳトランジスタ３０の全体を覆うように、絶縁膜１６上に層間絶縁膜１５を形成し、さらにその上に層間絶縁膜１４を形成する。
続いて、表面を平坦化した層間絶縁膜１４の上に、公知の方法で多層配線構造５１を形成する。この時、ＭＯＳトランジスタ３０のソース・ドレイン領域３２ａと３２ｂは、層間絶縁膜１４と１５を貫通するコンタクト・ホール内に充填されたコンタクト・プラグを介して、多層配線構造５１内の所定の配線に電気的に接続される。この方法は多層配線構造１８の場合と同様であるから、その説明は省略する。最後に、ＣＭＰ法またはエッチング法により、多層配線構造５１の表面を平坦化する。
他方、図３に示すように、基板１１と低誘電率材料膜１２からなる基体１０Ａを形成した後、低誘電率材料膜１２の表面を平坦化する。そして、低誘電率材料膜１２の上に適当な接着剤を塗布し、接着剤膜１３を形成する。
続いて、図１０の構成を上下逆にして、位置合わせしながら図３の構成と接合し、図１８に示すように両者を一体化する。すなわち、多層配線構造５１の平坦化した表面を低誘電率材料膜１２の平坦な表面に対向させ、接着剤膜１３を介して互いに接合させるのである。この状態で、接着剤膜１３に対して所定の硬化処理を行うと、接着剤膜１３が硬化し、基体１０の上に半導体素子層が接合される。この時、基板１１が最下位に位置し、Ｓｉ基板４１が最上位に位置する。また、ＭＯＳトランジスタ３０は上下逆になる。
続いて、エッチング法により、基体１０Ａを貫通する貫通孔を複数個形成してから、それらの中にタングステン（Ｗ）等の導電性材料を埋め込み、埋込配線６１を形成する。各埋込配線６１の上端は、多層配線構造５１の内部の対応する配線に接触せしめられる。各埋込配線６１の下端は、基板１１の下面より露出せしめられる。
そして、基板１１の下面の全体または一部に、銅やアルミニウムなどの金属膜を蒸着法やメッキ法で形成してからパターン化し、複数の下部電極２０Ａを形成する。各埋込配線６１の下端は、対応する下部電極２０Ａに接触せしめられる。この時の状態は図１８に示すようになる。
次に、最上位にあるＳｉ基板４１の全体をエッチングによって除去し、絶縁膜１６を露出させる。そして、第１実施形態の場合と同様にして、絶縁膜１６の上に第２ゲート電極３５を形成した後、絶縁膜１６の上に絶縁膜１７を形成する。その後、第１実施形態の場合と同じ方法によって、コンタクト・ホール１７ａ、１７ｂ、コンタクト・プラグ１９ａ、１９ｂをそれぞれ形成する。こうして図１７に示す構成の半導体装置が得られる。
以上述べたように、本発明の第６実施形態の半導体装置は、第１実施形態の半導体装置と実質的に同じ構成を持っているから、第１実施形態の半導体装置と同じ効果が得られる。しかも、基体１０Ａと下部電極２０Ａが「インターポーザ」の機能を有しているため、当該半導体装置の内部からの電気信号の引出しが容易に行えるという利点がある。
変形例
上述した第１〜第６の実施形態は、本発明の好適な例を示すものであり、本発明はこれら実施形態に限定されず、種々の変更が可能なことはもちろんである。
例えば、上記第１〜第６の実施形態では、基体１０を基板１１と低誘電率材料膜１２の２層構造としているが、本発明はこれには限定されない。基体１０を低誘電率材料膜１２のみから構成してもよい。また、半導体素子層には、一つのＭＯＳトランジスタ３０のみが形成されているが、必要に応じて複数個のＭＯＳトランジスタ３０を形成してもよいし、ＭＯＳトランジスタ３０に代えて他の半導体素子を含んでもよいし、種々の半導体素子が混在してもよいことは言うまでもない。
以上説明したように、本発明の半導体装置およびその製造方法によれば、ＧＨｚオーダーの動作周波数に合理的なコストで対応できると共に、集積度の制限も生じない。また、シリコンよりも低い比誘電率を持つ材料を有する基体を用いて、ＧＨｚオーダーの動作周波数に対応できる。さらに、半導体装置（チップ）のサイズの拡大や動作速度の高速化に伴って、処理する信号の波長が配線の長さに近くなっても、これに対応できる等の効果がある。
【図面の簡単な説明】
図１は、本発明の第１実施形態の半導体装置の構成を示す要部概略断面図である。
図２は、図１の第１実施形態の半導体装置の製造方法を示す工程図である。
図３は、図１の第１実施形態の半導体装置の製造方法を示す工程図である。
図４は、図１の第１実施形態の半導体装置の製造方法を示す工程図で、図２、図３の続きである。
図５は、図１の第１実施形態の半導体装置の製造方法を示す工程図で、図４の続きである。
図６は、図１の第１実施形態の半導体装置の製造方法を示す工程図で、図５の続きである。
図７は、図１の第１実施形態の半導体装置の製造方法を示す工程図で、図６の続きである。
図８は、図１の第１実施形態の半導体装置の製造方法を示す工程図で、図７の続きである。
図９は、本発明の第２実施形態の半導体装置の構成を示す要部概略断面図である。
図１０は、図９の第２実施形態の半導体装置の製造方法を示す工程図である。
図１１は、図９の第２実施形態の半導体装置の製造方法を示す工程図で、図１０の続きである。
図１２は、本発明の第３実施形態の半導体装置の構成を示す要部概略断面図である。
図１３は、本発明の第４実施形態の半導体装置の構成を示す要部概略断面図である。
図１４は、本発明の第５施形態の半導体装置の構成を示す要部概略断面図である。
図１５は、図１４の第５実施形態の半導体装置の製造方法を示す工程図である。
図１６は、図１４の第５実施形態の半導体装置の製造方法を示す工程図で、図１５の続きである。
図１７は、本発明の第６実施形態の半導体装置の構成を示す要部概略断面図である。
図１８は、図１７の第６実施形態の半導体装置の製造方法を示す工程図である。
【図１】
2003041167.tif 000003
【図２】
2003041167.tif 000004
【図３】
2003041167.tif 000005
【図４】
2003041167.tif 000006
【図５】
2003041167.tif 000007
【図６】
2003041167.tif 000008
【図７】
2003041167.tif 000009
【図８】
2003041167.tif 000010
【図９】
2003041167.tif 000011
【図１０】
2003041167.tif 000012
【図１１】
2003041167.tif 000013
【図１２】
2003041167.tif 000014
【図１３】
2003041167.tif 000015
【図１４】
2003041167.tif 000016
【図１５】
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【図１６】
2003041167.tif 000018
【図１７】
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【図１８】
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【手続補正書】
【提出日】平成15年11月17日(2003.11.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）  第１面とその第１面の反対側にある第２面とを有すると共に、比誘電率がシリコンより低い低誘電率材料膜を含む基体と、
（ｂ）  前記基体の前記第１面に直接または他の層を介して形成された、半導休素子及びその半導体素子を埋設する絶縁膜を含む第１半導体素子層と、
（ｃ）  前記第１半導体素子層の上に直接または他の層を介して形成された第１配線層と、
（ｄ）  前記基体の前記第２面に形成された、前記第１配線層を通って伝送される信号のリターンパスを形成する電極とを備え、
前記基体と前記第１半導体素子層と前記第１配線層とは、三次元積層構造を構成しており、
前記第１半導体素子層の前記半導体素子は、島状の半導体膜を用いて形成されていると共に、その半導体膜の大きさは当該半導体素子の必要な特性が得られる大きさに限定されていることを特徴とする半導体装置。
【請求項２】
前記基体が、前記低誘電率材料膜の低誘電率という特性を阻害しない絶縁体、半導体あるいは金属よりなる基板を含んでおり、その基板の上に前記低誘電率材料膜が形成されている請求の範囲１に記載の半導体装置。
【請求項３】
前記基体が、前記低誘電率材料膜のみから形成されている請求の範囲１に記載の半導体装置。
【請求項４】
前記第１半導体素子層の前記半導体素子を埋設する前記絶縁膜が、前記基体の前記第１面に対向して配置されている請求の範囲１に記載の半導体装置。
【請求項５】
前記第１半導体素子層の前記半導体素子を埋設する前記絶縁膜とは反対側の面が、前記基体の前記第１面に対向して配置されている請求の範囲１に記載の半導体装置。
【請求項６】
前記基体の前記第１面と前記第１半導体素子層の間に配置された第２半導体素子層または第２配線層をさらに備えており、前記第１半導体素子層は、前記第２半導体素子層または前記第２配線層を介して前記基体の前記第１面の上に形成されている請求の範囲１に記載の半導体装置。
【請求項７】
前記第１半導体素子層と前記第１配線層の間に配置された第２半導体素子層または第２配線層をさらに備えており、前記第１配線層は、前記第２半導体素子層または前記第２配線層を介して前記第１半導体素子層の上に形成されている請求の範囲１に記載の半導体装置。
【請求項８】
前記第１半導体素子層の前記半導体素子が、島状の前記半導体膜に形成された電界効果トランジスタであり、その電界効果トランジスタは前記半導体膜の片側に形成された第１ゲート電極と、その第１ゲート電極とは反対側に形成された第２ゲート電極とを有している請求の範囲１に記載の半導体装置。
【請求項９】
前記第１半導体素子層の前記半導体素子が、島状の前記半導体膜に形成された電界効果トランジスタであり、その電界効果トランジスタは前記半導体膜の片側に形成された第１ゲート電極を有している請求の範囲１に記載の半導体装置。
【請求項１０】
前記電界効果トランジスタの前記第１ゲート電極が、島状の前記半導体膜に対して前記基体の側に配置されている請求の範囲８に記載の半導体装置。
【請求項１１】
前記電界効果トランジスタの前記第１ゲート電極が、島状の前記半導体膜に対して前記基体の側に配置されている請求の範囲９に記載の半導体装置。
【請求項１２】
（削除）
【請求項１３】
（ａ）  第１面とその第１面の反対側にある第２面とを有すると共に、比誘電率がシリコンより低い低誘電率材料膜を含む基体を形成する工程と、
（ｂ）  島状に形成された半導体膜を用いて犠牲基板上に半導体素子を形成する工程と、
（ｃ）  前記犠牲基板上で前記半導体素子を覆うように絶縁膜を形成し、その絶縁膜の内部に前記半導体素子を埋設させることによって第１半導体素子層を形成する工程と、
（ｄ）  前記第１半導体素子と前記基体の前記第１面とを直接または他の層を介して結合させる工程と、
（ｅ）  前記犠牲基板を除去する工程と、
（ｆ）  前記第１半導体素子層の前記基体とは反対の側に第１配線層を直接または他の層を介して形成する工程と、
（ｇ）  前記基体の前記第２面に、前記第１配線層を通って伝送される信号のリターンパスを形成する電極を形成する工程とを備え、
前記工程（ｂ）において、島状の前記半導体膜の大きさは当該半導体素子の必要な特性が得られる大きさに限定され、
前記基体と前記第１半導体素子層と前記第１配線層とは、三次元積層構造を構成することを特徴とする半導体装置の製造方法。
【請求項１４】
前記工程（ａ）において使用する前記基体が、前記低誘電率材料膜の低誘電率という特性を阻害しない絶縁体、半導体あるいは金属よりなる基板を含んでおり、その基板の上に前記低誘電率材料膜が形成されている請求の範囲１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ａ）において使用する前記基体が、前記低誘電率材料膜のみから形成されている請求の範囲１３に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｄ）において、前記第１半導体素子層の前記半導体素子を埋設する前記絶縁膜と、前記基体の前記第１面とが、互いに対向して結合せしめられる請求の範囲１３に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｄ）において、前記第１半導体素子層の前記半導体素子を埋設する前記絶縁膜とは反対側の面と、前記基体の前記第１面とが、互いに対向して結合せしめられる請求の範囲１３に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｄ）において、前記第１半導体素子層と前記基体の前記第１面とが、第２半導体素子層または第２配線層を介して互いに結合せしめられる請求の範囲１３に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｆ）において、前記第１配線層が、第２半導体素子層または第２配線層を介して、前記第１半導体素子層の前記基体とは反対の側に形成される請求の範囲１３に記載の半導体装置の製造方法。
【請求項２０】
前記工程（ｂ）において島状の前記半導体膜を用いて形成される前記半導体素子が、電界効果トランジスタであり、その電界効果トランジスタは、前記半導体膜の片側に形成された第１ゲート電極と、その第１ゲート電極とは反対側に形成された第２ゲート電極とを有している請求の範囲１３に記載の半導体装置の製造方法。
【請求項２１】
前記工程（ｂ）において島状の前記半導体膜を用いて形成される前記半導体素子が、電界効果トランジスタであり、その電界効果トランジスタは、前記半導体膜の片側に形成された第１ゲート電極を有している請求の範囲１３に記載の半導体装置の製造方法。
【請求項２２】
前記工程（ｄ）において前記第１半導体素子層と前記前記基体の前記第１面とを結合させる際に、前記電界効果トランジスタの前記第１ゲート電極が島状の前記半導体膜に対して前記基体の側に配置される請求の範囲２０に記載の半導体装置の製造方法。
【請求項２３】
前記工程（ｄ）において前記第１半導体素子層と前記前記基体の前記第１面とを結合させる際に、前記電界効果トランジスタの前記第１ゲート電極が島状の前記半導体膜に対して前記基体の側に配置される請求の範囲２１に記載の半導体装置の製造方法。
【請求項２４】
（削除）
【請求項２５】
（ａ）  第１面とその第１面の反対側にある第２面とを有すると共に、比誘電率がシリコンより低い低誘電率材料膜を含む基体と、
（ｂ）  前記基体の前記第１面に直接または他の層を介して形成された、半導体素子及びその半導体素子を埋設する絶縁膜を含む第１半導体素子層と、
（ｃ）  前記第１半導体素子層の上に直接または他の層を介して形成された第１配線層と、
（ｄ）  前記基体の前記第２面に形成された複数の電極と、
（ｅ）  前記基体を貫通して形成されると共に、複数の前記電極にそれぞれ接触せしめられた複数の埋込配線とを備え、
前記基体と前記第１半導体素子層と前記第１配線層とは、三次元積層構造を構成しており、
前記第１半導体素子層の前記半導体素子は、島状の半導体膜を用いて形成されていると共に、その半導体膜の大きさは当該半導体素子の必要な特性が得られる大きさに限定されており、
前記基体と複数の前記電極と複数の前記埋込配線は、インターポーザとしての機能を有していることを特徴とする半導体装置。
【請求項２６】
前記基体が、前記低誘電率材料膜の低誘電率という特性を阻害しない絶縁体、半導体あるいは金属よりなる基板を含んでおり、その基板の上に前記低誘電率材料膜が形成されている請求の範囲１に記載の半導体装置。
【請求項２７】
前記基体が、前記低誘電率材料膜のみから形成されている請求の範囲１に記載の半導体装置。
【請求項２８】
（ａ）  第１面とその第１面の反対側にある第２面とを有すると共に、比誘電率がシリコンより低い低誘電率材料膜を含む基体を形成する工程と、
（ｂ）  島状に形成された半導体膜を用いて犠牲基板上に半導体素子を形成する工程と、
（ｃ）  前記犠牲基板上で前記半導体素子を覆うように絶縁膜を形成し、その絶縁膜の内部に前記半導体素子を埋設させることによって第１半導体素子層を形成する工程と、
（ｄ）  前記第１半導体素子と前記基体の前記第１面とを直接または他の層を介して結合させる工程と、
（ｅ）  前記基体を貰通する複数の埋込配線を形成する工程と、
（ｆ）  前記犠牲基板を除去する工程と、
（ｇ）  前記第１半導体素子層の前記基体とは反対の側に第１配線層を直接または他の層を介して形成する工程と、
（ｈ）  前記基体の前記第２面に、複数の前記埋込配線にそれぞれ接触せしめられた複数の電極を形成する工程とを備え、
前記基体と複数の前記電極と複数の埋込配線は、インターポーザとしての機能を有しており、
前記工程（ｂ）において、島状の前記半導体膜の大きさは当該半導体素子の必要な特性が得られる大きさに限定されていて、当該半導体膜に起因する信号の伝搬遅延を抑制するように構成されており、
前記基体と前記第１半導体素子層と前記第１配線層とは、三次元積層構造を構成することを特徴とする半導体装置の製造方法。
【請求項２９】
前記工程（ａ）において使用する前記基体が、前記低誘電率材料膜の低誘電率という特性を阻害しない絶縁体、半導体あるいは金属よりなる基板を含んでおり、その基板の上に前記低誘電率材料膜が形成されている請求の範囲２８に記載の半導体装置の製造方法。
【請求項３０】
前記工程（ａ）において使用する前記基体が、前記低誘電率材料膜のみから形成されている請求の範囲２８に記載の半導体装置の製造方法。
【国際調査報告】
2003041167.tif 000021
2003041167.tif 000022
2003041167.tif 000023
2003041167.tif 000024