(57)【要約】誤差増幅器の利得を大きくすることなくかつ動作電流とアイドリング電流をごく微小にしても安定度、リップル雑音除去能力を大幅に向上した雑音キャンセル回路を提供する。誤差増幅器と基準電圧源を含む安定化電圧出力装置において、前記誤差増幅器は第１型の入力部と、第２型の負荷部とを有し、前記入力部と負荷部との間に第１型の半導体素子の組からなる雑音抑圧部が配置され、当該雑音抑圧部の素子の組が異なる寸法にて構成し、出力電圧の電源電圧依存性を抑制した。
2003091817.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を発生する基準電圧発生手段と、
動作電流を定めるためのバイアス電流を発生するバイアス電流発生手段と、
前記基準電圧に対する誤差電圧を増幅する誤差増幅手段と、
電源回路の出力を生成する電圧電流出力手段と、
出力電圧変動を検出する出力分圧手段とを有する雑音除去回路であって、
前記誤差増幅手段は第１型の半導体素子の組で構成される入力部と、第２型の半導体素子の組で構成される負荷部とを有し、前記入力部と負荷部との間に第１の型の半導体素子の組からなる雑音抑圧部が配置され、当該雑音抑圧部の素子の組が異なる寸法にて構成されることにより出力電圧の電源電圧依存性が制御されることに特徴を有する雑音除去回路。
【請求項２】
基準電圧を発生する基準電圧発生手段と、
動作電流を定めるためのバイアス電流を発生するバイアス電流発生手段と、
前記基準電圧に対する誤差電圧を増幅する誤差増幅手段と、
電源回路の出力を生成する電圧電流出力手段と、
出力電圧変動を検出する出力分圧手段と、
少なくともひとつの容量成分を含んだキャンセル信号発生手段とを有する雑音除去回路であって、
前記基準電圧発生手段には前記誤差増幅手段の第１の入力端子が接続され、前記出力分圧手段には前記誤差増幅手段の第２の入力端子が接続され、前記キャンセル信号発生手段には、前記第２の入力端子が接続され、前記キャンセル信号発生手段は、
前記容量成分と前記出力分圧手段の抵抗成分とによって雑音信号を分圧するとともに雑音信号の位相を進めるものであり、
前記誤差増幅手段は第１の型の半導体素子の組で構成される入力部と、
第２の型の半導体素子の組で構成される負荷部とを有し、前記入力部と負荷部との間に第１の型の半導体素子からなる雑音抑圧部が配置され、当該雑音抑圧部のひとつの端子は前記第１の電源に接続され、当該雑音抑圧部の素子の組が異なる寸法にて構成されることにより出力電圧の電源電圧依存性が制御されることに特徴を有する雑音除去回路。
【請求項３】
前記基準電圧発生手段および誤差増幅手段の出力電圧の電源電圧依存係数の絶対値は、電源電圧変化１ボルトあたり−６０デシベル以下であり、電源電圧依存係数の絶対値の差は、−８０デシベル以下であり、
前記基準電圧発生手段の電源電圧依存係数の極性と誤差増幅手段の電源電圧依存係数の極性が反対の極性である請求項１乃至２記載の雑音除去回路。
【請求項４】
前記キャンセル信号発生回路の容量成分の容量は０．１ｐＦないし０．００１ｐＦの微小容量である請求項１乃至３記載の雑音除去回路。
【請求項５】
さらにまた、前記バイアス電流発生回路が省略されており、前記基準電圧発生回路が前記バイアス電流発生回路と兼ねられている請求項１乃至４記載の雑音除去回路。
【発明の詳細な説明】
技術分野
本発明は主として直流安定化電源装置おけるリプル雑音除去に関するものである。特に低動作電流でかつ高いリプル雑音除去率を達成する電源回路を提供するものである。
従来の技術
携帯電子機器に限らずその他あらゆる電子装置には直流安定化電源電圧が必ず複数個内蔵されている。デジタル回路用、高周波回路用、アナログ回路用などには、それぞれの用途に適した特性の電源回路が配置されている。なかでも携帯電話器の場合には、送信部の電源のリプル除去率が悪いと通話明瞭度が劣化するので可能な限り高いリプル除去率が求められる。また、デジタルコード化された無線通信手段であっても、送受信はキャリア信号をアナログ的に変調復調するので電源リプル雑音はエラー率に悪影響をもたらす。こうしたリプル雑音除去に関しては、例えば−８０ｄＢのリプル除去率を達成するためには十分な動作電流数１００μＡを流せば可能であり、後述するようにいくつか発明が提案されているが、低動作電流を大幅に減らしてかつ高リプル除去率を実現した提案は存在しなかった。
現在、世界中で動作している電子装置の数は数十億の単位と推定される。ちなみに一つの電源回路が２００μＡで動作しているとすると５０億個で１００万アンペアーの電流を流していることになり、３Ｖで動作しているとすると３０００ＫＷの電力が消費されている計算になる。以下、図面を参照しつつ、従来技術及び従来技術下での回路理論について考察する。
（１）従来回路の例
第１図、第２図は従来から用いられているＣＭＯＳ型安定化電源回路のブロック図、回路図である。第１図において、１、２は電圧供給端子を示し、５０は基準電圧Ｖｒｅｆを発生する基準電圧発生回路であり、６０は動作電流を定めるためのバイアス電流を発生する回路であり、１００は基準電圧Ｖｒｅｆに対する誤差電圧を増幅する誤差増幅回路である。当該誤差増幅回路１００は２段で構成され、差動回路１０がその第１段目、位相反転増幅器２０が第２段目である。４０は出力電圧の変動を検出し出力を分圧する回路である。この従来の安定化電源回路の具体例が、第２図の回路図である。基準電圧発生回路５０は、誤差増幅器の入力端子Ｎ１に接続され、出力分圧回路４０は、誤差増幅器の入力端子Ｎ２に接続されている。
第３図は第２図の従来例回路における直流特性を示すグラフであり、
出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆの電源電圧Ｖｄｄ依存性を示している。横軸に電源電圧Ｖｄｄをとり、３１は動作電流、３２は出力トランジスタのゲート電圧、３３は出力電圧Ｖｏｕｔ、３４は基準電圧Ｖｒｅｆを示している。
第４図は第３図を１００００倍に拡大したグラフであり、４１が出力電圧Ｖｏｕｔ、４２が基準電圧Ｖｒｅｆをそれぞれ示す。第４図中の４２に見られるように一般的には基準電圧源Ｖｒｅｆは正の電源電圧係数を持ち、電源電圧が上がるとその出力も増加する性質を持っている。これはリプル除去には非常に具合が悪く、低域のリプル除去率は基準電圧の電源電圧依存係数が大きく影響することとなる。電源電圧係数をゼロにすることは不可能ではないが、トリミングや特殊な電圧係数素子を用いる必要があるので広く普及している半導体製造方法では非常に高価なものになってしまう。
（２）従来回路の理論式
次に、出力電圧の理論検討をする。出力電圧Ｖｏｕｔは次の式で表される。
Ｖｏｕｔ＝Ｖｒｅｆ＊（Ａｖ／１＋Ｋ＊Ａｖ）＋Ｓｏ                （１）
ここで、Ｖｒｅｆは基準電圧、Ａｖは誤差増幅器の電圧利得、Ｋは分圧回路の分圧比、Ｓｏは誤差増幅器のシステムオフセット電圧を示す。
基準電圧Ｖｒｅｆは電源電圧Ｖｄｄの変動の影響を受けるのでその変化率は、Ｖｒｅｆの電源電圧係数ΔＶｒｅｆ＝（δＶｒｅｆ／δｖ）／Ｋで表される。
Ｋは出力分圧抵抗の分圧比なのでＫ＜１であり、Ｖｒｅｆに乗ってきたリプルΔＶｒｅｆはフィルターで除去しないと高いＰＳＲＲ（Ｐｏｗｅｒ  Ｓｕｐｐｌｙ  Ｒｅｊｅｃｔｉｏｎ  Ｒａｔｉｏ。電源電圧Ｖｄｄが１Ｖ変化したときに出力がどれだけ変化したかの比率。例えば、出力が１ｍＶ変化したとすれば、ＰＳＲＲは、１ｍＶ／１Ｖ即ち−６０ｄＢとなる。）が実現できないが、Ｖｒｅｆのリプルは非常に低い周波数から高い周波数まで含まれるので、フィルターには大きな時定数が要求され、全部の周波数帯域を除去するフィルターは半導体同一チップ上の集積化は実現できていない。
第４図でＶｒｅｆはＶｄｄが４ｖ〜５ｖ（０ｄＢ）の間で約１０μＶ（−１００ｄＢ）増加している。Ｖｏｕｔは９０μＶ（−８２ｄＢ）増加している。
Ｋは出力分圧回路の分圧比で、次式で示される。
Ｋ＝Ｒ１／Ｒ１＋Ｒ２
ここで、Ｒ１，Ｒ２は出力分圧回路の抵抗であり、ポリシリコンで製造すればＶｄｄの影響を無視できるので電源電圧Ｖｄｄの変化率は考えないことにする。Ｋの値は出力電圧を決める分圧値でありＶｒｅｆは０．２から０．８が一般的なので極端に小さな値や大きな値は設定できないので、リプル低減には限定的にしか寄与しないといえる。
（１）式のＳｏはシステムオフセット電圧を表していて、回路構成上不可避的に発生するもので、従来採用されなかった考え方で実験値からその存在を仮定して導入した。経験的にＶｄｄの影響を受けると知られていてたいていはプラスの係数を有するがマイナス傾斜に出来ると重要な働きをすることを式（１）は示している。
ここで、Ｓｏの電源電圧係数はΔＳｏ＝δＳｏ／δｖで表される。
Ａｖは回路全体の増幅率でオープンループ利得があり、当然電源電圧Ｖｄｄ依存性があるので変化率は次の微分式で表される。
ΔＡｖ＝（δＡｖ／δｖ）／（１＋ＫＡｖ）２となる。
ちなみにＡｖ＝１００００倍（８０ｄＢ）、Ｋ＝０．５、電源電圧が１Ｖ上昇すると１００００倍から１２０００倍に変化し、δＡｖ＝２０００倍、δＶ＝１ｖとなり
ΔＡｖ＝８０ｘ１０−６
Ｖｒｅｆ＝１．２Ｖのときリプル成分は９６μＶ（−８０．５ｄＢ）に相当して無視できるレベルではないことがわかる。
以上の理論的検討から、合計のＶｏｕｔのリプル成分は下記（２）式で示されることが分かる。
ΔＶｏｕｔ＝ΔＶｒｅｆ＋Ｖｒｅｆ＊ΔＡｖ＋ΔＳｏ                （２）
（３）安定度の検討
次に動作安定度に関し各増幅段の利得と極点、ゼロ点の周波数理論式を検討する（ディビットエージョン、ケンマーティン（Ｄａｖｉｄ  ａ．ＪＯＨＮＳ  ａｎｄ  Ｋｅｎ  ＭＡＲＴＩＮ）著、「アナログ  インテグレーテッド  サーキット  デザイン（ＡＮＡＬＯＧ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴ  ＤＥＳＩＧＮ）」、（米国）、第１版、ジョンウィリー＆サンインク（ＪＯＨＮ  ＷＩＬＥＹ＆ＳＯＮＳ  ＩＮＣ）、１９９７年、ｐ２２３−２２４を参照）。
まず、各増幅段の利得を考察する。第２図において、１段目１０、２段目２０、出力回路３０も増幅作用を持つので３段目の増幅回路として各段の電圧利得をそれぞれＡｖ１，Ａｖ２，Ａｖ３すると、
Ａｖ＝Ａｖ１＊Ａｖ２＊Ａｖ３であり、
ｉ番目の増幅段の利得をＡｖｉとすると、Ａｖｉは下記（３）式で表される。
Ａｖｉ＝Ｇｍｉ＊Ｚｏｉ            （３）
ここで、Ｇｍｉ、Ｚｏｉはｉ段目の増幅器のコンダクタンスと出力インピーダンスであり、
Ｚｏｉ＝Ｒｐｉ／／Ｒｎｉ／／Ｃｏｉである（Ｒｐｉ／／Ｒｎｉ／／Ｃｏｉは、Ｐトランジスタｉの出力抵抗、Ｎトランジスタｉの出力抵抗、出力ｉの容量分の並列インピーダンスを表す）。Ｒｐｉは、下記（４）式で表され、Ｇｍｉは、下記（５）式で表される。
Ｒｐｉ＝α（Ｌｉ／Ｉｄｉ）√（Ｖｄｇｉ＋Ｖｔｐｉ）        （４）
ここで、αは補正係数で大体５ｘ１０６√Ｖ／ｍである。
Ｇｍｉ＝√｛２μｐ  Ｃｏｘ（Ｗｉ／Ｌｉ）Ｉｄｉ｝          （５）
μｐ、Ｃｏｘ、Ｗｉ、Ｌｉ、ＩｄｉはそれぞれＰＦＥＴのキャリア移動度、ゲート酸化膜の単位容量、トランジスタｉのチャネル幅、チャネル長、ドレイン電流を示している。
次に周波数特性を考察する。
１段目、２段目、３段目（出力回路を３段目の増幅回路とする）の増幅回路はそれぞれＦｐｉの周波数で極点を持つ。
Ｆｐｉ＝１／２π＊Ｚｏｉ          （６）
各段の出力は周波数Ｆｐｉで増幅度が−６ｄＢ／オクターブで減衰し始める。
リプル雑音除去率に関して、前述の式（２）から、Ｖｏｕｔのリプル成分を小さくするためには、増幅率Ａｖが大きければ大きいほどよいことがわかる。（５）式からわかるように回路利得を高くするためにはドレイン電流Ｉｄｉをある程度大きくすれば効果があることが推定できる。一方、式（４）はドレイン電流Ｉｄｉを小さくすると出力インピーダンスがあがって利得が上昇することを示している。また式（４）と（５）はドレイン電流Ｉｄｉを下げると極周波数が下がって、高い周波数まで利得が伸びないことを示している。
この段階では安定度やリプル除去率を考察するにはまだ不十分で周波数特性はさらにゼロ点の存在が関係する。極点周波数では利得が−６ｄＢ／オクターブで減衰してゼロ点周波数では＋６ｄＢ／オクターブで上昇するが通常は極点周波数が低いので利得は平坦な特性を示す。
第１図の従来例ではもっとも大きく位相や利得の周波数特性に関与する２つのゼロ点がある。第一のゼロ点周波数Ｆｚ１は出力平滑コンデンサＣ３と負荷抵抗Ｒ３で定まる。
Ｆｚ１＝１／２π＊Ｒ３＊Ｃ３            （７）
第２のゼロ点周波数は非常に重要である。出力トランジスタＰ４の出力回路は集積化電源回路においては太さ２５μから３０μの太さの金線で接続されていて長さが１ｍｍから３ｍｍなら数十ミリオームから百数十ミリオームの抵抗を有する。金線の両端はアルミパッドとリード線に圧着されている部分で数十ミリオームの接触抵抗と寄生抵抗を有する。合計でＲｏｇ＝１００ミリオームから２００ミリオームの抵抗を有している。また平滑用出力コンデンサＣ３の等価直列抵抗ＥＳＲも大きく関係する
Ｆｚ２＝１／２π＊（Ｒｏｇ＋ＥＳＲ）＊Ｃ３          （８）
（４）ゼロ点周波数考察
Ｃ３は一般的には１０００ｐＦから１０μＦが広く利用される。Ｒ３は負荷電流によって大きく変動する。例えば１０オームから１００Ｋオーム程度とする、Ｒｏｇ＝２００ｍオーム、ＥＳＲ＝２０ｍオームとすると、
Ｆｚ１＝０．１５Ｈｚ〜１．５ＭＨｚ、Ｆｚ２＝７２ＫＨｚ〜７．２ＭＨｚの範囲であり、Ｆｚ１は動作中の電流に依存して大きく移動する。負荷電流が大きいときは非常に高い周波数に、無負荷状態では低い周波数に移動して位相回りが低い周波数から生ずるため、不安定状態が発生しやすい。一方、Ｆｚ２は一度各部の値を設定すれば負荷電流には依存しない。しかし、出力平滑コンデンサーの等価抵抗ＥＳＲは、コンデンサーの種類によって大きく変化する。即ち、ケミカルや電解コンデンサーでは数オームから数十オーム、タンタルで１オームから数オーム、セラミック系で数ミリオームから数百ミリオームと言われている。従って、使用するコンデンサーの種類によって動作が不安定になることがある。Ｆｚ２は後で詳しく述べるが、ちょうど位相遅れが１８０度のあたりの位相特性に影響するので安定度にとって重要な要素である。
（５）安定度と極点周波数の具体例考察
安定化電源回路の安定度は極点周波数が互いに離れていれば安定であるとされている。例えば１０倍づつ離れていると問題がおきないとされている。各段の極点周波数の具体例を検討してみる。
１段目の極点周波数Ｆｐ１は、Ｒｏ１＝３００Ｋ〜１５０Ｋ，Ｃｏ１＝０．１〜０．２ｐＦであり、Ｆｐ１＝数１００ＫＨｚ〜数ＭＨｚ程度になる。周波数が高いので安定度に関しては、比較的問題になりにくいが、Ｃｏ１が小さいので位相補償を行うための追加する容量が少なくて済み、位相補償をかける場所として最適である。第２図において、Ｐ３のゲートドレイン間に容量と抵抗の直列回路を付加することで安定な誤差増幅器が構成できる。しかし、従来の回路ではこの位相補償は、ＰＳＲＲを大きく犠牲にしてしまっていた。本発明では、位相補償を充分に行って後述のキャンセル信号発生回路においてＰＳＲＲを向上させるので充分に安定でかつ低動作電流の電源回路が実現可能となる。
２段目の極点周波数Ｆｐ２はＲｏ２＝５０Ｋ〜１００Ｋ、Ｃｏ２＝１５０ｐＦ〜２５０ｐＦであり、Ｆｐ２＝数ＫＨｚ〜１０数ＫＨｚとなる。Ｃｏ２は出力トランジスタのゲート容量と追加容量Ｃ２の和である。出力電流規格つまり出力トランジスタサイズで変化するが、大きな出力トランジスタの回路では最初から大きな容量がＣｏ２に入ってしまう。動作中はほぼ固定しているが、次に述べるＦｐ３との関係で問題になる。
最終段の極点周波数Ｆｐ３はＲｏ３が負荷電流によって大きく変化するので動作中に大きく変動する。無負荷のときはＲｏ３が出力分圧抵抗と等しくなって、出力分圧抵抗が大きいと数百Ｈｚまで下がり、低い周波数から位相が回るので位相余裕が少なくなって不安定になる恐れが出てくる。そのために出力分圧抵抗にアイドリング電流を流しておいてこれを回避する。このことが回路電流を極端に低減できない理由の１つでもある。
極点周波数Ｆｐ３は、大きな電流を引いたときは１５０ＫＨｚまで上昇する。このとき２段目の極点周波数ＦＰ２に接近してかつ利得が大きいと動作が不安定なるのでＦｐ２をずらす必要が生じる。Ｆｐ２を高くすることはこのままの回路構成では不可能なので従来はＣ２を増加してＦｐ２を下げる対策が一般的であった。しかしこの方法はＰ４のゲートに数ｐＦから数１０ｐＦのコンデンサを付加するので電源リプル雑音がｐｄからＶｏｕｔに抜けてしまい、リプル雑音除去が犠牲になることが避けられなかった。さらにパルス的な変化への応答にさいして、付加されたコンデンサの充放電をすばやく行うために出力トランンジスタＰ４を駆動するＰ３には十分な動作電流を流しておく必要もあった。
このように従来の回路構成では、良好なリプル雑音除去率（例えば１０Ｋｈｚで−８０ｄＢ以上の特性）および良好な安定度を得るためには十分な動作電流とアイドリング電流を流す必要があることが理論式からも推定される。
（６）従来回路のシミュレーション特性
第５図と第６図は、従来の回路において、動作電流を大きくした場合と減らした場合の利得位相−周波数特性およびＰＳＲＲ特性をシミュレーション結果のグラフを示している。５１，５２，５３はＶｏｕｔの利得特性を示し、５４，５５，５６は位相特性を示し、６１，６２，６３はＰＳＲＲ特性を示している。５１，５４、６１は動作電流が１００μＡ以上の時、５２，５５、６２は動作電流が２μＡ以下の時をそれぞれ示す。位相余裕度は回路の安定度を測る指数であり、利得が１の時の１８０度からの位相差で定義される。従って、利得１の周波数で１８０度位相から位相が４０度以上離れていれば安定であり発振されないとされている。利得余裕度も回路の安定度を測る指数であり、出力信号の位相が１８０度遅れた時の利得の減衰割合で定義される。１８０度位相が遅れたときの周波数で利得が１２ｄＢ以上減衰していれば安定であり、発振されないとされている。以下では、位相余裕度について検討を行う。
第５図では５４が０ｄＢを横切る周波数４００ＫＨｚ付近で位相余裕が約５０度で十分な余裕がある。６１は動作電流が十分大きいときのＰＳＲＲ特性で、良好なＰＳＲＲ−９０ｄＢが得られていることを示している。
ところが５２と５５は５２が０ｄＢの時に５５はすでに１８０度を過ぎていて、５５が１８０度を横切る周波数１０Ｋｈｚ付近で５２はまだ十分な利得４０ｄＢを有していてこの付近の周波数で発振することを示している。つまり従来の回路では動作電流を減らしていくと位相の回りが低い周波数からおきて利得も下がらず、安定動作できなくなることを示してしている。
特性曲線５３，５６，６２は動作電流を２μＡ以下に減らした時、Ｃ３を１００μＦと大きくして、位相特性を改善して安定度を高めた回路の特性である。Ｃ３を大きくしたので第３極点Ｆｐ３が大幅に下がって利得が２０ｄＢ程度低下している。第２ゼロ点周波数Ｆｚ２は大きなＣ３のために１０Ｋｈｚと１００Ｋｈｚの間に設定されて位相遅れを抑えて安定度を大きく改善している。５３の利得０ｄＢのとき５６は位相余裕約５０度があることを示している。このように極点とゼロ点を調整すれば従来の回路方式でも、動作電流を大幅に下げて安定度を確保して安定化電源回路を作ることは可能であるが、Ｃ３に大きな容量値が必要なので小型機器には採用できないことと、結果としてＰＳＲＲは大幅に低下してしまう問題がある。第６図の６２は５３，５６に対応するＰＳＲＲ特性で６１に比べて１０Ｋｈｚ付近で約４０ｄＢ以上も特性が劣化していることを示している。
６３は第２図における従来例の回路で動作電流を２μＡ以下にした場合のＰＳＲＲ特性を比較のために示す。２段増幅構成なので利得が不足して良好な特性が得られていない事を示している。
以上の考察から、従来の回路方式では動作電流を十分大きくしないと、良好なリプル除去率は達成できなかったことが理解される。
（７）先行技術内容の分類
ところで、リプル雑音除去については携帯電話や無線ＬＡＮの市場拡大に応じて数多くの提案がなされてきた。これらは、以下の５分類に大別される。
（分類１）極点ゼロ点周波数の最適化と利得増大による方法（例えば米国特許第５６３１５９８号明細書、米国特許第６３０４１３１号明細書、特開２００１−１９５１３８号公報、特開２０００−２８４８４３号公報、特開平４−２６３３０３号公報、特開平５−３５３４４号公報参照）。
（分類２）基準電圧源と誤差増幅器を自分の安定化電圧で動作させる方法（例えば米国特許第５８８９３９３号明細書、特開平５−２０４４７６号公報参照）。
（分類３）極点ゼロ点周波数を負荷状態で適応的に制御する方法（例えば米国特許第６２４６２２１号明細書、特開２０００−４７７３８号公報参照）。
（分類４）リプルフィルターで除去する方法（例えば特開平８−２７２４６１号公報、米国特許５１３０５７９号明細書、米国特許４３２７３１９号明細書参照）。
（分類５）リアクトルトランスでキャンセルする方法（例えば米国特許５６６８４６４号明細書、特開２００１−３３９９３７号公報参照）。
発明が解決しようとする課題
分類１に係る発明は近年最も多く提案されているもので、リプル除去特性が非常に優れている。しかしながら電流増幅器を追加するので素子数が増加すること、及び基本的には前述の従来理論の範疇なので動作電流を激減させることは困難であるという問題は残っている。
分類２に係る発明は起動時にもとの電源から自分で安定化した安定化出力に切り替える瞬間に不安定状態が必ず出現して動作開始から出力が安定するまでの時間が長くなってしまうという点が問題である。近年の携帯電話などの応用では電力を節約するために電源が間欠的に動作しているので起動に時間がかかるのは致命的である。また誤差増幅器と出力トランジスタの間に正確なレベルシフト回路が必要になるので動作電流がそこでも増加することになり、低消費電流は実現出来ない。
分類３に係る発明は、分類１と同様、誤差増幅器に設計理論は従来のままなので動作電流は減らせないことと、負荷電流は変化の激しい非常に雑音が多く含まれる性質がありそれをフィードバックするとリップル除去特性を阻害してしまうという問題を内在している。
分類４に係る発明はリプル成分が数Ｈｚから高周波領域までの周波数帯域を含み、特に低い周波数のリプルをフイルタで取り除くためには大きな時定数が不可欠であり、半導体基板上に集積化するのは大きなコスト上昇なしには実現不可能である。
分類５に係る発明は大きなリアクトルトランスは集積化不可能なので応用範囲が限られてしまう。
そこで、本発明では、上記の諸問題を解決すべく、動作電流を従来の１００分の１以下に減らしても諸特性が劣化しないでかつ、回路も複雑化しない、設計理論も単純で明快な、安定度も優れたリプル除去回路を提供することを技術的課題とするものである。
課題を解決するための手段
本発明では、上記の課題を達成するための技術的手段として、基準電圧を発生する基準電圧発生手段と、動作電流を定めるためのバイアス電流を発生するバイアス電流発生手段と、前記基準電圧に対する誤差電圧を増幅する誤差増幅手段と、電源回路の出力を生成する電圧電流出力手段と、出力電圧変動を検出する出力分圧手段とを有する雑音除去回路であって、前記誤差増幅手段は第１型の半導体素子の組で構成される入力部と、第２型の半導体素子の組で構成される負荷部とを有し、前記入力部と負荷部との間に第１の型の半導体素子の組からなる雑音抑圧部が配置され、当該雑音抑圧部の素子の組が異なる寸法にて構成されることにより出力電圧の電源電圧依存性が制御されることに特徴を有する雑音除去回路としたものである。
また、基準電圧を発生する基準電圧発生手段と、動作電流を定めるためのバイアス電流を発生するバイアス電流発生手段と、前記基準電圧に対する誤差電圧を増幅する誤差増幅手段と、電源回路の出力を生成する電圧電流出力手段と、出力電圧変動を検出する出力分圧手段と、少なくともひとつの容量成分を含んだキャンセル信号発生手段とを有する雑音除去回路であって、前記基準電圧発生手段には前記誤差増幅手段の第１の入力端子が接続され、前記出力分圧手段には前記誤差増幅手段の第２の入力端子が接続され、前記キャンセル信号発生手段には、前記第２の入力端子が接続され、前記キャンセル信号発生手段は、前記容量成分と前記出力分圧手段の抵抗成分とによって雑音信号を分圧するとともに雑音信号の位相を進めるものであり、前記誤差増幅手段は第１の型の半導体素子の組で構成される入力部と、第２の型の半導体素子の組で構成される負荷部とを有し、前記入力部と負荷部との間に第１の型の半導体素子からなる雑音抑圧部が配置され当該雑音抑圧部のひとつの端子は前記第１の電源に接続され、当該雑音抑圧部の素子の組が異なる寸法にて構成されることにより出力電圧の電源電圧依存性が制御されることに特徴を有する雑音除去回路としたものである。
さらに、前記基準電圧発生手段および誤差増幅手段の出力電圧の電源電圧依存係数の絶対値は、電源電圧変化１ボルトあたり−６０デシベル以下であり、電源電圧依存係数の絶対値の差は、−８０デシベル以下であり、前記基準電圧発生手段の電源電圧依存係数の極性と誤差増幅手段の電源電圧依存係数の極性が反対の極性である請求項１乃至２記載の雑音除去回路としたものである。
さらにまた、前記キャンセル信号発生回路の容量成分の容量は０．１ｐＦないし０．００１ｐＦの微小容量である請求項１乃至３記載の雑音除去回路としたものである。
さらにまた、前記バイアス電流発生回路が省略されており、前記基準電圧発生回路が前記バイアス電流発生回路と兼ねられている請求項１乃至４記載の雑音除去回路としたものである。
発明の実施の形態
以下、本発明の実施の形態について図面を参照しながら説明する。
（第１実施例）
第１８図は本発明に係る一実施例を示すブロック図であり、第７図はその具体的な回路構成例である。従来技術で述べた第２図の回路構成と同様に第７図において誤差増幅器１００は２段構成で、差動回路１０が１段目、位相反転増幅器２０が２段目であり、他に、出力回路３０、誤差検出分圧回路４０、基準電圧回路５０、バイアス電流発生回路６０で構成されている。従来技術と異なる点は、キャンセル信号発生回路８０が入力端子Ｎ２に接続して付加されている点である。
キャンセル信号発生回路８０は、電源ラインに発生した雑音信号から微小に分圧されてしかも位相を進めた信号を発生して誤差増幅回路の入力に加えて高い周波数のリプル雑音をうち消す動作をする。なお、第８図は第７図の実施例の変形例であり、誤差増幅器１００を１段構成にし、更にキャンセルトランジスタアレー７０を付加した場合の回路構成である。
以下、このキャンセル信号発生回路の動作原理について説明しつつ、本発明の作用について述べる。
（キャンセル信号発生回路の作用）
キャンセル信号発生回路の動作は非常に奇抜であるが単純である。Ｖｏｕｔのリプル雑音は例えば−１００ｄＢのレベルであれば１０μＶ／１Ｖに相当する。これをキャンセルするにはこのような微小な電圧と位相を正確に発生する必要がある。電源ラインのリプル雑音が１Ｖとすると１／１０００００に正確に分割する必要がある。しかも位相が大きくずれてはいけないし他の回路の動作点をずらしてはいけない。純抵抗ならば単純で実現は簡単に見えるが、半導体チップ上でこのような微小な分圧比を寄生容量もなしに実現するには非常に困難でありこれまで実現されていなかった。
第１３図に本発明のキャンセル信号発生回路の具体例を示す。第１３図（ａ）ではキャンセル信号発生回路が抵抗Ｒ３，Ｒ４，容量成分Ｃ４で構成され（線で囲まれた部分）、抵抗成分で分圧してから更に容量成分で位相補正を行う回路である。これは出力分圧回路４０のＲ１，Ｒ２が所望の出力電圧に応じて変化するので最適なキャンセルコンデンサも変化する点を改良している。第１３図（ｂ）は、抵抗Ｒ４に代え、トランジスタＰ５を用いた回路構成である。第１３図（ｃ）は、Ｃ４だけで構成した例である。Ｃ４はＦＥＴのゲート容量で構成することも出来る。Ｃｇは誤差増幅器の入力トランジスタＮ２のゲート容量、Ｒ１，Ｒ２は出力分圧回路４０の抵抗でキャンセル動作に参加している。Ｒ３とＲ４の並列抵抗値がＲ１とＲ２の並列抵抗値よりも十分低いと仮定するとキャンセル信号発生回路の出力Ｖｃは、ＣをＣ４の容量値、ＲをＲ１とＲ２の並列抵抗値、とすると次の式で表される。
Ｚ＝Ｒ／（ｊωＣｇＲ＋１）        （９）
Ｖｃ＝ΔＶｄｄ（Ｒ３／Ｒ３＋Ｒ４）（ｊωＣＺ／ｊωＣＺ＋１）    （１０）
ここで、Ｒ＝１Ｍｅｇ、Ｃ＝０．１ｐ、ΔＶｄｄ＝１Ｖ、ω＝２π１０Ｋｈｚのとき、Ｖｃ＝（１／１５０００）ボルト、位相進みは約９０度である。
式（９）はＣｇに依存して数１０Ｋｈｚ以下の周波数ではＲで決まるインピーダンスに近似できる。さらに高い周波数では式（９）はゼロに近づくのでキャンセル信号は小さくなって作用がなくなる。
位相進みはコンデンサＣ４の値に依存して変化するが、１０Ｋｈｚ付近ではまだ９０度進み状態である。第３の極点による位相遅れを打ち消すようにＣ４を設定すれば位相遅れをキャンセルできる。振幅はＲ３とＲ４の比およびＣとＲのインピーダンス比であわせることが出来る。これを誤差増幅器の入力に入れれば、キャンセル動作が実現できる。
本発明のキャンセル信号発生回路は、コンデンサと出力分圧回路４０の抵抗で雑音信号に対する分圧回路を構成するところに特徴があり目的に最適でかつ非常に微小な分圧比と位相進みを最小のコストと構成で実現している。しかもその効果は絶大である。
式（１０）においてＲ３を無限大にすると（Ｒ３／Ｒ３＋Ｒ４）は１に限りなく近づいてＣ４を直接接続した状態になり、第１３図（ｃ）がその状態を示している。そのときＣ４はごく微小な容量ｆＦ（フェムトファラッド）のオーダーになるが、半導体基板上であればそのような微小容量でも問題なく製造可能である。
このように本発明では、位相補償を十分かけた後に、リプルノイズと逆位相の信号を非常に平易な方法で作り出してノイズをキャンセルするので、誤差増幅器の利得を上げることもなく全く安定度を損なうことなくＰＳＲＲを大きく改善することが可能となる。
（第２実施例）
次に、第１９図のブロック図及び第１５図の回路図を参照して、本発明に係る第２実施例について説明する。第７図と同じ構成要素は同じ記号で示している。
第１５図においては、第７図の第１の実施例と比べて、キャンセルトランジスタアレイ７０、Ｎ５、Ｎ６、Ｎ７とが付加されている。キャンセルトランジスタアレイ７０のゲートは電源に接続されていて電源ラインのリップル雑音信号が直接に加えられている。Ｎ５，Ｎ６のカスコードトランジスタについてはＵＳＰ４５３３８７７にて述べられていてＰＳＲＲの改善効果が示されている。またＵＳＰ５１１３１４８においても例示されている。従来のカスコードトランジスタはすべてそのゲート端子は電流値を合わせるために特別に作られた基準電圧に接続される。そうしないと同一経路にある他の定電流源とミスマッチが起きて動作が不安定になるからである。本発明ではカスコードトランジスタは電源に直接接続して動作電流を他の定電流源と無関係にして、わざとリプル雑音信号をゲートに加えるとともに、ソース端子との相互作用を利用している。
Ｎ７についてカスコード接続されたキャンセルトランジスタの動作を説明する。電源電圧Ｖｄｄが動作中のある電位から上昇するとＮ７のゲートの電位も同じだけ上昇する。一方Ｎ７のドレインはＶｄｄとほぼ同じ振幅だけ振れて電流を増加させようとするがソース電位はバックゲートがかかっているので、Ｎ７の電流の増加が押さえられる。その結果ｐｄ電位が下がるのが抑制されてＰ４の出力電圧Ｖｏｕｔが上昇するのが抑制される。Ｎ７の電流は以下の式で表せる。
Ｉｄ＝０．５＊μｎ＊Ｃｏｘ＊（Ｗ／Ｌ）＊（Ｖｇｓ−Ｖｔｎ）２＊｛１＋λ（Ｖｄｓ−Ｖｅｆｆ）｝    （１１）
Ｖｔｎ＝Ｖｔ０＋γ（√（Ｖｓｂ＋２ΦＦ）−√ΦＦ）        （１２）
ここで、Ｖｇｓはゲートソース間電圧、Ｖｔｎはバックゲートのかかった閾値、Ｖｄｓはドレインソース間電圧、Ｖｅｆｆ＝Ｖｇｓ−Ｖｔｎ、λはラムダ係数、Ｖｔ０はバックゲートがないときの閾値、Ｖｓｂはソース基盤間電圧、ΦＦはフェルミ準位、γはバックゲート効果の係数である。λは別名アーリー電圧係数とも言われ、ソースドレイン電圧の増加に応じてドレイン電流がどれくらい増加するかに関する係数である。λとγは製造工程によって定まる係数である。
式（１２）はＮ７のソース電位Ｖｓｂが上昇するとＶｔｎが上昇することを示している。式（１１）においてＶｇｓがＶｄｄとともに上昇しても同時にＶｔｎも上昇するので電流ＩｄはＶｇｓの上昇に正比例はしないことを示す。つまり、バックゲート効果の係数γが大きいほど電流Ｉｄの抑制効果つまりキャンセル効果が大きいことは確実に言える。アーリー電圧係数λはチャンネル長変調係数とも言われていて、チャンネル長Ｌが大きいほど小さな値になるので、λとＬの影響は複雑である。従って、Ｎ７トランジスタサイズとキャンセル効果との関係は一義的には定まらないが、標準的な製造パラメータではＮ７のチャンネル長を変化させるとキャンセル効果を制御できる。
（第３の実施例）
次に、第２０図に記載されたブロック図は本発明に係る第３の実施例であり、第１６図に記載された回路は、その具体的回路構成図である。第７図と同じ構成要素は同じ記号で示している。本実施例では、キャンセル信号発生回路８０と共にキャンセルトランジスタ７０を有することに特徴がある。
なお、上記の実施例の変形例として第１７図の回路図を示す。かかる回路構成では、前記バイアス電流発生回路６０が省略されており、前記基準電圧発生回路５０が前記バイアス電流発生回路を兼用することが可能となる。
（システムオフセットの傾斜その１）
第９図は第１５図に示した本発明の実施例における、電源電圧Ｖｄｄが変化したとき回路各部の依存性特性をシミュレーションしたグラフである。９４、９１はキャンセルトランジスタがない場合のＰ３のドレイン電流とＶｏｕｔを、９５、９２がキャンセルトランジスタＮ７があるときの電流とＶｏｕｔを示している。９４と９５を比較するとキャセルトランジスタによって９５の電流増加が９４に比べて抑制されていることがわかる。第９図（ａ）の９１，９２はＶｏｕｔ近傍を拡大したグラフである。キャンセルトランジスタＮ７の働きで電流増加が抑えられて、Ｖｏｕｔがマイナス傾斜９２になっていることがわかる。
第９図（ｃ）中の曲線９６はＮ７のドレイン電圧すなわちＰＤノードの電圧を示す。９６のすぐ上の直線は電源電圧が上昇する状態を表している。９７はＮ７のソース端子の電圧を示していて、電源電圧とともに上昇していることはトランジスタＮ７が電源電圧上昇とともにバックゲートバイアス効果が強く作用することを意味している。
９１，９２，９３の傾斜の範囲は、電源電圧変化は１Ｖあたり１ｍＶ（−６０ｄＢ）以下であり、電源電圧依存係数の絶対値の差が−８０ｄＢ以下であることが望ましい。基準電圧源の正係数の傾斜とここで得られる負係数の誤差増幅器を合わせれば低周波領域での電源電圧変動から起因するリップル雑音を限りなくゼロにできる。第９図（ｂ）でＶｒｅｆを示す９３の傾斜は前述の式（２）においてΔＶｒｅｆに相当する。９１、９２はともにＶｏｕｔを示していて、９１は式（２）におけるΔＳｏが正係数を持つ場合のＶｏｕｔの傾斜を示している。９２はΔＳｏが大きな負係数を持つ場合にその影響でＶｏｕｔが負の傾斜なる場合を示している。また、逆の場合（基準電圧源が負極性、誤差増幅器が正極性）も同様の効果が得られる。９２のマイナス傾斜はＮ７の動作電流と式（１１）における製造パラメータに依存して出てくるので任意に設定は出来ないがその性質は常に利用できるのでＮ７によって必ず傾斜を寝かせることが可能である。
このようにキャンセルトランジスタＮ７のサイズを変化させることにより、ＰＳＲＲを容易に改善できることがわかる。
（システムオフセットの傾斜その２）
第１５図において、Ｎ５とＮ６とは通常は同一のサイズに構成されていて、誤差増幅器１００の差動増幅器１０は２つの入力が等しければＮ５とＮ６とは同じ電流で動作する平衡状態で動作している。本発明では、Ｎ５とＮ６のサイズを異なるサイズにして差動回路を不平衡状態にて動作させることによりリプル抑制が可能であることを示す。第２１図は、Ｎ５のチャネル長を一定とし、Ｎ６のチャネル長を２１０はＮ５と同じサイズ、２１１は２倍のサイズ、２１２は６倍、２１３はＮ５の１０倍まで変化させた時の、出力電圧の電源電圧変化を示している。２１３と２１２とは正の傾斜であり、３．５Ｖ〜６．０Ｖの間で約２５０μＶ変化している。２１０は負の傾斜で１３０μＶの変化を示している。２１１はほぼ平らな傾斜を示していて、４Ｖ〜５Ｖ間ではわずか５μＶの変化を示している。ＰＳＲＲは低い周波数では出力電圧の電源電圧に対する変化傾斜と等しいので、２１１はＰＳＲＲが非常に良好であることを示している。
第２２図は第８図においてＮ５のチャネル長を一定とし、Ｎ６のチャネル長を２２０はＮ５の２５％小さいサイズ、２２１は同じサイズ、２２２は２５％大きいサイズ、２２３がＮ５の２．２倍まで変化させた時の、出力電圧の電源電圧変化を示している。２２０は、正の傾斜であり、２２３は負の傾斜を示している。
２２２は４Ｖ付近では少し負の傾斜があるが、ほぼ平らな傾斜を示していて、２２２はＰＳＲＲが非常に良好であることを示している。
このようにキャンセルトランジスタのサイズバランスを変化させることにより、ＰＳＲＲを容易に改善できることがわかる。これは従来まったく存在しなかった方法であり、その効果は絶大である。またＮ６のチャネル長を製造後に配線フューズを切断するなどの方法でＮ６のチャネル長を変化させてＰＳＲＲを直接トリミングできることを示している。
このように本発明のキャンセルトランジスタでは、電源ラインに発生したリプルノイズ信号をそのままキャンセルに使用するので、誤差増幅器の利得を上げることもなく全く安定度を損なうことなく低周波領域のＰＳＲＲを大きく改善することが可能となる。
本発明にて参照されている基準電圧回路について触れておく。
第１１図は基準電圧源の具体的回路例を示す。電圧係数はδＶｒｅｆ／δｖは第９図（ｂ）の９３よりプラスの係数を有している。この回路例はＵＳＰ４４１７２６３から引用している。ＮＤ１，ＮＤ２はデプレッション型ＮチャンネルＦＥＴで一定の電流を供給する定電流源を構成している。Ｎ１はエンハンスメント型ＮチャンネルＦＥＴでダイオード接続されているので一定電流を流すと両端には一定の電圧が出てきて定電圧源として作用する。
第１０図は第１６図の回路のＰＳＲＲ特性をシミュレーションしたグラフである。１０３は第７図の回路そのままのＰＳＲＲ特性、１０１はキャンセルトランジスタＮ７，Ｎ６、Ｎ５のソースドレインを短絡したときのＰＳＲＲ特性を示す。１０３が１０１に比べて約６０ｄＢも改善されていることがわかる。このとき回路全体の動作電流はわずか数μＡである。図中１０２は次に述べるキャンセル信号発生回路を働かせないときのＰＳＲＲ特性で、キャンセル動作をはずすと高い周波数まで特性が改善する効果がなくなる事を示している。
（従来の位相補償との違い）
本発明におけるキャンセル方法はいわゆる従来における増幅器の位相補償とはまったく別の範疇に属する。従来の位相補償は特別な場合を除き互いに位相が逆相の２点をコンデンサ等で接続して負帰還をかけて周波数特性を変化させるのが基本である。例えば第１６図のＰ４のゲートとドレイン間にコンデンサなどを接続して高周波領域で利得を下げて位相回りを押さえて安定度を改善する場合がある。本発明のキャンセル信号発生回路は誤差増幅器の入力から見た周波数特性にほとんど影響が現れない。しかしＶｄｄから見たときのリプル雑音除去特性のみに作用する。作用の内容は接続する回路上の位置によって若干異なる。
第１６図の回路図に示したようにキャンセル信号発生回路８０をＶｄｄに接続した場合は、誤差増幅器の入力とは何の関係もないので従来の位相補償とはいかなる相似もない。次にＡ点もしくはＢ点に接続した場合、Ａ点、Ｂ点の誤差増幅器入力から見た利得は１以下なのでほとんど作用しないが、電源ラインＶｄｄに乗ったリプル雑音信号は大半がこれらの点に伝達されるのでＣ４を通じてキャンセル作用を働かせる事が可能である。Ｃ点やＰＤ点は誤差増幅器入力から見るとある程度の利得を有しているので帰還の影響が少し出てくる。第１４図はＣ４をＰＤ点に接続したときの利得位相特性を示すグラフである。１４１と１４４，１４２と１４５，１４３と１４６はＣ４＝０ｐＦ、０．１ｐＦ、１ｐＦの場合の利得特性と位相特性をそれぞれ示す。前述のようにキャンセル信号発生に抵抗分割Ｒ３，Ｒ４を使わないときはＣ４のみで可能であり、０．１ｐＦ以下の微小な容量で実現できる。第１４図おいて１４２、１４３共に利得はＣ４を付加することによって低下しているし、位相も１４５，１４６に見られるようにわずかながら進んでいて、安定度にとってはよい方向に変化しているので、安定度を劣化することがないといえる。つまり、微小容量であれば特性の変化は安定度に関して無視できる量である。
このように本発明のキャンセル信号発生回路は誤差増幅器入力からは見るとまったく作用しないかまたは無視できる作用量であり、従来の位相補償とはまったく動作が異なる。ところが電源ラインＶｄｄのリプル雑音に対しては非常に感度良くキャンセル作用が働く性質を有している。従って、従来の位相補償を充分行った上で、ノイズキャンセルを付加するので、電源回路の安定度を充分確保した後に、ＰＳＲＲを充分に改善することが可能となる。
（キャンセル動作の実例）
第１２図に、第１６図に係る実施例において、動作電流を前の例よりもさらに減らして１μＡ程度としたときのＰＳＲＲ特性を、キャンセルコンデンサＣ４を０ｐＦから０．１ｐＦに変化させて示す。１２１と１２５は０ｐＦ，１２２と１２６は０．１ｐＦ、１２３と１２７は０．５ｐＦ、１２４と１２８は０．１Ｆの特性を示す。１２５はキャンセル信号がないので数１００Ｈｚから位相が遅れ始めて１Ｋｈｚ付近からＰＳＲＲが悪化し始めていることを示している。１２６は位相の遅れが少し高い周波数に移動して補正がかかり始めていることを示している。１２７はほぼ完璧に位相キャンセルがかかっている状態で位相が急激に変化している、１２８は過剰にキャンセルが働いて逆に位相が進み過ぎてＰＳＲＲ特性が劣化していることを示している。
このようなキャンセル方法はこれまでになかった方法であり、その効果は一目瞭然でかつ非常に効果的である。なお、第１６図の回路図では、キャンセル信号発生回路は電源Ｖｄｄに接続されているがリプル雑音信号が存在する他の場所に接続しても同じ効果が得られる。
なお、本発明の実施例においては、半導体素子の例としてＦＥＴにて示しているが、ほかのタイプの半導体素子、例えばバイポーラトランジスタ、ＳｉＧｅトランジスタ、薄膜トランジスタ、ＧａＡｓトランジスタでも同等の効果が期待できるので、実施はＦＥＴに限定されるものではない。更に、本発明の実施例ではＮ−ＦＥＴ入力の誤差増幅器を用いているが、これはＰ−ＦＥＴ入力の誤差増幅器に適用することは容易に推定することができる。
発明の効果
このように本発明は誤差増幅器の増幅度を上げることなく、また極点の位置を特別な方法で離すこともなく、非常に低い動作電流で従来よりもはるかに優れたリプル雑音除去率と動作安定性を実現することが出来る。
本発明は従来には存在しなかった回路構成を提案して、少ない部品で非常に低い動作電流においてもリップル雑音をキャンセルする非常に効率的なリップル除去能力を実現している。
【図面の簡単な説明】
第１図は従来の安定化電源回路の一例を示すブロック図であり、第２図は従来の安定化電源回路の一例を示す回路図であり、第３図は従来の安定化電源回路の出力電圧対電源電圧特性の一例を示す図面であり、第４図は第３図のスケールを１００００倍に拡大した図面であり、第５図は従来の安定化電源回路の出力利得位相一周波数特性を示す図面であり、第６図は従来の安定化電源回路のＰＳＲＲ特性を示す図面であり、第７図は本発明の第１の実施例である回路図を示す図面であり、第８図は本発明の第１の実施例の変形例である回路図を示す図面であり、第９図は第１６図の回路各部の電圧の電源電圧依存性を示す図面であり、第１０図は本発明のＰＳＲＲ特性に関するキャンセル動作を示す図面であり、第１１図は基準電圧発生回路の例を示す図面であり、第１２図はキャンセル信号発生回路の動作を示す図面であり、第１３図はキャンセル信号発生回路の例を示す図面であり、第１４図はキャンセル信号発生回路の作用を示すグラフを示す図面であり、第１５図は本発明の第２の実施例である回路図を示す図面であり、第１６図は本発明の第３の実施例である回路図を示す図面であり、第１７図は本発明の第３の実施例である回路図の変形例を示す図面であり、第１８図は本発明の第１の実施例のブロック図を示す図面であり、第１９図は本発明の第２の実施例のブロック図を示す図面であり、第２０図は本発明の第３の実施例のブロック図を示す図面であり、第２１図は本発明のキャンセル動作を説明するための図面であり、第２２図は本発明のキャンセル動作を説明するための別の図面であり、
符号の説明
１，２…電圧供給端子、３…出力端子、１０…差動回路、２０…位相反転増幅器、３０…出力回路、４０…出力分圧回路、５０…基準電圧発生回路、６０…バイアス電流発生回路、７０…キャンセルトランジスタアレイ、８０…キャンセル信号発生回路、１００…誤差増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成15年8月11日(2003.8.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の電源端子と、第２の電源端子を有し、
基準電圧を発生する基準電圧発生手段と、
動作電流を定めるためのバイアス電流を発生するバイアス電流発生手段と、
前記基準電圧に対する誤差電圧を増幅する誤差増幅手段と、
該誤差増幅手段には少なくとも１つの位相補償コンデンサを含み、
電源回路の出力を生成する電圧電流出力手段と、
出力電圧変動を検出する出力分圧手段とを有し、
前記基準電圧発生手段には前記誤差増幅手段の第１の入力端子が接続され、前記出力分圧手段には前記誤差増幅手段の第２の入力端子が接続され、
前記誤差増幅手段は第１の型の半導体素子の組で構成される入力部と、第２の型の半導体素子の組で構成される負荷部とを有し、前記入力部と負荷部との間に第１の型の半導体素子からなる雑音抑圧部が配置され、当該雑音抑圧部の１つの端子は前記第１の電源端子に接続されかつ、当該雑音抑圧部の基盤端子は前記第２の電源端子に接続され、当該雑音抑圧部の素子の組が異なるディメンションにて構成されることにより出力電圧の電源電圧依存性が制御されることを特徴とする、雑音除去回路。
【請求項２】
第１の電源端子と、第２の電源端子を有し、
基準電圧を発生する基準電圧発生手段と、
動作電流を定めるためのバイアス電流を発生するバイアス電流発生手段と、
前記基準電圧に対する誤差電圧を増幅する誤差増幅手段と、
該誤差増幅手段には少なくとも１つの位相補償コンデンサを含み、
電源回路の出力を生成する電圧電流出力手段と、
出力電圧変動を検出する出力分圧手段と、
前記位相補償コンデンサとは異なる少なくとも１つの容量を含んだキャンセル信号発生手段とを有する雑音除去回路であって、該容量は前記出力分圧回路と第１の電源端子もしくは第１の電源端子の電位と同位相に変化する回路ノードに接続されていて、
前記基準電圧発生手段には前記誤差増幅手段の第１の入力端子が接続され、前記出力分圧手段には前記誤差増幅手段の第２の入力端子が接続され、
前記キャンセル信号発生手段は、前記容量と前記出力分圧手段の抵抗成分とによって雑音信号を分圧するとともに雑音信号の位相を進めるものであり、
前記誤差増幅手段は第１の型の半導体素子の組で構成される入力部と、第２の型の半導体素子の組で構成される負荷部とを有し、前記入力部と負荷部との間に第１の型の半導体素子からなる雑音抑圧部が配置され、当該雑音抑圧部の１つの端子は前記第１の電源に接続され、当該雑音抑圧部の素子の組が異なるディメンションにて構成されることにより出力電圧の電源電圧依存性が制御されることを特徴とする、雑音除去回路。
【請求項３】
前記基準電圧発生手段および誤差増幅手段の出力電圧の電源電圧依存係数の絶対値は、電源電圧変化１ボルトあたり−６０デシベル以下であり、電源電圧依存係数の絶対値の差は、−８０デシベル以下であり、前記基準電圧発生手段の電源電圧依存係数の極性と誤差増幅手段の電源電圧依存係数の極性が反対の極性である、請求項１又は２記載の雑音除去回路。
【請求項４】
前記キャンセル信号発生回路の容量の容量値は０．１ｐＦないし０．００１ｐＦの微小容量である、請求項１乃至３のいずれか１項記載の雑音除去回路。
【請求項５】
前記バイアス電流発生回路が省略されており、前記基準電圧発生回路が前記バイアス電流発生回路を兼ねている、請求項１乃至４のいずれか１項記載の雑音除去回路。
【手続補正書】
【提出日】平成16年5月20日(2004.5.20)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2003091817.tif 000025
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正の内容】
【図１６】
2003091817.tif 000026
【国際調査報告】
2003091817.tif 000027
2003091817.tif 000028
2003091817.tif 000029
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