(57)【要約】強誘電体コンデンサを用いてデータの論理演算を行うことができる論理演算回路および論理演算方法を提供することを目的とする。論理演算回路１は、強誘電体コンデンサＣＦ、トランジスタＭＰを備えている。強誘電体コンデンサＣＦは、第１の被演算データｙに対応した分極状態Ｐ１（ｙ＝１）またはＰ２（ｙ＝０）を保持している。演算動作時には、強誘電体コンデンサＣＦの第１の端子３を電源電位Ｖｄｄにプリチャージした後、第２の端子５に、ビットラインＢＬを介して、第２の被演算データｘに対応した電位、すなわち、接地電位ＧＮＤ（ｘ＝１）または電源電位Ｖｄｄ（ｘ＝０）を与える。トランジスタＭＰのしきい値電圧Ｖｔｈを適当に設定することにより、ｙとｘとの組み合わせ（０−０，０−１，１−０，１−１）に対して、トランジスタＭＰは（ＯＮ，ＯＮ，ＯＮ，ＯＦＦ）となる。
2003065582.tif 000002
【特許請求の範囲】
【請求項１】
第１の被演算データに対応する分極状態を保持することのできる強誘電体コンデンサであって、第１および第２の端子を有する強誘電体コンデンサと、
前記第１の端子に接続された第１の信号線と、
前記第１の被演算データに対応する分極状態を保持した前記強誘電体コンデンサの第２の端子に、第２の被演算データを付与することのできる第２の信号線であって、前記第２の端子に接続された第２の信号線と、
前記第２の被演算データの付与により得られる前記強誘電体コンデンサの分極状態に基づいて前記第１および第２の被演算データの論理演算結果を出力する演算結果出力部であって、前記第１の信号線に接続される演算結果出力部と、
を備えた論理演算回路。
【請求項２】
前記第１および第２の信号線は、前記第１の被演算データに対応する分極状態を前記強誘電体コンデンサに生じさせるために、第１の基準電位および第２の基準電位のうち一方の電位ならびに前記第１および第２の基準電位のうち他方の電位にそれぞれ接続される、
請求項１に記載の論理演算回路。
【請求項３】
前記演算結果出力部は、前記第１の信号線に接続されるゲート端子と、前記ゲート端子に入力される制御信号に対応した出力信号を出力する出力端子と、を有する出力用トランジスタであって、前記制御信号として当該出力用トランジスタのしきい値電圧よりも第１の基準電位よりの電位が与えられるとＯＦＦとなり、当該しきい値電圧よりも第２の基準電位よりの電位が与えられるとＯＮとなる電界効果型の出力用トランジスタ、を備え、
前記論理演算結果は、当該出力用トランジスタの前記出力信号として得られる、
請求項１ないし２のいずれかに記載の論理演算回路。
【請求項４】
前記第１の信号線は、前記第１の被演算データに対応する分極状態を保持した前記強誘電体コンデンサの前記第１の端子を第２の基準電位にプリチャージするために、第２の基準電位に接続することができ、
前記論理演算結果の出力に際し、前記第１の信号線を前記第２の基準電位に接続したあとその接続を解除し、その後、前記第２の信号線を前記第２の被演算データに対応する第１または第２の基準電位に接続し、このとき第１の信号線に発生する電位に基づいて、論理演算結果を出力するよう構成された、
請求項３に記載の論理演算回路。
【請求項５】
第１および第２の端子を有する強誘電体コンデンサと、
前記第１および第２の端子にそれぞれ接続された第１および第２の信号線と、
前記第１の信号線に接続されたゲート端子と、前記ゲート端子に入力される制御信号に対応した出力信号を出力する出力端子と、を有する出力用トランジスタであって、前記制御信号として当該出力用トランジスタのしきい値電圧よりも第１の基準電位よりの電位が与えられるとＯＦＦとなり、当該しきい値電圧よりも第２の基準電位よりの電位が与えられるとＯＮとなる電界効果型の出力用トランジスタと、
を備えた論理演算回路であって、
前記第１および第２の信号線を、前記第１の基準電位および第２の基準電位のうち一方の電位ならびに前記第１および第２の基準電位のうち他方の電位にそれぞれ接続することにより、第１の被演算データに対応する分極状態を前記強誘電体コンデンサに生じさせ、
その後、前記第１および第２の信号線を、いずれも前記第２の基準電位に接続することにより、前記強誘電体コンデンサの残留分極状態に変化を生じさせることなく、前記第１の信号線を前記第２の基準電位にプリチャージし、
その後、前記第１の信号線への電圧の印加を解除するとともに第２の信号線を第２の被演算データに対応する前記第１または第２の基準電位に接続し、このとき前記第１の信号線に発生する電位に対応して前記出力用トランジスタの前記出力端子にあらわれる出力信号を、前記第１および第２の被演算データの論理演算結果として得る、
よう構成された論理演算回路。
【請求項６】
前記出力用トランジスタのしきい値電圧と前記第１の基準電位との差の絶対値Ｖａｔｈが前記強誘電体コンデンサの抗電界Ｖｃ以上であって、かつ、次式を満足する、請求項４ないし５のいずれかに記載の論理演算回路、
ＣＧ＜＝Ｐｒ／（Ｖｄ−Ｖｃ）、かつ、ＣＦｎｏｎ／ＣＧ＋１＜Ｖｄ／Ｖａｔｈ、
ここに、
ＣＧ：出力用トランジスタのゲート容量、
ＣＦｎｏｎ：強誘電体コンデンサの非反転方向平均容量、
Ｐｒ：強誘電体コンデンサの残留分極、
Ｖｄ：第１および第２の基準電位の差の絶対値。
【請求項７】
前記出力用トランジスタのしきい値電圧と前記第１の基準電位との差の絶対値Ｖａｔｈが前記強誘電体コンデンサの抗電界Ｖｃより小さく、かつ、次式を満足する、請求項４ないし５のいずれかに記載の論理演算回路、
ＣＦｎｏｎ／ＣＧ＋１＜Ｖｄ／Ｖａｔｈ＜ＣＦｒｅｖ／ＣＧ＋１、
ここに、
ＣＧ：出力用トランジスタのゲート容量、
ＣＦｎｏｎ：強誘電体コンデンサの非反転方向平均容量、
ＣＦｒｅｖ：強誘電体コンデンサの反転方向平均容量、
Ｖｄ：第１および第２の基準電位の差の絶対値。
【請求項８】
２値データである第１の被演算データｙに対応する不揮発的状態を保持する不揮発性記憶素子であって、第１および第２の端子を有する不揮発性記憶素子と、
前記不揮発性記憶素子の第２の端子に２値データである第２の被演算データｘを付与することにより得られる当該不揮発性記憶素子の状態に基づいて前記第１および第２の被演算データｙおよびｘの論理演算結果を２値データである演算結果データｚとして出力する演算結果出力部と、
を備えた論理演算回路であって、
前記演算結果データｚは、実質的に次式、
ｚ＝ｘ  ＡＮＤ  ｙ
を満足するよう構成された、論理演算回路。
【請求項９】
前記不揮発性記憶素子は、強誘電体コンデンサを含み、
前記不揮発的状態は、当該強誘電体コンデンサの残留分極状態である、
請求項８に記載の論理演算回路。
【請求項１０】
第１の被演算データに対応する不揮発的状態を保持する不揮発性記憶素子と、
前記不揮発性記憶素子に第２の被演算データを付与することにより得られる当該不揮発性記憶素子の状態に基づいて前記第１および第２の被演算データの論理演算結果を出力する演算結果出力部であって、前記不揮発性記憶素子の第１の端子に接続される演算結果出力部と、
を備えた論理演算回路。
【請求項１１】
請求項１ないし１０のいずれかの論理演算回路を直列および／または並列に配置することにより所望の論理演算を行わせるよう構成した論理演算装置。
【請求項１２】
検索対象である検索ワードを保持する検索ワード保持部と、
参照対象である参照ワードを保持するとともに当該参照ワードと前記検索ワードとの一致判断を行うワード回路であって、請求項１ないし１０のいずれかの論理演算回路を並列および／または直列に配置して前記参照ワードの保持および前記一致判断を行うよう構成したワード回路と、
を備えた論理演算装置。
【請求項１３】
前記ワード回路は、前記参照ワードを構成する各ビットについてそれぞれ直列に接続された一対の前記論理演算回路を用いて前記参照ワードのビット値とこれに対応する前記検索ワードのビット値との排他的論理和の否定に対応する論理値を算出し、前記各一対の論理演算回路の出力を全て並列に接続することによりビットごとに算出された前記排他的論理和の否定に対応する論理値全体の論理積に対応する論理値を算出し、算出された前記論理積に対応する論理値を当該ワード回路の一致判断出力とするよう構成された、
請求項１２に記載の論理演算装置。
【請求項１４】
第１および第２の端子を有する第１の強誘電体コンデンサに、第１の被演算データに対応する分極状態を保持させるステップと、
前記分極状態を保持した前記強誘電体コンデンサの前記第１の端子を所定の基準電位に充電するステップと、
前記第１の端子を所定の基準電位にした前記強誘電体コンデンサの前記第２の端子に第２の被演算データを付与することにより得られた前記強誘電体コンデンサの分極状態に基づいて、前記第１および第２の被演算データの論理演算結果を得るステップと、
を備えた論理演算方法。
【発明の詳細な説明】
関連出願の参照
日本国特許出願２００２年第１８６６１号（２００２年１月２８日出願）の明細書、請求の範囲、図面および要約を含む全開示内容は、これら全開示内容を参照することによって本出願に合体される。
技術分野
この発明は論理演算回路および論理演算方法に関し、とくに、強誘電体コンデンサなどの不揮発性記憶素子を用いた論理演算回路、論理演算装置および論理演算方法に関する。
背景技術
強誘電体コンデンサを用いた回路として不揮発性メモリが知られている。強誘電体コンデンサを用いることで、低電圧にて書き換え可能な不揮発性メモリを実現することができる。
しかしながら、従来のこのような回路では、データを記憶することはできてもデータの論理演算を行うことはできなかった。
発明の開示
この発明は、このような従来の強誘電体コンデンサを用いた回路の問題点を解消し、強誘電体コンデンサなどの不揮発性記憶素子を用いてデータの論理演算を行うことができる論理演算回路、論理演算装置および論理演算方法を提供することを目的とする。
この発明による論理演算回路は、強誘電体コンデンサと、第１の信号線と、第２の信号線と、演算結果出力部とを備えている。強誘電体コンデンサは、第１の被演算データに対応する分極状態を保持することができ、第１および第２の端子を有する。第１の信号線は、強誘電体コンデンサの第１の端子に接続されている。第２の信号線は、第１の被演算データに対応する分極状態を保持した強誘電体コンデンサの第２の端子に第２の被演算データを付与することができ、強誘電体コンデンサの第２の端子に接続されている。演算結果出力部は、第２の被演算データの付与により得られる強誘電体コンデンサの分極状態に基づいて第１および第２の被演算データの論理演算結果を出力することができ、第１の信号線に接続される。
この発明による論理演算回路は、第１および第２の端子を有する強誘電体コンデンサと、第１および第２の端子にそれぞれ接続された第１および第２の信号線と、出力用トランジスタと、を備えている。出力用トランジスタは、第１の信号線に接続されたゲート端子と、ゲート端子に入力される制御信号に対応した出力信号を出力する出力端子と、を有し、制御信号として当該出力用トランジスタのしきい値電圧よりも第１の基準電位よりの電位が与えられるとＯＦＦとなり、当該しきい値電圧よりも第２の基準電位よりの電位が与えられるとＯＮとなる電界効果型のトランジスタである。また、当該論理演算回路は、以下の動作を行うよう構成されている。すなわち、当該論理演算回路は、第１および第２の信号線を、第１の基準電位および当該第１の基準電位と異なる第２の基準電位のうち一方の電位ならびに第１および第２の基準電位のうち他方の電位にそれぞれ接続することにより、第１の被演算データに対応する分極状態を強誘電体コンデンサに生じさせる。当該論理演算回路は、その後、第１および第２の信号線を、いずれも第２の基準電位に接続することにより、強誘電体コンデンサの残留分極状態に変化を生じさせることなく、第１の信号線を第２の基準電位にプリチャージする。当該論理演算回路は、その後、第１の信号線への電圧の印加を解除するとともに第２の信号線を第２の被演算データに対応する第１または第２の基準電位に接続し、このとき第１の信号線に発生する電位に対応して出力用トランジスタの出力端子にあらわれる出力信号を、第１および第２の被演算データの論理演算結果として得る。
この発明による論理演算回路は、２値データである第１の被演算データｙに対応する不揮発的状態を保持する不揮発性記憶素子であって、第１および第２の端子を有する不揮発性記憶素子と、不揮発性記憶素子の第２の端子に２値データである第２の被演算データｘを付与することにより得られる当該不揮発性記憶素子の状態に基づいて第１および第２の被演算データｙおよびｘの論理演算結果を２値データである演算結果データｚとして出力する演算結果出力部と、を備えた論理演算回路であって、演算結果データｚは、実質的に次式、
ｚ＝ｘ  ＡＮＤ  ｙ
を満足するよう構成されたことを特徴とする。
この発明による論理演算回路は、第１の被演算データに対応する不揮発的状態を保持する不揮発性記憶素子と、不揮発性記憶素子に第２の被演算データを付与することにより得られる当該不揮発性記憶素子の状態に基づいて第１および第２の被演算データの論理演算結果を出力する演算結果出力部であって、不揮発性記憶素子の第１の端子に接続される演算結果出力部と、を備えたことを特徴とする。
この発明による論理演算方法は、第１および第２の端子を有する第１の強誘電体コンデンサに、第１の被演算データに対応する分極状態を保持させるステップと、分極状態を保持した強誘電体コンデンサの第１の端子を所定の基準電位に充電するステップと、第１の端子を所定の基準電位にした強誘電体コンデンサの第２の端子に第２の被演算データを付与することにより得られた強誘電体コンデンサの分極状態に基づいて、第１および第２の被演算データの論理演算結果を得るステップと、を備えている。
本発明の特徴は、上記のように広く示すことができるが、その構成や内容は、目的および特徴とともに、図面を考慮に入れた上で、以下の開示によりさらに明らかになるであろう。
発明を実施するための最良の形態
図１は、この発明の一実施形態による論理演算回路１を示す回路図である。論理演算回路１は、強誘電体コンデンサＣＦ、出力用トランジスタであるトランジスタＭＰ、トランジスタＭ１、Ｍ２を備えている。トランジスタＭＰ、Ｍ１、Ｍ２は、いずれも、ＮチャネルＭＯＳＦＥＴ（金属・酸化物・半導体型電界効果トランジスタ）である。
強誘電体コンデンサＣＦの第１の端子３は、第１の信号線７に接続されており、第２の端子５は、第２の信号線９に接続されている。第１の信号線７は、トランジスタＭＰのゲート端子に接続されている。
第１の信号線７は、トランジスタＭ１を介してプレートラインＰＬに接続されるとともに、トランジスタＭ２を介して第２の信号線９に接続されている。トランジスタＭ１、Ｍ２のゲート端子は、それぞれ、読み書きラインＲＷＬ、ワードラインＷＬに接続されている。
トランジスタＭＰの入力端子は、トランジスタＭ３を介して第１の基準電位である接地電位ＧＮＤに接続されている。トランジスタＭＰの出力端子は、出力ラインＭＬに接続されている。出力ラインＭＬは、トランジスタＭ４を介して、第２の基準電位である電源電位Ｖｄｄに接続されている。トランジスタＭ３、Ｍ４のゲート端子は、プリセットラインＰＲＥに接続されている。
トランジスタＭ３は、ＮチャネルＭＯＳＦＥＴ（金属・酸化物・半導体型電界効果トランジスタ）であり、トランジスタＭ４は、ＰチャネルＭＯＳＦＥＴ（金属・酸化物・半導体型電界効果トランジスタ）である。
図９Ａおよび図９Ｂは、強誘電体コンデンサＣＦ、トランジスタＭＰの諸特性の関係を説明するための図面である。この図９Ａおよび図９Ｂは、演算時における強誘電体コンデンサの分極状態を示す図５Ｂの一部を拡大した図面である。
図中、Ｖｄ：第１の基準電位である接地電位ＧＮＤおよび第２の基準電位である電源電位Ｖｄｄの差の絶対値、ＣＧ：出力用トランジスタＭＰのゲート容量、ＣＦｒｅｖ：強誘電体コンデンサＣＦの反転方向平均容量、ＣＦｎｏｎ：強誘電体コンデンサＣＦの非反転方向平均容量、Ｖａ１：第１の被演算データｙ＝１（強誘電体コンデンサＣＦの分極状態Ｐ１に対応）であって第２の被演算データｘ＝１（ビットラインＢＬが接地電位ＧＮＤに接続された状態に対応）である場合に、出力用トランジスタＣＧのゲート端子に生ずる電位と第１の基準電位である接地電位ＧＮＤとの差の絶対値、Ｖａ２：第１の被演算データｙ＝０（強誘電体コンデンサＣＦの分極状態Ｐ２に対応）であって第２の被演算データｘ＝１（ビットラインＢＬが接地電位ＧＮＤに接続された状態に対応）である場合に、出力用トランジスタＭＰのゲート端子に生ずる電位と第１の基準電位である接地電位ＧＮＤとの差の絶対値、である。
図９Ａから、
Ｖａ１＝ＣＧ・Ｖｄ／（ＣＦｒｅｖ＋ＣＧ）              ………式（１）
同様に、図９Ｂから、
Ｖａ２＝ＣＧ・Ｖｄ／（ＣＦｎｏｎ＋ＣＧ）              ………式（２）
後述するように、ｙ＝１かつｘ＝１のとき出力用トランジスタＭＰがＯＦＦとなり、ｙ＝０かつｘ＝１のとき出力用トランジスタＭＰがＯＮになるように、出力用トランジスタＭＰのしきい値電圧を設定している。つまり、
Ｖａ１＜Ｖａｔｈ＜Ｖａ２                              ………式（３）
以上、式（１）〜（３）から次式が得られる。
ＣＦｎｏｎ／ＣＧ＋１＜Ｖｄ／Ｖａｔｈ＜ＣＦｒｅｖ／ＣＧ＋１………式（４）
また、この実施形態においては、出力用トランジスタＭＰのしきい値電圧と第１の基準電位である接地電位ＧＮＤとの差の絶対値Ｖａｔｈが強誘電体コンデンサＣＦの抗電界Ｖｃより小さくなるようにしている。このようにすれば、演算によって強誘電体コンデンサＣＦの分極状態が分極反転を生ずる方向に変化する場合、すなわち、ｙ＝１かつｘ＝１の場合の演算結果を反映して出力用トランジスタＭＰがＯＦＦになる場合、であっても、強誘電体コンデンサＣＦが分極反転を起こすことはない。
このように、この実施形態においては、出力用トランジスタＭＰのしきい値電圧と第１の基準電位である接地電位ＧＮＤとの差の絶対値Ｖａｔｈが強誘電体コンデンサＣＦの抗電界Ｖｃより小さくなるように、かつ、式（４）を満たすように、強誘電体コンデンサＣＦ、トランジスタＭＰの諸特性を設定している。このように設定しておけば、第１の被演算データに対応する残留分極を維持したまま、すなわち、第１の被演算データｙを破壊することなく、第１の被演算データｙと第２の被演算データｘとの論理演算を行うことができる。
なお、出力用トランジスタＭＰのしきい値電圧と第１の基準電位との差の絶対値Ｖａｔｈが強誘電体コンデンサＣＦの抗電界Ｖｃ以上となる場合であっても、第１の被演算データに対応する残留分極を維持したまま、すなわち、第１の被演算データｙを破壊することなく、第１の被演算データｙと第２の被演算データｘとの論理演算を行うことが可能となる。この場合の、条件を以下に説明する。
まず、演算によって強誘電体コンデンサＣＦの分極状態が分極反転を生ずる方向に変化する場合、すなわち、ｙ＝１かつｘ＝１の場合、であっても強誘電体コンデンサＣＦが分極反転を起こさない限界条件を、図９Ｃを用いて説明する。
図中、Ｖｄ：第１の基準電位である接地電位ＧＮＤおよび第２の基準電位である電源電位Ｖｄｄの差の絶対値、ＣＧｃ：強誘電体コンデンサＣＦが分極反転を起こさない限界における出力用トランジスタＣＧのゲート容量、Ｖｃ：強誘電体コンデンサＣＦの抗電界、Ｐｒ：強誘電体コンデンサＣＦの残留分極、である。
図９Ｃから、
ＣＧｃ＝Ｐｒ／（Ｖｄ−Ｖｃ）                          ………式（５）
演算によって強誘電体コンデンサＣＦの分極状態が分極反転を生ずる方向に変化する場合、すなわち、ｙ＝１かつｘ＝１の場合、であっても強誘電体コンデンサＣＦが分極反転を起こさないためには、出力用トランジスタＣＧのゲート容量ＣＧは、
ＣＧ＜＝ＣＧｃ                                        ………式（６）
上述の式（５）〜（６）より、
ＣＧ＜＝Ｐｒ／（Ｖｄ−Ｖｃ）                              ………（７）
さて、与条件より、出力用トランジスタＭＰのしきい値電圧と第１の基準電位との差の絶対値Ｖａｔｈが強誘電体コンデンサＣＦの抗電界Ｖｃ以上であるから、ｙ＝１かつｘ＝１の場合、出力用トランジスタＭＰがＯＦＦとなることは明らかである。
一方、ｙ＝０かつｘ＝１のとき出力用トランジスタＭＰがＯＮになるためには、上述の図９Ｂの場合と同様に、
ＣＦｎｏｎ／ＣＧ＋１＜Ｖｄ／Ｖａｔｈ                    ………式（８）
すなわち、上述の式（７）〜（８）を満たすように構成すれば、出力用トランジスタＭＰのしきい値電圧と第１の基準電位との差の絶対値Ｖａｔｈが強誘電体コンデンサＣＦの抗電界Ｖｃ以上であっても、第１の被演算データに対応する残留分極を維持したまま、すなわち、第１の被演算データｙを破壊することなく、第１の被演算データｙと第２の被演算データｘとの論理演算を行うことが可能となる。
つぎに、図１に示す論理演算回路１の動作について説明する。図２は、論理演算回路１の動作を示すタイミングチャートである。
書き込み動作においては、ワードラインＷＬ、読み書きラインＲＷＬには、それぞれ、“Ｌ”電位（すなわち、第１の基準電位である接地電位ＧＮＤ）、“Ｈ”電位（すなわち、第２の基準電位である電源電位Ｖｄｄ）が与えられる。また、ビットラインＢＬ、プレートラインＰＬには、第１の被演算データであるｙ、／ｙ（ｙの反転データ）が与えられる。この実施形態においては、ｙ＝１のとき、ビットラインＢＬ、プレートラインＰＬには、それぞれ、“Ｈ”，“Ｌ”が与えられるよう構成されている。したがって、図２に示す書き込み動作においては、第１の被演算データとしてｙ＝１が与えられたことになる。なお、特にことわらない限り、２進数（２値信号）「Ａ」の否定（反転信号）を「／Ａ」で表すものとする。
図３Ａ、図３Ｂは、それぞれ、書き込み動作時における論理演算回路１の状態および強誘電体コンデンサＣＦの分極状態を示す図面である。図３Ａに示すように、トランジスタＭ２，Ｍ１は、それぞれ、ＯＦＦ、ＯＮとなっている。また、強誘電体コンデンサＣＦの第１の端子３および第２の端子５には、それぞれ、“Ｌ”，“Ｈ”が印加されている。
図３Ｂに示すように、このとき、強誘電体コンデンサＣＦの分極状態は、Ｐ３を示す。なお、第１の被演算データとしてｙ＝０が与えられた場合には、強誘電体コンデンサＣＦの分極状態は、Ｐ４を示すことになる。
なお、図２に示すように、この動作において、プリセットラインＰＲＥには“Ｌ”が与えられているため、トランジスタＭ３、Ｍ４は、それぞれ、ＯＦＦ、ＯＮとなっている。このため、出力ラインＭＬは“Ｈ”となっている。
図２に示すように、書き込み動作に続いて記憶保持動作が行われる。記憶保持動作においては、ワードラインＷＬ、読み書きラインＲＷＬには、それぞれ、“Ｈ”、“Ｌ”が与えられる。また、ビットラインＢＬ、プレートラインＰＬには、ともに“Ｌ”が与えられる。
図４Ａ、図４Ｂは、それぞれ、記憶保持動作時における論理演算回路１の状態および強誘電体コンデンサＣＦの分極状態を示す図面である。図４Ａに示すように、トランジスタＭ２，Ｍ１は、それぞれ、ＯＮ、ＯＦＦとなっている。また、強誘電体コンデンサＣＦの第１の端子３および第２の端子５には、ともに“Ｌ”，が印加されている。
図４Ｂに示すように、このとき、強誘電体コンデンサＣＦの分極状態は、Ｐ１を示す。なお、第１の被演算データとしてｙ＝０が与えられた場合には、強誘電体コンデンサＣＦの分極状態は、Ｐ２を示すことになる。
なお、図１に示すように、この動作においても、プリセットラインＰＲＥには“Ｌ”が与えられているため、トランジスタＭ３、Ｍ４は、それぞれ、ＯＦＦ、ＯＮとなっている。このため、出力ラインＭＬは“Ｈ”となっている。
図２に示すように、記憶保持動作に続いて演算動作が行われる。演算動作は第１期ＯＰ１、第２期ＯＰ２、第３期ＯＰ３に分けられる。演算動作の第１期ＯＰ１においては、記憶保持動作とほぼ同様の動作が行われる。ただし、ビットラインＢに“Ｈ”が与えられる点で、記憶保持動作と異なる。
演算動作の第１期ＯＰ１も、記憶保持動作を示す図４Ａ、図４Ｂを用いて説明することができる。すなわち、演算動作の第１期ＯＰ１においては、図４Ａに示すように、トランジスタＭ２，Ｍ１は、それぞれ、ＯＮ、ＯＦＦとなっている。ただし、強誘電体コンデンサＣＦの第１の端子３および第２の端子５には、ともに“Ｈ”，が印加されている。この動作によって、第１の端子３が、すなわち、トランジスタＭＰのゲート容量ＣＧが、電源電位Ｖｄｄにプリチャージされる。
図４Ｂに示すように、このとき、強誘電体コンデンサＣＦの分極状態は、記憶保持動作の場合と同様に、Ｐ１を示す。なお、第１の被演算データとしてｙ＝０が与えられた場合には、強誘電体コンデンサＣＦの分極状態は、Ｐ２を示すことになる。
また、図１に示すように、この動作においても、プリセットラインＰＲＥには“Ｌ”が与えられているため、トランジスタＭ３、Ｍ４は、それぞれ、ＯＦＦ、ＯＮとなっている。このため、出力ラインＭＬは“Ｈ”となっている。
図２に示すように、演算動作の第１期ＯＰ１に続いて第２期ＯＰ２の動作が行われる。第２期ＯＰ２においては、ワードラインＷＬ、読み書きラインＲＷＬには、ともに“Ｌ”が与えられる。また、ビットラインＢＬには、第２の被演算データであるｘが与えられる。この実施形態においては、ｘ＝１のとき、ビットラインＢＬには“Ｌ”が与えられるよう構成されている。したがって、図２に示す演算動作の第２期ＯＰ２においては、第２の被演算データとしてｘ＝１が与えられたことになる。なお、プレートラインＰＬには“Ｌ”が与えられている。
図５Ａ、図５Ｂは、それぞれ、演算動作の第２期ＯＰ２における論理演算回路１の状態および強誘電体コンデンサＣＦの分極状態を示す図面である。図５Ａに示すように、トランジスタＭ２，Ｍ１は、ともにＯＦＦとなっている。また、強誘電体コンデンサＣＦの第２の端子５には、“Ｌ”が印加されている。
図５Ｂに示すように、図解法によれば、このとき、強誘電体コンデンサＣＦの分極状態は、Ｐ１からＰ７に移行する。このとき、トランジスタＭＰのゲート容量ＣＧの状態は、Ｐ９からＰ７に移行する。すなわち、トランジスタＭＰのゲート端子の電位Ｖａは、Ｖｄｄから、Ｐ１とＰ７の電位差（上述のＶａ１に等しい）へと変化する。
上述のように、トランジスタＭＰのしきい値電圧Ｖｔｈと接地電位ＧＮＤとの差の絶対値Ｖａｔｈ（この実施形態においてはＶｔｈに等しい）は式（３）を満たすように設定されているから、この場合、トランジスタＭＰはＯＦＦとなる。
なお、第１の被演算データとしてｙ＝０が与えられていた場合には、強誘電体コンデンサＣＦの分極状態は、Ｐ２からＰ８に移行する。このとき、トランジスタＭＰのゲート容量ＣＧの状態は、Ｐ１０からＰ８に移行する。すなわち、トランジスタＭＰのゲート端子の電位Ｖａは、Ｖｄｄから、Ｐ２とＰ８の電位差（上述のＶａ２に等しい）へと変化する。この結果、ｙ＝１の場合と異なり、トランジスタＭＰはＯＮとなる。
また、第１の被演算データとしてｙ＝１が与えられており、第２の被演算データとしてｘ＝０が与えられた場合（図２の演算動作におけるＯＰ２‘に示す動作）には、図５Ｂに示すように、強誘電体コンデンサＣＦの分極状態は、Ｐ１のままである。このとき、トランジスタＭＰのゲート容量ＣＧの状態は、Ｐ９のままである。すなわち、トランジスタＭＰのゲート端子の電位Ｖａは、Ｖｄｄのままである。したがって、トランジスタＭＰはＯＮとなる。
さらに、第１の被演算データとしてｙ＝０が与えられており、第２の被演算データとしてｘ＝０が与えられた場合には、図５Ｂに示すように、強誘電体コンデンサＣＦの分極状態は、Ｐ２のままである。このとき、トランジスタＭＰのゲート容量ＣＧの状態は、Ｐ１０のままである。すなわち、トランジスタＭＰのゲート端子の電位Ｖａは、Ｖｄｄのままである。したがって、トランジスタＭＰはＯＮとなる。
図２に示すように、演算動作の第２期ＯＰ２においては、プリセットラインＰＲＥには“Ｈ”が与えられるため、トランジスタＭ３、Ｍ４は、それぞれ、ＯＮ、ＯＦＦとなっている。このため、出力ラインＭＬの値は、トランジスタＭＰのＯＮ、ＯＦＦによって異なる。すなわち、図１に示すように、トランジスタＭＰのＯＮ、ＯＦＦに対応して、出力ラインＭＬの値は“Ｌ”，“Ｈ”となる。出力ラインＭＬの値“Ｌ”，“Ｈ”を、それぞれ、論理“０”，“１”と対応づければ、第１の被演算データｙ、第２の被演算データｘ、出力ラインＭＬの値（論理演算結果）の関係は、図６Ａのようになる。
図６Ａから、この論理演算回路１は、ＭＬ＝ｘ  ＡＮＤ  ｙ（ｘとｙの論理積）なる論理演算を行うことが分かる。
図２に示すように、演算動作の第２期ＯＰ２に続いて第３期ＯＰ３の動作が行われる。第３期ＯＰ３の動作は上述の記憶保持動作と同じ動作であるので、説明を省略する。
同一の第１の被演算データｙと、種々の第２の被演算データｘとの論理積を算出する場合には、図２に示すように、第１の被演算データｙの書き込み動作を１回行った後、種々の第２の被演算データｘについての演算動作を繰り返すよう構成しておけばよい。このような場合であっても、上述のように、演算動作によって第１の被演算データｙが破壊されることはないから、第１の被演算データｙを再書き込みする必要はない。
一方、第１の被演算データｙと第２の被演算データｘの双方が毎回変わる場合には、書き込み動作、記憶保持動作、演算動作を１サイクルとして、これを繰り返すよう構成しておけばよい。
なお、上述の実施形態においては、残留分極Ｐ１，Ｐ２を生ずるような第１の被演算データを、それぞれ、ｙ＝１，ｙ＝０と定義し、演算動作の第２期ＯＰ２においてビットラインＢＬを“Ｌ”，“Ｈ”とするような第２の被演算データを、それぞれ、ｘ＝１，ｘ＝０と定義することで、図６Ａに示すように、ＭＬ＝ｘ  ＡＮＤ  ｙ（ｘとｙの論理積）の論理演算を行うことができるよう構成したが、この発明はこれに限定されるものではない。
たとえば、残留分極Ｐ１，Ｐ２を生ずるような第１の被演算データを、それぞれ，ｙ＝０、ｙ＝１と定義し、演算動作の第２期ＯＰ２においてビットラインＢＬを“Ｌ”，“Ｈ”とするような第２の被演算データを、それぞれ，ｘ＝０、ｘ＝１と定義すれば、図６Ｂに示すように、ＭＬ＝ｘ  ＮＯＲ  ｙ（ｘとｙの論理和の否定）のような論理演算を行うこともできる。
さて、図１に示す論理演算回路１をブロック図で表すと図７Ａのようになる。図７Ａにおいては、強誘電体コンデンサＣＦを記憶機能ブロック１１で表し、強誘電体コンデンサＣＦおよびトランジスタＭＰをしきい演算機能ブロック１３で表している。すなわち、図１に示す論理演算回路１は、記憶機能ブロック１１に第１の被演算データｙを記憶させておき、しきい演算機能ブロック１３において第２の被演算データｘと第１の被演算データｙとの論理演算を行わせ、その演算結果にしたがってトランジスタＭＰのＯＮ、ＯＦＦを制御する回路と考えることができる。
図７Ｂは、図１に示す論理演算回路１を利用した連想メモリ（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）２１を示すブロック図である。連想メモリ２１は、検索ワード保持部２３，ワード回路配列部２５，出力回路部２７を備えている。検索ワード保持部２３は、検索対象である検索ワードＳを保持している。ワード回路配列部２５は、ワード回路Ｂ１、Ｂ２、…、Ｂｎを備えている。出力回路部２７は、ワード回路配列部２５の出力に基づいて所定の処理を行う。
図７Ｃは、ワード回路の論理処理の内容を、ワード回路Ｂｉを例に説明するための図面である。図７Ｃから分かるように、ワード回路Ｂｉにおいては、次式に基づいて、Ｚ（Ｓ，Ｂｉ）を算出する。
Ｚ（Ｓ，Ｂｉ）＝０（Ｓ＝Ｂｉ），１（Ｓ≠Ｂｉ）        ………式（９）
すなわち、ワード回路Ｂｉにおいては、ともにｍビットの検索ワードＳと参照ワードＢｉとが完全に一致した場合のみ、Ｚ（Ｓ，Ｂｉ）＝０となり、それ以外の場合は、Ｚ（Ｓ，Ｂｉ）＝１となる。
図８は、図７Ｃに示すワード回路Ｂｉを、論理演算回路１を用いて実現した場合の回路図である。図８に示すように、たとえば、論理演算回路１と同様の論理演算回路３１においては、記憶機能ブロック３３に第１の被演算データであるｂｉｍを記憶させておき、しきい演算機能ブロック３５において第２の被演算データであるｓｍ−１と第１の被演算データｂｉｍとの論理積を算出し、その演算結果にしたがってトランジスタ３７のＯＮ、ＯＦＦを制御する。
同様に、論理演算回路４１においては、記憶機能ブロック４３に第１の被演算データである／ｂｉｍを記憶させておき、しきい演算機能ブロック４５において第２の被演算データである／ｓｍ−１と第１の被演算データ／ｂｉｍとの論理積を算出し、その演算結果にしたがってトランジスタ４７のＯＮ、ＯＦＦを制御する。
トランジスタ３７とトランジスタ４７とは直列に接続されているから、ノード５１には、トランジスタ３７の出力とトランジスタ４７の出力との論理和が付与される。すなわち、直列に接続された論理演算回路３１、４１が１つのＥＸＮＯＲ回路１５（ｂｉｍとｓｍ−１との排他的論理和の否定を求める回路）を構成している。
ＥＸＮＯＲ回路１５は、同様の構成のＥＸＮＯＲ回路５３（ｂｉ１とｓ０との排他的論理和の否定を求める回路），ＥＸＮＯＲ回路５５（ｂｉ２とｓ１との排他的論理和の否定を求める回路）、…と並列に接続されているから，ノード５１には、結局、ＥＸＮＯＲ回路５３，５５、…、１５の出力相互の論理積が付与されることになる。したがって、ノード５１の反転出力として、上述の式（９）に示すＺが得られる。
このように、図１に示す論理演算回路１を用いることで、容易に連想メモリ等の記憶演算回路を実現することができる。
なお、上述の各実施形態においては、トランジスタＭＰがＮチャネルＭＯＳＦＥＴである場合を例に説明したが、この発明はこれに限定されるものではない。たとえば、トランジスタＭＰがＰチャネルＭＯＳＦＥＴである場合にも、この発明を適用することができる。
また、上述の各実施形態においては、演算結果出力部を、第１の信号線に接続されるゲート端子と、ゲート端子に入力される制御信号に対応した出力信号を出力する出力端子と、を有する出力用トランジスタであって、制御信号として当該出力用トランジスタのしきい値電圧よりも第１の基準電位よりの電位が与えられるとＯＦＦとなり、当該しきい値電圧よりも第２の基準電位よりの電位が与えられるとＯＮとなる電界効果型の出力用トランジスタ、を備えるよう構成するとともに、論理演算結果が、当該出力用トランジスタの出力信号として得られるよう構成している。
そして、第１の信号線を、第１の被演算データに対応する分極状態を保持した強誘電体コンデンサの第１の端子を第２の基準電位にプリチャージするために、第２の基準電位に接続することができるよう構成するとともに、論理演算結果の出力に際し、第１の信号線を第２の基準電位に接続したあとその接続を解除し、その後、第２の信号線を第２の被演算データに対応する第１または第２の基準電位に接続し、このとき第１の信号線に発生する電位に基づいて、論理演算結果を出力するよう構成している。
しかしながら、この発明は、このような構成に限定されるものではない。たとえば、上述の構成において、強誘電体コンデンサの第１の端子を、第２の基準電位にプリチャージするのではなく、第１の基準電位にプリチャージするよう構成することもできる。
また、上述の各実施形態においては、演算結果出力部の例として、電界効果型のトランジスタを例に説明したが、演算結果出力部は、これに限定されるものではない。演算結果出力部としては、要は、第２の被演算データの付与により得られる強誘電体コンデンサの分極状態に基づいて第１および第２の被演算データの論理演算結果を出力するものであればよい。
また、上述の各実施形態においては、不揮発性記憶素子として強誘電体コンデンサを例に説明したが、この発明における不揮発性記憶素子は強誘電体コンデンサに限定されるものではない。一般的には、不揮発性記憶素子としてヒステリシス特性を有する素子が考えられる。
図１０Ａ〜図１２Ｂは、不揮発性記憶素子として、ＴＭＲ（Ｔｕｎｎｅｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）素子（トンネル磁気抵抗素子）を用いた論理演算回路の例を説明するための図面である。図１０Ａは、不揮発性記憶素子としてＴＭＲ素子１５１を用いた場合における論理演算回路の一部を模式的に表した平面図である。図１０Ｂ、Ｃは、それぞれ、図１０Ａにおける断面ｂ−ｂ、断面ｃ−ｃを表す図面である。
図１０Ａ〜図１０Ｃに示すように、ＴＭＲ素子１５１は、誘電体により構成された薄膜状の非磁性層１６５と、強磁性体により構成された一対の強磁性層１６１、１６３とを備えている。強磁性層１６１、１６３は、非磁性層１６５を挟むように積層されている。ＴＭＲ素子１５１を挟むように一対の入力ライン１６７，１６９が配置されている。入力ライン１６７，１６９は、それぞれ、強磁性層１６１，１６３に接するよう配置されている。
入力ライン１６７，１６９が、それぞれ第１および第２の信号線に対応する。強磁性層１６１，１６３の入力ライン１６７，１６９に接している部分が、それぞれ、不揮発性素子の第１および第２の端子１６１ａ，１６３ａに対応する。
入力ライン１６７，１６９には、それぞれ、所望方向の電流を流すことができる。強磁性層１６３は自由層とも呼ばれ、入力ライン１６７，１６９に流れる電流の組合せによって磁化方向が変化するよう構成されている。一方、強磁性層１６１は固着層とも呼ばれ、入力ライン１６７，１６９に流れる電流によって磁化方向が変化しないよう構成されている。この例では、強磁性層１６１の磁化方向は、図面上で右方向（第１の磁化方向）に固定されている。
図１１Ａ〜図１１Ｄは、書き込み動作において入力ライン１６７，１６９に流す電流ＩＣ１，ＩＣ２の方向と、強磁性層１６３の磁化方向の変化との関係を説明するための図面である。図１１Ａ〜図１１Ｄにおいて、電流ＩＣ１が紙面に直交する方向であって紙面から手前方向に流れる場合をＩＣ１＝０とし、電流ＩＣ１が紙面に直交する方向であって紙面から奥方向に流れる場合をＩＣ１＝１としている。電流ＩＣ２の場合も同様とする。このとき入力ライン１６７，１６９周りに発生する磁界の向きを円弧状の矢印で示している。
図１１Ａ、図１１Ｄに示すように、電流ＩＣ１，ＩＣ２が同方向の場合、ＴＭＲ素子１５１近傍では、入力ライン１６７，１６９周りに発生する磁界が相互にうち消し合うため、強磁性層１６３の磁化方向は変化しない。すなわち、強磁性層１６３の記憶内容は書き込み動作前の記憶内容と同じである。
一方、図１１Ｂ，図１１Ｃに示すように、電流ＩＣ１，ＩＣ２が反対方向の場合、ＴＭＲ素子１５１近傍では、入力ライン１６７，１６９周りに発生する磁界が相互に強調し合うため、強磁性層１６３の磁化方向は、それぞれ、図面上で右方向（第１の磁化方向）または左方向（第２の磁化方向）になる。すなわち、強磁性層１６３の記憶内容は書き込み動作によって、電流ＩＣ１，ＩＣ２の向きに応じた内容に更新される。
このように、電流ＩＣ１，ＩＣ２を制御することにより、ＴＭＲ素子１５１にデータを書き込むことができる。
図１２Ａ，Ｂは、ＴＭＲ素子１５１に書き込まれたデータに基づいてトランジスタＭＰを制御する方法、すなわち読み出し動作の方法を説明するための図面である。トランジスタＭＰのゲート端子は、入力ライン１６７を介してＴＭＲ素子１５１の端子１６１ａに接続されている。ＴＭＲ素子１５１の端子１６３ａは、入力ライン１６９を介して電源１５３に接続されている。
ＴＭＲ素子１５１の電気抵抗は、トンネル磁気抵抗効果により、強磁性層１６１，１６３の磁化方向が同一の場合には小さくなり、磁化方向が異なる場合には大きくなる。したがって、図１２Ａ，Ｂに示すように、電源１５３の電圧値を一定（例えば電源電位Ｖｄｄ）とすると、強磁性層１６３の磁化方向が右向きの場合に流れる電流は、強磁性層１６３の磁化方向が左向きの場合に流れる電流に比べて大きくなる。これを利用して、ＴＭＲ素子１５１に書き込まれたデータに基づいてトランジスタＭＰを制御するのである。
この場合、書き込み動作後の強磁性層１６３の磁化方向が右向きである状態、左向きである状態を、それぞれ、第１の被演算データｙ＝１，ｙ＝０に対応させ、読み出し動作の際に入力ライン１６９に与える電位が電源電位Ｖｄｄである場合、接地電位ＧＮＤである場合を、それぞれ、第２の被演算データｘ＝１，ｘ＝０に対応させ、読み出し動作においてトランジスタＭＰがＯＮとなる場合、ＯＦＦとなる場合を、それぞれ、演算結果データｚ＝１，ｚ＝０に対応させると、この実施形態における論理演算回路は、不揮発性記憶素子として強誘電体コンデンサを用いた前述の論理演算回路の場合と同様に、次式を満足することがわかる。
ｚ＝ｘ  ＡＮＤ  ｙ
なお、本明細書において「Ａ＜＝Ｂ」は、ＡはＢよりも小さいか、または、ＡとＢとは等しいことを意味する。
また、「強誘電体コンデンサの反転方向平均容量」とは、第１の被演算データに対応する強誘電体コンデンサの残留分極状態から、第２の被演算データを付与することにより得られる強誘電体コンデンサの新たな分極状態に至るまでの平均的な容量値であって、分極反転方向に向かう容量値をいう。
また、「強誘電体コンデンサの非反転方向平均容量」とは、第１の被演算データに対応する強誘電体コンデンサの残留分極状態から、第２の被演算データを付与することにより得られる強誘電体コンデンサの新たな分極状態に至るまでの平均的な容量値であって、分極反転方向と逆の方向に向かう容量値をいう。
この発明による論理演算回路は、強誘電体コンデンサと、第１の信号線と、第２の信号線と、演算結果出力部とを備えている。強誘電体コンデンサは、第１の被演算データに対応する分極状態を保持することができ、第１および第２の端子を有する。第１の信号線は、強誘電体コンデンサの第１の端子に接続されている。第２の信号線は、第１の被演算データに対応する分極状態を保持した強誘電体コンデンサの第２の端子に第２の被演算データを付与することができ、強誘電体コンデンサの第２の端子に接続されている。演算結果出力部は、第２の被演算データの付与により得られる強誘電体コンデンサの分極状態に基づいて第１および第２の被演算データの論理演算結果を出力することができ、第１の信号線に接続される。
また、この発明による論理演算方法は、第１および第２の端子を有する第１の強誘電体コンデンサに、第１の被演算データに対応する分極状態を保持させるステップと、分極状態を保持した強誘電体コンデンサの第１の端子を所定の基準電位に充電するステップと、第１の端子を所定の基準電位にした強誘電体コンデンサの第２の端子に第２の被演算データを付与することにより得られた強誘電体コンデンサの分極状態に基づいて、第１および第２の被演算データの論理演算結果を得るステップと、を備えている。
したがって、上記論理演算回路または論理演算方法によれば、強誘電体コンデンサの分極状態と論理演算結果とを対応させておくことで、第１の被演算データに対応する分極状態を保持させた強誘電体コンデンサに第２の被演算データを付与することにより得られる強誘電体コンデンサの新たな分極状態に基づいて、第１および第２の被演算データの論理演算結果を得ることができる。すなわち、強誘電体コンデンサを用いてデータの論理演算を行うことができる。
また、この発明による論理演算回路においては、第１および第２の信号線は、第１の被演算データに対応する分極状態を強誘電体コンデンサに生じさせるために、第１の基準電位および当該第１の基準電位と異なる第２の基準電位のうち一方の電位ならびに第１および第２の基準電位のうち他方の電位にそれぞれ接続される。
したがって、第１および第２の信号線を介して、任意の第１の被演算データを強誘電体コンデンサに記憶させることができる。このため、第２の被演算データのみならず、第１の被演算データも、随時、書き換えることができる。
また、この発明による論理演算回路においては、演算結果出力部は、第１の信号線に接続されるゲート端子と、ゲート端子に入力される制御信号に対応した出力信号を出力する出力端子と、を有する出力用トランジスタを備えている。当該出力用トランジスタは、制御信号として当該出力用トランジスタのしきい値電圧よりも第１の基準電位よりの電位が与えられるとＯＦＦとなり、当該しきい値電圧よりも第２の基準電位よりの電位が与えられるとＯＮとなる電界効果型の出力用トランジスタである。また、論理演算結果は、当該出力用トランジスタの出力信号として得られる。
したがって、第１の被演算データに対応する分極状態を保持させた強誘電体コンデンサに第２の被演算データを付与することにより得られる強誘電体コンデンサの新たな分極状態に基づいて発生する第１の信号線の電位が、しきい値電圧よりも第１の基準電位よりであれば出力用トランジスタはＯＦＦとなり、しきい値電圧よりも第２の基準電位よりであれば出力用トランジスタはＯＮとなる。このため、出力用トランジスタのしきい値電圧を適当に設定しておくことにより、論理演算結果を、当該出力用トランジスタの出力信号として得ることができる。
また、この発明による論理演算回路においては、第１の信号線は、第１の被演算データに対応する分極状態を保持した前記強誘電体コンデンサの第１の端子を第２の基準電位にプリチャージするために、第２の基準電位に接続することができる。また、当該論理演算回路は、論理演算結果の出力に際し、第１の信号線を第２の基準電位に接続したあとその接続を解除し、その後、第２の信号線を第２の被演算データに対応する第１または第２の基準電位に接続し、このとき第１の信号線に発生する電位に基づいて、論理演算結果を出力するよう構成されている。
したがって、第２の被演算データが第２の基準電位に対応する場合には、第１の信号線には、第１の被演算データの内容の如何にかかわらず、第２の基準電位が発生する。このため、第２の被演算データが第２の基準電位に対応する場合には、第１の被演算データの内容の如何にかかわらず、出力用トランジスタはＯＮとなる。一方、第２の被演算データが第１の基準電位に対応する場合には、第１の信号線には、第１および第２の基準電位の間の電位であって、第１の被演算データの内容に対応した異なる電位が発生する。したがって、出力用トランジスタのしきい値電圧を上記異なる電位の間の電位に設定しておけば、第２の被演算データが第１の基準電位に対応する場合に、第１の被演算データの内容に対応して、出力用トランジスタはＯＮまたはＯＦＦとなる。すなわち、第１および第２の被演算データがある特定の組み合わせである場合のみ出力用トランジスタがＯＦＦとなるような論理演算を行うことができる。
また、この発明による論理演算回路は、第１および第２の端子を有する強誘電体コンデンサと、第１および第２の端子にそれぞれ接続された第１および第２の信号線と、出力用トランジスタと、を備えている。出力用トランジスタは、第１の信号線に接続されたゲート端子と、ゲート端子に入力される制御信号に対応した出力信号を出力する出力端子と、を有し、制御信号として当該出力用トランジスタのしきい値電圧よりも第１の基準電位よりの電位が与えられるとＯＦＦとなり、当該しきい値電圧よりも第２の基準電位よりの電位が与えられるとＯＮとなる電界効果型のトランジスタである。また、当該論理演算回路は、以下の動作を行うよう構成されている。すなわち、当該論理演算回路は、第１および第２の信号線を、第１の基準電位および当該第１の基準電位と異なる第２の基準電位のうち一方の電位ならびに第１および第２の基準電位のうち他方の電位にそれぞれ接続することにより、第１の被演算データに対応する分極状態を強誘電体コンデンサに生じさせる。当該論理演算回路は、その後、第１および第２の信号線を、いずれも第２の基準電位に接続することにより、強誘電体コンデンサの残留分極状態に変化を生じさせることなく、第１の信号線を第２の基準電位にプリチャージする。当該論理演算回路は、その後、第１の信号線への電圧の印加を解除するとともに第２の信号線を第２の被演算データに対応する第１または第２の基準電位に接続し、このとき第１の信号線に発生する電位に対応して出力用トランジスタの出力端子にあらわれる出力信号を、第１および第２の被演算データの論理演算結果として得る。
したがって、出力用トランジスタのしきい値電圧を適当に設定しておくことにより、論理演算結果を、当該出力用トランジスタの出力信号として得ることができる。すなわち、強誘電体コンデンサを用いてデータの論理演算を行うことができる。
また、この発明による論理演算回路は、出力用トランジスタのしきい値電圧と第１の基準電位との差の絶対値Ｖａｔｈが強誘電体コンデンサの抗電界Ｖｃ以上であって、かつ、次式を満足することを特徴とする。
ＣＧ＜＝Ｐｒ／（Ｖｄ−Ｖｃ）、かつ、ＣＦｎｏｎ／ＣＧ＋１＜Ｖｄ／Ｖａｔｈ、
ここに、
ＣＧ：出力用トランジスタのゲート容量、
ＣＦｎｏｎ：強誘電体コンデンサの非反転方向平均容量、
Ｐｒ：強誘電体コンデンサの残留分極、
Ｖｄ：第１および第２の基準電位の差の絶対値。
また、この発明による論理演算回路は、出力用トランジスタのしきい値電圧と第１の基準電位との差の絶対値Ｖａｔｈが強誘電体コンデンサの抗電界Ｖｃより小さく、かつ、次式を満足することを特徴とする。
ＣＦｎｏｎ／ＣＧ＋１＜Ｖｄ／Ｖａｔｈ＜ＣＦｒｅｖ／ＣＧ＋１、
ここに、
ＣＧ：出力用トランジスタのゲート容量、
ＣＦｎｏｎ：強誘電体コンデンサの非反転方向平均容量、
ＣＦｒｅｖ：強誘電体コンデンサの反転方向平均容量、
Ｖｄ：第１および第２の基準電位の差の絶対値。
したがって、上記２つのいずれかの論理演算回路によれば、第１および第２の被演算データの如何なる組み合わせに対しても、第１の被演算データに対応する分極状態が、第２の被演算データの付与によって反転することはない。すなわち、出力用トランジスタのしきい値電圧と第１の基準電位との差の絶対値Ｖａｔｈが強誘電体コンデンサの抗電界Ｖｃ以上の場合であっても、絶対値Ｖａｔｈが強誘電体コンデンサの抗電界Ｖｃより小さい場合であっても、第１および第２の被演算データの如何なる組み合わせに対しても、第１の被演算データを破壊することなく、論理演算を行うことができる。
また、この発明による論理演算回路は、２値データである第１の被演算データｙに対応する不揮発的状態を保持する不揮発性記憶素子であって、第１および第２の端子を有する不揮発性記憶素子と、不揮発性記憶素子の第２の端子に２値データである第２の被演算データｘを付与することにより得られる当該不揮発性記憶素子の状態に基づいて第１および第２の被演算データｙおよびｘの論理演算結果を２値データである演算結果データｚとして出力する演算結果出力部と、を備えた論理演算回路であって、演算結果データｚは、実質的に次式、
ｚ＝ｘ  ＡＮＤ  ｙ
を満足するよう構成されたことを特徴とする。
したがって、不揮発性記憶素子の不揮発的状態と演算結果データｚとを対応させておくことで、第１の被演算データｙに対応する不揮発的状態を保持させた不揮発性記憶素子に第２の被演算データｘを付与することにより得られる不揮発性記憶素子の新たな不揮発的状態に基づいて、第１および第２の被演算データｙおよびｘの論理積を得ることができる。すなわち、不揮発性記憶素子を用いてデータの論理演算を行うことができる。
また、この発明による論理演算回路は、不揮発性記憶素子が強誘電体コンデンサを含み、不揮発的状態が当該強誘電体コンデンサの残留分極状態であることを特徴とする。したがって、不揮発性記憶素子として強誘電体コンデンサを用いることで、高速かつ低電圧での書き込みが可能となる。
また、この発明による論理演算回路は、第１の被演算データに対応する不揮発的状態を保持する不揮発性記憶素子と、不揮発性記憶素子に第２の被演算データを付与することにより得られる当該不揮発性記憶素子の状態に基づいて第１および第２の被演算データの論理演算結果を出力する演算結果出力部であって、不揮発性記憶素子の第１の端子に接続される演算結果出力部と、を備えたことを特徴とする。
したがって、不揮発性記憶素子の不揮発的状態と論理演算結果とを対応させておくことで、第１の被演算データに対応する不揮発的状態を保持させた不揮発性記憶素子に第２の被演算データを付与することにより得られる不揮発性記憶素子の新たな不揮発的状態に基づいて、第１および第２の被演算データの論理演算結果を得ることができる。すなわち、不揮発性記憶素子を用いてデータの論理演算を行うことができる。
また、この発明による論理演算装置は、上述のいずれかの論理演算回路を直列および／または並列に配置することにより所望の論理演算を行わせるよう構成したことを特徴とする。
したがって、論理演算部と記憶部とを１つの回路で兼用する上述の論理演算回路を多数組み合わせて所望の論理演算を行わせることで、記憶部を別に設ける従来の論理演算装置に比べ、配線に要する面積を含め、回路面積をかなり小さくすることができる。このため、装置の集積度を大幅に上げることができるとともに消費電力を抑えることが可能となる。また、記憶は不揮発的であるため、記憶を保持しておくための電力は不要となる。このため、動作時の電力消費量を低く抑えることができるとともに、待機時にはほとんど電力を消費しない。また、電源遮断に備えたバックアップ電源も不要となる。さらに、不揮発性記憶素子として強誘電体コンデンサを含む素子を用いた場合には、書き込み動作の高速化を図ることができる。
また、この発明による論理演算装置は、検索対象である検索ワードを保持する検索ワード保持部と、参照対象である参照ワードを保持するとともに当該参照ワードと検索ワードとの一致判断を行うワード回路であって、上述のいずれかの論理演算回路を並列および／または直列に配置して前記参照ワードの保持および一致判断を行うよう構成したワード回路と、を備えたことを特徴とする。
したがって、論理演算部と記憶部とを１つの回路で兼用する上述の論理演算回路を多数組み合わせて、参照ワードと検索ワードとの一致判断を行うワード回路を構成することで、従来の一致検索装置に比べ、配線に要する面積を含め、回路面積をかなり小さくすることができる。このため、装置の集積度を大幅に上げることができるとともに消費電力を抑えることが可能となる。また、記憶は不揮発的であるため、記憶を保持しておくための電力は不要となる。このため、動作時の電力消費量を低く抑えることができるとともに、待機時にはほとんど電力を消費しない。また、電源遮断に備えたバックアップ電源も不要となる。さらに、不揮発性記憶素子として強誘電体コンデンサを含む素子を用いた場合には、書き込み動作の高速化を図ることができる。
また、この発明による論理演算装置は、ワード回路が、参照ワードを構成する各ビットについてそれぞれ直列に接続された一対の論理演算回路を用いて参照ワードのビット値とこれに対応する検索ワードのビット値との排他的論理和の否定に対応する論理値を算出し、各一対の論理演算回路の出力を全て並列に接続することによりビットごとに算出された排他的論理和の否定に対応する論理値全体の論理積に対応する論理値を算出し、算出された論理積に対応する論理値を当該ワード回路の一致判断出力とするよう構成されたことを特徴とする。
したがって、参照ワードが検索ワードと完全に一致した場合にのみ一致出力を生成するよう構成することができる。このため、複数の参照ワードについて検索ワードとの一致判断を行わせることで、多数の参照ワードの中から検索ワードと完全に一致した参照ワードだけを抽出する高集積度、低消費電力の一致検索装置を、容易に構成することができる。
上記においては、本発明を好ましい実施形態として説明したが、各用語は、限定のために用いたのではなく、説明のために用いたものであって、本発明の範囲および精神を逸脱することなく、添付のクレームの範囲において、変更することができるものである。
【図面の簡単な説明】
図１は、この発明の一実施形態による論理演算回路１を示す回路図である。
図２は、論理演算回路１の動作を示すタイミングチャートである。
図３Ａ、図３Ｂは、それぞれ、書き込み動作時における論理演算回路１の状態および強誘電体コンデンサＣＦの分極状態を示す図面である。
図４Ａ、図４Ｂは、それぞれ、記憶保持動作時および演算動作の第１期ＯＰ１における論理演算回路１の状態および強誘電体コンデンサＣＦの分極状態を示す図面である。
図５Ａ、図５Ｂは、それぞれ、演算動作の第２期ＯＰ２における論理演算回路１の状態および強誘電体コンデンサＣＦの分極状態を示す図面である。
図６Ａは、論理演算回路１にＭＬ＝ｘ  ＡＮＤ  ｙなる論理演算を行わせる場合における第１の被演算データｙ、第２の被演算データｘ、出力ラインＭＬの値の関係を示す表である。図６Ｂは、ＭＬ＝ｘ  ＮＯＲ  ｙなる論理演算を行わせる場合における第１の被演算データｙ、第２の被演算データｘ、出力ラインＭＬの値の関係を示す表である。
図７Ａは、図１に示す論理演算回路１をブロック図で表した図面である。図７Ｂは、図１に示す論理演算回路１を利用した連想メモリ２１を示すブロック図である。図７Ｃは、連想メモリ２１におけるワード回路の論理処理の内容を、ワード回路Ｂｉを例に説明するための図面である。
図８は、図７Ｃに示すワード回路Ｂｉを、論理演算回路１を用いて実現した場合の回路図である。
図９Ａおよび図９Ｂは、１の実施形態における強誘電体コンデンサＣＦ、トランジスタＭＰの諸特性の関係を説明するための図面である。図９Ｃは、他の実施形態において、強誘電体コンデンサＣＦが分極反転を起こさない限界条件を説明するための図面である。
図１０Ａは、不揮発性記憶素子としてＴＭＲ素子１５１を用いた場合における論理演算回路の一部を模式的に表した平面図である。図１０Ｂ、図１０Ｃは、それぞれ、図１０Ａにおける断面ｂ−ｂ、断面ｃ−ｃを表す図面である。
図１１Ａ〜図１１Ｄは、書き込み動作において入力ライン１６７，１６９に流す電流ＩＣ１，ＩＣ２の方向と、強磁性層１６３の磁化方向の変化との関係を説明するための図面である。
図１２Ａ，図１２Ｂは、ＴＭＲ素子１５１に記憶されたデータに基づいてトランジスタＭＰを制御する方法（読み出し動作の方法）を説明するための図面である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１２Ａ】
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【図１２Ｂ】
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【国際調査報告】
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