【事件の表示】
　特願２００７−　９６７９０「二方向伝導フリップチップ半導体デバイス及び半導体デバイス」拒絶査定不服審判事件〔平成１９年　９月１３日出願公開、特開２００７−２３５１５０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１３年２月９日（パリ条約による優先権主張外国庁受理２０００年２月１０日、アメリカ合衆国、２０００年８月９日、アメリカ合衆国）を国際出願日とする特願２００１−５５９０６５号の一部を平成１９年４月２日に新たな特許出願としたものであって、平成２２年１２月２７日付けの拒絶理由通知に対して、平成２３年６月１３日に意見書及び手続補正書が提出されたが、同年８月５日付けで拒絶査定がなされた。
　これに対し、同年１２月９日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２４年４月２３日付けで審尋がなされ、同年９月２１日に回答書が提出された。
　
第２　平成２３年１２月９日に提出された手続補正書による補正についての却下の決定
［補正の却下の決定の結論］ 
　平成２３年１２月９日に提出された手続補正書による補正（以下「本件補正」という。）を却下する。 
 　 
［理由］ 
１　本件補正の内容
  本件補正は、補正前の特許請求の範囲の請求項１〜１６を、補正後の特許請求の範囲の請求項１〜１４と補正するものであり、補正前の請求項１、請求項７及び補正後の請求項１、請求項５は、それぞれ次のとおりである。
　
（補正前）
「【請求項１】
　シリコンウェハを備えた二方向伝導フリップチップ半導体デバイスにおいて、
　前記シリコンウェハは、平行な第１及び第２の主面と、前記シリコンウェハ内に形成され、横方向に分離された第１及び第２のＭＯＳゲートデバイスであって、
　前記第１の主面の、間隔を置いて配置された第１及び第２の横方向領域内にそれぞれ形成される、第１の伝導型である第１及び第２のソース領域と、
　前記第１及び第２のソース領域を収容する、第２の伝導型である第１及び第２のチャネル領域と、
　前記第１及び第２のチャネル領域を収容し、前記第２の主面まで延びる共通のドレイン領域と、前記第１の主面上に配置され、前記第１及び第２のチャネル領域のそれぞれの部分を反転させて前記第１及び第２のソース領域から前記ドレイン領域までの伝導をそれぞれ可能にするような、独立動作が可能な第１及び第２のゲート構造とをそれぞれ備える第１及び第２のＭＯＳゲートデバイスと、
　前記第１の主面上に配置され、前記第１及び第２のソース領域にそれぞれ接続された、横方向に間隔を置いて配置される第１及び第２のソースメタライズド層と、
　前記第１の主面上にあり、前記第１及び第２のゲート構造にそれぞれ接続された、横方向に間隔を置いて配置される第１及び第２のゲートメタライズド層と
を有することを特徴とする二方向伝導フリップチップ半導体デバイス。」
「【請求項７】
　シリコンダイを備える半導体デバイスであって、前記シリコンダイは、
　平行な第１及び第２の表面と、
　一方の伝導性の基板及び該基板上に設けられた前記一方の伝導性のエピタキシャル形成層と、
　前記第１の表面から前記エピタキシャル形成層の内部まで延びる他方の伝導型の領域と、
　該他方の伝導型の領域内部に横方向に間隔を置いて配置された複数の前記一方の伝導型の拡散層によって形成される、前記デバイス中に形成される接合パターンと、
　前記第１の表面上に形成され、前記一方の伝導型の複数の拡散層とコンタクトしているフリップマウント可能な第１の導電性電極と、
　前記第１の表面上に形成され、前記第１の導電性電極に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつ前記エピタキシャル形成層に延びている伝導体を介して前記基板及び前記エピタキシャル形成層と電気的に接続され、前記伝導体が前記エピタキシャル形成層と異なる低いあるいは高い伝導材料であるフリップマウント可能な第２の導電性電極と、
　前記第１及び第２のそれぞれの導電性電極上にそれぞれ形成される少なくとも１つのハンダボールコネクタと、
　前記第１の表面に垂直な垂直要素を有する、前記第１の導電性電極から前記第２の導電性電極までの電流経路と
を有することを特徴とする半導体デバイス。」
　
（補正後）
「【請求項１】
　シリコンウェハを備えた二方向伝導フリップチップ半導体デバイスにおいて、
　前記シリコンウェハは、平行な第１及び第２の主面と、前記シリコンウェハ内に形成され、横方向に分離された第１及び第２のＭＯＳゲートデバイスであって、
　前記第１の主面の、間隔を置いて配置された第１及び第２の横方向領域内にそれぞれ形成される、第１の伝導型であって、互いに対して入り込み横方向の関係で配置される第１及び第２のソース領域と、
　前記第１及び第２のソース領域を収容する、第２の伝導型である第１及び第２のチャネル領域と、
　前記第１及び第２のチャネル領域を収容し、前記第２の主面まで延びる共通のドレイン領域と、前記第１の主面上に配置され、前記第１及び第２のチャネル領域のそれぞれの部分を反転させて前記第１及び第２のソース領域から前記ドレイン領域までの伝導をそれぞれ可能にするような、独立動作が可能な第１及び第２のゲート構造とをそれぞれ備える第１及び第２のＭＯＳゲートデバイスと、
　前記第１の主面上に配置され、前記第１及び第２のソース領域にそれぞれ接続された、横方向に間隔を置いて配置される第１及び第２のソースメタライズド層と、
　前記第１の主面上にあり、前記第１及び第２のゲート構造にそれぞれ接続された、横方向に間隔を置いて配置される第１及び第２のゲートメタライズド層と
を有することを特徴とする二方向伝導フリップチップ半導体デバイス。」
「【請求項５】
　シリコンダイを備える半導体デバイスであって、前記シリコンダイは、
　平行な第１及び第２の表面と、
　一方の伝導性の基板及び該基板上に設けられた前記一方の伝導性のエピタキシャル形成層と、
　前記第１の表面から前記エピタキシャル形成層の内部まで延びる他方の伝導型の領域と、
　該他方の伝導型の領域内部に横方向に間隔を置いて配置された複数の前記一方の伝導型の拡散層によって形成される、前記デバイス中に形成される接合パターンと、
　前記第１の表面上に形成され、前記一方の伝導型の複数の拡散層とコンタクトしているフリップマウント可能な第１の導電性電極と、
　前記第１の表面上に形成され、前記第１の導電性電極に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつ前記エピタキシャル形成層を通って延びている伝導体を介して前記基板及び前記エピタキシャル形成層と電気的に接続され、前記伝導体が前記エピタキシャル形成層と異なる低いあるいは高い導電性のシンカ拡散層であるような、フリップマウント可能な第２の導電性電極と、
　前記第１及び第２のそれぞれの導電性電極上にそれぞれ形成される少なくとも１つのハンダボールコネクタと、
　前記第１の表面に垂直な垂直要素を有する、前記第１の導電性電極から前記第２の導電性電極までの導電性経路と
を有することを特徴とする半導体デバイス。」
　
２　本件補正についての検討
（１）補正事項の整理
　本件補正を整理すると次のとおりである。
［補正事項１］
　補正前の請求項１の「第１の伝導型である第１及び第２のソース領域」を、「第１の伝導型であって、互いに対して入り込み横方向の関係で配置される第１及び第２のソース領域」とする。
　
［補正事項２］
　補正前の請求項４及び請求項５を削除するとともに、当該削除に対応して補正前の請求項６〜１６の請求項の番号及び引用する請求項の番号を修正する。
　
［補正事項３］
　補正前の請求項７の「前記エピタキシャル形成層に延びている伝導体」、「低いあるいは高い伝導材料である」を、それぞれ「前記エピタキシャル形成層を通って延びている伝導体」、「低いあるいは高い導電性のシンカ拡散層であるような、」とする。
　
［補正事項４］
　補正前の請求項７の「電流経路」を、「導電性経路」とする。
　
（２）補正の目的の適否及び新規事項の追加についての検討
　以下、補正事項１〜補正事項４について検討する。
ア　補正事項１について
　補正事項１は、補正前の請求項１に係る発明の発明特定事項である「第１及び第２のソース領域」について、「互いに対して入り込み横方向の関係で配置される」という構成を追加して、補正前の請求項１に記載された発明を特定するために必要な事項を限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものであるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当し、特許法第１７条の２第４項に規定する要件を満たしている。
　また、補正事項１により追加された事項は、本願の願書に最初に添付された明細書（以下「当初明細書」という。また、本願の願書に最初に添付された明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。）の段落【００１３】に記載されているから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たしている。
　
イ　補正事項２
　補正事項２は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　また、補正事項２が、特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
ウ　補正事項３について
  補正事項３は、補正前の請求項７に係る発明の発明特定事項である「伝導体」について、「前記エピタキシャル形成層に延びている」を、「前記エピタキシャル形成層を通って延びている」と限定するとともに、「低いあるいは高い伝導材料である」を、「低いあるいは高い導電性のシンカ拡散層であるような、」と限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当し、特許法第１７条の２第４項に規定する要件を満たしている。
　また、補正事項３により補正された事項は、当初明細書等の段落【００１０】、【００２２】及び図７に記載されているから、補正事項３は、いずれも当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項３は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たしている。
　
エ　補正事項４について
　補正事項４は、補正前の請求項７に係る発明の「電流経路」を「導電性経路」とするものであり、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とする補正に該当し、特許法第１７条の２第４項に規定する要件を満たしている。
　また、当初明細書等の段落【００２３】には、「回路として、ソース電極３１から、ソース領域５３を通り、反転領域を通ってＰ領域５１、Ｐ＋基板５０まで、そしてＰ＋基板５０を横方向に通って、上方向に（領域９０または９２を通って）ドレイン電極３２へ向かう回路が完成される。」と、段落【００２８】には、「Ｎ＋シンカによって、導電性経路がＮ＋基板からドレイン電極１０３まで設けられている。」と記載されており、技術常識を加味すると、補正事項４により補正された事項は、当初明細書等に記載されているといえるから、補正事項４は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項４は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たしている。
　
オ　補正の目的の適否及び新規事項の追加についてのまとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について、以下において検討する。 
　
（３）独立特許要件について 
ア　本件補正後の発明 
　本件補正後の請求項５に係る発明は、
「【請求項５】
　シリコンダイを備える半導体デバイスであって、前記シリコンダイは、
　平行な第１及び第２の表面と、
　一方の伝導型の基板及び該基板上に設けられた前記一方の伝導型のエピタキシャル形成層と、
　前記第１の表面から前記エピタキシャル形成層の内部まで延びる他方の伝導型の領域と、
　該他方の伝導型の領域内部に横方向に間隔を置いて配置された複数の前記一方の伝導型の拡散層によって形成される、前記デバイス中に形成される接合パターンと、
　前記第１の表面上に形成され、前記一方の伝導型の複数の拡散層とコンタクトしているフリップマウント可能な第１の導電性電極と、
　前記第１の表面上に形成され、前記第１の導電性電極に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつ前記エピタキシャル形成層を通って延びている伝導体を介して前記基板及び前記エピタキシャル形成層と電気的に接続され、前記伝導体が前記エピタキシャル形成層と異なる低いあるいは高い導電性のシンカ拡散層であるような、フリップマウント可能な第２の導電性電極と、
　前記第１及び第２のそれぞれの導電性電極上にそれぞれ形成される少なくとも１つのハンダボールコネクタと、
　前記第１の表面に垂直な垂直要素を有する、前記第１の導電性電極から前記第２の導電性電極までの導電性経路と
を有することを特徴とする半導体デバイス。」
にあるものと認める。 
　なお、請求項５には「一方の伝導性の基板」、「前記一方の伝導性のエピタキシャル形成層」と記載されているが、「他方の伝導型領域」、「前記一方の伝導型の拡散層」、「前記一方の伝導型の複数の拡散層」と記載されていることから、「一方の伝導性の基板」、「前記一方の伝導性のエピタキシャル形成層」は、それぞれ「一方の伝導型の基板」、「前記一方の伝導型のエピタキシャル形成層」の誤記と認め、本願の請求項５に係る発明（以下、「補正発明」という。）を上記のように認定した。
　
イ　引用例の記載と引用発明 
（ア）引用例１：特開平１０−３１３０１０号公報
　原査定の拒絶の理由で引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平１０−３１３０１０号公報（以下「引用例１」という。）には、「電力用半導体装置」（発明の名称）に関して、図１〜１３とともに以下の事項が記載されている（下線は当審で付加した。以下同じ。）。 
　
ａ　「【０００１】
【発明の属する技術分野】本発明は、電力用半導体チップを基板に接続した状態で樹脂で固着した電力用半導体装置に関する。」
　
ｂ　「【０００２】
【従来の技術】この種の半導体チップとして、チップに形成した多数のＭＯＳ構造のＦＥＴセルを並列接続したパワーＭＯＳＦＥＴが供給されている。このパワーＭＯＳＦＥＴは、チップに形成した多数のＭＯＳ構造のＦＥＴセルのゲート端子をゲートポリシリコン等の内部配線によりチップ上に形成されたゲートアルミニウム電極と共通接続し、ソース端子を内部配線上に絶縁状態で形成された面状のソースアルミニウム電極と共通接続し、チップの裏面側に共通ドレイン電極を形成した構造となっており、ゲートアルミニウム電極に電圧を与えると、内部配線を介してＦＥＴセルのゲート端子に電圧が印加され、それに応じて各ＦＥＴセルのソース電極から共通ドレイン電極にキャリア（電子）が供給されるようになっている。
【０００３】
【発明が解決しようとする課題】近年、上述した構造のパワーＭＯＳＦＥＴを基板に
フリップチップ実装
共通ドレイン電極をチップ表面側に設けるアップドレイン構造を採用した上で、チップ表面に位置する各電極にバンプ電極を接続
【０００４】図１０は上述した構造のチップの平面を模式的に示したものである。この図１０において、チップ１には多数のＭＯＳ構造のＦＥＴセル（図示せず）が形成されており、それらの各ゲート端子はゲートポリシリコン配線２（図面では全体の形成領域を示す）により共通接続された状態でチップ１表面に形成されたゲートアルミニウム配線３にコンタクト部４で接続されている（図１１参照）。また、各ＦＥＴセルのソース端子はゲートポリシリコン配線２の形成領域上方に酸化シリコン層５（図１１参照）を介して形成された面状のソースアルミニウム配線６と共通接続されている。そして、ゲートアルミニウム配線３にはゲートバンプ電極７が接続され、ソースアルミニウム配線６上には複数のソースバンプ電極８が接続され、
チップ１表面に設けられた共通ドレイン端子（図示せず）にはドレインバンプ電極９が接続
【０００５】そして、チップ１表面全体はパッシベーション膜１０（図１１参照）で保護されている。以上のような構造のパワーＭＯＳＦＥＴによれば、基板にフリップチップ実装することができるので、製造工数を簡単化することができる。」
　
ｃ　「【００１７】
【発明の実施の形態】
（第１実施例）以下、本発明をフリップチップタイプのパワーＭＯＳＦＥＴに適用した第１実施例を図１乃至図８を参照して説明するに、従来技術と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。
【００１８】図３は
フリップチップタイプのパワーＭＯＳＦＥＴ
Ｎ
＋
基板１１上にはＮ
−
領域１２が形成され
Ｎ
−
領域１２においてＭＯＳＦＥＴのセル形成領域に対応してＰ
−
領域１３が形成され
【００１９】Ｐ−領域１３間にはＶ溝部１４が形成され、
Ｐ
−
領域１３において
Ｎ
＋
領域からなるソース端子１５
が形成され
【００２０】
Ｖ溝部１４にはゲートポリシリコン配線２（内部配線）が酸化シリコン層５によりチップ１から絶縁された状態で形成され
【００２１】
チップ１表面においてＭＯＳＦＥＴのセル形成領域にはソースアルミニウム配線６（面状金属配線）が形成されており、これにより、ソースアルミニウム配線６とＭＯＳＦＥＴのソース端子１５とが電気的に接続されている
【００２２】ＭＯＳＦＥＴのセル形成領域を囲繞するようにＰ−領域１６が形成され、その
Ｐ
−
領域１６の上面に肉厚なフィールド酸化層１７が形成され
【００２３】
Ｎ
−
領域１２の所定領域には表面からＮ
＋
基板１１に到達するＮ
＋
領域が形成されたアップドレイン構造となっており、斯様なアップドレイン構造の採用によりＭＯＳＦＥＴの共通ドレイン端子１８（共通キャリア吸収端子）がチップ１表面に形成されている
【００２４】図２はチップ１の平面を模式的に示している。この図２が従来技術と異なる点は、ゲートポリシリコン配線２の形成領域はソースアルミニウム配線６の形成領域下方内に設定されていると共に（図５参照）、ゲートポリシリコン配線２はソースアルミニウム配線６の形成領域下方外に設けられた複数のコンタクト部１９のみに延設されてチップ１表面に形成されたゲートアルミニウム配線３と接続されていることである（図６参照）。」
　
ｄ　図３から、Ｐ−領域１３は、チップ１表面からＮ−領域１２上まで形成されていること、及び「Ｐ−領域１３の内部に、横方向に間隔を置いて配置された複数のＮ＋領域からなるソース端子１５」が見てとれる。
　また、図３から、「該ソース端子１５とコンタクトしているソースアルミニウム配線６」が見てとれる。
　
ｅ　図３から、チップ１のＮ＋領域からなる共通ドレイン端子１８表面において形成された「配線」は、ソースアルミニウム配線６に対して、同一平面であり、横方向に間隔を置いて配置されたものであることが見てとれる。
　
（イ）引用発明
　図３に示されたデバイスはパワーＭＯＳＦＥＴであるから、上記摘記事項ｂの段落【０００３】及び【０００４】の記載を勘案すると、図３のＮ＋領域からなる共通ドレイン端子１８は、その表面に形成された「配線」を介してドレインバンプ電極９に接続されているといえるから、当該「配線」は「共通ドレイン電極」に相当することが明らかである。
　したがって、図３には、チップ１のＮ＋領域からなる共通ドレイン端子１８表面において形成された「配線」は、ソースアルミニウム配線６に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつＮ＋領域からなる共通ドレイン端子１８を介してＮ＋基板１１及びＮ−領域１２と電気的に接続された共通ドレイン電極であることが、当業者には明らかである。
　
　そうすると、図２、３を図５、６、１０、１１を参酌してまとめると、引用例１には以下の発明（以下「引用発明」という。）が記載されている。
　
「チップ１を備えるパワーＭＯＳＦＥＴであって、前記チップ１は、
　Ｎ＋基板１１及び該Ｎ＋基板１１上に形成されたＮ−領域１２と、
　前記Ｎ−領域１２においてＭＯＳＦＥＴのセル形成領域に対応して形成されたＰ−領域１３と、
　Ｐ−領域１３の内部に、横方向に間隔を置いて配置された複数のＮ＋領域からなるソース端子１５と、
　チップ１表面において形成され、前記ソース端子１５とコンタクトしているソースアルミニウム配線６と、
　ソースアルミニウム配線６に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつＮ＋領域からなる共通ドレイン端子１８を介してＮ＋基板１１及びＮ−領域１２と電気的に接続された共通ドレイン電極と、
　ソースアルミニウム配線６及び共通ドレイン電極のそれぞれの上にそれぞれ形成されたソースバンプ電極８及びドレインバンプ電極９と
を有し、
　前記Ｎ＋領域からなる共通ドレイン端子１８が、Ｎ−領域１２の所定領域に表面からＮ＋基板１１に到達するように形成された領域であり、アップドレイン構造となっている、
フリップチップタイプのパワーＭＯＳＦＥＴ。」
　
ウ　対比
　補正発明と引用発明とを対比する。
（ア）引用発明の「チップ１」、「パワーＭＯＳＦＥＴ」、「Ｎ＋基板１１」、「Ｐ−領域１３」、「ソースアルミニウム配線６」、「Ｎ＋領域からなる共通ドレイン端子１８」、「共通ドレイン電極」、「ソースバンプ電極８及びドレインバンプ電極９」は、それぞれ補正発明の「ダイ」、「半導体デバイス」、「一方の伝導型の基板」、「他方の伝導型の領域」、「第１の導電性電極」、「伝導体」、「第２の導電性電極」、「ハンダボールコネクタ」に相当する。
　
（イ）技術常識及び図３を勘案すると、引用発明の「チップ１」は、「平行な第１及び第２の表面」を有するといえるともに、「Ｎ−領域１２」は「Ｎ型」の層であるといえるから、補正発明と引用発明とは、「ダイを備える半導体デバイスであって、前記ダイは、　平行な第１及び第２の表面と、　一方の伝導型の基板及び該基板上に設けられた前記一方の伝導型の層」を有する点で一致する。
　
（ウ）引用発明の「Ｐ−領域１３」は、図３及びパワーＭＯＳＦＥＴにおける技術常識を勘案すると、「チップ１の第１の表面からＮ−領域１２の内部まで延びるＰ型」の領域であるといえるから、補正発明と引用発明とは、「前記第１の表面から前記一方の伝導型の層の内部まで延びる他方の伝導型の領域」を有する点で一致する。
　
（エ）引用発明の「Ｎ＋領域からなるソース端子１５」は「Ｐ−領域１３の内部」に配置された領域であるから、「接合パターン」であることは明らかである。
　したがって、補正発明と引用発明とは、「該他方の伝導型の領域内部に横方向に間隔を置いて配置された複数の前記一方の伝導型の領域によって形成される、前記デバイス中に形成される接合パターン」を有する点で一致する。
　
（オ）引用発明の「パワーＭＯＳＦＥＴ」は「フリップチップタイプのパワーＭＯＳＦＥＴ」であるから、引用発明の「ソースアルミニウム配線６」は「フリップマウント可能」な電極であるといえる。
　したがって、補正発明と引用発明とは、「前記第１の表面上に形成され、前記一方の伝導型の複数の領域とコンタクトしているフリップマウント可能な第１の導電性電極」を有する点で一致する。
　
（カ）引用発明の「パワーＭＯＳＦＥＴ」は「フリップチップタイプのパワーＭＯＳＦＥＴ」であるから、引用発明の「共通ドレイン電極」は「フリップマウント可能」な電極であるといえるとともに、引用発明の「Ｎ＋領域からなる共通ドレイン端子１８」は、「高い導電性」の領域であることは明らかである。
　したがって、補正発明と引用発明とは、「前記第１の表面上に形成され、前記第１の導電性電極に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつ前記一方の伝導型の層を通って延びている伝導体を介して前記基板及び前記一方の伝導型の層と電気的に接続され、前記伝導体が前記一方の伝導型の層と異なる高い導電性の領域であるような、フリップマウント可能な第２の導電性電極」を有する点で一致する。
　
（キ）引用発明の「パワーＭＯＳＦＥＴ」は、ＭＯＳＦＥＴであるから、「ソースアルミニウム配線６」から「共通ドレイン電極」までの「導電性経路」を有することはが当業者には明らかであるとともに、また、引用発明の「パワーＭＯＳＦＥＴ」は、「アップドレイン構造」となっていることから、当該「導電性経路」が「チップ１の表面に垂直な垂直要素を有する」ものであることは当業者には明らかである。
　したがって、補正発明と引用発明とは、「前記第１の表面に垂直な垂直要素を有する、前記第１の導電性電極から前記第２の導電性電極までの導電性経路」を有する点で一致する。
　
（ク）以上をまとめると、補正発明と引用発明の一致点及び相違点は次のとおりである。
＜一致点＞ 
「ダイを備える半導体デバイスであって、前記ダイは、
　平行な第１及び第２の表面と、
　一方の伝導型の基板及び該基板上に設けられた前記一方の伝導型の層と、
　前記第１の表面から前記一方の伝導型層の内部まで延びる他方の伝導型の領域と、
　該他方の伝導型の領域内部に横方向に間隔を置いて配置された複数の前記一方の伝導型の領域によって形成される、前記デバイス中に形成される接合パターンと、
　前記第１の表面上に形成され、前記一方の伝導型の複数の領域とコンタクトしているフリップマウント可能な第１の導電性電極と、
　前記第１の表面上に形成され、前記第１の導電性電極に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつ前記一方の伝導型の層を通って延びている伝導体を介して前記基板及び前記一方の伝導型の層と電気的に接続され、前記伝導体が前記一方の伝導型の層と異なる高い導電性の領域であるような、フリップマウント可能な第２の導電性電極と、
　前記第１及び第２のそれぞれの導電性電極上にそれぞれ形成される少なくとも１つのハンダボールコネクタと、
　前記第１の表面に垂直な垂直要素を有する、前記第１の導電性電極から前記第２の導電性電極までの導電性経路と
を有する半導体デバイス。」
　
＜相違点１＞
　補正発明の「ダイ」は「シリコンダイ」であるのに対し、引用発明では、「チップ１」が「シリコンダイ」であることは特定されていない点。
　
＜相違点２＞
　基板上に設けられた層が、補正発明では、「エピタキシャル形成層」であるのに対して、引用発明ではそのような特定はなされていない点。
　
＜相違点３＞
　「前記デバイス中に形成される接合パターン」が、補正発明においては、「拡散層」によって形成されるのに対し、引用発明では、「Ｎ＋領域からなるソース端子１５」が「拡散層」によって形成されることは特定されていない点。
　
＜相違点４＞
　「前記伝導体」が、補正発明では、「シンカ拡散層であるような」ものであるのに対し、引用発明では、「Ｎ＋領域からなる共通ドレイン端子１８」は、「Ｎ−領域１２の所定領域に表面からＮ＋基板１１に到達するように形成された領域であり、アップドレイン構造となっている」ものの、「シンカ拡散層であるような」ものであることは特定されていない点。
　
エ　判断
（ア）相違点１について
　パワーＭＯＳＦＥＴにおいて、ダイとして「シリコンダイ」は、ごく普通に用いられている材料であるとともに、引用例１の上記摘記事項ｃの段落【００２０】には、「ゲートポリシリコン配線２（内部配線）が酸化シリコン層５によりチップ１から絶縁された状態で形成」された旨が、段落【００２２】には、「Ｐ−領域１６の上面に肉厚なフィールド酸化層１７が形成されている」旨が記載されていること、及び技術常識を勘案すると、引用発明は、「シリコンダイを備える半導体デバイス」という構成を実質的に備えているといえる。
　したがって、相違点１は実質的なものではない。
　仮に、引用発明が当該構成を実質的に備えているといえないとしても、パワーＭＯＳＦＥＴにおいて、ダイとして「シリコンダイ」は、ごく普通に用いられている材料であるから、引用発明において、「チップ１」として「シリコンダイ」を採用することは、当業者であれば当然想到し得たことである。
　したがって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（イ）相違点２について
ａ　ドレイン領域として機能する高濃度ｎ型基板上に、低濃度ｎ型半導体層を積層した構造を有するＭＯＳＦＥＴにおいて、前記低濃度ｎ型半導体層をエピタキシャル形成層とすることは、下記の周知例１〜３に記載されているように、周知・慣用技術である。
　
（ａ）周知例１：特開平６−１５１８６３号公報（原査定で周知例として提示した「周知文献２」）
・「【０００１】
【産業上の利用分野】この発明は、横型の二重拡散型ＭＯＳＦＥＴ（ＭＯＳ電界効果型トランジスタ）を有する半導体装置に関するものである。」
・「【０００３】その構成は、まず
Ｎ型の半導体基体１上にＮ
- 
エピ（エピタキシャル）層２
二重拡散された
ソースＮ
+ 
層６がＰ層５内に
・「【０００４】
【発明が解決しようとする課題】上記構成の装置におけるＰ層５によるアバランシェ耐量（降伏電圧による電流に対する耐性）は、アバランシェを図５に示すＡ部で起こして電流ＩA が流れる構造では、ソースＮ+ 層６直下に電流ＩA が流れる為、その電位降下により、ソースＮ+ 層６及びＰ層７及びＮ- エピ層２からなる寄生ＮＰＮＴｒ（ＮＰＮトランジスタ）が動作しやすく、耐量がない為
通常図５のＢ部でアバランシェさせる構造にする。この場合、電流はＩ
B 
のルートを通り
　
（ｂ）周知例２：特開平１１−３１７５２５号公報（原査定で周知例として提示した「周知文献３」）
・「【０００６】本発明による半導体素子１０を、図１に概略的に示す。一例として、半導体素子１０は、縦型電界効果トランジスタ（ＦＥＴ）とし、図１は、ＦＥＴ１０の一部の断面図を示す。縦型ＦＥＴは、例えば、モータ制御、電源切り替え等のような高電力用途にしばしば用いられている。例えば、縦型ＦＥＴは、デュアル・ハイ・サイド・スイッチ(dual high side switch)、Ｈ−ブリッジ・スイッチ等として用いることができる。
【０００７】ＦＥＴ１０は、半導体ダイ１１上に製造する。半導体ダイ１１は、半導体材料の本体、即ち、半導体基板１２、およびこの基板１２上の半導体層１４を含む。一例として、
半導体基板１２はシリコン基板
半導体層１４は、エピタキシャル成長させたシリコン層
【０００８】
基板１２には
Ｎ導電型のイオン
高いドーパント濃度を有する
【０００９】
　
エピタキシャル層１４にも
Ｎ導電型のイオン
ドーパント濃度は、基板１２のそれよりも低い
Ｎ導電型イオンを低濃度にドープ
・「【００１４】例えば、砒素イオンまたは燐イオンのような
Ｎ導電型イオンを
ドープして、
Ｎ９
+
ドープ領域３６を形成
拡散プロセス
で形成
Ｎ９
+
ドープ領域３６はＦＥＴ１０のソース領域
・「【００２０】ＦＥＴ１０では、基板１２はドレイン領域として機能する。動作の間、ＦＥＴ１０は、電荷キャリア即ち電子がソース領域３６からウエル３２を通過して基板１２に流れ込むと、電流を導通させる。電荷キャリアは、基板１２に到達した後、導電性プラグ２５を介してダイ１１から流出する。したがって、導電性プラグ２５は、ＦＥＴ１０のドレイン電極として機能する。これは、電荷キャリアをＦＥＴ１０からダイ１１の上側を通じて導出するので、
導電性プラグ２５のことを
アップ・ドレイン電極
・「【００２４】図２は、本発明にしたがって、図１に示したように半導体ダイ１１上に形成されたＦＥＴ１０を含む、
フリップ・チップ・パッケージ６０
【００２５】一実施例（図２に示す）では、ダイ１１の前面側をＩＬＤ６１で覆う。導電性構造、例えば、メタライゼーション領域６２，６４，６５，６８，６９をＩＬＤ６１内に形成する。メタライゼーション領域６２は、図１の導電性プラグ２５の上に位置し、これと電気的に結合されている。メタライゼーション領域６４，６５は、ＦＥＴのゲート電極、例えば、図１に示したゲート電極４７を形成する対応する導電性構造の上に位置し、これと電気的に結合されている。メタライゼーション領域６８，６９は、ＦＥＴ１０のソース電極、例えば、図１に示したソース電極４８を形成する、対応する導電性構造の上に位置し、これと電気的に結合されている。次に、ダイ１１の前面側を平面化する。メタライゼーション領域６２上に
導電性バンプ７２
これは、フリップ・チップ・パッケージ６０内において、ＦＥＴ１０のドレイン構造として機能
　
（ｃ）周知例３：特開平８−２９８２６６号公報（原査定で周知例として提示した「周知文献４」）
・「【００１６】図３は本発明の第２実施例による溝型ＭＯＳＦＥＴの断面図である。以下本発明の溝型ＭＯＳＦＥＴの構成を、製法に従って説明する。所定の厚さ（例えば１００〜７００μm 程度）の、ｎ＋型シリコン半導体基板１を用意する。
ｎ＋型半導体基板１上に、ｎ＋型半導体基板よりも低い不純物濃度を有する
ｎ−型半導体層２を例えばエピタキシャル成長法により形成
半導体層２の第１領域の表面より酸化膜をマスクにして高濃度のｎ型不純物を熱拡散によりしみこませ、ｎ＋領域３１を形成する
イオン打ち込み法及び熱拡散法を用い
ｎ＋ソース領域５を半導体層２の表面に
形成
　
ｂ　引用発明の「パワーＭＯＳＦＥＴ」は「アップドレイン構造となっている、　フリップチップタイプ」のＭＯＳＦＥＴであるから、「Ｎ＋基板１１」がドレイン領域として機能することは当業者には明らかである。
　
　したがって、引用発明において、前記周知・慣用技術に基づき、「該Ｎ＋基板１１上に形成されたＮ−領域１２」をエピタキシャル形成層とすることは、当業者であれば適宜なし得たことである。
　よって、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（ウ）相違点３について
　パワーＭＯＳＦＥＴにおいて、ｐ型領域の内部に形成されるｎ型ソース領域として、「『拡散層』によって形成される、パワーＭＯＳＦＥＴ中に形成される接合パターン」を用いることは、上記周知例１〜３にも記載されているように、普通に行われている周知・慣用技術である。
　したがって、引用発明において、「Ｎ＋領域からなるソース端子１５」を「拡散層」によって形成されたものとすること、すなわち、相違点３における補正発明の構成を採用することは、当業者であれば当然想到し得たことである。
　よって、相違点３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（エ）相違点４について
　引用発明の「Ｎ＋領域からなる共通ドレイン端子１８」は、「Ｎ−領域１２の所定領域に表面からＮ＋基板１１に到達するように形成された領域であり、アップドレイン構造となっている」から、当該「Ｎ＋領域からなる共通ドレイン端子１８」は、「シンカ(sinker)領域」であることは当業者には明らかであるから、引用発明は、「『前記伝導体が』『シンカ拡散層であるような』」という構成を実質的に備えているといえる。
　したがって、相違点４は実質的なものではない。
　仮に、引用発明が当該構成を実質的に備えているといえないとしても、上記周知例３には、「
半導体層２の第１領域の表面より
熱拡散により
ｎ＋領域３１を形成
　したがって、引用発明において、「Ｎ＋領域からなる共通ドレイン端子１８」を、補正発明のような「シンカ拡散層」とすることは、当業者であれば適宜なし得たことである。
　よって、相違点４は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（オ）判断についてのまとめ
　以上検討したとおり、相違点１〜相違点４は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、補正発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
オ　独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項５に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
３　補正の却下の決定についてのむすび　 
　以上のとおりであるから、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１〜１６に係る発明は、平成２３年６月１３日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１６に記載されている事項により特定されるものであり、その請求項７に係る発明（以下「本願発明」という。）は、
「【請求項７】
　シリコンダイを備える半導体デバイスであって、前記シリコンダイは、
　平行な第１及び第２の表面と、
　一方の伝導型の基板及び該基板上に設けられた前記一方の伝導型のエピタキシャル形成層と、
　前記第１の表面から前記エピタキシャル形成層の内部まで延びる他方の伝導型の領域と、
　該他方の伝導型の領域内部に横方向に間隔を置いて配置された複数の前記一方の伝導型の拡散層によって形成される、前記デバイス中に形成される接合パターンと、
　前記第１の表面上に形成され、前記一方の伝導型の複数の拡散層とコンタクトしているフリップマウント可能な第１の導電性電極と、
　前記第１の表面上に形成され、前記第１の導電性電極に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつ前記エピタキシャル形成層に延びている伝導体を介して前記基板及び前記エピタキシャル形成層と電気的に接続され、前記伝導体が前記エピタキシャル形成層と異なる低いあるいは高い伝導材料であるフリップマウント可能な第２の導電性電極と、
　前記第１及び第２のそれぞれの導電性電極上にそれぞれ形成される少なくとも１つのハンダボールコネクタと、
　前記第１の表面に垂直な垂直要素を有する、前記第１の導電性電極から前記第２の導電性電極までの電流経路と
を有することを特徴とする半導体デバイス。」
にあるものと認める。 
　なお、請求項７には「一方の伝導性の基板」、「前記一方の伝導性のエピタキシャル形成層」と記載されているが、「他方の伝導型領域」、「前記一方の伝導型の拡散層」、「前記一方の伝導型の複数の拡散層」と記載されていることから、「一方の伝導性の基板」、「前記一方の伝導性のエピタキシャル形成層」は、それぞれ「一方の伝導型の基板」、「前記一方の伝導型のエピタキシャル形成層」の誤記と認め、本願発明を上記のように認定した。
　
２　引用例の記載と引用発明
　原査定の拒絶の理由で引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平１０−３１３０１０号公報（引用例１、再掲）には、「電力用半導体装置」（発明の名称）に関して、図１〜１３とともに上記「第２　２（３）イ（ア）引用例１」に記載した事項が記載されており、引用例１には上記「第２　２（３）イ（イ）引用発明」に記載したとおりの引用発明が記載されている。
　
３　対比・判断
　本願発明は、上記「第２　２　本件補正についての検討」で検討した補正発明における限定事項を省いたものである。
　そうすると、上記「第２　２　本件補正についての検討」において検討したとおり、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により、特許を受けることができない。
　
第４　むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。