【事件の表示】
　特願２００７−５５８３４５「メモリデバイス用デコーダ」拒絶査定不服審判事件〔平成１８年９月１４日国際公開、ＷＯ２００６／０９６７８３、平成２０年８月１４日国内公表、特表２００８−５３２２０１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００６年３月７日（パリ条約に基づく優先権主張外国庁受理　２００５年３月８日、アメリカ合衆国）を国際出願日とする出願であって、平成２２年２月４日付けの拒絶理由通知に対して同年５月７日に意見書及び手続補正書が提出されたが、平成２３年２月２日付けで拒絶査定がなされた。
　それに対して、同年６月７日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年１２月２０日付けで審尋がなされ、平成２４年５月２５日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２３年６月７日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２３年６月７日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜８を補正して、補正後の特許請求の範囲の請求項１〜３とするとともに、明細書の補正を行うものであり、補正前後の請求項１は各々次のとおりである。
　
　（補正前）
　「【請求項１】
　メモリデバイス用デコーダ（１０６Ｂ）であって、
　オンになったときに各々がそれぞれの線電圧を前記メモリデバイスのそれぞれの線に印加する複数の駆動デバイス（２１２）と、
　共通のノード（２１６）において前記複数の駆動デバイスに結合され、オンまたはオフにするように前記駆動デバイスを制御するための電圧を前記共通のノードにおいて発生させるための制御デバイス（２２０）と、
　前記共通のノードに結合されたキャパシタ（２２２）をさらに備え、前記キャパシタに蓄積した電荷は前記共通のノードにおける前記電圧を初期ブースト電圧から最終ブースト電圧に増大させ、
　前記制御デバイスは、前記共通のノードにおける前記初期ブースト電圧および前記最終ブースト電圧の両方の生成の間、同一の定制御電圧が印加される、デコーダ。」
　
　（補正後）
　「【請求項１】
　メモリデバイス用デコーダ（１０６Ｂ）であって、
　オンになったときに各々がそれぞれの線電圧を前記メモリデバイスのそれぞれの線に印加する複数の駆動デバイス（２１２）と、
　共通のノード（２１６）において前記複数の駆動デバイスに結合され、オンまたはオフにするように前記駆動デバイスを制御するための電圧を前記共通のノードにおいて発生させるための制御デバイス（２２０）と、
　前記共通のノードに結合されたキャパシタ（２２２）をさらに備え、前記キャパシタに蓄積した電荷は前記共通のノードにおける前記電圧を初期ブースト電圧から最終ブースト電圧に増大させ、
　前記制御デバイスは、前記共通のノードにおける前記初期ブースト電圧および前記最終ブースト電圧の両方の生成の間、同一の定制御電圧が印加され、
　複数のプルダウンデバイスをさらに備え、前記駆動デバイスがオフになったときに各々が低電圧を前記メモリデバイスのそれぞれの線に印加し、前記プルダウンデバイスの各々は、ソースに低電圧が印加され、ドレインがそれぞれの線に結合され、ゲートが共通の制御端子に結合されたＭＯＳＦＥＴであり、
　前記プルダウンデバイスを含むすべての前記ＭＯＳＦＥＴのゲートは、前記共通の制御端子に結合され、本来のブースト電圧が前記共通の制御端子に印加されて、前記プルダウンデバイスを含むすべての前記ＭＯＳＦＥＴをオンし、それぞれの線に低電圧が印加される、デコーダ。」
　
　ここにおいて、補正後の請求項１の「前記プルダウンデバイスを含むすべての前記ＭＯＳＦＥＴ」という記載について検討する。
　補正後の請求項１において、「ＭＯＳＦＥＴ」という語は、上記記載より前には、「前記プルダウンデバイスの各々は、・・・ＭＯＳＦＥＴであり」という箇所にしか記載されていないから、補正後の請求項１の「前記ＭＯＳＦＥＴ」とは、「前記プルダウンデバイス」を構成する「ＭＯＳＦＥＴ」にほかならない。
　したがって、「前記プルダウンデバイスを含むすべての前記ＭＯＳＦＥＴ」という記載は、技術的に意味をなさないものである。
　一方、平成２３年７月２０日に提出された手続補正書により補正された審判請求書の「請求の理由」における「【本願発明が特許される理由】（３）補正後の請求項に係る本願発明と引用文献１〜４との対比（理由Ａ、Ｂ）」には、「上記のように、今回の補正では、独立請求項１において、請求項４の発明内容を記載するとともに、特許となった対応する米国特許第７，１２６，８６２号におけるクレーム９〜１１の限定事項を付加しました。」と記載されているところ、当該米国特許第７，１２６，８６２号のクレーム１１には、「The decoder of  claim 10 , wherein the gates of all the MOSFETs comprising the pull-down devices are coupled to the common control terminal.」（合議体訳：プルダウンデバイスを構成するすべてのＭＯＳＦＥＴのゲートは共通の制御端子に結合される、クレーム１０のデコーダ。）と記載されている。
　また、請求項１の「前記プルダウンデバイスを含むすべての前記ＭＯＳＦＥＴのゲートは、前記共通の制御端子に結合され、本来のブースト電圧が前記共通の制御端子に印加されて、前記プルダウンデバイスを含むすべての前記ＭＯＳＦＥＴをオンし、それぞれの線に低電圧が印加される」に対応する記載と認められる明細書の００２５段落には、「プルダウンデバイスを構成するすべてのＭＯＳＦＥＴのゲートは共通の制御端子に結合される。動作の別のモードでは、低電圧が各々のそれぞれの線に印加されるように、本来のブースト電圧が共通の制御端子に印加されて、プルダウンデバイスを構成するすべてのＭＯＳＦＥＴをオンにする。」（国際出願の原文では「The gates of all the MOSFETs comprising the pull-down devices are coupled to the common control terminal. In another mode of operation, the original boost voltage is applied on the common control terminal for turning on all the MOSFETs comprising the pull-down devices such that the low voltage is applied on each respective line.」）と記載されている。
　以上の点を総合すると、補正後の請求項１の「前記プルダウンデバイス
を含む
を構成する
　そこで、以下においては、補正後の請求項１の「前記プルダウンデバイスを含むすべての前記ＭＯＳＦＥＴ」を、「前記プルダウンデバイスを構成するすべての前記ＭＯＳＦＥＴ」と読み換えることとする。
　
２．本件補正による補正事項
　本件補正による補正事項を整理すると次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「前記制御デバイスは、前記共通のノードにおける前記初期ブースト電圧および前記最終ブースト電圧の両方の生成の間、同一の定制御電圧が印加される、デコーダ。」を、「前記制御デバイスは、前記共通のノードにおける前記初期ブースト電圧および前記最終ブースト電圧の両方の生成の間、同一の定制御電圧が印加され、　複数のプルダウンデバイスをさらに備え、前記駆動デバイスがオフになったときに各々が低電圧を前記メモリデバイスのそれぞれの線に印加し、前記プルダウンデバイスの各々は、ソースに低電圧が印加され、ドレインがそれぞれの線に結合され、ゲートが共通の制御端子に結合されたＭＯＳＦＥＴであり、　前記プルダウンデバイスを構成するすべての前記ＭＯＳＦＥＴのゲートは、前記共通の制御端子に結合され、本来のブースト電圧が前記共通の制御端子に印加されて、前記プルダウンデバイスを構成するすべての前記ＭＯＳＦＥＴをオンし、それぞれの線に低電圧が印加される、デコーダ。」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項４〜８を削除すること。
　
（３）補正事項３
　補正前の明細書の００２７段落、００３８段落、００４３段落及び００４５段落を補正して、各々補正後の００２７段落、００３８段落、００４３段落及び００４５段落とすること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の００４４段落等に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　また、補正事項１は、補正前の請求項１に係る発明の発明特定事項である「前記メモリデバイスのそれぞれの線」に印加する電圧について技術的限定を加えるものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。
　したがって、補正事項２は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項２が特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（３）補正事項３について
　補正事項３は、補正前の明細書の誤記を訂正するものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（４）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。
　
４．独立特許要件についての検討
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜３に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜３に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される次のとおりのものである。
　
　「【請求項１】
　メモリデバイス用デコーダ（１０６Ｂ）であって、
　オンになったときに各々がそれぞれの線電圧を前記メモリデバイスのそれぞれの線に印加する複数の駆動デバイス（２１２）と、
　共通のノード（２１６）において前記複数の駆動デバイスに結合され、オンまたはオフにするように前記駆動デバイスを制御するための電圧を前記共通のノードにおいて発生させるための制御デバイス（２２０）と、
　前記共通のノードに結合されたキャパシタ（２２２）をさらに備え、前記キャパシタに蓄積した電荷は前記共通のノードにおける前記電圧を初期ブースト電圧から最終ブースト電圧に増大させ、
　前記制御デバイスは、前記共通のノードにおける前記初期ブースト電圧および前記最終ブースト電圧の両方の生成の間、同一の定制御電圧が印加され、
　複数のプルダウンデバイスをさらに備え、前記駆動デバイスがオフになったときに各々が低電圧を前記メモリデバイスのそれぞれの線に印加し、前記プルダウンデバイスの各々は、ソースに低電圧が印加され、ドレインがそれぞれの線に結合され、ゲートが共通の制御端子に結合されたＭＯＳＦＥＴであり、
　前記プルダウンデバイスを構成するすべての前記ＭＯＳＦＥＴのゲートは、前記共通の制御端子に結合され、本来のブースト電圧が前記共通の制御端子に印加されて、前記プルダウンデバイスを構成するすべての前記ＭＯＳＦＥＴをオンし、それぞれの線に低電圧が印加される、デコーダ。」
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開昭６４−３７７９７号公報（以下、「引用例」という。）には、第１図及び第５図とともに次の記載がある（ここにおいて、下記ｋ．に記載した数式については、特許庁における事務処理システムの都合により体裁を変えて記載している（数学的な意味は同じ。）。また、下線は当合議体にて付加したものである。以下同じ。）。　
ａ．「（産業上の利用分野）
　
本発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）として例えばＦＡＭＯＳ（フローティングゲート・アバランシュインジェクションＭＯＳＦＥＴ）等のような半導体素子を記憶素子（メモリセル）とするＥＰＲＯＭ装置、特にそのワード線駆動回路に関するものである
　
ｂ．「（実施例）
　第１図は本発明の実施例を示すＥＰＲＯＭ装置の回路図である。
　
このＥＰＲＯＭ装置は、メモリアレイ５０を備えると共に、論理回路６０、２個の駆動回路７０，８０、遅延回路９０、ブースト用コンデンサ１００、電圧昇圧回路１１０、選択回路１２０、及びプリデコーダ回路１３０を有するワード線駆動回路を備えている
　
メモリアレイ５０は、ＦＡＭＯＳのような半導体素子からなるメモリセル５０−１１，５０−１２〜５０−８１，５０−８２を有し、それらの縦方向に配列されたメモリセル５０−１１，５０−１２及び５０−８１，５０−８２の各コントロールゲートが共通接続されてワード線５１−１〜５１−８を形成している。
　
ｃ．「
論理回路６０は、データ読出し動作時においてワード線選択用の複数の第１の信号、例えば内部アドレス信号ａ０，ａ１が入力されるとＨおよびＬレベル信号を出力する回路であり、内部アドレス信号ａ０，ａ１の論理積をノードＮ１０に出力するＡＮＤゲート６１と、その内部アドレス信号ａ０，ａ１の否定論理積をノードＮ１１に出力するナンドゲート（以下、ＮＡＮＤゲートという）６２と、ゲートがノードＮ１１に接続されたエンハンスメント形のＮＭＯＳ６３とを備えている。ＡＮＤゲート６１は、電源電圧ＶｃｃとノードＮ１０の間に直列接続されたインクリメント形（審決注：「イントリシック型」の誤記）ＮＭＯＳ６１−１，６１−２で構成され、そのノードＮ１０がＮＭＯＳ６３を介してグランドに接続されている。ＮＡＮＤゲート６２は、電源ＶｃｃとノードＮ１１の間に接続されたデプレッション形ＮＭＯＳ６２−１１を有すると共に、そのノードＮ１１とグランドの間に直列接続されたエンハンスメント形ＮＭＯＳ６２−２，６２−３を有している。
　
ｄ．「
２つの駆動回路７０，８０のうち、一方の駆動回路７０は、ワード線選択時においてノードＮ１０のＨレベル信号を入力して電流供給能力のある制御用Ｈレベル信号をノードＮ１２へ出力する回路であり、電源電圧Ｖｃｃとグランドの間に直列接続されたイントリシック形ＮＭＯＳ７１、及びエンハンスメント形ＮＭＯＳ７２で構成されている。他方の駆動回路８０は、ワード線選択時においてノードＮ１１のＬレベル信号を入力して電流供給能力のある制御用Ｌレベル信号をノードＮ１３へ出力する回路であり、電源電圧Ｖｃｃとグランドの間に直列接続されたイントリシック形ＮＭＯＳ８１及びエンハンスメント形ＮＭＯＳ８２で構成されている
　
ｅ．「
遅延回路９０は、ノードＮ１２上の信号を所定時間遅延させ、かつノードＮ１３上の信号により制御される回路であり、エンハンスメント形ＮＭＯＳ９１，９２，９３，９４、デプレッション形ＮＭＯＳ９５，９６，９７、及びコンデンサ９８を備えている
この遅延回路９０は、ノードＮ１２がＬからＨレベルに変化すると、所定時間経過後にノードＮ１６をＬからＨレベルに駆動し、またノードＮ１３がＬからＨレベルに変化すると、ノードＮ１６をＨからＬレベルへ高速に駆動する。ノードＮ１２は、遅延回路９０の出力、つまりノードＮ１６上の電圧を昇圧するブースト用コンデンサ１００を介してノードＮ１６に接続されている
　
ｆ．「
電圧昇圧回路１１０は、ブースト用コンデンサ１００により昇圧された電位を保持する回路であり、
　
ｇ．「
選択回路１２０は、ワード線５１−１〜５１−８を選択する回路であり、ゲートがノードＮ１２に共通接続された複数のエンハンスメント形ＮＭＯＳ１２１−１〜１２１−８を有し、その各ＮＭＯＳ１２１−１〜１２１−８のドレイン（第１の電極）に第２の信号として例えばプリデコード信号Ｐｒ１１〜Ｐｒ１８がそれぞれ供給されると共に、その各ＮＭＯＳ１２１−１〜１２１−８のソース（第２の電極）にワード線５１−１〜５１−８及びエンハンスメント形ＮＭＯＳ１２２−１〜１２２−８がそれぞれ接続されている。各ＮＭＯＳ１２２−１〜１２２−８のゲートは、ノードＮ１３に共通接続されている。プリデコーダ回路１３０は、例えば複数の内部アドレス信号の論理積をとってプリデコード信号Ｐｒ１１〜Ｐｒ１８を出力する回路である。
　
ｈ．「
以上のように構成されるＥＰＲＯＭの動作を第５図を参照しつつ説明する。なお、第５図は基板電圧が０Ｖ、電源電圧Ｖｃｃが５Ｖ、書込み用電圧Ｖｐｐが５Ｖで、内部アドレス信号ａ０をＬからＨレベルに切換えてワード線５１−１を選択する場合の主なノードの電圧動作波形図である
　
読出し動作時、Ｖｃｃが５Ｖ、Ｖｐｐが５Ｖで、ワード線５１−１を選択して駆動する動作を以下（ｉ）、（ｉｉ）で説明するが、各ＭＯＳＳトランジスタの閾値はバックバイアス効果が無い時、エンハンスメント形は、０．８Ｖ、デプレッション形は−２．０Ｖ、イントリシック形は０Ｖにそれぞれ設定されているとする
　
ｉ．「（ｉ）　
プリデコード信号Ｐｒ１１がＨレベル、Ｐｒ１２〜Ｐｒ１８がＬレベルで、内部アドレス信号ａ１がＨレベルで、ａ０がＬレベルからＨレベルに変化して、ワード線５１−１を選択する場合の動作を説明する
　
内部アドレス信号ａ０が第５図のようにＬからＨレベルに変化して２つの内部アドレスａ０，ａ１がＨレベルになると、論理回路６０のＮＡＮＤゲート６２によリノードＮ１１がＬレベルとなり、ＮＭＯＳ６３がオフ状態になる。ＮＭＯＳ６１−１，６１−２は、内部アドレス信号ａ０，ａ１がＨレベルのためにオン状態となり、ノードＮ１０が第５図のようにＨレベルになる。ＮＭＯＳ６１−１のバックバイアス効果を含む閾値０．２Ｖにより、ノードＮ１０は４．８Ｖまで駆動される
　
ｊ．「
駆動回路７０において、ノードＮ１０はＨレベル、Ｎ１１はＬレベルで、ＮＭＯＳ７１はオン状態、ＮＭＯＳ７２はオフ状態になり、第５図のようにノードＮ１２がＨレベルになる。ＮＭＯＳ７１のバックバイアス効果を含む閾値０．２Ｖにより、ノードＮ１０（審決注：「ノードＮ１２」の誤記）は４．６Ｖまでいったん駆動される。
この駆動回路８０において、ノードＮ１０はＨレベル、Ｎ１１はＬレベルで、ＮＭＯＳ８１はオフ状態、ＮＭＯＳ８２はオン状態になり、第５図のようにノードＮ１３がＬレベルになる。ノードＮ１２がＨレベル、Ｎ１３がＬレベルになると、選択回路１２０において、ＮＭＯＳ１２１−１はオン状態、ＮＭＯＳ１２２−１はオフ状態になる。ＮＭＯＳ１２１−１のドレインは、Ｈレベル（＝５Ｖ）のプリデコード信号Ｐｒ１１が印加されているため、選択するワード線５１−１は第５図のようにＮＭＯＳ１２１−１でＨレベルに駆動され始める。ノードＮ１２が４．６Ｖまで駆動されると、ワード線５１−１はＮＭＯＳ１２１−１のバックバイアス効果を含む閾値１．０Ｖによって３．６Ｖまで駆動される。
　
ｋ．「
次に、遅延回路９０において、非選択時にＮＭＯＳ９１によって０Ｖに駆動されていたノードＮ１４は、ノードＮ１２がＨレベルになってＮＭＯＳ９２がオン状態になると、電圧が上昇する。
ノードＮ１４の電圧がＮＭＯＳ９３のバックバイアス効果の無い閾値０．８Ｖを越えると、ノードＮ１５がＨレベルからＬレベルとなり、ノードＮ１６がＬレベルからＨレベルとなる。すなわち、ノードＮ１２がＬからＨレベルになって、所定時間経過後に第５図のようにノードＮ１６がＬからＨレベルになる。ここで、第１図のＮＭＯＳ９２のゲートをノードＮ１２ではなく、ノードＮ１０に接続した場合でも、同様の動作になる。ノードＮ１６の電圧が上昇すると、コンデンサ１００により、ノードＮ１２の電圧が昇圧される。ノードＮ１２の電圧の増加分（ブースト電圧）ΔＶ１２は、次式で表わされる
　
ΔＶ１２＝Ｃ１００／（Ｃ１００＋Ｃ１２Ａ）・ΔＶ１６　…（１
　
　
但し、Ｃ１００；コンデンサ１００の容量
　　　　
Ｃｌ２Ａ；ノードＮ１２に接続されたコンデンサ１００以外のすべての容量（例えば、ＮＭＯＳ１２１−１〜１２１−８のゲート容量等）
　　　　
ΔＶ１６；ノードＮ１６の電圧増加分
　
　
ノードＮ１２の電圧Ｖ１２は、（１）式と昇圧前のノードＮ１２の電圧Ｖ１２
０
を用いて次式のように表わされる
　
　
Ｖ１２＝Ｖ１２
０
＋＝Ｃ１００／（Ｃ１００＋Ｃ１２Ａ）・ΔＶ１６…（２）（審決注：上記（２）式は次式の誤記）
　
Ｖ１２＝Ｖ１２
０
＋Ｃ１００／（Ｃ１００＋Ｃ１２Ａ）・ΔＶ１６…（２）
　
今、Ｃ１００／（Ｃ１００＋Ｃ１２Ａ）を０．６になるように回路素子を設定したとすると、（２）式より、ノードＮ１２の昇圧後の電圧Ｖ１２は
　
　
Ｖ１２＝４．６＋０．６×５＝７．６となる。
　
ｌ．「
その結果、選択されたワード線５１−１の電圧は、高速に５ＶまでＮＭＯＳ１２１−１によって駆動される。ノードＮ１２の電圧Ｖ１２は、電圧昇圧回路１１０によって徐々に昇圧され、その定常値は電圧昇圧回路１１０の構成によって決まる上限値（例えば、９Ｖ）になる
　以上、プリデコード信号Ｐｒ１１がＨレベル、Ｐｒ１２がＬレベルで、内部アドレス信号ａ１がＨレベルで、ａ０がＬからＨレベルに変化して、ワード線５１−１を選択する場合を説明したが、内部アドレスａ０の代りにａ１がＬからＨレベルに変化した場合、ａ０とａ１が同時にＬからＨレベルに変化した場合も、前記と同様に動作をする。」（７ページ右上欄１５行〜左下欄７行）
　
ｍ．「
ここで、電圧昇圧回路１１０を設けた理由について説明する
　
もし電圧昇圧回路１１０が無いと、コンデンサ１００によって７．６Ｖまでいったん昇圧されたノードＮ１２の電圧は、接合リーク電流で下降し、ある時間経過すると、駆動回路７０で駆動される４．６Ｖになる。仮にノードＮ１２が４．６Ｖになった後、プリデコード信号を切換えると、選択されたワード線は、３．６Ｖまでしか駆動されない。このような不具合が生じないように、電圧昇圧回路１１０を用いてノードＮ１２の電圧を昇圧する必要がある。
　
（２−２）ここにおいて、摘記事項ｂ．の「このＥＰＲＯＭ装置は、メモリアレイ５０を備えると共に、論理回路６０、２個の駆動回路７０，８０、遅延回路９０、ブースト用コンデンサ１００、電圧昇圧回路１１０、選択回路１２０、及びプリデコーダ回路１３０を有するワード線駆動回路を備えている。メモリアレイ５０は、ＦＡＭＯＳのような半導体素子からなるメモリセル５０−１１，５０−１２〜５０−８１，５０−８２を有し、それらの縦方向に配列されたメモリセル５０−１１，５０−１２及び５０−８１，５０−８２の各コントロールゲートが共通接続されてワード線５１−１〜５１−８を形成している。」という記載から、引用例の「メモリアレイ５０」の「ワード線５１−１〜５１−８」を駆動する「ワード線駆動回路」は、「論理回路６０、２個の駆動回路７０，８０、遅延回路９０、ブースト用コンデンサ１００、電圧昇圧回路１１０、選択回路１２０、及びプリデコーダ回路１３０」から構成されていることが明らかである。
　
（２−３）摘記事項ｇ．の「選択回路１２０は、ワード線５１−１〜５１−８を選択する回路であり、ゲートがノードＮ１２に共通接続された複数のエンハンスメント形ＮＭＯＳ１２１−１〜１２１−８を有し、その各ＮＭＯＳ１２１−１〜１２１−８のドレイン（第１の電極）に第２の信号として例えばプリデコード信号Ｐｒ１１〜Ｐｒ１８がそれぞれ供給されると共に、その各ＮＭＯＳ１２１−１〜１２１−８のソース（第２の電極）にワード線５１−１〜５１−８及びエンハンスメント形ＮＭＯＳ１２２−１〜１２２−８がそれぞれ接続されている。各ＮＭＯＳ１２２−１〜１２２−８のゲートは、ノードＮ１３に共通接続されている。プリデコーダ回路１３０は、例えば複数の内部アドレス信号の論理積をとってプリデコード信号Ｐｒ１１〜Ｐｒ１８を出力する回路である。」という記載及び同ｊ．の「ノードＮ１２がＨレベル、Ｎ１３がＬレベルになると、選択回路１２０において、ＮＭＯＳ１２１−１はオン状態、ＮＭＯＳ１２２−１はオフ状態になる。ＮＭＯＳ１２１−１のドレインは、Ｈレベル（＝５Ｖ）のプリデコード信号Ｐｒ１１が印加されているため、選択するワード線５１−１は第５図のようにＮＭＯＳ１２１−１でＨレベルに駆動され始める。」という記載、並びに第１図及び第５図の記載から、引用例の「ＮＭＯＳ１２１−１〜１２１−８」は、「選択回路１２０」内にあって、ゲートが「ノードＮ１２」に共通接続され、「ノードＮ１２」上の電圧を受けて導通状態となったときに、「プリデコーダ回路１３０」から出力される「プリデコード信号Ｐｒ１１〜Ｐｒ１８」を「ワード線５１−１〜５１−８」に印加する構成となっていることが明らかである。
　
（２−４）摘記事項ｄ．の「２つの駆動回路７０，８０のうち、一方の駆動回路７０は、ワード線選択時においてノードＮ１０のＨレベル信号を入力して電流供給能力のある制御用Ｈレベル信号をノードＮ１２へ出力する回路であり、電源電圧Ｖｃｃとグランドの間に直列接続されたイントリシック形ＮＭＯＳ７１、及びエンハンスメント形ＮＭＯＳ７２で構成されている。」という記載、並びに第１図及び第５図の記載から、引用例の「ワード線駆動回路」は、「ノードＮ１２」において「ＮＭＯＳ１２１−１〜１２１−８」に結合され、「ＮＭＯＳ１２１−１〜１２１−８」を制御するための電圧を発生させる「駆動回路７０」を備えていることが明らかである。
　
（２−５）摘記事項ｋ．の「次に、遅延回路９０において、非選択時にＮＭＯＳ９１によって０Ｖに駆動されていたノードＮ１４は、ノードＮ１２がＨレベルになってＮＭＯＳ９２がオン状態になると、電圧が上昇する。・・・（２）式より、ノードＮ１２の昇圧後の電圧Ｖ１２は　Ｖ１２＝４．６＋０．６×５＝７．６となる。」という記載及び同ｌ．の「その結果、選択されたワード線５１−１の電圧は、高速に５ＶまでＮＭＯＳ１２１−１によって駆動される。ノードＮ１２の電圧Ｖ１２は、電圧昇圧回路１１０によって徐々に昇圧され、その定常値は電圧昇圧回路１１０の構成によって決まる上限値（例えば、９Ｖ）になる。」という記載、並びに第１図及び第５図の記載から、引用例の「ワード線駆動回路」は、「ノードＮ１２」に連結された「コンデンサ１００」及び「電圧昇圧回路１１０」を備え、「コンデンサ１００」に蓄積された電荷により、「ノードＮ１２」の電圧を「４．６Ｖ」から「７．６Ｖ」まで増大させ、さらに「電圧昇圧回路１１０」により、「ノードＮ１２」の電圧を「９Ｖ」まで増大させる構成となっていることが明らかである。
　
（２−６）摘記事項ｉ．の「ＮＭＯＳ６１−１，６１−２は、内部アドレス信号ａ０，ａ１がＨレベルのためにオン状態となり、ノードＮ１０が第５図のようにＨレベルになる。ＮＭＯＳ６１−１のバックバイアス効果を含む閾値０．２Ｖにより、ノードＮ１０は４．８Ｖまで駆動される。」という記載、及び第１図及び第５図の記載から、引用例の「駆動回路７０」内の「イントリシック形ＮＭＯＳ７１」の「ゲート」に供給される「ノードＮ１０」の電圧は、「ノードＮ１２」の電圧が「４．６Ｖ」から「７．６Ｖ」まで増大され、さらに「９Ｖ」まで増大されるまでの間、「４．８Ｖ」に設定されていることは明らかである。
　また、第１図及び第５図の記載から、「駆動回路７０」内の「エンハンスメント形ＮＭＯＳ７２」の「ゲート」に供給される「ノードＮ１１」の電圧は、「ノードＮ１２」の電圧が「４．６Ｖ」から「７．６Ｖ」まで増大され、さらに「９Ｖ」まで増大されるまでの間、グランド（０Ｖ）に設定されていることも明らかである。
　したがって、「駆動回路７０」には、「ノードＮ１２」の電圧が「４．６Ｖ」から「７．６Ｖ」まで増大され、さらに「９Ｖ」まで増大されるまでの間、一定の電圧が印加されているものと認められる。
　
（２−７）第１図及び第５図の記載から、引用例の「選択回路１２０」内の「ＮＭＯＳ１２２−１〜１２２−８」は、「ノードＮ１３」の電圧がＨレベルになったときに導通するものであり、「ソース」が「グランド」に接続され、「ドレイン」が「ワード線５１−１〜５１−８」にそれぞれ結合され、「ゲート」が「ノードＮ１３」に接続されたＭＯＳＦＥＴであることが明らかである。
　そして、第１図及び第５図の記載から、「ＮＭＯＳ１２２−１〜１２２−８」は、「ＮＭＯＳ１２１−１〜１２１−８」の各々が非導通にになったときに導通し、「ワード線５１−１〜５１−８」を「グランド」に接続する構成となっていることも明らかである。
　さらに、第１図の記載から、「電源電圧Ｖｃｃ」（５Ｖ）が「イントリシック形ＮＭＯＳ８１」を介して「ノードＮ１３」に印加されて、「ＮＭＯＳ１２２−１〜１２２−８」が導通され、「ワード線５１−１〜５１−８」を「グランド」に接続する構成となっていることも明らかである。
　
（２−８）したがって、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「論理回路６０、２個の駆動回路７０，８０、遅延回路９０、ブースト用コンデンサ１００、電圧昇圧回路１１０、選択回路１２０、及びプリデコーダ回路１３０からなる、メモリアレイ５０のワード線５１−１〜５１−８を駆動するためのワード線駆動回路であって、
　前記選択回路１２０内にあって、ゲートがノードＮ１２に共通接続され、前記ノードＮ１２上の電圧を受けて導通状態となったときに、前記プリデコーダ回路１３０から出力されるプリデコード信号Ｐｒ１１〜Ｐｒ１８を前記ワード線５１−１〜５１−８に印加するＮＭＯＳ１２１−１〜１２１−８と、
　前記ノードＮ１２において前記ＮＭＯＳ１２１−１〜１２１−８に結合され、前記ＮＭＯＳ１２１−１〜１２１−８を制御するための電圧を発生させる駆動回路７０と、
　前記ノードＮ１２に連結された前記コンデンサ１００及び前記電圧昇圧回路１１０を備え、前記コンデンサ１００に蓄積した電荷により、前記ノードＮ１２の電圧を４．６Ｖから７．６Ｖまで増大させ、さらに前記電圧昇圧回路１１０により、前記ノードＮ１２の電圧を９Ｖまで増大させ、
　前記駆動回路７０は、前記ノードＮ１２の電圧が４．６Ｖから７．６Ｖまで増大され、さらに９Ｖまで増大されるまでの間、一定の電圧が印加されるものであり、
　前記選択回路１２０には、ＮＭＯＳ１２２−１〜１２２−８がさらに備えられ、前記ＮＭＯＳ１２２−１〜１２２−８の各々は、前記ＮＭＯＳ１２１−１〜１２１−８が非導通になったときに導通し、前記ワード線５１−１〜５１−８をグランドに接続するものであり、前記ＮＭＯＳ１２２−１〜１２２−８の各々は、ソースが前記グランドに接続され、ドレインが前記ワード線５１−１〜５１−８にそれぞれ結合され、ゲートがノードＮ１３に接続されたＭＯＳＦＥＴであり、
　電源電圧Ｖｃｃがイントリシック形ＮＭＯＳ８１を介して前記ノードＮ１３に印加されて、前記ＮＭＯＳ１２２−１〜１２２−８が導通され、前記ワード線５１−１〜５１−８を前記グランドに接続する、ワード線駆動回路。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「論理回路６０、２個の駆動回路７０，８０、遅延回路９０、ブースト用コンデンサ１００、電圧昇圧回路１１０、選択回路１２０、及びプリデコーダ回路１３０からなる、メモリアレイ５０のワード線５１−１〜５１−８を駆動するためのワード線駆動回路」は、補正発明の「メモリデバイス用デコーダ（１０６Ｂ）」に相当する。
　
（３−２）引用発明の「ワード線５１−１〜５１−８」は、補正発明の「前記メモリデバイスのそれぞれの線」に相当し、引用発明の「導通状態となったとき」は、補正発明の「オンになったとき」に相当する。
　また、引用発明の「前記プリデコーダ回路１３０から出力されるプリデコード信号Ｐｒ１１〜Ｐｒ１８」のそれぞれの電圧が、補正発明の「それぞれの線電圧」に相当する。
　そして、引用発明は、「ＮＭＯＳ１２１−１〜１２１−８」が「導通状態となったとき」に、「前記プリデコーダ回路１３０から出力されるプリデコード信号Ｐｒ１１〜Ｐｒ１８」のそれぞれの電圧を「ワード線５１−１〜５１−８」のそれぞれに印加する構成となっているから、引用発明の「前記選択回路１２０内にあって、ゲートがノードＮ１２に共通接続され、前記ノードＮ１２上の電圧を受けて導通状態となったときに、前記プリデコーダ回路１３０から出力されるプリデコード信号Ｐｒ１１〜Ｐｒ１８を前記ワード線５１−１〜５１−８に印加するＮＭＯＳ１２１−１〜１２１−８」は、補正発明の「オンになったときに各々がそれぞれの線電圧を前記メモリデバイスのそれぞれの線に印加する複数の駆動デバイス（２１２）」に相当する。
　
（３−３）引用発明の「ノードＮ１２」は、「ＮＭＯＳ１２１−１〜１２１−８」が共通に接続されるノードであるから、補正発明の「共通のノード（２１６）」に相当する。
　そして、引用発明において、「前記ＮＭＯＳ１２１−１〜１２１−８を制御するための電圧を発生させる」とは、「前記ＮＭＯＳ１２１−１〜１２１−８」をオン又はオフにするように、「前記ＮＭＯＳ１２１−１〜１２１−８」を制御するための電圧を発生させることにほかならないから、引用発明の「前記ノードＮ１２において前記ＮＭＯＳ１２１−１〜１２１−８に結合され、前記ＮＭＯＳ１２１−１〜１２１−８を制御するための電圧を発生させる駆動回路７０」は、補正発明の「共通のノード（２１６）において前記複数の駆動デバイスに結合され、オンまたはオフにするように前記駆動デバイスを制御するための電圧を前記共通のノードにおいて発生させるための制御デバイス（２２０）」に相当する。
　
（３−４）引用発明の「前記ノードＮ１２に連結された前記コンデンサ１００」は、補正発明の「前記共通のノードに結合されたキャパシタ（２２２）」に相当する。
　また、引用発明の「４．６Ｖ」は、「前記コンデンサ１００」によって昇圧（ブースト）が行われる前の初期の電圧であるから、引用発明の「４．６Ｖ」と補正発明の「初期ブースト電圧」とは、「『初期』『電圧』」である点で一致する。
　したがって、引用発明の「前記ノードＮ１２に連結された前記コンデンサ１００及び前記電圧昇圧回路１１０を備え、前記コンデンサ１００に蓄積した電荷により、前記ノードＮ１２の電圧を４．６Ｖから７．６Ｖまで増大させ、さらに前記電圧昇圧回路１１０により、前記ノードＮ１２の電圧を９Ｖまで増大させ」る構成と、補正発明の「前記共通のノードに結合されたキャパシタ（２２２）をさらに備え、前記キャパシタに蓄積した電荷は前記共通のノードにおける前記電圧を初期ブースト電圧から最終ブースト電圧に増大させ」る構成とは、「『前記共通のノードに結合されたキャパシタ（２２２）をさらに備え、前記キャパシタに蓄積した電荷は前記共通のノードにおける前記電圧を初期』『電圧から』、より高い『ブースト電圧に増大させ』」る構成である点で一致する。
　
（３−５）引用発明は、「前記ノードＮ１２の電圧」が最終的に「９Ｖ」まで昇圧（ブースト）されているから、引用発明の「９Ｖ」は、補正発明の「最終ブースト電圧」に相当する。
　したがって、引用発明の「前記駆動回路７０は、前記ノードＮ１２の電圧が４．６Ｖから７．６Ｖまで増大され、さらに９Ｖまで増大されるまでの間、一定の電圧が印加される」構成と、補正発明の「前記制御デバイスは、前記共通のノードにおける前記初期ブースト電圧および前記最終ブースト電圧の両方の生成の間、同一の定制御電圧が印加され」る構成とは、「『前記制御デバイスは、前記共通のノードにおける前記初期』『電圧および』『最終ブースト電圧の両方の生成の間、同一の定制御電圧が印加され』」る構成である点で一致する。
　
（３−６）引用発明の「ＮＭＯＳ１２２−１〜１２２−８」は、導通状態になると「前記ワード線５１−１〜５１−８をグランドに接続するもの」であるから、補正発明の「複数のプルダウンデバイス」に相当する。
　したがって、引用発明の「前記選択回路１２０には、ＮＭＯＳ１２２−１〜１２２−８がさらに備えられ」という構成は、補正発明の「複数のプルダウンデバイスをさらに備え」という構成に相当する。
　また、引用発明の「前記ＮＭＯＳ１２１−１〜１２１−８が非導通になったとき」は、補正発明の「前記駆動デバイスがオフになったとき」に相当する。
　そして、引用発明の「グランド」の電圧が低電圧であることは当業者の技術常識であるから、引用発明の「前記ＮＭＯＳ１２１−１〜１２１−８が非導通になったときに導通し、前記ワード線５１−１〜５１−８をグランドに接続する」という構成は、補正発明の「前記駆動デバイスがオフになったときに各々が低電圧を前記メモリデバイスのそれぞれの線に印加し」という構成に相当する。
　
（３−７）引用発明の「ノードＮ１３」は、補正発明の「共通の制御端子」に相当する。
　したがって、引用発明の「前記ＮＭＯＳ１２２−１〜１２２−８の各々は、ソースが前記グランドに接続され、ドレインが前記ワード線５１−１〜５１−８にそれぞれ結合され、ゲートがノードＮ１３に接続されたＭＯＳＦＥＴであり」という構成は、補正発明の「前記プルダウンデバイスの各々は、ソースに低電圧が印加され、ドレインがそれぞれの線に結合され、ゲートが共通の制御端子に結合されたＭＯＳＦＥＴであり」という構成に相当する。
　
（３−８）引用発明においては、「ＮＭＯＳ１２２−１〜１２２−８」のすべてのゲートが「ノードＮ１３」に結合されていることが明らかであるから、補正発明と引用発明とは、「前記プルダウンデバイスを構成するすべての前記ＭＯＳＦＥＴのゲートは、前記共通の制御端子に結合され」るものである点で一致する。
　また、引用発明においては、「イントリシック形ＮＭＯＳ８１を介し」た「電源電圧Ｖｃｃ」、換言すれば「電源電圧Ｖｃｃ」が入力される「イントリシック形ＮＭＯＳ８１」の出力電圧が「前記ノードＮ１３に印加されて」いるから、補正発明と引用発明とは、「正の電圧『が前記共通の制御端子に印加され』」ている点で一致する。
　そして、引用発明の「前記ＮＭＯＳ１２２−１〜１２２−８が導通され、前記ワード線５１−１〜５１−８を前記グランドに接続する」という構成は、補正発明の「前記プルダウンデバイスを構成するすべての前記ＭＯＳＦＥＴをオンし、それぞれの線に低電圧が印加される」という構成に相当するから、補正発明と引用発明とは、「『前記プルダウンデバイスを構成するすべての前記ＭＯＳＦＥＴのゲートは、前記共通の制御端子に結合され、』駆動電圧『が前記共通の制御端子に印加されて、前記プルダウンデバイスを構成するすべての前記ＭＯＳＦＥＴをオンし、それぞれの線に低電圧が印加される』」ものである点で一致する。
　
（３−９）以上を総合すると、補正発明と引用発明とは、
　
　「メモリデバイス用デコーダ（１０６Ｂ）であって、
　オンになったときに各々がそれぞれの線電圧を前記メモリデバイスのそれぞれの線に印加する複数の駆動デバイス（２１２）と、
　共通のノード（２１６）において前記複数の駆動デバイスに結合され、オンまたはオフにするように前記駆動デバイスを制御するための電圧を前記共通のノードにおいて発生させるための制御デバイス（２２０）と、
　前記共通のノードに結合されたキャパシタ（２２２）をさらに備え、前記キャパシタに蓄積した電荷は前記共通のノードにおける前記電圧を初期電圧から、より高いブースト電圧に増大させ、
　前記制御デバイスは、前記共通のノードにおける前記初期電圧および最終ブースト電圧の両方の生成の間、同一の定制御電圧が印加され、
　複数のプルダウンデバイスをさらに備え、前記駆動デバイスがオフになったときに各々が低電圧を前記メモリデバイスのそれぞれの線に印加し、前記プルダウンデバイスの各々は、ソースに低電圧が印加され、ドレインがそれぞれの線に結合され、ゲートが共通の制御端子に結合されたＭＯＳＦＥＴであり、
　前記プルダウンデバイスを構成するすべての前記ＭＯＳＦＥＴのゲートは、前記共通の制御端子に結合され、駆動電圧が前記共通の制御端子に印加されて、前記プルダウンデバイスを構成するすべての前記ＭＯＳＦＥＴをオンし、それぞれの線に低電圧が印加される、デコーダ。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　補正発明は、「初期電圧」が「ブースト電圧」であり、「より高いブースト電圧」が「最終ブースト電圧」であるのに対して、引用発明は、「初期電圧」が「４．６Ｖ」であって「ブースト電圧」であることは特定されておらず、また、「より高いブースト電圧」が「７．６Ｖ」であって、補正発明の「最終ブースト電圧」に相当する「９Ｖ」ではない点。
　
（相違点２）
　「前記共通の制御端子に印加され」る「駆動電圧」が、補正発明では「本来のブースト電圧」であるのに対して、引用発明では、「イントリシック形ＮＭＯＳ８１を介し」た「電源電圧Ｖｃｃ」、換言すれば「電源電圧Ｖｃｃ」が入力される「イントリシック形ＮＭＯＳ８１」の出力電圧である点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
（４−１−１）相違点の整理
　相違点１は、補正発明は、「初期電圧」が「ブースト電圧」であるのに対して、引用発明は、「初期電圧」が「４．６Ｖ」であって「ブースト電圧」であることが特定されていないという相違点（以下「相違点１−１」という。）と、補正発明は、「より高いブースト電圧」が「最終ブースト電圧」であるのに対して、引用発明は、「より高いブースト電圧」が「７．６Ｖ」であって、補正発明の「最終ブースト電圧」に相当する「９Ｖ」ではないという相違点（以下「相違点１−２」という。）に分けて考えることができるので、以下その各々について検討する。
　
（４−１−２）相違点１−１について
（４−１−２−１）一般に、半導体メモリにおいて、外部から供給される電圧の低電圧化に対応するなどの目的で、デコーダ等の駆動電源として、外部から供給される電圧を昇圧した電圧、すなわちブースト電圧を用いることは、例えば、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である下記周知例にも記載されているように、当業者における周知技術である。
　
ａ．周知例：特開２００３−１６７９３号公報
　上記周知例には、図１〜３及び５とともに、次の記載がある。
　
　「【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリのような半導体記憶装置用のデコーダに係り、特に、
効率的なブースト動作を保証するため時間遅延系と組み合わされたＮＭＯＳドライバ回路を使用する高速Ｘデコーダに関する
　「【０００３】従来、フラッシュメモリ用のワード線ドライバ回路は、ＣＭＯＳ構造で製作されている。
ＣＭＯＳ構造は通常の５Ｖ以上のＶ
ＣＣ
電源を巧く取り扱い、寄生セル容量は重要な考慮事項ではなかった。しかし、近年では、電子機器の全般における小型化、特に、フラッシュメモリの小型化の進行に伴って、３Ｖ程度のより小さいＶ
ＣＣ
電源が出現している
【０００４】
【発明が解決しようとする課題】
Ｖ
ＣＣ
がこのように低くなると、ブースト電圧Ｖ
ＢＳＴ
を制御ゲートへ供給するため電圧ブースト回路を使用する必要がある。
　「【０００６】
【発明の実施の形態】図１は、典型的なフラッシュメモリ１０を示す図である。フラッシュメモリ１０は、通常、たとえば、８×８個のコアセル又は浮遊ゲートトランジスタ１４のアレイを収容するブロック１２の形に配置される。
各ブロック１２は、ローカルＸデコーダ１６を含む。ローカルＸデコーダ１６の入力は、正側グローバルワード線ＰＧＷと、負側グローバルワード線ＮＧＷと、（図１では８本の）垂直ワード線ＡＶＷ
０
〜ＡＶＷ
７
である。ローカルＸデコーダ１６の出力は、ワード線ＷＬ
０
〜ＷＬ
７
であり、各出力は、ブロック１２内の各行のコアセル１４に対するワード線として利用される。
【０００７】
図２には、本発明によるローカルＸデコーダ１６の詳細が示されている。
【０００８】ＷＬ０のような１本のローカルワード線を選択すべき場合、ＰＧＷ及びＷＬＧはハイ状態になり、ＮＧＷはロー状態になる。このような条件で、ＡＶＷ０がロー状態からハイ状態に移る場合、ＷＬ０はＡＶＷ０のレベルまで上昇する。
ＡＶＷ
０
、ＷＬＧ及びＰＧＷは、図３に示されるようなブースト電圧源Ｖ
ＢＳＴ
から供給するのが一番よい。ブースト電圧発生器３０は、ノード３８でブーストキャパシタ３４と直列に接続され、ｎチャネルトランジスタ３６のゲート−ソース回路と並列に接続されたインバータ３２により構成される
　「【００１４】このように、ＡＴＤパルスの間に、ＮＧＷはハイ状態にさせられ、同時にＰＧＷが選択される。この期間中に、ローカルワード線ＷＬは、図２に示されたトランジスタ２４によってロー状態にさせられる。ＡＴＤパルスの終わりで、１本のＮＧＷ線が選択され、ロー状態に変化し、
図３に示されたＶ
ＢＳＴ
発生器は、昇圧されたＶ
ＢＳＴ
電圧を生ずる。これにより、図２に示されたローカルデコーダは、ローカルワード線ＷＬを駆動する準備が完了する。
　
　したがって、上記周知例には、外部から供給される電圧が低電圧化することに対応するために、ローカルＸデコーダ１６の駆動電源として、ブースト回路３０で生成したブースト電圧ＶＢＳＴを用いることが記載されているものと認められる。
　
（４−１−２−２）そして、半導体メモリに限らず半導体集積回路装置全般において、省エネルギーに資する低電圧化への対応は、当業者が当然に念頭に置いている技術課題であるから、引用発明において、低電圧化に対応するために、駆動電源として、外部から供給される電圧を昇圧したブースト電圧を用いることは、当業者が容易になし得たことである。
　そして、そのようにした場合においては、引用発明の「初期電圧」である「４．６Ｖ」も、ブーストされた電圧となることは自明であるから、引用発明において、補正発明のように、「初期電圧」を「ブースト電圧」とすることは、当業者が容易になし得たことである。
　したがって、相違点１−１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−１−３）相違点１−２について
　相違点１−２は、引用発明が「電圧昇圧回路１１０」を備えているのに対して、補正発明は「電圧昇圧回路１１０」に相当するものを備えていないことに起因するものである。
　そして、当該「電圧昇圧回路１１０」について、引用例には次の記載がある。
　
　「ここで、電圧昇圧回路１１０を設けた理由について説明する。
　もし電圧昇圧回路１１０が無いと、コンデンサ１００によって７．６Ｖまでいったん昇圧されたノードＮ１２の電圧は、接合リーク電流で下降し、ある時間経過すると、駆動回路７０で駆動される４．６Ｖになる。仮にノードＮ１２が４．６Ｖになった後、プリデコード信号を切換えると、選択されたワード線は、３．６Ｖまでしか駆動されない。このような不具合が生じないように、電圧昇圧回路１１０を用いてノードＮ１２の電圧を昇圧する必要がある。」（７ページ右下欄１１行〜８ページ左上欄１行）
　
　上記記載から、引用発明の「電圧昇圧回路１１０」は、ある程度の時間が経過した際におけるリーク電流による電圧降下を補償するために設けられたものであることが明らかである。
　したがって、当該記載を参酌すれば、引用発明において「電圧昇圧回路１１０」を省いたとしても、ある程度の時間が経過した際に昇圧電圧のリーク電流による電圧降下が生じ、信頼性は低下するものの、適用するメモリによっては支障なく動作するであろうこと（例えば、スペース的な制限がなく「コンデンサ１００」を大容量にできる場合には、「電圧昇圧回路１１０」を省いても支障なく動作するであろうこと）は、当業者であれば直ちに察知し得たことである。
　したがって、引用発明において、「電圧昇圧回路１１０」を省く構成とすることは、当業者が容易になし得たことである。
　そして、そのようにした場合においては、「より高いブースト電圧」が、補正発明のように「最終ブースト電圧」となることは自明である。
　よって、相違点１−２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−１−４）相違点１についてのまとめ
　以上、検討したとおりであるから、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
　上記（４−１−２）において検討したとおり、引用発明において、駆動電圧として、外部から供給される電圧をブーストした電圧、すなわち、補正発明の「本来のブースト電圧」に相当する電圧を用いることは、当業者が容易になし得たことである。
　そして、そのようにした場合においては、「前記共通の制御端子に印加され」る「駆動電圧」が、「イントリシック形ＮＭＯＳ８１を介し」た「本来のブースト電圧」、換言すれば「本来のブースト電圧」が入力される「イントリシック形ＮＭＯＳ８１」の出力電圧となることは自明である。
　ここにおいて、引用例の第５図における「Ｎ１３」の電圧が、時間＝０のときにほぼ５Ｖ（電源電圧Ｖｃｃの値）となっていることからみて、「本来のブースト電圧」が入力される「イントリシック形ＮＭＯＳ８１」の出力電圧は、「本来のブースト電圧」と同一か、完全に同一ではないとしてもほぼ等しい（しきい値による電圧降下があるとしても、せいぜい０．２Ｖ程度）ことが明らかである。
　そして、本願明細書及び図面を参照しても、補正発明において、「前記共通の制御端子に印加され」る電圧を「本来のブースト電圧」と完全に同一とすることによる格別の効果は見いだせない。
　したがって、引用発明において、「前記共通の制御端子に印加され」る「駆動電圧」を、補正発明のように「本来のブースト電圧」とすることは、当業者が容易になし得たことであるから、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３）判断についてのまとめ
　相違点１及び２については、以上のとおりであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２３年６月７日に提出された手続補正書による補正は前記のとおり却下されたので、本願の請求項１〜８に係る発明は、平成２２年５月７日に提出された手続補正書により補正された明細書、特許請求に範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜８に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、前記第２．１．に補正前の請求項１として記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開昭６４−３７７９７号公報（「引用例」）には、前記第２．４．（２）に記載したとおりの事項及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的事項を付加した発明である補正発明は、上記第２．４．において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。　
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。