【事件の表示】
　特願２００６−５４２５７１「シリサイド成長ドーパント雪かき効果の使用による，デバイス中に階段接合の形成」拒絶査定不服審判事件〔平成１７年　７月　７日国際公開，ＷＯ２００５／０６２３８７，平成１９年　５月２４日国内公表，特表２００７−５１３５１６〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　
　本願は，２００４年１０月２６日（パリ条約による優先権主張外国庁受理２００３年１２月３日，アメリカ合衆国）を国際出願日とする出願であって，平成２３年７月２６日付けで拒絶理由が通知され，これに対して，平成２４年２月２日に手続補正されたが，同年２月２１日付けで拒絶査定がされたところ，これに対して，同年６月２９日付けで拒絶査定不服審判の請求がされるとともに，同日付けで手続補正がされ，その後同年１０月１８日付けで審尋がされ，それに対して平成２５年１月２３日に回答書が提出されたものである。
　
第２ 補正の却下の決定
　
［補正の却下の決定の結論］
　平成２４年６月２９日付けの手続補正を却下する。
　
［理由］
１ 本件補正の内容
　平成２４年６月２９日付けの手続補正（以下「本件補正」という。）は，補正前の特許請求の範囲の請求項１〜１２を，補正後の特許請求の範囲の請求項１〜１２と補正するものであって，補正前後の特許請求の範囲は，以下のとおりである。
　
（補正前）
　「【請求項１】
　半導体基板を提供するステップと，
　前記半導体基板上にゲート絶縁層を形成するステップと，
　前記ゲート絶縁層上にゲートを形成するステップと，
　前記ゲートおよび前記ゲート絶縁層に隣接する前記半導体基板上に，側壁スペーサを形成するステップと，
　前記側壁スペーサに隣接する前記半導体基板上に，選択エピタキシャル成長により，厚くした層を形成するステップと，
　前記厚くした層の少なくとも一部分に，隆起したソース／ドレインドーパント注入領域を形成するステップと，
　前記隆起したソース／ドレインドーパント注入領域からのドーパントでリッチ化されたソース／ドレイン領域を当該シリサイド層の下に形成するために，前記隆起したソース／ドレインドーパント注入領域の少なくとも一部分に，シリサイド層を形成するステップと，
　シリサイド層の上に絶縁層をたい積するステップと，
　前記絶縁層において前記シリサイド層へのコンタクトを形成するステップと，　を含む，デバイスを形成する方法。
　　【請求項２】
…（中略）…
　　【請求項６】
　半導体基板と，
　前記半導体基板上のゲート絶縁層と，
　前記ゲート絶縁層上のゲートと，
　前記ゲートおよび前記ゲート絶縁層に隣接する前記半導体基板上の側壁スペーサと，
　前記側壁スペーサに隣接する前記半導体基板上のエピタキシャル成長により厚くした層と，
　前記エピタキシャル成長により厚くした層の少なくとも一部分中のシリサイド層と，
　前記隆起したソース／ドレインドーパント注入領域からのドーパントでリッチ化された，前記シリサイド層の下のソース／ドレイン領域と，
　前記シリサイド層上の絶縁層と，
　前記絶縁層における前記シリサイド層へのコンタクトと，
　を含む，デバイス。
　　【請求項７】
…（中略）…
　　【請求項８】
　前記エピタキシャル成長により厚くした層中の前記シリサイド層は，
　たい積された前記金属層の熱シリサイド化によって，ドーパントが注入されたエピタキシャル成長により厚くした層中に形成されるシリサイド層をさらに含む，請求項６記載のデバイス。
　　【請求項９】
…（中略）…
　　【請求項１１】
　半導体基板と，
　前記半導体基板上のゲート絶縁層と，
　前記ゲート絶縁層上のゲートと，
　前記ゲートおよび前記ゲート絶縁層に隣接する前記半導体基板上の側壁スペーサと，
　前記側壁スペーサおよび前記ゲートに隣接する前記半導体基板の表面上のエピタキシャル成長により厚くしたシリコン層と，を含み，前記エピタキシャル成長により厚くした層および前記半導体基板の隣接する上面はドーパント注入領域であって，
　前記エピタキシャル成長により厚くした層の少なくとも一部分中のシリサイド層と，
　前記隆起したソース／ドレインドーパント注入領域からのドーパントでリッチ化された前記シリサイド層の前記ソース／ドレイン領域と，を含み，前記ソース／ドレイン領域は，リッチ化のないドーパントのプロファイルよりも急峻であるドーパントプロファイルを有しており，
　前記ドーパントは，ヒ素，リン，アンチモン，ホウ素，インジウムおよびこれらの組み合わせからなる群から選択される材料であって，
　前記ゲート上のシリサイド層と，を含み，
　前記シリサイド層は，コバルト，ニッケル，チタン，ハフニウム，プラチナおよびこれらの組み合わせからなる群から選択される金属のシリサイドであって，
　前記シリサイド層上の絶縁層と，
　前記絶縁層における前記シリサイド層へのコンタクト，とを含む，デバイス。
　　【請求項１２】
…（後略）…」
　
（補正後）
　「【請求項１】
　半導体基板を提供するステップと，
　前記半導体基板上にゲート絶縁層を形成するステップと，
　前記ゲート絶縁層上にゲートを形成するステップと，
　前記ゲートおよび前記ゲート絶縁層に隣接する前記半導体基板上に，側壁スペーサを形成するステップと，
　前記側壁スペーサに隣接する前記半導体基板上に，ソース／ドレイン領域を形成する前に選択エピタキシャル成長により，厚くした層を形成するステップと，
　前記厚くした層の少なくとも一部分に，隆起したソース／ドレインドーパント注入領域を形成するステップと，
　前記隆起したソース／ドレインドーパント注入領域からのドーパントでリッチ化されたソース／ドレイン領域を当該シリサイド層の下に形成するために，前記隆起したソース／ドレインドーパント注入領域の少なくとも一部分に，シリサイド層を形成するステップと，
　シリサイド層の上に絶縁層をたい積するステップと，
　前記絶縁層において前記シリサイド層へのコンタクトを形成するステップと，
　を含む，デバイスを形成する方法。
　　【請求項２】
…（中略）…
　　【請求項６】
　半導体基板と，
　前記半導体基板上のゲート絶縁層と，
　前記ゲート絶縁層上のゲートと，
　前記ゲートおよび前記ゲート絶縁層に隣接する前記半導体基板上の側壁スペーサと，
　前記側壁スペーサに隣接する半導体基板上のエピタキシャル成長により厚くした層と，
　前記エピタキシャル成長により厚くした層の少なくとも一部分中のシリサイド層と，
　前記エピタキシャル成長により厚くした層にドーパントイオン注入をして形成された隆起したソース／ドレインドーパント注入領域からのドーパントでリッチ化された，前記シリサイド層の下のソース／ドレイン領域と，
　前記シリサイド層上の絶縁層と，
　前記絶縁層における前記シリサイド層へのコンタクトと，
　を含む，デバイス。
　　【請求項７】
…（中略）…
　　【請求項８】
　前記エピタキシャル成長により厚くした層中の前記シリサイド層は，
　たい積された金属層の熱シリサイド化によって，ドーパントが注入されたエピタキシャル成長により厚くした層中に形成されるシリサイド層をさらに含む，請求項６記載のデバイス。
　　【請求項９】
…（中略）…
　　【請求項１１】
　半導体基板と，
　前記半導体基板上のゲート絶縁層と，
　前記ゲート絶縁層上のゲートと，
　前記ゲートおよび前記ゲート絶縁層に隣接する前記半導体基板上の側壁スペーサと，
　前記側壁スペーサおよび前記ゲートに隣接する前記半導体基板の表面上のエピタキシャル成長により厚くしたシリコン層と，を含み，前記エピタキシャル成長により厚くした層および前記半導体基板の隣接する上面は隆起したソース／ドレインドーパント注入領域であって，　前記エピタキシャル成長により厚くした層の少なくとも一部分中のシリサイド層と，
　前記隆起したソース／ドレインドーパント注入領域からのドーパントでリッチ化された前記シリサイド層の前記ソース／ドレイン領域と，を含み，前記ソース／ドレイン領域は，リッチ化のないドーパントのプロファイルよりも急峻であるドーパントプロファイルを有しており，
　前記ドーパントは，ヒ素，リン，アンチモン，ホウ素，インジウムおよびこれらの組み合わせからなる群から選択される材料であって，
　前記ゲート上のシリサイド層と，を含み，
　前記シリサイド層は，コバルト，ニッケル，チタン，ハフニウム，プラチナおよびこれらの組み合わせからなる群から選択される金属のシリサイドであって，
　前記シリサイド層上の絶縁層と，
　前記絶縁層における前記シリサイド層へのコンタクト，とを含む，デバイス。
　　　【請求項１２】
…（後略）…」
　　
２ 補正事項の整理
　本件補正のうち，特許請求の範囲についての補正事項を整理すると，以下のとおりである。
　（補正事項１）
　補正前の請求項１の「選択エピタキシャル成長により，」を，補正後の請求項１の「ソース／ドレイン領域を形成する前に選択エピタキシャル成長により，」と補正すること。
　
　（補正事項２）
　補正前の請求項６の「前記半導体基板上のエピタキシャル成長により厚くした層」を，補正後の請求項６の「半導体基板上のエピタキシャル成長により厚くした層」と「前記」を削除する補正をすること。
　
　（補正事項３）
　補正前の請求項６の「隆起したソース／ドレインドーパント注入領域」を，補正後の請求項６の「エピタキシャル成長により厚くした層にドーパントイオン注入をして形成された隆起したソース／ドレインドーパント注入領域」と補正すること。
　
　（補正事項４）
　補正前の請求項８の「前記金属層」を，補正後の請求項８の「金属層」と「前記」を削除する補正をすること。
　
　（補正事項５）
　補正前の請求項１１「上面はドーパント注入領域」を，補正後の請求項１１の「上面は隆起したソース／ドレインドーパント注入領域」と補正すること。
　
３ 新規事項の追加の有無及び補正の目的の適否について
　
（１）新規事項の追加の有無及び補正の目的の適否について　
　ア　補正事項１について
　（ア）補正前の請求項１の「選択エピタキシャル成長」を「ソース／ドレイン領域を形成する前」とすることは，本願の願書に最初に添付した明細書（平成１８年７月２６日付け特許法第１８４条の４第１項の規定による翻訳文提出書に添付した翻訳文）に「図３は，側壁スペーサ２００およびゲート１０６に隣接する半導体基板１０２の表面上に厚くした層３００をＳＥＧにより形成した後の図２の構造を示す。」「図４は，このような隆起した構造を形成すべく，図３に示される構造にドーパントイオン注入４００を行っている状態を示す。  特に，このドーパントイオン注入４００は，厚くした層３００（図３）および隣接する半導体基板１０２の上面中に，隆起したＳ／Ｄドーパント注入領域４０２，４０４を形成する。」（段落【００２２】〜【００２３】）と記載されており，「ＳＥＧ」，すなわち「選択エピタキシャル成長」を，「Ｓ／Ｄドーパント注入領域４０２，４０４を形成する」，すなわち「ソース／ドレイン領域を形成する」前に行っていることが記載されているから，補正事項１は本願の願書に最初に添付した明細書，特許請求の範囲及び図面（以下「当初明細書等」という。）のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって，補正事項１の補正は，当初明細書等に記載された事項の範囲内においてなされたものであるから，特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすものである。　
　
　（イ）また，補正前の請求項１の「選択エピタキシャル成長」が，「ソース／ドレイン領域を形成する前」に行うという「デバイス」の形成工程に関する技術的限定を加えるものであるから，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
　イ　補正事項２，４について
　（ア）補正事項２，４は，それぞれ請求項６，８で初出の「半導体基板上のエピタキシャル成長により厚くした層」，「金属層」に「前記」という文言が記載されていたため不明りょうとなっていた記載を，「前記」という記載を削除することにより明りょうなものとするものであるから，特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明に該当する。
　
　（イ）また，当然，特許法第１７条の２第３項に規定する要件を満たすものである。
　
　ウ　補正事項３，５について
　（ア）補正前の請求項３の「隆起したソース／ドレインドーパント注入領域」を「エピタキシャル成長により厚くした層にドーパントイオン注入をして形成された」とすることは，本願の願書に最初に添付した明細書に「図３は，側壁スペーサ２００およびゲート１０６に隣接する半導体基板１０２の表面上に厚くした層３００をＳＥＧにより形成した後の図２の構造を示す。」「図４は，このような隆起した構造を形成すべく，図３に示される構造にドーパントイオン注入４００を行っている状態を示す。　特に，このドーパントイオン注入４００は，厚くした層３００（図３）および隣接する半導体基板１０２の上面中に，隆起したＳ／Ｄドーパント注入領域４０２，４０４を形成する。」（段落【００２２】〜【００２３】）と記載されているから，補正事項３は本願の願書に最初に添付した明細書，特許請求の範囲及び図面のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　
　（イ）また，補正前の請求項５の「ドーパント注入領域」を「隆起したソース／ドレインドーパント注入領域」とすることは，前記ウ（ア）に記載したとおり，本願の願書に最初に添付した明細書（段落【００２２】〜【００２３】）に記載されているから，補正事項５は本願の願書に最初に添付した明細書，特許請求の範囲及び図面のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって，補正事項３，５の補正は，当初明細書等に記載された事項の範囲内においてなされたものであるから，特許法第１７条の２第３項に規定する要件を満たすものである。　
　
　（ウ）補正事項３は，補正前の請求項６の「隆起したソース／ドレインドーパント注入領域」を，「エピタキシャル成長により厚くした層にドーパントイオン注入をして形成された」ものと，また補正事項５は，補正前の１１「ドーパント注入領域」を，補正後の請求項１１の「上面」が「隆起した」ものであると，技術的限定を加えるものであるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（３）小括
　ア　以上検討したとおりであるから，本件補正のうち特許請求の範囲についての補正は特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　
　イ　そして，本件補正は，特許法第１７条の２第４項第２号に掲げる事項を目的とするものに該当する補正を含むものであるから，本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か，すなわち，本件補正がいわゆる独立特許要件を満たすものであるか否かにつき，以下において更に検討する。
　
４ 独立特許要件について
 　
（１）補正発明
　本件補正による補正後の請求項１〜１２に係る発明は，本件補正により補正された明細書，特許請求の範囲及び図面の記載からみて，その特許請求の範囲の請求項１〜１２に記載されている事項により特定されるとおりのものであり，そのうちの請求項１に係る発明（以下「補正発明」という。）は，請求項１に記載されている事項により特定されるものであり，再掲すると以下のとおりのものである。
　
　「半導体基板を提供するステップと，
　前記半導体基板上にゲート絶縁層を形成するステップと，
　前記ゲート絶縁層上にゲートを形成するステップと，
　前記ゲートおよび前記ゲート絶縁層に隣接する前記半導体基板上に，側壁スペーサを形成するステップと，
　前記側壁スペーサに隣接する前記半導体基板上に，ソース／ドレイン領域を形成する前に選択エピタキシャル成長により，厚くした層を形成するステップと，
　前記厚くした層の少なくとも一部分に，隆起したソース／ドレインドーパント注入領域を形成するステップと，
　前記隆起したソース／ドレインドーパント注入領域からのドーパントでリッチ化されたソース／ドレイン領域を当該シリサイド層の下に形成するために，前記隆起したソース／ドレインドーパント注入領域の少なくとも一部分に，シリサイド層を形成するステップと，
　シリサイド層の上に絶縁層をたい積するステップと，
　前記絶縁層において前記シリサイド層へのコンタクトを形成するステップと，
　を含む，デバイスを形成する方法。」
　
（２）引用例の記載及び引用例に記載された発明
　ア　引用例の記載
　本願の優先権主張の日前に日本国内において頒布され，原査定の根拠となった拒絶の理由において引用された特開平４−２９１９２９号公報（以下「引用例」という。）には，「半導体装置の製造方法」に関して，図１〜２とともに以下の記載がある（なお，下線は当合議体にて付加したものである。）。
　
　（ア）「【０００２】
【産業上の利用分野】本発明は，
金属シリサイドにより低抵抗化した高濃度不純物層を有する半導体装置の製造方法
【０００３】
【従来の技術】
半導体集積回路の素子の微細化，高集積化により，浅い不純物拡散層を高精度に形成する技術がますます重要になっている。例えば，各種メモリ等に用いられるサブミクロンの微細ＭＯＳトランジスタでは，ソース，ドレイン拡散層は接合耐圧やパンチスルー耐圧を十分なものとするために，極めて浅いものが要求される。
　
　（イ）「【０００６】そこで浅い
不純物拡散層の低抵抗化の技術として，拡散層表面に金属シリサイド膜を形成する方法が注目されている。特に，ソース，ドレイン拡散層等に自己整合された状態で選択的にシリサイド膜を形成する，所謂サリサイド(self-aligned silicide )技術が有望視されている
　
　（ウ）「【００１７】
【課題を解決するための手段】
本発明の方法は，第１導電型半導体基板の絶縁膜で囲まれた領域に選択的に半導体層を成長させる工程と，この半導体層に第２導電型不純物をドープする工程と，半導体層表面に金属膜を堆積形成する工程と，基板の裏面が表面より高温になる温度勾配を持たせて熱処理を行って金属膜と半導体層を反応させて半導体層表面部に金属シリサイド膜を形成すると同時に，この金属シリサイド膜下に第２導電型の高濃度不純物層を形成する工程とを備えたことを特徴とする
【００１８】
【作用】本発明の方法によれば，シリサイド化の熱処理工程で基板内に温度勾配を与えることによって，その熱処理が比較的低温であっても，形成されるシリサイド膜の下の半導体層に高濃度に不純物を偏析させることができる。その不純物濃度は，通常の熱平衡で得られる固溶度よりも高いものとする事ができる。したがって従来のサリサイド技術では得られなかった高濃度で浅い不純物層を高精度に形成することができる。」
　
　（エ）「【００２０】
【実施例】以下，図面を参照しながら実施例を説明する。
【００２１】図１および図２は，本発明をＬＤＤ構造の
ＭＯＳトランジスタの製造
【００２２】図１(a)に示すように，例えば面方位（１００），
比抵抗４〜５Ωｃｍのｎ型シリコン基板１を用い
続いて，熱酸化によって１０nmのゲート酸化膜３を形成し，この上に１００nmの不純物ドープ多結晶シリコン膜４，３００nmのタングステン・シリサイド膜５を順次形成
反応性イオンエッチング法によりエッチングして，ゲート電極をパターン形成する
【００２３】次に，形成されたゲート電極をマスクとして，
Ｂイオンをイオン注入して，ソース，ドレイン領域に低濃度ｐ型不純物層７（７１　，７２　）を形成
【００２４】その後，図１(b)に示すように，
ゲート電極部側壁に厚み１００nm程度のシリコン酸化膜８を形成する
側壁酸化膜８は，全面に１５０nmのシリコン酸化膜をＣＶＤ法により堆積した後，異方性ドライエッチングにより全面エッチングすることにより得られる
【００２５】次に，図１(c)に示すように，
基板が露出しているソース，ドレイン領域のｐ型層７表面にＣＶＤ法で選択的に単結晶シリコン層９（９１　，９２　）をエピタキシャル成長させる
シリコン層９には，その後Ｂイオンを高濃度にイオン注入する。イオン注入条件は例えば，加速電圧４ｋｅＶ，ドーズ量１×１０
15
／cm
2
とする。このＢドープは，シリコン層９の成長時に同時に行うこともできる
【００２６】その後，図２(a)に示すように，全面に厚さ３０nmのＮｉ膜１０を蒸着により形成する
【００２７】続いて，熱処理を行ってＮｉ膜１０とこれが接している
ｐ型層９のシリコンとを反応させて，図２(b)に示すように厚さ１００nm程度のシリサイド（ＮｉＳｉ２）膜１１（１１1，１１2）を形成する
【００２８】これらの熱処理工程で重要なことは，上述の熱処理温度が基板裏面の温度であって，基板表面側すなわちＮｉ膜１０が形成されている側の温度はこれより５０〜１００℃低い状態とすること，換言すれば基板内部に厚み方向に温度勾配を持たせることである。この温度勾配を与えた熱処理を行うことによって，
シリサイド化と同時におこるシリコン層９内の不純物再分布について，不純物はシリサイド化の界面近傍のシリコン層９に偏析し易い条件となる。すなわち，シリサイド化の際，シリコン層９のシリサイド化領域から掃き出された不純物はシリコン層９側のシリサイド化界面近傍に偏析しやすくなる
　
　（オ）「【００３８】本発明は上記実施例に限られるものではない。たとえば実施例では，ソース，ドレイン領域に形成したシリコン層上に形成するシリサイド膜形成用の金属としてＮｉを用いたが，Ｃｏ，Ｐｄ，Ｐｔ等の他の金属を用いることができる。第２の実施例で用いたＳｎ層は，他の低融点金属たとえば，Ｐｂ，Ｇａ，Ｉｎ等を用いることもできる。
また実施例では，ＬＤＤ構造のＭＯＳトランジスタを説明したが，低濃度層を持たない通常のＭＯＳトランジスタにおいて，ソース，ドレイン領域をシリサイド膜とその下に高濃度層を持つ構造とする場合にも，有効である
　
　イ　引用発明の認定　
　以上を総合すると，引用例には，以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「ｎ型シリコン基板１を用い，
続いて，熱酸化によって１０nmのゲート酸化膜３を形成し，
この上に１００nmの不純物ドープ多結晶シリコン膜４，３００nmのタングステン・シリサイド膜５を順次形成し，反応性イオンエッチング法によりエッチングして，ゲート電極をパターン形成し，
Ｂイオンをイオン注入して，ソース，ドレイン領域に低濃度ｐ型不純物層７（７１　，７２　）を形成し，
全面に１５０nmのシリコン酸化膜をＣＶＤ法により堆積した後，異方性ドライエッチングにより全面エッチングすることにより，ゲート電極部側壁に厚み１００nm程度のシリコン酸化膜８を形成し，
基板が露出しているソース，ドレイン領域のｐ型層７表面にＣＶＤ法で選択的に単結晶シリコン層９（９１　，９２　）をエピタキシャル成長させ，
シリコン層９には，その後Ｂイオンを高濃度にイオン注入し，
　その後，全面に厚さ３０nmのＮｉ膜１０を蒸着により形成し，ｐ型層９のシリコンとを反応させて，図２(b)に示すように厚さ１００nm程度のシリサイド（ＮｉＳｉ２）膜１１（１１1，１１2）を形成する
ＭＯＳトランジスタの製造方法」
　
（３）対比
　以下に，補正発明と引用発明とを対比する。
ア　引用発明の「ｎ型シリコン基板１を」用意するステップは，補正発明の「半導体基板を提供するステップ」に相当し，引用発明の「熱酸化によって１０nmのゲート酸化膜３を形成」するステップは，補正発明の「前記半導体基板上にゲート絶縁層を形成するステップ」に相当し，引用発明の「この上に１００nmの不純物ドープ多結晶シリコン膜４，３００nmのタングステン・シリサイド膜５を順次形成し，反応性イオンエッチング法によりエッチングして，ゲート電極をパターン形成」するステップは，補正発明の「前記ゲート絶縁層上にゲートを形成するステップ」に相当する。
　
イ　また，引用発明において，ゲート電極部側壁に形成されているシリコン酸化膜８がゲート電極部の側壁として，ゲート及びゲート絶縁層に隣接する半導体基板の上に形成されていることは，図１（b）を見ても明らかであるから，引用発明の「全面に１５０nmのシリコン酸化膜をＣＶＤ法により堆積した後，異方性ドライエッチングにより全面エッチングすることにより，ゲート電極部側壁に厚み１００nm程度のシリコン酸化膜８を形成」するステップは，補正発明の「前記ゲートおよび前記ゲート絶縁層に隣接する前記半導体基板上に，側壁スペーサを形成するステップ」に相当する。
　
ウ　引用発明の「基板が露出しているソース，ドレイン領域のｐ型層７表面」は，図１（ｃ）も参酌すると，補正発明の「側壁スペーサに隣接する前記半導体基板上」に相当することがわかる。
　したがって，引用発明の「基板が露出しているソース，ドレイン領域のｐ型層７表面にＣＶＤ法で選択的に単結晶シリコン層９（９１　，９２　）をエピタキシャル成長させ」るステップは，補正発明の「前記側壁スペーサに隣接する前記半導体基板上に，ソース／ドレイン領域を形成する前に選択エピタキシャル成長により，厚くした層を形成するステップ」とは，「前記側壁スペーサに隣接する前記半導体基板上に，」「選択エピタキシャル成長により，厚くした層を形成するステップ」である点で共通する。
　
エ　引用発明の「シリコン層９には，その後Ｂイオンを高濃度にイオン注入」するステップにおいては，エピタキシャル成長したシリコン層９に，イオン注入により，ソース／ドレインが形成されていることは明らかであるから，当該ステップは補正発明の「前記厚くした層の少なくとも一部分に，隆起したソース／ドレインドーパント注入領域を形成するステップ」に相当する。
　
オ　上記４（２）ア（エ）によれば，「シリサイド化の際，シリコン層９のシリサイド化領域から掃き出された不純物はシリコン層９側のシリサイド化界面近傍に偏析しやすくなる」ことから，引用発明において，シリサイド化した後に，シリサイド層の下にドーパントが偏析してリッチになる部分ができていることが分かるから，引用発明の「全面に厚さ３０nmのＮｉ膜１０を蒸着により形成し，ｐ型層９のシリコンとを反応させて，図２(b)に示すように厚さ１００nm程度のシリサイド（ＮｉＳｉ２）　膜１１（１１１，１１２）を形成する」ステップは，補正発明の「前記隆起したソース／ドレインドーパント注入領域からのドーパントでリッチ化されたソース／ドレイン領域を当該シリサイド層の下に形成するために，前記隆起したソース／ドレインドーパント注入領域の少なくとも一部分に，シリサイド層を形成するステップ」に相当する。
　
カ　引用発明の「ＭＯＳトランジスタの製造方法」は，ＭＯＳトランジスタは半導体デバイスであることは当業者にとって明らかであるから，補正発明の「デバイスを形成する方法」に相当する。
　
（一致点）
　したがって，補正発明と引用発明とは，
　「半導体基板を提供するステップと，
　前記半導体基板上にゲート絶縁層を形成するステップと，
　前記ゲート絶縁層上にゲートを形成するステップと，
　前記ゲートおよび前記ゲート絶縁層に隣接する前記半導体基板上に，側壁スペーサを形成するステップと，
　前記側壁スペーサに隣接する前記半導体基板上に，厚くした層を形成するステップと，
　前記厚くした層の少なくとも一部分に，隆起したソース／ドレインドーパント注入領域を形成するステップと，
　前記隆起したソース／ドレインドーパント注入領域からのドーパントでリッチ化されたソース／ドレイン領域を当該シリサイド層の下に形成するために，前記隆起したソース／ドレインドーパント注入領域の少なくとも一部分に，シリサイド層を形成するステップと，
　を含む，デバイスを形成する方法。」
　である点で一致し，以下の点で相違する。
　
（相違点１）
　補正発明は，「ソース／ドレイン領域を形成する前に選択エピタキシャル成長により，厚くした層を形成」しているのに対し，引用発明は，「Ｂイオンをイオン注入して，ソース，ドレイン領域に低濃度ｐ型不純物層７（７１　，７２　）を形成し」た後に，シリコン層９を選択的にエピタキシャル成長させている点。
　
（相違点２）
　補正発明は，「シリサイド層の上に絶縁層をたい積するステップと，
　前記絶縁層において前記シリサイド層へのコンタクトを形成するステップ」を有しているのに対して，引用発明は，これらのステップが特定されていない点。
　
（４）判断 
　ア　相違点１について 
　（ア）　まず，「ＬＤＤ構造のＭＯＳトランジスタ」も「低濃度層を持たない通常のＭＯＳトランジスタ」も，どちらのトランジスタ構造も周知の技術である。
　（イ）　また，上記４（２）ア（オ）によれば，「ソース，ドレイン領域をシリサイド膜とその下に高濃度層を持つ構造」の製造方法は，引用発明の実施例である「ＬＤＤ構造のＭＯＳトランジスタ」のみならず「低濃度層を持たない通常のＭＯＳトランジスタ」にも適用が可能であることが分かる。
　（ウ）　そして，引用発明における選択的なエピタキシャル成長の前のイオン注入による低濃度ｐ型不純物層７がＬＤＤ領域であることは，当業者にとって明らかであり，そして，低濃度層を持たない通常のＭＯＳトランジスタの製造工程は，ＬＤＤ構造のＭＯＳトランジスタの製造工程から，低濃度の不純物をイオン注入するというＬＤＤ領域の形成工程を省略すればよいことも当業者にとって明らかである。
　（エ）　以上から，引用発明において，ＬＤＤ構造のＭＯＳトランジスタに換えて，ＬＤＤ構造を持たない通常のＭＯＳトランジスタとし，そのためＬＤＤ領域の形成工程を省き，補正発明のようにソース／ドレイン領域を形成する前に選択エピタキシャル成長により，厚くした層を形成するようにすることは，当業者が容易になし得たことである。
　
　イ　相違点２について
　（ア）　ソース，ドレイン領域の上に絶縁層を堆積すること，絶縁層にコンタクトホールを形成し，ソース，ドレイン領域へのコンタクトを形成することは，以下の周知例１，２にも記載されているように周知の技術である。
　
　ａ　周知例１：特開平８−２５０７２１号公報
　　本願の優先権主張の日前に日本国内において頒布された特開平８−２５０７２１号公報には，図１０〜１１とともに以下の記載がある
　（ａ）「【０００３】図１０および１１に半導体集積回路の基本単位となるＭＩＳ（金属−絶縁膜−半導体）型素子の
一つのＭＯＳＦＥＴ（金属−酸化膜−半導体構造の電界効果トランジスタ）の従来の製造方法を説明するため、工程順に示した主要工程における断面図である
【０００４】先ず、ｐ型のシリコン基板２を熱酸化して表面に膜厚が０．５〜０．８μｍの酸化膜１８を形成する〔図１０（ａ）〕。次に、通常のフォトエッチングにより、ＭＯＳＦＥＴ形成領域の熱酸化膜１８を除去・開口する〔同図（ｂ）〕。前処理により、開口部（およびウェハ全面）を清浄にした後、熱酸化により開口部に薄いゲート酸化膜９を形成する〔同図（ｃ）〕。
【０００５】引き続き、減圧ＣＶＤ法により多結晶シリコン膜１９を０．５μｍ堆積させる〔同図（ｄ）〕。その後、通常のフォトエッチングにより、ゲート電極１０となる部分以外の多結晶シリコン膜１９をエッチング除去する〔同図（ｅ）〕。次に、酸化膜１８およびゲート電極１０で覆われた部分以外のシリコン基板２に燐イオン６を注入する〔図１１（ａ）〕。
【０００６】更に、熱処理を施すことにより、ｎ型のソース領域７およびドレイン領域８がゲート電極１０に対して自己整合的に形成される〔同図（ｂ）〕。
引き続きＣＶＤ酸化膜の絶縁膜５で保護する〔同図（ｃ）〕。その後、必要な部分に電気的接続を行うためのコンタクトホール形成とＡｌ合金膜形成により、ソース電極１１、ドレイン電極１２およびゲート金属電極１３を設け、ＭＯＳＦＥＴが完成する〔同図（ｄ）〕
　
　ｂ　周知例２：特開２０００−１８３３１３号公報
　　本願の優先権主張の日前に日本国内において頒布された特開２０００−１８３３１３号公報には，図９〜１１とともに以下の記載がある
　（ａ）「【００６７】次に、
図９に示すように、半導体基板１上にＣＶＤ法で膜厚６００nm程度の酸化シリコン膜２０を堆積し
【００６８】次に、図１０に示すように、メモリセル選択用
ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域１０）の上部の窒化シリコン膜１６をドライエッチングすることにより、ソース、ドレイン（ｎ型半導体領域１０）の一方の上部にコンタクトホール２２を形成し、他方の上部にコンタクトホール２３を形成する
【００６９】次に、
図１１に示すように、上記コンタクトホール２２、２３の内部にプラグ２４を形成する
　
　（イ）　したがって，引用発明において，上記周知の技術を勘案し，絶縁層を堆積するステップ及びコンタクトを形成するステップを付け加えることは，当業者が適宜なし得たことである。
　
　ウ　判断についてのまとめ 
　以上検討したとおり，補正発明は，当業者における周知の技術を勘案することにより，引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。 
　
（５）独立特許要件についてのまとめ
　本件補正は，補正後の特許請求の範囲により特定される発明が特許出願の際独立して特許を受けることができるものではないから，特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しないものである。 
　
（６）補正の却下の決定についてのむすび 
　以上のとおり，本件補正は，特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから，特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。 
　
第３　本願発明 
　
　本件補正は上記のとおり却下されたので，本願の請求項１〜１２に係る発明は，平成２４年２月２日付けの手続補正により補正された明細書及び図面の記載からみて，その特許請求の範囲１〜１２記載されている事項により特定されるとおりのものであり，そのうちの請求項１に係る発明（以下「本願発明」という。）は，請求項１に記載されている事項により特定される以下のとおりのものである。
　
「半導体基板を提供するステップと，
　前記半導体基板上にゲート絶縁層を形成するステップと，
　前記ゲート絶縁層上にゲートを形成するステップと，
　前記ゲートおよび前記ゲート絶縁層に隣接する前記半導体基板上に，側壁スペーサを形成するステップと，
　前記側壁スペーサに隣接する前記半導体基板上に，選択エピタキシャル成長により，厚くした層を形成するステップと，
　前記厚くした層の少なくとも一部分に，隆起したソース／ドレインドーパント注入領域を形成するステップと，
　前記隆起したソース／ドレインドーパント注入領域からのドーパントでリッチ化されたソース／ドレイン領域を当該シリサイド層の下に形成するために，前記隆起したソース／ドレインドーパント注入領域の少なくとも一部分に，シリサイド層を形成するステップと，
　シリサイド層の上に絶縁層をたい積するステップと，
　前記絶縁層において前記シリサイド層へのコンタクトを形成するステップと，
　を含む，デバイスを形成する方法。」
　
第４ 引用例に記載された発明 
　
　引用例には，上記第２，４（２）イに記載したとおり，引用発明が記載されている。 
　
第５ 判断 
　
　本願発明は，補正発明から，上記第２，２に記載した補正事項１についての補正によりなされた技術的限定を省いたものである。　 
　そうすると，第２，４（４）において検討したとおり，補正発明は，周知の技術を勘案することにより，引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，補正発明から補正事項１の技術的限定を省いた本願発明についても，当然に，周知の技術を勘案することにより，引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって，本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
第６ むすび 
　
　以上のとおり，本願の請求項１に係る発明は特許法第２９条第２項の規定により特許を受けることができないものであるから，他の請求項に係る発明について検討するまでもなく，本願は拒絶をすべきものである。 
　
　よって，結論のとおり審決する。