【事件の表示】
　特願２００６−５５３３４０「埋め込みガードリング及び耐放射線性分離構造並びにその製造方法」拒絶査定不服審判事件〔平成１７年　９月　１日国際公開、ＷＯ２００５／０７９４００、平成１９年　８月１６日国内公表、特表２００７−５２３４８１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１７年２月１５日（パリ条約に基づく優先権主張　外国庁受理２００４年２月１７日、米国）を国際出願日とする出願であって、平成２２年１０月１８日付けの拒絶理由通知に対して平成２３年４月２５日に意見書及び手続補正書が提出され、同年６月１３日付けの拒絶理由通知（最後）に対して同年１２月２１日に意見書及び手続補正書が提出されたが、平成２４年２月３日に、平成２３年１２月２１日に提出された手続補正書による補正の却下の決定がなされ、同日付けで拒絶査定がなされた。
　そして、平成２４年６月７日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年８月２２日付けで審尋がなされ、平成２５年２月２１日に回答書が提出された。
　
第２　補正の却下の決定
　
［補正の却下の決定の結論］
　平成２４年６月７日に提出された手続補正書による補正を却下する。
　
［理由］
１　補正の内容
　平成２４年６月７日に提出された手続補正書による補正（以下「本件補正」という。）は、平成２３年４月２５日に提出された手続補正書により補正された本件補正前（以下「本件補正前」という）の特許請求の範囲の請求項１〜２４を補正して、本件補正後の特許請求の範囲の請求項１〜２１とするものであり、本件補正前の請求項１及び本件補正後の請求項１については、以下のとおりである。
　
（補正前）
「【請求項１】
　第１導電型を有する基板と、
　前記第１導電型を有する第１ウェルであって、前記第１ウェルの上面に隣接する第１ウェル接触領域が含まれる、該第１ウェルと、
　複数のトランジスタであって、前記複数のトランジスタのなかの少なくとも１つが、
　　前記第１ウェル内に形成され、
　　ソース領域と、
　　ドレイン領域と、
　　前記ソース領域と前記ドレイン領域との間に配置されたチャネル領域とを有し、
　　前記ソース領域は、前記ソース領域と前記チャネル領域との間の界面において第１の幅を有し、
　　前記ドレイン領域は、前記ドレイン領域と前記チャネル領域との間の界面において第２の幅を有し、
　　前記チャネル領域が、チャネル長さと前記第１の幅及び前記第２の幅のいずれよりも広い第３の幅とを有することにより、少なくとも１つのチャネル伸長部を形成し、当該少なくとも１つのチャネル伸長部は前記ソース領域と前記ドレイン領域との間に前記チャネル長さよりも長い正味のチャネルエッジ長さを提供する、該複数のトランジスタと、
　前記第１導電型を有し、前記第１ウェルの下に配置され、前記複数のトランジスタの下に連続して延び、第１基板不純物濃度よりも高い埋め込み層不純物濃度を更に含む埋め込み層と、
　前記埋め込み層と、前記第１ウェル接触領域及び前記基板の上側表面に形成された基板表面端子のいずれかとの間に延びる垂直導体と
を含むことを特徴とする半導体デバイス。」
　
（補正後）
「【請求項１】
　第１導電型を有する基板と、
　前記第１導電型を有する第１ウェルであって、前記第１ウェルの上面に隣接する第１ウェル接触領域が含まれる、該第１ウェルと、
　第２導電型を有する第２ウェルであって、前記第１ウェルに横方向に並置された、該第２ウェルと、
　複数のトランジスタであって、前記複数のトランジスタのなかの少なくとも１つが、
　　前記第１ウェル内に形成され、
　　ソース領域と、
　　ドレイン領域と、
　　前記ソース領域と前記ドレイン領域との間に配置されたチャネル領域とを有し、
　　前記ソース領域は、前記ソース領域と前記チャネル領域との間の界面において第１の幅を有し、
　　前記ドレイン領域は、前記ドレイン領域と前記チャネル領域との間の界面において第２の幅を有し、
　　前記チャネル領域が、チャネル長さと前記第１の幅及び前記第２の幅のいずれよりも広い第３の幅とを有することにより、少なくとも１つのチャネル伸長部を形成し、当該少なくとも１つのチャネル伸長部は前記ソース領域と前記ドレイン領域との間に前記チャネル長さよりも長い正味のチャネルエッジ長さを提供する、該複数のトランジスタと、
　前記第１導電型を有し、前記第１ウェル及び前記第２ウェルの両方の下の離隔した位置で連続して延在し、前記複数のトランジスタの下に連続して延び、第１基板不純物濃度よりも高い不純物濃度を有する埋め込み層であって、前記埋め込み層は、前記第２ウェルの下において、前記第２ウェルのカウンタードープを防止する、該埋め込み層と、
　前記埋め込み層と、前記第１ウェル接触領域との間に延びる垂直導体であって、前記垂直導体は、前記第１導電型である垂直不純物領域を含み、前記垂直不純物領域は、前記第１基板不純物濃度よりも高い不純物濃度を有する、該垂直導体とを含むことを特徴とする半導体デバイス。」  
　
２　補正事項の整理
　本件補正による補正事項のうち請求項１についての補正事項を整理すると、次のとおりである。
〈補正事項１〉
　本件補正前の請求項１の「前記第１導電型を有する第１ウェルであって、前記第１ウェルの上面に隣接する第１ウェル接触領域が含まれる、該第１ウェルと」を、本件補正後の請求項１の「前記第１導電型を有する第１ウェルであって、前記第１ウェルの上面に隣接する第１ウェル接触領域が含まれる、該第１ウェルと、
　第２導電型を有する第２ウェルであって、前記第１ウェルに横方向に並置された、該第２ウェルと」とすること。
　
〈補正事項２〉
　本件補正前の請求項１の「前記第１導電型を有し、前記第１ウェルの下に配置され、前記複数のトランジスタの下に連続して延び、第１基板不純物濃度よりも高い埋め込み層不純物濃度を更に含む埋め込み層と」を、本件補正後の請求項１の「前記第１導電型を有し、前記第１ウェル及び前記第２ウェルの両方の下の離隔した位置で連続して延在し、前記複数のトランジスタの下に連続して延び、第１基板不純物濃度よりも高い不純物濃度を有する埋め込み層であって、前記埋め込み層は、前記第２ウェルの下において、前記第２ウェルのカウンタードープを防止する、該埋め込み層と」とすること。
　
〈補正事項３〉
　本件補正前の請求項１の「前記埋め込み層と、前記第１ウェル接触領域及び前記基板の上側表面に形成された基板表面端子のいずれかとの間に延びる垂直導体と」を、本件補正後の請求項１の「前記埋め込み層と、前記第１ウェル接触領域との間に延びる垂直導体であって、前記垂直導体は、前記第１導電型である垂直不純物領域を含み、前記垂直不純物領域は、前記第１基板不純物濃度よりも高い不純物濃度を有する、該垂直導体と」とすること。
　
３　新規事項の追加の有無及び補正の目的の適否についての検討
（１）上記補正事項１は、本件補正前の請求項１の「半導体デバイス」が、「第１ウェル」に加えて「第２導電型を有する第２ウェルであって、前記第１ウェルに横方向に並置された、該第２ウェル」を有することを限定するものであるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項１により補正された部分は、本願の願書に最初に添付した特許請求の範囲と図面（以下それぞれ「当初特許請求の範囲」と「当初図面」という。また、本願の願書に最初に添付した明細書を「当初明細書」といい、本願の願書に最初に添付した明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。）には、以下のように記載されている。
　
・「前記第２ウェルが前記埋め込み層の上に配置され、第２導電型を有する第２ウェルを更に含むことを特徴とする請求項１に記載の半導体デバイス。」（当初特許請求の範囲の【請求項１４】）
・当初図面の図３において、「Ｎウェル／ベース」が、「Ｐウェル／ベース」の横方向に並置されている様子を見て取ることができる。なお、上記「Ｐウェル／ベース」及び「Ｎウェル／ベース」は、それぞれ、請求項１に記載の「第１ウェル」及び「第２ウェル」に相当している。
　
　よって、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（２）上記補正事項２は、本件補正前の請求項１の「埋め込み層」が、「前記第１ウェル及び前記第２ウェルの両方の下の離隔した位置で連続して延在し」、「前記第２ウェルの下において、前記第２ウェルのカウンタードープを防止する」ことを限定するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、上記補正事項２は、本件補正前の請求項１の「第１基板不純物濃度よりも高い埋め込み層不純物濃度を更に含む」を「第１基板不純物濃度よりも高い不純物濃度を有する」と補正するものであるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　したがって、補正事項２は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項２により補正された、「埋め込み層」が「前記第１ウェル及び前記第２ウェルの両方の下の離隔した位置で連続して延在し」、「前記第２ウェルの下において、前記第２ウェルのカウンタードープを防止する」点に関して、当初明細書等には以下のように記載されている。
　
・「図３の例では、ＨＤＢＬ層３００はｐ−基板と同じ導電型のヘビードープ領域であり、イオン注入によってデバイスの能動素子領域の下に配置される。・・・（途中省略）・・・。埋め込み層は通常十分深く注入されるので、最終的な（すべての熱処理後の）ドーパントプロファイルは反対の伝導率のレトログレードウェルをカウンタードープせず、伝導率は低いウェル基板降伏電圧となる。」（当初明細書の段落【００２９】）
・「前記第２ウェルが前記埋め込み層の上に配置され、第２導電型を有する第２ウェルを更に含むことを特徴とする請求項１に記載の半導体デバイス。」（当初特許請求の範囲の【請求項１４】）
・当初図面の図３には、埋め込み層３００が、Ｐウェル／ベース及びＮウェル／ベースの両方の下の離隔した位置で連続して延在している様子が見て取れる。
　
  よって、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（３）上記補正事項３は、本件補正前の請求項１の「垂直導体」の存在箇所について、「前記埋め込み層と、前記第１ウェル接触領域及び前記基板の上側表面に形成された基板表面端子のいずれかとの間に延びる」と択一的に記載されていたものを、択一的に記載された一方の「前記基板の上側表面に形成された基板表面端子」を削除するとともに、「垂直導体」が「前記第１導電型である垂直不純物領域を含み、前記垂直不純物領域は、前記第１基板不純物濃度よりも高い不純物濃度を有する」点で技術的に限定するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項３は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項３により補正された、「垂直導体」が「前記第１導電型である垂直不純物領域を含み、前記垂直不純物領域は、前記第１基板不純物濃度よりも高い不純物濃度を有する」点に関して、当初明細書等には、以下のように記載されている。
　
・「１実施形態では、垂直導体３１０は基板と同じ導電型を有するが、一般的に不純物濃度を基板よりも大きな不純物濃度を有する垂直不純物領域として形成される。」（当初明細書の段落【００３１】）
・「前記垂直導体が、前記埋め込み層と前記第１ウェル接触領域との間に伸び、前記垂直導体が、前記第１導電型を有し且つ前記第１基板不純物濃度よりも高い垂直不純物領域不純物濃度を含むことを特徴とする請求項１に記載の半導体デバイス。」（当初特許請求の範囲の【請求項２５】）
　
　よって、補正事項３は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（４）新規事項の追加の有無及び補正の目的の適否についての検討のまとめ
　以上検討したとおり、上記補正事項１〜３は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか（平成１８年法律５５号改正附則３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項（以下「特許法第１２６条第５項」という。）に規定する独立特許要件を満たすか）否かを、更に検討する。
　
４　独立特許要件を満たすか否かの検討
（１）本願補正発明
　本件補正による補正後の請求項１〜２１に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜２１に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願補正発明」という。）は、補正後の請求項１に記載されている事項により特定される、上記「１　補正の内容」に補正後の請求項１として記載したとおりのものであり、再掲すると次のとおりである。
　
【本願補正発明】
「【請求項１】
　第１導電型を有する基板と、
　前記第１導電型を有する第１ウェルであって、前記第１ウェルの上面に隣接する第１ウェル接触領域が含まれる、該第１ウェルと、
　第２導電型を有する第２ウェルであって、前記第１ウェルに横方向に並置された、該第２ウェルと、
　複数のトランジスタであって、前記複数のトランジスタのなかの少なくとも１つが、
　　前記第１ウェル内に形成され、
　　ソース領域と、
　　ドレイン領域と、
　　前記ソース領域と前記ドレイン領域との間に配置されたチャネル領域とを有し、
　　前記ソース領域は、前記ソース領域と前記チャネル領域との間の界面において第１の幅を有し、
　　前記ドレイン領域は、前記ドレイン領域と前記チャネル領域との間の界面において第２の幅を有し、
　　前記チャネル領域が、チャネル長さと前記第１の幅及び前記第２の幅のいずれよりも広い第３の幅とを有することにより、少なくとも１つのチャネル伸長部を形成し、当該少なくとも１つのチャネル伸長部は前記ソース領域と前記ドレイン領域との間に前記チャネル長さよりも長い正味のチャネルエッジ長さを提供する、該複数のトランジスタと、
　前記第１導電型を有し、前記第１ウェル及び前記第２ウェルの両方の下の離隔した位置で連続して延在し、前記複数のトランジスタの下に連続して延び、第１基板不純物濃度よりも高い不純物濃度を有する埋め込み層であって、前記埋め込み層は、前記第２ウェルの下において、前記第２ウェルのカウンタードープを防止する、該埋め込み層と、
　前記埋め込み層と、前記第１ウェル接触領域との間に延びる垂直導体であって、前記垂直導体は、前記第１導電型である垂直不純物領域を含み、前記垂直不純物領域は、前記第１基板不純物濃度よりも高い不純物濃度を有する、該垂直導体とを含むことを特徴とする半導体デバイス。」
　
（２）引用例の表示
　引用例１：特開平３−９９４６４号公報
　引用例２：特開昭６２−２５０６７１号公報
　引用例３：特表平１０−５０９２７６号公報
　引用例４：特開昭６１−２４０６７１号公報
　
（３）引用例１の記載、引用発明、と引用例２〜引用例４の記載
（３−１）引用例１の記載
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引例２として引用された刊行物である、特開平３−９９４６４号公報（以下「引用例１」という。）には、「相補型ＭＯＳ半導体装置」（発明の名称）に関して、第１図、第３図、第８図、第１１図とともに、次の記載がある。（なお、下線は当合議体が付加したものである。以下同様。）
　
ア．産業上の利用分野と従来の技術
ａ．「〔産業上の利用分野〕
　この発明は相補型ＭＯＳ半導体装置の構造に関するものである。
〔従来の技術〕
　同一半導体基板上にＰチャネルトランジスタとｎチャネルトランジスタとで構成された相補型ＭＯＳ半導体装置（以下ＣＭＯＳと略す）には、低消費電力という特徴を生かしつつ、高密度、高集積化に伴なう微細化技術の確立が要求されている。
　ところで、ＣＭＯＳは構造上内部にバイポーラの寄生トランジスタ回路が構成され、それがサイリスタと同じ構成になるため、外部からのサージ等によりトリガされると、電源端子から接地端子に過大電流が流れ、サージ等がなくなっても電流が流れ続けるラッチアップと呼ばれる現象を起こし過電流により破壊されることがある。
ＣＭＯＳはその微細化と共により厳しくなるラッチアップ耐量を高めていく上で、新たな構造を要求されている。その１つとして、リトログレードウェル構造がある
　第１１図において、（・・・途中省略・・・）、（４）は上記ｎウェル領域（３）内の不純物濃度の高い（１×１０１６〜１×１０１７ｃｍ−３）底部分、（・・・途中省略・・・）、（６）は上記ｐウェル領域（５）内の不純物濃度の高い（１×１０１６〜１×１０１７ｃｍ−３）底部分、
（７）は上記ｎウェル領域（３）に電位を供給するｎ
＋
型ウエルコンタクト領域、（８）は上記ｐウェル領域（５）に電位を供給するｐ
＋
型ウエルコンタクト領域
　
イ．発明が解決しようとする課題
ｂ．「上記のような従来のＣＭＯＳでは、寄生ＮＰＮトランジスタ（１３）のベース幅に相当するｎ＋型ソース領域（１０ａ）とｎウエル領域（３）間の距離に依存するが、一般にラッチアップ耐量は底部を高濃度にしていないものに対して２〜３倍強化される。
　しかしながら、例えば、
半導体チップの外部で発生する電子機器のノイズの内、負方向成分のノイズを受け、ｎ
＋
型ドレイン領域（１０ｂ）に接地電位（ＧＮＤ）よりも低い電圧が印加されると
寄生ＰＮＰトランジスタ（１２）がターンオン状態となり、コレク夕電流が流れることになる。
　この電流が寄生抵抗（１５）による電圧降下により、ｎ＋型ソース領域（１０ａ）とｐウエル領域（５）とのｐｎ接合が順バイアスされるほどに大きいと、
今度は寄生ＮＰＮトランジスタ（１３）がターンオン状態となり、そのコレクタ電流が寄生ＰＮＰトランジスタ（１２）をより深い導通状態にする
このようにして正帰還が加わった状態では、はじめにトリガとなったｎ
＋
型ドレイン領域（１０ｂ）からの電流とは無関係にＶｃｃとＧＮＤ間に大電流が流れたままの状態になり、チップそれ自身を熱的に破壊してしまうという問題点があった。
　
ウ．作用
ｃ．「上記のように構成された相補型ＭＯＳ半導体装置において、高濃度埋め込み層が半導体基板の寄生抵抗を下げ、
内外部から印加されるサージ等により半導体基板に注入される或いは発生するキャリアの移動を抑制し、寄生ＰＮＰトランジスタ及び寄生ＮＰＮトランジスタのターンオンを抑制せしめる。
　
エ．実施例
ｄ．「第１図はこの発明の一実施例を示す構造断面図である。図において、
（１６）は
濃度３×１０
１６
〜１×１０
２０
ｃｍ
−３
、
の高濃度埋め込み層
　次に上記の様に構成されたＣＭＯＳの製造方法を第３図（ａ）〜（ｒ）を用いて説明する。
　まず、第３図（ａ）に示すように、
濃度１×１０
１５
ｃｍ
−３
のｐ型シリコン半道体基板（１）の表面に、ボロンを加速電圧１．５〜３Ｍｅｖ、ドーズ量２×１０
１２
〜１×１０
１５
ｃｍ
−２
の条件でイオン注入して、ｐ型シリコン半導体基板（１）にｐ型シリコン半導体基板（１）の表面から１〜２μｍの深さで、濃度３×１０
１６
〜１×１０
２０
ｃｍ
−３
、比抵抗１０
−４
〜１Ωｃｍ、厚さ１〜４μｍ程度のｐ
＋
型埋め込み層（１６）を形成する。
　この２回のイオン注入によって、半導体基板（１）にその底部がｐ＋型埋め込み層（１６）と接した
ｐウエル領域（５）が形成される。
底部分（６）は表面部分より不純物濃度が高くなっている（１×１０
１６
〜１×１０
１７
ｃｍ
−３
）
　引き続き、同じマスク（レジスト（２１））を用いて、同じ位置に、加速電圧５０ｋｅｖ、ドーズ量２．５×１０１２ｃｍ−２の条件でボロンをイオン注入する。このイオン注入はｎチャネルトランジスタのパンチスルー防止及びしきい値電圧を制御するためのものであり、チャネル領域（２３）にボロンが注入されることになる。
このｎチャネルトランジスタのチャネル領域（２３）の不純物濃度は１×１０
１６
ｃｍ
−３
程度となり、底部分（６）の濃度と比較して低い。
　次に、第３図（ｎ）に示すように、ポリシリコン層（２８）をパターニングし、ｎウエル領域（３）上にゲート電極（１１ａ）をｐウエル領域（５）上にゲート電極（１１ｂ）を形成する。
　（・・・途中省略・・・）
　次に、第３図（ｐ）に示すように、ｎウェル領域（３）上をレジスト（３０）のパターンで覆い、このレジスト（３０）のパターンをマスクにして、
ｐウェル領域（５）にゲート電極（１１ｂ）と自己整合的に砒素のイオン注入を行なう。これにより、ｐウエル領域（５）内に、ｎ
＋
型ソース領域（ｌ０ａ）及びｎ
＋
型ドレイン領域（１０ｂ）が形成され、結果として、ｎチャネルトランジスタが形成される。
　
ｅ．「第８図はこの発明の第４の実施例を示すものであり、
ｐ型シリコン半道体基板（１）の主面より１〜１５μｍの深さで、ｎウェル領域（３）の底面及びｐウェル領域（５）の底面より１０μｍの範囲内で下方部位に厚さ１〜４μｍ程度のｐ
＋
型埋め込み層（１６）を平担に形成したものであり
　
オ．図面の記載事項
ｆ．第４の実施例が記載された第８図において、第１図及び第３図に記載された実施例と共通する構成には同じ符号が使用されているものと認められるので、摘記した上記ｄ．の記載を参照すると、第８図に記載された実施例において、１はｐ型シリコン半導体基板、３はｎウエル領域、４はｎウエル領域内の不純物濃度の高い底部分、５はｐウエル領域、６はｐウエル領域内の不純物濃度の高い底部分、ｌ０ａはｐウエル領域（５）内に形成されたｎ＋型ソース領域、１０ｂはｐウエル領域（５）内に形成されたｎ＋型ドレイン領域、１１ｂはｐウエル領域（５）上に形成されたゲート電極、１６はｐ＋型埋め込み層（高濃度埋め込み層）、であるものと認められる。また、第８図の符号８で示されている構造は、摘記した上記ａ．の第１１図についての記載を参照すると、ｐウェル領域（５）に電位を供給するｐ＋型ウエルコンタクト領域であるものと認められる。また、上記ｐウエル領域（５）に形成された上記ｎ＋型ソース領域１０ａと上記ｎ＋型ドレイン領域１０ｂと上記ゲート電極（１１ｂ）がｎチャネルトランジスタを構成しており、上記ｎ＋型ソース領域１０ａと上記ｎ＋型ドレイン領域１０ｂとの間の領域がチャネル領域であることは自明である。
　また、第８図から、ｎウエル領域（３）がｐウエル領域（５）の横方向に並置されていることが見て取れる。
　
カ．ｐ＋型埋め込み層１６について
　第８図に記載されたｐ＋型埋め込み層（１６）は、摘記した上記ｄ．の第３図（ａ）についての記載を参照すれば、濃度１×１０１５ｃｍ−３であるｐ型シリコン半道体基板（１）の表面からボロンをイオン注入することにより、３×１０１６〜１×１０２０ｃｍ−３の濃度に形成されたものであるから、ｐ＋型埋め込み層（１６）の濃度はｐ型シリコン半道体基板（１）の濃度よりも高くなっている。
　また、摘記した上記ｅ．の第８図についての記載を参照すれば、ｐ＋型埋め込み層（１６）の上面と、ｐウエル領域（５）及びｎウエル領域（３）の底面は、１０μｍ以内の距離で離隔している。
　また、第８図から、ｐ＋型埋め込み層（１６）は、ｐウエル領域（５）の底面及びｎウエル領域（３）の底面より下方に離隔して形成されており、また、ｐウエル領域（５）に形成されたｎチャネルトランジスタの下に連続して伸びていることが見て取れる。
　
（３−２）引用発明
　上記ア．〜カ．を総合すれば、引用例１には、特に第８図に記載された実施例に関して、次の発明（以下「引用発明」という。）が記載されている。
　
【引用発明】
「ｐ型シリコン半導体基板と、
　ｐウエル領域であって、前記ｐウエル領域の上面に隣接するｐ＋型ウエルコンタクト領域が含まれる、該ｐウエル領域と、
　ｎウエル領域であって、前記ｐウエル領域に横方向に並置された、該ｎウエル領域と、
　ｎチャネルトランジスタであって、
　　前記ｐウエル領域内に形成され、
　　ｎ＋型ソース領域と、
　　ｎ＋型ドレイン領域と、
　　前記ｎ＋型ソース領域と前記ｎ＋型ドレイン領域との間に配置されたチャネル領域とを有する、
　　該ｎチャネルトランジスタと、
　ｐ型を有し、前記ｐウエル領域及び前記ｎウエル領域の底面より下方に離隔して形成され、前記ｎチャネルトランジスタの下に連続して伸びており、前記ｐ型シリコン半導体基板の濃度よりも高い不純物濃度を有するｐ＋型埋め込み層と、
を含むことを特徴とする相補型ＭＯＳ半導体装置。」
　
（３−３）引用例２の記載
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引例５として引用された刊行物である、特開昭６２−２５０６７１号公報（以下「引用例２」という。）には、「半導体装置」（発明の名称）に関して、第１図〜第３図とともに、次の記載がある。
　
ア．発明の技術分野
ａ．「本発明は半導体装置に関し、特に
放射線の被曝を受ける環境下で正常な動作が可能なＭＯＳトランジスタ
　
イ．発明の技術的背景とその問題点
ｂ．「周知の如く、ＭＯＳトランジスタにガンマ線等の放射線が照射されると、酸化膜中に固定電荷が蓄積し表面準位が生成されるため、しきい値電圧（Ｖｔｈ）が負方向ヘシフトしチャネル移動度が劣化する（・・・途中省略・・・）。
　ところで、
放射線によるしきい値電圧シフト量は酸化膜厚の２〜３乗に比例する
ため、厚いフィールド酸化膜を介して形成される寄生ＭＯＳトランジスタにおいては著しくしきい値電圧が変化する。従って、ゲート端部に形成される寄生フィールドトランジスタが常時オン状態となり、ドレイン領域とソース領域の間にリーク電流が発生し、正常なトランジスタが得られなくなるという問題が生じる。
バルクＣ（相補型）ＭＯＳでは、放射線は寄生サイリスタをオンさせ、ラッチアップのトリガーとなる。
　
ウ．発明の目的
ｃ．「本発明は上記事情に鑑みてなされたもので、
放射線の被曝により、ゲート端部の厚いフィールド酸化膜より構成される寄生ＭＯＳトランジスタのしきい値電圧低下に起因するリーク及びラッチアップを阻止し、正常な動作をなしうる半導体装置を提供することを目的とする。
　
エ．発明の実施例
ｄ．「　実施例１
　第１図〜第３図を参照する。ここで、第１図はＮＭＯＳトランジスタの平面図、第２図は第１図のＡ−Ａ線に沿う断面図、第３図は第１図のＢ−Ｂ線に沿う断面図である。
　図中の１は、Ｐ型のシリコン基板である。この
基板１の表面には、フィールド酸化膜（第１図の斜線部分）２が設けられている。このフィールド酸化膜２で囲まれた島状領域３には、Ｎ
＋
型のソース・ドレイン領域４、５が互いに離間して設けられている
前記島状領域３上には、ゲート酸化膜７を介してゲート電極８が設けられている。
前記フィールド酸化膜２で囲まれた前記島状領域（素子領域を除く）３上でかつ前記ゲート電極８下には、ゲート酸化膜７と同じ膜厚の酸化膜９が設けられている。
　
実施例１によれば、
ゲート端部に酸化膜の厚い寄生トランジスタが形成されない。従って、放射線照射を受けた場合、従来の如くソース・ドレイン領域４、５間に放射線照射に因るリークが生ずることを阻止でき、トランジスタが正常に動作する。また、本発明をＣＭＯＳトランジスタに適用した場合、
ラッチアップに対しても耐性に優れ、総合的に耐放射性が向上する。
　
オ．図面の記載事項
ｅ．摘記した上記ｄ．の記載を参照すると、ＮＭＯＳトランジスタの平面図である第１図から、フィールド酸化膜２で囲まれた島状領域３に設けられたＮ＋型のソース・ドレイン領域４、５のそれぞれは、ゲート電極８との境界において、ソース・ドレイン領域４、５のそれぞれを挟んで紙面左右方向に対向する上記フィールド酸化膜２の端部間の距離（以下「ソース・ドレイン領域の幅」という。）を有していることが見て取れる。
　摘記した上記ｄ．には、上記ＮＭＯＳトランジスタのチャネル領域については特に説明されていないが、ＮＭＯＳトランジスタの平面図である第１図のＡ−Ａ線に沿う断面図である第２図から、フィールド酸化膜２で囲まれた島状領域３のうち、ゲート電極８の下方に位置する領域がＰ型領域であることが見て取れるから、ゲート電極８の下方に位置する上記Ｐ型領域が上記ＮＭＯＳトランジスタのチャネル領域となっていることは明らかである。
　したがって、ソース・ドレイン領域４、５のそれぞれとゲート電極８との境界における上記「ソース・ドレイン領域の幅」は、ソース・ドレイン領域４、５のそれぞれとチャネル領域との境界における当該ソース・ドレイン領域４、５の幅であるということができる。なお、上記ソース・ドレイン領域の幅は、第１図のＢ−Ｂ線に沿う断面図である第３図において、ソース・ドレイン領域５を挟んで対向するフィールド酸化膜２の両端部間のゲート酸化膜７の長さに相当するものである。
　
ｆ．上記ｄ．の記載を参照すると、ＮＭＯＳトランジスタの平面図である第１図から、上記ＮＭＯＳトランジスタの上記チャネル領域は、ソース・ドレイン領域４、５それぞれの端部を超えて、紙面左右方向に突出した領域（以下「突出した領域」という。）を２つ含んでおり、上記突出した領域を含む箇所におけるチャネル領域の紙面左右方向の距離（以下「チャネル領域の幅」という。）を有しており、また、上記チャネル領域は、上記ソース・ドレイン領域４、５間の距離（以下「チャネル領域の長さ」という。）を有していることが見て取れる。なお、上記「チャネル領域の幅」は、第１図のＡ−Ａ線に沿う断面図である第２図において、島状領域３を挟んで対向するフィールド酸化膜２の両端部間に位置する、ゲート酸化膜７及びその両端に位置する酸化膜９の長さに相当するものである。
　そして、上記チャネル領域がソース・ドレイン領域４、５の端部を超えて紙面左右方向に突出する上記「突出した領域」を有していることから、上記「チャネル領域の幅」が上記「ソース・ドレイン領域の幅」よりも大きいことは明らかである。
　
ｇ．上記ｆ．で検討したように、第１図に記載された上記ＮＭＯＳトランジスタのチャネル領域は上記突出した領域を有している。そして、第１図から、当該突出した領域は隣接するフィールド酸化膜２との境界に沿ったチャネルエッジの長さ（以下「チャネルエッジの長さ」という。）を有しており、当該「チャネルエッジの長さ」が、上記「チャネル領域の長さ」よりも長くなっていることが見て取れる。
　
カ．引用例２の記載事項
　以上、上記ア．〜オ．を総合すると、引用例２には以下の事項が記載されている。
　「放射線の被爆によって発生するしきい値電圧低下に起因するリーク電流及びラッチアップを阻止するために、ＣＭＯＳトランジスタを構成するＮＭＯＳトランジスタにおいて、ソース・ドレイン領域のそれぞれは、チャネル領域との境界において「ソース・ドレイン領域の幅」を有し、チャネル領域は、上記「ソース・ドレイン領域の幅」よりも長い「チャネル領域の幅」を有し、上記チャネル領域は「突出した領域」を備えており、当該「突出した領域」は「チャネル領域の長さ」よりも長い「チャネルエッジの長さ」を有するものとすること。」
　
（３−４）引用例３の記載
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引例３として引用された刊行物である、特表平１０−５０９２７６号公報（以下「引用例３」という。）には、「ＣＭＯＳ集積回路用のエピタキシャル半導体ウエーハ」（発明の名称）に関して、図１、２、３、５とともに、次の記載がある。
　
ア．発明の背景
ａ．「 図１は従来技術による、相補対形ペアとなる金属−酸化膜−半導体トランジスタ１２と１４がＣＭＯＳ回路１６として配設された、エピタキシャルシリコンウエーハ１０を示すものである。前記ウエーハ１０を従って、ＣＭＯＳウエーハ１０という。
（・・・途中省略・・・）
　エピタキシャル層１８中の低いドーパント濃度は、通常のＣＭＯＳ回路１６が動作するのに望ましい抵抗率を提供する。しかしながら、
エピタキシャル層１８は、ＣＭＯＳ回路１６のラッチアップと呼ばれる現象に対する耐性を高めるために、高濃度にドープされた基板２０上に形成される。
　ラッチアップは破壊的な現象であり、動作モードでＣＭＯＳ回路構成体がバイポーラトランジスタや接合型トランジスタの動作モードに変ってしまう。
ラッチアップは、電源供給電圧がスイッチオンされた時のような、ＣＭＯＳ回路に与えられる電圧が急激に変化したときに発生する。電圧の変化は接合部変位電流を誘起し、電流強度がしきい値強度より大となった時にラッチアップが始動される。
　
基板２０を高濃度にドープすることは、たとえＣＭＯＳ回路１６のラッチアップ耐性を高めるものであっても、基板２０内の酸素の測定および析出を妨害するゆえに、不利となる。
　
イ．発明の要約
ｂ．「 本発明の目的は、従って、ＣＭＯＳエピタキシャル半導体ウエーハを提供することにある。
　
発明の他の目的は、ＣＭＯＳ回路のラッチアップに対する耐性を高めるウエーハを提供することにある
（・・・途中省略・・・）
　本発明はエピタキシャルシリコンウエーハであり、その上にバイポーラ構成要素（ＢｉＣＭＯＳという）を含むＣＭＯＳ集積回路が形成可能である。したがって前記エピタキシャルウエーハを、ＣＭＯＳウエーハという。
　本発明に係るＣＭＯＳウエーハは、低濃度にドープされた単結晶エピタキシャルシリコン層を支持する主表面を持つ低濃度にドープされた単結晶シリコン基板を有する。
前記基板は、エピタキシャル層を支持する主表面から基板内へ短い距離だけ拡がる高濃度にドープされた拡散層を有する
　
ウ．望ましい実施形態の詳細な説明
ｃ．「図２は本発明に係るエピタキシャルシリコンウエーハ５０の断面図であり、相補対形ぺアとなる金属−酸化膜−半導体（ＭＯＳ）トランジスタ１２と１４がＣＭＯＳ回路１６として配設されている。ＣＭＯＳ回路１６はＣＭＯＳ集積回路の簡素化された表現であって、典型的なＣＭＯＳ集積回路は非常に多くの相補対形ＭＯＳトランジスタを有する。さらに、ＣＭＯＳ回路１６はウエーハ５０上に形成されたバイポーラ回路素子と結合して、集積バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）集積回路を形成することができる。従って、ＣＭＯＳ回路１６とＢｉＣＭＯＳ回路の媒体として、前記ウエーハ５０をＣＭＯＳウエーハという。
　ＣＭＯＳウエーハ５０は、単結晶シリコン基板５６の主表面５４に支持された単結晶エピタキシャルシリコン層５２を有する。
エピタキシャル層５２と基板５６はｐ
−
型物質を形成すべく、ボロンを濃度８×１０
１４
ａｔｏｍｓ／ｃｍ
3
に低濃度ドープされている。基板５６は、主表面５４から基板５６内に拡がる高濃度ドープされた拡散ｐ
＋
型層５８を有する。拡散層５８は約１×１０
２０
ａｔｏｍｓ／ｃｍ
3
までのドーパント濃度を有し、基板５６全面に拡がる
　
ｄ．「
図３は、拡散層５８内のドーパント濃度と、主表面５４を横切ってエピタキシャル層５２と基板５６内に発生するビルトイン電圧Ｖ
B
との間の関係をグラフ６８に示したものである。
ＣＭＯＳ回路１６のラッチアップに対する耐性は、ビルトイン電圧Ｖ
B
の強度に比例して向上する
　
ｅ．「図５は、本発明による別のエピタキシャルシリコンウエハー５０′の断面図である。このウエーハ５０′には、相補対形ペアとなる金属−酸化膜−半導体（「ＭＯＳ」）トランジスタ１２′と１４′がＣＭＯＳ回路１６′として配設されている。ウエーハ５０′とＣＭＯＳ回路１６′は、
図２で述べたウエーハ５０およびＣＭＯＳ回路１６の構成要素と実質的に同じものを有し、同じ部分には同一符号を付している。
　従来の集積回路と同様に、図２に示されたＣＭＯＳ１６では、裏面８４と電気接地間に電気的接続（図示せず）がなされている。このような接地接続の代替として、
ＣＭＯＳ回路１６′はエピタキシャル層５２′から拡散層５８′に至る、高濃度にドープされた高導電性のウエル１００を備える。
導電性ウエル１００は、ＳＦ
6
／Ｏ
2
またはＢＣｌ
3
／Ｃｌ
2
を用いる反応性イオンプラズマエッチング（ＲＩＥ）炉中でエッチングにより溝を形成したものである。
上記溝はついで減圧化学的気相成長（ＬＰＣＶＤ）によって形成されるポリシリコンで満たされ、少なくとも１×１０
１９
ａｔｏｍｓ／ｃｍ
3
の濃度までドープされる。
この結果、導電性ウエル１００は好ましくは０．００５Ω・ｃｍまたはこれより小さい抵抗率を持つようになる。
　拡散層５８′が導電性ウエル１００を介して接地していることにより、電流が低濃度ドープの基板５６′から裏面８４′の接地部分に流れることによる熱の発生を防止することができる。
　
エ．図面の記載事項
ｆ．摘記した上記ｅ．の記載を参照すると、図５から、ＣＭＯＳウエーハ５０’は、単結晶シリコン基板５６’の主表面５４’に支持された単結晶エピタキシャルシリコン層５２’を有し、上記主表面５４’から上記基板５６’内に拡がる高濃度ドープされた拡散ｐ＋型層５８’を有するとともに、上記エピタキシャルシリコン層５２’の表面から拡散層５８’に至る、高濃度にドープされたｐ＋型の高導電性ウエル１００を有し、該高導電性ウエル１００が接地に接続されていることが見て取れる。
　
オ．引用例３の記載事項
　以上、上記ア．〜エ．を総合すると、特に図５に記載された実施例に関して、引用例３には以下の事項が記載されている。
　「ＣＭＯＳ回路のラッチアップに対する耐性を高めるためのウエーハであって、低濃度にドープされたｐ−型エピタキシャルシリコン層を支持する主表面を持つ低濃度にドープされたｐ−型シリコン基板を有し、前記ｐ−型シリコン基板内に高濃度にドープされたｐ＋型拡散層を有するとともに、前記ｐ−型エピタキシャルシリコン層の表面から前記ｐ＋型拡散層に至る、高濃度にドープされたｐ＋型の高導電性ウエルを有するウエーハ。」
　
（３−５）引用例４の記載
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引例１として引用された刊行物である、特開昭６１−２４０６７１号公報（以下「引用例４」という。）には、「相補型電界効果トランジスタの製法」（発明の名称）に関して、第１図とともに、次の記載がある。
　
ア．発明の概要
ａ．「本発明は共通の共通の半導体基板にｐ−ＭＯＳとｎ−ＭＯＳとを形成するものであるが、特にこの
半導体基板内にイオン注入法によって半導体基板と同導電型の不純物をイオン注入して高濃度の不純物領域を形成し、これによってラチアップの防止を図る
　
イ．作用
ｂ．「上述したように本発明製法においては、
半導体基板（１）中に高濃度の第１導電型の不純物領域（２２）を形成したので、これにより効率良くキャリアの吸収を行うことができラッチアップの防止を図ることができるものである
領域（２２）を基板（１）中の任意の深さ位置に形成することができるのでキャリアの吸収を効果的に行うようにすることができ
　
ウ．実施例
ｃ．「更に、第１図を参照して本発明の一例を詳細に説明する。
　第１導電型例えば、ｎ型の半導体基板（１）を設け、その−主面（１ａ）側からｎ型の不純物イオンを高エネルギーをもってイオン注入して半導体基板（１）の所定の深さ位置に所定の厚さをもって
高濃度の第１導電型の不純物領域（２２）を形成する。
　また、
同様にｎ型の不純物をイオン注入法、或いは拡散法によって高不純物濃度領域（２２）に達する深さ或いは達することのない深さに選択的に導入して第１導電型の高濃度のキャリア吸収効果と、領域（２２）に対する電圧供給のための領域（２３）を例えばリング状に形成する
　
エ．図面の記載事項
ｄ．第１図から、第１導電型（ｎ型）の半導体基板（１）の所定の深さに形成された高濃度の第１導電型（ｎ＋型）の不純物領域（２２）に達するように、高濃度の第１導電型（ｎ＋型）の電圧供給のための領域（２３）が形成されており、上記領域（２３）がＶＤＤに接続されていることが見て取れる。
　
オ．引用例４の記載事項
　以上、上記ア．〜エ．を総合すると、引用例４には以下の事項が記載されている。
　ｐ−ＭＯＳとｎ−ＭＯＳを形成した半導体基板内に、ラッチアップを防止するために、半導体基板と同導電型の不純物をイオン注入して高濃度の不純物領域（２２）を形成するとともに、半導体基板と同導電型の不純物を高濃度にイオン注入して上記不純物領域（２２）に対する電圧供給のための領域（２３）を形成する。そして、上記電圧供給のための領域（２３）を電源に接続することによって、より効率よくキャリアの吸収を行うことができる。
　
（４）対比
（４−１）次に、本願補正発明と引用発明とを対比する。
ア．引用発明の「ｐ型シリコン半導体基板」は、本願補正発明の「第１導電型を有する基板」に相当し、以下同様に、「ｐウエル領域」は「前記第１導電型を有する第１ウェル」に、「ｐ＋型ウエルコンタクト領域」は「第１ウェル接触領域」に、「ｎウエル領域」は「第２導電型を有する第２ウェル」に、「ｎ＋型ソース領域」は「ソース領域」に、「ｎ＋型ドレイン領域」は「ドレイン領域」に、「チャネル領域」は「チャネル領域」に、「ｎチャネルトランジスタ」は「トランジスタ」に、「ｐ＋型埋め込み層」は「埋め込み層」に、「相補型ＭＯＳ半導体装置」は「半導体デバイス」に、それぞれ相当している。
　
イ．引用発明の「ｐ＋型埋め込み層」が「ｐ型を有し、前記ｐウエル領域及び前記ｎウエル領域の底面より下方に離隔して形成され、前記ｎチャネルトランジスタの下に連続して伸びており、前記ｐ型シリコン半導体基板の濃度よりも高い不純物濃度を有」していることは、本願補正発明の「埋め込み層」が「前記第１導電型を有し、前記第１ウェル及び前記第２ウェルの両方の下の離隔した位置で連続して延在し、前記」「トランジスタの下に連続して延び、第１基板不純物濃度よりも高い不純物濃度を有」していることに相当している。
　
（４−２）そうすると、本願補正発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「第１導電型を有する基板と、
　前記第１導電型を有する第１ウェルであって、前記第１ウェルの上面に隣接する第１ウェル接触領域が含まれる、該第１ウェルと、
　第２導電型を有する第２ウェルであって、前記第１ウェルに横方向に並置された、該第２ウェルと、
　トランジスタであって、
　　前記第１ウェル内に形成され、
　　ソース領域と、
　　ドレイン領域と、
　　前記ソース領域と前記ドレイン領域との間に配置されたチャネル領域とを有するトランジスタと、
　前記第１導電型を有し、前記第１ウェル及び前記第２ウェルの両方の下の離隔した位置で連続して延在し、前記トランジスタの下に連続して延び、第１基板不純物濃度よりも高い不純物濃度を有する埋め込み層と、
　を含むことを特徴とする半導体デバイス。」
　
《相違点》
《相違点１》
　本願補正発明は「第１ウェル内に形成され」る「トランジスタ」が「複数のトランジスタ」であるのに対して、引用発明はｐウエル領域内にｎチャネルトランジスタが１つ形成されているものの、複数個のｎチャネルトランジスタを形成する点について特定されていない点。
　
《相違点２》
　本願補正発明は、「第１ウェル内に形成され」る「トランジスタ」が「前記ソース領域は、前記ソース領域と前記チャネル領域との間の界面において第１の幅を有し、
　前記ドレイン領域は、前記ドレイン領域と前記チャネル領域との間の界面において第２の幅を有し、
　前記チャネル領域が、チャネル長さと前記第１の幅及び前記第２の幅のいずれよりも広い第３の幅とを有することにより、少なくとも１つのチャネル伸長部を形成し、当該少なくとも１つのチャネル伸長部は前記ソース領域と前記ドレイン領域との間に前記チャネル長さよりも長い正味のチャネルエッジ長さを提供する」ものであるのに対して、引用発明は「ｎチャネルトランジスタ」についてこのような構成が特定されていない点。
　
《相違点３》
　本願補正発明は、「埋め込み層」が「前記第２ウェルの下において、前記第２ウェルのカウンタードープを防止する」ものであるのに対して、引用発明は「ｐ＋型埋め込み層」についてこのような構成が特定されていない点。
　
《相違点４》
　本願補正発明は、「前記埋め込み層と、前記第１ウェル接触領域との間に延びる垂直導体であって、前記垂直導体は、前記第１導電型である垂直不純物領域を含み、前記垂直不純物領域は、前記第１基板不純物濃度よりも高い不純物濃度を有する、該垂直導体とを含む」のに対して、引用発明はこのような構成が特定されていない点。
　
（５）相違点についての判断
（５−１）相違点１について
　引用発明は相補型ＭＯＳ半導体装置に関する発明であって、この相補型ＭＯＳ半導体装置において所望の回路を構成するために、複数の相補型ＭＯＳトランジスタを必要とすることは明らかであるから、引用発明のｐウエル領域内には実際には複数のｎチャネルトランジスタが含まれているものと認められる。よって、この相違点１は実質的なものではない。
　また、仮に、この相違点１が実質的なものであったとしても、引用発明において、ｐウエル領域内に複数個のｎチャネルトランジスタを形成することは当業者が適宜なし得たことである。
　以上のとおり、上記相違点１は、実質的なものでないか、仮にそうではないとしても、当業者が容易になし得た事項の範囲に含まれる程度のものである。
　
（５−２）相違点２について
　引用発明において解決しようとしている課題は、摘記された上記（３−１）のｂ．の記載によれば、ＣＭＯＳが、半導体チップの外部で発生する電子機器のノイズの内、負方向成分のノイズを受けた場合に、寄生ＰＮＰトランジスタ及び寄生ＮＰＮトランジスタがともにターンオン状態となる正帰還が加わった状態となることで、ＶｃｃとＧＮＤ間に大電流が流れたままの状態になり、チップそれ自身を熱的に破壊してしまうという問題点を解消することであるが、摘記された上記（３−１）のｃ．には、「
内外部から印加されるサージ等により半導体基板に
発生するキャリア
　ここで、上記下線部の「内外部から印加されるサージ等により半導体基板に」「発生するキャリア」について、引用例１には詳細な説明はされていないが、本願の優先権主張の日前に日本国内において頒布された刊行物である、下記周知例１に示されるように、ＣＭＯＳを放射線環境下で使用すると、荷電粒子の飛跡に沿って電荷が発生し、収集された電荷がトリガ電流となってラッチアップ現象を引き起こすことは、当業者には周知の技術事項であるから、引用発明において解決しようとする課題が、放射線の被曝を原因とするラッチアップ耐性を高めるという課題を含むことは、当業者であれば直ちに察知し得たことである。
　
・周知例１：特開２００１−３５９３３号公報
　上記周知例１には、次の記載がある。
　
ａ．「【０００２】
【従来の技術】相補型ＭＯＳトランジスタ（ＣＭＯＳ）はＰ型とＮ型のＭＯＳを組み合わせることによって構成されており、消費電力が低いことや低電圧でも作動するなどの特徴から、これまで半導体の中で最も汎用的に使用されてきた。そして、近年では、ＣＭＯＳを搭載した半導体装置は、宇宙空間などの放射線に暴露されるといった過酷な環境でも使用されるに至っている。しかしながら、従来の
ＣＭＯＳ型半導体装置を放射線環境下で使用すると、荷電粒子の入射によって誤動作が発生する
この誤動作は、荷電粒子の飛跡に沿って発生した電荷がファネリング現象などのメカニズムで拡散層に収集されるために発生するもので、シングルイベント現象と呼ばれる。
収集された電荷がトリガ電流となることで引き起こされるシングルイベントラッチアップ現象などがある
　
　したがって、引用発明は、ＣＭＯＳにおいて、外部から印加されるノイズ以外に、放射線の曝露を原因とするラッチアップに対する耐性を高めることを課題とするものであると認められるから、放射線を原因とするラッチアップに対する耐性をさらに高めるために、引用例２に記載されたＣＭＯＳを構成するＮＭＯＳトランジスタの構成（上記（３−３）のカ．を参照）を採用することは、当業者が容易になし得たことである。
　ここで、上記ＮＭＯＳトランジスタの構成とは、『ソース・ドレイン領域のそれぞれは、チャネル領域との境界において「ソース・ドレイン領域の幅」を有し、チャネル領域は、上記「ソース・ドレイン領域の幅」よりも長い「チャネル領域の幅」を有し、上記チャネル領域は「突出した領域」を備えており、当該「突出した領域」は「チャネル領域の長さ」よりも長い「チャネルエッジの長さ」を有するものとすること』であるが、この構成は、相違点２に係る本願補正発明の構成である、「第１ウェル内に形成され」る「トランジスタ」が「前記ソース領域は、前記ソース領域と前記チャネル領域との間の界面において第１の幅を有し、
　前記ドレイン領域は、前記ドレイン領域と前記チャネル領域との間の界面において第２の幅を有し、
　前記チャネル領域が、チャネル長さと前記第１の幅及び前記第２の幅のいずれよりも広い第３の幅とを有することにより、少なくとも１つのチャネル伸長部を形成し、当該少なくとも１つのチャネル伸長部は前記ソース領域と前記ドレイン領域との間に前記チャネル長さよりも長い正味のチャネルエッジ長さを提供する」ことに相当している。
　以上のとおり、上記相違点２は、当業者が容易になし得た事項の範囲に含まれる程度のものである。
　
（５−３）相違点３について
　相違点３に係る本願補正発明の構成として、「埋め込み層」が「前記第２ウェルの下において、前記第２ウェルのカウンタードープを防止する」ものであることが特定されているが、この特定が意味することは、本願明細書の段落【００２９】の記載「埋め込み層は通常十分深く注入されるので、最終的な（すべての熱処理後の）ドーパントプロファイルは反対の伝導率のレトログレードウェルをカウンタードープせず、伝導率は低いウェル基板降伏電圧となる。」を参照すると、「埋め込み層」を形成するために基板に注入される第１導電型のイオンによるカウンタードープによって、「第２導電型の第２ウェル」の濃度が減少することがないように、「埋め込み層」と「第２導電型の第２ウェル」が十分に離隔していることを表しているものである。
　一方、引用発明においても、「ｐ＋型埋め込み層」は「前記ｐウエル領域及び前記ｎウエル領域の底面より下方に離隔して形成され」ているものであり、「ｐ＋型埋め込み層」と「ｎウエル領域」は離隔しているから、「ｐ＋型埋め込み層」を形成するためのイオン注入によって、「ｎウエル領域」がカウンタードープされることはないものと認められる。
　したがって、相違点３については、実質的なものではない。
　
　また、引用発明における、「ｐ＋型埋め込み層」と「ｎウエル領域」の距離は、前記（３−１）のカ．で検討しているように、１０μｍ以内であってその下限値については特定されていないから、「ｐ＋型埋め込み層」と「ｎウエル領域」が近接するような場合も含むので、仮に、この相違点３が実質的なものであるとした場合について検討する。
　引用発明においては特定されていないが、引用発明に対応する引用例１の第８図の実施例において、ｎウエル領域３は、その下部が高濃度にドープされている「底部分４」を含むものである。これは、摘記された上記（３−１）のａ．において「リトログレードウェル構造」として説明されているものであり、ＣＭＯＳのラッチアップ耐量を高めるための構造である。
　引用発明は、「ｐ＋型埋め込み層」を有することにより、ラッチアップ耐量を高めた相補型ＭＯＳ半導体装置であるが、前記「ｐ＋型埋め込み層」を相補型ＭＯＳ半導体装置に導入するにあたり、従来採用されていた「リトログレードウェル構造」を維持した方が、ラッチアップ耐量を高めるために有利であることは明らかであるから、引用発明において「ｐ＋型埋め込み層」をイオン注入によって形成するにあたり、「リトログレードウェル構造」であるところの「ｎウエル領域」の「底部分４」の濃度が低下することがないように、「ｐ＋型埋め込み層」と「ｎウエル領域」を十分な距離だけ離隔するようにすること、即ち、相違点３に係る本願補正発明の構成である「前記埋め込み層は、前記第２ウェルの下において、前記第２ウェルのカウンタードープを防止する」ようにすることは当業者が容易になし得たことである。
　以上のとおり、上記相違点３は、実質的なものでないか、仮にそうではないとしても、当業者が容易になし得た事項の範囲に含まれる程度のものである。
　
（５−４）相違点４について
　引用発明は、ＣＭＯＳのラッチアップ耐量を十分に高めるための構成として、ｐ型シリコン半導体基板内にｐ＋型埋め込み層を設けるものである。
　そして、引用例３と引用例４には、ＣＭＯＳのラッチアップ耐量を高めるために、基板と同導電型の埋め込み層を設けたＣＭＯＳ基板において、本願補正発明の「垂直導体」に相当する構成を設けることが記載されている。
　具体的には、引用例３には、上記（３−４）のオ．で検討したように、「前記ｐ−型シリコン基板内に高濃度にドープされたｐ＋型拡散層を有するとともに、前記ｐ−型エピタキシャルシリコン層の表面から前記ｐ＋型拡散層に至る、高濃度にドープされたｐ＋型の高導電性のウエルを」形成することが記載されており、引用例４には、上記（３−５）のオ．で検討したように「半導体基板内に」「半導体基板と同導電型の不純物をイオン注入して高濃度の不純物領域（２２）を形成するとともに、半導体基板と同導電型の不純物をイオン注入して上記不純物領域（２２）に対する電圧供給のための領域（２３）を形成する」ことが記載されている。引用例３に記載された上記「高導電性のウエル」及び引用例４に記載された上記「電圧供給のための領域（２３）」は、いずれも、基板内の埋め込み層と基板表面との間で垂直方向に伸びている高導電性の領域であって、基板と同導電型で基板の不純物濃度よりも高い濃度を有する領域であるから、相違点４に係る本願補正発明の構成である「垂直導体」に相当するものである。
　なお、引用例３に記載された上記「高導電性のウエル」及び引用例４に記載された上記「電圧供給のための領域（２３）」によって、ラッチアップ耐量を高めることができる理由は、上記（３−５）のｂ．に記載されているように、ラッチアップの原因となるキャリアを効率よく吸収することができるためである。
　したがって、引用発明において、ＣＭＯＳのラッチアップ耐量を高めるために、引用例３又は引用例４に記載された上記の構成を採用しようとすることは、当業者が容易に想到し得ることであり、具体的には、引用発明において、ｐウエル領域の上面に隣接するｐ＋型ウエルコンタクト領域と、ｐ＋型埋め込み層との間を垂直方向に接続する導電性の領域であって、基板と同導電型で基板の不純物濃度よりも高い濃度を有する領域を形成すること、すなわち、相違点４に係る本願補正発明の構成を採用することは、当業者が容易になし得たことである。
　以上のとおり、上記相違点４は、当業者が容易になし得た事項の範囲に含まれる程度のものである。
　
（５−５）効果についての検討
　請求人は、審判請求書の請求の理由において、本願補正発明の奏する効果について、「しかし、何れの引用例にも、本願発明のごとく、ＢＧＲ構造とＰＩＤ構造とを組み合わせることによって、デバイスのアクティブ領域を相互補完的に保護し、漏れ電流の抑制、ラッチアップ・スナップバックの発生防止という利点をより一層効果的に達成可能とすることについては一切記載されていない。 
 　より具体的には、引用例１、引用例２、引用例３、引用例６には埋め込み層、ＢＧＲ構造について記載されており、引用例４および引用例５にはＰＩＤ構造について記載されているが、両者を組み合わせて相乗効果を奏することについてはいずれの引用例にも記載がなく、特に本願の図１１に示すようなスナップバックフリーな特性を、高温高放射線などの過酷な環境下でより効果的に達成するという本発明の奏する利点については、一切記載がなく示唆すらされていない。 」と、ＢＧＲ構造とＰＩＤ構造とを組み合わせることによる相乗効果がある旨主張している。
　しかしながら、本願明細書の段落【００４７】に「図１１は、ＢＧＲ技術が従来のＣＭＯＳ分離スキームに適用されたときに、可能にされた著しい改善を示す。」と記載されているように、図１１は、ＢＧＲ技術が単独でＣＭＯＳに採用された場合の効果を説明しているにすぎない。そして、引用発明においても基板内にｐ＋型埋め込み層を形成することによって、ラッチアップ耐量が増加しているのであるから、引用発明も上記図１１で説明されているスナップバックフリーな特性と同様の特性を有しているものと認められる。
　また、本願明細書の段落【００２４】に「したがって、ＰＩＤ構造は、ＳｉＯ２（１６０）境界に蓄積された電荷によって引き起こされるＩｏｆｆ漏れの主な原因を縮減又は排除する寄生フィールドトランジスタの反転を縮減又は排斥する。そのうえ、ＰＩＤ構造のドープされた領域は、局所的な少数キャリアの寿命を短縮させ、基板雑音及び本体電圧の影響に対する感度を低減させ、そしてトランジスタのスナップバック電圧を高める。」と記載されているが、ＰＩＤ構造を単独で採用することによって、漏れ電流を小さくでき、トランジスタのスナップバック電圧を高めるという効果を奏することが記載されているにすぎない。そして、引用例２にも上記ＰＩＤ構造に相当する構造が記載されているとともに、摘記した上記（３−３）のｃ．に「寄生ＭＯＳトランジスタのしきい値電圧低下に起因するリーク及びラッチアップを阻止し」と記載されているように、上記ＰＩＤ構造を採用することによる効果と同様の効果を奏することが記載されている。
　さらに、高放射線環境下におけるラッチアップ耐性の向上についても、上記（５−２）で検討したように、引用発明が有しているものであり、また、上記（３−３）で検討したように、引用例２に記載された、上記ＰＩＤ構造に相当する構造を採用することにより得られるものである。
　そして、上記段落【００４７】及び【００２４】以外の本願明細書等を精査しても、ＢＧＲ構造とＰＩＤ構造とを組み合わせた相乗効果について当業者が認識できるような記載を発見できないため、本願補正発明が何らかの相乗効果を奏するとは認めることができない。
　したがって、本願補正発明に、ＢＧＲ構造を単独で採用することによる効果と、ＰＩＤ構造を単独で採用することによる効果を合わせた効果を超えるような格別の効果が存するとは認められないため、請求人の上記主張は採用できない。
　
（５−６）判断についてのまとめ
　以上、検討したとおり、本願補正発明は、周知技術を勘案することにより、引用発明と引用例２〜引用例４の記載に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
（６）独立特許要件についてのまとめ
　したがって、本件補正による補正後の特許請求の範囲の請求項１に係る発明が、特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
　
５　補正の却下の決定のむすび
　以上の次第で、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により、却下すべきものである。
　
第３　本願発明について
１　本願発明
　以上のとおり、本件補正（平成２４年６月７日に提出された手続補正書による補正）は却下されたので、本願の請求項１〜２４に係る発明は、平成２３年４月２５日に提出された手続補正書の請求項１〜２４に記載されている事項により特定されるとおりのものであり、そのうち、請求項１に係る発明（以下「本願発明」という。）は、上記第２の１において補正前の請求項１として記載されたものであり、再掲すると、次のとおりである。
　
【本願発明】
「【請求項１】
　第１導電型を有する基板と、
　前記第１導電型を有する第１ウェルであって、前記第１ウェルの上面に隣接する第１ウェル接触領域が含まれる、該第１ウェルと、
　複数のトランジスタであって、前記複数のトランジスタのなかの少なくとも１つが、
　　前記第１ウェル内に形成され、
　　ソース領域と、
　　ドレイン領域と、
　　前記ソース領域と前記ドレイン領域との間に配置されたチャネル領域とを有し、
　　前記ソース領域は、前記ソース領域と前記チャネル領域との間の界面において第１の幅を有し、
　　前記ドレイン領域は、前記ドレイン領域と前記チャネル領域との間の界面において第２の幅を有し、
　　前記チャネル領域が、チャネル長さと前記第１の幅及び前記第２の幅のいずれよりも広い第３の幅とを有することにより、少なくとも１つのチャネル伸長部を形成し、当該少なくとも１つのチャネル伸長部は前記ソース領域と前記ドレイン領域との間に前記チャネル長さよりも長い正味のチャネルエッジ長さを提供する、該複数のトランジスタと、
　前記第１導電型を有し、前記第１ウェルの下に配置され、前記複数のトランジスタの下に連続して延び、第１基板不純物濃度よりも高い埋め込み層不純物濃度を更に含む埋め込み層と、
　前記埋め込み層と、前記第１ウェル接触領域及び前記基板の上側表面に形成された基板表面端子のいずれかとの間に延びる垂直導体と
を含むことを特徴とする半導体デバイス。」
　
２　引用例１の記載、引用発明、引用例２〜引用例４の記載及び周知技術
　引用例１の記載、引用発明、引用例２の記載、引用例３の記載、引用例４の記載については、それぞれ、前記第２の４の（３）の（３−１）、（３−２）、（３−３）、（３−４）、（３−５）において、また、周知技術については、同（５）の（５−２）において、摘記及び認定したとおりである。
　
３　対比・判断 
　前記第２の２と前記第２の３の（１）〜（３）で検討したように、本願補正発明は、本件補正前の発明（本願発明）が「第２ウェル」を有し、「埋め込み層」が「前記第１ウェル及び前記第２ウェルの両方の下の離隔した位置で連続して延在」するとともに「前記第２ウェルの下において、前記第２ウェルのカウンタードープを防止する」点で限定し、明りょうでない記載の釈明をし、「垂直導体」について択一的に記載された一方の「前記基板の上側表面に形成された基板表面端子」を削除するとともに、「前記第１導電型である垂直不純物領域を含み、前記垂直不純物領域は、前記第１基板不純物濃度よりも高い不純物濃度を有する」点で限定したものである。逆に言えば、本件補正前の発明（本願発明）は、本願補正発明から、上記の限定を省くとともに、明りょう記載を不明りょうな記載に戻したものである。 
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである本願補正発明が、前記第２の４において検討したとおり、周知技術を勘案することにより、引用発明と引用例２、引用例３、引用例４の記載に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、当業者が容易に発明をすることができたものである。 
　
第４．結言 
　以上のとおり、本願発明は、周知技術を勘案することにより、引用発明と引用例２、引用例３、引用例４の記載に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。　
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。