【事件の表示】
　特願２００７−３１８１６６「磁性装置を備えた集積回路チップ」拒絶査定不服審判事件〔平成２１年　３月　５日出願公開，特開２００９−　４９３５４〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１９年１２月１０日（パリ条約による優先権主張２００７年８月２０日，アメリカ合衆国）の出願であって，平成２３年６月３日付けで拒絶理由が通知され，平成２４年１月１０日付けで拒絶査定がされ，これに対して，同年４月１１日に審判請求がされるとともに手続補正がされ，その後，同年６月２５日付けで審尋がされ，同年８月１０日に回答書が提出されたものである。
　
第２　補正の却下の決定
［補正の却下の決定の結論］
　平成２４年４月１１日にされた手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１．　本件補正の内容
　本件補正は，特許請求の範囲を補正するものであり，特許請求の範囲は補正の前後で以下のとおりである。
　
〈補正前〉
「【請求項１】
　シリコン基板層と，
　前記シリコン基板層の上に配置されている第１のロジックゲート層と，
　前記第１のロジックゲート層の上に配置されている第２のロジックゲート層と，
　前記第１のロジックゲート層と前記第２のロジックゲート層との間に配置されるとともに，前記第１のロジックゲート層および前記第２のロジックゲート層における複数の磁性ゲートの接続線とされる接続線層と，を備えたロジックゲートアレイであって，
　前記第１のロジックゲート層，前記第２のロジックゲート層および前記接続線層がいずれも複数のビアホールで電気的に接続されている，ことを特徴とするロジックゲートアレイ。
【請求項２】
　前記第１のロジックゲート層および前記第２のロジックゲート層が，複数のＡＮＤゲート，複数のＯＲゲート，複数のＮＡＮＤゲート，複数のＮＯＲゲート，複数のＸＯＲゲートおよび複数のＸＮＯＲゲートを備えた，ことを特徴とする請求項１に記載のロジックゲートアレイ。
【請求項３】
　前記複数の磁性ゲートが，前記複数のＡＮＤゲート，前記複数のＯＲゲート，前記複数のＮＡＮＤゲート，前記複数のＮＯＲゲート，前記複数のＸＯＲゲートおよび前記複数のＸＮＯＲゲートを構成したものである，ことを特徴とする請求項２に記載のロジックゲートアレイ。
【請求項４】
　前記第２のロジックゲート層の上に配置されるとともに，前記第２のロジックゲート層と電気的に接続されているメモリ層を更に備えた，ことを特徴とする請求項１に記載のロジックゲートアレイ。
【請求項５】
　前記メモリ層が複数の磁性装置を備えた，ことを特徴とする請求項４に記載のロジックゲートアレイ。
【請求項６】
　前記ロジックゲートアレイが，マグネティック・アダプティブ・プログラマブル・アレイ（ＭＡＰＡ）である，ことを特徴とする請求項１に記載のロジックゲートアレイ。
【請求項７】
　前記接続線層は，前記第１のロジックゲート層および前記第２のロジックゲート層が所望の機能を実行できるよう配設されている，ことを特徴とする請求項１に記載のロジックゲートアレイ。
【請求項８】
　前記ロジックゲートアレイが不揮発性ゲートアレイである，ことを特徴とする請求項１に記載のロジックゲートアレイ。
【請求項９】
　メインプロセッサ回路層と，スレーブプロセッサ回路層と，ロジックゲートアレイ層と，磁気抵抗型メモリ層とを備え，全ての層がシリコン基板層上に積層されている集積回路であって，前記層の全てが複数のビアホールで電気的に接続されるとともに，前記全ての層における複数の構成素子がいずれも磁性装置である，ことを特徴とする集積回路。
【請求項１０】
　前記メインプロセッサ回路層が中央処理装置を備えた，ことを特徴とする請求項９に記載の集積回路。
【請求項１１】
　前記スレーブプロセッサ回路層がデジタル信号処理（ＤＳＰ）装置である，ことを特徴とする請求項９に記載の集積回路。
【請求項１２】
　前記磁気抵抗型メモリ層が，ＳＲＡＭ，ＤＲＡＭ，キャッシュメモリ，ハードディスクまたはフラッシュメモリを備えた，ことを特徴とする請求項９に記載の集積回路。
【請求項１３】
　前記ロジックゲートアレイ層が，マグネティック・アダプティブ・プログラマブル・アレイである，ことを特徴とする請求項９に記載の集積回路。
【請求項１４】
　前記マグネティック・アダプティブ・プログラマブル・アレイが，ビデオ駆動回路または音声駆動回路を構成している，ことを特徴とする請求項１３に記載の集積回路。」
　
〈補正後〉
「【請求項１】
　シリコン基板層と，
　前記シリコン基板層の上に配置されている第１のロジックゲート層と，
　前記第１のロジックゲート層の上に配置されている第２のロジックゲート層と，
　前記第１のロジックゲート層と前記第２のロジックゲート層との間に配置されるとともに，前記第１のロジックゲート層および前記第２のロジックゲート層における複数の磁性ゲートの接続線とされる接続線層と，を備えたロジックゲートアレイであって，
　前記第１のロジックゲート層と前記第２のロジックゲート層は金属層であり，
　前記第１のロジックゲート層，前記第２のロジックゲート層および前記接続線層がいずれも複数のビアホールで電気的に接続されているとともに，前記全ての層における複数の構成素子がいずれも金属層に設置される磁性装置である，ことを特徴とするロジックゲートアレイ。
【請求項２】
　複数のＡＮＤゲート，複数のＯＲゲート，複数のＮＡＮＤゲート，複数のＮＯＲゲート，複数のＸＯＲゲートおよび複数のＸＮＯＲゲートが，前記第１のロジックゲート層および前記第２のロジックゲート層を構成したものである，ことを特徴とする請求項１に記載のロジックゲートアレイ。
【請求項３】
　前記複数の磁性装置が，前記複数のＡＮＤゲート，前記複数のＯＲゲート，前記複数のＮＡＮＤゲート，前記複数のＮＯＲゲート，前記複数のＸＯＲゲートおよび前記複数のＸＮＯＲゲートを構成したものである，ことを特徴とする請求項２に記載のロジックゲートアレイ。
【請求項４】
　前記第２のロジックゲート層の上に配置されるとともに，前記第２のロジックゲート層と電気的に接続されているメモリ層を更に備えた，ことを特徴とする請求項１に記載のロジックゲートアレイ。
【請求項５】
　前記メモリ層が複数の磁性装置を備えた，ことを特徴とする請求項４に記載のロジックゲートアレイ。
【請求項６】
　前記ロジックゲートアレイが，マグネティック・アダプティブ・プログラマブル・アレイ（ＭＡＰＡ）である，ことを特徴とする請求項１に記載のロジックゲートアレイ。
【請求項７】
　前記接続線層は，前記第１のロジックゲート層および前記第２のロジックゲート層が所望の機能を実行できるよう配設されている，ことを特徴とする請求項１に記載のロジックゲートアレイ。
【請求項８】
　前記ロジックゲートアレイが不揮発性ゲートアレイである，ことを特徴とする請求項１に記載のロジックゲートアレイ。
【請求項９】
　メインプロセッサ回路層と，スレーブプロセッサ回路層と，ロジックゲートアレイ層と，磁気抵抗型メモリ層とを備え，全ての層がシリコン基板層上に積層されている集積回路であって，前記層の全てが複数のビアホールで電気的に接続されるとともに，前記全ての層における複数の構成素子がいずれも金属層に設置される磁性装置である，ことを特徴とする集積回路。
【請求項１０】
　前記メインプロセッサ回路層が中央処理装置である，ことを特徴とする請求項９に記載の集積回路。
【請求項１１】
　前記スレーブプロセッサ回路層がデジタル信号処理（ＤＳＰ）装置である，ことを特徴とする請求項９に記載の集積回路。
【請求項１２】
　前記磁気抵抗型メモリ層が，ＳＲＡＭ，ＤＲＡＭ，キャッシュメモリ，ハードディスクまたはフラッシュメモリである，ことを特徴とする請求項９に記載の集積回路。
【請求項１３】
　前記ロジックゲートアレイ層が，マグネティック・アダプティブ・プログラマブル・アレイである，ことを特徴とする請求項９に記載の集積回路。
【請求項１４】
　前記マグネティック・アダプティブ・プログラマブル・アレイが，ビデオ駆動回路または音声駆動回路を構成している，ことを特徴とする請求項１３に記載の集積回路。」
　
２．補正事項の整理
　本件補正を整理すると以下のとおりとなる。
〈補正事項１〉
　補正前の請求項１の「前記第１のロジックゲート層，前記第２のロジックゲート層および前記接続線層がいずれも複数のビアホールで電気的に接続されている」を，補正後の請求項１の「前記第１のロジックゲート層と前記第２のロジックゲート層は金属層であり，　前記第１のロジックゲート層，前記第２のロジックゲート層および前記接続線層がいずれも複数のビアホールで電気的に接続されているとともに，前記全ての層における複数の構成素子がいずれも金属層に設置される磁性装置である」と補正すること。
〈補正事項２〉
　補正前の請求項２の「前記第１のロジックゲート層および前記第２のロジックゲート層が，複数のＡＮＤゲート，複数のＯＲゲート，複数のＮＡＮＤゲート，複数のＮＯＲゲート，複数のＸＯＲゲートおよび複数のＸＮＯＲゲートを備えた」を，補正後の請求項２の「複数のＡＮＤゲート，複数のＯＲゲート，複数のＮＡＮＤゲート，複数のＮＯＲゲート，複数のＸＯＲゲートおよび複数のＸＮＯＲゲートが，前記第１のロジックゲート層および前記第２のロジックゲート層を構成したものである」と補正すること。
〈補正事項３〉
　補正前の請求項３の「前記複数の磁性ゲートが」を，補正後の請求項３の「前記複数の磁性装置が」と補正すること。
〈補正事項４〉
　補正前の請求項９の「前記全ての層における複数の構成素子がいずれも磁性装置である」を，補正後の請求項９の「前記全ての層における複数の構成素子がいずれも金属層に設置される磁性装置である」と補正すること。
〈補正事項５〉
　補正前の請求項１０の「前記メインプロセッサ回路層が中央処理装置を備えた」を，補正後の請求項１０の「前記メインプロセッサ回路層が中央処理装置である」と補正すること。
〈補正事項６〉
　補正前の請求項１２の「前記磁気抵抗型メモリ層が，ＳＲＡＭ，ＤＲＡＭ，キャッシュメモリ，ハードディスクまたはフラッシュメモリを備えた」を，補正後の請求項１２の「前記磁気抵抗型メモリ層が，ＳＲＡＭ，ＤＲＡＭ，キャッシュメモリ，ハードディスクまたはフラッシュメモリである」と補正すること。
　
３．補正の目的の適否及び新規事項の追加の有無についての検討
　
〈補正事項１について〉
　補正事項１は，補正前の請求項１の発明特定事項である「前記第１のロジックゲート層と前記第２のロジックゲート層」について，「金属層であ」ると技術的に限定するとともに，補正前の請求項１の発明特定事項である「前記第１のロジックゲート層，前記第２のロジックゲート層および前記接続線層」について，「全ての層における複数の構成素子がいずれも金属層に設置される磁性装置である」ことを技術的に限定するものであるから，特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
〈補正事項２について〉
　補正事項２は，「前記第１のロジックゲート層および前記第２のロジックゲート層」と「複数のＡＮＤゲート，複数のＯＲゲート，複数のＮＡＮＤゲート，複数のＮＯＲゲート，複数のＸＯＲゲートおよび複数のＸＮＯＲゲート」との関係について，補正前においては，前者が後者を「備えた」としていたところ，補正後においては，後者が前者を「構成するものである」として，両者の関係をより明確にしたものであるから，特許法第１７条の２第５項第４号に掲げる明りょうでない記載の釈明を目的とするものである。
〈補正事項３について〉
　補正事項３は，補正前の請求項３の「磁性ゲート」を，補正後の請求項３の「磁性装置」として，誤記を訂正したものであるから，特許法第１７条の２第５項第３号に掲げる誤記の訂正を目的とするものである。
〈補正事項４について〉
　補正事項４は，補正前の請求項９の発明特定事項である「磁性装置」について，補正後の請求項９の「金属層に設置される磁性装置」として技術的に限定するものであるから，特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
〈補正事項５について〉
　補正事項５は，補正前の請求項１０の発明特定事項である「前記メインプロセッサ回路層」について，補正前においては「中央処理装置を備えた」としていたところ，補正後においては「中央処理装置である」として，技術的に限定するものであるから，特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
〈補正事項６について〉
　補正事項６は，補正前の請求項１２の明特定事項である「前記磁気抵抗型メモリ層」について，補正前においては「ＳＲＡＭ，ＤＲＡＭ，キャッシュメモリ，ハードディスクまたはフラッシュメモリを備えた」としていたところ，補正後においては「ＳＲＡＭ，ＤＲＡＭ，キャッシュメモリ，ハードディスクまたはフラッシュメモリである」として，技術的に限定するものであるから，特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　
　そして，上記〈補正事項１〉〜〈補正事項６〉に係る事項は，本願の願書に最初に添付した明細書，特許請求の範囲又は図面（以下「当初明細書等」という。）に示されているから，上記各補正事項は，特許法第１７条の２第３項に規定する要件を満たすものである。
　
　上記のとおり，本件補正は，特許請求の範囲の減縮を目的とするものを含むから，以下，本件補正後の特許請求の範囲に記載された発明が，特許出願の際独立して特許を受けることができるものか（特許法第１７条の２第６項において準用する同法第１２６条第７項に規定する独立特許要件を満たすか）どうかを，補正後の請求項９に係る発明について検討する。
　
４．独立特許要件についての検討
（１）本願補正発明
　本件補正後の請求項９に係る発明は，本件補正により補正された特許請求の範囲，明細書及び図面の記載から見て，その請求項９に記載された事項により特定される以下のとおりのものである。（再掲。以下「本願補正発明」という。）
「【請求項９】
　メインプロセッサ回路層と，スレーブプロセッサ回路層と，ロジックゲートアレイ層と，磁気抵抗型メモリ層とを備え，全ての層がシリコン基板層上に積層されている集積回路であって，前記層の全てが複数のビアホールで電気的に接続されるとともに，前記全ての層における複数の構成素子がいずれも金属層に設置される磁性装置である，ことを特徴とする集積回路。」
　
（２）刊行物に記載された発明
　引用例：　国際公開第０３／８４０６５号
　原査定の拒絶の理由に引用され，本願の優先日前に外国において頒布された刊行物である，国際公開第０３／８４０６５号（以下「引用例」という。）には，図１〜１０，２９Ａ〜２９Ｉ，３０とともに，以下の記載がある。（下線は当審において付加。以下同様）
　
ア　背景技術
「背景技術
　画像処理，音声処理，携帯端末などの情報通信機器もしくは演算処理装置において，論理素子およびメモリ素子から構成される集積回路装置には，高集積化，高速化，高機能化と言った高性能化が要求されている。
従来，これらの集積回路装置は，論理演算を行う部分，キャッシュメモリおよびメインメモリと言ったデータおよび命令を一時的に格納するメモリ素子からなる部分から構成されている。さらに論理演算を行う部分は，整数演算処理，浮動小数点演算処理，画像処理，音声処理，データ処理および入出力処理といった機能毎に，物理的に，かつ，２次元状に配置空間が割り当てられている
　従来のＭＯＳトランジスタから構成される論理回路，ＳＲＡＭ，ＤＲＡＭおよびフラッシュメモリから構成されるメモリ領域を備える集積回路装置においては，素子の役割が論理素子およびメモリ素子に明確に区分けされている。さらに論理回路には，整数演算処理，浮動小数点演算処理，画像処理，音声処理，データ処理および入出力処理といった機能別に空間領域が割り当てられており，これらの空間領域はあらかじめ固定されている。
　このような構成において，集積度の向上はそれぞれの領域に対して以下に述べる方法で行われてきた。例えば，論理素子回路においては，ゲート長の微細化やゲート間ピッチの微細化で集積度が向上してきた。また，メモリ素子領域では，例えばＤＲＡＭでは，電荷を保持するキャパシターの微細化やＣＯＢ（Capacitor On Bit line）構造セルによりセル間ピッチを縮小することで集積度が向上してきた。
　しかしながら，従来の論理素子およびメモリ素子を混載した集積回路装置においては，以下の課題に遭遇している。
　第１に集積度向上においては，構造が２次元平面に制約されているため，２次元平面における面積は，集積回路装置の製造に使用される露光装置の露光範囲に限定される。したがって，搭載素子数に制限が生じる。
　第２に，素子の役割が論理素子およびメモリ素子に空間的に明確に区分けされており，さらには論理素子領域も目的別に２次元空間内に固定されているため，新たに機能を付加し，機能を拡大させるには，集積回路装置を機能別に複数用意しなければならないという課題がある。」（１ページ１４行〜２ページ１９行）
　
イ　実施の形態その１
「本発明の集積回路装置について一例を以下に説明する。
本発明の集積回路装置は，複数の素子もしくは集積回路で構成される集積回路装置であって，前記説明した本発明の各集積回路装置の動作方法のいずれか適用することによって，任意の回路機能として作用する空間を生成する
　
ウ　実施の形態その２
「ここで具体的に，磁気抵抗効果素子を３次元立体構造に形成する集積回路装置を一例にして，図１の時間分割制御論理回路およびメモリ回路を構成する磁気抵抗効果素子からなる集積回路装置の立体図を参照して述べる。
　図１に示されたように，集積回路装置の下部には，プラス電圧（＋Ｖ）の電源線１１およびマイナス電圧（−Ｖ）の電源線１２がそれぞれ形成されている。これら電源線１１，１２はそれぞれ，電源線１１，１２に対して垂直方向に直列接続された磁気抵抗効果磁界スイッチング素子群に接続される。これら電源線１１，１２に対して垂直方向に直列接続された磁気抵抗効果磁界スイッチング素子群を，垂直接続素子２１と呼称する。次に各垂直接続素子２１を水平方向に接続する磁気抵抗効果磁界スイッチング素子を設ける。これら磁気抵抗効果磁界スイッチング素子を，水平接続素子３１と呼称する。垂直接続素子２１は，電源線１１，１２からの電流経路を確保するとともに，水平接続素子３１とともに信号線の電流経路を指定する。本実施例においては，垂直接続素子２１を９層，水平接続素子３１を８層積層した例を示すが，これら接続素子２１，３１の積層数には制限はない。
・・・（中略）・・・
　すなわち，図１に図解した水平接続素子３１として機能する磁気抵抗効果磁界スイッチング素子を用いた第１段水平接続素子ＭＲ１Ｈが設けられ，これら磁気抵抗効果磁界スイッチング素子による第１段水平接続素子ＭＲ１Ｈを駆動するため，第４層磁気抵抗効果磁界スイッチング素子用磁界反転下部信号線ＳＬ４と，第５層磁気抵抗効果磁界スイッチング素子用磁界反転上部信号線ＳＬ５とが形成されている。
　図７の模式的レイアウト図および図８の図７中のＣ部拡大図は，第１段垂直接続素子ＭＲ１Ｖと第１段水平接続素子ＭＲ１Ｈを接続するための，ローカル配線の構成を示す。
　すなわち，図１に図解した垂直接続素子２１として機能する図３および図４に図解した磁気抵抗効果磁界スイッチング素子を用いた第１段垂直接続素子ＭＲ１Ｖと，図１に図解した水平接続素子３１として機能する図５および図６に図解した磁気抵抗効果磁界スイッチング素子を用いた第１段垂水平続素子ＭＲ１Ｈとを接続するため，第１段・垂直接続素子・水平接続素子ローカル接続配線１ＬＣ（Local Inter-connection）が設けられている。
　図９の模式的レイアウト図および図１０の図９中のＤ部拡大図は，図８の図解の構成に第２段垂直素子ＭＲ２Ｖを積層した構成を示す。さらに積層するには，上記垂直接続素子と水平接続素子の構成を単に繰り返せば良い。」（８ページ３行〜１０ページ５行）
　
エ　実施の形態その３
「
上記垂直接続素子および水平接続素子として用いられる，磁気抵抗効果磁界スイッチング素子は，抵抗体に磁界を印加することにより電気抵抗値が変化する現象を用いた素子である。本実施の形態においては，上部信号線および下部信号線，たとえば，図４に図解した第１段垂直接続素子ＭＲ１Ｖについては，第２層磁気抵抗効果磁界スイッチング素子用磁界反転下部信号線ＳＬ２と，第３層磁気抵抗効果磁界スイッチング素子用磁界反転上部信号線ＳＬ３とに電流を流すことにより，磁界が発生し，それにより，磁気抵抗効果磁界スイッチング素子を用いた第１段垂直接続素子ＭＲ１Ｖの抵抗値が変化して，第１段垂直接続素子ＭＲ１Ｖを含む電流経路を確立させる，すなわち，回路を構成することができる
　このような，上部信号線および下部信号線に上記磁界発生のために電流を流したり，電流供給を停止するため，上部信号線および下部信号線にはスイッチング素子，たとえば，図２９に図解するＭＯＳトランジスタが接続される。このようなトランジスタには，ユーザが希望する回路構成に応じて規定される駆動信号が印加される。
　磁気抵抗効果磁界スイッチング素子を用いた接続素子，および，磁気抵抗効果磁界スイッチング素子に磁界を印加するための上部信号線および下部信号線の構造については，図２９Ａ〜２９Ｉを参照して述べる。
　なお，磁気抵抗効果素子は，磁気抵抗効果磁界スイッチング素子として機能させる場合は連続的な磁界を印加して導通状態を連続的に維持させ，他方，論理回路素子として機能させるときは瞬間的な磁界を印加して瞬間的な導通状態（反転状態）を発生させることができる。換言すれば，磁気抵抗効果素子は，制御線に印加する電流のパターン（パルスか連続信号か）に応じて，論理回路素子として機能させることもできるし，接続素子として機能させることもできる。論理回路素子として機能させる場合については後述する。
　論理回路を垂直接続素子および水平接続素子を用いて形成するには，以下のように行う。
　なお，
本発明の実施の形態の半導体集積回路装置としては，上述した磁気抵抗効果磁界スイッチング素子を用いた垂直接続素子と水平接続素子の導通状態（抵抗値が最小の状態）および非導通状態（抵抗値が最大の状態，好ましくは，実質的に無限大の状態）による電流経路の断続によって構成される種々の回路を１または複数構成可能な量の回路素子が事前に組み込まれている。換言すれば，本発明の実施の形態においては，複数の回路素子を，垂直接続素子と水平接続素子の導通状態および非導通状態に応じて組み合わせて所望の回路を構成する
　垂直接続素子と水平接続素子の導通状態および非導通状態を指定するため，垂直接続素子および水平接続素子の各々に磁界を印加するための，上部信号線および下部信号線に電流を印加／非印加するスイッチング素子にアドレスを付して，半導体集積回路装置の外部から所望の回路構成に応じたアドレスを印加する。換言すれば，半導体集積回路装置の外部からユーザが希望する回路構成に応じたアドレスを指定して半導体集積回路装置に内蔵されたスイッチング素子，たとえば，トランジスタをオンまたはオフして，上部信号線および下部信号線に電流を供給しまたは供給を停止して，対応する垂直接続素子または水平接続素子に磁界を印加してまたは印加を停止して，垂直接続素子または水平接続素子を導通状態または非導通状態にすることにより，半導体集積回路装置に内蔵された回路素子を組み合わせて，所望の回路を構成することができる。
　なお，そのような回路を無くして新たな回路を構成したいときは，上記スイッチング素子の信号印加をリセットして，新たな回路構成のための信号をスイッチング素子に印加すればよい。
　したがって，本発明の実施の形態の半導体集積回路装置は，希望する回路を繰り返して構成して，動作させることができる。
　さらに，本発明の磁気抵抗効果素子の半導体集積回路装置においては，１つの半導体集積回路装置内にそれぞれ複数の回路素子を用いた回路を複数構成することでができる。
　
このような回路を構成するとき，磁気抵抗効果素子は接続素子として使用できるだけでなく，論理演算素子，記憶素子，演算処理素子としても機能させることができる
　論理回路を形成するアドレス領域を指定する。具体的には，論理回路として使用する最小領域を指定し，隣接する論理回路から指定した領域の論理機能を独立させるために，上記最小領域を囲む垂直接続素子および水平接続素子をＯＦＦにする（非導通状態にする）。同時に目的とする論理回路に必要な電流経路を指定するために，適宜，垂直接続素子および水平接続素子をＯＮする（導通状態にする）。
　水平接続素子の一部は，半導体集積回路装置の外に取り出され，スイッチング素子の信号入力素子として使用する。入力信号に応じて，水平接続素子がＯＮ／ＯＦＦされ，出力に論理回路に応じた出力電圧が出力される。
　論理回路としての使用が終了したら，指定したアドレス領域を解放し，使用した垂直接続素子および水平接続素子を次の論理回路の構成に用いる。」（１０ページ１１行〜１２ページ２４行）
　
オ　製造方法
「次に，本発明の集積回路装置の製造方法について，製造工程断面図を参照して説明する。
　本発明の集積回路装置の製造方法は，任意の回路機能として作用する空間を次々に生成および解放を繰り返すことによって，素子の機能を時間的に分割かつ空間的に分割して機能する複数の回路機能を備えた集積回路装置の製造方法であって，磁気抵抗効果素子にアドレスを割り当てるためのトランジスタ領域を形成する工程と，磁気抵抗効果素子を積層して順次形成する工程とにより実現される。
　例えば，
半導体基板（例えばシリコンウエハ）上に，論理回路機能およびメモリ機能を担う素子が磁気抵抗効果素子を積層して構成されている領域
　集積回路装置の製造は，一例として，図１〜図１０の模式的に示したレイアウト図及び部分拡大図に従って順次行えば良い。図１〜図１０においては，垂直接続素子が６×６の配置および水平接続素子が７×７の配置を例示してあるが，これは説明の便宜のためであって，垂直接続素子および水平接続素子の配列数の制限はない。
　具体的には，集積回路装置は，以下の工程を経て作製される。以下，模式的に示した製造工程断面図を用いて説明する。
　工程１：図２９Ａに示すように，
半導体基板（例えばシリコンウエハ）１１１上に，ＭＯＳトランジスタ１２１から構成される周辺回路領域１２０を作製する
　工程２：図２９Ｂに示すように，層間絶縁膜１３１の形成工程，コンタクトホール（ビアホール）１３２の形成およびコンタクトホール１３２に導電性材料で埋め込み，プラグ１３３を形成する工程，配線（例えば金属配線）を形成する配線形成工程を行い，プラグ１３３に接続するＭＯＳトランジスタの配線１３５および磁気抵抗効果素子の電源供給線１３７を形成する。
　工程３：図２９Ｃに示すように，層間絶縁膜１４１を形成した後，磁界反転用制御線１４３を形成する。
　工程４：図２９Ｄに示すように，後に形成される磁気抵抗効果素子の磁界反転機能層と電源供給線１３７を接続する接続用コンタクト１４５を形成する。
　工程５：図２９Ｅに示すように，層間絶縁膜１４１上に磁界反転機能層１５１を形成する。
　工程６：図２９Ｆに示すように，磁界反転機能層１５１表面が露出するように層間絶縁膜１６１を形成した後，周辺回路領域のＭＯＳトランジスタ１２１に接続されている配線１３５に達するビアホールを形成した後，そのビアホールを埋め込むプラグ１６３を形成する。
　工程７：図２９Ｇに示すように，周辺回路領域のＭＯＳトランジスタ１２１および磁気抵抗効果素子１５１の第２の配線（例えば金属配線）１７１を形成する。
　工程８：図２９Ｈに示すように，前記工程３から前記工程７のプロセスを繰り返し，磁界反転用制御線１４３，磁気抵抗効果素子１５１および周辺回路領域のＭＯＳトランジスタ１２１および磁気抵抗効果素子１５１の第２の配線（例えば金属配線）１７１を積層形成する。
　工程９：図２９Ｉに示すように，さらに，工程（３）から工程（７）のプロセスを繰り返した結果，
磁気抵抗効果素子１５１および周辺回路領域のＭＯＳトランジスタ１２１および磁気抵抗効果素子１５１の第２の配線（例えば金属配線）１７１を，４層積層した状態に形成する。図２９Ｉは図２９Ｆに示した状態から，工程（３）から工程（７）のプロセスを２回繰り返した場合を示す
　
上記集積回路装置の製造方法によれば，工程（３）から工程（７）のプロセスを繰り返すことによって，電源線，垂直接続素子９層および水平接続素子８層の機能構造を繰り返し積層して，８ビットの構成を形成することができる
　
また，電源線，垂直接続素子９層，および水平接続素子８層の機能構造を繰り返し積層する構成において，各機能構造間にシリコンをエピタキシャル成長させることで，図２９Ｉ，図３０の構成図に示すように，ＭＯＳトランジスタから構成される周辺回路領域１２０を各機能構造層毎に形成することができる。図３０において，ＭＯＳトランジスタから構成される周辺回路領域１２０上には，磁気抵抗効果素子から構成される論理機能およびメモリ機能領域１５０が形成されていて，それらは複数層（図面では４層）に積層されている
　
カ　ここで，前記オの「各機能構造間にシリコンをエピタキシャル成長させることで，・・・周辺回路領域１２０を各機能構造層毎に形成することができる。・・・，磁気抵抗効果素子から構成される論理機能およびメモリ機能領域１５０が形成されていて，」との記載から，図３０に示されたものにおいて，磁気抵抗効果素子から構成される論理機能領域およびメモリ機能領域１５０が，各々「機能構造層」にあたることは明らかである。
　
キ　また，前記オの「半導体基板（例えばシリコンウエハ）上に，論理回路機能およびメモリ機能を担う素子が磁気抵抗効果素子を積層して構成されている領域と，磁気抵抗効果素子から構成される垂直接続素子および水平接続素子のアドレスを指定するＭＯＳトランジスタから構成される周辺回路領域とから構成される」との記載から，図３０に示されたものにおいても，磁気抵抗効果素子から構成される論理機能領域およびメモリ機能領域１５０，すなわち「機能構造層」を積層するに当たり，まずシリコンウエハ上に「機能構造層」を積層し，次いで，図３０に示されるように，ＭＯＳトランジスタから構成される周辺回路領域１２０，およびその上に，磁気抵抗効果素子から構成される論理機能およびメモリ機能領域１５０が形成されることは明らかである。
　
ク　前記オの「磁気抵抗効果素子１５１および周辺回路領域のＭＯＳトランジスタ１２１および磁気抵抗効果素子１５１の第２の配線（例えば金属配線）１７１を，４層積層した状態に形成する」との記載とともに，図２９Ｂ〜図２９Ｉを参照すると，「論理回路機能およびメモリ機能を担う素子が磁気抵抗効果素子を積層して構成されている領域」すなわち「機能構造層」においては，それぞれ，磁界反転用制御線１４３，接続用コンタクト１４５，磁気抵抗効果素子１５１，および金属配線１７１が複数層積層されたものであることがわかる。
　
ケ　以上を総合し，図３０に示されたものに注目すると，引用例には，以下の発明が記載されているものと認められる。（以下「引用発明」という。）
　
「シリコンウエハ上に，論理機能およびメモリ機能領域１５０である機能構造層が設けられ，
　当該構成上に，さらに，複数の機能構造層と，当該各機能構造層毎に，前記磁気抵抗効果素子から構成される垂直接続素子および水平接続素子のアドレスを指定するＭＯＳトランジスタから構成される周辺回路領域１２０が積層されてなり，
　前記各機能構造層は，それぞれ，磁気抵抗効果素子１５１，磁界反転用制御線１４３，接続用コンタクト１４５および金属配線１７１が複数層積層されたものであって，磁気抵抗効果素子を用いた垂直接続素子と水平接続素子の導通状態および非導通状態による電流経路の断続によって構成される種々の回路を１または複数構成可能な量の回路素子が事前に組み込まれており，当該複数の回路素子を，垂直接続素子と水平接続素子の導通状態および非導通状態に応じて組み合わせて所望の回路を構成することができ，ここで，磁気抵抗効果素子は接続素子として使用できるだけでなく，論理演算素子，記憶素子，演算処理素子としても機能させることができるものである，
　集積回路装置。」
　
（３）対比
　本願補正発明と引用発明とを比較する。
　
ア　本願補正発明に係る「メインプロセッサ回路層と，スレーブプロセッサ回路層と，ロジックゲートアレイ層」がいずれも論理機能を有する層といえ，また，本願補正発明に係る「磁気抵抗型メモリ層」がメモリ機能を有する層といえる。また，引用発明においては「複数の機能構造層」「が積層されて」いる。それゆえ，引用発明の「論理機能およびメモリ機能領域１５０である機能構造層が」「複数」「積層されて」ることと，本願補正発明の「メインプロセッサ回路層と，スレーブプロセッサ回路層と，ロジックゲートアレイ層と，磁気抵抗型メモリ層とを備え」ることとは，「論理機能およびメモリ機能を有する層を複数備える」点で共通する。
　さらに，引用発明においては，「シリコンウエハ上に，論理機能およびメモリ機能領域１５０である機能構造層が設けられ，　当該構成上に，さらに，複数の機能構造層」「が積層されて」いるから，引用発明の当該構成と，本願補正発明の「メインプロセッサ回路層と，スレーブプロセッサ回路層と，ロジックゲートアレイ層と，磁気抵抗型メモリ層とを備え，全ての層がシリコン基板層上に積層されている」こととは，「論理機能およびメモリ機能を有する層を複数備え，全ての層がシリコン基板層上に積層されている」点で共通する。
　
イ　引用発明の「前記各機能構造層は，それぞれ磁気抵抗効果素子１５１，磁界反転用制御線１４３，接続用コンタクト１４５および金属配線１７１が複数層積層されたものであって」，「磁気抵抗効果素子は接続素子として使用できるだけでなく，論理演算素子，記憶素子，演算処理素子としても機能させることができるものである」ことと，本願補正発明の「前記全ての層における複数の構成素子がいずれも金属層に設置される磁性装置である」こととは，「前記全ての層における複数の構成素子がいずれも磁性装置である」点で共通する。
　
ウ　引用発明の「集積回路装置」は，本願補正発明の「集積回路」に相当する。
　
エ　したがって，引用発明と本願補正発明とは，
「論理機能およびメモリ機能を有する層を複数備え，全ての層がシリコン基板層上に積層されている集積回路であって，前記全ての層における複数の構成素子がいずれも磁性装置である，ことを特徴とする集積回路。」
である点で一致する。
　
オ　一方両者は，以下の各点で相違する。
《相違点１》
　本願補正発明は，「メインプロセッサ回路層と，スレーブプロセッサ回路層と，ロジックゲートアレイ層と，磁気抵抗型メモリ層とを備え」るが，引用発明は「論理機能およびメモリ機能領域１５０である機能構造層」を「複数」「積層」したものではあるものの，各機能構造層の具体的機能までは特定されていない点。
　
《相違点２》
　本願補正発明は，「前記層の全てが複数のビアホールで電気的に接続される」が，引用発明はそのような構成を備えない点。
　
《相違点３》
　本願補正発明は，「前記全ての層における複数の構成素子がいずれも金属層に設置される磁性装置である」が，引用発明は「前記全ての層における複数の構成素子がいずれも磁性装置である」ことに対応する構成を有するものの，「前記全ての層における複数の構成素子がいずれも金属層に設置される」構成は備えない点。
　
（４）判断
　上記各相違点について検討する。
《相違点１について》
　引用発明に係る「機能構造層」は，「複数の回路素子を，垂直接続素子と水平接続素子の導通状態および非導通状態に応じて組み合わせて所望の回路を構成することができ」るものであり，上記第２　４．「（２）刊行物に記載された発明」イに摘記したように，「任意の回路機能として作用する空間を生成すること」ができるものであるから，この際，一つの「機能構造層」によって一つの回路機能を構成するか，あるいは，複数の回路機能を構成するかについても任意であるということができる。
　また，上記第２　４．（２）アに摘記したとおり，従来より，集積回路によって，「論理演算を行う部分，キャッシュメモリおよびメインメモリと言ったデータおよび命令を一時的に格納するメモリ素子からなる部分」であって，「さらに論理演算を行う部分は，整数演算処理，浮動小数点演算処理，画像処理，音声処理，データ処理および入出力処理といった機能」を構成させることは慣用されており，本願補正発明に係る「メインプロセッサ回路」，「スレーブプロセッサ回路」および「ロジックゲートアレイ」のいずれも，論理演算を行う回路として周知のものである。
　さらに，引用発明における「機能構造層」は，「論理機能およびメモリ機能領域１５０であ」り，また「磁気抵抗効果素子は」「記憶素子」「としても機能させることができるものである」から，磁気抵抗型メモリを構成できることもわかる。
　そうすると，引用発明において，「論理機能およびメモリ機能領域１５０である機能構造層」における「垂直接続素子と水平接続素子の導通状態および非導通状態」を「組み合わせて」，各「機能構造層」において一つの回路機能である，「メインプロセッサ回路」，「スレーブプロセッサ回路」，「ロジックゲートアレイ」及び「磁気抵抗型メモリ」をそれぞれ構成して，本願補正発明に係る「メインプロセッサ回路層と，スレーブプロセッサ回路層と，ロジックゲートアレイ層と，磁気抵抗型メモリ層と」を備えて，相違点１に係る構成を備えるようにすることは，当業者が適宜になし得たことである。
　更に言えば，固定された回路機能を有する層を積層して，全体として一つの集積回路装置を構成することは，例えば以下の周知例にも示されているように，従来より周知の技術であるから，引用発明は「複数の回路素子を，垂直接続素子と水平接続素子の導通状態および非導通状態に応じて組み合わせて所望の回路を構成することができ」るものであるところ，当該「垂直接続素子と水平接続素子の導通状態および非導通状態に応じて組み合わせて所望の回路を構成」した状態で固定して，各「機能構造層」において一つの回路機能である，「メインプロセッサ回路」，「スレーブプロセッサ回路」，「ロジックゲートアレイ」及び「磁気抵抗型メモリ」をそれぞれ構成して，本願補正発明に係る「メインプロセッサ回路層と，スレーブプロセッサ回路層と，ロジックゲートアレイ層と，磁気抵抗型メモリ層と」を備えて，相違点１に係る構成を備えるようにすることも，当業者が適宜になし得たことといえるものである。
　
周知例：　特開２００６−２５３６９９号公報
　本願の優先日前に日本国内において頒布された刊行物である，特開２００６−２５３６９９号公報（以下「周知例」という。）には，図１とともに，以下の記載がある。
・「【請求項１】
　ＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び/又は演算モジュールを基板上に備えたデータ記憶・演算装置であって，
　メモリ及び/又は演算モジュールは，単一メイン層又は多重メイン層として，基板上に配置され，
　
メモリモジュール及び/又は演算モジュールの各層は，機能サブ層を備え
　各メイン層内のメモリモジュール及び/又は演算モジュールは，ビア，表面又は端部接続を介して，他のメイン層及び基板の上部又は内部に配置された回路と通信
　前記装置は，装置の動作のために，トランジスタ及び/又はダイオードの形でのアクティブ構成要素を備え，
　装置の動作のための少なくともいくつかの最大ではすべてのトランジスタ及び/又はダイオードは，基板の上部又は内部に配置されることを特徴とする装置。」
・「【０００３】
　本出願は，本発明の出願人のものであるノルウェー特許出願第９８２５１８号「Scalable integrated data-processing device（スケーラブル集積データ処理装置）」からの優先権を主張するもので，本明細書において参照される。
このスケーラブル集積データ処理装置，特にマイクロコンピュータは，１つ以上のプロセッサを備えた処理装置と，１つ以上のメモリを備えた記憶装置とから成る。データ処理装置は，キャリア基板上に配置され，相互に隣接し実質的に平行なコラム層が重ねられたものから成る。演算装置及び記憶装置は，それぞれ，そのような層の１つ以上において提供され，及び/又は選択された数のプロセッサ及びメモリが選択された組み合わせで形成された層において提供される
層内のこれらの更なる電気的構造は，層の少なくとも片側に，電気的端部接続及び/又は好ましくは垂直導電性構造として提供され，その構造は，層を横切る方向で且つその面に対して垂直の方向における電気的接続を形成し，他の層における導電性構造と接触する
図１は，優先出願によるデータ処理装置の１実施の形態を示す。ここでは，プロセッサ及びメモリ例えばプロセッサに割り当てられたＲＡＭは，同一の層に提供されるのが有利である。Ｉ／Ｏインターフェース８を備えたプロセッサインターフェース３が基板Ｓ上に備えられ，プロセッサインターフェースの上方には，１つ以上のプロセッサを備えたプロセッサ層Ｐ1が続く。
プロセッサ層Ｐ1の上方には第１メモリ層が備えられ，それは，下にあるプロセッサ層Ｐ1内のプロセッサ５に割り当てられた１つ以上のＲＡＭと共に構成することができる。
メモリ層Ｍ1においてどのようにメモリが直接的に，バス７を介して，下にあるプロセッサ層Ｐ1に接続されるかが示されている。積み重ねられた構成により，そのようなバス７は，多数個，垂直導電性構造として実現することによって備えることができ
これらのメモリ層Ｍ2，Ｍ3．．．は，層Ｍ2，Ｍ3．．．を貫通する垂直導電性構造２として実現されるメモリバスを介して，メモリインターフェース１に接続される
　
・上記記載とともに図１を参照すると，「プロセッサ層Ｐ1」，「メモリとプロセッサ層ＭＰ１」および「メモリ層Ｍ1」などが積層されて，「スケーラブル集積データ処理装置」すなわち集積回路装置を構成していることがわかる。
　
　よって，相違点１は，当業者が適宜になし得た範囲に含まれる程度のものである。
　
《相違点２について》
　複数の機能層を有する集積回路装置において，各機能層の間を複数のビアホールで電気的に接続することは，上記《相違点１について》において記した周知例にも示されているように，従来より周知の技術である。
　すなわち，周知例の上記摘示箇所からは，演算装置及び記憶装置を構成する層の間が，「垂直導電性構造」である「ビア」，すなわちビアホールによって接続されていることがわかる。
　
　そして，引用発明は，一つの「集積回路装置」であって，複数の各「機能構造層」が相互に関係なく全く別個に動作するのではなく，複数の各「機能構造層」の間に動作上の連関を伴って，全体として一つの「集積回路装置」を構成するものといえるから，複数の各「機能構造層」を電気的に接続するために，上記周知技術を適用して，相違点２に係る「前記層の全てが複数のビアホールで電気的に接続される」ようにすることは，当業者が適宜になし得たことである。
　よって，相違点２は，当業者が適宜になし得た範囲に含まれる程度のものである。
　
《相違点３について》
　本願補正発明は，「前記全ての層における複数の構成素子がいずれも金属層に設置される磁性装置である」ところ，まず，「複数の構成素子がいずれも金属層に設置される」構成について検討する。
　本願明細書には，「金属層」について以下の記載がある。
・「【０００６】
　本発明は，配線密度を増加させるという要求を満たすことができる集積回路チップを提供するものである。この集積回路チップはメインプロセッサ回路層と，スレーブプロセッサ回路層と，ロジックゲートアレイ層と，磁気抵抗型メモリ層とを備え，シリコン基板上に一層ずつ積層されて，更に複数のビアホールで電気的に接続されている。しかも各層における複数の構成素子はいずれも磁性装置であって，各層はいずれも電子システムにおいて各々に異なる機能を実現している。集積回路チップにおいて，
金属層
金属層
金属層
金属層
　【０００７】
　本発明の一実施形態では，磁性装置でロジックゲートアレイを構成し，プログラミング可能であって，しかも不揮発性を更に有するので，プログラムを格納するためにシステムチップを別途必要とせず，プログラムを書き換える必要はない。磁性装置をロジックゲートとするだけで，一層または多層の
金属層
・「【００１０】
　本発明の第１の好ましい実施形態の側面図を示す図１を参照する。集積回路チップ１００はシリコントランジスタ層１０２（シリコン基板）を備えており，このシリコントランジスタ層１０２上には複数の異なるシステム機能ブロックが順次積層されている。従来の集積回路チップにおいては，これらの異なるシステム機能ブロックは分割された集積回路チップ上に形成されている。基板上方の第１の層はメインプロセッサ回路層１０４であり，このメインプロセッサ回路層１０４は，例えば中央処理装置（ＣＰＵ）といった中心的回路を含み，ＣＰＵは磁性装置によりシリコントランジスタ層１０２上方の
金属層
　【００１１】
　次に，このメインプロセッサ回路層１０４の上を被覆しているのは磁気抵抗型メモリ層１０６であり，システムにおける任意の形式の記憶機能を提供している。例えば，この磁気抵抗型メモリ層１０６はＳＲＡＭ，ＤＲＡＭ，キャッシュメモリ，ハードディスク，またはフラッシュメモリとして設計することができる。この磁気抵抗型メモリ層１０６は
金属層
・「【００１９】
　最後に，磁性装置の消費電力はかなり少ないので，このような高密度の回路であっても，その放熱の問題は顕在化しない。しかも熱は
金属層
金属層
　
　以上の各記載からは，「金属層」の具体的な構成は明らかではないが，「集積回路チップにおいて，
金属層
金属層
金属層
金属層
金属層
　ここで，「金属層」という用語そのものからは，単一の一様な金属層を想定することができる。しかしながら単一の一様な金属層自体が前記の各種機能回路を構成することは，技術常識から考えられず，また，前記の各種機能回路を構成するには，その機能に応じた種々の電気信号の入出力が必要であるが，単一の一様な金属層に「磁性装置」を配置しても，そのような信号の入出力は望めず，また，「磁性装置」自体の適切な動作も望めないものといえる。
　それゆえ，本願補正発明における「金属層」は，前記の各種機能回路を構成するために，その機能に応じた種々の電気信号の入出力が可能な構成であるように信号経路が画定され，さらに，「金属層」に配置された「磁性装置」が適切に動作できるように電気的な接続がなされる構造を有するものと解することが相当である。
　一方，引用発明においては，「各機能構造層は，それぞれ磁気抵抗効果素子１５１，磁界反転用制御線１４３，接続用コンタクト１４５および金属配線１７１が複数層積層されたものであ」るから，当該「各機能構造層」は，「磁気抵抗効果素子１５１」が適切に動作するように電気的接続がなされ，また，「各機能構造層」が提供する機能に応じた種々の電気信号の入出力が可能な構成であるように信号経路が画定されたものであることは明らかである。そして，「金属配線１７１」のみならず「磁界反転用制御線１４３，接続用コンタクト１４５」についても導電性である金属によって構成することは，当業者に明らかといえることである。
　そして，引用発明に係る「各機能構造層」は，磁気抵抗効果素子１５１と，金属によって構成される電気的接続構造を有するものといえるところ，当該金属によって構成される電気的接続構造は，種々の電気信号の入出力が可能な構成であるように信号経路が画定されたものであるものの，全体として金属からなる層といえるものである。
　そうすると，引用発明に係る「磁界反転用制御線１４３，接続用コンタクト１４５および金属配線１７１が複数層積層されたもの」は，前述した本願補正発明における「金属層」に相当するものということができるから，引用発明は引用発明は「前記全ての層における複数の構成素子がいずれも磁性装置である」ことに対応する構成を有するのみならず，「前記全ての層における複数の構成素子がいずれも金属層に設置される」構成をも備えるといえる。
　なお，引用発明に係る「論理機能およびメモリ機能領域１５０である機能構造層」は，複数層設けられているところ，各「機能構造層」は立体的に配置されるから，配置上の干渉が生ずることはなく，また，各「機能構造層」の動作においても干渉が生じないことは明らかである。
　従って，相違点３は実質的なものでなく，仮に実質的なものだとしても当業者が適宜になし得た範囲に含まれる程度のものである。
　
（５）小括
　以上のとおり，本願補正発明は，周知技術を勘案して，引用発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　よって，本願補正発明は，特許出願の際独立して特許を受けることができない。
　
５．むすび
　したがって，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１．本願発明
　平成２４年４月１１日にされた手続補正は，上記のとおり却下されたので，本願の請求項９に係る発明は，本願の願書に最初に添付された特許請求の範囲，明細書及び図面の記載から見て，その請求項９に記載された事項により特定される以下のとおりのものである。（再掲。以下「本願発明」という。）
　
「【請求項９】
　メインプロセッサ回路層と，スレーブプロセッサ回路層と，ロジックゲートアレイ層と，磁気抵抗型メモリ層とを備え，全ての層がシリコン基板層上に積層されている集積回路であって，前記層の全てが複数のビアホールで電気的に接続されるとともに，前記全ての層における複数の構成素子がいずれも磁性装置である，ことを特徴とする集積回路。」
　
２．引用発明
　引用発明は，前記第２の４．「（２）刊行物に記載された発明」に記載したとおりのものである。
　
３．対比・判断
　前記第２「１．本件補正の内容」〜第２「３．補正の目的の適否及び新規事項の追加の有無についての検討」において記したように，本願補正発明は，本件補正前の請求項９の発明特定事項である「磁性装置」を，補正後の請求項９の「金属層に設置される磁性装置」として技術的な限定を付したものである。言い換えると，本願発明は，本願補正発明から前記限定を除いたものである。
　そうすると，本願発明の構成要件をすべて含み，これをより限定したものである本願補正発明が，前記第２の４．「（３）補正発明と引用発明との対比」〜第２の４．「（５）小括」において検討したとおり，周知技術を勘案して，引用発明に基づいて，当業者が容易に発明をすることができたものであるから，本願発明も同様の理由により，当業者が容易に発明をすることができたものである。
　よって，本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
第４　むすび
　以上のとおりであるから，本願は，他の請求項に係る発明について検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。