【事件の表示】
　特願２００７−５２３２５７「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成１９年　１月　４日国際公開、ＷＯ２００７／０００８０８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１７年６月２８日を国際出願日とする出願であって、平成２３年１１月２日付けの拒絶理由通知に対して、平成２４年２月７日に手続補正書及び意見書が提出されたが、同年２月２７日付けで拒絶査定がなされた。
　そして、同年７月５日に審判請求がなされるとともに手続補正書が提出され、その後、同年１１月１９日付けで審尋がなされ、平成２５年２月２０日に回答書が提出された。
　
第２　補正の却下の決定
　
［補正の却下の決定の結論］
　平成２４年７月５日に提出された手続補正書による補正を却下する。
　
［理由］
１　補正の内容
　平成２４年７月５日に提出された手続補正書による補正（以下「本件補正」という。）は、平成２４年２月７日に提出された手続補正書により補正された本件補正前（以下「本件補正前」という）の特許請求の範囲の請求項１〜１７を補正して、本件補正後の特許請求の範囲の請求項１〜１７とするものであり、本件補正前の請求項１、８及び本件補正後の請求項１、８については、以下のとおりである。
　
（補正前）
「【請求項１】
　半導体基板内に形成されたビットラインと、
　前記ビットライン上に前記ビットラインの長手方向に連続して設けられた絶縁膜ラインと、
　前記ビットライン間の前記半導体基板上に設けられたゲート電極と、
　前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在したワードラインと、
　前記ビットライン間であり前記ワードライン間の前記半導体基板に形成されたトレンチ部と、を具備し、
　前記絶縁膜ラインの幅方向側面は、前記半導体基板の表面に対し、概垂直である、半導体装置。」
　
「【請求項８】
　半導体基板内のビットラインを形成する工程と、
　前記ビットライン上に前記ビットラインの長手方向に連続して形成された絶縁膜ラインであって、前記絶縁膜ラインの幅方向側面は、前記半導体基板の表面に対し、概垂直である、前記絶縁膜ラインを形成する工程と、
　前記ビットライン間の前記半導体基板上にゲート電極を形成する工程と、
　前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在するワードラインを形成する工程と、
　前記ビットライン間であり前記ワードライン間の前記半導体基板に、トレンチ部を形成する工程と、を有し、
　前記トレンチ部を形成する工程は、少なくとも前記絶縁膜ラインをマスクに前記半導体基板をエッチングする工程を含む半導体装置の製造方法。」
　
（補正後）
「【請求項１】
　半導体基板内に形成されたビットラインと、
　前記ビットライン上に前記ビットラインの長手方向に連続して設けられた絶縁膜ラインと、
　前記ビットライン間の前記半導体基板上に設けられたゲート電極と、
　前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在したワードラインと、
　前記ビットライン間であり前記ワードライン間の前記半導体基板に
、前記ビットラインをマスクとして用いて前記半導体基板をエッチングすることで
　前記絶縁膜ラインの幅方向側面は、前記半導体基板の表面に対し、概垂直である、半導体装置。」  
　
「【請求項８】
　半導体基板内のビットラインを形成する工程と、
　前記ビットライン上に前記ビットラインの長手方向に連続して形成された絶縁膜ラインであって、前記絶縁膜ラインの幅方向側面は、前記半導体基板の表面に対し、概垂直である、前記絶縁膜ラインを形成する工程と、
　前記ビットライン間の前記半導体基板上にゲート電極を形成する工程と、
　前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在するワードラインを形成する工程と、
　前記ビットライン間であり前記ワードライン間の前記半導体基板に、
前記ビットラインをマスクとして用いて前記半導体基板をエッチングすることで
　前記トレンチ部を形成する工程は、少なくとも前記絶縁膜ラインをマスクに前記半導体基板をエッチングする工程を含む半導体装置の製造方法。」
　
　なお、下線は補正箇所を明示するために審判請求人が付したものである。
　
２　補正事項の整理
　本件補正による補正事項を整理すると、次のとおりである。
〈補正事項１〉
　本件補正前の請求項１の「前記ビットライン間であり前記ワードライン間の前記半導体基板に形成されたトレンチ部」を、本件補正後の請求項１の「前記ビットライン間であり前記ワードライン間の前記半導体基板に、
前記ビットラインをマスクとして用いて前記半導体基板をエッチングすることで
　
〈補正事項２〉
　本件補正前の請求項８の「前記ビットライン間であり前記ワードライン間の前記半導体基板に、トレンチ部を形成する工程」を、本件補正後の請求項８の「前記ビットライン間であり前記ワードライン間の前記半導体基板に、
前記ビットラインをマスクとして用いて前記半導体基板をエッチングすることで
　
３　新規事項の追加の有無についての検討
（１）上記補正事項１によって、補正前の請求項１の「前記ビットライン間であり前記ワードライン間の前記半導体基板に形成されたトレンチ部」が、「前記ビットラインをマスクとして用いて前記半導体基板をエッチングすることで」形成されたトレンチであることが限定され、上記補正事項２によって、補正前の請求項８の「前記ビットライン間であり前記ワードライン間の前記半導体基板に、トレンチ部を形成する工程」が、「前記ビットラインをマスクとして用いて前記半導体基板をエッチングすることで」トレンチ部を形成する工程であることが限定されている。
　以下、両補正事項１、２に共通する、「ビットライン間であり」「ワードライン間の」「半導体基板」に「トレンチ部を形成する」にあたり、「ビットラインをマスクとして用いて」「半導体基板をエッチングすることで」形成することを限定する補正が、本願の願書に最初に添付した明細書、特許請求の範囲、又は図面（以下「当初明細書等」という。）に記載された事項の範囲内においてなされたものであるか否かについて検討する。
　
（２）当初明細書等において、「トレンチ部」の形成について記載されているのは、次の箇所である（ここにおいて、下線は当合議体が付与したものである。以下同じ。）。
　
ａ．「【００２２】
  本発明は、半導体基板内のビットラインを形成する工程と、前記ビットライン上に前記ビットラインの長手方向に連続して形成された絶縁膜ラインを形成する工程と、前記ビットライン間の前記半導体基板上にゲート電極を形成する工程と、前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在するワードラインを形成する工程と、
前記ビットライン間であり前記ワードライン間の前記半導体基板に、トレンチ部を形成する工程と、を有し、前記トレンチ部を形成する工程は、少なくとも前記絶縁膜ラインをマスクに前記半導体基板をエッチングする工程
　
ｂ．「【００５３】
  図１０を参照し、フォトレジスト４６をマスクに、第２の金属層２０ａ、第１の金属層１６ａおよびＯＮＯ膜１２をエッチングする。
さらに、ビットライン１４間でありワードライン２０間の半導体基板１０に深さ４０ｎｍのトレンチ部２２を形成する。
さらに、ビットライン１４間の半導体基板１０にトレンチ部２２が形成される。ビットライン１４上には絶縁膜ライン１８が設けてある。
半導体基板１０にトレンチ部２２を形成する際も、ビットライン１４がエッチングされることを防止する
【００５４】
  図１０（ｂ）のように、ワードライン２０を形成する領域は第１の金属層１６ａおよび第２の金属層２０ａが残存し、ゲート電極１６およびワードライン２０となる。よって、ビットライン１４間の半導体基板１０上にゲート電極１６が形成され、ゲート電極１６に接し、ビットライン１４幅方向に延在するワードライン２０が形成される。さらに、
ビットライン１４の間でありワードライン２０の間の半導体基板１０にトレンチ部２２が形成される。トレンチ部２２の形成は少なくとも絶縁膜ライン１８をマスクに半導体基板１０をエッチングすることにより形成される
　
ｃ．「【００５６】
  以上、説明したように、第１の金属層１６ａに形成された開口部４８により、ビットライン１４と絶縁膜ライン１８をセルフアラインで形成する。さらに、その上に、第２の金属層２０ａを形成する。
そして、ワードライン２０、ゲート電極１６およびトレンチ部２２を形成するためのエッチングを、同一のマスクを用い行う。これにより、ワードライン２０、ゲート金属１６およびトレンチ部２２がセルフアラインで形成できる。
　
ｄ．図１０（ａ）は、実施例１に係るフラッシュメモリのメモリセルの上視図である図４のＡ−Ａにおける工程途中の断面図であって、ワードライン２０がない部位の絶縁膜ライン１８の幅方向の断面図である。この図１０（ａ）からは、絶縁膜ライン１８及びビットライン１４からなる凸部に覆われていない半導体基板１０にトレンチ２２が形成されていること、そして、絶縁膜ライン１８とビットライン１４の幅方向側面と、トレンチ２２の同方向側面が、略同一面を形成していることが見て取れる。
　また、図１０（ｃ）は、同図４のＤ−Ｄにおける工程途中の断面図であって、ワードライン２０の延長方向に垂直な方向の断面図である。この図１０（ｃ）からは、ワードライン２０及びゲート電極１６からなる凸部に覆われていない半導体基板１０にトレンチ２２が形成されていることが見て取れる。
　したがって、これら図面の記載事項は、摘記した上記ｂ．の記載「ビットライン１４の間でありワードライン２０の間の半導体基板１０にトレンチ部２２が形成される。トレンチ部２２の形成は少なくとも絶縁膜ライン１８をマスクに半導体基板１０をエッチングすることにより形成される。」と整合している。
　
（３）上記ａ．〜ｄ．の摘記事項を総合すると、「トレンチ部」の製造に関して、当初明細書等に記載された事項は、次のとおりと認められる。
　
　トレンチ部２２が、「ビットライン１４の間でありワードライン２０の間の半導体基板１０に形成されるにあたり、トレンチ部２２の形成は少なくとも絶縁膜ライン１８をマスクに半導体基板１０をエッチングすることにより形成される」ものであること。
　
（４）したがって、明細書の上記摘記箇所には、半導体基板にエッチングによってトレンチ部を形成するにあたり、「ビットライン」をマスクとして使用することは記載されておらず、「少なくとも絶縁膜ライン」をマスクとして使用することが記載されている。
　
（５）また、当初明細書等の全体を精査しても、「ビットライン間であり」「ワードライン間の」「半導体基板」に「トレンチ部」を形成するにあたり、「ビットラインをマスクとして用いて」「半導体基板をエッチングすることで形成」することを当業者が認識できる記載は見いだせない。
　
（６）したがって、請求項１において「前記ビットライン間であり前記ワードライン間の前記半導体基板に形成されたトレンチ部」について、「前記ビットラインをマスクとして用いて前記半導体基板をエッチングすることで形成された」点で限定する補正と、請求項８において「前記ビットライン間であり前記ワードライン間の前記半導体基板に、トレンチ部を形成する工程」について、「前記ビットラインをマスクとして用いて前記半導体基板をエッチングすることでトレンチ部を形成する」点で限定する補正は、「当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないもの」ではないから、当初明細書等に記載された事項の範囲内においてなされたものではない。
　したがって、上記補正事項１及び補正事項２は、特許法第１７条の２第３項の規定に違反している。
　
（７）新規事項の追加の有無についての検討のまとめ
　以上検討したとおり、補正事項１及び補正事項２は、特許法第１７条の２第３項の規定に違反しているから、本件補正は、特許法第１７条の２第３項の規定に違反するので、特許法１５９条１項において読み替えて準用する同法５３条１項の規定により却下すべきものである。
　
（８）平成２４年７月５日に提出された手続補正書の誤記について
　請求人は上記回答書において、「前記ビットラインをマスクとして用いて前記半導体基板をエッチングする」における「ビットライン」は「絶縁膜ライン」の誤記である旨主張している。そして、上記（２）〜（７）で検討したように、「前記ビットラインをマスクとして用いて前記半導体基板をエッチングする」における「ビットライン」を「絶縁膜ライン」とすれば、新規事項の追加とならないことは明らかである。
　そこで、仮に、請求人が上記回答書で主張するように、上記補正事項１及び補正事項２の「ビットライン」が「絶縁膜ライン」であるとした場合について、以下において予備的に検討を行う。なお、補正事項１及び補正事項２の「ビットライン」を「絶縁膜ライン」とした本件補正を、以下、「誤記を修正した本件補正」という。
　
（９）誤記を修正した本件補正について新規事項の追加の有無と補正目的の適否についての検討
　誤記を修正した本件補正が、当初明細書等に記載された事項の範囲内においてなされたものであることは、上記（１）〜（４）の検討から明らかである。したがって、誤記を修正した本件補正は、特許法第１７条の２第３項に規定する要件を満たしている。
　また、誤記を修正した本件補正は、請求項１及び請求項８に記載された「トレンチ部」が「絶縁膜ラインをマスクとして用いて」「半導体基板をエッチングすることで形成」される点で技術的に限定しようとするものであるから、誤記を修正した本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とするものでもある。
　
　以上検討したとおり、誤記を修正した本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　
　誤記を修正した本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、誤記を修正した本件補正による補正後の特許請求の範囲に記載された事項により特定される発明が、特許出願の際独立して特許を受けることができるものか（平成１８年法律５５号改正附則３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項（以下「特許法第１２６条第５項」という。）に規定する独立特許要件を満たすか）否かを、更に検討する。
　
４　独立特許要件を満たすか否かの検討
（１）本願補正発明
　誤記を修正した本件補正による補正後の請求項１〜１７に係る発明は、誤記を修正した本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１７に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明は、請求項１に記載されている事項により特定される以下のとおりのもの（以下「本願補正発明」という。）である。
　
【本願補正発明】
「【請求項１】
　半導体基板内に形成されたビットラインと、
　前記ビットライン上に前記ビットラインの長手方向に連続して設けられた絶縁膜ラインと、
　前記ビットライン間の前記半導体基板上に設けられたゲート電極と、
　前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在したワードラインと、
　前記ビットライン間であり前記ワードライン間の前記半導体基板に、前記
絶縁膜ライン
　前記絶縁膜ラインの幅方向側面は、前記半導体基板の表面に対し、概垂直である、半導体装置。」
　
　なお、下線は誤記の修正箇所を明示するために当合議体が付したものである。
　
（２）引用例の表示
　引用例１：米国特許第５１６８３３４号明細書
　引用例２：特開昭６３−１７０９６９号公報
　
（３）引用例１の記載、引用発明と引用例２の記載
（３−１）引用例１の記載
　原査定の拒絶の理由において引例４として引用された、本願の国際出願日前に外国において頒布された刊行物である、米国特許第５１６８３３４号明細書（以下「引用例１」という。）には、「Non-volatile semiconductor memory（当審訳：不揮発性半導体メモリ）」（発明の名称）に関して、図７〜図１１とともに、次の記載がある。（ここにおいて、翻訳は当合議体が作成したものである。なお、下線は当合議体が付加したものである。以下同様。）
　
ア．TECHNICAL FIELD OF THE INVENTION（発明の技術分野）
ａ．「The present invention relates in general to semiconductor memories and methods of fabrication thereof, and more particular relates to electrically erasable read-only memories and methods of fabrication thereof.」（第１欄第１１行〜第１４行。（なお、行数は、頁中央に付された行番号に基づく。以下同様。）当審訳：本発明は、一般的には、半導体メモリとその製造方法に関するものであり、より特別には、電気的に消去可能なリード・オンリー・メモリとその製造方法に関するものである。）
　
イ．DETAILED DESCRIPTION OF THE INVENTION（発明の詳細な説明）
ｂ．「FIGS. 7-11 illustrate another embodiment of the invention. In this embodiment, the EEPROM memory cell requires even less wafer area, as no thick field oxide growth is required, nor is the out diffusion of semiconductor bit lines of concern. In addition, in this embodiment, the bit line sheet resistance is reduced, thus removing the need for bit line contacts within the array. Such considerations require additional lateral wafer area and thereby place constraints on the area allocated for each memory cell.」（第６欄第４９行〜第５８行。当審訳：図７−１１では、この発明の別の実施例を説明します。この実施例では、厚いフィールド酸化物を成長させる必要がないので、EEPROMメモリセルはあまり多くのウエハ領域を必要とせず、半導体ビットラインの外方拡散についての懸念もありません。さらに、この実施例では、ビット・ラインのシート抵抗は低減され、それにより、アレイ内にビットラインコンタクトを形成する必要がなくなります。このような考察によれば、付加的な側方のウエハ領域、およびそのために各メモリセルに割り付けられたエリアについての場所に関する制約が要求されます。）
　
ｃ．「With regard to FIG. 7, the P-type silicon substrate layer 78 has formed thereon the thermally grown layer of silicon oxide 80 and LPCVD silicon nitride layer 82. The wafer is steam-sealed to form the upper silicon oxide layer 84. The thicknesses of such layers may be formed to the depths noted above. Next, 
a doped layer of polysilicon is deposited over the wafer to a depth of about 4,000 angstroms. The polysilicon layer is patterned to form conductive blocks 86 and 87, with openings 88, 90 and 92 thenbetween.
ポリシリコンのドープ層は約4,000Åの厚さでウェーハ上に堆積されます。このポリシリコン層はパターニングされて、導電性のブロック86および87が、これらブロックの間の開口88、90および92と共に形成されます。
　
ｄ．「
A heavy dosage of arsenic is then implanted 94 into the wafer forming heavily doped N-type areas 96, 98 and 100. The patterned polysilicon conductive blocks 86 and 87 are used for connecting to conductive word lines which are common to other similar memory cells in the rows. Also, the patterned polysilicon blocks 86 and 87 function as masks to prevent the arsenic implant from reaching the underlying areas of the P-type layer 78. The wafer is then subjected to an etch for removing the oxide-nitride-oxide layers 80-84 which are not covered by the polysilicon connecting blocks 86 and 87. With this technique, the remaining oxide-nitride-oxide layers are self-aligned with respect to the side edges of the overlying polysilicon connecting blocks 86 and 87. 
高い注入量のヒ素が、高ドープN型領域96、98および100を形成するウェーハに注入94されます。パターニングされたポリシリコンからなる導電性のブロック86および87が、他の類似のメモリセルに共通である、行方向の導電性のワードラインに接続するために使用されます。さらにパターニングされたポリシリコンブロック86と87は、注入されたヒ素がＰ型層78の下層の領域に到達することを防ぐためのマスクとして機能します。その後、ウェーハは、ポリシリコン連結ブロック86および87によってカバーされない酸化物-窒化物-酸化物層80-84を削除するためにエッチングされることになります。この技術で、残る酸化物-窒化物-酸化物層は、上層にあるポリシリコン連結ブロック86および87のサイドエッジに関して自己整合されます。
　
ｅ．「With reference now to FIG. 8, a thick layer 102 of conformal silicon oxide is deposited over the surface of the wafer, to a depth of about 5,000 angstroms. A conformal silicon oxide is especially advantageous for use as the deposited layer 102. A conformal silicon oxide, such as tetra-ethoxysilane (TEOS) is suitable for the deposition oxide layer 102. A layer of photoresist 104 is then spun over the surface of the wafer for filling the contoured surface of the conformal silicon oxide layer 102, and for providing a flat top surface. An etching process is then employed for etching the photoresist 104 and the conformal silicon oxide layer 102 at the same rate. 
When such an etch is conducted, the removal of material proceeds uniformally downwardly, until the polysilicon connecting blocks 86 and 87 are reached. The result is a planarized surface of the memory array. The wafer may be heated to a temperature effective to anneal the implant and activate the impurities to form diffused regions 106, 108 and 110. The diffused bit line regions 106-110 are elongate and are associated with other cells in the columns of the memory array.
そのようなエッチングが実施されると、ポリシリコン連結ブロック86および87に到達するまで、材料の除去は均一に下方へ進行します。その結果、平坦化されたメモリアレイの表面となります。ウェーハは、注入領域をアニールし、かつ拡散領域106、108および110を形成するために不純物を活性化するのに有効な温度に加熱してもよい。拡散ビットライン領域106-110は、伸長されて、メモリアレイのカラムの他のセルと対応づけられます。
　
ｆ．「FIG. 9 illustrates the wafer of the alternative embodiment of the invention, after the planarizing etch, as described above. As noted, 
the top surface of the polysilicon connecting blocks 86 and 87 are planarized with respect to the top surface of the conformal silicon oxide 102, forming isolated oxide areas 112, 114 and 116.
ポリシリコン連結ブロック86および87の頂部表面は、分離された酸化物エリア112、114および116を形成している、コンフォーマルな酸化シリコン102の頂部表面に対して平坦化される。
　
ｇ．「
With reference now to FIG. 10, a second layer 118 of doped polysilicon is deposited over the surface of the wafer and patterned to define a word line extending in common with a number of other memory cells of the row. Importantly, the polysilicon word line 118 is in electrically contact with the first polysilicon layer forming the conductive connecting blocks 86 and 87.
blocks 86 and 87 which function as gate conductors
図１０を参照すると、ドープしたポリシリコンの第２の層118はウェーハの表面を覆うように堆積され、パターン化されることにより、行方向の他の多くのメモリセルに共通に伸びるワードラインを定義します。
ポリシリコン・ワードライン118は、導電性の連結ブロック86および87を形成する第１のポリシリコン層と電気的に接続します。
ゲート導体として機能するポリシリコン連結ブロック86および87
　
ｈ．「The advantage presented by the embodiment of FIG. 10 is that no thick silicon oxide need be grown to electrically isolate adjacent memory cells. By eliminating the thick thermally grown silicon oxide, the associated bird's beak does not form around the edges of the oxide, thereby requiring additional lateral wafer area. In addition, the high temperatures required for growing the thick silicon oxide is not required, and thus lateral out diffusion of impurity regions, such as the diffused bit lines, does not occur. Also, since the bit lines can be silicided using prior art techniques, the need for contacts within the array area is removed. Utilizing the photolithography design rules set forth above, a memory cell fabricated according to the planarized process would require only about four square microns of wafer area. With such a cell area, it is possible to fabricate a four megabit EEPROM memory chip. 」（第８欄第１行〜第１７行。当審訳：図１０の実施例によって示された利点は、隣接するメモリセルを電気的に分離するために、厚い酸化シリコンを形成する必要が全くないということです。熱成長させた厚い酸化シリコンを排除することによって、関連する「バーズビーク」は、追加的な側方のウェーハ領域を要求するような、酸化物のエッジのまわりで生成することがなくなります。さらに、厚い酸化シリコンを形成するために要求される高温を必要とせず、したがって、拡散ビットラインのような不純物領域からの、側方への拡散が生じません。さらに、ビットラインは先行技術を使用することによってシリサイド化することができるので、アレイ領域内のコンタクトの必要がなくなります。上に述べられたフォトリソグラフィーのデザインルールを利用して、平坦化されたプロセスによって作り上げられた１つのメモリセルは、ウェーハ・エリアのわずか４平方ミクロンぐらいを要求するのみでしょう。そのようなセル面積で、4メガビットのEEPROMメモリーチップを作り上げることが可能です。）
　
ｉ．「
FIG. 11 illustrates a sectioned portion of an EEPROM array of the invention, illustrating four memory cells constructed in accordance with the alternate embodiment of the invention. 
such word lines and bit lines extend throughout the memory array
図１１は、この発明のEEPROMアレイの切り出された部分を示すものであって、この発明のこの別の実施例に従って形成された4つのメモリセル示している。
そのようなワードラインおよびビットラインがメモリアレイの全体にわたって伸びている
　
ウ．上記ア．とイ．を参照した図面の記載事項
ｊ．摘記された上記ｃ．には、導電性の連結ブロック86、87は、Ｐ型シリコン基板層78上に堆積されたポリシリコンのドープ層がパターニングされて形成されたものであることが記載されており、そのようなパターニングの際には、フォトレジストパターンの形状が基板面に垂直方向に転写されることは技術常識であるから、導電性の連結ブロック86、87の側壁部は、Ｐ型シリコン基板層78に対して略垂直に形成されているものと認められる。また、図７においても、導電性の連結ブロック86、87の側壁部が、Ｐ型シリコン基板層78に対して略垂直に形成されていることが、見て取れる。
　
ｋ．摘記された上記ｄ．とｅ．の記載によれば、導電性の連結ブロック86、87をマスクとしてＰ型シリコン基板層78にヒ素を注入して高ドープN型領域96、98および100を形成し、その後アニールすることにより、拡散ビットライン領域106、108および110が形成されることが、明らかである。
　
ｌ．摘記された上記ｄ．の記載「ウェーハは、ポリシリコン連結ブロック86および87によってカバーされない酸化物-窒化物-酸化物層80-84を削除するためにエッチングされることになります。この技術で、残る酸化物-窒化物-酸化物層は、上層にあるポリシリコン連結ブロック86および87のサイドエッジに関して自己整合されます。」とともに、図８を参照すると、導電性の連結ブロック86、87をマスクとして、酸化物-窒化物-酸化物層80-84をエッチングした結果として、導電性の連結ブロック86、87の側壁部と、酸化物-窒化物-酸化物層80-84の側壁部は、略同一面を形成するとともに、Ｐ型シリコン基板層78に対して略垂直に形成されることが、明らかである。
　
ｍ．摘記された上記ｅ．とｆ．の「酸化物エリア112、114および116」の製造工程についての記載を参照すると、図９から、Ｐ型シリコン基板層78に形成された拡散ビットライン領域106、108および110の上面と、導電性のブロック86、87及び酸化物-窒化物-酸化物層80-84の側壁部とで形成された凹部を埋めるように、酸化物エリア112、114および116が形成されていることが、見て取れる。そして、上記ｊ．とｌ．で検討したように、導電性のブロック86、87及び酸化物-窒化物-酸化物層80-84の側壁部が、Ｐ型シリコン基板層78に対して略垂直に形成されているから、導電性のブロック86、87及び酸化物-窒化物-酸化物層80-84の側壁部と接触するように形成された、酸化物エリア112、114および116の側壁部も、前記Ｐ型シリコン基板層７８の表面に対して略垂直となっていることは明らかである。
　
ｎ．摘記された上記ｇ．には、導電性の連結ブロック86および87がゲート導体として機能することが記載されている。そして、上記ｉ．で検討したように、導電性の連結ブロック86、87をマスクとして拡散ビットライン領域106、108および110が形成されているので、拡散ビットライン領域106、108の間のＰ型シリコン基板層78にゲート導体が形成されているということができる。
　
ｏ．摘記された上記ｇ．には、ポリシリコン・ワードライン118が、導電性の連結ブロック86および87と電気的に接続するように形成されることが記載されている。また、図１０及び図１１から、ポリシリコン・ワードライン118が延在する方向が、拡散ビットライン領域106、108および110の幅方向であることが見て取れる。
　
ｐ．摘記された上記ｉ．の記載「ワードラインおよびビットラインがメモリアレイの全体にわたって伸びている」を参照すると、図１１から、拡散ビットライン領域108および110は、ポリシリコン・ワードライン118の延在する方向（紙面左右方向）と垂直な方向（紙面奥行き方向）に延在していることが見て取れる。また、上記ｍ．で検討したように、酸化物エリア112、114および116は、拡散ビットライン領域106、108および110の形成領域に整合するように形成されるものであるから、酸化物エリア114および116は、拡散ビットライン領域108および110上に、前記ビットライン領域108および110の延在する方向（紙面奥行き方向）に連続して設けられていることが見て取れる。
　
（３−２）引用発明
　上記ａ．〜ｐ．を総合すれば、引用例には、次の発明（以下、「引用発明」という。）が記載されている。
　
「Ｐ型シリコン基板層78内に形成された拡散ビットライン領域108、110と、
　前記拡散ビットライン領域108、110上に前記拡散ビットライン領域108、110の延在する方向に連続して設けられた酸化物エリア114、116と、
　前記拡散ビットライン領域108、110間の前記半導体基板上に設けられたゲート導体（導電性の連結ブロック87）と、
　前記ゲート導体（導電性の連結ブロック87）上に接して設けられ、前記拡散ビットライン領域108、110の幅方向に延在したポリシリコン・ワードライン118と、を具備し、
　前記酸化物エリア114、116の幅方向側面は、前記Ｐ型シリコン基板層78の表面に対し、概垂直である、不揮発性半導体メモリ。」
　
（３−３）引用例２の記載
　原査定の拒絶の理由において引例１として引用された、本願の国際出願日前に日本国内において頒布された刊行物である、特開昭６３−１７０９６９号公報（以下「引用例２」という。）には、「非揮発性メモリ」（発明の名称）に関して、図１とともに、次の記載がある。
　
ア．問題点を解決するための手段
ａ．「
本発明の重要な着想は
スタクエッチの直後にトレンチエッチが続けられる
点にある。
、電界（ｆｉｅｌｄ）酸化物下側の埋め込みＮ＋ラインを形成し、且つ第１ポリシリコン
層（ポリ１）のラインを埋め込みＮ＋ラインの間にそれらと平行に形成した後に、第２ポリシリコン
層（ポリ２）が被着される。第２ポリシリコンはスタックエッチによってエッチングされ
ここでポリ２のレベルは埋め込みＮ＋ビットラインにほぼ直交するワードラインを形成するようにエッチングされる。また、ポリ２のエッチングはスタックエッチとして行われるので、ポリ２で覆われている箇所を除くポリ１の全てもエッチング除去される。つまり、ポリ２ワードライン下側のポリ１プレートがＦＡＭＯＳ（ファモス）トランジスタのフローティングゲートを与え、非揮発性メモリとして動作する能力を与える。
　
ｂ．「
本発明の一つの教示は、上記のスタックエッチがトレンチエッチとして延長でき
大幅に改善された結果を与えられるという点にある。」
　
ｃ．「つまり、本発明は隣合う埋め込みＮ＋ビットライン間でトレンチ分離を形成するのに、既存の処理順序に最少の追加を必要とするだけである。
第１に、容易に予測できるように、リークがそれに沿って生じる物理的な経路が大幅に細長くなるという単純な理由から、隣合う埋め込みＮ＋ビットライン間でのリーク電流が著しく減少される。
　
ｄ．「
すなわち本発明は、追加処理コストを絶対的に最少限としながら極めて著しい性能上の利点を与え、これまでに開発されてきたクロスポイント式のＥＰＲＯＭセルと比べて顕著な利点をもたらす。
　従って、本発明はここで述べるその他の利点に加え、少なくとも次のような利点を与える：
＊より速いプログラミング
＊より低い電圧でのプログラミング
＊ビットライン間でのより高いパンチスルー電圧
＊
ビットライン間でのより低いリーク
　
ｅ．「本発明によれば、
半導体本体
複数のビットライン拡散領域
上記ビットライン拡散領域と平行てない複数のワードラインで、該複数のワードラインはそれぞれ相互に平行である
上記半導体本体に内在する複数のトレンチで、上記チャネル位置がビットライン拡散領域によって分離されていない箇所で、該トレンチが隣接するチャネル位置を相互に分離する
　
イ．実施例
ｆ．「
以下のプロセスフローは、ＦＡＭＯＳトランジスタのソース／ドレインとして使われる埋め込みｎ＋ラインを備えたＥＰＲＯＭを与える
　
ｇ．「３．
ビットラインの拡散を形成するステップ
（ａ）　
埋め込みｎ＋パターンをフォトレジストで画成し、ビットライン拡散領域１４の箇所を露出する。
（ｂ）　プラズマエッチングを施し、ビットライン拡散領域の箇所から残っている窒化物を除去する。
（ｃ）　次にこれらの箇所の下側に位置するパッド酸化物を、１０％ＨＦに浸漬して取り除く。
（ｄ）　
次にヒ素を（５０ｋｅＶ、５．０Ｅ１５ｃｍ
−２
で）注入し、ビットライン拡散領域１４を形成する。
（ｅ）　次にフォトレジストを取り除く。
（ｆ）　
次に注入ｎ＋領域１４をアニール（熱処理）し、９００℃のアルゴン内に１００分放置し、続いて埋め込みｎ＋領域１４上に４５００Ａの酸化物１２を成長させるのに充分な９００℃での蒸気酸化（約４０分）によって厚い自己整合酸化物１２を成長させる。
（ｇ）　次に残っている窒化物を１％ＨＦを用いて取り除いた後、高温のリン酸によってデグレーズし、また窒化物下側のパッド酸化物も１％ＨＦに素早く浸漬して取り除く。」（第５頁右上欄第８行〜左下欄第１１行）
　
ｈ．「５．その後ポリ２層を形成し、アレイ内にＦＡＭＯＳトランジスタの
制御電極２２′
（・・・途中省略・・・）
（ｅ）　次に
ポリ２レベル２２を、ポリシリコンのＬＰＧＶＤ被着によって３０００Ａの厚さに形成
（ｆ）　次にポリ２を１０％ＨＦ内でデグレーズし、２５００Ａの
ＷＳｉ
２
２３をＣＶＤで被着
（・・・途中省略・・・）
（ｈ）　次にフォトレジストをパターン形成して、周辺を保護しながら
アレイにおけるＦＡＭＯＳの制御ゲートを画成する。
（ｉ）　
次にスタックエッチを用いてポリ２レベル２２と２３、レベル間誘電体２０、及びポリ１レベル１８をエッチングし、アレイ内のポリ１ＦＡＭＯＳのフローティングゲート１８′としてのみ、つまりポリ２層（及びそのフォトレジスト）で覆われている箇所においてのみ残るようにする。
（ｊ）　
スタックエッチをトレンチエッチとして続行し、第１ゲート酸化物１６と３０００Ａのシリコン基板１０も、埋め込みｎ＋領域上の厚い酸化物１２あるいはポリ２内でワードラインを画成するフォトレジストによって保護されていない箇所でエッチングする。
トレンチエッチは次のように実施される
　ｉ．例えば、７５ｓｃｃｍのＨｅと１００ｓｃｃｍのＣＣＬ２Ｆ２を含むシングルスライス反応炉内において、０．８Ｔｏｒｒ、２５０ワツト及び基板温度１５℃で、３０分間の、ポリ１下例の薄い酸化物１６を貫いてカットする短いエッチングと；これに続く
　ｉｉ．
例えば、１８０ｓｃｃｍのＨＣｌ＋４０ｓｃｃｍのＨＢｒ＋８０ｓｃｃｍのＨｅからなり、圧力１．３Ｔｏｒｒ、電力２５０ワツト及び基板温度１５℃で、１００秒間のシリコンエッチング。これが厚さ約７５００Ａのトレンチ２４を形成する
（ｋ）　次にビットシリコン分離用注入を、例えばホウ素１１を１００ｋｅＶ、１．０Ｅ１２ｃｍ−２で実施する（これはポリ２内のビットライン分離ストリップ（厚い酸化物１２）と
ワードライン２２
（１）　次に残っているフォトレジストを取り除く。
（ｍ）　ここでポリサイドのポリ２層内のＷＳｉ２をアニールでき、１０００℃の炉温度で、Ｎ２を１０分間続いてＯ２を３０分間用いて、トレンチの側壁と底部上（及びポリシリコンの露出部分上にも）キャップ酸化物を形成する。
（ｎ）　
次にＴＥＯＳ酸化物２６を被着してエッチング成形し、トレンチ２４を埋める。
　
ｉ．「上記のプロセスフローは、隣合うＦＡＭＯＳトランジスタがトレンチで（電流の流れる方向と直角な方向に）分離された第１図に示すような構造をもたらす。」（第７頁右下欄第１６行〜第１９行）
　
ウ．上記ア．とイ．を参照した図面の記載事項
ｊ．摘記された上記ｆ．〜ｉ．の、ＥＰＲＯＭのプロセスフローに関する記載を参照すると、図１からは、シリコン基板１０内に形成された、ソース／ドレインとなる複数のビットライン拡散領域１４と、ビットライン拡散領域１４に自己整合して成長された厚い自己整合酸化物１２と、ポリ１レベル１８から形成されたフローティングゲート１８’と、上記複数のビットライン拡散領域１４及び厚い自己整合酸化物１２をまたぐようにポリ２レベル２２及びＷＳｉ２２３から形成された積層構造と、ＴＥＯＳ酸化膜２６で埋められたトレンチ２４を備えたＥＰＲＯＭが形成されていることが見て取れる。なお、上記ポリ２レベル２２及びＷＳｉ２２３の積層構造は上記ｈ．の記載によれば上記ＥＰＲＯＭのワードライン２２または制御電極２２’として機能するものである（上記積層構造を以下「ワードライン２２」という）。
　
ｋ．摘記した上記ｈ．の（ｊ）の記載「スタックエッチをトレンチエッチとして続行し、第１ゲート酸化物１６と３０００Ａのシリコン基板１０も、
埋め込みｎ＋領域上の厚い酸化物１２あるいはポリ２内でワードラインを画成するフォトレジストによって保護されていない箇所でエッチング
　
エ．図１に記載されたＥＰＲＯＭの利点と解決された課題
ｌ．図１に記載されたＥＰＲＯＭの利点に関して、摘記した上記ｃ．には、「本発明は隣合う埋め込みＮ＋ビットライン間でトレンチ分離を形成するのに、既存の処理順序に最少の追加を必要とするだけである。しかし、こうして形成される構造から得られる利点は大きい。第１に、容易に予測できるように、リークがそれに沿って生じる物理的な経路が大幅に細長くなるという単純な理由から、隣合う埋め込みＮ＋ビットライン間でのリーク電流が著しく減少される。」と記載されている。つまり、引用例２に記載の発明であるＥＰＲＯＭにおいて、隣接するワードライン間の領域であり、かつ、隣接する厚い自己整合酸化物１２の間の領域で、ＴＥＯＳ酸化膜２６で埋められたトレンチ２４からなるトレンチ分離を行うことにより、隣接する埋め込みＮ＋ビットライン間でのリーク電流が著しく減少されるという利点が得られる。これは、逆に言えば、上記のようなトレンチ分離を採用しなければ、隣接する埋め込みＮ＋ビットライン間でのリーク電流が課題となっていたことを示唆するものである。
　
（４）対比
（４−１）次に、本願補正発明と引用発明とを対比する。
ア．引用発明の「Ｐ型シリコン基板層78」は、本願補正発明の「半導体基板」に相当し、以下同様に、「拡散ビットライン領域108、110」は「ビットライン」に、「酸化物エリア114、116」は「絶縁膜ライン」に、「ゲート導体（導電性の連結ブロック87）」は「ゲート電極」に、「ポリシリコン・ワードライン118」は「ワードライン」に、「不揮発性半導体メモリ」は「半導体装置」に、それぞれ相当している。
　
イ．引用発明の「前記酸化物エリア114、116の幅方向側面は、前記Ｐ型シリコン基板層78の表面に対し、概垂直である」ことは、本願補正発明の「前記絶縁膜ラインの幅方向側面は、前記半導体基板の表面に対し、概垂直である」ことに相当している。
　
（４−２）そうすると、本願補正発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「半導体基板内に形成されたビットラインと、
　前記ビットライン上に前記ビットラインの長手方向に連続して設けられた絶縁膜ラインと、
　前記ビットライン間の前記半導体基板上に設けられたゲート電極と、
　前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在したワードラインと、を具備し、
　前記絶縁膜ラインの幅方向側面は、前記半導体基板の表面に対し、概垂直である、半導体装置。」
　
《相違点》
　本願補正発明は、「前記ビットライン間であり前記ワードライン間の前記半導体基板に、前記絶縁膜ラインをマスクとして用いて前記半導体基板をエッチングすることで形成されたトレンチ部」を具備しているのに対して、引用発明は、このような構成について特定されていない点。
　
（５）相違点についての判断
（５−１）相違点について
ア．引用例１には、図７〜１１に記載された実施例において、トレンチ部を、拡散ビットライン領域間であり、かつ、ポリシリコン・ワードライン間のＰ型シリコン基板層78に形成することについて、何ら記載されていない。
　
イ．しかしながら、引用例２には、上記（３−３）のｊ．〜ｌ．で検討したように、基板内に、ソース／ドレインとなる複数のビットライン拡散領域を備えたＥＰＲＯＭにおいて、隣接するビットライン拡散領域のリーク電流を低減するために、隣接するワードライン間の領域であり、かつ、隣接する厚い自己整合酸化物１２の間の領域において、該酸化物１２をマスクとして、エッチングを行ってトレンチ２４を形成することが、開示されている。
　
ウ．また、拡散ビット線を備えた、ＮＲＯＭ型フラッシュＥＥＰＲＯＭにおいて、拡散ビット線間に素子分離領域がなければ、ビット線間耐圧が悪化し、電荷のリークが起こる可能性があること、また、拡散ビット線間に素子分離領域を設ける必要があることは、本願の国際出願日前に日本国内において頒布された刊行物である、下記の周知例１、２にも記載されているように、当業者において周知の事項である。
　
・周知例１：特開２００３−２２４２１３号公報
　上記周知例１には、次の記載がある。
　
ａ．「【０００２】
【従来の技術】不揮発性半導体記憶装置の中で、フラッシュＥＥＰＲＯＭの一種であるＮＲＯＭ(Nitride Read Only Memory)型フラッシュＥＥＰＲＯＭ（以下、ＮＲＯＭと称する）が注目されている。ＮＲＯＭについては、米国特許第６０１１７２５号および５７６８１９２号にて報告されている。」
【０００３】図１８は従来のＮＲＯＭのメモリセルアレイの一部を示したレイアウト図である。
【０００４】図１８を参照して、ＮＲＯＭのメモリセルアレイは、行に配列された複数のワード線１と、列に配列された複数のビット線２とを含む。各メモリセルＭＣはそれぞれ点線で囲まれた領域３に配置される。
【０００５】図１９は図１８中の線分Ａ−Ａでの断面模式図である。図１９を参照して、
ｐウェル１０の主表面には、所定の間隔を隔ててビット線２が形成される。ビット線２はｎ型拡散領域として形成される拡散ビット線である。各ビット線２上にはシリコン酸化膜１１が形成されている。２つのビット線２の間のｐウェル１０の主表面上にはシリコン酸化膜１２が形成される。シリコン酸化膜１２上には電荷を蓄積するための窒化膜１３が形成される。窒化膜１３上にはシリコン酸化膜１４が形成される。シリコン酸化膜１４および１１上にはワード線１が形成される。ワード線１はポリシリコンで形成される。
【０００６】図１９に示すように、
ＮＲＯＭのメモリセルの電荷蓄積部はシリコン酸化膜１２と窒化膜１３とシリコン酸化膜１４との積層構造（以下ＯＮＯ積層構造と称する）となっている。
また図１８に示したとおり、ビット線を挟んで互いに隣接するメモリセル同士では、隣接するメモリセル間に配置されるビット線２をソースまたはドレインとして共有する。
ｂ．「【０００９】
【発明が解決しようとする課題】しかしながら、図１９に示すように、従来のフラッシュＥＥＰＲＯＭと異なり、
ＮＲＯＭのビット線間には分離素子領域が存在しない。よって、ビット線間耐圧が悪化し、電荷のリークが起こる可能性がある。
　
・周知例２：特開２００３−２４３５４４号公報
　上記周知例２には、次の記載がある。
　
【００３２】
図２に本発明のメモリセル２の平面レイアウト例を示す。図２に示すように、メモリセル２は、ソース／ドレインとなる１対の埋込拡散ビット線（不純物拡散領域）３と、ＯＮＯ膜９と、トランスファゲート電極１１とを有する。またメモリセル２の周囲には素子分離領域としてトレンチ分離領域１０を設ける。
【００３３】図３（ａ）〜（ｃ）に、図１および図２におけるＩＩＩＡ線、ＩＩＩＢ線、ＩＩＩＣ線に沿う断面構造例を示す。
【００３４】図３（ａ）に示すように、半導体基板１の主表面上にＯＮＯ膜９を形成する。ＯＮＯ膜９は、酸化膜９ａと、窒化膜９ｂと、酸化膜９ｃとで構成される。窒化膜９ｂは、電荷蓄積部となる。
【００３５】ＯＮＯ膜９の両側に位置する半導体基板１内にＮ型の埋込拡散ビット線３を形成する。ＯＮＯ膜９の両側に位置する半導体基板１の主表面上には絶縁膜１２が形成され、ＯＮＯ膜９上から絶縁膜１２上にわたってトランスファゲート電極１１が延在する。
【００３６】図３（ｂ）および（ｃ）に示すように、半導体基板１の主表面に選択的にトレンチを形成し、該トレンチ内に絶縁膜を埋め込むことで、トレンチ分離領域１０を形成している。
図３（ｂ）示す断面では、各埋込拡散ビット線３の両側にトレンチ分離領域１０が形成され
　
エ．上記イ．及びウ．に示したように、拡散ビットライン領域を有する不揮発性半導体メモリにおいて、隣接する拡散ビットライン領域間に素子分離領域がなければ、ビットライン間の耐圧が悪化したり、ビットライン間のリークが発生するという課題が存在することは、当業者には周知の事項である。
　したがって、引用例１に上記課題について何ら記載が無くとも、拡散ビットライン領域を有してはいるが、当該拡散ビットライン領域間に素子分離領域が形成されていない引用発明において、ビットライン間の耐圧が悪化したり、ビットライン間にリークが発生する課題が存することは、当業者であれば直ちに察知し得たことであり、引用発明におけるこのような課題を解決するために、本願補正発明の「ビットライン」に相当する「拡散ビットライン領域108、110」の間であり、かつ、本願補正発明の「ワードライン」に相当する「ポリシリコン・ワードライン118」の間の、本願補正発明の「半導体基板」に相当する「Ｐ型シリコン基板層」に、本願補正発明の「絶縁膜ライン」に相当する「酸化物エリア114、116」をマスクとして用いて半導体基板をエッチングすることで、トレンチ部からなる素子分離領域を形成することによって、上記相違点に係る構成とすることは、引用例２の記載に基づいて、当業者が容易になし得たことである。
　
　以上のとおり、上記相違点は、当業者が容易になし得た事項の範囲に含まれる程度のものである。
　
（５−２）阻害要因について
　なお、請求人は、平成２４年２月７日に提出された意見書において、引用文献の組合せに阻害要因があると主張しているが、トレンチを用いた分離方法は、ＳＴＩ（shallow trench isolation）として周知であり、ＬＯＣＯＳ膜を用いた分離方法に比べて微細化に適していることは技術常識である。
　したがって、微細化が求められる引用発明の不揮発性半導体メモリにおいて、拡散ビットライン領域を分離するために、引用例２に記載されたトレンチ部を採用することに、何ら阻害要因は認められない。　
　
（５−３）判断についてのまとめ
　以上、検討したとおり、本願補正発明は、周知技術を勘案することにより、引用発明と引用例２の記載に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
（６）独立特許要件についてのまとめ
　したがって、誤記を修正した本件補正による補正後の特許請求の範囲の請求項１に係る発明が、特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
　
５　補正の却下の決定のむすび
　以上の次第で、本件補正は、特許法第１７条の２第３項に規定する要件を満たしておらず、たとえ手続補正書の誤記を修正することにより、特許法第１７条の２第３項に規定する要件を満たすものとなったとしても、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、いずれにしても、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により、却下すべきものである。
　
第３　本願発明について
１　本願発明
　以上のとおり、本件補正（平成２４年７月５日に提出された手続補正書による補正）は却下されたので、本願の請求項１〜１７に係る発明は、平成２４年２月７日に提出された手続補正書の請求項１〜１７に記載されるものであり、そのうち、請求項１に係る発明（以下「本願発明」という。）は、上記第２の１において補正前の請求項１として記載されたものであり、再掲すると、次のとおりである。
　
【本願発明】
「【請求項１】
　半導体基板内に形成されたビットラインと、
　前記ビットライン上に前記ビットラインの長手方向に連続して設けられた絶縁膜ラインと、
　前記ビットライン間の前記半導体基板上に設けられたゲート電極と、
　前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在したワードラインと、
　前記ビットライン間であり前記ワードライン間の前記半導体基板に形成されたトレンチ部と、を具備し、
　前記絶縁膜ラインの幅方向側面は、前記半導体基板の表面に対し、概垂直である、半導体装置。」
　
２　引用例１の記載、引用発明、引用例２の記載及び周知技術
　引用例１の記載、引用発明、引用例２の記載については、前記第２の４の（３）の（３−１）、（３−２）、（３−３）において、周知技術については、同（５）の（５−１）において、摘記及び認定したとおりである。
　
３　対比・判断 
　前記第２の２と前記第２の３の（８）、（９）で検討したように、本願補正発明は、本件補正前の発明（本願発明）の「トレンチ部」を「絶縁膜ラインをマスクとして用いて」「半導体基板をエッチングすることで形成」される点で限定したものである。逆に言えば、本件補正前の発明（本願発明）は、本願補正発明から、上記の限定を省いたものである。 
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである本願補正発明が、前記第２の４において検討したとおり、周知技術を勘案することにより、引用発明と引用例２の記載に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、当業者が容易に発明をすることができたものである。 
　
第４．結言 
　以上のとおり、本願発明は、周知技術を勘案することにより、引用発明と引用例２の記載に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。　
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。