(57)【要約】ロジック回路（ＬＯＧＩＣ）内の金属配線と同じ層（Ｍ３）の金属配線を電極として利用したＭＩＭキャパシタを用いてＤＲＡＭのメモリセル容量（Ｃ３）を形成することにより、プロセスコストを低減できる。高誘電体材料を用いてキャパシタを形成し、ビット線（ＢＬ）が形成された配線層より上層に配置することにより、高集積化が図れる。また、２Ｔセルを用いることにより、低電圧で動作させても十分な信号量が確保できる。アナログ（ＡＮＡＬＯＧ）やメモリ（ＭＥＭ）におけるキャパシタ形成のプロセスを共通化するにより、ロジック、アナログ、メモリが１チップ上に搭載された半導体集積回路を低コストで実現できる。
2003052829.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と複数のビット線との交点に配置された複数のＤＲＡＭメモリセルと、
ロジック回路とを具備し、
前記ＤＲＡＭメモリセルは、第１金属電極と第１金属配線層に形成された第２金属電極と前記第１と第２金属電極との間に設けられた第１誘電体膜を有するキャパシタと、第１ＭＩＳＦＥＴとを具備し、
前記ロジック回路は前記第１金属配線層に形成された配線を用いることを特徴とする半導体装置。
【請求項２】
請求の範囲第１項において、
前記第１金属配線層は前記第１金属電極と半導体基板の表面との間に形成されることを特徴とする半導体装置。
【請求項３】
請求の範囲第１項において、
前記ＤＲＡＭメモリセルはさらに第２ＭＩＳＦＥＴを具備し、
前記複数のワード線の内、第１ワード線に前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴのゲートは接続され、
前記複数のビット線の内、第１ビット線に前記第１ＭＩＳＦＥＴのソース・ドレイン経路が接続され、第２ビット線に前記第２ＭＩＳＦＥＴのソース・ドレイン経路がそれぞれ接続され、
前記キャパシタは前記第１ＭＩＳＦＥＴのソース・ドレイン経路と第２ＭＩＳＦＥＴのソース・ドレイン経路との間に接続されていることを特徴とする半導体装置。
【請求項４】
請求の範囲第１項において、
前記ロジック回路は第１導電型の第３ＭＩＳＦＥＴと第２導電型の第４ＭＩＳＦＥＴのゲート同士、ドレイン同士が接続された第１回路を複数具備し、
前記第１回路の前記第３と第４ＭＩＳＦＥＴのソース・ドレイン領域は一部シリサイド化されていることを特徴とする半導体装置。
【請求項５】
請求の範囲第４項において、
前記第３と第４ＭＩＳＦＥＴのソース・ドレイン領域を形成する半導体領域の表面をシリサイド化する工程において、前記第１ＭＩＳＦＥＴソース・ドレイン領域を形成する半導体領域はマスクで覆われていることを特徴とする半導体装置。
【請求項６】
請求の範囲第１項において、
前記第１金属配線層は銅を含むことを特徴とする半導体装置。
【請求項７】
請求の範囲第１項において、
前記ロジック回路はＣＭＯＳ回路により構成される積和回路を有することを特徴とする半導体装置。
【請求項８】
請求の範囲第１項において、
前記ロジック回路は中央演算処理装置を有することを特徴とする半導体装置。
【請求項９】
請求の範囲第１項において、
前記複数のビット線は前記第１金属配線層と半導体基板表面との間に形成された金属配線層に形成されていることを特徴とする半導体装置。
【請求項１０】
請求の範囲第１項において、
前記第１金属配線層は前記半導体装置に形成される複数の金属配線層のうち半導体基板表面から３層目以上の金属配線層を用いることを特徴とすることを特徴とする半導体装置。
【請求項１１】
請求の範囲第１０項の半導体装置は、
キャパシタを具備するアナログ回路とをさらに具備し、
前記アナログ回路内の前記キャパシタを形成する金属電極はロジック回路内の配線に用いられる第２金属配線層内の配線で形成され、
前記第２金属配線層と半導体基板表面との間に前記第１金属配線層が形成されていることを特徴とする半導体装置。
【請求項１２】
請求の範囲第１項の半導体装置は、
第３金属電極と第４金属電極と前記第３と第４金属電極との間の第２誘電体膜とを有するキャパシタを具備するアナログ回路とをさらに具備し、
前記アナログ回路内の前記第２誘電体膜は前記ＤＲＡＭメモリセル内の前記第１誘電体膜と同じ層に形成され、
前記アナログ回路内の前記第３金属電極は前記第１金属配線層に形成されることを特徴とする半導体装置。
【請求項１３】
複数のワード線と、
複数のビット線対と、
前記複数のワード線のそれぞれにゲートが接続され、前記複数のビット線対の一方のそれぞれにソース・ドレイン経路が接続された第１ＭＩＳＦＥＴと、前記複数のワード線のそれぞれにゲートが接続され、前記複数のビット線対の他方のそれぞれにソース・ドレイン経路が接続された第２ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴのソース・ドレイン経路と第２ＭＩＳＦＥＴのソース・ドレイン経路との間に接続されたキャパシタとを有する複数の第１メモリセルと、
ロジック回路とを有し、
前記ビット線対間の電位差は１Ｖ以下で駆動され、
前記ロジック回路に供給される動作電位は前記ビット線対に供給される最大電位と等しいことを特徴とする半導体装置。
【請求項１４】
請求の範囲第１３項の半導体装置は、
前記ビット線対をプリチャージする回路と、
前記ビット線対間に接続されたＣＭＯＳ型のセンスアンプとをさらに有し、
前記ビット線対増幅後の前記ビット線対間の電位差は第１電位と前記第１電位より低い第２電位との差であり、前記プリチャージ回路は前記ビット線対を前記第１電位又は前記第２電位とすることを特徴とする半導体装置。
【請求項１５】
第１と第２半導体領域と第１ゲート絶縁膜と第１ゲート電極とを有する第１ＭＩＳＦＥＴと、
第３と第４半導体領域と第２ゲート絶縁膜と第２ゲート電極とを有する第２ＭＩＳＦＥＴと、
前記第１半導体領域と接続され、第１方向に延在する第１ビット線と、
前記第３半導体領域と接続され、前記第１方向に延在する第２ビット線と、
前記第２半導体領域と接続された第１電極と、
前記第４半導体領域と接続された第２電極と、
前記第１電極と前記第２電極との間に設けられた第１誘電体膜とを有する複数のメモリセルを具備し、
第１ゲート電極と第２ゲート電極は第２方向に延在するゲート層により接続され、
前記第１半導体領域と前記第３半導体領域との間に前記ゲート層は配置され、
前記第１ビット線と前記第２ビット線間の間隔は前記第１半導体領域と第４半導体領域との最短距離と前記第１と第４半導体領域の第２方向の長さの和よりも小さいことを特徴とする半導体装置。
【請求項１６】
請求の範囲第１５項において、
前記第１電極と第２電極とは、前記第１と第２ビット線が形成された金属配線層より上層の金属配線層に形成されていることを特徴とする半導体装置。
【請求項１７】
請求の範囲第１６項の半導体装置は、
第３電極と第２誘電体膜とをさらに有し、
前記第３電極と前記第１電極との間に前記第１誘電体膜が設けられ、
前記第３電極と前記第２電極との間に前記第２誘電体膜が設けられていることを特徴とする半導体装置。
【請求項１８】
請求の範囲第１６項において、
前記第１誘電体膜は隣接するメモリセルのゲート層の上層を横たわることを特徴とする半導体装置。
【請求項１９】
第１と第２半導体領域と第１ゲート絶縁膜と第１ゲート電極とを有する第１ＭＩＳＦＥＴと、
第３と第４半導体領域と第２ゲート絶縁膜と第２ゲート電極とを有する第２ＭＩＳＦＥＴと、
前記第１半導体領域と接続され、第１方向に延在する第１ビット線と、
前記第３半導体領域と接続され、前記第１方向に延在する第２ビット線と、
前記第２半導体領域と第１コンタクトにより接続された第１金属電極と、
前記第４半導体領域と第２コンタクトにより接続された第２金属電極と、
前記第１金属電極と前記第２金属電極との間に挟まれた誘電体膜とを具備し、
第１ゲート電極と第２ゲート電極は第２方向に延在するゲート層により接続され、
前記第１コンタクトと前記第２コンタクトは前記第１と第４半導体領域との間の素子分離領域の上に形成されていることを特徴とする半導体装置。
【請求項２０】
第１ワード線にゲートが接続され、第１ビット線にソース・ドレイン経路が接続された第１ＭＩＳＦＥＴと、前記第１ワード線にゲートが接続され、第２ビット線にソース・ドレイン経路が接続された第２ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴのソース・ドレイン経路と第２ＭＩＳＦＥＴのソース・ドレイン経路との間に接続された電荷蓄積手段からなる第１メモリセルと、
第２ワード線にゲートが接続され、第３ビット線にソース・ドレイン経路が接続された第３ＭＩＳＦＥＴと、前記第３ＭＩＳＦＥＴのソース・ドレイン経路と接続されたキャパシタからなる第２メモリセルとを有することを特徴とする半導体装置。
【請求項２１】
請求の範囲第２０項において、
複数の前記第１メモリセルにより構成される第１メモリの記憶容量は複数の前記第２メモリセルにより構成される第２メモリの記憶容量より小さいことを特徴とする半導体装置。
【請求項２２】
請求の範囲第２０項において、
複数の前記第１メモリセルにより構成されるキャッシュメモリに供給される動作電圧は、複数の前記第２メモリセルにより構成されるメインメモリに供給される動作電圧より小さいことを特徴とする半導体装置。
【発明の詳細な説明】
技術分野
本発明は半導体装置およびその製造方法に関する。特に高速、高集積、低電力な用途に好適な半導体記憶装置および、論理回路と半導体記憶装置を集積した半導体装置に関する。
背景技術
携帯電話等のモバイル機器、ゲームマシン等マルチメディア機器、あるいはパーソナルコンピュータなど様々な情報機器の高機能化、高性能化が急速に進んでいる。このような状況のもと、これらの機器を構成する集積回路（以下ＬＳＩ）には、高集積、高速、低電力、低コストといった点で、今後ますます高い性能が求められる。
この要求に応えるための技術の一つとして注目を集めているのが、オンチップメモリである。オンチップメモリとは、ＬＳＩチップ上に論理回路などと共に集積する記憶装置（以下メモリ）のことである。メモリを単独のＬＳＩチップとした場合と比較して、チップ数の削減によるＬＳＩ実装密度の向上、ＬＳＩチップ上でデータを転送することによる高速化と低電力化などがオンチップメモリの効果として知られている。
このようなオンチップメモリ用のメモリセルとして、現在主流なのは、スタティックランダムアクセスメモリ（以下ＳＲＡＭと記す）セルである。ＳＲＡＭセルの中でも、６つのトランジスタから構成されるセル（以下６Ｔセルと記す）が一般的である。この他に、１つのトランジスタと１つのキャパシタからなるダイナミック型のメモリセル（以下１Ｔ１Ｃセルと記す）が知られている。このタイプのメモリセルとしては、キャパシタ構造の異なるいくつかのタイプが知られている。代表的なのは、立体構造をもつキャパシタを利用したものである。この例としてはシリコン基板内にキャパシタを作るトレンチ型と、基板から離してその上部に作るスタック型が知られている。前者の例は、米国ＩＥＥＥ（アイ・イー・イー・イー）発行のＳＰＥＣＴＲＵＭ（スペクトラム）１９９９年４月号の６１頁、図７に記載されている。また、後者の例は、米国アイ・イー・イー・イー（ＩＥＥＥ）発行の１９９９年のヴイエルエスアイ・テクノロジ・ショート・コース（１９９９  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｓｈｏｒｔ  Ｃｏｕｒｓｅ）の予稿集９０頁の図３０に記載されている。また、これらとは異なる例として、平面的なＭＯＳキャパシタを用いた１Ｔ１Ｃメモリセルの例が米国特許６０７５７２０号の図３に記載されている。さらに６Ｔセル、１Ｔ１Ｃセル以外のセルも知られている。例えば、特開平５−２９１５３４号、米国特許５３５７４６０には、２つのトランジスタと１つ又は２つのキャパシタを利用したセル（以下２Ｔ１Ｃ、２Ｔ２Ｃセルと記す）が記載されている。また、特開平９−１２０７０号には１Ｔ１Ｃと２Ｔ２Ｃセルとを切り替えた強誘電体メモリ装置が開示されている。
６Ｔセルは、トランジスタのみから構成されるため、論理トランジスタを形成するためのプロセスに対する追加工程が少ないという利点がある。その反面、セル面積が大きく一つのＬＳＩチップ上に搭載できるメモリ容量が制限される。一方、１Ｔ１Ｃセルは、６Ｔセルに較べて面積が小さい。特にスタック型やトレンチ型などの３次元構造のキャパシタを用いたセルでは、６Ｔセルに較べて１／８程度、あるいはそれ以下の面積を実現できる。しかし、論理回路のＣＭＯＳプロセスに対して、３次元構造のキャパシタ形成のためのプロセス工程が増えるのでコストが高くなることが欠点である。
上記の従来例のうちＭＯＳキャパシタを用いた１Ｔ１Ｃセルでは論理トランジスタと同一の工程でキャパシタを形成できるのでプロセス工程の増加の問題は解決される。もちろん、メモリセルのトランジスタとキャパシタとが並んで配置され、キャパシタの形状も平面であるため集積度の点ではスタック型やトレンチ型のセルには劣るが、６Ｔセルに較べると高集積なオンチップメモリが実現できると言われている。
従来のキャパシタを有するオンチップメモリでは、メモリ部と論理回路部のプロセスをそれぞれ別々に行ったり、共有できるプロセスを同時に行い製造工程を簡略化するにとどまっていた。例えば、特開平１１−２５１６４７号ではＤＲＡＭ特有のプロセスであるトレンチキャパシタが用いられている。
上記のような状況のもと、本発明が解決しようとする第１の課題は、論理回路のＣＭＯＳプロセスを活かしたキャパシタを有するオンチップメモリを実現することにより、プロセスコストの低減と集積度を高度に両立したオンチップメモリを実現することである。さらに第２の課題は、上記のオンチップメモリにおいて１Ｖ以下の低電圧動作を可能にすることである。また、第３の課題は、デジタルの論理回路だけではなく、アナログ回路と集積する事にも適したオンチップメモリを実現することである。第１の課題は、上記公知例の説明で述べたように現在でも問題となっていることである。そして第２、第３の課題は、今後将来に向けて重要となる課題である。以下、第２、第３の課題について説明する。
よく知られているようにＬＳＩの供給電圧は、素子の微細化や低電力化のためにプロセス世代毎に低電圧化されている。論理ＬＳＩでは、既に１．５Ｖ以下のものが製品化されている。今後はさらに低電圧化が進むと予想され、オンチップメモリにおいても１Ｖあるいはそれ以下で動作すること必要となる。なぜなら、メモリ部が低電圧化できないと、ロジック部とメモリ部に異なる電圧を供給しなければならなくなってしまい、さらにメモリ部の消費電力を低減することができないからである。しかし、低電圧での動作は色々な問題を生じる。例えば、よく知られているように１Ｔ１Ｃセルの読み出し信号量は、電源電圧に比例する。したがって動作電圧を低くすると読み出し信号量を確保することが困難となる。これを避けるには、ビット線上のメモリセルの個数を少なくしてビット線容量を削減するか、キャパシタの大きさを大きくしてキャパシタ容量を増加させる必要がある。しかし、どちらも面積の増加を招き、高集積性を損ねることになる。また、センスアンプの動作も困難となる。特に１Ｖ程度以下の電圧での動作は、従来の構成では現実的ではない。したがって、高集積でしかも低電圧動作が可能なオンチップメモリの実現は、将来の重要課題である。
また、第３の課題は以下のような状況から将来重要となる。システムオンチップといわれるようにＬＳＩ上に集積される回路規模は増大し、例えば特開平１１−２５１１６４７号や特開２００１−１９６５６１号に挙げられるようなアナログとデジタル回路が集積されることも珍しくなくなってきている。デジタル回路ではトランジスタを使用するが、アナログ回路では、それに加えてキャパシタなどの素子も必要となる。したがって、大容量のオンチップメモリと大規模なデジタル回路とアナログ回路を集積する場合には、いろいろな工程が追加され、製造プロセスコストが大きくなることが懸念される。また、異種のプロセスを組み合わせることによる性能や信頼性、あるいは歩留まりの低下も懸念される。
発明の開示
上記課題を解決するために、本発明では以下のような手段を用いる。まず、課題１の解決のために、オンチップメモリ用のキャパシタ電極として、金属と金属の間に絶縁膜を挟んだ平面型の構造、いわゆるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造を用い、さらに同一のＬＳＩ上の配線層をその電極の一方に利用する。また、キャパシタの絶縁体として高誘電体材料を利用する。さらに、キャパシタをビット線上に形成するＣＯＢ（Ｃａｐａｃｉｔｏｒ  Ｏｖｅｒ  Ｂｉｔｌｉｎｅ）構造とする。さらに後述するようにキャパシタ電極とトランジスタとを接続するためのコンタクトを電極の下側から取る。
課題２に対しては、メモリセルとして２トランジスタ１キャパシタ（２Ｔ１Ｃ）セルもしくは２トランジスタ２キャパシタ（２Ｔ２Ｃ）セルを利用する。また、ビット線のプリチャージ方式としていわゆるＶＤＤプリチャージ方式もしくはＶＳＳ（ＧＮＤ）プリチャージ方式を採用する。
課題３に対しては、上記のオンチップメモリ用のキャパシタとアナログ回路用のキャパシタ、あるいは電源安定化用のキャパシタなどを同様の構造や同一の材料で形成する。さらに、絶縁膜の膜厚や基板からの距離などキャパシタに対する要求がほぼ同一の場合には、同じ配線層を利用したキャパシタをメモリとアナログなど複数のものに利用することも可能である。
以上のような手段を用いることにより、課題１から３を解決することができる。もちろん、必要に応じてこれらの手段の全てを用いたり、一部を用いたりすることが可能なことはもちろんである。たとえば、製品によっては、アナログ回路を搭載しない場合もあり得るが、その場合でも上記の手段の一部を活用することにより、低コストで高集積で低電圧で動作するオンチップメモリを論理回路と同一のＬＳＩ上に形成することが可能である。あるいは、製品によっては、オンチップメモリの集積度を非常に高くしたい場合もあり得る。その場合には、上記課題１の解決方法に記したような、電極の一方を配線と共用化したＭＩＭ構造キャパシタを用いたＣＯＢ構造の１Ｔ１Ｃセルを用いても良い。この場合、低電圧特性は２Ｔセルよりも低下するがメモリセルのサイズは小さくできるので動作電圧の要求によっては有効である。
発明を実施するための最良の形態
なお実施例の各ブロックを構成するトランジスタは、特に制限されないが公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。即ち、ウエルと素子分離領域と酸化膜が形成される工程の後、ゲート電極とソース・ドレイン領域を形成する第１と第２半導体領域とを形成する工程とを含む工程により形成される。ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の回路記号はゲートに丸印をつけないものはＮ型ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、ゲートに丸印をつけたＰ型ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。以下ＭＯＳＦＥＴを簡略化してＭＯＳあるいはＭＯＳトランジスタと呼ぶことにする。但し本発明は金属ゲートと半導体層の間に設けられた酸化膜を含む電界効果トランジスタだけに限定されるわけではなく絶縁膜を間に含むＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等の一般的なＦＥＴを用いた回路に適用される。
〈第１の実施例〉
図１は本発明の実施例の一つである半導体集積回路ＬＳＩ（以下ＬＳＩと記す）を示す図である。図２から図７は、図１を構成する主な部分の具体的な実施例を示したものである。図２は、前記ＬＳＩの一部の断面図を示している。図３は、図１の実施例であるメモリ部ＭＥＭの実施例であり、図４は、図３におけるメモリセルＭＣの実施例であり、その回路図と動作波形の一例を示している。図５は、ＭＩＭキャパシタを用いて形成した２Ｔ１Ｃセルのレイアウト図を示している。図６は、図５の実施例のレイアウトを配線層毎に分類して表記した図である。また図７は、図５の２Ｔ１Ｃセルの断面構造を示した図である。以下ではまず、これらの実施例について説明する。
図１の実施例では一つのチップ上に、ロジック部ＬＯＧＩＣとアナログ部ＡＮＡＬＯＧ、及びメモリ部ＭＥＭが搭載されたＬＳＩの実施例を示している。ロジック部ＬＯＧＩＣはＮＭＯＳトランジスタＴＮ０、ＴＮ１や、第１と第２導電型（Ｐ型、Ｎ型）のＭＯＳＦＥＴのゲート同士とドレイン同士が接続されたＣＭＯＳ回路からなるインバータＩＮＶ０、ＩＮＶ１、アンド回路、ナンド回路等の基本的なデジタル回路、キャパシタＣ０、Ｃ１等から構成される。ロジック部は積和回路等の演算回路や中央演算装置ＣＰＵを具備することもある。またアナログ部ＡＮＡＬＯＧは、オペアンプＯＡＭＰ、抵抗Ｒ１、Ｒ２や容量ＣＡＰ等から構成される。メモリ部ＭＥＭは、コマンドコントローラＣＭＤＣＴＬ、ワード線デコーダＸＤＥＣ、ビット線デコーダＹＤＥＣ、ワード線ドライバＷＤＲＶ、メモリバンクＢＡＮＫ、センスアンプＳＡ、入出力バッファＩ／Ｏ  Ｂｕｆｆ等の周辺回路と、メモリバンクＢＡＮＫから構成される。図３において詳細は説明するが、メモリバンクＢＡＮＫは複数のサブアレイＳＡＲＹからなり、さらに前記サブアレイＳＡＲＹは、メモリセルＭＣサブワード線ＳＷＬ０〜ＳＷＬｎ、ビット線ＢＬ０〜ＢＬｍ−１、ビット線／ＢＬ０〜／ＢＬｍ−１等から構成される。なお、ビット線ドライバや外部から入力されるアドレス線、クロック等、その他の制御信号の一部は図面が煩雑になるため省略した。
さらに、図２以降で具体的に説明するが、図１の実施例では、オンチップメモリ用のキャパシタとアナログ回路用のキャパシタ、電源安定化用のキャパシタなど同一チップ上のキャパシタとして金属と金属の間に絶縁膜を挟んだ平面型の構造、いわゆるＭＩＭ（Ｍｅｔａｌ  −Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造を利用する（以下、ＭＩＭキャパシタと記す）。そして、キャパシタ電極の一方を配線としても利用する。さらにメモリセルＭＣとして２トランジスタ１キャパシタ（２Ｔ１Ｃ）セルもしくは２トランジスタ２キャパシタ（２Ｔ２Ｃ）セルを利用する（以下２Ｔ１Ｃと２Ｔ２Ｃとを合わせて２Ｔセルとする）。これらにより、低コスト、高集積で低電圧動作するオンチップメモリを実現し、さらにアナログ回路などと集積した場合でも、プロセスコストや歩留まり低下を最小とすることができる。
図２は、図１におけるロジック部ＬＯＧＩＣ、アナログ部ＡＮＡＬＯＧ、メモリ部ＭＥＭの断面構造を模式的に示した一実施例である。ここでは、ＣＭＯＳ構造を前提として説明するが、バイポーラトランジスタとＣＭＯＳとを混在したいわゆるＢｉＣＭＯＳ構造などにも本発明を適用できることはもちろんである。本実施例では、一つのＰ型シリコン基板Ｐ−ＳＵＢ上にロジック部ＬＯＧＩＣ、アナログ部ＡＮＡＬＯＧ、メモリ部ＭＥＭ部が形成されている。以下、図１のＬＳＩの製造方法を図２に示す断面構造に沿って説明する。まず半導体基板Ｐ−ＳＵＢにおいて、ウエルと、絶縁膜ＳｉＯ２と、素子分離領域ＳＴＩが形成される工程が行われる。素子分離領域は図２においては溝分離ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）が用いられているが、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）法により熱酸化で分離酸化膜を形成してもよい。ウエル形成は形成する導電型と同じ導電型の不純物の注入により行われる。一つのＰ型シリコン基板Ｐ−ＳＵＢ内部には、Ｎウェル領域ＮＩＳＯ１、ＮＩＳＯ２、ＮＩＳＯ３が島状に形成され、さらにそれぞれのＮＩＳＯの中にＮウェル領域ＮＷ１、ＮＷ２、ＮＷ３およびＰウェル領域ＰＷ１、ＰＷ２、ＰＷ３が図のように形成されている。図２におけるウエル構造は、いわゆる３重ウェル構造であり、ロジック部ＬＯＧＩＣ、アナログ部ＡＮＡＬＯＧ、メモリ部ＭＥＭをそれぞれＮウェル領域ＮＩＳＯ１，２，３で分離している。これにより、ロジック部ＬＯＧＩＣ、アナログ部ＡＮＡＬＯＧ、メモリ部ＭＥＭのそれぞれの領域は電気的に分離できるので互いの干渉を避けることができて安定に動作することが可能となる。また、それぞれの動作電圧に適したＮウェル、Ｐウェルの電位を設定できる。もちろん、このように３重ウェル構浩が必要ない場合には、Ｎウェル領域ＮＩＳＯ１、２、３を設けない２重ウエル構造の単純な構成にしてもよいし、メモリ部ＭＥＭのみ、あるいはメモリ部ＭＥＭとアナログ部ＡＮＡＬＯＧのみをＮＩＳＯ２、３で分離する、あるいは２つの領域を同じＮＩＳＯ領域で囲むなど必要に応じて種々の変形が可能である。
次にトランジスタのゲート、ソース、ドレインの各電極を形成する工程を行なう。ロジック部ＬＯＧＩＣ、アナログアナログ部ＡＮＡＬＯＧ、メモリ部ＭＥＭのトランジスタの形成工程をできるだけ共通化し、プロセス工程を簡素化することが製造コストの低減、歩留まりの向上のために望ましい。後述するようにロジック部ＬＯＧＩＣにおけるトランジスタの高速性を優先するか、メモリ部ＭＥＭ内のメモリセルのトランジスタの集積度を優先にするかによって、この工程にはいくつかの選択枝が考えられる（例えば米国アイ・イー・イー・イー（ＩＥＥＥ）発行の１９９９年のヴイエルエスアイ・テクノロジ・ショート・コース（１９９９  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｓｈｏｒｔ  Ｃｏｕｒｓｅ）の予稿集９５頁から１０３頁にいくつかの方法が示されている）。ここでは、ロジック部ＬＯＧＩＣのゲート、ドレイン、ソースをシリサイド化により低抵抗化する所謂サリサイド工程を使った方法を説明する。この方法を採用する利点は２つある。一つは、論理回路の高速性が実現できること、もう一つは、論理ＬＳＩで一般的に使われているサリサイド工程を用いることにより、論理回路の設計財産の流用が可能になることである。ロジック部ＬＯＧＩＣにおける論理回路の設計には、ナンド回路などの基本回路やＣＰＵコアなどのマクロセルのライブラリを利用する。このため、論理部分を一般的なサリサイドプロセスを用いて形成しておけば、設計ライブラリを新たに作成しなくても一般的な論理ＬＳＩのために標準てきに準備された設計財産を流用できるという利点がある。もちろんアナログ回路についても一般的なトランジスタを用いて構成しておけば、既存のライブラリの活用が可能になるという効果が期待できる。なお、メモリセルのトランジスタのソース、ドレイン電極をシリサイド化するとリーク電流が増加してリフレッシュ特性が悪化する可能性があるので、以下ではメモリセル部は、シリサイド化をしない例を説明する。しかし、リフレッシュ特性の悪化が問題にならない場合には、より工程を簡略化するために、メモリ部分を含めてサリサイド工程によるシリサイド化を行なってもよいことはもちろんである。
具体的な製造方法を以下に述べる。まず、各部の絶縁膜の上にポリシリコンのゲート電極ＦＧを形成する工程が行われる。同じ工程で、アナログ部ＡＮＡＬＯＧにポリシリコン層ＦＧで形成した抵抗素子も形成することができる。このＦＧ層は、多結晶シリコン膜を堆積させた上でホトリソグラフィとドライエッチングで所定の形状にパターニングすることにより形成される。つづいて、各部のトランジスタのソース・ドレイン領域となる第１と第２半導体領域を覆う絶縁膜ＳｉＯ２をドライエッチングにより除去し、その領域に不純物を注入する工程が行われる。Ｐ型ウエルにリンＰ・ヒ素Ａｓ等のＮ型不純物を、Ｎ型ウエルにボロンＢ等のＰ型不純物をイオン打ち込みすることで拡散層を形成する。一方の導電型を打ち込むときには他方のウエル領域をフォトレジストでマスクして行う。このイオン打ち込み工程によりＮウェル領域ＮＷ１、ＮＷ２、ＮＷ３にはＰＭＯＳトランジスタ、Ｐウェル領域ＰＷ１、ＰＷ２、ＰＷ３にはＮＭＯＳトランジスタが形成される。またこのイオン打ち込み工程において、トランジスタの近傍部にはウエルの濃度よりも濃い濃度の半導体領域からなるＮウェル、Ｐウェル領域への給電部も形成される。
次に各ゲートの側壁にサイドスペーサＳＳを形成する工程が行われる。ＣＶＤ法で堆積させた酸化膜を異方性エッチングすることでゲート電極の側壁にサイドスペーサが形成される。つづいて、ソース、ドレインの拡散層にイオン打ち込みを再び行ない所謂ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を作る。その後、全面に酸化膜を堆積させてからロジック部のトランジスタ領域などシリサイド化を行なう部分の酸化膜を選択的に除去する。次のサリサイド工程では、残った酸化膜によりメモリセルを構成するトランジスタなどではシリサイド化を行なわないことが可能となる。これによりメモリセル部のトランジスタのソース、ドレイン電極がシリサイド化されないため、上記のようにリフレッシュ特性の悪化を避けることができる。もちろん、アナログ部においても、抵抗用のＦＧ層や同じく抵抗用の拡散層などにおいて抵抗値を高くするなどの理由でシリサイド化が望ましくない領域があれば、メモリセル部分と同様にマスクすることが可能である。なお、上記のようにメモリセル部分のトランジスタをサリサイド工程からマスクした場合には、ゲート電極もポリシリコンのままになる。このため、メモリセルアレイの構成によってワード線の長さが長くなると、ポリシリコンで構成されたワード線の抵抗値が大きくなり、それに伴う信号遅延が問題になる場合がある。そのような場合には、後述する階層ワード線構造などを採用してゲート電極からなるワード線の長さが長くならないように設計することが有効となる。長いポリシリコンの配線を用いることが避けれない場合には一定間隔で上部の金属配線層とポリシリコン配線とを接続する所謂シャント構造を採用すればよい。汎用ＤＲＡＭなどで広く使われているスタック型の立体メモリセルの場合には、基板上に立体キャパシタがあるので金属配線とゲート電極が離れてしまう。このためワード線を上部の金属配線とシャントする場合には、深いコンタクトホールを空けなければならないという問題があるが、本発明では、後述するようにキャパシタが配線部分に平面的に形成されるので、深いコンタクトホールを空ける必要がないという利点がある。次に、ロジック部ＬＯＧＩＣのトランジスタのゲート、ソース、ドレイン領域を同時にシリサイド化するサリサイド工程が行われる。この工程には、コバルトＣｏ膜、タングステンＴａ膜等の高融点金属膜をＣＶＤ法、スパッタ法などで堆積させる工程、不活性ガス雰囲気中で熱処理し、アニーリングする（半導体表面と高融点金属膜を反応させる）工程、未反応物を除去する工程を含む。図２においてメモリ部ＭＥＭの周辺回路のトランジスタはＰＷ３内部のＮＭＯＳしか開示していないが、周辺回路に用いられるトランジスタはトランジスタはＮＭＯＳ，ＰＭＯＳともシリサイド化される。
なお、上記では酸化膜を使って選択的にシリサイドを行なったが、シリサイドのための高融点金属膜を選択的に除去することにより、選択的にシリサイドを行なうこともできる。
なお、先に述べたようにリーク電流がメモリセルのリフレッシュ特性に悪影響を及ぼさない程度であれば、メモリセル部をマスクしなくてもよい。メモリセル部、アナログ部の抵抗など全てのトランジスタをマスクしなくてもよい場合には、ナイトライド膜を選択的に残す必要はないので、工程が簡素化され、必要なフォトマスクの数が減るのでより製造コストをより低減することが可能である。
次に配線形成工程を行なう。各配線層は層間絶縁膜を形成する工程、コンタクトホールを開口する工程、コンタクト層を形成する工程を経て形成される。図において、基板の上方に示した破線は、金属配線層（Ｍ１，Ｍ２，…Ｍ５）とその配線層間の接続に用いられるビアホール又はプラグからなるコンタクト層（Ｖ１，Ｖ２，…Ｖ５）の位置を示している。金属配線層間には層間絶縁膜が形成されている。下部電極・誘電体膜・上部電極がそれぞれ同じ層（工程）を用いて形成されるＭＩＭキャパシタＣ１，Ｃ２，Ｃ３は、それぞれロジック部ＬＯＧＩＣ、アナログ部ＡＮＡＬＯＧ、メモリ部ＭＥＭで利用されている。ＭＩＭの一方の電極を形成する層は、メモリ部の周辺回路の配線、アナログ部とロジック部の配線層として利用されている。キャパシタの使い道としては次のようなものがある。例えば、ロジック部では電源に接続される配線にキャパシタを設けることにより、電源の静電容量を増加させて電源を安定化することに利用できる。これをアナログ部ＡＮＡＬＯＧやメモリ部ＭＥＭの電源配線部に使うことももちろん可能である。さらにアナログ部ＡＮＡＬＯＧのキャパシタ素子や後述するようにメモリ部ＭＥＭにおけるメモリセルに応用することができる。図２においては、ロジック部にキャパシタを設け、各部のキャパシタの下部電極を同じ金属配線層で形成したが、ロジック部には必ずしもキャパシタが必要でない場合がある。その際には、少なくともロジック部に用いられている配線と同じ層（工程）でアナログ部及びメモリ部のキャパシタの電極の一方を形成すればよい。従来の立体キャパシタを用いた１Ｔ１Ｃセルにおいては、下部電極としては耐熱性等に優れた多結晶シリコンが主に用いられ、上部電極としてはＴｉＮなどの耐酸化性を有する金属を用いてメモリキャパシタを形成していた。したがって、ロジックで用いられる金属配線層を、キャパシタの電極に用いることは困難であった。
本実施例のＭＩＭキャパシタは、下部電極として例えば半導体基板表面より第３層の金属配線層Ｍ３以上の配線層を利用し、アナログ回路、ロジック回路に用いられる配線と同じ配線層（工程）で形成する。ビット線より上層の配線層の配線を用いることで拡散層と容量電極とを接続するコンタクト部や他の配線（ビット線）の制約を受けず、メモリセルの面積に対するキャパシタ面積を有効に確保することができる。下部電極を形成する工程後、絶縁膜を形成してさらに上部電極を形成する。このとき上部電極は第４層の金属配線層Ｍ４と配線層Ｍ３の間のビアホールＶ３の層に形成される。このように、キャパシタの片方の電極に配線層を利用すれば、キャパシタの片方の電極形成において、特別なプロセスが不要となる。従来の汎用ＤＲＡＭのような立体構造を有するキャパシタとは異なり、平面構造であるため上記のような金属配線層の流用が容易にできる。さらに平面構造であるため、加工が容易であり、歩留まり良くキャパシタを形成できるというメリットがある。なお、配線層としては、例えばＡｌを主成分とするアルミ配線やＣｕを主成分とする銅配線等の金属配線などを利用できる。絶縁膜に比誘電率が７以上の高誘電体材料、例えばＳｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、（Ｂａ，Ｓｒ）ＴｉＯ３、ＳｒＴｉＯ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、ＳｒＢｉ２Ｔａ２Ｏ９などを利用すると単位面積あたりの容量が増加しメモリセルの面積を低減することが可能となる。なお、図面には記載していないが、各配線層には必要に応じてＴｉＮ、ＴａＮなどのバリアメタルを設けてもよい。またＣｕ配線のように耐熱性が良好でない場合、４００℃程度の低温でスパッタリング法を用いてＴａ２Ｏ５を形成することが有効である。その他、配線材料や絶縁膜の特性に応じて適した手法を選択すればよいことはもちろんである。
以上のように本発明では、単純な平面構造のキャパシタであるといったことからプロセスコストが低減できる。さらに高誘電体材料を利用することにより、ＭＩＭキャパシタの単位面積当りの容量値を大きくでき、メモリセル容量のキャパシタ面積を低減できる。したがって高集積かつ低コストのメモリが実現できる。さらに配線層をＭＩＭキャパシタの電極に利用することで、メモリ部ＭＥＭ、ロジック部ＬＯＧＩＣ、アナログ部ＡＮＡＬＯＧのキャパシタを同様の構造、および同様の材料で形成できる。したがってコスト低減、信頼性や歩留まりの向上が実現できる。すなわち第１および第３の課題を解決し、高集積なメモリとプロセスコストの低減を両立したＬＳＩが実現できる。なお、メモリ部ＭＥＭ、ロジック部ＬＯＧＩＣ、アナログ部ＡＮＡＬＯＧのキャパシタにおいて要求される単位面積辺りの容量値が異なることもあり得る。例えばメモリセルには面積を優先にして高い単位容量が必要であるが、アナログ部では、寸法を極端に小さくすると寸法ばらつきの影響が大きいのでメモリセルの要求より低い単位容量が望ましいなどの場合が考えられる。この場合には、同一の層で高誘電体膜の厚さを変えるのは難しいため、別の配線層に異なる単位容量をもつキャパシタを形成すればよい。
以上、図２を用いて本発明の工程の実施例を説明した。上記の実施例ではメモリセル部以外のトランジスタに論理ＬＳＩで標準的なサリサイドプロセスを用いた。サリサイドプロセスでは、ゲート電極とソース、ドレイン電極を露出させて同時にシリサイド化を行なう。このため、ゲート電極をナイトライド膜などで覆いゲートに対してソース・ドレインのコンタクトを自己整合的に形成する所謂ゲートＳＡＣと両立するにはプロセスが複雑になるという問題がある。上記ではゲートＳＡＣを用いなかったが、メモリセルのキャパシタの面積よりも下部のトランジスタの拡散層部分の面積が大きくなるような場合には、ゲートＳＡＣを使ってトランジスタの面積を小さくすることが望ましい。そのような場合には、ゲートＦＧをソース、ドレインのシリサイド化と独立して低抵抗化できるポリメタル、あるいはポリサイドゲートを用いた上でゲートＳＡＣプロセスを使うことが有効となる。ポリメタルはポリシリコン膜上にタングステンシリコン膜等のバリアメタル膜とタングステン等の金属膜を堆積させたもので、ポリサイドは、ポリシリコン膜上にタングステンシリコン膜等を堆積させたものである。これらを用いれば、ゲートＳＡＣのためにゲートをシリサイド化できなくてもゲート電極を低抵抗化することが可能である。なお、この場合にもロジック部ＬＯＧＩＣのトランジスタのソース、ドレインはシリサイド化することは可能である。もちろん、メモリセルのリテンションが懸念される場合やアナログ部ＡＮＡＬＯＧの拡散層抵抗のように抵抗値を確保したい場合には、その部分をマスクしてシリサイド化を避ければよい。また、アナログ部のＦＧ層を用いた抵抗においてもポリシリコンのままの方が都合がよければその部分はポリメタルまたはポリサイドの形成時にマスクすればよい。このようにゲート材料としてポリメタルまたはポリサイドを用いるとゲートＳＡＣが使えるため、メモリセルの拡散層部分の面積を低減できると言うメリットがある。
続いてオンチップメモリについて詳細に説明し、第２の課題である低電圧動作を実現する具体的手段について説明する。図３は、図１に示したメモリ部ＭＥＭの一実施例である。コマンドコントローラＣＭＤＣＴＬから出力されたアドレス信号が、ワード線デコーダＸＤＥＣに入力され、デコードされた信号は、ワード線ドライバＷＤ０〜ＷＤｎに入力され、メインワード線ＭＷＬ０〜ＭＷＬｎのうち１本のメインワード線ＭＷＬがアサートされる（選択され、他のメインワード線と異なる電位を取る）。次に一つのサブアレイＳＡＲＹに注目すると、サブアレイＳＡＲＹは、メモリアレイＭＡＲＹ、ローカルワード線デコーダＬＸＤＥＣ、共通ワード線ＲＸ、複数のプリチャージ回路ＰＲＥ、複数のセンスアンプＳＡから構成される。センスアンプＳＡは２組の第１導電型と第２導電型（Ｐ型とＮ型）のＭＩＳＦＥＴがクロスカップルされたＣＭＯＳのラッチ型のものを用いている。なお図が煩雑になるので、クロックＣＬＫや、共通ワード線ドライバ、メイン入出力線ＭＩ／Ｏのプリチャージ回路、およびその制御信号などは図面が煩雑になるので省略した。アサートされたメインワード線ＭＷＬと共通ワード線ＲＸによって、メモリアレイＭＡＲＹを構成するサブワード線ＳＷＬの中の１本がアサートされる。一つのサブワード線ＳＷＬには、複数のメモリセルＭＣが接続されており、選択されたメモリセルからは、ビット線対ＢＬ、／ＢＬに微小信号が出力され、センスアンプＳＡによって増幅される。また、コマンドコントローラＣＭＤＣＴＬから出力されたアドレス信号は、同様にビット線デコーダＹＤＥＣに入力され、複数のメモリセルＭＣから入出力すべきメモリセルＭＣを選択する。そのメモリセルＭＣの信号は、ローカル入出力線ＬＩ／Ｏを経由して、さらにメインセンスアンプＭＳＡにより増幅されてメイン入出力線ＭＩ／Ｏ０〜ＭＩ／Ｏｍを介して外部との入出力が行われる。なおプリチャージ制御信号ΦＰＣＨ、センスアンプ制御信号ΦＳＡＮ、ΦＳＡＰ、ビット線選択信号Ｙ０〜Ｙｍ等の制御信号はコマンドコントローラＣＭＤＣＴＬによって所望のタイミングで制御される。
図４は図１、および図３におけるメモリセルＭＣ、すなわち２Ｔ１Ｃセルの実施例であり、（ａ）は回路図、（ｂ）は読み出し時の動作波形、（ｃ）は書きこみ時の動作波形を示している。メモリセルＭＣは二つのＮＭＯＳトランジスタＴＮ１、ＴＮ２（以下ＴＮ１、ＴＮ２と記す）、キャパシタＣ０から構成され、第１ビット線ＢＬとキャパシタＣ０の片方の電極である蓄積ノードＳＮ１との間にＴＮ１のソース・ドレイン経路が接続され、第２ビット線／ＢＬとキャパシタＣ０のもう片方の電極である蓄積ノードＳＮ１との間にＴＮ２のソース・ドレイン経路が接続されている。なお以降の説明では便宜上ＴＮ１、ＴＮ２の蓄積ノード側をソースとし、ビット線ＢＬ、／ＢＬと接続される側をドレインとして表記する。またＴＮ１とＴＮ２のゲートは共通のワード線ＳＷＬに接続される。
図４（ｂ）に示した波形を用いて読み出し時の動作を説明する。なお、以下ではビット線の電圧振幅を０．９Ｖとして説明する。後述するように、メモリセルとして２Ｔ１Ｃセルを使用し、さらにプリチャージ電圧を０．９Ｖにすることによってこのような低電圧での動作を可能としている。図４（ｂ）のように、読み出し時には一つのサブワード線ＳＷＬがアサートされ（選択され、他のサブワード線と異なる電位を取り）、その結果セルに記憶された情報に従ってビット線対ＢＬ、／ＢＬに微小信号が出力される。所定時間の後、センスアンプ制御信号ΦＳＡＮ、ΦＳＡＰをアサートしてセンスアンプＳＡを起動し、ビット線の信号を増幅する（ＲＤ）。さらにＹ信号によりビット線からローカル入出力線ＬＩ／Ｏに信号を読み出し、メインアンプを通じて出力する。センスアンプＳＡで増幅されたデータは、再びメモリセルに書き込まれ（ＲＷＴ）、その後ワード線をネゲートする。さらに、プリチャージ制御信号ΦＰＣＨをアサートしてプリチャージ回路ＰＲＥにより、ビット線対ＢＬ、／ＢＬを同一電位（ここでは０．９Ｖ）にプリチャージする（ＰＣＨ）。図４（ｃ）のように、書き込み動作時は読み出し動作と同様にサブワード線ＳＷＬがアサートされる。続いて、センスアンプ駆動後にビット線を書き込みデータに応じて駆動して選択メモリセルＭＣに所望のデータを書きこむ（ＷＲ）。以上が本メモリセルの動作波形の一例である。
また本実施例では図４に示すように１Ｖ以下の低電圧動作を可能とするためにメモリセルとして図４（ａ）に示した２Ｔ１Ｃセルを用いた。このセルを用いることにより低電圧動作が可能となる理由を、１Ｔ１Ｃセルの動作原理と比較して説明する。一般的な１Ｔ１Ｃセルの読み出し信号量は、
Ｖｓｉｇ＝ＶＤＤ／２＊ＣＳ／（ＣＳ＋Ｃｄ）    …（１）
と記される。ここで、Ｖｓｉｇ、ＶＤＤ、ＣＳ、Ｃｄは、それぞれ読み出し信号量、電源電圧、メモリセル容量、ビット線の寄生容量である。（１）式から読み出し信号量は電源電圧に比例することがわかる。読み出し信号量は、センスアンプのトランジスタのしきい電圧ばらつき、ビット線に誘起されるノイズなどを考慮した上で誤動作が起きないように設計する必要があり、一般的には０．２Ｖ程度以上が必要になる。
上記の（１）式より、電源電圧を０．９Ｖとして、Ｖｓｉｇを０．２Ｖ以上確保するためには、ビット線寄生容量とメモリセル容量の比、Ｃｄ／Ｃｓを１．２５以下にする必要があることがわかる。通常のＤＲＡＭでは、この比は５前後である。したがって１Ｖ以下で動作させるには、Ｃｄ／Ｃｓの大幅な低減が必要である。Ｃｄ／Ｃｓの低減には、メモリセル容量の増大、あるいはビット線の寄生容量の低減が考えられる。しかし、メモリセル容量を増加させるには、メモリセルの面積を増加するか、あるいは３次元構造などの複雑な構造のキャパシタを用いる必要があり、低コストで高集積のオンチップメモリを実現するのためには適していない。一方、ビット線の寄生容量を低減するためには、ビット線長を短くするためにビット線あたりのメモリセルの数を少なくする必要がある。このことは、メモリアレイ全体でのセンスアンプの数を増加させることになるため、それによる面積増加が問題となる。特に上記のようにＣｄ／Ｃｓを小さくするとビット線あたりのメモリセルの数を極端に少なくする必要があり、場合によっては、ＳＲＡＭセルを用いた場合とメモリの面積が変わらない、あるいは却って大きくなるという状況になる恐れもある。
これに対して、２Ｔ１Ｃセルでは読み出し信号量は、
Ｖｓｉｇ＝ＶＢＬ−Ｖ／ＢＬ＝ＶＤＤ＊ＣＳ／（ＣＳ＋Ｃｄ／２）    …（２）
と表されることが知られている。
式（２）の右辺を式（１）の右辺と較べると、（１）式におけるＶＤＤ／２をＶＤＤに、ＣｄをＣｄ／２に置き換えた形をしていることがわかる。したがって、メモリセル容量とビット線の寄生容量を同一の場合には、２Ｔ１Ｃセルの動作電圧を１Ｔ１Ｃセルの動作電圧の半分にしても読み出し信号量がまだ大きいことになる。逆に先と同様に電源電圧を０．９Ｖとして、Ｖｓｉｇを０．２Ｖ以上確保するためのＣｄ／Ｃｓを計算すると７以下であればよいことがわかる。この値は設計上現実的な値である。このように本実施例によれば、１Ｖ以下の低電圧動作時にも必要以上にビット線を分割することなく十分な信号量を確保することが可能となる。
上記で、読み出し信号量の問題は解決したが、１Ｖ以下の動作を可能とするためには、メモリセルからの信号を増幅するセンスアンプを低電圧で動作させることが必要である。それを解決する方法として、本実施例では、ＶＤＤプリチャージ方式（ビット線対の電位増幅後のビット線対間の電位差を第１電位と第１電位より低い第２電位との差とした場合にプリチャージ回路がビット線対を第１電位とする方式）を用いている。その理由は、センスアンプに印加される電圧が低くなるとその動作速度は低下してしまうからである。１Ｔ１Ｃセルで一般的なＶＤＤ／２プリチャージ方式では、センスアンプが起動したときに印加される電圧が電源電圧の半分であるため、１Ｖ以下の動作には適さない。そこで、本実施例では、図４（ｂ）の波形に示したようにビット線を高レベルにプリチャージするＶＤＤプリチャージ方式を用いている。なお、ビット線を低レベルにプリチャージするＶＳＳプリチャージ方式（ビット線対の電位増幅後のビット線対間の電位差を第１電位と第１電位より低い第２電位との差とした場合にプリチャージ回路がビット線対を第２電位とする方式）でもセンスアンプに印加される電圧としては同様の効果が期待できるが、ここではＶＤＤプリチャージ方式の場合について説明する。
一般に、１Ｔ１Ｃセルでは、ＶＤＤプリチャージ方式を適用する場合はダミーセルが必要となる。ＶＤＤプリチャージでは、Ｈレベルの信号をメモリセルから読み出す際、ＶＤＤにプリチャージされたメモリセル側のビット線の電位が変化しない。このため対となるビット線の電位がＶＤＤのままではビット線間に電位差が発生しない。したがってダミーセルによって参照電圧を発生し、片側のビット線電位を僅かに下げて差動電圧を確保しなければならない。しかしダミーセルのセル容量の製造バラツキによって、発生した参照電圧がばらつくことや、ダミーセルによるビット線の寄生容量のアンバランスなどの問題を生じる。このため１Ｔ１ＣセルではＶＤＤプリチャージ方式は一般的ではない。
一方、図４（ｂ）、（ｃ）から分かるように２Ｔ１Ｃセルは蓄積ノードＳＮ１、ＳＮ２にそれぞれＨレベル、Ｌレベルを保持するので相補のビット線ＢＬ、／ＢＬにメモリセルからの信号が常に出力される。つまりビット線ＢＬ、／ＢＬには必ず電圧差が生じるのでダミーセルは不要となり、プリチャージ電圧も自由に設定できる。このように本実施例のメモリセルでは、プリチャージ電圧を自由に設定できるので、低電圧動作に好適なＶＤＤプリチャージが適用できる。
以上のように、本実施例によれば読み出し信号量を十分確保できる、ダミーセルを使うことなくＶＤＤ（ＶＳＳ）プリチャージが適用できるといったことから１Ｖ以下の低電圧動作が可能なメモリが実現できる。その結果、ロジック部に供給される動作電圧とメモリ部に供給される電圧を昇圧・降圧回路を用いずに同じ電源から取ることができる。つまり、ロジック部を構成する回路に供給される動作電位はビット線と相補ビット線に供給される最大電位と等しくするすることができる。
次に、ＭＩＭキャパシタを利用することにより図４のメモリセルＭＣを小さな面積でかつ低コストに実現するためのレイアウト方法とその形成方法の実施例について述べる。
図５、６はレイアウト図、図７は形成方法を示す。図５においてそれぞれの図形は、半導体基板上に形成されたＰウェル領域（図示せず）、第１と第２トランジスタの第１と第２半導体領域（ドレイン領域とソース領域）を形成する拡散層ＬＮ、第１と第２トランジスタのゲート電極とそれらの接続を形成するゲート層ＦＧ、第１層の金属配線層Ｍ１、拡散層ＬＮと配線層Ｍ１を接続するコンタクトであるビアホールＶ０、第２層の金属配線層Ｍ２、配線層Ｍ１と配線層Ｍ２を接続するコンタクトであるビアホールＶ１、第３層の金属配線層Ｍ３、配線層Ｍ２と配線層Ｍ３を接続するコンタクトであるビアホールＶ２、および上部電極Ｐ０を示している。なお、図５および後述するレイアウト図面ではメモリセルの構造を示す上で必要な層のみを示し、トランジスタのしきい電圧を調整するためのイオンインプラ層などは省略している。
拡散層ＬＮ１およびゲート層ＦＧからなるＮＭＯＳトランジスタＴＮ１のソース側は、ビアホールＶ０ａ、配線Ｍ１ａ、ビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａ、配線Ｍ３ａを介してキャパシタＣ０の上部電極Ｐ０と接続されて、蓄積ノードＳＮ１が形成される。一方拡散層ＬＮ２およびゲート層ＦＧからなるＮＭＯＳトランジスタＴＮ２のソース側は、ビアホールＶ０ｄ、配線Ｍ１ｄ、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂを介してキャパシタＣ０の下部電極である配線Ｍ３ｂと接続されて、蓄積ノードＳＮ２が形成される。またＴＮ１のドレインは、ビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介して、ビット線ＢＬである配線Ｍ２ａと接続され、ＴＮ２のドレインは、ビアホールＶ０ｃ、配線Ｍ１ｃ、ビアホールＶ１ｂを介して、ビット線／ＢＬである配線Ｍ２ｂと接続される。
図６（ａ）から（ｃ）は、図５のレイアウト構造をわかりやすいようにいくつかの層ごとに分けて示したものである。図６（ａ）はビアホールＶ０までの主な層、図６（ｂ）は、第１層の金属配線層Ｍ１から第２層の金属配線層Ｍ２までの主な層、図６（ｃ）は、さらに上の層のレイアウトを示し、（ａ）（ｂ）（ｃ）の順に製造されている。図６（ａ）に示すように、ＴＮ１のソース側にはビアホールＶ０ａ、ドレイン側にはビアホールＶ０ｂを形成する。同様にＴＮ２のソース側にはビアホールＶ０ｄ、ドレイン側にはビアホールＶ０ｃを形成する。これらは、図２の説明で述べた各工程に対応して形成される。図６（ｂ）に示したように配線Ｍ１ａはビアホールＶ０ａ上から拡散層ＬＮ１と拡散層ＬＮ２の中間まで形成され、ビアホールＶ１ｃを通じて配線Ｍ２ｃに接続される。一方ドレイン側のビアホールＶ０ｂ上には、配線Ｍ１ｂ、ビアホールＶ１ａが形成され、ビット線ＢＬである配線Ｍ２ａと接続される。同様に配線Ｍ１ｄをビアホールＶ０ｄ上から拡散層ＬＮ１と拡散層ＬＮ２の中間まで形成し、さらに配線Ｍ１ｄ上にビアホールＶ１ｄを形成して配線Ｍ２ｄと接続する。またドレイン側のビアホールＶ０ｃ上に、配線Ｍ１ｃ、ビアホールＶ１ｂを形成し、拡散層ＬＮ２及び配線Ｍ１ｄ上に形成されたビット線／ＢＬである配線Ｍ２ｂと接続する。さらに図６（ｃ）のように、図６（ｂ）に示した配線Ｍ２ｃをビアホールＶ２ａを通じて配線Ｍ３ａに接続しさらにその上にあるキャパシタＣ０の上部電極Ｐ０と接続する。また配線Ｍ２ｄ上にビアホールＶ２ｂを形成し下部電極Ｍ３ｂと接続する。
以上より、ＴＮ１のソース側は、ビアホールＶ０ａ、配線Ｍ１ａ、ビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａ、及び配線Ｍ３ａを介して上部電極Ｐ０と接続されて、蓄積ノードＳＮ１が形成される。一方、ドレイン側は、ビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介してビット線ＢＬである配線Ｍ２ａに接続される。同様にＴＮ２のソース側は、ビアホールＶ０ｄ、配線Ｍ１ｄ、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂを介して下部電極である配線Ｍ３ｂと接続されて、蓄積ノードＳＮ２が形成される。ドレイン側は、ビアホールＶ０ｃ、配線Ｍ１ｃ、ビアホールＶ１ｂを介してビット線／ＢＬである配線Ｍ２ｂに接続される。尚、図２の各配線とビアホール（Ｍ１，Ｍ２，Ｍ３とＶ１，Ｖ２）は対応するロジック部とアナログ部の配線とビアホールと同じ工程で下層から順に上層へ形成される。また、ロジック部とアナログ部のキャパシタの下部電極・誘電体膜・上部電極を同じ工程でそれぞれ形成する。キャパシタの一方の電極を形成する工程において、メモリ部の周辺回路とロジック部とアナログ部内の配線が形成される。
図５および６で説明したメモリセルのレイアウトの実施例の特徴として、第１にトランジスタの拡散層の上部にキャパシタを配置し、なおかつその電極の一方が配線層（実施例ではＭ３であるがＭ３以上の別の層でも可能である）で形成されていることである。これにより、面積の小さいメモリセルを安いプロセスコストで実現できる。さらに第２の特徴は、キャパシタの電極とトランジスタの拡散層との接続方法にある。すなわち、拡散層ＬＮ１、ＬＮ２のそれぞれの一端から拡散層の中間まで伸びた配線層Ｍ１をもちいてトランジスタとキャパシタを接続している。キャパシタの電極と上記配線層Ｍ１との接続が第１と第２のＮＭＯＳトランジスタＴＮ１、ＴＮ２の拡散層を形成する半導体領域の間に配置された素子分離領域の上で取られるため、拡散層の上部にキャパシタの電極との接続のためのビアホールが存在しない。このため、Ｍ２配線層で形成したビット線が拡散層をよけることなく、拡散層の上部にまっすぐに伸ばすことができ、第１と第２ビット線Ｍ２ａ，Ｍ２ｂ間の間隔は第１と第２ＮＭＯＳトランジスタの半導体活性領域ＬＮ１、ＬＮ２の間の最短距離とゲート電極を形成する層ＦＧ方向の第１と第２ＮＭＯＳトランジスタ半導体活性領域ＬＮ１、ＬＮ２の長さの和よりも小さく取ることができる。本構造によれば、ビット線が第１と第２ＮＭＯＳトランジスタとその隣接するメモリセルのトランジスタとの間の素子分離領域の上に形成された構造をとるレイアウトと比較して面積を小さくすることができる。さらにビット線を拡散層の横に引出したりしないので、ビット線に余分な寄生容量がつくことを避けることができる。また、ビット線と拡散層との間を接続する２つのコンタクト部Ｖ１ａ，Ｖ１ｂはゲート電極を挟んだ構造をとり、ビット線対の構造がメモリセルの中心に対し点対称であるため両者の寄生容量や動作時のカップリングノイズの影響がほぼ等しくなる。これらにより低電圧でも安定した動作が可能である。さらに、拡散層は単純な矩形であるため、拡散層の寄生容量を低減できる。さらに蓄積ノードにあたる拡散層の面積を必要以上に大きくする必要がないため、リテンション特性を悪化させるリーク電流が少なくなる。また、α線や中性子線に起因して基板内部に発生する電荷の収集効率を下げることができる。したがって、ソフトエラー耐性も上げることが可能である。
続いて上記で説明した接続関係をさらにわかりやすくするために、図７に図５、６におけるメモリセルの断面構造を示す。図７は、図５中のａ−ａ’、ｂ−ｂ’、ｃ−ｃ’、ｄ−ｄ’の各方向からの断面構造を示している。図７（ａ）は、断面ａ−ａ’を示しておりＴＮ１のドレイン側がビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介してビット線ＢＬである配線Ｍ２ａに接続されていることを示している。またＴＮ１のソース側がビアホールＶ０ａを通じて配線Ｍ１ａと接続される。さらに下部電極Ｍ３ｂ、絶縁膜Ｄ０、上部電極Ｐ０からなるキャパシタＣ０が、ビット線ＢＬの上部に形成され、ビット線はキャパシタ電極を形成する配線層と半導体基板表面との間の層に形成されている。これは１Ｔ１Ｃセルの構造を分類する際に用いられる用語で言えばＣＯＢ（Ｃａｐａｃｉｔｏｒ  Ｏｖｅｒ  Ｂｉｔｌｉｎｅ、キャパシタ・オーバー・ビットライン）に相当する構造になっている。このようにすることで小さいメモリセル面積でもキャパシタ面積を十分に確保できる。したがって、低電圧動作に適したメモリセルを実現できる。
次に図７（ｂ）は、断面ｂ−ｂ’を示しておりＴＮ１のソース側から引き出された配線Ｍ１ａがビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａ、配線Ｍ３ａを介してキャパシタＣ０の上部電極Ｐ０に接続されることを示している。一方ＴＮ２のソース側から引き出された配線Ｍ１ｄは、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂを介してキャパシタＣ０の下部電極である配線Ｍ３ｂに接続される。このように本実施例では、絶縁体膜Ｄ０を開口して上部電極Ｐ０と配線Ｍ３ａのコンタクトを取っている。すなわち上部電極Ｐ０、下部電極Ｍ３ｂの各電極の下側から直接コンタクトをとり、拡散層から引き出したＭ１配線層に接続できる。したがって、電極からの余分な引き出し線が不要なため、キャパシタの有効面積を十分確保することが可能である。
次に図７（ｃ）は、断面ｃ−ｃ’を示しておりＴＮ１のソースが、ビアホールＶ０ａから引き出された配線Ｍ１ａ、ビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａ、配線Ｍ３ａを介し、さらに絶縁体膜Ｄ０を開口して上部電極Ｐ０に接続されていることを示している。またＴＮ２のドレイン側はビアホールＶ０ｃ、配線Ｍ１ｃ、ビアホールＶ１ｂを介してビット線／ＢＬである配線Ｍ２ｂに接続される。最後に図７（ｄ）は、断面ｄ−ｄ’を示しており、ＴＮ２のソースは、ビアホールＶ０ｄ上に配線Ｍ１ｄを引き出し、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂを介して下部電極Ｍ３ｂに接続されていることがわかる。またＴＮ１のドレインがビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介してビット線である配線Ｍ２ａに接続される。
以上、図５から図７の説明から分かるように、メモリセルは、配線層を電極として利用するなど前記した特徴に加えて、平面構造のキャパシタを用いるといった特徴もある。このためキャパシタ形成のためのコストを大幅に低減でき、プロセスコストの安いメモリが実現できる。なお、本実施例では、上記のように大きなキャパシタ面積を確保できるが要求されるメモリセル面積によっては通常の絶縁膜では十分な容量が確保できないこともありえる。その場合には、Ｔａ２Ｏ５などのいわゆる高誘電体材料を用いることで、本実施例の特徴を活かした高集積なメモリセルが実現できる。
以上図１から図７を用いて説明したが、本発明はこれらに限定されるものではなく、その主旨を逸脱しない範囲で種々の変更が可能である。例えば図１には一つのＬＳＩ上にロジック部ＬＯＧＩＣ、アナログ部ＡＮＡＬＯＧ、メモリ部ＭＥＭを搭載した場合を説明したが、アナログ部ＡＮＡＬＯＧとメモリ部ＭＥＭだけでＬＳＩが構成されてもよいし、ロジック部ＬＯＧＩＣとメモリ部ＭＥＭだけで構成されてもよいことは言うまでもない。本実施例において２Ｔセルを対象として説明したが、図４０，４１の１Ｔセルを用いても良い。さらにキャパシタの形状も本実施例に限定されない。またキャパシタの大きさも必要に応じて拡散層の範囲、すなわち最小レイアウトのメモリセル面積より小さくても良いし、逆に大きくても良い。また絶縁体膜の膜厚あるいはビット線やキャパシタを形成する層も種々の変形が可能な可能であることはもちろんである。なお論理プロセスでは、トランジスタのサブスレッショルド電流が、ＤＲＡＭ専用プロセスによるトランジスタよりも大きい場合がある。このような場合にメモリセルのリテンション特性が十分でない場合には、再書込み時や書き込み時のビット線の低レベル側の電位を０Ｖではなく僅かに上げる、あるいは非選択時のワード線の電位を０Ｖより僅かに下げるなどの対策を施すことでメモリセルのＮＭＯＳのゲートソース電圧を低くしてサフスレッショルド電流を低減し、リテンション特性を改善することが可能である。さらにメモリセルＭＣを構成するトランジスタはＰＭＯＳトランジスタでもよい。この場合にはＰＭＯＳトランジスタはＮＭＯＳトランジスタよりもファネリング長が小さいので、さらにソフトエラー耐性に優れたメモリセルが実現できる。言うまでもないがＰＭＯＳトランジスタを用いた場合には、選択時にワード線電位を下げるなどＮＭＯＳとは異なる電位関係で駆動する必要があるが、ＮＭＯＳとＰＭＯＳとの動作の違いから容易にわかる事項であるので説明を省略する。なお、ＰＭＯＳトランジスタを用いた場合でもＶＳＳプリチャージ方式もしくはＶＤＤプリチャージ方式が適用できるので低電圧動作に適したメモリが実現できる。
＜第２の実施例＞
第１の実施例の図４（ａ）のメモリセルのレイアウトの３つの変形例について説明する。図５から図７に示したメモリセルのレイアウトではキャパシタを形成する際、絶縁膜Ｄ０をエッチング工程にて開口し、絶縁膜Ｄ０の開口部分で配線層Ｍ３と上部電極Ｐ０を接続している。このとき、絶縁膜Ｄ０がフォトリソグラフィの工程に曝されるため、絶縁膜Ｄ０の表面が汚染される可能性があり、キャパシタの信頼性や歩留まりが低下する場合がある。このような時は、絶縁膜Ｄ０上にバリアメタルを用いてキャパシタを形成してもよい。しかしバリアメタルを用いるとプロセスコストが増加する懸念がある。このような場合には、図８、９のメモリセルのレイアウト、図１０の形成方法を用いると、バリアメタルを用いずにキャパシタの信頼性を改善することが可能である。これらの図面に示した第１変形例は、絶縁膜Ｄ０上を上部電極Ｐ０で覆った状態でフォトリソグラフィ工程を行う。これにより、絶縁膜Ｄ０の表面が汚染されることないので信頼性が向上する。
図８において、ＴＮ１のソース側は、ビアホールＶ０ａ、配線Ｍ１ａ、ビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａ、配線Ｍ３ａ、ビアホールＶ３ａ、配線Ｍ４ａ、ビアホールＶ３ｂを介してキャパシタＣ０の上部電極Ｐ０と接続されて、蓄積ノードＳＮ１が形成される。一方ＴＮ２のソース側は、ビアホールＶ０ｄ、配線Ｍ１ｄ、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂを介してキャパシタＣ０の下部電極である配線Ｍ３ｂと接続されて、蓄積ノードＳＮ２が形成される。またＴＮ１のドレインは、ビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介して、ビット線ＢＬである配線Ｍ２ａと接続され、ＴＮ２のドレインは、ビアホールＶ０ｃ、配線Ｍ１ｃ、ビアホールＶ１ｂを介して、ビット線／ＢＬである配線Ｍ２ｂと接続される。
図９（ａ）から（ｄ）は、図８のレイアウト構造をわかりやすいようにいくつかの層ごとに分けて示したものである。図９（ａ）はビアホールＶ０までの主な層、図９（ｂ）は、第１層の金属配線層Ｍ１から第２層の金属配線層Ｍ２までの主な層、図９（ｃ）は、ビアホールＶ２の層から上部電極Ｐ０までの主な層、図９（ｄ）は、さらに上の層のレイアウトを示している。なお図９（ａ）、（ｂ）に示した層は、第１の実施例である図６（ａ）、（ｂ）と同様なレイアウトおよび接続関係にあるのでここでは説明を省略する。図９（ｂ）に示した配線Ｍ２ｃは、図９（ｃ）のようにビアホールＶ２ａを通じて配線Ｍ３ａに接続する。また配線Ｍ２ｄ上にビアホールＶ２ｂを形成しキャパシタＣ０の下部電極である配線Ｍ３ｂと接続する。さらに図９（ｄ）のように、図９（ｃ）に示した配線Ｍ３ａはビアホールＶ３ａを通じて配線Ｍ４ａに接続しさらに配線Ｍ４ａを、ビアホールＶ３ｂを通じてキャパシタＣ０の上部電極Ｐ０と接続する。このように、本変形例では上部電極Ｐ０が絶縁膜Ｄ０を覆った状態でフォトリソグラフィ工程を行うので、絶縁膜Ｄ０の表面が汚染されることなくキャパシタを形成できる。
続いて上記で説明した接続関係をさらにわかりやすくするために、図１０に図８、９におけるメモリセルの断面構造を示す。図１０は、図８中のａ−ａ’、ｂ−ｂ’、ｃ−ｃ’、ｄ−ｄ’の各方向からの断面構造を示している。図１０（ａ）は、断面ａ−ａ’を示しておりＴＮ１のドレイン側がビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介してビット線ＢＬである配線Ｍ２ａに接続されていることがわかる。またＴＮ１のソース側がビアホールＶ０ａを通じて配線Ｍ１ａと接続される。
次に図１０（ｂ）は、断面ｂ−ｂ’を示しておりＴＮ１のソース側から引き出された配線Ｍ１ａがビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａを介して配線Ｍ３ａに接続される。一方ＴＮ２のソース側から引き出された配線Ｍ１ｄは、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂを介してキャパシタＣ０の下部電極Ｍ３ｂに接続される。
ここで本変形例では、配線Ｍ３ａ、下部電極Ｍ３ｂ上に絶縁膜Ｄ０を形成し、さらに絶縁膜Ｄ０上に上部電極Ｐ０を形成して、その後エッチング工程により上部電極Ｐ０、絶縁膜Ｄ０および層間絶縁膜を除去する。この様にして、開口した部分にビアホールＶ３ａ、ビアホールＶ３ｂを形成し、配線Ｍ３ａをビアホールＶ３ａ、配線Ｍ４ａ、ビアホールＶ３ｂを介して上部電極Ｐ０と接続する。このように本構造では、フォトリソグラフィ工程において絶縁膜Ｄ０の表面が常に上部電極Ｐ０に覆われているため、汚染による問題を解決できる。すなわち絶縁膜Ｄ０上にバリアメタルを用いずに、歩留まり良くキャパシタが形成できるのでプロセスコストを削減できる。
次に図１０（ｃ）は断面ｃ−ｃ’を示しており、ＴＮ１のソースが、ビアホールＶ０ａから引き出された配線Ｍ１ａ、ビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａ、配線Ｍ３ａを介し、さらに絶縁体膜Ｄ０を開口してビアホールＶ３ａと通じて配線Ｍ４ａに接続されていることを示している。またＴＮ２のドレイン側はビアホールＶ０ｃ、配線Ｍ１ｃ、ビアホールＶ１ｂを介してビット線／ＢＬである配線Ｍ２ｂに接続される。最後に図１０（ｄ）は断面ｄ−ｄ’を示しており、ＴＮ２のソースは、ビアホールＶ０ｄ上に配線Ｍ１ｄを引き出し、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂを介して下部電極Ｍ３ｂに接続されていることがわかる。さらに上部電極Ｐ０は、ビアホールＶ３ｂを通じて配線Ｍ４ａに接続されている。またＴＮ１のドレインがビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介してビット線ＢＬである配線Ｍ２ａに接続される。
以上図８から図１０の説明から分かるように、本変形例では、絶縁膜Ｄ０上に上部電極Ｐ０を形成し、その後エッチング工程によって絶縁膜Ｄ０を開口して配線Ｍ３ａ上にビアホールＶ３ａを形成できる。すなわち絶縁膜表面が直接フォトリソグラフィの工程に曝され汚染されることがないので、バリアメタルを用いずにキャパシタＣ０を形成することができ、プロセス工程を削減できる。したがってコストを低減し、なおかつ歩留まりよくキャパシタを形成できる。なお、図８から図１０で説明したメモリセルのレイアウトや全体の形状、あるいは配線層を利用したＭＩＭキャパシタを有していることなどは、図５から図７で説明した構造と基本的には同じである。したがって、図５から図７の変形例における基本的な特徴、効果を継承できることはいうまでもない。
また、本実施のメモリセルのレイアウトおよび形成方法に係る種々の変更は前述の実施例と同様に可能であることはいうまでもない。さらに本実施例で説明したＭＩＭキャパシタはメモリセルだけでなく、アナログ用やロジック用にも適用できることは言うまでもなく、上記したような特徴からさらにコストを低減したＬＳＩを実現できる。
前述の図５から７および図８から１０に示したメモリセルのレイアウトでは、ビアホールＶ２ｂ上に下部電極Ｍ３ｂを接続してキャパシタを形成している。しかし、ビアホールＶ２ｂを形成する際に、へこみ等が生じる場合があり、その上に下部電極Ｍ３ｂを形成すると、良好な電気的接続が得られない場合がある。さらにへこみの影響で下部電極Ｍ３ｂに段差が生じキャパシタの特性に悪影響を及ぼすことがある。このような場合は図１１から図１３に示すメモリセルの第２の変形例を用いると、上記の問題を回避してキャパシタを形成できる。
図１１、図１２はレイアウト、図１３は形成方法を示す。これらの図面に示した変形例は、下部電極の上部からコンタクトを取り出して蓄積ノードと接続することが特徴である。これにより平坦な下部電極を形成できる。
図１１において、ＴＮ１のソース側は、ビアホールＶ０ａ、配線Ｍ１ａ、ビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａ、配線Ｍ３ａを介してキャパシタＣ０の上部電極Ｐ０と接続されて、蓄積ノードＳＮ１が形成される。一方ＴＮ２のソース側は、ビアホールＶ０ｄ、配線Ｍ１ｄ、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂ、配線Ｍ３ｃ、ビアホールＶ３ｂ、配線Ｍ４ａ、ビアホールＶ３ａを介してキャパシタＣ０の下部電極である配線Ｍ３ｂと接続されて、蓄積ノードＳＮ２が形成される。またＴＮ１のドレインは、ビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介して、ビット線ＢＬである配線Ｍ２ａと接続され、ＴＮ２のドレインは、ビアホールＶ０ｃ、配線Ｍ１ｃ、ビアホールＶ１ｂを介して、ビット線／ＢＬである配線Ｍ２ｂと接続される。
図１２（ａ）から（ｃ）は、図１１のレイアウト構造を分かりやすいようにいくつかの層ごとに分けて示したものである。図１２（ａ）は、第１層の金属配線層Ｍ１から第２層の金属配線層Ｍ２までの主な層、図１２（ｂ）は、ビアホールＶ２の層から上部電極Ｐ０までの主な層、図１２（ｃ）はさらに上の層のレイアウトを示している。なお、配線層Ｍ１より下の層は、前述の実施例である図６（ａ）、（ｂ）と同様なレイアウトおよび接続関係にあるのでここでは図面とその説明を省略する。
本変形例では、図１２（ａ）に示したように配線Ｍ１ａはビアホールＶ０ａ上から拡散層ＬＮ１と拡散層ＬＮ２の中間まで形成され、ビアホールＶ１ｃを通じて配線Ｍ２ｃに接続される。一方ドレイン側のビアホールＶ０ｂ上には、配線Ｍ１ｂ、ビアホールＶ１ａが形成され、ビット線ＢＬである配線Ｍ２ａと接続される。同様に配線Ｍ１ｄを図のようにビアホールＶ０ｄ上から拡散層ＬＮ１と拡散層ＬＮ２の中間まで形成し、さらに配線Ｍ１ｄ上にビアホールＶ１ｄを形成して配線Ｍ２ｄと接続する。またドレイン側のビアホールＶ０ｃ上に、配線Ｍ１ｃ、ビアホールＶ１ｂを形成し、拡散層ＬＮ２及び配線Ｍ１ｄ上に形成されたビット線／ＢＬである配線Ｍ２ｂと接続する。
また図１２（ｂ）のように、図１２（ａ）に示した配線Ｍ２ｃは、ビアホールＶ２ａを通じて配線Ｍ３ａに接続し、さらにその上にあるキャパシタＣ０の上部電極Ｐ０と接続する。また配線Ｍ２ｄ上にビアホールＶ２ｂを形成し配線Ｍ３ｂと接続する。最後に図１２（ｃ）のように、図１２（ｂ）に示した配線Ｍ３ｃはビアホールＶ３ｂを通じて配線Ｍ４ａに接続され、さらに配線Ｍ４ａはビアホールＶ３ａを通じてキャパシタＣ０の下部電極である配線Ｍ３ｂと接続される。このように本構造では、下部電極Ｍ３ｂの上部からコンタクトをとるため、下部電極Ｍ３ｂに段差が発生せず信頼性の高いキャパシタが実現できる。
続いて上記で説明した接続関係をさらにわかりやすくするために、図１３に図１１、１２におけるメモリセルの断面構造を示す。図１３は、図１１中のａ−ａ’、ｂ−ｂ’、ｃ−ｃ’、ｄ−ｄ’の各方向からの断面構造を示している。図１３（ａ）は、断面ａ−ａ’を示しておりＴＮ１のソース側から引き出された配線Ｍ１ａがビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａ、配線Ｍ３ａを介してキャパシタＣ０の上部電極Ｐ０に接続されることを示している。一方ＴＮ２のソース側から引き出された配線Ｍ１ｄが、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂ、配線Ｍ３ｃ、ビアホールＶ３ｂ、配線Ｍ４ａ、ビアホールＶ３ａを介してキャパシタＣ０の下部電極である配線Ｍ３ｂに接続されていることを示している。次に図１３（ｂ）は、断面ｂ−ｂ’を示しておりＴＮ２のドレインがビアホールＶ０ｃ、配線Ｍ１ｃ、ビアホールＶ１ｂを介してビット線／ＢＬである配線Ｍ２ｂに接続されていることがわかる。またＴＮ２のソース側がビアホールＶ０ｄを通じて配線Ｍ１ｄと接続される。次に図１３（ｃ）は断面ｃ−ｃ’を示しており、ＴＮ１のドレインがビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介してビット線ＢＬである配線Ｍ２ａに接続される。またＴＮ２のソース側はビアホールＶ０ｄを通じて配線Ｍ１ｄと接続される。さらにこの図は、絶縁体膜Ｄ０を開口して下部電極Ｍ３ｂが、ビアホールＶ３ａを通じて配線Ｍ４ａに接続されていることを示している。最後に図１３（ｄ）は断面ｄ−ｄ’を示しており、ＴＮ２から引き出された配線Ｍ１ｄがビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂ、配線Ｍ３ｃ、ビアホールＶ３ｂを介して配線Ｍ４ａと接続される。
以上図１１から図１３の説明から分かるように、本実施のメモリセルは、下部電極Ｍ３ｂの上側にビアホールＶ３ａを形成してコンタクトをとる。したがって、下部電極に段差等が生じることはなくキャパシタのストレスが最小限に抑えられるなどの効果がある。すなわち、より信頼性が高いキャパシタを用いてメモリセルが実現できる。また、本実施のメモリセルのレイアウトおよび形成方法に係る種々の変更は前述の実施例と同様に可能であることはいうまでもない。なお、本変形例で説明したＭＩＭキャパシタはメモリセルだけでなく、アナログ用やロジック用にも適用できることはもちろんである。
図１１から図１３に示したメモリセルのレイアウトではキャパシタを形成する際、絶縁膜Ｄ０をエッチング工程にて開口し、絶縁膜Ｄ０の開口部分で配線層Ｍ３と上部電極Ｐ０を接続している。この場合、図５から７に示した第１の変形例と同様の理由で絶縁膜Ｄ０の表面が汚染され、キャパシタの歩留まりが低下する場合がある。このような場合には、先の図５から７の場合と同様に、バリアメタルを用いることにより問題を回避することができる。また、バリアメタルを追加することが望ましくない場合には、図８から１０に示した変形例と同様な方法を用いて、上記の問題を回避することも可能である。以下その方法を、図１４から１７に示すメモリセルＭＣの第３の実施例を用いて説明する。
図１４、図１５はレイアウト、図１６、図１７は形成方法を示す断面図である。これらの図面に示したレイアウトでは、下部電極の上部からコンタクトを取り出して蓄積ノードと接続するという先の変形例の特徴を保持した上で、絶縁膜Ｄ０上に上部電極Ｐ０を形成した後、フォトリソグラフィ工程を行う。すなわち、下部電極に段差のない信頼性の高いキャパシタが実現できる上に、バリアメタルを用いずに歩留まり良くキャパシタを形成できる。これにより、プロセスコストを低減し、なおかつ信頼性の高いキャパシタが実現できる。
図１４において、ＴＮ１のソース側は、ビアホールＶ０ａ、配線Ｍ１ａ、ビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａ、配線Ｍ３ａ、ビアホールＶ３ａ、配線Ｍ４ａ、ビアホールＶ３ｂを介してキャパシタＣ０の下部電極である配線Ｍ３ｂと接続されて、蓄積ノードＳＮ１が形成される。一方ＴＮ２のソース側は、ビアホールＶ０ｄ、配線Ｍ１ｄ、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂ、配線Ｍ３ｃ、ビアホールＶ３ｄ、配線Ｍ４ｂ、ビアホールＶ３ｃを介してキャパシタＣ０の上部電極Ｐ０と接続されて、蓄積ノードＳＮ２が形成される。またＴＮ１のドレインは、ビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介して、ビット線ＢＬである配線Ｍ２ａと接続され、ＴＮ２のドレインは、ビアホールＶ０ｃ、配線Ｍ１ｃ、ビアホールＶ１ｂを介して、ビット線／ＢＬである配線Ｍ２ｂと接続される。
図１５（ａ）から（ｃ）は図１４のレイアウト構造をわかりやすいようにいくつかの層ごとに分けて示したものである。図１５（ａ）は、第１層の金属配線層Ｍ１から第２層の金属配線層Ｍ２までの主な層、図１５（ｂ）は、ビアホールＶ２の層から上部電極Ｐ０までの主な層、図１５（ｃ）はさらに上の層のレイアウトを示している。なお、配線層Ｍ１より下の層は、前述の実施例である図６（ａ）、（ｂ）と同様なレイアウトおよび接続関係にあるのでここでは図面とその説明を省略する。
本変形例では、図１５（ａ）に示したように配線Ｍ１ａはビアホールＶ０ａ上から拡散層ＬＮ１と拡散層ＬＮ２の中間まで形成され、ビアホールＶ１ｃを通じて配線Ｍ２ｃに接続される。一方ドレイン側のビアホールＶ０ｂ上には、配線Ｍ１ｂ、ビアホールＶ１ａが形成され、ビット線ＢＬである配線Ｍ２ａと接続される。同様に配線Ｍ１ｄを図のようにビアホールＶ０ｄ上から拡散層ＬＮ１と拡散層ＬＮ２の中間まで形成し、さらに配線Ｍ１ｄ上にビアホールＶ１ｄを形成して配線Ｍ２ｄと接続する。またドレイン側のビアホールＶ０ｃ上に、配線Ｍ１ｃ、ビアホールＶ１ｂを形成し、拡散層ＬＮ２及び配線Ｍ１ｄ上に形成されたビット線／ＢＬである配線Ｍ２ｂと接続する。
また図１５（ｂ）のように、図１５（ａ）に示した配線Ｍ２ｃはビアホールＶ２ａを通じて配線Ｍ３ａに接続する。また配線Ｍ２ｄ上にビアホールＶ２ｂを形成し配線Ｍ３ｂと接続する。最後に図１５（ｃ）のように、図１５（ｂ）に示した配線Ｍ３ａはビアホールＶ３ａを通じて配線Ｍ４ａに接続され、さらに配線Ｍ４ａをビアホールＶ３ｂは通じてキャパシタＣ０の下部電極である配線Ｍ３ｂと接続される。同様に図１５（ｂ）に示した配線Ｍ３ｃはビアホールＶ３ｄを通じて配線Ｍ４ｂに接続され、さらに配線Ｍ４ｂはビアホールＶ３ｃを通じてキャパシタＣ０の上部電極Ｐ０と接続される。このように本変形例では、フォトリソグラフィ工程において絶縁膜Ｄ０の表面が常に上部電極Ｐ０で覆われているため、汚染による問題がない。さらに下部電極Ｍ３ｂの上部からビアホールＶ３ｂによりコンタクトを取るため、下部電極Ｍ３ｂにストレスなどの原因となる段差は生じない。以上のような特徴から、歩留まり良く信頼性の高いキャパシタが実現できる。
続いて上記で説明した接続関係をさらに分かりやすくするために、図１６、図１７に図１４、図１５の変形例におけるメモリセルの断面構造を示す。図１６、図１７は図１４中のａ−ａ’、ｂ−ｂ’、ｃ−ｃ’、ｄ−ｄ’、ｅ−ｅ’の各方向からの断面構造を示している。図１６（ａ）は、断面ａ−ａ’を示しておりＴＮ１のドレイン側がビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介してビット線／ＢＬである配線Ｍ２ａに接続されていることがわかる。またＴＮ１のソース側がビアホールＶ０ｄを通じて配線Ｍ１ｄと接続される。さらに下部電極Ｍ３ｂ、絶縁膜Ｄ０、上部電極Ｐ０からなるキャパシタＣ０が、ビット線上に形成されていることがわかる。次に図１６（ｂ）は、断面ｂ−ｂ’を示しておりＴＮ１のソース側から引き出された配線Ｍ１ａがビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａ、配線Ｍ３ａ、ビアホールＶ３ａ、配線Ｍ４ａ、ビアホールＶ３ｂを介してキャパシタＣ０の下部電極である配線Ｍ３ｂに接続されることを示している。一方ＴＮ２のソース側から引き出された配線Ｍ１ｄが、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂ、配線Ｍ３ｃ、ビアホールＶ３ｄ、配線Ｍ４ｂ、ビアホールＶ３ｃを介してキャパシタＣ０の上部電極Ｐ０に接続されていることを示している。次に図１７（ａ）は断面ｃ−ｃ’を示しており、ＴＮ１から引き出された配線Ｍ１ａがビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａ、配線Ｍ３ａ、ビアホールＶ３ａを介して配線Ｍ４ａと接続される。次に図１７（ｂ）は断面ｄ−ｄ’を示しており、ＴＮ２のドレインがビアホールＶ０ｃ、配線Ｍ１ｃ、ビアホールＶ１ｂを介してビット線／ＢＬである配線Ｍ２ｂに接続されていることがわかる。またＴＮ１のソース側がビアホールＶ０ａを通じて配線Ｍ１ａと接続される。さらにこの図は、絶縁体膜Ｄ０を開口して下部電極Ｍ３ｂが、ビアホールＶ３ｂを通じて配線Ｍ４ａに接続されていることを示している。最後に図１７（ｃ）は断面ｅ−ｅ’を示しており、ＴＮ１のドレインがビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介してビット線ＢＬである配線Ｍ２ａに接続される。またＴＮ２のソース側はビアホールＶ０ｄを通じて配線Ｍ１ｄと接続される。さらに上部電極Ｐ０は、ビアホールＶ３ｃを通じて配線Ｍ４ｂに接続されている。
以上図１４から図１７の説明から分かるように、本実施のメモリセルは絶縁膜Ｄ０上に上部電極Ｐ０を形成し、その後エッチング工程によって絶縁膜Ｄ０を開口して、下部電極Ｍ３ｂの上部にビアホールＶ３ｂを形成する。このようにすれば、バリアメタルを用いずにキャパシタＣ０を形成できる。さらに下部電極Ｍ３ｂに段差等が生じることなく、キャパシタのストレスを最小限に抑えられる。すなわちキャパシタ形成のプロセスコストを低減し、なおかつ信頼性の高いキャパシタを用いてメモリセルが実現できる。なお、本実施のメモリセルのレイアウトおよび形成方法に係る種々の変更は前述の実施例と同様に可能であることはいうまでもない。なお、本変形例で説明したＭＩＭキャパシタはメモリセルだけでなく、アナログ用やロジック用にも適用できることはもちろんである。
＜第３の実施例＞
前記実施例においては２つのトランジスタと１つのキャパシタからなるメモリセルを対象として説明したが、次の実施例においては２つのトランジスタと２つのキャパシタからなるメモリセルのレイアウトについて説明する。１つのキャパシタと２つのキャパシタで差異がない場合はひとつの電荷蓄積手段として取り扱う。図１８は、図１および図３におけるメモリセルＭＣを２Ｔ２Ｃに変更した構成をとる。図１８（ａ）は回路図、（ｂ）は読み出し時の動作波形、（ｃ）は書きこみ時の動作波形を示している。本実施のメモリセルＭＣは二つのトランジスタＴＮ１、ＴＮ２と二つのキャパシタＣ０、Ｃ１から構成される２Ｔ２Ｃセルである。ＴＮ１のドレインはビット線ＢＬと接続され、ＴＮ１のソースはキャパシタＣ０の片方の電極と接続され蓄積ノードＳＮ１となる。同様にＴＮ２のドレインはビット線／ＢＬと接続され、ＴＮ２のソースはキャパシタＣ１の片方の電極と接続され蓄積ノードＳＮ２となる。キャパシタＣ０、Ｃ１の残るそれぞれの電極はプレートＰＬＴに接続され、ＴＮ１とＴＮ２のゲートは共通のワード線ＳＷＬに接続されている。また図１８（ｂ）、（ｃ）の読み出しおよび書きこみ波形は基本的に２Ｔ１Ｃと同様であるのでここでは詳しい説明を省略するが、前記と同様の理由で低電圧動作を改善するためにＶＤＤプリチャージ方式を用いている。なおここではプレートＰＬＴをＶＳＳとして波形を示したが、他の電位でも動作は可能である。本実施例で用いる２Ｔ２Ｃセルは、後述のように１Ｔ１Ｃセルよりも大きな信号量を確保できる。このため、２Ｔ１Ｃセルと同様に低電圧動作に適している特徴をもつ。また、キャパシタの一端がいわゆるプレート電極になっているため、キャパシタの電極のうち下部電極だけをトランジスタの拡散層に接続し、上部電極にあたるプレート側は共通の配線とすることが可能である。このため、２Ｔ１Ｃセルと比較して構造が単純で作りやすいというメリットがある。
以下では、２Ｔ２Ｃセルにより１８図に示すような１Ｖ以下の動作が可能であることを説明する。２Ｔ２Ｃセルでは読み出し信号量は、
Ｖｓｉｇ＝ＶＢＬ−Ｖ／ＢＬ＝ＶＤＤ＊ＣＳ／（ＣＳ＋Ｃｄ）    …（３）
と表されることが知られている。なおＣｄはビット線ＢＬ、／ＢＬの寄生容量である。式（３）の右辺を式（１）の右辺と比べると、（１）式におけるＶＤＤ／２をＶＤＤに置き換えた形をしていることが分かる。すなわち、電圧や容量が同じであれば、１Ｔ１Ｃセルに比較して信号量が倍になる。言いかえると半分の電圧で同じ信号量を確保できる。（２）式に示した２Ｔ１Ｃセルでは、さらにＣｄがＣｄ／２と半分になっているので、２Ｔ２Ｃよりさらに信号量が大きくなるが、２Ｔ２Ｃセルでも低電圧動作が可能である。例えば（３）式で電源電圧を０．９Ｖとして、Ｖｓｉｇを０．２Ｖ以上確保するためのＣＤ／ＣＳを計算すると３．５以下であればよいことがわかる。この値は設計上現実的な値である。このように本実施例によれば、１Ｖ以下の低電圧動作時にも必要以上にビット線を分割することなく十分な信号量を確保することが可能となる。またダミーセルを使うことなくＶＤＤ（ＶＳＳ）プリチャージ方式が適用できる等の特徴は２Ｔ１Ｃセルのおける状況と同じであり、同等の効果が実現できることは言うまでもない。また、メモリセルのトランジスタにＰＭＯＳを利用してソフトエラー耐性を向上させることも可能であることも２Ｔ１Ｃセルと同様である。なお、本実施例の２Ｔ２Ｃセルでは、上記のように低電圧動作が可能であるが、２Ｔ１Ｃセルに比較すると同一条件での信号量が、Ｃｄの項の分だけ小さくなる。より、低電圧にする場合や、Ｃｓ，Ｃｄなどの容量の条件により、信号量を増加させることが必要な場合には、プレート電位を駆動することにより、大きな信号量を確保することもできる。すなわち、蓄積ノードに信号を書きこんだ後、プレートＰＬＴにバイアスを印加して書きこんだＨレベルの信号をより高くしてリテンション特性を改善するという手法も可能である（プレートＰＬＴにバイアスを印加する手法については、例えばアイ・イー・イー・イー  ジャーナル・オブ・ソリッド・ステート・サーキッツ（ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ）１９８９年１０月号の１２０６頁から１２１２頁に記載されている）。
次に、ＭＩＭキャパシタを利用して図１８のメモリセルを高集積かつ低コストに実現するためのレイアウト方法とその形成方法について述べる。図１９、２０は２Ｔ２Ｃセルのレイアウト、図２１はその形成方法を示す。  図１９において、ＴＮ１のソースは、ビアホールＶ０ａ、配線Ｍ１ａ、ビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａを介してキャパシタＣ０の下部電極である配線Ｍ３ａと接続されて、蓄積ノードＳＮ１が形成される。一方ＴＮ２のソース側は、ビアホールＶ０ｄ、配線Ｍ１ｄ、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂを介してキャパシタＣ１の下部電極である配線Ｍ３ｂと接続されて、蓄積ノードＳＮ２が形成される。またＴＮ１のドレインは、ビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介して、ビット線ＢＬである配線Ｍ２ａと接続され、ＴＮ２のドレインは、ビアホールＶ０ｃ、配線Ｍ１ｃ、ビアホールＶ１ｂを介して、ビット線／ＢＬである配線Ｍ２ｂと接続される。また、プレートＰＬＴに相当する上部電極は、共用の電極としてＰ０層で形成される。なお、プレートＰＬＴの配線は、一つのセル内の２つのキャパシタＣ０、Ｃ１で共有するだけでなく、他のセルとも共有できるが、前記のように、プレートＰＬＴを駆動する場合には、ワード線を共有するメモリセルでプレートＰＬＴ（上部電極Ｐ０）を共有するとよい。
図２０は、図１９のレイアウト構造を分かりやすいようにいくつかの層ごとに分けて示したものであり、ビアホールＶ２の層から上部電極Ｐ０までの主な層を示している。なお配線層Ｍ２以下の層は、前述の実施例である図６（ａ）、（ｂ）と同様なレイアウトおよび接続関係にあるので、ここでは図面とその説明を省略する。
本実施例では図２０のように、形成した配線Ｍ２ｃはビアホールＶ２ａを通じてキャパシタＣ０の下部電極である配線Ｍ３ａと接続される。同様に形成した配線Ｍ２ｄはビアホールＶ２ｂを通じてキャパシタＣ１の下部電極である配線Ｍ３ｂと接続される。このように本実施例においては、拡散層ＬＮ１、ＬＮ２のそれぞれの一端から拡散層の中間まで伸ばした配線層Ｍ１を介してキャパシタＣ０、Ｃ１の下部電極と接続する。このためビット線ＢＬ、／ＢＬを拡散層上部に形成できるので、メモリセルの面積を小さくできる。
続いて上記で説明した接続関係をさらに分かりやすくするために、図２１に図１９、図２０におけるメモリセルの断面構造を示す。図２１は、図１９中のａ−ａ’、ｂ−ｂ’、ｃ−ｃ’の各方向からの断面構造を示している。図２１（ａ）は、断面ａ−ａ’を示しておりＴＮ１のドレインがビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介してビット線ＢＬである配線Ｍ２ａに接続されていることがわかる。またＴＮ１のソース側がビアホールＶ０ａを通じて配線Ｍ１ａと接続される。次に図２１（ｂ）は断面ｂ−ｂ’を示しており、ＴＮ１のソース側から引き出された配線Ｍ１ａがビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａを介してキャパシタＣ０の下部電極である配線Ｍ３ａに接続されることを示している。一方ＴＮ２のソース側から引き出された配線Ｍ１ｄが、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂを介してキャパシタＣ１の下部電極である配線Ｍ３ｂに接続されていることを示している。最後に図２１（ｃ）は断面ｃ−ｃ’を示しており、ＴＮ１のソースが、ビアホールＶ０ａから引き出された配線Ｍ１ａ、ビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａを介し、下部電極である配線Ｍ３ａに接続されていることを示している。またＴＮ２のドレイン側はビアホールＶ０ｃ、配線Ｍ１ｃ、ビアホールＶ１ｂを介してビット線／ＢＬである配線Ｍ２ｂに接続される。なお特に図示はしていないが、本実施の上部電極Ｐ０はプレートＰＬＴに接続され、例えばＶＳＳの一定電圧に固定される。
以上図１８から図２１の説明で分かるように、本実施のメモリセルはビット線上にキャパシタを形成し、低電圧動作に必要なセル容量を十分に確保できるといった特徴に加えて、配線層を電極として利用する、平面構造のキャパシタを用いる等の特徴もある。このため、２Ｔ１Ｃセルの実施例と同様に、プロセスコストの安いメモリが実現できる。また、本実施例では特に説明しなかったが、図５から図１７に説明した実施例を本実施の２Ｔ２Ｃセルに適用できることはいうまでもなく、それぞれの手法において２Ｔ１Ｃと同等の効果が得られることは言うまでもない。また、待機時にワード線を０Ｖより僅かにさげる等の回路動作に係る変更や、キャパシタ構造や形成手法に係る変更など、本実施のメモリセルはその主旨を逸脱しない範囲で種々の変更が可能であることは言うまでもない。さらに本実施のＭＩＭキャパシタは、メモリセルだけでなく、アナログ用やロジック用に適用できることはもちろん言うまでもなく、上記したような特徴からプロセスコストを低減したＬＳＩを実現できる。
＜第４の実施例＞
以上の実施例では、上下２つの金属電極を用いてキャパシタを形成し、２Ｔ１Ｃセルもしくは２Ｔ２Ｃセルを構成した場合を示したが、微細化が進みメモリセルの面積が小さくなると、一つのキャパシタだけではセル容量を十分に確保できない場合がある。このような場合には、ＭＩＭ構造のキャパシタを複数個、多重に設けてそれらを並列に接続することにより、小さなメモリセル面積でもキャパシタの有効面積を十分に大きく確保することができる。
２Ｔ１Ｃセルを用いた実施例について図２２から２５に示す。図２２、２３はレイアウト、図２４、２５は形成方法を示す。なお、後述のように２Ｔ２Ｃセルにも同様の方法は適用できるし、他のセル例えば１Ｔ１Ｃセルにおいても面積を増加させることなくキャパシタの容量を増加するために同じ手法を適用できる。また、アナログ回路や電源の安定化のためのキャパシタに適用すれば、同じ容量に対する面積の低減、あるいは同一面積での容量の増加という効果が得られる。これらの図面では、配線層Ｍ３およびビアホールＶ３の層を利用して形成したキャパシタＣ０の上部に、配線層Ｍ４およびビアホールＶ４の層を用いてもう一つのキャパシタＣ１を形成することが特徴である。これらの二つのキャパシタを並列に接続して２Ｔ１Ｃセルを構成することで、メモリセルの面積を増加させることなく、セル容量を大きく確保できる。
図２２において、ＴＮ１のソースはビアホールＶ０ａ、配線Ｍ１ａ、ビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａ、配線Ｍ３ａ、ビアホールＶ３ｂ、配線Ｍ４ｂを介してキャパシタＣ１の上部電極Ｐ１と接続され、さらにその上部電極Ｐ１は、配線Ｍ４ａ、ビアホールＶ３ａを介してキャパシタＣ０の上部電極Ｐ０と接続され、蓄積ノードＳＮ１が形成される。一方ＴＮ２のソースは、ビアホールＶ０ｄ、配線Ｍ１ｄ、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂを介してキャパシタＣ０の下部電極である配線Ｍ３ｂと接続され、さらに下部電極Ｍ３ｂは、ビアホールＶ３ｃを通じてキャパシタＣ１の下部電極である配線Ｍ４ｃに接続され、蓄積ノードＳＮ２が形成される。またＴＮ１のドレインは、ビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介して、ビット線ＢＬである配線Ｍ２ａと接続され、ＴＮ２のドレインは、ビアホールＶ０ｃ、配線Ｍ１ｃ、ビアホールＶ１ｂを介して、ビット線／ＢＬである配線Ｍ２ｂと接続される。
図２３（ａ）、（ｂ）は、図２２のレイアウト構造を分かりやすいようにいくつかの層ごとに分けて示したものであり、図２３（ａ）にはビアホールＶ２の層から上部電極Ｐ０までの層を示し、図２３（ｂ）にはビアホールＶ３の層から、上部電極Ｐ１までの主な層を示している。なお、ビアホールＶ２より下の主な層は、前述の実施例である図６（ａ）、（ｂ）と同様なレイアウトおよび接続関係にあるのでここでは図面とその説明を省略する。
本実施例では図２３（ａ）のように、形成した配線Ｍ２ｃはビアホールＶ２ａを通じて配線Ｍ３ａと接続される。同様に、形成した配線Ｍ２ｄはビアホールＶ２ｂを通じてキャパシタＣ０の下部電極である配線Ｍ３ｂに接続する。次に図２３（ｂ）に示すように、図２３（ａ）に示した配線Ｍ３ａはビアホールＶ３ｂ、配線Ｍ４ｂを通じてキャパシタＣ１の上部電極Ｐ１と接続される。さらに上部電極Ｐ１は、配線Ｍ４ａ、ビアホールＶ３ａを通じて図２３（ａ）に示すキャパシタＣ０の上部電極Ｐ０に接続される。また図２３（ａ）に示した下部電極である配線Ｍ３ｂは、ビアホールＶ３ｃを通じてキャパシタＣ１の下部電極である配線Ｍ４ｃに接続される。このように本実施例では、二つのキャパシタＣ０、Ｃ１を並列に接続して２Ｔ１Ｃセルを構成する。このため小さなメモリセル面積でも低電圧動作に必要なセル容量を十分に確保できる。
続いて上記で説明した接続関係をさらに分かりやすくするために、図２４、図２５に図２２、図２３におけるメモリセルの断面構造を示す。図２４は図２２におけるａ−ａ’、ｂ−ｂ’、ｃ−ｃ’の各方向からの断面構造を示している。また図２５は図２２におけるｄ−ｄ’、ｅ−ｅ’の各方向からの断面構造を示している。図２４（ａ）は、断面ａ−ａ’を示しており、ＴＮ１のドレインがビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介してビット線ＢＬである配線Ｍ２ａに接続されていることがわかる。またＴＮ１のソース側がビアホールＶ０ａを通じて配線Ｍ１ａと接続される。さらに形成されたキャパシタＣ０の上部電極Ｐ０は、ビアホールＶ３ａ、配線Ｍ４ａを介してキャパシタＣ１の上部電極Ｐ１と接続される。次に図２４（ｂ）は、断面ｂ−ｂ’を示しておりＴＮ１のソース側から引き出された配線Ｍ１ａがビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａ、配線Ｍ３ａ、ビアホールＶ３ｂ、配線Ｍ４ｂを介してキャパシタＣ１の上部電極Ｐ１に接続されることを示している。一方ＴＮ２のソース側から引き出された配線Ｍ１ｄは、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂを介してキャパシタＣ０の下部電極である配線Ｍ３ｂに接続される。次に図２４（ｃ）は断面ｃ−ｃ’を示しており、ＴＮ２のドレインがビアホールＶ０ｃ、配線Ｍ１ｃ、ビアホールＶ１ｂを介してビット線／ＢＬである配線Ｍ２ｂに接続されていることがわかる。またＴＮ２のソース側がビアホールＶ０ｄを通じて配線Ｍ１ｄと接続される。さらにビット線上に形成されたキャパシタＣ０の下部電極Ｍ３ｂは、ビアホールＶ３ｃを介してキャパシタＣ１の下部電極である配線Ｍ４ｃと接続される。次に図２５（ａ）は断面ｄ−ｄ’を示しており、ＴＮ１のソースが、ビアホールＶ０ａから引き出された配線Ｍ１ａ、ビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａ、配線Ｍ３ａ、ビアホールＶ３ｂ、配線Ｍ４ｂを介し、キャパシタＣ１の上部電極Ｐ１と接続され、さらに上部電極Ｐ１は配線Ｍ４ａ、ビアホールＶ３ａを介してキャパシタＣ０の上部電極Ｐ０と接続される。またＴＮ２のドレイン側はビアホールＶ０ｃ、配線Ｍ１ｃ、ビアホールＶ１ｂを介してビット線／ＢＬである配線Ｍ２ｂに接続される。さらにキャパシタＣ０の下部電極Ｍ３ｂはビアホールＶ３ｃを通じてキャパシタＣ１の下部電極Ｍ４ｃに接続される。最後に図２５（ｂ）は断面ｅ−ｅ’を示しており、ＴＮ２のソースが、ビアホールＶ０ｄから引き出された配線Ｍ１ｄ、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂを介し、キャパシタＣ０の下部電極である配線Ｍ３ｂに接続される。またＴＮ１のドレイン側はビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介してビット線ＢＬである配線Ｍ２ａに接続される。
以上図２２から図２５の説明で分かるように、本実施のメモリセルは配線層Ｍ３およびビアホールＶ３の層にキャパシタＣ０を形成し、配線層Ｍ４とビアホールＶ４の層にキャパシタＣ１を形成して二つのキャパシタを並列に接続する。これにより、微細化によってメモリセルのキャパシタ面積が小さくなった場合でも低電圧動作に必要なセル容量が十分に確保できる。さらに二つのキャパシタをＴＮ１、ＴＮ２の上部に多重化して配置するため、二つのキャパシタを使いながら高集積なメモリが実現できる。なお本実施のメモリセルにおいて、配線層をキャパシタの電極に利用する等の特徴は、図５から図１７に説明した実施例と基本的に同じであるため、図５から図１７の実施例と同等の効果が得られることは言うまでもない。また本実施のメモリセルのレイアウト方法やキャパシタ形成方法等は、前述の実施例と同様に種々の変更が可能であることはいうまでもない。さらに本実施のように２つのキャパシタではなく、３つのキャパシタを並列に接続してもよいことはもちろんであり、その場合さらに大きなセル容量を確保できる。
図２２から図２５では多重化したキャパシタを用いて２Ｔ１Ｃセルを形成した例を示したが、図２６から図２８に示す２Ｔ２Ｃセルを用いた場合にも同じ手法が適用できる。
図２６、図２７は２Ｔ２Ｃセルのレイアウト、図２８は形成方法を示す断面図である。これらの図面では、配線層Ｍ３およびビアホールＶ３の層を利用して形成したキャパシタＣ０の上部に、配線層Ｍ４およびビアホールＶ４の層を用いてもう一つのキャパシタＣ１を形成する。これら二つのキャパシタを用いて２Ｔ２Ｃセルを構成することで、メモリセルの面積を増加させることなく、低電圧動作に必要なセル容量を十分に確保できる。
図２６において、ＴＮ１のソースはビアホールＶ０ａ、配線Ｍ１ａ、ビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａを介してキャパシタＣ０の下部電極である配線Ｍ３ａと接続され、蓄積ノードＳＮ１が形成される。一方ＴＮ２のソースは、ビアホールＶ０ｄ、配線Ｍ１ｄ、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂ、配線Ｍ３ｂ、ビアホールＶ３ａを介してキャパシタＣ１の下部電極である配線Ｍ４ａと接続され、蓄積ノードＳＮ２が形成される。またＴＮ１のドレインは、ビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介して、ビット線ＢＬである配線Ｍ２ａと接続され、ＴＮ２のドレインは、ビアホールＶ０ｃ、配線Ｍ１ｃ、ビアホールＶ１ｂを介して、ビット線／ＢＬである配線Ｍ２ｂと接続される。
図２７（ａ）、（ｂ）は図２６のレイアウト構造を分かりやすいようにいくつかの層ごとに分けて示したものであり、図２７（ａ）にはビアホールＶ２の層から上部電極Ｐ０までの主な層を示し、図２３（ｂ）にはビアホールＶ３の層から、上部電極Ｐ１までの主な層を示している。なお、ビアホールＶ２より下の主な層は、前述の実施例である図６（ａ）、（ｂ）と同様なレイアウトおよび接続関係にあるのでここでは図面とその説明を省略する。
本例では図２７（ａ）のように、形成した配線Ｍ２ｃはビアホールＶ２ａを通じてキャパシタＣ０の下部電極である配線Ｍ３ａと接続される。同様に形成した配線Ｍ２ｄは、ビアホールＶ２ｂを通じて配線Ｍ３ｂと接続される。次に図２７（ｂ）に示すように、図２７（ａ）に示した配線Ｍ３ｂは、ビアホールＶ３ａを通じてキャパシタＣ１の下部電極である配線Ｍ４ａに接続される。このように本例では、二つのキャパシタＣ０、Ｃ１を多重化して配置する。したがってそれぞれのキャパシタが、ＴＮ１、ＴＮ２からなるメモリセル領域を占有できるので、キャパシタの有効面積を十分大きく確保できる。
続いて上記で説明した接続関係をさらに分かりやすくするために、図２８に図２６、図２７におけるメモリセルの断面構造を示す。図２８は図２６におけるａ−ａ’、ｂ−ｂ’、ｃ−ｃ’、ｄ−ｄ’の各方向からの断面構造を示している。図２８（ａ）は断面ａ−ａ’を示しており、ＴＮ１のドレインがビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介してビット線ＢＬである配線Ｍ２ａに接続されていることがわかる。またＴＮ１のソース側がビアホールＶ０ａを通じて配線Ｍ１ａと接続される。さらにキャパシタＣ０およびキャパシタＣ１がビット線上に形成されていることが分かる。次に図２８（ｂ）は断面ｂ−ｂ’を示しておりＴＮ１のソース側から引き出された配線Ｍ１ａがビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａを介してキャパシタＣ０の下部電極である配線Ｍ３ａに接続されることを示している。一方ＴＮ２のソース側から引き出された配線Ｍ１ｄは、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂ、配線Ｍ３ｂ、ビアホールＶ３ａを介してキャパシタＣ１の下部電極である配線Ｍ４ａに接続される。次に図２８（ｃ）は断面ｃ−ｃ’を示しており、ＴＮ１のソースが、ビアホールＶ０ａから引き出された配線Ｍ１ａ、ビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａを介し、キャパシタＣ０の下部電極である配線Ｍ３ａと接続される。またＴＮ２のドレイン側はビアホールＶ０ｃ、配線Ｍ１ｃ、ビアホールＶ１ｂを介してビット線／ＢＬである配線Ｍ２ｂに接続される。最後に図２８（ｄ）は断面ｄ−ｄ’を示しており、ＴＮ２のソースが、ビアホールＶ０ｄから引き出された配線Ｍ１ｄ、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂ、配線Ｍ３ｂ、ビアホールＶ３ａを介し、キャパシタＣ１の下部電極である配線Ｍ４ａに接続される。またＴＮ１のドレイン側はビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介してビット線ＢＬである配線Ｍ２ａに接続される。
以上図２６から図２８の説明で分かるように、本実施のメモリセルは、配線層Ｍ３およびビアホールＶ３の層にキャパシタＣ０を形成し、配線層Ｍ４とビアホールＶ４の層にキャパシタＣ１を形成する。これにより、小さなメモリセル領域であっても、十分にセル容量が確保でき、低電圧動作が可能なメモリが実現できる。また二つのキャパシタを、メモリセル上部に多重化して配置するので、二つのキャパシタを使いながら、高集積なメモリを実現できる。なお本実施のメモリセルにおいて、配線層をキャパシタの電極に利用する等の特徴は、図５から図１７に説明した実施例と基本的に同じであるため、図５から図１７の実施例と同等の効果が得られることは言うまでもない。また本実施のメモリセルのレイアウト方法やキャパシタ形成方法等は、前述の実施例と同様に種々の変更が可能であることはいうまでもない。
図２２から図２８の実施例においては、一つのメモリセルの上部に二つのキャパシタを多重化して配置し、２Ｔ１Ｃセルもしくは２Ｔ２Ｃセルを形成する例を示したが、キャパシタの多重化方法としては、図２９から図３３に示す構造を用いてメモリセルを実現しても良い。
図２９、図３０、図３１は２Ｔ１Ｃセルのレイアウト、図３２、図３３は形成方法を示す。これらの図面では、配線層Ｍ３およびビアホールＶ３の層を利用して形成したキャパシタＣ０の上部に、配線層Ｍ４およびビアホールＶ４の層を用いてもう一つのキャパシタＣ１を形成する。さらに、隣接する二つのメモリセルＭＣ０、ＭＣ１上部の領域に、二つのキャパシタを配置する。このように、多重化したキャパシタを２つのセルの領域を使って形成すれば、メモリセルの面積を増加させることなく、低電圧動作に必要なセル容量を十分に確保できる。
図２９には、ＴＮ１、ＴＮ２およびキャパシタＣ０から構成されるメモリセルＭＣ０とＴＮ３、ＴＮ４およびキャパシタＣ１から構成されるメモリセルＭＣ１が示されている。なおメモリセルＭＣ０の蓄積ノードはＳＮ１、ＳＮ２と記し、メモリセルＭＣ１の蓄積ノードは同様にＳＮ３、ＳＮ４と記す。
メモリセルＭＣ０においてＴＮ１のソースは、ビアホールＶ０ａ、配線Ｍ１ａ、ビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａ、配線Ｍ３ａを介してキャパシタＣ０の上部電極Ｐ０と接続されて、蓄積ノードＳＮ１が形成される。一方ＴＮ２のソースはビアホールＶ０ｄ、配線Ｍ１ｄ、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂを介してキャパシタＣ０の下部電極である配線Ｍ３ｂと接続され、蓄積ノードＳＮ２が形成される。またＴＮ１のドレインは、ビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介して、ビット線ＢＬである配線Ｍ２ａと接続され、ＴＮ２のドレインは、ビアホールＶ０ｃ、配線Ｍ１ｃ、ビアホールＶ１ｂを介して、ビット線／ＢＬである配線Ｍ２ｂと接続される。
同様にメモリセルＭＣ１において、ＴＮ３のソースはビアホールＶ０ｅ、配線Ｍ１ｅ、ビアホールＶ１ｇ、配線Ｍ２ｅ、ビアホールＶ２ｃ、配線Ｍ３ｃ、ビアホールＶ３ａを介してキャパシタＣ１の下部電極である配線Ｍ４ａと接続されて、蓄積ノードＳＮ３が形成される。一方ＴＮ４のソースはビアホールＶ０ｈ、配線Ｍ１ｈ、ビアホールＶ１ｈ、配線Ｍ２ｆ、ビアホールＶ２ｄ、配線Ｍ３ｄ、ビアホールＶ３ｂ、配線Ｍ４ｂを介してキャパシタＣ１の上部電極Ｐ１と接続され、蓄積ノードＳＮ４が形成される。またＴＮ３のドレインは、ビアホールＶ０ｆ、配線Ｍ１ｆ、ビアホールＶ１ｅを介して、ビット線ＢＬである配線Ｍ２ａと接続され、ＴＮ４のドレインは、ビアホールＶ０ｇ、配線Ｍ１ｇ、ビアホールＶ１ｆを介して、ビット線／ＢＬである配線Ｍ２ｂと接続される。
図３０、図３１は図２９のレイアウト構造を分かりやすいようにいくつかの層ごとに分けて示したものであり、図３０（ａ）はビアホールＶ０までの主な層を示し、図３０（ｂ）は配線層Ｍ１から配線層Ｍ２までの主な層、図３１（ａ）はビアホールＶ２の層から上部電極Ｐ０までの層、図３１（ｂ）はビアホールＶ３の層より上部の主な層を示している。なお、ビアホールＶ２より下の主な層は、前述の実施例である図６（ａ）、（ｂ）と同様なレイアウトおよび接続関係にあるのでここでは図３０の説明を省略する。
次に図３１（ａ）に示すように、図３０（ｂ）に示した配線Ｍ２ｃはビアホールＶ２ａ、配線Ｍ３ａを介してキャパシタＣ０の上部電極Ｐ０と接続される。また配線Ｍ２ｄは、ビアホールＶ２ｂを介してキャパシタＣ０の下部電極である配線Ｍ３ｂと接続される。一方配線Ｍ２ｅは、ビアホールＶ２ｃ、配線Ｍ３ｃ、ビアホールＶ３ａを介してキャパシタＣ１の下部電極である配線Ｍ４ａと接続される。また配線Ｍ２ｆは、ビアホールＶ２ｄ、配線Ｍ３ｄ、ビアホールＶ３ｂ、配線Ｍ４ｂを介してキャパシタＣ１の上部電極Ｐ１と接続される。このように本構造では、二つのキャパシタＣ０、Ｃ１を多重化して配置する。さらに二つの隣接するメモリセルＭＣ０、ＭＣ１の領域をそれぞれのキャパシタで占有できるので、キャパシタの有効面積を十分大きく確保できる。
続いて上記で説明した接続関係をさらに分かりやすくするために、図３２、図３３に図３０、図３１におけるメモリセルの断面構造を示している。図３２は図２９におけるａ−ａ’、ｂ−ｂ’の各方向からの断面構造を示している。また図３３は図２９におけるｃ−ｃ’、ｄ−ｄ’、ｅ−ｅ’、ｆ−ｆ’の各方向からの断面構造を示している。
図３２（ａ）は断面ａ−ａ’を示しており、ＴＮ１のドレインがビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介してビット線ＢＬである配線Ｍ２ａに接続されている。同様にＴＮ３のドレインがビアホールＶ０ｆ、配線Ｍ１ｆ、ビアホールＶ１ｅを介して、ビット線ＢＬである配線Ｍ２ａと接続されている。またキャパシタＣ０とキャパシタＣ１がビット線上に、互いに異なる層に形成されている。次に図３２（ｂ）は断面ｂ−ｂ’を示しており、ＴＮ１のソース側から引き出された配線Ｍ１ａがビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａ、配線Ｍ３ａを介し、キャパシタＣ０の上部電極Ｐ０と接続される。一方ＴＮ２のソース側から引き出された配線Ｍ１ｄは、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂを介してキャパシタＣ０の下部電極である配線Ｍ３ｂに接続される。
同様にＴＮ３のソース側から引き出された配線Ｍ１ｅがビアホールＶ１ｇ、配線Ｍ２ｅ、ビアホールＶ２ｃ、配線Ｍ３ｃ、ビアホールＶ３ａを介し、キャパシタＣ１の下部電極である配線Ｍ４ａと接続される。一方ＴＮ４のソース側から引き出された配線Ｍ１ｈは、ビアホールＶ１ｈ、配線Ｍ２ｆ、ビアホールＶ２ｄ、配線Ｍ３ｄ、ビアホールＶ３ｂ、配線Ｍ４ｂを介してキャパシタＣ１の上部電極Ｐ１に接続される。次に図３３（ａ）は断面ｃ−ｃ’を示しており、ＴＮ１のソースが、ビアホールＶ０ａから引き出された配線Ｍ１ａ、ビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａ、配線Ｍ３ａを介し、キャパシタＣ０の上部電極Ｐ０と接続される。またＴＮ２のドレイン側はビアホールＶ０ｃ、配線Ｍ１ｃ、ビアホールＶ１ｂを介してビット線／ＢＬである配線Ｍ２ｂに接続される。次に図３３（ｂ）は断面ｄ−ｄ’を示しており、ＴＮ２のソースが、ビアホールＶ０ｄから引き出された配線Ｍ１ｄ、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂを介し、キャパシタＣ０の下部電極である配線Ｍ３ｂに接続される。またＴＮ１のドレイン側はビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介してビット線ＢＬである配線Ｍ２ａに接続される。
次に図３３（ｃ）は断面ｅ−ｅ’を示しており、ＴＮ３のソースが、ビアホールＶ０ｅから引き出された配線Ｍ１ｅ、ビアホールＶ１ｇ、配線Ｍ２ｅ、ビアホールＶ２ｃ、配線Ｍ３ｃ、ビアホールＶ３ａを介し、キャパシタＣ１の下部電極である配線Ｍ４ａと接続される。またＴＮ４のドレイン側はビアホールＶ０ｇ、配線Ｍ１ｇ、ビアホールＶ１ｆを介してビット線／ＢＬである配線Ｍ２ｂに接続される。最後に図３３（ｄ）は断面ｆ−ｆ’を示しており、ＴＮ４のソースが、ビアホールＶ０ｈから引き出された配線Ｍ１ｈ、ビアホールＶ１ｈ、配線Ｍ２ｆ、ビアホールＶ２ｄ、配線Ｍ３ｄ、ビアホールＶ３ｂ、配線Ｍ４ｂを介し、キャパシタＣ１の上部電極Ｐ１に接続される。またＴＮ３のドレイン側はビアホールＶ０ｆ、配線Ｍ１ｆ、ビアホールＶ１ｅを介してビット線ＢＬである配線Ｍ２ａに接続される。
以上図３０から図３３の説明で分かるように、本実施例ではメモリセルＭＣ０において、配線層Ｍ３とビアホールＶ３の層を利用してキャパシタＣ０を形成する。その際、隣接するメモリセルＭＣ１の上部も利用してキャパシタＣ０の有効面積を十分に大きくとる。同様に、メモリセルＭＣ１は配線層Ｍ４とビアホールＶ４の層を利用してキャパシタＣ１を形成し、隣接するメモリセルＭＣ０の上部を利用してキャパシタＣ１の有効面積を十分に大きくとる。このようにすることで、より大きなセル容量を確保でき低電圧動作が実現できる。また、キャパシタＣ０とキャパシタＣ１を、二つのメモリセルの領域を利用して多重化することで、メモリセルの面積を増加させることなく、高集積なメモリが実現できる。なお、本実施例ではビット線方向に隣接するメモリセルの領域を利用してキャパシタを形成する例を示したが、もちろん本発明はこれに限定されない。例えばワード線方向に隣接するメモリセルの領域を利用して二つのキャパシタを形成してもよいことは言うまでもない。さらに図２２に示す例と本例を組合せてもよく、その場合より大きなセル容量が確保できる。このように本発明メモリセルのレイアウト方法やキャパシタ形成方法等は、前述の実施例と同様に、その主旨を逸脱しない範囲で様々な変更が可能であることは言うまでもない。
図３０から図３３においては、隣接する二つのメモリセルの領域を利用してキャパシタを多重化し、２Ｔ１Ｃセルを形成した構造を示したが、図３４から図３７に示す、２Ｔ２Ｃセルを用いた場合にも適用できる。
図３４、図３５は２Ｔ２Ｃセルのレイアウト、図３６、図３７は形成方法を示す断面図である。これらの図面では、配線層Ｍ３およびビアホールＶ３の層を利用してキャパシタＣ０、Ｃ１を形成しメモリセルＭＣ０を構成する。また配線層Ｍ４およびビアホールＶ４の層を利用してキャパシタＣ２、Ｃ３を用いてメモリセルＭＣ１を構成する。さらに、隣接する二つのメモリセルＭＣ０、ＭＣ１上部の領域に、四つのキャパシタを配置する。このように、多重化したキャパシタを２つのセル領域を使って形成すれば、メモリセルの面積を増加させることなく、低電圧動作に必要なセル容量を十分に確保できる。
図３４には、ＴＮ１、ＴＮ２、キャパシタＣ０およびキャパシタＣ１から構成されるメモリセルＭＣ０とＴＮ３、ＴＮ４、キャパシタＣ２およびキャパシタＣ３から構成されるメモリセルＭＣ１が示されている。メモリセルＭＣ０においてＴＮ１のソースは、ビアホールＶ０ａ、配線Ｍ１ａ、ビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａを介してキャパシタＣ０の下部電極である配線Ｍ３ａと接続されて、蓄積ノードＳＮ１が形成される。一方ＴＮ２のソースはビアホールＶ０ｄ、配線Ｍ１ｄ、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂを介してキャパシタＣ１の下部電極である配線Ｍ３ｂと接続され、蓄積ノードＳＮ２が形成される。またＴＮ１のドレインは、ビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介して、ビット線ＢＬである配線Ｍ２ａと接続され、ＴＮ２のドレインは、ビアホールＶ０ｃ、配線Ｍ１ｃ、ビアホールＶ１ｂを介して、ビット線／ＢＬである配線Ｍ２ｂと接続される。
同様にメモリセルＭＣ１においてＴＮ３のソースはビアホールＶ０ｅ、配線Ｍ１ｅ、ビアホールＶ１ｇ、配線Ｍ２ｅ、ビアホールＶ２ｃ、配線Ｍ３ｃ、ビアホールＶ３ａを介してキャパシタＣ２の下部電極である配線Ｍ４ａと接続されて、蓄積ノードＳＮ３が形成される。一方ＴＮ４のソースはビアホールＶ０ｈ、配線Ｍ１ｈ、ビアホールＶ１ｈ、配線Ｍ２ｆ、ビアホールＶ２ｄ、配線Ｍ３ｄ、ビアホールＶ３ｂを介してキャパシタＣ３の下部電極である配線Ｍ４ｂと接続され、蓄積ノードＳＮ４が形成される。またＴＮ３のドレインは、ビアホールＶ０ｆ、配線Ｍ１ｆ、ビアホールＶ１ｅを介して、ビット線ＢＬである配線Ｍ２ａと接続され、ＴＮ４のドレインは、ビアホールＶ０ｇ、配線Ｍ１ｇ、ビアホールＶ１ｆを介して、ビット線／ＢＬである配線Ｍ２ｂと接続される。
図３５は図３４のレイアウト構造を分かりやすいようにいくつかの層ごとに分けて示したものであり、図３５（ａ）はビアホールＶ２から上部電極までの主な層、図３５（ｂ）はビアホールＶ３から上部電極Ｐ１までの主な層を示している。なお、配線層Ｍ２以下の主な層のレイアウトは図３０と同様でありここでは省略した。
本構造では図３５（ａ）に示すように、形成した配線Ｍ２ｃはビアホールＶ２ａを通じてキャパシタＣ０の下部電極である配線Ｍ３ａと接続される。同様に配線Ｍ２ｄは、ビアホールＶ２ｂを通じてキャパシタＣ１の下部電極である配線Ｍ３ｂと接続される。次に配線Ｍ２ｅは、ビアホールＶ２ｃを通じて配線Ｍ３ｃと接続される。さらに配線Ｍ２ｆは、ビアホールＶ２ｄを通じて配線Ｍ３ｄと接続される。次に図３５（ｂ）に示すように、配線Ｍ３ｃはビアホールＶ３ａを通じてキャパシタＣ２の下部電極である配線Ｍ４ａと接続される。同様に配線Ｍ３ｄは、ビアホールＶ３ｂを通じてキャパシタＣ３の下部電極である配線Ｍ４ｂと接続される。このように本構造では、キャパシタＣ０、Ｃ１およびキャパシタＣ２、Ｃ３を多重化して配置する。さらにキャパシタＣ０、Ｃ１およびキャパシタＣ２、Ｃ３のそれぞれが、二つの隣接するメモリセルＭＣ０、ＭＣ１の領域を占有できるので、キャパシタの有効面積を十分大きく確保できる。
続いて上記で説明した接続関係をさらに分かりやすくするために、図３６、図３７に図３４、図３５におけるメモリセルの断面構造を示している。図３６には図３４におけるａ−ａ’、ｂ−ｂ’の各方向からの断面構造を示している。また図３７は図３４におけるｃ−ｃ’、ｄ−ｄ’、ｅ−ｅ’、ｆ−ｆ’の各方向からの断面構造を示している。
図３６（ａ）は断面ａ−ａ’を示しており、ＴＮ１のドレインがビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介してビット線ＢＬである配線Ｍ２ａに接続されている。同様にＴＮ３のドレインがビアホールＶ０ｆ、配線Ｍ１ｆ、ビアホールＶ１ｅを介して、ビット線ＢＬである配線Ｍ２ａと接続されている。またキャパシタＣ０とキャパシタＣ２がビット線上に、互いに異なる層に形成されている。次に図３６（ｂ）は断面ｂ−ｂ’を示しており、ＴＮ１のソース側から引き出された配線Ｍ１ａがビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａを介し、キャパシタＣ０の下部電極である配線Ｍ３ａと接続される。一方ＴＮ２のソース側から引き出された配線Ｍ１ｄは、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂを介してキャパシタＣ１の下部電極である配線Ｍ３ｂに接続される。
同様にＴＮ３のソース側から引き出された配線Ｍ１ｅがビアホールＶ１ｇ、配線Ｍ２ｅ、ビアホールＶ２ｃ、配線Ｍ３ｃ、ビアホールＶ３ａを介し、キャパシタＣ２の下部電極である配線Ｍ４ａと接続される。一方ＴＮ４のソース側から引き出された配線Ｍ１ｈは、ビアホールＶ１ｈ、配線Ｍ２ｆ、ビアホールＶ２ｄ、配線Ｍ３ｄ、ビアホールＶ３ｂを介してキャパシタＣ３の下部電極である配線Ｍ４ｂに接続される。次に図３７（ａ）は断面ｃ−ｃ’を示しており、ＴＮ１のソースが、ビアホールＶ０ａから引き出された配線Ｍ１ａ、ビアホールＶ１ｃ、配線Ｍ２ｃ、ビアホールＶ２ａを介し、キャパシタＣ０の下部電極である配線Ｍ３ａと接続される。またＴＮ２のドレイン側はビアホールＶ０ｃ、配線Ｍ１ｃ、ビアホールＶ１ｂを介してビット線／ＢＬである配線Ｍ２ｂに接続される。次に図３７（ｂ）は断面ｄ−ｄ’を示しており、ＴＮ２のソースが、ビアホールＶ０ｄから引き出された配線Ｍ１ｄ、ビアホールＶ１ｄ、配線Ｍ２ｄ、ビアホールＶ２ｂを介し、キャパシタＣ１の下部電極である配線Ｍ３ｂに接続される。またＴＮ１のドレイン側はビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ａを介してビット線ＢＬである配線Ｍ２ａに接続される。次に図３７（ｃ）は断面ｅ−ｅ’を示しており、ＴＮ３のソースが、ビアホールＶ０ｅから引き出された配線Ｍ１ｅ、ビアホールＶ１ｇ、配線Ｍ２ｅ、ビアホールＶ２ｃ、配線Ｍ３ｃ、ビアホールＶ３ａを介し、キャパシタＣ２の下部電極である配線Ｍ４ａと接続される。またＴＮ４のドレイン側はビアホールＶ０ｇ、配線Ｍ１ｇ、ビアホールＶ１ｆを介してビット線／ＢＬである配線Ｍ２ｂに接続される。最後に図３７（ｄ）は断面ｆ−ｆ’を示しており、ＴＮ４のソースが、ビアホールＶ０ｈから引き出された配線Ｍ１ｈ、ビアホールＶ１ｈ、配線Ｍ２ｆ、ビアホールＶ２ｄ、配線Ｍ３ｄ、ビアホールＶ３ｂを介し、キャパシタＣ３の下部電極である配線Ｍ４ｂに接続される。またＴＮ３のドレイン側はビアホールＶ０ｆ、配線Ｍ１ｆ、ビアホールＶ１ｅを介してビット線ＢＬである配線Ｍ２ａに接続される。
以上図３４から図３７の説明で分かるように、本実施ではメモリセルＭＣ０において、配線層Ｍ３とビアホールＶ３の層を利用してキャパシタＣ０、Ｃ１を形成する。その際、隣接するメモリセルＭＣ１の上部も利用してキャパシタＣ０、Ｃ１の有効面積を十分に大きくとる。同様に、メモリセルＭＣ１は配線層Ｍ４とビアホールＶ４の層を利用してキャパシタＣ２、Ｃ３を形成し、隣接するメモリセルＭＣ０の上部を利用してキャパシタＣ２、Ｃ３の有効面積を十分に大きくとる。このようにすることで、より大きなセル容量を確保でき低電圧動作が実現できる。また二つのメモリセルの領域を利用して、複数のキャパシタを多重化して配置することで、メモリセルの面積を増加させることなく、高集積なメモリが実現できる。なお、もちろん本実施のようにビット線方向に隣接するメモリセルを用いてキャパシタを形成しても良いし、ワード線方向に隣接するメモリセルを利用してキャパシタを多重化して配置してもよい。さらに、図２６に示す構造と本構造を組合せて、より大きなセル容量を確保してもよい。このように、本発明のメモリセルのレイアウト方法やキャパシタ形成方法等は、前述の実施例と同様に、その主旨を逸脱しない範囲で様々な変更が可能であることもいうまでもない。
＜第５の実施例＞
前述の実施例では、図２に示すように同一の層にＭＩＭキャパシタを形成する場合について説明したが、用途によってキャパシタに対する要求スペックが大きく異なる場合がある。例えば、メモリセルには比較的大きな単位容量値が必要であるが、一方アナログでは容量値よりも電圧依存性が小さいことが優先される場合がある。このような場合図３８に説明するように、必要に応じてＭＩＭキャパシタの絶縁膜の膜厚を変えることも可能である。すなわち、メモリ部ＭＥＭに利用されるキャパシタの絶縁膜を薄くして、単位容量値を大きくとり、アナログ部ＡＮＡＬＯＧでは電圧依存性を低く抑える目的で、ＭＩＭキャパシタの膜厚を厚くすればよい。このとき膜厚の異なる絶縁膜を同一の層、例えばビアホールＶ３の層に形成すると製造プロセスが複雑になり、信頼性や歩留まりが低下する場合がある。その場合は、図３８のように膜厚の異なるＭＩＭキャパシタを異なる層に形成すればよい。このようにすれば、同一の電極材料、構造で異なる膜厚のＭＩＭキャパシタを信頼性、歩留まりを落とすことなく実現することが可能となる。例えばメモリ用のキャパシタとして、下部電極は配線層Ｍ３、ビアホールＶ３の層に膜厚の薄い絶縁膜および上部電極を形成し、アナログ用のキャパシタとして、下部電極は配線層Ｍ５、ビアホールＶ５の層に膜厚の厚い絶縁膜および上部電極を形成することも可能である。アナログ用のキャパシタ電極を形成する配線層と半導体基板表面との間にメモリセル用のキャパシタ電極を形成する配線層を設けているのは、アナログ回路ではキャパシタの対基板容量を小さくすることが要求されることが多いためである。尚、図においてはロジック部を開示していないが、ロジック回路内の配線は少なくともアナログ回路とメモリセル内のキャパシタ下部電極を形成している配線層を用いている。
＜第６の実施例＞
これまでの実施例では、２Ｔ１Ｃセルもしくは２Ｔ２Ｃセルでメモリを実現する場合について説明した。前述したように、本発明によれば、ＭＩＭ構造のキャパシタをトランジスタの上方に配置し、さらに拡散層とキャパシタとの接続を工夫するなどにより、２つのトランジスタを使いながら、セル面積を小さくすることが可能である。しかしアプリケーションによっては、チップに搭載するメモリ容量をより多く要求する場合がある。そのような場合には、１Ｔ１Ｃセルに対して先の実施例の構造を適用して、より高集積なメモリを実現することも可能である。その場合でも、これまで述べた実施例と同じようにキャパシタにＭＩＭ構造を利用した上で片方の電極として論理部分の配線を使うことによって、論理プロセスに対するオーバヘッドが少なくなるのでプロセスコストの低減が可能である。また、同様の構造のキャパシタをアナログ回路として利用する等も可能なためアナログ回路を搭載する場合にも適している。ただし、前述のように１Ｔ１Ｃセルは、２Ｔセルに較べて信号量が小さい。このため、場合によっては供給電圧を高めに設定する必要が生じる。電圧を上げると、消費電力の点で不利となるので用途によっては望ましくない場合がある。そのような場合には、以下に示す実施例のように、２Ｔセルと１Ｔ１Ｃセルとを組み合わせることにより、高集積で低消費電力なメモリを実現することができる。
図３９から図４１を用いて具体的な実施例を説明する。本実施例のポイントは、１Ｔ１Ｃセルで構成したメモリに、２Ｔ１Ｃセルもしくは２Ｔ２Ｃセルで構成された小さい記憶容量のメモリをキャッシュとして付加することである。２種類のメモリは単一の半導体チップに形成される。これにより、集積度は１Ｔ１Ｃセルに近い高集積性を実現しつつ、消費電力は、より低電圧で動作可能な２Ｔセル並の性能が実現できる。
図３９においてキャッシュダイナミックメモリＣＤＲＡＭ（以下ＣＤＲＡＭと記す）は、キャッシュメモリＣＡＣＨＥに２Ｔセルを用いて、例えば０．９Ｖの低電圧で動作させる。またメインメモリＭＡＩＮに１Ｔ１Ｃセルを利用する。このとき１Ｔ１Ｃセルのキャパシタは、２Ｔセルと同じくＭＩＭキャパシタを用いて実現すれば前述のようにコストの上昇を招かずに高集積にできるが、セル面積の点で許容されるならば、ＭＯＳキャパシタを利用したいわゆるプレーナ型の１Ｔ１Ｃセルを利用しても良いし、プロセスコストの点で許容されるなら立体セルを利用しても良いことはもちろんである。メインメモリＭＡＩＮは、その動作に必要な電圧、例えば１．５Ｖで動作させる。用途にもよるが一般にキャッシュメモリでは、数十キロバイトといった小さい記憶容量で９０％程度のヒット率を実現できる。このため、本実施例のようにキャッシュメモリＣＡＣＨＥを低電圧化すればメモリ全体の低消費電力化が可能となる。一般のキャッシュと同様に速度の点でも、小容量のキャッシュの速度が支配的になるので本実施例でも速度の向上効果も期待できることはもちろんである。一方、容量の大半を占めるメインメモリは、面積の小さな１Ｔ１Ｃセルで構成されているので全体の面積を小さくできる。言いかえると同じ面積でより大きな記憶容量のメモリを搭載できる。このように本実施例によれば、双方のセルの特徴を有したメモリが実現できる。
次にＣＤＲＡＭの制御方法について図３９に示した実施例を用いて説明する。キャッシュメモリＣＡＣＨＥはタグメモリＴＡＧＭＥＭとデータメモリＤＡＴＡＭＥＭから構成される。タグメモリＴＡＧＭＥＭは、上位アドレスＡＤＤ［１６：１０］を格納する複数のタグアドレスＴＡＧと、格納されているタグアドレスＴＡＧに対応するデータが有効か無効であるかを示す複数のバリッドビットＶ、さらに対応するデータが書き換えられたことを示す複数のダーティビットＤから構成される。データメモリＤＡＴＡＭＥＭは、タグアドレスＴＡＧに対応するブロックを複数有し、それぞれのブロックは複数のラインデータＤＡＴＡ３〜ＤＡＴＡ０を有する。
外部からはクロックＣＬＫ、外部アドレスＥＡＤＤＲ［１６：０］、外部データＥＤＡＴＡ［６３：０］、アドレスストローブ信号ＡＤＳ＃、ライトイネーブル信号ＷＥ＃がＣＤＲＡＭに入力される。入力された外部アドレスＥＡＤＤＲ［１６：０］は、アドレスバッファＡＤＤ  ＢＵＦＦに入力される。ここで中位アドレスＡＤＤ［９：２］はエントリであり、キャッシュメモリＣＡＣＨＥにおいてアクセス対象のキャッシュラインを選択する。選択されたキャッシュラインのタグアドレスＴＡＧに格納されていたアドレスは、タグアドレスバスＴＡＤＤを経由して比較器ＣＭＰに入力される。比較器ＣＭＰは、上位アドレスＡＤＤ［１６：１０］とタグアドレスＴＡＧを比較し、両アドレスが同一の時はヒット信号ＨＩＴをアサートする。バリッドビットＶが有効で、キャッシュコントローラＣＡＣＨＥＣＴＬがキャッシュヒットであることを検知すると、キャッシュライトイネーブル信号ＣＷＥをアサートしてデータメモリＤＡＴＡＭＥＭから所望のデータをリードし、そのデータは入出力バッファＩ／Ｏ  ＢＵＦＦを経由してデータリクエストマスタに転送される。ライト時はデータメモリＤＡＴＡＭＥＭに外部入力データをライトする。またキャッシュミス時はヒット信号ＨＩＴをネゲートし、アドレスデコーダＡＤＤＤＥＣによってメモリリクエストバスのうち一本のＭＲＱがアサートされて、リード時には所望のデータがメインメモリＭＡＩＮからリードされ、ライト時にはメインメモリＭＡＩＮへ所望のデータがライトされる。
以上のようにしてＣＤＲＡＭを制御する。なお２Ｔ１Ｃセルや２Ｔ２Ｃセルはダイナミック型のメモリなのでキャッシュメモリＣＡＣＨＥはリフレッシュ動作が必要となる。したがって外部からのアクセスが、キャッシュメモリＣＡＣＨＥのリフレッシュ動作によって遅延され、ＣＤＲＡＭのレイテンシが見かけ上大きくなり使い勝手が悪くなってしまう。このようなときは、あらかじめキャッシュメモリＣＡＣＨＥのレイテンシを大きく設定することもできる。また、キャッシュメモリＣＡＣＨＥにミスした場合は、メインメモリＭＡＩＮアクセスするため、ヒットとミスでレイテンシが異なるときがある。この場合も上記と同様にヒットミスにかかわらず、一定のレイテンシとなるようにＣＤＲＡＭを制御すればよいことはいうまでもない。
図４０から図４１は図３９のメインメモリＭＡＩＮに用いられるメモリセルＭＣの構成を示す。メモリセルはＭＩＭキャパシタを用いた１Ｔ１Ｃセルであり、図４０（ａ）は回路図を示し、図４０（ｂ）、（ｃ）、（ｄ）、（ｅ）はレイアウト、図４１は図４０の１Ｔ１Ｃセルの形成方法を示す断面図である。
図４０（ａ）において、１Ｔ１ＣセルはＴＮ１、キャパシタＣ０から構成され、サブワード線ＳＷＬ、ビット線ＢＬ、／ＢＬに接続される。またＳＮ１は蓄積ノード、ＶＰＬＴはプレート電極である。なお、動作波形はＶＤＤ／２方式等の良く知られている一般的な手法が適用でき、ここでは詳細な説明を省略する。
次に、ＭＩＭキャパシタを利用して図４０（ａ）のメモリセルを高集積かつ低コストで実現するための構造について説明する。図４０（ｂ）において、ＴＮ１のソースは、ビアホールＶ０ｂ、配線Ｍ１ｂ、ビアホールＶ１ｂ、配線Ｍ２ｃ、ビアホールＶ２ａを介してキャパシタＣ０の下部電極である配線Ｍ３ａに接続される。またドレインは、ビアホールＶ０ａ、配線Ｍ１ａ、ビアホールＶ１ａを介してビット線ＢＬである配線Ｍ２ａと接続される。また、プレートＰＬＴに相当する上部電極は、共用の電極としてＰ０層で形成される。
図４０（ｃ）から（ｅ）は、図４０（ｂ）のレイアウト構造を分かりやすいようにいくつかの層ごとに分けて示したものであり、（ｃ）はビアホールＶ０以下の主な層、（ｄ）は配線層Ｍ１から配線層Ｍ２までの主な層、（ｅ）はビアホールＶ２から上の主な層を示している。
図４０（ｃ）に示すように、ＴＮ１のドレイン側にはビアホールＶ０ａ、ソース側にはビアホールＶ０ｂを形成する。また図４０（ｄ）に示したように、配線Ｍ１ｂはビアホールＶ０ｂ上からビット線ＢＬ、／ＢＬの中間まで形成され、ビアホールＶ１ｂを通じて配線Ｍ２ｃに接続される。一方ドレイン側のビアホールＶ０ａ上には、配線Ｍ１ａ、ビアホールＶ１ａが形成されビット線ＢＬである配線Ｍ２ａと接続される。また配線Ｍ２ｂはビット線／ＢＬを示している。さらに図４０（ｃ）のように、形成した配線Ｍ２ｃはビアホールＶ２ａを通じてキャパシタＣ０の下部電極である配線Ｍ３ａと接続される。このように本実施例では、ＭＩＭキャパシタを用いて１Ｔ１Ｃセルを構成する。キャパシタはビット線や拡散層の上方に形成されるので、メモリセルの面積を小さくできる。また、キャパシタが平面構造であり、一方の電極に配線層を用いているためプロセスコストが低減できる。また、上部電極Ｐ０は他のメモリセルと共用化でき、メモリセルの構造が単純になり、作りやすいというメリットがある。
続いて、上記で説明した接続関係をさらに分かりやすくするために、図４１に図４０におけるメモリセルの断面構造を示した。図４１は図４０（ｂ）におけるａ−ａ’、ｂ−ｂ’、ｃ−ｃ’の各方向からの断面構造を示している。
図４１（ａ）は断面ａ−ａ’を示しており、ＴＮ１のソース側から引き出された配線Ｍ１ｂが、ビアホールＶ１ｂ、配線Ｍ２ｃ、ビアホールＶ２ａを介してキャパシタＣ０の下部電極であるＭ３ａと接続される。図４１（ｂ）は断面ｂ−ｂ’を示しており、ＴＮ１のドレインがビアホールＶ０ａ、配線Ｍ１ａ、ビアホールＶ１ａを介してビット線ＢＬである配線Ｍ２ａと接続される。最後に図４１（ｃ）は断面ｃ−ｃ’を示しており、ＴＮ１のソースがビアホールＶ０ｂから引き出された配線Ｍ１ｂ、ビアホールＶ１ｂ、配線Ｍ２ｃ、ビアホールＶ２ａを介してキャパシタＣ０の下部電極である配線Ｍ３ａと接続される。
以上、図３９から図４１の実施例によれば、ＭＩＭキャパシタを利用して１Ｔ１Ｃセルを形成する。１Ｔ１ＣセルをメインメモリＭＡＩＮに用いることで、ＣＤＲＡＭを高集積化できる。さらに２Ｔセルを用いてキャッシュメモリＣＡＣＨＥを構成して低電圧動作させることで、ＣＤＲＡＭの低消費電力化が可能となる。すなわち、１Ｔセルと２Ｔセルを組み合わせることによって、低消費電力かつ高集積という特徴をもつメモリを実現できる。
なお本実施例ではキャッシュメモリＣＡＣＨＥの制御方法としてダイレクトマップを説明したが、本発明はこれに限定されるものではなく、その主旨を逸脱しない範囲で種々の変更が可能である。例えば、キャッシュメモリＣＡＣＨＥの制御方式としてはセットアソシアティブ方式、フルアソシアティブ方式を用いてもよいし、ライト方式としてライトバック方式、ライトスルー方式や、ライトアロケート方式、ノーライトアロケート方式のいずれの手法を用いてもよい。キャッシュメモリＣＡＣＨＥのデータ置換としては一般的なＬＲＵ（Ｌｅａｓｔ  Ｒｅｃｅｎｔｌｙ  Ｕｓｅｄ）アルゴリズムを用いて実現しても良い。もちろんキャッシュメモリＣＡＣＨＥの容量やウェイ数、メインメモリＭＡＩＮの容量も様々な変更が可能である。また前述したように１Ｔ１Ｃセルに利用するＭＩＭキャパシタは、２Ｔセルのキャパシタと同じ層で形成することが可能であり、また２Ｔセルの実施例と同様にアナログ部ＡＮＡＬＯＧやロジック部ＬＯＧＩＣの配線とキャパシタ形成の工程を共通化できるので、プロセスコスト低減が可能である。さらにキャパシタ電極からのコンタクトの取り出し方や、ＭＩＭキャパシタを多重化する、絶縁膜の膜厚を変える、アナログ部ＡＮＡＬＯＧとメモリ部ＭＥＭでＭＩＭキャパシタを異なる層に形成する等の変更も前述の実施例と同様に可能であることは言うまでもない。
以上、本発明の主な効果は以下の通りである。第１に、片方の電極が配線層によって構成される、ＭＩＭキャパシタによりメモリセルを形成することで、キャパシタを利用したメモリを低コストで実現できる。第２に、高誘電体材料を用いてキャパシタを形成し、ビット線上に配置するＣＯＢ構造とすることで、セル面積を低減でき、高集積なメモリが実現できる。第３に、２Ｔ１Ｃもしくは２Ｔ２Ｃセルを利用すれば読み出し信号量が大きく確保できるので、低電圧動作が可能なメモリが実現できる。第４に、２Ｔセルと１Ｔセルを組み合わせて利用することで、低消費電力かつ高集積なメモリが実現できる。第５に、ロジックやアナログ、メモリなどにおけるＭＩＭキャパシタ形成のプロセスを共通化することで、信頼性が高く低コストな半導体集積回路が実現できる。
産業上の利用可能性
本発明は、情報処理装置、特にパーソナルコンピュータ装置を代表とするコンピュータ装置に適用することができる。この情報処理装置は、汎用性を持つものであってもいいし、制御装置の一部として組み込まれたものであっても良い。
【図面の簡単な説明】
図１は本発明の第１の実施例を示す図である。図２は図１の実施例における半導体集積回路の断面図である。図３は第１の実施例における半導体記憶装置を示す図である。図４は第１の実施例におけるメモリセルの回路図と動作波形を示す波形図である。図５は第１の実施例におけるメモリセルのレイアウトを示す図である。図６は図５におけるレイアウト図を層毎に分類して示した図である。図７は図５におけるメモリセルの断面図である。図８は図４におけるメモリセルのレイアウトを示す第１の変形例である。図９は図８におけるレイアウト図を層毎に分類して示した図である。図１０は図８におけるメモリセルの断面図である。図１１は図４におけるメモリセルのレイアウトを示す第２の変形例である。図１２は図１１におけるレイアウト図を層毎に分類して示した図である。図１３は図１１におけるメモリセルの断面図である。図１４は図４におけるメモリセルのレイアウトを示す第３の変形例である。図１５は図１４におけるレイアウト図を層毎に分類して示した図である。図１６は図１４におけるメモリセルの断面図である。図１７は図１４におけるメモリセルの断面図である。図１８は図３のメモリセルの回路図と動作波形を示す第３の実施例である。図１９は図１８におけるメモリセルのレイアウトを示す図である。図２０は図１９におけるレイアウト図を層毎に分類して示した図である。図２１は図１９におけるメモリセルの断面図である。図２２は図４のメモリセルのレイアウトを示す変形例である。図２３は図２２におけるレイアウト図を層毎に分類して示した図である。図２４は図２３におけるメモリセルの断面図である。図２５は図２３におけるメモリセルの断面図である。図２６は図１８のメモリセルのレイアウトを示す変形例である。図２７は図２６におけるレイアウト図を層毎に分類して示した図である。図２８は図２６におけるメモリセルの断面図である。図２９は図１８のメモリセルのレイアウトを示す変形例である。図３０は図２９におけるレイアウト図を層毎に分類して示した図である。図３１は図２９におけるレイアウト図を層毎に分類して示した図である。図３２は図２９におけるメモリセルの断面図である。図３３は図２９におけるメモリセルの断面図である。図３４は図１８におけるメモリセルのレイアウトを示す変形例である。図３５は図３４におけるレイアウト図を層毎に分類して示した図である。図３６は図３４におけるメモリセルの断面図である。図３７は図３４におけるメモリセルの断面図である。図３８は図２のアナログ部とメモリ部におけるキャパシタの断面図の変形例である。図３９は構成の異なるメモリセルから構成した半導体記憶装置を示す第６の実施例である。図４０は図３９における１Ｔ１Ｃのメモリセルの回路図およびレイアウトを示した図である。図４１は図４０におけるメモリセルの断面図である。
【図１】
2003052829.tif 000003
【図２】
2003052829.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2003052829.tif 000009
【図８】
2003052829.tif 000010
【図９】
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【図１０】
2003052829.tif 000012
【図１１】
2003052829.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2003052829.tif 000019
【図１８】
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【図１９】
2003052829.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
2003052829.tif 000037
【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
2003052829.tif 000042
【図４１】
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【手続補正書】
【提出日】平成14年8月9日(2002.8.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のワード線と複数のビット線との交点に配置された複数のＤＲＡＭメモリセルと、
ロジック回路とを具備し、
前記ＤＲＡＭメモリセルは、第１金属電極と第１金属配線層に形成された第２金属電極と前記第１と第２金属電極との間に設けられた第１誘電体膜を有するキャパシタと、第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを具備し、
前記複数のワード線の内、第１ワード線に前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴのゲートは接続され、
前記複数のビット線の内、第１ビット線に前記第１ＭＩＳＦＥＴのソース・ドレイン経路が接続され、第２ビット線に前記第２ＭＩＳＦＥＴのソース・ドレイン経路がそれぞれ接続され、
前記キャパシタは前記第１ＭＩＳＦＥＴのソース・ドレイン経路と第２ＭＩＳＦＥＴのソース・ドレイン経路との間に接続され、
前記ロジック回路は前記第１金属配線層に形成された配線を用いることを特徴とする半導体装置。
【請求項２】
請求の範囲第１項において、
前記第１金属配線層は前記第１金属電極と半導体基板の表面との間に形成されることを特徴とする半導体装置。
【請求項３】
削除
【請求項４】
請求の範囲第１項において、
前記ロジック回路は第１導電型の第３ＭＩＳＦＥＴと第２導電型の第４ＭＩＳＦＥＴのゲート同士、ドレイン同士が接続された第１回路を複数具備し、
前記第１回路の前記第３と第４ＭＩＳＦＥＴのソース・ドレイン領域は一部シリサイド化されていることを特徴とする半導体装置。
【請求項５】
請求の範囲第４項において、
前記第３と第４ＭＩＳＦＥＴのソース・ドレイン領域を形成する半導体領域の表面をシリサイド化する工程において、前記第１ＭＩＳＦＥＴソース・ドレイン領域を形成する半導体領域はマスクで覆われていることを特徴とする半導体装置。
【請求項６】
請求の範囲第１項において、
前記第１金属配線層は銅を含むことを特徴とする半導体装置。
【請求項７】
請求の範囲第１項において、
前記ロジック回路はＣＭＯＳ回路により構成される積和回路を有することを特徴とする半導体装置。
【請求項８】
請求の範囲第１項において、
前記ロジック回路は中央演算処理装置を有することを特徴とする半導体装置。
【請求項９】
請求の範囲第１項において、
前記複数のビット線は前記第１金属配線層と半導体基板表面との間に形成された金属配線層に形成されていることを特徴とする半導体装置。
【請求項１０】
請求の範囲第１項において、
前記第１金属配線層は前記半導体装置に形成される複数の金属配線層のうち半導体基板表面から３層目以上の金属配線層を用いることを特徴とすることを特徴とする半導体装置。
【請求項１１】
請求の範囲第１０項の半導体装置は、
キャパシタを具備するアナログ回路とをさらに具備し、
前記アナログ回路内の前記キャパシタを形成する金属電極はロジック回路内の配線に用いられる第２金属配線層内の配線で形成され、
前記第２金属配線層と半導体基板表面との間に前記第１金属配線層が形成されていることを特徴とする半導体装置。
【請求項１２】
請求の範囲第１項の半導体装置は、
第３金属電極と第４金属電極と前記第３と第４金属電極との間の第２誘電体膜とを有するキャパシタを具備するアナログ回路とをさらに具備し、
前記アナログ回路内の前記第２誘電体膜は前記ＤＲＡＭメモリセル内の前記第１誘電体膜と同じ層に形成され、
前記アナログ回路内の前記第３金属電極は前記第１金属配線層に形成されることを特徴とする半導体装置。
【請求項１３】
複数のワード線と、
複数のビット線対と、
前記複数のワード線のそれぞれにゲートが接続され、前記複数のビット線対の一方のそれぞれにソース・ドレイン経路が接続された第１ＭＩＳＦＥＴと、前記複数のフード線のそれぞれにゲートが接続され、前記複数のビット線対の他方のそれぞれにソース・ドレイン経路が接続された第２ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴのソース・ドレイン経路と第２ＭＩＳＦＥＴのソース・ドレイン経路との間に接続されたキャパシタとを有する複数の第１メモリセルと、
ロジック回路とを有し、
前記ビット線対間の電位差は１Ｖ以下で駆動され、
前記ロジック回路に供給される動作電位は前記ビット線対に供給される最大電位と等しいことを特徴とする半導体装置。
【請求項１４】
請求の範囲第１３項の半導体装置は、
前記ビット線対をプリチャージする回路と、
前記ビット線対間に接続されたＣＭＯＳ型のセンスアンプとをさらに有し、
前記ビット線対増幅後の前記ビット線対間の電位差は第１電位と前記第１電位より低い第２電位との差であり、前記プリチャージ回路は前記ビット線対を前記第１電位又は前記第２電位とすることを特徴とする半導体装置。
【請求項１５】
第１と第２半導体領域と第１ゲート絶縁膜と第１ゲート電極とを有する第１ＭＩＳＦＥＴと、
第３と第４半導体領域と第２ゲート絶縁膜と第２ゲート電極とを有する第２ＭＩＳＦＥＴと、
前記第１半導体領域と接続され、第１方向に延在する第１ビット線と、
前記第３半導体領域と接続され、前記第１方向に延在する第２ビット線と、
前記第２半導体領域と接続された第１電極と、
前記第４半導体領域と接続された第２電極と、
前記第１電極と前記第２電極との間に設けられた第１誘電体膜とを有する複数のメモリセルを具備し、
第１ゲート電極と第２ゲート電極は第２方向に延在するゲート層により接続され、
前記第１半導体領域と前記第３半導体領域との間に前記ゲート層は配置され、
前記第１ビット線と前記第２ビット線間の間隔は前記第１半導体領域と第４半導体領域との最短距離と前記第１と第４半導体領域の第２方向の長さの和よりも小さいことを特徴とする半導体装置。
【請求項１６】
請求の範囲第１５項において、
前記第１電極と第２電極とは、前記第１と第２ビット線が形成された金属配線層より上層の金属配線層に形成されていることを特徴とする半導体装置。
【請求項１７】
請求の範囲第１６項の半導体装置は、
第３電極と第２誘電体膜とをさらに有し、
前記第３電極と前記第１電極との間に前記第１誘電体膜が設けられ、
前記第３電極と前記第２電極との間に前記第２誘電体膜が設けられていることを特徴とする半導体装置。
【請求項１８】
請求の範囲第１６項において、
前記第１誘電体膜は隣接するメモリセルのゲート層の上層を横たわることを特徴とする半導体装置。
【請求項１９】
第１と第２半導体領域と第１ゲート絶縁膜と第１ゲート電極とを有する第１ＭＩＳＦＥＴと、
第３と第４半導体領域と第２ゲート絶縁膜と第２ゲート電極とを有する第２ＭＩＳＦＥＴと、
前記第１半導体領域と接続され、第１方向に延在する第１ビット線と、
前記第３半導体領域と接続され、前記第１方向に延在する第２ビット線と、
前記第２半導体領域と第１コンタクトにより接続された第１金属電極と、
前記第４半導体領域と第２コンタクトにより接続された第２金属電極と、
前記第１金属電極と前記第２金属電極との間に挟まれた誘電体膜とを具備し、
第１ゲート電極と第２ゲート電極は第２方向に延在するゲート層により接続され、
前記第１コンタクトと前記第２コンタクトは前記第１と第４半導体領域との間の素子分離領域の上に形成されていることを特徴とする半導体装置。
【請求項２０】
第１ワード線にゲートが接続され、第１ビット線にソース・ドレイン経路が接続された第１ＭＩＳＦＥＴと、前記第１ワード線にゲートが接続され、第２ビット線にソース・ドレイン経路が接続された第２ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴのソース・ドレイン経路と第２ＭＩＳＦＥＴのソース・ドレイン経路との間に接続された電荷蓄積手段からなる第１メモリセルと、
第２ワード線にゲートが接続され、第３ビット線にソース・ドレイン経路が接続された第３ＭＩＳＦＥＴと、前記第３ＭＩＳＦＥＴのソース・ドレイン経路と接続されたキャパシタからなる第２メモリセルとを有し、
複数の前記第１メモリセルにより構成される第１メモリの記憶容量は複数の前記第２メモリセルにより構成される第２メモリの記憶容量より小さいことを特徴とする半導体装置。
【請求項２１】
削除
【請求項２２】
第１ワード線にゲートが接続され、第１ビット線にソース・ドレイン経路が接続された第１ＭＩＳＦＥＴと、前記第１ワード線にゲートが接続され、第２ビット線にソース・ドレイン経路が接続された第２ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴのソース・ドレイン経路と第２ＭＩＳＦＥＴのソース・ドレイン経路との間に接続された電荷蓄積手段からなる第１メモリセルと、
第２ワード線にゲートが接続され、第３ビット線にソース・ドレイン経路が接続された第３ＭＩＳＦＥＴと、前記第３ＭＩＳＦＥＴのソース・ドレイン経路と接続されたキャパシタからなる第２メモリセルとを有し、
複数の前記第１メモリセルにより構成されるキャッシュメモリに供給される動作電圧は、複数の前記第２メモリセルにより構成されるメインメモリに供給される動作電圧より小さいことを特徴とする半導体装置。
【国際調査報告】
2003052829.tif 000044
2003052829.tif 000045
2003052829.tif 000046
2003052829.tif 000047