【事件の表示】
　特願２００３−５５８９０１「ドーピング源でもあるエッチャントガスを用いてトレンチをエッチングすることで形成されるドープカラムを含む電圧維持領域を有する高電圧電力ＭＯＳＦＥＴ」拒絶査定不服審判事件〔平成１５年　７月１７日国際公開、ＷＯ０３／５８６８２、平成１７年　５月１９日国内公表、特表２００５−５１４７８５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、２００２年１２月３０日（パリ条約による優先権主張外国庁受理２００１年１２月３１日、アメリカ合衆国）を国際出願日とする出願であって、平成２１年１２月２５日付けの拒絶理由通知に対して、平成２２年７月５日に意見書が提出されたが、同年９月１５日付けで拒絶査定がなされ、これに対し、平成２３年１月２１日に審判請求がされた。
　その後当審において、平成２４年２月７日付けで拒絶理由が通知され、同年８月１４日に意見書が提出されたものである。
　
第２　当審の拒絶理由
　当審において平成２４年２月７日付けで通知した拒絶の理由の概要は、本願の請求項１〜３２に係る発明は、本願の優先権主張の日前に頒布された「国際公開第０１／０５９８４８号」（以下「引用例１」という。）、「国際公開第０１／０９５３９８号」に記載された発明及び周知の技術事項に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない、というものである。
　
第３　本願発明
　本願の請求項１〜３２に係る発明は、平成１６年８月５日に提出された国際出願翻訳文提出書の請求の範囲、明細書及び図面の翻訳文の記載からみて、その特許請求の範囲の請求項１〜３２に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載された事項により特定される次のとおりのものである。
「【請求項１】
　電力半導体装置を形成する方法であって、
　Ａ．第１又は第２の導電型の基板を用意する工程と；
　Ｂ．
　　１．前記基板上に前記第１の導電型を有するエピタキシャル層を堆積し、
　　２．前記第２の導電型のドーパント種を有するエッチャントガスで前記エピタキシャル層中に少なくとも１つのトレンチをエッチングし、トレンチの壁を画定する前記エピタキシャル層の部分にドープ表面層を形成し、
　　３．前記ドープ表面層に位置する前記ドーパント種を前記エピタキシャル層中に更に拡散し、前記トレンチに隣接して前記エピタキシャル層にドープエピタキシャル領域を形成し、
　　４．前記トレンチに充填材料を堆積して前記トレンチを実質的に充填する、
工程によって前記基板上に電圧維持領域を形成する工程と；
　Ｃ．接合を間に画成するように前記電圧維持領域上に前記第２の導電型の少なくとも１つの領域を形成する工程と；
を備える方法。」
　
第４　引用例の記載と引用発明
（１）引用例１の記載
　引用例１には、「MOS-GATED DEVICES WITH ALTERNATING ZONES OF CONDUCTIVITY」（発明の名称）に関して、FIG.1〜21とともに、以下の事項が記載されている（下線は当審で付加した。以下同じ。）。
　
（ａ）「The method of trench construction is conventional. However, the timing of the trench construction is optimized by constructing the trenches after the body, well and source are in place and all other major diffusions steps are completed. Then the diffusion of the dopants from the sidewalls can be tightly controlled to generate the proper doping profile and keep the lateral diffusion close to the sidewall.」（第２ページ第２７〜３１行）
　
（「トレンチ構成方法は、従来のものである。しかしながら、ボディ、ウェル及びソースを所定の位置に配置し、他の全ての主要な拡散工程を完成した後に、トレンチを構成することによって、トレンチ構成のタイミングを最適化する。その次に、適切なドーピングプロファイルを形成し、側壁付近に横拡散を保つように、側壁からのドーパントの拡散をしっかりと制御できる。」（審決注：合議体にて翻訳。以下同じ。）
　
（ｂ）「FIGS. 5-20 show a procedure for building a trench MOSFET device 100. First, 
deposit on a highly doped N+ substrate 101 an N-doped epitaxial layer 102
a blanket P-well implant 90 is performed, thereby creating a P-well 103
A heating step increase the depth of the P-well and activates the P dopants
 
　　
An N+ source 106 is formed
A P+ body implant is performed
 an interlevel dielectric layer 111 is
deposited over the surface of the substrate
　
　　The interlevel dielectric material 111 is typically borophosphosilicate glass (BPSG) or phosphosilicate glass (PSG). A trench etch photomask 126 is formed over the interlevel dielectric 111. The extended well trenches 152, 153 are formed in the regions not covered by the mask 126. Those skilled in the art understand that the drawing shows only half of the left and right trenches 152, 152. After exposure to a light source, the photoresist is heated. Exposed photoresist becomes hard and unexposed photoresist remains soft. The latter is readily removed by conventional solvents. The remaining photoresist forms a trench mask that defines trench openings 152, 153. 
A 
dry silicon etch is performed to create the trenches 152,153
a
P-type dopant is introduced into the sidewalls of the trench to form extended well regions 432,434
A heating step is used to activate the dopant and place it in a region surrounding the trenches
After the dopant is in place, the trench is filled with a
insulator
sidewall dopants 432, 434
 
　　Although 
the extended P zones 432, 434
It is preferred to form the zones at the end of the process
 
　　
The fill dielectric layer 430 is next patterned with a contact defining photomask 129
The exposed portions of the fill dielectric layer and the interlevel dielectric are etched to expose the contact regions including the N+ source and the P+ body
MOS gated devices
insulated gate bipolar transistors (IGBT)
 
　　This disclosure describes variety of MOS gated devices constructed with alternating conductivity type lower zones. These zones are used for depleting charge when blocking voltage is applied. When alternating zones are incorporated in the devices they allow use of a much higher conductivity material for drain construction, which in turn reduces device on-resistance and improves their efficiency. The method of creation of these new innovative structures with very small sizes (cell pitches) is also proposed.」（第３ページ第３２行〜第５ページ第２９行）
　
（「図５〜図２０は、トレンチMOSFETデバイス１００の組立手順を示す。最初に、
高ドープされたＮ＋基板１０１上に
Ｎドープエピタキシャル層１０２を堆積
次に、ブランケットＰウェル打ち込み９０を行い、それによってＰウェル１０３を形成
加熱工程で、Ｐウェル１０３の深さを増加させ、Ｐドーパントを活性化
　
　フォトレジストのソースマスク１２３で、
Ｎ＋ソース１０６を形成する
Ｐ＋ボディ打ち込みを行う
　
　中間誘電体材料１１１は、通常、ホウ素リンケイ酸ガラス（ＢＰＳＧ）あるいはリンケイ酸ガラス（ＰＳＧ）である。トレンチエッチングフォトマスク１２６を中間誘電体１１１の上方に形成する。延長ウェルトレンチ１５２、１５３を、マスク１２６で覆われていない領域に形成する。当業者であれば、図は、左右のトレンチ１５２、１５２の半分のみを示すことを理解する。光源に露出後、フォトレジストを加熱する。露出したフォトレジストは硬化し、非露出フォトレジストは軟らかいままである。後者は容易に従来の溶剤で除去される。残りのフォトレジストは、トレンチ開口１５２、１５３を形成するトレンチマスクを形成する。適当なウェット又は
ドライのシリコンエッチングを行い、トレンチ１５２、１５３を形成する
Ｐ型ドーパントをトレンチの側壁内へ導入し、延長ウェル領域４３２、４３４を形成
加熱工程が、ドーパントを活性化し、トレンチを囲む領域にそれを配置するために用いられる
ドーパントを所定の位置に配置した後
絶縁体でトレンチを充填
側壁ドーパント４３２、４３４
　
　
延長Ｐゾーン４３２、４３４
プロセスの終りにこれらのゾーンを形成するのが好ましい
　
　
次に、充填誘電体層４３０は、接触部を規定するフォトマスク１２９を用いてパターン化される
充填誘電体層と中間誘電体層の露出部をエッチングして、Ｎ＋ソースとＰ＋ボディを含む接触領域を露出させる
絶縁ゲートバイポーラトランジスタ（IGBT）
MOSゲートデバイス
　
　本開示は、交互の導電型の下方のゾーンを有する様々なMOSゲートデバイスを説明する。これらのゾーンは、阻止電圧を印加するとき、電荷を空乏化するために使用する。交互のゾーンをデバイスに組み込むと、それらによって、ドレインの構成のためにずっと高い導電性の材料の使用が可能となり、それによって、デバイスのオン抵抗が減少し、効率が改善する。非常に小型（セルピッチ）でこれらの新しい革新的な構造の形成方法もまた提案される。」）
　
（２）引用発明
　以上をまとめると、引用例１には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「MOSゲートデバイスを形成する方法であって、
　高ドープされたＮ＋基板１０１上に、Ｎドープエピタキシャル層１０２を堆積し、
　次に、ブランケットＰウェル打ち込み９０を行い、それによってＰウェル１０３を形成し、
　加熱工程で、Ｐウェル１０３の深さを増加させ、Ｐドーパントを活性化し、
　Ｎ＋ソース１０６を形成し、
　Ｐ＋ボディ打ち込みを行い、
　中間誘電体層１１１を基板の表面上に堆積し、
　ドライのシリコンエッチングを行い、トレンチ１５２、１５３を形成し、
　Ｐ型ドーパントをトレンチの側壁内へ導入し、延長ウェル領域４３２、４３４を形成し、
　加熱工程で、ドーパントを活性化し、トレンチを囲む領域に配置し、
　ドーパントを所定の位置に配置した後、充填誘電体層４３０でトレンチを充填し、
　次に、充填誘電体層４３０を、接触部を規定するフォトマスク１２９を用いてパターン化し、充填誘電体層と中間誘電体層の露出部をエッチングして、Ｎ＋ソースとＰ＋ボディを含む接触領域を露出させる
ことを備える方法。」
　
第５　対比
　本願発明と引用発明とを対比する。
（ア）引用発明の「MOSゲートデバイス」、及び「延長ウェル領域４３２、４３４」は、それぞれ本願発明の「電力半導体装置」、及び「ドープ表面層」に相当する。
　
（イ）引用発明は、「高ドープされたＮ＋基板１０１上に、Ｎドープエピタキシャル層１０２を堆積」するものであり、 引用発明の「高ドープされたＮ＋基板１０１」、「Ｎドープエピタキシャル層１０２」は、それぞれ本願発明の「『第１』の『導電型の基板』」、「前記第１の導電型を有するエピタキシャル層」に相当する。
　したがって、本願発明と引用発明とは、「第１又は第２の導電型の基板を用意する工程」と；「前記基板上に前記第１の導電型を有するエピタキシャル層を堆積」する工程を備える点で一致する。
　
（ウ）引用発明は、「ドライのシリコンエッチングを行い、トレンチ１５２、１５３を形成」するものであるから、FIG.15も参照すると、本願発明と引用発明とは、「前記エピタキシャル層中に少なくとも１つのトレンチをドライエッチング」する工程を備える点で一致する。
　
（エ）引用発明は、「Ｐ型ドーパントをトレンチの側壁内へ導入し、延長ウェル領域４３２、４３４を形成」するものであり、上記摘記事項及びFIG.16等の記載等から「延長ウェル領域４３２、４３４」は、「トレンチ」の側壁表面のドーパントのことでもあるから、本願発明の「ドープ表面層」に相当するといえるとともに、FIG.15及びFIG.16を参照すると、引用例において、「Ｎドープエピタキシャル層１０２の部分」に「延長ウェル領域４３２、４３４」を形成することは明らかである。
　したがって、本願発明と引用発明とは、「トレンチの壁を画定する前記エピタキシャル層の部分にドープ表面層を形成」する工程を備える点で一致する。
　
（オ）引用発明では、「Ｐ型ドーパントをトレンチの側壁内へ導入し、延長ウェル領域４３２、４３４を形成し、　加熱工程で、ドーパントを活性化し、トレンチを囲む領域に配置し、　ドーパントを所定の位置に配置」しているから、当該「加熱工程」は、「延長ウェル領域４３２、４３４」に位置する「Ｐ型ドーパント」を「所定の位置に配置」する工程であるといえることは明らかである。
　また、半導体装置の製造方法において、ドーパントを含む半導体領域を形成し、加熱工程を行うと、通常、ドーパントは更に拡散しドープ領域を形成することは技術常識であることも勘案すると、引用発明の「加熱工程で、ドーパントを活性化し、トレンチを囲む領域に配置」する工程も、「延長ウェル領域４３２、４３４に位置するＰ型ドーパントをＮドープエピタキシャル層１０２中に更に拡散し、トレンチ１５２、１５３に隣接してＮドープエピタキシャル層１０２にドープエピタキシャル領域を形成」する工程に相当するといえる。
　したがって、本願発明と引用発明とは、「前記ドープ表面層に位置する前記ドーパント種を前記エピタキシャル層中に更に拡散し、前記トレンチに隣接して前記エピタキシャル層にドープエピタキシャル領域を形成」する工程を備える点で一致する。
　
（カ）引用発明は、「ドーパントを所定の位置に配置した後、充填誘電体層４３０でトレンチを充填」するものであり、引用発明の「充填誘電体層４３０」は本願発明の「充填材料」に相当する。
　したがって、本願発明と引用発明とは、「前記トレンチに充填材料を堆積して前記トレンチを実質的に充填する」工程を備える点で一致する。
　
（キ）引用発明は、「Ｎ＋基板１０１上に、Ｎドープエピタキシャル層１０２を堆積」し、「Ｐ型ドーパントをトレンチの側壁内へ導入し、延長ウェル領域４３２、４３４を形成」し、「加熱工程で、ドーパントを活性化し、トレンチを囲む領域に配置」し、「ドーパントを所定の位置に配置」した後、「充填誘電体層４３０でトレンチを充填する」ことを備えるから、本願発明の「１．」の「エピタキシャル層」を堆積し、「２．」の「トレンチの壁を確定する前記エピタキシャル層の部分にドープ表面層」を形成し、「３．」の「前記トレンチに隣接して前記エピタキシャル層にドープエピタキシャル領域」を形成し、「４．」の「前記トレンチを実質的に充填する」工程、それぞれに対応する工程を備えるといえる。
　そして、本願の明細書における「電圧維持領域」についての記載箇所の段落【００１３】及び【００１５】を参酌すると、引用発明の上記「『Ｎ＋基板１０１上に、Ｎドープエピタキシャル層１０２を堆積』し『Ｐ型ドーパントをトレンチの側壁内へ導入し、延長ウェル領域４３２、４３４を形成』し、『加熱工程で、ドーパントを活性化し、トレンチを囲む領域に配置』し、『ドーパントを所定の位置に配置』した後、『充填誘電体層４３０』でトレンチを充填する」工程は、本願発明の「前記基板上に電圧維持領域」を形成する工程に対応するといえる。
　したがって、本願発明と引用発明とは、「前記基板上に電圧維持領域」が形成される方法である点で共通している。
　
（ク）引用発明では、「ブランケットＰウェル打ち込み９０を行い、それによってＰウェル１０３を形成し」、「加熱工程で、Ｐウェル１０３の深さを増加させ、Ｐドーパントを活性化し」、「充填誘電体層４３０を、接触部を規定するフォトマスク１２９を用いてパターン化し、充填誘電体層と中間誘電体層の露出部をエッチングして、Ｎ＋ソースとＰ＋ボディを含む接触領域を露出させる」ことを備えるから、引用例１のFIG.6も参酌すると、引用発明の「Ｐウェル１０３」は、「Ｎドープエピタキシャル層１０２」と「接合を間に画成する」ように形成されており、且つFIG.20を参照すると「電圧維持領域上」の領域であることは明らかであるから、当該「Ｐウェル１０３」は、本願発明の「前記電圧維持領域上」の「前記第２の導電型の少なくとも１つの領域」に相当するといえる。
　したがって、本願発明と引用発明とは、「接合を間に画成するように前記第２の導電型の少なくとも１つの領域を形成する工程」を備える点で一致する。
　
（ケ）したがって、本願発明と引用発明との一致点及び相違点は次のとおりである。
＜一致点＞
「電力半導体装置を形成する方法であって、
　第１又は第２の導電型の基板を用意する工程と；
　前記基板上に前記第１の導電型を有するエピタキシャル層を堆積し、
　前記エピタキシャル層中に少なくとも１つのトレンチをドライエッチングし、トレンチの壁を画定する前記エピタキシャル層の部分にドープ表面層を形成し、
　前記ドープ表面層に位置する前記ドーパント種を前記エピタキシャル層中に更に拡散し、前記トレンチに隣接して前記エピタキシャル層にドープエピタキシャル領域を形成し、
　前記トレンチに充填材料を堆積して前記トレンチを実質的に充填する、
工程によって前記基板上に電圧維持領域を形成する工程と；
　接合を間に画成するように前記第２の導電型の少なくとも１つの領域を形成する工程と；
を備える方法。」
　
＜相違点１＞
　ドープ表面層の形成について、本願発明では、「『２．前記第２の導電型のドーパント種を有するエッチャントガスで前記エピタキシャル層中に少なくとも１つのトレンチをエッチングし』、『ドープ表面層を形成』」するのに対し、引用発明では、「『ドライのシリコンエッチングを行い、トレンチ１５２、１５３を形成し』、『「Ｐ型ドーパントをトレンチの側壁内へ導入し、延長ウェル領域４３２、４３４を形成』」しており、トレンチ１５２、１５３のエッチングと延長ウェル領域１５２、１５３の形成を別個に行っている点。
　
＜相違点２＞
　「前記第２の導電型の少なくとも１つの領域を形成する工程」について、本願発明では、「前記電圧維持領域上」に形成する工程であるのに対し、引用発明では、「Ｐウェル１０３」の形成を、「充填誘電体層４３０でトレンチを充填」した後に行っておらず、「トレンチ１５２、１５３を形成」する前に行っており、「前記電圧維持領域上」に形成する工程ではない点。
　
第６　当審の判断
　以下、上記相違点１及び相違点２について検討する。
（１）相違点１について
ア　基板上に堆積した第１の導電型のエピタキシャル層中にトレンチと、当該トレンチの壁を画定する前記エピタキシャル層の部分にドープ表面層を形成する工程を備える半導体装置の製造方法において、第２の導電型のドーパント種を有するエッチャントガスで前記エピタキシャル層中に前記トレンチをエッチングし、トレンチの壁を画定する前記エピタキシャル層の部分にドープ表面層を形成することは、下記の周知例１〜周知例３に記載されているように、当業者における周知技術である。
　
（ａ）周知例１：特開平１−１３７６２５号公報（当審で通知した拒絶の理由で引用した周知例１）
・「産業上の利用分野
本発明は半導体装置の製造プロセスにおける不純物層を形成するプラズマドーピング方法に関するものである。」（第１ページ左下欄第１３〜１６行）
　
・「以下、従来のトレンチ側壁への不純物ドーピング方法について第３図を参照しながら説明する。先ず第３図(a)に示すようにシリコン基板２をエッチングする際のマスク材料１をシリコン基板１の上に堆積させ、次いで第３図(b)に示すようにそのマスク材料１を所望の形状にエツチングする。この後第３図(c)に示すようにマスクを利用してシリコン基板２を異方性で所望の深さまでエッチングしトレンチ３を形成する、そして第３図(d)で示すように斜めイオン注入方法を用いてそのトレンチ側壁に不純物を導入し不純物層４を形成している。
　発明が解決しようとする問題点
　しかしながら上記のような従来の技術では、…。また、全側壁に均一に注入するために、回転注入を行なわざるをえなく、工程も多くなっている。
　本発明は上記問題点に鑑み、
シリコン基板にトレンチを形成する際、簡単な工程でその側壁および底面に均一な深さおよび濃度で不純物層を形成
　
・「作　　用
　本発明は、上記した方法でプラズマドーピングを行なうことにより、異方性エッチングによるトレンチエッチングが進行するにしたがって、それと同時に行われるトレンチのエッチング面への不純物導入によってトレンチ側壁に不純物層を形成することができる。そのため
いままでトレンチエッチング後、トレンチ側壁に不純物を導入する工程をわけで行なっていたが本発明では同時に行なうことにより工程の簡素化が可能
　
・「実施例
　以下本発明の第１実施例のプラズマドーピング方法について、第１図を参照しながら説明する。第１図(a)に示すようにシリコン基板２の上にはフォトレジスト１が１μｍ堆積させである。そしてこのシリコン基板２にトレンチエッチングを施すに当シ、第１図(b)に示すようにフォトレジスト１をトレンチエッチング用に露光・現像し、トレンチを形成したいパターン通りにフォトレジスト１を除去しておく。次いで真空チャンバー内にＣl２を…、およびＢ２Ｈ６（５％Ｈｅベース）…を導入し、…、
前記シリコン基板２にエッチングおよびドーピングを同時に行なう
トレンチ３の形成と共に、ドーピングによる不純物導入の同時進行によって、トレンチ３の表面には不純物層４が形成
　
・「なお本実施例ではマスク材料をフォトレジストとしたが酸化膜としても同様の結果が得られた。また不純物ガスとしてＢ２Ｈ６を使用したがＡｓＨ３、
ＰＨ
３
　
（ｂ）周知例２：特開昭６２−１２００４１号公報（当審で通知した拒絶の理由で引用した周知例２）
・「〔概要〕
　半導体装置の製造方法であって、
エッチング用のガスに不純物拡散用のソースガスを混入することにより、溝の側壁を含む全表面に不純物を拡散しなからＵ溝の形成
 
・「これら第１図、第２図を参照しながら実施例の作用について説明する。チャンバー内に導入されたＣＦ４　＋Ｏ２　ガス７とＢＦ３　ガス８は高周波電源６によってプラズマ状態となり、さらに電極４の間の印加電圧によってウェハー５に照射される。
　これにより解離したボロンイオンはまずシリコン基板１の表面に付着する。次に…から、付着したボロンイオンは基板内部に拡散してＰ型領域を形成する（第２図（ａ））。
　一方ＣＦ４　ガスの解離によって生成した活性化ラジカルＦはシリコン基板１を異方性エッチングしてＵ溝を形成する。
　このボロンイオンの付着・拡散と活性化ラジカルＦによるシリコン基板１のエッチングは同時的に行われる。（第２図（ｂ））。すなわち
Ｕ溝の底部にはボロンイオンが付着・拡散してＰ型領域を形成し、同時にエッチング
Ｕ溝の側壁部は
Ｐ型拡散領域を形成
　以上説明したように、実施例によればＵ溝の底部のみならず側壁にもＰ層領域を形成することができるので、…。…。
　また実施例によれば
Ｕ溝形成と不純物領域の形成は同時的になされるので、半導体装置の製造効率の向上を図ることが可能
　なお実施例ではＰ型領域の形成について説明したが、不純物拡散用のソースガスの種類を変えることにより、Ｎ型領域の形成も可能となる。」（第２ページ右上欄第１７行〜右下欄第１９行）
　
（ｃ）周知例３：特開昭６０−１６７４４２号公報（当審で通知した拒絶の理由で引用した周知例３）
・「以下、この発明の一実施例を第２図について説明する。…
　Ｓｉ基板２１上にレジストパターン２２を写真製版技術で形成する。次に
Ｂを含むガス、
ＢＣｌ
３
，…等を含むガスプラズマを用いて
溝２３の形成と同時に
溝２３の底面並びに側面に注入
Ｂ注入領域２５が溝２３の内壁全面に形成
以後の熱処理を最適に行えば、Ｂ注入領域２５を拡散源としてＢの高濃度領域を溝２３の壁全面に形成でき
従来例のようなＢ注入工程を省略できる
　
イ　ここで、工程の簡素化は当業者が考慮すべき周知の技術課題であり、引用発明において、トレンチ１５２、１５３のエッチングと延長ウェル領域４３２、４３４の形成を別個に行う代わりに、上記周知技術を採用するならば、工程の簡素化が行われることは当業者には明らかである。
　したがって、引用発明において、トレンチ１５２、１５３及び延長ウェル領域４３２、４３４の形成方法として、上記周知技術のように、Ｐ型のドーパント種を有するエッチャントガスでＮドープエピタキシャル層１０２中にトレンチ１５２、１５３をエッチングし、トレンチの壁を画定するＮドープエピタキシャル層１０２の部分に延長ウェル領域４３２、４３４を形成する構成を採用することは、当業者であれば容易になし得たことである。
　よって、相違点１は、当業者が容易になし得た範囲に範囲に含まれる程度のものである。
　
（２）相違点２について
ア　上記「第４（１）引用例１の記載」の摘記事項（ｂ）には、「プロセスの終りに延長Ｐゾーン４３２、４３４を形成するのが好ましい」旨が開示されているものの、当該摘記事項（ｂ）には、「手順は、特定のプロセスの流れについて説明するけれども、変更は可能であり、本開示を制限すべきではない。」とも記載されている。
　他方、基板上のＮ型ドレイン層に形成され、Ｐ型とＮ型の交互の導電型領域からなる電圧維持領域と、当該電圧維持領域上に形成されたＰ型領域とを備える電力半導体装置の製造方法において、先に「電圧維持領域」を形成し、「電圧維持領域上」にＰ型領域を形成することは、例えば、下記の周知例４及び周知例５に記載されているように、当業者における周知技術である。
　
（ａ）周知例４：国際公開第０１／９５３９８号（当審において通知した拒絶の理由で引用した引用文献２）
・「[0026] FIG. 7 shows the resulting power MOSFET constructed in accordance with the present invention. The MOSFET includes substrate 2, epitaxial layer 1, p- body regions 5a and 6a, deep p-body regions 5b and 6b, source regions 7 and 8, and p-type regions 40 and 42 in which trenches 44 and 46 are respectively located. P- type regions 40 and 42 define columns that are each separated by n-type doped columns. Also shown are the gate electrode, which includes oxide layer 48 and polysilicon layer 49, and the source-body electrode, which includes metallization layer 50.」
（「［００２６］本発明に基づいて製造されたパワーＭＯＳＦＥＴの断面を図７に示す。このＭＯＳＦＥＴは、ｎ＋シリコン基板２と、エピタキシャル層１と、ｐボディ領域５、６と、浅いｐボディ領域５ａ、６ａと、深いｐボディ領域５ｂ、６ｂと、ｎ＋ソース領域７、８と、それぞれトレンチ４４、４６が形成されたｐ型ドープ領域４０、４２とを備える。ｐ型ドープ領域４０、４２は、ｎ型にドープされたコラムによってそれぞれ分離されたコラムを画定する。更に、ＭＯＳＦＥＴは、酸化層４８とポリシリコン層４９とを含むゲート電極と、金属層５０を含むソース−ボディ電極とを備える。」
　
・「[0031] The inventive power MOSFET shown in FIG. 7 may be fabricated in accordance with any conventional processing technique. For example, the following series of exemplary steps may be performed to form the power MOSFET depicted in FIG. 7.
[0032] 
First
The trenches are dry etched
（「［００３１］　図７に示す本発明に基づくパワーＭＯＳＦＥＴは、周知のいかなる処理技術を用いて製造してもよい。例えば、以下に示すような一連の工程により、図７に示すパワーＭＯＳＦＥＴを製造することができる。
［００３２］　
まず
トレンチは
ドライエッチングされる
　
・「[0033] 
The trenches 44 and 46 are filled with any of the
materials
are
doped with a dopant such as boron
o diffuse the dopant out the trenches and into the surrounding epitaxial laye
（「［００３３］
トレンチ４４、４６には
何らかの材料を埋め込む
ホウ素等の不純物をドープする
不純物はトレンチから周囲のエピタキシャル層１に拡散する
　
・「[0034] Next, a photoresist masking process is used to form a patterned masking layer that defines source regions 7 and 8. Source regions 7 and 8 are then formed by an implantation and diffusion process. For example, the source regions may be implanted with arsenic at 80 KeV to a concentration that is typically in the range of 2x l0 15  to 1.2x l0 16 /cm 2. After implantation, the arsenic is diffused to a depth of approximately 0.5 to 2.0 microns. The depth of 
the deep p-body region
the body region
Finally
to form the structure depicted in FIG. 7
（「［００３４］　次に、フォトレジストマスキングプロセスにより、ソース領域７、８を画定するパターンが形成されたマスク層を製造する。ソース領域７、８は、注入及び拡散プロセスによって形成される。例えば、ソース領域７、８には、８０ＫｅＶで、通常２×１０１５〜１．２×１０１６／ｃｍ２の範囲の濃度でヒ素を注入する。注入の後、ヒ素は、約０．５〜２．０ミクロンの深さに拡散する。
深いｐボディ領域
ボディ領域
これにより図７に示す構造が完成する
 
・「[0036] It should be noted that while in the previously described process the trenches are formed prior to the formation of the p-body and deep p-body regions, the present invention more generally encompasses processes in which the trenches are formed prior to, or subsequent to, any or all of the remaining doped regions. … 」
（「［００３６］　なお、上述のプロセスにおいては、浅いｐボディ領域及び深いｐボディ領域より先にトレンチを形成しているが、本発明では、他のいかなるドープ領域又は全てのドープ領域より先にトレンチを形成してもよく、若しくはこれらのドープ領域より後にトレンチを形成してもよい。…」）
　
（ｂ）周知例５：米国特許第５２１６２７５号
・
「FIG. 2  schematically show a voltage sustaining structure using the CB-layer
（「
図２は
ＣＢ層を用いた電圧維持領域構造の概念図である
　
・「
FIG. 4 shows schematically the structure of the CB-RMOS
An n(or p)-type epi-layer 5 is grown on the n
＋
(or p
＋
)-substrate 4, then make 5 be a CB-layer according to the method stated in the specification about FIG. 2
Then, a p
＋
(or n
＋
)-region 3 is made on 5 by epitaxy or impurity diffusion
（「
図４は
ＣＢ−ＲＭＯＳの構造の概念図である
ｎ（又はｐ）型エピ層５はｎ
＋
（又はｐ
＋
）基板４上に成長され、次に、図２に関する記述で述べた手順に従って、５をＣＢ層とする
次に、ｐ
＋
（又はｎ
＋
）領域３は、エピタキシャルに又は不純物拡散によって５の上に形成
　
イ　引用例１のFIG.20も勘案すると、引用発明は、電圧維持領域と、当該電圧維持領域上に形成されたＰ＋ウェルとを備える電力半導体装置の製造方法に関する発明であることは明らかであるから、引用発明において、上記周知技術に基づき、先に「電圧維持領域」を形成し、「電圧維持領域上」にＰ＋ウェルを形成するものとすることで、上記相違点２に係る本願発明の構成を採用することは、当業者が適宜なし得たことである。
　
ウ　よって、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５）判断についてのまとめ
　以上検討したとおり、相違点１及び相違点２は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、本願発明は、引用発明及び周知の技術事項に基づいて当業者が容易に発明をすることができたものである。　
　
第７　むすび
　以上のとおり、本願発明は、引用例１に記載された発明及び周知の技術事項に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願は、請求項２〜３２に係る発明について検討するまでもなく、当審で通知した上記拒絶の理由によって拒絶をすべきものである。
　よって、結論のとおり審決する。