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　特願２００５−　２１１０８「半導体装置」拒絶査定不服審判事件〔平成１８年　８月１０日出願公開、特開２００６−２１０６７０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　
　本願は，平成１７年１月２８日の出願であって，平成２２年９月１３日に手続補正がなされ，平成２３年７月２０日付けで拒絶査定がされ，これに対して同年１０月２６日に拒絶査定に対する審判請求がされたものである。
　
２．本願発明
　本願の請求項１〜７に係る発明は，平成２２年９月１３日の手続補正により補正された明細書，特許請求の範囲及び図面の記載からみて，その特許請求の範囲の請求項１〜７に記載されている事項により特定されるとおりのものであり，そのうちの請求項１に係る発明（以下「本願発明」という。）は，請求項１に記載されている事項により特定される，以下のとおりのものである。
　
「【請求項１】
　ヒューズと、
　前記ヒューズの切断判定時に当該ヒューズの両端に所定の電位差を与える電位差付与回路と、
　前記ヒューズの両端に与えられた前記電位差を低減させる電位差低減回路と、
　前記ヒューズが切断されているか否かの判定結果を示す信号を記憶する記憶回路と、を備え、
　前記ヒューズの切断判定において前記記憶回路に記憶された情報が前記ヒューズ側に流れるのを防ぐように構成されていることを特徴とする半導体装置。」
　
３．引用例に記載された発明
（１）本願の出願に日本国内において頒布され，原査定の根拠となった拒絶の理由において引用された特開２００３−１５７６９３号公報（以下「引用例」という。）には，「ヒューズ回路」（発明の名称）に関して，図１〜２とともに以下の記載がある（なお，下線は当合議体にて付加したものである。）。
　
　ア「【０００１】
【発明の属する技術分野】本発明は、
半導体集積回路に形成されるヒューズ回路に関する
【０００２】
【従来の技術】一般に、半導体集積回路は、基板中の格子欠陥および製造工程中に発生する不良を救済するために冗長回路を有している。例えば、DRAM等の半導体メモリでは、正規のメモリセル列に加えて冗長メモリセル列が形成されている。冗長メモリセル列を有する半導体メモリは、メモリセル列を示すアドレスの各ビットを記憶するために複数のヒューズ回路を有している。ヒューズ回路を構成するヒューズの材質は、従来はポリシリコンであったが、近年はアルミニウムまたは銅等の金属が多い。
【０００３】メモリセル列に不良がある場合、試験工程において、
不良のメモリセル列のアドレスに応じて所定のヒューズ回路のヒューズが溶断（プログラム）される。ヒューズは、例えばレーザの照射により溶断される。この種のヒューズ回路は、半導体メモリの電源投入時に、ヒューズの溶断の状態を示すヒューズ信号を出力する。そして、半導体メモリは、ヒューズ回路の状態に応じて不良のメモリセル列を無効にし、その代わりに冗長メモリセル列を有効にする
【０００４】
【発明が解決しようとする課題】ところで、金属で形成されたヒューズは、ポリシリコンで形成されたヒューズに比べ溶断しにくい。このため、金属で形成されたヒューズは、１回のレーザ照射では完全に切断されない場合がある。ヒューズが完全に切断されなくても、ヒューズの抵抗が所定値を超えたときに、ヒューズは溶断されたと判断される。したがって、ヒューズ回路は正常に動作する。しかしながら、ヒューズが金属で形成されている場合、ヒューズが完全に切断されていないと、
ヒューズの両端にかかる電圧差によりグローバック現象が発生する。グローバック現象とは、エレクトロマイグレーション等により、ヒューズの抵抗値が徐々に低下することをいう
【０００５】グローバック現象によりヒューズの抵抗値が所定値以下まで低くなったとき、ヒューズ回路は、ヒューズが溶断されていないと判定し、ヒューズ信号を出力する。したがって、このような現象が発生した場合、上述した半導体メモリでは、不良のメモリセル列が正しく救済されず誤動作してしまう。従来、グローバック現象を防止するため、ヒューズを金属で形成したヒューズ回路では、溶断処理を２回実施するなどして、ヒューズを完全に切断していた。しかしながら、DRAM等の半導体メモリでは、ロジックLSIなどに比べヒューズの数が多い。このため、溶断処理を２回実施した場合、試験工程での処理時間が長くなるという問題があった。
【０００６】本発明の目的は、長期間の使用においても特性が変わることのないヒューズ回路を提供することにある。本発明の別の目的は、ヒューズ回路のヒューズの溶断時間を短縮することにある。」　
　
　イ　「【００１１】このように、ヒューズの未溶断・溶断にかかわらず、第１期間の終了後（保持回路へのレベルの保持後）、ヒューズの両端（第１および第２ノード）の電圧差は０Ｖになる。したがって、溶断されたヒューズが完全に切断されていない場合にも、エレクトロマイグレーション等によるグローバック現象の発生を防止でき、ヒューズの抵抗値が徐々に低くなることを防止できる。換言すれば、ヒューズ回路の特性は、長期間の使用においても劣化しない。この結果、ヒューズ回路が誤ったヒューズ信号を出力し、ヒューズ回路が形成される半導体集積回路が誤動作することを防止できる。
【００１２】
ヒューズが完全に切断されていなくてもグローバック現象が発生しないため、ヒューズ回路のヒューズの溶断を１回で済ませることができる。
　
　ウ　「【００１７】図２は、第１の実施形態のヒューズ回路の動作を示している。この例では、DRAMの電源投入時にパワーオンリセット回路が動作し、入力信号INA、INB、INC、IND、および/INDを出力する。入力信号INA、INCは、パワーオン後に第１期間P1だけ低レベルに変化する（図２（ａ）、（ｂ））。入力信号INBは、第１期間P1の後低レベルから高レベルに変化する（図２（ｃ））。入力信号IND、/INDは、第１期間P1中に高レベルから低レベルに変化する（図２（ｄ））。
【００１８】パワーオン直後、入力信号INA、INB、INC、INDのレベルは、それぞれ高レベル、低レベル、高レベル、高レベルである。このため、pMOSトランジスタ１０、nMOSトランジスタ１４、１６、およびCMOS伝達ゲート１８は、それぞれオフ、オン、オフ、オンする。nMOSトランジスタ１４のオンによりノードND2は、低レベルに保持される（図２（ｅ））。
【００１９】まず、
ヒューズ１２が溶断されていない場合の動作を説明する。ヒューズ１２が溶断されていないため、nMOSトランジスタ１４のオンによりノードND1は低レベルになる（図２（ｆ））。CMOS伝達ゲート１８のオンによりノードND3は低レベルになる（図２（ｇ））。保持回路２０のラッチ２０ａは、ノードND3のレベルをラッチし、ラッチしたレベルを反転する。バッファ２０ｂは、ラッチ２０ａの出力をさらに反転し、低レベルのヒューズ信号FUSEとして出力する（図２（ｈ））
【００２０】次に、入力信号INA、INCの低レベルへの変化に応答してpMOSトランジスタ１０がオンし、nMOSトランジスタ１４がオフする。この動作により、ノードND1は高レベルに変化する（図２（ｉ））。ヒューズ１２が溶断されていないため、ノードND2は高レベルになる（図２（ｊ））。また、CMOS伝達ゲート１８はオンしているため、ノードND2のレベルは、ノードND3に伝達される（図２（ｋ））。ラッチ２０ａは反転し、バッファ２０ｂは低レベルのヒューズ信号FUSEを高レベル（ヒューズ１２の未溶断を示すレベル）に変化させる（図２（ｌ））
【００２１】CMOS伝達ゲート１８は、入力信号INDの低レベルへの変化に同期してオフする。以後、ノードND2のレベルが変化しても、保持回路２０に保持されたレベルは変化しない
入力信号INA、INCの高レベルへの変化に応答して、pMOSトランジスタ１０がオフし、nMOSトランジスタ１４がオンする。この動作により、ノードND1、ND2は低レベルに変化する（図２（ｍ）、（ｎ））。このとき、CMOS伝達ゲート１８はオフしているため、保持回路２０により保持されているノードND3の高レベルは、ノードND2に伝わらない
ノードND2の低レベルとノードND3の高レベルとが衝突することが防止され、ヒューズ回路の誤動作が防止される
【００２２】次に、
入力信号INBの高レベルへの変化に応答して、nMOSトランジスタ１６がオンする。既にnMOSトランジスタ１４がオンしているため、ノードND1、ND2のレベルは変化しない
【００２３】次に、
入力信号INA、INCの低レベルへの変化に応答してpMOSトランジスタ１０がオンし、nMOSトランジスタ１４がオフする。この動作により、ノードND1は高レベルに変化する（図２（ｏ））。ヒューズ１２が溶断されているため、ノードND1のレベルは、ノードND2に伝わらない。したがって、ノードND2は、低レベルを維持する（図２（ｐ））
【００２４】CMOS伝達ゲート１８がオンしているため、ノードND2の低レベルは、ノードND3を介してラッチ２０ａにラッチされている。このため、ヒューズ信号FUSEのレベルは変わらない（図２（ｑ））。CMOS伝達ゲート１８は、第１期間P1の後半にオフする。次に、入力信号INA、INCの高レベルへの変化に応答して、pMOSトランジスタ１０がオフし、nMOSトランジスタ１４がオンする。ノードND2は既に低レベルのため、ノードND1、ND2のレベルは変化しない（図２（ｒ））
【００２５】次に、
入力信号INBの高レベルへの変化に応答して、nMOSトランジスタ１６がオンする。nMOSトランジスタ１６のオンにより、ノードND1のレベルが低レベルに変化する（図２（ｓ））。以後、DRAMに電源電圧が供給されている間、入力信号INBは高レベルに維持され、ヒューズ１２の両端の電圧は、常に０Ｖになる。したがって、ヒューズ１２が完全に切断されず高抵抗として作用する場合にも、エレクトロマイグレーション等によるグローバック現象は発生しない
【００２６】以上、本実施形態では、
第１期間P1の後半にCMOS伝達ゲート１８をオフした。このため、ヒューズ１２が溶断されていない場合、第１期間P1の終了後、ノードND2とノードND3との短絡を防止できる。したがって、ヒューズ回路の誤動作を防止できる
nMOSトランジスタ１６をオンすることでヒューズ１２の両端の電圧差を０Ｖにした。したがって、溶断されたヒューズが完全に切断されていない場合にも、グローバック現象の発生を防止でき、ヒューズ１２の抵抗値が徐々に低くなることを防止できる。
　
　エ　「【００３５】ヒューズが完全に切断されていなくてもグローバック現象が発生しないため、ヒューズ回路のヒューズの溶断を１回で済ませることができる。この結果、試験工程等におけるヒューズの溶断時間を短縮できる。請求項２のヒューズ回路では、金属で形成されたヒューズを有するヒューズ回路に本発明を適用することで、エレクトロマイグレーション等によるグローバック現象の発生を確実に防止できる。」
　　
（２）引用発明の認定　
　以上を総合すると，引用例には，以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「ヒューズ１２と、
　ヒューズ１２の溶断の状態を判定する期間である第１期間Ｐ１中の，入力信号INA,INCの低レベルへの変化に応答してそれぞれオン，オフすることにより，ノードND1を高レベルに変化させるpMOSトランジスタ１０とnMOSトランジスタ１４，
　第１期間Ｐ１の後の入力信号INBの高レベルへの変化に応答してオンし，ヒューズ１２の両端の電圧を、常に０ＶにするnMOSトランジスタ１６と，
　ヒューズ１２が溶断されていない場合、高レベルとなり，ヒューズ１２が溶断されている場合、低レベルとなるノードND2のレベルを、オンしているCMOS伝達ゲート１８を通して、ノードND3を介してラッチするラッチ２０ａと，バッファ２０ｂとを有する保持回路２０を備え，
　第１期間Ｐ１の途中からCMOS伝達ゲート１８はオフするため、保持回路２０により保持されているノードND3の高レベルは、ノードND2に伝わらないように構成されていることを特徴とするヒューズ回路。」　
　
４．対比・判断
（１）対比
　以下に，本願発明と引用発明とを対比する。
　
　ア　３（１）ウによれば，引用発明の「ヒューズ１２が溶断されていない場合」は，「入力信号INA、INCの低レベルへの変化に応答してpMOSトランジスタ１０がオンし、nMOSトランジスタ１４がオフする。この動作により、ノードND1は高レベルに変化する（図２（ｉ））。ヒューズ１２が溶断されていないため、ノードND2は高レベルになる（図２（ｊ））。」であるから，「pMOSトランジスタ１０」がオンし，「nMOSトランジスタ１４」がオフすることにより，ヒューズ１２の両端であるノードND1とノードND2が高レベルという「０」という所定の電位差になることが分かる。
　また，「ヒューズ１２が溶断されている場合」は，「INA、INCの低レベルへの変化に応答してpMOSトランジスタ１０がオンし、nMOSトランジスタ１４がオフする。この動作により、ノードND1は高レベルに変化する（図２（ｏ））。ヒューズ１２が溶断されているため、ノードND1のレベルは、ノードND2に伝わらない。したがって、ノードND2は、低レベルを維持する（図２（ｐ））」であるから，「pMOSトランジスタ１０」がオンし，「nMOSトランジスタ１４」がオフすることにより，ヒューズ１２の一端のノードND1が高レベル，もう一端のノードND2が低レベルという所定の電位差になっていることが分かる。
　そうすると，引用発明の「pMOSトランジスタ１０とnMOSトランジスタ１４」は，それぞれオン，オフすることによりヒューズ１２の両端に所定の電位差を与えているから，本願発明の「ヒューズの両端に所定の電位差を与える電位差付与回路」に相当する。
　
　イ　引用発明の「入力信号INBの高レベルへの変化に応答してオンし，ヒューズ１２の両端の電圧を、常に０ＶにするnMOSトランジスタ１６」は，本願発明の「ヒューズの両端に与えられた前記電位差を低減させる電位差低減回路」に相当する。
　
　ウ　引用発明の「ヒューズ１２が溶断されていない場合、高レベルとなり，ヒューズ１２が溶断されている場合、低レベルとなるノードND2のレベル」は，ノードND2の高低によりヒューズ１２が溶断されているかいないかが分かるから，本願発明の「ヒューズが切断されているか否かの判定結果を示」していることが分かる。
　
　エ　３（１）ウによれば，引用発明の「ノードND2のレベルは、ノードND3に伝達され」，「ラッチ２０ａは反転し、」「CMOS伝達ゲート１８は、入力信号INDの低レベルへの変化に同期してオフ」した「後、ノードND2のレベルが変化しても、保持回路２０に保持されたレベルは変化しない」（段落【００２０】〜【００２１】）ことから，「ND2のレベル」が「保持回路２０に保持され」ることが分かる。
　そして，ラッチが２つの状態を，２つの電圧レベルで保持する「保持回路」であることは当業者に普通に知られていることである。
　また，「ノードND2のレベル」が「ノードND3に伝達」しているのであるから，レベルは，電圧レベルであることは，当業者にとって明らかである。
　
　オ　ウ，エから，引用発明の「ヒューズ１２が溶断されていない場合、高レベルとなり，ヒューズ１２が溶断されている場合、低レベルとなるノードND2のレベルを、オンしているCMOS伝達ゲート１８を通して、ノードND3を介してラッチするラッチ２０ａと，バッファ２０ｂとを有する保持回路２０」は，本願発明と「ヒューズが切断されているか否かの判定結果を示す」電圧レベルの保持回路という点で共通する。
　
　カ　引用発明の「保持回路２０により保持されているノードND3」のレベルは，上記オで検討したとおり，回路により保持される電圧レベルであり，「ノードND2」はヒューズの端部であり，電圧レベルの保持回路から見ると「ヒューズ側」に当たることは，図１の回路図を見ても明らかである。
　また，本願発明の「記憶回路５０」がラッチであるから「記憶回路に記憶された」ものが電圧レベルであることも明らかである。
　そうすると，引用発明の「CMOS伝達ゲート１８はオフしているため、保持回路２０により保持されているノードND3の高レベルは、ノードND2に伝わらないように構成」されていることは，本願発明の「前記ヒューズの切断判定において前記記憶回路に記憶された情報が前記ヒューズ側に流れるのを防ぐように構成されている」こととは，「ヒューズの切断判定において」，保持回路に保持された電圧レベルが「ヒューズ側に流れるのを防ぐように構成されている」点において共通する。
　
　キ　３（１）アから，引用発明の「ヒューズ回路」は，「半導体集積回路に形成される」ものであるから，引用発明の「ヒューズ回路」は，本願発明の「半導体装置」に相当する。
　
　ク　したがって，本願発明と引用発明とは，
　「ヒューズと、
　前記ヒューズの切断判定時に当該ヒューズの両端に所定の電位差を与える電位差付与回路と、
　前記ヒューズの両端に与えられた前記電位差を低減させる電位差低減回路と、
　前記ヒューズが切断されているか否かの判定結果を示す電圧レベルを保持する保持回路と、を備え、
　前記ヒューズの切断判定において前記保持回路に保持された電圧レベルが前記ヒューズ側に流れるのを防ぐように構成されていることを特徴とする半導体装置。」である点で一致し，以下の点で相違する。
　
（相違点１）
　判定結果を示す電圧レベルを保持する保持回路が，本願発明は「判定結果を示す信号を記憶する記憶回路」であるのに対して，引用発明は「判定結果を示す電圧レベルを保持する保持回路」である点。
　
（相違点２）
　ヒューズ側に流れるのを防いでいる電圧レベルが，本願発明は「記憶回路い記憶された情報」であるのに対して，引用発明は，保持回路に保持された「電圧レベル」であり，「情報」とまではいえない点。
　
（２）　判断 
　ア　相違点１について
　引用発明の判定結果を示す電圧レベルは，ノードND2からノードND3に伝達されていることから，この電圧レベルが電気「信号」であることは明らかである。
　そして，保持回路２０が「高レベル」，「低レベル」の２つの状態を保持することは，２つの状態を記憶しているともいえるから，引用発明の「保持回路」が電圧レベルを保持することは，本願発明の「記憶回路」が記憶することに対応する。
　そうすると，引用発明の「判定結果を示す電圧レベルを保持する保持回路」は，本願発明の「判定結果を示す信号を記憶する記憶回路」と実質的に等しいといえ，また仮に，実質的に等しいとまでいえないとしても，引用発明の「判定結果を示す電圧レベルを保持する保持回路」を，「判定結果を示す信号を記憶する記憶回路」とすることは当業者ならば容易になし得た範囲に含まれるものである。
　
　イ　相違点２について
　上記アで検討したとおり，引用発明の保持回路２０に保持されている電圧レベルは，ヒューズが溶断されているか否かを示す「高レベル」，「低レベル」の２つのレベルである。
　一般に，半導体装置において，「情報」を２進数で扱い，電圧レベルの「高レベル」，「低レベル」を２進数の「１」，「０」の「情報」に対応させることは，周知・慣用技術であり，引用例にも「保持回路２０がヒューズ１２の溶断を示す情報を保持した後」（段落【００２６】）なる記載があり，保持回路２０が保持する電圧レベルが，「ヒューズの溶断を示す情報」であることも示唆されている。
　そうすると，引用発明のヒューズ側に流れるのを防ぐ電圧レベルの「高レベル」，「低レベル」を，「情報」に対応させることは，当業者にとって適宜なし得たこといえる。
　したがって，引用発明において，「ヒューズ側に流れるの防止している」ものが「保持回路に保持された電圧レベル」であるのを，本願発明の「記憶回路に記憶された情報」とすることは，当業者ならば容易になし得た範囲に含まれるものである。　
　
（３）　まとめ 
　以上検討したとおり，本願発明は，当業者における周知・慣用技術を勘案することにより，引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
５ むすび 
　以上のとおり，本願の請求項１に係る発明は特許法第２９条第２項の規定により特許を受けることができないものであるから，他の請求項に係る発明について検討するまでもなく，本願は拒絶をすべきものである。 
　
　よって，結論のとおり審決する。