【事件の表示】
　特願２００６−５３６７１５「Ｓｉ：ＣおよびＳｉＧｅエピタキシャル成長ソース／ドレインを用いた高性能で応力が向上されたＭＯＳＦＥＴおよび製造方法」拒絶査定不服審判事件〔平成１７年　５月１２日国際公開、ＷＯ２００５／０４３５９１、平成１９年１０月１１日国内公表、特表２００７−５２８５９３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００４年１０月１９日（パリ条約による優先権主張外国庁受理２００３年１０月２０日、米国）を国際出願日とする出願であって、平成２３年４月２２日付けの拒絶理由通知に対して同年７月１９日に意見書及び手続補正書が提出されたが、同年９月８日付けで拒絶査定がなされた。
　そして、平成２４年１月１１日に拒絶査定に対する審判が請求されるとともに手続補正書が提出され、その後、平成２４年５月２８日付けで審尋がなされ、同年８月９日に回答書が提出された。
　
第２．本願発明に対する判断
１．本願発明
　平成２４年１月１１日に提出された手続補正書による補正（以下「本件補正」という。）は、適法になされたものであるから、本願の請求項１〜５に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されている事項により特定されるとおりのものであり、そのうちの請求項４に係る発明は、請求項４に記載されている事項により特定される次のとおりのものである（以下「本願発明」という。）。
　
　「【請求項４】
　ｐ型電界効果トランジスタ（ｐＦＥＴ）チャネルおよびｎ型電界効果トランジスタ（ｎＦＥＴ）チャネルを基板内に形成するステップと、
　前記ｐＦＥＴチャネルおよび前記ｎＦＥＴチャネルのそれぞれに関連して、前記ｐＦＥＴ構造およびｎＦＥＴ構造を基板上に形成するステップと、
　前記ｐＦＥＴ構造および前記ｎＦＥＴ構造の領域をエッチングするステップと、
　前記ｐＦＥＴ構造の領域内に、前記基板の基礎格子定数と異なる格子定数を有する第１の材料を形成して、前記ｐＦＥＴチャネルに圧縮応力を付与するステップと、
　前記ｎＦＥＴ構造の領域内に、前記基板の基礎格子定数と異なる格子定数を有する第２の材料を形成して、前記ｎＦＥＴチャネルに引張応力を付与するステップと、
　前記ｎＦＥＴおよびｐＦＥＴ構造のソースおよびドレイン領域をドーピングするステップとを含み、
　前記第１の材料は、前記ｎＦＥＴ構造および前記ｐＦＥＴ構造を覆って保護層を配置し、前記ｐＦＥＴチャネルのソースおよびドレイン領域内に、前記第１の材料を成長させることにより形成され、
　前記第２の材料は、前記ｐＦＥＴ構造および前記ｎＦＥＴ構造のソースおよびドレイン領域を覆って保護層を配置し、前記ｎＦＥＴチャネルのソースおよびドレイン領域内に、前記第２の材料を成長させることにより形成され、
　前記第１の材料および前記第２の材料は、前記基板に埋め込まれている、
半導体構造の製造方法。」
　
２．引用例の表示
　引用例１：米国特許出願公開第２００３／００８０３６１号明細書
　引用例２：特開平１０−１０７２９４号公報
　
３．引用例１の記載、引用発明と、引用例２の記載
（１）原査定の根拠となった拒絶の理由において引用された、本願の優先権主張の日前に外国において頒布された刊行物である、米国特許出願公開第２００３／００８０３６１号明細書（以下「引用例１」という。）には、「SEMICONDUCTOR TRANSISTOR HAVING A STRESSED CHANNEL（発明の名称の当審訳：応力が印加されたチャネルを有する半導体トランジスタ）」に関して、図１〜６とともに次の記載がある。（ここにおいて、下線は当合議体が付加したものである。以下同様。）
　
ａ．「 DETAILED DESCRIPTION OF THE INVENTION 
[0015] A process is described for manufacturing an improved PMOS semiconductor transistor. Recesses are etched into a layer of epitaxial silicon. Source and drain films are deposited in the recesses. The source and drain films are made of an alloy of silicon, germanium, and boron incorporated during deposition. By incorporating boron during deposition, a higher active dopant concentration can be obtained than with implantation techniques. The alloy is epitaxially deposited on the layer of silicon. The alloy thus has a lattice having the same structure as the structure of the lattice of the layer of silicon. However, due to the inclusion of the germanium, the lattice of the alloy has a larger spacing than the spacing of the lattice of the layer of silicon. The larger spacing creates a stress in a channel of the transistor between the source and drain films. The stress, together with reduced resistivity due to the higher active dopant concentration, increases I DSAT  and I DLIN  of the transistor. An NMOS transistor can be manufactured in a similar manner by including carbon instead of germanium, thereby creating a tensile stress. The present invention will be described with respect to the formation of a PMOS transistor. One skilled in the art will appreciate that an NMOS transistor may be manufactured in a similar manner, except that doping conductivity types and lattice spacing will be reversed. 」（当審訳：発明の詳細な説明
【００１５】改良されたＰＭＯＳ半導体トランジスタの製造工程が説明される。リセスはエピタキシャルシリコン層をエッチングすることにより形成される。ソースとドレインフィルムは前記リセスの中に堆積される。前記ソースとドレインフィルムは、堆積工程中にボロンが組み込まれた、シリコン、ゲルマニウムからなる合金から作られている。堆積工程中にボロンを組み込むことにより、イオン注入技術を用いるよりも、より高い活性化された不純物濃度が得られる。前記合金はシリコン層の上にエピタキシャル堆積される。こうして、前記合金は前記シリコン層の格子構造と同じ構造の格子を有することとなる。しかしながら、ゲルマニウムを含むことにより、前記合金の格子は、前記シリコン層の格子間隔よりも大きな間隔を有する。前記大きな格子間隔によって、ソースとドレインフィルムの間のチャネルに応力が発生する。より高い活性化した不純物濃度によって抵抗が低下することにともなって、この応力はトランジスタのI DSAT と I DLIN を増加させる。ＮＭＯＳトランジスタも、ゲルマニウムの代わりに炭素を含ませることで、同様の方法によって製造することができ、その結果、引張応力が発生する。本発明は、ＰＭＯＳの形成に関して記載されるであろう。当業者であれば、ドープされる導電型と格子間隔が反対となることを除いて、ＮＭＯＳトランジスタが同様の方法によって製造されることを十分理解するであろう。）
　
ｂ．「 [0016] FIG. 1  of the accompanying drawings illustrates an epitaxial silicon layer  10  which is epitaxially formed on a monocrystalline wafer substrate. Because the silicon layer  10  is epitaxially formed, it follows the monocrystalline crystal structure of the wafer substrate. The silicon of the layer  10  is thus also monocrystalline. The silicon layer  10  includes an n-type dopant, which can be formed by implanting phosphorous and arsenic ions to produce an n-well, having an n-type dopant concentration of approximately 5.0 times 10 18 /cm 3 . (An N＋ film is thus created.) 
 [0017] A plurality of field isolation regions  12  are formed in the layer  10 . The field isolation regions  12  isolate wells of different conductivity types, and isolate adjacent transistors. The field isolation regions  12  may, for example, be shallow trench isolation (STI) regions formed by etching a trench into the layer  10 , and then filling the trench with deposited oxide. 
 [0018] A gate dielectric layer  14  is formed on a top surface  16  of the layer  10 . The gate dielectric layer  14  may be a nitrided oxide layer formed to a thickness of between 5 and 30 Å, preferably approximately 8 Å. 
 [0019] A gate electrode  18  is formed on the gate dielectric layer  14 . The gate electrode  18  is preferably between 1,000 and 3,500 Å thick. The gate electrode  18  may be formed by blanket deposition of polysilicon, and patterning the polysilicon into the gate electrode  18  utilizing known photolithographic techniques. In the exemplary embodiment, the gate electrode  18  has a width  20  of approximately 89 nm. 
 [0020] P-dopant ions are subsequently implanted from the top into an exposed upper surface of the layer  10 , and into an exposed upper surface of the gate electrode  18 . The dopant ions may, for example, be boron ions. The ions form conductive p-doped regions  22 A and  22 B. The regions  22 A and  22 B are located on opposing sides of the gate electrode  18 , and are spaced from one another by the width  20 . A conductive p-doped region  24  is also formed in an upper portion of the gate electrode  18 . 」（当審訳：【００１６】添付図面の図１は、
単結晶ウエハ基板上にエピタキシャルに形成されたエピタキシャルシリコン層１０
【００１７】複数のフィールド絶縁領域１２が層１０の中に形成される。前記フィールド絶縁領域１２は異なる導電型のウエルを分離し、隣接して孤立したトランジスタを分離する。前記フィールド絶縁領域１２は、例えば、層１０をエッチングして溝を形成し、この溝に酸化膜を充填することによって、浅溝分離（ＳＴＩ）としてもよい。
【００１８】
ゲート誘電層１４が層１０の表面１６上に形成される。
【００１９】
ゲート電極１８は、ゲート誘電層１４の上に形成される。
【００２０】その後に、Ｐ型不純物のイオンは頂部から、層１０の露出した上側表面の中と、ゲート電極１８の露出した上側表面の中に注入される。前記不純物のイオンは、例えばボロンイオンでもよい。前記イオンは、導電性のＰドープ領域２２Ａと２２Ｂを形成する。領域２２Ａと２２Ｂは、ゲート電極１９を挟んだ両側に位置しており、お互いに前記幅２０だけ離れている。導電性のＰドープ領域２４はゲート電極１８の上側部分にも形成される。）
　
ｃ．「 [0021] FIG. 2  illustrates that spacers  26 A and  26 B are formed on opposing sides of the gate electrode  18 . The spacers  26 A and  26 B cover sides of the gate electrode  18 , and also cover portions of the surface  16  adjacent and on opposing sides of the gate electrode  18 . In the present example, the spacers  26 A and  26 B are L-shaped spacers, the formation of which is known in the art. 
 [0022] As shown in  FIG. 3 , upper surfaces of the gate electrode  18  and the surface  16  are then again implanted with p-dopant ions, typically boron ions as in the implantation step of  FIG. 1 . The implantation energy is increased, compared to the implantation step of  FIG. 1 , so that the boron ions implant deeper into the layer  10 . The spacers  26 A and  26 B form a mask which prevents implantation of the ions into the layer  10  below the spacers  26 A and  26 B. P-doped conductive regions  28 A and  28 B are formed by the ions in the layer  10  to a depth deeper than the regions  22 A and  22 B. However, a shallow channel  30  is defined between inner edges of the doped regions  22 A and  22 B resulting from the implantation step of  FIG. 1 . The doped region  24  in the gate electrode  18  is also deeper after the second implantation step.」（当審訳：【００２１】 図２は、スペーサ２６Ａと２６Ｂが、ゲート電極１８の反対側に形成されることを示している。スペーサ２６Ａと２６Ｂはゲート電極１８の両側部を覆っており、また、ゲート電極１８の両側に隣接している表面１６の一部分を覆っている。本実施例において、スペーサ２６Ａと２６ＢはＬ字形のスペーサであり、その製造方法は当該技術分野で周知である。
【００２２】図３に示されているように、ゲート電極１８の上側表面と表面１６は再度ｐ形不純物イオン、典型的には図１の注入工程と同様にボロンイオンが注入される。注入エネルギーは、ボロンイオンが層１０の中により深く注入するように、図１の注入工程に比べて増加されている。スペーサ２６Ａと２６Ｂは、当該スペーサ２６Ａと２６Ｂの下方の層１０の中にイオンが注入されるのを防止するためのマスクとなっている。
Ｐ型不純物導電性領域２８Ａと２８Ｂは、層１０内で、領域２２Ａと２２Ｂよりも深く注入することにより形成されている。
浅いチャネル３０は、図１の注入工程によって形成された不純物領域２２Ａと２２Ｂの内側の端部の間で形成されている
　
ｄ．「 [0024] FIG. 5  shows the structure of  FIG. 4  after a selective etch step. An anisotropic etchant is used which selectively removes silicon over the other exposed materials of the structure of  FIG. 4 . Recesses  36 A and  36 B are thereby etched into the regions  28 A and  28 B. Inner edges of the recesses  36 A and  36 B are aligned with outer edges of the spacers  26 A and  26 B. Outer edges of the recesses  36 A and  36 B are at the field isolation regions  12 . It should be noted that surfaces  38  of the recesses  36 A and  36 B are monocrystalline epitaxial silicon. Epitaxial silicon has a lattice with a known structure and spacing. An upper portion of the gate electrode  18  is also etched out.」（当審訳：【００２４】図５は、選択的エッチング工程の後の図４の構造を示している。
異方性のエッチャントが使用されて、図４の構造の他の露出された材料を覆うシリコンを選択的に除去する。リセス３６Ａと３６Ｂは領域２８Ａと２８Ｂ中に、エッチングされることにより形成される。リセス３６Ａと３６Ｂの内側の端部は、スペーサ２６Ａと２６の外側端部によって位置決めされている。リセス３６Ａと３６Ｂの外側の端部は、フィールド絶縁領域１２によって位置決めされている。
　
ｅ．「[0025] As shown in  FIG. 6 , source and drain films  40 A and  40 B are subsequently formed in the recesses  36 A and  36 B. The films  40 A and  40 B are epitaxially formed on the surfaces  38 . The films  40 A and  40 B include silicon, germanium, and boron. The films can be formed in a 200 mm chemical vapor deposition chamber with the following processing conditions: dichlorosilane of 20 sccm, diborane of 70 sccm at 1% concentration, and germane of 50 sccm, at a temperature of 740°C.  
 [0026] The silicon and the germanium form an alloy having a lattice which has the same structure as the structure of the lattice of the epitaxial silicon of the surfaces  38 . The lattice of the alloy of silicon and germanium, however, has a larger spacing than the spacing of the lattice of the epitaxial silicon of the surfaces  38 , at least in a relaxed state. Because the lattice of the alloy has the same structure as the surfaces  38 , the films  40 A and  40 B form epitaxially on the surfaces  38 . However, because of the larger spacing of the lattice of the alloy, the films  40 A and  40 B create a compressive stress in the channel  30 . The germanium is present in the combination of the silicon and the germanium in about 15 atomic percent. It has been found that epitaxy can be maintained with a germanium concentration of up to 20 atomic percent of the combination of the silicon and germanium by volume. Epitaxy thus tends to break down at an atomic percentage of germanium of above 20 percent. A further advantage of depositing the films  40 A and  40 B is that a relatively large boron concentration can be included. The boron concentration is preferably approximately 3×10 20 /cm 3 . (The films  40 A and  40 B are thus doped P+.) The relatively large concentration of boron creates a relatively low resistance of approximately 0.9 mOhm-cm. A conductive p-doped film  42  also deposits on the etched-back gate electrode  18 . Suitable results can be obtained with dopant concentrations of 0.5×10 20 /cm 3  and above. The resistivity is preferably less than 1.1 mOhm-cm. 」（当審訳：【００２５】図６に示されているように、引き続いて、
ソースとドレインフィルム４０Ａと４０Ｂは、リセス３６Ａと３６Ｂの中に形成される。フィルム４０Ａと４０Ｂは、表面３８の上にエピタキシャルに形成される。フィルム４０Ａと４０Ｂは、シリコン、ゲルマニウムとボロンを含んでいる。
【００２６】シリコンとゲルマニウムは、表面３８のエピタキシャルシリコンの格子構造と同じ格子構造を有する合金を形成する。しかしながら、
シリコンとゲルマニウムの合金の格子は、少なくとも緩和された状態において、表面３８のエピタキシャルシリコンの格子の格子間隔よりも大きい格子間隔を有している。
前記合金の格子がより大きい格子間隔を有しているので、フィルム４０Ａと４０Ｂは、チャネル３０中に、圧縮応力を発生させる。
導電性ｐ型ドープフィルム４２は、エッチバックされたゲート電極１８の上にも堆積される。
　
ｆ．「[0027] FIG. 7  illustrates the direction of compressive stresses created by the films  40 A and  40 B. The directions of the compressive stresses are along the lines  50 . A more dense spacing between the lines  50  indicates a larger stress, and a larger spacing between the lines  50  indicates a smaller stress. It can be seen that the largest stress is created at or near the channel  30 . The films  40 A and  40 B extend to a depth  52  into the layer  10 , and are spaced from one another by a width  54 .（省略） In the present example, the depth  52  is 92 nm, and the width  54  is 215 nm. 」（当審訳：【００２７】図７は、フィルム４０Ａと４０Ｂによって生成される圧縮応力の方向を示す。圧縮応力の方向は、線５０に沿っている。線５０の間隔が狭いところほど大きい応力を示し、間隔が大きいところほど小さい応力を示す。フィルム４０Ａと４０Ｂは層１０の中で深さ５２まで達しており、お互いに幅５４だけ離れている。（省略）本実施例では、深さ５２は９２ｎｍであり、幅５４は２１５ｎｍである。）
　
ｇ．「[0028]  The compressive stress reduces the effective mass in the channel, which in turn increases hole mobility. It has been found that a compressive stress in the channel  30  increases the I DSAT  of the PMOS transistor  60  by approximately 20 percent. The I DLIN  is increased by approximately 40 percent. 」（当審訳：【００２８】圧縮応力は、チャネル内の有効質量を減らし、このことが結果としてホールの移動度を増加する。チャネル３０内の圧縮応力がＰＭＯＳトランジスタ６０のI DSAT を約２０％増加させることが見出された。I DLIN は約４０％増加された。）
　
ｈ．「[0029] （省略）An NMOS transistor may be manufactured in a similar manner. In an NMOS transistor, doping conductivity types would be reversed. Furthermore, a tensile stress will be created in the channel. A tensile stress can be created utilizing source and drain films of silicon which includes carbon. The silicon and carbon form an alloy which has a lattice with the same structure as the structure of the lattice of the epitaxial silicon, but with a smaller spacing. The source and drain films will tend to contract, and create a tensile stress in the channel. 」（当審訳：【００２９】（省略）ＮＭＯＳトランジスタは同様の方法により製造することができる。ＮＭＯＳトランジスタにおいては、注入する導電型は反対にされる。さらに、引張応力がチャネルに生成される。引張応力は、炭素を含有するシリコンからなるソースフィルムとドレインフィルムを利用することで生成することができる。シリコンと炭素は、エピタキシャルシリコンの格子構造と同じ構造であるが、小さい格子間隔を有する格子の合金を形成する。ソースフィルムとドレインフィルムは、収縮する傾向があり、チャネル内に引張応力を生成する。）
　
ｉ．摘記した上記段落【００２１】には、層１０内に形成された不純物領域２２Ａと２２Ｂの内側の端部の間に、チャネル３０が形成されることが記載されている。
　
ｊ．摘記した上記段落【００２５】には、シリコンとゲルマニウムの合金から形成される、ソースとドレインフィルム４０Ａ，４０Ｂは、ＣＶＤチャンバー内で各種成膜ガスを原料にして、リセス３６Ａ，３６Ｂの中にエピタキシャルに形成されることが記載されているから、シリコンとゲルマニウムの合金は（ＣＶＤ）成長させることにより形成されるものである。
　
ｋ．摘記した段落【００２５】と【００２６】には、シリコンとゲルマニウムの合金は、リセス３６Ａ，３６Ｂの中と、エッチバックされたゲート電極１８の上に形成されることが記載されており、図６を参照すると、リセス３６Ａ，３６Ｂの中に、シリコンとゲルマニウムの合金からなるソースとドレインフィルム４０Ａ，４０Ｂが埋め込まれていることが見て取れる。
　
ｌ．図６を参照すると、シリコンとゲルマニウムの合金は、リセス３６Ａ，３６Ｂの中とエッチバックされたゲート電極１８の上にのみ選択的に堆積し、スペーサ２６Ａ，２６Ｂ上やフィールド絶縁領域１２上には堆積しないことが見て取れる。
　
（２）したがって、上記（１）のａ．〜ｌ．を総合すると、引用例１には、次の発明（以下「引用発明」という。）が記載されている。
　
　「単結晶ウエハ基板上に堆積されたエピタキシャルシリコン層１０に、Ｐドープ領域２２Ａ，２２Ｂを形成することにより、ＰＭＯＳトランジスタのチャネル３０を形成するステップと、
　ゲート誘電層１４、ゲート電極１８、Ｐ型不純物導電性領域２８Ａ，２８Ｂを含む第１の構造を、前記ＰＭＯＳトランジスタのチャネル３０を含むエピタキシャルシリコン層１０の表面１６上に、形成するステップと、
　前記第１の構造のうちＰ型不純物導電性領域２８Ａ，２８Ｂが選択的にエッチングされることにより、リセス３６Ａ，３６Ｂを形成するステップと、
　前記第１の構造の領域内にある前記リセス３６Ａ，３６Ｂ内に、シリコンとゲルマニウムの合金からなるソースとドレインフィルム４０Ａ，４０Ｂを形成して、前記チャネル３０に圧縮応力を発生するステップと、
　前記ソースとドレインフィルム４０Ａ，４０Ｂを形成する際に、上記ソースとドレインフィルム４０Ａ，４０Ｂにボロンを組み込むステップとを含み、
　前記シリコンとゲルマニウムの合金は、前記リセス３６Ａ，３６Ｂ内で成長させることにより形成され、
　前記シリコンとゲルマニウムの合金はエピタキシャル層１０内のリセス３６Ａ，３６Ｂの中に埋め込まれている、
半導体トランジスタの製造方法」
　
（３）原査定の根拠となった拒絶の理由において引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平１０−１０７２９４号公報（以下「引用例２」という。）には、「集積ＣＭＯＳ回路装置及びその製造方法」（発明の名称）に関して、図１〜７とともに次の記載がある。
　
ａ．「【００２６】例えばシリコン又はサファイヤから成る担持体板１上に例えば４００ｎｍの層厚を持つ例えばＳｉＯ2 から成る絶縁層２が配置されている。この絶縁層２上には、例えば０〜１０ｎｍの層厚を持つ構造化されたシリコン層３と、例えば１５ｎｍの層厚及び例えば３５パーセントのゲルマニウム量を持つＳｉ1-x Ｇｅx 層４と、例えば５ｎｍの層厚を持つ歪みシリコン層５とが配置されている。構造化されたシリコン層３と、Ｓｉ1-x Ｇｅx 層４と、歪みシリコン層５とは共に半導体アイランド６を形成している（図１参照）。」
　
ｂ．「【００３２】
ｎチャネルトランジスタ及びｐチャネルトランジスタのためのゲート誘電体１０、ゲート電極１１及び被覆層１２を形成する
【００３３】例えば
ＴＥＯＳ−ＳｉＯ
2
 又はＳｉ
3
 Ｎ
4
 から成る第１の補助層１３が例えば１０ｎｍの層厚でほぼ同形のエッジ被覆によって全面的に析出される。
【００３４】第１の補助層１３に対して選択的に第２の補助層１４を例えばＨＢｒを用いて異方性エッチングすることによって、ゲート電極１１の側面範囲にスペーサ１４０が形成される（図３参照）。例えばホトレジストから成りｎドープされたウエル８を覆う第１のマスク１５が形成される。ｎチャネルトランジスタのためのソース／ドレイン領域の第１の部分領域１６を形成するために、２×１０15ｃｍ-2の量のヒ素を用いた注入が３０ｋｅＶのエネルギーで実行される。引き続いて第１のマスク１５が除去され、アニーリングが注入損傷部の回復のために、ｎチャネルトランジスタの第１の部分領域１６内でのドーパントの打込み及び活性化のために実行される。アニーリングは例えば８００℃で６０秒間実行される。
【００３５】ｐドープされたウエル７を覆う第２のマスク１７が形成される。１０ｋｅＶで２×１０15ｃｍ-2の量のホウ素を注入することによって、ｐチャネルトランジスタのためのソース／ドレイン領域の第１の部分領域１８が形成される（図４参照）。ｎチャネルトランジスタのための第１の部分領域１６及びｐチャネルトランジスタのための第１の部分領域１８を形成するための注入の際に若干高いエネルギーを使用することによって、生じた機械的応力はより良好に排出される。というのは、注入のエネルギー及び量が高いと絶縁層２が軟化し、機械的応力を減少させるための半導体アイランドの滑動が容易になるからである。
【００３６】第２のマスク１７が除去される。スペーサ１４０は例えばコリンを用いたウェットケミカルエッチングによって第１の補助層１３に対して選択的に除去される（図５参照）。
【００３７】ｎドープされたウエル８を覆う例えばホトレジストから成る第３のマスク１９が形成される。１０ｋｅＶで２×１０14ｃｍ-2の量のヒ素を注入することによって、ｎチャネルトランジスタのためのソース／ドレイン領域の第２の部分領域２０が形成される（図５参照）。このソース／ドレイン領域の第２の部分領域２０の深さ及びドーパント濃度は第１の部分領域１６より少ない。第２の部分領域２０の横方向寸法はしかしながら第１の部分領域１６の横方向寸法より大きい。というのは、スペーサ１４０が前もって除去されているからである。
【００３８】第３のマスク１９の除去後、ｐチャネルトランジスタのための第１の部分領域１８及びｎチャネルトランジスタのための第２の部分領域２０を形成する際の注入損傷部を回復し、ドーパントをこの領域内へ打込みかつ活性化するために、共通のアニーリングが実行される。このアニーリングは例えば７５０℃で３０秒間行われる。このアニーリング条件の場合、特にｎチャネルトランジスタのための第２の部分領域２０におけるドーパントプロフィルが崩れるのが回避される。
【００３９】ｐドープされたウエル７を覆う例えばホトレジストから成る第４のマスク２１が形成される。
例えば異方性ＣＨＦ
3
 及びＣＦ
4
 エッチングプロセスを用いた異方性エッチングによって、ｐチャネルトランジスタの範囲で第１の補助層１３がエッチングされ、その場合第１の補助層１３からゲート電極１１の側面にスペーサ１３０が形成される
【００４０】
スペーサ１３０に対して選択的にシリコンを侵食するエッチングによって、ｐチャネルトランジスタの範囲ではゲート電極１１の側方に窪み２２が形成される。
【００４１】
第４のマスク２１を除去し、窪み２２の範囲に露出する結晶表面を例えばＨＦ浸漬によって湿式洗浄した後、窪み２２はその場でドープされた選択的エピタキシャル析出によってｐチャネルトランジスタのためのソース／ドレイン領域の第２の部分領域２３で充填される。
　
ｃ．第１の補助層１３について
　ＴＥＯＳ−ＳｉＯ2 又はＳｉ3 Ｎ4 からなる第１の補助層１３は、ｎチャネルトランジスタ及びｐチャネルトランジスタのためのゲート誘電体１０及びゲート電極１１が形成された半導体アイランド６の全面に形成され（段落【００３３】）、その後、ホトレジストからなる第４のマスク２１を用いて上記第１の補助層１３が部分的にエッチングされるものであり（段落【００３９】）、さらに、図７を参照すると、シリコン層５をエッチングして形成された窪み２２を、選択的エピタキシャルによってソース／ドレイン領域の第２の部分領域２３で充填する際に、上記第１の補助層１３が、スペーサ１３０とともに、上記窪み２２及びＳｉＯ2 から成る被覆層１２以外の箇所にエッチングされずに残されていることが見て取れる。上記第１の補助層１３は、上記充填の際に、選択的エピタキシャル成長を行う際に成長を阻害するマスクとして機能していることは明らかである。
　
４．本願発明と引用発明との対比
（１）引用発明の「ＰＭＯＳトランジスタのチャネル３０」、「単結晶ウエハ基板上に堆積したエピタキシャルシリコン層１０」は、それぞれ本願発明の「ｐ型電界効果トランジスタ（ｐＦＥＴ）チャネル」、「基板」に相当しているから、引用発明の「単結晶ウエハ基板上に堆積されたエピタキシャルシリコン層１０に、Ｐドープ領域２２Ａ，２２Ｂを形成することにより、ＰＭＯＳトランジスタのチャネル３０を形成するステップ」は、本願発明の「ｐ型電界効果トランジスタ（ｐＦＥＴ）チャネル」「を基板内に形成するステップ」に相当する。
　
（２）引用発明の「ゲート誘電層１４、ゲート電極１８、Ｐ型不純物導電性領域２８Ａ，２８Ｂを含む第１の構造」は、本願発明の「ｐＦＥＴ構造」に相当しているから、引用発明の「ゲート誘電層１４、ゲート電極１８、Ｐ型不純物導電性領域２８Ａ，２８Ｂを含む第１の構造を、前記ＰＭＯＳトランジスタのチャネル３０を含むエピタキシャルシリコン層１０の表面１６上に、形成するステップ」は、本願発明の「前記ｐＦＥＴチャネル」「に関連して、前記ｐＦＥＴ構造」「を基板上に形成するステップ」に相当する。
　
（３）引用発明の「前記第１の構造のうちＰ型不純物導電性領域２８Ａ，２８Ｂ」は、本願発明の「ｐＦＥＴ構造の領域」に相当しているから、引用発明の「前記第１の構造のうちＰ型不純物導電性領域２８Ａ，２８Ｂが選択的にエッチングされることにより、リセス３６Ａ，３６Ｂを形成するステップ」は、本願発明の「前記ｐＦＥＴ構造」「の領域をエッチングするステップ」に相当する。
　
（４）引用発明の「前記第１の構造の領域内にある前記リセス３６Ａ，３６Ｂ内」に形成される「シリコンとゲルマニウムの合金」は、リセス３６Ａ，３６Ｂが形成されているエピタキシャルシリコン層１０の表面３８の格子間隔よりも大きい格子間隔を有しているから、本願発明の「前記基板の基礎格子定数と異なる格子定数を有する第１の材料」に相当している。したがって、引用発明の「前記第１の構造の領域内にある前記リセス３６Ａ，３６Ｂ内に、シリコンとゲルマニウムの合金からなるソースとドレインフィルム４０Ａ，４０Ｂを形成して、前記チャネル３０に圧縮応力を発生するステップ」は、本願発明の「前記ｐＦＥＴ構造の領域内に、前記基板の基礎格子定数と異なる格子定数を有する第１の材料を形成して、前記ｐＦＥＴチャネルに圧縮応力を付与するステップ」に相当する。
　
（５）引用発明において、「ソースとドレインフィルム４０Ａ，４０Ｂ」は「ＰＭＯＳトランジスタ」のソース領域とドレイン領域として機能する領域であるから、引用発明の「前記ソースとドレインフィルム４０Ａ，４０Ｂを形成する際に、上記ソースとドレインフィルム４０Ａ，４０Ｂにボロンを組み込むステップ」は、本願発明の「前記」「ｐＦＥＴ構造のソースおよびドレイン領域をドーピングするステップ」に相当する。
　
（６）引用発明の「前記シリコンとゲルマニウムの合金は、前記リセス３６Ａ，３６Ｂ内で成長させることにより形成され」は、本願発明の「前記第１の材料は、」「前記ｐＦＥＴチャネルのソースおよびドレイン領域内に、前記第１の材料を成長させることにより形成され」に相当する。
　
（７）引用発明の「前記シリコンとゲルマニウムの合金はエピタキシャル層１０内のリセス３６Ａ，３６Ｂの中に埋め込まれている」は、本願発明の「前記第１の材料」「は、前記基板に埋め込まれている」に相当する。
　
（８）引用発明の「半導体トランジスタの製造方法」は、本願発明の「半導体構造の製造方法」に相当する。
　
（９）以上を総合すると、本願発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
　「ｐ型電界効果トランジスタ（ｐＦＥＴ）チャネルを基板内に形成するステップと、
　前記ｐＦＥＴチャネルに関連して、前記ｐＦＥＴ構造を基板上に形成するステップと、
　前記ｐＦＥＴ構造の領域をエッチングするステップと、
　前記ｐＦＥＴ構造の領域内に、前記基板の基礎格子定数と異なる格子定数を有する第１の材料を形成して、前記ｐＦＥＴチャネルに圧縮応力を付与するステップと、
　前記ｐＦＥＴのソースおよびドレイン領域をドーピングするステップとを含み、
　前記第１の材料は、前記ｐＦＥＴチャネルのソースおよびドレイン領域内に、前記第１の材料を成長させることにより形成され、
　前記第１の材料は、前記基板に埋め込まれている、
半導体構造の製造方法。」
　
《相違点１》
　引用発明は、ＰＭＯＳトランジスタを製造するための複数のステップを有するものの、ＮＭＯＳトランジスタを製造するステップを有していないため、本願発明においてＮＭＯＳトランジスタを製造するステップである「ｎ型電界効果トランジスタ（ｎＦＥＴ）チャネルを基板内に形成するステップ」、「前記ｎＦＥＴチャネルに関連して、前記ｎＦＥＴ構造を基板上に形成するステップ」、「前記ｎＦＥＴ構造の領域をエッチングするステップ」、「前記ｎＦＥＴ構造の領域内に、前記基板の基礎格子定数と異なる格子定数を有する第２の材料を形成して、前記ｎＦＥＴチャネルに引張応力を付与するステップ」及び「前記ｎＦＥＴのソースおよびドレイン領域をドーピングするステップ」を有することが特定されていない点。
　
《相違点２》
　引用発明は、ＰＭＯＳトランジスタのソースおよびドレイン領域にある「リセス３６Ａ，３６Ｂ」内に、本願発明の「第１の材料」に相当する「シリコンとゲルマニウムの合金」を「成長させる」にあたり、本願発明の「前記ｎＦＥＴ構造および前記ｐＦＥＴ構造を覆って保護層を配置」することが特定されておらず、また、ＮＭＯＳトランジスタを製造するための「前記第２の材料は、前記ｐＦＥＴ構造および前記ｎＦＥＴ構造のソースおよびドレイン領域を覆って保護層を配置し、前記ｎＦＥＴチャネルのソースおよびドレイン領域内に、前記第２の材料を成長させることにより形成され」る点についても特定されていない点。
　
５．相違点１、２についての当審の判断
（１）相違点１について
　ＣＭＯＳを製造する際に、ＮＭＯＳのチャネル領域に引張応力を発生させるとともに、ＰＭＯＳのチャネル領域に圧縮応力を発生させることにより、ＮＭＯＳ及びＰＭＯＳの両者においてドレイン電流を増加させ、高移動度のトランジスタとすることは、本願の優先権主張の日前に日本国内において頒布された下記周知例１〜３に記載されているように、当業者にとって周知の技術事項である。
　
ア．周知例１：国際公開２００２／０４３１５１号
　上記周知例１には、第１図、第２図とともに、次の記載がある。
　
ａ．「本発明者等は、前述の技術を検討した結果、以下の問題点を見出した。
  ＭＩＳＦＥＴのゲート長を０．１μｍ付近まで微細化し、プロセスを低温化すると、残留応力が増大し、チャネル形成領域の応力によるトランジスタ特性への影響がとても大きくなることがわかった。
  例えば、
ＭＩＳＦＥＴの形成後に層間絶縁膜を兼ねたセルファラインコンタトク用のプラズマＣＶＤ窒化膜（プラズマＣＶＤ法によって形成される窒化膜）の形成条件を変えると、膜中の応力が圧縮方向から引っ張り方向へと大きく変化し、これに応じてＭＩＳＦＥＴのトランジスタ特性も大きく変化することがわかった。これを第２図のドレイン電流の層間絶縁膜応力依存性に示す。
  応力による影響は、前述の文献と同じ傾向であるが、その大きさが±１０〜２０％と一桁以上大きくなっている。更に、ｎチャネル導電型ＭＩＳＦＥＴとｐチャネル導電型ＭＩＳＦＥＴとでは、膜の応力に応じてドレイン電流の増減が明らかに逆の方向を示す。
  従って、
層間絶縁膜等の形成条件を変えて内部応力の大きさが変わると、ｎチャネル導電型ＭＩＳＦＥＥＴ及びｐチャネル導電型ＭＩＳＦＥＴのドレイン電流が相反する動きを示し、両素子のドレイン電流を同時に向上できないという問題があった。
  
本発明の目的は、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタの電流駆動能力の向上を図ることが可能な技術を提供することにある
　
ｂ．「第１図に示すように、
本実施形態の半導体装置は、半導体基板として例えば単結晶シリコンからなるｐ型シリコン基板１を主体に構成されている。ｐ型シリコン基板１の回路形成面（一主面）は第１の素子形成領域及び第２の素子形成領域を有し、この第１の素子形成領域及び第２の素子形成領域は素子間絶縁分離領域である例えば浅溝アイソレーション（ＳＧＩ：Ｓhallow Ｇroove Ｉsolation）領域４によって互いに区画されている。第１の素子形成領域にはｐ型ウエル領域２及びｎチャネル導電型ＭＩＳＦＥＴが形成され、第２の素子形成領域にはｎ型ウエル領域３及びｐチャネル導電型ＭＩＳＦＥＴが形成されている。
  ｎチャネル導電型ＭＩＳＦＥＴは、主に、チャネル形成領域、ゲート絶縁膜５、ゲート電極６、サイドウォールスペーサ９、ソース領域及びドレイン領域を有する構成となっている。ソース領域及びドレイン領域は、ｎ型半導体領域（エクステンション領域）７及びｎ型半導体領域１０を有する構成となっている。ｎ型半導体領域７はゲート電極６に対して自己整合で形成され、ｎ型半導体領域１０はゲート電極６の側壁に設けられたサイドウォールスペーサ９に対して自己整合で形成されている。ｎ型半導体領域１０はｎ型半導体領域７よりも高い不純物濃度で形成されている。
  ｐチャネル導電型ＭＩＳＦＥＴは、主に、チャネル形成領域、ゲート絶縁膜５、ゲート電極６、サイドウォールスペーサ９、ソース領域及びドレイン領域を有する構成となっている。ソース領域及びドレイン領域は、ｐ型半導体領域（エクステンション領域）８及びｐ型半導体領域１１を有する構成となっている。ｐ型半導体領域８はゲート電極６に対して自己整合で形成され、ｐ型半導体領域１１はゲート電極６の側壁に設けられたサイドウォールスペーサ９に対して自己整合で形成されている。ｐ型半導体領域１１はｐ型半導体領域８よりも高い不純物濃度で形成されている。
  ゲート電極６、ｎ型半導体領域１０、ｐ型半導体領域１１の夫々の表面には、低抵抗化を図るためのシリサイド層（金属・半導体反応層）１２が形成されている。ｐ型シリコン基板１の回路形成面上には、例えば酸化シリコン膜からなる層間絶縁膜１５が形成されている。
  
ｎチャネル導電型ＭＩＳＦＥＴと層間絶縁膜１５との間には、ｐ型シリコン基板１の回路形成面に引っ張り応力を発生させる膜として第１の窒化膜である例えば窒化シリコン膜１３が形成されている。ｐチャネル導電型ＭＩＳＦＥＴと層間絶縁膜１５との間には、ｐ型シリコン基板１の回路形成面に圧縮応力を発生させる膜として第２の窒化膜である例えば窒化シリコン膜１４が形成されている。
  窒化シリコン膜１３及び１４は、例えばプラズマＣＶＤ法によって形成されている。この
窒化シリコン膜１３及び１４は、その形成条件（反応ガス、圧力、温度、高周波電力等）を変えることで、ｐ型シリコン基板１の回路形成面に発生させる応力を制御することが可能である。
窒化シリコン膜１３は、例えば膜形成時の高周波電力を３００〜４００Ｗと低電力化して、ｐ型シリコン基板１の回路形成面に発生させる応力を引っ張り方向に制御したものである。窒化シリコン膜１４は、例えば膜形成時の高周波電力を６００〜７００Ｗと高電力化して、ｐ型シリコン基板１の回路形成面に発生させる応力を圧縮方向に制御したものである。
　
このようにして形成された窒化シリコン膜１３には＋７００〜＋８００ＭＰａ程度の引っ張り応力が存在し、窒化シリコン膜１４には−９００〜−１０００ＭＰａ程度の圧縮応力が存在するため、ｎチャネル導電型ＭＩＳＦＥＴのチャネル形成領域には引っ張り応力が発生し、ｐチャネル導電型ＭＩＳＦＥＴのチャネル形成領域には圧縮応力が発生する。この結果、第２図に示すように、窒化シリコン膜１３及び１４を被膜していない場合と比較して、ｎチャネル導電型ＭＩＳＦＥＴのドレイン電流は１０〜１５％向上し、ｐチャネル導電型ＭＩＳＦＥＴのドレイン電流は１５〜２０％向上した。
　
イ．周知例２：特開２００３−０８６７０８号公報
　上記周知例２には、図２、３０とともに、次の記載がある。
　
ａ．「【０００６】
【発明が解決しようとする課題】
近年の半導体装置においては、電界効果トランジスタの動作速度の高速化が進められており
【０００７】しかしながら、特開平１１−３４０３３７号公報のように、結晶の格子定数の異なる材料を格子整合させるようにエピタキシャル成長させると、結晶に生じるひずみのエネルギーが大きく、ある臨界膜厚以上の膜厚では、結晶に転位が発生するといった問題や、ＬＳＩ等の半導体装置の製造プロセスにおいて、一般的ではないシリコンゲルマニウムという材料の導入による新たな製造装置の導入に伴うコストの増加実用化は容易ではない。
【０００８】また、
相補型電界効果トランジスタは、電子をキャリアとするｎチャネル型電界効果トランジスタと、正孔をキャリアとするｐチャネル型電界効果トランジスタにより構成されるが、半導体装置の高速化の為には、ｎチャネル型、およびｐチャネル型各々の高速化を図ることが好ましい。
【０００９】また、特開平６−２３２１７０号公報においては、その対象となるトランジスタは、化合物半導体で作られるトランジスタであり、現在、LSIやDRAM等に、主として用いられているシリコン基板上に作られるトランジスタは考慮されておらず、また、その電界効果トランジスタは、nチャネル型のみで、応力の制御方向も一軸のみしか考慮されていないなど不十分なものであった。
【００１０】上述したように、ＬＳＩ等の半導体装置においては、トランジスタの高速化が必須となっているが、リソグラフィ技術も限界に近づきつつあり、微細化以外の方法による、ドレイン電流の向上も検討されているが、結晶欠陥や、製造装置の新規導入によるコストの問題などがあった。
【００１１】
本発明の目的は、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタのドレイン電流特性に優れた半導体装置を効果的に実現することである。
　
ｂ．「 【００１４】図２は、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示すグラフである。
【００１５】図２に示す結果は、Ｓｉ（００１）面上に、ドレイン電流が〈１１０〉軸に平行に流れるように形成されたトランジスタに対して応力負荷実験を行ったものである。なお、評価した電界効果トランジスタのゲート長は０．２μｍである。また、応力の方向は電界効果トランジスタのチャネルを流れるドレイン電流に対して平行方向のチャネル面内一軸応力（チャネルに平行な応力）と、ドレイン電流に対して直角方向のチャネル面内一軸応力（チャネルに直角な応力）であり、応力の符号は、プラスは引張応力、マイナスは圧縮応力を表す。
【００１６】図２において、ｎチャネル型電界効果トランジスタの場合、引張応力に対してドレイン電流が増加する（チャネルに平行な応力では約４％／１００ＭＰａ、チャネルに直角な応力では約２％／１００ＭＰａ）。
【００１７】一方、ｐチャネル型電界効果トランジスタの場合には、チャネルに直角な方に対してはドレイン電流は増加するが（約４％／１００ＭＰａ）、チャネルに平行な方向に対しては、ドレイン電流は減少する（約７％／１００ＭＰａ）ことを明らかにした。
【００１８】また、この結果から、チャネル面内の二軸応力の場合には、ｎチャネル型電界効果トランジスタでは、絶対値によらず引張応力に対してドレイン電流は増加し、逆にｐチャネル型電界効果トランジスタでは、絶対値の同じ二軸応力が作用した場合に、圧縮応力に対して増加すると考えられる。
【００１９】弾性変形内の議論では応力とひずみは比例関係にある。したがって、上述の実験結果で、例えば、ｎチャネル電界効果トランジスタに対してチャネルに平行に引張応力を負荷した場合に、ドレイン電流が増加したのは、チャネルを構成するシリコンの結晶格子が、応力負荷前に比べて、チャネル面内平行引張方向にひずんだ為、電子の移動度が増加したものと考えられる。」 
　
ｃ．「【０２０８】次に、本発明の第９実施例を図３０を用いて説明する。図３０は本発明の第９実施例である半導体装置の断面構造の模式図である。
【０２０９】この第１１実施例は、
応力制御膜１９の膜応力が引張応力で、応力制御膜３９の膜応力が圧縮応力である場合に、サイドウォール１６の膜応力が引張応力、サイドウォール３６の膜応力が圧縮応力となる組み合わせであることを特徴としている。
【０２１０】なお、応力制御膜１９、３９は主として窒化珪素からなる膜であることが好ましいが、それ以外であっても構わない。また、サイドウォール１６、３６は、主として窒化珪素からなる膜であることが好ましいが、酸化シリコン等との積層構造や、それ以外の材料であっても構わない。
【０２１１】さらに、
この第９実施例は、ｎチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、応力制御膜１９、３９及びサイドウォール１６、３６を用いる例である。
【０２１２】次に、この第９本実施例のである半導体装置の作用効果を説明する。
本発明の第９実施例によれば、第１実施例について説明したように、応力制御膜１９は引張応力、応力制御膜３９は圧縮応力であることから、ｎチャネル型、ｐチャネル型電界効果トランジスタの両方のドレイン電流を向上することができる。
　 
ウ．周知例３：特開２００２−２７０８２６号公報
　上記周知例３には、図１、４とともに、次の記載がある。
ａ．「【０００２】
【従来の技術】近年、シリコンＭＯＳトランジスタの高速化を図るため、これまでのＳｉ−ＳｉＯ2からなるＭＯＳ界面をチャネルとする従来型のトランジスタに代えて、Ｓｉ基板と格子定数の異なる材料膜をＳｉ基板上にエピタキシャル成長させることによってヘテロ界面を作製し、その形成した膜における水平方向の圧縮又は引っ張り歪みやバンド構造の不連続性を利用して、高移動度トランジスタを作成する技術研究が最近活発に行われている。」
　
ｂ．「【０００５】さらに、
ｎＭＯＳとｐＭＯＳとの両方を同時に作製する技術
ｎＭＯＳのチャネルは引っ張り歪みのあるＳｉ膜４３に、ｐＭＯＳのチャネルは圧縮歪みのあるＳｉＧｅ膜４２にチャネルを形成するようにしている。
　
ｃ．「【００２０】本発明の半導体装置は、図１（ｄ）に示すように、ｐ型Ｓｉ基板１上にｐ型にドーピングされた深さ１μｍ程度のｐウエル２と、ｎ型にドーピングされた深さ１μｍ程度のｎウエル３が形成されており、これらｐウェル２及びｎウェル３とは、埋め込み素子分離領域７により分離されている。
【００２１】ｐウェル２及びｎウェル３上には、エピタキシャルＳｉＧｅ膜４、エピタキシャルＣ添加Ｓｉ膜５、エピタキシャルＳｉ膜６がこの順に形成されており、ＳｉＯ2膜からなるゲート酸化膜８を介して、多結晶シリコン膜によるゲート電極１１が形成され、ｎＭＯＳ及びｐＭＯＳが同一基板上に形成されている。
【００２２】ｐ型Ｓｉ基板１上に成長したＳｉＧｅ膜４は、Ｓｉと同じ結晶構造をもつが、その格子定数がＳｉよりも数％大きいために水平方向に圧縮歪みが発生している。また、その上に成長したＣ添加Ｓｉ膜５は基板Ｓｉよりも格子定数が小さいために水平方向に引っ張り歪みが発生する。
【００２３】
ｎＭＯＳは引っ張り歪みをもつＣ添加Ｓｉ膜５にチャネルを形成することにより、電子の移動度を向上させ、ｐＭＯＳは圧縮歪みを内在するＳｉＧｅ層４中にチャネルを形成することにより、正孔の移動度を向上させることができる。
　
　以上、上記ア．〜ウ．に示されているとおり、ＣＭＯＳを製造する際に、ＮＭＯＳトランジスタのチャネル領域に引張応力を発生させるとともに、ＰＭＯＳトランジスタのチャネル領域に圧縮応力を発生させることにより、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両者においてドレイン電流を増加させ、高移動度のトランジスタとすること、は周知の技術と認められる。
　また、ＭＯＳトランジスタを含むＬＳＩの技術分野において、消費電力を低減するためにＰＭＯＳトランジスタとＮＭＯＳトランジスタを組み合わせたＣＭＯＳの形で利用することは、技術常識である。
　したがって、上記周知の技術及び技術常識を勘案すると、高移動度のＰＭＯＳトランジスタを形成する引用発明において、当該ＰＭＯＳトランジスタと同一基板上に、高移動度のＮＭＯＳトランジスタを同時に形成しようとすることは、当業者が容易に想到し得ることである。
　そして、引用例１には、高移動度のＮＭＯＳトランジスタの製法として、摘記した上記ｈ．に示されているように、ソースとドレインフィルムとして炭素を含有するシリコンを形成する以外は、引用発明の方法と同様の方法により、ＮＭＯＳトランジスタのチャネルに引張応力を生成することが記載されているから、引用発明において、高移動度のＮＭＯＳトランジスタを同時に形成するにあたり、ｐＦＥＴの製造方法である引用発明を構成するステップである、「ｐ型電界効果トランジスタ（ｐＦＥＴ）チャネルを基板内に形成するステップ」、「前記ｐＦＥＴチャネルに関連して、前記ｐＦＥＴ構造を基板上に形成するステップ」、「前記ｐＦＥＴ構造の領域をエッチングするステップ」、「前記ｐＦＥＴ構造の領域内に、前記基板の基礎格子定数と異なる格子定数を有する第１の材料を形成して、前記ｐＦＥＴチャネルに圧縮応力を付与するステップ」及び「前記ｐＦＥＴのソースおよびドレイン領域をドーピングするステップ」のそれぞれに対応するｎＦＥＴの製造工程である、「ｎ型電界効果トランジスタ（ｎＦＥＴ）チャネルを基板内に形成するステップ」、「前記ｎＦＥＴチャネルに関連して、前記ｎｐＦＥＴ構造を基板上に形成するステップ」、「前記ｎＦＥＴ構造の領域をエッチングするステップ」、「前記ｎＦＥＴ構造の領域内に、前記基板の基礎格子定数と異なる格子定数を有する第２の材料を形成して、前記ｎＦＥＴチャネルに引張応力を付与するステップ」及び「前記ｎＦＥＴのソースおよびドレイン領域をドーピングするステップ」を、引用発明に付加することは当業者が容易に想到し得たことである。
　
（２）相違点２について
　上記３．（３）のｃ．で検討したように、引用例２には、基板をエッチングして形成された窪みのみに選択的にエピタキシャル膜を成長させるにあたり、上記基板全面に第１の補助層を形成した後、上記第１の補助層の必要箇所のみを残してエッチング除去することにより、選択成長のマスクとすることが記載されており、上記第１の補助層は本願発明の保護膜に相当している。
　引用発明は、シリコン層１０にＰＭＯＳトランジスタのみを形成する方法であり、本願発明の保護膜を形成しなくとも、上記３．（１）ｌ．で確認したように、シリコンとゲルマニウムの合金は所定の箇所のみに選択的に成長するものであるが、上記（１）相違点１についてにおいて検討したように、引用発明にＮＭＯＳトランジスタの製造方法を組み込む際には、ＰＭＯＳトランジスタのリセスにはシリコンとゲルマニウムの合金を選択的に形成し、ＮＭＯＳトランジスタのリセスにはシリコンと炭素の合金を選択的に形成しなければならない。そして、異なる種類の合金を必要な箇所のみに選択的に形成させるために、選択成長用のマスクを利用することは常套手段であるから、引用例２に記載された、本願発明の保護膜に相当する第１の補助層を基板全面に形成し、必要な箇所のみを残してエッチング除去する工程をＰＭＯＳトランジスタとＮＭＯＳトランジスタの製造工程のそれぞれに導入すること、つまり、引用発明において、「前記第１の材料は、前記ｎＦＥＴ構造および前記ｐＦＥＴ構造を覆って保護層を配置し、前記ｐＦＥＴチャネルのソースおよびドレイン領域内に、前記第１の材料を成長させることにより形成され」るようにするとともに、「前記第２の材料は、前記ｐＦＥＴ構造および前記ｎＦＥＴ構造のソースおよびドレイン領域を覆って保護層を配置し、前記ｎＦＥＴチャネルのソースおよびドレイン領域内に、前記第２の材料を成長させることにより形成され」るようにすることは、当業者が容易になし得たことである。
　
（３）判断についてのまとめ
　上記（１）、（２）で検討したとおり、引用発明において、上記相違点１、２に係る構成とすることは、当業者が容易に想到し得たことである。
　
第３．むすび
　以上のとおり、本願発明は、周知の技術及び技術常識を勘案することにより、引用発明と引用例１、２の記載に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。