(57)【要約】本発明の高速信号伝送システムは、ＧＨｚ帯以上の高速なＬＳＩチップと信号のやり取りをするチップ外線路にディジタル高速信号を通すことを目的とする。本発明の高速信号伝送システムは、受信情報をフィードバックし、送信側で遺伝的アルゴリズムに基づき波形調整する回路の挿入、トランジスタキャリアのポンプアップ、ポンプダウンを自動的に行うデバイス構造、トランジスタから出て行く配線の伝送線路化、回路のコモン電源を排除した構成を採用する。
2003090374.tif 000002
【特許請求の範囲】
【請求項１】
高速信号伝送システムにおいて、
線路の信号伝送に対する不具合を波形分析回路により分析検出して送信波形を整形する調整回路が出力端に付加されていて、受信端の波形が良好となるように該調整回路が調整されることを特徴とする高速信号伝送システム。
【請求項２】
前記調整回路が確率的探索手法により調整されることを特徴とする請求項１記載の高速信号伝送システム。
【請求項３】
前記確率的探索手法が、遺伝的アルゴリズム、山登り法、焼き鈍し法、枚挙法、進化政略、タブーサーチ法のいずれか、あるいはこれらの組み合わせであることを特徴とする請求項２記載の高速信号伝送システム。
【請求項４】
前記線路は送端から終端まで特性インピーダンスで整合させ、受信端のセンスアンプは送信波形と全反射波形の合成を受信し、全反射波形が再び送信端から再反射して発信されないよう送信端側に終端抵抗が挿入されていることを特徴とする請求項１記載の高速信号伝送システム。
【請求項５】
高速信号伝送システムにおいて、
線路の送端または終端側の一方で基準電位を確認するため電源またはグランドへの接続を有するが、該基準電位を確認した送端または終端側と反対側の終端または送端では電源またはグランドへの接続を有さないことを特徴とする請求項１記載の高速信号伝送システム。
【請求項６】
前記システムの電力供給線は電源・グランドペア線路となっており、それぞれの最小論理要素、メモリ要素回路の１要素回路あたり、１専用ペア線路で接続されていることを特徴とする請求項５記載の高速信号伝送システム。
【請求項７】
前記終端のセンスアンプが、１０ｆＦ以下のゲート容量をもつＭＯＳ・ＦＥＴで構成されることを特徴とする請求項５記載の高速信号伝送システム。
【請求項８】
前記線路はＴＥＭモードが維持される構造となっていることを特徴とする請求項５記載の高速信号伝送システム。
【請求項９】
前記線路は、空気中に電磁波がもれる構造にあっては、その部分の実効誘電率が内部誘電体誘電率に整合するよう高誘電率材料がコーティングされる構造であることを特徴とする請求項５記載の高速信号伝送システム。
【請求項１０】
前記線路は、ペアコプレーナ、スタックトペア、ガードスタックトペア、ガードコプレーナ構造のいずれかであることを特徴とする請求項５記載の高速信号伝送システム。
【請求項１１】
前記線路が複数ビットで構成されるときは全線路に渡って、物理構造が相対的に同じで、等長配線長さとする構成とし、並行な等長配線を基本とし、ファンアウト配線を等長とするため円弧状の配線を用いることを特徴とする請求項５記載の高速信号伝送システム。
【請求項１２】
前記線路のドライバ回路およびレシーバ回路はＳｉまたはＳｉＧｅのＭＯＳ・ＦＥＴ、またはＧａＡｓのｎチャネルＭＥＳ・ＦＥＴでグランド接続のない差動出力と差動入力回路、ショトキー高速バイ  ポーラ差動回路またはバススイッチ回路で構成されたことを特徴とする請求項５記載の高速信号伝送システム。
【請求項１３】
すべてのトランジスタに相補的におなじＭＯＳ・ＦＥＴ、ＭＥＳ・ＦＥＴあるいはバイポーラトランジスタの内のいずれかの構造のバラクタを配置した構成であることを特徴とする請求項１２記載の高速信号伝送システム。
【請求項１４】
前記相補動作する素子の共通ウエルを電気的に浮かせる構成にすることを特徴とする請求項１３記載の高速信号伝送システム。
【発明の詳細な説明】
技術分野
この発明は、ディジタル信号のクロック周波数がＧＨｚ帯以上の高速なＬＳＩチップのＬＳＩの信号処理をスムーズにする要求に対応し、該高速なＬＳＩチップと接続され、上記ＬＳＩチップと信号のやり取りをするチップ外線路において、ＬＳＩのクロックと整合した入出力回路（以下、Ｉ／Ｏという。）のバンド幅を確保すること、すなわちバンド幅を整合させてチップクロックとＩ／Ｏバスの伝送クロックを同じにする技術に関する。
背景技術
近年ＬＳＩチップを動作させるためのクロック周波数はＧＨｚ帯に達するが、この信号のやり取りをするチップ外線路の周波数は最高でも５３３ＭＨｚ（Ｒａｍｂｕｓプロトコル）に過ぎず、信号をＬＳＩに取り込むバンド幅がＬＳＩの要求に対して不足している状態である。ＬＳＩの信号処理をスムーズにするため、ロジックチップでもメモリチップでもキャッシュメモリを埋め込んでバンド幅不足に対応しているが、大きなキャッシュメモリ面積を必要とするだけでなくアドレス計算が余分となりアーキテクチャも複雑になる。
もしＬＳＩクロックと整合したＩ／Ｏバンド幅の確保ができれば、キャッシュメモリが不要でアーキテクチャの単純なシステムとなる。チップＩ／Ｏは本質的にチップの中の処理ビット数と同じであることがディジタルシステムの基本であり、バンド幅を整合させるにはチップクロックとＩ／Ｏバスの伝送クロックが同じでなければならない。今後ＧＨｚ帯へ突入する時代にあってバスクロックの改善は急務である。バスの基本構成である伝送線路がその特性を有していてもＧＨｚ帯クロックは通らない。すなわち、ドライバ・レシーバとそれを包むパッケージ構造の全てが高速信号を通すための用意が成されて初めてＧＨｚ伝送ができることになる。
一方、チップ内の未来を予測すると、Ｉｎｔｅｌは２００１  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ（２００１．６  Ｋｙｏｔｏ）でゲート長２０ｎｍのＭＯＳ構造を発表し、２０ＧＨｚディジタル信号を処理できるとしている（２００７年に実現できると予測）。しかし、２０〜５０ＧＨｚのディジタル信号を１０ｍｍ角のチップ内配線で通すためにはＲＣ充放電回路による考え方を脱却した新たな発想による構成が必要である。すなわち、システム全体に渡ってユニファイな環境にするには根本的に考えを新たにしたシステム構築が必要である。
発明の開示
本発明の課題は、できるだけ従来のシステム構成と部品構成を肯定しながら、クロック周波数がＧＨｚ帯以上の高速なＬＳＩチップと接続され、上記ＬＳＩチップと信号のやり取りをするチップ外線路に数＋ＧＨｚの帯域のディジタル高速信号を通す（伝送する）伝送システムを実現することである。
上記問題を解決するために、本発明は、トランジスタキャリアのポンプアップ、ポンプダウンを自動的に行うデバイス構造、受信情報をフィードバックし、送信側で波形調整する遺伝的アルゴリズム等の確率的探索方法により調整される回路（以下、遺伝的アルゴリズム回路等という。）の挿入、トランジスタから出て行く配線の伝送線路化、回路のコモン電源を排除した構成を作ることを提案する。すなわち、ＧＨｚ帯パルスシグナル伝送においては、回路や線路にパルス的エネルギが動く過程（電荷Ｑが変化する過程）をできるだけ制限しないようにすること、かつ、反射を引き起こす不連続点をなくすことが求められる。
すなわち、この発明の高速信号伝送システムは、クロック周波数がＧＨｚ帯の高速なＬＳＩチップと接続され、送端、終端等の電子回路全体に渡るトランジスタの論理、メモリ回路などを差動入力、差動出力で構成し、かつ分岐配線がない、上記ＬＳＩチップと信号のやり取りをするチップ外線路を有する高速信号伝送システムにおいて、上記チップ外線路の送端または終端側の一方で基準電位を確認するため電源またはグランドへの接続を有するが、該基準電位を確認した送端または終端側の反対側の終端または送端では電源またはグランドへの接続を有さないことを特徴とする。さらに、前記システムの電力供給線は電源・グランドペア線路となっている構造で、それぞれの最小論理要素、メモリ要素回路の１要素回路あたり、１専用ペア線路で接続されていることを特徴とする。
また、この発明の高速信号伝送システムは、クロック周波数がＧＨｚ帯の高速なＬＳＩチップと接続され、送端、終端等の電子回路全体に渡るトランジスタの論理、メモリ回路などを差動入力、差動出力で構成し、かつ分岐配線がない、上記ＬＳＩチップと信号のやり取りをするチップ外線路を有する高速信号伝送システムにおいて、前記終端にＭＯＳ差動センスアンプが接続されると共に、経路の信号伝送に対する不具合を波形分析回路により分析検出して送信波形を整形することによって受信波形がセンスアンプに正しく伝わるようにする調整回路が出力回路に付加されていて、該調整回路が確率的探索方法により調整されることを特徴とする。さらに、前記センスアンプが、１０ｆＦ以下のゲート容量をもつＭＯＳ・ＦＥＴで構成されることを特徴とし、前記確率的探索方法が、遺伝的アルゴリズム、山登り法、焼き鈍し法、枚挙法、進化政略、タブーサーチ法のいずれか、あるいはこれらの組み合わせであることを特徴とする。
さらに、前記確率的探索方法により調整される回路を経由して差動出力された伝送線路はすべての送端から終端まで特性インピーダンスで整合させ、前記センスアンプは送信波形と全反射波形の合成を受信し、全反射波形が再び送信端から再反射して発信されないよう送信端側に終端抵抗が挿入されていることを特徴とする。
また、前記接続線路（信号伝送線路、電源・グランドペア線路）はＴＥＭモードが維持される構造とされていることを特徴とし、前記線路は、空気中に電磁波がもれる構造にあっては、その部分の実効誘電率が内部誘電体誘電率に整合するよう高誘電率材料がコーティングされる構造であることを特徴とする。さらに、前記伝送線路は、ペアコプレーナ、スタックトペア、ガードスタックトペア、ガードコプレーナ構造のいずれかであることを特徴とする。
また、前記回路が複数ビットで構成されるときは全線路に渡って、物理構造が相対的に同じで、等長配線長さとする構成とし、並行な等長配線を基本とし、ファンアウト配線を等長とするため円弧状の配線を用いることを特徴とする。
さらに、ドライバ回路およびレシーバ回路の能動素子はＳｉまたはＳｉＧｅのＭＯＳ・ＦＥＴ（電界効果トランジスタ）、またはＧａＡｓのｎチャネルＭＥＳ・ＦＥＴであり、グランド接続のない差動出力と差動入力回路、ショトキー高速バイポーラ差動回路、またはバススイッチ回路で構成されたことを特徴とし、すべてのトランジスタに相補的におなじＭＯＳ・ＦＥＴ、ＭＥＳ・ＦＥＴ、バイポーラトランジスタ構造のバラクタを配置した構成であることを特徴とする。またさらに、上記の場合の共通ウエルを電気的に浮かせる構成にすることを特徴とする。
発明を実施するための最良の形態
本願発明をより詳細に説明するために、添付の図面に従ってこれを説明する。
・ＬＳＩチップのＩ／Ｏドライバ・レシーバ回路構成
先ず本発明の信号のやり取りをする回路を示すと、図２のようになる。ここでは差動出力を可能とするドライバ１とレシーバ２の構成が記述されている。送端側はグランド接続３があるが、レシーバ端４にはグランド接続が無いことが従来と大きく異なる。なお、図２において、信号伝送線路は、模式的に分かり易くするため同軸線路で表示されているが、実際は図１０に示されるようなペア線路（平行２線）である。以下、図５，図６，図１４，図２１，図２４，図２５，図２６においても同様である。
まず、高速に動作するときの現象の予備知識として、電磁気学的概念を説明する。
一般に信号としてのパルスとは多数の正弦波の高調波を含んだ合成波である。パルスのクロック周波数を基本波（エネルギ率約８２％）とすると、約９％のエネルギを持つ３倍高調波、約３％のエネルギを持つ５倍高調波、２％のエネルギを持つ７倍高調波、１％のエネルギを持つ９倍高調波、さらに奇数倍で小さなエネルギを持つ高調波の合成である。エネルギ的に問題のある高調波を安全サイドで見ると、パルスのクロック周波数に対して１桁高い周波数までの問題を論じるべきである。すなわち、例えば２ＧＨｚのパルスに対して２０ＧＨｚの伝送帯域がないとパルスに波形歪みが生じる。また、同じパルス周波数でも立ち上がり時間ｔｒ（立下り時間ｔｆ）が急峻なほど、高次高周波のエネルギが高く、立ち上がり時間から伝送に必要な帯域の周波数ｆを想定すると、ｆ＝０．３５／ｔｒ、またはｆ＝０．３５／ｔｆとなる。これをパルス実効周波数と名づける。当然のことながら、この伝送帯域にはパルス実効周波数が含まれている。
電磁波速度で伝わる正弦波エネルギが波の節目となる伝送距離に対して共振を起こすことはよく知られている。最小節目は１／４波長（λ／４）である。前述の高次高調波の共振が起こると、その正弦波の伝達コンダクタンスが∞（無限大）、すなわち抵抗が０になり、他の正弦波の有限なコンダクタンスと大きく異なって伝達する。すなわち、増幅されたことになる。極端な場合数％のエネルギを持つ高調波が基本波と同じエネルギを持って伝達し、パルス波形が大きく乱れると同時に、電磁放射の原因となる。
前述のＩｎｔｅｌのＣＰＵの場合は、クロック周波数２０ＧＨｚの９倍高調波までを問題にする。これは、１８０ＧＨｚという正弦波である。比誘電率εｒ＝４の場を伝送する線路の電磁波速度は１．５×１０８ｍ／ｓとなるため、１８０ＧＨｚの１／４波長λ／４＝２１０μｍとなる。従って、上記共振を避けるため、ＬＳＩチップの中の配線長は２１０μｍ以上に這わすことができない。もし必要な場合はリピータ回路を挿入しなければならない。現実的にも、ＲＣ充放電による遅延で問題となる配線長はこれ以下であり、該高調波成分を通すためにＬＳＩチップの中のグローバル配線は全て高周波に耐えうる伝送線路としなければならないことになる。
ＬＳＩ設計の一般論として配線長の分布は、図１のようになっている。長い配線はＬＳＩの機能ブロック間のいわゆるグローバル配線といわれるものである。東京工業大学の益一哉は図１のように伝送線路にする必要がない部分（集中定数回路部分）と伝送線路にしなければならない部分（分布定数回路）を分離すると提案している。本発明も、この提案の範囲に存在させることが現実的である。長い配線を必要とする回路構成はＬＳＩの中の１０％であると想定して、本発明の高周波における問題発生の対応策を説明していく。
ドライバのパルス状の出力信号を得るためにはスイッチと電源が必要である。ところが電流の流れていない状態から瞬時に大量の電流が流れる状態になれば、その電流遷移勾配ｄｉ／ｄｔは急峻になり、ｖ＝Ｌｓ（ｄｉ／ｄｔ）なる電圧（Ｌｓ；寄生インダクタンス）が発生し、電源Ｖｄｄが瞬時にこの電圧ｖ分だけ低下する（Ｖｄｄ−ｖ）。クロック周波数が１桁向上するということは、同じ配線構造では、ｖが１桁大きくなることに相当する。回路中の寄生インダクタンスＬｓを概算すると配線長さ１０μｍで１０ｐＨとなる。従来、１０ｐＨをよしとした回路であるとするならば、周波数を１桁向上させるには１ｐＨ、すなわち配線長さは１μｍとしなければならないことになる。あるいは、１０μｍ配線を保つためにはＬｓ＝０．１ｐＨにするか、もしくは電流を一定にしなければならないが、これらは集中定数回路的設計では到底不可能なことである。しかしこれは分布定数回路では可能なこととなる。今、具体的な回路で考えてみる。
ＧＨｚ帯の信号立ち上がりｔｒ＝１０ｐｓ以下にしたとき、パルス実効周波数が３５ＧＨｚ以上となるため、従来回路では全く動作しない。すでに歴史のあるＥＣＬ回路を使用したカレントスイッチ型ドライバはこの問題を排除するためのものである。しかしこれも全く用を成さない。これを実現する図２の回路はＥＣＬに代わってｎ−ＭＯＳ１段で作った差動回路である。なお、ＣＭＯＳで構成した同様の他の実施例が図２４に示される。図２４においても、レシーバ端のバイパスキャパシタはレシーバのゲートと分離しているのでグランドに落ちていない。
通常、ドライバの前段はラッチが存在し、フリップフロップ回路である。この回路は差動出力端を必然的に持つため、ドライバへの入力信号は相補的に配置されたｎ−ＭＯＳで差動スイッチを比較的簡単に作ることができる。トランジスタを多く配置した回路はｐｎ接合容量がトランジスタの数だけ多くなり、重畳した瞬時電流を多く流すことになるだけでなく、信号切り替え時これを放電させる必要があり、スイッチング動作の遅れを誘発する。これを防止するドライバ回路は図２のように最小のトランジスタ数で構成しなければならない。このトランジスタに直列につながった抵抗ＲＥ（３）は、ｐｎ接合容量を誘発する原因になる拡散抵抗は使用しないで、タングステンまたはモリブデンやそのシリサイドなどからなる金属膜抵抗が望ましい。
図２のレシーバは論理回路図として表現されているが、ドライバ回路と同じ回路でよく、受信差動信号は差動レシーバのゲートで受け、この部分でグランドにつながっていないことが特徴である。なお、その詳細は、後述する。
この回路の有用性をシミュレーションで確認しよう。図３がｔｒ＝ｔｆ＝１０ｐｓ（３５ＧＨｚのパルス実効周波数）における本発明のドライバ回路で、電源電圧Ｖｄｄ＝２Ｖ、伝送線路電圧０．０５Ｖ（受信端は全反射のため、０．１Ｖ）に設定した。そのシミュレーション結果を図４に示す。Ｒ８，Ｒ９（５，６）は受端整合抵抗５５Ω、Ｒ１、Ｒ２、Ｒ３（７，８，９）はトランジスタオン抵抗５００Ωである。Ｕ１、Ｕ３とＵ２、Ｕ４は差動トランジスタのスイッチ動作を表現したものである。シミュレーション回路のオン抵抗０．００１Ω、オフ抵抗１ＭΩである。トランジスタ寄生容量を設定するため、Ｃ４，Ｃ５，Ｃ６，Ｃ７の１０ｆＦを併設した。伝送線路１０はＬＳＩ内で制御可能な適切と思われる５０Ωの特性インピーダンスとし、比誘電率εｒ＝４の絶縁物で囲まれた線路で３ｍｍ線路長に相当する遅れ２０ｐｓを設定した。差動ゲートに入力されるとして、それぞれ５ｆＦのゲート容量を付加した。電源・グランドペア線路の特性インピーダンスを信号線寸法より太いとして、１５Ωに設定し、７．５ｍｍの遠方から供給すると考えた。チップ内に散りばめられたバイパスコンデンサを２０ｐＦとした。ここでＬ１はバイパスコンデンサの寄生インダクタンスで、容量が小さいため、対抗電流パスが短いとし、１ｐＨとした。差動信号は図２のようにシングルエンド的に取り扱うが、シミュレーションで、このようなツールが無いため、２対の対電源、対グランドとの伝送線路と表現した。
受信端の信号電圧振幅が０．１Ｖ（１１）と非常に低いが、差動入出力では充分検出可能な電位差であるとした。伝送線路のチャージ、ディスチャージの間定電流を流すことになるが、その電流を小さくし、低電力を意識した設定となる。この設定では２００μＡ（１３）となり、１ドライバ当たり、１遷移あたり２Ｖ×２００μＡ＝４００μＷの消費となる。相対的に大きな消費電力であり、ＬＳＩ当たり１０％程度に止める設計のグローバル配線とすることがガイドラインとして必然的に出てくる。
このような高周波数でもシミュレーションではほぼ定電流が維持され、ほとんど問題がない。トランジスタのゲート容量１０ｆＦで電流インデント（スパイク状の変化）が現れるはずであるが。全く見えていないのは相補的に存在するからである。これが後述の図４の説明である。２個の直列ｎＭＯＳのドレイン、ソースの電圧依存によるスイッチング時定数τの変化はほとんど電圧差がないため無視できる。
伝送線路におけるチャージ、ディスチャージの期間（２ｔｐｄ）の間に次の出力信号の遷移が訪れると、波形が乱れるため、３ｍｍの配線長では２ｔｐｄ＝４０ｐｓとなり、これ以下の周期をもつ周波数は問題となる。すなわち、４０ｐｓは、周波数に換算すると２５ＧＨｚであるので、パルス周波数２５ＧＨｚで動作可能な回路が提案できたことになる。ちなみに配線を１．５ｍｍに抑えれば５０ＧＨｚとなる。
ドライバ周辺の本発明の提案は、
（１）差動ドライバは１段のトランジスタ、あるいは１段のトランジスタの並列回路で構成されていること。
（２）差動ドライバの並列回路あるいは差動ドライバに接続する調整回路が、遺伝的アルゴリズムで最適化される構成であること（後述）。
（３）電源・グランドはペア伝送線路であること。
（４）電源に対するグランドの相補電流（一般にリターン電流と呼んでいるが、誤解を招く言葉のため、相補電流と呼ぶ）を流すため、ドライバ端にバイパスコンデンサが設けられていること。
（５）差動信号はシングルエンド的伝送線路構造（図２）で取り扱い、一般的なグランドを基準とした差動でない構成。
（６）整合終端をシングルエンド伝送線路の特性インピーダンスと同じ値とし、その中点を基準グランドにして電流パスとする構成。
（７）波形分析用回路を受信側に配置し、波形調整回路は終端抵抗とドライバの間に設置されている構造。
（８）差動ドライバを同じウエル構造の中に設け、それぞれのチャネル（ＭＯＳ・ＦＥＴの場合）、ベース（バイポーラトランジスタの場合：この場合は共通コレクタ構造）にして、内部蓄積電荷の反転信号による相補的利用を考えた構成。を特徴とする。
（８）は図３のＣ４，Ｃ５，Ｃ６，Ｃ７の蓄積電荷を反転時に再利用するという意味であり、図４のシミュレーション結果のインデントピークを治めることができる。同じウエル構造内では、同じ寸法のトランジスタの特性はアンバランスになりにくく、全く同じ量のチャージのポンプアップ、ポンプダウンができる。
（８）の作用を実現するトランジスタ断面構造の一例を記載すると、図５のようになる。
差動ドライバトランジスタは同一ウエル構造の中にある。それぞれのゲート電位に吸い寄せられたチャネル電荷（ｎＭＯＳでは電子は少数の誘起伝導キャリアであるが、ホールはウエル内の多数キャリアでチャネルとはいえないが、高ホール密度をチャネルと仮に呼ぶ）が相補入力信号で開放されたとき、隣接トランジスタの吸引が起こるときであり、高速なキャリア交換が行えることになる。また、電荷の再利用による電力の節約にも大きく寄与する。
バイポーラトランジスタでは図６のような断面構造が考えられる。ベースの蓄積少数キャリアのコレクタ側への引き抜きが共通コレクタ電極で強調されるとともに、空乏層電荷の相補的増減を共通コレクタが補償する。エミッタの引き抜きは従来と変わらないため、ＭＯＳにおける効果より、少ないが、大きな高速動作を可能とする構造であり、電荷再利用で電力も低減できる。
ここで、上記キャリアポンプアップ・ポンプダウンによる高速動作とトランジスタの構造原理の詳細な説明をする。
トランジスタが高速に動作しない最も大きな理由は、トランジスタ遷移直前に存在している蓄積電荷を放出し、新たな状態にしたがった蓄積電荷分布に納めるための電荷供給をするのに時間が掛かるという事にある。電源グランドはチップ内にバイパスコンデンサがサポートされていても、本質的に受動的なものであり、能動的な変化をするトランジスタの電荷供給、放出を積極的に助けるものではなく、トランジスタ蓄積電荷（容量成分）による瞬時電流増大で、電源電圧低下、グランドレベルの上昇が起こり、瞬時電流が制限される。また一般にバイパスコンデンサはトランジスタに隣接していないため、緊急に必要とする電荷供給策となりにくい。この問題を図２７のｐＭＯＳトランジスタ構造でもって説明する。
ｐＭＯＳトランジスタの電極の電圧がベースＢ＝ドレインＤ＝ソースＳのときを基準電位とし、基準ソース電位に対してゲートＧにマイナス電位がかかるとゲート絶縁物直下のｎ−チャネル（チャネル層領域）は反転しホールが誘起され図２７のような構成となる。ゲート電位と反転層電位の間に電荷が対峙してＣｏｘが形成される（この場合の反転層の電荷はホールである）。反転層の下には空乏層が発生し、ここでも電荷が対峙しているため、Ｃｉが存在する。反転層によるウエル構造の電位分布で空乏層の下にＣｂも発生する。これらの全容量をＣｍｏｓと呼ぶことにする。電圧の上昇と共にこの状態は弱められ、電荷がどんどん離散していく。この様子を横軸をゲート電圧、縦軸をＣｍｏｓとすると図２８のような関係が描ける。反転層が無くなり、空乏層のみとなったときが電荷量が最も少なくなる。すなわち、この場合のトランジスタは電圧に依存する二端子型の可変容量素子とみなせる。
さらにゲート電位をプラス側に上昇させるとチャネル層領域に蓄積電荷（この場合ゲート直下の層は電子）が貯まる。当然、ホールが貯まっていた時と同じ蓄積電荷量となり、容量は増えてＣｏｘに戻る。このＣｏｘの値は
Ｃｏｘ＝εｏｘＳ／ｔｏｘ
となる。ここでεｏｘはゲート絶縁物の誘電率、Ｓはチャネル面の面積、ｔｏｘは絶縁物厚みである。図２８のＣｍｏｓの最低値をＣｍｉｎとすると、ゲート電圧の反転（Ｖｓｗｉｎｇ）で、Ｑｔｒａｎ＝２Ｖｓｗｉｎｇ（Ｃｏｘ−Ｃｍｉｎ）の電荷量を電源から注入しなければならない。電荷の反転をさせるため、２倍という係数がついている。これはトランジスタ出力電荷とは関係の無い、トランジスタ自身を動作させるためのエネルギといえる。
今、信号電圧０．５Ｖ、Ｃｍｏｓ＝５ｆＦ、Ｃｍｉｎ＝２．５ｆＦとし、ゲートに入力される信号の遷移時間（立ち上がりまたは立下り時間）を２５ｐｓとすると、遷移に伴う電荷量Ｑｔｒａｎ＝１．２５ｆＣとなり、遷移電流ｉｔｒａｎ＝５０μＡが２５ｐｓの間流れ、これがトランジスタ駆動のために余分に必要となる。信号遷移のたびにこのエネルギは瞬時に吸収放出しなければならず、多くのトランジスタが集合している回路中では少しでも電源グランドの状態が悪ければトランジスタ能力も発揮できない事になる。
電源グランドの電圧は静的なもので、５０μＡの電流を瞬時に流すとその線の寄生インダクタンスで電源電圧の降下やグランドレベルの上昇となることはすでに述べた。トランジスタの動作に必要な電荷を強制的にポンプアップ、ポンプダウンする回路がトランジスタの高速スイッチをサポートするために必要である。ＣＭＯＳ論理回路でもメモリ回路でも差動出力端子を備えるものが多い。ここでは入力信号はすべて差動で受けられる回路とする。基本回路に図２９のようなｎＭＯＳトランジスタとバラクタの構成で説明する。２つのｎＭＯＳトランジスタとバラクタは全く同じ寸法構造のもので、相補的に駆動されるものである。
図２７のＰＭＯＳトランジスタをベースとしてＣＭＯＳトランジスタと同じ寸法のバラクタ（ＦＥＴのソース電極とドレイン電極を接続した２端子の回路素子）を設計すると図３０のようなＣＭＯＳトランジスタと似た構造で相補的な特性を持つバラクタが得られる。これから判明するように相補的な差動信号でＭＯＳトランジスタが電荷を必要とする時、ゲートの与えられた電圧変化で図３１、３２のようにバラクタの容量が減少し容量減少分に相当する電荷が、すなわち、ＭＯＳトランジスタが必要とする電子かホールを放出する。これがソースまたはドレイン電極から流れ込む事になり、瞬時にＭＯＳトランジスタの遷移時に必要な蓄積電荷分を充足する事になる。ＭＯＳトランジスタが電荷を放出しなければならないとき、同じバラクタが電荷を必要とする時であり、積極的にこれを吸収する事になり、蓄積電荷を再利用できるという電力消費を抑制する良い回路が出来上がる。
バラクタ、トランジスタ、またはＣＭＯＳ・ＦＥＴのスイッチタイプドライバでは、相補動作する素子の共通ウエル内で＋，−電荷の高速交換が行われるので、共通ウエルを電気的に浮かす（ＧＮＤや電源に接続しない）ことが望ましい。しかし場合によっては、雑音の低減等のために動作速度を犠牲にして共通ウエルをＧＮＤや電源に接続する場合も存在する。
図７にレシーバ端回路の例を示す。差動レシーバトランジスタのｎ１，ｎ２（２１，２２）は反転信号入力のため、図５や図６と同様に、共通ウエル構造や共通コレクタ構造（バイポーラを採用した場合）をとれば高速動作が可能である。ｎ３，ｎ４，ｐ３はスタティックなトランジスタのため、従来回路で充分である。ｎ１，ｎ２の反転動作を利用してバラクタを、図５と同様にして、図６のようにセットにすればよく、これで高速動作と省電力動作が可能となる。ｐ１と左のバラクタ、ｐ２と右のバラクタが同じウエル構造の中にあればよい。
引き続き配線構造を図８に示す。入力信号がペア伝送線路、出力線路も伝送線路、電源グランドペアも伝送線路（上層）（いずれもペアコプレーナ線路）であることが重要な設計ポイントであり、差動入力でペアになったトランジスタが同じウエル構造の中にあることも他の重要ポイントである。
電源グランド層は二点鎖線で示したように３層目にそれぞれのトランジスタアレーに沿ってペアコプレーナ線路として組まれている。これを分かりやすいように断面構造で示したものが図９である。
先ず、上部電源グランドのコプレーナ線路（３０）の断面を注目する。電源・グランドのカップリングを強くするため、アスペクト比ｔ／ｗ≧１．５が望ましい。対抗面を増やすことで電源グランドとのカップリングが強くなり、電磁界の外部への漏れを小さくするためである。次に、上部電源グランドペア層内でのカップリングを強くするため、対抗面電磁界のフリンジができるだけ層に渡って交叉しないようにする、すなわち、クロストークを避けるため、ｄ＜ｈの条件を満たす必要がある。第３に、これもフリンジの影響を避けるため、ｓ／ｄ≧１．５にする必要がある。同様のことが全てのペアコプレーナ線路（信号線、クロック線）で実現するべきである。ドライバやレシーバ構造はもちろん、数ＧＨｚ以上のクロック周波数で動作するＬＳＩの論理やメモリトランジスタの結線は全てこの構造にすることが望ましい。もちろんこの配線ルールは好ましくはチップのグローバル配線すべてに渡って適用されることはいうまでも無い。
図２に一例を示すように、ドライバの出力は主線路バスを通り伝送線路に至る過程で、ペア線路はいかなる場所でもコモングランドに接続せず、グランドとは抵抗を介した独立した線として存在する。これによる効果は、ペア信号線間が相補的にスウィングし、差動アンプレシーバに有効な最大振幅が得られることにある。更なる効果は伝送線路の電磁界の乱れが最小になり、波形が乱れないとともに寄生インダクタンスと寄生キャパシタンスを最小にする回路となることである。
ここで重要な点は、信号線用のグランドは信号線と一対のもので、グランドとはいえないため、コモンにつながないことである。他の信号とレベルを合わせるため（バイアス差がないように）、一箇所でグランドに落とすが、これも厳密な意味では不要である。１箇所に限定したのはグランドに存在する相補電流が別のグランドループを通ってブランチになることを防止するためである。これをループ電流とか渦電流と呼ぶならば、この電流がＥＭＩ発生の原因になるもので、本発明はこの現象を防止することを特徴とするものである。
例えば、マイクロストリップ線路の場合、マイクロストリップ線路はコモングランドに対してストリップ線路が誘電体を介して配線される構造であり、ストリップ線路とコモングランド間の電磁界分布がコモングランドを介して他のストリップ線路とも結合し、他のストリップ線路に干渉を与えてしまう。しかし、この発明の信号線用のグランドは信号線と一対のもので、コモングランドと切り離されているので、基本的に上記のようなコモングランドを介して他の信号路に干渉を与えることはない。これがコモングランドと切り離した信号線用のグランドを設けたことの効果である。この発明において、電界磁界の広がりの中心がペア伝送線路（信号線と信号線用グランドライン）の断面中心となる。
図３８に示される、送端終端のみをグランドに落としたＦＥＴ１個の基本スイッチ回路を用いたシミュレーション結果を図３９に示す。図３９において、図３８の送信端１０１の波形１０３が図３８の受信端１０２では、その波形１０４が終端抵抗とＦＥＴオン抵抗の分圧で出力振幅は下がっておりＦＥＴの容量でスパイクは出ているが、１ＧＨｚパルスは通っていることがわかる。ただし、伝送線路（Ｔ２）のグランドをどうするかが検討課題として残る。
次に、２３０ｍｍ線路長（ライン／スペース＝１／１、特性インピーダンス約５０Ω）のマイクロストリップ線路ＭＳＬとスタックトペア線路ＳＰＬのＳパラメータ実測を行い、１ＧＨｚにおいて両回路ともに入力サイドでグランドに落としたのみで、出力サイドは１０ＭｅｇΩの抵抗を入れて浮かせたシミュレーション解析結果を図４０，図４１示す。図４０において、２Ｐｏｒｔという回路部品１０５に実測Ｓパラメータを入力しており、材料はＦＲ−４、ＢＴレジン、テフロン（登録商標）である。
図４１において、送信波形１０６が受信波形１０７，１０８，１０９となることが示される。これより、伝送線路Ｔ２がたとえ浮いていても、上記線路のシミュレーションからマイクロストリップ線路ＭＳＬとスタックトペア線路ＳＰＬのいずれの場合も１ＧＨｚの波形は通ることが示され、入出力のいずれか１箇所でグランドを落とせばよいということが判明する。
前記回路に用いられる伝送線路の構造を示すと図１０のようになる。２対づつ記述されているが、隣接ペア線路との距離はペア線路自身のスペースを基準にして、２倍以上のスペース（２Ｓ）を有することがペアコプレーナと、スタックトペアのルールである。ガードコプレーナ線路とガードスタックトペア線路はペア線路自身のスペースを基準にして１倍以上のスペース（Ｓ）で隣接配線スペースを設計できる。ガード付き線路の利点は伝送線路の特性インピーダンスを下げ、適切な設計範囲にすることができる。
ＴＥＭ波伝送条件を守るため、伝送線路は均質な絶縁材料で囲まれていなければならない。その範囲はペアコプレーナとスタックトペアでは導体外周から実効的電磁界の広がりと同等の２ｓの広がり（図１０）であり、ガードコプレーナとガードスタックトペアでは実効的電磁界がガード内に留まるため、ｓの広がりである。
もし、この絶縁層の広がりが守れない時の対応策を図１１で提案する。スタックトペア線路の一例を示す。このイメージはプリント配線板で、最上層のソルダーレジストの部分である。ソルダーレジストが薄いため、上部に広がる電気力線が空気層（比誘電率１）の部分に及ぶため、ソルダーレジストの実効比誘電率は小さくなる。下部の絶縁物の比誘電率をａ（ａ＞１）とすると、ソルダーレジストの実効比誘電率を同じａにするように誘電率の大きいソルダーレジストを用いる構成は、本発明の特徴である。これにより、伝送線路は実質的にＴＥＭ波モードを維持できる。ペアコプレーナ、スタックトペア線路にあっては２ｓの範囲に異種の絶縁層や空気層があるとき、実質的な比誘電率がその広がりの範囲で、同じ比誘電率となるよう調整をした層構造が、また本発明の特徴である。ガードコプレーナ、ガードスタックトペア線路においても広がりｓの範囲で同様な規定が守られているように構成する。具体的な寸法をプリント配線板でスタックトペア線路をモデルで提示する。２ｓで実効的電磁界が閉じていることから（１／２）ｓのソルダーレジスト厚みを規定するならば、（３／２）ｓ（すなわち、２Ｓ−１／２Ｓ）が空気に漏れる電磁界となる。空気の比誘電率が１のため、ソルダーレジストの比誘電率をｂとすると、１×（３／２）＋ｂ×（１／２）＝ａという単純計算式となるが、電磁界の広がりが中心から距離の２乗で比例して弱くなり、実測ではｂ＝２ａ程度となる。
次に図１２（ａ）で示すように、コラム、ビアホールなどのインピーダンス不整合の長さに対する考察をする。
チップ内絶縁層の比誘電率を３とすると、電磁波伝送速度は１．７３×１０８［ｍ／ｓ］となり、１００μｍ線路長の伝送遅れは０．５７８ｐｓとなる。これは主線路のパルス立ち上がり時間を１０ｐｓと仮定したため、次のような現象が起きていると解釈できる。ミスマッチ部分にエネルギが流れてもその帰りが０．５７８×２＝１．１５６ｐｓであり、１０ｐｓの間に８．５回往復可能な時間である。この往復調整で立ち上がり時間中にほぼ安定領域に達する（図１２（ｂ））。したがって、立ち上がり中の波形の乱れはあるものの、立ち上がった後は安定した波形がミスマッチ部分を通過後、配線を進行することになる。図１３に示したように、エネルギ的に見ると、３回の往復に要する時間を経過したエネルギは５０Ω／２００Ωのミスマッチ（不整合）でも９０％は通過する。結論的にこの長さは無視できるものである。すなわち、上記の不整合部分の遅延時間ｔｐｄが７ｔｐｄ＜ｔｒであれば不整合の影響は無視できるのでｔｒ＞７ｔｐｄの構成を提案する。
ここでバススイッチタイプドライバの構成として、バラクタ素子挿入回路を提案する。これの一例を示すと図１４のようになる。ここでバラクタはＭＯＳトランジスタ、ＭＥＳトランジスタ、あるいはバイポーラトランジスタと同一構成からなる。これは、同一のＬＳＩ作製プロセスで同時に作製するためである。
ドライバの前段のバッファは参照電源を用いた差動出力回路（図２と同様）を用いればよいことを付け加えておく。
・システム構造
以上でドライバレシーバ伝送システムのデバイスと回路的な部分を説明した。次はこの目的に沿ったシステムを構成する構造的部分について説明する。先ず理想的形を示すと等長並行配線とそのピッチで接続する構造となる。これを図１５に示す。送端で全反射の戻り信号を吸収する終端抵抗（５１）で、戻り電圧波形を検知する回路が付属し、その波形を分析し、遺伝的アルゴリズム回路（５２）にフィードバックして発信波形を修正するという構成となる。
チップ内で好ましい伝送線路構造はコプレーナ線路であったが、アスペクト比の大きい縦長の断面構造はパッケージやプリント配線板で取れないため、ここではスタックトペア線路が望ましい線路構造である。図１５（ａ）の平面図はチップを透視で見た図である。ドライバ（５３）からコプレーナ線路を通してチップパッド（５４）に至り、ここでフリップチップ接続により配線板に接続される。パッド層より下にもぐりこむ信号線とグランド線はフリップチップのパッドしたビアホールでそれぞれの下層に接続され、できるだけ短い距離で重なり、断面構造（図１５（ｂ））のようになる。グランド層はスタック上下のずれや、電磁界の下層への漏れを防止するため線幅ｗより１．２〜１．５倍を取ることが望ましい。その他の関係を示すと、ｗ≦ｓ、（ｄ＋ｔ）≦ｓ／２、ｄ≦ｈ１、ｄ≦２ｈ２でなければならない。ドライバから等位置にレシーバパッド（５５）が設けられ、レシーバにつながっている。この短い配線もパッケージ内であればスタックトペア線路、チップ内であればコプレーナ線路であることが望ましい。図１５（ａ）では２本目３本目のレシーバが重なるため点線で記入されている。当然、いくつもの分岐パッドとレシーバがあるが省略されている。線路の終端には線路特性インピーダンスに整合する終端抵抗（５７）は接続されている。断面構造で分かるように、電源グランドなどの直行する線路がスタックトペア線路の下に設定されている。
分岐部においてレシーバチップ（５６）は、図１５で明らかのようにバス配線上に跨っている。これで伝送線路長さをできるだけ短くすることができる。このような構成でドライバチップとレシーバチップのパッド配列から次の図１６に示すような要件が出てくる。
（１）パッドピッチの２倍のピッチでスタックトペア配線を這わせ、パッドはバス線路方向と直行する直線状に整列する必要がある。
（２）チップの１列パッドから信号線を取り出す構造となり、他の辺に結合するときの制約条件が大きくなる。
この二つの制約は設計者にとって大きな問題を提起することになる。チップ面積が改良によりシュリンクしたとき、パッドピッチもシュリンクさせなければならない。プリント配線板の技術的改善で配線ピッチをシュリンクしたときも同様にチップパッドピッチをシュリンクしなければならない。ドライバチップとメモリチップの改良タイミングは異なり、整合条件が見つけにくくなる。パッドピッチのシュリンクは最も信頼度に影響する接合技術の改良が求められことになり、困難さを伴う。
このため、インターポーザとしてのＬＳＩパッケージを使用することで一応の解決が図れるが、図１７のような分岐配線長の延長やファンアウト型配線構造（６０）が求められる。配線延長は制限範囲内に収める構造的工夫はできても、ファンアウト構造は等長配線という原則が崩れ、同期着信に問題が出る。ファンアウト配線の配線幅が広がるように設計すると特性インピーダンスが変化するという問題もでる。本発明はこれらの問題解決構造についても提案する。
図１７では便宜上スタックトペア線路的な表現でないが、パッケージ内ファンアウト構造もプリント配線板上の配線もスタックトペア線路であるとする。プリント配線板の線路寸法はファンアウト線路より太くできる、しかもファンアウトの広がり角を調節することで、その寸法が自由に設定できる。すなわちチップパッドピッチと独立に設計できるため、パッケージを使用することは既存技術の主流になっていた。高速信号系では全ての線路に渡って特性インピーダンスが同一であること、等長配線であることが求められる。
特性インピーダンス２８Ωを基準にして考える。いま、ｗ＝２００μｍ、εｒ＝４．５とすると、スタックトペア線路の特性インピーダンス近似式（Ｈａｒｏｌｄ  Ａ．Ｗｈｅｅｌｅｒ）（図１５の記号参照）
2003090374.tif 000003
から、ｄ＝３９μｍが求まる。ここでは分岐パッドが存在するが、バス構造は終端まで同じであり、特性インピーダンスの不整合を心配する必要は無い。平行等長配線を前提にすると、パッドピッチはｗ／２＝１００μｍとなり、現状技術で設計可能である。ｈ２の厚みをプリント配線板プリプレーグの標準である６０μｍにすれば理想的な層構造となる。
一方、パッケージ配線はチップパッドピッチにしたがって設計する必要がある。ここでチップパッドピッチを５０μｍとすると、パッケージ上スタックトペア配線のｗは１００μｍとなる。上式よりｄ＝１９．５μｍとなる。これでチップパッドから終端抵抗まで２８Ω伝送線路設計となるが、ファンアウト部の配線長さが異なるため、図１８のような工夫をする。
ファンアウト配線に対する等長配線の公知例としてジグザグ蛇行構造のミアンダー配線が良く採用されているが、隣接効果で電磁界的に複雑な伝送特性になるため、図１８のように円弧が等長であるようにレイアウトする。ミアンダーのような折れ曲り反射が無いため、スムーズな伝送が期待されるだけでなく、隣接配線間距離も比較的広く取れるためクロストークに対しても有利な配置となる。
幾何学的な円弧で設計する計算式を構築すると、図１９にしたがい、次のようになる。ここで、Ａ，Ｂをパッドとする。弦ＡＢ＝１１は最外端パッド間の直線距離とする。これを変数とし隣接パッド間において円弧ＡＢを一定とする半径ＯＰ＝ｒ１を見出す関係式を導く。∠ＡＣＯは直角、∠ＡＯＢ＝θ１とする。いま、線分ＰＣ＝ｒ１−ｈ１、ＣＯ＝ｈ１とすると、（１１／２）２＝ｒ１２−ｈ１２が得られ、θ１／２＝ｔａｎ−１（１１／２ｈ１）、円弧ＡＢ＝ｒ１θ１［ラジアン］である。これらの式からｈ１を適当に決めるとｒ１が求まる。円弧ＡＢ＝ｒ１θ１は一定として次以降のパッド間距離１ｘに対して次々とｈｘとｒｘを求めることができる。ｌｘと各パッド間の半径ｒｘは、
2003090374.tif 000004
もちろん、円弧ＡＢは楕円や任意の高次曲線でもよく、急激な曲がりのないことが本発明の特徴となる。
さて、パッケージを使用した構造案を提示したが、最近パッケージを省略してプリント配線板上にチップを直接接続し、ファンアウト配線を経た後並行バス配線とする設計手法がよく用いられているが、線幅ｗに応じてペア線間距離ｄを変更することは同一基板上で作りにくい。たとえ作ったとしてもコスト高になり、その段差部分の接続信頼度が低下する。次なる提案はペア線路間ｄを一定にしてｗを変える構造に関するものである。図２０にこれを示す。ファンアウト構造の部分はマイクロストリップ線路かストリップ線路とし、並行バス線路はスタックトペア線路として使い分けることを提案する。
マイクロストリップ線路やストリップ線路はグランド面に対して電界が広がるため、単位長さ当たりのキャパシタンスＣ０が増大する。その結果
2003090374.tif 000005
は同一線幅ｗであれば小さくなる。逆にＺ０を一定とすればｗを小さくできることになる。マイクロストリップ線路の近似式（Ｈａｒｏｌｄ  Ａ．Ｗｈｅｅｌｅｒ）（図１５の記号参照）は、
2003090374.tif 000006
となる。Ｚ０＝２８Ωとすると、ｄ＝３９μｍでｗ＝１７０μｍが算出される。導体厚み（ｔ＝２５μｍ）の影響を補正するには、経験的に導体厚みｔ（２５μｍ）をマイナスすればよく、補正された線幅ｗ＝１４５μｍが得られる。スタックトペア線路ｗ＝２００μｍに対して同じペア線間スペースｄ＝３９μｍで、マイクロストリップ線路にすると線幅ｗ＝１４５μｍまで微細化が可能となる。
チップパッドの間隔が５０μｍピッチ、ファンアウト配線の線幅がｗ＝１００μｍの設計に対して線幅ｗ＝１４５μｍは不足であるが、パッドの極近傍で絞り込むことで対応が可能となる。絞り込む配線長は分岐配線長と同じ考えでよく、コラム、ビアホール等のインピーダンス不整合の長さに対する対応と同様に（６×絞込み長さの総合遅れ時間）＜（立ち上がり時間）とすればよい。
メモリチップが信号を発信するときは図２１に示す方法をとる。メモリのドライバより発信した信号はバス線路の両サイド（７２，７３）に信号が流れる。同じ特性インピーダンスであるため、エネルギ保存の法則から、信号電圧は１／２となる。右方向へ流れる信号は無駄信号であり、終端に配置したレシーバが感応しないようにしなければならない。さらに、ここで全反射して左のコントローラチップに戻ると、不要信号であるにもかかわらず感応する。これも防止しなければならない。メモリがストローブされて信号が発信するとき、右端のレシーバはその信号を受けてノンアクティブになると共に、終端抵抗（７０）がアクティブになって無駄信号はここで消滅する。
一方、コントローラチップ（７４）に到達した、１／２正規信号はコントローラのレシーバ回路（遺伝的アルゴリズム回路を含む）を駆動し、そこに付属している終端抵抗（７５）で吸収され消滅する。しかし、すでに記憶した全反射信号変形から、１／２だけ修正した波形でセンスアンプに取り込まれるため、正しい波形で、正しいタイミングで認識する。
ドライバ、レシーバともに外側から見たとき常にハイインピーダンスであることから、１ビットのバスで送受信回路を併設することは何ら問題のないことになる。
・遺伝的アルゴリズム回路
遺伝的アルゴリズム回路により調整される回路の１実施例を示す。
以上に示す回路は伝送路の特性を規定するＬ０，Ｃ０以外の独立したＬとＣを存在させることを極力排除し、周波数特性を無くしたものである。すなわち、式で表すと特性インピーダンスＺ０は、
2003090374.tif 000007
となり、イマジナリパート（虚数部分）と各周波数を消去した形、言い換えればインピーダンスが純抵抗成分である伝送線路を構成したことにある。
しかし、いくら完全に設計しても製造条件のばらつきなどで寄生する独立した微小な相互インダクタンス（Ｍ）と容量（Ｃ）が存在することになる。これを表現すると図２５のようになる。図１０に見られる伝送線路は電磁界がほぼ閉じた伝送線路であり、上記の式にしたがい、同軸ケーブルに近い特性をもっている。そこで図２４では伝送線路的表現を取っている。この伝送線路間に弱いＭＣ結合が存在するという概念となる。線路間以外にも筐体やビアホール、コネクタなどでのＭＣ結合が考えられ、これらの弱いＭＣ結合による問題は低周波では無視できるものである。しかし、１０ＧＨｚ以上のパルスは回路全体のわずかな寄生的ＭとＣが大きく影響する。それをアドミッタンスＹで表すと、
Ｙ＝ｊ（ωＣ−１／ωＭ）
となり、ωの増大で大きく変化するだけでなく、ωＣ−１／ωＭ＝０の条件で共振する。このように避けられない実用的問題を排除する回路の挿入が不可欠になる。本発明は、遺伝的アルゴリズムでこの寄生ＭとＣを相殺するＬＣネットを自動的に作り、ドライバ信号に重畳させることを提案する。その構成は、
（１）高速信号を確保するため、波形整形は純粋のＬＣＲネットとし、そのどの部分を動作させるかは、電荷ポンプアップ、ポンプダウン型トランジスタで行う構成とする。
（２）テスト信号を発信して、全反射信号を終端抵抗で取り込むが、その電圧を感知し、波形解析を行う。その解析ステップは波形整形の相補的逆変換であるＬＣＲネットとする。
（３）テスト信号補正を行った遺伝的アルゴリズム回路はシステム変化が起こるまで、記憶しているものとする。
このアルゴリズムを図示すると図２２のようになる。
ＬＣＲネットワーク内の回路接続を制御トランジスタで自由に変更可能な構成として、受信端で本来のディジタル信号波形が受信できるように受信波形を検出してそれと相補的になる波形に送信波形を調整する。この調整は、遺伝的アルゴリズムにより実行される。その波形の一例を図２３に示す。遺伝的アルゴリズムは、確率的探索手法の一つであり、（１）広域探索において有効に作用し、（２）評価関数値以外には微分値等の派生的な情報が必要でなく、（３）しかも容易な実装性を持つ、アルゴリズムである。従って、本発明においては、調整パラメータの探索に遺伝的アルゴリズムを用いると好適である。この調整方法は他の確率的探索方法でもよく、遺伝的アルゴリズムに限らず、山登り法、焼き鈍し法、枚挙法、進化政略、タブーサーチ法のいずれか、あるいはこれらの組み合わせでもよい。
なお、遺伝的アルゴリズムの基本回路および調整方法は、特願平１１−２４００３４号「電子回路およびその調整方法」（特開２０００−１５６６２７）を準用する。回路が固定的である限り、修正は１度限りであり、システム出荷段階で遺伝的アルゴリズムを実行するコンピュータは外付けでよく、システムに包含させる必要はない。
遺伝的アルゴリズムのＬＣ回路を一例で示すと図２６のようになる。図２６の遺伝的アルゴリズム出力ＬＣネット８１は模式的に表現しているが、その具体的回路を図３４〜図３８に示す。
図３３を用いて遺伝的アルゴリズムによる波形の調整方法を述べると、以下のとおりである。
・共通概念
受信側できれいな波形になるように送信側の波形を調整（波形整形）して、信号伝送の品質を上げる。いわゆる等化の一種である。
波形評価回路９１は波形の善し悪しを評価して電圧を出力する回路である。この結果の値を遺伝的アルゴリズムの評価関数値として用いて、遺伝的アルゴリズム（ＧＡ）により波形整形の状態を最適に制御する。具体的には、図３３において、ドライバは、送信データを差動対の伝送線路に出力するもので、波形調整機能を有する。レシーバは伝送線路からの信号入力から受信データを得るものである。波形評価回路９１は、レシーバーで受信する信号波形の歪みの程度を定量的に評価する機能を有する回路であり、受信波形の評価結果に対応する電圧値を出力する。外部装置９２は、確率的探索手法である遺伝的アルゴリズムを実行して、波形の調整値をドライバに出力する。ドライバー出力の送信波形は外部装置９２からの制御信号により調整される。ここで、波形評価回路９１の出力する電圧値は、遺伝的アルゴリズムにおける評価関数値であり、この電圧値が外部装置９２に入力され、受信信号波形の評価値が最良となるように遺伝的アルゴリズムにより波形の調整値が探索される。その結果、波形の最適化が行われる。
波形整形の方法として、次の、周波数軸による調整と時間軸による調整の２つがある。
・周波数軸による調整（図３４）
周波数軸による調整の一例として、図３４に示す等化フィルタを用いる構成について説明する。図３４の等化フィルタの回路は、図３３のドライバに実装される。該等化フィルタ回路は、伝送線路で発生する信号波形の歪みに対して、周波数軸上での振幅の補償と、周波数軸上での位相の補償を行い受信波形の歪みを最小化する。振幅の調整を主に行う回路図３４（ａ）と位相の調整を主に行う回路図３４（ｂ）の少なくとも２種類の回路を縦続接続した等化フィルタ回路で波形整形を行う。
この回路において、図中の抵抗Ｒの抵抗値とコンデンサＣの容量値を、遺伝的アルゴリズムによって受信波形の歪みが最小となるように調整する。抵抗ＲとコンデンサーＣのみの調整では、等化フィルタの定抵抗条件（反射信号がない最適条件）を満たすことが困難であり、一般にこの条件では特性の解析がきわめて困難な場合であるが、受信波形が最良（最小歪み）となる送信波形をＧＡが検索してくれる。
（以下本文中において、「￣」（オーバーライン）を付す場合、表記の制限の都合上、「＿」（アンダーライン）に置き換えて表記する。）
・時間軸による調整（図３５〜図３７）
時間軸による調整の一例を、図３５〜図３７を用いて説明する。ここで説明する回路は図３３のドライバに実装される。まず、図３５は送信波形を時間軸上で調整する回路の動作原理を示す。この回路は、切替回路９３（スイッチアレイがＳ１〜Ｓｎ、それに応じた出力信号がＰ１〜ＰｎおよびＰ１〜Ｐｎ、ここでＰｎとＰｎは相補信号）、差動入力データを所定のタイミングだけ遅延させる遅延回路９４、アナログの直流可変定電流源９５（各電流値をＣ１〜Ｃｎとする）、高速スイッチ９６（切替回路９３からのデータ出力信号Ｐ１〜Ｐｎ，Ｐ１〜Ｐｎを受けて相補的にスイッチがＯＮ，ＯＦＦする）から構成されている。
送信データである一組のデータ入力（この相補信号はデータ入力）のデジタル信号を受け、最初に切替回路９３のスイッチＳ１を経由してＰ１，Ｐ１の信号が変化し、Ｐ１，Ｐ１に対応する高速スイッチ９６を動作させる。これによりＣ１に対応する可変定電流源９５の出力電流（電流の設定値がＣ１）を切り替えて、出力電流Ｉｏｕｔ，Ｉｏｕｔの一要素を得る。
同様に一組のデータ入力のデジタル信号は、各遅延回路９４を経由して所定の複数の遅延のタイミングが設定され、一連の信号Ｐ２〜Ｐｎ、Ｐ２〜Ｐｎが生成される。これらは次々と高速スイッチ９６を動作させる相補信号Ｐ２〜Ｐｎ、Ｐ２〜Ｐｎであり、各可変定電流源９５の各電流Ｃ２〜Ｃｎを通電する。
各高速スイッチは出力側が非反転信号、反転信号のそれぞれについてすべて並列に接続されているので、合成された相補電流Ｉｏｕｔ，Ｉｏｕｔを得る。高速スイッチ９６の各部においては、入力データから所定の複数のタイミングを持つ電流波形が重畳され、波形整形が行われる。
上記で合成された電流Ｉｏｕｔ，Ｉｏｕｔは、図中、データ出力およびデータ出力として出力される。この出力信号が図３３におけるドライバの出力信号である。伝送線路での波形歪みを補償する波形が出力されるとレシーバでの入力波形は歪みが最小となる。
なお、発明者が試験を行った結果、例えばＬＡＮに使用される同軸対線やより対線の長いケーブルを伝送路として使用した場合においても、送信波形を時間軸上で調整する回路の構成が２段でも有効な効果があることが判明した。すなわち、切替回路９３、スイッチアレイＳ１、Ｓ２、直流可変定電流源９５がそれぞれ２組、高速スイッチ９６が２対によって構成される回路により送信波形が時間軸上で調整される。
この場合に限っては、受信波形に基づく送信波形の調整パラメータの探索において確率的探索手法を用いることなく調整が実現可能である。従って、回路構成が簡単になるという効果が有る。
図３３における波形評価回路９１の出力電圧値をもちいて外部装置９２で実行する遺伝的アルゴリズムにより、可変定電流源９５の電流値Ｃ１〜Ｃｎおよび切替回路９３のスイッチＳ１〜Ｓｎの設定が最適化される。その結果、レシーバでの受信信号の歪みが最小となる送信波形に自動調整される。
高速スイッチ９６を５組（Ｐ１，Ｐ１，Ｐ２，Ｐ２，Ｐ３，Ｐ３，Ｐ４，Ｐ４，Ｐ５，Ｐ５）で構成した時の、各スイッチを流れる電流の波形（波高値はＣ１〜Ｃ５に相当）を図３６に示す。各々の高速スイッチ９６（Ｐ１，Ｐ１〜Ｐ５，Ｐ５に対応）を流れる電流の合成されたものがＩｏｕｔおよびＩｏｕｔである。各高速スイッチ９６を流れる電流は差動になっているから、その合成であるＩｏｕｔ，Ｉｏｕｔも差動電流となる。図３５に示した原理構成を実装例として示したものが図３７である。各動作要素ブロックは同一番号９３，９４，９５，９６として示した。ここでスイッチ要素になるトランシスタはＦＥＴで表現したが、バイポーラトランシスタでも可能である。
このような波形整形を行わない場合と上記のように時間軸上で波形整形を行った場合の比較例を図４２，図４３に示す。波形整形を行わない図４２の場合、図４２（ａ）の理想的な矩形波１１０を送信波形（ドライバの出力電圧）として送信した場合の伝送線路を通過した後の受信波形を計算機上でシミュレーションすると、図４２（ｂ）の１１１のような受信波形が得られる。これは高い周波数成分が伝送線路で減衰したためで、デジタル信号の「１」と「０」が曖昧になっている。
一方、遺伝的アルゴリズムによって時間軸上で波形整形を行った場合の送信波形１１２、受信波形１１３は図４３（ａ），（ｂ）に示される。この場合、伝送線路を通過した受信波形１１３のデジタル信号の「１」と「０」を理想に近い波形にするべく送信波形１１２が調整されるので、受信波形１１３がデジタル信号の「１」と「０」に対応する電圧地となり、電圧のずれの少ない、理想状態に近い波形が得られている。
なお、他の実施例としては、線路の構成の新しい構成方法としてスタックドペア線路（図１０）で上下の線路幅を変えることで線路の位置ずれに対する線路の特性インピーダンスの変化を小さくできる。また、このとき、ペア線路の上下の絶縁層の厚さを変えることでコモンモードインピーダンスを同じにできるので、このような工夫をこの発明に追加してもよい。
産業上の利用可能性
以上述べたように、種々の工夫に基づいた本発明の高速信号伝送システムによれば、２ＧＨｚ以上の高速クロック周波数のＬＳＩチップに対応し、チップクロックと同じ伝送クロックのＩ／Ｏバスが実現できる。
これは、従来５３３ＭＨｚしか実現できなかったＩ／Ｏバスを飛躍的に高速にすることができるという顕著な効果を奏する。
その基本は、２０ＧＨｚに達する高速パルスの伝送帯域に巧妙に整合あせる工夫にあり、また浮遊容量や寄生インダクタンスを巧妙に吸収させ、あるいはキャンセルさせる工夫にある。
これら工夫は「新規性」があり、また、遺伝的アルゴリズムの活用も見逃せない効果を奏する。
かくして、ＬＳＩクロックと整合したＩ／Ｏバンド幅が確保でき、ＬＳＩチップの高速化に対応し、メモリとのデータ転送を含めたデータ処理システム全体の高速化が実現できることになる。
【図面の簡単な説明】
図１は、ＬＳＩ設計の一般的な配線長の分布を示す図である。
図２は、本発明のドライバとレシーバを接続する構造の一例を示す図である。
図３は、本発明の３５ＧＨｚのパルス実効周波数相当のシミュレーションモデル回路を示す図である。
図４は、図３のシミュレーション結果を示す図である。
図５は、本発明の図２におけるｎＭＯＳ構造のドライバの断面構造の一例を示す図である。
図６は、本発明のバイポーラトランジスタのキャリア再利用回路を示す図である。
図７は、本発明のレシーバ端の回路の一例を示す図である。
図８は、ドライバの平面構造の一例を示す図である。
図９は、ドライバトランジスタ部の断面構造の一例を示す図である。
図１０は、本発明の伝送システムに好適な伝送線路を示す図である。
図１１は、不均質絶縁層における導体周辺の絶縁層の実効比誘電率整合の一例を示す図である。
図１２は、コラム、ビアホールなどインピーダンス不整合の長さのモデルを示す図である。
図１３は、５０Ωを基準にしたミスマッチインピーダンスと多次反射エネルギの通過率を示す図である。
図１４は、バススイッチタイプドライバの一例を示す図である。
図１５は、チップ間伝送線路接続構造を示す図である。
図１６は、チップパッド配列の制約を示す図である。
図１７は、パッケージを用いたときのファンアウト配線構造を示す図である。
図１８は、等長ファンアウト配線の一例を示す図である。
図１９は、円弧ＡＢを一定にして弦ＡＢを変数にするためのモデル図である。
図２０は、ペア線路間の距離を一定にして線幅を変える線路構造の一例を示す図である。
図２１は、メモリ側からの送信回路を示す図である。
図２２は、信号修正回路アルゴリズムを示す図である。
図２３は、アルゴリズムを説明する波形の処理ステップの一例を示す図である。
図２４は、本発明のドライバとレシーバを接続する構造（遺伝的アルゴリズム回路含まず）の他の一例を示す図である。
図２５は、線路間の寄生結合素子を示す概念図である。
図２６は、遺伝的アルゴリズムの回路モデルの一例を示す図である。
図２７は、ｐＭＯＳトランジスタの構造と容量成分の説明図である。
図２８は、ゲート電圧とｐＭＯＳバラクタ容量の関係を示す図である。
図２９は、ｎＭＯＳトランジスタとバラクタを持つ基本回路の一例を示す図である。
図３０は、ＣＭＯＳバラクタの構造を示す図である。
図３１は、ｐＭＯＳとゲート電圧の関係を示す図である。
図３２は、ｎＭＯＳとゲート電圧の関係を示す図である。
図３３は、等化による高速データ伝送の調整方法の説明図である。
図３４は、図３３において、波形を周波数軸上で調整する回路を示す図である。
図３５は、図３３において、波形を時間軸上で調整する回路の原理説明図である。
図３６は、図３３において、波形を時間軸上で調整する場合の各スイッチの電流波形と出力電流波形を示す図である。
図３７は、図３５において、波形を時間軸上で調整する回路の実装例を示す図である。
図３８は、送端終端のみグランドに落としたＦＥＴ１個の基本スイッチ回路の例を示す図である。
図３９は、図３８の回路の波形図である。
図４０は、実測基板のトランジェント解析回路の例を示す図である。
図４１は、図４０の回路の波形図である。
図４２は、波形整形を行わない場合の送信波形と受信波形を示す図である。
図４３は、図３３の波形整形を行った場合の送信波形と受信波形を示す図である。
符号の説明。
１…ドライバ、２…レシーバ、３…送信端、４…レシーバ端、５，６…受端整合抵抗、７，８，９…トランジスタ・オン抵抗、１０…伝送線路、２１、２２…トランジスタ、５１…終端抵抗、５２…遺伝的アルゴリズム回路、５３…ドライバ、５５…レシーバチップ、９１…波形評価回路、９２…外部装置、９３…切替回路、９４…遅延回路、９５…可変定電流源、９６…高速スイッチ。
【図１】
2003090374.tif 000008
【図２】
2003090374.tif 000009
【図３】
2003090374.tif 000010
【図４】
2003090374.tif 000011
【図５】
2003090374.tif 000012
【図６】
2003090374.tif 000013
【図７】
2003090374.tif 000014
【図８】
2003090374.tif 000015
【図９】
2003090374.tif 000016
【図１０】
2003090374.tif 000017
【図１１】
2003090374.tif 000018
【図１２】
2003090374.tif 000019
【図１３】
2003090374.tif 000020
【図１４】
2003090374.tif 000021
【図１５】
2003090374.tif 000022
【図１６】
2003090374.tif 000023
【図１７】
2003090374.tif 000024
【図１８】
2003090374.tif 000025
【図１９】
2003090374.tif 000026
【図２０】
2003090374.tif 000027
【図２１】
2003090374.tif 000028
【図２２】
2003090374.tif 000029
【図２３】
2003090374.tif 000030
【図２４】
2003090374.tif 000031
【図２５】
2003090374.tif 000032
【図２６】
2003090374.tif 000033
【図２７】
2003090374.tif 000034
【図２８】
2003090374.tif 000035
【図２９】
2003090374.tif 000036
【図３０】
2003090374.tif 000037
【図３１】
2003090374.tif 000038
【図３２】
2003090374.tif 000039
【図３３】
2003090374.tif 000040
【図３４】
2003090374.tif 000041
【図３５】
2003090374.tif 000042
【図３６】
2003090374.tif 000043
【図３７】
2003090374.tif 000044
【図３８】
2003090374.tif 000045
【図３９】
2003090374.tif 000046
【図４０】
2003090374.tif 000047
【図４１】
2003090374.tif 000048
【図４２】
2003090374.tif 000049
【図４３】
2003090374.tif 000050
【国際調査報告】
2003090374.tif 000051
2003090374.tif 000052
2003090374.tif 000053
2003090374.tif 000054
2003090374.tif 000055
2003090374.tif 000056
2003090374.tif 000057
2003090374.tif 000058
2003090374.tif 000059
2003090374.tif 000060