【事件の表示】
　特願２００８−５４８６３０「構成可能な入力と出力を有するメモリスタッキングシステムと方法」拒絶査定不服審判事件〔平成１９年　７月１２日国際公開、ＷＯ２００７／０７８９９４、平成２１年　６月１１日国内公表、特表２００９−５２２７８２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
【第１】手続の経緯  
　本願は、２００６（平成１８）年１２月２１日（パリ条約による優先権主張外国庁受理、２００５（平成１７）年１２月３０日、米国）を国際出願日とする出願であって、平成２３年９月８日付けで拒絶査定がなされ（拒絶査定の謄本送達（発送）日　同年９月１３日）、それに対して、同年１２月２８日付けで本件審判の請求がなされるとともに、同日付けで手続補正（前置補正）がなされたものである。
 　 
【第２】平成２３年１２月２８日付け手続補正の却下について  
　［補正却下の決定の結論］  
　平成２３年１２月２８日付けの手続補正を却下する。  
　［補正却下の決定の理由］  
１　平成２３年１２月２８日付けの手続補正（以下「本件手続補正」という。）の趣旨  
（１）本件手続補正は、特許請求の範囲の全文を変更するというものであって、当該補正の前後における、それぞれの特許請求の範囲の請求項１に係る発明は次のとおりである。（なお、本件手続補正後の請求項１中の下線は、本件手続補正の内容を明らかにするために当審で加入した。）
　＜本件手続補正前＞の請求項１に記載された発明  
　「【請求項１】　
　第一のダイであって、
　　第一の制御信号によって有効化されるように構成された第一の回路、
　　前記第一の制御信号を受信するように構成された第一の入力ピン、及び、
　　前記第一の入力ピンと前記第一の回路との間に配置され、前記第一の入力ピンから前記第一の回路への第一の信号パスを選択するように構成された第一のパスセレクタ、
　を含む第一のダイと、
　第二のダイであって、
　　第二の制御信号によって有効化されるように構成された第二の回路、
　　前記第二の制御信号を受信するように構成された第二の入力ピン、及び、
　　前記第二の入力ピンと前記第二の回路との間に配置され、前記第二の入力ピンから前記第二の回路への第二の信号パスを選択するように構成された第二のパスセレクタ、
　を含む第二のダイとを含み、
　前記第一及び第二のパスセレクタの各々は、前記第一及び第二のパスセレクタの各々を制御するように構成された、ヒューズ又はアンチヒューズを含むパスセレクタ制御回路を有し、
　前記第一のダイと前記第二のダイは、信号が前記第一の信号パスと前記第二の信号パスの各々を通って、前記第一のダイの表面と前記第二のダイの表面に垂直な方向に送られ得るようにスタックを形成し、前記第二のダイの前記表面は前記第一のダイの前記表面に平行に配置されている、メモリデバイス。」  
　
　＜本件手続補正後＞の請求項１に記載された発明  
　「【請求項１】　
　第一のダイであって、
　　第一
及び第二
のいずれか一方
　　前記第一
及び第二
複数の
　　前記
複数の
複数の
のうちの１つ
、Ｎ対１（Ｎは２以上の整数）のマルチプレクサである
　を含む第一のダイと、
　第二のダイであって、
　　
前記第一及び
のいずれか一方
　　前記
第一及び
複数の
　　前記
複数の
複数の
のうちの１つ
、Ｍ対１（Ｍは２以上の整数）のマルチプレクサである
　を含む第二のダイとを含み、
　前記第一及び第二のパスセレクタの各々は、前記第一及び第二のパスセレクタの各々を制御するように構成された、ヒューズ又はアンチヒューズを含むパスセレクタ制御回路を有し、
　
前記パスセレクタ制御回路は、前記ヒューズ又は前記アンチヒューズがオープンであるかショートであるかに応じたハイ又はローのパスセレクタ制御信号を出力し、前記第一及び第二のパスセレクタの各々は、前記パスセレクタ制御信号に対応する信号パスを選択するように構成され、
　前記第一のダイと前記第二のダイは、
前記第一及び第二の制御信号の両方が前記第一及び第二のダイ
れる
、
　
（２）上記の手続補正は、当該補正前の発明に対して、実質上、下線部の限定事項を加えるものであって、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされることにより適用される、同法律による改正前の特許法（以下「平成１８年改正前の特許法」という。）第１７条の２第４項第２号でいう特許請求の範囲の減縮を目的とするものに該当し、また、同条第３項で規定される事項の範囲内でされたものと認められる。  
　更に、本件手続補正が適法なものとされるためには、上記の本願補正発明が特許出願の際独立して特許を受けることができるものであること（平成１８年改正前の特許法第１７条の２第５項において準用する同じく特許法第１２６条第５項の規定に適合すること）が必要であるので、以下でこの要件の可否について検討する。 　  
 　 
２　引用例、その記載事項及び引用発明  
（１）原査定の拒絶理由で引用された、本願の出願前（優先権主張日より前）に頒布された刊行物である特開２００５−１２２８２３号公報（以下「引用例」という。）には、次の事項が記載されている。  
　
イ　「【技術分野】
【０００１】
  本発明は、半導体装置および半導体チップ制御方法に関し、特には、メモリチップ等の半導体チップを積層した積層型半導体装置および半導体チップ制御方法に関する。
【背景技術】
【０００２】
  将来、プロセスの微細化が困難になり、LSIチップの機能向上（例えば、DRAMの記憶容量の向上）に伴うチップサイズの増大をプロセスの微細化によって吸収することができなくなることが懸念される。
【０００３】
  そこで、LSIチップを積層してLSIチップの機能（例えば、DRAMの記憶容量）を３次元的に拡大するCoC（Chip on Chip）構造の半導体装置・・・が考えられている。」（第５頁第１０〜２１行）  
　
ロ　「【００１９】
  本発明の目的は、半導体チップに貫通電極を斜めに空けたり半導体チップにブラインドスルーホール構造を形成したりする複雑なプロセスを必要とすることなく、積層する複数の半導体チップとして同一設計の半導体チップを用いることが可能な半導体装置を提供することである。」（第６頁第４８行〜第７頁第２行）
　
ハ　「【００５９】
  以下、本発明の一実施例の半導体装置を図面を参照して説明する。
・・・
【００６１】
  図１において、半導体メモリ装置は、半導体チップとしてのメモリチップ１ａ〜１ｄと、制御部としてのメモリコントローラ２とを含む。・・・メモリチップ１ａ〜１ｄは、積層されている。・・・
【００６３】
  各メモリチップ１ａ〜１ｄは、回路、回路配置および配線に関して同じ設計がなされている。つまり、・・・メモリチップの積層位置に応じてメモリチップのパターンを変える設計を行っていない。
【００６４】
  各メモリチップ・・・には、メモリチップ上の同じ位置に貫通電極（チップの厚さ方向に貫通するスルーホール型電極）３が形成されて・・・上および／または下に積層されたメモリチップに形成されている貫通電極３と電気的に接続される。電気的に接続された複数の貫通電極３は、貫通電極バスを形成する。貫通電極バスは、メモリコントローラ２と電気的に接続する。
【００６６】
  本実施例では、貫通電極３として、メモリコントローラ２が出力するＩＤ信号が入力される貫通電極３ａと、各メモリチップ１ａ〜１ｄが出力するＩＤ一致信号が入力される貫通電極３ｂとを含む。
【００６７】
  各メモリチップ１ａ〜１ｄは、ＩＤ生成回路１１と、比較器１２と、ＩＤ一致信号出力回路１３とを含む。
【００６８】
  なお、各メモリチップ１ａ〜１ｄに設けられたＩＤ生成回路１１、比較器１２およびＩＤ一致信号出力回路１３とは同一設計なので、以下、メモリチップ１ａ・・・について説明し、メモリチップ１ｂ〜１ｄ・・・についての説明を省略する。」（第１０頁第４９行〜第１１頁第３８行）
　
ニ　「【００６９】
  ＩＤ生成回路１１は、ＩＤ生成回路１１が設けられているメモリチップのＩＤ（自己を示す識別情報）１４を生成する。具体的には、ＩＤ生成回路１１は、自己の製造プロセスに応じたＩＤ１４を生成する・・・・各メモリチップ・・・に設けられているＩＤ生成回路１１同士が同じ設計であっても、各ＩＤ生成回路１１さらに言えば各半導体チップ１ａ〜１ｄのプロセスのばらつきによって、各ＩＤ生成回路１１は互いに異なるＩＤ１４を生成することが可能となる。
【００７０】
  比較器１２は、メモリコントローラ２から貫通電極３ａを介して入力されるＩＤ信号（識別情報を探知する信号）とＩＤ１４とを比較する。ＩＤ一致信号出力回路１３は、比較器１２がＩＤ１４とＩＤ信号とが一致していることを示す出力を発生した際に、ＩＤ一致信号を貫通電極３ｂに出力する。
【００７１】
  メモリコントローラ２は、ＩＤ探知回路２ａと、ＩＤレジスタ２ｂとを含む。
【００７２】
  ＩＤ探知回路２ａは、積層されたメモリチップ１ａ〜１ｄのそれぞれのＩＤ１４を探知する。
【００７３】
  具体的には、ＩＤ探知回路２ａは、ＩＤ探知回路２ａが生成した複数種類のＩＤ信号を１種類ずつ順番に貫通電極３ａを介してメモリチップ１ａ〜１ｄに提供する。ＩＤ探知回路２ａは、あるＩＤ信号を出力した際に貫通電極３ｂを介してＩＤ一致信号を受け付けると、そのときのＩＤ信号をＩＤレジスタ２ｂに格納する。
【００７４】
  メモリコントローラ２は、ＩＤレジスタ２ｂに格納されたＩＤ信号、すなわち各メモリチップ１ａ〜１ｄのＩＤ１４を使って各メモリチップ１ａ〜１ｄを区別してアクセスする。」（第１１頁第３９行〜第１２頁第１４行）
　
ホ　「【００７５】
  図２は、図１に示したＩＤ生成回路１１の第１の実施例を示したブロック図である。・・・図２において、ＩＤ生成回路１１ａは、高周波数（パルス周期が数ns程度）の信号を出力するリングオシレータ（自走発振器）１１ａ１と、数マイクロ秒周期でタイムアップ信号を出力するタイマ１１ａ２と、カウンタ１１ａ３およびセレクタ１１ａ４とを含む。
【００７７】
  リングオシレータ１１ａ１は、複数のトランジスタ１１ａ１ａを含む。
【００７８】
  カウンタ１１ａ３は、リングオシレータ１１ａ１が出力するパルスの数を計数する。・・・
【００７９】
  積層されたメモリチップ１ａ〜１ｄのそれぞれは、プロセスばらつきがあるので、リングオシレータ１１ａ１のパルス周期（数マイクロ秒程度）にはプロセスばらつきに起因するわずかな違いが生ずる。
【００８０】
  カウンタ１１ａ３は、リングオシレータ１１ａ１が出力するパルスの数をこのパルス周期に対して長い時間（数マイクロ秒程度）に渡って計数するので、各メモリチップ１ａ〜１ｄ間で・・・計数値の差が拡大され、メモリチップ間で異なるＩＤが得られる。」（第１２頁第１５〜３９行）
　　
ヘ　「【００８７】
  図３は、図１に示した半導体メモリ装置の・・・回路図である。・・・各メモリチップ１ａ〜１ｄは、ＩＤ生成回路１１、比較器１２、ＩＤ一致信号出力回路１３、ゲート回路１５ａ〜１５ｄ、チップ選択信号受付け部としてのＣＳ（チップセレクト）用スイッチ１６ａ〜１６ｄ、ＣＳ信号配線１７、貫通電極（貫通電極バス）３ａ、貫通電極（貫通電極バス）３ｂ、ＣＳ電極指定信号用貫通電極３ｃ１〜３ｃ４、ＣＳ貫通電極３ｄ１〜３ｄ４およびＩＤ生成開始信号用貫通電極３ｅとを含む。
【００８９】
  また、各メモリチップ１ａ〜１ｄは、ＣＳ用スイッチ１６ａ〜１６ｄとしての電気ヒューズ等の有効化を行うＣＳ電極有効化手段１８を含む。
【００９０】
  ・・・ＩＤおよびＩＤ信号とは４ビットのデータを用いる。・・・ なお、各メモリチップ１ａ〜１ｄは同一設計なので、以下、メモリチップ１ａについて説明し、メモリチップ１ｂ〜１ｄについての説明を省略する。
【００９２】
  貫通電極３ａとＩＤ生成回路１１の出力（ＩＤ）とは、比較器１２の入力端子に接続され、比較器１２の出力はＩＤ一致信号出力回路１３に入力される。
【００９３】
  ＩＤ一致信号出力回路１３は、オープンドレイン形式のトランジスタであり、ソースが貫通電極３ｂを介してメモリコントローラ２内のプルアップ抵抗２ａ１に接続されており、他のメモリチップのＩＤ一致信号出力回路１３の出力とワイヤードオア（wired OR）論理を構成している。
【００９４】
  ＣＳ貫通電極３ｄ１〜３ｄ４のそれぞれは、メモリコントローラ２と接続し、ＣＳ用スイッチ１６ａ〜１６ｄのいずれかを介してメモリチップ内部のＣＳ信号配線１７に接続可能である。
【００９５】
  ＣＳ用スイッチ１６ａ〜１６ｄのうち、メモリチップ１ａ〜１ｄの間で重複しない適当な１つのＣＳ用スイッチ１６を選択して有効（オン）にすれば、メモリチップ内部のＣＳ信号配線１７は、有効にしたＣＳ用スイッチ１６に対応したＣＳ貫通電極３ｄを介してメモリコントローラ２と直接接続される。
【００９６】
  メモリコントローラ２からＣＳ貫通電極３ｄおよびＣＳ用スイッチ１６とを介してＣＳ信号配線１７にＣＳ信号が入力されると、ＣＳ信号が入力されたＣＳ信号配線１７が設けられているメモリチップが活性化する。」（第１３頁第１２〜５０行）
　　
ト　「【００９７】
  メモリコントローラ２は、ＩＤ探知回路２ａと、ＩＤレジスタ２ｂと、設定部としてのＣＳ電極指定部２ｃと、半導体チップ制御部としてのＣＳ信号出力部２ｄとを含む。
【００９８】
  ＩＤ探知回路２ａは、プルアップ抵抗２ａ１と、カウンタ２ａ２と、出力回路２ａ３と、コンパレータ２ａ４と、ｒｅｆ電圧生成部２ａ５と、制御回路２ａ６とを含む。
【００９９】
  カウンタ２ａ２は、ＩＤ信号として自身のカウント値（４ビット）を出力する。具体的には、カウンタ２ａ２は、“LLLL”から“HHHH”まで自身のカウント値をインクリメントしていき、このカウント値を出力回路２ａ３に順番に出力する。
【０１００】
  出力回路２ａ３は、カウンタ２ａ２が出力したＩＤ信号を貫通電極３ａへ出力する。
【０１０１】
  各メモリチップ１ａ〜１ｄは、自己のＩＤと貫通電極３ａから供給されるＩＤ信号とが一致している場合、・・・比較器１２は一致出力を発生し、比較器１２が一致出力を発生すると、ＩＤ一致信号出力回路１３は貫通信号３ｂにＩＤ一致信号を出力する。
【０１０２】
  本実施例では、ＩＤ一致信号出力回路１３の出力抵抗値であるRと、プルアップ抵抗２ａ１の抵抗値であるRcとの関係をR＜Rcとしている。
【０１０３】
  コンパレータ２ａ４は、貫通電極３ｂの電圧とｒｅｆ電圧生成部２ａ５が生成する電圧ref（プルアップ電圧の半分の電圧）とを比較し、・・・ＩＤ一致信号が電圧refより低い電圧の場合に、ＩＤ信号と、いずれかのメモリチップのＩＤとが「一致」したと判定する。
【０１０４】
  制御回路２ａ６は、コンパレータ２ａ４が貫通電極３ｂにＩＤ一致信号が供給されたことを検出した際、そのときのカウンタ２ａ２のカウント値（ＩＤ）をＩＤレジスタ２ｂに格納する。よって、ＩＤレジスタ２ｂには、メモリチップ１ａ〜１ｄのＩＤが格納される。」（第１４頁第１〜３２行）
　
チ　「【０１０５】
  ＣＳ電極指定部２ｃは、ＣＳ電極指定信号用貫通電極３ｃ１〜３ｃ４と接続し、ＣＳ電極指定信号用貫通電極３ｃ１〜３ｃ４にＣＳ電極指定用信号を供給して、ＣＳ用スイッチ１６ａ〜１６ｄの中の任意のＣＳ用スイッチ１６を指定する。
【０１０６】
  メモリコントローラ２は、ＩＤレジスタ２ｂに格納された各メモリチップ１ａ〜１ｄのＩＤとＣＳ電極指定部２ｃとを用いて、各メモリチップ１ａ〜１ｄが有するＣＳ貫通電極３ｄ１〜３ｄ４の中の任意の１つに対応するＣＳ用スイッチ１６を選択し、選択したＣＳ用スイッチ１６を有効にする。
【０１０７】
  ＣＳ用スイッチ１６は、電気ヒューズ・・・で実現できるが、・・・一旦ＣＳ用スイッチ１６を有効化（電気ヒューズを短絡）すれば、メモリコントローラ２と積層メモリチップ間のＣＳ信号に関連する接続を固定化することができ、ＩＤ探知処理を再度行う必要がない。」（第１４頁第３３〜４８行）
　
リ　「【０１０９】
  以下、図４を参照して半導体メモリ装置の第１の実施例の動作を説明する。
【０１１０】
  まず、メモリコントローラ２、具体的には制御回路２ａ６は、・・・積層しているメモリチップの数を「４」、判明ＩＤ数を「０」と設定する初期化処理を行う（ステップ４ａ）。
【０１１１】
  メモリコントローラ２、具体的には制御回路２ａ６は、判明ＩＤ数が積層メモリ数である「４」を満たさない間、以下に示すＩＤ探知処理を繰り返す（ステップ４ｂ）。
【０１１２】
  制御回路２ａ６は、制御回路２ａ６内のメモリに、ｉ＝１と設定する（ステップ４ｃ）。・・・なお、本実施例では、ＩＤレジスタ２ｂは、レジスタ番号１〜４が付与された４つのレジスタを含む。
【０１１３】
  次に、制御回路２ａ６は、全メモリチップ１ａ〜１ｄにＩＤを生成させる（ステップ４ｄ）。
【０１１４】
  具体的には、制御回路２ａ６は、各メモリチップ・・・のＩＤ生成回路１１にＩＤ生成開始信号を出力する。なお、ＩＤ生成開始信号は、各メモリチップ１ａ〜１ｄに設けられたＩＤ生成開始信号用貫通電極３ｅを介して、各メモリチップ１ａ〜１ｄのＩＤ生成回路１１に供給される。各ＩＤ生成回路１１は、ＩＤ生成開始信号の入力に応じて動作を開始してＩＤ１４を生成する。
【０１１５】
  制御回路２ａ６は・・・貫通電極３ａを介して“LLLL”から“HHHH”までのすべての組み合わせについてのＩＤ信号を各メモリチップ１ａ〜１ｄに送信させる（ステップ４ｅ、４ｆ）。
【０１１６】
  制御回路２ａ６は、コンパレータ２ａ４の出力に基づいてメモリチップ１ａ〜１ｄのいずれかからＩＤ一致信号が出力されたか判定する（ステップ４ｇ）。
【０１１７】
  メモリチップ１ａ〜１ｄのいずれかのメモリチップからＩＤ一致信号が出力された場合は、制御回路２ａ６は、ＩＤ一致信号が出力されたＩＤ（カウンタ２ａ２のカウント値）をＩＤレジスタ２ｂのレジスタ番号ｉ番（はじめはＩＤレジスタ番号が１番）のレジスタに登録し、判明ＩＤ数およびｉを１増やす（ステップ４ｈ、４ｉ）。
・・・
【０１１９】
  制御回路２ａ６は、・・・ＩＤ信号が“HHHH”になった状態で、判明ＩＤ数が「４」であれば、次のＣＳ有効化処理へ進む。」（第１５頁第２〜４４行）
　
ヌ　「【０１２０】
  制御回路２ａ６は、ＩＤレジスタ２ｂのレジスタ番号１番のレジスタに入っているＩＤを使って、そのＩＤに対応するメモリチップを選択し、選択したメモリチップにおいて、ＣＳ貫通電極３ｄ１に対応するＣＳ用スイッチ１６ａを選択する。
【０１２１】
  具体的には、制御回路２ａ６は、ＩＤレジスタ２ｂのレジスタ番号１番のレジスタに入っているＩＤを読み出し、・・・出力回路２ａ３を介して貫通電極３ａに出力する。・・・レジスタ番号１番のレジスタに入っているＩＤと同じＩＤを有するメモリチップでは、比較器１２の出力が“Ｈ”となり、ゲート回路１５ａ〜１５ｄが開く。・・・
【０１２２】
  続いて、ＣＳ電極指定部２ｃが、ＣＳ貫通電極３ｄ１に対応するＣＳ用スイッチ１６ａをオンさせるＣＳ電極３ｄ１指定信号をＣＳ電極指定用貫通電極３ｃ１に出力すると、ＣＳ電極３ｄ１指定信号は、ＩＤレジスタ２ｂのレジスタ番号１番のレジスタに入っているＩＤに対応するメモリチップが有するゲート回路１５ａを通過して、ＣＳ用スイッチ１６ａを選択する。
【０１２３】
  よって、ＩＤレジスタ２ｂのレジスタ番号１番のレジスタに入っているＩＤに対応するメモリチップが有するＣＳ信号配線１７は、ＣＳ貫通電極３ｄ１に供給されるＣＳ信号が入力されるように設定可能となる。
【０１２４】
  続いて、制御回路２ａ６は、ＩＤレジスタ２ｂのレジスタ番号２番のレジスタに入っているＩＤを使って、そのＩＤに対応するメモリチップ・・・が有するＣＳ信号配線１７は、ＣＳ貫通電極３ｄ２に供給されるＣＳ信号が入力されるように設定可能となる。
【０１２８】
  続いて、・・・レジスタ番号３番のレジスタに入っているＩＤ・・・に対応するメモリチップが有するＣＳ信号配線１７は、ＣＳ貫通電極３ｄ３に供給されるＣＳ信号が入力されるように設定可能となる。
【０１３２】
  続いて、・・・レジスタ番号４番の・・・ＩＤに対応するメモリチップが有するＣＳ信号配線１７は、ＣＳ貫通電極３ｄ４に供給されるＣＳ信号が入力されるように設定可能になる（ステップ４ｊ〜４ｌ）。」（第１５頁第４５行〜第１７頁第２８行）
　
ル　「【０１３６】
  続いて、メモリコントローラ２は、全メモリチップ１ａ〜１ｄのＣＳ用スイッチ１６を有効化する。例えば、ＣＳ用スイッチ１６を電気フューズで実現する場合は、ステップ４ｊ〜４ｌで選択されたＣＳ用スイッチ１６の電気フューズを起動し、ＣＳ貫通電極と３ｄとＣＳ信号配線１７との接続を固定化する（ステップ４ｍ）。
【０１３７】
  以上の処理により、メモリコントローラ２は、ＣＳ信号出力部２ｄがＣＳ貫通電極３ｄ１〜３ｄ４に出力するＣＳ信号によって、積層されたメモリチップ１ａ〜１ｄのそれぞれを区別してアクセスすることができるようになる。」（第１７頁第２９〜３７行）
　 
　【引用例に記載されている発明】  
　上記の記載事項（特に、ハないしル）からみて、上記引用例には、  
　「半導体メモリ装置は、積層されているメモリチップ（半導体チップ）１ａ〜１ｄと、制御部としてのメモリコントローラ２とを含み、
　各メモリチップ１ａ〜１ｄは、回路、回路配置および配線に関して同じ設計がなされており、各メモリチップ上の同じ位置に貫通電極（チップの厚さ方向に貫通するスルーホール型電極）３が形成されて、上および／または下に積層されたメモリチップの貫通電極３と電気的に接続され、電気的に接続された複数の貫通電極３ａ〜３ｅは、貫通電極バスを形成し、メモリコントローラ２と電気的に接続するものであり、
　各メモリチップ１ａ〜１ｄは、ＩＤ生成回路１１、比較器１２、ＩＤ一致信号出力回路１３、ゲート回路１５ａ〜１５ｄ、チップ選択信号受付け部としてのＣＳ（チップセレクト）用スイッチ１６ａ〜１６ｄ、ＣＳ信号配線１７、貫通電極（貫通電極バス）３ａ、貫通電極（貫通電極バス）３ｂ、ＣＳ電極指定信号用貫通電極３ｃ１〜３ｃ４、ＣＳ貫通電極３ｄ１〜３ｄ４およびＩＤ生成開始信号用貫通電極３ｅと、ＣＳ用スイッチ１６ａ〜１６ｄとしての電気ヒューズ等の有効化を行うＣＳ電極有効化手段１８を含み、
　メモリコントローラ２は、ＩＤ探知回路２ａと、ＩＤレジスタ２ｂと、設定部としてのＣＳ電極指定部２ｃと、半導体チップ制御部としてのＣＳ信号出力部２ｄとを含み、ＩＤレジスタ２ｂに格納された各メモリチップ１ａ〜１ｄのＩＤとＣＳ電極指定部２ｃとを用いて、各メモリチップ１ａ〜１ｄが有するＣＳ貫通電極３ｄ１〜３ｄ４の中の任意の１つに対応するＣＳ用スイッチ１６を選択し、選択したＣＳ用スイッチ１６を電気ヒューズを短絡することによって有効にするものであり、
　一旦ＣＳ用スイッチ１６を有効化すれば、メモリコントローラ２と積層メモリチップ間のＣＳ信号に関連する接続を固定化することができ、ＩＤレジスタ２ｂのレジスタ番号１番のレジスタに入っているＩＤに対応するメモリチップが有するＣＳ信号配線１７は、ＣＳ貫通電極３ｄ１に供給されるＣＳ信号が入力されるように設定可能となり、レジスタ番号２番のレジスタに入っているＩＤに対応するメモリチップが有するＣＳ信号配線１７は、ＣＳ貫通電極３ｄ２に供給されるＣＳ信号が入力されるように設定可能となることにより、ＩＤレジスタ２ｂに格納されたＩＤ信号、すなわち各メモリチップ１ａ〜１ｄのＩＤ１４を使って、各メモリチップ１ａ〜１ｄを区別してアクセスすることができる半導体メモリ装置。」の発明（以下「引用発明」という。）が記載されていると認められる。 
 　  
３　発明の対比  
（１）本願補正発明と引用発明とを対比すると、引用発明でいう「レジスタ番号１番のレジスタに入っているＩＤに対応するメモリチップ（半導体チップ）、及び、レジスタ番号２番のレジスタに入っているＩＤに対応するメモリチップ（半導体チップ）」は、本願補正発明でいう「第一のダイ及び第二のダイ」に相当し、「（上記それぞれのＩＤに対応するメモリチップのＣＳ信号配線１７に供給される）それぞれのＣＳ信号」は「第一及び第二の制御信号」に相当する。そして、上記それぞれのメモリチップには、ＣＳ信号を受信するための「複数の入力ピン」に相当する部材と、ＣＳ信号を処理するためのそれぞれの回路が存在することは明らかであり、これらの回路が、本願補正発明でいう「第一及び第二の制御信号のいずれか一方によって有効化される」「第一の回路」及び「第二の回路」に相当する。また、引用発明において、上記の複数の入力ピンに相当する部材とＣＳ信号を処理するための回路との間に配置される「ＣＳ電極有効化手段１８」は、本願補正発明でいう「複数の入力ピンのうちの１つから第一（又は第二）の回路への第一（又は第二）の信号パスを選択するように構成されたパスセレクタ」に対応するものであって、「ＣＳ用スイッチ１６ａ〜１６ｄとしての電気ヒューズ等の有効化を行う」のであるから、「ヒューズ又はアンチヒューズを含むパスセレクタ制御回路を有し」ているといえる。
　更に、引用発明に係る半導体メモリ装置では、上記それぞれのＩＤに対応するメモリチップが「積層され」ると共に、「各メモリチップ上の同じ位置に貫通電極（チップの厚さ方向に貫通するスルーホール型電極）３が形成されて、上および／または下に積層されたメモリチップの貫通電極３と電気的に接続され」ており、貫通電極３には、ＣＳ信号が供給されるＣＳ貫通電極３ｄ１と３ｄ２が含まれているから、上記の半導体メモリ装置は、本願補正発明でいう「前記第一のダイと前記第二のダイは、前記第一及び第二の制御信号の両方が前記第一及び第二のダイを通って、前記第一のダイの表面と前記第二のダイの表面に垂直な方向に送られるように、スタックを形成し、前記第二のダイの前記表面は前記第一のダイの前記表面に平行に配置されている、メモリデバイス」を構成しているといえる。
　
（２）上記の対比から、本願補正発明と引用発明との間の一致点及び相違点を次のとおりに認定する。　  
　
　［一致点］「第一のダイであって、
　　第一及び第二の制御信号のいずれか一方によって有効化されるように構成された第一の回路、
　　前記第一及び第二の制御信号を受信するように構成された複数の第一の入力ピン、及び、
　　前記複数の第一の入力ピンと前記第一の回路との間に配置され、前記複数の第一の入力ピンのうちの１つから前記第一の回路への第一の信号パスを選択するように構成された第一のパスセレクタ、
　を含む第一のダイと、
　第二のダイであって、
　　前記第一及び第二の制御信号のいずれか一方によって有効化されるように構成された第二の回路、
　　前記第一及び第二の制御信号を受信するように構成された複数の第二の入力ピン、及び、
　　前記複数の第二の入力ピンと前記第二の回路との間に配置され、前記複数の第二の入力ピンのうちの１つから前記第二の回路への第二の信号パスを選択するように構成された第二のパスセレクタ、
　を含む第二のダイとを含み、
　前記第一及び第二のパスセレクタの各々は、前記第一及び第二のパスセレクタの各々を制御するように構成された、ヒューズ又はアンチヒューズを含むパスセレクタ制御回路を有し、
　前記第一のダイと前記第二のダイは、前記第一及び第二の制御信号の両方が前記第一及び第二のダイを通って、前記第一のダイの表面と前記第二のダイの表面に垂直な方向に送られるように、スタックを形成し、前記第二のダイの前記表面は前記第一のダイの前記表面に平行に配置されている、メモリデバイス。」である点。   　  
　
　［相違点］本願補正発明では、第一及び第二のパスセレクタとして、「Ｎ対１（Ｎは２以上の整数）のマルチプレクサ」及び「Ｍ対１（Ｍは２以上の整数）のマルチプレクサ」を用い、また、パスセレクタ制御回路は、「前記ヒューズ又は前記アンチヒューズがオープンであるかショートであるかに応じたハイ又はローのパスセレクタ制御信号を出力し、前記第一及び第二のパスセレクタの各々は、前記パスセレクタ制御信号に対応する信号パスを選択するように構成され」るというのに対して、引用発明では「選択したＣＳ用スイッチ１６を電気ヒューズを短絡することによって有効にする」というにとどまり、パスセレクタとしてマルチプレクサを用いること、及び、パスセレクタ制御回路が、ヒューズ又はアンチヒューズがオープンであるかショートであるかに応じたパスセレクタ制御信号を出力し、パスセレクタは、前記パスセレクタ制御信号に対応する信号パスを選択するように構成されることについては言及がない点。  　  
 　　  
４　当審の判断  
　上記［相違点］について検討する。
　半導体チップに関連する技術分野において、ヒューズ又はアンチヒューズを含む制御回路を有し、ヒューズ又はアンチヒューズをオープンにするかショートにするかによって選択的に制御されるマルチプレクサが普通に採用されていることは、前置報告で指摘された特表２００７−５３５８２６号公報（国際公開日　平成１７年１２月８日、ＷＯ２００５／１１７１１４、Ａ２）のほかに、特開昭６３−２５８９０号公報、特開昭６３−３０９３４号公報、特開平５−１８３４２５号公報、特開平６−１２４１３７号公報、特開平６−１４０９１９号公報、特表２００５−５２７０２２号公報にも示されているように、本願の優先権主張日（平成１７年１２月３０日）より前において既に周知の事項であったといえるし、また、複数の入力のいずれかを選択的に出力することができるというマルチプレクサの果たす機能からみて、第一及び第二のパスセレクタとして、Ｎ対１（Ｎは２以上の整数）のマルチプレクサ及びＭ対１（Ｍは２以上の整数）のマルチプレクサを用いることも格別想到し難いこととはいえない。
　そうすると、引用発明において上記の周知の事項に基づいて、上記相違点で指摘した本願補正発明のものと同様の構成にすることは、当業者が容易になしうる程度の設計事項ということができる。  
　したがって、本願補正発明は引用発明及び上記の周知の事項を示す刊行物（以下「周知刊行物」という。）の記載事項等から当業者が容易に発明をすることができたものといえる。  
 　  
５　独立特許要件の欠如に伴う本件手続補正の却下  
　上記検討から明らかなように、本願補正発明は、上記引用発明及び上記周知刊行物の記載事項等に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。  
　したがって、本件手続補正は、平成１８年改正前の特許法第１７条の２第５項において準用する同第１２６条第５項の規定に違反することになり、同第１５９条第１項において一部読み替えて準用する同第５３条第１項の規定により却下されるべきものである。  
　よって、上記補正却下の決定の結論のとおり決定する。  
 　　  
【第３】本願の発明について  
１　本願の発明  
　平成２３年１２月２８日付けの本件手続補正は上記のとおり却下されたので、本願の発明は、平成２３年５月２３日付けの手続補正に係る特許請求の範囲の請求項１（本件手続補正前の請求項１）に記載された事項により特定される次のとおりのものと認められる。  
　「【請求項１】
　第一のダイであって、
　　第一の制御信号によって有効化されるように構成された第一の回路、
　　前記第一の制御信号を受信するように構成された第一の入力ピン、及び、
　　前記第一の入力ピンと前記第一の回路との間に配置され、前記第一の入力ピンから前記第一の回路への第一の信号パスを選択するように構成された第一のパスセレクタ、
　を含む第一のダイと、
　第二のダイであって、
　　第二の制御信号によって有効化されるように構成された第二の回路、
　　前記第二の制御信号を受信するように構成された第二の入力ピン、及び、
　　前記第二の入力ピンと前記第二の回路との間に配置され、前記第二の入力ピンから前記第二の回路への第二の信号パスを選択するように構成された第二のパスセレクタ、
　を含む第二のダイとを含み、
　前記第一及び第二のパスセレクタの各々は、前記第一及び第二のパスセレクタの各々を制御するように構成された、ヒューズ又はアンチヒューズを含むパスセレクタ制御回路を有し、
　前記第一のダイと前記第二のダイは、信号が前記第一の信号パスと前記第二の信号パスの各々を通って、前記第一のダイの表面と前記第二のダイの表面に垂直な方向に送られ得るようにスタックを形成し、前記第二のダイの前記表面は前記第一のダイの前記表面に平行に配置されている、メモリデバイス。」（以下「本願発明」という。）  
 　  
２　引用例、その記載事項及び引用発明  
　原査定の拒絶の理由に引用された引用例とその記載事項、並びに引用発明は、上記【第２】の２に記載したとおりである。  
 　  
３　対比・判断  
　上記【第２】の１（１）で指摘したところからみて、本願発明は、本願補正発明におけるマルチプレクサ及びその制御回路に関する限定構成を除いたものということができ、同じく【第２】の３以下の対比と判断から明らかなように、本願発明は、上記の引用発明に基づいて、当業者が容易に発明をすることができたものといえる。
 　  
４　むすび  
　以上のことから、本願発明は、特許法第２９条第２項の規定により特許を受けることができないものであり、このような特許を受けることができない発明を包含する本願は、他の請求項について検討するまでもなく拒絶されるべきものである。  
　よって、結論のとおり審決する。