【事件の表示】
　特願２００２−３２７８２２「不揮発性強誘電体メモリの配線」拒絶査定不服審判事件〔平成１５年１０月　３日出願公開、特開２００３−２８２８４１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１４年１１月１２日（パリ条約による優先権主張２００１年１２月２９日、大韓民国）の出願であって、平成２１年９月２４日に手続補正がなされ、平成２２年９月９日付けで拒絶査定がなされ、これに対して、平成２３年１月２１日に拒絶査定に対する審判請求がなされ、その後、当審において、平成２４年３月９日付けで拒絶理由通知がなされ、同年６月２１日に手続補正がなされるとともに、同日に意見書が提出されたものである。
　
２．当審における拒絶の理由
　当審において、平成２４年３月９日付けで通知した拒絶の理由の概要は、以下のとおりである。
　
　本願の請求項１ないし１２に係る発明は、その優先日前に日本国内において頒布された刊行物である特開２０００−１０１０３９号公報、特開２０００−２６８５５８号公報、特開２００１−１１８３８０号公報、特開平５−２１７５０号公報、特表平９−５０８２４０号公報及び特開平１０−２１４４９４号公報に記載された発明に基いて、その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
３．本願発明
　本願の請求項１ないし９に係る発明は、平成２４年６月２１日になされた手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし９に記載されている事項により特定されるとおりのものであって、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その特許請求の範囲の請求項１に記載されている事項により特定されるとおりのものである。
　
　ここにおいて、請求項１に記載された「前記サブビットラインを配列順に３本を一組として組み分けした場合、第１層には前記一組のサブビットラインにおける一番目のサブビットラインを配置させ、第２層には前記一組のサブビットラインにおける二番目のサブビットラインを配置させ、第３層には前記一組のサブビットラインにおける三番目のサブビットラインを配置させる」は、平成２４年６月２１日に提出された意見書における
「（２）補正について
　上記手続補正書において行った補正は以下の通りである。
　まず、平成２１年９月２４日付けで提出した手続補正書における特許請求の範囲に記載された請求項（以下、「旧請求項」と言う。）１，３を統合し、新請求項１とした。」
という記載及び平成２１年９月２４日になされた手続補正により補正された請求項１及び３の記載からみて、「前記メインビットラインを配列順に３本を一組として組み分けした場合、第１層には前記一組のメインビットラインにおける一番目のメインビットラインを配置させ、第２層には前記一組のメインビットラインにおける二番目のメインビットラインを配置させ、第３層には前記一組のメインビットラインにおける三番目のメインビットラインを配置させる」の誤記であることが明らかであるから、本願発明は、次のとおりであると認められる。
　
「【請求項１】　それぞれ複数個の単位セルを含むサブセルアレイのブロックを備えたセルアレイブロック内で、
　前記単位セルの一端子に連結されるように一ライン方向に一定の間隔を保って配列された複数のサブビットラインと、
　それぞれのサブビットラインに対応させて配置されている複数のメインビットラインとを備えた不揮発性強誘電体メモリの配線において、
　サブビットラインを１層に平行に並べる一方、メインビットラインはサブビットラインの層の上の複数の層に３つの配線層を用いて配置する時、前記一ライン方向に配列された前記メインビットラインを配列順に３本を一組として組み分けした場合、第１層には前記一組のメインビットラインにおける一番目のメインビットラインを配置させ、第２層には前記一組のメインビットラインにおける二番目のメインビットラインを配置させ、第３層には前記一組のメインビットラインにおける三番目のメインビットラインを配置させる
　ことを特徴とする不揮発性強誘電体メモリの配線。」
　
４．引用刊行物に記載された発明
（４−１）当審における拒絶の理由に引用された、本願の優先日前に頒布された刊行物である特開２０００−１０１０３９号公報（以下「引用刊行物」という。）には、図１とともに、以下の事項が記載されている。（なお、下線は、当審において付与したものである。以下同様。）
　
「【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に高信頼にデータ読出しができる階層型ビット線構成の高集積メモリに関する。
【０００２】
【従来の技術】半導体メモリ装置、たとえばダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を高集積に構成する方法として、階層型ビット線構成が知られている。図６に非階層型のビット線構成と階層型ビット線構成の概念図を示す。非階層型のビット線構成（ａ）では、単層配線で形成されたビット線たとえばＢＬ１にセンスアンプ１２が接続される。メモリセルたとえばＭＣ１は、ワード線たとえばＸ１とＢＬ１との交点にマトリックスに配置される。
階層型のビット線構成（ｂ）では、細分化されたサブビット線たとえばＳＢ１と、複数のサブビット線にスイッチトランジスタＭ１４を介して接続するメインビット線たとえばＭＢ１とでビット線が構成される。サブビット線とメインビット線とは、異なる配線層で形成される。メモリセルたとえばＭＣ１は、ワード線たとえばＸ１とＳＢ１との交点にマトリックスに配置される。
【０００３】階層型ビット線構成では、非階層型ビット線構成に比べメモリセル領域６０Ｂ（６０Ａ）に対するセンスアンプ部６１Ｂ（６１Ａ）の占有比を低減でき、メモリを高集積に構成できる。この理由は、拡散層容量や対メモリセル部容量などを含むビット線ＢＬ１やサブビット線ＳＢ１のビット線容量に比べ、ほぼ配線容量のみのメインビット線ＭＢ１のビット線容量は、単位長さ当たりで大幅に小さいためである。ＤＲＡＭのメモリセル信号量はビット線容量に反比例するので、ビット線容量を大きくすると信号量が低下し、信号センス時間が劣化したり、誤読出ししたりしてしまう。単位長さ当たりの容量が小さいメインビット線の活用により、階層型ビット線構成では、非階層型ビット線構成に比べて、ひとつのセンスアンプ１２に接続するメモリセル数を多くできる。
【０００４】
【発明が解決しようとする課題】メインビット線容量が仮に０に近いとすれば、メインビット線をいくらでも長くして、メモリセル領域６０Ｂに対するセンスアンプ部６１Ｂの占有比をいくらでも小さくできるように思える。しかし、現実には配線容量などのためにメインビット線容量は０ではない。配線容量とは、メインビット線とその上下の配線層との間の容量、および隣接メインビット線間の容量である。
【０００５】
本発明の目的は、単位長さ当たりのメインビット線容量を低減することにより、メモリ信号量を低下させることなくメモリセル領域に対するセンスアンプ部の占有比を低下させて、高信頼，高集積の半導体メモリ装置を提供することにある。
「【００１１】
本発明の階層ビット線構成の半導体メモリ装置は、トランジスタとキャパシタとでメモリセルが構成されるＤＲＡＭや強誘電体メモリ、あるいはトランジスタで構成されるプログラマブル・リード・オンリ・メモリ（ＰＲＯＭ）などである。
【００１２】
【発明の実施の形態】図１は本発明の一実施例の半導体メモリ装置の主要な構成、およびその要部断面構造を示すものである。
【００１３
】図１（ａ）において、半導体チップ１０には、メモリマット１１、アドレスデコード系回路１５，データ入出力回路１６が設けられる。
【００１４】
メモリマット１１は、階層型ビット線構成となっている。すなわち、メモリセルたとえばＭＣ１〜ＭＣｎが接続されたサブビット線ＳＢ１が、さらにスイッチングトランジスタＭ１４を介してメインビット線ＭＢ１に接続される。メインビット線には、このようなサブメモリ単位が複数個(ＳＭ０１〜ＳＭｍ１)接続される。メモリセルのスイッチングトランジスタを制御するワード線は、たとえばＸ１およびＸｓ１の二層で構成される。
【００１５】同様に、サブビット線のスイッチングトランジスタＭ１４を制御するワード線は、たとえばＺ０およびＺｓ０の二層で構成される。二層構造にする理由は、ゲート電極材料と同じとなるＸｓ１やＺｓ０は、一般にシリコンを主成分とするために高抵抗だからである。たとえばアルミ（Ａｌ）を主元素とする低抵抗配線Ｘ１やＺ０でＸｓ１やＺｓ０を裏打ちすることにより、ワード線の遷移を高速化できる。
【００１６】メモリマット１１内のセンスアンプ１２やワードドライバ１３、およびメモリマット外の論理回路、たとえば回路１５や回路１６には、電源線ＶＨおよび接地線ＶＬが供給される。
【００１７】図１（ｂ）は、回路１２，１３，１５，１６における断面構造、図１（ｃ）はメモリマット１１における断面構造（（ａ）のＡ−Ａ′に沿っている）を示す。
【００１８】図１（ｂ）の回路１２，１３，１５，１６の断面図において、シリコンウェル１９の表面には、ソースＳ２０，ドレインＤ２０，ゲートＧ２０とからなるトランジスタ領域１７と、アイソレーション領域１８とが形成される。ソースおよびドレインは、プラグ２２を介して配線層２１に電気的に接続される。さらに、ソース上の配線層２１はプラグ２３を介して、電源線ＶＨまたは接地線ＶＬに接続される。なお、同図ではＮチャネルおよびＰチャネルトランジスタの区別を示していないが、いずれも同様な断面構造となる。
【００１９】
図１（ｃ）のメモリマットの断面図においては、シリコンウェル１９の表面に、ワード線Ｘｓ１の一部をゲートとするトランジスタ領域１７と、アイソレーション領域１８とが形成される。ソース，ドレインは紙面垂直方向にある。その上には、配線層２１と同時に形成され、紙面垂直方向に延びるサブビット線ＳＢ１が設けられる。その上には、ＶＨ，ＶＬと同時に形成され、低抵抗である裏打ちワード線Ｘ１が設けられる。その上には、紙面垂直方向に延びるメインビット線ＭＢ１が設けられる。なお、配線２１とＳＢ１、および配線ＶＨ，ＶＬとＸ１とは、それぞれ必ずしも同時に形成されたものでなくてもよいが、周辺回路とメモリマットとで同一配線層を異なる目的に利用することが望ましい。
　
（４−２）引用刊行物の段落【００１４】の「メモリマット１１は、階層型ビット線構成となっている。すなわち、メモリセルたとえばＭＣ１〜ＭＣｎが接続されたサブビット線ＳＢ１が、さらにスイッチングトランジスタＭ１４を介してメインビット線ＭＢ１に接続される。メインビット線には、このようなサブメモリ単位が複数個(ＳＭ０１〜ＳＭｍ１)接続される。・・・」という記載及び図１（ａ）からは、「メモリマット１１には、メモリセルＭＣ１〜ＭＣｎが接続されたサブビット線ＳＢ１が、さらにスイッチングトランジスタＭ１４を介してメインビット線ＭＢ１に接続され、前記メモリセルＭＣ１〜ＭＣｎ、前記サブビット線ＳＢ１及び前記スイッチングトランジスタＭ１４が、サブメモリ単位を構成し、前記メインビット線ＭＢ１には、複数の前記サブメモリ単位ＳＭ０１〜ＳＭｍ１が接続され」た構成が読みとれる。
　
（４−３）引用刊行物の図１（ａ）及び（ｃ）からは、「同一配線層に形成された複数のサブビット線（ＳＢ１）の上に、同一配線層に形成された複数のメインビット線（ＭＢ０、ＭＢ１、ＭＢ２）が形成された」構成が見てとれる。
　
（４−４）引用刊行物の図１（ａ）から、複数の各メインビット線には、複数のサブメモリ単位が接続されていることは明らかである。
　
（４−５）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「階層型ビット線構成の強誘電体メモリの複数のサブビット線及び複数のメインビット線であって、
　前記複数のサブビット線及び前記複数のメインビット線は、メモリマット上に形成されており、
　複数のメモリセルが接続された各前記サブビット線が、さらにスイッチングトランジスタを介して各前記メインビット線に接続され、
　前記複数のメモリセル、各前記サブビット線及び前記スイッチングトランジスタは、サブメモリ単位を構成し、
　各前記メインビット線には、複数の前記サブメモリ単位が接続され、
　前記複数のサブビット線及び前記複数のメインビット線は、前記メモリマットの断面図において、各々同一配線層に、紙面垂直方向に延びるように設けられるとともに、前記複数のメインビット線は、前記複数のサブビット線の上に設けられている、
　階層型ビット線構成の強誘電体メモリの複数のサブビット線及び複数のメインビット線。」
　
５．対比
（５−１）刊行物発明の「強誘電体メモリ」、「メモリセル」、「サブメモリ単位」及び「メモリマット」は、各々本願発明の「不揮発性強誘電体メモリ」、「単位セル」、「サブセルアレイ」及び「セルアレイブロック」に相当する。
　
（５−２）刊行物発明の「メインビット線」及び「サブビット線」は、各々本願発明の「メインビットライン」及び「サブビットライン」に相当する。また、刊行物発明において、「メインビット線」は、「サブビット線」に対応されて配置されていること、「サブビット線」は、「メモリセル」の一端子に連結されるように一ライン方向に一定の間隔を保って配列されていることは、明らかである。
　
（５−３）刊行物発明の「前記複数のサブビット線・・・は、前記メモリマットの断面図において、各々同一配線層に、紙面垂直方向に延びるように設けられる」という限定事項から、刊行物発明の「サブビット線」は、一層に平行に並んでいることは明らかである。
　
（５−４）刊行物発明の「メインビット線」及び「サブビット線」と本願発明の「メインビットライン」及び「サブビットライン」とは、「メインビットラインはサブビットラインの層の上の」「層に」「配置させ」たという点で共通する。
　
（５−５）そうすると、本願発明と刊行物発明は、
「それぞれ複数個の単位セルを含むサブセルアレイのブロックを備えたセルアレイブロック内で、
　前記単位セルの一端子に連結されるように一ライン方向に一定の間隔を保って配列された複数のサブビットラインと、
　それぞれのサブビットラインに対応させて配置されている複数のメインビットラインとを備えた不揮発性強誘電体メモリの配線において、
　サブビットラインを１層に平行に並べる一方、メインビットラインはサブビットラインの層の上の複数の層に配置させた、
　不揮発性強誘電体メモリの配線。」
である点で一致し、以下の点で相違しているものと認められる。
　
（相違点）本願発明では、「メインビットラインはサブビットラインの層の上の複数の層に３つの配線層を用いて配置する時、前記一ライン方向に配列された前記メインビットラインを配列順に３本を一組として組み分けした場合、第１層には前記一組のメインビットラインにおける一番目のメインビットラインを配置させ、第２層には前記一組のメインビットラインにおける二番目のメインビットラインを配置させ、第３層には前記一組のメインビットラインにおける三番目のメインビットラインを配置させる」のに対して、刊行物発明では、そのような特定がなされていない点。
　
６．判断
（６−１）以下、上記相違点について、検討する。
　半導体記憶装置のビット線のような半導体装置の伝送路において、隣接する信号線間のクロストークを防止するため、断面の上下方向の異なる層に分離して配置することは、以下の周知例１〜３に記載されているように、従来から周知であり、その際に、三層以上の複数の層に分離して形成することも、下記周知例１に「なお、上記実施例では、ビット線を２層に分離して形成するようにしたが、この発明はこれに限定されることなく、ビット線を何層にも分離して形成するようにしてもよい。」（第２頁左下欄第１３〜１６行）と記載されているように、従来から周知である。
　そして、隣接する信号線を、例えば異なる三層に分割して配置する際に、各信号線をどの層に振り分けて配置するかということは、配線レイアウト設計上の制約などを考慮しつつ、当業者が必要に応じて、適宜設定し得る設計的事項であるところ、信号線の配列順に規則的に複数の層に振り分けることは、当業者であれば、容易に思いつくことである。
　また、本願発明において、「メインビットラインはサブビットラインの層の上の複数の層に３つの配線層を用いて配置する時、前記一ライン方向に配列された前記メインビットラインを配列順に３本を一組として組み分けした場合、第１層には前記一組のメインビットラインにおける一番目のメインビットラインを配置させ、第２層には前記一組のメインビットラインにおける二番目のメインビットラインを配置させ、第３層には前記一組のメインビットラインにおける三番目のメインビットラインを配置させる」構成とすることより、当業者の予測を超えた格別の効果が生じていると認めることもできない。
　
（ア）周知例１
　特開昭６３−３０８３７１号公報には、第１図とともに、以下の記載がなされている。
「［産業上の利用分野］
　この発明は、半導体記憶装置に関し、特に複数のワード線とビット線が直交して配置され、各交点にメモリセルが配置されたような半導体記憶装置に関する。」（第１頁左下欄第１４〜１８行）
「［実施例］
　第１図はこの発明の一実施例の半導体記憶装置の特徴部分を示す断面図である。この実施例の特徴は、従来１工程にてすべて形成していたビット線を、複数の工程にて形成することにより、その配置を断面の上下方向に分離したことにある。すなわち、図示された３本のビット線４１，４２および４３について説明すると、ビット線４１および４３は半導体基板または絶縁物７の上に第１工程にて形成される。そして、これらビット線４１および４３の上に第１絶縁膜８１が形成された後、第２工程にて第１絶縁膜８１の上にビット線４２が形成される。さらに、第１絶縁膜の上に第２絶縁膜８２が形成される。このように、本実施例においては、隣り合うビット線が半導体記憶装置の断面の上下方向に分離して形成される。」（第２頁右上欄第４〜１９行）
「なお、上記実施例では、ビット線を２層に分離して形成するようにしたが、この発明はこれに限定されることなく、ビット線を何層にも分離して形成するようにしてもよい。
［発明の効果］
　以上のように、この発明によれば、隣り合うビット線を半導体記憶装置の断面の上下方向に分離して形成するようにしたので、ビット線間の浮遊容量を減らし、クロストークを抑えることができる。また、ビット線幅を大きくできるため、電流密度の上昇を防ぐことができ、信頼性の向上を図ることができる。」（第２頁左下欄第１３行〜同頁左下欄第４行）
　
（イ）周知例２
　特開平１０−３０８４６０号公報には、図２、４〜９とともに、以下の記載がなされている。
　「【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装置に関し、特に、ＳＲＡＭ（Static Random Access Memory)を有する半導体集積回路装置に適用して有効な技術に関するものである。」
「【００１２】本発明の他の目的は、ＳＲＡＭのメモリセルにおいて、クロストークノイズの発生を抑えることができる技術を提供することにある。」
「【００２７】図２は、本発明の一実施の形態であるＳＲＡＭのメモリセルアレイの一部（３×４ビット）の等価回路図を示す。
【００２８】図示のように、全ての１ビットのメモリセルのデータ線ＤＬとデータ線バーＤＬとは異なる層の配線によって構成されている。例えば、メモリセルＭＣ1の転送用ＭＩＳＦＥＴＱｔ1に接続されたデータ線ＤＬは第２層目のメタル配線Ｍ2で構成され、転送用ＭＩＳＦＥＴＱｔ2に接続されたデータ線バーＤＬは第３層目のメタル配線Ｍ3で構成されている。
【００２９】また、全ての隣接するデータ線ＤＬとデータ線バーＤＬとは異なる層の配線によって構成されている。例えば、メモリセルＭＣ1の第３層目のメタル配線Ｍ3で構成されたデータ線バーＤＬに隣接するメモリセルＭＣ2のデータ線ＤＬは第２層目のメタル配線Ｍ2で構成され、メモリセルＭＣ1の第２層目のメタル配線Ｍ2で構成されたデータ線ＤＬに隣接するメモリセルＭＣ3のデータ線バーＤＬは第３層目のメタル配線Ｍ3で構成されている。
【００３０】さらに、アレイ状に配列されたメモリセルにおいて、データ線ＤＬとデータ線バーＤＬは１×２ビットのメモリセルごとに交差しており、交差する列は一列おきに設けられている。
【００３１】同一列のメモリセルＭＣ1,ＭＣ4〜ＭＣ6のうち、１×２ビットのメモリセルＭＣ1,ＭＣ4のデータ線ＤＬは第２層目のメタル配線Ｍ2で構成され、データ線バーＤＬは第３層目のメタル配線Ｍ3で構成される。また、１×２ビットのメモリセルＭＣ5,ＭＣ6のデータ線ＤＬは第３層目のメタル配線Ｍ3で構成され、データ線バーＤＬは第２層目のメタル配線Ｍ2で構成される。」
「【００３７】次に、上記メモリセルＭＣ1の具体的な構成を図４（メモリセルＭＣ1を示す半導体基板の平面図）、図５（図４のＡ−Ａ’線における配線構造を示す半導体基板の断面図）および図６（図４のＢ−Ｂ’線における配線構造を示す半導体基板の断面図）を用いて説明する。なお、製造過程におけるメモリセルＭＣ1を示す半導体基板の平面図を図７および図８に示し、第２層目のメタル配線Ｍ2および第３層目のメタル配線Ｍ3のみの平面図をそれぞれ図９（ａ）および図９（ｂ）に示す。」
「【００５１】上記第１層目のメタル配線Ｍ1の上層には第２層目の層間絶縁膜９が形成され、この第２層目の層間絶縁膜９上には第２層目のメタル配線Ｍ2が形成されている。第２層目の層間絶縁膜９は、例えば酸化シリコン膜とＢＰＳＧ膜との積層膜で構成され、第２層目のメタル配線Ｍ2は、例えばＷ膜で構成されている。
【００５２】上記第２層目のメタル配線Ｍ2は、データ線ＤＬを構成しており、第２層目の層間絶縁膜９に開孔された第１のスルーホール１０を通じて、転送用ＭＩＳＦＥＴＱｔ1のドレイン領域上に配置された第１層目のメタル配線Ｍ1に接続されている。また、第２層目のメタル配線Ｍ2は、パッド電極ＰＭを構成しており、第２層目の層間絶縁膜９に開孔された第１のスルーホール１０を通じて、転送用ＭＩＳＦＥＴＱｔ2のドレイン領域上に配置された第１層目のメタル配線Ｍ1に接続されている。
【００５３】さらに、第２層目のメタル配線Ｍ2は、基準電圧線（ＶSS）を構成しており、図には示さないが、第２層目の層間絶縁膜９に開孔された第１のスルーホールを通じて駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のそれぞれのソース領域を接続した第１層目のメタル配線Ｍ1に接続されている。さらに、第２層目のメタル配線Ｍ2は、電源電圧線（Ｖcc）を構成しており、図には示さないが、第２層目の層間絶縁膜９に開孔された第１のスルーホールを通じて負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のそれぞれのソース領域を接続した第１層目のメタル配線Ｍ1に接続されている。
【００５４】上記第２層目のメタル配線Ｍ2の上層には第３層目の層間絶縁膜１１が形成され、この第３層目の層間絶縁膜１１上には第３層目のメタル配線Ｍ3が形成されている。第３層目の層間絶縁膜１１は、例えば酸化シリコン膜、ＳＯＧ（Spin On Glass)および酸化シリコン膜の積層膜で構成され、第３層目のメタル配線Ｍ3は、例えばアルミニウム（Ａｌ）合金膜で構成されている。
【００５５】上記第３層目のメタル配線Ｍ3は、データ線バーＤＬを構成しており、第３層目の層間絶縁膜１１に開孔された第２のスルーホール１２を通じて、転送用ＭＩＳＦＥＴＱｔ2のドレイン領域上に配置されたパッド電極ＰＭに接続されている。」
　
（ウ）周知例３
　特開平２−２０５０５４号公報には、第１、４図とともに、以下の記載がなされている。
「［産業上の利用分野］
　本発明は、半導体装置に適用して有効な技術に関するもので、例えば、マイクロ波信号により動作を行う半導体装置に利用して有効な技術に関するものである。」（第１頁右下欄第２〜６行）
「［発明が解決しようとする課題］
　しかしながら、上記マイクロストリップライン、ストリップラインにおいては以下の問題点がある。
　すなわち、上記伝送路１同士がある一定間隔以内に接近してくるとインピーダンス値が設計値と一致しなくなり、インピーダンスマツチングの設計が非常に難しくなってしまうという問題である。
　しかも、上記伝送路１同士がある一定間隔以内に近接してくると、伝送路１間においてクロストークノイズが発生し、所謂アイソレーション特性が劣化するという問題も生じる。」（第２頁右上欄第５〜１７行）
「第４図は光通信、コンピュータ用に使用される超高速半導体装置の縦断面図である。
　同図において、この半導体装置の外郭はパッケージ部分と、該パッケージから突出する５０本以上のピン（アウターリード）３６とにより構成されている。パッケージ部分は上部を形成するキャップ３４と、側部を形成する積層セラミック（アルミナ）１２とにより封止された状態になっており、この積層セラミック（アルミナ）１２間には上記ピン（アウターリード）３６にそれぞれ接続される伝送路（インナーリード）１１が形成されている（詳しくは後述）。」（第３頁右上欄第４〜１５行）
「この伝送路（インナーリード）１１はタングステンよりなり、第１図に示されるように、アルミナよりなる誘電体１２上に並列的にそれぞれ配置され，互いに一定間隔を持って離間配置されている。この伝送路（インナーリード）１１間士の間の中央には基準電位を有するタングステンよりなる配線（グランド線）１５がそれぞれ配置されている。上記伝送路（インナーリード）１１及びグランド線１５がプリントされた誘電体１２は階層状に積層されており（本実施例においては２段）、上段の伝送路（インナーリード）１１の真下にはグランド線１５が、また上段のグランド線１５の真下には伝送路１１がそれぞれ配置される位置関係となるように積層されている。これら積層部位の上下面には、基準電位層１３が形成されており、従って、マイクロ波信号を伝送する伝送路（インナーリード）１１の上下左右方向には基準電位部分が離間配置された状態となっている。
　上記各配線１１、１３、１５及び誘電体１２は、例えばグリーンシート積層法等の周知の製造法により形成される。」（第３頁左下欄第９行〜同頁右下欄第１０行）
「［発明の効果］
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
　すなわち、マイクロ波を伝送する伝送路を積層化すると共に、該伝送路の上下左右方向に基準電位を有する配線を離間配置するようにしたので、基準電位を有する配線が、隣接する伝送路間のクロストークノイズを抑えることができることとなり、アイソレーション特性を劣化させることなく伝送路を近接配置でき、しかも伝送路が立体的に積層されることから、配線密度が向上されると共に伝送路の配線長を短くできる。その結果、アイソレーション特性、伝送特性に優れ、高集積化の図られた半導体装置となる。」（第５頁左下欄第６行〜同頁右下欄第１行）
　
　そうすると、刊行物発明において、隣接するメインビット線（ＭＢ０、ＭＢ１、ＭＢ２）間のクロストークを防止するために、上記の周知技術を勘案することにより、本願発明のように、「メインビットラインはサブビットラインの層の上の複数の層に３つの配線層を用いて配置する時、前記一ライン方向に配列された前記メインビットラインを配列順に３本を一組として組み分けした場合、第１層には前記一組のメインビットラインにおける一番目のメインビットラインを配置させ、第２層には前記一組のメインビットラインにおける二番目のメインビットラインを配置させ、第３層には前記一組のメインビットラインにおける三番目のメインビットラインを配置させる」構成とすることは、当業者が容易になし得たものある。
　よって、上記相違点は、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（６−２）以上検討したとおり、本願発明と刊行物発明との相違点は、当業者が、周知の技術思想を勘案することにより、容易に想到し得たものにすぎず、本願発明は、引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
７．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。