(57)【要約】半導体基板上に一体形成することができるとともに、遅延時間の精度を向上させることができるアナログ遅延回路を提供することを目的とする。アナログ遅延回路２４は、クロック生成部５０、アナログスイッチ５１〜５６、６１〜６６、インバータ回路７１〜７６、コンデンサ８１〜８６、９０を含んで構成されている。スイッチ５１〜５６を順番に導通させてそれぞれの時点での入力信号の電圧を各コンデンサ８１〜８６に保持するとともに、この保持電圧を更新する前にスイッチ６１〜６６を導通させて取り出すことにより、スイッチ５１〜５６を導通させてからそれぞれに対応するスイッチ６１〜６６を導通させるまでの時間、すなわち信号の出力タイミングを遅延させる。
2003043190.tif 000002
【特許請求の範囲】
【請求項１】
複数のコンデンサと、
入力信号を異なるタイミングで所定の順番で前記複数のコンデンサのそれぞれに供給することにより、供給タイミングに対応した前記入力信号の電圧を前記複数のコンデンサのそれぞれに保持させる複数の第１のスイッチと、
前記複数のコンデンサのそれぞれに保持された前記入力信号の電圧を、次の電圧保持のタイミングが到来する前に取り出す複数の第２のスイッチと、
を備えることを特徴とするアナログ遅延回路。
【請求項２】
前記複数の第２のスイッチの出力端を共通に接続することを特徴とする請求の範囲第１項記載のアナログ遅延回路。
【請求項３】
前記複数の第２のスイッチの出力端に接続されており、前記複数のコンデンサのそれぞれに選択的に並列接続される平滑用コンデンサをさらに備えることを特徴とする請求の範囲第２項記載のアナログ遅延回路。
【請求項４】
前記平滑用コンデンサの静電容量は、前記複数のコンデンサのそれぞれの静電容量よりも小さいことを特徴とする請求の範囲第３項記載のアナログ遅延回路。
【請求項５】
前記複数の第１のスイッチのそれぞれを排他的に導通状態にすることを特徴とする請求の範囲第１項記載のアナログ遅延回路。
【請求項６】
前記複数の第２のスイッチのそれぞれを排他的に導通状態にすることを特徴とする請求の範囲第１項記載のアナログ遅延回路。
【請求項７】
前記第１および第２のスイッチのそれぞれは、ｐチャネル型のＦＥＴとｎチャネル型のＦＥＴを並列接続したアナログスイッチであることを特徴とする請求の範囲第１項記載のアナログ遅延回路。
【発明の詳細な説明】
技術分野
本発明は、入力されるアナログ信号の出力タイミングを遅延させるアナログ遅延回路に関する。
背景技術
車載用のＡＭ受信機やＦＭ受信機内で入出力される信号には、他の車載機器によって発生するノイズが混入しやすい。このため、従来から各種のノイズ除去回路が採用されている。例えば、その中の一つに、信号の中からノイズ成分を抽出し、このノイズ成分に対応する信号の一部をマスクするとともに、その直前に入力された信号の電圧を保持することにより、ノイズを除去する手法がある。この手法では、ノイズをマスクするためにパルス信号が生成されるが、このパルス信号でノイズをマスクしようとすると、ノイズの発生タイミングとこのノイズに基づいて生成されるパルス信号の発生タイミングを合わせる必要がある。当然ながら、パルス信号の生成には所定時間を要するため、この所定時間だけノイズ除去の対象となる信号を遅延させるアナログ遅延回路が必要になる。従来、このアナログ遅延回路として、複数段（例えば４段）のベッセル型のフィルタが用いられている。
ところで、上述したベッセル型のフィルタは抵抗とコンデンサと演算増幅器を組み合わせて構成されているため、抵抗やコンデンサの素子定数を考慮すると、アナログ遅延回路全体を半導体基板上に一体形成することができないという問題があった。また、仮に大きな素子定数の抵抗やコンデンサを半導体基板上に形成したとしても、半導体基板上に形成された抵抗等の素子定数のばらつきが大きいため、アナログ遅延回路の遅延時間が大きくばらついてしまうという問題があった。特に、ノイズのみを正確に除去しようとすると、アナログ遅延回路の遅延時間を精度よく設定する必要があり、半導体基板上に形成したベッセル型のフィルタを用いたアナログ遅延回路では、この精度要求を満たすことは難しい。
発明の開示
本発明は、このような点に鑑みて創作されたものであり、その目的は、半導体基板上に一体形成することができるとともに、遅延時間の精度を向上させることができるアナログ遅延回路を提供することにある。
上述した課題を解決するために、本発明のアナログ遅延回路は、複数のコンデンサと、入力信号を異なるタイミングで所定の順番で複数のコンデンサのそれぞれに供給することにより供給タイミングに対応した入力信号の電圧を複数のコンデンサのそれぞれに保持させる複数の第１のスイッチと、複数のコンデンサのそれぞれに保持された入力信号の電圧を次の電圧保持のタイミングが到来する前に取り出す複数の第２のスイッチとを備えている。このように、第１のスイッチを順番に導通させてそれぞれの時点での入力信号の電圧を各コンデンサに保持するとともに、この保持電圧を更新する前に第２のスイッチを導通させて取り出すことにより、第１のスイッチを導通させてから第２のスイッチを導通させるまでの時間だけ、信号の出力タイミングを遅延させることが可能になる。特に、断続状態が切り替え可能な第１および第２のスイッチと、信号の電圧を保持するコンデンサとを用いて構成されているため、大きな素子定数の抵抗やコンデンサを用いる必要がなく、回路全体を容易に半導体基板上に形成することができる。また、第１のスイッチを導通させてから第２のスイッチを導通させるまでの時間が信号の遅延時間となるため、素子定数のバラツキに関係なく遅延時間の精度を向上させることができる。
また、上述した複数の第２のスイッチの出力端を共通に接続することが望ましい。これにより、複数のコンデンサのそれぞれに分散して保持した信号の電圧を、連続した信号として出力することができる。
また、上述した複数の第２のスイッチの出力端に接続されており、複数のコンデンサのそれぞれに選択的に並列接続される平滑用コンデンサをさらに備えることが望ましい。これにより、複数のコンデンサのそれぞれに保持された電圧を連続的に取り出すことができる。
また、上述した平滑用コンデンサの静電容量は、複数のコンデンサのそれぞれの静電容量よりも小さいことが望ましい。これにより、複数のコンデンサのそれぞれに保持された電圧を取り出す際の電圧の低下を少なくすることが可能になる。
また、上述した複数の第１のスイッチを排他的に導通状態にすることが望ましい。あるいは、上述した複数の第２のスイッチを排他的に導通状態にすることが望ましい。これにより、複数のコンデンサのそれぞれの充放電動作を別々に行うことが可能になり、それぞれのコンデンサにおける充放電動作を安定させることができる。
また、上述した第１および第２のスイッチのそれぞれは、ｐチャネル型のＦＥＴとｎチャネル型のＦＥＴを並列接続したアナログスイッチであることが望ましい。これにより、第１および第２のスイッチの導通時の抵抗値を、入力信号の電圧に関係なくほぼ一定とすることができるため、入力信号の電圧変化による出力信号の歪みの発生を防止することができる。
発明を実施するための最良の形態
以下、本発明を適用した一実施形態のアナログ遅延回路について、図面を参照しながら説明する。
図１は、一実施形態のアナログ遅延回路が含まれるＦＭ受信機の部分的な構成を示す図である。図１に示すように、本実施形態のＦＭ受信機は、ＦＭ検波回路１０、ノイズ除去回路２０、ステレオ復調回路３０を含んで構成されている。ＦＭ検波回路１０は、中間周波増幅回路（図示せず）によって増幅された中間周波信号に対してＦＭ検波処理を行ってステレオ複合信号を出力する。ノイズ除去回路２０は、ＦＭ検波回路１０から入力されるＦＭステレオ複合信号に含まれるノイズを除去する。ステレオ復調回路３０は、入力されるステレオ複合信号に含まれるＬ信号とＲ信号を分離するステレオ復調処理を行う。
図２は、図１に示したノイズ除去回路２０の構成を示す図である。図２に示すように、ノイズ除去回路２０は、ハイパスフィルタ（ＨＰＦ）２１、全波整流回路２２、１ショット回路２３、アナログ遅延回路２４、出力回路２５を含んで構成されている。ハイパスフィルタ２１は、ＦＭ検波回路１０から出力されるステレオ複合信号に含まれるノイズ成分を含む高域成分のみを通過させる。全波整流回路２２は、ハイパスフィルタ２１から出力されるノイズ成分に対して全波整流を行う。一般に、所定の電圧レベルを有する信号に混入するノイズは、正極性のものの他に負極性のものがあるため、全波整流回路２２では、極性が異なる２種類のノイズ成分を整流して、同一極性のノイズ成分が生成される。１ショット回路２３は、全波整流回路２２によって整流されたノイズ成分と所定の基準電圧Ｖｒｅｆとを比較し、波高値が基準電圧Ｖｒｅｆを越えるノイズに対応するパルスを生成する。
アナログ遅延回路２４は、入力されるステレオ複合信号を所定時間遅延させて出力する。この遅延時間は、上述したハイパスフィルタ２１から１ショット回路２３までの各回路の処理時間に対応して設定されている。出力回路２５は、アナログ遅延回路２４から出力されるステレオ複合信号を、１ショット回路２３から出力されたパルスが入力されたときに遮断し、それ以外のときにステレオ複合信号を通過させる。
図３は、アナログ遅延回路２４の詳細構成を示す図である。図３に示すように、アナログ遅延回路２４は、クロック生成部５０、アナログスイッチ５１〜５６、６１〜６６、インバータ回路７１〜７６、コンデンサ８１〜８６、９０を含んで構成されている。上述したアナログスイッチ５１〜５６が第１のスイッチに、アナログスイッチ６１〜６６が第２のスイッチに対応する。
クロック生成部５０は、出力タイミングが互いに異なる６つのクロック信号ＣＬＫ１〜６を所定の順番で生成する。これら６つのクロック信号ＣＬＫ１〜６のそれぞれは、同じ周期を有しているとともに、ハイレベルの期間が互いに排他的かつ巡回的になるように設定されている。
第１のクロック信号ＣＬＫ１は、直接およびインバータ回路７１を介して２つのアナログスイッチ５１、６２に入力されている。一方のアナログスイッチ５１がクロック信号ＣＬＫ１に対応して導通すると、この導通タイミングでの入力信号の電圧がコンデンサ８１に印加され、この印加電圧がコンデンサ８１に保持される。また、他方のアナログスイッチ６２がクロック信号ＣＬＫ１に対応して導通すると、コンデンサ８２の一方端が出力端子側に接続され、このコンデンサコンデンサ８２の保持電圧が出力電圧として外部に取り出される。
第２のクロック信号ＣＬＫ２は、直接およびインバータ回路７２を介して２つのアナログスイッチ５２、６３に入力されている。一方のアナログスイッチ５２がクロック信号ＣＬＫ２に対応して導通すると、この導通タイミングでの入力信号の電圧がコンデンサ８２に印加され、この印加電圧がコンデンサ８２に保持される。また、他方のアナログスイッチ６３がクロック信号ＣＬＫ２に対応して導通すると、コンデンサ８３の一方端が出力端子側に接続され、このコンデンサコンデンサ８３の保持電圧が出力電圧として外部に取り出される。
第３のクロック信号ＣＬＫ３は、直接およびインバータ回路７３を介して２つのアナログスイッチ５３、６４に入力されている。一方のアナログスイッチ５３がクロック信号ＣＬＫ３に対応して導通すると、この導通タイミングでの入力信号の電圧がコンデンサ８３に印加され、この印加電圧がコンデンサ８３に保持される。また、他方のアナログスイッチ６４がクロック信号ＣＬＫ３に対応して導通すると、コンデンサ８４の一方端が出力端子側に接続され、このコンデンサコンデンサ８４の保持電圧が出力電圧として外部に取り出される。
第４のクロック信号ＣＬＫ４は、直接およびインバータ回路７４を介して２つのアナログスイッチ５４、６５に入力されている。一方のアナログスイッチ５４がクロック信号ＣＬＫ４に対応して導通すると、この導通タイミングでの入力信号の電圧がコンデンサ８４に印加され、この印加電圧がコンデンサ８４に保持される。また、他方のアナログスイッチ６５がクロック信号ＣＬＫ４に対応して導通すると、コンデンサ８５の一方端が出力端子側に接続され、このコンデンサコンデンサ８５の保持電圧が出力電圧として外部に取り出される。
第５のクロック信号ＣＬＫ５は、直接およびインバータ回路７５を介して２つのアナログスイッチ５５、６６に入力されている。一方のアナログスイッチ５５がクロック信号ＣＬＫ５に対応して導通すると、この導通タイミングでの入力信号の電圧がコンデンサ８５に印加され、この印加電圧がコンデンサ８５に保持される。また、他方のアナログスイッチ６６がクロック信号ＣＬＫ５に対応して導通すると、コンデンサ８６の一方端が出力端子側に接続され、このコンデンサコンデンサ８６の保持電圧が出力電圧として外部に取り出される。
第６のクロック信号ＣＬＫ６は、直接およびインバータ回路７６を介して２つのアナログスイッチ５６、６１に入力されている。一方のアナログスイッチ５６がクロック信号ＣＬＫ６に対応して導通すると、この導通タイミングでの入力信号の電圧がコンデンサ８６に印加され、この印加電圧がコンデンサ８６に保持される。また、他方のアナログスイッチ６１がクロック信号ＣＬＫ６に対応して導通すると、コンデンサ８１の一方端が出力端子側に接続され、このコンデンサコンデンサ８１の保持電圧が出力電圧として外部に取り出される。
コンデンサ９０は、平滑用であり、アナログスイッチ６１〜６６の出力端に接続され、これらのいずれもが非導通状態にあるときに、その直前に出力端子側に取りされたコンデンサ８１〜８６の保持電圧を維持する。例えば、コンデンサ９０の静電容量は、コンデンサ８１〜８６のそれぞれの静電容量に対して十分小さな値に設定されており、コンデンサ８１〜８６のいずれかがコンデンサ９０と並列接続されたときに、コンデンサ９０の両端電圧が、接続されたコンデンサ８１〜８６の両端電圧にほぼ等しくなる。また、上述したアナログスイッチ５１〜５６、６１〜６６のそれぞれは、ｐチャネル型のＦＥＴとｎチャネル型のＦＥＴを並列接続することにより構成されている。このため、入力信号の電圧レベルが変化してもオン抵抗がほぼ一定になり、入力信号の電圧レベルが変化したときに出力信号の歪みが生じないようになっている。
本実施形態のアナログ遅延回路２４はこのような構成を有しており、次にその動作を説明する。
図４は、アナログ遅延回路２４の動作タイミングを示す図である。図４において、クロック信号ＣＬＫ１〜６のそれぞれに付された１〜１２の数字は、クロック信号の出力順番（クロック信号が排他的にハイレベルになる順番）を示している。
クロック信号ＣＬＫ１が最初に入力されると（番号１）、このタイミングでアナログスイッチ５１が導通状態になってコンデンサ８１が充電され、入力信号の電圧が保持される。同様に、クロック信号ＣＬＫ２が次に入力されると（番号２）、このタイミングでアナログスイッチ５２が導通状態になってコンデンサ８２が充電され、入力信号の電圧が保持される。
このようにして、順番にクロック信号ＣＬＫ１〜６が入力されると、それぞれに対応するアナログスイッチ５１〜５６が導通状態になって、後段に接続されたコンデンサ８１〜８６に入力信号の電圧が保持される。
また、コンデンサ８１〜８６のそれぞれに保持された電圧は、次に更新される直前のタイミングで取り出される。具体的には、クロック信号ＣＬＫ１（番号７）は、クロック信号ＣＬＫ６（番号６）が出力された後に再び出力されるため、このクロック信号ＣＬＫ６の出力タイミングに合わせて、コンデンサ８１に接続されたアナログスイッチ６１が導通状態になって、コンデンサ８１の保持電圧が出力端子側に取り出される。以後、同様にして、他のアナログスイッチ６２〜６６が順番に導通状態になって、コンデンサ８２〜８６の保持電圧が順番に取り出される。
このように、スイッチ５１〜５６を順番に導通させてそれぞれの時点での入力信号の電圧を各コンデンサ８１〜８６に保持するとともに、この保持電圧を更新する前にスイッチ６１〜６６を導通させて取り出すことにより、スイッチ５１〜５６を導通させてからそれぞれに対応するスイッチ６１〜６６を導通させるまでの時間だけ、信号の出力タイミングを遅延させることが可能になる。
特に、断続状態が切り替え可能なスイッチ５１〜５６、６１〜６６と、信号の電圧を保持するコンデンサ８１〜８６と、クロック生成回路５０等のその他の付加回路を用いてアナログ遅延回路２４を構成することができるため、大きな素子定数の抵抗やコンデンサを用いる必要がなく、アナログ遅延回路２４全体を容易に半導体基板上に形成することができる。
また、スイッチ５１〜５６を導通させてから、それぞれに対応するスイッチ６１〜６６を導通させるまでの時間が信号の遅延時間となるため、クロック信号の生成タイミングやアナログスイッチおよびコンデンサの数によって遅延時間を正確に設定することができ、遅延時間の精度を向上させることができる。
また、アナログスイッチ６１〜６６の出力端を共通に接続することにより、複数のコンデンサ８１〜８６のそれぞれに分散して保持した信号の電圧を、連続した信号として出力することができる。また、このアナログスイッチ６１〜６６の出力端に平滑用のコンデンサ９０を接続することにより、複数のコンデンサ８１〜８６のそれぞれに保持された電圧を連続的に取り出すことができる。特に、平滑用のコンデンサ９０の静電容量を、複数のコンデンサ８１〜８６のそれぞれの静電容量よりも十分に小さくすることにより、複数のコンデンサ８１〜８６のそれぞれに保持された電圧を取り出す際の電圧の低下を少なくすることが可能になる。
また、複数のアナログスイッチ５１〜５６を排他的に導通状態にするとともに、複数のアナログスイッチ６１〜６６を排他的に導通状態にすることにより、複数のコンデンサ８１〜８６のそれぞれの充放電動作を別々に行うことが可能になり、それぞれのコンデンサ８１〜８６における充放電動作を安定させることができる。
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。例えば、上述した実施形態では、ＦＭ受信機のノイズ除去回路２０に含まれるアナログ遅延回路２４について説明したが、ＡＭ受信機等の各種の受信機や受信機以外の用途に使用されるアナログ遅延回路について本発明を適用することができる。
産業上の利用可能性
上述したように、本発明によれば、第１のスイッチを順番に導通させてそれぞれの時点での電圧を各コンデンサに保持するとともに、この電圧を更新する前に第２のスイッチを導通させて取り出すことにより、第１のスイッチを導通させてから第２のスイッチを導通させるまでの時間だけ、信号の出力タイミングを遅延させることが可能になる。特に、断続状態が切り替え可能な第１および第２のスイッチと、信号の電圧レベルを保持するコンデンサとを用いて構成されているため、大きな素子定数の抵抗やコンデンサを用いる必要がなく、回路全体を容易に半導体基板上に形成することができる。また、第１のスイッチを導通させてから第２のスイッチを導通させるまでの時間が信号の遅延時間となるため、素子定数のバラツキに関係なく遅延時間の精度を向上させることができる。
【図面の簡単な説明】
図１は、一実施形態のアナログ遅延回路が含まれるＦＭ受信機の部分的な構成を示す図、
図２は、図１に示したノイズ除去回路の構成を示す図、
図３は、アナログ遅延回路の詳細構成を示す図、
図４は、アナログ遅延回路の動作タイミングを示す図である。
【図１】
2003043190.tif 000003
【図２】
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【図３】
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【図４】
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【国際調査報告】
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2003043190.tif 000008
2003043190.tif 000009
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