【事件の表示】
　特願２００６−１８９０２５「半導体装置および半導体装置の製造方法」拒絶査定不服審判事件〔平成１９年　５月１７日出願公開，特開２００７−１２３８２７〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１８年７月１０日（優先権主張　平成１７年９月３０日）の出願であって，平成２３年４月２５日付けで拒絶理由が通知され，同年７月７日に手続補正がされ，同年１２月２６日付けで最後の拒絶理由が通知され，平成２４年３月５日に手続補正がされ，同年５月７日付けで，平成２４年３月５日にされた手続補正が却下されるとともに，同日付けで拒絶査定がされ，これに対して，同年８月１４日に審判請求がされるとともに，手続補正がされたものである。
　その後，平成２４年１１月１９日付けで審尋がされ，これに対して平成２５年１月１０日に回答書が提出された。
　
第２　補正の却下の決定
［補正の却下の決定の結論］
　平成２４年８月１４日にされた手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１　本件補正の内容
　本件補正は，特許請求の範囲を補正するものであり，特許請求の範囲は補正の前後で以下のとおりである。
　
〈補正前〉
「【請求項１】
　側壁面にチャネルを有する半導体層と，
　前記半導体層上に跨るようにして前記半導体層の両側の側壁上に形成されたゲート電極と，
　前記半導体層に形成され，前記ゲート電極の一方の側に配置されたソース層と，
　前記半導体層に形成され，前記ゲート電極の他方の側に配置されたドレイン層とを備え，
　前記半導体層の両側の側壁上に形成された前記ゲート電極のうちの，一方の側壁上に形成された第１の部位と，他方の側壁上に形成された第２の部位は，極性が異なることを特徴とする半導体装置。
　　【請求項２】
　半導体基板上にエピタキシャル成長にて成膜された側壁に成膜面を有する半導体層と，
　前記半導体基板と前記半導体層との間に埋め込まれた埋め込み酸化膜と，
　前記半導体層上に跨るようにして前記半導体層の両側の側壁上に形成されたゲート電極と，
　前記半導体層に形成され，前記ゲート電極の一方の側に配置されたソース層と，
　前記半導体層に形成され，前記ゲート電極の他方の側に配置されたドレイン層とを備え，
　前記半導体層の両側の側壁上に形成された前記ゲート電極のうちの，一方の側壁上に形成された第１の部位と，他方の側壁上に形成された第２の部位は，極性が異なることを特徴とする半導体装置。
　　【請求項３】
　前記半導体層は凸状，フィン状，枡状または網目状であることを特徴とする請求項１または請求項２記載の半導体装置。
　　【請求項４】
　前記ゲート電極はシリサイド層を有し，前記シリサイド層によって前記ゲート電極の前記第１の部位と前記第２の部位とが接続されていることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
　　【請求項５】
　突起状半導体層を半導体基板上に形成する工程と，
　前記突起状半導体層の上面及び側壁を覆うように前記突起状半導体層にゲート電極用材料を成膜する工程と，
　前記ゲート電極用材料に斜めイオン注入を行うことにより，前記突起状半導体層の側壁のうち一対の向かい合う側壁において一方の側壁面と他方の側壁面とで極性が異なるように設定された不純物導入層を前記ゲート電極用材料に形成する工程と，
　前記ゲート電極用材料をパターニングすることにより，前記突起状半導体層上に跨るようにして前記突起状半導体層の前記一対の向かい合う側壁にゲート電極を形成する工程と，
　前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記突起状半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
　　【請求項６】
　突起状半導体層を半導体基板上に形成する工程と，
　前記突起状半導体層の側壁に酸化防止用サイドウォールを形成する工程と，
　前記酸化防止用サイドウォールをマスクとして前記突起状半導体層および前記半導体基板の選択酸化を行うことにより，前記突起状半導体層と前記半導体基板との間に埋め込まれた埋め込み酸化膜を形成する工程と，
　前記酸化防止用サイドウォールを除去した後，前記突起状半導体層の上面及び側壁を覆うように前記突起状半導体層にゲート電極用材料を成膜する工程と，
　前記ゲート電極用材料に斜めイオン注入を行うことにより，前記突起状半導体層の側壁のうち一対の向かい合う側壁において一方の側壁面と他方の側壁面とで極性が異なるように設定された不純物導入層を前記ゲート電極用材料に形成する工程と，
　前記ゲート電極用材料をパターニングすることにより，前記突起状半導体層上に跨るようにして前記突起状半導体層の両側の側壁にゲート電極を形成する工程と，
　前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記突起状半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
　　【請求項７】
　半導体基板上に第１半導体層をエピタキシャル成長にて成膜する工程と，
　前記半導体基板上に成膜された第１半導体層をパターニングすることにより，前記第１半導体層の側壁を露出させる工程と，
　前記第１半導体層の側壁に第２半導体層をエピタキシャル成長にて成膜する工程と，
　前記第２半導体層を前記半導体基板上に残したまま，前記第１半導体層を前記半導体基板から除去する工程と，
　前記第２半導体層の側壁に酸化防止用サイドウォールを形成する工程と，
　前記酸化防止用サイドウォールをマスクとして前記第２半導体層および前記半導体基板の選択酸化を行うことにより，前記第２半導体層と前記半導体基板との間に埋め込まれた埋め込み酸化膜を形成する工程と，
　前記酸化防止用サイドウォールを除去した後，前記第２半導体層の上面及び側壁を覆うようにゲート電極用材料を成膜する工程と，
　前記ゲート電極用材料に斜めイオン注入を行うことにより，前記第２半導体層の側壁のうち少なくとも１つの側壁において，前記少なくとも１つの側壁の外側の側壁面と内側の側壁面とで極性が異なるように設定された不純物導入層を前記ゲート電極用材料に形成する工程と，
　前記ゲート電極用材料をパターニングすることにより，前記第２半導体層上に跨るようにして前記少なくとも１つの側壁を含む前記第２半導体層の両側の側壁にゲート電極を形成する工程と，
　前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
　　【請求項８】
　絶縁体上に形成された半導体層をパターニングすることにより，前記半導体層の側壁を露出させる工程と，
　前記半導体層の上面及び側壁を覆うようにゲート電極用材料を成膜する工程と，
　前記ゲート電極用材料に斜めイオン注入を行うことにより，前記半導体層の側壁のうち一対の向かい合う側壁において一方の側壁面と他方の側壁面とで極性が異なるように設定された不純物導入層を前記ゲート電極用材料に形成する工程と，
　前記ゲート電極用材料をパターニングすることにより，前記第２半導体層上に跨るようにして前記半導体層の前記一対の向かい合う側壁にゲート電極を形成する工程と，
　前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。」
　
〈補正後〉
「【請求項１】
　側壁面にチャネルを有する枡状または網目状の半導体層と，　前記半導体層上に跨るようにして前記半導体層の両側の側壁上に形成されたゲート電極と，
　前記半導体層に形成され，前記ゲート電極の一方の側に配置されたソース層と，
　前記半導体層に形成され，前記ゲート電極の他方の側に配置されたドレイン層とを備え，
　前記半導体層の両側の側壁上に形成された前記ゲート電極のうちの，一方の側壁上に形成された第１の部位と，他方の側壁上に形成された第２の部位は，極性が異なることを特徴とする半導体装置。
　　【請求項２】
　半導体基板上にエピタキシャル成長にて成膜された側壁に成膜面を有する枡状または網目状の半導体層と，　前記半導体基板と前記半導体層との間に埋め込まれた埋め込み酸化膜と，
　前記半導体層上に跨るようにして前記半導体層の両側の側壁上に形成されたゲート電極と，
　前記半導体層に形成され，前記ゲート電極の一方の側に配置されたソース層と，
　前記半導体層に形成され，前記ゲート電極の他方の側に配置されたドレイン層とを備え，
　前記半導体層の両側の側壁上に形成された前記ゲート電極のうちの，一方の側壁上に形成された第１の部位と，他方の側壁上に形成された第２の部位は，極性が異なることを特徴とする半導体装置。
　　【請求項３】
　枡状または網目状半導体層を半導体基板上に形成する工程と，
　前記突起状半導体層の上面及び側壁を覆うように前記枡状または網目状半導体層にゲート電極用材料を成膜する工程と，
　前記ゲート電極用材料に斜めイオン注入を行うことにより，前記枡状または網目状半導体層の側壁のうち一対の向かい合う側壁において一方の側壁面と他方の側壁面とで極性が異なるように設定された不純物導入層を前記ゲート電極用材料に形成する工程と，
　前記ゲート電極用材料をパターニングすることにより，前記枡状または網目状半導体層上に跨るようにして前記枡状または網目状半導体層の前記一対の向かい合う側壁にゲート電極を形成する工程と，
　前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記枡状または網目状半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
　　【請求項４】
　枡状または網目状半導体層を半導体基板上に形成する工程と，
　前記枡状または網目状半導体層の側壁に酸化防止用サイドウォールを形成する工程と，
　前記酸化防止用サイドウォールをマスクとして前記枡状または網目状半導体層および前記半導体基板の選択酸化を行うことにより，前記枡状または網目状半導体層と前記半導体基板との間に埋め込まれた埋め込み酸化膜を形成する工程と，
　前記酸化防止用サイドウォールを除去した後，前記枡状または網目状半導体層の上面及び側壁を覆うように前記突起状半導体層にゲート電極用材料を成膜する工程と，
　前記ゲート電極用材料に斜めイオン注入を行うことにより，前記枡状または網目状半導体層の側壁のうち一対の向かい合う側壁において一方の側壁面と他方の側壁面とで極性が異なるように設定された不純物導入層を前記ゲート電極用材料に形成する工程と，
　前記ゲート電極用材料をパターニングすることにより，前記枡状または網目状半導体層上に跨るようにして前記突起状半導体層の両側の側壁にゲート電極を形成する工程と，
　前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記枡状または網目状半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
　　【請求項５】
　半導体基板上に第１半導体層をエピタキシャル成長にて成膜する工程と，
　前記半導体基板上に成膜された第１半導体層を枡状または網目状にパターニングすることにより，前記第１半導体層の側壁を露出させる工程と，
　前記第１半導体層の側壁に第２半導体層を枡状または網目状にエピタキシャル成長にて成膜する工程と，
　枡状または網目状の前記第２半導体層を前記半導体基板上に残したまま，前記第１半導体層を前記半導体基板から除去する工程と，
　前記第２半導体層の側壁に酸化防止用サイドウォールを形成する工程と，
　前記酸化防止用サイドウォールをマスクとして前記第２半導体層および前記半導体基板の選択酸化を行うことにより，前記第２半導体層と前記半導体基板との間に埋め込まれた埋め込み酸化膜を形成する工程と，
　前記酸化防止用サイドウォールを除去した後，前記第２半導体層の上面及び側壁を覆うようにゲート電極用材料を成膜する工程と，
　前記ゲート電極用材料に斜めイオン注入を行うことにより，前記第２半導体層の側壁のうち少なくとも１つの側壁において，前記少なくとも１つの側壁の外側の側壁面と内側の側壁面とで極性が異なるように設定された不純物導入層を前記ゲート電極用材料に形成する工程と，
　前記ゲート電極用材料をパターニングすることにより，前記第２半導体層上に跨るようにして前記少なくとも１つの側壁を含む前記第２半導体層の両側の側壁にゲート電極を形成する工程と，
　前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
　　【請求項６】
　絶縁体上に形成された半導体層を枡状または網目状にパターニングすることにより，前記半導体層の側壁を露出させる工程と，
　枡状または網目状の前記半導体層の上面及び側壁を覆うようにゲート電極用材料を成膜する工程と，
　前記ゲート電極用材料に斜めイオン注入を行うことにより，前記半導体層の側壁のうち一対の向かい合う側壁において一方の側壁面と他方の側壁面とで極性が異なるように設定された不純物導入層を前記ゲート電極用材料に形成する工程と，
　前記ゲート電極用材料をパターニングすることにより，前記半導体層上に跨るようにして前記半導体層の前記一対の向かい合う側壁にゲート電極を形成する工程と，
　前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。」
　
２　補正事項の整理
　本件補正を整理すると以下のとおりとなる。
〈補正事項１〉
　補正前の請求項１，２及び４を削除するとともに，補正前の請求項５〜８の請求項番号を繰り上げて，補正後の請求項３〜６とすること。
　
〈補正事項２〉
　補正前の請求項３について，補正前の請求項１及び請求項２を引用していた部分をそれぞれ独立形式で書き直すとともに，補正前の請求項３の「前記半導体層は凸状，フィン状，枡状または網目状である」を，補正後の請求項１及び２の「枡状または網目状の半導体層」とすること。
　
〈補正事項３〉
　補正前の請求項５及び６の「突起状半導体層」を，補正後の請求項３及び４の「枡状または網目状半導体層」とすること。
　
〈補正事項４〉
　補正前の請求項７の，「第１半導体層をパターニングすること」，「第２半導体層をエピタキシャル成長にて」及び「前記第２半導体層を前記半導体基板に残したまま」を，それぞれ補正後の請求項５の，「第１半導体層を枡状または網目状にパターニングすること」，「第２半導体層を枡状または網目状にエピタキシャル成長にて」及び「枡状または網目状の前記第２半導体層を前記半導体基板に残したまま」とすること。
　
〈補正事項５〉
　補正前の請求項８の，「半導体層をパターニングすること」及び「前記半導体層の上面及び側面」を，それぞれ補正後の請求項６の，「半導体層を枡状または網目状にパターニングすること」及び「枡状または網目状の前記半導体層の上面及び側面」とすること。
　
〈補正事項６〉
　補正前の請求項８の「前記第２半導体層」を，補正後の請求項６の「前記半導体層」とすること。
　
３　補正の目的の適否及び新規事項の追加の有無についての検討
　
〈補正事項１について〉
　補正事項１は，請求項を削除するとともに，請求項番号の整合を図るものであるから，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除を目的とするものである。
　また，補正事項１が，特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
〈補正事項２について〉
　補正事項２は，補正前の請求項３における発明特定事項である「半導体層」について，補正前に「凸状，フィン状，枡状または網目状」としていたところ，補正後には「枡状または網目状」として，その形状を限定するものであるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　また，「半導体層は凸状，フィン状，枡状または網目状である」ことは，本願の願書に最初に添付した明細書，特許請求の範囲又は図面（以下「当初明細書等」という。）の段落【０００９】及び【００２０】に記載されているから，補正事項２は，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項３について〉
　補正事項３は，補正前の請求項５及び６における発明特定事項である「突起状半導体層」を「枡状または網目状半導体層」として，半導体層に関してその形状を限定するものであるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　また，「枡状または網目状半導体層」は，当初明細書等の段落【０００９】及び【００２０】に記載されているから，補正事項３は，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項４について〉
　補正事項４は，補正前の請求項７における発明特定事項である，「第１半導体層をパターニングすること」，「第２半導体層をエピタキシャル成長にて」及び「前記第２半導体層を前記半導体基板に残したまま」を，それぞれ，「第１半導体層を枡状または網目状にパターニングすること」，「第２半導体層を枡状または網目状にエピタキシャル成長にて」及び「枡状または網目状の前記第２半導体層を前記半導体基板に残したまま」として，各々の半導体層の形状を限定するものであるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　また，上記各事項は，当初明細書等の段落【０００９】，【００２０】，【００３２】及び【００４５】に記載されているから，補正事項４は，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項５について〉
　補正事項５は，補正前の請求項８における発明特定事項である「半導体層をパターニングすること」及び「前記半導体層の上面及び側面」を，それぞれ「半導体層を枡状または網目状にパターニングすること」及び「枡状または網目状の前記半導体層の上面及び側面」各々の半導体層の形状を限定するものであるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　また，上記各事項は，当初明細書等の段落【００３２】及び【００４５】に記載されているから，補正事項５は，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項６について〉
　補正事項６は，補正前の請求項８における「前記第２半導体層」を「前記半導体層」と訂正するものであるところ，補正前の請求項８においては「第２半導体層」が前記されておらず，「前記第２半導体層」は明らかな誤記であるから，特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものである。
　また，補正事項６が，特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
　上記のとおり，本件補正は，特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものを含むから，以下，本件補正後の特許請求の範囲に記載された発明が，特許出願の際独立して特許を受けることができるものか（平成１８年法律第５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項に規定する独立特許要件を満たすか）どうかを，補正後の請求項１に係る発明について検討する。
　
４　独立特許要件についての検討
（１）本願補正発明
　本件補正後の請求項１に係る発明は，本件補正により補正された明細書，特許請求の範囲及び図面の記載から見て，その請求項１に記載された事項により特定される以下のとおりのものである。（再掲。以下「本願補正発明」という。）
「【請求項１】
　側壁面にチャネルを有する枡状または網目状の半導体層と，　前記半導体層上に跨るようにして前記半導体層の両側の側壁上に形成されたゲート電極と，
　前記半導体層に形成され，前記ゲート電極の一方の側に配置されたソース層と，
　前記半導体層に形成され，前記ゲート電極の他方の側に配置されたドレイン層とを備え，
　前記半導体層の両側の側壁上に形成された前記ゲート電極のうちの，一方の側壁上に形成された第１の部位と，他方の側壁上に形成された第２の部位は，極性が異なることを特徴とする半導体装置。」
　
（２）刊行物に記載された発明
ア　原査定の拒絶の理由に引用され，本願の優先権主張の日前に日本国内において頒布された刊行物である，特開２００４−１２８３２０号公報（以下「引用例」という。）には，図１とともに，以下の記載がある。（下線は当審において付加。以下同様。）
　
（ア）
「【０００１】
【発明の属する技術分野】
本発明は，半導体層の２つの側面にゲート絶縁膜を介して形成された異なる導電型の半導体からなる２種類のゲート電極部を有する，いわゆるダブルゲート構造の絶縁ゲート電解効果トランジスタと，その製造方法とに関する。
【０００２】
【従来の技術】
いわゆるダブルゲート構造を有するＭＯＳトランジスタが知られている（例えば，非特許文献１の図１（ａ），非特許文献２の図１（ａ），（ｂ）を参照）。ダブルゲート構造というのは，チャネルが形成される半導体層の厚さ方向の一方と他方に，それぞれ薄い絶縁膜を形成し，当該半導体層の一方側の絶縁膜に接して第１のゲート電極部を形成し，他方側の絶縁膜に接して第２のゲート電極部を形成したものである
【０００３】
　・・・（中略）・・・
【０００４】
２つのゲート電極部がドープド多結晶シリコンからなり，その不純物の導電型が同じＮ型の場合，閾値電圧が負のノーマリーオンのデバイスとなってしまい，実用的でないという問題がある。例えば前記した非特許文献２の図２に示されているように，「ｎ
＋
−ｎ
＋
ｇａｔｅ」では閾値電圧Ｖｔｈが−０．１Ｖとなり，スタンドバイ電流が増加してしまうという不利益がある
逆に，２つのゲート電極部の不純物導電型をともにＰ型とすると（例えば，非特許文献２の図２の「ｐ
＋
−ｐ
＋
ｇａｔｅ」），閾値電圧Ｖｔｈが１．０Ｖと高くなりすぎて，低電圧で所望の駆動電流（ドレイン電流）が得られないという不利益がある
【０００５】
そこで，非特許文献２では，一方の電極をＮ型とし他方の電極をＰ型とする「ｎ
＋
−ｐ
＋
ｇａｔｅ」を提案している。この異なる導電型のゲート電極構造では，図５に示されているように，例えば３０ｎｍ程度のＳＯＩ半導体層の厚さで０．２Ｖ程度と，低電圧で高速のトランジスタに適した値の閾値電圧Ｖｔｈが得られている
ただし，非特許文献２には具体的なデバイス構造，形成方法が示されていない。
【０００６】
ダブルゲート形の具体的構造例として，ＳＯＩ分離構造の半導体層（以下，ＳＯＩ層という）を突条（細長い突部）の形に形成し，その表面に絶縁膜を形成した状態で，ゲート電極を交差させているＦｉｎＦＥＴデバイスが知られている（例えば，非特許文献３の図１〜図５）。
非特許文献３においては，非対称ゲート構造が記述されている。“Ｆｉｎ”と称されている単結晶シリコンの突条部の２つの側面に絶縁膜を形成し，その上からゲート電極層が交差するように形成されている。非対称ゲート構造においては，Ｆｉｎの一方の側面側のゲート電極部分をＰ型，他の側面側のゲート電極部分をＮ型と不純物の導電型を変化させている。」
　
（イ）発明の実施の形態
「【００２１】
【発明の実施の形態】
以下，
本発明に係る絶縁ゲート電界効果トランジスタとその製造方法の実施の形態を，ダブルゲート形ＳＯＩ　ＭＯＳトランジスタを例として図面を参照しながら説明す
【００２２】
図１（Ａ）に本実施の形態におけるトランジスタの平面図を，図１（Ｂ）に図１（Ａ）においてＡ−Ａ線によって指定した箇所の断面図を示す
【００２３】
図１（Ｂ）に示すように，ダブルゲート形ＳＯＩ　ＭＯＳトランジスタ１において，シリコン基板２の上に，酸化シリコン膜からなる埋め込み酸化膜３が形成され，その上に，単結晶シリコンからなるＰ型の半導体層（以下，ＳＯＩ層という）４が形成されている。Ｐ型のＳＯＩ層４は，図１（Ａ）の平面図に示すように，細長いフィン部４ａと，フィン部４ａの両端の幅広部（ランディングパッド部）４ｂとからなる
ＳＯＩ層４の上面に比較的に厚い上部絶縁層５が形成されている。
また，ＳＯＩ層４の側面は比較的に薄いゲート酸化膜６で被覆されている
【００２４】
ＳＯＩ層４に対しゲート電極７が交差している
ゲート電極７は，デバイスのゲート長を規定する幅のゲートフィンガー部７ａと，ゲートフィンガー部７ａの一方端の幅広部（ランディングパッド部）７ｂとからなる
ゲートフィンガー部７ａが，ＳＯＩ層のフィン部４ａに交差している。ゲートフィンガー部７ａが重なっていないＳＯＩ層部分に，Ｎ型不純物が高濃度に注入され，ソース領域およびドレイン領域が形成されている。ゲートフィンガー部７ａの下方に位置することからＮ型不純物が導入されていないＰ型フィン部の一部４ｃを，以後，ボディ領域と称する。ボディ領域４ｃに，動作時にトランジスタのチャネルが形成される
【００２５】
ゲート電極７は，図１（Ｂ）の断面で見ると，例えば多結晶シリコンからなるゲート電極膜８と，その上に形成されているオーミック接続層９とからなる
ゲート電極膜８の上面が平坦化されている。
ゲート電極膜８は，大まかには，高濃度Ｐ型（以下，Ｐ
＋
型という）の第１のゲート電極部８ｐ，高濃度Ｎ型（以下，Ｎ
＋
型という）の第２のゲート電極部８ｎ，および，Ｐ型とＮ型の不純物が例えば同程度に添加されている周辺部８ｐｎから構成される。第１のゲート電極部８ｐは，ボディ領域４ｃの幅方向の一方側にゲート絶縁膜６を挟んで近接している。同様に，第２のゲート電極部８ｎは，ボディ領域４ｃの幅方向の他方側にゲート絶縁膜６を挟んで近接している
オーミック接続層９は，Ｐ型とＮ型の不純物が高濃度に添加された半導体とオーミック接続する導電層であれば材料に制限はない。ただし，抵抗率が低いことと自己整合的な形成が可能な点で，より望ましくは，オーミック接続層９がＣｏ，Ｔｉ，Ｗ等の高融点金属とシリコンとの合金（高融点金属シリサイド）からなる。
【００２６】
ゲート電極のランディングパッド部７ｂに位置するオーミック接続層９の上にゲートコンタクト１０ｇが形成され，ゲートコンタクト１０ｇの上にゲート配線層１１ｇが形成されている。
ＳＯＩ層のランディングパッド部４ｂに位置するソース領域の上にソースコンタクト１０ｓが形成され，ソースコンタクト１０ｓの上にソース電極１１ｓが形成されている。同様に，ＳＯＩ層の他のランディングパッド部４ｂに位置するドレイン領域の上にドレインコンタクト１０ｄが形成され，ドレインコンタクト１０ｄの上にドレイン電極１１ｄが形成されている。
【００２７】
このような構造のトランジスタは，第１のゲート電極部８ｐと第２のゲート電極部８ｎといった不純物導電型が異なる部分をゲート電極７に有している。これは，次の２つの要請を満たすためである
第１に，いわゆるダブルゲート構造を簡単な構造，製造方法で実現する。つまり，チャネルが形成される半導体層（本例では，ボディ領域４ｃ）を幅方向の両側に絶縁膜を挟んでゲート電極を近接させ，これによって，特にドレイン側でドレイン領域から発せられる電気力線を有効に終端させる。その結果，短チャネル効果の一種として微細化を阻害している閾値電圧の低下現象（ロールオフ現象）を抑制し，微細化を促進する
第２に，ダブルゲート構造を採用しても閾値電圧を通常のＣＭＯＳとランジスタと互換性があるレベル，例えば＋０．数Ｖにするために，ダブルゲートを異なる不純物導電型とする
【００２８】
　・・・（中略）・・・
【００３０】
　・・・（中略）・・・
第２に，ドレイン接合近傍にゲート絶縁膜と同等の薄い絶縁膜を介して電極を設け，Ｎ型ドレインから発する電気力線の一部をこの電極で終端させ，Ｐ型ボディ領域内へ侵入する電気力線の数を減らし，その結果，空乏層の侵入距離を縮める方法がある。
【００３１】
本実施形態のダブルゲート構造は，後者の方法を採用して閾値電圧の低下ΔＶｔｈを極力小さくしている。これにより，デバイスの構造パラメータがばらついても閾値変動が小さく，安定な回路動作が実現できる利点がある。
また，本実施形態のダブルゲート構造では，第１のゲート電極部８ｐと第２のゲート電極部８ｎを逆導電型として，閾値電圧が正となることを確保し，ノーマリーオフのデバイスを実現している。しかも閾値電圧の絶対値が小さいので，低電圧動作したときに十分なドレイン電流を確保できる利点を有する
【００３２】
さらに，本実施形態のトランジスタは，第１のゲート電極部８ｐと第２のゲート電極部８ｎにそれぞれオーミック接続するオーミック接続層９を有している。このため，オーミック接続層９に印加された電圧は，第１のゲート電極部８ｐと第２のゲート電極部８ｎとにほぼ同時に伝達される。電圧の変化が速い（あるいは信号の周波数が高い）場合でも，２つのゲート電極部８ｐ，８ｎの電位はともに当該電圧変化に良く追従する。したがって，ＰＮ接合を介して電圧（または信号）が伝達される場合に問題となる，トランジスタの電流駆動力が低下して回路動作の高速性が確保できないといったことが有効に防止されている。」
　
　ここで，図１（Ａ）を参照すると，ＳＯＩ層４における細長いフィン部４ａとゲートフィンガー部７ａとが交差し，細長いフィン部４ａのゲート電極のゲートフィンガー部７ａと交差していない部分が「Ｎ＋」とされ，また，図１（Ａ）のゲートフィンガー部７ａの長手方向に引かれたＡ−Ａ線における断面図である図１（Ｂ）を参照すると，ゲートフィンガー部７ａと細長いフィン部４ａとの交差部における細長いフィン部４ａの部分であるボディ領域４ｃの上面に上部絶縁層５が，ボディ領域４ｃの側面にゲート酸化膜６がそれぞれ形成されていることが看取され，上記（イ）の段落【００２３】〜【００２４】の記載を参照すると，以下の事項が明らかである。
・単結晶シリコンからなるＳＯＩ層４の細長いフィン部４ａのうち，ゲートフィンガー部７ａが重なっていないＳＯＩ層部分には，Ｎ型不純物が高濃度に注入されて，Ｎ型のソース領域およびドレイン領域が形成されており，ゲートフィンガー部７ａと交差しその下方に位置することからＮ型不純物が導入されていない細長いフィン部４ａの一部は，動作時にトランジスタのチャネルが形成されるＰ型のボディ領域４ｃとなっていること，すなわち，細長いフィン部４ａは，ソース領域およびドレイン領域となっている部分と，ボディ領域４ｃとなっている部分からなること。
・ボディ領域４ｃの上面に比較的に厚い上部絶縁層５が形成されており，ボディ領域４ｃの側面は，比較的に薄いゲート酸化膜６で被覆されていること。
　
　以上を総合すると，引用例には以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「シリコン基板２の上に，酸化シリコン膜からなる埋め込み酸化膜３が形成されており，
　埋め込み酸化膜３上に，単結晶シリコンからなる半導体層であるＳＯＩ層４が形成されており，
　ＳＯＩ層４は，細長いフィン部４ａを備え，
　ゲート電極７は，デバイスのゲート長を規定する幅のゲートフィンガー部７ａを備え，ゲートフィンガー部７ａが，ＳＯＩ層４の細長いフィン部４ａに交差しており，
　ＳＯＩ層４の細長いフィン部４ａのうちゲートフィンガー部７ａが重なっていない部分には，Ｎ型不純物が高濃度に注入されてソース領域およびドレイン領域が形成されており，
　ＳＯＩ層４の細長いフィン部４ａのうちゲートフィンガー部７ａと交差する部分は，動作時にトランジスタのチャネルが形成されるＰ型のボディ領域４ｃを構成し，
　前記ボディ領域４ｃの上面に比較的に厚い上部絶縁層５が形成されており，
　前記ボディ領域４ｃの側面は比較的に薄いゲート酸化膜６で被覆されており，
　ゲート電極７は，多結晶シリコンからなるゲート電極膜８と，その上に形成されているオーミック接続層９とからなり，
　ゲート電極膜８は，高濃度Ｐ型（Ｐ＋型）の第１のゲート電極部８ｐ，高濃度Ｎ型（Ｎ＋型）の第２のゲート電極部８ｎ，および，Ｐ型とＮ型の不純物が例えば同程度に添加されている周辺部８ｐｎから構成され，第１のゲート電極部８ｐは，ボディ領域４ｃの幅方向の一方側にゲート絶縁膜６を挟んで近接しており，同様に，第２のゲート電極部８ｎは，ボディ領域４ｃの幅方向の他方側にゲート絶縁膜６を挟んで近接している，
　ダブルゲート形ＳＯＩ　ＭＯＳトランジスタ１。」
　
（３）対比
　本願補正発明と引用発明とを比較する。
　
・引用発明においては，「ＳＯＩ層４の細長いフィン部４ａのうちゲートフィンガー部７ａと交差する部分は，動作時にトランジスタのチャネルが形成されるＰ型のボディ領域４ｃを構成し」ているところ，「前記ボディ領域４ｃの側面は比較的に薄いゲート酸化膜６で被覆されており」，また，「第１のゲート電極部８ｐは，ボディ領域４ｃの幅方向の一方側にゲート絶縁膜６を挟んで近接しており，同様に，第２のゲート電極部８ｎは，ボディ領域４ｃの幅方向の他方側にゲート絶縁膜６を挟んで近接している」から，「ＳＯＩ層４の細長いフィン部４ａのうちゲートフィンガー部７ａと交差する部分」である「ボディ領域４ｃ」の側面にチャネルが形成されることは明らかである。よって，引用発明の「ＳＯＩ層４の細長いフィン部４ａ」と，本願補正発明の「側壁面にチャネルを有する枡状または網目状の半導体層」とは，ともに「側壁面にチャネルを有する半導体層」である点で一致する。
　
・引用発明の「ゲート電極７」であって，「デバイスのゲート長を規定する幅のゲートフィンガー部７ａを備え，ゲートフィンガー部７ａが，ＳＯＩ層４のフィン部４ａに交差して」おり，さらに「ゲート電極７は，多結晶シリコンからなるゲート電極膜８と，その上に形成されているオーミック接続層９とからなり，ゲート電極膜８は，高濃度Ｐ型（Ｐ＋型）の第１のゲート電極部８ｐ，高濃度Ｎ型（Ｎ＋型）の第２のゲート電極部８ｎ，および，Ｐ型とＮ型の不純物が例えば同程度に添加されている周辺部８ｐｎから構成され，第１のゲート電極部８ｐは，ボディ領域４ｃの幅方向の一方側にゲート絶縁膜６を挟んで近接しており，同様に，第２のゲート電極部８ｎは，ボディ領域４ｃの幅方向の他方側にゲート絶縁膜６を挟んで近接している」ものは，本願補正発明の「前記半導体層上に跨るようにして前記半導体層の両側の側壁上に形成されたゲート電極」であって，「前記半導体層の両側の側壁上に形成された前記ゲート電極のうちの，一方の側壁上に形成された第１の部位と，他方の側壁上に形成された第２の部位は，極性が異なる」ものに相当する。
　
・引用発明の「ＳＯＩ層４のゲートフィンガー部７ａが重なっていない部分に，Ｎ型不純物が高濃度に注入され」て形成されている「ソース領域およびドレイン領域」は，「ゲートフィンガー部７ａが重なっていない部分」の一方が「ソース領域」であり，他方が「ドレイン領域」であることは明らかであるから，本願補正発明の「前記半導体層に形成され，前記ゲート電極の一方の側に配置されたソース層と，前記半導体層に形成され，前記ゲート電極の他方の側に配置されたドレイン層」に相当する。
　
・引用発明の「ダブルゲート形ＳＯＩ　ＭＯＳトランジスタ１」は，本願補正発明の「半導体装置」に相当する。
　
　したがって，引用発明と本願補正発明とは，
「側壁面にチャネルを有する半導体層と，　前記半導体層上に跨るようにして前記半導体層の両側の側壁上に形成されたゲート電極と，
　前記半導体層に形成され，前記ゲート電極の一方の側に配置されたソース層と，
　前記半導体層に形成され，前記ゲート電極の他方の側に配置されたドレイン層とを備え，
　前記半導体層の両側の側壁上に形成された前記ゲート電極のうちの，一方の側壁上に形成された第１の部位と，他方の側壁上に形成された第２の部位は，極性が異なることを特徴とする半導体装置。」
である点で一致する。
　
　一方両者は，以下の点で相違する。
《相違点》
　本願補正発明は，「側壁面にチャネルを有する枡状または網目状の半導体層」を備えるのに対して，引用発明は「側壁面にチャネルを有する半導体層」に対応する構成は備えるものの，「半導体層」が「枡状または網目状」であることまでは特定されていない点。
　
（４）判断
　上記相違点について検討する。
　
　以下の周知例１及び２に記載されているように，側壁面にチャネルが形成される半導体層を備えるトランジスタにおいて，当該半導体層を枡状の形状とすることは，周知の技術である。
　
周知例１：　特開平５−１９８８１７号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である，特開平５−１９８８１７号公報には，図４〜６とともに，以下の記載がある。
　
・「【００４０】［第３実施例］図５は本実施例に係る横型ＭＯＳＦＥＴの形成過程における横断面図である。以下，図５に従って，第１実施例および第２実施例とは異なる横型ＭＯＳＦＥＴの製造方法について説明する。まず，第２実施例における製造方法に従って，図４(i)に示すように，ｐ型シリコン基板３１上に，このｐ型シリコン基板３１から酸化膜４３によって絶縁されているシリコン柱３１aを形成する。
【００４１】次に，図５(j)に示すように，シリコン柱３１aの表面にゲート酸化膜５１を形成する。そして，図５(k)に示すように，表面をタングステン層で覆った後パターンニングを実施して，シリコン柱３１aの長手方向中央部にのみタングステン層を残してゲート電極５２を形成する。次に，上記形成されたゲート電極５２をマスクとして，シリコン柱３１aに砒素イオンを注入する。こうして，シリコン柱３１aにおけるゲート電極５２によって覆われていない箇所にソース領域およびドレイン領域を同時に形成するのである。
【００４２】
図６は本実施例によって形成された横型ＭＯＳＦＥＴにおける鳥瞰図であり，図６(a)はシリコン柱３１aが枠状の場合を示し，図６(b)はシリコン柱３１aが相対向した平板状の場合を示す。いずれの場合にも，例えば，シリコン柱３１aにおけるゲート電極５２よりも図中手前側をソース領域５３とすれば，シリコン柱３１aにおけるゲート電極５２よりも図中後側がドレイン領域５４となるのである
【００４３】こうして，横型ＭＯＳＦＥＴが形成されるのである。尚，この場合にも，上記ドレイン領域５４とソース領域５３とは入れ代わってもよい。この場合，得られる横型ＭＯＳＦＥＴは，上記シリコン柱３１aの両側面におけるゲート電極３３の幅方向(水平方向)にチャネルが形成されることになる。したがって，チャネル長はゲート電極５２の幅によって調整できるのである。
【００４４】上述のように，本実施例によれば，第２実施例の場合と同様に，チャネル長を精度良く制御でき，微細加工の限度とは関係なく薄いシリコン柱を形成できると共に，ＳＯＩ構造が形成されてより高速な完全空乏化縦型ＭＯＳＦＥＴを製造できる。これに加えて，本実施例による横型ＭＯＳＦＥＴの製造方法では，ゲート電極５２をマスクとした１回のイオン注入でソース領域５３とドレイン領域５４とを同時に形成できる。
【００４５】上記第２実施例および第３実施例の場合には，結果的にＳＯＩ構造を有することになる。したがって，最初からＳＯＩ基板を使用して完全空乏化ＭＯＳＦＥＴを形成してもよい。
・・・（以下略）・・・」
　
　ここで，上記段落【００４２】の記載とともに図６（ａ）を参照すると，上記段落【００４２】において「枠状」とされた形状は，枡状の形状を有するものともいえる。
　
周知例２：　特開２００４−１２８１８５号公報
　原査定の拒絶の理由に引用され，本願の優先権主張の日前に日本国内において頒布された刊行物である，特開２００４−１２８１８５号公報には，図１２〜２９とともに，以下の記載がある。
　
・「【００５４】
　・・・（中略）・・・
＜実施の形態３＞
実施の形態３は，フィン型構造の歪みシリコンチャネルをもつトランジスタに関するものである。
【００５５】
図１２は本例の基板の断面図，図１３より図１４，図１９より図２９は本例の製造工程中の素子の説明図で，各々（ａ）は平面図，（ｂ）は図（ａ）でのＡＡ’線に沿う断面図，（ｃ）は図（ａ）でのＢＢ’線に沿う断面図である。図２４及び図２８は製造工程中の装置の斜視図である。
【００５６】
図１５から図１８は歪みシリコン層の特徴の説明の為の図面である。図１５及び図１６はＳｉＧｅ４に歪みシリコン層５を成長させた場合の引っ張り歪みの方向を例示した断面図，図１７及び図１８はフィン型シリコン層を成長させる基板の面方位とフィン型シリコン層の長手方向との関係を例示する斜視図である。
【００５７】
図１２に示すような構造の絶縁膜上の歪み緩和シリコンゲルマニウム基板（以下，この基板をＳＧＯＩ基板と略記する）を用意する。その構成例は，支持基板１’の上部に１００ｎｍの埋込み絶縁膜１３，１００ｎｍの歪み緩和シリコンゲルマニウム層４，１０ｎｍの表面酸化膜層１４の順に積層されている。本実施例では，支持基板１’はシリコン基板１であるが，この支持基板はシリコンに限らない。
【００５８】
図１３に示すように，ドライエッチングにより歪み緩和シリコンゲルマニウム層４と表面酸化膜層１４からなる島状領域１１０を形成する。このとき，島状領域１１０の内部にも穴１１１を開口する。エッチングは埋込み絶縁膜１３に達したところで停止させる。
【００５９】
次に，図１４に示すように，厚さ２０ｎｍの歪みシリコン層５を選択エピタキシャル成長する。低圧ＣＶＤ法によれば，シリコンゲルマニウム層４の側面のみにシリコンを成長させることが可能である。
【００６０】
　・・・（中略）・・・
【００６９】
次いで，製造工程に戻って，歪みシリコン層５が形成されて後の工程を説明する。
【００７０】
図１９に示すように，次の工程で除去するＳｉＧｅ層の領域を，部分的にレジストマスク１５を形成し，表面酸化膜層１４を剥離する。更に，図２０に示すように，レジストマスク１５を剥離した後，実施の形態１と同様の方法で，シリコンゲルマニウム層４を選択的にエッチングする。この場合，表面酸化膜層１４で覆われている部分のシリコンゲルマニウム層４は除去されない。
【００７１】
この工程で，図２０の（ｂ）に例示されるように，歪みシリコン層５がフィン状に残される。この時，フィンが倒れることなく支持されていることについて，図２１より図２４の各図を用いて説明する。各断面図は，図６と同様に，埋込み絶縁層１３より上部の各層が示される。各図の左側は歪みシリコン層５の成長前の状態，右側は歪みシリコン層５の成長後或いはその後ドライエッチした状態を示す断面図である。
【００７２】
図２１は図１６と同様の断面図である。歪み緩和シリコンゲルマニウム層４のフィンに（図２１の左側），歪みシリコン５が均一に成長すれば，歪みシリコン５のフィンは埋込み絶縁層１３に接する形となる。従って，フィンは倒れることなく保持される。図２１の右側がこの状態である。
【００７３】
ところが，ＣＶＤによる選択エピタキシャル成長ではファセット成長が良く起こる。この場合，図２２の右側に示すように，歪みシリコン５のフィンが埋込み絶縁層１３から離れる場合も起こる。
【００７４】
　・・・（中略）・・・
【００７６】
さて，製造工程の説明に戻る。図２０の状態から両端部の表面酸化膜層１４をドライエッチングにより除去して，図２５の状態となる。次に，図２６に示すように，シリコンゲルマニウム層４の露出部分をなくす為に薄く（５ｎｍ）キャップシリコン層１６を堆積する。理由は，次のゲート酸化工程において，もしシリコンゲルマニウムが露出した状態で酸化させた場合には，ゲート絶縁膜界面の準位が高くなりトランジスタ特性の劣化が生じる為である。
【００７７】
周知の方法であるため，図示しないが，次に，ゲート絶縁膜７の形成，及びゲート電極膜の形成を行なう。更に，ドライエッチングによりゲート電極８を所望形状に加工する。この状態が，図２７である。フィン２本の場合のチャネルとゲートの配置を，分かりやすくするために図２８を示す。埋込み絶縁層１３上にフィン状の歪みシリコン層５が形成される。このフィン状の歪みシリコン層５はその両端部でシリコンゲルマニウム層４で支えられている。このフィン状の歪みシリコン層５及びこれを覆うゲート絶縁膜７に跨ってゲート電極８が配置されている。このようにゲート電極がフィン型歪みシリコン層５に跨っている様子が分かる。こうして，フィン型歪みシリコン層５の両側にチャネルを構成することが可能であり，ダブルゲート構造の絶縁ゲート型電界効果型トランジスタの基本構造が構成される。この例で，側面のみがチャネルとなす形態，フィン構造の上面にもチャネルが構成される形態がある。フィン構造の上面にもチャネルが構成される形態は出力電流の増大の利点がある。
【００７８】
更に，通常実施される方法により，ソース・ドレインエクステンション領域への不純物イオン注入を行い，図２９に示すようにゲート側壁９を形成する。更に，周知の方法で，ソース及びドレイン領域１２に不純物がイオン注入される。こうして，ゲート及びゲート側壁９の両側にソース，ドレインが形成される。
【００７９】
更に，層間絶縁膜形成，コンタクトホール形成，配線形成の，半導体装置の製造工程では，通例の各プロセスを繰返してトランジスタ集積回路が完成する。
　・・・（以下略）・・・」
　
　ここで，上記段落【００７７】の記載から，「歪みシリコン層５」の側面においてチャネルが形成されることがわかる。
　そして，上記段落【００５８】〜【００５９】の記載とともに図１２〜１４を参照すると，「歪みシリコン層５」は「シリコンゲルマニウム層４の側面のみにシリコンを成長」させたものであることから，四角柱状の「穴１１１」の内側面に形成された形状となっており，さらに，上記段落【００７０】に記載された「シリコンゲルマニウム層４を選択的にエッチング」した後においても，その形状が維持されることは，例えば図２５〜２７の記載からも明らかである。
　一方，本願明細書に記載された実施例においては，第１半導体層５２を四角柱形状の凸部として，その側壁に成膜した第２半導体層５５を，「側壁面にチャネルを有する枡状」「の半導体層」としたものといえ，上記周知例２における「歪みシリコン層５」とは，結果として得られる半導体層の形状において，格別な差異は見いだせない。
　それゆえ，上記周知例２における「歪みシリコン層５」も本願補正発明に係る「枡状」「の半導体層」ということができる。
　
　そして，上記周知例１の図６にも示されているように，チャネルを形成する半導体層の形状を，図６（ｂ）の平板状（すなわちフィン状）とするか，図６（ａ）の枠状（すなわち枡状）とするかは，当業者が適宜に選択できたことであり，本願明細書の記載を見ても，枡状の半導体層とすることによる格別の作用効果も見いだせない。
　よって，引用発明において，ＳＯＩ層４の形状を枡状として，相違点に係る，「側壁面にチャネルを有する枡状または網目状の半導体層」を備えるようにすることは当業者が適宜になし得たことである。
　
（５）小括
　以上のとおり，本願補正発明は，周知技術を勘案して，引用発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　よって，本願補正発明は，特許出願の際独立して特許を受けることができない。
　
５　むすび
　したがって，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　平成２４年８月１４日にされた手続補正は，上記のとおり却下され，また，平成２４年３月５日にされた手続補正は，同年５月７日付けで却下されているので，本願の請求項１に係る発明は，平成２３年７月７日にされた手続補正により補正された明細書，特許請求の範囲及び図面の記載から見て，その請求項１に記載された事項により特定される以下のとおりのものである。（以下「本願発明」という。）
　
「【請求項１】
　側壁面にチャネルを有する半導体層と，
　前記半導体層上に跨るようにして前記半導体層の両側の側壁上に形成されたゲート電極と，
　前記半導体層に形成され，前記ゲート電極の一方の側に配置されたソース層と，
　前記半導体層に形成され，前記ゲート電極の他方の側に配置されたドレイン層とを備え，
　前記半導体層の両側の側壁上に形成された前記ゲート電極のうちの，一方の側壁上に形成された第１の部位と，他方の側壁上に形成された第２の部位は，極性が異なることを特徴とする半導体装置。」
　
２　引用発明
　引用発明は，前記第２の４「（２）刊行物に記載された発明」に記載したとおりのものである。
　
３　対比・判断
　本願発明と引用発明とを比較する。
　
・引用発明の「ＳＯＩ層４の細長いフィン部４ａ」は，「ゲートフィンガー部７ａの下方に位置することからＮ型不純物が導入されていないＰ型フィン部の一部であるボディ領域４ｃに，動作時にトランジスタのチャネルが形成され」るところ，「ＳＯＩ層４の細長いフィン部４ａの側面は比較的に薄いゲート酸化膜６で被覆され」，また，「第１のゲート電極部８ｐは，ボディ領域４ｃの幅方向の一方側にゲート絶縁膜６を挟んで近接しており，同様に，第２のゲート電極部８ｎは，ボディ領域４ｃの幅方向の他方側にゲート絶縁膜６を挟んで近接している」から，「ＳＯＩ層４の細長いフィン部４ａ」の側面にチャネルが形成されることは明らかである。よって，引用発明の「ＳＯＩ層４の細長いフィン部４ａ」は，本願発明の「側壁面にチャネルを有する半導体層」に相当する。
　
・引用発明の「ゲート電極７」であって，「デバイスのゲート長を規定する幅のゲートフィンガー部７ａを備え，ゲートフィンガー部７ａが，ＳＯＩ層４のフィン部４ａに交差して」おり，さらに「ゲート電極７は，多結晶シリコンからなるゲート電極膜８と，その上に形成されているオーミック接続層９とからなり，　ゲート電極膜８は，高濃度Ｐ型（Ｐ＋型）の第１のゲート電極部８ｐ，高濃度Ｎ型（Ｎ＋型）の第２のゲート電極部８ｎ，および，Ｐ型とＮ型の不純物が例えば同程度に添加されている周辺部８ｐｎから構成され，第１のゲート電極部８ｐは，ボディ領域４ｃの幅方向の一方側にゲート絶縁膜６を挟んで近接しており，同様に，第２のゲート電極部８ｎは，ボディ領域４ｃの幅方向の他方側にゲート絶縁膜６を挟んで近接している」ものは，本願発明の「前記半導体層上に跨るようにして前記半導体層の両側の側壁上に形成されたゲート電極」であって，「前記半導体層の両側の側壁上に形成された前記ゲート電極のうちの，一方の側壁上に形成された第１の部位と，他方の側壁上に形成された第２の部位は，極性が異なる」ものに相当する。
　
・引用発明の「ＳＯＩ層４のゲートフィンガー部７ａが重なっていない部分に，Ｎ型不純物が高濃度に注入され」て形成された「ソース領域およびドレイン領域」は，「ゲートフィンガー部７ａが重なっていない部分」の一方が「ソース領域」であり，他方が「ドレイン領域」であることは明らかであるから，本願発明の「前記半導体層に形成され，前記ゲート電極の一方の側に配置されたソース層と，　前記半導体層に形成され，前記ゲート電極の他方の側に配置されたドレイン層」に相当する。
　
・引用発明の「ダブルゲート形ＳＯＩ　ＭＯＳトランジスタ１」は，本願発明の「半導体装置」に相当する。
　
　したがって，引用発明と本願発明とは，
「側壁面にチャネルを有する半導体層と，
　前記半導体層上に跨るようにして前記半導体層の両側の側壁上に形成されたゲート電極と，
　前記半導体層に形成され，前記ゲート電極の一方の側に配置されたソース層と，
　前記半導体層に形成され，前記ゲート電極の他方の側に配置されたドレイン層とを備え，
　前記半導体層の両側の側壁上に形成された前記ゲート電極のうちの，一方の側壁上に形成された第１の部位と，他方の側壁上に形成された第２の部位は，極性が異なることを特徴とする半導体装置。」
である点で一致し，相違するところがない。
　
　よって，本願発明は，引用発明と同一であるから，特許法第２９条第１項第３号に該当し，特許を受けることができない。
　
第４　むすび
　以上のとおりであるから，本願は，他の請求項に係る発明について検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。