【事件の表示】
　特願２００７−５２０２９３「シリサイド化金属ゲートの形成のための方法」拒絶査定不服審判事件〔平成１８年　２月　９日国際公開、ＷＯ２００６／０１４１８８、平成２０年　２月２８日国内公表、特表２００８−５０６２５３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、２００５年３月１０日（パリ条約による優先権主張外国庁受理２００４年７月６日、アメリカ合衆国）を国際出願日とする出願であって、平成２３年１０月３日付けで拒絶理由が通知され、同年１０月２８日に意見書及び手続補正書が提出され、平成２４年１月１７日付けで最後の拒絶理由が通知され、同年２月１７日に意見書及び手続補正書が提出されたところ、同年４月２５日付けで同年２月１７日に提出された手続補正書による補正が却下されるとともに、同日付けで拒絶査定がなされた。
　これに対し、同年８月２２日に拒絶査定に対する審判請求がされるとともに手続補正書が提出され、その後、同年１１月１９日付けで審尋がなされ、平成２５年２月２０日に回答書が提出された。
　
第２　平成２４年８月２２日に提出された手続補正書による補正についての却下の決定
［補正の却下の決定の結論］ 
　平成２４年８月２２日に提出された手続補正書による補正（以下「本件補正」という。）を却下する。 
 　 
［理由］ 
１　本件補正の内容
  本件補正は、補正前の特許請求の範囲の請求項１〜３３を、補正後の特許請求の範囲の請求項１〜３と補正するものであり、補正前の請求項１〜３及び１１、並びに補正後の請求項１〜３は、それぞれ次のとおりである。
　
（補正前）
「【請求項１】
　半導体構造物であって、
　第一の厚さを有する第一のシリサイド金属の完全シリサイド化金属ゲートと、
　隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域と
　を含み、
　前記第二の厚さは前記第一の厚さより薄く、前記シリサイド化ソース領域およびドレイン領域の外端は、少なくとも前記完全シリサイド化金属ゲートを含むゲート領域の端に位置合わせされた、前記半導体構造物。
【請求項２】
　前記第一の厚さは５００Åより厚く、前記第二の厚さは５００Åより薄い、請求項１に記載の半導体構造物。
【請求項３】
　前記ゲート領域が更に窒化物スペーサを有し、前記完全シリサイド化された金属ゲートが窒化物スペーサに直接接する側壁を有する、請求項１又は２に記載の半導体構造物。」
「【請求項１１】
　前記第一および／または第二のシリサイド金属が、０．１〜５０原子パーセントの量で合金形成添加物を含んでいる、請求項１〜３いずれか１項に記載の半導体構造物。」
　
（補正後）
「【請求項１】
　半導体構造物であって、
　第一の厚さを有する第一のシリサイド金属の完全シリサイド化金属ゲートと、
　隣接する第二の厚さを有する第二のシリサイド金属のシリサイド化ソース領域およびドレイン領域と
　を含み、
　前記第二の厚さは前記第一の厚さより薄く、前記シリサイド化ソース領域およびドレイン領域の外端は、少なくとも前記完全シリサイド化金属ゲートを含むゲート領域の端に位置合わせされており、
　前記ゲート領域が更に窒化物スペーサを有し、前記完全シリサイド化金属ゲートが前記窒化物スペーサに直接接する側壁を有し、前記シリサイド化ソース領域およびドレイン領域が前記完全シリサイド化金属ゲートと異なるシリサイド金属で構成されており、前記完全シリサイド化金属ゲートを構成する金属が、前記シリサイド化ソース領域およびドレイン領域に存在せず、前記完全シリサイド化金属ゲートはＮｉＳｉ、ＮｉＰｔＳｉまたはそれらの組み合わせを含み、前記シリサイド化ソース領域およびドレイン領域はＣｏＳｉ２を含む、前記半導体構造物。
【請求項２】
　前記第一の厚さは５００Åより厚く、前記第二の厚さは５００Åより薄い、請求項１に記載の半導体構造物。
【請求項３】
　前記第一および／または第二のシリサイド金属が、０．１〜５０原子パーセントの量で合金形成添加物を含んでいる、請求項１又は２に記載の半導体構造物。」
　
２　本件補正についての検討
（１）補正事項の整理
　本件補正の補正事項を整理すると次のとおりである。
［補正事項１］
　補正前の請求項１に記載された「第二の金属」を、「第二のシリサイド金属」とする。
　
［補正事項２］
　補正前の請求項１、２、４〜１０、１２〜３３を削除するとともに、当該削除に対応して、補正前の請求項３のうち請求項１を引用する発明を補正後の請求項１として項番号を繰上げ、補正前の請求項３のうち請求項２を引用する発明を補正後の請求項２として項番号を繰り上げるとともに請求項１を引用する形式とし、補正前の請求項１１を補正後の請求項３として項番号を繰上げるとともに引用する請求項の番号を「請求項１又は２」に修正する。
　　
［補正事項３］
　補正後の請求項１（補正前の請求項３のうち請求項１を引用する発明）に、「前記シリサイド化ソース領域およびドレイン領域が前記完全シリサイド化金属ゲートと異なるシリサイド金属で構成されており、前記完全シリサイド化金属ゲートを構成する金属が、前記シリサイド化ソース領域およびドレイン領域に存在せず、前記完全シリサイド化金属ゲートはＮｉＳｉ、ＮｉＰｔＳｉまたはそれらの組み合わせを含み、前記シリサイド化ソース領域およびドレイン領域はＣｏＳｉ２を含む」との記載を付加する。
　
（２）補正の目的の適否及び新規事項の追加の有無についての検討
　以下、補正事項１〜３について検討する。
ア　補正事項１について
　補正事項１は、補正前の請求項の誤記を訂正するものであり、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第３号に掲げる誤記の訂正を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　また、補正事項１が、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすことは明らかである。
　
イ　補正事項２について
　補正事項２は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　また、補正事項２が、特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
ウ　補正事項３について
　補正事項３により補正された事項は、本願の願書に最初に添付された明細書（以下「当初明細書」という。また、本願の願書に最初に添付された明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。）の段落【００３９】、【００４０】、【００４７】、【００５１】、特許請求の範囲の請求項１２に記載されているから、補正事項３は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項３は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たしている。
　
　また、補正事項３は、補正前の請求項３に、「前記シリサイド化ソース領域およびドレイン領域が前記完全シリサイド化金属ゲートと異なるシリサイド金属で構成されており、前記完全シリサイド化金属ゲートを構成する金属が、前記シリサイド化ソース領域およびドレイン領域に存在せず、前記完全シリサイド化金属ゲートはＮｉＳｉ、ＮｉＰｔＳｉまたはそれらの組み合わせを含み、前記シリサイド化ソース領域およびドレイン領域はＣｏＳｉ２を含む」という構成を追加して、補正前の請求項３に係る発明の発明特定事項である「完全シリサイド化金属ゲート」と「シリサイド化ソース領域およびドレイン領域」について「異なるシリサイド金属で構成されており、前記完全シリサイド化金属ゲートを構成する金属が、前記シリサイド化ソース領域およびドレイン領域に存在せず」と限定するとともに、「完全シリサイド化金属ゲート」及び「シリサイド化ソース領域およびドレイン領域」それぞれの材料を限定する補正であり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　したがって、本件補正は、特許法第１７条の２第４項に規定する要件を満たしていない。
　
エ　新規事項の追加の有無及び補正の目的の適否についてのまとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定の規定に適合するか）について、以下において検討する。 
　
（３）独立特許要件について
ア　本件補正後の発明
　本件補正後の請求項１に係る発明は、上記「１　本件補正の内容」の「（補正後）」の「【請求項１】」以下に記載したとおりである。
　
イ　引用例の記載と引用発明 
（ア）引用例１：米国特許第６１００１７３号明細書
　原査定の拒絶の理由で引用された、本願の優先権主張の日前に頒布された刊行物である米国特許第６１００１７３号明細書（平成２４年１月１７日付けの最後の拒絶理由通知で引用した引用文献２。以下「引用例１」という。）には、「FORMING A SELF-ALIGNED SILICIDE GATE CONDUCTOR TO A GREATER THICKNESS THAN JUNCTION SILICIDE STRUCTURES USING A DUAL-SALICIDATION PROCESS」（発明の名称）に関して、FIG.1〜12とともに以下の事項が記載されている（下線は当審で付加した。以下同じ。）。
　
ａ　「1. Field of the Invention
    　This invention relates to integrated circuit fabrication and, more particularly, to a dual salicidation process which can form a silicide gate conductor having a greater thickness than silicide structures formed upon source and drain regions. A high K gate dielectric residing between the gate conductor and the substrate substantially inhibits consumption of the junctions during formation of the silicide gate conductor.」（第１欄第７〜１５行）
 （「１．発明の分野
　本発明は集積回路の形成に関し、特に、ソース及びドレイン領域上に形成されたシリサイド構造よりも大きな厚みを有するシリサイドゲート導体を形成することができる２つのサリサイド化プロセスに関する。ゲート導体と基板との間に存在する高いＫのゲート誘電体が、シリサイドゲート導体を形成する間に、接合が消費されることを実質的に妨げる。」）（合議体にて翻訳。以下、同じ。）
　
ｂ　「SUMMARY OF THE INVENTION
    　The problems outlined above are in large part solved by the technique hereof for forming a silicide gate conductor self-aligned between a pair of source and drain junctions arranged within a semiconductor substrate beneath the gate conductor. A gate dielectric having a dielectric constant, K, greater than approximately 4 (i.e., the K value of silicon dioxide) is arranged between the gate conductor and the substrate. The thickness of the gate dielectric remains over the junctions and is sufficiently thick to substantially inhibit a thick layer of refractory metal deposited thereon from contacting the junctions during the formation of the silicide gate conductor. As such, 
the entire thickness of the gate conductor may be converted from polysilicon to salicide
　…（略）…
    　Subsequent to forming the silicide gate conductor, the gate dielectric may be removed from heavily doped source and drain regions of the junctions which are laterally separated from the gate conductor by a pair of dielectric sidewall spacers. 
A thin layer of refractory metal is then deposited across the exposed source and drain regions
Salicide structures may be formed upon the source and drain regions by heating the refractory metal
separate salicidation steps allows the thickness of the gate salicide to be much larger than that of the junction salicide
a dual salicidation process
    　According to an embodiment, a method is provided for forming an integrated circuit. A polysilicon gate conductor having a thickness of, e.g., 200 to 500 Å, is first patterned upon a high K gate dielectric which is arranged across a single crystalline silicon substrate. The gate conductor is laterally bound between a pair of opposed sidewall surfaces.…（略）…
　…（略）…
    　
A first layer of refractory metal, e.g., Ti or Co, may then be deposited
The first layer of refractory metal may be heated
a silicide gate conductor comprising, e.g., TiSi
2
 or CoSi
2
 is self-aligned to the pre-existing polysilicon gate
    　Subsequently, the gate dielectric is etched from the source and drain regions. 
A second layer of refractory metal, e.g., Ti or Co
is deposited
The refractory metal is heated
ilicide structures comprising, e.g., TiSi
2
 or CoSi
2
, are formed self-aligned to the source and drain regions
Since the second layer of refractory metal used to form the silicide structures is relatively thin, the resulting silicide structures are also thin
（「発明の要約
　上記で概説された問題点は、ゲート導体の下の半導体基板内に配置される１対のソース及びドレイン接合の間に自己整合されるシリサイドゲート導体を形成するための手法によって、これについて、大部分は解決される。約４（すなわち、二酸化シリコンのＫの値）よりも大きい、誘電率、Ｋを有するゲート誘電体が、ゲート導体と基板との間に配置される。厚いゲート誘電体は、接合の上に残ったままとなり、シリサイドゲート導体を形成する間に、その上に成膜される耐火金属の厚い層が接合に接触してしまうことを実質的に妨げるように、十分に厚い。そのようにして、
全部の厚いゲート導体が
ポリシリコンからサリサイドに変換される
　…（略）…
　シリサイドゲート導体の形成に続いて、１組の誘電体側壁スペーサによってゲート導体から左右に離れている接合である、重くドープされたソース及びドレイン領域から、ゲート誘電体は除去される。
耐火金属の薄い層が、露出されたソース及びドレイン領域と接するように、次に堆積される
耐火金属を加熱することによりドース及びドレイン領域上に、サリサイド構造が形成される
別個のサリサイド化ステップ
ゲートサリサイドの厚みが接合サリサイドの厚みよりもずっと大きいものにすることを可能とする
２つのサリサイド化プロセスを用いる
　具体化によれば、１つの方法が集積回路を形成するために提供される。厚み、例えば、２００から５００Åを有するポリシリコンゲート導体が、単結晶シリコン基板に接するように配置された高いＫのゲート誘電体上に、先ずパターン化される。ゲート導体は、１組の対向する側壁表面の間に横方向に固定されている。…（略）…
　…（略）…
　
耐火金属、例えば、Ｔｉ又はＣｏ、の第１の層が
次に堆積される
耐火金属の第１の層は
加熱される
例えば、ＴｉＳｉ
２
又はＣｏＳｉ
２
から成るシリサイドゲート導体が、以前に存在していたポリシリコンゲートに自己整合される
　後に、ゲート誘電体がソース及びドレイン領域からエッチングされる。厚み、例えば、１００Åを有する
耐火金属、例えば、Ｔｉ又はＣｏ、の第２の層が
堆積される
耐火金属は
加熱される
例えば、ＴｉＳｉ
２
又はＣｏＳｉ
２
を含むシリサイド構造が、ソース及びドレイン領域に自己整合されて形成される
シリサイド構造を形成するために用いられた耐火金属の第２の層は相対的に薄いので、結果として生じるシリサイド構造も薄くなる
　
ｃ　「DETAILED DESCRIPTION OF THE INVENTION
    　Turning now to the drawings, FIG. 1 depicts a semiconductor substrate 10 upon which a gate dielectric 14 and a polysilicon gate conductor 16 have been formed. …（略）…Gate dielectric 14 is formed by the deposition of a material having a K value greater than approximately 4. The thickness of gate dielectric 14 ranges from about 100 to 500 Å. …（略）…
    　As shown in FIG. 2, select portions of gate conductor 16 may be removed using well-known lithography and etch techniques. …（略）…
    　Turning to FIG. 4, a pair of 
dielectric sidewall spacers 22 are formed upon the opposed sidewall surfaces of gate conductor 16
The S/D implant is self-aligned to the outer lateral surfaces of sidewall spacers 22
    　Thereafter, 
a first layer of refractory metal 26 is deposited
Appropriate refractory metals include, but are not limited to, cobalt and titanium
As a result of the anneal step, a majority of polysilicon gate conductor 16
 may be converted into a silicide gate conductor 30
silicide gate conductor 30 comprises TiSi
2
 if Ti is used as the refractory metal and CoSi
2
 if Co is used as the refractory metal
    　Turning to FIG. 9, gate dielectric 14 may then be removed from source and drain regions 24 using, e.g., a plasma etch technique which exhibits a high selectivity for the gate dielectric material. …（略）…Subsequent to exposing source and drain regions 24, 
a second layer of refractory metal 32, e.g., titanium or cobalt, may be then be deposited across the semiconductor topography
The topography may be heated
silicide structures 36 comprising, e.g., TiSi
2
 or CoSi
2
, are formed upon source and drain regions 36
Using a two-step salicidation process to form silicide gate conductor 30
and silicide structures 36
    　In the instance that silicide structures 36 and silicide gate conductor 30 comprise TiSi2, sidewall spacers 22 are preferably composed of silicon nitride (nitride) as opposed to oxide. The reactivity of Ti with SiO2 to form both TiSi2 and TiO2 is relatively high, and can undesirably lead to the formation of an electrical short between gate conductor 30 and source and drain regions 24. However, the reaction between Ti and Si3N4 is less favorable. As such a silicide bridge is less likely to form upon nitride spacers than upon oxide spacers. Fabricating sidewall spacers 22 from oxide is possible if the spacer thickness is sufficient to prevent TiSi2 from forming immediately adjacent the sidewall spacers of the gate conductor. Because Co does not readily react with oxide or nitride, relatively thin sidewall spacers 22 composed of either nitride or oxide may be used if CoSi2 is being formed.」（第５欄第５３行〜第８欄第４行）
（「発明の詳細な説明
　さて、図面に取りかかると、図１には、その上にゲート誘電体１４及びポリシリコンゲート導体１６が形成された半導体基板１０が描かれている。…（略）…ゲート誘電体１４は、約４よりも大きいＫ値を有する材料の堆積によって形成される。ゲート誘電体１４の厚みは１００から５００Åの範囲である。…（略）…
　図２に示されるように、ゲート導体１６の選択された部分は、周知のリソグラフィ及びエッチング手法を用いて除去される。…（略）…
　図４をみると、１組の
誘電体側壁スペーサ２２が、ゲート導体１６の対向する側壁表面の上に形成される
このＳ／Ｄ打ち込みは、側壁スペーサ２２外側の側面に自己整合される
　その後は、
耐火金属の第１の層２６が
堆積される
適切な耐火金属は、コバルト及びチタンを含むが、それに限らない
アニールステップの結果として、大部分のポリシリコンゲート導体１６は
シリサイドゲート導体３０に変換される
シリサイドゲート導体３０は、Ｔｉが耐火金属として用いられたならばＴｉＳｉ
２
から、Ｃｏが耐火金属として用いられたならばＣｏＳｉ
２
から成る
　図９をみると、ゲート誘電体１４は、ゲート誘電体材料に高い選択性を示すような、例えば、プラズマエッチング法を用いて、次に、ソース及びドレイン領域２４から除去される。…（略）…ソース及びドレイン領域２４を露出させた後に、
例えば、チタン又はコバルトのような耐火金属の第２の層３２が、半導体トポグラフィに接するように、次に堆積される
トポグラフィは
加熱される
例えば、ＴｉＳｉ
２
又はＣｏＳｉ
２
から成るシリサイド構造３６が、ソース及びドレイン領域３６の上に形成される
シリサイドゲート導体３０及びシリサイド構造３６を形成するために２つのステップのサリサイド化プロセスを用いる
　シリサイド構造３６及びシリサイドゲート導体３０がＴｉＳｉ２から成る例では、側壁２２は、好ましくは、酸化物に対抗できるように窒化ケイ素（“窒化物”）から成る。ＴｉＳｉ２及びＴｉＯ２の両方を形成するＳｉＯ２とのＴｉの反応性は相対的に高く、ゲート導体３０とソース及びドレイン領域２４との間の電気的な短絡の形成を、望ましくないにもかかわらず引き起こし得る。他方、ＴｉとＳｉ３Ｎ４との間の反応の方が促進されにくい(less favorable)。そのようなシリサイドブリッジは、酸化物スペーサの上よりも窒化物スペーサの上に形成されにくい。ゲート導体の側壁スペーサに隣接するＴｉＳｉ２が直ちに形成されることが妨げられる程度に、スペーサの厚みが十分であるならば、酸化物から側壁スペーサ２２を作成することが可能である。Ｃｏは酸化物又は窒化物とは容易には反応しないので、仮にＣｏＳｉ２を形成するならば、窒化物又は酸化物から成る相対的に薄い側壁スペーサ２２を用いてもよい。」）
　
ｄ　FIG. 12から、半導体基板１０内又はその上に、シリサイドゲート導体３０及びシリサイド構造３６等が形成された構造物、すなわち「半導体構造物」が見てとれる。
　また、FIG. 7から、ポリシリコンゲート導体１６はゲート誘電体１４の上に接して形成されていること、FIG. 8〜12から、シリサイドゲート導体３０はゲート誘電体１４の上に接して形成されていることが見てとれる。
　
（イ）引用発明
　上記摘記事項の「ｃ」及びFIG. 12を参照すると、引用例１において、側壁スペーサ２２は、シリサイドゲート導体３０の対向する側壁表面の上に直接接して形成されていることは明らかである。
　上記摘記事項の「ｂ」及び「ｃ」並びにFIG. 5及び9〜12を参照すると、引用例１において、ソース及びドレイン領域２４は側壁スペーサ２２外側面に自己整合されて形成されているとともに、シリサイド構造３６は、サリサイド化プロセスを用いて、シリサイドゲート導体３０及び側壁スペーサ２２の形成後に、当該ソース及びドレイン領域２４の上に形成されたものであることは明らかであるから、技術常識を勘案すると、引用例１のシリサイド構造３６は、側壁スペーサ２２外側面に自己整合されて形成されたものであるといえる。
　
　したがって、FIG. 1〜12を参酌してまとめると、引用例１には以下の発明（以下「引用発明」という。）が記載されている。
　
「半導体構造物であって、
　シリサイドゲート導体３０と、
　ソース及びドレイン領域２４の上に形成されたシリサイド構造３６と、
　を含み、
　酸化物又は窒化ケイ素から成る側壁スペーサ２２が前記シリサイドゲート導体３０の対向する側壁表面の上に直接接して形成されており、
　前記シリサイド構造３６を形成するために用いた耐火金属の第２の層３２は、前記シリサイドゲート導体３０を形成するために用いた耐火金属の第１の層２６よりも薄く、結果として前記シリサイド構造３６は前記シリサイドゲート導体３０よりも薄く、
　前記シリサイド構造３６は、サリサイド化プロセスを用いて、側壁スペーサ２２外側面に自己整合されて形成されており、
　前記シリサイドゲート構造３０は、例えば、ＴｉＳｉ２又はＣｏＳｉ２から成り、前記シリサイド構造３６は、例えば、ＴｉＳｉ２またはＣｏＳｉ２から成る、半導体構造物。」
　
ウ　対比
　本件補正後の請求項１に係る発明（以下「補正発明」という。）と引用発明とを対比する。
（ア）引用発明の「シリサイドゲート導体３０」、「ソース及びドレイン領域２４の上に形成されたシリサイド構造３６」、「窒化ケイ素から成る側壁スペーサ２２」、「前記シリサイドゲート導体３０を形成するために用いた耐火金属」、「前記シリサイド構造３６を形成するために用いた耐火金属」は、それぞれ補正発明の「シリサイド化金属ゲート」、「シリサイド化ソース領域およびドレイン領域」、「窒化物スペーサ」、「第一のシリサイド金属」、「第二のシリサイド金属」に相当する。
　
（イ）引用発明では、「前記シリサイド構造３６を形成するために用いた耐火金属の第２の層３２は、前記シリサイドゲート導体３０を形成するために用いた耐火金属の第１の層２６よりも薄く、結果として前記シリサイド構造３６は前記シリサイドゲート導体３０よりも薄」いものであり、引用発明の「前記シリサイド構造３６」の厚さは補正発明の「第二の厚さ」に相当するとともに、引用発明の「前記シリサイドゲート導体３０」の厚さは補正発明の「第一の厚さ」に相当する。
　したがって、補正発明と引用発明とは、「第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、　第二の厚さを有する第二のシリサイド金属のシリサイド化ソース領域およびドレイン領域」とを含み、「前記第二の厚さは前記第一の厚さより薄」いものである点で一致する。
　
（ウ）引用発明では、「シリサイド構造３６」は、「ソース及びドレイン領域２４の上に形成された」ものであり、「前記シリサイド構造３６は、サリサイド化プロセスを用いて、側壁スペーサ２２外側面に自己整合されて形成されて」いるから、補正発明と引用発明とは「『隣接する』『シリサイド化ソース領域およびドレイン領域』」を含むものである点で一致する。
　さらに、引用発明のシリサイドゲート導体３０及び側壁スペーサ２２を含む「領域」は、補正発明の「ゲート領域」に相当するから、補正発明と引用発明とは、「『前記シリサイド化ソース領域およびドレイン領域の外端は、少なくとも』『前記シリサイド化金属ゲート』を含む『ゲート領域の端に位置合わせされて』」いる点で一致する。
　
（エ）引用発明では、「酸化物又は窒化ケイ素から成る側壁スペーサ２２が前記シリサイドゲート導体３０の対向する側壁表面の上に直接接して形成されて」いるから、補正発明と引用発明とは、「『前記シリサイド化金属ゲート』が『前記窒化物スペーサに直接接する側壁を有し』」ている点で一致する。
　
（オ）以上をまとめると、補正発明と引用発明の一致点及び相違点は次のとおりである。
＜一致点＞
「半導体構造物であって、
　第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、
　隣接する第二の厚さを有する第二のシリサイド金属のシリサイド化ソース領域およびドレイン領域と
　を含み、
　前記第二の厚さは前記第一の厚さより薄く、前記シリサイド化ソース領域およびドレイン領域の外端は、少なくとも前記シリサイド化金属ゲートを含むゲート領域の端に位置合わせされており、
　前記ゲート領域が更に窒化物スペーサを有し、前記シリサイド化金属ゲートが前記窒化物スペーサに直接接する側壁を有し、前記シリサイド化ソース領域およびドレイン領域はＣｏＳｉ２を含む、前記半導体構造物。」
　
＜相違点１＞
　「シリサイド化金属ゲート」について、補正発明では、「第一の厚さを有する第一のシリサイド金属の完全シリサイド化金属ゲート」であるのに対し、引用発明では、シリサイドゲート導体３０が、「完全シリサイド化金属ゲート」であるかは明らかではない点。
　
＜相違点２＞
　「シリサイド化ソース領域およびドレイン領域」と「シリサイド化金属ゲート」それぞれを構成する「シリサイド金属」について、補正発明では、「前記シリサイド化ソース領域およびドレイン領域が前記完全シリサイド化金属ゲートと異なるシリサイド金属で構成されており、前記完全シリサイド化金属ゲートを構成する金属が、前記シリサイド化ソース領域およびドレイン領域に存在」しないのに対し、引用発明では、「前記シリサイドゲート構造３０は、例えば、ＴｉＳｉ２又はＣｏＳｉ２から成り、前記シリサイド構造３６は、例えば、ＴｉＳｉ２またはＣｏＳｉ２から成る」ものの、「前記シリサイド化ソース領域およびドレイン領域（シリサイド構造３６）が前記シリサイド化金属ゲート（シリサイドゲート導体３０）」と『異なるシリサイド金属で構成されて』」いること、及び「『前記シリサイド化金属ゲート（シリサイドゲート導体３０）』」を構成する金属が、『前記シリサイド化ソース領域およびドレイン領域（シリサイド構造３６）』に存在」しないことについては特定されていない点。
　
＜相違点３＞
　「シリサイド化金属ゲート」について、補正発明では、「前記完全シリサイド化金属ゲートは『ＮｉＳｉ、ＮｉＰｔＳｉまたはそれらの組み合わせ』を含」むものであるのに対し、引用発明では、「前記シリサイドゲート構造３０は、『例えば、ＴｉＳｉ２又はＣｏＳｉ２』から成」るものであり、両者は相違する点。
　
エ　判断
（ア）相違点２について
ａ　先に、相違点２について検討する。
　シリサイド化金属ゲートとシリサイド化ソース領域およびドレイン領域を有する半導体構造物において、前記シリサイド化ソース領域およびドレイン領域を前記シリサイド化金属ゲートと異なるシリサイド金属で構成することは、例えば、下記の周知例１及び２に記載されているように、周知技術である。
　
（ａ）周知例１：米国特許出願公開第２００４／００９４８０４号明細書（平成２４年１月１７日付けの最後の拒絶理由通知で引用した引用文献１）
・「[0001]  1. Field of the Invention 
[0002]  The present invention relates to semiconductor devices, and more particularly to methods for forming complementary metal oxide semiconductor (CMOS) devices which include metal gates having multiple-threshold voltages Vt associated therewith. 」
（「［０００１］　１．発明の分野
［０００２］　本発明は半導体デバイスに関し、その上、それに関連して、複数の閾値電圧Ｖｔを有する金属ゲートを有する相補型金属酸化物半導体（ＣＭＯＳ）デバイスを形成するための方法に関する。」）
　
・「[0052]  
A first metal 34
Suitable first metals include, but are not limited to: Co, Ni, Ti, W, Mo, Ta and the like
（「［００５２］　
第１の金属３４
適した第１の金属には、Ｃｏ、Ｎｉ、Ｔｉ、Ｗ、Ｍｏ、Ｔａ及び同様なものが、これには限定されないが含まれる
　
・「[0054]  Oxide layer 22  is then removed utilizing the etching process mentioned above so as to expose polysilicon layer 20 of the previously protected region. 
Second metal 36
Suitable second metals include, but are not limited to: Co, Ni, Ti, W, Mo, Ta and the like, with the proviso that the second metal is different from the first metal
（「［００５４］　酸化物層２２は、以前に保護領域のポリシリコン層２０を露出するために上記で述べたエッチングプロセスを利用して、次に除去される。
第２の金属３６
適した第２の金属は、Ｃｏ、Ｎｉ、Ｔｉ、Ｗ、Ｍｏ、Ｔａ及び同様なものが、これには限定されないが含まれ、ただし、第２の金属は第１の金属とは異なる
　
・「[0062]  …（略）… The following description and FIGS. 11 - 16 
illustrate the second method of the present invention
[0063]  Reference is first made to the initial FET structure shown in  FIG. 11 . Specifically, the initial FET structure shown in FIG. 11 comprises Si-containing layer 14 having isolation trench regions 16 and source/drain regions 28 formed therein. The initial structure also includes at least one patterned gate stack 24 which comprises patterned gate dielectric 18 and patterned polysilicon gate 20 located atop a surface of the Si-containing layer. Insulating spacers 26 are located on opposing vertical sidewalls of the patterned gate stack region. 
The initial structure shown in FIG. 11 also includes silicide regions 52 which are located in the source/drain regions
（「［００６２］　…（略）…　続く記載事項及び図１１−１６は、調整可能である多数の閾値ゲート領域を提供するのに、金属合金が用いられる
本発明の第２の方法を説明する
［００６３］　図１１に示される初期のＦＥＴ構造との関係が、先ず形成される。明確に、図１１に示される初期のＦＥＴ構造は、分離トレンチ領域１６及びソース／ドレイン領域２９がその中に形成されたＳｉを含む層１４から成る。初期の構造は、そのＳｉを含む層の表面の上に配置されたパターン化されたゲート誘電体１８及びパターン化されたポリシリコンゲート２０から成る少なくとも１つのパターン化されたゲート積層体２４も含む。絶縁体スペーサ２６は、そのパターン化されたゲート積層体領域の対向する垂直な側壁に位置する。
図１１に示される初期構造は、ソース／ドレイン領域内に位置するシリサイド領域５２も含む
　
・「[0067] 
 Metal alloy layer 58 is the formed atop
the exposed polysilicon layer, See FIG. 13
The metal of the metal alloy layer employed in the present invention includes any of the metals listed above in connection with the first and second metals
（「［００６７］　
金属合金層５８は、図１３を参照すると
露出されたポリシリコン層の上に形成されている
本発明で採用される金属合金層の金属は、第１及び第２の金属と関連して上記で述べたどのような金属も含まれる
　
・周知例１の上記摘記事項の段落［００６７］には、「第２の方法」の説明において、「金属合金層５８」の金属は、「第１及び第２の金属と関連して上記で述べたどのような金属も含まれる」と記載されているから、周知例１には、「金属合金層５８」の金属は、「ソース／ドレイン領域内に位置するシリサイド領域５２」を構成するシリサイド金属とは異なるものであってもよいことが示唆されているといえる。
　
（ｂ）周知例２：Jakub Kedzierski et al., Issues in NiSi-gated FDSOI device integration, IEDM 03, ２００３年，441-444ページ
・「Device strucure and Fabrication
Schematic of the fabrication on thinnerd SOI, with a starting Si thickness of 15nm. Following the growth of the 1.6nm oxynitride dielectic, a polysilicon gate and an oxide hard-mask were deposited and pattened. Extension regions were formed with ion implantation and an 8nm oxide liner was deposited to protect the extension regions during subsequent processing. Selective silicon RSD was grown after spacer formation, then implanted, and annealed with a spike RTA. 
A thin CoSi
2 
silicide was formed in the source drain region
Nickel silicide was formed on the gate
（「デバイスの構造及び形成
薄くされたＳＯＩ上の形成物の概要は、当初のＳｉ厚み１５ｎｍを有する。１．６ｎｍの酸化窒化物誘電体の成長の次に、ポリシリコンゲート及び酸化物ハードマスクが堆積され、パターン化された。拡張領域がイオン打ち込みで形成され、８ｎｍの酸化物ライナーが、次のプロセスの間に拡張領域を保護するために堆積された。選択的なシリコンＲＳＤがスペーサの形成後に成長され、次に打ち込みされ、そしてスパイクＲＴＡでアニールされた。
薄いＣｏＳｉ
２
シリサイドがソースドレイン領域に形成され
ニッケルシリサイドがゲート上に形成された
　
ｂ　上記「イ（ア）引用例１」の上記摘記事項を含め、引用例１全体を精査すると、引用例１には、「シリサイド構造３６及びシリサイドゲート導体３０がＴｉＳｉ２から成る例」は記載されているものの、「シリサイド構造３６を形成するために用いた耐火金属の第２の層３２」を構成するシリサイド金属と「シリサイドゲート導体３０を形成するために用いた耐火金属の第１の層２６」を構成するシリサイド金属を、「同じシリサイド金属」で構成すべきであるという技術思想を当業者が認識できるような記載は見出せない。
　さらに、引用例１の上記摘記事項の「ｂ」及び「ｃ」を参照すると、シリサイド構造３６を形成するためのシリサイド化とシリサイドゲート導体３０を形成するためのシリサイド化を別のステップで行っていることから、引用発明において、「前記シリサイド構造３６を形成するために用いた耐火金属の第２の層３２」を構成するシリサイド金属と、「前記シリサイドゲート導体３０を形成するために用いた耐火金属の第１の層２６」を構成するシリサイド金属を、独立して選択できることは当業者には明らかである。
　したがって、引用発明において、上記周知技術を勘案することにより、シリサイド構造３６をシリサイドゲート導体３０と異なるシリサイド金属で構成することは当業者であれば適宜なし得たことである。そして、このように、シリサイド構造３６をシリサイドゲート導体３０と異なるシリサイド金属で構成した場合においては、引用例１の当該摘記事項の「ｃ」及びFIG. 5〜12を参照するとともに、技術常識を勘案すると、シリサイドゲート導体３０を構成する金属が、シリサイド構造３６に存在しないものとなることは、当業者であれば当然察知し得たことである。
　
ｃ　したがって、引用発明において、上記周知技術に基づき、相違点２に係る補正発明の構成を採用することは、当業者であれば適宜なし得たことである。
　よって、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（イ）相違点１及び相違点３について
　相違点１及び相違点３は、関連するものであるからまとめて検討する。
　
ａ　先ず、相違点１について検討する。
　引用例１の上記「イ」「（ア）引用例１」の摘記事項「ｂ」には、「
全部の厚いゲート導体が
ポリシリコンからサリサイドに変換される
　よって、相違点１は実質的なものではない。
　
ｂ　仮に相違点１が実質的なものであった場合について、念のため、相違点１及び相違点３をまとめて以下で検討する。
　一般に、シリサイド化金属ゲートを有する半導体構造物において、当該シリサイド化金属ゲートを、完全シリサイド化金属ゲートであって、ＮｉＳｉを含むものとすることは、例えば、上記の周知例１及び２、並びに下記の周知例３に記載されているように、周知技術である。
　
（ａ）周知例１：米国特許出願公開第２００４／００９４８０４号明細書（平成２４年１月１７日付けの最後の拒絶理由通知で引用した引用文献１。再掲）
・「[0001]  1. Field of the Invention 
[0002]  The present invention relates to semiconductor devices, and more particularly to methods for forming complementary metal oxide semiconductor (CMOS) devices which include metal gates having multiple-threshold voltages Vt associated therewith. 」
（「［０００１］　１．発明の分野
［０００２］　本発明は半導体デバイスに関し、その上、それに関連して、複数の閾値電圧Ｖｔを有する金属ゲートを有する相補型金属酸化物半導体（ＣＭＯＳ）デバイスを形成するための方法に関する。」）
　
・「[0054]  Oxide layer 22 is then removed utilizing the etching process mentioned above so as to expose polysilicon layer 20 of the previously protected region. 
Second metal 36
is then deposited on
the now exposed polysilicon layer 20
Preferred second metals
Ni
（「［００５４］　酸化物層２２は、以前に保護領域のポリシリコン層２０を露出するために上記で述べたエッチングプロセスを利用して、次に除去される。
第２の金属３６は
現在露出されているポリシリコン層２０の上に、次に堆積される
より好ましい第２の金属は
Ｎｉ
　
・「[0056]  Next, the structure containing the first and second metals is subjected to an annealing step which is carried out under conditions that are effective in causing the first and second metals to react with the underlying silicon regions, i.e., the polysilicon layer, to form silicide regions 38 and 40, respectively. Silicide regions 38 is comprised of an alloy silicide of the first and second metals, whereas silicide region 40 is comprised of a silicide of the second metal. It is noted that the thickness of the first and second metals mentioned above is such that the reaction between the metals and the underlying portions of polysilicon layer 22 
entirely consumes the polysilicon layer
（「［００５６］　次に、シリサイド領域３８及び４０を各々形成するために、第１及び第２の金属から成る構造に、第１及び第２の金属を、下にあるシリコン領域、すなわちポリシリコン層と反応させるのに有効となる条件で行われるアニールステップが、なされる。シリサイド領域３８は、第１及び第２の金属の合金から成るが、シリサイド領域４０は第２の金属のシリサイドから成る。上記の第１及び第２の金属の厚みは、金属とその下にあるポリシリコン層２２の部分の間の反応が、
そのポリシリコン層全部を消費する
　
・「[0061]  The alternative to the first method of the present invention provides CMOS devices that have metal gate regions that have multiple-threshold voltages associated therewith. The threshold voltage of the CMOS devices can be tuned be adjusting the ratio of first and second metals employed. 
The gates
are comprised entirely of a silicide
therefore
that do not exhibit any poly-depletion effects
（「［００６１］　本発明の第１の方法の代わりは、それに関連して、多数の閾値電圧を有する金属ゲート領域を有するＣＭＯＳデバイスに提供することである。ＣＭＯＳデバイスの閾値電圧は、第１及び第２の金属の採用される割合を調節することで調整することができる。本発明の方法を利用して形成された
ゲートは、完全にシリサイドから成り、それゆえ
ポリ空乏化効果をまったく示さない
　
・「[0067]  
Metal alloy layer 58
Preferred metals for the metal alloy are
Ni
（「［００６７］　
金属合金層５８
金属合金の好ましい金属は
Ｎｉ
　
・「[0072]  Next, the structure including the capping layer and the metal alloy layer is subjected to a first annealing step which is capable of causing partial interaction between the metal alloy layer and the underlying polysilicon layer. The first annealing step forms a partial silicide layer 62 in upper portions of the polysilicon layer, See FIG. 14. The silicide layer formed at this point of the present invention is a silicide material that is not in its lowest resistance phase. For example, when the metal alloy includes Co the first annealing step forms a CoSi in upper portions of the polysilicon layer. 」
（「［００７２］　次に、キャップ層及び金属合金層を含む構造は、金属合金層とその下のポリシリコン層との間に部分的な相互作用を引き起こすことを可能とする第１のアニールステップがなされる。図１４に示されるように、第１のアニールステップは、ポリシリコン層の上部の部分内に部分的なシリサイド層６２を形成する。本発明のこの時点で形成されたそのシリサイド層は、シリサイド金属であるが、その最も低い抵抗相におけるものではない。例えば、金属合金がＣｏを含むとき第１のアニールステップはポリシリコン層の上部の部分内にＣｏＳｉを形成する。」）
　
・「[0074]  After the first annealing step, the capping layer and any unreacted metal alloy is removed from the structure utilizing a conventional etching process that is highly selective in removing both of the layers from the structure. The resultant structure which is formed after the selective removal process is shown, for example, in FIG. 15. Next, the structure shown in FIG. 15  is subjected to a second annealing step which converts the partial silicide/polysilicon region into a metal alloy silicide region. The resultant structure, including metal alloy suicide region 64, is shown, for example, in FIG. 16. 」
（「［００７４］　第１のアニールステップの後に、キャップ層及びすべての未反応金属合金が、両者の層をその構造から除去するのに高い選択性を有する従来のエッチングプロセスを利用して、その構造から除去される。選択的除去プロセス後に形成される結果として生じる構造は、例えば、図１５に示される。次に、図１５に示される構造に、部分的なシリサイド／ポリシリコン領域を金属合金シリサイド領域に変換させる第２のアニールステップがなされる。結果として生じる構造は、金属合金自滅領域６４を含み、例えば、図１６に示される。」）
　
・「[0076]  The resultant CMOS device has metal gate regions that have multiple-threshold voltages associated therewith. The threshold voltage of the CMOS device can be tuned by adjusting using the metal alloy layer. 
The gates
re comprised entirely of a silicide; therefore the inventive method provides CMOS devices that do not exhibit any poly-depletion effects
（「［００７６］　結果として生じるＣＭＯＳデバイスは、それに関連して、多数の閾値電圧を有する金属ゲート領域を有する。ＣＭＯＳデバイスの閾値電圧は金属合金層を用いて調節することによって調整することができる。本発明のこの方法を利用して形成された
ゲートは、完全にシリサイドから成り、それゆえ、その発明の方法はポリ空乏化効果を示さないＣＭＯＳデバイスを提供する
　
（ｂ）周知例２：Jakub Kedzierski et al., Issues in NiSi-gated FDSOI device integration, IEDM 03, ２００３年，441-444ページ（再掲）
・「Abstract
Thin-body 
fully depleted silicon on insulator (FDSOI) devices with NiSi metal gates
NiSi-gated FDSOI devices
　　Introduction
NiSi-gated FDSOI devices and FinFETs fabricated through total gate silicidation[l] are promising
（「要約
薄い本体の
十分に空乏化された絶縁体上のシリコン（ＦＤＳＯＩ）デバイス
ＮｉＳｉゲートのＦＤＳＯＩデバイス
　序論
ゲート全体のシリサイド化［１］で形成されたＮｉＳｉゲートのＦＤＳＯＩデバイス及びＦｉｎＦＥＴは
有望である
　
・「Device strucure and Fabrication
Schematic of the fabrication on thinnerd SOI, with a starting Si thickness of 15nm. Following the growth of the 1.6nm oxynitride dielectic, a polysilicon gate and an oxide hard-mask were deposited and pattened. Extension regions were formed with ion implantation and an 8nm oxide liner was deposited to protect the extension regions during subsequent processing. Selective silicon RSD was grown after spacer formation, then implanted, and annealed with a spike RTA. A thin CoSi2 silicide was formed in the source drain region, the oxide hard-mask prevented silicide formation on the gate. After a liner deposition of nitride and oxide the gate was subject to a CMP process to expose the gate poly-Si. 
Nickel silicide was formed on the gate
（「「デバイスの構造及び形成
薄くされたＳＯＩ上に形成物の概要は、当初のＳｉ厚み１５ｎｍを有する。１．６ｎｍの酸化窒化物誘電体の成長の次に、ポリシリコンゲート及び酸化物ハードマスクが堆積され、パターン化された。拡張領域がイオン打ち込みで形成され、８ｎｍの酸化物ライナーが、次のプロセスの間に拡張領域を保護するために堆積された。選択的なシリコンＲＳＤがスペーサの形成後に成長され、次に打ち込みされ、そしてスパイクＲＴＡでアニールされた。薄いＣｏＳｉ２シリサイドがソースドレイン領域に形成され、酸化物ハードマスクがゲート上へのシリサイドの形成を妨げた。窒化物と酸化物のライナー堆積後に、ゲートポリＳｉを露出するためにＣＭＰプロセスがなされた。６０ｎｍのＮｉ及び３６０Ｃ又は４５０Ｃのアニールを用いて、
ニッケルシリサイドがゲート上に形成された
　
・「Fig.2: TEM cross section of a 40nm gate length FDSOI device with NiSi gate and a 10nm thick body …（略）… NiSi is highly conformal and fills all the corners of the gate. …（略）…」（第４４２ページFig. 2の説明）
（「図２：　ＮｉＳｉゲート及び１０ｎｍの厚みの本体を有し、４０ｎｍのゲート長のＦＤＳＯＩデバイスのＴＥＭ断面図…（略）…ＮｉＳｉは、非常にコンフォーマルで、ゲートの角部すべてを満たしている。」）
　
（ｃ）周知例３：国際公開第０３／０９４２４３号
・「
The use of metal in place of polysilicon as the gate of a transistor provides many advantages
the problems of polysilicon depletion
are avoided
（「
トランジスタのゲートとしてポリシリコンの代わりに金属を使用すると、多くの利点がある
ポリシリコン空乏化の問題
を回避でき
　
・「Next, with reference to Figure 5, 
a metal layer 60, for example, nickel, is deposited
over the polysilicon body 36
causing the nickel 60 to react with
the polysilicon body 36 to grow nickel silicide 62
into the polysilicon body 36
to provide that substantially the entire polysilicon body 36 is silicidized
forms nickel silicide gate 62
　　
It will be seen that through complete consumption of the polysilicon body 36 during the silicidation step, a metal gate 62 is formed
the problems of polysilicon depletion
are avoided
（「次に図５に示すように、形成された構造上、すなわち
ポリシリコン本体３６
上に、例えばニッケルから構成される金属層６０を堆積する
ニッケルシリサイド６２
をポリシリコン本体３６
中に形成すべく
ニッケル６０を
ポリシリコン本体３６のシリコンと反応させる
実質的にポリシリコン本体３６全体をシリサイド化するように
ニッケルシリサイドゲート６２
が形成される
　
シリサイド化ステップにおいてポリシリコン本体３６を完全に消費することによって、金属ゲート６２が形成される
ポリシリコン空乏化
を回避できる
　
・「Annealing (such as rapid thermal anneal) is undertaken to activate the implants to form the source drain regions 116, 118 of the device 80. With reference to Figure 12, the cap body 90 is removed by appropriate means such as etching (as noted, the cap body 90 and spacers 104, 106 may be of different materials so that the removal of the cap body 90 does not affect the spacers 104, 106). 
　　Next, with reference to Figure 13, 
a metal layer 120, for example, nickel, is deposited
over the polysilicon body 86
　　Then, the resulting structure undergoes a rapid thermal anneal, 
causing the nickel 120 to react with
the polysilicon body 86 to grow nickel silicide 122
into the polysilicon body 86 (to form gate 122)
to provide that
substantially the entire polysilicon body 86 is silicidized
（「デバイス８０のソース領域及びドレイン領域１１６、１１８を形成するために、打ち込みを活性化すべく、（急速熱アニーリングのような）アニーリングを実行する。 図１２に示すように、エッチング（記載したように、キャップ本体９０とスペーサ１０４、１０６とは異なる物質とすることができるので、キャップ本体９０の除去はスペーサ１０４、１０６に影響を与えない。）のような適切な手段によってキャップ本体９０を除去する。
　次に、図１３に示すように、
例えばニッケルのような金属層１２０を
ポリシリコン本体８６
の上に堆積する
　その後、
ポリシリコン本体８６（ゲート１２２を形成すべく）
中にニッケルシリサイド１２２
を成長させる
うに、ニッケル１２０を
ポリシリコン本体８６と反応させる
実質的にポリシリコン本体８６全体をシリサイド化するように
　
ｃ　引用発明の半導体構造物は、「シリサイドゲート導体３０と、　ソース及びドレイン領域２４の上に形成されたシリサイド構造３６」とを含むものであるから、例えば、上記周知例１の摘記事項の段落［００６１］及び［００７６］、周知例２、並びに周知例３の上記摘記事項を参照すると、引用発明においても、シリサイドゲート導体３０が、完全シリサイド化金属ゲートでないならば、ポリシリコン空乏化という技術課題を生じるということは当業者であれば当然察知し得たことである。
　
ｄ　他方、引用発明は、「前記シリサイドゲート構造３０は、例えば、ＴｉＳｉ２又はＣｏＳｉ２から成り、前記シリサイド構造３６は、例えば、ＴｉＳｉ２またはＣｏＳｉ２から成る」ものの、上記（ア）の「ｂ」で検討したように、「シリサイド構造３６をシリサイドゲート導体３０と異なるシリサイド金属で構成した場合」においては、「シリサイドゲート構造３０」として、「例えば、ＴｉＳｉ２又はＣｏＳｉ２から成」るものに代えて、上記周知技術のようにＮｉＳｉを採用し得ることも当業者には明らかである。
　
ｅ　したがって、引用発明が、仮に、補正発明の「完全シリサイド化金属ゲート」という構成を実質的に備えているとまではいえなかったとしても、引用発明において、上記周知技術に基づき、シリサイドゲート構造３０として、ＮｉＳｉを含み、完全シリサイド化金属ゲートであるものとすることで、上記相違点１及び相違点３に係る補正発明の構成を採用することは、当業者が適宜なし得たことである。
　よって、相違点１及び相違点３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（ウ）判断についてのまとめ
　以上検討したとおり、相違点１〜相違点３は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、補正発明は、引用発明及び周知技術に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
キ　独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
３　補正の却下の決定についてのむすび　  
　以上のとおり、本件補正は、特許法第１７条の２第第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
第３　本願発明について
１　本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１〜３３に係る発明は、平成２３年１０月２８日付けの手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜３３に記載されている事項により特定されるものであり、その請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定されるとおりのものである。
　
２　引用例の記載と引用発明
　原査定の拒絶の理由で引用された、本願の優先権主張の日前に頒布された刊行物である「米国特許第６１００１７３号明細書」（引用例１）には、上記「第２　２（３）イ（ア）引用例１」に記載した事項が記載されており、引用例１には上記「第２　２（３）イ（イ）引用発明」に記載したとおりの引用発明が記載されている。
　
３　対比・判断
　本願発明は、上記「第２　２　本件補正についての検討」で検討した補正発明における限定事項を省いたものである。
　そうすると、本願発明の特定事項を全て含み、さらに他の特定事項を付加したものに相当する補正発明が上記「第２　２　本件補正についての検討」において検討したとおり、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により、特許を受けることができない。
　
第４　むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。