【事件の表示】
　特願２００６−５０６９７６「電荷捕捉型誘電体メモリデバイスにプログラミングを行う方法およびその方法でプログラムされた電荷捕捉型誘電体メモリデバイス」拒絶査定不服審判事件〔平成１６年１１月１１日国際公開、ＷＯ２００４／０９７８３７、平成１９年　８月３０日国内公表、特表２００７−５２４９５３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００４年３月８日（パリ条約に基づく優先権主張　外国庁受理　２００３年４月２４日、アメリカ合衆国）を国際出願日とする特許出願であって、平成２１年１０月５日付けの拒絶理由通知に対して平成２２年２月１２日に意見書及び手続補正書が提出され、同年７月２９日付けの拒絶理由通知に対して同年８月１９日に意見書及び手続補正書が提出され、さらに、平成２３年１月２０日付けの最後の拒絶理由通知に対して同年３月９日に意見書及び手続補正書が提出されたが、同年８月１１日付けで、同年３月９日に提出された手続補正書による補正が却下されるとともに拒絶査定がなされた。
　それに対して、同年１２月１２日に、拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２４年３月２７日付けで審尋がなされ、同年４月１８日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２３年１２月１２日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２３年３月９日提出された手続補正書による補正は、原審において却下されているから、同年１２月１２日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜８（平成２２年８月１９日に提出された手続補正書により補正された特許請求の範囲の請求項１〜８）を補正して、補正後の特許請求の範囲の請求項１〜８とするものであり、補正前後の請求項１は、各々次のとおりである。
　
（補正前）
　「【請求項１】
　第１電荷格納セル（３８、４０）及び第２電荷格納セル（３８、４０）を有する電荷捕捉型誘電体メモリデバイス（６）にプログラミングを行う方法であって、
　前記第１電荷格納セル及び前記第２電荷格納セルを、前記電荷捕捉型誘電体メモリデバイスの消去状態電圧閾値を初期電圧閾値よりも低く遷移させるために過消去する工程、
　ブランクプログラムレベル及び第１帯電プログラムレベルから選択された第１プログラム状態に対応する第１の量の電荷を格納させるために、前記第１電荷格納セルにプログラミングを行う工程、及び、
　データ保持性を高めるため前記第１電荷格納セルに格納されたデータと同じデータを前記第２電荷格納セルに格納させるために前記第２電荷格納セルにプログラミングを行う工程、を備え
　前記第２電荷格納セルにプログラミングを行う工程は、前記ブランクプログラムレベル及び第２帯電プログラムレベルから選択された第２プログラム状態に対応する第２の量の電荷を格納させるために、前記第２電荷格納セルにプログラミングを行い、
　前記第１プログラム状態及び前記第２プログラム状態は同一である、プログラミングを行う方法。」
　
（補正後）
　「【請求項１】
　１つのトランジスタのゲート電極下の電荷格納層の互いに異なる位置に第１電荷格納セル（３８，４０）及び第２電荷格納セル（３８，４０）を有する電荷捕捉型誘電体メモリデバイス（６）にプログラミングを行う方法であって、
　前記第１電荷格納セル及び前記第２電荷格納セルを、前記電荷捕捉型誘電体メモリデバイスの消去状態電圧閾値を初期電圧閾値よりも低く遷移させるために過消去する工程、
　ブランクプログラムレベル及び第１帯電プログラムレベルから選択された第１プログラム状態に対応する第１の量の電荷を格納させるために、前記第１電荷格納セルにプログラミングを行う工程、及び、
　前記第１電荷格納セルに格納されたデータと同じデータを前記第２電荷格納セルに格納させるために前記第２電荷格納セルにプログラミングを行う工程、を備え
　前記第２電荷格納セルにプログラミングを行う工程は、前記ブランクプログラムレベル及び第２帯電プログラムレベルから選択された第２プログラム状態に対応する第２の量の電荷を格納させるために、前記第２電荷格納セルにプログラミングを行い、
　前記第１プログラム状態及び前記第２プログラム状態は同一である、プログラミングを行う方法。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「第１電荷格納セル（３８、４０）及び第２電荷格納セル（３８、４０）を有する電荷捕捉型誘電体メモリデバイス（６）にプログラミングを行う方法であって」を、「１つのトランジスタのゲート電極下の電荷格納層の互いに異なる位置に第１電荷格納セル（３８，４０）及び第２電荷格納セル（３８，４０）を有する電荷捕捉型誘電体メモリデバイス（６）にプログラミングを行う方法であって」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項１の「データ保持性を高めるため前記第１電荷格納セルに格納されたデータと同じデータを前記第２電荷格納セルに格納させるために前記第２電荷格納セルにプログラミングを行う工程」を、「前記第１電荷格納セルに格納されたデータと同じデータを前記第２電荷格納セルに格納させるために前記第２電荷格納セルにプログラミングを行う工程」と補正して、補正後の請求項１とすること。　
　
（３）補正事項３
　補正前の請求項２の「読出処理時には、前記第１、第２電荷格納セルのうち、第１番目にプログラミングが行なわれた第１電荷格納セルを無視し、第２番目にプログラミングが行なわれた第２電荷格納セルに焦点を合わせて読出を実行する」を、「読出処理時には、前記第１、第２電荷格納セルのうち、第１番目にプログラミングが行なわれた第１電荷格納セルではなく、第２番目にプログラミングが行なわれた第２電荷格納セルを選択して読出を実行する」と補正して、補正後の請求項２とすること。
　
（４）補正事項４
　補正前の請求項５の「プログラミングが行われた前記第２電荷格納セルが帯電プログラムレベルに対応する電荷を格納していることを検証する工程」を、「プログラミングが行われた前記第２電荷格納セルが帯電プログラムレベルに対応する電荷を格納していることを検証することを前記第１および第２電荷格納セルのプログラミングの検証として代表的に実行する工程」と補正して、補正後の請求項５とすること。
　
３．新規事項の追加の有無及び補正の目的の適否について
（１）補正事項１について
　補正事項１により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した図面を「当初図面」といい、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の００２６段落及び当初図面の図３等に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　また、補正事項１は、補正前の請求項１に係る発明の発明特定事項である「第１電荷格納セル（３８、４０）及び第２電荷格納セル（３８、４０）を有する電荷捕捉型誘電体メモリデバイス（６）にプログラミングを行う方法」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　
（２）補正事項２及び３について
　補正事項２及び３は、補正前の請求項１及び２の記載を、より明瞭にするものであるから、特許法第１７条の２第４項第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　したがって、補正事項２及び３は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項２及び３が当初明細書等に記載された事項の範囲内においてなされたものであることは明らかであるから、補正事項２及び３は、特許法第１７条の２第３項に規定する要件を満たす。
　
（３）補正事項４について
　補正事項４により補正された部分は、当初明細書の００７５段落及び当初図面の図７等に記載されているものと認められるから、補正事項４は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項４は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項４は、補正前の請求項５に係る発明の発明特定事項である「プログラミングが行われた前記第２電荷格納セルが帯電プログラムレベルに対応する電荷を格納していることを検証する工程」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項４は、特許法第１７条の２第４項に規定する要件を満たす。
　
（４）新規事項の追加の有無及び補正の目的の適否についてのまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。
　
４．独立特許要件について
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜８に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜８に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．の「（補正後）」の箇所に記載したとおりのものであり、再掲すると次のとおりである。
　
　「【請求項１】
　１つのトランジスタのゲート電極下の電荷格納層の互いに異なる位置に第１電荷格納セル（３８，４０）及び第２電荷格納セル（３８，４０）を有する電荷捕捉型誘電体メモリデバイス（６）にプログラミングを行う方法であって、
　前記第１電荷格納セル及び前記第２電荷格納セルを、前記電荷捕捉型誘電体メモリデバイスの消去状態電圧閾値を初期電圧閾値よりも低く遷移させるために過消去する工程、
　ブランクプログラムレベル及び第１帯電プログラムレベルから選択された第１プログラム状態に対応する第１の量の電荷を格納させるために、前記第１電荷格納セルにプログラミングを行う工程、及び、
　前記第１電荷格納セルに格納されたデータと同じデータを前記第２電荷格納セルに格納させるために前記第２電荷格納セルにプログラミングを行う工程、を備え
　前記第２電荷格納セルにプログラミングを行う工程は、前記ブランクプログラムレベル及び第２帯電プログラムレベルから選択された第２プログラム状態に対応する第２の量の電荷を格納させるために、前記第２電荷格納セルにプログラミングを行い、
　前記第１プログラム状態及び前記第２プログラム状態は同一である、プログラミングを行う方法。」
　
（２）引用刊行物に記載された発明
（２−１）引用例１：特開２００１−１１０９１８号公報
（２−１−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−１１０９１８号公報（以下「引用例１」という。）には、図１〜５とともに次の記載がある（下線は、当合議体が付加したものである。以下同じ。）。
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特に情報を絶縁膜中に電荷の形で蓄積する不揮発性半導体装置に関する。
　
ｂ．「【０００２】
【従来の技術】
図１は、従来のいわゆるＭＯＮＯＳ型不揮発性半導体記憶装置で使われるメモリセルトランジスタの構成を示す。図１を参照するに、メモリセルトランジスタはＳｉ基板１１上に形成され、Ｓｉ基板１１中に形成された拡散領域１１Ａと１１Ｂとの間のチャネル領域を覆うＳｉＯ
２
トンネル絶縁膜１２Ａと、前記トンネル絶縁膜１２Ａ上の蓄積窒化膜１２Ｂと、前記蓄積窒化膜１２Ｂ上のＳｉＯ
２
膜１３（審決注：「ＳｉＯ
２
膜１２Ｃ」の誤記。以下同じ。）と、前記ＳｉＯ
２
膜１３上に形成されたポリシリコンコントロールゲート電極１３とよりなり、前記絶縁膜１２Ａ〜１２Ｃは、いわゆるＯＮＯ構造１２を形成する
【０００３】
かかるメモリセルトランジスタでは、情報の書込みは、前記チャネル領域中においてホットエレクトロンを発生させ、さらに前記コントロールゲート電極１３に正電圧を印加することにより行われる。すなわち、前記コントロールゲート電極１３に正電圧を印加することにより、前記チャネル領域中に発生したホットエレクトロンは前記トンネル絶縁膜１２Ａを介して前記蓄積窒化膜１２Ｂ中に注入され、安定にトラップされる。その際、前記拡散領域１１Ｂに正電圧を印加してホットエレクトロンを前記チャネル領域のうち前記拡散領域１１Ｂの近傍において発生させた場合には、発生したホットエレクトロンは前記蓄積窒化膜１２Ｂのうちの、前記拡散領域１１Ｂに近い部分に注入される。これに対し、前記ホットエレクトロンを、前記拡散領域１１Ａに正電圧を印加することにより、前記チャネル領域のうち前記拡散領域１１Ａの近傍において発生させた場合には、ホットエレクトロンは前記蓄積窒化膜１２Ｂのうちの、前記拡散領域１１Ｂに近い部分に注入される。
　
ｃ．「【０００９】図４を参照するに、図２（Ａ），（Ｂ）および図３（Ａ）の読み出し状態においてはメモリセルトランジスタはしきい値電圧Ｖ１を示すが、図３（Ｂ）の読み出し状態においてはメモリセルトランジスタは前記しきい値電圧Ｖ１よりも大きいしきい値電圧Ｖ２を示す。
図５（Ａ）〜（Ｄ）は、このような図１のメモリセルトランジスタ中への可能なデータの書込み状態を示す
【００１０】
図５（Ａ）を参照するに、この状態は先の図３（Ａ），（Ｂ）に対応し、前記蓄積窒化膜１２Ｂのうち、前記拡散領域１１Ｂ寄りの部分に電荷がトラップされている。これに対し、図５（Ｂ）は、前記蓄積窒化膜１２Ｂのうち、前記拡散領域１１Ａ寄りの部分に電荷がトラップされた状態を、さらに図５（Ｃ）は、前記蓄積窒化膜１２Ｂのうち、前記拡散領域１１Ａ寄りの部分および前記拡散領域１１Ｂ寄りの部分の両方に電荷がトラップされた状態を示している。さらに、図５（Ｄ）は、図２（Ａ），（Ｂ）に対応した、前記蓄積窒化膜１２Ｂ中に電荷がトラップされていない状態を示す
【００１１】
このように、図１の従来のＭＯＮＯＳ型不揮発性半導体装置は、図５（Ａ）〜（Ｄ）に示す２値の４通りの状態により、４つのデータを保持することが可能である。表１は、図１のメモリセルトランジスタにおける書込み条件、読み出し条件、および消去条件の例を示す
【００１２】
【表１】
【００１３】
表１を参照するに、書込みモードにおいても「ｆｏｒｗａｒｄ書込みモード」および「ｒｅｖｅｒｓｅ書込みモード」が存在し、ｆｏｒｗａｒｄ書込みモードでは前記拡散領域１１Ｂに＋５Ｖの書込み電圧が、また前記コントロールゲート電極１３に＋１０Ｖの書込みゲート電圧が印加される。一方前記拡散領域１１Ａは接地される。これに対し、ｒｅｖｅｒｓｅ書込みモードでは、前記拡散領域１１Ａに＋５Ｖの書込み電圧が、また前記コントロールゲート電極１３に＋１０Ｖの書込みゲート電圧が印加され、前記拡散領域１１Ｂが接地される
【００１４】また、表１の読み出しモードは、先に説明したｆｏｒｗａｒｄ読み出しモードおよびｒｅｖｅｒｓｅ読み出しモードと同じである。
さらに表１に示すように、消去モードにも「ｆｏｒｗａｒｄ消去モード」および「ｒｅｖｅｒｓｅ消去モード」が存在し、ｆｏｒｗａｒｄ消去モードでは前記拡散領域１１Ｂに＋５Ｖの消去電圧を、前記コントロールゲート電極１３に−５Ｖの消去ゲート電圧を印加する。その結果、前記蓄積窒化膜１２Ｂのうち、図５（Ａ）に示す電荷トラップ領域にチャネル領域からホールが注入され、トラップされていた電荷が中和される。同様に、ｒｅｖｅｒｓｅ消去モードでは、前記拡散ｊ領域１１Ａに＋５Ｖの消去電圧が、また前記コントロールゲート電極１３に−５Ｖの消去ゲート電圧が印加される。その結果、前記蓄積窒化膜１２Ｂのうち、図５（Ｂ）に示す電荷トラップ領域にチャネル領域からホールが注入され、トラップされていた電荷が中和される。
　
（２−１−２）ここにおいて、０００２段落〜００１５段落及び図１〜５に記載された従来技術に係る「ＭＯＮＯＳ型不揮発性半導体記憶装置で使われるメモリセルトランジスタ」（以下「引用例１のメモリセルトランジスタ」という。）に注目すると、０００２段落の記載から、引用例１のメモリセルトランジスタは、「Ｓｉ基板１１上」に形成され、「Ｓｉ基板１１」中に形成された「拡散領域１１Ａ（ソース）」と「拡散領域１１Ｂ（ドレイン）」との間のチャネル領域を覆う「ＳｉＯ２トンネル絶縁膜１２Ａ」と、「トンネル絶縁膜１２Ａ」上の「蓄積窒化膜１２Ｂ」と、「蓄積窒化膜１２Ｂ」上の「ＳｉＯ２膜１２Ｃ」と、「ＳｉＯ２膜１２Ｃ」上に形成された「ポリシリコンコントロールゲート電極１３」よりなるものであることが明らかである。
　また、０００３段落及び００１０段落の記載並びに図５の記載から、引用例１のメモリセルトランジスタは、「蓄積窒化膜１２Ｂ」の「ドレイン」に近い部分、及び「蓄積窒化膜１２Ｂ」の「ソース」に近い部分に電荷をトラップする構成となっていることも明らかである。
　そして、上に述べた電荷をトラップする２つの部分の各々について、図５に記載されているように、電荷をトラップした状態（書き込みを行った状態）、又は消去されたままの状態のいずれかの状態にすることにより、４つのデータを保持できる構成となっているものと認められる。
　
（２−１−３）次に、引用例１のメモリセルトランジスタを、具体的にどのようにしてプログラミングを行うかについてみると、表１及び図５等から、引用例１には、次のプログラミング方法が記載されているものと認められる。
ａ．「ドレイン」、「ソース」、「ポリシリコンコントロールゲート電極１３」、「Ｓｉ基板１１」に、各々５Ｖ、５Ｖ、−５Ｖ、０Ｖを印加することにより、一括消去を行うこと。
　
ｂ．「ドレイン」、「ソース」、「ポリシリコンコントロールゲート電極１３」、「Ｓｉ基板１１」に、各々５Ｖ、０Ｖ、１０Ｖ、０Ｖを印加することにより、「蓄積窒化膜１２Ｂ」の「ドレイン」に近い部分に電荷をトラップして書き込みを行うこと。
　
ｃ．「ドレイン」、「ソース」、「ポリシリコンコントロールゲート電極１３」、「Ｓｉ基板１１」に、各々０Ｖ、５Ｖ、１０Ｖ、０Ｖを印加することにより、「蓄積窒化膜１２Ｂ」の「ソース」に近い部分に電荷をトラップして書き込みを行うこと。
　
（２−１−４）以上を総合すると、引用例１には、次の発明（以下「引用発明１」という。）が記載されているものと認められる。
　
　「Ｓｉ基板１１上に形成され、前記Ｓｉ基板１１中に形成されたソースとドレインとの間のチャネル領域を覆うＳｉＯ２トンネル絶縁膜１２Ａと、前記トンネル絶縁膜１２Ａ上の蓄積窒化膜１２Ｂと、前記蓄積窒化膜１２Ｂ上のＳｉＯ２膜１２Ｃと、前記ＳｉＯ２膜１２Ｃ上に形成されたポリシリコンコントロールゲート電極１３よりなり、前記蓄積窒化膜１２Ｂの前記ドレインに近い部分、及び前記蓄積窒化膜１２Ｂの前記ソースに近い部分に、各々電荷をトラップする構成となっている、ＭＯＮＯＳ型不揮発性半導体記憶装置で使われるメモリセルトランジスタにプログラミングを行う方法であって、
　前記ドレイン、前記ソース、前記ポリシリコンコントロールゲート電極１３、前記Ｓｉ基板１１に、各々５Ｖ、５Ｖ、−５Ｖ、０Ｖを印加することにより、一括消去を行う工程、
　前記ドレイン、前記ソース、前記ポリシリコンコントロールゲート電極１３、前記Ｓｉ基板１１に、各々５Ｖ、０Ｖ、１０Ｖ、０Ｖを印加することにより、前記蓄積窒化膜１２Ｂの前記ドレインに近い部分に電荷をトラップして書き込みを行う工程、
　前記ドレイン、前記ソース、前記ポリシリコンコントロールゲート電極１３、前記Ｓｉ基板１１に、各々０Ｖ、５Ｖ、１０Ｖ、０Ｖを印加することにより、前記蓄積窒化膜１２Ｂの前記ソースに近い部分に電荷をトラップして書き込みを行う工程、
　を備え、
　前記蓄積窒化膜１２Ｂの前記ドレインに近い部分、及び前記蓄積窒化膜１２Ｂの前記ソースに近い部分の各々について、電荷をトラップした状態、又は消去されたままの状態とすることにより、４つデータを保持する、
　プログラミングを行う方法。」
　
（２−２）引用例２：特開平９−３１１８２３号公報
（２−２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平９−３１１８２３号公報（以下「引用例２」という。）には、図１、１２及び１３とともに次の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】
この発明は、多層式の記憶回路、即ち多数の２進情報単位をそれぞれ記憶可能な記憶要素を備えた記憶回路、この記憶回路から情報を読み出す方法およびこの記憶回路に情報を書き込む方法に関する
【０００２】
【従来の技術】記憶装置の常に大容量の需要のために現在この種のメモリに大きな関心が向けられている。最近の記事ＩＳＳＣＣ９５開会７、論文ＴＡ７．７、１９９５年２月号の“多層式セル３２Ｍｂフラッシュメモリ”では、記憶要素即ちセル当たり２つの２進情報単位即ちビットを記憶できる多層式のフラッシュ記憶装置が簡潔に提示されている。
特に、以下の項目、即ち図１に２ビットの４つの可能な状態／値に対応するレベルに対するセルスレッショルド電圧の分布、図２に読み出し回路、および図４に書き込み回路の構成が示されている
【０００３】そこに提示された分布から、特に供給電圧が例えば３．３Ｖまで減少するときはセルの書き込み／読み出し処理と物理的構造は共に２レベルメモリの場合よりも非常に重要である。
レベルの数が４より多くなると更にその重要性は大きいものとなる。この重要性の結果、誤り率は増加する
【０００４】
【発明が解決しようとする課題】ＤＲＡＭメモリを用いる場合のように電気的パラメータの値を相互の近辺にある多数の基準値と比較する必要があるので、セルの記憶状態が弁別される電気的パラメータが、フローティングゲートＭＯＳトランジスタのスレッショルド電圧に代えてコンデンサに記憶された電荷であるときには、また同じく重要性が増すことが予想される。誤り率を低くするための２レベルメモリの分野における周知の手段は、検出および／または訂正ワードを使用し且つそれらを情報ワードに付加的に記憶することである。これはその目的に不要なダイ領域の無視できない部分を生じる。
この発明の目的は、不用な如何なる領域を含むことなくその重要性に適合できる多層式の記憶回路を提供することである。
　
ｂ．「【０００５】
【課題を解決するための手段】こ
の発明の基礎となる考えは、特定の用途に対して受け入れ可能な誤り率に関連した多数の２進情報単位、即ち低い誤り率を要求する場合は１ビット、より高い誤り率を受け入れできる場合は２ビットを記憶するための記憶要素を用いることである。この発明は、添付図面に関連して行う以下の詳細な説明からより明確に理解できる
　
ｃ．「【００１８】
たった２ビットの比較的信頼できる方法で記憶できるフラッシュ型のそのメモリセルを利用できるものとすると、書き込みに対して、セルのスレッショルド電圧値Ｖｏをデータ“００”と、Ｖｏより大きい電圧Ｖ１をデータ“０１”と、Ｖ１より大きい電圧Ｖ２をデータ“１０”と、そしてＶ２より大きい電圧Ｖ３をデータ“１１”と組み合わせることができ、読み出しに対して、セルのスレッショルド電圧の検出値が０およびＲｅｆ１間であればこれはデータ“００”と、Ｒｅｆ１およびＲｅｆ２間であればデータ“０１”と、Ｒｅｆ２およびＲｅｆ３間であればデータ“１０”と、Ｒｅｆ３以上であればデータ“１１”と組み合わせることができる。これを図１２に示しており、４レベル動作モードを表している。この図で、分布値は基準値Ｒｅｆ１、Ｒｅｆ２、Ｒｅｆ３でゼロでなく、これは誤り率即ち（対応するスレッショルド電圧の値の期間中に）混合して得られた可能性のある隣接データを示すことが分かる
【００１９】
一方、データと組み合わされるスレッショルド電圧の値が相互から適当に離れて選択されとして１ビットのみで構成されたセルデータに記憶されたことが選択されるならば、誤り率は低くすることができる。書き込みに対して、データ“０”を値Ｖｏと、データ“１”を値Ｖ３と組み合わせてもよい。読み出しに対してセルスレッショルド電圧の検出値がＲｅｆ２より低いものであれば、データ“０”をそれと、Ｒｅｆ２より高いものであれば、データ“１”をそれと組み合わせることができる。これを図１３に示しており、２レベル動作モードを表している。この図では分布値は実質的に基準値Ｒｅｆ２でゼロであり、誤り率が随分低いことが分かる。
　
（２−２−２）ここにおいて、００１８段落及び００１９段落、並びに図１２及び１３の記載から、００１８段落に記載されている２ビットの「フラッシュ型」の「メモリセル」は、「電圧Ｖｏ」、「電圧Ｖ１」、「電圧Ｖ２」及び「電圧Ｖ３」という４つのしきい値電圧に対応した４つの情報（２ビットの情報）を記憶するものであり、各しきい値電圧のうちで、「電圧Ｖｏ」と「電圧Ｖ３」とが、互いに最も離れたしきい値電圧であることが明らかであるから、引用例２には、次の発明（以下「引用発明２」という。）が記載されているものと認められる。
　
　「４つのしきい値電圧に対応した２ビットの情報を記憶できるフラッシュ型のメモリセルの利用方法において、低い誤り率を要求する場合は、互いに最も離れた２つのしきい値電圧のいずれかの状態となるように書き込みを行うことにより１ビットの情報を記憶することで、誤り率を低くし、より高い誤り率を受け入れできる場合は、４つのしきい値電圧のいずれかの状態となるように書き込みを行うことにより２ビットの情報を記憶するようにした、メモリセルの利用方法。」
　
（３）補正発明と引用発明１との対比
（３−１）引用発明１の「メモリセルトランジスタ」、「蓄積窒化膜１２Ｂ」、「ポリシリコンコントロールゲート電極１３」は、各々補正発明の「１つのトランジスタ」、「電荷格納層」、「ゲート電極」に相当する。
　そして、引用発明１の「メモリセルトランジスタ」の「ポリシリコンコントロールゲート電極１３」下に存在する「蓄積窒化膜１２Ｂ」における「ドレインに近い部分」は、補正発明の「第１電荷格納セル（３８，４０）」に相当し、当該「蓄積窒化膜１２Ｂ」における「ソースに近い部分」は、補正発明の「第２電荷格納セル（３８，４０）」に相当する。
　したがって、引用発明１の「Ｓｉ基板１１上に形成され、前記Ｓｉ基板１１中に形成されたソースとドレインとの間のチャネル領域を覆うＳｉＯ２トンネル絶縁膜１２Ａと、前記トンネル絶縁膜１２Ａ上の蓄積窒化膜１２Ｂと、前記蓄積窒化膜１２Ｂ上のＳｉＯ２膜１２Ｃと、前記ＳｉＯ２膜１２Ｃ上に形成されたポリシリコンコントロールゲート電極１３よりなり、前記蓄積窒化膜１２Ｂの前記ドレインに近い部分、及び前記蓄積窒化膜１２Ｂの前記ソースに近い部分に、各々電荷をトラップする構成となっている、ＭＯＮＯＳ型不揮発性半導体記憶装置で使われるメモリセルトランジスタ」は、補正発明の「１つのトランジスタのゲート電極下の電荷格納層の互いに異なる位置に第１電荷格納セル（３８，４０）及び第２電荷格納セル（３８，４０）を有する電荷捕捉型誘電体メモリデバイス（６）」に相当する。
　よって、補正発明と引用発明１とは、「１つのトランジスタのゲート電極下の電荷格納層の互いに異なる位置に第１電荷格納セル（３８，４０）及び第２電荷格納セル（３８，４０）を有する電荷捕捉型誘電体メモリデバイス（６）にプログラミングを行う方法」である点で一致する。
　
（３−２）引用発明１の「前記ドレイン、前記ソース、前記ポリシリコンコントロールゲート電極１３、前記Ｓｉ基板１１に、各々５Ｖ、５Ｖ、−５Ｖ、０Ｖを印加することにより、一括消去を行う工程」と、補正発明の「前記第１電荷格納セル及び前記第２電荷格納セルを、前記電荷捕捉型誘電体メモリデバイスの消去状態電圧閾値を初期電圧閾値よりも低く遷移させるために過消去する工程」とは、「『前記第１電荷格納セル及び前記第２電荷格納セルを』『消去する工程』」である点で一致する。
　
（３−３）引用発明１は、「前記蓄積窒化膜１２Ｂの前記ドレインに近い部分、及び前記蓄積窒化膜１２Ｂの前記ソースに近い部分の各々について、電荷をトラップした状態、又は消去されたままの状態とすることにより、４つデータを保持する」ものであるところ、これを丁寧に記述すれば、「蓄積窒化膜１２Ｂ」の「ドレインに近い部分」及び「蓄積窒化膜１２Ｂ」の「ソースに近い部分」部分の各々について、次のとおりにプログラミングを行うことにより、４つデータを保持する構成となっていることが明らかである。
　
ａ．「蓄積窒化膜１２Ｂ」の「ドレインに近い部分」について、「前記ドレイン、前記ソース、前記ポリシリコンコントロールゲート電極１３、前記Ｓｉ基板１１に、各々５Ｖ、０Ｖ、１０Ｖ、０Ｖを印加することにより、前記蓄積窒化膜１２Ｂの前記ドレインに近い部分に電荷をトラップして書き込みを行う」か、あるいは、そのような書き込みを行わないことにより、「蓄積窒化膜１２Ｂ」の「ドレインに近い部分」を、「電荷をトラップした状態」、又は「消去されたままの状態」のいずれかの状態にプログラミングする。
　
ｂ．「蓄積窒化膜１２Ｂ」の「ソースに近い部分」について、「前記ドレイン、前記ソース、前記ポリシリコンコントロールゲート電極１３、前記Ｓｉ基板１１に、各々０Ｖ、５Ｖ、１０Ｖ、０Ｖを印加することにより、前記蓄積窒化膜１２Ｂの前記ソースに近い部分に電荷をトラップして書き込みを行う」か、あるいは、そのような書き込みを行わないことにより、「蓄積窒化膜１２Ｂ」の「ソースに近い部分」を、「電荷をトラップした状態」、又は「消去されたままの状態」のいずれかの状態にプログラミングする。
　
（３−４）そして、引用発明１の「前記蓄積窒化膜１２Ｂの前記ドレインに近い部分」における「電荷をトラップした状態」、「消去されたままの状態」は、各々補正発明の「ブランクプログラムレベル」、「第１帯電プログラムレベル」に相当し、引用発明１の「前記蓄積窒化膜１２Ｂの前記ソースに近い部分」における「電荷をトラップした状態」、「消去されたままの状態」は、各々補正発明の「ブランクプログラムレベル」、「第２帯電プログラムレベル」に相当する。
　したがって、引用発明１における上記（３−３）ａ．に記載した「『蓄積窒化膜１２Ｂ』の『ドレインに近い部分』について、『前記ドレイン、前記ソース、前記ポリシリコンコントロールゲート電極１３、前記Ｓｉ基板１１に、各々５Ｖ、０Ｖ、１０Ｖ、０Ｖを印加することにより、前記蓄積窒化膜１２Ｂの前記ドレインに近い部分に電荷をトラップして書き込みを行う』か、あるいは、そのような書き込みを行わないことにより、『蓄積窒化膜１２Ｂ』の『ドレインに近い部分』を、『電荷をトラップした状態』、又は『消去されたままの状態』のいずれかの状態にプログラミングする」という工程は、補正発明の「ブランクプログラムレベル及び第１帯電プログラムレベルから選択された第１プログラム状態に対応する第１の量の電荷を格納させるために、前記第１電荷格納セルにプログラミングを行う工程」に相当する。
　
（３−５）引用発明１の「前記ドレイン、前記ソース、前記ポリシリコンコントロールゲート電極１３、前記Ｓｉ基板１１に、各々０Ｖ、５Ｖ、１０Ｖ、０Ｖを印加することにより、前記蓄積窒化膜１２Ｂの前記ソースに近い部分に電荷をトラップして書き込みを行う工程」は、補正発明の「前記第２電荷格納セルにプログラミングを行う工程」に相当する。
　また、上記（３−４）において検討したとおり、引用発明１の「前記蓄積窒化膜１２Ｂの前記ドレインに近い部分」における「電荷をトラップした状態」、「消去されたままの状態」は、各々補正発明の「ブランクプログラムレベル」、「第１帯電プログラムレベル」に相当し、引用発明１の「前記蓄積窒化膜１２Ｂの前記ソースに近い部分」における「電荷をトラップした状態」、「消去されたままの状態」は、各々補正発明の「ブランクプログラムレベル」、「第２帯電プログラムレベル」に相当する。
　したがって、引用発明１における上記（３−３）ｂ．に記載した「『蓄積窒化膜１２Ｂ』の『ソースに近い部分』について、『前記ドレイン、前記ソース、前記ポリシリコンコントロールゲート電極１３、前記Ｓｉ基板１１に、各々０Ｖ、５Ｖ、１０Ｖ、０Ｖを印加することにより、前記蓄積窒化膜１２Ｂの前記ソースに近い部分に電荷をトラップして書き込みを行う』か、あるいは、そのような書き込みを行わないことにより、『蓄積窒化膜１２Ｂ』の『ソースに近い部分』を、『電荷をトラップした状態』、又は『消去されたままの状態』のいずれかの状態にプログラミングする」という工程は、補正発明の「前記第２電荷格納セルにプログラミングを行う工程は、前記ブランクプログラムレベル及び第２帯電プログラムレベルから選択された第２プログラム状態に対応する第２の量の電荷を格納させるために、前記第２電荷格納セルにプログラミングを行」う工程に相当する。
　
（３−６）以上を総合すると、補正発明と引用発明１とは、
　
　「１つのトランジスタのゲート電極下の電荷格納層の互いに異なる位置に第１電荷格納セル（３８，４０）及び第２電荷格納セル（３８，４０）を有する電荷捕捉型誘電体メモリデバイス（６）にプログラミングを行う方法であって、
　前記第１電荷格納セル及び前記第２電荷格納セルを消去する工程、
　ブランクプログラムレベル及び第１帯電プログラムレベルから選択された第１プログラム状態に対応する第１の量の電荷を格納させるために、前記第１電荷格納セルにプログラミングを行う工程、及び、
　前記第２電荷格納セルにプログラミングを行う工程、を備え
　前記第２電荷格納セルにプログラミングを行う工程は、前記ブランクプログラムレベル及び第２帯電プログラムレベルから選択された第２プログラム状態に対応する第２の量の電荷を格納させるために、前記第２電荷格納セルにプログラミングを行うものである、
　プログラミングを行う方法。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　「前記第１電荷格納セル及び前記第２電荷格納セルを消去する工程」についての相違点であって、補正発明は、「前記電荷捕捉型誘電体メモリデバイスの消去状態電圧閾値を初期電圧閾値よりも低く遷移させるために過消去」を行っているのに対して、引用発明１は、そのような過消去を行うことが特定されていない点。
　
（相違点２）
　補正発明は、「前記第２電荷格納セルにプログラミングを行う工程」を、「前記第１電荷格納セルに格納されたデータと同じデータを前記第２電荷格納セルに格納させるために」行っており、「前記第１プログラム状態及び前記第２プログラム状態は同一である」のに対して、引用発明１は、そのような構成を備えていない点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
（４−１−１）一般に、トランジスタのしきい値電圧（電圧閾値）を変更することにより情報の記憶を行う不揮発性半導体記憶装置において、消去を行った後のしきい値電圧を、初期状態のしきい値電圧と比較してどのような値とするかは、当該装置に求められる速度や信頼性、読み出しやベリファイ時のゲート電圧等を勘案して当業者が適宜選択できる設計的事項であり、消去を行った後のしきい値電圧を、初期状態のしきい値電圧よりも低くすること（過消去を行うこと）は、書き込み済みセルのしきい値電圧と消去済みセルのしきい値電圧との差を大きくできる（電圧マージンを大きくできる）こともあり、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例１〜３にも記載されているように、当業者において広く用いられている周知技術である。
　
ａ．周知例１：特開平８−３１９６３号公報
　上記周知例１には、図１とともに次の記載がある。
　
　「【０００１】
【産業上の利用分野】
本発明は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）等の不揮発性半導体記憶装置に関する。
　「【００２５】
本実施例のフラッシュメモリでは、図１（ａ）に示すように、書き込み状態（“１”）におけるしきい値電圧を７Ｖ程度、消去状態（“０”）におけるしきい値電圧を２Ｖ程度、浮遊ゲートが中性状態（ｉｎｉｔｉａｌ）の時のしきい値電圧を４Ｖ程度に夫々設定している。このとき、過剰消去のメモリセルの発生を高い確実性で防止してより信頼性の高いフラッシュメモリを得るという観点から、中性状態の時のしきい値電圧を、消去状態におけるしきい値電圧より１Ｖ以上高くし、且つ、書き込み状態におけるしきい値電圧と消去状態におけるしきい値電圧との平均値よりも低くするのが好ましい。
　
　上記記載及び図１の記載から、上記周知例１には、トランジスタのしきい値電圧を変更することにより情報の記憶を行うフラッシュメモリにおいて、消去を行った後のしきい値電圧を、中性状態（ｉｎｉｔｉａｌ）の時、すなわち、初期状態のしきい値電圧よりも低くすること（過消去を行うこと）が記載されているものと認められる。
　
ｂ．周知例２：特開平９−１０２１９９号公報
　上記周知例２には、次の記載がある。
　
　「【０００１】
【発明の背景】
１．発明の分野
この発明は集積回路に関するものであり、より特定的には、過消去されたメモリセルを有する不揮発性メモリアレイを読むための改良された方法に関するものである
２．関連技術の説明
リードオンリメモリ（ＲＯＭ）またはプログラマブルリードオンリメモリ（ＰＲＯＭ）と呼ばれることの多い、多くのタイプの不揮発性メモリがある。不揮発性メモリはバイポーラ技術またはＭＯＳ技術のいずれでも形成可能である。大抵のＭＯＳ　ＰＲＯＭは、現在利用可能な３つの技術（つまり、ＥＰＲＯＭ、ＥＥＰＲＯＭ、またはフラッシュＥＰＲＯＭ）の１つに基づいている。不揮発性ＭＯＳ　ＥＰＲＯＭは数多くの類似の方法で動作するよう設計され、（ｉ）フローティングゲートトンネル酸化物、（ｉｉ）テクスチャードポリ、（ｉｉｉ）金属窒化物酸化物シリコン（ＮＭＯＳ）、および（ｉｖ）ＥＰＲＯＭトンネル酸化物（ＥＴＯＸ）等の数多くの周知の技術を用いて達成され得る。
　「【０００７】（途中略）
過消去された状態では、消去されたセル（「非プログラム状態」のセル）はそのフローティングゲート上に正味の正の電圧を取り入れる
　「【００１１】
非選択状態の制御ゲートセルにかけられ得る負の電圧は、アレイへの電力、つまりアレイ内の各トランジスタの制御ゲートとソースとドレインとへの電力を与えるのに用いられる電源から得られる、という有利な点がある。
したがって、この改良された読出方法は、不揮発性ＭＯＳ　ＰＲＯＭメモリアレイの耐久性を高め、速度改善のための意図的な過消去を許容するよう構想される。一部の例においては、メモリアレイは故意に僅かながら過消去される。過消去は「ターンオン」電圧の低下を可能にし、したがって飽和電流を大きくし、結果としてもたらされるメモリ素子のアクセス時間を改善する。
　
　ここにおいて、「消去されたセル」の「フローティングゲート上に正味の正の電圧を取り入れ」た場合には、当該「消去されたセル」のしきい値電圧が初期状態のしきい値電圧よりも低くなることは当業者の技術常識であるから、上記周知例２には、フローティングゲートトンネル酸化物や金属窒化物酸化物シリコン（ＮＭＯＳ）等を備えたトランジスタのしきい値電圧を変更することにより情報の記憶を行う不揮発性半導体記憶装置において、消去を行った後のしきい値電圧を、初期状態のしきい値電圧よりも低くすること（過消去を行うこと）が記載されているものと認められる。
　
ｃ．周知例３：特開２０００−３６１９６号公報
　上記周知例３には、図１及び５とともに次の記載がある。
　
　「【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置において書込み後のしきい値が許容レベル以下の記憶素子の発生を抑制する技術に関し、例えば複数の記憶情報を電気的に一括消去可能な不揮発性記憶装置（以下、単にフラッシュメモリという）に利用して有効な技術に関するものである
　「【００１６】
図１には、本発明を適用したフラッシュメモリの一実施例が示されている。
　「【００３１】しかも、この実施例においては、図５に示すように、書込みベリファイ電圧Ｖｖｗが電源電圧Ｖｃｃもしくはそれよりも若干高い電圧に設定され、読出し電圧Ｖｒが電源電圧Ｖｃｃ（例えば３Ｖ）よりも所定のマージンＶＭＧ（０）だけ高い電圧に設定され、さらに消去ベリファイ電圧Ｖｖｅは読出し電圧Ｖｒ（Ｖｃｃ＋ＶＭＧ）よりも所定のマージンＶＭＧ（１）だけ高い電圧（例えば５Ｖ）に設定されている。」
　「【００３３】
また、この実施例では、メモリセルの初期しきい値電圧（製造直後の自然しきい値）が読出し電圧Ｖｒ（この実施例では電源電圧Ｖｃｃ以上）になるようにプロセス条件が決定されている
　「【図面の簡単な説明】
（途中略）
【図５】実施例のフラッシュメモリにおけるメモリセルの消去後および書込み後のしきい値分布と読出し電圧およびベリファイ電圧の関係を示す説明図である
　
　ここにおいて、図５の記載から、図１に記載されたフラッシュメモリの消去後のしきい値電圧は、電圧Ｖｃｃ（３Ｖ）より低くなっていることは明らかであるから、上記周知例３には、トランジスタのしきい値電圧を変更することにより情報の記憶を行う不揮発性半導体記憶装置において、消去を行った後のしきい値電圧を、初期状態のしきい値電圧（電源電圧Ｖｃｃ以上）よりも低くすること（過消去を行うこと）が記載されているものと認められる。
　
（４−１−２）そして、書き込み済みセルと消去済みセルとのしきい値電圧のマージンを大きくすることにより信頼性が向上することは、当業者にとって自明であり、信頼性の向上は、当業者が常に念頭に置いている技術課題であるから、引用発明１に接した当業者であれば、上記周知技術を参酌することにより、「前記ドレイン、前記ソース、前記ポリシリコンコントロールゲート電極１３、前記Ｓｉ基板１１に、各々５Ｖ、５Ｖ、−５Ｖ、０Ｖを印加することにより、一括消去を行う工程」後のメモリセルトランジスタのしきい値電圧を、初期状態でのしきい値電圧よりも低くすること、すなわち、補正発明のように、「前記電荷捕捉型誘電体メモリデバイスの消去状態電圧閾値を初期電圧閾値よりも低く遷移させるために過消去」を行う構成とすることは、容易になし得たことである。
　したがって、相違点１は、当業者が適宜なし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
（４−２−１）一般に、不揮発性半導体記憶装置の用途は様々であって、用途によって、大きな記憶容量が要求される場合もあれば、記憶容量よりも高い信頼性が要求される場合もあることは当業者における技術常識である。
　引用発明１に係るプログラミング方法が適用される「ＭＯＮＯＳ型不揮発性半導体記憶装置」の用途についても当然例外ではなく、用途によって、大きな記憶容量が必要とされる場合もあれば、記憶容量よりも高い信頼性が必要とされる場合もあることは当業者にとって自明であるから、引用発明１を、高い信頼性が要求される用途に適用することは、当業者が適宜なし得たことである。
　
（４−２−２）一方、引用発明２についてみると、引用発明２は、上記（２−２）において検討したとおり、「４つのしきい値電圧に対応した２ビットの情報を記憶できるフラッシュ型のメモリセルの利用方法」であり、「フラッシュ型のメモリセル」が不揮発性半導体記憶装置で使われるメモリセルトランジスタであることは当業者の技術常識であるから、引用発明１と引用発明２とは、ともに、４つのしきい値電圧に対応した２ビットの情報を記憶できる不揮発性半導体記憶装置で使われるメモリセルトランジスタに関するものである点で、技術分野が共通するものである。
　そして、引用発明２は、そのような４つのしきい値電圧に対応した２ビットの情報を記憶できる不揮発性半導体記憶装置で使われるメモリセルトランジスタにおいて、誤り率を低くするという作用効果を奏するものであるところ、誤り率を低くすれば、信頼性が向上することは当業者にとって自明である。
　
（４−２−３）したがって、引用発明１及び２の両者に接した当業者であれば、引用発明１を、高い信頼性が要求される用途に適用するに際し、誤り率を低くして信頼性を向上させるために、引用発明２を適用し、「互いに最も離れた２つのしきい値電圧のいずれかの状態となるように書き込みを行うことにより１ビットの情報を記憶する」構成とすることは、容易になし得たことである。
　
（４−２−４）ところで、引用発明１は、「前記蓄積窒化膜１２Ｂの前記ドレインに近い部分、及び前記蓄積窒化膜１２Ｂの前記ソースに近い部分の各々について、電荷をトラップした状態、又は消去されたままの状態とすることにより、４つデータを保持する」ものであり、より詳しく書くと次の４つの状態により４つのデータを保持するものである。
　
ａ．引用例１の図５（Ｄ）のように、「蓄積窒化膜１２Ｂ」の「ドレイン」に近い部分及び「ソース」に近い部分の両方が消去されたままの状態（以下「状態Ｄ」という。）。
　
ｂ．引用例１の図５（Ａ）のように、「蓄積窒化膜１２Ｂ」の「ドレイン」に近い部分が電荷をトラップし、「ソース」に近い部分が消去されたままの状態（以下「状態Ａ」という。）。
　
ｃ．引用例１の図５（Ｂ）のように、「蓄積窒化膜１２Ｂ」の「ドレイン」に近い部分が消去されたままであり、「ソース」に近い部分が電荷をトラップした状態（以下「状態Ｂ」という。）。
　
ｄ．引用例１の図５（Ｃ）のように、「蓄積窒化膜１２Ｂ」の「ドレイン」に近い部分及び「ソース」に近い部分の両方が電荷をトラップした状態（以下「状態Ｃ」という。）。
　
（４−２−５）そして、上記状態Ａ〜Ｄにおけるしきい値電圧は、引用例１の図４等から、各々次のとおりとなる。
状態Ｄ：Ｆｏｗａｒｄ方向、Ｒｅｖｅｒｓｅ方向ともに低い。
状態Ａ：Ｆｏｗａｒｄ方向は低く、Ｒｅｖｅｒｓｅ方向は高い。
状態Ｂ：Ｆｏｗａｒｄ方向は高く、Ｒｅｖｅｒｓｅ方向は低い。
状態Ｃ：Ｆｏｗａｒｄ方向、Ｒｅｖｅｒｓｅ方向ともに高い。
　
　したがって、引用発明１においては、状態Ｄと状態Ｃ、すなわち、「蓄積窒化膜１２Ｂ」の「ドレイン」に近い部分及び「ソース」に近い部分の両方が消去されたままの状態と、「蓄積窒化膜１２Ｂ」の「ドレイン」に近い部分及び「ソース」に近い部分の両方が電荷をトラップした状態とが、互いに最もしきい値が離れた状態であることが明らかである。
　
（４−２−６）よって、引用発明１に対して引用発明２を適用した場合には、「蓄積窒化膜１２Ｂ」の「ドレイン」に近い部分及び「ソース」に近い部分の両方が消去されたままの状態と、「蓄積窒化膜１２Ｂ」の「ドレイン」に近い部分及び「ソース」に近い部分の両方が電荷をトラップした状態のいずれかの状態となるように書き込みを行うことにより１ビットの情報を記憶する構成、すなわち、補正発明のように、「前記第２電荷格納セルにプログラミングを行う工程」を、「前記第１電荷格納セルに格納されたデータと同じデータを前記第２電荷格納セルに格納させるために」行い、「前記第１プログラム状態及び前記第２プログラム状態は同一である」という構成となることは明らかである。
　以上のとおりであるから、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３）判断についてのまとめ
　以上検討したとおりであるから、補正発明は、周知技術を勘案することにより、引用発明１及び２に基づいて当業者が容易に発明をすることができたものである。
　
（５）独立特許要件についてのまとめ
　以上のとおり、補正発明は、周知技術を勘案することにより、引用発明１及び２に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２３年１２月１２日に提出された手続補正書による補正は上記のとおり却下され、同年３月９日に提出された手続補正書による補正は原審において却下されているので、本願の請求項１〜８に係る発明は、平成２２年８月１９日に提出された手続補正書により補正された明細書、特許請求に範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜８に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−１１０９１８号公報（引用例１）及び特開平９−３１１８２３号公報（引用例２）には、各々上記第２．４．（２）（２−１）及び（２−２）に記載したとおりの事項及び発明（引用発明１及び２）が記載されているものと認められる。
　そして、本願発明に対して技術的事項を加えた発明である補正発明は、上記第２．４．において検討したとおり、周知技術を勘案することにより、引用発明１及び２に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、周知技術を勘案することにより、引用発明１及び２に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。