【事件の表示】
　特願２００１−５０９０８１「ＮＡＮＤ型フラッシュメモリデバイスの形成方法」拒絶査定不服審判事件〔平成１３年　１月１８日国際公開，ＷＯ０１／０４９４９，平成１５年　２月　４日国内公表，特表２００３−５０４８７３〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１　手続の経緯  
　本願は，２０００年６月２９日（パリ条約による優先権主張外国庁受理１９９９年７月１３日，アメリカ合衆国）を国際出願日とする出願であって，平成２２年９月１０日付けで拒絶理由が通知され，これに対して，平成２３年１月１４日に手続補正されたが，同年３月１日付けで拒絶査定され，これに対して，同年７月８日に拒絶査定不服審判の請求がされたものである。
 　  
２　本願発明  
　本願の請求項１〜１４に係る発明は，平成２３年１月１４日付けの手続補正により補正された明細書及び図面の記載からみて，その特許請求の範囲１〜１４に記載された事項により特定されるとおりのものであり，そのうちの請求項１に係る発明（以下「本願発明」という。）は，請求項１に記載されている事項により特定される以下のとおりのものである。  
 　  
「【請求項１】　ＮＡＮＤ型フラッシュメモリデバイスを形成するための方法であって，
　基板上に第１の酸化物層を成長させるステップを含み，基板はフラッシュメモリセル区域と選択ゲート区域とを含み，
　前記方法はさらに，基板のフラッシュメモリセル区域内の第１の酸化物層の一部分を除去するステップと，
　フラッシュメモリセル区域内の基板上と，選択ゲート区域内の第１の酸化物層上とに，第２の酸化物層を成長させるステップと，
　第２の酸化物層上に，１ｘ１０15イオン／ｃｍ３から２ｘ１０20イオン／ｃｍ３のドーパント濃度を有する第１のインサイチュードープトアモルファスシリコン層を堆積させるステップとを含み，
　前記方法はさらに，第１のインサイチュードープトアモルファスシリコン層上に誘電体層を堆積させるステップと，
　誘電体層上に，第１のインサイチュードープトアモルファスシリコン層よりも厚みの大きい第２のドープトアモルファスシリコン層を堆積させるステップと，
　基板のフラッシュメモリセル区域内にフラッシュメモリセルを形成し，選択ゲート区域の基板内に選択ゲートトランジスタを形成するステップとを含み，フラッシュメモリセルは，第２の酸化物層，第１のインサイチュードープトアモルファスシリコン層，誘電体層，および第２のドープトアモルファスシリコン層を含み，選択ゲートトランジスタは，第１の酸化物層，第２の酸化物層，第１のインサイチュードープトアモルファスシリコン層，誘電体層，および第２のドープトアモルファスシリコン層を含む，方法。」  
 　  
３　引用例に記載された発明  
（１）　引用例１に記載された発明  
　本願の優先権主張の日前に日本国内において頒布され，原査定の根拠となった拒絶の理由において引用された刊行物である特開平８−３０６８８９号公報（以下「引用例１」という。）には，「不揮発性半導体記憶装置及びその製造方法」（発明の名称）に関して，図７〜１１とともに，以下の記載がある（なお，下線は当合議体にて付加したものである。以下同様。）。 
　
　ア　「【０００１】
【産業上の利用分野】本発明は，
浮遊ゲートを有する２層ゲート構造の不揮発性半導体記憶装置及びその製造方法に関する
 　 
　イ　「【００２１】次に，
図７乃至図１１を参照して第２の実施例を説明する。この実施例では，どのトランジスタも２層構造になっていることに特徴がある
図７は，ＮＡＮＤ型ＥＥＰＲＯＭのメモリセル領域および周辺回路を含む半導体基板の断面図
メモリトランジスタ１９，セレクトゲートトランジスタ１８
形成されている。メモリトランジスタ１９のゲート絶縁膜５は，シリコン酸化膜から構成された膜厚１０ｎｍ程度のトンネル酸化膜である。セレクトゲートトランジスタ１８のゲート絶縁膜４は，膜厚約１６ｎｍのゲート酸化膜である。
【００２２】このトランジスタ１８，１９，２０，２１の積層されたゲート電極は，後酸化膜１４によって被覆されている。層間絶縁膜１０は窒化シリコン（Ｓｉ3 Ｎ4 ）膜８とこの窒化シリコン膜を挟む１対のシリコン酸化（ＳｉＯ2 ）膜７，９から構成されている（図８参照）。メモリトランジスタ１９の第１のゲート電極６は浮遊ゲートとして用いられ，第２のゲート電極１３は，制御ゲートとして用いられる。セレクトゲートトランジスタ１８の第１のゲート電極６は，図８（ａ）に示すように，第２のゲート電極１３と電気的に接続されている。ＶＭ系トランジスタ２０の第１のゲート電極６は，図８（ｂ）に示すように，第２のゲート電極１３に電気的に接続されている。これらトランジスタの第２のゲート電極１３は層間絶縁膜１６のコンタクト孔を通して外部回路と接続されるＡｌなどの金属配線１７に接続されている。次に，この半導体記憶装置の製造工程を説明する。トランジスタのしきい値制御までは，従来の製造工程と同じであるので，図１８を参照する。半導体基板１上に素子分離領域（フィールド酸化膜）２を形成後，半導体基板１を酸素と塩化水素の混合雰囲気中において８００℃で加熱して素子形成領域に膜厚１０ｎｍのシリコン酸化膜（ダミー酸化膜）３を形成する（図１８（ａ）参照）。
【００２３】次に，写真食刻法により素子分離領域２とシリコン酸化膜３上にフォトレジスト３０を形成し，さらにパターニングする。そしてこれをマスクにしてリン，砒素などの不純物を所定の領域に所望量イオン注入し，その後フォトレジスト３０を除去する。このイオン注入は将来形成されるトランジスタのしきい値電圧を制御するために行うもので必要回数だけ繰り返して行う（図１８（ｂ）参照）。次に，
Ｂｕｆｆｅｒｅｄ  ＨＦ溶液により，シリコン酸化膜３を除去し，半導体基板１の素子形成領域を露出させた後，再び８５０℃の酸素と塩化水素の混合雰囲気中で加熱し，膜厚１６ｎｍのシリコン酸化膜（セレクトゲート酸化膜）４を形成する。次に，写真食刻法によりフォトレジスト３７を塗布し，パターニングする。そして，これをマスクにしてＢｕｆｆｅｒｅｄ  ＨＦ溶液を用いてシリコン酸化膜４を選択的にエッチング除去して半導体基板１を部分的に露出させる（図９）。この後フォトレジスト３７を除去してから半導体基板１を８００℃の酸素と塩化水素の混合雰囲気中で加熱して，トンネル酸化膜となる膜厚１０ｎｍ程度のシリコン酸化膜５を半導体基板１の露出した部分に形成する。続いて，ＣＶＤ法により膜厚２００ｎｍ程度の第１の多結晶シリコン膜６を形成する。さらに，８５０℃のオキシ塩化リンと窒素と酸素の混合雰囲気中で４０分間加熱して第１の多結晶シリコン膜６中にリンを添加する（図１０）。
【００２４】
次に，リンが添加された第１の多結晶シリコン膜６を９００℃の窒素と酸素と塩化水素の混合雰囲気中で加熱し，この第１の多結晶シリコン膜６上に膜厚７ｎｍのポリシリコン酸化膜７を形成する。さらに続けてＣＶＤ法などにより膜厚１５ｎｍのシリコン窒化膜８を堆積し，さらにそれを９５０℃の燃焼酸化によって酸化しシリコン窒化膜８上に膜厚６ｎｍのシリコン酸化膜９を形成し，層間絶縁膜であるＯＮＯ膜１０にする。引き続きＣＶＤ法などにより３５０ｎｍの第２の多結晶シリコン膜１３を形成する。さらにそれに９００℃のオキシ塩化リンと窒素と酸素の混合雰囲気中で４０分間加熱し，第２の多結晶シリコン膜１３中にリンを添加する。次に，写真食刻法により第２の多結晶シリコン膜１３上にフォトレジスト３８を塗布し，これをパターニングする。そして，これをマスクにしてＲＥＩ法などにより第２の多結晶シリコン膜１３，ＯＮＯ膜１０，第１の多結晶シリコン膜６を選択的にエッチング加工を施して各トランジスタの２層構造のゲートを形成する（図１１）。
【００２５】このＢＰＳＧ膜１６にコンタクト孔を開口してから，Ａｌなどの金属配線１７を形成する（図７参照）。その時，セレクトゲートトランジスタ１８とＶＭ 系トランジスタ２０になる部分は，前述したように，第１の多結晶シリコン膜６は，フローティングにならないように，第２の多結晶シリコン膜１３と電気的に接続しておく（図８参照）。そして，Ｖpp系トランジスタ２１のみ第１の多結晶シリコン膜６がフローティングになるようにする。したがって，従来Ｖpp系トランジスタに印加されていた電圧（Ｖpp〜２０Ｖ）をそのまま印加しても第１の実施例で説明したセレクトゲート部分と同様に膜厚１６ｎｍのシリコン酸化膜の信頼性が損なわれることはない。Ｖpp系トランジスタの信頼性をさらに向上させるためにＬＤＤ(Lightly Doped Drain) 構造のトランジスタを用いることもできる。また，すべて２層タイプのゲートを用いるので，その表面を平坦にすることが容易であり，配線などの形成が容易になる。」 
 　　  
　以上によれば，引用例１には，以下の発明（以下「引用発明」という。）が記載されているものと認められる。  
　「ＮＡＮＤ型ＥＥＰＲＯＭの製造方法であって，
　メモリトランジスタ１９，セレクトゲートトランジスタ１８を含み，
　半導体基板１の素子形成領域を露出させ，シリコン酸化膜（セレクトゲート酸化膜）４を形成し，写真食刻法によりフォトレジスト３７を塗布し，パターニングし，これをマスクにしてＢｕｆｆｅｒｅｄ  ＨＦ溶液を用いてシリコン酸化膜４を選択的にエッチング除去し，
　フォトレジスト３７を除去してから半導体基板１を８００℃の酸素と塩化水素の混合雰囲気中で加熱して，トンネル酸化膜となるシリコン酸化膜５を半導体基板１の露出した部分に形成し，
　ＣＶＤ法により膜厚２００ｎｍ程度の第１の多結晶シリコン膜６を形成し，８５０℃のオキシ塩化リンと窒素と酸素の混合雰囲気中で４０分間加熱して第１の多結晶シリコン膜６中にリンを添加し，
　第１の多結晶シリコン膜６を９００℃の窒素と酸素と塩化水素の混合雰囲気中で加熱し，この第１の多結晶シリコン膜６上に膜厚７ｎｍのポリシリコン酸化膜７を形成し，ＣＶＤ法などにより膜厚１５ｎｍのシリコン窒化膜８を堆積し，９５０℃の燃焼酸化によって酸化しシリコン窒化膜８上に膜厚６ｎｍのシリコン酸化膜９を形成して，層間絶縁膜であるＯＮＯ膜１０を形成し，
　ＣＶＤ法などにより３５０ｎｍの第２の多結晶シリコン膜１３を形成し，９００℃のオキシ塩化リンと窒素と酸素の混合雰囲気中で４０分間加熱し，第２の多結晶シリコン膜１３中にリンを添加した不揮発性半導体記憶装置の製造方法。」 
 　 
４　対比・判断  
（１）　対比  
　本願発明と引用発明とを対比する。  
　
ア　引用発明の「ＮＡＮＤ型ＥＥＰＲＯＭの製造方法」は，ＥＥＰＲＯＭがフラッシュメモリデバイスであることは，当業者にとって明らかであるから，本願発明の「ＮＡＮＤ型フラッシュメモリデバイスを形成するための方法」に相当する。
　
イ　引用発明の「セレクトゲートトランジスタ１８」，「メモリトランジスタ１９」は，ＮＡＮＤ型フラッシュメモリデバイスの構成要素であるから，それぞれ本願発明の「選択トランジスタ」，「フラッシュメモリセル」に相当する。
　
ウ　引用発明は，「メモリトランジスタ１９，セレクトゲートトランジスタ１８を含」んでおり，ＮＡＮＤ型フラッシュメモリであることから，同じビット線に繋がる複数のメモリトランジスタ１９のソース，ドレインが直列に接続され，更にビット線が複数あって全体として，複数のメモリトランジスタ１９によりフラッシュメモリセル区域が形成されていること，及び一連のメモリトランジスタの端には，セレクトゲートトランジスタ１８が整列し，それらにより選択ゲート区域が形成されているという全体構成は，当業者にとって明らかである。したがって，引用発明は，本願発明の「フラッシュメモリセル区域と選択ゲート区域とを含」む構成を備えている。
　
エ　引用発明の「半導体基板１の素子形成領域を露出させ，」「シリコン酸化膜（セレクトゲート酸化膜）４を形成し，写真食刻法によりフォトレジスト３７を塗布し，パターニングし，」「シリコン酸化膜４を選択的にエッチング除去し，フォトレジスト３７を除去し」，「８００℃の酸素と塩化水素の混合雰囲気中で加熱」することにより「トンネル酸化膜となる」「シリコン酸化膜５を半導体基板１の露出した部分に形成」するという工程において，「シリコン酸化膜４」が，素子形成領域全体に設けられた後，「セレクトゲートトランジスタ１８」の部分を「フォトレジスト３７」でマスクして，それ以外の部分の「シリコン酸化膜４」を選択的にエッチング除去し，その後，マスクとなるフォトレジスト３７を除去して，「シリコン酸化膜５」を形成していることが明らかである。したがって，引用発明の当該工程において，「メモリトランジスタ１９」の部分には，「トンネル酸化膜となる」「シリコン酸化膜５」が形成されるとともに，「フォトレジスト３７」が除去された「セレクトゲートトランジスタ１８」の「シリコン酸化膜４」の部分にも更に酸化膜が形成されることは当業者にとって明らかである。
　そうすると，引用発明の「半導体基板１の素子形成領域を露出させ，シリコン酸化膜（セレクトゲート酸化膜）４を形成」する工程は，本願発明の「基板上に第１の酸化物層を成長させるステップ」に相当し，引用発明の「写真食刻法によりフォトレジスト３７を塗布し，パターニングし，これをマスクにしてＢｕｆｆｅｒｅｄ  ＨＦ溶液を用いてシリコン酸化膜４を選択的にエッチング除去」する工程は，本願発明の「基板のフラッシュメモリセル区域内の第１の酸化物層の一部分を除去するステップ」に相当し，引用発明の「フォトレジスト３７を除去してから半導体基板１を８００℃の酸素と塩化水素の混合雰囲気中で加熱して，トンネル酸化膜となるシリコン酸化膜５を半導体基板１の露出した部分に形成」する工程は，本願発明の「フラッシュメモリセル区域内の基板上と，選択ゲート区域内の第１の酸化物層上とに，第２の酸化物層を成長させるステップ」に相当する。
　
オ　引用発明の「ＣＶＤ法により膜厚２００ｎｍ程度の第１の多結晶シリコン膜６を形成し，８５０℃のオキシ塩化リンと窒素と酸素の混合雰囲気中で４０分間加熱して第１の多結晶シリコン膜６中にリンを添加」する工程は，本願発明の「第２の酸化物層上に，１ｘ１０15イオン／ｃｍ３から２ｘ１０20イオン／ｃｍ3のドーパント濃度を有する第１のインサイチュードープトアモルファスシリコン層を堆積させるステップ」と「ドーパントがドープされたシリコン層を堆積させる」ステップという点で共通する。
　
カ　引用発明の「第１の多結晶シリコン膜６を９００℃の窒素と酸素と塩化水素の混合雰囲気中で加熱し，この第１の多結晶シリコン膜６上に膜厚７ｎｍのポリシリコン酸化膜７を形成し，ＣＶＤ法などにより膜厚１５ｎｍのシリコン窒化膜８を堆積し，９５０℃の燃焼酸化によって酸化しシリコン窒化膜８上に膜厚６ｎｍのシリコン酸化膜９を形成して，層間絶縁膜であるＯＮＯ膜１０を形成」する工程と，本願発明の「前記方法はさらに，第１のインサイチュードープトアモルファスシリコン層上に誘電体層を堆積させるステップ」とは，「前記方法はさらに，第１の」「シリコン層上に誘電体層を堆積させるステップ」という点で共通する。
　
キ　引用発明の「第１の多結晶シリコン膜６」は「膜厚２００ｎｍ程度」であり，第２の多結晶シリコン膜１３」は，「３５０ｎｍ」であって，第２のシリコン膜が第１のシリコン膜より厚いことが分かる。
　そうすると，引用発明の「ＣＶＤ法などにより３５０ｎｍの第２の多結晶シリコン膜１３を形成し，９００℃のオキシ塩化リンと窒素と酸素の混合雰囲気中で４０分間加熱し，第２の多結晶シリコン膜１３中にリンを添加」する工程は，本願発明の「誘電体層上に，第１のインサイチュードープトアモルファスシリコン層よりも厚みの大きい第２のドープトアモルファスシリコン層を堆積させるステップ」と，「第１のシリコン層よりも厚いドーパントがドープされた第２のシリコン層を堆積させる」ステップという点で共通する。
　
ク　ウおよびエ〜キより，引用発明によってフラッシュメモリセル区域内にフラッシュメモリセルが，選択ゲート区域に選択ゲートトランジスタが形成されることは明らかであるから，引用発明は，本願発明の「基板のフラッシュメモリセル区域内にフラッシュメモリセルを形成し，選択ゲート区域の基板内に選択ゲートトランジスタを形成するステップ」を当然備えていると認められる。
　
ケ　エより，引用発明のメモリトランジスタ１９（本願の「フラッシュメモリセル」に相当）は，シリコン酸化膜５（本願の「第２の酸化物層」に相当）を有し，引用発明のセレクトゲートトランジスタ１８（本願の「選択ゲートトランジスタ」に相当）は，シリコン酸化膜４及びその後の酸化により形成される酸化膜（本願発明の「第２の酸化物層」に相当すると認められる）を有しているので，引用発明と，本願発明とは「フラッシュメモリセルは，第２の酸化物層，第１のシリコン層，誘電体層，および第２のドープシリコン層を含み，選択ゲートトランジスタは，第１の酸化物層，第２の酸化物層，第１の」「シリコン層，誘電体層，および第２の」「シリコン層を含む」構成を備えている点で共通する。
　
　したがって，本願発明と引用発明とは，  
 　「ＮＡＮＤ型フラッシュメモリデバイスを形成するための方法であって，
　基板上に第１の酸化物層を成長させるステップを含み，基板はフラッシュメモリセル区域と選択ゲート区域とを含み，
　前記方法はさらに，基板のフラッシュメモリセル区域内の第１の酸化物層の一部分を除去するステップと，
　フラッシュメモリセル区域内の基板上と，選択ゲート区域内の第１の酸化物層上とに，第２の酸化物層を成長させるステップと，
　第２の酸化物層上に，ドーパントがドーピングされた第１のシリコン層を堆積させるステップとを含み，
　前記方法はさらに，第１のシリコン層上に誘電体層を堆積させるステップと，
　誘電体層上に，第１のシリコン層よりも厚みの大きい第２のシリコン層を堆積させるステップと，
　基板のフラッシュメモリセル区域内にフラッシュメモリセルを形成し，選択ゲート区域の基板内に選択ゲートトランジスタを形成するステップとを含み，フラッシュメモリセルは，第２の酸化物層，第１のシリコン層，誘電体層，および第２のシリコン層を含み，選択ゲートトランジスタは，第１の酸化物層，第２の酸化物層，第１のシリコン層，誘電体層，および第２のシリコン層を含む，方法。」  
　である点で一致し，以下の点で相違する。  
  
（相違点１）  
　本願発明は，第１，第２のシリコン層の材料が「インサイチュードープトアモルファスシリコン」であるのに対して，引用発明は「多結晶シリコン」」である点。  
　
（相違点２）
　本願発明は，第１のシリコン層のドーパント濃度が「１ｘ１０15イオン／ｃｍ３から２ｘ１０20イオン／ｃｍ３」であるのに対して，引用発明はドーパント濃度について特定がなされていない点。 
 　  
（２）　判断  
　ア　相違点１について  
　周知例１には，フラッシュ型ＥＥＰＲＯＭ，すなわちフラッシュメモリデバイスにおいて，浮遊ゲートとしてリンがドープされたアモルファスシリコン膜をＣＶＤ法で堆積する方法が，周知例２には，インサイチュー（in-situ）でリン（Ｐ）をドープしアモルファスシリコンを堆積してトランジスタのゲート電極を形成することが記載されているように，半導体装置の技術分野において，インサイチュードープトアモルファスシリコン層をゲート電極として用いることは，常套手段である。
　したがって，引用発明において，トランジスタのゲート材料として多結晶シリコンに代えてインサイチュードープトアモルファスシリコンとすることは，当業者が容易になし得たことといえる。
　
（ア）　周知例１： 特開平９−２６０５１３号公報 
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開平９−２６０５１３号公報には，「半導体装置及びその製造方法」（発明の名称）に関して，図２とともに，以下の記載がある。　　  
　
　ａ　「【０００１】
【発明の属する技術分野】本発明は，半導体装置及びその製造方法に係わり，特に
電気的消去可能な不揮発性半導体記憶装置及びその製造方法に関する
【０００２】
【従来の技術】近年，
不揮発性半導体記憶装置として，電気的記憶消去／書き込み可能なフラッシュ型ＥＥＰＲＯＭが知られている
　
　ｂ　「【００１５】
図２（Ｂ）に示すように，トンネル絶縁膜２の上に浮遊ゲートとなる第１導電層４を堆積する。例えば，前記第１導電層４には，ＣＶＤ法で形成されたリンがドープされたアモルファスシリコン５０ｎｍを用いる。
【００１６】
絶縁膜５を形成後，制御ゲートとなる第２導電層６を堆積する。例えば，前記第２導電層６は，ＣＶＤ法で堆積されるリンがドープされたアモルファスシリコン１２０ｎｍとＣＶＤ法で堆積されるタングステンシリサイド１５０ｎｍの２層で形成される。
 　  
（イ）　周知例２：特開平８−８８１７３号公報 
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開平８−８８１７３号公報には，「半導体装置及びその製造方法」（発明の名称）に関して，図７とともに，以下の記載がある。　　  
　
　ａ　「【００２５】図７の流れ図に基づいて表面にシリコン酸化膜２を形成したシリコン基板１上にＰドープシリコン薄膜を堆積する方法を説明する。
Ｐドープシリコン薄膜を堆積を開始する（i）。まずシリコン膜を堆積するガス（例えばSiH
4
ガスあるいはSi
2
H
6
ガス）のみを使用して所定の時間アモルファス膜の堆積を行なう（ii）。これにより図１の積極的にＰをドープしないノンドープ層３が形成される（iii）。所定の時間経過後からＰドープガス（例えばPH
3
ガス）を導入を開始する（iv）。そしてＰドープアモルファスシリコン膜４の堆積を連続して所定の厚さになるまで行なう（v）。
　
　ｂ　「【００３１】
本構造の薄膜の形成は特に二回に分けて行なう必要はなく，不純物を導入したシリコン薄膜をin-situドーピングで形成する場合に，不純物を導入するガスの流入をシリコン薄膜を形成するガスの流入開始から所定の時間遅らせて開始させればよい。これにより，連続的に不純物を含まないシリコン薄膜層と不純物を含んだシリコン薄膜層を形成することができる。
【００３２】シリコン薄膜を形成する際に導入する元素は，必ずしもＰである必要はなく，Ｂ（ほう素）あるいはＡｓ（ヒ素）でも構わない。従ってドープガスやドープアモルファスシリコン膜，多結晶膜は，他案としてＢ（ほう素）あるいはＡｓ（ヒ素）等のドープをしたガスやアモルファスシリコン膜，多結晶膜もありうる。以下の実施例についても同様である。」
　
　イ　相違点２について
　浮遊ゲート電極等のドーパント濃度としては，以下の周知例３，４にもあるように，１０19〜１０20／ｃｍ3 程度の濃度はごく普通の値であり，このような値を採用すること自体が当業者にとって何ら困難ではないことが明らかである。そして，本願の明細書及び図面の記載を精査しても，ゲート電極のドーパント濃度を「１ｘ１０1５イオン／ｃｍ３から２ｘ１０２０イオン／ｃｍ３ 」と限定したことによる臨界的意義も認められない。
　したがって，引用発明において，ゲート電極のドーパント濃度として本願発明の「１ｘ１０1５イオン／ｃｍ３から２ｘ１０２０イオン／ｃｍ３」の範囲を選択することは，当業者が適宜なし得たことである。
　
　以上から，引用発明において，第１，第２の「多結晶シリコン層」を「インサイチュードープトアモルファスシリコン層」とし，「第１のインサイチュードープトアモルファスシリコン層」のドーパント濃度を「１ｘ１０1５イオン／ｃｍ３から２ｘ１０２０イオン／ｃｍ３」とすることは，当業者が容易になし得たことである。
　 
　（ア）　周知例３：特開平６−１８８４２６号公報 
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開平６−１８８４２６号公報には，「不揮発性半導体記憶装置の製造方法」（発明の名称）に関して，図４とともに，以下の記載がある。
　
　　ａ　「【００１１】このメモリセルのスリット２１２の拡大図を従来例と比較して［図２］に示す。（ａ）は従来例，（ｂ）は本実施例である。本実施例のゲート間絶縁膜２０２は浮遊ゲート２０３の側面において膜厚の厚い領域２２０が形成され，浮遊ゲート２０３のエッジにおいて角の丸まり２２１が形成されている。この領域では絶縁膜厚が厚く，浮遊ゲートの角が丸まるため電界集中が緩和される。従って，
浮遊ゲート２０３と制御ゲート２０４
【００１２】続いて，［図４］に示すように，Ｐ型シリコン基板２００表面に，厚さ１０ｎｍの熱酸化膜２０１を形成する。さらに，ＣＶＤ法（化学的気層堆積法）を用いて全面に
５×１０
19
〜２×１０
20
ｃｍ
-3
程度リンがドープされたポリシリコン膜２０３を２００ｎｍ堆積する
 　 
　（イ）　周知例４：特開平７−７４２７２号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開平７−７４２７２号公報には，「不揮発性メモリセル及びその製造方法」（発明の名称）に関して，図６とともに，以下の記載がある。
 
　　ａ　「【００４９】次に，図６（ａ）及び同図（ｂ）に示すように，非結晶シリコン膜１２の上に膜厚ｔ１３が１５ｎｍ程度の酸化膜１３をＣＶＤ法で形成した（工程ａ４）後，非結晶シリコン膜１２に対して，ヒ素イオンを注入する（工程ａ５）。注入エネルギーは，ヒ素イオンがトンネル酸化膜
３に達しないように設定し，注入量は後述する
浮遊ゲート４の完成時の平均濃度が３×１０
19
〜３×１０
20
／ｃｍ
3
程度になる様に設定す
　
（３）　判断についてのまとめ  
　以上検討したとおり，本願発明は，周知技術を勘案することにより，引用発明に基づいて，当業者が容易に発明をすることができたものである。  
 　したがって，本願発明は特許法２９条２項の規定により特許を受けることができない。
 　  
 ５　むすび  
 　以上のとおり，本願の請求項１に係る発明は特許法第２９条第２項の規定により特許を受けることができないものであるから，他の請求項に係る発明について検討するまでもなく，本願は拒絶をすべきものである。  
 　  
 　よって，結論のとおり審決する。