【事件の表示】
　特願２００６−９３５７８「低電圧用の半導体メモリ装置」拒絶査定不服審判事件〔平成１８年１０月１９日出願公開、特開２００６−２８７２２５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１８年３月３０日（パリ条約に基づく優先権主張　２００５年３月３１日、大韓民国）の特許出願であって、平成２３年１２月２日付けの拒絶理由通知に対して平成２４年３月５日に意見書及び手続補正書が提出されたが、同年３月１６日付けで拒絶査定がなされた。
　それに対して、同年７月１９日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年１２月１７日付けで審尋がなされ、平成２５年３月１５日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２４年７月１９日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２４年７月１９日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜２１を補正して、補正後の特許請求の範囲の請求項１〜２１とするものであり、補正前後の請求項１は各々次のとおりである。
　
（補正前）
　「【請求項１】
　折り返しビットライン構造を有し、電源電圧と接地電圧とが印加されて動作する半導体メモリ装置において、
　複数備わったビットライン対のうち、選択された第１ビットラインまたは第１ビットラインバーにデータ信号を印加する第１セルアレイと、プリチャージ区間に前記第１セルアレイに備わった第１ビットラインと第１ビットラインバーの電圧レベルを等価化させるための第２導電型チャネルを有する第１プリチャージ用のＭＯＳトランジスタが配置された第１導電型の第１ウェルと、
　前記第１ビットラインと前記第１ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、第１導電型チャネルを有する第１センスアンプ用のＭＯＳトランジスタと、前記第１ビットライン及び前記第１ビットラインバーと前記センスアンプ用のＭＯＳトランジスタとを接続または分離するための第１導電型チャネルを有する第１接続用のＭＯＳトランジスタが配置された第２導電型の第１ウェルと、
　前記第１ビットラインと前記第１ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、第２導電型チャネルを有する第２センスアンプ用のＭＯＳトランジスタが配置された第１導電型の第２ウェルとを備えることを特徴とする半導体メモリ装置。」
　
（補正後）
　「【請求項１】
　折り返しビットライン構造を有し、電源電圧と接地電圧とが印加されて動作する半導体メモリ装置において、
　複数備わったビットライン対のうち、選択された第１ビットラインまたは第１ビットラインバーにデータ信号を印加する第１セルアレイと、プリチャージ区間に前記第１セルアレイに備わった第１ビットラインと第１ビットラインバーの電圧レベルを等価化させるための第２導電型チャネルを有する第１プリチャージ用のＭＯＳトランジスタが配置された第１導電型の第１ウェルと、
　前記第１ビットラインと前記第１ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、第１導電型チャネルを有する第１センスアンプ用のＭＯＳトランジスタと、前記第１ビットライン及び前記第１ビットラインバーと前記第１センスアンプ用のＭＯＳトランジスタとを接続または分離するための第１導電型チャネルを有する第１接続用の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタが配置された第２導電型の第１ウェルと、
　前記第１ビットラインと前記第１ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、第２導電型チャネルを有する第２センスアンプ用のＭＯＳトランジスタが配置された第１導電型の第２ウェルと、
を備え、
　前記第１導電型の第１ウェル及び第１導電型の第２ウェルと、前記第２導電型の第１ウェルとは、それぞれ互いに異なるバルク電圧を印加されることを特徴とする半導体メモリ装置。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「前記第１ビットラインと前記第１ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、第１導電型チャネルを有する第１センスアンプ用のＭＯＳトランジスタと、前記第１ビットライン及び前記第１ビットラインバーと前記センスアンプ用のＭＯＳトランジスタとを接続または分離するための第１導電型チャネルを有する第１接続用のＭＯＳトランジスタが配置された第２導電型の第１ウェルと、」を、「前記第１ビットラインと前記第１ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、第１導電型チャネルを有する第１センスアンプ用のＭＯＳトランジスタと、前記第１ビットライン及び前記第１ビットラインバーと前記第１センスアンプ用のＭＯＳトランジスタとを接続または分離するための第１導電型チャネルを有する第１接続用の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタが配置された第２導電型の第１ウェルと、」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項１の「前記第１ビットラインと前記第１ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、第２導電型チャネルを有する第２センスアンプ用のＭＯＳトランジスタが配置された第１導電型の第２ウェルとを備えること」を、「前記第１ビットラインと前記第１ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、第２導電型チャネルを有する第２センスアンプ用のＭＯＳトランジスタが配置された第１導電型の第２ウェルと、を備え、　前記第１導電型の第１ウェル及び第１導電型の第２ウェルと、前記第２導電型の第１ウェルとは、それぞれ互いに異なるバルク電圧を印加されること」と補正して、補正後の請求項１とすること。
　
（３）補正事項３
　補正前の請求項６の「記第２導電型の第１ウェルは、前記第２ビットライン及び前記第２ビットラインバーと前記第１及び第２センスアンプ用のＭＯＳトランジスタを接続または分離するための第１導電型チャネルを有する第２接続用のＭＯＳトランジスタが配置されること」を、「前記第２導電型の第１ウェルは、前記第２ビットライン及び前記第２ビットラインバーと前記第１及び第２センスアンプ用のＭＯＳトランジスタを接続または分離するための第１導電型チャネルを有する第２接続用の第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタが配置されること」と補正して、補正後の請求項６とすること。
　
（４）補正事項４
　補正前の請求項１３の「前記ビットラインセンスアンプをなすＭＯＳトランジスタのうち、第２導電型チャネルを有する第２センスアンプ用のＭＯＳトランジスタが配置された第４ウェルとを備えること」を、「前記ビットラインセンスアンプをなすＭＯＳトランジスタのうち、第２導電型チャネルを有する第２センスアンプ用のＭＯＳトランジスタが配置された第４ウェルと、を備え、　前記第１ウェルないし第４ウェルは、それぞれ互いに異なるバルク電圧を印加されること」と補正して、補正後の請求項１３とすること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の００９０段落等に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　また、補正事項１は、補正前の請求項１に係る発明の発明特定事項である「第１接続用のＭＯＳトランジスタ」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２により補正された部分は、当初明細書の０１９６段落等に記載されているものと認められるから、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項２は、補正前の請求項１に係る発明の発明特定事項である「第１導電型の第１ウェル」、「第１導電型の第２ウェル」及び「第２導電型の第１ウェル」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項２は、特許法第１７条の２第４項に規定する要件を満たす。
　
（３）補正事項３について
　補正事項３により補正された部分は、当初明細書の０１８８段落等に記載されているものと認められるから、補正事項３は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項３は、補正前の請求項６に係る発明の発明特定事項である「第２接続用のＭＯＳトランジスタ」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項３は、特許法第１７条の２第４項に規定する要件を満たす。
　
（４）補正事項４について
　補正事項４により補正された部分は、当初明細書の０１９６段落等に記載されているものと認められるから、補正事項４は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項４は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項４は、補正前の請求項１３に係る発明の発明特定事項である「第１ウェル」ないし「第４ウェル」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項４は、特許法第１７条の２第４項に規定する要件を満たす。
　
（５）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件についての検討
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜２１に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜２１に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される上記１．の「（補正後）」の箇所に記載したとおりのものであって、再掲すると次のとおりである。
　
　「【請求項１】
　折り返しビットライン構造を有し、電源電圧と接地電圧とが印加されて動作する半導体メモリ装置において、
　複数備わったビットライン対のうち、選択された第１ビットラインまたは第１ビットラインバーにデータ信号を印加する第１セルアレイと、プリチャージ区間に前記第１セルアレイに備わった第１ビットラインと第１ビットラインバーの電圧レベルを等価化させるための第２導電型チャネルを有する第１プリチャージ用のＭＯＳトランジスタが配置された第１導電型の第１ウェルと、
　前記第１ビットラインと前記第１ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、第１導電型チャネルを有する第１センスアンプ用のＭＯＳトランジスタと、前記第１ビットライン及び前記第１ビットラインバーと前記第１センスアンプ用のＭＯＳトランジスタとを接続または分離するための第１導電型チャネルを有する第１接続用の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタが配置された第２導電型の第１ウェルと、
　前記第１ビットラインと前記第１ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、第２導電型チャネルを有する第２センスアンプ用のＭＯＳトランジスタが配置された第１導電型の第２ウェルと、
を備え、
　前記第１導電型の第１ウェル及び第１導電型の第２ウェルと、前記第２導電型の第１ウェルとは、それぞれ互いに異なるバルク電圧を印加されることを特徴とする半導体メモリ装置。」
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２０００−７７６２８号公報（以下「引用例」という。）には、図１〜１３とともに次の記載がある（ここにおいて、下線は当合議体が付与したものである。以下同じ。）。
　
ａ．「【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置のウェル構造に関する
【０００２】
【従来の技術】
半導体記憶装置、例えばＤＲＡＭのメモリセルアレイは通常、複数のブロック又はサブセルアレイに分割され、それぞれのサブセルアレイに複数のメモリセルが配列形成される。隣接する２個のサブセルアレイの間にそれぞれ１個のセンスアンプを挿入して構成された共有センスアンプ方式のＤＲＡＭでは、各々２個の隣接するサブセルアレイのビット線に対して共有センスアンプが選択的に接続される。この種のＤＲＡＭにおいて、隣接する２個のサブセルアレイの間にあってセンスアンプ回路を主体とする回路が形成される領域を以下の説明ではセンスアンプ回路領域という。図１は、その様な従来のＤＲＡＭのセンスアンプ回路領域のウェル構造を示している。図において、ビット線方向に隣接する二つのサブセルアレイＭＣＡ１，ＭＣＡ２は、ｐ型シリコン基板Ｐｓｕｂに形成されたｐ型ウェルＰＷＣ１，ＰＷＣ２中に形成される
【０００３】
ｐ型ウェルＰＷＣ１，ＰＷＣ２の分離のためにｎ型ウェルＮＷＢ１，ＮＷＢ２が設けられる理由は、一般にサブセルアレイＭＣＡ１，ＭＣＡ２が形成されるｐ型ウェルＰＷＣ１，ＰＷＣ２と、センスアンプ回路領域ＳＡのｐ型ウェルＰＷ１，ＰＷ２とを異なる電位に設定する必要があるためである。具体的には、前者は、電荷保持特性の改善やメモリセル接合容量低減のために一般に負電位に設定され、後者は接地電位とされる
　
ｂ．「【０００５】
【発明が解決しようとする課題】このように、従来の半導体記憶装置では、個々のサブセルアレイ領域のｐ型ウェルを他のｐ型ウェルから分離するために用いられる複数のｎ型ウェルには素子が形成されないため、その面積が無駄になる。特にメモリセルアレイの分割数が多くなる程、ウェル分離に要する面積が大きくなり、これがチップ面積の有効利用を妨げている。この発明は、上記事情を考慮してなされたもので、ウェル構造を単純化すると共に、チップ面積の有効利用を可能とした半導体記憶装置を提供することを目的とする。」
　
ｃ．「【０００９】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。なお、ここでは半導体記憶装置としてＤＲＡＭを挙げて説明するが、本発明の適用はこれに限られない。図３は、この発明が適用されるＤＲＡＭの要部ブロック構成を示している。ＤＲＡＭは、メモリセルアレイ１、外部アドレスＡＤＲを取り込むアドレスバッファ２、取り込んだアドレスをデコードしてワード線及びビット線選択を行うロウデコーダ３及びカラムデコーダ４、メモリセルデータを外部入出力端子Ｉ／Ｏに取り出すためのデータバッファ５を有する。図示のようにメモリセルアレイ１は、複数のサブセルアレイＭＣＡ１，ＭＣＡ２，…，ＭＣＡｎに分割されている。この実施の形態のＤＲＡＭは共有センスアンプ方式であって、各サブセルアレイＭＣＡの間がセンスアンプ回路領域ＳＡとなる。図４〜図６は、図３のメモリセルアレイ１におけるビット線方向に隣接する二つのサブセルアレイイＭＣＡ１，ＭＣＡ２とこれらの間のセンスアンプ回路領域ＳＡの部分（図３に破線で示す領域Ａ）に着目したビット線方向のウェル断面構造の３つの例を示している。なお以下の実施の形態は全て、一導電型としてｐ型、反対導電型としてｎ型を用いている
【００１０】
図４は、ｎ型シリコン基板Ｎｓｕｂを用いて、第１，第２のサブセルアレイＭＣＡ１，ＭＣＡ２の領域にそれぞれ、第１，第２のｐ型ウェルＰＷＣ１，ＰＷＣ２が形成されている。これらのｐ型ウェルＰＷＣ１，ＰＷＣ２の間のセンスアンプ回路領域ＳＡには、ｐ型ウェルＰＷＣ１，ＰＷＣ２とは分離された第３のｐ型ウェルＰＷ１と、これらのｐ型ウェルＰＷＣ１，ＰＷＣ２，ＰＷ１の間に配置された第１及び第２のｎ型ウェルＮＷＢ１，ＮＷＢ２とが夫々ほぼ同じ深さのウエルとして形成されている
　
ｄ．「【００１１】
図７は、以上のようなＰ型のサブセルアレイ領域ＰＷＣ１，ＰＷＣ２の間にビット線方向に順次配置された図４乃至図６に示したＮ型−Ｐ型−Ｎ型のウェル構造を持つセンスアンプ回路領域ＳＡに形成される具体的な回路構成を示している。これらのウエルの配置順序は、図４−図６に示した通りすべて同じであるから、以下の説明はこれらのいずれのウエル構成にも適用できる。サブセルアレイＭＣＡ１，ＭＣＡ２の構成は、従来と同様である。センスアンプ回路は、ｐ型ウェルＰＷ１に配置されたＮＭＯＳセンスアンプＮＳＡと、これに隣接してｎ型ウェルＮＷＢ１に配置されたＰＭＯＳセンスアンプＰＳＡとから構成されている。ＮＭＯＳセンスアンプＮＳＡは、二つのＮＭＯＳトランジスタＱ５，Ｑ６により構成されたフリップフロップ型センスアンプである。ＮＭＯＳトランジスタＱ５，Ｑ６のソースは共通に活性化信号線ＶｂＳＡＮに接続され、ドレインはそれぞれビット線ＢＬ１２，ｂＢＬ１２に接続され、ゲートはそれぞれビット線ｂＢＬ１２，ＢＬ１２に接続されている。ＰＭＯＳセンスアンプＰＳＡは、二つのＰＭＯＳトランジスタＱ３，Ｑ４により構成されたフリップフロップ型センスアンプである。ＰＭＯＳトランジスタＱ３，Ｑ４のソースは共通に活性化信号線ＶＳＡＰに接続され、ドレインはそれぞれビット線ＢＬ１２，ｂＢＬ１２に接続され、ゲートはそれぞれビット線ｂＢＬ１２，ＢＬ１２に接続されている
【００１２】
ビット線イコライズ回路ＥＱＬは、二つのプリチャージ用ＰＭＯＳトランジスタＱ１０，Ｑ１１と、イコラズ用ＰＭＯＳトランジスタＱ９により構成されて、ｎ型ウェルＮＷＢ２に配置されている。プリチャージ用ＰＭＯＳトランジスタＱ１０，Ｑ１１のソースは共通にプリチャージ用電源線ＶＢＬに接続され、ドレインはそれぞれビット線ＢＬ１２，ｂＢＬ１２に接続され、ゲートは共通にイコライズ信号線ＶＥＱＬに接続されている。イコライズ用ＰＭＯＳトランジスタＱ９は、ゲートがイコライズ信号線ＶＥＱＬに接続されて、ビット線ＢＬ１２，ｂＢＬ１２間を短絡するように設けられている。左側のｎ型ウェルＮＷＢ１のＰＭＯＳセンスアンプＰＳＡの外側（即ちサブセルアレイＭＣＡ１に近い側）に、サブセルアレイＭＣＡ１とセンスアンプ回路ＰＳＡ、ＮＳＡの接続、非接続を切り替えるための切り替えスイッチ回路Ｐｈｉｔ１が配置されている。即ち、切り替えスイッチ回路Ｐｈｉｔ１は、サブセルアレイＭＣＡ１内のビット線ＢＬ１，ｂＢＬ１とセンスアンプ回路領域ＳＡ内のヒット線ＢＬ１２，ｂＢＬ１２の間に介挿されたＰＭＯＳトランジスタＱ２，Ｑ１により構成されている。これらＰＭＯＳトランジスタＱ２，Ｑ１のゲートは共通に切り替え制御線ＶＰＴ１に接続され、同時にオンオフ制御される
【００１３】
右側のｎ型ウェルＮＷＢ２のビット線イコライズ回路ＥＱＬの外側（即ちサブセルアレイＭＣＡ２に近い側）には同様に、サブセルアレイＭＣＡ２とセンスアンプ回路ＰＳＡ、ＮＳＡの接続、非接続を切り替えるための切り替えスイッチ回路Ｐｈｉｔ２が配置されている。この切り替えスイッチ回路Ｐｈｉｔ２は、サブセルアレイＭＣＡ２内のビット線ＢＬ２，ｂＢＬ２とセンスアンプ回路領域ＳＡ内のビット線ＢＬ１２，ｂＢＬ１２の間に介挿されたＰＭＯＳトランジスタＱ１２，Ｑ１３により構成されている。これらＰＭＯＳトランジスタＱ１２，Ｑ１３のゲートは共通に切り替え制御線ＶＰＴ２に接続される。サブセルアレイＭＣＡ１又はＭＣＡ２からセンスアンプのビット線ＢＬ１２，ｂＢＬ１２に読み出されたビット線データをデータ線ＤＱ，ｂＤＱに取り出すカラム選択ゲート（データ線トランスファゲート）ＤＱＧは、ｐ型ウェルＰＷ１に配置されている。このカラム選択ゲートＤＱＧは、ソース、ドレインの一方がそれぞれビット線ＢＬ１２，ｂＢＬ１２に接続され、他方がそれぞれデータ線ＤＱ，ｂＤＱに接続され、ゲートが共通にカラム選択線ＣＳＬにより駆動されるＮＭＯＳトランジスタＱ７，Ｑ８により構成される
　
ｅ．「【００１８】なお図９の構成において、ＰＭＯＳセンスアンプＰＳＡとプリチャージ回路ＰＲＣＨの入れ替えが可能である。図１０は、図９の実施の形態に対して、プリチャージ回路ＰＲＣＨの部分に、図８の実施の形態と同様に電流制限用ＰＭＯＳトランジスタＱ１４を付加した実施の形態である。図９、図１０の実施の形態では、ＮＭＯＳトランジスタＱ９と、ＰＭＯＳトランジスタＱ１０，Ｑ１１とを同時にオン，オフ制御するために、信号線ＶＥＱＬＮと信号線ＶＥＱＮＰとに同時に制御信号を与えるほかは図７の実施の形態と同じであるから、これ以上の説明は省略する。また、ここまでの実施の形態では、センスアンプ回路領域ＳＡに、切り替えスイッチ回路Ｐｈｉｔ１，Ｐｈｉｔ２に挟まれた状態で一つのビット線イコライズ回路ＥＱＬを設けている。しかし、切り替えスイッチ回路Ｐｈｉｔ１，Ｐｈｉｔ２がデータセンス時のみオンとなるノーマリ・オフのモードで制御される場合には、切り替えスイッチ回路Ｐｈｉｔ１，Ｐｈｉｔ２の外側、即ち切り替えスイッチ回路Ｐｈｉｔ１，Ｐｈｉｔ２と、これらに対応するサブセルアレイＭＣＡ１，ＭＣＡ２との間にも、それぞれビット線イコライズ回路を設けることが必要であり、合計３個になる。
【００１９】
図１１は、その様な実施の形態を示している。即ち、図７の実施の形態と同様に、切り替えスイッチ回路Ｐｈｉｔ１，Ｐｈｉｔ２の間に位置するように、第１のビット線イコライズ回路ＥＱＬ１がｎ型ウェルＮＷＢ２に配置される。左側のｎ型ウェルＮＷＢ１の切り替えスイッチ回路Ｐｈｉｔ１の外側には、第２のビット線イコライズ回路ＥＱＬ２が配置される。更に、右側のｎ型ウェルＮＷＢ２の切り替えスイッチ回路Ｐｈｉｔ２の外側にも、第３のビット線イコライズ回路ＥＱＬ３が配置される。図１１の実施の形態において、例えばサブセルアレイＭＣＡ１からデータを読み出す場合には、切り替えスイッチＰｈｉｔ１，Ｐｈｉｔ２がノーマリ・オフであるから、３個のイコライズ回路ＥＱＬ１−ＥＱＬ３がともに駆動され、すべてのビット線の電位がイコライズされる。この状態でワード線ＷＬ１又はＷＬ２に読み出し信号が供給され、同時に切り替え回路Ｐｈｉｔ１がオンになると、メモリセルＭＣ１又はＭＣ２から読み出されたデータがセンスアンプ回路ＰＳＡ，ＮＳＡに供給されて増幅される
【００２０】
図１２（ａ）、１２（ｂ）はそれぞれ、図１１の実施の形態におけるｎ型ウェルＮＷＢ１，ＮＷＢ２内の具体回路構成を示している。基本的には図７の実施の形態と同様である。第２のビット線イコライズ回路ＥＱＬ２は、プリチャージ用ＰＭＯＳトランジスタＱ１６，Ｑ１７とイコライズ用ＰＭＯＳトランジスタＱ１５により構成される。第３のビット線イコライズ回路ＥＱＬ３も同様に、プリチャージ用ＰＭＯＳトランジスタＱ２０，Ｑ２１とイコライズ用ＰＭＯＳトランジスタＱ１９により構成される
　
（２−２）ここにおいて、００１９段落及び００２０段落並びに図１１及び１２に記載された実施の形態に係るウェル構造を備えた半導体記憶装置（以下「引用例の半導体記憶装置」という。）に注目する。
　他の実施の形態について記載された図４、７及び１０等の記載も参照しつつ、００１９段落及び００２０段落の記載並びに図１１及び１２の記載をみると、引用例の半導体記憶装置は、次の構成を備えているものと認められる。
　
ａ．ビット線ＢＬ１及びｂＢＬ１を備えたサブセルアレイＭＣＡ１、並びにビット線ＢＬ２及びｂＢＬ２を備えたサブセルアレイＭＣＡ２を備えている。
　
ｂ．ビット線ＢＬ１及びｂＢＬ１に、ＰＭＯＳトランジスタＱ１５〜Ｑ１７から構成される第２のビット線イコライズ回路ＥＱＬ２、並びにＰＭＯＳトランジスタＱ１及びＱ２から構成される切り替えスイッチ回路Ｐｈｉｔ１の一端が接続されており、ビット線ＢＬ２及びｂＢＬ２に、ＰＭＯＳトランジスタＱ１９〜Ｑ２１から構成される第３のビット線イコライズ回路ＥＱＬ３、並びにＰＭＯＳトランジスタＱ１２及びＱ１３から構成される切り替えスイッチ回路Ｐｈｉｔ２の一端が接続されている。
　
ｃ．切り替えスイッチ回路Ｐｈｉｔ１及びＰｈｉｔ２の他端に、ＰＭＯＳトランジスタＱ３及びＱ４から構成されるセンスアンプ回路ＰＳＡ、ＮＭＯＳトランジスタＱ５及びＱ６から構成されるセンスアンプ回路ＮＳＡ、ＮＭＯＳトランジスタＱ７及びＱ８から構成されるカラム選択ゲートＤＱＧ、並びにＰＭＯＳトランジスタＱ９〜１１から構成される第１のビット線イコライズ回路ＥＱＬ１が接続されている。
　
ｄ．サブセルアレイＭＣＡ１は、第１のｐ型ウェルＰＷＣ１に配置され、第２のビット線イコライズ回路ＥＱＬ２、切り替えスイッチ回路Ｐｈｉｔ１及びセンスアンプ回路ＰＳＡは、第１のｐ型ウェルＰＷＣ１と隣接する第１のｎ型ウェルＮＷＢ１に配置され、センスアンプ回路ＮＳＡ及びカラム選択ゲートＤＱＧは、第１のｎ型ウェルＮＷＢ１と隣接する第３のｐ型ウェルＰＷ１に配置され、第１のビット線イコライズ回路ＥＱＬ１、切り替えスイッチ回路Ｐｈｉｔ２及び第３のビット線イコライズ回路ＥＱＬ３は、第３のｐ型ウェルＰＷ１と隣接する第２のｎ型ウェルＮＷＢ２に配置され、サブセルアレイＭＣＡ２は、第２のｎ型ウェルＮＷＢ２と隣接する第２のｐ型ウェルＰＷＣ２に配置されている。
　
（２−３）そして、引用例においては、「Ｐ型」、「Ｎ型」を表す符号として、「ＰＭＯＳトランジスタ」、「ｐ型ウェル」のように、大文字と小文字の両方が用いられていて紛らわしいので、これを大文字（「Ｐ」及び「Ｎ」）に統一して記述することにすると、引用例には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「ビット線ＢＬ１及びｂＢＬ１を備えたサブセルアレイＭＣＡ１、並びにビット線ＢＬ２及びｂＢＬ２を備えたサブセルアレイＭＣＡ２とを備えた半導体記憶装置において、
　ビット線ＢＬ１及びｂＢＬ１に接続された、ＰＭＯＳトランジスタＱ１５〜Ｑ１７から構成される第２のビット線イコライズ回路ＥＱＬ２、並びにビット線ＢＬ１及びｂＢＬ１に一端が接続された、ＰＭＯＳトランジスタＱ１及びＱ２から構成される切り替えスイッチ回路Ｐｈｉｔ１と、
　ビット線ＢＬ２及びｂＢＬ２に接続された、ＰＭＯＳトランジスタＱ１９〜Ｑ２１から構成される第３のビット線イコライズ回路ＥＱＬ３、並びにビット線ＢＬ２及びｂＢＬ２に一端が接続された、ＰＭＯＳトランジスタＱ１２及びＱ１３から構成される切り替えスイッチ回路Ｐｈｉｔ２と、
　切り替えスイッチ回路Ｐｈｉｔ１及びＰｈｉｔ２の他端に接続された、ＰＭＯＳトランジスタＱ３及びＱ４から構成されるセンスアンプ回路ＰＳＡ、ＮＭＯＳトランジスタＱ５及びＱ６から構成されるセンスアンプ回路ＮＳＡ、ＮＭＯＳトランジスタＱ７及びＱ８から構成されるカラム選択ゲートＤＱＧ、並びにＰＭＯＳトランジスタＱ９〜１１から構成される第１のビット線イコライズ回路ＥＱＬ１と、
　を備え、
　サブセルアレイＭＣＡ１は、第１のＰ型ウェルＰＷＣ１に配置され、第２のビット線イコライズ回路ＥＱＬ２、切り替えスイッチ回路Ｐｈｉｔ１及びセンスアンプ回路ＰＳＡは、第１のＰ型ウェルＰＷＣ１と隣接する第１のＮ型ウェルＮＷＢ１に配置され、センスアンプ回路ＮＳＡ及びカラム選択ゲートＤＱＧは、第１のＮ型ウェルＮＷＢ１と隣接する第３のＰ型ウェルＰＷ１に配置され、第１のビット線イコライズ回路ＥＱＬ１、切り替えスイッチ回路Ｐｈｉｔ２及び第３のビット線イコライズ回路ＥＱＬ３は、第３のＰ型ウェルＰＷ１と隣接する第２のＮ型ウェルＮＷＢ２に配置され、サブセルアレイＭＣＡ２は、第２のＮ型ウェルＮＷＢ２と隣接する第２のＰ型ウェルＰＷＣ２に配置されている半導体記憶装置。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明「半導体記憶装置」は、補正発明の「半導体メモリ装置」に相当する。
　そして、引用発明の「半導体記憶装置」は、各「サブセルアレイ」が「ビット線ＢＬ１及びｂＢＬ１」という２個のビット線を備える構造となっているから、引用発明の「半導体記憶装置」が、補正発明の「半導体メモリ装置」と同様に、「折り返しビットライン構造」を有していることは明らかである。
　したがって、補正発明と引用発明とは、「『折り返しビットライン構造を有』する『半導体メモリ装置』」である点で一致する。
　
（３−２）引用発明の「ビット線ＢＬ１」、「『ビット線』『ｂＢＬ１』」、「サブセルアレイＭＣＡ１」は、各々補正発明の「第１ビットライン」、「第１ビットラインバー」、「第１セルアレイ」に相当する。
　また、引用発明の「Ｐ型」、「Ｎ型」は、各々補正発明の「第１導電型」、「第２導電型」に相当する。
　さらに、引用発明において、「サブセルアレイＭＣＡ１」が、選択された「ビット線ＢＬ１」又は「『ビット線』『ｂＢＬ１』」にデータ信号を印加する機能を有することは、当業者にとって自明である。
　そして、引用発明においては、「サブセルアレイＭＣＡ１」は、「第１のＰ型ウェルＰＷＣ１に配置され」る構成となっているから、引用発明の「第１のＰ型ウェルＰＷＣ１」は、補正発明の「第１導電型の第１ウェル」に相当する。
　したがって、補正発明と引用発明とは、「『複数備わったビットライン対のうち、選択された第１ビットラインまたは第１ビットラインバーにデータ信号を印加する第１セルアレイ』『が配置された第１導電型の第１ウェル』」を備える点で一致する。
　
（３−３）引用発明の「第２のビット線イコライズ回路ＥＱＬ２」に含まれる「ＰＭＯＳトランジスタＱ１５」が、プリチャージ区間に「ビット線ＢＬ１」と「『ビット線』『ｂＢＬ１』」の電圧レベルを等価化する機能を有することは当業者にとって自明である。
　したがって、引用発明の「ＰＭＯＳトランジスタＱ１５」は、補正発明の「『プリチャージ区間に前記第１セルアレイに備わった第１ビットラインと第１ビットラインバーの電圧レベルを等価化させるための』『第１プリチャージ用のＭＯＳトランジスタ』」に相当する。
　
（３−４）引用発明の「センスアンプ回路ＰＳＡ」と「センスアンプ回路ＮＳＡ」とが共同して、「ビット線ＢＬ２」と「『ビット線』『ｂＢＬ２』」とに印加された信号の差を感知及び増幅するセンスアンプとして機能していることは、当業者にとって明らかである。
　したがって、引用発明の「センスアンプ回路ＰＳＡ」を構成する「ＰＭＯＳトランジスタＱ３及びＱ４」は、補正発明の「前記第１ビットラインと前記第１ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、第１導電型チャネルを有する第１センスアンプ用のＭＯＳトランジスタ」に相当する。
　また、引用発明の「ビット線ＢＬ１及びｂＢＬ１に一端が接続された、ＰＭＯＳトランジスタＱ１及びＱ２から構成される切り替えスイッチ回路Ｐｈｉｔ１」が、「ビット線ＢＬ１及びｂＢＬ１」と「センスアンプ回路ＰＳＡ」を構成する「ＰＭＯＳトランジスタＱ３及びＱ４」とを分離する機能を有していることは明らかであるから、引用発明の「切り替えスイッチ回路Ｐｈｉｔ１」を構成する「ＰＭＯＳトランジスタＱ１及びＱ２」は、補正発明の「前記第１ビットライン及び前記第１ビットラインバーと前記第１センスアンプ用のＭＯＳトランジスタとを接続または分離するための第１導電型チャネルを有する第１接続用の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタ」に相当する。
　そして、引用発明においては、「切り替えスイッチ回路Ｐｈｉｔ１及びセンスアンプ回路ＰＳＡは、第１のＰ型ウェルＰＷＣ１と隣接する第１のＮ型ウェルＮＷＢ１に配置され」る構成となっているから、引用発明の「第１のＮ型ウェルＮＷＢ１」は、補正発明の「第２導電型の第１ウェル」に相当する。
　したがって、補正発明と引用発明とは、「前記第１ビットラインと前記第１ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、第１導電型チャネルを有する第１センスアンプ用のＭＯＳトランジスタと、前記第１ビットライン及び前記第１ビットラインバーと前記第１センスアンプ用のＭＯＳトランジスタとを接続または分離するための第１導電型チャネルを有する第１接続用の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタが配置された第２導電型の第１ウェル」を備えている点で一致する。
　
（３−５）引用発明の「センスアンプ回路ＮＳＡ」を構成する「ＮＭＯＳトランジスタＱ５及びＱ６」は、補正発明の「前記第１ビットラインと前記第１ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、第２導電型チャネルを有する第２センスアンプ用のＭＯＳトランジスタ」に相当する。
　そして、引用発明においては、「センスアンプ回路ＮＳＡ」は、「第１のＮ型ウェルＮＷＢ１と隣接する第３のＰ型ウェルＰＷ１に配置され」る構成となっているから、引用発明の「第３のＰ型ウェルＰＷ１」は、補正発明の「第１導電型の第２ウェル」に相当する。
　したがって、補正発明と引用発明とは、「前記第１ビットラインと前記第１ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、第２導電型チャネルを有する第２センスアンプ用のＭＯＳトランジスタが配置された第１導電型の第２ウェル」を備えている点で一致する。
　
（３−６）以上の点を総合すると、補正発明と引用発明とは、
　
　「折り返しビットライン構造を有する半導体メモリ装置において、
　複数備わったビットライン対のうち、選択された第１ビットラインまたは第１ビットラインバーにデータ信号を印加する第１セルアレイが配置された第１導電型の第１ウェルと、
　プリチャージ区間に前記第１セルアレイに備わった第１ビットラインと第１ビットラインバーの電圧レベルを等価化させるための第１プリチャージ用のＭＯＳトランジスタと、
　前記第１ビットラインと前記第１ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、第１導電型チャネルを有する第１センスアンプ用のＭＯＳトランジスタと、前記第１ビットライン及び前記第１ビットラインバーと前記第１センスアンプ用のＭＯＳトランジスタとを接続または分離するための第１導電型チャネルを有する第１接続用の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタが配置された第２導電型の第１ウェルと、
　前記第１ビットラインと前記第１ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、第２導電型チャネルを有する第２センスアンプ用のＭＯＳトランジスタが配置された第１導電型の第２ウェルと、
を備え、
　ることを特徴とする半導体メモリ装置。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　補正発明は、「電源電圧と接地電圧とが印加されて動作する」ものであるのに対して、引用発明は、そのような構成が特定されていない点。
　
（相違点２）
　補正発明は、「第１プリチャージ用のＭＯＳトランジスタ」が、「第２導電型チャネルを有する」ものであり、「第１導電型の第１ウェル」に配置されているのに対して、引用発明は、補正発明の「第１プリチャージ用のＭＯＳトランジスタ」に相当する「ＰＭＯＳトランジスタＱ１５」が、「ＰＭＯＳトランジスタ」すなわち、「第１導電型チャネル」を有するものであり、補正発明の「第２導電型の第１ウェル」に相当する「第１のＮ型ウェルＮＷＢ１」に配置されている点。
　
（相違点３）
　補正発明は、「前記第１導電型の第１ウェル及び第１導電型の第２ウェルと、前記第２導電型の第１ウェルとは、それぞれ互いに異なるバルク電圧を印加される」ものであるのに対して、引用発明は、「第１のＰ型ウェルＰＷＣ１」、「第３のＰ型ウェルＰＷ１」及び「第１のＮ型ウェルＮＷＢ１」に印加されるバルク電圧について特定されていない点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
（４−１−１）一般に、半導体メモリ装置を、電源電圧と接地電圧とが印加されて動作する構成とすることは、例えば、下記周知例１にも記載されているように、当業者において常とう的に用いられている周知技術である。
　
ａ．周知例１：特開２００１−４３６８１号公報
　上記周知例１には、図２とともに次の記載がある。
　
　「【０００９】
図２は、半導体メモリ（ＤＲＡＭ）の部分回路図である。
（途中略）
【００１１】
上記半導体メモリ（ＤＲＡＭ）１０には、外部から電源電圧Ｖｃｃと接地電圧Ｖｓｓが供給される。一例として電源電圧Ｖｃｃは、２±０．２Ｖが用いられている
　
　上記記載から、上記周知例１には、外部から電源電圧Ｖｃｃと接地電圧Ｖｓｓが供給されて動作する半導体メモリ（ＤＲＡＭ）が記載されているものと認められる。
　
（４−１−２）したがって、上記周知技術に鑑みれば、引用発明に接した当業者にとって、引用発明に係る「半導体記憶装置」を、補正発明のように「電源電圧と接地電圧とが印加されて動作する」構成とすることは、容易になし得たことである。
　よって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
（４−２−１）一般に、半導体メモリ装置において、プリチャージにおける等価化回路をＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのどちらで構成するかは、当業者が適宜選択し得る設計的事項であり、プリチャージにおける等価化回路をＮＭＯＳトランジスタで構成することは、例えば下記周知例２にも記載されているように、当業者における周知技術である。
　
ａ．周知例２：特開平５−８９６６７号公報
　上記周知例２には、図１〜３、５及び６とともに次の記載がある。
　
　「【００１１】
図２は、従来技術で周知の図１のランダム・アクセス・メモリの一部の概略図である
等化ブロック２４は、参照番号２４が当てられた一つのＮチャンネル・トランジスタとして示されている
　「【００２３】
図６は、本発明の第３実施例による図３のダイナミック・ランダム・アクセス・メモリの一部の概略図である
　
　ここにおいて、図６の「等化ブロック２４」を構成する「一つのＮチャンネル・トランジスタ」が、補正発明の「第１プリチャージ用のＭＯＳトランジスタ」や、引用発明の「ＰＭＯＳトランジスタＱ１５」と同様に、プリチャージにおける等価化回路として機能していることは明らかであるから、上記周知例２には、プリチャージにおける等価化回路をＮＭＯＳトランジスタで構成することが記載されているものと認められる。
　
（４−２−２）したがって、上記周知技術に鑑みれば、引用発明において、「ＰＭＯＳトランジスタＱ１５」をＮＭＯＳトランジスタで構成すること、すなわち、補正発明のように、「第１プリチャージ用のＭＯＳトランジスタ」が、「第２導電型チャネルを有する」ものとすることは、当業者が適宜なし得たことである。
　そして、一般に、ＮＭＯＳトランジスタは、Ｎ型ウェルではなくＰ型ウェルに形成する必要があることは当業者の技術常識であるところ、引用発明においては、「ＰＭＯＳトランジスタＱ１５」が配置されている「第１のＮ型ウェルＮＷＢ１」と隣接して「第１のＰ型ウェルＰＷＣ１」が設けられているのであるから、引用発明において、「ＰＭＯＳトランジスタＱ１５」をＮＭＯＳトランジスタで構成するに当たり、当該ＮＭＯＳトランジスタを、「第１のＮ型ウェルＮＷＢ１」に換えて「第１のＰ型ウェルＰＷＣ１」に配置する構成とすること、すなわち、補正発明のように、「第１プリチャージ用のＭＯＳトランジスタ」が、「第２導電型チャネルを有する」ものであり、「第１導電型の第１ウェル」に配置される構成とすることは、当業者が当然になし得たことである。
　したがって、相違点２は、当業者が適宜なし得た範囲に含まれる程度のものである。
　
（４−３）相違点３について
（４−３−１）一般に、半導体集積回路において、Ｐ型ウェルには、接地電圧以下の電圧、又は接地電圧をわずかに上回る程度のバルク電圧を印加し、Ｎ型ウェルには、電源電圧以上の電圧、又は電源電圧をわずかに下回る程度のバルク電圧を印加しなければ、換言すれば、Ｐ型ウェルに印加するバルク電圧を、Ｎ型ウェルに印加するバルク電圧よりも低くしなければ、ウェルから各素子に電流が流れ込んでしまってうまく動作しないことは当業者の技術常識であるから、引用発明において、「第１のＰ型ウェルＰＷＣ１」及び「第３のＰ型ウェルＰＷ１」に印加するバルク電圧が、「第１のＮ型ウェルＮＷＢ１」に印加するバルク電圧よりも低いこと、すなわち、「第１のＰ型ウェルＰＷＣ１」及び「第３のＰ型ウェルＰＷ１」と、「第１のＮ型ウェルＮＷＢ１」には、異なるバルク電圧が印加されるものであることは、当業者にとって自明である。
　
（４−３−２）次に、「第１のＰ型ウェルＰＷＣ１」に印加されるバルク電圧と「第３のＰ型ウェルＰＷ１」に印加されるバルク電圧について検討する。
　引用例には、「従来の技術」の説明として、次の記載がある。
　
　「【０００３】ｐ型ウェルＰＷＣ１，ＰＷＣ２の分離のためにｎ型ウェルＮＷＢ１，ＮＷＢ２が設けられる理由は、一般にサブセルアレイＭＣＡ１，ＭＣＡ２が形成されるｐ型ウェルＰＷＣ１，ＰＷＣ２と、センスアンプ回路領域ＳＡのｐ型ウェルＰＷ１，ＰＷ２とを異なる電位に設定する必要があるためである。具体的には、前者は、電荷保持特性の改善やメモリセル接合容量低減のために一般に負電位に設定され、後者は接地電位とされる。」
　
（４−３−３）したがって、当該記載に基づけば、引用発明においても従来技術に係る半導体記憶装置と同様に、「第１のＰ型ウェルＰＷＣ１」には、負電位のバルク電圧が印加され、「第３のＰ型ウェルＰＷ１」には、接地電位のバルク電圧が印加されることを前提としていることが明らかであるから、引用発明において、「第１のＰ型ウェルＰＷＣ１」に印加されるバルク電圧と「第３のＰ型ウェルＰＷ１」に印加されるバルク電圧とは互いに異なるものと解される。
　また、仮に、引用発明において、「第１のＰ型ウェルＰＷＣ１」に印加されるバルク電圧と「第３のＰ型ウェルＰＷ１」に印加されるバルク電圧とが互いに異なるとまではいえなかったとしても、そのようにすることは、引用例の０００３段落の記載を参酌することにより、当業者が容易になし得たことである。
　以上のとおりであるから、相違点３は、実質的なものではないか、仮に実質的なものであったとしても、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−４）判断についてのまとめ
　補正発明と引用発明との間の相違点１〜３については以上であるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　以上のとおり、本件補正は、補正後の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２４年７月１９日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜２１に係る発明は、平成２４年３月５日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜２１に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２０００−７７６２８号公報（引用例）には、上記第２．４．（２）に記載されたとおりの事項及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、周知技術を勘案することにより引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、周知技術を勘案することにより引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。