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　特願２００８−２４３３１３「アナログ信号比較器」拒絶査定不服審判事件〔平成２１年　２月１９日出願公開、特開２００９−　３８８２１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１５年３月３日に出願された特願２００３−５６１７７号の一部を平成２０年９月２２日に新たな特許出願としたものであって，
　原審において，平成２３年１月１１日付けで拒絶理由が通知され，同年５月９日に上申書が提出され，同年５月１８日付けで拒絶査定となり，これに対し，同年１０月１３日に審判請求がなされ，
　当審において，平成２４年１２月１８日付けで拒絶理由が通知され，これに対して平成２５年２月２５日に手続補正書が提出されたものである。
　
　
第２　当審において通知した拒絶の理由
　平成２４年１２月１８日付けで当審により通知した拒絶理由は以下のとおりである。
「　　　　　　　　　　　　　　理　由
本件出願は，明細書及び図面の記載が下記の点で不備のため，特許法第３６条第４項第１号，第６項第１号及び第２号に規定する要件を満たしていない。
　
　　　　　　　　　　　　　　　　記
　
（１）発明の詳細な説明の【０００１】〜【０００８】の記載によれば，本願発明は，図８（Ａ）に記載されたアナログ式の比較器などに比べ，比較的簡易な回路かつ短時間で，アナログ信号の値を所定の値と比較することができるアナログ信号比較器を提供しようとするものである。
　ところが，図１に記載された実施例では，その波形を記載した図２も参照すれば，波形生成回路５１Ａと積分回路５２の出力であるＯＵＴ（１）とＯＵＴ（２）が，しきい値Ｖｓ（【００２１】では「Ｖｓ」，図２では「Ｓｓ」と記載されている。統一されたい。）をそれぞれ超えるまでの時間を比較しているから，そのためにはＯＵＴ（１）とＯＵＴ（２）がしきい値Ｖｓを超えたかどうかを判定せねばならず，ＯＵＴ（１）・ＯＵＴ（２）としきい値Ｖｓの電圧比較が必須となる。明細書にはそのための特別な電圧比較の構成について開示されていないことから，図８（Ａ）のような比較器の使用が自然であるが，その場合，この比較器による遅延（図８（Ｂ）の時間遅れＴｄ）が発生し，さらに，積分回路５２における積分時間も加算されるから，従来のアナログ式の比較器に比べて，より長い時間を比較動作に必要とすることになる。したがって，従来の比較器に比べ，短時間でアナログ信号の値を所定の値と比較するという本願の作用効果を奏するための構成について発明の詳細な説明に開示されているとは認められない。（ＯＵＴ（１）・ＯＵＴ（２）としきい値Ｖｓの電圧比較に図９のようなデジタル式の比較器を用いたとしても，Ａ／Ｄ変換に要する時間と積分時間が必要であるから同様である。）
　よって，発明の詳細な説明の記載は当業者が実施をできる程度に明確かつ十分に記載されたものではない。（釈明，もしくは取下げも含めて検討されたい。）（３６条４項１号）
　　　（・・・・中略・・・・）
　
　なお，請求人は平成２４年２月２１日に提出された手続補正書（請求の理由）の中で，比較回路として参考文献１，２のようなデジタル比較器を採用できると主張している。しかしながら。例えば参考文献２に記載されたものは，入力信号が「０」と「１」で表されたデジタル信号であるから，本願発明のように積分回路のアナログ出力を比較するには別途ＡＤ変換器が必要となり，高速動作は不可能ではないのか。釈明されたい。（以下略）」
　
　
第３　記載不備について
１　本願明細書等の記載
　本願の特許請求の範囲，明細書及び図面（以下「本願明細書等」という。）の記載は，平成２５年２月２５日付けの手続補正で補正された記載を含め，願書に添付された本願明細書等に記載されているとおりであるが，特に，以下のとおり記載されている。
　
（ａ）特許請求の範囲
「【請求項１】
　所定時間経過後にしきい値を超える基準信号を生成する波形生成回路と，
　アナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する積分回路と，
　前記波形生成回路からの前記基準信号と，前記積分回路からのアナログ積分信号とを入力し，前記波形生成回路からの前記基準信号が所定値に達するまでの時間と前記積分回路からのアナログ積分信号が所定値に達するまでの時間とを比較する比較回路と，
を備えたことを特徴とするアナログ信号比較器。
　　【請求項２】
　前記波形生成回路は，アナログ信号を入力し当該アナログ信号を所定立ち上がり勾配の前記基準信号に変換して出力することを特徴とする請求項１に記載のアナログ信号比較器。
　　【請求項３】
　所定時間経過後にしきい値を超える基準信号を生成する波形生成回路と，
　共通のアナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する，動作レンジが段階的に異なる第１〜第ｍ（ｍは２以上の整数）の積分回路と，
　前記波形生成回路からの前記基準信号と，前記第１〜第ｍの積分回路からのアナログ積分信号とを入力し，前記波形生成回路からの前記基準信号が所定値に達するまでの時間と，前記第１〜第ｍの積分回路からのアナログ積分信号の値が所定値に達するまでの時間とを比較する第１〜第ｍの比較回路と，
を備えたことを特徴とするアナログ信号比較器。
　　【請求項４】
　前記波形生成回路は，アナログ信号を入力し当該アナログ信号を所定立ち上がり勾配の前記基準信号に変換して出力することを特徴とする請求項３に記載のアナログ信号比較器。」
　
（ｂ）発明の詳細な説明
「【技術分野】
【０００１】
　本発明は，アナログ信号の値を，比較的簡易な回路でかつ短時間で，所定の値と比較することができるアナログ信号比較器に関する。
【背景技術】
【０００２】
　図８（Ａ）に，信号レベルの検出に使用される従来のアナログ式の比較器２００を示す。この比較器８は，一方の入力端子（−）に基準信号Ｖ１がセットされ，他方の入力端子（＋）にアナログ電圧Ｖ２が入力され，出力端子から比較結果としての電圧Ｖｏ（＋１５〔Ｖ〕または−１５〔Ｖ〕）が出力される。
【０００３】
　図８（Ａ）の比較器２００では，
　Ｖ２＜Ｖ１のとき，Ｖｏ＝−１５〔Ｖ〕
　Ｖ２＝Ｖ１のとき，Ｖｏ＝０〔Ｖ〕
　Ｖ２＞Ｖ１のとき，Ｖｏ＝＋１５〔Ｖ〕
となる。
【０００４】
　ところが，図８（Ｂ）に示すように，Ｖｏの出力が変化するときには，高速のものでも数十ｎｓ〜数百ｎｓの時間遅れＴｄが生じる。この時間遅れは，数十ＭＨｚオーダのデジタル信号の１周期に相当する。このため，図８（Ａ）に示した比較器２００は，数百ＭＨｚ〜数ＧＨｚオーダのデジタル信号の信号レベル比較には不向きである。
【０００５】
　図９に，信号レベルの検出に使用される従来のデジタル式の比較器３００を示す。この比較器３００は，Ａ／Ｄ変換器３０１（図９では４ビット）と，設定値（基準電圧Ｖ１）をセットできるデジタル値比較部３０２とからなる。Ａ／Ｄ変換器３０１は被測定アナログ信号Ｖ２を入力し，これを４ビットデータとしてデジタル値比較部３０２に出力する。
【０００６】
　デジタル値比較部３０２は，予めセットされている基準電圧Ｖ１のデジタル値と，Ａ／Ｄ変換器３０１から入力されたデジタル値とを比較して，被測定アナログ信号Ｖ２が基準電圧Ｖ１よりも大きいか否か，すなわちＶ２＜Ｖ１，Ｖ２＝Ｖ１，Ｖ２＞Ｖ１を判断することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
　ところで，図９の比較器３０２でも，被測定アナログ信号Ｖ２の入力から，比較結果を得るまでに，ある時間が必要となり，せいぜい数十ＭＨｚのオーダのデジタル信号の信号レベル比較しかできない。
【０００８】
　本発明の目的は，アナログ信号の値を，比較的簡易な回路でかつ短時間で，所定の値と比較することができるアナログ信号比較器を提供することにある。
【課題を解決するための手段】
【０００９】
　本発明は以下を要旨とする。
　本発明のアナログ信号比較器は，所定時間経過後にしきい値を超える基準信号を生成する波形生成回路と，アナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する積分回路と，前記波形生成回路からの前記基準信号と，前記積分回路からのアナログ積分信号とを入力し，前記波形生成回路からの前記基準信号が所定値に達するまでの時間と前記積分回路からのアナログ積分信号が所定値に達するまでの時間とを比較する比較回路とを備えたことを特徴とする。
【００１０】
　本発明のアナログ信号比較器では，前記波形生成回路は，アナログ信号を入力し当該アナログ信号を所定立ち上がり勾配の前記基準信号に変換して出力することができる。
【００１１】
　本発明のアナログ信号比較器は，所定時間経過後にしきい値を超える基準信号を生成する波形生成回路と，共通のアナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する，動作レンジが段階的に異なる第１〜第ｍ（ｍは２以上の整数）の積分回路と，前記波形生成回路からの前記基準信号と，前記第１〜第ｍの積分回路からのアナログ積分信号とを入力し，前記波形生成回路からの前記基準信号が所定値に達するまでの時間と，前記第１〜第ｍの積分回路からのアナログ積分信号の値が所定値に達するまでの時間とを比較する第１〜第ｍの比較回路とを備えたことを特徴とする。
【００１２】
  第１発明のアナログ信号比較器では，外部クロック，前記波形生成回路，または前記第１〜第ｍの比較回路から生成されるクロックにより同期駆動するように構成することができる。
【００１３】
　本発明のアナログ信号比較器では，前記波形生成回路は，アナログ信号を入力し当該アナログ信号を所定立ち上がり勾配の前記基準信号に変換して出力するようにできる。
【００１４】（削除）
【００１５】（削除）
【００１６】（削除）
【００１７】
　本発明によれば，アナログ信号の比較を簡易な回路で，かつ短時間で行うことができる。また，本発明のアナログ信号比較器は，１つのＩＣチップ上に形成することもできる。
【発明を実施するための最良の形態】
【００１８】
　図１は，第１発明のアナログ信号比較器の実施形態を示す機能ブロック図である。図１において，アナログ信号比較器５Ａは，基準信号を生成する波形生成回路（第１発明における波形生成回路）５１Ａと，積分回路５２（第１発明における積分回路）と，比較回路５３とからなる。
【００１９】
　波形生成回路５１Ａは，所定勾配で立ち上がる三角波を生成し，積分回路５２は比較するべきアナログ信号Ｓ２を入力し，これを積分する。
　図１では，波形生成回路５１Ａ，積分回路５２および比較回路５３には，共通のクロックＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上がりで，波形生成回路５１Ａ，積分回路５２および比較回路５３はリセットされる。また，ＣＬＣＫ１の立下りに同期するタイミングで，波形生成回路５１Ａは所定信号を生成し積分回路５２は積分を開始する。
【００２０】
　比較回路５３は，波形生成回路５１Ａからの信号と，積分回路５２からの信号を入力しこれらの値を，クロックＣＬＣＫ２（図１（Ａ）には示していない）に同期するタイミングで，所定のしきい値と比較している。クロックＣＬＣＫ２は，クロックＣＬＣＫ１の逓倍クロックである。
【００２１】
　すなわち，波形生成回路５１Ａの出力ＯＵＴ（１）と積分回路５２の出力ＯＵＴ（２）は，同時に上昇を開始する。比較回路５３は，クロックＣＬＣＫ１の立下りによりリセットされるともに，波形生成回路５１Ａの出力ＯＵＴ（１）と，積分回路５２の出力ＯＵＴ（２）とを入力し，これらの信号が所定のしきい値Ｓｓに達するまでの時間を比較する。
【００２２】
　比較回路５３は，図２（Ａ），（Ｂ）に示されるように，ＯＵＴ（１）がＯＵＴ（２）（二点鎖線で示す）よりも所定値Ｓｓに早く達したときは，出力端子Ｘ１から「１」を出力し（出力端子Ｘ２を「０」に維持する），遅く達したときは出力端子Ｘ２から「１」を出力する（出力端子Ｘ１を「０」に維持する）。なお，ＯＵＴ（１）とＯＵＴ（２）とが同時に所定値Ｓｓに達したときは，出力端子Ｘ１，Ｘ２から，同一値（ともに「１」またはともに「０」）を出力するようにできる。
【００２３】
　なお，図１のアナログ信号比較器５Ａでは，波形生成回路５１Ａ，積分回路５２，比較回路５３を共通のＣＬＣＫ１により駆動しているが，本発明はこれに限定されず，たとえば波形生成回路５１Ａからのクロックにより積分回路５２，比較回路５３を駆動するようにしてもよい。
【００２４】
　図３に，発振器５１Ｂからのクロックにより積分回路５２，比較回路５３を駆動するアナログ信号比較器５Ｂを示す。
また，図１，図３では，比較回路５３から，２出力（Ｘ１，Ｘ２）を得るようにしたが，本発明はこれに限定されず，１つの出力あるいは３以上の出力を得るようにしてもよい。
【００２５】
　図４は，第１発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。この実施形態のアナログ信号比較器５Ｃは，複数点についての比較を行うことができる。
【００２６】
　図４において，アナログ信号比較器５Ｃは，図１に示したと同じ波形生成回路５１と，ｍ個の積分回路５２（ｓ）（ｓ＝１，２，・・・，ｍ：以下同様）（第１発明における第１〜第ｍの積分回路）と，ｍ個の比較回路５３（ｓ）（第１発明における第１〜第ｍの比較回路）とからなる。
【００２７】
　また，積分回路５２（ｓ）は，共通の比較するべきアナログ信号Ｓ２を入力し，これをそれぞれ積分して出力する。積分回路５２（ｓ）の動作レンジは，図５（Ａ）に示すように段階的に異なっている。たとえば，ｍが８（積分回路が８個），波形生成回路５１のレンジが１６Ｖである場合に，
　積分回路５２（１）の動作レンジ：０〜２Ｖ
　積分回路５２（２）の動作レンジ：２〜４Ｖ
・・・
　積分回路５２（８）の動作レンジ：１４〜１６Ｖ
のように設定することができる。
【００２８】
　図５（Ｂ）に，積分回路５２（ｓ）の具体例を示す。ここでは積分回路５２（１）について説明する。積分回路５２（１）は，ＲＣ回路５２１とスライス回路５２２とからなり，スライス回路５２２は，入力抵抗ｒと，ダイオードＤａと直流電源Ｅａ１とが逆極性で接続された回路と，ダイオードＤｂと直流電源Ｅｂ１とが逆極性で接続された回路とからなり，
　Ｅａ１＞Ｓ２＞Ｅｂ１
のときに積分回路５２（１）に電流が流れ込む。なお，図５（Ｂ）ではリセット時にコンデンサＣの充電電荷を放電させるためのスイッチ（Ｔｒ）が設けられている。
【００２９】
　また，波形生成回路５１Ｃ，積分回路５２（ｓ），比較回路５３（ｓ）には，クロックＣＬＣＫ１が入力されている。これらは，クロックＣＬＣＫ１によりリセットされる。
【００３０】
　比較回路５３（ｓ）は，図１で説明した比較回路５３と同様に動作する。したがって，比較回路５３（ｓ）の端子Ｘ１，Ｘ２の出力をチェックすることで，アナログ信号Ｓ２がどの範囲にあるかを知ることができる。これにより，動作範囲が狭い積分回路を使用して，動作範囲が広いアナログ信号の比較を行うことができる。
【００３１】
　なお，図４のアナログ信号比較器５Ｃでは，波形生成回路５１Ｃ，積分回路５２（ｓ），比較回路５３（ｓ）を共通のＣＬＣＫ１により駆動しているが，本発明はこれに限定されず，たとえば波形生成回路５１Ｃからのクロックにより積分回路５２（ｓ），比較回路５３（ｓ）を駆動するようにしてもよい。
【００３２】
　図６に，発振器５１Ｄからのクロックにより積分回路５２，比較回路５３を駆動するアナログ信号比較器５Ｄを示す。
【００３３】
　また，図４，図６では，比較回路５３（ｓ）から，２出力（Ｘ１，Ｘ２）を得るようにしたが，本発明はこれに限定されず，１つの出力あるいは３以上の出力を得るようにしてもよい。
（以下略）」
　
　
２　検討・判断
　発明の詳細な説明の記載要件について，特許法及び特許法施行規則は以下のように規定している。
　
（特許法第３６条第４項第１号）
前項第三号の発明の詳細な説明の記載は，次の各号に適合するものでなければならない。
一 経済産業省令で定めるところにより，その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に記載したものであること。
　
（特許法施行規則第２４条の２）
特許法第３６条第４項第１号の経済産業省令で定めるところによる記載は，発明が解決しようとする課題及びその解決手段その他のその発明の属する技術の分野における通常の知識を有する者が発明の技術上の意義を理解するために必要な事項を記載することによりしなければならない。
　
　そこで本願の発明の詳細な説明の記載が，上記の要件に適合しているか否かを検討する。
　本願請求項１に係る発明は，上記「１　本願明細書等の記載」の（ａ）に摘記したとおりであり，所定時間経過後にしきい値を超える基準信号を生成する波形生成回路，積分回路，及び比較回路を備えるアナログ信号比較器であるから，図１，図３，図４，図６及びこれらに関連する発明の詳細な説明に記載された複数の実施例（以下，まとめて「本願実施例」という。）と対応している。
　一方，発明の詳細な説明の【０００１】〜【０００８】の記載によれば，本発明の課題と目的に関し，図８（Ａ）に示された従来のアナログ比較器では比較出力までに数十ｎｓ〜数百ｎｓの時間遅れＴｄが生じ，図９に示された従来のデジタル式の比較器でもせいぜい数十ＭＨｚのオーダの信号比較しかできなかったという課題を解決するために，アナログ信号の値を，比較的簡易な回路でかつ短時間で，所定の値と比較することができるアナログ信号比較器を提供することを目的とすることが記載されている。そして当該目的を達成するための構成として，上述した本願実施例が記載されている。
　しかしながら，本願実施例のアナログ信号比較器に使用される比較回路５３は，【００２２】の記載に従えば，図２に示されるように，ＯＵＴ（１）がＯＵＴ（２）（二点鎖線で示す）よりも所定値Ｓｓに早く達したときは，出力端子Ｘ１から「１」を出力し，遅く達したときは出力端子Ｘ２から「１」を出力している。そして，このように動作するためにはＯＵＴ（１）と所定値Ｓｓとの比較，および ＯＵＴ（２）と所定値Ｓｓとの比較動作が必要になることは技術常識から明らかである。しかしながら，このような比較動作を高速に行う特別な構成について，発明の詳細な説明のいずれにも開示されていないから，発明の詳細な説明の【０００２】〜【０００７】において記述された，従来から知られた図８や図９に記載されたような一般的な比較器が使用されると考えざるを得ない。そうすると，ＯＵＴ（１）とＯＵＴ（２）をそれぞれ所定値Ｓｓと比較するために，図８記載のアナログ比較器と同様に数十ｎｓ〜数百ｎｓの時間遅れが生じることになり，さらに積分回路５２を有しているから，積分動作に必要な時間も時間遅れとして加算され，少なくとも図８や図９に示された従来の比較器に比して短時間で比較を行うことはできない。しかも，波形成型回路５１Ａや積分回路５２を構成上必要とするから，従来の比較器に比して回路が簡単であるということもできない。したがって，本願実施例の構成では，高速動作ができなかったという従来の課題を解決することはできず，さらにアナログ信号の値を，比較的容易な回路でかつ短時間で所定の値と比較することができるアナログ信号比較器を提供するという目的を達成することもできない。
　以上の検討から，本願の目的を達成するための構成は発明の詳細な説明のいずれにも開示されていないから，発明の詳細な説明の記載はこの発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確に十分に記載したものとはいえない。
　また，検討してきたように，発明の詳細な説明に記載された課題や目的の達成と本願実施例の構成とが対応していないことから，発明の詳細な説明の欄の記載は発明の技術上の意義を理解するために必要な事項が記載されたものともいえない。
　以上は，請求項１に係る発明に対応する発明の詳細な説明の記載について検討したが，請求項２〜４に係る発明に対応する発明の詳細な説明の記載に関しても，対応する実施例は比較回路５３を有しており，これを高速に動作させる構成は何ら開示されていないから，請求項１に係る発明の場合と同様である。
　なお，【００１７】には「本発明のアナログ信号比較器は，１つのＩＣチップ上に形成することもできる。」という効果についても記載されているが，そのための構成についても発明の詳細な説明には記載がなく，さらに，後述するように比較回路５３の実際の例として請求人が示した「ＣＤ４０６３Ｂ」を使用すれば，本発明のアナログ信号比較器全体では「ＣＤ４０６３Ｂ」を含む複数のＩＣチップで構成されることになり，１つのＩＣチップ上に構成されることにならない。したがって，１つのＩＣチップ上に形成するという効果を奏するための構成も不明である。
　したがって，本願の発明の詳細な説明の記載は，経済産業省令で定めるところにより，その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に記載したものではなく，特許法第３６条第４項第１号の規定に適合しない。
　
　なお，請求人は，平成２３年５月９日付け上申書，及び平成２４年２月２１日付け手続補正書（請求の理由）において，比較回路５３として「ＣＤ４０６３Ｂ」が使用できる旨主張をしている。しかしながら，請求人が提出したデータシートによれば，「Features」の欄に，
「■Medium-speed operation
　　　　compares two 4-bit words
　　　　In 250ns(typ.) at 10V」
と記載されており，この250nsという処理速度は，本願発明の詳細な説明の【０００４】に記載された従来型の比較器と同等であるから，「ＣＤ４０６３Ｂ」を使用しても高速化はされず，また4-bit入力を備えるから，アナログ信号を4-bit信号に変換する構成も別途必要となり，回路が簡単にはならないばかりか，さらに動作も遅くなると考えられる。
　また，請求人は，平成２４年２月２１日付け手続補正書（請求の理由）において，比較回路５３に相当する回路として，参考文献２「電気電子工学シリーズ９　ディジタル電子回路」（株式会社朝倉書店　肥川宏臣著　２００７年１１月１５日発行）の第４６〜４７頁を示している。しかしながら，当該文献は本願の基準日となる平成１５年３月３日以降に発行された文献であって，本願の基準日当時の技術水準を表すものではなく，また，請求人は基準日前の文献については追って上申書で補充すると述べているものの，その後補充はされていない。そして当該文献に記載された内容をみても，どのくらいの動作速度が得られるのかについては開示はなく，また請求人が示す図４．１（ａ）をみても，入力信号として本願のように鋸歯状波や積分回路の出力のようなアナログ信号が入力されるものでないから，前段にこれらを「０」と「１」の信号に変換する構成が別途必要となり，その動作がさらに全体の動作を遅らせることになる。
　したがって，請求人の主張を採用することもできない。
　
　
第４　むすび
　以上のとおりであるから，本願は，発明の詳細な説明の記載が特許法第３６条第４項第１号に規定する要件を満たしていないので，特許を受けることができない。
　よって，結論のとおり審決する。