【事件の表示】
　特願２００８−５３１８８０「ＮＡＮＤインタフェースをエクスポートするＮＡＮＤ型フラッシュメモリコントローラ」拒絶査定不服審判事件〔平成１９年　３月２９日国際公開、ＷＯ２００７／０３４４８１、平成２１年　３月１２日国内公表、特表２００９−５１０５６０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、２００６年９月２０日（パリ条約による優先権主張外国庁受理２００５年９月２６日、米国、２００６年１月６日、米国）を国際出願日とする出願であって、平成２３年７月２５日付けで拒絶査定がなされ（発送日：同年７月２９日）、これに対して同年１１月１４日に審判の請求がなされ、同時に手続補正がなされたものである。
　
第２　平成２３年１１月１４日付けの手続補正についての補正却下の決定
［補正却下の結論］
　平成２３年１１月１４日付けの手続補正（以下、「本件補正」という。）を却下する。
　
［理由］
１．本願補正発明
　本件補正により、特許請求の範囲の請求項１は、
「ホスト装置とフラッシュダイに組み立てられたフラッシュメモリ装置とをインタフェースするコントローラであって、
　ａ）前記フラッシュダイと別個のコントローラダイに組み立てられる電子回路と、
　ｂ）前記
コントローラダイ
フラッシュダイ間のダイ間インタフェースを構成する
　ｃ）前記コントローラと前記ホスト装置とをインタフェースする
、前記ホスト装置から処理可能な
　ｄ）前記第１および第２のＮＡＮＤインタフェースの一方から受信されるデータの誤り修正を提供する誤り修正モジュールと、
　ｅ）前記ホスト装置から受信する論理アドレスを前記フラッシュメモリ装置の物理アドレスに変換するアドレス変換モジュールと、
　ｆ）暗号化モジュールと、
を備えるコントローラ。」
と補正された。（下線は、補正箇所を示す。）
　
　上記補正は、請求項１に記載した発明を特定するために必要な事項のうち、本件補正前（平成２３年４月７日付け手続補正書参照）に、「ｂ）前記電子回路と前記フラッシュメモリ装置とをインタフェースする第１のＮＡＮＤインタフェース」とあったものを、「ｂ）前記
コントローラダイ
フラッシュダイ間のダイ間インタフェースを構成する
、前記ホスト装置から処理可能な
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下に検討する。
　
２．引用例（特開２００４−２８０７９０号公報）
　原査定の拒絶の理由で引用された、本願の優先日前である２００４年１０月７日に公開された、特開２００４−２８０７９０号公報（以下「引用例」という。）には、図面と共に、次の事項が記載されている（下線は当審にて付与。以下同様。）。
　
（１）　段落【０００２】−【０００５】
「【背景技術】
【０００２】
　
１つのメモリセルが記憶できる情報（値）の数を２値から多値（３値以上）に変更することで、記憶素子としてメモリセルを有する例えばメモリカードの大容量化が可能となる
【０００３】
　このようなメモリセルの信頼性の低下を防止するための方法として、新たなエラー訂正手段を備えた記憶装置が提案されている（特許文献１参照）。
【０００４】
　
ところが、新たなエラー訂正手段を追加するには、メモリカード或いはメモリカードにデータの書き込み等を行うホストの回路変更等を行う必要がある
【特許文献１】特開２０００−３４９６５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
　
本発明は、上記のような事情に鑑みてなされたもので、ホスト或いはメモリにおける既存の回路変更を少なくし、
　
（２）　段落【０００９】−【００１３】
「【０００９】
　図１は、この実施形態の全体構成を示すブロック図である。
　本実施形態では、メモリカードとして例えばＮＡＮＤフラッシュメモリを用いている。また本実施形態では、例えば
４個のＮＡＮＤフラッシュメモリからなるＮＡＮＤフラッシュメモリモジュール２を実装して
ホスト３は、ＮＡＮＤメモリインタフェース回路を備えたＮＡＮＤメモリ制御装置等により構成され
さらに、ホスト３とＮＡＮＤフラッシュメモリモジュール２との間に、ＥＣＣコントローラ１を備えて
このＥＣＣコントローラ１は、例えばホスト３が備えるＮＡＮＤメモリインタフェース回路とＮＡＮＤフラッシュメモリモジュール２との間のバスを中断して挿入されて
【００１０】
　
ホスト３とＥＣＣコントローラ１とは、例えば８ビットからなる双方向データバスFDH［7:0］（以後、バスFDHと称す）と、４ビットのチップイネーブル（CE［3:0］）信号（以後、CE信号と称す）の信号線５と、リードイネーブル（RE）信号及びライトイネーブル（WE）信号の信号線６と、アドレスラッチイネーブル（ALE）信号及びコマンドラッチイネーブル（CLE）信号の信号線７と、割り込み（INTN）信号の信号線１３とにより接続され
【００１１】
　
ホスト３は、上記モジュール２に対するコマンド、アドレス及びライトデータをバスFDHに出力
またホスト３は、上記モジュール２から出力されたリードデータ及び上記モジュール２のステータス情報等をバスFDHを介して読み出
またホスト３は、上記ＥＣＣコントローラ１から出力されるエラー訂正情報等をバスFDHを介して読み出
【００１２】
　CE信号は、ホスト３が上記モジュール２にアクセス中であることを示す信号である。RE信号は、ホスト３が上記モジュール２からデータを読み出し中であることを示す信号である。WE信号は、ホスト３が上記モジュール２にデータを書き込み中であることを示す信号である。ALE信号は、ホスト３が上記モジュール２にアドレスデータを転送中であることを示す信号である。CLE信号は、ホスト３が上記モジュール２にコマンドデータを転送中であることを示す信号である。CE、RE及びWE信号は、例えばローレベルでアクティブとなる。ALE及びCLE信号は、例えばハイレベルがアクティブとなる。
【００１３】
　
ＥＣＣコントローラ１と上記モジュール２とは、８ビットの双方向データバスFDN［7:0］（以後、バスFDNと称す）と、４ビットのチップイネーブル（CEo［3:0］）信号（以後、CEo信号と称す）の信号線８と、リードイネーブル（REo）信号及びライトイネーブル（WEo）信号の信号線９と、アドレスラッチイネーブル（ALEo）信号及びコマンドラッチイネーブル（CLEo）信号の信号線１０により接続され
上記ＥＣＣコントローラ１から出力される各イネーブル信号は、ホスト３から出力される各イネーブル信号に基づいて生成され
　
（３）　段落【００１８】
　「【００１８】
　図３は、ＥＣＣコントローラ１の内部構成を示すブロック図である。
ＥＣＣコントローラ１は、データパス／ＥＣＣ回路１００と、イネーブルインターフェース／クロック回路２００と、制御回路３００と、カウンタ４００と、Ｉ／Ｏレジスタ５００とから構成されて
データパス／ＥＣＣ回路（以後、ＤＰ／ＥＣＣ回路と称す）１００は、ライトデータ及びリードデータのデータパス処理と、ＥＣＣコードの生成及びエラー訂正等の処理とを行
　
（４）　段落【００９１】
　以上詳述したようにこの実施形態では、
ホスト３とＮＡＮＤメモリ２Ａ間のバスをＥＣＣコントローラ１が中断するアーキテクチャにして
よって、例えば多値化データに対応して機能を強化したＥＣＣ回路を追加する場合に、ホスト３及びＮＡＮＤメモリ２Ａの設計変更等が不要にな
　
（５）　段落【００９４】−【００９８】
「【００９４】
　また、
ホスト３が例えばＩＯデバイスに対して１つのチップイネーブル信号しかアサートできないシステムにおいて、ＥＣＣコントローラ１がホスト３に代わってチップイネーブル信号をアクティブにする機能を備えて
これによりホスト３は、ＮＡＮＤメモリ２Ａのチップイネーブル信号をアクティブにし、且つ他のデバイスにアクセスして並列処理を行うことが可能とな
　
　　　・・・（中略）・・・
　
【００９６】
　また
ＥＣＣコントローラ１は、ＥＣＣコードを挿入する領域を変更する機能を備えて
よって、ＮＡＮＤメモリ２Ａの多種類のデータフォーマットに柔軟に対応することができ
【００９７】
　また
ＥＣＣコントローラ１は、ホスト３から入力された所定の専用コマンドをマスクしてＮＡＮＤメモリ２Ａに出力しない機能を備えて
これにより、多くのＥＣＣコントローラ１専用コマンドを定義して、ＥＣＣコントローラ１の多機能化を実現できる
【００９８】
　なお、上記実施形態では、ホスト３或いはＮＡＮＤメモリ２Ａとは別にＥＣＣコントローラ１を構成している。しかし、ホスト３がＥＣＣコントローラ１を備える構成であってもよい。また、ＮＡＮＤメモリ２ＡがＥＣＣコントローラ１を備える構成であってもよい。このように構成しても同様に実施可能である。」
　
　これらの記載から、引用例には、次の発明（以下、「引用発明」という。）が記載されていると認められる。
　
「４個のＮＡＮＤフラッシュメモリからなるＮＡＮＤフラッシュメモリモジュール２を実装しており、
　ホスト３は、ＮＡＮＤメモリインタフェース回路を備えたＮＡＮＤメモリ制御装置等により構成され、
　さらに、ホスト３とＮＡＮＤフラッシュメモリモジュール２との間に、ＥＣＣコントローラ１を備えており、このＥＣＣコントローラ１は、例えばホスト３が備えるＮＡＮＤメモリインタフェース回路とＮＡＮＤフラッシュメモリモジュール２との間のバスを中断して挿入されており、
　ホスト３とＥＣＣコントローラ１とは、例えば８ビットからなる双方向データバスFDH［7:0］（以後、バスFDHと称す）と、４ビットのチップイネーブル（CE［3:0］）信号（以後、CE信号と称す）の信号線５と、リードイネーブル（RE）信号及びライトイネーブル（WE）信号の信号線６と、アドレスラッチイネーブル（ALE）信号及びコマンドラッチイネーブル（CLE）信号の信号線７と、割り込み（INTN）信号の信号線１３とにより接続され、
　ホスト３は、上記モジュール２に対するコマンド、アドレス及びライトデータをバスFDHに出力し、またホスト３は、上記モジュール２から出力されたリードデータ及び上記モジュール２のステータス情報等をバスFDHを介して読み出し、またホスト３は、上記ＥＣＣコントローラ１から出力されるエラー訂正情報等をバスFDHを介して読み出し、
　ＥＣＣコントローラ１と上記モジュール２とは、８ビットの双方向データバスFDN［7:0］（以後、バスFDNと称す）と、４ビットのチップイネーブル（CEo［3:0］）信号（以後、CEo信号と称す）の信号線８と、リードイネーブル（REo）信号及びライトイネーブル（WEo）信号の信号線９と、アドレスラッチイネーブル（ALEo）信号及びコマンドラッチイネーブル（CLEo）信号の信号線１０により接続され、上記ＥＣＣコントローラ１から出力される各イネーブル信号は、ホスト３から出力される各イネーブル信号に基づいて生成され、
　ＥＣＣコントローラ１は、データパス／ＥＣＣ回路１００と、イネーブルインターフェース／クロック回路２００と、制御回路３００と、カウンタ４００と、Ｉ／Ｏレジスタ５００とから構成されており、
　データパス／ＥＣＣ回路（以後、ＤＰ／ＥＣＣ回路と称す）１００は、ライトデータ及びリードデータのデータパス処理と、ＥＣＣコードの生成及びエラー訂正等の処理とを行い、
　ホスト３とＮＡＮＤメモリ２Ａ間のバスをＥＣＣコントローラ１が中断するアーキテクチャにしており、よって、例えば多値化データに対応して機能を強化したＥＣＣ回路を追加する場合に、ホスト３及びＮＡＮＤメモリ２Ａの設計変更等が不要になり、
　ホスト３が例えばＩＯデバイスに対して１つのチップイネーブル信号しかアサートできないシステムにおいて、ＥＣＣコントローラ１がホスト３に代わってチップイネーブル信号をアクティブにする機能を備えており、これによりホスト３は、ＮＡＮＤメモリ２Ａのチップイネーブル信号をアクティブにし、且つ他のデバイスにアクセスして並列処理を行うことが可能となり、
　ＥＣＣコントローラ１は、ＥＣＣコードを挿入する領域を変更する機能を備えており、よって、ＮＡＮＤメモリ２Ａの多種類のデータフォーマットに柔軟に対応することができ、
　ＥＣＣコントローラ１は、ホスト３から入力された所定の専用コマンドをマスクしてＮＡＮＤメモリ２Ａに出力しない機能を備えており、これにより、多くのＥＣＣコントローラ１専用コマンドを定義して、ＥＣＣコントローラ１の多機能化を実現できる、
　ＥＣＣコントローラ１。」
　
３．対比
　本願補正発明と引用発明とを対比する。
　
１）　引用発明の「ホスト３」、「ＮＡＮＤフラッシュメモリモジュール２」、「ＥＣＣコントローラ１」は、それぞれ、本願補正発明の「ホスト装置」、「フラッシュメモリ装置」、「コントローラ」に対応する。
　
２）　引用発明の「ＥＣＣコントローラ１」は、「ホスト３とＮＡＮＤフラッシュメモリモジュール２との間に」、「ホスト３が備えるＮＡＮＤメモリインタフェース回路とＮＡＮＤフラッシュメモリモジュール２との間のバスを中断して」設置されるものであって、「ホスト３」とは、バスFDHとCE、RE、割り込み（INTN）等の信号線により接続され、「ＮＡＮＤフラッシュメモリモジュール２」とは、バスFDNとCEo、REo等の信号線により接続されるから、本願補正発明の「ホスト装置とフラッシュダイに組み立てられたフラッシュメモリ装置とをインタフェースするコントローラ」と、「ホスト装置とフラッシュメモリ装置とをインタフェースするコントローラ」である点で共通するといえる。
　
ａ）　引用発明の「ＥＣＣコントローラ１」における「データパス／ＥＣＣ
回路
回路
　
ｂ）　引用発明において、「ＥＣＣコントローラ１」と「
ＮＡＮＤフラッシュメモリ
　
ｃ）　引用発明において、「ＥＣＣコントローラ１」と「
ＮＡＮＤメモリインタフェース回路
ＮＡＮＤメモリ制御装置
　
ｄ）　引用発明の「ＥＣＣコントローラ１」における「データパス／ＥＣＣ回路（ＤＰ／ＥＣＣ回路）１００」は、「ＥＣＣコードの生成及びエラー訂正」等の処理を行うから、本願補正発明の「前記第１および第２のＮＡＮＤインタフェースの一方から受信されるデータの誤り修正を提供する誤り修正モジュール」に相当する構成を備えているといえる。
　
　したがって、両者の一致点、相違点は以下のとおりである。
　
［一致点］
「ホスト装置とフラッシュメモリ装置とをインタフェースするコントローラであって、
　ａ）コントローラの電子回路と、
　ｂ）前記コントローラと前記フラッシュメモリ装置間のインタフェースを構成する第１のＮＡＮＤインタフェースと、
　ｃ）前記コントローラと前記ホスト装置とをインタフェースする、前記ホスト装置から処理可能な第２のＮＡＮＤインタフェースと、
　ｄ）前記第１および第２のＮＡＮＤインタフェースの一方から受信されるデータの誤り修正を提供する誤り修正モジュールと、
を備えるコントローラ。」
である点。
　
［相違点１］
　本願補正発明は、フラッシュメモリ装置が「
フラッシュダイに組み立てられた
前記フラッシュダイと別個の
ダイに組み立てられる
ダイ
ダイ
ダイ間
ＮＡＮＤ
ＮＡＮＤ
　
［相違点２］
　本願補正発明の「コントローラ」は、「ｅ）前記ホスト装置から受信する論理アドレスを前記フラッシュメモリ装置の物理アドレスに変換するアドレス変換モジュール」を備えるのに対して、引用発明の「ＥＣＣコントローラ１」は、アドレス変換について記載がない点。
　
［相違点３］
　本願補正発明の「コントローラ」は、「ｆ）暗号化モジュール」を備えるのに対して、引用発明の「ＥＣＣコントローラ１」は、暗号化について記載がない点。
　
４．相違点についての判断
［相違点１について］
　一般に、複数の機能を持つ電子回路を、複数のチップやダイ上に実装することは、周知技術である（＜Ａ＞.国際公開第２００４／０４９１６８号。６頁１１行−７頁１１行「メモリモジュールＭＭは
ＣＨＩＰ１（ＦＬＡＳＨ）
ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）と
一つのダイ上にＮＡＮＤフラッシュメモリ
もう一つのダイ上にＮＡＮＤフラッシュメモリに対するコントローラ
を持つ
多くの場合に、コントローラは第１の半導体ダイに実装され、一方で、フラッシュメモリセルのアレイ
は、第２の半導体ダイに実装される
  引用発明のメモリとコントローラについて、複数の機能を持つ電子回路を、複数のチップやダイ上に実装する上記周知技術を適用することによって、フラッシュメモリ装置が「
フラッシュダイに組み立てられた
前記フラッシュダイと別個の
ダイに組み立てられる
ダイ
ダイ
ダイ間
　
［相違点２、相違点３について］
　一般に、メモリに関して、アドレスを変換するための手段、データを暗号化するための手段を設けることは、それぞれ、周知技術である（「アドレス変換手段」について、＜Ｄ＞米国特許出願公開第２００５／２０７２３１号明細書。段落【００３９】「To solve the problem of inconsistency between the interface modes of the host 1 and the large capacity memory 200, the large capacity xD card 3 further includes a controller 100. The controller 100  converts the interface mode of the host 1 into the interface mode of the large capacity memory  200. For example, the controller 100 receives an address and a command from the host 1 and then converts the address and command and provides the converted address and command to the large capacity memory 200 to be usable in the large capacity memory 200.」（パテントファミリ特開２００５−２６７６２８号公報に基づく当審訳：前記ホスト１と大容量メモリ２００のインターフェース方式の不一致を補うために、前記大容量ｘＤカード３はコントローラ１００をさらに含む。前記コントローラ１００は、前記ホスト１のインターフェース方式を前記大容量メモリ２００のインターフェース方式に変換する。例えば、
前記コントローラ１００は
前記大容量メモリ２００で使用することができるように前記アドレス及びコマンドを変換し
アドレス変換処理では
データの暗号化
記憶対象データをこの暗号化鍵を用いて暗号化してメモリに格納し
　引用発明が、「ＥＣＣコントローラ１の多機能化を実現でき」る構成を備えることを考慮すると、引用発明のメモリに関して、アドレスを変換するための手段、データを暗号化するための手段を設ける各周知技術を付加することによって、「コントローラ」は、「ｅ）前記ホスト装置から受信する論理アドレスを前記フラッシュメモリ装置の物理アドレスに変換するアドレス変換モジュール」と、「ｆ）暗号化モジュール」とを備える、相違点２、相違点３に係る構成とすることは、当業者が容易に推考し得ることである。
　
　そして、本願補正発明のように構成したことによる効果も引用発明及び各周知技術から予測できる程度のものである。
　
５．むすび
　以上のとおり、本願補正発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　したがって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明について
１．本願発明
　平成２３年１１月１４日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下「本願発明」という。）は、平成２３年４月７日付け手続補正書の特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものである。
「ホスト装置とフラッシュダイに組み立てられたフラッシュメモリ装置とをインタフェースするコントローラであって、
　ａ）前記フラッシュダイと別個のコントローラダイに組み立てられる電子回路と、
　ｂ）前記電子回路と前記フラッシュメモリ装置とをインタフェースする第１のＮＡＮＤインタフェースと、
　ｃ）前記コントローラと前記ホスト装置とをインタフェースする第２のＮＡＮＤインタフェースと、
　ｄ）前記第１および第２のＮＡＮＤインタフェースの一方から受信されるデータの誤り修正を提供する誤り修正モジュールと、
　ｅ）前記ホスト装置から受信する論理アドレスを前記フラッシュメモリ装置の物理アドレスに変換するアドレス変換モジュールと、
　ｆ）暗号化モジュールと、
を備えるコントローラ。」
　
２．引用例
　引用例の記載については、上記「第２　」の「２．引用例」で述べたとおりである。
　
３．対比・判断
　本願発明は、前記「第２」の「１．本願補正発明」で検討した本願補正発明の、「ｂ）前記
コントローラダイ
フラッシュダイ間のダイ間インタフェースを構成する
、前記ホスト装置から処理可能な
　そうすると、実質的に、本願発明の構成要件をすべて含み、さらに他の構成要件を付加したものに相当する本願補正発明が、上記「第２」の「４．相違点についての判断」に記載したとおり、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。　
　
４．むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願は、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、他の請求項について論及するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。