【事件の表示】
　特願２００６−１８２７１４「半導体メモリ装置」拒絶査定不服審判事件〔平成１９年４月１２日出願公開、特開２００７−９５２６６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１８年６月３０日（パリ条約による優先権主張　２００５年９月２８日、大韓民国）の特許出願であって、平成２３年６月２０日付けの拒絶理由通知に対して同年９月２２日に意見書及び手続補正書が提出されたが、同年１１月１１日付けで拒絶査定がなされた。
　それに対して、平成２４年３月１４日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年６月２７日付けで審尋がなされ、それに対する回答書は提出されなかった。
　
第２．平成２４年３月１４日に提出された手続補正書による補正の適否について
１．補正の内容
　平成２４年３月１４日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜１４を補正して、補正後の特許請求の範囲の請求項１〜１４とするものであり、その補正内容を整理すると次のとおりである。
（１）補正事項１
　補正前の請求項３の「前記第１のローカル入／出力ライン」、「前記第２のローカル入／出力ライン」を、各々「前記第１バンク対の第１のローカル入／出力ライン」、「前記第１バンク対の第２のローカル入／出力ライン」と補正して、補正後の請求項３とすること。
　
（２）補正事項２
　補正前の請求項５の「各バンク対が第１及び第２バンクに配置された第１及び第２のローカル入／出力ラインを有する、複数のバンク対と、であって、」を、「各バンク対が第１及び第２バンクに配置された第１及び第２のローカル入／出力ラインを有する、複数のバンク対と、」と補正して、補正後の請求項５とすること。
　
（３）補正事項３
　補正前の請求項５の「各々がバンク対の間に物理的に位置し、他の複数のバンク対の間まで延長され、かつ物理的に位置する、前記バンク対に各々共有される複数のグローバル入／出力ラインと、」を、「各々がバンク対の第１及び第２バンクの間に物理的に位置し、他の複数のバンク対の間まで延長され、かつ物理的に位置する、前記バンク対に各々共有される複数のグローバル入／出力ラインと、」と補正して、補正後の請求項５とすること。
　
（４）補正事項４
　補正前の請求項９、１１及び１４の「ハイ信号」を、各々「高信号」と補正して、補正後の請求項９、１１及び１４とすること。
　
２．新規事項の追加の有無及び補正の目的の適否について
（１）補正事項１、３及び４について
　補正事項１、３及び４は、補正前の特許請求の範囲の記載をより明瞭にするものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　したがって、補正事項１、３及び４は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項１、３、及び４が、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすことは明らかである。
　
（２）補正事項２について
　補正事項２は、補正前の請求項５に含まれていた誤記を訂正するものであるから、特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当する。
　したがって、補正事項２は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項２が、特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（３）新規事項の追加の有無及び補正の目的の適否についてのまとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　
３．補正の適否についてのむすび
　以上検討したとおりであるから、本件補正は適法になされたものである。
　
第３．本願発明
　上記第２．において検討したとおり、本件補正は適法になされたものであるから、本願の請求項１〜１４に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される次のとおりのものである。
　
　「【請求項１】
　第１バンク対及び第２バンク対と、
　前記第１バンク対の第１及び第２バンクに配置された第１及び第２のローカル入／出力ラインと、
　前記第２バンク対の第１及び第２バンクに配置された第１及び第２のローカル入／出力ラインと、
　前記第１バンク対の第１及び第２バンクの間に物理的に位置し、前記第２バンク対の第１及び第２バンクの間まで延長され、かつ物理的に位置するグローバル入／出力ラインであって、前記第１バンク対の第１及び第２バンクに共有されるグローバル入／出力ラインと、
　前記グローバル入／出力ラインと前記第１バンク対の第１又は第２のローカル入／出力ラインとの間のデータ交換のためのデータ交換手段と、
　バンク選択信号に応答して、前記データ交換手段と前記第１バンク対の第１又は第２のローカル入／出力ラインを選択的に接続するためのスイッチング手段と、
を備えたことを特徴とする半導体メモリ素子。」
　
第４．引用刊行物に記載された発明
１．本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平９−２３１７６０号公報（以下「引用例」という。）には、図１、２、６、８及び９とともに、次の記載がある（ここにおいて、下線は当合議体が付加したものである。以下同じ。）。」
　
ａ．「【０００１】
【発明の属する技術分野】
この発明は、例えば半導体記憶装置に係わり、特に、複数のバンクを有するシンクロナスＤＲＡＭ（以下、ＳＤＲＡＭと称す）に関する
【０００２】
【従来の技術】近年、マイクロプロセッサの動作速度は、メインメモリとしてのＤＲＡＭの動作速度に比べて急激に進んでいる。このマイクロプロセッサとＤＲＡＭとのスピードの差は「メモリ・ボトルネック」と言われるほど深刻化している。このため、ＤＲＡＭは、従来のように単に大容量を求めるだけでなく、高速化がますます要求されている。
【０００３】ＳＤＲＡＭはＤＲＡＭを高速化するための１つの方策である。このＳＤＲＡＭは、基本クロックに同期して全ての回路が動作し、高速なバーストリード／ライトを可能とする。ＳＤＲＡＭのもう１つの特長は１チップ内に複数の独立したメモリバンクを有することである。複数のメモリバンクを有することにより、ＣＰＵが要求するアドレス、データがメモリ内に無いという、所謂キャッシュ・ミスを回避できる。１バンクＤＲＡＭをキャッシュとする従来のシステムにおいて、キャッシュ・ミスが発生した場合、メモリセルアレイに主記憶からデータを書込む必要が有る。このため、メモリセルアレイをプリチャージするための時間が必要となる。しかし、複数のメモリバンクを設けることにより、これを回避できる。さらに、複数のメモリバンクを設けた場合、バーストアクセス時に異なるバンクから交互にデータの読出し／書込みを行う、所謂バンクインターリーブ動作が可能となる。したがって、異なるロウ及びカラムアドレスのメモリセルに間断なくアクセスできる。
【０００４】図８、図９は、従来の半導体記憶装置を示すものであり、図９は図８の１つのサブアレイを具体的に示す回路である。この半導体記憶装置は複数のメモリバンク（以下、マルチバンクと称する）で構成され、バンクインターリーブ動作を行うことが可能とされている。この例では説明を簡略化するため、メモリバンク数＝２とし、メモリチップ１０の左側に第１のバンクＢＫ０、右側に第２のバンクＢＫ１を配置している。各メモリセルアレイにおいて、ワード線ＷＬは縦方向、ビット線ＢＬは横方向に配置されている。ワード線ＷＬはロウデコーダ１３によって選択され、ビット線ＢＬはカラムデコーダ１４によって選択される。ビット線の容量を抑えるため、メモリセルアレイ１１は複数のサブアレイ１２に分割されている。各サブアレイ１２内のビット線ＢＬ、／ＢＬ（／は反転信号を示す）は前記カラムデコーダ１４から出力されるカラム選択信号ＣＳＬ（Ａ）〜ＣＳＬ（Ａ＋１）により選択される。この選択されたビット線ＢＬ、／ＢＬは、各サブアレイ毎に配置されたデータ線ＤＱ、／ＤＱに接続される。
データの読出し時、各バンクのデータ線ＤＱ、／ＤＱの信号はＤＱ読出し増幅器（以下、ＤＱＲＡと称す）によって増幅され、メモリセルアレイの周辺に配置された入出力線（以下、Ｉ／Ｏ線と称す）ＲＷＤｎ（ｎ＝０〜３）へ転送される。データの書込み時、各バンクのＤＱ書込み駆動回路（以下、ＤＱＷＤと称す）によりＩ／Ｏ線ＲＷＤｎのデータがデータ線ＤＱ、／ＤＱへ転送される。
【０００５】第１のバンクＢＫ０を構成するメモリセルへのアクセスと、第２のバンクＢＫ１を構成するメモリセルへのアクセスは同時に行われることはないため、各バンクのＤＱＲＡ、ＤＱＷＤは同時に動作することはない。よってＩ／Ｏ線ＲＷＤｎは第１、第２のバンクで共有できる。」
　
ｂ．「【００１０】
【発明が解決しようとする課題】
上記従来技術によるバンクインターリーブ動作の実現には以下のような問題がある
（途中略）
【００１３】
（２）ＤＱＲＡ、ＤＱＷＤは各バンクにそれぞれ必要であり、バンクの数が増えるほど、またメモリセルアレイを分割するほどこれら回路セットの数も増える。図８、図９は、２つのバンクを示し、各バンクのメモリセルアレイは４つのサブアレイに分割されている。各サブアレイは４ビットのデータを入出力可能とした例を示している。この場合、各サブアレイ毎にＤＱＲＡとＤＱＷＤが必要である。各サブアレイから２対のデータ線が取り出され、１サイクルで１バンク当たり２／４個のサブアレイが活性化されると仮定した場合、必要なＤＱＲＡ、ＤＱＷＤの回路数は、最低でも次式で示されるようになり、膨大な数となる
【００１４】２（ＤＱＲＡ及びＤＱＷＤ）×２（ＤＱ対）×４（サブアレイ）×２（バンク）＝３２
さらに、単一バンク構成の従来のＤＲＡＭと比べて、ＤＱＲＡ、ＤＱＷＤの制御信号も当然バンク毎に必要となり、回路、配線ともに倍増する。
【００１５】このように、ＳＤＲＡＭに代表されるマルチバンク構成の従来のＤＲＡＭは、ＤＱＲＡ、ＤＱＷＤを始めとする回路数、配線数の増加、及びＩ／Ｏ線ＲＷＤの大きな負荷容量がボトルネックになる。このため、従来のＤＲＡＭに比べて一層の高速性や、占有面積のさらなる縮小が極めて困難であった。
【００１６】この発明は、上記課題を解決するためになされたものであり、その目的とするところは、回路数、配線数の増加及び負荷容量の増大を抑えることが可能であり、占有面積が少なく、一層の高速化を図ることが可能な半導体記憶装置を提供しようとするものである。」
　
ｃ．「【００３２】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照して説明する。図１、図２は、この発明の第１の実施例を示すものであり、図８、図９と同一部分には同一符号を付し、異なる部分についてのみ説明する
【００３３】第１、第２のバンクＢＫ０、ＢＫ１はメモリチップ１０のビット線方向に並べて配置されている。各バンクＢＫ０、ＢＫ１のメモリセルアレイは４つのサブアレイ１２によって構成されている。各サブアレイにはデータ線が配置されている。図１には、第１のバンクＢＫ０のデータ線ＤＱ０、／ＤＱ０、第２のバンクＢＫ１のデータ線ＤＱ１、／ＤＱ１のみを示している。前記第１のバンクＢＫ０の各データ線ＤＱ０、／ＤＱ０は、それぞれ第１のスイッチゲートＳＷ０を介して共有データ線ＤＱＹに接続される。これら第１のスイッチゲートＳＷ０はバンクセレクト信号ＢＳ（０／１）に応じて選択される。第２のバンクＢＫ１の各データ線ＤＱ１、／ＤＱ１は、それぞれ第２のスイッチゲートＳＷ１を介して前記共有データ線ＤＱＹに接続される。これら第２のスイッチゲートＳＷ１はバンクセレクト信号ＢＳ（１／０）に応じて選択される。各スイッチゲートＳＷ０、ＳＷ１は、それぞれ例えば１つのデータ線について１又は２個のトランジスタによって構成される。図１にはスイッチＳＷ１を２個のトランスファゲートにより構成した例を示している。第１、第２のスイッチゲートＳＷ０、ＳＷ１はバンクセレクト信号ＢＳに応じて相補的に動作される。このため、第１、第２のバンクＢＫ０、ＢＫ１のデータ線ＤＱ０、／ＤＱ０、ＤＱ１、／ＤＱ１が同時に共有データ線ＤＱＹに接続されることはない。また、ＳＤＲＡＭに代表されるマルチバンク構成の高速メモリは、全ての動作が基本クロックに同期したコマンド入力方式により制御される。したがって、データの書き込みと読出しは、同時に、あるいは同一サイクルで実行されることはない。
【００３４】前記共有データ線ＤＱＹには、ＤＱＲＡ、ＤＱＷＤが接続され、これらＤＱＲＡ、ＤＱＷＤは、Ｉ／Ｏ線ＲＷＤｎを介してデータ入力回路ＤＩＢｎ、データ出力回路ＤＯＢｎに接続されている。これらデータ入力回路ＤＩＢｎ、データ出力回路ＤＯＢｎはピンＤｎに接続されている。ＤＱＲＡ、ＤＱＷＤ、Ｉ／Ｏ線ＲＷＤｎ、データ入力回路ＤＩＢｎ、データ出力回路ＤＯＢｎは、図２に示すように、第１、第２のバンクＢＫ０、ＢＫ１の相互間に配置されている。但し、図１では、説明の便宜上、ＤＱＲＡ、ＤＱＷＤ、Ｉ／Ｏ線ＲＷＤｎ、データ入力回路ＤＩＢｎ、データ出力回路ＤＯＢｎを別の位置に記載している。
【００３５】前記ＤＱＲＡは共有データ線ＤＱＹから供給されるメモリセルの読出しデータを増幅し、Ｉ／Ｏ線ＲＷＤｎに出力する。このＩ／Ｏ線ＲＷＤｎに転送されたデータは、データ出力回路ＤＯＢｎに転送され、ピンＤｎに出力される。また、前記データ入力回路ＤＩＢはピンＤｎから供給されたデータをＩ／Ｏ線ＲＷＤｎに転送し、第１、第２のバンクで共有した１個のＤＱＷＤを介して共有データ線ＤＱＹに出力する。この共有データ線ＤＱＹに供給されたデータは、例えば第１のスイッチゲートＳＷ０がオン状態である場合、データ線ＤＱ０、／ＤＱ０に供給される。この後、データ線ＤＱ０、／ＤＱ０に接続されたビット線を介してメモリセルへデータが書込まれる。」
　
ｄ．「【００４７】
図６は、この発明の第４の実施例を示すものであり、第１乃至第３の実施例と同一部分には同一符号を付す。第４の実施例は、メモリセルアレイ中のデータ線ＤＱ、／ＤＱのレイアウトを改善した例である。上記第１乃至第３の実施例はメモリセルアレイのサブアレイ毎に配置されたデータ線ＤＱ、／ＤＱにスイッチゲートを介して共有データ線を接続した。これに対して、第４の実施例は、各バンク毎に複数の共通データ線（以下、グローバルデータ線と称す）を配置し、これらグローバルデータ線とデータ線とをスイッチゲートにより接続する。さらに、各バンクのグローバルデータ線にスイッチゲートを介して共有データ線ＤＱＹを接続する
【００４８】
すなわち、第１、第２のバンクＢＫ０、ＢＫ１はメモリチップ１０の横方向すなわち、ビット線方向に配置されている。第１のバンクＢＫ０にはデータ線ＤＱ、／ＤＱに直交してグローバルデータ線ＧＤＱｍ０、ＧＤＱｎ０が配置されている。データ線ＤＱ、／ＤＱは複数のスイッチゲートＧＬＳＷ０を介して、グローバルデータ線ＧＤＱｍ０、ＧＤＱｎ０に接続される。第２のバンクＢＫ１にはデータ線ＤＱ、／ＤＱに直交してグローバルデータ線ＧＤＱｍ１、ＧＤＱｎ１が配置されている。データ線ＤＱ、／ＤＱはスイッチゲートＧＬＳＷ１を介して、グローバルデータ線ＧＤＱｍ１、ＧＤＱｎ１に接続される。さらに、前記グローバルデータ線ＧＤＱｍ０、ＧＤＱｎ０はスイッチゲートＳＷｍ０、ＳＷｎ０にそれぞれ接続され、グローバルデータ線ＧＤＱｍ１、ＧＤＱｎ１はスイッチゲートＳＷｍ１、ＳＷｎ１にそれぞれ接続されている。スイッチゲートＳＷｍ０、ＳＷｎ０とスイッチゲートＳＷｍ１、ＳＷｎ１はバンクセレクト信号ＢＳによって相補的に動作される
【００４９】
前記スイッチゲートＳＷｍ０とＳＷｍ１との間には共有データ線ＤＱＹｍが接続され、スイッチゲートＳＷｎ０とＳＷｎ１との間には共有データ線ＤＱＹｎが接続されている。前記共有データ線ＤＱＹｍにはＤＱＲＡｍ、ＤＱＷＤｍが接続され、これらＤＱＲＡｍ、ＤＱＷＤｍは、Ｉ／Ｏ線ＲＷＤｍを介してデータ入力回路ＤＩＢｍ、データ出力回路ＤＯＢｍに接続されている。これらデータ入力回路ＤＩＢｍ、データ出力回路ＤＯＢｍはピンＤｍに接続されている。前記共有データ線ＤＱＹｎにはＤＱＲＡｎ、ＤＱＷＤｎが接続され、これらＤＱＲＡｎ、ＤＱＷＤｎは、Ｉ／Ｏ線ＲＷＤｎを介してデータ入力回路ＤＩＢｎ、データ出力回路ＤＯＢｎに接続されている。これらデータ入力回路ＤＩＢｎ、データ出力回路ＤＯＢｎはピンＤｎに接続されている
【００５０】
上記構成によれば、第１、第２のバンクＢＫ０、ＢＫ１をメモリチップ１０のビット線方向に配置し、各バンクのデータ線をスイッチゲートを介してグローバルデータ線に接続し、これらグローバルデータ線にスイッチゲートを介して共有データ線ＤＱＹを接続している。したがって、ＤＱＷＤ、ＤＱＲＡ、データ入力回路ＤＩＢ、データ入力回路ＤＯＢを全て第１、第２のメモリバンクＢＫ０、ＢＫ１の間の領域に配置することができる。したがって、Ｉ／Ｏ線ＲＷＤを短縮でき、負荷を極めて小さく抑えることができる
　
２．ここにおいて、上記１．ｄ．及び図６に記載された「この発明の第４の実施例」に係る「シンクロナスＤＲＡＭ」（以下「引用例のシンクロナスＤＲＡＭ」という。）に注目すると、０００４段落の記載から、引用例のシンクロナスＤＲＡＭにおける「ＤＱＲＡｍ」及び「ＤＱＷＤｍ」が、各々「ＤＱ読出し増幅器」及び「ＤＱ書込み駆動回路」を意味することは明らかである。
　また、００５０段落の「したがって、ＤＱＷＤ、ＤＱＲＡ、データ入力回路ＤＩＢ、データ入力回路ＤＯＢを全て第１、第２のメモリバンクＢＫ０、ＢＫ１の間の領域に配置することができる。したがって、Ｉ／Ｏ線ＲＷＤを短縮でき、負荷を極めて小さく抑えることができる。」という記載、及び図６の記載から、引用例のシンクロナスＤＲＡＭにおいては、「ＲＷＤｍ」等の「Ｉ／Ｏ線」が、「第１のメモリバンクＢＫ０」と「第２のメモリバンクＢＫ１」の間の領域に存在していることは明らかである。
　さらに、「ＲＷＤｍ」等の「Ｉ／Ｏ線」が、「第１のメモリバンクＢＫ０」と「第２のメモリバンクＢＫ１」に共有されていることも明らかである。
　
３．以上を総合すると、引用例には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「第１のバンクＢＫ０及び第２のバンクＢＫ１と、
　前記第１のバンクＢＫ０に配置されたグローバルデータ線ＧＤＱｍ０、及び前記第２のバンクＢＫ１に配置されたグローバルデータ線ＧＤＱｍ１と、
　前記第１のメモリバンクＢＫ０と前記第２のメモリバンクＢＫ１の間の領域に存在し、前記第１のメモリバンクＢＫ０と前記第２のメモリバンクＢＫ１に共有されるＩ／Ｏ線ＲＷＤｍと、
　前記グローバルデータ線ＧＤＱｍ０及び共有データ線ＤＱＹｍに接続され、バンクセレクト信号ＢＳにより動作するスイッチゲートＳＷｍ０、及び前記グローバルデータ線ＧＤＱｍ１及び前記共有データ線ＤＱＹｍに接続され、前記バンクセレクト信号ＢＳにより、前記スイッチゲートＳＷｍ０と相補的に動作するスイッチゲートＳＷｍ１と、
　前記共有データ線ＤＱＹｍ及び前記Ｉ／Ｏ線ＲＷＤｍに接続されたＤＱ読出し増幅器ＤＱＲＡｍ及びＤＱ書込み駆動回路ＤＱＷＤｍと、
　を備えたシンクロナスＤＲＡＭ。」
　
第５．本願発明と引用発明との対比
１．引用発明の「第１のバンクＢＫ０及び第２のバンクＢＫ１」は、本願発明の「第１バンク対」に相当し、引用発明の「第１のバンクＢＫ０」、「第２のバンクＢＫ１」は、各々本願発明の「『前記第１バンク対の』『第１』『バンク』」、「『前記第１バンク対の』『第２バンク』」に相当する。
　また、引用発明の「前記第１のバンクＢＫ０に配置されたグローバルデータ線ＧＤＱｍ０」、「前記第２のバンクＢＫ１に配置されたグローバルデータ線ＧＤＱｍ１」は、各々本願発明の「『前記第１バンク対の第１』『バンクに配置された第１』『のローカル入／出力ライン』」、「『前記第１バンク対の』『第２バンクに配置された』『第２のローカル入／出力ライン』」に相当する。
　したがって、本願発明と引用発明とは、「『第１バンク対』と、『前記第１バンク対の第１及び第２バンクに配置された第１及び第２のローカル入／出力ライン』」とを備えている点で一致する。
　
２．引用発明の「前記第１のメモリバンクＢＫ０と前記第２のメモリバンクＢＫ１の間の領域に存在し、前記第１のメモリバンクＢＫ０と前記第２のメモリバンクＢＫ１に共有されるＩ／Ｏ線ＲＷＤｍ」は、本願発明の「『前記第１バンク対の第１及び第２バンクの間に物理的に位置』する『グローバル入／出力ラインであって、前記第１バンク対の第１及び第２バンクに共有されるグローバル入／出力ライン』」に相当する。
　
３．引用発明の「ＤＱ読出し増幅器ＤＱＲＡｍ及びＤＱ書込み駆動回路ＤＱＷＤｍ」は、「共有データ線ＤＱＹｍ」並びに「スイッチゲートＳＷｍ０」及び「スイッチゲートＳＷｍ１」を介して、「Ｉ／Ｏ線ＲＷＤｍ」と「グローバルデータ線ＧＤＱｍ０」又は「グローバルデータ線ＧＤＱｍ１」とのデータ交換を行う機能を有していることは明らかであるから、引用発明の「ＤＱ読出し増幅器ＤＱＲＡｍ及びＤＱ書込み駆動回路ＤＱＷＤｍ」は、本願発明の「前記グローバル入／出力ラインと前記第１バンク対の第１又は第２のローカル入／出力ラインとの間のデータ交換のためのデータ交換手段」に相当する。
　
４．引用発明の「バンクセレクト信号ＢＳ」は、本願発明の「バンク選択信号」に相当する。
　そして、引用発明の「スイッチゲートＳＷｍ０」及び「前記スイッチゲートＳＷｍ０と相補的に動作するスイッチゲートＳＷｍ１」が、「バンクセレクト信号ＢＳ」に応答して、「ＤＱ読出し増幅器ＤＱＲＡｍ及びＤＱ書込み駆動回路ＤＱＷＤｍ」と「グローバルデータ線ＧＤＱｍ０」又は「グローバルデータ線ＧＤＱｍ１」とを選択的に接続するスイッチとして機能していることは明らかであるから、引用発明の「前記グローバルデータ線ＧＤＱｍ０及び共有データ線ＤＱＹｍに接続され、バンクセレクト信号ＢＳにより動作するスイッチゲートＳＷｍ０、及び前記グローバルデータ線ＧＤＱｍ１及び前記共有データ線ＤＱＹｍに接続され、前記バンクセレクト信号ＢＳにより、前記スイッチゲートＳＷｍ０と相補的に動作するスイッチゲートＳＷｍ１」は、本願発明の「バンク選択信号に応答して、前記データ交換手段と前記第１バンク対の第１又は第２のローカル入／出力ラインを選択的に接続するためのスイッチング手段」に相当する。
　また、引用発明の「シンクロナスＤＲＡＭ」が本願発明の「半導体メモリ素子」に相当することは、当業者にとって明らかである。
　
５．以上を総合すると本願発明と引用発明とは、
　
　「第１バンク対と、
　前記第１バンク対の第１及び第２バンクに配置された第１及び第２のローカル入／出力ラインと、
　前記第１バンク対の第１及び第２バンクの間に物理的に位置するグローバル入／出力ラインであって、前記第１バンク対の第１及び第２バンクに共有されるグローバル入／出力ラインと、
　前記グローバル入／出力ラインと前記第１バンク対の第１又は第２のローカル入／出力ラインとの間のデータ交換のためのデータ交換手段と、
　バンク選択信号に応答して、前記データ交換手段と前記第１バンク対の第１又は第２のローカル入／出力ラインを選択的に接続するためのスイッチング手段と、
を備えたことを特徴とする半導体メモリ素子。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　本願発明は、「第２バンク対」並びに「前記第２バンク対の第１及び第２バンクに配置された第１及び第２のローカル入／出力ライン」を備えているのに対して、引用発明はそのようなものを備えていない点。
　
（相違点２）
　本願発明は、「グローバル入／出力ライン」が、「前記第２バンク対の第１及び第２バンクの間まで延長され、かつ物理的に位置する」構成となっているのに対して、引用発明は、そのような構成を備えていない点。
　
第６．相違点についての当審の判断
１．相違点１について
（１）一般に、メモリを構築するに当たり、バンクを幾つ設けるかということは、メモリの容量等を考慮して当業者が適宜選択し得る設計的事項であり、その、一例として、４つのバンクを設けることも、例えば、本願の優先権主張の日前に外国において頒布された刊行物である下記周知例に記載されているように、当業者における周知技術である。
　
ａ．周知例：米国特許出願公開２００１／００１５９３１号明細書
　上記周知例には、図１及び２とともに次の記載がある。
　
　「［０００１］１．発明の技術分野
［０００２］
この発明は、一般的には、半導体メモリ装置に関するものである。より詳しくは、この発明は、カラム制御ユニットを共有する複数のバンクを備えた半導体メモリ装置に関するものである
［０００３］２．一般的背景及び関連技術
［０００４］
図１は、従来技術に係る４つのバンクより構成された半導体メモリ装置のブロックダイヤグラムである
　「［０００７］図２は、図１のブロックダイヤグラムにおける２つの隣接したバンク１ａ及び１ｂを制御するカラム制御ユニット２ａ及び２ｂを示すブロックダイヤグラムである。多数の書き込みドライバＷＤ及びデータバスセンスアンプＤＢＳＡの対が存在する。各書き込みドライバＷＤは、４つのバンク１ａ〜１ｄにより共有されるグローバル書き込み入出力ラインＧＷＩＯにロードされたデータを伝達し、次いで、各バンク１ａ〜１ｄのグローバルデータバス対ＧＤＢ及び／ＧＤＢにデータを出力する。また、各データバスセンスアンプＤＢＳＡは、各バンク１ａ〜１ｄのグローバルデータバス対ＧＤＢ及び／ＧＤＢにロードされたデータを増幅し、４つのバンク１ａ〜１ｄにより共有されるグローバル読み出し入出力ライン対ＧＲＩＯ及び／ＧＲＩＯにデータを出力する。」（同０００７段落の訳文）
　
　上記記載、及び図１の記載から、上記周知例には、４つのバンクを備えた半導体メモリ装置がされているものと認められる。
　
（２）したがって、引用発明において、引用発明と同様の構成を備えた２つのバンクを追加すること、すなわち、本願発明のように、「第２バンク対」並びに「前記第２バンク対の第１及び第２バンクに配置された第１及び第２のローカル入／出力ライン」を設ける構成とするは、当業者が適宜なし得たことである。
　よって、相違点１は、当業者が適宜なし得た範囲に含まれる程度のものである。
　
２．相違点２について
（１）上記１．において検討したとおり、引用発明において、引用発明と同様の構成を備えた２つのバンクを追加することは、当業者が適宜なし得たことである。
　ところで、一般に、複数のバンクを備えたメモリにおいて、データの入出力ラインを各バンクで共有する構成とすることは、引用発明において、「Ｉ／Ｏ線ＲＷＤｍ」が「第１のメモリバンクＢＫ０」と「第２のメモリバンクＢＫ１」で共有される構成となっていることからみても、また、下に再掲する周知例の記載からみても分かるように、当業者における周知技術である。
　
ａ．周知例：米国特許出願公開２００１／００１５９３１号明細書（再掲）
　上記周知例には、図１及び２とともに次の記載がある。
　
　「［０００１］１．発明の技術分野
［０００２］
この発明は、一般的には、半導体メモリ装置に関するものである。より詳しくは、この発明は、カラム制御ユニットを共有する複数のバンクを備えた半導体メモリ装置に関するものである
［０００３］２．一般的背景及び関連技術
［０００４］
図１は、従来技術に係る４つのバンクより構成された半導体メモリ装置のブロックダイヤグラムである
　「［０００７］
図２は、図１のブロックダイヤグラムにおける２つの隣接したバンク１ａ及び１ｂを制御するカラム制御ユニット２ａ及び２ｂを示すブロックダイヤグラムである。多数の書き込みドライバＷＤ及びデータバスセンスアンプＤＢＳＡの対が存在する。各書き込みドライバＷＤは、４つのバンク１ａ〜１ｄにより共有されるグローバル書き込み入出力ラインＧＷＩＯにロードされたデータを伝達し、次いで、各バンク１ａ〜１ｄのグローバルデータバス対ＧＤＢ及び／ＧＤＢにデータを出力する。また、各データバスセンスアンプＤＢＳＡは、各バンク１ａ〜１ｄのグローバルデータバス対ＧＤＢ及び／ＧＤＢにロードされたデータを増幅し、４つのバンク１ａ〜１ｄにより共有されるグローバル読み出し入出力ライン対ＧＲＩＯ及び／ＧＲＩＯにデータを出力する
　
　上記記載並びに図１及び２の記載から、上記周知例には、４つのバンク１ａ〜１ｄを備えた半導体メモリ装置において、４つのバンク１ａ〜１ｄにより、グローバル書き込み入出力ラインＧＷＩＯ並びにグローバル読み出し入出力ライン対ＧＲＩＯ及び／ＧＲＩＯを共有することが記載されているものと認められる。
　
（２）したがって、当該周知技術を勘案すれば、引用発明において、引用発明と同様の構成を備えた２つのバンクを追加するに当たり、各バンクで「Ｉ／Ｏ線ＲＷＤｍ」を共有する構成とすることもまた、当業者が適宜なし得たことである。
　そして、引用例の００５０段落の「したがって、ＤＱＷＤ、ＤＱＲＡ、データ入力回路ＤＩＢ、データ入力回路ＤＯＢを全て第１、第２のメモリバンクＢＫ０、ＢＫ１の間の領域に配置することができる。したがって、Ｉ／Ｏ線ＲＷＤを短縮でき、負荷を極めて小さく抑えることができる。」という記載から分かるように、引用発明においては、「Ｉ／Ｏ線ＲＷＤ」を短縮することを技術課題としているのであるから、引用発明において、引用発明と同様の構成を備えた２つのバンクを追加して、各バンクで「Ｉ／Ｏ線ＲＷＤｍ」を共有するに当たり、各バンクで共有される「Ｉ／Ｏ線ＲＷＤｍ」の長さが短くなるよう、引用例の図６に記載されたような２つのバンクの上又は下に、同様な構成を有する２つのバンクを追加し、各バンクで共有される「Ｉ／Ｏ線ＲＷＤｍ」が、左側の２つバンクと右側の２つのバンクの間に位置する構成とすること、すなわち、本願発明のように、「グローバル入／出力ライン」が、「前記第２バンク対の第１及び第２バンクの間まで延長され、かつ物理的に位置する」構成とすることは、当業者であれば当然になし得たことである。
　よって、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
３．判断についてのまとめ
　以上のとおりであるから、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
第７．むすび
　以上検討したとおり、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。