【事件の表示】
　特願２００７−５０３８９３「プログラム可能アレイモジュール及びプロセッサモジュールを製造する方法」拒絶査定不服審判事件〔平成１７年１０月１３日国際公開、ＷＯ２００５／０９４２４０、平成１９年１０月２５日国内公表、特表２００７−５２９８９４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００４年１２月１４日（パリ条約による優先権主張外国庁受理２００４年３月１６日、米国）を国際出願日とする出願であって、平成１９年１２月６日に手続補正書が提出され、平成２３年６月２日付けで通知した拒絶理由通知に対して、同年７月１１日に意見書及び手続補正書が提出されたが、同年７月２９日付けで拒絶査定がされ、これに対し、同年９月１日に審判請求がなされたものである。
　そして、平成２４年１０月１７日付けで当審より通知した拒絶理由通知に対して、同年１２月２１日に意見書及び手続補正書が提出されたものである。
　
　
第２．本願発明に対する判断
１．本願発明
　本願の請求項１ないし請求項１４に係る発明は、平成２４年１２月２１日に提出された手続補正書により補正された特許請求の範囲、明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし請求項１４に記載されるとおりのものであって、そのうちの、請求項８に係る発明（以下「本願発明」という。）は次のとおりのものである。
　
【請求項８】
「プロセッサモジュールを製造する方法であって、
　ベースウェハ上に、マイクロプロセッサを含む第１集積回路機能素子を少なくとも１つ形成すること、
　前記ベースウェハの全表面上にわたって、二酸化シリコン層を形成すること、
　前記二酸化シリコン層の全表面上にわたって、エピタキシャル層を形成すること、
　ウェハ製造プロセスを用いて、前記エピタキシャル層に、ＦＰＧＡを含む第２集積回路機能素子を少なくとも１つ形成すること、
　前記エピタキシャル層および前記二酸化シリコン層をエッチングし、前記エピタキシャル層および前記二酸化シリコン層を貫通する複数のビアを前記エピタキシャル層および前記二酸化シリコン層の全面にわたって形成すること、および
　前記複数のビア内において、前記第１集積回路機能素子が有する複数の金属パッドと前記第１集積回路機能素子が有する複数の金属パッドに対応した前記第２集積回路機能素子が有する複数の金属パッドとの間に相互接続子を形成して、前記第１集積回路機能素子の前記複数の金属パッドと前記第２集積回路機能素子の前記複数の金属パッドとを電気的に接続すること
　を備える方法。」
　
【審決注】
　前記平成２４年１２月２１日に提出された手続補正書において、特許請求の範囲に新たに請求項７及び請求項１４が追加されたので、補正後の請求項８は補正前の請求項７に対応する。
　
２．拒絶理由通知の概要
　平成２４年１０月１７日付けで当審より通知した拒絶理由通知の概要は、次のとおりである。
　
「この出願の下記の請求項に係る発明は、その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　　　　　　　　　　　　　　　　　記
　
　　　　　　　　　　　引　用　文　献　等　一　覧
　　　　　　　　　１．特開昭６４−０３１４５１号公報
　　　　　　　　　２．特開平０８−０７６９７４号公報
　　　　　　　　　３．特表平０９−５０３６２２号公報
　　　　　　　　　４．特開昭６１−１３１４７４号公報
　　　　　　　　　５．特開平０２−００３９５５号公報
　　　　　　　　　６．特開昭５９−１７５１３９号公報
　　　　　　　　　７．特開平０２−２５６２６４号公報
　……（中略）……
・請求項　　：７
・引用文献等：１〜７
　……（以下、省略）」
　
３．各引用例の記載事項と引用発明等
３−１．引用例１
３−１−１．引用例１の記載事項
　本願の優先権主張の日前に日本国内において頒布され、当審の拒絶理由通知で引用された刊行物である、特開昭６４−０３１４５１号公報（以下「引用例１」という。）には、「半導体集積回路装置」（発明の名称）に関して、第１図〜第４図とともに、以下の事項が記載されている（下線は、参考のため、当審において付したものである。以下、他の刊行物についても同様である。）。
　
　　ア　産業上の利用分野
ａ．「この発明は半導体集積回路装置、特に
汎用機能部と専用機能部とを混在させた特定用途もしくは専用用途大規模集積回路
　
　　イ　従来の技術
ｂ．「第４図は従来の混成ＬＳＩの構造を示す図である。同図において、１は半導体基板であり、この半導体基板１上に汎用大規模集積回路である汎用機能ブロックＷＵと、専用化のための論理記憶機能を備えた集積回路である専用機能ブロックＳＵとが設けられており、これら汎用機能ブロックＷＵ、専用機能ブロックＳＵを取り囲むようにボンディングパッドＢＰが設けられている。そして、このボンディングパッドＢＰとリードフレーム（図示省略）とに金線等のワイヤ（図示省略）が接続される。
　従来の混成ＬＳＩは以上のように構成されており、ボンディングパッドＢＰ、ワイヤおよびリードフレームを介して、汎用機能ブロックＷＵおよび専用機能ブロックＳＵは外部と信号等の授受を行う。
　（発明が解決しようとする問題点）
　以上のように、従来の混成ＬＳＩは、平面的な構造となっていたため、１つのチップに担わせる機能が多くなるにしたがいチップ面積は増大するという問題点を有していた。」（第１頁下右欄第６行〜第２頁上左欄第６行）
　
　　ウ　実施例
ｃ．「第１図はこの発明に係る一実施例を示す図である。同図において、１はＰ型半導体基板であり、
このＰ型半導体基板１上のほぼ中央部に汎用メモリや汎用マイクロプロセッサ等の集積回路から成る汎用機能ブロックＷＵが設けられ、第１層ＦＬを形成している
層間絶縁物２は前記第１層ＦＬ上に積層して形成され
この層間絶縁物２上のほぼ中央部に論理機能や記憶機能等をもつ集積回路からなる専用機能ブロックＳＵを設ける
ＣＴ１は汎用機能ブロックＷＵと専用機能ブロックＳＵとの電気的な接続のために汎用機能ブロックＷＵ上のある決まった位置に設けられた接続点
ＣＴ２は接続点ＣＴ１に対応して専用機能ブロックＳＵ上に設けられた接続点
　
ｄ．「第２図は積層構造をさらに明確にするための図であり、第１図の部分断面図である。同図において、
Ｐ型半導体基板１上にソースあるいはドレインを構成するためのｎ
＋
拡散部３、４がそれぞれ形成され
ｎ
＋
拡散部３、４のそれぞれはコンタクトホールＣＨＩ、ＣＨ２により金属配線され、他の素子と電気的に接続される
ｎ
＋
拡散部３、４に挟まれたＰ型半導体基板１の領域に対応してフィールド酸化膜ＦＯ１上にポリシリコンゲートＰＧＩが積層して形成され
このポリシリコンゲートＰＧＩはコンタクトホールＣＨ３により金属配線され、他の素子と電気的に接続される
こうして汎用機能ブロツクＷＵの１素子であるＮチャネルトランジスタが形成される
以上は第１層ＦＬの構成
第１層ＦＬ上のある特定の位置に接続点ＣＴ１が設けられている
第１層ＦＬ上に層間絶縁物２が積層して形成される
この層間絶縁物２上に専用機能ブロックＳＵを構成する１素子を形成するためにＰ型半導体部５およびｎ
＋
拡散部６、７が一定の領域をもって形成されており
ｎ
＋
拡散部６、７はそれぞれコンタクトホールＣＨ５、ＣＨ６により金属配線され、他の素子と電気的に接続される
Ｐ型半導体部５およびｎ
＋
拡散部６、７を包むように酸化膜ＯＦが形成され
この酸化膜ＯＦ上のＰ型半導体部５に対応する位置にポリシリコンゲートＰＧ２が積層して形成される
ポリシリコンゲートＰＧ２はコンタクトホールＣＨ７により金属配線され、他の素子と電気的に接続される
コンタクトホールＣＨ５〜ＣＨ７を除く、層間絶縁物２、酸化膜ＯＦおよびポリシリコンゲートＰＧ２上に絶縁物層ＩＬ２が積層して形成され
専用機能ブロックＳＵの１素子であるＮチャネルトランジスタが形成される
第２層ＳＬ上に絶縁物層ＩＬ３が積層して形成され、さらに、デバイス保護のためにガラスコートＧＣが積層して形成される
　
ｅ．「第３図はこの発明に係る他の実施例を示す図である。同図において、第１層ＦＬは従来の汎用メモリ等のチップであり、汎用機能ブロックＷＵを取り囲むように汎用機能ブロックＷＵ専用のボンディングパッドＢＰＩが設けられている。また、第２層ＳＬにおいては、上記ボンディングパッドＢＰ１に対応する位置に接続点ＣＴ２が設けられており、この接続点ＣＴ２とボンディングパッドＢＰ１とを電気的に接続することにより、第１層ＦＬにおける汎用機能ブロックＷＵと第２層ＳＬにおける専用機能プロツクＳＵとの電気的な接続が図られている。」（第３頁下左欄第３〜１４行）
　
ｆ．「なお、
専用機能ブロックＳＵをゲートアレイで構成して
　
　　エ　図面の図示内容
ｇ．第１図には、第１層ＦＬ上の汎用機能ブロックＷＵの内部に３個の接続点ＣＴ１が設けられ、第２層ＳＬ上の専用機能ブロックＳＵの内部における前記３個の接続点ＣＴ１にそれぞれ対応する位置に、３個の接続点ＣＴ２が設けられることが示されている。
　
ｈ．第２図には、層間絶縁物２と絶縁物層ＩＬ２とを貫通しているコンタクトホールＣＨ４によって、接続点ＣＴ１が前記コンタクトホールＣＨ４上の接続点ＣＴ２と接続されていることが示されている。
　
３−１−２．引用発明
　前項のａ〜ｈの記載を総合すると、引用例１には、次の発明（以下「引用発明」という。）が記載されている。
　
「汎用機能部と専用機能部とを混在させた特定用途もしくは専用用途大規模集積回路を製造する方法であって、
　Ｐ型半導体基板１上に形成されたソースあるいはドレインを構成するためのｎ＋拡散部３、４と、前記ｎ＋拡散部３、４に挟まれた前記Ｐ型半導体基板１の領域の上方にフィールド酸化膜ＦＯ１を介して積層されたポリシリコンゲートＰＧＩとを有するＮチャネルトランジスタを素子の１つとする、汎用メモリや汎用マイクロプロセッサ等の集積回路から成る汎用機能ブロックＷＵと、前記ｎ＋拡散部３、４及び前記ポリシリコンゲートＰＧＩを金属配線して他の素子と電気的に接続するためのコンタクトホールＣＨ１〜ＣＨ３と、からなる第１層ＦＬを形成し、
　前記第１層ＦＬ上に層間絶縁物２を積層して形成し、
　前記層間絶縁物２上に、専用機能ブロックＳＵを構成する素子を形成するために、Ｐ型半導体部５およびｎ＋拡散部６、７を一定の領域をもって形成し、
　前記ｎ＋拡散部６、７と、前記Ｐ型半導体部５と、前記Ｐ型半導体部５及び前記ｎ＋拡散部６、７を包むように形成された酸化膜ＯＦ上の前記Ｐ型半導体部５に対応する位置に積層して形成されるポリシリコンゲートＰＧ２とを有するＮチャネルトランジスタを素子の１つとする、ゲートアレイで構成された論理機能や記憶機能等をもつ集積回路からなる専用機能ブロックＳＵと、前記ｎ＋拡散部６、７及び前記ポリシリコンゲートＰＧ２を金属配線して他の素子と電気的に接続するためのコンタクトホールＣＨ５〜ＣＨ７と、前記コンタクトホールＣＨ５〜ＣＨ７を除く、前記層間絶縁物２、前記酸化膜ＯＦ及び前記ポリシリコンゲートＰＧ２上に積層して形成された絶縁物層ＩＬ２と、からなる第２層ＳＬを形成し、
　前記層間絶縁物２と前記絶縁物層ＩＬ２とを貫通するコンタクトホールＣＨ４によって、電気的な接続のために前記汎用機能ブロックＷＵ上のある決まった位置に設定された複数の接続点ＣＴ１を、前記複数の接続点ＣＴ１にそれぞれ対応して前記専用機能ブロックＳＵ上に設定された複数の接続点ＣＴ２に電気的に接続する金属配線を形成し、
　前記第２層ＳＬ上に、絶縁物層ＩＬ３とデバイス保護のためのガラスコートＧＣを積層して形成する、
　ことを備える、汎用機能部と専用機能部とを混在させた特定用途もしくは専用用途大規模集積回路を製造する方法。」
　
３−２．引用例２
　本願の優先権主張の日前に日本国内において頒布され、当審の拒絶理由通知で引用された刊行物である、特開平０８−０７６９７４号公報（以下「引用例２」という。）には、「データ処理装置」（発明の名称）に関して、以下の事項が記載されている。
　
ａ．「【００１７】一方、ＦＰＧＡを使用することで、以下の問題を解決することができる。
・　ＦＰＧＡによる専用のハードウェアの開発により処理速度の向上が可能
・　
ＦＰＧＡを使用することで、専用ゲートアレイに比べるとリメイク（作り替え）等のリスクを低減する
・　再ローディング可能なＦＰＧＡ（具体的には、上記
ＲＡＭ型メモリを使用したＦＰＧＡ
、汎用性のあるハードウェアへの拡張が可能
　
３−３．引用例３
　本願の優先権主張の日前に日本国内において頒布され、当審の拒絶理由通知で引用された刊行物である、特表平０９−５０３６２２号公報（以下「引用例３」という。）には、「転写薄膜回路を使用した３次元プロセッサー」（発明の名称）に関して、図１〜図１５とともに、以下の事項が記載されている。
　
ａ．「本発明の好ましい実施態様の分解概略図が、第１図において示される。多層マイクロプロセッサーの基本構成要素は、第１層２００と第２層１００において作製される。第１層２００は、シリコン基板２２０を具備し、その上に、マイクロプロセッサー論理ブロック、相互接続線、及
びボンディングパッドが作製される。第２層１００は、薄膜１２０を具備し、その上に、マイクロプロセッサー論理ブロックと相互接続線が作製される。第１層２００は、ボンディングパッド２２６へのアクセスを設けるために、第２層１００よりも面積が大きい。」（明細書の第１５頁第２６行〜第１６頁第４行）
　
ｂ．「第１図において描かれた実施態様は、マイクロプロセッサー機能を幾
　
つかの層へ区分化するための多数の可能性の一つを提示する。第１層２００は、コントローラ２０４、命令レジスター２０６、状態レジスター２０２、プログラムカウンターレジスター２０８、及びメモリアドレスレジスター２１０を含む。データバス２１４、アドレスバス２２４と、制御線２２２、クロック、通信ポート、電力及び接地線を含むいろいろな離散信号は、オフチップアクセスのためのボンディングパッド２２６へ経路指定される。第２層１００は、算術論理ユニット１０２、アキュミュレータレジスター１０４、シフトレジスター１０６、ランダムアクセスメモリ１０８、及びバッファー１１６を含む。データバス１１４、アドレスバス１１８、シフトレジスター出力バス１１２、及びいろいろな制御信号を含む相互接続線は、第２層１００の論理ユニットの間の相互接続を設ける。
　
層間接続１４０は、第１層２００と第２層１００における論理ユニットの間の垂直通信を設ける。そのような接続は、ダイにおけるいずれかの部位に据えられ、このため、外周部における据え付けに限定されない。それらは、クロック分布、離散制御信号、電力及び接地供給等を含む
　
１６０によって、いろいろな制御信号、クロック信号とメモリ読み出し／書き込み信号を第２層へ供給する。アドレスバス２２４とシフトレジスター出力バス１１２は、それぞれ、層間コネクタ１５４と１５８の使用を通して両層へ分散される。
　層間コネクタ１４０のサイズは、ボンディングパッド２２６のサイズに関して、かなり小さい。最小特徴サイズよりも大きくはなく、コネクタは、ダイにおいてあまり不動産を保存することなく、層間通信を容易にする。層間コネクタは、第２図において概略的に示される。各シフトレジスター出力は、金属端子２５２へ経路指定される。ホール２５６は、第２層を通して経路指定され、第１層における金属パスを露出する。金属層２５４は、ホールにおいて注入され、第２結晶層における端子２５２と第１層における露出金属パスの間に電気接触を設ける。層間接続は、ダイ空間の最小損失で達成される。」（第１７頁第１６行〜第１８頁第２２行）
　
ｃ．「第１０図に示された如く、ランダムアクセスメモリの付加層又は数層
　
は、多層マイクロプロセッサーの頂部に積み重ねられる。
アドレスバス２５２、データバス２５４、及び制御バス２５０は、層間コネクタの使用により、ランダムアクセスメモリまで経路指定される。この構成は、メモリアクセス時間を縮小させ、全システムの速度を増大させる
　
ｄ．「プログラマブル論理アレイは、多層マイクロプロセッサーと外界の間の通信を設けるために使用される。第１３図において、プログラマブル論理アレイ８０２は、第１層８００上に作製される。第２層８０４と第３層８０６は、多層マイクロプロセッサーを具備し、第４層８０８上にランダムアクセスメモリを有する。プログラマブル論理層８０２は、マイクロプロセッサーとオフチップ資源の間の使用者定義通信プロトコルを設けるようにプログラムされる。アレイ８０２は、ここで記載された如く、多層構造の層のいずれかにおいて形成される。」（第２７頁第２７行〜第２８頁第４行）
　
ｅ．前記ｃで摘記した「第１０図」には、マイクロプロセッサー論理ブロックを有する第２層１００の上にＲＡＭの付加層６８０が載置され、アドレスバス２５２及びデータバス２５４は前記第２層１００及び前記付加層６８０の外周部に形成されるが、制御バス２５０は前記各層のブロック内に形成されていることが示されている。
　
３−４．引用例４〜６
３−４−１．引用例４の記載事項
　本願の優先権主張の日前に日本国内において頒布され、当審の拒絶理由通知で引用された刊行物である、特開平０２−００３９５５号公報（以下「引用例４」という。）には、「半導体集積回路装置」（発明の名称）に関して、第１図、第６図〜第９図とともに、以下の事項が記載されている。
　
ａ．「第１図は本発明の半導体集積回路装置の原理説明図である。第１図において、
半導体集積回路装置１は絶縁層２０を介して電源系の層１０と信号処理系の層３０を積層した構造を有しており
電源系の層１０から信号処理系の層３０へ電源電圧、基準バイアス電圧を供給するために用いる貫通孔２１
　
ｂ．「第６図は第３図および第５図の素子配置により積層構造を形成したチップの導電体２ａを通り図の上下方向における縦断面である。第６図において、
電源系の層１０はシリコン単結晶基板１１に形成された
信号処理系の層３０はシリコン単結晶成長層３１に形成された
絶縁層２０およびシリコン単結晶成長層３１には貫通孔２１が形成され、この貫通孔に電源系の層１０の導電層と、信号処理系の層２０の導電層とを接続するように導電体２ａ，２ｂ，２ｃ，２ｄ
が形成されている
　次に、第７図乃至第９図により、本発明の半導体集積回路装置における貫通孔２１および導電体２の形成例について説明する。
　先ず、第７図に示されているように
電源系の素子が形成された電源系の層１０の上に絶縁層２０を形成し、さらにその上にエピタキシャル成長等によってシリコン単結晶成長層３１を形成する。
　また、貫通孔２１および導電体２の他の形成例として、第９図に示されるように、
先ずシリコン単結晶成長層３１にトランジスタＴ
ｒｉ
１、Ｔ
ｒｉ
２、拡散抵抗Ｒ
ｃ
を形成後、
シリコン単結晶成長層３１側から絶縁層２０を貫通して電源系の層１０に達するように異方性エツチング等により貫通孔２１を形成し、この貫通孔２１内に導電体２を埋め込むことにより、電源系の層１０と信号処理系の層３０とを導通する方法がある
　
ｃ．第１図には、最下層の矩形の電源系の層１０の上の全表面にわたって絶縁層２０が形成され、前記絶縁層２０の上の全表面にわたって信号処理系の層３０が形成されていることが図示されている。
　
ｄ．第６図には、貫通孔２１内に導電体２ａ，２ｂが充填されているとともに、層１０の上に設けられて前記導電体２ａ，２ｂの下部と接する導電層は、その上面が盛り上がるとともに、その幅が前記貫通孔２１の径より大きいこと、前記導電体２ａ，２ｂの上部は、径が大きくなって、層３０内の導電部材と接していることが図示されている。
　
３−４−２．引用例５の記載事項
　本願の優先権主張の日前に日本国内において頒布され、当審の拒絶理由通知で引用された刊行物である、特開昭５９−１７５１３９号公報（以下「引用例」という。）には、「半導体回路素子の製作方法」（発明の名称）に関して、第１図〜第８図とともに、以下の事項が記載されている。
　
ａ．「つぎにこの発明を、その１実施例の製造工程を示した第３図以下の図面とともに詳細に説明する。
　まず、第３図に示すように、
第１のシリコン活性層(23)にダイオード、トランジスタ等の素子(24)を集積形成し
シリコン活性層(23)上に層間絶縁膜(26)を薄膜形成したのち、層間絶縁膜(26)上に第２のシリコン活性層(27)を積層形成する
　……（中略）……
　そして、第５図に示すように、
第２のシリコン活性層(27)の表面
を高圧酸化法等により熱酸化してシリコン酸化膜(30)および(31)を形成する
　……（中略）……
　さらに、第６図に示すように，シリコン酸化膜(30)にエッチングによりコンタクトホ−ル(32)を形成したのち、
シリコン活性層(27)にイオン注入によりダイオード、トランジスタ等の素子(33)を集積形成する
　つぎに、第７図に示すように、エッチング孔(28)の底部、すなわち配線材料(25)の上方のシリコン酸化膜(31)およ
び該シリコン酸化膜(31)の下方の層間絶縁膜(26)を反応性イオンエッチング等によりエッチングして前記エッチング孔(28)を配線材料(25)にまで到達させ、エッチング孔(28)から層間絶縁膜(26)を介して配線材料(25)に至るスル−ホ−ル孔(34)を形成する
　さらに、第８図に示すように、
スル−ホ−ル孔(34)およびコンタクトホール(32)にそれぞれ配線材料(35)を埋め込むとともに、該配線材料(35)を素子(24)の配線材料(25)および素子(33)にそれぞれオーム性接続させ、配線材料(35)により第１のシリコン活性層(23)の素子(24)と第２のシリコン活性層(27)の素子(33)との電気的連絡をとる
　
ｂ．第３図には、第１のシリコン活性層２３、前記第１のシリコン活性層２３上に形成されている層間絶縁膜２６、及び、前記層間絶縁膜２６上に形成されている第２のシリコン活性層２７は、それぞれ、同じ幅であることが図示されている。
　
３−４−３．引用例６の記載事項
　本願の優先権主張の日前に日本国内において頒布され、当審の拒絶理由通知で引用された刊行物である、特開平０２−２５６２６４号公報（以下「引用例６」という。）には、「積層集積回路」（発明の名称）に関して、第１図（ａ）〜（ｈ）とともに、以下の事項が記載されている。
　
ａ．「本発明の実施例を図面に基づき説明する。第１図は、本発明の第１の実施例に係る４層構造の積層集積回路の製造工程を断面図によって示したものである。第１図（ａ）において、
１は第１層目のSi半導体基板に形成した能動層
回路要素
４は回路要素２の電源配線に接続された電源端子であり、素子間配線３と同じくタングステンで形成されている
層間を絶縁分離するSiO
2
等の厚さ0.5μｍ−0.7μｍ程度の層間絶縁膜５を形成する
層間絶縁膜５上に、多結晶またはアモルファスシリコンを形成し、レーザ結晶化あるいは電子ビーム結晶化法等のビーム結晶化法によって結晶化して単結晶シリコン層を形成し
　第１図（ｄ）は、
上下層間を接続する層間貫通配線を形成する為の直径2μｍ、深さ3μｍ程度のスルーホール７、８を能動層６および層間絶縁膜５に形成した
通常の半導体エッチングプロセスにて行う
スルーホール７は、後に説明する第３層目に形成される回路要素の素子と第１層目の回路要素２の素子間の接続用であり
　この後、能動層６にMOSトランジスタ等の素子形成を行い配線を形成した状態を第１図（ｆ）に示す。１０は、
第２層目の能動層６に形成された
１３は、第３層目の回路要素の素子と第１層目の回路要素２の素子間を接続するための中継端子であり、１４は、最上層の電源配線から第１層目の回路要素２へ電源を供給する為の電源中継端子である
　この後、第１図（ｂ）−第１図（ｆ）までの工程を繰り返すことにより、第３層目を形成することができる。第１図（ｇ）は、第３層目形成後の状態を示している。」（第３頁上左欄第１３行〜同頁下右欄第１０行）
　
ｂ．第１図（ａ）〜（ｃ）には、能動層１、前記能動層１上に形成されている層間絶縁膜５、及び、前記層間絶縁膜５上に形成されている能動層６は、それぞれ、同じ幅であることが図示されている。
　
３−４−４．引用例４〜６に記載された技術
　　ア　引用例４において、「３−４−１．引用例４の記載事項」の項のｂで摘記した「絶縁層２０およびシリコン単結晶成長層３１」に「形成」された「貫通孔２１」に充填される「導電体２ａ，２ｂ，２ｃ，２ｄ」と電気的に「接続」される「電源系の層１０の導電層」のうち、同ｄで示した、第６図に図示される、その上面が盛り上がるとともに、その幅が「貫通孔２１」の径より大きい部分は、「貫通孔２１」に充填される「導電体２ａ，２ｂ」用のコンタクトパッドを形成していると解される。
　そして、前記「貫通孔２１」に充填される「導電体２ａ，２ｂ，２ｃ，２ｄ」のうち、第６図に図示される、径が大きくなっている導電体２ａ，２ｂの上部は、同ｂで摘記したように「信号処理系の層２０の導電層」と「接続」しているから、「導電体２ａ，２ｂ」用のコンタクトパッドとして機能していると認められる。
　
　　イ　引用例５において、「３−４−２．引用例５の記載事項」の項のａで摘記した、「第１のシリコン活性層(23)」上の「配線材料(25)」は、「スル−ホ−ル孔(34)およびコンタクトホール(32)」に「埋め込」れた「配線材料(35)」にとっての、コンタクトパッドであると認められる。
　また、前記「配線材料(35)」のうち、「スル−ホ−ル孔(34)およびコンタクトホール(32)」に「埋め込」れた部分と連続する、引用例５の第８図に示される、「第２のシリコン活性層(27)の表面」の「素子(33)との電気的連絡」と採るために前記「第２のシリコン活性層(27)」上に設けられた部分も、引用例５の第２図を見れば、上層のコンタクトホールに埋め込れた配線材料にとってのコンタクトパッドであると認められる。
　
　　ウ　引用例６において、「３−４−３．引用例６の記載事項」の項のａで摘記した、「第１層目のSi半導体基板に形成した能動層」上の「素子間配線３」と「同じくタングステンで形成」されている「回路要素２の電源配線に接続された電源端子」４、及び、「第２層目の能動層６」に形成された「第３層目の回路要素の素子と第１層目の回路要素２の素子間を接続するための中継端子」１３と「最上層の電源配線から第１層目の回路要素２へ電源を供給する為の電源中継端子」１４」は、いずれも、「スルーホール」に「タングステンが埋め込まれて」形成された「層間貫通配線」にとってのコンタクトパッドであることは、明らかである。
　また、引用例６には、引用例４、５と異なり、「層間絶縁膜５」の材料が「SiO2等」であると明記されている。
　
　　エ　したがって、引用例４〜６には、
「層間絶縁物層を介して集積回路機能素子が形成された半導体層を積層した三次元集積回路において、
　基板上に第１の集積回路を形成し、
　前記基板の全面に二酸化シリコン等からなる前記層間絶縁物層を形成し、
　前記層間絶縁物層上の全面にエピタキシャル層を形成して、前記エピタキシャル層に第２の集積回路を形成し、
　前記層間絶縁物層と前記第２の集積回路が形成されなかった前記エピタキシャル層の領域とをエッチングして、前記層間絶縁物層と前記第２の集積回路が形成されなかった前記エピタキシャル層の領域を貫通するビアを形成し、
　前記ビアにより、前記第１の集積回路が有する金属パッドと、前記第２の集積回路が有する金属パッドとを電気的に接続する層間貫通配線を形成する三次元集積回路の製造方法。」、
の技術が記載されているということができる。
　
　上記の技術は、三次元集積回路の技術分野において周知技術であると認められる。
　
４．対比
４−１．本願発明と引用発明との対比
　次に、本願発明と引用発明とを対比する。
　
　　ア　引用発明の「Ｐ型半導体基板１」及び「汎用マイクロプロセッサ等の集積回路から成る汎用機能ブロックＷＵ」は、それぞれ、本願発明の「ベースウェハ」及び「マイクロプロセッサを含む第１集積回路機能素子」に相当する。
　したがって、引用発明の「Ｐ型半導体基板１上」に「ソースあるいはドレインを構成するためのｎ＋拡散部３、４と、前記ｎ＋拡散部３、４に挟まれた前記Ｐ型半導体基板１の領域の上方にフィールド酸化膜ＦＯ１を介して積層されたポリシリコンゲートＰＧＩとを有するＮチャネルトランジスタを素子の１つ」とする「汎用マイクロプロセッサ等の集積回路から成る汎用機能ブロックＷＵと」からなる「第１層ＦＬを形成」することは、本願発明の「ベースウェハ上に、マイクロプロセッサを含む第１集積回路機能素子を少なくとも１つ形成すること」に相当する。
　
　　イ　引用発明の前記「Ｐ型半導体基板１上」には、上記のとおり、「汎用マイクロプロセッサ等の集積回路から成る汎用機能ブロックＷＵと」からなる「第１層ＦＬ」が「形成」されている。そして、前記「第１層ＦＬ上に層間絶縁物２を積層して形成」される。
　これに対して、「全表面上にわたって、二酸化シリコン層を形成」される本願発明の「ベースウェハ上」にも、前記「二酸化シリコン層」が「形成」される前に、「マイクロプロセッサを含む第１集積回路機能素子」が「少なくとも１つ形成」されている。
　したがって、引用発明の「Ｐ型半導体基板１上」の「前記第１層ＦＬ上に層間絶縁物２を積層して形成」することと、本願発明の「前記ベースウェハの全表面上にわたって、二酸化シリコン層を形成すること」とは、ベースウェハの表面上に絶縁層を形成することである点で共通する。
　
　　ウ　引用発明の「Ｐ型半導体部５およびｎ＋拡散部６、７」は、いずれも、半導体層である。
　したがって、引用発明の「前記層間絶縁物２上に、専用機能ブロックＳＵを構成する素子を形成するために、Ｐ型半導体部５およびｎ＋拡散部６、７を一定の領域をもって形成」することと、本願発明の「前記二酸化シリコン層の全表面上にわたって、エピタキシャル層を形成すること」とは、絶縁層の表面上に、半導体層を形成することである点で共通する。
　
　　エ　引用発明の「ゲートアレイで構成された論理機能や記憶機能等をもつ集積回路からなる専用機能ブロックＳＵ」と、本願発明の「ＦＰＧＡを含む第２集積回路機能素子」とは、第２集積回路機能素子である点で共通する。
　
　　オ　そして、引用発明の「専用機能ブロックＳＵ」は、「集積回路からなる」とともに、「前記ｎ＋拡散部６、７と、前記Ｐ型半導体部５と、前記Ｐ型半導体部５及び前記ｎ＋拡散部６、７を包むように形成された酸化膜ＯＦ上の前記Ｐ型半導体部５に対応する位置に積層して形成されるポリシリコンゲートＰＧ２とを有するＮチャネルトランジスタを素子の１つとする」ものである。したがって、前記「専用機能ブロックＳＵ」は、「前記ｎ＋拡散部６、７と、前記Ｐ型半導体部５」の上に「形成」される「Ｎチャネルトランジスタ」を含む「集積回路」ウェハを製造するプロセスで形成されるものと解される。
　してみれば、引用発明の「Ｐ型半導体部５およびｎ＋拡散部６、７」に「専用機能ブロックＳＵを構成する素子を形成する」ことで当該「専用機能ブロックＳＵ」を形成することと、本願発明の「ウェハ製造プロセスを用いて、前記エピタキシャル層に」、「第２集積回路機能素子を少なくとも１つ形成すること」とは、ウェハ製造プロセスを用いて、半導体層に、第２集積回路機能素子を少なくとも１つ形成することである点で共通する。
　
　　カ　引用発明において、「前記層間絶縁物２と前記絶縁物層ＩＬ２とを貫通するコンタクトホールＣＨ４によって、電気的な接続のために前記汎用機能ブロックＷＵ上のある決まった位置に設定された複数の接続点ＣＴ１を、前記複数の接続点ＣＴ１にそれぞれ対応して前記専用機能ブロックＳＵ上に設定された複数の接続点ＣＴ２に電気的に接続する金属配線を形成」するのであるから、「前記層間絶縁物２と前記絶縁物層ＩＬ２とを貫通するコンタクトホールＣＨ４」を形成し、「前記層間絶縁物２と前記絶縁物層ＩＬ２とを貫通」する「金属配線」を、この「前記層間絶縁物２と前記絶縁物層ＩＬ２とを貫通するコンタクトホールＣＨ４」内に「形成」していることは、明らかである。そして、前記「コンタクトホールＣＨ４」内の「金属配線」は、ビアと言い得るものである。
　また、前記「金属配線」によって、「電気的な接続のために前記汎用機能ブロックＷＵ上のある決まった位置に設定された複数の接続点ＣＴ１を、前記複数の接続点ＣＴ１にそれぞれ対応して前記専用機能ブロックＳＵ上に設定された複数の接続点ＣＴ２に電気的に接続」しているから、前記「金属配線」は複数存在することは明らかである。
　したがって、引用発明の「前記層間絶縁物２と前記絶縁物層ＩＬ２とを貫通」する複数の「金属配線」を、「前記層間絶縁物２と前記絶縁物層ＩＬ２とを貫通するコンタクトホールＣＨ４」内に「形成」していることと、本願発明の「前記エピタキシャル層および前記二酸化シリコン層をエッチングし、前記エピタキシャル層および前記二酸化シリコン層を貫通する複数のビアを前記エピタキシャル層および前記二酸化シリコン層の全面にわたって形成すること」とは、絶縁層を貫通する複数のビアを前記絶縁層に形成することである点で共通する。
　
　　キ　さらに、引用発明の前記「金属配線」によって「電気的な接続のために前記汎用機能ブロックＷＵ上のある決まった位置に設定された複数の接続点ＣＴ１を、前記複数の接続点ＣＴ１にそれぞれ対応して前記専用機能ブロックＳＵ上に設定された複数の接続点ＣＴ２に電気的に接続する」ことと、本願発明の「前記複数のビア内において、前記第１集積回路機能素子が有する複数の金属パッドと前記第１集積回路機能素子が有する複数の金属パッドに対応した前記第２集積回路機能素子が有する複数の金属パッドとの間に相互接続子を形成して、前記第１集積回路機能素子の前記複数の金属パッドと前記第２集積回路機能素子の前記複数の金属パッドとを電気的に接続すること」とは、前記複数のビア内において、前記第１集積回路機能素子が有する複数の接続点と、前記第１集積回路機能素子が有する複数の接続点に対応した前記第２集積回路機能素子が有する複数の接続点との間に相互接続子を形成して、前記第１集積回路機能素子の前記複数の接続点と前記第２集積回路機能素子の前記複数の接続点とを電気的に接続することである点で共通する。
　
　　ク　引用発明の「汎用マイクロプロセッサ等の集積回路から成る汎用機能ブロックＷＵ」を「汎用機能部」とする前記「汎用機能部と専用機能部とを混在させた特定用途もしくは専用用途大規模集積回路」は、「汎用マイクロプロセッサ等の集積回路」を備えるモジュールである。
　したがって、引用発明の前記「汎用機能部と専用機能部とを混在させた特定用途もしくは専用用途大規模集積回路を製造する方法」は、本願発明の「プロセッサモジュールを製造する方法」に相当する。
　
４−２．一致点及び相違点
　前項のア〜クから、本願発明と引用発明とは、以下の点で一致するとともに、以下の各点で相違する。
　
（一致点）
「プロセッサモジュールを製造する方法であって、
　ベースウェハ上に、マイクロプロセッサを含む第１集積回路機能素子を少なくとも１つ形成すること、
　前記ベースウェハの表面上に、絶縁層を形成すること、
　前記絶縁層の表面上に、半導体層を形成すること、
　ウェハ製造プロセスを用いて、前記半導体層に、第２集積回路機能素子を少なくとも１つ形成すること、
　前記絶縁層を貫通する複数のビアを前記絶縁層に形成すること、および
　前記複数のビア内において、前記第１集積回路機能素子が有する複数の接続点と、前記第１集積回路機能素子が有する複数の接続点に対応した前記第２集積回路機能素子が有する複数の接続点との間に相互接続子を形成して、前記第１集積回路機能素子の前記複数の接続点と前記第２集積回路機能素子の前記複数の接続点とを電気的に接続すること
　を備える方法。」
　
（相違点１）
　本願発明は、「前記ベースウェハの全表面上にわたって、二酸化シリコン層を形成する」のに対して、引用発明は、「Ｐ型半導体基板１上」の「前記第１層ＦＬ上」に「層間絶縁物２を積層して形成」する点。
　
（相違点２）
　本願発明は、「前記二酸化シリコン層の全表面上にわたって、エピタキシャル層を形成する」のに対して、引用発明は、「前記層間絶縁物２上に、専用機能ブロックＳＵを構成する素子を形成するため」の「Ｐ型半導体部５およびｎ＋拡散部６、７」がエピタキシャル層であるか不明であるとともに、前記「Ｐ型半導体部５およびｎ＋拡散部６、７」を「一定の領域をもって形成」する点。
　
（相違点３）
　本願発明の「第２集積回路機能素子」は「ＦＰＧＡを含む」のに対して、引用発明の「専用機能ブロックＳＵ」は「ゲートアレイで構成された論理機能や記憶機能等をもつ集積回路からなる」点。
　
（相違点４）
　本願発明は、「前記エピタキシャル層」に「第２集積回路機能素子を少なくとも１つ形成する」のに対して、引用発明は、「Ｐ型半導体部５およびｎ＋拡散部６、７」に「専用機能ブロックＳＵを構成する素子を形成する」ものの、前記「Ｐ型半導体部５およびｎ＋拡散部６、７」がエピタキシャル層であるか不明である点。
　
（相違点５）
　本願発明は、「前記エピタキシャル層および前記二酸化シリコン層をエッチング」し、「前記エピタキシャル層および前記二酸化シリコン層を貫通する複数のビア」を「形成する」のに対して、引用発明は、「前記層間絶縁物２と前記絶縁物層ＩＬ２とを貫通」している複数の「金属配線」を、「前記層間絶縁物２と前記絶縁物層ＩＬ２とを貫通するコンタクトホールＣＨ４」内に「形成」しているものの、「前記層間絶縁物２と前記絶縁物層ＩＬ２とを貫通するコンタクトホールＣＨ４」をどのように形成するのか不明であるとともに、前記「金属配線」は「前記層間絶縁物２と前記絶縁物層ＩＬ２」のみを「貫通」している点。
　
（相違点６）
　本願発明は、「複数のビア」を「前記エピタキシャル層および前記二酸化シリコン層の全面にわたって形成する」のに対して、引用発明は、「金属配線」を「前記層間絶縁物２と前記絶縁物層ＩＬ２」の全面にわたって形成するか否かが不明である点。
　
（相違点７）
　本願発明は、「第１集積回路機能素子」及び「第２集積回路機能素子」が「複数の金属パッド」を有して、「前記第１集積回路機能素子」の「前記複数の金属パッド」と「前記第２集積回路機能素子」の「前記複数の金属パッド」とを電気的に接続するのに対して、引用発明は「電気的な接続のために前記汎用機能ブロックＷＵ上のある決まった位置に設定された複数の接続点ＣＴ１を、前記複数の接続点ＣＴ１にそれぞれ対応して前記専用機能ブロックＳＵ上に設定された複数の接続点ＣＴ２に電気的に接続する」ものであり、前記「複数の接続点ＣＴ１」と前記「複数の接続点ＣＴ２」は、単なる「接続点」であって、「金属パッド」ではない点。
　
５．当審の判断
５−１．相違点１、２、４〜６について
　　ア　引用例１の第２図には、「層間絶縁物２」と「絶縁物層ＩＬ２」は、同図に図示される限りにおいては、「Ｐ型半導体基板１」上のすべての領域にわたって形成されていることが、図示されている。
　この「層間絶縁物２」と「絶縁物層ＩＬ２」を、如何なる材料で形成するかについては、引用例１には記載がない。しかし、半導体素子に用いる絶縁層を二酸化シリコンで形成することは、きわめて一般的な常套手段であり、３次元集積回路の分野においても、層間絶縁膜を二酸化シリコンで形成することは、前記「３−４−３．引用例６の記載事項」の項において「ａ」で「層間を絶縁分離するSiO2等の厚さ0.5μｍ−0.7μｍ程度の層間絶縁膜５を形成する。」と摘記したように、周知にすぎない。
　
　　イ　引用発明において、「ゲートアレイで構成された論理機能や記憶機能等をもつ集積回路からなる専用機能ブロックＳＵ」は、「素子の１つ」である「Ｎチャネルトランジスタ」を、多数有することは自明である。
　してみれば、引用発明においては、「前記層間絶縁物２上に、専用機能ブロックＳＵを構成する素子を形成するために、Ｐ型半導体部５およびｎ＋拡散部６、７を一定の領域をもって形成し」ているが、多数の前記「専用機能ブロックＳＵを構成する素子」を「形成するため」の「Ｐ型半導体部５およびｎ＋拡散部６、７」を、多数個、「一定の領域をもって形成」していることは明らかである。
　
　　ウ　引用発明の「電気的な接続のために前記汎用機能ブロックＷＵ上のある決まった位置に設定された複数の接続点ＣＴ１」及び「前記複数の接続点ＣＴ１にそれぞれ対応して前記専用機能ブロックＳＵ上に設定された複数の接続点ＣＴ２」として、引用例１の第１図には、ＣＴ１と該ＣＴ１に対応するＣＴ２とが、それぞれ３個、汎用機能ブロックＷＵ及び専用機能ブロックＳＵの内部に設定されていることが、図示されている。
　しかしながら、引用発明において、前記「複数の接続点ＣＴ１」及び「複数の接続点ＣＴ２」は、「汎用マイクロプロセッサ等の集積回路から成る汎用機能ブロックＷＵ」を有する「第１層ＦＬ」と、「ゲートアレイで構成された論理機能や記憶機能等をもつ集積回路からなる専用機能ブロックＳＵ」を有する「第２層ＳＬ」とを、「金属配線」により「電気的に接続する」ための「接続点」であるから、前記「第１層ＦＬ」と前記「第２層ＳＬ」とのデータの送受に通常は該データのビット数に対応する複数本の「配線」が必要があり、その他に、一般的には各種制御信号のやり取りも行うことを考慮すれば、前記「複数の接続点ＣＴ１」及び「複数の接続点ＣＴ２」を、３個を超えて多数「設定」することが必要であると認められる。
　すなわち、引用発明において、「複数の接続点ＣＴ１」を「対応」する「複数の接続点ＣＴ２」に、それぞれ「電気的に接続する金属配線」を、３個を超えて多数「形成」することは、当業者であれば当然になしたものと認められる。
　
　また、引用例１には、前記「３−１−１．引用例１の記載事項」の「ウ　実施例」の項において「ｅ」で摘記したように、「汎用機能ブロックＷＵを取り囲むように汎用機能ブロックＷＵ専用のボンディングパッドＢＰＩが設け」られるとともに「第２層ＳＬにおいては、上記ボンディングパッドＢＰ１に対応する位置に接続点ＣＴ２が設けられ」ることも記載されている。よって、前記「金属配線」を、各ブロックの内部でなく、各ブロックの周辺部に設定することも、引用例１には記載されている。
　
　そして、引用例３には、「３−３．引用例３」の項の「ｂ」で摘記したように「層間接続１４０は、第１層２００と第２層１００における論理ユニットの間の垂直通信を設ける。そのような接続は、ダイにおけるいずれかの部位に据えられ、このため、外周部における据え付けに限定されない。」と記載されるとともに、同「ｃ」で摘記したように「第１０図に示された如く、ランダムアクセスメモリの付加層」を「多層マイクロプロセッサー」の頂部に積み重ね」た３次元集積回路において、「アドレスバス２５２、データバス２５４、及び制御バス２５０は、層間コネクタの使用により、ランダムアクセスメモリまで経路指定される。この構成は、メモリアクセス時間を縮小させ、全システムの速度を増大させる。」と記載されるとともに、図１０には、「垂直通信」を行うためのアドレスバス２５２及びデータバス２５４を各層の外周部に設けること、前記「垂直通信」を行うための制御バス２５０を各層の内部に設けることが、図示されている。
　
　したがって、引用発明において、３個を超える多数の前記「複数の接続点ＣＴ１」及び「複数の接続点ＣＴ２」を、その「接続点」の数に応じて、「第１層ＦＬ」と「第２層ＳＬ」の全面にわたって設けることにより、前記「接続点ＣＴ１」と、これに「対応」する「接続点ＣＴ２」との間の「金属配線」による接続を最短で「経路指定」しようとすることは、当業者であれば当然に想起したものと認められる。
　
　　エ　以上から、引用発明の「製造する方法」を、「３−４−４．引用例４〜６に記載された技術」の項の「エ」で示した周知技術のように、「第１層」が「形成」された「Ｐ型半導体基板１」の全表面にわたって「層間絶縁物２」として「二酸化シリコン」の層を形成し、この「二酸化シリコン」の層の全表面にわたって半導体層として「エピタキシャル層」を形成して、この「エピタキシャル層」に「専用機能ブロックＳＵを構成する素子」を有する「集積回路」を形成することで、少なくとも前記「二酸化シリコン」の層と前記「集積回路」が形成されなかった前記「エピタキシャル層」の領域とをエッチングして、この、少なくとも前記「二酸化シリコン」の層と前記「集積回路」が形成されなかった前記「エピタキシャル層」の領域を貫通する多数の「金属配線」を「形成」することは、当業者が容易に想到し得たものと認められる。
　このとき、前記多数の「金属配線」を、「専用機能ブロックＳＵを構成する素子」を有する「集積回路」を形成した前記「エピタキシャル層」とその下の前記「二酸化シリコン」の層の全面にわたって「形成」することは、当業者であれば当然に想起したものと認められる。
　
５−２．相違点３について
　　ア　引用例１には、「３−１−１．引用例１の記載事項」の「ウ　実施例」の項において、「ｆ」で摘記したように、「なお、専用機能ブロックＳＵをゲートアレイで構成して配線工程においてはじめて専用機能ブロックＳＵに専用機能をもたせる」と記載されている。
　すなわち、引用発明の「集積回路からなる専用機能ブロックＳＵ」が持つ「ゲートアレイで構成された論理機能」は、配線工程という製造時に「専用機能」がプログラムされるものと認められ、前記「ゲートアレイで構成された論理機能」を、製造後に構成を設定できるＦＰＧＡで実現しようとすることは、引用例１には記載されていない。
　
　　イ　しかし、ＦＰＧＡが、単なるゲートアレイと比べて、「リメイク（作り替え）等のリスクを低減」できること、「拡張」性に優れていることは、「３−２．引用例２」の項において、「ａ」で摘記したように、半導体集積回路技術において、周知の事項にすぎない。
　そして、リメイクのリスクを低減できるとともに、拡張性に優れている「特定用途もしくは専用用途大規模集積回路」を製造しようとすることは、引用発明においても当然に存在する課題であると認められる。
　
　　ウ　したがって、引用発明の「ゲートアレイで構成された論理機能や記憶機能等をもつ集積回路からなる専用機能ブロックＳＵ」において、少なくとも、前記「ゲートアレイで構成された論理機能」部分をＦＰＧＡで実現することは、当業者であれば当然に想起したものと認められる。
　
５−３．相違点７について
　　ア　半導体装置の製造において、コンタクト用のパッドは、一般に、コンタクトの電気的接続の信頼性向上のため、電気的接続の箇所を明示するために用いられる。
　
　　イ　したがって、引用発明において、「電気的な接続のために前記汎用機能ブロックＷＵ上のある決まった位置に設定された複数の接続点ＣＴ１」と、「前記複数の接続点ＣＴ１にそれぞれ対応して前記専用機能ブロックＳＵ上に設定された複数の接続点ＣＴ２」を、単に「設定」することに代えて、「３−４−４．引用例４〜６に記載された技術」の項の「エ」で示した周知技術のように、前記各「接続点」上に、それぞれ、金属パッドを設けることは、当業者であれば当然に想起したものと認められる。
　
５−４．小括
　以上のとおりであるから、相違点１〜７は、引用例２及び３に記載の事項、及び、引用例４〜６に記載の周知技術を参酌すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　そして、本願発明の効果も、引用発明、引用例２及び３に記載の事項、及び、引用例４〜６に記載の周知技術から、当業者が予期し得たものである。
　したがって、本願発明は、引用発明、引用例２及び３に記載の事項、及び、引用例４〜６に記載の周知技術に基づいて、当業者が容易に発明をすることができたものと認められる。
　
　
第３．結言
　以上のとおり、本願発明は、引用発明、引用例２及び３に記載の事項、及び、引用例４〜６に記載の周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。