(57)【要約】設計パターンに対して、光近接効果補正手段により光近接効果補正を行い（ＳＴ２）、当該光近接効果補正後のパターンに対してシミュレーション手段によりシミュレーションすることにより、ゲート電極の転写パターンを生成し（ＳＴ３）、回路に要求される特性に応じて当該ゲート電極の転写パターンにおける測定箇所を変更する（ＳＴ４，ＳＴ５）。そして、回路に要求されるポイントがスピードの向上、安定性、リーク電流の低減に応じて、上述したようなゲート電極の転写パターンの測定ポイントにおける設計値からのずれが、許容範囲内にあるか否かを判定して（ＳＴ７）、許容範囲内にない場合に測定ポイントのパターンをシフトさせる（ＳＴ８）。当該測定ポイントが許容範囲内に収まるまで、フィードバックを繰り返すことで（ＳＴ３〜ＳＴ８）、ゲート電極として機能する範囲内において、回路に要求される特性に応じて最適な補正を行う。
2003052512.tif 000002
【特許請求の範囲】
【請求項１】
設計パターン（１０２）に対し光近接効果補正を行う光近接効果補正手段（３）と、
前記光近接効果補正により得られた補正パターン（１０３）により、所定の転写条件で露光を行った場合に得られる転写パターン（１０４）をシミュレーションにより求めるシミュレーション手段（４）と、
求められた前記転写パターン（１０４）のうち、素子特性に機能的に関連する部分（１０４ａ）の寸法あるいは位置を測定する転写パターン測定手段（５）と、
前記寸法あるいは位置が許容範囲から外れる場合に、前記転写パターン（１０４）の測定部分（１０４ａ）が前記許容範囲内に収まるように、前記補正パターン（１０３）を変形させるパターン変形手段（８）と
を有するマスクパターン補正装置。
【請求項２】
前記設計パターン（１０２）は、素子のゲートとなる部分を有する配線パターンを有し、
前記転写パターン測定手段（５）は、前記転写パターン（１０４）のうちゲート部分（１０４ａ）の線幅を測定する
請求項１記載のマスクパターン補正装置。
【請求項３】
前記転写パターン測定手段（５）は、素子に要求される性能に関する情報を入力し、入力した前記情報に応じて、前記ゲート部分（１０４ａ）の線幅の測定箇所を変える
請求項２記載のマスクパターン補正装置。
【請求項４】
前記パターン変形手段（８）は、前記寸法あるいは位置が許容範囲から外れる場合に、前記転写パターン（１０４）の測定部分（１０４ａ）が前記許容範囲内に収まるように、前記設計パターン（１０２）からの前記寸法あるいは前記位置のずれ量分だけ前記補正パターン（１０３）を変形させる
請求項１記載のマスクパターン補正装置。
【請求項５】
前記転写パターン測定手段（５）は、前記転写パターン（１０４）のうち、素子特性に機能的に関連し、互いに同一の寸法となる複数の部分の寸法あるいは位置をそれぞれ測定し、
前記パターン変形手段（８）は、前記寸法あるいは位置が許容範囲から外れる場合に、前記許容範囲内における最も分布の多い前記寸法あるいは位置に近づくように、前記補正パターン（１０３）を変形させる
請求項１記載のマスクパターン補正装置。
【請求項６】
設計パターン（１０２）に対し光近接効果補正を行う第１ステップ（ＳＴ２）と、
前記光近接効果補正により得られた補正パターン（１０３）により、所定の転写条件で露光を行った場合に得られる転写パターン（１０４）をシミュレーションにより求める第２ステップ（ＳＴ３）と、
求められた前記転写パターン（１０４）のうち、素子特性に機能的に関連する部分（１０４ａ）の寸法あるいは位置を測定する第３ステップ（ＳＴ４，ＳＴ５）と、
測定された前記寸法あるいは位置が許容範囲から外れているか否かを判定する第４ステップ（ＳＴ７）と、
前記寸法あるいは位置が前記許容範囲から外れていると判定された場合に、前記転写パターンの測定部分（１０４ａ）が前記許容範囲内に収まるように、前記補正パターン（１０３）を変形させる第５ステップ（ＳＴ８）と
を有するマスクパターン補正方法。
【請求項７】
前記設計パターン（１０２）は、素子のゲートとなる部分を有する配線パターンを有し、
前記第３ステップ（ＳＴ４，ＳＴ５）において、前記転写パターン（１０４）のうちゲート部分（１０４ａ）の線幅を測定する
請求項６記載のマスクパターン補正方法。
【請求項８】
前記第３ステップ（ＳＴ４，ＳＴ５）において、素子に要求される性能に関する情報に応じて、前記ゲート部分（１０４ａ）の線幅の測定箇所を変える
請求項７記載のマスクパターン補正方法。
【請求項９】
前記第３ステップ（ＳＴ４，ＳＴ５）において、求められた前記転写パターン（１０４）のうち、素子特性に機能的に関連する複数の部分の寸法あるいは位置を測定し、
前記第３ステップ（ＳＴ４，ＳＴ５）の後、前記第４ステップ（ＳＴ７）の前に、前記測定された複数の部分の寸法あるいは位置の分布を生成するステップ（ＳＴ６）をさらに有し、
前記第５ステップ（ＳＴ８）において、前記許容範囲から外れる前記寸法あるいは位置を有する部分がある場合に、前記許容範囲内における最も分布の多い前記寸法あるいは位置に近づくように、前記補正パターン（１０３）を変形させる
請求項６記載のマスクパターン補正方法。
【請求項１０】
前記第５ステップ（ＳＴ８）の後に、
前記変形後の再補正パターンに対し、前記第２ステップ（ＳＴ３）から前記第５ステップ（ＳＴ８）までの処理をさらに行い、前記判定する第４ステップ（ＳＴ７）において、前記許容範囲から外れる寸法あるいは位置を有する転写パターンがないと判定されるまで、前記第２ステップ（ＳＴ３）から前記第５ステップ（ＳＴ８）までの処理を繰り返す
請求項６記載のマスクパターン補正方法。
【請求項１１】
設計パターン（１０２）に対し光近接効果補正を行う第１ステップ（ＳＴ２）と、
前記光近接効果補正により得られた補正パターン（１０３）により、所定の転写条件で露光を行った場合に得られる転写パターン（１０４）をシミュレーションにより求める第２ステップ（ＳＴ３）と、
求められた前記転写パターン（１０４）のうち、素子特性に機能的に関連する部分（１０４ａ）の寸法あるいは位置を測定する第３ステップ（ＳＴ４，ＳＴ５）と、
測定された前記寸法あるいは位置が許容範囲から外れているか否かを判定する第４ステップ（ＳＴ７）と、
前記寸法あるいは位置が前記許容範囲から外れていると判定された場合に、前記転写パターン（１０４）の測定部分（１０４ａ）が前記許容範囲内に収まるように、前記補正パターン（１０３）を変形させる第５ステップ（ＳＴ８）と、
変形された再補正パターンを有するマスクを作製する第６ステップ（ＳＴ１０）と
を有するマスク作製方法。
【請求項１２】
前記設計パターン（１０２）は、素子のゲートとなる部分を有する配線パターンを有し、
前記第３ステップ（ＳＴ４，ＳＴ５）において、前記転写パターン（１０４）のうちゲート部分（１０４ａ）の線幅を測定する
請求項１１記載のマスク作製方法。
【請求項１３】
前記第３ステップ（ＳＴ４，ＳＴ５）において、素子に要求される性能に関する情報に応じて、前記ゲート部分（１０４ａ）の線幅の測定箇所を変える
請求項１２記載のマスク作製方法。
【請求項１４】
前記第３ステップ（ＳＴ４，ＳＴ５）において、求められた前記転写パターン（１０４）のうち、素子特性に機能的に関連する複数の部分（１０４ａ）の寸法あるいは位置を測定し、
前記第３ステップ（ＳＴ４，ＳＴ５）の後、前記第４ステップ（ＳＴ７）の前に、前記測定された複数の部分の寸法あるいは位置の分布を生成するステップ（ＳＴ６）をさらに有し、
前記第５ステップ（ＳＴ８）において、前記許容範囲から外れる前記寸法あるいは位置を有する部分がある場合に、前記許容範囲内における最も分布の多い前記寸法あるいは位置に近づくように、前記補正パターン（１０３）を変形させる
請求項１１記載のマスク作製方法。
【請求項１５】
前記第５ステップ（ＳＴ８）の後に、
前記変形後の再補正パターンに対し、前記第２ステップ（ＳＴ３）から前記第５ステップ（ＳＴ８）までの処理をさらに行い、前記判定する第４ステップ（ＳＴ７）において、前記許容範囲から外れる寸法あるいは位置を有する転写パターン（１０４）がないと判定されるまで、前記第２ステップ（ＳＴ３）から前記第５ステップ（ＳＴ８）までの処理を繰り返す
請求項１１記載のマスク作製方法。
【請求項１６】
設計パターン（１０２）に対し光近接効果補正を行う第１ステップ（ＳＴ２）と、
前記光近接効果補正により得られた補正パターン（１０３）により、所定の転写条件で露光を行った場合に得られる転写パターン（１０４）をシミュレーションにより求める第２ステップ（ＳＴ３）と、
求められた前記転写パターン（１０４）のうち、素子特性に機能的に関連する部分（１０４ａ）の寸法あるいは位置を測定する第３ステップ（ＳＴ４，ＳＴ５）と、
測定された前記寸法あるいは位置が許容範囲から外れているか否かを判定する第４ステップ（ＳＴ７）と、
前記寸法あるいは位置が前記許容範囲から外れていると判定された場合に、前記転写パターン（１０４）の測定部分が前記許容範囲内に収まるように、前記補正パターン（１０３）を変形させる第５ステップ（ＳＴ８）と、
変形された再補正パターンを有するマスクを作製する第６ステップ（ＳＴ１０）と、
作製された前記再補正パターンを有する前記マスクを介して前記転写条件と同一の条件で露光を行い、半導体装置にパターンを転写する第７ステップ（ＳＴ１１）と
を有する半導体装置の製造方法。
【請求項１７】
前記設計パターン（１０２）は、素子のゲートとなる部分を有する配線パターンを有し、
前記第３ステップ（ＳＴ４，ＳＴ５）において、前記転写パターン（１０４）のうちゲート部分（１０４ａ）の線幅を測定する
請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記第３ステップ（ＳＴ４，ＳＴ５）において、素子に要求される性能に関する情報に応じて、前記ゲート部分（１０４ａ）の線幅の測定箇所を変える
請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記第３ステップ（ＳＴ４，ＳＴ５）において、求められた前記転写パターン（１０４）のうち、素子特性に機能的に関連する複数の部分の寸法あるいは位置を測定し、
前記第３ステップ（ＳＴ４，ＳＴ５）の後、前記第４ステップ（ＳＴ７）の前に、前記測定された複数の部分の寸法あるいは位置の分布を生成するステップ（ＳＴ６）をさらに有し、
前記第５ステップ（ＳＴ８）において、前記許容範囲から外れる前記寸法あるいは位置を有する部分がある場合に、前記許容範囲内における最も分布の多い前記寸法あるいは位置に近づくように、前記補正パターン（１０３）を変形させる
請求項１６記載の半導体装置の製造方法。
【請求項２０】
前記第５ステップ（ＳＴ８）の後に、
前記変形後の再補正パターンに対し、前記第２ステップ（ＳＴ３）から前記第５ステップ（ＳＴ８）までの処理をさらに行い、前記判定する第４ステップ（ＳＴ７）において、前記許容範囲から外れる寸法あるいは位置を有する転写パターン（１０４）がないと判定されるまで、前記第２ステップ（ＳＴ３）から前記第５ステップ（ＳＴ８）までの処理を繰り返す
請求項１６記載の半導体装置の製造方法。
【発明の詳細な説明】
技術分野
本発明は、例えば、半導体装置のリソグラフィー工程等で使用されるマスクの設計パターンを補正するマスクパターン補正装置およびマスクパターン補正方法、並びにマスク作製方法および半導体装置の製造方法に関する。
背景技術
半導体装置の製造工程に用いられるフォトマスクは、ガラス基板上に遮光膜が形成された構造をなしている。半導体装置のリソグラフィー工程においては、このフォトマスクをウェーハ上に投影露光することにより行われる。
リソグラフィー工程に使用されるフォトマスクは、設計されたＣＡＤデータを描画装置用のデータに変換し、これを忠実にガラス基板上の遮光膜にパターニングする必要がある。
また、フォトマスクのパターニングが正確にされていても、露光時に光近接効果と呼ばれるウェーハ上でのパターン劣化を生ずることも問題となる。
これは、開口したマスクパターン形状を通ったステッパー光が、回折や干渉した結果、ウェーハ面上で正確に解像しない現象である。
光近接効果の一つとして、自身のパターンにおいて、ステッパー光が回折した結果、ウェーハ上に解像したパターンの出来上がり寸法が異なってしまったり、長方形パターンで短辺、長辺とも出来上がり寸法上の精度が大きく異なってしまったりする自己光近接効果がある。また、他のパターンから回折したステッパー光との干渉の結果、ウェーハ上の出来上がり寸法が異なってしまう相互光近接効果がある。
このように、半導体装置の製造工程における光リソグラフィー工程では、光近接効果の影響で生じる設計パターンと、実際のレジストパターンとの寸法誤差が問題となっている。
従来、この対策として用いている光近接効果補正マスクでは、まず、設計パターンに対してパターン寸法誤差が最小となるマスク寸法補正値を形状シミュレーション、または、露光実験結果により決定する。そしてこの補正値により、設計パターンの寸法を補正したデータをマスクＥＢ描画装置に用いている。
今日まで、設計パターン通りに忠実に再現する事を目的として、種々の光近接効果補正技術が開発されている。
しかしながら、近年の微細化が進展している半導体装置の製造において、光近接効果補正技術により設計パターン通りに、完全なレジストパターンを得ることは非常に困難であり、多少なりとも設計パターンとのずれが発生する。
この場合に、全てのパターンが設計パターン通りになるように、補正を行おうとすると膨大な時間を要する。
ここで、例えば、ＭＯＳ集積回路において、最も高い線幅制御性が要求されるのは、ゲート電極の加工時である。
トランジスタのゲートパターン幅、一般にいうゲート長は、ゲートしきい値電圧、相互コンダクタンス等のトランジスタ特性を決定する。従って、ゲート長の線幅ばらつきは、特性ばらつきに直接影響するため、ゲート電極パターンの線幅制御がＭＯＳトラジスタ形成において、最も重要である。
この場合にも、従来のように、ゲート電極パターンの全てを設計パターンに忠実に再現する補正は、ゲート電極パターンの線幅が特に微細であることもあり、実際には非常に困難である。また、パターンの補正時間が膨大にかかってしまうという問題がある。
以上のように、従来においては、全てのパターンを設計パターンに忠実に再現しようとするものであるが、素子特性に機能的に関連する部分を中心に、要求される回路特性に応じて、実用的な範囲でパターンの補正を行うことができると有用である。
発明の開示
本発明は上記の事情に鑑みてなされたものであり、その目的は、パターン補正時間の増加を抑えつつ、素子特性に機能的に関連するパターン部分を最適化することができるマスクパターン補正装置およびマスクパターン補正方法を提供することにある。
また、本発明の他の目的は、上記のようにして最適化されたパターンを有するマスク作製方法を提供することにある。
また、本発明の他の目的は、上記のようにして最適化されたパターンを有するマスクを用いて露光する半導体装置の製造方法を提供することにある。
上記の目的を達成するため、本発明のマスクパターン補正装置は、設計パターンに対し光近接効果補正を行う光近接効果補正手段と、前記光近接効果補正により得られた補正パターンにより、所定の転写条件で露光を行った場合に得られる転写パターンをシミュレーションにより求めるシミュレーション手段と、求められた前記転写パターンのうち、素子特性に機能的に関連する部分の寸法あるいは位置を測定する転写パターン測定手段と、前記寸法あるいは位置が許容範囲から外れる場合に、前記転写パターンの測定部分が前記許容範囲内に収まるように、前記補正パターンを変形させるパターン変形手段とを有する。
上記の目的を達成するため、本発明のマスクパターン補正方法は、設計パターンに対し光近接効果補正を行う第１ステップと、前記光近接効果補正により得られた補正パターンにより、所定の転写条件で露光を行った場合に得られる転写パターンをシミュレーションにより求める第２ステップと、求められた前記転写パターンのうち、素子特性に機能的に関連する部分の寸法あるいは位置を測定する第３ステップと、測定された前記寸法あるいは位置が許容範囲から外れているか否かを判定する第４ステップと、前記寸法あるいは位置が前記許容範囲から外れていると判定された場合に、前記転写パターンの測定部分が前記許容範囲内に収まるように、前記補正パターンを変形させる第５ステップとを有する。
上記の目的を達成するため、本発明のマスク作製方法は、設計パターンに対し光近接効果補正を行う第１ステップと、前記光近接効果補正により得られた補正パターンにより、所定の転写条件で露光を行った場合に得られる転写パターンをシミュレーションにより求める第２ステップと、求められた前記転写パターンのうち、素子特性に機能的に関連する部分の寸法あるいは位置を測定する第３ステップと、測定された前記寸法あるいは位置が許容範囲から外れているか否かを判定する第４ステップと、前記寸法あるいは位置が前記許容範囲から外れていると判定された場合に、前記転写パターンの測定部分が前記許容範囲内に収まるように、前記補正パターンを変形させる第５ステップと、変形された再補正パターンを有するマスクを作製する第６ステップとを有する。
上記の目的を達成するため、本発明の半導体装置の製造方法は、設計パターンに対し光近接効果補正を行う第１ステップと、前記光近接効果補正により得られた補正パターンにより、所定の転写条件で露光を行った場合に得られる転写パターンをシミュレーションにより求める第２ステップと、求められた前記転写パターンのうち、素子特性に機能的に関連する部分の寸法あるいは位置を測定する第３ステップと、測定された前記寸法あるいは位置が許容範囲から外れているか否かを判定する第４ステップと、前記寸法あるいは位置が前記許容範囲から外れていると判定された場合に、前記転写パターンの測定部分が前記許容範囲内に収まるように、前記補正パターンを変形させる第５ステップと、変形された再補正パターンを有するマスクを作製する第６ステップと、作製された前記再補正パターンを有する前記マスクを介して前記転写条件と同一の条件で露光を行い、半導体装置にパターンを転写する第７ステップとを有する。
発明を実施するための最良の形態
以下に、本発明のマスクパターン補正装置およびマスクパターン補正方法、並びにマスク作製方法および半導体装置の製造方法の実施の形態について、図面を参照して説明する。
図１は、本実施形態に係るマスクパターン補正装置１の構成の一例を示すブロック図である。
本実施形態に係るマスクパターン補正装置１は、入力部２と、光近接効果補正手段３と、シミュレーション手段４と、転写パターン測定手段５と、測定値分布生成手段６と、判定手段７と、パターン変形手段８と、出力部９とを有する。
入力部２には、ＣＡＤなどによりレイアウト設計された露光用のマスクパターンの設計パターン、転写条件、回路に要求される重点ポイント情報等が入力される。
入力部２に入力された設計パターンおよび転写条件は、光近接効果補正手段３に出力される。また、入力部２に入力された設計パターンおよび重点ポイント情報は、転写パターン測定手段５に出力される。なお、入力部２に入力された設計パターンを、測定値分布手段６に出力するようにしてもよい。
設計パターンは、例えば、図２Ａに示すように、マスクパターンを形成する対象、例えば、パターン補正対象となるゲート電極のパターン１０２の他、拡散層等により構成される活性領域のパターン１０１を有する。
転写条件としては、例えば、露光に用いられる光の波長λ、開口数ＮＡ、光源のみかけの大きさσ（Ｐａｒｔｉａｌ  ｃｏｈｅｒｅｎｃｅ）若しくは光源の透過率分布、射出瞳の位相・透過率分布およびデフォーカス等に関する条件が入力される。
回路に要求される重点ポイント情報としては、例えば、回路のスピード、回路の安定性、回路のリーク電流の低減等の情報が入力される。
光近接効果補正手段３は、入力部２から設計パターンおよび転写条件を入力すして、光近接効果補正を行い、光近接効果補正後の補正パターンをシミュレーション手段４およびパターン変形手段８に出力する。
光近接効果補正手段３は、例えば、転写条件毎に、設計パターンの線幅および間隔に対応した光近接効果の補正ルールを予めシミュレーションや、露光実験によって決定しておき、求められた設計パターンの線幅および間隔に対して補正ルールを適用することによって、光近接効果補正後の補正パターンを得る。
このような光近接効果補正手段３としては、設計パターンの形状を修正したり、設計パターンの近傍にダミーパターンを設けたりするものがある。
光近接効果補正手段３は、例えば、図２Ａに示すゲート電極のパターン１０２を有する設計パターンを入力すると、転写条件に応じて、図２Ｂに示すような、光近接効果補正後のゲート電極の補正パターン１０３を生成する。
シミュレーション手段４は、光近接効果補正手段３により光近接効果補正後の補正パターンとともに、転写条件を入力して、当該転写条件および光近接効果補正後の補正パターンに基づいて、レジスト等への転写パターンをシミュレーションして、シミュレーション後の転写パターンを転写パターン測定手段５に出力する。なお、この転写パターンは、シミュレーションにより得られた転写イメージである。
また、後述するように、パターン変形手段８により変形後のパターンを入力すると、転写条件に基づいてシミュレーションして、シミュレーションにより得られた転写パターンを転写パターン測定手段５に出力する。
シミュレーション手段４には、例えば、転写条件および補正パターンを入力することにより、転写パターンをシミュレーションすることができる市販の光強度シミュレーション等が用いられる。
シミュレーション手段４は、例えば、図２Ｂに示す光近接効果補正後のゲート電極の補正パターン１０３を入力すると、転写条件に基づいて、図３に示すようなゲート電極の転写パターン１０４を生成する。
転写パターン測定手段５は、シミュレーション手段４により生成された転写パターンを入力して、入力部２から入力される重点ポイント情報（素子に要求される性能に関する情報）に応じて、転写パターンのうち素子特性に機能的に関連するパターン部分の寸法あるいは位置を測定し、測定値を測定値分布生成手段６へ出力する。なお、ここでいう寸法には、パターンの面積や設計パターンに対する歪み量等も含まれる。
例えば、転写パターン測定手段５は、シミュレーション手段４から図３に示すようなゲート電極の転写パターン１０４を入力した場合に、当該ゲート電極の転写パターン１０４のうち、実質的にゲート電極として機能する部分、すなわち、活性領域のパターン１０１との重なり部分におけるゲート長を測定する。そして、この活性領域のパターン１０１との重なり部分の中でも、測定箇所を重点ポイント情報に応じて切り換える。例えば、ゲート長が最小となる最小線幅Ａ、ゲート電極として機能する部分の中央部の線幅Ｂ、ゲート長が最大となる最大線幅Ｃのいずれかの長さを測定する。
設計パターンがゲートを含む配線パターンである場合における転写パターン測定手段５によるゲート長の測定手法の一例について説明する。
ここでは、例えば、図４Ａに示すような、活性領域のパターン１０１とゲート電極のパターン１０２とを有する設計パターンに対し、光近接効果補正を行った後、シミュレーションにより図４Ｂに示すようなゲート電極の転写パターン１０４が得られた場合における、ゲート電極の転写パターン１０４の最小線幅Ａ、中央部の線幅Ｂ、最大線幅Ｃを測定する場合を例に説明する。
転写パターン測定手段５は、入力部２から図５Ａに示す設計パターンを入力し、当該設計パターンのゲート電極のパターン１０２と活性領域のパターン１０１とをＡＮＤ処理して、図５Ａの斜線部に示すような実質的にゲートとして機能するパターン１０２ａを抽出する。
また、転写パターン測定手段５は、シミュレーション手段４から図５Ｂに示すゲート電極の転写パターン１０４を入力し、当該ゲート電極の転写パターン１０４と活性領域のパターン１０１とをＡＮＤ処理して、図５Ｂの斜線部に示すような実質的にゲートとして機能する部分の転写パターン１０４ａを抽出する。
そして、例えば、設計パターンに、ゲート長が１５０ｎｍ、２６０ｎｍ、３４０ｎｍといった複数のゲート電極のパターンが混在している場合には、設計パターンから抽出されたゲート電極として機能する部分のパターン１０２ａを、ゲート長毎に分ける。
以下においては、設計パターンから分類されたゲート電極のパターン１０２ａのうち、例えば、ゲート長が１５０ｎｍのものについて、対応するゲート電極の転写パターン１０４ａのゲート長を測定する場合について説明する。
図６Ａに示すように、ＡＮＤ処理後にゲート長が１５０ｎｍのゲート電極のパターン１０２ａのみを抽出した後、当該ゲート電極のパターン１０２ａと、ゲート電極として機能する部分の転写パターン１０４ａとが一部でも重なっているか否かをチェックする。
そして、重なっている部分が一部でもある場合には、当該ゲート電極の転写パターン１０４ａを測定対象として認識する。
例えば、ゲート長が１５０ｎｍのゲート電極のパターン１０２ａとの重なり検査において検出されたゲート電極の転写パターン１０４ａの最小線幅Ａを測定する場合について説明する。まず、図６Ｂに示すように、設計パターン１０２ａのゲート長方向の中心となる中心線Ｚ１を設定しておく。この中心線Ｚ１を基準として、ゲート電極の転写パターン１０４ａに対し当該中心線Ｚ１からゲート長方向に、例えば、５０ｎｍずつ離れた位置に検出線ｘ１を設定する。そして、当該検出線ｘ１を内側から１〜２ｎｍずつのステップで外側に広げていき、一番最初にゲート電極の転写パターン１０４ａを検出した部分における当該検出線ｘ１間の線幅をゲート電極の転写パターン１０４ａの最小線幅Ａとして決定する。
ゲート電極の転写パターン１０４ａの中央部の線幅Ｂを測定する場合について説明する。まず、図７Ａに示すように、ゲート電極の設計パターン１０２ａに対し、活性領域のパターン１０１のゲート幅方向の中心となる中心線Ｚ２を設定しておく。この中心線Ｚ２を基準として、当該中心線Ｚ２の位置におけるゲート電極の転写パターン１０４ａの線幅を測定する。
転写パターン１０４ａの最大線幅Ｃを測定する場合について説明する。まず、図７Ｂに示すように、ゲート電極の設計パターン１０２ａのゲート長方向の中心となる中心線Ｚ１を設定しておく。この中心線Ｚ１を基準として、ゲート電極の転写パターン１０４ａに対し、当該中心線Ｚ１からゲート長方向に、例えば、１００ｎｍずつ離れた位置に検出線ｘ２を設定する。そして、当該検出線ｘ２を内側から１〜２ｎｍずつのステップで内側に狭めていき、一番最初にゲート電極の転写パターン１０４ａを検出した部分における当該検出線ｘ２間の線幅をゲート電極の転写パターン１０４ａの最大線幅Ｃとして決定する。
以上のようにして、転写パターン測定手段５は、設計パターンからゲート長毎に分けた各ゲート電極のパターン１０２ａに対応する位置における各ゲート電極の転写パターン１０４ａのゲート長の測定を、チップ全面に対して行う。
測定値分布生成手段６は、転写パターン測定手段５から入力されるチップ全体の測定値を入力して、当該チップ全体における複数の測定値の設計値からのずれ量の分布を生成する。例えば、転写パターン測定手段５がゲート電極の転写パターンのゲート長を測定した場合には、ゲート長の最小線幅Ａ、中央部の線幅Ｂ、最大線幅Ｃのいずれかを入力して、当該チップ全体のゲート長の設計値からのずれ量の分布を生成する。分布は、設計パターンにおいて寸法が同一となるはずのゲート長毎に分けて作製する。
転写パターン測定手段５により、ゲート電極の転写パターンの最大線幅Ｃが測定された場合には、図８に一例として示す設計値からのずれ分布が生成される。
転写パターン測定手段５により、ゲート電極の転写パターンの中央部の線幅Ｂが測定された場合には、図９に一例として示す設計値からのずれ分布が生成される。
転写パターン測定手段５により、ゲート電極の転写パターンの最小線幅Ａが測定された場合には、図１０に一例として示す設計値からのずれ分布が生成される。
判定手段７は、測定値分布生成手段６により生成された転写パターンの測定値のずれ分布が、許容範囲内に入っているか否かの判定を行う。
例えば、図８に示すような、転写パターンの最大線幅Ｃの設計値からのずれ分布に対して、設計値からのずれ量が＋５ｎｍ以下を許容範囲Ｒａ．Ｍａｘとして設定して、許容範囲Ｒａ．Ｍａｘ内に設計値からのずれ分布が全て存在するか否かを判定する。
また、例えば、図９に示すような、転写パターンの中央部の線幅Ｂの設計値からのずれ分布に対して、設計値からのずれ量が−５ｎｍ以上＋５ｎｍ以内を許容範囲Ｒａ．Ｃｅｎとして設定して、許容範囲Ｒａ．Ｃｅｎ内に設計値からのずれ分布が全て存在するか否かを判定する。
また、例えば、図１０に示すような、転写パターンの最小線幅Ａの設計値からのずれ分布に対して、設計値からのずれ量が−５ｎｍ以上を許容範囲Ｒａ．Ｍｉｎとして設定して、許容範囲Ｒａ．Ｍｉｎ内に設計値からのずれ分布が存在するか否かを判定する。
そして、判定手段７は、測定値の一部でも許容範囲内に入っていない場合には、当該許容範囲から外れる測定値を有する転写パターンの情報（位置およびずれ量）をパターン変形手段８に出力する。
なお、判定手段７により、転写パターンの測定値が許容範囲内に全て収まっていると判定される場合には、出力部９にパターン変形手段８から入力されたパターンの出力を指示する。
パターン変形手段８は、光近接効果補正手段３による光近接効果補正後の補正パターンを入力し、判定手段７により入力される当該許容範囲から外れる寸法あるいは位置を有する転写パターンの情報（位置およびずれ量）に基づいて、光近接効果補正後の補正パターンを変形させる。
例えば、設計パターンからの転写パターンのずれ量が＋ｄである場合には、パターン変形手段８は、光近接効果補正手段３から入力した光近接効果補正後の補正パターンの対応する箇所を−ｄだけシフトさせる。
そして、パターン変形手段８は、光近接効果補正後の補正パターンに対して、所望の変形を行った後、当該変形後の再補正パターンをシミュレーション手段４に出力し、かつ、出力部９に出力する。
出力部９は、判定手段７により測定値分布が許容範囲内に収まっている旨の判定結果が入力された場合に、パターン変形手段８により入力される変形後の再補正パターンを外部に出力する。
上記構成の本実施形態に係るマスクパターン補正装置では、入力部２に入力される重点ポイント情報に報じて、例えば、転写パターン測定手段５によるゲート電極の転写パターンの測定ポイント（最小線幅Ａ、中央部分Ｂ、最大線幅Ｃ）が変更できるようになっている。
上記の重点ポイント情報としては、例えば、回路のスピード、リーク電流の低減、あるいは回路の安定性がある。
例えば、入力部２に入力される重点ポイント情報が、スピードである場合には、転写パターン測定手段５によりゲート電極の転写パターンのうち最大線幅Ｃを測定する。
ゲート線幅は、スピードへの影響が大きく、細いほど速く動作することができる。ゲート電極に線幅の太い部分があった場合、その部分に律速されてしまい回路の動作が遅くなってしまうことから、このような線幅の太い部分を取り除く必要があるからである。
従って、例えば、図８に示す設計値からの最大線幅Ｃのずれ分布において、判定手段７により設計値から＋５ｎｍ以下を許容範囲Ｒａ．Ｍａｘと設定する。そいて、当該ずれ分布において＋５ｎｍ以上のゲート電極の転写パターンが存在する場合には補正対象とする。
このように許容範囲を設定したのは、シミュレーション手段により転写パターンを生成できる最小単位が現段階では２．５ｎｍであり、また、設計値から＋５ｎｍ以下であれば、スピードにおいて問題はないと判断されるレベルだからである。また、許容範囲をさらに狭く設定すると、補正対象が増加することによって補正時間が増大してしまうからである。
入力部２に入力される重点ポイント情報が、回路の安定性である場合には、転写パターン測定手段５によりゲート電極の転写パターンうち中央部の線幅Ｂを測定する。
これは、センター部分は、形状が一番安定していることから、センター部分での線幅を設計パターン通りにすることで、安定しているトランジスタが形成できるからである。
従って、図９に示す設計値からの中央部の線幅Ｂのずれ分布において、判定手段７により設計値から−５ｎｍ以上＋５ｎｍ以下を許容範囲Ｒａ．Ｃｅｎと設定する。そして、当該ずれ分布において当該許容範囲外にある転写パターンが存在する場合には補正対象とする。
このように許容範囲を設定したのは、設計値から±５ｎｍ以内であれば、設計値との差異が回路特性において影響がないと判断されるレベルであるからである。また、許容範囲をさらに狭く設定すると、補正対象が増加することによって補正時間が増大してしまうからである。
入力部２に入力される重点ポイント情報が、リーク電流の低減である場合には、転写パターン測定手段５によりゲート電極の転写パターンのうち最小線幅Ａを測定する。
ゲート線幅が細すぎてしまうとリーク電流が発生し、リーク電流はトランジスタに影響を与える。このため、リーク電流が発生してしまうような線幅の細い部分を取り除く必要があるからである。
従って、図１０に示す設計値からの最小線幅Ａのずれ分布において、判定手段７により設計値から−５ｎｍ以上をリーク電流が発生しないであろう許容範囲Ｒａ．Ｍｉｎとして設定する。そして、当該ずれ分布において当該許容範囲Ｒａ．Ｍｉｎ外である−５ｎｍ以下のゲート電極の転写パターンが存在する場合には補正対象とする。
このように許容範囲を設定したのは、設計値から−５ｎｍ以上であれば、リーク電流が発生しないと判断されるレベルであるからである。また、許容範囲をさらに狭く設定すると、補正対象が増加することによって補正時間が増大してしまうからである。
次に、上記構成のパターン補正装置を用いたパターン補正方法、マスク作製方法、半導体装置の製造方法について、図１１に示すフローチャートを用いて説明する。ここでは、一例として、トランジスタのゲートとなる部分を有する配線パターンのパターン補正方法、当該配線パターンを有するマスク作製方法、配線パターンを形成する半導体装置の製造方法について説明する。
まず、例えば、図２Ａに示すようなゲート電極のパターン１０２と活性領域のパターン１０１を有する設計パターンおよび転写条件が入力部２に入力されると（ステップＳＴ１）、当該設計パターンおよび転写条件が光近接効果補正手段３に入力され、光近接効果補正手段３により、転写条件に基づいて、設計パターンに対し、光近接効果補正が行われ、図２Ｂに示すようなゲート電極の補正パターン１０３が生成される（ステップＳＴ２）。
図２Ｂに示すようなゲート電極の補正パターン１０３が転写条件とともにシミュレーション手段４に入力されると、当該転写条件に基づいて、当該シミュレーション手段４により、例えば、光強度シミュレーション等がなされ、例えば、図３に示すようなレジスト等への転写後のゲート電極の転写パターン１０４が生成される（ステップＳＴ３）。
そして、シミュレーション手段４によりシミュレーション後のゲート電極の転写パターン１０４が生成されると、入力部２に入力された重点ポイント情報に応じて、後に転写パターン測定手段５によるゲート電極の転写パターン１０４の測定ポイント（最小線幅Ａ、中央部の線幅Ｂ、最大線幅Ｃ）を変えることとなる（ステップＳＴ４）。
例えば、回路に要求される重点ポイントがスピードの場合には、転写パターン測定手段５により、チップ全体におけるゲート電極の転写パターン１０４の最大線幅Ｃを測定し（ステップＳＴ５−１）、測定値分布生成手段６により、図８に示すような最大線幅Ｃの設計値からのずれ分布が生成される（ステップＳＴ６）。
そして、例えば、図８に示すようなずれ分布において、判定手段７は、当該ずれ分布が許容範囲Ｒａ．Ｍａｘ内にあるか否かを判定する（ステップＳＴ７）。
そして、図８に示すずれ分布において許容範囲Ｒａ．Ｍａｘ外にあるゲート電極の転写パターンが存在する場合には、当該許容範囲Ｒａ．Ｍａｘ外にあるゲート電極の転写パターンの情報（位置および設計値からのずれ量）をパターン変形手段８に出力する。
パターン変形手段８では、判定手段７より抽出された許容範囲Ｒａ．Ｍａｘ外にあるゲート電極の転写パターンの情報に基づいて、光近接効果補正手段３から入力された光近接効果補正後の補正パターンの対応する部分を設計値に近づくようにずれ量分だけシフトさせる（ステップＳＴ８）。
そして、パターン変形手段８により変形後の再補正パターンを再度、シミュレーション手段４へ出力して、ステップＳＴ３〜ステップＳＴ７までの処理を繰り返し、ゲート電極の転写パターンの最大線幅Ｃが許容範囲Ｒａ．Ｍａｘ内に収まるまでパターン変形を行う。
なお、このようにフィードバックを掛ける必要があるのは、一度、パターン変形した箇所が再度、最大線幅として検出される可能性は少ないが、図７Ｂに示すように、同じゲート電極の転写パターンでも他の部分が最大線幅として次に検出され、当該最大線幅が許容範囲外となる場合もあるからである。
そして、上記のステップを繰り返して、ゲート電極の転写パターンの最大線幅Ｃの設計値からのずれ分布が許容範囲Ｒａ．Ｍａｘ内に収まった場合には、判定手段７によりパターン変形手段８から入力した再補正パターンを出力する指示が出力部９になされて、出力部９により、最終補正パターンとして出力される（ステップＳＴ９）。
また、例えば、回路に要求される重点ポイントが回路の安定性の場合には、転写パターン測定手段５により、チップ全体におけるゲート電極の転写パターンの中央部の線幅Ｂを測定し（ステップＳＴ５−２）、測定値分布生成手段６により、図９に示すような全ての中央部の線幅Ｂの設計値からのずれ分布が生成される（ステップＳＴ６）。
そして、例えば、図９に示すようなずれ分布において、判定手段７は、当該ずれ分布が許容範囲Ｒａ．Ｃｅｎ内にあるか否かを判定する（ステップＳＴ７）。
そして、図９に示すずれ分布において許容範囲Ｒａ．Ｃｅｎ外にあるゲート電極の転写パターンが存在する場合には、当該許容範囲Ｒａ．Ｃｅｎ外にあるゲート電極の転写パターンの情報（位置および設計値からのずれ量）をパターン変形手段８に出力する。
パターン変形手段８では、判定手段７より抽出された許容範囲Ｒａ．Ｃｅｎ外にあるゲート電極の転写パターンの情報に基づいて、光近接効果補正手段３から入力された光近接効果補正後の補正パターンの対応する部分を設計値に近づくようにずれ量分だけシフトさせる（ステップＳＴ８）。
そして、パターン変形手段８により変形後の再補正パターンを再度、シミュレーション手段４へ出力して、ステップＳＴ３〜ステップＳＴ７までの処理を繰り返し、ゲート電極の転写パターンの中央部の線幅Ｂが許容範囲Ｒａ．Ｃｅｎ内に収まるまでパターン変形を行う。
そして、上記のステップを繰り返して、ゲート電極の転写パターンの中央部Ｂの設計値からのずれ分布が許容範囲Ｒａ．Ｃｅｎ内に収まった場合には、判定手段７によりパターン変形手段８から入力した再補正パターンを出力する指示が出力部９になされ、出力部９により、最終補正パターンとして出力される（ステップＳＴ９）。
また、例えば、回路に要求される重点ポイントがリーク電流の低減の場合には、転写パターン測定手段５により、チップ全体におけるゲート電極の転写パターンの最小線幅Ａを測定し（ステップＳＴ５−３）、測定値分布生成手段６により、図１０に示すような全ての最小線幅Ａの設計値からのずれ分布が生成される（ステップＳＴ６）。
そして、例えば、図１０に示すようなずれ分布において、判定手段７は、当該ずれ分布が許容範囲Ｒａ．Ｍｉｎ内にあるか否かを判定する（ステップＳＴ７）。
そして、図１０に示すずれ分布において許容範囲Ｒａ．Ｍｉｎ外にあるゲート電極の転写パターンが存在する場合には、当該許容範囲Ｒａ．Ｍｉｎ外にあるゲート電極の転写パターンの情報（位置および設計値からのずれ量）をパターン変形手段８に出力する。
パターン変形手段８では、判定手段７より抽出された許容範囲Ｒａ．Ｍｉｎ外にあるゲート電極の転写パターンの情報に基づいて、光近接効果補正手段３から入力された光近接効果補正後の補正パターンの対応する部分を設計値に近づくようにずれ量分だけシフトさせる（ステップＳＴ８）。
そして、パターン変形手段８により変形後の再補正パターンを再度、シミュレーション手段４へ出力して、ステップＳＴ３〜ステップＳＴ７までの処理を繰り返し、ゲート電極の転写パターンの最小線幅Ａが許容範囲Ｒａ．Ｍｉｎ内に収まるまでパターン変形を行う。
なお、このようにフィードバックを掛ける必要があるのは、最大線幅で説明したのと同様の理由からである。
そして、上記のステップを繰り返して、ゲート電極の転写パターンの最小線幅Ａの設計値からのずれ分布が許容範囲Ｒａ．Ｍｉｎ内に収まった場合には、判定手段７によりパターン変形手段８から入力した再補正パターンを出力する指示が出力部９になされて、出力部９により、最終補正パターンとして出力される（ステップＳＴ９）。
最終補正パターンが得られた後、ＥＢ描画装置を用いて、当該最終補正パターンを有するマスクを作製する（ステップＳＴ１０）。
そして、作製されたマスクを用いて、シュミレーション手段によりシュミレーションされた転写条件と同じ転写条件によりチップに露光する（ステップＳＴ１１）。これにより、図１２の要部斜視図に示すように、チップ１０に形成された拡散層からなる活性領域１１上に、ゲート電極１２が形成される。このゲート電極１２のゲート長Ｌのうち、重点ポイントに応じて補正した部分（中央部、最小線幅、最大線幅の部分）については、特に高度な線幅制御性が達成されることとなる。
上記構成の本実施形態では、設計パターンに対して、光近接効果補正手段３により光近接効果補正を行い、当該光近接効果補正後のパターンに対してシミュレーション手段４によりシミュレーションすることにより、ゲート電極の転写パターンを生成し、回路に要求される特性に応じて当該ゲート電極の転写パターンにおける測定箇所を変更できるようになっている。
そして、回路に要求されるポイントがスピードの向上、安定性、リーク電流の低減に応じて、上述したようなゲート電極の転写パターンの測定ポイントにおける設計値からのずれが、許容範囲内にあるか否かを判定して、当該測定ポイントが許容範囲内に収まるまで、フィードバックを繰り返すことで、ゲート電極として機能する範囲内において、回路に要求される特性に応じて最適な補正を行うことができる。
また、シミュレーション後の測定ポイントおよび補正箇所が、回路に要求される特性に応じて最小限に限定していることから、パターン補正における補正時間を短縮することができ、ひいてはマスク作製におけるコスト削減を図ることができる。
本発明は、上記の実施形態の説明に限定されない。
例えば、測定値分布生成手段６では、転写パターン測定手段５により測定された転写パターンの測定値の設計パターンからのずれ量の分布を生成する例について説明したが、ずれ量の分布を生成するのではなく、例えば、ゲート電極の転写パターンの測定値そのものの分布を生成してもよい。この分布としては、図８〜図１０に示すヒストグラム等の横軸をパターンの測定値とした分布等を採用することができる。この場合、判定手段７により、許容範囲のゲート長から外れる転写パターンがあるか否かを判定すればよい。
また、転写パターン測定手段５および測定値分布手段６により、例えば、ゲート電極の転写パターンの線幅の他、パターンの面積や設計パターンに対する転写パターンの歪み量の分布等、パターンの精度に関するあらゆるデータを分布として生成してもよい。
さらに、図１３に示すように、図１に示す判定手段７をなくし、測定値分布生成手段６から出力されたデータを直接パターン変形手段８に出力するようにしてもよい。判定手段７を設けない場合には、許容範囲から外れる測定値を有する転写パターンがあるか否かを判定することなく、逐次パターン変形手段８にずれ量データを出力し、当該ずれ量分だけ補正パターンを変形することができる。
また、本実施形態では、例えば、トランジスタ等のゲートとなる部分を有する配線パーンを補正する例について説明したが、これに限られるものではなく種々の設計パターンに対しても同様にして適用可能である。すなわち、他の設計パターンにおいても、予め素子特性に機能的に関連する部分を設定しておき、この部分を補正対象とすればよい。
本実施形態では、判定手段７から許容範囲外の線幅を有するゲート電極の転写パターンの情報（位置および設計値からのずれ量）を入力して、パターン変形手段８により、設計値からのずれ量分だけパターンを変形させることとしたが、許容範囲内に収めることができれば特にシフト量に限定はない。
例えば、測定値分布生成手段６により生成されたゲート長のずれ分布のうち、許容範囲内にある最も分布の多いゲート長に合わせるようにシフト量を設定することもできる。
設計値からたとえずれていたとしても、許容範囲内にある場合には、同じゲート長を有するゲート電極が形成された方が、特性のばらつきの観点からは好ましいこともあるためである。
例えば、本実施形態では、測定値分布生成手段６を用いて、チップ全体におけるゲート電極の転写パターンの設計値からのずれ分布を生成することとしたが、転写パターン測定手段５により個々に測定されたゲート電極の転写パターンのゲート長を判定手段７により判定し、許容範囲外にあるゲート電極の転写パターンの情報（位置およびずれ量）をパターン変形手段８に出力することにより、フィードバックを掛けて、パターン補正を行う構成としてもよい。
また、本実施形態では、重点ポイントとして、回路のスピード、安定性、リーク電流の低減を一例として挙げて、当該重点ポイントに応じて、ゲート電極の転写パターンの最大線幅、中央部の線幅、最小線幅を補正の対象とする例について説明したが、これに限られるものでなく、他の重点ポイントに対応した測定ポイントが抽出できる場合には、測定ポイントを増加させることもできる。
一例として、転写パターン測定手段５による測定方法の例について説明したが、ゲート電極の転写パターンの最大線幅、中央部の線幅、最小線幅を他の手法により測定することもでき、また、光近接効果補正手段３による光近接効果補正の手法、シミュレーション手段４によるシミュレーション手法には特に限定はなく、公知の種々の手法を採用することができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
産業上の利用可能性
本発明のマスクパターン補正装置およびマスクパターン補正方法、並びにマスク作製方法および半導体装置の製造方法は、例えば、半導体装置のリソグラフィー工程等で使用されるマスクの作製に適用できる。
【図面の簡単な説明】
図１は、第１実施形態に係るマスクパターン補正装置の構成の一例を示すブロック図である。
図２Ａは、本実施形態に係るマスクパターン補正装置に入力される設計パターンの模式図であり、図２Ｂは設計パターンに対して光近接効果補正後の補正パターンの模式図である。
図３は、光近接効果補正後のパターンに対して、本実施形態に係るマスクパターン補正装置のシミュレーション手段により算出されるゲート電極の転写パターンを示す模式図である。
図４Ａおよび図４Ｂは、転写パターン測定手段により、ゲート電極の各測定ポイントにおけるゲート長を測定する方法を説明するための図である。
図５Ａおよび図５Ｂは、転写パターン測定手段により、ゲート電極の各測定ポイントにおけるゲート長を測定する方法を説明するための図である。
図６Ａは設計パターンから抽出されたゲート電極のパターンと転写パターンとの重なりがあるか否かを判定する処理を説明するための模式図であり、図６Ｂは転写パターンの最小線幅を測定する方法を説明するための模式図である。
図７Ａは転写パターンの中央部を測定する方法を説明するための模式図であり、図７Ｂは転写パターンの最大線幅を測定する方法を説明するための模式図である。
図８は、転写パターンの最大線幅の設計値からのずれ分布である。
図９は、転写パターンの中央部の設計値からのずれ分布である。
図１０は、転写パターンの最小線幅の設計値からのずれ分布である。
図１１は、本実施形態に係るマスクパターン補正方法、マスク作製方法、および半導体装置の製造方法のフローチャートである。
図１２は、本実施形態に係る半導体装置の製造方法により作製された半導体装置の一例を示す要部斜視図である。
図１３は、マスクパターン補正装置の構成の他の例を示すブロック図である。
符号の説明
１…マスクパターン補正装置
２…入力部
３…光近接効果補正手段
４…シミュレーション手段
５…転写パターン測定手段
６…測定値分布生成手段
７…判定手段
８…パターン変形手段
９…出力部
１０…半導体チップ
１１…活性領域
１２…ゲート電極
１０１…活性領域のパターン
１０２…ゲート電極の設計パターン
１０３…光近接効果補正後のゲート電極の補正パターン
１０４…シュミレーションによるゲート電極の転写パターン
Ａ…ゲート電極の転写パターンの最小線幅
Ｂ…ゲート電極の転写パターンの中央部の線幅
Ｃ…ゲート電極の転写パターンの最大線幅
【図１】
2003052512.tif 000003
【図２Ａ】
2003052512.tif 000004
【図２Ｂ】
2003052512.tif 000005
【図３】
2003052512.tif 000006
【図４Ａ】
2003052512.tif 000007
【図４Ｂ】
2003052512.tif 000008
【図５Ａ】
2003052512.tif 000009
【図５Ｂ】
2003052512.tif 000010
【図６Ａ】
2003052512.tif 000011
【図６Ｂ】
2003052512.tif 000012
【図７Ａ】
2003052512.tif 000013
【図７Ｂ】
2003052512.tif 000014
【図８】
2003052512.tif 000015
【図９】
2003052512.tif 000016
【図１０】
2003052512.tif 000017
【図１１】
2003052512.tif 000018
【図１２】
2003052512.tif 000019
【図１３】
2003052512.tif 000020
【国際調査報告】
2003052512.tif 000021
2003052512.tif 000022
2003052512.tif 000023
2003052512.tif 000024