【事件の表示】
　特願２００５−１５６７３７「半導体素子の素子分離膜形成方法」拒絶査定不服審判事件〔平成１８年　７月２０日出願公開，特開２００６−１９０９３７〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１７年５月３０日（パリ条約による優先権主張２００４年１２月２８日，大韓民国）の出願であって，平成２２年４月２８日付けで拒絶の理由が通知され，同年７月３０日に意見書と手続補正書が提出され，平成２３年４月１５日付けで拒絶査定がされ，同年８月９日に前記拒絶査定に対する不服審判が請求されるとともに手続補正書が提出され，平成２４年３月２８日付けで審尋がおこなわれ，同年６月１５日に前記審尋に対する回答書が提出されたものである。
　
第２　補正の却下の決定
　
［補正の却下の決定の結論］
　平成２３年８月９日に提出された手続補正書による補正を却下する。
　
［理　由］
１　補正の内容
　平成２３年８月９日に提出された手続補正書による補正（以下「本件補正」という。）は，補正前の特許請求の範囲の請求項１−８を補正して，補正後の請求項１−８とするとともに，明細書の補正を行うものであり，補正前後の請求項１は，各々次のとおりである。
　
（補正前）
　「【請求項１】
　半導体基板上にパッド膜を形成し，所定の領域の前記パッド膜および前記半導体基板の所定の深さをパターニングして非活性領域と活性領域を定義するトレンチを形成する段階と，
　前記トレンチの側壁に側壁酸化膜を形成する段階と，
　前記側壁酸化膜が形成された結果物の全面に第１トレンチ埋め込み用酸化膜を形成し，前記パッド膜が露出するまで平坦化工程を行い，第１素子分離膜を形成する段階と，
　前記パッド膜を除去し，活性領域の前記半導体基板を露出させる段階と，
　前記活性領域の露出した半導体基板上に前記第１素子分離膜の高さより高くシリコン層を形成する段階と，
　前記結果物の全面に第２トレンチ埋め込み用酸化膜を形成し，前記シリコン層が露出するまで平坦化工程を行って第２素子分離膜を形成することにより，前記第１素子分離膜と前記第２素子分離膜が積層された素子分離膜を形成する段階と，
　前記シリコン層の上部にゲート酸化膜を形成する段階と，
　前記ゲート酸化膜が形成された結果物の上部にゲート電極用導電膜を形成する段階と，
　を含むことを特徴とする半導体素子の素子分離膜形成方法。」
　
（補正後）
　「【請求項１】半導体基板上にパッド酸化膜およびパッド窒化膜を順次，形成する段階と，
　前記パッド酸化膜およびパッド窒化膜をパターニングして前記半導体基板の一部を露出させる段階と，
　前記パターニングされたパッド酸化膜およびパッド窒化膜をマスクとして前記露出された半導体基板の一部を除去してトレンチを形成する段階と，
　前記トレンチの側壁に側壁酸化膜を形成する段階と，
　前記側壁酸化膜が形成されたトレンチを第１埋め込み用酸化膜で埋め込み，半導体基板の表面より高い第１素子分離膜を形成する段階と，
　前記パターニングされたパッド酸化膜およびパッド窒化膜を除去し，活性領域の前記半導体基板を前記半導体基板より高く形成された前記第１素子分離膜を露出させる段階と，
　前記活性領域の露出した半導体基板上に前記第１素子分離膜より高くシリコン層を形成して前記第１素子分離膜の上部に空間を形成する段階と，
　前記空間が埋め込まれるように第２トレンチ埋め込み用酸化膜を形成し，前記シリコン層が露出するまで平坦化工程を行って第２素子分離膜を形成することにより，前記第１素子分離膜と前記第２素子分離膜が積層された素子分離膜を形成する段階と，
　前記シリコン層の上部にゲート酸化膜を形成する段階と，
　前記ゲート酸化膜が形成された結果物の上部にゲート電極用導電膜を形成する段階と，
　を含むことを特徴とする半導体素子の素子分離膜形成方法。」
　
２　補正事項の整理
　本件補正の補正事項を整理すると次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「半導体基板上にパッド膜を形成し，所定の領域の前記パッド膜および前記半導体基板の所定の深さをパターニングして非活性領域と活性領域を定義するトレンチを形成する段階」を，「半導体基板上にパッド酸化膜およびパッド窒化膜を順次，形成する段階と，前記パッド酸化膜およびパッド窒化膜をパターニングして前記半導体基板の一部を露出させる段階と，前記パターニングされたパッド酸化膜およびパッド窒化膜をマスクとして前記露出された半導体基板の一部を除去してトレンチを形成する段階」と補正して，補正後の請求項１にすること。
　
（２）補正事項２
　補正前の請求項１の「前記側壁酸化膜が形成された結果物の全面に第１トレンチ埋め込み用酸化膜を形成し，前記パッド膜が露出するまで平坦化工程を行い，第１素子分離膜を形成する段階」を，「前記側壁酸化膜が形成されたトレンチを第１埋め込み用酸化膜で埋め込み，半導体基板の表面より高い第１素子分離膜を形成する段階」と補正して，補正後の請求項１にすること。
　
（３）補正事項３
　補正前の請求項１の「前記パッド膜を除去し，活性領域の前記半導体基板を露出させる段階」を，「前記パターニングされたパッド酸化膜およびパッド窒化膜を除去し，活性領域の前記半導体基板を前記半導体基板より高く形成された前記第１素子分離膜を露出させる段階」と補正して，補正後の請求項１にすること。
　
（４）補正事項４
　補正前の請求項１の「前記活性領域の露出した半導体基板上に前記第１素子分離膜の高さより高くシリコン層を形成する段階」を，「前記活性領域の露出した半導体基板上に前記第１素子分離膜より高くシリコン層を形成して前記第１素子分離膜の上部に空間を形成する段階」と補正して，補正後の請求項１にすること。
　
（５）補正事項５
　補正前の請求項１の「前記結果物の全面に第２トレンチ埋め込み用酸化膜を形成し，前記シリコン層が露出するまで平坦化工程を行って第２素子分離膜を形成することにより，前記第１素子分離膜と前記第２素子分離膜が積層された素子分離膜を形成する段階」を，「前記空間が埋め込まれるように第２トレンチ埋め込み用酸化膜を形成し，前記シリコン層が露出するまで平坦化工程を行って第２素子分離膜を形成することにより，前記第１素子分離膜と前記第２素子分離膜が積層された素子分離膜を形成する段階」と補正して，補正後の請求項１にすること。
　
（６）補正事項６
　補正前の請求項５及び請求項６の「第１トレンチ埋め込み用絶縁膜」を，「第１トレンチ埋め込み用酸化膜」と補正して，補正後の請求項５及び６にすること。
　
（７）補正事項７
　補正前の明細書の【０００９】，【００１３】，【００１４】を補正して，各々補正後の明細書の【０００９】，【００１３】，【００１４】とすること。
　
３　新規事項追加の有無，及び，補正の目的の適否についての検討
（１）補正事項１について
　本願の願書に最初に添付した明細書，特許請求の範囲，又は図面（以下「当初明細書等」という。）には，以下の記載がある。
（当ａ）「半導体基板上にパッド膜を形成し，所定の領域の前記パッド膜および前記半導体基板の所定の深さをパターニングして非活性領域と活性領域を定義するトレンチを形成する段階と」（【請求項１】）
　
（当ｂ）「上記目的を達成するために，本発明の思想は，半導体基板上にパッド膜を形成し，所定の領域の前記パッド膜および前記半導体基板の所定の深さをパターニングして非活性領域と活性領域を定義するトレンチを形成する段階と」（【０００９】）
　
（当ｃ）「前記フォトレジストパターン１６をエッチングマスクとしてパッド窒化膜１４，パッド酸化膜１２および半導体基板１０の所定の深さをプラズマエッチングし，非活性領域と活性領域を定義するトレンチＴを形成する。」（【００２５】）
　
（当ｄ）「図２を参照すると，前記トレンチＴが定義された結果物にアッシング工程を行い，前記フォトレジストパターン１６を除去し，前記結果物の全面に側壁酸化膜１８を形成する工程を行う。」（【００２８】）
　
（当ｅ）図１は，本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図であって，上記（当ａ）−（当ｄ）の記載を参酌すれば，同図から，
　パッド窒化膜１４，パッド酸化膜１２および半導体基板１０をプラズマエッチングして，非活性領域と活性領域を定義するトレンチＴを形成した結果物を得た段階で，前記結果物の上には，前記半導体基板１０にトレンチＴを形成する際にエッチングマスクとして使用したフォトレジストパターン１６が，前記フォトレジストパターン１６の側面と，前記プラズマエッチングされたパッド窒化膜１４，パッド酸化膜１２の側面とが面一となる状態で，残っていることを読み取ることができる。
　
　そうすると，上記摘記（当ａ）−（当ｅ）から，本願の当初明細書等に，半導体基板１０をプラズマエッチングしてトレンチＴを形成した結果物を得た段階において，前記結果物の上に，前記プラズマエッチングの際にエッチングマスクとして使用したフォトレジストパターン１６を残す半導体素子の素子分離膜形成方法が記載されているものと認められる。
　
　そして，前記方法においては，半導体基板１０にトレンチＴを形成した結果物を得た段階でフォトレジストパターン１６が残っており，かつ，前記フォトレジストパターン１６の側面と，パッド窒化膜１４，パッド酸化膜１２の側面とが面一であることから，前記前記半導体基板１０をプラズマエッチングしてトレンチＴを形成する工程，すなわち，「半導体基板の一部を除去してトレンチを形成する」工程において，マスクとして使用されたのが，「フォトレジストパターン１６」であることは明らかである。
　
　他方，当初明細書等には，「パターニングされたパッド酸化膜およびパッド窒化膜」をマスクとして「半導体基板の一部を除去してトレンチを形成する」ことは記載されておらず，また，当初明細書等に「パターニングされたパッド酸化膜およびパッド窒化膜」をマスクとして「半導体基板の一部を除去してトレンチを形成する」ことが記載されているに等しいと当業者が理解することに足りる根拠が記載されているとも認められない。
　
　すなわち，補正事項１は，当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものである。
　
　したがって，補正事項１は，当初明細書等に記載された事項の範囲内においてなされたものではないから，特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）の規定に違反する。
　
（２）補正事項２について
　補正事項２は，補正前の請求項１に係る発明の「前記側壁酸化膜が形成された結果物の全面に第１トレンチ埋め込み用酸化膜を形成」という発明特定事項から，前記側壁酸化膜が形成された結果物の「全面」という技術的限定を削除するものである。
　また，補正事項２は，補正前の請求項１に係る発明から，「前記パッド膜が露出するまで平坦化工程を行い」という発明特定事項を削除するものである。
　そうすると，補正事項２は，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる，特許請求の範囲の減縮を目的とするものに該当しない。また，補正事項２は，特許法第１７条の２第４項に掲げる他のいずれの事項を目的とするものとも認められない。
　したがって，補正事項２は，特許法第１７条の２第４項の規定に違反する。
　
（３）補正事項３について
　補正事項３は，補正後の請求項１の「活性領域の前記半導体基板を前記半導体基板より高く形成された前記第１素子分離膜を露出させる段階」は，日本語として一義的に意味を理解することができない不明瞭な記載である。一方，補正前の請求項１の「活性領域の前記半導体基板を露出させる段階」は，明瞭な記載といえる。そうすると，補正事項３は，特許法第１７条の２第４項第４号に掲げる，明りょうでない記載の釈明を目的とするものに該当しない。
　また，補正後の請求項１の「活性領域の前記半導体基板を前記半導体基板より高く形成された前記第１素子分離膜を露出させる段階」を，日本語として一義的に意味を理解することができないことから，補正事項３による補正後の発明が特許請求する範囲を明確に特定することができない。そうすると，補正の前後における特許請求の範囲の関係を互いに比較することはできないから，補正事項３が，特許法第１７条の２第４項第２号に掲げる，特許請求の範囲の減縮を目的とするものに該当するということもできない。
　さらに，補正事項３は，特許法第１７条の２第４項に掲げる他のいずれの事項を目的とするものとも認められない。
　したがって，補正事項３は，特許法第１７条の２第４項の規定に違反する。
　
４　むすび
　以上のとおり，本件補正は，特許法第１７条の２第３項の規定，及び，同法第１７条の２第４項の規定に違反するものである。したがって，本件補正の他の補正事項については検討するまでもなく，本件補正は，特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　平成２３年８月９日に提出された手続補正書による補正は上記のとおり却下されたので，本願の請求項１−８に係る発明は，平成２２年７月３０日に提出された手続補正書により補正された明細書，特許請求の範囲及び図面の記載からみて，その特許請求の範囲の請求項１−８に記載されている事項により特定されるとおりのものであるところ，その内，請求項１に係る発明（以下「本願発明１」という。）は，次のとおりである。
　
「半導体基板上にパッド膜を形成し，所定の領域の前記パッド膜および前記半導体基板の所定の深さをパターニングして非活性領域と活性領域を定義するトレンチを形成する段階と，
　前記トレンチの側壁に側壁酸化膜を形成する段階と，
　前記側壁酸化膜が形成された結果物の全面に第１トレンチ埋め込み用酸化膜を形成し，前記パッド膜が露出するまで平坦化工程を行い，第１素子分離膜を形成する段階と，
　前記パッド膜を除去し，活性領域の前記半導体基板を露出させる段階と，
　前記活性領域の露出した半導体基板上に前記第１素子分離膜の高さより高くシリコン層を形成する段階と，
　前記結果物の全面に第２トレンチ埋め込み用酸化膜を形成し，前記シリコン層が露出するまで平坦化工程を行って第２素子分離膜を形成することにより，前記第１素子分離膜と前記第２素子分離膜が積層された素子分離膜を形成する段階と，
　前記シリコン層の上部にゲート酸化膜を形成する段階と，
　前記ゲート酸化膜が形成された結果物の上部にゲート電極用導電膜を形成する段階と，
　を含むことを特徴とする半導体素子の素子分離膜形成方法。」
　
２　進歩性について
（１）引用例とその記載事項，及び，引用発明
　原査定の拒絶の理由に引用され，本願の出願前に頒布された刊行物である下記の引用例１には，次の事項が記載されている。（なお，下線は，当合議体において付したものである。以下同じ。）
　
・引用例１：特開昭６２−１３２３４２号公報
（１ａ）「半導体基板の所定の領域を所定の深さまで除去し，第１の溝を形成する工程，前記第１の溝に絶縁膜もしくは多結晶半導体を埋める工程，選択エピタキシアル法により単結晶上にエピタキシアル層を形成し，前記第１の溝上に第２の溝を形成する工程，前記第２の溝を絶縁膜もしくは多結晶半導体で埋める工程とを有することを特徴とする半導体集積回路の製造方法。」（特許請求の範囲）
　
（１ｂ）「産業上の利用分野
　この発明は分離深さの深い絶縁分離を得ることのできる半導体集積回路に関する。」（第１頁左下欄第１４−１６行）
　
（１ｃ）「また溝３の深さが深く，幅が狭いと溝に空洞が生じるので完全に多結晶シリコン膜８を埋めるのは困難である。」（第２頁右上欄第２−４行）
　
（１ｄ）「作用
　この技術的手段による作用は次のようになる。すなわち，分離用溝を深くすることなく分離深さの深い分離が可能であるので，高歩留の絶縁分離をすることができる。」（第２頁右上欄第１４−１８行）　
　
（１ｅ）「実施例
　以下，本発明の一実施例としてバイポーラＩＣの製造工程を第１図Ａ〜Ｇに示す。
　まず，選択拡散法によりｐ形基板２０のトランジスタ形成領域にアンチモンを拡散して拡散深さ１μｍのｎ＋形領域２１を形成する（第１図Ａ）。
　次に，前記基板上に厚さ０．１μｍのＳｉＯ２膜２２，厚さ０．１μｍのＳｉ３Ｎ４膜２３を形成する。そしてホトリソ技術により，ｎ＋埋込領域２１の周辺のホトレジスト膜２４を除去し，ホトレジスト膜２４をマスクにしてシリコン基板２０をエツチングし，深さ１．５〜２μｍ，幅０．５〜１．５μｍの第１の溝２６を形成する。そして，ホトレジスト膜２４をマスクにして溝２５の底面にボロンを１×１０１５ｉｏｎｓ／ｃｍ２注入し，注入領域２６を形成する（第１図Ｂ）。
　次に，Ｓｉ３Ｎ４膜２３をマスクにして溝周辺に厚さ０．１〜０．２μｍのＳｉＯ２膜２７を加熱酸化法で形成する。その後厚さ１μｍのＣＶＤＳｉＯ２膜２８を形成する（第２図Ｃ）。
　次に，ホトレジスト膜を塗布して表面を平坦にし，前記ホトレジスト膜およびＳｉ３Ｎ４膜２３上の多結晶シリコン膜を除去し，溝２６をＳｉＯ２膜２８で埋める。そしてＳｉ３Ｎ４膜２３，ＳｉＯ２膜２２を除去する（第１図Ｄ）。
　次にＳｉＨ４とＨＣｌ２の混合ガスを用い，ｎ形０．５Ω−ｃｍ，厚さ１μｍの選択エピタキシアル層を形成する。そうすると単結晶上には単結晶のエピタキシアル層２９が，ＳｉＯ２膜２７，２８上にはシリコン膜が形成されず，第２の溝３０が形成される（第１図Ｅ）。
　前記第１図Ｃ，Ｄと同じ手法で第２の溝３０に熱分解法で形成したＳｉＯ２膜３１で埋める（第１図Ｆ）。
　ＳｉＯ２膜３２を形成しｐ＋形ベース領域３３，ｎ＋形エミッタ領域３４，ｎ＋形コレクタコンタクト領域３５を形成してｎｐｎトランジスタを形成する。３６はＳｉＯ２膜，３７はアルミ配線である（第１図Ｇ）。」（第２頁右上欄第１９行−同頁右下欄第１７行）
　
（１ｆ）「発明の効果
　本発明によれば，溝の深さを深くすることなく深さの深い絶縁分離を形成することができる。そのために溝部分をＳｉＯ２膜，多結晶シリコンのような充填材で完全に埋めることができるし，チャンネルストッパー用不純物注入は溝底面のみに形成することができる。」（第３頁左上欄第１３−１９行）
　
（１ｇ）引用例１の第１図は，引用例１に記載された発明のバイポーラＬＳＩの製造工程を示す断面構造図であって，上記摘記（１ａ）−（１ｆ）の記載を参酌すれば，同図（Ｃ）から，溝周辺に厚さ０．１〜０．２μｍのＳｉＯ２膜２７が加熱酸化法で形成された結果物の全面に，ＳｉＯ２膜２８が形成されていることを，また，同図（Ｇ）から，単結晶のエピタキシアル層２９に，ｐ＋形ベース領域３３，ｎ＋形エミッタ領域３４，及び，ｎ＋形コレクタコンタクト領域３５を含むｎｐｎトランジスタが形成されていることを，読み取ることができる。
　
　ここで，上記摘記（１ｅ）の「深さ１．５〜２μｍ，幅０．５〜１．５μｍの第１の溝２６」，「（第２図Ｃ）」，及び，「前記ホトレジスト膜およびＳｉ３Ｎ４膜２３上の多結晶シリコン膜を除去し」が，それぞれ，「深さ１．５〜２μｍ，幅０．５〜１．５μｍの第１の溝２５」，「（第１図Ｃ）」，及び，「前記ホトレジスト膜およびＳｉ３Ｎ４膜２３上のＳｉＯ２膜２８を除去し」の誤記であることは明らかである。
　
　したがって，引用例１の上記摘記（１ａ）−（１ｇ）を総合勘案すれば，引用例１には，以下の発明（以下「引用発明」という。）が記載されていると認められる。
「（ａ）選択拡散法によりｐ形基板２０のトランジスタ形成領域にアンチモンを拡散して拡散深さ１μｍのｎ＋形領域２１を形成する工程と，
　（ｂ）前記基板上に厚さ０．１μｍのＳｉＯ２膜２２，厚さ０．１μｍのＳｉ３Ｎ４膜２３を形成する工程と，
　（ｃ）ホトリソ技術により，ｎ＋埋込領域２１の周辺のホトレジスト膜２４を除去し，ホトレジスト膜２４をマスクにしてシリコン基板２０をエツチングし，深さ１．５〜２μｍ，幅０．５〜１．５μｍの第１の溝２５を形成する工程と，
　（ｄ）ホトレジスト膜２４をマスクにして溝２５の底面にボロンを１×１０１５ｉｏｎｓ／ｃｍ２注入し，注入領域２６を形成する工程と，
　（ｅ）Ｓｉ３Ｎ４膜２３をマスクにして溝周辺に厚さ０．１〜０．２μｍのＳｉＯ２膜２７を加熱酸化法で形成する工程と，
　（ｆ）ＳｉＯ２膜２７が形成された結果物の全面に，厚さ１μｍのＣＶＤＳｉＯ２膜２８を形成する工程と，
　（ｇ）ホトレジスト膜を塗布して表面を平坦にし，前記ホトレジスト膜およびＳｉ３Ｎ４膜２３上のＳｉＯ２膜２８を除去し，溝２６をＳｉＯ２膜２８で埋める工程と，
　（ｈ）Ｓｉ３Ｎ４膜２３，ＳｉＯ２膜２２を除去する工程と，
　（ｉ）ＳｉＨ４とＨＣｌ２の混合ガスを用い，ｎ形０．５Ω−ｃｍ，厚さ１μｍの選択エピタキシアル層を形成することで，単結晶上には単結晶のエピタキシアル層２９が形成され，ＳｉＯ２膜２７，２８上にはシリコン膜が形成されず，第２の溝３０が形成される工程と，
　（ｊ）第１図Ｃ，Ｄと同じ手法で第２の溝３０に熱分解法で形成したＳｉＯ２膜３１で埋める工程と，
　（ｋ）ＳｉＯ２膜３２を形成し，エピタキシアル層２９に，ｐ＋形ベース領域３３，ｎ＋形エミッタ領域３４，ｎ＋形コレクタコンタクト領域３５を形成してｎｐｎトランジスタを形成する工程と，
　を含むバイポーラＩＣの製造方法。」
　
（２）対比
ア　引用発明の『「選択拡散法により」「トランジスタ形成領域にアンチモンを拡散して拡散深さ１μｍのｎ＋形領域２１を形成」した「ｐ形基板２０」』は，本願発明１の「半導体基板」に相当する。
　
イ　引用発明の『「基板上に」形成された「厚さ０．１μｍのＳｉＯ２膜２２，厚さ０．１μｍのＳｉ３Ｎ４膜２３」』，「深さ１．５〜２μｍ，幅０．５〜１．５μｍの第１の溝２５」，『「溝周辺」形成された「厚さ０．１〜０．２μｍのＳｉＯ２膜２７」』，「厚さ１μｍのＣＶＤＳｉＯ２膜２８」は，それぞれ本願発明１の「パッド膜」，「非活性領域と活性領域を定義するトレンチ」，「側壁酸化膜」，「第１トレンチ埋め込み用酸化膜」に相当する。
　
ウ　引用発明の上記工程（ｇ）の「ホトレジスト膜およびＳｉ３Ｎ４膜２３上のＳｉＯ２膜２８を除去」する作業によって，前記「Ｓｉ３Ｎ４膜２３」が露出することは明らかである。
　一方，上記工程（ｇ）において，「ホトレジスト膜を塗布して表面を平坦にし，」その後に，「前記ホトレジスト膜およびＳｉ３Ｎ４膜２３上のＳｉＯ２膜２８を除去」する作業を行う技術的意義が，前記ホトレジスト膜を塗布する前に存在する表面の凹凸を，前記ホトレジスト膜の塗布によって平坦となし，前記平坦となった表面から前記ホトレジスト膜とＳｉ３Ｎ４膜２３上のＳｉＯ２膜２８とを除去することで，上記工程（ｇ）が終了した時点における表面の状態を平坦なものとすることにあることは，当業者にとって明らかである。
　そうすると，引用発明と本願発明１は，いずれも「パッド膜が露出するまで平坦化工程を行」う工程を有する点で一致する。
　
エ　引用発明の『「溝２５」に埋められた「ＳｉＯ２膜２８」』は，本願発明１の「第１素子分離膜」に相当する。
　
オ　引用発明の「Ｓｉ３Ｎ４膜２３，ＳｉＯ２膜２２を除去する工程」によって，活性領域の半導体基板が露出することは明らかである。したがって，引用発明は「前記パッド膜を除去し，活性領域の前記半導体基板を露出させる段階」を有するといえる。
　
カ　引用発明の「ＳｉＨ４とＨＣｌ２の混合ガスを用い，ｎ形０．５Ω−ｃｍ，厚さ１μｍの選択エピタキシアル層を形成することで，単結晶上には単結晶のエピタキシアル層２９が形成され，ＳｉＯ２膜２７，２８上にはシリコン膜が形成されず，第２の溝３０が形成される工程」は，本願発明１の「前記活性領域の露出した半導体基板上に前記第１素子分離膜の高さより高くシリコン層を形成する段階」に相当する。
　
キ　引用発明の「第１図Ｃ，Ｄと同じ手法」は，引用発明の工程（ｆ）−工程（ｇ）に記載された手法と同じ手法を意味しているものと解されるから，引用発明の「第１図Ｃ，Ｄと同じ手法で第２の溝３０に熱分解法で形成したＳｉＯ２膜３１で埋める工程」は，具体的には，「全面にＳｉＯ２膜３１を形成し，ホトレジスト膜を塗布して表面を平坦にし，前記ホトレジスト膜およびエピタキシアル層２９上のＳｉ０２膜３１を除去し，溝３０をＳｉＯ２膜３１で埋める工程」を表しているものと認められる。
　そして，引用発明の「ＳｉＯ２膜３１」は，本願発明１の「第２素子分離膜」するといえるから，引用発明と本願発明１は，「結果物の全面に第２トレンチ埋め込み用酸化膜を形成し，前記シリコン層が露出するまで平坦化工程を行って第２素子分離膜を形成することにより，前記第１素子分離膜と前記第２素子分離膜が積層された素子分離膜を形成する段階」を含む点で一致する。
　
ク　本願発明１の「前記シリコン層の上部にゲート酸化膜を形成する段階と，前記ゲート酸化膜が形成された結果物の上部にゲート電極用導電膜を形成する段階」は，シリコン層に，ゲート酸化膜とゲート電極用導電膜を有する半導体素子を作成する工程といえる。
　一方，引用発明の上記工程（ｋ）は，シリコン層に，ｎｐｎトランジスタという半導体素子の一種を形成する工程である。
　してみれば，引用発明と本願発明１は，いずれも，シリコン層に半導体素子を形成する工程を含む点で一致する。
　
　そうすると，本願発明１と，引用発明との一致点と相違点は，次のとおりである。
　
＜一致点＞
「半導体基板上にパッド膜を形成し，所定の領域の前記パッド膜および前記半導体基板の所定の深さをパターニングして非活性領域と活性領域を定義するトレンチを形成する段階と，
　前記トレンチの側壁に側壁酸化膜を形成する段階と，
　前記側壁酸化膜が形成された結果物の全面に第１トレンチ埋め込み用酸化膜を形成し，前記パッド膜が露出するまで平坦化工程を行い，第１素子分離膜を形成する段階と，
　前記パッド膜を除去し，活性領域の前記半導体基板を露出させる段階と，
　前記活性領域の露出した半導体基板上に前記第１素子分離膜の高さより高くシリコン層を形成する段階と，
　前記結果物の全面に第２トレンチ埋め込み用酸化膜を形成し，前記シリコン層が露出するまで平坦化工程を行って第２素子分離膜を形成することにより，前記第１素子分離膜と前記第２素子分離膜が積層された素子分離膜を形成する段階と，
　前記シリコン層に半導体素子を形成する段階と，
　を含むことを特徴とする半導体素子の素子分離膜形成方法。」
　
＜相違点＞
・相違点１：本願発明１のシリコン層に形成する半導体素子が，「シリコン層の上部に」形成された「ゲート酸化膜」と，「前記ゲート酸化膜が形成された結果物の上部に」形成された「ゲート電極用導電膜」とを含む半導体素子であるのに対して，引用発明では，「ｐ＋形ベース領域３３，ｎ＋形エミッタ領域３４，及び，ｎ＋形コレクタコンタクト領域３５を含むｎｐｎトランジスタ」である点。
　
（３）相違点についての判断
・相違点１について
　下記の周知例１にも記載されているように，シリコン層の上部に形成されたゲート酸化膜と，前記ゲート酸化膜が形成された結果物の上部に形成されたゲート電極用導電膜とを含む半導体素子は周知である。
　一方，引用発明は，引用例１の上記摘記（１ｂ）の「産業上の利用分野　この発明は分離深さの深い絶縁分離を得ることのできる半導体集積回路に関する。」との記載，上記摘記（１ｃ）の「また溝３の深さが深く，幅が狭いと溝に空洞が生じるので完全に多結晶シリコン膜８を埋めるのは困難である。」との記載，上記摘記（１ｄ）の「作用　この技術的手段による作用は次のようになる。すなわち，分離用溝を深くすることなく分離深さの深い分離が可能であるので，高歩留の絶縁分離をすることができる。」との記載，及び，上記摘記（１ｆ）の「発明の効果　本発明によれば，溝の深さを深くすることなく深さの深い絶縁分離を形成することができる。そのために溝部分をＳｉＯ２膜，多結晶シリコンのような充填材で完全に埋めることができる」との記載に照らして，本願発明は，「分離用溝を深くすることなく分離深さの深い分離が可能」とすることで，「溝に空洞が生じる」ことのない「高歩留の絶縁分離をすること」という技術的課題を解決した発明であると認められる。
　そして，引用発明における，溝に空洞が生じることのない高歩留の絶縁分離をするという技術的課題が，「ｎｐｎトランジスタ」のみならず，他の素子が形成される半導体集積回路においても存在することは，当業者であれば直ちに察知し得たことであるから，引用発明に接した当業者であれば，引用発明を，ｎｐｎトランジスタという構造とは異なる構造を有する半導体素子の素子分離膜形成方法に適用することは容易に想到し得たことである。したがって，引用発明を，周知の半導体素子といえる，『「シリコン層の上部に」形成された「ゲート酸化膜」と，「前記ゲート酸化膜が形成された結果物の上部に」形成された「ゲート電極用導電膜」とを含む半導体素子』という構造を有する半導体素子の素子分離に適用して，上記相違点１について本願発明１の構成とすることは当業者が容易になし得たことである。また，このような構成としたことによる効果も，当業者が予測する範囲内のものと認められる。
　
・周知例１：特開２００３−３３２４５７号公報（拒絶査定において周知例として示した文献）
（周１ａ）「次に，図４に示す半導体装置の製造工程の一例を図６〜図８を参照して説明する。
　まず，半導体基板１にマスク材１６を堆積し，第１の溝の形成領域だけを開孔してその他の部分を覆う（図６（ａ））。この時のマスク材１６は必ずしもレジストである必要はなく，シリコン酸化膜を堆積してそれをパタ―ニングしたものを用いても良い。次に，このマスクを用いてシリコン基板をエッチングし，第１の溝２を形成する。このエッチングは，異方性を持たせるためにＲＩＥを用いるのが一般的である（図６（ｂ））。
　その後，マスク材を剥離して第１の埋め込み材３を基板全体に堆積する（図６（ｃ））。この時，第１の埋め込み材３は，半導体基板１と熱膨脹係数が異なるものであることが必要である。
　＜省略＞
　次に，この第１の埋め込み材３を溝の部分を残して剥離する。これは，レジストパタ−ン１７によるマスキングを行った後，ＲＩＥによるエッチバック工程を用いることなどによって実現できる（図７（ａ））。
　＜省略＞
　その後，半導体基板１の上部に
半導体層４を形成
　
具体的には，シリコンの分子線ビ―ムエピタキシ―法や有機金属分子ＣＶＤ（ＭＯＣＶＤ）などを用いて形成する
　＜省略＞
　次に，この半導体層に素子分離領域として第２の溝５を形成する。この第２の溝５は，第１の溝２と同様にして素子分離領域を開孔するパタ―ニングによりマスクを形成し，ＲＩＥ等で加工する。この際，第２の溝５は第１の溝２に重なっても問題はない。更に，ここに第２の埋め込み材６を堆積して，パタ―ニングとＲＩＥエッチバック法により素子分離領域を形成する（図８（ａ））。
　＜省略＞
　
その後の工程は，通常の半導体素子の製造工程に従えば良い
ゲ―ト絶縁膜（シリコン酸化膜）７を形成した後に，ゲ―ト電極材料，例えばポリシリコンなどを堆積
　
（４）まとめ
　以上のとおり，本願発明１は，上記引用例１に記載された発明と周知技術に基いて当業者が容易に発明をすることができたものである。
　
第４　むすび 
　以上のとおり，本願の請求項１に係る発明は，引用例１に記載された発明と周知技術に基いて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができないものである。したがって，本願の他の請求項に係る発明については検討するまでもなく，本願は拒絶をすべきものである。
　
　よって，結論のとおり審決する。