【事件の表示】
　特願２００５−１６４３０１「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成１８年１２月１４日出願公開、特開２００６−３３９５１６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１７年６月３日の特許出願であって、平成２３年１０月２１日付けの拒絶理由通知に対して同年１２月２６日に意見書及び手続補正書が提出されたが、平成２４年２月９日付けで拒絶査定がなされた。
　それに対して、同年５月１６日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年８月２２日付けで審尋がなされ、同年１０月１９日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２４年５月１６日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２４年５月１６日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜８を補正して、補正後の特許請求の範囲の請求項１〜８とするとともに、明細書の補正を行うものであり、補正前後の請求項１は各々次のとおりである。
　
（補正前）
　「【請求項１】
　半導体基板と、
　この半導体基板にストライプ状に形成された複数本のソース領域と、
　前記半導体基板上において前記ストライプ状の複数本のソース領域間にストライプ状に形成された複数本のゲート電極と、
　前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させるコンタクト孔を有する絶縁膜と、
　この絶縁膜上に形成され、前記コンタクト孔を介して前記ソース領域に電気的に接続されたソース電極とを含み、
　前記ゲート電極の表層部がシリサイド化されて第１シリサイド層が形成されており、
　前記ソース領域の表面の領域がシリサイド化されて第２シリサイド層が形成されており、前記コンタクト孔内において、前記第２シリサイド層に前記ソース電極が接している
ことを特徴とする半導体装置。」
　
（補正後）
　「【請求項１】
　半導体基板と、
　この半導体基板にストライプ状に形成された複数本のソース領域と、
　前記半導体基板上において前記ストライプ状の複数本のソース領域間にストライプ状に形成された複数本のゲート電極と、
　前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させる複数のコンタクト孔を有する絶縁膜と、
　この絶縁膜上に形成され、前記コンタクト孔を介して前記ソース領域に電気的に接続されたソース電極とを含み、
　前記ゲート電極の表層部がシリサイド化されて第１シリサイド層が形成されており、
　前記ソース領域の表面の領域がシリサイド化されて第２シリサイド層が形成されており、前記複数のコンタクト孔内において、前記第２シリサイド層に前記ソース電極が接しているとともに、前記第２シリサイド層のうち、前記ソース電極と接している領域以外の領域は前記絶縁膜に覆われており、該絶縁膜に覆われている領域の前記第２シリサイド層を通して前記複数のコンタクト孔間が導通している
ことを特徴とする半導体装置。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させるコンタクト孔を有する絶縁膜」を、「前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させる複数のコンタクト孔を有する絶縁膜」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項１の「前記ソース領域の表面の領域がシリサイド化されて第２シリサイド層が形成されており、前記コンタクト孔内において、前記第２シリサイド層に前記ソース電極が接していること」を、「前記ソース領域の表面の領域がシリサイド化されて第２シリサイド層が形成されており、前記複数のコンタクト孔内において、前記第２シリサイド層に前記ソース電極が接しているとともに、前記第２シリサイド層のうち、前記ソース電極と接している領域以外の領域は前記絶縁膜に覆われており、該絶縁膜に覆われている領域の前記第２シリサイド層を通して前記複数のコンタクト孔間が導通していること」と補正して、補正後の請求項１とすること。
　
（３）補正事項３
　補正前の請求項２の「前記コンタクト孔が、前記ソース領域の長手方向端部に配置されていること」を、「前記複数のコンタクト孔が、前記ソース領域の長手方向端部に配置されているコンタクト孔を含むこと」と補正して、補正後の請求項２とすること。
　
（４）補正事項４
　補正前の請求項３の「前記コンタクト孔が、前記ソース領域の長手方向に間隔を開けて複数個配置されていること」を、「前記複数のコンタクト孔が、前記ソース領域の長手方向に間隔を開けて配置されていること」と補正して、補正後の請求項３とすること。
　
（５）補正事項５
　補正前の請求項７の「前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させるコンタクト孔を有する絶縁膜を形成する工程」を、「前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させる複数のコンタクト孔を有する絶縁膜を形成する工程」と補正して、補正後の請求項７とすること。
　
（６）補正事項６
　補正前の請求項７の「この絶縁膜上に、前記コンタクト孔内の前記第２シリサイド層を介して前記ソース領域に電気的に接続されるソース電極を形成する工程」を、「この絶縁膜上に、前記複数のコンタクト孔内の前記第２シリサイド層を介して前記ソース領域に電気的に接続されるソース電極を形成する工程」と補正して、補正後の請求項７とすること。
　
（７）補正事項７
　補正前の請求項７の「を含むことを特徴とする」を、「を含み、　前記第２シリサイド層のうち、前記ソース電極と接している領域以外の領域を前記絶縁膜で覆い、該絶縁膜に覆われている領域の前記第２シリサイド層を通して前記複数のコンタクト孔間を導通させることを特徴とする」と補正して、補正後の請求項７とすること。
　
（８）補正事項８
　補正前の明細書の０００６段落、０００９段落、００１０段落、００１３段落及び００２７段落の記載を補正して、各々補正後の明細書の０００６段落、０００９段落、００１０段落、００１３段落及び００２７段落とすること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した図面を「当初図面」といい、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の００１６段落並びに当初図面の図１及び３等に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　また、補正事項１は、補正前の請求項１に係る発明の発明特定事項である「前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させるコンタクト孔を有する絶縁膜」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２により補正された部分は、当初明細書の００１６及び当初図面の図３等に記載されているものと認められるから、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項２は、補正前の請求項１に係る発明の発明特定事項である「前記第２シリサイド層」及び「前記ソース電極」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項２は、特許法第１７条の２第４項に規定する要件を満たす。
　
（３）補正事項３について
　補正事項３により補正された部分は、当初図面の図１等に記載されているものと認められるから、補正事項３は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項３は、補正前の請求項２に係る発明の発明特定事項である「前記コンタクト孔」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項３は、特許法第１７条の２第４項に規定する要件を満たす。
　
（４）補正事項４について
　補正事項４により補正された部分は、当初図面の図１等に記載されているものと認められるから、補正事項４は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項４は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項４は、補正前の請求項３に係る発明の発明特定事項である「前記コンタクト孔」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項４は、特許法第１７条の２第４項に規定する要件を満たす。
　
（５）補正事項５について
　補正事項５により補正された部分は、当初明細書の００２６段落並びに当初図面の図１、３及び４等に記載されているものと認められるから、補正事項５は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項５は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項５は、補正前の請求項７に係る発明の発明特定事項である「前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させるコンタクト孔を有する絶縁膜を形成する工程」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項５は、特許法第１７条の２第４項に規定する要件を満たす。
　
（６）補正事項６について
　補正事項６により補正された部分は、当初明細書の００１６段落及び００２５段落並びに当初図面の図１、３及び４等に記載されているものと認められるから、補正事項６は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項６は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項６は、補正前の請求項７に係る発明の発明特定事項である「この絶縁膜上に、前記コンタクト孔内の前記第２シリサイド層を介して前記ソース領域に電気的に接続されるソース電極を形成する工程」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項６は、特許法第１７条の２第４項に規定する要件を満たす。
　
（７）補正事項７について
　補正事項７により補正された部分は、当初明細書の００１６段落及び００２５段落並びに当初図面の図１、３及び４等に記載されているものと認められるから、補正事項７は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項７は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項７は、補正前の請求項７に係る発明の発明特定事項である「前記ソース領域の表面の領域をシリサイド化して第２シリサイド層を形成する工程」及び「前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させる複数のコンタクト孔を有する絶縁膜を形成する工程」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項７は、特許法第１７条の２第４項に規定する要件を満たす。
　
（８）補正事項８について
　補正事項８は、補正事項１〜７と整合するように明細書の記載を修正するものであるから、補正事項８が当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、補正事項８は、特許法第１７条の２第３項に規定する要件を満たす。
　
（９）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件についての検討
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜８に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜８に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される上記第２．１．の「（補正後）」の箇所に記載したとおりのものであって、再掲すると次のとおりである。
　
　「【請求項１】
　半導体基板と、
　この半導体基板にストライプ状に形成された複数本のソース領域と、
　前記半導体基板上において前記ストライプ状の複数本のソース領域間にストライプ状に形成された複数本のゲート電極と、
　前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させる複数のコンタクト孔を有する絶縁膜と、
　この絶縁膜上に形成され、前記コンタクト孔を介して前記ソース領域に電気的に接続されたソース電極とを含み、
　前記ゲート電極の表層部がシリサイド化されて第１シリサイド層が形成されており、
　前記ソース領域の表面の領域がシリサイド化されて第２シリサイド層が形成されており、前記複数のコンタクト孔内において、前記第２シリサイド層に前記ソース電極が接しているとともに、前記第２シリサイド層のうち、前記ソース電極と接している領域以外の領域は前記絶縁膜に覆われており、該絶縁膜に覆われている領域の前記第２シリサイド層を通して前記複数のコンタクト孔間が導通している
ことを特徴とする半導体装置。」
　
（２）引用刊行物に記載された発明
（２−１）本願の出願前に外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である米国特許第５８４４２７７号明細書（以下「引用例」という。）には、図３〜５とともに次の記載がある（ここにおいて、下線は当合議体が付加したものである。）。
　
ａ．「１．発明の分野
　本発明は、概略的にはプレーナ型パワーＭＯＳＦＥＴの構造及び製造方法に関する。
特に、本発明は、より低いオン抵抗、コーナー部でのブレークダウンの防止、及び低コストでパワーＭＯＳＦＥＴを製造するための簡略化された製造プロセスを実現するための新規かつ改良されたパワーＭＯＳＦＥＴの構造及び製造方法に関する
　
ｂ．「ゲート配置の新規なトポロジーを有するパワーＭＯＳＦＥＴデバイス１００の上面図及び断面図の各々のために、図３Ａを参照する。
単位セル１０２は、図のように『スクエア・オン・スクエア』構造であり、四角形セル１０２は、多結晶シリコン層におけるオープンストライプ１０４により接続されている。
通常のコアセル１０２と比較して、それらセル間のポリ層の一部が除去されたオープンストライプ１０４により接続されるという、コアセル１０２間の構造的な相違が図３Ｂに示されている。構造の詳細は、製造方法とともに、以下、図４Ａから４Ｄの中で更に記述されている。ポリゲート配置間のこの新規なタイプのオープンストライプにより、単位セルが四角形、円形、六角形等のいずれであっても、約２５％のチャネル抵抗の改善が実現できる。チャネル抵抗の改善は、チャネル幅Ｗの増大により達成される。
　
　　Ｒｏｎ＝ｋ１（Ｌ／Ｗ）＋ｋ２　　（１）
　
　ここで、ｋ１及びｋ２は定数である。
ポリ層におけるオープンストライプ１０４により単位セル１０２を接続することにより、ポリが除去された外縁が増大し、その結果、チャネル長Ｗが増大する。オープンポリストライプ１０４の利用により幅Ｗが増大するので、より低いＲ
ｏｎ
が得られる。
　
ｃ．「上記のＭＯＳＦＥＴデバイス１００を製造するプロセス工程のために、図４Ａから４Ｄを参照されたい。図４Ａに示されたように、
まず初めに、Ｎ＋基板１０５の表面上に０．１から１．０オーム−ｃｍの範囲の抵抗率を有するＮ−エピタキシャル層１１０を成長させることにより、製造工程を開始する。
図４Ｂにおいて、ゲート酸化物層１２０を形成するために、ゲート酸化プロセスがまず実施される。次いで、ポリシリコン層１２５がゲート酸化物層１２０上に堆積される。
次いで、ポリゲート１２５を定義するための異方性エッチングプロセスを実施するために、ポリマスクが被着される。ここにおいて、ポリゲート１２５は、図３Ａ及び３Ｂに示されたように、隣接するコアセル１０２間のポリ層の一部が除去されるオープンストライプ１０４とともに形成される。次いで、レジストが除去され、ｐ−ボディ領域１３０に注入するために、３０−１００Ｋｅｖで、３×１０
１３
から３×１０
１４
／ｃｍ
２
の流束密度のイオンビームによるｐ−ボディ注入が適用される。次いで、ｐ−ボディ領域１２０の深さを１．０−２．０μに増大させるために、ｐ−ボディ拡散プロセスが、１０００°−１２００℃の高温で、１０分間実施される。次いで、上面を覆うシリサイド層１４８が形成される。
　
ｄ．「
図４Ｃを参照して、Ｎ＋領域１４０を形成するためのＮ＋注入を実施するために、Ｎ＋遮蔽マスク１３５が被着される。Ｎ＋注入が、６０−１００ＫｅＶのエネルギー及び５×１０
１５
から１×１０
１６
／ｃｍ
２
のイオン束密度のイオンビームを用いて実施される。レジスト、すなわちＮ＋遮蔽マスク１３５が除去された後、Ｎ＋ソース領域１４０は、拡散プロセスにより、０．２から１．０μの範囲の所望の接合深さにドライブされる。図４Ｄを参照して、約５０００−１５，０００Åの厚さの層１４５を形成するために、ＢＰＳＧ又はＰＳＧが堆積される。
コンタクト窓を定義するためのエッチングプロセスを行うために、コンタクトマスクが被着される。ｐ＋領域１６０を形成するために、ｐ＋イオン注入が、酸化性又は不活性ガス雰囲気の９００°−９５０℃でのｐ＋活性化プロセスにより行われる。金属の堆積、及びソースコンタクト（Ｓ）１７０、ゲートコンタクト（Ｇ）１８０、フィールドプレート（ＦＰ）１８５、及び等電位リング（ＥＱＲ）１９０を定義するための金属マスクを用いた金属のエッチングにより、最終的なパワーＭＯＳＦＥＴデバイス１００が完成される
　
ｅ．「
図５は、他の好適な実施の形態を示すものであり、ここにおいて、パワーＭＯＳＦＥＴデバイス２００は、若干異なるゲート配置の構造を有し、また、ここにおいて、四角形セル２０２は、隣接するコアセル２０２間のポリシリコン層の一部が除去されたオープンストライプ２０４により接続される『スクエア・オン・ヘキサゴン』配列に構成されている。オープンストライプ２０４が、図示されているように、水平方向に隣接する単位セル２０２間のみに配置された場合には、オープンストライプが水平方向のみに配置され、垂直方向に配置されていないという事実により、デバイスの速度が影響を受ける可能性がある。
　
（２−２）ここにおいて、上記（２−１）ｅ．及び図５に記載された「他の好適な実施の形態」に係る「パワーＭＯＳＦＥＴデバイス２００」（以下「引用例のパワーＭＯＳＦＥＴデバイス」と略記する。）に注目すると、引用例のパワーＭＯＳＦＥＴデバイスは、上記（２−１）ｅ．の「図５は、他の好適な実施の形態を示すものであり、ここにおいて、パワーＭＯＳＦＥＴデバイス２００は、若干異なるゲート配置の構造を有し、・・・」という記載から、ゲートの配置以外は、図３及び４に記載された実施の形態に係る「パワーＭＯＳＥＦＴデバイス１００」と同様であることが明らかである。
　そして、引用例の上記（２−１）ｂ．の「通常のコアセル１０２と比較して、それらセル間のポリ層の一部が除去されたオープンストライプ１０４により接続されるという、コアセル１０２間の構造的な相違が図３Ｂに示されている。」という記載、及び同ｄ．の「図４Ｃを参照して、Ｎ＋領域１４０を形成するためのＮ＋注入を実施するために、Ｎ＋遮蔽マスク１３５が被着される。Ｎ＋注入が、６０−１００ＫｅＶのエネルギー及び５×１０１５から１×１０１６／ｃｍ２のイオン束密度のイオンビームを用いて実施される。レジスト、すなわちＮ＋遮蔽マスク１３５が除去された後、Ｎ＋ソース領域１４０は、拡散プロセスにより、０．２から１．０μの範囲の所望の接合深さにドライブされる。」という記載、並びに図３Ｂ、４Ｄ及び５の記載等から、引用例のパワーＭＯＳＦＥＴデバイスは、「Ｎ＋基板１０５」上に「Ｎ−エピタキシャル層１１０」が形成され、当該「Ｎ−エピタキシャル層１１０」に、図５における横方向（以下、単に「横方向」という。）にストライプ状に形成された複数本の「Ｎ＋ソース領域１４０」を備える構成となっていることが明らかである。
　また、図３及び５の記載を合わせて見れば、引用例のパワーＭＯＳＦＥＴデバイスは、「Ｎ−エピタキシャル層１１０」上において、ストライプ状の複数本の「Ｎ＋ソース領域１４０」間に、ストライプ状に形成された複数本の「ポリゲート」、すなわち「『ポリシリコン』『ゲート１２５』」を備えていることも明らかである。
　
（２−３）上記（２−１）ｄ．の「図４Ｄを参照して、約５０００−１５，０００Åの厚さの層１４５を形成するために、ＢＰＳＧ又はＰＳＧが堆積される。・・・コンタクト窓を定義するためのエッチングプロセスを行うために、コンタクトマスクが被着される。ｐ＋領域１６０を形成するために、ｐ＋イオン注入が・・・行われる。金属の堆積、及びソースコンタクト（Ｓ）１７０・・・を定義するための金属マスクを用いた金属のエッチングにより、最終的なパワーＭＯＳＦＥＴデバイス１００が完成される。」という記載、並びに図４Ｄ及び５の記載を合わせて見れば、引用例のパワーＭＯＳＦＥＴデバイスは、「Ｎ＋ソース領域１４０」及び「『ポリシリコン』『ゲート１２５』」を覆い、「Ｎ＋ソース領域１４０」の延在方向に間隔をおいて複数の「コンタクト窓」が設けられた「ＢＰＳＧ又はＰＳＧ」の「層１４５」を備えていること、並びに、「ＢＰＳＧ又はＰＳＧ」の「層１４５」上に形成され、「コンタクト窓」を通じて「Ｎ＋ソース領域１４０」と接続する「ソースコンタクト（Ｓ）１７０」を備えていることが明らかである。
　
（２−４）以上を総合すると、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「Ｎ＋基板１０５上に形成されたＮ−エピタキシャル層１１０と、
　前記Ｎ−エピタキシャル層１１０上にストライプ状に形成された複数本のＮ＋ソース領域１４０と、
　前記Ｎ−エピタキシャル層１１０上において、ストライプ状の複数本の前記Ｎ＋ソース領域１４０間にストライプ状に形成された複数本のポリシリコンゲート１２５と、
　前記Ｎ＋ソース領域１４０及び前記ポリシリコンゲート１２５を覆い、前記Ｎ＋ソース領域１４０の延在方向に間隔をおいて複数のコンタクト窓が設けられたＢＰＳＧ又はＰＳＧの層１４５と、
　前記層１４５上に形成され、前記コンタクト窓を通じて前記Ｎ＋ソース領域１４０と接続するソースコンタクト（Ｓ）１７０とを備え、
　シリサイド層１４８が形成されている
　パワーＭＯＳＦＥＴデバイス。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「Ｎ＋基板１０５」と、当該「Ｎ＋基板１０５」上に形成された「Ｎ−エピタキシャル層１１０」とを合わせたものは、補正発明の「半導体基板」に相当する。
　
（３−２）引用発明の「前記Ｎ−エピタキシャル層１１０上にストライプ状に形成された複数本のＮ＋ソース領域１４０」は、補正発明の「この半導体基板にストライプ状に形成された複数本のソース領域」に相当し、引用発明の「前記Ｎ−エピタキシャル層１１０上において、ストライプ状の複数本の前記Ｎ＋ソース領域１４０間にストライプ状に形成された複数本のポリシリコンゲート１２５」は、補正発明の「前記半導体基板上において前記ストライプ状の複数本のソース領域間にストライプ状に形成された複数本のゲート電極」に相当する。
　
（３−３）引用発明の「コンタクト窓」、「ＢＰＳＧ又はＰＳＧの層１４５」は、各々補正発明の「コンタクト孔」、「絶縁膜」に相当する。
　そして、引用発明の「前記Ｎ＋ソース領域１４０の延在方向に間隔をおいて複数のコンタクト窓が設けられた」という構成は、補正発明の「前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させる」という構成に相当するから、引用発明の「前記Ｎ＋ソース領域１４０及び前記ポリシリコンゲート１２５を覆い、前記Ｎ＋ソース領域１４０の延在方向に間隔をおいて複数のコンタクト窓が設けられたＢＰＳＧ又はＰＳＧの層１４５」は、補正発明の「前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させる複数のコンタクト孔を有する絶縁膜」に相当する。
　
（３−４）引用発明の「前記層１４５上に形成され、前記コンタクト窓を通じて前記Ｎ＋ソース領域１４０と接続するソースコンタクト（Ｓ）１７０」は、補正発明の「この絶縁膜上に形成され、前記コンタクト孔を介して前記ソース領域に電気的に接続されたソース電極」に相当する。
　
（３−５）引用発明は、「シリサイド層１４８」が形成されているから、補正発明と引用発明とは、「シリサイド層が形成されて」いる点で一致する。
　また、引用発明の「パワーＭＯＳＦＥＴデバイス」が、補正発明の「半導体装置」に相当することは明らかである。
　
（３−６）以上を総合すると、補正発明と引用発明とは、
　
　「半導体基板と、
　この半導体基板にストライプ状に形成された複数本のソース領域と、
　前記半導体基板上において前記ストライプ状の複数本のソース領域間にストライプ状に形成された複数本のゲート電極と、
　前記ソース領域およびゲート電極を覆うとともに、前記ソース領域の長手方向に関する一部の所定領域においてソース領域を部分的に露出させる複数のコンタクト孔を有する絶縁膜と、
　この絶縁膜上に形成され、前記コンタクト孔を介して前記ソース領域に電気的に接続されたソース電極とを含み、
　シリサイド層が形成されている
ことを特徴とする半導体装置。」
　
　である点で一致し、次の点で相違する。
　
（相違点）
　「シリサイド層」についての相違点であって、補正発明は、「前記ゲート電極の表層部がシリサイド化されて第１シリサイド層が形成されており、　前記ソース領域の表面の領域がシリサイド化されて第２シリサイド層が形成されており、前記複数のコンタクト孔内において、前記第２シリサイド層に前記ソース電極が接しているとともに、前記第２シリサイド層のうち、前記ソース電極と接している領域以外の領域は前記絶縁膜に覆われており、該絶縁膜に覆われている領域の前記第２シリサイド層を通して前記複数のコンタクト孔間が導通している」のに対して、引用発明は、引用例の上記（２）（２−１）ｃ．に記載された、「上面を覆うシリサイド層１４８が形成される」までの各工程、及び引用例の図４Ｂ〜４Ｄの記載等を参酌すると、「ポリシリコンゲート１２５」及び「Ｎ＋ソース領域１４０」上に「シリサイド層１４８」が形成されているのではないかと推測されるものの、引用例の図面が正確ではないこともあり、どの箇所に「シリサイド層１４８」が形成されているかが明確とはいえない点。
　
（４）相違点についての当審の判断
（４−１）一般に、パワーＭＯＳＦＥＴ（パワーＭＯＳＦＥＴデバイス）において、ゲートやソース領域の表面にシリサイドを形成することにより、低抵抗化を実現することは、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例１及び２にも記載されているように、当業者における周知技術である。
　
ａ．周知例１：特開２００５−５４３８号公報
　上記周知例１には、図１及び２１とともに次の記載がある。
　
　「【０００３】
図２１に従来のＭＯＳＦＥＴの一例の断面図を示す。
【０００４】
このトレードオフを改善する方法として、従来から一般的なＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）などで使用されてきたサリサイド（シリサイド）技術がある。即ち、ゲートポリシリコンの側壁にサイドウオールスペーサと呼ばれる絶縁膜を設け、ゲートポリシリコン電極の表面をチタン（Ｔｉ）やコバルト（Ｃｏ）などの金属とシリコンとの金属化合物を形成して低抵抗化する技術である。この技術によって、微細化による低容量化と低抵抗化とを両立させることができる。しかも、前述したサイドウオールスペーサを使用することにより、隣接するソース領域との短絡を防止しながら、ソース領域の表面にも金属化合物を同時に形成でき、これにより、その配線抵抗をも低減できるというメリットがある。
　「【００２１】
図１は、本発明にかかる半導体装置の第１の実施の形態の要部を示す略示断面図である。同図に示す縦型プレーナ型パワーＭＯＳＦＥＴ１の特徴は、終端部における耐圧構造にある。以下、パワーＭＯＳＦＥＴ１の構成について詳述する
【００２２】
パワーＭＯＳＦＥＴ１は、第１導電型の半導体基板Ｗと、この半導体基板Ｗの一方の面に形成されたドレイン電極１５２と、半導体基板Ｗの他方側の面の上にエピタキシャル成長などにより第１導電型で形成され、セル部となる領域Ｒｃと終端部となる領域Ｒｔとを有するドリフト層１０２とを備える。
【００２３】
セル部は、ドリフト層１０２の上にゲート酸化膜１０４を介してポリシリコンなどの材料から形成されたゲート電極１０６と、このゲート電極１０６などをマスクとした、第１導電型とは逆の第２導電型の不純物イオンの注入と熱拡散によって形成されたチャネルベース領域１０８（以下、セルベース領域１０８という）と、セルベース領域１０８の表面層に第２導電型で選択的に形成されたソース領域１１２と、ソース領域１１２に挟まれるようにセルベース領域１０８の表面層に第２導電型で形成された第１の高濃度不純物拡散層１１０とを含む。
ゲート電極１０６は、サイドウォールスペーサ１１４によりソース電極１３２と電気的に絶縁されている。さらに、これらゲート電極１０６の表面、並びに、高濃度不純物拡散層１１０の表面およびソース領域１１２の表面には、金属との化合物である金属シリサイド層１１６、１１８がそれぞれ形成されている。金属シリサイド層１１８は、セル部ソースコンタクトＳＣｃを介してソース電極１３２に接触している。
　
　上記記載から、上記周知例１には、パワーＭＯＳＦＥＴにおいて、ゲート電極の表面及びソース領域の表面に金属シリサイド層を形成することにより、低抵抗化することが記載されているものと認められる。
　
ｂ．周知例２：特開２００４−１７９２７７号公報
　上記周知例２には、図１、５及び６とともに次の記載がある。
　
　「【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ型ＦＥＴ（電界効果トランジスタ）の製造方法に関し、特に大電流、低オン抵抗が要求される用途に好適なトレンチ構造ＭＯＳ型ＦＥＴの製造方法に関する
　「【０００９】
【発明の実施の形態】
以下、本発明の実施形態の半導体装置の製造方法について説明する。まず、Ｎ＋型半導体基板１上にＮ−型エピタキシャル層２を形成し、Ｐ型不純物をイオン注入した後熱処理を行い、Ｐ型領域３を形成した半導体基板を用意する。その表面に酸化膜と窒化膜の積層膜からなる絶縁膜１２を形成する。その後、トレンチ形成予定領域を開口するようにパターニングする（図１）。
（途中略）
【００１２】
半導体基板表面に露出するゲート酸化膜６及び絶縁膜１２の一部をエッチング除去し、Ｐ型領域３を露出させる。その後、ホトレジストをイオン注入マスクとして使用し、露出するＰ型領域３にＮ＋型ソース領域４を形成し、その後別のホトレジストをイオン注入マスクとして使用し、Ｐ＋型ボディ領域５を形成する。その後、ＣＶＤ法により酸化膜を全面に堆積し、エッチバックすることにより、トレンチ１３内のゲート酸化膜６の側壁部にサイドウォール１４を形成する（図５）。このサイドウォール１４は、後工程シリサイド層を形成する際、ソース領域とゲート電極とを絶縁するためのスペースを確保するために形成される。
【００１３】
全面にチタン、タリウム、モリブデン、白金等の高融点金属膜１５を堆積し、熱処理を行うことにより、ポリシリコンゲート電極７、Ｎ
＋
型ソース領域４及びＰ
＋
型ボディ領域５表面に高融点金属とシリコンとの化合物のシリサイド層１６を形成する（図６）。このシリサイド層１６は、ポリシリコンゲート電極７、Ｎ
＋
型ソース領域４及びＰ
＋
型ボディ領域５と比べて低抵抗層となる。
　
　上記記載から、上記周知例２には、大電流、低オン抵抗が要求される用途に好適なＭＯＳ型ＦＥＴ、すなわちパワーＭＯＳＦＥＴにおいて、全面に高融点金属膜を堆積し、熱処理を行うことにより、ポリシリコンゲート電極、Ｎ＋型ソース領域にシリサイド層を形成することにより、低抵抗化することが記載されているものと認められる。
　
（４−２）一方、引用例には、引用発明を製造するためのプロセスについて、「ｐ−ボディ拡散プロセスが・・・実施される。次いで、上面を覆うシリサイド層１４８が形成される。」（上記（２）（２−１）ｃ．）という記載があるところ、パワーＭＯＳＦＥＴにおいて、素子の性能を向上させるために、各部分の低抵抗化を図ることは、当業者が常に念頭に置いている課題であり、引用例にも、「特に、本発明は、より低いオン抵抗・・・を実現するための新規かつ改良されたパワーＭＯＳＦＥＴの構造及び製造方法に関する。」（上記（２）（２−１）ａ．）と記載されている。
　したがって、引用例に記載された「上面を覆うシリサイド層１４８が形成される」というプロセスが、素子の低抵抗化を図るために行われていることは、当業者であれば直ちに察知し得たことである。
　よって、当該「上面を覆うシリサイド層１４８が形成される」プロセスにおいて、素子の低抵抗化を図るための上記周知技術を勘案して、「シリサイド層１４８」を、「ポリシリコンゲート１２５」、及びその後のプロセスで「Ｎ＋ソース領域１４０」が形成される箇所の表面に形成すること、すなわち、引用発明において補正発明のように、「前記ゲート電極の表層部がシリサイド化されて第１シリサイド層が形成されており、　前記ソース領域の表面の領域がシリサイド化されて第２シリサイド層が形成され」るようにすることは、当業者であれば当然になし得たことである。
　
（４−３）そして、引用発明を製造するためのプロセスは、「上面を覆うシリサイド層１４８」の形成、「Ｎ＋ソース領域１４０」の形成、「Ｎ＋ソース領域１４０」を覆う「ＢＰＳＧ又はＰＳＧ」の「層１４５」の形成、「層１４５」の「コンタクト窓」の形成、「ソースコンタクト（Ｓ）１７０」の形成という順序で行われることが、引用例における上記（２）（２−１）ｃ．及びｄ．の記載から明らかであるから、「上面を覆うシリサイド層１４８が形成される」プロセスにおいて、「シリサイド層１４８」を、「ポリシリコンゲート１２５」、及びその後のプロセスで「Ｎ＋ソース領域１４０」が形成される箇所の表面に形成した場合においては、補正発明のように、「前記複数のコンタクト孔内において、前記第２シリサイド層に前記ソース電極が接しているとともに、前記第２シリサイド層のうち、前記ソース電極と接している領域以外の領域は前記絶縁膜に覆われており、該絶縁膜に覆われている領域の前記第２シリサイド層を通して前記複数のコンタクト孔間が導通している」構成となることは、自ずと明らかである。
　
（４−４）以上検討したとおりであるから、引用発明において、補正発明のように、「前記ゲート電極の表層部がシリサイド化されて第１シリサイド層が形成されており、　前記ソース領域の表面の領域がシリサイド化されて第２シリサイド層が形成されており、前記複数のコンタクト孔内において、前記第２シリサイド層に前記ソース電極が接しているとともに、前記第２シリサイド層のうち、前記ソース電極と接している領域以外の領域は前記絶縁膜に覆われており、該絶縁膜に覆われている領域の前記第２シリサイド層を通して前記複数のコンタクト孔間が導通している」構成とすることは当業者が容易になし得たことである。
　したがって、補正発明と引用発明との相違点は、周知技術を勘案することにより、当業者が容易になし得た範囲に含まれる程度のものであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　よって、補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　以上のとおり、本件補正は、補正後の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２４年５月１６日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜８に係る発明は、平成２３年１２月２６日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜８に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　一方、本願の出願前に外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である米国特許第５８４４２７７号明細書（引用例）には、上記第２．４．（２）に記載されたとおりの事項及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。