(57)【要約】細幅なチャネル形成の精度良い実現を目指し、真に実用的な二重ゲート型ＭＯＳＦＥＴを提供する。半導体基板上にあって、将来、第一チャネル端領域を形成すべき予定面積領域にイオンを注入してイオン注入損傷領域とする。イオン注入損傷領域の下に、当該イオン注入損傷領域をエッチングマスクとするウエットエッチングにより、実質的にチャネル領域となる細幅の柱状体を形成する。その後、柱状体の両側面にゲート絶縁膜を形成した後、当該両側面にチャネルを挟んで電子走行方向とは直交する方向から対向しながらそれぞれチャネルに臨む第一、第二ゲートを形成し、二重ゲート型ＭＯＳＦＥＴを得る。
2004021445.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板から起立した細幅な柱状体をチャネルとし、チャネルの両側面に対し、チャネル内電子走行方向とは直交する方向から互いにゲート絶縁膜を介して臨む一対のゲートを有し、この柱状体の上端側にドレイン、ソースのどちらか一方である第一チャネル端領域が、下端側にはドレイン、ソースの他方である第二チャネル端領域が設けられている縦型の二重ゲート型ＭＯＳ電界効果トランジスタであって；
上記細幅な柱状体の幅であって上記ゲート絶縁膜を介し上記一対のゲートにより挟まれたチャネルの厚みとなる寸法に対し、上記第一チャネル端領域の幅が大きくなっていること；
を特徴とする二重ゲート型ＭＯＳ電界効果トランジスタ。
【請求項２】
上記ゲート絶縁膜の厚みに対し、該ゲートと上記第二チャネル端領域の間の絶縁膜の厚み及び該ゲートと上記第一チャネル端領域の間の絶縁膜の厚みが厚くなっていること；
を特徴とする請求の範囲第１項記載の二重ゲート型ＭＯＳ電界効果トランジスタ。
【請求項３】
半導体基板から起立した細幅な柱状体をチャネルとし、チャネルの両側面に対し、チャネル内電子走行方向とは直交する方向から互いにゲート絶縁膜を介して臨む一対のゲートを有し、この柱状体の上端側にドレイン、ソースのどちらか一方である第一チャネル端領域が、下端側にはドレイン、ソースの他方である第二チャネル端領域が設けられている縦型の二重ゲート型ＭＯＳ電界効果トランジスタの作製方法であって；
半導体基板上にあって、将来、上記第一チャネル端領域とするべき予定面積領域にイオンを注入して、該予定面積領域をウエットエッチングに対するエッチング耐性の高いイオン注入損傷領域とする工程と；
該イオン注入損傷領域の下に、該イオン注入損傷領域をエッチングマスクとするウエットエッチングにより、実質的にチャネルとなる上記細幅の柱状体を形成する工程と；
その後、該柱状体の両側面にゲート絶縁膜を形成した後、該両側面に対し、該チャネルを挟んでチャネル内電子走行方向とは直交する方向から互いに対向しながら、それぞれ該チャネルに臨む第一、第二ゲートを形成する工程と；
を含んで成ることを特徴とする二重ゲート型ＭＯＳ電界効果トランジスタの作製方法。
【請求項４】
上記イオン注入損傷領域を形成するために注入されるイオンの導電型は基板導電型とは逆の導電型であり；
該イオン注入損傷領域は、素子完成後にも上記第一チャネル端領域として用いられること；
を特徴とする請求の範囲第３項記載の二重ゲート型ＭＯＳ電界効果トランジスタの作製方法。
【請求項５】
上記イオン注入損傷領域を形成するために注入されるイオンの導電型は基板導電型と同じ導電型であり；
該イオン注入損傷領域には上記柱状体の形成後、基板導電型とは逆導電型の不純物が導入されることにより、上記第一チャネル端領域とされること；
を特徴とする請求の範囲第３項記載の二重ゲート型ＭＯＳ電界効果トランジスタの作製方法。
【請求項６】
上記第二チャネル端領域は、上記柱状体の形成後に基板導電型とは逆導電型の不純物の導入により形成されるか、該柱状体の形成前に、上記予定面積領域への基板導電型とは逆導電型のイオン注入時に併せて同時に形成されること；
を特徴とする請求の範囲第３項記載の二重ゲート型ＭＯＳ電界効果トランジスタの作製方法。
【請求項７】
上記第二チャネル端領域は、上記柱状体の形成前に、上記予定面積領域への基板導電型とは逆導電型のイオン注入時に併せて同時に形成され；
もって該第二チャネル端領域も、上記第一チャネル端領域を形成すべき予定面積領域におけるイオン注入損傷領域と相まってエッチング耐性を持つイオン注入損傷領域として機能し、上記柱状体を上記ウエットエッチングにより形成する時のエッチングマスクとなること；
を特徴とする請求の範囲第３項記載の二重ゲート型ＭＯＳ電界効果トランジスタの作製方法。
【請求項８】
上記第二チャネル端領域となるべき領域は、上記柱状体の形成前に、基板導電型と同じ導電型のイオン注入によりウエットエッチングに対する耐性を持つイオン注入損傷領域として形成され；
もって該第二チャネル端領域となるべき領域も、上記第一チャネル端領域を形成すべき予定面積領域におけるイオン注入損傷領域と相まってエッチング耐性を持つイオン注入損傷領域として機能して、上記柱状体を上記ウエットエッチングにより形成する時にはエッチングマスクとなる一方で、該柱状体の形成後には、基板導電型とは逆導電型の不純物の導入により、上記第二チャネル端領域とされること；
を特徴とする請求の範囲第３項記載の二重ゲート型ＭＯＳ電界効果トランジスタの作製方法。
【請求項９】
上記第二チャネル端領域は、上記柱状体の形成後に基板導電型とは逆導電型の不純物の導入により形成されるか、該柱状体の形成前に、上記予定面積領域への基板導電型とは逆導電型のイオン注入時に併せて同時に形成され；
上記柱状体の形成後、上記ゲート絶縁膜の形成前に熱処理により該第二チャネル端領域の不純物活性化を行い、該第二チャネル端領域を少なくとも上記柱状体の下部に電気的に接触させた後；
相対的な低温プロセスによって高誘電率薄膜によるゲート絶縁膜を形成すること；
を特徴とする請求の範囲第３項記載の二重ゲート型ＭＯＳ電界効果トランジスタの作製方法。
【請求項１０】
半導体基板上にあって上記イオンを注入すべき上記予定面積領域は、該半導体基板上に形成されたポジレジストをパターニングした開口部分にその表面部分が露出するようにして面積を規定され；
該イオン注入の後、該ポジレジストを除去してからのウエットエッチングにより、上記イオン注入損傷領域とされた該予定面積領域の下に、上記柱状体を形成すること；
を特徴とする請求の範囲第３項記載の二重ゲート型ＭＯＳ電界効果トランジスタの作製方法。
【請求項１１】
半導体基板上にあって上記イオンを注入すべき上記予定面積領域は、ネガレジストを用いて該予定面積領域を露光した後の該半導体基板に対しての予めのドライエッチングあるいはウェットエッチングにより切り出された面積領域、または該半導体基板上に成膜した酸化膜をネガレジストを用いて該予定面積領域に相当する面積領域にパターニングし、ネガレジスト除去後の該予定面積領域上の残存酸化膜をマスクとしての予めのドライエッチングあるいはウェットエッチングにより切り出された面積領域であり；
該予定面積領域上に残存している該ネガレジストあるいは該酸化膜のマスクを除去してからの上記イオン注入により、該予定面積領域を上記イオン注入損傷領域とした後；
ウエットエッチングにより、上記イオン注入損傷領域とされた該予定面積領域の下に、上記柱状体を形成すること；
を特徴とする請求の範囲第３項記載の二重ゲート型ＭＯＳ電界効果トランジスタの作製方法。
【請求項１２】
上記半導体基板はシリコン基板であり；
上記イオン注入の濃度は、少なくとも１０１３／ｃｍ−２以上であること；
を特徴とする請求の範囲第３項記載の二重ゲート型ＭＯＳ電界効果トランジスタの作製方法。
【請求項１３】
上記半導体基板はシリコン基板であり；
上記イオン注入の濃度は、１０１４／ｃｍ−２以上であること；
を特徴とする請求の範囲第３項記載の二重ゲート型ＭＯＳ電界効果トランジスタの作製方法。
【発明の詳細な説明】
【技術分野】    本発明は、電子の走行するチャネルを当該電子走行方向とは直交する方向からそれぞれゲート絶縁膜を介し一対のゲートにより挟んで成る、いわゆる二重ゲート型ＭＯＳ電界効果トランジスタ（以下、ＭＯＳＦＥＴ：単に“素子”と記す場合もある）と、その作製方法に関する。
【背景技術】    このような二重ゲート型ＭＯＳＦＥＴは、通常の単一ゲート型ＭＯＳＦＥＴに比べて良好な電気的特性を示すことが理論計算により明らかになっており、そのため、これを現実の素子として実現するべく、従来からも大概すると二種の作製手法が提案されていた。各手法により結果として作製される素子は構造上からも大別できて、第９図（Ａ）に示すようないわゆるラテラル型（横型）素子と、第９図（Ｂ）に示すようないわゆるヴァーティカル型（縦型）の素子とになる。
前者のラテラル型素子は文献１：ＩＥＥＥ  Ｔｒａｎｓ．ＥＤ４７，３５４（２０００）に、後者のヴァーティカル型素子は文献２：ＶＬＳＩ  Ｓｙｍｐ．Ｔｅｃｈ．Ｄｉｇ．，２００１，ｐｐ．５５−５６に、それぞれ具体的な作製例を認めることができる。
第９図（Ａ）に示している横型の二重ゲート型ＭＯＳＦＥＴ２０は、基本的には構築基板としてＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板２１を用い、その酸化膜２２上にある表面シリコン（Ｓｉ）層２３の一部をチャネル２４とし、その横方向の両側部分に適当なる不純物を導入して、それぞれソース２５、ドレイン２６とする。チャネル２４上にはゲート絶縁膜２７を介して第一のゲートＧ１が臨み、対して、チャネルの反対側にあっては基板２１が第二のゲートＧ２を構成する。
ソース２５、ドレイン２６には、それぞれ表面絶縁膜層を貫通する適当なる引き出し電極Ｅｓ，Ｅｄが設けられ、第二ゲートＧ２には一般に基板裏面に単に付着形成される第二引き出し電極Ｅｇ２が、また、図示していないが第一ゲート電極Ｇ１にも適当なる引き出し電極が設けられる。
一方、第９図（Ｂ）に示す縦型素子３０では、基板３１上に細長く立ち上がる柱状体をドライエッチングにより形成してその高さ方向に沿う一部をチャネル３２とし、これを上下から挟むように適当なる不純物を導入したドレイン３３、ソース３４（一般に柱状体の上側をドレインとする）を設け、チャネル３２の電子走行方向に直交して対向する両側面をＳｉ薄膜によるゲート絶縁膜３５で覆って、それに接するように第一、第二のゲートＧ１，Ｇ２を設ける。本図では図示していないが、もちろん、各領城には適当に引き出し電極が備えられる。
しかし、このような従来素子では、単一ゲート型の素子に比し、特性的に顕かに優れるといった結果はまだ得られてはいない。少なくとも、理論的に予測される特性に比せば、まだまだ満足の行くものでは到底ない。そして、その理由は、主としてこれまでの作製法上の制約、問題に起因する。
まず、横型素子２０の既存の作製手法においては、チャネルを形成すべきシリコン薄膜は相当程度に薄膜化せねば二重ゲート型にしたことの本来の効果は損なわれてしまうが、この薄膜化自体に制約があり、種々の既存エッチング技術を駆使しても、望む程の薄膜化は達成できない実情にある。また、ドレイン、ソース領域も結局はこの薄膜化部分に作製されるが、その低抵抗化と薄膜化とは矛盾する関係にある。薄膜化すればする程、ドレイン、ソース領域の体積は減少し、高抵抗になってしまって、素子特性に悪影響を与える。これは構造原理に起因する欠点とも言える。
さらに、チャネルに望む下部ゲート絶縁膜はそもそもＳＯＩ基板により提供されているので、これ自体を制御性良く薄膜化することが困難である。また、上下ゲート絶縁膜の厚さのムラを高精度に解消するのも実は難しい。これがひいては、上部ゲート長、下部ゲート長を同じにするのを困難にもしている。結局、この横型素子は、単に作製方法上の問題というよりも、構造的制約による問題が多いと言える。
これに対し、縦型素子３０は構造原理的には制約が少ない。しかし、既存の作製方法には問題が多すぎる。まず、柱状体を作るのにドライエッチングを用いるが、その幅、すなわちチャネルの厚みは結局、当該エッチング制度により決まるため、必ずしも高精度に、かつ極く細い柱状体幅には形成できない。また、このように細い幅の柱状体の上部部分が一般にそのままドレイン３３となるため、やはり体積が足りず、横型素子と同じ理由で、細幅にする程、高抵抗になってしまう。何より、ドライエッチングにより結局はチャネルが切り出される格好となるため、当該チャネルにエッチング損傷を招いてしまいがちで、素子特性を損なう結果となる。
もっとも、別な観点から、ゲート絶縁膜に高誘電率絶縁膜を用いることで、上記した欠点を少しでも解消しようとする試みがある。しかし、そもそも高誘電率絶縁膜の開発自体に未だ芳しくないものがあり、炭素化合物の残留問題、成膜時あるいは成膜後の高温処理（注入不純物の活性化に必要）による低誘電率ＳｉＯ２層の形成および多結晶化によるリーク電流増大等の問題が発生していて、依然、満足の行く成膜法は確立されていない。換言すれば、こうした絶縁膜成長を低温成長で行い、その後も低温プロセスのまま素子完成に至り得るような二重ゲート型ＭＯＳＦＥＴの開発に成功してはいない。
さらに、構造的にだけ見ても、縦型素子において細幅柱状体の上部をそのままドレイン領域とする構造から脱却できていないため、低抵抗素子は提供できていない。
本発明はこのような観点からなされたもので、高性能な二重ゲート型ＭＯＳ電界効果トランジスタと、それを提供できる作製手法を提案せんとするものである。なお、本書では便宜上、チャネルの各端に備えられ、当該チャネルに電気的に接続するソース、ドレインのどちらか一方を第一チャネル端領域、他方を第二チャネル端領域と呼ぶ。一般には基板側にソースを設け、起立したチャネルの上部にドレインを設けるが、原理的にはＭＯＳＦＥＴ構造ではどちらをソースにしてもドレインにしても良いからである。
【発明の開示】
本発明は上記目的を達成するため、半導体基板から起立した細幅柱状体をチャネルとし、チャネルの両側面にチャネル内電子走行方向とは直交する方向から互いにゲート絶縁膜を介して臨む一対のゲートを有し、この細幅柱状体の上端側にドレイン、ソースのどちらか一方である第一チャネル端領域が、下端側にはドレイン、ソースの他方である第二チャネル端領域が設けられている縦型の二重ゲート型ＭＯＳ電界効果トランジスタであって、上記の細幅柱状体の幅であってゲート絶縁膜を介し一対のゲートにより挟まれたチャネルの厚みとなる寸法に対し、第一チャネル端領域の幅が大きくなっていることを特徴とする二重ゲート型ＭＯＳ電界効果トランジスタを提案する。
また、そのような構造の二重ゲート型ＭＯＳ電界効果トランジスタにおいて、ゲート絶縁膜の厚みに対し、ゲートと第二チャネル端領域の間の絶縁膜の厚み及びゲートと第一チャネル端領域の間の絶縁膜の厚みが厚くなっていることを特徴とする二重ゲート型ＭＯＳ電界効果トランジスタも提案する。
本発明はさらに、製造方法上の工夫からも上記目的を達成するために、半導体基板から起立した細幅柱状体をチャネルとし、チャネルの両側面にチャネル内電子走行方向とは直交する方向から互いにゲート絶縁膜を介して臨む一対のゲートを有し、この細幅柱状体の上端側にドレイン、ソースのどちらか一方である第一チャネル端領域が、下端側にはドレイン、ソースの他方である第二チャネル端領域が設けられている縦型の二重ゲート型ＭＯＳ電界効果トランジスタの作製方法として、その主要工程部分に、半導体基板上にあって、将来、第一チャネル端領域を形成すべき予定面積領域にイオンを注入してウエットエッチング耐性の高いイオン注入損傷領域とする工程と、このイオン注入損傷領域の下に、当該イオン注入損傷領域をエッチングマスクとするウエットエッチングにより、実質的にチャネルとなる細幅の柱状体を形成する工程と、その後、柱状体の両側面にゲート絶縁膜を形成した後、当該両側面に対し、チャネルを挟んで電子走行方向とは直交する方向から互いに対向しながら、それぞれチャネルに臨む第一、第二ゲートを形成する工程と、を含んで成ることを特徴とする二重ゲート型ＭＯＳ電界効果トランジスタの作製方法を提案する。
上記の製造方法に関する基本的な構成要件を満足した上では、種々の改変ないしは下位構成をも提案でき、例えばまず、イオン注入損傷領域を形成するために注入されるイオンの導電型は基板導電型とは逆の導電型であり、イオン注入損傷領域は素子完成後においても実質的にほぼそのまま第一チャネル端領域として用いられる構成も提案できる。
逆に、イオン注入損傷領域を形成するために注入されるイオンの導電型は基板導電型と同じ導電型であり、イオン注入損傷領域には柱状体の形成後、基板導電型とは逆導電型の不純物が導入されることにより、第一チャネル端領域とされても良い。
一方、第二チャネル端領域は、柱状体の形成後に基板導電型とは逆導電型の不純物の導入により形成されるか、柱状体の形成前に、上記した予定面積領域への基板導電型とは逆導電型のイオン注入時に併せて同時に形成されても良い。そして、柱状体の形成前に、予定面積領域への基板導電型とは逆導電型のイオン注入により同時に形成される場合には、この第二チャネル端領域も、第一チャネル端領域を形成すべき予定面積領域におけるイオン注入損傷領域と相まって、同様にウエットエッチング耐性の高いイオン注入損傷領域として機能させ、柱状体のウエットエッチングによる形成時のエッチングマスクとすることができる。
これに対し、第二チャネル端領域となるべき領域には、柱状体の形成前に、基板導電型と同じ導電型のイオン注入をなし、これをウエットエッチングに対する耐性を持つイオン注入損傷領域とすることもできる。この場合には、第二チャネル端領域となるべき領域も、第一チャネル端領域を形成すべき予定面積領域におけるイオン注入損傷領域と相まって、柱状体のウエットエッチングによる形成時に耐性の高いエッチングマスクとして機能させた後には、これに基板導電型とは逆導電型の不純物を導入し、最終的に第二チャネル端領域とする。
また、第二チャネル端領域については、柱状体の形成後に基板導電型とは逆導電型の不純物の導入により形成されるか、柱状体の形成前に、上記した予定面積領域への基板導電型とは逆導電型のイオン注入時に併せて同時に形成されている場合には、柱状体の形成後のゲート絶縁膜の形成前に、相対的な高温で良い熱処理により、当該第二チャネル端領域の不純物活性化を行い、第二チャネル端領域を少なくとも柱状体の下部に電気的に接触させた後に、相対的な低温プロセスによって高誘電率薄膜によるゲート絶縁膜を形成することができる。
さらに、そもそも最終的には第一チャネル端領域となるべき予定面積領域の確定については、ポジレジストを用いる場合とネガレジストを用いる場合があり、いずれによるかにより、本発明各請求項に記載の発明を適当に組み合わせることができる。すなわち、半導体基板上にあってイオンを注入すべき予定面積領域は、半導体基板上に形成されたポジレジストをパターニングした開口部分にその表面部分が露出するようにして面積を規定されたものであって、イオン注入の後、ポジレジストを除去してからのウエットエッチングにより、イオン注入損傷領域とされた予定面積領域の下に、上記柱状体を形成するというのが一つの手法である。そうではなくて、当該予定面積領域は、ネガレジストを用いて予定面積領域を露光した後の半導体基板に対しての予めのドライエッチングまたはウエットエッチングにより切り出された面積領域であるか、半導体基板上に成膜した酸化膜をネガレジストを用いて予定面積領域に相当する面積領域にパターニングし、ネガレジスト除去後の残存酸化膜をマスクとしての予めのドライエッチングまたはウェットエッチングにより切り出された面積領域であって、当該予定面積領域上に残存しているネガレジストあるいは酸化膜のマスクを除去してからのイオン注入により予定面積領域をイオン注入損傷領域とした後、ウエットエッチングによってイオン注入損傷領域とされた予定面積領域の下に柱状体を形成するようにしても良い。
なお、イオン注入損傷領域を形成するイオン注入の濃度は、一般的なシリコン基板の場合、少なくとも１０１３／ｃｍ−２以上、望ましくは１０１４／ｃｍ−２以上の注入濃度とすると良い。もちろん、他の半導体基板の場合にも、この値が望ましいことが殆どであるし、そうでなくとも、少なくともイオン注入損傷領域がその後の半導体基板ウエットエッチング時に十分なエッチング耐性を呈する濃度は実験的に決定できる。
【図面の簡単な説明】    第１図（Ａ）は、本発明による二重ゲート型ＭＯＳ電界効果トランジスタの作製方法の第一例において特徴的な工程である、イオン注入をなす工程の説明図である。
第１図（Ｂ）は、第１図（Ａ）の後に採られる工程の説明図である。
第１図（Ｃ）は、本発明による二重ゲート型ＭＯＳ電界効果トランジスタの作製方法の第二例においての特徴的工程であるイオン注入工程の説明図である。
第１図（Ｄ）は、第１図（Ｃ）の後に採られる工程の説明図である。
第１図（Ｅ）は、第１図（Ａ），（Ｂ）あるいは第１図（Ｃ），（Ｄ）の工程を経て作製された本発明二重ゲート型ＭＯＳ電界効果トランジスタの一例の概略構成図である。
第２図（Ａ）は、より具体的な本発明方法の実施形態における第１図（Ａ）に示された工程に相当する工程の説明図である。
第２図（Ｂ）は第２図（Ａ）の工程に引き続く工程の説明図である。
第２図（Ｃ）は、第２図（Ｂ）に引き続く工程であって、細幅な柱状体を切り出す工程の説明図である。
第２図（Ｄ）は、第二チャネル端領域を形成するためにイオン注入を行う工程の説明図である。
第２図（Ｅ）は、ゲート絶縁膜を含む酸化膜を形成する工程の説明図である。
第２図（Ｆ）は、電極材料を堆積させる工程の説明図である。
第２図（Ｇ）は、一対のゲートを形成する工程の説明図である。
第２図（Ｈ）は、本発明の一実施形態として作製された二重ゲート型ＭＯＳ電界効果トランジスタの概略構成図である。
第３図（Ａ）は、より具体的な本発明方法の他の実施形態において第一チャネル端領域となるべき領域をパターニングする工程の説明図である。
第３図（Ｂ）は第３図（Ａ）の工程に引き続く工程で、第１図（Ｃ）に示された工程に相当する工程の説明図である。
第３図（Ｃ）は、細幅な柱状体を自己整合的に形成する工程の説明図である。
第３図（Ｄ）は、ゲート絶縁膜を堆積する工程の説明図である。
第３図（Ｅ）は、電極材料を堆積させる工程の説明図である。
第３図（Ｆ）は、一対のゲートを形成する工程の説明図である。
第３図（Ｇ）は、本発明の第二実施形態として作製された二重ゲート型ＭＯＳ電界効果トランジスタの概略構成図である。
第４図（Ａ）は、本発明方法のさらに他の実施形態において第一チャネル端領域となるべき領域をパターニングする工程の説明図である。
第４図（Ｂ）は第４図（Ａ）の工程に引き続く工程で、第１図（Ｃ）に示された工程に相当する工程の説明図である。
第４図（Ｃ）は、細幅な柱状体を自己整合的に形成する工程の説明図である。
第４図（Ｄ）は、熱処理により半導体基板表面上の一対の第二チャネル端領域を互いに近接させる工程の説明図である。
第４図（Ｅ）は、高誘電率薄膜をゲート絶縁膜として堆積する工程の説明図である。
第４図（Ｆ）は、電極材料を堆積させる工程の説明図である。
第４図（Ｇ）は、一対のゲートを形成する工程の説明図である。
第４図（Ｈ）は、本発明の第三実施形態として作製された二重ゲート型ＭＯＳ電界効果トランジスタの概略構成図である。
第５図は、半導体基板へのイオン注入量とＴＭＡＨ溶液中における半導体基板のエッチ速度の具体的な関係例を示す図面である。
第６図（Ａ）は、本発明に従う具体的作製例において、第３図（Ｂ）の工程を経た後における電子顕微鏡写真で代用する本発明素子の構造図である。
第６図（Ｂ）は、第６図（Ａ）の工程の後、細幅な柱状体が切り出された模様を示す、電子顕微鏡写真で代用する本発明素子の構造図である。
第７図は、本発明に従い実際に作製された本発明二重ゲート型ＭＯＳ電界効果トランジスタの一例の、電子顕微鏡写真で代用する断面構造図である。
第８図は本発明に従い作製された素子に基づき得られた、閾値電圧及びサブスレッショルド係数に関する特性図である。
第９図（Ａ）は、従来の横型二重ゲート型ＭＯＳ電界効果トランジスタの概略構成図である。
第９図（Ｂ）は、従来の縦型二重ゲート型ＭＯＳ電界効果トランジスタの概略構成図である。
【発明を実施するための最良の形態】    本発明を添付の図面に従ってより詳細に説明する。
第１図には、後にそれぞれについてより詳しい実施形態を上げて説明するが、大概して二つの異なる手順により、最終的には第１図（Ｅ）に示す縦型の二重ゲート型ＭＯＳＦＥＴ１０を得る本発明手法の概念が示されている。一つは第１図（Ａ），（Ｂ）に示す手順で、もう一つは第１図（Ｃ），（Ｄ）に即する手順である。
第１図（Ｅ）に示されている通り、作製される素子は、半導体基板１１から起立した細幅な柱状体１３をチャネルとし、チャネルの両側面に対し、チャネル内電子走行方向とは直交する方向から互いにゲート絶縁膜を介して臨む一対のゲートＧ１，Ｇ２を有し、この柱状体１３の上端側に、ドレイン、ソースのどちらか一方である第一チャネル端領域１２が、下端側にドレイン、ソースの他方である第二チャネル端領域１４が設けられている構造である。そして、望ましいことに、細幅柱状体１３の幅ｔ１３（すなわちチャネルの厚み）の寸法に対し、当該細幅柱状体１３の上端に形成される第一チャネル端領域１２の幅ｔ１２が大きくなっている（ｔ１３＜ｔ１２））素子である。このような構造の素子は従来、認めることができない。
なお、この第１図（Ｅ）においては、図面を簡明にする意味から、ゲート絶縁膜はあえて図示せず、空間ないし空隙として示してある。
しかるに、まず第１図（Ａ），（Ｂ）に即する作成方法においては、当初、第１図（Ａ）に示すように、ポジレジストＲｐのパターニングにより、将来、第一チャネル端領域を形成すべき予定面積領域の面積領域を確定し、そこにイオンを注入してウエットエッチングに対するエッチング耐性の高いイオン注入損傷領域１２とする。その後、ポジレジストＲｐを除去してから、第１図（Ｂ）に示すように、このイオン注入損傷領域１２をウエットエッチングマスクとしてウエットエッチングを行い、図中に矢印で示すように、縦方向のエッチングと横方向のエッチングにより、イオン注入損傷領域１２の下に、実質的に将来、チャネル領域となる細幅の柱状体１３を形成する。この後は後述の第２図の実施形態の説明に詳しくは譲るが、ゲート絶縁膜、ゲート、第二チャネル端領域を形成して、第１図（Ｅ）に示す素子構造１０を得る。
対して第１図（Ｃ），（Ｄ）に即する場合には、本図には示していないが、ネガレジストを用いている。つまり、将来、第一チャネル端領域となるべき予定面積領域１２は、ネガレジストを用いて予定面積領域を露光した後の半導体基板に対しての予めのドライエッチングまたはウエットエッチングにより切り出された面積領域であるか、あるいは半導体基板上に成膜した酸化膜（図示せず）をネガレジストを用いて予定面積領域に相当する面積領域にパターニングし、ネガレジスト除去後の残存酸化膜をマスクとしての予めのドライエッチングまたはウェットエッチングにより切り出された面積領域であって、この予定面積領域１２上に残存したネガレジストまたは酸化膜のマスクを除去してから、第１図（Ｃ）に示すようなイオン注入により予定面積領域をイオン注入損傷領域１２とし、その後、第１図（Ｄ）に示すようにウエットエッチングを行うことで、イオン注入損傷領域１２とされた予定面積領域の下に、柱状体１３を形成する。この場合には、予定面積領域へのイオン注入時には、将来、第二チャネル端領域１４となるべき領域にも同様にイオン注入が行われてイオン注入損傷領域とされ、ウエットエッチング耐性の高い領域となって、柱状体１３のウエットエッチング時の効果的なマスクとなる。
この後は、後に第３，４図に即する実施形態に詳しい説明を譲るが、原則としては公知既存の手法によって良い手法で、ゲート絶縁膜及びゲートＧ１，Ｇ２を形成し、第１図（Ｅ）に示される最終目的素子構造１０を得る。
第２図には、本発明のより具体的で個別的な実施形態の第一例が示されている。まず、第２図（Ａ）に示すように、半導体基板（代表的にはシリコン基板）１１上にポジレジストＲｐを塗布した後、将来、ドレインまたはソースの一方となる第一チャネル端領域１２を形成すべき予定面積領域の表面部分を窓状にパターニングして開口させる。逆に言えばポジレジストＲｐの開口部分にて予定面積領域の面積が規定される。この状態で、基板導電型とは望ましくは反対の導電型の不純物のイオン種Ｄｉを注入し、ある程度の深さに亘りイオン注入損傷領域１２を形成する。このイオン注入損傷領域１２が、用いられたイオン種の導電型が上記のように基板導電型とは逆の場合、実質的には略々そのまま、最終的に形成される第一チャネル端領域１２となり、一般にはこちらがドレインとなる。
当該イオン注入による不純物注入量は、形成されるイオン注入損傷領域１２が次の半導体基板ウエットエッチング工程で望ましくは殆どエッチングされない高いエッチング耐性を示す程度以上にするが、これについては後述する。
イオン注入を終えたならば、第２図（Ｂ）に示すようにレジストＲｐを剥離し、次いでヒドラジンまたはＴＭＡＨ溶液に浸漬し、ウエットエッチングを施す。これにより、第２図（Ｃ）に矢印を併記して示すように、イオン注入により損傷していない非損傷領域がエッチングされ、半導体基板１１はイオン注入損傷領域１２を残して厚みが削られて行き、同時に横方向エッチングにより、イオン注入損傷領域１２の下の部分も削られて、結果として当該イオン注入損傷領域１２の下には細幅の柱状体１３が自己整合的に形成される。このウエットエッチング自体は公知手法に従って良く、面方位等も横方向エッチングを伴うように選択するが、こうしたウエットエッチング法では当初のイオン注入損傷領域１２の面積寸法を適当に設定することで、結果として当該イオン注入損傷領域１２の下に形成される柱状体１３の幅を望ましくは既存の二重ゲート型素子のそれよりも狭い、１０ｎｍからそれ以下にも制御できる。しかも、実質的に将来チャネルとなる重要な領域である当該柱状体１３に、ドライエッチングによった場合に認められ易い損傷を伴わない。
基板と反対導電型のイオン種を注入するのは、上記のように最終的にイオン注入損傷領域１２を第一チャネル端領域（一般にはドレイン）１２としてほぼそのまま利用するのが便利なためであって、ｎチャネルＭＯＳＦＥＴを構築する場合にはｐ型基板１１に対しイオン種としてＰ、Ａｓ、Ｓｂ等のｎ型不純物イオンを選べば良く、ｐチャネルＭＯＳＦＥＴを構築するためにｎ型基板１１を選んだならば、イオン種としてＢ、ＢＦ２等のｐ型不純物イオンを選択すれば良い。また、イオン注入の濃度ないし照射量については、上記のウエットエッチング溶液に代表されるものの他、シリコンを溶解する種々の溶液に対し、少なくとも１０１３／ｃｍ−２以上の注入濃度とすれば、殆どエッチングされない程のエッチング耐性を示すことが分かっているので、この濃度以上とする。他の半導体基板であっても、その溶解に用いるエッチング溶液に対し、高いエッチング耐性を呈する値にイオン注入量を制御すること自体は容易にできる。
ちなみに、具体例を挙げるならば、第５図の半導体基板へのイオン注入量とＴＭＡＨ溶液中における当該半導体基板のエッチ速度の関係図に示されるように、Ａｓイオン注入量が１０１３／ｃｍ−２を越えた辺りからエッチング速度に急激な低下が認められており、つまりはそのような濃度の注入量受けた半導体基板部分はＴＭＡＨ溶液に対して十分なエッチング耐性を示すことが分る。もちろん、これはイオン注入損傷領域１２についてもそのまま当てはまる事実である。もっとも、このようにして、このイオン注入損傷領域１２を最終的にそのまま第一チャネル端領域１２として用いる場合に注入濃度（照射量）の下限は上記の程度以上とすると決まったにしても、上限については他の制約要因がない限り、高い程良いと言える。なぜなら、それにより、当該第一チャネル端領域１２をより低抵抗にし得るからである。これは従来には認められない、付帯的であるが大きな効果である。少なくとも上記下限の一桁上の、１０１４／ｃｍ−２以上の注入濃度とすれば、既存のＭＯＳＦＥＴにおけるドレイン、ソースと同程度の不純物濃度となり、相当程度、満足して使用可能な範囲に入り、それ以上に高ければ、より望ましい低抵抗化が図れる。こうしたことは、後述する他の実施形態についても当て嵌る。さらに加えて、十分に太幅な寸法ｔ１２の、つまりは体積の大きな第一チャネル端領域１２を作り得ることもまた、低抵抗化に大いに寄与してくる。
柱状体１３の形成を終えたならば、第２図（Ｄ）に示すように、専ら第二チャネル端領域形成のために、基板導電型とは逆導電型の不純物Ｆｉの注入を行う。これにより、上から見てイオン注入損傷領域１２の両側に位置する基板表面領域に将来、第二チャネル端領域（一般にはソース）となる領域１４が形成されるので、これに続き、第２図（Ｅ）に示すように、公知既存の適当なる手法により、柱状体１３の側面を覆い、将来、ゲート絶縁膜１５となる部分を含む絶縁膜を成長させる。この際に一般に伴う熱処理により、ないしは意図的な熱処理により、上から見て第一チャネル端領域１２であるイオン注入損傷領域１２の両側に独立して存在していた一対の第二チャネル端領域１４内の注入不純物を活性化して横方向拡散を起こさせ、互いに相寄って接触するか、接触しないまでも、少なくとも実施的にチャネル１３となる柱状体１３の下端部分にまでは延びてそれに電気的に導通し得る状態となるようにする。
その後、第２図（Ｆ）に示すように、全面に適当なる公知既存材料で良いゲート電極材料（高濃度ポリシリコン、金属等）を堆積させ、ここではドライエッチングを用いて第２図（Ｇ）に示すように自己整合的に一対のゲートＧ１，Ｇ２を切り出せば、実質的に本発明による縦型の二重ゲート型ＭＯＳＦＥＴ１０の主要構造部分が完成する。その後は、必要に応じ公知既存の手法に従い、第２図（Ｈ）に示すように、第一チャネル端領域１２としての一般にドレインに対しドレイン電極Ｅｄを、また第二チャネ端領域１４としてのソースに対しソース電極Ｅｓを設け、全体を保護絶縁膜１６で覆う等して良い。もちろん、第一、第二ゲートＧ１，Ｇ２に対しても引き出し電極を付す。
なお、上記の工程において注入イオン種Ｄｉに基板１１とは異なる導電型の不純物を選んでいるが、これは第一チャネル端領域１２をわざわさ形成する必要をなくすためであって、エッチング耐性を高めたり自己整合的に制御性良く細幅な柱状体１３を形成する目的のためだけならば、基板１１と同一導電型の不純物を選択しても構わない。柱状体形成後に別途にドレイン、ソースを形成するための逆導電型不純物導入工程が一つ増えるだけであって、本発明の基本的な目的を達成する上では何ら問題ない。もっとも、ここに図示した工程では、第２図（Ｄ）において一般にソース領域となる第二チャネル端領域１４を形成させるのに逆導電型不純物Ｆｉの導入を図っているので、その意味からは、当該注入時の濃度を増す等すれば、最初に第一チャネル端領域となるべき領域１２に注入されるイオン種の導電型は基板と同一導電型としても、特に工程数が増えるわけではない。
第３図には、本発明を実現する、また別な工程例が示されている。半導体基板１１上にネガレジストを塗布して、将来、第一チャネル端領域となるべき面積領域の表面相当部分を露光してパターニングし、第３図（Ａ）に示すように、当該残存ネガレジスト領域Ｒｎをマスクとしてドライエッチングするか、ウエットエッチングする。このときにドライエッチングを採用したにしても、やはりそれは所定面積領域を予め切り出すためのものであって、素子としての重要な構成部分であるチャネル領域を切り出して確定するものではないため、最終的に作製される素子の特性を損なうことはなく、むしろウエットエッチングに比べ、第一チャネル端領域１２の表面形状の寸法精度（矩形の辺部分の直線形状性）をより高くする効果がある。さらに、残存ネガレジストＲｎを用いるのに代え、半導体基板上に成膜した酸化膜をネガレジストを用いて予定面積領域に相当する面積領域にパターニングし、ネガレジスト除去後の残存酸化膜をマスクとしての予めのドライエッチングまたはウェットエッチングにより、第一チャネル端領域となるべき面積領域を切り出しても良い。この場合、図中で符号Ｒｎの付された部分を上記の残存酸化膜マスクと見ればよい。
レジスト（または残存酸化膜）を剥離した後、第３図（Ｂ）に示すように、これもドレイン、ソースの同時形成ということでは望ましくは基板１１と逆導電型のイオン種Ｄｉを照射し、柱状体上部にイオン注入損傷領域としての第一チャネル端領域１２を、また、その両側における半導体基板表面上には将来、第二チャネル端領域１４となるべきイオン注入損傷領域１４を形成する。
その後、これらイオン注入損傷領域１２，１４をエッチング耐性の高いマスクとして利用し、既述したような適当なる溶液にてウエットエッチングすることで、第３図（Ｃ）に矢印を付して示すように横方向エッチングのみが進行し、第一チャネル端領域１２の下に制御性良く極めて細幅の柱状体１３を自己整合的に、しかもエッチング損傷もなく形成できる。
次に、第３図（Ｄ）に示すように、熱処理を伴う全面への絶縁膜成長工程により、柱状体１３の両側を覆い、将来、ゲート絶縁膜１５となる部分を含む絶縁膜を堆積させるが、同時にこの過程で、第二チャネル端領域１４に導入した不純物の活性化も行い、第二チャネル端領域１４を少なくとも柱状体１３の付け根に電気的に接触させる。
次いで第３図（Ｅ）に示すように、全面にゲート電極材料を形成した後、ここではドライエッチングによって良い公知エッチング手法により、第３図（Ｆ）に示すように、柱状体１３の両側面にゲート絶縁膜１５をそれぞれ挟んで臨む格好で一対のゲートＧ１，Ｇ２を自己整合的に形成し、素子主要部構造を完成させる。
その後は先と同様、必要に応じ公知既存の手法に従い、第３図（Ｇ）に示すように第一チャネル端領域１２としての一般にドレイン１２に対しドレイン電極Ｅｄを、また第二チャネル端領域１４としてのソース１４に対しソース電極Ｅｓを設け、全体を保護絶縁膜１６で覆う等し、第一、第二ゲートＧ１，Ｇ２に対しても図示していないが適当なる引き出し電極を付す。
第６図には具体的一例として、第３図の工程に従った場合の特定工程における電子顕微鏡写真を示している。第６図（Ａ）は第３図（Ｂ）の工程を経た後の結果に相当し、第一チャネル端領域１２（仮想線で囲って示す部分１２）となるべき面積領域を切り出してイオン注入を終えた工程では、当該第一チャネル端領域１２の幅に相当する柱状体が切り出されている。半導体基板側の仮想線で囲った部分１４が、やはりイオン注入され、将来第二チャネル端領域１４となる部分である。第６図（Ｂ）は第３図（Ｃ）の工程を経た結果に相当し、柱状体の幅が削られ、第１図（Ｅ）に示したと同様、相対的に太幅な寸法ｔ１２の第一チャネル端領域１２の下に、寸法ｔ１３の相対的に細幅な柱状体１３が確かに形成されている。換言すれば、チャネル１３の厚み（チャネル長及びチャネル幅の双方に対して直交する方向の寸法）は低減しても、第一チャネル端領域１２の体積を大きく減じさせることがなく、素子の低抵抗化に大いに寄与し得る構造となっている。
第７図には、第３図の全工程を全うした具体的完成素子例の電子顕微鏡写真が示されており、付されている符号はこれまで各図において用いてきたと同様で、対応する符号は対応する構成要素を示している。チャネル厚みに対応する細幅柱状体１３の幅は十分細くできているにも拘らず、十分に大きな第一チャネル端領域１２が形成されている。そして、さらに望ましいことには、一対のゲートＧ１，Ｇ２のそれぞれと細幅柱状体１３（チャネル）との間のゲート絶縁膜（酸化膜）１５，１５の厚みに対して、第二チャネル端領域１４と各ゲートＧ１，Ｇ２との間の絶縁膜（酸化膜）部分１８の厚みは厚くなっており、また、各第一チャネル端領域１２と各ゲートＧ１，Ｇ２との間の絶縁膜（酸化膜）部分１８の厚みも厚くなっている。これは酸化成長速度がイオン注入による損傷で増強された結果であるが、このような構造になっていると、各ゲートＧ１，Ｇ２に対しての第二チャネル端領域１４、第一チャネル端領域１２の各離間距離が稼げることで、ゲートと各チャネル端領域間のオーバラップ容量を低減でき、素子の高速動作化に有効となる。
このように、本発明に従い作製された素子において、その特性を取ったものが第８図に示されている。これは縦型二重ゲートＭＯＳＦＥＴの重要なデバイス・パラメータの一つとしての、飽和モード、線形モードのそれぞれにおける閾値電圧とサブスレッショルド係数が第１図（Ｅ），第６図（Ｂ）に示した柱状体幅ｔ１３（チャネル厚）にどう依存しているかを示すもので、柱状体幅ｔ１３が細幅化するに伴い、短チャネル効果が抑制されて、閾値電圧もサブスレッショルド係数も共に理想値に近づいてくることを示しており、実験結果と計算結果も良い一致を示している。
第４図には本発明のさらに別な実施形態が示されている。半導体基板１１上にネガレジストを塗布して露光し、将来、第一チャネル端領域となるべき予定面積領域の表面上を覆うようにパターニングし、第４図（Ａ）に示すように、当該残存ネガレジスト領域Ｒｎをマスクとしてドライエッチングまたはウエットエッチングする。ドライエッチングを用いたにしても、それは先の第３図に即して述べたと同様、予定面積領域１２を切り出すためであり、素子としての重要な構成部分であるチャネル領域を切り出すものではないので、最終的に作製される素子の特性を損なうことはなく、第３図に即し既述した所と同様の効果がある。また、同じく第３図に即して述べたように、残存ネガレジストＲｎを用いるのに代えて、半導体基板上に成膜した酸化膜をネガレジストを用いて予定面積領域に相当する面積領域にパターニングし、ネガレジスト除去後の残存酸化膜をマスクとしての予めのドライエッチングまたはウェットエッチングにより、第一チャネル端領域となるべき面積領域１２を切り出しても良い。この場合、図中で符号Ｒｎの付された部分が残存酸化膜マスクとなる。
レジスト（または残存酸化膜）を剥離した後、第４図（Ｂ）に示すように、これもドレイン、ソースの同時形成ということでは望ましくは基板１１と逆導電型のイオン種を照射し、柱状体上部にイオン注入損傷領域としての第一チャネル端領域１２を、また、その両側における半導体基板表面上には将来、第二チャネル端領域１４となるべきイオン注入損傷領域１４を形成する。
その後、これらイオン注入損傷領域１２，１４をエッチング耐性の高いマスクとして利用し、既述したような適当なる溶液にてウエットエッチングすることで、第４図（Ｃ）に矢印を付して示すように横方向エッチングのみが進行し、第一チャネル端領域１２の下に制御性良く極めて細幅の柱状体１３を自己整合的に、しかもエッチング損傷もなく形成できる。
次に、第３図に即して説明した工程と異なる工程として、相対的な高温で良い熱処理等により、注入不純物の活性化を行い、第４図（Ｄ）に示すように、柱状体１３の両側における半導体表面上の第二チャネル端領域１４，１４を互いに接近させ、相接しさせるか、少なくとも柱状体１３の下部に電気的に接触させる。
こうなれば、もう高温熱処理は不要となるので、望ましいことに、相対的な低温プロセスにより、第４図（Ｅ）に示すように、高誘電率絶縁膜によるゲート絶縁膜１５の形成のため、当該高誘電率膜を全面に成長、堆積させることができる。
つまり、ゲート絶縁膜１５は極めて薄い薄膜であっても良いことになり、素子特性は大いに向上する。このようにした後は、第３図に即して説明した工程例と同様に、第４図（Ｆ）に示すように全面にゲート電極材料を形成した後、ここではドライエッチングによって良い公知エッチング手法により、第４図（Ｇ）に示すように、柱状体１３の両側面にゲート絶縁膜１５をそれぞれ挟んだ格好で一対のゲートＧ１，Ｇ２を自己整合的に形成し、素子主要部構造を完成させる。
この手法は、先の第２図に即して説明した実施形態でも必要に応じ採用できる。第２図（Ｄ）の工程において次のゲート絶縁膜作製工程に移る前に予め相対的な高温による熱処理での不純物活性化を行ってしまえば、その後は低温プロセスで通すことができ、作製すべきゲート絶縁膜１５には同じく高誘電率薄膜を用いることができる。
第４図示の本実施形態に戻り、一対のゲートＧ１，Ｇ２を形成した後は、やはり必要に応じ、公知既存の手法に従い、第４図（Ｈ）に示すように、第一チャネル端領域１２としての一般にドレイン１２に対しドレイン電極Ｅｄを、また第二チャネル端領域１４としてのソース１４に対しソース電極Ｅｓを設け、全体を保護絶縁膜１６で覆う等し、また、図示していないが第一、第二ゲートＧ１，Ｇ２に対しても適当なる引き出し電極を付す。
なお、先にも少し触れたが、いずれの作成工程例においても、ソース、ドレインの別途な形成工程、すなわち、不純物導入工程を増やして良いということであれば、イオン注入損傷領域を形成するためのイオン種の導電型は基板１１のそれと同一であっても良い。
第２図に即しての実施形態については既に述べたが、第３図、図４に即して述べた実施形態においても、例えば、第３図（Ｂ）の工程で第二チャネル端領域に相当する領域に打ち込まれるイオン種の導電型は基板導電型と同一であっても、やはりその後の柱状体形成時のイオン損傷効果によるウエットエッチングマスクとして機能し、その後、基板導電型とは逆導電型の不純物注入により、第二チャネル端領域１４を形成することができる。第４図の工程（Ｂ）においても同様であり、ウエットエッチングマスクとして機能させた後、適宜の工程において基板導電型とは逆導電型の不純物導入により、第二チャネル端領域１４とすることができる。
なお、半導体基板１１に対して起立する関係の柱状体１３は、完全な垂直性を保っていない場合にも、本発明に含まれる。意図的に傾ける場合、非意図的に傾いてしまう場合も含む。
【産業上の利用可能性】    本発明によると、従来の二重ゲート型ＭＯＳＦＥＴに比し、下記のような利点を見込むことができ、真に実用的な素子を市場に提供できる。
１）従来のように、薄いチャネル部分の上端部分が、チャネルの厚みと余り変わらない細幅なまま第一チャネル端領域（一般にはドレイン）となっているのとは異なり、チャネルを形成する柱状体の幅に比せば十分に大きな幅寸法の第一チャネル端領域を有しているので、十分に満足な低抵抗領域を得ることができる。
２）製造方法として本発明を見てみても、イオン注入損傷領域をマスクとしてのウエットエッチングにより自己整合的にチャネルを構成する柱状体を形成できるので、リソグラフィにおけるレジスト加工精度によらず、極めて細幅に当該柱状体を制度良く形成できる。つまり、極めてチャネルの厚みが薄い素子を提供できる。
３）そして、この方法では、従来のように薄いチャネル部分の上端部分がそのまま細幅な第一チャネル端領域（一般にはドレイン）となってしまうのとは異なり、柱状体の幅に比せば十分に大きな幅で、かつイオン注入量の如何によって必要な厚さを確保できる第一チャネル端領域とすることができるので、十分に満足な低抵抗領域を得ることができる。しかも、エッチング耐性をより一層高めるために、ないしは十分なエッチング耐性を発揮し得る濃度以上にすら、イオン注入量を増しても何ら問題はないので、これによっても更なる低抵抗化が図れる。
４）チャネルとなる柱状体はウエットエッチングにより形成されるので、ドライエッチングによる場合のような酷い損傷を受けずに済み、寧ろ、殆ど無損傷としうるので、結局は素子特性の向上に寄与する。
５）例えば第４図に示した手法のように、先に高温熱処理を必要とする工程を済ませてしまってから、その後にゲート絶縁膜となるべき絶縁膜を堆積させる工程も採用可能になるので、以降、低温プロセスのみによることでの高誘電率薄膜の利用が問題なく可能となり、これも素子特性の向上に大いに貢献し得る。
【図１】
2004021445.tif 000003
【図２】
2004021445.tif 000004
【図３】
2004021445.tif 000005
【図４】
2004021445.tif 000006
【図５】
2004021445.tif 000007
【図６】
2004021445.tif 000008
【図７】
2004021445.tif 000009
【図８】
2004021445.tif 000010
【図９】
2004021445.tif 000011
【国際調査報告】
2004021445.tif 000012
2004021445.tif 000013
2004021445.tif 000014
2004021445.tif 000015