【事件の表示】
　特願２００５−１２３７７９「炭化珪素半導体装置の製造方法」拒絶査定不服審判事件〔平成１８年１１月　２日出願公開，特開２００６−３０３２３１〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１７年４月２１日の出願であって，平成２３年１０月２１日付けで拒絶の理由が通知され，同年１２月２２日に意見書と手続補正書が提出され，平成２４年１月１２日付けで拒絶査定がなされ，同年４月１６日に前記拒絶査定に対する不服審判が請求されるとともに手続補正書が提出され，同年６月２５日付けで審尋がおこなわれ，同年８月２３日に前記審尋に対する回答書が提出されたものである。
　
第２　補正の却下の決定
　
［補正の却下の決定の結論］
　平成２４年４月１６日に提出された手続補正書による補正を却下する。
　
［理　由］
１　補正の内容
　平成２４年４月１６日に提出された手続補正書による補正（以下「本件補正」という。）は，補正前の特許請求の範囲の請求項１−３を補正して，補正後の請求項１−３とするとともに明細書を補正するものであり，補正前後の請求項１−２は，各々次のとおりである。
　
（補正前）
「【請求項１】
半導体基板の表面からドリフト層に達する深さのトレンチを形成し，前記ドリフト層の導電型とは反対導電型にドープしたポリシリコン層を前記半導体基板の表面に堆積した後，前記トレンチ底部にポリシリコン領域を選択形成し，該ポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を介してポリシリコンゲート電極を形成することにより，トレンチ側壁にチャネル領域を配したＭＯＳゲート構造を備えるようにした炭化珪素半導体装置の製造方法において，前記ポリシリコン領域が，前記ポリシリコン層の堆積後，エッチングガスのバイアス方向に対して前記半導体基板を傾斜させて，トレンチ側壁に形成された該ポリシリコン層のうち，表面から前記チャネル領域より深い位置までを異方性エッチングにより除去し，次にＣＶＤ絶縁膜のゲート絶縁膜を形成することにより形成されることを特徴とする炭化珪素半導体装置の製造方法。
　
　【請求項２】
半導体基板の表面からドリフト層に達する深さのトレンチを形成し，前記ドリフト層の導電型とは反対導電型にドープしたポリシリコン層を前記トレンチに堆積した後，前記トレンチ底部にポリシリコン領域を選択形成し，該ポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を介してポリシリコンゲート電極を形成することにより，トレンチ側壁にチャネル領域を配したＭＯＳゲート構造を備えるようにした炭化珪素半導体装置の製造方法において，前記トレンチをすべて埋めることができる厚さ以上にポリシリコン層を形成した後，前記チャネル領域が露出するまで前記ポリシリコン層をエッチバックし，次にＣＶＤ絶縁膜のゲート絶縁膜を形成することを特徴とする炭化珪素半導体装置の製造方法。」
　
（補正後）
「【請求項１】
第１導電型の半導体基板の一方の面側に該半導体基板より低不純物濃度の第１導電型のドリフト層，該ドリフト層より高不純物濃度の第１導電型の電流拡散層，第２導電型のベース層および第１導電型のソース領域をこの順に備えた炭化珪素の半導体基板の表面から前記ドリフト層に達する深さのトレンチを形成し，第２導電型にドープしたポリシリコン層を前記半導体基板の表面のトレンチを含む全面に堆積した後，前記半導体基板の表面と前記トレンチ側壁のポリシリコン層を除去して前記トレンチ底部にポリシリコン領域を選択形成し，該ポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を介してポリシリコンゲート電極を形成することにより，トレンチ側壁のベース層にチャネル領域を配したＭＯＳゲート構造を備えるようにした炭化珪素半導体装置の製造方法において，前記ポリシリコン領域が，前記ポリシリコン層の堆積後，エッチングガスのバイアス方向に対して前記半導体基板を傾斜させて，トレンチ側壁に形成された該ポリシリコン層のうち，表面から前記チャネル領域より深い位置までを異方性エッチングにより除去してトレンチ底部にポリシリコン層を残すように形成され，次にＣＶＤ法でポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を形成することを特徴とする炭化珪素半導体装置の製造方法。
　
　【請求項２】
第１導電型の半導体基板の一方の面側に該半導体基板より低不純物濃度の第１導電型のドリフト層，該ドリフト層より高不純物濃度の第１導電型の電流拡散層，第２導電型のベース層および第１導電型のソース領域をこの順に備えた炭化珪素の半導体基板の表面から前記ドリフト層に達する深さのトレンチを形成し，第２導電型にドープしたポリシリコン層を前記半導体基板の表面のトレンチを含む全面に堆積した後，前記半導体基板の表面と前記トレンチ側壁のポリシリコン層を除去して前記トレンチ底部にポリシリコン領域を選択形成し，該ポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を介してポリシリコンゲート電極を形成することにより，トレンチ側壁のベース層にチャネル領域を配したＭＯＳゲート構造を備えるようにした炭化珪素半導体装置の製造方法において，前記トレンチをすべて埋めることができる厚さ以上にポリシリコン層を堆積した後，前記チャネル領域が露出するまで前記ポリシリコン層をエッチバックし，次にＣＶＤ法でポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を形成することを特徴とする炭化珪素半導体装置の製造方法。」
　
２　補正事項の整理
　本件補正の補正事項を整理すると次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「半導体基板の表面からドリフト層に達する深さのトレンチを形成」，「前記ドリフト層の導電型とは反対導電型にドープしたポリシリコン層を前記半導体基板の表面に堆積」，「前記トレンチ底部にポリシリコン領域を選択形成」，「トレンチ側壁にチャネル領域を配したＭＯＳゲート構造を備えるようにした炭化珪素半導体装置」及び「トレンチ側壁に形成された該ポリシリコン層のうち，表面から前記チャネル領域より深い位置までを異方性エッチングにより除去し，次にＣＶＤ絶縁膜のゲート絶縁膜を形成する」を，
　各々「第１導電型の半導体基板の一方の面側に該半導体基板より低不純物濃度の第１導電型のドリフト層，該ドリフト層より高不純物濃度の第１導電型の電流拡散層，第２導電型のベース層および第１導電型のソース領域をこの順に備えた炭化珪素の半導体基板の表面から前記ドリフト層に達する深さのトレンチを形成」，「第２導電型にドープしたポリシリコン層を前記半導体基板の表面のトレンチを含む全面に堆積」，「前記半導体基板の表面と前記トレンチ側壁のポリシリコン層を除去して前記トレンチ底部にポリシリコン領域を選択形成」，「トレンチ側壁のベース層にチャネル領域を配したＭＯＳゲート構造を備えるようにした炭化珪素半導体装置」及び「トレンチ側壁に形成された該ポリシリコン層のうち，表面から前記チャネル領域より深い位置までを異方性エッチングにより除去してトレンチ底部にポリシリコン層を残すように形成され，次にＣＶＤ法でポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を形成する」として，補正後の請求項１にすること。
　
（２）補正事項２
　補正前の請求項２の「半導体基板の表面からドリフト層に達する深さのトレンチを形成」，「前記ドリフト層の導電型とは反対導電型にドープしたポリシリコン層を前記トレンチに堆積」，「前記トレンチ底部にポリシリコン領域を選択形成」，「トレンチ側壁にチャネル領域を配したＭＯＳゲート構造を備えるようにした炭化珪素半導体装置」及び「前記トレンチをすべて埋めることができる厚さ以上にポリシリコン層を形成した後，前記チャネル領域が露出するまで前記ポリシリコン層をエッチバックし，次にＣＶＤ絶縁膜のゲート絶縁膜を形成する」を，
　各々「第１導電型の半導体基板の一方の面側に該半導体基板より低不純物濃度の第１導電型のドリフト層，該ドリフト層より高不純物濃度の第１導電型の電流拡散層，第２導電型のベース層および第１導電型のソース領域をこの順に備えた炭化珪素の半導体基板の表面から前記ドリフト層に達する深さのトレンチを形成」，「第２導電型にドープしたポリシリコン層を前記半導体基板の表面のトレンチを含む全面に堆積」，「前記半導体基板の表面と前記トレンチ側壁のポリシリコン層を除去して前記トレンチ底部にポリシリコン領域を選択形成」，「トレンチ側壁のベース層にチャネル領域を配したＭＯＳゲート構造を備えるようにした炭化珪素半導体装置」及び「前記トレンチをすべて埋めることができる厚さ以上にポリシリコン層を堆積した後，前記チャネル領域が露出するまで前記ポリシリコン層をエッチバックし，次にＣＶＤ法でポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を形成する」として，補正後の請求項２にすること。
　
（３）補正事項３
　補正前の明細書の【００１０】，【００１１】を補正して，各々補正後の【００１０】，【００１１】にすること。
　
３　新規事項追加の有無，及び，補正の目的の適否についての検討
（１）補正事項１，補正事項２について
　補正事項１，補正事項２により補正された部分は，いずれも本願の願書に最初に添付した明細書（以下「当初明細書」という。また，本願の願書に最初に添付した明細書，特許請求の範囲又は図面を「当初明細書等」という。）等に記載されているものと認められるから，補正事項１，補正事項２は，当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって，補正事項１，補正事項２は，当初明細書等に記載された事項の範囲内においてなされたものであるから，特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　また，補正事項１，補正事項２は，補正前の請求項１，請求項２に係る発明における，「半導体基板」，「導電型」等を限定しようとするものであるから，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって，補正事項１，補正事項２は，特許法第１７条の２第４項に規定する要件を満たす。
　
（２）補正事項３について
　補正事項３は，補正事項１，補正事項２と整合するように明細書の記載を修正するものであるから，特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（３）新規事項追加の有無，及び，補正の目的の適否についてのまとめ
　以上検討したとおりであるから，本件補正は，特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして，本件補正は，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから，本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が，特許出願の際独立して特許を受けることができるものであるか否か，すなわち，本件補正がいわゆる独立特許要件を満たすものであるか否かについて，以下において更に検討する。
　
４　独立特許要件についての検討
（１）補正後の発明
　本件補正による補正後の請求項１−３に係る発明は，本件補正により補正された明細書，特許請求の範囲及び図面の記載からみて，その特許請求の範囲の請求項１−３に記載されている事項により特定されるとおりのものであり，そのうちの請求項１及び請求項２に係る発明（以下「本願補正発明１」及び「本願補正発明２」という。）は，請求項１及び請求項２に記載されている事項により特定される上記「第２　１　補正の内容」の「（補正後）」の箇所に記載したとおりのものであり，再掲すると次のとおりである。
　
「【請求項１】
第１導電型の半導体基板の一方の面側に該半導体基板より低不純物濃度の第１導電型のドリフト層，該ドリフト層より高不純物濃度の第１導電型の電流拡散層，第２導電型のベース層および第１導電型のソース領域をこの順に備えた炭化珪素の半導体基板の表面から前記ドリフト層に達する深さのトレンチを形成し，第２導電型にドープしたポリシリコン層を前記半導体基板の表面のトレンチを含む全面に堆積した後，前記半導体基板の表面と前記トレンチ側壁のポリシリコン層を除去して前記トレンチ底部にポリシリコン領域を選択形成し，該ポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を介してポリシリコンゲート電極を形成することにより，トレンチ側壁のベース層にチャネル領域を配したＭＯＳゲート構造を備えるようにした炭化珪素半導体装置の製造方法において，前記ポリシリコン領域が，前記ポリシリコン層の堆積後，エッチングガスのバイアス方向に対して前記半導体基板を傾斜させて，トレンチ側壁に形成された該ポリシリコン層のうち，表面から前記チャネル領域より深い位置までを異方性エッチングにより除去してトレンチ底部にポリシリコン層を残すように形成され，次にＣＶＤ法でポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を形成することを特徴とする炭化珪素半導体装置の製造方法。
　
　【請求項２】
第１導電型の半導体基板の一方の面側に該半導体基板より低不純物濃度の第１導電型のドリフト層，該ドリフト層より高不純物濃度の第１導電型の電流拡散層，第２導電型のベース層および第１導電型のソース領域をこの順に備えた炭化珪素の半導体基板の表面から前記ドリフト層に達する深さのトレンチを形成し，第２導電型にドープしたポリシリコン層を前記半導体基板の表面のトレンチを含む全面に堆積した後，前記半導体基板の表面と前記トレンチ側壁のポリシリコン層を除去して前記トレンチ底部にポリシリコン領域を選択形成し，該ポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を介してポリシリコンゲート電極を形成することにより，トレンチ側壁のベース層にチャネル領域を配したＭＯＳゲート構造を備えるようにした炭化珪素半導体装置の製造方法において，前記トレンチをすべて埋めることができる厚さ以上にポリシリコン層を堆積した後，前記チャネル領域が露出するまで前記ポリシリコン層をエッチバックし，次にＣＶＤ法でポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を形成することを特徴とする炭化珪素半導体装置の製造方法。」
　
（２）引用例とその記載事項，及び，引用発明
　本願の出願前に頒布された刊行物である下記の引用例１−５には，次の事項が記載されている。（なお，下線は，当合議体において付したものである。以下同じ。）
　
ア　引用例１：特開２００３−３１８３９２号公報
（１ａ）「【請求項３】
ドレイン領域を含む炭化珪素半導体基体
ドリフト領域を形成
ウエル領域を形成
ソース領域を形成
第１の溝を形成
ヘテロ半導体層を充填
ゲート絶縁膜を形成
ゲート電極を形成
ドレイン電極を形成
ソース電極を形成
炭化珪素半導体装置の製造方法
　
（１ｂ）「【請求項１０】炭化珪素半導体基体へヘテロ接合する前記
ヘテロ半導体層
多結晶シリコン
　
（１ｃ）「【課題を解決するための手段】上記課題を解決するため，本発明は，炭化珪素半導体基体中のドレイン領域と，このドレイン領域と接続されて形成されるドリフト領域と，ドリフト領域内に形成されるウエル領域と，ウエル領域内に形成されるソース領域と，ソース領域およびウエル領域を貫通してドリフト領域にまで達する溝と，この溝内にゲート絶縁膜を介して充填されるゲート電極とを有する炭化珪素半導体装置において，
この溝底面のドリフト領域上に，チャネルオフ時のドリフト層からのゲート絶縁膜ヘの電界侵入を低減するヘテロ半導体層を設け，ヘテロ半導体層の上にゲート絶縁膜を設けた
　
（１ｄ）「【発明の実施の形態】以下，本発明の実施の形態について詳細に説明する。なお，以下で説明する図面で，同一機能を有するものは同一符号を付け，その繰り返しの説明は省略する。なお，本実施例で用いられる炭化珪素（SiC）のポリタイプは4Hが代表的であるが，6H，3C等その他のポリタイプでも構わない。
またSiCとヘテロ接合するヘテロ半導体材料として多結晶シリコンを用いた例で説明したが，ヘテロ接合半導体材料としては他にもシリコンまたはアモルファスシリコン等，炭化珪素半導体よりもエネルギーギャップEgの小さい半導体材料であれば構わない
　
（１ｅ）「実施の形態1
　以下，本発明の実施の形態1について図面を用いて説明する。
図1は，本実施の形態1の溝ゲート型炭化珪素半導体装置
溝4の側面および底面には，ゲート絶縁膜7が形成されている
　
（１ｆ）「
図2は
図1とは別の構造の半導体装置
図1と異なる点は，溝4底部に形成されたポリシリコンからなるヘテロ半導体層13上に，このヘテロ半導体層13を構成するポリシリコン層を酸化して形成した厚い絶縁膜15が形成されている点である
　
（１ｇ）「次に，
図2に示した溝ゲート型炭化珪素半導体装置の製造工程
N
＋
型SiC基板1の上面に，基板1よりも低い不純物濃度を有するN
−
型エピタキシャル層2を，例えば厚さ10μｍエピタキシャル成長
　その後，N−型エピタキシャル層2上に，
P
−
型SiCベース層３を，例えば濃度2×10
１６
ｃｍ
−３
，厚さ2μｍエピタキシャル成長
　さらに，P−型SiCベース層3上に，
N
＋
型ソース層5を，例えば濃度1×10
２０
ｃｍ
−３
，厚さ0.5μｍエピタキシャル成長
　次に，図3（ｂ）に示すように，N＋型ソース層5の上面にアルミニウム膜を堆積させ，フォトリソグラフィとエッチングによりパターニングし，マスク材16を形成した後，反応性イオンエッチングにより
溝4を形成
N
＋
型ソース層5の上面，溝4の内部にLP-CVD法によりポリシリコン層を堆積し，POCｌ
３
雰囲気中で，例えば700℃20分間の熱処理を行い，ポリシリコン層に燐をドーピング
　その後，
フォトリソグラフィとエッチングにより，図3（ｃ）に示すように，ポリシリコンからなるヘテロ半導体層13を形成
　次に，図3（ｄ）に示すように，
熱酸化を行い，ゲート絶縁膜7を形成する。この際，ポリシリコン層は，SiCと比較して酸化膜の成長速度が著しく速いため，ポリシリコンからなるヘテロ半導体層13の上面には，厚い絶縁膜15が形成
　次に，図3（ｅ）に示すように，
ポリシリコンゲート電極8を形成
　さらに，ソース電極10および，ドレイン電極11形成後に，窒素雰囲気中にて例えば1000℃1分間の熱処理を行ってそれぞれをオーミック電極とし，溝ゲート型炭化珪素半導体装置を完成させる。
　
このようにして製造した溝ゲート型炭化珪素半導体装置は，溝4の底部に，ポリシリコンからなるヘテロ半導体層13を有しているため，チャネルオフ時にソース／ドレイン間に高電圧が印加されたときに，ゲート絶縁膜7の電界強度が緩和され，絶縁破壊を防止することができる
　以上のように，本実施の形態1の炭化珪素半導体装置は，N＋型SiC基板1の上面に設けたN−型エピタキシャル層2と，N−型エピタキシャル層2の上面に設けたP−型SiCベース層3と，P−型SiCベース層3の上面に設けたN＋型ソース層5と，N＋型ソース層5およびP−型SiCベース層3を貫通してN−型エピタキシャル層2にまで達する深さを有する第1の溝4と，溝4内に形成されるゲート絶縁膜7（図2では，7および15）と，溝4内にゲート絶縁膜7を介して充填されるゲート電極8と，N+型ソース層5に接して設けたソース電極10と，N+型SiC基板1の下面に設けたドレイン電極11とを有しながら，第1の溝4底面のN-型エピタキシャル層2上に，チャネルオフ時のN-型エピタキシャル層2からのゲート絶縁膜7ヘの電界侵入を低減するヘテロ半導体層13としてポリシリコン層を設け，このポリシリコン層の上にゲート絶縁膜を設けたものである。
　
このように，ヘテロ半導体層13としてポリシリコン層を用いたことにより，すなわち，ゲート絶縁膜7の絶縁破壊防止構造として，第1の溝4の底面にポリシリコン／SiCヘテロ接合を用いたことにより，チャネルオフ時にソース／ドレイン間に高電圧が印加されたときに，ヘテロ接合界面からN
−
型エピタキシャル層2側に空乏層が伸びるため，N
−
型エピタキシャル層2からのゲート絶縁膜7ヘの電界の集中を緩和することができる
そのため，炭化珪素半導体内部でアバランシェ降伏が起きる前にゲート絶縁膜がブレークダウンを起こすことを防止でき，所望の素子耐圧をえることができる
　また，本実施の形態1の炭化珪素半導体装置の製造方法は，N＋型SiC基板1の上面に，N−型エピタキシャル層2を形成する工程と，N−型エピタキシャル層2の上面にP−型SiCベース層3を形成する工程と，P−型SiCベース層3の上面にN＋型ソース層5を形成する工程と，N＋型ソース層5およびP−型SiCベース層3を貫通してN−型エピタキシャル層2にまで達する深さを有する第1の溝4を形成する工程と，第1の溝4の下部にポリシリコンからなるヘテロ半導体層13を形成する工程と，ヘテロ半導体層13上及び第1の溝14の側面にゲート絶縁膜7，15を形成する工程と，ゲート絶縁膜7，15を介在させて第1の溝4の側面および底面にゲート電極8を形成する工程と，N＋型ソース層5に接してソース電極10を形成する工程と，N＋型SiC基板1の下面にドレイン電極11を形成する工程とを有する。このような炭化珪素半導体装置の製造方法によれば，上記の効果を有する本実施の形態1の溝ゲート型炭化珪素半導体装置を簡単な工程を用いて容易に製造することができる。
　また，
ゲート絶縁膜7，15を，第1の溝4の下のN
−
型エピタキシャル層2上にポリシリコンからなるヘテロ半導体層13を形成した後に，熱酸化することによって形成する
このような炭化珪素半導体装置の製造方法によれば，第1の溝4の底面にポリシリコンを堆積した後，ゲート酸化を行うと，ポリシリコンの酸化速度がSiCの酸化速度と比較して約10〜1000倍速いので，ポリシリコンからなるヘテロ半導体層13の上面にのみ厚いゲート絶縁膜15が形成される
　
（１ｈ）「実施の形態2
　以下，本発明の実施の形態2について図面に従って説明する。
図4は，本実施の形態2の溝ゲート型炭化珪素半導体装置
　また，第1の溝4と第2の溝14の間隔Wｔは，チャネルオフ時にソース／ドレイン間に高電圧が印加されたときに，それぞれの溝底面に設けられたポリシリコン／SiCヘテロ接合界面からN−型エピタキシャル層2側に伸びる空乏層が重なり合うような間隔が望ましい。
　次に，この溝ゲート型炭化珪素半導体装置の製造工程について，図5（ａ）〜（ｆ）を用いて説明する。
　まず，図5（ａ）に示すように，N＋型SiC基板1の上面に，基板1よりも低い不純物濃度を有するN−型エピタキシャル層2を，例えば厚さ10μｍエピタキシャル成長させる。
　その後，N−型エピタキシャル層2上に，P−型SiCベース層3を，例えば濃度2×10１６ｃｍ−３，厚さ2μｍエピタキシャル成長させる。さらに，P−型SiCベース層3上に，N＋型ソース層5を，例えば濃度1×10２０ｃｍ−３，厚さ0.5μｍエピタキシャル成長させる。
　次に，図5（ｂ）に示すように，N＋型ソース層5の上面に，アルミニウム膜を堆積させ，フォトリソグラフィとエッチングによりパターニングし，マスク材16を形成した後，反応性イオンエッチングにより溝4を形成する。
　その後，図5（ｃ）に示すように，N＋型ソース層5の上面に，アルミニウム膜を堆積させ，フォトリソグラフィとエッチングによりパターニングし，マスク材16を形成した後，反応性イオンエッチングにより
溝14を形成
　次に，N＋型ソース層5の上面，溝4および溝14の内部にLP-CVD法によりポリシリコン層を堆積し，POCｌ３雰囲気中で，例えば700℃20分間の熱処理を行い，ポリシリコン層に燐をドーピングする。
　その後，フォトリソグラフィとエッチングにより，図5（ｄ）に示すように，
ポリシリコンからなるヘテロ半導体層13を形成
　次に，
図5（e）に示すように，CVD法により絶縁膜を堆積した後，フォトリソグラフィとエッチングによりゲート絶縁膜7を形成
　次に，図5（ｆ）に示すように，ポリシリコンゲート電極8を形成し，絶縁膜9をCVD法により堆積させ，フォトリソグラフィとエッチングによりコンタクトホールを開孔する。
　その後，金属スパッタリングによりニッケル膜を成膜し，ソース電極10を形成する。
　さらに，N+型SiC基板1の裏面にも同様にニッケル膜を成膜し，ドレイン電極11を形成する。
　さらにソース電極10および，ドレイン電極11形成後に，窒素雰囲気中にて，例えば1000℃1分間の熱処理を行ってそれぞれをオーミック電極とし，溝ゲート型炭化珪素半導体装置を完成させる。」（【００２４】−【００３７】）
　
（１ｉ）「なお，実施の形態1，2においては，P-型ベース層3及びN＋型ソース層5をエピタキシャル成長により形成する方法を示したが，イオン注入を行って，注入したイオンをアニールして活性化することで形成してもよい。また，ポリシリコンからなるヘテロ半導体層13の電位は，N＋型ソース層5と同電位になっている例で説明したが，ヘテロ半導体層13の電位はういた状態でも構わない。さらに実施の形態1，2においては，P-型SiCベース層3の電位は，N＋型ソース層5と同電位になるように，図示されないところで接続されているものとする。」（【００４０】）
　
（１ｊ）図１は，引用例１に記載された実施の形態１の溝ゲート型炭化珪素半導体装置の断面図であって，上記摘記（１ｅ）の記載を参酌すれば，同図から，
・溝４の底面に，ポリシリコンからなるヘテロ半導体層１３が形成されていること，
・前記ヘテロ半導体層１３の上面の位置が，P−型SiCベース層3とN−型SiCエピタキシャル層2との界面よりも深い位置にあること，
・溝４の側面に形成された「ゲート絶縁膜７」の厚さと，溝４の底面に形成されたポリシリコンからなるヘテロ半導体層１３の上に形成された「ゲート絶縁膜７」の厚さとが，略等しく図示されていることを読み取ることができる。
　
（１ｋ）図３は，図２に示された溝ゲート型炭化珪素半導体装置の製造方法を説明する工程断面図であって，上記摘記（１ｇ）の記載を参酌すれば，
・図３（ｂ）から，N＋型ソース層5の上面にアルミニウム膜を堆積させ，フォトリソグラフィとエッチングによりパターニングし，マスク材16を形成した後，反応性イオンエッチングにより，N−型エピタキシャル層2に達する深さの溝4を形成すること，
・図３（ｃ）から，N＋型ソース層5の上面，溝4の内部に堆積して燐をドーピングしたポリシリコン層を，フォトリソグラフィとエッチングにより前記N＋型ソース層5の上面と溝4の側壁から除去し，前記溝4の底部に選択的に残すことを，
・図３（ｄ）から，ヘテロ半導体層13表面と前記溝４の側壁表面にゲート絶縁膜7を形成することをそれぞれ読み取ることができる。
　また，図３（ｅ）から，溝４の側壁のP−型SiCベース層3に，ＭＯＳゲート構造のチャネル領域が配されていることを理解することができる。
　
（１ｌ）図５は，引用例１に記載された発明の実施形態２の溝ゲート型炭化珪素半導体装置の製造方法を説明する工程断面図であって，上記摘記（１ｈ）の記載を参酌すれば，図５（ｆ）から，
・溝４の側面に形成された「ゲート絶縁膜７」の厚さと，溝４の底面に形成されたポリシリコンからなるヘテロ半導体層１３の上に形成された「ゲート絶縁膜７」の厚さとが，略等しく図示されていることを読み取ることができる。
　
イ　引用発明
　引用例１の上記摘記（１ｅ）には，図1を用いて説明された，実施の形態1の溝ゲート型炭化珪素半導体装置の製造方法に係る発明が記載されている。
　一方，引用例１の上記摘記（１ｇ）には，同じ実施の形態１に含まれる，別の構造を備えた半導体装置の製造方法が記載されている。
　そして，引用例１の上記摘記（１ｆ）によれば，「
図2は
図1とは別の構造の半導体装置
図1と異なる点は，溝4底部に形成されたポリシリコンからなるヘテロ半導体層13上に，このヘテロ半導体層13を構成するポリシリコン層を酸化して形成した厚い絶縁膜15が形成されている点である
　そうすると，引用例１の上記摘記（１ｇ）に記載された溝ゲート型炭化珪素半導体装置の製造工程と，前記図1を用いて説明された実施の形態1の溝ゲート型炭化珪素半導体装置の製造工程とは，前記（１ｇ）に記載された溝ゲート型炭化珪素半導体装置の製造工程において「溝4底部に形成されたポリシリコンからなるヘテロ半導体層13上に，このヘテロ半導体層13を構成するポリシリコン層を酸化して形成した厚い絶縁膜15が形成」されることを除いて共通するといえる。
　してみれば，引用例１には，図１を用いて説明された溝ゲート型炭化珪素半導体装置の製造方法として，以下に示す発明（以下「引用発明」という。）が記載されているものと認めるられる。
　
「炭化珪素半導体内部でアバランシェ降伏が起きる前にゲート絶縁膜がブレークダウンを起こすことを防止でき，所望の素子耐圧をえることができる溝ゲート型炭化珪素半導体装置の製造方法であって，
（ア）N＋型SiC基板1の上面に，前記基板1よりも低い不純物濃度を有するN−型エピタキシャル層2をエピタキシャル成長させる工程と，
（イ）前記N−型エピタキシャル層2上に，P−型SiCベース層３をエピタキシャル成長させる工程と，
（ウ）前記P−型SiCベース層3上に，N＋型ソース層5をエピタキシャル成長させる工程と，
（エ）前記N−型エピタキシャル層2に達する深さの溝4を形成する工程と，
（オ）前記N＋型ソース層5の上面，前記溝4の内部にLP-CVD法によりポリシリコン層を堆積し，前記ポリシリコン層に燐をドーピングする工程と，
（カ）フォトリソグラフィとエッチングにより，前記N＋型ソース層5の上面と溝4の側壁から前記ポリシリコン層を除去して，前記溝4の底部にポリシリコンからなるヘテロ半導体層13を選択的に残すことで，チャネルオフ時にソース／ドレイン間に高電圧が印加されたときにゲート絶縁膜7の電界強度を緩和して，絶縁破壊を防止するという効果を生じさせるポリシリコンからなるヘテロ半導体層13を形成する工程と，
（キ）ゲート絶縁膜7を形成する工程と，
（ク）前記ヘテロ半導体層13表面と前記溝４の側壁表面に前記ゲート絶縁膜7を介してポリシリコンゲート電極8を形成することにより，溝側壁のベース層にチャネル領域を配したＭＯＳゲート構造を備えるようにした溝ゲート型炭化珪素半導体装置の製造方法において，
（ケ）前記ポリシリコンからなるヘテロ半導体層13が，前記ポリシリコン層の堆積後，前記ポリシリコン層を表面から前記チャネル領域より深い位置までをエッチングにより除去されて溝底部にポリシリコン層を残すように形成され，次にヘテロ半導体層13表面と前記溝側面表面にゲート絶縁膜7を形成した溝ゲート型炭化珪素半導体装置の製造方法。」
　
ウ　引用例２：特開平１０−９８１８８号公報
（２ａ）「【請求項１】　
第１の導電型をもつ半導体基板
第２の導電型の半導体層
　前記の半導体層を貫通して前記半導体基板の一部までうがった少なくとも
一つの凹部
　前記
凹部の底部において前記半導体基板内に形成された第２の導電型の第１の半導体領域
　前記
凹部の内表面に形成した絶縁層
　前記絶縁層によって前記基板及び前記半導体層と絶縁されて少なくとも一部が前記凹部内に設けられた
ゲート
　前記半導体層の中で前記絶縁層に囲まれた前記ゲートの周囲部の領域において前記第２の導電型の半導体層の表面から所定の深さまで形成された
第１の導電型の第２の半導体領域
　前記第２の導電型の半導体層及び前記第２の半導体領域の上にこれらと導電的に設けた第１の電極，及び　前記半導体基板の他の部分に設けた第２の電極，
　を備えたことを特徴とする
絶縁ゲート半導体装置
【請求項２】　前記
半導体基板は
より高い導電率を持つ半導体層の上に形成した同じ導電型でそれより低い導電率の半導体層を有する
　
（２ｂ）「【発明が解決しようとする課題】図１１及び図１２の
従来のトレンチ型絶縁ゲート構造の半導体装置において
トレンチ型絶縁ゲート下部における絶縁物層９内の底部電界強度が高くなり，耐圧はこの絶縁物層９の絶縁破壊により制限され，装置の高耐圧化が困難であった
　
（２ｃ）「【課題を解決するための手段】
本発明は，トレンチ型絶縁ゲート層の下部の電界強度を緩和し，高耐圧及び高信頼度の絶縁ゲート半導体装置を提供することを目的としている
本発明では，上記課題を解決するために，トレンチ型絶縁ゲート半導体装置のトレンチ型絶縁ゲートの下部に，半導体基板内に形成された第２の導電型の第１の半導体領域すなわち電界緩和のための半導体領域を設けた
トレンチ型絶縁ゲート電極の下部では，電界緩和のための半導体領域と第１の導電型ドリフト層との接合から，ドレイン−ソース間（あるいはコレクターエミッタ間）電圧に応じて空乏層が拡がり，印加電圧の大部分が上記電界緩和半導体領域と第１の導電型のドリフト層により分担されるようになる。この結果，ゲートの絶縁物層底部の電圧分担が小さくなりその絶縁物層の電界強度が緩和され，半導体装置の高耐圧化あるいは高信頼化が達成できる
　本発明の他のものでは，トレンチ型絶縁ゲートの底部の絶縁物層の厚さを側面の絶縁物層の厚さより大幅に厚くしている。これにより，高耐圧化あるいは高信頼性が達成できる。また，この場合，前記電界緩和のための半導体領域を設ければ，さらに高い耐圧あるいは高信頼性が達成される。」（【０００４】−【０００５】）
　
（２ｄ）「【実施例】図１ないし図１０を参照して，本発明の実施例を説明する。実施例１図１は，
本発明の実施例１
ｎチャネルＳｉＣ（炭化珪素）MOSFET
n
-
導電型のドリフト層２
n
+
導電型のドレイン層３
ｐ導電型のボディ層４
n
+
導電型のソース領域５
ｐ導電型の電界緩和半導体領域１
凹部すなわちトレンチ６９
ＳｉＯ
2
（酸化珪素）等の絶縁物層９の厚さはトレンチ６９底部及びトレンチ６９側面で０.１μｍ
　本実施例の製作方法の具体例は，次のとおりである。最初に
ドレイン領域として機能する１０
18
から１０
20
ａｔｍ／ｃｍ
3
濃度の，たとえば，１０
19
ａｔｍ／ｃｍ
3
の濃度のn
+
形ＳｉＣ（炭化珪素）基板３を用意
例えば約５×１０
15
ａｔｍ／ｃｍ
3
濃度のＳｉＣのn
-
導電型のドリフト層２を気相成長法等により形成
１０
16
ａｔｍ／ｃｍ
3
程度のＳｉＣのｐ導電型のボディ層４を気相成長法等により形成
ソース層として，選択的に１０
18
ａｔｍ／ｃｍ
3
程度の濃度のn
+
導電型の領域５を窒素のイオン打ち込み等により形成
　次に，図１のように基板３，ドリフト層２及びボディ層４からなる広義の基板を異方性エッチングして，
ｐ導電型のボディ層４を貫通し底部がn
-
導電型のドリフト層２に達するトレンチ（溝）６９を形成
その底に深さ０．５μm，１０
17
ａｔｍ／ｃｍ
3
程度のｐ導電型の電界緩和半導体領域１をホウ素（又はアルミニウム等でも可）のイオン打ち込み等により形成
トレンチ６９の内表面にＳｉＯ
2
のゲート絶縁膜９を形成
ポリシリコンを堆積しトレンチ６９を埋め込んでゲート領域１４を作る
絶縁ゲート半導体装置(MOSFET)を完成
　
（２ｅ）「
本実施例では
トレンチ型絶縁ゲート電極１４の下部のｐ導電型の電界緩和半導体領域１とn
-
導電型のドリフト層２との接合からもドレイン−ソース間電圧に応じてそれぞれの層に空乏層が拡がり，印加電圧に耐える耐電圧性が生じる
したがって，トレンチ型絶縁ゲート電極１４の下部では，印加電圧の大部分が上記電界緩和半導体領域１とn
-
導電型のドリフト層２により分担される
このためにゲート底部における絶縁物層９の電圧分担が小さくなり，その絶縁物層９の電界強度が緩和される
これにより，ゲート絶縁物層９の電界強度が緩和され耐電圧の向上を図ることができるとともに，ゲート絶縁物層９の信頼性が向上する
　計算による予測では，図１１のような従来のトレンチ型絶縁ゲートMOSFETの場合には，トレンチ型絶縁ゲート電極１４とソース電極１１を短絡し，ソース電極１１を０Ｖとしドレイン電極１０に＋２０００Ｖを印加した場合，トレンチ型絶縁ゲート底部のＳｉ０2絶縁物層９の電界強度は，Ｓｉ０2の破壊電界強度である６〜１０MV/cmに近い値となり，半導体装置の耐圧はＳｉＯ2絶縁膜の耐圧で決まり２０００Ｖであった。これに対して，本実施例のMOSFETのようにトレンチ型絶縁ゲート１４の下部に電界緩和半導体領域１を形成したものでは，トレンチ型絶縁ゲート底部側端部のＳｉ０2絶縁物層９の電界強度は，従来のものに比べて１５〜３０％減少する。その結果，半導体装置の耐圧は２３００Ｖから２６００Ｖに向上した。従来のようにトレンチ型絶縁ゲート１４の下部に電界緩和半導体領域１を形成しなかったものでは，ドレイン電極１０に印加した電圧はn-導電型のドリフト層２とトレンチ型絶縁ゲート１４の底部の絶縁物層９により分担され，絶縁物層９の電圧分担が大きくなり，それに応じて電界強度も大きくなり，絶縁物層の耐圧で半導体装置の耐圧も決まっていた。しかし，本実施例のようにトレンチ型絶縁ゲート１４の下部に電界緩和半導体領域１を形成すると，電界緩和半導体領域１，n-導電型のドリフト層２およびトレンチ型絶縁ゲート底部絶縁物層９により電圧が分担される。特に電界緩和半導体領域１とn-導電型のドリフト層２の接合近傍でドレイン−ソース間印加電圧の大部分を分担する。それにより，トレンチ型絶縁ゲート１４の底部の絶縁物層９の電圧分担が小さくなり，それに応じてその層９の電界強度も小さくなる。耐圧が高い素子の場合には，トレンチ型絶縁ゲート１４の底部の絶縁物層９の電界強度が特に高くなるので，トレンチ型絶縁ゲート１４の下部に電界緩和半導体領域１を形成した効果は顕著になる。」（【００１３】−【００１４】）
　
エ　引用例３：特開昭６１−１１２３２４号公報
（３ａ）「特許請求の範囲
　電磁波およびまたは粒子線を部分的に照射することにより
凹凸を有する半導体装置の側面を加工
　
（３ｂ）「〔発明の利用分野〕
　本発明は，半導体装置の新規な製造方法に係り，特に凹凸のある半導体の側面を加工する方法に関する。」（第１頁左下欄第９−１１行）
　
（３ｃ）「〔発明の概要〕
　側面の部分的加工を行なうためには，加工すべき部分に，局所的にエネルギを与え，選択的な反応を進行させる必要がある。本発明では，光，Ｘ線等の電磁波，あるいは電子線，
イオン線等の荷電粒子を局所的に側面に照射する事により，選択的に反応性物質を誘起させ，あるいは増進させ，所望の部分の加工を行なう
　
（３ｄ）「〔発明の実施例〕
　以下本発明を実施例に基づき詳細に説明する。
実施例１
　本実施例では，光励起による側面加工の実施例を示す。第１図（ａ）は，Ｐ型（１００）面，１０Ω・ｃｍのシリコン基板１にシリコン酸化膜（ＳｉＯ２）２および窒化シリコン膜（Ｓ１３Ｎ４）３をマスクとして，特開昭５１−１３０１７８にある如き異方性エッチあるいは通常の反応性スパッタエッチにより該Ｓｉ基板中に溝を形成する。該溝寸法は，本実施例では幅１μｍ，長さ３μｍ，深さ２．５μｍとしたが，他の溝寸法を用いても良いことは勿論である。例えば，幅０．２μｍ，深さ１０μｍという溝を形成する事も可能である。第１図（ｂ）は９００℃乾燥酸素中で該シリコン基板１を酸化し，厚さ１３ｎｍのＳｉＯ２４を，該溝内面に形成した後，反応容器内に入れ，三弗化メタン（ＣＨＦ３）ガスを１００ｔｏｒｒの圧力で導入し，波長２００ｎｍの光を表面に対し，３０度の方向から照射して，該溝側面のＳｉＯ２４の光が当る部分６のみを部分的にエッチした状態を示す。この時，該溝の陰になる部分のＳｉＯ２４，および該Ｓｉ３Ｎ４３は殆んどエッチされないため，溝側面のＳｉＯ２のみが選択的に加工される。該溝の幅が１μｍであるため，３０度の入射光では，溝の開口部から約０．６μｍまでのＳｉＯ２４が除去され，シリコン基板１が露出される部分６が形成される。例えば光の照射角を表面に対し６０度とすれば，表面から１．７μｍ迄該ＳｉＯ２４を加工する事が可能である。即ち，光の照射角を制御すれば側面の加工する深さを変える事が可能である。」（第２頁左上欄第１３行−同頁左下欄第３行）
　
（３ｅ）「実施例２
　本実施例では，低加速反応性イオン線によって側壁を加工した例について述べる。第２図は，実施例１と同様に，Ｓｉ基板１中に形成した溝とＳｉＯ２層２，Ｓｉ３Ｎ４層３，および溝内に成長させたＳｉＯ２層４を有する構造において，表面に対し４５度の方向から弗素イオン（Ｆ＋）を５００ｅＶで照射し，該ＳｉＯ２膜４を除去し，シリコン基板１の露出した部分６を形成した状態を示す。この時の除去されるＳｉＯ２膜４は，表面から溝幅と同一の深さまでであり，この深さもＦ＋イオン線の照射角度によって制御できる事は言う迄もない。
　Ｆ＋イオン線を直接照射せずに，ＣＨＦ２ガスを１ｔｏｒｒ流し，ここへアルゴン（Ａｒ＋）イオンのような不活性イオンを照射する事によって，同様に側壁の加工を行なう事もできる。さらに，該Ａｒ＋イオンの代りに，電子線を照射し，同様な効果を得る事が可能である。」（第２頁左下欄第１８行−右下欄第１５行）
　
オ　引用例４：特開２００４−１４００６７号公報
（４ａ）「次に，本実施の形態5の炭化珪素半導体装置の製造方法の一例を，図11(a)〜(e)の断面図を用いて説明する。
　まず，図11(a)の工程においては，N＋型SiC基板10の上に，例えば不純物濃度が10１４〜10１８ｃｍ−３，厚さが１〜100μｍのN−型SiCエピタキシャル領域20が形成されている。
　図11(b)の工程においては，エピタキシャル領域20に対して犠牲酸化を行い，その犠牲酸化膜を除去した後に，多結晶シリコン層を厚さ例えば0.1から10μｍ程度減圧CVD法を用いて堆積する。そして，この多結晶シリコン層に所望の不純物を導入し，P−型多結晶シリコン層60とする。次に，再度減圧CVD法を用いて多結晶シリコン層を厚さ例えば0.1から10μｍ程度P−型多結晶シリコン層60上に積層する。このとき，堆積した多結晶シリコン層に対して所望の不純物導入を行ってN＋型多結晶シリコン層50を形成する。
　この多結晶シリコン層に所望の不純物を導入する方法としては，堆積した多結晶シリコン層のさらに上に，高濃度にドーピングされたデポ膜を堆積し，600〜1000℃程度の熱処理により，デポ膜中の不純物を多結晶シリコン層中に熱拡散させるか，または，イオン注入により不純物を直接多結晶シリコン層中に導入してもよい。また，多結晶シリコン層におけるキャリアの移動度を向上させるために，例えば多結晶シリコン層をアニールして単結晶化または多結晶のグレインサイズを大きくしてもよい。さらに，多結晶シリコン層にレーザー光を照射することにより結晶化させてもよい。
　図11(c)の工程においては，N＋型多結晶シリコン層50及びP−型多結晶シリコン層60を深さ方向に貫通してN−型エピタキシャル領域20に達する，例えば0.1から10μｍの深さの
溝120を形成
　図11(d)の工程においては，例えば
CVD酸化膜を堆積してゲート絶縁膜30を形成
　図11(e)の工程においては，N＋型多結晶シリコン層50に接触するようにソース電極80を形成し，SiC基板10の裏面にドレイン電極90として金属膜を蒸着し，例えば600〜1300℃程度で熱処理してオーミック電極とする。
　このようにして図5に示す
炭化珪素半導体装置が完成
　
カ　引用例５：特開２００１−２６７５７０号公報
（５ａ）「【請求項１】　
炭化珪素半導体からなる基板
　上記基板上に設けられ，
低不純物のｎ型の導電性を有するｎ型層
　上記ｎ型層上に設けられ，
ｐ型の導電性を有するｐ型ベース層
　上記ｐ型ベース層上に設けられ，
高不純物のｎ型の導電性を有するｎ型コンタクト層
　上記ｐ型ベース層上の上記ｎ型コンタクト層が設けられていない領域に設けられたｐ型コンタクト領域と，
　
上記ｎ型コンタクト層及び上記ｐ型ベース層を貫通して上記ｎ型層にまで達する深さを有する溝
　上記
溝の底面及び側壁上に設けられたゲート酸化膜
　上記
ゲート酸化膜を介在させて上記溝の側壁上に設けられたゲート電極
　上記ｎ型コンタクト層及び上記ｐ型コンタクト領域に接触して設けられたソース電極と，
　上記基板の下面に設けられたドレイン電極と，
　上記
ゲート電極に電圧が印加されたときに反転して上記ｎ型コンタクト層と上記ｎ型層とを導通させるチャネル手段
　上記
溝の下側の上記ｎ型層内に設けられ，高電圧遮断時の上記ｎ型層からの上記ゲート酸化膜への電界の侵入を遮蔽する溝下部電界シールド手段
　を備えたことを特徴とする
半導体装置
【請求項２】　上記
溝下部電界シールド手段が，ｐ型の導電性を有するｐ型領域から構成
　
（５ｂ）「【請求項６】　
上記ｐ型ベース層と上記ｎ型層との間に設けられ，上記ｎ型層より高いｎ型の導電性を有する電流拡散層をさらに備えた
半導体装置
　
（５ｃ）「【発明の属する技術分野】
本発明は
トレンチゲート型のＳｉＣ（炭化珪素）半導体を用いたＭＯＳ電界効果パワートランジスタとして用いる半導体装置及びその製造方法
　
（５ｄ）「【発明が解決しようとする課題】ＳｉＣはＳｉに比較し絶縁破壊電界強度が１０倍大きい。この特長を利用して，素子特性の向上を図る様に素子の構造を最適化すると，ＳｉＣ中にはＳｉの絶縁破壊電界強度の十倍に近い電界が存在する。このため，上述したような図６の
従来のトレンチゲート型のＳｉＣ半導体を用いたＭＯＳ電界効果パワートランジスタでは，
酸化膜中で絶縁破壊が生じる
トレンチゲート構造では，特にトレンチ下部の角部分で電界集中が起こり，酸化膜中の電界強度が大きくなり，上記理由と相まって，ゲート酸化膜に絶縁破壊が生じ易い
　
（５ｅ）「実施の形態３．図３は本発明の別の一実施の形態を示すもので，トレンチゲート型のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタ半導体装置の断面図である。１はｎ型のＳｉＣ基板，２はドリフト領域，３はベース領域，４はｎコンタクト領域，５はｐコンタクト領域，６はトレンチ部，７はゲート酸化膜，８はゲート電極，９はチャネル部，１０はソース電極，１１はドレイン電極，１２はトレンチ下部電界シールド領域，１３はベース領域下部電界シールド領域，１４は電界シールド結合領域，１５は
導通時の抵抗を低減するためにｐベース領域の下部に設けた，ドリフト領域２より導電性の高い（すなわち，キャリア濃度の高い）ｎ型の電流拡散層
　次に製造方法について説明する。本実施の形態に示したトレンチゲート型のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタは例えば，次のように作製できる。
ＳｉＣ基板１
ドリフト領域２のための低不純物ｎ型層
電流拡散層１５のための，ドリフト領域２より導電率の高いｎ型層
ｐベース領域３のためのｐ型層
ｎコンタクト領域４のための高不純物のｎ型層を順次成長
この例では，エピ成長により電流拡散層を形成する作製例を示した
　
（５ｆ）「以上のように，
本実施の形態に示した半導体装置は，上述の実施の形態１及び２と同様の効果が得られるとともに
ｐベース領域３の下部に，ドリフト領域２より導電性の高いｎ型の電流拡散層１５そなえている
導通時には，電流経路は，ゲート電圧印加により反転して形成されたチャネル９近傍からのみではなく，ｎ型の電流拡散層１５全体から，ｎ型ドリフト領域２を経て流れるので，その抵抗は，電流拡散層１５がないときに比べ低減される効果がある
　
（５ｇ）「実施の形態４．図４は本発明の別の一実施の形態を示すもので，トレンチゲート型のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタ半導体装置の断面図である。１はｎ型のＳｉＣ基板，２はドリフト領域，３はベース領域，４はｎコンタクト領域，５はｐコンタクト領域，６はトレンチ部，７はゲート酸化膜，８はゲート電極，９はチャネル部，１０はソース電極，１１はドレイン電極，１２Ａはトレンチ部６の幅より広い幅を持ち，トレンチ部６のない領域まで横に延びた構造を有したトレンチ下部電界シールド領域，１３はベース領域下部電界シールド領域，１５は
電流拡散層
電流拡散層１５による抵抗の低減の原理は実施の形態１から３と同様
　
（５ｈ）「なお，
図５は同じく実施の形態４の他の構成を示す
　
（５ｉ）「また，
ｐ型ベース層とｎ型層との間に設けられ，ｎ型層より高いｎ型の導電性を有する電流拡散層をさらに備えている
導通時には，電流経路は，ゲート電圧印加により反転して形成されたチャネル近傍からのみではなく，ｎ型の電流拡散層全体から，ｎ型層を経て流れるので，その抵抗は，電流拡散層がないときに比べ低減される
　
（３）本願補正発明１と引用発明との対比
ア　引用発明の「N＋型SiC基板1」，「基板1よりも低い不純物濃度を有するN−型エピタキシャル層2」，「P−型SiCベース層３」，「N＋型ソース層5」及び「N−型エピタキシャル層2に達する深さの溝4」は，各々本願補正発明１の「第１導電型の半導体基板」，「半導体基板より低不純物濃度の第１導電型のドリフト層」，「第２導電型のベース層」，「第１導電型のソース領域」及び「ドリフト層に達する深さのトレンチ」に相当する。
　
イ　引用発明が「前記N＋型ソース層5の上面，前記溝4の内部にLP-CVD法によりポリシリコン層を堆積し，前記ポリシリコン層に燐をドーピングする工程」を備えており，本願補正発明１が「第２導電型にドープしたポリシリコン層を前記半導体基板の表面のトレンチを含む全面に堆積」するのであるから，引用発明と本願補正発明１は「ドープしたポリシリコン層を前記半導体基板の表面のトレンチを含む全面に堆積」する工程を含む発明である点で一致する。
　
　上記ア−イの対応関係によれば，本願補正発明１と引用発明との一致点及び相違点は，次のとおりである。
　
＜一致点＞
　「第１導電型の半導体基板の一方の面側に該半導体基板より低不純物濃度の第１導電型のドリフト層，第２導電型のベース層および第１導電型のソース領域をこの順に備えた炭化珪素の半導体基板の表面から前記ドリフト層に達する深さのトレンチを形成し，ドープしたポリシリコン層を前記半導体基板の表面のトレンチを含む全面に堆積した後，前記半導体基板の表面と前記トレンチ側壁のポリシリコン層を除去して前記トレンチ底部にポリシリコン領域を選択形成し，該ポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を介してポリシリコンゲート電極を形成することにより，トレンチ側壁のベース層にチャネル領域を配したＭＯＳゲート構造を備えるようにした炭化珪素半導体装置の製造方法において，前記ポリシリコン領域が，前記ポリシリコン層の堆積後，形成された該ポリシリコン層のうち，表面から前記チャネル領域より深い位置までをエッチングにより除去してトレンチ底部にポリシリコン層を残すように形成され，次にポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を形成する炭化珪素半導体装置の製造方法。」
　
＜相違点＞
・相違点１：本願補正発明１が，「第１導電型のドリフト層」と「第２導電型のベース層」との間に，「ドリフト層より高不純物濃度の第１導電型の電流拡散層」を備えるのに対して，引用発明は，このような層を備えていない点。
　
・相違点２：半導体基板の表面のトレンチを含む全面に堆積するポリシリコン層が，本願補正発明１では「第２導電型」であるのに対して，引用発明は，「ポリシリコン層に燐をドーピング」したものである点。
　
・相違点３：本願補正発明１が，前記ポリシリコン層の堆積後，「エッチングガスのバイアス方向に対して前記半導体基板を傾斜させて」，トレンチ側壁に形成された該ポリシリコン層のうち，表面から前記チャネル領域より深い位置までを「異方性」エッチングにより除去するのに対して，引用発明では，「フォトリソグラフィとエッチングにより，前記N＋型ソース層5の上面と溝4の側壁から前記ポリシリコン層を除去」する点。
　
・相違点４：本願補正発明１では，ゲート絶縁膜を「ＣＶＤ法」で形成するのに対して，引用発明では形成方法が明示されていない点。
　
（４）本願補正発明１と引用発明との相違点についての判断
・相違点１について
ア　引用例５の上記摘記（５ａ）−（５ｉ）の記載から，ＳｉＣ基板上に，ドリフト領域のための低不純物ｎ型層と，ｐベース領域のためのｐ型層と，ｎコンタクト領域のための高不純物のｎ型層とを順次成長し，エッチングを行いトレンチ部を形成し，ゲート酸化膜を形成する工程を備えたトレンチゲート型の半導体装置を製造する方法において，前記「ドリフト領域のための低不純物ｎ型層」と，前記「ｐベース領域のためのｐ型層」とを成長させる工程の間に，前記「ドリフト領域のための低不純物ｎ型層」より高いｎ型の導電性を有する「電流拡散層」を成長させる工程を付加することで，当該半導体装置の導通時の抵抗を，前記電流拡散層を設けないときに比べて低減させることができることを理解することができる。
　
イ　ところで，引用発明と，引用例５に記載された半導体装置の製造方法は，SiC基板の上面に低い不純物濃度を有するN型エピタキシャル層を成長させる工程と，前記N型エピタキシャル層上に，P型SiCベース層を成長させる工程と，前記P型SiCベース層3上に，N型ソース層を成長させる工程と，溝を形成する工程と，ゲート絶縁膜を形成する工程とを備えた溝ゲート型炭化珪素半導体装置の製造方法である点で，その属する技術分野を共通とする発明といえる。
　
ウ　そして，引用例５に示された，導通時の抵抗の低減が，半導体装置の製造において知られている解決すべき課題の一つであることは周知の事項であり，引用発明に係る半導体装置においても，導通時の抵抗が低いことが望ましいことは当業者にとって明らかといえる。
　
エ　そうすると，引用発明と引用例５に接した当業者であれば，引用発明において，半導体装置の導通時の抵抗を低減させるという周知の課題を解決するために，引用発明に引用例５に記載された構成を適用すること，すなわち，引用発明の「N−型エピタキシャル層2上に，P−型SiCベース層３をエピタキシャル成長させる工程」において，前記「P−型SiCベース層３」をエピタキシャル成長させる前に，前記「N−型エピタキシャル層2」より高いｎ型の導電性を有する「電流拡散層」をエピタキシャル成長させる工程を付加して導通時の抵抗を低減させることは，容易に想到し得たことである。したがって，引用発明において，上記相違点１について本願補正発明１の構成となすことは当業者にとって容易である。また，このような構成を採用したことによる効果は当業者が予測する範囲内のものである。
　
・相違点２について
ア　引用例２の上記摘記（２ａ）−（２ｅ）の記載から，引用例２には以下に示す発明が記載されていると認められる。
　
「トレンチ型絶縁ゲート下部における絶縁物層内の底部電界強度が高くなり，耐圧はこの絶縁物層の絶縁破壊により制限され，装置の高耐圧化が困難であったという課題を解決するための，トレンチ型絶縁ゲート構造の半導体装置の製造方法であって，
（ア）ドレイン領域として機能するn+形ＳｉＣ（炭化珪素）基板３を用意する工程と，
（イ）前記基板３の一表面上にＳｉＣのn-導電型のドリフト層２を気相成長法等により形成する工程と，
（ウ）前記ドリフト層２の上にＳｉＣのｐ導電型のボディ層４を気相成長法等により形成する工程と，
（エ）ソース層として，選択的にn+導電型の領域５を形成する工程と，
（オ）前記基板３，前記ドリフト層２及び前記ボディ層４からなる広義の基板を異方性エッチングして，ｐ導電型のボディ層４を貫通し底部がn-導電型のドリフト層２に達するトレンチ（溝）６９を形成する工程と，
（カ）その底に深さｐ導電型の電界緩和半導体領域１を形成することで，ゲートの絶縁物層底部の電圧分担を小さくすることでその絶縁物層の電界強度を緩和して，半導体装置の高耐圧化あるいは高信頼化を達成する工程と，
（キ）前記トレンチ６９の内表面にＳｉＯ2のゲート絶縁膜９を形成する工程と，
（ク）トレンチ型絶縁ゲート電極１４を形成する工程とを備えた，
　トレンチ型絶縁ゲート構造の絶縁ゲート半導体装置(MOSFET)の製造方法。」
　
イ　そうすると，引用発明と引用例２に記載された上記の発明は，いずれも
「N＋型SiC基板の上面に，前記基板よりも低い不純物濃度を有するN−型SiC層を形成する工程と，
　前記N−型SiC層上に，P型SiCベース層を形成する工程と，
　前記P型SiCベース層上に，N型ソース層を形成する工程と，
　前記N−型SiC層に達する深さの溝を形成する工程と，
　ゲート絶縁膜を形成する工程と，
　ゲート電極を形成する工程とを備えた，
　溝ゲート型炭化珪素半導体装置の製造方法。」
　という工程を備えた発明であるという点で，発明の属する技術分野を共通とするものといえる。
　また，引用発明と引用例２に記載された上記の発明は，いずれも，炭化珪素半導体内部でアバランシェ降伏が起きる前にゲート絶縁膜がブレークダウンを起こすことを防止しようとするものであるから，発明の解決しようとする課題においても共通するものといえる。
　さらに，引用発明と引用例２に記載された上記の発明とは，いずれも，上記の共通する課題を解決する為に，N−型SiC層に達する深さの溝を形成する工程と，ゲート絶縁膜を形成する工程との間に，前記ゲート絶縁膜が絶縁破壊することを防止するための半導体領域を前記溝の底部に選択的に形成する工程を付加したものであるから，両者は課題解決手段においても共通とする要素を有するといえる。
　
ウ　一方，引用例２に記載された発明は，上記摘記（２ｄ）の「
n
-
導電型のドリフト層２
n
+
導電型のドレイン層３
ｐ導電型のボディ層４
n
+
導電型のソース領域５
ｐ導電型の電界緩和半導体領域１
本実施例では
トレンチ型絶縁ゲート電極１４の下部のｐ導電型の電界緩和半導体領域１とn
-
導電型のドリフト層２との接合からもドレイン−ソース間電圧に応じてそれぞれの層に空乏層が拡がり，印加電圧に耐える耐電圧性が生じる
したがって，トレンチ型絶縁ゲート電極１４の下部では，印加電圧の大部分が上記電界緩和半導体領域１とn
-
導電型のドリフト層２により分担される
このためにゲート底部における絶縁物層９の電圧分担が小さくなり，その絶縁物層９の電界強度が緩和される
これにより，ゲート絶縁物層９の電界強度が緩和され耐電圧の向上を図ることができるとともに，ゲート絶縁物層９の信頼性が向上する
　
エ　他方，引用発明は，引用例１の上記摘記（１ａ）の「【請求項３】ドレイン領域を含む炭化珪素半導体基体の上面にドリフト領域を形成する工程と，該ドリフト領域の上面にウエル領域を形成する工程と，該ウエル領域の上面にソース領域を形成する工程と，該ソース領域及び前記ウエル領域を貫通して前記ドリフト領域にまで達する深さを有する第１の溝を形成する工程と，前記
第１の溝の下部にヘテロ半導体層を充填する工程
電界侵入を低減するヘテロ半導体層を設け
SiCとヘテロ接合するヘテロ半導体材料
ヘテロ接合半導体材料としては他にもシリコンまたはアモルファスシリコン等，炭化珪素半導体よりもエネルギーギャップEgの小さい半導体材料であれば構わない
ヘテロ半導体層13としてポリシリコン層を用いたことにより，すなわち，ゲート絶縁膜7の絶縁破壊防止構造として，第1の溝4の底面にポリシリコン／SiCヘテロ接合を用いたことにより，チャネルオフ時にソース／ドレイン間に高電圧が印加されたときに，ヘテロ接合界面からN
−
型エピタキシャル層2側に空乏層が伸びるため，N
−
型エピタキシャル層2からのゲート絶縁膜7ヘの電界の集中を緩和することができる
　
オ　すなわち，ゲート絶縁膜の絶縁破壊を防止するために，引用発明では「ヘテロ接合」により生じる空乏層を利用するのに対して，引用例２に記載された上記発明では，第１導電型である「n-導電型のドリフト層２」と第２導電型である「ｐ導電型の電界緩和半導体領域１」との接合から拡がる空乏層を利用するものであるといえる。
　
カ　ところで，引用発明は，溝4の底面に，炭化珪素半導体よりもエネルギーギャップEgの小さいポリシリコンを設けることによって，そのヘテロ接合界面から形成される空乏層でゲート絶縁膜7ヘの電界の集中を緩和する発明であるから，引用例１に記載された発明の具体的な態様の一つである「実施の形態１」において，前記炭化珪素半導体にヘテロ接合する「ヘテロ半導体層」として，ポリシリコンに「燐をドーピング」した形態のものが示されていたとしても，前記ポリシリコンの導電型としては前記「燐をドーピング」したものに限定して解すべきものとは認められない。
　
キ　してみれば，引用例２に記載された発明と引用発明とが，発明が属する技術分野及び発明が解決しようとする課題において共通であり，また，前記課題を解決する手段において共通する要素を有するのであるから，両者に共通する課題を解決する為に，引用発明に引用例２に記載された発明を適用することは容易に想到し得たことと認められる。
　すなわち，「ヘテロ半導体層」として用いられているポリシリコンの導電型として，引用発明の「燐をドーピング」したものに替えて，引用例２に記載されている「第２導電型」とすること，すなわち，上記相違点２について，本願補正発明１の構成となすことは適宜なし得たことである。また，このような構成を採用したことによる効果は，当業者が予測する範囲内のものである。
　
・相違点３について
ア　引用文献３には「電磁波およびまたは粒子線を部分的に照射することにより凹凸を有する半導体装置の側面を加工する事を特徴とする半導体装置の製造方法」に係る発明が開示されており，上記摘記（３ｅ）には，実施例２として，Ｓｉ基板１中に形成した溝と，前記溝内に成長させたＳｉＯ２層４とを有する構造において，表面に対し４５度の方向から弗素イオン（Ｆ＋）を５００ｅＶで照射することで，前記溝内に成長させたＳｉＯ２膜４を表面から溝幅と同一の深さまで除去し，シリコン基板１の露出した部分６を形成する方法が開示されている。
　また，上記摘記（３ｅ）には，除去されるＳｉＯ２膜４の表面からの深さが，Ｆ＋イオン線の照射角度によって制御できる事が言う迄もないことであると示されている。
　
イ　一方，引用発明は，溝の内部にポリシリコン層を堆積し，フォトリソグラフィとエッチングにより，前記溝の側壁から前記ポリシリコン層を除去して，前記溝の底部にポリシリコンからなるヘテロ半導体層を選択的に残す半導体装置の製造方法に係る発明であるところ，前記ポリシリコンからなるヘテロ半導体層は，前記ポリシリコン層を表面から前記チャネル領域より深い位置までをエッチングにより除去して，前記溝の底部に前記ポリシリコン層を残すように形成することを要するものである。
　
ウ　そうすると，引用発明と，引用文献３に記載された発明は，いずれも溝を有する半導体装置の前記溝の表面に成長させた材料を，前記溝の表面から所定の深さまで除去する発明である点で技術分野を共通するものといえる。
　また，引用発明では，ポリシリコン層を表面からチャネル領域より深い位置までをエッチングにより除去することが求められているところ，引用文献３には，除去される膜の表面からの深さが照射角度によって制御できることが言うまでもないと示されているのであるから，引用発明に引用文献３に記載された発明を適用した場合に，ポリシリコンからなるヘテロ半導体層を除去する深さを容易に制御することができるであろうことは当業者が容易に想到し得たことである。
　そうすると，引用発明と引用文献３に記載された発明に接した当業者であれば，引用発明において，ポリシリコン層を表面からチャネル領域より深い位置までエッチングにより除去するにあたり，引用発明と共通する技術分野に属する発明であり，また，材料を除去する深さを制御することができるという特徴を備えた引用例３に記載された発明を適用すること，すなわち，引用発明の「フォトリソグラフィとエッチング」に替えて，引用文献３に記載された，イオン線の照射角度によって表面から除去する深さを制御することができる，凹凸を有する半導体装置の側面を加工する半導体装置の製造方法を適用することは当業者にとって容易になし得たことである。
　そして，引用文献３に記載されるイオン線を照射して材料を除去する方法が「異方性エッチング」の一種であると認められるところ，このようなエッチングにおいて異方性をより良好なものとするためにイオン線の照射される方向に沿ったバイアスを付加することは周知といえる。
　してみれば，引用発明において，上記相違点３について本願補正発明１の構成となすことは当業者にとって容易である。また，このような構成を採用したことによる効果は当業者が予測する範囲内のものである
　
・相違点４について
ア　引用例１の上記摘記（１ｅ）には「溝4の側面および底面には，ゲート絶縁膜7が形成されている。」と記載されている。
　一方，引用例１の上記摘記（１ｆ）には「図2は，図1とは別の構造の半導体装置の断面図である。図1と異なる点は，溝4底部に形成されたポリシリコンからなるヘテロ半導体層13上に，このヘテロ半導体層13を構成するポリシリコン層を酸化して形成した厚い絶縁膜15が形成されている点である。ゲート絶縁膜7および，ポリシリコン層を酸化して形成した厚い絶縁膜15の上には，ポリシリコンゲート電極8が形成されている。」と記載されている。
　そして，引用例１の上記摘記（１ｇ）には「次に，図3（ｄ）に示すように，熱酸化を行い，ゲート絶縁膜7を形成する。この際，ポリシリコン層は，SiCと比較して酸化膜の成長速度が著しく速いため，ポリシリコンからなるヘテロ半導体層13の上面には，厚い絶縁膜15が形成される。」と記載されている。
　そうすると，引用例１の図２によって説明されている半導体装置は，溝4の側面および底面に熱酸化によってゲート絶縁膜を形成したものであり，他方，引用発明である引用例１の図１によって説明されている半導体装置は，該図２によって説明されている半導体装置とは異なり，溝4の側面および底面に形成されるゲート絶縁膜を「熱酸化以外」の方法で形成したものであると理解することができる。
　
イ　一方，熱酸化以外の方法でゲート酸化膜を形成する方法として，ＣＶＤ法が周知である。
　例えば，引用文献４の上記摘記（４ａ）には「N−型エピタキシャル領域20に達する，例えば0.1から10μｍの深さの
溝120を形成
CVD酸化膜を堆積してゲート絶縁膜30を形成
炭化珪素半導体装置が完成
　また，引用例１の上記摘記（１ｈ）には「
溝14を形成
ポリシリコンからなるヘテロ半導体層13を形成
図5（e）に示すように，CVD法により絶縁膜を堆積した後，フォトリソグラフィとエッチングによりゲート絶縁膜7を形成
　
ウ　そして，ゲート絶縁膜の形成方法が「熱酸化」ではないことは明らかなものの具体的な形成方法が特定されていない引用発明において，引用例４及び引用例１に記載される周知の方法である「ＣＶＤ法」による形成方法を採用することは当業者が容易に想到し得たことである。したがって，引用発明において，上記相違点４について本願補正発明１の構成となすことは当業者にとって容易である。また，このような構成を採用したことによる効果は当業者が予測する範囲内のものである。
　
（５）本願補正発明１についての判断
　相違点１−４については，以上のとおりであるから，本願補正発明１は，上記引用例１−５に記載された発明に基いて当業者が容易に発明をすることができたものである。
　
（６）本願補正発明２と引用発明との対比
　本願補正発明２と引用発明との一致点及び相違点は，次のとおりである。
　
＜一致点＞
　「第１導電型の半導体基板の一方の面側に該半導体基板より低不純物濃度の第１導電型のドリフト層，第２導電型のベース層および第１導電型のソース領域をこの順に備えた炭化珪素の半導体基板の表面から前記ドリフト層に達する深さのトレンチを形成し，ドープしたポリシリコン層を前記半導体基板の表面のトレンチを含む全面に堆積した後，前記半導体基板の表面と前記トレンチ側壁のポリシリコン層を除去して前記トレンチ底部にポリシリコン領域を選択形成し，該ポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を介してポリシリコンゲート電極を形成することにより，トレンチ側壁のベース層にチャネル領域を配したＭＯＳゲート構造を備えるようにした炭化珪素半導体装置の製造方法において，ポリシリコン層を堆積した後，前記チャネル領域が露出するまで前記ポリシリコン層をエッチバックし，次にポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を形成することを特徴とする炭化珪素半導体装置の製造方法。」
　
＜相違点＞
・相違点５：本願補正発明２が，「第１導電型のドリフト層」と「第２導電型のベース層」との間に，「ドリフト層より高不純物濃度の第１導電型の電流拡散層」を備えるのに対して，引用発明は，このような層を備えていない点。
　
・相違点６：半導体基板の表面のトレンチを含む全面に堆積するポリシリコン層が，本願補正発明２では「第２導電型」であるのに対して，引用発明は，「ポリシリコン層に燐をドーピング」したものである点。
　
・相違点７：本願補正発明２が「トレンチをすべて埋めることができる厚さ以上にポリシリコン層を堆積」するのに対して，引用発明では「ポリシリコン層」を堆積する厚さが特定されていない点。
　
・相違点８：本願補正発明２では，ゲート絶縁膜を「ＣＶＤ法」で形成しているのに対して，引用発明では特定されていない点。
　
（７）本願補正発明２と引用発明との相違点についての判断
・相違点５について
　上記相違点１についてと同様の理由により，引用発明において，上記相違点５について本願補正発明２の構成となすことは当業者にとって容易である。また，このような構成を採用したことによる効果は当業者が予測する範囲内のものである。
　
・相違点６について
　上記相違点２についてと同様の理由により，引用発明において，上記相違点６について本願補正発明２の構成となすことは当業者にとって容易である。また，このような構成を採用したことによる効果は当業者が予測する範囲内のものである。
　
・相違点７について
　トレンチ底部に所定の材料を選択形成する方法として，該トレンチをすべて埋めることができる厚さ以上に当該材料を堆積した後に，所定の深さまでエッチバックを行うことは周知の技術的事項である。
　したがって，引用発明において，溝４をすべて埋めることができる厚さ以上にポリシリコン層を堆積して，上記相違点７について本願補正発明２の構成となすことは当業者にとって容易である。また，このような構成を採用したことによる効果は当業者が予測する範囲内のものである。
　
・相違点８について
　上記相違点４についてと同様の理由により，引用発明において，上記相違点８について本願補正発明２の構成となすことは当業者にとって容易である。また，このような構成を採用したことによる効果は当業者が予測する範囲内のものである。
　
（８）本願補正発明２についての判断
　相違点５−８については，以上のとおりであるから，本願補正発明２は，上記引用例１−２，４−５に記載された発明に基いて当業者が容易に発明をすることができたものである。
　
（９）判断についてのまとめ
　以上のとおりであるから，本願補正発明１及び本願補正発明２は，上記引用例１−５に記載された発明に基いて当業者が容易に発明をすることができたものである。したがって，本願補正発明１及び本願補正発明２は，特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
５　補正の却下の決定のむすび
　したがって，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　平成２４年４月１６日に提出された手続補正書による補正を上記のとおり却下したので，本願の請求項１−３に係る発明は，平成２３年１２月２２日に提出された手続補正書により補正された明細書，特許請求の範囲及び図面の記載からみて，その特許請求の範囲の請求項１−３に記載されている事項により特定されるとおりのものであるところ，そのうち，請求項１及び請求項２に係る発明（以下「本願発明１」及び「本願発明２」という。）は，次のとおりであると認める。
　
「【請求項１】
半導体基板の表面からドリフト層に達する深さのトレンチを形成し，前記ドリフト層の導電型とは反対導電型にドープしたポリシリコン層を前記半導体基板の表面に堆積した後，前記トレンチ底部にポリシリコン領域を選択形成し，該ポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を介してポリシリコンゲート電極を形成することにより，トレンチ側壁にチャネル領域を配したＭＯＳゲート構造を備えるようにした炭化珪素半導体装置の製造方法において，前記ポリシリコン領域が，前記ポリシリコン層の堆積後，エッチングガスのバイアス方向に対して前記半導体基板を傾斜させて，トレンチ側壁に形成された該ポリシリコン層のうち，表面から前記チャネル領域より深い位置までを異方性エッチングにより除去し，次にＣＶＤ絶縁膜のゲート絶縁膜を形成することにより形成されることを特徴とする炭化珪素半導体装置の製造方法。
　
　【請求項２】
半導体基板の表面からドリフト層に達する深さのトレンチを形成し，前記ドリフト層の導電型とは反対導電型にドープしたポリシリコン層を前記トレンチに堆積した後，前記トレンチ底部にポリシリコン領域を選択形成し，該ポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を介してポリシリコンゲート電極を形成することにより，トレンチ側壁にチャネル領域を配したＭＯＳゲート構造を備えるようにした炭化珪素半導体装置の製造方法において，前記トレンチをすべて埋めることができる厚さ以上にポリシリコン層を形成した後，前記チャネル領域が露出するまで前記ポリシリコン層をエッチバックし，次にＣＶＤ絶縁膜のゲート絶縁膜を形成することを特徴とする炭化珪素半導体装置の製造方法。」
　
２　進歩性について
（１）引用例及びその記載事項
　原査定の拒絶の理由に引用され，本願の出願前に頒布された刊行物である引用例１−４に記載されている事項は，上記「第２　４　（２）引用例とその記載事項，及び，引用発明」の項で指摘したとおりである。
　
（２）当審の判断
ア　本願発明１と引用発明との対比
　本願発明１と引用発明との一致点及び相違点は，次のとおりである。
　
＜一致点＞
　「半導体基板の表面からドリフト層に達する深さのトレンチを形成し，ドープしたポリシリコン層を前記半導体基板の表面に堆積した後，前記トレンチ底部にポリシリコン領域を選択形成し，該ポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を介してポリシリコンゲート電極を形成することにより，トレンチ側壁にチャネル領域を配したＭＯＳゲート構造を備えるようにした炭化珪素半導体装置の製造方法において，前記ポリシリコン領域が，前記ポリシリコン層の堆積後，トレンチ側壁に形成された該ポリシリコン層のうち，表面から前記チャネル領域より深い位置までをエッチングにより除去し，次にゲート絶縁膜を形成することにより形成される炭化珪素半導体装置の製造方法。」
　
＜相違点＞
・相違点９：半導体基板の表面に堆積に堆積するドープしたポリシリコン層の導電型が，本願発明１では，ドリフト層の導電型とは「反対」導電型であるのに対して，引用発明は，「ポリシリコン層に燐をドーピング」したものである点。
　
・相違点１０：本願発明１が，ポリシリコン層の堆積後，「エッチングガスのバイアス方向に対して前記半導体基板を傾斜させて」，トレンチ側壁に形成された該ポリシリコン層のうち，表面から前記チャネル領域より深い位置までを「異方性エッチング」により除去するのに対して，引用発明では，「フォトリソグラフィとエッチング」により，溝4の側壁からポリシリコン層を除去する点。
　
・相違点１１：本願発明１では，ゲート絶縁膜が「ＣＶＤ絶縁膜」であるのに対して，引用発明では特定されていない点。
　
イ　本願発明１と引用発明との相違点についての判断　
　「（４）本願補正発明１と引用発明との相違点についての判断」で検討した，相違点２，相違点３，相違点４と同様の理由により，引用発明において，上記相違点９−１１について本願発明１の構成となすことは当業者にとって容易である。また，このような構成を採用したことによる効果は当業者が予測する範囲内のものである。
　
ウ　本願発明２と引用発明との対比
　本願発明２と引用発明との一致点及び相違点は，次のとおりである。
　
＜一致点＞
　「半導体基板の表面からドリフト層に達する深さのトレンチを形成し，ドープしたポリシリコン層を前記トレンチに堆積した後，前記トレンチ底部にポリシリコン領域を選択形成し，該ポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を介してポリシリコンゲート電極を形成することにより，トレンチ側壁にチャネル領域を配したＭＯＳゲート構造を備えるようにした炭化珪素半導体装置の製造方法において，ポリシリコン層を形成した後，前記チャネル領域が露出するまで前記ポリシリコン層をエッチバックし，次にゲート絶縁膜を形成することを特徴とする炭化珪素半導体装置の製造方法。」
　
＜相違点＞
・相違点１２：半導体基板の表面に堆積に堆積するドープしたポリシリコン層の導電型が，本願発明２では，ドリフト層の導電型とは「反対」導電型であるのに対して，引用発明は，「ポリシリコン層に燐をドーピング」したものである点。
　
・相違点１３：本願発明２が「トレンチをすべて埋めることができる厚さ以上にポリシリコン層を堆積」した後，前記チャネル領域が露出するまで前記ポリシリコン層をエッチバックするのに対して，引用発明では「ポリシリコン層」を堆積する厚さが特定されていない点。
　
・相違点１４：本願発明２では，ゲート絶縁膜が「ＣＶＤ絶縁膜」であるのに対して，引用発明では特定されていない点。
　
エ　本願発明２と引用発明との相違点についての判断　
　「（６）本願補正発明２と引用発明との相違点についての判断」で検討した，相違点６，相違点７，相違点８と同様の理由により，引用発明において，上記相違点１２−１４について本願発明２の構成となすことは当業者にとって容易である。また，このような構成を採用したことによる効果は当業者が予測する範囲内のものである。
　
オ　本願発明１及び本願発明２の進歩性についての判断のまとめ
　以上のとおりであるから，本願発明１及び本願発明２は，いずれも上記引用例１−４に記載された発明に基いて当業者が容易に発明をすることができたものである。　
　
第４　むすび 
　以上のとおり，本願の請求項１及び請求項２に係る発明は，引用例１−４に記載された発明に基いて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができないものである。したがって，本願の他の請求項に係る発明については検討するまでもなく，本願は拒絶をすべきものである。
　
　よって，結論のとおり審決する。