(57)【要約】フラッシュメモリには、多数決論理回路３、およびシフトレジスタ６１〜６３が設けられている。また、バンク２ａ〜２ｄのうち、３つのバンク２ａ〜２ｃには電源トリミング情報、ビット線救済情報からなる２値の管理情報が格納される管理情報格納領域ＫＡがそれぞれ備えられている。フラッシュメモリの初期化動作時に、管理情報格納領域ＫＡから読み出された管理情報を多数決論理回路３が誤り訂正し、トリミング／救済データバッファ１１に出力し、信頼性の高い管理情報を短時間で提供する。また、シフトレジスタ６１〜６３は、制御回路１２から出力される制御信号をある時間だけ遅延させ、センスアンプ４２〜４４に出力する。これにより、バンク２ａ〜２ｄの動作電流を分散させることができ、フラッシュメモリのピーク電流を抑制することができる。
2003073430.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルがアレイ状に並べられたメモリアレイからなる複数のメモリバンクを有し、前記複数のメモリバンクが同時に制御される不揮発性半導体記憶装置であって、
前記複数のメモリバンクのうち、３つ以上の奇数個のメモリバンクにそれぞれ設けられ、管理情報を格納する管理情報格納領域と、
前記管理情報格納領域から読み出された管理情報の多数決論理をとり、前記管理情報を決定する多数決論理回路とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、前記管理情報格納領域に格納される管理情報が、電源トリミング情報、およびビット線救済情報であることを特徴とする不揮発性半導体記憶装置。
【請求項３】
メモリセルがアレイ状に並べられたメモリアレイからなる複数のメモリバンクを有し、前記複数のメモリバンクが同時に制御される不揮発性半導体記憶装置であって、前記複数のメモリバンクに同時アクセスする際に、制御回路から出力される制御信号をある時間だけ遅延し、各々の前記メモリバンクに接続されたセンスアンプに、時間差をつけてそれぞれ出力する遅延回路を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３記載の不揮発性半導体記憶装置において、前記遅延回路により遅延される制御信号により、読み出し動作時におけるビット線のプリチャージ動作が、前記メモリバンク毎にある時間だけ遅延することを特徴とする不揮発性半導体記憶装置。
【請求項５】
メモリセルがアレイ状に並べられたメモリアレイからなる複数のメモリバンクを有し、前記複数のメモリバンクが同時に制御される不揮発性半導体記憶装置であって、
前記複数のメモリバンクのうち、３つ以上の奇数個のメモリバンクにそれぞれ設けられ、管理情報を格納する管理情報格納領域と、
前記管理情報格納領域から読み出された管理情報の多数決論理をとり、前記管理情報を決定する多数決論理回路と、
前記複数のメモリバンクに同時アクセスする際に、制御回路から出力される制御信号をある時間だけ遅延し、各々の前記メモリバンクに接続されたセンスアンプに、時間差をつけてそれぞれ出力する遅延回路とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５記載の不揮発性半導体記憶装置において、前記管理情報格納領域に格納される管理情報が、電源トリミング情報、およびビット線救済情報であることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項５または６記載の不揮発性半導体記憶装置において、前記遅延回路により遅延される制御信号により、読み出し動作時におけるビット線のプリチャージ動作が、前記メモリバンク毎にある時間だけ遅延することを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１〜７のいずれか１項に記載の不揮発性半導体記憶装置において、前記複数のメモリバンクに設けられたメモリセルが、ある電圧レベルのしきい値を複数設定し、２ビット以上のデータ記憶する多値メモリセルであることを特徴とする不揮発性半導体記憶装置。
【請求項９】
複数の不揮発性メモリセルにより構成されるメモリアレイを有し、メモリアレイは複数のメモリバンクに分割され、夫々のメモリバンクは独立に制御され、２以上のメモリバンクに対して同時にアクセスすることが可能とされる不揮発性半導体記憶装置において、
複数のメモリバンクへのアクセスが同時に指示された場合、第１のメモリバンクへのアクセスを開始した後、所定時間を経過した後に、第２のメモリバンクへのアクセスを開始することを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項９記載の不揮発性半導体記憶装置において、前記第１のメモリバンクへのアクセスと前記第２のメモリバンクへのアクセスのうち、少なくとも一方のアクセスは読み出し動作であることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項９または１０記載の不揮発性半導体記憶装置において、前記複数のメモリバンクのうち、少なくとも３以上の奇数個のメモリバンクの夫々に管理情報格納領域を有し、
前記管理情報格納領域へのアクセスにおいても、前記管理情報格納領域を有する複数のメモリバンクへのアクセスが同時に指示されることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
技術分野
本発明は、不揮発性半導体記憶装置に関し、特に、多値フラッシュメモリにおける管理情報の高速読み出しに適用して有効な技術に関するものである。
背景技術
電気的に書込みおよび消去が可能な不揮発性メモリの１つとしてフラッシュメモリがある。フラッシュメモリにおいては、書き込み、消去ともトンネル電流を用いて浮遊ゲートの電荷放出、注入を行う、いわゆるＡＮＤ形のメモリセル構成が知られている。
本発明者の検討によれば、フラッシュメモリは、電源トリミング情報、およびビット線救済情報などからなる管理情報が設定されている。そして、電源投入などの初期化時に該フラッシュメモリのヒューズに設定された管理情報を読み出し、電源回路が生成する電圧の微調整や、不良のメモリセル、またはメモリラインをスペアの行や列に置き換えて救済している。
なお、この種の半導体メモリについて詳しく述べてある例としては、１９９５年６月１日、株式会社  工業調査会発行、大島  雅志（編）、「電子材料」６月号  第３４巻  第６号、Ｐ３２〜Ｐ３７があり、この文献には、フラッシュメモリにおける読み出し／書き込み／消去動作などが記載されている。
ところが、上記のようなフラッシュメモリにおける管理情報の設定技術では、次のような問題点があることが本発明者により見い出された。
すなわち、ヒューズによる管理情報の設定では、ウエハテスト時などに行われる電源トリミングテスト、および救済テストの検査結果に基づいたヒューズの切断工程が必要となってしまい、工数が増加し、効率が低下してしまうという問題がある。
また、ヒューズを切断する際には、レーザリペアなどのレーザ光線によって該ヒューズを切断する装置が必要であり、フラッシュメモリの製造コストも大きくなってしまうという問題がある。
さらに、一度切断したヒューズは再接続が不可であるので、たとえば、フラッシュメモリの開発において管理情報をフレキシブルに変更することなどができないために、設計開発の効率が低下してしまうという問題がある。
本発明の目的は、管理情報を高速に、かつ正確に読み出すことにより、初期化時間を大幅に短縮するとともに、動作時の消費電力を減少させることのできる不揮発性半導体記憶装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
１．本発明は、メモリセルがアレイ状に並べられたメモリアレイからなる複数のメモリバンクを有し、それらが同時に制御される複数のメモリバンクのうち、３つ以上の奇数個のメモリバンクにそれぞれ設けられた管理情報を格納する管理情報格納領域と、該管理情報格納領域から読み出された管理情報の多数決論理をとり、該管理情報を決定する多数決論理回路とを備えたものである。
２．前記第１項において、前記管理情報格納領域に格納される管理情報が、電源トリミング情報、およびビット線救済情報よりなるものである。
３．複数のメモリバンクに同時アクセスする際に、制御回路から出力される制御信号をある時間だけ遅延し、各々のメモリバンクに接続されたセンスアンプに、時間差をつけてそれぞれ出力する遅延回路を備えたものである。
４．前記第３項において、前記遅延回路によって遅延される制御信号により、読み出し動作時におけるビット線のプリチャージ動作が、メモリバンク毎にある時間だけ遅延するものである。
５．同時に制御される複数のメモリバンクのうち、３つ以上の奇数個のメモリバンクにそれぞれ設けられ、管理情報を格納する管理情報格納領域と、該管理情報格納領域から読み出された管理情報の多数決論理をとり、該管理情報を決定する多数決論理回路と、複数のメモリバンクに同時アクセスする際に、制御回路から出力される制御信号をある時間だけ遅延し、時間差をつけてそれぞれ出力する遅延回路とを備えたものである。
６．前記第５項において、前記管理情報格納領域に格納される管理情報が、電源トリミング情報、およびビット線救済情報よりなるものである。
７．前記第５項または前記第６項において、前記遅延回路によって遅延される制御信号により、読み出し動作時におけるビット線のプリチャージ動作が、メモリバンク毎にある時間だけ遅延するものである。
８．前記第１項〜前記第７項のいずれか１項において、前記複数のメモリバンクに設けられたメモリセルが、ある電圧レベルのしきい値を複数設定し、２ビット以上のデータ記憶する多値メモリセルよりなるものである。
発明を実施するための最良の形態
本発明を詳細に説明するために、添付の図面に従ってこれを説明する。なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
本実施の形態において、フラッシュメモリ（不揮発性半導体記憶装置）１は、１つのメモリセルに、ある電圧レベルのしきい値を複数設定することで情報を記憶し、１つのメモリセルあたり１ビットの情報を記憶させる２値フラッシュメモリ、または２ビット以上の情報を記憶させる多値記憶技術を用いた多値フラッシュメモリである。
このフラッシュメモリ１には、図１に示すように、制御系回路、メモリアレイ２、および多数決論理回路３などが設けられている。制御系回路は、センスアンプ４１〜４４、制御信号デコーダ５１〜５４、シフトレジスタ（遅延回路）６１〜６３、ＳＲＡＭ７１〜７４、データバッファ８１〜８４、マルチプレクサ９、データバッファ１０、トリミング／救済データバッファ１１、制御回路１２、ならびにコマンドデコーダ１３などから構成されている。
メモリアレイ２は、バンク２ａ〜２ｄの４つのバンクに分割されたマルチバンク構成となっており、フラッシュメモリ１は、それらバンク２ａ〜２ｄを同時制御する、いわゆる同時制御方式となっている。
バンク２ａ〜２ｃには、管理情報格納領域ＫＡがそれぞれ備えられている。この管理情報格納領域ＫＡには、電源トリミング情報、およびビット線救済情報などからなる２値の管理情報が格納されている。
また、バンク２ａ〜２ｃの管理情報格納領域ＫＡに格納される管理情報は、すべて同一の内容であり、各々のバンク２ａ〜２ｃの同じアドレスに同じデータが格納されている。
多数決論理回路３は、バンク２ａ〜２ｃの管理情報格納領域ＫＡに格納されたそれぞれの管理データの多数決論理をとり、決定した結果を出力する。
センスアンプ４１〜４４は、バンク２ａ〜２ｄのメモリセルから出力されたデータをそれぞれ増幅して出力する。制御信号デコーダ５１〜５４は、制御回路１２から出力された各種の制御信号をデコードし、そのデコード信号をセンスアンプ４１〜４４にそれぞれ出力する。
シフトレジスタ６１〜６３は、制御回路１２から出力される各種の制御信号を、ある時間だけ遅延させて制御信号デコーダ５２〜５４にそれぞれ出力する。ＳＲＡＭ７１〜７４は、センスアンプ４１〜４４から出力された書き込み対象セルのデータをそれぞれ保持する。
データバッファ８１〜８４は、ＳＲＡＭ７１〜７４から出力されたデータを一時的に格納した後転送する。マルチプレクサ９は、データバッファ８１〜８４から出力されたそれぞれのデータから、あるデータを選択して出力する。
データバッファ１０は、マルチプレクサ９から出力されたデータを一時的に格納した後転送する。トリミング／救済データバッファ１１は、多数決論理回路３によって多数決論理がとられた管理情報をＳＲＡＭ７１、およびデータバッファ８１を介して格納する。このトリミング／救済データバッファ１１に格納された管理情報は、ビット線（Ｙ系）冗長救済回路、および電源回路に供給される。
制御回路１２は、コマンドデコーダ１２から出力されたデコード信号に基づいて各種制御信号を出力し、フラッシュメモリ１におけるすべての制御を司る。コマンドデコーダ１２は、外部から入力される各種の制御信号、ならびにデコードしたコマンド用信号を出力する。
次に、本実施の形態におけるフラッシュメモリ１の動作について説明する。
まず、フラッシュメモリ１に電源が投入されると、該フラッシュメモリの初期設定動作が行われる。この初期設定時において、制御回路１２からあるアドレスが出力され、そのアドレスに基づいて、図２に示すように、バンク２ａ〜２ｃの管理情報格納領域ＫＡに格納された管理情報が順次読み出される。バンク２ａ〜２ｃの管理情報格納領域ＫＡから読み出される管理情報は、たとえば、１サイクルでそれぞれ４ビットである。
バンク２ａ〜２ｃの管理情報格納領域ＫＡからそれぞれ読み出された４ビット分の管理情報は、多数決論理回路３によって多数決論理がとられて決定される。この結果は、ＳＲＡＭ７１、データバッファ８１を介してトリミング／救済データバッファ１１に格納される。
そして、Ｙ系冗長救済回路は、トリミング／救済データバッファ１１に格納されたビット線救済情報に基づいて、不良のメモリセル、あるいはビット線などの救済を行う。また、電源回路は、トリミング／救済データバッファ１１に格納された電源トリミング情報に基づいて、各種電源電圧レベルのトリミングを行う。
これにより、初期設定時の不安定な状態で読み出される管理情報の信頼性を確保することができるとともに、短時間で管理情報を読み出すことができる。
また、初期設定が終了した通常動作時のフラッシュメモリ１では、制御回路１２から出力される制御信号がシフトレジスタ６１〜６３によりある時間だけ遅延して出力されている。ここでは、シフトレジスタ６１〜６３による遅延時間を、クロック信号の１サイクルに同期させるものとする。
ここで、フラッシュメモリ１の書き込み／読み出し／消去などの動作について説明する。
図３は、制御回路１２から出力された制御信号の流れを示した説明図であり、図４は、制御信号、および消費電流をそれぞれ示したタイミングチャートである。
図４においては、上方から下方にかけて、フラッシュメモリ１の消費電流、バンク２ａの動作電流、センスアンプ４１に入力される制御信号、バンク２ｂの動作電流、センスアンプ４２に入力される制御信号、バンク２ｃの動作電流、センスアンプ４３に入力される制御信号、バンク２ｄの動作電流、センスアンプ４４に入力される制御信号の信号タイミングをそれぞれ示している。
まず、制御信号１２から出力された制御信号は、制御信号デコーダ５１、およびシフトレジスタ６１にそれぞれ入力される。制御信号デコーダ５１に入力された制御信号はデコードされ、センスアンプ４１に出力される。
このデコードされた制御信号を受けてセンスアンプ４１が動作し、バンク２ａの動作電流が流れる。シフトレジスタ６１に入力された制御信号は、クロック信号の１サイクル分遅延して制御信号デコーダ５２、ならびにシフトレジスタ６２にそれぞれ出力される。
制御信号デコーダ５２に入力された制御信号はデコードされ、センスアンプ４２に出力される。よって、１サイクル後にバンク２ｂの動作電流が流れる。さらに、シフトレジスタ６２に入力された制御信号は、クロック信号の１サイクル分遅延して制御信号デコーダ５３、ならびにシフトレジスタ６３にそれぞれ出力される。
また、制御信号デコーダ５３に入力された制御信号はデコードされ、センスアンプ４３に出力され、バンク２ｂに１サイクル遅延してバンク２ｃの動作電流が流れる。
さらに、シフトレジスタ６３に入力された制御信号は、１サイクル遅延して制御信号デコーダ５４に出力され、該制御信号デコーダ５４にデコードされてセンスアンプ４４に出力され、バンク２ｃに１サイクル遅延してバンク２ｄの動作電流が流れる。
このように、シフトレジスタ６１〜６３によって、制御信号を遅延させてデコーダ５１〜５４にそれぞれ入力することによって、各々のバンク２ａ〜２ｄの動作を１サイクル毎にずらして動作させるので、フラッシュメモリ１に流れる全体電流のピークが分散することになり、消費電流を大幅に低減することができる。
図５は、フラッシュメモリ１におけるビット線のプリチャージ動作時の説明を示した図である。ここで、図５においては、バンク２ａ、２ｂ、センスアンプ４１，４２、ならびに制御信号デコーダ５１，５２の接続構成についてそれぞれ示しているが、バンク２ｃ，２ｄ、センスアンプ４３，４４、ならびに制御信号デコーダ５３，５４においても、同様の接続構成となっている。
センスアンプ４１，４２に設けられたビット線プリチャージ用のトランジスタＴｐｃ１，Ｔｃｐ２のゲートには、制御信号デコーダ５１，５２から出力された制御信号ＲＰＣ０，ＲＰＣ１がそれぞれ入力されるように接続されている。
また、トランジスタＴｐｃ１，Ｔｃｐ２の一方の接続部には、プリチャージ用電源電圧がそれぞれ供給されている。トランジスタＴｐｃ１，Ｔｃｐ２の他方の接続部には、バンク２ａ、２ｂのビット線ｂ１，ｂ２がそれぞれ接続されている。
図６は、ビット線のプリチャージ動作時における信号のタイミングチャートである。図６においては、上方から下方にかけて、フラッシュメモリ１の全体電流、制御信号デコーダ５１から出力される制御信号ＲＰＣ０、ビット線ｂ１に印加される電圧Ｖｂｌ０、ビット線ｂ１に流れる電流Ｉｂｌ０、制御信号デコーダ５２から出力される制御信号ＲＰＣ１、ビット線ｂ２に印加される電圧Ｖｂｌ１、ビット線ｂ２に流れる電流Ｉｂｌ１の信号波形をそれぞれ示している。
ビット線プリチャージ動作の場合、制御信号デコーダ５１，５２から出力される制御信号ＲＰＣ１は、シフトレジスタ６２によって制御信号ＲＰＣ０よりも１サイクル遅延して出力される。
よって、ビット線ｂ２のプリチャージ動作もビット線ｂ１のプリチャージ動作よりも１サイクル遅れることになるので、ビット線ｂ２に流れる電流Ｉｂｌ１もビット線ｂ１に流れる電流Ｉｂｌ０よりも１サイクル遅れて流れることになる。
電流Ｉｂｌ０，Ｉｂｌ１が１サイクル毎に遅延して流れるので、フラッシュメモリ１の全体電流もそれぞれ分散して流れる。また、バンク２ｃ，２ｄにおいても、同様にプリチャージ動作が遅延されるので、プリチャージ動作時にフラッシュメモリ１に流れる全体電流のピーク電流値を約１／４程度に抑えることができる。
さらに、本発明者が検討した制御信号が遅延されないフラッシュメモリの消費電流について説明する。
図７は、制御信号が入力された際にフラッシュメモリに流れる電流波形を示したものである。制御信号が遅延されない場合、たとえば、４つのバンクを有したフラッシュメモリでは、該４つのバンクなどが一斉に動作するので、図８に示すように、フラッシュメモリに流れるピーク電流も４倍となって全体電流が大きくなってしまうことになり、消費電流が大きくなってしまうことになる。
一方、シフトレジスタ〜を設けたフラッシュメモリ１では、読み出し／書き込み／消去動作時において、各々のバンク２ａ〜２ｂの動作タイミングを１サイクルずらすことができるので、消費電流のピークを抑えることができる。
それにより、本実施の形態によれば、電源投入時の初期化状態で、信頼性の高い管理情報を高速に読み出すことができ、フラッシュメモリ１の初期化時間を短縮することができる。
また、シフトレジスタ６１〜６４によって、読み出し／書き込み／消去動作時における各バンク２ａ〜２ｄの消費電流を抑えることができるので、フラッシュメモリ１の消費電力を低減することができる。
さらに、本実施の形態においては、フラッシュメモリ１が多値フラッシュメモリであるか２値フラッシュメモリであるかについて特に限定していないが、特にフラッシュメモリ１が多値フラッシュメモリである場合は格納する管理情報を２値状態で、例えば１メモリセル当たり２ビットの情報を格納できる場合しきい値電圧分布を４つ形成することとなるが、そのうちしきい値電圧が最も低い分布と最も高い分布を使用するようにしても良い。これにより管理情報の読み出しの信頼性を高めることが出来る。
さらに、多値フラッシュメモリの情報の記憶方法についても、注入した電荷が電荷格納領域内を自由に移動可能であり、注入した電荷量に応じてしきい値電圧が変化し情報を記憶するものや、注入した電荷が電荷格納領域内を殆ど移動することなく、局所的に電荷が蓄積されているかどうかにより情報を記憶するもののいずれであってもよい。
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
産業上の利用可能性
以上のように、本発明にかかる不揮発性半導体記憶装置は、多値フラッシュメモリにおける初期化時間の短縮、および消費電力の低減技術に適している。
【図面の簡単な説明】
図１は、本発明の一実施の形態によるフラッシュメモリの要部を示したブロック図、図２は、図１のフラッシュメモリおける管理情報の読み出し動作の説明図、図３は、図１のフラッシュメモリに設けられた制御回路から出力された制御信号の流れを示した説明図、図４は、図１のフラッシュメモリ動作時における制御信号、および消費電流をそれぞれ示したタイミングチャート、図５は、図１のフラッシュメモリにおけるビット線のプリチャージ動作時の説明図、図６は、ビット線のプリチャージ動作時における信号のタイミングチャート、図７は、本発明者が検討したフラッシュメモリにおける電流波形のタイミングチャート、図８は、図７のフラッシュメモリに流れるピーク電流を示した説明図である。
【図１】
2003073430.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【手続補正書】
【提出日】平成14年6月4日(2002.6.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルがアレイ状に並べられたメモリアレイからなる複数のメモリバンクを有し、前記複数のメモリバンクが並行してアクセス制御可能とされる不揮発性半導体記憶装置であって、
前記複数のメモリバンクのうち、３つ以上の奇数個のメモリバンクにそれぞれ管理情報格納領域が設けられ、前記それぞれの管理情報格納領域には、初期化時に読み出されるべき同じ管理情報が格納され、前記管理情報格納領域から読み出された管理情報の多数決論理をとり、前記管理情報を決定する多数決論理回路とを備え、前記奇数個のメモリバンクからの前記管理情報の読み出しが並列して行われることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、前記管理情報格納領域に格納される管理情報が、電源トリミング情報、およびビット線救済情報であることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１記載の不揮発性半導体記憶装置であって、前記複数のメモリバンクに並行してアクセスする際に、制御回路から出力される制御信号をある時間だけ遅延し、各々の前記メモリバンクに接続されたセンスアンプに、時間差をつけてそれぞれ出力する遅延回路を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３記載の不揮発性半導体記憶装置において、前記遅延回路により遅延される制御信号により、読み出し動作時におけるビット線のプリチャージ動作が、前記メモリバンク毎にある時間だけ遅延することを特徴とする不揮発性半導体記憶装置。
【請求項５】
削除
【請求項６】
請求項３記載の不揮発性半導体記憶装置において、前記管理情報格納領域に格納される管理情報が、電源トリミング情報、およびビット線救済情報であることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項６記載の不揮発性半導体記憶装置において、前記遅延回路により遅延される制御信号により、読み出し動作時におけるビット線のプリチャージ動作が、前記メモリバンク毎にある時間だけ遅延することを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１〜７のいずれか１項に記載の不揮発性半導体記憶装置において、前記複数のメモリバンクに設けられたメモリセルが、ある電圧レベルのしきい値を複数設定し、２ビット以上のデータ記憶する多値メモリセルであることを特徴とする不揮発性半導体記憶装置。
【国際調査報告】
2003073430.tif 000011
2003073430.tif 000012
2003073430.tif 000013
2003073430.tif 000014