【事件の表示】
　特願２００１−５６９８８４「デュアルスペーサを形成するための方法およびその方法により製造される不揮発性メモリデバイス」拒絶査定不服審判事件〔平成１３年　９月２７日国際公開、ＷＯ０１／７１８０３、平成１６年　３月　４日国内公表、特表２００４−５０７０７２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、２００１年３月１２日（パリ条約による優先権主張外国庁受理２０００年３月１７日、２０００年１２月１日、アメリカ合衆国）を国際出願日とする出願であって、平成２３年７月４日付けの拒絶理由通知に対して、同年８月２日に意見書及び手続補正書が提出されたが、平成２４年２月１３日付けで拒絶査定がなされた。
　これに対し、同年６月２０日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年９月１９日付けで審尋がなされ、同年１２月１７日に回答書が提出された。
　
第２　平成２４年６月２０日に提出された手続補正書による補正についての却下の決定
［補正の却下の決定の結論］ 
　平成２４年６月２０日に提出された手続補正書による補正（以下「本件補正」という。）を却下する。 
 　 
［理由］ 
１　本件補正の内容
  本件補正は、補正前の明細書の特許請求の範囲の請求項１〜４を、補正後の明細書の特許請求の範囲の請求項１及び２と補正するものであり、補正前後の請求項１は、それぞれ次のとおりである。
　
（補正前）
「【請求項１】　デュアルスペーサを形成するための方法であって、
　コア領域（２４）および周辺領域（２８）上にわたり第１の酸化物層（１２）を形成するステップを含み、前記コア領域および前記周辺領域は、それぞれ、２本以上のポリシリコンライン（４）を含み、前記方法はさらに
　前記第１の酸化物層をエッチングして前記コア領域および前記周辺領域のそれぞれの前記２本以上のポリシリコンライン（４）のそれぞれの側面上に第１のスペーサ（１２′）を形成し、こうして前記コア領域（２４）および前記周辺領域（２８）のそれぞれにおいて前記２本以上のポリシリコンライン同士の間における前記第１のスペーサ同士の間に開いた空間（２０）を露出させるステップと、
　前記周辺領域をフォトレジストでマスクするステップと、
　前記周辺領域に注入が行なわれないように前記第１のスペーサ同士の間にある前記開いた空間を通じて前記コア領域に注入を行なうステップと、
　前記コア領域および前記周辺領域上にわたり第２の酸化物層（１３）を形成するステップと、
　前記第２の酸化物層をエッチングし、こうして第２の酸化物スペーサ（１３′）が、少なくとも前記周辺領域において、前記２本以上のポリシリコンライン同士の間の区域にある前記第１のスペーサ（１２′）のそれぞれに隣接して形成されるステップとを含む、方法。」
　
（補正後）
「【請求項１】　デュアルスペーサを形成するための方法であって、
　コア領域（２４）および周辺領域（２８）上にわたり第１の酸化物層（１２）を形成するステップを含み、前記コア領域および前記周辺領域は、それぞれ、２本以上のポリシリコンライン（４）を含み、前記方法はさらに
　前記第１の酸化物層をエッチングして前記コア領域および前記周辺領域のそれぞれの前記２本以上のポリシリコンライン（４）のそれぞれの側面上に第１のスペーサ（１２′）を形成し、こうして前記コア領域（２４）および前記周辺領域（２８）のそれぞれにおいて前記２本以上のポリシリコンライン同士の間における前記第１のスペーサ同士の間に開いた空間（２０）を露出させるステップと、
　前記周辺領域をフォトレジストでマスクするステップと、
　前記周辺領域に注入が行なわれないように前記第１のスペーサ同士の間にある前記開いた空間を通じて前記コア領域に注入を行なうステップと、
　前記コア領域および前記周辺領域上にわたり第２の酸化物層（１３）を形成するステップと、
　前記第２の酸化物層をエッチングし、こうして第２の酸化物スペーサ（１３′）が、少なくとも前記周辺領域において前記第２の酸化物スペーサ（１３′）同士の間に注入のための空間(２０）を有するように、前記２本以上のポリシリコンライン同士の間の区域にある前記第１のスペーサ（１２′）のそれぞれに隣接して形成されるステップとを含む、方法。」
　
２　本件補正についての検討
（１）補正事項の整理
　本件補正を整理すると次のとおりである。
［補正事項１］
　補正前の請求項１に記載された「少なくとも前記周辺領域において」を、「少なくとも前記周辺領域において前記第２の酸化物スペーサ（１３′）同士の間に注入のための空間(２０）を有するように」として、補正後の請求項１とする。
　
［補正事項２］
　補正前の請求項２に記載された「前記ポリシリコンラインのエッジ同士の間の距離の２分の１未満の厚みを有する」を、「少なくとも前記周辺領域において前記ポリシリコンラインのエッジ同士の間の距離の２分の１未満の厚みを有する」として、補正後の請求項２とする。
　
［補正事項３］
　補正前の請求項３及び４を削除する。
　
（２）新規事項の追加の有無及び補正の目的の適否についての検討
　以下、補正事項１〜補正事項３について検討する。
ア　補正事項１について
（ア）補正事項１により補正された事項は、本願の願書に最初に添付された明細書（以下「当初明細書」という。また、本願の願書に最初に添付された明細書又は図面をまとめて「当初明細書等」という。）の段落【００１２】、【００１９】〜【００２１】及び図６に記載されているから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たしている。
　
（イ）補正事項１は、補正前の請求項１に係る発明の発明特定事項である「こうして第２の酸化物スペーサ（１３′）」が「形成されるステップ」についての限定事項である「少なくとも前記周辺領域において、前記２本以上のポリシリコンライン同士の間の区域にある前記第１のスペーサ（１２′）のそれぞれに隣接して形成される」を、「少なくとも前記周辺領域において前記第２の酸化物スペーサ（１３′）同士の間に注入のための空間(２０）を有するように、前記２本以上のポリシリコンライン同士の間の区域にある前記第１のスペーサ（１２′）のそれぞれに隣接して形成される」として、補正前の請求項１に記載された発明を特定するために必要な事項を限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものである。
　したがって、補正事項１は、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　
イ　補正事項２について
（ア）補正事項２により補正された事項は、当初明細書等の段落【００１６】、【００１８】並びに図２、４及び６に記載されているから、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たしている。
　
（イ）補正事項２は、補正前の請求項２に係る発明の発明特定事項である「前記第１の酸化物層」についての限定事項である「前記ポリシリコンラインのエッジ同士の間の距離の２分の１未満の厚みを有する」を、「少なくとも前記周辺領域において前記ポリシリコンラインのエッジ同士の間の距離の２分の１未満の厚みを有する」として、補正前の請求項２に記載された発明を特定するために必要な事項を限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものである。
　したがって、補正事項２は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　
ウ　補正事項３について
　補正事項３は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　また、補正事項３が、特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
エ　新規事項の追加の有無及び補正の目的の適否についてのまとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定の規定に適合するか）について、以下において検討する。 
　
（３）独立特許要件について 
ア　本件補正後の発明 
　本件補正後の請求項１に係る発明は、上記「１　本件補正の内容」の「（補正後）」に記載したとおりである。 
 　　　 
イ　引用例の記載と引用発明 
（ア）引用例１：特開平１１−３４５９５１号公報
　原査定の拒絶の理由で引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平１１−３４５９５１号公報（原査定の拒絶理由で引用した「引用文献２」、以下「引用例１」という。）には、「半導体装置の製造方法」（発明の名称）に関して、図１〜３３とともに以下の事項が記載されている（下線は当審で付加した。以下同じ。）。 
　
ａ　「【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造方法に関するものであり、より詳しくはＤＲＡＭ装置の製造方法に関するものである。」
　
ｂ　「【０００３】セルアレー領域と周辺回路領域にそれぞれ形成されるトランジスタはそれぞれその用途が違うためその用途に合うようにトランジスタの特性が最適化される必要がある。従って、セルアレー領域のトランジスタは低濃度不純物領域からなる単一ソース／ドレーン領域のみで構成され、周辺回路領域のトランジスタはＬＤＤ構造（lightly Doped Drain Structure）を有するソース／ドレーン領域で構成される。セルアレー領域と周辺回路領域のトランジスタにおいて、セルアレー領域のトランジスタは、単一スペーサを含み、周辺回路領域のトランジスタは、二重構造を持っていることを特徴とする。」
　
ｃ　「【００１７】
【発明の実施の形態】
図４乃至図３１、図５乃至図３２及び図６乃至図３３は本発明によるＤＲＡＭ装置の製造方法を順次に示す図面
【００１８】まず、図４乃至図６を参照すると、まず半導体基板１００内にセルアレー領域と周辺回路領域を定義して素子隔離領域(図示せず）が形成される。
半導体基板１００上に
ポリシリコン膜が蒸着された後、
パターニングされて
セルアレー領域の第１ＮＭＯＳトランジスタの第１ゲート電極１０２ａ
周辺回路領域第２ＮＭＯＳトランジスタの第２ゲート電極１０２ｂ
がそれぞれ形成される
【００１９】デザインルールに対してセルアレー領域が周辺回路領域よりもっと集積的な影響を受けるためセルアレー領域に形成される第１ＮＭＯＳトランジスタの第１ゲート電極幅が周辺回路領域に形成されるトランジスタの第２ゲート電極の幅及び第３ゲート電極の幅より相対的に小さい。ゲート電極は、ポリシリコン膜で形成される。
【００２０】…
【００２２】図７乃至図９を参照すると、第１フォトレジスト膜パターン１０３が除去された後、ゲート電極１０２（１０２ａ，１０２ｂ，１０２ｃ）を含んで
半導体基板１００上にスペーサ形成のための絶縁膜が形成される
絶縁膜が異方性エッチングされてセルアレー領域と周辺回路領域のゲート１０２（１０２ａ，１０２ｂ
）の両側壁に
第１スペーサ１０６（１０６ａ，１０６ｂ
）が形成される
【００２３】図１０乃至図１２を参照すると、前述したような方法で、
セルアレー領域を露出させる第２フォトレジスト膜パターン１０７が形成される。すなわち、周辺回路領域は第２フォトレジスト膜パターン１０７で遮られるようになる
フォトレジスト膜パターン１０７と第１ゲート電極１０２ａ及び第１スペーサ１０６ａがマスクとして用いられて低濃度ｎ型不純物イオン
が半導体基板に注入され、セルアレー領域にあるＮＭＯＳトランジスタの第１スペーサ１０６ａ両側の半導体基板１００内に低濃度ｎ型第２不純物注入層１０８ａが形成される
【００２４】…
【００２６】次に、図１６乃至図１８を参照すると、第３フォトレジスト膜パターン１０９が除去された後、ゲート電極１０２（１０２ａ，１０２ｂ，１０２ｃ）を含んで
半導体基板１００上に
第２スペーサ形成用絶縁膜１１２
が形成される
【００２７】図１９乃至図２１を参照すると、半導体基板１００上の周辺回路領域を露出させる第４フォトレジスト膜パターン１１１が形成された後、第４フォトレジスト膜パターン１１１がマスクとして用いられ、
絶縁膜１１２が異方性エッチングされ、周辺回路領域
に
第２スペーサ１１２ｂ
が形成されて二重スペーサが構成される
【００２８】…
【００２９】図２２乃至図２４を参照すると、
周辺回路領域の第２ＮＭＯＳが形成される領域を露出させる
第２スペーサ１１２ｂがマスクとして用いられて高濃度ｎ型第３不純物イオン
が半導体基板内に注入されて高濃度ｎ型第４不純物注入層１１４ｂが形成される
　
ｄ　図４から、セルアレー領域において、第１ゲート電極１０２ａが少なくとも２つ形成されていることが見てとれる。
　
ｅ　図７及び８はいずれも「本発明であるＤＲＡＭ装置の製造方法によって第１スペーサが形成されたＤＲＡＭ装置を示す断面図」である。図７から、セルアレー領域において、ゲート電極１０２ａ同士の間における第１スペーサ１０６ａ同士の間に開いた空間があり、半導体基板１００が露出されていることが見てとれ、図８から、周辺回路領域において、第１スペーサ１０６ｂに隣接した空間があり、半導体基板１００が露出されていることが見てとれる。
　
ｆ　図１６及び１７はいずれも「本発明であるＤＲＡＭ装置の製造方法によって第２スペーサ形成用絶縁膜が形成されたＤＲＡＭ装置を示す断面図」であり、第２スペーサ形成用絶縁膜１１２は、図１６のセルアレー領域及び図１７の周辺回路領域に形成されていることが見てとれる。
　
（イ）引用発明
　以上、図４、５、７、８、１０、１１、１６、１７、１９、２０、２２及び２３を参酌してまとめると、引用例１には以下の発明（以下「引用発明」という。）が記載されている。
　
「二重スペーサの形成方法であって、
　半導体基板１００上にポリシリコン膜が蒸着された後、パターニングされて、セルアレー領域に第１ＮＭＯＳトランジスタの第１ゲート電極１０２ａを少なくとも２つ、及び周辺回路領域に第２ＮＭＯＳトランジスタの第２ゲート電極１０２ｂをそれぞれ形成し、
　半導体基板１００上にスペーサ形成のための絶縁膜を形成し、
　前記絶縁膜を異方性エッチングしてセルアレー領域と周辺回路領域のゲート１０２（１０２ａ，１０２ｂ）の両側壁に第１スペーサ１０６（１０６ａ，１０６ｂ）を形成し、こうしてセルアレー領域において、ゲート電極１０２ａ同士の間における第１スペーサ１０６同士の間に開いた空間を形成し、半導体基板１００を露出させるとともに、周辺回路領域において、第１スペーサ１０６ｂに隣接した空間を形成し、半導体基板１００を露出させ、
　セルアレー領域を露出させる第２フォトレジスト膜パターン１０７を形成して、周辺回路領域が第２フォトレジスト膜パターン１０７で遮られるようにし、
　フォトレジスト膜パターン１０７と第１ゲート電極１０２ａ及び第１スペーサ１０６ａをマスクとして用いて低濃度ｎ型不純物イオンを半導体基板に注入して、セルアレー領域にあるＮＭＯＳトランジスタの第１スペーサ１０６ａ両側の半導体基板１００内に低濃度ｎ型第２不純物注入層１０８ａを形成し、
　セルアレー領域及び周辺回路領域の半導体基板１００上に第２スペーサ形成用絶縁膜１１２を形成し、
　絶縁膜１１２を異方性エッチングして、周辺回路領域に第２スペーサ１１２ｂを形成して二重スペーサを形成し、
　周辺回路領域の第２ＮＭＯＳが形成される領域に、第２スペーサ１１２ｂをマスクとして用いて高濃度ｎ型第３不純物イオンを半導体基板内に注入して高濃度ｎ型第４不純物注入層１１４ｂを形成することを含む、二重スペーサの形成方法。」
　
ウ　対比
　本件補正後の請求項１に係る発明（以下「補正発明」という。）と引用発明とを対比する。
　
（ア）引用発明の「二重スペーサ」、「セルアレー領域」、「周辺回路領域」、「側壁に」、「第１スペーサ１０６」、及び「第２フォトレジスト膜パターン１０７」は、それぞれ補正発明の「デュアルスペーサ」、「コア領域」、「周辺領域」、「側面上に」、「第１のスペーサ」、及び「フォトレジスト」に相当する。
　
（イ）引用発明の「第１ゲート電極１０２ａ」と「第２ゲート電極１０２ｂ」は、いずれも「ポリシリコン膜が蒸着された後、パターニングされて」形成されるものであるから、補正発明の「ポリシリコンライン」に相当する。
　引用発明は、「半導体基板１００上にポリシリコン膜が蒸着された後、パターニングされて、セルアレー領域に第１ＮＭＯＳトランジスタの第１ゲート電極１０２ａを少なくとも２つ、及び周辺回路領域に第２ＮＭＯＳトランジスタの第２ゲート電極１０２ｂをそれぞれ形成し、　半導体基板１００上にスペーサ形成のための絶縁膜を形成」するものであるから、引用発明と補正発明とは、「コア領域および周辺領域上にわたり第１の絶縁層を形成するステップ」を含む点、並びに「前記コア領域は、２本以上のポリシリコンラインを含み、前記周辺領域は、ポリシリコンラインを含」む点で一致する。
　
（ウ）引用発明は、「前記絶縁膜を異方性エッチングしてセルアレー領域と周辺回路領域のゲート１０２（１０２ａ，１０２ｂ）の両側壁に第１スペーサ１０６（１０６ａ，１０６ｂ）を形成」するものであるから、補正発明と引用発明とは、「前記第１の絶縁層をエッチングして前記コア領域および前記周辺領域のそれぞれの前記ポリシリコンラインのそれぞれの側面上に第１のスペーサを形成」するものである点で一致する。
　引用発明は、「こうしてセルアレー領域において、ゲート電極１０２ａ同士の間における第１スペーサ１０６同士の間に空いた空間を形成し、半導体基板１００を露出させるとともに、周辺回路領域において、第１スペーサ１０６ｂに隣接した空間を形成し、半導体基板１００を露出させ」るものであるから、補正発明と引用発明とは、「こうして前記コア領域において前記２本以上のポリシリコンライン同士の間における前記第１のスペーサ同士の間に開いた空間を露出させ、前記周辺領域において前記第１スペーサに隣接した空間を露出させるステップ」を含む点で一致する。
　
（エ）引用発明は、「セルアレー領域を露出させる第２フォトレジスト膜パターン１０７を形成して、周辺回路領域が第２フォトレジスト膜パターン１０７で遮られるように」するものであるから、補正発明と引用発明とは、「前記周辺領域をフォトレジストでマスクするステップ」を含む点で一致する。
　
（オ）引用発明は、「周辺回路領域が第２フォトレジスト膜パターン１０７で遮られるようにし、　フォトレジスト膜パターン１０７と第１ゲート電極１０２ａ及び第１スペーサ１０６ａをマスクとして用いて低濃度ｎ型不純物イオンを半導体基板に注入して、セルアレー領域にあるＮＭＯＳトランジスタの第１スペーサ１０６ａ両側の半導体基板１００内に低濃度ｎ型第２不純物注入層１０８ａを形成」するものであるから、補正発明と引用発明とは、「前記周辺領域に注入が行なわれないように前記第１のスペーサ同士の間にある前記開いた空間を通じて前記コア領域に注入を行なうステップ」を含む点で一致する。
　
（カ）引用発明は、「セルアレー領域及び周辺回路領域の半導体基板１００上に第２スペーサ形成用絶縁膜１１２を形成」するものであるから、補正発明と引用発明とは、「前記コア領域および前記周辺領域上にわたり第２の絶縁層を形成するステップ」を含む点で一致する。
　
（キ）引用発明は、「絶縁膜１１２を異方性エッチングして、周辺回路領域に第２スペーサ１１２ｂ，１１２ｃを形成して二重スペーサを形成し、　周辺回路領域の第２ＮＭＯＳが形成される領域に、第２スペーサ１１２ｂをマスクとして用いて高濃度ｎ型第３不純物イオンを半導体基板内に注入して高濃度ｎ型第４不純物注入層１１４ｂを形成する」ものであり、引用例１の図１７、２０及び２３を参照すると、引用発明において、「第２スペーサ１１２ｂ」は、少なくとも周辺回路領域において注入のための空間を有するように、第１スペーサ１０６ｂに隣接して形成されることは明らかである。
　したがって、補正発明と引用発明とは、「前記第２の絶縁層をエッチングし、こうして第２のスペーサが、少なくとも前記周辺領域において注入のための空間を有するように、前記第１のスペーサに隣接して形成されるステップ」を含む点で一致する。
　
（ク）以上をまとめると、補正発明と引用発明の一致点及び相違点は次のとおりである。
＜一致点＞ 
「デュアルスペーサを形成するための方法であって、
　コア領域および周辺領域上にわたり第１の絶縁層を形成するステップを含み、前記コア領域は、２本以上のポリシリコンラインを含み、前記周辺領域は、ポリシリコンラインを含み、前記方法はさらに
　前記第１の絶縁層をエッチングして前記コア領域および前記周辺領域のそれぞれの前記ポリシリコンラインのそれぞれの側面上に第１のスペーサを形成し、こうして前記コア領域において前記２本以上のポリシリコンライン同士の間における前記第１のスペーサ同士の間に開いた空間を露出させ、前記周辺領域において前記第１のスペーサに隣接した空間を露出させるステップと、
　前記周辺領域をフォトレジストでマスクするステップと、
　前記周辺領域に注入が行なわれないように前記第１のスペーサ同士の間にある前記開いた空間を通じて前記コア領域に注入を行なうステップと、
　前記コア領域および前記周辺領域上にわたり第２の絶縁層を形成するステップと、
　前記第２の絶縁層をエッチングし、こうして第２のスペーサが、少なくとも前記周辺領域において注入のための空間を有するように、前記第１のスペーサに隣接して形成されるステップとを含む、方法。」
　
＜相違点１＞
　「コア領域（２４）および周辺領域（２８）上にわたり」形成する第１の層が、補正発明では「第１の酸化物層（１２）」であるのに対し、引用発明では「スペーサ形成のための絶縁膜」であり、酸化物層とは特定されていない点。
　
＜相違点２＞
　補正発明は、「前記コア領域および前記周辺領域は、それぞれ、２本以上のポリシリコンライン（４）を含」むのに対し、引用発明は、「半導体基板１００上にポリシリコン膜が蒸着された後、パターニングされて、セルアレー領域に第１ＮＭＯＳトランジスタの第１ゲート電極１０２ａを少なくとも２つ、及び周辺回路領域に第２ＮＭＯＳトランジスタの第２ゲート電極１０２ｂをそれぞれ形成」するものであり、「前記コア領域（セルアレー領域）は、２本以上のポリシリコンライン（第１ゲート電極１０２ａ）を含み、前記周辺領域（周辺回路領域）は、ポリシリコンライン（第２ゲート電極１０２ｂ）を含」むものの、引用発明では、「前記周辺領域」が含むポリシリコンラインの本数について特定されていない点（以下「相違点２−１」という。）。
　
　そのため、さらに、「『第１のスペーサ』を形成し、こうして『開いた空間』を『露出させる』ステップ」について、補正発明では、「前記コア領域および前記周辺領域のそれぞれの前記２本以上のポリシリコンライン（４）のそれぞれの側面上に第１のスペーサ（１２′）を形成し、こうして前記コア領域（２４）および前記周辺領域（２８）のそれぞれにおいて前記２本以上のポリシリコンライン同士の間における前記第１のスペーサ同士の間に開いた空間（２０）を露出させる」のに対し、引用発明では、「セルアレー領域と周辺回路領域のゲート１０２（１０２ａ，１０２ｂ）の両側壁に第１スペーサ１０６（１０６ａ，１０６ｂ）を形成し、こうしてセルアレー領域において、ゲート電極１０２ａ同士の間における第１スペーサ１０６同士の間に開いた空間を形成し、半導体基板１００を露出させるとともに、周辺回路領域において、第１スペーサ１０６ｂに隣接した空間を形成し、半導体基板１００を露出させ」るものであり、引用発明では、第１のスペーサ（第１スペーサ１０６ｂ）を、「『前記周辺領域（周辺回路領域）』の『前記２本以上の』ポリシリコンライン」に形成すること、及び「『前記周辺領域』において『前記２本以上のポリシリコンライン同士の間における前記第１のスペーサ同士の間に開いた空間』を露出させる」ことは特定されていない点（以下「相違点２−２」という。）。
　
＜相違点３＞
　「前記コア領域および前記周辺領域上にわたり」形成する第２の層が、補正発明では「第２の酸化物層（１３）」であるのに対し、引用発明では「第２スペーサ形成用絶縁膜１１２」であり、酸化物層とは特定されていない点。
　
＜相違点４＞
　補正発明は、「前記第２の酸化物層をエッチングし、こうして第２の酸化物スペーサ（１３′）が、少なくとも前記周辺領域において前記第２の酸化物スペーサ（１３′）同士の間に注入のための空間(２０）を有するように、前記２本以上のポリシリコンライン同士の間の区域にある前記第１のスペーサ（１２′）のそれぞれに隣接して形成される」のに対し、引用発明では、「絶縁膜１１２を異方性エッチングして、周辺回路領域に第２スペーサ１１２ｂ，１１２ｃを形成して二重スペーサを形成し、　周辺回路領域の第２ＮＭＯＳが形成される領域に、第２スペーサ１１２ｂをマスクとして用いて高濃度ｎ型第３不純物イオンを半導体基板内に注入して高濃度ｎ型第４不純物注入層１１４ｂを形成する」ものであるから、「絶縁膜１１２をエッチングし、こうして第２のスペーサが、少なくとも前記周辺領域において注入のための空間を有するように、前記第１のスペーサに隣接して形成される」ものの、「第２のスペーサ」が、補正発明では「第２の酸化物スペーサ（１３′）」であるのに対し、引用発明では、第２スペーサ１１２ｂについてそのような特定はされていない点（以下「相違点４−１」という。）、
　及び、「第２のスペーサ」が、補正発明では、「『前記第２の』『スペーサ（１３′）同士の間に注入のための空間を有するように、前記２本以上のポリシリコンライン同士の間の区域にある前記第１のスペーサ（１２′）のそれぞれに隣接して形成される』」のに対し、引用発明では補正発明のこの構成を備えることが特定されていない点（以下「相違点４−２」という。）。
　
エ　判断
（ア）相違点１、相違点３及び相違点４−１について
ａ　相違点１、相違点３及び相違点４−１は、関連するものであるからまとめて検討する。
　
　一般に、スペーサ形成のための絶縁層として、酸化物層を用いることは当業者において常套的に行われていることであるところ、２重のスペーサ、すなわちデュアルスペーサを形成する場合についても当然例外ではなく、デュアルスペーサを形成するための方法において、第１スペーサ及び当該第１スペーサに隣接して形成される第２スペーサを形成するための絶縁層を、いずれも酸化物層で形成することも、下記の周知例１及び周知例２に記載されているように、当業者における周知技術である。
　
（ａ）周知例１：特開平５−１０２４２８号公報（原査定の拒絶の理由で引用した「引用文献１」）
・「【００２０】〔メモリ装置の構造〕図１を参照しながら、本実施例の半導体メモリ装置の構造について説明する。ｐ型のシリコン基板１の主面上に、素子分離領域として選択酸化法により厚いフィールド酸化膜（ＬＯＣＯＳ膜）２が形成される。このフィールド酸化膜２で分離された一方の領域はメモリセル部側Ｍの領域であり、他方の領域は周辺回路部側Ｐの領域とされる。
【００２１】まず、メモリセル部側ＭのＭＯＳトランジスタ３の構造は、基板上にゲート酸化膜５を介してゲート電極６が形成されてなる。ゲート電極６はポリシリコン膜上にタングステンシリサイド膜を積層したポリサイド構造である。このゲート電極６上には、同じパターンでオフセット用の絶縁膜７が形成されている。この絶縁膜７は耐圧向上に寄与する。これら絶縁膜７とゲート電極６の側壁には、第１のサイドウォール８と第２のサイドウォール９がそれぞれ上側が細くなる形状を以て形成されている。
これら第１，第２のサイドウォール８，９はシリコン酸化膜の如き絶縁膜からなる
第１のサイドウォール８は、ゲート電極６の両側壁にそれぞれ隣接して形成され、第２のサイドウォール９は、その第１のサイドウォール８のさらに外側に形成されている
　
・「【００２８】〔その製造方法の一例〕　次に、図２〜図９を参照しながら本実施例の半導体メモリ装置の製造方法の一例について、その工程順に説明する。
【００２９】…
【００３２】低濃度不純物領域２７の形成のためのイオン注入の後、図３に示すように、全面に
シリコン酸化膜２６が
形成
シリコン酸化膜２６は、第１のサイドウォールを形成するための膜
【００３３】次に、図４に示すように、シリコン酸化膜２６を選択的にエッチングするＲＩＥによって、全面をエッチバックする。このエッチバックによって、シリコン酸化膜２６はその膜厚が減り、
ゲート電極２３，２４の側壁にシリコン酸化膜２６の一部が残存して形成される第１のサイドウォール２８が得られる
【００３４】…
【００３５】このレジストマスクの形成後、そのレジスト層２９の開口部側すなわち周辺回路部側Ｐだけにイオン注入によって不純物を打ち込む。ここで打ち込む不純物は、例えばＡｓ（砒素）の如き不純物である。周辺回路部側Ｐでは、第１のサイドウォール２８及びゲート電極２４とセルフアラインで高濃度に不純物が導入され、次のシリコン酸化膜３１の形成後のアニールによる活性化を経て、それが高濃度不純物領域３０とされる。ここで高濃度不純物領域３０の位置は、第１のサイドウォール２８をマスクとするために、第１のサイドウォール２８に規定された位置となり、ゲート電極２４の端部とのオフセット量は第１のサイドウォール２８のおよそ膜厚分である。従って、低濃度不純物領域２７のサイズは、アニールの拡散部分を除いて、当該周辺回路部側Ｐで第１のサイドウォール２８の幅程度に抑えられる。このイオン注入工程では、レジスト層２９が使用されることになるが、異方性エッチングのマスクとして使用するものではないために、メモリセル部側Ｍと周辺回路部側Ｐの境界におけるレジスト層の重なりによる絶縁膜の残存はない。
【００３６】次に、レジスト層２９を除去し、図６に示すように、全面に
第２のサイドウォールを形成するためのシリコン酸化膜３１を
形成
【００３７】続いて、図７に示すように、第１のサイドウォール２８の形成時と同様なエッチバックを行って
第１のサイドウォール２８の外側に、第２のサイドウォール３２を形成
【００３８】第２のサイドウォール３２の形成後、全面にレジスト層３３を塗布し、その塗布後、選択的に露光・現像を行って、メモリセル部側Ｍが開口するマスクとする。続いて、図８に示すように、イオン注入を行い、ｎ+ 型の高濃度不純物領域３４をメモリセル部側Ｍの基板表面に形成する。このｎ+ 型の高濃度不純物領域３４の位置は、第２のサイドウォール３２とセルフアラインとされるため、第２のサイドウォール３２の端部に規定されたものとなる。また、レジスト層３３もイオン注入用であり、ＲＩＥのマスクではないために、メモリセル部側Ｍと周辺回路部側Ｐの境界におけるレジスト層の重なりによる絶縁膜の残存はない。」
　
（ｂ）周知例２：特開平１０−３０３３９３号公報
・「【０００４】続いて、図１ｂに示すように、ゲート電極が形成された半導体基板１の全面（セル領域と周辺回路領域を含む）に側壁形成用物質層を形成し、エッチバックすることにより、ゲート電極の側面に側壁を形成する。そして、図示していないが、ゲート電極をマスクとしてソース／ドレイン領域を形成するための不純物イオン注入工程を行う。しかし、上記のような
従来技術による半導体装置はセル領域と周辺回路領域を区分せずに側壁を形成するので、セル領域と周辺回路領域がそれぞれ求められる特性に合うゲート側壁を形成することができない
　
・「【０００９】まず、図２ａに示すように、互いに異なるトランジスタの特性を要求されるセル領域と周辺回路領域のように様々な領域を含む半導体基板２０上に、ゲート酸化膜２１と、ゲート物質層と、キャップ絶縁層２３と、を形成し、選択的にエッチングしてゲート２２を形成する。ここまでは従来と特に変わることはない。続いて、図２ｂに示すように、ゲート２２を含む半導体基板２０の全面に第１物質層とそれと異なるエッチング選択比を持つ第２物質層を順次堆積する。
第１物質層は
ＣＶＤ酸化膜或いは熱酸化膜
第２物質層は
ＣＶＤ酸化膜
【００１０】図２ｃに示すように、
エッチバックして内側に第１ゲート側壁２４を形成させ、外側に第２ゲート側壁２５を形成
　
ｂ　そして、引用発明の第２スペーサ１１２ｂは第１スペーサ１０６ｂに隣接して形成されるスペーサであるから、引用発明において、上記周知技術を適用すること、すなわち、「スペーサ形成のための絶縁膜」及び「第２スペーサ形成用絶縁膜１１２」をいずれも「酸化物層」で形成するものとするとともに、「第２スペーサ１１２ｂ」を「酸化物スペーサ」とすることは当業者が適宜なし得たことである。
　したがって、引用発明において、上記相違点１、相違点３及び相違点４−１に係る補正発明の構成とすることは、当業者が適宜なし得たことである。
　
ｃ　よって、相違点１、相違点３及び相違点４−１は、いずれも当業者が適宜なし得た範囲に含まれる程度のものである。
　
（イ）相違点２−１、相違点２−２及び相違点４−２について
ａ　相違点２−１、相違点２−２及び相違点４−２は、「周辺領域」が含むポリシリコンラインは「２本以上」であるとの限定事項及びそれに関連するものであるからまとめて検討する。
　
　一般に、セルアレー領域及び周辺回路領域を備えたメモリデバイスにおいて、セルアレー領域及び周辺回路領域が、それぞれ、２本以上のポリシリコンラインを含むものは、下記の周知例３及び周知例４に記載されているように、当業者における周知技術である。
　
（ａ）周知例３：特開２０００−４０８０６号公報（平成２４年９月１９日付け審尋に記載された《前置報告書の内容》において示した周知文献１）
・「【００１２】図３は本発明による
ＮＯＲ型フラッシュメモリ装置のセルアレイ部及び周辺回路部
【００１３】本発明のＮＯＲ型フラッシュメモリ装置のセルアレイ部は、ビットラインＢ／ＬとワードラインＷ／Ｌとが直交するアクティブ領域３１に、フローティングゲート２１とコントロールゲート２３（ワードラインの役割）とが積層された単位セルで形成されており、二つの単位セルが一つのビットラインコンタクト２５を介してビットラインＢ／Ｌに接続される。そして、ビットラインＢ／Ｌに平行なソースラインＳ／Ｌが共通ソースコンタクト２７及びソースコンタクト２９を介して半導体基板上に形成されるソース領域に接続される。」
　
・「【００２３】図７では、周辺回路部全体をマスクしてセルアレイ部をパタニングするフォトレジストパタン（図示せず）を形成した後、セルアレイ部の窒化膜６９、反射防止膜６７、タングステンシリサイド膜６５、第２ポリシリコン膜６３、絶縁膜５８及び第１ポリシリコン膜５７を写真食刻によりパタニングする。これにより、半導体基板５１の
セルアレイ部には
タングステンシリサイド膜パタン６５ａと第２ポリシリコン膜パタン６３ａで形成されたコントロールゲート
【００２４】次に、セルアレイ部全体をマスクして周辺回路部をパタニングするフォトレジストパタン（図示せず）を形成した後、周辺回路部の窒化膜６９、反射防止膜６７、タングステンシリサイド膜６５及び第２ポリシリコン膜６３を写真食刻によりパタニングする。これにより、半導体基板５１の
周辺回路部には窒化膜パタン６９ａ、反射防止膜パタン６７ａ、第２ポリシリコン膜パタン６３ａ及びタングステンシリサイド膜パタン６５ａよりなるトランジスタのゲート
【００２５】さらにＭＯＳトランジスタ形成のために、セルアレイ部のソース７１及びドレイン７３と、周辺回路部のソース７７及びドレイン７５とをイオン注入により形成する。本例において、ソース及びドレイン用イオン注入を後工程のスペーサ形成の前に行ったが、各接合領域の構造に応じてスペーサの形成後に行ってもよい。
【００２６】図８では、スタックゲート及びゲートの側壁に窒化膜でスペーサ７９を形成する。スペーサ７９はスタックゲート及びゲートの形成された半導体基板５１の全面に窒化膜を５００〜１０００Åの厚さで形成した後、エッチバックして形成する。…」
　
・図３、図７及び図８を、上記摘記事項と併せて参照すると、セルアレー部におけるコントロールゲート２３及び周辺回路部におけるゲートは、それぞれ、２本以上の第２ポリシリコン膜パタン６３ａを含むこと、及び、それぞれの、当該第２ポリシリコン膜パタン６３ａのそれぞれの側面上にスペーサ７９が形成され、スペーサ７９同士の間に開いた空間があり、第１層間絶縁膜８１が形成されていることが見てとれる。
　
（ｂ）周知例４：特開平８−６４７０６号公報（平成２４年９月１９日付け審尋に記載された《前置報告書の内容》において示した周知文献２）
・「【００２６】
【実施例】以下、添付図面を参照して本発明をさらに詳細に説明する。　
図１０は本発明による不揮発性半導体メモリ装置のセル配列部および周辺回路部を示したレイアウト図
【００２７】具体的には、図１０〜図１８に示す不揮発性半導体メモリ装置は、データを保存する浮遊ゲートおよび電圧を印加する制御ゲートより構成されたメモリセル配列部（Ｃ部分）と、素子を駆動させるに必要な多様なトランジスタより構成される周辺回路部（Ｄ部分）とからなる。なお、図１３から図１８までの周辺回路部（Ｄ部分）は、説明の便宜上前記図１１および図１２に示した周辺回路部の一部のみを拡大して示したものである。」
　
・「【００３０】図１２は、フィールド酸化膜２２０が形成されている基板１１０の全面に第１誘電体層２１１および第１導電層３１１を形成する段階を示す。具体的には、前記フィールド酸化膜２２０が形成されている基板の全面に第１誘電体層（下部誘電体層）２１１を形成するための物質として７０〜１００Åの酸化膜または酸窒化膜を形成する。前記第１誘電体層２１１はトンネル酸化膜として使用される。続けて、連続工程で前記第１誘電体層２１１上に浮遊ゲートを形成するための導電物質として、例えば
多結晶シリコンを
堆積して第１導電層３１１を形成
【００３１】図１３は、前記形成された
第１導電層３１１をパタニングして第１導電パターン３１１ａを形成
　
・「【００３６】図１６は、第２誘電体パターン２３０ａが形成された基板の全面に誘電体膜２１２および第２導電層３１２を形成する段階を示す。まず、前記周辺回路部の第２誘電体層２３０の食刻に使用されたフォトレジストパターン４２０ａを取り除く。続けて、周辺回路部にゲート電極の誘電体膜２１２として酸化膜を約１００〜３００Åの厚さで形成させる。次に、周辺回路部およびセル配列部の全面に
多結晶シリコンを
形成し
第２導電層３１２を完成
【００３７】図１７は、
前記第２導電層３１２をパタニング
【００３８】図１８は、
周辺回路部のゲート電極３１２ａ
セル配列部の制御ゲート３１２ｂ
　
・図１０を、上記摘記事項及び図１８と併せて参照すると、セル配列部及び周辺回路部は、それぞれ、２本以上の多結晶シリコンからなる制御ゲート３１２ｂ及び多結晶シリコンからなるゲート電極３１２ａを含むことが見てとれる。
　
ｂ　そして、引用発明の二重スペーサの形成方法は、セルアレー領域と周辺回路領域において形成されるものであるから、引用発明において、上記周知技術を採用すること、すなわち、セルアレー領域及び周辺回路領域は、「それぞれ、２本以上の以上のポリシリコンライン」を含む構成とすることは当業者であれば当然なし得たことである。
　したがって、引用発明において、上記相違点２−１に係る補正発明の構成とすることは、当業者が適宜なし得たことである。
　
ｃ　そして、引用発明において、上記周知技術を採用し、セルアレー領域及び周辺回路領域は、「それぞれ、２本以上のポリシリコンライン」を含む構成とした場合においては、「第１スペーサ１０６ｂ」を「周辺回路領域の前記２本以上のポリシリコンライン」に形成し、且つ、「周辺回路領域において前記２本以上のポリシリコンライン同士の間における前記第１スペーサ同士の間に開いた空間を露出させる」構成、すなわち、補正発明のように「前記コア領域および前記周辺領域のそれぞれの前記２本以上のポリシリコンライン（４）のそれぞれの側面上に第１のスペーサ（１２′）を形成し、こうして前記コア領域（２４）および前記周辺領域（２８）のそれぞれにおいて前記２本以上のポリシリコンライン同士の間における前記第１のスペーサ同士の間に開いた空間（２０）を露出させる」構成となり、さらに、「第２スペーサ１１２ｂ」についても、補正発明のように「『前記第２の』『スペーサ（１３′）同士の間に注入のための空間を有するように、前記２本以上のポリシリコンライン同士の間の区域にある前記第１のスペーサ（１２′）のそれぞれに隣接して形成される』」構成となることは自明である。
　したがって、引用発明において、上記相違点２−２及び相違点４−２に係る補正発明の構成とすることも、当業者が適宜なし得たことである。
　
ｄ　したがって、引用発明において、上記相違点２−１、相違点２−２及び相違点４−２に係る補正発明の構成とすることは、当業者が適宜なし得たことである。
　
ｅ　よって、相違点２−１、相違点２−２及び相違点４−２は、いずれも当業者が適宜なし得た範囲に含まれる程度のものである。
　
（ウ）判断についてのまとめ
　以上検討したとおり、相違点１〜相違点４は、いずれも当業者が適宜なし得た範囲に含まれる程度のものである。
　したがって、補正発明は、周知技術を勘案することにより、引用発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
オ　独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
３　補正の却下の決定についてのむすび　 
　以上のとおりであるから、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１〜４に係る発明は、平成２３年８月２日に提出された手続補正書により補正された明細書及び図面の記載からみて、その明細書の特許請求の範囲の請求項１〜４に記載されている事項により特定されるものであり、その請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定されるとおりのものである。
　
２　引用例の記載と引用発明
　原査定の拒絶の理由で引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平１１−３４５９５１号公報（引用例１、再掲）には、「半導体装置の製造方法」（発明の名称）に関して、図１〜３３とともに上記「第２　２（３）イ（ア）引用例１」に記載した事項が記載されており、引用例１には上記「第２　２（３）イ（イ）引用発明」に記載したとおりの引用発明が記載されている。
  
３　対比・判断
　本願発明は、上記「第２　２　本件補正についての検討」で検討した補正発明における限定事項を省いたものである。
　そうすると、上記「第２　２　本件補正についての検討」において検討したとおり、補正発明は、周知技術を勘案することにより、引用発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、周知技術を勘案することにより、引用発明に基づいて、当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により、特許を受けることができない。
  
第４　むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。