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　特願２００４−５３２８１８「誘電体蓄積メモリセル（ＭＯＮＯＳ）およびその形成方法」拒絶査定不服審判事件〔平成１６年　３月１１日国際公開、ＷＯ２００４／０２１３９９、平成１７年１２月　８日国内公表、特表２００５−５３７６６２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本件は，２００３年７月２４日（パリ条約による優先権主張外国庁受理２００２年８月２９日，米国）を国際出願日とする出願であって，平成２２年１０月２６日付けで拒絶理由が通知され，平成２３年１月２８日に手続補正がされ，同年２月２８日付けで拒絶査定がされ，これに対して同年７月８日に審判請求がされるとともに手続補正がされたものである。
　その後，平成２４年２月２４日付けで審尋がされ，同年８月２８日に回答書が提出されたものである。
　
第２　補正の却下の決定
　
［補正の却下の決定の結論］
　平成２３年７月８日にされた手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１．補正の内容
　本件補正は，特許請求の範囲を補正するものであって，補正の前後の特許請求の範囲は以下のとおりである。
　
〈補正前〉
「　【請求項１】
　誘電体蓄積メモリセルであって，
　基板と，
　前記基板の上に位置し，第１の比誘電率を有する第１誘電体層と，
　前記第１誘電体層の上に位置し，データ値を表す電荷を蓄積する窒化シリコン層と，
　前記窒化シリコン層の上に位置し，前記第１の比誘電率よりも大きい第２の比誘電率を有する第２誘電体層であって，７０〜２５０オングストロームの膜厚を有する前記第２誘電体層と，
　前記窒化シリコン層と前記第２誘電体層との間に介在し，第２誘電体層におけるダングリングボンドを抑制する，１０オングストローム未満の厚さを有するオキシナイトライド界面層と，
　前記第２誘電体層の上に位置し，当該誘電体蓄積メモリセルの制御電極を形成するゲート電極と，
　前記基板内において前記ゲート電極の下の領域のすぐ近くに形成される第１電流電極および第２電流電極とを備え，
　前記第１誘電体と比べて第２誘電体の比誘電率が大きいこと，且つ第２誘電体層が７０〜２５０オングストロームの膜厚を有することによって，前記ゲート電極と，蓄積電荷を含む窒化シリコン層内の場所との間の容量結合が増大されるとともに，前記ゲート電極からの前記第２誘電体層および前記オキシナイトライド界面層を介した前記窒化シリコン層への電荷の漏洩が低減される，誘電体蓄積メモリセル。
　　【請求項２】
　誘電体蓄積メモリセルを形成する方法であって，
　基板を設ける工程と，
　前記基板の上に位置し，第１の比誘電率を有する第１誘電体層を設ける工程と，
　前記第１誘電体層の上に位置し，データ値を表す電荷を蓄積する窒化シリコン層を設ける工程と，
　前記窒化シリコン層の上に位置し，前記第１の比誘電率よりも大きい第２の比誘電率を有する第２誘電体層を設ける工程と，
　前記窒化シリコン層と前記第２誘電体層の間に位置し，第２誘電体層におけるダングリングボンドを抑制する，１０オングストローム未満の厚さを有するオキシナイトライド界面層を形成する工程と，
　当該誘電体蓄積メモリセルのゲート電極であって，前記第２誘電体層の上に位置するゲート電極を形成する工程と，
　前記基板内において前記ゲート電極の下の領域のすぐ近くに第１電流電極および第２電流電極を形成する工程とを備え，
　前記第２誘電体層は，前記ゲート電極からの前記第２誘電体層および前記オキシナイトライド界面層を介した前記窒化シリコン層への電荷の漏洩を低減するのに十分な７０〜２５０オングストロームの膜厚を有する，方法。
　　【請求項３】
　誘電体蓄積メモリセルであって，
　基板と，
　前記基板の上に位置し，第１の比誘電率を有する第１誘電体層と，
　前記第１誘電体層の上に位置し，データ値を表す電荷を蓄積する窒化シリコン層と，
　前記窒化シリコン層の上に位置し，１０オングストローム未満の厚さを有するオキシナイトライド層と，
　前記オキシナイトライド層上に位置する第２誘電体層であって，前記第１の比誘電率よりも大きい第２の比誘電率を有して，第２誘電体層によって容量結合を制御することと，第２誘電体層によって電荷の漏洩を低減することとの少なくとも一方を行ない，第２誘電体層のダングリングボンドは前記オキシナイトライド層によって抑制されている，第２誘電体層と，
　前記第２誘電体層の上に位置し，該誘電体蓄積メモリセルの制御電極を形成するゲート電極と，
　前記基板内において前記ゲート電極の下の領域のすぐ近くに形成される第１電流電極および第２電流電極とを備え，
　前記第２誘電体層は，前記ゲート電極からの前記第２誘電体層および前記オキシナイトライド界面層を介した前記窒化シリコン層への電荷の漏洩を低減するのに十分な７０〜２５０オングストロームの膜厚を有する，誘電体蓄積メモリセル。」
　
〈補正後〉
「　【請求項１】
　半導体装置においてゲート誘電体層を有するトランジスタと隣接して配置される誘電体蓄積メモリセルであって，
　基板と，
　前記基板の上に位置し，第１の比誘電率を有する第１誘電体層と，
　前記第１誘電体層の上に位置し，データ値を表す電荷を蓄積する窒化シリコン層と，
　前記窒化シリコン層の上に位置し，前記第１の比誘電率よりも大きい第２の比誘電率を有する第２誘電体層であって，７０〜２５０オングストロームの膜厚を有する前記第２誘電体層と，
　前記窒化シリコン層と前記第２誘電体層との間に介在し，第２誘電体層におけるダングリングボンドを抑制する，１０オングストローム未満の厚さを有するオキシナイトライド界面層と，
　前記第２誘電体層の上に位置し，当該誘電体蓄積メモリセルの制御電極を形成するゲート電極と，
　前記基板内において前記ゲート電極の下の領域のすぐ近くに形成される第１電流電極および第２電流電極とを備え，
　前記第２誘電体の第２の比誘電率は前記第１誘電体の第１の比誘電率の２．５倍であること，且つ前記第２誘電体層の膜厚は前記第１誘電体層の膜厚の２倍であり，且つ前記トランジスタのゲート誘電体層の膜厚と等しいことによって，前記ゲート電極と，蓄積電荷を含む窒化シリコン層内の場所との間の容量結合が増大されるとともに，前記ゲート電極からの前記第２誘電体層および前記オキシナイトライド界面層を介した前記窒化シリコン層への電荷の漏洩が低減される，誘電体蓄積メモリセル。
　　【請求項２】
　半導体装置においてゲート誘電体層を有するトランジスタと隣接して配置される誘電体蓄積メモリセルを形成する方法であって，
　基板を設ける工程と，
　前記基板の上に位置し，第１の比誘電率を有する第１誘電体層を設ける工程と，
　前記第１誘電体層の上に位置し，データ値を表す電荷を蓄積する窒化シリコン層を設ける工程と，
　前記窒化シリコン層の上に位置し，前記第１の比誘電率よりも大きい第２の比誘電率を有する第２誘電体層を設ける工程であって，前記第２誘電体の前記第２の比誘電率は前記第１誘電体の前記第１の比誘電率の２．５倍であり，且つ前記第２誘電体層の膜厚は前記第１誘電体層の膜厚の２倍であり，且つ前記トランジスタのゲート誘電体層の膜厚と等しい，前記第２誘電体層を設ける工程と，
　前記窒化シリコン層と前記第２誘電体層の間に位置し，第２誘電体層におけるダングリングボンドを抑制する，１０オングストローム未満の厚さを有するオキシナイトライド界面層を形成する工程と，
　当該誘電体蓄積メモリセルのゲート電極であって，前記第２誘電体層の上に位置するゲート電極を形成する工程と，
　前記基板内において前記ゲート電極の下の領域のすぐ近くに第１電流電極および第２電流電極を形成する工程とを備え，
　前記第２誘電体層は，前記ゲート電極からの前記第２誘電体層および前記オキシナイトライド界面層を介した前記窒化シリコン層への電荷の漏洩を低減するのに十分な７０〜２５０オングストロームの膜厚を有する，方法。
　　【請求項３】
　半導体装置においてゲート誘電体層を有するトランジスタと隣接して配置される誘電体蓄積メモリセルであって，
　基板と，
　前記基板の上に位置し，第１の比誘電率を有する第１誘電体層と，
　前記第１誘電体層の上に位置し，データ値を表す電荷を蓄積する窒化シリコン層と，
　前記窒化シリコン層の上に位置し，１０オングストローム未満の厚さを有するオキシナイトライド層と，
　前記オキシナイトライド層上に位置する第２誘電体層であって，前記第１の比誘電率よりも大きい第２の比誘電率を有して，第２誘電体層によって容量結合を制御することと，第２誘電体層によって電荷の漏洩を低減することとの少なくとも一方を行ない，第２誘電体層のダングリングボンドは前記オキシナイトライド層によって抑制されている，第２誘電体層と，
　前記第２誘電体層の上に位置し，該誘電体蓄積メモリセルの制御電極を形成するゲート電極と，
　前記基板内において前記ゲート電極の下の領域のすぐ近くに形成される第１電流電極および第２電流電極とを備え，
　前記第２誘電体層は，前記ゲート電極からの前記第２誘電体層および前記オキシナイトライド界面層を介した前記窒化シリコン層への電荷の漏洩を低減するのに十分な７０〜２５０オングストロームの膜厚を有し，前記第２誘電体の前記第２の比誘電率は前記第１誘電体の前記第１の比誘電率の２．５倍であり，且つ前記第２誘電体層の膜厚は前記第１誘電体層の膜厚の２倍であり，且つ前記トランジスタのゲート誘電体層の膜厚と等しい，誘電体蓄積メモリセル。」
　
２．補正事項の整理
　本件補正の内容を整理すると以下のとおりとなる。
《補正事項１》
　補正前の請求項１〜３の各々の冒頭の「誘電体蓄積メモリセル」を，補正後の請求項１〜３の各々の冒頭の「半導体装置においてゲート誘電体層を有するトランジスタと隣接して配置される誘電体蓄積メモリセル」と補正すること。
　
《補正事項２》
　補正前の請求項１の「前記第１誘電体と比べて第２誘電体の比誘電率が大きいこと，且つ第２誘電体層が７０〜２５０オングストロームの膜厚を有することによって」を，補正後の請求項１の「前記第２誘電体の第２の比誘電率は前記第１誘電体の第１の比誘電率の２．５倍であること，且つ前記第２誘電体層の膜厚は前記第１誘電体層の膜厚の２倍であり，且つ前記トランジスタのゲート誘電体層の膜厚と等しいことによって」と補正すること。
　
《補正事項３》
　補正前の請求項２の「前記窒化シリコン層の上に位置し，前記第１の比誘電率よりも大きい第２の比誘電率を有する第２誘電体層を設ける工程と」を，補正後の請求項２の「前記窒化シリコン層の上に位置し，前記第１の比誘電率よりも大きい第２の比誘電率を有する第２誘電体層を設ける工程であって，前記第２誘電体の前記第２の比誘電率は前記第１誘電体の前記第１の比誘電率の２．５倍であり，且つ前記第２誘電体層の膜厚は前記第１誘電体層の膜厚の２倍であり，且つ前記トランジスタのゲート誘電体層の膜厚と等しい，前記第２誘電体層を設ける工程と」と補正すること。
　
《補正事項４》
　補正前の請求項３の「前記第２誘電体層は，前記ゲート電極からの前記第２誘電体層および前記オキシナイトライド界面層を介した前記窒化シリコン層への電荷の漏洩を低減するのに十分な７０〜２５０オングストロームの膜厚を有する」を，補正後の請求項３の「前記第２誘電体層は，前記ゲート電極からの前記第２誘電体層および前記オキシナイトライド界面層を介した前記窒化シリコン層への電荷の漏洩を低減するのに十分な７０〜２５０オングストロームの膜厚を有し，前記第２誘電体の前記第２の比誘電率は前記第１誘電体の前記第１の比誘電率の２．５倍であり，且つ前記第２誘電体層の膜厚は前記第１誘電体層の膜厚の２倍であり，且つ前記トランジスタのゲート誘電体層の膜厚と等しい」と補正すること。
　
３．補正の目的の適否及び新規事項の追加の有無についての検討
《補正事項１について》
　補正事項１は，補正前の請求項１〜３に係る発明の発明特定事項と認められる「誘電体蓄積メモリセル」を，「半導体装置においてゲート誘電体層を有するトランジスタと隣接して配置される誘電体蓄積メモリセル」と技術的に限定するものであるから，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものである。また，当該補正事項は，本願の願書に最初に添付した明細書の段落【０００７】〜【００１２】及び図１〜６に示されているから，本願の願書に最初に添付した明細書，特許請求の範囲又は図面（以下「当初明細書等」という。）の記載を総合することにより導かれる技術的事項との関係において，新たな技術的事項を導入しないものである。
　
《補正事項２について》
（１）　補正事項２について，まず，新規事項の追加の有無について検討する。
ア　補正事項２のうち，補正前の「前記第１誘電体と比べて第２誘電体の比誘電率が大きいこと」を，補正後の「前記第２誘電体の第２の比誘電率は前記第１誘電体の第１の比誘電率の２．５倍であること」としているとともに，補正前の「第２誘電体層が７０〜２５０オングストロームの膜厚を有すること」を，補正後の「且つ前記第２誘電体層の膜厚は前記第１誘電体層の膜厚の２倍であり」とすることに関して，当初明細書等には，「第１誘電体」及び「第２誘電体」それぞれの誘電率及び厚さについて次の記載がある。（下線は当審で付加。以下同様。）
　
・「【０００７】
　図１に示す半導体デバイス１０は，半導体基板１２と，
基板１２の上の酸化シリコン層１４
窒化シリコン層１６の上の高ｋ誘電体層１８
高ｋ誘電体層１８は，酸化ハフニウム，酸化アルミニウム，酸化ランタン，およびこれらの材料のケイ化物および窒化物などの高誘電率材料からなることが好ましい。そのような例の一つとして，ランタン・シリコンオキシナイトライドがある。少なくとも約１０の比誘電率を有することが好ましいが，少なくとも６の比誘電率を有する他の高ｋ誘電体も有効である
高ｋ誘電体層１８は，７０オングストローム〜２５０オングストロームの厚さを有し得る
・「【００１３】
　図７は，ＮＶＭセル４６の利点のいくつかを理解するのに役立つ消去時間比較を示す。これは３つのケースを比較しており，これらのケースにおいて，
下部誘電体は厚さが５０オングストロームの酸化シリコンであり
誘電率が１０であり，１００オングストロームの厚さを有する高ｋ材料の上部誘電体のケースである
酸化シリコンの誘電率は約４である
本発明の実施態様による第３のケースは，全厚さが１００オングストロームで平均誘電率が１０の上部誘電体を有するので，１秒未満で約１ボルトの閾値電圧までの消去を有効に行うことができる
　
・「【００１４】
　他の技術によって同様な結果を達成することができる。例えば，ゲート誘電体２６の形成とは別の工程で界面層２４を形成することができる。界面層２６はシリコンオキシナイトライドである必要はなく，蓄積誘電体の不動態化を行う任意の層であってよい。不動態化の重要な側面には，上部誘電体によって漏洩を減らすことと，上部誘電体内の固定電荷を減らすこととが含まれる。この界面層を形成することは，高ｋ誘電体と蓄積誘電体との間のちょうど界面におけるだけでなく，上部誘電体全体を不動態化する効果を有する。また，ゲート誘電体２６それ自身を高ｋ誘電体とすることができる。そのような場合，ゲート誘電体層２６と高ｋ誘電体１８が同じ厚さとなるように，それらを同時に形成することが望ましいこともあり得る。」
　
　以上の記載を参照すると，段落【００１３】からは，請求項１の「第１誘電体」に相当する「下部誘電体」が，厚さが５０オングストロームであって誘電率が約４の酸化シリコンから成り，請求項１の「第２誘電体」に相当する「上部誘電体」が，厚さが１００オングストロームであって誘電率が１０の高ｋ材料から成っているものが読み取れる。また，段落【０００７】からは，請求項１の「第２誘電体」に相当する「高ｋ誘電体層１８」の厚さが７０〜２５０オングストロームであって，比誘電率が少なくとも６であることが記載されている。しかしながら，上記各段落において記載されているものは，飽くまで，「下部誘電体」の誘電率が約４で厚さが５０オングストロームの酸化シリコンであり，「上部誘電体」の誘電率が１０で厚さが１００オングストロームのものにとどまるものである。
　すなわち，上述の，「下部誘電体」の誘電率が約４で厚さが５０オングストロームの酸化シリコンであり，「上部誘電体」の誘電率が１０で厚さが１００オングストロームのものは，結果として，誘電率の比が約２．５であり，厚さの比が２となってはいるものの，上記の各誘電体の具体的な厚さ及び誘電率の数値以外の場合にあっても，誘電率の比を約２．５とし，厚さの比を２とする技術思想は，上記各段落のほか，当初明細書等の他の記載を参照しても記載されておらず，また，当初明細書等の記載から自明なものともいえない。
　したがって，補正事項２のうち，補正前の「前記第１誘電体と比べて第２誘電体の比誘電率が大きいこと」を，補正後の「前記第２誘電体の第２の比誘電率は前記第１誘電体の第１の比誘電率の２．５倍であること」とするとともに，補正前の「第２誘電体層が７０〜２５０オングストロームの膜厚を有すること」を，補正後の「且つ前記第２誘電体層の膜厚は前記第１誘電体層の膜厚の２倍であり」とすることは，当初明細書等の記載を総合することにより導かれる技術的事項との関係において，新たな技術的事項を導入しないものであるということはできない。
　
イ　補正事項２のうち，補正後に「前記第２誘電体層の膜厚は」「前記トランジスタのゲート誘電体層の膜厚と等しい」とする点については，上記《補正事項２について》（１）アにおいて摘示した，当初明細書等のうちの明細書の段落【００１４】に記載されているから，この点は，当初明細書等の記載を総合することにより導かれる技術的事項との関係において，新たな技術的事項を導入しないものである。
　
（２）次に，補正事項２について，補正の目的について検討する。
ア　補正事項２のうち，補正前の「前記第１誘電体と比べて第２誘電体の比誘電率が大きいこと」を，補正後の「前記第２誘電体の第２の比誘電率は前記第１誘電体の第１の比誘電率の２．５倍であること」とすることは，補正前の請求項１に係る発明の発明特定事項と認められる「第１誘電体」と「第２誘電体」それぞれの比誘電率の大小関係をより限定的に減縮するものであるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　
イ　補正事項２のうち，補正前の「第２誘電体層が７０〜２５０オングストロームの膜厚を有すること」を，補正後の「且つ前記第２誘電体層の膜厚は前記第１誘電体層の膜厚の２倍であり，且つ前記トランジスタのゲート誘電体層の膜厚と等しいこと」とすることは，補正後においても請求項１の他の箇所に「第２誘電体層が７０〜２５０オングストロームの膜厚を有する」ことが記載されていることにかんがみれば，重複する記載を整理して明りょうなものとするとともに，「第２誘電体層」の膜厚を，「第１誘電体層」の膜厚及びトランジスタのゲート誘電体層の膜厚との関係を用いて限定的に減縮するものであるといえるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮とともに，同条同項第４号に係る明りょうでない記載の釈明を目的とするものである。
　
《補正事項３について》
　前記《補正事項２について》において述べた理由と同様の理由により，補正事項３のうち，補正後において「前記第２誘電体の前記第２の比誘電率は前記第１誘電体の前記第１の比誘電率の２．５倍であり，且つ前記第２誘電体層の膜厚は前記第１誘電体層の膜厚の２倍であ」るとすることは，当初明細書等の記載を総合することにより導かれる技術的事項との関係において，新たな技術的事項を導入しないものであるということはできない。同様に，補正事項３のうち，補正後において「且つ前記トランジスタのゲート誘電体層の膜厚と等しい，前記第２誘電体層」とすることは，当初明細書等の記載を総合することにより導かれる技術的事項との関係において，新たな技術的事項を導入しないものである。
　また，補正事項３は，補正前の請求項２に係る発明の発明特定事項と認められる「第２誘電体層」の誘電率及び膜厚を，「第１誘電体層」の誘電率及び膜厚との関係を用いて限定的に減縮するとともに，第２誘電体層の膜厚をトランジスタのゲート誘電体層の膜厚との関係を用いて限定的に減縮するものであるといえるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　
《補正事項４について》
　前記《補正事項２について》において述べた理由と同様の理由により，補正事項４のうち，補正後において「前記第２誘電体の前記第２の比誘電率は前記第１誘電体の前記第１の比誘電率の２．５倍であり，且つ前記第２誘電体層の膜厚は前記第１誘電体層の膜厚の２倍であ」るとすることは，当初明細書等の記載を総合することにより導かれる技術的事項との関係において，新たな技術的事項を導入しないものであるということはできない。同様に，補正事項４のうち，補正後において「前記第２誘電体層の膜厚は」「前記トランジスタのゲート誘電体層の膜厚と等しい」とすることは，当初明細書等の記載を総合することにより導かれる技術的事項との関係において，新たな技術的事項を導入しないものである。
　また，補正事項４は，補正前の請求項３に係る発明の発明特定事項と認められる「第２誘電体層」の誘電率及び膜厚を，「第１誘電体層」の誘電率及び膜厚との関係を用いて限定的に減縮するとともに，第２誘電体層の膜厚をトランジスタのゲート誘電体層の膜厚との関係を用いて限定的に減縮するものであるといえるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　
　よって，平成２３年７月８日にされた手続補正後の請求項１〜３において，「前記第２誘電体の前記第２の比誘電率は前記第１誘電体の前記第１の比誘電率の２．５倍であり，且つ前記第２誘電体層の膜厚は前記第１誘電体層の膜厚の２倍であ」るとすることは，当初明細書等の記載を総合することにより導かれる技術的事項との関係において，新たな技術的事項を導入しないものであるということはできない。
　したがって，平成２３年７月８日にされた手続補正は，当初明細書等に記載した事項の範囲内においてしたものではなく，特許法第１７条の２第３項に規定する要件を満たしていない。
　
《まとめ》
　以上のとおり，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１．本願発明
　上記のとおり，平成２３年７月８日にされた手続補正は却下されたので，
　本願の特許請求の範囲に係る発明は，平成２３年１月２８日にされた手続補正により補正された明細書，特許請求の範囲及び図面の記載から見て，その特許請求の範囲に記載された事項により特定されるとおりのものであって，そのうち請求項１に係る発明は以下のとおりである。（再掲。以下「本願発明」という。）
「　【請求項１】
　誘電体蓄積メモリセルであって，
　基板と，
　前記基板の上に位置し，第１の比誘電率を有する第１誘電体層と，
　前記第１誘電体層の上に位置し，データ値を表す電荷を蓄積する窒化シリコン層と，
　前記窒化シリコン層の上に位置し，前記第１の比誘電率よりも大きい第２の比誘電率を有する第２誘電体層であって，７０〜２５０オングストロームの膜厚を有する前記第２誘電体層と，
　前記窒化シリコン層と前記第２誘電体層との間に介在し，第２誘電体層におけるダングリングボンドを抑制する，１０オングストローム未満の厚さを有するオキシナイトライド界面層と，
　前記第２誘電体層の上に位置し，当該誘電体蓄積メモリセルの制御電極を形成するゲート電極と，
　前記基板内において前記ゲート電極の下の領域のすぐ近くに形成される第１電流電極および第２電流電極とを備え，
　前記第１誘電体と比べて第２誘電体の比誘電率が大きいこと，且つ第２誘電体層が７０〜２５０オングストロームの膜厚を有することによって，前記ゲート電極と，蓄積電荷を含む窒化シリコン層内の場所との間の容量結合が増大されるとともに，前記ゲート電極からの前記第２誘電体層および前記オキシナイトライド界面層を介した前記窒化シリコン層への電荷の漏洩が低減される，誘電体蓄積メモリセル。」
　
２．刊行物に記載された発明
・特開昭５５−１０５３７５号公報
　原査定の拒絶の理由に引用され，本願の優先権主張の日前に日本国内において頒布された刊行物である，特開昭５５−１０５３７５号公報（以下「引用例」という。）には，第１図〜第９図とともに以下の記載がある。（下線は当審において付加。以下同様）
　
ア　「本発明は半導体記憶装置及びその製造方法，さらに詳しくは，多数の絶縁層を有する不揮発性金属絶縁体半導体（ＭＩＳ）記憶素子及びその製造方法に関するものである。
・・・（中略）・・・
この欠点を克服するために不揮発性装置を作る努力がなされてきた。幾つかの不揮発性装置はこの要求に適合するよう開発されている。
・・・（中略）・・・
ＭＮＯＳ装置は不揮発性記憶装置を提供する別の発明である。
・・・（中略）・・・
しかしながらこれらの装置は全て，さまざまな欠点を持っている。そのうちの幾つかは記憶素子に蓄積されている情報を消去するのに紫外線の露光を必要とする。他のものはあまりに大きく高密度設計が不可能である。ＭＮＯＳは高密度設計の可能性と蓄積された情報の電気的消去を提供するが，一方高い書込み電圧と長い書込み時間を必要とする。」（３ページ右上欄１７行〜同ページ右下欄７行）
　
イ　「
本発明は絶縁層の新規な組合せを有する不揮発性金属絶縁体半導体（ＭＩＳ）記憶素子において具現されている。その構造を完成させるためには窒化シリコンの層と，これを被覆する２酸化シリコンの層と，これを被覆する誘電率の高い絶縁体，を含む少なくとも３層が必要である
別の実施例では絶縁体の組合せは同様に，窒化シリコン層と半導体基体との間に配置されたもう１つの２酸化シリコン層を含み，電荷蓄積保持力を増大させている。記憶素子への書込みは電圧をゲートと半導体との間に印加して少数キャリアをシリコンにおける反転層から窒化シリコンの中へとトンネリングさせ装置の閾値電圧を増加させることによって達成される。窒化シリコンと２酸化チタンとの間の２酸化シリコンは２酸化チタンへの電荷の伝導を妨げる。電荷は窒化シリコン中で窒化シリコンと２酸化シリコンの障壁との間の境界すなわちインターフェースにおいてトラップされる。消去はゲートと半導体との間に印加される電圧を反転してキャリアをシリコン中にトンネリングさせて戻し，多数キャリアと再結合させることによって達成される。キャリアはＰ型半導体では電子であり，Ｎ型半導体ではホールである。本発明の記憶素子は書込み電圧が低く，書込み時間が短く，さらに書込み効率が高いものである
　不揮発性ＭＩＳ記憶素子は多数の誘電体層を形成するのに新規な一連の段階を用いて製造される。各々の構造を完成させるのには窒化シリコン層と，これを被覆する２酸化シリコン層と，これを被覆する２酸化チタン層とを含む少なくとも３つの誘電体の層が必要である。構造の一例では窒化シリコン層はシリコン半導体上に直接位置している。
構造の別の例では絶縁体の組合わせは同様にもう１つの２酸化シリコンの層を窒化物層とシリコン半導体との間に備えている。窒化シリコンはシリコンのスライス上にデポジットされ，その上部表面は２酸化シリコンに変化される
　
ウ　「以下本発明の実施例を添付図面を参照して詳細に説明する。
　第１図を参照すると，
本発明の方法により製造された記憶素子を用いたＲＡＭセル
・・・（中略）・・・
　第５ａ図乃至第５ｅ図を参照すると第１図のＲＡＭを作るプロセスが説明されている。
・・・（中略）・・・
プロセスの第１段階はソースとドレインの領域１１，１２の形成である。
・・・（中略）・・・
過剰のドーピング材料は除去しデポジットされたホウ素をさらにスライス中へ拡散させ，スライスを高温炉チューブ内で酸化性雰囲気に当てることによってソースとドレインの形成が完了する。
・・・（中略）・・・
　プロセスの次の段階はゲート誘電体の形成を開始することである。フォトレジストの層を塗ってパターンを形成し，ゲート誘電体を形成すべき領域からレジストを除去する。
・・・（中略）・・・
次に，窒化シリコン層２３をスライスを高温化学真空デポジション（ＣＶＤ）反応装置の中に配置することによってスライス上にデポジットする。
窒化物は厚さが５０〜７５０オングストローム，好ましくは１００〜３００オングストロームになるまで成長させる。次に，スライスを高温炉のチューブの中に置いて水蒸気雰囲気に当てて窒化シリコン層２３の上部を２酸化ケイ素の層２４へ転化させる。この酸化物層２４は厚さが１０〜２００オングストローム，好ましくは４０オングストロームである
　プロセスの次の段階は２酸化チタン層の形成である。
・・・（中略）・・・
２酸化チタン層を形成する好ましい方法を以下に説明する。フォトレジストのコーティング２５を施してパターンを形成し，チタンが所望でない領域にフォトレジストを残しておく。次にスライスを電子ガン（ｅ−ｇｕｎ）金属蒸発器の中に配置して
チタンの層２６をフォトレジストによりパターンが形成されたスライス上に蒸着させる。チタンは厚さが２５０〜３０００オングストローム，好ましくは１１００オングストロームになるまで蒸着させ，スライスを第５ｃ図に図示されるようにしておく。フォトレジスト上のチタンを次に従来の方法を用いてポンと除去する。次にフォトレジストを除去しスライスを２００〜１２００℃好ましくは７００℃において２時間高温炉チューブ中で酸素雰囲気に当てる。この酸化段階でチタン層２６は金紅石すなわちルチルとして知られている形態の２酸化チタンの層２７へ転化される。チタンが２酸化チタンへ転化されると，厚さが７７パーセント増加する
　
エ　「第６図を参照すると，別のセルの実施例を含むＲＡＭセルのアレイの物理的配置が図示されている。このアレイは各々のセルが占める面積が１平方ミル（約６．４５×１０−１０平方メートル）以下であることがあるため第６図では当然非常に拡大されている。この実施例におけるセルはＭＯＳトランジスタ３０と，ワード線３６と，ビット線３５と接地線３４とから成っており，これらは全て第７図の電気系統図にも示されている。
　第８ａ図乃至第８ｃ図及第９図を参照すると，第６図の記憶セルの断面図で構造の詳細が図示されている。トランジスタ３０はビット線３５を形成している拡散領域の１部であるソース３１を有している。アルミニウムから成る延長された条片４８はトランジスタゲート３３を形成しまたワード線３６でもある。
ゲート誘電体は２酸化ケイ素の層４２と，窒化ケイ素の層４３と，２酸化ケイ素の層４４と，２酸化チタンの層４７とから構成されている
　
第６図乃至第９図の装置を製造するプロセスはゲート誘電体の形成時以外はすでに説明したのと全く同一である
第８ａ図乃至第８ｃ図及び第９図に図示されている実施例では，非常に薄い２酸化シリコン層４２を窒化シリコン４３とシリコン４０との間に設けることが望まれる
・・・（中略）・・・
酸化物層４２は厚さが１０〜１００オングストローム，好ましくは２０〜８０オングストロームである。このことが２つのプロセスにおける唯一の相違点である
　
オ　「すでに述べたようにＲＡＭセルは本発明により製造された記憶素子を使用している。ここにおけるＲＡＭセルは簡単なＭＯＳトランジスタである。
情報をセルに書き込むにはソース１１，３１，ドレイン１２，３２，及び基板２０，４０を接地して約−１０ボルトの負の電圧をゲート１３，３３，へ印加する。これによりホールが基板２０，４０における反転層から窒化シリコン２３，４３の荷電子帯へとトンネリングする。このトンネリングは本発明のいずれの実施例でも起こる。ホールは窒化シリコン中に窒化シリコン２３，４３と転化酸化物２４，４４との間のインターフェースにおいて最も高い密度で分布する
この装置の最も重要な特徴である転化酸化物層２４，４４はホールに対して障壁として動作しホールの大部分が２酸化チタン層２７，４７へ到達しそこからホールがゲートへさらに最後には接地へと漏れるのを防ぐ
・・・（中略）・・・
　セルにおける情報を消去するにはソース１１，３１，ドレイン１２，３２及び基板２０，４０を接地して約＋８ボルトの正電圧をゲートへ印加する。これにより窒化物中のホールがトンネリングしてシリコン中へ戻り電子と再結合する。」（６ページ左下欄１４行〜７ページ左上欄１５行）
　
カ　「本発明の別の特徴は２酸化チタン層２７，４７のゲート誘電体の１部としての使用である。
ここで形成された種類の２酸化チタンは誘電率がおよそ１２５であるがこのことは電圧をゲート１３，３３から基板２０，４０へと印加すると極くわずかの電圧降下が２酸化チタン層２７，４７を超えて起こると言うことを意味する
酸化ジルコニウム，酸化ハフニウム，酸化タンタルなどの２酸化チタン層とほぼ同一の高い誘電率を示す別の適切な絶縁体を２酸化チタンの代りに使用できる
２酸化シリコンは誘電率が約３．９であり
電圧降下の大部分は２酸化チタンを超えては起こらないので，２酸化チタンを含まない同様の構造体に使用する電圧よりも低い電圧を構造体に印加して書込み及び消去を行うことができる
　
２酸化チタンの間の低い電圧降下の別の有利な点は書込み及び消去の時間を短縮できるということである
　
キ　「ここで
２酸化シリコン層２４，４４はシリコンからのキャリアやゲートからの逆の極性のキャリアに対する障壁として作用しこれによって書込み効率が増大する
　
ク　「本発明によって製造された構造体は窒化シリコン中にホールを蓄積するだけでなく電子を蓄積するのにも有効である。もしＰ型基板を使用するならば，その装置は電圧極性を反転させれば説明したように動作する。この場合の電荷の伝導機構はホールの代りに電子によるものである。」（８ページ左上欄２〜７行）
　
ケ　「
２０，４０…シリコン基板
　
　ここで，上記ア〜エから，引用例に記載された各実施例は，不揮発性記憶素子のＲＡＭセルを構成するものであることは明らかである。
　
　上記エから，第６図〜第９図に示されたものについては，第１図〜第５図に示されたものと比べて，「第６図乃至第９図の装置を製造するプロセスはゲート誘電体の形成時以外はすでに説明したのと全く同一であ」り，「厚さが１０〜１００オングストローム，好ましくは２０〜８０オングストロームである」「酸化物層４２」を設けることが「唯一の相違点である」。それゆえ，第６図〜第９図に示されたものについては「酸化物層４２」を設けること以外は，第１図〜第５図に示されたものと同じ構成を有し，同じプロセスを経て形成されるものといえる。
　
　上記ウによれば，２酸化チタン層は，２５０〜３０００オングストロームの厚さのチタン層を酸化する段階を経て形成されるところ，チタンが２酸化チタンへ転化されると，その厚さが７７パーセント増加するのであるから，前記２酸化チタン層の厚さは４４２．５〜５３１０オングストローム（２５０〜３０００オングストロームの１．７７倍）になるものといえる。
　
　上記エ，オとともに第８ａ図を参照すると，「２酸化ケイ素の層４２と，窒化ケイ素の層４３と，２酸化ケイ素の層４４と，２酸化チタンの層４７とから構成されている」「ゲート誘電体」及びゲート３３，並びに，シリコン基板４０に形成されたソース３１及びドレイン３２は，ＭＯＳトランジスタ３０を構成するように配置されているから，ゲート３３は，ソース３１とドレイン３２との間のシリコン基板４０の上方に位置するものであることは明らかである。
　
　上記オ，クから，情報は，窒化シリコン層４３に蓄積されたホール又は電子によって記憶されることは明らかである。
　
　上記オ，キから，２酸化シリコン層４４はシリコン基板４０からのキャリアの大部分が２酸化チタン層４７へ到達しそこからキャリアがゲート３３へさらに最後には接地へと漏れるのを防ぎ，また，ゲート３３からの逆の極性のキャリアに対する障壁として作用し，書込み効率を増大させるものであるといえる。
　
　引用例において，「２酸化ケイ素」と「２酸化シリコン」は同じ材料であり，「窒化ケイ素」と「窒化シリコン」が同じ材料であることは明らかである。
　
　以上を総合し，引用例において「別の実施例」あるいは「別のセルの実施例」として記載されているものに注目すると，引用例には次の発明が記載されているものと認められる。（以下「引用発明」という。）
　
「不揮発性記憶素子のＲＡＭセルであって，
　シリコン基板４０と，
　シリコン基板４０に形成されたソース３１及びドレイン３２と，
　シリコン基板４０上に形成された，厚さが１０〜１００オングストロームである２酸化シリコン層４２と，
　２酸化シリコン層４２上に形成され，ホール又は電子を蓄積することによって情報を記憶する，厚さが５０〜７５０オングストロームである窒化シリコン層４３と，
　窒化シリコン層４３上において，水蒸気雰囲気により窒化シリコン層の上部を転化させて形成された，厚さが１０〜２００オングストロームである，２酸化シリコン層４４と，
　２酸化シリコン層４４上に形成された，厚さが４４２．５〜５３１０オングストロームである２酸化チタン層４７と，
　ソース３１とドレイン３２との間のシリコン基板４０の上方において，２酸化チタン層４７上に形成されたゲート３３と，を有し，
　２酸化シリコンの誘電率は約３．９であり，
　２酸化シリコン層４４は，シリコン基板４０からのキャリアの大部分が２酸化チタン層４７へ到達しそこからキャリアがゲート３３へさらに最後には接地へと漏れるのを防ぎ，また，ゲート３３からの逆の極性のキャリアに対する障壁として作用し，書込み効率を増大させるものであり，
　２酸化チタン層４７は，その誘電率がおよそ１２５であることから，電圧をゲート３３からシリコン基板４０へと印加すると極くわずかの電圧降下が２酸化チタン層４７を超えて起こり，電圧降下の大部分は２酸化チタン層４７を超えては起こらないので，２酸化チタン層４７を含まない同様の構造体に使用する電圧よりも低い電圧を構造体に印加して書込み及び消去を行うことができ，また，書込み及び消去の時間を短縮できるものである，
　不揮発性記憶素子のＲＡＭセル。」
　
３．対比
　本願発明と引用発明とを対比する。
　
・引用発明の「シリコン基板４０」は，本願発明の「基板」に相当する。
　
・引用発明の「シリコン基板４０に形成されたソース３１及びドレイン３２」は，「ソース３１とドレイン３２との間のシリコン基板４０の上方において，２酸化チタン層４７上に」「ゲート３３」が形成されるのであるから，本願発明の「前記基板内において前記ゲート電極の下の領域のすぐ近くに形成される第１電流電極および第２電流電極」に相当する。
　
・引用発明の「シリコン基板４０上に形成された，厚さが１０〜１００オングストロームである２酸化シリコン層４２」は，「２酸化シリコン層の誘電率は約３．９」であるから，本願発明の「前記基板の上に位置し，第１の比誘電率を有する第１誘電体層」に相当する。
　
・引用発明の「２酸化シリコン層４２上に形成され，ホール又は電子を蓄積することによって情報を記憶する，厚さが５０〜７５０オングストロームである窒化シリコン層４３」は，本願発明の「前記第１誘電体層の上に位置し，データ値を表す電荷を蓄積する窒化シリコン層」に相当する。
　
・引用発明における「２酸化シリコン層４４上に形成された，厚さが４４２．５〜５３１０オングストロームである２酸化チタン層４７」であって，「２酸化チタン層４７は，その誘電率がおよそ１２５である」ものは，「窒化シリコン層４３上において」「形成された」「２酸化シリコン層４４」を介して形成されたものであるから，本願発明の「前記窒化シリコン層の上に位置し，前記第１の比誘電率よりも大きい第２の比誘電率を有する第２誘電体層であって，７０〜２５０オングストロームの膜厚を有する前記第２誘電体層」とは，「前記窒化シリコン層の上に位置し，前記第１の比誘電率よりも大きい第２の比誘電率を有する第２誘電体層である前記第２誘電体層」である点で共通する。
　
・引用発明の「窒化シリコン層４３上において，水蒸気雰囲気により窒化シリコン層の上部を転化させて形成された，厚さが１０〜２００オングストロームである，２酸化シリコン層４４」と，本願発明における「前記窒化シリコン層と前記第２誘電体層との間に介在し，第２誘電体層におけるダングリングボンドを抑制する，１０オングストローム未満の厚さを有するオキシナイトライド界面層」とは，「前記窒化シリコン層と前記第２誘電体層との間に介在する誘電体界面層」である点で共通する。
　
・引用発明の「ソース３１とドレイン３２との間のシリコン基板４０の上方において，２酸化チタン層４７上に形成されたゲート３３」は，電圧が印加されることによってメモリの動作を制御するものであるから，本願発明の「前記第２誘電体層の上に位置し，当該誘電体蓄積メモリセルの制御電極を形成するゲート電極」に相当する。
　
・引用発明において，「２酸化シリコン層４２」「の誘電率は約３．９であ」ることと「２酸化チタン層４７は，その誘電率がおよそ１２５であること」は，本願発明の「前記第１誘電体と比べて第２誘電体の比誘電率が大きいこと」に相当する。
　
・前述のとおり，引用発明の「２酸化シリコン層４４」と本願発明の「オキシナイトライド界面層」とは，「前記窒化シリコン層と前記第２誘電体層との間に介在する誘電体界面層」である点で共通するものである。それゆえ，引用発明の「２酸化シリコン層４４は，シリコン基板４０からのキャリアの大部分が２酸化チタン層４７へ到達しそこからキャリアがゲート３３へさらに最後には接地へと漏れるのを防ぎ，また，ゲート３３からの逆の極性のキャリアに対する障壁として作用し，書込み効率を増大させるものであ」ることと，本願発明の「前記ゲート電極からの前記第２誘電体層および前記オキシナイトライド界面層を介した前記窒化シリコン層への電荷の漏洩が低減される」こととは，「前記ゲート電極からの前記第２誘電体層および誘電体界面層を介した前記窒化シリコン層への電荷の漏洩が低減される」点で共通する。
　
・引用発明の「２酸化チタン層４７は，その誘電率がおよそ１２５であることから，電圧をゲート３３からシリコン基板４０へと印加すると極くわずかの電圧降下が２酸化チタン層４７を超えて起こり，電圧降下の大部分は２酸化チタン層４７を超えては起こらない」ことは，シリコン基板４０とゲート３３の間の各層によって形成され直列に接続される各静電容量のうち，２酸化チタン層４７によって構成される静電容量が，２酸化シリコン層４２，窒化シリコン層４３及び２酸化シリコン層４４の各々によって形成される静電容量よりも大きいから，２酸化チタン層４７における電圧降下が少なくなることを意味するものと解される。それゆえ，２酸化チタン層４７を挟むゲート３３と窒化シリコン層４３の間の容量結合は，２酸化チタン層４７に代えてより低い誘電率からなる層を用いた場合に比して大きいものであるということができる。よって，引用発明の「２酸化チタン層４７は，その誘電率がおよそ１２５であることから，電圧をゲート３３からシリコン基板４０へと印加すると極くわずかの電圧降下が２酸化チタン層４７を超えて起こり，電圧降下の大部分は２酸化チタン層４７を超えては起こらない」ことと，本願発明の「前記第１誘電体と比べて第２誘電体の比誘電率が大きいこと，且つ第２誘電体層が７０〜２５０オングストロームの膜厚を有することによって，前記ゲート電極と，蓄積電荷を含む窒化シリコン層内の場所との間の容量結合が増大される」こととは，「前記第１誘電体と比べて第２誘電体の比誘電率が大きいことによって，前記ゲート電極と，蓄積電荷を含む窒化シリコン層内の場所との間の容量結合が増大される」点で共通する。
　
・引用発明の「不揮発性記憶素子のＲＡＭセル」は，誘電体である「窒化シリコン層４３」に「ホール又は電子を蓄積することによって情報を記憶する」のであるから，本願発明の「誘電体蓄積メモリセル」に相当する。
　
　そうすると，引用発明と本願発明とは，
「　誘電体蓄積メモリセルであって，
　基板と，
　前記基板の上に位置し，第１の比誘電率を有する第１誘電体層と，
　前記第１誘電体層の上に位置し，データ値を表す電荷を蓄積する窒化シリコン層と，
　前記窒化シリコン層の上に位置し，前記第１の比誘電率よりも大きい第２の比誘電率を有する第２誘電体層である前記第２誘電体層と，
　前記窒化シリコン層と前記第２誘電体層との間に介在する誘電体界面層と，
　前記基板内において前記ゲート電極の下の領域のすぐ近くに形成される第１電流電極および第２電流電極とを備え，
　前記第１誘電体と比べて第２誘電体の比誘電率が大きいことによって，前記ゲート電極と，蓄積電荷を含む窒化シリコン層内の場所との間の容量結合が増大されるとともに，前記ゲート電極からの前記第２誘電体層および誘電体界面層を介した前記窒化シリコン層への電荷の漏洩が低減される，誘電体蓄積メモリセル。」
である点で一致する。
　
　一方，両者は以下の各点で相違する。
《相違点１》
　本願発明は「前記窒化シリコン層の上に位置し，前記第１の比誘電率よりも大きい第２の比誘電率を有する第２誘電体層であって，７０〜２５０オングストロームの膜厚を有する前記第２誘電体層」及び「前記第１誘電体と比べて第２誘電体の比誘電率が大きいこと，且つ第２誘電体層が７０〜２５０オングストロームの膜厚を有することによって，前記ゲート電極と，蓄積電荷を含む窒化シリコン層内の場所との間の容量結合が増大される」構成を備えるが，引用発明は「前記窒化シリコン層の上に位置し，前記第１の比誘電率よりも大きい第２の比誘電率を有する第２誘電体層である前記第２誘電体層」及び「前記第１誘電体と比べて第２誘電体の比誘電率が大きいことによって，前記ゲート電極と，蓄積電荷を含む窒化シリコン層内の場所との間の容量結合が増大される」ことに相当する構成を有するものの，「第２誘電体層」について，引用発明においては，その「厚さが４４２．５〜５３１０オングストロームであ」り，本願発明の「７０〜２５０オングストロームの膜厚」の範囲内にはなく，さらに当該「７０〜２５０オングストロームの膜厚を有すること」と「前記ゲート電極と，蓄積電荷を含む窒化シリコン層内の場所との間の容量結合が増大される」こととの関係も特定されていない点。
　
《相違点２》
　本願発明は「前記窒化シリコン層と前記第２誘電体層との間に介在し，第２誘電体層におけるダングリングボンドを抑制する，１０オングストローム未満の厚さを有するオキシナイトライド界面層」及び「前記ゲート電極からの前記第２誘電体層および前記オキシナイトライド界面層を介した前記窒化シリコン層への電荷の漏洩が低減される」構成を備えるが，引用発明は「前記窒化シリコン層と前記第２誘電体層との間に介在する誘電体界面層」及び「前記ゲート電極からの前記第２誘電体層および誘電体界面層を介した前記窒化シリコン層への電荷の漏洩が低減される」ことに相当する構成を有するものの，「第２誘電体層におけるダングリングボンドを抑制する」ものとまでは特定されておらず，また，「前記窒化シリコン層と前記第２誘電体層との間に介在する」「界面層」について，引用発明においては「水蒸気雰囲気により窒化シリコン層の上部を転化させて形成された，厚さが１０〜２００オングストロームである，２酸化シリコン層４４」であって，本願発明における「１０オングストローム未満の厚さを有するオキシナイトライド界面層」とは異なる点。
　
４．当審の判断
　以下，上記各相違点について検討する。
《相違点１について》
　前記第３「２．刊行物に記載された発明」のア，イに摘記したとおり，引用発明は，従来技術に比して「書込み電圧が低く，書込み時間が短く，さらに書込み効率が高いもの」とすることを課題とするものである。そのために，引用発明は「２酸化チタン層４７は，その誘電率がおよそ１２５であることから，電圧をゲート３３からシリコン基板４０へと印加すると極くわずかの電圧降下が２酸化チタン層４７を超えて起こり，電圧降下の大部分は２酸化チタン層４７を超えては起こらない」ものとして「２酸化チタン層４７を含まない同様の構造体に使用する電圧よりも低い電圧を構造体に印加して書込み及び消去を行うことができ，また，書込み及び消去の時間を短縮できるもの」としたのである。
　ところで，前記「３．対比」において述べたように，引用発明については，シリコン基板４０とゲート３３の間の各層によって形成され直列に接続される静電容量のうち，２酸化チタン層４７によって構成される静電容量が，２酸化シリコン層４２，窒化シリコン層４３及び２酸化シリコン層４４の各々によって形成される静電容量よりも大きいから，２酸化チタン層４７における電圧降下が少なくなることを意味するものと解され，これにより上述の課題を解決するものであるところ，一般に，誘電率が高い誘電体を用いることのほか，誘電体の厚さを薄くすることによっても静電容量を増加できることは，当業者における技術常識である。したがって，引用発明に接した当業者であれば，さらに「書き込み電圧が低く」成ることを目指して，２酸化チタン層４７によって構成される静電容量を増大させるため，２酸化チタン層４７の厚さを薄くすることは適宜になし得たことであり，また，その結果「前記ゲート電極と，蓄積電荷を含む窒化シリコン層内の場所との間の容量結合が増大される」ことは明らかである。
　ここで，前記第３「２．刊行物に記載された発明」のエに摘記したとおり，引用例には個々のメモリセルの具体的な大きさとして，「１平方ミル（約６．４５×１０−１０平方メートル）以下であることがある」と記載されており，約２５．４μｍ（＝１ミル）角程度の大きさといえるところ，メモリセルの大きさを縮小することは当該技術分野における不断の技術課題であり，メモリセルの大きさを縮小するに伴い，いわゆるスケーリング則に従い，これに比例してゲート下の誘電体層を薄くすることも普通になされることである。そして，本願の優先権主張の日前においてメモリセルの大きさを２．５４μｍ角程度（すなわち長さについて引用例に記載されたものの１／１０）以下とすることは普通になされていることも考慮すると，上述のように２酸化チタン層４７の厚さを薄くするにあたり，その具体的な厚さを７０〜２５０オングストロームの範囲内とすること自体に格別の困難性がないことは明らかである。また，本願の明細書及び図面を精査しても，本願発明において，第２誘電体層の膜厚を７０〜２５０オングストロームとする点に臨界的な意義も認められない。
　よって，相違点１は，当業者が適宜になし得た事項の範囲内に含まれる程度のものである。
　
《相違点２について》
　引用発明に係る「２酸化シリコン層４４」は，「水蒸気雰囲気により窒化シリコン層の上部を転化させて形成された」ものであるが，そのように形成されたものにおいて，転化される前の窒化シリコンを構成していた窒素が完全に喪失して，純粋な「２酸化シリコン」が形成されるものとは解しがたく，むしろ転化後の「２酸化シリコン層４４」には相当量の窒素が含まれ，実体としてシリコン酸窒化層，すなわち本願発明に係る「オキシナイトライド」層となっていると解するのが自然であるといえる。また，本願明細書の段落【０００９】には，「ＮＶＭ部分２２の窒化シリコン層１６と高ｋ誘電体１８との間に界面層２４を形成した後の半導体デバイス１０を示す。酸化シリコン膜を成長させて形成されるゲート誘電体２６のこの好ましいケースにおいては，酸素含有ガスを流すことによって行なわれるトランジスタ部分２０内のこの酸化シリコンの成長の間に，界面層２４が形成され，シリコンオキシナイトライドとなるように形成される。」と記載されており，引用発明に係る「２酸化シリコン層４４」と同様に，窒化シリコンを酸化することによって形成されることが示されていることから，引用発明に係る「水蒸気雰囲気により窒化シリコン層の上部を転化させて形成された」「２酸化シリコン層４４」と本願発明に係る「オキシナイトライド界面層」は実質的に相違しないものといえる。
　また，上記《相違点１について》において述べたとおり，メモリセルの大きさを縮小することは当該技術分野における不断の技術課題といえるものであり，メモリセルの大きさを縮小するに伴い，いわゆるスケーリング則に従い，これに比例してゲート下の誘電体層を薄くすることも普通になされることである。そして，本願の優先権主張の日前においてメモリセルの大きさを２．５４μｍ角程度（すなわち，引用例に記載されたものの１／１０の長さ）以下とすることは普通になされていることを考慮すると，引用発明の「２酸化シリコン層４４」についても，その厚さを「１０〜２００オングストローム」よりも薄いものとして，相違点２に係る「１０オングストローム未満の厚さを有するオキシナイトライド界面層」とすることは，当業者が適宜になし得たことである。
　また，本願発明に係る「第２誘電体層におけるダングリングボンドを抑制する」点に関して，本願明細書には，段落【０００９】に「
界面層２４は，高ｋ層１８内のダングリングボンドを安定化させる
界面層２６はシリコンオキシナイトライドである必要はなく，蓄積誘電体の不動態化を行う任意の層であってよい
不動態化の重要な側面には，上部誘電体によって漏洩を減らすことと
　よって，相違点２は，当業者が適宜になし得た事項の範囲内に含まれる程度のものである。
　
５．小括
　以上のとおりであるから，本願発明は，引用発明及び従来周知の技術に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　
第４　むすび
　従って，本願は，他の請求項について検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。