【事件の表示】
　特願２００７−５１１３５３「フラッシュメモリ装置のワード線を保護するための方法および装置」拒絶査定不服審判事件〔平成１７年１１月２４日国際公開、ＷＯ２００５／１１２１２０、平成１９年１２月１３日国内公表、特表２００７−５３６７３１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００５年２月１１日（パリ条約による優先権主張　外国庁受理２００４年５月５日、アメリカ合衆国）を国際出願日とする特許出願であって、平成２２年６月２９日付けの拒絶理由通知に対して同年１０月５日に意見書及び手続補正書が提出されたが、平成２３年７月１２日付けで拒絶査定がなされた。
　それに対して、同年１０月２８日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、前置審査においてなされた平成２４年１月４日付けの拒絶理由通知に対して同年３月２１日に意見書及び手続補正書が提出され、その後、同年９月１９日付けで審尋がなされ、同年１２月１９日に回答書が提出された。
　
第２．本願発明
　本願の請求項１〜８に係る発明は、平成２４年３月２１日に提出された手続補正書により適法に補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜８に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される次のとおりのものである。
　
　「【請求項１】
　フラッシュメモリセル（１０１）のためのワード線構造（ＷＬ）を製造する方法（１０）であって、
　少なくとも１つのフラッシュメモリセル（１０６）のフローティングゲートあるいは電荷捕獲材料（１０６）上に導電性のワード線構造（１１０ａ）を形成するステップ（２８、３０）と、
　前記導電性のワード線構造（１１０ａ）と基板（１０２）との間に抵抗（１１０ｂ）を形成するステップ（３２、３４）とを含み、
　前記導電性のワード線構造（１１０ａ）を形成するステップは、前記フローティングゲートあるいは電荷捕獲材料（１０６）上にドープされたポリシリコン（１１０ａ）を形成するステップ（２８）を含み、
　前記抵抗を形成するステップは、前記導電性のワード線構造（１１０ａ）に接続された、ドープされていないポリシリコン（１１０ｂ）を形成するステップを含み、
　前記抵抗（１１０ｂ）は、前１Ｍオームまたはそれ以上の抵抗を与える、方法。」
　
　なお、上記記載において、「前記抵抗（１１０ｂ）は、
前１Ｍオーム
１Ｍオーム
１０６
１０１
　
第３．引用刊行物に記載された発明
１．引用例１：特開昭４８−８２７４２号公報
（１）本願の優先権主張の日前に日本国内において頒布され、平成２４年１月４日付けの拒絶理由通知において引用された刊行物である特開昭４８−８２７４２号公報（以下「引用例１」という。）には、第１図とともに次の記載がある。
　
ａ．「
本発明は、絶縁ゲイト型電界効果トランジスタ（以下ＭＩＳ．ＦＥＴという）を利用した不揮発性メモリの記憶されている情報を外部環境の変化によつてもみだされることがないようにするために作成される保護回路に関するものである
　
半導体メモリ装置には多くの種類があるが、本発明は特にＭＩＳ．ＦＥＴを用いたものでゲイト絶縁膜内に電荷の捕獲中心層（以下トラップ．レイヤーすなわちＴＬという）を設け、かかるＴＬに電子またはホールを注入、捕獲せしめることにより、かかるＴＬの下方向の半導体表面を流れるべき電流の量を制御せんとしたものである
　
ｂ．「実施例１．
　
第１図にその電気的な回路図が示してある。図（Ａ）において、（１）はＰまたはＮ型基板、（２）はソース（以下Ｓという）またはドレイン（以下Ｄという）、（７）はゲイト電極（以下ゲイトともいいＧという）、ゲイト絶縁膜は（４）（５）（６）からなる（４）は基板に密接した絶縁膜で一般には酸化珪素（ＳｉＯ
２
という）を用いる。（５）は破線で示してあるが、半導体または金属のクラスタを意味する
絶縁膜（６）は酸化珪素、窒化珪素アルミナ、ジフレコニア、チタニア、ベリリアマグネシア、酸化タンタルを用いた。ゲイト電極はアルミニユーム、チタン、ドープト、シリコンまたはゲルマニユーム、ニツケル、クロームを用いた。いずれにおいても本発明はいかなる材料が用いられたとしても、その機能としてゲイト絶縁膜内に電荷捕獲中心または中心層を有し、かかるＴＬに正または負の電荷を注入、捕獲せしめ、かかる電荷によりその直下の半導体を流れるキャリアの量を制御する機能を有する。ＭＩＳ．ＦＥＴに対して用いられたものである
　
ｃ．「
これらの半導体メモリ装置はトンネル電流により、アバランシエプラズマにより、アバランシエプラズマ、熱、光によりホツトにされた半導体中の電荷をＧに電圧を印加してＴＬに注入、捕獲せしめたものである。かかる装置において捕獲される電荷は一般に５×１０
１１
〜１×１０
１３
ｃｍ
−３
の範囲であり、この電荷量の注入にはゲイト電圧には±３０〜±２００Ｖの電圧を必要とするのみである。換言するならば±２０〜±２００Ｖの電圧がゲイトに静電気等により介然発生的に印加されるならば、記憶されたる情報はただちに乱されてしまうため、きわめて不正確になる。本発明はかかる欠点を除去するためＧと基板、Ｓ、Ｄまたはこれら基板要素と電気的に導通した部分との間に抵抗を接続し、かかる抵抗により記憶されている情報を保護せんとしたものである。この保護抵抗はＧ（７）と基板（１）との直列抵抗が１０
１３
〜１０
１５
Ωを有するが、これよりは十分小さく、１０
８
Ω以下であれば、その保護抵抗（８）としての機能は十分はたすことがわかつた。通常は１０
４
〜１０
６
Ωが適当であつた
　
（Ｂ）はＴＬ（５）として（Ａ）にクラスタを用いたが
　
ｄ．「いずれにおいても、本発明はかかるＴＬに捕獲されている電荷の種類、量を長時間外部環境が変化しても不定とするため、Ｇに静電気等による自然発生的な電荷または電圧が加わらないため、記憶保護用抵抗をＧとＳ，Ｄ，基板またはそれらと電気的に接続された要素と接続することを特徴とするものである。
この保護抵抗（Ｒ）は、ディスクリートに抵抗を接続してもよいが、同一チップ内に作らんとするならばＭＩＳ．ＦＥＴを利用した抵抗、ダイオートを二つ逆向に直列接続した抵抗半導体中の不純物濃度を利用した抵抗等いかなるものであつてもよいことはいうまでもない
　
（２）ここにおいて、第１図（Ａ）に記載された絶縁ゲイト型電界効果トランジスタ（ＭＩＳ．ＦＥＴ）を利用した不揮発性メモリ（以下「引用例１の不揮発性メモリ」という）の保護回路について注目すると、上記（１）ｂ．の「図（Ａ）において、（１）はＰまたはＮ型基板、（２）はソース（以下Ｓという）またはドレイン（以下Ｄという）、（７）はゲイト電極（以下ゲイトともいいＧという）、ゲイト絶縁膜は（４）（５）（６）からなる・・・」という記載から、引用例１の不揮発性メモリは、「『基板』『（１）』」上に、「『（４）（５）（６）からなる』『ゲイト絶縁膜』」が形成されていることが明らかである。
　そして、上記（１）ｂ．の「（Ｂ）はＴＬ（５）として（Ａ）にクラスタを用いたが、・・・」という記載等から、第１図における「（５）」で表される要素は、「ＴＬ」すなわち「電荷の捕獲中心層」であることを勘案すると、引用例１の不揮発性メモリは、「『基板』『（１）』」上に、「電荷の捕獲中心層」を含む「ゲイト絶縁膜」が形成されていることも明らかである。
　
（３）第１図（Ａ）及び上記（１）ｂ．の「ゲイト電極はアルミニユーム、チタン、ドープト、シリコンまたはゲルマニユーム、ニツケル、クロームを用いた。」という記載から、引用例１には、「ゲイト絶縁膜」上に「『ドープト』『シリコン』」を用いた「ゲイト電極（７）」を備える構成が記載されていることが明らかである。
　そして、「ゲイト絶縁膜」上に「『ドープト』『シリコン』」を用いた「ゲイト電極（７）」を備える構成とするためには、「ゲイト絶縁膜」上に「『ドープト』『シリコン』」を用いた「ゲイト電極（７）」を形成しなければならないことは当業者にとって自明であるから、引用例１には、「ゲイト絶縁膜」上に「『ドープト』『シリコン』」を用いた「ゲイト電極（７）」を形成するステップが実質的に記載されているものと認められる。
　
（４）第１図（Ａ）及び「本発明はかかる欠点を除去するためＧと基板、Ｓ、Ｄまたはこれら基板要素と電気的に導通した部分との間に抵抗を接続し、かかる抵抗により記憶されている情報を保護せんとしたものである。」をはじめとする上記（１）ｃ．の記載から、引用例１の不揮発性メモリは、「ゲイト電極（７）」と「基板（１）」との間に、「保護抵抗（８）」を接続する構成となっていることが明らかである。
　そして、「ゲイト電極（７）」と「基板（１）」との間に「保護抵抗（８）」を接続する構成とするためには、「ゲイト電極（７）」と「基板（１）」との間に接続された「保護抵抗（８）」を形成しなければならないことは、当業者にとって自明である。
　したがって、引用例１には、「ゲイト電極（７）」と「基板（１）」との間に接続された「保護抵抗（８）」を形成するステップが実質的に記載されているものと認められる。
　また、上記（１）ｃ．の「この保護抵抗はＧ（７）と基板（１）との直列抵抗が１０１３〜１０１５Ωを有するが、これよりは十分小さく、１０８Ω以下であれば、その保護抵抗（８）としての機能は十分はたすことがわかつた。通常は１０４〜１０６Ωが適当であつた。」という記載から、引用例１には、「保護抵抗（８）」の抵抗値を「１０８Ω以下」、「通常は１０４〜１０６Ω」とすることが記載されているものと認められる。
　
（５）以上を総合すると、引用例１には、次の発明（以下「引用発明１」という。）が記載されているものと認められる。
　
　「基板（１）上に形成された電荷の捕獲中心層を含むゲイト絶縁膜上にドープトシリコンを用いたゲイト電極（７）を形成するステップ、
　前記ゲイト電極（７）と前記基板（１）との間に接続された保護抵抗（８）を形成するステップ、
　を含み、
　前記保護抵抗（８）の抵抗値を、１０８Ω以下、通常は１０４〜１０６Ωとした、
　絶縁ゲイト型電界効果トランジスタを利用した不揮発性メモリの保護回路の製造方法。」
　
２．引用例２：特開平１１−２８４０８９号公報
（１）本願の優先権主張の日前に日本国内において頒布され、平成２４年１月４日付けの拒絶理由通知において引用された刊行物である特開平１１−２８４０８９号公報（以下「引用例２」という。）には、図１及び４とともに次の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は半導体装置、特に抵抗回路と不揮発性メモリーを有する半導体装置の製造方法に関する
　
ｂ．「【０００４】
本発明は上記課題を解消してセルサイズの小さいＥＥＰＲＯＭと高精度かつ安定した抵抗体を同時に同一基板上に形成する製造方法を提供することを目的とする
　
ｃ．「【０００８】
【発明の実施の形態】以下本発明の実施の形態を図面に基づいて説明する。
図１は本発明の半導体装置の一実施例を示す模式的断面図である。半導体基板１０１中に基板とは逆導電型の拡散層１０２、１０３、１０４が形成され、半導体基板１０１上にはゲート絶縁膜１０５とトンネル絶縁膜１０６を有し、それらの絶縁膜上には第１の多結晶シリコンから成るセレクトゲート１０７とフローティングゲート１０８が形成され、さらにフローティングゲート１０８上には絶縁膜１０９を介して第２の多結晶シリコンから成るコントロールゲート１１０が形成され、上記の要素から成るＥＥＰＲＯＭセルが形成される
【０００９】
一方、フィールド絶縁膜１１１上には高抵抗領域１１２と低抵抗領域１１３を有する第２の多結晶シリコンから成る抵抗体１１４が形成される。図１において、ＥＥＰＲＯＭのコントロールゲート１１０は第２の多結晶シリコンにより形成されており、第１の多結晶シリコンから成るフローティングゲート１０８上に積層されているためＥＥＰＲＯＭのセルサイズをコンパクトにすることが可能となっている
【００１０】
更に、抵抗体１１４は第２の多結晶シリコンから形成されているが、この第２の多結晶シリコンの膜厚を５００Åから１５００Åと、通常のゲート電極や配線等に使用される多結晶シリコンの膜厚３０００Åから５０００Åより薄くしておくことで、抵抗体１１４の抵抗値を高く保ちつつ、かつ高精度にすることが可能となる。多結晶シリコンの膜厚が厚い場合には、抵抗値を高くするために、多結晶シリコン中に導入する不純物の濃度を少なくしておく必要があるが、その際、不純物導入装置のばらつきや多結晶シリコンの膜厚、結晶サイズのばらつきに対して抵抗値は非常にセンシティブになる。一方、多結晶シリコンの膜厚が薄い場合には、多結晶シリコン中に導入する不純物の濃度を或る程度多くしておいても比較的高い抵抗値、例えばシート抵抗値で１０ｋΩ／□程度の抵抗値を得られるので、抵抗値のばらつきを小さく抑えることが可能となる
　
ｄ．「【００１８】
図４（ｂ）に本発明を応用したブリーダー抵抗回路を示している。抵抗１２１に平行にＭＯＳトランジスター１２２が組まれており、そのＭＯＳトランジスター１２２の入力信号は不揮発性記憶回路１２３から供給される。
　
（２）したがって、引用例２には、次の発明（以下「引用発明２」という。）が記載されているものと認められる。
　
　「抵抗回路と不揮発性メモリーを有する半導体装置の製造方法において、抵抗体１１４及びＥＥＰＲＯＭのコントロールゲート１１０を、同一の多結晶シリコン層を用いて形成することにより、高い抵抗値であっても抵抗値のばらつきを少なく抑えた製造方法。」
　
３．引用例３：特開昭５７−１３０４６１号公報
（１）本願の優先権主張の日前に日本国内において頒布され、平成２４年１月４日付けの拒絶理由通知において引用された刊行物である特開昭５７−１３０４６１号公報（以下「引用例３」という。）には、第１図、第５図、第６図及び第７図とともに次の記載がある。
　
ａ．「第５図は第１図に示したスタティックＲＡＭの１ビットにおけるメモリセルの回路を示す。
　このメモリセルは、直列接続された負荷抵抗と駆動トランジスタとから成る一対のインバータ回路の入出力交差結合したフリップフロップと、一対のトランスミッションゲート用ＭＩＳＦＥＴＱ３，Ｑ４とで構成されている。
一対のインバータ回路は、直列接続された負荷抵抗Ｒ
１
と駆動ＭＩＳＦＥＴＱ
１
から成る第１のインバータと、直列接続された負荷抵抗Ｒ
２
と駆動ＭＩＳＦＥＴＱ
２
から成る第２のインバータとで構成されている
　
ｂ．「次に、第６Ａ図に従って、１ビットのＭ−ＣＥＬのレイアウトパターンを説明する。
（途中略）
　次に、第５図に対応させて、上述の各領域の関連を説明する。
　
まず、第２ポリシリコン層１４７は図中左下側に伸びており、第６Ｂ図に示されるように、Ｍ−ＡＲＹの外側で電源電圧供給線Ｖ
ＣＣ
−Ｌと接続されている。上記手段により第２ポリシリコン層１４７に印加された電源電圧Ｖ
ＣＣ
は、高抵抗ポリシリコンより成る抵抗Ｒ
２
を介して第５図に示したＱ
４
のソース，Ｑ
２
のドレインおよびＱ
１
のゲート電極に印加される
　
ｃ．「ところが、本例では、
メモリセルの２層目のリンをドープしていないポリシリコン膜は１０
８
〜１０
１１
Ω／□のシート抵抗を有し、そのまゝメモリセル内の負荷抵抗として使用しうる充分な抵抗値を有しており、一方その配線ｌ（リンをドープした２層目のポリシリコン膜）は１５０Ω／□と比較的小さいが入力保護抵抗として用いるのに好適なシート抵抗を示している
　
ｄ．「
次に、第７Ｎ図に示されるように、ＣＶＤ法による約１５００Åの厚さのＳｉＯ
２
膜１３７，１３９，１４０を選択的に形成して、第２ポリシリコン層１３６を部分的に覆う。この状態で、第２ポリシリコン層１３６の比抵抗を小さくするために、例えばリンを拡散法によって導入する。この結果、第２ポリシリコン層１３６の抵抗は約１５０Ω／□となり、一方前記ＳｉＯ
２
膜１３７，１３９，１４０によって覆われた部分の第２ポリシリコン層にはリンが導入されない。従って、高い比抵抗（１０
１０
〜１０
１１
Ω／□）のままのポリシリコンが部分的に残存する状態となる。
ＳｉＯ
２
膜１３７によって覆われた高抵抗の第２ポリシリコン層１４１は、第５図に示された高抵抗Ｒ
２
として使用される
（途中略）
　
次いで、ＳｉＯ
２
膜１３７，１３９，１４０を除去した後、第２ポリシリコン層１３６を所望の形状にエッチして、第７Ｏ図に示すように、電極１４５，１４６，１５０，１５１および配線層１４７および入力保護抵抗１４８を形成する。
　
（２）上記記載並びに第６Ａ図、第７Ｎ図及び第７Ｏ図（特に、１４７及び１４１で示される部分）の記載から、引用例３には、次の発明（以下「引用発明３」という。）が記載されているものと認められる。
　
　「スタティックＲＡＭにおいて、同一のポリシリコン層のうちの、リンをドープしていない部分を、高い抵抗値を有する負荷抵抗として使用し、リンをドープした部分を、前記負荷抵抗と接続する配線ｌとして使用したスタティックＲＡＭ。」
　
第４．本願発明と引用発明１との対比
１．引用発明１の「絶縁ゲイト型電界効果トランジスタ」が「不揮発性メモリ」のメモリセルとして機能していることは、当業者にとって明らかである。
　したがって、引用発明１の「絶縁ゲイト型電界効果トランジスタ」と本願発明の「フラッシュメモリセル（１０１）」とは、不揮発性メモリセルである点で一致する。
　
２．引用発明１の「電荷の捕獲中心層を含むゲイト絶縁膜」は、本願発明の「電荷捕獲材料（１０６）」に相当する。
　そして、本願発明は、「少なくとも１つのフラッシュメモリセル（１０１）のフローティングゲートあるいは電荷捕獲材料（１０６）上に導電性のワード線構造（１１０ａ）を形成するステップ（２８、３０）」を含むものであるが、本願発明の「導電性のワード線構造（１１０ａ）」が、「フラッシュメモリセル（１０１）」のゲート電極を含むことは、当該「導電性のワード線構造（１１０ａ）」が、「少なくとも１つのフラッシュメモリセル（１０１）のフローティングゲートあるいは電荷捕獲材料（１０６）上に」形成されるものであり、「抵抗（１１０ｂ）」と接続されるものであることからみても、また、本願の図面の図２及び図７Ａの記載等からみても明らかである。
　一方、引用発明１は、「基板（１）上に形成された電荷の捕獲中心層を含むゲイト絶縁膜上にドープトシリコンを用いたゲイト電極（７）を形成するステップ」を含むものであるから、本願発明と引用発明１とは、「『少なくとも１つの』不揮発性メモリセルの『フローティングゲートあるいは電荷捕獲材料（１０６）上に導電性の』『ゲート電極』を形成するステップ」を含むものである点で一致する。
　
３．引用発明１の「基板（１）」、「保護抵抗（８）」は、各々本願発明の「基板（１０２）」、「抵抗（１１０ｂ）」に相当する。
　そして、上記２．において検討したとおり、本願発明の「導電性のワード線構造（１１０ａ）」は、ゲート電極を含むものであるから、引用発明１の「前記ゲイト電極（７）と前記基板（１）との間に接続された保護抵抗（８）を形成するステップ」と、本願発明の「前記導電性のワード線構造（１１０ａ）と基板（１０２）との間に抵抗（１１０ｂ）を形成するステップ（３２、３４）」とは、「『前記導電性の』ゲート電極と『基板（１０２）と』に電気的に接続される『抵抗（１１０ｂ）を形成するステップ』」である点で一致する。
　
４．引用発明１の「１０８Ω」及び「１０６Ω」は、「Ｍオーム」で表すと、各々１００Ｍオーム及び１Ｍオームとなるから、引用発明１の「前記保護抵抗（８）の抵抗値を、１０８Ω以下、通常は１０４〜１０６Ωとした」という構成は、本願発明の「前記抵抗（１１０ｂ）は、１Ｍオームまたはそれ以上の抵抗を与える」という構成に相当する。
　
５．本願発明の「フラッシュメモリセル（１０１）のためのワード線構造（ＷＬ）」が、ゲート電極を含む構造であることは明らかであるところ、引用発明１の「絶縁ゲイト型電界効果トランジスタを利用した不揮発性メモリの保護回路」は、「絶縁ゲイト型電界効果トランジスタ」の「ゲイト電極（７）」を含むものであるから、本願発明と引用発明とは、「『不揮発性メモリセル』のためのゲート電極を含む構造『を製造する方法』」である点で一致する。
　
６．したがって、本願発明と引用発明１とは、
　
　「不揮発性メモリセルのためのゲート電極を含む構造を製造する方法であって、
　少なくとも１つの不揮発性メモリセルのフローティングゲートあるいは電荷捕獲材料（１０６）上に導電性のゲート電極を形成するステップと、
　前記導電性のゲート電極と基板（１０２）とに電気的に接続される抵抗（１１０ｂ）を形成するステップとを含み、
　前記抵抗（１１０ｂ）は、１Ｍオームまたはそれ以上の抵抗を与える、方法。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　本願発明は、「不揮発性メモリセル」が「フラッシュメモリセル（１０１）」であるのに対して、引用発明１は、そのような特定がなされていない点。
　
（相違点２）
　本願発明は、「ゲート電極を含む構造」が「ワード線構造（ＷＬ）」であって、「導電性の
ワード線構造（１１０ａ）
ワード線構造（１１０ａ）
ゲイト電極（７）
ゲイト電極（７）
　
（相違点３）
　本願発明は、「前記導電性のワード線構造（１１０ａ）を形成するステップは、前記フローティングゲートあるいは電荷捕獲材料（１０６）上にドープされたポリシリコン（１１０ａ）を形成するステップ（２８）」を含むものであるのに対して、引用発明１は、そのような構成を備えていない点。
　
（相違点４）
　本願発明は、「前記抵抗を形成するステップは、前記導電性のワード線構造（１１０ａ）に接続された、ドープされていないポリシリコン（１１０ｂ）を形成するステップ」を含むものであるのに対して、引用発明１は、そのような構成を備えていない点。
　
第５．相違点についての当審の判断
１．相違点１について
（１）一般に、引用発明１のような電荷を蓄積する層を含む絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタ）をメモリセルとして利用して不揮発性メモリを実現するに際して、大容量化を実現するために、複数のメモリセルを一括して消去する構成のメモリ、すなわち、フラッシュメモリとすることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例１にも記載されているように、当業者における周知技術である。
　
ａ．周知例１：特開２０００−１７４２３９号公報
　上記周知例１には、次の記載がある。
　
　「【０００２】
【従来の技術】
近年、不揮発性メモリでありながら高集積化（大容量化）に好適な半導体メモリとして、フラッシュメモリが注目されている。フラッシュメモリのメモリセルは、基本的に、浮遊ゲートを有するメモリセル１個からなり、この浮遊ゲートに電荷を蓄積させることによってメモリセルトランジスタの閾値を変化させ、情報を不揮発的に記憶する。
　
　上記記載から、上記周知例１には、浮遊ゲートに電荷を蓄積させるトランジスタという絶縁ゲート型トランジスタをメモリセルとして利用して不揮発性メモリを実現するに際して、大容量化に適するフラッシュメモリとすることが記載されているものと認められる。
　
（２）そして、メモリの技術分野において、大容量化は、当業者における不断の課題といえるものであるから、引用発明１に接した当業者であれば、大容量化を実現するために、上記周知技術を適用し、「不揮発性メモリ」をフラッシュメモリとすることは容易になし得たことである。
　したがって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
２．相違点２及び３について
（１）相違点２及び３は、互いに関連するものであるから、まとめて検討する。
　一般に、フラッシュメモリをはじめとするＭＯＳトランジスタをメモリセルとして用いる不揮発性メモリには、当該ＭＯＳトランジスタのゲート電極と電気的に接続されるワード線を設けることが必要であるところ、ポリシリコンを用いてゲート電極及びワード線を一体的に形成する（ゲート電極兼ワード線を形成する）ことは、例えば、本願の優先権主張の日前に外国において頒布され、平成２４年１月４日付けの拒絶理由通知において引用された刊行物である下記周知例２、及び本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例３にも記載されているように、当業者における周知技術である。
　
ａ．周知例２：米国特許出願公開第２００４／２６７３２号明細書
　上記周知例２には、図１及び２とともに次の記載がある。
　
　「［０００４］２．関連技術の説明
［０００５］
不揮発性メモリの製造方法においては、電荷捕獲層及びポリシリコンゲートが基板上に順次形成され、次いで、ソース／ドレイン領域が、ポリシリコンゲートの脇の基板内に形成される
　「［００２４］本発明の第１実施形態に係る不揮発性メモリの構造のより深い理解のために、図２を参照する。
図２は、図１に示された不揮発性メモリの構造のＩＩ−ＩＩ線に沿った断面図を示す
［００２５］
図２に示すように、ポリシリコン層１０３及び金属シリサイド層１０５からなるワード線１０２が基板１００上に堆積される。ここで、金属シリサイド層１０５は、例えばタングステンシリサイド（ＷＳｉ
Ｘ
）からなる。シリコン酸化物／シリコン窒化物／シリコン酸化物（ＯＮＯ）の複合層からなるものであってよい電荷蓄積層１０１が、ワード線１０２と基板１００との間に位置する
　
　ここにおいて、０００５段落の「不揮発性メモリの製造方法においては、電荷捕獲層及びポリシリコンゲートが基板上に順次形成され、」という従来技術についての記載及び、００２５段落の「シリコン酸化物／シリコン窒化物／シリコン酸化物（ＯＮＯ）の複合層からなるものであってよい電荷蓄積層１０１が、ワード線１０２と基板１００との間に位置する。」という記載から、「ポリシリコン層１０３」が、ゲート電極及びワード線として機能していることは明らかであるから、上記周知例２には、不揮発性メモリにおいて、ポリシリコンを用いてゲート電極兼ワード線を形成すること（さらに言えば、本願発明の実施例のように、当該ポリシリコンの上に金属シリサイドを付加すること）が記載されているものと認められる。
　
ｂ．周知例３：特開平６−１５１８７８号公報
　上記周知例３には、図１とともに次の記載がある。
　
　「【００２０】（実施例１）
図１は本発明の第１の実施例として不揮発性半導体記憶装置の構造を示すものである。
【００２１】まず、Ｐ型シリコン基板１の素子分離領域となる部分にＰ型チャンネルストッパー２を下部に有する分離絶縁膜３を形成する。次にビット線となるドレイン領域のｎ＋拡散層４を例えば加速エネルギー４０ｋｅＶ、ドーズ量６．０×１０１５ｃｍ−２のＡｓイオン注入により形成する。そしてＳｉＯ２から成るゲート絶縁膜５を形成する。ここでゲート絶縁膜５の膜厚は、５〜１２ｎｍ程度であれば良い。ここでは７ｎｍとする。
次いでワード線となるゲート電極のｎ
＋
ポリシリコン６を形成する。
　
　上記記載及び図１の記載から、上記周知例３には、不揮発性半導体記憶装置（不揮発性メモリ）において、ポリシリコンを用いてゲート電極兼ワード線を形成することが記載されているものと認められる。
　
（２）そして、引用発明１においては、「ゲイト電極（７）」の材料として「シリコン」を用いるものであるから、引用発明１に接した当業者であれば、上記周知技術を勘案して、ポリシリコンを用いてゲート電極兼ワード線を形成することは、製造プロセスの簡略化の観点から、容易になし得たことである。
　ここにおいて、一般に、ゲート電極やワード線にポリシリコンを用いる場合においては、当該ポリシリコンに相当程度の不純物をドープしなければ、換言すれば、ドープされたポリシリコンを用いなければ、電気抵抗が高くなりすぎて使い物にならないことは、例えば、引用発明１における「ゲイト電極（７）」が「ドープトシリコン」であることからも、また、上記周知例３の「次いでワード線となるゲート電極のｎ＋ポリシリコン（審決注：ｎ＋にドープされたポリシリコンという意味）６を形成する。」という記載からも分かるように、当業者における技術常識である。
　
（３）したがって、引用発明１において、「ドープされたポリシリコンを用いてゲート電極兼ワード線を形成する構成とすること、すなわち、本願発明のように、「ゲート電極を含む構造」を「ワード線構造（ＷＬ）」とし、「導電性の
ワード線構造（１１０ａ）
ワード線構造（１１０ａ）
　したがって、相違点２及び３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
３．相違点４について
（１）引用例１には、上記第３．１．（２）ｄ．に摘記したとおり、「この保護抵抗（Ｒ）は、ディスクリートに抵抗を接続してもよいが、同一チップ内に作らんとするならば・・・半導体中の不純物濃度を利用した抵抗等いかなるものであつてもよいことはいうまでもない。」と記載されている。
　そして、一般に、半導体集積回路装置に用いられる「半導体中の不純物濃度を利用した抵抗」としては、ポリシリコンを用いた抵抗（いわゆる「ポリシリコン抵抗」）と半導体基板内の不純物拡散領域を用いた抵抗（いわゆる「拡散抵抗」）の二者が代表的なものであることは当業者における技術常識であるところ、高抵抗を実現する場合に、不純物がドープされていない（不純物濃度のきわめて低い）ポリシリコンを用いることは、例えば、引用例３及び本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例４にも記載されているように、当業者における周知技術である。
　
ａ．引用例３：特開昭５７−１３０４６１号公報（再掲）
　上記引用例３には、次の記載がある。
　
　「次に、第６Ａ図に従って、１ビットのＭ−ＣＥＬのレイアウトパターンを説明する。
（途中略）
　次に、第５図に対応させて、上述の各領域の関連を説明する。
　まず、第２ポリシリコン層１４７は図中左下側に伸びており、第６図Ｂに示されるように、Ｍ−ＡＲＹの外側で電源電圧供給線ＶＣＣ−Ｌと接続されている。上記手段により第２ポリシリコン層１４７に印加された電源電圧ＶＣＣは、高抵抗ポリシリコンより成る抵抗Ｒ２を介して第５図に示したＱ４のソース，Ｑ２のドレインおよびＱ１のゲート電極に印加される。」（４ページ左下欄１１行〜５ページ左上欄１５行）
　「ところが、本例では、メモリセルの２層目のリンをドープしていないポリシリコン膜は１０８〜１０１１Ω／□のシート抵抗を有し、そのまゝメモリセル内の負荷抵抗として使用しうる充分な抵抗値を有しており、一方その配線ｌ（リンをドープした２層目のポリシリコン膜）は１５０Ω／□と比較的小さいが入力保護抵抗として用いるのに好適なシート抵抗を示している。」（６ページ右下欄６行〜１３行）
　
　上記記載から、引用例３には、不純物であるリンがドープされていないポリシリコン膜を用いて、充分な抵抗値の（高抵抗の）負荷抵抗を形成することが記載されているものと認められる。
　
ｂ．周知例４：特開平９−１２１０２４号公報
　上記周知例４には、図１とともに次の記載がある。
　
　「【０００１】
【発明の属する技術分野】
本発明はポリシリコンで抵抗素子を形成した半導体装置に関し、特に抵抗値の安定化を図った半導体装置とその製造方法に関する
　「【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を参照して説明する。図１は本発明の基本構造を示す断面図であり、その製造工程に従って説明する。」
　「【００１２】
このような図１に示した構成では、ポリシリコン抵抗３は一対の開口９のそれぞれにおいて不純物が導入されて金属９とオーミック接続されるが、開口間の領域はノンドープ状態であるために高抵抗であり、高抵抗を得ることができる
　
　上記記載から、上記周知例４には、ノンドープ状態の（ドープされていない）ポリシリコンにより高抵抗を得ることが記載されているものと認められる。
　
（２）したがって、引用発明１に接した当業者であれば、「１０８Ω以下、通常は１０４〜１０６Ω」という高い抵抗値を有する「保護抵抗（８）」を形成するに当たり、上記周知技術を勘案することにより、ドープされていないポリシリコンを用いること、すなわち、本願発明のように、「前記抵抗を形成するステップは、前記導電性のワード線構造（１１０ａ）に接続された、ドープされていないポリシリコン（１１０ｂ）を形成するステップ」を含む構成とすることは、適宜なし得たことである。
　したがって、相違点４は、当業者が容易になし得た範囲に含まれる程度のもである。
　
（３）相違点４については以上のとおりであるが、（いささか不自然な解釈ではあるが、）仮に、本願発明の「抵抗（１１０ｂ）」が、本願の明細書及び図面に記載された実施例のように、「導電性のワード線構造（１１０ａ）」と一体的に形成されるものであると解釈した場合についても、予備的に検討する。
　上記第３．２．において検討したとおり、引用例２には、「抵抗回路と不揮発性メモリーを有する半導体装置の製造方法において、抵抗体１１４及びＥＥＰＲＯＭのコントロールゲート１１０を、同一の多結晶シリコン層を用いて形成することにより、高い抵抗値であっても抵抗値のばらつきを少なく抑えた製造方法。」という発明（引用発明２）が記載されているものと認められる（なお、ここにおいて、「多結晶シリコン」と「ポリシリコン」とが同義であることは当業者の技術常識であるから、以下においては、「ポリシリコン」に統一して記述することにする。）。
　したがって、引用発明１と引用発明２とは、ともに、不揮発性メモリと抵抗を有する半導体装置という共通の技術分野に属するものである。
　また、引用発明２は、「高い抵抗値であっても抵抗値のばらつきを少なく抑え」るという技術課題を解決するものであるが、それに加えて、当該引用発明２の、「抵抗体１１４」と「ＥＥＰＲＯＭのコントロールゲート１１０」とを、「同一のポリシリコン層を用いて形成する」という構成より、これらのものを別々の材料を用いて形成する場合と比較して、製造工程を簡略化できることは、当業者であれば直ちに察知し得たことである。
　
（４）そして、引用発明１に含まれる「保護抵抗（８）」は、「１０８Ω以下、通常は１０４〜１０６Ω」という高い抵抗値のものであるところ、抵抗値のばらつきを少なくすることは、当業者であれば当然に配慮する課題であり、また、製造工程を簡略化することは、半導体の技術分野における技術者が常に念頭に置いている課題であるから、引用発明１及び２に接した当業者であれば、引用発明１において、ドープされていないポリシリコン抵抗６を用いて「保護抵抗（８）」を形成する構成とするに当たり、製造工程を簡略化しつつ、抵抗値のばらつきを少なくするために、引用発明２を適用し、同一のポリシリコン層を用いて、ゲート電極兼ワード線と「保護抵抗（８）」を形成することは、容易になし得たことである。
　
（５）ところで、引用発明２における「ＥＥＰＲＯＭのコントロールゲート１１０」と同時に形成される「抵抗体１１４」は、ブリーダー抵抗等のＭＯＳＦＥＴのゲート電極と電気的に接続されない抵抗を想定していることが、引用例２の００１８段落の記載及び図４（ｂ）の記載等から明らかであり、引用発明２の「抵抗体１１４」は、「ＥＥＰＲＯＭのコントロールゲート１１０」と分離して（一体ではなく）形成されているが、引用発明１の「保護抵抗（８）」は、「ゲイト電極（７）」と電気的に接続されるものである。
　そして、引用例３には、引用発明１と類似する「スタティックＲＡＭ」において、「同一のポリシリコン層のうちの、リンをドープしていない部分を、高い抵抗値を有する負荷抵抗として使用し、リンをドープした部分を、前記負荷抵抗と接続する配線ｌとして使用」することが記載されているから、当該引用発明３を参照した当業者であれば、同一のポリシリコン層を用いて、ゲート電極兼ワード線と「保護抵抗（８）」を形成する際に、ゲート電極兼ワード線と「保護抵抗（８）」とを分離して形成し、さらにそれらを電気的に接続するのではなく、ゲート電極兼ワード線と「保護抵抗（８）」とを同一のポリシリコン層を用いて一体的に形成し、不純物をドープしていない部分を「保護抵抗（８）」として使用し、不純物をドープした部分をゲート電極兼ワード線及び当該ゲート電極兼ワード線と接続する配線として使用する構成とすること、すなわち、本願発明のように、「前記抵抗を形成するステップは、前記導電性のワード線構造（１１０ａ）に接続された、ドープされていないポリシリコン（１１０ｂ）を形成するステップを含」むものであって、かつ、「抵抗（１１０ｂ）」が、「導電性のワード線構造（１１０ａ）」と一体的に形成されるものである構成とすることは、製造プロセスの簡略化の観点から、容易になし得たことである。
　
（６）以上のとおりであるから、たとえ、本願発明の「抵抗（１１０ｂ）」が、「導電性のワード線構造（１１０ａ）」と一体的に形成されるものであると解釈した場合であっても、相違点４は、引用発明２及び３を適用することにより、当業者が容易に発明をすることができたものである。
　
４．判断についてのまとめ
　以上のとおりであるから、本願発明は、周知技術を勘案することにより、引用発明１に基づいて当業者が容易に発明することができたものであり、また、仮に、本願発明の「抵抗（１１０ｂ）」が、「導電性のワード線構造（１１０ａ）」と一体的に形成されるものであると解釈した場合であっても、本願発明は、周知技術を勘案することにより、引用発明１〜３に基づいて当業者が容易に発明をすることができたものである。
　
第６．むすび
　以上検討したとおりであるから、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。