【事件の表示】
　特願２００８−５１１２１７「プログラミングメモリデバイス」拒絶査定不服審判事件〔平成１８年１１月２３日国際公開、ＷＯ２００６／１２４３５２、平成２０年１２月１１日国内公表、特表２００８−５４５２１３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００６年５月８日（パリ条約に基づく優先権主張外国庁受理　２００５年５月１１日、アメリカ合衆国）を国際出願日とする出願であって、平成２０年１月４日に手続補正書が提出され、平成２２年７月２２日付けの拒絶理由通知に対して、平成２３年１月２５日に意見書及び手続補正書が提出されたが、同年３月２５日付けで拒絶査定がなされたところ、これに対して、同年７月２７日に拒絶査定不服審判が請求されたものである。
　
第２．本願発明
　本願の請求項１〜３１に係る発明は、平成２３年１月２５日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜３１に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定される次のとおりのものである。
　
　「メモリデバイスの対象メモリセルをプログラミングする方法であって、
　前記メモリデバイスの製造後に前記メモリデバイスへ、複数の最初のプログラミング電圧の値をプログラミングすることと、
　前記メモリデバイスの製造後に前記メモリデバイスへ電圧ステップの値をプログラミングすることと、
　前記複数の、前記プログラムされた最初のプログラミング電圧の前記値のうちの一つを選択することと、
　前記対象メモリセルを含むワード線へ印加される電圧及び前記対象メモリセルを含まないワード線へ印加される電圧が、最初のレベルから、メモリセルをプログラミングするのには不十分でありかつ前記対象メモリセルを含まない前記ワード線のメモリセルを活性化するパス電圧まで増加可能な時間の長さを設定することと、
　前記対象メモリセルを含むワード線へ、前記複数の前記プログラムされた最初のプログラミング電圧の前記値のうちの前記選択された一つにほぼ等しいプログラミング電圧を印加することと、
　前記対象メモリセルを含まない前記ワード線へ、前記パス電圧を印加することと、
　前記対象メモリセルがプログラムされているかどうかを決定することと、
　前記対象メモリセルがプログラムされていないことが決定された場合には、前記プログラミング電圧を前記プログラムされた電圧ステップの前記値だけ増加させることと、を含む方法。」
　
第３．引用刊行物の記載及び引用発明
１．引用例１の記載
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶理由通知において引用された刊行物である特開２０００−０７６８７８号公報（以下「引用例１」という。）には、図１、４、５、９、１０、１１及び１２とともに、次の記載がある（なお、下線は当合議体が付加したものである。以下同じ。）。
　
ａ．「【請求項７】  電気的書き換えが可能で且つデータを不揮発に記憶する
メモリセルがマトリクス配列されたメモリセルアレイ
このメモリセルアレイのデータを読み出すセンスアンプ回路
前記メモリセルアレイへの書き込みデータを保持するデータラッチ回路
前記メモリセルアレイのメモリセル選択を行うデコーダ
前記メモリセルアレイの選択されたメモリセルに書き換え電圧を与えてしきい値電圧を変動させるための書き換え電圧発生回路
前記書き換え電圧を初期値から順次ステップアップされるパルス電圧として選択されたメモリセルに対して所望のしきい値に達するまで供給する書き換え制御手段
前記順次ステップアップされるパルス電圧のステップアップ分を可変設定するための書き換え電圧設定回路と、を備えた
　
ｂ．「【０００１】
【発明の属する技術分野】この発明は、電源電圧より高い書き込み／消去電圧を用いてデータ書き込み／消去制御を行う不揮発性半導体記憶装置に関する。」
　
ｃ．「【００１１】この発明は、上記事情を考慮してなされたもので、用途に応じて最適のデータ書き込み／消去条件を選択できるようにした不揮発性半導体記憶装置を提供することを目的としている。」
　
ｄ．「【００２６】
【発明の実施の形態】以下、図面を参照して、この発明の実施例を説明する。図１は、
この発明の一実施例に係るＮＡＮＤセル型ＥＥＰＲＯＭのブロック構成を示す。
このメモリセルアレイ１０１のビット線データをセンスし、或いは書き込みデータを保持するためにビット線制御回路（センスアンプ兼データラッチ）１０２が設けられている。
【００２７】センスアンプ兼データラッチ１０２は、データ入出力バッファ１０６に接続されている。
センスアンプ兼データラッチ１０２とデータ入出力バッファ１０６の間の接続は、アドレスバッファ１０５からのアドレス信号を受けるカラムデコーダ１０３の出力により制御される
【００２８】
メモリセルアレイ１０１に対して、メモリセルの選択を行うため、より具体的には制御ゲート及び選択ゲートを制御するために、ロウデコーダ１０４が設けられている。
【００２９】
メモリセルアレイ１０１の選択されたメモリセルにデータ書き込みを行う際に、電源電圧より昇圧された書き込み電圧Ｖpgmを発生するために、書き込み電圧（Ｖpgm）発生回路１０８が設けられている。
【００３０】書き込み用中間電圧Ｖpass、読み出し用中間電圧Ｖreadは、書き込み電圧Ｖpgmよりは低いが、電源電圧ＶCCより昇圧された電圧である。これらのＶpgm発生回路１０８、Ｖpass発生回路１０９、及びＶread発生回路１１０を制御するために、制御信号発生回路１１１が設けられている。
【００３１】Ｖpgm発生回路１０８には、その出力を監視して、データ書き込みモードで順次ステップアップされる書き込み電圧パルスを発生する場合の初期電圧やステップアップ分を可変設定するために、電圧設定回路１１２が設けられている。この実施例では更に、書き込み電圧Ｖpgmの可変設定に応じて、書き込み用中間電圧Ｖpass、読み出し用中間電圧Ｖreadをそれぞれ可変設定するための電圧設定回路１１３及び１１４も設けられている。
　……（中略）……
【００３３】ＮＡＮＤセルのドレイン、ソース側にはそれぞれ、メモリセルの浮遊ゲート、制御ゲートと同時に形成された選択ゲート１４９，１６９及び１４１０，１６１０が設けられている。素子形成された基板上はＣＶＤ酸化膜１７により覆われ、この上にビット線１８が配設されている。ビット線１８はＮＡＮＤセルの一端のドレイン側拡散層１９にコンタクトさせている。
行方向に並ぶＮＡＮＤセルの制御ゲート１４は共通に制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８として配設されて、これがワード線となる。
　
ｅ．「【００３４】図４は、この様なＮＡＮＤセルがマトリクス配列されたメモリセルアレイ１０１の等価回路を示している。同一の制御ゲート線（ワード線）及び選択ゲート線を共有する、破線で囲んだ範囲のＮＡＮＤセル群をブロックと称し、読み出し、書き込みの動作は通常、複数のブロックのうち一つを選択して行われる。
【００３５】図５は、図１におけるＶpgm発生回路１０８及びこれから発生される書き込み電圧Ｖpgmのステップアップ分を可変設定する電圧設定回路１１２の部分の構成を示している。Ｖpgm発生回路１１２は、昇圧回路２０１とこれを制御駆動する昇圧制御回路２０２により構成される。」
　
ｆ．「【００３８】
電圧設定回路１１２は、書き込み電圧Ｖpgmのレベルを制限する一種の電圧リミット回路。具体的に電圧設定回路１１２は、図５に示すように、Ｖpgm発生回路１０８の出力端子に負荷抵抗ＲＬを介して接続される２系統の可変抵抗回路２０３及び２０４を有する。
【００３９】
第１の可変抵抗回路２０４は、負荷抵抗ＲＬに流れる電流Ｉ
１０
＋Ｉ
２０
のうち、書き込み電圧パルスの初期値（図９に示すＶ０）を決定するための主要な電流分Ｉ
２０
が流れる回路部である。この可変抵抗回路２０４は、抵抗Ｒ２０，Ｒ２１の直列回路と、抵抗Ｒ２１の両端を制御端子ＰＩＮにより選択的に短絡するためのＮＭＯＳトランジスタＱ５とから構成されている。
【００４０】
第２の可変抵抗回路２０３は、書き込み電圧のステップアップ分（図９に示すΔＶ）を決定する電流分Ｉ
１０
が流れる回路部であり
抵抗ＲＤ１，ＲＤ２，ＲＤ３の直列回路部が書き込み電圧パルスのステップ分ΔＶの大きさを設定する部分である。抵抗ＲＤ１，ＲＤ２には並列に、制御端子Ｐａｒａｍ１，Ｐａｒａｍ２にゲートがつながるＮＭＯＳトランジスタＱ４１，Ｑ４２が接続されている。即ち、制御端子Ｐａｒａｍ１，Ｐａｒａｍ２の“Ｈ”，“Ｌ”の組み合わせにより、電圧ステップ分を決定する電流２Ｉ１が決まる
【００４１】タップ抵抗Ｒ５，Ｒ６，Ｒ７の端子に共通ソースを接続したＮＭＯＳトランジスタ対（Ｑ１１，Ｑ１２），（Ｑ２１，Ｑ２２），（Ｑ３１，Ｑ３２）は、タップ抵抗Ｒ５，Ｒ６，Ｒ７の電流を切り替える電流切り替え回路２０８を構成している。即ち、各トランジスタ対の一方Ｑ１１，Ｑ２１，Ｑ３１のドレインは、負荷抵抗ＲＬ側のノードＮ１に接続され、他方Ｑ１２，Ｑ２２，Ｑ３２のドレインは基準電圧発生回路２０６の出力ノードＮ２に接続されて、これらのゲートが制御端子Ｂ１，Ｂ２，Ｂ３により制御される。
【００４２】
制御端子Ｂ１，Ｂ２，Ｂ３の“Ｈ”，“Ｌ”により、ＮＭＯＳトランジスタ対（Ｑ１１，Ｑ１２），（Ｑ２１，Ｑ２２），（Ｑ３１，Ｑ３２）の一方がオン、他方がオフとなる。従って、タップ抵抗Ｒ５，Ｒ６，Ｒ７の端子は、選択的にノードＮ１又はＮ２に接続されることになる。これにより、制御端子Ｂ１，Ｂ２，Ｂ３に入る３ビットの制御信号の組み合わせにより、第２の可変抵抗回路２０３側の電流Ｉ
１０
は８ステップで切り替えられ、この結果書き込みパルス電圧Ｖpgmのレベルを８ステップに切り替えることが可能になる
　……（中略）……
【００４６】数２において、可変抵抗回路２０３に流れる電流Ｉ１０は、制御端子Ｐａｒａｍ１，Ｐａｒａｍ２及び制御端子Ｂ１，Ｂ２，Ｂ２により切り替えられる。具体的に例えば、第１の動作モードでは、コマンドあるいはフューズ回路により、制御端子Ｐａｒａｍ１，Ｐａｒａｍ２が、Ｐａｒａｍ１＝Ｐａｒａｍ２＝“Ｌ”に設定される。このとき、ノードＡと接地間に抵抗ＲＤ１，ＲＤ２，ＲＤ３が全て接続される。
制御端子Ｂ１，Ｂ２，Ｂ３には、図１に示す制御信号発生回路１１１から順次インクリメントされる３ビットの信号が与えられる。
　……（中略）……
【００５０】
下記表１は、上述の二つの動作モードにおける、制御端子Ｂ１，Ｂ２，Ｂ３と書き込みパルス電圧Ｖpgmのステップアップの関係を示した
　……（中略）……
【００５５】コマンド或いはフューズ回路等により、
書き込み電圧パルスＶpgmの初期値Ｖ０（上の表１の例におけるＶ１）
　
ｇ．「【００５８】
書き込み電圧のステップアップ分を外部から設定するコマンドの例を図１０に示す。
その後書き込み電圧ステップを０．５Ｖに設定すると共に書き込み開始を指示するコマンド“１５”を入力する。
チップ内部にはコマンドデコーダを備えて、取り込んだコマンドをデコードすることにより、図５に示す制御端子Ｐａｒａｍ１，２の“Ｈ”，“Ｌ”が可逆的に設定される。書き込み電圧パルスの初期値を決める制御端子ＰＩＮの“Ｈ”，“Ｌ”も同様にコマンドにより設定することができる
【００５９】図１１は、書き込み電圧のステップアップ分データをもコマンドと共に外部から与える場合の例を示している。図１１（ａ）は、従来の一般的な動作であり、アドレス及び書き込みデータ入力用コマンド“８０”を入力し、続いてアドレスデータＡＤＲを入力し、次に書き込み介しコマンド“１０”を入力することによりデータ書き込みが行われる。これに対して、図１１（ｂ）に示すように、通常のコマンドに先だって、或いは図１１（ｃ）に示すように通常のコマンドの後に続けて、書き込み電圧のステップアップ分の設定を指示する“０５”コマンドを入力し、続いて設定データを入力する。
【００６０】これにより、例えば書き込み電圧のステップアップ分ΔＶは、０．２Ｖから１．０Ｖまで０．１Ｖ刻みの任意の値に設定することも可能になる。ステップアップ分ΔＶをこの様にフレキシブルに設定可能とすることにより、最適の書き込み特性を得ることができる。」
　
ｈ．「【００６４】この実施例のＮＡＮＤ型ＥＥＰＲＯＭのデータ書き込み、読み出し及び消去の基本的な動作は従来と同様である。その動作を、図１２を参照して簡単に説明する。
【００６５】データ書き込みでは、ビット線ＢＬにデータに応じて０Ｖ（“０”書き込みの場合）又はＶＣＣ（“１”書き込みの場合）を印加する。ビット線側の選択ゲートはＶＣＣ、ソース線側の選択ゲートは０Ｖである。このとき、“０”書き込みのＮＡＮＤセルのチャネルには０Ｖが伝達され、“１”書き込みのＮＡＮＤセルのチャネルは、ＶＣＣ−Ｖthsg（Ｖthsg：選択ゲートのしきい値）のフローティングになる。或いは書き込みを行うメモリセルよりもビット線側にしきい値が正電圧Ｖthcellのセルがある場合には、書き込みメモリセルのチャネルは、ＶＣＣ−Ｖthcellになる。
【００６６】
その後、選択されたメモリセル（図１２では○で囲んだセル）の制御ゲートに書き込み電圧Ｖpgmを印加し、非選択のメモリセルの制御ゲートに中間電圧Ｖpassを印加する。
【００６７】
書き込みパルス電圧の印加によるデータ書き込み動作の後、書き込みが充分に行われたか否かを調べるために、ベリファイ読み出し動作が行われる。ベリファイ読み出しにより書き込み不十分と判定されたメモリセルについて、書き込みを繰り返す
　
２．引用発明１
ａ．前記「１．引用例１の記載」のａから、引用例１には「メモリセルアレイ」の「選択されたメモリセル」に「ラッチ」した「書き込みデータ」を書き込むために用いる「不揮発性半導体記憶装置」に関する発明が記載されているが、引用例１の記載を全体としてみれば、引用例１には、「不揮発性半導体記憶装置」における「メモリセルアレイ１０１」の「選択されたメモリセル」にデータを書き込む方法に関する発明も記載されているものと認められる。
　
ｂ．００３８段落の「【００３８】電圧設定回路１１２は、書き込み電圧Ｖpgmのレベルを制限する一種の電圧リミット回路。具体的に電圧設定回路１１２は、図５に示すように、Ｖpgm発生回路１０８の出力端子に負荷抵抗ＲＬを介して接続される２系統の可変抵抗回路２０３及び２０４を有する。」という記載、００３９段落の「【００３９】第１の可変抵抗回路２０４は、負荷抵抗ＲＬに流れる電流Ｉ１０＋Ｉ２０のうち、書き込み電圧パルスの初期値（図９に示すＶ０）を決定するための主要な電流分Ｉ２０が流れる回路部である。この可変抵抗回路２０４は、抵抗Ｒ２０，Ｒ２１の直列回路と、抵抗Ｒ２１の両端を制御端子ＰＩＮにより選択的に短絡するためのＮＭＯＳトランジスタＱ５とから構成されている。」という記載、及び、００５８段落の「書き込み電圧パルスの初期値を決める制御端子ＰＩＮの“Ｈ”，“Ｌ”も同様にコマンドにより設定することができる。」という記載から、引用例１には、「書き込み電圧Ｖpgm」の「初期値（図９に示すＶ０）」を「決定する」ための制御信号である“Ｈ”または“Ｌ”が、「コマンドにより」、「電圧設定回路１１２」内の「制御端子ＰＩＮ」に「設定」されることが記載されている。
　そして、このコマンドによる前記制御信号の設定は、前記「電圧設定回路１１２」を備える「不揮発性半導体記憶装置」の製造後に行われることは、当業者にとって明らかである。
　したがって、引用例１には、「不揮発性半導体記憶装置」の製造後に、「電圧設定回路１１２」内の「制御端子ＰＩＮ」に、「書き込み電圧Ｖpgm」の「初期値（図９に示すＶ０）」を決定するための制御信号である“Ｈ”または“Ｌ”を、「コマンドにより」「設定する」ことが記載されている。
　
ｃ．また、００３８段落の前記「【００３８】電圧設定回路１１２は、書き込み電圧Ｖpgmのレベルを制限する一種の電圧リミット回路。具体的に電圧設定回路１１２は、図５に示すように、Ｖpgm発生回路１０８の出力端子に負荷抵抗ＲＬを介して接続される２系統の可変抵抗回路２０３及び２０４を有する。」という記載、００４０段落の「【００４０】第２の可変抵抗回路２０３は、書き込み電圧のステップアップ分（図９に示すΔＶ）を決定する電流分Ｉ１０が流れる回路部であり」、「抵抗ＲＤ１，ＲＤ２，ＲＤ３の直列回路部が書き込み電圧パルスのステップ分ΔＶの大きさを設定する部分である。抵抗ＲＤ１，ＲＤ２には並列に、制御端子Ｐａｒａｍ１，Ｐａｒａｍ２にゲートがつながるＮＭＯＳトランジスタＱ４１，Ｑ４２が接続されている。即ち、制御端子Ｐａｒａｍ１，Ｐａｒａｍ２の“Ｈ”，“Ｌ”の組み合わせにより、電圧ステップ分を決定する電流２Ｉ１が決まる。」という記載、及び、００５８段落の「【００５８】書き込み電圧のステップアップ分を外部から設定するコマンドの例を図１０に示す。……その後書き込み電圧ステップを０．５Ｖに設定すると共に書き込み開始を指示するコマンド“１５”を入力する。書き込み電圧のステップを１Ｖに設定する場合には、コマンド“１５”に代わって、図１０（ｂ）示すようにコマンド“１１”を入力する。チップ内部にはコマンドデコーダを備えて、取り込んだコマンドをデコードすることにより、図５に示す制御端子Ｐａｒａｍ１，２の“Ｈ”，“Ｌ”が可逆的に設定される。」という記載から、引用例１には、「電圧設定回路１１２」内の「制御端子Ｐａｒａｍ１，Ｐａｒａｍ２」に、「書き込み電圧Ｖｐｇｍ」の「ステップアップ分（図９に示すΔＶ）」を「決定する」ための制御信号である“Ｈ”または“Ｌ”が、「コマンド」により「設定」されることが記載されている
　そして、このコマンドによる前記制御信号の設定は、前記「電圧設定回路１１２」を備える「不揮発性半導体記憶装置」の製造後に行われることは、当業者にとって明らかである。
　したがって、引用例１には、「不揮発性半導体記憶装置」の製造後に、「電圧設定回路１１２」内の「制御端子Ｐａｒａｍ１，Ｐａｒａｍ」２に、「書き込み電圧Ｖpgm」の「ステップアップ分（図９に示すΔＶ）」をその「組み合わせにより」決定するための制御信号である“Ｈ”または“Ｌ”を、それぞれ「コマンド」により「設定」することが記載されている。
　
ｄ．また、００４２段落の「【００４２】制御端子Ｂ１，Ｂ２，Ｂ３の“Ｈ”，“Ｌ”により、ＮＭＯＳトランジスタ対（Ｑ１１，Ｑ１２），（Ｑ２１，Ｑ２２），（Ｑ３１，Ｑ３２）の一方がオン、他方がオフとなる。従って、タップ抵抗Ｒ５，Ｒ６，Ｒ７の端子は、選択的にノードＮ１又はＮ２に接続されることになる。これにより、制御端子Ｂ１，Ｂ２，Ｂ３に入る３ビットの制御信号の組み合わせにより、第２の可変抵抗回路２０３側の電流Ｉ１０は８ステップで切り替えられ、この結果書き込みパルス電圧Ｖpgmのレベルを８ステップに切り替えることが可能になる。」という記載、００４６段落の「制御端子Ｂ１，Ｂ２，Ｂ３には、図１に示す制御信号発生回路１１１から順次インクリメントされる３ビットの信号が与えられる。」という記載、及び、図５から、引用例１には、「電圧設定回路１１２」内の「制御端子Ｂ１，Ｂ２，Ｂ３」に、前記「書き込み電圧Ｖpgm」を「８ステップ」の「書き込みパルス電圧Ｖpgmのレベル」のいずれか一つの「レベル」に切り替えさせるための制御信号を、「制御信号発生回路１１１から」「与え」ることが記載されている。
　
ｅ．００６６段落には、「【００６６】その後、選択されたメモリセル（図１２では○で囲んだセル）の制御ゲートに書き込み電圧Ｖpgmを印加し、非選択のメモリセルの制御ゲートに中間電圧Ｖpassを印加する。」という記載がある。ここで、前記「選択されたメモリセル」の「制御ゲート」に「印加」される「書き込み電圧Ｖpgm」は、図５におけるＶpgm発生回路１０８の出力であるから、上記ｄの「８ステップ」の「書き込みパルス電圧Ｖpgmのレベル」から切り替えられたいずれか一つの「レベル」の電圧である、と解される。
　また、００５０段落の「【００５０】下記表１は、上述の二つの動作モードにおける、制御端子Ｂ１，Ｂ２，Ｂ３と書き込みパルス電圧Ｖpgmのステップアップの関係を示した。」という記載、００５５段落の「書き込み電圧パルスＶpgmの初期値Ｖ０（上の表１の例におけるＶ１）」という記載から、上記ｂの「書き込み電圧Ｖpgm」の「初期値（図９に示すＶ０）」は、上記ｄの「８ステップ」の「書き込みパルス電圧Ｖpgm」の中の１つの「ステップ」の電圧であると認められる。
　したがって、引用例１には、「選択されたメモリセル」の「制御ゲート」には、「書き込み電圧Ｖpgmの初期値（図９に示すＶ０）」を含む「８ステップ」の「書き込みパルス電圧Ｖpgmのレベル」から切り替えられたいずれか一つの「レベル」の電圧が、「書き込み電圧Ｖpgm」として印加されることが記載されていると認められる。
　
ｆ．００６６段落の「【００６６】その後、選択されたメモリセル（図１２では○で囲んだセル）の制御ゲートに書き込み電圧Ｖpgmを印加し、非選択のメモリセルの制御ゲートに中間電圧Ｖpassを印加する。」という記載から、引用例１の「非選択のメモリセルの制御ゲート」へ「書き込み用中間電圧Ｖpass」が印加されることが記載されている。
　
ｇ．００６７段落の「【００６７】書き込みパルス電圧の印加によるデータ書き込み動作の後、書き込みが充分に行われたか否かを調べるために、ベリファイ読み出し動作が行われる。ベリファイ読み出しにより書き込み不十分と判定されたメモリセルについて、書き込みを繰り返す。」という記載を、００１１段落の「【００１１】この発明は、上記事情を考慮してなされたもので、用途に応じて最適のデータ書き込み／消去条件を選択できるようにした不揮発性半導体記憶装置を提供することを目的としている。」という記載、請求項７の「メモリセルがマトリクス配列されたメモリセルアレイ」と「このメモリセルアレイのデータを読み出すセンスアンプ回路」と「前記メモリセルアレイへの書き込みデータを保持するデータラッチ回路」と「前記メモリセルアレイのメモリセル選択を行うデコーダ」と「前記メモリセルアレイの選択されたメモリセルに書き換え電圧を与えてしきい値電圧を変動させるための書き換え電圧発生回路」と「前記書き換え電圧を初期値から順次ステップアップされるパルス電圧として選択されたメモリセルに対して所望のしきい値に達するまで供給する書き換え制御手段」と「前記順次ステップアップされるパルス電圧のステップアップ分を可変設定するための書き換え電圧設定回路と、を備えた」という記載、００２６段落の「このメモリセルアレイ１０１のビット線データをセンスし、或いは書き込みデータを保持するためにビット線制御回路（センスアンプ兼データラッチ）１０２が設けられている。」という記載、００２７段落の「センスアンプ兼データラッチ１０２とデータ入出力バッファ１０６の間の接続は、アドレスバッファ１０５からのアドレス信号を受けるカラムデコーダ１０３の出力により制御される。」という記載、００２８段落の「【００２８】メモリセルアレイ１０１に対して、メモリセルの選択を行うため、より具体的には制御ゲート及び選択ゲートを制御するために、ロウデコーダ１０４が設けられている。」という記載、及び、００２９段落の「【００２９】メモリセルアレイ１０１の選択されたメモリセルにデータ書き込みを行う際に、電源電圧より昇圧された書き込み電圧Ｖpgmを発生するために、書き込み電圧（Ｖpgm）発生回路１０８が設けられている。」という記載、の各記載に基づいて解すれば、引用例１は、「書き込み電圧Ｖpgm」の「印加によるデータ書き込み動作の後、書き込みが充分に行われたか否かを調べるために、ベリファイ読み出し動作が行われ」、「ベリファイ読み出しにより書き込み不十分と判定された」「選択されたメモリセル」について、「書き込み電圧Ｖpgm」の「ステップアップ分（図９に示すΔＶ）」だけ、「書き込み電圧Ｖpgm」を増加させて再度書き込みを繰り返す動作を行っていることは明らかである。
　
　以上ａ〜ｇを総合すると、引用例１には、次の発明（以下「引用発明１」という。）が記載されているものと認められる。
　
「不揮発性半導体記憶装置のメモリセルアレイ１０１の選択されたメモリセルにデータを書き込む方法であって、
　前記不揮発性半導体記憶装置の製造後に、電圧設定回路１１２内の制御端子ＰＩＮに、書き込み電圧Ｖｐｇｍの初期値を決定するための制御信号である“Ｈ”または“Ｌ”を、コマンドにより設定することと、
　前記不揮発性半導体記憶装置の製造後に、前記電圧設定回路１１２内の制御端子Ｐａｒａｍ１、Ｐａｒａｍ２に、前記書き込み電圧Ｖｐｇｍのステップアップ分をその組み合わせにより決定するための制御信号である“Ｈ”または“Ｌ”を、コマンドにより設定することと、
　前記電圧設定回路１１２内の制御端子Ｂ１，Ｂ２，Ｂ３に、前記書き込み電圧Ｖｐｇｍを８ステップの書き込みパルス電圧Ｖｐｇｍのレベルのいずれか一つのレベルに切り替えさせるための制御信号を、制御信号発生回路１１１から与えることと、
　前記選択されたメモリセルの制御ゲートには、前記書き込み電圧Ｖｐｇｍの初期値を含む８ステップの書き込みパルス電圧Ｖｐｇｍのレベルから切り替えられたいずれか一つのレベルの電圧を、前記書き込み電圧Ｖｐｇｍとして印加することと、
　非選択のメモリセルの制御ゲートへ、書き込み用中間電圧Ｖｐａｓｓを印加することと、
　前記書き込み電圧Ｖｐｇｍの印加によるデータ書き込み動作の後、書き込みが充分に行われたか否かを調べるために、ベリファイ読み出し動作が行われ、ベリファイ読み出しにより書き込み不十分と判定された前記選択されたメモリセルについて、前記書き込み電圧Ｖｐｇｍのステップアップ分だけ、前記書き込み電圧Ｖｐｇｍを増加させて再度書き込みを繰り返すこと、
を備えたことを特徴とする選択されたメモリセルにデータを書き込む方法。」
　
３．引用例２の記載
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶理由通知において引用された刊行物である特開２０００−０５７７８４号公報（以下「引用例２」という。）には、図１、２０、２１、２５及び２６とともに、次の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置に係り、特に
昇圧された書き込み電圧を用いてデータ書き込み制御を行うＥＥＰＲＯＭ等に適用して有用な半導体記憶装置
【０００２】
【従来の技術】
従来より、半導体記憶装置の一つとして、電気的書き換えを可能としたＥＥＰＯＭが知られている。中でも、メモリセルを複数個直列接続してＮＡＮＤセルを構成するＮＡＮＤセル型ＥＥＰＲＯＭは、高集積化できるものとして注目されている。
【０００３】図２５は、隣接する２個のＮＡＮＤ型セルを示している。直列接続された８個のメモリセルＭ１〜Ｍ８の一端は選択ゲートＳ１を介してビット線ＢＬに接続され、他端は別の選択ゲートＳ２を介して共通ソース線に接続される。ＮＡＮＤ型セル内の各メモリセルの制御ゲートは横方向に制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８として共通に配設されてこれがワード線となる。選択ゲートＳ１，Ｓ２のゲート電極も横方向に選択ゲート線ＳＧ１，ＳＧ２として共通接続される。
【０００４】この様なＮＡＮＤ型セルでのデータ書き込みは、選択されたワード線（制御ゲート線）に２０Ｖ程度の昇圧された書き込み電圧を印加し、非選択ワード線には８〜１０Ｖ程度の中間電圧を印加し、データ“０”，“１”に応じて選択メモリセルのチャネル電圧をコントロールする。例えば、図２５では、ビット線ＢＬ１，ＢＬ２にそれぞれデータ“１”，“０”を与え、制御ゲート線ＣＧ２に書き込み電圧ＶＰＧＭ、その他の非選択制御ゲート線ＣＧ１，ＣＧ３〜ＣＧ８に中間電圧ＶＭＷＬを与えて、メモリセルＭ２１に“１”書き込みを行う場合を示している。
　……（中略）……
【０００７】データ読み出しは、選択されたワード線に０Ｖ、残りのワード線にデータ“０”，“１”に拘わらずメモリセルがオンする中間電圧を与えて、ＮＡＮＤ型セルが導通するか否かをビット線で検出することにより行われる。」
　
ｂ．「【０００８】
【発明が解決しようとする課題】
上述した従来のＥＥＰＲＯＭでは、データ書き込みのための書き込み電圧ＶＰＧＭ及び中間電圧ＶＭＷＬを発生するために別々の昇圧回路を必要とする。しかし、書き込み電圧昇圧回路と中間電圧昇圧回路の昇圧時間には、製造条件、温度その他の条件でバラツキが生じる。この昇圧時間のバラツキは、誤書き込みの原因となる
【０００９】
具体的に誤書き込みの生じる理由を、図２６を参照して説明する。図２６では、上述のデータ書き込みの例で、タイミングｔ０で昇圧が開始されて、制御ゲート線ＣＧ２に書き込み電圧ＶＰＧＭが与えられ、残りの制御ゲート線に中間電圧ＶＭＷＬが与えられる場合に、中間電圧ＶＭＷＬの立ち上がりが書き込み電圧ＶＰＧＭに比べて遅い場合を示している。この様な中間電圧ＶＭＷＬの昇圧時間の遅れは、上述した製造条件のバラツキだけでなく、各昇圧回路の負荷の大きさの差が大きな理由となる。即ち、書き込み電圧ＶＰＧＭが与えられるのは選択された一本の制御ゲート線であり、中間電圧ＶＭＷＬが与えられるのは残り全ての制御ゲート線であるため、中間電圧用の昇圧回路の方が負荷が大きく、この結果、図２６のような中間電圧の昇圧の遅れが生じる
　
ｃ．「【００１２】
この発明は、上記事情を考慮してなされたもので、書き込み所要時間を長くすることなく、誤書き込みを防止できるようにした半導体記憶装置を提供することを目的としている
　
ｄ．「【００１７】
この発明によると、選択メモリセルに与えられる書き込み電圧に対して、非選択メモリセルに与えられる中間電圧の差が、中間電圧が所定レベルに達するまで出力制御回路によって制限されるようにしている。具体的には、中間電圧を一定レベルに達するまで書き込み電圧に追従させる。これにより、中間電圧の立ち上がりが書き込み電圧に比べて遅れることに起因する誤書き込みが防止される
【００１８】
【発明の実施の形態】以下、図面を参照して、この発明の実施例を説明する。図１は、この発明の一実施例に係るＮＡＮＤセル型ＥＥＰＲＯＭのブロック構成を示す。メモリセルアレイ１０１は後述するように、不揮発性のメモリセルを直列接続したＮＡＮＤセルを配列して構成される。このメモリセルアレイ１０１のビット線データをセンスし、或いは書き込みデータを保持するためにセンスアンプ兼データラッチ１０２が設けられている。センスアンプ兼データラッチ１０２は、データ書き込み後のベリファイ読み出し及び書き込み不十分のメモリセルに対する再書き込みを行う際のビット線電位制御をも行うもので、例えばＣＭＯＳフリップフロップを主体として構成される。」
　
ｅ．「【００２０】
メモリセルアレイ１０１の選択されたメモリセルにデータ書き込みを行う際に、電源電圧より昇圧された書き込み電圧を発生するために、書き込み電圧発生回路１０８が設けられている。
データ書き込み時に非選択のメモリセルに与えられる中間電圧を発生するための中間電圧発生回路１０９が設けられている
【００２１】これらの書き込み電圧発生回路１０８及び中間電圧発生回路１０９を制御するために、駆動信号制御回路１１０が設けられている。また、書き込み電圧発生回路１０８の出力に対して中間電圧発生回路１０９の出力電圧を一定条件で追従させる制御を行うために、出力制御回路１１１が設けられている。この出力制御回路１１１は、具体的には、中間電圧発生回路１０９の出力電圧と書き込み電圧発生回路１０８の出力電圧の差の最大値を、中間電圧発生回路１０９の出力電圧が所定レベルに達するまで制限し、その後上記最大値が制限されない状態で書き込み電圧発生回路１０８の出力電圧の上昇を継続させる制御を行うものである。」
　
ｆ．「【００２５】図５は、図１における書き込み電圧発生回路１０８及び中間電圧発生回路１０９の構成を示している。書き込み電圧発生回路１０８は、電源ＶCCから書き込み用高電圧ＶＰＧＭを得るためのＶＰＧＭ昇圧回路５１を有し、同様に中間電圧発生回路１０９は、書き込み時に非選択ワード線に与える中間電圧ＶＭＷＬを得るためのＶＭＷＬ昇圧回路５３を有する。
これらのＶＰＧＭ昇圧回路５１の出力ノードＮ１と、ＶＭＷＬ昇圧回路５３の出力ノードＮ２の間に接続される出力制御回路１１１は、後に具体例を説明するが、一定条件の下で出力ノードＮ１，Ｎ２間の短絡，開放を制御する
【００２６】ＶＰＧＭ昇圧回路５１の出力には、その上限を設定し、上限になるとリミット信号ＶＰＧＭＬＭＴを出力するリミット回路５２が設けられている。ＶＭＷＬ昇圧回路５３の出力にも同様にその上限を設定してリミット信号ＶＭＷＬＬＭＴを出力するリミット回路５４が設けられている。
【００２７】ＶＰＧＭ昇圧回路５１及びＶＭＷＬ昇圧回路５３には、図６に示すようなよく知られた昇圧回路が用いられる。各段のキャパシタＣ１，Ｃ２，…，Ｃ５の一端はそれぞれ、ダイオード接続されたプルアップ用ＮＭＯＳトランジスタＱ１１，Ｑ１２，…，Ｑ１５を介して電源ＶCCに接続され、他端はポンピング用インバータＩ０１，Ｉ０２，…，Ｉ０５を介して、図７に示す相補的な駆動クロックＣＫ１，ＣＫ２の供給端子に接続されている。また各段のキャパシタＣ１，Ｃ２，…，Ｃ５とプルアップ用ＮＭＯＳトランジスタＱ１１，Ｑ１２，…，Ｑ１５の接続ノードの間には、ダイオード接続された電荷転送用ＮＭＯＳトランジスタＱ２１，Ｑ２２，…，Ｑ２５が接続されている。
【００２８】
この昇圧回路は
昇圧された電圧ＶＰＧＭ，ＶＭＷＬを発生する
　……（中略）……
【００３５】図１１は、図１の出力制御回路１１１の構成例である。
この出力制御回路１１１は、書き込み電圧発生回路１０８の出力ノードＮ１と、中間電圧発生回路１０９の出力ノードＮ２の間を選択的に短絡接続するための短絡回路１３４として、これらのノードＮ１，Ｎ２間に介在させたＤタイプＮＭＯＳトランジスタＱ１００を持つ。
　……（中略）……
【００３８】この様に構成された出力制御回路１１１では、制御信号ＢＯＯＳＴが立ち上がって、フリップフロップ１３２の出力Ｑａが“Ｌ”になると、ＮＭＯＳトランジスタＱ１３１がオン、従ってＰＭＯＳトランジスタＱ１３４がオン、またＮＭＯＳトランジスタＱ１３２がオフになる。これにより、短絡用ＭＯＳトランジスタＱ１００のゲートノードＣＯＮ１Ｈは、ＶＰＧＭ昇圧回路５１の出力ノードＮ１と短絡され、出力ノードＮ１と共に上昇する。
このとき短絡用ＭＯＳトランジスタＱ１００はオンであるから、本来書き込み電圧ＶＰＧＭの立ち上がりに比べて緩い立ち上がりを示す中間電圧ＶＭＷＬが、書き込み電圧ＶＰＧＭに追従して立ち上がる
【００３９】中間電圧発生回路１０９内のリミット回路５４から得られるリミット信号ＶＭＷＬＬＭＴによりフリップフロップ１３２がリセットされると、ＮＭＯＳトランジスタＱ１３２がオン、ＰＭＯＳトランジスタＱ１３４がオフになり、短絡用ＭＯＳトランジスタＱ１００のゲートノードＣＯＮ１Ｈは接地電位となって、
短絡用ＭＯＳトランジスタＱ１００はオフになる。従って、出力ノードＮ１，Ｎ２の間は切り離され、ＶＭＷＬ昇圧回路５３からの中間電圧ＶＭＷＬは、上限値に止まり、書き込み電圧ＶＰＧＭは更に上昇を続ける
　
ｇ．「【００５６】ここまでの実施例では、出力電圧制御回路１１１は、中間電圧のリミット検出を行って、その検出結果により中間電圧の出力ノードＮ２と書き込み電圧の出力ノードＮ１の切り離しを制御するようにした。
これに対して、出力電圧制御回路１１１として、予め定められた一定時間、中間電圧の出力ノードＮ２を書き込み電圧の出力ノードＮ１に追従させるようにすることもできる。この場合、昇圧開始から、二つの出力ノードＮ１，Ｎ２を短絡状態に保つ時間は、ほぼ中間電圧の充電所要時間に設定することが望ましい
【００５７】この方式を用いる場合、出力電圧制御回路１１１は、図１１に代わって、図２０のような構成とすることができる。即ち、昇圧制御信号ＢＯＯＳＴの立ち上がりエッジ検出回路１３１の遅延要素τにより決まるパルス幅をＴ１として、これをそのまま、二つの出力ノードＮ１，Ｎ２間を短絡する時間とする。具体的には、立ち上がりエッジ検出回路１３１の出力が“Ｈ”になると、バイアス回路１３３ではＮＭＯＳトランジスタＱ１３２がオフ、ＰＭＯＳトランジスタＱ１３４がオンになり、短絡用ＭＯＳトランジスタＱ１００はゲートノードＣＯＮ１Ｈが出力ノードＮ１に接続されてオンして、出力ノードＮ１，Ｎ２は短絡される。時間Ｔ１が経過してエッジ検出回路１３１の出力が“Ｌ”になると、ＮＭＯＳトランジスタＱ１３２がオン、ＰＭＯＳトランジスタＱ１３４がオフとなり、短絡用ＭＯＳトランジスタＱ１００はオフ、従って出力ノードＮ１，Ｎ２の間は切り離される。 
【００５８】この実施例の場合の書き込み動作タイミングを図１２に対応させて示すと、図２１のようになる。昇圧開始のタイミングｔ２０から、時間Ｔ１のタイミングｔ２１までが、上述したエッジ検出回路１３１のパルス幅であり、この間中間電圧ＶＭＷＬは書き込み電圧ＶＰＧＭに追従する。タイミングｔ２１の後、中間電圧ＶＭＷＬは書き込み電圧ＶＰＧＭとは切り離されるが、未だ上昇は続ける。そして、リミット信号ＶＭＷＬＬＭＴが“Ｈ”になるタイミングｔ２２で、中間電圧ＶＭＷＬの昇圧は停止する。更にリミット信号ＶＰＧＭＬＭＴが“Ｈ”になるタイミングｔ２３で書き込み電圧ＶＰＧＭの昇圧も停止する。
【００５９】この実施例の場合、書き込み電圧ＶＰＧＭに追従する中間電圧ＶＭＷＬが昇圧完了電圧１０Ｖになる直前、即ち１０Ｖ−ΔＶで追従動作が終わるように、時間Ｔ１を設定することが望ましい。これにより、書き込み電圧ＶＰＧＭの昇圧完了前に中間電圧は昇圧完了し、しかも書き込み電圧ＶＰＧＭと中間電圧ＶＭＷＬが独立に昇圧される時間（ｔ２２−ｔ２１）はごく小さく、従って誤書き込みが生じるおそれはない。」
　
４．引用例２に記載された技術事項
ａ．０００２段落の「従来より、半導体記憶装置の一つとして、電気的書き換えを可能としたＥＥＰＯＭが知られている。中でも、メモリセルを複数個直列接続してＮＡＮＤセルを構成するＮＡＮＤセル型ＥＥＰＲＯＭは、高集積化できるものとして注目されている。」という記載、０００８〜０００９段落の「【０００８】【発明が解決しようとする課題】上述した従来のＥＥＰＲＯＭでは、データ書き込みのための書き込み電圧ＶＰＧＭ及び中間電圧ＶＭＷＬを発生するために別々の昇圧回路を必要とする。しかし、書き込み電圧昇圧回路と中間電圧昇圧回路の昇圧時間には、製造条件、温度その他の条件でバラツキが生じる。この昇圧時間のバラツキは、誤書き込みの原因となる。
【０００９】具体的に誤書き込みの生じる理由を、図２６を参照して説明する。図２６では、上述のデータ書き込みの例で、タイミングｔ０で昇圧が開始されて、制御ゲート線ＣＧ２に書き込み電圧ＶＰＧＭが与えられ、残りの制御ゲート線に中間電圧ＶＭＷＬが与えられる場合に、中間電圧ＶＭＷＬの立ち上がりが書き込み電圧ＶＰＧＭに比べて遅い場合を示している。この様な中間電圧ＶＭＷＬの昇圧時間の遅れは、上述した製造条件のバラツキだけでなく、各昇圧回路の負荷の大きさの差が大きな理由となる。即ち、書き込み電圧ＶＰＧＭが与えられるのは選択された一本の制御ゲート線であり、中間電圧ＶＭＷＬが与えられるのは残り全ての制御ゲート線であるため、中間電圧用の昇圧回路の方が負荷が大きく、この結果、図２６のような中間電圧の昇圧の遅れが生じる。」という記載、及び、００１２段落の「この発明は、上記事情を考慮してなされたもので、書き込み所要時間を長くすることなく、誤書き込みを防止できるようにした半導体記憶装置を提供することを目的としている。」という記載から、引用例２に記載の発明は、従来の「ＮＡＮＤセル型ＥＥＰＲＯＭ」に設けられている「中間電圧用の昇圧回路」は、その負荷が、「書き込み電圧昇圧回路」の負荷よりも大きいことに起因して発生していた「誤書き込み」を防ぐことを目的としていると認められる。
　
ｂ．また、００２５段落の「これらのＶＰＧＭ昇圧回路５１の出力ノードＮ１と、ＶＭＷＬ昇圧回路５３の出力ノードＮ２の間に接続される出力制御回路１１１は、後に具体例を説明するが、一定条件の下で出力ノードＮ１，Ｎ２間の短絡，開放を制御する。」という記載、００２８段落の「この昇圧回路は、駆動クロックＣＫ１，ＣＫ２により駆動されて、……これにより電源ＶＣＣより昇圧された電圧ＶＰＧＭ，ＶＭＷＬを発生する。」という記載、００３５段落の「この出力制御回路１１１は、書き込み電圧発生回路１０８の出力ノードＮ１と、中間電圧発生回路１０９の出力ノードＮ２の間を選択的に短絡接続するための短絡回路１３４として、これらのノードＮ１，Ｎ２間に介在させたＤタイプＮＭＯＳトランジスタＱ１００を持つ。」という記載、及び、００５６段落の「これに対して、出力電圧制御回路１１１として、予め定められた一定時間、中間電圧の出力ノードＮ２を書き込み電圧の出力ノードＮ１に追従させるようにすることもできる。この場合、昇圧開始から、二つの出力ノードＮ１，Ｎ２を短絡状態に保つ時間は、ほぼ中間電圧の充電所要時間に設定することが望ましい。」という記載から、引用例２には、「選択されたメモリセル」に「データ書き込み」を行うための「書き込み電圧を発生する書き込み電圧発生回路１０８」の出力端子と、「非選択のメモリセル」に与える「中間電圧を発生するための中間電圧発生回路１０９」の出力端子とを、「短絡用ＭＯＳトランジスタＱ１００」によって、「ほぼ中間電圧の充電所要時間」として「予め定められた一定時間」だけ「短絡状態に保つ」ことが記載されている。
　
ｃ．そして、００１７段落の「【００１７】この発明によると、選択メモリセルに与えられる書き込み電圧に対して、非選択メモリセルに与えられる中間電圧の差が、中間電圧が所定レベルに達するまで出力制御回路によって制限されるようにしている。具体的には、中間電圧を一定レベルに達するまで書き込み電圧に追従させる。これにより、中間電圧の立ち上がりが書き込み電圧に比べて遅れることに起因する誤書き込みが防止される。」という記載、００５６段落の「出力電圧制御回路１１１として、予め定められた一定時間、中間電圧の出力ノードＮ２を書き込み電圧の出力ノードＮ１に追従させる」という記載、００３８段落の「このとき短絡用ＭＯＳトランジスタＱ１００はオンであるから、本来書き込み電圧ＶＰＧＭの立ち上がりに比べて緩い立ち上がりを示す中間電圧ＶＭＷＬが、書き込み電圧ＶＰＧＭに追従して立ち上がる。」という記載、及び、００３９段落の「短絡用ＭＯＳトランジスタＱ１００はオフになる。従って、出力ノードＮ１，Ｎ２の間は切り離され、ＶＭＷＬ昇圧回路５３からの中間電圧ＶＭＷＬは、上限値に止まり、書き込み電圧ＶＰＧＭは更に上昇を続ける」という記載から、引用例２には、「非選択メモリセルに与えられる」「中間電圧」が「一定レベルに達するまで」の時間である「予め定められた一定時間」は前記「中間電圧」を「書き込み電圧に追従させ」、前記「中間電圧」が「一定レベルに達」した後は前記「中間電圧」は「上限値に止まり」「書き込み電圧」は「更に上昇」させることで、「中間電圧の立ち上がりが書き込み電圧に比べて遅れることに起因する誤書き込み」を「防止」する、ことが記載されている。
　
　したがって、以上総合すると、引用例２には、次の技術事項が記載されていたものと認められる。
　
「選択されたメモリセルにデータ書き込みを行うための書き込み電圧を発生する書き込み電圧発生回路１０８の出力端子と、非選択のメモリセルに与える中間電圧を発生するための中間電圧発生回路１０９の出力端子とを、短絡用ＭＯＳトランジスタＱ１００によって、ほぼ中間電圧の充電所要時間として予め定められた一定時間だけ短絡状態に保つことにより、
　前記非選択のメモリセルに与えられる前記中間電圧が一定レベルに達するまでの時間である前記予め定められた一定時間は、前記中間電圧を前記書き込み電圧に追従させ、前記中間電圧が前記一定レベルに達した後は、前記中間電圧は上限値に止まらせ、前記書き込み電圧は更に上昇させることで、
　前記中間電圧用の昇圧回路の負荷が前記書き込み電圧用の昇圧回路の負荷よりも大きいことに起因して、前記中間電圧の立ち上がりが前記書き込み電圧に比べて遅れることにより発生する誤書き込みを防ぐことを特徴とするＮＡＮＤセル型ＥＥＰＲＯＭ。」
　
第４．対比
１．本願発明と引用発明１との対比
　本願発明と引用発明１とを対比する
ａ．引用発明１の「不揮発性半導体記憶装置のメモリセルアレイ１０１の選択されたメモリセルにデータを書き込む方法」は、本願発明の「メモリデバイスの対象メモリセルをプログラミングする方法」に相当している。
　
ｂ．引用発明１は「前記不揮発性半導体記憶装置の製造後に、電圧設定回路１１２内の制御端子ＰＩＮに、書き込み電圧Ｖｐｇｍの初期値を決定するための制御信号である“Ｈ”または“Ｌ”を、コマンドにより設定」する。
　ここで、前記「電圧設定回路１１２」は、「前記不揮発性半導体記憶装置」が備える回路であるから、前記「電圧設定回路１１２内の制御端子ＰＩＮに、書き込み電圧Ｖｐｇｍの初期値を決定するための制御信号である“Ｈ”または“Ｌ”を、コマンドにより設定」することを上位概念で表現すれば、「前記不揮発性半導体記憶装置」に「書き込み電圧Ｖｐｇｍの初期値」を「コマンドにより設定」するということであると解される。
　したがって、引用発明１が「前記不揮発性半導体記憶装置の製造後に、電圧設定回路１１２内の制御端子ＰＩＮに、書き込み電圧Ｖｐｇｍの初期値を決定するための制御信号である“Ｈ”または“Ｌ”を、コマンドにより設定すること」と、本願発明が「前記メモリデバイスの製造後に前記メモリデバイスへ、複数の最初のプログラミング電圧の値をプログラミングすること」とは、前記メモリデバイスの製造後に前記メモリデバイスへ、最初のプログラミング電圧の値をプログラミングすることである点で共通している。
　
ｃ．引用発明１は「前記不揮発性半導体記憶装置の製造後に、前記電圧設定回路１１２内の制御端子Ｐａｒａｍ１、Ｐａｒａｍ２に、前記書き込み電圧Ｖｐｇｍのステップアップ分をその組み合わせにより決定するための制御信号である“Ｈ”または“Ｌ”を、コマンドにより設定する」ものである。
　ここで、前記「電圧設定回路１１２」は、「前記不揮発性半導体記憶装置」が備える回路であるから、前記「電圧設定回路１１２内の制御端子Ｐａｒａｍ１、Ｐａｒａｍ２に、前記書き込み電圧Ｖｐｇｍのステップアップ分をその組み合わせにより決定するための制御信号である“Ｈ”または“Ｌ”を、コマンドにより設定する」ことを上位概念で表現すれば、「前記不揮発性半導体記憶装置」に「前記書き込み電圧Ｖｐｇｍのステップアップ分」を「コマンドにより設定」することであると解される。
　したがって、引用発明１の「前記不揮発性半導体記憶装置の製造後に、前記電圧設定回路１１２内の制御端子Ｐａｒａｍ１、Ｐａｒａｍ２に、前記書き込み電圧Ｖｐｇｍのステップアップ分をその組み合わせにより決定するための制御信号である“Ｈ”または“Ｌ”を、コマンドにより設定する」は、本願発明の「前記メモリデバイスの製造後に前記メモリデバイスへ電圧ステップの値をプログラミングすること」に相当している。
　
ｄ．引用発明１の「前記電圧設定回路１１２内の制御端子Ｂ１，Ｂ２，Ｂ３に、前記書き込み電圧Ｖｐｇｍを８ステップの書き込みパルス電圧Ｖｐｇｍのレベルのいずれか一つのレベルに切り替えさせるための制御信号を、制御信号発生回路１１１から与えること」によって、「８ステップの書き込みパルス電圧Ｖｐｇｍのレベルのいずれか一つのレベル」が選択されて、「前記電圧設定回路１１２」が「設定」する「前記書き込み電圧Ｖｐｇｍ」が、当該選択された「レベル」の電圧に「切り替え」られると認められる。
　したがって、引用発明１の「前記電圧設定回路１１２内の制御端子Ｂ１，Ｂ２，Ｂ３に、前記書き込み電圧Ｖｐｇｍを８ステップの書き込みパルス電圧Ｖｐｇｍのレベルのいずれか一つのレベルに切り替えさせるための制御信号を、制御信号発生回路１１１から与えること」は、本願発明の「前記複数の、前記プログラムされた最初のプログラミング電圧の前記値のうちの一つを選択すること」に相当している。
　
ｅ．引用例１の００３３段落における「行方向に並ぶＮＡＮＤセルの制御ゲート１４は共通に制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８として配設されて、これがワード線となる。」という記載から、引用発明１の「メモリセルの制御ゲート」はワード線に接続されている。
　したがって、引用発明１の「前記選択されたメモリセルの制御ゲートには、前記書き込み電圧Ｖｐｇｍの初期値を含む８ステップの書き込みパルス電圧Ｖｐｇｍのレベルから切り替えられたいずれか一つのレベルの電圧を、前記書き込み電圧Ｖｐｇｍとして印加すること」は、本願発明の「前記対象メモリセルを含むワード線へ、前記複数の前記プログラムされた最初のプログラミング電圧の前記値のうちの前記選択された一つにほぼ等しいプログラミング電圧を印加すること」に相当している。
　
ｆ．同様に、引用発明１の「非選択のメモリセルの制御ゲートへ、書き込み用中間電圧Ｖｐａｓｓを印加すること」は、本願発明の「前記対象メモリセルを含まない前記ワード線へ、前記パス電圧を印加すること」に相当している。
　
ｇ．引用発明１の「前記書き込み電圧Ｖｐｇｍの印加によるデータ書き込み動作の後、書き込みが充分に行われたか否かを調べるために、ベリファイ読み出し動作が行われ、ベリファイ読み出しにより書き込み不十分と判定された前記選択されたメモリセルについて、前記書き込み電圧Ｖｐｇｍのステップアップ分だけ、前記書き込み電圧Ｖｐｇｍを増加させて再度書き込みを繰り返すこと」における「前記書き込み電圧Ｖｐｇｍの印加によるデータ書き込み動作の後、書き込みが充分に行われたか否かを調べるために、ベリファイ読み出し動作が行われ」ることは、本願発明の「前記対象メモリセルがプログラムされているかどうかを決定すること」に相当している。
　
ｈ．引用発明１の「前記書き込み電圧Ｖｐｇｍの印加によるデータ書き込み動作の後、書き込みが充分に行われたか否かを調べるために、ベリファイ読み出し動作が行われ、ベリファイ読み出しにより書き込み不十分と判定された前記選択されたメモリセルについて、前記書き込み電圧Ｖｐｇｍのステップアップ分だけ、前記書き込み電圧Ｖｐｇｍを増加させて再度書き込みを繰り返すこと」における「ベリファイ読み出しにより書き込み不十分と判定された前記選択されたメモリセルについて、前記書き込み電圧Ｖｐｇｍのステップアップ分だけ、前記書き込み電圧Ｖｐｇｍを増加させて再度書き込みを繰り返すこと」は、本願発明の「前記対象メモリセルがプログラムされていないことが決定された場合には、前記プログラミング電圧を前記プログラムされた電圧ステップの前記値だけ増加させること」に相当している。
　
２．一致点と相違点
　したがって、本願発明と引用発明１とは、以下の点で一致するとともに相違している。
　
（一致点）
　「メモリデバイスの対象メモリセルをプログラミングする方法であって、
　前記メモリデバイスの製造後に前記メモリデバイスへ、最初のプログラミング電圧の値をプログラミングすることと、
　前記メモリデバイスの製造後に前記メモリデバイスへ電圧ステップの値をプログラミングすることと、
　前記複数の、前記プログラムされた最初のプログラミング電圧の前記値のうちの一つを選択することと、
　前記対象メモリセルを含むワード線へ、前記複数の前記プログラムされた最初のプログラミング電圧の前記値のうちの前記選択された一つにほぼ等しいプログラミング電圧を印加することと、
　前記対象メモリセルを含まない前記ワード線へ、前記パス電圧を印加することと、
　前記対象メモリセルがプログラムされているかどうかを決定することと、
　前記対象メモリセルがプログラムされていないことが決定された場合には、前記プログラミング電圧を前記プログラムされた電圧ステップの前記値だけ増加させることと、を含む方法。」
　
（相違点１）
　本願発明は、メモリデバイスの製造後に前記メモリデバイスへ、「複数の最初のプログラミング電圧の値」をプログラミングするのに対して、引用発明は、不揮発性半導体記憶装置の製造後に、電圧設定回路１１２内の制御端子ＰＩＮに「書き込み電圧Ｖｐｇｍの初期値を決定するための制御信号である“Ｈ”または“Ｌ”」をコマンドにより設定する点。
　
（相違点２）
　本願発明は、「前記対象メモリセルを含むワード線へ印加される電圧及び前記対象メモリセルを含まないワード線へ印加される電圧が、最初のレベルから、メモリセルをプログラミングするのには不十分でありかつ前記対象メモリセルを含まない前記ワード線のメモリセルを活性化するパス電圧まで増加可能な時間の長さを設定」しているのに対して、引用発明１はこのような手順を有していない点。
　
第４．相違点についての当審の判断
１．相違点１について
ａ．本願発明の「前記メモリデバイスの製造後に前記メモリデバイスへ、複数の最初のプログラミング電圧の値をプログラミングする」点について、本願明細書には、０００７段落に「最初の（または初期）プログラム電圧及びステップ電圧は、メモリデバイスの製造後にそれぞれ選択可能である。」という記載がある。
　したがって、本願発明の「複数の最初のプログラミング電圧の値をプログラミングする」とは、０００７段落の前記記載のように、「複数の最初のプログラミング電圧の値」の中から１つを「前記メモリデバイスの製造後」に選択することで「前記メモリデバイス」へ「プログラミングする」ことを、少なくとも、意味していると認められる。
　
ｂ．一方、引用発明１は「電圧設定回路１１２内の制御端子ＰＩＮに、書き込み電圧Ｖｐｇｍの初期値を決定するための制御信号である“Ｈ”または“Ｌ”を、コマンドにより設定する」ものである。
　そして、引用例１の００３９段落に「制御端子ＰＩＮに入る信号によりＮＭＯＳトランジスタＱ５を制御することで、電流Ｉ２０を可変設定できる。」と記載されているから、引用発明１の「書き込み電圧Ｖｐｇｍの初期値」は、２つの「電圧」値の中から、「電圧設定回路１１２内の制御端子ＰＩＮ」に「コマンドにより設定」される「制御信号」が“Ｈ”であるか“Ｌ”であるかによって決まる１つの「電圧」値が、「不揮発性半導体記憶装置の製造後」に選択されるものであると解される。
　
ｃ．してみれば、本願発明の「複数の最初のプログラミング電圧の値をプログラミングする」を上記ａのように解するとき、相違点１は実質的な相異点ではない。
　
ｄ．なお、本願明細書の００２６段落には、「別の実施形態においては、レジスタは、最初のプログラミング電圧レベル３２４に対応する四つの異なる制御パラメータの値を格納するためプログラムされうる２ビットのレジスタである。」という記載がある。
　したがって、本願発明の「前記メモリデバイスの製造後に前記メモリデバイスへ、複数の最初のプログラミング電圧の値をプログラミングする」とは、００２６段落の前記記載のように、「複数の」、「最初のプログラミング電圧」を記述する「値」を、「前記メモリデバイスの製造後に前記メモリデバイス」へ「プログラミングする」ことも、少なくとも、意味していると解される。
　
ｅ．これに対して、引用発明１は、「書き込み電圧Ｖｐｇｍの初期値」を「制御信号である“Ｈ”または“Ｌ”」によって「決定」している。すなわち、前記「書き込み電圧Ｖｐｇｍの初期値」を、「“Ｈ”または“Ｌ”」という１個の「制御信号」によって「決定」している。
　しかしながら、引用発明１は、「前記書き込み電圧Ｖｐｇｍのステップアップ分」については、「前記電圧設定回路１１２内の制御端子Ｐａｒａｍ１、Ｐａｒａｍ２」にそれぞれ「コマンドにより設定」される「制御信号である“Ｈ”または“Ｌ”」の「組み合わせにより決定」している。すなわち、「前記書き込み電圧Ｖｐｇｍのステップアップ分」については、２個の「制御信号」の「組み合わせにより決定」している。
　
ｆ．よって、仮に相違点１が実質的な相異点であるとしても、引用発明１において、前記「書き込み電圧Ｖｐｇｍの初期値」を、複数ビットの「制御信号」によって「不揮発性半導体記憶装置の製造後」に「決定」すること、すなわち、複数の制御パラメータの値によって「不揮発性半導体記憶装置の製造後」にプログラミングすることは、必要とする前記「書き込み電圧Ｖｐｇｍの初期値」の精度に応じて、当業者が適宜なし得たものと認められる。
　
２．相違点２について
ａ．「選択されたメモリセルにデータ書き込みを行うための書き込み電圧を発生する書き込み電圧発生回路１０８の出力端子と、非選択のメモリセルに与える中間電圧を発生するための中間電圧発生回路１０９の出力端子とを、短絡用ＭＯＳトランジスタＱ１００によって、ほぼ中間電圧の充電所要時間として予め定められた一定時間だけ短絡状態に保つこと」により、「前記中間電圧用の昇圧回路の負荷が前記書き込み電圧用の昇圧回路の負荷よりも大きいことに起因」して「発生する誤書き込みを防ぐことを特徴とするＮＡＮＤセル型ＥＥＰＲＯＭ」は、引用例２に記載されているように従来公知であった。
　
ｂ．そして、引用例２に記載された「一定のレベル」の「非選択のメモリセルに与える中間電圧」は、「選択されたメモリセル」にとっては「前記書き込み電圧」を前記「一定レベル」の「中間電圧」に「達した後」で「更に上昇させる」必要がある「電圧」であるから、前記「選択されたメモリセル」をプログラミングするのには不十分な電圧である。
　そして、引用例２の０００７段落の「データ読み出しは、選択されたワード線に０Ｖ、残りのワード線にデータ“０”，“１”に拘わらずメモリセルがオンする中間電圧を与えて、ＮＡＮＤ型セルが導通するか否かをビット線で検出することにより行われる。」という記載から、引用例２に記載された前記「一定のレベル」の「非選択のメモリセルに与える中間電圧」は、「選択されたメモリセル」を含まないワード線に接続された「非選択のメモリセル」をオンさせて活性化するパス電圧であるといえる。
　
ｃ．また、引用例２に記載された「短絡用ＭＯＳトランジスタＱ１００」は、「書き込み電圧発生回路１０８の出力端子」と「中間電圧発生回路１０９の出力端子」とを「ほぼ中間電圧の充電所要時間として予め定められた一定時間だけ短絡状態に保つこと」によって、「前記非選択のメモリセルに与えられる前記中間電圧が一定レベルに達するまでの時間である前記予め定められた一定時間は前記中間電圧を前記書き込み電圧に追従させ」ている。
　したがって、前記「短絡用ＭＯＳトランジスタＱ１００」は、「選択されたメモリセル」のワード線へ印加され「データ書き込みを行う」ための前記「書き込み電圧」と、「選択されたメモリセル」を含まない「非選択のメモリセル」のワード線に与える前記「中間電圧」とが、最初のレベルから、前記「一定のレベル」の「非選択のメモリセルに与える中間電圧」、すなわち、前記ｂの、「選択されたメモリセル」をプログラミングするのには不十分な電圧であり、「選択されたメモリセル」を含まないワード線に接続された「非選択のメモリセル」をオンさせて活性化するパス電圧のレベルにまで増加する時間である「前記予め定められた一定時間」を設定しているといえる。
　そして、引用例２における「中間電圧用の昇圧回路の負荷」は、製造された製品毎にバラツキがあることは自明の事項であるから、引用例２において、「中間電圧用の昇圧回路の負荷が書き込み電圧昇圧回路の負荷よりも大きいことに起因」して「発生する誤書き込みを防ぐ」ためには、前記バラツキに応じて、「短絡用ＭＯＳトランジスタＱ１００」により「書き込み電圧発生回路１０８の出力端子」と「中間電圧発生回路１０９の出力端子」とを「短絡状態に保つ」時間である「前記予め定められた一定時間」を設定する必要があることは、当業者にとって自明の事項である。
　
ｄ．ここで、引用例１の００２６段落における「この発明の一実施例に係るＮＡＮＤセル型ＥＥＰＲＯＭのブロック構成を示す。」という記載から、引用発明１の「不揮発性半導体記憶装置」は、引用例２と同じく、「ＮＡＮＤセル型ＥＥＰＲＯＭ」であると認められる。
　そして、この「ＮＡＮＤセル型ＥＥＰＲＯＭ」である「不揮発性半導体記憶装置」の誤書き込みを防止しようとすることは、引用発明１が当然に有する課題であると認められる。
　
ｅ．したがって、引用発明１及び引用例２に記載された技術事項に接した当業者であれば、引用発明１における「選択されたメモリセルの制御ゲート」に印加される「書き込み電圧Ｖｐｇｍ」及び「選択されたメモリセル」を含まない「非選択のメモリセル」の「制御ゲート」に印加される電圧が、最初のレベルから、「選択されたメモリセル」をプログラミングするのには不十分でありかつ「選択されたメモリセル」を含まない「非選択のメモリセル」を活性化するパス電圧まで増加する時間の長さを、引用発明１の「不揮発性半導体記憶装置」の製品毎のバラツキに応じて、適宜に設定することは容易になし得たことであると認められる。
　
３．小括
　以上検討したとおり、本願発明と引用発明１との相違点は、引用例２に記載された技術事項を勘案することにより当業者が容易になし得た範囲に含まれる。そして、本願発明の効果は、引用発明１及び引用例２に記載された技術事項に基づいて当業者が予期し得たものと認められる。
　したがって、本願発明は、引用発明１及び引用例２に記載された技術事項に基づいて当業者が容易に発明をすることができたものである。
　
第５．むすび
　以上のとおり、本願発明は、引用例１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
 　よって、結論のとおり審決する。