(57)【要約】オプションにより与えられた共通のノード信号の論理レベルに応じて、出力バッファから出力される信号波形の立ち上がり立ち下がり特性と、入力バッファにおける論理しきい値とを変更可能なコントローラを設け、機能選択回路の規模を縮小する。また、デプレッション型の第１トランジスタを含んで結合回路を構成することで、第２回路に入力される信号の電圧レベルを下げ、第２回路に含まれるトランジスタにおいて、ＧＩＤＬ特性を示すトランジスタに流れる不所望な電流を低減する。さらに、メモリセルアレイが形成されている部位の上層を使って形成された信号配線を介して上記出力バッファと出力ドライバとを結合させることで、出力回路のレイアウトの最適化を達成する。
2003065455.tif 000002
【特許請求の範囲】
【請求項１】
信号を取り込むための入力バッファと、
信号を出力するための出力バッファと、
オプションにより与えられた共通のノード信号の論理レベルに応じて、上記出力バッファから出力される信号波形の立ち上がり立ち下がり特性と、上記入力バッファにおける論理しきい値とを変更可能なコントローラと、を有して成る半導体集積回路。
【請求項２】
信号を取り込むための入力バッファと、
信号を出力するための出力バッファと、
半導体チップの一端に設けられた第１パッドと、上記第１パッドに導通され、上記半導体チップの他端に設けられた第２パッドと、
上記第１パッド又は第２パッドへのボンディングにより固定された論理レベルに応じて、上記出力バッファから出力される信号波形の立ち上がり立ち下がり特性と、上記入力バッファにおける論理しきい値とを変更可能なコントローラと、を有して成る半導体集積回路。
【請求項３】
信号を取り込むための入力バッファと、
信号を出力するための出力バッファと、
半導体チップの一端に設けられた第１パッドと、
上記第１パッドに導通され、上記半導体チップの他端に設けられた第２パッドと、
高電位側電源供給用の第３パッドと、
低電位側電源供給用の第４パッドと、
上記第１パッド又は第２パッドへのボンディングにより固定された論理レベルに応じて、上記出力バッファから出力される信号波形の立ち上がり立ち下がり特性と、上記入力バッファにおける論理しきい値とを変更可能なコントローラと、を有し、
上記第１パッド及び上記第２パッドの何れか一方が上記第３パッドの近傍に配置されるとき、他方が上記第４パッドの近傍に配置されて成る半導体集積回路。
【請求項４】
信号を取り込むための入力バッファと、
信号を出力するための出力バッファと、
半導体チップの一端に設けられた第１パッドと、
上記第１パッドに導通され、上記半導体チップの他端に設けられた第２パッドと、
高電位側電源供給用の第３パッドと、
低電位側電源供給用の第４パッドと、
上記第１パッド又は第２パッドへのボンディングにより固定された論理レベルに応じて、上記出力バッファから出力される信号波形の立ち上がり立ち下がり特性と、上記入力バッファにおける論理しきい値とを変更可能なコントローラと、
上記第１パッドを介して入力される静電気から内部回路を保護するための第１静電破壊保護素子と、
上記第２パッドを介して入力される静電気から内部回路を保護するための第２静電破壊保護素子と、を有し、上記第１パッド及び上記第２パッドの何れか一方が上記第３パッドの近傍に配置されるとき、他方が上記第４パッドの近傍に配置されて成る半導体集積回路。
【請求項５】
入力された電源電圧を所定レベルに降圧するための降圧回路と、
上記電源電圧が供給されることによって動作する第１論理回路と、
第１論理回路の後段に配置され、上記降圧回路からの出力電圧が供給されることによって動作する第２論理回路と、
上記第１論理回路と上記第２論理回路とを結合するための結合回路と、を有し、
上記結合回路は、デプレッション型の第１トランジスタを含んで成る半導体集積回路。
【請求項６】
入力された電源電圧を所定レベルに降圧するための降圧回路と、
上記電源電圧が供給されることによって動作する第１論理回路と、
第１論理回路の後段に配置され、上記降圧回路からの出力電圧が供給されることによって動作する第２論理回路と、
上記第１論理回路と上記第２論理回路とを結合するための結合回路と、を有し、
上記結合回路は、デプレッション型の第１トランジスタを含み、
上記第２論理回路は、上記第１トランジスタを介して入力された信号を取り込むための第２トランジスタを含み、
上記第２トランジスタは、チャネルをオンさせる電位と逆極性の電位がゲート・ソース間に印加されることでドレイン電流が増加する特性を有して成る半導体集積回路。
【請求項７】
入力された電源電圧を所定レベルに降圧するための降圧回路と、
上記電源電圧が供給されることによって動作する第１論理回路と、
第１論理回路の後段に配置され、上記降圧回路からの出力電圧が供給されることによって動作する第２論理回路と、
上記第１論理回路と上記第２論理回路とを結合するための結合回路と、
デプレッション型のトランジスタのゲート容量で形成されるキャパシタと、を有し、
上記結合回路は、上記キャパシタと同一プロセスで形成され、上記降圧回路からの出力電圧が供給されることで導通されるデプレッション型の第１トランジスタを含み、
上記第２論理回路は、上記第１トランジスタを介して入力された信号を取り込むための第２トランジスタを含み、
上記第２トランジスタは、チャネルをオンさせる電位と逆極性の電位がゲート・ソース間に印加されることでドレイン電流が増加する特性を有して成る半導体集積回路。
【請求項８】
入力された電源電圧を所定レベルに降圧するための降圧回路と、
上記電源電圧が供給されることによって動作する第１論理回路と、
第１論理回路の後段に配置され、上記降圧回路からの出力電圧が供給されることによって動作する第２論理回路と、
上記第１論理回路と上記第２論理回路とを結合するための結合回路と、を有し、
上記降圧回路は、デプレッション型のトランジスタのゲート容量で形成されるキャパシタを含み、
上記結合回路は、上記キャパシタと同一プロセスで形成され、上記降圧回路からの出力電圧が供給されることで導通されるデプレッション型の第１トランジスタを含み、
上記第２論理回路は、上記第１トランジスタを介して入力された信号を取り込むための第２トランジスタを含み、
上記第２トランジスタは、チャネルをオンさせる電位と逆極性の電位がゲート・ソース間に印加されることでドレイン電流が増加する特性を有して成る半導体集積回路。
【請求項９】
入力された電源電圧を所定レベルに降圧するための降圧回路と、
上記電源電圧が供給されることによって動作する第１論理回路と、
第１論理回路の後段に配置され、上記降圧回路からの出力電圧が供給されることによって動作する第２論理回路と、
上記第１論理回路と上記第２論理回路とを結合するための結合回路と、を有し、
上記結合回路は、上記降圧回路からの出力電圧が供給されることで導通されるエンハンスメント型の第１トランジスタと、上記第２論理回路の出力電圧を上記第２論理回路の入力側に帰還するための帰還用トランジスタと、を含み、
上記第２論理回路は、上記第１トランジスタを介して入力された信号を取り込むための第２トランジスタを含み、
上記第２トランジスタは、チャネルをオンさせる電位と逆極性の電位がゲート・ソース間に印加されることでドレイン電流が増加する特性を有して成る半導体集積回路。
【請求項１０】
信号を取り込むための入力バッファと、
信号を出力するための出力バッファと、
上記出力バッファから出力される信号波形の立ち上がり立ち下がり特性と、上記入力バッファにおける論理しきい値とを変更可能なコントローラと、
入力された電源電圧を所定レベルに降圧するための降圧回路と、を有する半導体集積回路であって、
上記入力バッファは、
上記電源電圧が供給されることによって動作する第１論理回路と、
第１論理回路の後段に配置され、上記降圧回路からの出力電圧が供給されることによって動作する第２論理回路と、
上記第１論理回路と上記第２論理回路とを結合するための結合回路と、を有し、
上記結合回路は、デプレッション型の第１トランジスタを含んで成る半導体集積回路。
【請求項１１】
信号を取り込むための入力バッファと、
信号を出力するための出力バッファと、
半導体チップの一端に設けられた第１パッドと、上記第１パッドに導通され、上記半導体チップの他端に設けられた第２パッドと、
上記第１パッド又は第２パッドへのボンディングにより固定された論理レベルに応じて、上記出力バッファから出力される信号波形の立ち上がり立ち下がり特性と、上記入力バッファにおける論理しきい値とを変更可能なコントローラと、
入力された電源電圧を所定レベルに降圧するための降圧回路と、を有する半導体集積回路であって、
上記入力バッファは、
上記電源電圧が供給されることによって動作する第１論理回路と、
第１論理回路の後段に配置され、上記降圧回路からの出力電圧が供給されることによって動作する第２論理回路と、
上記第１論理回路と上記第２論理回路とを結合するための結合回路と、を有し、
上記結合回路は、デプレッション型の第１トランジスタを含んで成る半導体集積回路。
【請求項１２】
信号を取り込むための入力バッファと、
信号を出力するための出力バッファと、
半導体チップの一端に設けられた第１パッドと、
上記第１パッドに導通され、上記半導体チップの他端に設けられた第２パッドと、
高電位側電源供給用の第３パッドと、
低電位側電源供給用の第４パッドと、
上記第１パッド又は第２パッドへのボンディングにより固定された論理レベルに応じて、上記出力バッファから出力される信号波形の立ち上がり立ち下がり特性と、上記入力バッファにおける論理しきい値とを変更可能なコントローラと、
入力された電源電圧を所定レベルに降圧するための降圧回路と、を有し、上記第１パッド及び上記第２パッドの何れか一方が上記気第３パッドの近傍に配置されるとき、他方が上記第４パッドの近傍に配置されて成る半導体集積回路であって、
上記入力バッファは、
上記電源電圧が供給されることによって動作する第１論理回路と、
第１論理回路の後段に配置され、上記降圧回路からの出力電圧が供給されることによって動作する第２論理回路と、
上記第１論理回路と上記第２論理回路とを結合するための結合回路と、を有し、
上記結合回路は、デプレッション型の第１トランジスタを含んで成る半導体集積回路。
【請求項１３】
複数のメモリセルがアレイ状に配列されて成るメモリセルアレイと、
上記メモリセルアレイから読み出されたデータを外部出力するための出力回路と、を含み、
上記出力回路は、
信号を出力するための出力バッファと、
上記メモリセルアレイを介して上記出力バッファに対向配置され、上記メモリセルアレイから読み出されたデータに基づいて上記出力バッファを駆動するための出力ドライバと、を含み、
上記メモリセルアレイが形成されている部位の上層を使って形成された信号配線を介して上記出力バッファと上記出力ドライバとが結合されて成る半導体集積回路。
【請求項１４】
複数のメモリセルがアレイ状に配列されて成るメモリセルアレイと、
上記メモリセルアレイへの書き込みデータを取り込むための入力回路と、
上記メモリセルアレイから読み出されたデータを外部出力するための出力回路と、を含み、
上記出力回路は、
信号を出力するための出力バッファと、
上記メモリセルアレイを介して上記出力バッファに対向配置され、上記メモリセルアレイから読み出されたデータに基づいて上記出力バッファを駆動するための出力ドライバと、
上記出力バッファから出力される信号波形の立ち上がり立ち下がり特性と、上記入力バッファにおける論理しきい値とを変更可能なコントローラと、を含み、
上記メモリセルアレイが形成されている部位の上層を使って形成された信号配線を介して上記出力バッファと上記出力ドライバとが結合されて成る半導体集積回路。
【請求項１５】
複数のメモリセルがアレイ状に配列されて成るメモリセルアレイと、
上記メモリセルアレイへの書き込みデータを取り込むための入力回路と、
上記メモリセルアレイから読み出されたデータを外部出力するための出力回路と、を含み、
上記出力回路は、
信号を出力するための出力バッファと、
上記メモリセルアレイを介して上記出力バッファに対向配置され、上記メモリセルアレイから読み出されたデータに基づいて上記出力バッファを駆動するための出力ドライバと、
半導体チップの一端に設けられた第１パッドと、上記第１パッドに導通され、上記半導体チップの他端に設けられた第２パッドと、
上記第１パッド又は第２パッドへのボンディングにより固定された論理レベルに応じて、上記出力バッファから出力される信号波形の立ち上がり立ち下がり特性と、上記入力バッファにおける論理しきい値とを変更可能なコントローラと、を含み、
上記メモリセルアレイが形成されている部位の上層を使って形成された信号配線を介して上記出力バッファと上記出力ドライバとが結合されて成る半導体集積回路。
【請求項１６】
外部にインタフェースされる入力バッファと、外部にインタフェースされる出力バッファと、
上記入力バッファの論理しきい値と上記出力バッファが出力する信号の遷移特性との変更に共通利用される単一ノードの信号線と、
設定状態に応じて上記信号配線の状態を決定する選択手段と、を半導体チップに備えて成る半導体集積回路。
【請求項１７】
上記選択手段は、ボンディングオプションで高電位又は低電位への接続が決定される半導体チップ上の電極である請求の範囲第１６項記載の半導体集積回路。
【発明の詳細な説明】
技術分野
本発明は、半導体集積回路、特に、入力バッファや出力バッファを含む半導体集積回路に関する。
背景技術
半導体集積回路においては、以下に掲げるような機能選択の手法が採用されている。
すなわち、半導体集積回路を実装する基板上で上記半導体集積回路の所定端子に供給される信号レベルをモードレジスタ等の設定情報に従って変更することで機能を決定する第１の手法、組立て後のテスト工程で電気ヒューズ等を使い機能を決定する第２の手法、組立て時にボンディングオプションにより機能を決定する第３の手法、ウェーハ状態でヒューズ等を使い機能を決定する第４の手法、ウェーハの配線マスクを変更することで機能を決定する第５の手法である。ここで、上記オプション機能選択により決定される機能としては、入力バッファにおける入力しきい値や、出力バッファにおける出力波形の立ち上がり立ち下がり（ｔｒ／ｔｆ）特性、動作電源電圧、パッケージ、容量、ビット幅、及びファンクション（真理値表，状態遷移図）などを挙げることができる。また、本明細書において、単独で「オプション」というときには、ボンディングオプションの他に、レーザヒューズによる機能選択、電気ヒューズによる機能選択、アンチヒューズによる機能選択、不揮発性メモリ素子による機能選択などの各種機能選択を意味する。
上記第１の手法は、半導体デバイスを使ってシステム製品を販売する場合（ボード製品等）は容易かつ簡便な技術である。しかしながら、標準化を必要とする半導体集積回路単体でのビジネスの場合、使用上特別な管理を必要とするために顧客に受け入れられない場合が多い。上記第２の手法は、半導体部品に電気ヒューズ等不揮発性メモリを作ることができるウェーハプロセスを採用する必要がある。また、この不揮発性メモリは、短時間でプログラム可能かつ高信頼度である必要がある。上記第３の手法は、比較的容易かつ簡便な手法として有効である。上記第４の手法は、ウェーハプロセス工場の在庫管理が、テスト完了後のウェーハ状態で在庫管理される現状では、ヒューズの状態で決定されている機能ごとにウェーハ在庫を持つ必要性が発生し、市場変化に追随でき難くなる。上記第５の手法は、非常に多機能かつ自由度が高い仕様変更が可能であるために幅広く採用されているが、上記第１の手法や上記第４の手法に比べると、オプションによる機能決定の工程が生産工程中の前のほうにあり、また、上記第４の手法と同様にウェーハ在庫を持つ必要性を生ずる。
本願発明者の検討によれば、半導体集積回路における仕様変更に迅速に対応するには、オプションによる機能選択が有効とされるが、オプションの種類が増えると、オプション毎にその機能選択回路が必要になるため、例えばボンディングオプションを採用する場合には、オプションが増える毎にボンディングのためのパッドが増えることによって半導体集積回路のチップサイズの縮小を阻害することが見いだされた。同様のことは、ボンディング以外のオプション、例えばヒューズ回路を採用する場合においてもいえる。
また、半導体集積回路において外部との間で信号のやり取りを可能とするインタフェース回路について本願発明者が検討したところ、回路の動作用電源電圧として互いに電圧レベルが異なる２種類の電圧が使われる場合においては、半導体集積回路の微細化に起因して、チャネルをオンさせる電位と逆極性の電位がゲート・ソース間に印加されることでドレイン電流が増加するＧＩＤＬ：Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）特性を示すトランジスタが存在し、そのようなトランジスタに流れる不所望な電流により、回路の消費電流の低減が阻害されることが見いだされた。
さらに、半導体集積回路の一例である半導体記憶装置におけるインタフェース回路について本願発明者が検討したところ、そのインタフェース回路に含まれる出力回路のレイアウトに改良の余地があることが見いだされた。上記出力回路は、半導体記憶装置におけるメモリセルアレイから読み出されたデータを外部出力する機能を有するが、その動作制御を行うために比較的多くの制御信号が使われている。そのような制御信号は、半導体記憶装置の内部動作のための各種タイミング信号を生成する制御回路において他のタイミング信号との関係で生成される。この制御回路は、半導体記憶装置の内部動作のための各種タイミング信号を生成するため、半導体チップの縁辺部に配置するよりは、半導体チップの中央部に近づけるように配置するのが望ましい。このため制御回路は、通常はメモリセルアレイからの読み出しデータを外部出力するための信号出力用パッドから離れた位置に形成される。その場合に、出力回路を外部出力端子の近傍に配置すると、その動作制御のための信号線をも外部端子の近傍にまで配線しなければならないから、配線が煩雑になる。また、そうかといって、出力回路を制御回路の近傍に配置すると、出力回路からの出力信号を上記信号出力用パッドにまで伝達するための信号配線を半導体チップの内部に引き回すことになる。出力回路からの出力信号を上記信号出力用パッドにまで伝達するための信号配線には、比較的大きな電流が流れるため、そのような信号配線を半導体チップの内部に引き回すことは、他の内部回路でのノイズ発生を招来するため、好ましくない。
本発明の目的は、機能選択回路の規模を縮小するための技術を提供することにある。
本発明の別の目的は、ＧＩＤＬ特性を示すトランジスタに流れる不所望な電流を低減するための技術を提供することにある。
本発明の別の目的は、メモリセルアレイから読み出されたデータを外部出力するための出力回路のレイアウトを最適化するための技術を提供することにある。
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。
発明の開示
本明細書において開示される発明の代表的なものの概要を説明すれば、以下の通りである。
信号を取り込むための入力バッファと、信号を出力するための出力バッファと、上記出力バッファから出力される信号波形の立ち上がり立ち下がり特性と、オプションにより与えられた共通のノード信号の論理レベルに応じて、上記入力バッファにおける論理しきい値とを変更可能なコントローラとを有して半導体集積回路を構成する。オプションにより与えられた共通のノード信号の論理レベルが決定されると、コントローラは、それに応じて上記出力バッファから出力される信号波形の立ち上がり立ち下がり特性と、上記入力バッファにおける論理しきい値とを変更する。このため、選択すべき機能毎に、機能選択回路を形成する必要がない。このことが、機能選択回路の規模を縮小する。
また、入力された電源電圧を所定レベルに降圧するための降圧回路と、上記電源電圧が供給されることによって動作する第１論理回路と、第１論理回路の後段に配置され、上記降圧回路からの出力電圧が供給されることによって動作する第２論理回路と、上記第１論理回路と上記第２論理回路とを結合するための結合回路とを有して半導体集積回路が構成されるとき、デプレッション型の第１トランジスタを含んで上記結合回路を構成する。上記デプレッション型の第１トランジスタは、上記第２回路に入力される信号の電圧レベルを下げ、上記第２回路に含まれるトランジスタにおいて、チャネルをオンさせる電位と逆極性の電位がゲート・ソース間に印加されるのを回避するように作用する。このことが、ＧＩＤＬ特性を示すトランジスタに流れる不所望な電流を低減する。
さらに、複数のメモリセルがアレイ状に配列されて成るメモリセルアレイと、上記メモリセルアレイから読み出されたデータを外部出力するための出力回路とを含んで半導体集積回路が構成されるとき、信号を出力するための出力バッファと、上記メモリセルアレイを介して上記出力バッファに対向配置され、上記メモリセルアレイから読み出されたデータに基づいて上記出力バッファを駆動するための出力ドライバとを含んで、上記出力回路を構成する。このとき、上記メモリセルアレイが形成されている部位の上層を使って形成された信号配線を介して上記出力バッファと上記出力ドライバとを結合する。このことが、信号配線の煩雑化を回避するとともに、他回路でのノイズ発生を抑えることで、出力回路のレイアウトの最適化を達成する。
発明を実施するための最良の形態
第１図は、本発明に係る半導体集積回路の一実施例である半導体記憶装置１０を示している。本実施例の半導体記憶装置１０は、特に制限されないが、公知の半導体集積回路製造技術によって単結晶シリコン基板のような１個の半導体基板９に半導体集積回路として形成される。
第１図に示される半導体記憶装置１０は、特に制限されないが、４個のメモリセルアレイ２８，２９，３０，３１を有する。メモリセルアレイ２８，２９，３０，３１は、複数のワード線と複数のデータ線対とが交差するように配置され、それらの交差箇所にはスタティック型の複数のメモリセルがアレイ状に設けられて成る。複数のワード線は、ローアドレスをデコードするためのローアドレスデコーダ（図示せず）の出力信号に基づいて選択レベルに駆動されるようになっている。１本のワード線が選択レベルに駆動されたとき、そのワード線に結合されている全てのメモリセルが選択され、データ線対を介して当該メモリセルへのデータ書き込みや当該メモリセルからのデータ読み出しが可能とされる。メモリセルアレイ２８，２９，３０，３１には、対応するメモリセルアレイにおける複数のデータ線対をコモン線対に選択的に結合させるためのデータ線選択回路３２，３３，３４，３５が結合されている。このデータ線選択回路３２，３３，３４，３５におけるデータ線選択動作は、カラムアドレス信号をデコードするカラムアドレスデコーダの出力信号に基づいて行われる。データ線選択回路３２，３３，３４，３５の近傍には、対応するコモン線対の信号レベルを増幅するためのセンスアンプ３６，３７，３８，３９が配置される。コモン線対は出力ドライバ４２に結合され、上記センスアンプ３６，３７，３８，３９で増幅された信号がコモン線を介して出力ドライバ４２に伝達されるようになっている。半導体チップ９の縁辺部には、メモリセルアレイ２８，２９，３０，３１からの読み出しデータを外部に出力するためのパッド１７が設けられる。パッド１７はボンディングワイヤによって外部端子（図示せず）に結合される。上記パッド１７には出力バッファ４３からの出力信号が伝達されるようになっている。出力バッファ４３とパッド１７との間には、外部端子を介して入力された静電気によって出力バッファ４３の構成素子が破壊されるのを防止するために静電破壊保護素子２７が配置される。出力バッファ４３は、上記出力ドライバ４２によって駆動される。すなわち、出力バッファ４３は、メモリセルアレイ２８，２９，３０，３１からの読み出しデータに基づいて出力ドライバ４２によって駆動される。これにより、メモリセルアレイ２８，２９，３０，３１からの読み出しデータの外部出力が可能とされる。出力ドライバ４２と、それによって駆動される出力バッファ４３とは、メモリセルアレイ３１を介して対向配置され、出力ドライバ４２からの出力信号は、メモリセルアレイ３１の形成部位の上層に形成された金属配線５２を介して出力バッファ４３に伝達される。出力ドライバ４２の構成素子が静電気によって破壊されるのを防止するため、出力ドライバ２６の後段には静電破壊保護素子２６が配置されている。尚、メモリセルアレイ３１の形成部位の上層に形成された金属配線５２には、所定の配線抵抗が存在するが、この配線抵抗も、出力ドライバ４２の構成素子が静電気によって破壊されるのを防止するのに役立っている。
また、半導体チップ９の縁辺部には、書き込みのための入力データを取り込むためのパッド１６が形成される。このパッド１６は、信号取り込みのための入力端子（図示せず）にボンディングされる。そしてこのパッド１６には、メモリセルアレイ３０の形成部位の上層に形成された金属配線５３を介して入力バッファ４０が結合され、外部から入力された書き込みデータが、金属配線５３を介して入力バッファ４０に伝達されるようになっている。そしてこの入力バッファ４０の構成素子が静電気によって破壊されるのを防止するため、パッド１６の近傍に静電破壊保護素子２３が配置され、入力バッファ４０の近傍に静電破壊保護素子２４が配置される。入力バッファ４０からの出力信号は、メモリセルアレイ３０，３１へのデータ書き込みのための書き込み回路（図示せず）に伝達される。
さらに、半導体チップ９の縁辺部には、書き込みのための入力データを取り込むためのパッド１５が形成される。このパッド１５は、信号取り込みのための入力端子（図示せず）にボンディングされる。そしてこのパッド１５は、メモリセルアレイ２９の形成部位の上層に形成された金属配線５４を介して入力バッファ４１が結合され、外部から入力されたの書き込みデータが、金属配線５４を介して入力バッファ４１に伝達されるようになっている。そしてこの入力バッファ４１の構成素子が静電気によって破壊されるのを防止するため、パッド１５の近傍に静電破壊保護素子２１が配置され、入力バッファ４１の近傍に静電破壊保護素子２２が配置される。入力バッファ４１からの出力信号は、メモリセルアレイ２８，２９へのデータ書き込みのための書き込み回路（図示せず）に伝達される。
上記入力バッファ４０，４１、及び上記出力ドライバ４２は、チップコントローラ４６から出力されるチップセレクト信号ＣＳＢによって選択的に活性化されるようになっている。本例では、特に制限されないが、チップコントローラ４６によってチップセレクト信号ＣＳＢがローレベルにアサートされている期間に、上記入力バッファ４０，４１、及び上記出力ドライバ４２が活性化されるようになっている。尚、このチップコントローラ４６は、この半導体記憶装置１０の全体的な動作を制御するための制御回路（図示せず）の機能の一部とされる。
上記入力バッファ４０，４１は、コントロール信号ＣＴＬによって、入力信号に対する論理しきい値の変更が可能とされ、上記出力ドライバ４２は、コントロール信号ＣＴＬによって、出力信号の波形立ち上がり立ち下がり（ｔｒ／ｔｆ）特性の変更が可能とされる。コントロール信号ＣＴＬは、インタフェースコントローラ４５によって形成される。
ここで、メモリセルアレイ３１を介して出力ドライバ４２と、出力バッファ４３とを対向配置した理由について説明する。
出力ドライバ４２と出力バッファ４３とは出力回路と総称され、通常は互いに隣接配置される。この出力回路（出力ドライバ４２及び出力バッファ４３）を、第１図における出力バッファ４３の形成位置に設けた場合には、出力ドライバ４２に結合される多くの信号線を、第１図における出力バッファ４３の形成位置にまで配線する必要があり、それは、メモリセルアレイ３１の形成部位の上層における配線が煩雑になるため好ましくない。また、上記出力回路（出力ドライバ４２及び出力バッファ４３）を、第１図における出力ドライバ４２の形成位置に設けた場合には、出力バッファ４３の出力信号を伝達するための信号線を、静電破壊保護素子２７の位置まで引き回すことになる。出力バッファ４３は駆動能力が高く、その出力信号を伝達するための信号線には比較的大きな電流が流れるため、そのような信号線を半導体チップ９内に引き回すのは、ノイズを生じやすいので好ましくない。そこで、本例では、第１図に示されるように、メモリセルアレイ３１を介して出力ドライバ４２と、出力バッファ４３とを対向配置する。このようにすれば、出力ドライバ４２は、インタフェースコントローラ４５やチップコントローラ４６の近傍に配置され、出力バッファ４３は、パッド１７の近傍に配置される。しかも、その場合、メモリセルアレイ３１の形成部位の上層における配線は、出力ドライバ４２の出力信号を出力バッファ４３に伝達するための信号線のみで足りるため、メモリセルアレイ３１の形成部位の上層における配線が煩雑になるのを回避することができる。また、出力ドライバ４２の駆動能力は出力バッファ４３よりも小さいため、ノイズが発生しにくい。
インタフェースコントローラ４５が設けられ、このインタフェースコントローラ４５は、上記入力バッファ４０，４１における論理しきい値の変更と、上記出力ドライバ４２における出力信号の波形立ち上がり立ち下がり（ｔｒ／ｔｆ）特性の変更とを、ボンディングオプションにより制御線５５に与えられた共通のノード信号の論理レベルに応じて調整する。すなわち、半導体チップ９の一端部にはボンディングオプション用のパッド１３が形成され、半導体チップ９の他端部にはボンディングオプション用のパッド１８が形成されており、このパッド１３又はパッド１８がボンディングオプションによって高電位側電源ＶＣＣ又はグランドＧＮＤ（低電位側電源ＶＳＳ）に結合されることで制御線５５の論理レベルが決定されると、その論理レベルに応じて、上記入力バッファ４０，４１における論理しきい値と、上記出力ドライバ４２における出力信号の波形立ち上がり立ち下がり（ｔｒ／ｔｆ）特性が決定される。尚、ボンディングオプション用のパッド１３の近傍に形成されたパッド１４は、外部から高電位側電源ＶＣＣを取り込むために使用され、ボンディングオプション用のパッド１８の近傍に形成されたパッド１９は、外部から低電位側電源（グランドＧＮＤ）を取り込むために使用される。
次に、上記入力バッファ４０，４１における論理しきい値の変更の必要性、及び上記出力バッファ４３からの出力信号の波形立ち上がり立ち下がり（ｔｒ／ｔｆ）特性の変更の必要性について説明する。
半導体集積回路におけるインタフェースの種類として、ＬＶ−ＣＭＯＳインタフェースと、ＬＶ−ＴＴＬインタフェースとを挙げることができる。ＬＶ−ＣＭＯＳインタフェースは、第３９図に示されるように、横軸を高電位側電源ＶＣＣ、縦軸を入力電圧Ｖｉｎとすると、ＶＣＣ／２が論理しきい値の中心とされ、０．２５×ＶＣＣ以下でローレベルが保証され、０．７５×ＶＣＣ以上でハイレベルが保証される。ＶＣＣ／２ラインと、０．２５×ＶＣＣラインとの差１３１は、ローレベル側のノイズマージンとされ、ＶＣＣ／２ラインと、０．７５×ＶＣＣラインとの差１３２は、ハイレベル側のノイズマージンとされる。第３９図から明らかなように、このローレベル側のノイズマージン１３１と、ハイレベル側のノイズマージン１３２とは、高電位側電源ＶＣＣのレベルが高くなるに従って拡大される。通常、出力バッファを高速に駆動すると、出力端子に大きな電流が流れ、出力信号に含まれるノイズ成分が多くなる。しかし、上記ＬＶ−ＣＭＯＳインタフェースを採用する回路に信号を供給する場合には、その信号にノイズが少々含まれていても、それが上記ノイズマージンの範囲内であれば回路動作に支障を来すことがないので、出力バッファを高速に駆動することができる。
それに対して、ＬＶ−ＴＴＬインタフェースは、第４０図に示されるように、高電位側電源ＶＣＣの変動にかかわらず、入力電圧Ｖｉｎが０．８Ｖ以下でローレベルが保証され、入力電圧Ｖｉｎが２．０Ｖ以上でハイレベルが保証されるため、高電位側電源ＶＣＣのレベルが低いほど、ローレベル側のノイズマージン１４１が小さくなり、高電位側電源ＶＣＣのレベルが高いほど、ハイレベル側のノイズマージン１４２が小さくなる。従って、このようなＬＶ−ＴＴＬインタフェースを採用する回路に信号を供給する場合には、出力バッファを低速に駆動することにより、出力信号に含まれるノイズを抑える必要がある。
入力バッファや出力バッファなどのインタフェースを含む半導体集積回路においては、それが適用されるユーザシステムで採用されるインタフェース仕様に合うように、ボンディングオプションにより、入力バッファ４０，４１における論理しきい値や、上記出力バッファ４３からの出力信号の波形立ち上がり立ち下がり（ｔｒ／ｔｆ）特性の調整を可能とするのが望ましい。入力バッファ４０，４１における論理しきい値や、上記出力バッファ４３からの出力信号の波形立ち上がり立ち下がり（ｔｒ／ｔｆ）特性を、それぞれ別個のボンディングオプションにより個別的に調整することもできるが、そうすると、オプション毎にその機能選択回路が必要になるため、ボンディングオプションのために多くのパッドを半導体チップの縁辺部に形成しなければならないから、半導体集積回路のチップサイズの縮小を阻害する。本例では、出力バッファ４３から出力される信号波形の立ち上がり立ち下がり特性と、入力バッファ４０，４１における論理しきい値とを、制御線５５における共通のノード信号の論理レベルに応じて調整可能とされる。つまり、ボンディングオプションにより制御線５５の論理レベルが決定されることで、出力バッファ４３から出力される信号波形の立ち上がり立ち下がり特性や、入力バッファ４０，４１における論理しきい値が決定される。このようにボンディングオプションによる機能選択回路の共通化を図り、それによって機能選択回路の規模の縮小を図ることができる。
次に、上記ボンディングオプションについて詳述する。
第２図には、第１図に示される半導体記憶装置１０における主要部が示される。
半導体チップ９の一端部には、データ入力用のパッド１６、及び高電位側電源ＶＣＣが供給されるパッド１９が形成され、そのパッド１９の近傍には、ボンディングオプション用のパッド１８が形成される。半導体チップ９の他端部には、データ入力用のパッド１５、及び低電位側電源（グランドＧＮＤ）が供給されるパッド１４が形成され、そのパッド１４の近傍にはボンディングオプション用のパッド１３が形成される。パッド１６と外部端子５７とはボンディングによるワイヤ６３で結合され、パッド１９と外部端子１１とはボンディングによるワイヤ６２で結合され、パッド１５と外部端子５８とはボンディングによるワイヤ６５で結合され、パッド１４と外部端子１２とはボンディングによるワイヤ６４で結合される。そして、ボンディングオプションにより、制御線５５の論理をハイレベルにしたい場合には、外部端子１１とパッド１８とをボンディングによるワイヤ６１で結合する。これにより、制御線５５の論理をハイレベルにすることができる。ボンディングオプション用のパッド１８が、高電位側電源ＶＣＣの供給用パッド１９の近傍に配置されるため、外部端子１１とパッド１８とのボンディングは容易に行うことができる。また、ボンディングオプションにより、制御線５５の論理をローレベルにしたい場合には、第３図に示されるように、外部端子１２とパッド１３とをボンディングによるワイヤ６６で結合する。これにより、制御線５５の論理をローレベルにすることができる。ボンディングオプション用のパッド１３が、低電位側電源（グランドＧＮＤ）供給用のパッド１４の近傍に配置されるため、外部端子１２とパッド１３とのボンディングは容易に行うことができる。
静電破壊保護素子２１，２３には、特に制限されないが、第４図に示されるような第１保護回路（ＥＳＤ１）が採用される。この第１保護回路（ＥＳＤ１）は、ｎｐｎ型バイポーラトランジスタ６７と、ｐｎｐ型バイポーラトランジスタ６８とが結合されて成るサイリタと、それの後段に配置された抵抗６９と、ｎチャネル型ＭＯＳトランジスタ７０によるキャパシタとの時定数回路とを含んで成る。また、静電破壊保護素子２０，２５は、特に制限されないが、第５図に示されるような第２保護回路（ＥＳＤ２）が採用される。この第２保護回路（ＥＳＤ２）は、抵抗７１と、ｎチャネル型ＭＯＳトランジスタ７２によるキャパシタとの時定数回路とを含んで成る。
また、入力バッファ４０，４１の入力端子の近傍に配置される静電破壊保護素子２４，２２は、第６図に示されるようにな静電破壊保護回路（ＥＳＤ３）が利用される。この静電破壊保護回路（ＥＳＤ３）は、高電位側電源ＶＣＣに結合されたｐチャネル型ＭＯＳトランジスタ７４と、グランドＧＮＤに結合されたｎチャンネル型ＭＯＳトランジスタ７５との直列回路と、信号入力のための抵抗７３とが結合されて成る。
入力バッファ４０，４１の詳細な構成について説明する。
ここで先ず、入力バッファ４０，４１に適用される回路の基本的な構成について説明する。
第１３図には入力バッファの基本構成が示される。
降圧回路８１は、入力された高電位側電源ＶＣＣに基づいて、それよりも低いレベルの内部電源ＶＤＤＩを生成する。特に制限されないが、高電位側電源ＶＣＣが３．３Ｖとされるとき、上記内部電源ＶＤＤは１．２Ｖとされる。高電位側電源ＶＣＣが供給されることで動作される第１論理回路１０１と、それの後段に配置され、内部電源ＶＤＤＩが供給されることで動作される第２論理回路１０２が設けられ、上記第１論理回路１０１と上記第２論理回路１０２とを結合するための結合回路としてのｎチャネル型ＭＯＳトランジスタ８５が設けられる。このｎチャネル型ＭＯＳトランジスタ８５はデプレッション型とされ、そのゲート電極に内部電源ＶＤＤＩが供給されることによってオンされる。上記第１回路１０１は、ｐチャネル型ＭＯＳトランジスタ８３とｎチャネル型ＭＯＳトランジスタ８４とが直列接続されて成るインバータとされ、上記第２論理回路１０２は、ｐチャネル型ＭＯＳトランジスタ８６とｎチャネル型ＭＯＳトランジスタ８７とが直列接続されて成るインバータとされる。ｐチャネル型ＭＯＳトランジスタ８３，８６は高電位側電源ＶＣＣに結合され、ｎチャネル型ＭＯＳトランジスタ８４，８７はグランドＧＮＤに結合される。上記ｎチャネル型ＭＯＳトランジスタ８５から上記第２論理回路１０２の入力端子に至る信号伝達経路をノード６とする。
入力信号は第１論理回路１０１で論理反転され、さらに後段の第２論理回路１０２で論理反転されてから、出力端子ＯＵＴを介して出力される。
上記降圧回路８１は、特に制限されないが、第３２図に示されるように、所定レベルの基準電圧Ｖｒｅｆを生成するための定電圧発生回路３０１と、上記基準電圧Ｖｒｅｆに基づいて内部電源ＶＤＤＩを生成するための負帰還増幅回路３０２とを含んで成る。上記負帰還増幅回路３０２は、特に制限されないが、第３３図に示されるように、ｎチャネル型ＭＯＳトランジスタ３１１，３１２とが定電流源３１３を介してグランドＧＮＤに結合されて成る差動結合回路と、この差動結合回路のカレントミラー型の負荷を形成するｐチャネル型ＭＯＳトランジスタ３１４，３１５と、上記差動結合回路からの出力信号に基づいて内部電源ＶＤＤＩを出力するためのｐチャネル型ＭＯＳトランジスタ３１７と、このｐチャネル型ＭＯＳトランジスタ３１７のゲート電極とドレイン電極とに結合された位相補償用のキャパシタ３１６とを含む。上記キャパシタ３１６は、ディプレション型のＭＯＳトランジスタによって形成され、その他のＭＯＳトランジスタはエンハンスメント型とされる。尚、上記位相補償用のキャパシタ３１６は、第３４図に示されるように、ｐチャネル型ＭＯＳトランジスタ３１７のドレイン電極とグランドＧＮＤとの間に、抵抗３１８を介して結合されることもある。
ここで、上記位相補償用のキャパシタ３１６がデプレッション型のＭＯＳトランジスタのゲート容量によって形成されるとき、第１３図におけるｎチャネル型ＭＯＳトランジスタ８５は上記キャパシタ３１６と同一のプロセスによって形成される。
次に、上記第１論理回路１０１と上記第２論理回路１０２との間にデプレッション型のＭＯＳトランジスタ８５を設けた理由について説明する。
第１４図に示されるように、第１論理回路１０１と第２論理回路１０２とが直接結合される場合には、ｐチャネル型ＭＯＳトランジスタ８６にＧＩＤＬ：Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）特性に起因して不所望な電流が流れるおそれがある。例えば第１５図に示されるように、ｐチャネル型ＭＯＳトランジスタはゲート・ソース間電圧ＶＧＳが高くなるに従い、ドレイン（Ｄｒａｉｎ）からソース（Ｓｏｕｒｃｅ）に向かうサブスレッショルド電流（Ｓｕｂｔｈｒｅｓｈｏｌｄ  ｃｕｒｒｅｎｔ）が増加する特性を示す。そして、ゲート・ソース間電圧ＶＧＳが低くなるに従い、ドレイン（Ｄｒａｉｎ）からソース（Ｓｏｕｒｃｅ）に向かうドレイン電流は減少するのが一般的であるが、半導体集積回路の微細化が進むにつれて、チャネルをオンさせる電位と逆極性の電位がゲート・ソース間に印加されることでドレイン電流が増加するＧＩＤＬ特性を示すトランジスタが存在するようになっている。ｐチャネル型ＭＯＳトランジスタ８６が、上記ＧＩＤＬ特性を示すトランジスタである場合には、第１４図に示される構成では、ｐチャネル型ＭＯＳトランジスタ８３が高電位側電源ＶＣＣに結合され、ｐチャネル型ＭＯＳトランジスタ８６が内部電源ＶＤＤＩに結合されている関係で、ノード７のハイレベルの電位は高電位側電源ＶＣＣに等しくなるため、ｐチャネル型ＭＯＳトランジスタ８６のゲート・ソース間には、チャネルをオンさせる電位と逆極性の電位が印加されることによって、ＧＩＤＬ特性に起因する不所望な電流が流れる。
そこで、第１３図に示される構成では、上記第１論理回路１０１と上記第２論理回路１０２との間にデプレッション型のＭＯＳトランジスタ８５を設け、ノード６のハイレベルの電位を低下させている。すなわち、デプレッション型のＭＯＳトランジスタ８５のしきい値をＶｔｈとするとき、ノード６のハイレベル電位は、ＶＤＤＩ−Ｖｔｈにまで低下される。それにより、ｐチャネル型ＭＯＳトランジスタ８６のゲート・ソース間に、チャネルをオンさせる電位と逆極性の電位が印加されるのが回避され、ＧＩＤＬ特性に起因する不所望な電流が抑えられる。また、そのようにノード６のハイレベルの電位が低下された場合には、ノード７のハイレベルの電位（ＶＣＣ）よりも低いため、第１７図に示されるように、入力信号に応じてノード６のレベルがローレベルに低下するまでの時間が短くなるので、その分、信号伝達速度の高速化を図ることができる。
第１８には、図１に示される入力バッファ４０，４１の構成例が示される。この構成は、基本的には、第１６図に示される回路に、コントロール信号ＣＴＬによって入力信号に対する論理しきい値を変更する機能、及びチップセレクト信号ＣＳＢによって回路を活性化させるための機能が付加されている。
高電位側電源ＶＣＣが供給されることで動作する第１論理回路１０１は、ｐチャネル型ＭＯＳトランジスタ８３と、ｎチャネル型ＭＯＳトランジスタ８４とが直列接続されて成るインバータに、ｎチャネル型ＭＯＳトランジスタ１００が直列接続され、さらに、第１図に示されるインタフェースコントローラ４５から伝達されたコントロール信号ＣＴＬによって動作制御されるｐチャネル型ＭＯＳトランジスタ９８が設けられ、このｐチャネル型ＭＯＳトランジスタ９８に直列接続されたｐチャネル型ＭＯＳトランジスタ９９が設けられて成る。上記インタフェースコントローラ４５によって上記コントロール信号ＣＴＬがローレベルにされてｐチャネル型ＭＯＳトランジスタ９８がオンされた場合には、ｐチャネル型ＭＯＳトランジスタ９９がｐチャネル型ＭＯＳトランジスタ８３に並列接続される。
ｎチャネル型ＭＯＳトランジスタ１００のゲート電極にはチップセレクト信号ＣＳＢがインバータ９６を介して伝達される。第１図に示されるチップコントローラ４６によってチップセレクト信号ＣＳＢがローレベルにアサートされた場合には、インバータ９６の出力論理がハイレベルとされて、ｎチャネル型ＭＯＳトランジスタ１００がオンされるため、第１論理回路１００は活性状態とされる。それに対して、上記チップコントローラ４６によってチップセレクト信号ＣＳＢがハイレベルにネゲートされた場合には、インバータ９６の出力論理がローレベルとされて、ｎチャネル型ＭＯＳトランジスタ１００がオフされるため、第１論理回路１００は非活性状態とされる。
上記第１論理回路１０１の後段には、高電位側電源ＶＣＣが供給されることで動作する第２論理回路１０２が配置される。特に制限されないが、この第２論理回路１０２は、２入力ナンド回路９７とされる。このナンド回路９７の一方の入力端子には、上記第１論理回路１０１の出力信号がデプレッション型のＭＯＳトランジスタ８５を介して伝達される。このデプレッション型のＭＯＳトランジスタ８５は、第１３図に示される構成の場合と同様、第２論理回路１０２を構成するＭＯＳトランジスタに、ＧＩＤＬ特性に起因する不所望な電流が流れるのを抑えるために設けられる。そして、上記ナンド回路９７の他方の入力端子には、チップセレクト信号ＣＳＢがインバータ９６を介して伝達される。チップセレクト信号ＣＳＢがローレベルにアサートされた場合に、ナンド回路９７が活性化され、出力端子ＯＵＴからの信号出力が可能とされる。
高電位側電源ＶＣＣが供給されることで動作される回路の構成素子やその周辺回路の構成素子には、高耐圧のＭＯＳトランジスタが採用される。第１８に示される構成例では、ＭＯＳトランジスタ８３，８４，８５，９８，９９，１００、及びナンド回路９７の構成トランジスタは、高耐圧型とされる。尚、インバータ９６の構成トランジスタは、高耐圧型でなくてもよい。
上記チップコントローラ４６によってチップセレクト信号ＣＳＢがローレベルにアサートされて、上記第１論理回路１０１が活性化された状態において、上記コントロール信号ＣＴＬがハイレベルの場合には、ｐチャネル型ＭＯＳトランジスタ９９が回路動作から排除されるため、第１論理回路１０１の論理しきい値は、ｐチャネル型ＭＯＳトランジスタ８３とｎチャネル型ＭＯＳトランジスタ８４とのゲートサイズ比で決定される値とされる。
それに対して、上記コントロール信号ＣＴＬがローレベルの場合には、ｐチャネル型ＭＯＳトランジスタ９８がオンされるため、ｐチャネル型ＭＯＳトランジスタ９９がｐチャネル型ＭＯＳトランジスタ８３に並列接続され、それによって第１論理回路１０１の論理しきい値が上昇される。このようにコントロール信号ＣＴＬの論理レベルに応じてｐチャネル型ＭＯＳトランジスタ９８を動作制御することで入力信号に対する論理しきい値を容易に切り換えることができる。
第１９図には、上記入力バッファ４０のさらに詳細な構成例が示される。尚、第１９図においては、ＭＯＳトランジスタのゲートサイズ比が示されている。例えばｐチャネル型ＭＯＳトランジスタ９８の近傍において「３０／０．６」と示されるのは、そのＭＯＳトランジスタ９８のゲート幅（Ｗ）とゲート長（Ｌ）との比（Ｗ／Ｌ）が、３０／０．６であることを示している。このゲートサイズ比が大きいほど、駆動能力が大きくなる。
高電位側電源ＶＣＣが供給されることで動作される第１論理回路１０１と、それの後段に配置され、内部電源ＶＤＤＩが供給されることで動作される第２論理回路１０２が設けられ、上記第１論理回路１０１と上記第２論理回路１０２とを結合するための結合回路としてのｎチャネル型ＭＯＳトランジスタ８５が設けられるのは、第１８図などに示されるのと同様である。
上記第２論理回路１０２は、２入力ナンド回路９７と、この２入力ナンド回路９７の出力信号を反転するためのインバータ１１０、このインバータ１１０の出力信号を反転することで非反転出力ＯＵＴＴを得るためのインバータ１１１、上記インバータ１１０の出力信号を反転するインバータ１１２、このインバータ１１２の出力信号を反転することで反転出力ＯＵＴＢを得るためのインバータ１１３を含んで成る。上記インバータ１１０〜１１３は、それぞれ内部電源ＶＤＤＩに結合されたｐチャネル型ＭＯＳトランジスタと、グランドＧＮＤに結合されたｎチャネル型ＭＯＳトランジスタとが直列接続されて成る。
メモリセルアレイ３０の形成部位の上層に形成された金属配線５３は比較的長くなるため、配線抵抗１１５が比較的大きくなる。この配線抵抗１１５は、静電破壊保護素子２４に含まれる抵抗７３に直列接続されるため、上記抵抗７３と同様に静電破壊保護機能を発揮する。このため、静電破壊保護素子２４としては、配線抵抗１１５の値を考慮してその分、小さなものを採用することができる。
尚、入力バッファ４１においても、第１９図と同一の構成を採用することができる。
次に、出力ドライバ４２及び出力バッファ４３の詳細な構成について説明する。
第２４図には出力ドライバ４２及び出力バッファ４３の構成例が示される。
出力ドライバ４２は、特に制限されないが、出力ドライバ２０１，２０２，２０３と、上記出力ドライバ回路２０１，２０２の出力端子に結合されたダンパー用の抵抗２１１，２１２と、出力バッファ４３から出力される信号波形の立ち上がり立ち下がり特性を切り換えるための切り換え制御回路２０４とを含む。出力ドライバ２０１，２０２，２０３、及び切り換え制御回路２０４は、チップコントローラ４６から伝達されたドライバ活性化信号ＤＯＣによって活性化される。そして、出力ドライバ２０１，２０２，２０３は、ドライバ活性化信号ＤＯＣによって活性化された状態で入力されたデータＤＡＴＡに基づいて出力バッファ４３を駆動する。
上記出力バッファ４３は、特に制限されないが、ｐチャネル型ＭＯＳトランジスタ２３１と、ｎチャネル型ＭＯＳトランジスタ２３２とが直列接続されてなる第１出力ドライバと、ｐチャネル型ＭＯＳトランジスタ２３３と、ｎチャネル型ＭＯＳトランジスタ２３４とが直列接続されてなる第２出力ドライバとを含む。上記ｐチャネル型ＭＯＳトランジスタ２３１，２３３のソース電極は高電位側電源ＶＣＣに結合され、上記ｎチャネル型ＭＯＳトランジスタ２３２，２３４のソース電極はグランドＧＮＤに結合される。
上記出力ドライバ４２と上記出力バッファ４３との間には、静電破壊保護素子２６が配置される。この静電破壊保護素子２６は、特に制限されないが、抵抗２２１，２２２，２２３，２２４を含んで成る。尚、上記出力ドライバ４２と上記出力バッファ４３とは、第１図から明らかなようにメモりセルアレイ３１上の金属配線５２によって結合されており、この金属配線５２における配線抵抗を上記抵抗２２１，２２２，２２３，２２４として利用することができる。また、信号出力のためのパッド１７の近傍に配置された静電破壊保護素子２７は、出力バッファ４３の出力信号線と高電位側電源ＶＣＣとに結合されたダイオード２７１と、出力バッファ４３の出力信号線とグランドＧＮＤに結合されたダイオード２７２とを含んで成る。
上記出力ドライバ回路２０１，２０２，２０３は、基本的にはそれぞれ第２５図に示されるように構成される。
すなわち、上記出力ドライバ回路２０１，２０２，２０３は、基本的には、ゲート回路２４１，２４２，２４３，２４４と、ｐチャネル型ＭＯＳトランジスタ２４５，２４７と、ｎチャネル型ＭＯＳトランジスタ２４６，２４８とを含んで成る。ゲート回路２４１で入力データＤＡＴＡと、ドライバ活性化信号ＤＯＣとの論理がとられ、その論理出力に従ってｐチャネル型ＭＯＳトランジスタ２４５が駆動される。ゲート回路２４２で入力データＤＡＴＡと、ドライバ活性化信号ＤＯＣとの論理がとられ、その論理出力に従ってｎチャネル型ＭＯＳトランジスタ２４６が駆動される。ゲート回路２４３で入力データＤＡＴＡと、ドライバ活性化信号ＤＯＣとの論理がとられ、その論理出力に従ってｐチャネル型ＭＯＳトランジスタ２４７が駆動される。ゲート回路２４４で入力データＤＡＴＡと、ドライバ活性化信号ＤＯＣとの論理がとられ、その論理出力に従ってｎチャネル型ＭＯＳトランジスタ２４８が駆動される。上記ｐチャネル型ＭＯＳトランジスタ２４５，２４７のソース電極は高電位側電源ＶＣＣに結合され、上記ｎチャネル型ＭＯＳトランジスタ２４６，２４８のソース電極はグランドＧＮＤに結合される。そして、この出力ドライバ回路はＭＯＳトランジスタのオープンドレイン形式で出力バッファ４３を駆動するための第１出力端子２９１と第２出力端子２９２とを有する。すなわち、上記ｐチャネル型ＭＯＳトランジスタ２４５と上記ｎチャネル型ＭＯＳトランジスタ２４６のドレイン電極とが抵抗２４９を介して結合され、上記ｐチャネル型ＭＯＳトランジスタ２４５ドレイン電極と上記抵抗２４９との接続ノードからこの出力ドライバ回路の第１出力端子２９１が引き出される。また、上記ｐチャネル型ＭＯＳトランジスタ２４７のドレイン電極と上記ｎチャネル型ＭＯＳトランジスタ２４８のドレイン電極とが抵抗２５０を介して結合され、上記ｎチャネル型ＭＯＳトランジスタ２４８のドレイン電極と上記抵抗２５０との接続ノードからこの出力ドライバ回路の第２出力端子２９２が引き出される。
上記ｐチャネル型ＭＯＳトランジスタ２４５は、出力バッファ４３におけるｐチャネル型ＭＯＳトランジスタ２３１又は２３３のゲート電極をハイレベルに駆動することによって当該ｐチャネル型ＭＯＳトランジスタをリセットする機能を有し、そのような意味でこのｐチャネル型ＭＯＳトランジスタ２４５を「ｐＭＯＳリセット側回路２８１」と称する。
上記ｎチャネル型ＭＯＳトランジスタ２４６及び抵抗２４９は、出力バッファ４３におけるｐチャネル型ＭＯＳトランジスタ２３１又は２３３のゲート電極をローレベルに駆動することによって当該ｎチャネル型ＭＯＳトランジスタをセットする機能を有し、そのような意味でこのｎチャネル型ＭＯＳトランジスタ２４６及び抵抗２４９を「ｐＭＯＳセット側回路２８２」と称する。
上記ｎチャネル型ＭＯＳトランジスタ２４７及び抵抗２５０は、出力バッファ４３におけるｎチャネル型ＭＯＳトランジスタ２３２又は２３４のゲート電極をハイレベルに駆動することによって当該ｎチャネル型ＭＯＳトランジスタをセットする機能を有し、そのような意味でこのｎチャネル型ＭＯＳトランジスタ２４７及び抵抗２５０を「ｎＭＯＳセット側回路２８３」と称する。
上記ｐチャネル型ＭＯＳトランジスタ２４８は、出力バッファ４３におけるｎチャネル型ＭＯＳトランジスタ２３２又は２３４のゲート電極をローレベルに駆動することによって当該ｎチャネル型ＭＯＳトランジスタをリセットする機能を有し、そのような意味でこのｎチャネル型ＭＯＳトランジスタ２４８を「ｎＭＯＳリセット側回路２８４」と称する。
上記抵抗２４９，２５０は、出力ドライバ４３の駆動を遅延させる働きを有する。従ってそのような抵抗が介在される回路と、それが介在されない回路とを、ドライバ活性化信号ＤＯＣに基づいて使い分けることによって、出力ドライバ４２の駆動能力を切り換えることができる。また、ドライバ活性化信号ＤＯＣに基づいて、出力バッファ４３において出力動作に関与するＭＯＳトランジスタの数を変更することで出力バッファ駆動サイズを変更することができる。例えば、ＬＶ−ＣＭＯＳインタフェースやＬＶ−ＴＴＬインタフェースに対応させるためには、第２６図に示されるように、ドライバ活性化信号ＤＯＣに基づいて、出力ドライバ回路２０１，２０２，２０３におけるｐＭＯＳリセット側回路２８１、ｐＭＯＳセット側回路２８２、ｎＭＯＳセット側回路２８３、及びｎＭＯＳリセット側回路２８４を使い分けるようにするとよい。すなわち、ＬＶ−ＣＭＯＳインタフェースに対応させるためには、出力ドライバ回路２０１におけるｐＭＯＳセット側回路２８２及びｎＭＯＳセット側回路２８３と、出力ドライバ回路２０２，２０３における全てのセット側回路及びリセット側回路が使用されることで、出力バッファ４３を高速に駆動する。ＬＶ−ＣＭＯＳインタフェースにおいては、第３９図から明らかなように、ローレベル側のノイズマージン１３１と、ハイレベル側のノイズマージン１３２とが大きいため、出力バッファ４３を高速に駆動することで、出力バッファ４３からの出力信号の波形立ち上がり立ち下がり特性であるｔｒ／ｔｆ値を小さくして、信号伝達時間の短縮を図ることができる。
それに対して、ＬＶ−ＴＴＬインタフェースに対応させるには、出力ドライバ回路２０１におけるｐＭＯＳセット側回路２８２及びｎＭＯＳセット側回路２８３と、出力ドライバ回路２０２におけるｐＭＯＳリセット側回路２８１及びｎＭＯＳリセット側回路２８４とが使用され、その他の回路は出力バッファ４３の駆動に関与されない。このように出力バッファ４３の駆動能力を下げることで、出力バッファ４３からの出力電流を低減することによって、出力波形に含まれるノイズの低減を図る。これは、ＬＶ−ＴＴＬインタフェースにおいては、第４０図に示されるように、高電位側電源ＶＣＣのレベルが低いほどローレベル側のノイズマージン１４１が小さくなり、高電位側電源ＶＣＣのレベルが高いほどハイレベル側のノイズマージン１４２が小さくなることから、出力バッファ４３を低速で駆動することにより、出力信号に含まれるノイズを抑える必要があるためである。
第２７図乃至第２９図には、出力ドライバ４２及び出力バッファ４３のさらに詳細な構成例が示される。
尚、第２７図乃至第２９図に示されるＭＯＳトランジスタの近傍には、対応するＭＯＳトランジスタのゲートサイズ比（Ｗ／Ｌ）が示される。
第２７図に示されるように、切り換え制御回路２０４は、第１ＤＯＣドライバ２６２、第２ＤＯＣドライバ２６１、及びデータドライバ２６３を含んで成る。第１ＤＯＣドライバ２６２、第２ＤＯＣドライバ２６１、及びデータドライバ２６３からの出力信号ＤＯＣ＿Ｂ＿Ｃ，ＤＯＣ＿Ｔ＿Ｃ，ＤＯＣ＿Ｂ，ＤＯＣ＿Ｔ，ＤＡＴＡ＿Ｂ，ＤＡＴＡ＿Ｔは、第２８図に示される出力ドライバ回路２０１，２０２−１，２０２−２，２０３−１，２０３−２に伝達される。ここで、第２８図における出力ドライバ回路２０２−１，２０２−２は、第２４図における出力ドライバ回路２０２に対応し、第２８図における出力ドライバ回路２０３−１，２０３−２は、第２４図における出力ドライバ回路２０３に対応する。この出力ドライバ回路２０１，２０２−１，２０２−２，２０３−１，２０３−２の出力信号は、静電破壊保護素子２６を介して、第２９図に示される出力バッファ４３に伝達される。この出力バッファ４３の前段及び後段には、それぞれ静電破壊保護素子２７−１及び２７−２が配置される。この静電破壊保護素子２７−１及び２７−２は、第２４図にける静電破壊保護素子２７に対応する。出力バッファ４３に含まれるＭＯＳトランジスタには、外部負荷を駆動する必要があることから、ゲートサイズ比（Ｗ／Ｌ）が１００／０．６、あるいは２００／０．６などのように、他のＭＯＳトランジスタに比べて、ゲートサイズ比の大きなものが採用される。
第３０図には、第２７図乃至第２９図における出力ドライバ４２及び出力バッファ４３の主要部の真理値表が示される。第３０図において、「Ｌ」はローレベル、「Ｈ」はハイレベル、「ＨＺ」は高インピーダンス状態、Ｘは論理不定をそれぞれ示している。
第３１図には、第２７図乃至第２９図における出力ドライバ４２及び出力バッファ４３が２系統配置される場合のレイアウト例が示される。
制御回路２９９は、インタフェースコントローラ４５やチップコントローラ４６を含み、各種制御信号を出力する。出力ドライバ４２−１，４２−２は、それぞれ第１図に示される出力ドライバ４２に相当する。半導体チップのい縁辺部に出力パッド１７−１，１７−２が所定の間隔で形成され、この出力パッド１７−１，１７−２間に出力バッファ４３−１，４３−２が配置される。出力バッファ４３−１，４３−２は、それぞれ第１図に示される出力バッファ４３に相当する。出力バッファ４３−１，４３−２の形成エリアに静電破壊保護素子２７−１，２７−２が形成される。出力ドライバ４２−１，４２−２と、出力バッファ４３−１，４３−２とが分離して配置されるため、出力バッファ４３−１，４３−２の形成エリアは比較的小さく、出力パッド１７−１，１７−２間に収まる程度とされる。
また、本例における抵抗やキャパシタ、ダイオードは、次のように構成することができる。
例えば図３５に示されるように、シリコン（Ｓｉ）などの半導体基板上に形成されたポリシリコン層を利用することにより、端子４０１，４０２間に抵抗４０３を得ることができる。
第３６図に示されるように、半導体基板（Ｐ型）に形成されたＮ型ウェル（ＷＥＬＬ）と、それに積層された半導体領域（Ｐ＋，Ｎ＋）を利用することで、端子４１１，４１２間に抵抗４１４を得ることができ、さらにそれに結合されたダイオード４１５を得ることができる。
第３７図に示されるように、半導体基板（Ｐ型）に形成されたＰ型ウェル（ＷＥＬＬ）と、それに積層された半導体領域（Ｎ＋，Ｎ−）と、導電体を利用することで、端子４２１，４２２間に、キャパシタ４２３を得ることができる。
第３８図に示されるように、半導体基板（Ｎ型）に形成されたＰ型ウェル（ＷＥＬＬ）と、それに積層された半導体領域（Ｎ＋，Ｎ＋）と、導電体を利用することにより、端子４３１，４３２間にキャパシタ４３３を得ることができ、さらにそのキャパシタ４３３に結合されたダイオード４３５を得ることができる。
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
例えば、ボンディングオプションについては以下に示されるように様々な態様が考えられる。
第７図乃至第１２図には、ボンディングオプションについての別の構成例が示される。
第７図に示されるように、静電破壊保護素子２０，２１，２３，２５の全てに、第４図に示される第１保護回路ＥＳＤ１を採用してもよい。
第８図に示されるように、２本の制御線５５−１，５５−２の論理の組み合わせにより、上記入力バッファ４０，４１における論理しきい値と、上記出力ドライバ４２における出力信号の波形立ち上がり立ち下がり（ｔｒ／ｔｆ）特性とを４段階に調整可能に構成することができる。この場合、半導体チップ９の一端部には、ボンディングオプション用のパッド１８−１，１８−２が形成され、他端部には、ボンディングオプション用のパッド１３−１，１３−２が形成される。静電破壊保護素子２５−１はパッド１８−１の近傍に配置され、静電破壊保護素子２０−１はパッド１３−１の近傍に配置され、静電破壊保護素子２５−２はパッド１８−２の近傍に配置され、静電破壊保護素子２０−２はパッド１３−２の近傍に配置される。ボンディングオプション用のパッド１８−１と１３−１とは、制御線５５−１を介して結合され、ボンディングオプション用のパッド１８−２と１３−２とは、制御線５５−２を介して結合される。ボンディングオプションにより、制御線５５−１，５５−２の双方をハイレベル又はローレベルにすることができ、また、制御線５５−１，５５−２の何れか一方をハイレベル又はローレベルにすることができるので、合計４種類の論理の組み合わせを得ることができる。
そして、第８図において、制御線５５−１，５５−２をそれらの途中でクロスさせるようにしてもよい。この場合の構成が第９図に示される。
さらに、上記入力バッファ４０，４１における論理しきい値と、上記出力ドライバ４２における出力信号の波形立ち上がり立ち下がり（ｔｒ／ｔｆ）特性とを多段階に調整可能に構成することができる。例えば第１０図に示される構成では、１６段階の調整を可能としている。この場合、半導体チップ９の一端部には、ボンディングオプション用のパッド１８−１〜１８−４が形成され、他端部には、ボンディングオプション用のパッド１３−１〜１３−４が形成される。静電破壊保護素子２５−１〜２５−４は、それぞれ対応するパッド１８−１〜１８−４の近傍に配置され、静電破壊保護素子２０−１〜２０−４は、それぞれ対応するパッド１３−１〜１３−４の近傍に配置される。ボンディングオプション用のパッド１８−１と１３−１とは、制御線５５−１を介して結合され、ボンディングオプション用のパッド１８−２と１３−２とは、制御線５５−２を介して結合される。また、ボンディングオプション用のパッド１８−３と１３−３とは、制御線５５−３を介して結合され、ボンディングオプション用のパッド１８−４と１３−４とは、制御線５５−４を介して結合される。このボンディングオプションによるワイヤ６１−１，６１−２，１３−１，１３−２により、どのパッドを結合するかによって、制御線５５−１〜５５−４における論理の組み合わせは１６通りとなる。
第１１図に示されるように、２個のグランドＧＮＤ用の外部端子１２−１，１２−２を互いに隣接配置可能であれば、半導体チップ９においては、、２個のグランドＧＮＤ用の外部端子１２−１，１２−２に対応して、グランドＧＮＤ用のパッド１４−１，１４−２を形成し、それの近傍にボンディングオプション用のパッド１３−１，１３−２を形成するようにしてもよい。制御線５５−１をローレベルにするには、ボンディングオプションによって外部端子１２−１とパッド１３−１を結合すればよいし、制御線５５−２をローレベルにするには、ボンディングオプションによって外部端子１２−２とパッド１３−２を結合すればよい。
第１２図に示されるように、半導体チップ９の４つの縁辺部に対応して、高電位側電源ＶＣＣを供給するための外部端子１１−１，１１−２、及び低電位側電源（グランドＧＮＤ）を供給するための外部端子１２−１，１２−２を配置可能であれば、それに対応してボンディングオプションを形成することができる。第１０図に示される構成の場合と同様に、上記入力バッファ４０，４１における論理しきい値と、上記出力ドライバ４２における出力信号の波形立ち上がり立ち下がり（ｔｒ／ｔｆ）特性とを１６段階に調整することができる。
上記の実施例では、ＧＩＤＬ特性を示すトランジスタに流れる不所望な電流をデプレッション型のＭＯＳトランジスタを挿入することで回避したが、このデプレッション型のＭＯＳトランジスタに代えてエンハンスメント型のＭＯＳトランジスタを使用することもできる。例えば第１６図に示されるように、第１論理回路１０１と第２論理回路１０２との間に、エンハンスメント型のＭＯＳトランジスタ９５を設ける。そしてその場合には、フィードバック用のｐチャネル型ＭＯＳトランジスタ９４を設ける。ｐチャネル型ＭＯＳトランジスタ９４は、第２論理回路１０２の出力信号がローレベルとなることでオンされて、ノード８のハイレベルの電位を内部電源ＶＤＤＩにまで低下させる。このような構成を採用しても、ｐチャネル型ＭＯＳトランジスタ８６のゲート・ソース間に、チャネルをオンさせる電位と逆極性の電位が印加されるのが回避され、ＧＩＤＬ特性に起因する不所望な電流が抑えられる。
入力バッファ４０，４１における論理しきい値の切り換え方式としては種々の方式が考えられる。例えば第２０図に示されるように、ｐチャネル型ＭＯＳトランジスタ９８のゲート電極にコントロール信号ＣＴＬを供給してもよいし、第２１図に示されるように、ｐチャネル型ＭＯＳトランジスタ９８のゲート電極に入力信号ＩＮを供給し、ｐチャネル型ＭＯＳトランジスタ９９のゲート電極にコントロール信号ＣＴＬを供給してもよい。また、上記の例では、入力バッファ４０，４１における論理しきい値の切り換えを、ｐチャネル型ＭＯＳトランジスタによって行ったが、この切り換えをｎチャネル型ＭＯＳトランジスタで行うこともできる。例えば第２２図に示されるように、ｐチャネル型ＭＯＳトランジスタ９８と、ｎチャネル型ＭＯＳトランジスタ１２４とを直列接続することでインバータを構成し、上記ｎチャネル型ＭＯＳトランジスタ１２３に直列接続されたｎチャネル型ＭＯＳトランジスタ８４がコントロール信号ＣＴＬＢ（ＣＴＬの反転信号）によってオンされた場合に、ｎチャネル型ＭＯＳトランジスタ１２３が、ｎチャネル型ＭＯＳトランジスタ１２４に並列接続されることで回路動作に関与するように構成する。ｎチャネル型ＭＯＳトランジスタ１２３が、ｎチャネル型ＭＯＳトランジスタ１２４に並列接続されるか否かによって、論理しきい値を変更することができる。しかしながら、第２３図に示されるように、入力バッファ４０，４１における論理しきい値の切り換えをｎチャネル型ＭＯＳトランジスタで行った場合（第２２図参照）の特性曲線１２６と、ｐチャネル型ＭＯＳトランジスタによって行った場合（第２０図及び第２１図参照）の特性曲線１２５を比べて明らかなように、入力バッファ４０，４１における論理しきい値の切り換えをｎチャネル型ＭＯＳトランジスタで行った場合には貫通電流Ｉが多く流れるのに対して、入力バッファ４０，４１における論理しきい値の切り換えをｎチャネル型ＭＯＳトランジスタで行った場合には、貫通電流Ｉが少なくて済むという利点がある。
上記の例では、ボンディングオプションが採用されたが、特定のヒューズを溶断することによって論理設定を可能とするヒューズ回路を採用することもできる。
また、機能選択の対象としては、入力バッファにおける入力しきい値や、出力バッファにおける出力波形の立ち上がり立ち下がり（ｔｒ／ｔｆ）特性以外にも、動作電源電圧、パッケージ、容量、ビット幅、及びファンクション（真理値表，状態遷移図）などを挙げることができる。
産業上の利用可能性
本発明は、入力バッファや出力バッファを含む半導体集積回路、特に情報記憶のためのメモリセルアレイを有する半導体記憶装置としての半導体集積回路に適用することができる。
【図面の簡単な説明】
第１図は、本発明に係る半導体集積回路の一実施例である半導体記憶装置の構成例ブロック図である。
第２図は、上記半導体記憶装置における主要部の構成例説明図である。
第３図は、上記半導体記憶装置における主要部の別の構成例説明図である。
第４図は、上記半導体記憶装置に含まれる静電破壊保護素子の構成例回路図である。
第５図は、上記半導体記憶装置に含まれる静電破壊保護素子の別の構成例回路図である。
第６図は、上記半導体記憶装置に含まれる静電破壊保護素子の別の構成例回路図である。
第７図は、上記半導体記憶装置における主要部の別の構成例説明図である。
第８図は、上記半導体記憶装置における主要部の別の構成例説明図である。
第９図は、上記半導体記憶装置における主要部の別の構成例説明図である。
第１０図は、上記半導体記憶装置における主要部の別の構成例説明図である。
第１１図は、上記半導体記憶装置における主要部の別の構成例説明図である。
第１２図は、上記半導体記憶装置における主要部の別の構成例説明図である。
第１３図は、上記半導体記憶装置に含まれる入力バッファの基本的な構成例回路図である。
第１４図は、第１３図に示される入力バッファの比較対象とされる回路の構成例回路図である。
第１５図は、ＭＯＳトランジスタのＧＩＤＬ特性の説明図である。
第１６図は、上記半導体記憶装置に含まれる入力バッファの別の基本的な構成例回路図である。
第１７図は、入力バッファの動作説明のための波形図である。
第１８図は、上記半導体記憶装置に含まれる入力バッファの構成例回路図である。
第１９図は、上記半導体記憶装置に含まれる入力バッファの詳細な構成例回路図である。
第２０図は、上記半導体記憶装置に含まれる入力バッファの別の構成例を示す回路図である。
第２１図は、上記半導体記憶装置に含まれる入力バッファの別の構成例を示す回路図である。
第２２図は、上記半導体記憶装置に含まれる入力バッファの別の構成例を示す回路図である。
第２３図は、上記半導体記憶装置に含まれる入力バッファの特性図である。
第２４図は、上記半導体記憶装置に含まれる出力ドライバ及び出力バッファの構成例回路図である。
第２５図は、上記出力ドライバにおける主要部の構成例回路図である。
第２６図は、上記出力ドライバの動作例説明図である。
第２７図は、上記出力ドライバにおける主要部の詳細な構成例回路図である。
第２８図は、上記出力ドライバにおける主要部の詳細な構成例回路図である。
第２９図は、上記出力バッファ及びその周辺部の詳細な構成例回路図である。
第３０図は、第２７図乃至第２９図における出力ドライバ及び出力バッファの主要部の動作説明図である。
第３１図は、第２７図乃至第２９図における出力ドライバ及び出力バッファのレイアウト例説明図である。
第３２図は、上記入力バッファに含まれる降圧回路の構成例ブロック図である。
第３３図は、上記降圧回路における主要部の構成例回路図である。
第３４図は、上記降圧回路における主要部の別の構成例回路図である。
第３５図は、上記半導体記憶装置で使用される主要素子の形成例説明図である。
第３６図は、上記半導体記憶装置で使用される主要素子の形成例説明図である。
第３７図は、上記半導体記憶装置で使用される主要素子の形成例説明図である。
第３８図は、上記半導体記憶装置で使用される主要素子の形成例説明図である。
第３９図は、上記半導体記憶装置において採用されるＬＶ−ＣＭＯＳインタフェースの特性説明図である。
第４０図は、上記半導体記憶装置において採用されるＬＶ−ＴＴＬインタフェースの特性説明図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【国際調査報告】
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