【事件の表示】
　特願２００５−３５４６４７「不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法」拒絶査定不服審判事件〔平成１８年１０月２６日出願公開、特開２００６−２９４２０５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１７年１２月８日（パリ条約に基づく優先権主張　２００５年４月１１日、大韓民国）の出願であって、平成２３年４月２２日付けの拒絶理由通知に対して同年７月２０日に意見書及び手続補正書が提出されたが、同年８月３日付けで拒絶査定がなされた。
　これに対して、同年１２月７日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２４年３月２７日付けで審尋がなされ、同年６月２７日付けで回答書が提出された。
　
第２．補正却下の決定
［補正却下の決定の結論］
　平成２３年１２月７日に提出された手続補正書による補正を却下する。
　
［理由］
１．補正の内容
　平成２３年１２月７日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜１４を補正して、補正後の特許請求の範囲の請求項１〜１４とするとともに、明細書の段落【００３０】と【００３１】を補正するものであり、請求項１については、本件補正の前後で各々次のとおりである。
　
（補正前）
　「【請求項１】
　第１選択トランジスタと第２選択トランジスタとの間に直列に連結される複数のメモリセルを含むセルストリングを含み、それぞれのセルストリングがビットラインそれぞれと共通ソースラインの間に連結され、前記複数のメモリーセルのゲートにそれぞれ連結される複数のワードラインを含む不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法において、
　プログラムのために選択されたビットラインに０Ｖを印加し、非選択されたビットラインに電源電圧を印加する段階と、
　前記複数のワードラインのうち前記第１選択トランジスタと最も隣接した第１エッジワードラインと、前記第２選択トランジスタと最も隣接した第２エッジワードラインと、に連結されるメモリセルのうち、前記非選択されたビットラインに連結されるメモリセルにあたる第１グループのメモリセルのチャンネル電圧を第１電圧にブーストさせる段階と、
　前記第１および第２エッジワードラインとプログラム対象ワードラインを除いた残りのワードラインに連結される前記非選択ビットラインに接続されるメモリセルにあたる第２グループのメモリセルのチャネルを第２電圧にブーストさせる段階とを含み、
　前記第１電圧は、前記第２電圧より低いことを特徴とする不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。」
　
（補正後）
　「【請求項１】
　第１選択トランジスタと第２選択トランジスタとの間に直列に連結される複数のメモリセルを含むセルストリングを含み、それぞれのセルストリングがビットラインそれぞれと共通ソースラインの間に連結され、前記複数のメモリーセルのゲートにそれぞれ連結される複数のワードラインを含む不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法において、
　プログラムのために選択されたビットラインに０Ｖを印加し、非選択されたビットラインに電源電圧を印加する段階と、
　前記複数のワードラインのうち前記第１選択トランジスタと最も隣接した第１エッジワードラインと、前記第２選択トランジスタと最も隣接した第２エッジワードラインと、に連結されるメモリセルのうち、前記非選択されたビットラインに連結される第１グループのメモリセルのチャンネル電圧を第１電圧にブーストさせる段階と、
　前記第１および第２エッジワードラインとプログラム対象ワードラインを除いた残りのワードラインに連結される前記非選択ビットラインに接続されるメモリセルにあたる第２グループのメモリセルのチャネルを第２電圧にブーストさせる段階とを含み、
　前記第１電圧は、前記第２電圧より低いことを特徴とする不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「前記非選択されたビットラインに連結されるメモリセルにあたる第１グループのメモリセルのチャンネル電圧を第１電圧にブーストさせる段階」を、「前記非選択されたビットラインに連結される第１グループのメモリセルのチャンネル電圧を第１電圧にブーストさせる段階」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項２の「前記第１及び第２エッジワードラインには前記プログラム禁止電圧より低いチャネルブースティングディスターブ防止電圧を印加し、」を、「前記第１及び第２エッジワードラインには前記プログラム禁止電圧より低いチャネルブースティングディスターブ防止電圧を同時に印加し、」と補正して、補正後の請求項２とすること。
　
（３）補正事項３
　補正前の請求項７の「前記複数のワードラインの中の前記第１選択トランジスタに最も隣接した第１エッジワードラインと、前記第２選択トランジスタに最も隣接した第２エッジワードラインにチャネルブースティングディスターブ防止電圧を印加する段階」を、「前記複数のワードラインの中の前記第１選択トランジスタに最も隣接した第１エッジワードラインと、前記第２選択トランジスタに最も隣接した第２エッジワードラインにチャネルブースティングディスターブ防止電圧を同時に印加する段階」と補正して、補正後の請求項７とすること。
　
（４）補正事項４
　補正前の発明の詳細な説明の段落【００３０】と【００３１】を補正して、それぞれ補正後の発明の詳細な説明の段落【００３０】と【００３１】とすること。
　
３．新規事項の追加の有無及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１は、補正前の請求項１の「前記非選択されたビットラインに連結されるメモリセルにあたる第１グループのメモリセル」において、「メモリセル」という記載が重複されることにより冗長であった記載を簡潔にして、「前記非選択されたビットラインに連結される第１グループのメモリセル」と補正後の請求項１の記載とするものであるから、この補正は、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項１は、冗長な記載を簡潔な記載に補正するものであるから、本願の願書に最初に添付した明細書、特許請求の範囲又は図面（以下「当初明細書等」という。）に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２は、補正前の請求項２に係る発明の発明特定事項である「チャネルブースティングディスターブ防止電圧を印加し」を「チャネルブースティングディスターブ防止電圧を同時に印加し」として、補正前の請求項２の「第１及び第２エッジワードライン」に与える「チャネルブースティングディスターブ防止電圧」の与え方に技術的限定を加えるものであるから、この補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項２は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項２により補正された部分は、本願の願書に最初に添付した明細書の段落【００５３】や段落【００５５】等に記載されているものと認められるから、補正事項２は、「当初明細書等」のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（３）補正事項３について
　補正事項３は、補正前の請求項７に係る発明の発明特定事項である「チャネルブースティングディスターブ防止電圧を印加する段階」を「チャネルブースティングディスターブ防止電圧を同時に印加する段階」として、補正前の請求項７の「前記複数のワードラインの中の前記第１選択トランジスタに最も隣接した第１エッジワードラインと、前記第２選択トランジスタに最も隣接した第２エッジワードライン」に与える「チャネルブースティングディスターブ防止電圧」の与え方に技術的限定を加えるものであるから、この補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項３は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項３により補正された部分は、本願の願書に最初に添付した明細書の段落【００５３】や段落【００５５】等に記載されているものと認められるから、補正事項３は、「当初明細書等」のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（４）補正事項４について
　補正事項４は、特許請求の範囲の補正と整合するように発明の詳細な説明を補正するものであるから、特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
４．補正についての検討のまとめ
　以上検討したとおり、補正事項１〜４を含む本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　
　本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項に規定する独立特許要件を満たすか）否かを更に検討する。
　
５．独立特許要件についての検討
（１）本願補正発明
　本件補正による補正後の請求項１〜１４に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１を引用する請求項２に係る発明は、請求項１及び請求項２に記載されている事項により特定される以下のとおりのものである。
　
　「【請求項１】
　第１選択トランジスタと第２選択トランジスタとの間に直列に連結される複数のメモリセルを含むセルストリングを含み、それぞれのセルストリングがビットラインそれぞれと共通ソースラインの間に連結され、前記複数のメモリーセルのゲートにそれぞれ連結される複数のワードラインを含む不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法において、
　プログラムのために選択されたビットラインに０Ｖを印加し、非選択されたビットラインに電源電圧を印加する段階と、
　前記複数のワードラインのうち前記第１選択トランジスタと最も隣接した第１エッジワードラインと、前記第２選択トランジスタと最も隣接した第２エッジワードラインと、に連結されるメモリセルのうち、前記非選択されたビットラインに連結される第１グループのメモリセルのチャンネル電圧を第１電圧にブーストさせる段階と、
　前記第１および第２エッジワードラインとプログラム対象ワードラインを除いた残りのワードラインに連結される前記非選択ビットラインに接続されるメモリセルにあたる第２グループのメモリセルのチャネルを第２電圧にブーストさせる段階とを含み、
　前記第１電圧は、前記第２電圧より低いことを特徴とする不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。」
「【請求項２】
　前記残りのワードラインにプログラム禁止電圧を印加し、前記第２グループのメモリセルのチャネルを前記第２電圧にブーストさせ、
　前記第１及び第２エッジワードラインには前記プログラム禁止電圧より低いチャネルブースティングディスターブ防止電圧を同時に印加し、前記第１グループのメモリセルのチャネルを前記第１電圧にブーストさせることを特徴とする請求項１に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。」
　
　ここで、請求項２は、他の請求項を引用する形式で記載されているので、請求項１と請求項２で重複する記載を整理して、独立請求項の形式に書き直すと、請求項１を引用する請求項２に係る発明は、次のとおりのもの（以下「本願補正発明」という。）である。
　
「第１選択トランジスタと第２選択トランジスタとの間に直列に連結される複数のメモリセルを含むセルストリングを含み、それぞれのセルストリングがビットラインそれぞれと共通ソースラインの間に連結され、前記複数のメモリーセルのゲートにそれぞれ連結される複数のワードラインを含む不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法において、
　プログラムのために選択されたビットラインに０Ｖを印加し、非選択されたビットラインに電源電圧を印加する段階と、
　前記複数のワードラインのうち前記第１選択トランジスタと最も隣接した第１エッジワードラインと、前記第２選択トランジスタと最も隣接した第２エッジワードライン
には、チャネルブースティングディスターブ防止電圧を同時に印加し、前記第１及び第２エッジワードライン
　前記第１および第２エッジワードラインとプログラム対象ワードラインを除いた残りのワードラインに
プログラム禁止電圧を印加し、前記残りのワードラインに
　
前記チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧よりも低く、
　前記第１電圧は、前記第２電圧より低いことを特徴とする不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。」
　
　なお、請求項２に記載された事項を請求項１に付加することによって、請求項１の記載が変更された箇所を明示するために、当合議体によって、下線が付されている。
　
（２）先願発明
（２−１）原査定の拒絶の理由で引用された他の特許出願であって、本願の優先権主張の日前である平成１７年１月２０日に国際出願され、本願の優先権主張の日後である平成１９年７月２６日に国際公開（国際公開２００５／０７８７３３号）がなされた特願２００６−５５２１３８号特許出願（以下「先願」という。）の国際出願日における国際出願の明細書、請求の範囲又は図面（以下、国際出願日における国際出願の明細書及び図面を、各々「先願明細書」及び「先願図面」といい、国際出願日における国際出願の明細書、請求の範囲及び図面をまとめて「先願明細書等」という。）には、図２Ａ、図２Ｂ、図３Ａ、図３Ｂ及び図５Ａ〜５Ｄとともに、次の記載がある（ここにおいて、日本語訳は、先願の国内公表公報（特表２００７−５２０８５０号）の対応する記載を基に当合議体が作成したものである。また、下線は当合議体において付加したものである。）。
　
ａ．「[0001] This invention relates generally to non- volatile semiconductor memories of the flash EEPROM (Electrically Erasable and Programmable Read Only Memory) type, particularly to structures and methods of operating NAND types of memory cell arrays.
（【０００１】
本発明は、
フラッシュＥＥＰＲＯＭ（電気的に消去可能でプログラム可能な読み出し専用メモリ）形の不揮発性半導体メモリ、特にＮＡＮＤ形メモリセルアレイを操作する
方法に関する。
　
ｂ．「[0003] One popular flash EEPROM architecture utilizes a NAND array, wherein a large number of strings of memory cells are connected through one or more select transistors between individual bit lines and a reference potential. A portion of such an array is shown in plan view in Fig. 2A. BL0 - BL4 (of which BL1-BL3 are also labeled 12-16) represent diffused bit line connections to global vertical metal bit lines (not shown). Although four floating gate memory cells are shown in each string, the individual strings typically include 16, 32 or more memory cell charge storage elements, such as floating gates, in a column. Control gate (word) lines labeled WL0 - WL3 (labeled P2 in Fig. 2B, a cross-sectional along line A-A of Fig. 2A) and string selection lines SGD and SGS extend across multiple strings over rows of floating gates, often in polysilicon (labeled PI in Fig. 2B). However, for transistors 40 and 50, the control gate and floating gate may be electrically connected (not shown). The control gate lines are typically formed over the floating gates as a self-aligned stack, and are capacitively coupled with each other through an intermediate dielectric layer 19, as shown in Fig. 2B. The top and bottom of the string connect to the bit line and a common source line respectively, commonly through a transistor using the floating gate material (PI) as its active gate electrically driven from the periphery. This capacitive coupling between the floating gate and the control gate allows the voltage of the floating gate to be raised by increasing the voltage on the control gate coupled thereto. An individual cell within a column is read and verified during programming by causing the remaining cells in the string to be turned on by placing a relatively high voltage on their respective word lines and by placing a relatively lower voltage on the one selected word line so that the current flowing through each string is primarily dependent only upon the level of charge stored in the addressed cell below the selected word line. That current typically is sensed for a large number of strings in parallel, thereby to read charge level states along a row of floating gates in parallel.
（【０００３】一般的なフラッシュＥＥＰＲＯＭの構成の１つに、ＮＡＮＤアレイを使用しているものがあり、その場合、多数のメモリセルのストリングが、１つ以上の選択トランジスタを介して個々のビットラインと基準電位との間に接続されている。そのようなアレイの一部分が図２Ａの平面図に示されている。ＢＬ０〜ＢＬ４（そのうちのＢＬ１〜ＢＬ３は、さらに１２〜１６とラベル付けされている）は、大域の垂直金属ビットライン（図示せず）への拡散されたビットライン接続部を表している。４つのフローティングゲートメモリセルが各ストリングに示されているが、個々のストリングは、一般的には列にフローティングゲートなどの１６、３２またはそれよりも多いメモリセル電荷記憶素子を有している。ＷＬ０〜ＷＬ３とラベル付けされたコントロールゲート（ワード）ライン（図２Ａの線Ａ−Ａに沿った断面の図２ＢでＰ２とラベル付けされている）とストリング選択ラインＳＧＤ、ＳＧＳは、しばしばポリシリコン（図２ＢにおいてＰ１とラベル付けされている）の幾つかのフローティングゲートの行の上側を渡って多くのストリングを交差して延びている。一方、トランジスタ４０、５０に対して、コントロールゲートとフローティングゲートとは電気的に接続されてもよい（図示せず）。コントロールゲートラインは、一般的に自己整合されたスタックとしてフローティングゲートの上側に形成され、また図２Ｂに示されているように、中間の誘電体層１９を介して互いに容量結合されている。ストリングの頂部および底部は、周辺機器から電気的に駆動されているトランジスタのアクティブゲートとしてフローティングゲート材（Ｐ１）を使用するトランジスタを通常は介して、ビットラインおよび共通のソースラインに各々接続している。フローティングゲートとコントロールゲートとの間にはこのような容量結合があるため、フローティングゲートに結合されたコントロールゲート上の電圧を高めることでフローティングゲートの電圧を高めることができる。列内の個々のセルは、各ストリングを流れる電流が主として選択されたワードラインの下方のアドレス指定されたセルに記憶された電荷のレベルにのみ依存するように、ストリングの残りのセルがそれらの各々のワードライン上に比較的高い電圧をかけ、さらに１つの選択されたワードライン上に比較的低い電圧をかけることでストリングの残りのセルをオンにすることによってプログラミング中に読み出されて検証される。その電流は、一般に多数の並列なストリングに対して検知され、それによってフローティングゲートの行に平行に沿って電荷のレベル状態が読み出される。）」
　
ｃ．「[0008] A typical architecture for a flash memory system using a NAND structure will include NAND arrays, where each array includes several NAND strings. For example, Fig. 3 A shows only three NAND strings 11, 13 and 15 of the memory array of Fig. 2A, which array contains more than three NAND strings. Each of the NAND strings of Fig. 3 A includes two select transistors and four memory cells. For example, NAND string 11 includes select transistors 20 and 30, and memory cells 22, 24, 26 and 28. NAND string 13 includes select transistors 40 and 50, and memory cells 42, 44, 46 and 48. Each string is connected to the source line by its select transistor (e.g. select transistor 30 and select transistor 50). A selection line SGS is used to control the source side select gates. The various NAND strings are connected to respective bit lines by select transistors 20, 40, etc., which are controlled by select line SGD. In other embodiments, the select lines do not necessarily need to be in common. Word line WL3 is connected to the control gates for memory cell 22 and memory cell 42. Word line WL2 is connected to the control gates for memory cell 24 and memory cell 44. Word line WL1 is connected to the control gates for memory cell 26 and memory cell 46. Word line WL0 is connected to the control gates for memory cell 28 and memory cell 48. As can be seen, each bit line and the respective NAND string comprise the columns of the array of memory cells. The word lines (WL3, WL2, WL1 and WL0) comprise the rows of the array. Each word line connects the control gates of each memory cell in the row. For example, word line WL2 is connected to the control gates for memory cells 24, 44, and 64.
[0009] Fig. 3B is a circuit diagram depicting a number of NAND arrays, with each array controlled by a set of common word lines. The array of Figs. 2A and 3 appears as the top array in Fig. 3B. As shown in Fig. 3B, each NAND string (e.g. 11, 13) in the same array is connected to one of a plurality of bit lines 12, 14, ...and to a common source line, and are controlled by a common set of word lines (WL0-WL3).
（【０００８】ＮＡＮＤ構造を使用したフラッシュメモリシステム用の一般的な構成であれば、ＮＡＮＤアレイが含まれ、その場合、各アレイは幾つかのＮＡＮＤストリングを有している。例えば、図３Ａは、図２ＡのメモリアレイのＮＡＮＤストリング１１、１３、１５を３つだけ示し、そのアレイは３つより多いＮＡＮＤストリングを収容している。
図３ＡのＮＡＮＤストリングの各々は、２つの選択トランジスタと４つのメモリセルとを有している。例えば、ＮＡＮＤストリング１１は、選択トランジスタ２０、３０とメモリセル２２、２４、２６、２８を有している。ＮＡＮＤストリング１３は、選択トランジスタ４０、５０とメモリセル４２、４４、４６、４８とを有している。各ストリングは、その選択トランジスタ（例えば、選択トランジスタ３０と選択トランジスタ５０）によってソースラインに接続されている。選択ラインＳＧＳは、ソース側の選択ゲートを制御するために使用されている。いくつかのＮＡＮＤストリングが、選択ラインＳＧＤによって制御される選択トランジスタ２０、４０などによって、それぞれのビットラインに接続されている。
ワードラインＷＬ３は、メモリセル２２およびメモリセル４２用のコントロールゲートに接続されている。ワードラインＷＬ２は、メモリセル２４およびメモリセル４４用のコントロールゲートに接続されている。ワードラインＷＬ１は、メモリセル２６およびメモリセル４６用のコントロールゲートに接続されている。ワードラインＷＬ０は、メモリセル２８およびメモリセル４８用のコントロールゲートに接続されている。図に示されているように、各ビットラインとそれぞれのＮＡＮＤストリングは、メモリセルアレイの列を有している。ワードライン（ＷＬ３、ＷＬ２、ＷＬ１、ＷＬ０）は、アレイの行を有している。各ワードラインは、その行にある各メモリセルのコントロールゲートに接続している。例えば、ワードラインＷＬ２は、メモリセル２４、４４、６４用のコントロールゲートに接続されている。
【０００９】　図３Ｂは、各アレイを１組の共通のワードラインによって制御した状態で幾つかのＮＡＮＤアレイを描いた回路図である。図２Ａと図３のアレイは、図３Ｂでは１番上のアレイとして現れている。図３Ｂに示されているように、同じアレイにおける各ＮＡＮＤストリング（例えば、１１、１３）は、複数のビットライン１２、１４・・・のうちの１つおよび共通のソースラインに接続され、また共通の組のワードライン（ＷＬ０〜ＷＬ３）によって制御されている。）」
　
ｄ．「[0011] When programming a NAND flash memory cell, a program voltage is applied to the control gate and the channel area of the NAND string that is selected for programming is grounded (0V). Electrons from the channel area under the NAND string are injected into the floating gate. When electrons accumulate in the floating gate, the floating gate becomes negatively charged and the threshold voltage of the cell is raised. To ground the channel area of the selected NAND string, the corresponding bitline is grounded (0 volt), while the SGD is connected to a sufficiently high voltage (typically Vaa at for example 3.3 volts) that is higher than the threshold voltage of the select transistors. To apply the program voltage to the control gate of the cell being programmed, that program voltage is applied on the appropriate word line. As discussed above, that word line is also connected to one cell in each of the other NAND strings that utilize the same word line. For example, when programming cell 24 of Fig. 3A, the program voltage will also be applied to the control gate of cell 44 because both cells share the same word line. A problem arises when it is desired to program one cell on a word line without programming other cells connected to the same word line, for example, when it is desired to program cell 24 and not cell 44. Because the program voltage is applied to all cells connected to a word line, an unselected cell (a cell that is not to be programmed) on the word line may become inadvertently programmed. For example, cell 44 is adjacent to cell 24. When programming cell 24, there is a concern that cell 44 might unintentionally be programmed. The unintentional programming of the unselected cell on the selected word line is referred to as program disturb. More generally speaking, program disturb is used to describe any unwanted threshold voltage shift, either in the positive or negative direction, which can occur during a programming operation and is not necessarily limited to the selected word line.
（【００１１】
　
ＮＡＮＤフラッシュメモリセルをプログラムする場合、プログラム電圧がコントロールゲートに印加され、またプログラムするために選択されるＮＡＮＤストリングのチャネル領域が接地される（０ボルト）。
選択されたＮＡＮＤストリングのチャネル領域を接地するために、対応するビットラインは接地される（０ボルト）一方、ＳＧＤは、選択トランジスタのしきい値電圧よりも高い十分な高電圧（一般には、例えば３．３ボルトのＶdd）に接続される。プログラム電圧をプログラムされているセルのコントロールゲートに印加するために、そのプログラム電圧は適切なワードラインに印加される。前に説明したように、そのワードラインは、同じワードラインを使用している他のＮＡＮＤストリングの各々にある１つのセルにも接続されている。
同じワードラインに接続された他のセルをプログラムせずにワードライン上の１つのセルをプログラムしたい場合、例えばセル２４をプログラムして、セル４４をプログラムしたくない場合、問題が生じる。プログラム電圧はワードラインに接続された全てのセルに印加されるので、そのワードライン上の選択されなかったセル（プログラムされるべきでないセル）は、不注意でプログラムされるかもしれない。
選択されたワードライン上の選択されていないセルの意図しないプログラミングは、「プログラム障害」と称される。一般的に言って、「プログラム障害」は、正または負のいずれかの方向へのあらゆる望まないしきい値電圧シフトを説明するのに使用されるものであり、そのシフトはプログラムミング動作中に起きて、選択されたワードラインに必ずしも限定されるものではない。
　
ｅ．「[0012] Several techniques can be employed to prevent program disturb. One method known as self boosting (SB) is proposed by K. D. Suh et al. in A 3.3 V 32 Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme, Journal of Solid-State Circuits, Vol 30, No. 11, Nov. 1995, pp. 1149-55. During programming using the SB scheme, the channel areas of the unselected NAND strings are electrically isolated from their corresponding bit lines. Subsequently an intermediate pass voltage (e.g. 10 volts) is applied to the unselected word lines while a high program voltage (e.g. 18 volts) is applied to the selected word line. In this application, the terms isolate and electrically isolate are used interchangeably, and the terms writing voltage, program voltage and 'programming voltage are used interchangeably. The channel areas of the unselected NAND strings are capacitively coupled to the unselected word lines, causing a voltage (e.g. six volts, assuming a coupling ratio of 0.6) to exist in the channel areas of the unselected NAND strings. This so called Self Boosting reduces the potential difference between the channel areas of the unselected NAND strings and the program voltage that is applied to the selected word line. As a result, for the memory cells in the unselected NAND strings and especially for the memory cells in such strings on the selected word line, the voltage across the tunnel oxide and hence the program disturb are significantly reduced.
[0013] Referring to Fig. 3 A, when a self boosting program technique is applied to the memory array in Fig. 3 A to program one of the cells on bit line 12, for example, zero volt is applied to the bit line 12 and voltage V dd  (e.g. 3.3 volts) is applied to the bit line 14. The voltage V dd  is applied to the drain select line SGD to turn on the transistors 20 and 40 and zero volt is applied to the source select line SGS to turn off transistors 30 and 50. Assuming that all of the memory cells in the array 42-48 are in the normally on states (e.g. erased or negative threshold voltage state), the channel potential of all the cells in the NAND string between transistors 40 and 50 is given by the difference between V dd  applied to SGD and the threshold voltage of the select transistor 40. For example, if V dd  is 3.3 volts and the threshold voltage of transistor 40 is 1.3 volts, then the channel potential of all the cells 42-48 is charged to 2 volts. The above operation can be referred to as pre-charging since the channel potential is pre-charged to a predefined potential of about 2V in this case. Since transistor 50 is turned off and transistor 40 will turn off automatically after the channel potential of the NAND string has reached a sufficiently high value (2V in this case) the channel potential of memory cells 42-48 becomes floating. Therefore, when the high program voltage Vpgm (e.g. 18 volts) is applied to the word line WL2, and an intermediate voltage Vpass (e.g. 10 volts) is applied to the remaining word lines, the channel potential of memory cells 42-48 is bootstrapped or boosted from 2 volts, the initial pre-charged level, to a value such as 8 volts, due to capacitive coupling, assuming a coupling ratio of about 0.6. Therefore, even though a high voltage such as 18 volts is applied to the control gate of memory cell 44, the potential difference between such high voltage and the channel potential is not adequate to cause electron tunneling through the oxide to the floating gate of memory cell 44, thereby preventing program disturb. 
（【００１２】
プログラム障害を防ぐためには幾つかの技術を利用することができる。「自己昇圧」（「ＳＢ」）として知られている一つの方法が
提案されている。ＳＢ方式を使用したプログラミング中に、選択されなかったＮＡＮＤストリングのチャネル領域は、それらの対応するビットラインから電気的に絶縁されている。引き続いて、中間のパス電圧（例えば、１０ボルト）が選択されなかったワードラインに印加される一方、高いプログラム電圧（例えば、１８ボルト）が選択されたワードラインに印加される。
選択されなかったＮＡＮＤストリングのチャネル領域は、選択されなかったワードラインに容量的に結合され、選択されなかったＮＡＮＤストリングのチャネル領域に電圧（例えば、０．６の結合比を仮定すると６ボルト）を存在させる。この所謂「自己昇圧」は、選択されなかったＮＡＮＤストリングのチャネル領域と選択されたワードラインに印加されるプログラム電圧との間の電位差を小さくする。その結果、選択されなかったＮＡＮＤストリングにおけるメモリセルに対して、また特に選択されたワードライン上のこのようなストリングにおけるメモリセルに対して、トンネル酸化物を渡る電圧とそれに伴うプログラム障害とが大幅に低減される
【００１３】
図３Ａを参照すると、ビットライン１２上のセルのうちの１つをプログラムするために自己昇圧プログラミング技術が、図３Ａにおけるメモリアレイに適用される場合、例えば０ボルトがビットライン１２に印加されると共に電圧Ｖ
ｄｄ
（例えば、３．３ボルト）がビットライン１４に印加される。
　
ｆ．「[0018] While LSB and EASB maybe advantageous for many applications, certain problems are still encountered when these schemes are used in their current form, especially when the memory cell dimensions of future generation devices are continually reduced or scaled down. It is therefore desirable to provide improved self boosting schemes where such problems are alleviated.
　
SUMMARY OF THE INVENTION
[0019] In reference to Figs. 2B and 3, the N+ diffused region 49 serves as the drain of source select transistor 50 and the source of the neighboring memory cell or transistor 48. The terms memory cell, charge storage transistor and transistor are used interchangeably herein when referring to elements in the strings of the flash memory, such as those shown in Figs. 2B and 3. During programming in any one of the above-described self boosting schemes of any one of the transistors 22, 24 or 26, zero volt is applied to the gate of transistor 50, and in most instances an intermediate voltage Vpass (e.g. 10 volts) is applied to the control gate of transistor 48. Thus, the channel region of transistor 48 may be boosted to a value such as 8 volts, assuming a coupling ratio of 0.6 (assuming that the channel regions are pre-charged to 2 volts before boosting). This boosted channel voltage of transistor 48 can cause breakdown, possibly due to band-to-band tunneling, of the drain area 49 of transistor 50. This breakdown can cause the boosted channel area of transistor 48 and of the channel area of the other memory cells in the same NAND string to discharge so that the channel potential will decrease and program disturb may occur. Another mechanism that may occur is that the electrons generated by the breakdown are being accelerated towards the boosted channel area under transistor 48; this may cause so called hot electrons that may subsequently be injected in the floating gate of transistor 48, causing a threshold voltage shift. This threshold voltage shift may cause the transistor 48 to change from one charge state to another, such as from one programmed state to a different programmed state, which is undesirable. Such change of state can be prevented by using appropriate biasing conditions that aim to prevent the breakdown of the drain area 49 of transistor 50.
（【００１８】ＬＳＢおよびＥＡＳＢは多くの用途にとって有利ではあるが、
これらの方式が今の形式で使用されると、特に次世代のデバイスにおけるメモリセルの寸法が引き続き縮小したり、または小さくなると、依然としてやはり或る種の問題が発生する。従って、そのような問題が解消される改良形自己昇圧方式を提供することが望まれている。
【発明の開示】
【００１９】図２Ｂおよび図３を参照すると、Ｎ＋の拡散された領域４９は、ソース側選択トランジスタ５０のドレインとして、また隣のメモリセルまたはトランジスタ４８のソースとしての働きをする。用語「メモリセル」、「電荷記憶トランジスタ」および「トランジスタ」は、図２Ｂおよび図３に示されているもののようなフラッシュメモリのストリングの要素を参照すると、本願明細書では互いに交換可能に使用される。
トランジスタ２２、２４または２６のうちのいずれか１つについての前述した自己昇圧方式のいずれか１つにおけるプログラミング中に、０ボルトがトランジスタ５０のゲートに印加され、また大部分の例では、中間電圧Ｖｐａｓｓ（例えば、１０ボルト）がトランジスタ４８のコントロールゲートに印加される。かくして、トランジスタ４８のチャネル領域は、０．６の結合比を取る場合（チャネル領域は、昇圧前に２ボルトに事前充電されると仮定する場合）、８ボルトなどの値に昇圧される。トランジスタ４８のこのような昇圧されたチャネル電圧は、多分にバンド間のトンネリングによって、トランジスタ５０のドレイン領域４９のブレークダウンを引き起こしうる。
ブレークダウンによって発生した電子が、トランジスタ４８の下方の昇圧されたチャネル領域に向かって加速される。このことによって、所謂ホットエレクトロンが生成され、このホットエレクロトンがトランジスタ４８のフローティングゲートに注入され、しきい値電圧シフトを引き起こすこととなる。このしきい値電圧シフトは、トランジスタ４８を１つのプログラムされた状態から別のプログラムされた状態へなど、１つの充電状態からもう１つの別の状態へ変化させ得るものであり、それは望ましくない。状態のそのような変化は、トランジスタ５０のドレイン領域４９のブレークダウンを防ぐことを目的とした適切なバイアス状態を使用することによって防止することができる
　
ｇ．「[0020] The undesirable change of charge state can be prevented in multi-level threshold voltage type memories as well as binary-level threshold voltage memories by using appropriate biasing conditions. The application of appropriate biasing conditions may have the effect of causing breakdown mechanism(s) such as band-to- band tunneling at the drain side of the source select transistor to be reduced to such an extent that it does not result in a change of the desired charge storage state of the transistor next to the source select transistor to a different charge state; in some cases, such mechanism(s) may be suppressed completely.
[0021] In one embodiment, source select transistor breakdown at the drain area is prevented by reducing the voltage applied to the transistor (target transistor) in a string next to the source select transistor to a value lower than that normally used for boosting the channel voltage in a self boosting scheme to reduce or prevent program disturb. In one implementation of such embodiment, the voltage applied to the target transistor may be in the range of one to three volts. In another implementation, the boosting voltage coupled to some of the transistors other than the target transistor to prevent program disturb may be higher that that coupled to the target transistor by at least 50%.
[0022] The above-described breakdown can also occur at the drain area of the transistor in a string next to the drain select transistor, such as transistor area 51 of drain select transistor 40 in Fig. 2B, even though the drain side select gate typically has a higher gate voltage, such as in the range of 1.5-2.5V during boosting, than the source side select gate which is typically at a 0V gate voltage during boosting. Drain select transistor breakdown at the source area is prevented by reducing the voltage applied to the transistor (target transistor) in a string next to the drain select transistor to a value lower than that normally used for boosting the channel voltage in a self boosting scheme to reduce or prevent program disturb. In one implementation of such embodiment, the voltage applied to the target transistor may be in the range of one to three volts. In another implementation, the boosting voltage coupled to some of the transistors other than the target transistor to prevent program disturb may be higher that that coupled to the target transistor by at least 50%.
[0023] The above described source select transistor drain area breakdown and drain select transistor source area breakdown may occur during the writing or programming of any of the transistors in a string of charge storage transistors. Therefore, to reduce the program disturb, the above scheme may be applied during the sequential programming or writing of two or more transistors in the string, or indeed during the sequential programming or writing of all of the transistors in the string except during the programming of the transistor immediately adjacent to the source or drain select transistor.
（【００２０】
充電状態の望ましくない変化は
２進レベルのしきい値電圧形メモリにおいても適切なバイアス条件を使用することによって防止され得る。適切なバイアス条件を適用することで、ソース側選択トランジスタのドレイン側におけるバンド間トンネリングなどのブレークダウンのメカニズムは、
そのメカニズムがソース側選択トランジスタの隣のトランジスタの所望の電荷記憶状態が別の電荷状態に変化することにならない程度まで減衰されるようにする効果が享受でき、幾つかの場合には、そのようなメカニズムは完全に抑制される。
【００２１】
一実施形態では、ドレイン領域におけるソース側選択トランジスタのブレークダウンは、ソース側選択トランジスタの隣のストリングのトランジスタ（目標トランジスタ）に印加される電圧を自己昇圧方式でチャネル電圧を昇圧するのに通常使用されるものよりも低い値に下げてプログラム障害を減らしたり、または防止することで防止される。
【００２２】
ドレイン側選択ゲートには、昇圧中に典型的に、ソース側選択ゲートの昇圧中の典型的なゲート電圧である０ボルトより高い電圧である、１．５〜２．５ボルトの範囲のゲート電圧が印加されていたとしても、図２Ｂにおけるドレイン側選択トランジスタ４０のトランジスタ領域５１などの、ドレイン側選択トランジスタの隣の、ストリング中のトランジスタのドレイン領域でも、前述したようなブレークダウンが発生する。ドレイン側選択トランジスタのソース領域におけるブレークダウンは、ドレイン側選択トランジスタの隣の、ストリング中のトランジスタ（目標トランジスタ）に印加される電圧を、プログラム障害を減らしたり防止するための自己昇圧方式において、チャネル電圧を昇圧するのに通常使用される値よりも低い値に下げることによって防止される。そのような実施形態の一実施例において、目標トランジスタに印加される電圧は１から３ボルトの範囲となり得る。
【００２３】
前述したソース側選択トランジスタのドレイン領域のブレークダウンおよびドレイン側選択トランジスタのソース領域のブレークダウンは、電荷記憶トランジスタのストリングにおけるトランジスタのうちのいずれかの書き込み中またはプログラミング中に起きうるものである。
　
ｈ．「[0052] One aspect of the invention is thus based on the recognition that such breakdown of the drain area of the source side select transistor can be alleviated or prevented altogether by applying electrical potentials to the word lines so that the above described program disturb mechanisms are suppressed, so that the boosting does not alter the charge state at FGO. In one implementation, this can be achieved by reducing the voltage that is supplied to WL0 to a value below Vp A ss   such as a voltage in the range of one to three volts instead of the five to ten volt intermediate voltage for V PASS  normally applied during conventional self boosting. This is illustrated in Figs. 5A-5D.
[0053] Figs. 5A-5D are cross-sectional views of the NAND string 100 with biased voltages different from those applied during conventional self boosting to illustrate one aspect of the invention. When cell 122 is being programmed, the bias voltages applied are the same as those employed in the conventional self boosting scheme. However, during the subsequent programming time intervals where cells 124, 126 and 128 are programmed, instead of applying the traditional V PASS  to word line WLO in the typical eight to ten volt range, a lower voltage V LOW  is applied instead to the word line WLO. As noted above, in one implementation, V LOW  may be in the range of or one to three volts. Such low voltage will be applied to the word line WLO during at least some and preferably all of the programming time intervals for programming all of the cells in the memory array, except during the programming time interval for cells under the word line WLO. By applying a low voltage to WLO, the boosted channel potential under WL1, WL2 and so forth cannot be fully transferred to the drain of the source select transistor. As a result, the drain voltage of the source select transistor is lower and the breakdown can be prevented or reduced in severity. For example, in the case of Fig. 5B, assume that all memory cells 122-130 are in the erased state with an erased threshold voltage of about -2V, the channel area under the memory cells 124-130 will be boosted to for example 8V (depending on the V PASS value). Assume furthermore that a voltage V LOW of 1.5V is applied to WLO, in combination with the -2V threshold voltage of memory cell 122, this means that the memory cell 122 is in the conducting state. As a result, a part of the boosted charge in the channel area of memory cell 124-130 will be transferred to the source side of memory cell 122; as a result, the potential on the source side will rise. However, the rise will stop after the source side potential of memory cell 122 has reached a value of about 3.5V (gate voltage - threshold voltage). As a result, the drain potential of the source side select transistor is only boosted up to a value of 3.5V while in the conventional case it would have been boosted to 8V. It is obvious that the very significant reduction in drain voltage will prevent or at least strongly reduce the breakdown at the select transistor drain. Band-to band tunneling is reduced by such scheme to an extent so that the charge state of cell 122 will not change by the self boosting voltages applied to the channel regions of transistors 122-130.
[0054] The above-described breakdown can also occur at the source area of the transistor in a string next to the drain select transistor, such as transistor area 51 of drain select transistor 40 in Fig. 2B, even though the drain side select gate typically has a higher gate voltage, such as in the range of 1.5-2.5V during boosting, than the source side select gate which is typically at a 0V gate voltage during boosting. Drain select transistor breakdown at the source area is prevented by reducing the voltage applied to the transistor in a string next to the drain select transistor to a value lower than that normally used for boosting the channel voltage in a self boosting scheme to reduce or prevent program disturb. Thus, Figs. 5A-5D need only be modified slightly to illustrate this. Instead of being the source select transistor, transistor 120 is instead the drain select transistor which has a higher gate voltage, such as in the range of 1.5- 2.5V during boosting, than the source select transistor. The interpretation of the labeling of the word lines would also be revised so that WLO is the word line closest to drain select transistor 120. The programming sequence then proceeds beginning with the transistor closest to the source select transistor towards the drain side of the strings, until the transistor (122) closest to the drain select transistor (120) is reached. Thus, Fig. 5D to Fig. 5A, in such order, illustrate the last few cycles of such programming sequence. Instead of applying zero volts to the word line WLO coupled to transistor 122 (transistor next to the drain select transistor), a low positive voltage V LOW  is applied. In one implementation, the voltage V LOW applied to the transistor 122 may be in the range of one to three volts. In another implementation, the boosting voltage coupled to some of the transistors other than the transistor 122 to prevent program disturb may be higher than that (V LOW) coupled to the transistor 122 by at least 50%. The above-described features related to source and/or drain area breakdown of transistor(s) next to the drain and/or source select transistor(s) can be used in conjunction with any self boosting scheme, including but not limited to any form of SB, LSB and EASB.
（【００５２】
本発明の一態様は、かくしてソース側選択トランジスタのドレイン領域のそのようなブレークダウンが、前述したプログラム障害のメカニズムが抑制されるように、また昇圧がＦＧ０における電荷状態を変えるようなことがないように、ワードラインに電位を印加することによって、完全に回避されたり防止されたりすることができるという認識に基づいている。一実施例では、このことは、従来の自己昇圧中に通常印加されるＶ
ＰＡＳＳ
のための５〜１０ボルトの中間電圧の代わりに１〜３ボルトの範囲の電圧などのＶ
ＰＡＳＳ
より低い値にＷＬ０に供給される電圧を下げることにより達成される。このことを図５Ａ〜５Ｄに示す。
【００５３】
図５Ａ〜５Ｄは、本発明の一態様を例示するための、従来の自己昇圧中に印加されるものとは異なったバイアス電圧を伴ったＮＡＮＤストリング１００の断面図である。セル１２２がプログラムされているとき、印加されるバイアス電圧は従来の自己昇圧方式で採用されたものと同じである。しかし、セル１２４、１２６、１２８がプログラムされる後続のプログラミングタイムインターバル中には、典型的には８〜１０ボルトの範囲で従来のＶ
ＰＡＳＳ
をワードラインＷＬ０に印加する代わりに、より低い電圧Ｖ
ＬＯＷ
が代わりにワードラインＷＬ０に印加される。前述したように、一実施例では、Ｖ
ＬＯＷ
は１〜３ボルトの範囲かまたはそれらのボルトとすることができる。そのような低い電圧は、ワードラインＷＬ０の下のセルに対するプログラミングタイムインターバルの間隔中を除き、メモリアレイにおけるセルの全てをプログラムするためのプログラミングタイムインターバルのうちの少なくとも幾つかの間隔中に、好ましくは全ての間隔中にワードラインＷＬ０に印加されることになる。
【００５４】
ドレイン側選択ゲートが、昇圧中には典型的に、ソース側選択ゲートの昇圧中の典型的なゲート電圧である０ボルトより高い電圧である、１．５〜２．５ボルトの範囲のゲート電圧が印加されていたとしても、図２Ｂのドレイン側選択トランジスタ４０のソース領域５１などの、ドレイン側選択トランジスタの隣の、ストリング中のトランジスタのソース領域でも、前述したようなブレークダウンは発生する。ドレイン側選択トランジスタのソース領域におけるブレークダウンは、ドレイン側選択トランジスタの隣の、ストリング中のトランジスタに印加される電圧を、プログラム障害を減らしたり防止するための自己昇圧方式において、チャネル電圧を昇圧するのに通常使用される値よりも低い値に下げることによって防止される。かくして、図５Ａ〜５Ｄは、このことを説明するために若干修正される必要がある。トランジスタ１２０は、ソース側選択トランジスタではなく、昇圧中に、１．５〜２．５ボルトの範囲のような、ソース側選択トランジスタよりも高いゲート電圧を印加されるドレイン側選択トランジスタとなっている。ワードラインのラベル付けの解釈も、ＷＬ０がドレイン側選択トランジスタ１２０に１番近いワードラインとなるように見直される。それから、プログラミングシーケンスは、ソース側選択トランジスタに最も近いトランジスタから開始され、ドレイン側選択トランジスタ１２０に最も近いトランジスタ１２２に到達するまで、ストリングのドレイン側に向かって進行する。かくして、図５Ｄ〜図５Ａは、そのような順番で、そのようなプログラミングシーケンスの最後の数サイクルを示している。トランジスタ１２２（ドレイン側選択トランジスタの次のトランジスタ）に結合されたワードラインＷＬ０に０ボルトを印加する代わりに、低い正の電圧Ｖ
ＬＯＷ
が印加される。一実施例では、トランジスタ１２２に印加される電圧Ｖ
ＬＯＷ
は、１〜３ボルトの範囲とすることができる。
ドレイン側および／またはソース側選択トランジスタの隣のトランジスタのソースおよび／またはドレイン領域のブレークダウンに関連した前述したような特徴は、限定はされないがＳＢ、ＬＳＢおよびＥＡＳＢのいずれかの形態を含んだあらゆる自己昇圧方式とともに使用されることができる。
　
（２−２）摘記事項ａ．の「本発明は、全体として
フラッシュＥＥＰＲＯＭ
形の不揮発性半導体メモリ、特にＮＡＮＤ形メモリセルアレイを操作する
方法
選択されたワードライン上の選択されていないセルの意図しないプログラミングは、「プログラム障害」と称される。一般的に言って、「プログラム障害」は、正または負のいずれかの方向へのあらゆる望まないしきい値電圧シフトを説明するのに使用されるものであり、そのシフトはプログラムミング動作中に起きて、選択されたワードラインに必ずしも限定されるものではない。
プログラム障害を防ぐためには幾つかの技術を利用することができる。「自己昇圧」（「ＳＢ」）として知られている一つの方法が、（途中省略）提案されている。
これらの方式が今の形式で使用されると、特に次世代のデバイスにおけるメモリセルの寸法が引き続き縮小したり、または小さくなると、依然としてやはり或る種の問題が発生する。従って、そのような問題が解消される改良形自己昇圧方式を提供することが望まれている。
トランジスタ２２、２４または２６のうちのいずれか１つについての前述した自己昇圧方式のいずれか１つにおけるプログラミング中に、０ボルトがトランジスタ５０のゲートに印加され、また大部分の例では、中間電圧Ｖｐａｓｓ（例えば、１０ボルト）がトランジスタ４８のコントロールゲートに印加される。かくして、トランジスタ４８のチャネル領域は、０．６の結合比を取る場合（チャネル領域は、昇圧前に２ボルトに事前充電されると仮定する場合）、８ボルトなどの値に昇圧される。トランジスタ４８のこのような昇圧されたチャネル電圧は、多分にバンド間のトンネリングによって、トランジスタ５０のドレイン領域４９のブレークダウンを引き起こしうる。
ブレークダウンによって発生した電子が、トランジスタ４８の下方の昇圧されたチャネル領域に向かって加速される。このことによって、所謂ホットエレクトロンが生成され、このホットエレクロトンがトランジスタ４８のフローティングゲートに注入され、しきい値電圧シフトを引き起こすこととなる。このしきい値電圧シフトは、トランジスタ４８を１つのプログラムされた状態から別のプログラムされた状態へなど、１つの充電状態からもう１つの別の状態へ変化させ得るものであり、それは望ましくない。
ドレイン側選択ゲートには、昇圧中に典型的に、ソース側選択ゲートの昇圧中の典型的なゲート電圧である０ボルトより高い電圧である、１．５〜２．５ボルトの範囲のゲート電圧が印加されていたとしても、図２Ｂにおけるドレイン側選択トランジスタ４０のトランジスタ領域５１などの、ドレイン側選択トランジスタの隣の、ストリング中のトランジスタのドレイン領域でも、前述したようなブレークダウンが発生する。
　
（２−３）また、摘記事項ｃ．の段落【０００８】と段落【０００９】の記載によれば、図３Ａを参照して、先願明細書等に記載された発明が前提とするＮＡＮＤ形メモリセルアレイの構成について、「ＮＡＮＤストリング１１」は、２つの「選択トランジスタ２０、３０」とそれらの間の４つの「メモリセル２２〜２８」を有し、「ＮＡＮＤストリング１３」は、２つの「選択トランジスタ４０、５０」とそれらの間の４つの「メモリセル４２〜４８」を有するとともに、上記「ＮＡＮＤストリング１１、１３」は、各々「ビットライン１２、１４」と「共通のソースライン」との間に接続されており、上記「メモリセル２２〜２８、４２〜４８」の「ゲート」にはそれぞれ複数の「ワードラインＷＬ３〜ＷＬ０」が接続されることが記載されている。
　
（２−４）また、摘記事項ｄ．の「【００１１】　ＮＡＮＤフラッシュメモリセルをプログラムする場合、プログラム電圧がコントロールゲートに印加され、またプログラムするために選択されるＮＡＮＤストリングのチャネル領域が接地される（０ボルト）。（途中省略）選択されたＮＡＮＤストリングのチャネル領域を接地するために、対応するビットラインは接地される（０ボルト）一方、ＳＧＤは、選択トランジスタのしきい値電圧よりも高い十分な高電圧（一般には、例えば３．３ボルトのＶdd）に接続される。」という記載、及び摘記事項ｅ．の「【００１３】　図３Ａを参照すると、ビットライン１２上のセルのうちの１つをプログラムするために自己昇圧プログラミング技術が、図３Ａにおけるメモリアレイに適用される場合、例えば０ボルトがビットライン１２に印加されると共に電圧Ｖｄｄ（例えば、３．３ボルト）がビットライン１４に印加される。」という記載によれば、先願明細書等には、図３Ａに記載されたＮＡＮＤ形メモリアレイにおいて、「ビットライン１２」に接続された「メモリセル」のうちの１つを「自己昇圧プログラミング技術」を用いて「プログラム」しようとした場合には、選択された（プログラムすべきセルを含む）ＮＡＮＤストリングに接続された「ビットライン１２」には「０ボルト」を印加し、選択されなかった（プログラムすべきセルを含まない）ＮＡＮＤストリングに接続された「ビットライン１４」には「電圧Ｖｄｄ」を印加する段階が記載されている。
　
（２−５）また、摘記事項ｈ．の「【００５２】　本発明の一態様は、かくして
ソース側選択トランジスタのドレイン領域のそのようなブレークダウンが、前述したプログラム障害のメカニズムが抑制されるように、また昇圧がＦＧ０における電荷状態を変えるようなことがないように、ワードラインに電位を印加することによって、完全に回避されたり防止されたりすることができる
このことは、従来の自己昇圧中に通常印加されるＶ
ＰＡＳＳ
のための５〜１０ボルトの中間電圧の代わりに１〜３ボルトの範囲の電圧などのＶ
ＰＡＳＳ
より低い値にＷＬ０に供給される電圧を下げることにより達成される。
セル１２２がプログラムされているとき、印加されるバイアス電圧は従来の自己昇圧方式で採用されたものと同じである。しかし、セル１２４、１２６、１２８がプログラムされる後続のプログラミングタイムインターバル中には、一般に８〜１０ボルトの範囲で従来のＶ
ＰＡＳＳ
をワードラインＷＬ０に印加する代わりに、より低い電圧Ｖ
ＬＯＷ
が代わりにワードラインＷＬ０に印加される。
　
　ここで、段落【００５２】〜【００５３】には、図５Ａ〜５Ｄに記載されたＮＡＮＤストリング１００が、選択された（プログラムすべきセルを含む）ＮＡＮＤストリングであるのか、選択されなかった（プログラムすべきセルを含まない）ＮＡＮＤストリングであるのかが明記されていない。しかしながら、段落【００５３】に「図５Ｂの場合、全てのメモリセル１２２〜１３０が約−２ボルトの消去しきい値電圧で消去された状態になっていると仮定すると、
メモリセル１２４〜１３０の下のチャネル領域は例えば８ボルトに（Ｖ
ＰＡＳＳ
の値に応じて）昇圧される
プログラムするために選択されるＮＡＮＤストリングのチャネル領域が接地される（０ボルト）。
　
　そして、図５Ａ〜５Ｄに記載されたＮＡＮＤストリング１００は、選択されなかったＮＡＮＤストリングに該当するから、上記ＮＡＮＤストリング１００が、図３Ａに記載されたＮＡＮＤ形メモリセルアレイにおいて、選択されなかったＮＡＮＤストリング１３に相当するものであることを考慮すると、図５Ａ〜５Ｄを用いて説明された、「ソース側選択トランジスタ」に隣接するメモリセルに接続する「ワードラインＷＬ０」に、従来の自己昇圧中に印加する電圧ＶＰＡＳＳ（８〜１０ボルト）よりも低い電圧ＶＬＯＷ（１〜３ボルトの範囲）を印加する方法は、図３Ａに記載されたＮＡＮＤ形メモリセルアレイにおいて、ＮＡＮＤストリング１３に含まれる選択トランジスタ５０に隣接するメモリセル４８に接続するワードラインＷＬ０に電圧ＶＬＯＷを印加する方法として理解することができる。
　
　このような観点から、図３Ａに関する記載と、段落【００５３】において、図５Ａ〜５Ｄを用いて説明された方法を総合すると、先願明細書等には、図３Ａに記載されたＮＡＮＤ形メモリセルアレイにおいて、複数の「ワードラインＷＬ３〜ＷＬ０」のうち、「ソース側」の「選択ラインＳＧＳ」の電圧が「ゲート」に印加される「トランジスタ３０及び５０」と最も隣接した「ワードラインＷＬ０」に接続される「メモリセル２８及び４８」のうち、選択されなかった「ビットライン１４」に接続される「メモリセル４８」のワードラインＷＬ０に電圧ＶＬＯＷ（１〜３ボルトの範囲）を印加することにより、「メモリセル４８」の「チャンネル電圧」を「昇圧」させる段階が記載されている。
　
（２−６）また、摘記事項ｈ．の「【００５４】　ドレイン側選択ゲートが、昇圧中には典型的に、ソース側選択ゲートの昇圧中の典型的なゲート電圧である０ボルトより高い電圧である、１．５〜２．５ボルトの範囲のゲート電圧が印加されていたとしても、
図２Ｂのドレイン側選択トランジスタ４０のソース領域５１などの、ドレイン側選択トランジスタの隣の、ストリング中のトランジスタのソース領域でも、前述したようなブレークダウンは発生する。
　
　そして、このような「プログラム障害」を防止するための方法として、摘記事項ｈ．の「【００５４】（途中省略）ドレイン側選択トランジスタのソース領域におけるブレークダウンは、ドレイン側選択トランジスタの隣の、ストリング中のトランジスタに印加される電圧を、プログラム障害を減らしたり防止するための自己昇圧方式において、チャネル電圧を昇圧するのに通常使用される値よりも低い値に下げることによって防止される。かくして、
図５Ａ〜５Ｄは、このことを説明するために若干修正される必要がある。
トランジスタ１２２（ドレイン側選択トランジスタの次のトランジスタ）に結合されたワードラインＷＬ０に０ボルトを印加する代わりに、低い正の電圧Ｖ
ＬＯＷ
が印加される。
　
　このような観点から、図３Ａに関する記載と、段落【００５４】において、５Ａ〜５Ｄの記載を若干修正した、図５Ｄ〜５Ａの順序で説明されるプログラムシーケンスとして記載された方法を総合すると、先願明細書等には、図３Ａに記載されたＮＡＮＤ形メモリアレイにおいて、複数の「ワードラインＷＬ３〜ＷＬ０」のうち、「ドレイン側」の「選択ラインＳＧＤ」の電圧が「ゲート」に印加される「トランジスタ２０及び４０」と最も隣接した「ワードラインＷＬ３」に接続される「メモリセル２２及び４２」のうち、選択されなかった「ビットライン１４」に接続される「メモリセル４２」のワードラインＷＬ３に電圧ＶＬＯＷ（１〜３ボルトの範囲）を印加することにより、「メモリセル４２」の「チャンネル電圧」を「昇圧」させる段階が記載されている。
　
（２−７）上記（２−５）で検討した、「ソース側選択トランジスタのドレイン領域のブレークダウン」による「プログラム障害」と、上記（２−６）で検討した、「ドレイン側選択トランジスタ４０のソース領域５１のブレークダウン」による「プログラム障害」は、段落【００２３】の「前述したソース側選択トランジスタのドレイン領域のブレークダウンおよびドレイン側選択トランジスタのソース領域のブレークダウンは、電荷記憶トランジスタのストリングにおけるトランジスタのうちのいずれかの書き込み中またはプログラミング中に起きうるものである。」等の記載より、いずれも、「ＮＡＮＤ形メモリセルアレイ」において従来の「自己昇圧方式のプログラミング技術」を適用する際に同時に発生する問題であるから、上記二つの「プログラム障害」を防止するための方法である、「ソース側選択トランジスタ」に隣接するメモリセルに接続するワードラインに電圧ＶＬＯＷを印加する方法と、「ドレイン側選択トランジスタ」に隣接するメモリセルに結合されたワードラインに電圧ＶＬＯＷを印加する方法の両者を同時に実施し得ることは明らかである。
　なお、この点に関連して、段落【００５４】には「ドレイン側
および／または
および／また
　また、上記二つの方法は、図３Ａに記載されたＮＡＮＤ形メモリアレイにおいて適用するものとして理解することが可能であることは、上記（２−５）と（２−６）において上述したとおりである。
　したがって、先願明細書等には、図３Ａに記載されたＮＡＮＤ形メモリアレイにおいて、「ソース側選択トランジスタのドレイン領域のブレークダウン」による「プログラム障害」と「ドレイン側選択トランジスタのソース領域のブレークダウン」による「プログラム障害」を防止するために、「ソース側選択トランジスタ」に隣接するメモリセルに接続された「ワードラインＷＬ０」に「１〜３ボルトの範囲の電圧ＶＬＯＷ」を印加する方法と、「ドレイン側選択トランジスタ」に隣接するメモリセルに接続された「ワードラインＷＬ３」に「１〜３ボルトの範囲の電圧ＶＬＯＷ」を印加する方法と、を同時に実施することが記載されている。また、このことは、上記（２−５）で記載した上記段階と、上記（２−６）で記載した上記段階を同時に実施することも意味している。
　
（２−８）摘記事項ｈ．の「【００５３】　図５Ａ〜５Ｄは、本発明の一態様を例示するための従来の自己昇圧中に印加されるものとは異なったバイアス電圧を伴ったＮＡＮＤストリング１００の断面図である。
セル１２２がプログラムされているとき、印加されるバイアス電圧は従来の自己昇圧方式で採用されたものと同じ
セル１２４、１２６、１２８がプログラムされる後続のプログラミングタイムインターバル中には、典型的には８〜１０ボルトの範囲で従来のＶ
ＰＡＳＳ
をワードラインＷＬ０に印加する代わりに、より低い電圧Ｖ
ＬＯＷ
が代わりにワードラインＷＬ０に印加される。
例えば、図５Ｂの場合、全てのメモリセル１２２〜１３０が約−２ボルトの消去しきい値電圧で消去された状態になっていると仮定すると、メモリセル１２４〜１３０（当合議体注：１２６〜１３０の誤記と認められる）の下のチャネル領域は例えば８ボルトに（Ｖ
ＰＡＳＳ
の値に応じて）昇圧されることになる。
　
　また、段落【００５３】において説明された、上記図５Ｂにおいて電圧ＶＰＡＳＳを印加する方法は、段落【００５４】において説明された、図５Ａ〜５Ｄの記載を若干修正した、図５Ｄ〜５Ａの順序で説明されるプログラムシーケンスとして記載された方法においても同様に採用されているものと認められる。この点については、例えば、上記若干修正した図５Ｂを参照すると、ドレイン側選択トランジスタ１２０に隣接するメモリセル１２２とプログラムすべきメモリセル１２４を除く、メモリセル１２６〜１３０に接続するワードラインに、電圧ＶＰＡＳＳが印加されていることが、見てとれることからも明らかである。
　
　そして、段落【００５３】に記載された、図５Ａ〜５Ｄにおいて電圧ＶＰＡＳＳを印加する方法と、段落【００５４】に記載された、図５Ｄ〜５Ａにおいて電圧ＶＰＡＳＳを印加する方法は、上記（２−７）で検討したと同様に、同時に実施できるものであり、また、これらの方法が、図３Ａに記載されたメモリアレイにも適用されるものと理解できることは上述のとおりであるから、こららの記載を総合すると、先願明細書等には、「ドレイン側選択トランジスタ」に隣接するメモリセルに結合された「ワードラインＷＬ３」および「ソース側選択トランジスタ」に隣接するメモリセルに接続する「ワードラインＷＬ０」を除き、また、「プログラム」対象のメモリセル、例えばメモリセル２８に接続された「ワードラインＷＬ１」を除いた残りの「ワードラインＷＬ２」に電圧「ＶＰＡＳＳ」を印加することによって、上記「ワードラインＷＬ２」に連結され、非選択「ビットライン１４」に接続される「メモリセル４４」の「チャネル電圧」を、上記電圧「ＶＰＡＳＳ」に応じた電圧（例えば８ボルト）に「昇圧」させる段階が記載されている。
　
（２−９）「１〜３ボルトの範囲の電圧ＶＬＯＷ」をワードラインに印加することにより「昇圧」させたメモリセルのチャネル領域の電圧は、「８〜１０ボルトの範囲の電圧ＶＰＡＳＳ」をワードラインに印加することにより「昇圧」させたメモリセルのチャネル領域の電圧よりも低いことは明らかである。
　
（２−１０）以上、上記（２−１）〜（２−９）を総合すると、先願明細書等には次の発明（以下「先願発明」という。）が記載されているものと認められる。
　
　「ドレイン側の選択ラインＳＧＤの電圧がゲートに印加される選択トランジスタ２０、４０と、ソース側の選択ラインＳＧＳの電圧がゲートに印加される選択トランジスタ３０、５０との間に、それぞれ直列に連結される複数のメモリセル２２〜２８及び４２〜４８からなるＮＡＮＤストリング１１及び１３を含み、前記ＮＡＮＤストリング１１及び１３がそれぞれビットライン１２及び１４と共通のソースラインの間に接続され、前記複数のメモリーセル２２〜２８及び４２〜４８のゲートにそれぞれ接続される複数のワードラインＷＬ３〜ＷＬ０を含むフラッシュＥＥＰＲＯＭ形の不揮発性半導体メモリのフローティングゲートに注入されるホットエレクトロンによるプログラム障害を防止する方法において、
　前記ビットライン１２に接続したメモリセルのうちの例えば前記ワードラインＷＬ１に接続されたメモリーセル２６をプログラムしようとした場合には、選択された（プログラムすべきセルを含む）ＮＡＮＤストリング１１に接続された前記ビットライン１２に０ボルトを印加し、選択されなかった（プログラムすべきセルを含まない）ＮＡＮＤストリング１３に接続された前記ビットライン１４に電圧Ｖｄｄを印加する段階と、
　前記複数のワードラインＷＬ３〜ＷＬ０のうち、前記ソース側の選択ラインＳＧＳの電圧がゲートに印加される選択トランジスタ３０及び５０と最も隣接したワードラインＷＬ０と、前記ドレイン側の選択ラインＳＧＤの電圧がゲートに印加される選択トランジスタ２０及び４０と最も隣接したワードラインＷＬ３には、１〜３ボルトの範囲の電圧ＶＬＯＷを同時に印加し、前記ワードラインＷＬ０に接続されるメモリセル２８及び４８のうち、前記ビットライン１４に接続されるメモリセル４８のチャネル電圧と、前記ワードラインＷＬ３に連結されるメモリセル２２及び４２のうち、前記ビットライン１４に接続される前記メモリセル４２のチャネル電圧を昇圧させる段階と、
　前記複数のワードラインＷＬ３〜ＷＬ０のうち、前記ワードラインＷＬ３およびＷＬ０を除き、プログラム対象の前記ワードラインＷＬ１を除いた残りの前記ワードラインＷＬ２に、８〜１０Ｖの範囲の電圧ＶＰＡＳＳを印加し、前記ワードラインＷＬ２に接続され、前記ビットライン１４に接続されるメモリセル４４のチャネル電圧を昇圧させる段階とを含み、
　前記１〜３ボルトの範囲の電圧ＶＬＯＷは、前記８〜１０Ｖの範囲の電圧ＶＰＡＳＳよりも低く、
　前記１〜３ボルトの範囲の電圧ＶＬＯＷに応じて昇圧させたメモリセル４８及び４２のチャンネル電圧は、前記８〜１０Ｖの範囲の電圧ＶＰＡＳＳに応じて昇圧させたメモリセル４４のチャネル電圧より低いことを特徴とする、フラッシュＥＥＰＲＯＭ形の不揮発性半導体メモリのフローティングゲートに注入されるホットエレクトロンによるプログラム障害を防止する方法。」
　
（３）本願補正発明と先願発明との対比
（３−１）先願発明の「ドレイン側の選択ラインＳＧＤの電圧がゲートに印加される選択トランジスタ２０、４０」及び「ソース側の選択ラインＳＧＳの電圧がゲートに印加される選択トランジスタ３０、５０」は、それぞれ、本願補正発明の「第１選択トランジスタ」及び「第２選択トランジスタ」に相当しているから、先願発明の「ドレイン側の選択ラインＳＧＤの電圧がゲートに印加される選択トランジスタ２０、４０とソース側の選択ラインＳＧＳの電圧がゲートに印加される選択トランジスタ３０、５０との間に直列に連結される複数のメモリセル２２〜２８及び４２〜４８からなるＮＡＮＤトリング１１及び１３」は、本願補正発明の「第１選択トランジスタと第２選択トランジスタとの間に直列に連結される複数のメモリセルを含むセルストリング」に相当する。
　また、先願発明の「ビットライン１２及び１４」、「共通のソースライン」、「複数のワードラインＷＬ３〜ＷＬ０」、「フラッシュＥＥＰＲＯＭ形の不揮発性半導体メモリ」及び「ホットエレクトロンによるプログラム障害」は、それぞれ、本願補正発明の「ビットライン」、「共通ソースライン」、「複数のワードライン」、「不揮発性メモリ装置」及び「ホットエレクトロンプログラムディスターブ」に相当しているから、先願発明の「前記ＮＡＮＤストリング１１及び１３がそれぞれビットライン１２及び１４と共通のソースラインの間に接続され、前記複数のメモリーセル２２〜２８及び４２〜４８のゲートにそれぞれ接続される複数のワードラインＷＬ３〜ＷＬ０を含むフラッシュＥＥＰＲＯＭ形の不揮発性半導体メモリのフローティングゲートに注入されるホットエレクトロンによるプログラム障害を防止する方法」は、本願補正発明の「それぞれのセルストリングがビットラインそれぞれと共通ソースラインの間に連結され、前記複数のメモリーセルのゲートにそれぞれ連結される複数のワードラインを含む不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法」に相当する。
　
（３−２）先願発明の「電圧Ｖｄｄ」は、意図しない書き込みを防止するために、選択されなかった（プログラムすべきセルを含まない）ＮＡＮＤストリングに接続された「ビットライン１４」に印加される電圧であるから、本願補正発明の「非選択されたビットライン」に印加される「電源電圧」に相当する。したがって、先願発明の「前記ビットライン１２に接続したメモリセルのうちの例えば前記ワードラインＷＬ１に接続されたメモリーセル２６をプログラムしようとした場合には、選択された（プログラムすべきセルを含む）ＮＡＮＤストリング１１に接続された前記ビットライン１２に０ボルトを印加し、選択されなかった（プログラムすべきセルを含まない）ＮＡＮＤストリング１３に接続された前記ビットライン１４に電圧Ｖｄｄを印加する段階」は、本願補正発明の「プログラムのために選択されたビットラインに０Ｖを印加し、非選択されたビットラインに電源電圧を印加する段階」に相当する。
　
（３−３）先願発明の「前記複数のワードラインＷＬ３〜ＷＬ０のうち、前記ソース側の選択ラインＳＧＳの電圧がゲートに印加されるトランジスタ３０及び５０と最も隣接した、前記ワードラインＷＬ０と、前記ドレイン側の選択ラインＳＧＤの電圧がゲートに印加されるトランジスタ２０及び４０と最も隣接した、前記ワードラインＷＬ３」は、本願補正発明の「前記複数のワードラインのうち前記第１選択トランジスタと最も隣接した第１エッジワードラインと、前記第２選択トランジスタと最も隣接した第２エッジワードライン」に相当する。
　
　また、先願発明の「１〜３ボルトの範囲の電圧ＶＬＯＷ」は、「ソース側選択トランジスタのドレイン領域のブレークダウン」及び「ドレイン側選択トランジスタのソース領域のブレークダウン」による「プログラム障害」を防止することを目的として、チャネル電圧を昇圧させるために印加される電圧であるから、本願補正発明の「チャネルブースティングディスターブ防止電圧」に相当する。
　また、先願発明の「前記ワードラインＷＬ０に接続されるメモリセル２８及び４８のうち、前記ビットライン１４に接続されるメモリセル４８のチャネル電圧と、前記ワードラインＷＬ３に連結されるメモリセル２２及び４２のうち、前記ビットライン１４に接続される前記メモリセル４２のチャネル電圧を昇圧させる」は、本願補正発明の「前記第１及び第２エッジワードラインに連結されるメモリセルのうち、前記非選択されたビットラインに連結される第１グループのメモリセルのチャンネル電圧を第１電圧にブーストさせる」に相当する。
　
　したがって、先願発明の「前記複数のワードラインＷＬ３〜ＷＬ０のうち、前記ソース側の選択ラインＳＧＳの電圧がゲートに印加される選択トランジスタ３０及び５０と最も隣接したワードラインＷＬ０と、前記ドレイン側の選択ラインＳＧＤの電圧がゲートに印加される選択トランジスタ２０及び４０と最も隣接したワードラインＷＬ３には、１〜３ボルトの範囲の電圧ＶＬＯＷを同時に印加し、前記ワードラインＷＬ０に接続されるメモリセル２８及び４８のうち、前記ビットライン１４に接続されるメモリセル４８のチャネル電圧と、前記ワードラインＷＬ３に連結されるメモリセル２２及び４２のうち、前記ビットライン１４に接続される前記メモリセル４２のチャネル電圧を昇圧させる段階」は、本願補正発明の「前記複数のワードラインのうち前記第１選択トランジスタと最も隣接した第１エッジワードラインと、前記第２選択トランジスタと最も隣接した第２エッジワードラインには、チャネルブースティングディスターブ防止電圧を同時に印加し、前記第１及び第２エッジワードラインに連結されるメモリセルのうち、前記非選択されたビットラインに連結される第１グループのメモリセルのチャンネル電圧を第１電圧にブーストさせる段階」に相当する。
　
（３−４）先願発明の「前記複数のワードラインＷＬ３〜ＷＬ０のうち、前記ワードラインＷＬ３およびＷＬ０を除き、プログラム対象の前記ワードラインＷＬ１を除いた残りの前記ワードラインＷＬ２」は、本願補正発明の「前記第１および第２エッジワードラインとプログラム対象ワードラインを除いた残りのワードライン」に相当する。
　
　また、先願発明の「８〜１０Ｖの範囲の電圧ＶＰＡＳＳ」は、前記ワードラインＷＬ３およびＷＬ０を除き、プログラム対象の前記ワードラインＷＬ１を除いた残りの前記ワードラインＷＬ２に印加される電圧であって、前記ワードラインＷＬ２に接続され、前記ビットライン１４に接続されるメモリセル４４に対する意図しないプログラミングを防止するために印加される電圧であるから、本願補正発明の「プログラム禁止電圧」に相当する。
　
　また、先願発明の「前記ワードラインＷＬ２に接続され、前記ビットライン１４に接続されるメモリセル４４のチャネル電圧を昇圧させる」ことは、本願補正発明の「前記残りのワードラインに連結される前記非選択ビットラインに接続されるメモリセルにあたる第２グループのメモリセルのチャネルを第２電圧にブーストさせる」ことに相当する。
　
　したがって、先願発明の「前記複数のワードラインＷＬ３〜ＷＬ０のうち、前記ワードラインＷＬ３およびＷＬ０を除き、プログラム対象の前記ワードラインＷＬ１を除いた残りの前記ワードラインＷＬ２に、８〜１０Ｖの範囲の電圧ＶＰＡＳＳを印加し、前記ワードラインＷＬ２に接続され、前記ビットライン１４に接続されるメモリセル４４のチャネル電圧を昇圧させる段階」は、本願補正発明の「前記第１および第２エッジワードラインとプログラム対象ワードラインを除いた残りのワードラインにプログラム禁止電圧を印加し、前記残りのワードラインに連結される前記非選択ビットラインに接続されるメモリセルにあたる第２グループのメモリセルのチャネルを第２電圧にブーストさせる段階」に相当する。
　
（３−５）先願発明の「前記１〜３ボルトの範囲の電圧ＶＬＯＷは、前記８〜１０Ｖの範囲の電圧ＶＰＡＳＳよりも低く」は、本願補正発明の「前記チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧よりも低く」に相当する。
　
（３−６）先願発明の「前記１〜３ボルトの範囲の電圧ＶＬＯＷに応じて昇圧させたメモリセル４８及び４２のチャンネル電圧は、前記８〜１０Ｖの範囲の電圧ＶＰＡＳＳに応じて昇圧させたメモリセル４４のチャネル電圧より低いこと」は、本願補正発明の「前記第１電圧は、前記第２電圧より低いこと」に相当する。
　
（３−７）したがって、本願補正発明と先願発明とは、
　「第１選択トランジスタと第２選択トランジスタとの間に直列に連結される複数のメモリセルを含むセルストリングを含み、それぞれのセルストリングがビットラインそれぞれと共通ソースラインの間に連結され、前記複数のメモリーセルのゲートにそれぞれ連結される複数のワードラインを含む不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法において、
　プログラムのために選択されたビットラインに０Ｖを印加し、非選択されたビットラインに電源電圧を印加する段階と、
　前記複数のワードラインのうち前記第１選択トランジスタと最も隣接した第１エッジワードラインと、前記第２選択トランジスタと最も隣接した第２エッジワードラインには、チャネルブースティングディスターブ防止電圧を同時に印加し、前記第１及び第２エッジワードラインに連結されるメモリセルのうち、前記非選択されたビットラインに連結される第１グループのメモリセルのチャンネル電圧を第１電圧にブーストさせる段階と、
　前記第１および第２エッジワードラインとプログラム対象ワードラインを除いた残りのワードラインにプログラム禁止電圧を印加し、前記残りのワードラインに連結される前記非選択ビットラインに接続されるメモリセルにあたる第２グループのメモリセルのチャネルを第２電圧にブーストさせる段階とを含み、
　前記チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧よりも低く、
　前記第１電圧は、前記第２電圧より低いことを特徴とする不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。」の点で一致しており、特段の相違は認められない。
　
（３−８）したがって、本願補正発明は、先願発明と同一であり、しかも、本願の発明者が先願発明に係る発明者と同一でなく、また、本願の出願時において、その出願人が先願の出願人と同一でもないから、特許法第２９条の２の規定により特許を受けることができない。
　よって、本願補正発明は、その特許出願の際、独立して特許を受けることができない。
　
（４）むすび
　以上のとおりであるから、本件補正による補正後の請求項１を引用する請求項２に係る発明は、特許法第２９条の２に規定により特許を受けることができず、その特許出願の際、独立して特許を受けることができないから、特許法第１７条の２第５項により準用する同法第１２６条第５項の規定に適合しない。
　よって、請求項２についての補正を含む本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　以上のとおり、本件補正（平成２３年１２月７日に提出された手続補正書による補正）は却下されたので、本願の請求項１〜１４に係る発明は、平成２３年７月２０日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１４に記載された事項により特定されるものであり、そのうち、請求項１を引用する請求項２に係る発明（以下、「本願発明」という。）は、請求項１及び請求項２に記載されている事項により特定される以下のとおりのものである。
　
　「【請求項１】
　第１選択トランジスタと第２選択トランジスタとの間に直列に連結される複数のメモリセルを含むセルストリングを含み、それぞれのセルストリングがビットラインそれぞれと共通ソースラインの間に連結され、前記複数のメモリーセルのゲートにそれぞれ連結される複数のワードラインを含む不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法において、
　プログラムのために選択されたビットラインに０Ｖを印加し、非選択されたビットラインに電源電圧を印加する段階と、
　前記複数のワードラインのうち前記第１選択トランジスタと最も隣接した第１エッジワードラインと、
　前記第２選択トランジスタと最も隣接した第２エッジワードラインと、に連結されるメモリセルのうち、前記非選択されたビットラインに連結されるメモリセルにあたる第１グループのメモリセルのチャンネル電圧を第１電圧にブーストさせる段階と、
　前記第１および第２エッジワードラインとプログラム対象ワードラインを除いた残りのワードラインに連結される前記非選択ビットラインに接続されるメモリセルにあたる第２グループのメモリセルのチャネルを第２電圧にブーストさせる段階とを含み、
　前記第１電圧は、前記第２電圧より低いことを特徴とする不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。」
「【請求項２】
　前記残りのワードラインにプログラム禁止電圧を印加し、前記第２グループのメモリセルのチャネルを前記第２電圧にブーストさせ、
　前記第１及び第２エッジワードラインには前記プログラム禁止電圧より低いチャネルブースティングディスターブ防止電圧を印加し、前記第１グループのメモリセルのチャネルを前記第１電圧にブーストさせることを特徴とする請求項１に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。」
　
２．先願発明
　先願（特願２００６−５５２１３８号特許出願）の先願明細書等に記載された発明については、上記第２．５．（２）（２−１０）において認定したとおりである。
　
３．対比・判断
　そして、上記第２．３．の（１）と（２）で検討したとおり、本願補正発明は、本件補正前の発明（本願発明）において、請求項１の明りょうでない記載を明りょうにするとともに、請求項２の「チャネルブースティングディスターブ防止電圧を印加し」を「チャネルブースティングディスターブ防止電圧を同時に印加し」と限定したものである。逆に言えば、本件補正前の発明（本願発明）は、明りょうでない記載を含んだものとするとともに、本願補正発明から上記の限定を省いたものである。
　そうすると、本願発明の構成要件をすべて含み、これを限定したものである本願補正発明が、上記第２．５．（３）において検討したとおり、先願発明と同一であるから、本願発明も、同様の理由により、先願発明と同一である。
　
第４．結言
　以上のとおり、本願発明は、先願発明と同一であるから、特許法第２９条の２の規定により、特許を受けることができない。
　したがって、他の請求項に係る発明を検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。