【事件の表示】
　特願２００８−５０３１２１「不揮発性メモリ半導体装置およびその製造方法」拒絶査定不服審判事件〔平成１８年　９月２８日国際公開、ＷＯ２００６／１０２３８９、平成２０年　８月２８日国内公表、特表２００８−５３５２１９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００６年３月２２日（パリ条約に基づく優先権主張　外国庁受理　２００５年３月２３日、アメリカ合衆国）を国際出願日とする特許出願であって、平成２３年３月２４日付けの拒絶理由通知に対して同年６月２８日に意見書及び手続補正書が提出されたが、同年７月１９日付けで拒絶査定がなされた。
　それに対して、同年１１月２５日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２４年４月２３日付けで審尋がなされ、同年８月２１日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２３年１１月２５日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２３年１１月２５日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜１０を補正して、補正後の特許請求の範囲の請求項１〜６とするものであり、補正前後の請求項１は各々次のとおりである。
　
（補正前）
　「【請求項１】
　第１の誘電率を有する第１の酸化物層（１１０）と、
　前記第１の酸化物層（１１０）上に形成される電荷蓄積層（１１５）と、
　前記電荷蓄積層（１１５）の上に形成される第２の酸化物層（１２０）と、
　前記第２の酸化物層（１２０）上に形成される、前記第１の誘電率より大きい第２の誘電率を有する誘電材料の層（１２５）と、
　前記誘電材料の層（１２５）の上に形成されるゲート電極（１３０）とを含み、
　前記電荷蓄積層（１１５）は、その一方の側部に第１の電荷を局在化し、他方の側部に第２の電荷を局在化して、２つの別個のビットのデータを格納することにより、２ビットのデータを格納する単一のメモリセルを構成する、不揮発性メモリ半導体装置。」
　
（補正後）
　「【請求項１】
　第１の誘電率を有する第１の酸化物層（１１０）と、
　前記第１の酸化物層（１１０）上に形成される電荷蓄積層（１１５）と、
　前記電荷蓄積層（１１５）の上に形成される第２の酸化物層（１２０）と、
　前記第２の酸化物層（１２０）上に形成される誘電材料の層（１２５）とを含み、
　前記誘電材料の層（１２５）はアルミン酸ハフニウムまたはケイ酸ハフニウムを含み、
　前記誘電材料の層（１２５）の厚さは、約４０Åから約２００Åまでの範囲であり、
　前記誘電材料は、前記第１の誘電率より大きい第２の誘電率を有し、
　前記第２の誘電率は７．０より大きく、さらに、
　前記誘電材料の層（１２５）の上に形成されるゲート電極（１３０）を含み、
　前記電荷蓄積層（１１５）は、その一方の側部に第１の電荷を局在化し、他方の側部に第２の電荷を局在化して、２つの別個のビットのデータを格納することにより、２ビットのデータを格納する単一のメモリセルを構成する、不揮発性メモリ半導体装置。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると次のとおりである。
　
（１）補正事項１
　補正前の請求項３、４、６及び９を削除するとともに、当該削除に伴って請求項の番号及び引用する請求項の番号を修正すること。
　
（２）補正事項２
　補正前の請求項１の「前記第２の酸化物層（１２０）上に形成される、前記第１の誘電率より大きい第２の誘電率を有する誘電材料の層（１２５）と、　前記誘電材料の層（１２５）の上に形成されるゲート電極（１３０）とを含み、」を、「前記第２の酸化物層（１２０）上に形成される誘電材料の層（１２５）とを含み、　前記誘電材料の層（１２５）はアルミン酸ハフニウムまたはケイ酸ハフニウムを含み、　前記誘電材料の層（１２５）の厚さは、約４０Åから約２００Åまでの範囲であり、　前記誘電材料は、前記第１の誘電率より大きい第２の誘電率を有し、　前記第２の誘電率は７．０より大きく、さらに、　前記誘電材料の層（１２５）の上に形成されるゲート電極（１３０）を含み、」と補正して、補正後の請求項１とすること。
　
（３）補正事項３
　補正前の請求項２の「さらに、前記基板（１０５）内に形成されるソース領域（３０５）、ドレイン領域（３１０）およびチャネル領域（３１５）を含む、」を、「前記不揮発性メモリ半導体装置は、さらに、前記基板（１０５）内に形成されるソース領域（３０５）、ドレイン領域（３１０）およびチャネル領域（３１５）を含む、」と補正して、補正後の請求項２とすること。
　
（４）補正事項４
　補正前の請求項５の「前記第２の酸化物層（１２０）上に形成される、前記第１の誘電率より大きい第２の誘電率を有誘電材料の層（１２５）と、　前記誘電材料の層（１２５）の上に形成されるゲート電極（１３０）とを含み、」を、「前記第２の酸化物層（１２０）上に形成される誘電材料の層（１２５）とを含み、　前記誘電材料の層（１２５）はアルミン酸ハフニウムまたはケイ酸ハフニウムの１つを含み、　前記第２の誘電率は７．０より大きく、　前記誘電材料の層（１２５）の厚さは、約４０Åから約２００Åまでの範囲であり、　前記誘電材料の層（１２５）は、前記第１の誘電率より大きい第２の誘電率を有し、さらに、　前記誘電材料の層（１２５）の上に形成されるゲート電極（１３０）を含み、」と補正して、補正後の請求項３とすること。
　
（５）補正事項５
　補正前の請求項８の「とを含む、不揮発性メモリ半導体装置の製造方法。」を、「とを備え、　前記誘電材料の層（１２５）はアルミン酸ハフニウムまたはケイ酸ハフニウムの１つを含み、　前記第２の誘電率は７．０より大きい、不揮発性メモリ半導体装置の製造方法。」と補正して、補正後の請求項５とすること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１は、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除を目的とするものである。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項１が、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすことは明らかである。
　
（２）補正事項２について
　補正事項２により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の００１７段落に記載されているものと認められるから、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項２は、補正前の請求項１に係る発明の発明特定事項である「誘電材料の層（１２５）」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項２は、特許法第１７条の２第４項に規定する要件を満たす。
　
（３）補正事項３について
　補正事項３は、補正前の請求項２の「さらに、前記基板（１０５）内に形成されるソース領域（３０５）、ドレイン領域（３１０）およびチャネル領域（３１５）を含む、」という部分の主語を明確にすることにより、補正前の請求項２をより明瞭にするものであるから、特許法第１７条の２第４項第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　また、補正事項３が、特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（４）補正事項４について
　補正事項４により補正された部分は、当初明細書の００１７段落に記載されているものと認められるから、補正事項４は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項４は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項４は、補正前の請求項５に係る発明の発明特定事項である「誘電材料の層（１２５）」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項４は、特許法第１７条の２第４項に規定する要件を満たす。
　
（５）補正事項５について
　補正事項５により補正された部分は、当初明細書の００１７段落に記載されているものと認められるから、補正事項５は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項５は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項５は、補正前の請求項８に係る発明の発明特定事項である「前記第２の酸化物層（１２０）上に、前記第１の誘電率より大きい第２の誘電率を有する誘電材料の層（１２５）を形成する工程」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項５は、特許法第１７条の２第４項に規定する要件を満たす。
　
（６）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件についての検討
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜６に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜６に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される上記第２．１．の「（補正後）」の箇所に記載したとおりのものであって、再掲すると次のとおりである。
　
　「【請求項１】
　第１の誘電率を有する第１の酸化物層（１１０）と、
　前記第１の酸化物層（１１０）上に形成される電荷蓄積層（１１５）と、
　前記電荷蓄積層（１１５）の上に形成される第２の酸化物層（１２０）と、
　前記第２の酸化物層（１２０）上に形成される誘電材料の層（１２５）とを含み、
　前記誘電材料の層（１２５）はアルミン酸ハフニウムまたはケイ酸ハフニウムを含み、
　前記誘電材料の層（１２５）の厚さは、約４０Åから約２００Åまでの範囲であり、
　前記誘電材料は、前記第１の誘電率より大きい第２の誘電率を有し、
　前記第２の誘電率は７．０より大きく、さらに、
　前記誘電材料の層（１２５）の上に形成されるゲート電極（１３０）を含み、
　前記電荷蓄積層（１１５）は、その一方の側部に第１の電荷を局在化し、他方の側部に第２の電荷を局在化して、２つの別個のビットのデータを格納することにより、２ビットのデータを格納する単一のメモリセルを構成する、不揮発性メモリ半導体装置。」
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００３−６８８９７号公報（以下「引用例」という。）には、図１〜７とともに次の記載がある（ここにおいて、下線は当合議体が付加したものである。）。
　
ａ．「【特許請求の範囲】
【請求項１】　半導体基板と、
前記基板上に形成されたゲート電極と、
前記基板と前記ゲート電極との間に順次に積層されたトンネリング絶縁膜、電荷貯蔵層、ブロッキング絶縁膜と、
前記ゲート電極の両側の前記基板に形成された不純物ドーピング層とを含み、
前記ブロッキング絶縁膜は誘電率が前記トンネリング絶縁膜の誘電率に比べて高い高誘電膜を少なくとも一層含むことを特徴とする不揮発性半導体メモリ素子。
【請求項２】　
前記トンネリング絶縁膜はシリコン熱酸化膜で形成されることを特徴とする請求項１に記載の不揮発性半導体メモリ素子
（途中略）
【請求項６】　前記高誘電膜はＨｆＯ２、
Ｈｆ
１−ｘ
Ａｌ
ｘ
Ｏ
ｙ
及びＨｆ
ｘ
Ｓｉ
１−ｘ
Ｏ
２
（途中略）
【請求項８】　
前記ブロッキング絶縁膜は
前記高誘電膜、及び前記電荷貯蔵層及び前記高誘電膜の間に介されたシリコン酸化膜を含むことを特徴とする請求項１に記載の不揮発性メモリ素子
　
ｂ．「【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体メモリ素子に関するものであって、より詳細には、電荷貯蔵層が備えられた浮遊トラップ型不揮発性メモリ素子に関するものである
【０００２】
【従来の技術】不揮発性半導体メモリ素子は、メモリセル構造により浮遊ゲート型メモリ素子と浮遊トラップ型メモリ素子に分けることができる。浮遊ゲート型メモリ素子は、メモリ素子で基板チャネルと調節ゲートとの間の絶縁膜により孤立された導電体である浮遊ゲートを形成し、浮遊ゲート内に自由電荷（ｆｒｅｅ　ｃａｒｒｉｅｒｓ）の形態で電荷を貯蔵する方法によりプログラミングを遂行する。浮遊トラップ型メモリ素子は、メモリ素子でゲート電極と半導体基板との間に設けられた非導電性電荷貯蔵層内に形成されるトラップに電荷を貯蔵する方法によりプログラミングを遂行することができる。
【０００３】浮遊ゲート型メモリ素子は導電体浮遊ゲートを用いるので、浮遊ゲートと基板を離れるトンネリング絶縁膜の一部に欠陥が生じるようになれば、浮遊ゲートに貯蔵された全ての電荷を失うことができる。従って、浮遊ゲート型メモリ素子は信頼性を維持するために、メモリ素子に浮遊トラップ型に比べて相対的に厚いトンネリング絶縁膜が必要である。この場合、トンネリング絶縁膜の厚さを増加させることによって、高い動作電圧が要求されて複雑な周辺回路が必要になる。その結果、半導体装置で素子高集積化の限界を有し、高い消費電力の問題点を有する。
【０００４】
一方、浮遊トラップ型メモリ素子は、電荷が深いレベルのトラップ（ｄｅｅｐｌｅｖｅｌ　ｔｒａｐ）に貯蔵されるので、浮遊ゲート型メモリ素子に比べて薄い厚さのトンネリング絶縁膜を用いることが可能である。従って、５Ｖ乃至１０Ｖの低い動作電圧で運用されることができる。又、浮遊ゲート型に比べて簡単な素子構造を有するので、工程が単純であって、高い集積度の実現が容易である
　
ｃ．「【０００５】図１は従来の浮遊トラップ型メモリ素子のＳＯＮＯＳ構成を示す断面図である。
【０００６】
図１を参照すると、浮遊トラップ型メモリ素子には、ｐ−型半導体基板１０の活性領域上に順次に積層されたトンネリング絶縁膜２０、電荷貯蔵層２２、ブロッキング絶縁膜２４及びゲート電極２７で構成されたゲートパターンが位置する。ゲートパターンの両側の活性領域にｎ＋型不純物拡散層２８が形成されている。一般的に前記トンネリング絶縁膜２０は熱酸化膜で形成され、前記電荷貯蔵層２２はシリコン窒化膜で形成される
【０００７】図２は図１のＩ−Ｉ’に沿って切断された浮遊トラップ型単位メモリ素子のバンドダイアグラムである。
【０００８】図２を参照すると、半導体基板１０、トンネリング絶縁膜２０、電荷貯蔵層２２、ブロッキング絶縁膜２４及びゲート電極２７に該当する物質は各々固有のエネルギーバンドギャップを有し、エネルギーバンドギャップの差により各々の界面に電位バリヤー（ｐｏｔｅｎｔｉａｌ　ｂａｒｒｉｅｒ）が存在する。従来の浮遊トラップ型メモリ素子で、電荷貯蔵層２２に該当するシリコン窒化膜は約５ｅＶのエネルギーバンドギャップを有し、トンネリング絶縁膜２０としてシリコン酸化膜と電荷貯蔵層２との間の界面で伝導帯（ｃｏｎｄｕｃｔｉｏｎ　ｂａｎｄ）の電位バリヤーは約１ｅｖ、価電子帯（ｖａｌａｎｃｅ　ｂａｎｄ）の電位バリヤーは約２ｅＶ程度である。
【０００９】シリコン窒化膜は三つのトラップレベル（ｔｒａｐ　ｌｅｖｅｌ）を有する。シリコン窒化膜のトラップセンターは三つの窒素原子と結合し、一つのダングリングボンド（ｄａｎｇｌｉｎｇ　ｂｏｎｄ）を有するシリコン原子で構成される。前記ダングリングボンドに電子が結合されない時、即ち、正孔（ｈｏｌｅ）が結合されている状態は、第１トラップレベルＥ１に位置する。前記ダングリングボンドに電子が一つ結合されている状態は前記第１トラップレベルＥ１より高い第２トラップレベルＥ２に位置し、電子が二つ結合されている状態は、前記第２トラップレベルＥ２より高い第３トラップレベルＥ３に位置する。
【００１０】
浮遊トラップ型不揮発性メモリ装置において、メモリ素子の基本的な動作はシリコン窒化膜のこれらトラップレベルを利用したことである。ゲート電極２７にプラス電圧が印加されれば、トンネリング絶縁膜２０を通じて電子がトンネリングされて電荷貯蔵層２２内のトラップに捕獲される。単位メモリ素子は、電荷貯蔵層２２内に電子が重なることによって、しきい電圧が上昇する。逆に、図３のように、ゲート電極２７にマイナス電圧を印加すれば、電荷貯蔵層２２内のトラップに捕獲されていた電子がトンネリング絶縁膜２０を通じてトンネリングされて半導体基板１０に抜き出る。これと同時に、半導体基板１０から正孔がトンネリング絶縁膜２０を通過してトンネリングされて電荷貯蔵層２２の第１トラップレベルＥ１に捕獲される。これにより、素子のしきい電圧が低くなる
　
ｄ．【００１１】
ところで、メモリ素子が正常的な動作を遂行するためには、チャネルから注入される電荷量がゲート電極から注入される電荷量に比べて相対的に多くする必要がある。
【００１２】
トンネリング酸化膜の厚さが２０Å以下である場合、直接トンネリングによる電流量が、Ｆ−Ｎトンネリングによる電流量を超過する。トンネリング酸化膜の厚さが２０Å以下であれば、直接トンネリングにより電荷が移動し、５０Å厚さ程度のブロッキング酸化膜Ｆ−Ｎトンネリングにより電荷が移動するので、チャネルから注入される電荷量がゲート電極から注入される電荷量に比べて相対的に多くすることができる
【００１３】
しかし、トンネリング絶縁膜であるシリコン酸化膜の厚さを２０Å以下に薄く形成すれば、浮遊トラップに貯蔵された電荷の漏出も容易く行われるので、不揮発性半導体装置の不揮発性の特性又はデータ維持機能が低下される
【００１４】
一方、トンネリング絶縁膜であるシリコン酸化膜の厚さを２０Å以上に厚くすれば、データ維持機能は強化されるが、電荷は主にＦ−Ｎトンネリングのみにより浮遊トラップに流入されたり、流出される。ところで、Ｆ−Ｎトンネリングは、電荷キャリアーの有効質量（ｅｆｆｅｃｔｉｖｅ　ｍａｓｓ）が小さく、電荷キャリアー経路上の電界の強度が大きいほど容易く生じる。このようなＦ−Ｎトンネリングの特性は、場合によって、素子の正常的な動作が不可能にすることができる
（途中略）
【００２１】
結局、トンネリング絶縁膜の厚さが２０Å以上の場合、トンネリング絶縁膜とブロッキング絶縁膜で同一なＦ−Ｎトンネリングにより電荷が移動するので、消去動作ではゲート電極から供給される電子がチャネルから供給される正孔に比べて多くなり、浮遊トラップは続けてマイナスに帯電されるので、しきい電圧の下落及びデータ消去はよく行われない
【発明が解決しようとする課題】
【００２２】
本発明は上述したように、従来の不揮発性半導体メモリ装置の浮遊トラップ型メモリ素子の問題点を解決するためのものであって、データ保有機能を強化するためにトンネリング絶縁膜を形成する酸化膜を２０Å以上に設ける場合にも消去動作が正確に行われることができる不揮発性半導体メモリ装置の浮遊トラップ型メモリ素子を提供することを目的とする
【００２３】本発明は又、プログラミングと消去のスピードを向上させることができる浮遊トラップ型メモリ素子を提供することを目的とする。」
　
ｅ．「【００２９】
図４は本発明の一実施形態による浮遊トラップ型メモリ素子の物質層によるエネルギーバンド図である
【００３０】
図４を参照すると、図４の膜の配置は従来の浮遊トラップ型メモリ素子のＳＯＮＯＳ構造と類似の構造を有するが、ブロッキング絶縁膜がトンネリング絶縁膜のような酸化膜ではなく、高誘電膜からなる。即ち、基板からゲート電極まで半導体基板１０、トンネリング絶縁膜２０、電荷貯蔵層２２、高誘電膜３４、ゲート電極２７が順次に配置される
（途中略）
【００３２】
ブロッキング絶縁膜の誘電率がトンネリング絶縁膜の誘電率に比べて高くなるように高誘電膜を用いるので、数学式５で示されたように、トンネリング絶縁膜の電界の強度がブロッキング絶縁膜の電界の強度に比べて誘電率比ほど強い
【００３３】従って、プログラミング動作時、トンネリング絶縁膜を通じた電子の注入はさらに容易く実施される。その結果、ゲート電極からのホールの流入に比べてチャネルからの電子流入がさらに多いので、プログラミング動作が容易く行われ、この際、しきい電圧の上昇スピードの増加効果が得られる。
（途中略）
【００３７】一方、消去動作でのトンネリング絶縁膜とブロッキング絶縁膜での電界の強度は、次の数学式７及び８のようになる。
【数７】
【数８】
【００３８】
この際、Ｑはマイナス値なので、ブロッキング絶縁膜の誘電率ε(ｏｂ)をトンネリング絶縁膜の誘電率ε（ｏｔ）に比べて十分に大きくすると、トンネリング絶縁膜での電界をブロッキング絶縁膜の電界に比べて十分に高くすることができる。従って、電荷キャリアーである正孔と電子の有効質量の差にもかかわらず、トンネリング絶縁膜を通じた電荷キャリアーの移動、即ち、チャネル正孔の流入と電荷貯蔵層電子の流出による電荷量の変化がブロッキング絶縁膜を通じた電荷キャリアーの移動、即ち、ゲート電極電子流入による電荷量の変化より大きくすることできる。結局、マイナスに帯電された電荷貯蔵層で、チャネル正孔の流入によりしきい電圧が低くなる消去動作が容易く達成されることができる
　
ｆ．「【００４０】
図５乃至図７は本発明の他の実施形態において、物質層によるエネルギーバンド図である
（途中略）
【００４２】
図６を参照すると、基板からゲート電極まで半導体基板１０、トンネリング絶縁膜２０、電荷貯蔵層２２、ブロッキング絶縁膜５４、ゲート電極２７が順次に配置される。電荷貯蔵層２２と、ゲート電極２７の下方の高誘電膜３４との間にシリコン酸化膜３８を追加させてブロッキング絶縁膜５４を高誘電膜３４とシリコン酸化膜３８の二重膜で構成する
（途中略）
【００４４】
図５乃至図７に示された実施形態において、ブロッキング絶縁膜の誘電率εｏｂは前記ブロッキング絶縁膜を構成する高誘電膜及び酸化膜の誘電率により決められる。これら実施形態でブロッキング絶縁膜が従来技術と同一の厚さを有したら、電界の変化は高誘電膜の誘電率及び厚さに依存する。従って、数学式４乃至数学式７は、図５乃至図７で説明された実施形態にも同一に適用することができる
【００４５】
本発明の実施形態において、
又、前記高誘電膜は
Ｈｆ
１−ｘ
ＡｌＯ
ｙ
又はＨｆ
ｘ
Ｓｉ
１−ｘ
Ｏ
２
で形成することもできる
　
ｇ．「【００５４】
【発明の効果】
本発明によると、浮遊トラップ型不揮発性半導体メモリ素子において、データ保有機能を強化するためトンネリング絶縁膜を形成する酸化膜を２０Å以上に設けられてトンネリングがＦ−Ｎトンネリングにより主に行われる場合にも素子の各動作が誤謬なく実行されることができ、又は、プログラミングと消去のスピードを向上させて半導体メモリ装置の性能を全般的に向上させることができる
　
（２−２）ここにおいて、００４２段落及び図６に記載された「本発明の他の実施形態」に係る「浮遊トラップ型不揮発性メモリ素子」（以下「図６の浮遊トラップ型不揮発性メモリ素子」という。）に注目すると、００４２段落及び図６の記載から、図６の浮遊トラップ型不揮発性メモリ素子は、「基板１０」上に、「トンネリング絶縁膜２０」、「電荷貯蔵層２２」、「ブロッキング絶縁膜５４」及び「ゲート電極２７」が順次形成され、さらに、「ブロッキング絶縁膜５４」が、「基板１０」側から「シリコン酸化膜３８」及び「高誘電膜３４」が順次形成された二重膜で構成されていることが明らかである。
　また、特許請求の範囲の請求項２の記載、従来技術についての００１４段落の「一方、トンネリング絶縁膜であるシリコン酸化膜の厚さを２０Å以上に厚くすれば、データ維持機能は強化されるが・・・」という記載等から、引用例においては、図６の浮遊トラップ型不揮発性メモリ素子の「トンネリング絶縁膜２０」がシリコン酸化膜で形成されたものであることを想定していることは明らかである。
　さらに、特許請求の範囲の請求項６の記載、及び００４５段落の「本発明の実施形態において、・・・又、前記高誘電膜は・・・Ｈｆ１−ｘＡｌＯｙ又はＨｆｘＳｉ１−ｘＯ２・・・で形成することもできる。」という記載から、引用例には、図６の浮遊トラップ型不揮発性メモリ素子における「高誘電膜３４」を「Ｈｆ１−ｘＡｌＯｙ又はＨｆｘＳｉ１−ｘＯ２」で形成することが記載されているものと認められる。
　そして、００２２段落の「本発明は上述したように、・・・消去動作が正確に行われることができる不揮発性半導体メモリ装置の浮遊トラップ型メモリ素子を提供することを目的とする。」等の記載を勘案すると、引用例においては、図６の浮遊トラップ型不揮発性メモリ素子を不揮発性半導体メモリ装置におけるメモリ素子として使用すること、換言すれば、図６の浮遊トラップ型不揮発性メモリ素子を用いて不揮発性半導体メモリ装置を構成することを前提としていることが明らかであるから、引用例には、図６の浮遊トラップ型不揮発性メモリ素子を用いた不揮発性半導体メモリ装置が記載されているものと認められる。
　
（２−３）したがって、引用例には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「基板１０上に、シリコン酸化膜で形成されたトンネリング絶縁膜２０、電荷貯蔵層２２、ブロッキング絶縁膜５４及びゲート電極２７が順次形成され、
　前記ブロッキング絶縁膜５４は、前記基板１０側からシリコン酸化膜３８及び高誘電膜３４が順次形成された二重膜で構成され、
　前記高誘電膜３４は、Ｈｆ１−ｘＡｌＯｙ又はＨｆｘＳｉ１−ｘＯ２で形成された浮遊トラップ型不揮発性メモリ素子を用いた不揮発性半導体メモリ装置。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「シリコン酸化膜で構成されたトンネリング絶縁膜２０」、「電荷貯蔵層２２」、「シリコン酸化膜３８」、「高誘電膜３４」は、各々補正発明の「第１の誘電率を有する第１の酸化物層（１１０）」、「前記第１の酸化物層（１１０）上に形成される電荷蓄積層（１１５）」、「前記電荷蓄積層（１１５）の上に形成される第２の酸化物層（１２０）」、「前記第２の酸化物層（１２０）上に形成される誘電材料の層（１２５）」に相当する。
　したがって、補正発明と引用発明とは、「第１の誘電率を有する第１の酸化物層（１１０）と、　前記第１の酸化物層（１１０）上に形成される電荷蓄積層（１１５）と、　前記電荷蓄積層（１１５）の上に形成される第２の酸化物層（１２０）と、　前記第２の酸化物層（１２０）上に形成される誘電材料の層（１２５）とを含」むものである点で一致する。
　
（３−２）引用発明の「Ｈｆ１−ｘＡｌｘＯｙ」、「ＨｆｘＳｉ１−ｘＯ２」は、各々補正発明の「アルミン酸ハフニウム」、「ケイ酸ハフニウム」に相当するから、補正発明と引用発明とは、「前記誘電材料の層（１２５）はアルミン酸ハフニウムまたはケイ酸ハフニウムを含」むものである点で一致する。
　
（３−３）一般に、Ｈｆ１−ｘＡｌｘＯｙ（アルミン酸ハフニウム）及びＨｆｘＳｉ１−ｘＯ２（ケイ酸ハフニウム）の誘電率が、７よりも大きく、したがって、シリコン酸化物の誘電率（４程度）よりも大きいことは、当業者の技術常識であるから、補正発明と引用発明とは、「前記誘電材料は、前記第１の誘電率より大きい第２の誘電率を有し、　前記第２の誘電率は７．０より大き」い点で一致する。
　
（３−４）引用発明の「ゲート電極２７」は、補正発明の「ゲート電極（１３０）」に相当する。
　そして、引用発明は、「高誘電膜３４」の上に「ゲート電極２７」が形成される構成となっていることが明らかであるから、補正発明と引用発明とは、「前記誘電材料の層（１２５）の上に形成されるゲート電極（１３０）を含」むものである点で一致する。
　
（３−５）引用発明の「電荷貯蔵層２２」がデータを格納する機能を備えていることは、当業者にとって自明である。
　また、引用発明の「不揮発性半導体メモリ装置」が、補正発明の「不揮発性メモリ半導体装置」に相当することも、当業者にとって自明である。
　そして、引用発明の「浮遊トラップ型不揮発性メモリ素子」は、補正発明の「単一のメモリセル」に相当するから、補正発明と引用発明とは、「『前記電荷蓄積層（１１５）は』、『データを格納することにより』、『データを格納する単一のメモリセルを構成する、不揮発性メモリ半導体装置』」である点で一致する。
　
（３−６）以上を総合すると、補正発明と引用発明とは、
　
　第１の誘電率を有する第１の酸化物層（１１０）と、
　前記第１の酸化物層（１１０）上に形成される電荷蓄積層（１１５）と、
　前記電荷蓄積層（１１５）の上に形成される第２の酸化物層（１２０）と、
　前記第２の酸化物層（１２０）上に形成される誘電材料の層（１２５）とを含み、
　前記誘電材料の層（１２５）はアルミン酸ハフニウムまたはケイ酸ハフニウムを含み、
　前記誘電材料は、前記第１の誘電率より大きい第２の誘電率を有し、
　前記第２の誘電率は７．０より大きく、さらに、
　前記誘電材料の層（１２５）の上に形成されるゲート電極（１３０）を含み、
　前記電荷蓄積層（１１５）は、データを格納することにより、データを格納する単一のメモリセルを構成する、不揮発性メモリ半導体装置。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　補正発明は、「前記誘電材料の層（１２５）の厚さは、約４０Åから約２００Åまでの範囲」であるのに対して、引用発明は、補正発明の「前記誘電材料の層（１２５）」に相当する「高誘電膜３４」の厚さについて特定されていない点。
　
（相違点２）
　補正発明は、「前記電荷蓄積層（１１５）は、
その一方の側部に第１の電荷を局在化し、他方の側部に第２の電荷を局在化して、２つの別個のビットの
２ビットの
　
（４）相違点についての当審の判断
（４−１）相違点１について
（４−１−１）引用例の００４４段落の「図５乃至図７に示された実施形態において、ブロッキング絶縁膜の誘電率εｏｂは前記ブロッキング絶縁膜を構成する高誘電膜及び酸化膜の誘電率により決められる。これら実施形態でブロッキング絶縁膜が従来技術と同一の厚さを有したら、電界の変化は高誘電膜の誘電率及び厚さに依存する。従って、数学式４乃至数学式７は、図５乃至図７で説明された実施形態にも同一に適用することができる。」という記載等から明らかなように、引用発明において、「ブロッキング絶縁膜５４」を構成する「高誘電膜３４」の厚さをどの程度とするのかということは、引用例に記載された各数式を念頭に置きつつ、当業者が適宜選択し得る設計的事項である。
　そして、一般に、浮遊トラップ型不揮発性メモリ素子において、電荷蓄積層（電荷貯蔵層）とゲート電極間に介在される絶縁膜（「ブロッキング絶縁膜」、「障壁絶縁膜」、「遮断絶縁膜」等と呼ばれる）の厚さとして、「約４０Åから約２００Åまでの範囲」に含まれる値のものを採用することは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である周知例１及び２の次の記載からも分かるように、当業者において普通に行われていることである。
　したがって、引用発明に接した当業者にとって、「高誘電膜３４」の厚さを、補正発明のように、「約４０Åから約２００Åまでの範囲」とすること自体には、格別の困難性がないことが明らかである。
　
ａ．周知例１：特開２００５−５７１５号公報
　上記周知例１には、図３及び５とともに次の記載がある。
　
　「【００４１】
　図５は、図３のＳＯＮＯＳメモリ素子における遮断膜が２層構造である場合を示す断面図である。
　図５に示すＳＯＮＯＳメモリ素子は、第１遮断膜５２ａと電極層５４ａの間に、第２遮断膜５２ａ´をさらに備える。
すなわち、メモリノード層５０ａと電極層５４ａの間に、２層構造の遮断膜が設けられる。この場合、第１遮断膜５２ａは２ｎｍ〜４ｎｍ程度の厚さのアルミナ膜であり、第２遮断膜５２ａ´は３ｎｍ〜３０ｎｍの厚さの高誘電率の絶縁膜であることが望ましい。
　
　したがって、上記周知例１には、浮遊トラップ型不揮発性メモリ素子であるＳＯＮＯＳメモリ素子において、電荷蓄積層であるメモリノード層５０ａとゲート電極である電極層５４ａとの間に介在されるアルミナ膜及び高誘電率の絶縁膜の厚さを、各々２ｎｍ〜４ｎｍ（２０Å〜４０Å）程度及び３ｎｍ〜３０ｎｍ（３０Å〜３００Å）とすることが記載されているものと認められる。
　
ｂ．周知例２：特表２００１−５１２２９０号公報
　上記周知例２には、図２とともに次の記載がある。
　
　「【００５３】
本発明にかかる２ビット・メモリ・デバイス
　
図２は、ゲート誘電体構造としてＯＮＯ三層構造を用いた、本発明の実施例にかかる２ビット・フラッシュＥＥＰＲＯＭセルの断面図である
（途中略）
　チャネルの上に、酸化シリコン膜１８が形成されており、この酸化シリコン膜１８の好ましい厚さは約６０〜１００Åである。酸化シリコン膜１８は、チャネルの上面を覆う絶縁膜を構成している。酸化シリコン膜１８の上に、電荷捕獲膜２０が形成されており、この電荷捕獲膜２０の好ましい厚さは２０Å〜１００Åであり、また、その好ましい材料は窒化シリコンＳｉ３Ｎ４である。電荷捕獲膜２０に注入されたホット・エレクトロンは、この電荷捕獲膜２０によって捕獲される。従って電荷捕獲膜２０は、記憶保持膜として機能するものである。
（途中略）
　【００５５】
　
もう１つの酸化シリコン膜２２は、電荷捕獲膜（窒化シリコン膜２０）の上に形成されており、この酸化シリコン膜２２の好ましい厚さは約６０Å〜約１００Åである。この酸化シリコン膜２２は、この酸化シリコン膜２２の上に形成されている導電性ゲート２４を、電荷捕獲膜２０から絶縁する機能を果たしている。
　
　したがって、上記周知例２には、浮遊トラップ型不揮発性メモリ素子であるゲート誘電体構造としてＯＮＯ三層構造を用いた２ビット・フラッシュＥＥＰＲＯＭセルにおいて、電荷蓄積層である窒化シリコン膜２０とゲート電極である導電性ゲート２４との間に介在される酸化シリコン膜２２の厚さを約６０Å〜約１００Åとすることが記載されているものと認められる。
　
（４−１−２）一方、「前記誘電材料の層（１２５）の厚さは、約４０Åから約２００Åまでの範囲」であるという構成を含む補正発明によって奏される効果は、平成２４年８月２１日に提出された回答書の「【回答の内容】（２）本願発明の特徴」において審判請求人が主張するとおり、ＢＴＢＨＨ注入による消去よりも、第１の酸化物層（底部酸化物層１１０）の損傷がより少ないチャネル消去を容易にし、その結果、電荷損失を低減してデータ保持信頼性を高めることができること（以下「効果Ａ」という。）、及び「誘電材料の層（１２５）」により、ゲート構造内の電界が減少し、ゲート注入が抑制されること（以下「効果Ｂ」という。）である。
　そこで、これらの効果について検討すると、引用発明は、元よりＢＴＢＨＨ注入による消去ではなく、補正発明と同じようにトンネリングを利用した消去を行うものであり、引用例の００５４段落には、「データ保有機能を強化するためトンネリング絶縁膜を形成する酸化膜を２０Å以上に設けられてトンネリングがＦ−Ｎトンネリングにより主に行われる場合にも素子の各動作が誤謬なく実行されることができ」るという効果を奏することが明記されているから、引用発明においても、補正発明と同様に、効果Ａが奏されていることは明らかである。
　また、引用例の００３８段落の「ブロッキング絶縁膜の誘電率ε(ｏｂ)をトンネリング絶縁膜の誘電率ε（ｏｔ）に比べて十分に大きくすると、トンネリング絶縁膜での電界をブロッキング絶縁膜の電界に比べて十分に高くすることができる。従って、電荷キャリアーである正孔と電子の有効質量の差にもかかわらず、トンネリング絶縁膜を通じた電荷キャリアーの移動、即ち、チャネル正孔の流入と電荷貯蔵層電子の流出による電荷量の変化がブロッキング絶縁膜を通じた電荷キャリアーの移動、即ち、ゲート電極電子流入による電荷量の変化より大きくすることできる。結局、マイナスに帯電された電荷貯蔵層で、チャネル正孔の流入によりしきい電圧が低くなる消去動作が容易く達成されることができる。」という記載から、引用発明においても、補正発明と同様に、効果Ｂが奏されていることも明らかである。
　したがって、補正発明において、「前記誘電材料の層（１２５）の厚さは、約４０Åから約２００Åまでの範囲」とすることにより、当業者の予測を超えた格別の効果が奏されているとは認められないから、補正発明において、「前記誘電材料の層（１２５）の厚さ」の範囲を「約４０Åから約２００Åまで」と限定することによる臨界的意義は存在しない。
　
（４−１−３）以上検討したとおり、引用発明において、補正発明の「前記誘電材料の層（１２５）の厚さ」に相当する「高誘電膜３４」の厚さを、補正発明のように、「約４０Åから約２００Åまでの範囲」とすること自体に格別の困難性はなく、かつ、補正発明において、「前記誘電材料の層（１２５）の厚さ」の範囲を「約４０Åから約２００Åまで」と限定することによる臨界的意義は存在しないから、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
（４−２−１）一般に、浮遊トラップ型不揮発性メモリ素子において、電荷蓄積層（電荷貯蔵層）の一方の側部及び他方の側部に各々電荷を局在化して蓄積することにより、２ビットのデータを格納することは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である前記周知例２及び周知例３の次の記載からも分かるように、当業者における周知技術である。
　
ａ．周知例２：特表２００１−５１２２９０号公報（再掲）
　上記周知例２には、図２とともに、次の記載がある。
　
　「【００５３】
本発明にかかる２ビット・メモリ・デバイス
　
図２は、ゲート誘電体構造としてＯＮＯ三層構造を用いた、本発明の実施例にかかる２ビット・フラッシュＥＥＰＲＯＭセルの断面図である
このメモリ・セル１０は、２つのＰＮ接合を内部に形成したＰ形基板１２を備えている。それらＰＮ接合のうちの一方はソース１４と基板１２との間に形成されており、これを左側接合部と呼ぶことにする。また他方はドレイン１６と基板１２との間に形成されており、これを右側接合部と呼ぶことにする
このメモリ・セル１０は２ビットのデータを記憶可能であり、図には、右側ビットを点線の円２３で示し、左側ビットを点線の円２１で示した
　
　したがって、上記周知例２には、浮遊トラップ型不揮発性メモリ素子であるゲート誘電体構造としてＯＮＯ三層構造を用いた２ビット・フラッシュＥＥＰＲＯＭセルにおいて、電荷蓄積層である電荷捕獲膜２０の一方の側部（図２における左側の点線円２１）及び他方の側部（同図における右側の円２３）に各々電荷を局在化して蓄積することにより、２ビットのデータを格納するものが記載されているものと認められる。
　
ｂ．周知例３：特開２００１−１１０９１８号公報
　上記周知例３には、図１、２、３及び５とともに次の記載がある。
　
　「【０００２】
【従来の技術】
図１は、従来のいわゆるＭＯＮＯＳ型不揮発性半導体記憶装置で使われるメモリセルトランジスタの構成を示す。
　「【００１０】
図５（Ａ）を参照するに、この状態は先の図３（Ａ），（Ｂ）に対応し、前記蓄積窒化膜１２Ｂのうち、前記拡散領域１１Ｂ寄りの部分に電荷がトラップされている。これに対し、図５（Ｂ）は、前記蓄積窒化膜１２Ｂのうち、前記拡散領域１１Ａ寄りの部分に電荷がトラップされた状態を、さらに図５（Ｃ）は、前記蓄積窒化膜１２Ｂのうち、前記拡散領域１１Ａ寄りの部分および前記拡散領域１１Ｂ寄りの部分の両方に電荷がトラップされた状態を示している。さらに、図５（Ｄ）は、図２（Ａ），（Ｂ）に対応した、前記蓄積窒化膜１２Ｂ中に電荷がトラップされていない状態を示す
【００１１】
このように、図１の従来のＭＯＮＯＳ型不揮発性半導体装置は、図５（Ａ）〜（Ｄ）に示す２値の４通りの状態により、４つのデータを保持することが可能である。
　
　したがって、上記周知例３には、浮遊トラップ型不揮発性メモリ素子であるＭＯＮＯＳ型のメモリセルトランジスタにおいて、電荷蓄積層である蓄積窒化膜１２Ｂの一方の側部（拡散領域１１Ａ寄りの部分）及び他方の側部（拡散領域１１Ｂ寄りの部分）に各々電荷を局在化して蓄積することにより、４つのデータ、すなわち２ビットのデータを格納するものが記載されているものと認められる。
　
（４−２−２）したがって、引用発明に接した当業者であれば、上記周知例２及び３に記載された周知技術を勘案し、「電荷貯蔵層２２」の一方の側部及び他方の側部に各々電荷を局在化して蓄積することにより、２ビットのデータを格納する構成とすること、すなわち、補正発明のように、「前記電荷蓄積層（１１５）は、その一方の側部に第１の電荷を局在化し、他方の側部に第２の電荷を局在化して、２つの別個のビットのデータを格納することにより、２ビットのデータを格納する単一のメモリセルを構成する」構成とすることは、容易になし得たことである。
　よって、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３）判断についてのまとめ
　以上検討したとおりであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　以上のとおり、本件補正は、補正後の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２３年１１月２５日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜１０に係る発明は、平成２３年６月２８日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１０に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００３−６８８９７号公報（引用例）には、上記第２．４．（２）に記載されたとおりの事項及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。