(57)【要約】コンピュータ・システムにおいて動作中のソフトウェアが暴走した場合に、簡単にＣＰＵをリセットできる携帯機器を提供する。プッシュ式電源スイッチ１が一定時間以上押し続けられると、押し続け検出回路２がこれを検出し、暴走しているソフトウェアの動作を初期化するためのリセット信号をＣＰＵ３に出力する。
2004021154.tif 000002
【特許請求の範囲】
【請求項１】
ソフトウェアに従って動作するＣＰＵから構成される携帯型電子機器において、前記携帯型電子機器に設けられたプッシュ式スイッチが予め定められた時間（ｔ２）以上押しつづけられていることを検出すると、前記ＣＰＵの動作を初期化するリセット信号を出力する検出回路を有することを特徴とする携帯型電子機器。
【請求項２】
前記プッシュ式スイッチは、予め定められた時間（ｔ１）以上押し続けることで前記携帯型電子機器をオン又はオフする電源スイッチであり、時間（ｔ２）は、時間（ｔ１）よりも長いことを特徴とする請求項１記載の携帯型電子機器。
【請求項３】
前記電源スイッチ（１）の開閉状態をＣＰＵ（３）の入力ポートから入力し、一定時間（ｔ１）以上押しつづけられるか否かをソフトウェアに従って動作するＣＰＵ（３）が検出し、電源オンの状態で一定時間（ｔ１）以上押し続けられていると検出するとＣＰＵ（３）は携帯型電子機器の全部または一部の電源をオフし、前記検出回路（２）はソフトウェアに従って動作するＣＰＵ（３）とは関係なく一定時間（ｔ２）以上押し続けられるか否かをハードウェア回路で検出し、前記検出回路（２）は一定時間（ｔ２）以上の押し続けを検出するとＣＰＵ（３）のソフトウェア動作を初期化するためのリセット信号を出力することを特徴とする請求項２記載の携帯型電子機器。
【請求項４】
メモリに記憶されたソフトウェアに従って動作するＣＰＵ（３）と、ＣＰＵ（３）から出力される表示データを使用者が見られるように表示する表示装置（５）と、使用者の操作をＣＰＵ（３）へ出力する操作ボタン（４）と、携帯型電子機器を駆動する電池（６）と、電気的接点を開閉する前記プッシュ式電源スイッチ（１）と、プッシュ式電源スイッチ（１）が一定時間（ｔ２）以上押しつづけられるか否かを検出する前記検出回路（２）とで構成されることを特徴とする請求項３記載の携帯型電子機器。
【請求項５】
少なくとも２つの条件の内いずれか１つの条件が成りたつとき出力を有効にするＯＲ回路（７）と、ＯＲ回路（７）の出力によりＣＰＵ（３）の電源を制御する電源制御回路（８）とで構成され、ＯＲ回路（７）の２つの条件の内の１つの条件（ｊ１）はプッシュ式電源スイッチ（１）を押すことで成立し、他の条件（ｊ２）はソフトウェアに従って動作するＣＰＵ（３）の出力ポートが１か０の論理値を出力することで成立し、条件（ｊ２）が成立している時にプッシュ式電源スイッチ（１）の開閉状態をＣＰＵ（３）の入力ポートで入力し一定時間（ｔ１）以上押しつづけられるか否かをソフトウェアに従って動作するＣＰＵ（３）が検出し、プッシュ式電源スイッチ（１）が一定時間（ｔ１）以上押し続けられていると検出するとＣＰＵ（３）は条件（ｊ２）が成立した状態から成立しない状態へ切替えるべくＣＰＵ（３）の出力ポートの論理値を制御し、検出回路（２）は一定時間（ｔ２）以上押し続けられるか否かをソフトウェアに従って動作するＣＰＵ（３）とは関係なくハードウェア回路で検出し、検出回路（２）は一定時間（ｔ２）以上の押し続けを検出するとＣＰＵ（３）のソフトウェア動作を初期化するためのリセット信号を出力することを特徴とする請求項２記載の携帯型電子機器。
【請求項６】
メモリに記憶されたソフトウェアに従って動作するＣＰＵ（３）と、携帯型電子機器を駆動する電池（６）と、電気的接点を開閉するプッシュ式電源スイッチ（１）と、プッシュ式電源スイッチ（１）が一定時間（ｔ２）以上押しつづけられるか否かを検出する検出回路（２）とで構成されることを特徴とする請求項５記載の携帯型電子機器。
【請求項７】
プッシュ式電源スイッチ（１）はプル抵抗と電気的接点で構成され、ＯＲ回路（７）は２個のダイオードで構成されることを特徴とする請求項６記載の携帯型電子機器。
【請求項８】
プッシュ式電源スイッチ（１）の押しつづけ時間について、ソフトウェアに従って動作するＣＰＵ（３）が検出する一定時間（ｔ１）より、検出回路（２）が検出する一定時間（ｔ２）のほうが長いことを特徴とする請求項１から請求項７記載の携帯型電子機器。
【請求項９】
プッシュ式電源スイッチ（１）の可動部分が防水構造であることを特徴とする請求項１から請求項８記載の携帯型電子機器。
【請求項１０】
前記検出回路（２）の出力信号線２２の緩やかな電位上昇や下降をある電位レベルを境界にして急峻な電位変化へと変えるためのヒステリシス特性をもったバッファ２７１を有することを特徴とする請求項１から請求項８記載の携帯型電子機器。
【請求項１１】
少なくとも２つの条件の内いずれか１つの条件が成りたつとき出力を有効にするＯＲ回路（７）と、ＯＲ回路（７）の出力によりＣＰＵ（３）の電源を制御する電源制御回路（８）と、電源制御回路（８）の出力電圧を監視する電圧検出回路（８２）とで構成され、ＯＲ回路（７）の２つの条件の内の１つの条件（ｊ１）はプッシュ式電源スイッチ（１）を押すことで成立し、他の条件（ｊ２）はソフトウェアに従って動作するＣＰＵ（３）の出力ポートが１か０の論理値を出力することで成立し、条件（ｊ２）が成立している時にプッシュ式電源スイッチ（１）の開閉状態をＣＰＵ（３）の入力ポートで入力し一定時間（ｔ１）以上押しつづけられるか否かをソフトウェアに従って動作するＣＰＵ（３）が検出し、プッシュ式電源スイッチ（１）が一定時間（ｔ１）以上押し続けられていると検出するとＣＰＵ（３）は条件（ｊ２）が成立した状態から成立しない状態へ切替えるべくＣＰＵ（３）の出力ポートの論理値を制御し、検出回路（２）は一定時間（ｔ２）以上押し続けられるか否かをソフトウェアに従って動作するＣＰＵ（３）とは関係なくハードウェア回路で検出し、検出回路（２）は一定時間（ｔ２）以上の押し続けを検出すると電源制御回路（８）の出力電圧を低下させ、電圧検出回路（８２）は電源制御回路（８）の出力電圧の低下を検出した時点でＣＰＵ（３）のソフトウェア動作を初期化するためのリセット信号を出力することを特徴とする請求項２記載の携帯型電子機器。
【発明の詳細な説明】
【技術分野】  本発明は、携帯型電子機器のリセット方法に係り、特に小型な携帯型電子機器のように、その構造に制限がある場合の携帯型電子機器のリセット方法に係る。
【背景技術】  ソフトウェアが動作する携帯型電子機器、例えば携帯電話やＰＤＡ等の携帯可能なコンピュータ・システムにおいて、動作中のソフトウェアが暴走してしまい全ての操作ボタンやキーが操作不能となってしまう場合がある。そのような場合、ソフトウェアに従って動作するコンピュータ・システムやＣＰＵとは関係の無いハードウェア回路でＣＰＵをリセット（以降ハードウェアリセットという）する必要がある。従来のハードウェアリセットの方法は主に次の３つであるが、いずれの方法も課題があった。
（方法１）電池を携帯型電子機器から取り外し、再度電池を機器に接続する。
（方法２）操作面の裏面などに配置された沈頭型リセットスイッチを針金等の細いもので押す。
（方法３）携帯型電子機器の複数の押しボタンを同時に押す。
従来の携帯電話等では、電池を機器から外しておき再接続することでハードウェアリセットする方法があった。図２は、従来の携帯型電子機器の第１のハードウェアリセット方法を示すブロック図である。使用者が電池を機器から取り外し可能な構造であり、電池６を機器に再接続する際に、電源電圧の急激な上昇を検出することで電源が投入されたことを検出するパワーオンリセット回路９５が動作し、ＣＰＵ３にリセット信号を出力するので、ソフトウェアが暴走している場合でもＣＰＵ３をハードウェアリセットすることが可能であった。（方法１）
また、従来のＰＤＡ等では、表示面や操作面の裏側に設置された沈頭型のリセットスイッチを針金等の細いもので押すことでハードウェアリセットしていた。図３は、従来の携帯型電子機器の第２のハードウェアリセット方法を示すブロック図である。沈頭型のリセットスイッチ１５の出力信号がソフトウェアの動作とは関係なしにＣＰＵ３のリセット端子に入力されているので、ソフトウェアが暴走している場合でもＣＰＵ３をハードウェアリセットすることが可能であった。（方法２）
さらに、防水構造を有するデジタル式腕時計等では、４つあるいは３つの全ての押しボタンを同時に押すことでハードウェアリセットしていた。図４は、従来の携帯型電子機器の第３のハードウェアリセット方法を示すブロック図である。各ボタン１０１、１０２、１０３の出力信号は、チャタリング防止回路（図示せず）に入力され（ボタンが開閉するときに生じるチャタリングを除去し、４つあるいは３つの全てのボタンが押されていることを検出するＡＮＤ回路１０４に入力される。ＡＮＤ回路１０４は全てのボタンが押されていることを検出すると、ＣＰＵ３にリセット信号を出力するので、ソフトウェアが暴走している場合でもＣＰＵをハードウェアリセットすることが可能であった。（方法３）
しかし、これら従来のハードウェアリセット方法には、それぞれ以下のような課題があった。
（課題１）方法１と方法２では、携帯型電子機器を防水構造とすることが困難であった。
（課題２）方法２では、針金等の特殊なものが必要であった。
（課題３）方法２と方法３では、使用者がハードウェアリセットの方法を理解していなければ用いることができなかった。
電池を機器から外しておくことでハードウェアリセットする方法（前記方法１）の場合、携帯型電子機器を防水構造とすることが非常に困難である。使用者が電池を機器から外しておくことでハードウェアリセットが可能で、かつ防水可能な携帯型電子機器の電池取り外し構造を実現しようとすると、防水構造が非常に複雑で大きく、重くなり、また製造コストが上がってしまうという課題を有していた。
沈頭型のリセットスイッチでハードウェアリセットする方法（前記方法２）の場合、操作面のキーやボタンを防水構造とするのは当然であるが、操作面の裏面に配置された沈頭型リセットスイッチも防水構造とする必要がある。防水構造を有する可動部が機器の表裏それぞれに必要となるため、機器が大きくなり、また製造コストが上がってしまうという課題を有していた。また、ソフトウェアが暴走してしまった場合、沈頭型リセットスイッチを押すための針金等の細いものが使用者の手元にあるとは限らず、すぐにハードウェアリセットできないという課題もあった。さらに、沈頭型リセットスイッチを頻繁に操作することは無いので、使用者によっては、沈頭型リセットスイッチの目的や使用方法を理解していないためにハードウェアリセットできないという課題もあった。
防水構造を有するデジタル式腕時計等でよく用いられるハードウェアリセットの方法として、４つあるいは３つの全ての押しボタンを同時に押すことでハードウェアリセットする方法（前記方法３）の場合、通常の操作において２つ以上のボタンを同時に押すことはないので、使用者がハードウェアリセットの方法を知らない場合がほとんどである。使用者は、ソフトウェアの暴走という問題が発生してから取扱説明初を読みはじめてハードウェアリセットの方法を理解するので、その間機器を使用できないという課題があった。
本発明は、上記のような従来技術の問題点を解決するためになされたものであり、コンピュータ・システムにおいて動作中のソフトウェアが暴走した場合に、簡単な操作で確実にＣＰＵをリセットできる携帯型電子機器を提供することを目的とする。
【発明の開示】
上記の目的を達成するために本発明は、ソフトウェアが暴走していてもＣＰＵをリセット可能なハードウェアリセット回路を携帯型電子機器に組み込んだ。ハードウェアリセット回路は、プッシュ式電源スイッチ１（以降、電源スイッチと言う）を一定時間以上押し続けることを検出する検出回路２（以降、検出回路と言う）で検出し、暴走しているＣＰＵへリセット信号を出力する構成とした。
【図面の簡単な説明】  図１は、本発明による携帯型電子機器の第１実施例を示すブロック図である。
図２は、従来の携帯型電子機器の第１のハードウェアリセット方法を示すブロック図である。
図３は、従来の携帯型電子機器の第２のハードウェアリセット方法を示すブロック図である。
図４は、従来の携帯型電子機器の第３のハードウェアリセット方法を示すブロック図である。
図５は、本発明による携帯型電子機器の第２実施例を示すブロック図である。
図６は、本発明による検出回路とワンパルス発生回路の実施例を示す回路図である。
図７は、図６の検出回路とワンパルス発生回路の各信号線の電位を示すタイミング図である。
図８は、本発明による検出回路の実施例を示す回路図である。
図９は、本発明による携帯型電子機器の第３実施例を示すブロック図である。
図１０は、図９の各信号線の電位を示すタイミング図の第１例である。
図１１は、図９の各信号線の電位を示すタイミング図の第２例である。
図１２は、図９の各信号線の電位を示すタイミング図の第３例である。
図１３は、図９の各信号線の電位を示すタイミング図の第４例である。
図１４は、本発明によるプッシュ式電源スイッチの防水構造を示す断面図である。
図１５は、本発明による腕時計型携帯型電子機器の外観図である。
図１６は、本発明による第４実施例の改善例を示すブロック図である。
図１７は、本発明による電圧変換回路の実施例を示すブロック図である。
図１８は、図１７の各信号線の電位を示すタイミング図の第１例である。
図１９は、図１７の各信号線の電位を示すタイミング図の課題例である。
図２０は、本発明による携帯型電子機器の第５実施例を示すブロック図である。
図２１は、図２０の各信号線の電位を示すタイミング図の例である。
【発明を実施するための最良の形態】  以下本発明の実施例を、図面をもとに説明する。本発明による第１の実施例を、図１と図１５を用いて説明する。
図１５は、ＬＣＤ等の表示装置５、電源スイッチ１と操作ボタン４の配置などを示す腕時計型携帯型電子機器の外観図である。図１は、主に二次電池などの電池６（図示せず）で駆動される携帯型電子機器の全体構成を示すブロック図である。
ＣＰＵ３はメモリ３２に記憶されたソフトウェアに従って動作し、ＬＣＤ等の表示装置５はＣＰＵ３から出力される表示データを使用者が見られるように表示し、操作ボタン４は使用者の操作を電気信号に変換しＣＰＵ３へ出力し、電池６は携帯型電子機器全体へ電力を供給し、電源スイッチ１は電気的接点を開閉し、検出回路２は電源スイッチ１が一定時間（ｔ２）以上押しつづけられているか否かを検出し、検出回路２は一定時間（ｔ２）以上の押し続けを検出するとＣＰＵ３のソフトウェア動作を初期化するために、ＣＰＵにリセット信号を出力する。
電源スイッチ１の電気的接点の開閉状態をＣＰＵ３の入力ポートで入力し一定時間（ｔ１）以上押しつづけられているか否かを、ソフトウェアに従って動作するＣＰＵ３が検出し、電源オンの状態で電源スイッチ１が一定時間（ｔ１）以上押し続けられていると検出すると、ＣＰＵ３は携帯型電子機器を電源オフする。検出回路２は一定時間（ｔ２）以上押し続けられているか否かをソフトウェアに従って動作するＣＰＵ３とは関係なくハードウェア回路で検出し、一定時間（ｔ２）以上の押し続けを検出するとＣＰＵ３のソフトウェア動作を初期化するためのリセット信号を出力する。
ＣＰＵ３で動作中のソフトウェアが暴走した場合、電源スイッチ１が一定時間（ｔ１）以上押し続けられていてもＣＰＵ３が携帯型電子機器の電源をオフする動作は保証されないが、ＣＰＵ３とは関係なくハードウェア回路で検出し一定時間（ｔ２）以上の押し続けを検出するとリセット信号を出力する動作は保証される。一定時間（ｔ１）と（ｔ２）の大小関係は、当然ｔ１＜ｔ２である。仮にｔ１＞ｔ２とすると、ソフトウェアが暴走していない場合でも、ＣＰＵ３は携帯型電子機器を電源オフする前にリセット信号が出力されてしまう。
次に、本発明による第２の実施例を図５から図８を用いて説明する。
図５は、図１のブロック図にワンパルス発生回路９を追加した構成を示すブロック図である。
検出回路２からＣＰＵ３へのリセット信号が長い時間出力され続けてＣＰＵ３がリセット状態であり続けるのを避けるために、ワンパルス発生回路９を検出回路２とＣＰＵ３の間に追加した。ワンパルス発生回路９を追加することで、リセット信号が長い時間ＣＰＵ３へ出力され続けないので、ＣＰＵ３はリセット信号解除後の初期化処理を開始する。ＣＰＵ３が初期化処理をすぐに開始するので、使用者は携帯型電子機器が正常に動作し始めたことをすぐに確認できる。
図６は、本発明による検出回路２とワンパルス発生回路９の実施例を示す回路図である。
使用者が電源スイッチ１を押すと電気的接点が導通し、離すと電気的接点１１が非導通となる。離した状態では電気的接点１１が非導通なので信号線２１は抵抗１２を介して電池の負極に接続される。押した状態では電気的接点１１が導通するので信号線２１は電池の正極に接続される。抵抗２４とコンデンサ２６で積分回路を形成し、この積分回路で電源スイッチ１を押し続ける時間を設定する。また、ＣＰＵ３の入力ポートに信号線２１を接続し、ＣＰＵ３は、電源スイッチ１が使用者に押されているか否かをいつでも確認できる。また、信号線２１の立ち上がりや立ち下がりなどでＣＰＵ３に割り込み信号を供給することもできる。
図７は、図６の検出回路とワンパルス発生回路の各信号線の電位を示すタイミング図である。
信号線２１は、電源スイッチ１を押すと電池の正極電位、離すと電池の負極電位となる。電源スイッチ１を押し続けると抵抗２４を介してコンデンサ２６に電荷がたまるので、信号線２２の電位は図７に示すように徐々に高くなる。信号線２２の電位がヒステリシス特性をもったインバータ２７のしきい値電圧を越えると、図７のように信号線２３の電位が反転する。ワンパルス発生回路９は、コンデンサ９２と抵抗９３で微分回路を形成しているので、信号線２３の電位が高い電位から低い電位に急激に落ちると、信号線９１には、図７に示すようなワンパルスが発生する。このワンパルスがＣＰＵ３にリセット信号として供給される。
また、電源スイッチ１を離したときの動作は以下である。電源スイッチ１を離すと、抵抗１２とダイオード２５に電流が流れるのでコンデンサ２６に溜まった電荷は放電する。抵抗１２の抵抗値を比較的小さく設定しておけば、信号線２２の電位は図７に示すように急激に降下する。信号線２２の電位が急降下すれば、インバータ２７の出力端子である信号線２３の電位が低電位から高電位へ反転する。ワンパルス発生回路９の出力端子である信号線９１は抵抗９３で高い電位にプルアップされた状態からさらに高い電位になろうとするが、ダイオード９４の順方向電圧（Ｖｆ）まで電位が上昇するとダイオード９４に電流が流れこむので、図７に示すようにＶｆ以上に電位は上がらない。
電源スイッチ１を押し続けると、ＣＰＵ３で動作するソフトウェアに関係なくＣＰＵ３にハードウェアリセットをかける回路例の動作を図６と図７を用いて説明した。図６の回路例は、発振回路など常時動作する回路がないので低い消費電力を実現可能である。しかし、積分回路と微分回路を抵抗とコンデンサなどで構成しているので、基盤上にコンデンサなど複数の電子部品を配置する必要がある。そこでコンデンサなどの電子部品を使用しないで、カウンタと発振回路などを用いた回路例を図８に示した。カウンタなどの回路をＣＰＵと同一チップに集積すれば、基盤上の実装面積を増加することなく実現可能である。
図８の動作を簡単に説明する。
発振回路２８は、ＣＰＵ３のソフトウェア動作に関係なく常時発振し、カウンタ２９にクロックを常に供給する。電源スイッチ１が押されていない場合、インバータ１５の出力信号１６がカウンタ２９を常にリセットしているのでカウンタ２９は計数動作しない。よって、カウンタの出力信号３０はＣＰＵ３にリセット信号３０を出力しない。一方、電源スイッチ１が押されると、インバータ１５の出力信号１６がカウンタ２９をリセットしないのでカウンタ２９は計数動作を開始する。一定時間が経過すると、カウンタの出力信号３０はＣＰＵ３にリセット信号３０を出力し、ＣＰＵがハードウェアリセットされる。
次に本発明による第３の実施例を図１６から図１９を用いて説明する。
本発明による第４の実施例を、図１６と図１７を用いて説明する。図１６は、携帯型電子機器の全体構成を示すブロック図であり、第１図に示した第１実施例の応用例である。第１実施例ではＣＰＵ３のみにリセット信号を出力していたが、図１６の実施例では、ＣＰＵ３に加えてメモリ３２と表示装置５にもリセット信号を出力し、システムをより確実にリセットしている。また、ＣＰＵとメモリなどの複数のＩＣチップにリセット信号を出力する場合、ＩＣチップそれぞれの電源電圧が異なるなどの理由により供給すべきリセット信号の電圧レベルも異なる場合がある。図１６の電圧変換回路５５は、検出回路２から出力されるリセット信号を２つの異なる電圧に変換し、ＣＰＵ３、表示装置５とメモリ３２に供給する。
図１７は、本発明による電圧変換回路５５の実施例を示すブロック図である。マイナス電位側を各ＩＣチップの共通電源（グランド）としプラス電位側がＶａとＶｂの異なる電位を有する２つの電源が用いられる場合の実施例である。また、各ＩＣチップのリセット入力端子は、マイナス電位側が供給されるとリセット状態となり、プラス電位側が供給された状態では非リセット状態となる場合の例である。ヒステリシス特性をもったバッファ２７１は、信号線２２の緩やかな電位上昇や下降をある電位レベルを境界にして急峻な電位変化へと変えるためのバッファである。
電源スイッチ１の電気的接点１１がオフの状態では、オープンドレイントランジスタ２７３がオフなので、各ＩＣチップへ供給されるリセット信号５５４、５５５は、それぞれプルアップ抵抗５５２、５５３により異なる電位を有する電源（ＶａおよびＶｂ）のプラス電位側へ接続される。
ダイオード５５１の向きとオープンドレイントランジスタ２７３のドレイン端子の接続先は、ＶａとＶｂの電位で決める。すなわち、オープンドレイントランジスタ２７３がオフの時にプルアップ抵抗５５２、５５３とダイオード５５１を介して電源ＶａとＶｂ間に電流が流れない方向にダイオードの向きを決める。例えば、図１７の例ではＶａ電位がＶｂ電位より大きい（Ｖａ＞Ｖｂ）場合を示している。
オープンドレイントランジスタ２７３がオフでは、リセット信号５５４、５５５は、それぞれプルアップ抵抗５５２、５５３により異なる電位を有する電源（ＶａおよびＶｂ）のプラス電位を保持している。従ってオープンドレイントランジスタ２７３がオフでは、リセット信号５５５はＶｂ電位となるのでＣＰＵ３のリセット端子へはＶｂ電位が供給されＣＰＵ３は通常状態、つまり非リセット状態となる。また、リセット信号５５４はＶａ電位となるので表示装置５とメモリ３２のリセット端子へはＶａ電位が供給されそれぞれ通常状態、つまり非リセット状態となる。
一方、オープンドレイントランジスタ２７３がオンすると、トランジスタのドレイン端子がマイナス電位側（グランド）に接続されるので、抵抗５５２に電流が流れリセット信号５５４がマイナス側電位（グランド）となる。また、ダイオード５５１と抵抗５５３にも電流が流れリセット信号５５５もマイナス側電位（グランド）となる。
図１８は、図１７の各信号線の電位を示すタイミング図である。図７のタイミング図と同様に、信号線２１は、電源スイッチ１を押すと電池のプラス側電位、離すと電池のマイナス側電位となる。電源スイッチ１を押し続けると抵抗２４を介してコンデンサ２６に電荷が徐々にたまるので、信号線２２の電位は徐々に高くなる。信号線２２の電位がヒステリシス特性をもったバッファ２７１のしきい値電圧を越えると、信号線２７２の電位がマイナス電位側（グランド）からプラス側電位と変化し、オープンドレイントランジスタ２７３がオフからオンへ急峻に変化する。
図１７のブロック図に示すように、ＣＰＵ３、表示装置５とメモリ３２などの複数のＩＣチップにリセット信号を供給する場合、オープンドレイントランジスタ２７３がオフからオンへ急峻に変化することが重要となる。その理由について説明するために、図１７と図１９を用いて、オープンドレイントランジスタ２７３がオフからオンへ緩やかに変化する場合の問題点について説明する。図１７のブロック図において、ヒステリシス特性をもったバッファ２７１が無い場合を仮に想定するとその動作は、図１９に示すタイミング図となる。信号線２２の電位が徐々に高くなると、オープンドレイントランジスタ２７３が完全なオフから徐々にオンし、プルアップ抵抗５５２に電流が流れ始める。抵抗５５２に電流が流れるに従い、図１９の５５ａのタイミングで示すように、信号線５５４の電位がＶａから徐々に低下し始める。信号線５５４の電位が更に低下すると、プルアップ抵抗５５３とダイオード５５１にも電流が流れ始める。抵抗５５３とダイオード５５１に電流が流れるに従い、図１９の５５ｂのタイミングに示すように、信号線５５５の電位がＶｂから徐々に低下し始める。ここで、ＣＰＵ３のリセット端子の入力回路が反応する電位を仮にＶ３０１とし、表示装置５とメモリ３２のリセット端子の入力回路が反応する電位を仮にＶ５０１とすると、信号線３０１と信号線５０１、信号線３２１はそれぞれ図１９のタイミング図に示す５５ｃと５５ｄのタイミングで有効となる。５５ｃから５５ｄまでの期間をｔＬＣＤｏｆｆとする。ｔＬＣＤｏｆｆの期間では、表示装置５とメモリ３２がリセットされた状態で、ＣＰＵ３にはリセットがかかっていない状態となってしまう。仮に、このような状態で電源スイッチ１がオン状態からオフ状態に変化すると、システムの一部にのみリセットがかかった状態となり不都合が生じる。例えば、図１９のタイミング５５ｅで電源スイッチ１がオンからオフに変化すると、図１９に示す様に表示装置５とメモリ３２のリセット端子の信号５０１と３２１は出力されるが、ＣＰＵ３のリセット端子の信号３０１は出力されない。
以上のような問題が発生しないように、ヒステリシス特性をもったバッファ２７１を用い、オープンドレイントランジスタ２７３が急峻に変化するように構成する。
なお図１７において、電源スイッチ１を離したときの動作は図７のタイミング図と同様に、電源スイッチ１を離すとコンデンサ２６に溜まった電荷が放電し、信号線２２の電位は比較的急峻に降下し、オープンドレイントランジスタ２７３がオンからオフに急峻に変化する。オープンドレイントランジスタ２７３がオフするのでリセット信号５５４と５５５は、それぞれプルアップ抵抗５５２と５５３により、異なる電位を持つ電源ＶａとＶｂに接続され、リセット状態が解除される。
次に、本発明による第４の実施例を図９から図１３を用いて説明する。
図９は、電源スイッチ１による電源制御回路８の動作と、電源スイッチ１による検出回路２の動作を説明するための図である。
電源スイッチ１の出力信号１７は、検出回路２とＯＲ回路７に接続され、電源スイッチ１が押されると出力信号１７は高い電位（論理１）を出力する。ＯＲ回路７の別の入力端子にはＣＰＵ３のソフトウェアで制御される出力信号３１が接続され、ＯＲ回路７はいずれか１つの入力が論理１である時に出力信号７１を制御し電源制御回路８を電源オンする。電源制御回路８が電源オンするとその出力信号８１が出力されＣＰＵ３が動作する。検出回路２は、電源スイッチ１が一定時間（ｔ２）以上押し続けられたことを検出するとその出力信号であるＣＰＵへのリセット信号１８を出力し、ＣＰＵ３を初期化する。
図１０を用いて、携帯型電子機器の電源オフの状態で電源スイッチ１が押され、一定時間（ｔ１ｏｎ）が経過する前に離した時の動作を説明する。
電源オフの状態で電源スイッチ１が押されるとＯＲ回路７の１つの入力が論理１となり、即座に電源制御回路８が電源オンしＣＰＵ３が動作開始する。ＣＰＵ３は動作開始から一定時間（ｔ１ｏｎ）をソフトウェアで計数開始する。一定時間（ｔ１ｏｎ）をＣＰＵ３が計数完了する以前に電源スイッチ１が離れると、ＯＲ回路７の２つの入力が共に論理０となり、即座に電源制御回路８が電源オフしＣＰＵ３への電源供給が遮断され動作停止する。
図１１を用いて、携帯型電子機器の電源オフの状態で電源スイッチ１が押され、一定時間（ｔ１ｏｎ）が経過した後に離した時の動作を説明する。
電源オフの状態で電源スイッチ１が押されるとＯＲ回路７の１つの入力が論理１となり、即座に電源制御回路８が電源オンしＣＰＵ３が動作開始する。ＣＰＵ３は動作開始から一定時間（ｔ１ｏｎ）をソフトウェアで計数開始する。一定時間（ｔ１ｏｎ）をＣＰＵ３が計数完了すると、ＣＰＵ３のソフトウェアで制御される出力信号３１を論理０から１に変更する。その後に電源スイッチ１が離れても出力信号３１が論理１なので、電源制御回路８は電源オフせずＣＰＵ３への電源供給が遮断されずＣＰＵ３は動作継続する。
図１２を用いて、携帯型電子機器の電源オンの状態で電源スイッチ１が押され、一定時間（ｔ１）が経過した後に離した時の動作を説明する。
電源オンの状態で電源スイッチ１が押されると、ＣＰＵ３は電源スイッチ１が押されてから一定時間（ｔ１）をソフトウェアで計数開始する。一定時間（ｔ１）をＣＰＵ３が計数完了すると、ＣＰＵ３のソフトウェアで制御される出力信号３１を論理１から０に変更する。その後に電源スイッチ１が離れると、ＯＲ回路７の２つの入力が共に論理０となり、即座に電源制御回路８が電源オフしＣＰＵ３への電源供給が遮断され動作停止する。
図１３を用いて、携帯型電子機器のソフトウェアが暴走した状態で電源スイッチ１が押され、一定時間（ｔ２）が経過した後に離した時の動作を説明する。
電源オンの状態で電源スイッチ１が押されてもＣＰＵ３が暴走していると、電源スイッチ１が押されてから一定時間（ｔ１）をソフトウェアで計数できない。検出回路２が一定時間（ｔ２）以上押し続けられたことを検出するとその出力信号であるリセット信号１８を出力し、ＣＰＵ３を初期化する。
ＣＰＵ３の初期化処理は２種類ある。ハードウェア初期化とソフトウェア初期化である。リセット信号１８をＣＰＵが受け付けると、ＣＰＵは最初にハードウェア初期化し次にソフトウェア初期化する。ＣＰＵやその出力ポートによりハードウェア初期化の内容は異なる。しかし、ハードウェア初期化により出力信号３１がどのような状態に設定されても、ソフトウェア初期化において出力信号３１を論理０に確実に変更すれば何の問題もない。一定時間（ｔ２）でリセット信号１８が出力された後に、電源スイッチ１が離れるとリセット信号１８が解除され、電源制御回路８が電源オフする。
使用者にとって図１２における電源オフ操作と図１３におけるリセット操作は、ほとんど同じである。使用者が電源スイッチ１を押している一定時間（ｔ１）と（ｔ２）が異なるだけである。そして携帯型電子機器の携帯方法や使用目的に従って一定時間（ｔ１）と（ｔ２）を機器の設計時に設定すればよい。使用者が一定時間（ｔ１）と（ｔ２）を変更できる構成とする必要は特にない。
例えば、携帯電話などのように、通常待ち受け状態の電源オン状態であり、時々混雑した電車に乗る時などに電源オフし、胸ポケットなどに携帯し誤って電源スイッチを短い時間押してしまう可能性があるふた無し形状の場合、一定時間（ｔ１ｏｎ）と（ｔ１）をある程度長い時間、例えば３秒、一定時間（ｔ２）を４秒以上６秒以下などに設定する。
上記の例では一定時間（ｔ２）を４秒以上６秒以下としたが、これは図６に示すように検出回路２の積分回路を抵抗とコンデンサなどで構成しており、コンデンサなどの容量値のばらつきがあることを想定しているからである。無論、図８に示すように検出回路２を精度の良い発振回路２８とカウンタ２９などで構成すれば、一定時間（ｔ２）をほぼ正確に４秒に設定することも可能である。
また別の例として、ふた付きのＰＤＡなどのように、通常ふたを閉めて電源オフ状態であり、時々鞄から取り出しふたを開けて電源オンし使用するような機器の場合、ふたを閉めておけば誤って電源スイッチを押してしまう可能性がないので、またふたを開けてから即座に電源オンし使用したいので、一定時間（ｔ１ｏｎ）を短い時間、例えば０．１秒、一定時間（ｔ１）を比較的短い時間、例えば１秒、一定時間（ｔ２）を２秒以上などに設定する。
また別の例として、腕時計型の携帯電話などを考えた場合、通常待ち受け状態の電源オン状態であり、時々混雑した電車に乗る時などに電源オフし、手首に携帯し電源スイッチの配置と構造によっては、誤って電源スイッチを短い時間押してしまう可能性がほとんどない場合、一定時間（ｔ１ｏｎ）と（ｔ１）を比較的長い時間、例えば２秒、一定時間（ｔ２）を３秒以上などに設定する。
いずれの場合も、使用者は、電源スイッチ１を１秒から３秒間押し続ける通常の操作により携帯型電子機器の電源をオフする。そしてごくまれに発生するソフトウェアの暴走により動作が異常だと感じたときに、いったん携帯型電子機器の電源をオフしてみようという自然な発想があれば、使用者は特にソフトウェアが暴走した時にリセット操作する必要があるという専門的な知識が無くても、通常の操作である電源オフ操作をするつもりで電源スイッチを２秒から４秒以上押し続けることで自然にリセット操作することが可能である。
図１４は、電源スイッチ１の防水構造を示す断面図である。
防水ケース１１０に円形の穴をあけ、パッキン１１２を取付けたスイッチ可動部１１１を防水ケース１１０に取付けている。スイッチ可動部１１１の先端には溝１１３とつめ１１４がある。溝１１３によりつめ１１４はバネ性をもち、つめ１１４がケース１１０にひっかかり抜けないような構造である。
ポリドーム１１５は、スイッチ可動部１１１の先端とフレキシブル基盤１１６の間にあり、スイッチ可動部１１１を押上げている。使用者がスイッチ可動部１１１を押し下げると、ポリドーム１１５がつぶれ、ポリドーム１１５とフレキシブル基板１１６の電気的接点が導通する。また、使用者がスイッチ可動部１１１から指を離すと、ポリドーム１１５がドーム状の元の形に戻り電気的接点が非導通となる。
次に、本発明による第５の実施例を、図２０を用いて説明する。
図２０は、図９に示した実施例の一部を変更した例である。電源スイッチ１、検出回路２、ＯＲ回路７、電源制御回路８およびＣＰＵ３の機能と動作は、図９に示した実施例と同等である。
図１０を用いて、図９の実施例における携帯型電子機器の電源オフの状態で電源スイッチ１が押され、一定時間（ｔ１ｏｎ）が経過する前に離した時の動作を説明したが、図２０の実施例においても同じ動作である。
図１１を用いて、図９の実施例にお４ける携帯型電子機器の電源オフの状態で電源スイッチ１が押され、一定時間（ｔ１ｏｎ）が経過した後に離した時の動作を説明したが、図２０の実施例においても同じ動作である。
図１２を用いて、図９の実施例における携帯型電子機器の電源オンの状態で電源スイッチ１が押され、一定時間（ｔ１）が経過した後に離した時の動作を説明したが、図２０の実施例においても同じ動作である。
図２１を用いて、携帯型電子機器のソフトウェアが暴走した状態で電源スイッチ１が押され、一定時間（ｔ２）が経過した後に離した時の動作を説明する。電源オンの状態で電源スイッチ１が押されてもＣＰＵ３が暴走していると、電源スイッチ１が押されてから一定時間（ｔ１）をソフトウェアで計数できない。検出回路２が一定時間（ｔ２）以上押し続けられたことを検出するとその出力信号である信号１８を出力し、オープンドレイントランジスタ２７３をオンする。オープンドレイントランジスタ２７３がオンすると、抵抗７２に電流が流れ信号線７３は、マイナス電位側（グランド）の電位を示し、電源制御回路８がオフ状態となり出力端子８１の電位が低下する。出力端子８１の電位を監視している電圧検出回路８２が電位低下を検出すると、ＣＰＵ３を初期化すべく信号線８４を出力する。
【産業上の利用可能性】  以上説明したように、本発明によれば、防水型の携帯型電子機器で動作するソフトウェアが暴走してしまい全ての操作ボタンやキーが操作不能となってしまう場合でも、機器から電池を取り外す必要がないので、使用者が電池を取り外し可能でかつ防水可能な構造を有する必要がない。
また、プッシュ式の電源スイッチを押し続けることでハードウェアリセットするので、針金等の特殊なものが必要ない。さらに、使用者が通常よく使う電源オン・オフの操作とハードウェアリセットの操作がよく似ているので、使用者はハードウェアリセットの操作方法を特に学習する必要がない。ソフトウェアが暴走しているとか、ハードウェアリセットとかの専門的知識がない場合でも、ソフトウェアが動作しない（暴走した）ので電源を一度オフしてみるというごく自然の操作でハードウェアリセットすることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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