【手続補正書】
【提出日】平成14年3月15日(2002.3.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ディジタル／アナログ変換器における抵抗器性分圧ネットワークの分路抵抗器を、低基準電圧および高基準電圧のいずれかに切り換える切り換え回路であって、
（ａ）前記低基準電圧を前記分路抵抗器に結合する第１スイッチＭＯＳＦＥＴと、前記分路抵抗器を前記高基準電圧に結合する第２スイッチＭＯＳＦＥＴと、
（ｂ）第１スイッチ制御回路であって、
ｉ．前記第１スイッチＭＯＳＦＥＴのゲートに結合された出力を有する第１ＣＭＯＳ論理回路と、
ｉｉ．前記低基準電圧に両方とも結合された第１基準抵抗器および第１制御ＭＯＳＦＥＴと、前記第１制御ＭＯＳＦＥＴのゲートに接続され更に前記第１スイッチＭＯＳＦＥＴのゲートに前記第１ＣＭＯＳ論理回路を介して結合されている出力を有する第１演算増幅器であって、前記第１制御ＭＯＳＦＥＴおよび前記第１基準抵抗器の抵抗を等化し、前記第１スイッチＭＯＳＦＥＴのオン抵抗を前記第１基準抵抗器の抵抗に比例する値に調節するように動作する第１演算増幅器と、を含む第１ブリッジ回路と、
を含む第１スイッチ制御回路と、
（ｃ）第２スイッチ制御回路であって、
ｉ．前記第２スイッチＭＯＳＦＥＴのゲートに結合された出力を有する第ＣＭＯＳ論理回路と、
ｉｉ．第２基準抵抗器および第２制御ＭＯＳＦＥＴと、前記第２制御ＭＯＳＦＥＴのゲートに接続され、更に前記第２ＣＭＯＳ論理回路を介して前記第２スイッチＭＯＳＦＥＴのゲートに結合されている出力を有する第２演算増幅器であって、前記第２制御ＭＯＳＦＥＴおよび前記第２基準抵抗器の抵抗を等化し、更に前記第２スイッチＭＯＳＦＥＴのオン抵抗を前記第２基準抵抗器の抵抗に比例する値に調節するように動作する第２演算増幅器と、を含む第２ブリッジ回路と、
を含む第２スイッチ制御回路と、
を備える切り換え回路。
【請求項２】
請求項１記載の切り換え回路において、前記第１基準抵抗器の抵抗は、前記第２基準抵抗器の抵抗とは実質的に異なること、を特徴とする切り換え回路。
【請求項３】
請求項１記載の切り換え回路において、前記第１および第２ＣＭＯＳ論理回路はＣＭＯＳ反転器であること、を特徴とする切り換え回路。
【請求項４】
請求項１記載の切り換え回路において、前記第１ブリッジ回路は、前記第１ブリッジ回路を付勢するように結合されている第１ブリッジ入力導体を含み、前記第２ブリッジ回路は、前記第２ブリッジ回路を付勢するように結合されている第２ブリッジ入力導体を含むこと、を特徴とする切り換え回路。
【請求項５】
請求項４記載の切り換え回路において、前記第１ブリッジ入力導体は、第１電流源エレメントを介して前記第１基準抵抗器および前記第１演算増幅器の（−）入力に結合され、更に第２電流源エレメントを介して前記第１制御ＭＯＳＦＥＴおよび前記第１演算増幅器の（＋）入力にも結合されており、前記第２ブリッジ入力導体は、第３電流源エレメントを介して前記第２基準抵抗器および前記第２演算増幅器の（−）入力に結合され、更に第４電流源エレメントを介して前記第２制御ＭＯＳＦＥＴおよび前記第２演算増幅器の（＋）入力にも結合されていること、を特徴とする切り換え回路。
【請求項６】
請求項１記載の切り換え回路であって、前記第１基準抵抗器および前記第１演算増幅器の（−）入力に結合されている第１電流源エレメントと、前記第１制御ＭＯＳＦＥＴおよび前記第１演算増幅器の（＋）入力に結合されている第２電流源エレメントと、前記第２基準抵抗器および前記第２演算増幅器の（−）入力に結合されている第３電流源エレメントと、前記第２制御ＭＯＳＦＥＴおよび前記第２演算増幅器の（＋）入力に結合されている第４電流源エレメントとを含むこと、を特徴とする切り換え回路。
【請求項７】
請求項５記載の切り換え回路において、前記第１、第２、第３および第４電流源エレメントは、それぞれ、第１、第２、第３、および第４抵抗器であり、前記第１ブリッジ入力導体は、前記低基準電圧から一定量だけブートストラップした電圧を導通させ、前記第２ブリッジ入力導体は、前記高基準電圧から別の一定量だけブートストラップした電圧を導通させること、を特徴とする切り換え回路。
【請求項８】
請求項５記載の切り換え回路において、前記第１演算増幅器の（＋）入力は、第１レベル・シフト抵抗器を介して前記第１制御ＭＯＳＦＥＴのドレインに結合されており、前記第１基準抵抗器は第１複合抵抗器の一体部分であり、該第１複合抵抗器は、前記第１基準抵抗器の抵抗と直列の前記第１レベル・シフト抵抗器の抵抗に等しい第１レベル・シフト抵抗も含み、前記第２演算増幅器の（＋）入力は、第２レベル・シフト抵抗器を介して前記第２制御ＭＯＳＦＥＴのドレインに結合されており、前記第２基準抵抗器は第２複合抵抗器の一体部分であり、該第２複合抵抗器は、前記第２レベル・シフト抵抗器の抵抗と直列の第２レベル・シフト抵抗も含むこと、を特徴とする切り換え回路。
【請求項９】
請求項５記載の切り換え回路において、前記第１基準抵抗器の抵抗は、前記第２基準抵抗器の抵抗よりも実質的に大きな値であって、前記第１ブリッジ回路を流れるバイアス電流を、前記第２ブリッジ回路を流れる対応のバイアス電流に対して、実質的に減少させること、を特徴とする切り換え回路。
【請求項１０】
請求項１記載の切り換え回路であって、前記第１ブリッジ制御回路において、前記低基準電圧とは独立した値に前記第１ブリッジ回路を付勢する第１バイアス電流を維持する第１手段と、前記第２ブリッジ制御回路において、前記高基準電圧とは独立した値に前記第２ブリッジ回路を付勢する第２バイアス電流を維持する第２手段とを含むこと、を特徴とする切り換え回路。
【請求項１１】
ディジタル／アナログ変換器において、当該ディジタル／アナログ変換器のディジタル入力に印加される二進入力の１ビットに対応する論理情報に応答して、Ｒ／２Ｒ’抵抗器性分圧ネットワークのレッグを、高基準電圧または低基準電圧に切り換える切り換え回路であって、
（ａ）前記低基準電圧を導通させる第１導体に結合されているソースと、前記レッグの導体に結合されているドレインとを有する第１ＭＯＳＦＥＴと、前記レッグの導体に結合されているソースと、前記高基準電圧を導通させる第２基準電圧導体に結合されているドレインとを有する第２ＭＯＳＦＥＴとを含むスイッチ回路と、
（ｂ）第１スイッチ制御回路であって、
ｉ．第１給電導体および第２給電導体の間に結合され、前記論理情報を受けるように結合されている入力と、前記第１ＭＯＳＦＥＴのゲートに結合されている出力とを有する第１ＣＭＯＳ反転器と、
ｉｉ．第１ブートストラップ基準電圧源と、
ｉｉｉ．第１および第２入力端子と、第１および第２出力端子とを含む第１ブリッジ回路であって、前記第１ブートストラップ基準電圧源を前記第１および第２入力端子間に結合した、第１ブリッジ回路と、
ｉｖ．前記第２入力端子および前記第１出力端子の間に結合されている第１抵抗器と、前記第１出力端子および前記第１入力端子の間に結合されている第２抵抗器と、前記第１入力端子および前記第２出力端子の間に結合されている第３抵抗器と、前記第２出力端子および前記第２入力端子の間に結合されている第４抵抗器と、前記第４抵抗器を前記第２入力端子に結合する第３ＭＯＳＦＥＴと、
ｖ．前記第１出力端子に結合されている第１入力と、前記第２出力端子に結合されている第２入力と、第２導体によって前記第３ＭＯＳＦＥＴのゲート電極に接続されている出力とを有する第１演算増幅器と、
を含む第１スイッチ制御回路と、
（ｃ）第２スイッチ制御回路であって、
ｉ．第３給電導体および前記第２給電導体の間に結合されており、前記二進ビット信号の相補値を受けるように接続されている入力と、前記第２ＭＯＳＦＥＴのゲートに結合されている出力とを有する第２ＣＭＯＳ反転器と、
ｉｉ．第２ブートストラップ基準電圧源と、
ｉｉｉ．第３および第４入力端子ならびに第３および第４出力端子を含む第２ブリッジ回路であって、前記第２ブートストラップ基準電圧源を前記第３および第４入力端子間に結合した、第２ブリッジ回路と、
ｉｖ．前記第４入力端子および前記第３出力端子間に結合されている第５抵抗器と、前記第３出力端子および前記第３入力端子間に結合されている第６抵抗器と、前記第３入力端子および前記第４出力端子間に結合されている第７抵抗器と、前記第４出力端子および前記第４入力端子間に結合されている第８抵抗器と、前記第８抵抗器を前記第４入力端子に結合する第４ＭＯＳＦＥＴと、
ｖ．前記第３出力端子に結合されている第１入力と、前記第４出力端子に結合されている第２入力と、第３導体によって前記第４ＭＯＳＦＥＴのゲート電極に接続されている出力とを有する第２演算増幅器であって、前記第１および第２スイッチＭＯＳＦＥＴの各々のオン抵抗がＲＯＮｉに等しく、前記抵抗２Ｒ’が２Ｒ−ＲＯＮｉに等しい、第２演算増幅器と、
を含む第２スイッチ制御回路と、
を備える切り換え回路。
【請求項１２】
ディジタル／アナログ変換器であって、
（ａ）各々抵抗Ｒを有する複数の直列抵抗器と、各々抵抗２Ｒ’を有する複数の分路抵抗器とを含む抵抗器性分圧ネットワークと、
（ｂ）ディジタル／アナログ変換器における抵抗器性分圧ネットワークの分路抵抗器を、低基準電圧および高基準電圧のいずれかに切り換える切り換え回路であって、
（１）前記低基準電圧を前記分路抵抗器に結合する第１スイッチＭＯＳＦＥＴと、前記分路抵抗器を前記高基準電圧に結合する第２スイッチＭＯＳＦＥＴと、
（２）第１スイッチ制御回路であって、
ｉ．前記第１スイッチＭＯＳＦＥＴのゲートに結合されている出力を有する第１ＣＭＯＳ論理回路と、
ｉｉ．前記低基準電圧に両方とも結合されている第１基準抵抗器および第１制御ＭＯＳＦＥＴと、前記第１制御ＭＯＳＦＥＴのゲートに接続され、更に前記第１ＣＭＯＳ論理回路を介して前記第１スイッチＭＯＳＦＥＴのゲートにも結合されている出力を有する第１演算増幅器であって、前記第１制御ＭＯＳＦＥＴおよび前記第１基準抵抗器の抵抗を等化し、前記第１スイッチＭＯＳＦＥＴのオン抵抗を前記第１基準抵抗器の抵抗に比例する値に調節するように動作する第１演算増幅器と、を含む第１ブリッジ回路と、
を含む第１スイッチ制御回路と、
（３）第２スイッチ制御回路であって、
ｉ．前記第２スイッチＭＯＳＦＥＴのゲートに結合されている出力を有する第２ＣＭＯＳ論理回路と、
ｉｉ．第２基準抵抗器および第２制御ＭＯＳＦＥＴと、前記第２制御ＭＯＳＦＥＴのゲートに接続され、更に前記第２ＣＭＯＳ論理回路を介して前記第２スイッチＭＯＳＦＥＴのゲートにも結合されている出力を有する第２演算増幅器であって、前記第２制御ＭＯＳＦＥＴおよび前記第２基準抵抗器の抵抗を等化し、前記第２スイッチＭＯＳＦＥＴのオン抵抗を前記第２基準抵抗器の抵抗に比例する値に調節するように動作する第２演算増幅器と、を含む第２ブリッジ回路と、
を含む第２スイッチ制御回路と、
を備え、
（ｃ）前記第１および第２スイッチＭＯＳＦＥＴの各々のオン抵抗がＲＯＮｉに等しく、前記抵抗２Ｒ’が２Ｒ−ＲＯＮｉに等しいこと、
を特徴とするディジタル／アナログ変換器。
【請求項１３】
請求項１２記載のディジタル／アナログ変換器において、前記第１基準抵抗器の抵抗が、前記第２基準抵抗器の抵抗とは実質的に異なること、を特徴とするディジタル／アナログ変換器。
【請求項１４】
請求項１２記載のディジタル／アナログ変換器において、前記第１および第２ＣＭＯＳ論理回路はＣＭＯＳ反転器であること、を特徴とするディジタル／アナログ変換器。
【請求項１５】
請求項１２記載のディジタル／アナログ変換器において、前記第１ブリッジ回路は、該第１ブリッジ回路を付勢するように結合されている第１ブリッジ入力導体を含み、前記第２ブリッジ回路は、該第２ブリッジ回路を付勢するように結合されている第２ブリッジ入力導体を含むこと、を特徴とするディジタル／アナログ変換器。
【請求項１６】
請求項１５記載のディジタル／アナログ変換器において、前記第１ブリッジ入力導体は、第１電流源エレメントを介して前記第１基準抵抗器および前記第１演算増幅器の（−）入力に結合し、更に第２電流源エレメントを介して前記第１制御ＭＯＳＦＥＴおよび前記第１演算増幅器の（＋）入力にも結合し、前記第２ブリッジ入力導体は、第３電流源エレメントを介して前記第２基準抵抗器および前記第２演算増幅器の（−）入力に結合し、更に第４電流源エレメントを介して前記第２制御ＭＯＳＦＥＴおよび前記第２演算増幅器の（＋）入力にも結合したこと、を特徴とするディジタル／アナログ変換器。
【請求項１７】
請求項１６記載のディジタル／アナログ変換器において、前記第１、第２、第３および第４電流源エレメントは、それぞれ、第１、第２、第３、および第４抵抗器であり、前記第１ブリッジ入力導体は、前記低基準電圧から一定量だけブートストラップされた電圧を導通させ、前記第２ブリッジ入力導体は、前記高基準電圧から別の一定量だけブートストラップされた電圧を導通させること、を特徴とするディジタル／アナログ変換器。
【請求項１８】
請求項１６記載のディジタル／アナログ変換器において、前記第１演算増幅器の（＋）入力は、第１レベル・シフト抵抗器を介して前記第１制御ＭＯＳＦＥＴのドレインに結合されており、前記第１基準抵抗器は、第１複合抵抗器の一体部分であり、該第１複合抵抗器は、前記第１基準抵抗器の抵抗と直列に前記第１レベル・シフト抵抗器の抵抗に等しい第１レベル・シフト抵抗も含み、前記第２演算増幅器の（＋）入力は、第２レベル・シフト抵抗器を介して前記第２制御ＭＯＳＦＥＴのドレインに結合されており、前記第２基準抵抗器は、第２複合抵抗器の一体部分であり、該第２複合抵抗器は、前記第２レベル・シフト抵抗器の抵抗と直列に第２レベル・シフト抵抗も含むこと、を特徴とするディジタル／アナログ変換器。
【請求項１９】
請求項１６記載のディジタル／アナログ変換器において、前記第１基準抵抗器の抵抗は、前記第２基準抵抗器の抵抗よりも実質的に大きい値にスケーリングして、前記第１ブリッジ回路を流れるバイアス電流を、前記第２ブリッジ回路を流れる対応のバイアス電流に対して実質的に減少させること、を特徴とするディジタル／アナログ変換器。
【請求項２０】
請求項１２記載のディジタル／アナログ変換器であって、前記第１ブリッジ制御回路において、前記低基準電圧とは独立した値に前記第１ブリッジ回路を付勢する第１バイアス電流を維持する第１手段と、前記第２ブリッジ制御回路において、前記高基準電圧とは独立した値に前記第２ブリッジ回路を付勢する第２バイアス電流を維持する第２手段とを含むこと、を特徴とするディジタル／アナログ変換器。
【請求項２１】
請求項１２記載のディジタル／アナログ変換器において、前記第１および第２基準抵抗器は、前記第１および第２制御ＭＯＳＦＥＴおよび前記第１および第２スイッチＭＯＳＦＥＴのオン抵抗と同じ温度係数を有すること、を特徴とするディジタル／アナログ変換器。
【請求項２２】
請求項２１記載のディジタル／アナログ変換器において、前記抵抗Ｒは単一の値であり、前記抵抗値２Ｒ’の一部が他の抵抗と異なり、オン抵抗値ＲＯＮｉの一部が他の抵抗と異なること、を特徴とするディジタル／アナログ変換器。
【請求項２３】
請求項２２記載のディジタル／アナログ変換器であって、全てが同じチャネル長を有する複数の第１スイッチＭＯＳＦＥＴおよび第２スイッチＭＯＳＦＥＴを含むことによって、前記ディジタル／アナログ変換器の精度におけるコードに依存したばらつきを低減すること、を特徴とするディジタル／アナログ変換器。
【請求項２４】
ディジタル／アナログ変換器において用いるために適合させた抵抗器性分圧ネットワークであって、
（ａ）各々抵抗Ｒを有する複数の直列抵抗器と各々抵抗２Ｒ’を有する複数の分路抵抗器とを備え、前記ディジタル／アナログ変換器が、前記抵抗器性分圧ネットワークの分路抵抗器を、第１および第２基準電圧のいずれかに切り換える切り換え回路を含み、該切り換え回路が、前記低基準電圧を前記レッグに結合する第１スイッチＭＯＳＦＥＴと、前記レッグを前記高基準電圧に結合する第２スイッチＭＯＳＦＥＴとを含み、
（ｂ）前記第１および第２スイッチＭＯＳＦＥＴの各々のオン抵抗がＲＯＮｉに等しく、前記抵抗２Ｒ’が２Ｒ−ＲＯＮｉに等しいこと、
を特徴とする抵抗器性分圧ネットワーク。
【請求項２５】
請求項２４記載の抵抗器性分圧ネットワークであって、前記低基準電圧に両方とも結合されている第１基準抵抗器および第１制御ＭＯＳＦＥＴと、前記第１スイッチＭＯＳＦＥＴのゲートに結合されている出力を有する第１演算増幅器であって、前記第１基準抵抗器の抵抗に比例するように前記第１スイッチＭＯＳＦＥＴのオン抵抗を調節するように動作する第１演算増幅器と、を含む第１回路と、第２基準抵抗器および第２制御ＭＯＳＦＥＴと、前記第２スイッチＭＯＳＦＥＴのゲートに結合されている出力を有する第２演算増幅器であって、前記第２基準抵抗器の抵抗に比例するように前記第２スイッチＭＯＳＦＥＴのオン抵抗器を調節するように動作する第２演算増幅器と、を含む第２回路と、を備えた切り換え回路を含むこと、を特徴とする抵抗器性分圧ネットワーク。
【請求項２６】
抵抗器性ラダー・ネットワークの分路抵抗器を低基準電圧または高基準電圧のいずれかに接続するビット・スイッチの二進スケーリングを行うことなく、ディジタル／アナログ変換器において高い精度を得る方法であって、
（ａ）各分路抵抗器毎に、前記分路抵抗器の端子および前記低基準電圧の間に結合した第１スイッチＭＯＳＦＥＴを設け、前記分路抵抗器の前記端子および前記高基準電圧の間に結合した第２スイッチＭＯＳＦＥＴを設けるステップと、
（ｂ）前記ディジタル／アナログ変換器に印加するディジタル入力ワードのビットの状態に応じて、前記第１および第２スイッチＭＯＳＦＥＴのゲート電極に制御電圧を印加し、それぞれ、各分路抵抗器の前記端子に結合されている前記第１および第２スイッチＭＯＳＦＥＴの一方または他方をオンに切り換えて、オンに切り換えた各第１または第２スイッチＭＯＳＦＥＴのオン抵抗を２Ｒ−２Ｒ’に等しくするステップであって、Ｒが前記抵抗器性ラダー・ネットワークの複数の直列抵抗器の各々の抵抗であり、２Ｒ’が前記オンに切り換えた第１または第２スイッチが結合されている分路抵抗器の抵抗である、ステップと、
から成る方法。
【請求項２７】
請求項２６記載の方法において、前記第１スイッチＭＯＳＦＥＴおよび前記第２スイッチＭＯＳＦＥＴのオン抵抗を二進スケーリングしないこと、を特徴とする方法。
【請求項２８】
請求項２６記載の方法において、ステップ（ｂ）は、前記制御電圧の大きさを制御することによって、前記オンに切り換えた第１および第２スイッチＭＯＳＦＥＴのオン抵抗器の温度係数を、前記抵抗器性ラダー・ネットワークを構成する抵抗器の温度係数に等しくするステップを含むこと、を特徴とする方法。