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　特願２００４−３７１９９８「ＮＡＮＤフラッシュメモリ素子」拒絶査定不服審判事件〔平成１７年１１月２４日出願公開、特開２００５−３２８０２２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯
　本願は、平成１６年１２月２２日（パリ条約による優先権主張２００４年５月１５日、大韓民国）の出願であって、平成２２年１２月２７日付けの拒絶理由通知に対して、平成２３年４月２８日に意見書及び手続補正書が提出されたが、同年７月１４日付けで拒絶査定がなされた。
　これに対し、同年１１月２８日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２４年４月２３日付けで審尋がなされ、同年７月１９日に回答書が提出された。
　
２　平成２３年１１月２８日に提出された手続補正書による補正について
（１）本件補正の内容
  平成２３年１１月２８日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜５を、補正後の特許請求の範囲の請求項１〜５と補正するとともに、明細書の補正を行うものであり、補正前後の請求項１は、次のとおりである。
　
（補正前）
「【請求項１】
　多数のメモリセルをそれぞれ直列に接続した複数のストリングにより構成したメモリセルアレイを含み、前記ストリングを選択するためにＸデコーダから提供されるバイアスを同Ｘデコーダから反対側へ伝達するためのドレイン選択ライン及びソース選択ラインを備えたＮＡＮＤフラッシュメモリ素子において、
　前記Ｘデコーダ側に位置した前記ドレイン選択ライン及び前記ソース選択ラインの先端にそれぞれ形成された第１、第２バッティングタップと、
　前記Ｘデコーダの反対側に位置した前記ドレイン選択ライン及び前記ソース選択ラインの終端にそれぞれ形成された第３、第４バッティングタップと、
　前記第１、第２バッティングタップと前記Ｘデコーダ側との間に連結されたデコーディングトランジスタと、
　前記第３、第４バッティングタップと前記Ｘデコーダの反対側との間に連結されたクランピングトランジスタと、
　を備えることを特徴とするＮＡＮＤフラッシュメモリ素子。」
　
（補正後）
「【請求項１】
　多数のメモリセルをそれぞれ直列に接続した複数のストリングにより構成したメモリセルアレイを含むＮＡＮＤフラッシュメモリ素子において、
　前記ストリングを選択するためにＸデコーダに接続されて、同Ｘデコーダから提供されるバイアスを伝達するドレイン選択ライン及びソース選択ラインと、
　前記Ｘデコーダと連結された前記ドレイン選択ラインと前記ソース選択ラインの先端にそれぞれ形成された第１、第２バッティングタップと、
　前記ドレイン選択ライン及び前記ソース選択ラインの終端にそれぞれ形成された第３、第４バッティングタップと、
　前記第１、第２バッティングタップと前記Ｘデコーダとの間に連結されたデコーディングトランジスタと、
　前記第３、第４バッティングタップに接続されたクランピングトランジスタとを備えることを特徴とするＮＡＮＤフラッシュメモリ素子。」
　
（２）本件補正についての検討
　本件補正を整理すると次のとおりである。
［補正事項１］
　補正前の請求項１の「多数のメモリセルをそれぞれ直列に接続した複数のストリングにより構成したメモリセルアレイを含み、前記ストリングを選択するためにＸデコーダから提供されるバイアスを同Ｘデコーダから反対側へ伝達するためのドレイン選択ライン及びソース選択ラインを備えたＮＡＮＤフラッシュメモリ素子において」、「前記Ｘデコーダ側に位置した前記ドレイン選択ライン及び前記ソース選択ラインの先端にそれぞれ形成された第１、第２バッティングタップと、　前記Ｘデコーダの反対側に位置した前記ドレイン選択ライン及び前記ソース選択ラインの終端にそれぞれ形成された第３、第４バッティングタップと」、「前記第１、第２バッティングタップと前記Ｘデコーダ側との間に連結されたデコーディングトランジスタと、　前記第３、第４バッティングタップと前記Ｘデコーダの反対側との間に連結されたクランピングトランジスタと」を、それぞれ「多数のメモリセルをそれぞれ直列に接続した複数のストリングにより構成したメモリセルアレイを含むＮＡＮＤフラッシュメモリ素子において、　前記ストリングを選択するためにＸデコーダに接続されて、同Ｘデコーダから提供されるバイアスを伝達するドレイン選択ライン及びソース選択ラインと」、「前記Ｘデコーダと連結された前記ドレイン選択ラインと前記ソース選択ラインの先端にそれぞれ形成された第１、第２バッティングタップと、　前記ドレイン選択ライン及び前記ソース選択ラインの終端にそれぞれ形成された第３、第４バッティングタップと」、「前記第１、第２バッティングタップと前記Ｘデコーダとの間に連結されたデコーディングトランジスタと、　前記第３、第４バッティングタップに接続されたクランピングトランジスタと」とする。
［補正事項２］
　補正前の請求項２の「前記バッティングタップ」を、「前記バッテイング」とする。
［補正事項３］
　補正前の請求項３の「前記Ｘ−デコーダから前記でコーディングトランジスタ及び前記クランピングトランジスタにバイアス電圧が印加される」を、「前記Ｘデコーダから前記デコーディングトランジスタを介して前記ドレイン選択ライン及び前記ソース選択ラインにバイアス電圧が伝達され、前記ドレイン選択ライン及び前記ソース選択ラインから前記クランピングトランジスタにバイアス電圧が伝達される」とする。
［補正事項４］
　補正前の請求項４の「前記ドレイン選択ライン及び前記ソース選択ラインは、基板上に形成されたトンネル酸化膜、第１ポリ層、ＯＮＯ層、第２ポリ層及びタングステンシリサイド層からなり、　前記第１乃至第４バッティングタップは、前記ドレイン選択ライン及び前記ソース選択ラインの先端及び終端で前記タングステンシリサイド層を貫通しながら前記第１ポリ層と接するメタルコンタクト」を、「前記ドレイン選択ライン及び前記ソース選択ラインは、基板上に形成されたトンネル酸化膜、第１ポリ層、ＯＮＯ層、第２ポリ層及びタングステンシリサイド層から成り、前記第１乃至第４バッティングタップは、前記ドレイン選択ライン及び前記ソース選択ラインの先端及び終端で前記タングステンシリサイド層と前記第１ポリ層とを接続させたメタル金属コンタクト」とする。
［補正事項５］
　補正前の請求項５の「ＮＡＮＤフラッシメモリ素子」を、「ＮＡＮＤフラッシュメモリ素子」とする。
［補正事項６］
　補正前の明細書の【０００６】段落を補正して、補正後の明細書の【０００６】段落とする。
　
　補正事項１〜５は、いずれも補正前の請求項の記載をより明確にするものであり、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第４号に掲げる明りょうでない記載の釈明を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　また、補正事項１〜６が、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすことは明らかである。
　
（３）本件補正についてのむすび　 
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　よって、本件補正は、適法になされたものである。
　
３　本願発明
　上記２において検討したとおり、本件補正は適法になされたものであるから、本願の請求項１〜５に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されている事項により特定されるものであり、その請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定される上記「２（１）本件補正の内容」の「（補正後）」の箇所に記載したものであると認める。
　
４　引用例の記載と引用発明 
（１）引用例１：特開平８−７８６４３号公報
（ア）原査定の拒絶の理由で引用された、本願の優先権主張の日前に国内において頒布された刊行物である特開平８−７８６４３号公報（以下「引用例１」という。）には、図１〜図３２とともに次の記載がある（なお、下線は当合議体にて付加した。以下同じ。）。 
 　 
（ａ）「【０００１】
【産業上の利用分野】本発明は、電気的に書替え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にＮＡＮＤセル構成のメモリセルアレイを有するＥＥＰＲＯＭに関する。」
　
（ｂ）「【０００２】
【従来の技術】電気的に書替え可能な不揮発性メモリとして、書込み／消去を行う
複数のセルを直列接続してメモリセル配列を構成
複数のＮＡＮＤセル配列の平面図を図２５
１４
9 
，１４
10
は選択ゲート線
１６
9
 ，１６
10
は選択ゲート上部隣接配線
１８（ＤＬ）はビット線
Ｓ
1 
，Ｓ
2 
は選択トランジスタ
Ｍ
1 
〜Ｍ
8 
はメモリセル
【０００３】上述のように、通常、選択ゲート線１４9 ，１４10（図２３）の材料としては高抵抗な配線材料が用いられる。このため、選択ゲート線１４9 ，１４10の抵抗は高くなって、選択ゲート線１４9 ，１４10への充放電所要時間が長くなる。図２２（ｂ）中の
素子（選択ゲート）Ｓ
1 
，Ｓ
2
【０００４】図２６に示す方法は、図２５の
選択ゲートコンタクト領域（Ｖ），（VI）において、
それぞれ選択ゲート上部隣接配線１６
9
 ，１６
10
に接続
選択ゲート線１４
9 
，１４
10
の配線材よりも低抵抗の配線材により形成した選択ゲート上部隣接配線１６
9
 ，１６
10
を、
選択ゲート線１４
9 
，１４
10
と接続する
選択ゲートコンタクト領域（Ｖ），（VI）は、
ビット線数十本〜数百本おきに設けられる
【０００５】このように従来は、上記した
選択ゲート線への充放電時間の短縮を実現するため、つまり選択ゲート線１４
9 
，１４
10
の実効的な抵抗を低下させる
選択ゲート線１４
9 
，１４
10
の実効的な抵抗を低下させることができる
　
（ｃ）「【０００９】
【発明が解決しようとする課題】以上のように従来のＮＡＮＤセル型ＥＥＰＲＯＭでは、選択ゲートコンタクト領域の幅を広くとらねばならない。この選択ゲートコンタクト領域はメモリセルアレイ中に数十箇所程度存在するため、チップ面積の大幅な増大を招く、という問題があった。また、チップ面積の増大を防ぐために、メモリセルアレイ中の選択ゲートコンタクト領域数を減らすと、選択ゲート線への充放電所要時間が長くなり、選択ゲート線充放電を含む動作の動作所要時間が長くなるという問題があった。
【００１０】本発明は、選択ゲート線充放電を含む動作の動作所要時間を長くすることなく、従来よりチップ面積を大幅に縮小することを可能としたＮＡＮＤセル型ＥＥＰＲＯＭを提供することを目的とする。」
　
（ｄ）「【００２０】
【実施例】以下、本発明の実施例を図面を参照して説明する。
【００２１】図１は、本発明の一実施例の
ＮＡＮＤセル型ＥＥＰＲＯＭ
ロウデコーダ５
【００２２】図２（ａ），（ｂ）は、メモリセルアレイ１中の一つのＮＡＮＤセルの平面図と等価回路図である。…。特に図２〜図４からわかるように、ｐ型シリコン基板（又はｐ型ウエル）１１における素子分離酸化膜１２で囲まれた部分にメモリセルＭi が構成され、
８個のメモリセルＭi によって１つのＮＡＮＤセルが構成され、複数のＮＡＮＤセルＮ
c 
、によってメモリセルアレイ１が形成されている
　
（ｅ）「【００４５】図３０はこの発明に係るデコード系の回路例を示している。すなわち、制御ゲートＣＧのデコーダ内に
選択ゲートＳＧのデコード動作が行える
ロウサブデコーダ３０２は図３２
【００４６】図３１に示すロウメインデコーダは、ＮＡＮＤ束からなるメモリセルブロックのうちの１つを選択する回路である。外部から入力されるアドレスは、図示しないアドレスラッチ回路によって内部ロウアドレスに変換され、この内部ロウアドレスによってメモリセルブロックのうちの一つに選択するため、ノードＮ１から図３２に示すようなロウサブデコーダにに信号を供給する。選択されたロウサブデコーダ３０２の入力ノードＮ１の電位は５Ｖ（Ｖcc）、また非選択のロウサブデコーダ３０２り入力ノードＮ１の電位は０Ｖとなる。
【００４７】図３２に示すロウサブデコーダは、入力信号Ａ，Ｂ，Ｃ，Ｄ，Ｅ、電源ＶA 、ＶB 、ＶC にはそれぞれ読み出し時、書き込み時、消去時の各モードにおいて、表１に示す電位が供給される。Ｖccは通常の電源で例えば５Ｖ、Ｖppは書き込み消去系高電圧、例えば２０Ｖ、Ｖm はＶppの中間電位で例えば１０Ｖ、ＧＮＤは０Ｖとして考える。
　　　　　　　　　　　　　　表　　１　　　　　　　　　　
　　　　　
　　　　　読み出し時　　書き込み時　　消　去　
　　　　　
信号Ａ　　　Ｖcc　　　　　Ｖcc　　　　ＧＮＤ　
　　　　　
信号Ｂ　　　ＧＮＤ　　　　ＧＮＤ　　　Ｖcc　　
　　　　　
信号Ｃ　　　ＧＮＤ　　　　ＧＮＤ　　　Ｖpp　　
　　　　　
信号Ｄ　　　Ｖcc　　　　　ＧＮＤ　　　ＧＮＤ　
　　　　　
信号Ｅ　　　ＧＮＤ　　　　Ｖcc　　　　ＧＮＤ　
　　　　　
電源ＶA 　　Ｖcc　　　　　Ｖpp　　　　Ｖpp　
　　　　　
電源ＶB 　　Ｖcc　　　　　Ｖm 　　　　Ｖcc　
　　　　　
電源Ｖc 　　Ｖcc　　　　　Ｖcc　　　　Ｖpp　
 　 
（イ）上記摘記事項（ｄ）及び技術常識を勘案すると、引用例１の図２５に示された「従来例に係るメモリセルアレイ中の複数のＮＡＮＤセル配列」における「選択ゲート線ＳＧ１及びＳＧ２」は、摘記事項（ｅ）及び図３０，３２に記載のようなロウサブデコーダ３０２に接続されることが明らかである。
　
（２）引用発明
　以上、図１、図２２〜図２６及び図３０、３２を参酌してまとめると、引用例１には以下の発明（以下「引用発明」という。）が記載されている。
　
 「複数のメモリセルＭ1 〜Ｍ8 を直列接続してＮＡＮＤセルを構成し、複数の前記ＮＡＮＤセルによってメモリセルアレイ１が形成されたＮＡＮＤセル型ＥＥＰＲＯＭにおいて、
　それぞれ選択トランジスタＳ1 及びＳ2 が接続され、選択ゲートＳＧのデコーダ動作を行うためのロウサブデコーダ３０２に接続された選択ゲート線ＳＧ１及びＳＧ２を備え、
　前記ロウサブデコーダ３０２と接続された選択ゲート線ＳＧ１とＳＧ２には、ビット線数十本〜数百本おきにそれぞれ選択ゲートコンタクト領域（Ｖ）と（VI）が設けられ、選択ゲートコンタクト領域（Ｖ），（VI）において、選択ゲート線１４9 ，１４10の配線材よりも低抵抗の配線材により形成した選択ゲート上部隣接配線１６9 ，１６10を、配線層１８ａ，１８ｂによってそれぞれ選択ゲート線１４9 ，１４10と接続させることにより、実効的な抵抗を低下させて、選択ゲート線ＳＧ１とＳＧ２の充放電所要時間を短縮させたＮＡＮＤセル型ＥＥＰＲＯＭ。」 
　
５　対比
　本願発明と引用発明とを対比する。
（ア）引用発明の「ＮＡＮＤセル型ＥＥＰＲＯＭ」は、本願発明の「ＮＡＮＤフラッシュメモリ素子」に相当する。
　引用発明は、「複数のメモリセルＭ1 〜Ｍ8 を直列接続してＮＡＮＤセルを構成し」たものであるから、引用例１の図２２及び図２５を勘案すると、引用発明の「ＮＡＮＤセル」は、「『多数のメモリセルＭ1 〜Ｍ8』 を『直列に接続した』『ストリングにより構成した』」ものであるといえる。
　したがって、本願発明と引用発明とは、「多数のメモリセルをそれぞれ直列に接続した複数のストリングにより構成したメモリセルアレイを含むＮＡＮＤフラッシュメモリ素子」である点で一致する。
　
（イ）引用発明の「ロウサブデコーダ３０２」、「選択ゲート線ＳＧ１及びＳＧ２」は、それぞれ本願発明の「Ｘデコーダ」、「ドレイン選択ライン及びソース選択ライン」に相当する。
　また、引用例１において、図２２を勘案すると、「選択トランジスタＳ1 及びＳ2 」の「選択ゲートＳＧ」は、ＮＡＮＤセル毎に形成されているから、引用発明の「選択ゲートＳＧのデコーダ動作を行う」ことは、本願発明の「前記ストリングを選択する」ことに相当するとともに、引用例１において、図３２を勘案すると、「ロウサブデコーダ３０２から提供されるバイアス」が「選択ゲート線ＳＧ１及びＳＧ２」に伝達されることは当業者には明らかである。
　したがって、本願発明と引用発明とは、「前記ストリングを選択するためにＸデコーダに接続されて、同Ｘデコーダから提供されるバイアスを伝達するドレイン選択ライン及びソース選択ライン」を備える点で一致する。
　
（ウ）引用発明では、「選択ゲート線ＳＧ１とＳＧ２には、それぞれ選択ゲートコンタクト領域（Ｖ）と（VI）が形成され、選択ゲートコンタクト領域（Ｖ），（VI）において、選択ゲート線１４9 ，１４10の配線材よりも低抵抗の配線材により形成した選択ゲート上部隣接配線１６9 ，１６10を、配線層１８ａ，１８ｂによってそれぞれ選択ゲート線１４9 ，１４10と接続させた」ものであり、また、引用例１の図２２を勘案すると、選択ゲート線ＳＧ１とＳＧ２は、それぞれ選択ゲート線１４９と１４１０に対応することは明らかであるから、引用例１の図２６（ｂ）、図２７を勘案すると、引用発明の「選択ゲート線１４9 ，１４10」は、当該選択ゲートコンタクト領域（Ｖ），（VI）において、それぞれ「接合タップ（butting tap）」が形成されたものであるといえる。
　したがって、本願発明と引用発明とは、「前記Ｘデコーダと連結された前記ドレイン選択ラインと前記ソース選択ライン」に「それぞれ形成された」「第１、第２バッティングタップ」を備える点で一致する。
　
（エ）よって、本願発明と引用発明とは、 
「多数のメモリセルをそれぞれ直列に接続した複数のストリングにより構成したメモリセルアレイを含むＮＡＮＤフラッシュメモリ素子において、
　前記ストリングを選択するためにＸデコーダに接続されて、同Ｘデコーダから提供されるバイアスを伝達するドレイン選択ライン及びソース選択ラインと、
　前記Ｘデコーダと連結された前記ドレイン選択ラインと前記ソース選択ラインにそれぞれ形成された第１、第２バッティングタップとを備えるＮＡＮＤフラッシュメモリ素子。」
である点で一致し、以下の点で相違する。 
　
（相違点１）
　「バッティングタップ」が、本願発明においては、「前記記Ｘデコーダと連結された前記ドレイン選択ラインと前記ソース選択ラインの先端にそれぞれ形成された第１、第２バッティングタップと、　前記ドレイン選択ライン及び前記ソース選択ラインの終端にそれぞれ形成された第３、第４バッティングタップ」であるのに対し、引用発明においては、「選択ゲート上部隣接配線１６9 ，１６10を、配線層１８ａ，１８ｂによってそれぞれ選択ゲート線１４9 ，１４10と接続させ」た領域である「選択ゲートコンタクト領域（Ｖ），（VI）」は、「ビット線数十本〜数百本おき」に設けられるものの、「選択ゲート線ＳＧ１及びＳＧ２」の先端と終端に、それぞれバッティングタップが形成されることは特定されていない点。
　
（相違点２）
　本願発明は、「前記第１、第２バッティングタップと前記Ｘデコーダとの間に連結されたデコーディングトランジスタ」を備えるものであるのに対し、引用発明では、「選択ゲート線ＳＧ１及びＳＧ２」の先端について、そのような特定はなされていない点。
　
（相違点３） 
　本願発明では、「前記第３、第４バッティングタップに接続されたクランピングトランジスタ」を備えるものであるのに対し、引用発明では、「選択ゲート線ＳＧ１及びＳＧ２」の終端について、そのような特定はなされていない点。
　
６　当審の判断
　以下、上記相違点１〜相違点３について検討する。
　
（１）相違点１について
（ア）例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記の周知例１及び周知例２に記載されているように、一般に、メモリセルアレイを含み、ロウデコーダ（Ｘデコーダ）に接続されたワード線を有するメモリ素子において、低抵抗配線を、接続部によって、高抵抗配線の両端部及び中間位置で接続させることにより、ワード線の配線抵抗を低減させて、ワード線の駆動信号の伝搬を速めることは、当業者における周知技術である。
　
（ａ）周知例１：特開２００１−３１９４８９号公報
・「【０００２】
【従来の技術】図８は、従来の不揮発性半導体記憶装置における４Ｍｂマクロの構成を概略的に示している。この不揮発性半導体記憶装置は、例えば３２個のサブアレイ（ＳＢＡ）１を有している。各サブアレイ１は、例えば１６ＫＢ（１６×８＝１２８Ｋｂ）の記憶容量を有しており、第１層金属配線（Ｍ１）からなるビット線ＢＬとワード線ＷＬ、及びこれらビット線ＢＬとワード線ＷＬにより選択される例えば
フラッシュＥＥＰＲＯＭ
　
・「【０００７】
【発明が解決しようとする課題】ところで、上記不揮発性半導体記憶装置は、高速動作が要求されている。このため、メモリセルに対してデータを書き込んだり、メモリセルからデータを読み出す際、ビット線電位及び
ワード線電位を高速に変化させることが重要
配線抵抗が低減され高速動作が可能
　
・「【００２１】
【発明の実施の形態】以下、本発明の実施の形態について図面を参照して説明する。
【００２２】図１（ａ）（ｂ）は、本発明の半導体記憶装置に係わり、４Ｍｂマクロの構成を概略的に示している。この半導体記憶装置において、コア部１０は、例えば８個のサブアレイ（ＳＢＡ）１１を有している。各サブアレイ１１は、例えば６４ＫＢ（６４×８＝５１２Ｋｂ）の記憶容量を有しており、第１層金属配線（Ｍ１）からなるビット線ＢＬとワード線ＷＬ、及びこれらビット線ＢＬとワード線ＷＬにより選択される例えば
フラッシュＥＥＰＲＯＭからなる図示せぬメモリセルＭＣ
【００２３】前記ワード線ＷＬ方向に隣接する２つの前記サブアレイ１１の相互間には、各サブアレイ１１に対応して２つのロウデコーダ（ＲＤＣ）１２が配置されている。これら
ロウデコーダ１２は
前記ワード線ＷＬを選択
【００２４】さらに、各サブアレイ１１上には、各ワード線ＷＬに沿って例えば第２層金属配線（Ｍ２）からなる配線１３が配置され、この配線１３は対応するワード線ＷＬに接続される。この配線１３の詳細は後述する。」
　
・「【００３３】前記基板３１の上方には、メモリセルの制御ゲートに接続されたワード線ＷＬが配置されている。このワード線ＷＬは、ポリサイド構造とされ、このワード線ＷＬの上方には前記配線１３が配置されている。この
配線１３の両端部、及び中間部の複数箇所は、第１層金属配線Ｍ１を介してワード線ＷＬに接続される
ワード線ＷＬの抵抗を低減
【００３４】図３（ｂ）は、ワード線ＷＬ、第１層金属配線Ｍ１、及び配線１３の接続構造を示している。このように、第１層金属配線Ｍ１を介してワード線ＷＬと配線１３とを接続することにより、配線１３のみによりワード線ＷＬと接続する場合に比べて、コンタクトホールのアスペクト比を小さくすることができ、配線１３とワード線ＷＬを確実に接続することができる。」 
　
（ｂ）周知例２：特開平９−１７９７４号公報（平成２２年１２月２７日付けの拒絶理由で引用した引用文献３）
・「【０００１】
【産業上の利用分野】本発明はワード線構造を改良した半導体メモリに関し、特に、ＤＲＡＭに適用して好適なものである。」
　
・「【０００２】
【従来の技術】図２は、ＤＲＡＭの一般的な概略構成を示すブロック図である。図２において、メモリセルアレイ１は、複数のメモリセルＭＣを縦横に配列しており、列方向のメモリセルＭＣに接続される複数のビット線対ＢＬ、ＢＬｂと、これらビット線対ＢＬ、ＢＬｂと交差する、行方向のメモリセルＭＣに接続される複数のワード線ＷＬとが延設されている。外部から与えられたアドレスのうち、行方向のメモリセル位置を規定するアドレス部分（Ｘアドレス）がＸラッチ部ＸＬＡＴにラッチされた後、
ＸデコーダＸＤＥＣで解読されていずれかのワード線ドライバＷＤがワード線ＷＬを駆動
　
・「【０００９】一方、単位メモリセルアレイ１０内の
ワード線ＷＬには、低抵抗配線が裏打ちされたものを適用して駆動信号の伝搬を速める
【００１０】図４において、単位メモリセルアレイ１０内においては、複数のメモリセルに直接接続されるポリシリコン又はポリサイドの高抵抗配線（正確には高抵抗配線部分）ＷＬｐ３１１、ＷＬｐ３１２、ＷＬｐ３２１、ＷＬｐ３２２、…が複数本設けられている。図４の例では、２個の高抵抗配線ＷＬｐ３１１及びＷＬｐ３１２、…は同一導体で形成され、物理的かつ電気的に接続されている。
【００１１】一体に形成されている１組の高抵抗配線ＷＬｐ３１１及びＷＬｐ３１２、ＷＬｐ３２１及びＷＬｐ３２２、…には、ほぼ平行に第１のメタルにより形成された低抵抗配線ＷＬｍ３１、ＷＬｍ３２、…が設けられ、ワード線ドライバＷＤ１、ＷＤ２、…に接続されている。隣接する低抵抗配線ＷＬｍ３１、ＷＬｍ３２、…は、単位メモリセルアレイ１０の両端に対向して交互配置されたワード線ドライバＷＤ１、ＷＤ２、…により駆動される。例えば、低抵抗配線ＷＬｍ３１は図中左のワード線ドライバＷＤ１で駆動され、低抵抗配線ＷＬｍ３２は図中右のワードドライバＷＤ２で駆動される。
【００１２】低抵抗配線ＷＬｍ３１、ＷＬｍ３２、…と、１組の高抵抗配線ＷＬｐ３１１及びＷＬｐ３１２、ＷＬｐ３２１及びＷＬｐ３２２、…とは、次のように接続されて、低抵抗配線が裏打ちされたワード線を構成している。
【００１３】
低抵抗配線ＷＬｍ３１は、接続部Ｃ３１１、Ｃ３１２及びＣ３１３によって、一体形成された高抵抗配線ＷＬｐ３１１及びＷＬｐ３１２に対して、その両端部及び中間位置で接続される
低抵抗配線ＷＬｍ３２は、接続部Ｃ３２１、Ｃ３２２及びＣ３２３によって、一体形成された高抵抗配線ＷＬｐ３２１及びＷＬｐ３２２に対して、その両端部及び中間位置で接続される
１本のワード線して機能する
　
・「【００２０】このように、高抵抗配線を接続部で複数に分割して低抵抗配線に接続した低抵抗配線裏打ちワード線は、単に高抵抗配線だけで形成したワード線に比べて、最も駆動信号が遅く到達する位置（メモリセル）でも、その遅延時間を約１／４Ｎ2 に短縮することができる。」 
　
（イ）そして、メモリ素子におけるワード線と選択ゲート線とは、互いに隣接して設けられ、共に、デコーダの出力を受け、多数のトランジスタのゲートを駆動する信号を伝達する線である点で、きわめて類似するものであるから、引用発明に接した当業者であれば、引用発明に対して、「『選択ゲート線ＳＧ１とＳＧ２の充放電所要時間を』より『短縮させ』」るため、ワード線に関する技術である上記周知技術を適用し、選択ゲート上部隣接配線１６9 ，１６10を選択ゲート線１４9 ，１４10と接続させる位置、すなわち、選択ゲートコンタクト領域を設ける位置として、「前記ロウサブデコーダ３０２と接続された選択ゲート線ＳＧ１及びＳＧ２」それぞれの両端を採用することは、容易になし得たことである。
　
（ウ）したがって、引用発明において、上記相違点１に係る本願発明の構成とすることは、当業者が適宜なし得たことである。
　よって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　　
（２）相違点２について
（ア）本願の優先権主張の日前に日本国内において頒布された刊行物である下記の周知例３の図１１及び図１２並びにその説明箇所には、バイアストランジスタ６５ａ〜６５ｄを介して、グローバルワード線５２ａ、５２ｂに接続されたソース端子と、ローカルワード線５９ａ〜５９ｄ及び６０ａ〜６０ｄに接続されたドレーン端子と、ローカルデコーディング線７０ａ、７０ｂに接続されたゲート端子とを有しているローカルデコーディングトランジスタ６８ａ〜６８ｄ及び６９ａ〜６９ｄを備えた不揮発性型のメモリ５０が記載されており、本願の優先権主張の日前に日本国内において頒布された刊行物である下記の周知例４の図１及び図２並びにその説明箇所には、語線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３をそれぞれ語線駆動回路１２，１４，１６，１８を介して行デコーダ１０に接続し、語線駆動回路１８はトランジスタ２２４及び２２６等を備えたダイナミック・ランダムアクセスメモリ装置が記載されており、本願の優先権主張の日前に日本国内において頒布された刊行物である下記の周知例５の第１図及びその説明箇所には、ワード線ＷＬ１、ＷＬ２をワード線駆動回路３を介して行デコーダ２に接続し、ワード線駆動回路３はＰＭＯＳトランジスタＱ１、Ｑ３及びＮＭＯＳトランジスタＱ２、Ｑ４を備えた半導体記憶装置が記載されていることからも分かるように、一般に、メモリセルアレイを含むメモリ素子において、ロウデコーダと接続されたワード線の先端と前記ロウデコーダとの間にデコーディングトランジスタを接続することは、当業者における周知技術である。
　
（ａ）周知例３：特開２０００−２３５７９９号公報（平成２４年４月２３日付けの審尋に記載した前置報告書の内容で引用した引用文献７）
・「【０００１】
【発明の属する技術分野】本発明は、特に
フラッシュメモリ用の不揮発性マルチレベルメモリ
　
・「【００２７】図１１は本発明による
不揮発性型のメモリ５０
【００２８】詳細に説明すると、本発明を理解するために必要な部分だけを示すメモリ５０は、グローバル行デコーダ５１、列デコーダ５４，複数のセクタ５６、複数のブロック５７、及び複数のローカル行デコーダ５８を備えている。グローバル行デコーダ５１は、ランプ電圧発生装置９０からランプ供給電圧を受け、通常金属製である複数のグローバルワード線５２のうち選択した一本にランプ供給電圧を公知の方法で供給している。列デコーダ５４は、メモリセルをアクセス指定した列に対して通常のビット線と同様な複数のバイアス線５５と、後述されるように、アドレス指定されたセル内に読み出し電圧を供給する複数の出力線５３に接続されている。複数のセクタ５６は行に配列されている。複数のブロック５７は各セクタ５６内にある。複数の
ローカル行デコーダ５８は、
二つのローカル線５９、６０のうち一方と、
それぞれのグローバル線５２とを選択的に接続している
　
・「【００３５】図１２では、ブロック５７ａ〜５７ｄに関連されたローカル行デコーダは５８ａ〜５８ｄで示されている。ローカル行デコーダ５８ａ〜５８ｄと列デコーダ５４とのうち本発明を理解するのに必要な要素のみが示されている。特に、
各ローカル行デコーダ５８ａ〜５８ｄはＰＭＯＳ型のバイアストランジスタ６５ａ〜６５ｄを備えている
ＰＭＯＳ型のバイアストランジスタ６５ａから６５ｄはそれぞれのグローバルワード線５２ａ、５２ｂに接続され
ノード６６ａ〜６６ｄ
【００３６】ノード６６ａ〜６６ｄは、ＰＭＯＳ型のローカルデコーディングトランジスタ６８ａ〜６８ｄ及び６９ａ〜６９ｄをそれぞれ介してローカルワード線５９ａ〜５９ｄ及び６０ａ〜６０ｄに接続されている。
ＰＭＯＳ型のローカルデコーディングトランジスタは、それぞれのノード６６ａ〜６６ｄに接続されたソース端子と、それぞれのローカルワード線５９ａ〜５９ｄ及び６０ａ〜６０ｄに接続されたドレーン端子と、ローカルデコーディング線７０ａ、７０ｂに接続されたゲート端子とを有している
　
・「【００４０】図１１及び図１２のメモリ５０は次のように機能する。セル６３ａ、６３ｂ、…に記憶されたワードが読み出されなければならないと仮定する。この状態において、グローバル行デコーダ５１は、読み出されるべきセルに結合されたグローバル線５２ａを選択する。同時に、バイアス線５５ａ〜５５ｄに結合されたセレクタは（読み出されるべきセルに関して）バイアス線５５ａ、５５ｂ、…をバイアス回路７１ａ、７１ｂ、…と、コンパレータ７２ａ、７２ｂ、…とに接続し、図示されたように、バイアス線５５ｃ、５５ｄを浮動状態にしている。さらに、ローカルデコーディング線７０ａは低電圧（接地）までバイアスをかけられいるのに対し、ローカルデコーディング線７０ｂは高電圧（ＶR）までバイアスをかけられている。その結果、ローカルデコーディングトランジスタ６８ａ、６８ｂはスイッチオンされ、それぞれのローカルワード線５９ａ、５９ｂにそれぞれのノード６６ａ、６６ｂを接続している。そして、ローカルデコーディングトランジスタ６８ｃ、６８ｄはスイッチオフにされている。ローカルワード線６０ａ、６０ｂはローカル行デコーダ５８における不図示の要素によって接地状態に保持されている。
【００４１】さらに、この段階ではセル６３内に電流が流れず、その結果、コンパレータ７２ａ、７２ｂが低出力（接地）となり、バイアストランジスタ６５ａ、６５ｂがスイッチオンにされ、それぞれのノード６６ａ、６６ｂをそれぞれのグローバルワード線５２ａ、５２ｂに接続している。それにより、読み出されるべきセル６３ａ、６３ｂだけが、アドレス指定したグローバルワード線５２ａに接続されたゲート端子と、アドレス指定したバイアス線５５ａ、５５ｂに接続されたドレーン端子とを有している。それ故に、セル６３ａ、６３ｂが選択される。」
　
（ｂ）周知例４：特開平９−１０６６７７号公報（平成２４年４月２３日付けの審尋に記載した前置報告書の内容で引用した引用文献８）
・「【０００６】
【発明の実施の形態】
【実施例】図１を参照して、
ダイナミック・ランダムアクセスメモリ装置
　
・「【０００８】バス７８上のアドレス信号ＲＦＬに応答してブロック選択回路７９がリード線８０上にブロック選択信号を出すとき、メモリ配列１３０内のメモリセルのアドレスが指定されて読み出しまたは書き込みが行われる。ブロック選択信号により、参照符号１０，８８で表す行デコーダを使用可能にする。バス８１上のアドレス信号ＲＦＪ，ＲＦＫにより、参照符号１０，８８で表す６４個の行デコーダの中の１個、たとえば行デコーダ１０を選択する。アドレス信号ＲＦＪ，ＲＦＫの電圧範囲は、一般に、基準電圧ＶSSから供給電圧ＶDDまでで、それぞれ論理“０”と論理“１”のデータ状態を表す。ＲＦＩ係数発生器８４は、リード線８２上のアドレス信号ＲＡ０とリード線８３上のアドレス信号ＲＡ１に応答して、バス８５上にアドレス信号ＲＦＩを出し、４個の語線駆動回路の中の１個を選択する。
たとえば、選択された行デコーダ１０に関連する出力回路１１の中の語線駆動回路１２を選択したとする
語線駆動回路１２は語線２０上に高電圧を出す
　
・「【００１１】最後に、選択された行デコーダ１０と語線駆動回路１２とが語線２０上の電圧を基準電圧ＶSSに対して負電圧にすると、読み出しまたは書き込み動作は終わる。語線２０が負電圧になると、アクセストランジスタ３２のチャンネル領域は多数キャリアの密度の高い、強く蓄積された状態になる。この状態は、語線を単に基準電圧ＶSSにするだけに比べて大きな利点がある。それは、アクセストランジスタ３２内の副しきい値伝導が小さくなり、したがってアクセストランジスタ３２を通して記憶コンデンサ３０から漏れる電荷が最小になるからである。
【００１２】
次に、図２（Ａ）と図２（Ｂ）を参照して、図１に用いられる行デコーダと出力回路を詳細に説明
【００１３】ブロック選択信号が低になると行デコーダ１０は使用可能になり、トランジスタ２１１はオフになる。アドレス信号ＲＦＪ，ＲＦＫは行デコーダ１０に対して一意的である。アドレス信号ＲＦＪ，ＲＦＫの少なくとも一方が低のときは行デコーダ１０が選択されず、端子２０２は高であり、端子２０８の出力信号はトランジスタ２１０により低である。しかし、アドレス信号ＲＦＪ，ＲＦＫが共に高になると、行デコーダ１０は選択される。トランジスタ２０３，２０４はトランジスタ２００より伝導度がはるかに高いので、端子２０２は低になる。端子２０２が低になると、トランジスタ２１０はオフに、トランジスタ２０６はオンになり、出力端子２０８は高電圧供給ＶPPに接続する。端子２０８の電圧が高電圧供給ＶPPのＰチャンネルしきい値電圧以内のときはトランジスタ２００はオフになり、トランジスタ２００，２０３，２０４に電流が流れない。出力端子２０８が高電圧になると、出力回路１１は使用可能になる。
【００１４】各語線駆動回路１２，１４，１６，１８は同じなので、語線駆動回路１８だけについて詳細に説明する。端子２０８が高電圧出力信号になると、トランジスタ２２０はオフに、トランジスタ２１２はオンになる。アドレス信号が高のときは語線駆動回路１８は選択されない。この条件では、トランジスタ２１４はオフである。端子２１８は、トランジスタ２２２，２２４，２２６により形成されるラッチで高に保たれる。したがって語線ＷＬ３は低である。
【００１５】バス８５のアドレス信号が低電圧供給ＶBBになると、語線駆動回路１８を選択する。トランジスタ２１２，２１４はトランジスタ２２２より伝導度がはるかに高いので、端子２１８は低電圧供給ＶBBになる。端子２１８が低電圧になると、トランジスタ２２６はオフに、トランジスタ２２４はオンになって、語線ＷＬ３は高電圧供給ＶPPになる。語線ＷＬ３の電圧が高電圧供給ＶPPのＰチャンネルしきい値電圧（ＶTP) 以内のときはトランジスタ２２２はオフになり、したがってトランジスタ２２２，２１２，２１４に電流が流れない。したがって、語線ＷＬ３の電圧は高電圧供給ＶPPのレベルに達し、端子２６に接続するアクセストランジスタをすべてオンにする。語線ＷＬ３がこのように高電圧になることは大きな利点である。それは、しきい値電圧の損失なしに供給電圧ＶDDと同じ電圧を記憶コンデンサ３０（図１）に結合して、最大の初期電荷を蓄えるからである。
【００１６】ブロック選択信号が高になって行デコーダ１０が使用禁止になり、出力端子２０８が低になると、語線ＷＬ３（図２Ａ）は低になる。端子２０８の出力信号によりトランジスタ２１２はオフに、トランジスタ２２０はオンになり、端子２１８は高電圧供給レベルＶPPになる。端子２１８が高電圧になると、トランジスタ２２４はオフになり、トランジスタ２２６は語線ＷＬ３を低電圧供給ＶBBに結合する。語線ＷＬ３が低電圧になるとトランジスタ２２２はオンになり、端子２１８を高電圧供給レベルＶPPにラッチする。語線ＷＬ３の電圧がこのように低になることは大きな利点である。それは、アクセストランジスタ３２（図１）の副しきい値伝導が小さくなるので、記憶コンデンサ３０からの電荷の漏れが小さくなるからである。
【００１７】また、バス８５のアドレス信号が高になると、語線ＷＬ３（図２（Ａ））は低になる。バス８５のアドレス信号の電圧が供給電圧ＶDDに近づくと、ゲート対ソース電圧が小さくなるのでトランジスタ２１４はオフになる。トランジスタ２２４，２２６の幅対長さの比は、端子２１８が供給電圧ＶDDよりＮチャンネルしきい値電圧（ＶTN) だけ低くても十分語線ＷＬ３を低電圧にできるようになっている。語線ＷＬ３が低電圧になるとトランジスタ２２２はオンになり、端子２１８は高電圧供給レベルＶPPに、語線ＷＬ３は低電圧供給レベルＶBBになる。」
　
（ｃ）周知例５：特開昭６３−２１４９９７号公報（平成２４年４月２３日付けの審尋に記載した前置報告書の内容で引用した引用文献４）
・「産業上の利用分野
　本発明は
半導体記憶装置
　
・「実施例
　本発明の実施例を図面を参照しつつ説明する。第１図は本発明の一実施例を示す図面である。１は行プリデコーダ、
２は行デコーダ
３（点線部）はワード線駆動回路で、２つのワード線ＷＬ１，ＷＬ２を駆動する
行デコーダ２
ワード線駆動回路３に選択信号を送出する
ワード線ＷＬ１，ＷＬ２のどちらか一方を選択
ワード線ＷＬ２にはＮＭＯＳトランジスタＱ
６
のドレイン側が接続
　
（イ）そして、上記（２）において検討したとおり、一般に、メモリ素子におけるワード線と選択ゲート線とはきわめて類似するものであるから、引用発明に接した当業者であれば、引用発明に対して、ワード線に関する技術である周知技術を適用し、「前記ロウサブデコーダ３０２と接続された選択ゲート線ＳＧ１及びＳＧ２」の先端とロウサブデコーダ３０２との間にデコーディングトランジスタを接続させる構成を採用することは、適宜なし得たことである。
　
（ウ）したがって、引用発明において、上記相違点２に係る本願発明の構成とすることは、当業者が適宜なし得たことである。
　よって、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（３）相違点３について
（ア）上記の周知例５の第１図及びその説明箇所には、ワード線ＷＬ１、ＷＬ２をワード線駆動回路３を介して行デコーダ２に接続し、ワード線ＷＬ１、ＷＬ２の終端にそれぞれＮＭＯＳトランジスタＱ５、Ｑ６が接続された半導体記憶装置が記載されており、本願の優先権主張の日前に日本国内において頒布された刊行物である下記の周知例６の実施の形態９、１０の説明箇所及び図１７、図１９には、ワード線ＷＬをロウデコーダ２に接続し、ワード線ＷＬの端に、クランプ回路２２を設置し、クランプ回路２２のｐチャンネルトランジスタ２３とｎチャンネルトランジスタ２４によりワード線ＷＬの端をクランプすることができるワード線を示すブロック図が記載されていることからも分かるように、一般に、メモリセルアレイを含むメモリ素子において、ロウデコーダと接続されたワード線の終端にクランピングトランジスタを接続することは、当業者における周知技術である。
　
（ａ）周知例６：特開平１０−２２２９９７号公報（平成２４年４月２３日付けの審尋に記載した前置報告書の内容で引用した引用文献５）
・「【００３２】実施の形態９．図１７は、この発明の実施の形態９によるワード線を示すブロック図である。図１７において、
２は
ロウデコーダ
２２はワード線ＷＬに設けられたクランプ回路
【００３３】
図１９は、この発明の実施の形態９によるクランプ回路を示す回路図
クランプ回路２２により、ワード線ＷＬの両端がクランプされている
【００３４】実施の形態１０．
図１７のワード線ＷＬの端、つまり、ロウデコーダ２と反対側に、クランプ回路２２を設置
  　
（イ）そして、上記（２）において検討したとおり、一般に、メモリ素子におけるワード線と選択ゲート線とはきわめて類似するものであるから、引用発明に接した当業者であれば、引用発明に対して、ワード線に関する技術である周知技術を適用し、「前記ロウサブデコーダ３０２と接続された選択ゲート線ＳＧ１及びＳＧ２」の終端にクランピングトランジスタを接続させる構成を採用することは、容易になし得たことである。
　
（ウ）したがって、引用発明において、上記相違点３に係る本願発明の構成とすることは、当業者が容易になし得たことである。
  よって、相違点３は当業者が容易になし得た範囲に含まれる程度のものである。
　
（３）判断についてのまとめ
　以上検討したとおり、相違点１〜相違点３は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　よって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
７　むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。