【事件の表示】
　特願２００８−３１０８９２「液晶表示装置」拒絶査定不服審判事件〔平成２１年　３月１９日出願公開、特開２００９−　５８９７７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１２年５月２２日に出願した特願２０００−１４９２４３号の一部を平成２０年１２月５日に新たな特許出願としたものであって、平成２３年８月２２日付けで手続補正がなされ、同年９月２１日付けで拒絶査定がなされ、これに対して、同年１２月２１日付けで拒絶査定不服審判が請求されると同時に手続補正がなされたものである。
　なお、請求人は、当審における平成２４年７月２３日付けの審尋に対して同年９月２４日付けで回答書を提出している。
　
第２　平成２３年１２月２１日付け手続補正についての補正却下の決定
〔補正却下の決定の結論〕
　平成２３年１２月２１日付け手続補正を却下する。
　
〔理由〕
１　本件補正の内容
（１）平成２３年１２月２１日付け手続補正（以下「本件補正」という。）は、特許請求の範囲及び発明の詳細な説明についてするものであって、特許請求の範囲については、本件補正前の請求項１に、
　
「相互に直交する複数のゲートバスライン及び複数のデータバスラインと、前記ゲートバスライン及び前記データバスラインとの各交差部分にスイッチング素子を介して接続されてマトリクス状に配置された複数の画素電極とを有する第１の基板と、該第１の基板の前記画素電極に対向して設けられた第２の基板と、前記第１の基板と前記第２の基板とによって挟持された液晶セルと、前記ゲートバスライン駆動用の第１のシフトレジスタ回路と、前記データバスライン駆動用のｎ個（ｎは２以上の整数）の第２のシフトレジスタ回路と、前記データバスラインに夫々接続された複数のアナログスイッチとを備え、前記第１のシフトレジスタ回路の出力が前記ゲートバスラインに接続され、ｍ個（ｍは２以上の整数）の前記アナログスイッチを含むｎ個のアナログスイッチユニットが構成され、前記アナログスイッチユニットに含まれるｍ個の前記アナログスイッチの制御端子がまとめられて前記第２のシフトレジスタ回路の出力に接続される液晶表示装置において、
　前記液晶表示装置の駆動回路は、１フレーム分の画像データを記憶するフレームメモリと、該フレームメモリからのディジタルデータをアナログ信号に変換するｍ個のディジタルアナログ変換器と、ｎ個の前記アナログスイッチユニットのそれぞれに含まれるｍ個の前記アナログスイッチのうちの１つに前記データバスラインを介して接続され、前記ｍ個のディジタルアナログ変換器の出力を電流増幅して接続している前記アナログスイッチに出力するｍ個のバッファ回路と、外部からのロジック信号に応答して、前記第１のシフトレジスタ回路、前記第２のシフトレジスタ回路、前記フレームメモリ、及び前記ディジタルアナログ変換器を制御する制御回路とで構成されており、
　前記フレームメモリと、前記ディジタルアナログ変換器と、前記バッファ回路と、前記制御回路とは、単一のＩＣチップ内に集積されているとともに、前記フレームメモリに記憶された前記画像データはパラレル−シリアル変換されること無く前記ｍ個のディジタルアナログ変換器に出力され、前記ディジタルアナログ変換器及び前記バッファ回路の各総数が夫々前記データバスラインの本数よりも少ない構成となっており、
　複数の前記アナログスイッチユニットは、接続している前記第２のシフトレジスタ回路から供給される信号によって順次オンとなり、前記アナログスイッチユニットに含まれるｍ個の前記アナログスイッチのそれぞれは、前記第１のシフトレジスタ回路から前記ゲートバスラインに信号が供給されて前記スイッチング素子がオンとなっている間に、接続している前記第２のシフトレジスタ回路から供給される信号によって同時にオンとなり、接続している前記バッファ回路からのアナログ信号を、前記データバスライン及び前記スイッチング素子を介して前記画素電極に供給
する
　
「相互に直交する複数のゲートバスライン及び複数のデータバスラインと、前記ゲートバスライン及び前記データバスラインとの各交差部分にスイッチング素子を介して接続されてマトリクス状に配置された複数の画素電極とを有する第１の基板と、該第１の基板の前記画素電極に対向して設けられた第２の基板と、前記第１の基板と前記第２の基板とによって挟持された液晶セルと、前記ゲートバスライン駆動用の第１のシフトレジスタ回路と、前記データバスライン駆動用のｎ個（ｎは２以上の整数）の第２のシフトレジスタ回路と、前記データバスラインに夫々接続された複数のアナログスイッチとを備え、前記第１のシフトレジスタ回路の出力が前記ゲートバスラインに接続され、ｍ個（ｍは２以上の整数）の前記アナログスイッチを含むｎ個のアナログスイッチユニットが構成され、前記アナログスイッチユニットに含まれるｍ個の前記アナログスイッチの制御端子がまとめられて前記第２のシフトレジスタ回路の出力に接続される液晶表示装置において、
　前記液晶表示装置の駆動回路は、１フレーム分の画像データを記憶するフレームメモリと、該フレームメモリからのディジタルデータをアナログ信号に変換するｍ個のディジタルアナログ変換器と、ｎ個の前記アナログスイッチユニットのそれぞれに含まれるｍ個の前記アナログスイッチのうちの１つに前記データバスラインを介して接続され、前記ｍ個のディジタルアナログ変換器の出力を電流増幅して接続している前記アナログスイッチに出力するｍ個のバッファ回路と、外部からのロジック信号に応答して、前記第１のシフトレジスタ回路、前記第２のシフトレジスタ回路、前記フレームメモリ、及び前記ディジタルアナログ変換器を制御する制御回路とで構成されており、
　前記フレームメモリと、前記ディジタルアナログ変換器と、前記バッファ回路と、前記制御回路とは、単一のＩＣチップ内に集積されているとともに、前記フレームメモリに記憶された前記画像データはパラレル−シリアル変換されること無く前記ｍ個のディジタルアナログ変換器に出力され、前記ディジタルアナログ変換器及び前記バッファ回路の各総数が夫々前記データバスラインの本数よりも少ない構成となっており、
　複数の前記アナログスイッチユニットは、接続している前記第２のシフトレジスタ回路から供給される信号によって順次オンとなり、前記アナログスイッチユニットに含まれるｍ個の前記アナログスイッチのそれぞれは、前記第１のシフトレジスタ回路から前記ゲートバスラインに信号が供給されて前記スイッチング素子がオンとなっている間に、接続している前記第２のシフトレジスタ回路から供給される信号によって同時にオンとなり、接続している前記バッファ回路からのアナログ信号を、前記データバスライン及び前記スイッチング素子を介して前記画素電極に供給
しており、前記アナログスイッチがオンとなっている間に、前記画素電極における前記スイッチング素子側の電極の電圧と前記データバスラインの電圧とが略等しくなる
　
（２）本件補正後の請求項１に係る上記（１）の補正は、本件補正前の請求項１に係る発明を特定するために必要な事項である「画素電極におけるスイッチング素子側の電極」及び「データバスライン」のそれぞれの電圧が、本件補正前の請求項１に係る発明を特定するために必要な事項である「アナログスイッチ」がオンとなっている間に略等しくなることを限定するものである。
　
２　本件補正の目的
　本件補正後の請求項１に係る上記１（２）の補正は、本件補正前の請求項１に係る発明を特定するために必要な事項を限定するものであるから、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　そこで、本件補正後の請求項１に係る発明が、特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下検討する。
　
３　サポート要件
　本件補正後の請求項１に係る発明は上記１（１）に本件補正後の請求項１として記載した事項により特定されるものであるところ、その記載中の「ｎ個の前記アナログスイッチユニットのそれぞれに含まれるｍ個の前記アナログスイッチのうちの１つ
に
を介して
を介して
に
　したがって、本件補正後の請求項１に係る発明は、発明の詳細な説明に記載したものでないので、本願は、特許請求の範囲の記載が特許法第３６条第６項第１号に規定する要件を満たしていない。
　以上のとおり、本願は、特許請求の範囲の記載が特許法第３６条第６項第１号に規定する要件を満たしていないので、本件補正後の請求項１に係る発明は、特許出願の際独立して特許を受けることができないものである。
　
４　明確性要件
　本件補正後の請求項１に係る発明は上記１（１）に本件補正後の請求項１として記載した事項により特定されるものであるところ、その記載中の「前記アナログスイッチがオンとなっている間に、前記画素電極における前記スイッチング素子側の電極の電圧と前記データバスラインの電圧とが略等しくなる」は、２つの電圧の差又は比がどうなったときに「略等しい」といえるのかが、発明の詳細な説明中で明らかにされていないので、明確でない。
　したがって、本件補正後の請求項１に係る発明は、明確でないので、本願は、特許請求の範囲の記載が特許法第３６条第６項第２号に規定する要件を満たしていない。
　以上のとおり、本願は、特許請求の範囲の記載が特許法第３６条第６項第２号に規定する要件を満たしていないので、本件補正後の請求項１に係る発明は、特許出願の際独立して特許を受けることができないものである。
　
５　本願補正発明
　上記３のとおり、「ｎ個の前記アナログスイッチユニットのそれぞれに含まれるｍ個の前記アナログスイッチのうちの１つ
に
を介して
を介して
に
　
「相互に直交する複数のゲートバスライン及び複数のデータバスラインと、前記ゲートバスライン及び前記データバスラインとの各交差部分にスイッチング素子を介して接続されてマトリクス状に配置された複数の画素電極とを有する第１の基板と、該第１の基板の前記画素電極に対向して設けられた第２の基板と、前記第１の基板と前記第２の基板とによって挟持された液晶セルと、前記ゲートバスライン駆動用の第１のシフトレジスタ回路と、前記データバスライン駆動用のｎ個（ｎは２以上の整数）の第２のシフトレジスタ回路と、前記データバスラインに夫々接続された複数のアナログスイッチとを備え、前記第１のシフトレジスタ回路の出力が前記ゲートバスラインに接続され、ｍ個（ｍは２以上の整数）の前記アナログスイッチを含むｎ個のアナログスイッチユニットが構成され、前記アナログスイッチユニットに含まれるｍ個の前記アナログスイッチの制御端子がまとめられて前記第２のシフトレジスタ回路の出力に接続される液晶表示装置において、
　前記液晶表示装置の駆動回路は、１フレーム分の画像データを記憶するフレームメモリと、該フレームメモリからのディジタルデータをアナログ信号に変換するｍ個のディジタルアナログ変換器と、ｎ個の前記アナログスイッチユニットのそれぞれに含まれるｍ個の前記アナログスイッチのうちの１つ
を介して
に
　前記フレームメモリと、前記ディジタルアナログ変換器と、前記バッファ回路と、前記制御回路とは、単一のＩＣチップ内に集積されているとともに、前記フレームメモリに記憶された前記画像データはパラレル−シリアル変換されること無く前記ｍ個のディジタルアナログ変換器に出力され、前記ディジタルアナログ変換器及び前記バッファ回路の各総数が夫々前記データバスラインの本数よりも少ない構成となっており、
　複数の前記アナログスイッチユニットは、接続している前記第２のシフトレジスタ回路から供給される信号によって順次オンとなり、前記アナログスイッチユニットに含まれるｍ個の前記アナログスイッチのそれぞれは、前記第１のシフトレジスタ回路から前記ゲートバスラインに信号が供給されて前記スイッチング素子がオンとなっている間に、接続している前記第２のシフトレジスタ回路から供給される信号によって同時にオンとなり、接続している前記バッファ回路からのアナログ信号を、前記データバスライン及び前記スイッチング素子を介して前記画素電極に供給しており、前記アナログスイッチがオンとなっている間に、前記画素電極における前記スイッチング素子側の電極の電圧と前記データバスラインの電圧とが略等しくなることを特徴とする液晶表示装置。」（以下「本願補正発明」という。）
　
６　引用例
（１）原査定の拒絶の理由に引用された「本願の出願前に頒布された刊行物である特開平１１−３０６８号公報（以下「引用例１」という。）」には、次の事項が図とともに記載されている。
　ア　「【０００１】
【発明の属する技術分野】本発明は
デジタルの画像データをアナログの信号電圧に変換するドライバと、信号電圧により動作して画像を映し出すパネルとからなる表示装置
【０００２】
【従来の技術】表示装置に用いるパネルとしては、例えばアクティブマトリクス型の液晶ディスプレイ（ＬＣＤ）が広く用いられている。アクティブマトリクス型のＬＣＤパネルは
上下一対の基板の間に電気光学物質として液晶を保持したフラット構造となっている。一方の基板にはマトリックス状に配列した画素電極とこれをスイッチング駆動する薄膜トランジスタが集積形成されている。他方の基板には対向電極が全面的に形成されて
薄膜トランジスタは
多結晶シリコンを活性層とした薄膜トランジスタ（ｐｏｌｙ−Ｓｉ  ＴＦＴ）
ｐｏｌｙ−Ｓｉ  ＴＦＴは比較的高性能であり、画素駆動用のスイッチング素子に加え周辺の走査回路を同一基板上に内蔵することができる
【０００３】
【発明が解決しようとする課題】近年、ＬＣＤパネルの高精細化が進んでおり、例えばＸＧＡ規格ではマトリックス状の画素が水平方向に１０２４個配列し、垂直方向に７６８個配列している。フルカラー表示を行う場合には水平方向の画素数が１０２４×３＝３０７２個に増加する。この様に画素の高精細化及び高密度化が進むと、従来の内蔵型ＬＣＤパネルでは特に水平走査回路の転送速度が追い付かなくなり、ＸＧＡ規格の画像を表示することが困難である。ＸＧＡ規格の画像を表示する場合、
一水平期間（１Ｈ）
【０００４】
【課題を解決する為の手段】上述した従来の技術の課題を解決する為に以下の手段を講じた。本発明に係る表示装置は基本的な構成として、デジタルの画像データをアナログの信号電圧に変換するドライバと、該信号電圧により動作して画像を映し出すパネルとを備えている。本発明の第一側面によれば、前記パネルは、行状の走査線と、列状の信号線と、両者の交差部に配される行列状の画素と、該走査線に接続され順次一行分の画素を選択する垂直走査回路と、所定本数の信号線の組毎に設けられ一組分の信号電圧を同時に一組の信号線に印加するスイッチと、組毎に設けたスイッチを順次開閉して選択された一行分の画素に信号電圧を書き込む水平走査回路とを有する。前記ドライバは、外部から入力される画像データを順次転送するシフトレジスタと、該シフトレジスタから一組分の画像データを一括して取り込むラッチメモリと、取り込んだ一組分の画像データを一組分の信号電圧に変換して該パネルに供給するデジタル／アナログコンバータとを有する。係る構成により、前記パネルが一組分の信号電圧を書き込んでいる時、前記ドライバは次の一組分の画像データの転送を行う。
【０００５】本発明の第二側面によれば、前記パネルは、行状の走査線と、列状の信号線と、両者の交差部に配される行列状の画素と、該走査線に接続して一行づつ画素を選択する垂直走査回路と、所定個数の信号電圧を一定本数おきに配された所定本数の信号線に分配可能なスイッチ群と、該スイッチ群の開閉走査を一定回数繰り返して該所定個数と該一定回数との積で決まる複数個の画素に信号電圧を書き込みさらにこの書き込みを選択された全画素に対して行う水平走査回路とを有する。前記ドライバは、外部から入力される画像データを順次転送するシフトレジスタと、該シフトレジスタから該複数個分の画像データを一括して取り込みこれらを一定個数おきで所定個数づつに区切り一定回数に分けて読み出すシリアル／パラレルコンバータと、読み出された所定個数の画像データをそれぞれ信号電圧に変換して一定回数繰り返し該パネルに供給するデジタル／アナログコンバータとを有する。係る構成により、前記パネルが該所定個数と該一定回数との積で決まる複数個の画素に信号電圧を書き込んでいる時、前記ドライバは次の複数個分の画素に割り当てるべき画像データの転送を行う。
【０００６】本発明の第一側面に係る表示装置は、それぞれＮ段のシフトレジスタ、ラッチメモリ、デジタル／アナログコンバータ、出力バッファ等を備えたドライバを用いている。一水平期間（１Ｈ）にＮ段シフトレジスタをＭ回転送させる。このシフトレジスタの一回のデータ転送が終了した時点で、Ｎ個の画像データを一組としてラッチメモリに取り込む。この取り込まれた一組の画像データに基づき、パネル駆動用の信号電圧を生成し、これによりパネルを駆動する。次の一組のデータをＮ段シフトレジスタで転送している間に、上述した信号電圧をパネルに印加し画像を映し出す。Ｎ段のデータ転送をＭ回繰り返すことにより、一行分がＮ×Ｍ個の画素に１Ｈで信号電圧を書き込むことができる。この様に、一回につきＮ個の信号電圧を同時に書き込むことが可能であり、充分な書き込み時間を確保し高画質な表示を実現している。又、パネルにおける信号書き込み周波数が低下するので低消費電力化が可能になる。
【０００７】本発明の第二側面に係る表示装置は、ｍ段シフトレジスタ、ｎ×θ＝ｍ段のラッチメモリ、シリアル／パラレルコンバータ、θ段のデジタル／アナログコンバータ及び出力バッファを有するドライバを用いてパネルを駆動している。シリアル／パラレルコンバータはｍ＝ｎ×θ個の画像データを取り込んだ後、シリアルデータをｎ個おきにθ個のパラレルデータに区切ってｎ回に分けて読み出す。一方、パネルはブロック毎にｎ段の水平走査回路を有するとともに、θ個の信号電圧の各々を、ｎ個のスイッチによりｎ本の信号線に分割する。このｎ個のスイッチはｎ段の水平走査回路により制御できる。これにより、θ個の信号電圧をｎ回に分けて、ｎ×θ＝ｍ個の画素に書き込む。この走査を複数ブロックについて繰り返し一行分の画素に信号電圧を書き込む。係る構成により、θ個の信号電圧を同時に画素に書き込むことが可能となり充分な書き込み時間が確保できる。」
　
　イ　「【０００８】
【発明の実施の形態】以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明に係る表示装置の第１実施形態を示す模式的なブロック図である。図示する様に、本表示装置はドライバ１とＬＣＤパネル２とから構成されている。
ＬＣＤパネル２はアクティブマトリクス型であり、画面部には互いに交差する走査線Ｘと信号線Ｙが配列され
行状の走査線Ｘと列状の信号線Ｙとの交差部には画素ＰＸＬが形成されている
画素ＰＸＬは液晶容量ＬＣと補助容量ＣＳと薄膜トランジスタＴｒとからな
液晶容量ＬＣは画素電極とこれに対面する対向電極ＣＯＭとで構成されており、両電極の間には電気光学物質として液晶が保持されて
液晶容量ＬＣは薄膜トランジスタＴｒによって駆動され
薄膜トランジスタＴｒのドレイン電極は対応する液晶容量ＬＣ及び補助容量ＣＳに接続され、ソース電極は対応する信号線Ｙに接続され、ゲート電極は対応する走査線Ｘに接続されて
各走査線Ｘは垂直走査回路を構成するＶシフトレジスタ２１に接続されており、線順次で選択走査され
選択された走査線Ｘに接続する一行分の薄膜トランジスタＴｒは導通状態におかれる。この結果、一行分の画素ＰＸＬに含まれる液晶容量ＬＣはそれぞれ対応する信号線Ｙに電気接続されることにな
Ｖシフトレジスタ２１は外部から入力される垂直クロックＶＣＫ１，ＶＣＫ２に応じて動作し、同じく外部から供給される垂直スタートパルスＶＳＴを順次転送することで、各走査線Ｘを逐次選択するようになっている
互いに反対極性である
【０００９】
ＬＣＤパネル２の周辺上部にはＭ個のスイッチＨＳＷ１，ＨＳＷ２，・・・，ＨＳＷＭが形成されて
各ＨＳＷは所定本数（Ｎ本）の信号線Ｙの組毎に設けられており、ドライバ１から供給された一組分の信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮを同時に一組の信号線Ｙに印加する。さらに、水平走査回路を構成するＨシフトレジスタ２２がＬＣＤパネル２の周辺上部に配されており、組毎に設けたスイッチＨＳＷ１，ＨＳＷ２，・・・，ＨＳＷＭを順次開閉して、選択された一行分の画素ＰＸＬ（Ｎ×Ｍ個）に信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮを書き込む。個々のＨＳＷはＮ個の信号電圧ＯＵＴ１〜ＯＵＴＮを一回でＮ本の信号線Ｙに印加することができる
【００１０】一方、
ドライバ１はＮ段シフトレジスタ１１とＮ段ラッチメモリ１２とＮ段電圧発生器１３とＮ段出力バッファ１４とを備えている。Ｎ段シフトレジスタ１１は外部から入力されるデジタル画像データを所定のシフトクロックに従って順次転送する。Ｎ段ラッチメモリ１２はラッチパルスに応答して動作し、Ｎ段シフトレジスタ１１から一括して一組分の画像データ（Ｎ個）を取り込む。Ｎ段電圧発生器１３はデジタル／アナログコンバータ（ＤＡＣ）であり、ラッチメモリ１２が取り込んだ一組分のデジタル画像データを一組分のアナログ信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮに変換する。ＤＡＣは外部から供給される基準電圧を用いて信号電圧を生成する。生成されたＮ個の信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮはＮ段出力バッファ１４を介してＬＣＤパネル２側に供給される
【００１１】図２は、図１に示した電圧発生器（デジタル／アナログコンバータ）１３の動作説明に供する表図である。本例では、４ビット（Ｄ０，Ｄ１，Ｄ２，Ｄ３）を１バイトとするデジタル画像データに応じて、１６階調の基準電圧Ｖ０〜Ｖ１５の何れかを選択して、信号電圧ＯＵＴを生成する。ただし、実際の表示装置では６ビットもしくは８ビットを１バイトとするデジタル画像データが用いられることが多い。６ビットのデジタル画像データは６４階調表現が可能であり、８ビットのデジタル画像データは２５６階調の画像表現が可能である。ある画素ＰＸＬに割り当てられたデジタル画像データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）が（１，１，１，１）の値を取る時、当該画素ＰＸＬには最高位の基準電圧Ｖ０が印加される。ＬＣＤパネル２が仮にノーマリホワイトモードでモノクロ表示を行う場合、当該画素ＰＸＬは最高位の基準電圧Ｖ０の印加によって黒色を呈する。又、デジタル画像データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）が（０，０，０，０）の値を取る時、画素ＰＸＬには最低位の基準電圧Ｖ１５が信号電圧として印加され、白色を呈する。デジタルデータ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の値が（１，０，０，０）である場合には、ほぼ中間の基準電圧Ｖ７が信号電圧として印加され、画素ＰＸＬはほぼ中間の灰色を呈する。一般に、ＬＣＤパネル２は多ビット構成のデジタルデータの値に応じて黒色から白色に掛けて多階調に分かれた明度を画素ＰＸＬに付与する。
【００１２】図３は、図１に示した表示装置に外部から入力される各種の信号を示すタイミングチャートである。
ＬＣＤパネル２側のＨシフトレジスタ２２には１Ｈ毎に水平スタートパルスＨＳＴが入力される。又、ＨＳＴを順次転送する為に水平クロックＨＣＫも供給される。ＨＣＫは１Ｈに付きＭ個のパルスを含む
ドライバ１側のＮ段シフトレジスタ１１にはシフトクロックが入力される。又、Ｎ段ラッチメモリ１２にはラッチパルスが入力される。このラッチパルスは前述したＨＣＫと同相であり、且つ隣り合うラッチパルスの期間に、丁度Ｎ個分のデータシフトクロックが含まれるようになって
【００１３】以下、図３のタイミングチャートを参照しながら、図１に示した表示装置の動作を詳細に説明する。ドライバ１はＮ段シフトレジスタ１１及びＮ段ラッチメモリ１２を有している。
ラッチされたデジタル画像データはＮ段電圧発生器１３により処理され、その値に従って重み付けもしくは階調化されたアナログ信号電圧に変換する。このアナログ信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮはＮ段出力バッファ１４からＬＣＤパネル２側に出力される。例えば、
シフトレジスタ１１は１Ｈに付き１０２４×３＝３０７２バイトのデジタル画像データを転送
Ｎ＝３８４に設定すると、Ｍ＝８と
外部から入力されるデジタル画像データはＮ段シフトレジスタ１１により３８４バイト分が転送されると、Ｎ段ラッチメモリ１２によりラッチされ
ドライバ１側のシフトレジスタ１１は３８４バイトのデジタルデータがラッチされた後は、次の３８４バイト分のデジタルデータを転送している
【００１４】
一方ＬＣＤパネル２は最初の３８４個の信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮが入力された時、ＨＳＷ１をオン状態とし、信号電圧ＯＵＴ１〜ＯＵＴＮを対応する３８４本の信号線Ｙに印加する。このＨＳＷ１のオン時間は、次の３８４バイト分のデジタルデータを転送するまでの間持続する
次の３８４バイト分のデジタルデータがドライバ１のシフトレジスタ１１で転送されたら、ラッチメモリ１２が再びこの３８４バイト分のデジタルデータを取り込む
この時点でＨＳＷ１はオフ状態に移行し、これに代わってＨＳＷ２がオン状態となる
これにより次の３８４個の信号電圧ＯＵＴ１〜ＯＵＴＮが対応する３８４本の信号線Ｙに書き込まれ
このようにして８回ＨＳＷ１〜ＨＳＷＭの開閉動作（オンオフ動作）を繰り返すことにより、合計３０７２バイトの画像データが各画素ＰＸＬに書き込まれ
約１．３μｓ
の間、ＬＣＤパネル２は信号線Ｙに対する書き込みができる
充分な書き込み時間を確保可能となり、高画質な表示が実現できる
ワンチップのドライバ１
　
　ウ　「【００１９】
【発明の効果】以上説明したように、本発明によれば、ドライバ１個でＬＣＤパネルを駆動できる為、従来の様に数千本に渡る配線の接続作業を行う必要がなく、実装上の信頼性が改善可能である。又、一括して信号電圧を信号線に書き込む様にしているので、充分な書き込み時間が確保でき高画質な表示を実現できる。又、ＬＣＤパネル内において信号線への書き込み周波数が低減化するので、低消費電力化が可能になる。」
　
　エ　Ｎ個の信号電圧ＯＵＴ１〜ＯＵＴＮを一回でＮ本の信号線Ｙに印加することができる、図１に記載されているＭ個のスイッチＨＳＷ１ないしＨＳＷＭの各スイッチＨＳＷが、Ｎ個のアナログスイッチを含んでいることは、当業者に自明である。
　また、図１の記載から、ＨＳＷ１ないしＨＳＷＭの各スイッチＨＳＷに含まれるＮ個のアナログスイッチの制御端子は、各スイッチＨＳＷ毎にまとめられて、ＨＳＷ１ないしＨＳＷＭのそれぞれを順次開閉させるＨシフトレジスタ２２のＭ個の出力のそれぞれに接続されていることが見て取れる。
　
　オ　上記アないしエから、引用例１には次の発明が記載されているものと認められる。
「デジタルの画像データをアナログの信号電圧に変換するワンチップのドライバ１と、信号電圧により動作して画像を映し出すパネル２とからなる表示装置であって、
　前記パネル２は、上下一対の基板の間に電気光学物質として液晶を保持したフラット構造となっており、一方の基板にはマトリックス状に配列した画素電極とこれをスイッチング駆動する薄膜トランジスタが集積形成され、他方の基板には対向電極が全面的に形成され、薄膜トランジスタは、比較的高性能であり、画素駆動用のスイッチング素子に加え周辺の走査回路を同一基板上に内蔵することができる多結晶シリコンを活性層とした薄膜トランジスタ（ｐｏｌｙ−Ｓｉ  ＴＦＴ）であり、画面部には互いに交差する走査線Ｘと信号線Ｙが配列され、行状の走査線Ｘと列状の信号線Ｙとの交差部には画素ＰＸＬが形成されているアクティブマトリクス型のＬＣＤパネルであり、
　前記画素ＰＸＬは液晶容量ＬＣと補助容量ＣＳと画素駆動用のスイッチング素子である薄膜トランジスタＴｒとからなり、
　前記液晶容量ＬＣは、画素電極とこれに対面する対向電極ＣＯＭとで構成されており、両電極の間には電気光学物質として液晶が保持されており、薄膜トランジスタＴｒによって駆動され、
　前記薄膜トランジスタＴｒは、そのドレイン電極が対応する液晶容量ＬＣ及び補助容量ＣＳに接続され、そのソース電極が対応する信号線Ｙに接続され、そのゲート電極が対応する走査線Ｘに接続されており、
　各走査線Ｘは、垂直走査回路を構成するＶシフトレジスタ２１に接続されており、線順次で選択走査され、選択された走査線Ｘに接続する一行分の薄膜トランジスタＴｒが導通状態におかれる結果、一行分の画素ＰＸＬに含まれる液晶容量ＬＣがそれぞれ対応する信号線Ｙに電気接続されることになり、
　前記Ｖシフトレジスタ２１は、外部から入力される互いに反対極性である垂直クロックＶＣＫ１，ＶＣＫ２に応じて動作し、同じく外部から供給される垂直スタートパルスＶＳＴを順次転送することで、各走査線Ｘを逐次選択するようになっており、
　前記ＬＣＤパネルの周辺上部にはＭ個のスイッチＨＳＷ１，ＨＳＷ２，・・・，ＨＳＷＭが形成されており、各ＨＳＷはＮ本の信号線Ｙの組毎に設けられており、個々のＨＳＷは、Ｎ個の信号電圧ＯＵＴ１〜ＯＵＴＮを一回でＮ本の信号線Ｙに印加することができるように、Ｎ個のアナログスイッチを含んでおり、前記ＬＣＤパネルの周辺上部には水平走査回路を構成するＨシフトレジスタ２２が配されており、各スイッチＨＳＷに含まれるＮ個のアナログスイッチの制御端子は、各スイッチＨＳＷ毎にまとめられて、前記Ｈシフトレジスタ２２のＭ個の出力のそれぞれに接続されており、前記Ｈシフトレジスタ２２は、Ｎ本一組みの信号線Ｙ毎に設けたスイッチＨＳＷ１，ＨＳＷ２，・・・，ＨＳＷＭを順次開閉して、ドライバ１から供給された一組分の信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮを同時に一組の信号線Ｙに印加することをＭ回行って、選択された一行分の画素ＰＸＬ（Ｎ×Ｍ個）に信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮを書き込み、
　前記ドライバ１は、一水平期間（１Ｈ）に付き１０２４×３＝３０７２バイトのデジタル画像データを転送するＮ段シフトレジスタ１１とＮ段ラッチメモリ１２とＮ段電圧発生器１３とＮ段出力バッファ１４とを備え、Ｎ段シフトレジスタ１１は外部から入力されるデジタル画像データを所定のシフトクロックに従って順次転送し、Ｎ段ラッチメモリ１２はラッチパルスに応答して動作し、Ｎ段シフトレジスタ１１から一括して一組分の画像データ（Ｎ個）を取り込み、Ｎ段電圧発生器１３はデジタル／アナログコンバータであり、ラッチメモリ１２が取り込んだ一組分のデジタル画像データを外部から供給される基準電圧を用いて一組分のアナログ信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮに変換して生成し、生成されたＮ個の信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮをＮ段出力バッファ１４を介してＬＣＤパネル２側に供給し、
　前記Ｈシフトレジスタ２２には、一水平期間（１Ｈ）毎に水平スタートパルスＨＳＴが入力され、該水平スタートパルスＨＳＴを順次転送する為に一水平期間（１Ｈ）に付きＭ個のパルスを含む水平クロックＨＣＫも供給され、前記Ｎ段シフトレジスタ１１にはシフトクロックが入力され、前記Ｎ段ラッチメモリ１２には前記水平クロックＨＣＫと同相で且つ隣り合うラッチパルスの期間に丁度Ｎ個分のデータシフトクロックが含まれるようになっているラッチパルスが入力され、
　Ｎ＝３８４、Ｍ＝８に設定すると、外部から入力される３０７２バイトのデジタル画像データは、３８４段シフトレジスタ１１により３８４バイト分が転送されると、３８４段ラッチメモリ１２によりラッチされ、前記３８４段シフトレジスタ１１は、３８４バイトのデジタルデータがラッチされた後は次の３８４バイト分のデジタルデータを転送し、ラッチされた３８４バイト分のデジタル画像データは３８４段電圧発生器１３である前記デジタル／アナログコンバータにより処理され、その値に従って重み付けもしくは階調化されたアナログ信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴ３８４に変換され、このアナログ信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴ３８４は３８４段出力バッファ１４から前記ＬＣＤパネル２側に出力され、一方ＬＣＤパネル２は最初の３８４個の信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴ３８４が入力された時、ＨＳＷ１をオン状態とし、信号電圧ＯＵＴ１〜ＯＵＴ３８４をＨＳＷ１を介して対応する３８４本の信号線Ｙに印加し、このＨＳＷ１のオン時間は、次の３８４バイト分のデジタルデータを転送するまでの間持続し、次の３８４バイト分のデジタルデータが前記３８４段シフトレジスタ１１で転送されたら、前記３８４段ラッチメモリ１２が再びこの３８４バイト分のデジタルデータを取り込み、この時点でＨＳＷ１はオフ状態に移行し、これに代わってＨＳＷ２がオン状態となり、これにより次の３８４個の信号電圧ＯＵＴ１〜ＯＵＴ３８４がＨＳＷ２を介して対応する３８４本の信号線Ｙに書き込まれ、このようにして８回ＨＳＷ１〜ＨＳＷ８の開閉動作（オンオフ動作）を繰り返すことにより、合計３０７２バイトの画像データが各画素ＰＸＬに書き込まれ、約１．３μｓの間、ＬＣＤパネル２は信号線Ｙに対する書き込みができるので、充分な書き込み時間を確保可能となり、高画質な表示が実現できる表示装置。」（以下「引用発明１」という。）
　
（２）原査定の拒絶の理由に引用された「本願の出願前に頒布された刊行物である特開平１１−２０２２９０号公報（以下「引用例２」という。）」には、次の事項が図とともに記載されている。
　ア　「【０００１】
【発明の属する技術分野】本発明は液晶表示装置に係り、画像メモリチップを液晶表示パネルのＴＦＴ基板上に実装した液晶表示装置に関する。」
　
　イ　「【０００２】
【従来の技術】小型、高精細の液晶表示パネルの駆動回路として、薄膜トランジスタを用いてガラス基板上にマトリクス周辺回路を形成する方式が知られている。例えば、「エクステンデッド アブストラクト オブ 1997 インターナショナル コンファレンス オン ソリッドステートデバイス アンド マテリアルス」の３４８〜３４５頁に報告されている。また、アクティブマトリクス駆動方式ならびに液晶表示モジュールの詳細については、松本正一編著の「液晶ディスプレイ技術（産業図書）」に詳しく述べられている。
【０００３】図２に、
従来のＴＦＴ液晶表示モジュール
ＣＰＵ３０または表示制御回路がドットマトリクス表示部の各ドットの座標と、階調データの組み合わせからなる表示データを発生させる。表示データを格納する画像メモリ１３はＣＰＵや表示制御回路と共に、ＴＦＴアクティブマトリクス方式の表示部２９や周辺回路部を一体形成した液晶表示装置３とは別配置されている
【０００４】
画像メモリ１３から液晶表示モジュール３へのデータは、配線本数を減らすためにシリアル転送される。表示制御回路は画像メモリ１３から数ドット単位に読み出し、直列に並び替え処理をした後にシリアル転送データ８として液晶表示モジュールに送る。シリアルデータはシリアルパラレル変換回路９で、再度１ライン分のデータの並列信号に並び替えられ、ラインラッチ及び液晶階調駆動回路１０によりアクティブマトリクスの信号配線駆動信号に変換され、表示部２９を駆動する
【０００５】このシステムの
画像メモリと表示制御回路間および表示制御回路と液晶表示モジュールとの間では、通常６０〜７５Ｈｚ周期の繰り返しで全画素分のデータを高速転送
【０００６】
【発明が解決しようとする課題】上記した従来技術では、液晶表示モジュールに対して
１フレーム時間毎にすべての画素の表示データを転送しなければならない。この時の転送レートは画素数が多くなるほど増大し、例えば、１０２４×７６８画素の構成では約５０ＭＨｚ程度の高速の転送が必要になる。この高速転送のためには、モジュール内のＬＳＩがこの速度で動作しなければならない。ＬＳＩに内蔵される基本回路はCMOS回路が用いられるので、動作速度とともに消費電力が増大する。このため、本方式の液晶モジュールは、精細度が大きくなるに伴い消費電力が増大すると言う問題があった
【０００７】また、液晶表示部の周辺回路を構成するＴＦＴ周辺回路技術は、小型の表示装置で実用されている。しかし、Ｓｉチップ上に形成するＬＳＩの回路に比べ、多結晶薄膜Ｓｉおよび蒸着膜ＳｉＯ2をゲート絶縁膜として用いているため移動度が低く、回路動作速度も遅い。このため、従来のＴＦＴ周辺回路による高精細化は困難であった。
【０００８】本発明の目的は、従来技術の問題点に鑑み、
画像メモリから液晶モジュールへのデータの転送周波数が大幅に低下し、動作周波数と消費電力を低減でき、また、コンパクト化
【０００９】また、画像メモリを実装した液晶表示装置を接続し、消費電力の低減やＣＰＵの処理性を向上できる計算機システムを提供することにある。
【００１０】さらに、少なくとも水平１ライン分の表示データを記憶し、出力信号線数に対応した分割読み出しの可能な画像メモリを提供することにある。」
　
　ウ　「【００３０】〔実施例１〕図３に、実施例１の液晶表示装置システムの構成を示す。本実施例の
液晶表示装置
ＴＦＴ基板上に形成されたアクティブマトリクス方式の画素を持つ表示部２９とそのＴＦＴ周辺回路からなる液晶表示パネル１１と、同一のＴＦＴ基板上に形成される接続部５に実装された画像メモリチップ１２から構成され
【００３１】
液晶表示パネル１１は
互いに直交する複数の走査配線と信号配線との交差部にトランジスタ素子を形成し、該素子のゲート電極及びドレイン電極に接続された表示電極と対向電極によって液晶を狭持して画素を形成し、該画素を上記の交差部にマトリクス状に配置してなる表示部２９と、アクティブマトリクス方式の画素を駆動するため、表示信号を供給する信号側周辺回路３２及び走査信号を供給する走査側周辺回路３３からなる
【００３２】
接続部５の中継バス１９などは、ＣＭＯＳＴＦＴ形成プロセスによりＴＦＴ基板上に形成され、画像メモリチップ１２の出力端と信号側周辺回路３２の入力端を接続し、表示信号のパラレル伝送を可能にし
【００３３】
画像メモリチップ１２は
１フレーム分の表示データを順次読み込み、水平方向にアドレス付けして記憶すると共に、同一アドレスの１ライン分の表示データを同時読み出し可能に記憶する画像メモリ１３と、１ライン分の表示データーを保持するメモリ出力ラッチ１６と、画像メモリ１３の表示データを順次読み出し、読み出した表示データを順次水平１ラインごとにメモリ出力ラッチ１６にラッチするように制御する読み出し制御回路１８と、ラッチ１６の出力を中継バス１９に選択接続するラッチ選択回路１７を具備して
【００３４】また、
ラッチ選択回路１７と液晶表示パネル１１の信号側周辺回路３２との双方で、選択動作を同期させるように制御する転送制御回路２６を
【００３５】図４に、液晶表示装置の概略の断面構造を示す。液晶表示パネル１１はＴＦＴを形成するＴＦＴ基板４１と、表面にカラーフィルター４８及び酸化錫を含む透明導電膜４９を形成した対向基板（ガラス基板）４２と、これらの間に液晶シール４４により液晶４３を密封し、それらの外側から２枚の偏光板４５で挟み込み、バックライト４６を組み合せてなる。一部のみ図示している表示部２９は液晶４３の下側の基板４１に、駆動回路となるトランジスタ素子がマトリクス状に形成される。表示部２９の周辺回路４０は、液晶４３を挾持している面の外側の基板４１に形成されている。
【００３６】さらに、偏光板４５間の外側のＴＦＴ基板４１上に、画像メモリチップ１２が実装され、チップ１２と周辺回路４０を接続する中継バス１９が形成される。画像メモリチップ１２はＴＦＴ基板４１上の配線などを介してチップ入力端子３７に接続され、フレキシブルプリント基板などを用いたバス配線３８と接続されている。
【００３７】ＴＦＴ基板の形成には、Si膜としてTFT基板に無アルカリガラスを用い、Si結晶膜形成方法としてレーザーアニール成長法による低温ポリシリコンを用いる。または、石英ガラス基板を用い、固相成長法による高温ポリシリコンなどの多結晶Si膜を用いる。これにドーピング法を組み合わせ、pch、nchのTFTを同一基板上に同時に形成する。
【００３８】TFT基板４１との接続部分を持つ画像メモリチップ１２は、従来のLSIプロセスにより構成できる。また、バス配線３８および画像メモリチップ１２とTFT基板４１との接続は、例えば日立化成工業（株）の異方性導電膜の商品であるアニソルムを用いることにより、100μm以下の狭ピッチ配線による接続が可能である。
【００３９】次に、本実施例の液晶表示装置の構成と動作を図３にしたがって詳細に説明する。ＣＰＵ３０により、画素アドレス及び画素毎の階調データに変換された表示データは、アドレスバス配線３４、データバス配線３５を介し、制御信号線３６によるデータ転送タイミング制御のための制御信号と共に表示装置３のメモリチップ１２に入力され、データ線デコーダー１４、ワード線デコーダー１５及びデータインターフェース回路５０を介して画像メモリ１３に書き込まれる。
【００４０】なお、ドット毎の階調データへの変換は、表示部の１ドットあるいは複数ドット毎に個別のメモリ領域を割り付ける、ビットマップアドレッシング形式で表示データとアドレスを発生する機能を有する表示コントローラーなどの論理デバイスによってもよい。
【００４１】
画像メモリ１３に記憶されている表示データは、読み出し制御回路１８からワード線デコータ１５を制御し、画像メモリ１３の水平１ライン分の表示データビット数分だけ、順次サンプリングしてメモリ出力ラッチ１６に読み出す。メモリ出力ラッチ１６にラッチされた１ライン分の表示データは複数ブロックに分割され、ラッチ選択回路１７によって所定順序で１ブロックずつ選択され、１ブロック分の個数を持つチップ出力接続端子３１から出力され
【００４２】
メモリチップ１２からブロック単位で出力された表示データは、TFT基板上に形成された中継バス１９を介し、同じ基板上の液晶表示パネル１１の信号側周辺回路３２に入力され
【００４３】まず、ブロック切替回路２０はブロック単位のデータを、選択ラッチ回路２１より選択されるブロック毎に出力する。このとき、表示データの論理信号レベルが、レベルシフタ２２によりTFT周辺回路の論理電圧に変換される。ブロック毎の転送を順次行うことにより、選択ラッチ回路２１に１ライン分の表示データが保持されたとき、ラインラッチ２３に一斉に転送される。
【００４４】液晶駆動電圧発生回路２４は表示データを液晶階調電圧に変換し、表示部２９のドレイン配線１０６を駆動する。一方、表示部２９のゲート配線１１０はゲート配線駆動回路２７、走査シフトレジスタ２８からなる走査側周辺回路３３によって駆動される。走査タイミングとなるシフトクロック１１３及びフレームスタート信号１１４は、転送制御回路２６より供給される。以上の１ラインの転送動作を、１フレーム時間内に全ライン分実施して、１画面の表示が実現される。
【００４５】上記の構成において、中継バス１９のバス本数が多いほど１ブロックのデータ数が多くなり、データの転送回数を減少できる。バス本数は加工装置の精度に依存するが、現行装置では5mm角のチップで50μmピッチの接続が可能となるので、１辺につき１００端子、３辺を用いることにより300端子程度の取り出しが可能になる。端子形状を千鳥パターンとすることにより、更に３倍程度の端子形成が可能であるから、１ブロックが300ビット程度の接続は容易である。
【００４６】実用の液晶パネルの適用例を説明する。640×480画素のパネルで、1ライン分の６４０画素、ＲＧＢ各色６ビットの階調信号を転送する場合は、６４０×３×６＝１１５２０ビットを転送する必要がある。従って、３００ビット並列転送の場合の転送回数は３８．４回となる。転送時間はフレーム周波数７０Hzの場合、１ラインの期間は１÷７０÷４８０＝２９．８μｓとなるので、この場合の転送周波数は１．３MHzとなる。従来例のドットクロックは２０MHz以上になるから、大幅な周波数低減となることが分かる。また、画像メモリチップを複数に分割し、同期させて駆動することにより一層の低減が可能である。」
　
　エ　「【００９７】
【発明の効果】本発明によれば、
画像メモリとその読み出し制御回路を形成した画像メモリチップを液晶モジュールと同一基板上に実装し、接続部の多数の配線を基板上に形成し、画像メモリから液晶モジュールへの表示データをパラレル伝送するので、従来のシリアル伝送に比べ転送周波数を大幅に低減でき、消費電力を低減できる
【００９８】また、転送周波数の低減により、ＴＦＴ基板上に構成する周辺回路の移動度が低くても必要な回路動作が確保され、画像の精細度を向上できる効果がある。
【００９９】さらに、ＣＰＵなどの描画制御回路からの書き込みが無い場合にも、画像メモリに表示データを保持して表示動作を可能にするので、表示データの書き換えは表示内容の変更部分のみでよい。このため、静止画像の表示や変更が無い期間に、ＣＰＵが他の業務を処理したり、表示装置以外の電源供給を中断することもでき、液晶表示装置を備える小型計算機などでの処理性と省電力を向上できる。」
　
　オ　上記アないしエから、引用例２には次の発明が記載されているものと認められる。
「従来のＴＦＴ液晶表示モジュールにおいては、表示データを格納する画像メモリや表示制御回路は、ＴＦＴアクティブマトリクス方式の表示部や周辺回路部を一体形成した液晶表示モジュールとは別配置されており、ＣＰＵまたは表示制御回路がドットマトリクス表示部の各ドットの座標と階調データの組み合わせからなる表示データを発生させ、表示制御回路が画像メモリから数ドット単位に読み出し、直列に並び替え処理をした後にシリアル転送データとして液晶表示モジュールに送っており、すなわち画像メモリから液晶表示モジュールへのデータ転送をシリアル転送にすることで配線本数を減らしており、液晶表示モジュールでは、シリアルデータはシリアルパラレル変換回路で、再度１ライン分のデータの並列信号に並び替えられ、ラインラッチ及び液晶階調駆動回路によりアクティブマトリクスの信号配線駆動信号に変換され、表示部を駆動するようになっていたので、画像メモリと表示制御回路間および表示制御回路と液晶表示モジュールとの間で、１フレーム時間毎にすべての画素の表示データを転送しなければならないところ、この時の転送レートは画素数が多くなるほど増大し、例えば、１０２４×７６８画素の構成では約５０ＭＨｚ程度の高速の転送が必要になり、この高速転送のためには、モジュール内のＬＳＩがこの速度で動作しなければならず、ＬＳＩに内蔵される基本回路はCMOS回路が用いられるので、動作速度とともに消費電力が増大するため、精細度が大きくなるに伴い消費電力が増大すると言う問題があったので、画像メモリから液晶モジュールへのデータの転送周波数を大幅に低下させて動作周波数と消費電力を低減し、かつ、コンパクト化するため、ＴＦＴ基板上に形成されたアクティブマトリクス方式の画素を持つ表示部とそのＴＦＴ周辺回路からなる液晶表示パネルと、画像メモリチップとから構成される液晶表示装置において、前記ＴＦＴ基板上に形成される接続部に前記画像メモリチップを実装した液晶表示装置であって、
　前記表示部は、互いに直交する複数の走査配線と信号配線との交差部にトランジスタ素子を形成し、該素子のゲート電極及びドレイン電極に接続された表示電極と対向電極によって液晶を狭持して画素を形成し、該画素を上記の交差部にマトリクス状に配置したものであり、
　前記ＴＦＴ周辺回路は、アクティブマトリクス方式の画素を駆動するため、表示信号を供給する信号側周辺回路及び走査信号を供給する走査側周辺回路からなるものであり、
　前記接続部の中継バスなどは、ＣＭＯＳＴＦＴ形成プロセスにより前記ＴＦＴ基板上に形成され、前記画像メモリチップの出力端と前記信号側周辺回路の入力端を接続し、表示信号のパラレル伝送を可能にするものであり、
　前記画像メモリチップは、１フレーム分の表示データを順次読み込み、水平方向にアドレス付けして記憶すると共に、同一アドレスの１ライン分の表示データを同時読み出し可能に記憶する画像メモリと、１ライン分の表示データーを保持するメモリ出力ラッチと、前記画像メモリの表示データを順次読み出し、読み出した表示データを順次水平１ラインごとに前記メモリ出力ラッチにラッチするように制御する読み出し制御回路と、前記メモリ出力ラッチの出力を前記中継バスに選択接続するラッチ選択回路と、該ラッチ選択回路と前記信号側周辺回路との双方で選択動作を同期させるように制御する転送制御回路とを具備しており、
　前記画像メモリに記憶されている表示データを、前記読み出し制御回路によりワード線デコータを制御して、前記画像メモリの水平１ライン分の表示データビット数分だけ、順次サンプリングしてメモリ出力ラッチに読み出し、メモリ出力ラッチにラッチされた１ライン分の表示データを複数ブロックに分割し、前記ラッチ選択回路によって所定順序で１ブロックずつ選択して、１ブロック分の個数を持つチップ出力接続端子から出力し、前記画像メモリチップからブロック単位で出力された表示データを、前記ＴＦＴ基板上に形成された前記中継バスを介し、同じ基板上の前記液晶表示パネルの前記信号側周辺回路に入力するようにし、
　画像メモリとその読み出し制御回路を形成した画像メモリチップを液晶モジュールと同一基板上に実装し、接続部の多数の配線を基板上に形成し、画像メモリから液晶モジュールへの表示データをパラレル伝送するようにすることにより、従来のシリアル伝送に比べ転送周波数を大幅に低減でき、消費電力を低減できるようにした液晶表示装置。」（以下「引用発明２」という。）
　
７　対比
　本願補正発明と引用発明１とを対比する。
（１）出力バッファが電流増幅することは当業者に自明であるから、引用発明１の「行状の走査線Ｘ」、「列状の信号線Ｙ」、「画素駆動用のスイッチング素子である薄膜トランジスタＴｒ」、「マトリックス状に配列した画素電極」、「一方の基板」、「他方の基板」、「上下一対の基板の間に電気光学物質として液晶を保持したフラット構造」、「液晶」、「『各走査線Ｘ』を『線順次で選択走査』する『垂直走査回路を構成するＶシフトレジスタ２１』」、「『Ｎ本一組みの信号線Ｙ毎に設けたスイッチＨＳＷ１，ＨＳＷ２，・・・，ＨＳＷＭを順次開閉』する『Ｍ個の出力』を有する『水平走査回路を構成するＨシフトレジスタ２２』」、「『Ｎ個の信号電圧ＯＵＴ１〜ＯＵＴＮを一回でＮ本の信号線Ｙに印加することができる』ように『個々のＨＳＷ』が含んでいる『Ｎ個のアナログスイッチ』」、「Ｎ個のアナログスイッチ」、「Ｍ個のスイッチＨＳＷ１，ＨＳＷ２，・・・，ＨＳＷＭ」、「『８に設定』される『Ｍ』」、「『３８４に設定』される『Ｎ』」、「『表示装置』の『パネル２』」、「『表示装置』の『ドライバ１』」、「『ラッチメモリ１２が取り込んだ一組分のデジタル画像データを外部から供給される基準電圧を用いて一組分のアナログ信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮに変換して生成』する『Ｎ段電圧発生器１３』である『デジタル／アナログコンバータ』」、「アナログ信号電圧」、「『Ｎ段電圧発生器１３』である『デジタル／アナログコンバータ』により『生成され』た『Ｎ個の信号電圧ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮ』を、『順次開閉』する『組毎に設けたスイッチＨＳＷ１，ＨＳＷ２，・・・，ＨＳＷＭ』を介して『対応する３８４本の信号線Ｙに印加』する『Ｎ段出力バッファ１４』」、「ワンチップ」、「一水平期間（１Ｈ）に付き」及び「約１．３μｓの間、ＬＣＤパネル２は信号線Ｙに対する書き込みができるので、充分な書き込み時間を確保可能」は、それぞれ、本願補正発明の「ゲートバスライン」、「データバスライン」、「スイッチング素子」、「マトリクス状に配置された複数の画素電極」、「第１の基板」、「第２の基板」、「第１の基板と第２の基板とによって挟持された液晶セル」、「液晶」、「ゲートバスライン駆動用の第１のシフトレジスタ回路」、「データバスライン駆動用のｎ個（ｎは２以上の整数）の第２のシフトレジスタ回路」、「データバスラインに夫々接続された複数のアナログスイッチ」、「ｍ個（ｍは２以上の整数）のアナログスイッチ」、「ｎ個のアナログスイッチユニット」、「ｎ個（ｎは２以上の整数）」、「ｍ個（ｍは２以上の整数）」、「液晶表示装置」、「液晶表示装置の駆動回路」、「ディジタルデータをアナログ信号に変換するｍ個のディジタルアナログ変換器」、「アナログ信号」、「ｎ個の前記アナログスイッチユニットのそれぞれに含まれるｍ個の前記アナログスイッチのうちの１つを介して前記データバスラインに接続され、前記ｍ個のディジタルアナログ変換器の出力を電流増幅して接続している前記アナログスイッチに出力するｍ個のバッファ回路」、「単一のＩＣチップ」、「第１のシフトレジスタ回路から前記ゲートバスラインに信号が供給されて前記スイッチング素子がオンと���っている間に」及び「アナログスイッチがオンとなっている間に、画素電極におけるスイッチング素子側の電極の電圧とデータバスラインの電圧とが略等しくなる」に相当する。
　
（２）引用発明１において、「液晶表示装置（パネル２）」は、「第１の基板と第２の基板とによって挟持された液晶セル（上下一対の基板の間に電気光学物質として液晶を保持したフラット構造）」となっており、「第１の基板（一方の基板）」には「マトリクス状に配置された複数の画素電極（マトリックス状に配列した画素電極）」とこれをスイッチング駆動する薄膜トランジスタが集積形成され、「第２の基板（他方の基板）」には対向電極が全面的に形成され、薄膜トランジスタは、比較的高性能であり、「スイッチング素子（画素駆動用のスイッチング素子）」に加え周辺の走査回路を同一基板上に内蔵することができる多結晶シリコンを活性層とした薄膜トランジスタ（ｐｏｌｙ−Ｓｉ  ＴＦＴ）であり、画面部には互いに交差する「ゲートバスライン（走査線Ｘ）」と「データバスライン（信号線Ｙ）」が配列され、「ゲートバスライン（行状の走査線Ｘ）」と「データバスライン（列状の信号線Ｙ）」との交差部には画素ＰＸＬが形成され、前記画素ＰＸＬは液晶容量ＬＣと補助容量ＣＳと「スイッチング素子（画素駆動用のスイッチング素子である薄膜トランジスタＴｒ）」とからなり、前記液晶容量ＬＣは、「画素電極」とこれに対面する対向電極ＣＯＭとで構成されており、両電極の間には電気光学物質として「液晶」が保持されており、「スイッチング素子」によって駆動され、前記「スイッチング素子」は、そのドレイン電極が対応する液晶容量ＬＣ及び補助容量ＣＳに接続され、そのソース電極が対応する「データバスライン」に接続され、そのゲート電極が対応する「ゲートバスライン」に接続されているから、引用発明１の「第１の基板」と本願補正発明の「第１の基板」とは「相互に直交する複数のゲートバスライン及び複数のデータバスラインと、前記ゲートバスライン及び前記データバスラインとの各交差部分にスイッチング素子を介して接続されてマトリクス状に配置された複数の画素電極とを有する」点で一致し、引用発明１の「第２の基板」と本願補正発明の「第２の基板」とは「該第１の基板の前記画素電極に対向して設けられ」る点で一致し、上記（１）に照らせば、引用発明１の「液晶表示装置」と本願補正発明の「液晶表示装置」とは「第１の基板と、第２の基板と、前記第１の基板と前記第２の基板とによって挟持された液晶セルと、前記データバスライン駆動用のｎ個（ｎは２以上の整数）の第２のシフトレジスタ回路と、前記データバスラインに夫々接続された複数のアナログスイッチとを備え」る点で一致する。
　
（３）引用発明１の「第１のシフトレジスタ回路（垂直走査回路を構成するＶシフトレジスタ２１）」は、各「ゲートバスライン（走査線Ｘ）」を線順次で選択走査するものであり、各「ゲートバスライン（走査線Ｘ）」と接続されているから、本願補正発明の「第１のシフトレジスタ回路」と、「その出力がゲートバスラインに接続され」る点で一致する。
　
（４）引用発明１の「ｎ個のアナログスイッチユニット（Ｍ個のスイッチＨＳＷ１，ＨＳＷ２，・・・，ＨＳＷＭ）」は、「ｍ個（ｍは２以上の整数）のアナログスイッチ（Ｎ個のアナログスイッチ）」を含んでおり、各「アナログスイッチユニット（スイッチＨＳＷ）」に含まれる「ｍ個（ｍは２以上の整数）のアナログスイッチ（Ｎ個のアナログスイッチ）」の制御端子は、各「アナログスイッチユニット（スイッチＨＳＷ）」毎にまとめられて、「（Ｈシフトレジスタ２２）」のＭ個の出力のそれぞれに接続されているから、引用発明１の「液晶表示装置（パネル２）」と本願補正発明の「液晶表示装置」とは「ｍ個（ｍは２以上の整数）の前記アナログスイッチを含むｎ個のアナログスイッチユニットが構成され、前記アナログスイッチユニットに含まれるｍ個の前記アナログスイッチの制御端子がまとめられて前記第２のシフトレジスタ回路の出力に接続される」点で一致する。
　
（５）引用発明１において、一行分の画素ＰＸＬはＮ×Ｍ個であるから、信号線ＹもＮ×Ｍ個であり、ドライバ１はワンチップのものであるから、Ｎ段シフトレジスタ１１とＮ段ラッチメモリ１２とＮ段電圧発生器１３とＮ段出力バッファ１４とはワンチップ内に集積されている。したがって、引用発明１の「液晶表示装置の駆動回路（表示装置のドライバ１）」と本願補正発明の「１フレーム分の画像データを記憶するフレームメモリと、該フレームメモリからのディジタルデータをアナログ信号に変換するｍ個のディジタルアナログ変換器と、ｎ個の前記アナログスイッチユニットのそれぞれに含まれるｍ個の前記アナログスイッチのうちの１つを介して前記データバスラインに接続され、前記ｍ個のディジタルアナログ変換器の出力を電流増幅して接続している前記アナログスイッチに出力するｍ個のバッファ回路と、外部からのロジック信号に応答して、前記第１のシフトレジスタ回路、前記第２のシフトレジスタ回路、前記フレームメモリ、及び前記ディジタルアナログ変換器を制御する制御回路とで構成されてており、前記フレームメモリと、前記ディジタルアナログ変換器と、前記バッファ回路と、前記制御回路とは、単一のＩＣチップ内に集積されているとともに、前記フレームメモリに記憶された前記画像データはパラレル−シリアル変換されること無く前記ｍ個のディジタルアナログ変換器に出力され、前記ディジタルアナログ変換器及び前記バッファ回路の各総数が夫々前記データバスラインの本数よりも少ない構成となっている液晶表示装置の駆動回路」とは、上記（１）に照らせば、「ディジタルデータをアナログ信号に変換するｍ個のディジタルアナログ変換器と、ｎ個の前記アナログスイッチユニットのそれぞれに含まれるｍ個の前記アナログスイッチのうちの１つを介して前記データバスラインに接続され、前記ｍ個のディジタルアナログ変換器の出力を電流増幅して接続している前記アナログスイッチに出力するｍ個のバッファ回路とを含んで構成されており、前記ディジタルアナログ変換器と、前記バッファ回路とは、単一のＩＣチップ内に集積されているとともに、画像データは前記ｍ個のディジタルアナログ変換器に出力され、前記ディジタルアナログ変換器及び前記バッファ回路の各総数が夫々前記データバスラインの本数よりも少ない構成となっている」点で一致する。
　
（６）引用発明１において、「液晶表示装置の駆動回路（表示装置のドライバ１）」は、「ゲートバスライン駆動用の第１のシフトレジスタ回路（Ｖシフトレジスタ２１）」が、外部から入力される互いに反対極性である垂直クロックＶＣＫ１，ＶＣＫ２に応じて動作し、同じく外部から供給される垂直スタートパルスＶＳＴを順次転送することで、各「ゲートバスライン（走査線Ｘ）」を逐次選択するようになっており、「第１のシフトレジスタ回路から前記ゲートバスラインに信号が供給されて前記スイッチング素子がオンとなっている間に（一水平期間（１Ｈ）に付き）」１０２４×３＝３０７２バイトのデジタル画像データを転送する「ｍ（Ｎ）」段シフトレジスタ１１と「ｍ（Ｎ）」段ラッチメモリ１２と「ｍ個のディジタルアナログ変換器（Ｎ段電圧発生器１３）」と「ｍ個のバッファ回路（Ｎ段出力バッファ１４）」とを備え、「ｍ（Ｎ）」段シフトレジスタ１１は外部から入力されるデジタル画像データを所定のシフトクロックに従って順次転送し、「ｍ（Ｎ）」段ラッチメモリ１２はラッチパルスに応答して動作し、「ｍ（Ｎ）」段シフトレジスタ１１から一括して一組分の画像データ「ｍ個（Ｎ個）」を取り込み、「ｍ個のディジタルアナログ変換器」は、ラッチメモリ１２が取り込んだ一組分のデジタル画像データを外部から供給される基準電圧を用いて一組分の「アナログ信号（アナログ信号電圧）」ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮに変換して生成し、生成された「ｍ個」の「アナログ信号」ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮを「ｍ個のバッファ回路」を介して「液晶表示装置（ＬＣＤパネル２）」側に供給し、「データバスライン駆動用のｎ個（ｎは２以上の整数）の第２のシフトレジスタ回路（Ｈシフトレジスタ２２）」は、「ｍ（Ｎ）」本一組みの「データバスライン（信号線Ｙ）」毎に設けた「ｎ個のアナログスイッチユニット（スイッチＨＳＷ１，ＨＳＷ２，・・・，ＨＳＷＭ）」を順次開閉して、「液晶表示装置の駆動回路」から供給された一組分の「アナログ信号」ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮを同時に一組の「データバスライン」に印加することを「ｎ（Ｍ）」回行って、選択された一行分の画素ＰＸＬ「ｍ×ｎ個（Ｎ×Ｍ個）」に「アナログ信号」ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴＮを書き込むようになっているから、引用発明１は、本願補正発明の「複数の前記アナログスイッチユニットは、接続している前記第２のシフトレジスタ回路から供給される信号によって順次オンとなり、前記アナログスイッチユニットに含まれるｍ個の前記アナログスイッチのそれぞれは、前記第１のシフトレジスタ回路から前記ゲートバスラインに信号が供給されて前記スイッチング素子がオンとなっている間に、接続している前記第２のシフトレジスタ回路から供給される信号によって同時にオンとなり、接続している前記バッファ回路からのアナログ信号を、前記データバスライン及び前記スイッチング素子を介して前記画素電極に供給」するとの事項を有している。
　
（７）上記（１）ないし（６）からみて、本願補正発明と引用発明１とは、
「相互に直交する複数のゲートバスライン及び複数のデータバスラインと、前記ゲートバスライン及び前記データバスラインとの各交差部分にスイッチング素子を介して接続されてマトリクス状に配置された複数の画素電極とを有する第１の基板と、該第１の基板の前記画素電極に対向して設けられた第２の基板と、前記第１の基板と前記第２の基板とによって挟持された液晶セルと、前記ゲートバスライン駆動用の第１のシフトレジスタ回路と、前記データバスライン駆動用のｎ個（ｎは２以上の整数）の第２のシフトレジスタ回路と、前記データバスラインに夫々接続された複数のアナログスイッチとを備え、前記第１のシフトレジスタ回路の出力が前記ゲートバスラインに接続され、ｍ個（ｍは２以上の整数）の前記アナログスイッチを含むｎ個のアナログスイッチユニットが構成され、前記アナログスイッチユニットに含まれるｍ個の前記アナログスイッチの制御端子がまとめられて前記第２のシフトレジスタ回路の出力に接続される液晶表示装置において、
　前記液晶表示装置の駆動回路は、ディジタルデータをアナログ信号に変換するｍ個のディジタルアナログ変換器と、ｎ個の前記アナログスイッチユニットのそれぞれに含まれるｍ個の前記アナログスイッチのうちの１つを介して前記データバスラインに接続され、前記ｍ個のディジタルアナログ変換器の出力を電流増幅して接続している前記アナログスイッチに出力するｍ個のバッファ回路と、で構成されており、
　前記ディジタルアナログ変換器と、前記バッファ回路とは、単一のＩＣチップ内に集積されているとともに、画像データ前記ｍ個のディジタルアナログ変換器に出力され、前記ディジタルアナログ変換器及び前記バッファ回路の各総数が夫々前記データバスラインの本数よりも少ない構成となっており、
　複数の前記アナログスイッチユニットは、接続している前記第２のシフトレジスタ回路から供給される信号によって順次オンとなり、前記アナログスイッチユニットに含まれるｍ個の前記アナログスイッチのそれぞれは、前記第１のシフトレジスタ回路から前記ゲートバスラインに信号が供給されて前記スイッチング素子がオンとなっている間に、接続している前記第２のシフトレジスタ回路から供給される信号によって同時にオンとなり、接続している前記バッファ回路からのアナログ信号を、前記データバスライン及び前記スイッチング素子を介して前記画素電極に供給しており、前記アナログスイッチがオンとなっている間に、前記画素電極における前記スイッチング素子側の電極の電圧と前記データバスラインの電圧とが略等しくなる液晶表示装置。」の点で一致し、次の点で相違する。
　
相違点：
　本願補正発明では、前記ディジタルアナログ変換器と、前記バッファ回路とに加えて、「１フレーム分の画像データを記憶するフレームメモリ」と「外部からのロジック信号に応答して、前記第１のシフトレジスタ回路、前記第２のシフトレジスタ回路、前記フレームメモリ、及び前記ディジタルアナログ変換器を制御する制御回路」も単一のＩＣチップ内に集積されており、前記画像データは、前記「フレームメモリ」に記憶されており、該「フレームメモリ」から、「パラレル−シリアル変換」されること無く前記ｍ個のディジタルアナログ変換器に出力されるのに対して、
　引用発明１では、前記単一のＩＣチップ内には、フレームメモリも、該フレームメモリも含めて制御する制御回路も、集積されていない点。
　
８　判断
　上記相違点について検討する。
（１）引用例２には、上記６（２）で述べたとおりの引用発明２（上記６（２）オ参照。）が記載されている。
　引用発明２は、従来のＴＦＴ液晶表示モジュールにおいては、表示データを格納する画像メモリや表示制御回路は、液晶表示モジュールとは別配置されており、画像メモリから液晶表示モジュールへのデータ転送をシリアル転送にすることで配線本数を減らしていたので、この時の転送レートは画素数が多くなるほど増大し、例えば、１０２４×７６８画素の構成では約５０ＭＨｚ程度の高速の転送が必要になり、この高速転送のためには、モジュール内のＬＳＩがこの速度で動作しなければならず、ＬＳＩに内蔵される基本回路はCMOS回路が用いられるので、動作速度とともに消費電力が増大するため、精細度が大きくなるに伴い消費電力が増大すると言う問題があったので、液晶表示装置において、１フレーム分の表示データを記憶する画像メモリとその読み出し制御回路を形成した画像メモリチップを液晶モジュールと同一基板上に実装し、接続部の多数の配線を基板上に形成し、画像メモリから液晶モジュールへの表示データをパラレル伝送するようにすることにより、従来のシリアル伝送に比べ転送周波数を大幅に低減でき、消費電力を低減できるようにしたものである。
　
（２）引用発明１では、外部から入力される３０７２バイトのデジタル画像データは、３８４段シフトレジスタ１１により、３８４バイト分が転送されると３８４段ラッチメモリ１２によりラッチされ、次の３８４バイト分のデジタルデータを転送するようにしているから、引用発明１のものは「画像メモリから液晶表示モジュールへのデータ転送をシリアル転送にする」（上記（１）参照。）ものであるといえる。
　してみると、上記（１）からみて、引用発明１のものは、画素数が多くなると高速の転送が必要になり、この高速転送のためには、そのためのＬＳＩが高速度で動作しなければならず、ＬＳＩに内蔵される基本回路はCMOS回路が用いられるので、動作速度とともに消費電力が増大するため、引用発明１は精細度が大きくなるに伴い消費電力が増大すると言う課題を有していることが、当業者に自明である。
　したがって、引用発明１において、上記課題を解決するために、１フレーム分の画像データを記憶する画像メモリと、外部から入力されるクロックや御信号等に応答して、前記Ｖシフトレジスタ２１、前記Ｈシフトレジスタ２２、上記画像メモリ及び前記Ｎ段電圧発生器１３であるデジタル／アナログコンバータを制御する制御回路とを、単一のＩＣチップ内に集積して形成して画像メモリチップとし、前記ＬＣＤパネル２の基板上に接続部の多数の配線を形成し、前記画像メモリチップを該基板上に実装し、上記画像メモリから前記ＬＣＤパネル２の前記ｍ個のディジタルアナログ変換器へ画像データをパラレル−シリアル変換すること無くパラレル伝送することにより、シリアル伝送に比べ転送周波数を大幅に低減でき、消費電力を低減できるようになすこと、すなわち、引用発明１において、上記相違点に係る本願補正発明の構成となすことは、当業者が引用発明２に基づいて容易に想到することができたことである。
　
（３）本願補正発明の奏する効果は、当業者が引用発明１の奏する効果及び引用発明２の奏する効果から予測することができた程度のものである。
　
（４）まとめ
　したがって、本願補正発明は、当業者が引用発明１及び引用発明２に基づいて容易に発明をすることができたものである。
　本願補正発明は、当業者が当業者が引用発明１及び引用発明２に基づいて容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
９　小括
　上記３、４及び８のとおり、本件補正後の請求項１に係る発明は、特許出願の際独立して特許を受けることができないものであるから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　本件補正は上記第２のとおり却下されたので、本願の請求項１及び２に係る発明は、平成２３年８月２２日付けで補正された特許請求の範囲の請求項１及び２に記載された事項によって特定されるものであるところ、請求項１に係る発明は、平成２３年８月２２日付けで補正された明細書、特許請求の範囲及び図面の記載からみて、上記「第２〔理由〕１（１）」に本件補正前の請求項１として記載した事項における上記「第２〔理由〕５」で指摘した誤記を訂正した次のとおりのものと認める。
　
「相互に直交する複数のゲートバスライン及び複数のデータバスラインと、前記ゲートバスライン及び前記データバスラインとの各交差部分にスイッチング素子を介して接続されてマトリクス状に配置された複数の画素電極とを有する第１の基板と、該第１の基板の前記画素電極に対向して設けられた第２の基板と、前記第１の基板と前記第２の基板とによって挟持された液晶セルと、前記ゲートバスライン駆動用の第１のシフトレジスタ回路と、前記データバスライン駆動用のｎ個（ｎは２以上の整数）の第２のシフトレジスタ回路と、前記データバスラインに夫々接続された複数のアナログスイッチとを備え、前記第１のシフトレジスタ回路の出力が前記ゲートバスラインに接続され、ｍ個（ｍは２以上の整数）の前記アナログスイッチを含むｎ個のアナログスイッチユニットが構成され、前記アナログスイッチユニットに含まれるｍ個の前記アナログスイッチの制御端子がまとめられて前記第２のシフトレジスタ回路の出力に接続される液晶表示装置において、
　前記液晶表示装置の駆動回路は、１フレーム分の画像データを記憶するフレームメモリと、該フレームメモリからのディジタルデータをアナログ信号に変換するｍ個のディジタルアナログ変換器と、ｎ個の前記アナログスイッチユニットのそれぞれに含まれるｍ個の前記アナログスイッチのうちの１つ
を介して
に
　前記フレームメモリと、前記ディジタルアナログ変換器と、前記バッファ回路と、前記制御回路とは、単一のＩＣチップ内に集積されているとともに、前記フレームメモリに記憶された前記画像データはパラレル−シリアル変換されること無く前記ｍ個のディジタルアナログ変換器に出力され、前記ディジタルアナログ変換器及び前記バッファ回路の各総数が夫々前記データバスラインの本数よりも少ない構成となっており、
　複数の前記アナログスイッチユニットは、接続している前記第２のシフトレジスタ回路から供給される信号によって順次オンとなり、前記アナログスイッチユニットに含まれるｍ個の前記アナログスイッチのそれぞれは、前記第１のシフトレジスタ回路から前記ゲートバスラインに信号が供給されて前記スイッチング素子がオンとなっている間に、接続している前記第２のシフトレジスタ回路から供給される信号によって同時にオンとなり、接続している前記バッファ回路からのアナログ信号を、前記データバスライン及び前記スイッチング素子を介して前記画素電極に供給することを特徴とする液晶表示装置。」（以下「本願発明」という。）
　
２　引用例
　原査定の拒絶の理由に引用された引用例１、引用例２及びそれらの記載事項は、上記「第２〔理由〕６」に記載したとおりである。
　
３　対比・判断
　本願補正発明は、上記「第２〔理由〕１（２）」のとおり、本願発明の発明特定事項を限定するものである。
　そうすると、本願発明の構成要件をすべて含み、さらに限定を付加したものに相当する本願補正発明が、上記「第２〔理由〕８」に記載したとおり、当業者が引用発明１及び引用発明２に基づいて容易に発明をすることができたものであるから、本願発明も同様の理由により、当業者が引用発明１及び引用発明２に基づいて容易に発明をすることができたものである。
　
４　むすび
　本願発明は、以上のとおり、当業者が引用発明１及び引用発明２に基づいて容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。