【事件の表示】
　特願２００９−５０１６４０「欠陥のある位置のためのデータラッチに冗長データがバッファされる不揮発性メモリおよび方法」拒絶査定不服審判事件〔平成１９年１０月４日国際公開、ＷＯ２００７／１１２２０１、平成２１年９月３日国内公表、特表２００９−５３１７９６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００７年３月１３日（パリ条約に基づく優先権主張　外国庁受理２００６年３月２４日、アメリカ合衆国）を国際出願日とする特許出願であって、平成２２年３月１６日付けの拒絶理由通知に対して同年９月２４日に意見書及び手続補正書が提出されたが、同年１２月９日付けで拒絶査定がなされたところ、平成２３年４月１３日に拒絶査定不服審判が請求されたものである。
　
第２．本願発明
　本願の請求項１〜３３に係る発明は、平成２２年９月２４日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜３３に記載されている事項により特定されるとおりのものであり、そのうちの請求項３１に係る発明（以下「本願発明」という。）は、請求項３１に記載されている事項により特定される次のとおりのものである。
　
　「【請求項３１】
　不揮発性メモリであって、
　ユーザアレイ部分の中の欠陥位置が冗長アレイ部分の中の冗長位置により置換可能であるように前記ユーザアレイ部分と前記冗長アレイ部分とに分割された不揮発性記憶単位のメモリアレイと、
　前記ユーザアレイ部分と前記冗長アレイ部分との両方に関連付けられたデータをラッチするためのデータラッチのグループを含むアクセス回路のグループと、
　前記データラッチのグループに結合された、構成要素データアウトバスおよびデータインバスを有するデータバスと、
　前記ユーザアレイ部分の欠陥位置のリストを格納するための欠陥マップバッファと、
　前記冗長アレイ部分のデータラッチと、前記欠陥マップバッファにおいて記録されている対応する欠陥メモリ位置のデータラッチとの間で冗長データを転送するための手段と、
　を含む不揮発性メモリ。」
　
第３．引用刊行物に記載された発明
１．本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００６−１８９３４号公報（以下「引用例」という。）には、図１、２、４〜６及び１０〜１２とともに、次の記載がある（なお、下線は当合議体が付加したものである。以下同じ。）。
　
ａ．「【発明の詳細な説明】
【技術分野】
【０００１】
　
本発明は、冗長による不良の救済が可能にされた半導体記憶装置に関し、例えばフラッシュメモリなどの電気的に書き換え可能な不揮発性半導体記憶装置に適用して有効な技術に関する
　
ｂ．「【課題を解決するための手段】
【０００７】
　
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである
【０００８】
〔１〕
半導体記憶装置は、メモリアレイと、前記メモリアレイとの間でデータの入出力を行うデータレジスタと、制御回路（６，７，１２，１４，１６，１８）とを有する。前記制御回路は、データの読出し指示に応答して、前記メモリアレイから前記データレジスタに複数のデータを転送した後に、前記データレジスタに転送された複数のデータの中から救済データを取り出し、取り出した救済データによって前記データレジスタ上の対応する不良アドレスのデータを書き換える処理を行って、前記データレジスタのデータを外部に出力可能にする
【０００９】
　
上記手段により読み出しに際してメモリアレイからデータが転送されたデータレジスタ上で不良データを救済データに置換えるときは、救済データを取り出し、不良データのアドレスを指定して、不良データを救済データで書換えればよい。したがって、リードアクセスアドレスについての不良アドレス判定を、外部からアクセスアドレスが供給される度に毎回判断することを要しない。
　
ｃ．「【発明を実施するための最良の形態】
【００２３】
　《フラッシュメモリの全体的構成》
　
図１には半導体記憶装置としてフラッシュメモリが例示される。
【００２４】
　フラッシュメモリ１は特に制限されないが、４個のメモリバンク（Ｂａｎｋ）ＢＮＫ０〜ＢＮＫ３を有する。夫々のメモリバンク（Ｂａｎｋ）ＢＮＫ０〜ＢＮＫ３は相互に同じ構成を有し、並列動作可能にされる。図では代表的にメモリバンクＢＮＫ０の構成が詳細に例示される。メモリバンクＢＮＫ０〜ＢＮＫ３は、
フラッシュメモリアレイ（ＡＲＹ）３、Ｘデコーダ（ＸＤＥＣ）４、データレジスタ（ＤＲＧ）５、
【００２５】
  
前記メモリアレイ３はマトリクス配置された電気的に消去及び書込み可能な不揮発性メモリセル（図示せず）を有する。不揮発性メモリセル２０は、特に図示はしないが、フローティングゲートに絶縁膜を介してコントロールゲートを重ねたスタックドゲート構造、或いは選択トランジスタとシリコン窒化膜を有する記憶トランジスタとを直列配置したスプリットゲート構造など適宜のメモリセル構造を採用可能である。
　
ｄ．「【００２６】
　
フラッシュメモリアレイ３はメインエリアＭＡＲＹと冗長エリアＲＡＲＹに分けられる。冗長エリアＲＡＲＹはメインエリアＭＡＲＹの不良アドレスの救済に用いられる。後述するように、この救済はカラム救済、要するにＹアドレス救済とされる。メインエリアＭＡＲＹは左右に分けられ（ＭＡＲＹ＿Ｒ、ＭＡＲＹ＿Ｌ）、
【００２７】
　
データレジスタ５はスタティックメモリアレイを有し、スタティックメモリアレイはメインエリアＭＤＲＧと冗長エリアＲＤＲＧに分けられる。冗長エリアＲＤＲＧはメインエリアＭＤＲＧの不良アドレスのデータ格納に救済に用いられる
メインエリアＭＤＲＧは左右に分けられ（ＭＤＲＧ＿Ｒ、ＭＤＲＧ＿Ｌ）、例えば夫々のメインエリアＭＤＲＧ＿Ｒ、ＭＤＲＧ＿Ｌは、１０２４＋３２バイト（Ｂｙｔｅ）の記憶容量を備える。冗長エリアＲＤＲＧも左右に分けられ（ＲＤＲＧ＿Ｒ、ＲＤＲＧ＿Ｌ）、例えば夫々の冗長エリアＲＤＲＧ＿Ｒ、ＲＤＲＧ＿Ｌは、４バイト（Ｂｙｔｅ）の記憶容量を備える。前記エリアＭＤＲＧ＿Ｒ及びＲＤＲＧ＿Ｒと、前記エリアＭＤＲＧ＿Ｌ及びＲＤＲＧ＿Ｌとは夫々前記データ格納単位としての１ページ分の記憶容量を持つことになる。
【００２８】
　
前記フラッシュメモリアレイ３とデータレジスタ５はデータの入出力を行なう。例えばフラッシュメモリアレイ３に設けられている前記セレクタが３２ビット単位でセンスラッチ回路の他方の入出力ノードを前記メインアンプの入出力ノードに接続するとき、前記セレクタの選択は内部クロックにより順次自動的に切り換えられ、メモリアレイ３とデータレジスタ５＿Ｌ，５＿Ｒとの間で１ページ分のデータの転送が可能にされる
【００２９】
　
前記データレジスタ５＿Ｌ，５＿Ｒは例えばＳＲＡＭによって構成される。ここでは前記エリアＭＤＲＧ＿Ｒ及びＲＤＲＧ＿Ｒと、前記エリアＭＤＲＧ＿Ｌ及びＲＤＲＧ＿Ｌとは夫々別々のＳＲＡＭによって構成される。前記データコントロール回路６＿Ｒ（６＿Ｌ）はデータレジスタ５＿Ｒ（５＿Ｌ）へのデータの入出力を制御する。Ｙアドレスコントロール回路７＿Ｒ（７＿Ｌ）はデータレジスタ５＿Ｒ（５＿Ｌ）に対するアドレス制御を行なう。特に、その詳細は後述するが、Ｙアドレスコントロール回路７＿Ｒ（７＿Ｌ）はデータの読み出し指示に応答する場合にはデータレジスタ５＿Ｒ（５＿Ｌ）上で不良アドレスのデータを救済データに置換え、データ書込みの指示に応答する場合にはデータレジスタ５＿Ｒ（５＿Ｌ）上で救済アドレスのデータを不良アドレスのデータに置換えるためのアドレス制御等を行なう
　
ｅ．「【００３０】
　
外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用され、マルチプレクサ（ＭＰＸ）１０に接続される。
外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に入力された書込みデータはマルチプレクサ４（審決注：「マルチプレクサ１０」の誤記）からデータ入力バッファ（ＤＩＢＵＦ）１３に供給される。データ入力バッファ１３に供給された書込みデータは入力データコントロール回路（ＩＤＣＮＴ）１４を介して前記データコントロール回路６＿Ｌ，６＿Ｒに入力される。
データコントロール回路６＿Ｒと６＿Ｌから出力されるリードデータはデータ出力バッファ（ＤＯＢＵＦ）１５を介してマルチプレクサ１０供給されて外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６か出力される。
　
ｆ．「【００３２】
　
前記ページアドレスバッファ１１に供給されたページアドレスはＸデコーダ４でデコードされ、そのデコード結果にしたがってメモリアレイ５からワード線を選択する。前記ページアドレスバッファ１１に供給されたＹアドレスがプリセットされるＹアドレスカウンタ１２は、特に制限されないが、１２ビットのカウンタとされ、プリセット値を起点にアドレスカウントを行なって、Ｙアドレスコントロール回路７＿Ｒ，７＿ＬにカウントされたＹアドレスを供給する。カウントされたＹアドレスは入力データコントロール回路（ＩＤＣＮＴ）１４からの書込みデータをデータレジスタ５に書込むとき、また、出力バッファ１５に供給するリードデータをデータレジスタ５から選択するときのアドレス信号に利用される。
　
ｇ．「【００３３】
　制御信号バッファ（ＣＳＢＵＦ）１８には、外部からのアクセス制御信号としてチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰ、パワー・オン・リードイネーブル信号ＰＲＥ、及びリセット信号／ＲＥＳが供給される。信
号の先頭に付された記号“／”はその信号がローイネーブルであることを意味する。
　
ｈ．「【００３６】
　《フラッシュメモリのアクセス動作形態》
　
図２にはフラッシュメモリ１の主な動作形態が示される。ＡＲＹ３は各バンクのメモリアレイを総称し、ＤＲＧ５は各バンクのデータレジスタを総称する。
前記内部コントロール回路（ＯＰＣＮＴ）１６は、フラッシュメモリ１の外部と前記データレジスタ５との間の第１アクセス処理と、前記メモリアレイ３と前記データレジスタ５との間の第２アクセス処理とを、それぞれ別々に外部から指示を受けて制御可能である。第１アクセス処理は、フラッシュメモリ１の外部からデータレジスタ５にデータを書き込むバッファライト処理ＢＰＧＭと、データレジスタ５からフラッシュメモリ１の外部にデータを読み出すバッファリード処理ＢＲＤとに大別される。第２アクセス処理はデータレジスタ５が保持する記憶情報をメモリアレイ３の所定エリアに書き込むフラッシュプログラム処理ＦＰＧＭと、メモリアレイ３の所定エリアを消去するフラッシュイレーズ処理ＦＥＲＳと、メモリアレイ３の所定エリアの記憶情報を読み出してデータレジスタ５に保持させるフラッシュリード処理ＦＲＤとに大別される。
　
ｉ．「【００４２】
　《冗長によるＹアドレス救済》
　
以上の説明を前提として冗長によるカラム救済の具体例を説明する
【００４３】
　
図４にはデータレジスタ５＿Ｌの一例が示される。データレジスタ５＿ＬはＳＲＡＭによって構成され、ＭＤＲＧ＿Ｌ及びＲＤＲＧ＿Ｌはスタティック型メモリセルがマトリクス配置されたＳＲＡＭアレイ３１によって構成される。スタティック型メモリセルの選択端子はワード線ＷＬに、データ入出力端子はビット線ＢＬに接続される。ワード線はＸデコーダ（ＳＸＤＥＣ）３２で選択される。ビット線はＹデコーダ（ＳＹＤＥＣ）３３により１６ビット単位で選択されコモンデータ線ＣＢＬに導通される。コモンデータ線ＣＢＬには増幅回路（ＡＭＰ）３４が結合される。増幅回路３４はセンスアンプ及びライトアンプを有する。センスアンプはＳＲＡＭアレイ３１から読み出されたデータを増幅し、増幅されたデータはデータ出力バッファ（ＳＯＤＢ）３５から出力バスＯＢＵＳに供給される。入力バスＩＢＵＳに供給された書込みデータはデータ入力バッファ（ＳＩＤＢ）３６に入力され、入力された書込みデータにしたがって前記ライトアンプがコモンデータＣＢＬ線経由で書込み対象ビット線を駆動し、メモリセルに対するデータの書込みが行なわれる。入力バスＩＢＵＳと出力バスＯＢＵＳはＤＣＮＴ６＿Ｌに接続される。ＳＸＤＥＣ３２及びＳＹＤＥＣ３３にはアドレスラッチ回路（ＳＡＬＡＴ）３７からアドレス信号が供給される。
アドレスラッチ回路３７にはＹアドレスコントロール回路７＿Ｌからアドレス信号Ａ＜１１：１＞が供給される。
【００４４】
　
図５にはＹアドレスコントロール回路７＿Ｌの一例が示される。Ｙアドレスコントロール回路７＿Ｌはアドレスセレクタ４０、ヒューズ回路４１、及びヒューズデコーダ（ＦＤＥＣ）４２を有する。ヒューズ回路４１は不良アドレスを格納する不揮発性レジスタの一例であり、４個のヒューズセットを有し、最大４個の不良アドレスＹＡＤＲ０＜１１：１＞〜ＹＡＤＲ３＜１１：１＞を保持することが可能である。
不良アドレスＹＡＤＲ０＜１１：１＞〜ＹＡＤＲ３＜１１：１＞はＹアドレスとされ、メモリバンクＢＮＫ０〜ＢＮＫ３の各々においてメモリアレイＭＡＲＹ＿Ｌ側に４アドレス、メモリアレイＭＡＲＹ＿Ｒ側に４アドレスの合計８個のＹアドレス救済が可能にされる。ヒューズデコーダ４２は２ビットのアドレスＡＳ＜６，５＞をデコードして４個のヒューズセットを選択する選択信号ＹＦ＜０＞〜ＹＦ＜３＞を生成する。アドレスセレクタ４０には、ヒューズ回路４１で選択された不良アドレスＹＡＤＲ＜１１：１＞、ヒューズ回路４１の４個のヒューズセットに個別に割当てられた救済アドレス（冗長救済アドレス）ＹＦＡＤ＜１１：１＞、Ｙアドレスカウンタ１２から出力される各メモリバンクに共通のＹアドレスＡＳ＜１１：１＞が供給される。何れのアドレスを選択するかは救済処理制御信号ＲＳＥＴで制御される。アドレスセレクタ４０の出力がデータレジスタ５＿Ｌに対するアクセスアドレスとされる。
　
ｊ．「【００４５】
　
図６には救済アドレスＹＦＡＤ＜１１：１＞のアドレスフォーマットが例示される。救済アドレスビットＹＦＡＤ＜４＞＝ＡＳ＜５＞、救済アドレスビットＹＦＡＤ＜５＞＝ＡＳ＜６＞とされ、救済アドレスＹＦＡＤ＜１１：１＞はＡＳ＜６，５＞の変化に同期して変化されるようになる。
したがって、ヒューズ回路４１において救済を行なわないヒューズセットには全ビット論理値１をセットしておけば、救済アドレスＹＦＡＤ＜１１：１＞は救済無しとして扱われる。
　
ｋ．「【００４９】
　
図１０にはデータ出力時の救済処理フローが示される。データの読み出し指示に応答して、読み出し対象メモリバンクで前記フラッシュリード処理を行ってリードデータをデータレジスタ５に転送し（Ｓ１１）、この後、データレジスタ上で出力時救済処理が行なわれる（Ｓ１２）。出力時救済処理の後、前記バッファリード処理が可能にされる（Ｓ１３）。データ出力時の救済処理（Ｓ１２）では、データレジスタ上において救済アドレスＹＦＡＤ＜１１：１＞で指定される救済領域ＲＤＲＧから救済データをＳＯＤＢ３５に読み出し（Ｓ１４）、そのデータをＳＯＤＢ３５からＳＩＤＢ３６に内部転送し（Ｓ１５）、ＳＩＤＢ３６が保有するデータを不良アドレスＹＡＤＲｎ＜１１：１＞で指定されるデータレジスタ上に書込む（Ｓ１６）。上記処理が４個の救済アドレスＹＦＡＤ０＜１１：１＞〜ＹＦＡＤ３＜１１：１＞に対して行なわれる。これにより、データレジスタ５＿ＬのメインエリアＭＤＲＧ＿Ｌにおいて不良アドレスＹＡＤＲ０＜１１：１＞〜ＹＡＤＲ３＜１１：１＞に応ずるデータが冗長エリアＲＤＲＧ＿Ｌの救済データによって書き換えられる。この状態でデータレジスタ５＿Ｌの記憶情報を外部に出力することにより、出力データは不良データが救済データに置き換えられ状態になっている。データレジスタ５＿Ｒ側が選択される場合も同様の処理が行なわれる
【００５０】
　
図１１及び図１２には前記出力時の救済処理のタイミングチャートの前半及び後半が示される。図１１の時刻ｔ２００までは冗長ヒューズコードＡＳ＜６，５＞がＡ０＜０，０＞とされ、ヒューズ回路からヒューズデータとして不良アドレスＹＡＤＲ０が出力され、この時の救済アドレスはＹＦＡＤ０とされる。時刻ｔ１００までの前半ではデータレジスタアドレスＡ＜１：１＞として救済アドレスＹＦＡＤ０が選択され、救済アドレスのデータＹＦＡＤ０ＤＡＴＡがＳＯＤＢ３５からＳＩＤＢ３６にラッチされる。時刻ｔ１００〜ｔ２００までの後半ではデータレジスタアドレスＡ＜１：１＞として不良アドレスＹＡＤＲ０が選択され、ＳＩＤＢ３６のデータＹＦＡＤ０ＤＡＴＡが不良アドレスＹＡＤＲ０に格納される。
　
２．ここにおいて、００２３段落の「《フラッシュメモリの全体的構成》　図１には半導体記憶装置としてフラッシュメモリが例示される。」という記載等から、引用例の図１には「フラッシュメモリ」が記載されていることが明らかである。
　また、００２６段落の「フラッシュメモリアレイ３はメインエリアＭＡＲＹと冗長エリアＲＡＲＹに分けられる。冗長エリアＲＡＲＹはメインエリアＭＡＲＹの不良アドレスの救済に用いられる。」という記載から、引用例の図１に記載されたフラッシュメモリ（以下「引用例のフラッシュメモリ」という。）においては、「メインエリアＭＡＲＹ」と、「メインエリアＭＡＲＹ」の不良アドレスの救済に用いられる「冗長エリアＲＡＲＹ」とから「フラッシュメモリアレイ３」が構成されていることも明らかである。
　
３．００２７段落の「データレジスタ５はスタティックメモリアレイを有し、スタティックメモリアレイはメインエリアＭＤＲＧと冗長エリアＲＤＲＧに分けられる。冗長エリアＲＤＲＧはメインエリアＭＤＲＧの不良アドレスのデータ格納に救済に用いられる。・・・前記エリアＭＤＲＧ＿Ｒ及びＲＤＲＧ＿Ｒと、前記エリアＭＤＲＧ＿Ｌ及びＲＤＲＧ＿Ｌとは夫々前記データ格納単位としての１ページ分の記憶容量を持つことになる。」という記載及び００２８段落の「前記フラッシュメモリアレイ３とデータレジスタ５はデータの入出力を行なう。・・・メモリアレイ３とデータレジスタ５＿Ｌ，５＿Ｒとの間で１ページ分のデータの転送が可能にされる。」という記載等から、引用例のフラッシュメモリは、「メインエリアＭＤＲＧ」及び「冗長エリアＲＤＲＧ」を有する「データレジスタ５」を備え、これら「メインエリアＭＤＲＧ」及び「冗長エリアＲＤＲＧ」には、各々「メインエリアＭＡＲＹ」及び「冗長エリアＲＡＲＹ」から転送されたデータが格納される構成となっていることが明らかである。
　
４．００４３段落の「図４にはデータレジスタ５＿Ｌの一例が示される。データレジスタ５＿ＬはＳＲＡＭによって構成され、ＭＤＲＧ＿Ｌ及びＲＤＲＧ＿Ｌはスタティック型メモリセルがマトリクス配置されたＳＲＡＭアレイ３１によって構成される。スタティック型メモリセルの選択端子はワード線ＷＬに、データ入出力端子はビット線ＢＬに接続される。ワード線はＸデコーダ（ＳＸＤＥＣ）３２で選択される。ビット線はＹデコーダ（ＳＹＤＥＣ）３３により１６ビット単位で選択されコモンデータ線ＣＢＬに導通される。コモンデータ線ＣＢＬには増幅回路（ＡＭＰ）３４が結合される。増幅回路３４はセンスアンプ及びライトアンプを有する。センスアンプはＳＲＡＭアレイ３１から読み出されたデータを増幅し、増幅されたデータはデータ出力バッファ（ＳＯＤＢ）３５から出力バスＯＢＵＳに供給される。入力バスＩＢＵＳに供給された書込みデータはデータ入力バッファ（ＳＩＤＢ）３６に入力され、入力された書込みデータにしたがって前記ライトアンプがコモンデータＣＢＬ線経由で書込み対象ビット線を駆動し、メモリセルに対するデータの書込みが行なわれる。入力バスＩＢＵＳと出力バスＯＢＵＳはＤＣＮＴ６＿Ｌに接続される。」という記載及び図４の記載から、引用例のフラッシュメモリにおける「データレジスタ５」には、読み出しデータが供給される「出力バスＯＢＵＳ」、及び書き込みデータが供給される「入力バスＩＢＵＳ」が結合されていることが明らかである。
　
５．００４４段落の「ヒューズ回路４１は不良アドレスを格納する不揮発性レジスタの一例であり、４個のヒューズセットを有し、最大４個の不良アドレスＹＡＤＲ０＜１１：１＞〜ＹＡＤＲ３＜１１：１＞を保持することが可能である。ヒューズ回路４１は電気ヒューズ、レーザヒューズ、フラッシュメモリセルヒューズの何れであってもよい。不良アドレスＹＡＤＲ０＜１１：１＞〜ＹＡＤＲ３＜１１：１＞はＹアドレスとされ、メモリバンクＢＮＫ０〜ＢＮＫ３の各々においてメモリアレイＭＡＲＹ＿Ｌ側に４アドレス、メモリアレイＭＡＲＹ＿Ｒ側に４アドレスの合計８個のＹアドレス救済が可能にされる。」という記載から、引用例のフラッシュメモリにおける「不揮発性レジスタ」である「ヒューズ回路４１」は、「メインエリアＭＡＲＹ」の「最大４個の不良アドレス」を格納するものであることが明らかである。
　
６．００４９段落の「データ出力時の救済処理（Ｓ１２）では、データレジスタ上において救済アドレスＹＦＡＤ＜１１：１＞で指定される救済領域ＲＤＲＧから救済データをＳＯＤＢ３５に読み出し（Ｓ１４）、そのデータをＳＯＤＢ３５からＳＩＤＢ３６に内部転送し（Ｓ１５）、ＳＩＤＢ３６が保有するデータを不良アドレスＹＡＤＲｎ＜１１：１＞で指定されるデータレジスタ上に書込む（Ｓ１６）。上記処理が４個の救済アドレスＹＦＡＤ０＜１１：１＞〜ＹＦＡＤ３＜１１：１＞に対して行なわれる。これにより、データレジスタ５＿ＬのメインエリアＭＤＲＧ＿Ｌにおいて不良アドレスＹＡＤＲ０＜１１：１＞〜ＹＡＤＲ３＜１１：１＞に応ずるデータが冗長エリアＲＤＲＧ＿Ｌの救済データによって書き換えられる。この状態でデータレジスタ５＿Ｌの記憶情報を外部に出力することにより、出力データは不良データが救済データに置き換えられ状態になっている。」という記載及び００５０段落の「図１１及び図１２には前記出力時の救済処理のタイミングチャートの前半及び後半が示される。図１１の時刻ｔ２００までは冗長ヒューズコードＡＳ＜６，５＞がＡ０＜０，０＞とされ、ヒューズ回路からヒューズデータとして不良アドレスＹＡＤＲ０が出力され、この時の救済アドレスはＹＦＡＤ０とされる。時刻ｔ１００までの前半ではデータレジスタアドレスＡ＜１：１＞として救済アドレスＹＦＡＤ０が選択され、救済アドレスのデータＹＦＡＤ０ＤＡＴＡがＳＯＤＢ３５からＳＩＤＢ３６にラッチされる。時刻ｔ１００〜ｔ２００までの後半ではデータレジスタアドレスＡ＜１：１＞として不良アドレスＹＡＤＲ０が選択され、ＳＩＤＢ３６のデータＹＦＡＤ０ＤＡＴＡが不良アドレスＹＡＤＲ０に格納される。」という記載から、引用例のフラッシュメモリは、「冗長エリアＲＤＲＧ」に格納されている「救済データ」を、「メインエリアＭＤＲＧ」における「ヒューズ回路４１」に記憶されている「不良アドレス」の位置に転送することにより、「メインエリアＭＤＲＧ」の「不良データ」を「救済データ」に置き換える構成となっていることが明らかである。
　
７．引用例のフラッシュメモリは、偶数アドレス及び奇数アドレスに対応して、同じ機能の手段が左右に分かれて二つ設けられる構成となっており、引用例においては、それらの各手段について、例えば「データコントロール回路６＿Ｒ，６＿Ｌ」というように、「Ｌ」及び「Ｒ」の添え字を付して記載されているが、以下においては、左右のものをまとめて「Ｌ」及び「Ｒ」の添え字なしで表す（例えば「データコントロール回路６」）こととする。
　また、引用例においては、「フラッシュメモリアレイ３」内の「メインエリアＭＡＲＹ」及び「冗長エリアＲＡＲＹ」、並びに「データレジスタ５」内の「メインエリアＭＤＲＧ」及び「冗長エリアＲＤＲＧ」に対して、共に「メインエリア」及び「冗長エリア」という語が用いられていて紛らわしいので、以下においては、「フラッシュメモリアレイ３」内の「メインエリアＭＡＲＹ」及び「冗長エリアＲＡＲＹ」を各々「メイン
メモリ
メモリ
レジスタ
レジスタ
　
８．以上を総合すると、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「フラッシュメモリにおいて、
　メインメモリエリアＭＡＲＹと、前記メインメモリエリアＭＡＲＹの不良アドレスの救済に用いられる冗長メモリエリアＲＡＲＹとから構成され、マトリクス配置された電気的に消去及び書込み可能な不揮発性メモリセルを有するフラッシュメモリアレイ３と、
　前記メインメモリエリアＭＡＲＹ及び前記冗長メモリエリアＲＡＲＹから転送されたデータを各々格納するメインレジスタエリアＭＤＲＧ及び冗長レジスタエリアＲＤＲＧを有するデータレジスタ５と、
　前記データレジスタ５へのデータの入出力を制御するデータコントロール回路６と、
　前記データレジスタ５に対するアドレス制御を行うＹアドレスコントロール回路７と、
　前記データレジスタ５に結合された、読み出しデータが供給される出力バスＯＢＵＳと、書き込みデータが供給される入力バスＩＢＵＳと、
　前記メインメモリエリアＭＡＲＹの最大４個の不良アドレスを格納する不揮発性レジスタであるヒューズ回路４１と、
　を備え、
　前記冗長レジスタエリアＲＤＲＧに格納されている救済データを、前記メインレジスタエリアＭＤＲＧにおける前記ヒューズ回路４１に記憶されている前記不良アドレスの位置に転送して、前記メインレジスタエリアＭＤＲＧの不良データを前記救済データに置き換える構成となっている、
　フラッシュメモリ。」
　
第４．本願発明と引用発明との対比
１．引用発明の「フラッシュメモリ」は、本願発明の「不揮発性メモリ」に相当する。
　また、引用発明の「メインメモリエリアＭＡＲＹ」、「冗長メモリエリアＲＡＲＹ」、「フラッシュメモリアレイ３」は、各々本願発明の「ユーザアレイ部分」、「冗長アレイ部分」、「メモリアレイ」に相当する。
　そして、引用発明の「フラッシュメモリアレイ３」は、「メインメモリエリアＭＡＲＹと、前記メインメモリエリアＭＡＲＹの不良アドレスの救済に用いられる冗長メモリエリアＲＡＲＹとから構成され」ているから、本願発明の「メモリアレイ」と同様に、「ユーザアレイ部分の中の欠陥位置が冗長アレイ部分の中の冗長位置により置換可能であるように前記ユーザアレイ部分と前記冗長アレイ部分とに分割された」ものであることが明らかである。
　さらに、引用発明の「不揮発性メモリセル」は、本願発明の「不揮発性記憶単位」に相当する。
　したがって、引用発明の「メインメモリエリアＭＡＲＹと、前記メインメモリエリアＭＡＲＹの不良アドレスの救済に用いられる冗長メモリエリアＲＡＲＹとから構成され、マトリクス配置された電気的に消去及び書込み可能な不揮発性メモリセルを有するフラッシュメモリアレイ３」は、本願発明の「ユーザアレイ部分の中の欠陥位置が冗長アレイ部分の中の冗長位置により置換可能であるように前記ユーザアレイ部分と前記冗長アレイ部分とに分割された不揮発性記憶単位のメモリアレイ」に相当する。
　
２．引用発明の「前記メインメモリエリアＭＡＲＹ及び前記冗長メモリエリアＲＡＲＹから転送されたデータ」は、本願発明の「前記ユーザアレイ部分と前記冗長アレイ部分との両方に関連付けられたデータ」に相当する。
　そして、引用発明の「転送されたデータを各々格納する」とは、「転送されたデータ」をラッチすることにほかならないから、引用発明の「前記メインメモリエリアＭＡＲＹ及び前記冗長メモリエリアＲＡＲＹから転送されたデータを各々格納するメインレジスタエリアＭＤＲＧ及び冗長レジスタエリアＲＤＲＧを有するデータレジスタ５」は、本願発明の「前記ユーザアレイ部分と前記冗長アレイ部分との両方に関連付けられたデータをラッチするためのデータラッチ」に相当する。
　また、引用発明の「前記メインメモリエリアＭＡＲＹ及び前記冗長メモリエリアＲＡＲＹから転送されたデータを各々格納するメインレジスタエリアＭＤＲＧ及び冗長レジスタエリアＲＤＲＧを有するデータレジスタ５」、「前記データレジスタ５へのデータの入出力を制御するデータコントロール回路６」及び「前記データレジスタ５に対するアドレス制御を行うＹアドレスコントロール回路７」が全体として「フラッシュメモリアレイ３」のアクセス回路として機能していることは明らかである。
　さらに、引用発明の「データレジスタ５」、「データコントロール回路６」及び「Ｙアドレスコントロール回路７」が、各バンクごとに設けられ、グループをなしていることも明らかである。
　したがって、引用発明の「前記メインメモリエリアＭＡＲＹ及び前記冗長メモリエリアＲＡＲＹから転送されたデータを各々格納するメインレジスタエリアＭＤＲＧ及び冗長レジスタエリアＲＤＲＧを有するデータレジスタ５と、　前記データレジスタ５へのデータの入出力を制御するデータコントロール回路６と、　前記データレジスタ５に対するアドレス制御を行うＹアドレスコントロール回路７と」は、本願発明の「前記ユーザアレイ部分と前記冗長アレイ部分との両方に関連付けられたデータをラッチするためのデータラッチのグループを含むアクセス回路のグループ」に相当する。
　
３．引用発明の「前記データレジスタ５に結合された、読み出しデータが供給される出力バスＯＢＵＳと、書き込みデータが供給される入力バスＩＢＵＳ」は、本願発明の「前記データラッチのグループに結合された、構成要素データアウトバスおよびデータインバス」に相当し、引用発明の「出力バスＯＢＵＳ」及び「入力バスＩＢＵＳ」を含めた「フラッシュメモリアレイ３」とのデータの伝送に用いるバス全体が、本願発明の「データバス」に相当する。
　したがって、本願発明と引用発明とは、「前記データラッチのグループに結合された、構成要素データアウトバスおよびデータインバスを有するデータバス」を備えている点で一致する。
　
４．引用発明の「前記メインメモリエリアＭＡＲＹの最大４個の不良アドレスを格納する不揮発性レジスタであるヒューズ回路４１」と本願発明の「前記ユーザアレイ部分の欠陥位置のリストを格納するための欠陥マップバッファ」とは、「『前記ユーザアレイ部分の欠陥位置のリストを格納するための欠陥マップ』記憶手段」である点で一致する。
　
５．引用発明は、「前記冗長レジスタエリアＲＤＲＧに格納されている救済データを、前記メインレジスタエリアＭＤＲＧにおける前記ヒューズ回路４１に記憶されている前記不良アドレスの位置に転送して、前記メインレジスタエリアＭＤＲＧの不良データを前記救済データに置き換える構成となっている」から、引用発明は、「前記冗長レジスタエリアＲＤＲＧ」と、「前記ヒューズ回路４１」において記録されている対応する欠陥メモリ位置の「メインレジスタエリアＭＤＲＧ」との間で、「救済データ」を転送するものであることが明らかである。
　そして、そのような転送を行うためには、それを実現する手段が不可欠であることは自明である。
　したがって、本願発明と引用発明とは、「『前記冗長アレイ部分のデータラッチと、前記欠陥マップ』記憶手段『において記録されている対応する欠陥メモリ位置のデータラッチとの間で冗長データを転送するための手段』」を備えている点で一致する。
　
６．したがって、本願発明と引用発明とは、
　
　「不揮発性メモリであって、
　ユーザアレイ部分の中の欠陥位置が冗長アレイ部分の中の冗長位置により置換可能であるように前記ユーザアレイ部分と前記冗長アレイ部分とに分割された不揮発性記憶単位のメモリアレイと、
　前記ユーザアレイ部分と前記冗長アレイ部分との両方に関連付けられたデータをラッチするためのデータラッチのグループを含むアクセス回路のグループと、
　前記データラッチのグループに結合された、構成要素データアウトバスおよびデータインバスを有するデータバスと、
　前記ユーザアレイ部分の欠陥位置のリストを格納するための欠陥マップ記憶手段と、
　前記冗長アレイ部分のデータラッチと、前記欠陥マップ記憶手段において記録されている対応する欠陥メモリ位置のデータラッチとの間で冗長データを転送するための手段と、
　を含む不揮発性メモリ。」
　
　である点で一致し、以下の点で相違する。
　
（相違点）
　本願発明は、「欠陥マップ記憶手段」としての「欠陥マップバッファ」を備え、「前記冗長アレイ部分のデータラッチと、前記欠陥マップ記憶手段において記録されている対応する欠陥メモリ位置のデータラッチとの間で冗長データを転送するための手段」における「前記欠陥マップ記憶手段」として当該「欠陥マップバッファ」を用いる構成となっているのに対して、引用発明は、「欠陥マップ記憶手段」が「ヒューズ回路４１」であってバッファを備えておらず、「前記冗長アレイ部分のデータラッチと、前記欠陥マップ記憶手段において記録されている対応する欠陥メモリ位置のデータラッチとの間で冗長データを転送するための手段」における「前記欠陥マップ記憶手段」として「ヒューズ回路４１」を用いており、バッファを用いる構成とはなっていない点。
　
第５．相違点についての当審の判断
１．一般に、冗長救済手段を備えた半導体記憶装置において、不良アドレスが記憶された不揮発性記憶装置の内容を、作業用の一時記憶手段（バッファ）に転送し、当該バッファの内容に基づいて救済動作を行うことにより、高速な動作を実現することは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例１及び２にも記載されているように、当業者における周知技術である。
　
ａ．周知例１：特開２０００−１４９５８６号公報
　上記周知例１には、図２とともに次の記載がある。
　「【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の救済技術に関し、特に組み立て後に検出された不良アドレスを救済アドレスに置き換える救済方式に好適な半導体記憶装置およびそれを用いた応用装置、ならびに半導体記憶装置の救済方法に適用して有効な技術に関する
　「【００２３】
図２において、救済回路７、８は、組み立て後に検出された不良アドレスを記憶する不良アドレス記憶回路２１と、入力されたアドレスと不良アドレス記憶回路２１に記憶されている不良アドレスとを比較して、一致しない場合には入力されたアドレスを選択し、一致した場合には入力されたアドレスに対応した救済アドレスを選択するアドレス比較選択回路２２と、アドレス比較選択回路２２の直前に接続され、不良アドレス記憶回路２１に記憶されている不良アドレスを入力されたアドレスと比較しやすい信号状態にラッチし、アドレス選択時間を遅延させないようにする不良アドレスラッチ回路２３
不良アドレス記憶回路２１は、たとえば電気的に書き替え可能なＥＥＰＲＯＭなどからなる
　「【００２９】（５）．
この際に、一度記憶された不良アドレスは、通常の書き込み・読み出し時に入力する入力アドレスと比較するアドレス比較選択回路２２の直前に、不良アドレスラッチ回路２３において入力アドレスと比較しやすい信号状態でラッチさせ、アドレス選択時間を遅延させないようにする。
　
　したがって、上記周知例１には、不良アドレスを救済アドレスに置き換える救済手段を備えた半導体記憶装置、すなわち冗長救済手段を備えた半導体記憶装置において、不良アドレスが記憶された電気的に書き替え可能なＥＥＰＲＯＭなどからなる不良アドレス記憶回路２１の内容を、バッファである不良アドレスラッチ回路２３に転送し、当該不良アドレスラッチ回路２３の内容に基づいて救済動作を行うことにより、高速な動作を実現することが記載されているものと認められる。
　
ｂ．周知例２：特開２００３−１７３６９４号公報
　上記周知例２には、図８とともに次の記載がある。
　「【００５１】
不揮発性メモリアレイ２１０のデータは、アクセスの高速性の目的で、一般的にチップの起動時またはＭＲＳコマンドで、ラッチ２４０に転送される
　「【００５４】図８の第１不良アドレス設定＆比較回路２０Ａの一連の動作を簡単に説明する。
（途中略）
【００５６】上記のように、不揮発性メモリアレイ２１０に不良アドレスがプログラムされることにより、救済工程が終了する。
【００５７】
次回から動作するときは、チップの起動時に不揮発性メモリアレイ２１０から不良アドレスがラッチ２４０に読み出され一時的に保存される。ＳＤＲＡＭ１０が実際に動作するときは、アドレス端子ａｄｒからメモリアレイ１１のアドレス（外部からアクセスされているアドレス）が入力されると、アドレス比較部２３１にて、その外部からアクセスされているアドレスと、ラッチ２４０に読み出されている不良アドレスとの比較が行われる
【００５８】
アドレス比較部２３１は、その比較の結果、両者が一致したときには、アドレスヒット信号がイネーブルになり、図８の制御回路１８に一致検出信号が供給される。制御回路１８からアドレスデコーダ１３または１４に対して予備メモリ行または予備メモリ列を選択させる切換信号（または置換アドレス）が出力される
　
　したがって、上記周知例２には、予備メモリ行または予備メモリ列を選択させる切り換え手段、すなわち冗長救済手段を備えたＳＤＲＡＭ１０において、不良アドレスが記憶された不揮発性メモリアレイ２１０の内容をバッファであるラッチ２４０に転送し、当該ラッチ２４０の内容に基づいて救済動作を行うことにより、高速な動作を実現することが記載されているものと認められる。
　
２．そして、動作の高速化は、半導体メモリの技術分野における不断の課題ともいえるものであるから、引用発明に接した当業者であれば、動作の高速化を図るため、上記周知技術を適用し、「ヒューズ回路４１」の記憶内容をバッファに転送し、当該バッファの内容に基づいて救済動作を行うようにすること、すなわち、本願発明のように、「欠陥マップ記憶手段」としての「欠陥マップバッファ」を備え、「前記冗長アレイ部分のデータラッチと、前記欠陥マップ記憶手段において記録されている対応する欠陥メモリ位置のデータラッチとの間で冗長データを転送するための手段」における「前記欠陥マップ記憶手段」として当該「欠陥マップバッファ」を用いる構成とすることは容易になし得たことである。
　したがって、本願発明と引用発明との相違点は当業者が容易になし得た範囲に含まれる程度のものである。
　よって、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
第６．むすび
　以上検討したとおり、本願の請求項３１に係る発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。