【事件の表示】
　特願２００４−５４１５３７「改善されたキャリア移動度を有するフィンＦＥＴとその形成方法」拒絶査定不服審判事件〔平成１６年　４月１５日国際公開、ＷＯ２００４／０３２２４６、平成１８年　１月１２日国内公表、特表２００６−５０１６７２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、２００３年９月１２日（パリ条約による優先権主張外国庁受理２００２年９月３０日、２００２年１２月３１日、アメリカ合衆国）を国際出願日とする出願であって、平成２２年９月１６日付けの拒絶理由通知に対して、平成２３年２月８日に意見書及び手続補正書が提出されたが、同年２月２５日付けで拒絶査定がなされた。
　これに対し、同年６月２９日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２４年２月２４日付けで審尋がなされ、同年５月３０日に回答書が提出された。
　
第２　平成２３年６月２９日に提出された手続補正書による補正についての却下の決定
［補正の却下の決定の結論］ 
　平成２３年６月２９日に提出された手続補正書による補正（以下「本件補正」という。）を却下する。 
 　 
［理由］ 
１　本件補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１〜１７を、補正後の特許請求の範囲の請求項１〜１７とするものであり、補正前後の請求項８は、それぞれ次のとおりである。
　
（補正前）
「【請求項８】
　誘電層を含む基板を有し、
　前記誘電層上に形成されたフィンＦＥＴ体を有し、前記フィンＦＥＴ体は、ソース領域、ドレイン領域、及びこれらソース領域とドレイン領域との間に延びる第１チャネル領域及び第２チャネル領域を有し、
　前記フィンＦＥＴ体の少なくとも前記第１チャネル領域及び前記第２チャネル領域の表面部に形成された歪みシリコン層を有し、
　前記第１チャネル領域及び前記第２チャネル領域の表面部に形成された前記歪みシリコンを覆うために少なくとも前記第１チャネル領域及び前記第２チャネル領域上に形成されたゲート絶縁層を有し、
　前記第１チャネル領域及び前記第２チャネル領域のサイドウォールと表面上部を囲み、前記ゲート絶縁層と前記歪みシリコン層によって前記第１チャネル領域及び前記第２チャネル領域から分離される第１導電ゲートを有する、
　シリコンオンインシュレータ（ＳＯＩ）ＭＯＳＦＥＴデバイス。」
　
（補正後）
「【請求項８】
　誘電層を含む基板を有し、
　前記誘電層上に形成されたフィンＦＥＴ体を有し、前記フィンＦＥＴ体は、ソース領域、ドレイン領域、及びこれらソース領域とドレイン領域との間に延びる第１チャネル領域及び第２チャネル領域を有し、
　前記フィンＦＥＴ体の前記第１チャネル領域の表面部及び前記第２チャネル領域の表面部に形成された歪みシリコン層を有し、前記第１チャネル領域の表面部は、前記第１チャネル領域のサイドウォールと前記第１チャネル領域の上部とを含み、前記第２チャネル領域の表面部は、前記第２チャネル領域のサイドウォールと前記第２チャネル領域の上部とを含み、
　前記第１チャネル領域の表面部及び前記第２チャネル領域の表面部に形成された前記歪みシリコン層を覆うように形成されたゲート絶縁層を有し、
　前記第１チャネル領域のサイドウォールと前記第１チャネル領域の上部及び前記第２チャネル領域のサイドウォールと前記第２チャネル領域の上部を囲み、前記ゲート絶縁層と前記歪みシリコン層によって前記第１チャネル領域及び前記第２チャネル領域から分離される第１導電ゲートを有する、
　シリコンオンインシュレータ（ＳＯＩ）ＭＯＳＦＥＴデバイス。」
　
２　本件補正についての検討
（１）補正事項の整理
　本件補正を整理すると次のとおりである。
［補正事項１］
　補正前の請求項１の「前記フィンＦＥＴ体の少なくとも前記第１チャネル領域及び前記第２チャネル領域の表面部に形成された歪みシリコン層を有し、前記表面部は、前記第１チャネル領域及び前記第２チャネル領域のサイドウォールと上部とを含み」を、「前記フィンＦＥＴ体の前記第１チャネル領域の表面部及び前記第２チャネル領域の表面部に形成された歪みシリコン層を有し、前記第１チャネル領域の表面部は、前記第１チャネル領域のサイドウォールと前記第１チャネル領域の上部とを含み、前記第２チャネル領域の表面部は、前記第２チャネル領域のサイドウォールと前記第２チャネル領域の上部とを含み」とし（以下「補正事項１−１」という。）、
　補正前の請求項１の「前記第１チャネル領域及び前記第２チャネル領域の表面部に形成された前記歪みシリコンを覆うために少なくとも前記第１チャネル領域及び前記第２チャネル領域上に形成されたゲート絶縁層」を、「前記第１チャネル領域の表面部及び前記第２チャネル領域の表面部に形成された前記歪みシリコンを覆うように形成されたゲート絶縁層」とし（以下「補正事項１−２」という。）、
　補正前の請求項１の「前記第１チャネル領域及び前記第２チャネル領域のサイドウォールと表面上部を囲み」を、「前記第１チャネル領域のサイドウォールと前記第１チャネル領域の上部及び前記第２チャネル領域のサイドウォールと前記第２チャネル領域の上部を囲み」とする（以下「補正事項１−３」という。）。
　
［補正事項２］
　補正前の請求項２の「前記第３チャネル領域及び前記第４チャネル領域の表面に形成された歪みシリコン層を含み、前記表面部は、前記第３チャネル領域及び前記第４チャネル領域のサイドウォールと表面上部を有し」を、「前記第３チャネル領域の表面部及び前記第４チャネル領域の表面部に形成された歪みシリコン層を含み、前記第３チャネル領域の表面部は、前記第３チャネル領域のサイドウォールと前記第３チャネル領域の上部とを有し、前記第４チャネル領域の表面部は、前記第４チャネル領域のサイドウォールと前記第４チャネル領域の上部とを有し」とし（以下「補正事項２−１」という。）、
　補正前の請求項２の「前記第３チャネル領域及び前記第４チャネル領域の表面部に形成された前記歪みシリコンを覆うために少なくとも前記第３チャネル領域及び前記第４チャネル領域上に形成されたゲート絶縁膜」を、「前記第３チャネル領域の表面部及び前記第４チャネル領域の表面部に形成された前記歪みシリコンを覆うように形成されたゲート絶縁膜」とし（以下「補正事項２−２」という。）、
　補正前の請求項２の「前記第３チャネル領域及び前記第４チャネル領域のサイドウォールと表面上部を囲み」を、「前記第３チャネル領域のサイドウォールと前記第３チャネル領域の上部及び前記第４チャネル領域のサイドウォールと前記第４チャネル領域の上部を囲み」とする（以下「補正事項２−３」という。）。
　
［補正事項３］
　補正前の請求項４の「少なくとも前記第１チャネル領域及び前記第２チャネル領域の表面上に歪みシリコン層を形成し、前記表面部は、前記第１チャネル領域及び前記第２チャネル領域のサイドウォールと上部を含み」を、「前記第１チャネル領域の表面部及び前記第２チャネル領域の表面部上に歪みシリコン層を形成し、前記第１チャネル領域の表面部は、前記第１チャネル領域のサイドウォールと前記第１チャネル領域の上部とを含み、前記第２チャネル領域の表面部は、前記第２チャネル領域のサイドウォールと前記第２チャネル領域の上部とを含み」とし（以下「補正事項３−１」という。）、
　補正前の請求項４の「前記第１チャネル領域及び前記第２チャネル領域上に成長した前記歪みシリコンを覆うために前記第１チャネル領域及び前記第２チャネル領域に成長した少なくとも前記歪みシリコン上にゲート絶縁層を形成し」を、「前記第１チャネル領域の表面部及び前記第２チャネル領域の表面部上に成長した前記歪みシリコンを覆うようにゲート絶縁層を形成し」とし（以下「補正事項３−２」という。）、
　補正前の請求項４の「前記第１チャネル領域及び前記第２チャネル領域の前記サイドウォールと上部を囲み」を、「前記第１チャネル領域のサイドウォールと前記第１チャネル領域の上部及び前記第２チャネル領域のサイドウォールと前記第２チャネル領域の上部を囲み」とする（以下「補正事項３−３」という。）。
　
［補正事項４］
　補正前の請求項５の「第２フィンＦＥＴ体の少なくとも前記第３チャネル領域及び前記第４チャネル領域の表面上に歪みシリコンを形成し、同時に前記第１フィンＦＥＴ体に歪み層を成長させ、前記表面部は、前記第３チャネル領域及び前記第４チャネル領域のサイドウォールと表面上部を含み」を、「第２フィンＦＥＴ体の前記第３チャネル領域の表面部及び前記第４チャネル領域の表面部上に歪みシリコンを形成し、同時に前記第１フィンＦＥＴ体に歪み層を成長させ、前記第３チャネル領域の表面部は、前記第３チャネル領域のサイドウォールと前記第３チャネル領域の上部とを含み、前記第４チャネル領域の表面部は、前記第４チャネル領域のサイドウォールと前記第４チャネル領域の上部とを含み」とし（以下「補正事項４−１」という。）、
　補正前の請求項５の「前記第３チャネル領域及び前記第４チャネル領域に成長した前記歪みシリコンを覆うために前記第２フィンＦＥＴ体の前記第３チャネル領域及び前記第４チャネル領域に成長した少なくとも前記歪みシリコン上にゲート絶縁層を形成し、同時に前記第１フィンＦＥＴ体上にゲート絶縁層を形成し」を、「前記第３チャネル領域の表面部及び前記第４チャネル領域の表面部に成長した前記歪みシリコンを覆うようにゲート絶縁層を形成し、同時に前記第１フィンＦＥＴ体上にゲート絶縁層を形成し」とし（以下「補正事項４−２」という。）、
　補正前の請求項５の「前記第３チャネル領域及び前記第４チャネル領域のサイドウォールと表面上部を囲み」を、「前記第３チャネル領域のサイドウォールと前記第３チャネル領域の上部及び前記第４チャネル領域のサイドウォールと前記第４チャネル領域の上部を囲み」とする（以下「補正事項４−３」という。）。
　
［補正事項５］
　補正前の請求項８の「前記フィンＦＥＴ体の少なくとも前記第１チャネル領域及び前記第２チャネル領域の表面部に形成された歪みシリコン層を有し」を、「前記フィンＦＥＴ体の前記第１チャネル領域の表面部及び前記第２チャネル領域の表面部に形成された歪みシリコン層を有し、前記第１チャネル領域の表面部は、前記第１チャネル領域のサイドウォールと前記第１チャネル領域の上部とを含み、前記第２チャネル領域の表面部は、前記第２チャネル領域のサイドウォールと前記第２チャネル領域の上部とを含み」とし（以下「補正事項５−１」という。）、
　補正前の請求項８の「前記第１チャネル領域及び前記第２チャネル領域の表面部に形成された前記歪みシリコンを覆うために少なくとも前記第１チャネル領域及び前記第２チャネル領域上に形成されたゲート絶縁層」を、「前記第１チャネル領域の表面部及び前記第２チャネル領域の表面部に形成された前記歪みシリコン層を覆うように形成されたゲート絶縁層」とし（以下「補正事項５−２」という。）、
　補正前の請求項８の「前記第１チャネル領域及び前記第２チャネル領域のサイドウォールと表面上部を囲み」を、「前記第１チャネル領域のサイドウォールと前記第１チャネル領域の上部及び前記第２チャネル領域のサイドウォールと前記第２チャネル領域の上部を囲み」とする（以下「補正事項５−３」という。）。
　
［補正事項６］
　補正前の請求項１３の「前記第３チャネル領域及び前記第４チャネル領域の表面に形成された歪みシリコン層を含み」を、「前記第３チャネル領域の表面部及び前記第４チャネル領域の表面部に形成された歪みシリコン層を含み、前記第３チャネル領域の表面部は、前記第３チャネル領域のサイドウォールと前記第３チャネル領域の上部とを含み、前記第４チャネル領域の表面部は、前記第４チャネル領域のサイドウォールと前記第４チャネル領域の上部とを含み」とし（以下「補正事項６−１」という。）、
　補正前の請求項１３の「前記第３チャネル領域及び前記第４チャネル領域の表面部に形成された前記歪みシリコンを覆うために少なくとも前記第３チャネル領域及び前記第４チャネル領域上に形成されたゲート絶縁膜」を、「前記第３チャネル領域の表面部及び前記第４チャネル領域の表面部に形成された前記歪みシリコンを覆うように形成されたゲート絶縁膜」とし（以下「補正事項６−２」という。）、
　補正前の請求項１３の「前記第３チャネル領域及び前記第４チャネル領域のサイドウォールと表面上部を囲み」を、「前記第３チャネル領域サイドウォールと前記第３チャネル領域の上部及び前記第４チャネル領域のサイドウォールと前記第４チャネル領域の上部を囲み」とする（以下「補正事項６−３」という。）。
　
（２）新規事項の追加の有無及び補正の目的の適否についての検討
　以下、補正事項１〜６について検討する。
ア　補正事項１について
　補正事項１−１により補正された事項は、本願の願書に最初に添付された明細書（以下「当初明細書」という。また、本願の願書に最初に添付された明細書、特許請求の範囲及び図面をまとめて「当初明細書等」という。）の段落【００１１】及び図３に記載されており、補正事項１−２及び１−３により補正された事項は、当初明細書等の段落【００１２】及び図３に記載されているから、補正事項１−１〜１−３は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たしている。
　
　補正事項１−１は、補正前の請求項１に係る発明の発明特定事項である「歪みシリコン層」について、「前記フィンＦＥＴ体の少なくとも前記第１チャネル領域及び前記第２チャネル領域の表面部に形成された歪みシリコン層」を「前記フィンＦＥＴ体の前記第１チャネル領域の表面部及び前記第２チャネル領域の表面部に形成された歪みシリコン層」として「歪みシリコン層」を限定するとともに、補正前の請求項１に係る発明の発明特定事項である「前記表面部は、前記第１チャネル領域及び前記第２チャネル領域のサイドウォールと上部とを含み」を、「前記第１チャネル領域の表面部は、前記第１チャネル領域のサイドウォールと前記第１チャネル領域の上部とを含み、前記第２チャネル領域の表面部は、前記第２チャネル領域のサイドウォールと前記第２チャネル領域の上部とを含み」として、明瞭でない記載を釈明する補正である。
　補正事項１−２は、補正前の請求項１に係る発明の発明特定事項である「ゲート絶縁層」について、限定するとともに明瞭でない記載を釈明する補正である。
　補正事項１−３は、補正前の請求項１に係る発明の発明特定事項である「第１導電ゲート」について、「前記第１チャネル領域及び前記第２チャネル領域のサイドウォールと表面上部を囲み」を、「前記第１チャネル領域のサイドウォールと前記第１チャネル領域の上部及び前記第２チャネル領域のサイドウォールと前記第２チャネル領域の上部を囲み」として明瞭でない記載を釈明する補正である。
　したがって、補正事項１は、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮及び第４号に掲げる明瞭でない記載の釈明を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　
イ　補正事項２について
　補正事項２により補正された事項は、当初明細書等の段落【００１０】〜【００１２】、【００２２】及び【００３０】並びに図３に記載されているから、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たしている。
　
　補正事項２−１は、補正前の請求項２に係る発明の発明特定事項である「前記第３チャネル領域及び前記第４チャネル領域」について、明瞭でない記載を釈明する補正であり、補正事項２−２は、補正前の請求項２に係る発明の発明特定事項である「ゲート絶縁膜」について限定するとともに明瞭でない記載を釈明する補正であり、補正事項２−３は、補正前の請求項２に係る発明の発明特定事項である「第２導電ゲート」について、明瞭でない記載を釈明する補正である。
　したがって、補正事項２は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮及び第４号に掲げる明瞭でない記載の釈明を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　
ウ　補正事項３について
　補正事項３は、補正事項１と同様に、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たしている。
　
　補正事項３−１〜３−３は、それぞれ補正事項１−１〜１−３と同様に、補正前の請求項４に係る発明の発明特定事項について、限定又は明瞭でない記載の釈明を目的とするものに該当するから、補正事項３は、特許法第１７条の２第４項に規定する要件を満たしている。
　
エ　補正事項４について
　補正事項４は、補正事項２と同様に、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たしている。
　
　補正事項４−１は、補正前の請求項５に係る発明の発明特定事項である「歪みシリコン」について限定するとともに、補正前の請求項５に係る発明の発明特定事項である「前記第３チャネル領域及び前記第４チャネル領域」について、明瞭でない記載を釈明する補正である。
　補正事項４−２及び４−３は、それぞれ補正事項２−２及び２−３と同様に、補正前の請求項５に係る発明の発明特定事項について、限定又は明瞭でない記載の釈明を目的とする補正である。
　したがって、補正事項４は、特許法第１７条の２第４項に規定する要件を満たしている。
　
オ　補正事項５について
　補正事項５は、補正事項１と同様に、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たしている。
　
　補正事項５−１〜５−３は、それぞれ補正事項１−１〜１−３と同様に、補正前の請求項８に係る発明の発明特定事項について、限定又は明瞭でない記載の釈明を目的とするものに該当するから、補正事項５は、特許法第１７条の２第４項に規定する要件を満たしている。
　
カ　補正事項６について
　補正事項６は、補正事項２と同様に、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たしている。
　
　補正事項６−１〜６−３は、それぞれ補正事項２−１〜２−３と同様に、補正前の請求項１３に係る発明の発明特定事項について、限定又は明瞭でない記載の釈明を目的とするものに該当するから、補正事項６は、特許法第１７条の２第４項に規定する要件を満たしている。
　
キ　まとめ
　以上のとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について、以下において検討する。 
　
（２）独立特許要件について
ア　本件補正後の発明 
　本件補正後の請求項８に係る発明（以下「補正発明」という。）は、上記「１　本件補正の内容」の「（補正後）」に記載したとおりである。
 
イ　先願明細書等の記載と先願発明
（ア）先願明細書等の記載
　原査定の拒絶の理由で引用された、本願の優先権主張の日前の他の特許出願であって、本願の優先権主張の日後に出願公開された特願２００２−４５５９７号（以下「先願」という。特開２００３−２４３６６７号公報参照。）の願書に最初に添付した明細書又は図面（以下先願の願書に最初に添付した明細書を「先願明細書」といい、先願の願書に最初に添付した明細書及び図面をまとめて「先願明細書等」という。）には、「半導体装置、半導体装置の製造方法、半導体基板の製造方法」（発明の名称）に関して、図１〜１２とともに以下の事項が記載されている（下線は当審で付加した。以下同じ。）。
　
ａ　「【０００１】
【発明の属する技術分野】本発明は、ＭＩＳ型電界効果型トランジスタを用いた半導体装置及びその製造方法、またそれに用いられる半導体基板の製造方法を提供するものである。」
　
ｂ　「【００２７】
【発明の実施の形態】（第１の実施形態）　図１は、本発明の一実施例を示すＭＩＳ型電界効果トランジスタの概略斜視図である。
【００２８】例えばＳｉ等の半導体基板１０上にシリコン酸化物等の絶縁層２０が形成され、絶縁層２０上に突起状にＳｉＧｅ層（第１の半導体層）３０が設けられている。前記ＳｉＧｅ層３０の側面及び上面には、ＳｉＧｅ層３０を覆うようにひずみＳｉ層（第２の半導体層）４０が形成されている。ひずみＳｉ層４０は、少なくともＳｉＧｅ層３０の側面に形成されていればよく、また図１に示すように側面及び上面に連続して形成されていても良い。またゲート電極８０がゲート絶縁層７０を介してひずみＳｉ層４０の側面及び上面を覆うように帯状に設けられている。ひずみＳｉ層４０のゲート絶縁層７０及びゲート電極８０に覆われていない部分は不純物を高濃度にドーピングし活性化したソース領域５０及びドレイン領域６０である。
ソース領域５０及びドレイン領域６０の間のゲートに覆われたひずみＳｉ層４０に絶縁層２０表面と平行方向に電流が流れるようチャネルが形成される
　
ｃ　「【００６１】…。
（第３の実施形態）本実施形態では、先にソース／ドレインの加工を施し、その後にゲート加工を行うものであり、かつ複数のフィンに対して１組のソース・ドレイン領域を有す
のフィンから構成される例について説明する。
【００６２】　図７〜図１０は本発明の一実施形態に係わるＭＩＳ型電界効果トランジスタのプロセスの一例を示す概略断面図である。以下、図７〜図１０を用いて、本発明の一実施形態に関わるＭＩＳ型電界効果トランジスタの製造方法について説明する。図７（ａ）、（ｂ）〜図１０（ａ）、（ｂ）の（イ）は基板上面から見た平面図、（ロ）は前記（イ）のＡ−Ａ´方向断面図、（ハ）は前記（イ）のＢ−Ｂ´方向断面図である。
【００６３】まず、第２の実施形態同様、図７（ａ）に示すように、
絶縁層３１上に
ＳｉＧｅ結晶層３２が積層されたＳＧＯＩ基板
【００６４】本実施形態では
絶縁層３１は
シリコン酸化物よりなり
【００６５】次にこのＳＧＯＩ基板に厚さ１０ｎｍのシリコン酸化物層３３をＣＶＤ法により堆積し、さらに厚さ１０ｎｍのシリコン窒化物層３４を積層した。続いて、ソース・ドレイン領域となる部分を残して前記シリコン窒化物層３４を取り除き、シリコン酸化物層３３を露出させた。さらに、フィン部となる部分を残してフィン周辺部のシリコン酸化物層３３を除去し、ＳｉＧｅ結晶層３２を露出させた。この構造を図７（ｂ）に示す。このときフィン部を覆うシリコン酸化物層３３の幅は２５０ｎｍとした。
【００６６】この後、図８（ａ）に示すようにドライエッチングによりフィン部周辺のＳｉＧｅ結晶層３２をエッチング除去し、フィン部の突起を形成した。これにより
ソース・ドレイン領域となるＳｉＧｅ結晶層３２´の間に２つのフィン部となるＳｉＧｅ結晶層３２´´が形成された
【００６７】　続いて、酸化温度１０００℃以上で熱酸化を施した。このときの状態を図８（ｂ）に示す。このとき、表面がシリコン窒化物層３４で覆われたソース・ドレイン領域となるＳｉＧｅ結晶層３２´は酸化されないが、シリコン窒化物３４層の無いフィン部となるＳｉＧｅ結晶層３２´´は酸化が進む。すなわちフィン部となるＳｉＧｅ結晶層３２´´はシリコン酸化物層３３で覆われた上部と、シリコン酸化物層３３の無い側面から酸化が進む。この熱酸化によりフィン部となるＳｉＧｅ結晶層３２´´のおよそ１００ｎｍの厚さが酸化する。その結果、フィン部となるＳｉＧｅ結晶層３２´´は高さ１００ｎｍ、幅３０ｎｍとなる。ここでフィン部となるＳｉＧｅ層３２´´の上面には薄いシリコン酸化物酸化層３３が形成されていたため、側面の酸化の速度が、酸化開始時にわずかに速い。
【００６８】次に図９（ａ）に示すように、ソース・ドレイン領域となるシリコン窒化物層３４を除去した後に、シリコン酸化物層３３ごしに基板に燐のイオンをイオン注入した。このときソース・ドレイン領域となるＳｉＧｅ結晶層３２´にはイオンは注入されるが、フィン部となるＳｉＧｅ層３２´´には熱酸化で厚膜化した厚いシリコン酸化物層３３で覆われているため、イオンは注入されない。
【００６９】その後、図９（ｂ）に示すようにソース・ドレイン領域表面、フィン部のシリコン酸化層３３を除去し、ＳｉＧｅ結晶層３２´、３２´´表面を露出させたのち、
選択成長によりこのＳｉＧｅ結晶層３２´、３２´´面上にのみ厚さ１０ｎｍの第２の半導体層であるひずみＳｉ層３５を成長
ひずみＳｉ層３５の表面を
熱酸化し、シリコン酸化物からなるゲート絶縁層３６を形成
【００７０】続いて図１０（ａ）に示すように
フィン部の隙間を埋め込むようにゲート電極として多結晶シリコン層３７を
堆積
【００７１】最後に図１０（ｂ）に示すように
ゲートの幅で多結晶シリコン層３７を残して周囲を除去し
電極を形成
　
（イ）先願発明
　以上、図７〜１０を参酌してまとめると、先願明細書等には、以下の発明（以下「先願発明」という。）が記載されているといえる。
「シリコン酸化物よりなる絶縁層３１を含むＳＧＯＩ基板を有し、
　絶縁層３１上に積層された、ＳｉＧｅ結晶層３２´からなるソース・ドレイン領域と、当該ソース・ドレイン領域の間に形成されたＳｉＧｅ結晶層３２´´からなる２つのフィン部とを有し、
　ＳｉＧｅ結晶層３２´、３２´´面上に選択成長されたひずみＳｉ層３５を有し、
　ひずみＳｉ層３５の表面を熱酸化して形成されたシリコン酸化物からなるゲート絶縁層３６を有し、
　フィン部の隙間を埋め込むように堆積した多結晶シリコン層３７を、ゲートの幅で残して周囲を除去して形成されたゲート電極を有する、
　ＳＧＯＩ基板上のＭＩＳ型電界効果トランジスタ。」
　
ウ　対比・判断
　補正発明と先願発明とを対比する。
（ア）先願発明の「シリコン酸化物よりなる絶縁層３１」は誘電層であるから、先願発明の「シリコン酸化物よりなる絶縁層３１を含むＳＧＯＩ基板」は、補正発明の「誘電層を含む基板」に相当する。
　
　本願の明細書には、段落【０００８】には、「本発明の一実施形態に従うと、ＳＯＩＭＯＳＦＥＴデバイスは、誘電層を含む基板を含む。」、段落【０００９】には、「本発明のもう１つの実施形態によると、ＳＯＩＭＯＳＦＥＴデバイスは、誘電層を覆う半導体層を含むＳＯＩ基板を最初に与えることによって形成される。」と記載されており、先願発明の「ＭＩＳ型電界効果トランジスタ」は、「シリコン酸化物よりなる絶縁層３１を含むＳＧＯＩ基板」を有する「ＳＧＯＩ基板上のＭＩＳ型電界効果トランジスタ」、すなわち、「誘電層を含む基板を含む」「ＭＩＳ型電界効果トランジスタ」といえるから、補正発明の「シリコンオンインシュレータ（ＳＯＩ）ＭＯＳＦＥＴデバイス」と先願発明の「ＳＧＯＩ基板上のＭＩＳ型電界効果トランジスタ」とは「ＳＯＩＭＩＳ型電界効果トランジスタ」である点で一致する。
　先願発明の「ＭＩＳ型電界効果トランジスタ」は、「シリコン酸化物からなるゲート絶縁層」を有するから、ＭＯＳＦＥＴデバイスであるといえる。
　したがって、先願発明の「ＳＧＯＩ基板上のＭＩＳ型電界効果トランジスタ」は、補正発明の「シリコンオンインシュレータ（ＳＯＩ）ＭＯＳＦＥＴデバイス」に相当するといえる。
　
（イ）先願発明の「ＳｉＧｅ結晶層３２´からなるソース・ドレイン領域」は、補正発明の「ソース領域、ドレイン領域」に相当し、且つ、先願発明では、「２つのフィン部」は「当該ソース・ドレイン領域の間に形成された」ものであるから、先願発明の「ＳｉＧｅ結晶層３２´´からなる２つのフィン部」は、補正発明の「第１チャネル領域及び第２チャネル領域」に相当するといえる。
　したがって、先願明細書等の図７（ａ）、（ｂ）、図８（ａ）及び図１０（ｂ）（ロ）も勘案すると、先願発明は、「ソース領域とドレイン領域との間に延びる第１チャネル領域及び第２チャネル領域」を有するものであるといえる。
　
　更に、先願明細書等の図８（ａ）も勘案すると、先願発明の「ＳｉＧｅ結晶層３２´からなるソース・ドレイン領域と、当該ＳｉＧｅ結晶層３２´の間に形成されたＳｉＧｅ結晶層３２´´からなる２つのフィン部」は、補正発明の「フィンＦＥＴ体」に相当するといえる。
　以上のことから、補正発明と先願発明とは、「前記誘電層上に形成されたフィンＦＥＴ体を有し、前記フィンＦＥＴ体は、ソース領域、ドレイン領域、及びこれらソース領域とドレイン領域との間に延びる第１チャネル領域及び第２チャネル領域」を有する点で一致する。
　
（ウ）先願発明の「ひずみＳｉ層３５」は補正発明の「歪みシリコン層」に相当するから、先願明細書等の図１０（ｂ）（ロ）も勘案すると、補正発明と先願発明とは、「前記フィンＦＥＴ体の前記第１チャネル領域の表面部及び前記第２チャネル領域の表面部に形成された歪みシリコン層」を有する点で一致する。
　また、先願明細書等の図１０（ｂ）（ロ）を参照すると、２つのＳｉＧｅ結晶層３２´´の表面部は、それぞれサイドウォールと上部とを含むといえるから、補正発明と先願発明とは、「前記第１チャネル領域の表面部は、前記第１チャネル領域のサイドウォールと前記第１チャネル領域の上部とを含み、前記第２チャネル領域の表面部は、前記第２チャネル領域のサイドウォールと前記第２チャネル領域の上部」を含む点で一致する。
　
（エ）先願発明は、「ひずみＳｉ層３５の表面を熱酸化して形成されたシリコン酸化物からなるゲート絶縁層３６」を有するものであるから、先願明細書等の図１０（ｂ）（ロ）も勘案すると、補正発明と先願発明とは、「前記第１チャネル領域の表面部及び前記第２チャネル領域の表面部に形成された前記歪みシリコン層を覆うように形成されたゲート絶縁層」を有する点で一致する。
　
（オ）先願発明の「ゲート電極」は、補正発明の「第１導電ゲート」に相当する。
　先願明細書等の上記摘記事項ｃの図９（ｂ）〜１０（ｂ）の説明箇所及び図１０（ｂ）（ロ）を参照すると、先願発明の「ゲート電極」は、２つのＳｉＧｅ結晶層３２´´それぞれのサイドウォールと上部を囲み、ゲート絶縁層３６とひずみＳｉ層３５によってそれぞれのＳｉＧｅ結晶層３２´´から分離されるものであることが明らかである。
　したがって、補正発明と先願発明とは、「前記第１チャネル領域のサイドウォールと前記第１チャネル領域の上部及び前記第２チャネル領域のサイドウォールと前記第２チャネル領域の上部を囲み、前記ゲート絶縁層と前記歪みシリコン層によって前記第１チャネル領域及び前記第２チャネル領域から分離される第１導電ゲートを有する」点で一致する。
　
（オ）そうすると、補正発明と先願発明とは、
「誘電層を含む基板を有し、
　前記誘電層上に形成されたフィンＦＥＴ体を有し、前記フィンＦＥＴ体は、ソース領域、ドレイン領域、及びこれらソース領域とドレイン領域との間に延びる第１チャネル領域及び第２チャネル領域を有し、
　前記フィンＦＥＴ体の前記第１チャネル領域の表面部及び前記第２チャネル領域の表面部に形成された歪みシリコン層を有し、前記第１チャネル領域の表面部は、前記第１チャネル領域のサイドウォールと前記第１チャネル領域の上部とを含み、前記第２チャネル領域の表面部は、前記第２チャネル領域のサイドウォールと前記第２チャネル領域の上部とを含み、
　前記第１チャネル領域の表面部及び前記第２チャネル領域の表面部に形成された前記歪みシリコン層を覆うように形成されたゲート絶縁層を有し、
　前記第１チャネル領域のサイドウォールと前記第１チャネル領域の上部及び前記第２チャネル領域のサイドウォールと前記第２チャネル領域の上部を囲み、前記ゲート絶縁層と前記歪みシリコン層によって前記第１チャネル領域及び前記第２チャネル領域から分離される第１導電ゲートを有する、
　シリコンオンインシュレータ（ＳＯＩ）ＭＯＳＦＥＴデバイス。」
で一致し、相違点はない。
　よって、補正発明は、先願発明と同一である。
　
エ　独立特許要件についてのまとめ
　以上のとおり、補正発明は、先願明細書等に記載された発明と同一である。
　そして、補正発明の発明者が先願に係る発明の発明者と同一の者ではなく、また、本願の出願の時に、その出願人が先願の出願人と同一の者でもないから、補正発明は、特許法第２９条の２の規定により特許出願の際独立して特許を受けることができない。
　
　本件補正は、補正後の特許請求の範囲の請求項８に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
３　補正の却下の決定についてのむすび　 
　以上のとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１〜１７に係る発明は、平成２３年２月８日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１７に記載されている事項により特定されるものであり、その請求項８に係る発明（以下「本願発明」という。）は、その請求項８に記載されている事項により特定されるとおりのものである。
　
２　先願明細書の記載と先願発明
　原査定の拒絶の理由で引用された、本願の優先権主張の日前の他の特許出願であって、本願の優先権主張の日後に出願公開された特願２００２−４５５９７号（先願）には、「半導体装置、半導体装置の製造方法、半導体基板の製造方法」（発明の名称）に関して、図１〜１２とともに上記「第２　２（２）イ（ア）先願明細書等の記載」に記載した事項が記載されており、先願明細書等には上記「第２　２（２）イ（イ）先願発明」に記載したとおりの先願発明が記載されている。 
  
３　対比・判断
　本願発明は、上記「第２　２　本件補正についての検討」で検討した補正発明における限定事項を省いたものである。
　そうすると、上記「第２　２　本件補正についての検討」において検討したとおり、補正発明は、先願明細書等に記載された発明（先願発明）と同一であるから、本願発明も当然に、先願明細書等に記載された発明（先願発明）と同一である。
　
　そして、本願発明の発明者が先願に係る発明の発明者と同一の者ではなく、また、本願の出願の時に、その出願人が先願の出願人と同一の者でもないから、本願発明は、特許法第２９条の２の規定により特許を受けることができない。
  
第４　むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。