【事件の表示】
　特願２００４−５０２３６０「高電圧スイッチング素子を構成するマイクロエレクトロニクス素子構造およびそれを形成するための方法」拒絶査定不服審判事件〔平成１５年１１月１３日国際公開，ＷＯ０３／９４２４０，平成１７年１０月　６日国内公表，特表２００５−５３０３３４〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本件は，平成１５年４月３０日（パリ条約による優先権主張外国庁受理２００２年４月３０日，米国）を国際出願日とする出願であって，平成２１年１０月１３日付けで拒絶理由が通知され，平成２２年２月１９日に手続補正がされたが，平成２３年２月１７日付けで拒絶査定がされ，これに対し，同年６月１６日に審判請求がされるとともに，同日に手続補正がされ，その後，平成２４年２月１６日付けで審尋がされ，同年５月１４日に回答書が提出されたものである。
　
第２　補正却下の決定
　
［補正却下の決定の結論］
　平成２３年６月１６日にされた手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１．　本件補正の内容
　本件補正は，特許請求の範囲及び明細書を補正するものであり，特許請求の範囲については補正の前後で以下のとおりである。
　
〈補正前〉
「　【請求項１】
　（ａ）　５×１０6／ｃｍ2以下の転位欠陥密度によって特徴付けられた上面を持つ第１の伝導性ＧａＮベース層と，
　（ｂ）　上記第１の伝導性ＧａＮベース層の上面の上方に形成され，１×１０16／ｃｍ3以下のドーパント濃度で１０μｍを超える厚さを持つ第２のＧａＮ層と，
　（ｃ）　上記第１の伝導性ＧａＮベース層の上方の，上記第１の伝導性ＧａＮベース層と金属対半導体接合を形成する少なくとも一つの金属コンタクトと
を備えたマイクロエレクトロニクス素子構造。
　　【請求項２】
　請求項１のマイクロエレクトロニクス素子構造において，
　上記第１の伝導性ＧａＮベース層が自立のＧａＮ構造を備えているマイクロエレクトロニクス素子構造。
　　【請求項３】
　（ａ）　自立のＧａＮ構造および５×１０6／ｃｍ2以下の転位欠陥密度によって特徴付けられた上面を持つ第１の伝導性ＧａＮベース層と，
　（ｂ）　上記第１の伝導性ＧａＮベース層の上面の上方に形成され，１×１０16／ｃｍ3以下のドーパント濃度で１０μｍを超える厚さを持つ第２のＧａＮ層と，
　（ｃ）　上記第１の伝導性ＧａＮベース層の上方の，上記第１の伝導性ＧａＮベース層と金属対半導体接合を形成する少なくとも一つの金属コンタクトと
を備えたマイクロエレクトロニクス素子構造を製造する方法であって，
　上記自立のＧａＮ構造を，
　（１）　異種基板上に第１の伝導性ＧａＮ層を成長させる工程，
　（２）　上記異種基板から，上記自立のＧａＮ構造を形成するように上記第１のＧａＮ層を取り除く工程を含むことによって形成する方法。
　　【請求項４】
　請求項３の方法において，
　上記第１の伝導性ＧａＮ層が上記異種基板上にハイドライド気相エピタキシ法によって形成され，
　上記第１の伝導性ＧａＮ層が，そのＧａＮ層上に上記第２のＧａＮ層を形成する前に上記異種基板から分離によって取り除かれ，さらに，
　上記第２のＧａＮ層が上記第１の伝導性ＧａＮ層上にハイドライド気相エピタキシ法または有機金属気相エピタキシ法によって形成される方法。
　　【請求項５】
　請求項３の方法において，
　上記第１の伝導性ＧａＮ層が上記異種基板上にハイドライド気相エピタキシ法によって形成され，
　上記第１の伝導性ＧａＮ層が，そのＧａＮ層上に上記第１の伝導性ＧａＮ層を形成した後に上記異種基板から分離によって取り除かれ，さらに，
　上記第２のＧａＮ層が上記第１の伝導性ＧａＮ層上にハイドライド気相エピタキシ法によって形成される方法。
　　【請求項６】
　請求項１または２のマイクロエレクトロニクス素子構造において，
　上記第１の伝導性ＧａＮベース層が厚さで５０μｍを超えているマイクロエレクトロニクス素子構造。
　　【請求項７】
　請求項２のマイクロエレクトロニクス素子構造において，
　上記第１の層の上方の上記少なくとも一つの金属コンタクトが上記第１の伝導性ＧａＮベース層とオーミックコンタクトを形成し，
　さらに，上記第２のＧａＮ層とショットキーコンタクトを形成する追加の金属コンタクトを備えたマイクロエレクトロニクス素子構造。
　　【請求項８】
　請求項１のマイクロエレクトロニクス素子構造において，
　２０００Ｖよりも大きい降伏電圧を持っているマイクロエレクトロニクス素子構造。
　　【請求項９】
　請求項１のマイクロエレクトロニクス素子構造において，
　さらに，サファイア基板を備え，
　上記サファイア基板と上記第１の伝導性ＧａＮベース層がＧａＮ／サファイア・ベース構造を形成しているマイクロエレクトロニクス素子構造。
　　【請求項１０】
　請求項１のマイクロエレクトロニクス素子構造において，
　上記第２のＧａＮ層がゲルマニウムでドープされているマイクロエレクトロニクス素子構造。
　　【請求項１１】
　請求項１のマイクロエレクトロニクス素子構造において，
　上記第１の伝導性ＧａＮベース層の上面がアンドープであり，上記第２のＧａＮ層と上記第１の伝導性ＧａＮベース層のアンドープの上面との界面でドーパントまたは伝導性が除去されているマイクロエレクトロニクス素子構造。
　　【請求項１２】
　（ａ）　５×１０6／ｃｍ2以下の転位欠陥密度によって特徴付けられた上面を持つｎ型伝導性の第１のＧａＮ層と，
　（ｂ）　上記第１のＧａＮ層の上方に形成され，１×１０15／ｃｍ3以下のドーパント濃度で１０μｍを超える厚さを持つ第２のＧａＮ層と，
　（ｃ）　上記第２のＧａＮ層の上方に形成されたｐ型伝導性の第３のＧａＮ層と，
　（ｄ）　上記第３のＧａＮ層の上方の少なくとも一つの金属コンタクトとを備えたマイクロエレクトロニクス素子構造を製造する方法であって，
　（１）　異種基板の上方に上記ｎ型伝導性の第１のＧａＮ層を成長させる工程，
　（２）　上記ｎ型伝導性の第１のＧａＮ層の上方に上記第２のＧａＮ層を形成する工程，
　（３）　上記第２のＧａＮ層が上記第１のＧａＮ層の上方に形成された後，上記ｎ型伝導性の第１のＧａＮ層から，自立のＧａＮ構造を形成するように上記異種基板を取り除く工程
を含む方法。
　　【請求項１３】
　請求項１２の方法において，
　上記ｎ型伝導性の第１のＧａＮ層が上記異種基板上にハイドライド気相エピタキシ法によって形成され，
　上記第２のＧａＮ層が上記自立のＧａＮ構造の上方にハイドライド気相エピタキシ法によって形成される方法。
　　【請求項１４】
　請求項１２または１３の方法において，
　上記ｎ型伝導性の第１のＧａＮ層が厚さで５０μｍを超え，また，
　上記ｐ型伝導性の第３のＧａＮ層が厚さで０．２５μｍを超える方法。
　　【請求項１５】
　請求項１２から１４までのいずれか一つの方法において，
　上記第３のＧａＮ層の上に重なる上記少なくとも一つの金属コンタクトが上記ｐ型伝導性の第３のＧａＮ層と少なくとも第１のオーミックコンタクトを形成し，
　上記マイクロエレクトロニクス素子構造が，さらに，上記ｎ型伝導性の第１のＧａＮ層と第２のオーミックコンタクトを形成する追加の金属コンタクトを備える方法。
　　【請求項１６】
　請求項１２から１５までのいずれか一つの方法において，
　上記第２のＧａＮ層がゲルマニウムでドープされる方法。
　　【請求項１７】
　請求項１２から１６までのいずれか一つの方法において，
　上記ｎ型伝導性の第１のＧａＮ層の上面がアンドープであり，
　上記第２のＧａＮ層は，その第１のＧａＮ層上に続いて，上記第２のＧａＮ層と上記ｎ型伝導性の第１のＧａＮ層のアンドープの上面との界面でドーパントまたは伝導性を除去することによって，均一に成長される方法。
　　【請求項１８】
　請求項１のマイクロエレクトロニクス素子構造において，
　メサ型ショットキーダイオードとプレーナ型ショットキーダイオードとからなる群から選択されたショットキーダイオードを備えるマイクロエレクトロニクス素子構造。」
　
〈補正後〉
「　【請求項１】
　（ａ）　５×１０6／ｃｍ2以下の転位欠陥密度によって特徴付けられた上面を持つ第１の伝導性ＧａＮベース層と，
　（ｂ）　上記第１の伝導性ＧａＮベース層の上面の上方に形成され，１×１０16／ｃｍ3以下のドーパント濃度で１０μｍを超える厚さを持つ第２のＧａＮ層と，
　（ｃ）　上記第１の伝導性ＧａＮベース層の上記上面の上方の，上記第１の伝導性ＧａＮベース層と金属対半導体接合を形成する少なくとも一つの金属コンタクトと
を備えたマイクロエレクトロニクス素子構造。
　　【請求項２】
　請求項１のマイクロエレクトロニクス素子構造において，
　上記第１の伝導性ＧａＮベース層が自立のＧａＮ構造を備えているマイクロエレクトロニクス素子構造。
　　【請求項３】
　（ａ）　自立のＧａＮ構造および５×１０6／ｃｍ2以下の転位欠陥密度によって特徴付けられた上面を持つ第１の伝導性ＧａＮベース層と，
　（ｂ）　上記第１の伝導性ＧａＮベース層の上面の上方に形成され，１×１０16／ｃｍ3以下のドーパント濃度で１０μｍを超える厚さを持つ第２のＧａＮ層と，
　（ｃ）　上記第１の伝導性ＧａＮベース層の上記上面の上方の，上記第１の伝導性ＧａＮベース層と金属対半導体接合を形成する少なくとも一つの金属コンタクトとを備えたマイクロエレクトロニクス素子構造を製造する方法であって，
　上記自立のＧａＮ構造を，
　（１）　異種基板上に第１の伝導性ＧａＮ層を成長させる工程，
　（２）　上記異種基板から，上記自立のＧａＮ構造を形成するように上記第１の伝導性ＧａＮ層を取り除く工程
を含むことによって形成する方法。
　　【請求項４】
　請求項３の方法において，
　上記第１の伝導性ＧａＮ層が上記異種基板上にハイドライド気相エピタキシ法によって形成され，
　上記第１の伝導性ＧａＮ層が，そのＧａＮ層上に上記第２のＧａＮ層を形成する前に上記異種基板から分離によって取り除かれ，さらに，
　上記第２のＧａＮ層が上記第１の伝導性ＧａＮ層上にハイドライド気相エピタキシ法または有機金属気相エピタキシ法によって形成される方法。
　　【請求項５】
　請求項３の方法において，
　上記第１の伝導性ＧａＮ層が上記異種基板上にハイドライド気相エピタキシ法によって形成され，
　上記第１の伝導性ＧａＮ層が，その異種基板上に上記第１の伝導性ＧａＮ層を形成した後に上記異種基板から分離によって取り除かれ，さらに，
　上記第２のＧａＮ層が上記第１の伝導性ＧａＮ層上にハイドライド気相エピタキシ法によって形成される方法。
　　【請求項６】
　請求項１または２のマイクロエレクトロニクス素子構造において，
　上記第１の伝導性ＧａＮベース層が厚さで５０μｍを超えているマイクロエレクトロニクス素子構造。
　　【請求項７】
　請求項２のマイクロエレクトロニクス素子構造において，
　上記第１の伝導性ＧａＮベース層の上記上面の上方の上記少なくとも一つの金属コンタクトが上記第１の伝導性ＧａＮベース層とオーミックコンタクトを形成し，
　さらに，上記第２のＧａＮ層とショットキーコンタクトを形成する追加の金属コンタクトを備えたマイクロエレクトロニクス素子構造。
　　【請求項８】
　請求項１のマイクロエレクトロニクス素子構造において，
　２０００Ｖよりも大きい降伏電圧を持っているマイクロエレクトロニクス素子構造。
　　【請求項９】
　請求項１のマイクロエレクトロニクス素子構造において，
　さらに，サファイア基板を備え，
　上記サファイア基板と上記第１の伝導性ＧａＮベース層がＧａＮ／サファイア・ベース構造を形成しているマイクロエレクトロニクス素子構造。
　　【請求項１０】
　請求項１のマイクロエレクトロニクス素子構造において，
　上記第２のＧａＮ層がゲルマニウムでドープされているマイクロエレクトロニクス素子構造。
　　【請求項１１】
　請求項１のマイクロエレクトロニクス素子構造において，
　上記第１の伝導性ＧａＮベース層の上面がアンドープであり，上記第２のＧａＮ層と上記第１の伝導性ＧａＮベース層のアンドープの上面との界面でドーパントまたは伝導性が除去されているマイクロエレクトロニクス素子構造。
　　【請求項１２】
　（ａ）　５×１０6／ｃｍ2以下の転位欠陥密度によって特徴付けられた上面を持つｎ型伝導性の第１のＧａＮ層と，
　（ｂ）　上記第１のＧａＮ層の上方に形成され，１×１０15／ｃｍ3以下のドーパント濃度で１０μｍを超える厚さを持つ第２のＧａＮ層と，
　（ｃ）　上記第２のＧａＮ層の上方に形成されたｐ型伝導性の第３のＧａＮ層と，
　（ｄ）　上記第３のＧａＮ層の上方の少なくとも一つの金属コンタクトとを備えたマイクロエレクトロニクス素子構造を製造する方法であって，
　（１）　異種基板の上方に上記ｎ型伝導性の第１のＧａＮ層を成長させる工程，
　（２）　上記ｎ型伝導性の第１のＧａＮ層の上方に上記第２のＧａＮ層を形成する工程，
　（３）　上記第２のＧａＮ層が上記第１のＧａＮ層の上方に形成された後，上記ｎ型伝導性の第１のＧａＮ層から，自立のＧａＮ構造を形成するように上記異種基板を取り除く工程
を含む方法。
　　【請求項１３】
　請求項１２の方法において，
　上記ｎ型伝導性の第１のＧａＮ層が上記異種基板上にハイドライド気相エピタキシ法によって形成され，
　上記第２のＧａＮ層が上記自立のＧａＮ構造の上方にハイドライド気相エピタキシ法によって形成される方法。
　　【請求項１４】
　請求項１２または１３の方法において，
　上記ｎ型伝導性の第１のＧａＮ層が厚さで５０μｍを超え，また，
　上記ｐ型伝導性の第３のＧａＮ層が厚さで０．２５μｍを超える方法。
　　【請求項１５】
　請求項１２から１４までのいずれか一つの方法において，
　上記第３のＧａＮ層の上に重なる上記少なくとも一つの金属コンタクトが上記ｐ型伝導性の第３のＧａＮ層と少なくとも第１のオーミックコンタクトを形成し，
　上記マイクロエレクトロニクス素子構造が，さらに，上記ｎ型伝導性の第１のＧａＮ層と第２のオーミックコンタクトを形成する追加の金属コンタクトを備える方法。
　　【請求項１６】
　請求項１２から１５までのいずれか一つの方法において，
　上記第２のＧａＮ層がゲルマニウムでドープされる方法。
　　【請求項１７】
　請求項１２から１６までのいずれか一つの方法において，
　上記ｎ型伝導性の第１のＧａＮ層の上面がアンドープであり，
　上記第２のＧａＮ層は，その第１のＧａＮ層上に続いて，上記第２のＧａＮ層と上記ｎ型伝導性の第１のＧａＮ層のアンドープの上面との界面でドーパントまたは伝導性を除去することによって，均一に成長される方法。
　　【請求項１８】
　請求項１のマイクロエレクトロニクス素子構造において，
　メサ型ショットキーダイオードとプレーナ型ショットキーダイオードとからなる群から選択されたショットキーダイオードを備えるマイクロエレクトロニクス素子構造。」
　
２．補正内容の整理
　本件補正の内容を整理すると以下のとおりとなる。
　
〈補正事項１〉
　補正前の請求項１及び３における「第１の伝導性ＧａＮベース層の上方の，上記第１の伝導性ＧａＮベース層と金属対半導体接合を形成する少なくとも一つの金属コンタクト」を，補正後の請求項１及び３における「第１の伝導性ＧａＮベース層の上記上面の上方の，上記第１の伝導性ＧａＮベース層と金属対半導体接合を形成する少なくとも一つの金属コンタクト」とすること。
　
〈補正事項２〉
　補正前の請求項３における「上記第１のＧａＮ層を取り除く工程」を，補正後の請求項３における「上記第１の伝導性ＧａＮ層を取り除く工程」と補正すること。
　
〈補正事項３〉
　補正前の請求項５における「上記第１の伝導性ＧａＮ層が，そのＧａＮ層上に上記第１の伝導性ＧａＮ層を形成した後に上記異種基板から分離によって取り除かれ」を，補正後の請求項５の「上記第１の伝導性ＧａＮ層が，その異種基板上に上記第１の伝導性ＧａＮ層を形成した後に上記異種基板から分離によって取り除かれ」とすること。
　
〈補正事項４〉
　補正前の請求項７における「上記第１の層の上方の上記少なくとも一つの金属コンタクト」を，補正後の請求項７における「上記第１の伝導性ＧａＮベース層の上記上面の上方の上記少なくとも一つの金属コンタクト」とすること。
　
３．補正事項についての検討
（１）新規事項の追加及び補正の目的の適否について
　上記〈補正事項１〉は，補正前の請求項１及び３に係る発明の発明特定事項である「第１の伝導性ＧａＮベース層」と「金属コンタクト」との位置関係について，補正前の「上方」を補正後の「上記上面の上方」と限定的に減縮するものであるから，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものである。また，当該補正は，本願の願書に最初に添付した明細書，特許請求の範囲又は図面（以下「当初明細書等」という。）の記載の範囲内でなされたことは明らかであるから，特許法第１７条の２第３項に規定する要件を満たすものである。
　
　上記〈補正事項２〉は，補正前の請求項３に係る発明の発明特定事項である「上記第１のＧａＮ層」を補正後の「上記第１の伝導性ＧａＮ層」として，補正後の請求項３の他の記載との整合を取るものであるから，特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものである。また，当該補正は，当初明細書等の記載の範囲内でなされたことは明らかであるから，特許法第１７条の２第３項に規定する要件を満たすものである。
　
　上記〈補正事項３〉は，補正前の請求項５に係る発明の発明特定事項である「上記第１の伝導性ＧａＮ層が，そのＧａＮ層上に上記第１の伝導性ＧａＮ層を形成した後」を補正後の「上記第１の伝導性ＧａＮ層が，その異種基板上に上記第１の伝導性ＧａＮ層を形成した後」として，補正後の請求項３の記載との整合を図るものであるから，特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものである。また，当該補正は，当初明細書等の記載の範囲内でなされたことは明らかであるから，特許法第１７条の２第３項に規定する要件を満たすものである。
　
　上記〈補正事項４〉は，補正前の請求項７に係る発明の発明特定事項である「上記第１の層」を補正後の「上記第１の伝導性ＧａＮベース層」として，補正後の請求項２の記載との整合を図り，また，「層」と「金属コンタクト」との位置関係について，補正前の「上方」を補正後の「上記上面の上方」と限定的に減縮するものであるから，特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明，及び同第２号に掲げる特許請求の範囲の減縮を目的とするものである。また，当該補正は，当初明細書等の記載の範囲内でなされたことは明らかであるから，特許法第１７条の２第３項に規定する要件を満たすものである。
　
（２）まとめ
　上記のとおり，本件補正は当初明細書等に記載した事項の範囲内においてなされ，特許法第１７条の２第３項に規定された要件を満たすものであるところ，本件補正は，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものを含むから，以下，本件補正後の特許請求の範囲に記載されている事項により特定される発明が，特許出願の際独立して特許を受けることができるものか（平成１８年法律第５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項に規定する独立特許要件を満たすか）どうかを，補正後の請求項１に係る発明について検討する。
　
４．　独立特許要件についての検討
（１）本願補正発明
　本件補正後の請求項１に係る発明は，本件補正後の特許請求の範囲の請求項１に記載されている事項により特定される，以下のとおりものである。（以下「本願補正発明」という。）
「　【請求項１】
　（ａ）　５×１０6／ｃｍ2以下の転位欠陥密度によって特徴付けられた上面を持つ第１の伝導性ＧａＮベース層と，
　（ｂ）　上記第１の伝導性ＧａＮベース層の上面の上方に形成され，１×１０16／ｃｍ3以下のドーパント濃度で１０μｍを超える厚さを持つ第２のＧａＮ層と，
　（ｃ）　上記第１の伝導性ＧａＮベース層の上記上面の上方の，上記第１の伝導性ＧａＮベース層と金属対半導体接合を形成する少なくとも一つの金属コンタクトと
を備えたマイクロエレクトロニクス素子構造。」
　
（２）刊行物に記載された発明
・国際公開９８／３７５８４号
　原査定の拒絶の理由に引用され，本願の優先日前に外国において頒布された刊行物である国際公開９８／３７５８４号（以下「引用例」という。）には，図１〜３，７〜１０とともに，以下の記載がある。（日本語訳は当審において行った。また，下線は当審において付加。以下同様。）
　
　ア　発明の属する技術分野
「Field of the Invention 
     The field of the invention relates to semiconductors and, more particularly, to power-control transistors.」（明細書１ページ２〜４行）
（日本語訳：
発明の属する技術分野
本発明の分野は，半導体に，より具体的には，パワー制御トランジスタに関連している。）
　
イ　要約
「   Summary
     In one embodiment of the invention, an improved semiconductor charge-control device is provided. The device includes a first layer of a Periodic Table Group III nitride (such as GaN) of a first conductivity type and a first doping level which forms a drift region of the semiconductor charge-control device and a second layer of a second conductivity type and a second doping level, said second layer being disposed on a first side of the first layer. The device also includes a third layer of the Periodic Table Group III nitride of the first conductivity type and a doping level of at least twice the doping level of the first layer, said third layer being disposed on the second side of the first layer.」（明細書３ページ３１行〜４ページ１１行）
（日本語訳：
　要約
　
本発明の一実施形態では，改良された半導体の電荷制御装置が提供されています。デバイスは，半導体電荷制御装置のドリフト領域を構成する第1導電型で第1のドーピングレベルの周期表のIII族窒化物の第一層（GaNなど）と，第2導電型で第2のドーピングレベルの第二層であって，前記第二層は第一層の第一の面に配置されているものを含む。デバイスはまた，第一導電型で第一層の少なくとも2倍のドーピングレベルである周期表のIII族窒化物の第三層が，第一層の第2の側に配置されたものを含む
　
ウ　図面の簡単な説明
「   Brief Description of the Drawings 
FIG. 1 is a cut-away view of a GaN diode in accordance with an embodiment of the invention; 
FIG. 2 is a cut-away view of a hybrid GaN/SiC diode using a SiC substrate in accordance with an alternate embodiment of the invention; 
　・・・　（中略）　・・・
FIG. 7 provides comparative I-V data for a GaN 4.5 kV diode of FIGs. 1 and 2 and similar SiC and Si diodes; 
FIG. 8 provides comparative I-V data for a GaN 10 kV diode of FIGs. 1 and 2 and, a similar SiC diode, and a 
GaN/SiC diode of the type shown in Fig. 3;
FIG. 9 depicts a doping level distribution for a 4.5 kV GaN diode of- FIG. 1 and for SiC; 
FIG. 10 depicts a doping level distribution for a 10 kV GaN diode such as those shown in of FIGs. 1 and 2, a GaN/SiC diode such as that shown in FIG. 3, and for a SiC diode; 」（明細書４ページ１３行〜５ページ５行）
（日本語訳：
図面の簡単な説明
図1は，本発明の一実施形態によるGaN系ダイオードの切り欠き図である
図2は本発明の代替実施の形態に係るSiC基板を用いたハイブリッドのGaN / SiCダイオードの切り欠き図である。
　・・・　（中略）　・・・
図7は，図1と2のGaN4.5 kVのダイオード，及び同様のSiCおよびSiダイオードの比較Ｉ−Ｖデータを示す。
図8は，図1と2のGaN系10 kVのダイオード，及び同様のSiCダイオードと，図3に示す型のGaN/ SiCダイオードについての比較Ｉ−Ｖデータを示す。
図9は，図1の4.5 kVのGaN系ダイオードとSiCについてのドーピングレベルの分布を示す
図10は，図1と2のGaN系10 kVのダイオード，図3に示すようなGaN系/ SiCダイオード，およびSiCについてのドーピングレベルの分布を示す
　
エ　発明の詳細な説明１
「   Detailed Description of the Invention 
     FIG. 1 depicts a GaN diode under an embodiment of the invention. Under the embodiment, the operative parts of the power control device (e.g., the diode 10 of FIG. 1) are constructed of a material much better suited to adverse environments.
     Under the embodiment, device efficiency and reliability is significantly increased through the use of a Periodic Table Group III nitride (e.g., GaN) at the charge-control junction. The use of GaN has been found to provide superior performance in the operation of semiconductor devices.
     For example, it has been found that the wide bandgap between valence and conduction bands of GaN allows a GaN device to be successfully used up to 600°C. Prior art silicon or GaAs devices cannot be used above 150°C due to the uncontrolled generation of intrinsic carriers.」（明細書５ページ２３行〜６ページ５行）
（日本語訳：
　発明の詳細な説明
　
図1は，本発明の実施の形態の下でのGaNダイオードを示している。本実施形態の下では，電力制御装置の機能部（例えば，図1のダイオード10）が悪環境に対してはるかに適した材料で構成されている
　実施形態の下では，デバイスの効率性と信頼性が，電荷制御接合部における周期律表第III族窒化物の使用（例えば，GaN）によって大幅に向上する。GaNの使用によって，半導体デバイスの動作が優れた性能を発揮することが見いだされた。
　たとえば，GaNの価電子帯と伝導帯間の広いバンドギャップが，GaNデバイスが正常に600℃まで使用することを許容することが判明した。先行技術であるシリコンやGaAsデバイスは，真性キャリアの生成が制御できないために，150℃以上で使用することはできない。）
　
オ　発明の詳細な説明２
「   Since the breakdown voltage is much higher for GaN than silicon (or SiC) , it is possible to make the drift region 12 of FIG. 1 much thinner than a comparable silicon device. Further, since the conductance σA is also much larger for GaN than silicon, an allowable current density can be much higher for GaN than silicon (or SiC).
     GaN has a relatively short carrier lifetime. The low lifetime of GaN makes it a somewhat inefficient semiconductor for the construction of bipolar power switching devices since it is somewhat difficult to obtain high-level injection or high conductivity modulation. 
However, high carrier mobility and high breakdown field strength (compared to Si or SiC) allows GaN to be a much better switching device than Si or SiC. Further, the method described below for creating an electrically transparent GaN/SiC heterojunction allows the benefits of both materials to be available in the same hybrid device.
     Turning now to FIG. 1, the GaN diode 10 of FIG. 1 may be fabricated under any of a number of techniques including both diffusion and deposition steps (e.g., metalorganic chemical vapor deposition (MOCVD) , molecular beam epitaxy (MBE) , chemical vapor deposition (CVD) , HVPE, etc.). Under one embodiment, an n+ substrate 14 of GaN may be deposed on sapphire (Al203) using an epitaxial process (e.g., HVPE). N-type dopants may be added as a dopant (e.g., to n+ doping level of lel9/cm-3) during the deposition process. The sapphire may be etched away in later processing steps to leave the structure 14 shown in FIG. 1.」（明細書６ページ２０行〜７ページ１５行）
（日本語訳:
　降伏電圧は，シリコン（またはSiC）よりもGaNの方がはるかに高いので，それは同等のシリコンデバイスに比べ，図1のドリフト領域12は，非常に薄くすることが可能である。さらに，コンダクタンスσAもシリコンよりもGaNの方がはるかに大きいので，許容電流密度はシリコン（またはSiC）よりもGaNの方がはるかに高くなりうる。
　GaNは比較的短いキャリア寿命を持っている。GaNの低いキャリア寿命は高レベルの注入または高導電率変調を得ることがやや困難であるため，それはバイポーラパワースイッチングデバイスを構成するための多少非効率的な半導体になる。しかし，高キャリア移動度と高い絶縁破壊電界強度（SiやSiCに比べて）によって，GaNはSiやSiCよりもはるかに優れたスイッチングデバイスとなることができる。さらに，以下に説明する，電気的に透明なGaN / SiCのヘテロ接合を作成するため方法により，両方の材料の利点は，同じハイブリッドデバイスで利用できるようなる。
　図1に戻ると，図1のGaNダイオード10は，拡散と堆積ステップ（例えば，有機金属化学蒸着（MOCVD），分子線エピタキシー（MBE），化学蒸着法（CVD），HVPEなど）の両方を含むいくつかの技術のによって製造することができる。
一実施形態の下で，GaNのn+基板14は，エピタキシャルプロセス（例えば，HVPE）を用いてサファイア（Al
2
0
3
）上に設けることができる。N型ドーパントは，堆積プロセス中にドーパント（例えば，1e19/cm-3のレベルにn+ドーピング）として追加することができる
　
カ　発明の詳細な説明３
「   Under the embodiment the n+ substrate 14 of FIG. 1 may also be deposited on sapphire over an intermediate layer of ZnO using HVPE. Even though ZnO is somewhat unstable at high temperatures, the rapid coverage by GaN prevents decomposition of the ZnO. After growing a GaN layer about 300 μm thick, the sapphire substrate may be removed either chemically or mechanically.
     The sapphire substrate is removed because of a lattice mismatch in the structure of the GaN and sapphire. Growing the GaN to a greater thickness may result in the accumulation of stress, which may result in cracking during the epitaxial process.
     Following creation of the substrate 14, a second n-type epitaxial layer 12 is created on top of the first layer 14. The second layer forms a drift region of GaN of a second doping level (e.g., 1e16/cm-3).
     To achieve a set of desirable characteristics for the GaN drift region 12, it has been found that the residual doping level of the GaN must be carefully controlled. Residual n-type doping in GaN has been recognized to arise from both native defects (nitrogen vacancies and interstitial gallium) and impurities (0 and Si) introduced by the carrier and the active gases. It has been found that the residual doping level can be reduced by carefully regulating the control of the carrier and active gases using the process recipe. The density of native defects can also be reduced by careful attention to the stoichiometry of the gas phase (ratio of partial pressure of NH3 to partial pressure of GaCl, V/III). Within growth conditions necessary for maintaining good surface morphology, the ratio V/III can be used to achieve the lowest residual native defect density.
     To further reduce the free carrier concentration, an additional Mg source is added to compensate for a portion of the residual n-type doping. This is at the expense of carrier mobility, but since Mg is one of the shallowest p-type impurity, this decrease is limited. Furthermore, low Mg doping does not introduce deep states. Both carrier mobility and lifetime are strongly dependent upon the crystalline quality (i.e., defect density) of the semiconductor from which the device is fabricated. In wide bandgap materials, the defect density may determine whether carrier transport is due to an insulator-like hopping mechanism or to a more conventional continuous band-like transport mechanism associated with metals and semiconductors.
     Following creation of the drift region, the device 10 may be masked and a p+ anode 16 created by diffusion. The p+ anode 16 may be created by diffusing a p-type material into a selected area to an appropriate doping level (e.g., 1e19 cm-3) . This p+ region can also be formed by deposition techniques such as MOCVD and MBE .
     Following deposition of the drift region 12 and p+ anode 16, the surface of the device 10 may be masked again and an insulating layer 18 of aluminum-nitrite (AlN) or a dielectric deposited around the p+ diffusion location 16. A metal or silicide connection 20 may then be deposited over the p+ material 16 to form the anode 20 of the diode 10. As a final step a metal or silicide cathode 22 may be deposed over the lower surface of the device 10.」（明細書７ページ１６行〜９ページ１０行）
（日本語訳：
　本実施形態の下では，
図1のn+基板14は，HVPE法を用いてサファイア基板上でZnOの中間層の上に堆積させることができる
約300μmの厚さのGaN層を成長した後，サファイア基板は化学的または機械的に除去される
　サファイア基板は，GaNとサファイアの構造の格子不整合のため除去される。より厚くGaNを成長させると，ストレスの蓄積をもたらし，それは，エピタキシャルプロセス中にクラックを発生させるかもしれない。
　
基板14の作成に続いて，第二のn型エピタキシャル層12が第1層14の上に作成される。第二の層は第2のドーピングレベル（例えば，1e16/cm
-3
）のGaNのドリフト領域を形成している
　GaNのドリフト領域12の望ましい諸特性を達成するためには，GaNの残留ドーピングレベルが慎重に制御されなければならないことが判明した。GaN中の残留n型ドーピングは，ネイティブな欠陥（窒素空孔と格子間ガリウム）と，キャリアガスと活性ガスによって導入された不純物（0とSi）の両方から発生すると認識されている。残留ドーピングレベルは，プロセスレシピを用いて慎重にキャリアガスと活性ガスの制御を調節することにより低減できることが発見された。ネイティブの欠陥の密度は，ガス相（GaClの分圧に対するNH3の分圧の比，V/III）の化学量論比に対する細心の注意によっても減らすことができる。良好な表面形態を維持するために必要な成長条件の中で，V/III比は，最低残留ネイティブ欠陥密度を達成するために使用することができる。
　さらに，自由キャリア濃度を低減するために，追加のMgのソースが，残留n型ドーピングの部分を補うために追加される。これは，キャリア移動度を犠牲にしているが，Mgは浅いp型不純物の一つであるので，この減少は限られている。さらに，低Mgのドーピングは深い状態を導入しない。
キャリア移動度と寿命の両方は，デバイスが作製される半導体の結晶品質（すなわち，欠陥密度）に強く依存する
　
ドリフト領域の作成に続いて，装置10はマスクされ，拡散によってp+アノード16が作成される
　
ドリフト領域12の堆積とp+アノード16の後，デバイス10の表面は再びマスクされ，アルミ硝酸塩（AlN）又は誘電体の絶縁体層18が，p+拡散領域16の周りに堆積される。金属又はシリサイドの接続20は，ダイオード10のアノード20を形成するp+材料16上に堆積される。最後のステップとして，金属又はシリサイドカソード22を装置10の下面上に堆積する
　
　ここで，上記カに記載された「第二のn型エピタキシャル層12」がGaNからなり，「第2のドーピングレベル」を，例えば１×１０１６ｃｍ−３とすることは明らかである。また，上記カの末尾に記載された「最後のステップとして，金属又はシリサイドカソード22を装置10の下面上に堆積する」との記載，及び図１から，GaNのn+基板14の裏面にダイオード10のカソードを構成する金属又はシリサイドの接続22が形成されていることがわかる。
　したがって，引用例には，以下の発明が記載されているものと認められる。（以下「引用発明」という。）
「GaNのn+基板14と，
　GaNのn+基板14上に形成された，ドリフト領域を構成する１×１０１６ｃｍ−３のドーピングレベルの第2のn型GaNエピタキシャル層12と，
　第2のn型GaNエピタキシャル層12上に拡散によって形成された，p+アノード16と，
　p+アノード16の周りに堆積された絶縁体層18と，
　p+アノード16上に形成された，ダイオード10のアノードを構成する金属又はシリサイドの接続20と，
　GaNのn+基板14の裏面に形成された，ダイオード10のカソードを構成する金属やシリサイドの接続22と，
を備える，GaNダイオード。」
　
（３）本願補正発明と引用発明との対比
ア　引用発明の「GaNのn+基板14」は，そこから素子構造が構成されるベースといえるから，本願補正発明の「（ａ）　５×１０6／ｃｍ2以下の転位欠陥密度によって特徴付けられた上面を持つ第１の伝導性ＧａＮベース層」とは，「上面を持つ第１の伝導性ＧａＮベース層」である点で共通する。
　
イ　引用発明の「GaNのn+基板14上に形成された，ドリフト領域を構成する１×１０１６ｃｍ−３のドーピングレベルの第2のn型GaNエピタキシャル層12」は，本願補正発明の「（ｂ）　上記第１の伝導性ＧａＮベース層の上面の上方に形成され，１×１０16／ｃｍ3以下のドーパント濃度で１０μｍを超える厚さを持つ第２のＧａＮ層」とは，「（ｂ）　上記第１の伝導性ＧａＮベース層の上面の上方に形成され，１×１０16／ｃｍ3以下のドーパント濃度を持つ第２のＧａＮ層」である点で共通する。
　
ウ　引用発明の「GaNのn+基板14の裏面に形成された，ダイオード10のカソードを構成する金属やシリサイドの接続22」と，本願補正発明の「（ｃ）　上記第１の伝導性ＧａＮベース層の上記上面の上方の，上記第１の伝導性ＧａＮベース層と金属対半導体接合を形成する少なくとも一つの金属コンタクト」とは，「上記第１の伝導性ＧａＮベース層と金属対半導体接合を形成する少なくとも一つの金属コンタクト」である点で共通する。
　
エ　引用発明の「GaNダイオード」は，本願補正発明の「マイクロエレクトロニクス素子構造」に相当する。
　
オ　よって，引用発明と本願補正発明とは，
「（ａ）　上面を持つ第１の伝導性ＧａＮベース層と，
　（ｂ）　上記第１の伝導性ＧａＮベース層の上面の上方に形成され，１×１０16／ｃｍ3以下のドーパント濃度を持つ第２のＧａＮ層と，
　（ｃ）　上記第１の伝導性ＧａＮベース層と金属対半導体接合を形成する少なくとも一つの金属コンタクトとを備えたマイクロエレクトロニクス素子構造。」
である点で一致する。
　
オ　一方両者は，以下の各点で相違する。
《相違点１》
　「上面を持つ第１の伝導性ＧａＮベース層」について，本願補正発明は「５×１０6／ｃｍ2以下の転位欠陥密度によって特徴付けられた上面を持つ」のに対して，引用発明はそのような特定がなされていない点。
　
《相違点２》
　「上記第１の伝導性ＧａＮベース層の上面の上方に形成され，１×１０16／ｃｍ3以下のドーパント濃度を持つ第２のＧａＮ層」について，本願補正発明においては「１０μｍを超える厚さを持つ」が，引用発明においては厚さについての特定がされていない点。
　
《相違点３》
　「上記第１の伝導性ＧａＮベース層と金属対半導体接合を形成する少なくとも一つの金属コンタクト」について，本願補正発明においては，当該「金属コンタクト」が「上記第１の伝導性ＧａＮベース層の上記上面の上方の」ものであるのに対して，引用発明においては，そのような構成を備えない点。
　
（４）当審の判断
　以下，上記各相違点について検討する。
《相違点１について》
　引用例においては，転位欠陥密度についての具体的数値の記載はないが，上記第２　４．（２）カに摘記したとおり，「キャリア移動度と寿命の両方は，デバイスが作製される半導体の結晶品質（すなわち，欠陥密度）に強く依存する」との記載がある。ここで，結晶品質（欠陥密度）が低下するほどキャリア移動度と寿命の両方も低下することは当業者に明らかであり，また，一般に半導体デバイスを製造するにあたり，キャリア移動度を高いものとすることは常に求められる課題である。それゆえ，引用発明においても「上面を持つ第１の伝導性ＧａＮベース層」について，できるだけ転位欠陥密度が低いものとすることは，当業者が当然に考慮することである。
　そして，ＧａＮ層の転位欠陥密度のレベルとして５×１０６ｃｍ−２あるいはそれ以下の値は，以下の周知例１にも記載されているように普通に達成できる程度のものである。
　
　周知例１：　国際公開０１／６８９５５号
　本願の優先日前に外国において頒布された刊行物である国際公開０１／６８９５５号には，以下の記載がある。
「Dislocation density levels of less than 5x106cm-2 have been reproducibly achieved on 200 to 300 μm thick GaN layers on sapphire, and such defect levels are readily achievable in the practice of the present invention, as well as lower defect densities, e.g., less than 104cm-2.」（３６ページ２４行〜３７ページ１行）
（日本語訳：
５×１０
６
ｃｍ
−２
の転位密度のレベル
サファイア上の２００〜３００μｍ厚のＧａＮ層で再現性をもって達成され
かかる欠陥レベル
　
　また，本願の明細書及び図面を精査しても，本願補正発明において「ＧａＮベース層」の転位密度の上限値である「５×１０6／ｃｍ2」という数値に臨界的意義は認められない。
　それゆえ，引用発明において，「GaNのn+基板14」の転位欠陥密度を５×１０６ｃｍ−２以下の値として，相違点１に係る「５×１０6／ｃｍ2以下の転位欠陥密度によって特徴付けられた上面を持つ」ものとすることは，当業者が適宜になし得たことである。
　よって，相違点１は当業者が適宜になし得た事項の範囲に含まれる程度のものである。
　
《相違点２について》
　一般に，逆耐圧が要求されるダイオードにおいては，逆方向電圧が印加されたときに，ドリフト層において空乏層を広げられるように，その不純物濃度及び厚さを設定して，必要な逆方向耐圧を確保することは，当業者における技術常識である。そして，ＧａＮからなるドリフト層の厚さとしてを１０μｍ程度の値は，以下の周知例２にも示されているように普通に用いられる程度のものである。
　
　周知例２：　特表２００２−５０８８８８号公報
　本願の優先日前に日本国内において頒布された刊行物である特表２００２−５０８８８８号公報には，以下の記載がある。
「本発明の実施形態によれば
ドリフトゾーンの半導体材料は窒化ガリウムから成るのである
　本発明の夫々の有利な実施形態ないし発展形態は次の通りである。
　・・・（中略）　・・・
　ドリフトゾーン領域１０14ｃｍ-3〜１０17ｃｍ-3のドーピング濃度でドーピングされている。
　
ドリフトゾーン領域は２μｍ〜５０μｍの厚さを有する
　
　また，上記第２　４．（２）ウに摘記したとおり，引用例の図９には図１の4.5 kVのGaN系ダイオードとSiCについてのドーピングレベルの分布が示されているところ，図９からは，ＧａＮが１０１６ｃｍ−３程度の濃度の部分，すなわちドリフト層が３〜２４μｍと２１μｍにわたっており，１０μｍ以上の厚さを有するとも解される。
　さらに，本願の明細書及び図面を精査しても，本願補正発明において「上記第１の伝導性ＧａＮベース層の上面の上方に形成され，１×１０16／ｃｍ3以下のドーパント濃度を持つ第２のＧａＮ層」の厚さの下限の境界である「１０μｍ」という数値に臨界的意義は認められない。
　
　それゆえ，引用発明において，「ドリフト領域を構成する１×１０１６ｃｍ−３のドーピングレベルの第2のn型GaNエピタキシャル層12」の厚さを１０μｍ以上として，相違点２に係る「１０μｍを超える厚さを持つ第２のＧａＮ層」を備えることは，当業者が適宜になし得たことである。
　よって，相違点２は当業者が適宜になし得た事項の範囲に含まれる程度のものである。
　
《相違点３について》
　以下の周知例３及び４にも示されているように，ダイオードにおいて，正負両電極の各々の半導体層の上方正面に形成することは，従来より周知の技術である。
　
　周知例３：　Anping P. Zhang, et al.,'Comparison of GaN P-I-N and Schottky Rectifier Performance' IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 48, NO. 3, p.407-411, 2001年3月
　原査定の拒絶の理由に引用された，本願の優先日前に外国において頒布された上記刊行物には，図２（Fig.2）とともに次の記載がある。
「Schematics of the p-i-n and Schottky rectifier structures are
shown in Fig. 2.」（４０８ページ左欄１４〜１５行）
（日本語訳：ｐｉｎとショットキー整流器構造の概略図を図2に示す。）
　
　周知例４：　特開平９−２７５２１７号公報
　本願の優先日前に日本国内において頒布された刊行物である特開平９−２７５２１７号公報には，図６とともに次の記載がある。
「【００１７】図６はこの発明による製造方法によりプレーナ型のショットキー型可変容量ダイオードを製造する場合の実施例を示す。図６Ａに示すように，半絶縁基板１の一方の面にエピタキシャル成長法により半導体層２Ａと２Ｂを形成する。下側の半導体層２Ａは，例えばシリコンから成る不純物の濃度が１×１０18／cm3 で，厚みが約１μm とされる。上側の半導体層２Ｂはシリコンから成る不純物の濃度が１×１０15／cm3 で，厚みが約0.38μm とされる。
【００１８】上側の半導体層２Ｂに図６Ｂに示すようにイオン注入法により，例えばシリコンイオンを注入する。この注入条件は加速電圧Ｖ＝１５０KeV,ドーズ量を２×１０13／cm2 とする。イオン注入後，半導体層２Ｂを加熱し，活性化アニール処理を施す。イオン注入後，半導体層２Ｂの表面をエッチングし，その表面に不純物濃度の最大部分を露出させる（図６Ｃ）。
【００１９】半導体層２Ｂにマスクを被せ，そのマスクを被せた部分を除いて半導体層２Ｂをエッチング除去し，不純物濃度の高い半導体層２Ａを露出させる（図６Ｄ）。露出された半導体層２Ａの面にオーミック電極５を被着形成（図６Ｅ）し，更に半導体層２Ｂ上にショットキー電極３を形成して図６Ｆに示すプレーナ構造の可変容量ダイオードを得る。」
　
　上記周知文献３の図２及び周知文献４の図６を参照すると，正負両電極の各々の半導体層の上方正面に形成されていることが見て取れる。
　
　そして，ダイオードにおいて，整流などダイオードたる動作を担う箇所はｐｎやショットキーの各接合領域とドリフト領域であって，正負の電極部分は外部との接続のために設けられたものであるから，正負各電極の配置は，必要に応じて適宜選択できるものといえる。
　それゆえ，引用発明においても，「GaNのn+基板14の裏面に形成された，ダイオード10のカソードを構成する金属やシリサイドの接続22」について，GaNのn+基板14の裏面に設けることに代えて，上記各周知例に示される周知の技術を採用して，「GaNのn+基板14」上方上面を露出し，当該露出部分に「カソードを構成する金属やシリサイドの接続22」を設けて，相違点３に係る「上記第１の伝導性ＧａＮベース層の上記上面の上方の，上記第１の伝導性ＧａＮベース層と金属対半導体接合を形成する少なくとも一つの金属コンタクトとを備え」るようにすることは，当業者が適宜になし得たことである。
　よって，相違点３は当業者が適宜になし得た事項の範囲に含まれる程度のものである。
　
（５）小括
　以上のとおりであるから，本願補正発明は，引用発明及び従来周知の技術に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　よって，本願補正発明は，特許出願の際独立して特許を受けることができない。
　
４．むすび
　したがって，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に適合しないので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１．平成２３年６月１６日にされた手続補正は，上記のとおり却下されたので，本願の請求項１に係る発明は，平成２２年２月１９日にされた手続補正により補正された明細書，特許請求の範囲及び図面の記載から見て，その請求項１に記載された事項により特定される以下のとおりのものである。（以下「本願発明」という。）
「　【請求項１】
　（ａ）　５×１０6／ｃｍ2以下の転位欠陥密度によって特徴付けられた上面を持つ第１の伝導性ＧａＮベース層と，
　（ｂ）　上記第１の伝導性ＧａＮベース層の上面の上方に形成され，１×１０16／ｃｍ3以下のドーパント濃度で１０μｍを超える厚さを持つ第２のＧａＮ層と，
　（ｃ）　上記第１の伝導性ＧａＮベース層の上方の，上記第１の伝導性ＧａＮベース層と金属対半導体接合を形成する少なくとも一つの金属コンタクトと
を備えたマイクロエレクトロニクス素子構造。」
　
２．　引用発明
　引用発明は，前記第２の４．「（２）刊行物に記載された発明」に記載したとおりのものである。
　
３．対比・判断
　前記第２「１．本件補正の内容」〜第２「２．補正内容の整理」において記したように，本願補正発明は，本件補正前の請求項１（本願発明）について前記〈補正事項１〉〜〈補正事項４〉に係る限定を付したものである。言い換えると，本願発明は，本願補正発明から前記限定を除いたものである。
　そうすると，本願発明の構成要件をすべて含み，これをより限定したものである本願補正発明が，前記第２の４．「（３）本願補正発明と引用発明との対比」〜第２の４．「（５）小括」において検討したとおり，引用発明及び従来周知の技術に基づいて，当業者が容易に発明をすることができたものであるから，本願発明も当然に，当業者が容易に発明をすることができたものである。
　よって，本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
第４　むすび
　以上のとおりであるから，本願は，他の請求項について検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。