(57)【要約】寄生トランジスタの発生を防止するＭＲＡＭメモリセルの構造を提供する。ＭＲＡＭメモリセルのスイッチング素子としてダイオードを採用し、ダイオードを構成するｎ型半導体層２５とｐ型半導体層２９とをＳＯＩ基板の表面半導体層に形成する。ｎ型半導体層２５とｐ型半導体層２９は横方向に配置し、分離領域５で分離して、他の素子あるいは基板から電気的に分離する。
2003038900.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延在するワード線と、
前記第１方向とは相違する第２方向に延在するセンス線と、
前記ワード線と前記センス線との交差領域に形成され、磁化方向によってその抵抗値が変化する磁気抵抗素子と、
前記磁気抵抗素子に導電部材を介して直列に接続されるダイオードと、
を含む半導体装置であって、
前記ダイオードは、ＳＯＩ基板または半導体基板の素子分離領域上に形成されたものである半導体装置。
【請求項２】
前記ダイオードは、前記ＳＯＩ基板の表面半導体層に第１導電型の不純物が導入された第１導電型半導体領域と、前記表面半導体層に第２導電型の不純物が導入された第２導電型半導体領域とからなる請求項１記載の半導体装置。
【請求項３】
前記第１導電型半導体領域および第２導電型半導体領域は、前記ＳＯＩ基板の絶縁層および前記絶縁層に到達する溝分離領域によって他の素子から分離される請求項２記載の半導体装置。
【請求項４】
前記第２導電型半導体領域は、前記第１導電型半導体領域に取り囲まれる平面配置を有し、前記第１導電型半導体領域は、前記ＳＯＩ基板の絶縁層および前記絶縁層に到達する溝分離領域によって他の素子から分離される請求項２記載の半導体装置。
【請求項５】
前記第１導電型半導体領域は、前記第１方向に隣接する隣接第１導電型半導体領域と相互に接続され、前記第２導電型半導体領域は、前記第１導電型半導体領域にその一辺を接し、前記ＳＯＩ基板の絶縁層および溝分離領域によって他の素子から分離される請求項２記載の半導体装置。
【請求項６】
前記第１導電型半導体領域は、前記第１方向に隣接する隣接第１導電型半導体領域と相互に接続され、かつ、メモリセル毎の張り出し領域を有し、前記第２導電型領域は、前記張り出し領域に取り囲まれる平面配置を有する請求項２記載の半導体装置。
【請求項７】
前記ダイオードは、前記半導体基板の素子分離領域上に堆積された堆積半導体層に第１導電型の不純物が導入された第１導電型半導体層と、前記堆積半導体層に第２導電型の不純物が導入された第２導電型半導体層とからなる請求項１記載の半導体装置。
【請求項８】
前記第１導電型半導体層および第２導電型半導体層は、前記堆積半導体層をパターニングして形成したメモリセル毎の半導体アイランド領域に形成されている請求項７記載の半導体装置。
【請求項９】
前記第２導電型半導体層は、前記第１導電型半導体層に取り囲まれる平面配置を有し、前記第１導電型半導体層は、前記堆積半導体層のパターニングにより形成されたメモリセル毎の半導体アイランド領域である請求項７記載の半導体装置。
【請求項１０】
前記第１導電型半導体層は、前記堆積半導体層のパターニングにより形成された前記第１方向に延在する半導体層であり、前記第２導電型半導体層は、前記第１導電型半導体層に一辺を接する、前記堆積半導体層のパターニングにより形成されたメモリセル毎の半導体アイランド領域である請求項７記載の半導体装置。
【請求項１１】
前記第１導電型半導体層は、前記堆積半導体層のパターニングにより形成された前記第１方向に延在する半導体層であって、メモリセル毎の張り出し領域を有し、前記第２導電型半導体層は、前記張り出し領域に取り囲まれる平面配置を有する請求項７記載の半導体装置。
【請求項１２】
前記堆積半導体層は、前記半導体基板上に形成される電界効果トランジスタのゲート電極となる多結晶シリコン層である請求項７記載の半導体装置。
【請求項１３】
前記ダイオードは、前記ＳＯＩ基板の表面半導体層に第１導電型の不純物が導入された第１導電型半導体領域と、前記表面半導体層上に堆積された堆積半導体層に第２導電型の不純物が導入された第２導電型半導体層とからなる請求項１記載の半導体装置。
【請求項１４】
前記第１導電型半導体領域は、前記第１方向に延在して形成される請求項１３記載の半導体装置。
【請求項１５】
前記堆積半導体層は、前記ＳＯＩ基板上に形成される電界効果トランジスタのゲート電極となる多結晶シリコン層である請求項１３記載の半導体装置。
【請求項１６】
第１方向に延在するワード線と、第２方向に延在するセンス線と、前記ワード線とセンス線との交差領域に形成され、磁化方向によってその抵抗値が変化する磁気抵抗素子と、前記磁気抵抗素子に導電部材を介して直列に接続されるダイオードとを含む半導体装置の製造方法であって、
ＳＯＩ基板の表面半導体層に、前記ＳＯＩ基板の絶縁層に達する溝を形成するステップと、
前記溝に絶縁物を埋め込んで溝分離領域を形成するステップと、
前記表面半導体層に、第１導電型の不純物を導入して第１導電型半導体領域を形成するステップと、
前記第１導電型半導体領域、または、前記第１導電型半導体領域に接する前記表面半導体層に、第２導電型の不純物を導入し、第２導電型半導体領域を形成するステップと、
第１絶縁膜を堆積し、前記第１導電型半導体領域および第２導電型半導体領域に達するコンタクトホールを前記第１絶縁膜に形成するステップと、
前記コンタクトホールに導電材料を埋め込んで、前記第１導電型半導体領域に接続される第１接続体および前記第２導電型半導体領域に接続される第２接続体を形成するステップと、
前記第１接続体に接続される前記ワード線および前記第２接続体に接続される接続配線を含む第１層配線を形成するステップと、
前記第１層配線を覆う第２絶縁膜上に前記接続配線に接続される局所配線を形成するステップと、
平面配置における前記ワード線の占有領域上の位置であって前記局所配線上に、前記磁気抵抗素子を形成するステップと、
前記局所配線および磁気抵抗素子を覆う第３絶縁膜を形成するステップと、
前記第３絶縁膜上に、前記磁気抵抗素子に接する前記センス線を形成するステップと、
を含む半導体装置の製造方法。
【請求項１７】
前記第１導電型半導体領域は、前記ＳＯＩ基板上に形成される第１チャネル型の電界効果トランジスタのソースおよびドレインに不純物を導入する工程と同一の工程で形成され、
前記第２導電型半導体領域は、前記ＳＯＩ基板上に形成される第２チャネル型の電界効果トランジスタのソースおよびドレインに不純物を導入する工程と同一の工程で形成される請求項１６記載の製造方法。
【請求項１８】
第１方向に延在するワード線と、第２方向に延在するセンス線と、前記ワード線とセンス線との交差領域に形成され、磁化方向によってその抵抗値が変化する磁気抵抗素子と、前記磁気抵抗素子に導電部材を介して直列に接続されるダイオードとを含む半導体装置の製造方法であって、
半導体基板の表面に分離領域を形成するステップと、
前記分離領域を含む前記半導体基板の表面に、膜堆積工程によって形成される堆積半導体層を形成するステップと、
前記堆積半導体層をパターニングするステップと、
前記パターニングされた堆積半導体層に、第１導電型の不純物を導入して第１導電型半導体層を形成するステップと、
前記第１導電型半導体層、または、前記第１導電型半導体層に接する前記堆積半導体層に、第２導電型の不純物を導入し、第２導電型半導体層を形成するステップと、
第１絶縁膜を堆積し、前記第１導電型半導体層および第２導電型半導体層に達するコンタクトホールを前記第１絶縁膜に形成するステップと、
前記コンタクトホールに導電材料を埋め込んで、前記第１導電型半導体層に接続される第１接続体および前記第２導電型半導体層に接続される第２接続体を形成するステップと、
前記第１接続体に接続される前記ワード線および前記第２接続体に接続される接続配線を含む第１層配線を形成するステップと、
前記第１層配線を覆う第２絶縁膜上に前記接続配線に接続される局所配線を形成するステップと、
平面配置における前記ワード線の占有領域上の位置であって前記局所配線上に、前記磁気抵抗素子を形成するステップと、
前記局所配線および磁気抵抗素子を覆う第３絶縁膜を形成するステップと、
前記第３絶縁膜上に、前記磁気抵抗素子に接する前記センス線を形成するステップと、
を含む半導体装置の製造方法。
【請求項１９】
前記堆積半導体層のパターニングによって、前記半導体基板上に形成される電界効果トランジスタのゲート電極が同時に形成され、
前記第１導電型半導体層は、第１チャネル型の電界効果トランジスタのゲート電極、ソースおよびドレインに不純物を導入する工程と同一の工程で形成され、
前記第２導電型半導体層は、第２チャネル型の電界効果トランジスタのゲート電極、ソースおよびドレインに不純物を導入する工程と同一の工程で形成される請求項１８記載の製造方法。
【請求項２０】
第１方向に延在するワード線と、第２方向に延在するセンス線と、前記ワード線とセンス線との交差領域に形成され、磁化方向によってその抵抗値が変化する磁気抵抗素子と、前記磁気抵抗素子に導電部材を介して直列に接続されるダイオードとを含む半導体装置の製造方法であって、
ＳＯＩ基板の表面半導体層に、前記ＳＯＩ基板の絶縁層に達する溝を形成するステップと、
前記溝に絶縁物を埋め込んで溝分離領域を形成するステップと、
前記表面半導体層に、第１導電型の不純物を導入して第１導電型半導体領域を形成するステップと、
前記表面半導体層、溝分離領域および第１導電型半導体領域を含む前記ＳＯＩ基板の表面に、膜堆積工程によって形成される堆積半導体層を形成するステップと、
前記堆積半導体層をパターニングするステップと、
前記パターニングされた堆積半導体層に、第２導電型の不純物を導入して第２導電型半導体層を形成するステップと、
第１絶縁膜を堆積し、前記第１導電型半導体領域および第２導電型半導体層に達するコンタクトホールを前記第１絶縁膜に形成するステップと、
前記コンタクトホールに導電材料を埋め込んで、前記第１導電型半導体領域に接続される第１接続体および前記第２導電型半導体層に接続される第２接続体を形成するステップと、
前記第１接続体または第２接続体の何れか一方の接続体に接続される前記ワード線および前記ワード線に接続される接続体でない他方の接続体に接続される接続配線を含む第１層配線を形成するステップと、
前記第１層配線を覆う第２絶縁膜上に前記接続配線に接続される局所配線を形成するステップと、
平面配置における前記ワード線の占有領域上の位置であって前記局所配線上に、前記磁気抵抗素子を形成するステップと、
前記局所配線および磁気抵抗素子を覆う第３絶縁膜を形成するステップと、
前記第３絶縁膜上に、前記磁気抵抗素子に接する前記センス線を形成するステップと、
を含む半導体装置の製造方法。
【請求項２１】
前記第１導電型半導体領域は、前記ＳＯＩ基板上に形成される第１チャネル型の電界効果トランジスタのソースおよびドレインに不純物を導入する工程と同一の工程で形成される請求項２０記載の製造方法。
【請求項２２】
前記堆積半導体層のパターニングによって、前記ＳＯＩ基板上に形成される電界効果トランジスタのゲート電極が同時に形成され、
前記第２導電型半導体層は、第２チャネル型の電界効果トランジスタのゲート電極、ソースおよびドレインに不純物を導入する工程と同一の工程で形成される請求項２０記載の製造方法。
【請求項２３】
その上面に前記第２導電型半導体層が形成されていない前記第１導電型半導体領域の表面領域、前記第２導電型半導体層の表面領域、並びに、前記ＳＯＩ基板上に形成される電界効果トランジスタのゲート電極、ソースおよびドレインの各表面領域に、金属シリサイド層を形成するステップをさらに有する請求項２０記載に製造方法。
【発明の詳細な説明】
技術分野
本発明は、不揮発性メモリ装置に関し、特にトンネル磁気抵抗（ＴＭＲ：ｔｕｎｎｅｌ  ｍａｇｎｅｔｏ  ｒｅｓｉｓｔｉｖｅ）効果等の磁気抵抗（ＭＲ：Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）効果を利用したスピンバルブを用いるメモリ装置に適用して有効な技術に関する。
背景技術
磁化の方向によって抵抗値が変化する磁気抵抗効果（Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ  Ｅｆｆｅｃｔ）を用いたＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が注目を集めている。磁気抵抗効果を用いたＲＡＭをＭＲＡＭ（Ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）と称する。磁気抵抗効果には、異方性磁気抵抗効果（ＡＭＲ）や巨大磁気抵抗効果（ＧＭＲ）が知られており、特にトンネル電流を利用して磁気抵抗効果を得るトンネル磁気抵抗効果（ＴＭＲ）は大きな磁界感度を得ることができる点で注目されている。
ＴＭＲを用いたスピンバルブ素子は、反強磁性層、強磁性層（ピン層）、絶縁層（トンネル層）、強磁性層（フリー層）の積層構造を有し、ＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）素子とも呼ばれる。反強磁性層は隣接する強磁性層（ピン層）の磁化の方向を固定する機能を有し、フリー層の磁化の方向がピン層の磁化方向と一致する場合に絶縁層にトンネル電流が流れるようになる。一方フリー層の磁化方向がピン層の磁化方向と逆の場合には絶縁層に流れる電流は一致の場合のトンネル電流より少なくなる。つまり、フリー層の磁化方向（電子スピンの方向）によって、ＴＭＲ素子の積層方向の抵抗値が変化する。このようなフリー層の磁化方向で「０」あるいは「１」の情報を記録し、ＴＭＲ素子の抵抗値の変化によって情報を読み出すメモリ素子が構成できる。
前記原理から明らかに、ＴＭＲ効果を用いたメモリ素子（ＭＲＡＭ）は不揮発性であり、情報の読出しによる記録内容の破壊が起こらないスタティック素子である。また、情報の読出しはＴＭＲ素子の抵抗変化を検出するのみである。よって、１ビットを記録する基本セルに必要とされる選択トランジスタ等のスイッチング素子は１つでよい。このためＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）並みの集積度が期待でき（つまり低コスト）、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌ  ｅｒａｓａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）のような不揮発性メモリを実現できる。かつ、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のようなソフトエラーや宇宙線等高エネルギ線によるエラーを生じないメモリを構成でき、またＤＲＡＭのようなリフレッシュ動作を必要としない固体メモリ素子が実現できる。しかも、ＥＥＰＲＯＭのように情報の書き換え回数に制限がなく、また書き換え速度もＥＥＰＲＯＭに比較して格段に速い。読み出し、書込みの速度もＤＲＡＭ並みである。このような極めて顕著なメリットを多数有するため、ＭＲＡＭは既存の固体メモリを置き換える極めて有望なメモリ装置であると期待されている。
代表的なＭＲＡＭのメモリセル構造は、前記のとおり１ＭＴＪ＋１Ｔｒ（１つのＭＴＪ素子と１つのトランジスタ）で構成される。ところが、ＭＲＡＭセルからの情報の読み出しは抵抗値の変化（定電流駆動であれば電圧変化）なので、非選択セルのセンス線とワード線との間に逆バイアスをかけることが可能であればスイッチング素子はダイオードに置き換えることが可能である。また、情報の書込みは選択セルに交差するワード線とセンス線への電流印加で実現できるから、スイッチング素子に特別な機能は要求されない。このため、スイッチング素子にダイオードを用いる技術が考えられる。ダイオードであればトランジスタ（ＦＥＴ：電界効果トランジスタ）を形成するよりも小さな占有面積でスイッチング素子が形成でき、ＤＲＡＭ並みの集積度を実現できるというＭＲＡＭのメリットをさらに増進することが可能になる。また、選択トランジスタのオン・オフを制御するゲート電極（読み出し制御線として機能する）を設ける必要が無く、読み出しのためのワード線（あるいはビット線）と書き込みのためのワード線（あるいはビット線）とを共用することが可能になる。
たとえば、米国特許第５，６４０，３４３号公報（文献１）には、スイッチング素子としてＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）タイプの薄膜ダイオードを採用し、この薄膜ダイオードとＭＴＪとを縦方向に積み重ねるスタック構造のメモリセルが開示されている。ダイオードとＭＴＪとのスタック構造が、互いに直交するワード線とビット線（センス線）の間にサンドイッチ状に挟まれることによってメモリセルを構成し、ワード線とビット線（センス線）との間の抵抗値（定電流駆動のときは電圧値）を計測して情報を読み出す。情報の書き込みの時には選択セルに交差するワード線およびビット線（センス線）に電流を流し、発生する合成磁場によって情報を書き込む。このメモリセル構造は、ＭＴＪあるいは薄膜ダイオードに要求される必要電流密度あるいは最小加工寸法によってその最小占有面積が画定され、理論上最も小さな占有面積でＭＲＡＭメモリセルを構成できる。
しかし、文献１に記載のメモリセル構造には、問題が多い。第１に薄膜ダイオードでは必要なオン・オフ比を得ることが困難な点がある。４桁程度のオン・オフ比を有することが好ましいが、現状の薄膜ダイオードでは容易にこのオン・オフ特性は得られない。第２に、ＭＴＪに要求される基板平坦性の問題がある。ＭＴＪの磁性層およびトンネル絶縁膜は極めて薄い薄膜で構成されるため、ＭＴＪの基板には原子レベルの平坦性が要求される。ところが薄膜ダイオードは一般に多結晶シリコン膜で構成されるため、原子レベルの平坦性を得ることは困難である。このため薄膜ダイオード上に所定の特性を有するＭＴＪをスタックすることは極めて困難である。第３に、ＭＴＪの微細化に伴い、薄膜ダイオードのオン抵抗が問題になる。ＭＴＪの特性改善に伴い、微細化できる可能性が高まりつつあるが、薄膜ダイオードのオン抵抗をこの微細化レベルに追随して下げることができない。
これらデメリットの存在により、現在では薄膜ダイオード上にＭＴＪをスタックするメモリセル構造の実現は困難であると考えられている。そこで、ダイオードを半導体基板の表面に形成するメモリセル構造が提案されている。たとえば、米国特許第６，０９７，６２５号公報（文献２）には、半導体基板（シリコンウェハ）の表面にｎ＠ｘ＋＠ｚ拡散層とｐ＠ｘ＋＠ｚ拡散層を形成してｐｎ接合ダイオードを構成し、この接合ダイオード形成領域上にＭＴＪを配置するメモリセル構造が開示されている。ダイオードのｎ＠ｘ＋＠ｚ拡散層に接続するワード線を、基板上の絶縁膜上に配置し、このワード線の上層に、ワード線延在方向と直交する方向に延在するセンス線を配置する。ＭＴＪはワード線とセンス線の交差領域に挟まれるように配置し、その一端はセンス線に接し、他端はローカル配線等導電部材を介してｐ＠ｘ＋＠ｚ拡散層に接続するようにする。つまり、ダイオードとＭＴＪとはセンス線およびワード線間で直列接続される。前記文献１に記載のスタック構造の場合と同様に、ワード線とセンス線との間の抵抗値（あるいは電圧値）を計測して情報を読み出し、選択セルに交差するワード線およびセンス線に電流を流して、情報の書き込みを行える。この構造では、ダイオードを半導体基板の表面に形成するので、十分なオン・オフ比を得ることができ、また、十分広いｐｎ接合面積を確保できるのでオン抵抗を小さくできる。また、ＭＴＪは十分な平坦性を確保できる絶縁膜および金属膜上に形成するので、薄膜ダイオードのようなデメリットは存在しない。
しかし、文献２に記載のメモリセルにも、以下のような問題がある。すなわち、前記接合ダイオードは半導体基板あるいはウェル構造上に形成される。このため、ダイオードとウェル（あるいは基板半導体）とで縦型のバイポーラトランジスタ、いわゆる寄生トランジスタが構成される。メモリセルへのバイアスのされ方によっては、この寄生トランジスタが動作するようになり、設計で意図した通りのメモリセル動作を確保できない場合がある。また、文献２では、半導体基板上にＦＥＴを形成し、このＦＥＴのゲートとソースあるいはドレインとの間でダイオードを構成するゲーティッドダイオードの構成をも開示する。しかし。このゲーティッドダイオードおよびＭＴＪで構成するメモリセルでは、小さな占有面積を達成できず、微細化において不利に作用する。
本発明の目的は、寄生トランジスタの発生を防止するＭＲＡＭメモリセルの構造を提供することにある。また、ＦＥＴ＋ＭＴＪのセル構造よりも占有面積が小さくなるサイズアドバンテージに優れたＭＲＡＭメモリセルの構造を提供することにある。さらに、周辺回路等ロジック回路の製造工程との整合性に優れたＭＲＡＭメモリセルの製造方法を提供することにある。
発明の開示
本願の発明の概略を説明すれば、以下の通りである。すなわち、本発明では、ＭＲＡＭセルのスイッチング素子として接合ダイオードを採用し、接合ダイオードは、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板あるいはシリコンウェハ（半導体基板）の分離領域（絶縁膜）上に形成する。すなわち、ＳＯＩ基板の表面半導体層に不純物を導入し、ｎ型不純物拡散領域およびｐ型不純物拡散領域を形成する。この不純物拡散領域でｐｎ接合ダイオードを構成する。あるいは、半導体基板表面の素子分離領域として形成する絶縁膜上に多結晶シリコン膜等の半導体層を堆積し、この半導体層に不純物を導入してｎ型不純物半導体層およびｐ型不純物半導体層を形成する。この不純物半導体層でｐｎ接合ダイオードを構成する。あるいは、ＳＯＩ基板の表面半導体層に不純物を導入してｎ型またはｐ型の不純物拡散領域を形成し、その不純物拡散領域上に多結晶シリコン膜等の半導体層を堆積し、半導体層に不純物を導入してｐ型またはｎ型の不純物半導体層を形成する。このＳＯＩ基板表面の不純物拡散領域と半導体層の不純物半導体層とでｐｎ接合ダイオードを構成する。
このような接合ダイオードは、ＳＯＩ基板あるいは半導体基板の絶縁膜上に形成されるので、基板から分離され、寄生トランジスタを発生することがない。このため、ＭＲＡＭ動作中のバイアス電圧のかかり方によらず、安定なセル動作を実現できる。また、採用するスイッチング素子はＦＥＴではなくダイオードなので、セル面積を小さくすることが可能であり、微細加工に有利である。
なお、接合ダイオードを構成するｐ型あるいはｎ型の不純物領域の平面パターンは、対象形とすること、あるいは、一方の不純物領域が他方の不純物領域を取り囲むような形状にすることが可能である。後者の場合、接合面積を大きく取ることが可能であり、ダイオードのオン抵抗を小さくすることができる。また、ｐ型あるいはｎ型の不純物領域は、ワード線方向に連続して一体に形成できる。この場合、メモリセル毎の基準電位を一定にすることができ、安定なメモリセル動作が期待できる。
また、ダイオードを多結晶シリコン膜等の半導体層で構成する場合、半導体層は周辺回路等ロジック回路のＦＥＴのゲート電極と同時に形成できる。ダイオードをＳＯＩ基板表面層への不純物拡散によって形成する場合も、周辺回路等ロジック回路のトランジスタのソースあるいはドレインの形成と同時に行える。このようにロジック回路の形成工程における不純物拡散工程やゲート電極形成工程と同一工程でダイオードが形成できるため、本発明の接合ダイオードを形成するための工程の増加はほとんどない。つまり、本発明として提案する製造方法はロジック回路等の製造工程との整合性に優れた工程であると言える。
発明を実施するための最良の態様
以下、本発明の実施の形態を図面に基づいて詳細に説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本実施の形態の記載内容に限定して解釈すべきではない。なお、実施の形態の全体を通して同じ要素または部材には同じ番号を付するものとする。
（実施の形態１）
図１は、本発明の一実施の形態であるメモリ装置（ＭＲＡＭ）の一例をメモリセル領域の部分について示した回路図である。図１に示すように、本実施の形態のＭＲＡＭは、ワード線ＷＬ、センス線ＳＬを有し、ＷＬおよびＳＬの交点には、トンネル磁気抵抗素子ＭＴＪとダイオードＤが配置される。ＭＴＪとＤとは直列に接続され、メモリセルを構成する。メモリセルの一端（ＭＴＪ端）はＳＬに接続され、他端（Ｄ端）はＷＬに接続される。メモリセルの選択は、ＳＬおよびＷＬを選択することにより行い、選択ＳＬおよび選択ＷＬの交点に位置するメモリセルが選択メモリセルとなる。ＳＬおよびＷＬの選択は列デコーダおよび行デコーダによって行われる。なお、図１においてＷＬを縦方向にＳＬを横方向に配置しているが、配置方向が逆になっても良いことは勿論である。
選択メモリセルからの情報の読み出しは以下のように行う。選択ＷＬを低電圧レベル（Ｌｏｗ）に維持し、選択ＳＬを定電流制限状態で高電圧レベル（Ｈｉｇｈ）に維持する。この状態では、選択メモリセルのダイオードＤには順バイアスがかかり、オン状態になる。ＭＴＪが高抵抗状態の場合、選択ＳＬの電位はＨｉｇｈレベルに維持され、ＭＴＪが低抵抗状態の場合、ＭＴＪおよびオン状態のＤを通じて電流が選択ＷＬに流れ、選択ＳＬの電位はＬｏｗレベルになる。この電圧レベルをセンスアンプで検出して情報を読み出すことができる。このとき、非選択ＷＬは高電圧レベル（Ｈｉｇｈ）に維持し、非選択ＳＬは低電圧レベル（Ｌｏｗ）に維持する。これにより非選択ＳＬおよび非選択ＷＬ間のダイオードＤは逆バイアスされ、選択ＷＬおよび非選択ＳＬ間、および、非選択ＷＬおよび選択ＳＬ間には電位差が発生しない。通常しきい値以下の電圧の場合順バイアス状態には無く、ダイオードはオフ状態（逆バイアス状態）である。何れの場合も非選択セルには電流は流れない。このような電位配置を採ることにより、選択メモリセルのＭＴＪにのみ電流を流そうとする電位がかかっている状態を実現でき、前記のように選択センス線の電位を読み取る（選択メモリセルに電流が流れているかを読み取る）ことによって目的の情報を読み出すことが可能になる。
選択メモリセルへの情報の書き込みは、選択ＷＬおよび選択ＳＬに所定の制御電流を流す。この電流によって生成した合成磁場によって、ＭＴＪのフリー層の磁化方向を制御し、情報の書き込みを行う。
なお、図１において、図の上下方向と図の横方向に隣接して配置されるワード線ＷＬあるいはセンス線ＳＬに番号を付し、また、交点に配置されるトンネル磁気抵抗素子ＭＴＪおよびダイオードＤに番号を付す。すなわち、ＷＬ１とＳＬ１との交点には、ＭＴＪ１１とＤ１１とからなるメモリセルが配置される。図において４つのメモリセルを示すが、さらに多数のメモリセルが接続されることは勿論である。以下の説明では、付記した番号は省略する。全てのメモリセルは原則として同一の構造を有する。
図２は、本実施の形態のＭＲＡＭの一例をメモリセルアレイおよび周辺回路の一部について例示した断面図および平面図である。図２においてその下側には一部断面図を示す。一部断面図の左側にはメモリセルアレイ部分を示し、右側には周辺回路部分を示す。図２の上側には一部平面図を示す。一部平面図の部材４３（センス線）の中心線に沿った断面図がその下側に示す一部断面図のメモリセルアレイ部分になる。以下、断面図と平面図とを同時に示すその他の図において同様である。また、図２の右上部に示した図はＭＴＪ部分の拡大断面図である。
本実施の形態のＭＲＡＭの基板部分には、半導体基板部１と基板絶縁層２とを有する。半導体基板部１には、シリコソウェハを例示できる。半導体基板部１は代表的なＳＯＩ基板に特有の構成であるが、ＳＯＩ構造つまり絶縁基板上にシリコン層を有する構造が実現される限りにおいて半導体である必要はない。たとえばガラス基板、アルミナ基板等であっても良い。基板絶縁層２は、たとえばシリコン酸化層を例示できる。その他、アルミナ層、シリコン窒化層等の絶縁層でも良い。半導体基板部１が絶縁体である場合は、基板絶縁層２は無くても良い。基板絶縁層２上には表面半導体層を有するが、後に説明するように、表面半導体層にはＦＥＴの活性領域（７，９）、ソース・ドレイン領域（１６，１９，２３，２７）、ｐｎ接合ダイオードの拡散領域（２５，２９）等が形成されている。半導体基板部１、基板絶縁層２、表面半導体層によってＳＯＩ基板が構成される。
基板絶縁層２上には素子分離構造５を有する。素子分離構造５には、シリコン酸化物を例示できるが、シリコン窒化物その他の絶縁物でも良い。素子分離領域５の底部は基板絶縁層２に達し、素子分離構造５および基板絶縁層２によって囲まれた半導体領域は基板および他の素子から電気的に分離される。
周辺回路領域（図２断面図の右側）の表面半導体層には、ｎチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）およびｐチャネル型ＭＯＳＦＥＴが形成されている。
ｎチャネル型ＭＯＳＦＥＴは、活性層７、ゲート絶縁膜１４、低濃度ｎ型半導体領域１６、サイドウォール２１、高濃度ｎ型半導体領域２３、ゲート電極２４、金属シリサイド層３２を有する。
活性層７は、ＳＯＩ基板の表面半導体層にｐ型の導電性を示す不純物、たとえばボロン（Ｂ）が導入されて形成されるｐ型の不純物半導体層である。活性層７には、ｎチャネル型ＭＯＳＦＥＴのチャネルが形成される。
ゲート絶縁膜１４は、たとえば熱酸化法あるいは熱ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成されたシリコン酸化膜である。ゲート絶縁膜１４には、シリコン窒化膜や酸化タンタル膜等高誘電率の誘電体膜を適用できる。
低濃度ｎ型半導体領域１６は、ゲート電極２４の両側に形成される不純物半導体領域であり、ｎ型の導電性を示す不純物たとえば砒素（Ａｓ）が低不純物濃度で導入されている。低濃度ｎ型半導体領域１６は後に説明する高濃度ｎ型半導体領域２３よりもチャネル領域側に形成され、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造の一部を構成する。
サイドウォール２１はゲート電極２４の側壁に形成される絶縁膜である。たとえばシリコン酸化膜を例示できるが、シリコン窒化膜その他の絶縁膜（誘電膜）でも良い。
高濃度ｎ型半導体領域２３は、ゲート電極２４の両側の低濃度ｎ型半導体領域１６よりも外側に形成される不純物半導体領域である。高濃度ｎ型半導体領域２３には、ｎ型の導電性を示す不純物たとえばリン（Ｐ）が高不純物濃度で導入される。前記したとおり、低濃度ｎ型半導体領域１６とともにＬＤＤを構成する。
ゲート電極２４は、ゲート絶縁膜１４上に形成された堆積半導体層たとえば多結晶シリコン膜をパターニングして形成される。またゲート電極２４はｎ型の不純物が導入されたｎ型不純物半導体層である。ｎチャネル型ＭＯＳＦＥＴのゲート電極をｎ型半導体とすることにより、しきい値制御を容易にして高性能なＭＯＳＦＥＴを構成できる。
金属シリサイド層３２は、高濃度ｎ型半導体領域２３およびゲート電極２４の表面に形成された金属シリサイド膜である。金属シリサイド層３２を形成することにより、高濃度ｎ型半導体領域２３およびゲート電極２４のシート抵抗を低減し、また、後に説明する接続部材３４とのコンタクト抵抗を低減できる。なお、金属シリサイド層３２は、メモリセルアレイ領域には形成されない。メモリセルアレイ領域の半導体基板上にはダイオードが形成され、このダイオードを構成する半導体領域に金属シリサイド層が形成されると構造上接合界面にリーク電流を生じダイオードとして機能しないためである。金属シリサイド層の形成を防止する手法として、いわゆるサリサイドプロセスを用いる場合には、たとえばシリコン酸化膜あるいはシリコン窒化膜等シリサイド化しない材料でマスクを形成する方法が例示できる。この点は後に工程の説明において詳述する。
ｐチャネル型ＭＯＳＦＥＴは、活性層９、ゲート絶縁膜１４、低濃度ｐ型半導体領域１９、サイドウォール２１、高濃度ｐ型半導体領域２７、ゲート電極２８、金属シリサイド層３２を有する。活性層９、低濃度ｐ型半導体領域１９、高濃度ｐ型半導体領域２７、ゲート電極２８については、前記した活性層７、低濃度ｎ型半導体領域１６、高濃度ｎ型半導体領域２３、ゲート電極２４の説明における導電型を逆極性に置き換える他は同様である。ゲート絶縁膜１４、サイドウォール２１、金属シリサイド層３２については前記と同様である。なお、本実施の形態のｐチャネル型ＭＯＳＦＥＴのゲート電極はｐ型半導体層である。すなわち、本実施の形態のＭＯＳＦＥＴはＣ−ＭＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ−ＭＯＳ）構造を構成し、いわゆるデュアルゲート構造を採用する。これにより、高性能なＣ−ＭＯＳ回路を構成できる。
メモリセルアレイ領域（図２断面図の左側）の表面半導体層には、ｎ型半導体層２５およびｐ型半導体層２９からなる接合ダイオードが形成されている。ｎ型半導体層２５およびｐ型半導体層２９は、ＳＯＩ基板の表面半導体層に不純物が導入されて形成される不純物半導体層である。ｎ型半導体層２５には、ｎ型の導電性を示す不純物たとえばリン（Ｐ）が高不純物濃度で導入される。ｐ型半導体層２９には、ｐ型の導電性を示す不純物たとえばボロン（Ｂ）が高不純物濃度で導入される。
本実施の形態の接合ダイオードは、ＳＯＩ基板の表面半導体層への不純物導入により形成されるので、他の素子あるいは基板から電気的に分離されており、寄生トランジスタを生じることがない。これによりＭＲＡＭの誤動作を防止できる。また、図示するように、本実施の形態の接合ダイオードはＳＯＩ基板の表面半導体層に形成される横型の拡散接合ダイオードである。このため十分大きなオン・オフ比および十分小さなオン抵抗を実現できる。また、後に説明するように、製造工程が特に複雑になることもない。つまり僅かなマスクの追加のみで容易に製造することが可能になる。なお、接合ダイオードを構成するｎ型半導体層２５およびｐ型半導体層２９の表面にシリサイド層が形成されていないことは前記したとおりである。
前記した接合ダイオード、ＭＯＳＦＥＴを含むＳＯＩ基板上には、絶縁膜３３が形成され、絶縁膜３３の内部には接続部材３４が形成されている。絶縁膜３３上には接続部材３４に接するように第１層配線３５，３６，３７が形成されている。第１層配線３５，３６，３７を覆うように絶縁膜３８が形成され、絶縁膜３８上には配線３６に接する局所配線４０が形成されている。局所配線４０上には磁気抵抗素子（ＭＴＪ）４１が形成され、ＭＴＪ４１および局所配線４０を覆う絶縁膜４２上に、ＭＴＪ４１に接する第２層配線４３が形成されている。
絶縁膜３３は、図示するようにＳＯＩ基板上の素子と第１層配線３５，３６，３７とを絶縁する層間絶縁膜である。絶縁膜３３にはシリコン酸化膜を例示できる。また、製造工程にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いる場合には、その最表面部にブロッキング層として機能するシリコン窒化膜を有する多層膜としても良い。また、絶縁膜３３は、配線の浮遊容量を低減するために誘電率の低い低誘電率膜を用いることができる。たとえばフッ素含有のシリコン酸化膜やＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜を例示できる。
接続部材３４は、ＳＯＩ基板上の素子と第１層配線３５，３６，３７とを接続する導電部材である。たとえば高不純物濃度のシリコン酸化物やタングステン等の高融点金属を例示できる。高融点金属を用いる場合には適当なブロッキング層（窒化チタン等）を用いることが好ましい。
第１層配線３５，３６，３７は、たとえばタングステン等の高融点金属、あるいはタングステンと窒化チタン等のブロッキング層との積層金属膜が例示できる。ブロッキング層に金属の拡散を抑制する効果を備える場合には、アルミニウム、銅等の低抵抗率金属を用いることもできる。第１層配線のうち、配線３５は、図２の平面図に示すように上下方向（第１方向）に延在するように形成される。配線３５はワード線ＷＬとして機能する。配線３５は接続部材３４を介して接合ダイオードのｎ型半導体層２５に接続される。配線３６は、接続部材３４を介して接合ダイオードのｐ型半導体層２９に接続され、局所配線４０への接続部材として機能する。配線３７は、周辺回路領域の第１層配線である。
絶縁膜３８は、絶縁膜３３と同様である。ただし、絶縁膜３８は第１層配線３５，３６，３７を埋め込むように形成するため、第１層配線３５，３６，３７上にもその膜厚をいくらか有するように形成する。第１層配線３５，３６，３７がダマシン法によって形成される場合には、第１層配線３５，３６，３７間を埋め込む層と第１層配線３５，３６，３７上に形成される層とに分離しても良い。第１層配線３５，３６，３７上に形成される絶縁膜３８の膜厚は、たとえば５０〜１００ｍとする。十分に薄い膜厚とすることにより、配線３５（ワード線ＷＬ）によって生成される磁界がＭＴＪ４１のフリー層に達するようにする。また、配線３６上の絶縁膜３８の膜厚が十分薄いことにより、局所配線４０に接続するためのコンタクトホールにスタッド等の接続部材を形成する必要がなくなる。
局所配線４０は、配線３６とＭＴＪ４１の一端とを接続する配線である。タングステン等の金属を例示できる。その膜厚は、配線３５（ワード線ＷＬ）によって生成される磁界がＭＴＪ４１のフリー層に達するようにすることを考慮して、十分に薄く形成する。たとえば、１００ｎｍの膜厚を例示できる。
ＭＴＪ４１は、強磁性体のフリー層４１ａ、絶縁層４１ｂ、強磁性体のピン層４１ｃ、反磁性層４１ｄからなる。これら各層あるいはその上下端層に適当な中間層を設けても良い。フリー層４１ａおよびピン層４１ｃにはたとえばコバルト（Ｃｏ）膜を用い、反磁性層４１ｄにはたとえばＦｅＭｎ膜を用いることができる。また、絶縁層４１ｂには、シリコン酸化膜あるいはアルミナ（Ａｌ＠ｙ２＠ｚＯ＠ｙ３＠ｚ）膜を用いることができる。これら薄膜はスパッタ法あるいはＣＶＤ法を用いて形成できる。なお、図示したＭＴＪ４１の積層方向は逆でも良い。また、フリー層４１ａと反磁性層４１ｄの各々の層とそれに接する金属配線との間に電極として金属層を形成することができる。金属層にはチタンを例示できる。この金属層は上下配線層に含めて形成することもできる。
絶縁膜４２は絶縁膜３３と同様である。第２層配線４３は、銅、アルミニウム等の金属を例示できる。窒化チタン等のブロッキング層との積層構造とすることもできる。第２層配線４３は、図２の平面図に示すように左右方向（第２方向）に延在するように形成される。第２層配線４３はセンス線ＳＬとして機能する。第２層配線４３はＭＴＪ４１の他端に接続される。
以上説明した本実施の形態のＭＲＡＭによれば、接合ダイオードがＳＯＩ基板上にたとえばの素子から絶縁されて形成される。このため寄生トランジスタを生じず、ＭＲＡＭの正常な動作が確保される。また、本実施の形態のダイオードでは、十分なオン・オフ比とオン抵抗が確保されるので、高性能なＭＲＡＭメモリセルを構成できる。さらに、本実施の形態のＭＴＪ４１は、金属の局所配線４０上に形成されるので、原子レベルの平坦性が確保される。このため、薄膜構造によって実現されるＭＴＪ４１の性能を十分に発揮することが可能になる。
以下、図面を参照して、本実施の形態のＭＲＡＭの製造方法の一例を説明する。図３〜図２３は、本実施の形態のＭＲＡＭの製造方法の一例を工程順に示した断面図または平面図である。
まず、半導体基板部１、基板絶縁層２、表面半導体層３からなるＳＯＩ基板を用意する（図３）。公知のフォトリソグラフィおよびエッチング技術を用いて、表面半導体層３に溝４を形成する（図４）。溝４の底部は、基板絶縁層２に達するように形成する。
ＳＯＩ基板の全面にたとえば図示しないシリコン酸化膜を形成し、溝４を埋め込んだ後、ＣＭＰ法によって表面半導体層３上のシリコン酸化膜を除去する。これにより、溝４内に分離領域５を形成する（図５）。
次に、周辺回路領域のｎチャネル型ＭＯＳＦＥＴが形成される領域に開口を持つフォトレジスト膜６を形成する。その後不純物としてボロン（Ｂ）をイオン注入し、ｎチャネル型ＭＯＳＦＥＴの活性層７を形成する（図６）。なお、不純物をイオン注入した後に熱処理を行って不純物の活性化を行う必要がある。以下の説明では、活性化処理の説明を省略する。また、熱処理による活性化工程は、いくつかのイオン注入の後、まとめて活性化を行っても良い。後に熱工程（たとえばゲート絶縁膜形成のための熱酸化工程等）が介在する場合には、不純物活性化のための熱処理を省略できる。
次に、周辺回路領域のｐチャネル型ＭＯＳＦＥＴが形成される領域に開口を持つフォトレジスト膜８を形成する。その後不純物としてリン（Ｐ）をイオン注入し、ｐチャネル型ＭＯＳＦＥＴの活性層９を形成する（図７）。
フォトレジスト膜８を除去した後、ＳＯＩ基板の表面にシリコン酸化膜１０および多結晶シリコン膜１１を形成する（図８）。シリコン酸化膜１０は、たとえば熱ＣＶＤ法により形成できる。ここではシリコン酸化膜を例示するが、シリコン窒化膜、アルミナ膜、酸化タンタル膜等その他の誘電体膜でも良い。また、ＳＯＩ基板の表面のシリコン領域のみを選択的に酸化してシリコン酸化膜を形成しても良い。また、ここでは多結晶シリコン膜１１を例示するが、アモルファス（非晶質）シリコン膜でも良い。
次に、ＭＯＳＦＥＴのゲート電極パターンにパターニングされたフォトレジスト膜１２を形成し、これをマスクに多結晶シリコン膜１１およびシリコン酸化膜１０をエッチングしてゲート電極１３およびゲート絶縁膜１４を形成する。（図９）。
次に、周辺回路領域のｎチャネル型ＭＯＳＦＥＴが形成される領域に開口を持つフォトレジスト膜１５を形成し、不純物として砒素（Ａｓ）をイオン注入する（図１０）。不純物はゲート電極１３に対して自己整合的に注入され、ゲート電極１３の両側の活性層７にｎチャネル型ＭＯＳＦＥＴの低濃度ｎ型半導体領域１６が自己整合的に形成される。同時にゲート電極１３にも砒素が注入され、ｎ型の多結晶シリコンからなるゲート電極１７になる。なお、ここでは不純物の熱拡散非容易性を考慮して砒素を例示したが、不純物としてリンを採用しても良い。
次に、周辺回路領域のｐチャネル型ＭＯＳＦＥＴが形成される領域に開口を持つフォトレジスト膜１８を形成し、不純物としてボロン（Ｂ）をイオン注入する（図１１）。不純物は前記同様ゲート電極１３に対して自己整合的に注入され、ｐチャネル型ＭＯＳＦＥＴの低濃度ｐ型半導体領域１９が自己整合的に形成される。また、ゲート電極１３は、ｐ型のゲート電極２０になる。
フォトレジスト膜１８を除去し、図示しない絶縁膜たとえばシリコン酸化膜あるいはシリコン窒化膜を基板の表面に堆積する。その後、絶縁膜を異方性エッチングによりエッチングし、ゲート電極１７，２０の側壁にサイドウォール２１を形成する（図１２）。
次に、周辺回路のｎチャネル型ＭＯＳＦＥＴが形成される領域およびメモリセル領域のダイオードのｎ型半導体層２５が形成される領域に開口を持つフォトレジスト膜２２を形成し、不純物としてリン（Ｐ）をイオン注入する（図１３）。不純物はゲート電極１７およびサイドウォール２１に対して自己整合的に注入され、ゲート電極１７の両側の低濃度ｎ型半導体領域１６より外側に高濃度ｎ型半導体領域２３が自己整合的に形成される。同時にゲート電極１７にもリンが注入され、ｎ型のゲート電極２４になる。また、同時にメモリセルアレイ領域の表面半導体層３にリンが注入され、ｎ型半導体層２５が形成される。
次に、周辺回路のｐチャネル型ＭＯＳＦＥＴが形成される領域およびメモリセル領域のダイオードのｐ型半導体層２９が形成される領域に開口を持つフォトレジスト膜２６を形成し、不純物としてボロン（Ｂ）をイオン注入する（図１４）。不純物はゲート電極２０およびサイドウォール２１に対して自己整合的に注入され、ゲート電極２０の両側の低濃度ｐ型半導体領域１９より外側に高濃度ｐ型半導体領域２７が自己整合的に形成される。同時にゲート電極２０にもリンが注入され、ｐ型のゲート電極２８になる。また、同時にメモリセルアレイ領域の表面半導体層３にボロンが注入され、ｐ型半導体層２９が形成される。
前記したとおり、ｎ型半導体層２５およびｐ型半導体層２９はダイオードを構成する。本実施の形態では、前記のとおりダイオードはＭＯＳＦＥＴの高濃度不純物半導体領域の形成工程で同時に形成できる。よって、本実施の形態のダイオードを形成するための工程の追加はなく、従来の工程内で若干のマスク変更によってダイオードの製造が可能である。
次に、メモリセルアレイ領域を覆うマスク層３０を形成し（図１５）、基板表面を覆う金属層３１を形成する（図１６）。マスク層３０にはたとえばシリコン酸化膜あるいはシリコン窒化膜を例示できる。金属層３１には、たとえばタングステン、コバルト等、シリコンとの化合によって抵抗率の低い金属シリサイド層を形成する金属を例示できる。
熱処理によって金属層３１とシリコンとを反応させ、半導体基板上のシリコンが露出した部分に金属シリサイド層３２を形成する。未反応の金属層３１はエッチングにより除去する。すなわち、サリサイドプロセスを実施する。さらにマスク層３０を除去する（図１７）。なお、このマスク層３０は必ずしも除去する必要はない。このようにマスク層３０を形成して金属シリサイド層３２を形成するため、マスク層３０で覆われた部分には金属シリサイド層は形成されない。つまりメモリセルアレイ領域のダイオード（ｎ型半導体層２５およびｐ型半導体層２９）にはシリサイド層が形成されない。これによりダイオードの接合界面におけるシリサイド層に起因する電流リークを防止する。すなわち、本実施の形態のダイオードを形成することによる従来工程との相違は、高々マスク層３０を形成するためのマスクを１枚追加する程度であり、また、このマスクのアライメントも高い精度が要求されない。よって、本実施の形態のダイオードを追加することによる工程負荷の増加は大きくない。なお、マスク層３０をシリコン酸化膜で構成する場合は、これを除去しなくても良い。
この段階におけるメモリセルアレイ領域の平面図を図１８に示す。ｎ型半導体層２５およびｐ型半導体層２９は分離領域５によって各素子から分離され、アイランド状に形成されている。このため寄生トランジスタを発生することがない。また、ｎ型半導体層２５およびｐ型半導体層２９は対称に形成され、その境界部が接合面を形成する。セルサイズから、十分に低いオン抵抗が確保できる。
次に、絶縁膜３３を基板上に形成し、絶縁膜３３の所定の領域にコンタクトホールを形成する。コンタクトホール内に導電膜を埋め込み、導電部材３４を形成する（図１９）。絶縁膜３３の形成には公知のＣＶＤ法を用いることができる。コンタクトホールの形成には公知のフォトリソグラフィおよびエッチング技術を用いることができる。導電部材３４の形成には、コンタクトホールを埋め込む導電膜（たとえば高不純物濃度の多結晶シリコン膜）の堆積とＣＭＰ法を用いることができる。
絶縁膜３３上に、たとえばタングステン等の金属膜を堆積し、公知のフォトリソグラフィとエッチング技術を用いて第１層配線３５，３６，３７を形成する（図２０）。金属膜の堆積にはたとえばスパッタ法を用いることができる。第１層配線３５，３６，３７のパターニングは、前記したとおり配線３５が図の上下方向（第１方向）に延在するようにパターニングする。
次に、第１層配線３５，３６，３７を覆う絶縁膜３８を形成する。ただし、前図で説明した第１層配線をダマシン法を用いて形成しても良い。つまり、絶縁膜３８に形成した溝内に金属膜を埋め込み、この金属膜の不要部をＣＭＰ法によって除去することにより溝内に配線を形成する。この場合、絶縁膜３８の上部には第１層配線を覆う薄い絶縁膜が形成される。配線３６上の絶縁膜３８にコンタクトホール３９を形成し、さらに図示しない金属膜を堆積する。この金属膜をパターニングして局所配線４０を形成する（図２１）。なお、配線３６上の絶縁膜３８は十分に薄い膜厚なのでコンタクトホール３９に接続部材を埋め込む必要はない。
次に、ＭＴＪを構成する反磁性層４１ｄ、ピン層４１ｃ、絶縁層４１ｂ、フリー層４１ａを順次堆積し、これをパターニングしてＭＴＪ４１を形成する（図２２）。前記各層の堆積にはスパッタ法を用いることができる。また、パターニングにはドライエッチング法を用いることができる。なお、ＭＴＪを構成する各層の積層順を逆にしても良いことは前記したとおりである。
ＭＴＪ４１、局所配線４０を覆う絶縁膜４２を形成し、たとえばＣＭＰ法によってＭＴＪ４１の表面を露出させる。その後、図示しない金属膜堆積し、この金属膜をパターニングして第２層配線（センス線４３）を形成する（図２３）。なお、ＭＯＳＦＥＴ上に第２層配線を図示しないが、周辺回路のＭＯＳＦＥＴの配線を任意に形成できることは言うまでもない。その後、任意層数の配線層を形成できるが、説明を省略する。
本実施の形態の製造方法によれば、メモリセルアレイ領域の接合ダイオードを大幅な工程増加をすることなく容易に形成できる。また、ＣＭＰ法等を用いて平坦面を形成でき、ＭＴＪ４１の下地層に金属膜である局所配線４０を採用するので、ＭＴＪ４１を形成するための必要な平坦性が確保される。従来技術であるロジック回路の製造方法に若干のマスク変更と最小枚数のマスクを追加することによって、安定な動作が期待できるＭＲＡＭメモリセルを形成することが可能になる。
（実施の形態２）
本実施の形態のＭＲＡＭは、実施の形態１で説明したＭＲＡＭのダイオードの構成を変更した例である。実施の形態１のＭＲＡＭと同じ構成の説明は省略し、相違する部分についてのみ説明を行う。
図２４は、本実施の形態２のＭＲＡＭの一例をメモリセルアレイおよび周辺回路の一部について例示した断面図および平面図である。本実施の形態のＭＲＡＭはシリコン基板（シリコンウェハ）５０上に形成される。シリコン基板５０の表面部には分離領域５３が形成され、周辺回路領域には、分離領域５３で規定されるｐウェル５４、ｎウェル５５が形成されている。ｐウェル５４にはｎチャネル型ＭＯＳＦＥＴが形成され、ｎウェルにはｐチャネル型ＭＯＳＦＥＴが形成される。メモリセルアレイ領域の分離領域５３上には、ダイオードが形成される。ダイオードはｎ型半導体層６０とｐ型半導体層６２とからなり、接合ダイオードを構成する。また、ｎ型半導体層６０とｐ型半導体層６２とは分離領域５３上にアイランド状に形成される。すなわち、メモリセル領域のダイオードは他の素子あるいはシリコン基板５０から電気的に分離される。これにより寄生トランジスタの発生を防止できる。ｎ型半導体層６０およびｐ型半導体層６２は後に説明するようにＭＯＳＦＥＴのゲート電極と同時に形成される。
図２５〜図３５は、本実施の形態２のＭＲＡＭの製造方法の一例を工程順に示した断面図または平面図である。まず、シリコン基板（シリコンウェハ）５０を用意し（図２５）、公知のフォトリソグラフィおよびエッチング技術を用いて表面に溝５１を形成する（図２６）。その後、図示しない絶縁膜を堆積し、たとえばＣＭＰ法を用いて絶縁膜を除去し、溝５１内に絶縁膜を埋め込んで分離領域５３を形成する（図２７）。
次に、周辺回路領域にたとえばイオン注入法を用いてｐウェル５４およびｎウェル５５を形成し（図２８）、基板全面にシリコン酸化膜１０および多結晶シリコン膜１１を形成する（図２９）。
ＭＯＳＦＥＴのゲート電極となるパターンおよびｎ型半導体層６０およびｐ型半導体層６２となる領域を覆うパターンを持つフォトレジスト膜５６を形成し、これをマスクとして多結晶シリコン膜１１およびシリコン酸化膜１０をエッチングする（図３０）。この工程で、ＭＯＳＦＥＴのゲート電極となる領域とダイオードが形成される半導体層（アイランド）とを同時に形成する。
実施の形態１と同様ＭＯＳＦＥＴの低濃度不純物領域（１６，１９）を形成し、さらにサイドウォール２１を形成する（図３１）。
周辺回路のｎチャネル型ＭＯＳＦＥＴが形成される領域およびメモリセル領域のダイオードのｎ型半導体層６０が形成される領域に開口を持つフォトレジスト膜５９を形成し、不純物としてリン（Ｐ）をイオン注入する（図３２）。実施の形態１で説明した通り、高濃度ｎ型半導体領域２３、ｎ型のゲート電極２４が形成され、同時にメモリセルアレイ領域の半導体層５７にリンが注入され、ｎ型半導体層６０が形成される。
次に、周辺回路のｐチャネル型ＭＯＳＦＥＴが形成される領域およびメモリセル領域のダイオードのｐ型半導体層６２が形成される領域に開口を持つフォトレジスト膜６１を形成し、不純物としてボロン（Ｂ）をイオン注入する（図３３）。同様に、高濃度ｐ型半導体領域２７、ｐ型のゲート電極２８が形成され、同時にメモリセルアレイ領域の半導体層５７にボロンが注入され、ｐ型半導体層６２が形成される。
このようにしてｎ型半導体層６０およびｐ型半導体層６２からなるダイオードが形成される。前記したとおりこのダイオードは分離領域５３上のシリコンアイランドとして形成される。このため寄生トランジスタを構成することがない。これにより正常なＭＲＡＭメモリセルの動作が担保できる。また、実施の形態１と同様にダイオードを形成するための工程の追加は必要なく、従来の工程内での若干のマスク変更によって製造が可能である。
次に、実施の形態１と同様に、メモリセルアレイ領域を覆うマスク層６３を形成し、サリサイドプロセスを行う。これにより金属シリサイド層３２を形成する（図３４）。マスク層６３によりダイオードの接合界面における電流リークを防止できる。
この段階におけるメモリセルアレイ領域の平面図を図３５に示す。ｎ型半導体層６０およびｐ型半導体層６２は分離領域５３上のアイランドとして形成されるので各素子および基板から電気的に分離される。このため寄生トランジスタを発生することがない。また、ｎ型半導体層６０およびｐ型半導体層６２は対称に形成され、その境界部が接合面を形成する。実施の形態１と同様に、十分に低いオン抵抗が確保できる。その後の工程は実施の形態１と同様であるため、詳細な説明は省略する。
本実施の形態によれば、分離領域５３上にアイランド状にダイオードを形成するので、寄生トランジスタを生じない。しかも、ダイオードはゲート電極と同時にパターニングされ、ＭＯＳＦＥＴにソース・ドレインと同時に不純物導入されるため、僅かの工程増加によって製造が可能である。
（実施の形態３）
本実施の形態のＭＲＡＭは、実施の形態１で説明したＭＲＡＭのダイオードの構成をさらに変更した例である。実施の形態１のＭＲＡＭと同じ構成の説明は省略し、相違する部分についてのみ説明を行う。
図３６は、本実施の形態３のＭＲＡＭの一例をメモリセルアレイおよび周辺回路の一部について例示した断面図および平面図である。本実施の形態のＭＲＡＭはＳＯＩ基板上に形成される点は実施の形態１と同様である。ただし、本実施の形態３のダイオードは、ＳＯＩ基板の表面半導体層３から生成されるｎ型半導体層７１と、ＭＯＳＦＥＴのゲート電極と同時にパターニングされるｐ型半導体層７５とからなる点が相違する。すなわち、本実施の形態３のダイオードは、基板表面と平行な接合面をもつダイオードである。また、本実施の形態３のダイオードの表面には、金属シリサイド層３２が形成される。
図３７〜図４５は、本実施の形態３のＭＲＡＭの製造方法の一例を工程順に示した断面図または平面図である。本実施の形態３の初期の製造方法は、実施の形態１における図３〜図７と同様である。
周辺回路領域に活性層７，９を形成後、メモリセルアレイ領域の全面に開口を有するフォトレジスト膜７０を形成し、不純物としてリン（Ｐ）をイオン注入し、表面半導体層３にリンを導入してｎ型半導体層７１を形成する（図３７）。
次に、シリコン酸化膜１０を形成し（図３８）、メモリセルアレイ領域のシリコン酸化膜１０を除去する（図３９）。フォトレジスト膜７０を除去した後、多結晶シリコン膜１１を基板の全面に堆積する（図４０）。
次に、実施の形態１と同様にゲート電極をパターニングする。ただし、フォトレジスト膜７２には、ｐ型半導体層７５となる領域がパターニングされないようなパターンを含む。このパターニングによってｎ型半導体層７１上に半導体層７３が形成される（図４１）。
次に、実施の形態１と同様に、ゲート電極の側壁にサイドウォール２１を形成する。本実施の形態では、メモリセルアレイ領域に半導体層７３を有するので、その側壁にもサイドウォール２１が形成される（図４２）。
次に、ｐチャネル型ＭＯＳＦＥＴの領域および半導体層７３の形成領域に開口を持つフォトレジスト膜７４を形成し、不純物としてボロン（Ｂ）をイオン注入する（図４３）。このイオン注入によってｐチャネル型ＭＯＳＦＥＴの高濃度ｐ型半導体領域２７が形成され、同時に半導体層７３にｐ型半導体層７５が形成される。なお、ｐ型半導体層７５とｎ型半導体層７１との間にコンタクトを良好にとるための埋め込みコンタクト層を形成しても良い。
その後、実施の形態１と同様にｎチャネル型ＭＯＳＦＥＴの高濃度ｎ型半導体領域２３を形成し、さらに実施の形態１と同様のサリサイドプロセスを実行する。本実施の形態３では、実施の形態１のようなマスク層３０を形成しない。このため、ｎ型半導体層７１の露出部およびｐ型半導体層７５にも金属シリサイド層３２が形成される（図４４）。ただし、本実施の形態３のｐ型半導体層７５の側壁にはサイドウォール２１が形成されているので、ｎ型半導体層７１とｐ型半導体層７５との間にはリークは発生しない。本実施の形態３では、ダイオード領域にも金属シリサイド層３２を有するので、コンタクト抵抗を低減できる。
この段階におけるメモリセルアレイ領域の平面図を図４５に示す。ただし、金属シリサイド層３２は表示していない。ＳＯＩ基板の表面半導体層として形成されたｎ型半導体層７１はｐ型半導体層７５の下部にも形成され、ｐ型半導体層７５はｎ型半導体層７１上に形成される。接合面はｐ型半導体層７５の底面となる。極めて大きな接合面が得られ、ダイオードの直列抵抗（オン抵抗）が低減される。また、ｎ型半導体層７１は、ＳＯＩ基板の分離領域５および基板絶縁層２に囲まれて形成され、従って他の素子あるいは基板から分離されており、寄生トランジスタを発生しない効果は実施の形態１、２と同様である。その後の工程は実施の形態１と同様であるため、詳細な説明は省略する。
本実施の形態によれば、ダイオード形成領域であるｎ型半導体層７１が他の素子および基板から電気的に分離されるので寄生トランジスタを生じない。また、ｎ型半導体層７１およびｐ型半導体層７５は周辺回路のＭＯＳＦＥＴと同時に形成されるため、工程を大幅に増加することがない。また、本実施の形態３のダイオードではその構造上接合面積を広くでき、ダイオードのオン抵抗を小さくできる。さらにダイオード表面に金属シリサイド層３２を形成できるので、コンタクト抵抗を低減し、ダイオードのオン抵抗を小さくすることができる。なお、本実施の形態では、ｐ型半導体層７５の形成にイオン注入法を例示したが、予め高濃度にｐ型不純物をドープした多結晶シリコン膜を形成し、熱処理等のオートドープによってｐ型半導体層７５とｎ型半導体層７１との間のｐｎ接合を形成しても良い。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更することが可能である。
たとえば、実施の形態１〜３では、ダイオードの平面パターンとして対称形を例示した。図４６に示すようにｐ型半導体層２９がｎ型半導体層２５に取り囲まれるようなパターンにすることができる。この場合、ダイオードの接合面積を大きくして、オン抵抗を低減できる。また、図４７に示すように、ｎ型半導体層２５をワード線延在方向（第１方向）に連なるように一体に形成できる。この場合、ダイオード素子間の電位を一定にして安定な動作が期待できる。また、図４８に示すように、ｎ型半導体層２５をワード線延在方向（第１方向）に一体に形成するとともに、ｐ型半導体層２９がｎ型半導体層２５に取り囲まれるようなパターンにすることも可能である。
前記した、実施の形態において、半導体の導電型は例示である。ｐ型とｎ型とを入れ替えても良いことは勿論である。
また、前記実施の形態において、読み取りのワード線と書き込みのワード線を併用した例を示したが、独立に書き込みワード線を形成してもよいことは勿論である。
また、ＭＴＪの記憶状態には「０」または「１」の２値の場合を例示した。磁化の状態に中間値を持たせて多値記憶をさせることも可能である。たとえば不連続な４つの磁化状態によって１セルで２ビットの情報を記憶させても良い。
前記した実施の形態における各部材の材料はあくまでも例示である。所定の性能が達成できる限り他の材料を用いることも可能である。たとえば半導体材料はシリコンに限らず、化合物半導体を用いることも可能である。また、薄膜形成方法は、ＣＶＤ法やスパッタ法等例示の方法以外にも各種の薄膜形成法が適用できる。エッチング方法についても同様である。
また、前記実施の形態１および３では、ＳＯＩ基板を用いた例を説明しており、周辺回路等のトラシジスタもＳＯＩ基板上に形成した例を説明しているが、周辺回路等のトランジスタは必ずしもＳＯＩ基板上に形成する必要はない。オフセット等を設けてバルクシリコン（半導体基板部１）にトランジスタを形成しても良い。また前記実施の形態において素子分離構造として溝分離を例示しているが、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）等他の分離構造を用いることも可能である。
本願で開示される発明のうち、代表的なものによって得られる効果は、以下の通りである。すなわち、寄生トランジスタの発生を防止するＭＲＡＭメモリセルの構造を提供できる。また、ＦＥＴ＋ＭＴＪのセル構造よりも占有面積が小さくなるサイズアドバンテージに優れたＭＲＡＭメモリセルの構造を提供できる。さらに、周辺回路等ロジック回路の製造工程との整合性に優れたＭＲＡＭメモリセルの製造方法を提供できる。
【図面の簡単な説明】
図１は、本発明の一実施の形態１であるメモリ装置（ＭＲＡＭ）の一例をメモリセル領域の部分について示した回路図である。
図２は、実施の形態１のＭＲＡＭの一例をメモリセルアレイおよび周辺回路の一部について例示した断面図および平面図である。
図３は、実施の形態１のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図４は、実施の形態１のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図５は、実施の形態１のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図６は、実施の形態１のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図７は、実施の形態１のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図８は、実施の形態１のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図９は、実施の形態１のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図１０は、実施の形態１のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図１１は、実施の形態１のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図１２は、実施の形態１のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図１３は、実施の形態１のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図１４は、実施の形態１のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図１５は、実施の形態１のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図１６は、実施の形態１のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図１７は、実施の形態１のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図１８は、実施の形態１のＭＲＡＭの製造方法の一例を工程順に示した平面図である。
図１９は、実施の形態１のＭＲＡＭの製造方法の一例を工程順に示した平面図および断面図である。
図２０は、実施の形態１のＭＲＡＭの製造方法の一例を工程順に示した平面図および断面図である。
図２１は、実施の形態１のＭＲＡＭの製造方法の一例を工程順に示した平面図および断面図である。
図２２は、実施の形態１のＭＲＡＭの製造方法の一例を工程順に示した平面図および断面図である。
図２３は、実施の形態１のＭＲＡＭの製造方法の一例を工程順に示した平面図および断面図である。
図２４は、実施の形態２のＭＲＡＭの一例をメモリセルアレイおよび周辺回路の一部について例示した断面図および平面図である。
図２５は、実施の形態２のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図２６は、実施の形態２のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図２７は、実施の形態２のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図２８は、実施の形態２のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図２９は、実施の形態２のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図３０は、実施の形態２のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図３１は、実施の形態２のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図３２は、実施の形態２のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図３３は、実施の形態２のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図３４は、実施の形態２のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図３５は、実施の形態２のＭＲＡＭの製造方法の一例を工程順に示した平面図である。
図３６は、実施の形態３のＭＲＡＭの一例をメモリセルアレイおよび周辺回路の一部について例示した断面図および平面図である。
図３７は、実施の形態３のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図３８は、実施の形態３のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図３９は、実施の形態３のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図４０は、実施の形態３のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図４１は、実施の形態３のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図４２は、実施の形態３のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図４３は、実施の形態３のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図４４は、実施の形態３のＭＲＡＭの製造方法の一例を工程順に示した断面図である。
図４５は、実施の形態３のＭＲＡＭの製造方法の一例を工程順に示した平面図である。
図４６は、実施の形態１〜３のＭＲＡＭの他の例をメモリセルアレイについて示した平面図である。
図４７は、実施の形態１〜３のＭＲＡＭのさらに他の例をメモリセルアレイについて示した平面図である。
図４８は、実施の形態１〜３のＭＲＡＭのさらに他の例を、メモリセルアレイについて示した平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【国際調査報告】
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