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　特願２００１−２３３７９９「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成１５年　２月１４日出願公開、特開２００３−　４６０００〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯
　本願は、平成１３年８月１日に特許出願され、平成２３年９月６日付けで拒絶査定がなされ、これに対し、同年１２月１２日に拒絶査定不服審判が請求がされるとともに手続補正書が提出された。その後前置審査において、平成２４年３月２日付けで拒絶理由が通知され、期間を指定して意見書を提出する機会が与えられたが、請求人からは何らの応答もなかった。
　
２　前置審査における拒絶理由
　前置審査において平成２４年３月２日付けで通知した拒絶の理由の概要は、本願の請求項１に係る発明は、その出願前に日本国内において頒布された「特開平０９−１３９４７７号公報」（以下「引用例１」という。）又は「特開２０００−０５８７８４号公報」（以下「引用例２」という。）に記載されているから、特許法第２９条第１項第３号に該当し、特許を受けることができない、仮に記載されていないとしても、引用例１又は２に記載の発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないというもの、本願の請求項２に係る発明は、引用例１の記載に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないというもの、本願の請求項３に係る発明は、引用例１、２及び特開昭６４−０８１３５８号公報の記載に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないというもの、及び、本願は、特許請求の範囲の記載が不備のため、特許法第３６条第６項第１号及び第２号に規定する要件を満たしていないというものである。
　
３　本願発明
　本願の請求項１〜４に係る発明は、平成２３年１２月１２日に提出された手続補正書により補正された明細書及び図面の記載からみて、その明細書の特許請求の範囲の請求項１〜４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定される次のとおりのものである。
「【請求項１】　半導体基板上のトランジスタ形成領域に第１方向に延在して形成される複数の製品用ゲートパターンと、
　該製品用ゲートパターンに対して自己整合的に形成される拡散層と、
　前記製品用ゲートパターンと同様に前記第１方向に延在したゲートパターンを有し前記半導体基板の最外周に形成される複数のダミーゲートパターンとを備える半導体装置であって、
　前記トランジスタ形成領域と前記ダミーゲートパターンが形成される領域の境界に形成され、前記第１方向に延在して形成された第１ダミーゲートパターンと、
　前記第１ダミーゲートパターンに隣接して形成され、前記第１方向に延在して形成された第２ダミーゲートパターンと、
　前記第１ダミーゲートパターンと前記第２ダミーゲートパターンのみを互いに接続する接続部とを有することを特徴とする半導体装置。」
　
４　引用例の記載と引用発明
（１）引用例２の記載
　引用例２には、「半導体装置」（発明の名称）に関して、図１〜９とともに、以下の事項が記載されている（下線は当審で付加した。以下同じ。）。
　
（ａ）「【０００１】
【発明の属する技術分野】本発明は、半導体装置に関し、特にＭＩＳＦＥＴが基板面内に規則的に配置された半導体装置に関する。」
　
（ｂ）「【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を例にとり、従来の技術を説明する。
【０００３】図８は、従来のＤＲＡＭの概略平面図を示す。
半導体基板の
上に
列方向（縦方向）に延在する複数のワード線１００が
配置されている
【０００４】
ワード線１００
の各々に対応して複数のＭＩＳＦＥＴ１０５が配置されている
複数のＭＩＳＦＥＴ１０５は、行方向及び列方向に規則的に配置されている
【０００５】１つの活性領域１０４の上を２本のワード線１０５が通過し、１つの活性領域１０４内に２つのＭＩＳＦＥＴ１０５が形成される。ＭＩＳＦＥＴ１０５を覆うように、基板上に層間絶縁膜が形成されている。各ＭＩＳＦＥＴ１０５のソース／ドレイン領域のうち活性領域１０４の両端に位置するストレージ領域１０６の各々に対応して、層間絶縁膜にストレージコンタクトホール１１０が形成されている。ストレージコンタクトホール１１０の各々の中に、キャパシタが形成されている。キャパシタの一方の電極は、対応するストレージ領域１０６に接続され、他方の電極は、キャパシタ相互間で接続されて共通電極を構成している。
【０００６】…
【０００７】各ＭＩＳＦＥＴ１０５のソース／ドレイン領域のうち活性領域１０４の中央部に位置するビット領域１０７は、２つのＭＩＳＦＥＴ１０５で共有される。ビット領域１０７の各々に対応して、層間絶縁膜にビットコンタクトホール１１１が形成されている。ビットコンタクトホール１１１の各行に対応して、層間絶縁膜の上に行方向に延在するビット線１０８が配置されている。ビット領域１０７は、ビットコンタクトホール１１１を介して対応するビット線１０８に接続されている。
【０００８】…
【０００９】ダミーワード線１０１の外側の、基板表面層に、列方向に延在する最外周不純物拡散領域１２５が配置されている。最外周不純物拡散領域１２５は、ダミーワード線１０１に対応するＭＩＳＦＥＴ１０５ａのビット領域を兼ねている。最外周不純物拡散領域１２５には、ワード線１０５に印加される読出電位Ｖiiの半分の電圧Ｖii／２が印加されている。最外周不純物拡散領域１２５は、周辺回路のトランジスタの動作等に起因して生じた電子を捕獲し、メモリセル部へのこれらの電子の注入を防止する。
【００１０】各ビット線１０８は、センスアンプ回路１３０に接続されている。センスアンプ回路１３０は、最外周不純物拡散領域１２５よりもさらに外側に配置されている。センスアンプ回路１３０は、ビット線１０８に現れた電圧を検出する。なお、最も外側（図８の最も上の行）のビット線１０８ａはセンスアンプ回路１３０に接続されておらず、ダミーとされている。
【００１１】すなわち、
ワード線
の
最も外側のものはダミー
ダミーのワード線
を配置するのは、実際にメモリセルとして機能する領域のパターンを安定して形成するため
　
（ｃ）「【００２３】
【発明の実施の形態】図１は、本発明の第１の実施例による半導体装置の概略平面図を示す。
複数のワード線１００が図１の列方向（縦方向）に延在
ワード線１００（審決注：「１１０」は誤記と認定）
に、ＭＩＳＦＥＴ１０５が配置されている
【００２４】
ＭＩＳＦＥＴ１０５のゲート電極は、対応するワード線１００（審決注：「１０５」は誤記と認定）が兼ねている
【００２５】
複数のワード線１００のうち最も外側のワード線のさらに外側に、ダミーワード線１０が配置され、その外側にダミーワード線１１が配置されている
ダミーワード線１０
の各々に、ＭＩＳＦＥＴ１５が配置され
ワード線１１
の各々にＭＩＳＦＥＴ１６が配置されている
【００２６】ＭＩＳＦＥＴ１５のストレージ領域２１及びＭＩＳＦＥＴ１６のストレージ領域２２が、２本のダミーワード線１０と１１との間に配置されている。すなわち、ＭＩＳＦＥＴ１０５、１５、及び１６のストレージ領域１０６、２１、及び２２は、外側のダミーワード線１１よりも内側にのみ配置されている。ストレージ領域２１及び２２に対応するストレージコンタクトホール１７及び１９は、それぞれダミーワード線１１及び１０と部分的に重なるように配置されている。
【００２７】ＭＩＳＦＥＴ１５に対応するビットコンタクトホール１８が、ダミーワード線１０とその内側のワード線１００との間に配置されている。
【００２８】外側のダミーワード線１１よりもさらに外側に、シリコン基板の表面層にリンをドープして形成された最外周不純物拡散領域２５が配置されている。最外周不純物拡散領域２５は、ダミーワード線１１に沿って列方向に延在し、ＭＩＳＦＥＴ１６のビット領域を兼ねている。ただし、ＭＩＳＦＥＴ１６のビット領域に対応するビットコンタクトホールは形成されていない。
【００２９】ダミーワード線１０及び１１に、第１の電圧印加回路２７を介して接地電位ＶSSが印加されている。接地電位ＶSSは、ダミーワード線１０及び１１に対応するＭＩＳＦＥＴ１５及び１６を非導通状態にするゲート電圧である。…。」
　
（ｄ）「【００３１】次に、図２〜図４を参照して、図１に示す半導体装置の製造方法を説明する。図２〜図４は、図１の一点鎖線Ａ２−Ａ２における断面図である。
【００３２】図２（Ａ）に示すように、
ｐ型シリコン基板３０
上を、紙面に垂直な方向にワード線１００及びダミーワード線１０が通過している
【００３３】活性領域１０４上では、ワード線１００及びダミーワード線１０はゲート酸化膜３２の上に配置されている。ワード線１００、ダミーワード線１０及び１１は、ポリシリコン膜とＷＳｉ膜との２層構造を有する。ワード線１００、ダミーワード線１０及び１１の上に、ＳｉＯ2 からなる上部絶縁膜３３が形成されている。ここまでの構造は、周知のシリコン局所酸化（ＬＯＣＯＳ）、熱酸化、化学気相成長（ＣＶＤ）、フォトリソグラフィ、及び反応性イオンエッチング（ＲＩＥ）の技術を用いて形成することができる。
【００３４】
ワード線１００及びダミーワード線１０、１１をマスクとして、
イオンを注入する
ワード線１００及びダミーワード線１０の両側に、不純物拡散領域が形成される
図２（Ａ）の両端の不純物拡散領域がストレージ領域１０６であり、中央の不純物拡散領域がビット領域１０７である
　
（ｅ）図１には、第１の実施例による半導体装置の概略平面図が示されており、ダミーワード線１０とダミーワード線１１は、互いに接続されていることが見てとれる。
　
（２）引用発明
　以上、図１〜３、８を参酌してまとめると、引用例２には次の発明（以下「引用発明」という。）が記載されているものと認められる。
「ｐ型シリコン基板３０の上に複数のワード線１００が列方向に延在して形成され、
　ワード線１００の各々に対応して複数のＭＩＳＦＥＴ１０５が行方向及び列方向に規則的に配置され、ＭＩＳＦＥＴ１０５のゲート電極は、対応するワード線１００が兼ねており、
　複数のワード線１００のうちの最も外側のワード線のさらに外側に、ダミーワード線１０が配置され、その外側にダミーワード線１１が配置され、
　ダミーワード線１０及びダミーワード線１１は、列方向に延在して形成され、且つ互いに接続されており、
　ダミーワード線１０にＭＩＳＦＥＴ１５が配置され、ダミーワード線１１にＭＩＳＦＥＴ１６が配置され、
　ワード線１００及びダミーワード線１０、１１をマスクとして、イオン注入によりワード線１００及びダミーワード線１０の両側に、不純物拡散領域１０６、１０７が形成された半導体装置。」
　
５　対比・判断
　本願発明と引用発明とを対比する。
　
（ア）引用発明の「ｐ型シリコン基板３０」、「列方向」、「ＭＩＳＦＥＴ１０５」、「ゲート電極」は、それぞれ本願発明の「半導体基板」、「第１方向」、「トランジスタ」、「製品用ゲートパターン」に相当する。
　引用発明では、「ワード線１００の各々に対応して複数のＭＩＳＦＥＴ１０５が行方向及び列方向に規則的に配置され、ＭＩＳＦＥＴ１０５のゲート電極は、対応するワード線１００が兼ねて」いるから、引用発明の「ワード線１００」は、「『ＭＩＳＦＥＴ１０５の形成領域』に形成される『ゲート電極』」であるといえる。
　したがって、本願発明と引用発明とは、「半導体基板上のトランジスタ形成領域に第１方向に延在して形成される複数の製品用ゲートパターン」を有する点で一致する。
　
（イ）引用発明は、「ワード線１００及びダミーワード線１０、１１をマスクとして、イオン注入によりワード線１００及びダミーワード線１０の両側に、不純物拡散領域１０６、１０７が形成された」ものであるから、図２（Ａ）も勘案すると、当該「不純物拡散領域１０７」は、「ワード線１００」をマスクとして形成されたものであることは明らかであり、すなわち、「ワード線１００に対して自己整合的に形成」されたものであるといえる。
　したがって、本願発明と引用発明とは、「該製品用ゲートパターンに対して自己整合的に形成される拡散層」を有する点で一致する。
　
（ウ）引用発明の「半導体装置」は、「ダミーワード線１０にＭＩＳＦＥＴ１５が配置され、ダミーワード線１１にＭＩＳＦＥＴ１６が配置され」たものであるから、引用発明の「『ダミーワード線１０』と『ダミーワード線１１』」は、本願発明の「複数のダミーゲートパターン」に相当することは明らかである。
　また、引用発明の「半導体装置」は、「ダミーワード線１０及びダミーワード線１１は、列方向に延在して形成され」たものである。
　そして、引用例２の図１〜３の記載等から、引用発明の「ダミーワード線１０、１１」は、「ＭＩＳＦＥＴ１０５」からなるメモリセル領域が形成されている「シリコン基板３０」の最外周に形成されていることが明らかであるから、本願発明と引用発明とは、「前記製品用ゲートパターンと同様に前記第１方向に延在したゲートパターンを有し前記半導体基板の最外周に形成される複数のダミーゲートパターンとを備える半導体装置」である点で一致する。
　
（エ）引用発明は、「複数のワード線１００のうちの最も外側のワード線のさらに外側に、ダミーワード線１０が配置され、その外側にダミーワード線１１が配置され、　ダミーワード線１０及びダミーワード線１１は、列方向に延在して形成され、且つ互いに接続され」たものであるから、図１も勘案すると、引用発明の「ダミーワード線１０」は、「ＭＩＳＦＥＴ１０５の形成領域とダミーワード線１０及びダミーワード線１１が形成される領域の境界に形成され、列方向に延在して形成された」ものであり、「ダミーワード線１１」は、「ダミーワード線１０に隣接して形成され、列方向に延在して形成された」ものであるとともに、引用発明は、「ダミーワード線１０とダミーワード線１１のみを互いに接続する接続部」を有するものであるといえる。
　したがって、本願発明と引用発明とは、「前記トランジスタ形成領域と前記ダミーゲートパターンが形成される領域の境界に形成され、前記第１方向に延在して形成された第１ダミーゲートパターンと、　前記第１ダミーゲートパターンに隣接して形成され、前記第１方向に延在して形成された第２ダミーゲートパターンと、　前記第１ダミーゲートパターンと前記第２ダミーゲートパターンのみを互いに接続する接続部」とを有する点で一致する。
　
（オ）以上のとおり、本願発明の構成はすべて引用例２に示されているものであって、本願発明は引用発明と同一ということとなる。
　したがって、本願発明は、引用例２に記載された発明である。 
　
６　むすび
　以上のとおり、本願発明は、引用例２に記載された発明であるから、特許法第２９条第１項第３号に規定する発明に該当し、特許を受けることができない。
　したがって、本願は、請求項２〜４に係る発明について検討するまでもなく、前置審査において通知した上記拒絶の理由によって拒絶をすべきものである。
　よって、結論のとおり審決する。