【事件の表示】
　特願２００６−５１７４５３「再構成可能なハードウェアにおいてメモリバンド幅の効率および利用率を高めるシステムおよび方法」拒絶査定不服審判事件〔平成１６年１２月２９日国際公開、ＷＯ２００４／１１４０８８、平成１９年　８月３０日国内公表、特表２００７−５２４９０５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、２００４年６月１７日（パリ条約による優先権主張外国庁受理２００３年６月１８日、２００４年６月１６日、米国）を国際出願日とする出願であって、平成１９年６月１４日付けで手続補正がなされ、平成２１年６月９日付けで拒絶理由通知がなされ、同年１０月１６日付けで手続補正がなされたが、平成２２年７月２６日付けで拒絶査定がなされ、これに対し、同年１２月３日に拒絶査定不服審判の請求がなされるとともに、同日付けで手続補正がなされ、当審において、平成２３年７月２５日付けで前置報告書を利用した審尋がなされたのに対し、平成２４年１月２０日付けで回答書が提出されたものである。
　
２．平成２２年１２月３日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成２２年１２月３日付けの手続補正を却下する。
　
［理由］
（１）補正後の請求項１に係る発明
　平成２２年１２月３日付けの手続補正（以下、「本件手続補正」という。）は、特許請求の範囲の請求項１を、
「再構成可能なプロセッサであって、
　第１の特性のメモリバンド幅および／またはメモリ利用率を有する第１のメモリと、
　第１のメモリに結合されるデータ先取りユニットと、
　アルゴリズムを実現する論理ブロックとを含み、データ先取りユニットは第２の特性のメモリバンド幅および／またはメモリ利用率を有する第２のメモリから、前記第２のメモリにおける計算データのフォーマットおよび配置をマッチングすることにより、前記アルゴリズムの実現に用いられる計算データのみを検索し、検索された計算データを第１のメモリに置き、データ先取りユニットは前記計算データを使用する前記論理ブロックから独立して、論理ブロックと並行して動作する、再構成可能なプロセッサ。」
から、
「再構成可能なプロセッサであって、
　第１の特性のメモリバンド幅および／またはメモリ利用率を有する第１のメモリと、
　第１のメモリに結合されるデータ先取りユニットと、
　アルゴリズムを実現する論理ブロックとを含み、
　
前記データ先取りユニットの特性は、計算論理の必要性ならびにメモリ階層におけるデータのフォーマットおよび位置に一致するように構成されており、
　
前記アルゴリズムは、前記計算論理によって実現され、
　データ先取りユニットは第２の特性のメモリバンド幅および／またはメモリ利用率を有する第２のメモリから、
前記特性に基づいて、
　
前記データ先取りユニットは、第２のメモリとデータ先取りユニットとの間のデータの転送を制御するメモリコントローラに結合され、前記メモリコントローラは、前記データ先取りユニットによって、前記アルゴリズムによって使用される計算データの部分のみを伝送し、データを前記データ先取りユニットに伝送する前にデータの他の部分を廃棄する、
に補正することを含むものである。
　
　上記補正は、実質的に、補正前の請求項１における「データ先取りユニット」について、「前記データ先取りユニットの特性は、計算論理の必要性ならびにメモリ階層におけるデータのフォーマットおよび位置に一致するように構成されて」いるものであること、及び、「前記データ先取りユニットは、第２のメモリとデータ先取りユニットとの間のデータの転送を制御するメモリコントローラに結合され、前記メモリコントローラは、前記データ先取りユニットによって、前記アルゴリズムによって使用される計算データの部分のみを伝送し、データを前記データ先取りユニットに伝送する前にデータの他の部分を廃棄する」ものであることを限定するとともに、「アルゴリズム」について、「前記計算論理によって実現され」るものであることを限定するものであって、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件手続補正後の上記請求項１に係る発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について、以下に検討する。
　
（２）引用例
（２−１）引用例１
　原査定の拒絶の理由に引用された「中里　学　他，『お茶の水１号の構成と評価』，情報処理学会研究報告，計算機アーキテクチャ研究報告，社団法人情報処理学会，１９９３年８月２０日，IPSJ SIG Notes 93(71)，pp.57-64」（以下、「引用例１」という。）には、図面とともに次の事項が記載されている。（下線は、当審において付与したものである。）
　
ア．「２　お茶の水１号の構成
　従来型のマイクロプロセッサを結合した計算機システムによって細粒度並列処理を行う場合、データの通信・同期に対する支援がされなければオーバヘッドが大きくなり性能向上が望めない。細粒度並列処理をする小規模のプロトタイプを作成し、その上に試験的な機能を実装し有効性を検証することが重要である。汎用細粒度並列計算機お茶の水１号は従来型の高性能マイクロプロセッサを用い、低オーバヘッドでプロセッサ間の通信・同期をおこない細粒度の並列実行する。システムの全体構成図を図１に示している。要素プロセッサにはＮＥＣのVR4400MC（75MHz）を４台用いている。プロセッサは共有バスを介して互いに接続している。システム共有バスはスプリット処理を行なう同期バスであり、バスアービトレーションは分散方式で行なわれる。アドレスバスは36bit、データバスは64bitでスヌープキャッシュを支援する制御線を備えている。VR4400MCはチップ内部に２次キャッシュコントローラを内蔵しており、インバリデイト系及びアップデイト系のスヌーププロトコルをサポートしている。しかしながら、２次キャッシュの制御は全てプロセッサに握られており、スヌープのためのキャッシュの状態の問い合わせ等はプロセッサを経由したものになるためにレスポンスが非常に遅い。そこでお茶の水ｌ号ではレスポンスを高速化するために２次キャッシュのバックマップ管理を行なっている。バックマップ用として２次キャッシュと同じ高速ＳＲＡＭを装備している。
　
プロセッサとバスの間に外部エージェントと呼ばれる回路が位置しており
　VR4400MCではレイテンシ隠蔽に有効なキャッシュプリフェッチが実現されていない。そこでお茶の水１号ではプリフェッチ機構を実現するための付加回路が装備されており外部エージェントにより制御されている。
　
主メモリとバスの間にメモリコントローラがあり、主メモリのリフレッシュをしプロセッサやホストからの要求を満たすようにメモリアクセスをする。
ＦＰＧＡ（Field Programmable Gate Array）のコンフィギュレーション
　
外部エージェント、メモリコントローラ、大域同期機構、ホストインタフェースはXilinx社のFPGA XC4010（10,000gates相当）を用いて構成されている。
　
イ．「３　大域構造体先行フェッチ機構
　従来のキャッシュメモリを用いた並列計算機では参照の局所性を利用して性能を引き出すことを原則としている。それゆえに本質的に局所性のない処理を苦手としている。お茶の水１号も原則として参照の局所性を利用するが、本質的に局所性のない処理を効率良く処理するという問題に対する回答として大域構造体先行フェッチ機構（ＧＳＰＦ機構：Globa1 Structure Pre-Fetch 機構）を備えている。この節ではＧＳＰＦ機構について説明を行なうと共に設計時の予定性能を示す。
３．１　構成
　
図２は本機構の構成図である。スカラプロセッサが外部エージェントと呼ばれるシステムを介してシステム共有バスに接続されている。
　ＧＳＰＦ機構の動作を実装の際の制限などと併せて説明すると次のようになる。
１．
プロセッサは用意してもらいたい構造体データに関する情報を外部エージェントに伝える。
構造体に関する情報としてはべースアドレス、サイズ、ストライドの３つが分かれば十分である。
２．
提供された情報をもとに外部エージェントはシステム共有バスを通じて、主メモリからデータを持ってきて一時的にローカルバッファメモリに格納しておく。要求されている構造体データを全て持ってくるまでプロセッサのデータ要求に答えられないという状況を避けなければならない。
３．プロセッサからデータの要求が来たら即座にローカルバッファメモリからデータをプロセッサに渡す。外部エージェントのローカルメモリバッファはプロセッサのアドレス空間の一部に直接マップされておりデータの受渡しはそのアドレスへのread/writeで実現されている。」（５９頁左欄９行ないし右欄１３行）
　
　上記ア．，イ．の記載から、次のことがいえる。
　
（ア）上記ア．の「ＦＰＧＡ（Field Programmable Gate Array）のコンフィギュレーション」、「外部エージェント、メモリコントローラ、大域同期機構、ホストインタフェースはXilinx社のFPGA XC4010（10,000gates相当）を用いて構成されている。」との記載から、「再構成可能なプロセッサ」が読み取れる。
　
（イ）図２において、「ローカルバッファメモリ」は「外部エージェント」の構成の一部として表記されているが、図１においては、「ローカルバッファメモリ」と「外部エージェント」とは別構成として表記されており、また、上記イ．に「外部エージェントはシステム共有バスを通じて、主メモリからデータを持ってきて一時的にローカルバッファメモリに格納しておく。」と記載されているように、「外部エージェント」は、「システム共有バスを通じて、主メモリからデータを持ってきて一時的にローカルバッファメモリに格納」する機能を有するものであるから、該「外部エージェント」は、「ローカルバッファメモリに結合される」ものであるということができる。
　
（ウ）上記イ．に、「図２は本機構の構成図である。スカラプロセッサが外部エージェントと呼ばれるシステムを介してシステム共有バスに接続されている。」と記載されていることから、図２に関連する記載における「プロセッサ」は、「スカラプロセッサ」のことを指しているものと解される。
　してみれば、上記イ．の、「プロセッサは用意してもらいたい構造体データに関する情報を外部エージェントに伝える。」、「構造体に関する情報としてはべースアドレス、サイズ、ストライドの３つが分かれば十分である。」、「提供された情報をもとに外部エージェントはシステム共有バスを通じて、主メモリからデータを持ってきて一時的にローカルバッファメモリに格納しておく。要求されている構造体データを全て持ってくるまでプロセッサのデータ要求に答えられないという状況を避けなければならない。」との記載から、「外部エージェント」は、「要求されている構造体データを、べースアドレス等の構造体に関する情報に基づき取得するように構成され」る特性を有し、「主メモリから、前記特性に基づいて、要求されている構造体データを検索し、検索された構造体データを前記ローカルバッファメモリに格納し、ここで、要求されている構造体データを全て持ってくるまで前記スカラプロセッサのデータ要求に答えられないという状況は避け」るものであるということができる。
　
（エ）上記ア．の、「プロセッサとバスの間に外部エージェントと呼ばれる回路が位置しており」、「主メモリとバスの間にメモリコントローラがあり、主メモリのリフレッシュをしプロセッサやホストからの要求を満たすようにメモリアクセスをする。」との記載、及び図１の記載から、「外部エージェント」は、「前記主メモリと前記外部エージェントとの間の構造体データの転送を制御するメモリコントローラに結合される」ものであるということができる。
　
　上記（ア）〜（エ）の事項を踏まえると、引用例１には、次の発明が記載されているものと認められる。（以下、「引用例１記載の発明」という。）
「再構成可能なプロセッサであって、
　ローカルバッファメモリと、
　前記ローカルバッファメモリに結合される外部エージェントと、
　スカラプロセッサとを含み、
　前記外部エージェントの特性は、要求されている構造体データを、べースアドレス等の構造体に関する情報に基づき取得するように構成されており、
　前記外部エージェントは、主メモリから、前記特性に基づいて、要求されている構造体データを検索し、検索された構造体データを前記ローカルバッファメモリに格納し、ここで、要求されている構造体データを全て持ってくるまで前記スカラプロセッサのデータ要求に答えられないという状況は避け、
　前記外部エージェントは、前記主メモリと前記外部エージェントとの間の構造体データの転送を制御するメモリコントローラに結合される、再構成可能なプロセッサ。」
　
（２−２）引用例２
　本願の優先権主張日前に頒布された刊行物である特開平７−２３１３７９号公報（以下、「引用例２」という。）には、図面とともに次の事項が記載されている。（下線は、当審において付与したものである。）
　
ウ．「【０００９】
【実施例】以下、図示した実施例に基づいて、本発明を詳細に説明する。図１は、本発明に係るスキャナ装置の基本的な構成を示すブロック図である。この図において符号１は中央演算装置（以下ＣＰＵという）であって、スキャナ装置全体の制御を行う。２はプログラム等を格納する読み出し専用メモリ（以下ＲＯＭという）であり、３は画像メモリやワ−クメモリとして使用する読み出し書き込みメモリであって、この例では同期型ＤＲＡＭ（ＳｙｎｃｒｏｎｕｓＤＲＡＭ、以下ＳＤＲＡＭという）を使用している。また４は上記メモリのコントロール信号のタイミングを制御するメモリ制御装置（Ｍｅｍｏｒｙ  Ｃｏｎｔｒｏｌｌｅｒ）、５はエンジンにビデオ信号を送信するＶＩＤＥＯ・Ｉ／Ｆ、６はホストマシンから送信された画像データ等を受け取るＨＯＳＴ・Ｉ／Ｆ、７は例えばＳＣＳＩコントローラなどの複数のアプリケ−ションデバイスが接続されるＩ／Ｏデバイスである。
【００１０】このように構成されたスキャナでは、データ転送要求を受けるとビデオコントローラからメモリへのＤＭＡを開始するが、本発明では上記ＳＤＲＡＭにデータが書き込まれる際不要なデータが含まれるのを排除するために、データの転送を行う前に、ビデオ側で不要データの排除を行い、必要なデータのみをパッキングした後にバスラインを介してデータの転送を行うように構成する。
【００１１】図２は、この処理を行うための具体的構成例の主要ブロックを図示したものであり、データバスラインを介してＳＤＲＡＭ３に必要なデータを書き込む例を示している。この例では、ビデオコントローラ２１とバスラインの間に、セレクタ２２とレジスタ２３を挿入し、
メモリコントロ−ラ４の制御のもとに、必要なデータのみをデータバスラインを介してＳＤＲＡＭに転送する。
不要なデータを排除し、その時必要なデータのみを転送するように構成したものである。
【００１２】次に、上記Ｉ／Ｏデバイスが低速な場合の対応について説明する。従来、低速Ｉ／Ｏデバイスを介してメモリにデータを書き込む場合は、データをラッチするか中間バッファを必要としたが、この例ではＳＤＲＡＭの特徴を生かした方法を使用する。即ち、ＳＤＲＡＭには、従来のＤＲＡＭにはないＣＫＥという制御信号が備えられており、この信号がアサ−トされている間は通常の動作を行うが、ネゲ−トされている間は、あたかもクロック信号が遮断されたように動作する。従って、ＣＫＥ信号をネゲ−トすることによって、データがホ−ルドされたことと同じ動作をすることから、ウエイト状態にすることができる。」
　
　上記ウ．の、「メモリコントロ−ラ４の制御のもとに、必要なデータのみをデータバスラインを介してＳＤＲＡＭに転送する。」、「不要なデータを排除し、その時必要なデータのみを転送するように構成したものである。」との記載を参照すると、引用例２には、次の技術が記載されているものと認められる。（以下、「引用例２記載の技術」という。）
「メモリコントローラが、データの内、必要なデータのみを伝送し、残余のデータを廃棄する技術。」
　
（３）対比
　本願補正発明と引用例１記載の発明とを対比すると、次のことがいえる。
　
ア．引用例１記載の発明における「ローカルバッファメモリ」、「外部エージェント」、「スカラプロセッサ」、「構造体データ」、「主メモリ」は、それぞれ、本願補正発明における「第１のメモリ」、「データ先取りユニット」、「論理ブロック」、「データ」、「第２のメモリ」に相当する。
　また、引用例１記載の発明における「構造体データ」と本願補正発明における「計算データ」は、「データ」であることには変わりない。
　
イ．引用例１記載の発明において、「外部エージェントの特性は、要求されている構造体データを、べースアドレス等の構造体に関する情報に基づき取得するように構成されて」いるものである。
　一方、本願補正発明において、「データ先取りユニットの特性は、計算論理の必要性ならびにメモリ階層におけるデータのフォーマットおよび位置に一致するように構成されて」いるものである。
　ここで、引用例１記載の発明における「構造体データ」の「べースアドレス」は、本願補正発明における「データ」の「位置」に相当すると解されるから、本願補正発明と引用例１記載の発明とは、「データ先取りユニットの特性は、データの位置に一致するように構成されて」いる点において共通するといえる。
　
ウ．引用例１記載の発明において、「外部エージェントは、主メモリから、前記特性に基づいて、要求されている構造体データを検索し、検索された構造体データを前記ローカルバッファメモリに格納し、ここで、要求されている構造体データを全て持ってくるまで前記スカラプロセッサのデータ要求に答えられないという状況は避け」るようにしている。ここで、「要求されている構造体データを全て持ってくるまで前記スカラプロセッサのデータ要求に答えられないという状況は避け」るということは、裏を返せば、要求されている構造体データを全て持ってくる前であっても、スカラプロセッサのデータ要求に答えるということであり、スカラプロセッサは、要求に答えてもらって得たデータの処理を、外部エージェントとは独立して、かつ該外部エージェントが次のデータを持ってくるのと並行して行うものと解される。
　上記ア．で述べたように、引用例１記載の発明における「ローカルバッファメモリ」、「外部エージェント」、「スカラプロセッサ」、「主メモリ」は、それぞれ、本願補正発明における「第１のメモリ」、「データ先取りユニット」、「論理ブロック」、「第２のメモリ」に相当するから、本願補正発明と引用例１記載の発明とは、「データ先取りユニットは、第２のメモリから、検索されたデータを第１のメモリに置き、データ先取りユニットは前記データを使用する前記論理ブロックから独立して、前記論理ブロックと並行して動作」する点において共通するといえる。
　
エ．本願補正発明と引用例１記載の発明とは、「データ先取りユニット（外部エージェント）は、第２のメモリ（主メモリ）とデータ先取りユニット（外部エージェント）との間のデータ（構造体データ）の転送を制御するメモリコントローラに結合され」ている点において共通する。
　
　上記ア．〜エ．の事項を踏まえると、本願補正発明と引用例１記載の発明とは、
「再構成可能なプロセッサであって、
　第１のメモリと、
　前記第１のメモリに結合されるデータ先取りユニットと、
　論理ブロックとを含み、
　前記データ先取りユニットの特性は、データの位置に一致するように構成されており、
　前記データ先取りユニットは、第２のメモリから、検索されたデータを前記第１のメモリに置き、前記データ先取りユニットは前記データを使用する前記論理ブロックから独立して、前記論理ブロックと並行して動作し、
　前記データ先取りユニットは、前記第２のメモリと前記データ先取りユニットとの間のデータの転送を制御するメモリコントローラに結合される、再構成可能なプロセッサ。」
である点で一致し、次の点で相違する。
　
（相違点）
　相違点１：「第１のメモリ（ローカルバッファメモリ）」、「第２のメモリ（主メモリ）」が、本願補正発明においては、それぞれ、「第１の特性のメモリバンド幅および／またはメモリ利用率を有する」、「第２の特性のメモリバンド幅および／またはメモリ利用率を有する」とされているのに対し、引用例１記載の発明においては、そのような特定がされていない点。
　
　相違点２：本願補正発明においては、「論理ブロック」が「アルゴリズムを実現する」ものであるとされ、「アルゴリズムは、計算論理によって実現され」るものであるとされているのに対し、引用例１記載の発明においては、そのような特定がされていない点。
　
　相違点３：「データ先取りユニットの特性」が、本願補正発明においては、「計算論理の必要性ならびにメモリ階層におけるデータのフォーマットおよび位置に一致するように構成されて」いるのに対し、引用例１記載の発明においては、そのように構成されていない点。
　
　相違点４：本願補正発明においては、「データ先取りユニット」が「前記特性に基づいて、前記アルゴリズムの実現に用いられる計算データのみを検索」するものであり、かつ、「メモリコントローラ」が「前記データ先取りユニットによって、前記アルゴリズムによって使用される計算データの部分のみを伝送し、データを前記データ先取りユニットに伝送する前にデータの他の部分を廃棄する」ものであるのに対し、引用例１記載の発明においては、そのような特定がされていない点。
　
（４）判断
　そこで、上記相違点１〜４について検討する。
　
（相違点１について）
　一般に、プロセッサがメモリにデータを記憶し、該記憶されたデータを処理するシステムにおいて、メモリに係る物理的な特性値として何らかのメモリバンド幅およびメモリ利用率が存在することは、当業者にとって明らかである。
　してみれば、引用例１記載の発明において、「第１の特性」と「第２の特性」の関係を何ら規定していない本願補正発明と同様に、単に、「ローカルバッファメモリ（第１のメモリ）」、「主メモリ（第２のメモリ）」を、それぞれ、「第１の特性のメモリバンド幅および／またはメモリ利用率を有する」、「第２の特性のメモリバンド幅および／またはメモリ利用率を有する」ようなものとすることは、当業者が適宜になし得ることにすぎない。
　
（相違点２について）
　一般に、プロセッサが、何らかのアルゴリズムを実現する処理を行うことは、ごく普通のことであり、該アルゴリズムが何らかの計算論理によって実現されることも、ごく普通のことである。
　してみれば、引用例１記載の発明において、「スカラプロセッサ（論理ブロック）」を「アルゴリズムを実現する」ものとし、また、該「アルゴリズム」を「計算論理によって実現され」るものとすることは、当業者が適宜になし得ることにすぎない。
　
（相違点３について）
　引用例１記載の発明においては、「外部エージェント（データ先取りユニット）」が「主メモリ（第２のメモリ）」から所定のデータを検索し、該検索されたデータを「ローカルバッファメモリ（第１のメモリ）」に格納して、該格納されたデータを「スカラプロセッサ（論理ブロック）」が処理するような動作をしているのであるから、該「スカラプロセッサ（論理ブロック）」の処理対象となっていないデータ、すなわち、該「スカラプロセッサ（論理ブロック）」が必要としていないデータを、わざわざ「主メモリ（第２のメモリ）」から「ローカルバッファメモリ（第１のメモリ）」に持ってくるようなことは、普通、考えられないことである。逆に言えば、上記「スカラプロセッサ（論理ブロック）」が必要とするデータを「主メモリ（第２のメモリ）」から「ローカルバッファメモリ（第１のメモリ）」に持ってくるようにすることは、ごく普通に考えられることである。
　そして、上記「相違点２について」で検討したように、「スカラプロセッサ（論理ブロック）」を「アルゴリズムを実現する」ものとし、また、該「アルゴリズム」を「計算論理によって実現され」るものとすることは、当業者が適宜になし得ることにすぎず、その場合に、上記「スカラプロセッサ（論理ブロック）」が必要とするデータとは、「計算論理の必要性」があるデータに他ならない。
　また、メモリシステムにおいて、メモリを「階層化」してシステム設計を行うことは、ごく普通の考え方にすぎず、さらに、メモリからデータを抽出する際に、抽出する側の装置が、抽出する際のデータのフォーマットを、メモリに記憶されているデータのフォーマットに一致させるようにすることは、当然のことにすぎない。
　してみれば、引用例１記載の発明において、「外部エージェント（データ先取りユニット）の特性」を「計算論理の必要性ならびにメモリ階層におけるデータのフォーマットおよび位置に一致するように構成されて」いるようなものとすることは、当業者が適宜になし得ることにすぎない。
　
（相違点４について）
　上記「相違点２について」で検討したように、「スカラプロセッサ（論理ブロック）」を「アルゴリズムを実現する」ものとし、該「アルゴリズム」を「計算論理によって実現され」るものとすることは、当業者が適宜になし得ることにすぎず、また、上記「相違点３について」で検討したように、「外部エージェント（データ先取りユニット）の特性」を「計算論理の必要性・・・に一致するように構成されて」いるようなものとすることは、当業者が適宜になし得ることにすぎないから、その場合に、「データ先取りユニット」が、不必要なデータは検索せずに、「前記特性に基づいて、前記アルゴリズムの実現に用いられる計算データのみを検索」するようにすることは、当業者が容易に想到し得ることである。
　また、上記引用例２記載の技術に見られるように、「メモリコントローラが、データの内、必要なデータのみを伝送し、残余のデータを廃棄する技術」は、公知の技術であるから、引用例１記載の発明に対して、上記引用例２記載の技術を適用することにより、「メモリコントローラ」を「前記データ先取りユニットによって、前記アルゴリズムによって使用される計算データの部分のみを伝送し、データを前記データ先取りユニットに伝送する前にデータの他の部分を廃棄する」ようにすることは、当業者が適宜になし得ることにすぎない。
　
（本願補正発明の作用効果について）
　そして、本願補正発明の構成によってもたらされる効果も、引用例１記載の発明及び引用例２記載の技術から当業者が容易に予測することができる程度のものであって、格別のものとはいえない。
　
　したがって、本願補正発明は、引用例１記載の発明及び引用例２記載の技術に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
（５）むすび
　よって、本件手続補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するものであり、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．補正却下の決定を踏まえた検討
（１）本願発明
　平成２２年１２月３日付けの手続補正は、上記のとおり却下されたので、本願の請求項１に係る発明は、平成２１年１０月１６日付け手続補正書の特許請求の範囲の請求項１に記載されたとおりの次のものと認める。（以下、「本願発明」という。）
「再構成可能なプロセッサであって、
　第１の特性のメモリバンド幅および／またはメモリ利用率を有する第１のメモリと、
　第１のメモリに結合されるデータ先取りユニットと、
　アルゴリズムを実現する論理ブロックとを含み、データ先取りユニットは第２の特性のメモリバンド幅および／またはメモリ利用率を有する第２のメモリから、前記第２のメモリにおける計算データのフォーマットおよび配置をマッチングすることにより、前記アルゴリズムの実現に用いられる計算データのみを検索し、検索された計算データを第１のメモリに置き、データ先取りユニットは前記計算データを使用する前記論理ブロックから独立して、論理ブロックと並行して動作する、再構成可能なプロセッサ。」
　
（２）引用例
　これに対して、原査定の拒絶の理由に引用された引用例１とその記載事項は、上記２．（２）に記載したとおりである。
　
（３）対比・判断
　本願発明は、実質的に、上記２．で検討した本願補正発明における「データ先取りユニット」について、「前記データ先取りユニットの特性は、計算論理の必要性ならびにメモリ階層におけるデータのフォーマットおよび位置に一致するように構成されて」いるものであること、及び、「前記データ先取りユニットは、第２のメモリとデータ先取りユニットとの間のデータの転送を制御するメモリコントローラに結合され、前記メモリコントローラは、前記データ先取りユニットによって、前記アルゴリズムによって使用される計算データの部分のみを伝送し、データを前記データ先取りユニットに伝送する前にデータの他の部分を廃棄する」ものであることの限定を省き、「アルゴリズム」について、「前記計算論理によって実現され」るものであることの限定を省いたものである。
　そうすると、実質的に、本願発明の構成要件を全て含み、さらに特定の限定を施したものに相当する本願補正発明が、上記２．（４）に記載したとおり、引用例１記載の発明及び引用例２記載の技術に基いて、当業者が容易に発明をすることができたものであるから、上記特定の限定を省いた本願発明は、上記特定の限定のうち「前記メモリコントローラは、前記データ先取りユニットによって、前記アルゴリズムによって使用される計算データの部分のみを伝送し、データを前記データ先取りユニットに伝送する前にデータの他の部分を廃棄する」ことの限定について引用した引用例２記載の技術を参酌するまでもなく、引用例１記載の発明に基いて、当業者が容易に発明をすることができたものである。
　
（４）むすび
　以上のとおり、本願発明は、引用例１記載の発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。