【事件の表示】
　特願２００５−２７７３９０「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成１９年　４月　５日出願公開、特開２００７−　８８３３４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１７年９月２６日の出願であって、平成２３年１０月３日付けで拒絶査定がなされ、これに対して、同年１２月２８日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後、当審において、平成２４年８月２１日付けで最後の拒絶理由通知がなされ、同年１０月２２日に手続補正がなされるとともに、同日に意見書が提出されたものである。
　
２．当審における拒絶の理由
　当審において、平成２４年８月２１日付けで通知した拒絶の理由の概要は、以下のとおりである。
　
　本願の請求項１及び２に係る発明は、その出願前に日本国内において頒布された刊行物である特開２０００−３０７０１３号公報に記載された発明に基いて、請求項３に係る発明は、その出願前に日本国内において頒布された刊行物である特開２０００−３０７０１３号公報及び特開２００３−１９７７９２号公報に記載された発明に基いて、各々その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
３．補正の却下の決定
【補正の却下の決定の結論】
　平成２４年１０月２２日になされた手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２４年１０月２２日になされた手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし３を、補正後の特許請求の範囲の請求項１ないし３に補正するとともに、補正前の明細書の０００７、００１０及び００１３段落を、補正後の明細書の０００７、００１０及び００１３段落に補正するものであって、そのうち、補正前後の請求項１ないし３は、以下のとおりである。
　
（補正前）
「【請求項１】
　第１導電型の半導体基板と、
　この半導体基板上に形成され、前記第１導電型とは異なる第２導電型を有する半導体層と、
　前記半導体基板と前記半導体層とに跨って形成され、前記半導体層よりも不純物濃度が高い第２導電型の第２導電型埋め込み層と、
　前記半導体層の表層部に環状に形成され、前記第１導電型を有し、前記半導体基板から電気的に分離されたボディ領域と、
　このボディ領域の表層部に形成され、前記第２導電型を有するソース領域と、
　前記半導体層の表層部において、前記ボディ領域に囲まれたドリフト領域内に前記ボディ領域から離間して形成され、第２導電型を有するドレイン領域と、
　前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に配置されたゲート電極と、
　前記第２導電型埋め込み層と前記ボディ領域との間に前記第２導電型埋め込み層および前記ボディ領域と接するように形成され、前記第１導電型を有する第１導電型埋め込み層と、
　前記半導体基板上に前記半導体層の周囲を取り囲むように形成され、前記第１導電型を有し、電気的に接地された分離領域と、
　前記分離領域の表層部に形成され、前記分離領域よりも不純物濃度が高い前記第１導電型の基板コンタクト領域と
を含み、
　前記分離領域が、前記半導体基板に接続された下側分離領域と、この下側分離領域の上に形成された上側分離領域とを含む
ことを特徴とする、半導体装置。
　　【請求項２】
　第１導電型の半導体基板と、
　この半導体基板上に形成され、前記第１導電型とは異なる第２導電型を有する半導体層と、
　前記半導体基板と前記半導体層とに跨って形成され、前記半導体層よりも不純物濃度が高い第２導電型の第２導電型埋め込み層と、
　前記半導体層の表層部に形成され、前記第１導電型を有し、前記半導体基板から電気的に分離されたウエル領域と、
　このウエル領域の表層部に形成され、前記第２導電型を有するソース領域と、
　前記ウエル領域の表層部に前記ソース領域から離間して形成され、前記第２導電型を有するドリフト領域と、
　このドリフト領域の表層部に形成され、前記ドリフト領域よりも不純物濃度が高い前記第２導電型のドレイン領域と、
　前記ウエル領域の前記ソース領域および前記ドリフト領域間に介在する部分上に配置されたゲート電極と、
　前記第２導電型埋め込み層と前記ウエル領域との間に前記第２導電型埋め込み層および前記ウエル領域と接するように形成され、前記第１導電型を有する第１導電型埋め込み層と、
　前記半導体基板上に前記半導体層の周囲を取り囲むように形成され、前記第１導電型を有し、電気的に接地された分離領域と、
　前記分離領域の表層部に形成され、前記分離領域よりも不純物濃度が高い前記第１導電型の基板コンタクト領域と
を含み、
　前記分離領域が、前記半導体基板に接続された下側分離領域と、この下側分離領域の上に形成された上側分離領域とを含む
ことを特徴とする、半導体装置。
　　【請求項３】
　第１導電型の半導体基板に前記第１導電型とは異なる前記第２導電型の不純物を導入して第２導電型埋め込み層を形成する工程と、
　この工程の後に、前記半導体基板上に前記第２導電型の下側半導体層をエピタキシャル成長させるとともに前記第２導電型埋め込み層を当該下側半導体層へと拡がらせる工程と、
　前記下側半導体層に前記第１導電型の不純物を導入して第１導電型埋め込み層を形成する工程と、
　この工程の後に、前記下側半導体層上に前記第２導電型の上側半導体層をエピタキシャル成長させるとともに前記第１導電型埋め込み層を前記上側半導体層へと拡がらせる工程と、
　前記上側半導体層上にゲート電極を形成する工程と、
　前記上側半導体層の前記ゲート電極と対向する部分を含む環状の領域に前記第１導電型の不純物を導入して、前記半導体基板から電気的に分離されたボディ領域を形成する工程と、
　前記ボディ領域に前記第２導電型の不純物を導入して、ソース領域を形成する工程と、
　前記上側半導体層の前記ボディ領域に囲まれたドリフト領域において、前記ボディ領域から離間した領域に前記第２導電型の不純物を導入して、ドレイン領域を形成する工程と、
　前記半導体基板上に、前記下側半導体層および前記上側半導体層を取り囲み、前記第１導電型を有し、表層部に形成された前記第１導電型の基板コンタクト領域を介して電気的に接地された分離領域を形成する工程と、
を含み、
　前記分離領域を形成する工程が、前記第１導電型埋め込み層の形成と同一工程で前記基板に接続される下側分離領域を形成する工程と、前記ボディ領域の形成と同一工程で前記下側分離領域の上に上側分離領域を形成する工程とを含み、前記基板コンタクト領域の不純物濃度が前記分離領域の不純物濃度よりも高いことを特徴とする、半導体装置の製造方法。」
　
（補正後）
「【請求項１】
　第１導電型の半導体基板と、
　この半導体基板上に形成され、前記第１導電型とは異なる第２導電型を有する半導体層と、
　前記半導体基板と前記半導体層とに跨って形成され、前記半導体層よりも不純物濃度が高い第２導電型の第２導電型埋め込み層と、
　前記半導体層の表層部に環状に形成され、前記第１導電型を有し、前記半導体基板から電気的に分離されたボディ領域と、
　このボディ領域の表層部に形成され、前記第２導電型を有するソース領域と、
　前記半導体層の表層部において、前記ボディ領域に囲まれたドリフト領域内に前記ボディ領域から離間して形成され、第２導電型を有するドレイン領域と、
　前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に一端が位置するように配置されたゲート電極と、
　前記第２導電型埋め込み層と前記ボディ領域との間に前記第２導電型埋め込み層および前記ボディ領域と接するように形成され、前記第１導電型を有する第１導電型埋め込み層と、
　前記半導体基板上に前記半導体層の周囲を取り囲むように形成され、前記第１導電型を有し、電気的に接地された分離領域と、
　前記分離領域の表層部に形成され、前記分離領域よりも不純物濃度が高い前記第１導電型の基板コンタクト領域と
を含み、
　前記分離領域が、前記半導体基板に接続された下側分離領域と、この下側分離領域の上に形成された上側分離領域とを含む
ことを特徴とする、半導体装置。
　　【請求項２】
　第１導電型の半導体基板と、
　この半導体基板上に形成され、前記第１導電型とは異なる第２導電型を有する半導体層と、
　前記半導体基板と前記半導体層とに跨って形成され、前記半導体層よりも不純物濃度が高い第２導電型の第２導電型埋め込み層と、
　前記半導体層の表層部に形成され、前記第１導電型を有し、前記半導体基板から電気的に分離されたウエル領域と、
　このウエル領域の表層部に形成され、前記第２導電型を有するソース領域と、
　前記ウエル領域の表層部に前記ソース領域から離間して形成され、前記第２導電型を有するドリフト領域と、
　このドリフト領域の表層部に形成され、前記ドリフト領域よりも不純物濃度が高い前記第２導電型のドレイン領域と、
　前記ウエル領域の前記ソース領域および前記ドリフト領域間に介在する部分上に一端が位置するように配置されたゲート電極と、
　前記第２導電型埋め込み層と前記ウエル領域との間に前記第２導電型埋め込み層および前記ウエル領域と接するように形成され、前記第１導電型を有する第１導電型埋め込み層と、
　前記半導体基板上に前記半導体層の周囲を取り囲むように形成され、前記第１導電型を有し、電気的に接地された分離領域と、
　前記分離領域の表層部に形成され、前記分離領域よりも不純物濃度が高い前記第１導電型の基板コンタクト領域と
を含み、
　前記分離領域が、前記半導体基板に接続された下側分離領域と、この下側分離領域の上に形成された上側分離領域とを含む
ことを特徴とする、半導体装置。
　　【請求項３】
　第１導電型の半導体基板に前記第１導電型とは異なる前記第２導電型の不純物を導入して第２導電型埋め込み層を形成する工程と、
　この工程の後に、前記半導体基板上に前記第２導電型の下側半導体層をエピタキシャル成長させるとともに前記第２導電型埋め込み層を当該下側半導体層へと拡がらせる工程と、
　前記下側半導体層に前記第１導電型の不純物を導入して第１導電型埋め込み層を形成する工程と、
　この工程の後に、前記下側半導体層上に前記第２導電型の上側半導体層をエピタキシャル成長させるとともに前記第１導電型埋め込み層を前記上側半導体層へと拡がらせる工程と、
　前記上側半導体層上にゲート電極を形成する工程と、
　前記上側半導体層の前記ゲート電極と対向する部分を含む環状の領域に前記第１導電型の不純物を導入して、前記半導体基板から電気的に分離されたボディ領域を形成する工程と、
　前記ボディ領域に前記第２導電型の不純物を導入して、ソース領域を形成する工程と、
　前記上側半導体層の前記ボディ領域に囲まれたドリフト領域において、前記ボディ領域から離間した領域に前記第２導電型の不純物を導入して、ドレイン領域を形成する工程と、
　前記半導体基板上に、前記下側半導体層および前記上側半導体層を取り囲み、前記第１導電型を有し、表層部に形成された前記第１導電型の基板コンタクト領域を介して電気的に接地された分離領域を形成する工程と、
を含み、
　前記分離領域を形成する工程が、前記第１導電型埋め込み層の形成と同一工程で前記基板に接続される下側分離領域を形成する工程と、前記ボディ領域の形成と同一工程で前記下側分離領域の上に上側分離領域を形成する工程とを含み、
　前記基板コンタクト領域の不純物濃度が前記分離領域の不純物濃度よりも高く、
　前記ゲート電極が、前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に一端が位置するように配置される
ことを特徴とする、半導体装置の製造方法。」
　
（２）補正事項の整理
　本件補正の補正事項を整理すると、以下のとおりである。
　
（補正事項ａ）補正前の請求項１の「前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に配置されたゲート電極と、」を、補正後の請求項１の「前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に一端が位置するように配置されたゲート電極と、」と補正すること。
　
（補正事項ｂ）補正前の請求項２の「前記ウエル領域の前記ソース領域および前記ドリフト領域間に介在する部分上に配置されたゲート電極と、」を、補正後の請求項２の「前記ウエル領域の前記ソース領域および前記ドリフト領域間に介在する部分上に一端が位置するように配置されたゲート電極と、」と補正すること。
　
（補正事項ｃ）補正前の請求項３の「前記基板コンタクト領域の不純物濃度が前記分離領域の不純物濃度よりも高い」を、補正後の請求項３の「前記基板コンタクト領域の不純物濃度が前記分離領域の不純物濃度よりも高く、前記ゲート電極が、前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に一端が位置するように配置される」と補正すること。
　
（補正事項ｄ）補正前の明細書の０００７段落における「前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に配置されたゲート電極と、」を、補正後の明細書の０００７段落における「前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に一端が位置するように配置されたゲート電極と、」と補正すること。
　
（補正事項ｅ）補正前の明細書の００１０段落における「前記ウエル領域の前記ソース領域および前記ドリフト領域間に介在する部分上に配置されたゲート電極と、」を、補正後の明細書の００１０段落における「前記ウエル領域の前記ソース領域および前記ドリフト領域間に介在する部分上に一端が位置するように配置されたゲート電極と、」と補正すること。
　
（補正事項ｆ）補正前の明細書の００１３段落における「前記基板コンタクト領域の不純物濃度が前記分離領域の不純物濃度よりも高い」を、補正後の明細書の００１３段落における「前記基板コンタクト領域の不純物濃度が前記分離領域の不純物濃度よりも高く、前記ゲート電極が、前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に一端が位置するように配置される」と補正すること。
　
（３）新規事項追加の有無及び補正の目的の適否についての検討
（３−１）補正事項ａについて　
　補正事項ａは、補正前の請求項１に係る発明の発明特定事項である「前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に配置されたゲート電極」について、「一端が位置するように」と限定的に減縮する事項を付加する補正である。
　そして、この補正は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の【００１７】段落並びに図１の記載に基づく補正である。
　したがって、補正事項ａは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）に規定された新規事項の追加禁止の要件を満たしており、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　
（３−２）補正事項ｂについて　
　補正事項ｂは、補正前の請求項２に係る発明の発明特定事項である「前記ウエル領域の前記ソース領域および前記ドリフト領域間に介在する部分上に配置されたゲート電極」について、「一端が位置するように」と限定的に減縮する事項を付加する補正である。
　そして、この補正は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の【００２９】段落並びに図３の記載に基づく補正である。
　したがって、補正事項ｂは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしており、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　
（３−３）補正事項ｃについて　
　補正事項ｃは、補正前の請求項３に係る発明の発明特定事項である「ゲート電極」について、「前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に一端が位置するように配置される」と限定的に減縮する事項を付加する補正である。
　そして、この補正は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の【００１７】段落並びに図１の記載に基づく補正である。
　したがって、補正事項ｃは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしており、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　
（３−４）補正事項ｄないしｆについて
　補正事項ｄないしｆは、補正事項ａないしｃとの整合性をとるために、明細書を補正するものであって、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしていることは明らかである。
　
（４）独立特許要件について
（４−１）はじめに
　上記（３）において検討したとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項（以下「特許法第１７条の２第５項」という。）において準用する同法第１２６条第５項の規定に適合するか否かについて、検討する。
　
（４−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１に係る発明（以下「補正後の発明」という。）は、平成２４年１０月２２日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定される上記３．（１）の補正後の請求項１として記載したとおりのものである。
　
（４−３）引用刊行物に記載された発明
（４−３−１）当審における拒絶の理由に引用され、本願の出願前に日本国内において頒布された特開２０００−３０７０１３号公報（以下「引用刊行物」という。）には、図１、４、５及び７とともに、以下の事項が記載されている。なお、下線は、当審において付与したものである。（以下、同じ。）
　
「【００１１】
【発明の実施の形態】以下にこの発明の実施の形態を図面に基づいて説明する。本発明は図５の断面図にみられるようなＢｉＣＭＯＳ集積回路に用いる絶縁ゲートＮチャネル電界効果型トランジスタに関するものである。まず最初に、本発明の絶縁ゲート電界効果型トランジスタの製造工程を図７に基づいて説明する。
【００１２】最初にＰ型半導体基板１を用意し、この表面の一部の領域にＳＢ、ＡｓなどのＮ型の不純物を導入する。この注入領域は後にＮ型埋込み層となる領域であり、例えばＮＰＮ縦形バイポーラトランジスタを作製する場合はその素子領域に形成することでコレクタ抵抗を低減させる効果がある。
本発明の絶縁ゲートＮチャネル電界効果型トランジスタの素子領域においてもＰ型半導体基板と絶縁分離を行うために、このＮ型埋め込み層を形成する。
次にＰ型埋込み層３を形成するためにＢを、半導体基板の一部の領域に形成する。このＰ型埋込み層は一般的に素子分離領域を形成するために用いるが、本発明では先に形成したＮ型埋込み層領域内の内側に、このＰ型埋込み層形成のためのＢ注入を行う（図７（ａ））。
【００１３】
次にＮ型のエピタキシャル層２をＰ型半導体基板上に形成する。
本発明の絶縁ゲートＮチャネル電界効果型トランジスタでは、埋込み層としてＮ型の不純物及びＰ型の不純物を平面的に重なる領域に注入しているので、Ｎ型エピタキシャル層形成後は図７（ｂ）のようになる。Ｐ型不純物のＢは、Ｎ型不純物のＳＢやＡｓよりもアニールにより拡散しやすいため、Ｎ型拡散領域の上方及び下方にＰ型拡散領域が形成される構造となる。
【００１４】
次にＮ型エピタキシャル層の表面からＰ型ウェル層５（当審注：「Ｐ型ウェル層４」の誤記と認められる。）を形成するために、Ｂを注入し、拡散させる。このＰ型ウェル層は、Ｎチャネル絶縁ゲート電界効果型トランジスタ、ＰＮＰ縦型バイポーラトランジスタなどの素子領域や素子分離領域などに形成する。素子分離はこのＰ型ウェル層とＰ型埋込み層を上下から接触させることにより行う場合、Ｐ型埋込み層とＰ型ウェル層の不純物注入量や、熱処理を調整してプロセス設計を行う必要がある。本発明の絶縁ゲートＮチャネル電界効果型トランジスタにおいては、チャネルを形成する領域にはＰ型ウェル層を形成するが、高濃度ドレイン領域を形成する領域にはあえてＰ型ウェル層を形成しないようにしている。また、Ｎ型埋込み層上のＰ型埋め込み層の一部がＰ型ウェル層に接触するような構造となる。
【００１５】次に反転防止層及びフィールド絶縁膜を形成する。絶縁ゲート電界効果型トランジスタを形成する場合、このフィールド絶縁膜及び反転防止層を、チャネル形成領域とドレイン領域の間に同時に形成してもよい。そうすることにより、マスク工程を増加させずに高ドレイン耐圧を得るための、Ｎ型低濃度領域を形成することができる（図７（ｄ））。
【００１６】
次に、ゲート酸化膜７、ゲート電極８、高濃度ソース領域５、高濃度ドレイン領域６の形成など、通常の絶縁ゲート電界効果型トランジスタ特有のプロセスを行う（図７（ｅ））。
【００１７】以上述べたような工程を経ることにより、半導体基板と絶縁分離されたＮチャネル絶縁ゲート電界効果型トランジスタを得ることができる。本プロセスは絶縁ゲートＮチャネル電界効果型トランジスタのためだけのプロセスはなく、通常のＢｉＣＭＯＳ作製プロセスで容易に本素子が作製できる。図１（ａ）は、本発明の半導体素子の断面図で、図１（ｂ）は本発明の半導体素子の模式平面図ある。図１（ｂ）で分かるように、Ｐ型埋込み層３はこの絶縁ゲート電界効果型トランジスタの素子領域の下側全面を覆っているが、平面的にさらに広い領域にＮ型埋込み層を形成し、その周囲をＮ＋シンカーで囲んでいる。Ｐ型ウェル層は図２の従来例のように素子領域全面に形成するのではなく、高濃度ドレイン領域以外の、ソース領域５、Ｎ型低濃度領域９の一部を含む領域に形成している。
また、図１（ｂ）のようにこのＰ型ウェル層はこの絶縁ゲート電界効果型トランジスタの周囲を囲むように、図１（ｂ）の４の２つの点線の内側に形成する。
ここでこの絶縁ゲート電界効果型トランジスタの基板領域となるＰ型ウェル層及びＰ型埋込み層は、Ｎ型埋込み層によって、Ｐ型半導体基板と完全に分離されているので、この素子のＢｏｄｙ電位は半導体集積回路の最低電位であるＰ型半導体基板の電位に束縛されることなく、自由に設定できる。
「【００２３】この回路では特にスイッチ１１０のＢｏｄｙ電位が負電位に変化する。つまり
回路上のグラウンドに固定しているＰ型半導体基板の電位
　
（４−３−２）引用刊行物の「本発明の絶縁ゲートＮチャネル電界効果型トランジスタでは、埋込み層としてＮ型の不純物及びＰ型の不純物を平面的に重なる領域に注入しているので、Ｎ型エピタキシャル層形成後は図７（ｂ）のようになる。Ｐ型不純物のＢは、Ｎ型不純物のＳＢやＡｓよりもアニールにより拡散しやすいため、Ｎ型拡散領域の上方及び下方にＰ型拡散領域が形成される構造となる。」（【００１３】）という記載及び図７から、「Ｎ型埋込み層１３」が、「Ｐ型半導体基板１」と「Ｎ型エピタキシャル層２」とに跨って形成されていることが見て取れる。また、「Ｎ型埋込み層１３」の不純物濃度が「Ｎ型エピタキシャル層２」の不純物濃度よりも高いことは明らかである。
　
（４−３−３）引用刊行物の「また、図１（ｂ）のようにこのＰ型ウェル層はこの絶縁ゲート電界効果型トランジスタの周囲を囲むように、図１（ｂ）の４の２つの点線の内側に形成する。」（【００１７】）という記載及び図１から、「Ｐ型ウェル層４」は、「Ｎ型エピタキシャル層２」の表層部に環状に形成され、「Ｐ型半導体基板１」と電気的に分離されていることは明らかである。
　
（４−３−４）引用刊行物の「Ｐ型ウェル層は図２の従来例のように素子領域全面に形成するのではなく、高濃度ドレイン領域以外の、ソース領域５、Ｎ型低濃度領域９の一部を含む領域に形成している。」（【００１７】）という記載及び図１から、「ソース領域５」が、「Ｐ型ウェル層４」の表層部に形成されているのが見て取れる。また、「ソース領域５」がＮ型であることは明らかである。
　
（４−３−５）引用刊行物の「また、図１（ｂ）のようにこのＰ型ウェル層はこの絶縁ゲート電界効果型トランジスタの周囲を囲むように、図１（ｂ）の４の２つの点線の内側に形成する。」（【００１７】）という記載及び図１から、「ドレイン領域６」が、「Ｎ型エピタキシャル層２」の表層部において、「Ｐ型ウェル層４」に囲まれた「Ｎ型エピタキシャル層２」内に、「Ｐ型ウェル層４」から離間して形成されているのが見て取れる。また、「ドレイン領域６」がＮ型であることは明らかである。
　
（４−３−６）引用刊行物には、「次に反転防止層及びフィールド絶縁膜を形成する。絶縁ゲート電界効果型トランジスタを形成する場合、このフィールド絶縁膜及び反転防止層を、チャネル形成領域とドレイン領域の間に同時に形成してもよい。そうすることにより、マスク工程を増加させずに高ドレイン耐圧を得るための、Ｎ型低濃度領域を形成することができる（図７（ｄ））。」（【００１５】）と記載されている。ここで、「チャネル形成領域」が、「Ｐ型ウェル層４」の表層部であることは明らかであるから、当該記載及び図７から、「反転防止層」、すなわち、「Ｎ型低濃度領域９」が、「ドレイン領域６」と「Ｐ型ウェル層４」の表層部との間に形成されているのが見て取れる。
　
（４−３−７）引用刊行物の図１から、「Ｐ型ウェル層４」の「ソース領域５」及び「ドレイン領域６」間に介在する部分上に「ゲート電極８」が形成されているのが見て取れる。
　
（４−３−８）引用刊行物の「本発明の絶縁ゲートＮチャネル電界効果型トランジスタでは、埋込み層としてＮ型の不純物及びＰ型の不純物を平面的に重なる領域に注入しているので、Ｎ型エピタキシャル層形成後は図７（ｂ）のようになる。Ｐ型不純物のＢは、Ｎ型不純物のＳＢやＡｓよりもアニールにより拡散しやすいため、Ｎ型拡散領域の上方及び下方にＰ型拡散領域が形成される構造となる。」（【００１３】）、「Ｎ型埋込み層上のＰ型埋め込み層の一部がＰ型ウェル層に接触するような構造となる。」（【００１４】）という記載及び図１、７から、「Ｐ型埋込み層３」が、「Ｎ型埋込み層１３」の上方及び下方に形成され、「Ｎ型埋込み層１３」上の「Ｐ型埋込み層３」の一部が「Ｐ型ウェル層４」に接触している構造が見て取れる。
　
（４−３−９）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「Ｐ型半導体基板１と、
　前記Ｐ型半導体基板１上に形成されたＮ型エピタキシャル層２と、
　前記Ｐ型半導体基板１と前記Ｎ型エピタキシャル層２とに跨って形成され、前記Ｎ型エピタキシャル層２よりも不純物濃度が高いＮ型埋込み層１３と、
　前記Ｎ型エピタキシャル層２の表層部に環状に形成され、前記Ｐ型半導体基板１と電気的に分離されたＰ型ウェル層４と、
　前記Ｐ型ウェル層４の表層部に形成されたＮ型ソース領域５と、
　前記Ｎ型エピタキシャル層２の表層部において、前記Ｐ型ウェル層４に囲まれた前記Ｎ型エピタキシャル層２内に、前記Ｐ型ウェル層４から離間して形成されたＮ型ドレイン領域６と、
　前記ドレイン領域６と前記Ｐ型ウェル層４の表層部との間に形成されたＮ型低濃度領域９と、
　前記Ｐ型ウェル層４の前記Ｎ型ソース領域５及び前記Ｎ型ドレイン領域６間に介在する部分上に形成されたゲート電極８と、
　前記Ｎ型埋込み層１３の上方及び下方に形成されたＰ型埋込み層３であって、前記Ｎ型埋込み層１３上の一部が前記Ｐ型ウェル層４に接触しているＰ型埋込み層３とを含む
　絶縁ゲートＮチャネル電界効果型トランジスタ。」
　
（４−４）対比・判断
（４−４−１）刊行物発明の「Ｐ型半導体基板１」、「Ｎ型エピタキシャル層２」、「Ｎ型埋込み層１３」、「Ｐ型ウェル層４」、「Ｎ型ソース領域５」、「Ｎ型ドレイン領域６」、「ゲート電極８」、「Ｐ型埋込み層３」及び「絶縁ゲートＮチャネル電界効果型トランジスタ」は、各々補正後の発明の「第１導電型の半導体基板」、「第２導電型を有する半導体層」、「第２導電型埋め込み層」、「ボディ領域」、「第２導電型を有するソース領域」、「第２導電型を有するドレイン領域」、「ゲート電極」、「第１導電型埋め込み層」及び「半導体装置」に相当する。
　
（４−４−２）刊行物発明の「Ｐ型ウェル層４に囲まれた」「Ｎ型エピタキシャル層２」及び「Ｎ型低濃度領域９」は、補正後の発明の「ボディ領域に囲まれたドリフト領域」に相当する。
　
（４−４−３）そうすると、補正後の発明と刊行物発明とは、
「第１導電型の半導体基板と、
　この半導体基板上に形成され、前記第１導電型とは異なる第２導電型を有する半導体層と、
　前記半導体基板と前記半導体層とに跨って形成され、前記半導体層よりも不純物濃度が高い第２導電型の第２導電型埋め込み層と、
　前記半導体層の表層部に環状に形成され、前記第１導電型を有し、前記半導体基板から電気的に分離されたボディ領域と、
　このボディ領域の表層部に形成され、前記第２導電型を有するソース領域と、
　前記半導体層の表層部において、前記ボディ領域に囲まれたドリフト領域内に前記ボディ領域から離間して形成され、第２導電型を有するドレイン領域と、
　前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に配置されたゲート電極と、
　前記第２導電型埋め込み層と前記ボディ領域との間に前記第２導電型埋め込み層および前記ボディ領域と接するように形成され、前記第１導電型を有する第１導電型埋め込み層とを有する
　半導体装置。」
である点で一致し、次の２点で相違する。
　
（相違点１）
　補正後の発明の「ゲート電極」は、「前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に一端が位置するように配置され」ているのに対し、刊行物発明の「ゲート電極８」には、そのような特定がなされていない点。
　
（相違点２）
　補正後の発明では、「前記半導体基板上に前記半導体層の周囲を取り囲むように形成され、前記第１導電型を有し、電気的に接地された分離領域と、前記分離領域の表層部に形成され、前記分離領域よりも不純物濃度が高い前記第１導電型の基板コンタクト領域とを含み、前記分離領域が、前記半導体基板に接続された下側分離領域と、この下側分離領域の上に形成された上側分離領域とを含む」のに対して、刊行物発明では、「分離領域」及び「基板コンタクト領域」が特定されていない点。
　
（４−４−４）以下、上記相違点について、検討する。
（相違点１について）
　一般にＭＯＳＦＥＴにおいて、ソース領域とゲート電極の端部（側面）との位置関係をどのようにするかは、リーク電流やオン電流等を考慮して、当業者が適宜選択し得る設計的事項であり、ソース領域の端部とゲート電極の側面との間にゲートオフセット領域を設けることは、以下の周知例１に記載されているように、従来から周知である。
　
（ア）周知例１
　特開２００５−５１１４０号公報には、図１とともに、以下の事項が記載されている。
「【０００２】
　相補型ＭＯＳ（以下、ＣＭＯＳと称する）トランジスタにおけるサブスレッショルド電流およびジャンクション容量を低減するために、オフセットゲート構造が提案されている（例えば、特許文献１参照）。ここに記載されているＣＭＯＳトランジスタは、低消費電力で高速動作が可能である。
【０００３】
　また、薄膜トランジスタのオン電流を増加させ、リーク電流を低減させる目的で、オフセット領域下の絶縁膜中にイオン注入を行なうことにより負電荷を埋め込んで、オフセット部を反転させることが提案されている（例えば、特許文献２参照）。さらに、オフセット量を１００〜２００μｍに規定することによって、薄膜トランジスタのＩon／Ｉoff比を増大できることが開示されている（例えば、特許文献３参照）。
【０００４】
　一方で、Ionの減少を避けるために、ゲート電極とソース／ドレイン不純物拡散領域との間のオフセットを避けることもまた、提案されている（例えば、特許文献４参照）。
【０００５】
　最近では、サブスレッショルド特性を改善するために、ゲート電極と不純物拡散領域との間のオフセット領域の距離を０〜１０ｎｍに規定することが提案されている（例えば、非特許文献１参照）。
【０００６】
　また、微細化を推し進めた場合についてシミュレーションを用いて検討し、拡散層が箱型の不純物分布である場合に、いわゆるソース／ドレインエクステンションのゲート下のオーバーラップ領域を無くしても、Ｉoffを押さえた上でＩonを減少させないことが可能であることが示されている(例えば、非特許文献２参照)。
【０００７】
　近年の半導体装置においては、さらなる微細化に伴なってゲート長は４０ｎｍ程度以下になりつつあり、このように極端に短いゲート長の場合、強い短チャネル効果によりＩoffが増大し、これを抑制しようとするとＩonが減少する。上述したようなオフセットゲート構造ないしソース・ドレインがゲートとオーバーラップを持たない構造は、いずれも、こうした非常に微細なＭＯＳＦＥＴには適用することが困難である。
【特許文献１】特開平１０−７０１９５号公報
【特許文献２】特開平７−１０６５７４号公報
【特許文献３】特開平５−１６６８３７号公報
【特許文献４】米国特許第６２９１８６１号公報
【非特許文献１】IEICE Trans.Electron, vol. E85-C, No.5, May 2002, pp1079〜1085
【非特許文献２】ESSDERC2002 Proceedings, pp503〜506
　・・・」
「【００１３】
　図１に、本発明の一実施形態にかかる半導体装置の断面図を示す。図示するように、素子分離絶縁膜２が形成された半導体基板１の素子領域には、不純物拡散領域としてのソース領域５およびドレイン領域６が離間して形成されている。ここでは半導体基板１はｎ型であり、ソース領域５およびドレイン領域６には、ｐ型の不純物が導入されている。なお、基板としてＳＯＩ構造の基板を用いてもよい。ソース領域５とドレイン領域６との間のチャネル領域７上には、シリコン酸化膜に換算して厚さ１ｎｍのゲート絶縁膜３を介してゲート長２０ｎｍのゲート電極４が形成されており、ゲート電極の側面にはゲート側壁８が設けられている。ソース領域５およびドレイン領域６といった不純物拡散領域は、ゲート電極４とはオーバーラップせず、不純物拡散領域の端部とゲート電極４の側面との間にはゲートオフセット領域１１ａ，１１ｂが存在する。ゲート電極４直下の半導体基板１内には、ソース・ドレイン不純物は実質的に存在しないということができる。半導体基板１上には層間絶縁膜９が形成され、不純物拡散領域５，６との接続のために配線１０が設けられる。」
　
　そうすると、刊行物発明に対して、このような周知技術を適用することにより、刊行物発明の「Ｎ型ソース領域５」の端部と「ゲート電極８」の側面との間にゲートオフセット領域を設けることにより、補正後の発明のように「前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に一端が位置するように配置されたゲート電極」という構成とすることは、当業者が容易になし得たことである。
　したがって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（相違点２について）
　引用刊行物の「次にＮ型エピタキシャル層の表面からＰ型ウェル層５を形成するために、Ｂを注入し、拡散させる。このＰ型ウェル層は、Ｎチャネル絶縁ゲート電界効果型トランジスタ、ＰＮＰ縦型バイポーラトランジスタなどの素子領域や素子分離領域などに形成する。素子分離はこのＰ型ウェル層とＰ型埋込み層を上下から接触させることにより行う場合、Ｐ型埋込み層とＰ型ウェル層の不純物注入量や、熱処理を調整してプロセス設計を行う必要がある。・・・」（【００１４】）という記載から、刊行物発明の「Ｐ型ウェル層４」及び「Ｐ型埋込み層３」を形成する際に同時に形成された「Ｐ型ウェル層」及び「Ｐ型埋込み層」を上下から接触させることによりに素子分離領域を形成することが、記載されているものと認められる。そして、一般に、素子分離領域は、素子の周囲を取り囲むように形成されることは明らかである。
　また、半導体基板上に形成されたウェルの表層部に該ウェルよりも不純物濃度が高い基板コンタクト領域を形成することは、以下の周知例２及び３に記載されているように従来から周知の技術である。
　
（イ）周知例２
　特開平２−２８３０７４号公報の第２図からは、ｐ型アイソレイション領域３ａ、３ｂの表層部に、ＧＮＤとのコンタクト領域となるｐ＋領域が形成されていることが見て取れる。
　
（ウ）周知例３
　特開２００２−２６３１５号公報には、図１とともに、以下の事項が記載されている。
「【００２８】さらに、分離拡散層２３と離間してｐ型のウェル層３１が形成され、このウェル層３１と半導体基板１１とを接続するｐ型の埋め込み層３２が形成されている。また、ウェル層３１上にこのウェル層３１よりも高濃度のｐ+型のグランドコンタクト領域３３が形成され、層間絶縁膜２５内のコンタクト孔３４を介してグランドコンタクト領域３３に接するグランド電極３５が形成されている。」
　
　そうすると、刊行物発明に対して、このような周知技術を適用することにより、刊行物発明において、「Ｐ型ウェル層」及び「Ｐ型埋込み層」を上下から接触させることによりに「Ｎ型エピタキシャル層２」の周囲を取り囲む「素子分離領域」を形成し、さらに「素子分離領域」を構成する「Ｐ型ウェル層」の表層部に、該「Ｐ型ウェル層」よりも不純物濃度が高い基板コンタクト領域を形成することにより、補正後の発明のように「前記半導体基板上に前記半導体層の周囲を取り囲むように形成され、前記第１導電型を有し、電気的に接地された分離領域と、前記分離領域の表層部に形成され、前記分離領域よりも不純物濃度が高い前記第１導電型の基板コンタクト領域とを含み、前記分離領域が、前記半導体基板に接続された下側分離領域と、この下側分離領域の上に形成された上側分離領域とを含む」という構成とすることは、当業者が容易になし得たことである。
　したがって、相違点２は、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（４−５）独立特許要件についてのまとめ
　以上検討したとおり、補正後の発明と刊行物発明との相違点は、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができない。
　
（５）補正の却下についてのむすび
　本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
４．本願発明
　平成２４年１０月２２日になされた手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下「本願発明」という。）は、平成２３年１２月２８日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定されるとおり上記３．（１）の補正前の請求項１として記載したとおりのものである。
　
５．刊行物に記載された発明
　これに対して、当審で通知した拒絶の理由に引用された刊行物には、上記３．（４−３−１）及び（４−３−８）に記載したとおりの事項及び発明が記載されているものと認められる。
　
 ６．判断
　上記３．（３）において検討したとおり、補正後の請求項１は、補正前の請求項１に係る発明の発明特定事項である「前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に配置されたゲート電極」について、「一端が位置するように」と限定的に減縮する事項を付加したものである。逆に言えば本件補正前の請求項１に係る発明（本願発明）は，補正後の発明から上記の限定をなくしたものである。
　そうすると、上記３．（４）において検討したように、補正後の発明が，引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものといえる。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
７．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。