【事件の表示】
　特願２００５−２０３５０３「不揮発性メモリ装置及びそれのプログラム方法」拒絶査定不服審判事件〔平成１８年２月２日出願公開、特開２００６−３１９２０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１７年７月１２日（パリ条約に基づく優先権主張　２００４年７月１３日、大韓民国）の出願であって、平成２３年１月１４日付けの拒絶理由通知に対して同年４月１８日に意見書及び手続補正書が提出されたが、平成２４年１月１０日付けで拒絶査定がなされた。
　それに対して、同年５月８日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年８月３０日付けで審尋がなされ、同年１１月２９日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２４年５月８日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２４年５月８日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜３５を補正して、補正後の特許請求の範囲の請求項１〜３５とするものであり、補正前後の請求項１及び１３は、各々次のとおりである。
　
（補正前）
　「【請求項１】
　行と列の交差領域に配列された多数のメモリセルを有する少なくとも一つのメモリブロックを含むメモリ装置のプログラム方法において、
　前記メモリブロックの行を選択するための行アドレスを各々入力する少なくとも二つの行アドレスを入力する段階と、
　前記メモリブロックのスペアフィールドの列を選択するための列アドレスを入力する段階と、
　前記入力された少なくとも二つの行アドレスを一時的に貯蔵する段階と、
　前記一時的に貯蔵された行アドレスによって選択された前記行と前記スペアフィールドの列が同時に活性化される段階と、
　前記活性化された行と前記スペアフィールドの列が交差する前記メモリセルが同時にプログラムされる段階とを含むことを特徴とするプログラム方法。」
　
　「【請求項１３】
　不揮発性メモリ装置において、
　複数個のワードライン及びビットラインを有するメモリブロックと、
　少なくとも一つの行アドレスに応答して一つ以上の前記ワードラインを選択する行デコーダ回路と、
　前記メモリブロックのスペアフィールドの列を選択するためのスペアフィールド選択信号を発生する回路と、を含み、
　前記行デコーダ回路は前記ワードラインに各々対応するラッチを含み、前記ラッチの各々は対応するワードラインを選択するための行アドレスをラッチするように構成されることを特徴とする不揮発性メモリ装置。」
　
（補正後）
　「【請求項１】
　行と列の交差領域に配列された多数のメモリセルを有する少なくとも一つのメモリブロックを含むメモリ装置のプログラム方法において、
　前記メモリブロックの行を選択するための行アドレスを各々入力する少なくとも二つの行アドレスを入力する段階と、
　前記メモリブロックのスペアフィールドの列を選択するための列アドレスを入力する段階と、
　前記入力された少なくとも二つの行アドレスを一時的に貯蔵する段階と、
　前記一時的に貯蔵された行アドレスによって選択された前記行と前記スペアフィールドの列が同時に活性化される段階と、
　前記活性化された行と前記スペアフィールドの列が交差する前記メモリセルが同時にプログラムされる段階とを含み、
　前記行アドレスはページまたはワードラインを選択するためのページアドレス及びメモリブロックを選択するためのブロックアドレスを含み、
　前記同時に活性化される段階では、ページアドレスに対応する前記行と、前記ブロックアドレスと、前記スペアフィールドの列が同時に活性化され、
　前記同時にプログラムされる段階では、前記活性化された行と前記ブロックアドレスとの列が交差する前記メモリセルと、前記活性化された行と前記スペアフィールドの列が交差する前記メモリセルが同時にプログラムされることを特徴とするプログラム方法。」
　
　「【請求項１３】
　不揮発性メモリ装置において、
　複数個のワードライン及びビットラインを有するメモリブロックと、
　少なくとも一つの行アドレスに応答して一つ以上の前記ワードラインを選択する行デコーダ回路と、
　前記メモリブロックのスペアフィールドの列を選択するためのスペアフィールド選択信号を発生する回路と、を含み、
　前記行デコーダ回路は前記ワードラインに各々対応するラッチを含み、前記ラッチの各々は対応するワードラインを選択するための行アドレスをラッチするように構成され、
　前記行アドレスはページまたはワードラインを選択するためのページアドレス及びメモリブロックを選択するためのブロックアドレスを含むことを特徴とする不揮発性メモリ装置。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、次のとおりである。
（１）補正事項１
　補正前の請求項１の「前記活性化された行と前記スペアフィールドの列が交差する前記メモリセルが同時にプログラムされる段階とを含むことを特徴とする」を、「前記活性化された行と前記スペアフィールドの列が交差する前記メモリセルが同時にプログラムされる段階とを含み、　前記行アドレスはページまたはワードラインを選択するためのページアドレス及びメモリブロックを選択するためのブロックアドレスを含み、　前記同時に活性化される段階では、ページアドレスに対応する前記行と、前記ブロックアドレスと、前記スペアフィールドの列が同時に活性化され、　前記同時にプログラムされる段階では、前記活性化された行と前記ブロックアドレスとの列が交差する前記メモリセルと、前記活性化された行と前記スペアフィールドの列が交差する前記メモリセルが同時にプログラムされることを特徴とする」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項９の「前記メモリブロックの前記スペアフィールドの列に配置された少なくともいくつかのメモリセルは同時にプログラムされることを特徴とする」を、「前記メモリブロックの前記スペアフィールドの列に配置された少なくともいくつかのメモリセルは同時にプログラムされ、　前記第１アドレスおよび前記第２アドレスにはページまたはワードラインを選択するためのページアドレスとメモリブロックを選択するためのブロックアドレスが含まれ、　前記同時にプログラムされる段階では、活性化された行と前記ブロックアドレスとの列が交差する前記メモリセルと、活性化された行と前記スペアフィールドの列が交差する前記メモリセルが同時にプログラムされることを特徴とする」と補正して、補正後の請求項９とすること。
　
（３）補正事項３
　補正前の請求項１３の「前記ラッチの各々は対応するワードラインを選択するための行アドレスをラッチするように構成されることを特徴とする」を、「前記ラッチの各々は対応するワードラインを選択するための行アドレスをラッチするように構成され、　前記行アドレスはページまたはワードラインを選択するためのページアドレス及びメモリブロックを選択するためのブロックアドレスを含むことを特徴とする」と補正して、補正後の請求項１３とすること。
　
（４）補正事項４
　補正前の請求項２２の「スイッチ回路とを含み、」を、「スイッチ回路と、を含み、」と補正して、補正後の請求項２２とすること。
　
（５）補正事項５
　補正前の請求項２２の「前記ワードライン選択信号回路はマルチページプログラム動作時、対応するワードラインを選択するためのページアドレス情報をラッチするラッチを含むことを特徴とする」を、「前記ワードライン選択信号回路はマルチページプログラム動作時、対応するワードラインを選択するためのページアドレス情報をラッチするラッチを含み、　ページまたはワードラインを選択するためのページアドレス情報とメモリブロックを選択するためのブロックアドレス情報は行アドレス情報に含まれることを特徴とする」と補正して、補正後の請求項２２とすること。
　
（６）補正事項６
　補正前の請求項２４の末尾に句点を加えて、補正後の請求項２４とすること。
　
（７）補正事項７
　補正前の請求項２８の「前記スペアフィールドの前記第１と第２行の少なくともいくつかの前記メモリセルに情報を同時に書き込む段階とを含むことを特徴とする」を、「前記スペアフィールドの前記第１と第２行の少なくともいくつかの前記メモリセルに情報を同時に書き込む段階とを含み、　前記第１アドレスおよび前記第２アドレスにはページまたはワードラインを選択するためのページアドレスとメモリブロックを選択するためのブロックアドレスが含まれ、　前記同時に書き込む段階では、活性化された行と前記ブロックアドレスとの列が交差する前記メモリセルと、活性化された行と前記スペアフィールドの列が交差する前記メモリセルが同時にプログラムされることを特徴とする」と補正して、補正後の請求項２８とすること。
　
（８）補正事項８
　補正前の請求項３２の「前記メモリブロックのスペアフィールドの列を選択するためのスペアフィールド選択信号を発生する回路とを含み、」を、「前記メモリブロックのスペアフィールドの列を選択するためのスペアフィールド選択信号を発生する回路と、を含み、」と補正して、補正後の請求項３２とすること。
　
（９）補正事項９
　補正前の請求項３２の「前記ワードラインはマルチページプログラム動作時に、前記スペアフィールドの列とともに同時に活性化されることを特徴とする」を、「前記ワードラインはマルチページプログラム動作時に、前記スペアフィールドの列とともに同時に活性化され、　前記ワードラインを選択するためのデータは、前記メモリブロックを選択するためのブロックアドレスを含む行アドレスに含まれ、　前記同時に活性化される場合には、前記ブロックアドレスも活性化されることを特徴とする」と補正して、補正後の請求項３２とすること。
　
３．新規事項の追加の有無及び補正の目的の適否について
（１）補正事項１について
（１−１）補正事項１により、補正前の請求項１に対して、「前記同時にプログラムされる段階では、前記活性化された行と前記ブロックアドレスとの列が交差する前記メモリセルと、前記活性化された行と前記スペアフィールドの列が交差する前記メモリセルが同時にプログラムされる」という事項が付加されているが、このうちの「『前記同時にプログラムされる段階では、前記活性化された行と前記ブロックアドレスとの列が交差する前記メモリセル』が『プログラムされる』」という部分が、本願の願書に最初に添付した明細書、特許請求の範囲又は図面（以下「当初明細書等」という。また、本願の願書に最初に添付した明細書、図面を、各々「当初明細書」、「当初図面」という。）に記載された事項の範囲内においてなされたものであるかどうかについて、以下に検討する。
　
（１−２）当初明細書において、ブロックアドレスに関連する主な記載は、次のとおりである（ここにおいて、下線は当合議体が付加したものである。以下同じ。）。
　
ａ．「【００２５】
　図２を参照すると、不揮発性メモリ装置１００はデータ情報を貯蔵するためのメモリセルアレイ１１０を含む。メモリセルアレイ１１０は複数個のメモリブロックを含み、各メモリブロックはメインフィールド１１０Ｍとスペアフィールド１１０Ｓで区分される。各メモリブロックのメイン及びスペアフィールド１１０Ｍ、１１０Ｓは図１に示したことと同一に構成される。したがって、それに対する説明はここでは省略する。本発明による不揮発性メモリ装置１００はアドレスバッファ回路１２０、行デコーダ回路１３０、制御ロジック１４０、ページバッファ回路１５０、列デコーダ回路１６０、列ゲート回路１７０、入出力バッファ回路１８０、およびパス／フェイルチェック回路１９０をさらに含む。
【００２６】
　アドレスバッファ回路１２０は制御ロジック１４０によって制御され、決められたタイミングに従って入出力ピンＩ／Ｏｉを通じて入力される列及び行アドレスを入力受ける。 行デコーダ回路１３０は制御ロジック１４０によって制御され、アドレスバッファ回路１２０から出力される行アドレスに応答して動作する。
行アドレスはメモリブロックを選択するためのブロックアドレス情報及び選択されたメモリブロックのページ（またはワードライン）を選択するためのページアドレス情報を含む。行デコーダ回路１３０は入力された行アドレスに応答してメモリブロックのうちの一つを選択し、動作モードに従って選択されたメモリブロックのページをワードライン電圧に駆動する。
　
ｂ．「【００３４】
　図３を参照すると、本発明による行デコーダ回路１３０はスイッチ回路１３２、プリデコーダ回路１３３、ブロックデコーダ回路１３４、およびページデコーダ回路１３５を含む。スイッチ回路１３２はストリング選択ラインＳＳＬ、ワードラインＷＬｍ〜ＷＬ０、および接地選択ラインＧＳＬに各々対応する選択トランジスタＰ０〜Ｐ４を含む。ストリング選択ラインＳＳＬ、ワードラインＷＬｍ〜ＷＬ０、および接地選択ラインＧＳＬは対応する選択トランジスタＰ０〜Ｐ４を通じて対応する選択ラインＳＳ、Ｓｍ〜Ｓ０、ＧＳに各々連結される。
プリデコーダ回路１３３はアドレスバッファ回路１２０からの行アドレスをデコーディングする。デコーディングされたアドレスはブロック選択情報（すなわち、ブロックアドレス）及びページ選択情報（すなわち、ページアドレス）を含む。デコーディングされたアドレスのうちのブロックアドレスＤＲＡｉはブロックデコーダ回路１３４に出力され、デコーディングされたアドレスのうちのページアドレスＤＲＡｊはページデコーダ回路１３５に出力される
【００３５】
　
ブロックデコーダ回路１３４はブロックアドレスＤＲＡｉに応答してブロック選択信号ＢＬＫ０を活性化(activate)／非活性化(inactivate)させる。選択トランジスタＰ０〜Ｐｉはブロック選択信号 ＢＬＫ０によって共通に制御される。活性化されたブロック選択信号ＢＬＫ０は選択ラインの高電圧が電圧降下なしに対応するワードラインに伝達されるように十分に高い電圧を有する。ブロックデコーダ回路１３４は、またブロックアドレスＤＲＡｉに応答して選択ライン ＳＳ、ＧＳの活性化を制御する。
　
ｃ．「【００４０】
　マルチページ選択命令として第１命令ＣＭＤ１が入力されれば、制御ロジック１４０は制御信号ＲＳＴを活性化させる。制御信号ＲＳＴの活性化に従ってページデコーダ１３５ａのＮＭＯＳトランジスタＭＮ１がターンオンされ、その結果、ラッチＬＡＴが初期化される。この際、制御信号ＭＬＴ＿ＥＮ、ＮＯＲ＿ＥＮはローレベルに維持される。これは図４に示した伝達ゲートＴＧ１、ＴＧ２が非活性化されることを意味する。
その次に、メモリブロック及びワードラインを選択するために行アドレスＡＤＤ１が入出力ピンＩ／Ｏｉに印加される。行アドレスＡＤＤ１はページ（またはワードライン）を選択するためのページアドレス及びメモリブロックを選択するためのブロックアドレスを含む。入力されたアドレスはプリデコーダ回路１３３によってデコーディングされ、デコーディングされたブロックアドレスＤＲＡｉはブロックデコーダ回路１３４に伝達される。これと同時に、デコーディングされたページアドレスＤＲＡｊはページデコーダ１３５ａのＮＡＮＤゲートＧ１に入力される
　
ｄ．「【００４３】
　図５に示したように、第１命令ＣＭＤ１が入力された後にはページアドレスをページデコーダ回路１３５に貯蔵するために第２命令ＣＭＤ２が入力される。第２命令ＣＭＤ２は連続してアドレスが入力されることを知らせる命令である。第２命令に代えて第１命令ＣＭＤ１が使用されることもできる。アドレス及びデータの入力を知らせる命令として第３命令ＣＭＤ３の入力に従ってプログラムされるデータが入出力バッファ回路１８０及び列ゲート回路１７０を通じてページバッファ回路１５０にローディングされる。第３命令 ＣＭＤ３の次に入力されるアドレスには行アドレス及び列アドレスが含まれる。列アドレスはスペアフィールドの列を選択するのに使用される。すなわち、プログラムされるデータはスペアフィールドに対応するページバッファ回路のページバッファにローディングされるであろう。
【００４４】
　この実施形態において、プログラムされるデータはメモリブロックのページ（すなわち、ワードライン）がプログラムされたか否かを示すページ情報である。したがって、プログラムされるデータは同一のデータ値を有する。マルチページプログラムモード時、選択されるスペアフィールドのスペアビットラインの数はメモリブロックのワードラインの数と同一である。また、プログラムされるデータがメモリブロックのページ（すなわち、ワードライン）がプログラムされたか否かを示すページ情報に限らないことはこの分野の通常的な知識を習得した者などに自明である。」
　
（１−３）また、当初図面の図３からは、ブロックアドレスＤＲＡｉがブロックデコーダ回路１３４に入力され、当該ブロックデコーダ回路１３４からブロックアドレスＤＲＡｉに基づくブロック活性化信号ＢＬＫ０が出力され、ブロック活性化信号ＢＬＫ０により、スイッチ回路１３２内に設けられ、ワードライン又は選択ラインに接続された選択トランジスタＰ０，Ｐ１・・・がオンされる構成となっていることが見て取れる。
　
（１−４）以上を総合すると、ブロックアドレスについて当初明細書に記載されているのは、ブロックアドレスに基づいてブロック活性化信号が活性化され、それにより、ワードライン又は選択ラインに接続された選択トランジスタがオンとなり、ワードラインが活性化されるということであり、「『前記同時にプログラムされる段階では、前記活性化された行と前記ブロックアドレスとの列が交差する前記メモリセル』が『プログラムされる』」という事項はもちろん、その前提となる「ブロックアドレスの列」や「前記活性化された行と前記ブロックアドレスとの列が交差する前記メモリセル」という事項さえ、当初明細書等には記載されていないことが明らかである。
　また、上記（１−２）において摘記した以外の部分を含め、本願の当初明細書等を精査しても、当業者が「『前記同時にプログラムされる段階では、前記活性化された行と前記ブロックアドレスとの列が交差する前記メモリセル』が『プログラムされる』」という事項を認識できるような記載は見いだせない。
　
（１−５）したがって、補正前の請求項１に「前記同時にプログラムされる段階では、前記活性化された行と前記ブロックアドレスとの列が交差する前記メモリセルと、前記活性化された行と前記スペアフィールドの列が交差する前記メモリセルが同時にプログラムされる」という事項を付加する補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、当初明細書等に記載された事項の範囲内においてなされたものではない。
　よって、補正事項１は、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たさない。
　
（２）補正事項２について
　補正事項２は、補正前の請求項９に対して、「前記同時にプログラムされる段階では、活性化された行と前記ブロックアドレスとの列が交差する前記メモリセルと、活性化された行と前記スペアフィールドの列が交差する前記メモリセルが同時にプログラムされる」という事項を付加するものであるから、上記（１）において検討したとおり、補正事項２は、特許法第１７条の２第３項に規定する要件を満たさない。
　
（３）補正事項３について
　補正事項３により付加された事項は、当初明細書の００２６段落等に記載されているものと認められるから、補正事項３は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項３は、補正前の請求項１３に係る発明の発明特定事項である「行アドレス」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項３は、特許法第１７条の２第４項に規定する要件を満たす。
　
（４）補正事項４、６及び８について
　補正事項４、６及び８は、補正前の特許請求の範囲の記載をより明瞭にするものであるから、特許法第１７条の２第４項第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　また、補正事項４、６及び８が、特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（５）補正事項５について
　補正事項５により付加された事項は、当初明細書の００２６段落等に記載されているものと認められるから、補正事項５は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項５は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項５は、補正前の請求項２２に係る発明の発明特定事項である「ブロックアドレス情報」及び「ページアドレス情報」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項５は、特許法第１７条の２第４項に規定する要件を満たす。
　
（６）補正事項７について
　補正事項７は、補正前の請求項２８に対して、「前記同時に書き込む段階では、活性化された行と前記ブロックアドレスとの列が交差する前記メモリセルと、活性化された行と前記スペアフィールドの列が交差する前記メモリセルが同時にプログラムされる」という事項を付加するものであるから、上記（１）において検討したとおり、補正事項７は、特許法第１７条の２第３項に規定する要件を満たさない。
　
（７）補正事項９について
　補正事項９により付加された事項は、当初明細書の００２６段落及び００４０段落、並びに当初図面の図３等に記載されているものと認められるから、補正事項９は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項９は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項９は、補正前の請求項３２に係る発明の発明特定事項である「行デコーダ回路」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項９は、特許法第１７条の２第４項に規定する要件を満たす。
　
（８）新規事項の追加の有無及び補正の目的の適否についてのまとめ
　以上検討したとおり、補正事項１、２及び７は、特許法第１７条の２第３項に規定する要件を満たさないから、補正事項１、２及び７を含む本件補正が特許法第１７条の２第３項に規定する要件を満たさないことは明らかである。
　本件補正については以上のとおりであるが、（いささか不自然な仮定ではあるが、）本件補正が特許法第１７条の２第３項に規定する要件を満たすものであると仮定した場合においては、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについても、一応検討することとする。
　
４．独立特許要件について
（１）補正後の発明
　本件補正による補正後の請求項１〜３５に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜３５に記載されている事項により特定されるとおりのものであり、そのうちの請求項１３に係る発明（以下「補正発明」という。）は、補正後の請求項１３に記載されている事項により特定される、上記１．に補正後の請求項１３として記載したとおりのものであって、再掲すると次のとおりである。
　
　「【請求項１３】
　不揮発性メモリ装置において、
　複数個のワードライン及びビットラインを有するメモリブロックと、
　少なくとも一つの行アドレスに応答して一つ以上の前記ワードラインを選択する行デコーダ回路と、
　前記メモリブロックのスペアフィールドの列を選択するためのスペアフィールド選択信号を発生する回路と、を含み、
　前記行デコーダ回路は前記ワードラインに各々対応するラッチを含み、前記ラッチの各々は対応するワードラインを選択するための行アドレスをラッチするように構成され、
　前記行アドレスはページまたはワードラインを選択するためのページアドレス及びメモリブロックを選択するためのブロックアドレスを含むことを特徴とする不揮発性メモリ装置。」
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平７−２３５１９３号公報（以下「引用例」という。）には、図１〜６とともに、次の記載がある。
　
ａ．「【０００１】
【産業上の利用分野】
本発明は、半導体記憶装置に係わり、特に複数組のメモリセルに１頁分のデータを同時コピーする機能を備えた半導体記憶装置に関する
【０００２】
【従来の技術】近年、コンピュータシステムの記憶装置として、電気的に書き込み，消去が可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）が用いられている。
このＥＥＰＲＯＭの一つとして、高集積化に優れたＮＡＮＤセル型ＥＥＰＲＯＭが知られている。
（途中略）
【０００５】前記メモリセルは通常、電荷蓄積層（浮遊ゲート）と制御ゲートが積層されたＦＥＴ−ＭＯＳ構造を有する。メモリセルアレイは、ｐ型基板に集積形成されるか、ｐ型基板に形成されたｎ型ウェル内のｐ型ウェル内に集積形成されるか、又はｎ型基板に形成されたｐ型ウェル内に集積形成される。
ＮＡＮＤセル型ＥＥＰＲＯＭのドレイン側は選択ゲートを介してビット線に接続され、ソース側はやはり選択ゲートを介してソース線（基準電位配線）に接続される。メモリセルの制御ゲートは、行方向に連続的に接続されてワード線となる
【０００６】
通常、同一ワード線につながるメモリセルの集合を１ページと呼び、１組のドレイン側及びソース側の選択ゲートに挟まれたページの集合を１ＮＡＮＤブロック又は単に１ブロックと呼ぶ。そして、この１ブロックは独立に消去可能な最小単位となる
　
ｂ．「【００１４】
【発明が解決しようとする課題】このように従来、大容量の半導体記憶装置、特に大容量フラッシュメモリにおいては、メモリセルアレイ内のデータの管理やテストメモリの動作試験のために、１ページ分のデータを複数組のメモリセルに書き込む動作を順次繰り返す必要があり、多大な時間が掛かるという問題があった。
【００１５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、１ページ分のデータを複数本の制御ゲートに同時コピー可能とした半導体記憶装置を提供することにある
　
ｃ．「【００２７】（実施例１）図１は、本発明の第１の実施例に係わる半導体記憶装置のメモリセルアレイ及び周辺回路の構成を示すブロック図である。
【００２８】
複数本のビット線ＢＬ（ＢＬ
1
，ＢＬ
2
，…，ＢＬ
j
，…，ＢＬ
n
）と複数本のワード線ＷＬ（ＷＬ
1
，ＷＬ
2
，…，ＷＬ
i
，ＷＬ
i+1
，…，ＷＬ
m
）とが互いに直交する方向に配置され、ビット線ＢＬとワード線ＷＬの交差部には書き替え可能なメモリセルＭＣ（ＭＣ
11
，ＭＣ
12
，…，ＭＣ
mn
）がそれぞれ配置されている。ビット線ＢＬにはデータラッチ回路ＤＬ（ＤＬ
1
，ＤＬ
2
，…，ＤＬ
j
，…，ＤＬ
n
）が接続され、ワード線ＷＬにはアドレスラッチ及びワード線ドライバ回路ＡＬ（ＡＬ
1
，ＡＬ
2
，…，ＡＬ
i
，ＡＬ
i+1
，…，ＡＬ
m
）が接続されている。そして、アドレスラッチ及びワード線ドライバ回路ＡＬは、ロウ・デコーダＲ／Ｄにより選択されるものとなっている。なお、図中のＲＡはロウアドレス、ＣＳＬ（ＣＳＬ
1
，ＣＳＬ
2
，…，ＣＳＬ
j
，…，ＣＳＬ
n
）はカラム選択線、Ｉ／Ｏ，／Ｉ／Ｏは入出力線を示している
【００２９】通常の書き込みモードは従来の技術に述べた動作と同様であるのでここでは省略し、以下に１ページ分のデータを複数本のワード線に同時コピーする特殊書き込みモードについて説明する。
【００３０】図２は、ワード線多重選択書き込み時の主要信号波形タイミング図である。
ワード線多重選択用ロウアドレスがメモリチップ内に取り込まれると、ロウ・デコーダ回路Ｒ／Ｄにより、アドレスラッチ及びワード線ドライバ回路ＡＬに順次記憶されていく。その後、書き込み動作が始まると、アドレスラッチ及びワード線ドライバ回路ＡＬに記憶されているロウアドレスに従ってワード線ＷＬが選択される。例えば、ワード線多重選択用ロウアドレスして、ＲＡ
2
、ＲＡ
i
、ＲＡ
m
の３種のアドレスがロウ・デコーダ回路Ｒ／Ｄを介してアドレスラッチ及びワード線ドライバ回路ＡＬに取り込まれると、書き込み時に３本のワード線ＷＬ
2
，ＷＬ
i
，ＷＬ
m
が選択される
【００３１】
データラッチ回路ＤＬ
1
〜ＤＬ
n
には、ワード線選択以前若しくはワード線選択後、入出力線Ｉ／Ｏ，／Ｉ／Ｏからデータが入力されている
【００３２】
データラッチ回路ＤＬ
1
〜ＤＬ
n
の記憶データはビット線ＢＬ
1
〜ＢＬ
n
に伝達されており、ワード線ＷＬ
2
，ＷＬ
i
，ＷＬ
m
が選択されている場合、ビット線ＢＬ
1
〜ＢＬ
n
のデータがメモリセルＭＣ
2l
〜ＭＣ
2n
、ＭＣ
il
〜ＭＣ
in
、ＭＣ
ml
〜ＭＣ
mn
に同時に記憶される
（途中略）
【００３６】このように本実施例によれば、書き込み時にワード線ＷＬを多重選択することが可能となり、同時に複数ワード線ＷＬに１ページ分のデータを書き込むことができる。このため、メモリセルアレイ内でのページデータのコピーを従来よりも高速に行うことができる。」
　
ｄ．「【００３７】
（実施例２）次に、本発明をＮＡＮＤセル型ＥＥＰＲＯＭに実施した場合について、具体的に説明する。図３、図４は、本発明の第２の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイ及び周辺回路の構成を示すブロック図である
【００３８】
ＣＧ（ＣＧ
d1
〜ＣＧ
d4
，ＣＧ
e1
〜ＣＧ
e4
，ＣＧ
f1
〜ＣＧ
f4
，ＣＧ
g1
〜ＣＧ
g4
，ＣＧ
h1
〜ＣＧ
h4
，ＣＧ
i1
〜ＣＧ
i4
）は制御ゲート、ＳＧＳ（ＳＧＳ
d
，ＳＧＳ
e
，ＳＧＳ
f
，ＳＧＳ
g
，ＳＧＳ
h
，ＳＧＳ
i
）はソース側選択ゲート、ＳＧＤ（ＳＧＤ
d
，ＳＧＤ
e
，ＳＧＤ
f
，ＳＧＤ
g
，ＳＧＤ
h
，ＳＧＤ
i
）はドレイン側選択ゲート、ＢＬ（ＢＬ
j
，ＢＬ
k
，ＢＬ
l
）はビット線、ＤＬ（ＤＬ
j
，ＤＬ
k
，ＤＬ
l
）はデータラッチ回路、ＤＲＶ（ＤＲＶ
d
，ＤＲＶ
e
，ＤＲＶ
f
，ＤＲＶ
g
，ＤＲＶ
h
，ＤＲＶ
i
）は制御ゲート及び選択ゲートドライバ回路、ＢＡＬ（ＢＡＬ
d
，ＢＡＬ
e
，ＢＡＬ
f
，ＢＡＬ
g
，ＢＡＬ
h
，ＢＡＬ
i
）はブロックアドレスラッチ回路、ＭＣ（ＭＣ
d4j
，ＭＣ
d4k
，ＭＣ
d4l
，ＭＣ
f4j
，ＭＣ
f4k
，ＭＣ
f4l
，ＭＣ
g4i
，ＭＣ
g4k
，ＭＣ
g4l
）はメモリセル、ＲＡはロウアドレス、ＣＳＬ（ＣＳＬ
j
，ＣＳＬ
k
，ＣＳＬ
e
）はカラム選択線、Ｉ／Ｏ，／Ｉ／Ｏは入出力線、Ｒ／Ｄはロウ・デコーダである
【００３９】この実施例では、メモリセルＭＣの４個が直列接続されてＮＡＮＤセルが構成され、ＮＡＮＤセルの一端はドレイン側選択ゲートＳＧＤを介してビット線ＢＬに接続され、他端はソース側選択ゲートＳＧＳを介して例えば接地端に接続されている。
ビット線ＢＬにはデータラッチ回路ＤＬがそれぞれ接続され、制御ゲート線にはＮＡＮＤ列単位で制御ゲート及び選択ゲートドライバ回路ＤＲＶが接続されている。そして、制御ゲート及び選択ゲートドライバ回路ＤＲＶは、ブロックアドレスラッチ回路ＢＡＬ及びロウ・デコーダＲ／Ｄにより制御されるものとなっている
　
ｅ．「【００４０】本実施例においても通常の書き込みモードは従来装置と同様であるのでここでは省略し、以下に１ページ分のデータを複数本の制御ゲートに同時コピーする特殊書き込みモードについて説明する。
【００４１】
図５、図６は制御ゲート線多重選択書き込み時の主要信号波形タイミング図である。ＣＬＥはコマンド・ラッチ・イネーブル、ＡＬＥはアドレスラッチ・イネーブル、／ＣＥはチップ・イネーブル、／ＷＥはライト・イネーブル、／ＲＥはリード・イネーブルであり、それぞれはチップ外部から入力される制御信号である
【００４２】
チップ外部から、制御ゲート線多重選択書き込みモード用のコマンド信号ＣＯＭ１が入出力ピンＩ／Ｏから、チップ内に取り込まれ、次に制御ゲート線多重選択書き込み用ロウアドレスとして、ＲＡ
d
，ＲＡ
f
，ＲＡ
g
の３種のアドレスがチップ内に取り込まれると、その内のブロックアドレスがそれぞれ、ブロックアドレスラッチ回路ＢＡＬ
d
，ＢＡＬ
f
，ＢＡＬ
g
に記憶される
【００４３】
例えば、ＲＡ
d
が１０ビットのアドレスの場合、上位８ビットをブロックアドレスとして、下位２ビットをＮＡＮＤ列用のアドレスとしてもよいし、また外部から入力されるアドレスをブロックアドレスとＮＡＮＤ列用アドレスと分けて、最初か最後にＮＡＮＤ列用アドレスを入力し、ＮＡＮＤ列の何番目のメモリセルを選択するかのアドレス信号を制御ゲート及び選択ゲートドライバ回路に伝達してもよい
【００４４】
制御ゲート線多重選択書き込み用のロウアドレス、ＲＡ
d
，ＲＡ
f
，ＲＡ
g
に従い、ブロックアドレス，ＮＡＮＤ列アドレスの選択が決まると、次にデータラッチ回路ＤＬへのデータ書き込みが行われる。図５、図６では例として、１ページの長さを２５６バイト＋８バイト（エラー訂正用）＝２６４バイトとしている
【００４５】
次に、書き込み開始用コマンドＣＯＭ２がチップ内に取り込まれると、チップ内の昇圧回路が働き、メモリセルＭＣにデータを書き込むための高電圧が準備される。そして、例えば、ビット線ＢＬ
j
，ＢＬ
l
に関してデータを書き込み、ビット線ＢＬ
k
に関してはデータを書き込まず消去状態を保ちたい場合、ＢＬ
j
，ＢＬ
l
はロウ（例えば０Ｖ）に、ＢＬ
k
は中間電圧Ｖｍ（例えば１０Ｖ）に充電される
【００４６】
次に、ブロックアドレスラッチ回路ＢＡＬのデータをもとに、ｄ，ｆ，ｇ３種のブロックが選択され、例えばＮＡＮＤ列用アドレスでＮＡＮＤ列の４番目のメモリセルが選択されると、制御ゲートＣＧ
d4
，ＣＧ
f4
，ＣＧ
g4
の３本が同時に選択され、書き込み用の高電圧Ｖ
pp
、例えば２０Ｖが印加される
【００４７】書き込みがある時刻が経過した後に終了すると、制御ゲートＣＧd4，ＣＧf4，ＣＧg4が再びロウ状態に戻る。また、書き込み時に選択ブロック内の非選択制御ゲートＣＧd1〜ＣＧd3，ＣＧf1〜ＣＧf3，ＣＧg1〜ＣＧg3、ドレイン側の選択ゲートＳＧＤd，ＳＧＤf，ＳＧＤgは中間電圧、例えば１１Ｖに充電する。この中間電圧は非選択ビット線の中間電圧と同レベルでもよいが、前述のように非選択ビット線の中間電圧１０Ｖに対して、１１Ｖと少し高くして、ドレイン側選択ゲート及び選択ブロック内の非選択制御ゲートの閾い値電圧分だけを高くしてもよい。また、この書き込み時には、選択ブロック内のソース側選択ゲートＳＧＳd，ＳＧＳf，ＳＧＳg及び、その他の非選択ブロック内の制御ゲート及び選択ゲートはロウ状態、０Ｖを保つ。
（途中略）
【００５１】
以上までが、各ブロックに１個のブロックアドレスラッチ回路を設けた場合であるが、各制御ゲート線毎に、１個のアドレスラッチ回路を設けてもよい
　
（２−２）ここにおいて、００３７段落以降に記載された「本発明の第２の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭ」（以下「引用例のＮＡＮＤセル型ＥＥＰＲＯＭ」という。）に注目すると、００４６段落の「次に、ブロックアドレスラッチ回路ＢＡＬのデータをもとに、ｄ，ｆ，ｇ３種のブロックが選択され、」等の記載、並びに図３及び４の記載から、引用例のＮＡＮＤセル型ＥＥＰＲＯＭが、図３及び４のｄ〜ｉで表された少なくとも６個のブロックを備えていることが明らかである。
　そして、引用例のＮＡＮＤセル型ＥＥＰＲＯＭにおいては、「制御ゲート線（引用例においては、「制御ゲート」と言及されている箇所もあるが、本審決では「制御ゲート線」に統一して記載する。）ＣＧ」がワード線に相当するものであることは当業者にとって明らかであるところ、０００６段落の「通常、同一ワード線につながるメモリセルの集合を１ページと呼び、１組のドレイン側及びソース側の選択ゲートに挟まれたページの集合を１ＮＡＮＤブロック又は単に１ブロックと呼ぶ。」という記載及び００４４段落の「図５、図６では例として、１ページの長さを２５６バイト＋８バイト（エラー訂正用）＝２６４バイトとしている。」という記載、並びに図３及び４の記載から、引用例のＮＡＮＤセル型ＥＥＰＲＯＭは、各ブロックが４個の「制御ゲート線」及び２６４バイト分の「ビット線ＢＬ」を備えること、並びに当該２６４バイト分の「ビット線ＢＬ」は、２５６バイト分の通常の記憶領域に属する「ビット線ＢＬ」と、８バイト分のエラー訂正用の記憶領域に属する「ビット線ＢＬ」からなることが明らかである。
　また、各領域に存在する各「ビット線ＢＬ」が、「カラム選択線ＣＳＬ」及び「入出力線Ｉ／Ｏ」が接続された「データラッチＤＬ」により選択されることも、図４から当業者にとって明らかである。
　
（２−３）００３９段落の「制御ゲート線にはＮＡＮＤ列単位で制御ゲート及び選択ゲートドライバ回路ＤＲＶが接続されている。そして、制御ゲート及び選択ゲートドライバ回路ＤＲＶは、ブロックアドレスラッチ回路ＢＡＬ及びロウ・デコーダＲ／Ｄにより制御されるものとなっている。」という記載、００４２段落〜００４３段落の「次に制御ゲート線多重選択書き込み用ロウアドレスとして、ＲＡd，ＲＡf，ＲＡgの３種のアドレスがチップ内に取り込まれると、その内のブロックアドレスがそれぞれ、ブロックアドレスラッチ回路ＢＡＬd，ＢＡＬf，ＢＡＬgに記憶される。例えば、ＲＡdが１０ビットのアドレスの場合、上位８ビットをブロックアドレスとして、下位２ビットをＮＡＮＤ列用のアドレスとしてもよい・・・」という記載、及び００４４段落の「制御ゲート線多重選択書き込み用のロウアドレス、ＲＡd，ＲＡf，ＲＡgに従い、ブロックアドレス，ＮＡＮＤ列アドレスの選択が決まると、・・・」という記載から、引用例のＮＡＮＤセル型ＥＥＰＲＯＭにおいては、「制御ゲート線多重選択書き込み用のロウアドレス」に基づいて、「ロウ・デコーダＲ／Ｄ」、「ブロックアドレスラッチ回路ＢＡＬ」及び「選択ゲートドライバ回路ＤＲＶ」により、「制御ゲート線ＣＧ」が選択される構成となっているものと認められる。
　
（２−４）以上を総合すると、引用例には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「ＮＡＮＤセル型ＥＥＰＲＯＭにおいて、
　４個の制御ゲート線、並びに２５６バイト分の通常の記憶領域に属するビット線ＢＬ及び８バイト分のエラー訂正用の記憶領域に属するビット線ＢＬを備えたメモリブロックと、
　制御ゲート線多重選択書き込み用ロウアドレスに基づいて制御ゲート線ＣＧを選択するロウ・デコーダＲ／Ｄ、ブロックアドレスラッチ回路ＢＡＬ及び選択ゲートドライバ回路ＤＲＶと、
　前記２５６バイト分の通常の記憶領域に属するビット線ＢＬ及び前記８バイト分のエラー訂正用の記憶領域に属するビット線ＢＬを選択する、カラム選択線ＣＳＬ及び入出力線Ｉ／Ｏ、／Ｉ／Ｏが接続されたデータラッチＤＬと、を含み、
　前記ブロックアドレスラッチ回路ＢＡＬは、各前記メモリブロックに１個設けられ、前記ブロックアドレスラッチ回路ＢＡＬの各々は、ブロックアドレスを記憶するものであり、
　前記制御ゲート線多重選択書き込み用のロウアドレスは、上位８ビットがブロックアドレスで、下位２ビットがＮＡＮＤ列用アドレスである、
　ＮＡＮＤセル型ＥＥＰＲＯＭ。」
　
（３）補正発明と引用発明との対比
（３−１）補正発明と引用発明とを対比する。
　引用発明の「ＮＡＮＤセル型ＥＥＰＲＯＭ」は、補正発明の「不揮発性メモリ装置」に相当する。
　また、引用発明の「制御ゲート線」、「ビット線ＢＬ」が、各々補正発明の「ワードライン」、「ビットライン」に相当することは、当業者にとって明らかであるから、引用発明の「４個の制御ゲート線、並びに２５６バイト分の通常の記憶領域に属するビット線ＢＬ及び８バイト分のエラー訂正用の記憶領域に属するビット線ＢＬを備えたメモリブロック」は、補正発明の「複数個のワードライン及びビットラインを有するメモリブロック」に相当する。
　
（３−２）引用発明の「制御ゲート線多重選択書き込み用ロウアドレス」は、補正発明の「行アドレス」に相当する。
　そして、引用発明においては、「制御ゲート線多重選択書き込み用ロウアドレス」に基づいて、「ロウ・デコーダＲ／Ｄ」、「ブロックアドレスラッチ回路ＢＡＬ」及び「選択ゲートドライバ回路ＤＲＶ」により「制御ゲート線ＣＧ」を選択する構成となっているから、引用発明の「制御ゲート線多重選択書き込み用ロウアドレスに基づいて制御ゲート線ＣＧを選択するロウ・デコーダＲ／Ｄ、ブロックアドレスラッチ回路ＢＡＬ及び選択ゲートドライバ回路ＤＲＶ」は、補正発明の「少なくとも一つの行アドレスに応答して一つ以上の前記ワードラインを選択する行デコーダ回路」に相当する。
　
（３−３）引用発明の「８バイト分のエラー訂正用の記憶領域」は、補正発明の「前記メモリブロックのスペアフィールド」に相当し、引用発明の「前記８バイト分のエラー訂正用の記憶領域に属するビット線ＢＬ」は、補正発明の「前記メモリブロックのスペアフィールドの列」に相当する。
　そして、引用発明は、「カラム選択線ＣＳＬ及び入出力線Ｉ／Ｏ、／Ｉ／Ｏが接続されたデータラッチＤＬ」により、「前記８バイト分のエラー訂正用の記憶領域に属するビット線ＢＬを選択する」構成となっているから、引用発明の「前記２５６バイト分の通常の記憶領域に属するビット線ＢＬ及び前記８バイト分のエラー訂正用の記憶領域に属するビット線ＢＬを選択する、カラム選択線ＣＳＬ及び入出力線Ｉ／Ｏ、／Ｉ／Ｏが接続されたデータラッチＤＬ」は、補正発明の「前記メモリブロックのスペアフィールドの列を選択するためのスペアフィールド選択信号を発生する回路」に相当する。
　
（３−４）引用発明の「『上位８ビット』の『ブロックアドレス』」は、補正発明の「メモリブロックを選択するためのブロックアドレス」に相当し、引用発明の「『下位２ビット』の『ＮＡＮＤ列用アドレス』」は、補正発明の「ページまたはワードラインを選択するためのページアドレス」に相当する。
　したがって、引用発明の「前記制御ゲート線多重選択書き込み用のロウアドレスは、上位８ビットがブロックアドレスで、下位２ビットがＮＡＮＤ列用アドレスである」という構成は、補正発明の「前記行アドレスはページまたはワードラインを選択するためのページアドレス及びメモリブロックを選択するためのブロックアドレスを含む」という構成に相当する。
　
（３−５）以上を総合すると、補正発明と引用発明とは、
　
　「不揮発性メモリ装置において、
　複数個のワードライン及びビットラインを有するメモリブロックと、
　少なくとも一つの行アドレスに応答して一つ以上の前記ワードラインを選択する行デコーダ回路と、
　前記メモリブロックのスペアフィールドの列を選択するためのスペアフィールド選択信号を発生する回路と、を含み、
　前記行アドレスはページまたはワードラインを選択するためのページアドレス及びメモリブロックを選択するためのブロックアドレスを含むことを特徴とする不揮発性メモリ装置。」
　
　である点で一致し、次の点で相違する。
　
（相違点）
　補正発明は、「前記行デコーダ回路は前記ワードラインに各々対応するラッチを含み、前記ラッチの各々は対応するワードラインを選択するための行アドレスをラッチするように構成され」ているのに対して、引用発明は、補正発明の「前記行デコーダ回路」に相当する回路が、「各前記メモリブロックに１個設けられ」た「ブロックアドレスラッチ回路ＢＡＬ」、すなわち、「メモリブロック」に各々対応する「ブロックアドレスラッチ回路ＢＡＬ」を含み、「前記ブロックアドレスラッチ回路ＢＡＬの各々は、ブロックアドレスを記憶する」ように構成されている点。
　
（４）相違点についての当審の判断
　引用例の００５１段落には、「以上までが、各ブロックに１個のブロックアドレスラッチ回路を設けた場合であるが、各制御ゲート線毎に、１個のアドレスラッチ回路を設けてもよい。」と記載されているから、当該記載に基づけば、引用発明において、「各前記メモリブロックに１個設けられ」た「ブロックアドレスラッチ回路ＢＡＬ」を設ける構成に換えて、各「制御ゲート線ＣＧ」ごとに１個のアドレスラッチ回路を設ける構成とすること、すなわち、補正発明のように、「前記行デコーダ回路は前記ワードラインに各々対応するラッチを含み、前記ラッチの各々は対応するワードラインを選択するための行アドレスをラッチするように構成」することは、当業者が容易になし得たことである。
　したがって、補正発明と引用発明との相違点は、当業者が容易になし得た範囲に含まれる程度のものであるから、補正発明は、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
（５）独立特許要件についてのまとめ
　以上のとおりであるから、補正発明は、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、補正後の特許請求の範囲の請求項１３に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第３項に規定する要件を満たしておらず、また、仮に、本件補正が当該要件を満たすと仮定した場合であっても、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２４年５月８日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜３５に係る発明は、平成２３年４月１８日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜３５に記載されている事項により特定されるとおりのものであり、そのうちの請求項１３に係る発明（以下「本願発明」という。）は、請求項１３に記載されている事項により特定される、上記第２．１．に補正前の請求項１３として記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平７−２３５１９３号公報（引用例）には、前記第２．４．（２）に記載したとおりの事項及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的事項を付加した発明である補正発明は、前記第２．４．において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。