【事件の表示】
　特願２００５−３６５３６６「半導体装置の製造方法」拒絶査定不服審判事件〔平成１９年　７月　５日出願公開、特開２００７−１７３３２５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１７年１２月１９日の出願であって、平成２３年１月２４日に手続補正がなされ、同年１０月４日付けで拒絶査定がなされ、それに対して、同年１２月２１日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後当審において、平成２４年５月２８日付けで審尋がなされ、回答書が提出されなかったものである。
　
２．補正の却下の決定
【補正の却下の決定の結論】
　平成２３年１２月２１日になされた手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２３年１２月２１日になされた手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし７を、補正後の特許請求の範囲の請求項１ないし６に補正するものであり、補正前後の請求項は、以下のとおりである。
　
（補正前）
「【請求項１】
　複数の半導体集積回路と、
　前記半導体集積回路が形成される複数の回路形成領域と、該複数の回路形成領域の外周を囲むように設けられたスクライブ領域とを有する半導体基板と、
　前記複数の半導体集積回路及びスクライブ領域を覆うパッシベーション膜とを備えた半導体装置の製造法方法であって、
　前記複数の半導体集積回路を形成する半導体集積回路形成工程と、
　前記パッシベーション膜を形成するパッシベーション膜形成工程と、
　前記スクライブ領域上に設けられた前記パッシベーション膜に溝を形成する溝形成工程と、
　前記溝形成工程後に、前記半導体基板を薄板化する工程と、を含むことを特徴とする半導体装置の製造方法。
　　【請求項２】
　前記パッシベーション膜は、前記複数の半導体集積回路に設けられた電極パッドを露出する開口部を有し、
　前記溝は、エッチングにより前記開口部と同時に形成することを特徴とする請求項１記載の半導体装置の製造方法。
　　【請求項３】
　前記溝は、前記パッシベーション膜を貫通することを特徴とする請求項１または２記載の半導体装置の製造法方法。
　　【請求項４】
　前記パッシベーション膜は、窒化膜であることを特徴とする請求項１ないし３のうち、いずれか一項記載の半導体装置の製造法方法。
　　【請求項５】
　前記溝は、前記複数の半導体集積回路を囲むように形成することを特徴とする請求項１ないし４のうち、いずれか一項記載の半導体装置の製造法方法。
　　【請求項６】
　前記溝は、前記スクライブ領域に設けられる電気特性評価用パターン及びアライメントマークの配設位置よりも前記半導体集積回路側に形成することを特徴とする請求項１ないし５のうち、いずれか一項記載の半導体装置の製造法方法。
　　【請求項７】
　前記溝形成工程後に、前記スクライブ領域に対応する前記半導体基板を切断する切断工程をさらに有し、
　前記切断工程は、前記スクライブ領域に対応する前記半導体基板を切断しつつ、前記溝間に配置された前記パッシベーション膜を除去することを特徴とする請求項１ないし６のうち、いずれか一項記載の半導体装置の製造法方法。」
　
（補正後）
「【請求項１】
　複数の半導体集積回路と、
　前記半導体集積回路が形成される複数の回路形成領域と、該複数の回路形成領域の外周を囲むように設けられたスクライブ領域とを有する半導体基板と、
　前記複数の半導体集積回路及び電気特性評価用パターン及びアライメントマークが設けられたスクライブ領域を覆うパッシベーション膜とを備えた配線パターンの積層数が３層以上の半導体装置の製造法方法であって、
　前記複数の半導体集積回路を形成する半導体集積回路形成工程と、
　前記パッシベーション膜を形成するパッシベーション膜形成工程と、
　前記スクライブ領域上に設けられた前記パッシベーション膜に前記電気特性評価用パターン及び前記アライメントマークの配設位置よりも前記半導体集積回路側に溝を形成する溝形成工程と、
　前記溝形成工程後に、前記半導体基板を薄板化する工程と、を含むことを特徴とする半導体装置の製造方法。
　　【請求項２】
　前記パッシベーション膜は、前記複数の半導体集積回路に設けられた電極パッドを露出する開口部を有し、
　前記溝は、エッチングにより前記開口部と同時に形成することを特徴とする請求項１記載の半導体装置の製造方法。
　　【請求項３】
　前記溝は、前記パッシベーション膜を貫通することを特徴とする請求項１または２記載の半導体装置の製造法方法。
　　【請求項４】
　前記パッシベーション膜は、窒化膜であることを特徴とする請求項１ないし３のうち、いずれか一項記載の半導体装置の製造法方法。
　　【請求項５】
　前記溝は、前記複数の半導体集積回路を囲むように形成することを特徴とする請求項１ないし４のうち、いずれか一項記載の半導体装置の製造法方法。
　　【請求項６】
　前記溝形成工程後に、前記スクライブ領域に対応する前記半導体基板を切断する切断工程をさらに有し、
　前記切断工程は、前記スクライブ領域に対応する前記半導体基板を切断しつつ、前記溝間に配置された前記パッシベーション膜を除去することを特徴とする請求項１ないし５のうち、いずれか一項記載の半導体装置の製造法方法。」
　
（２）補正事項の整理
　本件補正の補正事項を整理すると、以下のとおりである。
　
（補正事項ａ）補正前の請求項１の「前記複数の半導体集積回路及びスクライブ領域を覆うパッシベーション膜とを備えた半導体装置の製造法方法であって、」を、補正後の請求項１の「前記複数の半導体集積回路及び電気特性評価用パターン及びアライメントマークが設けられたスクライブ領域を覆うパッシベーション膜とを備えた配線パターンの積層数が３層以上の半導体装置の製造法方法であって、」と補正すること。
　
（補正事項ｂ）補正前の請求項１の「前記スクライブ領域上に設けられた前記パッシベーション膜に溝を形成する溝形成工程と、」を、補正後の請求項１の「前記スクライブ領域上に設けられた前記パッシベーション膜に前記電気特性評価用パターン及び前記アライメントマークの配設位置よりも前記半導体集積回路側に溝を形成する溝形成工程と、」と補正すること。
　
（補正事項ｃ）補正前の請求項６を削除するとともに、当該削除に伴って、請求項の番号及び引用する請求項の番号を修正すること。
　
（３）新規事項追加の有無及び補正の目的の適否についての検討
（３−１）補正事項ａについて
　補正事項ａは、補正前の請求項１に係る発明の発明特定事項である「スクライブ領域」及び「半導体装置」について、各々「電気特性評価用パターン及びアライメントマークが設けられた」及び「配線パターンの積層数が３層以上の」と限定的に減縮する事項を付加する補正である。
　そして、この補正は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の【００２４】、【００５４】段落及び図３の記載に基づく補正である。
　したがって、補正事項ａは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）に規定された新規事項の追加禁止の要件を満たしており、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　
（３−２）補正事項ｂについて
補正事項ｂは、補正前の請求項１に係る発明の発明特定事項である「溝を形成する溝形成工程」について、「前記電気特性評価用パターン及び前記アライメントマークの配設位置よりも前記半導体集積回路側に」と限定的に減縮する事項を付加する補正である。
　そして、この補正は、当初明細書の【００５１】段落及び図２の記載に基づく補正である。
　したがって、補正事項ｂは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしており、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　
（３−３）補正事項ｃについて
  補正事項ｃは、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものである。
　
（４）独立特許要件について
（４−１）はじめに
　上記（３）において検討したとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項（以下「特許法第１７条の２第５項」という。）において準用する同法第１２６条第５項の規定に適合するか否かについて、検討する。
　
（４−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１に係る発明（以下「補正後の発明」という。）は、平成２３年１２月２１日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正後の請求項１として記載したとおりのものである。
　
　なお、補正後の請求項１における「配線パターンの積層数が３層以上の半導体装置の製造法方法半導体装置の
製造法方法
製造方法
　
  「【請求項１】
　複数の半導体集積回路と、
　前記半導体集積回路が形成される複数の回路形成領域と、該複数の回路形成領域の外周を囲むように設けられたスクライブ領域とを有する半導体基板と、
　前記複数の半導体集積回路及び電気特性評価用パターン及びアライメントマークが設けられたスクライブ領域を覆うパッシベーション膜とを備えた配線パターンの積層数が３層以上の半導体装置の製造方法であって、
　前記複数の半導体集積回路を形成する半導体集積回路形成工程と、
　前記パッシベーション膜を形成するパッシベーション膜形成工程と、
　前記スクライブ領域上に設けられた前記パッシベーション膜に前記電気特性評価用パターン及び前記アライメントマークの配設位置よりも前記半導体集積回路側に溝を形成する溝形成工程と、
　前記溝形成工程後に、前記半導体基板を薄板化する工程と、を含むことを特徴とする半導体装置の製造方法。」
　
（４−３）引用刊行物に記載された発明
（４−３−１）原査定の拒絶の理由に引用され、本願の出願前に外国において頒布された国際公開第２００４／０９７９１７号（以下「引用刊行物」という。）には、図１〜４とともに、以下の事項が記載されている。なお、下線は、当審において付与したものである。（以下、同じ。）
　
「図１は、本発明の実施例による半導体ウエハの特にスクライブ領域の平面構成例を概略的に示す。図２Ａ−２Ｅは、図１に示す半導体ウエハを作成し、ダイシングして半導体チップとする半導体装置の製造方法の主要工程を示す、図１の一点破線ＩＩ−ＩＩに沿った断面図である。
　
図１中４隅にチップ領域Ｃ１〜Ｃ４が画定されている。チップ領域Ｃ１〜Ｃ４は、その中に多層配線を有する半導体集積回路構造を作成する領域である。
　
チップ領域Ｃ１〜Ｃ４の外周を囲むように、水分の侵入等を防止するためのシールリングＳＲ１〜ＳＲ４が形成されている。シールリングＳＲ１〜ＳＲ４よりも外側の領域がスクライブ領域ＳＣとなる。
　
ダイシング領域ＤＣの外側に、各チップ領域Ｃを取り囲むように、パッシベーション層を貫通する溝を形成するための、幅を制限した溝形成領域ＧＲを画定する。
「
以下、図１の構成を有する３層（パッド層以外）の多層配線層を有する半導体装置を例にとって、その製造方法の主要工程を説明する。
　図２Ａに示すシリコン基板１０は、スクライブ領域ＳＣとその両側にチップ領域Ｃ３、Ｃ４を画定する。スクライブ領域ＳＣ内にダイシング領域ＤＣとその両側に溝形成領域ＧＲを画定する。溝形成領域ＧＲの外側にもダミー配線を配置するスクライブ領域が残る形態を示すが、平坦性の要求が低い場合、溝形成領域ＧＲがスクライブ領域の外周に達するようにしてもよい。
シリコン基板１０の表面に素子分離領域、半導体素子を形成した後、シリコン酸化膜等の絶縁層２１で覆う。引出し用導電性プラグを形成した後、絶縁層２１の上に、酸素遮蔽機能、銅拡散防止機能を有するエッチストッパ層ＥＳ１を成膜し、その上に層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１、エッチストッパ層ＥＳ１内に配線用溝及びビア孔を形成し、第１配線Ｗ１、ダミー配線ＤＷ１を含む第１配線層をダマシンプロセスにより形成する。
　
同様、第１配線層を覆って銅拡散防止機能を有するエッチストッパ層ＥＳ２を形成し、その上に層間絶縁膜ＩＬ２を成膜する。ダマシン用凹部を形成し、第２配線Ｗ２，第２ダミー配線ＤＷ２を含む第２配線層を埋め込む。
「
図２Ａに戻って、第３配線層Ｗ３の上にエッチストッパ層ＥＳ４、第４層間絶縁膜ＩＬ４を成膜し、ビア孔を形成して、ビア導電体ＴＶを埋め込む。第４層間絶縁膜ＩＬ４の上に、ビア導電体に接続されたアルミニウム最上配線層を形成し、パターニングしてパッドＰ、シールリングＳＲを形成する。
「
図２Ａに戻って、最上配線層を形成した後、この上にカバー層として厚さ１４００ｎｍの高密度プラズマ（ＨＤＰ）酸化シリコン層ＩＳ、厚さ５００ｎｍの窒化シリコン層ＰＳを成膜する。窒化シリコン層は、耐湿性を有するパッシベーション膜となる。
　図２Ｂに示すように、パッシベーション層ＰＳの上にレジスト層ＰＲ４を塗布し、露光現像することによりパッド上の窓ＰＷ及び溝を開口する窓ＧＷを開口する。このレジストパターンＰＲ４をマスクとし、パッシベーション層ＰＳ、絶縁層ＩＳをエッチングし、さらにパッド表面のＴｉＮ層もエッチングする。アルミニウム表面を有するパッドが露出される。
　
スクライブ領域においては、パッシベーション層ＰＳ、層間絶縁膜ＩＳがエッチングされた後、さらにその下の第４層間絶縁膜ＩＬ４、エッチストッパ層ＥＳ４、第３層間絶縁膜ＩＬ３がエッチングされる。
　
図２Ｃは、エッチング終了後、レジストパターンＰＲ４を除去した状態を示す。表面のＴｉＮ層が除去され、アルミニウム表面が露出したパッドＰ及びスクライブ領域ＳＣ内、ダイシング領域ＤＣより外側に各チップ領域を囲む形状の溝Ｇが形成されている。
　図２Ｄに示すように、ダイシング領域ＤＣ内の領域ｄｃをウエハの全厚さに亘って切断するダイシングを行ない、各チップを分離する。ダイシング時に、切断部側面から絶縁層間の剥離が生じ得るが、剥離が回路領域まで侵入することは防止される。
　図２Ｅに示すように、ダイシング工程における衝撃力の印加により、絶縁層界面ＰＬで剥離が生じた場合、剥離が溝Ｇ下部にまで達すると、溝Ｇに向ってクラックが走り、剥離はそれ以上内部には進行しない。
　このように、ダイシング工程による剥離を防止しつつ、カバー層エッチングによるダミー配線飛散を防止することができる。溝形成領域においてダミー配線を配置しない配線層は、最上配線層とその近傍の配線層に限定できるため、その下の配線層に関してはスクライブ領域全領域にダミー配線を配置することができる。溝形成領域でダミー配線を配置しない配線層においても、溝形成領域の幅は限られているため、その他の領域にダミー配線を配置することにより、平坦性の悪化は無視できる範囲内に制限することが可能である。」（第１６頁第１５行〜第１７頁第２２行）
　
（４−３−２）引用刊行物の「引出し用導電性プラグを形成した後、絶縁層２１の上に、酸素遮蔽機能、銅拡散防止機能を有するエッチストッパ層ＥＳ１を成膜し、その上に層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１、エッチストッパ層ＥＳ１内に配線用溝及びビア孔を形成し、第１配線Ｗ１、ダミー配線ＤＷ１を含む第１配線層をダマシンプロセスにより形成する。ダマシン配線の形成工程は後述する。
　同様、第１配線層を覆って銅拡散防止機能を有するエッチストッパ層ＥＳ２を形成し、その上に層間絶縁膜ＩＬ２を成膜する。ダマシン用凹部を形成し、第２配線Ｗ２，第２ダミー配線ＤＷ２を含む第２配線層を埋め込む。さらに第３エッチストッパ層ＥＳ、第３層間絶縁膜ＩＬ３を成膜し、ダマシン用凹部を形成して第３配線Ｗ３、第３ダミー配線ＤＷ３を含む第３配線層を埋め込む。」（第１３頁第１４〜２３行）という記載部分は、「３層（パッド層以外）の多層配線層」を形成する工程であることは明らかである。
　
（４−３−３）引用刊行物の「図２Ａに戻って、最上配線層を形成した後、この上にカバー層として厚さ１４００ｎｍの高密度プラズマ（ＨＤＰ）酸化シリコン層ＩＳ、厚さ５００ｎｍの窒化シリコン層ＰＳを成膜する。窒化シリコン層は、耐湿性を有するパッシベーション膜となる。」という記載及び図２Ａから、「パッシベーション膜」は「スクライブ領域ＳＣ」を覆っていることは明らかである。
　
（４−３−４）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「３層の多層配線層及び最上配線層を有する半導体集積回路構造と、
　前記半導体集積回路構造を作成するチップ領域Ｃ１〜Ｃ４、前記チップ領域Ｃ１〜Ｃ４の外周を囲むように形成されたシールリングＳＲ１〜ＳＲ４及び前記シールリングＳＲ１〜ＳＲ４よりも外側の領域に形成されたスクライブ領域ＳＣを有するシリコン基板１０と、
　前記スクライブ領域ＳＣを覆うパッシベーション膜ＰＳとを備えた半導体装置の製造方法であって、
　前記シリコン基板１０の表面に素子分離領域、半導体素子を形成した後、絶縁層２１で覆い、前記絶縁層２１の上に、前記３層の多層配線層及び前記最上配線層を形成し、
　前記最上配線層の上に層間絶縁膜ＩＳとなる高密度プラズマ（ＨＤＰ）酸化シリコン層及び前記パッシベーション膜ＰＳとなる窒化シリコン層を形成し、
　前記スクライブ領域において、前記パッシベーション膜ＰＳ及び前記層間絶縁膜ＩＳをエッチングして、前記チップ領域Ｃ１〜Ｃ４を囲む形状の溝Ｇを形成する、
　半導体装置の製造方法。」
　
（４−４）対比・判断
（４−４−１）刊行物発明の「３層の多層配線層及び最上配線層を有する半導体集積回路構造」及び「半導体集積回路構造を作成するチップ領域Ｃ１〜Ｃ４」は、各々補正後の発明の「半導体集積回路」及び「半導体集積回路が形成される複数の回路形成領域」に相当する。また、刊行物発明の「３層の多層配線層及び最上配線層を有する半導体集積回路構造」が「複数」存在することは、明らかである。
　
（４−４−２）刊行物発明の「スクライブ領域ＳＣ」と補正後の発明の「電気特性評価用パターン及びアライメントマークが設けられたスクライブ領域」は、「スクライブ領域」という点で共通する。そして、刊行物発明の「スクライブ領域ＳＣ」が「チップ領域Ｃ１〜Ｃ４」の外周を囲むように形成されていることは明らかである
　
（４−４−３）刊行物発明の「３層の多層配線層」「を有する」ことは、補正後の発明の「配線パターンの積層数が３層以上」であることに相当する。
　
（４−４−４）刊行物発明の「シリコン基板１０の表面に素子分離領域、半導体素子を形成した後、絶縁層２１で覆い、前記絶縁層２１の上に、」「３層の多層配線層及び」「最上配線層を形成」することは、補正後の発明の「複数の半導体集積回路を形成する半導体集積回路形成工程」に相当する。
　
（４−４−５）刊行物発明の「最上配線層の上に」「パッシベーション膜ＰＳとなる窒化シリコン層を形成」することは、補正後の発明の「パッシベーション膜を形成するパッシベーション膜形成工程」に相当する。
　
（４−４−６）刊行物発明の「スクライブ領域において、」「パッシベーション膜ＰＳ」「をエッチングして、」「チップ領域Ｃ１〜Ｃ４を囲む形状の溝Ｇを形成する」ことと、補正後の発明の「スクライブ領域上に設けられた」「パッシベーション膜に」「電気特性評価用パターン及び」「アライメントマークの配設位置よりも」「半導体集積回路側に溝を形成する溝形成工程」とは、「スクライブ領域上に設けられた」「パッシベーション膜に」「溝を形成する溝形成工程」という点で共通する。
　
（４−４−７）そうすると、補正後の発明と刊行物発明とは、
「複数の半導体集積回路と、
　前記半導体集積回路が形成される複数の回路形成領域と、該複数の回路形成領域の外周を囲むように設けられたスクライブ領域とを有する半導体基板と、
　前記複数の半導体集積回路及びスクライブ領域を覆うパッシベーション膜とを備えた配線パターンの積層数が３層以上の半導体装置の製造方法であって、
　前記複数の半導体集積回路を形成する半導体集積回路形成工程と、
　前記パッシベーション膜を形成するパッシベーション膜形成工程と、
　前記スクライブ領域上に設けられた前記パッシベーション膜に溝を形成する溝形成工程と、
　を含むことを特徴とする半導体装置の製造方法。」
である点で一致し、次の３点で相違する。
　
（相違点１）補正後の発明では、「スクライブ領域」に「電気特性評価用パターン及びアライメントマークが設けられ」ているのに対し、刊行物発明では、そのような特定がなされていない点。
　
（相違点２）補正後の発明では、「電気特性評価用パターン及び」「アライメントマークの配設位置よりも」「半導体集積回路側に溝を形成する」のに対し、刊行物発明では、そのような特定はなされていない点。
　
（相違点３）補正後の発明では、「溝形成工程後に、」「半導体基板を薄板化する工程」を有するのに対し、刊行物発明では、そのような特定はなされていない点。
　
（４−５）判断
（４−５−１）相違点１及び２について
　半導体装置の製造方法において、ウエハ上に形成された半導体素子の電気的特性を測定したり、ウエハの位置あわせをするために、「電気特性評価用パターン及びアライメントマーク」を形成することは、通常よく行われることであるところ、このような「電気特性評価用パターンやアライメントマーク」を「スクライブ領域」上に形成することは、以下の周知例に記載されているように、従来から周知の技術である。
　
（ア）周知例１
　特開２００４−１９３３８２号公報には、図２及び３とともに、以下の事項が記載されている。
「【００１５】図２は、多層配線層を層間絶縁する積層された絶縁膜を施された半導体ウェーハ１０の部分（Ａ領域）の平面図である。Ａ領域は、図１に示された半導体ウェーハ１０の点線で囲まれた平面領域Ａを表している。半導体ウェーハ上の多層配線層（図示しない）を層間絶縁する積層された絶縁膜５は、素子形成領域１上及びダイシングライン領域２上に形成されるが、ダイシングライン領域２上の絶縁膜５上にはアルミニウムや銅などからなるテストパッド３や位置合わせ用などのマーク３′などが露出して形成されている。しかしテストパッドやマークなどは保護膜で被覆してしまう場合もある。また、絶縁膜５のダイシングライン領域２上の部分には各素子形成領域１を囲む様に形成された両部分を隔てる分離された領域（ここでは分離溝４）が形成されている。この実施例では分離溝４は、素子形成領域１の外周を完全に囲んで両部分を隔てている。
【００１６】図３は、図２に示す半導体ウェーハ１０の断面図であり、絶縁膜５が半導体ウェーハ表面に被覆されている。Ａ−Ａ′断面（図３（ａ））では、素子形成領域１とダイシングライン領域２との間に分離溝４が認められ、ダイシングライン領域２上の絶縁膜５にはアルミニウムや銅などからなる位置合わせ用などのマーク３′が埋め込み形成されている。一方、Ｂ−Ｂ′断面（図３（ｂ））では表示されている部分は全てダイシングライン領域２であるので分離溝は示されていない。　半導体ウェーハの処理工程が終了した後は、半導体ウェーハは、素子形成領域毎に分離されて複数の半導体チップが形成される。」
　
（イ）周知例２
　特開２００４−３０３７８４号公報には、図４とともに、以下の事項が記載されている。
「【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、スクライブ領域内に複数のＴＥＧ素子が配置されているスクライブ領域の形成方法に関する。」
「【０００３】
そこで、上記問題点を解決するために、スクライブ領域に層間絶縁膜及びパッシベ−ション膜をスクライブ領域全面に残す構造（従来技術１）と、層間絶縁膜やパッシベーション膜をスクライブ領域の大部分に残す構造ではあるが、スクライブ領域上のパッシベーション膜のうち半導体デバイス領域周囲の端縁部に沿ってスリット溝を設けてこのスリット溝部分のパッシベ−ション膜を除去する方法（従来技術２）と、マスクアライメント用のマーク等のパターンがある領域は半導体デバイス領域周囲の端縁部に沿ってスリット溝を設けてこのスリット溝部分のパッシベ−ション膜を除去すると共にパターンの無い領域のスクライブ領域上のパッシベーション膜の大部分を除去する構造（従来技術３）が、下記の特許文献１に開示されている。以下、図３乃至図５に従って、特許文献１に開示されている従来技術１〜３のスクライブ領域について説明する。」
「【０００５】
図４（ａ）及び図４（ｂ）は、上記従来技術２のスクライブ領域の断面図及び平面図である。図４（ａ）に示すように、半導体デバイス領域２０２の周辺に設けられたスクライブ領域２０３に第１層間絶縁膜２０８、第２層間絶縁膜２１１を残すことにより、段差をほぼ無くすのは従来技術１と同様であるが、半導体デバイス領域周囲の端縁部に沿ってスリット溝２１８を設けて、このスリット溝２１８部分のパッシベ−ション膜２１４を除去している。これにより、従来技術１においてダイシング時にパッシベ−ション膜２１４に発生していたクラック２１７（図３（ｂ）参照）がスリット溝２１８により素子内部のパッシベ−ション膜２１４に到達しないよう配慮がされている。」
　
　そうすると、刊行物発明において、このような周知の技術を適用して、「スクライブ領域ＳＣ」に「電気特性評価用パターン及びアライメントマーク」を形成することにより、補正後の発明のように、「電気特性評価用パターン及びアライメントマークが設けられたスクライブ領域」とすることは、当業者が必要に応じて、適宜なし得たことである。
　また、このような「電気特性評価用パターン及びアライメントマーク」を「スクライブ領域」上に形成する際に、半導体素子が形成された「チップ領域」からできるだけ離れた当該「スクライブ領域」の中央部分に形成することは、半導体素子との距離的マージンを取るという観点から、当業者であれば、当然考慮することである。このことは、上記周知例１及び２からも見て取れる。そうすると、「スクライブ領域において、」「チップ領域Ｃ１〜Ｃ４を囲む形状の溝Ｇ」が「形成」された刊行物発明において、「チップ領域Ｃ１〜Ｃ４」からできるだけ離れた中央部分の位置に「電気特性評価用パターン及びアライメントマーク」を形成することにより、補正後の発明のように、「前記スクライブ領域上に設けられた前記パッシベーション膜に前記電気特性評価用パターン及び前記アライメントマークの配設位置よりも前記半導体集積回路側に溝を形成する」ことは、当業者が容易になし得たことである。
　よって、上記相違点１及び２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−５−２）相違点３について
　半導体装置の製造方法において、半導体素子や配線層の形成工程などの一連のウェハプロセス工程の後に、半導体基板の裏面を研削することにより薄板化することは、以下の周知例３及び４に記載されているように、従来から周知の技術である。
　
（ウ）周知例３
　特開平１０−１９９９２５号公報には、図１及び５とともに、以下の事項が記載されている。
「【０００１】
【発明の属する技術分野】本発明はパッド（ボンディングパッド）を有する半導体装置に関する。」
「【００２１】次に、この図１の実施の形態の半導体装置の製造方法を、図５を参照して説明する。・・・」
「【００３０】以上のウェハプロセス工程の後、シリコン基板１の裏面の研削、ダイシング、ダイボンディングを経て、パッド（第２配線層）５に、金線をワイヤボンディングすることになる。」
　
（エ）周知例４
　特開２００１−８５４５７号公報には、図４〜７とともに、以下の事項が記載されている。
「【０００１】
【発明が属する技術分野】本発明は、半導体装置の製造方法に関し、特に、半導体ウエハの回路素子形成面上に形成された電極パッド上のバリアメタルの形成に適用して有効な技術に関するものである。」
「【００２９】以下、図４乃至図７を用いて、本実施形態１の半導体装置の製造方法について詳細に説明する。なお、図４乃至図７の各図において、（ａ）は半導体ウエハＷの１つの半導体チップ領域周辺の拡大平面図であり、（ｂ）は（ａ）の平面図中のＢ−Ｂ′線での断面図である。」
「【００３４】次に、前記半導体ウエハＷの電極パッド２を形成した面とは反対側の面（裏面）を研削し、ダイシングテープＤに貼り付けた後、スクライブ領域Ｓに沿って前記半導体ウエハＷをダイシングし、それぞれの半導体チップに分離する（図７）。」
　
　そして、半導体集積回路の集積化、薄型化ということは、当該技術分野において、周知の課題であるから、刊行物発明において、「チップ領域Ｃ１〜Ｃ４を囲む形状の溝Ｇを形成する」工程の後に、「シリコン基板１０」を薄板化することにより、補正後の発明のように、「前記溝形成工程後に、前記半導体基板を薄板化する工程と、を含む」構成とすることは、当業者が容易になし得たことである。
　よって、上記相違点３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−６）独立特許要件についてのまとめ
　以上検討したとおり、補正後の発明と刊行物発明との相違点は、いずれも、当業者が、容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができない。
　
（５）補正の却下についてのむすび
　本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成２３年１２月２１日になされた手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下「本願発明」という。）は、平成２３年１月２４日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定されるとおり上記２．（１）の補正前の請求項１として記載したとおりのものである。
　
４．刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された刊行物には、上記２．（４−３−１）及び（４−３−４）に記載したとおりの事項及び発明が記載されているものと認められる。
　
 ５．判断
　上記２．（３）において検討したとおり、補正後の請求項１に係る発明は、補正前の請求項１に係る発明の発明特定事項である「スクライブ領域」、「半導体装置」及び「溝を形成する溝形成工程」について、各々「電気特性評価用パターン及びアライメントマークが設けられた」、「配線パターンの積層数が３層以上の」及び「前記電気特性評価用パターン及び前記アライメントマークの配設位置よりも前記半導体集積回路側に」と限定的に減縮する事項を付加したものである。逆に言えば本件補正前の請求項１に係る発明（本願発明）は，補正後の発明から上記の限定をなくしたものである。
　そうすると、上記２．（４）において検討したように、補正後の発明が，引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものといえる。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。