【事件の表示】
　特願２００４−５５５３１０「ソース領域の下にｐ型埋込み層を備えたトランジスタ及びその作製方法。」拒絶査定不服審判事件〔平成１６年６月１０日国際公開、ＷＯ２００４／０４９４５４、平成１８年３月２日国内公表、特表２００６−５０７６８３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００３年１０月２日（パリ条約による優先権主張　外国庁受理２００２年１１月２６日、アメリカ合衆国）を国際出願とする特許出願であって、平成２２年８月２３日付けの拒絶理由通知に対して、同年１２月２７日に意見書及び手続補正書が提出されたが、平成２３年８月１８日付けで拒絶査定がなされた。
　それに対して、同年１２月２６日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２４年４月２３日付けで審尋がなされ、同年８月１７日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２３年１２月２６日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２３年１２月２６日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜９２を補正して、補正後の特許請求の範囲の請求項１〜９２とするものであり、補正前後の請求項１は、各々次のとおりである。
　
（補正前）
　「【請求項１】
　ソースとドレインとゲートとを備え、前記ゲートが、前記ソースと前記ドレインの間及びｎ導電型チャネル層上に設けられ、
　前記ソースの下にあり、前記ドレインに向かって延びる端部を備えるｐ導電型領域であって、介在半導体層によって前記ｎ導電型チャネル層から隔てられ、前記ソースに隣接し前記ｐ導電型領域を露出させるコンタクトビアホールを介して前記ソースに電気的に結合されている前記ｐ導電型領域を備えたことを特徴とする金属半導体電界効果トランジスタ。」
　
（補正後）
　「【請求項１】
　ソースとドレインとゲートとを備え、前記ゲートが、前記ソースと前記ドレインの間及びｎ導電型チャネル層上に設けられ、
　前記ソースの下にあり、前記ドレインに向かって延びる端部を備えるｐ導電型領域であって、ｐ導電型介在半導体層によって前記ｎ導電型チャネル層から隔てられ、前記ソースに隣接し前記ｐ導電型領域を露出させるコンタクトビアホールを介して前記ソースに電気的に結合されている前記ｐ導電型領域を備えたことを特徴とする金属半導体電界効果トランジスタ。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「介在半導体層」を、「ｐ導電型介在半導体層」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項４６の「介在半導体層」を、「ｐ導電型介在半導体層」と補正して、補正後の請求項４６とすること。
　
（３）補正事項３
　補正前の請求項４８の「介在半導体層」を、「ｐ導電型介在半導体層」と補正して、補正後の請求項４８とすること。
　
（４）補正事項４
　補正前の請求項８５の「前記ＳｉＣ基板」を、「ＳｉＣ基板」と補正して、補正後の請求項８５とすること。
　
（５）補正事項５
　補正前の請求項８５の「介在半導体層」を、「ｐ導電型介在半導体層」と補正して、補正後の請求項８５とすること。
　
（６）補正事項６
　補正前の請求項８６の「介在半導体層」を、「ｐ導電型介在半導体層」と補正して、補正後の請求項８６とすること。
　
３．新規事項の追加の有無、及び補正目的の適否について
（１）補正事項１〜３、５及び６について
　補正事項１〜３、５及び６により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の００４２段落等に記載されているものと認められるから、補正事項１〜３、５及び６は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１〜３、５及び６は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　また、補正事項１〜３、５及び６は、各々請求項１、４６、４８、８５及び８６に係る発明の発明特定事項である「介在半導体層」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１〜３、５及び６は、特許法第１７条の２第４項に規定する要件を満たす。
　
（２）補正事項４について
　補正事項４は、補正前の請求項８５に含まれている誤記を修正するものであるから、特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当する。
　したがって、補正事項４は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項４が特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（３）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。
　
４．独立特許要件について
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜９２に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜９２に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．の「（補正後）」の箇所に記載したとおりのものであり、再掲すると次のとおりである。
　
　「【請求項１】
　ソースとドレインとゲートとを備え、前記ゲートが、前記ソースと前記ドレインの間及びｎ導電型チャネル層上に設けられ、
　前記ソースの下にあり、前記ドレインに向かって延びる端部を備えるｐ導電型領域であって、ｐ導電型介在半導体層によって前記ｎ導電型チャネル層から隔てられ、前記ソースに隣接し前記ｐ導電型領域を露出させるコンタクトビアホールを介して前記ソースに電気的に結合されている前記ｐ導電型領域を備えたことを特徴とする金属半導体電界効果トランジスタ。」
　
（２）引用刊行物に記載された発明
（２−１）引用例１：特開平８−２２２５７８号公報
（２−１−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平８−２２２５７８号公報（以下「引用例１」という。）には、図１〜３、５、７、９及び１０とともに次の記載がある（ここにおいて、下線は当合議体が付加したものである。）。
　
ａ．「【０００１】
【産業上の利用分野】
本発明は、化合物半導体からなる電界効果トランジスタおよびその製造方法に関するものである。
【０００２】
【従来の技術】
図９は、従来の化合物半導体からなる電界効果トランジスタの構成の一例を示す断面図である。
【０００３】また、この半導体多層構造には、この半導体多層構造の一部分が表面から少なくともＩｎＡｌＡｓ層８６に達する深さまで除去されて窓状のゲート領域９３が形成されており、このゲート領域９３の底面上にゲートショットキー電極（以下、ゲート電極という）８９が形成され、さらにＩｎＧａＡｓ層８８上のゲート電極８９を挟んだ両側の位置にソースオーミック電極（以下、ソース電極という）９０とドレインオーミック電極（以下、ドレイン電極という）９１とがそれぞれ形成されている。
【０００４】このように構成された電界効果トランジスタを動作させるには、ゲート電極８９に印加した電圧を変化させることにより、ゲート電極８９の直下における電子の濃度を変化させ、ソース電極９０からドレイン電極９１へ流れる電子の流量、すなわちドレイン電流を変化させる。」
　
ｂ．「【０００５】
【発明が解決しようとする課題】しかしながら、このように構成された電界効果トランジスタは、以下に説明するような問題があった。
（１）ドレイン電圧を上昇させていくと、ある電圧付近でドレイン電流が急激に上昇する、いわゆるキンクと称する現象が起こる。図１０は、このキンクの発現機構を説明するための電界効果トランジスタの断面図である。まず、図１０（ａ）に示すようにゲート領域９３下のアンドープＩｎＡｌＡｓ層８６の表面には空乏層９５が広がり、ゲート電極８９の電圧によりこの空乏層９５の厚さを変化させることができる。
【０００６】ここで、ドレイン電極９１にソース電極９０に対して正の電圧（以下、ドレイン電圧という）を印加すると、電子はソース電極９０側からドレイン電極９１側へ加速されるが、ゲート領域９３下ではｎ型にドープされたＩｎＧａＡｓ層８８および同じくｎ型にドープされたＩｎＡｌＡｓ層８７が除去されているため、ゲート直下にはチャネル抵抗９７が、ゲート両側の領域９２の直下にはソース抵抗９６，ドレイン抵抗９８がそれぞれ存在し、電子の流れを制限する。
【０００７】
ここで、ドレイン電圧を上昇させていくと、図１０（ｂ）に示すように加速された電子９９は高いエネルギーを持つようになり、アンドープＩｎＧａＡｓ層８３中の半導体原子の価電子に衝突し、自由電子１００と正孔１０１との対を生成するようになる。このようにして生成された自由電子１００は、ドレイン電極９１を通ってトランジスタ外へ出てゆくが、正孔１０１は周囲がｎ型または半絶縁性のため、アンドープＩｎＧａＡｓ層８３中の特にゲート電極下のソース電極側に残り、やがて電子と再結合して消滅する
【０００８】
しかし、さらにドレイン電圧を上昇させると、電子−正孔対が生成される頻度が正孔が電子と再結合して消滅する頻度を上回り、図１０（ｃ）に示すようにアンドープＩｎＧａＡｓ層８３中に正孔１０１の蓄積が起こる。このように正孔１０１の蓄積が起こるようになると、チャネルの静電ポテンシャルの低下によりチャネル中の電子が増加し、ソース抵抗９６が低下するとともに閾値電圧も低下するため、ドレイン電流の急増、すなわちキンクが起こる
【０００９】（２）キンクが起こると、ドレイン耐圧が低下する。これは前記(1)で説明した正孔の蓄積により、ドレイン電流が増加するが、この結果、衝突イオン化による正孔の発生が増加し、さらに正孔の蓄積が加速される。この繰り返しによりドレイン電流が急激に増加し、電界効果トランジスタを破壊してしまう。
【００１０】
したがって本発明は、前述した従来の課題を解決するためになされたものであり、その目的は、正孔の蓄積によるキンクおよび耐圧低下を回避することができる電界効果トランジスタおよびその製造方法を提供することにある
　
ｃ．「【００１３】
【作用】
本発明においては、ｎ型導電チャネル下にｐ型不純物半導体層を導入し、このｐ型不純物半導体層に接する高濃度ｐ型不純物半導体領域を設け、このこの高濃度ｐ型不純物半導体領域に接するオーミック電極を設けることにより、ｎ型導電チャネル層内で発生した正孔を半絶縁性基板側に引き出すとともにこの高濃度ｐ型不純物半導体領域を通し、オーミック電極を介して半絶縁性基板外に効率的に取り出す。
　
ｄ．「【００１４】
【実施例】以下、図面を用いて本発明の実施例を詳細に説明する。
（実施例１）
図１は、本発明による電界効果トランジスタの一実施例による構成を示す図であり、図１（ａ）は上方から見た平面図，図１（ｂ）は図１（ａ）のＡ−Ａ′線の断面図である。図１において、半絶縁性基板１上には、アンドープＩｎＡｌＡｓ層２，ｐ型ドープＩｎＡｌＡｓ層３，アンドープＩｎＡｌＡｓ層４，アンドープＩｎＧａＡｓ層５，アンドープＩｎＡｌＡｓ層６，ｎ型ドープＩｎＡｌＡｓ層７，アンドープＩｎＡｌＡｓ層８，ｎ型ドープＩｎＡｌＡｓ層９およびｎ型ドープＩｎＧａＡｓ層１０が順次積層されて半導体多層構造が形成されている
【００１５】
また、この半導体多層構造上には、この半導体多層構造の一部分が表面から少なくともＩｎＡｌＡｓ層８に達する深さまで除去されて窓状のゲート領域が形成されており、このゲート領域の底面上にゲートショットキー電極（以下、ゲート電極という）１１が形成されている。さらにＩｎＧａＡｓ層１０上のゲート電極１１を挟んだ両側の位置には、ソースオーミック電極（以下、ソース電極という）１２とドレインオーミック電極（以下、ドレイン電極という）１３とが形成されている。また、この半導体多層構造の一部分には、表面からこれらの各層４〜１０を貫通し、ＩｎＡｌＡｓ層３に達する深さでＺｎ拡散などによる約１×１０
20
ｃｍ
-3
の高濃度のｐ型不純物をドープした高濃度ｐ型ドープ領域１４が形成され、さらにこの高濃度ｐ型ドープ領域１４上にはオーミック電極１５が形成されている
【００１６】このように構成された電界効果トランジスタを動作させるには、ゲート電極１１に印加した電圧を変化させることにより、ゲート電極１１直下における電子の濃度を変化させ、ソース電極１２からドレイン電極１３へ流れるドレイン電流を変化させる。同時に高濃度ｐ型ドープ領域１４に接続されたオーミック電極１５を接地し、蓄積された正孔を電界効果トランジスタの外に放出させることができる。
【００１７】
このような構成によれば、ｐ型ドープＩｎＡｌＡｓ層３を設けたことによって図２に示すように電子に対する静電ポテンシャルＡは、従来構成における静電ポテンシャルＢに比べて半絶縁性基板１側で大きくなり、ゲート電極１１側で小さくなる。これにより、導電チャネルの存在するアンドープＩｎＧａＡｓ層５に蓄積された正孔１０１は、正孔にとってよりポテンシャルの低いｐ型ドープＩｎＡｌＡｓ層３の方へ移動する。さらに高濃度ｐ型ドープ領域１４に接するオーミック電極１５に負の電圧を印加することによってｐ型ドープＩｎＡｌＡｓ層３中に移動した正孔は高濃度ｐ型ドープ領域１４を通ってオーミック電極１５から電界効果トランジスタ外へ放出され、正孔の蓄積を阻止することができる
【００１８】図３は、このように構成された電界効果トランジスタのドレイン電流−ドレイン電圧特性を示す図である。
図中、点線で示すように従来ではドレイン電流−ドレイン電圧特性にキンクが発生していた閾値においても、図中、実線で示すようにキンクのない良好な特性を得ることができる。また、従来の電界効果トランジスタに比較して高い耐圧を得ることができる
　
ｅ．「【００２２】
（実施例２）図５は、本発明による電界効果トランジスタの他の実施例による構成を示す図であり、図５（ａ）は上方から見た平面図，図５（ｂ）は図５（ａ）のＡ−Ａ′線の断面図であり、前述した図１と同一部分には同一符号を付し、その説明は省略する。図５において、図１と異なる点は、高濃度ｐ型ドープ領域１４と接する電極を独立して設けることなく、ソース電極１２下に高濃度ｐ型ドープ領域１４が形成されて電気的に接続されている。このような構成によれば、正孔はソース電極１２から供給される電子と再結合することが容易となり、正孔引き抜き効果が期待できる
　
ｆ．「【００２９】
（実施例６）図７は、本発明による電界効果トランジスタの他の実施例による構成を示す断面図である。図７において、４１は例えばＧａＡｓなど半絶縁性基板、４２は例えばＢｅを１×１０
17
ｃｍ
-3
ドープしたｐ型ドープ層、４３は例えばＳｉを１×１０
18
ｃｍ
-3
ドープしたｎ型導電チャネルであり、このｎ型導電チャネル４３はゲート電極４５と接している。また、４４はＳｉを５×１０
18
ｃｍ
-3
ドープしたｎ
＋
層であり、このｎ
＋
層４４はソース電極４６およびドレイン電極４７と接している。また、ソース電極４６下には、例えばＺｎを１×１０
20
ｃｍ
-3
ドープした高濃度ｐ型ドープ領域４８がｐ型ドープ層４２に達する深さまで形成されている
　
ｇ．「【００３４】
【発明の効果】以上、説明したように本発明による電界効果トランジスタによれば、ドレイン電流−ドレイン電圧特性にキンクが発生していた閾値においても、キンクのない良好な特性を得ることができる。また、従来の電界効果トランジスタに比較して高い耐圧の電界効果トランジスタが得られる。したがって高速，高周波，低雑音の各種の集積回路に応用することができる。」
　
（２−１−２）ここにおいて、００２２段落及び図５に記載された「実施例２」に注目すると、００２２段落の「図５は、本発明による電界効果トランジスタの他の実施例による構成を示す図であり、・・・前述した図１と同一部分には同一符号を付し、その説明は省略する。図５において、図１と異なる点は、高濃度ｐ型ドープ領域１４と接する電極を独立して設けることなく、ソース電極１２下に高濃度ｐ型ドープ領域１４が形成されて電気的に接続されている。」という記載から、「実施例２」は、「高濃度ｐ型ドープ領域１４と接する電極を独立して設けることなく、ソース電極１２下に高濃度ｐ型ドープ領域１４が形成されて電気的に接続されている」という点を除き、００１４段落〜００１８段落及び図１に記載された「実施例１」と同じであることが明らかである。
　そして、００１７段落の「これにより、導電チャネルの存在するアンドープＩｎＧａＡｓ層５に蓄積された正孔１０１は、正孔にとってよりポテンシャルの低いｐ型ドープＩｎＡｌＡｓ層３の方へ移動する。さらに高濃度ｐ型ドープ領域１４に接するオーミック電極１５に負の電圧を印加することによってｐ型ドープＩｎＡｌＡｓ層３中に移動した正孔は高濃度ｐ型ドープ領域１４を通ってオーミック電極１５から電界効果トランジスタ外へ放出され、正孔の蓄積を阻止することができる。」という記載、及び００２２段落の「図５において、・・・ソース電極１２下に高濃度ｐ型ドープ領域１４が形成されて電気的に接続されている。このような構成によれば、正孔はソース電極１２から供給される電子と再結合することが容易となり、正孔引き抜き効果が期待できる。」という記載を合わせて見れば、「実施例２」に係る「電界効果トランジスタ」においては、「ｐ型ドープＩｎＡｌＡｓ層３」が、「高濃度ｐ型ドープ領域１４」を介して「ソース電極１２」と電気的に接続されていることが明らかである。
　
（２−１−３）したがって、引用例１には、「実施例２」として、次の発明（以下「引用発明１」という。）が記載されているものと認められる。
　
　「ソース電極１２と接続しているｎ型ドープＩｎＧａＡｓ層１０と、ドレイン電極１３と接続しているｎ型ドープＩｎＧａＡｓ層１０と、ゲートショットキー電極１１とを備え、前記ゲートショットキー電極１１を挟んだ両側の位置には、前記ソース電極１２と前記ドレイン電極１３とが形成されており、前記ゲートショットキー電極１１が、導電チャネルの存在するアンドープＩｎＧａＡｓ層５の上に設けられ、
　前記ソース電極１２と接続しているｎ型ドープＩｎＧａＡｓ層１０の下にあるｐ型ドープＩｎＡｌＡｓ層３であって、前記ｐ型ドープＩｎＡｌＡｓ層３と前記アンドープＩｎＧａＡｓ層５の間には、アンドープＩｎＡｌＡｓ層４が存在しており、
　前記ｐ型ドープＩｎＡｌＡｓ層３は、高濃度ｐ型ドープ領域１４を介して前記ソース電極１２と電気的に接続されていることを特徴とする電界効果トランジスタ。」
　
（２−２）引用例２：特開２０００−３４９０９６号公報
（２−２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２０００−３４９０９６号公報（以下「引用例２」という。）には、図１、５及び７〜１１とともに、次の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は、化合物電界効果トランジスタに関し、特に高出力用途に適した化合物電界効果トランジスタに関する
【０００２】
【従来の技術】
化合物半導体を用いた電界効果トランジスタ（以下、化合物ＦＥＴと呼ぶ）は、移動体通信などの高周波用トランジスタとして用いられている。化合物ＦＥＴは、一般にＭＥＳＦＥＴ（Metal Semiconductor FET）またはＭＩＳＦＥＴ（Metal Semiconductor Insulator FET）である。
　
ｂ．「【０００５】以下に、化合物ＦＥＴにおけるＩ−Ｖ特性が変動する原因を説明する。
【０００６】
化合物ＦＥＴの内部に高電界が発生すると、電子が高電界によって加速され高いエネルギーを持つようになる。この様な高エネルギーの電子が格子と衝突すると電子−正孔対（イオン）が生成される。この現象は衝突電離と呼ばれている。典型的には、動作層はｎ型化合物半導体層であり、発生した電子−正孔対のうちの電子は動作層のキャリアと合流し、高電位側、すなわちドレイン側に流れる。一方、生成された正孔は基板に注入され、基板の電位を上昇させたり、基板のゲート下付近に蓄積される。この正孔による影響よって、動作層内の空乏層の幅が変化し、ＦＥＴの電流−電圧特性に変動が生じる
　
ｃ．「【００１７】本発明は、上記課題を解決するためになされたものであり、その目的とするところは、高周波領域で高出力を実現できる化合物ＦＥＴおよびその製造方法を提供することにある。」
　
ｄ．「【００３５】（実施形態１）実施形態１の化合物電界効果トランジスタ１００の断面を図１に模式的に示す。
化合物電界効果トランジスタ１００はＭＥＳＦＥＴである
【００３６】
化合物ＦＥＴ１００は、半絶縁性表面を有する半絶縁性化合物半導体基板２２上に形成された電荷吸収層（第１導電型化合物半導体層；例えば、厚さ約１００ｎｍのｐ−ＧａＡｓ層）２４と、電荷吸収層２４および半絶縁性基板２２の半絶縁性表面の電荷吸収層２４が形成されていない領域を覆うように形成された、動作層（第１導電型と異なる第２導電型化合物半導体層；例えば、厚さ約２００ｎｍのｎ−ＧａＡｓ層）２６を少なくとも含む半導体積層構造とを有する。化合物ＦＥＴ１００は、電荷吸収層２４の上部に位置する半導体積層構造（動作層２６）の上に形成されたソース電極２８と、半絶縁性基板２２の半絶縁性表面の電荷吸収層２４が形成されていない領域の上に位置する動作層２６の上に形成されたゲート電極３２およびドレイン電極３４とをさらに有している。
【００３７】ソース電極２８は、例えば、電荷吸収層２４と動作層２６とにオーミック接触を形成する金属材料で形成されている。ソース電極２８は、動作層２６の下に形成されている電荷吸収層２４と電気的に接続されている。ソース電極２８と電荷吸収層２４とは、以下の機構によって電気的に接続されている。動作層２６上に形成されたソース電極２８を熱処することによって、ソース電極２８を構成する金属材料が熱拡散する結果形成されたオーミック接触領域２８ａが、電荷吸収層２４の一部に侵入し、このオーミック接触領域２８ａを介してソース電極２８と電荷吸収層２４との間に電流が流れる。または、ソース電極２８と電荷吸収層２４および動作層２６との間の（更にオーミック接触領域２８ａを介する）トンネル効果によって電流が流れる。本願明細書における『オーミック接触領域』は厳密な意味でのオーミック接触による電導だけでなくトンネル電流による電導が生じる領域を含む。
【００３８】ドレイン電極３４と動作層２６との間にはオーミック接触領域３４ａが形成されており、オーミック接触領域３４ａは半絶縁性基板２２の一部に侵入している。図１に示した例においては、オーミック接触領域２８ａ及び３４ａは、互いに同じ厚さを有しており、それぞれ動作層２６の下の層まで至っている。ドレイン電極３４はソース電極２８と同じ材料を用いて形成することができる。」
　
ｅ．「【００５８】
（実施形態２）本実施形態では、ソース電極と電荷吸収層（動作層にｎ型化合物半導体層を用いた場合にはｐ型化合物半導体層）との電気的な接続をより確実にするために、ソース電極と電荷吸収層とを接続するための付加電極および付加電極とソース電極とを電気的に接続する接続電極を形成する
【００５９】
図７、図８、図９および図１０に、本実施形態の化合物ＦＥＴ５００、６００、７００および８００の断面を模式的に示す。これらのＦＥＴの基本的な構造は、実施形態１の化合物ＦＥＴ１００、２００、３００および４００にそれぞれ対応し、ＦＥＴのソース側の電極構造だけが異なる。また、それぞれの製造方法は、付加電極および接続電極を形成するための工程が付加される以外は、実施形態１の各化合物ＦＥＴの製造方法と実質的に同じである。実施形態１の化合物ＦＥＴの構成要素と実質的に同一の機能を有する構成要素は同じ参照符号で示し、ここではその詳細な説明を省略する
【００６０】
図７、図８、図９及び図１０に示した化合物ＦＥＴ５００、６００、７００および８００において、ソース電極２８は、電荷吸収層２４の上部に位置する動作層（ｎ型化合物半導体層）２６上に形成されており、動作層２６とオーミック接触を形成している。
【００６１】
付加電極５２を形成することによって、ソース電極２８のオーミック接触領域２８ａが電荷吸収層２４にまで到達していない場合においても、付加電極５２および付加電極５２のオーミック接触領域５２ａとを介して、ソース電極２８と電荷吸収層２４とが電気的に接続される。
　
ｆ．「【００６４】
（実施形態３）図１１に本実施形態３の化合物ＦＥＴ９００の断面を模式的に示す。本実施形態３の化合物ＦＥＴ９００は、ソース側の電極構造において実施形態１および実施形態２の化合物ＦＥＴと異なる。実施形態２の化合物ＦＥＴにおいて、付加電極５２と電荷吸収層２４とがオーミック接触領域５２ａを介して電気的に接続されているのに対し、本実施形態の化合物ＦＥＴにおいては、電荷吸収層２４上の半導体層（または半導体積層構造）にコンタクトホール５８が形成されており、付加電極５２’の一端がコンタクトホール５８内で電荷吸収層２４と電気的に接続されている。付加電極５２の他端は、実施形態２と同様に、接続電極５４を介してソース電極３４（審決注：「ソース電極２８」の誤記）と電気的に接続されている
【００６５】化合物ＦＥＴ９００の基本的な構造は、実施形態２の化合物ＦＥＴ４００（図５Ａ）に対応し、ＦＥＴのソース側の電極構造だけが異なる。また、化合物ＦＥＴ９００の製造方法は、コンタクトホール５８および付加電極５２’の形成工程が異なる以外は、実施形態２の化合物ＦＥＴ４００の製造方法と実質的に同じである。実施形態２の化合物ＦＥＴ４００の構成要素と実質的に同一の機能を有する構成要素は同じ参照符号で示し、ここではその詳細な説明を省略する。」
　
ｇ．「【００９０】
【発明の効果】
本発明による化合物ＦＥＴは、動作層（典型的にはｎ型化合物半導体層）の下に電荷吸収層（典型的にはｐ型化合物半導体層）を有するため、動作層内で衝突電離によって電子−正孔対が発生しても、電荷吸収層が不要な電荷（電子−正孔対のうちのキャリアとして機能しない電荷；典型的には正孔）を吸収するので、発生した不要な電荷によるゲート−ソース間の表面空乏層の幅の変化が抑制・防止される。その結果、化合物ＦＥＴの電流−電圧特性におけるキンクの発生が抑制・防止される
　
（２−２−２）００５８段落〜００６１段落及び００９０段落並びに図７の記載に留意しつつ上記記載を総合すると、上記引用例２には、次の発明（以下「引用発明２」という。）が記載されているものと認められる。
　
　「ＭＥＳＦＥＴにおいて、不要な電荷である正孔を吸収し、電流−電圧特性におけるキンクの発生を抑制・防止するために、電荷吸収層２４を、ソース領域の下部から、当該ソース領域とゲート電極３２との間の領域の下部にかけて設けたＭＥＳＥＦＴ。」
　
（３）補正発明と引用発明１との対比
（３−１）補正発明と引用発明１とを対比する。
　引用発明１の「ソース電極１２と接続しているｎ型ドープＩｎＧａＡｓ層１０」、「ドレイン電極１３と接続しているｎ型ドープＩｎＧａＡｓ層１０」、「ゲートショットキー電極１１」は、各々補正発明の「ソース」、「ドレイン」、「ゲート」に相当する。
　
（３−２）引用発明１の「前記ゲートショットキー電極１１を挟んだ両側の位置には、前記ソース電極１２と前記ドレイン電極１３とが形成されており」という構成は、補正発明の「『前記ゲートが、前記ソースと前記ドレインの間』『に設けられ』」という構成に相当する。
　また、引用発明１の「前記ゲートショットキー電極１１が、導電チャネルの存在するアンドープＩｎＧａＡｓ層５の上に設けられ」という構成と、補正発明の「『前記ゲートが、』『ｎ導電型チャネル層上に設けられ』」という構成とは、「『前記ゲートが、』『チャネル層上に設けられ』」という構成である点で一致する。
　
（３−３）引用発明１の「前記ソース電極１２と接続しているｎ型ドープＩｎＧａＡｓ層１０の下にあるｐ型ドープＩｎＡｌＡｓ層３」と、補正発明の「前記ソースの下にあり、前記ドレインに向かって延びる端部を備えるｐ導電型領域」とは、「『前記ソースの下にあり、前記ドレインに向かって延びる』『ｐ導電型領域』」である点で一致する。
　
（３−４）引用発明１は、「前記ｐ型ドープＩｎＡｌＡｓ層３と前記アンドープＩｎＧａＡｓ層５の間には、アンドープＩｎＡｌＡｓ層４が存在」する構成となっているから、引用発明１の「アンドープＩｎＡｌＡｓ層４」と、補正発明の「ｐ導電型介在半導体層」とは、「介在半導体層」である点で一致する。
　したがって、補正発明と引用発明１とは、「『介在半導体層によって前記』『チャネル層から隔てられ』」ている構成を備える点で一致する。
　
（３−５）引用発明１の「前記ｐ型ドープＩｎＡｌＡｓ層３は、高濃度ｐ型ドープ領域１４を介して前記ソース電極１２と電気的に接続されている」という構成と、補正発明の「前記ソースに隣接し前記ｐ導電型領域を露出させるコンタクトビアホールを介して前記ソースに電気的に結合されている前記ｐ導電型領域を備え」ているという構成とは、「前記ソースに電気的に結合されている前記ｐ導電型領域を備え」ている構成である点で一致する。
　
（３−６）引用発明１の「電界効果トランジスタ」は、「ゲートショットキー電極１１」を備えているから、補正発明の「金属半導体電界効果トランジスタ」に相当する。
　
（３−７）以上を総合すると、補正発明と引用発明１とは、
　
　「ソースとドレインとゲートとを備え、前記ゲートが、前記ソースと前記ドレインの間及びチャネル層上に設けられ、
　前記ソースの下にあり、前記ドレインに向かって延びるｐ導電型領域であって、介在半導体層によって前記チャネル層から隔てられ、前記ソースに電気的に結合されている前記ｐ導電型領域を備えたことを特徴とする金属半導体電界効果トランジスタ。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　補正発明は、「チャネル層」が「ｎ導電型」であるのに対して、引用発明１は、チャネル層である「アンドープＩｎＧａＡｓ層５」が「アンドープ」である点。
　
（相違点２）
　補正発明は、「ｐ導電型領域」が「前記ドレインに向かって延びる
端部を備える
　
（相違点３）
　補正発明は、「介在半導体層」が「ｐ導電型」であるのに対して、引用発明１は、介在半導体層である「ＩｎＡｌＡｓ層４」が「アンドープ」である点。
　
（相違点４）
　補正発明は、「前記ｐ導電型領域」が「
前記ソースに隣接し前記ｐ導電型領域を露出させるコンタクトビアホールを介して
　
（４）相違点についての当審の判断
（４−１）相違点１について
　相違点１は、補正発明が通常のＮチャネルＭＥＳＦＥＴであるのに対して、引用発明１がＨＥＭＴと呼ばれるＮチャネルＭＥＳＦＥＴであるというＦＥＴの種類の違いに起因する相違点であると認められるが、引用発明１が解決しようとする「正孔の蓄積によるキンクおよび耐圧低下を回避する」（引用例１の００１０段落）という課題が、ＨＥＭＴに限らず通常のＮチャネルＭＥＳＦＥＴにおいても存在し、引用発明１の構成が通常のＮチャネルＭＥＳＦＥＴにも適用可能であることは、両者がＮチャネルＭＥＳＦＥＴという共通の素子であり、ともに正孔の蓄積が起こり得ることからみても、また、引用例１の００２９段落及び図７に、（イオン注入により不純物領域を作成するものであって、引用発明１とは具体的構成が異なるものの）通常のＮチャネルＭＥＳＦＥＴについての実施例が記載されていることからみても、当業者であれば直ちに察知し得たことである。
　したがって、引用発明１の構成を通常のＮチャネルＭＥＳＦＥＴに適用すること、すなわち、補正発明のように、「チャネル層」が「ｎ導電型」である構成とすることは、当業者が容易になし得たことである。
　したがって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
（４−２−１）引用例１の図５（ａ）及び（ｂ）の記載から分かるように、引用発明１の「ｐ型ドープＩｎＡｌＡｓ層３」は、引用例１の図５（ａ）において「１〜１０」と記載された略長方形の領域に形成されており、「ドレイン電極１３」の下部において、破線で示された端部を有していることは明らかである。
　したがって、引用発明１も、補正発明と同様に、「前記ドレインに向かって延びる端部を備えるｐ導電型領域」を備えているから、相違点２は実質的なものではない。
　
（４−２−２）相違点２については以上のとおりであるが、（いささか不自然な解釈ではあるが）補正発明の「前記ドレインに向かって延びる端部を備えるｐ導電型領域」が、「『前記ドレインに向かって延び』、前記ドレインの下部までには至らない『端部を備えるｐ導電型領域』」を意味するものであると解釈した場合についても予備的に検討する。
　引用例１の００１０段落の記載から明らかなように、引用発明１は、「正孔の蓄積によるキンクおよび耐圧低下を回避することができる電界効果トランジスタおよびその製造方法を提供すること」であり、引用例１の００１３段落の記載等から明らかなように、引用発明１の「ｐ型ドープＩｎＡｌＡｓ層３」は、「導電チャネル」に蓄積された正孔を除去するために設けられるものである。
　一方、上記（２）（２−２）において検討したとおり、引用例２には、「ＭＥＳＦＥＴにおいて、不要な電荷である正孔を吸収し、電流−電圧特性におけるキンクの発生を抑制・防止するために、電荷吸収層２４を、ソース領域の下部から、当該ソース領域とゲート電極３２との間の領域の下部にかけて設けたＭＥＳＥＦＴ。」（引用発明２）が記載されているものと認められる。
　
（４−２−３）したがって、引用発明１及び引用例発明２は、ＭＥＳＦＥＴにおいて、正孔を吸収し、正孔の蓄積によるキンクを防止するという共通の課題を有している。
　そして、引用例１の「正孔１０１は周囲がｎ型または半絶縁性のため、アンドープＩｎＧａＡｓ層８３中の特にゲート電極下のソース電極側に残り、・・・」という記載等から、引用発明１において、「ｐ型ドープＩｎＡｌＡｓ層３」により除去しようとする正孔は、「導電チャネルの存在するアンドープＩｎＧａＡｓ層５」中の、特に「ゲートショットキー電極１１」下の「ソース電極１２」側に残るものであることをも勘案すると、引用発明１に対して、引用発明２を適用し、「ｐ型ドープＩｎＡｌＡｓ層３」を、「ソース電極１２と接続しているｎ型ドープＩｎＧａＡｓ層１０」の下部から、当該「ソース電極１２と接続しているｎ型ドープＩｎＧａＡｓ層１０」と「ゲートショットキー電極１１」との間の領域の下部にかけて設ける構成とすること、すなわち、補正発明のように、「『前記ドレインに向かって延び』、前記ドレインの下部までには至らない『端部を備えるｐ導電型領域』」を備える構成とすることは、当業者が容易になし得たことである。
　したがって、たとえ、補正発明の「前記ドレインに向かって延びる端部を備えるｐ導電型領域」が、「『前記ドレインに向かって延び』、前記ドレインの下部までには至らない『端部を備えるｐ導電型領域』」を意味するものであると解釈した場合であっても、相違点２は、引用発明２を適用することにより、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３）相違点３について
（４−３−１）一般に、ＮチャネルＦＥＴにおいて、余剰キャリアを外部に放出する等の目的で所定の電位を与えるために設けられるｐ導電型層と、チャネル領域との間に介在させる層をｉ型とするかｐ型とするかは、当業者が適宜選択できる設計的事項であり、ｐ型の層を介在させることは、例えば本願の優先権主張の日前に日本国内において頒布された刊行物である周知例１及び２にも記載されているように、当業者における周知技術である。
　
ａ．周知例１：特開平１−３０４７８５号公報
　周知例１には、第１図、第２図及び第５図〜第７図とともに次の記載がある。
　「
第６図および第７図は上記ソフトエラーの問題を解決した装置を示し、これらはそれぞれ特開昭６２−２１４６７２号の第１図および第２図に示されている。第６図において第５図と同一符号は同一または相当部分を示す。２８はｐ型高濃度（ｐ
＋
）埋込み層、２７はｐ型低濃度（ｐ
−
）埋込み層である。第７図において、２９は制御電極である
　第６図および第７図の装置においては、以下に述べるメカニズムによりソフトエラーが抑制されると該特許公開公報では述べられている。
即ち、たとえ上述したように正孔のみが基板内に残っているとしても、ｐ
＋
型埋込み層２８内の中性領域（空乏化していない層）の正孔によるバリアによって基板側のポテンシャルの低下を防ぐことができる。制御電極２９をｐ
＋
埋込み層２８の電圧を制御するようｐ
＋
型埋込み層２８と接触して設けている第７図の構造においては、残留する正孔はすべて制御電極２９を通って流れ、このソフトエラー防止の効果はより向上される。
　「
ｎチャネル層２２およびｎ
＋
ソースおよびドレイン層２５および２６、ゲート電極２４およびソースおよびドレイン電極２３からなるＦＥＴ素子はｐ
＋
型埋込み層２８内の各々に形成されている。低濃度ｐ型（ｐ
−
）層２７はｐ
＋
型埋込み層２８内においてｎ
＋
ドレインおよびソース領域２５および２６の間のｎチャネル層２２の直下に設けられている。制御電極２９はｐ
＋
層２８の電位を制御出来るようｐ
＋
型埋込み層２８と接触して設けられている。
　この第１の実施例においてはｐ＋型埋込み層２８は選択的に形成されているので、素子間分離は半絶縁性ＧａＡｓ基板２１の機能によって完全に達成される。さらにｎ＋型ソースおよびドレイン層２５および２６は完全にｐ＋型埋込み層２８によって囲まれている。したがってソフトエラー耐性に関し第６図および第７図の装置の効果と同じ効果が得られるのに加えて、α線の入射による半絶縁性ＧａＡｓ基板２１の領域で発生した電子のドレインへの流れ込みが妨げられ、ソフトエラー耐性が大きく改善される。」（４ページ左上欄２行〜右上欄４行）
　
　上記記載から、周知例１には、ＮチャネルＦＥＴにおいて、余剰の正孔を外部に放出する目的で所定の電位を与えるために設けたｐ＋型埋込み層２８とチャネル領域との間に、低濃度ｐ型（ｐ−）層２７を設けることが記載されているものと認められる。
　
ｂ．周知例２：特開平７−４５６９５号公報
　周知例２には、図２とともに次の記載がある。
　
　「【０００１】
【産業上の利用分野】
本発明は、化合物半導体を用いたメタルセミコンダクタ型の電界効果トランジスタ（ＭＥＳＦＥＴ）に係わり、特にその素子構造の改善に関するものである
【０００２】
【従来の技術】本願出願人は、特願平３−３０４８８８において、例えば温度変化や光照射によってドレイン電流が変動する、等のバックゲート効果を抑制する技術を提案しているが、この技術を用いたＭＥＳＦＥＴの一例を従来例として、以下、図２に示し説明する。
【０００３】
図２は従来のＭＥＳＦＥＴの縦断面図である。図２において、ＭＥＳＦＥＴは、半絶縁性ＧａＡｓ基板１１と、ガード層としてのＰ
−
型ＧａＡｓ層２０と、このＰ
−
型ＧａＡｓ層２０の取り出し層としてのＰ
＋
型ＧａＡｓ層２１と、動作層としてのＮ型ＧａＡｓ層３０と、ガード層の取り出し電極としてのガード電極８１と、ノンアロイオーミック接触層としてのＮ
＋
型ＩｎＧａＡｓ層４０と、オーミック電極としてのソース電極５０及びドレイン電極６０と、ショットキー障壁としてのゲート電極７０とで構成されている
【０００４】Ｐ＋型ＧａＡｓ層２１、Ｐ−型ＧａＡｓ層２０、Ｎ型ＧａＡｓ層３０、Ｎ＋型ＩｎＧａＡｓ層４０は、半絶縁性ＧａＡｓ基板１１上に順次積層され、例えばＡｕＧｅ／ＷＳｉ／Ａｕからなるソース電極５０及びドレイン電極６０はＮ＋型ＩｎＧａＡｓ層４０上に形成され、Ｎ型ＧａＡｓ層３０に対してオーミック性を有している。
【０００５】また、第一溝部４１がソース電極５０とドレイン電極６０の間のＮ＋型ＩｎＧａＡｓ層４０をエッチングすることによって形成され、例えばＰｔからなるゲート電極７０は第一溝部４１の底面に表出したＮ型ＧａＡｓ層３０上に形成されて、Ｎ型ＧａＡｓ層３０との間にショットキー障壁を形成している。
【０００６】
そして、第二溝部４２がＮ
＋
型ＩｎＧａＡｓ層４０と、Ｎ型ＧａＡｓ層３０と、Ｐ
−
型ＧａＡｓ層２０とをエッチングすることによって形成され、例えばＺｎＳｉ／ＷＳｉ／Ａｕからなるガード電極８１は第二溝部４２の底面に表出したＰ
＋
型ＧａＡｓ層２１上に形成されて、Ｐ
−
型ＧａＡｓ層２０に外部から電位を与えることを可能にしている
【０００７】
そして、Ｐ
−
型ＧａＡｓ層２０は、その電位が固定された場合、半絶縁性ＧａＡｓ基板１１からのリーク電流、深い準位、少数キャリア、等の影響からＮ型ＧａＡｓ層３０をシールドし、バックゲート効果を抑制する
【０００８】また、このようなＭＥＳＦＥＴの素子分離を行う方法には、素子間にプロトンを選択的にイオン注入して、半絶縁性ＧａＡｓ基板１１に達する注入層を形成する方法と、素子の外側を基板１１に達するまで掘り下げてエッチングするメサ分離の方法が一般的である。」
　
　ここにおいて、図２に記載されたＭＥＳＦＥＴがＮチャネル型であることは明らかであるから、周知例２には、ＮチャネルＭＥＳＦＥＴにおいて、小数キャリア等の影響からＮ型ＧａＡｓ層３０をシールドする目的で所定の電位を与えるために設けられる高濃度のＰ＋型ＧａＡｓ層２１と、チャネルが形成されるＮ型ＧａＡｓ層３０との間に、Ｐ−型ＧａＡｓ層２０を介在させることが記載されているものと認められる。
　
（４−３−２）一方、本願の明細書には、補正発明の「ｐ導電型介在半導体層」に対応する「第２バッファ層１６」について、「この第２バッファ層１６は、上述したように、ｐ導電型炭化ケイ素として説明したが、本発明をこの構成に限定すべきでない。例えば、その代わりに、バッファ層１２に関して上述したように、この第２バッファ層１６はｎ導電型のもの、例えば、極めて低濃度にドープされたｎ導電型ＳｉＣ又は未ドープＳｉＣでよい。」（００４２段落）と記載されており、補正発明において、「介在半導体層」を「ｐ導電型」とすることにより、未ドープ（アンドープ）又は極めて低濃度にドープされたｎ導電型とした場合と比較して、格別の効果が奏されているとは認められない。
　
（４−３−３）したがって、上記周知技術に接した当業者であれば、引用発明１において、「ＩｎＡｌＡｓ層４」を、「アンドープ」ではなく、補正発明のように「ｐ導電型」とすることは、適宜なし得たことである。
　よって、相違点３は、当業者が適宜なし得た範囲に含まれる程度のものである。
　
（４−４）相違点４について
（４−４−１）一般に、半導体装置において、埋め込まれて形成されてる不純物層に表面から電位を与える場合に、補正発明のように、当該不純物層を露出させるコンタクトビアホールを介して表面から電位を与えるか、あるいは引用発明１のように、当該不純物層に到達する高濃度不純物層を介して表面から電位を与えるかは、当業者が適宜選択し得る設計的事項であり、当該不純物層を露出させるコンタクトビアホールを介して表面から電位を与えることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である上記引用例２及び周知例３にも記載されているように、当業者における周知技術である。
　
ａ．引用例２（再掲）：特開２０００−３４９０９６号公報
　引用例２には、図１１とともに次の記載がある。
　
　「【００６４】
（実施形態３）図１１に本実施形態３の化合物ＦＥＴ９００の断面を模式的に示す。本実施形態３の化合物ＦＥＴ９００は、ソース側の電極構造において実施形態１および実施形態２の化合物ＦＥＴと異なる。実施形態２の化合物ＦＥＴにおいて、付加電極５２と電荷吸収層２４とがオーミック接触領域５２ａを介して電気的に接続されているのに対し、本実施形態の化合物ＦＥＴにおいては、電荷吸収層２４上の半導体層（または半導体積層構造）にコンタクトホール５８が形成されており、付加電極５２’の一端がコンタクトホール５８内で電荷吸収層２４と電気的に接続されている。付加電極５２の他端は、実施形態２と同様に、接続電極５４を介してソース電極３４と電気的に接続されている
　
　上記記載及び図１１の記載から、引用例２には、埋め込まれて形成されている電荷吸収層２４に、ソース電極２８と同じ電位を表面から与えるに際して、電荷吸収層２４を露出させるコンタクトビアホールであるコンタクトホール５８を介して表面から電位を与えることが記載されているものと認められる。
　
ｂ．周知例３：特開２０００−１５０５３８号公報
　周知例３には、図４とともに次の記載がある。
　「【０００１】
【発明の属する技術分野】本発明は電界効果トランジスタ及びその製造方法に関し、特に高耐圧で大電流を流すデバイス、トランジスタの構造及びその製法に関する。」
　「【００４４】
図４は基板１４の表面に高濃度のｐ型層２９を成長させ、デバイス作成後にコンタクトホール３０を設け、ｐ型層２９の表面を選択的に露出させてオーミック電極となる電極３１を設けた例である。
　
　上記記載及び図４の記載から、周知例３には、埋め込まれて形成されている高濃度のｐ型層２９に、表面から電位を与えるに際して、高濃度のｐ型層２９を露出させるコンタクトビアホールであるコンタクトホール３０を介して表面から電位を与えることが記載されているものと認められる。
　
（４−４−２）したがって、引用発明１に接した当業者であれば、上記周知技術を勘案することにより、「前記ｐ型ドープＩｎＡｌＡｓ層３」が、「高濃度ｐ型ドープ領域１４を介して前記ソース電極１２と電気的に接続されている」構成に換えて、「前記ｐ型ドープＩｎＡｌＡｓ層３」を露出させるコンタクトビアホールを介して「ソース電極１２と電気的に接続されている」構成とすることは、適宜なし得たことである。
　そして、その際、コンタクトビアホールを、当該コンタクトビアホールにより電気的に接続する「ソース電極１２」からわざわざ離れた位置に設けるのではなく、「ソース電極１２」に隣接した位置に設けることは、当業者であれば当然になし得たことである。
　したがって、引用発明１において、補正発明のように、「前記ｐ導電型領域」が、「前記ソースに隣接し前記ｐ導電型領域を露出させるコンタクトビアホールを介して前記ソースに電気的に結合されている」構成とすることは、当業者が適宜なし得たことであるから、相違点４は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−５）相違点についての判断のまとめ
　以上のとおりであるから、補正発明は、周知技術を勘案することにより引用発明１に基づいて当業者が容易に発明をすることができたもの、又は、周知技術を勘案することにより引用発明１及び２に基づいて当業者が容易に発明をすることができたものである。
　
（５）独立特許要件についてのまとめ
　以上検討したとおりであるから、補正発明は、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上のとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２３年１２月２６日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜９２に係る発明は、平成２２年１２月２７日に提出された手続補正書により補正された明細書、特許請求に範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜９２に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平８−２２２５７８号公報（引用例１）及び特開２０００−３４９０９６号公報（引用例２）には、各々上記第２．４．（２）（２−１）及び（２−２）に記載したとおりの事項及び発明（引用発明１及び２）が記載されているものと認められる。
　そして、本願発明に対して技術的事項を加えた発明である補正発明は、上記第２．４．において検討したとおり、周知技術を勘案することにより引用発明１に基づいて当業者が容易に発明をすることができたもの、又は周知技術を勘案することにより引用発明１及び２に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、周知技術を勘案することにより引用発明１に基づいて当業者が容易に発明をすることができたもの、又は周知技術を勘案することにより引用発明１及び２に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。