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　特願２００９−５４２２３９「チャージポンプ回路およびその動作方法」拒絶査定不服審判事件〔平成２０年　７月　３日国際公開，ＷＯ２００８／０７８１２０，平成２２年　９月　９日国内公表，特表２０１０−５３０７２６〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１．手続の経緯・本願の発明
　本願は，２００７年１２月２１日（パリ条約による優先権主張２００６年１２月２２日，英国）を国際出願日とする出願であって，その請求項１４に係る発明（以下「本願発明」という。）は，平成２３年１１月８日付けの手続補正書により補正された明細書，特許請求の範囲及び図面の記載からみて，特許請求の範囲の請求項１４に記載された次の事項により特定されるとおりのものと認める。
「複数の分割レール電圧を生成するための方法であって，
　第１出力電圧端子（Ｎ１２）および第２出力電圧端子（Ｎ１３）を，入力電圧端子（Ｎ１０），第１フライングキャパシタ端子および第２フライングキャパシタ端子，ならびに共通端子（Ｎ１１）に相互接続し，それぞれが前記入力電圧の大きさに実質的に大きさが等しい第１正出力電圧および第１負出力電圧，あるいはそれぞれ前記入力電圧の前記大きさの半分に実質的に大きさが等しい第２正出力電圧および第２負出力電圧のいずれかを生成するステップを含み，前記方法は，前記第１フライングキャパシタ端子および前記第２フライングキャパシタ端子のうち少なくとも１つを前記共通端子に相互接続するステップを含む，方法。」
　
２．引用例
（１）これに対して，原査定の拒絶の理由に引用された特開平６−１６５４８２号公報（以下「引用例１」という。）には，図面とともに次の事項が記載されている。
　
　・「【０００１】
【産業上の利用分野】本発明は電圧変換回路及びそれに用いる多相クロック発生回路に関し，特に単一供給電源から大きさの異なる正または負の電圧を発生させるチャージポンプ型の電圧変換回路及びチャージポンプ駆動用の多相クロック発生回路に関する。」
　
　・「【００７２】（２）降圧回路
図６及び図７はそれぞれ本発明の第４の実施例である降圧回路の回路図，及び動作を説明するための模式図である。
【００７３】図６に示す降圧回路においては，負極端が接地端子８４に接続された供給電源８０の正極端８１が充電用スイッチ８９の一端に接続され，充電用スイッチ８９の他端は正極降圧用スイッチ９２の一端，他端が接地端子８４に接続された負極降圧用スイッチ９６の一端，及び転送容量８７の一端に接続されており，正極降圧用スイッチ９２の他端は正極出力端子８３，他端が接地端子８４に接続された正極用蓄積容量８２の一端，正極降圧用スイッチ９４の一端にそれぞれ接続され，転送容量８７の他端は充電用スイッチ９０の一端，他端が接地端子８４に接続された正極降圧用スイッチ９３の一端，負極降圧用スイッチ９７の一端にそれぞれ接続されている。そして，充電用スイッチ９０の他端は正極降圧用スイッチ９４の他端，転送容量８８の一端，及び他端が接地端子８４に接続された負極降圧用スイッチ９８の一端に接続され，負極降圧用スイッチ９７の他端は負極降圧用スイッチ９９の一端，負極出力端子８６，及び他端が接地端子８４に接続された負極用蓄積容量８５の一端に接続されている。さらに，負極降圧用スイッチ９９の他端は転送容量８８の他端，他端が接地端子８４に接続された正極降圧用スイッチ９５の一端，及び他端が接地端子８４に接続された充電用スイッチ９１の一端にそれぞれ接続されている。
【００７４】次に動作について説明する。
【００７５】本実施例の降圧回路においては，充電用スイッチ８９，９０，９１及び正極降圧用スイッチ９２，９３，９４，９５及び負極降圧用スイッチ９６，９７，９８，９９はそれぞれ，タイミング信号φ１及びφ２及びφ３がハイレベルである期間にオンとなり，かつタイミング信号φ１，φ２，φ３は時間的に重なり合うことなく，φ１，φ２，φ１，φ３の順序でハイレベルとなり，これを１サイクルとして以下同じ動作を繰り返す。
【００７６】図７（ａ），（ｂ），（ｃ），（ｄ）はそれぞれタイミング信号φ１，φ２，φ１，φ３によってスイッチが動作したときの各回路素子の接続状態を示している。
【００７７】まず，図７（ａ）に示すように，正極降圧用スイッチ９２，９３，９４，９５及び負極降圧用スイッチ９６，９７，９８，９９がオフとなっている状態で，タイミング信号φ１によって充電用スイッチ８９，９０，９１がオンとなり，転送容量８７，８８は供給電源８０の正極端８１と接地端子８４との間に直列接続される。このとき，転送容量８７及び８８の容量値は互いに等しいものとしてあるので，転送容量８７，８８は共に，共給電源電圧ＶＤＤの２分の１である電圧１／（２ＶＤＤ）に充電される。
【００７８】そして，図７（ｂ）に示すように充電用スイッチ８９，９０，９１がオフとなった後，タイミング信号φ２によって正極降圧用スイッチ９２，９３，９４，９５がオンとなり，転送容量８７，８８は正極用蓄積容量８２の一端と接地端子８４との間に並列に接続され，正極用蓄積容量８２を電圧１／（２ＶＤＤ）に充電するとともに，正極出力端子８３は電圧１／（２ＶＤＤ）を出力する。
【００７９】次に，図７（ｃ）に示すように，正極降圧用スイッチ９２，９３，９４，９５がオフとなった後，再びタイミング信号φ１によって充電用スイッチ８９，９０，９１がオンとなり，転送容量８７，８８は共に電圧１／（２ＶＤＤ）に充電される。
【００８０】このとき，正極用蓄積容量８２が接地端子８４と正極出力端子８３の間に接続されているので，正極出力端子８３は電圧１／（２ＶＤＤ）を出力する。
【００８１】そして，図７（ｄ）に示すように，充電用スイッチ８９，９０，９１がオフとなった後，タイミング信号φ３によって負極降圧用スイッチ９６，９７，９８，９９がオンとなり，転送容量８７，８８は負極用蓄積容量８５の一端と接地端子８４との間に並列に接続され，負極用蓄積容量８５を電圧−１／（２ＶＤＤ）に充電するとともに，負極出力端子８６は電圧−１／（２ＶＤＤ）を出力する。
【００８２】このときも，正極用蓄積容量８２の充電電圧によって，正極出力端子８３は電圧１／（２ＶＤＤ）を出力しているが，図７（ａ），（ｃ），（ｄ）に示す接続状態においては，正極出力端子８３に接続される外部負荷によっては，正極用蓄積容量８２の電圧が変化し，従って正極出力端子８３の出力電圧が変動する場合があり得る。
【００８３】しかし，正極用蓄積容量８２の電圧が変化したとしても，図７（ａ），（ｂ）に示すように，次のサイクルのタイミング信号φ１によって電圧１／（２ＶＤＤ）に充電された転送容量８７及び８８が，タイミング信号φ２によって，再び正極用蓄積容量８２を電圧１／（２ＶＤＤ）に充電して正極出力端子８３の出力電圧を電圧１／（２ＶＤＤ）に回復する。そしてこの間，正極出力端子８３の出力電圧の変動が，負極出力端子８６の出力電圧の変動を引き起こすことはない。
【００８４】同様に，図７（ａ），（ｂ），（ｃ）に示す回路の接続状態において，負極出力端子８６の出力電圧が変動したとしても，図７（ｄ）に示すように，電圧１／（２ＶＤＤ）に充電された転送容量がタイミング信号φ３によって再び負極出力端子８６の出力電圧を１−／（２ＶＤＤ）とし，かつこの間負極出力端子８６の出力電圧の変動が，正極出力端子８３の出力電圧の変動を引き起こすことはない。」
　
　・図６及び図７には，正極出力端子８３および負極出力端子８６を，供給電源８０の正極端８１，転送容量８７の一端ないし転送容量８８の一端および転送容量８７の他端ないし転送容量８８の他端，ならびに接地端子８４に相互接続し，それぞれ電圧１／（２ＶＤＤ）および電圧−１／（２ＶＤＤ）を発生するステップを含み，前記転送容量８７の一端ないし転送容量８８の一端および前記転送容量８７の他端ないし転送容量８８の他端のうち少なくとも１つを前記接地端子８４に相互接続するステップを含む方法が示されている。
　
　これらの記載事項及び図示内容を総合すると，引用例１には次の発明（以下「引用発明」という。）が記載されているものと認められる。
「電圧１／（２ＶＤＤ）および電圧−１／（２ＶＤＤ）を発生するための方法であって，
　正極出力端子８３および負極出力端子８６を，供給電源８０の正極端８１，転送容量８７の一端ないし転送容量８８の一端および転送容量８７の他端ないし転送容量８８の他端，ならびに接地端子８４に相互接続し，それぞれ前記供給電源８０の供給電源電圧ＶＤＤの２分の１である電圧１／（２ＶＤＤ）および電圧−１／（２ＶＤＤ）を発生するステップを含み，前記方法は，前記転送容量８７の一端ないし転送容量８８の一端および前記転送容量８７の他端ないし転送容量８８の他端のうち少なくとも１つを前記接地端子８４に相互接続するステップを含む，方法。」
　
（２）同じく，引用された特開２００６−６０９３９号公報（以下「引用例２」という。）には，図面とともに次の事項が記載されている。
　
　・「【０００１】
　本発明は，制御信号に応じて出力電圧の値を変化させる出力可変型電源回路に関する。」
　
　・「【０００２】
　従来の電源回路として，ドロッパ型コンバータ，バックコンバータ，スイッチトキャパシタコンバータ等，種々の方式のものが知られている。
【０００３】
　一方，目的回路の低消費電力化のためには複数の電源電圧が必要であり，かつ集積回路内に低電圧配線を引き回すことは消費電力の面から好ましくない。このため，複数の値の出力電圧の間を高速に変化できる電源回路が必要とされている。」
　
　・「【０００７】
　本発明は上記のような事情を考慮してなされたものであり，その目的は，出力を高電圧から低電圧に，低電圧から高電圧にそれぞれ高速に変化させることができる出力可変型電源回路を提供することである。」
　
　・「【００４８】
（第３の実施の形態）
　図７は，本発明の出力可変型電源回路をスイッチトキャパシタ方式のものに実施した場合の概略的な回路構成を示すブロック図である。本実施形態の出力可変型電源回路において，図１中の電源回路１０は，ＰＭＯＳトランジスタ２４及び２５，ＮＭＯＳトランジスタ２６〜２９，キャパシタ３０〜３２，ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート制御を行う制御回路３３を含む。また，図１中の第１のスイッチ素子１３は放電用のＮＭＯＳトランジスタ１７からなり，このＮＭＯＳトランジスタ１７のゲートは制御回路３３から出力される制御信号により制御される。図１中の第２のスイッチ素子１４は充電用のＰＭＯＳトランジスタ１８からなり，このＰＭＯＳトランジスタ１８のゲートも制御回路３３から出力される制御信号により制御される。
【００４９】
　図８は，図７中の制御回路３３の具体的な回路構成の一例をＮＭＯＳトランジスタ１７およびＰＭＯＳトランジスタ１８等と共に示している。
【００５０】
　制御回路３３は，図３中に示した遅延回路４８，５３，フリップフロップ回路４７，５２，第２及び第３の電圧比較回路４５，５０，ＮＯＲゲート回路４６，５１，及びドライバ４９，５４の他に，インバータ回路５９，発振回路６０及びＡＮＤゲート回路６１を含む。
【００５１】
　制御信号Selectはインバータ回路５９によって反転されてＡＮＤゲート回路６１の一方の入力端子に供給される。ＡＮＤゲート回路６１の他方の入力端子には発振回路６０の発振信号が供給される。ＡＮＤゲート回路６１の出力信号は制御信号Ｓ１として，電源回路１０内のＰＭＯＳトランジスタ２４，２５の各ゲート及びＮＭＯＳトランジスタ２７〜２９の各ゲートに供給される。ＮＭＯＳトランジスタ２６のゲートには制御信号Selectが供給される。
【００５２】
　次に，図８の出力可変型電源回路の動作を説明する。制御信号Selectが“Ｈ”レベルのとき，電源回路１０内のＮＭＯＳトランジスタ２６のゲートには“Ｈ”レベルの信号が供給され，電源回路１０内の他のＰＭＯＳトランジスタ２４，２５及びＮＭＯＳトランジスタ２７〜２９の各ゲートには“Ｌ”レベルの信号が供給される。この結果，ＰＭＯＳトランジスタ２４及びＮＭＯＳトランジスタ２６を介して，電圧源１１の電圧ＶＤＤが電圧出力ノード１２に出力され，この電圧出力ノード１２には電圧ＶＤＤとほぼ同じ値の高電圧ＶＤＤＨが出力電圧Ｖｏｕｔとして得られる。このとき，制御回路３３内のフリップフロップ回路４７はセット状態にされており，その出力信号Ｑ１は“Ｈ”レベルとなっている。この場合，ＮＯＲゲート回路４６の出力信号は“Ｌ”レベル，ドライバ４９の出力信号Son1も“Ｌ”レベルとなり，放電用のＮＭＯＳトランジスタ１７は非導通状態となっている。また制御回路３３内のフリップフロップ回路５２はセット状態にされており，その出力信号Ｑ２は“Ｈ”レベルとなっている。この場合，ＮＯＲゲート回路５１の出力信号は“Ｌ”レベル，ドライバ５４の出力信号Son2は“Ｈ”レベルとなり，充電用のＰＭＯＳトランジスタ１８は非導通状態となっている。
【００５３】
　次に，電圧出力ノード１２の出力電圧Ｖｏｕｔの値をＶＤＤＨからＶＤＤＬに変化させるために，制御信号Selectが“Ｌ”レベルに下げられる。すると，図３で説明した場合と同様に，フリップフロップ回路４７がリセットされ，その出力信号Ｑ１が“Ｌ”レベルに反転する。このとき，出力電圧ＶｏｕｔはまだＶＤＤＨであり，リファレンス電圧ＶＤＤＬ＋αよりも高いので，第２の電圧比較回路４５の出力信号Comp１は“Ｌ”レベルになっている。従って，フリップフロップ回路４７の出力信号Ｑ１が“Ｌ”レベルに反転した後に，ＮＯＲゲート回路４６の出力信号が“Ｈ”レベルに反転し，ドライバ４９の出力信号Son１も“Ｈ”レベルに反転して，放電用のＮＭＯＳトランジスタ１７が導通する。これにより，キャパシタ３２に蓄えられているエネルギーが高速に接地電位ノードに放出される。
【００５４】
　一方，制御信号Selectが“Ｌ”レベルになると，ＮＭＯＳトランジスタ２６が非導通となる。また，ＡＮＤゲート回路６１を介して発振回路６０の発振信号が制御信号Ｓ１として電源回路１０に供給され，電源回路１０が動作を開始する。この場合，電源回路１０はほぼＶＤＤ／２の値の低電圧ＶＤＤＬをＶｏｕｔとして出力する。
【００５５】
　そして，出力電圧Ｖｏｕｔの値がリファレンス電圧ＶＤＤＬ＋αよりも低くなると，前述したように，ＮＯＲゲート回路４６の出力信号及びドライバ４９の出力信号Son1が“Ｌ”レベルに反転し，放電用のＮＭＯＳトランジスタ１７の導通状態が解除されて非導通状態となり，電圧出力ノード１２からの放電が停止する。
【００５６】
　次に，電圧出力ノード１２の出力電圧Ｖｏｕｔの値をＶＤＤＬからＶＤＤＨに変化させるために，制御信号Selectが“Ｈ”レベルに上げられる。すると，図３で説明した場合と同様に，フリップフロップ回路５２がリセットされ，その出力信号Ｑ２が“Ｌ”レベルに反転する。このとき，出力電圧ＶｏｕｔはまだＶＤＤＬであり，リファレンス電圧ＶＤＤＨ−αよりも低いので，第３の電圧比較回路５０の出力信号Comp2は“Ｌ”レベルになっている。従って，フリップフロップ回路５２の出力信号Ｑ２が“Ｌ”レベルに反転した後に，ＮＯＲゲート回路５１の出力信号が“Ｈ”レベルに反転し，ドライバ５４の出力信号Son2が“Ｌ”レベルに反転して，充電用のＰＭＯＳトランジスタ１８が導通する。これにより，キャパシタ３２が高速に充電される。
【００５７】
　一方，制御信号Selectが“Ｈ”レベルになると，ＮＭＯＳトランジスタ２６も導通し，ＶｏｕｔとしてＶＤＤＨが出力される。この場合，ＮＭＯＳトランジスタ２６とＰＭＯＳトランジスタ１８とは共に導通し，電圧出力ノード１２をＶＤＤに充電するために寄与する。
【００５８】
　このように，本実施形態の出力可変型電源回路では，電源回路１０の出力が高電圧（ＶＤＤＨ）から低電圧（ＶＤＤＬ）に変化する際に，ＮＭＯＳトランジスタ１７が導通を開始するため，電圧出力ノード１２に接続されているキャパシタ３２に蓄えられたエネルギーが接地電位ノードに放出され，出力が高電圧から低電圧に高速に変化する。また電源回路１０の出力が低電圧（ＶＤＤＬ）から高電圧（ＶＤＤＨ）に変化する際に，ＰＭＯＳトランジスタ１８が導通を開始するため，電圧出力ノード１２に接続されているキャパシタ３２が充電され，出力が低電圧から高電圧に高速に変化する。本発明者等が，図８に示す実施形態の回路をデザインルールが０．１８μｍのＣＭＯＳプロセスを用いてシミュレーションした結果，１ｎＳの期間に出力電圧が５０％昇降することが確認された。」
　
３．対比
　そこで，本願発明と引用発明とを対比する。
　
　まず，後者の「電圧１／（２ＶＤＤ）および電圧−１／（２ＶＤＤ）」は前者の「分割レール電圧」に，後者の「発生」は前者の「生成」にそれぞれ相当するから，後者の「電圧１／（２ＶＤＤ）および電圧−１／（２ＶＤＤ）を発生するための方法」と前者の「複数の分割レール電圧を生成するための方法」とは，「分割レール電圧を生成するための方法」との概念で共通している。
　
　次に，後者の「正極出力端子８３」は前者の「第１出力電圧端子」に，後者の「負極出力端子８６」は前者の「第２出力電圧端子」に，後者の「供給電源８０の正極端８１」は前者の「入力電圧端子」に，後者の「転送容量８７の一端ないし転送容量８８の一端」は前者の「第１フライングキャパシタ端子」に，後者の「転送容量８７の他端ないし転送容量８８の他端」は前者の「第２フライングキャパシタ端子」に，後者の「接地端子８４」は前者の「共通端子」に，それぞれ相当するから，結局，後者の「正極出力端子８３および負極出力端子８６を，供給電源８０の正極端８１，転送容量８７の一端ないし転送容量８８の一端および転送容量８７の他端ないし転送容量８８の他端，ならびに接地端子８４に相互接続」する態様は前者の「第１出力電圧端子および第２出力電圧端子を，入力電圧端子，第１フライングキャパシタ端子および第２フライングキャパシタ端子，ならびに共通端子に相互接続」する態様に相当している。
　
　また，後者の「供給電源８０の供給電源電圧ＶＤＤ」は前者の「入力電圧」に，後者の「２分の１である」態様は前者の「大きさの半分に実質的に大きさが等しい」態様に，後者の「電圧１／（２ＶＤＤ）」は前者の「第２正出力電圧」に，後者の「電圧−１／（２ＶＤＤ）」は前者の「第２負出力電圧」にそれぞれ相当するから，結局，後者の「それぞれ供給電源８０の供給電源電圧ＶＤＤの２分の１である電圧１／（２ＶＤＤ）および電圧−１／（２ＶＤＤ）を発生するステップ」と前者の「それぞれが入力電圧の大きさに実質的に大きさが等しい第１正出力電圧および第１負出力電圧，あるいはそれぞれ前記入力電圧の前記大きさの半分に実質的に大きさが等しい第２正出力電圧および第２負出力電圧のいずれかを生成するステップ」とは，「それぞれ入力電圧の大きさの半分に実質的に大きさが等しい第２正出力電圧および第２負出力電圧を生成するステップ」との概念で共通している。
　
　さらに，後者の「転送容量８７の一端ないし転送容量８８の一端および転送容量８７の他端ないし転送容量８８の他端のうち少なくとも１つを接地端子８４に相互接続」する態様は前者の「第１フライングキャパシタ端子および第２フライングキャパシタ端子のうち少なくとも１つを共通端子に相互接続」する態様に相当している。
　
　したがって，両者は，
「分割レール電圧を生成するための方法であって，
　第１出力電圧端子および第２出力電圧端子を，入力電圧端子，第１フライングキャパシタ端子および第２フライングキャパシタ端子，ならびに共通端子に相互接続し，それぞれ前記入力電圧の大きさの半分に実質的に大きさが等しい第２正出力電圧および第２負出力電圧を生成するステップを含み，前記方法は，前記第１フライングキャパシタ端子および前記第２フライングキャパシタ端子のうち少なくとも１つを前記共通端子に相互接続するステップを含む，方法。」
である点で一致し，次の点で相違する。
　
［相違点１］
　分割レール電圧に関し，本願発明は，「複数の」分割レール電圧であるのに対し，引用発明は，かかる特定がなされていない点。
［相違点２］
　それぞれ入力電圧の大きさの半分に実質的に大きさが等しい第２正出力電圧および第２負出力電圧を生成するステップに関し，本願発明が「それぞれが入力電圧の大きさに実質的に大きさが等しい第１正出力電圧および第１負出力電圧，あるいは」それぞれ前記入力電圧の前記大きさの半分に実質的に大きさが等しい第２正出力電圧および第２負出力電圧「のいずれか」を生成するものであるのに対し，引用発明は，「それぞれが入力電圧の大きさに実質的に大きさが等しい第１正出力電圧および第１負出力電圧」を生成することについて明確にされていない点。
　
４．判断
　上記相違点１及び２について以下検討する。
　
　例えば，引用例２にも開示されているように，入力電圧の大きさの半分に実質的に大きさが等しい出力電圧（「ほぼＶＤＤ／２の値の低電圧ＶＤＤＬ」が相当）と，入力電圧の大きさに実質的に大きさが等しい出力電圧（「電圧ＶＤＤとほぼ同じ値の高電圧ＶＤＤＨ」が相当）とを生成する（「Ｖｏｕｔとして出力する」態様が相当）ことで，負荷に応じた大きさの異なる電圧を選択し得る（「出力を変化する」態様が相当）ようにすることは，スイッチトキャパシタ方式の電圧生成技術の分野における周知技術である。
　
　それぞれ入力電圧の大きさの半分に実質的に大きさが等しい第２正出力電圧および第２負出力電圧（電圧１／（２ＶＤＤ）および電圧−１／（２ＶＤＤ ））からなる分割レール電圧を生成するスイッチトキャパシタ方式の電圧生成技術の分野に属する引用発明においても，負荷に応じた大きさの異なる分割レール電圧を選択し得ることが望ましいのは明らかであるから，かかる課題の下に，上記周知技術を踏まえ，上記第２正出力電圧および第２負出力電圧からなる分割レール電圧の他に，それぞれが入力電圧の大きさに実質的に大きさが等しい第１正出力電圧および第１負出力電圧（電圧ＶＤＤおよび電圧−ＶＤＤ）からなる分割レール電圧をも選択し得るように改変することは，当業者が創作活動の一環として適宜試みる程度の事項であり，また，引用例１の図６に示された実施例のものにおいて，第１フライングキャパシタ端子（転送容量８７の一端ないし転送容量８８の一端）および第２フライングキャパシタ端子（転送容量８７の他端ないし転送容量８８の他端）のうち少なくとも１つを共通端子（接地端子８４）に相互接続するステップを含むように，スイッチ８９〜９９を所定のタイミングでオン・オフ制御することにより，第１出力電圧端子（正極出力端子８３）および第２出力電圧端子（負極出力端子８６）から，それぞれが入力電圧の大きさに実質的に大きさが等しい第１正出力電圧および第１負出力電圧からなる分割レール電圧を生成（出力）し得ることも明らかである。
　
　そうすると，引用発明において，上記周知技術を踏まえることで，相違点１及び２に係る本願発明の構成とすることは，当業者が容易に想到し得たものというべきである。
　
　そして，本願発明の全体構成により奏される効果も，引用発明及び上記周知技術から当業者が予測し得る範囲内のものである。
　したがって，本願発明は，引用発明及び上記周知技術に基いて当業者が容易に発明をすることができたものである。
　
５．むすび
　以上のとおり，本願発明は，引用発明及び上記周知技術に基いて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができないため，本願は，同法第４９条第２号の規定に該当し，拒絶をされるべきものである。
　よって，結論のとおり審決する。