【事件の表示】
　特願２００８−５１２６１５「誘電体の破壊によってプログラムすることが可能なリードオンリメモリアレイ」拒絶査定不服審判事件〔平成１８年１１月３０日国際公開、ＷＯ２００６／１２８０７３、平成２０年１１月２０日国内公表、特表２００８−５４１４９３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００６年５月２５日（パリ条約に基づく優先権主張　外国庁受理２００５年５月２５日、アメリカ合衆国）を国際出願日とする特許出願であって、平成２２年３月１２日付けの拒絶理由通知に対して同年７月１５日に意見書及び手続補正書が提出されたが、同年８月３日付けで拒絶査定がなされた。
　それに対して、同年１２月９日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２３年１２月２６日付けで審尋がなされ、平成２４年５月２５日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２２年１２月９日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２２年１２月９日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜１０を補正して、補正後の特許請求の範囲の請求項１〜１０とするものであり、補正前後の請求項１は各々次のとおりである。
　
（補正前）
　「【請求項１】
　基板（２０８）に位置付けられ、第１の分離領域と第２の分離領域との間に設けられた、少なくとも１のビット線（２０４ｃ）と、
　前記少なくとも１のビット線（２０４ｃ）を横切るように位置付けられた少なくとも１のワード線（２０２ｂ）と、
　前記少なくとも１のビット線（２０４ｃ）と前記少なくとも１のワード線（２０２ｂ）との交差点に位置付けられ、かつ、前記少なくとも１のビット線（２０４ｃ）と前記少なくとも１のワード線（２０２ｂ）との間に位置付けられた誘電体領域（２１６）を含むメモリセル（２０６）とを備え、
　前記第１および第２の分離領域は、シャロートレンチアイソレーション（ＳＴＩ）領域を備えており、
　プログラミング動作は、前記誘電体領域（２１６）を破壊することによって、前記メモリセル（２０６）を第１の論理状態から第２の論理状態へ変化させる、プログラムすることが可能なＲＯＭアレイ。」
　
（補正後）
　「【請求項１】
　基板（２０８）に位置付けられ、第１の分離領域と第２の分離領域との間に設けられた、少なくとも１のビット線（２０４ｃ）と、
　前記少なくとも１のビット線（２０４ｃ）を横切るように位置付けられた少なくとも１のワード線（２０２ｂ）と、
　前記少なくとも１のビット線（２０４ｃ）と前記少なくとも１のワード線（２０２ｂ）との交差点に位置付けられ、かつ、前記少なくとも１のビット線（２０４ｃ）と前記少なくとも１のワード線（２０２ｂ）との間に位置付けられた誘電体領域（２１６）を含むメモリセル（２０６）とを備え、
　前記第１および第２の分離領域は、シャロートレンチアイソレーション（ＳＴＩ）領域を備えており、
　プログラミング動作は、前記誘電体領域（２１６）を破壊することによって、電流が前記ワード線から前記誘電体領域および前記ビット線を通じてアースへ流れ、前記メモリセル（２０６）を第１の論理状態から第２の論理状態へ変化させる、プログラムすることが可能なＲＯＭアレイ。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「プログラミング動作は、前記誘電体領域（２１６）を破壊することによって、前記メモリセル（２０６）を第１の論理状態から第２の論理状態へ変化させる、」を補正して、補正後の請求項１の「プログラミング動作は、前記誘電体領域（２１６）を破壊することによって、電流が前記ワード線から前記誘電体領域および前記ビット線を通じてアースへ流れ、前記メモリセル（２０６）を第１の論理状態から第２の論理状態へ変化させる、」とすること。
　
（２）補正事項２
　補正前の請求項８の「プログラミング動作は、前記誘電体領域（２１６）を破壊することによって、前記メモリセル（２０６）を第１の論理状態から第２の論理状態へ変化させるものであって、前記プログラミング動作が前記メモリセル（２０６）をダイオードとして動作させる、」を補正して、補正後の請求項８の「プログラミング動作は、前記誘電体領域（２１６）を破壊することによって、電流が前記ワード線から前記誘電体領域および前記ビット線を通じてアースへ流れ、前記メモリセル（２０６）を第１の論理状態から第２の論理状態へ変化させるものであって、前記プログラミング動作が前記メモリセル（２０６）をダイオードとして動作させる、」とすること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の００２４段落等に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　また、補正事項１は、補正前の請求項１に係る発明の発明特定事項である「プログラミング動作」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２により補正された部分は、当初明細書の００２４段落等に記載されているものと認められるから、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項２は、補正前の請求項８に係る発明の発明特定事項である「プログラミング動作」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項２は、特許法第１７条の２第４項に規定する要件を満たす。
　
（３）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件についての検討
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜１０に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１０に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される上記第２．１．の「（補正後）」の箇所に記載したとおりのものであって、再掲すると次のとおりである。
　
　「【請求項１】
　基板（２０８）に位置付けられ、第１の分離領域と第２の分離領域との間に設けられた、少なくとも１のビット線（２０４ｃ）と、
　前記少なくとも１のビット線（２０４ｃ）を横切るように位置付けられた少なくとも１のワード線（２０２ｂ）と、
　前記少なくとも１のビット線（２０４ｃ）と前記少なくとも１のワード線（２０２ｂ）との交差点に位置付けられ、かつ、前記少なくとも１のビット線（２０４ｃ）と前記少なくとも１のワード線（２０２ｂ）との間に位置付けられた誘電体領域（２１６）を含むメモリセル（２０６）とを備え、
　前記第１および第２の分離領域は、シャロートレンチアイソレーション（ＳＴＩ）領域を備えており、
　プログラミング動作は、前記誘電体領域（２１６）を破壊することによって、電流が前記ワード線から前記誘電体領域および前記ビット線を通じてアースへ流れ、前記メモリセル（２０６）を第１の論理状態から第２の論理状態へ変化させる、プログラムすることが可能なＲＯＭアレイ。」
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開昭６４−１５９６６号公報（以下「引用例」という。）には、第１図〜第７図とともに次の記載がある（ここにおいて、下線は当合議体が付加したものである。）。
　
ａ．「（産業上の利用分野）
　
本発明は電気的にデータの書込みを可能とした記憶装置に関する
　
ｂ．「（実施例）
　
第１図は、半導体基板に形成したメモリの回路図である
　
メモリセルは等価的にキャパシタで表わされ、書込みが為された（絶縁薄膜が破壊された）メモリセルはダイオードで表されている。Ｘ方向の制御線はＸ
１
，Ｘ
２
，…，Ｙ方向の制御線はＹ
１
，Ｙ
２
，…で示されており、夫々Ｘデコーダー１１、Ｙデコーダ１２によりプログラム電圧（Ｖ
ＰＰ
：１２〜１６Ｖ）または低レベル電圧（Ｖ
ＳＳ
：接地）が供給される。
　
第２図（ａ）は、第１図に示したメモリアレイの部分拡大平面図であり、第２図（ｂ），（ｃ）はそのＡ−Ａ’，Ｂ−Ｂ’断面図である
　
ｃ．「説明の理解を助けるために第４図、第５図を用いてその製造工程を説明する。先ず、Ｐ−シリコン基板２１（例えば５０Ω・ｃｍ）のメモリセルアレイ領域にリンをドープして不純物濃度１×１０１６ｃｍ−３程度のｎ型ウェル２２を形成する。
そして基板表面を熱酸化してシリコン酸化膜２３を形成し、これにＹ方向に窒化シリコン膜２４をストライプ状に形成して熱酸化を行ない、フィールド酸化膜２５を形成する。（第４図ａ，第４図ｂ）
　
次に、シリコン窒化膜２３、シリコン酸化膜２４を除去し、基板表面を再び熱酸化して１００Å厚の酸化膜２６を形成し、フォトレジスト２７をマスクにして開口部にボロンをイオン注入して例えば不純物濃度１×１０
１７
ｃｍ
−３
、接合深さ０．７μｍのｐ型層２８（第１の電極）を形成する。このｐ型層２８はＹ方向にストライプ状に形成されてＹ方向制御線Ｙ
１
，Ｙ
２
，…を構成している（第４図ｂ，第５図ｂ）
　
この後、酸化膜２６をフッ化アンモニウム又はＲＩＥ（反応性イオンエッチング）で除去し、再度８００℃で熱酸化して厚さ７０Åのシリコン酸化膜２９を形成し、更にＣＶＤ法でポリシリコン層３０を堆積し、これにリンを１×１０
２０
〜１×１０
２１
ｃｍ
−３
程度ドープする。リンのドープは堆積と同時に行なってもよい。そしてこの表面に、絶縁膜、例えばＣＶＤ法でシリコン窒化膜３１を形成し、ポリシリコン層３０，シリコン窒化膜３１をＸ方向にストライプ状にパターニングしてＸ方向制御線として用いる第２の電極を形成する。
　この後、全体をＲＩＥで異方性エッチングし、ＣＶＤシリコン酸化膜３２を側壁部に残置させ、所望により側壁酸化膜３２をマスクとして基板にボロンをイオン注入してｐ＋型層３３を形成し低抵抗化させる（第４図ｄ，第５図ｄ）
　このようにして、第２図に示したメモリセルが得られる。」（３ページ左上欄１６行〜左下欄１３行）
　
ｄ．「
第３図は、書込み時におけるメモリセルの状態を示している。第１図には各制御線に与えられている電圧を示す
　
第１図で番号１〜５で表記したメモリセルが、第３図の（ａ）〜（ｅ）に対応して図示されている。この構造は、ポリシリコン側からｎ−ｐ−ｎとなっており、ｎウェルは高レベル電圧の１６Ｖが印加されており、Ｐ
−
基板は接地である
　
さて、第３図（ｄ）において、ｐ型層には１６Ｖの書込み電圧が、そしてｎ
＋
ポリシリコン層には０Ｖが印加されている。これはｐ型層、ｎ
＋
ポリシリコン層に対して順方向バイアスの関係にあり、絶縁薄膜に局部的な絶縁破壊をもたらす。パルス電圧を５０μｓｅｃ程度として必要な破壊が生ずる。この破壊部にはｐｎ接合が形成され、整流性を示す
　第３図（ａ）のセルでは、バイアス関係は選択セルと逆の関係にあり、ｎ＋ポリシリコン層には１６Ｖが印加されている。しかし、ｎ型層表面に空乏層が伸びるため１６Ｖの電位差をこの空乏層が緩和し、絶縁薄膜は破壊に至らない。また、ｐ型層内で熱発生した少数キャリアである電子は、トンネル現象によりｎ＋ポリシリコン層に流入する。第１図に番号６で示した、先に書込みが為されているメモリセルのバイアス関係も第３図（ａ）と同様である。しかし、破壊部に生じているｐｎ接合の逆方向耐圧は、書込み電圧より十分大きいため、問題はない。」（３ページ左下欄２０行〜４ページ左上欄１０行）
　
ｅ．「
これらのセルのデータの読出しは次のように行なえばよい
　
例えば、第１図で番号４で示したセルのデータを読出すには、Ｙデコーダ１２によって制御線Ｙ
３
に読出し電圧Ｖ＝３Ｖを印加する。そしてＸデコーダ１１によって制御線Ｘ
３
に０Ｖを印加する。メモリセル４が書込み状態にあれば順方向バイアスとなるのでメモリセルには電流が流れ、非書込み状態（非破壊）にあれば電流が流れない。
　
ｆ．「第３図（ｅ）は、第１図において番号５で示した書込み済のセルの状態を示している。
　
第６図（ａ）は本発明の他の実施例のメモリセルアレイ部の部分拡大平面図、（ｂ）はＡ−Ａ’，（ｃ）はＢ−Ｂ’断面図を示す
　
第２図の例ではｎ−ｐ−ｎの構成であったが、ここではｐ−ｎ−ｐとなっている
　
第４図（ｂ）、第５図（ｂ）の工程で、ボロンの代わりにリン又はヒ素をイオン注入し、第４図（ｃ）、第５図（ｃ）の工程でｎ
＋
ポリシリコン層の代わりにボロンをドープしたｐ
＋
ポリシリコン層を形成し、第４図（ｄ）、第５図（ｄ）の工程でｐ層を形成する代わりにボロンをイオン注入してｎ層を形成している
　
第７図（ａ）〜（ｄ）には、第１図の番号１〜４に示したメモリセルの状態を夫々示している
　
制御線Ｙ
３
には、書込み電圧Ｖ
ＰＰ
＝１６Ｖが印加されており、Ｙ
３
につながる非選択のメモリセルの状態は、第７図（ｂ）と同様である。この実施例では、ｐ
−
基板は低レベル電圧の０Ｖが印加されており、領域２８であるｎ型層と、ｐ
−
基板２１は逆バイアス状態で空乏層が界面に生ずる
　
（２−２）ここにおいて、上記（２−１）ｆ．に記載された「本発明の他の実施例のメモリセルアレイ部」のうちの第７図（ｄ）に記載された「メモリセル」（以下「第７図（ｄ）のメモリセル」という。）に注目すると、第６図の記載から、「本発明の他の実施例のメモリセルアレイ部」は、ｐ−基板２１内に形成され、Ｙ方向制御線Ｙ３を構成するｎ型層２８、及びＸ方向制御線Ｘ３を構成するｐ＋ポリシリコン層３０を備えていることが明らかである。
　また、上記（２−１）ｃ．並びに第２図及び第６図の記載から、Ｙ方向制御線Ｙ３を構成するｎ型層２８は、左右に形成された「フィールド酸化膜２５」の間に形成されていることも明らかである。
　そして、上記（２−１）ｃ．及びｆ．並びに第１図、第６図及び第７図の記載から、第７図（ｄ）のメモリセルは、Ｙ方向制御線Ｙ３を構成するｎ型層２８と、当該ｎ型層２８の表面に形成されたシリコン酸化膜２９と、当該シリコン酸化膜２９の上に形成され、Ｘ方向制御線Ｘ３を構成するｐ＋ポリシリコン層３０とを含むものであることが明らかである。
　
（２−３）第７図（ｄ）のメモリセルは、上記（２−１）ｆ．及び第７図の記載から、「書き込み時」に、Ｘ方向制御線Ｘ３を構成するｐ＋ポリシリコン層３０に「書き込み電圧ＶＰＰ（＝１６Ｖ）」を印加し、Ｙ方向制御線Ｙ３を構成するｎ型層２８に「低レベル電圧（０Ｖ）」を印加する構成となっていることが明らかである。
　そして、上記（２−１）ｄ．の記載を参照すると、上に述べたような電圧を印加することにより、「ｐ＋ポリシリコン層３０」と「ｎ型層２８」との間の「シリコン酸化膜２９」に「局部的な絶縁破壊」を起こして、破壊部にｐｎ接合が形成されることが明らかである。
　また、上記（２−１）ａ．の記載からも、また、引用例全体の記載からも、引用例の「本発明の他の実施例のメモリセルアレイ部」が「電気的にデータの書込みを可能とした」ものであることは明らかである。
　
（２−４）以上を総合すると、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「ｐ−基板２１内に形成され、フィールド酸化膜２５の間に形成されたＹ方向制御線Ｙ３を構成するｎ型層２８と、
　Ｘ方向制御線Ｘ３を構成するｐ＋ポリシリコン層３０と、
　前記ｎ型層２８と、前記ｎ型層２８の表面に形成されたシリコン酸化膜２９と、前記シリコン酸化膜２９の上に形成された前記ｐ＋ポリシリコン層３０とを含むメモリセルとを備え、
　書き込み時に、前記ｐ＋ポリシリコン層３０に書き込み電圧ＶＰＰを印加し、前記ｎ型層２８に低レベル電圧を印加することにより、前記ｐ＋ポリシリコン層３０と前記ｎ型層２８との間の前記シリコン酸化膜２９に局部的な絶縁破壊を起こして、破壊部にｐｎ接合が形成される、
　電気的にデータの書込みを可能としたメモリセルアレイ部。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「ｐ−基板２１」、「Ｙ方向制御線Ｙ３を構成するｎ型層２８」は、各々補正発明の「基板（２０８）」、「少なくとも１のビット線（２０４ｃ）」に相当する。
　また、引用発明の「Ｙ方向制御線Ｙ３を構成するｎ型層２８」の両側に存在する２つの「フィールド酸化膜２５」は、補正発明の「第１の分離領域」及び「第２の分離領域」に相当する。
　したがって、引用発明の「ｐ−基板２１内に形成され、フィールド酸化膜２５の間に形成されたＹ方向制御線Ｙ３を構成するｎ型層２８」は、補正発明の「基板（２０８）に位置付けられ、第１の分離領域と第２の分離領域との間に設けられた、少なくとも１のビット線（２０４ｃ）」に相当する。
　
（３−２）引用発明の「Ｘ方向制御線Ｘ３を構成するｐ＋ポリシリコン層３０」が、「ｐ−基板２１内に形成され、フィールド酸化膜２５の間に形成されたＹ方向制御線Ｙ３を構成するｎ型層２８」を横切るように位置付けられていることは、引用例の第６図等から明らかであるから、引用発明の「Ｘ方向制御線Ｘ３を構成するｐ＋ポリシリコン層３０」は、補正発明の「前記少なくとも１のビット線（２０４ｃ）を横切るように位置付けられた少なくとも１のワード線（２０２ｂ）」に相当する。
　
（３−３）引用発明の「シリコン酸化膜２９」は、補正発明の「誘電体領域（２１６）」に相当する。
　そして、引用発明の「メモリセル」が、「ｐ−基板２１内に形成され、フィールド酸化膜２５の間に形成されたＹ方向制御線Ｙ３を構成するｎ型層２８」と「Ｘ方向制御線Ｘ３を構成するｐ＋ポリシリコン層３０」との交点に位置付けられていること、及び引用発明の「シリコン酸化膜２９」が、「ｐ−基板２１内に形成され、フィールド酸化膜２５の間に形成されたＹ方向制御線Ｙ３を構成するｎ型層２８」と「Ｘ方向制御線Ｘ３を構成するｐ＋ポリシリコン層３０」との間に位置付けられていることは明らかである。
　したがって、引用発明の「前記ｎ型層２８と、前記ｎ型層２８の表面に形成されたシリコン酸化膜２９と、前記シリコン酸化膜２９の上に形成された前記ｐ＋ポリシリコン層３０とを含むメモリセル」は、補正発明の「前記少なくとも１のビット線（２０４ｃ）と前記少なくとも１のワード線（２０２ｂ）との交差点に位置付けられ、かつ、前記少なくとも１のビット線（２０４ｃ）と前記少なくとも１のワード線（２０２ｂ）との間に位置付けられた誘電体領域（２１６）を含むメモリセル（２０６）」に相当する。
　
（３−４）引用発明の「書き込み」は、補正発明の「プログラミング」に相当する。
　そして、引用発明は、「書き込み時」、すなわち「プログラミング」時に、「前記ｐ＋ポリシリコン層３０に書き込み電圧ＶＰＰを印加し、前記ｎ型層２８に低レベル電圧を印加することにより、前記ｐ＋ポリシリコン層３０と前記ｎ型層２８との間の前記シリコン酸化膜２９に局部的な絶縁破壊を起こして、破壊部にｐｎ接合が形成される」ものであるから、引用発明の「書き込み」動作、すなわち「プログラミング動作」は、「前記ｐ＋ポリシリコン層３０と前記ｎ型層２８との間の前記シリコン酸化膜２９」を破壊することによって、電流が「前記ｐ＋ポリシリコン層３０」から「前記シリコン酸化膜２９」及び「前記ｎ型層２８」を通じて「低レベル電圧」に流れ、「メモリセル」を、電流が流れないという「第１の論理状態」から、電流が流れるという「第２の論理状態」に変化させるものであることが明らかである。
　さらに、引用例の上記（２）（２−１）ｂ．の「Ｙデコーダ１２によりプログラム電圧（ＶＰＰ：１２〜１６Ｖ）または低レベル電圧（ＶＳＳ：接地）が供給される。」という記載から、引用発明の「低レベル電圧」は「接地」すなわち「アース」であることが明らかである。
　したがって、引用発明の「書き込み時に、前記ｐ＋ポリシリコン層３０に書き込み電圧ＶＰＰを印加し、前記ｎ型層２８に低レベル電圧を印加することにより、前記ｐ＋ポリシリコン層３０と前記ｎ型層２８との間の前記シリコン酸化膜２９に局部的な絶縁破壊を起こして、破壊部にｐｎ接合が形成される」という構成は、補正発明の「プログラミング動作は、前記誘電体領域（２１６）を破壊することによって、電流が前記ワード線から前記誘電体領域および前記ビット線を通じてアースへ流れ、前記メモリセル（２０６）を第１の論理状態から第２の論理状態へ変化させる」という構成に相当する。
　
（３−５）引用発明の「電気的にデータの書込みを可能としたメモリセルアレイ部」は、補正発明の「プログラムすることが可能なＲＯＭアレイ」に相当する。
　
（３−６）したがって、補正発明と引用発明とは、
　
　「基板（２０８）に位置付けられ、第１の分離領域と第２の分離領域との間に設けられた、少なくとも１のビット線（２０４ｃ）と、
　前記少なくとも１のビット線（２０４ｃ）を横切るように位置付けられた少なくとも１のワード線（２０２ｂ）と、
　前記少なくとも１のビット線（２０４ｃ）と前記少なくとも１のワード線（２０２ｂ）との交差点に位置付けられ、かつ、前記少なくとも１のビット線（２０４ｃ）と前記少なくとも１のワード線（２０２ｂ）との間に位置付けられた誘電体領域（２１６）を含むメモリセル（２０６）とを備え、
　プログラミング動作は、前記誘電体領域（２１６）を破壊することによって、電流が前記ワード線から前記誘電体領域および前記ビット線を通じてアースへ流れ、前記メモリセル（２０６）を第１の論理状態から第２の論理状態へ変化させる、プログラムすることが可能なＲＯＭアレイ。」
　
　である点で一致し、次の点で相違する。
　
（相違点）
　補正発明は、「前記第１および第２の分離領域は、シャロートレンチアイソレーション（ＳＴＩ）領域を備えて」いるのに対して、引用発明は、補正発明の「前記第１および第２の分離領域」に相当するものが「フィールド酸化膜２５」である点。
　
（４）相違点についての当審の判断
（４−１）一般に、半導体メモリ装置における分離領域として、「シャロートレンチアイソレーション（ＳＴＩ）領域」及び「フィールド酸化膜」は共に当業者において周知のものであり、そのうちのどちらを設けるかは、集積度や製造プロセスの容易さ等を考慮して（一般に、「シャロートレンチアイソレーション（ＳＴＩ）領域」の方が「フィールド酸化膜」と比較して、高集積化に向く反面、製造プロセスが複雑である。）、当業者が適宜選択し得る設計的事項である。
　それは、補正発明や引用発明のように、絶縁膜の絶縁破壊を利用して電気的にプログラミングを行う半導体メモリ装置においても当然例外ではなく、分離領域として「シャロートレンチアイソレーション（ＳＴＩ）領域」を用いることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例１及び２にも記載されているように、当業者における周知技術である。
　
ａ．周知例１：特開平７−２２６４９０号公報
　上記周知例１には、図１〜５とともに次の記載がある。
　
　「【０００９】
【実施例】図面は線図的なものであり、種々の構成要素はスケール通りに表示されていない。また、同一導電型の半導体領域には同一方向のハッチングを付して表示する。図１〜５に示す半導体装置は単結晶半導体本体１を有し、本例ではこの半導体本体１をシリコンで構成する。勿論、半導体本体１は他の適切な半導体材料で構成することもできる。半導体本体１にはその面２に又はこれと隣接してメモリ素子アレイＭｉｊを形成する。尚、添字ｉ及びｊは、このメモリ素子マトリックスの行及び列とそれぞれ関連する。
図１は一例として４×４のマトリックスを示すが、実際にはメモリ素子の数ははるかに多い。
これらの明細書において、メモリセルは薄い誘電体層によって相互に分離されている反対導電型の交差ラインで構成されている。書込中、ある極性の導体間に誘電体層に降伏が生ずる値の電圧を印加し、整流接合（rectifying junction)によって導体間を相互接続する。
図３に示すように、隣接する列導体は絶縁溝８により互いに電気的に分離する。所望の場合、これら絶縁溝８は例えば酸化シリコン又は酸化シリコンと多結晶シリコンとの組み合せを用いて既知の方法で充填して平坦な上側表面を形成することができる。
　
　したがって、上記周知例１には、書込中、ある極性の導体間に誘電体層に降伏が生ずる値の電圧を印加し、整流接合（rectifying junction)によって導体間を相互接続するメモリセルを備えた半導体装置において、分離領域として、酸化シリコン又は酸化シリコンと多結晶シリコンとの組み合せを用いた絶縁溝、すなわち、シャロートレンチアイソレーション（ＳＴＩ）領域を用いることが記載されているものと認められる。
　
ｂ．周知例２：特開２００３−８６７６８号公報
　上記周知例２には、図２及び３とともに次の記載がある。
　
　「【０００１】
【発明の属する技術分野】
この発明は、書き換え不可能な不揮発性半導体記憶装置に関し、特に絶縁膜を絶縁破壊することによってディジタル情報を書き込むアンチフューズメモリの改良に関する
　「【００５０】図３は、図２に示すメモリセルアレイにおける２×２セグメントの説明図である。図３（ａ）は平面図であり、図３（ｂ）は図３（ａ）におけるＡ‐Ａ'矢視断面図である。
メモリセル２３は、Ｐ型シリコン基板３１上に形成されたＬＯＣＯＳ(シリコン選択酸化)膜３６による素子分離領域の開口部に形成される。
　「【００５７】
ここでは、ＬＯＣＯＳ素子分離工程を用いた場合の説明を行ったが、既知のトレンチ素子分離工程を用いても同様に素子分離できることは言うまでもない
　
　したがって、上記周知例２には、絶縁膜を絶縁破壊することによってディジタル情報を書き込むアンチフューズメモリにおいて、分離領域として、既知のトレンチ素子分離工程、すなわち、シャロートレンチアイソレーション（ＳＴＩ）工程を用いることが記載されているものと認められる。
　
（４−２）したがって、引用発明に接した当業者であれば、「Ｙ方向制御線Ｙ３を構成するｎ型層２８」を分離する「フィールド酸化膜２５」に換えて、「シャロートレンチアイソレーション（ＳＴＩ）領域」とすること、すなわち、補正発明のように、「前記第１および第２の分離領域は、シャロートレンチアイソレーション（ＳＴＩ）領域を備えて前記第１および第２の分離領域は、シャロートレンチアイソレーション（ＳＴＩ）領域を備えて」いる構成とすることは、容易になし得たことである。
　よって、補正発明と引用発明との相違点は、周知技術を勘案することにより、当業者が容易になし得た範囲に含まれる程度のものであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　以上のとおりであるから、補正発明は、特許法第２９条第２項に規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　本件補正は、補正後の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２２年１２月９日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜１０に係る発明は、平成２２年７月１５日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１０に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「補正前」の箇所に記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内において頒布された刊行物である特開昭６４−１５９６６号公報（引用例）には、上記第２．４．（２）に記載したとおりの事項及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。