(57)【要約】本発明によるホール素子は、矩形部とその各辺に設けられた相互に対向する凸部から構成される十字型の感磁部の対向する一対の凸部の各々に一対の電源端子部を設け、感磁部の対向する他の一対の凸部の各々に一対の出力端子部を設けることとし、これら電源端子部と出力端子部の全部、および、感磁部の各凸部の一部を、各々の対向方向に連続して伸長する複数のスリットにより等間隔に分割し、スリットのそれぞれに絶縁体の分離層を備え、感磁部と電源端子部と出力端子部とで構成される全体形状を、その中心に対して４回対称性を有する形状を有している。この構成により、磁場検出感度の高いホール素子を提供することが可能となる。
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【特許請求の範囲】
【請求項１】
基板上に、矩形部とその各辺に設けられた相互に対向する凸部から構成される十字型の感磁部と、該感磁部の対向する一対の前記凸部の各々に設けられた電流又は電圧入力用の一対の電源端子部と、前記感磁部の対向する他の一対の前記凸部の各々に設けられたホール電圧出力用の一対の出力端子部とを備え、前記電源端子部と前記出力端子部の全部、および、前記感磁部の各凸部の一部が、各々の対向方向に連続して伸長するスリットにより分割されており、前記スリットのそれぞれには絶縁体の分離層を備えることを特徴とするホール素子。
【請求項２】
前記感磁部と前記電源端子部と前記出力端子部とで構成される全体形状が、その中心に対して４回対称性を有することを特徴とする請求の範囲第１項に記載のホール素子。
【請求項３】
前記電源端子部と前記出力端子部の全部、および、前記感磁部の各凸部の一部が、各々の対向方向に連続して伸長するスリットにより等間隔に分割されていることを特徴とする請求の範囲第１項に記載のホール素子。
【請求項４】
前記スリットと前記感磁部の凸部との境界線の長さと、前記スリットで分割された前記感磁部の凸部の前記矩形部を挟んで互いに対向する部分同士の中点と、前記スリットで分割された前記感磁部の凸部の前記矩形部を挟んで互いに対向する他の部分同士の中点との間隔との比が、１／３以上３以下であることを特徴とする請求の範囲第１項に記載のホール素子。
【請求項５】
前記基板は半導体基板であることを特徴とする請求の範囲第１項に記載のホール素子。
【請求項６】
基板上に、矩形部とその各辺に設けられた相互に対向する凸部から構成される十字型の感磁部と、該感磁部の対向する一対の前記凸部の各々に設けられた電流又は電圧入力用の一対の電源端子部と、前記感磁部の対向する他の一対の前記凸部の各々に設けられたホール電圧出力用の一対の出力端子部とを備え、前記電源端子部と前記出力端子部の全部、および、前記感磁部の各凸部の一部が、各々の対向方向に連続して伸長するスリットにより等間隔に分割されており、前記スリットのそれぞれには絶縁体の分離層を備えるホール素子と、差動増幅回路を含む加算回路とを備え、前記加算回路を前記ホール素子の前記出力端子部に接続し、前記加算回路を用いた加算処理により、出力電圧及び信号対雑音比を向上させたことを特徴とする磁気センサ。
【請求項７】
前記感磁部と前記電源端子部と前記出力端子部とで構成される全体形状が、その中心に対して４回対称性を有することを特徴とする請求の範囲第６項に記載の磁気センサ。
【請求項８】
前記電源端子部と前記出力端子部の全部、および、前記感磁部の各凸部の一部が、各々の対向方向に連続して伸長するスリットにより等間隔に分割されていることを特徴とする請求の範囲第６項に記載の磁気センサ。
【請求項９】
前記スリットと前記感磁部の凸部との境界線の長さと、前記スリットで分割された前記感磁部の凸部の前記矩形部を挟んで互いに対向する部分同士の中点と、前記スリットで分割された前記感磁部の凸部の前記矩形部を挟んで互いに対向する他の部分同士の中点との間隔との比が、１／３以上３以下であることを特徴とする請求の範囲第６項に記載の磁気センサ。
【請求項１０】
前記ホール素子の前記電源端子部に接続される分流回路と、前記加算回路に接続される絶対値回路と、該絶対値回路に接続されるバイアス調整回路とを備え、前記分流回路と前記絶対値回路と前記バイアス調整回路により、ホール起電力が最大となる電位差を前記電源端子部に供給することを特徴とする請求の範囲第６項に記載の磁気センサ。
【発明の詳細な説明】
技術分野
本発明は、ホール素子および磁気センサに関し、より詳細には、高感度のホール素子、および、オフセット性能に優れ、かつ、低い駆動電圧で高いホール起電力が得られる磁気センサに関するものである。
背景技術
ホール素子は、ＶＴＲ、ＣＤ−ＲＯＭ等に用いられるブラシレス・モータの無接触回転検出センサや電流量測定装置などへの幅広い用途を有する素子である。
特に、磁気センサに用いられる磁場検出用のホール素子としては、様々な形状のホール素子が提案されており、長方形型やクローバ型の形状のホール素子の他、伝導試料中のキャリアの極性、濃度、及び、移動度を測定する場合には、主として、矩形やＶａｎ  ｄｅｒ  Ｐａｕｗ型の形状のホール素子が用いられる。
図１は、物理実験等でよく用いられるホール素子の形状を説明するための図で、磁場検出感度を高めるために、電源端子間距離をＬとし、ホール電圧出力端子間距離をＷとする長方形状の感磁部１１０を有し、その対向する短辺の各々には、電源端子Ｃ１１１１およびＣ２１１２が設けられており、対向する長辺の各々には、ホール電圧出力端子Ｓ１１１３およびＳ２１１４が設けられている。
磁場検出用のホール素子では、オフセット補正が特に重要であり、電源端子とホール電圧出力端子とを交互に入れ替えてオフセット補正する方法（ＳＣＭ：Ｓｐｉｎｎｉｎｇ  Ｃｕｒｒｅｎｔ  Ｍｅｔｈｏｄ）を適用することが可能な、いわゆる対称型ホール素子が主流となっている。
ここで、対称型ホール素子とは、矩形若しくは略十字型の形状を有する感磁部の４隅または４辺の各々に対向して設けられる電源端子とホール電圧出力端子とを備え、かつ、電源端子とホール電圧出力端子の位置を互いに交換してもその幾何学的形状が同一となる形状のホール素子を意味し、換言すれば、その全体形状がその中心の周りで４回対称性を有するホール素子を意味する。
図２は、対称型ホール素子の構成を説明するための図で、矩形の感磁部１２０の４隅には、電源端子Ｃ１１２１とＣ２１２２、および、ホール電圧出力端子Ｓ１１２３とＳ２１２４が、互いに対角に位置するように設けられている。
この対称型ホール素子は、形状が極めて単純であり、その作製も容易であることから、磁場検出用として最も広く採用されている形状のホール素子のひとつである。
この他にも、対称型ホール素子としては、その形状を十字型とした構成の素子が知られている。
図３は、Ｐｏｐｏｖｉｃらによって考案された十字型形状のホール素子の構成を説明するための図で、十字型の感磁部１３０の４つの凸部の各々には、電源端子Ｃ１１３１とＣ２１３２、および、ホール電圧出力端子Ｓ１１３３とＳ２１３４が、互いに対向して位置するように設けられている。
なお、ホール素子をＳｉ基板上に構成する場合には微細加工が容易であるためにホール素子の端子部や感磁部の構成の自由度が高くなり、例えば、基板面に水平な方向の磁場を検出する縦型ホール素子（特公昭６３−５５２２７号公報）、基板に垂直な磁場を検出する横型ホール素子（特開平７−２４９８０５号公報）、出力端子を分割してオフセット補正回路に接続することによりＳＣＭによらずにオフセット補正する装置（特開平１１−１８３５７９号公報）、オフセットや感度のばらつきを低減させる素子形状及び回路を備えた装置（特開平７−１９３２９７号公報）などが報告されている。
しかし、上述の対称型ホール素子は、ＳＣＭによるオフセット補正が可能であるという特長を有する反面、長方形の形状を有するホール素子と比較すると磁場検出感度が低いという問題がある。
定電流駆動型ホール素子の２つのホール電圧出力端子間に現れるホール電圧は、その形状に依存し、
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で与えられる。ここで、Ｉは電源端子間を流れる電流、ＢＺは印加磁場、ｎはキャリア濃度、ｅは単位電荷、ｄは電流の流れる層の厚み、Ｇは幾何学因子、ｒＨはホール散乱因子である。
図４は、矩形形状のホール素子の、電源端子間距離Ｌとホール電圧出力端子間距離Ｗとの比（Ｌ／Ｗ比）と幾何学因子Ｇとの関係を説明するための図（Ｒ．Ｓ  Ｐｏｐｏｖｉｃ，“Ｈａｌｌ  Ｅｆｆｅｃｔ  Ｄｅｖｉｃｅ”より転記）で、幾何学因子Ｇは、電源端子間距離Ｌがホール電圧出力端子間距離Ｗに比べて長い程大きな値となり、Ｌ＞３Ｗの条件でほぼ１となる。しかし、対称型ホール素子の形状に相当するＬ＝Ｗの矩形の場合には、印加される磁場強度にもよるが、０．６程度の値となる。このことは、対称型の矩形ホール素子では、その形状に起因して、磁場検出感度が約４０％もロスしてしまうことを意味する。
発明の開示
本発明は、このような問題に鑑みてなされたものであって、磁場検出感度の高いホール素子、および、オフセット性能に優れ、かつ、低い駆動電圧で高いホール起電力が得られる磁気センサを提供することを目的にするものである。
本発明者らは、矩形のホール素子や端子間距離の短いホール素子において磁場検出感度が低下する原因、すなわち幾何学因子Ｇの物理的意味をより詳細に検討するため、Ｌ／Ｗ比が感磁部内のポテンシャル分布へ及ぼす影響をシミュレーションにより検討した。その結果を以下に説明する。
シミュレーションに際しては、感磁部に、一対の対向する電源端子と一対の対向するホール電圧出力端子とを有し、感磁部のキャリア濃度が１．５Ｅ１６／ｃｍ３、端子部のキャリア濃度が５．０Ｅ２０／ｃｍ３の、ｎ型Ｓｉホール素子を想定し、基板に対して垂直に１Ｔの磁場が印加された条件で、ポアソン方程式、電子及びホールの連続の方程式に、キャリア濃度拡散、電場によるドリフト、ローレンツ力の効果を加えた支配方程式を連立させて解を求めることとした。
先ず、ホール電圧出力端子部が比較的小さく、感磁部内のポテンシャル分布への影響が無視できる場合を考える。
図５は、Ｌ＞３Ｗの長方形形状を有するホール素子を仮定して、感磁部中のポテンシャル分布をシミュレーションにより求めた結果を示した図で、この形状のホール素子では、Ｗに比較してＬが充分大きいことに起因して、感磁部の中央付近のポテンシャル面は平行に斜め方向に揃うことになる。
これは、磁場により作用するローレンツ力によって、感磁部内での電子分布が、その中心より下側が濃く、上側が薄くなって電荷分布に偏りが生じ、そのため、ホール電界１５１がホール電圧出力端子方向に生じるためであり、このホール電界１５１と電源端子間に存在する電界１５２とが合成されて、図５に示すような斜め方向のポテンシャル分布が形成されることになる。このような状況では、感磁部内の中央付近で磁場によるローレンツ力とホール電界とが釣り合い、キャリア（電子）の運動方向が、電源端子の対向方向と平行となるときに最大のホール電圧が得られることとなる。
図６は、Ｌ＝Ｗの矩形の感磁部を有する対称型ホール素子を仮定してシミュレーションで求めた感磁部内の等電位面を１０−２Ｖ毎に示したポテンシャル分布である。
この形状のホール素子の場合には、感磁部内のポテンシャルが充分に斜めになることができず、そのため、感磁部の中心部分でも、キャリアの運動方向は斜めを向いてしまう結果となる。
これは、電源端子の端子面が等電位であるため、キャリアの電界に起因する速度ベクトルは電源端子方向を向いているが、磁場によりキャリアに作用するローレンツ力により、キャリアがホール角の分だけ曲げられて電源端子から放出されることに起因する。すなわち、感磁部内を運動するキャリアには、磁場とその速度ベクトルの外積の方向にローレンツ力が働くので、斜めに運動するキャリアのホール電圧への寄与はその傾きの角度分だけ少なくなる。キャリアが電源端子面から充分離れた領域では、キャリアを電源端子方向と平行に向けるに充分な電界を生ずるための電子分布を形成できるが、電源端子間距離Ｌが相対的に短い場合にはポテンシャル分布が充分斜めになれず、感磁部の中心領域でもキャリアの運動方向が斜めを向いてしまい、その結果、ホール起電力が低下するという結果となるのである。
次に、ホール電圧出力端子部が比較的大きく、感磁部内のポテンシャル分布への影響が無視できない場合を考える。
図７は、十字型ホール素子の感磁部内でのポテンシャル分布をシミュレーションで求めた等電位面を１０−２Ｖ毎に示した図で、十字型の感磁部１７０の４つの凸部の各々には、電源端子Ｃ１１７１とＣ２１７２、および、ホール電圧出力端子Ｓ１１７３とＳ２１７４が、互いに対向して位置するように設けられている。図中に示したポテンシャル分布は、電源端子Ｃ１１７１端子から電源端子Ｃ２１７２に電流を流し、紙面に垂直な方向に磁場を印加したものとして求めたものである。
また、図８は、ホール電圧出力端子を設けない構成の十字型ホール素子の感磁部内でのポテンシャル分布をシミュレーションで求めた結果を示す図で、十字型の感磁部１８０の４つの凸部の対向する一対には、電源端子Ｃ１１８１とＣ２１８２が設けられている。図中に示したポテンシャル分布は、電源端子Ｃ１１８１端子から電源端子Ｃ２１８２に電流を流し、紙面に垂直な方向に磁場を印加したものとして求めたものである。
これら図７および図８に示した感磁部内のポテンシャル分布を比較すると、ホール電圧出力端子を備える構成のホール素子では、ホール電圧出力端子の端子面が等ポテンシャル面となることに起因して、出力端子周辺でのキャリア速度が低下し、キャリア速度の低下に伴って作用するローレンツ力が弱くなり、ホール起電力が低下してしまう。
これらの結果から、高いホール起電力を得るためには、ホール電圧出力端子を主電流の流れる領域から離しておくか、または、ホール電圧出力端子の幅を狭くすることが望ましいことが理解される。しかしながら、従来の十字型ホール素子においてホール電圧出力端子を主電流の流れる領域から遠ざける構成とすると、必然的に素子サイズが大きくなり、駆動電圧が上がるという問題が生じる。
本発明の目的は、基板上に、矩形部とその各辺に設けられた相互に対向する凸部から構成される十字型の感磁部と、該感磁部の対向する一対の前記凸部の各々に設けられた電流又は電圧入力用の一対の電源端子部と、前記感磁部の対向する他の一対の前記凸部の各々に設けられたホール電圧出力用の一対の出力端子部とを備え、前記電源端子部と前記出力端子部の全部、および、前記感磁部の各凸部の一部が、各々の対向方向に連続して伸長するスリットにより分割されており、前記スリットのそれぞれには絶縁体の分離層を備えることを特徴とするホール素子によって達成される。
本発明のホール素子は、好ましくは、▲１▼前記感磁部と前記電源端子部と前記出力端子部とで構成される全体形状がその中心に対して４回対称性を有するように構成されていたり、▲２▼前記電源端子部と前記出力端子部の全部および前記感磁部の各凸部の一部が各々の対向方向に連続して伸長するスリットにより等間隔に分割されていたり、▲３▼前記スリットと前記感磁部の凸部との境界線の長さと、前記スリットで分割された前記感磁部の凸部の前記矩形部を挟んで互いに対向する部分同士の中点と、前記スリットで分割された前記感磁部の凸部の前記矩形部を挟んで互いに対向する他の部分同士の中点との間隔との比が、１／３以上３以下であるように構成されていたりする。
また、本発明の目的は、基板上に、矩形部とその各辺に設けられた相互に対向する凸部から構成される十字型の感磁部と、該感磁部の対向する一対の前記凸部の各々に設けられた電流又は電圧入力用の一対の電源端子部と、前記感磁部の対向する他の一対の前記凸部の各々に設けられたホール電圧出力用の一対の出力端子部とを備え、前記電源端子部と前記出力端子部の全部および前記感磁部の各凸部の一部が各々の対向方向に連続して伸長するスリットにより等間隔に分割されており、前記スリットのそれぞれには絶縁体の分離層を備えるホール素子と、差動増幅回路を含む加算回路とを備え、前記加算回路を前記ホール素子の前記出力端子部に接続し、前記加算回路を用いた加算処理により、出力電圧及び信号対雑音比を向上させたことを特徴とする磁気センサによって達成される。
本発明の磁気センサは、好ましくは、▲１▼前記感磁部と前記電源端子部と前記出力端子部とで構成される全体形状がその中心に対して４回対称性を有するように構成されていたり、▲２▼前記電源端子部と前記出力端子部の全部、および、前記感磁部の各凸部の一部が、各々の対向方向に連続して伸長するスリットにより等間隔に分割されていたり、▲３▼前記スリットと前記感磁部の凸部との境界線の長さと、前記スリットで分割された前記感磁部の凸部の前記矩形部を挟んで互いに対向する部分同士の中点と、前記スリットで分割された前記感磁部の凸部の前記矩形部を挟んで互いに対向する他の部分同士の中点との間隔との比が、１／３以上３以下であるように構成されていたり、▲４▼前記ホール素子の前記電源端子部に接続される分流回路と前記加算回路に接続される絶対値回路と該絶対値回路に接続されるバイアス調整回路とを備え前記分流回路と前記絶対値回路と前記バイアス調整回路により、ホール起電力が最大となる電位差を前記電源端子部に供給するように構成されていたりする。
発明を実施するための最良の形態
以下に、本発明の実施の形態について、図面を参照して説明する。
〔実施例１〕
電源端子やホール電圧出力端子がホール起電力に影響を及ぼす理由の１つは、これらの端子が低抵抗の材質で形成されているため、その端子面が等ポテンシャルになることに起因している。そこで、本発明のホール素子では、これらの端子間間隔を大きく設定するかわりに、これらの端子に、絶縁体、若しくは、絶縁体と同等の電気的作用をする層を備えるスリットを設けることにより、感磁部中のポテンシャル分布に及ぼす端子の影響を低減させることとしている。
図９は、本発明の対称型ホール素子の構成例を説明するための図で、全体として略十字型の感磁部形状を有し、その矩形部の１辺は１０μｍであり、これらの辺の各々には、短辺が５μｍの凸部が設けられている。
感磁部に設けられるこれらの４つの凸部の各々には、切れ込み深さｘ、スリット幅ｙの１つのスリットが設けられて各凸部が２等分割され、さらに、これらのスリット部分には、絶縁体、若しくは、絶縁体と同等の電気的作用を奏する層が設けられている。
このようにして２等分割された各凸部の各々には、電源端子Ｃ１−１１１ａ、Ｃ１−２１１ｂと電源端子Ｃ２−１１２ａ、Ｃ２−２１２ｂ、および、ホール電圧出力端子Ｓ１−１１３ａ、Ｓ１−２１３ｂとホール電圧出力端子Ｓ２−１１４ａ、Ｓ２−２１４ｂが互いに対向して位置するように設けられている。
このようなスリットによる端子分割を行わない構造の従来のホール素子では、十字型の感磁部の中心の電位がホール電圧出力端子の基準電位となるのに対して、図９に示す構成のホール素子では、ホール電圧出力端子Ｓ１−１１３ａとＳ２−１１４ａの端子対の基準電位は、これらの端子間の中心Ａ１での電位となり、また、ホール電圧出力端子Ｓ１−２１３ｂとＳ２−２１４ｂの端子対の基準電位は、これらの端子間の中心Ａ２での電位となる。その結果、端子の存在がポテンシャル分布に及ぼす影響を低減させることができる。
図９に示す構成のホール素子では、スリットの切れ込み深さｘが長すぎると、キャリアの流れに悪影響を及ぼして却ってホール起電力を低下させてしまう。従って、スリット幅ｙは狭く、切れ込み深さｘは短いほうが好ましいが、分割される端子間の基準電位に充分な電位差を生じさせるためには、上述のＡ１とＡ２の間の抵抗値と同等の抵抗を、分割した端子間に持たせることが望ましい。
また、分割形状としては、分割後の２つの端子間に流れる電流経路が、端子の中心部分の距離とほぼ同等となるように、切れ込み深さｘおよびスリット幅ｙを設定することが望ましい。このため、図９に示した本発明のホール素子では、スリットの外周（２ｘ＋ｙ）が、Ａ１とＡ２との間隔（ｄ）よりも大きくなる条件でスリットを形成している。
なお、図９に示した構成のホール素子では、各端子に１つのスリットを設けて２つに等分割することとしたが、更に多くのスリットを等間隔で設けることとし、２以上の端子に等分割することとしてもよい。
図１０は、感磁部の凸部にｎ−１個のスリットを設けて、感磁部凸部およびこれに設けられる端子をｎ個に等分割した本発明のホール素子の他の構成例を説明するための図で、全体として略十字型の感磁部形状を有し、その矩形部の１辺は１０μｍであり、これらの辺の各々には、短辺が５μｍの凸部が設けられている。感磁部に設けられた凸部の各々には、切れ込み深さｘ、スリット幅ｙのｎ−１個のスリットが設けられており、これにより、各凸部がｎ等分割されている。そして、これらの各スリット部分には、絶縁体、若しくは、絶縁体と同等の電気的作用を奏する層が設けられている。
このようにしてｎ分割された各凸部の各々には、電源端子Ｃ１−１２１ａ〜Ｃ１−ｎ２１ｎと電源端子Ｃ２−１２２ａ〜Ｃ２−ｎ２２ｎ、および、ホール電圧出力端子Ｓ１−１２３ａ〜Ｓ１−ｎ２３ｎとホール電圧出力端子Ｓ２−１２４ａ〜Ｓ２−ｎ２４ｎが、互いに対向して位置するように設けられている。
このように、感磁部凸部と端子部にスリットを備えることとした図９および図１０に示した構成のホール素子では、端子部分が絶縁層によって複数に等分割されているため、上述したように、各ホール電圧出力端子対の基準電位がこれらの各端子に近接する感磁部部分の電位に等しくなることとなり、その結果、端子の存在が感磁部内のポテンシャル分布に及ぼす影響を低減させることができる。
〔比較例１〕
十字型のホール素子の感磁部凸部およびこれらに接続される端子部をスリットにより２等分割した構成の本発明のホール素子のホール起電力、ポテンシャル分布、および、素子中を流れる電子の速度分布をシミュレーションにより求め、端子部の分割効果について調べた。
図１１は、シミュレーションを実行するに際して仮定したスリットを有する本発明のホール素子の構成、および、シミュレーションにより求めたポテンシャル分布を説明するための図で、全体として略十字型の感磁部形状を有し、その矩形部の１辺は１０μｍであり、これらの辺の各々には、短辺が５μｍの凸部が設けられている。これら４つの凸部の各々は、切れ込み深さｘ、スリット幅ｙの１つのスリットを有し、このスリット部分には、絶縁体、若しくは、絶縁体と同等の電気的作用をする層が設けられ、これにより、各凸部が２等分割されている。
このようにして２等分割された各凸部の各々には、電源端子Ｃ１−１３１ａ、Ｃ１−２３１ｂと電源端子Ｃ２−１３２ａ、Ｃ２−２３２ｂ、および、ホール電圧出力端子Ｓ１−１３３ａ、Ｓ１−２３３ｂとホール電圧出力端子Ｓ２−１３４ａ、Ｓ２−２３４ｂが、互いに対向して位置するように設けられており、電源端子Ｃ１−１３１ａ、Ｃ１−２３１ｂと電源端子Ｃ２−１３２ａ、Ｃ２−２３２ｂとの間に合計０．１ｍＡの主電流を流し、この主電流に対して垂直な方向に１Ｔの磁場を印加した場合を仮定して、ホール電圧出力端子Ｓ１−１３３ａ、Ｓ１−２３３ｂとホール電圧出力端子Ｓ２−１３４ａ、Ｓ２−２３４ｂとの間に発生するホール起電力およびポテンシャル分布をシミュレーションにより求めている。
図１２は、シミュレーションを実行するに際して仮定した、比較のための、スリットを有しないホール素子の構成、および、シミュレーションにより求めたポテンシャル分布を説明するための図で、全体として十字型の感磁部形状を有し、その矩形部の１辺は１０μｍであり、これらの辺の各々には、短辺が５μｍの凸部が設けられている。
これらの４つの凸部の各々には、電源端子Ｃ１４１と電源端子Ｃ２４２、および、ホール電圧出力端子Ｓ１４３とホール電圧出力端子Ｓ２４４が、互いに対向して位置するように設けられており、電源端子Ｃ１４１と電源端子Ｃ２４２との間に０．１ｍＡの主電流を流し、この主電流に対して垂直な方向に１Ｔの磁場を印加した場合を仮定し、ホール電圧出力端子Ｓ１４３とホール電圧出力端子Ｓ２４４との間に発生するホール起電力およびポテンシャル分布をシミュレーションにより求めている。
図１１の構成のホール素子において、スリットの切れ込み深さｘ＝５μｍ、スリット幅ｙ＝０．２μｍを仮定して求めたホール起電力は、図１２の構成のホール素子を仮定して求めたホール起電力に比べて約８％高い値が得られるという結果が得られており、感磁部凸部および端子部にスリットを設けることがホール起電力の向上に有効であることが確認された。
図１３は、図１１に示した構成のホール素子において、スリットの切れ込み深さｘ＝５μｍ、スリット幅ｙ＝０．２μｍの場合のキャリア（電子）速度分布をシミュレーションにより求めた結果を示している。
また、図１４は、図１２に示した構成のホール素子において、キャリア（電子）速度分布をシミュレーションにより求めた結果を示している。
図１３と図１４の結果を比較すると、端子分割のない構成のホール素子の場合には、ホール素子感磁部の中心付近の電子速度が低下しているが、端子分割を行った構成のホール素子感磁部では、電子速度の低下は殆ど認められていない。
〔比較例２〕
図１５は、感磁部凸部および端子部にスリットを設ける構成とした本発明のホール素子における、ホール起電力と電源端子間の電圧との関係をシミュレーションで求めた結果を説明するための図で、縦軸にホール起電力、横軸に電源端子間の電圧をとり、スリットを１つ入れた場合（２分割）とスリットを２つ入れた場合（３分割）の各々について、スリット幅ｙ＝０．２μｍ一定とし、切れ込み深さｘを１μｍ間隔で０〜５μｍまで変化させた場合のシミュレーション結果である。
なお、感磁部は全体として略十字型の感磁部形状を有し、その矩形部の１辺は１０μｍであり、これらの辺の各々に短辺が５μｍの凸部を有し、これらの凸部に端子部が設けられている。
スリットを１つ設けて２分割としたホール素子において、スリットの切れ込み深さｘが２μｍの場合は、スリットを設けない（すなわちｘ＝０μｍ）構成のホール素子に比較して、ホール起電力は１０％程度向上する一方、電源端子間電圧はスリットを設けない構成のホール素子とほとんど差異がなくなる。スリットの切れ込み深さｘを１μｍまで狭めると、端子間抵抗が小さくなることに起因して、ホール起電力の向上は９％程度にまで低下する。
スリットを２つ設けて３分割としたホール素子において、スリットの切れ込み深さｘが５μｍの場合は、ホール起電力は５％程度、スリットの切れ込み深さｘが１μｍの場合は、ホール起電力は１２％程度向上する一方、電源端子間電圧はスリットを設けない構成のホール素子とほとんど差異がなくなる。
これらの結果から、感磁部凸部（およびこれに接続される端子部）をスリットにより等分割し、かつ、このスリットと感磁部の凸部との境界線の長さ（２ｘ＋ｙ）と、スリットで分割された感磁部の凸部の、矩形部を挟んで互いに対向する部分同士の中点と、スリットで分割された感磁部の凸部の、矩形部を挟んで互いに対向する他の部分同士の中点との間隔との比を、１／３以上３以下であるように設定することにより、ホール起電力が向上することが理解され、この比が１となるようにスリットの形状を選択した場合に、最もホール起電力が向上し、かつ、電源端子間電圧が低くなるということが分かる。
なお、本比較例では、十字型ホール素子を例としたが、他の形状を有するホール素子でも同様の効果が得られるものと考えられる。
〔実施例２〕
図１６は、本発明のホール素子に加算回路を付加する構成の磁気センサの構成を説明するための図で、感磁部凸部および端子部を２等分割した構成のホール素子８０の電源端子８１ａ、８１ｂ、８２ａ、８２ｂに電流・電圧源８５を接続し、ホール素子８０に発生するホール電圧を、ホール電圧出力端子８３ａ、８３ｂ、８４ａ、８４ｂに接続された差動増幅回路８６ａ、８６ｂを介して取りだし、これらの電圧を加算するための加算回路８７を付加する構成としている。
この構成のホール素子では、差動増幅回路に接続されたホール電圧出力端子対間に発生するホール起電力は、端子を分割する前の差動増幅回路出力とほぼ同電圧となるので、差動増幅回路８６ａおよび８６ｂの各々の電圧出力を加算回路８７に入力として加算処理を行なうことが可能となる。
なお、上述の実施例では、ホール素子の感磁部凸部および端子部を２分割する構成としたが、分割数はこれに限定されるものではなく任意の分割数ｎ（ｎは２以上の自然数）であってもよい。
これにより、一つのホール素子から、ホール起電力を約ｎ倍、その信号対雑音比を約√ｎ倍にすることが可能となる。
また、電源端子とホール電圧出力端子をスイッチ回路に接続して、その役割を順次変えていくことにより、従来通りのＳＣＭによるオフセット補正も可能となる。
更に、端子間距離が短くて済むため、定電流ホール素子の場合の駆動電圧が低くなり、電源回路も簡単で小型化が可能となる。
〔実施例３〕
上述した構成の本発明の磁気センサによれば、ホール電圧出力端子が感磁部内のポテンシャル分布に及ぼす影響を低減させることが可能となるものの、分割した電源端子に同一電圧を印加する限り、電源端子がポテンシャル分布へ及ぼす影響を完全に除去することは困難である。この課題を解決するために、図１６に示した磁気センサ回路に、更に、分流回路とバイアス調整回路と絶対値回路とを付加することとした。
図１７は、本発明のホール素子に加算回路、分流回路、バイアス調整回路、および、絶対値回路を付加する構成の磁気センサの構成を説明するための図で、感磁部凸部および端子部を２等分割した構成のホール素子感磁部９０の電源端子９１ａ、９１ｂ、９２ａ、９２ｂに、分流回路９８ａ、９８ｂを介して電流・電圧源９５を接続し、ホール素子９０に発生するホール電圧を、ホール電圧出力端子９３ａ、９３ｂ、９４ａ、９４ｂに接続された差動増幅回路９６ａ、９６ｂを介して取りだし、これらの電圧を加算するための加算回路９７を付加し、加算回路９７には絶対値回路９９が接続され、絶対値回路９９にはバイアス調整回路１００が接続される構成とされている。
この回路では、対向するホール電圧出力端子９３ａ、９３ｂ、および、９４ａ、９４ｂの端子対間に発生するホール電圧差を差動増幅回路９４ａ、９４ｂによって出力させ、これを加算回路９７で加算することによって得られるホール電圧を絶対値回路９９に入力し、それをバイアス調整回路１００に入力し、バイアス調整回路１００の出力を更に分流回路９８ａ、９８ｂに入力させる。
分流回路９８ａ、９８ｂは、バイアス調整回路１００の制御信号に応じてホール素子の電源端子９１ａ、９１ｂ、９２ａ、９２ｂ間に与える電圧差を調整する。そして、分流回路９８ａと９８ｂ、絶対値回路９９、および、バイアス調整回路１００は、分割した電源端子９１ａ、９１ｂ、９２ａ、９２ｂ間に電位差を供給し、その電位をホール起電力の絶対値が最大になるように調整する機能を備え、磁気センサの感度を一層向上させることを可能とする。
〔実施例４〕
本発明のホール素子およびこれを用いた磁気センサは、本来、素子を形成するための材質には依存せず、ＧａＡｓ、Ｓｉ、ＩｎＡｓ、ＩｎＳｂ等の様々な材質を用いて作製することが可能であるが、Ｓｉ基板上にホール素子およびその周辺回路を作製する場合には、微細加工が可能なＳｉプロセスが適用可能となるため、小型で高性能のＳｉホール素子が得られる。
以下に、本発明のホール素子の製造方法を説明する。
本発明のホール素子は、ホール素子の端子部及びこれらの端子部に接続される半導体層を形成するためのマスクパターンを変更することにより容易に製造が可能である。
図１８は、ＣＭＯＳデバイスに隣接して設けられることとした本発明のホール素子の製造プロセスの一例を説明するための図である。
ｐ型Ｓｉ基板上に、ＣＭＯＳデバイス用のＮウェルおよびＰウェルを形成し、これに隣接する領域に、ホール素子の感磁部を形成する（図１８（ａ））。ここで、感磁部の切れ込み深さｘとスリットの幅ｙは、これに適合するマスクを用いることで容易に設定が可能である。なお、感磁部のパターニングは、リソグラフィーとエッチングにより行なう。
その後、基板の一部をマスクし、マスクで被覆されていない領域にリン（Ｐ）をイオン注入し、ホール素子の感磁部と基板との間に素子分離領域を形成する（図１８（ｂ））。なお、電源端子部およびホール電圧出力端子部のパターニングは、リソグラフィーとエッチングにより行なう。
これに続いて、ＣＭＯＳデバイスの閾値調整およびゲート酸化膜形成を行なった後、砒素（Ａｓ）をイオン注入することにより、ＣＭＯＳデバイスのソース・ドレイン領域形成、および、ホール素子の電源端子部およびホール電圧出力端子部の形成を行なう（図１８（ｃ））。ホール素子の電源端子部およびホール電圧出力端子部の抵抗値は、これらの端子を形成する領域以外をマスクし、マスクの開口部分からのみ所定のドーズ量のＡｓを注入することでキャリア濃度が制御されて調整される。
なお、各端子に設けられるスリットの幅は、このＡｓのイオン注入後に行なうポストアニール工程で拡散するＡｓの拡散長よりも広くとり、スリットにより分割した端子間相互で電気的な短絡が生じないようにプロセス条件が設定される。
これに続いて、端子のスリット部に絶縁層を形成することとなるが、シリコン酸化膜や高抵抗のポリシリコンをスリット部にのみ成膜することで電気的に分離したり、或いは、ＬＯＣＯＳやトレンチ構造により分離するようにしてもよい。
このようにして、ｐ型基板上に形成したＣＭＯＳデバイスとｎ型のＳｉホール素子が得られることとなるが、上述したプロセスで形成されるＣＭＯＳ部分に、作動増幅回路、加算回路、絶対値回路、バイアス調整回路等を接続することで、既に述べた、本発明の磁気センサを得ることができる。
なお、本実施例では、Ｓｉ基板上にホール素子を形成する場合を例として説明したが、使用可能な基板はＳｉに限定されるもいのではなく、ＧａＡｓ、ＩｎＳｂ、ＩｎＡｓ等の基板を用いてホール素子を製造することが可能である。
産業上の利用可能性
以上説明したように、本発明によればホール素子の感磁部凸部および端子部をスリットにより等分割することによって、各出力端子対から得られるホール起電力を向上させることが可能となる。
また、本発明のホール素子に、各出力端子対からの出力を加算する加算回路を接続することにより、一つのホール素子から、複数のホール素子から得られる出力と同等のホール起電力を得ることが可能となる。
このように、本発明によれば、磁場検出感度の高いホール素子、および、オフセット性能に優れ、かつ、低い駆動電圧で高いホール起電力が得られる磁気センサを提供することが可能となる。
【図面の簡単な説明】
第１図は、従来の長方形ホール素子の構成を説明するための図、
第２図は、従来の矩形ホール素子の構成を説明するための図、
第３図は、従来の十字型ホール素子の構成を説明するための図、
第４図は、従来の長方形ホール素子のＬ／Ｗ比と幾何学因子Ｇとの関係を説明するための図、
第５図は、Ｌ＝３Ｗの矩形形状を有する従来型のホール素子の感磁部内のポテンシャル分布をシミュレーションにより求めた結果を説明するための図、
第６図は、Ｌ＝Ｗの矩形形状を有する従来型のホール素子の感磁部内のポテンシャル分布をシミュレーションにより求めた結果を説明するための図、
第７図は、従来型の十字型ホール素子の感磁部内のポテンシャル分布をシミュレーションにより求めた結果を説明するための図、
第８図は、ホール電圧出力端子を設けない構成の、従来型の十字型ホール素子の感磁部内のポテンシャル分布をシミュレーションにより求めた結果を説明するための図、
第９図は、本発明の、端子を２分割した十字型ホール素子の構成を説明するための図、
第１０図は、本発明の、端子をｎ分割した十字型ホール素子の構成を説明するための図、
第１１図は、本発明の、端子を２分割した十字型ホール素子の感磁部内のポテンシャル分布を説明するための図、
第１２図は、従来型の十字型ホール素子の感磁部内のポテンシャル分布を説明するための図、
第１３図は、本発明の、端子を２分割した十字型ホール素子の感磁部内の電子速度分布を説明するための図、
第１４図は、従来型の十字型ホール素子の感磁部内の電子速度分布を説明するための図、
第１５図は、本発明の、端子部にスリットを１個又は２個入れた構成の十字型ホール素子における、ホール起電力と電源端子間の電圧との関係をシミュレーションで求めた結果を説明するための図、
第１６図は、本発明のホール素子に加算回路を付加した本発明の磁気センサの回路構成を説明するための図、
第１７図は、第１６図に示した本発明の磁気センサに、絶対値回路およびバイアス調整回路を付加した本発明の磁気センサの回路構成を説明するための図、
第１８図は、本発明のホール素子の製造プロセスを説明するための図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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