(57)【要約】電源装置の制御回路で必要になる比較的長い時間情報信号を形成するために、電源装置の交流電源電圧の全波又は半波整流波形から成る脈流信号Ｖａｃ’と基準電圧Ｖ６４とを比較器６３で比較して方形波パルスを形成する。電源装置の出力電圧不足検出回路の検出信号を要求信号形成回路５４に入力させてパルス状の要求信号を形成する。この要求信号でカウンタ５７をリセットし且つ計数開始させ、比較器６３の出力パルスを所定数だけ計数する。ＲＳフリップフロップ６０を要求信号でリセットし、カウンタ５７の所定数の計数出力でセットして時間情報信号を作成する。カウンタ５７のリセット時点からフリップフロップ６０のセット開始時点までが所定時間となる。この所定時間を電源装置の制御回路で使用する。
2004019473.tif 000002
【特許請求の範囲】
【請求項１】
商用交流電圧を入力させるための交流入力端子（１ａ，１ｂ）と、直流又は交流電圧を出力する出力端子（８ａ，８ｂ）と、前記交流入力端子（１ａ，１ｂ）と前記出力端子（８ａ，８ｂ）との間に接続された電力変換回路（２及び４、又は２及び７０及び４、又は２及び７０ａ及び４）と、前記電力変換回路を制御するために必要な所定時間を付与する時間付与回路（１０又は１０ａ）を含んでいる制御回路（５又は５ａ）とから成る電源装置であって、
前記時間付与回路が、
前記交流入力端子（１ａ，１ｂ）から供給された交流電圧の全波又は半波の整流波形に相当する脈流信号を検出する脈流検出手段（４６又は４６ａ又は４６ｂ）と、
前記脈流検出手段から得られた脈流信号の周期（Ｔｓ）と同一の周期を有する２値のパルスの列を形成するために前記脈流検出手段に接続された波形整形回路（５３）と、
前記所定時間の開始を示す信号を発生する開始信号発生手段（１９又は２０又は２１又は５４又は５５又は５６又は５４ａ又は５５ａ又は５６ａ）と、
前記開始を示す信号の発生時点とこの時点の後に前記波形整形回路（５３）から発生する任意の個数のパルスの発生時点との間の時間を前記所定時間として有する時間情報信号を形成するために前記波形整形回路と前記開始信号発生手段とに接続された時間情報信号形成手段（４７又は４７ａ又は４７ｂ又は４７ｃ）と
から成ることを特徴とする電源装置。
【請求項２】
前記時間情報信号形成手段は、前記所定時間の開始を示す信号に応答して前記波形整形回路（５３）から得られた前記パルスの計数を開始し、所定数のパルスの計数の完了を示す信号を時間情報信号として出力するカウンタ（５７又は５８又は５９）から成ることを特徴とする請求項１に従う電源装置。
【請求項３】
前記時間情報信号形成手段は、
前記所定時間の開始を示す信号に応答して前記波形整形回路（５３）から得られた前記パルスの計数を開始し、所定数のパルスの計数の完了を示す信号を出力するカウンタ（５７又は５８又は５９）と、
前記カウンタ（５７又は５８又は５９）から得られた前記所定数の計数の完了を示す信号に応答して出力の状態が変化する時間情報信号を得るために前記カウンタ（５７又は５８又は５９）に接続された論理回路（６０又は６１又は６２）と
から成ることを特徴とする請求項１に従う電源装置。
【請求項４】
前記制御回路は、前記電力変換回路の出力電圧が所定値よりも低いか否かを検出する出力電圧不足検出回路（３４）と、前記出力電圧不足検出回路（３４）の出力の伝送を所定時間だけ選択的に禁止する禁止回路（３６）と、前記禁止回路（３６）を通過した前記出力電圧不足検出回路（３４）の出力によって前記電力変換回路の変換動作を停止制御する停止制御手段（３７）とを有し、
前記開始信号発生手段（１９又は５４又は５４ａ）は、前記出力電圧不足検出回路（３４）から出力電圧不足を示す信号が発生した時に前記開始信号を発生させるために前記出力電圧不足検出回路（３４）に接続されており、
前記禁止回路（３６）は、前記出力電圧不足検出回路（３４）の出力の前記停止制御手段（３７）への伝送を前記時間情報信号が示す所定時間だけ禁止するために前記出力電圧不足検出回路（３４）と前記論理回路（６０）とに接続されていることを特徴とする請求項３に従う電源装置。
【請求項５】
前記開始信号発生手段（５４ａ）は、更に、前記時間情報信号が前記所定時間（Ｔ）を示している期間中は前記開始信号の再度の発生を禁止する機能を有していることを特徴とする請求項４に従う電源装置。
【請求項６】
前記制御回路は、前記電力変換回路の負荷が所定負荷よりも軽いか否かを検出する軽負荷検出回路（３９）と、前記軽負荷検出回路（３９）の出力の伝送を所定時間だけ選択的に禁止する禁止回路（４１）と、前記禁止回路（４１）を通過した前記軽負荷検出回路（３９）の出力によって前記電力変換回路を第１の駆動状態から第２の駆動状態に切換える切換手段（３１、又は８８、又は３１及び８８）とを有し、
前記開始信号発生手段（２０又５５又は５５ａ）は、前記軽負荷検出回路（３９）から軽負荷状態を示す信号が発生した時に前記開始信号を発生させるために前記軽負荷検出回路（３９）に接続されており、
前記禁止回路（４１）は、前記軽負荷検出回路（３９）の出力の前記切換手段（３１）への伝送を前記時間情報信号が示す所定時間だけ禁止するために前記軽負荷検出回路（３９）と前記論理回路とに接続されていることを特徴とする請求項３に従う電源装置。
【請求項７】
前記開始信号発生手段は、更に、前記時間情報信号が前記所定時間を示している期間中は前記開始信号の再度の発生を禁止する機能を有していることを特徴とする請求項６に従う電源装置。
【請求項８】
前記制御回路は、前記電力変換回路を再起動しても良いか否かを検出する再起動検出回路（４２）と、前記時間情報信号が示している前記所定時間の後に前記電力変換回路を再起動する再起動回路（３７，４３，４４，４５、４５）とを有し、
前記開始信号発生手段（２１又は５６又は５６ａ）は、前記再起動検出回路（４２）から再起動を示す信号が発生した時に前記開始信号を発生させるために前記再起動検出回路（４２）に接続されており、
前記再起動回路（３７，４３，４４，４５、４５）は、前記時間情報信号の前記所定時間の終了に応答して前記電力変換回路を再起動させるための信号を形成するために前記時間情報信号形成手段（４７又は４７ａ又は４７ｂ又は４７ｃ）に接続されていることを特徴とする請求項１に従う電源装置。
【請求項９】
前記開始信号発生手段（５６ａ）は、更に、前記時間情報信号が前記所定時間を示している期間中は前記開始信号の再度の発生を禁止する機能を有していることを特徴とする請求項８に従う電源装置。
【請求項１０】
前記再起動検出回路は、前記電力変換回路の温度が所定温度よりも高いか否かを検出し、前記電力変換回路の温度が前記所定温度よりも高い状態から低い状態に転換した時に再起動を示す信号を発生する加熱検出回路（４２）であることを特徴とする請求項８又は９に従う電源装置。
【請求項１１】
前記電力変換回路は、前記交流入力端子（１ａ，１ｂ）と前記出力端子（８ａ，８ｂ）との間に順次に接続された全波整流回路（２）と力率改善回路（７０）と直流−直流変換又は直流−交流変換するための変換回路（４）とを有し、
前記制御回路は、前記変換回路（４）の負荷が所定負荷よりも軽いか否かを検出する軽負荷検出回路（３９）と、前記軽負荷検出回路（３９）の出力の伝送を所定時間だけ選択的に禁止する禁止回路（４１）と、前記禁止回路（４１）を通過した前記軽負荷検出回路（３９）の出力によって前記力率改善回路（７０）の力率改善動作を停止する停止制御手段（４１ａ，８８）とを有し、
前記開始信号発生手段（２０又は５５又は５５ａ）は、前記軽負荷検出回路（３９）から軽負荷状態を示す信号が発生した時に前記開始信号を発生するために前記軽負荷検出回路（３９）に接続されており、
前記禁止回路（４１）は、前記軽負荷検出回路（３９）の軽負荷を示す出力の前記停止制御手段（４１ａ，８８）への伝送を前記時間情報信号が示す所定時間だけ禁止するために前記軽負荷検出回路（３９）と前記論理回路（６１）とに接続されていることを特徴とする請求項３に従う電源装置。
【請求項１２】
前記開始信号発生手段（５５ａ）は、更に、前記時間情報信号が前記所定時間を示している期間中は前記開始信号の再度の発生を禁止する機能を有していることを特徴とする請求項１１に従う電源装置。
【請求項１３】
前記力率改善回路（７０）は、少なくとも１つの力率改善用インダクタ（７１）と、前記インダクタ（７１）の電流を断続するための少なくとも１つのスイッチ（７２）と、前記インダクタ（７１）を通って流れる電流を検出する電流検出器（７６）と、前記交流入力端子の電圧の波形を示す基準波形を供給する手段（７７）と、前記基準波形と前記電流の波形との差を示す差信号を形成する差信号形成手段（８４）と、前記交流入力端子の電圧の周波数よりも十分に高い周波数の鋸波又は三角波から成る比較波を発生する比較波発生器（８６）と、前記比較波と前記差信号とを比較して前記スイッチのオン・オフ信号を形成する比較器（８７）とを有し、
前記基準波形を供給する手段（７７）は前記脈流検出手段（４６又は４６ａ）に接続されていることを特徴と請求項１１又は１２に従う電源装置。
【発明の詳細な説明】
【技術分野】  本発明は、所定の遅延時間等を与えるための時間付与回路を有する電源装置に関する。
【背景技術】電源装置としてのＤＣ−ＤＣコンバータにシャットダウン回路を設けることがある。このシャットダウン回路は、例えば過電流保護回路が作動して出力電圧が低下した時に動作する。ところで、負荷急変又は入力電圧急変又は起動時における出力電圧不足と過電流保護時の出力電圧不足とを区別してシャットダウンする必要がある。即ち、出力電圧不足状態が例えば１０ｍｓ以上のように比較的長い時間継続している時にのみシャットダウンさせる。この動作を実行させるためにはＣＲ時定数回路が必要になる。
ＤＣ−ＤＣコンバータにおいて、軽負荷時の効率の向上を図るために、重負荷又は通常負荷時と軽負荷時とで動作モードの切換を行うことがある。この制御を実行する時に、軽負荷検出回路によって軽負荷状態が検出されても直ちにモード切換を実行せずに軽負荷状態が例えば１００ｍｓのように比較的長い時間継続した時にモード切換を実行する。また、ＤＣ−ＤＣコンバータの入力段に力率改善回路を有する場合には、軽負荷時に力率改善回路のスイッチング動作を停止することがある。
ＤＣ−ＤＣコンバータにおいて、過負荷時又は過熱保護時にＤＣ−ＤＣ変換動作を停止制御し、過負荷又は過熱状態が解消されたら再起動することがある。この制御において、過負荷又は過熱状態が解消しても直ちに再起動せず、過負荷又は過熱状態の解消状態が例えば１００ｍｓのような比較的長い所定時間継続していることを確認してから再起動する。
上述のように、ＤＣ−ＤＣコンバータ又はこれに類似の電源装置においては、所定時間を設定することが要求される。所定時間はＣＲ時定数回路を使用して設定することができる。しかし、所定時間が長くなると、容量の大きな電解コンデンサを使用しなければならず、制御回路のＩＣ化が不可能になり、制御回路の小型化及び低コスト化ができない。この問題を解決するために数ｐＦ程度の小さなコンデンサを使用して例えば１０ｋＨｚのような高い周波数の発振回路を構成し、発振回路の出力をカウンタで分周して必要な時間信号即ち時定数を形成することがある。例えば、１００ｍｓの時間が必要な場合には８１．９２ｋＨｚの発振器を作り、この出力を１３段のカウンタに供給する。この方式はＩＣ化が可能であるという特長を有するが、カウンタの段数が多くなり、チップサイズも大きくなり、コストの十分な低減を図ることができないという欠点も有する。
【発明の開示】
本発明の目的は、電源装置の制御回路の低コスト化及び小型化を容易に達成することにある。
上記課題を解決し、上記目的を達成するための本発明を、実施形態を示す図面の符号を参照して説明する。なお、特許請求の範囲及びここでの参照符号は、本願発明の理解を助けるために付されており、本願発明を限定するものではない。
上記課題を解決し、上記目的を達成するための本発明の電源装置は、商用交流電圧が入力する交流入力端子１ａ，１ｂと、直流又は交流電圧を出力する出力端子８ａ，８ｂと、前記交流入力端子１ａ，１ｂと前記出力端子８ａ，８ｂとの間に接続された電力変換回路２及び４、又は２及び７０及び４、又は２及び７０ａ及び４と、前記電力変換回路を制御するために必要な所定時間を付与する時間付与回路１０又は１０ａを含んでいる制御回路５又は５ａとから成る。
前記時間付与回路は、前記交流入力端子１ａ，１ｂから供給された交流電圧の全波又は半波の整流波形に相当する脈流信号を検出する脈流検出手段４６又は４６ａ又は４６ｂと、前記脈流検出手段から得られた脈流信号の周期Ｔｓと同一の周期を有する２値のパルスの列を形成するために前記脈流検出手段に接続された波形整形回路５３と、前記所定時間の開始を示す信号を発生する開始信号発生手段１９又は２０又は２１又は５４又は５５又は５６又は５４ａ又は５５ａ又は５６ａと、前記開始を示す信号の発生時点とこの時点の後に前記波形整形回路５３から発生する任意の個数のパルスの発生時点との間の時間を前記所定時間として有する時間情報信号を形成するために前記波形整形回路と前記開始信号発生手段とに接続された時間情報信号形成手段４７又は４７ａ又は４７ｂ又は４７ｃとから成る。
なお、前記開始信号発生手段は、所定時間の開始を示す信号を発生又は供給できるものであればどのようなものでもよく、例えば実施形態を示す図２の比較器３４又は３９、又は過熱検出回路４２、又はライン１９又は２０又は２１、又は図３の要求信号形成回路５４又は５５又は５６、又は図１０の要求信号形成回路５４ａ又は５５ａ又は５６ａ等である。
前記時間情報信号形成手段は、前記所定時間の開始を示す信号に応答して前記波形整形回路５３から得られた前記パルスの計数を開始し、所定数のパルスの計数の完了を示す信号を時間情報信号として出力するカウンタ５７又は５８又は５９から成ることが望ましい。
前記時間情報信号形成手段は、前記所定時間の開始を示す信号に応答して前記波形整形回路５３から得られた前記パルスの計数を開始し、所定数のパルスの計数の完了を示す信号を出力するカウンタ５７又は５８又は５９と、前記カウンタ５７又は５８又は５９から得られた前記所定数の計数の完了を示す信号に応答して出力の状態が変化する時間情報信号を得るために前記カウンタ５７又は５８又は５９に接続された論理回路６０又は６１又は６２とから成ることが望ましい。前記論理回路６０又は６１又は６２の出力は時間情報信号として使用される。
前記制御回路は、前記電力変換回路の出力電圧が所定値よりも低いか否かを検出する出力電圧不足検出回路３４と、前記出力電圧不足検出回路３４の出力の伝送を所定時間だけ選択的に禁止する禁止回路３６と、前記禁止回路３６を通過した前記出力電圧不足検出回路３４の出力によって前記電力変換回路の変換動作を停止制御する停止制御手段３７とを有していることが望ましい。
前記開始信号発生手段１９又は５４又は５４ａは、前記出力電圧不足検出回路３４から出力電圧不足を示す信号が発生した時に前記開始信号を発生させるために前記出力電圧不足検出回路３４に接続されていることが望ましい。前記開始信号発生手段に、更に、前記時間情報信号が前記所定時間Ｔを示している期間中において前記開始信号の再度の発生を禁止する機能を含めることができる。
前記禁止回路３６は、前記出力電圧不足検出回路３４の出力の前記停止制御手段３７への伝送を前記時間情報信号が示す所定時間だけ禁止するために前記出力電圧不足検出回路３４と前記論理回路６０とに接続されていることが望ましい。
前記制御回路を、前記電力変換回路の負荷が所定負荷よりも軽いか否かを検出する軽負荷検出回路３９と、前記軽負荷検出回路３９の出力の伝送を所定時間だけ選択的に禁止する禁止回路４１と、前記禁止回路４１を通過した前記軽負荷検出回路３９の出力によって前記電力変換回路を第１の駆動状態から第２の駆動状態に切換える切換手段３１、又は８８、又は３１及び８８とで構成することができる。前記軽負荷検出回路３９を有する前記制御回路が使用される場合には、前記開始信号発生手段２０又５５又は５５ａが、前記軽負荷検出回路３９から軽負荷状態を示す信号が発生した時に前記開始信号を発生させるために前記軽負荷検出回路（３９）に接続されていることが望ましい。前記開始信号発生手段に、更に、前記時間情報信号が前記所定時間を示している期間中は前記開始信号の再度の発生を禁止する機能を含めることができる。また、前記禁止回路４１は、前記軽負荷検出回路３９の出力の前記切換手段３１への伝送を前記時間情報信号が示す所定時間だけ禁止するために前記軽負荷検出回路３９と前記論理回路とに接続されていることが望ましい。
前記制御回路を、前記電力変換回路を再起動しても良いか否かを検出する再起動検出回路４２と、前記時間情報信号が示している前記所定時間の後に前記電力変換回路を再起動する再起動回路３７，４３，４４，４５、４５とで構成することができる。前記再起動検出回路４２を有する前記制御回路が使用される場合には、前記再起動検出回路（４２）から再起動を示す信号が発生した時に前記開始信号を発生させるために前記開始信号発生手段２１又は５６又は５６ａを前記再起動検出回路４２に接続することが望ましい。前記時間情報信号が前記所定時間を示している期間中に前記開始信号の再度の発生を禁止する機能を前記開始信号発生手段に含めることができる。前記再起動回路は、前記時間情報信号の前記所定時間の終了に応答して前記電力変換回路を再起動させるための信号を形成するために前記時間情報信号形成手段４７又は４７ａ又は４７ｂ又は４７ｃに接続されていることが望ましい。
前記再起動検出回路は、前記電力変換回路の温度が所定温度よりも高いか否かを検出し、前記電力変換回路の温度が前記所定温度よりも高い状態から低い状態に転換した時に再起動を示す信号を発生する加熱検出回路４２であることが望ましい。
前記電力変換回路を、前記交流入力端子１ａ，１ｂと前記出力端子８ａ，８ｂとの間に順次に接続された全波整流回路２と力率改善回路７０と直流−直流変換又は直流−交流変換するための変換回路４とで構成することができる。この電力変換回路のための前記制御回路は、前記変換回路４の負荷が所定負荷よりも軽いか否かを検出する軽負荷検出回路３９と、前記軽負荷検出回路３９の出力の伝送を所定時間だけ選択的に禁止する禁止回路４１と、前記禁止回路４１を通過した前記軽負荷検出回路３９の出力によって前記力率改善回路７０の力率改善動作を停止する停止制御手段４１ａ，８８とを有していることが望ましい。また、この電力変換回路のための前記開始信号発生手段２０又は５５又は５５ａは、前記軽負荷検出回路３９から軽負荷状態を示す信号が発生した時に前記開始信号を発生するために前記軽負荷検出回路３９に接続されていることが望ましい。  前記開始信号発生手段に、更に、前記時間情報信号が前記所定時間を示している期間中における前記開始信号の再度の発生を禁止する機能を含めることができる。また、この電力変換回路のための前記禁止回路４１は、前記軽負荷検出回路３９の軽負荷を示す出力の前記停止制御手段４１ａ，８８への伝送を前記時間情報信号が示す所定時間だけ禁止するために前記軽負荷検出回路３９と前記論理回路６１とに接続されていることが望ましい。
前記力率改善回路７０は、少なくとも１つの力率改善用インダクタ７１と、前記インダクタ７１の電流を断続するための少なくとも１つのスイッチ７２と、前記インダクタ７１を通って流れる電流を検出する電流検出器７６と、前記交流入力端子の電圧の波形を示す基準波形を供給する手段７７と、前記基準波形と前記電流の波形との差を示す差信号を形成する差信号形成手段８４と、前記交流入力端子の電圧の周波数よりも十分に高い周波数の鋸波又は三角波から成る比較波を発生する比較波発生器８６と、前記比較波と前記差信号とを比較して前記スイッチのオン・オフ信号を形成する比較器８７とを有していることが望ましい。この力率改善回路の前記基準波形を供給する手段７７は前記脈流検出手段４６又は４６ａに接続されていることが望ましい。
本発明によれば、比較的低い周波数（例えば５０Ｈｚ又は６０Ｈｚ）の商用交流電圧を全波又は半波整流し、これを波形整形したものを使用して所定時間を示す時間情報信号を形成するので、８ｍｓ以上の例えば１００ｍｓのように比較的長い所定時間を示す信号の形成回路の小型化又は低コスト化又は軽量化を容易に達成することができる。
【図面の簡単な説明】  図１は本発明の第１の実施形態の電源装置を示す回路図である。
図２は図１の変換回路及び主制御回路を詳しく示す回路図である。
図３は図１の時間付与回路を詳しく示す回路図である。
図４は図２のＰＷＭパルス形成用比較器の入力及び出力を示す波形図である。
図５は図１の交流電源電圧及び図３の波形整形用比較器の入出力を示す波形図である。
図６は図２及び図３の各部の状態を示す波形図である。
図７は図２及び図３の各部の状態を示す波形図である。
図８は本発明の第２の実施形態の電源装置を示す回路図である。
図９は図８の力率改善制御回路を示す回路図である。
図１０は第３の実施形態の制御回路の一部を示す回路図である。
図１１は図１０のＡ〜Ｇ点の状態を示す波形図である。
図１２は第４の実施形態の制御回路の一部を示す回路図である。
図１３は図１２のＡ〜Ｊ点の状態を示す波形図である。
図１４は第５の実施形態の電源装置の一部を示す回路図である。
図１５は図１４の各部の状態を示す波形図である。
図１６は第６の実施形態の制御回路の一部を示す回路図である。
図１７は図１６のＡ〜Ｄ点の状態を示す波形図である。
図１８は第７の実施形態の力率改善回路を示す回路図である。
【発明を実施するための最良の形態】  第１の実施形態
次に、図１〜図７を参照して本発明の第１の実施形態のスイッチング電源装置を説明する。
図１に示す第１の実施形態のスイッチング電源装置は、対の交流入力端子１ａ、１ｂと第１の電力変換回路（ＡＣ−ＤＣ変換回路）としての整流回路２と平滑コンデンサ３と第２の電力変換回路としてのＤＣ−ＤＣ変換回路４と制御回路５とから成る。
対の交流入力端子１ａ、１ｂは例えば６０Ｈｚ又は５０Ｈｚの商用交流電源１に接続されている。４個のダイオード２ａ、２ｂ、２ｃ、２ｄをブリッジ接続した全波整流回路２は対の交流入力端子１ａ、１ｂに接続されている。平滑コンデンサ３は整流回路２の対の直流出力ライン６ａ、６ｂ間に接続されている。ＤＣ−ＤＣ変換回路４は対の直流出力ライン６ａ、６ｂに接続された対の直流入力端子７ａ、７ｂの直流電圧を安定化又はレベル変換して対の直流出力端子８ａ、８ｂに送出する。対の直流出力端子８ａ、８ｂ間に接続された負荷８は、例えばオーデイオ又はヴィデオ機器、パソコン等のように通常負荷状態の他にこれよりも軽い軽負荷状態即ち待機負荷状態を選択的にとるものである。
制御回路５は主制御回路９の他に本発明に従う時間付与回路１０を有する。主制御回路９は変換回路４を制御するためにライン１１、１２、１３、１４、１５によって変換回路４に接続されている。時間付与回路１０は主制御回路９が要求している時間情報信号を作成して主制御回路９に与えるものであって、ライン１６、１７によって対の交流入力端子１ａ、１ｂに接続され、ライン１８によって整流回路２のグランド側出力ライン６ｂに接続されている。また、主制御回路９と時間付与回路１０との間が第１、第２及び第３の要求ライン１９、２０、２１と第１、第２及び第３の時間情報信号ライン２２、２３、２４とで接続されている。
図２は図１の変換回路４及び主制御回路９を詳しく示す回路図である。フライバック型ＤＣ−ＤＣ変換回路４は、相互に電磁結合された１次巻線Ｎ１及び２次巻線Ｎ２を有するトランス２５と、対の直流入力端子７ａ、７ｂ間にトランス２５の１次巻線Ｎ１を介して接続されたスイッチＱ１と、トランス２５の２次巻線Ｎ２に接続された整流平滑回路２６とから成る。スイッチＱ１は電界効果トランジスタで示されているが、これ以外の半導体スイッチとすることができる。整流平滑回路２６はダイオードＤｏと平滑コンデンサＣｏとから成る。２次巻線Ｎ２及びダイオードＤｏの極性はスイッチＱ１のオフ期間にダイオードＤｏを導通させるように決定されている。しかし、２次巻線Ｎ２及びダイオードＤｏの極性をスイッチＱ１のオン期間にダイオードＤｏを導通させるように決定することもできる。平滑コンデンサＣｏはダイオードＤｏを介して２次巻線Ｎ２に並列に接続され且つ対の直流出力端子８ａ、８ｂ間に接続されている。スイッチＱ１とグランド側入力端子７ｂとの間に電流検出抵抗２７が接続されている。変換回路４はスイッチＱ１のオン・オフによって入力端子７ａ、７ｂ間の直流電圧を安定化及びレベル変換して出力端子８ａ、８ｂに送出する。
主制御回路９は、ライン１１、１２によって対の直流出力端子８ａ、８ｂに接続された出力電圧検出回路２８を有する。出力電圧を所望値に制御するために誤差増幅器２９の一方の入力端子が出力電圧検出回路２８に接続され、他方の入力端子が基準電圧源３０に接続されている。誤差増幅器２９は出力電圧検出信号と基準電圧との差を示す誤差信号Ｖｅを発生する。
鋸波発生器３１は、図１の交流電源１の交流電圧の周波数（例えば６０Ｈｚ又は５０Ｈｚ）よりも十分に高い周波数（例えば２０〜１００ｋＨｚ）の鋸波電圧Ｖｔを図４（Ａ）に示すように発生する。この鋸波発生器３１は軽負荷検出信号に応答して図４のｔ１時点よりも後に示すように鋸波電圧Ｖｔの周波数を低下させるための周波数切換手段を含んでいる。
比較器３２の一方の入力端子は誤差増幅器２９に接続され、他方の入力端子は鋸波発生器３１に接続されている。誤差増幅器２９と比較器３２との間を周知の光結合にすることができる。比較器３２は図４（Ａ）に示すように鋸波電圧Ｖｔと誤差信号Ｖｅとを比較して図４（Ｂ）に示すＰＷＭパルスを形成する。比較器３２の出力端子は図示が省略されている駆動回路を介してスイッチＱ１の制御端子に接続されている。スイッチＱ１はＰＷＭパルスに応答してオン・オフする。
電流検出抵抗２７にライン１３を介して接続された過電流保護回路３３は、電流検出抵抗２７を流れる電流が所定以上になったことを検出し、電流を制限するように比較器３２の入力を変える。これにより、ＰＷＭパルスの幅は強制的に狭くなり、出力端子８ａ、８ｂ間の直流出力電圧が低下する。
直流出力電圧が所定値よりも低くなった時には変換回路４の動作を停止することが望ましい。図２の主制御回路９は、出力電圧不足時の停止を行うために、比較器３４と基準電圧源３５と第１のＡＮＤゲート３６と停止用スイッチ３７とを有する。停止制御手段としての停止用スイッチ３７が直流入力端子７ａに接続された制御電源ライン１４に直列に接続されている。制御電源ライン１４は停止用スイッチ３７を介してＰＷＭパルス形成用比較器３２の電源端子等に接続されている。従って、停止用スイッチ３７がオフになるとＰＷＭパルスの発生が停止し、変換回路４が停止状態になる。
なお、主制御回路９の電源電圧を図２のライン１４で得る代わりに、主制御回路９の電源用のコンデンサを設け、この制御電源用のコンデンサを直流入力端子７ａ、７ｂ間に起動抵抗を介して接続し、且つトランス２５に制御電源用のコンデンサを充電するための３次巻線を設け、３次巻線に整流平滑回路を接続し、この整流平滑回路を制御電源用のコンデンサに接続することができる。この場合の停止制御手段は、図２の停止用スイッチ３７と同様に制御電源ラインに直列に接続された停止用スイッチ、又は制御電源用のコンデンサに抵抗を介して並列に接続された停止用スイッチで構成できる。制御電源用のコンデンサに抵抗を介して並列に接続された停止用スイッチをオンにすると、制御電源用のコンデンサが放電してＰＷＭパルスの発生が停止する。
出力電圧不足検出回路としての電圧不足検出用比較器３４の負入力端子は出力電圧検出回路２８に接続され、正入力端子は電圧不足検出基準電圧源３５に接続されている。従って、出力検出電圧が基準電圧よりも低くなると比較器３４の出力が高レベルに転換する。この電圧不足検出用比較器３４及びここに接続されたライン１９は本発明の所定時間の開始信号発生手段としても機能する。出力電圧不足制御用論理回路又は禁止回路としての第１のＡＮＤゲート３６の一方の入力端子は比較器３４に接続され、他方の入力端子は第１の時間情報信号ライン２２に接続されている。従って、ライン２２が低レベルに保たれている時には比較器３４の出力の伝送が第１のＡＮＤゲート３６で禁止される。ライン２２の第１の時間情報信号は比較器３４の出力の伝送を所定時間だけ禁止する働きを有する。停止用スイッチ３７は第１のＡＮＤゲート３６の出力が高レベルの時にオフに制御される。
なお、第１のＡＮＤゲート３６は出力電圧の過渡的振動による変換回路４の停止制御を禁止する機能を有する。この機能はＣＲ時定数回路の機能とほぼ同一である。
通常負荷モードからこれよりも軽い軽負荷モードへの切換及びこの逆の切換を行うために平滑回路３８とモード切換用比較器３９とモード切換用基準電圧源４０と第２のＡＮＤゲート４１とが設けられている。軽負荷検出回路としてのモード切換用比較器３９の負入力端子は平滑回路３８を介して電流検出抵抗２７に接続され、正入力端子は基準電圧源４０に接続されている。従って、軽負荷になって比較器３９の負入力端子の電圧が正入力端子の基準電圧よりも低くなると、比較器３９の出力が軽負荷を示す高レベルになる。モード切換用比較器３９及びここに接続されてライン２０は、本発明の所定時間の開始信号発生手段としても機能する。
禁止回路としての第２のＡＮＤゲート４１の一方の入力端子は比較器３９に接続され、他方の入力端子は第２の時間情報信号ライン２３に接続されている。従って、第２のＡＮＤゲート４１は、比較器３９の出力の伝送をライン２３の時間情報信号で与えられた所定時間だけ禁止して鋸波発生器３１に送る。出力周波数の切換手段を含んでいる鋸波発生器３１は第２のＡＮＤゲート４１の出力が通常負荷を示す低レベルの時に図４（Ａ）のｔ１よりも前の高い周波数の鋸波電圧Ｖｔを発生し、第２のＡＮＤゲート４１の出力が軽負荷を示す高レベルの時に図４（Ａ）のｔ１よりも後の低い周波数の鋸波電圧Ｖｔを発生する。軽負荷時に鋸波電圧Ｖｔの周波数が低くなると、スイッチＱ１のオン・オフ周波数も低くなり、単位時間当りのスイッチング回数が少なくなり、スイッチング損失が低下し、効率が良くなる。
第２のＡＮＤゲート４１は通常負荷状態から軽負荷状態への転換時の過渡的振動の防止又は瞬間的軽負荷状態を示す信号の伝送を阻止する機能を有する。この機能はＣＲ時定数回路の機能とほぼ同一である。
変換回路４の過熱又は過負荷時においてＤＣ−ＤＣ変換動作を停止し、過熱又は過負荷が解消された時に変換回路４を再起動するために、過熱検出回路４２、第１及び第２のトリガ回路４３、４４、ＲＳフリップフロップ４５が設けられている。
過熱検出回路４２は、電力変換回路の温度が所定温度よりも高いか否かを検出し、電力変換回路の温度が前記所定温度よりも高い状態から低い状態に転換した時に再起動を示す信号を発生する機能を有するものであって、前記再起動検出回路とも呼ぶこともできるものである。更に詳細に説明すると、過熱検出回路４２は、変換回路４のスイッチＱ１又はダイオードＤｏに熱結合された感温素子と基準電圧源と比較器とを含み、感温素子の温度に比例した電圧と基準電圧源の基準電圧とを比較器で比較して図７（Ａ）に示す過熱検出信号を形成する。過熱検出回路４２の出力は、感温素子が所定温度以上になった時に図７（Ａ）に示すように第１のレベルとしての低レベルから第２のレベルとしての高レベル出力に転換し、所定温度よりも低くなった時に第２のレベルとしての低レベルに転換する。この過熱検出回路４２の出力の高レベルから低レベルへの転換を示す信号は、本発明の所定時間の開始信号として機能する。従って、過熱検出回路４２に接続されたライン２１は、本発明の所定時間の開始信号発生手段としても機能する。
過熱検出回路４２の出力の高レベルから低レベルへの転換を示す信号に基づいて変換回路４を再起動させるために、第１のトリガ回路４３と第２のトリガ回路４４とフリップフロップ４５とから成る再起動回路が設けられている。なお、再起動回路に停止スイッチ３７を含めることができる。
第１のトリガ回路４３は、図７（Ａ）のｔ０に示す過熱検出回路４２の出力が低レベルから高レベルへの転換に応答して図７（Ｂ）に示すセットトリガ信号を形成してＲＳフリップフロップ４５のセット入力端子Ｓに送る。これにより、フリップフロップ４５は図７（Ｇ）に示すようにｔ０でセットされる。フリップフロップ４５の出力端子は停止用スイッチ３７の制御端子に接続され、高レベル出力期間に停止スイッチ３７をオフ制御し、低レベル出力期間にオン制御する。従って、過熱検出回路４２によって電力変換回路の過熱状態が検出されている時には、停止スイッチ３７がオフ制御され、電力変換回路が停止状態となり、過熱から保護される。
第２のトリガ回路４４は、ライン２４とフリップフロップ４５のリセット入力端子Ｒとの間に接続されている。ライン２４は図３の時間情報信号形成回路４７に接続されており、図７（Ｅ）に示す所定時間の終了を示す情報を含む信号を第２のトリガ回路４４に供給する。従って、第２のトリガ回路４４は、図７（Ｆ）に示すようにライン２４の時間情報信号の所定時間の終了に応答してフリップフロップ４５をリセットするためのトリガ信号を発生する。第２のトリガ回路４４から得られたトリガ信号は再起動開始信号として機能する。
第２のトリガ回路４４を遅延機能を有するトリガ回路に変形できる。この場合には、第２のトリガ回路４４を点線で示すように過熱検出回路４２に接続し、図７（Ａ）の過熱検出回路４２の出力が高レベルから低レベルへ転換する時点ｔ１から所定時間Ｔ３だけ遅延した信号を形成し、この遅延した信号が高レベルから低レベルへ転換する時点ｔ２でフリップフロップ４５をリセットするためのトリガ信号を発生させる。
図３は図１の時間付与回路１０を詳しく示す。この時間付与回路１０は大別して脈流検出回路４６と波形整形回路５３と時間情報信号形成回路４７とから成る。
脈流検出回路４６は、２つのダイオード４８、４９と抵抗５０、５１とから成る。２つのダイオード４８、４９のアノードはライン１６、１７を介して対の交流入力端子１ａ、１ｂにそれぞれ接続されている。ダイオード４８、４９のカソードは相互に接続されている。ダイオード４８、４９の相互接続点５２は２つの抵抗５０、５１とライン１８とを介して図１のグランド側直流ライン６ｂに接続されている。従って、交流電源１の電圧の正の半波の期間には、一方の入力端子１ａ、ライン１６、ダイオード４８、抵抗５０、５１、ライン１８、ダイオード２ｄ、他方の入力端子１ｂの経路に電流が流れる。また電源電圧の負の半波の期間には、他方の入力端子１ｂ、ライン１７、ダイオード４９、抵抗５０、５１、ライン１８、ダイオード２ａ、一方の入力端子１ａの経路に電流が流れる。この結果、抵抗５１の両端子間には図５（Ａ）の正弦波交流電圧Ｖａｃを全波整流した波形に相当する図５（Ｂ）の脈流電圧Ｖａｃ’が得られる。
波形整形回路５３は、２値の方形波パルスを形成するものであって、比較器６３と基準電圧源６４とから成る。比較器６３の負入力端子は抵抗５０、５１との相互接続点に接続され、正入力端子は基準電圧源６４に接続されている。基準電圧源６４は比較器６３の正入力端子と抵抗５１の下端との間に接続されているので、図５（Ｂ）に示すように抵抗５１の両端子間に得られる脈流電圧Ｖａｃ’と基準電圧源６４の電圧Ｖ６４とが比較器６３で比較され、脈流電圧Ｖａｃ’が基準電圧Ｖ６４よりも低くなった時に図５（Ｃ）に示す高レベルパルスが得られる。図５（Ｃ）に示すように電源電圧の周波数が６０Ｈｚの時には方形波パルスが８ｍｓの周期Ｔｓを有して繰返して発生する。また、電源周波数が５０Ｈｚの時には１０ｍｓの周期を有してパルスが発生する。本実施形態では比較器６３から得られる図５（Ｃ）の方形波パルスを使用して時間情報信号を作成する。
時間情報信号形成回路４７は、第１、第２及び第３の要求信号形成回路５４、５５、５６と、第１、第２及び第３のカウンタ５７、５８、５９と、第１、第２及び第３の論理回路としてのＲＳフリップフロップ６０、６１、６２とから成る。なお、第１、第２及び第３の要求信号形成回路５４、５５、５６を時間情報信号形成回路４７の外側に配置し、これ等を本発明の開始信号発生手段とすることができる。
第１の要求信号形成回路５４はトリガ信号又は計時スタート信号形成回路とも呼ぶことができるものであって、ライン１９によって図２の出力電圧不足検出用比較器３４に接続され、図６（Ａ）に示す比較器３４の出力がｔ０時点で第１のレベル即ち低レベルから第２のレベル即ち高レベルに転換したことに応答して図６（Ｂ）に示すパルス状の第１の要求信号を発生するものである。第１の要求信号形成回路５４の出力端子は第１のカウンタ５７のリセット端子Ｒ及び第１のＲＳフリップフロップ６０のリセット端子Ｒにそれぞれ接続されている。
第１のカウンタ５７のクロック入力端子ＩＮは比較器６３に接続されている。従って、第１のカウンタ５７はｔ０時点で図６（Ｂ）の要求信号でリセットされた後に図５（Ｃ）に示す比較器６３の出力パルスを例えば１６〜３０ｍｓの第１の時間Ｔ１に相当する第１の所定個数だけ計数し、第１の時間Ｔ１後のｔ１点で図６（Ｃ）の出力パルスを発生する。
第１のＲＳフリップフロップ６０のセット入力端子Ｓは第１のカウンタ５７の出力端子に接続され、リセット入力端子Ｒは第１の要求信号形成回路５４に接続され、出力端子Ｑはライン２２を介して図２の第１のＡＮＤゲート３６に接続されている。従って、第１のＲＳフリップフロップ６０は図６（Ｄ）に示すようにｔ０時点で図６（Ｂ）の第１の要求信号で確実にリセット状態にされた後のｔ１時点で図６（Ｃ）のカウンタ出力でセットされ、ｔ１時点から高レベルになる出力を図２の第１のＡＮＤゲート３６に送る。この結果、第１のＡＮＤゲート３６の出力が図６（Ｅ）に示すようにｔ１時点で高レベルに転換する。従って、第１のＡＮＤゲート３６からは図６（Ａ）の出力電圧不足検出用比較器３４の出力を第１の時間Ｔ１だけ遅延した信号が出力される。このため、第１のＡＮＤゲート３６は遅延回路又は比較器３４の出力を第１の時間Ｔ１だけ阻止又は禁止する回路として機能している。この結果、比較器３４の出力が図６（Ａ）に示すようにｔ０時点で出力電圧不足を示す高レベルになっても、図２の停止スイッチ３７が直ちにオフにならず、第１の時間Ｔ１後のｔ１で始めてオフになり、ＤＣ−ＤＣ変換動作が停止する。
また、図３の第１の要求信号形成回路５４と第１のカウンタ５７と第１のＲＳフリップフロップ６０とは再トリガ可能なモノマルチバイブレータと同様な機能を有している。即ち、図６（Ａ）で点線で示すように比較器３４の出力がｔ０時点で出力電圧不足を示す高レベルになった後に第１の所定時間Ｔ１が終了するｔ１よりも前に正常電圧に戻り、ｔ０’時点で再び出力電圧不足を示す高レベルになると、図６（Ｂ）で点線で示すようにｔ０’で要求信号が再び発生する。ｔ０’時点で要求信号が発生すると、第１のカウンタ５７及び第１のＲＳフリップフロップ６０が再びリセットされ、第１のカウンタ５７は再び第１の所定時間Ｔ１に相当する個数のパルスの計数を開始し、ｔ０’からＴ１後のｔ１’において図６（Ｃ）で点線で示す出力パルスを発生する。この場合にはｔ１時点の実線のパルスは勿論発生しない。第１のＲＳフリップフロップ６０はｔ１’で始めてセット状態となり、第１のＡＮＤゲート３６はｔ１’で始めて高レベルになる。従って、比較器３４の出力が最初に出力電圧不足を示す高レベルに転換してから第１の所定時間Ｔ１内において再び低レベルに戻った場合には、最初の高レベルへの転換はノイズとして見なされて第１のＡＮＤゲート３６の出力状態の転換が発生せず、比較器３４の出力の最後の高レベルへの転換から第１の所定時間後に始めて第１のＡＮＤゲート３６の出力が転換する。これにより、第１の所定時間より短い時間内に出力電圧不足が生じても停止スイッチ３７がオフにならず、ＤＣ−ＤＣ変換動作が継続する。
出力電圧不足用比較器３４の出力に基づいて停止スイッチ３７がオフになった時には、図示されていない起動回路で停止スイッチ３７をオンにするまで変換回路４の停止状態が継続する。
第２の要求信号形成回路５５は、ライン２０によって図２の軽負荷検出用比較器３９に接続され、比較器３９の出力が低レベルから高レベルに転換したことに応答して図６（Ｂ）に示す第１の要求信号と同様なパルスから成る第２の要求信号を出力する。
第２のカウンタ５８は例えば１００ｍｓの第２の所定時間Ｔ２を計測するものであり、このリセット端子Ｒは第２の要求信号形成回路５５に接続され、クロック入力端子ＩＮは波形整形用比較器６３に接続されている。従って、第２のカウンタ５８は第２の要求信号の発生時点から第２の所定時間に相当する所定数のパルスを計数した時に図６（Ｃ）と同様な出力パルスを発生する。
第２のＲＳフリップフロップ６１のセット入力端子Ｓは第２のカウンタ５８に接続され、リセット入力端子Ｒは第２の要求信号形成回路５５に接続され、出力端子Ｑは図２の第２のＡＮＤゲート４１に接続されている。
第２の要求信号形成回路５５と第２のカウンタ５８と第２のＲＳフリップフロップ６１とから成る第２の時間情報信号形成回路は、第１の要求信号形成回路５４と第１のカウンタ５７と第１のＲＳフリップフロップ６０とから成る第１の時間情報信号形成回路と同様に動作し、図６に示す原理と同一原理で第２のＡＮＤゲート４１を制御し、軽負荷検出比較器３９の出力に第２の所定時間の遅延を与える。これにより、第２のＡＮＤゲート４１は第２の所定時間Ｔ２以内における負荷変動には応答しないで第２の所定時間Ｔ２が経過した後に鋸波電圧Ｖｔの周波数を切換える。この結果、振動を伴なわないモード切換が達成される。
図３の第３の要求信号形成回路５６は図２の過熱検出回路４２に接続されている。この第３の要求信号形成回路５６は、図７（Ａ）の過熱検出回路４２の出力が高レベルから過熱解除を示す低レベルに転換した時点ｔ１に同期して図７（Ｃ）に示すパルス状の第３の要求信号を出力する。
第３のカウンタ５９は例えば比較的長い１００ｍｓの第３の所定時間Ｔ３を計測するものであり、このリセット端子Ｒは第３の要求信号形成回路５６に接続され、クロック入力端子ＩＮは波形整形用比較器６３に接続されている。従って、第３のカウンタ５９は第３の要求信号の発生時点から第３の所定時間に相当する所定数のパルスを計数した時に図７（Ｄ）に示す出力パルスを発生する。
第３のＲＳフリップフロップ６２のセット入力端子Ｓは第３のカウンタ５９に接続され、リセット入力端子Ｒは第３の要求信号形成回路５６に接続され、出力端子Ｑは図２の第２のトリガ回路４４に接続されている。従って、図７（Ｄ）のカウンタ出力パルスに応答して図７（Ｅ）に示すようにｔ２時点で高レベル出力に転換する。
第３の要求信号形成回路５６と第３のカウンタ５９と第３のＲＳフリップフロップ６２とから成る第３の時間情報信号形成回路は、第１の要求信号形成回路５４と第１のカウンタ５７と第１のＲＳフリップフロップ６０とから成る第１の時間情報信号形成回路と同様な原理で第３の時間情報信号を形成し、これをライン２４によって図２の第２のトリガ回路４４に送る。既に説明したように、図２の第２のトリガ回路４４は図７（Ｅ）に示す第３のフリップフロップ６２の出力の高レベルへの転換に同期して図７（Ｆ）に示すトリガ信号を発生する。このため、フリップフロップ４５の出力は図７（Ｇ）に示すように過熱解除時点ｔ１よりも第３の所定時間Ｔ３だけ遅れたｔ２時点で低レベルに戻る。停止スイッチ３７はフリップフロップ４５の出力が低レベルの期間にオンになるように形成されているので、図７のｔ２時点から変換回路４のスイッチＱ１のオン・オフ動作が開始する。従って、過熱検出回路４２の出力がノイズ等によって瞬間的に低レベルになっても停止スイッチ３７がオンにならず、停止が継続し、安定的再起動が達成される。
第３のカウンタ５９の出力パルスが図２のフリップフロップ４５のリセット信号として使用可能な場合は、図３で点線６２ａで示すように第３のフリップフロップ６２を介さないで第３のカウンタ５９をライン２４に接続し、更に、図２で点線４４ａで示すように第２のトリガ回路４４を介さないでライン２４をフリップフロップ４５のリセット端子Ｒに接続しることができる。
上述から明らかなように、本実施形態によれば次の効果が得られる。
（１）  第１、第２及び第３のカウンタ５７、５８、５９のクロック入力信号は交流電圧の整流波形を方形波パルスに整形したものであり、例えば８ｍｓのように長い周期を有しているので、比較的長い第１、第２及び第３の所定時間Ｔ１、Ｔ２、Ｔ３を段数の少ない第１、第２及び第３のカウンタ５７、５８、５９で得ることができ、これ等の小型化、低コスト化、軽量化を容易に図ることができる。
（２）  時間情報信号形成回路４７における第１、第２及び第３の情報信号形成回路は、再トリガ可能なモノマルチバイブレータと同様に再トリガして第１、第２及び第３の所定時間を決定するので、停止スイッチ３７の切換え及び鋸波電圧の周波数切換えを、振動を伴なわないで安定的に達成できる。
第２の実施形態
次に、図８に示す第２の実施形態の電源装置を説明する。但し、図８において図１〜図３と実質的に同一部分には同一の符号を付してその説明を省略する。
図８の電源装置は、図１の電源装置に力率改善回路７０を付加し、この他は図１と同一に形成したものである。力率改善回路７０はインダクタ７１とトランジスタ等の半導体スイッチからなるスイッチ７２とを有し、整流回路２と平滑コンデンサ３との間に接続されている。インダクタ７１は直流ライン６ａに直列に接続され、スイッチ７２はインダクタ７１よりも後段においてライン６ａ、６ｂ間に接続されている。平滑コンデンサ３はダイオード７３を介してスイッチ７２に並列に接続されている。スイッチ７２をオン・オフ制御するための力率改善用制御回路７５は周知の回路であって、電流検出器７６にライン７６ａで接続され、ライン７７によって脈流検出回路４６ａの２つの抵抗５０、５１の接続点に接続され、ライン７８によってコンデンサ３の一端に接続され、ライン７９によってスイッチ７２の制御端子に接続されている。
図９は制御回路７５の一例を示す。この制御回路７５は、図９に示すように乗算器８０と第１の減算器８１と基準電圧源８２と第１のＰＩ（比例積分）回路８３と第２の減算器８４と第２のＰＩ（比例積分）回路８５と鋸波発生器８６と比較器８７とから成る。第１の減算器８１はライン７８のコンデンサ３の電圧と基準電圧源８２の電圧との差を示す信号を形成し、第１のＰＩ回路８３を介して乗算器８０に送る。乗算器８０はライン７７の脈流波形から成る基準波形に第１のＰＩ回路８３の出力を乗算して第２の減算器８４に送る。第２の減算器８４は乗算器８０の出力とライン７６ａの絶対値から成る電流検出値との差を示す信号を形成し、第２のＰＩ回路８５を介してＰＷＭ用比較器８７に送る。比較器８７はＰＩ回路８５の出力を鋸波発生器８６から発生する高い周波数（例えば２０ｋＨｚ）の鋸波又は三角波から成る周期性を有する比較波とを比較して２値信号のＰＷＭパルスを形成し、ライン７９からスイッチ７２に送る。鋸波発生器８６は交流入力端子１ａ、１ｂの電圧よりも高い周波数で比較波を発生するものであり、図２の鋸波発生器３１を兼用できる。
図９の制御回路７５の出力で図８のスイッチ７２をオン・オフすると、入力端子１ａの電流が正弦波に近似し、力率改善が達成される。
なお、電流検出器７６及び電圧検出ライン７７を整流回路２の入力側に接続することもできる。
待機状態即ち軽負荷状態の時に力率改善回路７０のスイッチ７２のオン・オフ動作を停止するための停止スイッチ８８が、制御回路７５の電源と兼用の変換回路４の制御用電源と制御回路７５の電源端子との間のライン８８ａに直列に接続されている。なお、制御回路７５の電源を整流回路２又はコンデンサ３とし、この電源ラインに直列に停止スイッチ８８を接続することもできる。
図８においてＤＣ−ＤＣ変換回路４及びスイッチ８８を制御するための制御回路５ａは、図１に示す制御回路５と実質的に同じものであり、変形された時間付与回路１０ａと主制御回路部分９ａとから成る。変形された時間付与回路１０ａは変形された脈流検出回路４６ａと図３と同一の波形整形回路５３と時間情報信号形成回路４７とから成る。
脈流検出回路４６ａはダイオード整流回路２の対の直流出力端子間に接続された第１及び第２の抵抗５０、５１の直列回路から成る。この第２の実施形態では整流回路２が図３のダイオード４８、４９と同様に機能している。抵抗５１の両端子間に図５（Ｂ）に示す電圧Ｖａｃ’と同一の検出信号が得られ、これと基準電圧源６４の電圧Ｖ６４とが比較器６３で比較され、図５（Ｃ）と同一の波形が得られる。この脈流検出回路４６ａの出力は波形整形回路５３と力率改善制御回路７５との両方で使用されるので、力率改善制御回路７５の回路構成が簡略化されている。
図８の主制御回路９ａは図２の主制御回路９に鎖線で示すライン４１ａを付加したものに相当する。ライン４１ａは第２のＡＮＤゲート４１を図８の停止スイッチ８８の制御端子に接続するものである。停止スイッチ８８は第２のＡＮＤゲート４１の出力が軽負荷状態を示す高レベルになった時にオンになり、力率改善用スイッチ７２のオン・オフ動作を禁止する。この結果、スイッチ７２のオン・オフによる損失がなくなり、電源装置の効率が向上する。
第３の実施形態
第３の実施形態の電源装置は、図１０に示す変形された時間情報信号形成回路４７ａを有し、この他は第１の実施形態の電源装置と同一に形成されている。第３の実施形態の第１、第２及び第３の時間情報信号形成回路は互いに同一の回路構成を有するので、図１０では第１、第２及び第３の時間情報信号形成回路が１つの時間情報信号形成回路で示されている。
図１０の時間情報信号形成回路４７ａは図３の要求信号形成回路５４、５５又は５６を図１０の要求信号形成回路５４ａ、５５ａ又は５６ａに変形し、この他は第１の実施形態と同一に形成したものである。図１０の要求信号形成回路５４ａ、５５ａ又は５６ａは、ＲＳフリップフロップ９０と、第１、第２及び第３のトリガ回路９１、９２、９３とから成る。なお、要求信号形成回路５４ａ又は５５ａ又は５６ａを時間情報信号形成回路４７ａの外側に配置し、これ等を本発明の開始信号発生手段とすることができる。
第１のトリガ回路９１はライン１９、２０又は２１から得られた図１１（Ａ）の検出信号のｔ０時点の低レベル（第１のレベル）から高レベル（第２のレベル）への転換に応答して図１１（Ｂ）の第１のトリガパルスを形成する。第１のトリガ回路９１に接続されたＲＳフリップフロップ９０は図１１（Ｂ）のトリガパルスに応答してセット状態となり、図１１（Ｃ）の出力を発生する。フリップフロップ９０に接続された第２のトリガ回路９２は図１１（Ｃ）のフリップフロップ９０の出力の高レベルへの立上りに同期して図１１（Ｄ）の第２のトリガパルスを形成する。第２のトリガ回路９２の出力端子は図３と同一に形成されたカウンタ５７、５８又は５９のリセット端子に接続されている。カウンタ５７、５８又は５９はｔ０時点でリセットされると同時に図３に示す比較器６３の出力パルスの計数を開始し、所定時間Ｔを計数した時点ｔ１で図１１（Ｅ）に示すパルスを出力する。フリップフロップ６０、６１又は６２は図１１（Ｅ）のカウンタ出力パルスでトリガされて図１１（Ｆ）に示す出力を発生する。フリップフロップ６０、６１又は６２のリセット入力端子Ｒは第１のトリガ回路９１に接続されている。フリップフロップ６０、６１又は６２の出力端子Ｑとフリップフロップ９０のリセット端子Ｒとの間に接続された第３のトリガ回路９３は、図１１（Ｆ）のフリップフロップ６０、６１又は６２の出力の高レベルへの立上りに同期して図１１（Ｇ）の第３のトリガパルスを形成し、フリップフロップ９０をリセットする。
第３の実施形態では、カウンタ５７、５８、５９の所定時間Ｔ内での再トリガ即ち再リセットが禁止されている。従って図１１（Ｂ）で点線で示すようにｔ０’で第１のトリガ回路９１からトリガ信号が発生してもカウンタ５７、５８又は５９がリセットされない。この第３の実施形態においては、図１１（Ａ）の検出信号の状態変化から所定時間Ｔ内に生じる状態変化が無視された制御が達成され、第１の実施形態と同様な効果が得られる。
第４の実施形態
図１２は第４の実施形態の電源装置の制御回路の一部を示す。図１２には図１の第１の実施形態の制御回路５の１部に相当する部分が示されている。更に詳細には、図１２には図２の第１の実施形態の主制御回路９の１部に相当する部分、及び図３の時間付与回路１０の１部に相当する部分が示されている。図１２において図２の２つの比較器３４、３９と２つのＡＮＤゲート３６、４１は１つの比較器と１つのＡＮＤゲートで共通に示されている。また第４の実施形態の第１及び第２の時間情報信号形成回路は互いに同一の回路構成を有するので、図１２では第１及び第２の時間情報信号形成回路が１つの時間情報信号形成回路で共通に示されている。図１２において図２及び図３と実質的に同一の部分には同一の符号を付してその説明を省略する。
図１２では比較器３４又は３９とＡＮＤゲート３６又は４１との間に時間情報信号の形成の応答遅れを補償するための遅延回路９４が設けられている。従って、比較器３４又は３９から得られた図１３（Ａ）の出力に対して遅延回路９４によって図１３（Ｂ）に示すように時間情報信号形成回路４７ｂの応答遅れ時間よりも長いｔ０〜ｔ１の遅延が与えられる。変形された時間情報信号形成回路４７ｂの応答遅れが無視できる時は遅延回路９４を省くことができる。図１２の変形された時間情報信号形成回路４７ｂは要求信号形成回路５４又は５５、カウンタ５７又は５８、フリップフロップ６０又は６１の他にトリガ回路９５と反転回路９７とを有する。図１２ではＲＳフリップフロップ６０又は６１のセット入力端子が要求信号形成回路５４又は５５に接続されている。従って、フリップフロップ６０又は６１は図１３（Ｃ）の要求信号に応答して図１３（Ｄ）に示すようにセット状態となり、フリップフロップ６０又は６１の正相出力がｔ０又はｔ０直後に高レベルになる。フリップフロップ６０又は６１の逆相出力端子がトリガ回路９５を介してカウンタ５７又は５８のリセット端子Ｒに接続されている。トリガ回路９５はフリップフロップ６０又は６１のセット時点ｔ０に同期して図１３（Ｅ）のトリガパルスを形成してカウンタ５７又は５８をリセットし、この動作を可能にする。ＡＮＤゲート９６は図１３（Ｇ）に示すクロックパルス即ち図３の比較器６３の出力パルスをフリップフロップ６０又は６１のセット期間中のみ通過させるものであり、図３と同一の比較器６３とフリップフロップ６０又は６１の出力端子Ｑとに接続されている。ＡＮＤゲート９６から得られる図１３（Ｈ）のクロック信号はカウンタ５７又は５８のクロック入力端子ＩＮに付与される。カウンタ５７又は５８は所定時間に相当する数のクロック信号を計数した時に図１３（Ｉ）の出力をｔ２時点で発生する。フリップフロップ６０又は６１はカウンタ５７又は５８のｔ２の出力パルスに応答してリセットされ、正相出力端子Ｑが低レベルになる。フリップフロップ６０又は６１の正相出力端子ＱとＡＮＤゲート３６又は４１との間に反転回路９７が接続されているので、フリップフロップ６０又は６１のセット期間ｔ０〜ｔ２中は反転回路９７の出力が低レベルとなり、遅延回路９４の出力の伝送がＡＮＤゲート３６又は４１で禁止され、図１３（Ｊ）に示すようにＡＮＤゲート３６又は４１の出力がｔ２時点で高レベルになる。
図１２に示す制御回路は図１〜図３に示した制御回路５と本質的に同一であるので、第４の実施形態によっても第１の実施形態と同一の効果を得ることができる。
第５の実施形態
図１４は第５の実施形態の電源装置の一部を示す。第５の実施形態は図１〜図３の第１の実施形態の全波整流回路からなる脈流検出回路４６を半波整流回路からなる脈流検出回路４６ｂに変形し、この他は図１〜図３と同一に形成したものである。図１４の脈流検出回路４６ｂは図３の脈流検出回路４６のダイオード４９に相当するものを有さない他は図３と同一に形成されている。従って、図１５（Ａ）に示す交流入力端子１ａ、１ｂ間の電圧Ｖａｃは半波整流され、抵抗５１の両端子間に図１５（Ｂ）に示す半波整流波形から成る脈流電圧Ｖａｃ’が得られる。比較器６３は図１５（Ｂ）に示すように脈流電圧Ｖａｃ’と基準電圧Ｖ６４とを比較して図１５（Ｃ）に示す方形波パルスをクロック信号として出力する。電源電圧Ｖａｃが６０Ｈｚの場合には図１５（Ｃ）のクロック信号の周期Ｔｓは１６ｍｓとなる。
図１４及び図１５の第５の実施形態は要求される所定時間Ｔｓが長い時に有利になる。
第６の実施形態
図１６の第６の実施形態は図１〜図３に示す第１の実施形態の時間情報信号形成回路４７を変形し、この他は第１の実施形態と同一に形成したものである。図１６の変形された時間情報信号形成回路４７ｃは図３の時間情報信号形成回路４７から第１のカウンタ５７を省き、波形整形用比較器６３の出力をＲＳフリップフロップ６０のセット入力端子Ｓに直接に接続したものである。
図１６のライン１９に図１７（Ａ）の検出信号が入力すると（要求信号形成回路５４はｔ１時点で図１７（Ｂ）に示す要求信号を形成し、ＲＳフリップフロップ６０のリセット入力端子Ｒに送る。ＲＳフリップフロップ６０のセット入力端子Ｓには図６（Ｃ）に示す比較器６３の出力パルスが入力する。従って、ＲＳフリップフロップ６０はｔ２時点でセット状態になり、ライン２２に高レベル出力を送出する。図１７（Ｄ）のフリップフロップ６０の出力は図２の第１のＡＮＤゲート３６に入力するので、このＡＮＤゲート３６から図１７（Ａ）の信号と図１７（Ｄ）の信号の論理積出力が得られる。
比較器６３の出力パルスの周期は一定の例えば８ｍｓであり、図１７（Ｂ）の要求信号の発生時点は不定であるので、図１７（Ａ）の信号の立上りと図１７（Ｄ）の信号の立上りとの間に最大８ｍｓの誤差が生じる。しかし、常に最大の誤差が発生しないので、大きな確率で８ｍｓ以下の遅延を図１７（Ａ）の信号に与えることができる。従って、図１６の回路は所定時間のバラツキが許される制御回路に使用できる。
第７の実施形態
図１８の第７の実施形態は図８の第２の実施形態の整流回路２と力率改善回路７０とから成る部分を周知のスイッチング整流型の力率改善回路７０ａに変形し、この他は第２の実施形態と同一に形成したものである。
図１８では、３相交流入力端子１ａ、１ｂ、１ｃとダイオードＤ１〜Ｄ６のブリッジ回路との間に第１、第２及び第３のインダクタＬ１、Ｌ２、Ｌ３が接続され、ダイオードＤ１〜Ｄ６に逆方向並列に例えば、ＩＧＢＴ、ＦＥＴ、トランジスタ等の制御可能な半導体スイッチＳ１〜Ｓ６が接続されている。第１〜第６のスイッチＳ１〜Ｓ６は図８の力率改善回路７０と同様に入力端子１ａ、１ｂ、１ｃの電流波形を電圧波形に追従させるように制御される。
第７の実施形態は第２の実施形態と同様な効果を有する。
変形例
本発明は上述の実施形態に限定されるものでなく、例えば次の変形が可能なものである。
（１）  図１及び図８の変換回路４は、複数のスイッチを使用してＤＣ−ＤＣ変換、又はＤＣ−ＡＣ変換する電力変換回路とすることができる。
（２）  第１及び第５の実施形態において整流回路４６、４６ｂが主回路の整流回路２の一部を兼用して全波又は半波整流しているが、制御回路５の専用の整流回路を独立に形成することができる。
（３）  制御回路５、５ａの内部構成を種々変えることができる。例えば、制御回路５、５ａの一部をディジタル回路にすることができる。
（４）  比較器３４、３９は目的の状態を検出した時に高レベルから低レベルに転換するものであってもよい。この場合には必要に応じてＡＮＤゲート３６、４１を別の形式の論理回路に変形する。
（５）  比較器３９の出力が高レベルから通常負荷を示す低レベルに転換する時の鋸波電圧Ｖｔの周波数の切換え遅れを与えるための回路を設け、この遅れ時間を図３の時間情報信号形成回路４７と同様に作成することができる。
【産業上の利用の可能性】
上述から明らかなように、本発明に係わる時間付与回路はＤＣ−ＤＣ変換回路、又はＤＣ−ＡＣ変換回路等の電源装置に利用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１８】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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