(57)【要約】逆スタガー型のＭＯＳＦＥＴ（１）において、酸化亜鉛から成り、前記半導体層であるチャネル層（５）に対するゲート絶縁層（４）を、アモルファス状の酸化アルミニウムで形成する。このような構造とすることで、チャネル層（５）とゲート絶縁層（４）との界面での欠陥準位が低減され、総ての積層膜を結晶性積層膜で作製した半導体装置と同等レベルの性能を得ることができる。そして、このような手法は、順スタガー型のＭＯＳＦＥＴ等にも適用することができ、汎用性も高い。
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【特許請求の範囲】
【請求項１】
半導体層がＩＩ族酸化物を含む半導体装置において、
前記半導体層の少なくとも一方の面にアモルファス状の酸化アルミニウムが積層されていることを特徴とする半導体装置。
【請求項２】
前記ＩＩ族酸化物は、酸化亜鉛であることを特徴とする請求の範囲１記載の半導体装置。
【請求項３】
前記半導体層が酸化亜鉛からなり、該半導体層の膜厚が５ｎｍ以上、１００ｎｍ以下であることを特徴とする請求の範囲１記載の半導体装置。
【請求項４】
前記アモルファス状の酸化アルミニウムの抵抗率が１×１０１４Ω・ｃｍ以上、２×１０１７Ω・ｃｍ以下であることを特徴とする請求の範囲１〜３の何れか１項に記載の半導体装置。
【請求項５】
請求の範囲１〜４の何れか１項に記載の半導体装置を備えることを特徴とする表示装置。
【発明の詳細な説明】
技術分野
本発明は、ＩＩ族酸化物を半導体層として用いた半導体装置およびそれを用いる表示装置に関し、特に酸化亜鉛を半導体層として用いた半導体装置に好適な性能改善の手法に関するものである。
背景技術
近年、酸化亜鉛等のＩＩ族酸化物を半導体層として使用した半導体装置を作製する研究がなされている。それらの研究は、半導体装置の改良を目的あるいは手段として提示し、質の高い具体的な技術を多数報告している。その技術とは、概して、半導体装置の性能向上には積層膜の結晶性の向上や前記結晶性の制御、それに伴う界面制御、さらには不純物のドープが有効であり、そのために各積層膜の積層方法や積層膜材料、ドープ材料を変化させるというものである。
こうした報告がある中、特許出願という具体的成果に結実しているものが散見される。ここで、以下の４つの先行技術（特許文献）について説明する。
たとえば、日本国公開公報である特開昭６３−１０１７４０号公報（公開日１９８８年５月６日；以下、特許文献１と記す）には、酸化亜鉛等をチャネル層として利用した縦型電界効果トランジスタ型ガスセンサが記載されている。
日本国公開公報である特開２０００−１５０９００公報（公開日２０００年５月３０日；以下、特許文献２と記す）には、トランジスタのチャネル層に酸化亜鉛等の透明半導体を使用し、ゲート絶縁層にも透明絶縁性酸化物を使用する等してトランジスタを透明にすることにより、液晶表示装置の開口率を向上させることが記載されている。
日本国公開公報である特開２０００−２７７５３４公報（公開日２０００年１０月６日；以下、特許文献３と記す）は、酸化亜鉛と、下地膜との格子不整合の解消を図るために、前記下地膜として、研究で多用されているサファイア基板ではなく、結晶のＳｃＡｌＭｇＯ４等の基板を使用することが、その要旨となっている。このときの格子不整合は、約０．１３％と大幅に改善していると記されている。この基板を用いて酸化亜鉛を積層したならば、ほとんど単結晶に近い酸化亜鉛を積層可能とあり、素晴らしい技術が記載されている。つまり、酸化亜鉛の結晶性向上が酸化亜鉛を用いた半導体デバイスの性能向上の鍵であり、そのために下地膜として格子不整合を考慮したＳｃＡｌＭｇＯ４等の基板を使用したならば、酸化亜鉛の結晶性の大幅な改善に成功したという内容になっている。
日本国公開公報である特開２００２−７６３５６公報（公開日２００２年３月１５日；以下、特許文献４と記す）には、酸化亜鉛等の透明チャネル層を有するトランジスタのオンオフ比特性や移動度特性を改善するために、酸化亜鉛に３ｄ遷移金属元素をドープする等の方法が記載されている。
前記特許文献１は、具体例において酸化アルミニウムを基板とし、その上に酸化亜鉛を形成して縦型トランジスタを作製している。これは、格子整合を考え、酸化亜鉛の結晶性向上を目的としているためであると考えられる。
また、特許文献３に記載の酸化亜鉛やＳｃＡｌＭｇＯ４等は、格子整合を考慮していることから結晶であることが前提となっている。
これは、前述のように、半導体装置の性能向上には、積層膜の結晶性の向上や前記結晶性の制御、それに伴う界面制御が有効であるということが前提となっているためである。
また、特許文献２および特許文献４は、具体例において酸化亜鉛をチャネル層に使用し、その上に、酸化アルミニウムやＳｃＡｌＭｇＯ４等からなるゲート絶縁膜を形成することにより透明なトランジスタを作製している。
これら特許文献２および４では、ゲート絶縁膜材料に透明な材料を使用することが記載されており、多数例示されているが、酸化アルミニウムがその中に含まれている。これは、トランジスタのゲート絶縁膜とチャネル層との界面制御を考慮して例示されているのではなく、一般的な透明絶縁膜材料の一例として示されている。例外として、ＳｃＡｌＭｇＯ４は格子マッチングを考慮した透明絶縁膜材料として記載されている。この場合は、上記材料は結晶を前提としている。
しかしながら、上記各先行文献で示唆するように上記材料に結晶材料を使用した場合、以下のような制約を受けてしまうという問題がある。
１．成膜が容易でない。
２．基板の大型化が容易でない。
３．積層膜の成膜の順序が固定される。
すなわち、前記１に関しては、酸化亜鉛等を所定の結晶として成膜するには、たとえばパルスレーザデポジション法等のように、精密な装置や精密な条件の確定およびそれらの確実な維持が不可欠となる。このため、大量生産には更なる工夫が必要になる。なお、前記ＳｃＡｌＭｇＯ４等の基板の成膜についても同様のことが言える。
前記２に関しては、酸化亜鉛等やＳｃＡｌＭｇＯ４等を所定の結晶として成膜するには、前述のように精密な装置や精密な条件の確定およびそれらの確実な維持が不可欠であるのに対して、それらの要件を液晶等の大型基板で実現するのは容易ではないということである。したがって、諸製品への応用の範囲を広げるためには、一層の検討が必要になる。
前記３に関しては、酸化亜鉛等を所定の結晶として成膜するにあたって、前述のように格子整合性を考慮して、下地膜としてＳｃＡｌＭｇＯ４等の基板を所定の結晶として成膜する必要があり、必然的に、下地膜であるＳｃＡｌＭｇＯ４等は、酸化亜鉛等よりも先に成膜しなければならないということである。したがって、たとえばＦＥＴを考えると、半導体層に対して、ゲート電極が基板の反対側となる順スタガー型にしか適用できない。このことは半導体装置の設計においては、設計の自由度を狭めてしまうので、好ましいことではない。
なお、上記特許文献２は、酸化亜鉛を用いたトランジスタを使用した半導体装置の性能を向上させる技術を記載しているが、トランジスタ自体の性能向上あるいは作製の簡略化等に関しては言及していない。
また、特許文献４は、トランジスタのオンオフ比特性や移動度特性を改善する技術であるが、トランジスタの電気特性上の閾値シフト等に影響する、特にトランジスタのゲート絶縁膜とチャネル層との界面制御に関しては言及していない。
以上、問題点を考えてみたが、先行技術として取り上げた各公報に記載されている内容は、高いクオリティを備えているけれども、技術応用上の問題がある。
発明の開示
本発明の目的は、半導体層がＩＩ族酸化物を含む半導体装置において、汎用的な手法で性能が向上された半導体装置およびそれを用いる表示装置を提供することである。
本発明の半導体装置は、半導体層がＩＩ族酸化物を含む半導体装置において、前記半導体層の少なくとも一方の面にアモルファス状の酸化アルミニウム（Ａｌ２Ｏ３）が積層されていることを特徴とする。
上記の構成によれば、半導体層が酸化亜鉛等のＩＩ族酸化物を含む半導体装置の性能の向上を図るにあたって、従来では、積層膜の結晶性の向上や前記結晶性の制御、それに伴う界面制御、さらには不純物のドープという手法が用いられていたのに対して、本発明では、半導体層の少なくとも一方の面にアモルファス状の酸化アルミニウムを積層する。このような構造とすることで、アモルファス状の酸化アルミニウム以外の積層膜では不可能な、総ての積層膜を結晶性積層膜で作製した半導体装置と同等レベルの性能を得ることが可能になる。これは、前記ＩＩ族酸化物の半導体層に前記アモルファス状の酸化アルミニウムを積層することで、それらの界面での欠陥準位が低減されるためであると考えられる。前記欠陥準位とは、半導体層のキャリア移動の際に障害となるような電子的欠陥である。
これによって、酸化亜鉛等の半導体層に対して、従来程、結晶性の向上の要求は強くなく、成膜が容易で、かつ基板の大型化にも容易に対応することができるＩＩ族酸化物を半導体層とする半導体装置を実現することができる。また、積層膜の成膜の順序が固定されることなく、設計自由度の高い、すなわち汎用的な半導体装置を実現することができる。
なお、ＦＥＴで考えると、半導体層に対して、ゲート電極が基板の反対側となる前記順スタガー型では、基板と半導体層との間に、前記特許文献３の手法を用いて、本発明に係るアモルファス状の酸化アルミニウムの層をゲート絶縁膜として形成してもよく、このように本発明の手法と他の手法とを組み合わせて用いてもよい。
本発明の半導体装置では、前記ＩＩ族酸化物は、酸化亜鉛であることが好ましい。半導体層として用いることができるＩＩ族酸化物としては、たとえば酸化亜鉛（ＺｎＯ）、酸化マグネシウム亜鉛（ＭｇｘＺｎ１−ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１−ｘＯ）、酸化カドミウム（ＣｄＯ）等があるが、そのなかでも酸化亜鉛は特に好適であり、特性の向上が特に期待できる。
また、本発明の表示装置は、前記の半導体装置を備えることを特徴とする。
上記の構成によれば、本発明の半導体装置は、総ての積層膜を結晶性積層膜で作製した半導体装置と同等レベルの性能を得ることができ、成膜が容易で、かつ基板の大型化にも容易に対応できるので、液晶表示装置等の表示装置、特に大型の表示装置に対して好適に実施することができる。
本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十分わかるであろう。また、本発明の利益は、添付図面を参照した次の説明で明白になるであろう。
発明を実施するための最良の形態
〔実施の形態１〕
本発明の実施の一形態について、図１に基づいて説明すれば、以下のとおりである。
図１は、本発明の実施の一形態の半導体装置である電界効果トランジスタ（ＦＥＴ）１の構造を示す断面図である。このＦＥＴ１は、逆スタガー型のＭＯＳＦＥＴ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）であり、大略的に、基板２上に、ゲート層３と、ゲート絶縁層４と、チャネル層５と、ソース層６およびドレイン層７とが、順次積層されて構成されている。
基板２は、各層を積層するための土台であり、材料はシリコンウエハやガラス、プラスチック等、本発明では、特に限定はしない。ゲート層３は、該ＦＥＴ１を駆動するためのゲート配線であり、その材料としては金属や半導体等の導電性物質が挙げられるが、特に限定は無い。また、該基板２の膜厚は、通常、０．１ｍｍ以上、２ｍｍ以下の範囲内、ゲート層３の膜厚は、通常、５０ｎｍ以上、３００ｎｍ以下の範囲内に設定されるが、何れも特に限定は無い。
ゲート絶縁層４は、本発明に係るものであり、材料はアモルファス状の酸化アルミニウム（Ａｌ２Ｏ３）である。ゲート絶縁層４としてこのようにアモルファス状の酸化アルミニウムを用いる場合、特に限定されるものでは無いが、該ゲート絶縁層４の膜厚は、耐電圧の観点から、１００ｎｍ以上であることが好ましく、２００ｎｍ以上であることがより好ましい。一方、該ゲート絶縁層４の膜厚は、十分な静電容量を得るために、７００ｎｍ以下であることが好ましく、６００ｎｍ以下であることがより好ましい。
チャネル層５は、酸化亜鉛（ＺｎＯ）、酸化マグネシウム亜鉛（ＭｇｘＺｎ１−ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１−ｘＯ）、酸化カドミウム（ＣｄＯ）等のＩＩ族酸化物あるいはそれらを含む半導体層であり、酸化亜鉛が特に好適である。該チャネル層５の膜厚は、通常、１００ｎｍ以上、２００ｎｍ以下の範囲内に設定されるが、特に限定は無い。
チャネル層５には、移動度の向上を意図して結晶性を持たせてもよいし、結晶粒界による散乱を考慮してアモルファス状でもよい。また、チャネル層５に結晶性を持たせる場合は、適宜配向性を持たせてもよい。
チャネル層５に結晶性および配向性を持たせる方法としては、たとえば酸化亜鉛をチャネル層５に用いる場合を例に挙げると、酸化亜鉛は、結晶性や配向性を自ら帯びやすい性質を持つことから、たとえばスパッタリング法を用いる場合、成膜レートを、チャネル層５に結晶性および配向性を持たせない場合よりも低く調整する等の方法が挙げられる。この場合のＦＥＴ（ＦＥＴ１）には、移動度の向上が期待できる。たとえば本願発明者らの実験結果では、成膜レートを１０〜２０Å／ｓ程度（１Å＝１０−１０ｍ）にすることで、移動度（電界効果移動度）は大凡一桁上昇し、４ｃｍ２／Ｖ・ｓ程度の移動度が得られた。
前記ソース層６およびドレイン層７は、それぞれソース配線およびドレイン配線となり、金属や半導体等の導電性物質から成り、チャネル層５とオーミック接合可能な材料であれば、特に限定は無い。たとえば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、銀（Ａｇ）等の金属；インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）等の透明導電膜；あるいはＺｎＯに不純物をドープした導電膜；等でもよい。これらソース層６およびドレイン層７の膜厚は、通常、５０ｎｍ以上、３００ｎｍ以下の範囲内に設定されるが、特に限定は無い。
注目すべきは、このＦＥＴ１では、ゲート絶縁層４としてアモルファス状の酸化アルミニウムを用い、該ゲート絶縁層４に連続してチャネル層５の酸化亜鉛等を積層していることである。これらの組み合わせによって、界面での欠陥準位が大幅に低減され、該ＦＥＴ１の性能が向上する。この証拠として、上記の組み合わせにより、ゲート絶縁層とチャネル層の界面の欠陥に起因するトランジスタの電気特性の閾値ずれはほぼ０Ｖになっている。これに対し、液晶パネル等によく使用されるアモルファス状の窒化シリコンと酸化亜鉛の組み合わせでは、上記閾値ずれが大きく、数十Ｖに達することもある。なお、欠陥準位とは、チャネル層５でのキャリア移動の際に障害となるような電子的欠陥である。
表１に、図１の構造のＦＥＴ１による特性の改善効果を、本件発明者の実験結果から、具体的に示す。ＦＥＴの性能を表す重要な特性として、ゲート電圧に対するソース−ドレイン間の電流変化特性であるＶｇ−Ｉｄ特性がある。このＶｇ−Ｉｄ特性を特徴付ける指標として、閾値電圧、移動度、オンオフ比、ヒステリシスがあるが、それをこの表１に示す。
実験条件は以下の通りとした。閾値電圧、移動度、オンオフ比、ヒステリシスは、半導体パラメータアナライザ（Ａｇｉｌｅｎｔ社製、型番４１５５Ｃ）を使用し、Ｖｇ−Ｉｄ特性を測定することにより求めた。
なお、これらの総ての試料は、チャネル層５として酸化亜鉛を使用している。
具体的には、以下の実験には、無アルカリガラスからなる０．７ｍｍの基板２上に、タンタル（Ｔａ）からなる１５０ｎｍのゲート層３、それぞれ以下に示す材料からなる２００ｎｍのゲート絶縁層４、結晶性を持たせた酸化亜鉛からなる１００ｎｍのチャネル層５、アルミニウム（Ａｌ）からなる１００ｎｍのソース層６およびドレイン層７が、図１に示すようにこの順に積層されてなるＦＥＴを使用した。
従来の試料は各積層膜に結晶性を持たせて作製したものであり、本発明の試料は上述のようにアモルファス状の酸化アルミニウム（抵抗率５×１０１３Ω・ｃｍ）のゲート絶縁層４上に、チャネル層５として、結晶性を持たせた酸化亜鉛を積層したものであり、比較用の試料は前記ゲート絶縁層４を本発明のアモルファス状の酸化アルミニウムからアモルファス状の窒化シリコン（抵抗率１×１０１６Ω・ｃｍ）に置換えて、その上に、結晶性を持たせた酸化亜鉛を積層したものである。また、前記従来の試料では、ゲート絶縁層４として、ジルコン酸カルシウム（抵抗率３×１０１４Ω・ｃｍ）を用いている。
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表１から明らかなように、本発明の構造によるＦＥＴは、結晶性積層膜で作製した従来のＦＥＴに匹敵する性能を示している。また、前記ゲート絶縁層４としては、アモルファス状の酸化アルミニウム以外の一例として提示したアモルファス状の窒化シリコン膜に対して、該アモルファス状の酸化アルミニウムでは、より格段に性能が向上していることが理解される。
このようにゲート絶縁層４としてアモルファス状の酸化アルミニウムを用いることで、総ての積層膜を結晶性積層膜で作製したＦＥＴと同等レベルの性能を得ることができる。これによって、界面の欠陥は少なく保たれ、酸化亜鉛等のチャネル層５に対して、従来程、格子整合を考慮した結晶性の向上の要求は強くなく、かつ下地膜もアモルファス状であるために、成膜が容易で、かつ基板の大型化にも容易に対応することができるＩＩ族酸化物をチャネル層５とするＦＥＴを実現することができる。
また、ＩＩ族酸化物として酸化亜鉛を用いることで、特に特性の向上を期待することができる。さらにまた、前記酸化アルミニウムは、結晶ではなく、アモルファス状で積層しているので、成膜が容易で、たとえばスパッタリング法のような、現在大量生産で使用されている装置で、従来に比して簡単に作製することができ、しかも従来に比して大型基板を使用することができる。
〔実施の形態２〕
本発明の実施の他の形態について、図２に基づいて説明すれば、以下のとおりである。
図２は、本発明の実施の他の形態の半導体装置であるＦＥＴ１１の構造を示す断面図である。このＦＥＴ１１は、順スタガ型のＭＯＳＦＥＴであり、大略的に、基板１２上に、ソース層１６およびドレイン層１７と、チャネル層１５と、ゲート絶縁層１４と、ゲート層１３とが、順次積層されて構成されている。基板１２および各層１３〜１７の機能および材料並びに膜厚は、前述の図１のＦＥＴ１における基板２および各層３〜７の機能および材料並びに膜厚と同様であり、それぞれの説明は省略する。
これらの図１と図２との構造の比較から理解されるように、アモルファス状の酸化アルミニウムから成るゲート絶縁層４，１４と、酸化亜鉛等から成るチャネル層５，１５とは、どちらを先に成膜しても構わない。これによって、半導体装置設計において設計の自由度が従来よりも高くなり、設計の選択肢を増加、すなわち汎用的にすることができる。
なお、この順スタガー型のＦＥＴ１１において、基板１２と半導体層であるチャネル層１５との間に、前記特許文献３の手法を使用して、格子不整合を緩和するようにしてもよく、この場合にはチャネル層１５の結晶性が一層向上し、さらなる性能の向上を期待することができる。このように本発明の手法と他の手法とが組み合わせて用いられてもよい。
〔実施の形態３〕
本発明の実施のさらに他の形態について、図３に基づいて説明すれば、以下のとおりである。
図３は、本発明の実施のさらに他の形態の半導体装置であるＦＥＴ２１の構造を示す断面図である。このＦＥＴ２１は、ショットキーゲート型のＦＥＴであり、大略的に、基板２２上に、下地層２４と、チャネル層２５と、ゲート層２３、ソース層２６およびドレイン層２７とが、順次積層されて構成されている。
基板２２は、前述の基板２，１２と同様に、各層２３〜２７を積層するための土台であり、材料はシリコンウエハやガラス、プラスチック等、本発明では、特に限定はしない。上記したように基板２２上に、下地層２４を形成する場合、基板２２の膜厚は、通常、０．１ｍｍ以上、２ｍｍ以下の範囲内に設定されるが、特に限定は無い。
ゲート層２３は、該ＦＥＴ２１を駆動するためのゲート配線であり、材料は金属や半導体などの導電性物質であり、チャネル層２５とショットキー接合する材料であれば、特に限定は無い。たとえば金（Ａｕ）、白金（Ｐｔ）等である。なお、上記ゲート層２３の膜厚は、前記実施の形態１同様、通常、５０ｎｍ以上、３００ｎｍ以下の範囲内に設定されるが、特に限定は無い。
下地層２４は、チャネル層２５との界面制御のための膜であり、材料はアモルファス状の酸化アルミニウムである。該下地層２４の膜厚は、特に限定されるものではないが、アモルファス状の酸化アミニウムの物性確保の観点から５ｎｍ以上であることが好ましく、１０ｎｍ以上であることがより好ましい。下地層２４の膜厚が５ｎｍ未満であると、膜厚が不均一となり、界面準位を低減させる効果を十分に発揮することができなくなる場合がある。また、該下地層の膜厚は、生産効率の観点から、１μｍ以下であることが好ましく、５００ｎｍ以下であることがより好ましい。
チャネル層２５は、前記チャネル層５，１５と同様に、酸化亜鉛等から成り、結晶性を持たせてもよいし、アモルファス状でもよい。チャネル層２５に結晶性を持たせる場合は、適宜配向性を持たせてもよい。また、該チャネル層２５の膜厚も前記実施の形態１同様、通常、１００ｎｍ以上、２００ｎｍ以下の範囲内に設定されるが、特に限定は無い。
ソース層２６およびドレイン層２７は、それぞれソース配線およびドレイン配線となり、金属や半導体などの導電性物質から成り、前記チャネル層２５とオーミック接合可能な材料であれば、特に限定は無い。これらソース層２６およびドレイン層２７の膜厚も前記実施の形態１同様、通常、５０ｎｍ以上、３００ｎｍ以下の範囲内に設定されるが、特に限定は無い。
注目すべきは、このＦＥＴ２１では、図３から理解されるように、アモルファス状の酸化アルミニウムを、基板２２とチャネル層２５との間の界面制御用の下地層２４として使用していることである。このように前記酸化アルミニウムの膜を、必ずしもゲート絶縁膜として使用する必要は無く、酸化亜鉛等のＩＩ族酸化物を含む半導体層の少なくとも一方の面に積層することで、半導体層の欠陥準位を低減することができる。
以上の説明では、ＦＥＴの３例を挙げたけれども、本発明は特にこれに限られるものではなく、ＩＩ族酸化物を含む半導体層とともに、半導体や導体、絶縁体などを積層し、半導体装置を作製する場合全般に適用することができる。
〔実施の形態４〕
本発明による半導体装置を用いた表示装置の実施の形態について、図４〜図６に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記実施の形態１〜３と同様の機能を有する構成要素には同一の番号を付し、その説明を省略する。
図４は、上述のように構成されるＦＥＴ１，１１，２１の一使用例であるアクティブマトリックス型の液晶表示装置３１の概略的な斜視図である。この液晶表示装置３１は、大略的に、偏光板３２と、ＴＦＴ（ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ）基板３３と、液晶層３４と、カラーフィルタ基板３５と、偏光板３６とが、順に積層されて構成されている。
偏光板３２，３６は、光源からの光を偏光にするものである。ＴＦＴ基板３３は、外部からの各種の信号に応じて、液晶層３４を表示駆動するための電圧を印加するものであり、ＴＦＴとして前記ＦＥＴ１，１１，２１が使用されている。
液晶層３４は、ＴＦＴ基板３３からの印加電圧に応じて偏光を変化させる層である。カラーフィルタ基板３５は、偏光を着色するための基板である。偏光板３６は、偏光の透過と遮断とを制御する基板である。液晶層３４の外周部には、該液晶層３４を封止するための液晶封止層３７が形成されている。
これによって、外部からの信号に応じてＴＦＴ基板３３が液晶層３４に電圧を印加すると、該液晶層３４の偏光が変化し、偏光板３６において偏光の透過と遮断とが行われ、外部からの信号に応じた表示が実現される。
図５は、ＴＦＴ基板３３の正面図である。ＴＦＴ基板３３上には、複数のゲート配線４１およびソース配線４２が相互に直交して形成されており、それらのゲート配線４１およびソース配線４２によって区画された領域が各画素となり、画素電極４３がそれぞれ形成されている。また、ゲート配線４１とソース配線４２との交差部４４にＦＥＴとして前述のＦＥＴ１，１１，２１が配置され、ゲート配線４１で選択された画素の画素電極４３に、ソース配線４２からの画像のデータを書込む。
ＴＦＴ基板３３の外周部に形成される端子部４５，４６は、それぞれゲート配線４１およびソース配線４２に外部からの信号を入力するためのドライバ素子を接続するための領域である。そして、本発明のように、ＦＥＴに、総ての積層膜を結晶性積層膜で作製したＦＥＴと同等レベルの性能が得られることから、前記ドライバ素子もこのＴＦＴ基板３３上に一体で形成してもよく、その場合、端子部４５，４６に、ドライバ素子のＦＥＴが形成される。
図６は、図５で示すＴＦＴ基板における画素領域の正面図である。各画素領域は２本のゲート配線４１と２本のソース配線４２とに囲まれて形成されている。各画素領域内にゲート配線４１に接してゲート電極４７が形成され、ソース配線４２に接してソース電極４８が形成される。そして、画素電極４３に接してドレイン電極４９が形成される。ゲート電極４７、ソース電極４８、ドレイン電極４９のそれぞれが、ＦＥＴ１ではゲート層３、ソース層６、ドレイン層７に接続され、ＦＥＴ１１ではゲート層１３、ソース層１６、ドレイン層１７に接続され、ＦＥＴ２１ではゲート層２３、ソース層２６、ドレイン層２７に接続されている。以上の構成でＦＥＴ１，１１，２１を駆動する。
本発明は、アクティブマトリックス型の液晶表示装置に限らず、ＩＩ族酸化物を含む半導体層とともに、半導体や導体、絶縁体などを積層した基板を使用する表示装置全般に好適に実施することができる。
〔実施の形態５〕
本実施の形態では、アモルファス状の酸化アルミニウムの抵抗率とＦＥＴのＶｇ−Ｉｄ特性におけるヒステリシスとの関係について検証する。なお、説明の便宜上、前記実施の形態１〜４と同様の機能を有する構成要素には同一の番号を付し、その説明を省略する。
表２に、前記図１に示すＦＥＴ１において、ゲート絶縁層４に用いるアモルファス状の酸化アルミニウムに関して、アモルファス状の酸化アルミニウムの抵抗率とＦＥＴのＶｇ−Ｉｄ特性におけるヒステリシスとの関係を示す。なお、ゲート絶縁層４に用いるアモルファス状の酸化アルミニウムの抵抗率を表２に示すように変更した以外は、測定条件は、前記実施の形態１に示したとおりとした。なお、表２に示すアモルファス状の酸化アルミニウムの抵抗率は、水銀プローブ法（ＳＯＬＩＤ  ＳＴＡＴＥ  ＭＥＡＳＵＲＭＥＮＴ  ＩＮＣ社製「４９５  Ｃ−Ｖ  ＳＹＳＴＥＭ（商品名）」）により測定した。
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表２より、酸化アルミニウムの抵抗率が増加することによりＦＥＴ（ＦＥＴ１）のヒステリシスが減少することがわかる。ＦＥＴのヒステリシスは、半導体層と絶縁層との界面の欠陥準位を反映しており、ヒステリシスが小さい方が界面欠陥準位の少なさを示しており、ＦＥＴの性能上、好ましい。
前記実施の形態１の表１に示したように、ＦＥＴのヒステリシスは、３Ｖ以下であれば実用可能であるが、ＦＥＴ特性の安定性の観点から、実用上好ましいヒステリシスの大きさは、約１Ｖ以下である。このため、表２の結果より、アモルファス状の酸化アルミニウムの抵抗率は、１×１０１４Ω・ｃｍ以上、より厳密には１．２×１０１４Ω・ｃｍ以上であることが望ましく、２×１０１４Ω・ｃｍ以上であることがより望ましいことがわかる。
このことは、アモルファス状の酸化アルミニウム（ゲート絶縁層１４もしくは下地層２４）と半導体層（チャネル層１５，２５）とが界面を形成する図２に示すＦＥＴ１１と図３に示すＦＥＴ２１とにおいても同様に言える。
なお、ＦＥＴのヒステリシスは、半導体層と絶縁層との界面の欠陥準位を反映していることから、アモルファス状の酸化アルミニウムの抵抗率は、大きければ大きい程好ましいが、アモルファス状のアルミニウムを得る上で、その上限は、２×１０１７Ω・ｃｍである。
なお、アモルファス状の酸化アルミニウムの抵抗率は、たとえば成膜雰囲気における酸素分圧を変化させることによって変更することができる。アモルファス状の酸化アルミニウムの抵抗率は、たとえば酸素分圧を下げることによって大きくすることができる。たとえばアモルファス状の酸化アルミニウムの抵抗率が２．３×１０１４Ω・ｃｍのときの酸素分圧は１０ｍＴｏｒｒ（≒１．３Ｐａ）であり、アモルファス状の酸化アルミニウムの抵抗率が２．６×１０１２Ω・ｃｍのときの酸素分圧は７０ｍｔｏｒｒ（≒９．３Ｐａ）であり、表２に記載のアモルファス状の酸化アルミニウムは、酸素分圧を下げることで、より抵抗値を大きくすることができる。但し、約１０−５ｔｏｒｒ（≒１．３ｍＰａ）を境としてそれ以下に酸素分圧を下げると、逆にアモルファス状の酸化アルミニウムの抵抗率が高くなる傾向にある。このように酸素分圧を変化させることで、所望の抵抗値を有するアモルファス状の酸化アルミニウムを得ることができる。
〔実施の形態６〕
本発明の実施の他の形態について、図１および図７に基づいて説明すれば、以下のとおりである。本実施の形態では、主に、前記実施の形態１との相違点について説明するものとし、説明の便宜上、前記実施の形態１〜５と同様の機能を有する構成要素には同一の番号を付し、その説明を省略する。
本実施の形態では、パルスレーザデポジション（ＰＬＤ）法により、アモルファス状の酸化アルミニウムと酸化亜鉛とを積層し、図１に示すＦＥＴ１を作製した。
図１のＦＥＴ１は、前記実施の形態１に記載したように逆スタガー型のＭＯＳＦＥＴであり、その構造は前記実施の形態１に記載したとおりであり、該ＦＥＴ１におけるＦＥＴ基板２およびゲート層３の機能および材料並びにその膜厚もまた前記実施の形態１に記載したとおりであるため、ここではその説明を省略する。
本実施の形態では、前記ゲート層３を積層したＦＥＴ基板２上に、ゲート絶縁層４として、アモルファス状の酸化アルミニウム（Ａｌ２Ｏ３）をＰＬＤ法により堆積した。堆積条件は、以下のとおりとした。すなわち、ＫｒＦエキシマレーザを使用し、レーザパワー密度は３．０Ｊ／ｃｍ２、レーザパルス繰り返し周波数は１０Ｈｚ、堆積雰囲気は酸素、堆積圧力は１０ｍＴｏｒｒ（≒１．３Ｐａ）とし、ターゲットには酸化アルミニウム焼結体を使用し、膜厚は２００ｎｍ程度とした。
続いて、前記チャネル層５として、上記ゲート絶縁層４上に、酸化亜鉛（ＺｎＯ）をＰＬＤ法により堆積した。堆積条件は、以下のとおりとした。すなわち、ＫｒＦエキシマレーザを使用し、レーザパワー密度は１．０Ｊ／ｃｍ２、レーザパルス繰り返し周波数は１０Ｈｚ、堆積雰囲気は酸素、堆積圧力は２００ｍＴｏｒｒ（≒２６．７Ｐａ）とし、ターゲットには酸化亜鉛焼結体を使用し、膜厚は、５〜１００ｎｍ程度とした。なお、該酸化亜鉛の膜厚（以下、ＺｎＯ膜厚と記す）については後で詳述する。
それぞれソース配線およびドレイン配線となる前記ソース層６およびドレイン層７には、アルミニウム（Ａｌ）を用いた。なお、本実施の形態では、上記ソース層６およびドレイン層７にＡｌを使用したが、該ソース層６およびドレイン層７の材料としては、前記実施の形態１に記載したように、金属や半導体等の導電性物質から成り、チャネル層５とオーミック接合可能な材料であれば、特に限定は無い。該ソース層６およびドレイン層７の材料としては、前記実施の形態１で例示したように、たとえば、Ａｌ、Ｍｏ、Ｔａ、Ｔｉ、Ａｇ等の金属；ＩＴＯ、ＩＺＯ等の透明導電膜；あるいはＺｎＯに不純物をドープした導電膜；等を用いることができる。
以上の工程により作製された図１に示すＦＥＴ１の移動度（電界効果移動度）と酸化亜鉛の膜厚（以下、ＺｎＯ膜厚と記す）との関係を図７に示す。なお、ゲート絶縁層４およびチャネル層５を、上述したようにＰＬＤ法を用いて形成すると共に上記チャネル層５の膜厚を以下に示すように測定毎に変更した以外は、前記実施の形態１と同様の測定条件により上記ＦＥＴ１の移動度を測定した。また、ゲート絶縁層４には、抵抗率２．４×１０１４Ω・ｃｍの酸化アルミニウムを用いた。
図７より、ＺｎＯ膜厚が増加するとともに電界効果移動度は増加し、３０ｎｍ程度で最大値を得る。さらにＺｎＯの膜厚が増加すると電界効果移動度は減少することがわかる。
アモルファスシリコンを用いた薄膜トランジスタでは、電界効果移動度が０．３５ｃｍ２／Ｖ・ｓ程度、より好ましくは０．５ｃｍ２／Ｖ・ｓ程度あれば実用上問題ないが、１．０ｃｍ２／Ｖ・ｓ以上あることが望ましく、１．５ｃｍ２／Ｖ・ｓ以上あることがより望ましい。図７から、ＺｎＯを用いた薄膜トランジスタにおいて電界効果移動度が０．３５ｃｍ２／Ｖ・ｓ以上であるＺｎＯ膜厚は５〜１００ｎｍ程度である。よって、ＺｎＯを用いた薄膜トランジスタにおいて、ＺｎＯ膜厚の下限は、図７から、実用上、５ｎｍ以上であることが好ましく、１０ｎｍ以上であることがより好ましく、１５ｎｍ以上であることがより一層好ましく、２０ｎｍ以上であることがさらに好ましいことがわかる。また、ＺｎＯ膜厚の上限は、図７から、実用上、１００ｎｍ以下であることが好ましく、９０ｎｍ以下であることがより好ましく、８０ｎｍ以下であることがより一層好ましく、６０ｎｍ以下であることがさらに好ましいことがわかる。また、図７から、ＺｎＯ膜厚が３０ｎｍ〜４０ｎｍの範囲内のとき電界効果移動度がほぼ極大値となることから、高い電界効果移動度を得る上で、ＺｎＯ膜厚は、３０ｎｍ〜４０ｎｍの範囲内であることが特に好ましい。
尚、発明を実施するための最良の形態の項においてなした具体的な実施態様または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する特許請求の範囲内で、いろいろと変更して実施することができるものである。
産業上の利用の可能性
本発明の半導体装置は、半導体層が酸化亜鉛等のＩＩ族酸化物を含む半導体装置の性能の向上を図るにあたって、半導体層の少なくとも一方の面にアモルファス状の酸化アルミニウムが積層されている構造とすることで、アモルファス状の酸化アルミニウム以外の積層膜では不可能な、総ての積層膜を結晶性積層膜で作製した半導体装置と同等レベルの性能を得ることができる。
それゆえ、酸化亜鉛等の半導体層に対して、従来程、結晶性の向上の要求は強くなく、成膜が容易で、かつ基板の大型化にも容易に対応することができるＩＩ族酸化物を半導体層とする半導体装置を実現することができる。また、積層膜の成膜の順序が固定されることなく、設計自由度の高い半導体装置を実現することができる。
そして、特に上記ＩＩ族酸化物が酸化亜鉛である場合、上記アモルファス状の酸化アルミニウムとの組み合わせによって、界面での欠陥準位が大幅に低減され、該半導体装置の性能がより一層向上する。上記の組み合わせにより、ゲート絶縁層とチャネル層の界面の欠陥に起因するトランジスタの電気特性の閾値ずれは、ほぼ０Ｖになる。
上記半導体装置は、上述したように成膜が容易で、かつ基板の大型化にも容易に対応できるので、液晶表示装置等の表示装置、特に大型の表示装置に対して好適に実施することができる。
【図面の簡単な説明】
図１は、本発明の実施の一形態の半導体装置であるＦＥＴの構造を示す断面図である。
図２は、本発明の実施の他の形態の半導体装置であるＦＥＴの構造を示す断面図である。
図３は、本発明の実施のさらに他の形態の半導体装置であるＦＥＴの構造を示す断面図である。
図４は、図１〜図３で示すＦＥＴの一使用例であるアクティブマトリックス型の液晶表示装置の概略的な斜視図である。
図５は、図４で示す液晶表示装置におけるＴＦＴ基板の正面図である。
図６は、図５で示すＦＥＴ基板における画素領域の構成を示す正面図である。
図７は、図１に示すＦＥＴの電界効果移動度とＺｎＯ膜厚との関係を示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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