【事件の表示】
　特願２００４−２４７４７０「静電気保護素子とパワークランプで構成された入出力静電気放電保護セルを具備する集積回路装置」拒絶査定不服審判事件〔平成１７年　３月１７日出願公開、特開２００５−　７２６０７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年８月２６日（パリ条約による優先権主張２００３年８月２７日、大韓民国）の出願であって、平成２３年５月１１日付けの拒絶理由通知に対して、同年８月１１日に手続補正書及び意見書が提出されたが、平成２４年１月２３日付けで拒絶査定がなされた。
　そして、同年５月３０日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年８月２２日付けで審尋がなされたが、回答書は提出されなかった。
　
第２．補正却下の決定
　
［補正却下の決定の結論］
　平成２４年５月３０日に提出された手続補正書による補正を却下する。
　
［理由］
１．補正の内容
　平成２４年５月３０日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜３３を補正して、補正後の特許請求の範囲の請求項１〜３３とするものであり、補正前の請求項１、７、１５、２４と補正後の請求項１、７、１５、２４は各々次のとおりである。
　
（補正前）
「【請求項１】
　入出力（Ｉ／Ｏ）パッドと電源電圧ＶＤＤライン間に接続されたＶＤＤ静電気放電（ＥＳＤ）保護素子と、
　前記Ｉ／Ｏパッドと接地電圧ＶＳＳライン間に接続されたＶＳＳ ＥＳＤ保護素子と、
　前記ＶＤＤライン及び前記ＶＳＳライン間に接続されたパワークランプ素子より構成されたＩ／Ｏ ＥＳＤ保護セルと、
　前記ＶＤＤライン及び前記ＶＳＳラインとの間に接続された第２パワークランプ素子と、を含み、
　前記Ｉ／Ｏ ＥＳＤ保護セルで前記ＶＤＤ ＥＳＤ保護素子、前記パワークランプ素子及び前記ＶＳＳ ＥＳＤ保護素子は各素子が一直線に連結されるように隣接するか、一部重畳されて配置されたことを特徴とする集積回路装置。」
　
「【請求項７】
　第１導電型の基板内に形成された第２導電型のウェル内に形成され、Ｉ／Ｏパッドに連結された前記第１導電型のアクティブ領域と電源電圧ＶＤＤラインに連結された前記第２導電型のアクティブ領域とよりなったＶＤＤ ＥＳＤ保護素子と、
　前記第１導電型の基板内に形成された第２導電型のウェル内に形成され、前記ＶＤＤラインに連結された前記第２導電型のアクティブ領域と接地電圧ＶＳＳラインに連結された前記第１導電型のアクティブ領域とよりなったパワークランプ素子と、
　前記第１導電型の基板内に形成された前記第１導電型のウェル内に形成され、前記ＶＳＳラインに連結された前記第１導電型のアクティブ領域と前記Ｉ／Ｏパッドに連結された前記第２導電型のアクティブ領域とよりなったＶＳＳ ＥＳＤ保護素子を含むＩ／Ｏ ＥＳＤ保護セルと、
　前記ＶＤＤライン及び前記ＶＳＳラインとの間に接続された第２パワークランプ素子と
、を含むことを特徴とする集積回路装置。」
　
「【請求項１５】
　第１導電型の基板内に形成された第２導電型のウェル内に形成され、入出力Ｉ／Ｏパッドに連結された前記第１導電型のアクティブ領域と電源電圧ＶＤＤラインに連結された前記第２導電型のアクティブ領域よりなったＶＤＤ ＥＳＤ保護素子と、
　前記第１導電型の基板内に形成された第１導電型のウェル内に形成され、ＶＤＤラインに連結された前記第２導電型のアクティブ領域と接地電圧ＶＳＳラインに連結された前記第１導電型のアクティブ領域とよりなったパワークランプ素子と、
　前記第１導電型の基板内に形成された前記第１導電型のウェル内に形成され、前記ＶＳＳラインに連結された前記第１導電型のアクティブ領域と前記Ｉ／Ｏパッドに連結された前記第２導電型のアクティブ領域とよりなったＶＳＳ ＥＳＤ保護素子と、を含むＩ／Ｏ ＥＳＤ保護セルと、
　前記ＶＤＤライン及び前記ＶＳＳラインとの間に接続された第２パワークランプ素子と
、を含むことを特徴とする集積回路装置。」
　
「【請求項２４】
　第１導電型の基板内に形成された第２導電型のウェル内に形成され、第１チャンネル領域を定義するように離隔され、少なくとも１つは入出力Ｉ／Ｏパッドに連結され、残りは電源電圧ＶＤＤラインに連結される前記第１導電型のアクティブ領域と前記第１チャンネル領域上に形成された第１ゲートとよりなったＶＤＤ ＥＳＤ保護素子と、
　前記第１導電型の基板内に形成された前記第１導電型のウェル内に形成され、第２チャンネル領域を定義するように離隔され、１つは前記ＶＤＤラインに連結され、残りは接地電圧ＶＳＳラインに連結される前記第２導電型のアクティブ領域及び前記第２チャンネル領域上に形成された第２ゲートよりなるか、前記第１導電型の基板内に形成された前記第２導電型のウェル内に形成され、前記第２チャンネル領域を定義するように離隔され、１つは前記ＶＤＤラインに連結され、残りは前記ＶＳＳラインに連結される前記第１導電型のアクティブ領域及び前記第２チャンネル領域上に形成された第２ゲートよりなるパワークランプ素子と、
　前記第１導電型の基板内に形成された前記第１導電型のウェル内に形成され、第３チャンネル領域を定義するように離隔され、少なくとも１つは入出力Ｉ／Ｏパッドに連結され、残りは前記ＶＳＳラインに連結される前記第２導電型のアクティブ領域と前記第３チャンネル領域上に形成された第３ゲートとよりなったＶＳＳ ＥＳＤ保護素子を含むＩ／Ｏ ＥＳＤ保護セルと、
　前記ＶＤＤライン及び前記ＶＳＳラインとの間に接続された第２パワークランプ素子と、を含むことを特徴とする集積回路装置。」
　
（補正後）
「【請求項１】
　入出力（Ｉ／Ｏ）パッドと電源電圧ＶＤＤライン間に接続されたＶＤＤ静電気放電（ＥＳＤ）保護素子と、
　前記Ｉ／Ｏパッドと接地電圧ＶＳＳライン間に接続されたＶＳＳ ＥＳＤ保護素子と、
　前記ＶＤＤライン及び前記ＶＳＳライン間に接続されたパワークランプ素子より構成されたＩ／Ｏ ＥＳＤ保護セルと、
　前記ＶＤＤライン及び前記ＶＳＳラインとの間に接続された第２パワークランプ素子と、
　前記Ｉ／Ｏパッドを複数具備し、前記Ｉ／Ｏパッド別に前記Ｉ／Ｏ ＥＳＤ保護セルをそれぞれ含み、
　前記Ｉ／Ｏ ＥＳＤ保護セルで前記ＶＤＤ ＥＳＤ保護素子、前記パワークランプ素子及び前記ＶＳＳ ＥＳＤ保護素子は各素子が一直線に連結されるように隣接するか、一部重畳されて配置されたことを特徴とする集積回路装置。」
　
「【請求項７】
　第１導電型の基板内に形成された第２導電型のウェル内に形成され、Ｉ／Ｏパッドに連結された前記第１導電型のアクティブ領域と電源電圧ＶＤＤラインに連結された前記第２導電型のアクティブ領域とよりなったＶＤＤ ＥＳＤ保護素子と、
　前記第１導電型の基板内に形成された第２導電型のウェル内に形成され、前記ＶＤＤラインに連結された前記第２導電型のアクティブ領域と接地電圧ＶＳＳラインに連結された前記第１導電型のアクティブ領域とよりなったパワークランプ素子と、
　前記第１導電型の基板内に形成された前記第１導電型のウェル内に形成され、前記ＶＳＳラインに連結された前記第１導電型のアクティブ領域と前記Ｉ／Ｏパッドに連結された前記第２導電型のアクティブ領域とよりなったＶＳＳ ＥＳＤ保護素子を含むＩ／Ｏ ＥＳＤ保護セルと、
　前記ＶＤＤライン及び前記ＶＳＳラインとの間に接続された第２パワークランプ素子と、
　前記Ｉ／Ｏパッドを複数具備し、前記Ｉ／Ｏパッド別に前記Ｉ／Ｏ ＥＳＤ保護セルをそれぞれ含むことを特徴とする集積回路装置。」
　
「【請求項１５】
　第１導電型の基板内に形成された第２導電型のウェル内に形成され、入出力Ｉ／Ｏパッドに連結された前記第１導電型のアクティブ領域と電源電圧ＶＤＤラインに連結された前記第２導電型のアクティブ領域よりなったＶＤＤ ＥＳＤ保護素子と、
　前記第１導電型の基板内に形成された第１導電型のウェル内に形成され、ＶＤＤラインに連結された前記第２導電型のアクティブ領域と接地電圧ＶＳＳラインに連結された前記第１導電型のアクティブ領域とよりなったパワークランプ素子と、
　前記第１導電型の基板内に形成された前記第１導電型のウェル内に形成され、前記ＶＳＳラインに連結された前記第１導電型のアクティブ領域と前記Ｉ／Ｏパッドに連結された前記第２導電型のアクティブ領域とよりなったＶＳＳ ＥＳＤ保護素子と、を含むＩ／Ｏ ＥＳＤ保護セルと、
　前記ＶＤＤライン及び前記ＶＳＳラインとの間に接続された第２パワークランプ素子と、
　前記Ｉ／Ｏパッドを複数具備し、前記Ｉ／Ｏパッド別に前記Ｉ／Ｏ ＥＳＤ保護セルをそれぞれ含むことを特徴とする集積回路装置。」
　
「【請求項２４】
　第１導電型の基板内に形成された第２導電型のウェル内に形成され、第１チャンネル領域を定義するように離隔され、少なくとも１つは入出力Ｉ／Ｏパッドに連結され、残りは電源電圧ＶＤＤラインに連結される前記第１導電型のアクティブ領域と前記第１チャンネル領域上に形成された第１ゲートとよりなったＶＤＤ ＥＳＤ保護素子と、
　前記第１導電型の基板内に形成された前記第１導電型のウェル内に形成され、第２チャンネル領域を定義するように離隔され、１つは前記ＶＤＤラインに連結され、残りは接地電圧ＶＳＳラインに連結される前記第２導電型のアクティブ領域及び前記第２チャンネル領域上に形成された第２ゲートよりなるか、前記第１導電型の基板内に形成された前記第２導電型のウェル内に形成され、前記第２チャンネル領域を定義するように離隔され、１つは前記ＶＤＤラインに連結され、残りは前記ＶＳＳラインに連結される前記第１導電型のアクティブ領域及び前記第２チャンネル領域上に形成された第２ゲートよりなるパワークランプ素子と、
　前記第１導電型の基板内に形成された前記第１導電型のウェル内に形成され、第３チャンネル領域を定義するように離隔され、少なくとも１つは入出力Ｉ／Ｏパッドに連結され、残りは前記ＶＳＳラインに連結される前記第２導電型のアクティブ領域と前記第３チャンネル領域上に形成された第３ゲートとよりなったＶＳＳ ＥＳＤ保護素子を含むＩ／Ｏ ＥＳＤ保護セルと、
　前記ＶＤＤライン及び前記ＶＳＳラインとの間に接続された第２パワークランプ素子と、
　前記Ｉ／Ｏパッドを複数具備し、前記Ｉ／Ｏパッド別に前記Ｉ／Ｏ ＥＳＤ保護セルをそれぞれ含むことを特徴とする集積回路装置。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、次のとおりである。
（１）補正事項１
　補正前の請求項１、７、１５、２４のそれぞれに「前記Ｉ／Ｏパッドを複数具備し、前記Ｉ／Ｏパッド別に前記Ｉ／Ｏ ＥＳＤ保護セルをそれぞれ含」む点を追加し、補正後の請求項１、７、１５、２４とすること。
　
（２）補正事項２
　補正前の請求項２の「前記集積回路装置は前記Ｉ／Ｏパッドを複数具備し、前記Ｉ／Ｏパッド別に前記Ｉ／Ｏ ＥＳＤ保護セルをそれぞれ具備し、
　前記Ｉ／Ｏ ＥＳＤ保護セルのピッチ及び高さが前記Ｉ／Ｏパッドのピッチ及び高さにより決定されることを特徴とする請求項１に記載の集積回路装置。」を補正後の「前記Ｉ／Ｏ ＥＳＤ保護セルのピッチ及び高さが前記Ｉ／Ｏパッドのピッチ及び高さにより決定されることを特徴とする請求項１に記載の集積回路装置。」に補正すること。
　
３．新規事項の追加の有無及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１は、補正前の請求項１、７、１５、２４の「Ｉ／Ｏパッド」及び「Ｉ／Ｏ ＥＳＤ保護セル」に対して技術的限定を加えることによって、特許請求の範囲の減縮をしようとする補正であるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項１により補正された部分は、本願の願書に最初に添付した特許請求の範囲（以下「当初特許請求の範囲」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。）の請求項２に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２は、補正事項１によって、補正前の請求項２に記載された「前記Ｉ／Ｏパッドを複数具備し、前記Ｉ／Ｏパッド別に前記Ｉ／Ｏ ＥＳＤ保護セルをそれぞれ含」む点を補正前の請求項１に追加することに伴って、補正前の請求項２から上記「前記Ｉ／Ｏパッドを複数具備し、前記Ｉ／Ｏパッド別に前記Ｉ／Ｏ ＥＳＤ保護セルをそれぞれ含」む点を削除する補正であり、補正前の請求項１を引用する請求項２と、補正後の請求項１を引用する請求項２では実質的な内容が変わらないようにする補正であるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　したがって、補正事項１は特許法第１７条の２第４項に規定する要件を満たす。
　また、上述のように、補正後の請求項２は、補正前の請求項２と実質的な内容は代わらないので、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることは明らかである。
　したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（３）新規事項の追加の有無及び補正の目的の適否のまとめ
　以上検討したとおり、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項に規定する独立特許要件を満たすか）否かをさらに検討する。
　
４．独立特許要件についての検討
（１）本願補正発明
　本件補正による補正後の請求項１〜３３に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜３３に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（本願補正発明）は、請求項１に記載されている事項により特定される、上記１．に補正後の請求項１として記載したとおりのものであり、再掲すると次のとおりである。
　
「【請求項１】
　入出力（Ｉ／Ｏ）パッドと電源電圧ＶＤＤライン間に接続されたＶＤＤ静電気放電（ＥＳＤ）保護素子と、
　前記Ｉ／Ｏパッドと接地電圧ＶＳＳライン間に接続されたＶＳＳ ＥＳＤ保護素子と、
　前記ＶＤＤライン及び前記ＶＳＳライン間に接続されたパワークランプ素子より構成されたＩ／Ｏ ＥＳＤ保護セルと、
　前記ＶＤＤライン及び前記ＶＳＳラインとの間に接続された第２パワークランプ素子と、
　前記Ｉ／Ｏパッドを複数具備し、前記Ｉ／Ｏパッド別に前記Ｉ／Ｏ ＥＳＤ保護セルをそれぞれ含み、
　前記Ｉ／Ｏ ＥＳＤ保護セルで前記ＶＤＤ ＥＳＤ保護素子、前記パワークランプ素子及び前記ＶＳＳ ＥＳＤ保護素子は各素子が一直線に連結されるように隣接するか、一部重畳されて配置されたことを特徴とする集積回路装置。」
　
（２）引用例の表示
　引用例１：特開平１１−２５１４５３号公報
　
（３）引用刊行物に記載された発明
（３−１）引用例１の記載
ア．原査定の拒絶の理由に引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開平１１−２５１４５３号公報（以下「引用例１」という。）には、「半導体集積装置」（発明の名称）に関して、図１〜図４とともに、次の記載がある（ここにおいて、下線は当合議体が付加したものである。以下同様。）。
　
ａ．「【０００１】
【発明の属する技術分野】本発明は、相補型電界効果トランジスタ（以下ＣＭＯＳと略記する）の静電気保護装置に関する。」
　
ｂ．「【０００６】
【発明の実施の形態】
図１は、本発明の一実施例を示す保護回路であって、ＣＭＯＳインバータを出力回路とした場合である。図３は、図１の破線枠１３で囲まれた部分の集積回路のの平面パターン図の一例を示したものである。図４は、拡散部分に着目して図３の断面構造を示した図である。図２は、本発明の考え方を入力端子に適用した場合の保護回路の一例を示す図である。
【０００７】さて
図１において、端子１は電源
端子２は、
インバータの出力端子
【０００８】
ＰチャネルＭＯＳトランジスタ９は、ソースとゲートを電源Ｖｃｃに接続し、ドレインをグランド３に接続した通常非導通のトランジスタである。
【０００９】抵抗８，１０は、保護抵抗で、拡散もしくは多結晶シリコン等の半導体集積回路の導電性材料を用いて形成される。
ダイオード４，５は、従来の保護装置で用いられているＰ
+
ｎ
-
，Ｎ
+
Ｐ
-
接合で、端子２と電源１，３の間に接続される。
本発明では、ＯＵＴ端子２に印加されたサージ電荷は、図１のＡもしくはＢ経路をたどって電源端子１，３に放電される。
非導通のＰチャネルトランジスタ９は、高電圧サージがソース・ドレイン間に印加されるとパンチスルーやソース，ドレインそれにサブからなる寄生ＰＮＰバイポーラトランジスタがオンし、サージ電流が流れる。
【００１０】以上本発明によれば、トランジスタ９に相当するトランジスタは、ＮチャネルＭＯＳトランジスタでも良く、またＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを並列に設けても良いことは明らかである。
また図２に示されるように入力端予に対しても、同一の考え方で本発明の保護回路を適用することができる。
　
イ．摘記した上記段落【０００８】〜【０００９】には、ＰチャネルＭＯＳトランジスタ９が、「ソースとゲートを電源Ｖｃｃに接続し、ドレインをグランド３に接続」されることにより、「通常非導通」となっているが、高電圧サージがソース・ドレイン間に印加されるとサージ電流が流れる保護回路として機能するものであることが記載されている。なお、ＰチャネルＭＯＳトランジスタ９は上記のように接続（いわゆる、ダイオード接続）されることにより、ダイオードと同様の機能を有することは技術常識である。
　
ウ．引用例１にはダイオード１４の機能については明記されていないが、図１及び図２を参照すると、電源ＶｃｃとグランドＧＮＤの間に接続されるものであることが見て取ることができ、ＰチャネルＭＯＳトランジスタ９がダイオード接続されることにより保護回路として機能するのと同様に、ダイオード１４も保護回路として機能することは自明である。
　
エ．ＰチャネルＭＯＳトランジスタ９とダイオード１４は、上記イ．とウ．で確認したように、電源Ｖｃｃ及びグランドＧＮＤと接続されるものであるが、図１と図２を参照すると、電源Ｖｃｃと接続されるということは、電源Ｖｃｃの端子１と接続された配線（以下「電源配線」という。）に接続されることを表し、グランドＧＮＤと接続されるということは、グランドＧＮＤの端子３と接続された配線（以下「グランド配線」という。）に接続されることを表していることは、明らかである。
　
オ．摘記した上記段落【０００９】の記載によれば、ダイオード４，５は、「端子２と電源１，３の間に接続される」ものであるが、上記エ．と同様の理由により、ダイオード４は端子２と電源配線の間に接続され、ダイオード５は端子２とグランド配線の間に接続されるものである。
　
カ．図１の回路のうち、破線枠１３の部分の平面パターン図である図３を参照すると、保護ダイオード４と、ＰチャネルＭＯＳトランジスタ９によって囲まれた保護ダイオード５が、略矩形の領域内に隣接して配置されていることが、見て取れる。また、図３とその断面図である図４を参照すると、保護ダイオード４と保護ダイオード５の間にＰチャネルＭＯＳトランジスタ９の一部が形成されていることから、保護ダイオード４とＰチャネルＭＯＳトランジスタ９と保護ダイオード５が一直線上に配置されていることが、見て取れる。
　
キ．図１の回路のうち、破線枠１３の部分の平面パターン図である図３を参照すると、図１に記載された出力端子２は、略矩形形状の電極として形成されるものであることが、見て取れる。
　
ク．段落【０００７】〜【０００９】には、図１に記載されたＣＭＯＳインバータの出力回路において、出力端子２に対応して、破線枠１３で囲まれた、保護ダイオード４と、保護ダイオード５と、ＰチャネルＭＯＳトランジスタ９の組を含む保護回路を設けることが記載されており、段落【００１０】には、図２に記載されたＣＭＯＳインバータの入力回路においても、入力端子２に対応して、破線枠１３で囲まれた、前記出力回路の前記保護回路と同様の構成の保護回路を設けることが記載されている。
　
（３−２）引用発明
　上記（３−１）のア．〜ク．を総合すれば、引用例１には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「入力端子または出力端子２と電源配線の間に接続された保護ダイオード４と、
前記入力端子または出力端子２とグランド配線の間に接続された保護ダイオード５と、
前記電源配線と前記グランド配線の間に接続されたＰチャネルＭＯＳトランジスタ９と、
前記電源配線と前記グランド配線の間に接続されたダイオード１４と、を含み、
　前記入力端子または出力端子２に対して、前記保護ダイオード４と前記保護ダイオード５とＰチャネルＭＯＳトランジスタ９の組が設けられ、
　前記保護ダイオード４と、前記ＰチャネルＭＯＳトランジスタ９によって囲まれた前記保護ダイオード５が、略矩形の領域内に隣接して配置されたことを特徴とする半導体集積装置。」
　
（４）対比
（４−１）次に、本願補正発明と引用発明とを対比する。
ア．引用発明の「入力端子または出力端子２」は、上記（３−１）のキ．で検討したように、略矩形形状の電極として形成されるものであるから、本願補正発明の「入出力（Ｉ／Ｏ）パッド」に相当している。
　
イ．引用発明の「電源配線」と「グランド配線」は、それぞれ、本願補正発明の「電源電圧ＶＤＤライン」と「接地電圧ＶＳＳライン」に相当している。
　
ウ．引用発明の「保護ダイオード４」は、本願補正発明の「電源電圧ＶＤＤライン」に相当する「電源配線」に接続されることにより、端子２にサージを受けた場合にサージ電流を流して回路を保護する機能を有するから、本願補正発明の「ＶＤＤ静電気放電（ＥＳＤ）保護素子」に相当している。また、引用発明の「保護ダイオード５」は、本願補正発明の「接地電圧ＶＳＳライン」に相当する「グランド配線」に接続されることにより、端子２にサージを受けた場合にサージ電流を流して回路を保護する機能を有するから、本願補正発明の「ＶＳＳ ＥＳＤ保護素子」に相当している。
　
エ．本願明細書の段落【００１７】には、「パワークランプ素子３６，４０でダイオードＤ１、Ｄ２、Ｄ３、Ｄ４を例示したが、ダイオード以外にもＭＯＳトランジスタ・・・などが使われうることは言うまでもない。」と記載されているから、本願補正発明において、パワークランプ素子及び第２のパワークランプ素子はダイオードとＭＯＳトランジスタを含むものである。そして、引用発明の「ＰチャネルＭＯＳトランジスタ９」と「ダイオード１４」は、いずれも、本願補正発明の「電源電圧ＶＤＤライン」に相当する「電源配線」と、本願補正発明の「接地電圧ＶＳＳライン」に相当する「グランド配線」に接続されることにより、端子２にサージを受けた場合にサージ電流を流して回路を保護する機能を有する素子であるから、それぞれ、本願補正発明の「パワークランプ素子」と「第２パワークランプ素子」に相当している。
　
オ．引用発明において、「前記ＰチャネルＭＯＳトランジスタ９によって囲まれた保護ダイオード５」を配置していることは、本願補正発明において「前記ＶＤＤ ＥＳＤ保護素子、前記パワークランプ素子及び前記ＶＳＳ ＥＳＤ保護素子は各素子が」「一部重畳されて配置されたこと」に相当している。また、引用発明において、「前記保護ダイオード４と、前記ＰチャネルＭＯＳトランジスタ９によって囲まれた保護ダイオード５が」「隣接して配置され」ていることは、上記（３−１）のカ．の検討によれば、保護ダイオード４とＰチャネルＭＯＳトランジスタ９と保護ダイオード５が一直線上に配置されているということでもあるので、本願補正発明において「前記ＶＤＤ ＥＳＤ保護素子、前記パワークランプ素子及び前記ＶＳＳ ＥＳＤ保護素子は各素子が一直線に連結されるように隣接」して「配置された」ことに相当している。
　　
（４−２）そうすると、本願補正発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「入出力（Ｉ／Ｏ）パッドと電源電圧ＶＤＤライン間に接続されたＶＤＤ静電気放電（ＥＳＤ）保護素子と、
　前記Ｉ／Ｏパッドと接地電圧ＶＳＳライン間に接続されたＶＳＳ ＥＳＤ保護素子と、
　前記ＶＤＤライン及び前記ＶＳＳライン間に接続されたパワークランプ素子と、
　前記ＶＤＤライン及び前記ＶＳＳラインとの間に接続された第２パワークランプ素子と、
　前記ＶＤＤ ＥＳＤ保護素子、前記パワークランプ素子及び前記ＶＳＳ ＥＳＤ保護素子は各素子が一直線に連結されるように隣接するか、一部重畳されて配置されたことを特徴とする集積回路装置。」
　
《相違点》
《相違点１》
　本願補正発明は、「ＶＤＤ静電気放電（ＥＳＤ）保護素子」と「ＶＳＳ ＥＳＤ保護素子」と「パワークランプ素子」によって「Ｉ／Ｏ ＥＳＤ保護セル」が構成されているのに対して、引用発明は、本願補正発明の「ＶＤＤ静電気放電（ＥＳＤ）保護素子」と「ＶＳＳ ＥＳＤ保護素子」と「パワークランプ素子」にそれぞれ相当する「保護ダイオード４」と「保護ダイオード５」と「ＰチャネルＭＯＳトランジスタ９」を備えているものの、これらから「Ｉ／Ｏ ＥＳＤ保護セル」を構成する点について特定されていない点。
　
《相違点２》
　本願補正発明は、「前記Ｉ／Ｏパッドを複数具備」しているのに対して、引用発明は、入力端子または出力端子２を複数具備する点について特定されていない点。
　
《相違点３》
　本願補正発明は、「前記Ｉ／Ｏパッド別に前記Ｉ／Ｏ ＥＳＤ保護セルをそれぞれ含」んでいるのに対して、引用発明は、「前記入力端子または出力端子２に対して、前記保護ダイオード４と前記保護ダイオード５とＰチャネルＭＯＳトランジスタ９の組が設けられ」ている点。
　
（５）相違点１、２、３についての当審の判断
（５−１）相違点１について
　集積回路製造の技術分野において、「セル」とは、集積回路設計における概念であって、アンドゲートやインバータ等の特定の機能を有するように接続され、配置された複数のトランジスタや抵抗等の接続情報や配置情報を予め設計装置に登録したものであり、集積回路の設計の際には「セル」を単位として設計を行うものであるが、実際に半導体基板上に集積回路装置として製造された後には、いずれの部分がセルであるかを区別することはできない。例えば、本願図４Ａでは、「Ｉ／Ｏ ＥＳＤ保護セル１３０」を点線によって表しているが、実際の集積回路では、このような点線は実在しないので、どこがセルであるかを区別することはできない。
　したがって、本願補正発明の集積回路装置における「Ｉ／Ｏ ＥＳＤ保護セル」とは、「Ｉ／Ｏ ＥＳＤ保護セル」として設計された一組の素子が形成された基板上のある領域のことを表すものと認められ、言葉を変えて言えば、Ｉ／Ｏ パッドへの静電気放電（ＥＳＤ）に対する保護回路として機能する、まとまりをもって配置された一組の素子が形成された領域ということができる。
　一方、引用発明では、「前記保護ダイオード４と、前記ＰチャネルＭＯＳトランジスタ９によって囲まれた保護ダイオード５が、略矩形の領域内に隣接して配置」されており、保護ダイオード４とＰチャネルＭＯＳトランジスタ９と保護ダイオード５は、入力端子または出力端子２からのサージに対する保護のために、まとまりをもって配置された一組の素子であると言えるから、「略矩形の領域内に隣接して配置」された「前記保護ダイオード４と、前記ＰチャネルＭＯＳトランジスタ９によって囲まれた保護ダイオード５」は、本願補正発明の「Ｉ／Ｏ ＥＳＤ保護セル」に相当している。
　したがって、相違点１は本願補正発明と引用発明の実質的な相違点ではない。
　
（５−２）相違点２について
　引用発明は、入力端子または出力端子２を含む半導体集積装置であるところ、半導体集積回路に対する情報の入出力を行うために、入力端子と出力端子の両者を備えている必要があることは技術常識であるから、引用発明の半導体集積回路は、文言上「入力端子または出力端子２」と記載されていたとしても、実際には、入力端子と出力端子を少なくとも１つずつ有しているものと認められる。たとえそうではないとしても、引用発明において、入力端子と出力端子を少なくとも１つずつ設けることは当業者が容易になし得たことである。
　そして、上記入力端子及び出力端子が２つのＩ／Ｏパッドに相当することは明らかであるから、引用発明は複数のＩ／Ｏパッドを具備しているか、そうではないとしても、引用発明において、複数のＩ／Ｏパッドを設けることは当業者が容易になし得たことである。
　したがって、相違点２は、本願補正発明と引用発明の実質的な相違点ではないか、そうではないとしても、当業者が容易になし得た事項の範囲に含まれる程度のものである。
　
（５−３）相違点３について
　上記（５−２）で検討したように、引用発明は、入力端子と出力端子を少なくとも１つずつ有するものであるか、そうではなくても、引用発明において入力端子と出力端子を少なくとも１つずつ設けることは、当業者が容易になし得たことであり、また、集積回路に備えられた全ての端子においてサージに対する保護対策を施す必要があることは、本願の優先権主張日前に日本国内において頒布された刊行物である、下記の周知例にも記載されているように、周知の技術事項であるから、引用発明において、入力端子と出力端子を少なくとも１つずつ有するものとすることに伴って、上記入力端子と出力端子のいずれにも、保護ダイオード４と保護ダイオード５とＰチャネルＭＯＳトランジスタ９の組からなる保護回路を設けることは、当業者が容易になし得たことである。　
　
ａ．周知例：特開２００２−４３５３２号公報
　上記周知例には、次の記載がある。
「【００１２】
【発明が解決しようとする課題】ここで、
通常の半導体装置には前述の外部入出力端子が複数設けられており、より静電破壊されにくい半導体装置を提供するためには、全ての外部入出力端子毎に上記構成の保護回路を設けることが理想的である。
　
　そして、上記（５−１）で検討したように、「保護ダイオード４と保護ダイオード５とＰチャネルＭＯＳトランジスタ９の組」は、本願補正発明の「Ｉ／Ｏ ＥＳＤ保護セル」に相当しているから、引用発明において、入力端子と出力端子を少なくとも１つずつ有するものとすることに伴って、本願補正発明の「複数」の「Ｉ／Ｏパッド」に相当する、引用発明の「入力端子」及び「出力端子」毎に、本願補正発明の「Ｉ／Ｏ ＥＳＤ保護セル」に相当する、引用発明の「保護ダイオード４と保護ダイオード５とＰチャネルＭＯＳトランジスタ９の組」を設けるようにすること、すなわち、「Ｉ／Ｏパッド別に」「Ｉ／Ｏ ＥＳＤ保護セルをそれぞれ含」むようにすることは、当業者が容易になし得たことである。
　したがって、相違点３は、当業者が容易になし得た事項の範囲に含まれる程度のものである。
　
（５−４）判断についてのまとめ
　以上、検討したとおり、本願補正発明は、周知の技術事項を勘案することにより、引用発明から当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
（６）独立特許要件についてのまとめ
　したがって、本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正却下の決定のむすび
　以上、検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により、却下すべきものである。
　
第３．本願発明について
１．本願発明
　以上のとおり、本件補正（平成２４年５月３０日に提出された手続補正書による補正）は却下されたので、本願の請求項１〜３３に係る発明は、平成２３年８月１１日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜３３に記載されている事項により特定されるとおりのものであり、そのうち、請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．に補正前の請求項１として記載したとおりのものであり、再掲すると次のとおりである。
　
「【請求項１】
　入出力（Ｉ／Ｏ）パッドと電源電圧ＶＤＤライン間に接続されたＶＤＤ静電気放電（ＥＳＤ）保護素子と、
　前記Ｉ／Ｏパッドと接地電圧ＶＳＳライン間に接続されたＶＳＳ ＥＳＤ保護素子と、
　前記ＶＤＤライン及び前記ＶＳＳライン間に接続されたパワークランプ素子より構成されたＩ／Ｏ ＥＳＤ保護セルと、
　前記ＶＤＤライン及び前記ＶＳＳラインとの間に接続された第２パワークランプ素子と、を含み、
　前記Ｉ／Ｏ ＥＳＤ保護セルで前記ＶＤＤ ＥＳＤ保護素子、前記パワークランプ素子及び前記ＶＳＳ ＥＳＤ保護素子は各素子が一直線に連結されるように隣接するか、一部重畳されて配置されたことを特徴とする集積回路装置。」
　
２．引用刊行物に記載された発明
　引用例１の記載、引用発明、及び周知例に記載された技術事項については、前記第２．４．（３）の（３−１）、（３−２）と、前記第２．４．（５）の（５−３）において認定したとおりである。
　
３．対比・判断 
　前記第２．２．（１）と前記第２．３．（１）で検討したように、本願補正発明は、本件補正前の発明（本願発明）の「Ｉ／Ｏパッド」及び「Ｉ／Ｏ ＥＳＤ保護セル」について、「前記Ｉ／Ｏパッドを複数具備し、前記Ｉ／Ｏパッド別に前記Ｉ／Ｏ ＥＳＤ保護セルをそれぞれ含」む点を限定したものである。逆に言えば、本件補正前の発明（本願発明）は、本願補正発明から、上記の限定を省いたものである。　
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである本願補正発明が、前記第２．４．において検討したとおり、周知の技術事項を勘案することにより、引用発明から当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、当業者が容易に発明をすることができたものである。 
　
第４．結言 
　以上のとおり、本願発明は、周知の技術事項を勘案することにより、引用発明から当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。