(57)【要約】ソース領域、チャネル形成領域およびドレイン領域と、前記チャネル形成領域の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する縦型ＭＩＳＦＥＴを備えた半導体記憶装置を製造する際、縦型ＭＩＳＦＥＴのソース領域を構成するｎ型の多結晶シリコン膜（７）からチャネル形成領域を構成する多結晶シリコン膜（１０）に拡散するリンとは逆導電型のホウ素を上記多結晶シリコン膜（１０）にカウンタードープし、多結晶シリコン膜（１０）の実効的な不純物濃度を低減することによって、リーク電流（オフ電流）の少ない縦型ＭＩＳＦＥＴを実現する。
2003036714.tif 000002
【特許請求の範囲】
【請求項１】
縦型ＭＩＳＦＥＴの製造方法であって、
半導体基板の主面上に第１導電型の下部半導体層を形成する工程と、
前記下部半導体層の上部に中間半導体層を形成する工程と、
前記中間半導体層および前記下部半導体層を熱処理する工程と、
前記熱処理工程の後、前記中間半導体層の上部に、第１導電型の上部半導体層を形成する工程と、
少なくとも前記上部半導体層および前記中間半導体層をパターニングすることによって、柱状の積層構造体を形成する工程と、
を有し、
前記下部半導体層は、前記縦型ＭＩＳＦＥＴのソース、ドレインの一方を構成し、
前記上部半導体層は、前記縦型ＭＩＳＦＥＴのソース、ドレインの他方を構成し、
前記中間半導体層の側壁部にゲート絶縁膜を介して前記縦型ＭＩＳＦＥＴのゲート電極が構成されることを特徴とする縦型ＭＩＳＦＥＴの製造方法。
【請求項２】
縦型ＭＩＳＦＥＴの製造方法であって、
半導体基板の主面上に第１導電型の下部半導体層を形成する工程と、
前記下部半導体層の上部に中間半導体層を形成する工程と、
前記中間半導体層および前記下部半導体層を熱処理する工程と、
前記熱処理工程の後、前記中間半導体層に、前記第１導電型とは逆の導電型を有する不純物を導入する工程と、
前記不純物導入工程の後、前記中間半導体層の上部に、第１導電型の上部半導体層を形成する工程と、
少なくとも前記上部半導体層および前記中間半導体層をパターニングすることによって、柱状の積層構造体を形成する工程と、
を有し、
前記下部半導体層は、前記縦型ＭＩＳＦＥＴのソース、ドレインの一方を構成し、
前記上部半導体層は、前記縦型ＭＩＳＦＥＴのソース、ドレインの他方を構成し、
前記中間半導体層の側壁部にゲート絶縁膜を介して前記縦型ＭＩＳＦＥＴのゲート電極が構成されることを特徴とする縦型ＭＩＳＦＥＴの製造方法。
【請求項３】
縦型ＭＩＳＦＥＴの製造方法であって、
半導体基板の主面上に第１導電型の下部半導体層を形成する工程と、
前記下部半導体層の上部に中間半導体層を形成する工程と、
前記中間半導体層に、前記第１導電型とは逆の導電型を有する不純物を導入する工程と、
前記不純物導入工程の後、前記中間半導体層の上部に、第１導電型の上部半導体層を形成する工程と、
少なくとも前記上部半導体層および前記中間半導体層をパターニングすることによって、柱状の積層構造体を形成する工程と、
を有し、
前記下部半導体層は、前記縦型ＭＩＳＦＥＴのソース、ドレインの一方を構成し、
前記上部半導体層は、前記縦型ＭＩＳＦＥＴのソース、ドレインの他方を構成し、
前記中間半導体層の側壁部にゲート絶縁膜を介して前記縦型ＭＩＳＦＥＴのゲート電極が構成されることを特徴とする縦型ＭＩＳＦＥＴの製造方法。
【請求項４】
縦型ＭＩＳＦＥＴの製造方法であって、
半導体基板の主面上に第１導電型の下部半導体層を形成する工程、
前記下部半導体層の上部に拡散バリア層を形成する工程、
前記拡散バリア層の上部に中間半導体層を形成する工程、
前記中間半導体層形成工程の後、前記半導体基板を熱処理する工程、
前記熱処理工程の後、少なくとも前記中間半導体層および前記下部半導体層をパターニングすることによって、柱状の積層構造体を形成する工程、
を有し、
前記下部半導体層は、前記縦型ＭＩＳＦＥＴのソース、ドレインの一方を構成し、
前記中間半導体層の側壁部にゲート絶縁膜を介して前記縦型ＭＩＳＦＥＴのゲート電極が構成され、
前記縦型ＭＩＳＦＥＴのソース、ドレインの他方を構成する上部半導体層が前記中間半導体層の上部に構成されることを特徴とする縦型ＭＩＳＦＥＴの製造方法。
【請求項５】
縦型ＭＩＳＦＥＴの製造方法であって、
半導体基板の主面上に第１導電型の下部半導体層を形成する工程、
前記下部半導体層の上部に拡散バリア層を形成する工程、
前記拡散バリア層の上部に中間半導体層を形成する工程、
前記中間半導体層形成工程の後、前記半導体基板を熱処理する工程、
前記中間半導体層に、前記第１導電型とは逆の導電型を有する不純物を導入する工程、
前記不純物導入工程の後、少なくとも前記中間半導体層および前記下部半導体層をパターニングすることによって、柱状の積層構造体を形成する工程、
を有し、
前記下部半導体層は、前記縦型ＭＩＳＦＥＴのソース、ドレインの一方を構成し、
前記中間半導体層の側壁部にゲート絶縁膜を介して前記縦型ＭＩＳＦＥＴのゲート電極が構成され、
前記縦型ＭＩＳＦＥＴのソース、ドレインの他方を構成する上部半導体層が前記前記中間半導体層の上部に構成されることを特徴とする縦型ＭＩＳＦＥＴの製造方法。
【請求項６】
前記上部半導体層と前記中間半導体層との間に、さらに拡散バリア層が形成されることを特徴とする請求項４または５記載の縦型ＭＩＳＦＥＴの製造方法。
【請求項７】
前記下部半導体層は、前記半導体基板上に堆積した第１導電型の半導体膜で構成されることを特徴とする請求項１から６のいずれか一項に記載の縦型ＭＩＳＦＥＴの製造方法。
【請求項８】
前記柱状の積層構造体を形成した後、前記中間半導体層の側壁部にゲート絶縁膜を形成する工程と、
前記中間半導体層の側壁部に、前記ゲート絶縁膜を介してゲート電極を形成する工程と、
をさらに有することを特徴とする請求項１から７のいずれか一項に記載の縦型ＭＩＳＦＥＴの製造方法。
【請求項９】
前記中間半導体層形成工程において、前記中間半導体層は、アモルファスシリコン膜で構成され、
前記中間半導体層形成工程後の熱処理工程で、前記アモルファスシリコン膜を多結晶化することを特徴とする請求項１から８のいずれか一項に記載の縦型ＭＩＳＦＥＴの製造方法。
【請求項１０】
前記中間半導体層に導入された不純物の濃度は、前記下部半導体層および前記上部半導体層に近い領域で低く、前記下部半導体層および前記上部半導体層から遠い領域で高いことを特徴とする請求項１から９のいずれか一項に記載の縦型ＭＩＳＦＥＴの製造方法。
【請求項１１】
前記中間半導体層は、前記ゲート電極に電圧を印加しない状態で完全空乏化することを特徴とする請求項１から１０のいずれか一項に記載の縦型ＭＩＳＦＥＴの製造方法。
【請求項１２】
前記中間半導体層および前記下部半導体層をパターニングすることによって、四角柱状の積層構造体を形成することを特徴とする請求項１から１１のいずれか一項に記載の縦型ＭＩＳＦＥＴの製造方法。
【請求項１３】
前記中間半導体層形成工程において、前記中間半導体層は、不純物濃度が１×１０１６個／ｃｍ３以下のアモルファスシリコン膜で構成され、
前記不純物の導入は、前記不純物を前記半導体基板の主面に対して垂直方向に打ち込むイオン注入法によって行なうことを特徴とする請求項１から１３のいずれか一項に記載の縦型ＭＩＳＦＥＴの製造方法。
【請求項１４】
縦型ＭＩＳＦＥＴであって、
半導体基板の主面上に形成された第１導電型の下部半導体層と、
前記下部半導体層の上部に形成され、かつ前記第１導電型とは逆の導電型を有する不純物が導入された中間半導体層と、
前記中間半導体層の上部に形成された第１導電型の上部半導体層と、
を有し、
少なくとも前記上部半導体層および前記中間半導体層は、柱状の積層構造体で構成され、
前記下部半導体層は、前記縦型ＭＩＳＦＥＴのソース、ドレインの一方を構成し、
前記上部半導体層は、前記縦型ＭＩＳＦＥＴのソース、ドレインの他方を構成し、
前記中間半導体層の側壁部にゲート絶縁膜を介して前記縦型ＭＩＳＦＥＴのゲート電極が構成され、
前記中間半導体層に導入された前記不純物の濃度は、前記下部半導体層および前記上部半導体層に近い領域で低く、前記下部半導体層および前記上部半導体層から遠い領域で高いことを特徴とする縦型ＭＩＳＦＥＴ。
【請求項１５】
前記不純物が導入された前記中間半導体層は、前記ゲート電極に電圧を印加しない状態で完全空乏化することを特徴とする請求項１４記載の縦型ＭＩＳＦＥＴ。
【請求項１６】
ソース領域、チャネル形成領域およびドレイン領域と、前記チャネル形成領域の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有するＭＩＳＦＥＴを備えた半導体記憶装置の製造方法であって、
第１不純物を含むソース領域を形成する工程と、
前記ソース領域の上部にチャネル形成領域を形成する工程と、
前記チャネル形成領域に、前記第１不純物とは逆の導電型を有する第２不純物を導入する工程と、
前記チャネル形成領域の上部に前記第１不純物を含むドレイン領域を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項１７】
半導体基板の主面上に形成されたソース領域、チャネル形成領域およびドレイン領域と、前記チャネル形成領域の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有するＭＩＳＦＥＴを備えた半導体記憶装置の製造方法であって、
半導体基板の主面上に第１不純物を含むソース領域を形成する工程と、
前記ソース領域の上部にチャネル形成領域を形成する工程と、
前記チャネル形成領域を形成した後、前記半導体基板を熱処理する工程と、
前記チャネル形成領域に、前記第１不純物とは逆の導電型を有する第２不純物を導入する工程と、
前記チャネル形成領域の上部に前記第１不純物を含むドレイン領域を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項１８】
半導体基板の主面上に形成されたソース領域、チャネル形成領域およびドレイン領域と、前記チャネル形成領域の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有するＭＩＳＦＥＴを備えた半導体記憶装置の製造方法であって、
半導体基板の主面上に第１不純物を含む下部半導体層を形成する工程と、
前記下部半導体層の上部に中間半導体層を形成する工程と、
前記中間半導体層を形成した後、前記半導体基板を熱処理する工程と、
前記中間半導体層に、前記第１不純物とは逆の導電型を有する第２不純物を導入する工程と、
前記中間半導体層に前記第２不純物を導入した後、前記下部半導体層および前記中間半導体層をパターニングすることによって、前記下部半導体層からなるソース領域および前記中間半導体層からなるチャネル形成領域を有する積層構造体を形成する工程と、
前記中間半導体層の上部に、前記第１不純物を含む上部半導体層からなるドレイン領域を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項１９】
半導体基板の主面上に形成されたソース領域、チャネル形成領域およびドレイン領域と、前記チャネル形成領域の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有するＭＩＳＦＥＴを備えた半導体記憶装置の製造方法であって、
半導体基板の主面上に第１不純物を含むソース領域を形成する工程と、
前記ソース領域の上部にチャネル形成領域を形成する工程と、
前記チャネル形成領域を形成する工程の後、前記半導体基板を熱処理する工程と、
前記チャネル形成領域に、前記第１不純物とは逆の導電型を有する第２不純物を導入する工程と、
前記チャネル形成領域の上部に前記第１不純物を含むドレイン領域を形成する工程と、
前記ドレイン領域を形成した後、前記半導体基板を再度熱処理する工程と、
前記半導体基板を再度熱処理する工程の後、前記チャネル形成領域に第２不純物を導入する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項２０】
半導体基板の主面上に形成されたソース領域、チャネル形成領域およびドレイン領域と、前記チャネル形成領域の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有するＭＩＳＦＥＴを備えた半導体記憶装置の製造方法であって、
半導体基板の主面上に第１不純物を含むソース領域を形成する工程と、
前記ソース領域の上部に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上部にチャネル形成領域を形成する工程と、
前記チャネル形成領域を形成する工程の後、前記半導体基板を熱処理する工程と、
前記チャネル形成領域の上部に第２絶縁膜を形成する工程と、
前記チャネル形成領域に、前記第１不純物とは逆の導電型を有する第２不純物を導入する工程と、
前記チャネル形成領域の上部に前記第１不純物を含むドレイン領域を形成する工程と、
前記ドレイン領域を形成する工程の後、前記半導体基板を再度熱処理する工程と、
前記半導体基板を再度熱処理する工程の後、前記チャネル形成領域に第２不純物を導入する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項２１】
半導体基板の主面上に形成されたソース領域、チャネル形成領域およびドレイン領域と、前記チャネル形成領域の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有するＭＩＳＦＥＴを備えた半導体記憶装置の製造方法であって、
半導体基板の主面上に第１不純物を含む下部半導体層を形成する工程と、
前記下部半導体層の上部に中間半導体層を形成する工程と、
前記中間半導体層を形成する工程の後、前記半導体基板を熱処理する工程と、
前記中間半導体層に、前記第１不純物とは逆の導電型を有する第２不純物を導入する工程、
前記中間半導体層に前記第２不純物を導入する工程の後、前記下部半導体層および前記中間半導体層をパターニングすることによって、前記下部半導体層からなるソース領域および前記中間半導体層からなるチャネル形成領域を有する積層構造体を形成する工程と、
前記中間半導体層の上部に、前記第１不純物を含む上部半導体層からなるドレイン領域を形成する工程と、
前記ドレイン領域を形成する工程の後、前記半導体基板を再度熱処理する工程と、
前記半導体基板を再度熱処理する工程の後、前記チャネル形成領域に第２不純物を導入する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項２２】
前記チャネル形成領域は、不純物を含まない多結晶シリコン膜からなることを特徴とする請求項１６記載の半導体記憶装置の製造方法。
【請求項２３】
前記チャネル形成領域は、不純物濃度が１×１０１６個／ｃｍ３以下の多結晶シリコン膜からなることを特徴とする請求項１６記載の半導体記憶装置の製造方法。
【請求項２４】
前記ソース領域および前記ドレイン領域のそれぞれは、ｎ型多結晶シリコン膜からなることを特徴とする請求項１６記載の半導体記憶装置の製造方法。
【請求項２５】
前記第１不純物は、リン、ヒ素またはアンチモンであり、前記第２不純物は、ホウ素またはフッ化ホウ素であることを特徴とする請求項２４記載の半導体記憶装置の製造方法。
【請求項２６】
前記ソース領域および前記ドレイン領域のそれぞれは、ｐ型多結晶シリコン膜からなることを特徴とする請求項１６記載の半導体記憶装置の製造方法。
【請求項２７】
前記第１不純物は、ホウ素またはフッ化ホウ素であり、前記第２不純物は、リン、ヒ素またはアンチモンであることを特徴とする請求項２６記載の半導体記憶装置の製造方法。
【請求項２８】
前記第２不純物の導入は、前記第２不純物を半導体基板の主面に対して垂直方向に打ち込むイオン注入法によって行うことを特徴とする請求項１６、１７または１８記載の半導体記憶装置の製造方法。
【請求項２９】
前記チャネル形成領域に導入された前記第２不純物の濃度は、前記ソース領域および前記ドレイン領域に近い領域で低く、遠い領域で高いことを特徴とする請求項１６、１７または１８記載の半導体記憶装置の製造方法。
【請求項３０】
前記第２不純物が導入された前記チャネル形成領域は、前記ゲート電極に電圧を印加しない状態で完全空乏化することを特徴とする請求項１６記載の半導体記憶装置の製造方法。
【請求項３１】
前記第２不純物が導入された前記チャネル形成領域の一部は、中性またはｐ型になることを特徴とする請求項２４記載の半導体記憶装置の製造方法。
【請求項３２】
前記第２不純物が導入された前記チャネル形成領域の一部は、中性またはｎ型になることを特徴とする請求項２６記載の半導体記憶装置の製造方法。
【請求項３３】
前記熱処理工程前の前記チャネル形成領域は、不純物を含まないアモルファスシリコン膜からなることを特徴とする請求項１７記載の半導体記憶装置の製造方法。
【請求項３４】
前記熱処理工程前の前記チャネル形成領域は、不純物濃度が１×１０１６個／ｃｍ３以下のアモルファスシリコン膜からなることを特徴とする請求項１７記載の半導体記憶装置の製造方法。
【請求項３５】
前記熱処理工程前の前記ソース領域は、ｎ型アモルファスシリコン膜からなることを特徴とする請求項１７記載の半導体記憶装置の製造方法。
【請求項３６】
前記熱処理工程前の前記ソース領域は、ｐ型アモルファスシリコン膜からなることを特徴とする請求項１７記載の半導体記憶装置の製造方法。
【請求項３７】
前記熱処理の温度は、５５０℃以上であることを特徴とする請求項１７記載の半導体記憶装置の製造方法。
【請求項３８】
前記熱処理によって、前記ソース領域を構成する前記アモルファスシリコン膜および前記チャネル形成領域を構成する前記アモルファスシリコン膜のそれぞれを多結晶化することを特徴とする請求項１７記載の半導体記憶装置の製造方法。
【請求項３９】
前記ドレイン領域を形成する工程の後、
前記チャネル形成領域の側壁部にゲート絶縁膜を形成する工程と、
前記チャネル形成領域の側壁部に、前記ゲート絶縁膜を挟んでゲート電極を形成する工程と、
をさらに有することを特徴とする請求項１８、１９、２０または２１記載の半導体記憶装置の製造方法。
【請求項４０】
前記熱処理工程前の前記下部半導体層および前記上部半導体層は、ｎ型アモルファスシリコン膜であることを特徴とする請求項１８記載の半導体記憶装置の製造方法。
【請求項４１】
前記熱処理工程前の前記下部半導体層および前記上部半導体層は、ｐ型アモルファスシリコン膜であることを特徴とする請求項１８記載の半導体記憶装置の製造方法。
【請求項４２】
前記熱処理によって、前記下部半導体層を構成する前記アモルファスシリコン膜および前記中間半導体層を構成する前記アモルファスシリコン膜のそれぞれを多結晶化することを特徴とする請求項４０または４１記載の半導体記憶装置の製造方法。
【請求項４３】
前記熱処理工程前の前記中間半導体層は、不純物濃度が１×１０１６個／ｃｍ３以下のアモルファスシリコン膜であることを特徴とする請求項４０または４１記載の半導体記憶装置の製造方法。
【請求項４４】
前記ゲート電極は、多結晶シリコンからなることを特徴とする請求項３９記載の半導体記憶装置の製造方法。
【請求項４５】
前記半導体基板を再度熱処理する際の温度は、９００℃以上であることを特徴とする請求項１９記載の半導体記憶装置の製造方法。
【請求項４６】
前記半導体基板を熱処理する工程前の前記ソース領域および前記チャネル形成領域は、アモルファスシリコン膜からなり、前記半導体基板を熱処理する工程または再度熱処理する工程によって多結晶化されることを特徴とする請求項１９記載の半導体記憶装置の製造方法。
【請求項４７】
前記半導体基板を再度熱処理する工程前における前記第２不純物の導入は、前記第２不純物を前記半導体基板の主面に対して垂直方向に打ち込むイオン注入法によって行い、前記半導体基板を再度熱処理する工程後における前記第２不純物の導入は、前記第２不純物を前記半導体基板の主面に対して０度より大きく、９０度より小さい角度で打ち込むイオン注入法によって行うことを特徴とする請求項３４記載の半導体記憶装置の製造方法。
【請求項４８】
前記半導体基板を再度熱処理する工程後における前記第２不純物の導入は、前記半導体基板を回転させながら、前記第２不純物を複数回打ち込むイオン注入法によって行うことを特徴とする請求項４７記載の半導体記憶装置の製造方法。
【請求項４９】
前記第１絶縁膜および前記第２絶縁膜は、窒化シリコン膜であることを特徴とする請求項２０記載の半導体記憶装置の製造方法。
【請求項５０】
前記下部半導体層および前記中間半導体層のパターニングは、臭化水素または塩素を用いたドライエッチングによって行うことを特徴とする請求項２１記載の半導体記憶装置の製造方法。
【請求項５１】
半導体基板の主面上に形成されたソース領域、チャネル形成領域およびドレイン領域と、前記チャネル形成領域の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有するＭＩＳＦＥＴを備えた半導体記憶装置であって、
前記ソース領域および前記ドレイン領域は、第１不純物を含む多結晶シリコン膜からなり、前記チャネル形成領域は、前記第１不純物とは逆の導電型を有する第２不純物を含む多結晶シリコン膜からなることを特徴とする半導体記憶装置。
【請求項５２】
前記チャネル形成領域に導入された前記第２不純物の濃度は、前記ソース領域および前記ドレイン領域に近い領域で低く、遠い領域で高いことを特徴とする請求項５１記載の半導体記憶装置。
【請求項５３】
前記チャネル形成領域に導入された前記第２不純物の濃度は、前記ソース領域または前記ドレイン領域に近い領域で低く、遠い領域で高いことを特徴とする請求項５１記載の半導体記憶装置。
【請求項５４】
前記チャネル形成領域は、前記ゲート電極に電圧を印加しない状態で完全空乏化することを特徴とする請求項５１記載の半導体記憶装置。
【請求項５５】
前記ソース領域および前記ドレイン領域のそれぞれは、ｎ型多結晶シリコン膜からなり、前記第２不純物は、ｐ型不純物であることを特徴とする請求項５１記載の半導体記憶装置。
【請求項５６】
前記第１不純物は、リン、ヒ素またはアンチモンであり、前記第２不純物は、ホウ素またはフッ化ホウ素であることを特徴とする請求項５５記載の半導体記憶装置。
【請求項５７】
前記チャネル形成領域の導電型は、中性またはｐ型であることを特徴とする請求項５５記載の半導体記憶装置。
【請求項５８】
前記ソース領域および前記ドレイン領域のそれぞれは、ｐ型多結晶シリコン膜からなり、前記第２不純物は、ｎ型不純物であることを特徴とする請求項５１記載の半導体記憶装置。
【請求項５９】
前記第１不純物は、ホウ素またはフッ化ホウ素であり、前記第２不純物は、リン、ヒ素またはアンチモンであることを特徴とする請求項５８記載の半導体記憶装置。
【請求項６０】
前記チャネル形成領域の導電型は、中性またはｎ型であることを特徴とする請求項５８記載の半導体記憶装置。
【請求項６１】
前記ソース領域と前記チャネル形成領域との間に第１絶縁膜が形成され、前記チャネル形成領域と前記ドレイン領域との間に第２絶縁膜が形成されていることを特徴とする請求項５６記載の半導体記憶装置。
【請求項６２】
前記第１絶縁膜および前記第２絶縁膜は、窒化シリコン膜であることを特徴とする請求項６１記載の半導体記憶装置。
【請求項６３】
半導体基板の主面上に形成されたソース領域、チャネル形成領域およびドレイン領域と、前記チャネル形成領域の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有するＭＩＳＦＥＴを備えた半導体記憶装置であって、
前記ソース領域および前記ドレイン領域は、ｎ型の多結晶シリコン膜からなり、前記チャネル形成領域は、その一部が中性またはｐ型の多結晶シリコン膜からなることを特徴とする半導体記憶装置。
【請求項６４】
半導体基板の主面上に形成されたソース領域、チャネル形成領域およびドレイン領域と、前記チャネル形成領域の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有するＭＩＳＦＥＴを備えた半導体記憶装置であって、
前記ソース領域および前記ドレイン領域は、ｐ型の多結晶シリコン膜からなり、前記チャネル形成領域は、その一部が中性またはｎ型の多結晶シリコン膜からなることを特徴とする半導体記憶装置。
【発明の詳細な説明】
技術分野
本発明は、縦型ＭＩＳＦＥＴ、半導体記憶装置およびそれらの製造技術に関し、特に、メモリセルを構成するトランジスタを縦型構造のＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）で構成した半導体記憶装置に適用して有効な技術に関するものである。
背景技術
汎用の大容量半導体記憶装置として、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が主に使用されている。ＤＲＡＭのメモリセルは、半導体基板の主面上にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置され、１個のメモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された１個の容量素子（キャパシタ）とで構成されている。メモリセル選択用ＭＩＳＦＥＴは、主としてゲート酸化膜と、ワード線と一体に構成されたゲート電極と、ソースおよびドレインを構成する一対の半導体領域とによって構成されている。ビット線は、メモリセル選択用ＭＩＳＦＥＴの上部に配置され、ソース、ドレインの一方と電気的に接続されている。情報蓄積用容量素子は、同じくメモリセル選択用ＭＩＳＦＥＴの上部に配置され、ソース、ドレインの他方と電気的に接続されている。
特開平５−１１００１９号公報は、半導体基板内にトレンチ構造のキャパシタを形成し、その上部に縦型構造のＭＩＳトランジスタを配置した１トランジスタ＋１キャパシタ型の半導体記憶装置を開示している。
特開平１１−８７５４１号公報は、上記公報とは異なる縦型構造のＭＩＳＦＥＴを開示している。この縦型ＭＩＳＦＥＴは、半導体基板上に多結晶シリコンからなる柱状の積層構造体を設け、この積層構造体に下層から順に下層半導体層（ソース領域）、中間半導体層（チャネル形成領域）および上層半導体層（ドレイン領域）を形成した構成になっている。中間半導体層の側壁はチャネル領域として機能し、その表面にゲート絶縁膜が形成されている。また、積層構造体の側壁には上記ゲート絶縁膜を介してゲート電極が形成されている。
発明の開示
本発明者らは、前記特開平１１−８７５４１号公報に記載された縦型構造のＭＩＳＦＥＴを用いた半導体記憶装置を開発中である。この縦型ＭＩＳＦＥＴは、半導体基板上に形成した柱状の積層構造体にソース領域、チャネル形成領域およびドレイン領域を形成するので、トランジスタの占有面積を小さくできる利点があり、例えば半導体基板に形成した溝の内部にトレンチ構造の容量素子を形成し、その上部にこの縦型ＭＩＳＦＥＴでメモリセル選択用ＭＩＳＦＥＴを形成すれば、従来のＤＲＡＭよりもセルサイズの小さなメモリセルを実現することが可能となる。
一方、この縦型ＭＩＳＦＥＴは、ノンドープあるいは極めて不純物濃度が低い多結晶シリコン膜からなるチャネル形成領域の上下に高不純物濃度の多結晶シリコン膜を積層してソース、ドレイン領域を形成するので、プロセス中の熱処理によってソース、ドレイン領域中の不純物がチャネル形成領域に熱拡散し易い構造になっている。
しかし、この縦型ＭＩＳＦＥＴは、チャネル形成領域を完全空乏化することによって非動作時のリーク電流（オフ電流）を低減するため、ソース、ドレイン領域中の不純物がチャネル形成領域に熱拡散すると、チャネル形成領域の完全空乏化が阻害され、リーク電流（オフ電流）が増大してしまうという問題がある。また、チャネル形成領域に不純物が拡散することによってしきい値電圧もばらついてしまう。
本発明の目的は、リーク電流（オフ電流）の少ない縦型ＭＩＳＦＥＴの実現することのできる技術を提供することにある。
本発明の目的は、しきい値電圧のばらつきが少ない縦型ＭＩＳＦＥＴの実現することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、半導体基板の主面上に形成されたソース領域、チャネル形成領域およびドレイン領域と、前記チャネル形成領域の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有するＭＩＳＦＥＴの製造方法または前記ＭＩＳＦＥＴを備えた半導体記憶装置の製造方法であって、半導体基板の主面上に第１不純物を含むソース領域を形成する工程と、前記ソース領域の上部にチャネル形成領域を形成する工程と、前記チャネル形成領域に、前記第１不純物とは逆の導電型を有する第２不純物を導入する工程と、前記チャネル形成領域の上部に第１不純物を含むドレイン領域を形成する工程を有するものである。
また、本発明の半導体記憶装置は、半導体基板の主面上に形成されたソース領域、チャネル形成領域およびドレイン領域と、前記チャネル形成領域の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有するＭＩＳＦＥＴを備え、前記ソース領域および前記ドレイン領域は、第１不純物を含む多結晶シリコン膜からなり、前記チャネル形成領域は、前記第１不純物とは逆の導電型を有する第２不純物を含む多結晶シリコン膜からなるものである。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、特に必要なとき以外は、同一または同様な部分の説明を原則として繰り返さない。
（実施の形態１）
本実施形態は、１個のメモリセル選択用ＭＩＳＦＥＴと１個の容量素子とでメモリセルを構成したＤＲＡＭに適用したものであり、図１〜図２４を用いてその製造方法を工程順に説明する。
図１は、メモリセル約４個分の領域を示す半導体基板（以下、単に基板という）１の平面図、図２は、図１のＡ−Ａ’線に沿った基板１の断面図である。なお、特に限定はされないが、基板１はｐ型の単結晶シリコンからなる。
メモリセルを形成するには、まず、図３に示すように、基板１上にＣＶＤ法で膜厚５０〜１００ｎｍ程度の酸化シリコン膜２と膜厚１４０ｎｍ程度の窒化シリコン膜３とを堆積した後、フォトレジスト膜４０をマスクに用いたドライエッチングによって、メモリセル形成領域の窒化シリコン膜３と酸化シリコン膜２とを除去する。
次に、フォトレジスト膜４０をアッシングで除去した後、図４および図５に示すように、窒化シリコン膜３をマスクに用いたドライエッチングでメモリセル形成領域の基板１に直径１２０ｎｍ程度、深さ１μｍ程度の溝４を形成する。
次に、図６に示すように、１０００℃程度の高温雰囲気中でリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物を気相拡散させることによって、溝４の内壁に沿ってｎ型半導体領域５を形成した後、基板１上にＣＶＤ法で膜厚７ｎｍ程度の窒化シリコン膜６を堆積し、続いてＮ２Ｏガスを用いて窒化シリコン膜６を酸窒化処理する。ｎ型半導体領域５は、容量素子のプレート電極を構成し、酸窒化処理された窒化シリコン膜６は、容量素子の容量絶縁膜を構成する。容量絶縁膜は、窒化シリコン膜６に代えて、酸化タンタル膜などの高誘電体膜で構成することもできる。
次に、図７に示すように、基板１上に１０２０個／ｃｍ３程度のリンをドープしたｎ型の多結晶シリコン膜７を堆積した後、溝４の外部の多結晶シリコン膜７、窒化シリコン膜６および窒化シリコン膜３をドライエッチングで除去する。この多結晶シリコン膜７は、溝４の内部を完全に埋め込むような厚い膜厚（７０ｎｍ以上）で堆積する。
溝４の内部に残った上記多結晶シリコン膜７は、容量素子の蓄積電極を構成すると共に、後の工程で溝４の上部に形成されるメモリセル選択用ＭＩＳＦＥＴのソース領域を構成する。なお、このソース領域（多結晶シリコン膜７）は、メモリセル選択用ＭＩＳＦＥＴのドレイン領域として機能する場合もあるが、ここでは便宜上、ソース領域として扱う。
ここまでの工程により、ｎ型半導体領域５をプレート電極、窒化シリコン膜６を容量絶縁膜、多結晶シリコン膜７を蓄積電極とする容量素子Ｃが溝４の内部に形成される。
次に、図８に示すように、基板１上にＣＶＤ法で膜厚４００ｎｍ程度のアモルファスシリコン膜（中間半導体層）１０ａを堆積する。このアモルファスシリコン膜１０ａは、不純物濃度が１×１０１６個／ｃｍ３以下のアモルファスシリコン、あるいは不純物を実質的に含まないノンドープのアモルファスシリコンで構成する。
次に、基板１を熱処理することによって、上記アモルファスシリコン膜１０ａを多結晶シリコン膜１０に変換する（図９）。この熱処理は、少なくとも５５０℃以上、好ましくは６００℃〜８００℃程度の高温で行う。
上記多結晶シリコン膜１０は、ＣＶＤ法で堆積した多結晶シリコン膜によって構成することもできるが、上記のように、アモルファスシリコン膜１０ａを熱処理して多結晶化した膜の方が結晶欠陥の少ない良質な膜となる。この多結晶シリコン膜１０は、メモリセル選択用ＭＩＳＦＥＴのチャネル形成領域として用いられるので、結晶欠陥の発生ができるだけ少ない方法によって形成することが望ましい。
上記の熱処理を行うと、多結晶シリコン膜１０の下層に形成されているｎ型の多結晶シリコン膜７（蓄積電極、ソース領城）に含まれるリンの一部が多結晶シリコン膜１０中に熱拡散し、多結晶シリコン膜１０の不純物濃度を高めてしまうため、この多結晶シリコン膜１０によって構成されるチャネル形成領域の完全空乏化を実現することが困難になる。また、チャネル形成領域中にリンが拡散することにより、メモリセル選択用ＭＩＳＦＥＴのしきい値電圧が変動し、メモリセルの動作が不安定になるという不具合も生じる。
そこで、図１０に示すように、リンとは逆の導電型を有するホウ素（またはＢＦ２）を多結晶シリコン膜１０に導入する。ホウ素（またはＢＦ２）の導入は、ホウ素（またはＢＦ２）を基板１の主面に対して垂直方向に打ち込むイオン注入法によって行い、多結晶シリコン膜１０のほぼ中央部近傍のホウ素濃度がその上部および下部のホウ素濃度よりも高くなるような打ち込みエネルギーで導入する。また、多結晶シリコン膜１０に導入されるホウ素の濃度が、多結晶シリコン膜１０に拡散されるリンの濃度と同一、または僅かにホウ素が過剰となるようにホウ素（またはＢＦ２）のドーズ量を調整する。
図１１は、メモリセル選択用ＭＩＳＦＥＴのオフ電流と多結晶シリコン膜（チャネル形成領域）１０に導入するホウ素のドーズ量との関係を測定したグラフである。図のように、この実験では、ホウ素のドーズ量を約４×１０１２／ｃｍ２程度以上とすることによって、オフ電流を大幅に低減できることが分かった。
このように、本実施形態では、ｎ型の多結晶シリコン膜７（ソース領域）から多結晶シリコン膜（チャネル形成領域）１０に拡散するリンと逆導電型のホウ素をカウンタードープするので、多結晶シリコン膜（チャネル形成領域）１０の実効的な不純物濃度を低減することができる。
次に、図１２に示すように、多結晶シリコン膜１０の上部にリンをドープしたｎ型の多結晶シリコン膜（上部半導体層）１２をＣＶＤ法で堆積した後、多結晶シリコン膜１２の上部にＣＶＤ法で酸化シリコン膜１３および窒化シリコン膜１４を堆積する。多結晶シリコン膜１２の膜厚は２００ｎｍ程度、酸化シリコン膜１３の膜厚は１０ｎｍ程度、窒化シリコン膜１４の膜厚は１００ｎｍ程度とする。
次に、図１３に示すように、フォトレジスト膜４１をマスクに用いたドライエッチングによって、窒化シリコン膜１４および酸化シリコン膜１３をパターニングする。図１４に示すように、フォトレジスト膜４１は、溝４の上部を横切って図の上下方向に延在する帯状のパターンを有する。
次に、フォトレジスト膜４１をアッシングで除去した後、図１５に示すように、窒化シリコン膜１４をマスクに用いたドライエッチングで多結晶シリコン膜１２および多結晶シリコン膜１０をパターニングする。このドライエッチングでパターニングされた多結晶シリコン膜１０、１２は、前記図１４に示したフォトレジスト膜４１と同様、溝４の上部を横切って延在する帯状のパターンとなる。
次に、図１６に示すように、基板１上にＣＶＤ法で膜厚５００ｎｍ程度の酸化シリコン膜１５を堆積した後、化学的機械研磨法を用いて酸化シリコン膜１５の表面を平坦化する。この研磨は、窒化シリコン膜１４の表面が露出した時点を終点とする。
次に、図１７、図１８および図１９（図１７のＢ−Ｂ’線に沿った断面図）に示すように、酸化シリコン膜１５の上部にＣＶＤ法で膜厚１００ｎｍ〜１５０ｎｍ程度の酸化シリコン膜１６を堆積した後、フォトレジスト膜４２をマスクに用いたドライエッチングによって、酸化シリコン膜１６をパターニングする。図１７に示すように、フォトレジスト膜４２は、溝４の上部を横切って図の左右方向に延在する帯状のパターンを有する。
次に、フォトレジスト膜４２をアッシングで除去した後、図２０、図２１および図２２に示すように、帯状にパターニングされた上記酸化シリコン膜１６をマスクに用いたドライエッチングで多結晶シリコン膜１２および多結晶シリコン膜１０をパターニングする。
上記ドライエッチングにより、容量素子Ｃの上部には、多結晶シリコン膜１０、多結晶シリコン膜１２、酸化シリコン膜１３および窒化シリコン膜１４がこの順に積層された四角柱状の積層構造体Ｐが形成される。また、この積層構造体Ｐが形成されることにより、多結晶シリコン膜１０からなるチャネル形成領域１０Ｃと、その上部に積層された多結晶シリコン膜１２からなるドレイン領域１２Ｄとが形成される。図２１に示すように、積層構造体Ｐの２つの側壁（図２０の左右方向の側壁）は、酸化シリコン膜１５によって覆われているが、図２２に示すように、他の２つの側壁（図２０の上下方向の側壁）は、それらの表面が露出している。この状態でさらにチャネル形成領域の多結晶シリコン膜中における不純物濃度低減のため、リンとは逆の導電性を示すホウ素（または、ＢＦ２）をイオン注入法により導入する。ホウ素（または、ＢＦ２は、基板１の主面に対して０度以上、９０度以下の斜め方向から注入する。この斜め方向からのイオン注入は、例えば半導体基板１をその主面に垂直な軸に対して９０度ずつ回転して行うとよい。また、このイオン注入は、チャネル形成領域（多結晶シリコン膜）に導入されるｐ型不純物の濃度が、ドレイン領域からチャネル形成領域に拡散するリンの濃度と同一、または僅かにｐ型不純物が過剰となるようにｐ型不純物のドーズ量を調整して行う。
次に、図２３に示すように、酸化性雰囲気中で基板１を熱処理することによって、積層構造体Ｐの側壁（酸化シリコン膜１５によって覆われていない側壁）に膜厚１０ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜１７を形成する。ゲート絶縁膜１７を構成する酸化シリコン膜は、ＣＶＤ法で堆積してもよいが、多結晶シリコン膜（１０Ｃ、１２Ｄ）の表面を熱酸化した方が欠陥の少ない良質の膜が得られる。
次に、図２４に示すように、互いに隣接する積層構造体Ｐの隙間にゲート電極１８Ｇを形成することにより、ソース領域（多結晶シリコン膜７）、チャネル形成領域１０Ｃ、ドレイン領域１２Ｄ、ゲート絶縁膜１７およびゲート電極１８Ｇからなるメモリセル選択用ＭＩＳＦＥＴＱｓが完成する。ゲート電極１８Ｇは、基板１上にホウ素をドープしたｐ型の多結晶シリコン膜をＣＶＤ法で堆積し、続いて化学的機械研磨法によって酸化シリコン膜１６の表面が露出するまで多結晶シリコン膜を研磨、平坦化することによって形成する。
ここまでの工程により、容量素子Ｃとその上部に形成されたメモリセル選択用ＭＩＳＦＥＴＱｓとからなるＤＲＡＭのメモリセルが略完成する。
本実施形態では、図１０に示した構造における垂直方向からのイオン注入、および図２２に示した構造における斜め方向からのイオン注入の合計２回実施している。
図１０に示した構造における垂直方向からのイオン打注入は、チャネル中の不純物を打ち消し、さらにチャネル自体を不純物と逆の極性で濃度を安定化できるので、しきい値電圧および完全空乏化に伴うオフ電流値の再現性が良好となる。
図２２に示した構造における斜め方向からのイオン注入は、高熱処理を経た後でのイオン注入の実施となるため、チャネル内のプロファイルが崩れる事が少ない。（ただし、図２３に示したようなゲート絶縁膜を形成した後での実施では、イオン注入時に発生する欠陥がゲート絶縁膜に残ってしまうため、図２２に示した構造でイオン注入を行う事が望ましい。）これにより、しきい値電圧の制御および空乏化率の向上を効果的に実施することができる。
上記イオン打ち込みは、何れか１回でも完全空乏化に伴うオフ電流の低減効果およびしきい値電圧のばらつき低減効果を得ることができるが、再現性、制御性を考慮すると２回とも行う方が望ましい。
このように、本実施形態によれば、メモリセル選択用ＭＩＳＦＥＴＱｓのチャネル形成領域１０Ｃの実効的な不純物濃度を低減することができるので、メモリセルの非動作時にチャネル形成領域１０Ｃを完全空乏化することができ、オフ電流（リーク電流）の少ないＤＲＡＭを製造することができる。また、メモリセル選択用ＭＩＳＦＥＴＱｓのしきい値電圧の変動を抑制することができるので、ＤＲＡＭの信頼性を向上させることができる。
（実施の形態２）
本実施形態は、ｐチャネル型の縦型ＭＩＳＦＥＴに適用したものであり、図２５〜図３５を用いてその製造方法を工程順に説明する。
まず、図２５に示すように、基板１上にＣＶＤ法で膜厚２００ｎｍ程度の酸化シリコン膜２０を堆積し、続いて酸化シリコン膜２０の上部にホウ素をドープしたｐ型で、膜厚３００ｎｍ程度の多結晶シリコン膜（下部半導体層）２１をＣＶＤ法で堆積した後、ＮＨ３ガスを含んだ雰囲気中で基板１を熱処理することによって、多結晶シリコン膜２１の表面に膜厚１ｎｍ〜２ｎｍ程度の薄い窒化シリコン膜２２を形成する。この窒化シリコン膜２２は、多結晶シリコン膜２１中の不純物（ホウ素）がその上部に形成するチャネル形成領域に拡散するのを抑制するバリア層である。
次に、図２６に示すように、窒化シリコン膜２２の上部にＣＶＤ法で膜厚４００ｎｍ程度のアモルファスシリコン膜（中間半導体層）２３ａを堆積する。このアモルファスシリコン膜２３ａは、不純物濃度が１×１０１６個／ｃｍ３以下のアモルファスシリコン、あるいは不純物を実質的に含まないノンドープのアモルファスシリコンで構成する。
次に、図２７に示すように、基板１を８００℃程度の高温で熱処理して、上記アモルファスシリコン膜２３ａを多結晶シリコン膜２３に変換し、続いてＮＨ３ガスを含んだ雰囲気中で基板１を熱処理することによって、多結晶シリコン膜２３の表面に膜厚１ｎｍ〜２ｎｍ程度の薄い窒化シリコン膜２４を形成した後、窒化シリコン膜２４の上部にＣＶＤ法で膜厚３０ｎｍ程度のノンドープ多結晶シリコン膜（またはアモルファスシリコン膜）２５と膜厚１０ｎｍ程度の酸化シリコン膜２６とを堆積する。上記窒化シリコン膜２４は、チャネル形成領域となる多結晶シリコン膜２３の上部に形成するドレイン領域中の不純物（ホウ素）が多結晶シリコン膜２３に拡散するのを抑制するバリア層である。
アモルファスシリコン膜２３ａを多結晶シリコン膜２３に変換するための上記熱処理を行うと、多結晶シリコン膜２３の下層に形成されているｐ型の多結晶シリコン膜２１に含まれるホウ素の一部が薄い窒化シリコン膜２２を通過し、多結晶シリコン膜２３中に熱拡散してその不純物濃度を高めてしまうため、多結晶シリコン膜２３によって構成されるチャネル形成領域の完全空乏化を実現することが困難になる。また、チャネル形成領域中にリンが拡散することにより、ＭＩＳＦＥＴのしきい値電圧が変動し、メモリセルの動作が不安定になるという不具合が生じる。
そこで次に、図２８に示すように、ホウ素とは逆の導電型を有するｎ型不純物（リン、ヒ素またはアンチモン）を多結晶シリコン膜２３に導入する。ｎ型不純物の導入は、このｎ型不純物を基板１の主面に対して垂直方向に打ち込むイオン注入法によって行い、多結晶シリコン膜２３のほぼ中央部近傍の不純物濃度よりもその上部または下部の不純物濃度が高くなるような打ち込みエネルギーで導入する。また、多結晶シリコン膜２３に導入されるｎ型不純物の濃度が、多結晶シリコン膜１０に拡散されるホウ素の濃度と同一、または僅かにｎ型不純物が過剰となるようにｎ型不純物のドーズ量を調整する。
このように、本実施形態では、ｐ型の多結晶シリコン膜２１から多結晶シリコン膜２３に拡散するホウ素と逆導電型のｎ型不純物（リン、ヒ素またはアンチモン）をカウンタードープするので、多結晶シリコン膜２３の実効的な不純物濃度を低減することができる。
次に、図２９に示すように、酸化シリコン膜２６の上部にＣＶＤ法で膜厚１５０ｎｍ〜２００ｎｍ程度の窒化シリコン膜２７を堆積した後、四角柱状の平面パターンを有するフォトレジスト膜４３をマスクに用いたドライエッチングによって、窒化シリコン膜２７をパターニングする。
次に、フォトレジスト膜４３をアッシングで除去した後、図３０に示すように、四角柱状にパターニングされた窒化シリコン膜２７をマスクに用いたドライエッチングで酸化シリコン膜２６、多結晶シリコン膜２５、窒化シリコン膜２４、多結晶シリコン膜２３、窒化シリコン膜２２および多結晶シリコン膜２１をパターニングする。
上記ドライエッチングにより、酸化シリコン膜２０上に、多結晶シリコン膜２１、窒化シリコン膜２２、多結晶シリコン膜２３、窒化シリコン膜２４、多結晶シリコン膜２５および酸化シリコン膜２６がこの順に積層された四角柱状の積層構造体Ｐが形成される。また、この積層構造体Ｐが形成されることにより、多結晶シリコン膜２１からなるソース領域２１Ｓと、その上部に積層された多結晶シリコン膜２３（および多結晶シリコン膜２５）からなるチャネル形成領域２３Ｃとが形成される。
次に、図３１に示すように、積層構造体Ｐの側壁に酸化シリコン膜からなるサイドウォールスペーサ２８を形成した後、積層構造体Ｐの最上部の窒化シリコン膜２７および酸化シリコン膜２６をエッチングで除去することによって、ノンドープ多結晶シリコン膜２５の表面を露出させる。サイドウォールスペーサ２８は、基板１上にＣＶＤ法で酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングして形成する。このサイドウォールスペーサ２８は、積層構造体Ｐの側壁の一部にのみ形成し、他の側壁には形成されないようにする。
次に、図３２に示すように、一端がチャネル形成領域（多結晶シリコン膜２５）の上部に延在するドレイン領域２９Ｄを形成する。ドレイン領域２９は、基板１上にホウ素をドープしたｐ型の多結晶シリコン膜（上部半導体層）をＣＶＤ法で堆積した後、フォトレジスト膜（図示せず）をマスクに用いたドライエッチングでこの多結晶シリコン膜をパターニングすることによって形成する。
次に、上記多結晶シリコン膜からなるドレイン領域２９Ｄの膜質を改善するために基板１を９００℃〜１０００℃程度の高温で熱処理する。この熱処理を行うと、ドレイン領域２９Ｄを構成するｐ型多結晶シリコン膜に含まれるホウ素の一部が多結晶シリコン膜２５やチャネル形成領域２３Ｃに熱拡散してその不純物濃度を高める虞れがある。また、チャネル形成領域２３Ｃの下層に形成されているソース領域２１Ｓに含まれるホウ素の一部がチャネル形成領域２３Ｃに熱拡散する虞れもある。
そこで次に、図３３に示すように、ホウ素とは逆の導電型を有するｎ型不純物（リン、ヒ素またはアンチモン）をチャネル形成領域２３Ｃ（多結晶シリコン膜２３、２５）に導入する。このｎ型不純物の導入は、積層構造体Ｐの上部と側壁の一部とがドレイン領域２９Ｄで覆われているため、ｎ型不純物を基板１の主面に対して０度以上、９０度以下の斜め方向から打ち込むイオン注入法によって行う。この斜め方向からのイオン注入は、例えば基板１をその主面に垂直な軸に対して９０度ずつ回転して行うとよい。また、このイオン注入は、チャネル形成領域２３Ｃ（多結晶シリコン膜２３、２５）に導入されるｎ型不純物の濃度が、ドレイン領域２９Ｄからチャネル形成領域２３Ｃに拡散するホウ素の濃度と同一、または僅かにｎ型不純物が過剰となるようにｎ型不純物のドーズ量を調整する。なお、このイオン注入を行うと、ｐ型の多結晶シリコン膜からなるドレイン領域２９Ｄにもリンが導入されるので、ドレイン領域２９Ｄのホウ素濃度は、この点を考慮してあらかじめ高濃度にしておくことが望ましい。
このように、本実施形態では、ｐ型の多結晶シリコン膜からなるドレイン領域２９Ｄやソース領域２１Ｓからチャネル形成領域２３Ｃに拡散するホウ素と逆導電型のｎ型不純物（リン、ヒ素またはアンチモン）をカウンタードープするので、チャネル形成領域２３Ｃの実効的な不純物濃度を低減することができる。
次に、図３４に示すように、酸化性雰囲気中で基板１を熱処理することによって、チャネル形成領域２３Ｃ（多結晶シリコン膜２３、２５）の表面に膜厚１０ｎｍ程度の酸化シリコン膜３０を形成する。このとき、ｐ型の多結晶シリコン膜からなるドレイン領域２９Ｄの表面にも酸化シリコン膜３０が形成される。チャネル形成領域２３Ｃ（多結晶シリコン膜２３、２５）の表面に形成された酸化シリコン膜３０は、ゲート絶縁膜として機能する。
次に、図３５に示すように、チャネル形成領域２３Ｃ（多結晶シリコン膜２３、２５）の表面に形成された酸化シリコン膜３０を覆うようにゲート電極３１Ｇを形成する。ゲート電極３１Ｇは、基板１上にホウ素をドープしたｐ型の多結晶シリコン膜またはリンをドープしたｎ型の多結晶シリコン膜をＣＶＤ法で堆積した後、フォトレジスト膜（図示せず）をマスクに用いたドライエッチングでこの多結晶シリコン膜をパターニングすることによって形成する。
ここまでの工程により、ソース領域２１Ｓ、チャネル形成領域２３Ｃ（多結晶シリコン膜２３、２５）ドレイン領域２９Ｄ、酸化シリコン膜３０（ゲート絶縁膜）およびゲート電極３１ＧからなるＭＩＳＦＥＴＱｔが完成する。
このように、本実施形態によれば、ＭＩＳＦＥＴＱｔのチャネル形成領域２３Ｃの実効的な不純物濃度を低減することができるので、ＭＩＳＦＥＴＱｔの非動作時にチャネル形成領域２３Ｃを完全空乏化することができ、オフ電流（リーク電流）の少ないＭＩＳＦＥＴを製造することができる。また、ＭＩＳＦＥＴＱｔのしきい値電圧の変動を抑制することができるので、ＭＩＳＦＥＴの動作信頼性を向上させることができる。
（実施の形態３）
前記実施の形態１は、ｎチャネル型の縦型ＭＩＳＦＥＴを容量素子を伴うＤＲＡＭメモリセルに適用した例であるが、本発明は、ｎチャネル型の縦型ＭＩＳＦＥＴで、かつ容量素子を伴うメモリセル構造に限定されるものではない。すなわち単独の縦型ＭＩＳＦＥＴとしても適用し得るものである。
図３７（メモリセル約４個分の領域を示す平面図）、図３８（図３７のＡ−Ａ’線に沿った断面図）、図３９（図３７のＢ−Ｂ’線に沿った断面図）は、半導体基板１上に絶縁膜（酸化シリコン膜）を形成し、その上に縦型ＭＩＳＦＥＴを形成した例を示している。なお、この縦型ＭＩＳＦＥＴの製造方法については、前記実施の形態１における容量素子を形成する工程を除いた工程と同等であるので詳細説明は省略するが、要点となる内容は下記に記述するとおりである。また、図３７〜図３９に示した構造体は、ｎチャネル型縦型ＭＩＳＦＥＴ、ｐチャネル型縦型ＭＩＳＦＥＴの何れにも適用することができる。
ｎチャネル型縦型ＭＩＳＦＥＴのソースおよびドレインは、リンがドープされた多結晶シリコン膜をＣＶＤ法により形成する。チャネル形成領域の多結晶シリコン膜中にはソースおよびドレインからリンが拡散するため、次にチャネル形成領域の多結晶シリコン膜中へリンとは逆の導電性を示すホウ素（または、ＢＦ２）をイオン注入法により導入する。その詳細方法は、前記実施の形態１で述べた通りである。このイオン注入によりチャネル中の実効的な不純物濃度を低減することができる。さらにゲート絶縁膜を熱酸化により形成し、ゲート電極をＣＶＤ法により形成する。これにより、ｎチャネル型縦型ＭＩＳＦＥＴが略完成する。
ｐチャネル型縦型ＭＩＳＦＥＴのソースおよびドレインは、ホウ素がドープされた多結晶シリコン膜をＣＶＤ法により形成する。チャネル形成領域の多結晶シリコン膜中へはソース及びドレインからホウ素が拡散するため、次にホウ素とは逆の導電性を示すリン（ヒ素またはアンチモン）をイオン注入法により導入する。その詳細方法は、前記実施の形態１で記述したチャネル形成領域の多結晶シリコン膜中へのイオン注入法においてイオン種をホウ素（またはＢＦ２）からｎ型不純物（リン、ヒ素またはアンチモン）に変更して行うことにより達成することができる。このイオン注入により、チャネル中の実効的な不純物濃度を低減することができる。さらにゲート絶縁膜を熱酸化により形成し、ゲート電極をＣＶＤ法により形成する。これでｐチャネル型縦型ＭＩＳＦＥＴが略完成する。
このように、本実施形態によれば、ＭＩＳＦＥＴＱｔのチャネル形成領域２３Ｃの実効的な不純物濃度を低減することができるので、ＭＩＳＦＥＴＱｔの非動作時にチャネル形成領域２３Ｃを完全空乏化することができ、オフ電流（リーク電流）の少ないＭＩＳＦＥＴを製造することができる。また、ＭＩＳＦＥＴＱｔのしきい値電圧の変動を抑制することができるので、ＭＩＳＦＥＴの動作信頼性を向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態１では、ＤＲＡＭの製造方法に適用した場合について説明したが、それに限定されるものではなく、本発明で開示した縦型のＭＩＳＦＥＴをメモリセルに用いた各種半導体記憶装置の製造方法に適用することができる。
産業上の利用可能性
ＭＩＳＦＥＴのチャネル形成領域の実効的な不純物濃度を低減することができるので、ＭＩＳＦＥＴの非動作時にチャネル形成領域を完全空乏化することができ、オフ電流（リーク電流）の少ないメモリセルを実現することができる。
また、ＭＩＳＦＥＴのしきい値電圧の変動を抑制することができるので、動作信頼性の向上したＭＩＳＦＥＴを実現することができる。
【図面の簡単な説明】
図１は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部平面図である。
図２は、図１のＡ−Ａ’線に沿った半導体基板の要部断面図である。
図３は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図４は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部平面図である。
図５は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図６は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図７は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図８は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図９は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図１０は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図１１は、ＭＩＳＦＥＴの非動作時におけるオフ電流のチャネル不純物ドーズ量依存性を示すグラフである。
図１２は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図１３は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図１４は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部平面図である。
図１５は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図１６は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図１７は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部平面図である。
図１８は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図１９は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図２０は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部平面図である。
図２１は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図２２は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図２３は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図２４は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図２５は、本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
図２６は、本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
図２７は、本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
図２８は、本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
図２９は、本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
図３０は、本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
図３１は、本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
図３２は、本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
図３３は、本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
図３４は、本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
図３５は、本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
図３６は、サブスレショルド特性のチャネル不純物濃度依存性を示すグラフである。
図３７は、本発明の他の実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
図３８は、図３７のＡ−Ａ’線に沿った断面図である。
図３９は、図３７のＢ−Ｂ’線に沿った断面図である。
【図１】
2003036714.tif 000003
【図２】
2003036714.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2003036714.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
2003036714.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
2003036714.tif 000031
【図３０】
2003036714.tif 000032
【図３１】
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【図３２】
2003036714.tif 000034
【図３３】
2003036714.tif 000035
【図３４】
2003036714.tif 000036
【図３５】
2003036714.tif 000037
【図３６】
2003036714.tif 000038
【図３７】
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【図３８】
2003036714.tif 000040
【図３９】
2003036714.tif 000041
【手続補正書】
【提出日】平成15年4月14日(2003.4.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正の内容】
【請求項５】
縦型ＭＩＳＦＥＴの製造方法であって、
半導体基板の主面上に第１導電型の下部半導体層を形成する工程、
前記下部半導体層の上部に拡散バリア層を形成する工程、
前記拡散バリア層の上部に中間半導体層を形成する工程、
前記中間半導体層形成工程の後、前記半導体基板を熱処理する工程、
前記中間半導体層に、前記第１導電型とは逆の導電型を有する不純物を導入する工程、
前記不純物導入工程の後、少なくとも前記中間半導体層および前記下部半導体層をパターニングすることによって、柱状の積層構造体を形成する工程、
を有し、
前記下部半導体層は、前記縦型ＭＩＳＦＥＴのソース、ドレインの一方を構成し、
前記中間半導体層の側壁部にゲート絶縁膜を介して前記縦型ＭＩＳＦＥＴのゲート電極が構成され、
前記縦型ＭＩＳＦＥＴのソース、ドレインの他方を構成する上部半導体層が前記中間半導体層の上部に構成されることを特徴とする縦型ＭＩＳＦＥＴの製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項５１
【補正方法】変更
【補正の内容】
【請求項５１】
半導体基板の主面上に形成されたソース領域、チャネル形成領域およびドレイン領域と、前記チャネル形成領域の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有するＭＩＳＦＥＴを備えた半導体記憶装置であって、
前記ソース領域および前記ドレイン領域は、第１不純物を含む多結晶シリコン膜からなり、
前記チャネル形成領域は、前記第１不純物とは逆の導電型を有する第２不純物を含む多結晶シリコン膜からなり、前記ゲート電極に電圧を印加しない状態で完全空乏化することを特徴とする半導体記憶装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項５２
【補正方法】変更
【補正の内容】
【請求項５２】
半導体基板の主面上に形成されたソース領域、チャネル形成領域およびドレイン領域と、前記チャネル形成領域の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有するＭＩＳＦＥＴを備えた半導体記憶装置であって、
前記ソース領域および前記ドレイン領域は、第１不純物を含む多結晶シリコン膜からなり、
前記チャネル形成領域は、前記第１不純物とは逆の導電型を有する第２不純物を含む多結晶シリコン膜からなり、
前記チャネル形成領域に導入された前記第２不純物の濃度は、前記ソース領域および前記ドレイン領域に近い領域で低く、遠い領域で高いことを特徴とする半導体記憶装置。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項５３
【補正方法】変更
【補正の内容】
【請求項５３】
半導体基板の主面上に形成されたソース領域、チャネル形成領域およびドレイン領域と、前記チャネル形成領域の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有するＭＩＳＦＥＴを備えた半導体記憶装置であって、
前記ソース領域および前記ドレイン領域は、第１不純物を含む多結晶シリコン膜からなり、
前記チャネル形成領域は、前記第１不純物とは逆の導電型を有する第２不純物を含む多結晶シリコン膜からなり、
前記チャネル形成領域に導入された前記第２不純物の濃度は、前記ソース領域または前記ドレイン領域に近い領域で低く、遠い領域で高いことを特徴とする半導体記憶装置。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】請求項５４
【補正方法】変更
【補正の内容】
【請求項５４】
前記チャネル形成領域は、前記ゲート電極に電圧を印加しない状態で完全空乏化することを特徴とする請求項５２または５３記載の半導体記憶装置。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】請求項５５
【補正方法】変更
【補正の内容】
【請求項５５】
前記ソース領域および前記ドレイン領域のそれぞれは、ｎ型多結晶シリコン膜からなり、前記第２不純物は、ｐ型不純物であることを特徴とする請求項５１、５２または５３記載の半導体記憶装置。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】請求項５８
【補正方法】変更
【補正の内容】
【請求項５８】
前記ソース領域および前記ドレイン領域のそれぞれは、ｐ型多結晶シリコン膜からなり、前記第２不純物は、ｎ型不純物であることを特徴とする請求項５１、５２または５３記載の半導体記憶装置。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】請求項６１
【補正方法】変更
【補正の内容】
【請求項６１】
前記ソース領域と前記チャネル形成領域との間に第１絶縁膜が形成され、前記チャネル形成領域と前記ドレイン領域との間に第２絶縁膜が形成されていることを特徴とする請求項５１、５２または５３記載の半導体記憶装置。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】請求項６２
【補正方法】変更
【補正の内容】
【請求項６２】
前記第１絶縁膜および前記第２絶縁膜は、窒化シリコン膜であることを特徴とする請求項５１、５２または５３記載の半導体記憶装置。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】請求項６３
【補正方法】変更
【補正の内容】
【請求項６３】
半導体基板の主面上に形成されたソース領域、チャネル形成領域およびドレイン領域と、前記チャネル形成領域の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有するＭＩＳＦＥＴを備えた半導体記憶装置であって、
前記ソース領域および前記ドレイン領域は、ｎ型の多結晶シリコン膜からなり、
前記チャネル形成領域は、その一部が中性またはｐ型の多結晶シリコン膜からなり、前記ゲート電極に電圧を印加しない状態で完全空乏化することを特徴とする半導体記憶装置。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】請求項６４
【補正方法】変更
【補正の内容】
【請求項６４】
半導体基板の主面上に形成されたソース領域、チャネル形成領域およびドレイン領域と、前記チャネル形成領域の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有するＭＩＳＦＥＴを備えた半導体記憶装置であって、
前記ソース領域および前記ドレイン領域は、ｐ型の多結晶シリコン膜からなり、
前記チャネル形成領域は、その一部が中性またはｎ型の多結晶シリコン膜からなり、前記ゲート電極に電圧を印加しない状態で完全空乏化することを特徴とする半導体記憶装置。
【国際調査報告】
2003036714.tif 000042
2003036714.tif 000043
2003036714.tif 000044
2003036714.tif 000045
2003036714.tif 000046
2003036714.tif 000047
2003036714.tif 000048
2003036714.tif 000049