【事件の表示】
　特願２００５−１５４９６２「炭化ケイ素半導体装置」拒絶査定不服審判事件〔平成１８年１２月　７日出願公開、特開２００６−３３２４０１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１７年５月２７日の出願であって、平成２３年２月１８日付けの拒絶理由通知に対して、同年４月１９日に手続補正書及び意見書が提出されたが、同年６月２２日付けで拒絶査定がなされ、それに対して、同年８月３１日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　本願の請求項１を引用する請求項３に係る発明（以下「本願発明」という。）は、平成２２年４月１９日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１及び３に記載されている事項により特定される以下のとおりのものである。
　
「【請求項１】
　第１導電型の高濃度炭化ケイ素基板表面上に形成され第１導電型の低濃度炭化ケイ素下部堆積膜と、
第１導電型の低濃度炭化ケイ素が残されている第１の領域を有するように前記低濃度炭化ケイ素下部堆積膜内に選択的に形成された第２導電型の高濃度ゲート領域と、
前記第１の領域上に形成され、前記第１の領域の幅未満の幅を持つとともに前記第１の領域よりも高い濃度の第２の領域からなる第１導電型の低濃度ベース領域と第２導電型の低濃度ゲート領域と該第２導電型の低濃度ゲート領域内に形成された第１導電型の高濃度ソース領域とからなる炭化ケイ素上部堆積膜と、
前記上部堆積膜の表面上に形成されたゲート絶縁膜と、
該ゲート絶縁膜を介して、少なくとも前記低濃度ゲート領域上に形成されたゲート電極と、
前記第１導電型の炭化ケイ素基板の裏面に低抵抗接続されたドレイン電極と、
前記第１導電型の高濃度ソース領域及び第２導電型の低濃度ゲート領域の一部に低抵抗接続されているソース電極と、
から構成されている炭化ケイ素半導体装置。」
「【請求項３】
　前記第２導電型の低濃度ゲート領域内の前記ゲート絶縁膜と接する部分には、第１導電型の埋め込みチャネル領域を有することを特徴とする請求項１又は２に記載の炭化ケイ素半導体装置。」
　
　なお、請求項３は、他の請求項を引用する形式で記載されているので、独立請求項の形式に書き直すと、請求項１を引用する請求項３に係る発明は、次のとおりである。
　
 「第１導電型の高濃度炭化ケイ素基板表面上に形成され第１導電型の低濃度炭化ケイ素下部堆積膜と、
第１導電型の低濃度炭化ケイ素が残されている第１の領域を有するように前記低濃度炭化ケイ素下部堆積膜内に選択的に形成された第２導電型の高濃度ゲート領域と、
前記第１の領域上に形成され、前記第１の領域の幅未満の幅を持つとともに前記第１の領域よりも高い濃度の第２の領域からなる第１導電型の低濃度ベース領域と第２導電型の低濃度ゲート領域と該第２導電型の低濃度ゲート領域内に形成された第１導電型の高濃度ソース領域とからなる炭化ケイ素上部堆積膜と、
前記上部堆積膜の表面上に形成されたゲート絶縁膜と、
該ゲート絶縁膜を介して、少なくとも前記低濃度ゲート領域上に形成されたゲート電極と、
前記第１導電型の炭化ケイ素基板の裏面に低抵抗接続されたドレイン電極と、
前記第１導電型の高濃度ソース領域及び第２導電型の低濃度ゲート領域の一部に低抵抗接続されているソース電極と、
から構成され、
　前記第２導電型の低濃度ゲート領域内の前記ゲート絶縁膜と接する部分には、第１導電型の埋め込みチャネル領域を有することを特徴とする炭化ケイ素半導体装置。」
　
３．引用刊行物に記載された発明
（３−１）原査定の拒絶の理由に引用され、本願の出願前に日本国内において頒布された特開２０００−８２８１２号公報（以下「引用刊行物」という。）には、図１、４〜６及び１２とともに、以下の事項が記載されている。（なお、下線は、当審において付与したものである。以下、同じ。）
　
「【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】本出願人は、プレーナ型ＭＯＳＦＥＴにおいて、チャネル移動度を向上させてオン抵抗を低減させたものを、特願平９−２５９０７６号で出願している。
【０００３】このプレーナ型ＭＯＳＦＥＴの断面図を図１２に示し、この図に基づいてプレーナ型ＭＯＳＦＥＴの構造について説明する。
【０００４】
炭化珪素からなるｎ
＋
型半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ
+
型半導体基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ
−
型エピタキシャル層（以下、ｎ
−
型エピ層という）２が積層されている。
【０００５】
ｎ
−
型エピ層２の表層部における所定領域には、所定深さを有するｐ
−
型ベース領域３が形成されている。
ｐ
−
型ベース領域３の表層部の所定領域には、該ベース領域３よりも浅いｎ
＋
型ソース領域４が形成されている。
【０００６】
さらに、ｎ
＋
型ソース領域４とｎ
−
型エピ層２とを繋ぐように、ｐ
−
型ベース領域３の表面部にはｎ
−
型ＳｉＣ層５が延設されている。このｎ
−
型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、このｎ
−
型ＳｉＣ層５はデバイスの動作時にチャネル形成層として機能する。以下、ｎ
−
型ＳｉＣ層５を表面チャネル層という。
【０００７】表面チャネル層５はＮ（窒素）をドーパントに用いて形成されており、そのドーパント濃度は、例えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度で、かつ、ｎ−型エピ層２及びｐ−型ベース領域３のドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
【０００８】
表面チャネル層５の上面およびｎ
＋
型ソース領域４の上面には熱酸化にてゲート酸化膜７が形成されている。さらに、ゲート酸化膜７の上にはゲート電極８が形成されている。ゲート電極８は絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄｅ）膜が用いられている。その上にはソース電極１０が形成され、ソース電極１０はｎ
＋
型ソース領域４およびｐ
−
型ベース領域３と接している。また、ｎ
＋
型半導体基板１の裏面１ｂには、ドレイン電極層１１が形成されている。
【０００９】このように構成されたプレーナ型ＭＯＳＦＥＴは、チャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードで動作するため、導電型を反転させる反転モードのＭＯＳＦＥＴに比べチャネル移動度を大きくすることができ、オン抵抗を低減させることができる。」
「【００５８】（第１実施形態）図１に、本実施の形態におけるノーマリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。
【００５９】図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。
但し、本実施形態における縦型パワーＭＯＳＦＥＴは、上述した図１１（当審注：「図１２」の誤記と認められる。以下、同じ。）に示すＭＯＳＦＥＴとほぼ同様の構造を有しているため、異なる部分についてのみ説明する。
【００６０】図１１に示すＭＯＳＦＥＴでは、ｐ型ベース領域３を１種類のドーパントを用いて形成していたが、本実施形態では２種類のドーパントを用いて形成している。
【００６１】
ｐ型ベース領域３は、第１のドーパントとしてのＡｌがドーピングされて形成されたｐ
−
型の領域３ａと、ドーパントとしてのＢがドーピングされて形成されたｐ
＋
型の領域３ｂから構成されている。領域３ａは、表面チャネル層５と接しており、接合深さが浅くなっている。領域３ｂは、表面チャネル層５から離間して形成されており、接合深さが深くなっている。
【００６２】つまり、ｐ型ベース領域３のうち、接合深さの浅い領域３ａを拡散係数が小さいＡｌで形成してＢの表面チャネル層５への拡散を抑制できるようにすると共に、接合深さの深い領域３ｂをＢで形成して飛程を長くし、ソース領域４の下部に活性化エネルギーの小さなＡｌと共にＢを形成することが可能となる。
【００６３】これにより、表面チャネル層５へのＢの拡散によるしきい値電圧の変動、接合深さが浅くなることによるパンチスルー発生、及びサージ破壊の防止が図られている。
【００６４】なお、ｐ型ベース領域３の接合深さは、図１１に示すＭＯＳＦＥＴと同等となっている。」
「【００９９】（第３実施形態）
本実施形態は第１実施形態におけるｐ型ベース領域３の構造を変更したものである。従って、ＭＯＳＦＥＴの主な構造は第１実施形態と同様であるため、第１実施形態と異なる部分のみ説明する。
【０１００】図４に本実施形態におけるＭＯＳＦＥＴの断面図を示す。
ｐ型ベース領域３は、Ａｌをドーパントとして形成した領域３ａ、Ｂをドーパントとして形成した領域３ｂ、及びソース電極１０とのコンタクト用の領域３ｃを有している。
【０１０１】
領域３ａは、表面チャネル層５の下部を含んだ所定領域に形成されている。領域３ｂは、表面チャネル層５の下部を含まないように形成されており、領域３ａよりも接合深さが深くなっている。
【０１０２】従って、この領域３ｂがディープベース層として働き、この部分における電界強度を高くでき、アバランシェブレークダウンし易くなるようにできる。
【０１０３】なお、図では示されていないが領域３ｂは領域３ａと部分的にオーバラップしており、領域３Ｂが単独で形成されている場合よりも活性化率を向上させている。
【０１０４】
次に、このように構成されたＭＯＳＦＥＴの製造工程について図５、図６を基に説明する。
【０１０５】〔図５（ａ）に示す工程〕
ｎ
−
型エピ層２の上にＬＴＯ膜３１を配置したのち、ＬＴＯ膜３１の所定領域を開口させる。そして、ＬＴＯ膜３１をマスクとしてＢをイオン注入して領域３ｂを形成する。
【０１０６】
このとき、基板表面から見て、ＬＴＯ膜３１の開口部分が後工程で形成される表面チャネル層５とオーバラップしないようにすると共に、ｎ
＋
型ソース領域４とオーバラップするようにしている。これにより、表面チャネル層５の下部にはＢが注入されず、ｎ
＋
型ソース領域４の下部にはＢが注入されるようにしている。
【０１０７】〔図５（ｂ）に示す工程〕活性化アニールを行い、注入されたＢイオンを活性化する。このとき、表面チャネル層５の下部にはＢが注入された領域３ｂが形成されないようになっているため、Ｂの表面チャネル層５への拡散を防止することができる。これにより、しきい値電圧の変動を防止することができる。
【０１０８】また、ｎ＋型ソース領域４の下部にはＢが注入されるようにしているため、ｎ＋型ソース領域４とｎ−型エピ層２との間におけるピンチ抵抗を小さくできる。
これのより、サージ耐量を高くすることができる。
【０１０９】なお、このように、表面チャネル層５の下部に領域３ｂが形成されないようにすれば表面チャネル層５へのＢの拡散を防止できるため、領域３ｂとｎ−型エピ層２の表面との間隔が短くなっていてもよいが、領域３ｂを表面チャネル層５から離間して形成することでより効率的に上記拡散を防止できる。
【０１１０】〔図５（ｃ）に示す工程〕
ｎ
−
型エピ層２の上にＬＴＯ膜３２を配置すると共に、ＬＴＯ膜３２の所定領域を開口させたのち、ＬＴＯ膜３２をマスクとしてＡｌをイオン注入する。このとき、ｎ
−
型エピ層２の上面から見たときに、ＬＴＯ膜３２の開口部分が深い領域３ｂを含む大きさとなるようにして、後工程で形成する表面チャネル層５の下方にもイオンが注入されるようにする。
【０１１１】なお、このときのイオン注入の条件は第１実施形態と同様としている。
【０１１２】
これにより、Ａｌが注入された領域３ａが形成される。この領域３ａがｐ型ベース領域３のうち接合深さが浅い部分を構成している。領域３ａは、ｎ
−
型エピ層２の上面から見たときに、領域３ｂよりも広い範囲で形成される。
【０１１３】〔図５（ｄ）に示す工程〕ＬＴＯ膜３２を除去したのち、
ｎ
−
型エピ層２の上に不純物濃度が１×１０
16
ｃｍ
-3
以下、膜厚が０．３μｍ以下の表面チャネル層５をエピタキシャル成長させる。
【０１１４】〔図６（ａ）に示す工程〕フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜３３を配置し、これをマスクとして
Ｎ（窒素）等のｎ型不純物をイオン注入し、ｎ
＋
型ソース領域４を形成する。
【０１１５】〔図６（ｂ）に示す工程〕そして、ＬＴＯ膜３３を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜３４を配置し、これをマスクとして
ｐ型不純物をイオン注入し、ｐ型ベース領域３上の表面チャネル層５を部分的にｐ型半導体に反転させる。これにより、後工程で形成されるソース電極１０とｐ型ベース領域３との電気的接続が可能となる。
【０１１６】この後、図１４に示す工程を施せば、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。」
　
（３−２）引用刊行物の図４及び
「【０００４】
炭化珪素からなるｎ
＋
型半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ
＋
型半導体基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ
−
型エピタキシャル層（以下、ｎ
−
型エピ層という）２が積層されている。
【０００５】
ｎ
−
型エピ層２の表層部における所定領域には、所定深さを有するｐ
−
型ベース領域３が形成されている。
ｐ
−
型ベース領域３の表層部の所定領域には、該ベース領域３よりも浅いｎ
+ 
型ソース領域４が形成されている。
「【００５９】図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。
但し、本実施形態における縦型パワーＭＯＳＦＥＴは、上述した図１１（当審注：「図１２」の誤記と認められる。）に示すＭＯＳＦＥＴとほぼ同様の構造を有しているため、異なる部分についてのみ説明する。
「【００６１】
ｐ型ベース領域３は、第１のドーパントとしてのＡｌがドーピングされて形成されたｐ
−
型の領域３ａと、ドーパントとしてのＢがドーピングされて形成されたｐ
＋
型の領域３ｂから構成されている。領域３ａは、表面チャネル層５と接しており、接合深さが浅くなっている。領域３ｂは、表面チャネル層５から離間して形成されており、接合深さが深くなっている。
「【０１００】図４に本実施形態におけるＭＯＳＦＥＴの断面図を示す。
ｐ型ベース領域３は、Ａｌをドーパントとして形成した領域３ａ、Ｂをドーパントとして形成した領域３ｂ、及びソース電極１０とのコンタクト用の領域３ｃを有している。
【０１０１】
領域３ａは、表面チャネル層５の下部を含んだ所定領域に形成されている。領域３ｂは、表面チャネル層５の下部を含まないように形成されており、領域３ａよりも接合深さが深くなっている。
という記載から、図４に記載されたＭＯＳＦＥＴにおいて、「ｐ型ベース領域３」のうち、「ｐ＋型の領域３ｂ」は、炭化珪素からなる「ｎ−型エピ層２」が残されている第１の領域を有するように、前記「ｎ−型エピ層２」内に選択的に形成されており、前記第１の領域上には、第２の領域からなる前記「ｎ−型エピ層２」が形成されていることが見て取れる。そして、引用刊行物の「領域３ａは、ｎ−型エピ層２の上面から見たときに、領域３ｂよりも広い範囲で形成される。」（【０１１２】）という記載から、前記第２の領域の幅は、前記第１の領域の幅未満であることは明らかである。
　ここで、前記「ｎ−型エピ層２」のうち、前記「第１の領域」と同じか、それよりも深い部分を「ｎ−型エピ下部層」、前記「第２の領域」と同じか、それよりも浅い部分を「ｎ−型エピ上部層」と定義すると、図４に記載されたＭＯＳＦＥＴにおいて、前記「ｎ−型エピ下部層」は、前記「ｎ−型エピ層２」が残されている「第１の領域」を有するように、前記「ｎ−型エピ下部層」内に選択的に形成された「ｐ+ 型の領域３ｂ」とから構成され、前記「ｎ−型エピ上部層」は、前記「第１の領域」上に形成され、前記「第１の領域」の幅未満の幅を持つとともに、前記「第１の領域」と同じ濃度の「第２の領域」からなる前記「ｎ−型エピ層２」と「ｐ−型の領域３ａ」と前記「ｐ−型の領域３ａ」内に形成された「ｎ+ 型ソース領域４」から構成されているものといえる。
　
（３−３）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「炭化珪素からなるｎ+ 型半導体基板１と
　前記ｎ＋型半導体基板１の主表面１ａ上に積層された炭化珪素からなるｎ−型エピ層２と、
　前記ｎ−型エピ層２の表層部における所定領域に形成され、所定深さを有するｐ型ベース領域３と、
　前記ｐ型ベース領域３の表層部の所定領域に形成され、前記ｐ型ベース領域３よりも浅いｎ＋型ソース領域４と、
　前記ｎ＋型ソース領域４と前記ｎ−型エピ層２とを繋ぐように、前記ｐ型ベース領域３の表面部に延設され、ｎ−型ＳｉＣ層からなる表面チャネル層５と、
　前記表面チャネル層５の上面及び前記ｎ＋型ソース領域４の上面に形成されたゲート酸化膜７と、
　前記ゲート酸化膜７の上に形成されたゲート電極８と、
　前記ｎ＋型ソース領域４及び前記ｐ型ベース領域３と接して形成されたソース電極１０と、
　前記ｎ＋型半導体基板１の裏面１ｂに形成されたドレイン電極層１１と、
から構成される縦型パワーＭＯＳＦＥＴであって、
  前記ｐ型ベース領域３は、ｐ−型の領域３ａとｐ＋型の領域３ｂから構成され、
  前記ｎ−型エピ層２は、ｎ−型エピ下部層及びｎ−型エピ上部層から構成され、
  前記ｎ−型エピ下部層は、前記ｎ−型エピ層２が残されている第１の領域を有するように、前記ｎ−型エピ下部層内に選択的に形成された前記ｐ＋型の領域３ｂとから構成され、
　前記ｎ−型エピ上部層は、前記第１の領域上に形成され、前記第１の領域の幅未満の幅を持つとともに、前記第１の領域と同じ濃度の第２の領域からなる前記ｎ−型エピ層２と前記ｐ−型の領域３ａと前記ｐ−型の領域３ａ内に形成された前記ｎ＋型ソース領域４とから構成される
縦型パワーＭＯＳＦＥＴ。」
　
４．対比
（４−１）刊行物発明の「炭化珪素からなるｎ＋型半導体基板１」は、本願発明の「第１導電型の高濃度炭化ケイ素基板」に相当する。
　
（４−２）刊行物発明の「炭化珪素からなる」「ｎ−型エピ下部層」と、本願発明の「第１導電型の低濃度炭化ケイ素下部堆積膜」とは、「第１導電型の」「下部」「低濃度炭化ケイ素」という点で共通する。また、刊行物発明の「炭化珪素からなる」「ｎ−型エピ上部層」と、本願発明の「炭化ケイ素上部堆積膜」とは、「上部」「炭化ケイ素」という点で共通する。
　
（４−３）刊行物発明の「ｎ−型エピ層２が残されている第１の領域」は、本願発明の「第１導電型の低濃度炭化ケイ素が残されている第１の領域」に相当する。
　
（４−４）刊行物発明の「第１の領域上に形成され、」「第１の領域の幅未満の幅を持つとともに、前記第１の領域と同じ濃度の第２の領域からなる」「ｎ−型エピ層２」と、本願発明の「第１の領域上に形成され、前記第１の領域の幅未満の幅を持つとともに前記第１の領域よりも高い濃度の第２の領域からなる第１導電型の低濃度ベース領域」は、「第１の領域上に形成され、前記第１の領域の幅未満の幅を持つ」「第２の領域からなる第１導電型の低濃度ベース領域」という点で共通する。
　
（４−５）刊行物発明の「ｐ＋型の領域３ｂ」、「ｐ−型の領域３ａ」及び「ｎ＋型ソース領域４」は、各々本願発明の「第２導電型の高濃度ゲート領域」、「第２導電型の低濃度ゲート領域」及び「第１導電型の高濃度ソース領域」に相当する。
　
（４−６）刊行物発明の「ゲート酸化膜７」、「ゲート電極８」、「ドレイン電極層１１」及び「ソース電極１０」は、各々本願発明の「ゲート絶縁膜」、「ゲート電極」、「ドレイン電極」及び「ソース電極」に相当する。
　
（４−７）刊行物発明の「ｎ＋型ソース領域４と」「ｎ−型エピ層２とを繋ぐように、」「ｐ−型ベース領域３の表面部に延設され、ｎ−型ＳｉＣ層からなる表面チャネル層５」は、本願発明の「第２導電型の低濃度ゲート領域内の」「ゲート絶縁膜と接する部分に」形成された「第１導電型の埋め込みチャネル領域」に相当する。
　
（４−８）そうすると、本願発明と刊行物発明とは、
「第１導電型の高濃度炭化ケイ素基板表面上に形成され第１導電型の下部低濃度炭化ケイ素と、
　第１導電型の低濃度炭化ケイ素が残されている第１の領域を有するように前記下部低濃度炭化ケイ素内に選択的に形成された第２導電型の高濃度ゲート領域と、
　前記第１の領域上に形成され、前記第１の領域の幅未満の幅を持つ第２の領域からなる第１導電型の低濃度ベース領域と第２導電型の低濃度ゲート領域と該第２導電型の低濃度ゲート領域内に形成された第１導電型の高濃度ソース領域とからなる上部炭化ケイ素と、
　前記上部堆積膜の表面上に形成されたゲート絶縁膜と、
　該ゲート絶縁膜を介して、少なくとも前記低濃度ゲート領域上に形成されたゲート電極と、
　前記第１導電型の炭化ケイ素基板の裏面に低抵抗接続されたドレイン電極と、
　前記第１導電型の高濃度ソース領域及び第２導電型の低濃度ゲート領域の一部に低抵抗接続されているソース電極と、
　から構成されており、
　前記第２導電型の低濃度ゲート領域内の前記ゲート絶縁膜と接する部分には、第１導電型の埋め込みチャネル領域を有する
　炭化ケイ素半導体装置。」
である点で一致し、次の２点で相違する。
　
（相違点１）「第１導電型の高濃度炭化ケイ素基板表面上」の構成について、本願発明では、「第１導電型の低濃度炭化ケイ素下部堆積膜」及び「炭化ケイ素上部堆積膜」と特定されているのに対して、刊行物発明では、「ｎ−型エピ層２は、ｎ−型エピ下部層及びｎ−型エピ上部層から構成され」と特定されている点。
　
（相違点２）本願発明では、「第２の領域からなる第１導電型の低濃度ベース領域」は、「第１の領域よりも高い濃度」であるのに対して、刊行物発明では、「第２の領域からなる」「ｎ−型エピ層２」は、「第１の領域と同じ濃度」である点。
　
５．判断
（５−１）相違点１について
　本願発明は、「炭化珪素半導体装置」という物の発明であり、最終的に製造された物として発明の範囲を特定することになるところ、本願発明において、「炭化ケイ素下部堆積膜」及び「炭化ケイ素上部堆積膜」というように、別個の工程で形成された堆積膜であるかのように特定したとしても、最終的な物として見た場合には、「炭化ケイ素下部堆積膜」及び「炭化ケイ素上部堆積膜」とが一体となるように連続して形成したものとの区別はできないものといえる。
　そうすると、本願発明の「炭化ケイ素下部堆積膜」及び「炭化ケイ素上部堆積膜」と刊行物発明の「ｎ−型エピ下部層及びｎ−型エピ上部層から構成され」た「ｎ−型エピ層２」との間に、構造上の実質的な差異は認められない。
　したがって、相違点１は、実質的なものでない。
　
（５−２）相違点２について
　縦型ＭＯＳＦＥＴにおいて、ｎ型ドリフト層の表面に、その一部領域を囲むようにｐ型ベース領域を形成し、該一部領域の不純物濃度をその下方のｎ型ドリフト層の不純物濃度よりも高くすることにより、オン抵抗を低くすることは、以下の周知例１、２に記載されているように、従来から周知である。
　
（ア）周知例１
　特開昭６４−８２５６４号公報には、第１図とともに、以下の事項が記載されている。
「第１図はこの実施例を適用したパワーMOS FETの概要構成を模式的に示す断面図であり、この第１図実施例構成において、前記した第２図従来例構成と同一符号は同一または相当部分を表わしている。
　すなわち、この第１図に示した実施例構成においても、n＋形基板21としては、この場合、一般的に約1018atom/cm3程度のn形不純物１例えば、拡散速度の遅いSbなどがドーピングされており、このn＋形基板21上には、0.05〜0.5Ω-cm程度のリンドープのn形バッファ層10を約20μm程度の厚さにエピタキシャル成長させ、さらに、このn形バッファ層10上に、約30Ω-cm程度の高比抵抗をもつn−形エピタキシャル層22を約20μm程度の厚さに形成させ、その後、熱処理することにより、同n形バッファ層10をn−形エピタキシャル層22側に浮き上がらせて浮き上り領域11を形成させ、これらのn＋形基板21とn−形エピタキシャル層22間に緩るやかな不純物濃度分布を与える。
　
次に、前記n
−
形エピタキシャル層22の第２主表面に、イオン注入法とか選択拡散法などによって約6〜10μm程度の深さで対向される各p形ベース層23の第１領域部分23aを選択的にそれぞれ形成させ、かつ各第１領域部分23a間でのn
−
形エピタキシャル層22の表面に、イオン注入法とか選択拡散法などによって比較的低抵抗のn形半導体層30を形成させる。
　ついで、これらの上にゲート絶縁膜26を形成させ、かつこのゲート絶縁膜26を介してのちにゲート電極27となるポリシリコン層を選択的に形成させると共に、このポリシリコン層をマスクにして各p形ベース層23の第２領域部分23bを選択的にそれぞれ形成させる。つまり、この場合、前記n形半導体層30は、これらの各第２領域部分23b間に挟まれることになる。そしてこれらの各第２領域部分23bは、のちにチャネル領域25となるために、しきい値電圧Vthとの関係で、その不純物濃度、および拡散深さを選定する必要があって、通常の場合、その値としては、5×1013〜5×1014程度の範囲内で、深さが4〜8μm程度であればよい。」（第３頁左下欄第８行〜第４頁左上欄第８行）
「
また、各p形ベース層23の第２領域部分23b間に挟まれる従来例での高抵抗のn
−
形エピタキシャル層22を、この実施例の場合には、低抵抗のn形半導体層30によって形成してあるために、同n形半導体層30でのJFET効果が弱められると共に、従来例に比較するとき、各p形ベース層23間の間隔Lpを短くし得て、単位面積当りのMOSユニットセル密度を高めることができ、その結果、抵抗RjおよびRchの値についても、約35〜40%程度まで改善できる。
　
（イ）周知例２
　特開昭５７−４２１６４号公報には、第３、４図とともに、以下の事項が記載されている。
「本発明は半導体装置、特に半導体基板をドレイン領域とした絶縁ゲート電界効果トランジスタ（以下縦型ＭＯＳＦＥＴと云う）に関する。」（第１頁右下欄第６〜８行）
「以下実施例にそつて本発明を説明する。
　第３図は本発明によるｎチャネル縦型ＭＯＳＦＥＴの一つの例の要部断面を示す。このＭＯＳＦＥＴにおいてはドレインとなる領域、すなわち、ｐ型チヤネル領域９に囲まれ上から下へ末ひろがりとなりｎ＋型基板１０に接続するｎ型エピタキシヤル層が表面より底部に向つて不純物濃度が大から小となる濃度勾配を有するものである。第４図は第３図のＹ−Ｙ´断面におけるエピタキシャル半導体層の階段状の不純物濃度勾配を示す。」（第２頁右上欄第６〜１５行）
「以上の実施例で述べた本発明によれば、
ドレイン領域となるｎ型エピタキシャル半導体層において、チヤンネル部ｐ層に囲まれた表面の狭い面積の不純物濃度が大で、面積が次第に広がる底部の不純物濃度を小さくすることで全体のオン抵抗の低減ができ、ｐ型の底部は低濃度のｎ
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エピタキシヤル層と接しているため耐圧は保持できることで前記発明の目的を達成できる。
　
　そうすると、刊行物発明に対して上記周知の技術を適用して、「第２の領域からなる」「ｎ−型エピ層２」の不純物濃度を、「第１の領域」の不純物濃度よりも高くすることにより、本願発明のように「前記第１の領域よりも高い濃度の第２の領域からなる第１導電型の低濃度ベース領域」という構成とすることは、当業者が容易になし得たことである。
　したがって、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−３）まとめ
　以上検討したとおり、本願発明と刊行物発明との相違点は、いずれも実質的なものでないか、周知技術を勘案することにより、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、本願発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。