【事件の表示】
　特願２００４−３８０６６６「エレクトロルミネセンス表示装置とその駆動方法」拒絶査定不服審判事件〔平成１７年１０月６日出願公開、特開２００５−２７５３６９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　この審判事件に関する出願（以下、「本願」という。）は、２００４年（平成１６年）３月２５日に大韓民国でされた特許出願に基づくパリ条約の優先権を主張して、平成１６年１２月２８日にされた特許出願である。そして、平成２０年１１月２０日付けの手続補正及び平成２２年５月２０日付けの手続補正により特許請求の範囲についての補正がされ、平成２３年５月６日付けで拒絶査定がされ、同年同月１１日に査定の謄本が送達された。これに対して、同年９月１２日に拒絶査定不服審判が請求され、同時に特許請求の範囲についての補正（以下、「本件補正」という。）がされた。その後、当審の同年１２月１２日付け審尋に対し、平成２４年３月１４日付け回答書が提出された。
　
２．本願に係る発明
　本件補正は、特許請求の範囲についてするものであって、本件補正前の請求項１の明瞭でない記載の釈明と、本件補正前の請求項４から６までの削除とを目的とするものであり、また、いわゆる新規事項を追加するものではないから、これを受け入れることにする。
　したがって、本願の請求項１から３までのそれぞれに係る発明は、本件補正後の請求項１から３までのそれぞれに記載された事項によって特定されるとおりのものである。ただし、請求項１の「前記第１バイアススイッチは、前記第２駆動薄膜トランジスタのゲート端子に接続されたドレイン端子と、前記逆電圧を発生する逆電圧源に接続されたソース端子と、前記ｎ番目のゲートラインに接続されたゲート端子を備え前記ｎ番目のゲートラインからのスキャンパルスに応答し前記第２駆動薄膜トランジスタのゲート端子に前記逆電圧を供給する」という記載の冒頭にある「前記第１バイアススイッチ」は、「前記第
２
用
　そうすると、本願の請求項１に係る発明（以下、「本願発明」という。）は、以下のとおりのものである。なお、下線を付したのは、読み替えた部分である。
　
「【請求項１】
　データラインとｎ（ｎは正の整数）番目ゲートラインに接続され前記ｎ番目ゲートラインからのスキャンパルスによって制御されるｎ番目画素と前記データラインとｎ＋１番目ゲートラインに接続され前記ｎ＋１番目ゲートラインからのスキャンパルスによって制御されるｎ＋１番目画素を含むエレクトロルミネセンスパネルを備え、
　前記ｎ番目画素は、
　供給電圧源からの電圧が供給される第１エレクトロルミネセンスセルと、
　前記第１エレクトロルミネセンスセルを経由する電流量の流れを制御し前記第１エレクトロルミネセンスセルに接続されたドレイン端子と、第１基準電圧源に接続されたソース端子とを備える第１駆動薄膜トランジスタと、
　前記第１駆動薄膜トランジスタのゲート端子に接続され前記第１駆動薄膜トランジスタに選択的に逆電圧を供給する第１バイアス用スイッチと、
　前記第１駆動薄膜トランジスタのゲート端子に接続されるドレイン端子、前記データラインに接続されるソース端子及び前記ｎ番目ゲートラインに接続されるゲート端子を備え、前記ｎ番目ゲートラインにスキャンパルスが供給される時、前記データラインに供給されるデータ信号を前記第１駆動薄膜トランジスタのゲート端子に供給するための第１スイッチング薄膜トランジスタと、
　前記第１駆動薄膜トランジスタのゲート端子と第２基準電圧源の間に接続された第１ストレージキャパシタを備え、
　前記ｎ＋１番目画素は、
　前記供給電圧源からの電圧が供給される第２エレクトロルミネセンスセルと、
　前記第２エレクトロルミネセンスセルを経由する電流量の流れを制御し前記第２エレクトロルミネセンスセルに接続されたドレイン端子と、前記第１基準電圧源に接続されたソース端子とを備える第２駆動薄膜トランジスタと、
　前記第２駆動薄膜トランジスタのゲート端子に接続され前記第２駆動薄膜トランジスタに選択的に逆電圧を供給する第２バイアス用スイッチと、
　前記第２駆動薄膜トランジスタのゲート端子に接続されるドレイン端子と、前記データラインに接続されるソース端子及び前記ｎ＋１番目ゲートラインに接続されるゲート端子を備え、前記ｎ＋１番目ゲートラインにスキャンパルスが供給される時前記データラインに供給されるデータ信号を前記第２駆動薄膜トランジスタのゲート端子に供給するための第２スイッチング薄膜トランジスタと、
　前記第２駆動薄膜トランジスタのゲート端子と前記第２基準電圧源の間に接続された第２ストレージキャパシタを備え、
　前記第
２
用
　前記第２駆動薄膜トランジスタのゲート端子に接続されたドレイン端子と、
　前記逆電圧を発生する逆電圧源に接続されたソース端子と、
　前記ｎ番目のゲートラインに接続されたゲート端子を備え
　前記ｎ番目のゲートラインからのスキャンパルスに応答し前記第２駆動薄膜トランジスタのゲート端子に前記逆電圧を供給する
　ことを特徴とするエレクトロルミネセンス表示装置。」
　
３．原査定の拒絶の理由
　原査定の拒絶の理由３は、概略以下のとおりである。
　
「本願の請求項１から６までのそれぞれに係る発明は、いずれも、その優先日前に日本国内又は外国において頒布された刊行物１に記載された発明と、例えば周知例１及び２のそれぞれに記載された周知技術とに基づいて、その優先日前に当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　　刊行物１：アメリカ合衆国特許第６６７７７１３号明細書
　　　　　　（発行日：２００４年（平成１６年）１月１３日）
　　周知例１：特開２０００−３４７６２１号公報
　　周知例２：特開２００２−２４４６１７号公報」
　
４．刊行物に記載された事項
（１）刊行物１（引用発明）
　刊行物１には、以下の記載がある。なお、原文の引用の後に、当審で作成した日本語訳を記載する。
　
ア．第１欄第１３行から第１７行まで
「The invention relates in general to a light-emitting device 
display technique, and more particular, to a driving technique of 
an active matrix organic light-emitting diode (AMOLED) to increase 
the stability of threshold voltage as a function of time.」
「この発明は、一般に、発光装置表示技術に関するものであり、特に、時間の関数としてのしきい値電圧の安定性を増大させるための、アクティブマトリックス有機発光ダイオード（ＡＭＯＬＥＤ）の駆動技術に関するものである。」
　
イ．第１欄第５５行から第２欄第２４行まで
「FIG. 1 shows a schematic circuit diagram of a conventional driving
circuit of an active matrix organic light-emitting diode. The 
driving circuit includes a transistor 100 and a transistor 102. The 
transistors 101 and 102 are thin-film transistors (TFT). The gate of
the transistor 100 is coupled to a scan line to receive a scan 
voltage Vscan at an appropriate pulse, and the source region thereof
is to receive a data voltage Vdata from a data line at this pulse. 
The drain region of the transistor 100 is coupled to the gate of the
transistor 102. Normally, the source region and drain region of the 
transistors 100 and 102 are interchangeable. A storage capacitor 106
is connected between the gate of the transistor 102 and a ground 
voltage. The drain region of the transistor 102 is coupled to a 
source voltage VDD. The source region of the transistor 102 is 
coupled to an anode of an active matrix organic light-emitting diode
104 in series. The active matrix organic light-emitting diode 104 
further has a cathode coupled to a relative low voltage VSS.
　The operation of the driving circuit as shown in FIG. 1 is 
described as follows. When the gate of the transistor 100 is 
conducted by receiving the scan voltage Vscan from the scan line, 
the data voltage Vdata is input to the gate of the transistor 102 to
conduct via the transistor 100. Thereby, the transistor 102 is also 
conducted. The source voltage VDD is then applied to the organic 
light-emitting device 104 to emit a light. The transistor 102 is 
typically referred as a driving device. During circuit operation, 
the voltage Vscan will be input to the transistor 100 with a 
predetermined frequency via the scan line. The time period between 
two consecutive pulses is referred as a frame, and a predetermined 
image data block will be input to the corresponding pixel within a 
frame. When the transistor 100 is activated by a clock pulse of the 
scan voltage Vscan, the transistor 102 is activated by the data line
Vdata. The data voltage Vdata is stored in the storage capacitor 106
to maintain the activation of the transistor 102.」
「図１は、アクティブマトリックス有機発光ダイオードの従来の駆動回路を示す模式的回路図である。駆動回路は、トランジスタ１００とトランジスタ１０２とを有する。トランジスタ１００及び１０２は、薄膜トランジスタ（ＴＦＴ）である。トランジスタ１００のゲートは、走査ラインに結合されて走査電圧Ｖｓｃａｎを適切なパルス時に受け、そのソース領域は、このパルス時にデータラインからデータ電圧Ｖｄａｔａを受けることになる。トランジスタ１００のドレイン領域は、トランジスタ１０２のゲートに結合されている。通常、トランジスタ１００及び１０２のソース領域及びドレイン領域は、互いに入れ替えることができる。蓄積キャパシタ１０６は、トランジスタ１０２のゲートと接地電圧との間に接続されている。トランジスタ１０２のドレイン領域は、ソース電圧ＶＤＤに結合されている。トランジスタ１０２のソース領域は、アクティブマトリックス有機発光ダイオード１０４の陽極に直列に結合されている。アクティブマトリックス有機発光ダイオード１０４は、さらに、比較的低い電圧ＶＳＳに結合された陰極を有する。
　図１に示す駆動回路の動作は、以下のとおりである。トランジスタ１００のゲートが走査ラインから走査電圧Ｖｓｃａｎを受けることにより導通すると、データ電圧Ｖｄａｔａが、トランジスタ１００を介して、導通されるべきトランジスタ１０２のゲートに入力される。これにより、トランジスタ１０２も導通する。それにより、ソース電圧ＶＤＤが有機発光ダイオード１０４に印加され、この有機発光ダイオードが発光する。トランジスタ１０２は、一般的に駆動装置と称される。回路動作中、走査電圧Ｖｓｃａｎは、所定の周波数で走査ラインを介してトランジスタ１００に入力される。相前後する２つのパルス間の期間は、フレームと称され、所定の画像データブロックが１フレームのうちに対応する画素に入力される。トランジスタ１００が走査電圧Ｖｓｃａｎのクロックパルスにより動作させられると、トランジスタ１０２がデータラインのデータ電圧Ｖｄａｔａにより動作させられる。このデータ電圧Ｖｄａｔａは蓄積キャパシタ１０６内に蓄積され、トランジスタ１０２を動作状態に保持する。」
　
ウ．第２欄第３１行から第３８行まで
「However, as the light-emitting device is continuously driven, the 
transistor 102 is maintained at an on state all the time. For a 
normal transistor 102, particular the thin-film transistor 102, the 
long operation time will cause change of the characteristics. For 
example, the threshold voltage is increased with operation time. As 
shown in FIG. 2, this affects the luminescent status of the light-
emitting device. For example, the luminance or chroma is changed.」
「しかし、発光装置が連続的に駆動されているため、トランジスタ１０２は、常にオン状態に保たれている。トランジスタ１０２が通常のトランジスタ、特に薄膜トランジスタである場合、動作時間が長くなると、その特性が変化してしまう。例えば、しきい値電圧が動作時間とともに増大する。図２に示すように、これは、発光装置の発光状態に悪影響を及ぼす。例えば、輝度又は色度が変化する。」
　
エ．第２欄第５２行から第５８行まで
「From equations (1) and (2), if the threshold voltage is increased 
with time, the driving current ID flowing through the organic light-
emitting device 104 is decreased, and consequently, the luminance is
decreased. The lifetime is also determined by the luminance. 
Therefore, the variation of threshold voltage Vth is crucial to the 
organic light-emitting device 104.」
「式（１）及び（２）から、しきい値電圧が時間とともに増大すると、有機発光装置１０４を流れる駆動電流ＩＤが減少し、したがって、輝度が減少する。寿命も、輝度によって決定される。したがって、しきい値電圧Ｖｔｈの変化は、有機発光装置１０４にとって決定的である。」
　
オ．第４欄第５６行から第５欄第１３行まで
「FIG. 3 shows the variation of threshold voltage of a driving 
circuit as a function of activation time. Compared to the operation 
of the conventional driving circuit as shown in FIG. 2 where the 
threshold voltage is increased with operation time, a stable 
threshold voltage is obtained in the present invention. To obtain 
such stable threshold voltage, the present invention provides a 
design of the driving circuit as shown in FIG. 4.
　In FIG. 4, the circuit diagram for driving the pixel of the light-
emitting device is shown. The transistors 100, 102, the light-
emitting device 104, and the maintaining capacitor 106 are similar 
to those as shown in FIG. 1. The transistors 100 and 102 include P-
type or N-type thin-film transistors, for example. The bottom 
electrode of the maintaining capacitor 106 can be coupled to either 
the ground or to the node A. The node A is the drain region of the 
transistor 102. The light-emitting device 104 includes an organic 
light-emitting diode. The maintain capacitor 106 is used to maintain
the on/off state of the transistor 102. For example, when the 
transistor 102 is switched on by the high level pulse of the scan 
line VscanA, the maintain capacitor 106 is charged simultaneously. 
When the scan line VscanA is decreased to a low voltage level, the 
maintaining capacitor 106 maintains the on state of the transistor 
102, such that the light-emitting device 104 continues 
illuminating.」
「図３は、駆動回路のしきい値電圧の変化を動作時間の関数として示す。しきい値電圧が動作時間の増大とともに増大する、図２に示す従来の駆動回路の動作に比べ、本発明では、しきい値電圧が安定する。このような安定なしきい値電圧を得るために、本発明では、駆動回路を図４に示すように設計する。
　図４は、発光装置の画素を駆動する回路図を示す。トランジスタ１００及び１０２と、発光装置１０４と、保持用キャパシタ１０６とは、図１に示すものと同様である。トランジスタ１００及び１０２は、例えば、Ｐ型又はＮ型の薄膜トランジスタを有する。保持用キャパシタ１０６のボトム電極は、アース又はノードＡに結合し得る。ノードＡは、トランジスタ１０２のドレイン領域である。発光装置１０４は、有機発光ダイオードを有する。保持用キャパシタ１０６は、トランジスタ１０２のオン／オフ状態を保持するのに用いる。例えば、トランジスタ１０２が走査ラインＶｓｃａｎＡの高レベルパルスによりスイッチオンされると、これと同時に保持用キャパシタ１０６が充電される。走査ラインＶｓｃａｎＡが低電圧レベルに減少すると、保持用キャパシタ１０６がトランジスタ１０２をオン状態に保持し、発光装置１０４が発光し続ける。」
　
カ．第５欄第２９行から第３５行まで
「In the present invention, a node B is further coupled to a 
transistor 108. More specifically, the drain region of the 
transistor 108 is coupled to the node B to symmetrically correspond 
to the data line Vdata. The gate of the transistor 108 is coupled to
another scan line VscanB, and the source region thereof is coupled 
to a relatively low voltage Vref2 such as a negative voltage.」
「本発明では、ノードＢをさらにトランジスタ１０８に結合する。特に、トランジスタ１０８のドレイン領域を、対応するデータラインＶｄａｔａと対称に、ノードＢに結合する。トランジスタ１０８のゲートは、別の走査ラインＶｓｃａｎＢに結合し、そのソース領域を負電圧のような比較的低い電圧Ｖｒｅｆ２に結合する。」
　
キ．第５欄第３９行から第４３行まで
「In the above embodiment, the scan lines VscanA and VscanB have the
same frequency, while the scan line VscanB delays the scan line 
VscanA by a delay time dT. As shown in FIG. 5, the delay time dT can
be any fraction of one frame.」
「上述した例では、走査ラインＶｓｃａｎＡ及びＶｓｃａｎＢが互いに同じ周波数を有し、走査ラインＶｓｃａｎＢは、走査ラインＶｓｃａｎＡより遅延時間ｄＴだけ遅延している。図５に示すように、この遅延時間ｄＴは、１フレームの任意の一部にすることができる。」
　
ク．第５欄第５５行から第６欄第１３行まで
「When the clock pulse of the scan line VscanA passes, the 
transistor 108 is activated at the delay time by the pulse of the 
scan line VscanB. Meanwhile, the data line Vdata is not affected as 
the transistor 100 is switched off. However, as the transistor 108 
is switched on, the relatively low voltage Vref2 is input to the 
transistor 102 and the maintaining capacitor 106 via the node B. As 
the voltage Vref2 is a low voltage, preferably a negative voltage, 
the transistor 102 is switched off, and the maintaining capacitor 
106 is discharged to the voltage Vref2. Meanwhile, as the transistor
102 is switched off, the threshold voltage Vth thereof is reset to 
an initial value thereof instead of being increased as shown in 
FIG. 2. The transistor 102 is switched off until reaching the second
frame, where the next pulse of the scan line VscanA is activated and
input.
　When the transistor 102 is switched off, the consequent effect is 
that the light-emitting device 104 is switched off to result in a 
completely dark frame. As mentioned above, the frequency of the dark
picture is the same as that of the frames, for example, 60 Hz, so 
that the human eye cannot notice the flashing picture. The only 
effect sensitive to human eyes is the reduced brightness, which can 
be easily compensated for and is minor compared to the effect caused
by threshold voltage variation. Further, the delay time can be 
increased to reduce the completely dark period, while the transistor
102 can be reset.」
「走査ラインＶｓｃａｎＡのクロックパルスが通過すると、トランジスタ１０８が走査ラインＶｓｃａｎＢのクロックパルスにより遅延時間後に動作される。その間、トランジスタ１００がスイッチオフされているため、データラインＶｄａｔａは影響を受けない。しかし、トランジスタ１０８がスイッチオンされているため、比較的低い電圧Ｖｒｅｆ２がノードＢを経てトランジスタ１０２及び保持用キャパシタ１０６に入力される。電圧Ｖｒｅｆ２は低電圧、好ましくは負電圧であるため、トランジスタ１０２はスイッチオフされ、保持用キャパシタ１０６は電圧Ｖｒｅｆ２まで放電される。その間、トランジスタ１０２はスイッチオフされているので、そのしきい値電圧は、図２に示すように増大する代わりに、その初期値にリセットされる。トランジスタ１０２は、走査ラインＶｓｃａｎＡの次のパルスが有効になって入力される次のフレームに達するまで、スイッチオフされている。
　トランジスタ１０２がスイッチオフされているとき、その結果としての影響は、発光装置１０４がスイッチオフされる結果、フレームが完全に暗くなるということである。前述したように、暗い画像の周波数はフレーム周波数、例えば、６０Ｈｚと同じであるため、人間の目は点滅する画像に気付かない。人間の目に感じる唯一の影響は、明るさが減少するということであるが、これは容易に補償できるし、しきい値電圧の変化によって生じる影響に比べれば些細なことである。さらに、遅延時間を増大させて、完全に暗くなる期間を少なくしつつ、トランジスタ１０２をリセットすることができる。」
　
　図４には、発光素子の画素を駆動する回路が示されている。そして、画素は、通常、マトリックス状に並べられて表示装置の表示パネルを構成するものであるから、図４に示された回路も、マトリックス状に並べられて表示装置の表示パネルを構成するものである。そうすると、ｎを正の整数とするとき、あるデータラインＶｄａｔａとｎ番目の走査ラインＶｓｃａｎＡ及びｎ番目の走査ラインＶｓｃａｎＢとに接続されたｎ番目の画素と、そのデータラインＶｄａｔａとｎ＋１番目の走査ラインＶｓｃａｎＡ及びｎ＋１番目の走査ラインＶｓｃａｎＢとに接続されたｎ＋１番目の画素とが存在することになる。
　ここで、「トランジスタ１００」は、そのゲートにクロックパルスを入力したときだけ導通する（上記イ．及びク．参照）から、スイッチングトランジスタである。「トランジスタ１０２」は、「駆動装置」と称される（上記イ．参照）から、駆動トランジスタである。「トランジスタ１０８」は、そのゲートにクロックパルスを入力したときだけ導通する（上記ク．参照）から、スイッチングトランジスタである。
　以上のことを踏まえて、上記記載及び図４に示された事項を総合すると、刊行物１には、以下の発明（以下、「引用発明」という。）が記載されている。
　
「データラインＶｄａｔａとｎ番目の走査ラインＶｓｃａｎＡ及びｎ番目の走査ラインＶｓｃａｎＢとに接続され、前記ｎ番目の走査ラインＶｓｃａｎＡからのクロックパルス及び前記ｎ番目の走査ラインＶｓｃａｎＢからのクロックパルスによって制御されるｎ番目の画素と、前記データラインＶｄａｔａとｎ＋１番目の走査ラインＶｓｃａｎＡ及びｎ＋１番目の走査ラインＶｓｃａｎＢとに接続され、前記ｎ＋１番目の走査ラインＶｓｃａｎＡからのクロックパルス及び前記ｎ＋１番目の走査ラインＶｓｃａｎＢからのクロックパルスによって制御されるｎ＋１番目の画素とを含む有機発光ダイオード表示パネルを備え、
　前記ｎ番目の画素は、
　比較的低い電圧ＶＳＳに陰極が接続された第１有機発光ダイオード１０４と、
　前記第１有機発光ダイオード１０４を流れる駆動電流ＩＤを制御し、前記第１有機発光ダイオード１０４の陽極に接続されるソース領域と、ソース電圧ＶＤＤに接続されるドレイン領域とを備える第１駆動薄膜トランジスタ１０２と、
　前記ｎ番目の走査ラインＶｓｃａｎＢにクロックパルスが入力されるとき、前記第１駆動薄膜トランジスタ１０２のゲートに負電圧Ｖｒｅｆ２を入力する第１スイッチングトランジスタ１０８と、
　前記第１駆動薄膜トランジスタ１０２のゲートに接続されるドレイン領域と、前記データラインＶｄａｔａに接続されるソース領域と、前記ｎ番目の走査ラインＶｓｃａｎＡに接続されるゲートとを備え、前記ｎ番目の走査ラインＶｓｃａｎＡにクロックパルスが入力されるとき、前記データラインＶｄａｔａに入力されるデータ電圧Ｖｄａｔａを、前記第１駆動薄膜トランジスタ１０２のゲートに入力する第１スイッチング薄膜トランジスタ１００と、
　前記第１駆動薄膜トランジスタ１０２のゲートとアースとの間に接続される第１保持用キャパシタ１０６とを備え、
　前記ｎ＋１番目の画素は、
　前記比較的低い電圧ＶＳＳに陰極が接続された第２有機発光ダイオード１０４と、
　前記第２有機発光ダイオード１０４を流れる駆動電流ＩＤを制御し、前記第２有機発光ダイオード１０４の陽極に接続されるソース領域と、前記ソース電圧ＶＤＤに接続されるドレイン領域とを備える第２駆動薄膜トランジスタ１０２と、
　前記ｎ＋１番目の走査ラインＶｓｃａｎＢにクロックパルスが入力されるとき、前記第２駆動薄膜トランジスタ１０２のゲートに前記負電圧Ｖｒｅｆ２を入力する第２スイッチングトランジスタ１０８と、
　前記第２駆動薄膜トランジスタ１０２のゲートに接続されるドレイン領域と、前記データラインＶｄａｔａに接続されるソース領域と、前記ｎ＋１番目の走査ラインＶｓｃａｎＡに接続されるゲートとを備え、前記ｎ＋１番目の走査ラインＶｓｃａｎＡにクロックパルスが入力されるとき、前記データラインＶｄａｔａに入力されるデータ電圧Ｖｄａｔａを、前記第２駆動薄膜トランジスタ１０２のゲートに入力する第２スイッチング薄膜トランジスタ１００と、
　前記第２駆動薄膜トランジスタ１０２のゲートと前記アースとの間に接続される第２保持用キャパシタ１０６とを備え、
　前記第２スイッチングトランジスタ１０８は、
　前記第２駆動薄膜トランジスタ１０２のゲートに接続されるドレイン領域と、
　前記負電圧Ｖｒｅｆ２に接続されるソース領域と、
　前記ｎ＋１番目の走査ラインＶｓｃａｎＢに接続されるゲートとを備え、
　前記ｎ＋１番目の走査ラインＶｓｃａｎＢにクロックパルスが入力されるとき、前記第２駆動薄膜トランジスタ１０２のゲートに前記負電圧Ｖｒｅｆ２を入力する
　有機発光ダイオード表示装置。」
　
（２）周知例１及び２（周知技術）
ア．周知例１
　周知例１には、以下の記載がある。
　
（ア）段落００４２から００４９まで
「【００４２】
【発明の実施の形態】本発明の実施の第一の形態を図１ないし図４を参照して以下に説明する。…（略）…
　【００４３】なお、図１は本発明の画像表示装置の実施の第一の形態であるＥＬディスプレイの要部の回路構造を示す回路図、図２はＥＬディスプレイの全体構造を示すブロック図、…（略）…図４はＥＬディスプレイの各部の信号波形を示すタイムチャート、である。
　【００４４】本実施の形態のＥＬディスプレイ１１も、図１に示すように、一従来例のＥＬディスプレイ１と同様に、（Ｍ×Ｎ）個の有機ＥＬ素子１２を具備しており、図２に示すように、この（Ｍ×Ｎ）個の有機ＥＬ素子１２がＭ行Ｎ列の二次元状に配列されている。
　【００４５】…（略）…
　【００４６】本実施の形態のＥＬディスプレイ１１も、一対の電源電極として電源線１３と接地線１４とを具備しており、有機ＥＬ素子１２は、接地線１４には直接に接続されており、電源線１３には駆動トランジスタである駆動ＴＦＴ１５を介して接続されている。
　【００４７】この駆動ＴＦＴ１５のゲート電極には、電圧保持手段として保持コンデンサ１６が接続されており、この保持コンデンサ１６も接地線１４に接続されている。この保持コンデンサ１６および駆動ＴＦＴ１５のゲート電極には、スイッチング手段であるスイッチングＴＦＴ１７のドレイン電極が接続されており、このスイッチングＴＦＴ１７は、ソース電極にデータ線１８が接続されるとともにゲート電極に走査線１９が接続されている。
　【００４８】しかし、本実施の形態のＥＬディスプレイ１１は、一従来例のＥＬディスプレイ１とは相違して、“５．０（Ｖ）”の矩形パルスの走査電圧が第ｎ列目の走査線１９に入力される直前に第ｎ列目のＭ個の有機ＥＬ素子１２への駆動電圧の印加を停止させる通電制御手段として、Ｍ行Ｎ列の制御ＴＦＴ２０がＭ行Ｎ列の有機ＥＬ素子１２の一個ごとに一個ずつ設けられている。
　【００４９】この制御ＴＦＴ２０は、ドレイン電極が保持コンデンサ１６と駆動ＴＦＴ１５との接続配線に接続されており、ソース電極が接地線１４に接続されている。ただし、第ｎ列目のＭ個の制御ＴＦＴ２０のゲート電極は、第（ｎ−１）列目の走査線１９に接続されているので、第（ｎ−１）列目の走査線１９に走査電圧が入力されると第ｎ列目の保持コンデンサ１６の“５．０〜０．０（Ｖ）”の保持電圧を放電させる。」
　
（イ）段落００５９から００６６まで
「【００５９】その場合、図４に示すように、Ｎ列の走査線１９に走査電圧が順番に入力されてＭ行Ｎ列のスイッチングＴＦＴ１７が一列ずつ順番にオン状態とされるので、その一列のＭ個の有機ＥＬ素子１２の発光輝度に対応したデータ電圧がＭ行のデータ線１８に個々に印加される。
　【００６０】すると、このＭ個のデータ電圧はスイッチングＴＦＴ１７を介して一列のＭ個の保持コンデンサ１６に個々に保持され、この保持コンデンサ１６の保持電圧は一列のＭ個の駆動ＴＦＴ１５のゲート電極に個々に印加されるので、電源線１３に常時印加されている駆動電圧が駆動ＴＦＴ１５により一列のＭ個の有機ＥＬ素子１２に供給される。
　【００６１】その電流量は保持コンデンサ１６から駆動ＴＦＴ１５のゲート電極に印加される電圧に対応するので、一列のＭ個の有機ＥＬ素子１２がデータ線１８に供給された制御電流に対応した輝度で発光することになり、この動作状態は走査電圧がオフ状態となっても保持コンデンサ１６の保持電圧により維持される。
　【００６２】上述のような動作がＮ列の走査線１９ごとに順番に実行されるので、本実施の形態のＥＬディスプレイ１１は、Ｍ行Ｎ列の有機ＥＬ素子１２を個々に所望の輝度で発光させて画素単位で階調表現されたドットマトリクスの画像を表示することができる。しかも、有機ＥＬ素子１２の発光状態は保持コンデンサ１６の保持電圧により次回の発光制御まで維持されるので、高効率に高輝度が実現される。
　【００６３】ただし、本実施の形態のＥＬディスプレイ１１では、上述のように有機ＥＬ素子１２をアクティブ駆動するが、有機ＥＬ素子１２の通電を発光制御の直前に一瞬だけ停止させる。つまり、第（ｎ−１）列目の走査線１９に走査電圧が入力されるとき、その走査電圧により第ｎ列目の制御ＴＦＴ２０をオン状態として第ｎ列目の保持コンデンサ１６の両端を接地線１４に接続し、第ｎ列目の有機ＥＬ素子１２の通電を停止させる。
　【００６４】このため、本実施の形態のＥＬディスプレイ１１では、アクティブ駆動により有機ＥＬ素子１２の発光状態を次回の発光制御まで維持するが、その発光制御の直前に有機ＥＬ素子１２の通電を一瞬だけ停止させるので、アクティブ駆動する有機ＥＬ素子１２の寿命を延長することができる。
　【００６５】特に、有機ＥＬ素子１２の通電を一時停止させることを一列前の走査線１９の走査電圧で制御するので、有機ＥＬ素子１２の通電を最適なタイミングで確実に制御することができる。しかも、第一列目の走査線１９の手前にはダミー線２１が並設されており、このダミー線２１に入力するダミーの走査電圧により第一列目の有機ＥＬ素子１２の通電を停止させるので、Ｍ行Ｎ列の有機ＥＬ素子１２の全部の通電を最適なタイミングで確実に制御することができる。
　【００６６】なお、本発明は上記形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容する。例えば、上記形態では第ｎ列目の有機ＥＬ素子１２の通電を第（ｎ−１）列目の走査線１９の走査電圧のタイミングで一時停止させることを例示したが、これを第（ｎ−ａ）列目の走査線１９の走査電圧のタイミングとすることも可能である。ただし、“ａ”を二以上とすると、ダミー線２１の本数も増加させる必要があり、有機ＥＬ素子１２が消灯する時間も増加して全体の輝度が低下するので、一般的には“ａ＝１”とすることが最適である。」
　
　以上の記載と図１及び４のそれぞれに示された事項とをまとめると、周知例１に記載されたＥＬディスプレイ１１は、有機ＥＬ素子１２を駆動する駆動ＴＦＴ１５のゲート電極に、保持コンデンサ１６と、スイッチングＴＦＴ１７のドレイン電極と、制御ＴＦＴ２０のドレイン電極とが接続されている。そして、スイッチングＴＦＴ１７がｎ列目の走査線１９に入力される走査電圧によってオン状態になると、駆動ＴＦＴ１５のゲート電極及び保持コンデンサ１６にデータ電圧が印加され、有機ＥＬ素子１２が通電する。一方、制御ＴＦＴ２０がｎ−１列目の走査線１９に入力される操作電圧によってオン状態になると、駆動ＴＦＴ１５のゲート電極及び保持コンデンサ１６に電圧が印加されなくなり、有機ＥＬ素子１２の通電が停止する。ここで、「ｎ列目」及び「ｎ−１列目」を、それぞれ「ｎ＋１列目」及び「ｎ列目」に置き換えてよいことは、明らかである。
　
イ．周知例２
　周知例２には、以下の記載がある。
　
（ア）段落０００４
「【０００４】行方向に伸びるゲートラインには、ゲートラインによって選択されるｎチャンネル薄膜トランジスタである選択トランジスタＴＦＴ１（以下、単にＴＦＴ１という）のゲートが接続されている。このＴＦＴ１のドレインには列方向に伸びるデータラインが接続されており、そのソースには他端が保持容量電源ラインに接続された保持容量ＳＣが接続されている。また、ＴＦＴ１のソースと保持容量ＳＣの接続点は、ｐチャンネル薄膜トランジスタである駆動トランジスタＴＦＴ２（以下、単にＴＦＴ２という）のゲートに接続されている。そして、このＴＦＴ２のソースが電源ＰＶＤＤに接続され、ドレインが有機ＥＬ素子ＥＬに接続されている。なお、有機ＥＬ素子ＥＬの他端はカソード電源ＣＶに接続されている。」
　
（イ）段落００１９から００２７まで
「【００１９】図１は、本実施形態の１画素分の画素回路の構成を示す図である。水平方向に伸びるゲートラインには、ｎチャンネルのＴＦＴからなるＴＦＴ１が接続されている。このＴＦＴ１は、ＴＦＴを直列接続したダブルゲートＴＦＴとして形成されている。なお、必ずしもダブルゲートにすることはない。
　【００２０】そして、このＴＦＴ１の他端には、保持容量ＳＣの一端が接続されている。保持容量ＳＣの他端は、パネルのマイナス電源であるＶＥＥに接続されている。ＴＦＴ１と保持容量ＳＣの接続点には、ｐチャンネルＴＦＴからなる駆動トランジスタＴＦＴ２のゲートが接続されている。このＴＦＴ２は、２つのＴＦＴを並列接続した構成になっている。そして、ＴＦＴ２の一端がパネル電源ＰＶＤＤに接続され、他端が有機ＥＬ素子ＥＬに接続されている。なお、有機ＥＬ素子の他端は、反対側の基板に設けられているカソードに接続されている。
　【００２１】そして、ＴＦＴ２と有機ＥＬ素子ＥＬとの接続点に、他端がＶＥＥに接続された放電トランジスタＴＦＴ３の一端が接続されており、この放電トランジスタＴＦＴ３のゲートは、前段のゲートラインに接続されている。すなわち、図における左上の画素のＴＦＴ３においては、自己の画素のＴＦＴ１が接続されるゲートライン１より１水平ライン上のゲートライン０に接続されている。
　【００２２】さらに、ＴＦＴ１と保持容量ＳＣの接続点には、制御トランジスタＴＦＴ４の一端が接続され、このＴＦＴ４の他端は電源ＰＶＤＤに接続されている。そして、このＴＦＴ４のゲートは、前述のＴＦＴ３と同様に前段のゲートラインに接続されている。
　【００２３】このような有機ＥＬ画素回路において、垂直ドライバにより、ゲートラインが順次オンされる。すなわち、垂直同期信号によって規定される１画面の表示において、水平同期信号に応じて、表示を行う水平ラインに対応したゲートラインが順次オンされる。
　【００２４】また、水平ドライバによって、１つのゲートラインがオンしている１水平期間において、データラインが順次ビデオ信号ラインと接続され、各画素に応じたデータがＴＦＴ１を介し、ＴＦＴ２のゲート及び保持容量ＳＣに供給される。従って、データの印加は基本的に点順次となる。そして、印加されたデータは保持容量ＳＣに蓄えられ、ＴＦＴ２のオンまたはオフの状態がデータの印加終了後も保持される。そして、このＴＦＴ２のオンの場合に、電源ＰＶＤＤからの電流が有機ＥＬ素子ＥＬに流れ、これが発光する。
　【００２５】なお、本実施形態では、ＴＦＴ２がｐチャンネルであり、保持容量ＳＣに電荷が保持されＨレベルとなっているときにオフ、電荷が放電されＬレベルとなっているときにオンとなる。
　【００２６】そして、本実施形態においては、ＴＦＴ３を有しており、このＴＦＴ３が前段のゲートラインによってオンされる。すなわち、有機ＥＬ素子ＥＬの上側、すなわちＴＦＴ２のドレインがＴＦＴ１のオンの１水平ライン前の段階で、マイナス電源ＶＥＥに接続される。従って、有機ＥＬ素子ＥＬの容量に蓄積された電荷が放電される。そこで、自己のゲートラインが選択されて書き込まれたデータが黒であり、ＴＦＴ２がオフされたときに有機ＥＬ素子ＥＬに電流が流れることはなく、残像の発生を確実に防止することができる。
　【００２７】例えば、図２に示すように、ゲートライン０がオンの時にゲートライン１によってオンするＴＦＴ１に接続されたＴＦＴ４およびＥＬに接続されているＴＦＴ３がオンする。これによって、ゲートライン１のラインの画素の有機ＥＬ素子ＥＬの容量に蓄積された電荷が放電される。また、ゲートライン１がオンの時にゲートライン２のラインの画素についてのＴＦＴ３がオンしてその画素の有機ＥＬ素子ＥＬの容量に蓄積された電荷が放電される。そして、このような動作が各ラインについて順次繰り返し行われる。」
　
　以上の記載と図１及び２のそれぞれに示された事項とをまとめると、周知例２に記載された有機ＥＬ画素回路は、有機ＥＬ素子ＥＬを駆動する駆動トランジスタＴＦＴ２のゲートに、保持容量ＳＣと、選択トランジスタＴＦＴ１と、制御トランジスタＴＦＴ４とが接続されている。そして、ゲートライン１がオンされると、選択トランジスタＴＦＴ１がオンになり、それを介して駆動トランジスタＴＦＴ２のゲート及び保持容量ＳＣにデータが供給され、有機ＥＬ素子ＥＬに電流が流れる。一方、ゲートライン０がオンされると、制御トランジスタＴＦＴ４がオンになり、保持容量ＳＣに電荷が蓄積される結果、駆動トランジスタＴＦＴ２がオフになり、有機ＥＬ素子ＥＬに電流が流れなくなる。ここで、ゲートライン１及びゲートライン０を、それぞれゲートラインｎ＋１及びゲートラインｎに一般化してよいことは明らかである。
　
ウ．周知技術
　以上のことから、周知例１及び２のいずれにも、「有機ＥＬ素子を駆動する駆動トランジスタのゲートに、保持容量と、スイッチングトランジスタと、制御トランジスタとを接続した有機ＥＬ画素回路において、ｎ＋１番目のゲートラインでスイッチングトランジスタをオン状態にすることにより、駆動トランジスタをオンにして有機ＥＬ素子を発光させる一方、ｎ番目のゲートラインで制御トランジスタをオン状態にすることにより、駆動トランジスタをオフにして有機ＥＬ素子の発光を停止する」という技術が記載されており、この技術は、本願の優先日前に当業者に周知である。
　
５．対比
　本願発明と引用発明とを対比すると、以下のとおりである。
　
　引用発明の「データラインＶｄａｔａ」、「ｎ番目（ｎ＋１番目）の走査ラインＶｓｃａｎＡ」、「ｎ番目（ｎ＋１番目）の画素」、「有機発光ダイオード表示パネル」、「有機発光ダイオード表示装置」、「第１（第２）有機発光ダイオード１０４」、「第１（第２）駆動薄膜トランジスタ１０２」、「第１（第２）スイッチング薄膜トランジスタ１００」、「第１（第２）保持用キャパシタ１０６」、「クロックパルス」、「データ電圧Ｖｄａｔａ」、「駆動電流ＩＤ」、「ゲート」、「ドレイン領域」、「ソース領域」、「ソース電圧ＶＤＤ」、「比較的低い電圧ＶＳＳ」、「負電圧Ｖｒｅｆ２」及び「アース」は、それぞれ、本願発明の「データライン」、「ｎ番目（ｎ＋１番目）ゲートライン」、「ｎ番目（ｎ＋１番目）画素」、「エレクトロルミネセンスパネル」、「エレクトロルミネセンス表示装置」、「第１（第２）エレクトロルミネセンスセル」、「第１（第２）駆動薄膜トランジスタ」、「第１（第２）スイッチング薄膜トランジスタ」、「第１（第２）ストレージキャパシタ」、「スキャンパルス」、「データ信号」、「電流量の流れ」、「ゲート端子」、「ドレイン端子」、「ソース端子」、「供給電圧源」、「第１基準電圧源」、「逆電圧」及び「第２基準電圧源」に相当する。
　
　引用発明の「ｎ番目の画素」と本願発明の「ｎ番目画素」とに関し、引用発明の「比較的低い電圧ＶＳＳに陰極が接続された第１有機発光ダイオード１０４」及び「前記第１有機発光ダイオード１０４を流れる駆動電流ＩＤを制御し、前記第１有機発光ダイオード１０４の陽極に接続されるソース領域と、ソース電圧ＶＤＤに接続されるドレイン領域とを備える第１駆動薄膜トランジスタ１０２」と、本願発明の「供給電圧源からの電圧が供給される第１エレクトロルミネセンスセル」及び「前記第１エレクトロルミネセンスセルを経由する電流量の流れを制御し前記第１エレクトロルミネセンスセルに接続されたドレイン端子と、第１基準電圧源に接続されたソース端子とを備える第１駆動薄膜トランジスタ」とは、「供給電圧源と第１基準電圧源との間に直列に接続された、第１エレクトロルミネセンスセル及び当該第１エレクトロルミネセンスセルを経由する電流量の流れを制御する第１駆動薄膜トランジスタ」である点で共通する。
　また、引用発明の「前記ｎ番目の走査ラインＶｓｃａｎＢにクロックパルスが入力されるとき、…入力する」は、本願発明の「選択的に…供給する」に相当するから、引用発明の「前記ｎ番目の走査ラインＶｓｃａｎＢにクロックパルスが入力されるとき、前記第１駆動薄膜トランジスタ１０２のゲートに負電圧Ｖｒｅｆ２を入力する第１スイッチングトランジスタ１０８」と、本願発明の「前記第１駆動薄膜トランジスタのゲート端子に接続され前記第１駆動薄膜トランジスタに選択的に逆電圧を供給する第１バイアス用スイッチ」とは、「前記第１駆動薄膜トランジスタのゲート端子に接続され前記第１駆動薄膜トランジスタに選択的に逆電圧を供給する第１バイアス用スイッチ」である点で共通する。
　
　引用発明の「ｎ＋１番目の画素」と本願発明の「ｎ＋１番目画素」とに関しても、同様のことがいえる。
　
　したがって、本願発明と引用発明とは、
　
「データラインとｎ番目ゲートラインに接続され前記ｎ番目ゲートラインからのスキャンパルスによって制御されるｎ番目画素と前記データラインとｎ＋１番目ゲートラインに接続され前記ｎ＋１番目ゲートラインからのスキャンパルスによって制御されるｎ＋１番目画素を含むエレクトロルミネセンスパネルを備え、
　前記ｎ番目画素は、
　供給電圧源と第１基準電圧源との間に直列に接続された、第１エレクトロルミネセンスセル及び当該第１エレクトロルミネセンスセルを経由する電流量の流れを制御する第１駆動薄膜トランジスタと、
　前記第１駆動薄膜トランジスタのゲート端子に接続され前記第１駆動薄膜トランジスタに選択的に逆電圧を供給する第１バイアス用スイッチと、
　前記第１駆動薄膜トランジスタのゲート端子に接続されるドレイン端子、前記データラインに接続されるソース端子及び前記ｎ番目ゲートラインに接続されるゲート端子を備え、前記ｎ番目ゲートラインにスキャンパルスが供給される時、前記データラインに供給されるデータ信号を前記第１駆動薄膜トランジスタのゲート端子に供給するための第１スイッチング薄膜トランジスタと、
　前記第１駆動薄膜トランジスタのゲート端子と第２基準電圧源の間に接続された第１ストレージキャパシタを備え、
　前記ｎ＋１番目画素は、
　前記供給電圧源と第１基準電圧源との間に直列に接続された、第２エレクトロルミネセンスセル及び当該第２エレクトロルミネセンスセルを経由する電流量の流れを制御する第２駆動薄膜トランジスタと、
　前記第２駆動薄膜トランジスタのゲート端子に接続され前記第２駆動薄膜トランジスタに選択的に逆電圧を供給する第２バイアス用スイッチと、
　前記第２駆動薄膜トランジスタのゲート端子に接続されるドレイン端子と、前記データラインに接続されるソース端子及び前記ｎ＋１番目ゲートラインに接続されるゲート端子を備え、前記ｎ＋１番目ゲートラインにスキャンパルスが供給される時前記データラインに供給されるデータ信号を前記第２駆動薄膜トランジスタのゲート端子に供給するための第２スイッチング薄膜トランジスタと、
　前記第２駆動薄膜トランジスタのゲート端子と前記第２基準電圧源の間に接続された第２ストレージキャパシタを備え、
　前記第２バイアス用スイッチは、
　前記第２駆動薄膜トランジスタのゲート端子に接続されたドレイン端子と、
　前記逆電圧を発生する逆電圧源に接続されたソース端子とを備え、
　ゲート端子に供給されるスキャンパルスに応答し前記第２駆動薄膜トランジスタのゲート端子に前記逆電圧を供給する
　エレクトロルミネセンス表示装置。」
　
である点で一致し、以下の点で相違する。
　
（相違点１）
　「供給電圧源」と「第１基準電圧源」との間（引用発明の「ソース電圧ＶＤＤ」と「比較的低い電圧ＶＳＳ」との間）の直列接続が、本願発明では、「第１（第２）エレクトロルミネセンスセル」、「第１（第２）駆動薄膜トランジスタ」の順であるのに対し、引用発明では、「第１（第２）駆動薄膜トランジスタ１０２」、「第１（第２）有機発光ダイオード１０４」の順であり、順序が逆になっている点。
　
（相違点２）
　「第２バイアス用スイッチ」の「ゲート端子に供給されるスキャンパルス」（引用発明の「第２スイッチングトランジスタ１０８」の「ゲートに入力されるクロックパルス」）が、本願発明では、「ｎ番目ゲートライン」から供給されるのに対し、引用発明では、「ｎ＋１番目の走査ラインＶｓｃａｎＢ」から供給される点。
　
６．判断
　相違点についての判断は、以下のとおりである。
　
（１）相違点１について
　有機発光ダイオードとその駆動トランジスタとを直列に接続する際の順序は、当業者が適宜変更し得る設計事項にすぎない。必要であれば、例えば原審が平成２０年８月１８日付けで通知した拒絶の理由で引用した特開２００２−９１３７６号公報（段落００２４から００２７まで及び図３）を参照されたい。
　
（２）相違点２について
　上記４．（２）ウ．で述べたとおり、「有機ＥＬ素子を駆動する駆動トランジスタのゲートに、保持容量と、スイッチングトランジスタと、制御トランジスタとを接続した有機ＥＬ画素回路において、ｎ＋１番目のゲートラインでスイッチングトランジスタをオン状態にすることにより、駆動トランジスタをオンにして有機ＥＬ素子を発光させる一方、ｎ番目のゲートラインで制御トランジスタをオン状態にすることにより、駆動トランジスタをオフにして有機ＥＬ素子の発光を停止する」という技術は、本願の優先日前に当業者に周知である。
　引用発明は、「有機発光ダイオード１０４」を駆動する「駆動薄膜トランジスタ１０２のゲート」に、「保持用キャパシタ１０６」と、「スイッチング薄膜トランジスタ１００」と、「スイッチングトランジスタ１０８」とを接続した「有機発光ダイオード表示装置」であって、「ｎ＋１番目の走査ラインＶｓｃａｎＡ」で「スイッチング薄膜トランジスタ１００」をオン状態にすることにより、「駆動薄膜トランジスタ１０２」をオンにして「有機発光ダイオード１０４」を発光させるから、周知技術の「有機ＥＬ素子を駆動する駆動トランジスタのゲートに、保持容量と、スイッチングトランジスタと、制御トランジスタとを接続した有機ＥＬ画素回路において、ｎ＋１番目のゲートラインでスイッチングトランジスタをオン状態にすることにより、駆動トランジスタをオンにして有機ＥＬ素子を発光させる」に該当する。さらに、引用発明は、「スイッチングトランジスタ１０８」をオン状態にすることにより、「駆動薄膜トランジスタ１０２」をオフにして「有機発光ダイオード１０４」の発光を停止するから、周知技術の「制御トランジスタをオン状態にすることにより、駆動トランジスタをオフにして有機ＥＬ素子の発光を停止する」に該当する。
　引用発明の「ｎ＋１番目の走査ラインＶｓｃａｎＡ」と「ｎ＋１番目の走査ラインＶｓｃａｎＢ」とは、どちらも周波数が同じクロックパルスを供給しているが、「ｎ＋１番目の走査ラインＶｓｃａｎＢ」が供給するクロックパルスは、「ｎ＋１番目の走査ラインＶｓｃａｎＡ」が供給するクロックパルスより遅延している（上記４．（１）キ．参照）ので、両者は、位相が異なっている。
　一方、周知技術における「ｎ＋１番目のゲートライン」と「ｎ番目のゲートライン」とが、周波数が同じで位相が異なるパルスを供給することは、技術常識である。
　そうすると、引用発明において、「ｎ＋１番目の走査ラインＶｓｃａｎＡ」と同じ周波数で異なる位相のクロックパルスを、「ｎ＋１番目の走査ラインＶｓｃａｎＢ」に代えて、「ｎ番目の走査ラインＶｓｃａｎＡ」から供給することは、周知技術の単なる適用にすぎない。
　
（３）判断についてのまとめ
　以上のとおりであるから、本願発明は、引用発明と周知技術とに基づいて、当業者が容易に発明をすることができたものである。
　
７．請求人の主張について
　請求人は、回答書で、本願発明の「逆電圧」を「前記第１基準電圧源と前記第２基準電圧源の電圧より低い」ものに限定する補正案を示しているので、念のため検討する。
　本願発明の「逆電圧」、「第１基準電圧源」及び「第２基準電圧源」に相当するのは、それぞれ、引用発明の「負電圧Ｖｒｅｆ２」、「比較的低い電圧ＶＳＳ」及び「アース」である。ここで、「負電圧Ｖｒｅｆ２」が「アース」より低いことは明らかであるから、本願発明の「逆電圧」を「第２基準電圧源の電圧より低い」ものに限定しても、引用発明との間に新たな相違点は生じない。そこで、本願発明の「逆電圧」と「第１基準電圧源」との関係（引用発明の「負電圧Ｖｒｅｆ２」と「比較的低い電圧ＶＳＳ」との関係）について検討する。
　引用発明が解決しようとする課題（上記４．（１）ウ．及びエ．参照）は、本願発明が解決しようとする課題（本願の段落００１０参照）と同様、駆動薄膜トランジスタ（引用発明の「駆動薄膜トランジスタ１０２」、本願発明の「駆動薄膜トランジスタ」）のゲートに正極性の電圧が持続的に印加されることによるしきい値電圧の上昇を防止することである。
　引用発明においては、この課題を解決するために、駆動薄膜トランジスタのゲートに「負電圧Ｖｒｅｆ２」を印加しているのであるから、その具体的な値は、しきい値電圧の上昇を防止するという目的に合わせて当業者が適宜決定し得る事項である。また、本願発明の「逆電圧」を「第２基準電圧源の電圧より低い」ものに限定することによる格別の効果も認められないから、引用発明において、「負電圧Ｖｒｅｆ２」を「比較的低い電圧ＶＳＳ」より低くすることに、格別の意義を認めることはできない。
　本願発明を補正案のとおりに補正したとしても、引用発明と周知技術とに基づいて、当業者が容易に発明をすることができたものであることに変わりはない。
　
８．むすび
　本願発明は、刊行物１に記載された発明（引用発明）と周知技術とに基づき、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、他の請求項に係る発明について審理するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。