(57)【要約】本発明は、ＣＭＯＳ型固体撮像素子、ＤＲＡＭ混載ロジックＬＳＩ等の撮像領域、金属シリサイド層のないＬＤＤ構造のＭＯＳトランジスタを形成した撮像領域やＤＲＡＭセル等の領域と、金属シリサイト層を有するＬＤＤ構造のＭＯＳトランジスタを形成したロジック回路部の領域とを１つの半導体チップに作り込むことを可能した半導体装置及びその製造方法、並びにその半導体装置を搭載した電子機器を提供する。本発明は、複数層の絶縁膜を用い、金属シリサイド層を形成する領域ではゲート電極のサイドウォールを複数層の絶縁膜、又は単層膜に対するエッチバックで形成し、金属シリサイド層を形成しない領域では表面を被覆した下層絶縁膜上に、上層絶縁膜によるサイドウォールを形成し、又は複数層の絶縁膜をそのまま残して半導体装置を構成する。
2003096421.tif 000002
【特許請求の範囲】
【請求項１】
基板にシリサイド層が形成された第１の領域とシリサイド層が形成されない第２の領域を有し、前記第１の領域に形成された第１の電界効果トランジスタのゲート電極の側壁に複数の絶縁膜からなるサイドウォールが形成され、前記第１の電界効果トランジスタのソース／ドレイン領域に前記シリサイド層が形成され、前記第２の領域が、該第２の領域に形成された第２の電界効果トランジスタを含めて前記複数の絶縁膜のうちの下層の絶縁膜で被覆され、前記第２の電界効果トランジスタのゲート電極の側壁に対応して前記複数の絶縁膜のうちの上層の絶縁膜からなるサイドウォールが形成されて成ることを特徴とする半導体装置。
【請求項２】
前記第１の領域に形成された第１の電界効果トランジスタのゲート電極にシリサイド層が形成されて成ることを特徴とする請求の範囲第１項記載の半導体装置。
【請求項３】
前記複数の絶縁膜が第１の絶縁膜、第２の絶縁膜、第３の絶縁膜で形成され、前記第２の領域を被覆する下層の絶縁膜が前記第１及び第２の絶縁膜で形成され、前記上層の絶縁膜が前記第３の絶縁膜で形成されて成ることを特徴とする請求の範囲第１項記載の半導体装置。
【請求項４】
前記第２の絶縁膜が前記第３の絶縁膜と異なるエッチング特性を有する絶縁膜で形成されて成ることを特徴とする請求の範囲第３項記載の半導体装置。
【請求項５】
前記第１及び第３の絶縁膜がシリコン酸化膜で形成され、前記第２の絶縁膜がシリコン窒化膜で形成されて成ることを特徴とする請求の範囲第３項記載の半導体装置。
【請求項６】
前記第１の絶縁膜となるシリコン酸化膜の膜厚が２０ｎｍ以下、前記第２の絶縁膜となるシリコン窒化膜の膜厚が３０ｎｍ以下、前記第３の絶縁膜となるシリコン酸化膜の膜厚が１００ｎｍ以下に設定されて成ることを特徴とする請求の範囲第３項記載の半導体装置。
【請求項７】
前記複数の絶縁膜が第１の絶縁膜及び第２の絶縁膜で形成され、前記第２の領域を被覆する下層の絶縁膜が前記第１の絶縁膜で形成され、前記上層の絶縁膜が前記第２の絶縁膜で形成されて成ることを特徴とする請求の範囲第１項記載の半導体装置。
【請求項８】
前記第２の絶縁膜が前記第１の絶縁膜とエッチング特性が異なる絶縁膜で形成されて成ることを特徴とする請求の範囲第７項記載の半導体装置。
【請求項９】
前記第１の絶縁膜がシリコン窒化膜で形成され、前記第２の絶縁膜がシリコン酸化膜で形成されて成ることを特徴とする請求の範囲第７項記載の半導体装置。
【請求項１０】
前記第１の絶縁膜となるシリコン窒化膜の膜厚が３０ｎｍ以下、前記第２の絶縁膜となるシリコン酸化膜の膜厚が１００ｎｍ以下に設定されて成ることを特徴とする請求の範囲第７項記載の半導体装置。
【請求項１１】
前記第１の領域にロジック回路を構成する前記第１の電界効果トランジスタが形成され、前記第２の領域に信号電荷蓄積手段が形成されて成ることを特徴とする請求の範囲第１項記載の半導体装置。
【請求項１２】
前記第１の領域にロジック回路を構成する第１の電界効果トランジスタが形成され、前記第２の領域に前記第２の電界効果トランジスタとセンサ部からなる画素を有した撮像領域が形成され、ＣＭＯＳ型の固体撮像素子として用いることを特徴とする請求の範囲第１項記載の半導体装置。
【請求項１３】
前記撮像領域のセンサ部上に、第１の絶縁膜のシリコン酸化膜と第２の絶縁膜のシリコン窒化膜と上層絶縁膜のシリコン窒化膜とが積層され、前記第１の絶縁膜のシリコン酸化膜の膜厚が２０ｎｍ以下、前記第２の絶縁膜のシリコン窒化膜と前記上層絶縁膜のシリコン窒化膜の合計の膜厚が１５０ｎｍ〜２０ｎｍに設定されて成ることを特徴とする請求の範囲第１２項記載の半導体装置。
【請求項１４】
前記第１の領域にロジック回路を構成する第１の電界効果トランジスタが形成され、前記第２の領域に第２の電界効果トランジスタと容量素子からなるメモリ素子を有したＤＲＡＭセルが形成され、ＤＲＡＭ混載ロジック半導体集積回路として用いることを特徴とする請求の範囲第１項記載の半導体装置。
【請求項１５】
基板のシリサイド層を形成すべき第１の領域上とシリサイド層を形成せざる第２の領域上とにゲート絶縁膜を介してゲート電極を形成する工程と、前記基板に前記ゲート電極をマスクに不純物を導入して第１の不純物導入領域を形成する工程と、前記ゲート電極を含む前記基板の全面に下層となる絶縁膜を形成する工程と、前記第１の領域上の前記下層となる絶縁膜のみを選択的にエッチバックしてゲート電極側壁にサイドウォールを形成する工程と、前記第１及び第２の領域上に上層となる絶縁膜を形成し、該上層となる絶縁膜をエッチバックして前記ゲート電極の側壁に対応する部分にサイドウォールを形成し、該サイドウォール及び前記ゲート電極をマスクに不純物を導入して第２の不純物導入領域を形成する工程と、前記第１の領域の第２の不純物導入領域または該第２の不純物導入領域と前記ゲート電極にシリサイド層を選択的に形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１６】
前記下層及び上層の絶縁膜を構成する複数の絶縁膜を、第１の絶縁膜と第２の絶縁膜と第３の絶縁膜の３層膜にて形成し、下層の絶縁膜を前記第１及び第２の絶縁膜で形成し、前記上層の絶縁膜を前記第３の絶縁膜で形成することを特徴とする請求の範囲第１５項記載の半導体装置の製造方法。
【請求項１７】
前記第２の絶縁膜を前記第３の絶縁膜と異なるエッチング特性を有する絶縁膜で形成することを特徴とする請求の範囲第１６項記載の半導体装置の製造方法。
【請求項１８】
前記第１の絶縁膜をシリコン酸化膜で形成し、前記第２の絶縁膜をシリコン窒化膜で形成し、前記第３の絶縁膜をシリコン酸化膜で形成することを特徴とする請求の範囲第１６項記載の半導体装置の製造方法。
【請求項１９】
前記下層及び上層の絶縁膜を構成する複数の絶縁膜を、第１の絶縁膜と第２の絶縁膜の２層膜にて形成し、前記下層の絶縁膜を前記第１の絶縁膜で形成し、前記上層の絶縁膜を前記第２の絶縁膜で形成することを特徴とする請求の範囲第１５項記載の半導体装置の製造方法。
【請求項２０】
前記第１の絶縁膜を前記第２の絶縁膜と異なるエッチング特性を有する絶縁膜で形成することを特徴とする請求の範囲第１９項記載の半導体装置の製造方法。
【請求項２１】
前記第１の絶縁膜をシリコン酸化膜で形成し、前記第２の絶縁膜をシリコン窒化膜で形成することを特徴とする請求の範囲第１９項記載の半導体装置の製造方法。
【請求項２２】
前記第１の領域にロジック回路を構成する前記ゲート電極及び前記第１、第２の不純物導入領域からなる電界効果トランジスタを形成し、前記第２の領域に前記ゲート電極及び前記第１、第２の不純物導入領域からなる電界効果トランジスタとセンサ部からなる撮像領域を形成して、ＣＭＯＳ型の固体撮像素子を製造することを特徴とする請求の範囲第１５項記載の半導体装置の製造方法。
【請求項２３】
前記第１の領域にロジック回路を構成する前記ゲート電極及び前記第１、第２の不純物導入領域からなる電界効果トランジスタを形成し、前記第２の領域に前記ゲート電極及び前記第１、第２の不純物導入領域からなる電界効果トランジスタと容量からなるメモリ素子を形成して、ＤＲＡＭ混載ロジック半導体集積回路を製造することを特徴とする請求の範囲第１５項記載の半導体装置の製造方法。
【請求項２４】
基板にシリサイド層が形成された第１の領域とシリサイド層が形成されない第２の領域を有し、前記第１の領域に形成された第１の電界効果トランジスタのゲート電極の側壁に複数の絶縁膜からなるサイドウォールが形成され、前記第１の電界効果トランジスタのソース／ドレイン領域、またはソース／ドレイン領域とゲート電極に前記シリサイド層が形成され、前記第２の領域が、該第２の領域に形成された第２の電界効果トランジスタを含めて前記複数の絶縁膜のうちの下層の絶縁膜で被覆され、前記第２の電界効果トランジスタのゲート電極の側壁に対応して前記複数の絶縁膜のうちの上層の絶縁膜からなるサイドウォールが形成されてなる半導体装置を搭載して成ることを特徴とする電子機器。
【請求項２５】
前記第１の領域にロジック回路を構成する第１の電界効果トランジスタが形成され、前記第２の領域に信号電荷蓄積手段が形成されて成ることを特徴とする請求の範囲第２４項記載の電子機器。
【請求項２６】
前記第１の領域にロジック回路を構成する第１の電界効果トランジスタが形成され、前記第２の領域に前記第２の電界効果トランジスタとセンサ部からなる画素を有した撮像領域が形成され、ＣＭＯＳ型の固体撮像素子として用いる半導体装置を搭載して成ることを特徴とする請求の範囲第２４項記載の電子機器。
【請求項２７】
前記第１の領域にロジック回路を構成する第１の電界効果トランジスタが形成され、前記第２の領域に第２の電界効果トランジスタと容量素子からなるメモリ素子を有したＤＲＡＭセルが形成され、ＤＲＡＭ混載ロジック半導体集積回路として用いる半導体装置を搭載して成ることを特徴とする請求の範囲第２４項記載の電子機器。
【請求項２８】
携帯型の通信機器であることを特徴とする請求の範囲第２４項記載の電子機器。
【請求項２９】
基板にシリサイド層が形成された第１の領域とシリサイド層が形成されない第２の領域を有し、前記第２の領域が、該第２の領域に形成された第２の電界効果トランジスタを含めて複数の絶縁膜のうちの下層の絶縁膜で被覆され、前記第２の電界効果トランジスタのゲート電極の側壁に対応して前記複数の絶縁膜のうちの上層の絶縁膜からなる単層膜のサイドウォールが形成され、前記第１の領域に形成された第１の電界効果トランジスタのゲート電極の側壁に窒化シリコンを含まない前記単層膜からなるサイドウォールが形成され、前記第１の電界効果トランジスタのソース／ドレイン領域、またはソース／ドレイン領域とゲート電極に前記シリサイド層が形成されて成ることを特徴とする半導体装置。
【請求項３０】
基板にシリサイド層が形成された第１の領域とシリサイド層が形成されない第２の領域を有し、前記第２の領域が、該第２の領域に形成された第２の電界効果トランジスタを含めて前記複数の絶縁膜で被覆され、前記第１の領域に形成された第１の電界効果トランジスタのゲート電極の側壁に前記複数の絶縁膜のうち上層の絶縁膜からなる窒化シリコンを含まない単層膜のサイドウォールが形成され、前記第１の電界効果トランジスタのソース／ドレイン領域、またはソース／ドレイン領域とゲート電極に前記シリサイド層が形成されて成ることを特徴とする半導体装置。
【請求項３１】
前記複数の絶縁膜が第１の絶縁膜、第２の絶縁膜、第３の絶縁膜で形成され、前記第２の領域を被覆する下層の絶縁膜が前記第１及び第２の絶縁膜で形成され、前記上層の絶縁膜が前記第３の絶縁膜で形成されて成ることを特徴とする請求の範囲第２９項記載の半導体装置。
【請求項３２】
前記第１及び第３の絶縁膜がシリコン酸化膜で形成され、前記第２の絶縁膜がシリコン窒化膜で形成されて成ることを特徴とする請求の範囲第３１項記載の半導体装置。
【請求項３３】
前記第１の絶縁膜となるシリコン酸化膜の膜厚が２０ｎｍ以下、前記第２の絶縁膜となるシリコン窒化膜の膜厚が３０ｎｍ以下、前記第３の絶縁膜となるシリコン酸化膜の膜厚が１００ｎｍ以下に設定されて成ることを特徴とする請求の範囲第３２項記載の半導体装置。
【請求項３４】
前記複数の絶縁膜が第１の絶縁膜、第２の絶縁膜で形成され、前記第２の領域を被覆する下層の絶縁膜が前記第１の絶縁膜で形成され、前記上層の絶縁膜が前記第２の絶縁膜で形成されて成ることを特徴とする請求の範囲第２９項記載の半導体装置。
【請求項３５】
前記第１の絶縁膜がシリコン窒化膜で形成され、前記第２の絶縁膜がシリコン酸化膜で形成されて成ることを特徴とする請求の範囲第３４項記載の半導体装置。
【請求項３６】
前記第１の絶縁膜となるシリコン窒化膜の膜厚が１００ｎｍ以下、前記第２の絶縁膜となるシリコン酸化膜の膜厚が１００ｎｍ以下に設定されて成ることを特徴とする請求の範囲第３５項記載の半導体装置。
【請求項３７】
前記複数の絶縁膜が第１の絶縁膜、第２の絶縁膜、第３の絶縁膜で形成され、前記上層の絶縁膜が前記第３の絶縁膜で形成されて成ることを特徴とする請求の範囲第３０項記載の半導体装置。
【請求項３８】
前記第１及び第３の絶縁膜がシリコン酸化膜で形成され、前記第２の絶縁膜がシリコン窒化膜で形成されて成ることを特徴とする請求の範囲第３７項記載の半導体装置。
【請求項３９】
前記第１の絶縁膜となるシリコン酸化膜の膜厚が２０ｎｍ以下、前記第２の絶縁膜となるシリコン窒化膜の膜厚が３０ｎｍ以下、前記第３の絶縁膜となるシリコン酸化膜の膜厚が１００ｎｍ以下に設定されて成ることを特徴とする請求の範囲第３８項記載の半導体装置。
【請求項４０】
前記複数の絶縁膜が第１の絶縁膜、第２の絶縁膜で形成され、前記上層の絶縁膜が前記第２の絶縁膜で形成されて成ることを特徴とする請求の範囲第３０項記載の半導体装置。
【請求項４１】
前記第１の絶縁膜がシリコン窒化膜で形成され、前記第２の絶縁膜がシリコン酸化膜で形成されて成ることを特徴とする請求の範囲第４０項記載の半導体装置。
【請求項４２】
前記第１の絶縁膜となるシリコン窒化膜の膜厚が１００ｎｍ以下、前記第２の絶縁膜となるシリコン酸化膜の膜厚が１００ｎｍ以下に設定されて成ることを特徴とする請求の範囲第４１項記載の半導体装置。
【請求項４３】
前記第１の領域にロジック回路を構成する前記第１の電界効果トランジスタが形成され、前記第２の領域に信号電荷蓄積手段が形成され成ることを特徴とする請求の範囲第２９項記載の半導体装置。
【請求項４４】
前記第１の領域にロジック回路を構成する前記第１の電界効果トランジスタが形成され、前記第２の領域に信号電荷蓄積手段が形成され成ることを特徴とする請求の範囲第３０項記載の半導体装置。
【請求項４５】
前記第１の領域にロジック回路を構成する第１の電界効果トランジスタが形成され、前記第２の領域に前記第２の電界効果トランジスタとセンサ部からなる画素を有した撮像領域が形成され、ＣＭＯＳ型の固体撮像素子として用いることを特徴とする請求の範囲第２９項記載の半導体装置。
【請求項４６】
前記撮像領域のセンサ部上に、第１の絶縁膜のシリコン酸化膜と第２の絶縁膜のシリコン窒化膜と上層絶縁膜のシリコン窒化膜とが積層され、前記第１の絶縁膜のシリコン酸化膜の膜厚が２０ｎｍ以下、前記第２の絶縁膜のシリコン窒化膜と前記上層絶縁膜のシリコン窒化膜の合計の膜厚が１５０ｎｍ〜２０ｎｍに設定されて成ることを特徴とする請求の範囲第４５項記載の半導体装置。
【請求項４７】
前記第１の領域にロジック回路を構成する第１の電界効果トランジスタが形成され、前記第２の領域に第２の電界効果トランジスタと容量素子からなるメモリ素子を有したＤＲＡＭセルが形成され、ＤＲＡＭ混載ロジック半導体集積回路として用いることを特徴とする請求の範囲第２９項記載の半導体装置。
【請求項４８】
前記第１の領域にロジック回路を構成する第１の電界効果トランジスタが形成され、前記第２の領域に前記第２の電界効果トランジスタとセンサ部からなる画素を有した撮像領域が形成され、ＣＭＯＳ型の固体撮像素子として用いることを特徴とする請求の範囲第３０項記載の半導体装置。
【請求項４９】
前記第１の領域にロジック回路を構成する第１の電界効果トランジスタが形成され、前記第２の領域に第２の電界効果トランジスタと容量素子からなるメモリ素子を有したＤＲＡＭセルが形成され、ＤＲＡＭ混載ロジック半導体集積回路として用いることを特徴とする請求の範囲第３０項記載の半導体装置。
【請求項５０】
基板のシリサイド層を形成すべき第１の領域とシリサイド層を形成せざる第２の領域とにゲート絶縁膜を介してゲート電極材料膜を形成する工程と、前記第２の領域上の前記ゲート電極材料膜のみを選択的にパターニングしてゲート電極を形成する工程と、前記ゲート電極をマスクにして前記第２の領域に不純物を導入して第１の不純物導入領域を形成する工程と、前記第１の領域及び前記第２の領域の全面に第１の絶縁膜及び第２の絶縁膜を積層する工程と、前記第２の領域上をマスクし、前記第１の領域の前記ゲート電極材料膜上の前記第１及び第２の絶縁膜を除去して該ゲート電極材料膜をパターニングしてゲート電極を形成し、該ゲート電極をマスクにして前記第１の領域に不純物を導入し、第２の不純物導入領域を形成する工程と、前記第１の領域上及び前記第２の領域上の全面に第３の絶縁膜を形成した後、該第３の絶縁膜をエッチバックし、前記第１の領域ではゲート電極の側壁に第３の絶縁膜による単層膜のサイドウォールを形成し、前記第２の領域では前記ゲート電極の側壁に前記第１及び第２の絶縁膜を介して前記第３の絶縁膜によるサイドウォールを形成する工程と、前記第１の領域及び前記第２の領域に前記ゲート電極及び前記サイドウォールをマスクに不純物を導入して第３の不純物導入領域を形成する工程と、前記第１の領域の第３の不純物導入領域または該第３不純物導入領域とゲート電極にシリサイド層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５１】
基板のシリサイド層を形成すべき第１の領域とシリサイド層を形成せざる第２の領域とにゲート絶縁膜を介してゲート電極材料膜を形成する工程と、前記第２の領域上の前記ゲート電極材料膜のみを選択的にパターニングしてゲート電極を形成する工程と、前記第２の領域に前記ゲート電極をマスクに不純物を導入して第１の不純物導入領域を形成する工程と、前記第１の領域及び前記第２の領域の全面に第１の絶縁膜及び第２の絶縁膜を積層する工程と、前記第２の領域に前記ゲート電極及び該ゲート電極側壁の前記第１、第２の絶縁膜をマスクに不純物を導入して第２の不純物導入領域を形成する工程と、前記第２の領域上をマスクし、前記第１の領域の前記ゲート電極材料膜上の前記第１及び第２の絶縁膜を除去して該ゲート電極材料膜をパターニングしてゲート電極を形成し、該ゲート電極をマスクにして前記第１の領域に不純物を導入し、第３の不純物導入領域を形成する工程と、前記第１の領域及び前記第２の領域の全面に第３の絶縁膜を形成した後、前記第２の領域をマスクして前記第３の絶縁膜をエッチバックし、前記第１の領域の前記ゲート電極の側壁に前記第３の絶縁膜による単層膜のサイドウォールを形成し、前記第１の領域に前記ゲート電極及び前記サイドウォールをマスクに不純物を導入して第４の不純物導入領域を形成する工程と、前記第１の領域の前記第４の不純物導入領域、または該第４の不純物導入領域と前記ゲート電極にシリサイド層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５２】
基板のシリサイド層を形成すべき第１の領域とシリサイド層を形成せざる第２の領域とにゲート絶縁膜を介してゲート電極材料膜を形成する工程と、前記第２の領域上の前記ゲート電極材料膜のみを選択的にパターニングしてゲート電極を形成する工程と、前記ゲート電極をマスクにして前記第２の領域に不純物を導入して第１の不純物導入領域を形成する工程と、前記第１の領域及び前記第２の領域の全面に第１の絶縁膜を形成する工程と、前記第２の領域をマスクし、前記第１の領域の前記ゲート電極材料膜上の前記第１の絶縁膜を除去し、該ゲート電極材料膜をパターニングしてゲート電極を形成し、該ゲート電極をマスクにして前記第１の領域に不純物を導入して第２の不純物導入領域を形成する工程と、前記第１の領域上及び前記第２の領域上の全面に第２の絶縁膜を形成した後、該第２の絶縁膜をエッチバックし、前記第１の領域ではゲート電極の側壁に第２の絶縁膜による単層膜のサイドウォールを形成し、前記第２の領域では前記ゲート電極の側壁に前記第１の絶縁膜を介して前記第２の絶縁膜によるサイドウォールを形成する工程と、前記第１の領域及び前記第２の領域に前記ゲート電極及び前記サイドウォールをマスクに不純物を導入して第３の不純物導入領域を形成する工程と、前記第１の領域の第３の不純物導入領域または該第３不純物導入領域とゲート電極にシリサイド層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５３】
基板のシリサイド層を形成すべき第１の領域とシリサイド層を形成せざる第２の領域とにゲート絶縁膜を介してゲート電極材料膜を形成する工程と、前記第２の領域上の前記ゲート電極材料膜のみを選択的にパターニングしてゲート電極を形成する工程と、前記第２の領域に前記ゲート電極をマスクに不純物を導入して第１の不純物導入領域を形成する工程と、前記第１の領域及び前記第２の領域の全面に第１の絶縁膜を形成する工程と、前記第２の領域に前記ゲート電極及び該ゲート電極側壁の前記第１の絶縁膜をマスクに不純物を導入して第２の不純物導入領域を形成する工程と、前記第２の領域をマスクし、前記第１の領域の前記ゲート電極材料膜上の前記第１の絶縁膜を除去し、該ゲート電極材料膜をパターニングしてゲート電極を形成し、該ゲート電極をマスクにして前記第１の領域に不純物を導入して第３の不純物導入領域を形成する工程と、前記第１の領域及び前記第２の領域の全面に第２の絶縁膜を形成した後、前記第２の領域をマスクして前記第２の絶縁膜をエッチバックし、前記第１の領域のゲート電極の側壁に前記第２の絶縁膜による単層膜のサイドウォールを形成し、前記第１の領域に前記ゲート電極及び前記サイドウォールをマスクに不純物を導入して第４の不純物導入領域を形成する工程と、前記第１の領域の前記第４の不純物導入領域、または該第４不純物導入領域とゲート電極にシリサイド層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５４】
前記第２の絶縁膜を前記第３の絶縁膜と異なるエッチング特性を有する絶縁膜で形成することを特徴とする請求の範囲第５０項記載の半導体装置の製造方法。
【請求項５５】
前記第１の絶縁膜をシリコン酸化膜で形成し、前記第２の絶縁膜をシリコン窒化膜で形成し、前記第３の絶縁膜をシリコン酸化膜で形成することを特徴とする請求の範囲第５４項記載の半導体装置の製造方法。
【請求項５６】
前記第２の絶縁膜を前記第３の絶縁膜と異なるエッチング特性を有する絶縁膜で形成することを特徴とする請求の範囲第５１項記載の半導体装置の製造方法。
【請求項５７】
前記第１の絶縁膜をシリコン酸化膜で形成し、前記第２の絶縁膜をシリコン窒化膜で形成し、前記第３の絶縁膜をシリコン酸化膜で形成することを特徴とする請求の範囲第５６項記載の半導体装置の製造方法。
【請求項５８】
前記第１の絶縁膜を前記第２の絶縁膜と異なるエッチング特性を有する絶縁膜で形成することを特徴とする請求の範囲第５２項記載の半導体装置の製造方法。
【請求項５９】
前記第１の絶縁膜をシリコン窒化膜で形成し、前記第２の絶縁膜をシリコン酸化膜で形成することを特徴とする請求の範囲第５８項記載の半導体装置の製造方法。
【請求項６０】
前記第１の絶縁膜を前記第２の絶縁膜と異なるエッチング特性を有する絶縁膜で形成することを特徴とする請求の範囲第５３項記載の半導体装置の製造方法。
【請求項６１】
前記第１の絶縁膜をシリコン窒化膜で形成し、前記第２の絶縁膜をシリコン酸化膜で形成することを特徴とする請求の範囲第６０項記載の半導体装置の製造方法。
【請求項６２】
前記第１の領域にロジック回路を構成する前記ゲート電極及び前記第１、第２の不純物導入領域からなる電界効果トランジスタを形成し、前記第２の領域に前記ゲート電極及び前記第１、第２の不純物導入領域を有した電界効果トランジスタとセンサ部とからなる撮像領域を形成して、ＣＭＯＳ型の固体撮像素子を製造することを特徴とする請求の範囲第５０項記載の半導体装置の製造方法。
【請求項６３】
前記第１の領域にロジック回路を構成する前記ゲート電極及び前記第１、第２の不純物導入領域からなる電界効果トランジスタを形成し、前記第２の領域に前記ゲート電極及び前記第１、第２の不純物導入領域を有する電界効果トランジスタと容量からなるメモリ素子を形成して、ＤＲＡＭ混載ロジック半導体集積回路を製造することを特徴とする請求の範囲第５０項記載の半導体装置の製造方法。
【請求項６４】
前記第１の領域にロジック回路を構成する前記ゲート電極及び前記第１、第２の不純物導入領域からなる電界効果トランジスタを形成し、前記第２の領域に前記ゲート電極及び前記第１、第２の不純物導入領域を有した電界効果トランジスタとセンサ部とからなる撮像領域を形成して、ＣＭＯＳ型の固体撮像素子を製造することを特徴とする請求の範囲第５１項記載の半導体装置の製造方法。
【請求項６５】
前記第１の領域にロジック回路を構成する前記ゲート電極及び前記第１、第２の不純物導入領域からなる電界効果トランジスタを形成し、前記第２の領域に前記ゲート電極及び前記第１、第２の不純物導入領域を有する電界効果トランジスタと容量からなるメモリ素子を形成して、ＤＲＡＭ混載ロジック半導体集積回路を製造することを特徴とする請求の範囲第５１項記載の半導体装置の製造方法。
【請求項６６】
前記第１の領域にロジック回路を構成する前記ゲート電極及び前記第１、第２の不純物導入領域からなる電界効果トランジスタを形成し、前記第２の領域に前記ゲート電極及び前記第１、第２の不純物導入領域を有した電界効果トランジスタとセンサ部とからなる撮像領域を形成して、ＣＭＯＳ型の固体撮像素子を製造することを特徴とする請求の範囲第５２項記載の半導体装置の製造方法。
【請求項６７】
前記第１の領域にロジック回路を構成する前記ゲート電極及び前記第１、第２の不純物導入領域からなる電界効果トランジスタを形成し、前記第２の領域に前記ゲート電極及び前記第１、第２の不純物導入領域を有する電界効果トランジスタと容量からなるメモリ素子を形成して、ＤＲＡＭ混載ロジック半導体集積回路を製造することを特徴とする請求の範囲第５２項記載の半導体装置の製造方法。
【請求項６８】
前記第１の領域にロジック回路を構成する前記ゲート電極及び前記第１、第２の不純物導入領域からなる電界効果トランジスタを形成し、前記第２の領域に前記ゲート電極及び前記第１、第２の不純物導入領域を有した電界効果トランジスタとセンサ部とからなる撮像領域を形成して、ＣＭＯＳ型の固体撮像素子を製造することを特徴とする請求の範囲第５３項記載の半導体装置の製造方法。
【請求項６９】
前記第１の領域にロジック回路を構成する前記ゲート電極及び前記第１、第２の不純物導入領域からなる電界効果トランジスタを形成し、前記第２の領域に前記ゲート電極及び前記第１、第２の不純物導入領域を有する電界効果トランジスタと容量からなるメモリ素子を形成して、ＤＲＡＭ混載ロジック半導体集積回路を製造することを特徴とする請求の範囲第５３項記載の半導体装置の製造方法。
【請求項７０】
基板にシリサイド層が形成された第１の領域とシリサイド層が形成されない第２の領域を有し、前記第２の領域が、該第２の領域に形成された第２の電界効果トランジスタを含めて複数の絶縁膜のうちの下層の絶縁膜で被覆され、前記第２の電界効果トランジスタのゲート電極の側壁に対応して前記複数の絶縁膜の上層の絶縁膜からなる単層膜のサイドウォールが形成され、前記第１の領域に形成された第１の電界効果トランジスタのゲート電極の側壁に窒化シリコンを含まない前記単層膜からなるサイドウォールが形成され、前記第１の電界効果トランジスタのソース／ドレイン領域、またはソース／ドレイン領域とゲート電極に前記シリサイド層が形成されてなる半導体装置を搭載して成ることを特徴とする電子機器。
【請求項７１】
前記第１の領域にロジック回路を構成する第１の電界効果トランジスタが形成され、前記第２の領域に信号電荷蓄積手段が形成されて成ることを特徴とする請求の範囲第７０項記載の電子機器。
【請求項７２】
前記第１の領域にロック回路を構成する第１の電界効果トランジスタが形成され、前記第２の領域に前記第２の電界効果トランジスタとセンサ部からなる画素を有した撮像領域が形成され、ＣＭＯＳ型の固体撮像素子として用いる半導体装置を搭載して成ることを特徴とする請求の範囲第７０項記載の電子機器。
【請求項７３】
前記第１の領域にロジック回路を構成する第１の電界効果トランジスタが形成され、前記第２の領域に第２の電界効果トランジスタと容量素子からなるメモリ素子を有したＤＲＡＭセルが形成され、ＤＲＡＭ混載ロジック半導体集積回路として用いる半導体装置を搭載して成ることを特徴とする請求の範囲第７０項記載の電子機器。
【請求項７４】
携帯型の通信機器であることを特徴とする請求の範囲第７０項記載の電子機器。
【請求項７５】
基板にシリサイド層が形成された第１の領域とシリサイド層が形成されない第２の領域を有し、前記第２の領域が、該第２の領域に形成された第２の電界効果トランジスタを含めて複数の絶縁膜で被覆され、前記第１の領域に形成された第１の電界効果トランジスタのゲート電極の側壁に前記複数の絶縁膜のうち上層の絶縁膜からなる窒化シリコンを含まない単層膜のサイドウォールが形成され、前記第１の電界効果トランジスタのソース／ドレイン領域、またはソース／ドレイン領域とゲート電極に前記シリサイド層が形成されてなる半導体装置を搭載して成ることを特徴とする電子機器。
【請求項７６】
前記第１の領域にロジック回路を構成する第１の電界効果トランジスタが形成され、前記第２の領域に信号電荷蓄積手段が形成されて成ることを特徴とする請求の範囲第７５項記載の電子機器。
【請求項７７】
前記第１の領域にロック回路を構成する第１の電界効果トランジスタが形成され、前記第２の領域に前記第２の電界効果トランジスタとセンサ部からなる画素を有した撮像領域が形成され、ＣＭＯＳ型の固体撮像素子として用いる半導体装置を搭載して成ることを特徴とする請求の範囲第７５項記載の電子機器。
【請求項７８】
前記第１の領域にロジック回路を構成する第１の電界効果トランジスタが形成され、前記第２の領域に第２の電界効果トランジスタと容量素子からなるメモリ素子を有したＤＲＡＭセルが形成され、ＤＲＡＭ混載ロジック半導体集積回路として用いる半導体装置を搭載して成ることを特徴とする請求の範囲第７５項記載の電子機器。
【請求項７９】
携帯型の通信機器であることを特徴とする請求の範囲第６７項記載の電子機器。
【発明の詳細な説明】
技術分野
本発明は、例えば、ＣＭＯＳイメージセンサなどのフォトダイオードを有する固体撮像素子、ＤＲＡＭ混載ロジックＬＳＩ等に代表される半導体装置とその製造方法、並びにこの半導体装置を搭載した電子機器に関する。より詳しくは、高融点金属シリサイド層を形成する半導体領域と高融点金属シリサイド層を形成しないようにした半導体領域を有した半導体装置とその製造方法、並びにこの半導体装置を搭載した電子機器に関する。
背景技術
近年、ＣＭＯＳロジック回路を有する半導体装置のプロセスでは、スケーリング則を用いた素子の微細化が進んできている。このプロセスにおいて、寄生抵抗の低減を目的に、サリサイド技術を用いてＭＯＳトランジスタのソース／ドレイン領域に高融点金属シリサイド層を形成する方法を用いるのが一般的である。サリサド技術とは、ＭＯＳトランジスタのシリコンゲート電極とソース／ドレイン領域の表面に選択的、自己整合的に高融点金属シリサイド層を同時形成する工程である。また、ＣＭＯＳロジック回路を有する半導体装置では、素子の微細化と共に、消費電力低減、動作速度の向上、コスト低減を目的に、シリコン基板上にシステムを統合する要求も盛んになってきている。例えば、ＣＭＯＳイメージセンサやＤＲＡＭ混載ロジックＬＳＩのような機能デバイスの形成が重要課題となっている。
しかしながら、ソース領域及びドレイン領域に高融点金属シリサイド層を形成するＣＭＯＳロジック領域と、接合リークが問題となるＤＲＡＭセルやフォトダイオードを有する固体撮像素子とを、１つのシリコン半導体チップに統合することは技術的に困難である。即ち、ソース領域及びドレイン領域に高融点金属シリサイド層を形成すると、接合リークの増大を引き起こし、特に、接合リークが問題となるＤＲＡＭセルやフォトダイオードを有する固体撮像素子では、致命的な問題となるからである。この高融点金属シリサイド層は、ソース領域及びドレイン領域の表面に高融点金属を形成し、シリコンと高融点金属とを反応させることによって形成される。しかし、シリコンと高融点金属とが完全反応せず、幾らかの確率で未反応の高融点金属が拡散して接合付近に残るときには、この残った高融点金属が核となって接合リークの増大を引き起こすことになる。
一方、ＭＯＳトランジスタでは、ゲート電極とその側壁に形成した絶縁膜スペーサ、いわゆるサイドウォールを利用して、ソース領域及びドレイン領域をＬＤＤ構造することが行われている。そして、例えばフォトレジスト法を用いて、ゲート電極の側壁にサイドウォールを形成するためのエッチバック処理を、高融点金属シリサイド層を形成するＣＭＯＳロジック領域に対してのみ行い、ＣＭＯＳロジック領域のソース領域及びドレイン領域のみに高融点金属シリサイド層を形成する方法が提案されている。しかし、この方法の場合、高融点金属シリサイド層を形成しない領域には、ソース領域及びドレイン領域も形成されないという問題がある。
即ち、比較的深い接合を有するソース領域及びドレイン領域の形成では、ＭＯＳトランジスタのチャネル領域への影響を回避するためにサイドウォール構造が必要となる。上述のように高融点金属シリサイド層を形成する領域とサイドウォールを形成する領域とを同じにするときは、高融点金属シリサイド層の非形成領域には、サイドウォールを形成することができず、高融点金属シリサイド層の形成領域と非形成領域に同時にソース領域及びドレイン領域を形成することができなくなる。例えばＣＭＯＳイメージセンサでは、フォトダイオードのポテンシャル設定をより深くすることで、飽和信号を増大し、Ｓ／Ｎ比を大きくし、画質向上を図っている。しかし、このフォトダイオードのポテンシャル設定をより深くすることに対し、フォトダイオードの信号電荷を読出するためには、読出し用のＭＯＳトランジスタのソース／ドレイン領域のポテンシャル設定を深くする必要がある。この手段として、サイドウォールをマスクに高濃度の不純物注入でソース／ドレイン領域を形成することが不可欠となる。つまり、高融点金属シリサイド層を形成しない領域である、フォトダイオードを有する画素領域のも、高濃度のソース／ドレイン領域を形成する必要があるが、従来技術ではこれを達成できていないという課題があった。
なお、固体撮像装置において、受光部に接続されるＭＯＳトランジスタのゲート電極及びソース／ドレイン領域に金属シリサイド層を形成する構成については、特開２００１−４４４０４号公報に示されている。
発明の開示
本発明は、上述の点に鑑み、接合リークが問題となる電界効果トランジスタ、例えばＤＲＡＭセルやＣＭＯＳ型の撮像領域のＭＯＳトランジスタでは高融点金属シリサイド層を形成せず、寄生抵抗の低減を必要とした電界効果トランジスタ、例えばロジック回路部の形成領域におけるＭＯＳトランジスタでは高融点金属シリサイド層を形成することができる半導体装置とその製造方法、並びにこのような半導体装置を搭載した電子機器を提供するものである。
第１の本発明に係る半導体装置は、基板に高融点金属シリサイド層が形成された第１の領域と高融点金属シリサイド層が形成されない第２の領域を有し、第１の領域に形成された第１の電界効果トランジスタのゲート電極の側壁に複数の絶縁膜からなるサイドウォールが形成され、第１の電界効果トランジスタのソース／ドレイン領域に高融点金属シリサイド層が形成され、第２の領域が、該第２の領域に形成された第２の電界効果トランジスタ、を含めて複数の絶縁膜のうちの下層の絶縁膜で被覆され、第２の電界効果トランジスタのゲート電極の側壁に対応して複数の絶縁膜のうちの上層の絶縁膜からなるサイドウォールが形成されて成る。
基板としては、例えば半導体基板、好ましくはシリコン基板を用いることができる。第１、第２の電界効果トランジスタは、絶縁ゲート型電界効果トランジスタ、いわゆるＭＯＳトランジスタを用いる。以後は電界効果トランジスタをＭＯＳトランジスタと略称して説明をする。第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタは、いずれもゲート電極にサイドウォールが形成されるため、ソース／ドレイン領域がいわゆるＬＤＤ構造で形成される。以下に説明する他の半導体装置、製造方法の場合も同様であるので、重複説明は省略する。
この高融点金属シリサイド層は、第１の領域に形成された第１のＭＯＳトランジスタのゲート電極にも形成することができる。
複数の絶縁膜は、第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜で形成し、第２の領域を被覆する下層の絶縁膜を第１及び第２の絶縁膜で形成し、上層の絶縁膜を第３の絶縁膜で形成することができる。第２の絶縁膜としては、第３の絶縁膜と異なるエッチング特性を有する絶縁膜で形成することができる。例えば、第１及び第３の絶縁膜はシリコン酸化膜で形成し、第２の絶縁膜はシリコン窒化膜で形成することができる。第１の絶縁膜となるシリコン酸化膜の膜厚は２０ｎｍ以下に設定することが好ましい。第２の絶縁膜となるシリコン窒化膜の膜厚は３０ｎｍ以下に設定することが好ましい。第３の絶縁膜となるシリコン酸化膜の膜厚は１００ｎｍ以下に設定することが好ましい。
また、複数の絶縁膜は、第１の絶縁膜及び第２の絶縁膜で形成し、第２の領域を被覆する下層の絶縁膜を第１の絶縁膜で形成し、上層の絶縁膜を第２の絶縁膜で形成することができる。第２の絶縁膜としては、第１の絶縁膜と異なるエッチング特性を有する絶縁膜で形成することができる。例えば、第１の絶縁膜はシリコン窒化膜で形成し、第２の絶縁膜はシリコン酸化膜で形成することができる。第１の絶縁膜となるシリコン窒化膜の膜厚は３０ｎｍ以下に設定することが好ましい。第２の絶縁膜となるシリコン酸化膜の膜厚は１００ｎｍ以下に設定することが好ましい。
第１の本発明の半導体装置によれば、複数の絶縁膜、例えば第１、第２及び第３の絶縁膜による３層構造、あるいは第１及び第２の絶縁膜による２層構造のサイドウォールを用いることにより、第１の領域ではＬＤＤ構造のソース／ドレイン領域、またはこのソース／ドレイン領域とゲート電極の表面に高融点金属シリサイドを形成することができ、素子の微細化と共に、寄生抵抗の低減が図られ、高速動作、消費電力低減を可能にする。一方、第２の領域では、複数の絶縁膜の下層、例えば３層構造であれば第１及び第２の絶縁膜、２層構造であれば第１の絶縁膜によって表面が被覆され、その上層の絶縁膜によるサイドウォールがゲート電極の側壁に対応して形成されるの、高融点金属シリサイド層の形成を回避し、接合リークを抑制することができる。しかも、ＬＤＤ構造のＭＯＳトランジスタを形成することができる。従って、共にＬＤＤ構造のソース／ドレイン領域を有するＭＯＳトランジスタであって、一方が高融点金属シリサイド層が形成されたＭＯＳトランジスタを有する領域と、他方が高融点金属シリサイド層が形成されないＭＯＳトランジスタを有する領域とを同一の半導体チップに作り込むとができる。
３層構造の絶縁膜を用いるときは、第２の絶縁膜を第３の絶縁膜とエッチング特性の異なる絶縁膜を用いることにより、第２の領域においてエッチバックによりゲート電極の側壁に第１及び第２の絶縁膜を残して第３の絶縁膜によるサイドウォールを形成することが可能になり、第２の領域への高融点金属シリサイド層の形成を防ぐことが可能になる。第１の絶縁膜をシリコン酸化膜で、第２の絶縁膜をシリコン窒化膜で、第３の絶縁膜をシリコン酸化膜で夫々形成することにより、このようなエッチバックを可能にする。２層構造の絶縁膜を用いるときは、第１の絶縁膜を第２の絶縁膜とエッチング特性の異なる絶縁膜を用いることにより、第２の領域においてエッチバックによりゲート電極の側壁に第１の絶縁膜を残して第２の絶縁膜によるサイドウォールを形成することが可能になり、第２の領域への高融点金属シリサイド層の形成を防ぐことが可能になる。第１の絶縁膜をシリコン窒化膜で、第２の絶縁膜をシリコン酸化膜で夫々形成することにより、このようなエッチバックを可能にする。
複数の絶縁膜を３層膜で形成した場合、第１の絶縁膜であるシリコン酸化膜の膜厚を２０ｎｍ以下、第２の絶縁膜であるシリコン窒化膜の膜厚を３０ｎｍ以下、第１の絶縁膜であるシリコン酸化膜の膜厚を１００ｎｍ以下に設定することにより、サイドウォールが作り易い。この膜厚を越えると微細素子でのサイドウォールが作り難くなる。また第１の絶縁膜であるシリコン酸化膜の膜厚を２０ｎｍ以下、第２の絶縁膜であるシリコン窒化膜の膜厚を３０ｎｍ以下に設定することにより、例えばセンサ部上においては、反射防止膜を作る上で好都合である。センサ部上の第２シリコン窒化膜上には、配線を作る過程で形成される絶縁膜（例えばシリコン窒化膜、シリコン酸化膜等）が形成されるが、これらのシリコン酸化膜と配線形成過程で形成される絶縁膜とによって、反射防止機能をもたせ、センサ部への光入射効率を上げることが可能になる。複数の絶縁膜を２層膜で形成した場合も同様に、サイドウォールが作り易く、また例えばセンサ部上において、反射防止膜を作る上で好都合である。
第１の本発明に係る半導体装置の製造方法は、基板の高融点金属シリサイド層を形成すべき第１の領域上と高融点金属シリサイド層を形成せざる第２の領域上とにゲート絶縁膜を介してゲート電極を形成する工程と、基板にゲート電極をマスクに不純物を導入して第１の不純物導入領域を形成する工程と、ゲート電極を含む基板の全面に下層となる絶縁膜を形成する工程と、第１の領域上の下層となる絶縁膜のみを選択的にエッチバックしてゲート電極側壁にサイドウォールを形成する工程と、第１及び第２の領域上に上層となる絶縁膜を形成し、該上層となる絶縁膜をエッチバックしてゲート電極の側壁に対応する部分にサイドウォールを形成し、該サイドウォール及びゲート電極をマスクに不純物を導入して第２の不純物導入領域を形成する工程と、第１の領域の第２の不純物導入領域または該第２の不純物導入領域とゲート電極に高融点金属シリサイド層を選択的に形成する工程とを有する。
ここで、第１の領域及び第２の領域において、上記第１の不純物導入領域は、例えばＭＯＳトランジスタの場合には低濃度のソース／ドレイン領域となり、後述の撮像領域のセンサ部の場合にはフォトダイオードを構成する一方の導電型領域となる。また上記第２の不純物導入領域は、例えばＭＯＳトランジスタの場合には高濃度のソース／ドレイン領域となり、後述の撮像領域のセンサ部の場合にはフォトダイオードにおける接合リークを低減するための高濃度半導体領域となる。ＭＯＳトランジスタとしては、いわゆるＬＤＤ構造のソース／ドレイン領域が形成される。
下層及び上層の絶縁膜を構成する複数の絶縁膜は、第１の絶縁膜と第２の絶縁膜と第３の絶縁膜の３層膜にて形成し、下層の絶縁膜を第１及び第２の絶縁膜で形成し、上層の絶縁膜を第３の絶縁膜で形成することができる。第２の絶縁膜としては、第３の絶縁膜と異なるエッチング特性を有する絶縁膜で形成することができる。これによって、第３の絶縁膜をエッチバックした時に、第２の絶縁膜がエッチングストッパになり、第２の領域において、第２、第１の絶縁膜を残すことができる。例えば、第１の絶縁膜はシリコン酸化膜で形成し、第２の絶縁膜はシリコン窒化膜で形成し、第３の絶縁膜はシリコン酸化膜で形成することができる。
また、下層及び上層の絶縁膜を構成する複数の絶縁膜は、第１の絶縁膜と第２の絶縁膜の２層膜にて形成し、下層の絶縁膜を第１の絶縁膜で形成し、上層の絶縁膜を第２の絶縁膜で形成することができる。この場合も、第１の絶縁膜としては、第２の絶縁膜と異なるエッチング特性を有する絶縁膜で形成することができる。これによって、第２の絶縁膜をエッチバックした時に、第１の絶縁膜がエッチングストッパになり、第２の領域において第１の絶縁膜を残すことができる。例えば、第１の絶縁膜はシリコン窒化膜で形成し、第２の絶縁膜はシリコン酸化膜で形成することができる。また、例えば、第１の絶縁膜はシリコン酸化膜で形成し、第２の絶縁膜はシリコン窒化膜で形成することも可能である。
第１の本発明の半導体装置の製造方法によれば、複数の絶縁膜、例えば第１、第２及び第３の絶縁膜による３層膜、あるいは第１及び第２の絶縁膜による２層膜を用い、下層の例えば第１及び第２の絶縁膜、あるいは第１の絶縁膜を全面に形成した後、選択的に第１の領域のみエッチバックしたサイドウォールを形成する。次いで、全面に上層の例えば第３の絶縁膜、あるいは第２の絶縁膜を形成してエッチバックし第３の絶縁膜によるサイドウォールを形成することにより、第１の領域、第２の領域共に、ＬＤＤ構造のＭＯＳトランジスタを形成することができる。しかも高融点金属シリサイド層は、第２の領域が下層の絶縁膜で保護されているので、第１の領域にのみ形成し、第２の領域には形成されない。従って、ＭＯＳトランジスタの微細化と共に、寄生抵抗が低減し、高速動作、消費電力低減を可能にしたＭＯＳトランジスタを形成した第１の領域と、接合リークが抑制されたＭＯＳトランジスタを形成した第２の領域とを、同一の半導体チップに作り込んだ半導体装置を製造することができる。
３層膜の場合、第３の絶縁膜のエッチバックの際に第２の絶縁膜、あるいは２層膜の場合、第２の絶縁膜のエッチバックの際に第２の絶縁膜がエッチバックされる絶縁膜と異なるエッチング特性を有しているので、第２の領域の表面に保護膜となる絶縁膜を残すことができ、第２の領域への高融点金属シリサイド層の形成を阻止することができる。また、第２の領域が絶縁膜で保護されているので、エッチバックの際、シリコン基板の表面がエッチング、したがってプラズマに晒されることがなく、シリコン基板へのダメージを回避することができる。
第２の領域上に残る下層の絶縁膜の膜厚を上述の値に設定するとにより、不純物の導入を可能にし、第２の領域において、第２の不純物導入領域の形成を可能にする。
第２の本発明に係る半導体装置は、半導体基板に高融点金属シリサイド層が形成された第１の領域と高融点金属シリサイド層が形成されない第２の領域を有し、第２の領域が、該第２の領域に形成された第２のＭＯＳトランジスタを含めて複数の絶縁膜のうちの下層の絶縁膜で被覆され、第２のＭＯＳトランジスタのゲート電極の側壁に対応して複数の絶縁膜のうちに上層の絶縁膜からなる単層膜のサイドウォールが形成され、第１の領域に形成された第１のＭＯＳトランジスタのゲート電極の側壁に窒化シリコンを含まない単層膜からなるサイドウォールが形成され、第１のＭＯＳトランジスタのソース／ドレイン領域、またはソース／ドレイン領域とゲート電極に高融点金属シリサイド層が形成されて成る。
複数の絶縁膜は、第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜で形成し、第２の領域を被覆する下層の絶縁膜を第１及び第２の絶縁膜で形成し、上層の絶縁膜を第３の絶縁膜で形成することができる。この場合も前述と同様に、第２の絶縁膜としては、第３の絶縁膜と異なるエッチング特性を有する絶縁膜で形成することができる。例えば、第１及び第３の絶縁膜はシリコン酸化膜で形成し、第２の絶縁膜はシリコン窒化膜で形成することがきる。第１の絶縁膜となるシリコン酸化膜の膜厚は２０ｎｍ以下に設定することが好ましい。第２の絶縁膜となるシリコン窒化膜の膜厚は３０ｎｍ以下に設定することが好ましい。第３の絶縁膜となるシリコン酸化膜の膜厚は１００ｎｍ以下に設定することが好ましい。
また、複数の絶縁膜は、第１の絶縁膜及び第２の絶縁膜の絶縁膜で形成し、第２の領域を被覆する下層の絶縁膜を第１の絶縁膜で形成し、上層の絶縁膜を第２の絶縁膜で形成することができる。この場合も前述と同様に、第１の絶縁膜としては、第２の絶縁膜と異なるエッチング特性を有する絶縁膜で形成することができる。例えば、第１の絶縁膜はシリコン窒化膜で形成し、第２の絶縁膜はシリコン酸化膜で形成することができる。第１の絶縁膜となるシリコン窒化膜の膜厚は１００ｎｍ以下に設定することが好ましい。第２の絶縁膜となるシリコン酸化膜の膜厚は１００ｎｍ以下に設定することが好ましい。
第２の本発明の半導体装置によれば、第１の領域において、ゲート電極の側壁に窒化シリコンを含まない単層膜のサイドウォールが形成されるので、不純物導入後の導入不純物の活性化アニール処理時にゲート電極中の不純物、特にｐチャネルＭＯＳトランジスタのゲート電極中のボロン（Ｂ）の半導体基板内への拡散を回避することができ、トランジスタ特性の劣化、例えばＭＯＳトランジスタの電流駆動能力の劣化を抑制することができる。その他、第１の領域では高融点金属シリサイド層を有するＬＤＤ構造のＭＯＳトランジスタを形成し、第２の領域では高融点金属シリサイド層を有さず、接合リークが抑制されたＬＤＤ構造のＭＯＳトランジスタを形成することがでる等、前述した第１の本発明の半導体装置と同様の効果を奏する。絶縁膜が３層膜で構成するときは、第１、第２、第３の絶縁膜の夫々の膜厚を２０ｎｍ以下、３０ｎｍ以下、１００ｎｍ以下に設定することにより、前述と同様にサイドウォールが作り易くなる。また、反射防止膜を作る上で好都合である。
絶縁膜が２層膜で構成するときは、第１及び第２の絶縁膜の膜厚を１００ｎｍ以下に設定することにより、同様に、サイドウォールが作り易くなり、反射防止を作る上で好都合である。
第３の本発明に係る半導体装置は、半導体基板に高融点金属シリサイド層が形成された第１の領域と高融点金属シリサイド層が形成されない第２の領域を有し、第２の領域が、該第２の領域に形成された第２のＭＯＳトランジスタを含めて複数の絶縁膜で被覆され、第１の領域に形成された第１のＭＯＳトランジスタのゲート電極の側壁に複数の絶縁膜のうち上層の絶縁膜からなる窒化シリコンを含まない単層膜のサイドウォールが形成され、第１のＭＯＳトランジスタのソース／ドレイン領域、またはソース／ドレイン領域とゲート電極に高融点金属シリサイド層が形成されて成る。
複数の絶縁膜は、第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜で形成され、上層の絶縁膜を第３の絶縁膜で形成することができる。この場合も前述と同様に、第２の絶縁膜としては、第３の絶縁膜と異なるエッチング特性を有する絶縁膜で形成することができる。例えば、第１及び第３の絶縁膜はシリコン酸化膜で形成し、第２の絶縁膜はシリコン窒化膜で形成することができる。前述と同様に、第１の絶縁膜となるシリコン酸化膜の膜厚は２０ｎｍ以下に設定することが好ましい。第２の絶縁膜となるシリコン窒化膜の膜厚は３０ｎｍ以下に設定することが好ましい。第３の絶縁膜となるシリコン酸化膜の膜厚は１００ｎｍ以下に設定することが好ましい。
また、複数の絶縁膜は、第１の絶縁膜及び第２の絶縁膜の絶縁膜で形成し、上層の絶縁膜を第２の絶縁膜で形成することができる。例えば、第１の絶縁膜はシリコン窒化膜で形成し、第２の絶縁膜はシリコン酸化膜で形成することができる。第１の絶縁膜となるシリコン窒化膜の膜厚は１００ｎｍ以下に設定することが好ましい。第２の絶縁膜となるシリコン酸化膜の膜厚は１００ｎｍ以下に設定することが好ましい。
第３の本発明の半導体装置によれば、第２の本発明の半導体装置と同様に、第１の領域において、ゲート電極の側壁に窒化シリコンを含まない単層膜のサイドウォールが形成されるので、不純物導入後の導入不純物の活性化アニール処理時にゲート電極中の不純物、特にｐシャネルＭＯＳトランジスタのゲート電極中のボロン（Ｐ）の半導体基板内の拡散を回避することができ、トランジスタ特性の劣化を抑制することができる。その他、第１の領域では高融点金属シリサイド層を有するＬＤＤ構造のＭＯＳトランジスタを形成し、第２の領域では高融点金属シリサイド層を有さず、接合リークが抑制されたＬＤＤ構造のＭＯＳトランジスタを形成することがでる等、前述した第１の本発明の半導体装置と同様の効果を奏する。絶縁膜が３層膜で構成するときは、第１、第２、第３の絶縁膜の夫々の膜厚を２０ｎｍ以下、３０ｎｍ以下、１００ｎｍ以下に設定することにより、サイドウォールが作り易くなる。また、反射防止膜を作る上で好都合である。絶縁膜が２層膜で構成するときは、第１及び第２の絶縁膜の膜厚を１００ｎｍ以下に設定することにより、同様にサイドウォールが作り易くなり、反射防止膜を作る上で好都合である。
第２の本発明に係る半導体装置の製造方法は、半導体基板の高融点金属シリサイド層を形成すべき第１の領域と高融点金属シリサイド層を形成せざる第２の領域とにゲート絶縁膜を介してゲート電極材料膜を形成する工程と、第２の領域上のゲート電極材料膜のみを選択的にパターニングしてゲート電極を形成する工程と、ゲート電極をマスクにして第２の領域に不純物を導入して第１の不純物導入領域を形成する工程と、第１の領域及び第２の領域の全面に第１の絶縁膜及び第２の絶縁膜を積層する工程と、第２の領域上をマスクし、第１の領域のゲート電極材料膜上の第１及び第２の絶縁膜を除去して該ゲート電極材料膜をパターニングしてゲート電極を形成し、該ゲート電極をマスクにして第１の領域に不純物を導入し、第２の不純物導入領域を形成する工程と、第１の領域上及び第２の領域上の全面に第３の絶縁膜を形成した後、該第３の絶縁膜をエッチバックし、第１の領域ではゲート電極の側壁に第３の絶縁膜による単層膜のサイドウォールを形成し、第２の領域ではゲート電極の側壁に第１及び第２の絶縁膜を介して第３の絶縁膜によるサイドウォールを形成する工程と、第１の領域及び第２の領域にゲート電極及びサイドウォールをマスクに不純物を導入して第３の不純物導入領域を形成する工程と、第１の領域の第３の不純物導入領域または該第３不純物導入領域とゲート電極に高融点金属シリサイド層を形成する工程とを有する。
ここで、第２の領域の上記第１の不純物導入領域は、例えばＭＯＳトランジスタの場合には低濃度のソース／ドレイン領域となり、後述の撮像領域のセンサ部の場合にはフォトダイオードを構成する一方の導電型領域となる。第１の領域の上記第２の不純物導入領域は、例えばＭＯＳトランジスタの場合には低濃度のソース／ドレイン領域となる。第１及び第２の領域の上記第３の不純物導入領域は、例えばＭＯＳトランジスタの場合には高濃度のソース／ドレイン領域となり、後述の撮像領域のセンサ部の場合にはフォトダイオードにおける接合リークを低減するための高濃度半導体領域となる。ＭＯＳトランジスタとしては、いわゆるＬＤＤ構造のソース／ドレイン領域が形成される。
この場合も前述と同様に、第２の絶縁膜を第３の絶縁膜と異なるエッチング特性を有する絶縁膜で形成することができる。例えば、第１の絶縁膜はシリコン酸化膜で形成し、第２の絶縁膜はシリコン窒化膜で形成し、第３の絶縁膜はシリコン酸化膜で形成することができる。
第２の本発明の半導体装置の製造方法によれば、３層構造の絶縁膜を用いて、第１の領域ではゲート電極の側壁に窒化シリコンを含まない第３の絶縁膜による単層膜のサイドウォールを形成するので、不純物導入後の導入不純物の活性化アニール処理時にゲート電極中の不純物、特にｐチャネルＭＯＳトランジスタのゲー電極中のボロン（Ｂ）の半導体基板内への拡散を回避することができ、トランジスタ特性の劣化、例えばＭＯＳトランジスタの電流駆動能力の劣化を抑制することができる。その他、ＭＯＳトランジスタにのみ高融点金属シリサイドを形成し、ＭＯＳトランジスタの微細化と共に、寄生抵抗が低減し、高速動作、消費電力低減を可能にしたＬＤＤ構造のＭＯＳトランジスタを有した第１の領域と、高融点金属シリサイド層を形成せず、接合リークが抑制されたＭＯＳトランジスタを形成した第２の領域とを、同一の半導体チップに作り込んだ半導体装置を製造することができる等、前述した第１の本発明の半導体装置の製造方法と同様の効果を奏する。
第３の本発明に係る半導体装置の製造方法は、半導体基板の高融点金属シリサイド層を形成すべき第１の領域と高融点金属シリサイド層を形成せざる第２の領域とにゲート絶縁膜を介してゲート電極材料膜を形成する工程と、第２の領域上のゲート電極材料膜のみを選択的にパターニングしてゲート電極を形成する工程と、第２の領域に前記ゲート電極をマスクに不純物を導入して第１の不純物導入領域を形成する工程と、第１の領域及び第２の領域の全面に第１の絶縁膜及び第２の絶縁膜を積層する工程と、第２の領域にゲート電極及び該ゲート電極側壁の第１、第２の絶縁膜をマスクに不純物を導入して第２の不純物導入領域を形成する工程と、第２の領域上をマスクし、第１の領域のゲート電極材料膜上の第１及び第２の絶縁膜を除去して該ゲート電極材料膜をパターニングしてゲート電極を形成し、該ゲート電極をマスクにして第１の領域に不純物を導入し、第２の不純物導入領域を形成する工程と、第１の領域及び第２の領域の全面に第３の絶縁膜を形成した後、第２の領域をマスクして、第３の絶縁膜をエッチバックし、第１の領域にゲート電極及びサイドウォールをマスクに不純物を導入して第４の不純物導入領域を形成する工程と、第１の領域のゲート電極の側壁に第３の絶縁膜による単層膜による単層膜のサイドウォールを形成し、第１の領域の第４の不純物導入領域、または該第４の不純物導入領域とゲート電極に高融点金属シリサイド層を形成する工程とを有する。
ここで、第２の領域の上記第１の不純物導入領域は、例えばＭＯＳトランジスタの場合には低濃度のソース／ドレイン領域となり、後述の撮像領域のセンサ部の場合にはフォトダイオードを構成する一方の導電型領域となる。第２の領域の上記第２の不純物導入領域は、例えばＭＯＳトランジスタの場合には高濃度のソース／ドレイン領域となり、後述の撮像領域のセンサ部の場合にはフォトダイオードにおける接合リークを低減するための高濃度半導体領域となる。第１の領域の上記第３の不純物導入領域は、例えばＭＯＳトランジスタの場合には低濃度のソース／ドレイン領域となる。第１の領域の上記第４の不純物導入領域は、例えばＭＯＳトランジスタの場合には高濃度のソース／ドレイン領域となる。ＭＯＳトランジスタとしては、いわゆるＬＤＤ構造のソース／ドレイン領域が形成される。
この場合も前述と同様に、例えば、第１の絶縁膜はシリコン酸化膜で形成し、第２の絶縁膜はシリコン窒化膜で形成し、第３の絶縁膜はシリコン酸化膜で形成することができる。
第３の本発明の半導体装置の製造方法によれば、３層構造の絶縁膜を用いて、第１の領域ではゲート電極の側壁に窒化シリコンを含まない第３の絶縁膜による単層膜のサイドウォールを形成するので、不純物導入後の導入不純物の活性化アニール処理時にゲート電極中の不純物、特にｐチャネルＭＯＳトランジスタのゲー電極中のボロン（Ｂ）の半導体基板内への拡散を回避することができ、トランジスタ特性の劣化、例えばＭＯＳトランジスタの電流駆動能力の劣化を抑制することができる。また、第２の領域では３層構造の絶縁膜がそのまま残るので、第２の絶縁膜の膜厚を自由に設定することができる。これによって、例えば光電変換手段が形成されているような場合、入射光に対する反射強度を最小化することができる。その他、ＭＯＳトランジスタにのみ高融点金属シリサイドを形成し、ＭＯＳトランジスタの微細化と共に、寄生抵抗が低減し、高速動作、消費電力低減を可能にしたＬＤＤ構造のＭＯＳトランジスタを有した第１の領域と、高融点金属シリサイド層を形成せず、接合リークが抑制されたＭＯＳトランジスタを形成した第２の領域とを、同一の半導体チップに作り込んだ半導体装置を製造することができる等、前述した第１の本発明の半導体装置の製造方法と同様の効果を奏する。
第４の本発明に係る半導体装置の製造方法は、半導体基板の高融点金属シリサイド層を形成すべき第１の領域と高融点金属シリサイド層を形成せざる第２の領域とにゲート絶縁膜を介してゲート電極材料膜を形成する工程と、第２の領域上のゲート電極材料膜のみを選択的にパターニングしてゲート電極を形成する工程と、ゲート電極をマスクにして第２の領域に不純物を導入して第１の不純物導入領域を形成する工程と、第１の領域及び第２の領域の全面に第１の絶縁膜を形成する工程と、第２の領域をマスクし、第１の領域のゲート電極材料膜上の第１の絶縁膜を除去し、該ゲート電極材料膜をパターニングしてゲート電極を形成し、該ゲート電極をマスクにして第１の領域に不純物を導入して第２の不純物導入領域を形成する工程と、第１の領域及び第２の領域の全面に第２の絶縁膜を形成した後、該第２の絶縁膜をエッチバックし、第１の領域ではゲート電極の側壁に第２の絶縁膜による単層膜のサイドウォールを形成し、第２の領域ではゲート電極の側壁に第１の絶縁膜を介して第２の絶縁膜によるサイドウォールを形成する工程と、第１の領域及び第２の領域にゲート電極及びサイドウォールをマスクに不純物を導入して第３の不純物導入領域を形成する工程と、第１の領域の第３の不純物導入領域または該第３不純物導入領域とゲート電極に高融点金属シリサイド層を形成する工程とを有する。この場合も前述と同様に、第１の絶縁膜は第２の絶縁膜と異なるエッチング特性を有する絶縁膜で形成することができる。例えば、第１の絶縁膜はシリコン窒化膜で形成し、第２の絶縁膜はシリコン酸化膜で形成することができる。
ここで、第２の領域の上記第１の不純物導入領域は、例えばＭＯＳトランジスタの場合には低濃度のソース／ドレイン領域となり、後述の撮像領域のセンサ部の場合にはフォトダイオードを構成する一方の導電型領域となる。第１の領域の上記第２の不純物導入領域は、例えばＭＯＳトランジスタの場合には低濃度のソース／ドレイン領域となる。第１及び第２の領域の上記第３の不純物導入領域は、例えばＭＯＳトランジスタの場合には高濃度のソース／ドレイン領域となり、後述の撮像領域のセンサ部の場合にはフォトダイオードにおける接合リークを低減するための高濃度半導体領域となる。ＭＯＳトランジスタとしては、いわゆるＬＤＤ構造のソース／ドレイン領域が形成される。
第４の本発明の半導体装置の製造方法によれば、２層構造の絶縁膜を用いて、第１の領域ではゲート電極の側壁に窒化シリコンを含まない第２の絶縁膜による単層膜のサイドウォールを形成するので、不純物導入後の導入不純物の活性化アニール処理時にゲート電極中の不純物、特にｐチャネルＭＯＳトランジスタのゲー電極中のボロン（Ｂ）の半導体基板内への拡散を回避することができ、トランジスタ特性の劣化、例えばＭＯＳトランジスタの電流駆動能力の劣化を抑制することができる。その他、ＭＯＳトランジスタにのみ高融点金属シリサイドを形成し、ＭＯＳトランジスタの微細化と共に、寄生抵抗が低減し、高速動作、消費電力低減を可能にしたＬＤＤ構造のＭＯＳトランジスタを有した第１の領域と、高融点金属シリサイド層を形成せず、接合リークが抑制されたＭＯＳトランジスタを形成した第２の領域とを、同一の半導体チップに作り込んだ半導体装置を製造することができる等、前述した第１の本発明の半導体装置の製造方法と同様の効果を奏する。
第５の本発明に係る半導体装置の製造方法は、半導体基板の高融点金属シリサイド層を形成すべき第１の領域と高融点金属シリサイド層を形成せざる第２の領域とにゲート絶縁膜を介してゲート電極材料膜を形成する工程と、第２の領域上のゲート電極材料膜のみを選択的にパターニングしてゲート電極を形成する工程と、第２の領域に前記ゲート電極をマスクに不純物を導入して第１の不純物導入領域を形成する工程と、第１の領域及び第２の領域の全面に第１の絶縁膜を形成する工程と、第２の領域にゲート電極及びゲート電極側壁の第１の絶縁膜をマスクに不純物を導入して第２の不純物導入領域を形成する工程と、第２の領域をマスクし、第１の領域のゲート電極材料膜上の第１の絶縁膜を除去し、該ゲート電極材料膜をパターニングしてゲート電極を形成し、該ゲート電極をマスクにして第１の領域に不純物を導入して第３の不純物導入領域を形成する工程と、第１の領域及び第２の領域の全面に第２の絶縁膜を形成した後、第２の領域をマスクして第２の絶縁膜をエッチバックし、第１の領域のゲート電極の側壁に第２の絶縁膜による単層膜のサイドウォールを形成し、第１の領域にゲート電極及びサイドウォールをマスクに不純物を導入して第４の不純物導入領域を形成する工程と、第１の領域の第４の不純物導入領域または該第４不純物導入領域とゲート電極に高融点金属シリサイド層を形成する工程とを有する。この場合も前述と同様に、例えば、第１の絶縁膜はシリコン窒化膜で形成し、第２の絶縁膜はシリコン酸化膜で形成することができる。
また、例えば、第１の絶縁膜はシリコン窒化膜で形成し、第２の絶縁膜はシリコン酸化膜で形成することも可能である。
ここで、第２の領域の上記第１の不純物導入領域は、例えばＭＯＳトランジスタの場合には低濃度のソース／ドレイン領域となり、後述の撮像領域のセンサ部の場合にはフォトダイオードを構成する一方の導電型領域となる。第２の領域の上記第２の不純物導入領域は、例えばＭＯＳトランジスタの場合には高濃度のソース／ドレイン領域となり、後述の撮像領域のセンサ部の場合にはフォトダイオードにおける接合リークを低減するための高濃度半導体領域となる。第１の領域の上記第３の不純物導入領域は、例えばＭＯＳトランジスタの場合には低濃度のソース／ドレイン領域となる。第１の領域の上記第４の不純物導入領域は、例えばＭＯＳトランジスタの場合には高濃度のソース／ドレイン領域となる。ＭＯＳトランジスタとしては、いわゆるＬＤＤ構造のソース／ドレイン領域が形成される。
第５の本発明の半導体装置の製造方法によれば、２層構造の絶縁膜を用いて、第１の領域ではゲート電極の側壁に窒化シリコンを含まない第２の絶縁膜による単層膜のサイドウォールを形成するので、不純物導入後の導入不純物の活性化アニール処理時にゲート電極中の不純物、特にｐチャネルＭＯＳトランジスタのゲー電極中のボロン（Ｂ）の半導体基板内への拡散を回避することができ、トランジスタ特性の劣化、例えばＭＯＳトランジスタの電流駆動能力の劣化を抑制することができる。また、第２の領域では２層構造の絶縁膜がそのまま残るので、第１の絶縁膜の膜厚を自由に設定することができる。これによって、例えば光電変換手段が形成されているような場合、入射光に対する反射強度を最小化することができる。その他、ＭＯＳトランジスタにのみ高融点金属シリサイドを形成し、ＭＯＳトランジスタの微細化と共に、寄生抵抗が低減し、高速動作、消費電力低減を可能にしたＬＤＤ構造のＭＯＳトランジスタを有した第１の領域と、高融点金属シリサイド層を形成せず、接合リークが抑制されたＭＯＳトランジスタを形成した第２の領域とを、同一の半導体チップに作り込んだ半導体装置を製造することができる等、前述した第１の本発明の半導体装置の製造方法と同様の効果を奏する。
上述の半導体装置においては、第１の領域にロッジク回路を構成する第１のＭＯＳトランジスタを形成し、第２の領域に信号電荷蓄積手段を形成することができる。
上述の半導体装置は、第１の領域にロジック回路を構成する第１のＭＯＳトランジスタを形成し、第２の領域に前記第２のＭＯＳトランジスタとセンサ部からなる画素を有した撮像領域を形成してなるＣＭＯＳ型の固体撮像素子として用いることができる。ＣＭＯＳ型の固体撮像素子に適用したときには、複数絶縁が３層膜構造の場合に、撮像領域のセンサ部上に、第１の絶縁膜のシリコン酸化膜と第２の絶縁膜のシリコン窒化膜と配線を作る過程で形成される上層絶縁膜のシリコン窒化膜との積層膜で反射防止膜を構成することができる。この場合は、第１の絶縁膜のシリコン酸化膜の膜厚を２０ｎｍ以下に設定し、第２の絶縁膜のシリコン窒化膜と上層のシリコン窒化膜との合計の膜厚を１５０ｎｍ〜２０ｎｍ、好ましくは１００ｎｍ〜２０ｎｍに設定することができる。第１の絶縁膜のシリコン酸化膜の膜厚は、薄ければ薄いほど良く、膜厚を零にすることも可能である。各絶縁膜の膜厚を上記の値に設定することにより、積層膜に反射防止機能を持たせることができる。各絶縁膜の膜厚がこの値より厚くなると、即ち厚くなり過ぎると反射防止機能が得られにくくなると共に、コンタクト孔の形成が困難となる。また、複数の絶縁膜を２層膜構造をとしたときにも、同様にセンサ部上に反射防止機能をもたせることができる。
上述の半導体装置は、第１の領域にロジック回路を構成する第１のＭＯＳトランジスタを形成し、第２の領域に第２のＭＯＳトランジスタと容量素子からなるメモリ素子を有したＤＲＡＭセルを形成してなるＤＲＡＭ混載ロジック半導体集積回路として用いることができる。
上述の半導体装置の製造方法では、第１の領域にロジック回路を構成するゲート電極及び第１、第２の不純物導入領域からなるＬＤＤ構造のＭＯＳトランジスタを形成し、第２の領域にゲート電極及び第１、第２の不純物導入領域からなるＬＤＤ構造のＭＯＳトランジスタとセンサ部からなる固体撮像領域を形成して、ＣＭＯＳ型の固体撮像素子を製造することができる。
上述の半導体装置の製造方法では、第１の領域にロジック回路を構成するゲート電極及び第１、第２の不純物導入領域からなるＬＤＤ構造のＭＯＳトランジスタを形成し、第２の領域にゲート電極及び第１、第２の不純物導入領域からなるＬＤ構造のＭＯＳトランジスタと容量からなるメモリ素子を形成して、ＤＲＡＭ混載ロジック半導体集積回路を製造することができる。
本発明では、上述した半導体装置を搭載して電子機器を構成することができる。電子機器に搭載する半導体装置としては、第１の領域にロッジク回路を構成する第１のＭＯＳトランジスタを形成し、第２の領域に信号電荷蓄積手段を形成して構成したものを用いることができる。例えば、この半導体装置は、第１の領域にロジック回路を構成する第１のＭＯＳトランジスタを形成し、第２の領域に第２のＭＯＳトランジスタとセンサ部からなる画素を有した固体撮像領域を形成してなるＭＯＳ型の固体撮像素子とすることができる。あるいは、この半導体装置は、第１の領域にロジック回路を構成する第１のＭＯＳトランジスタを形成し、第２の領域に第２のＭＯＳトランジスタと容量素子からなるメモリ素子を有したＤＲＡＭセルを形成してなるＲＡＭ混載ロジック半導体集積回路とすることができる。
また、本発明では、上述した半導体装置を搭載して携帯型の通信機器としての電子機器を構成することができる。
発明を実施するための最良の形態
以下、図面を参照して本発明の実施の形態を説明する。
図１は、本発明に係る半導体装置をＭＯＳ型の固体撮像素子に適用した一実施の形態を示す。本実施の形態に係る固体撮像素子１は、センサ部となるフォトダイオードと複数のＭＯＳトランジスタで構成された画素が複数個マトリックス状に配列されてなる撮像領域３と、この撮像領域３の周辺に形成されたＣＭＯＳロジック回路部４、５及びアナログ回路部６、７とを有して成る。画素２を構成するＭＯＳトランジスタは、その数が画素の構成に応じて異なるも、少なくともフォトダイオード駆動用ＭＯＳトランジスタ、即ちフォトダイオードの信号電荷を読み出すための読出し用ＭＯＳトランジスタ及びフォトダイオードの信号を出力するための信号出力用ＭＯＳトランジスタ等を有している。固体撮像素子１は、これら撮像領域３と周辺のＣＭＯＳロジック回路部４、５及びアナログ回路部６、７を１チップとして構成する共通の半導体基板に混載して構成される。
図２及び図３は、図１のＣＭＯＳロジック回路部４と撮像領域３の１画素２に対応したＡ−Ａ線上の断面構造を示す。図２はＣＭＯＳロジック回路部４を示し、図３は１画素２の要部を示す。
本実施の形態のＣＭＯＳ型固体撮像素子１では、図２及び図３に示すように、第１導電型、本例ではｎ型の共通の半導体基板１１に素子分離領域１２が形成され、半導体基板１１の所要領域に撮像領域３を構成する画素２が形成され、半導体基板１１の他の所要領域にＣＭＯＳロジック回路部４が形成される。画素２側のＭＯＳトランジスタでは高融点金属シリサイド層を形成せず、ＣＭＯＳロジック回路部４側のＣＭＯＳトランジスタでは高融点金属シリサイド層を形成するように構成される。
ＣＭＯＳロジック回路部４は、図２に示すように、ｎ型半導体基板１１の深い位置に第１〜第４のＭＯＳトランジスタ形成領域１３〜１６にわたり第２導電型、したがってｐ型の半導体ウェル領域２０が形成され、第２導電型、したがってｐ型の不純物を導入したｐ型半導体ウェル領域２０が形成される。さらに第１及び第３のＭＯＳトランジスタ形成領域１３及び１５には、基板表面からｐ型半導体ウェル領域２０に達するｐ型半導体ウェル領域２１及び２３が形成される。また、第２及び第４のＭＯＳトランジスタ形成領域には、基板表面からｐ型半導体ウェル領域２０に達するｎ型半導体ウェル領域２２及び２４が形成される。ｐ型半導体ウェル領域２１上及びｎ型半導体ウェル領域２２上にはゲート絶縁膜２８１を介して夫々例えば多結晶シリコン膜によるゲート電極３０１及び３０２が形成される。ｐ型半導体ウェル領域２１には、ゲート電極３０１を挟んでｎ−領域３１１及びｎ＋領域４２１からなるＬＤＤ構造のソース／ドレイン領域が形成され、ｎチャネルＭＯＳトランジスタＴｒ１が形成される。ｎ半導体ウェル領域２２には、ゲート電極３０２を挟んでｐ−領域３１２及びｎ＋領域４２２からなるＬＤＤ構造のソース／ドレイン領域が形成され、ｐチャネルＭＯＳトランジスタＴｒ２が形成される。このｎチャネルＭＯＳトランジスタＴｒ１とｐチャネルＭＯＳトランジスタＴｒ２でＣＭＯＳトランジスタが構成される。ｐ型半導体ウェル領域２３上及びｎ型半導体ウェル領域２４上にはゲート絶縁膜２８２を介して夫々例えば多結晶シリコン膜によるゲート電極３０３及び３０４が形成される。ｐ型半導体ウェル領域２３には、ゲート電極３０３を挟んでｎ−領域３１３及びｎ＋領域４２３からなるＬＤＤ構造のソース／ドレイン領域が形成され、ｎチャネルＭＯＳトランジスタＴｒ３が形成される。ｎ半導体ウェル領域２４には、ゲート電極３０４を挟んでｐ−領域３１４及びｐ＋領域４２４からなるＬＤＤ構造のソース／ドレイン領域が形成され、ｐチャネルＭＯＳトランジスタＴｒ４が形成される。このｎチャネルＭＯＳトランジスタＴｒ３とｐチャネルＭＯＳトランジスタＴｒ４でＣＭＯＳトランジスタが構成される。
そして、各ＭＯＳトランジスタＴｒ１〜Ｔｒ４のゲート電極３０１〜３０４の側壁には、第１の絶縁膜３５、第２の絶縁膜３６及び第３の絶縁膜３８の３層構造のサイドウォール３９〔３５Ａ，３６Ａ，３８Ａ〕が形成される。第１及び第３の絶縁膜３５及び３８は例えばシリコン酸化膜（ＳｉＯ２膜）で形成し、第２の絶縁膜３６は例えばシリコン窒化膜で形成することができる。ソース／ドレイン領域を構成するｎ−領域３１１、３１３、ｐ−領域３１２、３１４は、ゲート電極３０１〜３０４をマスクにセルファラインで形成される。ｎ＋領域４２１、４２３、ｐ＋領域４２２、４２４は、３層構造の絶縁膜３５、３６、３８によるサイドウォール３９及びゲート電極３０１〜３０４をマスクにセフファラインで形成される。そして、各ＭＯＳトランジスタＴｒ１〜Ｔｒ４のゲート電極３０１〜３０４の表面及びソース／ドレイン領域のｎ＋領域４２１、４２３、ｐ＋領域４２２、４２４の表面には、高融点金属シリサイド層４４が形成される。なお、ＣＭＯＳロジック回路部５側においても、同様に構成される。なお、本例のＣＭＯＳロジック回路部４、５では、２系統の電源が接続される。例えばｎチャネルＭＯＳトランジスタＴｒ１及びｐチャネルＭＯＳトランジスタＴｒ２からなるＣＭＯＳトランジスタと、ｎチャネルＭＯＳトランジスタＴｒ３及びｐチャネルＭＯＳトランジスタＴｒ４からなるＣＭＯＳトランジスタとの電源電圧が異なっている。
画素２は、図３に示すように、ｎ型半導体基板１１の深い位置にセンサ部形成領域１７とＭＯＳトランジスタ形成領域１８にわたりｐ型の不純物を導入したｐ型半導体ウェル領域２５が形成される。さらにＭＯＳトランジスタ形成領域１８には、表面からｐ型半導体ウェル領域２５に達する２段重ねのｐ型半導体ウェル領域２６及び２７が形成される。ｐ型半導体ウェル領域２５、２６、２７で囲われたセンサ部形成領域１７には、そのｎ型半導体領域１１Ａの表面側に、領域１１Ａより不純物濃度の高いｎ型半導体領域３１５が形成される。ｎ型半導体領域１１Ａは、半導体基板１１の深い位置にイオン注入で形成されたｐ型半導体領域２５で分離された半導体基板１１の一部である。基板表面にはｎ型半導体領域１１Ａに接するように接合リーク電流の低軽減を目的とした不純物濃度の高いｐ＋半導体領域４２５が形成される。ｐ型半導体ウェル領域２５、ｎ型半導体領域１１Ａ、２５及びｐ＋半導体領域４２５によってフォトダイオードのセンサ部４５、即ちＨＡＤセンサが形成される。一方、ＭＯＳトランジスタ形成領域１８には、ゲート絶縁膜１９を介して例えば多結晶シリコン膜によるゲート電極３０５、３０６、３０７が形成され、各ゲート電極を挟んでｎ−領域３１５とｎ＋領域４２５からなるＬＤＤ構造のソース／ドレイン領域、ｎ−領域３１６とｎ＋領域４２６からなるＬＤＤ構造のソース／ドレイン領域、ｎ−領域３１７とｎ＋領域４２７からなるＬＤＤ構造のソース／ドレイン領域が形成され、複数のｎチャネルＭＯＳトランジスタ、例えばセンサ部４５の信号電荷を読み出すための読出し用ＭＯＳトランジスタＴｒ５，信号を出力するための信号出力用ＭＯＳトランジスタＴｒ６，Ｔｒ７が形成される。そして、画素２の領域では、センサ部４５上及びＭＯＳトランジスタＴｒ５，Ｔｒ６，Ｔｒ７のゲート電極３０５〜３０７上、ソース／ドレイン領域上を被覆するように第１の絶縁膜３５及び第２の絶縁膜３６が堆積され、各ゲート電極３０５〜３０７の側壁に第３の絶縁膜３８によるサイドウォール部３８Ａが形成される。ソース／ドレイン領域を構成するｎ−領域３１６、３１７はゲート電極３０５〜３０７をマスクにセルファラインで形成される。ｎ＋領域４２６、４２７は３層構造の絶縁膜３５、３６、３８によるサイドウォール４０及びゲート電極３０５〜３０７をマスクにセルファラインで形成される。このとき、ソース／ドレイン領域のｎ＋領域４２６、４２７上には第１及び第２の絶縁膜３５、３６が形成されているが、絶縁膜３５、３６の膜厚とイオン注入時の加速エネルギー（打ち込みエネルギー）を最適化することにより、絶縁膜３５、３６の下にもｎ＋領域４２６、４２７を形成するこが可能である。また、上記したようにゲー電極３０５〜３０７の側壁には３層構造のサイドウォール４０が形成されるので、図２のＣＭＯＳロジック回路部４のＭＯＳトランジスタＴｒ〜Ｔｒ４と同様なＬＤＤ構造のソース／ドレイ領域を形成することができる。ＭＯＳトランジスタＴｒ５〜Ｔｒ７では、ゲー電極３０５〜３０７上及びｎ＋領域４２６、４２７上に高融点金属シリサイド層が形成されない。
本実施の形態に係るＣＭＯＳ型固体撮像素子１によれば、第１、第２及び第３の絶縁膜３５、３６及び３８による３層構造のサイドウォール３９、４０を用いることにより、ＣＭＯＳロジック回路部４側ではＣＭＯＳトランジスタＴｒ１〜Ｔｒ４のゲート電極３０１〜３０４及びＬＤＤ構造のソース／ドレイン領域の高不純物濃度領域（ｎ＋領域、ｐ＋領域）４２１〜４２４の表面に高融点金属シリサイド層４を形成することができる。且つ、画素２側ではＭＯＳトランジスタＴｒ５〜Ｔｒ７への高融点金属シリサイド層の形成を回避することが可能になる。さらに、画素２側のＭＯＳトランジスタＴｒ５〜Ｔｒ７においても、ＬＤＤ構造のソース／ドレイン領域を有するＭＯＳトランジスタを構成することができる。
ＣＭＯＳロジック回路部４、５においては、高融点金属シリサイド層４４を有するので、素子の微細化と共に、寄生抵抗の低減が図られ、高速動作、消費電力低減を可能にする。一方、画素２においては、高融点金属シリサイド層を有さないので、ＭＯＳトランジスタにおける高融点金属に起因する接合リークが抑制される。また、センサ部表面が第１、第２の絶縁膜３５、３６で保護されるので、サイドウォール形成時のプラズマダメージ、コンタミネーション等による欠陥生成も抑制される。
従って、共にＬＤＤ構造のソース／ドレイン領域を有するＭＯＳトランジスタであって、一方が高融点金属シリサイド層が形成されたＣＭＯＳトランジスタからなるＣＭＯＳロジック回路部と、他方の高融点金属シリサイド層が形成されないＭＯＳトランジスタを有する撮像領域とを同一の半導体チップに作り込むことができる。
次に、本実施の形態に係る固体撮像素子１の製造方法を説明する。図４〜図１３は高融点金属シリサイド層を形成するＣＭＯＳロジック回路部４側の製造工程を示し、図１４〜図２３は高融点金属シリサイド層を形成しない１画素２側の製造工程を示す。図４〜図１３の工程と図１４〜図２３の工程とは、互いに工程が対応している。
先ず、図４及び図１４に示すように、第１導電型、本例ではｎ型の共通のシリコン半導体基板１１を設け、この半導体基板１１に素子分離領域１２を形成する。この素子分離領域１２は、半導体基板１１の表面に形成した例えばシリコン窒化膜（ＳｉＮ膜）によるマスクを介して素子分離領域に対応する部分に溝を形成し、溝内壁を熱酸化膜で被覆した後、溝内をシリコン酸化膜（例えばＣＶＤ−ＳｉＯ２膜）で埋め込み、その後シリコン窒化膜を除去して形成される。ＣＭＯＳロジック回路部４では、第１のＭＯＳトランジスタ形成領域１３、第２のＭＯＳトランジスタ形成領域１４、第３のＭＯＳトランジスタ領域１５及び第４のＭＯＳトランジスタ領域１６を形成するように素子分離領域１２が形成される（図４参照）。画素２では、センサ部（フォトダイオード）形成領域１７及びＭＯＳトランジスタ形成領域１８を形成するように素子分離領域１２が形成される（図１４参照）。
次に、図５及び図１５に示すように、半導体基板１１上にイオン注入用の絶縁膜、例えばスクリーン酸化膜（ＳｉＯ２膜）１９を形成し、所要の不純物をイオン注入法により導入し、所要の導電型の半導体ウェル領域を形成する。半導体ウェル領域は、フォトレジスト法を用いて注入する不純物及び注入条件（打ち込みエネルギー、不純物濃度等）を各領域１３〜１８にて打ち分けて形成することができる。ＣＭＯＳロジック回路部４側では、例えば各ＭＯＳトランジスタ形成領域１３〜１６の深い位置に第２導電型であるｐ型であって同じ不純物濃度のｐ型半導体ウェル領域２０を形成する。さらに基板表面からｐ型半導体ウェル領域２０に達するように、第１及び第３のＭＯＳトランジスタ形成領域１３及び１５ではｐ型半導体ウェル領域２１及び２３を形成し、第２及び第４のＭＯＳトランジスタ形成領域ではｎ型半導体ウェル領域２２及び２４を形成する。なお、ｐ型半導体ウェル領域２０は、１回のイオン注入工程で第１〜第４のＭＯＳトランジスタ領域１３〜１６に対して同時に形成しても良く、あるいは各ｐ型、ｎ型の半導体ウェル領域２１、２２、２３、２４に対して個別的に形成するようにしても良い。後者の場合は、半導体ウェル領域２１、２２、２３、２４のイオン注入用マスクを兼用することができ、イオン注入用マスクを１枚節減できる（図５参照）。画素２側では、センサ部形成領域１７及びＭＯＳトランジスタ形成領域１８の深い位置に第２導電型であるｐ型であって同じ不純物濃度のｐ型半導体ウェル領域２５を形成する。さらに、ＭＯＳトランジスタ形成領域１８側及びセンサ部形成領域１７を分離する部分に深さ方向にｐ型半導体ウェル領域２６、２７を形成する。センサ部形成領域１７ではｐ型ウェル領域２５、２６及び２７で囲まれたｎ型半導体基板１１によるｎ型半導体ウェル領域１１Ａが形成される（図１５参照）。
次に、図６及び図１６に示すように、ＣＭＯＳロジック回路部４及び画素２の各領域１３〜１８上に所要の膜厚のゲート絶縁膜２８〔２８１、２８２、２８３〕を形成し、このゲート絶縁膜２８上にゲート電極材料膜２９を形成する。ゲート絶縁膜２８としては、例えばシリコン酸化膜（ＳｉＯ２膜）を用いる。ゲート電極材料膜２９としては、例えば多結晶シリコン膜を用いる。ＣＭＯＳロジック回路部４側では、第１及び第２のＭＯＳトランジスタ形成領域１３及び１４上に同じ所要膜厚ｔ１、例えば５ｎｍ厚のゲート絶縁膜２８１を形成し、第３及び第４のＭＯＳトランジスタ形成領域１５及び１６上に同じ所要膜厚ｔ２，例えば３ｎｍのゲート絶縁膜２８２を形成する（図６参照）。画素２側では、センサ部形成領域１７及びＭＯＳトランジスタ形成領域１８上に同じ所要膜厚ｔ３、例えば３ｎｍのゲート絶縁膜２８３を形成する（図１６参照）。ゲート電極材料膜２９の膜厚ｔ４は、例えば２００ｎｍに設定することができる。
次に、図７及び図１７に示すように、ゲート電極材料膜２９を例えばフォトレジスト法、及びエッチング法、例えばドライエッチング法を用いてパターニングし、ゲート電極３０〔３０１、３０２、３０３、３０４、３０５、３０６、３０７〕を形成する。ＣＭＯＳロジック回路部４側では、第１のＭＯＳトランジスタ形成領域１３に対応する位置にゲート電極３０１、第２のＭＯＳトランジスタ形成領域１４に対応する位置にゲート電極３０２、第３のＭＯＳトランジスタ形成領域１５に対応する位置にゲート電極３０３、第４のＭＯＳトランジスタ形成領域１６に対応する位置にゲート電極３０４を夫々形成する。本例では特性設計の関係で、第１及び第２のＭＯＳトランジスタ形成領域１３及び１４のゲート電極３０１及び３０２のゲート長を、第３及び第４のＭＯＳトランジスタ形成領域のゲート電極３０３及び３０４のゲート長さより大に設定している（図７参照）。画素２側では、ＭＯＳトランジスタ形成領域１８に対応する位置にゲート電極３０５、３０６及び３０７を形成する（図１７参照）。
次に、図８及び図１８に示すように、ＣＭＯＳロジック回路部４側及び画素２側の領域に夫々素子分離領域１２及びゲート電極３０〔３０１〜３０７〕をマスクにして、所要の不純物をイオン注入法により導入し、所要の導電型の不純物導入領域３１〔３１１、３１２、３１３、３１４、３１５、３１６、３１７〕を形成する。不純物導入領域３１は、フォトレジスト法を用いて注入する不純物及び注入条件（打ち込みエネルギー、不純物濃度等）を各領域にて打ち分けて形成することができる。ＣＭＯＳロジック回路部４側では、第１及び第３のｐ型半導体ウェル領域２１及び２３に不純物導入領域、即ちＬＤＤ構造を構成する低不純物濃度のｎ−領域３１１、３１３を形成し、第２及び第４のｎ型半導体ウェル領域２２及び２４に不純物導入領域、即ちＬＤＤ構造を構成する低不純物濃度のｐ−領域３１２、３１４を形成する（第８参照）。画素２側では、センサ部形成領域１７のｎ領域（ｎ型半導体基板１１の一部に対応する）１１Ａに不純物導入領域、即ちフォトダイオードを構成するｎ型半導体領域３１５を形成する。また、ｐ型半導体ウェル領域２７に不純物導入領域、即ちＬＤＤ構造を構成する低不純物濃度のｎ−領域３１６、３１７を形成を形成する（図１８参照）。
次に、図９及び図１９に示すように、半導体基板１１上にゲート電極３０〔３０１〜３０７〕を含む全面に、夫々所要膜厚ｔ５、ｔ６の第１の絶縁膜３５及び第２の絶縁膜３６を順次形成する。第１の絶縁膜３５には例えばシリコン酸化膜（ＳｉＯ２膜）を用いることができる。第２の絶縁膜３６にはシリコン酸化膜とエッチングレートの異なる例えばシリコン窒化膜を用いることができる。第１の絶縁膜３５の膜厚ｔ５は例えば１０ｎｍ程度、第２の絶縁膜３６の膜厚ｔ６は例えば３０ｎｍ程度に、夫々設定することができる。
次に、図１０及び図２０に示すように、画素２側の第２の絶縁膜３６上に選択的にフォトレジストマスク３７を形成し、この状態でＣＭＯＳロジック回路部４側の第１及び第２の絶縁膜３５及び３６を、エッチバック法を用いてエッチングし、各ゲート電極３０１〜３０４の側壁にのみ第１の絶縁膜３５と第２の絶縁膜３６によるサイドウォール部３５Ａと３６Ａを形成する（図１０参照）。画素２側の領域では、第１及び第２の絶縁膜３５及び３６はフォトレジストマスク３７により保護され、エッチング除去されずに残る。（図２０参照）。
次に、図１１及び図２１に示すように、画素２側のフォトレジストマスク３７を除去する。次いで、ＣＭＯＳロジック回路部４側及び画素２側の半導体基板上の全面に所要膜厚ｔ６（図示せず）の第３の絶縁膜３８を形成する。第３の絶縁膜３８には、第２の絶縁膜３６とエッチングレートの異なる膜、例えばシリコン酸化膜（ＳｉＯ２膜）を用いることができる。第３の絶縁膜３８の膜厚ｔ７は、例えば１００ｎｍ程度に設定することができる。この第３の絶縁膜３８を、エッチバック法を用いてエッチングし、ＣＭＯＳロジック回路部４側及び画素２側の各ゲート電極３０１〜３０７の側壁にサイドウォール部３８Ａを形成する。これによって、ＣＭＯＳロジック回路部４側の各ゲート電極３０１〜３０４の側壁には、第１、第２及び第３の絶縁膜３５Ａ，３６Ａ及び３８Ａによる３層構造のサイドウォール３９が形成される（図１１参照）。また、画素２側では第２の絶縁膜３６がエッチングストッパとなって第３の絶縁膜３８のみがエッチバックされ、第１及び第２の絶縁膜３５及び３６は除去されない。従って、ゲート電極３０５〜３０７の側壁には、第１、第２及び第３の絶縁膜３５，３６及び３８Ａによる３層構造のサイドウォール４０が形成される（図２１参照）。
次に、図１２及び図２２に示すように、ＣＭＯＳロジック回路部４側及び画素２側の領域において、ゲート電極３０１〜３０７及びサイドウォール３９、４０をマスクとして所要の不純物をイオン注入法により導入して、ソース／ドレイン領域、ＨＡＤ（ホール・アキミュレーション・ダイオード）となる所要の導電型の不純物導入領域４２〔４２１、４２２、４２３、４２４、４２５、４２６、４２７〕を形成する。不純物導入領域４２は、フォトレジスト法を用いて注入する不純物及び注入条件（打ち込みエネルギー、不純物濃度等）を各領域にて打ち分けて形成することができる。ＣＭＯＳロジック回路部４側では、ｐ型半導体ウェル領域２１及び２３に高不純物濃度のｐ＋ソース／ドレイン領域４２１及び４２３を形成し、ｎ型半導体ウェル領域２２及び２４に高不純物濃度のｎ＋ソース／ドレイン領域４２２及び４２４を形成する。ｐ−領域３１１とｐ＋領域４２１、ｐ−領域３１３とｐ＋領域４２３のより夫々ＬＤＤ構造のｐ型ソース／ドレイン領域が形成される。ｎ−領域３１２とｎ＋領域４２２、ｎ−領域３１４とｎ＋領域４２４のより夫々ＬＤＤ構造のｎ型ソース／ドレイン領域が形成される（図１２参照）。画素２側では、センサ部形成領域１７の表面に接合リーク電流の更なる低減を目的として、埋め込みフォトダイオード、いわゆるＨＡＤ（ホール・アキミュレーション・ダイオード）センサを形成するための高濃度不純物導入領域であるｐ＋半導体領域（ホール蓄積領域）４２５を形成する。また、ＭＯＳトランジスタ形成領域１８に高不純物濃度のｎ＋ソース／ドレイン領域４２６、４２７を形成する。ｎ−領域３１６とｎ＋領域４２６、ｎ−領域３１７とｎ＋領域４２７のより夫々ＬＤＤ構造のｎ型ソース／ドレイン領域が形成される（図２２参照）。
画素２側のＭＯＳトランジスタ形成領域１８では、表面に第１の絶縁膜３５及び第２の絶縁膜３６が形成されているが、例えば第１の絶縁膜３５の膜厚を１０ｎｍ、第２の絶縁膜３６の膜厚を３０ｎｍに設定したとき、高不純物濃度のソース／ドレイン領域を形成するためのイオン注入エネルギーを、例えば注入イオンがリン（Ｐ）の場合に２０ｋｅＶ以上に設定することで、ｎ＋ソース／ドレイン領域４２６、４２７を形成することができる。
次に、図１３及び図２３に示すように、サリサイド法により、ＣＭＯＳロジック回路部４側の多結晶シリコンからなるゲート電極３０１〜３０４上とｎ＋、ｐ＋ソース／ドレイン領域４２１〜４２４上に高融点金属シリサイド層４４を形成する。即ち、ＣＭＯＳロジック回路部４側及び画素２側の全面上に高融点金属膜を被着形成する。次いで、合金化処理して未反応の高融点金属を除去することにより、ＣＭＯＳロジック回路部４側のゲート電極３０１〜３０４の表面及びソース／ドレイン領域４２１〜４２４の表面に高融点金属シリサイド層４４が形成される。一方、画素２側は第１及び第２の絶縁膜３５及び３６が形成されているので、高融点金属シリサイド層４４は形成されない。高融点金属としては、例えばＣｏ，Ｔｉ，Ｍｏ，Ｎｉ，Ｗなどを使用することができる。本例ではＣｏシリサイド層を形成している。
ＣＭＯＳロジック回路部４側では、第１のｐ型半導体ウェル領域２１に形成されたｎチャネルＭＯＳトランジスタＴｒ１と第２のｎ型半導体ウェル領域２２に形成されたｐチャネルＭＯＳトランジスタＴｒ２により、ＣＭＯＳトランジスタが形成され、第３のｐ型半導体ウェル領域２３に形成されたｎチャネルＭＯＳトランジスタＴｒ３と第４のｎ型半導体ウェル領域２４に形成されたｐチャネルＭＯＳトランジスタＴｒ４により、ＣＭＯＳトランジスタが形成される。画素２側では、センサ部４５が形成される。本例では、センサ部４５がｐ＋半導体領域４２５とｎ型半導体領域３１５及びｎ型半導体ウェル領域１１Ａとｐ型半導体ウェル領域５によってＨＡＤセンサとして構成される。
以降は従来のＣＭＯＳ型固体撮像素子の技術を用いて、配線工程、オンチップレンズ形成工程、カラーフィルタ形成工程を行う。上述の工程により、ＣＭＯＳロジック回路部４側にのみ高融点金属シリサイド層４４を有するＣＭＯＳトランジスタが形成され、画素２側には高融点金属シリサイド層４４が形成れない、目的のＣＭＯＳ型固体撮像素子１を得る。
なお、上例では共通の半導体基板１１をｎ型半導体基板を用いたが、その他、半導体デバイスによってｐ型の共通の半導体基板１１を用いることもできる。また、各半導体領域も上例とは逆の導電型で形成することもできる。
また、上例ではＣＭＯＳロジック回路部４のｐチャネルＭＯＳトランジスタＴｒ２としては、ソース／ドレイン領域をＬＤＤ構造としたが、その他、ソース／ドレイン領域をＬＤＤ構造とせず、すなわちｐ−領域３１２を省略した形とすることもできる。
本実施の形態によれば、画素２には、高融点金属シリサイド層を形成せずに、ゲート電極３０５〜３０７及び高不純物濃度のソース／ドレイン領域４２６、４２７を形成し、且つＣＭＯＳロジック回路部４には、ゲート電極３０１〜３０４及び高不純物濃度のソース／ドレイン領域４２１〜４２４に高融点金属シリサイド層４４を形成することができる。
ゲート電極３０１〜３０４及びソース／ドレイン領域の高不純物濃度領域４２１〜４２４に高融点金属シリサイド層４４を形成するＣＭＯＳロジック回路部４側では、３層構造の絶縁膜３５、３６及び３８からなるサイドウォール３９を形成することにより、ＬＤＤ構造とし且つ高融点金属シリサイドソース層４４を有するＣＭＯＳトランジスタＴｒ１〜Ｔｒ４を形成することができる。ゲート電極３０５〜３０７及びソース／ドレイン領域の高不純物濃度領域４２６、４２７に高融点金属シリサイド層を形成しない画素２側では、センサ部４５上及びソース／ドレイン領域３１６、３１７、４２６、４２７上に第１、第２の絶縁膜３５、３６をエッチバック時にも除去せずに残し、第３の絶縁膜３８のみエッチバックしてサイドウォール４０を形成する構成であるので、ＬＤＤ構造でありながら高融点金属シリサイド層の形成されないＭＯＳトランジスタＴｒ５〜Ｔｒ７を形成することができる。
第３の絶縁膜３８のエッチバックの際、第２の絶縁膜３６がエッチングストッパとして働き、第２、第１の絶縁膜３６、３５をエッチング除去することがなく、第１、第２の絶縁膜３５、３６がそのまま残ることになる。シリサイド法により高融点金属シリサイド層４４を形成するので、画素２における第１の絶縁膜３５及び第２の絶縁膜３６を残したセンサ部４５、さらにゲート電極３０５〜３０７及びソース／ドレイン領域の高不純物濃度領域４２６、４２７には高融点金属シリサイド層は形成されず、ＣＭＯＳロジック回路部４、５における第１の絶縁膜３５及び第２の絶縁膜３６を除去したゲート電極３０１〜３０４及びソース／ドレイン領域の高不純物濃度領域４２１〜４２４には高融点金属シリサイド層４４を形成することができる。
画素２側において、ソース／ドレイン領域の高不純物濃度領域４２６、４２７を形成する際のイオン注入時に、第１及び第２の絶縁膜３５及び３６の合計の膜厚ｔ４＋ｔ５を、イオンが十分透過できる膜厚に設定することにより、第１及び第２の絶縁膜３５及び３６を除去しなくても、ソース／ドレイン領域の高不純物濃度領域４２６、４２７を形成することができる。また、ソース／ドレイン領域の高不純物濃度領域４２６、４２７の不純物注入用マスクとしてのサイドウォール４０の厚さは、第３の絶縁膜３８の成膜厚さをコントロールすることで最適化できるので、従来のサイドウォール法と同様の効果を有するサイドウォール構造及びソース／ドレイン領域構造とすることができる。
従って、ＣＭＯＳロジック回路部４の寄生容量を減少させ、高速、低消費電力のロジック回路部を達成することができる。且つ、低接合リークの画素２、即ちノイズレベルを低減した高画質の撮像部を、高速、低消費電力のロジック回路部と同時に同一チップ内に作り込むことが可能となる。さらに、画素２のセンサ部形成領域１７の表面を、サイドウォール部３９、４０の形成の際のエッチバック時のプラズマ雰囲気に晒すとも回避できるので、プラズマダメージ、コンタミネーション等によるセンサ部への欠陥生成をも抑制することができる。
上述の実施の形態では、サイドウォール構造を第１の絶縁膜３５、第２の絶縁膜３６及び第３の絶縁膜３８からなる３層構造としたが、２層構造としてもよい。図２４及び図２５は、サイドウォール構造を２層構造とした本発明に係る固体撮像素子１の他の実施の形態を示す。本実施の形態に係る固体撮像素子１は、ＣＭＯＳロジック回路部４側において、各ＭＯＳトランジスタＴｒ１〜Ｔｒ４を構成するゲート電極３０１〜３０４の側壁に第１の絶縁膜５１と第２の絶縁膜５２をエッチバックして両絶縁膜５１及び５２からなる２層構造のサイドウォール５３を形成する。また、画素２側においては、第１の絶縁膜５１をエッチバックせずに画素２側の全面に第１の絶縁膜５１を残し、各ＭＯＳトランジスタＴｒ５〜Ｔｒ７のゲート電極３０５〜３０７の側壁に第２の絶縁膜５２のみをエッチバックして第２の絶縁膜５２によるサイドウォール５４を形成するようになす。第１の絶縁膜５１と第２の絶縁膜５２とは、互いにエッチングレートの異なる膜を用いる。例えば、第１の絶縁膜５１にはシリコン窒化膜を用い、第２の絶縁膜５２にはシリコン酸化膜を用いることができる。第１の絶縁膜５１であるシリコン窒化膜の膜厚としては３０ｎｍ以下、第２の絶縁膜５２であるシリコン酸化膜の膜厚としては１００ｎｍ以下とすることができる。第１の絶縁膜５１にシリコン酸化膜を用い、第２の絶縁膜５２にシリコン窒化膜を用いることも可能である。但し、エッチバックはシリコン酸化膜のその他の構成は前述の図１３及び図２３と同様であるので、重複説明は省略する。また、製造工程については、図４〜図２３における第１及び第２の絶縁膜３５及び３６を、第１の絶縁膜５１に、第３の絶縁膜３８を第２の絶縁膜５２に夫々置き換える。それ以外は図４〜図２３の工程と同様である。
図２４及び図２５の実施の形態において、第１の絶縁膜５１にシリコン窒化膜を用いたとき、半導体基板上に直接これを堆積し、界面順位増大が問題になる場合には、第１の絶縁膜５１をシリコン酸化膜とするか、好ましくは前述の図１１及び図２１に示すように、第１、第２及び第３の絶縁膜３５、３６及び３８の３層構造とする。
また、シリコン窒化膜に比べて、シリコン酸化膜の方が誘電率が低いので、ゲート電極側壁のフリンジ容量からなる寄生容量、即ちゲート電極のゲート絶縁膜側のエッジ部とソース／ドレイン領域間に形成される寄生容量が問題となるデバイスには、３層構造として第１層をシリコン酸化膜からなる絶縁膜とする方が良い。
図１３及び図２３の実施の形態では、第１の絶縁膜３５の膜厚ｔ５を１０ｎｍ程度、第２の絶縁膜３６の膜厚ｔ６を３０ｎｍ程度、第３の絶縁膜３８の膜厚ｔ７を１００ｎｍ程度としたが、各絶縁膜３５、３６、３８の膜厚としては、例えば第１の絶縁膜３５の膜厚ｔ５を２０ｎｍ以下、第２の絶縁膜３６の膜厚ｔ６を３０ｎｍ以下、第３の絶縁膜３８の膜厚ｔ７を１００ｎｍ以下の範囲で設定することが有効であると考えられる。
特に、画素２のセンサ部４５では、入射光ができるだけ反射されずに入射させることが望まれる。図２６に示すように、センサ部４５上には、ゲート絶縁膜２８３を介して第１の絶縁膜としてシリコン酸化膜３５、第２の絶縁膜として減圧ＣＶＤによるシリコン窒化膜（ＬＰＣＶＤ−ＳｉＮ膜）３６が形成され、さらにその上にプラズマＣＶＤによるシリコン窒化膜（プラズマＣＶＤ−ＳｉＮ膜）４６が形成される。この場合、第１の絶縁膜であるシリコン酸化膜３５の膜厚ｔ４を２０ｎｍ以下とし（薄い程好ましく、０ｎｍを含む）、第２の絶縁膜であるシリコン窒化膜３６とその上のシリコン窒化膜４６の合計の膜厚ｔ８を１５０ｎｍ〜２０ｎｍ、好ましくは１００ｎｍ〜２０ｎｍ、最適は６０ｎｍ程度に設定する。各絶縁膜の膜厚をこのような値に設定することのより、シリコン酸化膜３５、シリコン窒化膜３６及び４６の積層膜が反射防止膜として機能し、センサ部４５への光入射効率を向上することができる。
この反射防止機能を有する膜構造は、図２４及び図２５の絶縁膜５１、５２からなる２層膜構造にも適用できる。
上述の実施の形態では、シリコン窒化膜を有した３層構造又は２層構造の絶縁膜のよるサイドウォールを有して構成されている。前述したシリコン窒化膜の影響が無視出来ない程、ＭＯＳトランジスタの特性が要求されるときには、シリコン窒化膜を省略することが望ましい。例えば、ＣＭＯＳトランジスタを作成するとき、ｐチャネルＭＯＳトランジスタでは多結晶シリコンのゲート電極にｐ型不純物として通常ボロン（Ｂ）をイオン注入で導入している。イオン注入後、活性化のための高温のアニール処理を行うが、その際にゲート絶縁膜が薄いと、多結晶シリコンのゲート電極中のボロン（Ｂ）が拡散してゲート絶縁膜を突き抜け、シリコン基板内に入ってしまう現象がある。このボロン（Ｂ）の拡散のし易さを見ると、サイドウォールにシリコン窒化膜（ＳｉＮ膜）が存在すると、ボロンの拡散を増速してより拡散することが認められる。メカニズムは完全には判っていないが、理由の１つは、シリコン窒化膜の膜質が水素を多く含んでおり、水素がゲート電極内に拡散すると、ボロンの拡散を増速すると考えられる。理由の２つは、シリコン窒化膜が応力が大きいので、この膜応力で水素の拡散を増速してしまうと考えられる。少なくとも、実験ではシリコン窒化膜を使うとボロンの拡散が多くなることが確認されている。
次に、サイドウォールの絶縁膜にシリコン窒化膜を使用しないようにした、本発明に係る半導体装置及びその製造方法の他の実施の形態を説明する。本実施の形態の半導体装置は、上述と同様に、高融点金属シリサイド層を形成るＭＯＳトランジスタを有する半導体領域と、高融点金属シリサイド層を形成しないＭＯＳトランジスタを有する半導体領域とを共通の半導体基板に備えた半導体装置である。
図２７〜図２８は、本発明に係る半導体装置を図１のＣＭＯＳ型の固体撮像素子に適用した他の実施の形態を示す。図２７及び図２８は、図１のＣＭＯＳロジック回路部４と撮像領域３の１画素２に対応したＡ−Ａ線上の断面構造を示す。図２７はＣＭＯＳロジック回路部４を示し、図２８は１画素２の要部を示す。
本実施の形態のＣＭＯＳ型固体撮像素子では、図２７及び図２８に示すように、第１導電型、本例ではｎ型の共通の半導体基板１１に素子分離領域１２が形成され、半導体基板１１の所要領域に撮像領域３を構成する画素２が形成され、半導体基板１１の他の所要領域にＣＭＯＳロジック回路部４が形成される。画素２側のＭＯＳトランジスタでは高融点金属シリサイド層を形成せず、ＣＭＯＳロジック回路部４側のＣＭＯＳトランジスタでは高融点金属シリサイド層を形成するように構成される。
ＣＭＯＳロジック回路部４は、図２７に示すように、ｎ型半導体基板１１の深い位置に第１〜第４のＭＯＳトランジスタ形成領域１３〜１６にわたり第２導電型、したがってｐ型の半導体ウェル領域２０が形成され、第２導電型、したがってｐ型の不純物を導入したｐ型半導体ウェル領域２０が形成される。さらに第１及び第３のＭＯＳトランジスタ形成領域１３及び１５には、基板表面からｐ型半導体ウェル領域２０に達するｐ型半導体ウェル領域２１及び２３が形成される。また、第２及び第４のＭＯＳトランジスタ形成領域には、基板表面からｐ型半導体ウェル領域２０に達するｎ型半導体ウェル領域２２及び２４が形成される。ｐ型半導体ウェル領域２１上及びｎ型半導体ウェル領域２２上にはゲート絶縁膜２８１を介して夫々例えば多結晶シリコン膜によるゲート電極３０１及び３０２が形成される。ｐ型半導体ウェル領域２１には、ゲート電極３０１を挟んでｎ−領域３１１及びｎ＋領域４２１からなるＬＤＤ構造のソース／ドレイン領域が形成され、ｎチャネルＭＯＳトランジスタＴｒ１が形成される。ｎ半導体ウェル領域２２には、ゲート電極３０２を挟んでｐ−領域３１２及びｎ＋領域４２２からなるＬＤＤ構造のソース／ドレイン領域が形成され、ｐチャネルＭＯＳトランジスタＴｒ２が形成される。このｎチャネルＭＯＳトランジスタＴｒ１とｐチャネルＭＯＳトランジスタＴｒ２でＣＭＯＳトランジスタが構成される。ｐ型半導体ウェル領域２３上及びｎ型半導体ウェル領域２４上にはゲート絶縁膜２８２を介して夫々例えば多結晶シリコン膜によるゲート電極３０３及び３０４が形成される。ｐ型半導体ウェル領域２３には、ゲート電極３０３を挟んでｎ−領域３１３及びｎ＋領域４２３からなるＬＤＤ構造のソース／ドレイン領域が形成され、ｎチャネルＭＯＳトランジスタＴｒ３が形成される。ｎ半導体ウェル領域２４には、ゲート電極３０４を挟んでｐ−領域３１４及びｐ＋領域４２４からなるＬＤＤ構造のソース／ドレイン領域が形成され、ｐチャネルＭＯＳトランジスタＴｒ４が形成される。このｎチャネルＭＯＳトランジスタＴｒ３とｐチャネルＭＯＳトランジスタＴｒ４でＣＭＯＳトランジスタが構成される。
そして、本実施の形態では、特に、各ＭＯＳトランジスタＴｒ１〜Ｔｒ４のゲート電極３０１〜３０４の側壁には、シリコン窒化膜を用いない絶縁膜（後述する第３の絶縁膜に相当する）７３からなる単層構造のサイドウォール７５が形成される。絶縁膜７３は例えばシリコン酸化膜（ＳｉＯ２膜）で形成することができる。このシリコン酸化膜による単層構造のサイドウォール７５は、例えばソース／ドレイン領域にイオン注入した不純物の活性化アニール処理時に、後述のｐチャネルＭＯＳトランジスタＴｒ２，Ｔｒ４のゲート電極３０２、３０４中の不純物であるボロン（Ｂ）が拡散し、シリコン基板中に注入されるのを回避する。ソース／ドレイン領域を構成するｎ−領域３１１、３１３、ｐ−領域３１２、３１４は、ゲート電極３０１〜３０４をマスクにセルファラインで形成される。ｎ＋領域４２１、４２３、ｐ＋領域４２２、４２４は１３層構造の絶縁膜７３によるサイドウォール７５及びゲート電極３０１〜３０４をマスクにセフファラインで形成される。そして、各ＭＯＳトランジスタＴｒ１〜Ｔｒ４のゲート電極３０１〜３０４の表面及びソース／ドレイン領域のｎ＋領域４２１、４２３、ｐ＋領域４２２、４２４の表面には、高融点金属シリサイド層４４が形成される。なお、ＣＭＯＳロジック回路部５側においても、同様に構成される。なお、本例のＣＭＯＳロジック回路部４、５では、２系統の電源が接続される。例えばｎチャネルＭＯＳトランジスタＴｒ１及びｐチャネルＭＯＳトランジスタＴｒ２からなるＣＭＯＳトランジスタと、ｎチャネルＭＯＳトランジスタＴｒ３及びｐチャネルＭＯＳトランジスタＴｒ４からなるＣＭＯＳトランジスタとの電源電圧が異なっている。
画素２８は、図２８に示すように、ｎ型半導体基板１１の深い位置にセンサ部形成領域１７とＭＯＳトランジスタ形成領域１８にわたりｐ型の不純物を導入したｐ型半導体ウェル領域２５が形成される。さらにＭＯＳトランジスタ形成領域１８には、表面からｐ型半導体ウェル領域２５に達する２段重ねのｐ型半導体ウェル領域２６及び２７が形成される。ｐ型半導体ウェル領域２５、２６、２７で囲われたセンサ部形成領域１７には、そのｎ型半導体領域１１Ａの表面側に、領域１１Ａより不純物濃度の高いｎ型半導体領域３１５が形成される。ｎ型半導体領域１１Ａは、半導体基板１１の深い位置にイオン注入で形成されたｐ型半導体領域２５で分離された半導体基板１１の一部である。基板表面にはｎ型半導体領域１１Ａに接するように接合リーク電流の軽減を目的とした不純物濃度の高いｐ＋半導体領域４２５が形成される。ｐ型半導体ウェル領域２５、ｎ型半導体領域１１Ａ、３１５及びｐ＋半導体領域４２５によってフォトダイオードのセンサ部（所謂ＨＡＤセンサ部）４５が形成される。一方、ＭＯＳトランジスタ形成領域１８には、ゲート絶縁膜１９を介して例えば多結晶シリコン膜によるゲート電極３０５、３０６、３０７が形成され、各ゲート電極を挟んでｎ−領域３１５とｎ＋領域４２５からなるＬＤＤ構造のソース／ドレイン領域、ｎ−領域３１６とｎ＋領域４２６からなるＬＤＤ構造のソース／ドレイン領域、ｎ−領域３１７とｎ＋領域４２７からなるＬＤＤ構造のソース／ドレイン領域が形成され、複数のｎチャネルＭＯＳトランジスタ、例えばセンサ部４５の信号電荷を読み出すための読出し用ＭＯＳトランジスタＴｒ５，信号を出力するための信号出力用ＭＯＳトランジスタＴｒ６，Ｔｒ７が形成される。そして、画素２の領域では、センサ部４５上及びＭＯＳトランジスタＴｒ５，Ｔｒ６，Ｔｒ７のゲート電極３０５〜３０７上、ソース／ドレイン領域上を被覆するように第１の絶縁膜７１及び第２の絶縁膜７２が堆積され、各ゲート電極３０５〜３０７の側壁に第３の絶縁膜７３によるサイドウォール部７３Ａが形成される。第１の絶縁膜７１は例えばシリコン酸化膜（ＳｉＯ２膜）で形成し、第２の絶縁膜７２は例えばシリコン窒化膜（ＳｉＮ膜）で形成することができる。第３の絶縁膜７３は前述したように例えばシリコン酸化膜（ＳｉＯ２膜）で形成することができる。ソース／ドレイン領域を構成するｎ−領域３１６、３１７はゲート電極３０５〜３０７をマスクにセルファラインで形成される。ｎ＋領域４２６、４２７は３層構造の絶縁膜７１、７２、７３Ａからなるサイドウォール７６及びゲート電極３０５〜３０７をマスクにセルファラインで形成される。このとき、ソース／ドレイン領域のｎ＋領域４２６、４２７上には第１及び第２の絶縁膜７１、７２が形成されているが、絶縁膜７１、７２の膜厚とイオン注入時の加速エネルギー（打ち込みエネルギー）を最適化することにより、絶縁膜７１、７２の下にもｎ＋領域４２６、４２７を形成するこが可能である。また、上記したようにゲー電極３０５〜３０７の側壁には３層構造のサイドウォール７６が形成されるので、図２７のＣＭＯＳロジック回路部４のＭＯＳトランジスタＴｒ〜Ｔｒ４と同様なＬＤＤ構造のソース／ドレイ領域を形成することができる。ＭＯＳトランジスタＴｒ５〜Ｔｒ７では、ゲー電極３０５〜３０７上及びｎ＋領域４２６、４２７上に高融点金属シリサイド層が形成されない。
本実施の形態に係るＣＭＯＳ型固体撮像素子によれば、ＣＭＯＳロジック回路部４、５側において、ゲート電極３０１〜３０４の側壁に形成するサイドウォール７５として、シリコン窒化膜を用いない絶縁膜、例えばシリコン酸化膜の単層構造で形成するので、ソース／ドレイン領域の高不純物濃度領域（ｎ＋領域、ｐ＋領域）４２１、４２４、４２２、４２３に不純物をイオン注入した後の不純物の活性化アニール処理時に、ｐチャネルＭＯＳトランジスタＴｒ２，Ｔｒ４のゲート電極３０２、３０４中の不純物であるボロン（Ｂ）のシリコン基板中への拡散を抑制することができ、特性劣化を回避することができる。即ち、厳しいトランジスタ特性が要求されるＣＭＯＳトランジスタを構成することが可能になる。
さらに、前述の実施の形態と同様の効果を奏する。即ち、第３の絶縁膜７３による単層構造のサイドウォール７５を用いることにより、ＣＭＯＳロジック回路部４側ではＣＭＯＳトランジスタＴｒ１〜Ｔｒ４のゲート電極３０１〜３０４及びＬＤＤ構造のソース／ドレイン領域の高不純物濃度領域４２１〜４２４の表面に高融点金属シリサイド層４４を形成することができる。且つ、画素２側ではＭＯＳトランジスタＴｒ５〜Ｔｒ７への高融点金属シリサイド層の形成を回避することが可能になる。さらに、画素２側のＭＯＳトランジスタＴｒ５〜Ｔｒ７においても、ＬＤＤ構造のソース／ドレイン領域を有するＭＯＳトランジスタを構成することができる。
ＣＭＯＳロジック回路部４、５においては、高融点金属シリサイド層４４を有するので、素子の微細化と共に、寄生抵抗の低減が図られ、高速動作、消費電力低減を可能にする。一方、画素２においては、高融点金属シリサイド層を有さないので、ＭＯＳトランジスタにおける高融点金属に起因する接合リークが抑制される。また、センサ部表面が第１、第２の絶縁膜７１、７２で保護されるので、サイドウォール形成時のプラズマダメージ、コンタミネーション等による欠陥生成も抑制される。
従って、共にＬＤＤ構造のソース／ドレイン領域を有するＭＯＳトランジスタであって、一方が高融点金属シリサイド層が形成されたＣＭＯＳトランジスタからなるＣＭＯＳロジック回路部と、他方の高融点金属シリサイド層が形成されないＭＯＳトランジスタを有する撮像領域とを同一の半導体チップに作り込むことができる。同時に、ｐチャネルＭＯＳトランジスタにおいてゲート電極中の不純物であるボロン（Ｐ）の拡散が回避され、厳しく設定されたトランジスタ特性を有するｐチャネルＭＯＳトランジスタが得られる。
次に、本実施の形態に係る固体撮像素子の製造方法を説明する。図２９〜図４１は高融点金属シリサイド層を形成するＣＭＯＳロジック回路部４側の製造工程を示し、図４２〜図５３は高融点金属シリサイド層を形成しない１画素２側の製造工程を示す。図２９〜図４１の工程と図４２〜図５３の工程とは、互いに工程が対応している。
先ず、図２９及び図４２に示すように、第１導電型、本例ではｎ型の共通のシリコン半導体基板１１を設け、この半導体基板１１に素子分離領域１２を形成する。この素子分離領域１２は、前述の実施の形態と同様に、半導体基板１１の表面に形成した例えばシリコン窒化膜（ＳｉＮ膜）によるマスクを介して素子分離領域に対応する部分に溝を形成し、溝内壁を熱酸化膜で被覆した後、溝内をシリコン酸化膜（例えばＣＶＤ−ＳｉＯ２膜）で埋め込み、その後シリコン窒化膜を除去して形成される。ＣＭＯＳロジック回路部４では、第１のＭＯＳトランジスタ形成領域１３、第２のＭＯＳトランジスタ形成領域１４、第３のＭＯＳトランジスタ領域１５及び第４のＭＯＳトランジスタ領域１６を形成するように素子分離領域１２が形成される（図２９参照）。画素２では、センサ部（フォトダイオード）形成領域１７及びＭＯＳトランジスタ形成領域１８を形成するように素子分離領域１２が形成される（図４２参照）。
次に、図３０及び図４３に示すように、半導体基板１１上にイオン注入用の絶縁膜、例えばスクリーン酸化膜（ＳｉＯ２膜）１９を形成し、所要の不純物をイオン注入法により導入し、所要の導電型の半導体ウェル領域を形成する。半導体ウェル領域は、フォトレジスト法を用いて注入する不純物及び注入条件（打ち込みエネルギー、不純物濃度等）を各領域１３〜１８にて打ち分けて形成することができる。ＣＭＯＳロジック回路部４側では、例えば各ＭＯＳトランジスタ形成領域１３〜１６の深い位置に第２導電型であるｐ型であって同じ不純物濃度のｐ型半導体ウェル領域２０を形成する。さらに基板表面からｐ型半導体ウェル領域２０に達するように、第１及び第３のＭＯＳトランジスタ形成領域１３及び１５ではｐ型半導体ウェル領域２１及び２３を形成し、第２及び第４のＭＯＳトランジスタ形成領域ではｎ型半導体ウェル領域２２及び２４を形成する。なお、ｐ型半導体ウェル領域２０は、１回のイオン注入工程で第１〜第４のＭＯＳトランジスタ領域１３〜１６に対して同時に形成しても良く、あるいは各ｐ型、ｎ型の半導体ウェル領域２１、２２、２３、２４に対して個別的に形成するようにしても良い。後者の場合は、半導体ウェル領域２１、２２、２３、２４のイオン注入用マスクを兼用することができ、イオン注入用マスクを１枚節減できる（図３０参照）。画素２側では、センサ部形成領域１７及びＭＯＳトランジスタ形成領域１８の深い位置に第２導電型であるｐ型であって同じ不純物濃度のｐ型半導体ウェル領域２５を形成する。さらに、ＭＯＳトランジスタ形成領域１８側及びセンサ部形成領域１７を分離する部分に深さ方向にｐ型半導体ウェル領域２６、２７を形成する。センサ部形成領域１７ではｐ型ウェル領域２５、２６及び２７で囲まれたｎ型半導体基板１１によるｎ型半導体ウェル領域１１Ａが形成される（図４３参照）。
次に、図３１及び図４４に示すように、ＣＭＯＳロジック回路部４及び画素２の各領域１３〜１８上に所要の膜厚のゲート絶縁膜２８〔２８１、２８２、２８３〕を形成し、このゲート絶縁膜２８上にゲート電極材料膜２９を形成する。ゲート絶縁膜２８としては、例えばシリコン酸化膜（ＳｉＯ２膜）を用いる。ゲート電極材料膜２９としては、例えば多結晶シリコン膜を用いる。ＣＭＯＳロジック回路部４側では、第１及び第２のＭＯＳトランジスタ形成領域１３及び１４上に同じ所要膜厚ｔ１、例えば５ｎｍ厚のゲート絶縁膜２８１を形成し、第３及び第４のＭＯＳトランジスタ形成領域１５及び１６上に同じ所要膜厚ｔ２，例えば３ｎｍのゲート絶縁膜２８２を形成する（図３１参照）。画素２側では、センサ部形成領域１７及びＭＯＳトランジスタ形成領域１８上に同じ所要膜厚ｔ３、例えば３ｎｍのゲート絶縁膜２８３を形成する（図４４参照）。ゲート電極材料膜２９の膜厚ｔ４は、例えば２００ｎｍに設定することができる。
次に、図３２及び図４５に示すように、ゲート電極材料膜２９を例えばフォトレジスト法、及びエッチング法例えばドライエッチング法を用いて、パターニングし、画素２側の形成すべきＭＯＳトランジスタのゲート電極３０〔３０５、３０６、３０７〕を選択的に形成する。画素２側では、ＭＯＳトランジスタ形成領域１８に対応する位置にゲート電極３０５、３０６及び３０７を形成する（図４５参照）。ＣＭＯＳロジック回路部４側では、ゲート電極材料膜２９上にフォトレジストマスク７７を残しているので、ゲート電極材料膜２９はエッチングされない（図３２参照）。
次に、図３３及び図４６に示すように、画素２側の領域に夫々素子分離領域１２及びゲート電極３０〔３０５〜３０７〕をマスクにして、所要の不純物をイオン注入法により導入し、所要の導電型の不純物導入領域３１〔３１５、３１６、３１７〕を形成する。画素２側では、センサ部形成領域１７のｎ領域（ｎ型半導体基板１１の一部に対応する）１１Ａに不純物導入領域、即ちフォトダイオードを構成するｎ型半導体領域３１５を形成する。また、ｐ型半導体ウェル領域２７に不純物導入領域、即ちＬＤＤ構造を構成する低不純物濃度のｎ−領域３１６、３１７を形成を形成する（図４６参照）。ＣＭＯＳロジック回路部４側ではフォトレジストマスク７７が被着形成されているので、不純物は導入されない（図３３参照）。
次に、図３４及び図４７に示すように、ＣＭＯＳロジック回路部４側のゲート電極材料膜２９の上面及び画素２側のゲート電極３０〔３０５〜３０７〕を含む半導体基板１１上に全面に、所要膜厚ｔ５、ｔ６の第１の絶縁膜７１及び第２の絶縁膜７２を順次形成する。第１の絶縁膜７１には例えばシリコン酸化膜（ＳｉＯ２膜）を用いることができる。第２の絶縁膜７２にはシリコン酸化膜とエッチングレートの異なる例えばシリコン窒化膜を用いることができる。第１の絶縁膜７１の膜厚ｔ５は例えば１０ｎｍ程度、第２の絶縁膜７２の膜厚ｔ６は例えば３０ｎｍ程度に、夫々設定することができる。
次に、図３５及び図４８に示すように、画素２側の第２の絶縁膜７２上に選択的にフォトレジストマスク７８を形成し、この状態でＣＭＯＳロジック回路部４側の第１及び第２の絶縁膜７１及び７２を、エッチバック法を用いてエッチングし、ゲート電極材料膜２９を露出する（図３５参照）。画素２側の領域では、第１及び第２の絶縁膜７１及び７２はフォトレジストマスク７８により保護され、エッチング除去されずに残る。（図４８参照）。
次に、図３６及び図４９に示すように、ＣＭＯＳロジック回路部４側のゲート電極材料２９を例えばフォトレジスト法、及びエッチング法例えばドライエッチング法を用いてパターニングし、ゲート電極３０〔３０１〜３０４〕を形成する。ＣＭＯＳロジック回路部４側では、第１のＭＯＳトランジスタ形成領域１３に対応する位置にゲート電極３０１、第２のＭＯＳトランジスタ形成領域１４に対応する位置にゲート電極３０２、第３のＭＯＳトランジスタ形成領域１５に対応する位置にゲート電極３０３、第４のＭＯＳトランジスタ形成領域１６に対応する位置にゲート電極３０４を夫々形成する。前述の実施の形態と同様に、本例では特性設計の関係で、第１及び第２のＭＯＳトランジスタ形成領域１３及び１４のゲート電極３０１及び３０２のゲート長を、第３及び第４のＭＯＳトランジスタ形成領域のゲート電極３０３及び３０４のゲート長さより大に設定している（図３６参照）。
次に、図３７及び図５０に示すように、ＣＭＯＳロジック回路部４側に対して、素子分離領域１２及びゲート電極３０〔３０１〜３０４〕をマスクにして、所要の不純物をイオン注入法により導入し、所要の導電型の不純物導入領域３１１、３１２、３１３、３１４を形成する。不純物導入領域３１１〜３１４は、フォトレジスト法を用いて注入する不純物及び注入条件（打ち込みエネルギー、不純物濃度等）を各領域にて打ち分けて形成することができる。ＣＭＯＳロジック回路部４側では、第１及び第３のｐ型半導体ウェル領域２１及び２３に不純物導入領域、即ちＬＤＤ構造を構成する低不純物濃度のｎ−領域３１１、３１３を形成し、第２及び第４のｎ型半導体ウェル領域２２及び２４に不純物導入領域、即ちＬＤＤ構造を構成する低不純物濃度のｐ−領域３１２、３１４を形成する（図３７参照）。画素２側はフォトレジストマスク７９で保護されているので、エッチングされない（図５０参照）。
次に、図３８及び図５１に示すように、ＣＭＯＳロジック回路部４側及び画素２側の基板全面上に第３の絶縁膜７３を形成する。第３の絶縁膜７３としては、第２の絶縁膜７２とエッチングレートの異なる膜、例えばシリコン酸化膜（ＳｉＯ２膜）を用いることができる。第３の絶縁膜７３の膜厚ｔ７は、例えば１００ｎｍ程度に設定することができる。
次に、図３９及び図５２に示すように、この第３の絶縁膜７３を、エッチバック法を用いてエッチングし、ＣＭＯＳロジック回路部４側及び画素２側の各ゲート電極３０１〜３０７の側壁にサイドウォール部７３Ａを形成する。これによって、ＣＭＯＳロジック回路部４側の各ゲート電極３０１〜３０４の側壁には、第３の絶縁膜７３Ａによる単層構造のサイドウォール７５が形成される（図３９参照）。また、画素２側では第２の絶縁膜７２がエッチングストッパとなって第３の絶縁膜７３のみがエッチバックされ、第１及び第２の絶縁膜７１及び７２は除去されない。従って、ゲート電極３０５〜３０７の側壁には、第１、第２及び第３の絶縁膜７１，７２及び７３Ａによる３層構造のサイドウォール７６が形成される（図５２参照）。
次に、図４０及び図５３に示すように、ＣＭＯＳロジック回路部４側及び画素２側の領域において、ゲート電極３０１〜３０７及びサイドウォール７５、７６をマスクとして所要の不純物をイオン注入法により導入して、ソース／ドレイン領域、ＨＡＤ（ホール・アキミュレーション・ダイオード）となる所要の導電型の不純物導入領域４２〔４２１、４２２、４２３、４２４、４２５、４２６、４２７〕を形成する。不純物導入領域４２は、フォトレジスト法を用いて注入する不純物及び注入条件（打ち込みエネルギー、不純物濃度等）を各領域にて打ち分けて形成することができる。ＣＭＯＳロジック回路部４側では、ｐ型半導体ウェル領域２１及び２３に高不純物濃度のｐ＋ソース／ドレイン領域４２１及び４２３を形成し、ｎ型半導体ウェル領域２２及び２４に高不純物濃度のｎ＋ソース／ドレイン領域４２２及び４２４を形成する。ｐ−領域３１１とｐ＋領域４２１、ｐ−領域３１３とｐ＋領域４２３のより夫々ＬＤＤ構造のｐ型ソース／ドレイン領域が形成される。ｎ−領域３１２とｎ＋領域４２２、ｎ−領域３１４とｎ＋領域４２４のより夫々ＬＤＤ構造のｎ型ソース／ドレイン領域が形成される（図４０参照）。この不純物導入に際して、多結晶シリコンのゲート電極３０１〜３０４にも不純物が導入され、導電性が付与される。例えば，ｐチャネルＭＯＳトランジスタ側のゲート電極３０２、３０４にはボロン（Ｂ）が導入され、ｎチャネルＭＯＳトランジスタ側のゲート電極３０１、３０３にはリン（Ｐ）が導入される。画素２側では、センサ部形成領域１７の表面に接合リーク電流の更なる低減を目的として、埋め込みフォトダイオード、いわゆるＨＡＤ（ホール・アキミュレーション・ダイオード）センサを形成するための高濃度不純物導入領域であるｐ＋半導体領域（ホール蓄積領域）４２５を形成することができる。また、ＭＯＳトランジスタ形成領域１８に高不純物濃度のｎ＋ソース／ドレイン領域４２６、４２７を形成する。ｎ−領域３１６とｎ＋領域４２６、ｎ−領域３１７とｎ＋領域４２７のより夫々ＬＤＤ構造のｎ型ソース／ドレイン領域が形成される（図５３参照）。
画素２側のＭＯＳトランジスタ形成領域１８では、表面に第１の絶縁膜７１及び第２の絶縁膜７２が形成されているが、例えば第１の絶縁膜７１の膜厚を１０ｎｍ、第２の絶縁膜７２の膜厚を３０ｎｍに設定したとき、高不純物濃度のソース／ドレイン領域を形成するためのイオン注入エネルギーを、例えば注入イオンがリン（Ｐ）の場合に２０ｋｅＶ以上に設定することで、ｎ＋ソース／ドレイン領域４２６、４２７を形成することができる。
次に、図４１及び図５４に示すように、サリサイド法により、ＣＭＯＳロジック回路部４側の多結晶シリコンからなるゲート電極３０１〜３０４上とｎ＋，ｐ＋ソース／ドレイン領域４２１〜４２４上に高融点金属シリサイド層４４を形成する。（図４１参照）。一方、画素２側では第１及び第２の絶縁膜７１及び７２が形成されているので、高融点金属シリサイド層４４は形成されない。高融点金属としては、例えばＣｏ，Ｔｉ，Ｍｏ，Ｎｉ，Ｗなどを使用することができる。本例ではＣｏシリサイド層を形成している。
ＣＭＯＳロジック回路部４側では、第１のｐ型半導体ウェル領域２１に形成されたｎチャネルＭＯＳトランジスタＴｒ１と第２のｎ型半導体ウェル領域２２に形成されたｐチャネルＭＯＳトランジスタＴｒ２により、ＣＭＯＳトランジスタが形成され、第３のｐ型半導体ウェル領域２３に形成されたｎチャネルＭＯＳトランジスタＴｒ３と第４のｎ型半導体ウェル領域２４に形成されたｐチャネルＭＯＳトランジスタＴｒ４により、ＣＭＯＳトランジスタが形成される。画素２側では、センサ部４５が形成される。本例では、センサ部４５がｐ＋半導体領域４２５とｎ型半導体領域３１５及びｎ型半導体ウェル領域１１Ａとｐ型半導体ウェル領域５によりＨＡＤセンサとして構成される。
以降は従来のＣＭＯＳ型固体撮像素子の技術を用いて、配線工程、オンチップレンズ形成工程、カラーフィルタ形成工程を行う。上述の工程により、ＣＭＯＳロジック回路部４側にのみ高融点金属シリサイド層４４を有するＣＭＯＳトランジスタが形成され、画素２側で高融点金属シリサイド層４４が形成れない、目的のＣＭＯＳ型固体撮像素子を得る。
なお、上例では共通の半導体基板１１をｎ型半導体基板を用いたが、その他、半導体デバイスによってｐ型の共通の半導体基板１１を用いることもできる。また、各半導体領域も上例とは逆の導電型で形成することもできる。
また、上例ではＣＭＯＳロジック回路部４のｐチャネルＭＯＳトランジスタＴｒ２としては、ソース／ドレイン領域をＬＤＤ構造としたが、その他、ソース／ドレイン領域をＬＤＤ構造とせず、すなわちｐ−領域３１２を省略した形とすることもできる。
本実施の形態によれば、ＣＭＯＳロジック回路部４側のＣＭＯＳトランジスタを構成するＬＤＤ構造の各チャネルＭＯＳトランジスタにおいて、そのゲート電極３０１〜３０４の側壁にシリコン窒化膜ではない絶縁膜、本例ではシリコン酸化膜（第３の絶縁膜）７３からなる単層構造のサイドウォール７５が形成される。また、ｎ＋，ｐ＋領域及び多結晶シリコンのゲート電極に高不濃度の不純物がイオン注入される。例えばｐチャネルＭＯＳトランジスタ側ではボロン（Ｂ）不純物がイオン注入され、ｎチャネルＭＯＳトランジスタ側ではリン（Ｐ）不純物がイオン注入される。このように、シリコン窒化膜でないシリコン酸化膜のサイドウォール７５が形成されるので、不純物導入後の活性化アニール処理時に、特にボロン（Ｂ）が導入されたゲート電極において、ゲート電極中のボロン（Ｐ）の基板内への拡散が抑制される。従って、トランジスタ特性に優れたｐチャネルＭＯＳトランジスタを形成することができる。リン（Ｐ）が導入されたゲート電極においては、リン（Ｐ）の拡散係数が小さいので、リン（Ｐ）の基板内への拡散は生じにくい。
そして、本実施の形態においても、前述と同様の効果を奏する。即ち、画素２側には高融点金属シリサイド層を形成せず、ＣＭＯＳロジック回路部４、５にのみ高融点金属シリサイド層４を形成したＣＭＯＳ型の固体撮像素子を製造することができる。さらに、ＣＭＯＳロジック回路部４、５側のＭＯＳトランジスタ、画素２側のＭＯＳトランジスタ共に、ＬＤＤ構造のソース／ドレイン領域を形成することができる。画素２側では、高融点金属シリサイド層４４の形成時に、第１、第２の絶縁膜７１、７２で表面が保護されているので、画素２側への高融点金属シリサイド層の形成を回避することができる。画素２側の第３の絶縁膜７３のエッチバックの際、シリコン窒化膜で形成される第２の絶縁膜７２をエッチングストッパとすることができるので、センサ部のシリコン基板面がプラズマに晒されることがなく、シリコン基板へのダメージを回避することができ、プラズマダメージ、コンタミネーション等によるセンサ部への欠陥生成をも抑制することができる。さらに、前述の図２６で説明したと同様に、センサ部上の第１の絶縁膜７１、第２の絶縁膜７２及びその上の配線等の層間絶縁膜（シリコン窒化膜）を有する膜構造の膜厚等の条件を設定することにより、反射防止効果を奏することができる。従って、ＣＭＯＳロジック回路部４の寄生容量を減少させ、高速、低消費電力のロジック回路部を達成することができる。且つ、低接合リークの画素２、即ちノイズレベルを低減した高画質の撮像部を、高速、低消費電力のロジック回路部と同時に同一チップ内に作り込むことが可能となる。
図５５及び図５６は、本発明に係る半導体装置を図１のＣＭＯＳ型の固体撮像素子に適用した他の実施の形態を示す。本例は図２７及び図２８に示したＣＭＯＳ型の固体撮像素子の変形例である。
本実施の形態に係る固体撮像素子は、ＣＭＯＳロジック回路部４側が前述の図２７と同様に、各ＭＯＳトランジスタＴｒ１〜Ｔｒ４のゲートで３０１〜３０４のサイドウォール７５を第３の絶縁膜である例えばシリコン酸化膜（ＳｉＯ２膜）７３からなる単層構造で形成して構成される（図５５参照）。一方、画素２側は、第１、第２及び第３の絶縁膜である例えばシリコン酸化膜（ＳｉＯ２膜）７１、シリコン窒化膜（ＳｉＮ膜）７２及びシリコン酸化膜（ＳｉＯ２膜）７３をエッチバックせずに、センサ部４５、ゲート電極３０４〜３０７及びソース／ドレイン領域上を含む全面に残して構成される（図５６参照）。その他の構成は図２７及び図２８と同様であるので、図２７、図２８に対応する部分には同一符号を付して重複説明を省略する。
次に、図５７〜図６４を用いて、かかるＣＭＯＳ型の固体撮像素子の製造方法を説明する。図５７〜図６０は高融点金属シリサイド層を形成するＣＭＯＳロジック回路部４側の製造工程を示し、図６１〜図６４は高融点金属シリサイド層を形成しない画素２側の製造工程を示す。図５７〜図６０の工程と図６１〜図６４の工程とは互いに対応している。
本実施の形態では、先ず、前述の図２９〜図３４の工程、図４２〜図４７の工程と同様の工程を行う。図５７は図３４の工程に対応し、図６１は図４２の工程に対応する。
次に、図５８及び図６２に示すように、画素２側において、ゲート電極３０４〜３０７と、エッチバックされない第１の絶縁膜７１及び第２の絶縁膜７２によるサイドウォールとをマスクにして、フォトレジスト法及びイオン注入法により、ＭＯＳトランジスタのｎ＋ソース／ドレイン領域４２６、４２７を形成する。さらにセンサ部のｎ型半導体領域１１Ａの表面に、接合リークでの更なる低減を目的としてｐ＋半導体領域４２５を形成する（図６２参照）。ＣＭＯＳロジック回路部４側では、フォトレジストマスク８１により不純物は導入されない（図５８参照）。
次に、ＣＭＯＳロジック回路部４側では前述の図３５〜図３７の工程と同様の工程を経て、各ゲート電極３０１〜３０４を形成し、またソース／ドレイン領域のｎ−、ｐ−領域３１１〜３１４を形成する。画素２側では前述の図４８〜図５０の工程と同様の工程を経てた後、フォトレジストマスク７８を除去する。
次に、図５９及び図６３に示すように、ＣＭＯＳロジック回路部４及び画素２上の全面に第３の絶縁膜（前述と同様のシリコン酸化膜）７３を形成する。
次に、図６０及び図６４に示すように、画素２側をフォトレジストマスク８２で被覆して、ＣＭＯＳロジック回路部４側の第３の絶縁膜７３のみをエッチバックして第３の絶縁膜であるシリコン酸化膜７３による単層構造のサイドウォール７５を形成する。
これ以後は、図４０〜図４１の工程と同じ工程を経て、ＣＭＯＳロジック回路部４側に高融点金属シリサイド層４４を有したＣＭＯＳトランジスタを形成してＣＭＯＳロジック回路部４の形成を形成する。一方画素２側のフォトレジストマスク８２を除去して画素２の形成を形成する（図５５、図５６参照）。
本実施の形態においても、前述した図２７、図２８のＣＭＯＳ型の固体撮像素子及びその製造方法と同様の作用効果を奏する。また、第２の絶縁膜７２の膜厚を自由に設定できる構造であるので、センサ部４５への入射光に対し、第１、第２及び第３の絶縁膜７１、７２及び７３の構造により決定される反射光強度を、最小化できる。
図６５及び図６６は、本発明に係る半導体装置を図１のＣＭＯＳ型の固体撮像素子に適用した他の実施の形態を示す。本例は図２７及び図２８に示したＣＭＯＳ型の固体撮像素子の他の変形例である。
本実施の形態に係る固体撮像素子は、ＣＭＯＳロジック回路部４側が前述の図２７と同様に、各ＭＯＳトランジスタＴｒ１〜Ｔｒ４のゲートで３０１〜３０４のサイドウォール８６を改めて形成した第２の絶縁膜（例えばシリコン酸化膜：前述の第３の絶縁膜７３に相当する）７５からなる単層構造で形成して構成される（図５５参照）。一方、画素２側は、第１の絶縁膜（例えばシリコン酸化膜）７１を省略し、改めて第１の絶縁膜（シリコン窒化膜：前述の第２の絶縁膜７２に相当する）８４を全面に被覆すると共に、第２の絶縁膜（シリコン酸化膜：前述の第３の絶縁膜７３に相当する）８５によるサイドウォール８７を形成して構成される（図６６参照）。その他の構成は図２７及び図２８と同様であるので、図２７、図２８に対応する部分には同一符号を付して重複説明を省略する。
次に、図６７〜図７２を用いて、かかるＣＭＯＳ型の固体撮像素子の製造方法を説明する。図６７〜図６９は高融点金属シリサイド層を形成するＣＭＯＳロジック回路部４側の製造工程を示し、図７０〜図７２は高融点金属シリサイド層を形成しない画素２側の製造工程を示す。図６７〜図６９の工程と図７０〜図７２の工程とは互いに対応している。
本実施の形態では、先ず、前述の第１の絶縁膜（例えばＳｉＯ２膜）７１を省略した状態で、前述の図２９〜図３４の工程、図４２〜図４７の工程と同様の工程を行う。図６７は図３４の工程に対応する。図７０は図４７の工程に対応し、但しゲート絶縁膜２８３及びゲート３０５〜３０７上には改めて第１の絶縁膜（例えばシリコン窒化膜）８４を堆積する。第１の絶縁膜である例えばシリコン窒化膜８４の膜厚は、４０ｎｍ程度に設定する。
次に、ＭＯＳロジック回路部４側では前述の図３５〜図３８の工程と同様の工程を経て、即ちゲート電極３０１〜３０４を形成し、またソース／ドレイン領域のｎ−、ｐ−領域３３１〜３１４を形成し、全面に第２の絶縁膜（例えばシリコン酸化膜）８５を堆積する。第２の絶縁膜である例えばシリコン酸化膜８５の膜厚は、１００ｎｍ程度とすることができる。画素２側では前述の図４９〜図５１と同様の工程を経る。
次に、図６８及び図７１に示すように、ＣＭＯＳロジック回路部４側及び画素２側の第２の絶縁膜８５をエッチバックして各ゲート電極３０１〜３０７の側壁に第２の絶縁膜８５によるサイドウォール８６を形成する。
次に、図６９及び図７２（前述の図４０及び図５３の相当）に示すように、ＣＭＯＳロジック回路部４側及び画素２側に所要の導電型の高濃度の不純物をイオン注入して、ｎ＋、ｐ＋ソース／ドレイン領域４２１〜４２４、ｐ＋半導体領域４２５、ｎ＋ソース／ドレイン領域４２６、４２７を形成する。画素２でのイオン注入は、注入するイオンがリン（Ｐ）の場合、例えば２０ｋｅＶ以上のエネルギーで注入する。これ以後は、図４１及び図５４の工程と同様の工程経て、高融点金属シリサイド層４４を形成してＣＭＯＳロジック回路部４の形成を形成する。一方、高融点金属シリサイド層を形成しない画素２の形成を形成する。
本実施の形態においても、前述した図２７、図２８のＣＭＯＳ型の固体撮像素子及びその製造方法と同様の作用効果を奏する。受光センサ部４５への入射光に対する反射光強度を、シリコン酸化膜、シリコン窒化膜の２層構造よりも低減できる場合は、本実施の形態の構造を採用することができる。
図７３及び図７４は、本発明に係る半導体装置を図１のＣＭＯＳ型の固体撮像素子に適用した他の実施の形態を示す。本例は図２７及び図２８に示したＣＭＯＳ型の固体撮像素子の他の変形例である。
本実施の形態に係る固体撮像素子は、ＣＭＯＳロジック回路部４側が前述の図２７と同様に、各ＭＯＳトランジスタＴｒ１〜Ｔｒ４のゲートで３０１〜３０４のサイドウォール７５を第３の絶縁膜である例えばシリコン酸化膜（ＳｉＯ２膜）７３からなる単層構造で形成して構成される（図７３参照）。一方、画素２側は、ゲート絶縁膜２８３及びゲート電極３０５〜３０７を含む全面上を被覆するように第１の絶縁膜（シリコン窒化膜：前述の第２の絶縁膜７２に相当する）８４及び第２の絶縁膜（シリコン酸化膜：前述の第３の絶縁膜７３に相当する）８５を積層して構成される（図６６参照）。その他の構成は図２７及び図２８と同様であるので、図２７、図２８に対応する部分には同一符号を付して重複説明を省略する。
次に、図７５〜図８２を用いて、かかるＣＭＯＳ型の固体撮像素子の製造方法を説明する。図７５〜図７８は高融点金属シリサイド層を形成するＣＭＯＳロジック回路部４側の製造工程を示し、図７９〜図８２は高融点金属シリサイド層を形成しない画素２側の製造工程を示す。図７５〜図７８の工程と図７９〜図８２の工程とは互いに対応している。
本実施の形態では、先ず、前述の第１の絶縁膜（例えばＳｉＯ２膜）７１を省略した状態で、前述の図２９〜図３４の工程、図４２〜図４７の工程と同様の工程を行う。図７５は図３４の工程に対応する。図７９は図４７の工程に対応し、但しゲート絶縁膜２８３及びゲート３０５〜３０７上には改めて第１の絶縁膜（例えばシリコン窒化膜）８４を堆積する。第１の絶縁膜である例えばシリコン窒化膜８４の膜厚は、４０ｎｍ程度に設定する。
次に、図７６及び図８０に示すように、画素２側において、ゲート電極３０４〜３０７と、エッチバックされない第１の絶縁膜８４によるサイドウォールとをマスクにして、フォトレジスト法及びイオン注入法により、ＭＯＳトランジスタのｎ＋ソース／ドレイン領域４２６、４２７を形成する。さらにセンサ部のｎ型半導体領域１１Ａの表面に、接合リークでの更なる低減を目的としてｐ＋半導体領域４２５を形成する（図８０参照）。ＣＭＯＳロジック回路部４側では、フォトレジストマスク８８により不純物は導入されない（図７６参照）。
次に、ＣＭＯＳロジック回路部４側では前述の図３５〜図３７の工程と同様の工程を経て、各ゲート電極３０１〜３０４を形成し、またソース／ドレイン領域のｎ−、ｐ−領域３１１〜３１４を形成する。画素２側では前述の図４８〜図５０の工程と同様の工程を経てた後、フォトレジストマスク７８を除去する。
次に、図７７及び図８１に示すように、ＣＭＯＳロジック回路部４及び画素２上の全面に第２の絶縁膜（例えばシリコン酸化膜）８５を形成する。
次に、図７８及び図８２に示すように、画素２側をフォトレジストマスク８９で被覆して、ＣＭＯＳロジック回路部４側の第２の絶縁膜８５のみをエッチバックして第２の絶縁膜であるシリコン酸化膜８５による単層構造のサイドウォール８６を形成する。
これ以後は、図４０〜図４１の工程と同じ工程を経て、ＣＭＯＳロジック回路部４側に高融点金属シリサイド層４４を有したＣＭＯＳトランジスタを形成してＣＭＯＳロジック回路部４の形成を形成する。一方画素２側のフォトレジストマスク８２を除去して画素２の形成を形成する（図７３、図７４参照）。
本実施の形態においても、前述した図２７、図２８のＣＭＯＳ型の固体撮像素子及びその製造方法と同様の作用効果を奏する。また、第１の絶縁膜８４の膜厚を自由に設定できる構造であるので、センサ部４５への入射光に対し、第１の絶縁膜８４により決定される反射光強度を、最小化することができる。
上述の実施の形態では、ＣＭＯＳ型固体撮像素子に適用した場合であるが、本発明は、このようなＣＭＯＳ型固体撮像素子に限定されない。例えば、本発明は、図８４に示すように、１メモリセルがＭＯＳトランジスタと容量からなるＤＲＡＭセル６２と、このＤＲＡＭセル６２の周辺のＣＭＯＳロジック回路部６３、６４及びアナログ回路部６５、６６とを混載して成る半導体装置６１、所謂ＤＲＡＭ混載ロジック半導体集積回路（ＬＳＩ）にも適用できる。この場合、ＤＲＡＭセル６２側のＭＯＳトランジスタには高融点金属シリサイド層を形成せず、ＣＭＯＳロジック回路部６３、６４側のＣＭＯＳトランジスタに高融点金属シリサイド層を形成するようにしている。このＤＲＡＭ混載ロジックＬＳＩ６１においても、高性能化が図れる。
さらに、高融点金属シリサイド層を作り分ける領域も、上例に限定さない。例えば、ロジック回路部のうちＩ／Ｏセルのような静電破壊に対して保護トランジスタ、保護ダイオードを形成する領域には、高融点金属シリサイド層をしなくてもよい。即ち、この場合のロジック回路は、本発明の高融点金属シリサイド層を形成しない領域の範躊に入る。
さらに、本発明は、高融点金属シリサイド層の形成領域を半導体チップ中で作り分ける各種のデバイスに広く適用することが可能である。
従って、本発明は、このような各種デバイスを搭載した各種の電子機器に適用することが可能である。本発明によって小型、高性能化を達成した半導体装置を搭載することにより、各種電子機器の小型化、高機能化を促進できる。特に、形態電話等の移動体通信端末に適用することで、極めて大きい効果を得ることが可能でる。このような電子機器も本発明の範囲に含まれるものである。
また、上述した各絶縁膜３５、３６、３８、あるいは絶縁膜５１、５２の材質も、上例の組み合わせに限らず、適宜変更できるものである。
【図面の簡単な説明】
図１は本発明に係る半導体装置をＣＭＯＳ型の固体撮像素子に適用した一実施の形態を示す概略構成図である。
図２は図１のＣＭＯＳ型の固体撮像素子のＡ−Ａ線上のＣＭＯＳロジック回路部の断面図である。
図３は図１のＣＭＯＳ型の固体撮像素子のＡ−Ａ線上の画素部の断面図である。
図４〜図１３はＣＭＯＳ型の体撮像素子の製造方法の一実施の形態を示すＣＭＯＳロジック回路部の製造工程図である。
図１４〜図２３はＣＭＯＳ型の体撮像素子の製造方法の一実施の形態を示す画素部の製造工程図である。
図２４は本発明に係る半導体装置をＣＭＯＳ型の固体撮像素子に適用した他の実施の形態を示すＣＭＯＳロジック回路部の断面図である。
図２５は本発明に係る半導体装置をＣＭＯＳ型の固体撮像素子に適用した他の実施の形態を示す画素部の断面図である。
図２６は本発明のＣＭＯＳ型の固体撮像素子のセンサ部の他の例を示す断面図である。
図２７は本発明に係る半導体装置をＣＭＯＳ型の固体撮像素子に適用した他の実施の形態を示すＣＭＯＳロジック回路部の断面図である。
図２８は本発明に係る半導体装置をＣＭＯＳ型の固体撮像素子に適用した他の実施の形態を示す画素部の断面図である。
図２９〜図４１はＣＭＯＳ型の体撮像素子の製造方法の他の実施の形態を示す図２７に対応したＣＭＯＳロジック回路部の製造工程図である。
図４２〜図５４はＣＭＯＳ型の体撮像素子の製造方法の他の実施の形態を示す図２８に対応した画素部の製造工程図である。
図５５は本発明に係る半導体装置をＣＭＯＳ型の固体撮像素子に適用した他の実施の形態を示す画素部の断面図である。
図５６は本発明に係る半導体装置をＣＭＯＳ型の固体撮像素子に適用した他の実施の形態を示す画素部の断面図である。
図５７〜図６０はＣＭＯＳ型の体撮像素子の製造方法の他の実施の形態を示す図５５に対応したＣＭＯＳロジック回路部の製造工程図である。
図６１〜図６４はＣＭＯＳ型の体撮像素子の製造方法の他の実施の形態を示す図５６に対応した画素部の製造工程図である。
図６５は本発明に係る半導体装置をＣＭＯＳ型の固体撮像素子に適用した他の実施の形態を示す画素部の断面図である。
図６６は本発明に係る半導体装置をＣＭＯＳ型の固体撮像素子に適用した他の実施の形態を示す画素部の断面図である。
図６７〜図６９はＣＭＯＳ型の体撮像素子の製造方法の他の実施の形態を示す図６５に対応したＣＭＯＳロジック回路部の製造工程図である。
図７０〜図７２はＣＭＯＳ型の体撮像素子の製造方法の他の実施の形態を示す図６６に対応した画素部の製造工程図である。
図７３は本発明に係る半導体装置をＣＭＯＳ型の固体撮像素子に適用した他の実施の形態を示す画素部の断面図である。
図７４は本発明に係る半導体装置をＣＭＯＳ型の固体撮像素子に適用した他の実施の形態を示す画素部の断面図である。
図７５〜図７８はＣＭＯＳ型の体撮像素子の製造方法の他の実施の形態を示す図７３に対応したＣＭＯＳロジック回路部の製造工程図である。
図７９〜図８２はＣＭＯＳ型の体撮像素子の製造方法の他の実施の形態を示す図７４に対応した画素部の製造工程図である。
図８３は本発明に係る半導体装置をＤＲＡＭ混載ロジックＬＳＩに適用した実施の形態を示す概略構成図である。
符号の説明
１・・・ＣＭＯＳ型の固体撮像素子
２・・・画素
３・・・撮像領域
４、５・・・ＣＭＯＳロジック回路部
６、７・・・アナログ回路部
１１・・・半導体基板
１２・・・素子分離領域
１３〜１６・・・ＭＯＳトランジスタ形成領域
１７・・・センサ部形成領域
１８・・・ＭＯＳトランジスタ形成領域
１９・・・絶縁膜
２０、２１〜２４・・・半導体ウェル領域
２５〜２７・・・半導体ウェル領域
２８〔２８１〜２８３〕・・・ゲート絶縁膜
２９・・・ゲート電極材料膜
３０〔３０１〜３０７〕・・・ゲート電極
３１〔３１１〜３１７〕・・・不純物導入領域
３５・・・第１の絶縁膜
３５Ａ・・・サイドウォール部
３６・・・第２の絶縁膜
３６Ａ・・・サイドウォール部
３７・・・フォトレジストマスク
３８・・・第２の絶縁膜
３９、４０・・・サイドウォール
４２〔４２１〜４２７〕・・・不純物導入領域
４４・・・高融点金属シリサイド層
４５・・・センサ部
４６・・・絶縁膜
Ｔｒ１〜Ｔｒ７・・・ＭＯＳトランジスタ
ｔ１〜ｔ７・・・膜厚
５１・・・第１の絶縁膜
５２・・・第２の絶縁膜
５３、５４・・・サイドウォール
７１・・・第１の絶縁膜
７２・・・第２の絶縁膜
７３・・・第３の絶縁膜
７３Ａ・・・サイドウォール部
７５、７６・・・サイドウォール
７７、７８、７９、８１、８８、８９・・・フォトレジストマスク
８４・・・第１の絶縁膜
８５・・・第２の絶縁膜
８６、８７・・・サイドウォール
６１・・・ＤＲＡＭ混載ロジックＬＳＩ
６２・・・ＤＲＡＭセル
６３、６４・・・ＣＭＯＳロジック回路部
６５、６６・・・アナログ回路部
【図１】
2003096421.tif 000003
【図２】
2003096421.tif 000004
【図３】
2003096421.tif 000005
【図４】
2003096421.tif 000006
【図５】
2003096421.tif 000007
【図６】
2003096421.tif 000008
【図７】
2003096421.tif 000009
【図８】
2003096421.tif 000010
【図９】
2003096421.tif 000011
【図１０】
2003096421.tif 000012
【図１１】
2003096421.tif 000013
【図１２】
2003096421.tif 000014
【図１３】
2003096421.tif 000015
【図１４】
2003096421.tif 000016
【図１５】
2003096421.tif 000017
【図１６】
2003096421.tif 000018
【図１７】
2003096421.tif 000019
【図１８】
2003096421.tif 000020
【図１９】
2003096421.tif 000021
【図２０】
2003096421.tif 000022
【図２１】
2003096421.tif 000023
【図２２】
2003096421.tif 000024
【図２３】
2003096421.tif 000025
【図２４】
2003096421.tif 000026
【図２５】
2003096421.tif 000027
【図２６】
2003096421.tif 000028
【図２７】
2003096421.tif 000029
【図２８】
2003096421.tif 000030
【図２９】
2003096421.tif 000031
【図３０】
2003096421.tif 000032
【図３１】
2003096421.tif 000033
【図３２】
2003096421.tif 000034
【図３３】
2003096421.tif 000035
【図３４】
2003096421.tif 000036
【図３５】
2003096421.tif 000037
【図３６】
2003096421.tif 000038
【図３７】
2003096421.tif 000039
【図３８】
2003096421.tif 000040
【図３９】
2003096421.tif 000041
【図４０】
2003096421.tif 000042
【図４１】
2003096421.tif 000043
【図４２】
2003096421.tif 000044
【図４３】
2003096421.tif 000045
【図４４】
2003096421.tif 000046
【図４５】
2003096421.tif 000047
【図４６】
2003096421.tif 000048
【図４７】
2003096421.tif 000049
【図４８】
2003096421.tif 000050
【図４９】
2003096421.tif 000051
【図５０】
2003096421.tif 000052
【図５１】
2003096421.tif 000053
【図５２】
2003096421.tif 000054
【図５３】
2003096421.tif 000055
【図５４】
2003096421.tif 000056
【図５５】
2003096421.tif 000057
【図５６】
2003096421.tif 000058
【図５７】
2003096421.tif 000059
【図５８】
2003096421.tif 000060
【図５９】
2003096421.tif 000061
【図６０】
2003096421.tif 000062
【図６１】
2003096421.tif 000063
【図６２】
2003096421.tif 000064
【図６３】
2003096421.tif 000065
【図６４】
2003096421.tif 000066
【図６５】
2003096421.tif 000067
【図６６】
2003096421.tif 000068
【図６７】
2003096421.tif 000069
【図６８】
2003096421.tif 000070
【図６９】
2003096421.tif 000071
【図７０】
2003096421.tif 000072
【図７１】
2003096421.tif 000073
【図７２】
2003096421.tif 000074
【図７３】
2003096421.tif 000075
【図７４】
2003096421.tif 000076
【図７５】
2003096421.tif 000077
【図７６】
2003096421.tif 000078
【図７７】
2003096421.tif 000079
【図７８】
2003096421.tif 000080
【図７９】
2003096421.tif 000081
【図８０】
2003096421.tif 000082
【図８１】
2003096421.tif 000083
【図８２】
2003096421.tif 000084
【図８３】
2003096421.tif 000085
【国際調査報告】
2003096421.tif 000086
2003096421.tif 000087
2003096421.tif 000088
2003096421.tif 000089