(57)【要約】送信側の送受信装置（６）では、入力端子Ｔｉからの信号は、デルタシグマ変調回路（４２）に入力され、デルタシグマ変調された後、トランスミッタ（１２）によってパケット分割され、デジタル信号Ｓ３として、ネットワーク（２）に送信される。一方、受信側となる送受信装置（６）は、ネットワーク（２）と独立したクロック信号生成回路（２２）を備えており、レシーバ（２１）からのデータ列Ｓ２１は、サンプリングレートコンバータ（２３）によって、クロック信号生成回路（２２）が指示する周期にサンプリングレートが変換された後、デルタシグマ変調回路（４２）を有するデジタルスイッチングアンプによって、増幅・復調される。
2003069783.tif 000002
【特許請求の範囲】
【請求項１】
単位時間あたりのパルス数が信号波形に応じて変化するパルス数変調信号をパケット分割することによって生成されたデジタル信号を、ネットワークから受け取り、当該デジタル信号からパルス数変調信号を示すビット列を抽出する受信手段と、
上記ビット列の各ビットに応じたパルスを、予め定める周期で出力するパルス数変調信号出力手段とを備えていることを特徴とする受信装置。
【請求項２】
上記パルス数変調信号出力手段の出力信号を増幅かつ復調するアンプが設けられ、
当該アンプは、入力信号をデルタシグマ変調するデルタシグマ変調手段と、当該デルタシグマ変調手段が出力するパルス列を電力増幅する電力増幅手段と、当該電力増幅手段の出力を復調する復調手段とを有するデジタルスイッチングアンプであることを特徴とする請求項１記載の受信装置。
【請求項３】
上記デルタシグマ変調手段が出力するパルス数変調信号をパケット分割することによりデジタル信号を生成し、当該デジタル信号を上記ネットワークへ送信する送信手段と、
受信したパルス数変調信号を復調する受信モード時には、上記デルタシグマ変調手段の入力端子に上記パルス数変調信号出力手段の出力信号を入力し、デジタル信号を送信する送信モード時には、送信すべき信号の信号源から入力された信号を、上記入力端子に入力する入力切り換え手段とを備えていることを特徴とする請求項２記載の受信装置。
【請求項４】
上記受信モード時には、上記電力増幅手段の出力信号を上記デルタシグマ変調手段にフィードバックすると共に、上記送信モード時には、上記デルタシグマ変調手段の出力信号をフィードバックする帰還路切り換え手段を備えていることを特徴とする請求項３記載の受信装置。
【請求項５】
上記受信装置が上記ネットワークに接続されていない場合は、上記入力切り換え手段に、上記信号源から入力された信号を選択させ、上記帰還路切り換え手段に、上記電力増幅手段の出力信号を選択させることを特徴とする請求項４記載の受信装置。
【請求項６】
上記パルス数変調信号を示すデジタル信号の伝送中、上記ネットワークとは独立して、パルス数変調信号のサンプリング周波数と同一周波数のタイミングを示す受信側クロック信号を生成する受信側クロック信号生成手段を備え、
上記パルス数変調信号出力手段は、上記受信手段により抽出されたパルス数変調信号の各パルスを、上記受信側クロック信号の示すタイミングの周波数に変換して出力するサンプリングレート変換手段であることを特徴とする請求項１、２、３、４または５記載の受信装置。
【請求項７】
上記サンプリングレート変換手段は、上記ネットワークを伝送されるパルス数変調信号のサンプリング周波数よりも上記受信側クロック信号が示すタイミングの周波数の方が低い場合、受信したパルス数変調信号のパルス列の合間に、パルスを挿入して、出力信号の周波数を上記受信側クロック信号の示すタイミングの周波数に設定することを特徴とする請求項６記載の受信装置。
【請求項８】
上記サンプリングレート変換手段の出力端子は、入力端子へ電位として入力される信号を積分する積分器に接続されていると共に、
上記サンプリングレート変換手段は、上記ネットワークを伝送されるパルス数変調信号のサンプリング周波数よりも上記受信側クロック信号が示すタイミングの周波数の方が低い場合、受信したパルス数変調信号のパルス列の合間に、上記出力端子をハイインピーダンスに保つ期間を設けて、出力信号の周波数を上記受信側クロック信号の示すタイミングの周波数に設定すること特徴とする請求項６記載の受信装置。
【請求項９】
上記サンプリングレート変換手段は、受信したパルス数変調信号のパルス列を周期的に操作して、出力信号の周波数を上記受信側クロック信号が示すタイミングの周波数に設定することを特徴とする請求項６、７または８記載の受信装置。
【請求項１０】
上記サンプリングレート変換手段は、受信したパルス数変調信号のパルス列を操作する周期が変動し、しかも、各周期の平均値が、出力信号の周波数を上記受信側クロック信号が示すタイミングの周波数に一致させる値になるように、上記周期を制御することを特徴とする請求項６、７または８記載の受信装置。
【請求項１１】
請求項１ないし１０のいずれか１項に記載の受信装置と、
伝送すべき信号をデルタシグマ変調してパルス数変調信号を生成し、当該パルス数変調信号をパケット分割してデジタル信号を生成すると共に、当該デジタル信号を上記ネットワークを介して上記受信装置に送信する送信装置とを備えていることを特徴とする通信システム。
【請求項１２】
上記送信装置および受信装置は、請求項３、４または５記載の受信装置であることを特徴とする請求項１１記載の通信システム。
【請求項１３】
上記送信装置は、上記ネットワークとして、パルス数変調信号のサンプリングクロックとは独立したクロック信号に基づいて動作する中間ノードを含むネットワークへ、当該パルス数変調信号を示すデジタル信号を送信することを特徴とする請求項１１または１２記載の通信システム。
【請求項１４】
上記送信装置には、複数のエンコード方式のいずれかでエンコードされたデジタルデータをデコードして、上記伝送すべき信号を生成するデコード手段が設けられていることを特徴とする請求項１１、１２または１３記載の通信システム。
【請求項１５】
デルタシグマ変調する際のサンプリング周波数を予め定められた複数の選択肢から選択する伝送速度調停手段を備えていることを特徴とする請求項１１、１２、１３または１４記載の通信システム。
【請求項１６】
デルタシグマ変調する際のサンプリング周波数を予め定められた複数の選択肢から選択する伝送速度調停手段を備え、
上記伝送速度調停手段は、上記エンコードされたデジタルデータの単位時間あたりのデータ量よりも、当該単位時間あたりの上記パルス数変調信号のデータ量の方が大きくなるように、上記サンプリング周波数を決定することを特徴とする請求項１４記載の通信システム。
【請求項１７】
単位時間あたりのパルス数が信号波形に応じて変化するパルス数変調信号をパケット分割することによって生成されたデジタル信号から抽出された、上記パルス数変調信号を示すビット列の各ビットに応じたパルスを、予め定める周期で出力することを特徴とするサンプリングレート変換手段。
【請求項１８】
上記抽出されたパルス数変調信号の各パルスを、
上記パルス数変調信号を示すデジタル信号の伝送中、ネットワークとは独立して、上記パルス数変調信号のサンプリング周波数と同一周波数のタイミングを示す信号として生成された受信側クロック信号の示すタイミングの周波数に変換して出力することを特徴とする請求項１７記載のサンプリングレート変換手段。
【請求項１９】
入力されるパルス数変調信号のサンプリング周波数よりも上記受信側クロック信号が示すタイミングの周波数の方が低い場合、入力されるパルス数変調信号のパルス列の合間に、パルスを挿入して、出力信号の周波数を上記受信側クロック信号の示すタイミングの周波数に設定することを特徴とする請求項１８記載のサンプリングレート変換手段。
【請求項２０】
上記挿入するパルスの値を、交互に０と１とになるように制御することを特徴とする請求項１９記載のサンプリングレート変換手段。
【請求項２１】
入力されるパルス数変調信号のサンプリング周波数よりも上記受信側クロック信号が示すタイミングの周波数の方が高い場合、入力されるパルス数変調信号のパルス列からパルスを削除して、出力信号の周波数を上記受信側クロック信号の示すタイミングの周波数に設定することを特徴とする請求項１８記載のサンプリングレート変換手段。
【請求項２２】
出力端子が、入力端子へ電位として入力される信号を積分する積分器に接続されていると共に、
入力されるパルス数変調信号のサンプリング周波数よりも上記受信側クロック信号が示すタイミングの周波数の方が低い場合、入力されるパルス数変調信号のパルス列の合間に、上記出力端子をハイインピーダンスに保つ期間を設けて、出力信号の周波数を上記受信側クロック信号の示すタイミングの周波数に設定すること特徴とする請求項１８記載のサンプリングレート変換手段。
【請求項２３】
入力されるパルス数変調信号のパルス列を周期的に操作して、出力信号の周波数を上記受信側クロック信号が示すタイミングの周波数に設定することを特徴とする請求項１８ないし２２のいずれか１項記載のサンプリングレート変換手段。
【請求項２４】
入力されるパルス数変調信号のパルス列を操作する周期が変動し、しかも、各周期の平均値力が、出力信号の周波数を上記受信側クロック信号が示すタイミングの周波数と一致させる値になるように、上記周期を制御することを特徴とする請求項１８ないし２２のいずれか１項記載のサンプリングレート変換手段。
【発明の詳細な説明】
技術分野
本発明は、パケット通信するネットワークを介して受け取ったデジタル信号に基づいて、マルチビットよりも簡単な回路構成で波形歪みの少ない信号を復調可能な受信装置、それを用いた通信システム、およびサンプリングレート変換手段に関するものである。
背景技術
近年のインターネットやコンピュータの急速な発展に伴なって、ＩＥＥＥ（Ｔｈｅ  Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｅｎｇｉｎｅｅｒｓ，Ｉｎｃ．）１３９４やＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）あるいはイーサネット（登録商標）など、デジタル信号伝送用のネットワークを用いて、アナログのオーディオ信号や映像信号を伝送する通信システムが普及しつつある。
例えば、図１８に示す通信システム１０１の送信装置１０３において、ＰＣＭ変調回路１１１は、図示しない信号源からの入力信号を、ＰＣＭ（Ｐｕｌｓｅ  Ｃｏｄｅ  Ｍｏｄｕｌａｔｉｏｎ）変調して、マルチビットの符号列からなるデータ列１１１を生成する。さらに、トランスミッタ１１２は、例えば、パケットに分割したり、送信先のアドレスを付すなどして、当該データ列Ｓ１１１を、ネットワーク１０２で伝送可能なフォーマットのデジタル信号Ｓ１０３に変換した後、ネットワーク１０２に送信する。
一方、受信装置１０４において、レシーバ１２１は、送信装置１０３からのデジタル信号Ｓ１０３を、ネットワーク１０２から受け取ると、当該デジタル信号Ｓ１０３に基づいて、マルチビットの符号を順次出力する。さらに、順次出力されるマルチビットの符号列（データ列Ｓ１２１）は、復調回路１２２によって復調され、アナログ信号の復調信号Ｓ１０４として、受信装置１０４から出力される。
ここで、送信装置１０３において、ＰＣＭ変調回路１１１が各符号を出力する周期と、受信装置１０４において、復調回路１２２が各符号を処理する周期とが異なっていると、復調回路１２２の処理する符号が足りなくなって音飛びが発生したり、余った符号を削除した結果、復調信号Ｓ１０４の波形が歪んだりしてしまう。なお、受信装置１０４に、周期の相違を吸収するサンプリングレートコンバータを設けて、当該音飛びや波形歪みを防止しようとすると、伝達関数が複雑となって、多くのビット幅の演算処理が可能なデジタルフィルタが必要になるので、受信装置１０４の回路構成が複雑になってしまう。
したがって、上記通信システム１０１では、受信装置１０４にＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路１２３が設けられている。当該ＰＬＬ回路１２３は、ネットワーク１０２を介して送信装置１０３から伝送されたデジタル信号Ｓ１０３自体、あるいは、当該デジタル信号Ｓ１０３と共に伝送されるクロック信号Ｓ１１３に応じて、クロック信号Ｓ１２３の周波数や位相を調整する。さらに、復調回路１２２は、ＰＬＬ回路１２３からのクロック信号Ｓ１２３に同期して動作する。これにより、復調回路１２２は、ＰＣＭ変調回路１１１が各符号を出力する周期で、レシーバ１２１からの符号を処理でき、上記音飛びや波形歪みの発生を防止できる。なお、図１８の例では、送信装置１０３のＰＣＭ変調回路１１１は、クロック信号生成回路１１３から与えられ、予め定められた周期のクロック信号Ｓ１１３に同期して動作している。
なお、従来のサンプリングレートコンバータとして、特開平４−３５１１１号公報（平成４年２月５日公開）に開示されているものを挙げることができる。また、特開平６−１０４８３３号公報（平成６年４月１５日公開）には、アナログ信号をデルタシグマ変調してデジタル信号に変換した後、光ファイバを用いてデジタル信号を伝送し、復調手段を用いてアナログ信号に戻すことにより、アナログ信号を高品位に伝送する技術が開示されている。さらに、ＩＥＥＥ１３９４を用いてＳＡＣＤの信号を伝送する技術が、１３９４ＴＡ（Ｔｒａｄｉｎｇ  Ａｓｓｏｃｉａｔｉｏｎ）によって規格化されている。ＩＥＥＥ１３９４はパケットによって通信を行う規格であり、ＳＡＣＤは音楽をデルタシグマ変調した信号を用いて記録する規格である。
しかしながら、上記従来の構成では、波形歪みをさらに低減しようとすると、より高速で、しかも、より多くのビット幅の演算処理が可能な復調回路が必要になる。したがって、従来の構成では、高品質な信号波形の伝送と、受信装置の回路構成の簡略化との双方を実現することは困難である。
さらに、特に、インターネットや無線通信網のように、ＰＬＬ回路１２３が安定動作するために必要な時間精度で信号を伝送できない場合は、ＰＬＬ回路１２３が安定しない。よって、クロック信号Ｓ１２３の周期変動に起因する波形歪みが発生する虞れもある。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、パケット通信するネットワークを介して受け取ったデジタル信号に基づいて、マルチビットよりも簡単な回路構成で波形歪みの少ない信号を復調可能な受信装置、それを用いた通信システム、およびサンプリングレート変換手段を実現することにある。
発明の開示
本発明に係る受信装置は、上記目的を達成するために、単位時間あたりのパルス数が信号波形に応じて変化するパルス数変調信号をパケット分割することによって生成されたデジタル信号を、ネットワークから受け取り、当該デジタル信号からパルス数変調信号を示すビット列を抽出する受信手段と、上記ビット列の各ビットに応じたパルスを、予め定める周期で出力するパルス数変調信号出力手段とを備えていることを特徴としている。
上記構成において、送信装置は、例えば、オーディオ信号などの信号波形を、例えば、デルタシグマ変調などの変調方法で変調してパルス数変調信号を生成する。さらに、当該パルス数変調信号は、パケット分割され、デジタル信号として、パケットを伝送可能なネットワークに送信される。
一方、当該デジタル信号が受信装置に到達すると、受信装置の受信手段は、当該デジタル信号からパルス数変調信号を示すビット列を抽出し、パルス数変調信号出力手段は、当該ビット列の各ビットに応じたパルスを、予め定める周期で出力する。これにより、パルス数変調信号を示すデジタル信号が、パケット通信するネットワーク、すなわち、パルス数変調信号の各パルスが同じ時間間隔で伝送されるとは限らず、他のデータも伝送される可能性のあるネットワークを経由して伝送されている場合において、受信装置は、マルチビットの信号を示すデジタル信号を伝送する場合と比較して、復調時の波形歪みの削減と、簡単な回路構成とを両立可能なパルス数変調信号を、何ら支障なく生成できる。この結果、マルチビットの場合と比較して、簡単な回路構成で、波形歪みの少ない信号を復調可能な受信装置を実現できる。
本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十分わかるであろう。また、本発明の利益は、添付図面を参照した次の説明で明白になるであろう。
発明を実施するための最良の形態
〔第１の実施形態〕
本発明の一実施形態について図１ないし図９に基づいて説明すると以下の通りである。すなわち、図１に示すように、実施形態に係る通信システム１は、デジタル信号をパケット伝送するネットワーク２を介して、送信装置３から受信装置４へ、信号波形を示すデジタル信号Ｓ３を伝送するシステムである。通信システム１は、例えば、リアルタイムに入力されるアナログ信号（例えば、オーディオ信号など）を高精度に伝送する際に好適に使用されている。
上記ネットワーク２は、例えば、ＩＥＥＥ１３９４、ＵＳＢやイーサネット（登録商標）、あるいは、それらを組み合わせたネットワークなど、デジタル信号伝送用のネットワークである。ネットワーク２は、上記送信装置３から受信装置４までの通信経路において、上記デジタル信号Ｓ３の伝送に十分な帯域幅を持っている。
また、後述するように、本実施形態に係る受信装置４は、受信したデルタシグマ変調信号Ｓ２３の出力周期を、ネットワーク２とは独立したクロック信号Ｓ２２に基づいて決定している。したがって、上記ネットワーク２は、例えば、リピータなど、送信装置３や受信装置４と独立したクロック信号で動作している中間ノードを含んでいてもよい。また、ネットワーク２の各ノードにおいて、それぞれが基準とするクロック信号の精度は、受信装置４がデルタシグマ変調信号Ｓ２３を再生する際に必要な精度に拘わらず、上記デジタル信号Ｓ３の伝送に十分な精度であればよい。
本実施形態に係る送信装置３は、図示しない信号源から入力されたアナログ信号をデルタシグマ変調信号Ｓ１１に変調して出力するデルタシグマ変調回路１１と、パルス状のデルタシグマ変調信号Ｓ１１に応じたデジタル信号Ｓ３を上記ネットワーク２に送信するトランスミッタ１２と、サンプリングタイミングを示すクロック信号Ｓ１３を上記デルタシグマ変調回路１１へ入力するクロック信号生成回路１３とを備えている。
上記デルタシグマ変調回路１１は、入力信号Ｓｉとフィードバック信号Ｓｆとの差を、１次または高次積分し、積分結果を上記クロック信号Ｓ１３が示すサンプリング周期で量子化している。量子化結果は、パルス状のデルタシグマ変調信号Ｓ１１として、上記トランスミッタ１２に出力されると共に、フィードバック信号Ｓｆとして、デルタシグマ変調回路１１に入力される。
ここで、２値に量子化して、１ビットのデータ列としてのデルタシグマ変調信号Ｓ１１を生成する場合、デルタシグマ変調信号Ｓ１１がハイレベルになると、ローレベルの場合に比べてフィードバック信号Ｓｆの信号レベルも大きくなるので、入力信号Ｓｉが十分に大きくない限り、上記積分結果が減少する。したがって、デルタシグマ変調回路１１がハイレベルのデルタシグマ変調信号Ｓ１１を出力する可能性が低下する。これとは逆に、デルタシグマ変調信号Ｓ１１がローレベルの場合、フィードバック信号Ｓｆの信号レベルが小さいので、入力信号Ｓｉに応じて、上記積分結果が増加する。したがって、デルタシグマ変調回路１１によって、ハイレベルのデルタシグマ変調信号Ｓ１１が出力される可能性が高くなる。この結果、デルタシグマ変調信号Ｓ１１がハイレベルになる頻度（単位時間あたりのパルス数）は、入力信号Ｓｉの信号レベルに応じた頻度に制御される。
また、本実施形態に係るクロック信号生成回路１３は、ネットワーク２のクロックとは独立して、上記クロック信号Ｓ１３を生成している。当該クロック信号Ｓ１３の周波数は、デルタシグマ変調回路１１によるサンプリング周波数が予め定める周波数になるように設定されている。例えば、デルタシグマ変調回路１１がクロック信号Ｓ１３の各立ち上がり時点を検出して、サンプリングタイミングを決定している場合は、サンプリング周波数と同一の周波数に設定され、両エッジを検出する場合は、サンプリング周波数の半分の周波数に設定される。
さらに、上記トランスミッタ１２は、送信装置３に接続されるネットワーク２に応じて構成されており、上記デルタシグマ変調信号Ｓ１１のパルス列を、上記ネットワーク２で伝送可能なフォーマットの上記デジタル信号Ｓ３に変換し、当該デジタル信号Ｓ３をネットワーク２に送信できる。本実施形態に係るネットワーク２は、デジタル信号Ｓ３をパケット伝送しているので、トランスミッタ１２は、デルタシグマ変調信号Ｓ１１のパルス列をパケットに分割する。また、パケットに送信先を示すアドレスを付加することが必要なネットワーク２の場合は、上記パケットにアドレスを付加できる。さらに、例えば、バス使用権の獲得要求など、デジタル信号Ｓ３の伝送前や伝送後に、所定の動作を行う必要があるネットワーク２の場合は、必要に応じて、これらの動作を行うことができる。
一方、本実施形態に係る受信装置４は、ネットワーク２からデジタル信号Ｓ３を受け取り、当該デジタル信号Ｓ３に基づいて、上記デルタシグマ変調信号Ｓ１１の各パルスを示すデータ列Ｓ２１を順次生成するレシーバ２１と、ネットワーク２とは独立して、予め定められた周波数のクロック信号Ｓ２２を生成するクロック信号生成回路２２と、上記データ列Ｓ２１の出力周期を、当該クロック信号Ｓ２２が示す周期に変換することによって、デルタシグマ変調信号Ｓ２３を生成するサンプリングレートコンバータ２３と、当該デルタシグマ変調信号Ｓ２３を復調するローパスフィルタ（ＬＰＦ）２４とを備えている。
上記クロック信号Ｓ２２の周期は、サンプリングレートコンバータ２３がデルタシグマ変調信号Ｓ２３を出力する周期が、送信装置３のデルタシグマ変調回路１１におけるサンプリング周期と同じ値になるように、予め定められている。例えば、サンプリングレートコンバータ２３がクロック信号Ｓ２２の各立ち上がり時点を検出して、デルタシグマ変調信号Ｓ２３の出力タイミングを決定している場合、クロック信号Ｓ２２の周期は、上記サンプリング周期と同一に設定される。また、両エッジを検出している場合は、クロック信号Ｓ２２の周期は、上記サンプリング周期の２倍に設定されている。
ここで、上記クロック信号生成回路２２は、ネットワーク２と独立して、予め定められた周期のクロック信号Ｓ２２を生成している。したがって、ネットワークを介して送信装置から受信装置へクロック信号を伝送する場合や、受信装置がネットワークからの信号に応じて、自機器のＰＬＬ回路の位相を調整する場合とは異なり、デルタシグマ変調信号Ｓ１１に応じたデジタル信号Ｓ３を受信し、復調している最中に、クロック信号Ｓ２２の周期が変動することがない。
ただし、上記構成では、受信装置４のクロック信号生成回路２２がネットワーク２とは独立してクロック信号Ｓ２２を生成している。したがって、クロック信号生成回路２２の発振精度を向上させたとしても、送信装置３や受信装置４の個体差や周囲温度などの影響によって、送信装置３のサンプリング周期と、クロック信号Ｓ２２が指示する周期とは、完全には一致しない。例えば、１００ｐｐｍ程度の誤差が発生する虞れがある。
ところが、上記構成では、当該誤差を補償するためにサンプリングレートコンバータ２３が設けられている。したがって、送信装置３のサンプリング周期とクロック信号Ｓ２２が指示する周期とが一致していなくても、サンプリングレートコンバータ２３の出力周期は、上記クロック信号Ｓ２２が示す周期に揃えられる。
この結果、サンプリングレートコンバータ２３は、上記クロック信号Ｓ２２が示す固定周期のデルタシグマ変調信号Ｓ２３を出力して、ＬＰＦ２４に入力できる。
ここで、復調信号のレベルを示す値のデジタル信号（マルチビットのデジタル信号）を伝送する場合と異なり、上記ネットワーク２には、デルタシグマ変調信号Ｓ１１を示すデジタル信号Ｓ３が伝送されており、デジタル信号Ｓ３に基づいて生成された上記デルタシグマ変調信号Ｓ２３は、ＬＰＦ２４での高周波成分の除去によって復調される。
この高周波成分の除去は、コンデンサやコイルなどから構成される積分器あるいは積分処理を含む回路によって実現できる。以下に記載された積分器は、純粋な積分演算を行う回路だけではなく、高周波成分を除去するための積分処理を含む回路も併せて示す。
したがって、例えば、比較的簡単な回路で実施可能な以下の▲１▼・▲２▼の変換操作、すなわち
▲１▼ネットワーク２を伝送されるデルタシグマ変調信号Ｓ１１のサンプリング周波数（クロック信号Ｓ１３が示すタイミングの周波数）の方がクロック信号Ｓ２２の示すタイミングの周波数よりも高い場合に、サンプリングレートコンバータ２３がビットを削除する操作
▲２▼ネットワーク２を伝送されるデルタシグマ変調信号Ｓ１１のサンプリング周波数の方がクロック信号Ｓ２２の示すタイミングの周波数よりも低い場合に、サンプリングレートコンバータ２３がビットを挿入する操作
によって、サンプリングレートを変換したとしても、マルチビットの場合と異なり、変換に伴なう誤差が復調信号Ｓ４に現れにくい。
すなわち、図２に示すように、上記マルチビットの値ｘを示すデジタル信号を伝送する場合は、本実施形態の場合のように１ビットのデジタル信号Ｓ３を伝送する場合に比べて、１単位のデータ（マルチビットのデータ）が占める時間（１単位時間）が長くなってしまう。したがって、受信装置がネットワークとは独立して生成されたクロック信号に基づいて、復調回路へマルチビットのデータを出力する周期を決定すると、サンプリング周期と当該出力周期との相違を補償するために挿入／削除するデータが、復調信号に大きく影響してしまう。また、マルチビットのデジタルフィルタを用いて、サンプリングレートを変換しようとすると、当該デジタルフィルタでの演算は、１ビットの場合に比べて複雑になり、デジタルフィルタの回路規模が大幅に増大してしまう。なお、上記影響を抑えるため、複雑な伝達関数のデジタルフィルタを用いると、当該回路規模は、さらに増大してしまう。
これに対して、本実施形態のように、１ビットのデジタル信号を伝送する場合は、１単位のデータ（１ビットのデータ）が占める時間が短くなる。したがって、サンプリングレートコンバータ２３がデルタシグマ変調信号Ｓ２３を生成する際に、データ列Ｓ２１を操作する時点を分散させることができる。また、復調信号Ｓ４は、デルタシグマ変調信号Ｓ２３を積分して生成される。したがって、データ（ビット）の削除／挿入の影響が低減されている。
この結果、マルチビットのデジタル信号を伝送する場合に比べて、簡単な回路でサンプリングレートコンバータ２３を構成することができるとともに、ＬＰＦ２４から出力される復調信号Ｓ４の品質を向上できる。
以下では、サンプリングレートコンバータ２３の構成例として、ランダムな値のビットを挿入する構成を説明する。例えば、図３に示すように、上記サンプリングレートコンバータ２３は、レシーバ２１から順次出力される、１ビットのデータ列Ｓ２１を受け取るＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）バッファ３１と、１ビットの乱数を発生する乱数発生器３２と、ＦＩＦＯバッファ３１および乱数発生器３２の一方と出力端子Ｔ２３とを接続するスイッチ３３と、上記クロック信号Ｓ２２が示す周期で、ＦＩＦＯバッファ３１から１ビットのデータを読み出すよう試み、成功した場合は、上記スイッチ３３にＦＩＦＯバッファ３１を選択させると共に、失敗した場合は、上記スイッチ３３に乱数発生器３２を選択させる制御回路３４とを備えている。
上記構成では、デルタシグマ変調信号Ｓ１１のサンプリング周波数の方がサンプリングレートコンバータ２３の出力周波数よりも低い場合、図４に示すように、ＦＩＦＯバッファ３１への書き込み速度よりも読み出し速度が速くなる。したがって、図４中、Ｐ１およびＰ２に示すように、両速度の比に応じた時間間隔で、ＦＩＦＯバッファ３１が空になり、読み出しに失敗してしまう。
この場合、スイッチ３３は、制御回路３４の指示に従い、ＦＩＦＯバッファ３１からの信号の代わりに、乱数発生器３２からの信号を出力する。これにより、データ列Ｓ２１の合間に、ランダムな値のビットが挿入され、サンプリングレートコンバータ２３は、クロック信号Ｓ２２が示すタイミングの周期で、データ列Ｓ２１の合間にビットを挿入したデルタシグマ変調信号Ｓ２３を出力できる。
ここで、上記図３の構成では、サンプリングレートコンバータ２３によって、データ列Ｓ２１の合間にランダムな値のビットが挿入されている。したがって、復調信号Ｓ４に周期的なひずみが発生するという不具合が防止されている。
一方、デルタシグマ変調信号Ｓ１１のサンプリング周波数の方がサンプリングレートコンバータ２３の出力周波数よりも高い場合、図５に示すように、ＦＩＦＯバッファ３１への書き込み速度よりも読み出し速度が遅くなる。したがって、図５中、Ｐ３およびＰ４に示すように、両速度の比に応じた時間間隔で、ＦＩＦＯバッファ３１にデータが溢れてしまう。この場合、ＦＩＦＯバッファ３１は、レシーバ２１から受け取ったデータ、または、記憶しているデータのいずれかを記憶することができない。これにより、サンプリングレートコンバータ２３は、クロック信号Ｓ２２が示すタイミングの周期で、データ列Ｓ２１の一部ビットを削除したデルタシグマ変調信号Ｓ２３を出力できる。
なお、図４および図５では、説明の便宜上、デルタシグマ変調信号Ｓ１１のサンプリング周波数と、サンプリングレートコンバータ２３の出力周波数とが大きく異なっている場合を例示した。しかしながら、クロック信号生成回路１３および２２の発振精度を向上させることで、両者の相違は、例えば、１００ｐｐｍ程度など、十分に低い値に抑えることができる。したがって、サンプリングレートコンバータ２３がデルタシグマ変調信号Ｓ２３を生成する際にデータ列Ｓ２１を操作する頻度も、例えば、１００ｐｐｍ程度と極めて低くなっている。この結果、当該操作が、当該デルタシグマ変調信号Ｓ２３を積分して復調される復調信号Ｓ４に与える影響も抑えられ、受信装置４は、高精度な復調信号Ｓ４を得ることができる。なお、可聴周波数帯域のノイズレベルを抑えるため、乱数発生器３２の発生する乱数については、周波数成分が一様であるよりも、高周波成分が多いことが望ましい。
ところで、図３では、サンプリングレートコンバータ２３がランダムな値のビットを挿入する構成について説明したが、これに限るものではない。例えば、図６に示すサンプリングレートコンバータ２３ａのように、図３に示す乱数発生器３２に代えて、スイッチ３３が生成回路３５を選択する毎に出力値を変更する生成回路３５を設けてもよい。
上記サンプリングレートコンバータ２３ａは、データ列Ｓ２１の合間にビットを挿入する場合、０および１のビットを交互に挿入できる。したがって、図３の構成に比べて、より長い間、デルタシグマ変調信号Ｓ２３が示す波形（復調信号Ｓ４の波形）のＤＣバランスを維持できる。
さらに、受信装置４がネットワーク２から切り離され、ＦＩＦＯバッファ３１が空になった場合には、０および１のビットが交互に連続的に出力されるので、ＬＰＦ２４内部の電荷の漏れと共に、ＬＰＦ２４の出力は、０に収束する。したがって、上記サンプリングレートコンバータ２３ａを用いれば、特別な処理を行わなくても、ネットワーク２から切り離された受信装置４の出力がミュートされる。
また、他の構成例として、図７に示すサンプリングレートコンバータ２３ｂのように、図３に示す乱数発生器３２に代えて、ＦＩＦＯバッファ３１が前回出力した値を保持するＤ−フリップフロップ（Ｄ−ＦＦ）３６を設けてもよい。
上記サンプリングレートコンバータ２３ｂは、データ列Ｓ２１の合間にビットを挿入する場合、前回のデータを挿入する。これにより、データ列Ｓ２１の傾向に応じたビットを挿入でき、ビットの挿入に起因する復調信号Ｓ４の波形歪みを低減できる。
なお、図７では、前回のデータのみを保持する構成を例示したが、データ列Ｓ２１の履歴を記憶して、当該履歴に基づいて挿入するビットの値を決定してもよい。ただし、回路構成の簡略化が求められる場合は、図７のように、前回のデータのみに基づいて挿入するビットの値を決定する方が望ましい。
ところで、上記では、ＦＩＦＯバッファ３１からのデータ列Ｓ２１が足りないときにビットを挿入することによって、サンプリングレートコンバータ２３の出力周期をクロック信号Ｓ２２が示すタイミングの周期に変換する場合について説明したが、ビットを挿入する代わりに、サンプリングレートコンバータ２３の出力端子Ｔ２３をハイインピーダンスに保ってもよい。
例えば、図８に示すサンプリングレートコンバータ２３ｃでは、図３に示す乱数発生器３２が削除されており、図３にて、スイッチ３３の２つの入力端子のうち、ＦＩＦＯバッファ３１に接続されていない入力端子は、開放されている。これにより、スイッチ３３がＦＩＦＯバッファ３１を選択しない場合、すなわち、ＦＩＦＯバッファ３１からのデータ列Ｓ２１が足りない場合、サンプリングレートコンバータ２３ｃの出力端子Ｔ２３は、ハイインピーダンスに保たれる。
このように、サンプリングレートコンバータ２３ｃの出力端子Ｔ２３がハイインピーダンスに保たれると、ＬＰＦ２４は、一周期前までの積分値を保持することができるので、データ列Ｓ２１の操作に起因する復調信号Ｓ４の波形歪みを低減できる。
ここで示したサンプリングレートコンバータ２３〜２３ｃは、いずれも入力信号Ｓ２１が途絶えた場合に、自動的に無音に相当する信号を出力するという機能を有している。したがって、何らかの原因によりネットワーク２からのパケット到着が停止した場合であっても、受信装置４から不快なノイズが出力されることはない。
また、上述したサンプリングレートコンバータ２３〜２３ｃでは、制御回路３４がＦＩＦＯバッファ３１からデータの読み出しに成功したか否かに応じて、スイッチ３３を切り換えていたが、この構成に限定されるものではない。すなわち、上記読み出しの成否に代えて、予め定める第１のしきい値を下回ったか否かに応じて、スイッチ３３を切り換えてもよい。なお、上記読み出しの成否で判断する場合は、第１のしきい値が空の場合である。また、ＦＩＦＯバッファ３１が満杯の場合にデータ列Ｓ２１のビットを削除する代わりに、第２のしきい値を上回った場合に、データ列Ｓ２１のビットを削除してもよい。いずれの場合であっても、第１のしきい値および第２のしきい値（満杯を含む）が固定値の場合、サンプリングレートコンバータ２３〜２３ｃは、送信装置３におけるサンプリング周波数Ｆ１と、受信装置４にて、クロック信号Ｓ２２が示すタイミングの周波数Ｆ２との比に応じた時間間隔で、周期的に、データ列Ｓ２１を操作する。したがって、サンプリングレートコンバータ２３〜２３ｃの出力周期を、クロック信号Ｓ２２が示すタイミングの周期に合わせることができる。
また、上記では、サンプリングレートコンバータ２３（２３ａ〜２３ｃ）の制御回路３４が、ＦＩＦＯバッファ３１に蓄積されたデータ列Ｓ２１の量に基づいて、データ列Ｓ２１を操作する周期を決定する場合について説明したが、送信装置３から予め伝えられた情報を参照して、サンプリングレートの変換比率を決定してもよい。
具体的には、本変形例に係る送信装置３では、図１中、破線で示すように、クロック信号生成回路１３が、デジタル信号Ｓ３の伝送に先立ち、トランスミッタ１２へ指示して、例えば、クロック信号Ｓ１３の周波数自体など、デルタシグマ変調回路１１のサンプリング周波数を示す情報を、受信装置４に送信させる。
一方、受信装置４では、レシーバ２１がネットワーク２から当該情報を受け取ると、図中破線で示すように、サンプリングレートコンバータ２３（２３ａ〜２３ｃ）へ当該情報を伝える。ここで、本変形例では、サンプリングレートコンバータ２３（２３ａ〜２３ｃ）は、図中破線で示すように、クロック信号生成回路２２から、クロック信号Ｓ２２の周波数を示す情報を受け取っている。したがって、サンプリングレートコンバータ２３（２３ａ〜２３ｃ）の制御回路３４は、両者を比較することで、送信装置３におけるサンプリング周期と、サンプリングレートコンバータ２３（２３ａ〜２３ｃ）の出力周期との比率を決定できる。これにより、制御回路３４は、データ列Ｓ２１を操作する周期と、ビットを削除すべきか否かとを決定できる。
以下では、他の通知方法について、図９を参照しながら説明する。すなわち、本変形例に係る通信システム１ｄでは、送信装置３ｄと受信装置４ｄとの間のネットワーク２ｄが、ネットワークの１単位時間を示すクロック信号Ｓ５を生成するためのクロック信号源５を備えている。さらに、送信装置３ｄは、当該クロック信号源５からのクロック信号Ｓ５に同期して、ネットワーク２ｄへデジタル信号Ｓ３を送信すると共に、受信装置４ｄは、当該クロック信号源５からのクロック信号Ｓ５に同期して、ネットワーク２ｄからデジタル信号Ｓ３を受け取っている。
また、本変形例に係る送信装置３ｄでは、ネットワーク２ｄからデータを受け取るために、トランスミッタ１２に代えて、トランシーバ１２ｄが設けられている。さらに、送信装置３ｄは、トランシーバ１２ｄがネットワーク２ｄから受け取ったクロック信号Ｓ５と、クロック信号生成回路１３のクロック信号Ｓ１３とに基づいて、ネットワークの１単位時間をクロック信号Ｓ１３で計測するカウンタ１４ｄを備えている。当該カウンタ１４ｄは、トランシーバ１２ｄへ指示して、計測結果を受信装置４ｄへ送信することができる。
一方、本変形例に係る受信装置４ｄにもカウンタ２５ｄが設けられている。当該カウンタ２５ｄは、レシーバ２１がネットワーク２ｄから受け取ったクロック信号Ｓ５と、クロック信号生成回路２２のクロック信号Ｓ２２とに基づいて、ネットワークの１単位時間をクロック信号Ｓ２２で計測できる。さらに、サンプリングレートコンバータ２３（２３ａ〜２３ｃ）の上記制御回路３４は、上記送信装置３ｄからネットワーク２ｄを介して通知された計測結果と、カウンタ２５ｄによる計測結果とに基づいて、サンプリングレートの変換比率を決定でき、データ列Ｓ２１を操作する周期と、ビットを削除すべきか否かとを決定できる。
さらに、制御回路３４が、送信装置３（３ｄ）からの通知に基づいてデータ列Ｓ２１の操作タイミングを決定するか、図３、図６〜図８に示すＦＩＦＯバッファ３１に蓄積されたデータ列Ｓ２１の量に基づいて決定するかに拘わらず、上記制御回路３４は、例えば、上述の第１および第２のしきい値を変更したり、変換比率自体を変更するなどして、データ列Ｓ２１を操作する周期を制御してもよい。具体的には、本変形例に係る制御回路３４ｅは、当該周期が変動し、しかも、各周期の平均値が、サンプリング周波数Ｆ１を上記周波数Ｆ２に一致させる値になるように制御する。当該制御回路３４ｅを有する場合、サンプリングレートコンバータ２３〜２３ｃがデータ列Ｓ２１を操作する周期にゆらぎが設けられる。したがって、周期的な操作によって、復調信号Ｓ４に周期的なひずみが発生するという不具合の発生を防止できる。
なお、本実施の形態では、送信装置３から受信装置４に直接パケットが伝送される場合について示しているが、本発明はこれに限定されるものではない。
すなわち、図１０に示すように、ネットワーク２ａとネットワーク２ｂとがバスブリッジ８で結ばれた構成にも適用できる。この際、ネットワーク２ａとネットワーク２ｂは、同じ種類のネットワークでも異なる種類のネットワークでもよい。例えば、両者がともにＩＥＥＥ１３９４であるような構成、あるいは一方がＩＥＥＥ１３９４であって他方がイーサネットであるような構成が可能である。さらに、有線のネットワークと無線のネットワークとが混在していてもよい。
また、図１１のように、送信装置３からパケットに対して、エコーの付加ならびに高音／低音強調のような音声処理や、時刻情報や著作権情報などの編集を行うパケット編集装置９を、送信装置３と受信装置４との間に設けてもよい。
このように図１０あるいは図１１の構成を採用した場合にも、クロック信号生成回路１３が生成するクロック信号Ｓ１３と、クロック信号生成回路２２が生成するクロック信号Ｓ２２との間の偏差は、受信装置４のサンプリングレートコンバータ２３で吸収することができる。
〔第２の実施形態〕
本実施形態では、図１２を参照しながら、復調時に電力増幅する受信器４ｆについて説明する。すなわち、本実施形態に係る受信装置４ｆは、図１に示すＬＰＦ２４に代えて、デジタルスイッチングアンプ２６を備えている。
上記デジタルスイッチングアンプ２６は、サンプリングレートコンバータ２３（２３ａ〜２３ｃ）から出力されるデルタシグマ変調信号Ｓ２３の波高値を調整するレベル調整回路４１と、レベル調整回路４１の出力信号を入力信号とするデルタシグマ変調回路４２と、デルタシグマ変調回路４２の出力信号Ｓ４２を電力増幅する電力増幅回路４３と、電力増幅回路４３の出力に接続されたＬＰＦ４４とを備えている。また、電力増幅回路４３の出力信号は、デルタシグマ変調回路４２にフィードバックされている。さらに、本実施形態では、上記デルタシグマ変調回路４２へ、クロック信号生成回路２２からのクロック信号Ｓ２２が入力されている。
上記デルタシグマ変調回路４２は、送信装置３の上記デルタシグマ変調回路１１と略同様に、入力信号Ｓｉとフィードバック信号Ｓｆとの差を、１次または高次積分し、積分結果を上記クロック信号Ｓ２２が示すサンプリング周期で量子化している。一方、上記電力増幅回路４３は、例えば、量子化結果に基づいて、図示しない電源回路から印加される電源電圧を、量子化結果に基づいてスイッチングするスイッチング素子などによって実現されている。
これにより、量子化結果を示すパルス信号Ｓ４２は、波高値が電源電圧レベルになるように電力増幅されて出力される。電力増幅されたパルス信号Ｓ４３は、ＬＰＦ４４にて高周波成分が除去され、アナログの復調信号Ｓ４として、図示しないスピーカなどへ出力される。
ここで、上記デジタルスイッチングアンプ２６では、電力増幅回路４３の出力信号Ｓ４３がデルタシグマ変調回路４２にフィードバックされている。したがって、例えば、電源電圧のレベル変動などによって、パルス信号Ｓ４３の波高値が変動し、復調信号Ｓ４の信号レベルが変動しようとしても、デルタシグマ変調回路４２は、フィードバックされた信号に基づいて、当該変動を打ち消すように、自らの出力信号Ｓ４２を制御する。これにより、デジタルスイッチングアンプ２６は、デルタシグマ変調回路４２の出力信号Ｓ４２がフィードバックされる場合よりも、高精度に入力信号Ｓ２３を増幅できる。
また、上記構成の受信装置４ｆでは、デルタシグマ変調回路４２が、サンプリングレートコンバータ２３（２３ａ〜２３ｃ）と同様に、クロック信号Ｓ２２に基づいて動作しており、サンプリングレートコンバータ２３（２３ａ〜２３ｃ）は、デルタシグマ変調回路４２のサンプリング周期に一致するように、自らの出力周期（レベル調整回路４１の出力周期）を調整する。したがって、両者の不一致に起因する復調信号Ｓ４の波形歪みは発生せず、受信装置４ｆは、高品質な復調信号Ｓ４を出力できる。
なお、上記では、デジタルスイッチングアンプ２６の電力増幅率が固定の場合を例にして説明したが、例えば、電力増幅回路４３の出力信号Ｓ４３をデルタシグマ変調回路４２にフィードバックする際の減衰率を制御したり、レベル調整回路４１での減衰／増幅率を制御するなどして、デジタルスイッチングアンプ２６の電力増幅率を変更してもよい。
なお、送信装置３は、ネットワーク２を用いて、デルタシグマ変調信号Ｓ１１を示すデジタル信号Ｓ３を送信するだけではなく、例えば、図示しない制御ボタンから入力された信号などの制御信号を、トランスミッタ１２によって送信することによって、受信装置４ｆを制御できるように構成されていてもよい。上記制御信号としては、例えば、電源の入／切や、レベル調整回路４１を制御しての音量調節などを指示する信号が挙げられる。また、上記制御信号の送信方法は、上記デジタル信号Ｓ３のパケットの一部に、制御信号の情報を含める方法でもよいし、デジタル信号Ｓ３のパケットとは別のパケットをネットワーク２経由で送信する方法でもよい。なお、制御信号送信のトリガも、上述の制御ボタンからの指示に限るものではなく、例えば、入力信号Ｓｉが一定レベル以上になったときに送信するなど、予め定められた条件が成立したときに、送信装置３が自発的に送信してもよい。
〔第３の実施形態〕
本実施形態では、図１３を参照しながら、図１、図９または図１２に示す送信装置３（３ｄ）および受信装置４（４ｄ・４ｆ）に代えて用いられる送受信装置６について説明する。なお、以下では、一例として、図１２に示す送信装置３および受信装置４に代えて用いられる場合について説明する。
上記送受信装置６は、図１２に示す受信装置４ｆの構成に加えて、図１２に示す送信装置３のトランスミッタ１２を備えている。当該トランスミッタ１２は、送信装置３のデルタシグマ変調回路１１に代えて、デルタシグマ変調回路４２に接続されており、デルタシグマ変調回路４２が出力するデルタシグマ変調信号Ｓ４２を、上記ネットワーク２で伝送可能なフォーマットのデジタル信号Ｓ３に変換して、ネットワーク２に送出できる。
さらに、上記送受信装置６には、図示しな信号源からの入力信号が印加される入力端子Ｔｉと、上記サンプリングレートコンバータ２３（２３ａ〜２３ｃ）の出力端子との一方を選択して、レベル調整回路４１へ出力するスイッチ２７と、デルタシグマ変調回路４２の出力信号Ｓ４２および電力増幅回路４３の出力信号Ｓ４３の一方を選択して、デルタシグマ変調回路４２へフィードバックするスイッチ２８と、送受信装置６が、デジタル信号Ｓ３を出力するか、復調信号Ｓ４を出力するかに応じて、両スイッチ２７・２８の切り換えを制御する制御回路２９とが設けられている。
送受信装置６がデジタル信号Ｓ３をネットワーク２に出力する場合、制御回路２９は、スイッチ２７に入力端子Ｔｉ側を選択させると共に、スイッチ２８にデルタシグマ変調回路４２の出力信号Ｓ４２を選択させる。この状態では、デルタシグマ変調回路１１と同様に、デルタシグマ変調回路４２には、自らの出力信号Ｓ４２がフィードバックされる。したがって、デルタシグマ変調回路４２は、デルタシグマ変調回路１１と同様に、図示しない信号源からデルタシグマ変調回路４２へ入力される信号をデルタシグマ変調した信号Ｓ４２を出力できる。この結果、送受信装置６は、図１、図９または図１３に示す送信装置３（３ｄ）と同様に、当該デルタシグマ変調信号Ｓ４２に応じたデジタル信号Ｓ３をネットワーク２に出力できる。
一方、送受信装置６が、ネットワーク２から受信したデジタル信号Ｓ３に基づいて、復調信号Ｓ４を出力する場合、制御回路２９は、サンプリングレートコンバータ２３（２３ａ〜２３ｃ）の出力端子側を選択するようスイッチ２７に指示すると共に、電力増幅回路４３の出力信号Ｓ４３をフィードバックするようスイッチ２８に指示する。この状態では、図１３に示す各部材４１〜４４は、図１２に示すデジタルスイッチングアンプ２６と同様に接続されている。したがって、デジタルスイッチングアンプ２６と同様に、サンプリングレートコンバータ２３（２３ａ〜２３ｃ）の出力信号を増幅かつ復調した復調信号Ｓ４を出力できる。
上記構成では、デジタル信号Ｓ３の出力時（送信時）と、復調信号Ｓ４の出力時（受信時）との双方で、同じデルタシグマ変調回路４２が使用されている。したがって、両者を別に設ける場合、あるいは、送信時とは別に、復調信号Ｓ４の生成用に増幅回路を設ける場合に比べて、送受信可能な送受信装置６の回路構成を簡略化できる。
なお、特に、高品質のデルタシグマ変調信号Ｓ４２を生成したり、増幅・復調時の波形歪みを低減しようとすると、送信用のデルタシグマ変調回路や増幅・復調用の増幅回路の回路規模が複雑になりがちである。ところが、上記構成では、送信時と復調・増幅時との双方で同じデルタシグマ変調回路４２が使用されているので、当該デルタシグマ変調回路４２を十分に高精度に設定することで、回路規模を余り増大させることなく、送信時と復調・増幅時との双方の精度を向上できる。
また、両スイッチ２７・２８の切り換えだけで送信と受信（復調増幅）とを切り換えることができるので、送受信の切り換えが容易な送受信装置６を実現できる。
ところで、上記制御回路２９は、送受信装置６がネットワーク２に接続されているか否かを判定し、接続されていない場合、スイッチ２７に入力端子Ｔｉ側を選択させると共に、スイッチ２８に電力増幅回路４３の出力側を選択させてもよい。この場合は、例えば、ネットワーク２に接続されていない場合は、ヘッドホンアンプとして動作し、ネットワーク２に接続されている場合は、送信装置３として動作するポータブルオーディオ機器のように、スタンドアロンのアンプとしても動作可能な送受信装置６を実現できる。
なお、上記ネットワーク２への接続は、例えば、プラグが接続されているか否かを検出する接点からの出力、あるいは、レシーバ２１内部で利用されるキャリア信号の検出回路やバイアス電圧の検出回路からの出力などに基づいて検出できる。
〔第４の実施形態〕
ところで、上記各実施形態では、好適な一例として、リアルタイムに入力される入力信号Ｓｉを示すデジタル信号Ｓ３が伝送される場合について説明した。これに対して、本実施形態では、他の好適な一例として、送信装置が、ネットワーク接続されたストレージから、エンコードされたデジタルデータを読み出し、デコードすることによって、入力信号Ｓｉを生成する構成について、図１４を参照しながら説明する。なお、入力信号Ｓｉを生成する構成は、上述の第１ないし第３の実施形態のいずれにも適用できるが、以下では、一例として、第１の実施形態の構成に適用した場合について説明する。
すなわち、本実施形態に係る通信システム１ｇに設けられたストレージ７は、例えば、ＭＰ３（Ｍｏｖｉｎｇ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔ  Ｇｒｏｕｐ  −１  Ａｕｄｉｏ  Ｌａｙｅｒ  ３）や、ＡＴＲＡＣ（Ａｄａｐｔｉｖｅ  Ｔｒａｎｓｆｏｒｍ  Ａｃｏｕｓｔｉｃ  Ｃｏｄｉｎｇ）など、エンコードされたデジタルデータを記憶する記憶部５１と、ネットワーク２経由で、当該デジタルデータＳ７を送信装置３ｇに送信するトランスミッタ５２とを備えている。
一方、本実施形態に係る送信装置３ｇは、図１に示す送信装置３と略同様であるが、トランスミッタ１２に代えて、図９と同様のトランシーバ１２ｄが設けられている。さらに、本実施形態に係る送信装置３ｇには、上記ストレージ７から受け取ったデジタルデータＳ７をデコードすると共に、デコードした信号を入力信号Ｓｉとして、デルタシグマ変調回路１１へ与えるデコード部（デコード手段）１５が設けられている。当該デコード部１５は、例えば、上述のＭＰ３およびＡＴＲＡＣなど、予め定められた複数の方式のうち、いずれの方式でエンコードされたデジタルデータＳ７であってもデコードできるように構成されている。
本実施形態では、送信装置３ｇは、例えば、図１に示すデルタシグマ変調回路１１、トランスミッタ１２およびクロック信号生成回路１３を含む拡張基板が装着されたパーソナルコンピュータによって実現されている。また、上記デコード部１５は、当該コンピュータがプログラムを実行することで実現される機能ブロックとして実現されている。
また、上記デコード部１５には、エンコードされたデジタルデータＳ７のフォーマットに従って、クロック信号生成回路１３の発振周波数を設定するなどして、デルタシグマ変調回路１１のサンプリング周波数を設定する伝送速度調停部（伝送速度調停手段）１６も設けられている。
上記サンプリング周波数は、ネットワーク２の伝送帯域の削減が求められる場合には、入力信号Ｓｉの劣化が支障にならない範囲で、できるだけ低い周波数に設定する方が望ましい。さらに、著作権保護の観点からは、上記サンプリング周波数で生成されたデルタシグマ変調信号Ｓ１１のデータ量が、上記エンコードされたデジタルデータＳ７のデータ量よりも十分大きく設定される方が望ましい。
上記設定値は、予め幾つかの種類に限定されており、例えば、本実施形態に係る伝送速度調停部１６では、ＣＤのサンプリング周波数である４４．１〔ｋＨｚ〕の２ｎ倍の周波数を、デルタシグマ変調回路１１のサンプリング周波数として設定するように構成されている。なお、ｎは、自然数である。このように、設定値が幾つかの種類に限定されているので、任意に設定可能な場合と比較して、余り回路を複雑にすることなく、送信装置３ｇあるいは受信装置４に設けられたクロック信号生成回路１３・２２は、十分な精度でクロック信号Ｓ１３・Ｓ２２を生成できる。
さらに、伝送速度調停部１６は、トランシーバ１２ｄへ指示して、上記サンプリング周波数を示すデータ（例えば、ｎなど）を、ネットワーク２を介して、受信装置４に送信できる。一方、受信装置４は、当該データに基づいて、クロック信号生成回路２２の発振周波数を調整するなどして、サンプリングレートコンバータ２３（２３ａ〜２３ｃ）の出力周期を決定できる。
上記構成によれば、送信装置３ｇがストレージ７からのデジタルデータＳ７をデコードした後、デコードされた信号に基づいて、デルタシグマ変調信号Ｓ１１を作成し、当該デルタシグマ変調信号Ｓ１１を示すデジタル信号Ｓ３を受信装置４に送信する。したがって、受信装置４は、ストレージ７から送出されたデジタルデータＳ７のエンコード方式に拘わらず、デルタシグマ変調信号Ｓ１１を示すデジタル信号Ｓ３を受信し、復調できればよい。
このように、デコード機能が送信装置３ｇに集約されているため、複数の受信装置４が全てのエンコード方式に対応したデコード部１５を備える構成と比較して、多くのエンコード方式のいずれかでエンコードされたデジタルデータＳ７を各受信装置４で再生可能な通信システム１ｇを容易に実現できる。したがって、例えば、５．１チャネルシステムのようにリアルな音場空間を構築するために多数のスピーカが必要となるシステムなど、多くの受信装置３ｇが不可欠なシステムに特に好適に使用できる。
また、上記構成では、デコード機能が送信装置３ｇに集約されているため、最終的なアナログ出力を生成する受信装置４には、複雑なデコード回路が不要になる。したがって、デコード回路に起因する高周波ノイズが上記アナログ出力に影響を与えるという不具合も回避できる。
さらに、デルタシグマ変調信号Ｓ１１は、局所的には、乱数とみなすことができるために、圧縮しづらい。したがって、エンコードされたデジタルデータＳ７をデコードした後でデルタシグマ変調信号Ｓ１１に変調し、当該デルタシグマ変調信号Ｓ１１を示すデジタル信号Ｓ３を送信すると共に、当該デルタシグマ変調信号Ｓ１１のデータ量が上記デジタルデータＳ７のデータ量よりも増大するように、伝送速度調停部１６の設定値を設定することによって、ネットワーク２上のパケットをそのまま記録してコピーするという不正コピーがしにくくなり、不正なコピーをある程度防止できる。
なお、上記では、伝送速度調停部１６が、デジタルデータＳ７のフォーマットに基づいて設定値を決定する場合について説明したが、例えば、ネットワーク２に接続された管理ノードの情報（例えば、ＩＥＥＥ１３９４であれば、バスマネージャなど）を参照して決定してもよいし、受信装置４の能力（どの値に設定可能か）を参照して決定してもよい。
また、上記では、デルタシグマ変調回路１１がハードウェアで実現されている場合を例にして説明したが、デルタシグマ変調回路１１の一部または全部をソフトウェアによって実現してもよい。さらに、上記では、デコード部１５をソフトウェアで実現する場合を例にして説明したが、デコード部１５の一部または全部を同様の動作を行うハードウェアで実現してもよい。ただし、いずれの場合であっても、ソフトウェアあるいはハードウェアの追加によって、デコード部１５がデコード可能なデジタルデータＳ７の種類を増やすことができるように、デコード部１５に拡張性を持たせておくことが望ましい。
〔第５の実施形態〕
図１５に示すように、本実施形態に係る通信システム１ｈは、図１２に示す通信システム１ｆに類似しているが、ネットワーク２に代えて、図９と同様に、クロック信号源５を有するネットワーク２ｄが設けられている。
また、本実施形態に係る送信装置３ｈでは、図９と同様に、トランスミッタ１２に代えて、トランシーバ１２ｄが設けられている。さらに、送信装置３ｈは、クロック信号生成回路１３に代えて、トランシーバ１２ｄが受け取ったクロック信号Ｓ５に同期したクロック信号Ｓ１３ｈを生成するＰＬＬ回路１３ｈを備えている。
一方、本実施形態に係る受信装置４ｈには、クロック信号生成回路２２に代えて、レシーバ２１が受け取ったクロック信号Ｓ５に同期したクロック信号Ｓ２２ｈを生成するＰＬＬ回路２２ｈが設けられている。これに伴ない、サンプリングレートコンバータ２３（２３ａ〜２３ｄ）が削除されており、レシーバ２１は、デルタシグマ変調信号Ｓ１１の各パルスを示すデータ列Ｓ２１を順次生成する際、当該クロック信号Ｓ２２ｈが示す周期で、データ列Ｓ２１の各ビットを順次生成する。
上記構成であっても、クロック信号源５の精度がデルタシグマ変調信号Ｓ１１の復調に十分な精度であれば、受信装置４ｈは、何ら支障なく、デルタシグマ変調信号Ｓ１１を示すデジタル信号Ｓ３に基づいて、デルタシグマ変調信号Ｓ１１を復調できる。
例えば、ＩＥＥＥ１３９４では、１２５〔μｓ〕といった比較的短い周期で時刻合わせのための情報が送信されている。したがって、当該情報に基づいて、各ＰＬＬ回路１３ｈ・２２ｈが、それぞれ１１．２８９６〔ＭＨｚ〕のクロック信号Ｓ１３ｈ・Ｓ２２ｈを生成することで、受信装置４ｈは、送信装置３ｈが生成したデジタル信号Ｓ３を、ＨｉＦｉオーディオとして十分な品位で復調できる。
このように、上記構成の受信装置４ｈは、デルタシグマ変調信号Ｓ１１を示すデジタル信号Ｓ３が、パケット通信するネットワーク２ｄ、すなわち、デルタシグマ変調信号Ｓ１１の各パルスが同じ時間間隔で伝送されるとは限らず、他のデータも伝送される可能性のあるネットワーク２ｄを経由して伝送されているにも拘わらず、当該デジタル信号Ｓ３を、何ら支障なく復調できる。したがって、マルチビットの信号を示すデジタル信号を伝送する場合と比較して、簡単な回路で、波形歪みの少ない復調信号Ｓ４を出力可能な受信装置４ｈを実現できる。
また、ネットワーク２の精度が十分な場合は、例えば、図１６に示す通信システム１ｉのように、送信装置３ｉから受信装置４ｈに、受信装置４ｈのＰＬＬ回路２２ｈが参照する信号を送信してもよい。
具体的には、本変形例に係る通信システム１ｉは、図１に示すネットワーク２と、図１５に示す受信装置４ｈと、送信装置３ｉとを備えている。当該送信装置３ｉは、図１に示す送信装置３と略同様の構成であるが、クロック信号生成回路１３がトランシーバ１２へ指示して、クロック信号Ｓ１３に同期したデジタル信号を受信装置４ｈに送信する点が異なっている。
一方、受信装置４ｈのＰＬＬ回路２２ｈは、ネットワーク２ｄからのクロック信号Ｓ５に代えて、当該デジタル信号に基づいて、クロック信号Ｓ２２ｈを生成する。これにより、ネットワーク２がクロック信号Ｓ１３に同期したデジタル信号を伝送する際の時間精度が、デルタシグマ変調信号Ｓ１１の復調に十分な精度であれば、受信装置４ｈは、何ら支障なく、デルタシグマ変調信号Ｓ１１を示すデジタル信号Ｓ３に基づいて、デルタシグマ変調信号Ｓ１１を復調できる。
また、さらに他の変形例として、図１７に示す通信システム１ｊのように、受信装置４ｊから送信装置３ｈへ、送信装置３ｈのＰＬＬ回路１３ｈが参照する信号を送信してもよい。
具体的には、本変形例に係る通信システム１ｊは、図１５に示す送信装置３ｈと、上記ネットワーク２と、受信装置４ｊとを備えている。当該受信装置４ｊは、図１５に示す受信装置４ｈと略同様であるが、ＰＬＬ回路２２ｈではなく、図１と同様のクロック信号生成回路２２を備えている。また、受信装置４ｊには、レシーバ２１に代えて、ネットワーク２とデータを送受可能なトランシーバ２２ｊが設けられており、デジタル信号Ｓ３の受信に加えて、クロック信号Ｓ２２に同期したデジタル信号を送信装置３ｈに送信できる。
一方、送信装置３ｈのＰＬＬ回路１３ｈは、ネットワーク２ｄからのクロック信号Ｓ５に代えて、当該デジタル信号に基づいて、クロック信号Ｓ１３ｈを生成する。これにより、ネットワーク２がクロック信号Ｓ２２に同期したデジタル信号を伝送する際の時間精度が、デルタシグマ変調信号Ｓ１１の復調に十分な精度であれば、送信装置３ｈは、受信装置４ｊが要求するサンプリング周波数のデルタシグマ変調信号Ｓ１１を生成できる。一方、受信装置４ｊは、当該デルタシグマ変調信号Ｓ１１を示すデジタル信号Ｓ３に基づいて、高品質な復調信号Ｓ４を生成できる。ただし、本変形例に係る通信システム１ｊでは、送信装置３ｈのサンプリング周期が受信装置４ｈからの信号によって調整される。したがって、本変形例に係る送信装置３ｈとしては、図示しない信号源からリアルタイムに入力される発生する信号を変調する構成よりも、例えば、第４の実施形態の構成のように、例えば、ＣＤ−ＲＯＭや半導体記憶媒体など、媒体に蓄積された信号を変調する方が適している。
なお、図１５ないし図１７では、図１２と同様に、送信装置３…と受信装置４…とが異なる構成で、しかも、受信装置４がデジタルスイッチングアンプ２６を有する場合を例にして説明したが、これに限るものではない。例えば、図１に示す通信システム１と同様に、デジタルスイッチングアンプ２６に代えて、ＬＰＦ２４を備えていてもよい。また、図１３と同様に、各受信装置４…の構成に、スイッチ２７・２８、制御回路２９およびトランスミッタ１２を加えることによって、送受信装置６を実現してもよい。この場合は、送信用のデルタシグマ変調回路と増幅用のデルタシグマ変調回路とを共用できる。
このように、本実施形態に係る通信システム１ｈ〜１ｊでは、ネットワーク２（２ｄ）が、十分な精度でクロック信号、または、それに同期した信号を伝送できれば、第１ないし第４の実施形態と略同様の効果が得られる。
ただし、ネットワーク２が無線通信網やインターネットの場合のように、送信装置３…および受信装置４…間で、十分に周期が安定した信号（例えば、ＩＥＥＥ１３９４の場合の１２５〔μｓ〕周期の信号など）を送受できない場合は、第１ないし第４の実施形態のように、受信装置４…がクロック信号生成回路２２を備えている方が望ましい。
このように、本発明に係る受信装置は、単位時間あたりのパルス数が信号波形に応じて変化するパルス数変調信号をパケット分割することによって生成されたデジタル信号を、ネットワークから受け取り、当該デジタル信号からパルス数変調信号を示すビット列を抽出する受信手段と、上記ビット列の各ビットに応じたパルスを、予め定める周期で出力するパルス数変調信号出力手段とを備えている構成である。
なお、本発明の受信装置が、パルス数変調信号出力手段の出力信号を増幅かつ復調するアンプを備えている場合、当該アンプは、アナログアンプであってもよい。しかしながら、消費電力を低減し、しかも、より波形歪みの少ない信号の復調が求められるときには、当該アンプは、入力信号をデルタシグマ変調するデルタシグマ変調手段と、当該デルタシグマ変調手段が出力するパルス列を電力増幅する電力増幅手段と、当該電力増幅手段の出力を復調する復調手段とを有するデジタルスイッチングアンプである方が望ましい。
当該構成によれば、パルス数変調信号出力手段の出力信号は、デルタシグマ変調手段によって、デルタシグマ変調される。さらに、デルタシグマ変調手段の出力は、電力増幅手段によって、電力増幅された後、復調手段によって、復調される。なお、デルタシグマ変調手段は、入力信号とアンプの出力に応じたフィードバック信号との差を積分し、積分結果を量子化することで、デルタシグマ変調しているので、デルタシグマ変調手段の前段に、復調手段とは別のローパスフィルタを設ける必要がない。
ここで、電力増幅手段は、パルス列を電力増幅すればよいので、導通または遮断のいずれかの状態を取るスイッチング素子によって構成できる。したがって、パルス数変調信号出力手段の出力信号をローパスフィルタによって復調した後、能動領域で動作するトランジスタからなるアナログアンプによって増幅する場合と比較して、少ない消費電力で、波形歪みの少ない復調信号を生成できる。
さらに、上記構成に加えて、上記デルタシグマ変調手段が出力するパルス数変調信号をパケット分割することによりデジタル信号を生成し、当該デジタル信号を上記ネットワークへ送信する送信手段と、受信したパルス数変調信号を復調する受信モード時には、上記デルタシグマ変調手段の入力端子に上記パルス数変調信号出力手段の出力信号を入力し、デジタル信号を送信する送信モード時には、送信すべき信号の信号源から入力された信号を、上記入力端子に入力する入力切り換え手段とを備えていてもよい。
上記構成において、送信モード時において、入力切り換え手段は、上記信号源から入力された信号を、デジタルスイッチングアンプのデルタシグマ変調手段に入力し、デルタシグマ変調手段が出力するパルス数変調信号が、送信手段によってパケット分割されて、上記ネットワークに送信される。これにより、受信装置は、送受信装置として動作できる。
ここで、上記構成では、受信時に増幅・復調するためのデルタシグマ変調手段が、送信時にデルタシグマ変調してパルス数変調信号を生成するためにも使用されている。したがって、各用途毎にデルタシグマ変調手段を設ける場合よりも、パルス数変調信号を示すデジタル信号を送信可能な受信装置（送受信装置）の構成を簡略化できる。
ここで、受信モード時にも、デルタシグマ変調手段の出力信号をデルタシグマ変調手段にフィードバックしてもよいが、デジタルスイッチングアンプが増幅する際の精度向上が求められる場合は、以下の構成を備えている方が望ましい。
すなわち、上記構成に加えて、上記受信モード時には、上記電力増幅手段の出力信号を上記デルタシグマ変調手段にフィードバックすると共に、上記送信モード時には、上記デルタシグマ変調手段の出力信号をフィードバックする帰還路切り換え手段を備えている方が望ましい。
当該構成によれば、受信モード時において、電力増幅手段の出力信号がデルタシグマ変調手段にフィードバックされる。したがって、電源電圧レベル変動などによって、電力増幅手段の出力信号が不所望に変化したとしても、デルタシグマ変調手段は、当該変化に起因する復調信号の波形歪みを打ち消すようなパルス列を出力できる。この結果、受信モード時において、復調手段は、より高品質な復調信号を出力できる。
また、上記構成に加えて、上記受信装置が上記ネットワークに接続されていない場合は、上記入力切り換え手段に、上記信号源から入力された信号を選択させ、上記帰還路切り換え手段に、上記電力増幅手段の出力信号を選択させてもよい。
当該構成によれば、ネットワークに接続されていない場合、上記両切り換え手段の切り換えによって、上述の信号源を増幅するアンプとして動作できる。この結果、両切り換え手段の切り換え方法を変更するだけで、単なるアンプとしても動作可能な受信装置を実現できる。
ところで、上記ネットワークがクロック信号を十分な精度で伝送できれば、受信装置のパルス数変調信号出力手段がパルス数変調信号の各パルスを出力する周期を示すクロック信号を、送信装置から受信装置へ伝送してもよい。また、十分に高精度なクロック信号源がネットワークに設けられている場合は、当該クロック信号源からのクロック信号に基づいて、送信装置および受信装置が動作してもよい。あるいは、ネットワークがクロック信号を十分な精度にて伝送可能で、しかも、上述の信号源が蓄積された信号を再生する場合は、受信側のクロック信号を送信側に伝送してもよい。
ただし、ネットワークがデジタル信号を伝送する際、時間方向の精度は、データの伝送には十分であっても、受信装置において、パルス数変調信号の各パルスを出力する周期を示すクロック信号を伝送するためには、十分ではないことが多い。特に、無線のように、通信が途切れる可能性がある場合、あるいは、インターネットのように、多くのノードを経由してデータが伝送される場合には、送信装置から受信装置までの経路全てで、十分な精度を持ったネットワークを構築することが難しい。一方、クロック信号の安定性が低下すると、波形が歪む虞れがある。
したがって、送信装置から受信装置までの経路のいずれかに時間方向の精度が十分ではないノードを有するネットワークからのデジタル信号を受信する可能性がある場合、あるいは、受信装置において、より波形歪みの少ないパルス数変調信号の出力が求められる場合には、以下の構成を備えている方が望ましい。
すなわち、上記パルス数変調信号を示すデジタル信号の伝送中、上記ネットワークとは独立して、パルス数変調信号のサンプリング周波数と同一周波数のタイミングを示す受信側クロック信号を生成する受信側クロック信号生成手段を備え、上記パルス数変調信号出力手段は、上記受信手段により抽出されたパルス数変調信号の各パルスを、上記受信側クロック信号の示すタイミングの周波数に変換して出力するサンプリングレート変換手段である方が望ましい。
なお、受信側クロック信号は、パルス数変調信号を示すデジタル信号の伝送中にネットワークと独立して生成されていれば、予め固定値の周波数に設定されていてもよいし、例えば、デジタル信号の伝送前に、送信装置から受信装置へ上記ネットワークを介して伝送された指示に応じた周波数に設定されていてもよい。
上記構成では、パルス数変調信号を示すデジタル信号の伝送中、受信装置の受信側クロック信号生成手段は、ネットワークと独立して、受信側クロック信号を生成する。したがって、ネットワークを介して伝送される信号に基づき、ＰＬＬ回路によって受信側クロック信号を生成する場合とは異なり、パルス数変調信号を示すデジタル信号の伝送中に受信側クロック信号が変動して、パルス数変調信号を復調した信号の周波数や再生時間が変化するなどの不具合が発生しない。したがって、サンプリングレート変換手段は、受信側クロック信号が変動する場合に比べて、波形歪みの少ない信号を復調可能なパルス数変調信号を出力できる。
ここで、受信側クロック信号生成手段は、ネットワークと独立して受信側クロック信号を生成しているので、受信側クロック信号の示すタイミングの周波数が、ネットワークを伝送されるパルス数変調信号のサンプリング周波数に一致するように、予め設定されていたとしても、例えば、周囲温度の影響や受信装置の個体差などによって、ネットワークを伝送されるパルス数変調信号のサンプリング周波数と、受信側クロック信号の示すタイミングの周波数とを完全に一致させることは難しい。
ところが、上記構成では、サンプリングレート変換手段が、ネットワークを介して伝送されたパルス数変調信号の各パルスを、受信側クロック信号が示すタイミングの周波数に変換して出力する。したがって、上記サンプリングレート変換手段は、上記サンプリング周波数と受信側クロック信号が示すタイミングの周波数とが完全には一致していない場合であっても、フロー制御のための指示を送信側へ送信する必要がない。この結果、送信装置が、ネットワークを介して、複数の受信装置に、同じ内容のパルス数変調信号を伝送する場合や、送信装置がリアルタイムに変調したパルス数変調信号を伝送する場合であっても、受信装置は、高品質な信号を復調可能なパルス数変調信号、すなわち、クロック信号の周期変動に起因する波形歪みの発生しない信号を復調可能なパルス数変調信号を出力できる。
ここで、復調信号のレベルを示す値のデジタル信号（マルチビットのデジタル信号）を伝送する場合と異なり、上記ネットワークには、パルス数変調信号が伝送されており、当該パルス数変調信号は、積分によって復調される。したがって、マルチビットの場合と異なり、例えば、ネットワークを伝送されるパルス数変調信号のサンプリング周波数の方が受信側クロック信号の示すタイミングの周波数よりも高い場合に、サンプリングレート変換手段がビットを削除する操作、あるいは、低い場合に、サンプリングレート変換手段がビットを挿入する操作や出力をハイインピーダンスに保つ操作など、比較的簡単な回路で実施可能な変換操作によって、サンプリングレートを変換したとしても、変換に伴なう誤差が復調信号に現れにくい。
これにより、マルチビットのデジタル信号を伝送する場合に比べて、簡単な回路でサンプリングレート変換手段を構成したとしても、受信装置は、上記高品質な信号を復調可能なパルス数変調信号を出力できる。
これらの結果、簡単な回路構成で、しかも、送信装置が、ネットワークを介して、複数の受信装置に、同じ内容のパルス数変調信号を伝送する場合や、送信装置がリアルタイムに変調したパルス数変調信号を伝送する場合であっても、上記高品質な信号を復調可能なパルス数変調信号を生成可能な受信装置を実現できる。
上記構成に加えて、上記サンプリングレート変換手段は、上記ネットワークを伝送されるパルス数変調信号のサンプリング周波数よりも上記受信側クロック信号が示すタイミングの周波数の方が低い場合、受信したパルス数変調信号のパルス列の合間に、パルスを挿入して、出力信号の周波数を上記受信側クロック信号の示すタイミングの周波数に設定してもよい。なお、当該挿入するパルスの値は、例えば、ランダムに決定してもよいし、交互に０と１とになるように制御してもよい。また、パルス数変調信号のパルス列の履歴を予め定める数だけ記憶しておき、当該履歴に基づいて決定してもよい。
当該構成によれば、サンプリングレート変換手段は、受信側クロック信号が示すタイミングの周波数の出力信号を確実に出力できる。また、当該出力信号は、パルス数変調されたデジタル信号なので、例えば、ネットワークを介して、他の装置に送信したり、デジタルデータを格納する記録媒体に蓄積したり、デジタルデータとして演算処理するなど、種々のデジタル処理が可能になる。
一方、上記サンプリングレート変換手段の出力端子が、入力端子へ電位として入力される信号を積分する積分器に接続されている場合、上記サンプリングレート変換手段は、上記ネットワークを伝送されるパルス数変調信号のサンプリング周波数よりも上記受信側クロック信号が示すタイミングの周波数の方が低い場合、受信したパルス数変調信号のパルス列の合間に、上記出力端子をハイインピーダンスに保つ期間を設けて、出力信号の周波数を上記受信側クロック信号の示すタイミングの周波数に設定してもよい。なお、上記積分器は、上述のデジタルスイッチングアンプであってもよいし、復調用のローパスフィルタであってもよい。
当該構成によれば、サンプリングレート変換手段は、パルス列の合間にハイインピーダンスの期間を設けるので、出力信号の周波数が、受信側クロック信号の示すタイミングの周波数と同一の出力信号を確実に出力できる。また、サンプリングレート変換手段が出力端子をハイインピーダンスに保つと、積分器は、一周期前までの積分値を保持することができるので、サンプリングレートの変換に起因する積分結果の誤差を抑えることができ、当該誤差に起因する波形歪みの発生を抑制できる。これにより、さらに波形歪みの少ない信号を出力可能な受信装置を実現できる。
また、サンプリングレート変換手段がパルス列の合間にビットを挿入するかハイインピーダンスの期間を設けるかに関わらず、上記サンプリングレート変換手段は、受信したパルス数変調信号のパルス列を周期的に操作して、出力信号の周波数を上記受信側クロック信号が示すタイミングの周波数に設定してもよい。
この場合は、周期的に操作するので、周期的ではない場合に比べて簡単な回路構成で、サンプリングレート変換手段の出力信号を変換できる。
また、周期的に操作する代わりに、上記サンプリングレート変換手段は、上記サンプリングレート変換手段は、受信したパルス数変調信号のパルス列を操作する周期が変動し、しかも、各周期の平均値を、出力信号の周波数を上記受信側クロック信号が示すタイミングの周波数に一致させる値になるように、上記周期を制御してもよい。
この場合は、各周期の平均値が上記の値に制御されているので、サンプリングレート変換手段は、何ら支障なく、出力信号の周波数を受信側クロック信号に応じた周波数に設定できる。さらに、パルス列の操作周期が変動しているので、パルス列の操作に起因して、パルス数変調信号の復調信号に波形歪みが発生したとしても、当該歪みを知覚しにくい。この結果、より高品質な信号を復調可能なパルス数変調信号を出力できる。
一方、本発明に係る通信システムは、上記課題を解決するために、上記各構成の受信装置のいずれかと、伝送すべき信号をデルタシグマ変調してパルス数変調信号を生成し、当該パルス数変調信号をパケット分割してデジタル信号を生成すると共に、当該デジタル信号を上記ネットワークを介して上記受信装置に送信する送信装置とを備えている。
それゆえ、上記各受信装置と同様に、パルス数変調信号を示すデジタル信号が、パケット通信するネットワーク、すなわち、パルス数変調信号の各パルスが同じ時間間隔で伝送されるとは限らず、他のデータも伝送される可能性のあるネットワークを経由して伝送されている場合において、受信装置は、マルチビットの信号を示すデジタル信号を伝送する場合と比較して、復調時の波形歪みの削減と、簡単な回路構成とを両立可能なパルス数変調信号を、何ら支障なく生成できる。この結果、マルチビットの場合と比較して、受信装置の回路構成を簡略化でき、しかも、受信装置が波形歪みの少ない信号を復調可能な通信システムを実現できる。
さらに、パルス数変調信号の双方向伝送が望まれる場合は、上記構成に加えて、上記送信装置および受信装置は、上述の各受信装置のうち、送信手段を有する受信装置である方が望ましい。
当該構成では、送信用のパルス数変調信号を生成するためのデルタシグマ変調手段と、受信時に増幅・復調するためのデルタシグマ変調手段とが共用されているので、双方を別々に設ける場合よりも簡単な回路構成で、双方向に、パルス数変調信号を伝送可能な通信システムを実現できる。
また、上記送信装置は、上記ネットワークとして、パルス数変調信号のサンプリングクロックとは独立したクロック信号に基づいて動作する中間ノードを含むネットワークへ、当該パルス数変調信号を示すデジタル信号を送信してもよい。
当該構成では、ネットワークが上記中間ノードを含んでいるため、送信装置から受信装置へクロック信号を伝送しようとすると、パルス数変調信号を示すデジタル信号の伝送中であっても、受信側のクロック信号の周波数が変動しやすく、パルス数変調信号を復調した信号の品質が低下しやすい。
これに対して、上記構成の受信装置では、パルス数変調信号を示すデジタル信号の伝送中に受信側クロック信号の周波数が変動しないので、当該変動に起因する品質低下が発生しない。この結果、送信装置が、上記中間ノードを含むネットワークへパルス数変調信号を送信する場合に特に好適である。
また、上記構成に加えて、上記送信装置には、複数のエンコード方式のいずれかでエンコードされたデジタルデータをデコードして、上記伝送すべき信号を生成するデコード手段が設けられていてもよい。
当該構成によれば、送信装置において、各方式に対応したデコード処理が行われるので、上記デジタルデータが、いずれの方式でエンコードされていたとしても、受信装置を変更する必要がない。したがって、各方式に対応したデコード処理を行うための部材を各受信装置に設ける構成に比べて、簡単な構成で、各受信装置が、複数のエンコード方式のいずれかでエンコードされたデジタルデータを復調可能な通信システムを実現できる。
なお、デジタルデータは、送信装置に蓄積されていてもよいが、送信装置は、上記ネットワーク経由でデジタルデータを取得してもよい。この場合であっても、当該ネットワークがパケット化されたデジタル信号を伝送するので、パルス数変調された信号と見かけ上同時に、エンコードされたデジタルデータを取得できる。
また、上記構成に加えて、デルタシグマ変調する際のサンプリング周波数を予め定められた複数の選択肢から選択する伝送速度調停手段を備えていてもよい。なお、伝送速度調停手段は、ネットワーク内に設けられていてもよいし、送信装置あるいは受信装置に設けられていてもよい。また、送信装置の部材と受信装置の部材とが協調して動作することで、伝送速度調停手段を実現してもよい。
当該構成では、サンプリング周波数を変更して、伝送すべき信号に応じた値に設定できる。さらに、サンプリング周波数が予め定められた複数の選択肢のいずれかなので、任意に設定可能な構成に比べて、ＰＬＬ回路やクロック信号生成回路など、送信装置において、サンプリングタイミングを決定するための信号を生成する部材、および、受信装置において、パルス数変調信号出力手段の出力タイミングを決定するための信号を生成する部材の構成を、各信号の精度を低下させることなく簡略化できる。
さらに、上記構成に加えて、上記送信装置は、デルタシグマ変調する際のサンプリング周波数を予め定められた複数の選択肢から選択する伝送速度調停手段を備え、上記伝送速度調停手段は、上記エンコードされたデジタルデータの単位時間あたりのデータ量よりも、当該単位時間あたりの上記パルス数変調信号のデータ量の方が大きくなるように、上記サンプリング周波数を決定してもよい。
ここで、デルタシグマ変調によって生成されたパルス数変調信号は、局所的には乱数とみなすことができるため簡単には圧縮しづらい。したがって、上述のように、サンプリング周波数を決定することによって、ネットワーク上のパケットを、そのまま記録してコピーすることが難しくなり、不正なコピーをある程度防止できる。
一方、本発明に係るサンプリングレート変換手段は、単位時間あたりのパルス数が信号波形に応じて変化するパルス数変調信号をパケット分割することによって生成されたデジタル信号から抽出された、上記パルス数変調信号を示すビット列の各ビットに応じたパルスを、予め定める周期で出力する構成である。
上記構成においては、上記抽出されたパルス数変調信号の各パルスを、上記パルス数変調信号を示すデジタル信号の伝送中、ネットワークとは独立して、上記パルス数変調信号のサンプリング周波数と同一周波数のタイミングを示す信号として生成された受信側クロック信号の示すタイミングの周波数に変換して出力することが望ましい。
さらに、上記構成において、入力されるパルス数変調信号のサンプリング周波数よりも上記受信側クロック信号が示すタイミングの周波数の方が低い場合、入力されるパルス数変調信号のパルス列の合間に、パルスを挿入して、出力信号の周波数を上記受信側クロック信号の示すタイミングの周波数に設定することが好ましい。
さらに、上記構成において、上記挿入するパルスの値は、交互に０と１とになるように制御されることが望ましい。
また、上記構成において、入力されるパルス数変調信号のサンプリング周波数よりも上記受信側クロック信号が示すタイミングの周波数の方が高い場合、入力されるパルス数変調信号のパルス列からパルスを削除して、出力信号の周波数を上記受信側クロック信号の示すタイミングの周波数に設定するように構成してもよい。
あるいは、上記構成において、出力端子が、入力端子へ電位として入力される信号を積分する積分器に接続されていると共に、入力されるパルス数変調信号のサンプリング周波数よりも上記受信側クロック信号が示すタイミングの周波数の方が低い場合、入力されるパルス数変調信号のパルス列の合間に、上記出力端子をハイインピーダンスに保つ期間を設けて、出力信号の周波数を上記受信側クロック信号の示すタイミングの周波数に設定するように構成してもよい。
さらに、上記構成において、入力されるパルス数変調信号のパルス列を周期的に操作して、出力信号の周波数を上記受信側クロック信号が示すタイミングの周波数に設定することが望ましい。
あるいは、上記構成において、入力されるパルス数変調信号のパルス列を操作する周期が変動し、しかも、各周期の平均値が、出力信号の周波数を上記受信側クロック信号が示すタイミングの周波数と一致させる値になるように、上記周期を制御することが望ましい。
上記構成のサンプリングレート変換手段によれば、本発明による受信装置と同様の作用効果を得ることができる。
発明を実施するための最良の形態の項においてなした具体的な実施態様または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する特許請求事項の範囲内で、いろいろと変更して実施することができるものである。
産業上の利用の可能性
以上のように、本発明の受信装置によれば、マルチビットの信号を示すデジタル信号を伝送する場合と比較して、復調時の波形歪みの削減と、簡単な回路構成とを両立可能なパルス数変調信号を、何ら支障なく生成できる。よって、本発明は、マルチビットの場合と比較して、簡単な回路構成で、波形歪みの少ない信号を復調可能な受信装置を実現することに適している。
【図面の簡単な説明】
図１は、本発明の一実施形態を示すものであり、通信システムの要部構成を示すブロック図である。
図２は、上記通信システムで伝送される、１ビットのパルス数変調信号と、従来技術で伝送される、マルチビットのパルスコード変調信号とを示すものであり、データ列の操作が影響する時間幅を示す説明図である。
図３は、上記通信システムの受信装置に設けられたサンプリングレートコンバータの構成例を示すブロック図である。
図４は、上記サンプリングレートコンバータの動作を示すものであり、送信側でのサンプリング周期の方が長い場合を示すタイミングチャートである。
図５は、上記サンプリングレートコンバータの動作を示すものであり、送信側でのサンプリング周期の方が短い場合を示すタイミングチャートである。
図６は、上記サンプリングレートコンバータの変形例を示すブロック図である。
図７は、上記サンプリングレートコンバータのさらに他の変形例を示すブロック図である。
図８は、上記サンプリングレートコンバータの別の変形例を示すブロック図である。
図９は、上記通信システムの変形例を示すブロック図である。
図１０は、上記通信システムのさらに他の変形例を示すブロック図である。
図１１は、上記通信システムのさらに他の変形例を示すブロック図である。
図１２は、本発明の他の実施形態を示すものであり、通信システムの要部構成を示すブロック図である。
図１３は、本発明のさらに他の実施形態を示すものであり、送受信装置の要部構成を示すブロック図である。
図１４は、本発明の別の実施形態を示すものであり、通信システムの要部構成を示すブロック図である。
図１５は、本発明のまた別の実施形態を示すものであり、通信システムの要部構成を示すブロック図である。
図１６は、上記通信システムの変形例を示すブロック図である。
図１７は、上記通信システムのさらに他の変形例を示すブロック図である。
図１８は、従来例を示すものであり、通信システムの要部構成を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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