(57)【要約】本発明のスイッチ装置（１０）は、３つの接続用端子（Ｐ１，Ｐ２，Ｐ３）と２つの同チャネル型ＦＥＴ（１１１，１２１）を有し、２つのＦＥＴの一対の主端子の一方が第１の接続用端子に、他方が第２及び第３の接続用端子に、それぞれ直流阻止用容量性素子（Ｃｂ）を介して接続されており、第１のＦＥＴのゲートに第１のバイアス電圧（Ｖｂ１）が、第２のＦＥＴの一対の主端子に第２のバイアス電圧（Ｖｂ２）が与えられ、２値の制御電圧（Ｖｃ）が、第１のＦＥＴの一対の主端子と第２のＦＥＴのゲートとに与えられることにより、第１の接続用端子と第２または第３の接続用端子とが電気的に切替接続される。
2004019493.tif 000002
【特許請求の範囲】
【請求項１】
第１、第２、及び第３の接続用端子と、一対の主端子の一方が前記第１の接続用端子に、前記一対の主端子の他方が前記第２の接続用端子に、それぞれ第１の直流阻止用容量性素子を介して接続された第１のＦＥＴと、一対の主端子の一方が前記第１の接続用端子に、前記一対の主端子の他方が前記第３の接続用端子に、それぞれ第２の直流阻止用容量性素子を介して接続された第２のＦＥＴとを備え、
前記第１のＦＥＴのチャネル型と前記第２のＦＥＴのチャネル型とが同じであり、
前記第１のＦＥＴのゲートに第１のバイアス電圧が与えられ、
前記第２のＦＥＴの一対の主端子に第２のバイアス電圧が与えられ、
かつ、前記第１のバイアス電圧から前記第１のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第２のバイアス電圧に第２のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第１のバイアス電圧から前記第１のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第２のバイアス電圧に第２のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第１の制御電圧として、前記第１のＦＥＴの一対の主端子と前記第２のＦＥＴのゲートとに与えられることにより、前記第１のＦＥＴと前記第２のＦＥＴとが相補的にそれぞれ導通及び遮断して、前記第１の接続用端子と前記第２の接続用端子とが電気的に接続されかつ前記第１の接続用端子と前記第３の接続用端子とが電気的に切断される第１の接続状態と、前記第１の接続用端子と前記第３の接続用端子とが電気的に接続されかつ前記第１の接続用端子と前記第２の接続用端子とが電気的に切断される第２の接続状態とが切り替わる、スイッチ装置。
【請求項２】
前記第１のバイアス電圧、前記第２のバイアス電圧、及び前記第１の制御電圧が接地電位以上の電圧値を有する、請求の範囲第１項記載のスイッチ装置。
【請求項３】
前記第１、第２、及び第３の接続用端子に入出力される信号の周波数が、１００ＭＨｚ以上７５ＧＨｚ以下である、請求の範囲第１項記載のスイッチ装置。
【請求項４】
前記第１、第２、及び第３の接続用端子に入出力される信号の周波数が、１００ＭＨｚ以上１０ＧＨｚ以下である、請求の範囲第３項記載のスイッチ装置。
【請求項５】
前記スイッチ装置は、前記第１の制御電圧を与えるための制御電圧用端子をさらに備え、前記第１のＦＥＴの一対の主端子と前記第２のＦＥＴのゲートとが前記制御電圧用端子に接続されている、請求の範囲第１項記載のスイッチ装置。
【請求項６】
前記第１のＦＥＴの一対の主端子がそれぞれ第１のバイアス用抵抗素子を介して前記制御電圧用端子に接続されている、請求の範囲第５項記載のスイッチ装置。
【請求項７】
２つの前記第１のバイアス用抵抗素子の抵抗値の和が、前記第１のＦＥＴのオン抵抗の１００倍以上１０万倍以下である、請求の範囲第６項記載のスイッチ装置。
【請求項８】
２つの前記第１のバイアス用抵抗素子の抵抗値の和が、前記第１のＦＥＴのオン抵抗の１０００倍以上１０万倍以下である、請求の範囲第７項記載のスイッチ装置。
【請求項９】
前記スイッチ装置は、バイアス電圧用端子をさらに備え、前記第２のＦＥＴの一対の主端子がそれぞれ第２のバイアス用抵抗素子を介して前記バイアス電圧用端子に接続されている、請求の範囲第６項記載のスイッチ装置。
【請求項１０】
２つの前記第２のバイアス用抵抗素子の抵抗値の和が、前記第２のＦＥＴのオン抵抗の１００倍以上１０万倍以下である、請求の範囲第９項記載のスイッチ装置。
【請求項１１】
２つの前記第２のバイアス用抵抗素子の抵抗値の和が、前記第２のＦＥＴのオン抵抗の１０００倍以上１０万倍以下である、請求の範囲第１０項記載のスイッチ装置。
【請求項１２】
前記第１及び第２のＦＥＴがｎチャネル型である、請求の範囲第１項記載のスイッチ装置。
【請求項１３】
前記第１の制御電圧が前記第１のバイアス電圧に等しい電圧と前記第２のバイアス電圧に等しい電圧との２値を取る、請求の範囲第１項記載のスイッチ装置。
【請求項１４】
前記第１及び第２のＦＥＴがデプリーション型である、請求の範囲第１項記載のスイッチ装置。
【請求項１５】
前記第１及び第２のＦＥＴが、ともに、Ｇａ，Ｉｎ，Ａｌの中から選択される少なくとも１つの元素と、Ａｓ、Ｐ、Ｎの中から選択される少なくとも１つの元素との化合物からなる化合物半導体で構成されている、請求の範囲第１項記載のスイッチ装置。
【請求項１６】
前記スイッチ装置は、第３及び第４のＦＥＴをさらに備え、
前記第３のＦＥＴの一対の主端子の一方が前記第２の接続用端子に第３の直流阻止用容量性素子を介して接続されるとともに、前記第３のＦＥＴの一対の主端子の他方が第４の直流阻止用容量性素子又は該第４の直流阻止用容量性素子及び第１の終端用抵抗素子を介してグランドに接続され、
前記第４のＦＥＴの一対の主端子の一方が前記第３の接続用端子に第５の直流素子用容量性素子を介して接続されるとともに、前記第４のＦＥＴの一対の主端子の他方が第６の直流素子用容量性素子又は該第６の直流素子用容量性素子及び第２の終端用抵抗素子を介してグランドに接続され、
前記第３のＦＥＴのチャネル型と前記第４のＦＥＴのチャネル型とが同じであり、
前記第４のＦＥＴのゲートに第３のバイアス電圧が与えられ、
前記第３のＦＥＴの一対の主端子に第４のバイアス電圧が与えられ、
かつ、前記第３のバイアス電圧から前記第４のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第３のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第３のバイアス電圧から前記第４のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第３のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第２の制御電圧として、前記第１の制御電圧に同期して、前記第４のＦＥＴの一対の主端子と前記第３のＦＥＴのゲートとに与えられることにより、前記第１及び第４のＦＥＴの組と前記第２及び第３のＦＥＴの組とが相補的にそれぞれ導通状態及び遮断状態となり、前記第１の接続状態において前記第３の接続用端子が終端され、かつ前記第２の接続状態において前記第２の接続用端子が終端される、請求の範囲第１項記載のスイッチ装置。
【請求項１７】
前記第２の制御電圧として前記第１の制御電圧が与えられる、請求の範囲第１６項記載のスイッチ装置。
【請求項１８】
前記第３のバイアス電圧として前記第１のバイアス電圧が与えられ、
前記第４のバイアス電圧として前記第２のバイアス電圧が与えられる、請求の範囲第１６項記載のスイッチ装置。
【請求項１９】
前記スイッチ装置は、両端に第２及び第３の伝送信号用端子を有し伝送信号を伝送する伝送線路をさらに備え、
前記第１及び第２のＦＥＴが前記伝送線路を介して前記第１の接続用端子にそれぞれ接続されるとともに前記第２及び第３の接続端子がグランドにそれぞれ接続され、
前記伝送線路上において、ある点に前記第１の接続端子が接続され、前記第１の接続端子の接続点から前記第２の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第１の点に前記第１のＦＥＴが前記第１の直流阻止用容量性素子を介して接続され、かつ前記第１の接続用端子の接続点から前記第３の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第２の点に前記第２のＦＥＴが前記第２の直流阻止用容量性素子を介して接続され、
前記第１の接続用端子が第１の伝送信号用端子を構成しており、
前記第１の接続状態と前記第２の接続状態との切り替わりに応じて、前記第１の伝送信号用端子と前記第２の伝送信号用端子とが前記伝送信号を伝達可能に接続されかつ前記第１の伝送信号用端子と前記第３の伝送信号用端子とが前記伝送信号を伝達不可能に切断される第１の伝送信号接続状態と、前記第１の伝送信号用端子と前記第３の伝送信号用端子とが前記伝送信号を伝達可能に接続されかつ前記第１の伝送信号用端子と前記第２の伝送信号用端子とが前記伝送信号を伝達不可能に切断される第２の伝送信号接続状態とが切り替わる、請求の範囲第１項記載のスイッチ装置。
【請求項２０】
前記第１、第２、及び第３の伝送信号用端子に入出力される信号の周波数が、１００ＭＨｚ以上７５ＧＨｚ以下である、請求の範囲第１９項記載のスイッチ装置。
【請求項２１】
前記第１、第２、及び第３の伝送信号用端子に入出力される信号の周波数が、１００ＭＨｚ以上１０ＧＨｚ以下である、請求の範囲第２０項記載のスイッチ装置。
【請求項２２】
前記スイッチ装置は、第３及び第４のＦＥＴをさらに備え、
前記第３のＦＥＴの一対の主端子の一方が、前記伝送線路において前記第１の点から前記第２の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第３の点に第３の直流阻止用容量性素子を介して接続されるとともに、前記第３のＦＥＴの一対の主端子の他方が第４の直流阻止用容量性素子又は該第４の直流阻止用容量性素子及び第１の終端用抵抗素子を介してグランドに接続され、かつ前記第３のＦＥＴのオン抵抗又は該第３のＦＥＴのオン抵抗と前記第１の終端用抵抗素子の抵抗との和が前記伝送線路の特性インピーダンスと略同じであり、
前記第４のＦＥＴの一対の主端子の一方が、前記伝送線路において前記第２の点から前記第３の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第４の点に第５の直流阻止用容量性素子を介して接続されるとともに、前記第４のＦＥＴの一対の主端子の他方が第６の直流阻止用容量性素子又は該第６の直流阻止用容量性素子及び第２の終端用抵抗素子を介してグランドに接続され、かつ前記第４のＦＥＴのオン抵抗又は該第４のＦＥＴのオン抵抗と前記第２の終端用抵抗素子の抵抗との和が前記伝送線路の特性インピーダンスと略同じであり、
前記第３のＦＥＴのチャネル型と前記第４のＦＥＴのチャネル型とが同じであり、
前記第３のＦＥＴのゲートに第３のバイアス電圧が与えられ、
前記第４のＦＥＴの一対の主端子に第４のバイアス電圧が与えられ、
かつ、前記第３のバイアス電圧から前記第３のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第４のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第３のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第４のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第２の制御電圧として、前記第１の制御電圧に同期して、前記第３のＦＥＴの一対の主端子と前記第４のＦＥＴのゲートとに与えられることにより、前記第１及び第３のＦＥＴの組と前記第２及び第４のＦＥＴの組とが相補的にそれぞれ導通状態及び遮断状態となり、前記第１の伝送信号接続状態において前記第２の点が接地されるとともに前記第４の点が終端され、かつ前記第２の伝送信号接続状態において前記第１の点が接地されるとともに前記第３の点が終端される、請求の範囲第１９項記載のスイッチ装置。
【請求項２３】
前記第２の制御電圧として前記第１の制御電圧が与えられる、請求の範囲第２２項記載のスイッチ装置。
【請求項２４】
前記第３のバイアス電圧として前記第１のバイアス電圧が与えられ、
前記第４のバイアス電圧として前記第２のバイアス電圧が与えられる、請求の範囲第１２項記載のスイッチ装置。
【発明の詳細な説明】
【技術分野】  本発明は、スイッチ装置に関し、特に伝送経路の切り替えに好適なスイッチ装置に関する。
〔技術背景〕
近年、情報通信分野における技術の進展は著しく、通信機器が扱う信号の周波数帯域もマイクロ波帯域からミリ波帯域へと、より高い周波数帯域への展開が図られている。このようなマイクロ波帯からミリ波帯までの高周波帯を扱う通信用回路などでは、伝送線路を制御する経路切り替え型のスイッチが多く用いられている。
一般に、経路切り替え型のスイッチは、半導体のＰ／Ｉ／Ｎ接合を用いたＰＩＮダイオードスイッチや、ＦＥＴ（電界効果トランジスタ）のスイッチング機能を用いたＦＥＴスイッチなどを組み合わせて構成される。たとえば、ＦＥＴスイッチによって構成された経路切り替え型のスイッチ装置は、切り替え対象の各伝送経路とそれぞれ接続された２個のＦＥＴスイッチのいずれか一方をオン又はオフにするとともに、他方のＦＥＴスイッチをオフ又はオンにする。このようにＦＥＴスイッチを相補的に切り替え動作させることによって、伝送経路を切り替える。
一方、高周波回路に対する小型化の要求は、他の電子回路にも増して強くなりつつある。一般に、高周波回路は、高周波トランジスタなどの半導体素子と整合回路やバイアス回路などをひとつの半導体基板上に集積化したＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ  Ｍｉｃｒｏｗａｖｅ  ＩＣ）として構成されることが多い。ＭＭＩＣの場合、スイッチ自体も半導体素子で構成されることが好ましい。このため、通常、ＭＭＩＣでは、上記のＰＩＮダイオードやＦＥＴスイッチなどが利用されているが、ＰＩＮ接合を作るプロセスは、ＦＥＴを形成するプロセスと比べて複雑なため、ＦＥＴのみでスイッチ装置を構成することが好ましい。
ＦＥＴスイッチは、ＦＥＴのゲート電極に制御電圧を印加してチャネルの導電率を変化させ、これによるソース−ドレイン間の導電率変化に応じて、ソース−ドレイン間の伝送信号の伝達量を変化させる。つまり、ＦＥＴスイッチは、ＦＥＴのチャネル層が電気的に導通状態のとき、オンであり、伝送信号はドレイン端子及びソース端子の一方より入力され、チャネルを伝達し、ドレイン端子及びソース端子の他方から出力される。一方、ＦＥＴは、チャネル層がピンチオフ状態のとき、オフであり、ソース−ドレイン間は電気的に遮断状態となる。そして、高周波信号の場合、一般に、ｎ型のチャネル層を形成する高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）などが用いられる。
同一のチャネル型のＦＥＴによって構成された複数のＦＥＴスイッチを相補的に動作させる（複数のＦＥＴスイッチのうちの特定のＦＥＴスイッチをオン又はオフさせかつ当該複数のＦＥＴスイッチのうちの残りのＦＥＴスイッチをオフ又はオンさせる）ためには、それぞれのＦＥＴスイッチにおけるＦＥＴに互いに異なる制御電圧を与え、それぞれのＦＥＴスイッチを切り替え動作させる必要がある。しかし、制御の容易性及び回路構成の簡略化の観点から、一の制御電圧で複数のＦＥＴを相補的に切り替え動作させることが望ましい。
また、よく用いられるデプリーション型のｎチャネルＦＥＴでは、チャネルをピンチオフするために、ゲート電極にソース電位に対して負の電位（以下、負の電圧という）を与える必要がある。しかし、通常、ソース電極は接地されることが多いため、このようなデプリーション型のｎチャネルＦＥＴをスイッチ素子として用いた場合、ドレインバイアス用の正電源とは別個に、ゲート電極制御用の負電源を設けなければならない。
また、高周波信号の場合、伝送経路が切り替えられたとき、切断された側の伝送線路を開放状態のままにすると、その開放点で伝送線路のインピーダンスが不連続となり、信号が反射してしまう。この高周波信号の反射は、回路特性を悪化させ、回路動作を不安定にする。
また、ＦＥＴはチャネル抵抗を有している。このため、ＦＥＴによって構成されたスイッチを伝送線路に挿入すると、ＦＥＴのチャネル抵抗に起因する伝送損失が生じてしまう。
なお、以上に述べた技術の他に、伝送経路切り替え用イッチ装置に関する技術が、特許第２８４８５０２号公報、特許第３０６８６０５号公報、特開平４−３３５０１号公報、特開２０００−３４９５０２号公報、特開平２−９０７２３号公報、特開平８−２１３８９１号公報、特開平３−１４５８０１号公報、特開平４−３４６５１３号公報、特開平６−８５６４１号公報、特開平１０−３１３２６６号公報、特開平１０−３３５９０１号公報、特開平７−２３５８０２号公報、特開平６−１３２７０１号公報、特開２００２−１４１７９４号公報、特開平８−２８８４００号公報、特開平９−２７７３６号公報、及び特開平９−１０７２０３号公報に開示されている。
【発明の開示】
本発明の第１の目的は、一の制御電圧によって相補的に伝送経路を切り替えることが可能な、同一のチャネル型の複数のＦＥＴスイッチを備えたスイッチ装置を提供することにある。
本発明の第２の目的は、正電源のみで相補的に伝送経路を切り替えることが可能な、同一のチャネル型の複数のＦＥＴスイッチを備えたスイッチ装置を提供することにある。
本発明の第３の目的は、切り替えにより切断された伝送経路における伝送信号の反射を抑制することが可能な、同一のチャネル型の複数のＦＥＴスイッチを備えたスイッチ装置を提供することにある。
本発明の第４の目的は、ＦＥＴのチャネル抵抗に起因する伝送損失を低減することが可能な、同一のチャネル型の複数のＦＥＴスイッチを備えたスイッチ装置を提供することにある。
これらの目的を達成するために、本発明に係るスイッチ装置は、第１、第２、及び第３の接続用端子と、一対の主端子の一方が前記第１の接続用端子に、前記一対の主端子の他方が前記第２の接続用端子に、それぞれ第１の直流阻止用容量性素子を介して接続された第１のＦＥＴと、一対の主端子の一方が前記第１の接続用端子に、前記一対の主端子の他方が前記第３の接続用端子に、それぞれ第２の直流阻止用容量性素子を介して接続された第２のＦＥＴとを備え、前記第１のＦＥＴのチャネル型と前記第２のＦＥＴのチャネル型とが同じであり、前記第１のＦＥＴのゲートに第１のバイアス電圧が与えられ、前記第２のＦＥＴの一対の主端子に第２のバイアス電圧が与えられ、かつ、前記第１のバイアス電圧から前記第１のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第２のバイアス電圧に第２のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第１のバイアス電圧から前記第１のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第２のバイアス電圧に第２のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第１の制御電圧として、前記第１のＦＥＴの一対の主端子と前記第２のＦＥＴのゲートとに与えられることにより、前記第１のＦＥＴと前記第２のＦＥＴとが相補的にそれぞれ導通及び遮断して、前記第１の接続用端子と前記第２の接続用端子とが電気的に接続されかつ前記第１の接続用端子と前記第３の接続用端子とが電気的に切断される第１の接続状態と、前記第１の接続用端子と前記第３の接続用端子とが電気的に接続されかつ前記第１の接続用端子と前記第２の接続用端子とが電気的に切断される第２の接続状態とが切り替わる。このような構成とすると、１つの制御電圧によって、信号の伝送経路を相補的に切り替えることができる。
前記第１のバイアス電圧、前記第２のバイアス電圧、及び前記第１の制御電圧が接地電位以上の電圧値を有してもよい。このような構成とすると、正電源のみで信号の伝送経路を相補的に切り替えることができる。
前記第１、第２、及び第３の接続用端子に入出力される信号の周波数が、１００ＭＨｚ以上７５ＧＨｚ以下であることが好ましい。
前記第１、第２、及び第３の接続用端子に入出力される信号の周波数が、１００ＭＨｚ以上１０ＧＨｚ以下であることがより好ましい。
前記スイッチ装置は、前記第１の制御電圧を与えるための制御電圧用端子をさらに備え、前記第１のＦＥＴの一対の主端子と前記第２のＦＥＴのゲートとが前記制御電圧用端子に接続されていてもよい。
前記第１のＦＥＴの一対の主端子がそれぞれ第１のバイアス用抵抗素子を介して前記制御電圧用端子に接続されていてもよい。
２つの前記第１のバイアス用抵抗素子の抵抗値の和が、前記第１のＦＥＴのオン抵抗の１００倍以上１０万倍以下であることが好ましい。このような構成とすると、第１のＦＥＴの遮断時における信号のリークを防止することができる。
２つの前記第１のバイアス用抵抗素子の抵抗値の和が、前記第１のＦＥＴのオン抵抗の１０００倍以上１０万倍以下であることがより好ましい。このような構成とすると、第１のＦＥＴの遮断時における信号のリークをより好適に防止することができる。
前記スイッチ装置は、バイアス電圧用端子をさらに備え、前記第２のＦＥＴの一対の主端子がそれぞれ第２のバイアス用抵抗素子を介して前記バイアス電圧用端子に接続されていてもよい。
２つの前記第２のバイアス用抵抗素子の抵抗値の和が、前記第２のＦＥＴのオン抵抗の１００倍以上１０万倍以下であることが好ましい。このような構成とすると、第２のＦＥＴの遮断時における信号のリークを防止することができる。
２つの前記第２のバイアス用抵抗素子の抵抗値の和が、前記第２のＦＥＴのオン抵抗の１０００倍以上１０万倍以下であることがより好ましい。このような構成とすると、第２のＦＥＴの遮断時における信号のリークをより好適に防止することができる。
前記第１及び第２のＦＥＴがｎチャネル型であってもよい。このような構成とすると、ＨＥＭＴやＨＦＥＴを用いて、スイッチ装置を高速に動作させることができる。
前記第１の制御電圧が前記第１のバイアス電圧に等しい電圧と前記第２のバイアス電圧に等しい電圧との２値を取ってもよい。このような構成とすると、スイッチ装置の構成の簡略化及び制御の容易化が可能となる。
前記第１及び第２のＦＥＴがデプリーション型であってもよい。このような構成とすると、通常、負電源が必要とされるデプリーション型のＦＥＴを用いても、バイアス電圧及び第１の制御電圧を適宜選択することにより正電源のみで動作させることができるので、本発明が特に有効となる。
前記第１及び第２のＦＥＴが、ともに、Ｇａ，Ｉｎ，Ａｌの中から選択される少なくとも１つの元素と、Ａｓ、Ｐ、Ｎの中から選択される少なくとも１つの元素との化合物からなる化合物半導体で構成されていてもよい。
前記スイッチ装置は、第３及び第４のＦＥＴをさらに備え、前記第３のＦＥＴの一対の主端子の一方が前記第２の接続用端子に第３の直流阻止用容量性素子を介して接続されるとともに、前記第３のＦＥＴの一対の主端子の他方が第４の直流阻止用容量性素子又は該第４の直流阻止用容量性素子及び第１の終端用抵抗素子を介してグランドに接続され、前記第４のＦＥＴの一対の主端子の一方が前記第３の接続用端子に第５の直流素子用容量性素子を介して接続されるとともに、前記第４のＦＥＴの一対の主端子の他方が第６の直流素子用容量性素子又は該第６の直流素子用容量性素子及び第２の終端用抵抗素子を介してグランドに接続され、前記第３のＦＥＴのチャネル型と前記第４のＦＥＴのチャネル型とが同じであり、前記第４のＦＥＴのゲートに第３のバイアス電圧が与えられ、前記第３のＦＥＴの一対の主端子に第４のバイアス電圧が与えられ、かつ、前記第３のバイアス電圧から前記第４のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第３のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第３のバイアス電圧から前記第４のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第３のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第２の制御電圧として、前記第１の制御電圧に同期して、前記第４のＦＥＴの一対の主端子と前記第３のＦＥＴのゲートとに与えられることにより、前記第１及び第４のＦＥＴの組と前記第２及び第３のＦＥＴの組とが相補的にそれぞれ導通状態及び遮断状態となり、前記第１の接続状態において前記第３の接続用端子が終端され、かつ前記第２の接続状態において前記第２の接続用端子が終端されてもよい。このような構成とすると、切り替えにより切断された伝送経路における伝送信号の反射を抑制することができる。
前記スイッチ装置は、両端に第２及び第３の伝送信号用端子を有し伝送信号を伝送する伝送線路をさらに備え、前記第１及び第２のＦＥＴが前記伝送線路を介して前記第１の接続用端子にそれぞれ接続されるとともに前記第２及び第３の接続端子がグランドにそれぞれ接続され、前記伝送線路上において、ある点に前記第１の接続端子が接続され、前記第１の接続端子の接続点から前記第２の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第１の点に前記第１のＦＥＴが前記第１の直流阻止用容量性素子を介して接続され、かつ前記第１の接続用端子の接続点から前記第３の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第２の点に前記第２のＦＥＴが前記第２の直流阻止用容量性素子を介して接続され、前記第１の接続用端子が第１の伝送信号用端子を構成しており、前記第１の接続状態と前記第２の接続状態との切り替わりに応じて、前記第１の伝送信号用端子と前記第２の伝送信号用端子とが前記伝送信号を伝達可能に接続されかつ前記第１の伝送信号用端子と前記第３の伝送信号用端子とが前記伝送信号を伝達不可能に切断される第１の伝送信号接続状態と、前記第１の伝送信号用端子と前記第３の伝送信号用端子とが前記伝送信号を伝達可能に接続されかつ前記第１の伝送信号用端子と前記第２の伝送信号用端子とが前記伝送信号を伝達不可能に切断される第２の伝送信号接続状態とが切り替わってもよい。このような構成とすると、伝送信号の伝送経路にＦＥＴが位置しなくなるので、ＦＥＴのチャネル抵抗に起因する伝送損失を低減することができる。
前記第１、第２、及び第３の伝送信号用端子に入出力される信号の周波数が、１００ＭＨｚ以上７５ＧＨｚ以下であることが好ましい。
前記第１、第２、及び第３の伝送信号用端子に入出力される信号の周波数が、１００ＭＨｚ以上１０ＧＨｚ以下であることがより好ましい。
前記スイッチ装置は、第３及び第４のＦＥＴをさらに備え、前記第３のＦＥＴの一対の主端子の一方が、前記伝送線路において前記第１の点から前記第２の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第３の点に第３の直流阻止用容量性素子を介して接続されるとともに、前記第３のＦＥＴの一対の主端子の他方が第４の直流阻止用容量性素子又は該第４の直流阻止用容量性素子及び第１の終端用抵抗素子を介してグランドに接続され、かつ前記第３のＦＥＴのオン抵抗又は該第３のＦＥＴのオン抵抗と前記第１の終端用抵抗素子の抵抗との和が前記伝送線路の特性インピーダンスと略同じであり、
前記第４のＦＥＴの一対の主端子の一方が、前記伝送線路において前記第２の点から前記第３の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第４の点に第５の直流阻止用容量性素子を介して接続されるとともに、前記第４のＦＥＴの一対の主端子の他方が第６の直流阻止用容量性素子又は該第６の直流阻止用容量性素子及び第２の終端用抵抗素子を介してグランドに接続され、かつ前記第４のＦＥＴのオン抵抗又は該第４のＦＥＴのオン抵抗と前記第２の終端用抵抗素子の抵抗との和が前記伝送線路の特性インピーダンスと略同じであり、前記第３のＦＥＴのチャネル型と前記第４のＦＥＴのチャネル型とが同じであり、前記第３のＦＥＴのゲートに第３のバイアス電圧が与えられ、前記第４のＦＥＴの一対の主端子に第４のバイアス電圧が与えられ、かつ、前記第３のバイアス電圧から前記第３のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第４のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第３のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第４のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第２の制御電圧として、前記第１の制御電圧に同期して、前記第３のＦＥＴの一対の主端子と前記第４のＦＥＴのゲートとに与えられることにより、前記第１及び第３のＦＥＴの組と前記第２及び第４のＦＥＴの組とが相補的にそれぞれ導通状態及び遮断状態となり、前記第１の伝送信号接続状態において前記第２の点が接地されるとともに前記第４の点が終端され、かつ前記第２の伝送信号接続状態において前記第１の点が接地されるとともに前記第３の点が終端されてもよい。このような構成とすると、切断された伝送経路における反射を抑制することができる。
前記第２の制御電圧として前記第１の制御電圧が与えられてもよい。このような構成とすると、スイッチ装置の制御を容易化することができる。
前記第３のバイアス電圧として前記第１のバイアス電圧が与えられ、前記第４のバイアス電圧として前記第２のバイアス電圧が与えられてもよい。このような構成とすると、スイッチ装置の回路構成を簡略化することができる。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【図面の簡単な説明】  第１図は本発明の第１の実施形態のスイッチ装置の回路図である。
第２図（ａ），（ｂ）は、第１図のＦＥＴスイッチの回路図である。
第３図は第１図のＦＥＴの構成を模式的に示す断面図である。
第４図は第１図のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフである。
第５図（ａ），（ｂ）は第２図（ａ），（ｂ）のＦＥＴスイッチのスイッチング特性を示すグラフである。
第６図（ａ），（ｂ）は第１図のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
第７図（ａ），（ｂ）は第１図のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
第８図（ａ），（ｂ），（ｃ）はｎチャネルデプリーション型以外のＦＥＴにおけるＩｄ−Ｖｇｓ特性示すグラフであって、（ａ）はｎチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフ、（ｂ）はｐチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフ、（ｃ）はｐチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフである。
第９図（ａ），（ｂ），（ｃ）はｎチャネルデプリーション型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、及び（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。
第１０図（ａ），（ｂ），（ｃ）はｐチャネルデプリーション型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。
第１１図（ａ），（ｂ），（ｃ）はｎチャネルエンハンスメント型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。
第１２図（ａ），（ｂ），（ｃ）はｐチャネルエンハンスメント型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。
第１３図は本発明の第２の実施形態のスイッチ装置の回路図である。
第１４図（ａ），（ｂ）は第１３図のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
第１５図（ａ），（ｂ）は第１３図のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
第１６図は本発明の第３の実施形態のスイッチ装置の概略回路図である。
第１７図（ａ），（ｂ）は第１６図のスイッチ装置におけるスイッチのスイッチング特性を示すグラフである。
第１８図（ａ），（ｂ）は第１６図のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
第１９図は本発明の第４の実施形態のスイッチ装置の概略回路図である。
第２０図（ａ），（ｂ）は第１９図のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
【発明を実施するための最良の形態】  以下、本発明の実施の形態について、図面を参照しながら説明する。
（第１の実施形態）
第１図は、本発明の第１の実施形態のスイッチ装置１０の回路図、第２図（ａ）は、第１図のＦＥＴスイッチ１１の回路図であり、第２図（ｂ）は、第１図のＦＥＴスイッチ１２の回路図である。
第１図及び第２図において、本実施形態のスイッチ装置１０は、第１の端子（接続用端子）Ｐ１（以下、端子Ｐ１という）、第２の端子（接続用端子）Ｐ２（以下、端子Ｐ２という）、及び第３の端子（接続用端子）Ｐ３（以下、端子Ｐ３という）とを備えている。端子Ｐ１と端子Ｐ２との間には、第１のＦＥＴスイッチ１１（以下、ＦＥＴスイッチ１１という）が設けられ、端子Ｐ１と端子Ｐ３との間には、第２のＦＥＴスイッチ１２（以下、ＦＥＴスイッチ１２という）が設けられており、ＦＥＴスイッチ１１とＦＥＴスイッチ１２とが相補的に導通（オン）及び遮断（オフ）状態になることによって、端子Ｐ１と端子Ｐ２とが電気的に接続されかつ端子Ｐ１と端子Ｐ３とが電気的に切断される第１の接続状態と、端子Ｐ１と端子Ｐ３とが電気的に接続されかつ端子Ｐ１と端子Ｐ２とが電気的に切断される第２の接続状態とが切り替えられる。
具体的には、ＦＥＴスイッチ１１は、第１のＦＥＴ１１１（以下、ＦＥＴ１１１という）を有している。ＦＥＴ１１１では、ドレインが直流阻止用容量性素子（キャパシタ）Ｃｂを介して端子Ｐ１に接続され、ソースが直流阻止用容量性素子Ｃｂを介して端子Ｐ２に接続されている。ＦＥＴ１１１のドレイン及びソースは、それぞれ、ドレインバイアス用抵抗素子（第１のバイアス用抵抗素子）１１３及びソースバイアス用抵抗素子（第１のバイアス用抵抗素子）１１２を介して制御電圧用端子Ｔｃに接続されている。制御電圧用端子Ｔｃには直流の制御電圧が与えられる。これにより、制御電圧用端子Ｔｃに制御電圧Ｖｃが与えられると、直流阻止用容量性素子Ｃｂが充電されてソース及びドレインが与えられた制御電圧Ｖｃに保持されるとともに、直流の制御電圧Ｖｃが、端子Ｐ１及び端子Ｐ２、ひいてはこれらに接続される電気回路に印加されるのが防止される。ＦＥＴ１１１のゲートは第１のバイアス端子Ｔｂ１に接続されている。第１のバイアス端子Ｔｂ１には直流の第１のバイアス電圧Ｖｂ１が与えられる。
一方、ＦＥＴスイッチ１２は、第２のＦＥＴ１２１（以下、ＦＥＴ１２１という）を有している。ＦＥＴ１２１では、ドレインが直流阻止用容量性素子Ｃｂを介して端子Ｐ１に接続され、ソースが直流阻止用容量性素子Ｃｂを介して端子Ｐ３に接続されている。ＦＥＴ１２１のドレイン及びソースは、それぞれ、ドレインバイアス用抵抗素子（第２のバイアス用抵抗素子）１２３及びソースバイアス用抵抗素子（第２のバイアス用抵抗素子）１２２を介して第２のバイアス用端子Ｔｂ２に接続されている。第２のバイアス用端子Ｔｂ２には直流の第２のバイアス電圧Ｖｂ２が与えられる。これにより、第２のバイアス用端子Ｔｂ２に第２のバイアス電圧Ｖｂ２が与えられると、直流阻止用容量性素子Ｃｂが充電されてソース及びドレインが与えられた第２のバイアス電圧Ｖｂ２に保持されるとともに、直流の第２のバイアス電圧Ｖｂ２が、端子Ｐ１及び端子Ｐ３、ひいてはこれらに接続される電気回路に印加されるのが防止される。ＦＥＴ１２１のゲートは上述の制御電圧用端子Ｔｃに接続されている。
なお、本実施形態では、上述のように、ＦＥＴ１１１及びＦＥＴ１２１のソース及びドレインのうち、端子Ｐ１に接続される方をドレインと呼び他方をソースと呼んだが、本実施形態では、ソースとドレインとが実質的に同電位にバイアスされるので、ソースとドレインとを区別する意味はない。従って、端子Ｐ１に接続される方をソースと呼び他方をドレインと呼んでもよい。このようにソースとドレインとを区別する意味がないことと、ソース及びドレインに伝送信号が入出力されることから、本明細書及び請求の範囲においては、ソースとドレインとを共に主端子と定義し、そのように呼ぶ場合がある。
また、ＦＥＴ１１１のソース及びドレインとＦＥＴ１２１のゲートとが共通の制御電圧用端子Ｔｃに接続されているが、それぞれ別個の制御電圧用端子Ｔｃに接続されるように構成してもよい。
端子Ｐ１、Ｐ２、及びＰ３は、他の電気回路に接続され、かつ端子Ｐ１、Ｐ２、及びＰ３には高周波の交流の信号が入出力される。この交流の信号は、端子Ｐ１から端子Ｐ２に至る信号伝送経路及び端子Ｐ１から端子Ｐ３に至る信号伝送経路に設けられた直流阻止用容量性素子Ｃｂを通過する。しかし、この信号の周波数は、主にこの直流阻止用容量性素子Ｃｂの周波数特性によってその下限が制約され、また、主にＦＥＴ１１１，１２１の周波数特性によってその上限が制約される。従って、端子Ｐ１、Ｐ２、及びＰ３に入出力される信号の周波数は、１００ＭＨｚ以上７５ＧＨｚ以下が好ましく、１００ＭＨｚ以上１０ＧＨｚ以下がより好ましい。
ＦＥＴ１１１とＦＥＴ１２１とは、互いに同一のチャネル型を有している。具体的には、ｎチャネル型のＨＥＭＴ又はＨＦＥＴによって構成されている。ｐチャネル型のＨＥＭＴ及びＨＦＥＴにおけるキャリア（正孔）の移動度（モビリティ）より、ｎチャネル型のＨＥＭＴ及びＨＦＥＴにおけるキャリア（電子）の移動度が高いからである。従って、ＦＥＴ１１１とＦＥＴ１２１をｎチャネル型のＨＥＭＴ及びＨＦＥＴで構成することにより、スイッチ装置１０を高速に動作させることが可能となり、その結果、スイッチ装置１０を高周波用に好適に用いることが可能となる。
ＨＥＭＴは、Ｇａ，Ｉｎ，Ａｌの中から選択される少なくとも１つの元素と、Ａｓ、Ｐ、Ｎの中から選択される少なくとも１つの元素との化合物からなる化合物半導体で構成されることが好ましい。もちろん、これ以外の元素を含む化合物半導体によって構成することも可能である。
また、ＦＥＴ１１１，１２１は、本実施形態では、デプリーション型のＦＥＴで構成されている。このように構成すると、デプリーション型のＦＥＴは、負のゲート閾値電圧を有することから、ゲート電圧、すなわち、ＦＥＴ１１１に関してバイアス電圧Ｖｂ１を、ＦＥＴ１２１に関して制御電圧Ｖｃをそれぞれ低く設定することができる。
ソースバイアス用抵抗素子１１２とドレインバイアス用抵抗素子１１３とは、ＦＥＴ１１１のドレインとソースとの間に直列に接続されており、また、ソースバイアス用抵抗素子１２２とドレインバイアス用抵抗素子１２３とは、ＦＥＴ１２１のドレインとソースとの間に直列に接続されているので、これらの抵抗素子１１２，１１３，１２２，１２３の抵抗値は、端子Ｐ１から端子Ｐ２への及び端子Ｐ１から端子Ｐ３へのそれぞれの伝送信号が実質的にリークしないように十分大きくすることが必要である。このため、ソースバイアス用抵抗素子１１２の抵抗値とドレインバイアス用抵抗素子１１３の抵抗値との和、及びソースバイアス用抵抗素子１２２の抵抗値とドレインバイアス用抵抗素子１２３の抵抗値との和は、それぞれ、ＦＥＴ１１１及びＦＥＴ１２１のオン抵抗（導通時におけるドレイン−ソース間抵抗）の１００倍以上１０万倍以下であることが好ましく、１０００倍以上１０万倍以下であることがより好ましい。本実施形態では、ソースバイアス用抵抗素子１１２，ドレインバイアス用抵抗素子１１３，ソースバイアス用抵抗素子１２２，ドレインバイアス用抵抗素子１２３の抵抗値は５ｋΩに設定されている。すなわち、ＦＥＴ１１１及びＦＥＴ１２１のオン抵抗は数Ωであるので、ソースバイアス用抵抗素子１１２の抵抗値とドレインバイアス用抵抗素子１１３の抵抗値との和、及びソースバイアス用抵抗素子１２２の抵抗値とドレインバイアス用抵抗素子１２３の抵抗値との和は、それぞれ、ＦＥＴ１１１及びＦＥＴ１２１のオン抵抗の約２０００倍に設定されている。なお、ゲートとソース及びドレインとの間のインピーダンスは十分大きいので、抵抗素子１２４は省略してもよい。
制御電圧Ｖｃ及びバイアス電圧Ｖｂ１，Ｖｂ２は、すべて接地電位以上に設定される。さらに、バイアス電圧Ｖｂ１は、ＦＥＴ１１１のゲート閾値電圧以上の電圧に設定され、また、バイアス電圧Ｖｂ２は、ＦＥＴ１２１のゲート閾値電圧以上の電圧に設定される。これらの電圧の設定例及び設定方法については後で詳しく説明する。これにより、スイッチ装置１０を正電源のみで動作させることができる。なお、本実施形態では、制御電圧Ｖｃを０Ｖ〜５Ｖ程度までの範囲で設定可能に、また、バイアス電圧Ｖｂ１，Ｖｂ２を０Ｖ〜３Ｖ程度までの範囲で設定可能にしている。さらに、バイアス電圧Ｖｂ２は、ＦＥＴ１２１を高耐圧のものにすることによって、３．５Ｖ程度までの電圧に設定することが可能である。
次に、上記のように構成されたスイッチ装置１０の動作について説明する。
最初に、ＦＥＴ１１１，１１２を構成するｎチャネルデプリーション型のＦＥＴの構成及び動作を簡単に説明する。
第３図は第１図のＦＥＴの構成を模式的に示す断面図、第４図は第１図のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフである。
本明細書では、便宜上、バイアス電圧及び制御電圧を接地電位に対する電位差で表す。また、ＦＥＴの、基板、ソース、ドレイン、及びゲートの電位をいずれも接地電位に対する電位差で表すとともに、これらを、それぞれ、基板電圧、ソース電圧、ドレイン電圧、及びゲート電圧と呼ぶ。また、ソース電圧を基準とした場合におけるゲート電圧とソース電圧との電圧差（［ゲート電圧］−［ソース電圧］）をゲート−ソース間電圧と呼び、Ｖｇｓの符号で示す。
第３図に示すように、デプリーション型のＦＥＴでは、半導体基板２０１上にゲート電極（ゲート）Ｇ、ソース電極（ソース）Ｓ、及びドレイン電極（ドレイン）Ｄが、ゲート電極Ｇの両側にソース電極Ｓ及びドレイン電極Ｄが位置するようにして形成されている。ゲート電極Ｇと半導体基板２０１との間にはゲート絶縁膜２０２あるいはショットキーバリア層が形成されている。半導体基板２０１はｐ型の導電性を有している。半導体基板２０１のソース電極Ｓ及びドレイン電極Ｄの下方に位置する部分にはｎ型不純物の高濃度領域からなるソース領域２０３及びドレイン領域２０４がそれぞれ形成され、このソース領域２０３とドレイン領域２０４との間にｎ型の領域からなるチャネル２０５が予め形成されている。
そして、通常、基板電圧Ｖｓｕｂは、ソース電圧Ｖｓ及びドレイン電圧Ｖｄと同じかそれより低い電圧に設定される。
第３図及び第４図に示すように、このように構成されたデプリーション型のＦＥＴでは、チャネル２０５が予め形成されているので、ゲート−ソース間電圧Ｖｇｓが０Ｖであってもドレイン電流Ｉｄが流れる。そして、ゲート−ソース間電圧Ｖｇｓを負電圧とすると、チャネル２０５に空乏層２０６が形成され、それによりドレイン電流が減少する。ゲート−ソース間電圧Ｖｇｓをさらに下げて行くと、空乏層が拡大し、遂にはチャネル２０５が遮断される。このチャネル２０５が遮断されるゲート−ソース間電圧Ｖｇｓがゲート閾値電圧Ｖｔｈとなる。逆にゲート−ソース間電圧Ｖｇｓを正電圧としかつこれを上げて行くと、基板２０１のｐ型領域に反転層が形成されてチャネル領域が拡大し、それによりドレイン電流が増大する。
従って、デプリーション型のＦＥＴに、ゲート−ソース間電圧Ｖｇｓとして、ゲート閾値電圧Ｖｔｈより低い電圧Ｖｇｓｌを与えることによりこれをオフし、ゲート閾値電圧Ｖｔｈより高い電圧Ｖｇｓｈを与えることにより、これをオンすることができる。
次に、スイッチ装置１０の動作を説明する。
第１図、第３図、及び第４図を参照して、本実施形態では、ＦＥＴ１１１，１１２が、共に、−１．０Ｖを上回りかつ０．０Ｖを下回るゲート閾値電圧Ｖｔｈを有している。そして、バイアス電圧Ｖｂ１が接地電位である０．０Ｖに、また、バイアス電圧Ｖｂ２が電源電圧である１．０Ｖに設定されている。さらに、制御電圧Ｖｃとして、バイアス電圧Ｖｂ１に相当する０．０Ｖ及びバイアス電圧Ｖｂ２に相当する１．０Ｖの２値が入れ替わるように与えられる。以下では、制御電圧Ｖｃの高い方の電圧値をＶｃｈ、低い方の電圧値をＶｃｌと呼ぶ。
まず、制御電圧Ｖｃとして０．０Ｖ（Ｖｃｌ）が与えられたとすると、ＦＥＴ１１１では、ソース電圧Ｖｓが０．０Ｖになり、それによりゲート−ソース間電圧Ｖｇｓが０．０Ｖ（Ｖｇｓｈ）になる。その結果、ゲート−ソース間電圧Ｖｇｓがゲート閾値電圧Ｖｔｈより高くなり、ＦＥＴ１１１は導通状態になる。
一方、ＦＥＴ１１２では、ゲート電圧Ｖｇが０．０Ｖになり、それによりゲート−ソース間電圧Ｖｇｓが−１．０Ｖ（Ｖｇｓｌ）になる。その結果、ゲート−ソース間電圧Ｖｇｓがゲート閾値電圧Ｖｔｈより低くなり、ＦＥＴ１１２は遮断状態になる。
これにより、ＦＥＴスイッチ１１によって、端子Ｐ１と端子Ｐ２とが電気的に接続される。つまり、制御電圧Ｖｃが０．０Ｖ（Ｖｃｌ）のとき、スイッチ装置１０は第１の接続状態になる。
次に、制御電圧Ｖｃとして１．０Ｖ（Ｖｃｈ）が与えられたとすると、ＦＥＴ１１１では、ソース電圧Ｖｓが１．０Ｖになり、それによりゲート−ソース間電圧Ｖｇｓが−１．０Ｖ（Ｖｇｓｌ）になる。その結果、ゲート−ソース間電圧Ｖｇｓがゲート閾値電圧Ｖｔｈより低くなり、ＦＥＴ１１１は遮断状態になる。
一方、ＦＥＴ１１２では、ゲート電圧Ｖｇが１．０Ｖになり、それによりゲート−ソース間電圧Ｖｇｓが０．０Ｖ（Ｖｇｓｈ）になる。その結果、ゲート−ソース間電圧Ｖｇｓがゲート閾値電圧Ｖｔｈより高くなり、ＦＥＴ１１２は導通状態になる。
これにより、ＦＥＴスイッチ１２によって、端子Ｐ１と端子Ｐ３とが電気的に接続される。つまり、制御電圧Ｖｃが１．０Ｖ（Ｖｃｈ）のとき、スイッチ装置１０は第２の接続状態になる。
次に、スイッチ装置１０の伝送経路切り替え特性を説明する。
第５図（ａ），（ｂ）は、バイアス電圧Ｖｂ１を接地電位（０．０Ｖ）に、また、バイアス電圧Ｖｂ２を電源電圧（１．０Ｖ）にし、さらに、制御電圧Ｖｃをバイアス電圧Ｖｂ１に相当する０．０Ｖ、及びバイアス電圧Ｖｂ２に相当する１．０Ｖの２値としたときの、ＦＥＴスイッチ１１，１２のスイッチング特性を示すグラフである。縦軸は、端子Ｐ１から端子Ｐ２へ信号が伝達されるときの信号のレベル（順方向伝送係数）を示し、単位はｄＢである。また、横軸は信号の周波数を示し、単位はＧＨｚである。
第５図（ａ）は、ＦＥＴスイッチ１１のスイッチング特性を示す。ＦＥＴスイッチ１１は、制御電圧Ｖｃが０．０Ｖのとき、ソース−ドレイン間を導通状態にする一方、制御電圧Ｖｃが１．０Ｖのとき、ソース−ドレイン間を遮断状態にする。一方、同図（ｂ）は、ＦＥＴスイッチ１２のスイッチング特性を示す。ＦＥＴスイッチ１２は、ＦＥＴスイッチ１１とは逆に、制御電圧Ｖｃが０．０Ｖのとき、ソース−ドレイン間を遮断状態にする一方、制御電圧Ｖｃが１．０Ｖのとき、ソース−ドレイン間を導通状態にする。なお、同図（ａ）（ｂ）に示したスイッチング特性は、抵抗素子１１２，１１３，１２２，１２３の抵抗値を５ｋΩとしたときのものであるが、抵抗値が５００Ω程度であってもスイッチング特性に大きな変化はない。また、ＦＥＴ１１１，１２１の仕様によっては、１００Ω程度にすることも可能である。
本実施形態のスイッチ装置１０は、上記特性を有するＦＥＴスイッチ１１，１２のいずれか一端同士を一対の直流阻止用容量性素子Ｃｂを介して接続してそれを端子Ｐ１とし、他端をそれぞれ端子Ｐ２，Ｐ３とする。そして、ＦＥＴ１１１，１２１に、互いに共通した制御電圧Ｖｃを与えるような構成になっている。
第６図（ａ），（ｂ）は、制御電圧Ｖｃが０．０Ｖのときの、信号の周波数を横軸とするスイッチ装置１０の各種特性を示すグラフである。同図（ａ）は、端子Ｐ１から端子Ｐ２への信号の伝達特性（順方向伝送係数：Ｓ２１）、及び端子Ｐ１から端子Ｐ３への信号の伝達特性（順方向伝送係数：Ｓ３１）を示す。また、同図（ｂ）は、端子Ｐ２における反射特性（反射係数：Ｓ２２）、及び端子Ｐ３における反射特性（反射係数：Ｓ３３）を示す。なお、同図の縦軸の単位はｄＢ、横軸の単位はＧＨｚである。同図（ａ）に示した伝達特性から明らかなように、端子Ｐ１と端子Ｐ２とは接続状態にあり、また、端子Ｐ１と端子Ｐ３とは切断状態にある。
第７図（ａ），（ｂ）は、制御電圧Ｖｃが１．０Ｖのときの、信号の周波数を横軸とするスイッチ装置１０の各種特性を示すグラフである。同図（ａ）は、端子Ｐ１から端子Ｐ２への信号の伝達特性（順方向伝送係数：Ｓ２１）、及び端子Ｐ１から端子Ｐ３への信号の伝達特性（順方向伝送係数：Ｓ３１）を示す。また、同図（ｂ）は、端子Ｐ２における反射特性（反射係数：Ｓ２２）、及び端子Ｐ３における反射特性（反射係数：Ｓ３３）を示す。なお、同図の縦軸及び横軸の単位は、第６図と同様である。同図（ａ）に示した伝達特性から明らかなように、端子Ｐ１と端子Ｐ２とは切断状態にあり、また、端子Ｐ１と端子Ｐ３とは接続状態にある。
第６図（ｂ）に示した反射特性：Ｓ３３及び第７図（ｂ）に示した反射特性：Ｓ２２は、必ずしも十分なレベルにあるとは言えない。これら反射特性の改善方策については後述する。
以上に説明したように、本実施形態によると、ＨＥＭＴ又はＨＦＥＴによって構成されたＦＥＴ１１１，１２１をそれぞれ備えたＦＥＴスイッチ１１，１２を、一の制御電圧Ｖｃによって、相補的に切り替え動作させ、相補的に第１の接続状態及び第２の接続状態を設定することができる。また、バイアス電圧Ｖｂ１，Ｖｂ２、及び制御電圧Ｖｃは、すべて接地電位以上にしているため、スイッチ装置１０は正電源のみで動作可能である。これにより、負電圧を供給する負電源が不要となり、回路規模を縮減することができる。
なお、ＦＥＴ１１１，１２１は、ＨＥＭＴ又はＨＦＥＴに限定されるものではなく、他の構造のＦＥＴであってもよい。これらの場合におけるバイアス電圧Ｖｂ１，Ｖｂ２及び制御電圧Ｖｃの設定方法については、以下に詳しく説明する。
以上では、第１のＦＥＴ１１１及び第２のＦＥＴ１２１がｎチャネルデプリーション型のＦＥＴであって、両者がほぼ同じゲート閾値電圧Ｖｔｈを有している場合における、バイアス電圧Ｖｂ１，Ｖｂ２及び制御電圧Ｖｃの具体的設定例を示したが、以下では、第１のＦＥＴ１１１及び第２のＦＥＴ１２１が、ｎチャネルデプリーション型、ｐチャネルデプリーション型、ｎチャネルエンハンスメント型、及びｐチャネルエンハンスメント型の４つの型のＦＥＴで構成される場合における、バイアス電圧Ｖｂ１，Ｖｂ２及び制御電圧Ｖｃの一般的な設定方法を説明する。
まず、その前提としてｎチャネルデプリーション型以外のＦＥＴにおけるＩｄ−Ｖｇｓ特性を説明する。
第８図（ａ），（ｂ），（ｃ）はｎチャネルデプリーション型以外のＦＥＴにおけるＩｄ−Ｖｇｓ特性示すグラフであって、（ａ）はｎチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフ、（ｂ）はｐチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフ、（ｃ）はｐチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフである。
第８図（ａ）に示すように、ｎチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性は、ゲート閾値電圧Ｖｔｈが正電圧である点を除き、ｎチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性（第４図参照）と同様である。
第８図（ｂ）に示すように、ｐチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性では、ゲート閾値電圧Ｖｔｈが正電圧でかつゲート−ソース間電圧Ｖｇｓが低くなるにつれてドレイン電流Ｉｄが増大する。従って、ｎチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性とは、ゲート閾値電圧Ｖｇｓの極性及びゲート−ソース間電圧Ｖｇｓに対するドレイン電流Ｉｄの変化が逆になる。
第８図（ｃ）に示すように、ｐチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性では、ゲート閾値電圧Ｖｔｈが負電圧でかつゲート−ソース間電圧Ｖｇｓが低くなるにつれてドレイン電流Ｉｄが増大する。従って、ｎチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性とは、ゲート閾値電圧Ｖｇｓの極性が同じでゲート−ソース間電圧Ｖｇｓに対するドレイン電流Ｉｄの変化が逆になる。
次に、バイアス電圧Ｖｂ１，Ｖｂ２及び制御電圧Ｖｃの設定方法を説明する。
｛ｎチャネルデプリーション型｝
まず、ｎチャネルデプリーション型のＦＥＴについて説明する。
第９図（ａ），（ｂ），（ｃ）は、ｎチャネルデプリーション型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。第９図（ａ），（ｂ），（ｃ）において、横軸は接地電位に対する電圧を表している。
第１図を参照すると、第１のＦＥＴ１１１はゲートにバイアス電圧（Ｖｂ１）が与えられ、ソースに制御電圧（Ｖｃ）が与えられるＦＥＴであると定義される。一方、第２のＦＥＴ１２１はソースにバイアス電圧（Ｖｂ２）が与えられ、ゲートに制御電圧（Ｖｃ）が与えられるＦＥＴであると定義される。
そして、第１のＦＥＴ１１１のオン（導通状態）とオフ（遮断状態）とが切り替わるソース電圧を、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１と定義する。
また、第２のＦＥＴ１２１のオンとオフとが切り替わるゲート電圧を、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２と定義する。
また、第１のＦＥＴ１１１及び第２のＦＥＴ１２１のゲート閾値電圧を、それぞれ、Ｖｔｈ１，Ｖｔｈ２とする。
この場合、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１は、［ゲート閾値電圧Ｖｔｈ１］＝［ゲート電圧：バイアス電圧Ｖｂ１］−［ソース電圧：オン・オフ切り替え電圧Ｖｓｗ１］であるので、
Ｖｓｗ１＝Ｖｂ１−Ｖｔｈ１＝Ｖｂ１＋｜Ｖｔｈ１｜
となる。
一方、第２のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ２は、［ゲート閾値電圧Ｖｔｈ２］＝［ゲート電圧：オン・オフ切り替え電圧Ｖｓｗ２］−［ソース電圧：バイアス電圧Ｖｂ２］であるので、
Ｖｓｗ２＝Ｖｂ２＋Ｖｔｈ２＝Ｖｂ２−｜Ｖｔｈ２｜
となる。
ここで、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１と第２のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ２との組み合わせには、（ａ）第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１が第２のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ２より低い場合と、（ｂ）第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１が第２のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ２より高い場合と、（ｃ）第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１が第２のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ２に一致する場合との３つの組み合わせが存在する。
［（ａ）の場合］
第９図（ａ）に示すように、第１のＦＥＴ１１１では、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ１以下となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ１を越える電圧範囲がオフ領域となる。一方、第２のＦＥＴ１２１では、ゲート電圧がオン・オフ切り替え電圧Ｖｓｗ２以上となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ２を下回る電圧範囲がオフ領域となる。
ここで、制御電圧Ｖｃは、第１のＦＥＴ１１１ではソース電圧に相当し、第２のＦＥＴ１２１ではゲート電圧に相当する。従って、制御電圧Ｖｃが第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１以下となる電圧範囲では、第１のＦＥＴ１１１がオン、第２のＦＥＴ１２１がオフとなるので、この電圧範囲が、制御電圧Ｖｃの低い方の電圧値Ｖｃｌとして設定すべき領域（以下、Ｖｃｌ設定領域という）となる。一方、制御電圧Ｖｃが第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２以上となる電圧範囲では、第１のＦＥＴ１１１がオフ、第２のＦＥＴ１２１がオンとなるので、この電圧範囲が制御電圧Ｖｃの高い方の電圧値Ｖｃｈとして設定すべき領域（以下、Ｖｃｈ設定領域という）となる。そして、制御電圧Ｖｃが第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１を越えかつ第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２を下回る電圧範囲では、第１のＦＥＴ１１と第２のＦＥＴ１２１とが共にオフとなるので、この電圧範囲が制御電圧Ｖｃの設定禁止領域となる。
つまり、バイアス電圧Ｖｂ２をバイアス電圧Ｖｂ１より高く設定し、制御電圧Ｖｃの低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）以下に設定するとともに、制御電圧Ｖｃの高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）以上に設定すればよい。このように設定することにより、１つの制御電圧Ｖｃによって、第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させることができる。
また、バイアス電圧Ｖｂ１、バイアス電圧Ｖｂ２、及び制御電圧Ｖｃ（正確にはＶｃｌ）を全て接地電位以上に設定することにより、スイッチ装置１０を正電源のみで動作させることができる。
［（ｂ）の場合］
第９図（ｂ）に示すように、制御電圧Ｖｃが第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２を下回る電圧範囲では、第１のＦＥＴ１１１がオン、第２のＦＥＴ１２１がオフとなるので、この電圧範囲が制御電圧ＶｃのＶｃｌ設定領域となり、制御電圧Ｖｃが第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１を越える電圧範囲では、第１のＦＥＴ１１１がオフ、第２のＦＥＴ１２１がオンとなるので、この電圧範囲が制御電圧ＶｃのＶｃｈ設定領域となる。そして、制御電圧Ｖｃが第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２以上でかつ第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１以下の電圧範囲では、第１のＦＥＴ１１１と第２のＦＥＴ１２１とが共にオンとなるので、この電圧範囲が制御電圧Ｖｃの設定禁止領域となる。
そして、バイアス電圧Ｖｂ１及びバイアス電圧Ｖｂ２は、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２と第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１とが近い範囲ではバイアス電圧Ｖｂ１がバイアス電圧Ｖｂ２より低く、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２と第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１との電圧差が特定の値である場合には、バイアス電圧Ｖｂ１がバイアス電圧Ｖｂ２と一致し、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２と第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１とが離れた範囲では、第９図（ｂ）に示すように、バイアス電圧Ｖｂ１がバイアス電圧Ｖｂ２より高くなる。つまり、この場合には、バイアス電圧Ｖｂ１及びバイアス電圧Ｖｂ２はいずれを高く設定することも可能である。
そして、制御電圧Ｖｃの低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）以下に設定し、制御電圧Ｖｃの高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）以上に設定すればよい。その他の点は（ａ）の場合と同様である。
［（ｃ）の場合］
第９図（ｃ）に示すように、制御電圧Ｖｃが第１のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ１及び第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２を下回る電圧範囲では、第１のＦＥＴ１１１がオン、第２のＦＥＴ１２１がオフとなるので、この電圧範囲が制御電圧ＶｃのＶｃｌ設定領域となり、制御電圧Ｖｃが第１のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ１及び第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２を越える電圧範囲では、第１のＦＥＴ１１１がオフ、第２のＦＥＴ１２１がオンとなるので、この電圧範囲が制御電圧ＶｃのＶｃｈ設定領域となる。第１のＦＥＴ１１１及び第２のＦＥＴ１２１の双方がオン又はオフとなる領域は存在しないので、制御電圧Ｖｃの設定禁止領域は存在しない。
そして、バイアス電圧Ｖｂ２はバイアス電圧Ｖｂ１より高くなる。
その他の点は（ａ）の場合と同様である。
［まとめ］
以上の３つの場合をまとめると、１つの制御電圧Ｖｃによって第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させるための設定条件は以下の通りである。
すなわち、バイアス電圧Ｖｂ１，Ｖｂ２は任意に設定すればよい。
制御電圧Ｖｃは、低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）の双方より低く設定するとともに、制御電圧の高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）の双方より高く設定すればよい。
また、スイッチ装置１０を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧Ｖｂ１、バイアス電圧Ｖｂ２、及び制御電圧Ｖｃを全て接地電位以上に設定すればよい。
｛ｐチャネルデプリーション型｝
次に、ｐチャネルデプリーション型のＦＥＴについて説明する。
第１０図（ａ），（ｂ），（ｃ）はｐチャネルデプリーション型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。第１０図（ａ），（ｂ），（ｃ）において、横軸は接地電位に対する電圧を表している。
ｐチャネルデプリーション型の場合、第１０図（ａ）〜（ｃ）と第９図（ａ）〜（ｃ）との比較から明らかなように、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１は、Ｖｓｗ１＝Ｖｂ１−Ｖｔｈ１＝Ｖｂ１−｜Ｖｔｈ１｜となり、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２は、Ｖｓｗ２＝Ｖｂ２＋Ｖｔｈ２＝Ｖｂ２＋｜Ｖｔｈ２｜となる。
そして、第１のＦＥＴ１１１では、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ１以上となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ１を下回る電圧範囲がオフ領域となる。一方、第２のＦＥＴ１２１では、ゲート電圧がオン・オフ切り替え電圧Ｖｓｗ２以下となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ２を越える電圧範囲がオフ領域となる。従って、Ｖｃｌ設定領域では、第１のＦＥＴ１１１がオフ、第２のＦＥＴ１２１がオンとなり、Ｖｃｈ設定領域では、第１のＦＥＴ１１１がオン、第２のＦＥＴ１２１がオフとなる。
これ以外の点は、ｎチャネルデプリーション型の場合と同様である。従って、１つの制御電圧Ｖｃによって第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させるための設定条件は以下の通りである。
すなわち、バイアス電圧Ｖｂ１，Ｖｂ２は任意に設定すればよい。
制御電圧Ｖｃは、低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ低い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ高い電圧（Ｖｓｗ２）の双方より低く設定するとともに、制御電圧の高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ低い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ高い電圧（Ｖｓｗ２）の双方より高く設定すればよい。
また、スイッチ装置１０を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧Ｖｂ１，バイアス電圧Ｖｂ２，制御電圧Ｖｃ（正確にはＶｃｌ）を全て接地電位以上に設定すればよい。
｛ｎチャネルエンハンスメント型｝
次に、ｎチャネルエンハンスメント型のＦＥＴについて説明する。
第１１図（ａ），（ｂ），（ｃ）はｎチャネルエンハンスメント型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。第１１図（ａ），（ｂ），（ｃ）において、横軸は接地電位に対する電圧を表している。
ｎチャネルエンハンスメント型の場合、第１１図（ａ）〜（ｃ）と第９図（ａ）〜（ｃ）との比較から明らかなように、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１は、Ｖｓｗ１＝Ｖｂ１−Ｖｔｈ１＝Ｖｂ１−｜Ｖｔｈ１｜となり、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２は、Ｖｓｗ２＝Ｖｂ２＋Ｖｔｈ２＝Ｖｂ２＋｜Ｖｔｈ２｜となる。
これ以外の点は、ｎチャネルデプリーション型の場合と同様である。従って、１つの制御電圧Ｖｃによって第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させるための設定条件は以下の通りである。
すなわち、バイアス電圧Ｖｂ１，Ｖｂ２は任意に設定すればよい。
制御電圧Ｖｃは、低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ低い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ高い電圧（Ｖｓｗ２）の双方より低く設定するとともに、制御電圧の高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ低い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ高い電圧（Ｖｓｗ２）の双方より高く設定すればよい。
また、スイッチ装置１０を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧Ｖｂ１，バイアス電圧Ｖｂ２，制御電圧Ｖｃを全て接地電位以上に設定すればよい。
｛ｐチャネルエンハンスメント型｝
次に、ｐチャネルエンハンスメント型のＦＥＴについて説明する。
第１２図（ａ），（ｂ），（ｃ）はｐチャネルエンハンスメント型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。第１２図（ａ），（ｂ），（ｃ）において、横軸は接地電位に対する電圧を表している。
ｐチャネルエンハンスメント型の場合、第１２図（ａ）〜（ｃ）と第９図（ａ）〜（ｃ）との比較から明らかなように、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１は、Ｖｓｗ１＝Ｖｂ１−Ｖｔｈ１＝Ｖｂ１＋｜Ｖｔｈ１｜となり、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２は、Ｖｓｗ２＝Ｖｂ２＋Ｖｔｈ２＝Ｖｂ２−｜Ｖｔｈ２｜となる。
そして、第１のＦＥＴ１１１では、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ１以上となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ１を下回る電圧範囲がオフ領域となる。一方、第２のＦＥＴ１２１では、ゲート電圧がオン・オフ切り替え電圧Ｖｓｗ２以下となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ２を越える電圧範囲がオフ領域となる。
これ以外の点は、ｎチャネルデプリーション型の場合と同様である。従って、１つの制御電圧Ｖｃによって第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させるための設定条件は以下の通りである。
すなわち、バイアス電圧Ｖｂ１，Ｖｂ２は任意に設定すればよい。
制御電圧Ｖｃは、低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）の双方より低く設定するとともに、制御電圧の高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）の双方より高く設定すればよい。
また、スイッチ装置１０を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧Ｖｂ１，バイアス電圧Ｖｂ２，制御電圧Ｖｃを全て接地電位以上に設定すればよい。
｛４つの型のＦＥＴについてのまとめ｝
ｎチャネルデプリーション型、ｐチャネルデプリーション型、ｎチャネルエンハンスメント型、及びｐチャネルエンハンスメント型の４つの型のＦＥＴを用いた場合に、１つの制御電圧Ｖｃによって第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させるための設定条件は以下の通りである。
すなわち、バイアス電圧Ｖｂ１，Ｖｂ２は任意に設定すればよい。
制御電圧Ｖｃは、低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１から第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１（符号を含む）を引いた電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２に第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２（符号を含む）を加えた電圧（Ｖｓｗ２）の双方より低く設定するとともに、制御電圧の高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１から第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１（符号を含む）を引いた電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２に第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２（符号を含む）を加えた電圧（Ｖｓｗ２）の双方より高く設定すればよい。
また、スイッチ装置１０を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧Ｖｂ１、バイアス電圧Ｖｂ２、及び制御電圧Ｖｃを全て接地電位以上に設定すればよい。
（第２の実施形態）
前述したように、第６図（ｂ）に示した反射特性：Ｓ３３及び第７図（ｂ）に示した反射特性：Ｓ２２は、必ずしも十分なレベルにあるとは言えない。本発明の第２の実施形態のスイッチ装置は、この反射特性の改善を図ったものである。
第１３図は、本実施形態のスイッチ装置２０の回路図である。スイッチ装置２０は、第１の実施形態のスイッチ装置１０に、本発明の第３のＦＥＴスイッチに相当するＦＥＴスイッチ１３と、第４のＦＥＴスイッチに相当するＦＥＴスイッチ１４とを備えたものである。なお、第１図における構成要素と同一のものについては、同一の符号を付し、説明を省略する。また、ＦＥＴスイッチ１１〜１４の両端には、直流阻止用容量性素子Ｃｂがそれぞれ設けられている。
ＦＥＴスイッチ１３は、第３のＦＥＴ１３１（以下、ＦＥＴ１３１という）を有し、ＦＥＴスイッチ１２と同様に構成されている。すなわち、ＦＥＴ１３１は、ＦＥＴ１２１と同様にＨＥＭＴ又はＨＦＥＴによって構成され、ゲートには、抵抗素子１２４と同様の抵抗素子１３４を介して、第２の制御電圧に相当する制御電圧Ｖｃが与えられている。また、ソース及びドレインには、ソースバイアス用抵抗素子１２２及びドレインバイアス用抵抗素子１２３とそれぞれ同様のソースバイアス用抵抗素子１３２及びドレインバイアス用抵抗素子１３３を介して、第３のバイアス電圧に相当するバイアス電圧Ｖｂ２が与えられている。ここでは、バイアス電圧Ｖｂ２を、ＦＥＴスイッチ１２に与えられるものと共通にし、また、制御電圧Ｖｃを、ＦＥＴスイッチ１１，１２に与えられるものと共通にしている。もちろん、これらを共通にせずに、別の値の第３のバイアス電圧及び第２の制御電圧を与えることも可能である。
ＦＥＴスイッチ１４は、第４のＦＥＴ１４１（以下、ＦＥＴ１４１という）を有し、ＦＥＴスイッチ１１と同様に構成されている。すなわち、ＦＥＴ１４１は、ＦＥＴ１１１と同様にＨＥＭＴ又はＨＦＥＴによって構成され、ゲートには、第４のバイアス電圧に相当するバイアス電圧Ｖｂ１が与えられている。また、ソース及びドレインには、ソースバイアス用抵抗素子１１２及びドレインバイアス用抵抗素子１１３とそれぞれ同様のソースバイアス用抵抗素子１４２及びドレインバイアス用抵抗素子１４３をそれぞれ介して、第２の制御電圧に相当する制御電圧Ｖｃが与えられている。ここでは、バイアス電圧Ｖｂ１を、ＦＥＴスイッチ１１に与えられるものと共通にし、また、制御電圧Ｖｃを、ＦＥＴスイッチ１１，１２に与えられるものと共通にしている。もちろん、これらを共通にせずに、別の値の第４のバイアス電圧及び第２の制御電圧を与えることも可能である。この場合、第２の制御電圧を第１の制御電圧に同期して与えることが必要である。
ＦＥＴスイッチ１３とグランドとの間には、抵抗素子（終端用抵抗素子）２１が設けられている。抵抗素子２１の抵抗値は、ＦＥＴ１３１のチャネル抵抗値との合計が、端子Ｐ２に接続される伝送線路の特性インピーダンスと等しくなるように設定されている。したがって、ＦＥＴ１３１が導通状態になることによって、端子Ｐ２は終端される（第１の終端状態）。
同様に、ＦＥＴスイッチ１４とグランドとの間には、抵抗素子（終端用抵抗素子）２２が設けられている。抵抗素子２２の抵抗値は、ＦＥＴ１４１のチャネル抵抗値との合計が、端子Ｐ３に接続される伝送線路の特性インピーダンスと等しくなるように設定されている。したがって、ＦＥＴ１４１が導通状態になることによって、端子Ｐ３は終端される（第２の終端状態）。
なお、ＦＥＴ１３１の導通時のチャネル抵抗を、伝送線路の特性インピーダンスと等しくなるようにすることによって、抵抗素子２１は省略することができる。抵抗素子２２についても同様である。
次に、上記のとおりに構成されたスイッチ装置２０の動作について説明する。
制御電圧Ｖｃとして０．０Ｖが与えられたとき、ＦＥＴ１１１，１４１は導通状態になるとともにＦＥＴ１２１，１３１は遮断状態になる。これにより、ＦＥＴスイッチ１１によって、端子Ｐ１と端子Ｐ２とが接続されるとともに、ＦＥＴスイッチ１４によって、端子Ｐ３が終端される。つまり、制御電圧Ｖｃが０．０Ｖのとき、スイッチ装置２０は、第１の接続状態かつ第２の終端状態になる。
第１４図（ａ），（ｂ）は、制御電圧Ｖｃとして０．０Ｖが与えられたときの、スイッチ装置２０の各種特性を示すグラフである。なお、同図のグラフの見方は第６図と同様である。第１４図（ａ）と第６図（ａ）とを比較すると、スイッチ装置２０のスイッチング特性については、スイッチ装置１０とほぼ同様であることがわかる。一方、第１４図（ｂ）と第６図（ｂ）とを比較すると、スイッチ装置２０の反射特性：Ｓ３３が大幅に改善されていることがわかる。この理由は、端子Ｐ３がＦＥＴスイッチ１４及び抵抗素子２２によって終端されているからである。
一方、制御電圧Ｖｃとして１．０Ｖが与えられたとき、ＦＥＴ１１１，１４１は遮断状態になるとともにＦＥＴ１２１，１３１は導通状態になる。これにより、ＦＥＴスイッチ１２によって、端子Ｐ１と端子Ｐ３とが接続されるとともに、ＦＥＴスイッチ１３によって、端子Ｐ２が終端される。つまり、制御電圧Ｖｃが１．０Ｖのとき、スイッチ装置１０は、第２の接続状態かつ第１の終端状態になる。
第１５図（ａ），（ｂ）は、制御電圧Ｖｃとして１．０Ｖが与えられたときの、スイッチ装置２０の各種特性を示すグラフである。なお、同図のグラフの見方は第７図と同様である。第１５図（ａ）と第７図（ａ）とを比較すると、スイッチ装置２０のスイッチング特性については、スイッチ装置１０とほぼ同様であることがわかる。一方、第１５図（ｂ）と第７図（ｂ）とを比較すると、スイッチ装置２０の反射特性Ｓ２２が大幅に改善されていることがわかる。この理由は、端子Ｐ２がＦＥＴスイッチ１３及び抵抗素子２１によって終端されているからである。
以上に説明したように、本実施形態によると、ＨＥＭＴ又はＨＦＥＴによって構成されたＦＥＴ１１１〜１４１をそれぞれ備えたＦＥＴスイッチ１１〜１４を、一の制御電圧Ｖｃによって、相補的に切り替え動作させることによって、スイッチ装置２０を、第１の接続状態かつ第２の終端状態にするか、又は、第２の接続状態かつ第１の終端状態にする、といった経路切り替えが可能となる。これにより、経路切り替えの際、遮断される端子を終端することができ、遮断された端子における信号の反射を抑制することができる。
なお、上記説明において、ＦＥＴスイッチ１１〜１４は、すべて、互いに共通した制御電圧Ｖｃによって制御されるものとしたが、ＦＥＴスイッチ１３，１４を、それぞれ独立して制御するようにしてもよい。また、ＦＥＴスイッチ１１，１３の第１の組み合わせについて、第１の制御電圧を用いて相補的に切り替え制御をし、また、ＦＥＴスイッチ１２，１４の第２の組み合わせについて、第２の制御電圧を第１の制御電圧と同期するように用いて相補的に切り替え制御をするようにしてもよい。さらに、第１及び第２のいずれかの組み合わせについてのみ、相補的に切り替え制御をすること可能である。これらのいずれの場合であっても、本発明と同様の効果を得ることができる。しかし、スイッチ装置２０の制御の容易性、及び回路構成の簡略化の観点から、本実施形態のように、バイアス電圧Ｖｂ１，Ｖｂ２、及び制御電圧Ｖｃを共通にする方が好ましい。
また、各種特性のグラフを示した各図において、信号周波数として、１０ＧＨｚまでしか表示していないが、本発明は、これに限定されるものではない。本発明のスイッチ装置１０，２０は、６０Ｇ〜７５ＧＨｚのミリ波帯までについても適用が可能であり、さらに、高周波域にまで適用可能である。これとは逆に、グラフに示した周波数よりも低い周波数域においても、本発明のスイッチ装置１０，２０によって、上記した効果を得ることができる。具体的には、本発明のスイッチ装置１０，２０は、１００ＭＨｚ以上７５ＧＨｚ以下の周波数の信号伝送路に好適に用いることができ、１００ＭＨｚ以上１０ＧＨｚ以下の周波数の信号伝送路により好適に用いることができる。
（第３の実施形態）
第１６図は、本発明の第３の実施形態のスイッチ装置３０の概略回路図である。第１６図において、第１図と同一符号は同一または相当する部分を示す。スイッチ装置３０は、第１の実施形態のスイッチ装置１０において、両端に端子（第２の伝送信号用端子）Ｐｏｒｔ２及び端子（第３の伝送信号用端子）Ｐｏｒｔ３を有する伝送線路１５をさらに備え、ＦＥＴスイッチ１１及びＦＥＴスイッチ１２が伝送線路１５を介して、端子Ｐ１に相当する端子（第１の伝送信号用端子）Ｐｏｒｔ１にそれぞれ接続されるとともに、端子Ｐ２及び端子Ｐ３がグランドにそれぞれ接続されたものである。
具体的には、第１の点Ｐｔ１を接地可能なＦＥＴスイッチ１１と、第２の点Ｐｔ２を接地可能なＦＥＴスイッチ１２とを備え、端子Ｐｏｒｔ１と端子Ｐｏｒｔ２とが伝送信号を伝達可能に接続されかつ端子Ｐｏｒｔ１と端子Ｐｏｒｔ３とが伝送信号を伝達不可能に切断される第１の伝送信号接続状態と、端子Ｐｏｒｔ１と端子Ｐｏｒｔ３とが伝送信号を伝達可能に接続されかつ端子Ｐｏｒｔ１と端子Ｐｏｒｔ２とが伝送信号を伝達不可能に切断される第２の伝送信号接続状態とを切り替えることによって、伝送信号の伝送経路を切り替えるものである。なお、同図において、説明の便宜上、本来なら連続している１本の伝送線路１５を分離して描いている。
ＦＥＴスイッチ１１は、端子Ｐｏｒｔ１と端子Ｐｏｒｔ２との間の伝送線路１５において、端子Ｐｏｒｔ１からλ／４（λは、伝送信号の波長である。）に相当する長さだけ端子Ｐｏｒｔ２側に離れた第１の点Ｐｔ１とグランドとの間に設けられた第１のＦＥＴ１１１を有し、このＦＥＴ１１１が導通状態になることによって第１の点Ｐｔ１を接地するように構成されている。ＦＥＴ１１１は直流阻止用容量性素子Ｃｂを介して第１の点Ｐｔ１及びグランドにそれぞれ接続されている。
一方、ＦＥＴスイッチ１２は、端子Ｐｏｒｔ１と端子Ｐｏｒｔ３との間の伝送線路１５において、端子Ｐ１からλ／４に相当する長さだけ端子Ｐｏｒｔ３側に離れた第２の点Ｐｔ２とグランドとの間に設けられた第２のＦＥＴ１２１を有し、このＦＥＴ１２１が導通状態になることによって第２の点Ｐｔ２を接地するように構成されている。ＦＥＴ１２１は直流阻止用容量性素子Ｃｂを介して第２の点Ｐｔ２及びグランドにそれぞれ接続されている。
伝送線路１５は、裏面に接地電極を設けた１００μｍの厚さのＧａＡｓ基板とこのＧａＡｓ基板上に形成された、幅２０μｍ、厚さ５μｍのＡｕパターンで構成されている。
端子Ｐｏｒｔ１、Ｐｏｒｔ２、及びＰｏｒｔ３は、他の伝送線路や高周波回路に接続され、かつ端子Ｐｏｒｔ１、ｐｏｒｔ２、及びＰｏｒｔ３には高周波の交流の伝送信号が入出力され、伝送線路１５上を伝送される。この伝送信号の周波数は、１００ＭＨｚ以上７５ＧＨｚ以下が好ましく、１００ＭＨｚ以上１０ＧＨｚ以下がより好ましい。具体的には、５ＧＨｚが想定されている。
ＦＥＴ１１１，１２１は、ＨＥＭＴ又はＨＦＥＴと呼ばれるＧａＡｓ系のｎチャネルデプリーション型のＦＥＴで構成されている。ＦＥＴ１１１のゲートには第１のバイアス電圧Ｖｂ１が与えられるとともに、ソース及びドレインには、ソースバイアス用抵抗素子１１２及びドレインバイアス用抵抗素子１１３を介して第１の制御電圧Ｖｃが与えられる。一方、ＦＥＴ１２１のソース及びドレインには、ソースバイアス用抵抗素子１２２及びドレインバイアス用抵抗素子１２３を介して第２のバイアス電圧Ｖｂ２が与えられるとともに、ゲートには抵抗素子１２４を介して第１の制御電圧Ｖｃが与えられる。
その他の点は、第１の実施形態と同様である。
第１７図（ａ），（ｂ）は、バイアス電圧Ｖｂ１を０．０Ｖに、また、バイアス電圧Ｖｂ２を１．０Ｖにし、さらに、制御電圧Ｖｃを第１のバイアス電圧Ｖｂ１に相当する０．０Ｖ（Ｖｃｌ）、及び第２のバイアス電圧Ｖｂ２に相当する１．０Ｖ（Ｖｃｈ）の２値としたときの、ＦＥＴスイッチ１１，１２のスイッチング特性を示すグラフである。縦軸は、ＦＥＴのドレインからソースに信号が伝達されるときの信号レベル（順方向伝送係数）を示し、単位はｄＢである。また、横軸は信号の周波数を示し、単位はＧＨｚである。
第１７図（ａ）は、ＦＥＴスイッチ１１のスイッチング特性を示す。ＦＥＴスイッチ１１は、制御電圧Ｖｃが０．０Ｖのとき、ソース−ドレイン間を導通状態にする一方、制御電圧Ｖｃが１．０Ｖのとき、ソース−ドレイン間を遮断状態にする。一方、同図（ｂ）は、ＦＥＴスイッチ１２のスイッチング特性を示す。ＦＥＴスイッチ１２は、ＦＥＴスイッチ１１とは逆に、制御電圧Ｖｃが０．０Ｖのとき、ソース−ドレイン間を遮断状態にする一方、制御電圧Ｖｃが１．０Ｖのとき、ソース−ドレイン間を導通状態にする。これにより、一の制御電圧Ｖｃで、ＦＥＴ１１１，１２１を相補的に導通状態にすることができる。なお、同図（ａ）（ｂ）に示したスイッチング特性は、抵抗素子１１２，１１３，１２２，１２３の抵抗値を５ｋΩとしたときのものであるが、抵抗値が５００Ω程度であってもスイッチング特性に大きな変化はない。また、ＦＥＴ１１１，１２１の特性によっては、１００Ω程度にすることも可能である。
以上のとおりに構成されたスイッチ装置３０の動作について、以下、詳細に説明する。
制御電圧Ｖｃとして０．０Ｖが与えられたとき、ＦＥＴ１１１は導通状態になるとともにＦＥＴ１２１は遮断状態になる。これにより、ＦＥＴスイッチ１１によって第１の点Ｐｔ１が接地される。このとき、端子Ｐｏｒｔ１から見て接地された側の伝送線路１５は終端短絡の１／４λ線路と等価になり、開放状態、つまり接続されていない状態と等しくなる。一方、ＦＥＴスイッチ１２は開放状態なので、信号は端子Ｐｏｒｔ３側に伝達される。すなわち、制御電圧Ｖｃが０．０Ｖのとき、スイッチ装置３０は第２の伝送信号接続状態になる。
第１８図（ａ），（ｂ）は、制御電圧Ｖｃが０．０Ｖのときの、信号の周波数を横軸とするスイッチ装置３０の各種特性を示すグラフである。同図（ａ）は、端子Ｐｏｒｔ１から端子Ｐｏｒｔ２への信号の伝達特性（順方向伝送係数：Ｓ２１）、及び端子Ｐｏｒｔ１から端子Ｐｏｒｔ３への信号の伝達特性（順方向伝送係数：Ｓ３１）を示す。また、同図（ｂ）は、端子Ｐｏｒｔ２における反射特性（反射係数：Ｓ２２）、及び端子Ｐｏｒｔ３における反射特性（反射係数：Ｓ３３）を示す。なお、同図の縦軸の単位はｄＢ、横軸の単位はＧＨｚである。同図（ａ）に示した伝達特性から明らかなように、端子Ｐｏｒｔ１と端子Ｐｏｒｔ３とは接続状態にあり、また、端子Ｐｏｒｔ１と端子Ｐｏｒｔ２とは切断状態にある。なお、同図（ｂ）に示した反射特性：Ｓ２２は、必ずしも十分なレベルとは言えない。この改善方策については後述する。
一方、制御電圧Ｖｃとして１．０Ｖが与えられたとき、ＦＥＴ１１１は遮断状態になるとともにＦＥＴ１２１は導通状態になる。これにより、ＦＥＴスイッチ１２によって、第２の点Ｐｔ２が接地される。このとき、端子Ｐｏｒｔ１から見て接地された側の伝送線路１５は開放状態、つまり接続されていない状態と等価になり、信号は端子Ｐｏｒｔ２側に伝達される。すなわち、制御電圧Ｖｃが１．０Ｖのとき、スイッチ装置３０は第１の伝送信号接続状態になる。なお、図示しないが、制御電圧Ｖｃが１．０Ｖのときのスイッチ装置３０の各種特性は、回路の対称性から、第１８図（ａ），（ｂ）と同様になる。
なお、第１８図（ａ），（ｂ）において、スイッチ装置３０のスイッチング特性として、伝送信号が１０ＧＨｚまでのものしか示していないが、スイッチ装置３０は、それ以上の６０〜７５ＧＨｚのミリ波帯域までについても、同様の効果を奏する。さらに、ミリ波帯域以上の高周波帯域にまで適用することができる。
上記説明において、第１のバイアス電圧Ｖｂ１を０．０Ｖ、第２のバイアス電圧Ｖｂ２を１．０Ｖとしているが、第１の実施形態で述べたように、これ以外の電圧にしてもよい。また、制御電圧Ｖｃとして、第１のバイアス電圧Ｖｂ１に相当する電圧、及び第２のバイアス電圧Ｖｂ２に相当する電圧の２値としているが、本発明はこれに限定されるものでないことは、第１の実施形態で述べた通りである。
以上、本実施形態によると、ＦＥＴスイッチ１１，１２によって伝送線路１５上の第１の点Ｐｔ１及び第２の点Ｐｔ２をそれぞれ接地することによって、伝送信号の伝送経路を切り替えることができる。これにより、信号が伝達するときに伝送損失が生じることがない。また、ＦＥＴスイッチ１１，１２を、１つの制御電圧Ｖｃによって、相補的にスイッチング動作させ、相補的に第１の伝送信号接続状態及び第２の伝送信号接続状態を設定することができ、制御が容易である。さらに、バイアス電圧Ｖｂ１，Ｖｂ２、及び制御電圧Ｖｃをすべて接地電位以上に設定しているため、スイッチ装置３０は正電源のみで動作可能である。これにより、負電圧を供給する負電源が不要となり、回路規模を縮減することができる。
（第４の実施形態）
前述したように、第１８図（ｂ）に示した反射特性：Ｓ２２は、必ずしも十分なレベルとは言えない。本発明の第２の実施形態のスイッチ装置は、この反射特性の改善を図ったものである。
第１９図は、本実施形態のスイッチ装置３０Ａの概略回路図である。スイッチ装置３０Ａは、第３の実施形態のスイッチ装置３０に、さらに、第３の点Ｐｔ３を終端可能な第３のＦＥＴスイッチ１３と、第４の点Ｐｔ４を終端可能な第４のＦＥＴスイッチ１４とを追加したものである。なお、説明の便宜上、本来なら連続している１本の伝送線路を、分離して描いている。
ＦＥＴスイッチ１３は、第１の点Ｐｔ１と端子Ｐｏｒｔ２との間の伝送線路１５において、第１の点Ｐｔ１からλ／４に相当する長さだけ端子Ｐｏｒｔ２側に離れた第３の点Ｐｔ３とグランドとの間に設けられた第３のＦＥＴ１３１と、ＦＥＴ１３１のソースとグランドとの間に設けられた抵抗素子（終端用抵抗素子）１３５とを有し、ＦＥＴ１３１が導通状態になることによって第３の点Ｐｔ３を終端するように構成されている。抵抗素子１３５の抵抗値は、ＦＥＴ１３１のチャネル抵抗値との合計が、伝送線路１５の特性インピーダンス値になるように調整されている。また、ＦＥＴ１３１、抵抗素子１３２，１３３は、それぞれ、ＦＥＴ１１１、抵抗素子１１２，１１３と同等のものである。すなわち、ＦＥＴスイッチ１３は、抵抗素子１３５を有すること以外はＦＥＴスイッチ１１と同等の構成をしており、第１７図（ａ）に示したスイッチング特性を呈する。なお、ＦＥＴ１３１は直流阻止用容量性素子Ｃｂを介して第３の点Ｐｔ３及び抵抗素子１３５にそれぞれ接続されている。
一方、ＦＥＴスイッチ１４は、第２の点Ｐｔ２と端子Ｐｏｒｔ３との間の伝送線路１５において、第２の点Ｐｔ２からλ／４に相当する長さだけ端子Ｐｏｒｔ３側に離れた第４の点Ｐｔ４とグランドとの間に設けられた第４のＦＥＴ１４１と、ＦＥＴ１４１のソースとグランドとの間に設けられた抵抗素子（終端用抵抗素子）１４５とを有し、ＦＥＴ１４１が導通状態になることによって第４の点Ｐｔ４を終端するように構成されている。抵抗素子１４５の抵抗値は、ＦＥＴ１４１のチャネル抵抗値との合計が、伝送線路１５の特性インピーダンス値になるように調整されている。また、ＦＥＴ１４１、抵抗素子１４２〜１４４は、それぞれ、ＦＥＴ１２１、抵抗素子１２２〜１２４と同等のものである。すなわち、ＦＥＴスイッチ１４は、抵抗素子１４５を有すること以外はＦＥＴスイッチ１２と同等の構成をしており、第１７図（ｂ）に示したスイッチング特性を呈する。なお、ＦＥＴ１４１は直流阻止用容量性素子Ｃｂを介して第４の点Ｐｔ４及び抵抗素子１４５にそれぞれ接続されている。
ＦＥＴ１３１のゲートには第３のバイアス電圧として、ＦＥＴ１１１のゲートに与えられる第１のバイアス電圧Ｖｂ１が与えられる。また、ソース及びドレインには、それぞれ直流的にほぼ同電位となるように抵抗素子ソースバイアス用抵抗素子１３２及びドレインバイアス用抵抗素子１３３を介して第２の制御電圧として、ＦＥＴ１１１のソース及びドレインに与えられる第１の制御電圧Ｖｃが与えられる。一方、ＦＥＴ１４１のソース及びドレインには、それぞれ直流的にほぼ同電位となるようにソースバイアス用抵抗素子１４２及びドレインバイアス用抵抗素子１４３を介して第４のバイアス電圧として、ＦＥＴ１２１のソース及びドレインに与えられる第２のバイアス電圧Ｖｂ２が与えられる。また、ゲートには抵抗素子１４４を介して第２の制御電圧として、ＦＥＴ１２１のゲートに与えられる第１の制御電圧Ｖｃが与えられる。なお、制御電圧Ｖｃ及びバイアス電圧Ｖｂ１，Ｖｂ２の具体的な値については、第３の実施形態で説明したとおりであるので、ここでは説明を省略する。
以上のとおりに構成されたスイッチ装置３０Ａの動作について、以下、詳細に説明する。
制御電圧Ｖｃとして０．０Ｖ（Ｖｃｌ）が与えられたとき、ＦＥＴ１１１とＦＥＴ１３１との組は導通状態になるとともに、ＦＥＴ１２１とＦＥＴ１４１との組は遮断状態になる。これにより、ＦＥＴスイッチ１１によって第１の点Ｐｔ１が接地されるとともに、ＦＥＴスイッチ１３によって第３の点Ｐｔ３が終端され、スイッチ装置３０は第２の伝送信号接続状態になる。また、第１の点Ｐｔ１が接地されたとき、この点からλ／４だけ離れた第３の点Ｐｔ３は、伝送信号の周波数（５ＧＨｚ）で開放されているときと等しい状態にある。したがって、第３の点Ｐｔ３を終端することは、伝送線路１５の端部、つまり端子Ｐｏｒｔ２を終端することと等価になる。これにより、端子Ｐｏｒｔ２における伝送信号の反射を抑制することができる。
第２０図（ａ），（ｂ）は、制御電圧Ｖｃが０．０Ｖのときの、信号の周波数を横軸とするスイッチ装置３０Ａの各種特性を示すグラフである。なお、同図の見方は、第１８図（ａ），（ｂ）と同様である。第２０図（ａ）に示した伝達特性からは、第１８図（ａ）と同様に、端子Ｐｏｒｔ１と端子Ｐｏｒｔ３とは接続状態にあり、また、端子Ｐｏｒｔ１と端子Ｐｏｒｔ２とは切断状態にあることがわかる。そして、第２０図（ｂ）に示した反射特性：Ｓ２２は、伝送信号の周波数である５ＧＨｚ付近において、−２０ｄＢ以下になっており、端子Ｐｏｒｔ２における信号の反射が十分に抑制されていることがわかる。
一方、制御電圧Ｖｃとして１．０Ｖ（Ｖｃｈ）が与えられたとき、ＦＥＴ１１１とＦＥＴ１３１との組は遮断状態になるとともに、ＦＥＴ１２１とＦＥＴ１４１との組は導通状態になる。これにより、ＦＥＴスイッチ１２によって第２の点Ｐｔ２が接地されるとともに、ＦＥＴスイッチ１４によって第４の点Ｐｔ４が終端され、スイッチ装置３０Ａは第１の伝送信号接続状態になる。また、第２の点Ｐｔ２が接地されたとき、この点からλ／４だけ離れた第４の点Ｐｔ４は、伝送信号の周波数（５ＧＨｚ）で開放されているときと等しい状態にある。したがって、第４の点Ｐｔ４を終端することは、伝送線路１５の端部、つまり端子Ｐｏｒｔ３を終端することと等価になる。これにより、端子Ｐｏｒｔ３における信号の反射を抑制することができる。なお、図示しないが、制御電圧Ｖｃが１．０Ｖのときのスイッチ装置３０Ａの各種特性は、回路の対称性から、第２０図（ａ），（ｂ）と同様になる。
なお、第２０図（ａ），（ｂ）において、スイッチ装置３０Ａのスイッチング特性として、伝送信号が１０ＧＨｚまでのものしか示していないが、スイッチ装置３０Ａは、それ以上の６０〜７５ＧＨｚのミリ波帯域までについても、同様の効果を奏する。さらに、ミリ波帯域以上の高周波帯域にまで適用することができる。
以上、本実施形態によると、ＦＥＴスイッチ１３，１４によって伝送線路１５上の第３の点Ｐｔ３及び第４の点Ｐｔ４がそれぞれ終端されることによって、信号が遮断された側における信号の反射を抑制することができる。
なお、抵抗素子１３５，１４５は、それぞれ、ＦＥＴ１３１，１４１が伝送線路１５の特性インピーダンス値に相当するチャネル抵抗を持つようにすることにより、省略可能である。また、ＦＥＴスイッチ１１〜１４を１つの制御電圧Ｖｃによって制御しているが、本発明はこれに限定されるものではない。ＦＥＴスイッチ１１〜１４を別個独立して制御するようにしても、また、負の電圧を用いて制御するようにしても、本発明が奏する効果に相違はない。なお、ＦＥＴスイッチ１１〜１４を別個独立して制御する場合には、個々の制御電圧Ｖｃを互いに同期するようにして与えることが必要である。
また、第３、第４の実施形態において、ＦＥＴ１１１，１２１，１３１，１４１は、ＧａＡｓ系の半導体によって構成されたが、これに限定されものではない。ＦＥＴ１１１，１２１，１３１，１４１は、Ｇａ，Ｉｎ，Ａｌの中から選択される少なくとも１つの元素と、Ａｓ、Ｐ、Ｎの中から選択される少なくとも１つの元素との化合物からなる化合物半導体で構成されることが好ましい。もちろん、これ以外の元素を含む化合物半導体によって構成することも可能である。また、ＳｉやＧｅといった単結晶の半導体によって構成されていてもよい。さらに、ＦＥＴスイッチ１１〜１４は、必ずしもＦＥＴによって構成される必要はなく、ＦＥＴとは別のスイッチング手段、たとえば、ＰＩＮダイオードスイッチによって構成されていても、本発明が奏する効果に違いはない。また、ＦＥＴ１１１，１２１，１３１，１４１は、第１、第２の実施形態の場合と同様に、ｐチャネル型のＦＥＴで構成することができ、また、エンハンスメント型のＦＥＴで構成することができる。
また、第１の点Ｐｔ１及び第２の点Ｐｔ２と端子Ｐｏｒｔ１との間隔、第１の点Ｐｔ１と第３の点Ｐｔ３との間隔、ならびに第２の点Ｐｔ２と第４の点Ｐｔ４との間隔は、伝送信号の１／４波長の奇数倍に相当する長さであればよく、λ／４に限定されるものではない。また、これら間隔は、厳密に１／４波長の奇数倍である必要はなく、多少の誤差が許容される。これら間隔に多少の誤差がある場合、スイッチング特性が多少劣化する。すなわち、許容誤差は要求されるスイッチング特性によって決まる。要求が厳しいときは、わずかな誤差しか許容されないが、要求が比較的緩やかなときは、λ／８程度の誤差まで許容される。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用の可能性】
本発明に係るスイッチ装置は、伝送線路を伝送される信号の経路切り替え用のスイッチとして有用である。
参照符号一覧表（１）
１０，２０，３０，３０Ａ  スイッチ装置
１１  ＦＥＴスイッチ（第１のＦＥＴスイッチ）
１２  ＦＥＴスイッチ（第２のＦＥＴスイッチ）
１３  ＦＥＴスイッチ（第３のＦＥＴスイッチ）
１４  ＦＥＴスイッチ（第４のＦＥＴスイッチ）
１５  伝送線路
２１，２２，１３５，１４５  終端用抵抗素子
１１１  ＦＥＴ（第１のＦＥＴ）
１１２，１２２，１３２，１４２  ソースバイアス用抵抗素子
１１３，１２３，１３３，１４３  ドレインバイアス用抵抗素子
１１４，１２４，１３４，１４４  抵抗素子
１２１  ＦＥＴ（第２のＦＥＴ）
１３１  ＦＥＴ（第３のＦＥＴ）
１４１  ＦＥＴ（第４のＦＥＴ）
２０１  半導体基板
２０２  ゲート絶縁膜
２０３  ソース領域
２０４  ドレイン領域
２０５  チャネル
２０６  空乏層
Ｃｂ  直流阻止用容量性素子
Ｄ  ドレイン電極（ドレイン）
Ｇ  ゲート電極（ゲート）
Ｉｄ  ドレイン電流
Ｐ１，Ｐｏｒｔ１  端子（第１の端子）
Ｐ２，Ｐｏｒｔ２  端子（第２の端子）
Ｐ３，Ｐｏｒｔ３  端子（第３の端子）
参照符号一覧表（２）
Ｐｔ１  第１の点
Ｐｔ２  第２の点
Ｐｔ３  第３の点
Ｐｔ４  第４の点
Ｓ  ソース電極（ソース）
Ｓ２１，Ｓ３１  順方向伝送係数
Ｓ２２，Ｓ３３  反射係数
Ｔｂ１  第１のバイアス用端子
Ｔｂ２  第２のバイアス用端子
Ｔｃ  制御電圧用端子
Ｖｂ１  バイアス電圧（第１のバイアス電圧、第３のバイアス電圧）
Ｖｂ２  バイアス電圧（第２のバイアス電圧、第４のバイアス電圧）
Ｖｃ  制御電圧（第１の制御電圧、第２の制御電圧）
Ｖｄ  ドレイン電圧
Ｖｇ  ゲート電圧
Ｖｇｓ，Ｖｇｓｈ，Ｖｇｓｌ  ゲート−ソース間電圧
Ｖｓ  ソース電圧
Ｖｂｓ  第１のＦＥＴの切り替え電圧
Ｖｂｓ  第２のＦＥＴの切り替え電圧
【図１】
2004019493.tif 000003
【図２】
2004019493.tif 000004
【図３】
2004019493.tif 000005
【図４】
2004019493.tif 000006
【図５】
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【図６】
2004019493.tif 000008
【図７】
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【図８】
2004019493.tif 000010
【図９】
2004019493.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
2004019493.tif 000015
【図１４】
2004019493.tif 000016
【図１５】
2004019493.tif 000017
【図１６】
2004019493.tif 000018
【図１７】
2004019493.tif 000019
【図１８】
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【図１９】
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【図２０】
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【手続補正書】
【提出日】平成16年2月17日(2004.2.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１、第２、及び第３の接続用端子と、一対の主端子の一方が前記第１の接続用端子に、前記一対の主端子の他方が前記第２の接続用端子に、それぞれ第１の直流阻止用容量性素子を介して接続された第１のＦＥＴと、一対の主端子の一方が前記第１の接続用端子に、前記一対の主端子の他方が前記第３の接続用端子に、それぞれ第２の直流阻止用容量性素子を介して接続された第２のＦＥＴとを備え、
前記第１のＦＥＴのチャネル型と前記第２のＦＥＴのチャネル型とが同じであり、
前記第１のＦＥＴのゲートに第１のバイアス電圧が与えられ、
前記第２のＦＥＴの一対の主端子に第２のバイアス電圧が与えられ、
かつ、前記第１のバイアス電圧から前記第１のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第２のバイアス電圧に第２のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第１のバイアス電圧から前記第１のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第２のバイアス電圧に第２のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第１の制御電圧として、前記第１のＦＥＴの一対の主端子と前記第２のＦＥＴのゲートとに与えられることにより、前記第１のＦＥＴと前記第２のＦＥＴとが相補的にそれぞれ導通及び遮断して、前記第１の接続用端子と前記第２の接続用端子とが電気的に接続されかつ前記第１の接続用端子と前記第３の接続用端子とが電気的に切断される第１の接続状態と、前記第１の接続用端子と前記第３の接続用端子とが電気的に接続されかつ前記第１の接続用端子と前記第２の接続用端子とが電気的に切断される第２の接続状態とが切り替わる、スイッチ装置。
【請求項２】
前記第１のバイアス電圧、前記第２のバイアス電圧、及び前記第１の制御電圧が接地電位以上の電圧値を有する、請求項１記載のスイッチ装置。
【請求項３】
前記第１、第２、及び第３の接続用端子に入出力される信号の周波数が、１００ＭＨｚ以上７５ＧＨｚ以下である、請求項１記載のスイッチ装置。
【請求項４】
前記第１、第２、及び第３の接続用端子に入出力される信号の周波数が、１００ＭＨｚ以上１０ＧＨｚ以下である、請求項３記載のスイッチ装置。
【請求項５】
前記スイッチ装置は、前記第１の制御電圧を与えるための制御電圧用端子をさらに備え、前記第１のＦＥＴの一対の主端子と前記第２のＦＥＴのゲートとが前記制御電圧用端子に接続されている、請求項１記載のスイッチ装置。
【請求項６】
前記第１のＦＥＴの一対の主端子がそれぞれ第１のバイアス用抵抗素子を介して前記制御電圧用端子に接続されている、請求項５記載のスイッチ装置。
【請求項７】
２つの前記第１のバイアス用抵抗素子の抵抗値の和が、前記第１のＦＥＴのオン抵抗の１００倍以上１０万倍以下である、請求項６記載のスイッチ装置。
【請求項８】
２つの前記第１のバイアス用抵抗素子の抵抗値の和が、前記第１のＦＥＴのオン抵抗の１０００倍以上１０万倍以下である、請求項７記載のスイッチ装置。
【請求項９】
前記スイッチ装置は、バイアス電圧用端子をさらに備え、前記第２のＦＥＴの一対の主端子がそれぞれ第２のバイアス用抵抗素子を介して前記バイアス電圧用端子に接続されている、請求項６記載のスイッチ装置。
【請求項１０】
２つの前記第２のバイアス用抵抗素子の抵抗値の和が、前記第２のＦＥＴのオン抵抗の１００倍以上１０万倍以下である、請求項９記載のスイッチ装置。
【請求項１１】
２つの前記第２のバイアス用抵抗素子の抵抗値の和が、前記第２のＦＥＴのオン抵抗の１０００倍以上１０万倍以下である、請求項１０記載のスイッチ装置。
【請求項１２】
前記第１及び第２のＦＥＴがｎチャネル型である、請求項１記載のスイッチ装置。
【請求項１３】
前記第１の制御電圧が前記第１のバイアス電圧に等しい電圧と前記第２のバイアス電圧に等しい電圧との２値を取る、請求項１記載のスイッチ装置。
【請求項１４】
前記第１及び第２のＦＥＴがデプリーション型である、請求項１記載のスイッチ装置。
【請求項１５】
前記第１及び第２のＦＥＴが、ともに、Ｇａ，Ｉｎ，Ａｌの中から選択される少なくとも１つの元素と、Ａｓ、Ｐ、Ｎの中から選択される少なくとも１つの元素との化合物からなる化合物半導体で構成されている、請求項１記載のスイッチ装置。
【請求項１６】
前記スイッチ装置は、第３及び第４のＦＥＴをさらに備え、
前記第３のＦＥＴの一対の主端子の一方が前記第２の接続用端子に第３の直流阻止用容量性素子を介して接続されるとともに、前記第３のＦＥＴの一対の主端子の他方が第４の直流阻止用容量性素子又は該第４の直流阻止用容量性素子及び第１の終端用抵抗素子を介してグランドに接続され、
前記第４のＦＥＴの一対の主端子の一方が前記第３の接続用端子に第５の直流素子用容量性素子を介して接続されるとともに、前記第４のＦＥＴの一対の主端子の他方が第６の直流素子用容量性素子又は該第６の直流素子用容量性素子及び第２の終端用抵抗素子を介してグランドに接続され、
前記第３のＦＥＴのチャネル型と前記第４のＦＥＴのチャネル型とが同じであり、
前記第４のＦＥＴのゲートに第３のバイアス電圧が与えられ、
前記第３のＦＥＴの一対の主端子に第４のバイアス電圧が与えられ、
かつ、前記第３のバイアス電圧から前記第４のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第３のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第３のバイアス電圧から前記第４のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第３のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第２の制御電圧として、前記第１の制御電圧に同期して、前記第４のＦＥＴの一対の主端子と前記第３のＦＥＴのゲートとに与えられることにより、前記第１及び第４のＦＥＴの組と前記第２及び第３のＦＥＴの組とが相補的にそれぞれ導通状態及び遮断状態となり、前記第１の接続状態において前記第３の接続用端子が終端され、かつ前記第２の接続状態において前記第２の接続用端子が終端される、請求項１記載のスイッチ装置。
【請求項１７】
前記第２の制御電圧として前記第１の制御電圧が与えられる、請求項１６記載のスイッチ装置。
【請求項１８】
前記第３のバイアス電圧として前記第１のバイアス電圧が与えられ、
前記第４のバイアス電圧として前記第２のバイアス電圧が与えられる、請求項１６記載のスイッチ装置。
【請求項１９】
前記スイッチ装置は、両端に第２及び第３の伝送信号用端子を有し伝送信号を伝送する伝送線路をさらに備え、
前記第１及び第２のＦＥＴが前記伝送線路を介して前記第１の接続用端子にそれぞれ接続されるとともに前記第２及び第３の接続端子がグランドにそれぞれ接続され、
前記伝送線路上において、ある点に前記第１の接続端子が接続され、前記第１の接続端子の接続点から前記第２の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第１の点に前記第１のＦＥＴが前記第１の直流阻止用容量性素子を介して接続され、かつ前記第１の接続用端子の接続点から前記第３の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第２の点に前記第２のＦＥＴが前記第２の直流阻止用容量性素子を介して接続され、
前記第１の接続用端子が第１の伝送信号用端子を構成しており、
前記第１の接続状態と前記第２の接続状態との切り替わりに応じて、前記第１の伝送信号用端子と前記第２の伝送信号用端子とが前記伝送信号を伝達可能に接続されかつ前記第１の伝送信号用端子と前記第３の伝送信号用端子とが前記伝送信号を伝達不可能に切断される第１の伝送信号接続状態と、前記第１の伝送信号用端子と前記第３の伝送信号用端子とが前記伝送信号を伝達可能に接続されかつ前記第１の伝送信号用端子と前記第２の伝送信号用端子とが前記伝送信号を伝達不可能に切断される第２の伝送信号接続状態とが切り替わる、請求項１記載のスイッチ装置。
【請求項２０】
前記第１、第２、及び第３の伝送信号用端子に入出力される信号の周波数が、１００ＭＨｚ以上７５ＧＨｚ以下である、請求項１９記載のスイッチ装置。
【請求項２１】
前記第１、第２、及び第３の伝送信号用端子に入出力される信号の周波数が、１００ＭＨｚ以上１０ＧＨｚ以下である、請求項２０記載のスイッチ装置。
【請求項２２】
前記スイッチ装置は、第３及び第４のＦＥＴをさらに備え、
前記第３のＦＥＴの一対の主端子の一方が、前記伝送線路において前記第１の点から前記第２の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第３の点に第３の直流阻止用容量性素子を介して接続されるとともに、前記第３のＦＥＴの一対の主端子の他方が第４の直流阻止用容量性素子又は該第４の直流阻止用容量性素子及び第１の終端用抵抗素子を介してグランドに接続され、かつ前記第３のＦＥＴのオン抵抗又は該第３のＦＥＴのオン抵抗と前記第１の終端用抵抗素子の抵抗との和が前記伝送線路の特性インピーダンスと略同じであり、
前記第４のＦＥＴの一対の主端子の一方が、前記伝送線路において前記第２の点から前記第３の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第４の点に第５の直流阻止用容量性素子を介して接続されるとともに、前記第４のＦＥＴの一対の主端子の他方が第６の直流阻止用容量性素子又は該第６の直流阻止用容量性素子及び第２の終端用抵抗素子を介してグランドに接続され、かつ前記第４のＦＥＴのオン抵抗又は該第４のＦＥＴのオン抵抗と前記第２の終端用抵抗素子の抵抗との和が前記伝送線路の特性インピーダンスと略同じであり、
前記第３のＦＥＴのチャネル型と前記第４のＦＥＴのチャネル型とが同じであり、
前記第３のＦＥＴのゲートに第３のバイアス電圧が与えられ、
前記第４のＦＥＴの一対の主端子に第４のバイアス電圧が与えられ、
かつ、前記第３のバイアス電圧から前記第３のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第４のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第３のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第４のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第２の制御電圧として、前
記第１の制御電圧に同期して、前記第３のＦＥＴの一対の主端子と前記第４のＦＥＴのゲートとに与えられることにより、前記第１及び第３のＦＥＴの組と前記第２及び第４のＦＥＴの組とが相補的にそれぞれ導通状態及び遮断状態となり、前記第１の伝送信号接続状態において前記第２の点が接地されるとともに前記第４の点が終端され、かつ前記第２の伝送信号接続状態において前記第１の点が接地されるとともに前記第３の点が終端される、請求項１９記載のスイッチ装置。
【請求項２３】
前記第２の制御電圧として前記第１の制御電圧が与えられる、請求項２２記載のスイッチ装置。
【請求項２４】
前記第３のバイアス電圧として前記第１のバイアス電圧が与えられ、
前記第４のバイアス電圧として前記第２のバイアス電圧が与えられる、請求項１２記載のスイッチ装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ装置に関し、特に伝送経路の切り替えに好適なスイッチ装置に関する。
【背景技術】
【０００２】
近年、情報通信分野における技術の進展は著しく、通信機器が扱う信号の周波数帯域もマイクロ波帯域からミリ波帯域へと、より高い周波数帯域への展開が図られている。このようなマイクロ波帯からミリ波帯までの高周波帯を扱う通信用回路などでは、伝送線路を制御する経路切り替え型のスイッチが多く用いられている（例えば、特許文献１〜１７参照）。
【特許文献１】特許第２８４８５０２号公報
【特許文献２】特許第３０６８６０５号公報
【特許文献３】特開平４−３３５０１号公報
【特許文献４】特開２０００−３４９５０２号公報
【特許文献５】特開平２−９０７２３号公報
【特許文献６】特開平８−２１３８９１号公報
【特許文献７】特開平３−１４５８０１号公報
【特許文献８】特開平４−３４６５１３号公報
【特許文献９】特開平６−８５６４１号公報
【特許文献１０】特開平１０−３１３２６６号公報
【特許文献１１】特開平１０−３３５９０１号公報
【特許文献１２】特開平７−２３５８０２号公報
【特許文献１３】特開平６−１３２７０１号公報
【特許文献１４】特開２００２−１４１７９４号公報
【特許文献１５】特開平８−２８８４００号公報
【特許文献１６】特開平９−２７７３６号公報
【特許文献１７】特開平９−１０７２０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一般に、経路切り替え型のスイッチは、半導体のＰ／Ｉ／Ｎ接合を用いたＰＩＮダイオードスイッチや、ＦＥＴ（電界効果トランジスタ）のスイッチング機能を用いたＦＥＴスイッチなどを組み合わせて構成される。たとえば、ＦＥＴスイッチによって構成された経路切り替え型のスイッチ装置は、切り替え対象の各伝送経路とそれぞれ接続された２個のＦＥＴスイッチのいずれか一方をオン又はオフにするとともに、他方のＦＥＴスイッチをオフ又はオンにする。このようにＦＥＴスイッチを相補的に切り替え動作させることによって、伝送経路を切り替える。
【０００４】
一方、高周波回路に対する小型化の要求は、他の電子回路にも増して強くなりつつある。一般に、高周波回路は、高周波トランジスタなどの半導体素子と整合回路やバイアス回路などをひとつの半導体基板上に集積化したＭＭＩＣ（Monolithic Microwave IC）として構成されることが多い。ＭＭＩＣの場合、スイッチ自体も半導体素子で構成されることが好ましい。このため、通常、ＭＭＩＣでは、上記のＰＩＮダイオードやＦＥＴスイッチなどが利用されているが、ＰＩＮ接合を作るプロセスは、ＦＥＴを形成するプロセスと比べて複雑なため、ＦＥＴのみでスイッチ装置を構成することが好ましい。
【０００５】
ＦＥＴスイッチは、ＦＥＴのゲート電極に制御電圧を印加してチャネルの導電率を変化させ、これによるソース−ドレイン間の導電率変化に応じて、ソース−ドレイン間の伝送信号の伝達量を変化させる。つまり、ＦＥＴスイッチは、ＦＥＴのチャネル層が電気的に導通状態のとき、オンであり、伝送信号はドレイン端子及びソース端子の一方より入力され、チャネルを伝達し、ドレイン端子及びソース端子の他方から出力される。一方、ＦＥＴは、チャネル層がピンチオフ状態のとき、オフであり、ソース−ドレイン間は電気的に遮断状態となる。そして、高周波信号の場合、一般に、ｎ型のチャネル層を形成する高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）などが用いられる。
【０００６】
同一のチャネル型のＦＥＴによって構成された複数のＦＥＴスイッチを相補的に動作させる（複数のＦＥＴスイッチのうちの特定のＦＥＴスイッチをオン又はオフさせかつ当該
複数のＦＥＴスイッチのうちの残りのＦＥＴスイッチをオフ又はオンさせる）ためには、それぞれのＦＥＴスイッチにおけるＦＥＴに互いに異なる制御電圧を与え、それぞれのＦＥＴスイッチを切り替え動作させる必要がある。しかし、制御の容易性及び回路構成の簡略化の観点から、一の制御電圧で複数のＦＥＴを相補的に切り替え動作させることが望ましい。
【０００７】
また、よく用いられるデプリーション型のｎチャネルＦＥＴでは、チャネルをピンチオフするために、ゲート電極にソース電位に対して負の電位（以下、負の電圧という）を与える必要がある。しかし、通常、ソース電極は接地されることが多いため、このようなデプリーション型のｎチャネルＦＥＴをスイッチ素子として用いた場合、ドレインバイアス用の正電源とは別個に、ゲート電極制御用の負電源を設けなければならない。
【０００８】
また、高周波信号の場合、伝送経路が切り替えられたとき、切断された側の伝送線路を開放状態のままにすると、その開放点で伝送線路のインピーダンスが不連続となり、信号が反射してしまう。この高周波信号の反射は、回路特性を悪化させ、回路動作を不安定にする。
【０００９】
また、ＦＥＴはチャネル抵抗を有している。このため、ＦＥＴによって構成されたスイッチを伝送線路に挿入すると、ＦＥＴのチャネル抵抗に起因する伝送損失が生じてしまう。
【００１０】
本発明は上記のような課題を解決するためになされたもので、本発明の第１の目的は、一の制御電圧によって相補的に伝送経路を切り替えることが可能な、同一のチャネル型の複数のＦＥＴスイッチを備えたスイッチ装置を提供することにある。
【００１１】
本発明の第２の目的は、正電源のみで相補的に伝送経路を切り替えることが可能な、同一のチャネル型の複数のＦＥＴスイッチを備えたスイッチ装置を提供することにある。
【００１２】
本発明の第３の目的は、切り替えにより切断された伝送経路における伝送信号の反射を抑制することが可能な、同一のチャネル型の複数のＦＥＴスイッチを備えたスイッチ装置を提供することにある。
【００１３】
本発明の第４の目的は、ＦＥＴのチャネル抵抗に起因する伝送損失を低減することが可能な、同一のチャネル型の複数のＦＥＴスイッチを備えたスイッチ装置を提供することにある。
【課題を解決するための手段】
【００１４】
上述の目的を達成するために、本発明に係るスイッチ装置は、第１、第２、及び第３の接続用端子と、一対の主端子の一方が前記第１の接続用端子に、前記一対の主端子の他方が前記第２の接続用端子に、それぞれ第１の直流阻止用容量性素子を介して接続された第１のＦＥＴと、一対の主端子の一方が前記第１の接続用端子に、前記一対の主端子の他方が前記第３の接続用端子に、それぞれ第２の直流阻止用容量性素子を介して接続された第２のＦＥＴとを備え、前記第１のＦＥＴのチャネル型と前記第２のＦＥＴのチャネル型とが同じであり、前記第１のＦＥＴのゲートに第１のバイアス電圧が与えられ、前記第２のＦＥＴの一対の主端子に第２のバイアス電圧が与えられ、かつ、前記第１のバイアス電圧から前記第１のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第２のバイアス電圧に第２のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第１のバイアス電圧から前記第１のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第２のバイアス電圧に第２のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第１の制御電圧として、前記第１のＦＥＴの一対の主端子と前記第２のＦＥＴのゲートとに与えられることにより、前記第１のＦＥＴと前記第２のＦＥＴとが相補的にそれぞれ導通及び遮断して、前記第１の接続用端子と前記第２の接続用端子とが電気的に接続されかつ前記第１の接続用端子と前記第３の接続用端子とが電気的に切断される第１の接続状態と、前記第１の接続用端子と前記第３の接続用端子とが電気的に接続されかつ前記第１の接続用端子と前記第２の接続用端子とが電気的に切断される第２の接続状態とが切り替わる。このような構成とすると、１つの制御電圧によって、信号の伝送経路を相補的に切り替えることができる。
【００１５】
前記第１のバイアス電圧、前記第２のバイアス電圧、及び前記第１の制御電圧が接地電位以上の電圧値を有してもよい。このような構成とすると、正電源のみで信号の伝送経路を相補的に切り替えることができる。
【００１６】
前記第１、第２、及び第３の接続用端子に入出力される信号の周波数が、１００ＭＨｚ以上７５ＧＨｚ以下であることが好ましい。
【００１７】
前記第１、第２、及び第３の接続用端子に入出力される信号の周波数が、１００ＭＨｚ以上１０ＧＨｚ以下であることがより好ましい。
【００１８】
前記スイッチ装置は、前記第１の制御電圧を与えるための制御電圧用端子をさらに備え、前記第１のＦＥＴの一対の主端子と前記第２のＦＥＴのゲートとが前記制御電圧用端子に接続されていてもよい。
【００１９】
前記第１のＦＥＴの一対の主端子がそれぞれ第１のバイアス用抵抗素子を介して前記制御電圧用端子に接続されていてもよい。
【００２０】
２つの前記第１のバイアス用抵抗素子の抵抗値の和が、前記第１のＦＥＴのオン抵抗の１００倍以上１０万倍以下であることが好ましい。このような構成とすると、第１のＦＥＴの遮断時における信号のリークを防止することができる。
【００２１】
２つの前記第１のバイアス用抵抗素子の抵抗値の和が、前記第１のＦＥＴのオン抵抗の１０００倍以上１０万倍以下であることがより好ましい。このような構成とすると、第１のＦＥＴの遮断時における信号のリークをより好適に防止することができる。
【００２２】
前記スイッチ装置は、バイアス電圧用端子をさらに備え、前記第２のＦＥＴの一対の主端子がそれぞれ第２のバイアス用抵抗素子を介して前記バイアス電圧用端子に接続されていてもよい。
【００２３】
２つの前記第２のバイアス用抵抗素子の抵抗値の和が、前記第２のＦＥＴのオン抵抗の１００倍以上１０万倍以下であることが好ましい。このような構成とすると、第２のＦＥＴの遮断時における信号のリークを防止することができる。
【００２４】
２つの前記第２のバイアス用抵抗素子の抵抗値の和が、前記第２のＦＥＴのオン抵抗の１０００倍以上１０万倍以下であることがより好ましい。このような構成とすると、第２のＦＥＴの遮断時における信号のリークをより好適に防止することができる。
【００２５】
前記第１及び第２のＦＥＴがｎチャネル型であってもよい。このような構成とすると、ＨＥＭＴやＨＦＥＴを用いて、スイッチ装置を高速に動作させることができる。
【００２６】
前記第１の制御電圧が前記第１のバイアス電圧に等しい電圧と前記第２のバイアス電圧に等しい電圧との２値を取ってもよい。このような構成とすると、スイッチ装置の構成の簡略化及び制御の容易化が可能となる。
【００２７】
前記第１及び第２のＦＥＴがデプリーション型であってもよい。このような構成とすると、通常、負電源が必要とされるデプリーション型のＦＥＴを用いても、バイアス電圧及び第１の制御電圧を適宜選択することにより正電源のみで動作させることができるので、本発明が特に有効となる。
【００２８】
前記第１及び第２のＦＥＴが、ともに、Ｇａ，Ｉｎ，Ａｌの中から選択される少なくとも１つの元素と、Ａｓ、Ｐ、Ｎの中から選択される少なくとも１つの元素との化合物からなる化合物半導体で構成されていてもよい。
前記スイッチ装置は、第３及び第４のＦＥＴをさらに備え、前記第３のＦＥＴの一対の主端子の一方が前記第２の接続用端子に第３の直流阻止用容量性素子を介して接続されるとともに、前記第３のＦＥＴの一対の主端子の他方が第４の直流阻止用容量性素子又は該第４の直流阻止用容量性素子及び第１の終端用抵抗素子を介してグランドに接続され、前記第４のＦＥＴの一対の主端子の一方が前記第３の接続用端子に第５の直流素子用容量性素子を介して接続されるとともに、前記第４のＦＥＴの一対の主端子の他方が第６の直流素子用容量性素子又は該第６の直流素子用容量性素子及び第２の終端用抵抗素子を介してグランドに接続され、前記第３のＦＥＴのチャネル型と前記第４のＦＥＴのチャネル型とが同じであり、前記第４のＦＥＴのゲートに第３のバイアス電圧が与えられ、前記第３のＦＥＴの一対の主端子に第４のバイアス電圧が与えられ、かつ、前記第３のバイアス電圧から前記第４のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第３のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第３のバイアス電圧から前記第４のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第３のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第２の制御電圧として、前記第１の制御電圧に同期して、前記第４のＦＥＴの一対の主端子と前記第３のＦＥＴのゲートとに与えられることにより、前記第１及び第４のＦＥＴの組と前記第２及び第３のＦＥＴの組とが相補的にそれぞれ導通状態及び遮断状態となり、前記第１の接続状態において前記第３の接続用端子が終端され、かつ前記第２の接続状態において前記第２の接続用端子が終端されてもよい。このような構成とすると、切り替えにより切断された伝送経路における伝送信号の反射を抑制することができる。
【００２９】
前記スイッチ装置は、両端に第２及び第３の伝送信号用端子を有し伝送信号を伝送する伝送線路をさらに備え、前記第１及び第２のＦＥＴが前記伝送線路を介して前記第１の接続用端子にそれぞれ接続されるとともに前記第２及び第３の接続端子がグランドにそれぞれ接続され、前記伝送線路上において、ある点に前記第１の接続端子が接続され、前記第１の接続端子の接続点から前記第２の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第１の点に前記第１のＦＥＴが前記第１の直流阻止用容量性素子を介して接続され、かつ前記第１の接続用端子の接続点から前記第３の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第２の点に前記第２のＦＥＴが前記第２の直流阻止用容量性素子を介して接続され、前記第１の接続用端子が第１の伝送信号用端子を構成しており、前記第１の接続状態と前記第２の接続状態との切り替わりに応じて、前記第１の伝送信号用端子と前記第２の伝送信号用端子とが前記伝送信号を伝達可能に接続されかつ前記第１の伝送信号用端子と前記第３の伝送信号用端子とが前記伝送信号を伝達不可能に切断される第１の伝送信号接続状態と、前記第１の伝送信号用端子と前記第３の伝送信号用端子とが前記伝送信号を伝達可能に接続されかつ前記第１の伝送信号用端子と前記第２の伝送信号用端子とが前記伝送信号を伝達不可能に切断される第２の伝送信号接続状態とが切り替わってもよい。このような構成とすると、伝送信号の伝送経路にＦＥＴが位置しなくなるので、ＦＥＴのチャネル抵抗に起因する伝送損失を低減することができる。
【００３０】
前記第１、第２、及び第３の伝送信号用端子に入出力される信号の周波数が、１００ＭＨｚ以上７５ＧＨｚ以下であることが好ましい。
【００３１】
前記第１、第２、及び第３の伝送信号用端子に入出力される信号の周波数が、１００ＭＨｚ以上１０ＧＨｚ以下であることがより好ましい。
【００３２】
前記スイッチ装置は、第３及び第４のＦＥＴをさらに備え、前記第３のＦＥＴの一対の主端子の一方が、前記伝送線路において前記第１の点から前記第２の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第３の点に第３の直流阻止用容量性素子を介して接続されるとともに、前記第３のＦＥＴの一対の主端子の他方が第４の直流阻止用容量性素子又は該第４の直流阻止用容量性素子及び第１の終端用抵抗素子を介してグランドに接続され、かつ前記第３のＦＥＴのオン抵抗又は該第３のＦＥＴのオン抵抗と前記第１の終端用抵抗素子の抵抗との和が前記伝送線路の特性インピーダンスと略同じであり、
前記第４のＦＥＴの一対の主端子の一方が、前記伝送線路において前記第２の点から前記第３の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第４の点に第５の直流阻止用容量性素子を介して接続されるとともに、前記第４のＦＥＴの一対の主端子の他方が第６の直流阻止用容量性素子又は該第６の直流阻止用容量性素子及び第２の終端用抵抗素子を介してグランドに接続され、かつ前記第４のＦＥＴのオン抵抗又は該第４のＦＥＴのオン抵抗と前記第２の終端用抵抗素子の抵抗との和が前記伝送線路の特性インピーダンスと略同じであり、前記第３のＦＥＴのチャネル型と前記第４のＦＥＴのチャネル型とが同じであり、前記第３のＦＥＴのゲートに第３のバイアス電圧が与えられ、前記第４のＦＥＴの一対の主端子に第４のバイアス電圧が与えられ、かつ、前記第３のバイアス電圧から前記第３のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第４のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第３のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第４のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第２の制御電圧として、前記第１の制御電圧に同期して、前記第３のＦＥＴの一対の主端子と前記第４のＦＥＴのゲートとに与えられることにより、前記第１及び第３のＦＥＴの組と前記第２及び第４のＦＥＴの組とが相補的にそれぞれ導通状態及び遮断状態となり、前記第１の伝送信号接続状態において前記第２の点が接地されるとともに前記第４の点が終端され、かつ前記第２の伝送信号接続状態において前記第１の点が接地されるとともに前記第３の点が終端されてもよい。このような構成とすると、切断された伝送経路における反射を抑制することができる。
【００３３】
前記第２の制御電圧として前記第１の制御電圧が与えられてもよい。このような構成とすると、スイッチ装置の制御を容易化することができる。
【００３４】
前記第３のバイアス電圧として前記第１のバイアス電圧が与えられ、前記第４のバイアス電圧として前記第２のバイアス電圧が与えられてもよい。このような構成とすると、スイッチ装置の回路構成を簡略化することができる。
【発明の効果】
【００３５】
本発明は、以上に説明したような構成を有し、１つの制御電圧によって、信号の伝送経路を相補的に切り替えることができるという効果を奏する。
【００３６】
また、正電源のみで信号の伝送経路を相補的に切り替えることができるという効果を奏する。
【００３７】
また、切り替えにより切断された伝送経路における伝送信号の反射を抑制することができるという効果を奏する。
【００３８】
さらに、ＦＥＴのチャネル抵抗に起因する伝送損失を低減することができるという効果を奏する。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
【００４０】
（第１の実施形態）
図１は、本発明の第１の実施形態のスイッチ装置１０の回路図、図２（ａ）は、図１のＦＥＴスイッチ１１の回路図であり、図２（ｂ）は、図１のＦＥＴスイッチ１２の回路図である。
【００４１】
図１及び図２において、本実施形態のスイッチ装置１０は、第１の端子（接続用端子）Ｐ１（以下、端子Ｐ１という）、第２の端子（接続用端子）Ｐ２（以下、端子Ｐ２という）、及び第３の端子（接続用端子）Ｐ３（以下、端子Ｐ３という）とを備えている。端子Ｐ１と端子Ｐ２との間には、第１のＦＥＴスイッチ１１（以下、ＦＥＴスイッチ１１という）が設けられ、端子Ｐ１と端子Ｐ３との間には、第２のＦＥＴスイッチ１２（以下、ＦＥＴスイッチ１２という）が設けられており、ＦＥＴスイッチ１１とＦＥＴスイッチ１２とが相補的に導通（オン）及び遮断（オフ）状態になることによって、端子Ｐ１と端子Ｐ２とが電気的に接続されかつ端子Ｐ１と端子Ｐ３とが電気的に切断される第１の接続状態と、端子Ｐ１と端子Ｐ３とが電気的に接続されかつ端子Ｐ１と端子Ｐ２とが電気的に切断される第２の接続状態とが切り替えられる。
【００４２】
具体的には、ＦＥＴスイッチ１１は、第１のＦＥＴ１１１(以下、ＦＥＴ１１１という)を有している。ＦＥＴ１１１では、ドレインが直流阻止用容量性素子（キャパシタ）Ｃｂを介して端子Ｐ１に接続され、ソースが直流阻止用容量性素子Ｃｂを介して端子Ｐ２に接続されている。ＦＥＴ１１１のドレイン及びソースは、それぞれ、ドレインバイアス用抵抗素子（第１のバイアス用抵抗素子）１１３及びソースバイアス用抵抗素子（第１のバイアス用抵抗素子）１１２を介して制御電圧用端子Ｔｃに接続されている。制御電圧用端子Ｔｃには直流の制御電圧が与えられる。これにより、制御電圧用端子Ｔｃに制御電圧Ｖｃが与えられると、直流阻止用容量性素子Ｃｂが充電されてソース及びドレインが与えられた制御電圧Ｖｃに保持されるとともに、直流の制御電圧Ｖｃが、端子Ｐ１及び端子Ｐ２、ひいてはこれらに接続される電気回路に印加されるのが防止される。ＦＥＴ１１１のゲートは第１のバイアス端子Ｔｂ１に接続されている。第１のバイアス端子Ｔｂ１には直流の第１のバイアス電圧Ｖｂ１が与えられる。
【００４３】
一方、ＦＥＴスイッチ１２は、第２のＦＥＴ１２１（以下、ＦＥＴ１２１という）を有している。ＦＥＴ１２１では、ドレインが直流阻止用容量性素子Ｃｂを介して端子Ｐ１に接続され、ソースが直流阻止用容量性素子Ｃｂを介して端子Ｐ３に接続されている。ＦＥＴ１２１のドレイン及びソースは、それぞれ、ドレインバイアス用抵抗素子（第２のバイアス用抵抗素子）１２３及びソースバイアス用抵抗素子（第２のバイアス用抵抗素子）１２２を介して第２のバイアス用端子Ｔｂ２に接続されている。第２のバイアス用端子Ｔｂ２には直流の第２のバイアス電圧Ｖｂ２が与えられる。これにより、第２のバイアス用端子Ｔｂ２に第２のバイアス電圧Ｖｂ２が与えられると、直流阻止用容量性素子Ｃｂが充電されてソース及びドレインが与えられた第２のバイアス電圧Ｖｂ２に保持されるとともに、直流の第２のバイアス電圧Ｖｂ２が、端子Ｐ１及び端子Ｐ３、ひいてはこれらに接続される電気回路に印加されるのが防止される。ＦＥＴ１２１のゲートは上述の制御電圧用端子Ｔｃに接続されている。
【００４４】
なお、本実施形態では、上述のように、ＦＥＴ１１１及びＦＥＴ１２１のソース及びドレインのうち、端子Ｐ１に接続される方をドレインと呼び他方をソースと呼んだが、本実施形態では、ソースとドレインとが実質的に同電位にバイアスされるので、ソースとドレインとを区別する意味はない。従って、端子Ｐ１に接続される方をソースと呼び他方をドレインと呼んでもよい。このようにソースとドレインとを区別する意味がないことと、ソース及びドレインに伝送信号が入出力されることから、本明細書及び請求の範囲においては、ソースとドレインとを共に主端子と定義し、そのように呼ぶ場合がある。
【００４５】
また、ＦＥＴ１１１のソース及びドレインとＦＥＴ１２１のゲートとが共通の制御電圧用端子Ｔｃに接続されているが、それぞれ別個の制御電圧用端子Ｔｃに接続されるように構成してもよい。
【００４６】
端子Ｐ１、Ｐ２、及びＰ３は、他の電気回路に接続され、かつ端子Ｐ１、Ｐ２、及びＰ３には高周波の交流の信号が入出力される。この交流の信号は、端子Ｐ１から端子Ｐ２に至る信号伝送経路及び端子Ｐ１から端子Ｐ３に至る信号伝送経路に設けられた直流阻止用容量性素子Ｃｂを通過する。しかし、この信号の周波数は、主にこの直流阻止用容量性素子Ｃｂの周波数特性によってその下限が制約され、また、主にＦＥＴ１１１，１２１の周波数特性によってその上限が制約される。従って、端子Ｐ１、Ｐ２、及びＰ３に入出力される信号の周波数は、１００ＭＨｚ以上７５ＧＨｚ以下が好ましく、１００ＭＨｚ以上１０ＧＨｚ以下がより好ましい。
【００４７】
ＦＥＴ１１１とＦＥＴ１２１とは、互いに同一のチャネル型を有している。具体的には、ｎチャネル型のＨＥＭＴ又はＨＦＥＴによって構成されている。ｐチャネル型のＨＥＭＴ及びＨＦＥＴにおけるキャリア（正孔）の移動度（モビリティ）より、ｎチャネル型のＨＥＭＴ及びＨＦＥＴにおけるキャリア（電子）の移動度が高いからである。従って、ＦＥＴ１１１とＦＥＴ１２１をｎチャネル型のＨＥＭＴ及びＨＦＥＴで構成することにより、スイッチ装置１０を高速に動作させることが可能となり、その結果、スイッチ装置１０を高周波用に好適に用いることが可能となる。
【００４８】
ＨＥＭＴは、Ｇａ，Ｉｎ，Ａｌの中から選択される少なくとも１つの元素と、Ａｓ、Ｐ、Ｎの中から選択される少なくとも１つの元素との化合物からなる化合物半導体で構成されることが好ましい。もちろん、これ以外の元素を含む化合物半導体によって構成することも可能である。
【００４９】
また、ＦＥＴ１１１，１２１は、本実施形態では、デプリーション型のＦＥＴで構成されている。このように構成すると、デプリーション型のＦＥＴは、負のゲート閾値電圧を有することから、ゲート電圧、すなわち、ＦＥＴ１１１に関してバイアス電圧Ｖｂ１を、ＦＥＴ１２１に関して制御電圧Ｖｃをそれぞれ低く設定することができる。
【００５０】
ソースバイアス用抵抗素子１１２とドレインバイアス用抵抗素子１１３とは、ＦＥＴ１１１のドレインとソースとの間に直列に接続されており、また、ソースバイアス用抵抗素子１２２とドレインバイアス用抵抗素子１２３とは、ＦＥＴ１２１のドレインとソースとの間に直列に接続されているので、これらの抵抗素子１１２，１１３，１２２，１２３の抵抗値は、端子Ｐ１から端子Ｐ２への及び端子Ｐ１から端子Ｐ３へのそれぞれの伝送信号が実質的にリークしないように十分大きくすることが必要である。このため、ソースバイアス用抵抗素子１１２の抵抗値とドレインバイアス用抵抗素子１１３の抵抗値との和、及びソースバイアス用抵抗素子１２２の抵抗値とドレインバイアス用抵抗素子１２３の抵抗値との和は、それぞれ、ＦＥＴ１１１及びＦＥＴ１２１のオン抵抗（導通時におけるドレイン−ソース間抵抗）の１００倍以上１０万倍以下であることが好ましく、１０００倍以上１０万倍以下であることがより好ましい。本実施形態では、ソースバイアス用抵抗素子１１２，ドレインバイアス用抵抗素子１１３，ソースバイアス用抵抗素子１２２，ドレインバイアス用抵抗素子１２３の抵抗値は５ｋΩに設定されている。すなわち、ＦＥＴ１１１及びＦＥＴ１２１のオン抵抗は数Ωであるので、ソースバイアス用抵抗素子１１２の抵抗値とドレインバイアス用抵抗素子１１３の抵抗値との和、及びソースバイアス用抵抗素子１２２の抵抗値とドレインバイアス用抵抗素子１２３の抵抗値との和は、それぞれ、ＦＥＴ１１１及びＦＥＴ１２１のオン抵抗の約２０００倍に設定されている。なお、ゲートとソース及びドレインとの間のインピーダンスは十分大きいので、抵抗素子１２４は省略してもよい。
【００５１】
制御電圧Ｖｃ及びバイアス電圧Ｖｂ１，Ｖｂ２は、すべて接地電位以上に設定される。さらに、バイアス電圧Ｖｂ１は、ＦＥＴ１１１のゲート閾値電圧以上の電圧に設定され、また、バイアス電圧Ｖｂ２は、ＦＥＴ１２１のゲート閾値電圧以上の電圧に設定される。これらの電圧の設定例及び設定方法については後で詳しく説明する。これにより、スイッチ装置１０を正電源のみで動作させることができる。なお、本実施形態では、制御電圧Ｖｃを０Ｖ〜５Ｖ程度までの範囲で設定可能に、また、バイアス電圧Ｖｂ１，Ｖｂ２を０Ｖ〜３Ｖ程度までの範囲で設定可能にしている。さらに、バイアス電圧Ｖｂ２は、ＦＥＴ１２１を高耐圧のものにすることによって、３．５Ｖ程度までの電圧に設定することが可能である。
【００５２】
次に、上記のように構成されたスイッチ装置１０の動作について説明する。
【００５３】
最初に、ＦＥＴ１１１，１１２を構成するｎチャネルデプリーション型のＦＥＴの構成及び動作を簡単に説明する。
【００５４】
図３は図１のＦＥＴの構成を模式的に示す断面図、図４は図１のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフである。
【００５５】
本明細書では、便宜上、バイアス電圧及び制御電圧を接地電位に対する電位差で表す。また、ＦＥＴの、基板、ソース、ドレイン、及びゲートの電位をいずれも接地電位に対する電位差で表すとともに、これらを、それぞれ、基板電圧、ソース電圧、ドレイン電圧、及びゲート電圧と呼ぶ。また、ソース電圧を基準とした場合におけるゲート電圧とソース電圧との電圧差（［ゲート電圧］−［ソース電圧］）をゲート−ソース間電圧と呼び、Ｖｇｓの符号で示す。
【００５６】
図３に示すように、デプリーション型のＦＥＴでは、半導体基板２０１上にゲート電極（ゲート）Ｇ、ソース電極（ソース）Ｓ、及びドレイン電極（ドレイン）Ｄが、ゲート電極Ｇの両側にソース電極Ｓ及びドレイン電極Ｄが位置するようにして形成されている。ゲート電極Ｇと半導体基板２０１との間にはゲート絶縁膜２０２あるいはショットキーバリア層が形成されている。半導体基板２０１はｐ型の導電性を有している。半導体基板２０１のソース電極Ｓ及びドレイン電極Ｄの下方に位置する部分にはｎ型不純物の高濃度領域からなるソース領域２０３及びドレイン領域２０４がそれぞれ形成され、このソース領域２０３とドレイン領域２０４との間にｎ型の領域からなるチャネル２０５が予め形成されている。
【００５７】
そして、通常、基板電圧Ｖｓｕｂは、ソース電圧Ｖｓ及びドレイン電圧Ｖｄと同じかそれより低い電圧に設定される。
【００５８】
図３及び図４に示すように、このように構成されたデプリーション型のＦＥＴでは、チャネル２０５が予め形成されているので、ゲート−ソース間電圧Ｖｇｓが０Ｖであってもドレイン電流Ｉｄが流れる。そして、ゲート−ソース間電圧Ｖｇｓを負電圧とすると、チャネル２０５に空乏層２０６が形成され、それによりドレイン電流が減少する。ゲート−ソース間電圧Ｖｇｓをさらに下げて行くと、空乏層が拡大し、遂にはチャネル２０５が遮断される。このチャネル２０５が遮断されるゲート−ソース間電圧Ｖｇｓがゲート閾値電圧Ｖｔｈとなる。逆にゲート−ソース間電圧Ｖｇｓを正電圧としかつこれを上げて行くと、基板２０１のｐ型領域に反転層が形成されてチャネル領域が拡大し、それによりドレイン電流が増大する。
【００５９】
従って、デプリーション型のＦＥＴに、ゲート−ソース間電圧Ｖｇｓとして、ゲート閾値電圧Ｖｔｈより低い電圧Ｖｇｓｌを与えることによりこれをオフし、ゲート閾値電圧Ｖｔｈより高い電圧Ｖｇｓｈを与えることにより、これをオンすることができる。
【００６０】
次に、スイッチ装置１０の動作を説明する。
【００６１】
図１、図３、及び図４を参照して、本実施形態では、ＦＥＴ１１１，１１２が、共に、−１．０Ｖを上回りかつ０．０Ｖを下回るゲート閾値電圧Ｖｔｈを有している。そして、バイアス電圧Ｖｂ１が接地電位である０．０Ｖに、また、バイアス電圧Ｖｂ２が電源電圧である１．０Ｖに設定されている。さらに、制御電圧Ｖｃとして、バイアス電圧Ｖｂ１に相当する０．０Ｖ及びバイアス電圧Ｖｂ２に相当する１．０Ｖの２値が入れ替わるように与えられる。以下では、制御電圧Ｖｃの高い方の電圧値をＶｃｈ、低い方の電圧値をＶｃｌと呼ぶ。
【００６２】
まず、制御電圧Ｖｃとして０．０Ｖ（Ｖｃｌ）が与えられたとすると、ＦＥＴ１１１では、ソース電圧Ｖｓが０．０Ｖになり、それによりゲート−ソース間電圧Ｖｇｓが０．０Ｖ（Ｖｇｓｈ）になる。その結果、ゲート−ソース間電圧Ｖｇｓがゲート閾値電圧Ｖｔｈより高くなり、ＦＥＴ１１１は導通状態になる。
【００６３】
一方、ＦＥＴ１１２では、ゲート電圧Ｖｇが０．０Ｖになり、それによりゲート−ソース間電圧Ｖｇｓが−１．０Ｖ（Ｖｇｓｌ）になる。その結果、ゲート−ソース間電圧Ｖｇｓがゲート閾値電圧Ｖｔｈより低くなり、ＦＥＴ１１２は遮断状態になる。
【００６４】
これにより、ＦＥＴスイッチ１１によって、端子Ｐ１と端子Ｐ２とが電気的に接続される。つまり、制御電圧Ｖｃが０．０Ｖ（Ｖｃｌ）のとき、スイッチ装置１０は第１の接続状態になる。
【００６５】
次に、制御電圧Ｖｃとして１．０Ｖ（Ｖｃｈ）が与えられたとすると、ＦＥＴ１１１では、ソース電圧Ｖｓが１．０Ｖになり、それによりゲート−ソース間電圧Ｖｇｓが−１．０Ｖ（Ｖｇｓｌ）になる。その結果、ゲート−ソース間電圧Ｖｇｓがゲート閾値電圧Ｖｔｈより低くなり、ＦＥＴ１１１は遮断状態になる。
【００６６】
一方、ＦＥＴ１１２では、ゲート電圧Ｖｇが１．０Ｖになり、それによりゲート−ソース間電圧Ｖｇｓが０．０Ｖ（Ｖｇｓｈ）になる。その結果、ゲート−ソース間電圧Ｖｇｓがゲート閾値電圧Ｖｔｈより高くなり、ＦＥＴ１１２は導通状態になる。
【００６７】
これにより、ＦＥＴスイッチ１２によって、端子Ｐ１と端子Ｐ３とが電気的に接続される。つまり、制御電圧Ｖｃが１．０Ｖ（Ｖｃｈ）のとき、スイッチ装置１０は第２の接続状態になる。
【００６８】
次に、スイッチ装置１０の伝送経路切り替え特性を説明する。
【００６９】
図５（ａ），（ｂ）は、バイアス電圧Ｖｂ１を接地電位（０．０Ｖ）に、また、バイアス電圧Ｖｂ２を電源電圧（１．０Ｖ）にし、さらに、制御電圧Ｖｃをバイアス電圧Ｖｂ１に相当する０．０Ｖ、及びバイアス電圧Ｖｂ２に相当する１．０Ｖの２値としたときの、ＦＥＴスイッチ１１，１２のスイッチング特性を示すグラフである。縦軸は、端子Ｐ１から端子Ｐ２へ信号が伝達されるときの信号のレベル（順方向伝送係数）を示し、単位はｄＢである。また、横軸は信号の周波数を示し、単位はＧＨｚである。
【００７０】
図５（ａ）は、ＦＥＴスイッチ１１のスイッチング特性を示す。ＦＥＴスイッチ１１は、制御電圧Ｖｃが０．０Ｖのとき、ソース−ドレイン間を導通状態にする一方、制御電圧Ｖｃが１．０Ｖのとき、ソース−ドレイン間を遮断状態にする。一方、同図（ｂ）は、ＦＥＴスイッチ１２のスイッチング特性を示す。ＦＥＴスイッチ１２は、ＦＥＴスイッチ１１とは逆に、制御電圧Ｖｃが０．０Ｖのとき、ソース−ドレイン間を遮断状態にする一方、制御電圧Ｖｃが１．０Ｖのとき、ソース−ドレイン間を導通状態にする。なお、同図（ａ）（ｂ）に示したスイッチング特性は、抵抗素子１１２，１１３，１２２，１２３の抵抗値を５ｋΩとしたときのものであるが、抵抗値が５００Ω程度であってもスイッチング特性に大きな変化はない。また、ＦＥＴ１１１，１２１の仕様によっては、１００Ω程度にすることも可能である。
【００７１】
本実施形態のスイッチ装置１０は、上記特性を有するＦＥＴスイッチ１１，１２のいずれか一端同士を一対の直流阻止用容量性素子Ｃｂを介して接続してそれを端子Ｐ１とし、他端をそれぞれ端子Ｐ２，Ｐ３とする。そして、ＦＥＴ１１１，１２１に、互いに共通した制御電圧Ｖｃを与えるような構成になっている。
【００７２】
図６（ａ），（ｂ）は、制御電圧Ｖｃが０．０Ｖのときの、信号の周波数を横軸とするスイッチ装置１０の各種特性を示すグラフである。同図（ａ）は、端子Ｐ１から端子Ｐ２への信号の伝達特性（順方向伝送係数：Ｓ２１）、及び端子Ｐ１から端子Ｐ３への信号の伝達特性（順方向伝送係数：Ｓ３１）を示す。また、同図（ｂ）は、端子Ｐ２における反射特性（反射係数：Ｓ２２）、及び端子Ｐ３における反射特性（反射係数：Ｓ３３）を示す。なお、同図の縦軸の単位はｄＢ、横軸の単位はＧＨｚである。同図（ａ）に示した伝達特性から明らかなように、端子Ｐ１と端子Ｐ２とは接続状態にあり、また、端子Ｐ１と端子Ｐ３とは切断状態にある。
【００７３】
図７（ａ），（ｂ）は、制御電圧Ｖｃが１．０Ｖのときの、信号の周波数を横軸とするスイッチ装置１０の各種特性を示すグラフである。同図（ａ）は、端子Ｐ１から端子Ｐ２への信号の伝達特性（順方向伝送係数：Ｓ２１）、及び端子Ｐ１から端子Ｐ３への信号の伝達特性（順方向伝送係数：Ｓ３１）を示す。また、同図（ｂ）は、端子Ｐ２における反射特性（反射係数：Ｓ２２）、及び端子Ｐ３における反射特性（反射係数：Ｓ３３）を示す。なお、同図の縦軸及び横軸の単位は、図６と同様である。同図（ａ）に示した伝達特性から明らかなように、端子Ｐ１と端子Ｐ２とは切断状態にあり、また、端子Ｐ１と端子Ｐ３とは接続状態にある。
【００７４】
図６（ｂ）に示した反射特性：Ｓ３３及び図７（ｂ）に示した反射特性：Ｓ２２は、必ずしも十分なレベルにあるとは言えない。これら反射特性の改善方策については後述する。
【００７５】
以上に説明したように、本実施形態によると、ＨＥＭＴ又はＨＦＥＴによって構成されたＦＥＴ１１１，１２１をそれぞれ備えたＦＥＴスイッチ１１，１２を、一の制御電圧Ｖｃによって、相補的に切り替え動作させ、相補的に第１の接続状態及び第２の接続状態を設定することができる。また、バイアス電圧Ｖｂ１，Ｖｂ２、及び制御電圧Ｖｃは、すべて接地電位以上にしているため、スイッチ装置１０は正電源のみで動作可能である。これにより、負電圧を供給する負電源が不要となり、回路規模を縮減することができる。
【００７６】
なお、ＦＥＴ１１１，１２１は、ＨＥＭＴ又はＨＦＥＴに限定されるものではなく、他の構造のＦＥＴであってもよい。これらの場合におけるバイアス電圧Ｖｂ１，Ｖｂ２及び制御電圧Ｖｃの設定方法については、以下に詳しく説明する。
【００７７】
以上では、第１のＦＥＴ１１１及び第２のＦＥＴ１２１がｎチャネルデプリーション型のＦＥＴであって、両者がほぼ同じゲート閾値電圧Ｖｔｈを有している場合における、バイアス電圧Ｖｂ１，Ｖｂ２及び制御電圧Ｖｃの具体的設定例を示したが、以下では、第１のＦＥＴ１１１及び第２のＦＥＴ１２１が、ｎチャネルデプリーション型、ｐチャネルデプリーション型、ｎチャネルエンハンスメント型、及びｐチャネルエンハンスメント型の４つの型のＦＥＴで構成される場合における、バイアス電圧Ｖｂ１，Ｖｂ２及び制御電圧Ｖｃの一般的な設定方法を説明する。
【００７８】
まず、その前提としてｎチャネルデプリーション型以外のＦＥＴにおけるＩｄ−Ｖｇｓ特性を説明する。
【００７９】
図８（ａ），（ｂ），（ｃ）はｎチャネルデプリーション型以外のＦＥＴにおけるＩｄ−Ｖｇｓ特性示すグラフであって、（ａ）はｎチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフ、（ｂ）はｐチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフ、（ｃ）はｐチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフである。
【００８０】
図８（ａ）に示すように、ｎチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性は、ゲート閾値電圧Ｖｔｈが正電圧である点を除き、ｎチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性（図４参照）と同様である。
【００８１】
図８（ｂ）に示すように、ｐチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性では、ゲート閾値電圧Ｖｔｈが正電圧でかつゲート−ソース間電圧Ｖｇｓが低くなるにつれてドレイン電流Ｉｄが増大する。従って、ｎチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性とは、ゲート閾値電圧Ｖｇｓの極性及びゲート−ソース間電圧Ｖｇｓに対するドレイン電流Ｉｄの変化が逆になる。
【００８２】
図８（ｃ）に示すように、ｐチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性では、ゲート閾値電圧Ｖｔｈが負電圧でかつゲート−ソース間電圧Ｖｇｓが低くなるにつれてドレイン電流Ｉｄが増大する。従って、ｎチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性とは、ゲート閾値電圧Ｖｇｓの極性が同じでゲート−ソース間電圧Ｖｇｓに対するドレイン電流Ｉｄの変化が逆になる。
【００８３】
次に、バイアス電圧Ｖｂ１，Ｖｂ２及び制御電圧Ｖｃの設定方法を説明する。
｛ｎチャネルデプリーション型｝
まず、ｎチャネルデプリーション型のＦＥＴについて説明する。
【００８４】
図９（ａ），（ｂ），（ｃ）は、ｎチャネルデプリーション型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。図９（ａ），（ｂ），（ｃ）において、横軸は接地電位に対する電圧を表している。
【００８５】
図１を参照すると、第１のＦＥＴ１１１はゲートにバイアス電圧（Ｖｂ１）が与えられ、ソースに制御電圧（Ｖｃ）が与えられるＦＥＴであると定義される。一方、第２のＦＥＴ１２１はソースにバイアス電圧（Ｖｂ２）が与えられ、ゲートに制御電圧（Ｖｃ）が与えられるＦＥＴであると定義される。
【００８６】
そして、第１のＦＥＴ１１１のオン（導通状態）とオフ（遮断状態）とが切り替わるソース電圧を、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１と定義する。
【００８７】
また、第２のＦＥＴ１２１のオンとオフとが切り替わるゲート電圧を、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２と定義する。
【００８８】
また、第１のＦＥＴ１１１及び第２のＦＥＴ１２１のゲート閾値電圧を、それぞれ、Ｖｔｈ１，Ｖｔｈ２とする。
【００８９】
この場合、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１は、［ゲート閾値電圧Ｖｔｈ１］＝［ゲート電圧：バイアス電圧Ｖｂ１］−［ソース電圧：オン・オフ切り替え電圧Ｖｓｗ１］であるので、
Ｖｓｗ１＝Ｖｂ１−Ｖｔｈ１＝Ｖｂ１＋｜Ｖｔｈ１｜
となる。
【００９０】
一方、第２のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ２は、［ゲート閾値電圧Ｖｔｈ２］＝［ゲート電圧：オン・オフ切り替え電圧Ｖｓｗ２］−［ソース電圧：バイアス電圧Ｖｂ２］であるので、
Ｖｓｗ２＝Ｖｂ２＋Ｖｔｈ２＝Ｖｂ２−｜Ｖｔｈ２｜
となる。
【００９１】
ここで、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１と第２のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ２との組み合わせには、（ａ）第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１が第２のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ2より低い場合と、（ｂ）第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１が第２のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ2より高い場合と、（ｃ）第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１が第２のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ2に一致する場合との３つの組み合わせが存在する。
［（ａ）の場合］
図９（ａ）に示すように、第１のＦＥＴ１１１では、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ１以下となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ１を越える電圧範囲がオフ領域となる。一方、第２のＦＥＴ１２１では、ゲート電圧がオン・オフ切り替え電圧Ｖｓｗ２以上となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ２を下回る電圧範囲がオフ領域となる。
【００９２】
ここで、制御電圧Ｖｃは、第１のＦＥＴ１１１ではソース電圧に相当し、第２のＦＥＴ１２１ではゲート電圧に相当する。従って、制御電圧Ｖｃが第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１以下となる電圧範囲では、第１のＦＥＴ１１１がオン、第２のＦＥＴ１２１がオフとなるので、この電圧範囲が、制御電圧Ｖｃの低い方の電圧値Ｖｃｌとして設定すべき領域（以下、Ｖｃｌ設定領域という）となる。一方、制御電圧Ｖｃが第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２以上となる電圧範囲では、第１のＦＥＴ１１１がオフ、第２のＦＥＴ１２１がオンとなるので、この電圧範囲が制御電圧Ｖｃの高い方の電圧値Ｖｃｈとして設定すべき領域（以下、Ｖｃｈ設定領域という）となる。そして、制御電圧Ｖｃが第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１を越えかつ第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２を下回る電圧範囲では、第１のＦＥＴ１１と第２のＦＥＴ１２１とが共にオフとなるので、この電圧範囲が制御電圧Ｖｃの設定禁止領域となる。
つまり、バイアス電圧Ｖｂ２をバイアス電圧Ｖｂ１より高く設定し、制御電圧Ｖｃの低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）以下に設定するとともに、制御電圧Ｖｃの高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）以上に設定すればよい。このように設定することにより、１つの制御電圧Ｖｃによって、第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させることができる。
【００９３】
また、バイアス電圧Ｖｂ１、バイアス電圧Ｖｂ２、及び制御電圧Ｖｃ（正確にはＶｃｌ）を全て接地電位以上に設定することにより、スイッチ装置１０を正電源のみで動作させることができる。
［（ｂ）の場合］
図９（ｂ）に示すように、制御電圧Ｖｃが第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２を下回る電圧範囲では、第１のＦＥＴ１１１がオン、第２のＦＥＴ１２１がオフとなるので、この電圧範囲が制御電圧ＶｃのＶｃｌ設定領域となり、制御電圧Ｖｃが第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１を越える電圧範囲では、第１のＦＥＴ１１１がオフ、第２のＦＥＴ１２１がオンとなるので、この電圧範囲が制御電圧ＶｃのＶｃｈ設定領域となる。そして、制御電圧Ｖｃが第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２以上でかつ第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ1以下の電圧範囲では、第１のＦＥＴ１１１と第２のＦＥＴ１２１とが共にオンとなるので、この電圧範囲が制御電圧Ｖｃの設定禁止領域となる。
【００９４】
そして、バイアス電圧Ｖｂ１及びバイアス電圧Ｖｂ２は、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２と第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ1とが近い範囲ではバイアス電圧Ｖｂ１がバイアス電圧Ｖｂ２より低く、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２と第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ1との電圧差が特定の値である場合には、バイアス電圧Ｖｂ１がバイアス電圧Ｖｂ２と一致し、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２と第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ1とが離れた範囲では、図９（ｂ）に示すように、バイアス電圧Ｖｂ１がバイアス電圧Ｖｂ2より高くなる。つまり、この場合には、バイアス電圧Ｖｂ１及びバイアス電圧Ｖｂ２はいずれを高く設定することも可能である。
【００９５】
そして、制御電圧Ｖｃの低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）以下に設定し、制御電圧Ｖｃの高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）以上に設定すればよい。その他の点は（ａ）の場合と同様である。
［（ｃ）の場合］
図９（ｃ）に示すように、制御電圧Ｖｃが第１のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ１及び第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２を下回る電圧範囲では、第１のＦＥＴ１１１がオン、第２のＦＥＴ１２１がオフとなるので、この電圧範囲が制御電圧ＶｃのＶｃｌ設定領域となり、制御電圧Ｖｃが第１のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ１及び第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２を越える電圧範囲では、第１のＦＥＴ１１１がオフ、第２のＦＥＴ１２１がオンとなるので、この電圧範囲が制御電圧ＶｃのＶｃｈ設定領域となる。第１のＦＥＴ１１１及び第２のＦＥＴ１２１の双方がオン又はオフとなる領域は存在しないので、制御電圧Ｖｃの設定禁止領域は存在しない。
【００９６】
そして、バイアス電圧Ｖｂ２はバイアス電圧Ｖｂ1より高くなる。
【００９７】
その他の点は（ａ）の場合と同様である。
［まとめ］
以上の３つの場合をまとめると、１つの制御電圧Ｖｃによって第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させるための設定条件は以下の通りである。
【００９８】
すなわち、バイアス電圧Ｖｂ１，Ｖｂ２は任意に設定すればよい。
【００９９】
制御電圧Ｖｃは、低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）の双方より低く設定するとともに、制御電圧の高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）の双方より高く設定すればよい。
【０１００】
また、スイッチ装置１０を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧Ｖｂ１、バイアス電圧Ｖｂ２、及び制御電圧Ｖｃを全て接地電位以上に設定すればよい。
｛ｐチャネルデプリーション型｝
次に、ｐチャネルデプリーション型のＦＥＴについて説明する。
【０１０１】
図１０（ａ），（ｂ），（ｃ）はｐチャネルデプリーション型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。図１０（ａ），（ｂ），（ｃ）において、横軸は接地電位に対する電圧を表している。
【０１０２】
ｐチャネルデプリーション型の場合、図１０（ａ）〜（ｃ）と図９（ａ）〜（ｃ）との比較から明らかなように、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１は、Ｖｓｗ１＝Ｖｂ１−Ｖｔｈ１＝Ｖｂ１−｜Ｖｔｈ１｜となり、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２は、Ｖｓｗ２＝Ｖｂ２＋Ｖｔｈ２＝Ｖｂ２＋｜Ｖｔｈ２｜となる。
【０１０３】
そして、第１のＦＥＴ１１１では、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ1以上となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ１を下回る電圧範囲がオフ領域となる。一方、第２のＦＥＴ１２１では、ゲート電圧がオン・オフ切り替え電圧Ｖｓｗ2以下となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ２を越える電圧範囲がオフ領域となる。従って、Ｖｃｌ設定領域では、第１のＦＥＴ１１１がオフ、第２のＦＥＴ１２１がオンとなり、Ｖｃｈ設定領域では、第１のＦＥＴ１１１がオン、第２のＦＥＴ１２１がオフとなる。
【０１０４】
これ以外の点は、ｎチャネルデプリーション型の場合と同様である。従って、１つの制御電圧Ｖｃによって第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させるための設定条件は以下の通りである。
【０１０５】
すなわち、バイアス電圧Ｖｂ１，Ｖｂ２は任意に設定すればよい。
【０１０６】
制御電圧Ｖｃは、低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ低い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ高い電圧（Ｖｓｗ２）の双方より低く設定するとともに、制御電圧の高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ低い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ高い電圧（Ｖｓｗ２）の双方より高く設定すればよい。
【０１０７】
また、スイッチ装置１０を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧Ｖｂ１，バイアス電圧Ｖｂ２，制御電圧Ｖｃ（正確にはＶｃｌ）を全て接地電位以上に設定すればよい。
｛ｎチャネルエンハンスメント型｝
次に、ｎチャネルエンハンスメント型のＦＥＴについて説明する。
【０１０８】
図１１（ａ），（ｂ），（ｃ）はｎチャネルエンハンスメント型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。図１１（ａ），（ｂ），（ｃ）において、横軸は接地電位に対する電圧を表している。
【０１０９】
ｎチャネルエンハンスメント型の場合、図１１（ａ）〜（ｃ）と図９（ａ）〜（ｃ）との比較から明らかなように、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１は、Ｖｓｗ１＝Ｖｂ１−Ｖｔｈ１＝Ｖｂ１−｜Ｖｔｈ１｜となり、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２は、Ｖｓｗ２＝Ｖｂ２＋Ｖｔｈ２＝Ｖｂ２＋｜Ｖｔｈ２｜となる。
【０１１０】
これ以外の点は、ｎチャネルデプリーション型の場合と同様である。従って、１つの制御電圧Ｖｃによって第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させるための設定条件は以下の通りである。
【０１１１】
すなわち、バイアス電圧Ｖｂ１，Ｖｂ２は任意に設定すればよい。
【０１１２】
制御電圧Ｖｃは、低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ低い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ高い電圧（Ｖｓｗ２）の双方より低く設定するとともに、制御電圧の高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ低い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ高い電圧（Ｖｓｗ２）の双方より高く設定すればよい。
【０１１３】
また、スイッチ装置１０を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧Ｖｂ１，バイアス電圧Ｖｂ２，制御電圧Ｖｃを全て接地電位以上に設定すればよい。
｛ｐチャネルエンハンスメント型｝
次に、ｐチャネルエンハンスメント型のＦＥＴについて説明する。
【０１１４】
図１２（ａ），（ｂ），（ｃ）はｐチャネルエンハンスメント型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。図１２（ａ），（ｂ），（ｃ）において、横軸は接地電位に対する電圧を表している。
【０１１５】
ｐチャネルエンハンスメント型の場合、図１２（ａ）〜（ｃ）と図９（ａ）〜（ｃ）との比較から明らかなように、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１は、Ｖｓｗ１＝Ｖｂ１−Ｖｔｈ１＝Ｖｂ１＋｜Ｖｔｈ１｜となり、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２は、Ｖｓｗ２＝Ｖｂ２＋Ｖｔｈ２＝Ｖｂ２−｜Ｖｔｈ２｜となる。
【０１１６】
そして、第１のＦＥＴ１１１では、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ1以上となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ１を下回る電圧範囲がオフ領域となる。一方、第２のＦＥＴ１２１では、ゲート電圧がオン・オフ切り替え電圧Ｖｓｗ２以下となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ２を越える電圧範囲がオフ領域となる。
【０１１７】
これ以外の点は、ｎチャネルデプリーション型の場合と同様である。従って、１つの制御電圧Ｖｃによって第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させるための設定条件は以下の通りである。
【０１１８】
すなわち、バイアス電圧Ｖｂ１，Ｖｂ２は任意に設定すればよい。
【０１１９】
制御電圧Ｖｃは、低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）の双方より低く設定するとともに、制御電圧の高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）の双方より高く設定すればよい。
【０１２０】
また、スイッチ装置１０を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧Ｖｂ１，バイアス電圧Ｖｂ２，制御電圧Ｖｃを全て接地電位以上に設定すればよい。
｛４つの型のＦＥＴについてのまとめ｝
ｎチャネルデプリーション型、ｐチャネルデプリーション型、ｎチャネルエンハンスメント型、及びｐチャネルエンハンスメント型の４つの型のＦＥＴを用いた場合に、１つの制御電圧Ｖｃによって第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させるための設定条件は以下の通りである。
【０１２１】
すなわち、バイアス電圧Ｖｂ１，Ｖｂ２は任意に設定すればよい。
【０１２２】
制御電圧Ｖｃは、低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１から第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１（符号を含む）を引いた電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２に第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２（符号を含む）を加えた電圧（Ｖｓｗ２）の双方より低く設定するとともに、制御電圧の高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１から第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１（符号を含む）を引いた電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２に第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２（符号を含む）を加えた電圧（Ｖｓｗ２）の双方より高く設定すればよい。
【０１２３】
また、スイッチ装置１０を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧Ｖｂ１、バイアス電圧Ｖｂ２、及び制御電圧Ｖｃを全て接地電位以上に設定すればよい。
【０１２４】
（第２の実施形態）
前述したように、図６（ｂ）に示した反射特性：Ｓ３３及び図７（ｂ）に示した反射特性：Ｓ２２は、必ずしも十分なレベルにあるとは言えない。本発明の第２の実施形態のスイッチ装置は、この反射特性の改善を図ったものである。
【０１２５】
図１３は、本実施形態のスイッチ装置２０の回路図である。スイッチ装置２０は、第１の実施形態のスイッチ装置１０に、本発明の第３のＦＥＴスイッチに相当するＦＥＴスイッチ１３と、第４のＦＥＴスイッチに相当するＦＥＴスイッチ１４とを備えたものである。なお、図１における構成要素と同一のものについては、同一の符号を付し、説明を省略する。また、ＦＥＴスイッチ１１〜１４の両端には、直流阻止用容量性素子Ｃｂがそれぞれ設けられている。
【０１２６】
ＦＥＴスイッチ１３は、第３のＦＥＴ１３１（以下、ＦＥＴ１３１という）を有し、ＦＥＴスイッチ１２と同様に構成されている。すなわち、ＦＥＴ１３１は、ＦＥＴ１２１と同様にＨＥＭＴ又はＨＦＥＴによって構成され、ゲートには、抵抗素子１２４と同様の抵抗素子１３４を介して、第２の制御電圧に相当する制御電圧Ｖｃが与えられている。また、ソース及びドレインには、ソースバイアス用抵抗素子１２２及びドレインバイアス用抵抗素子１２３とそれぞれ同様のソースバイアス用抵抗素子１３２及びドレインバイアス用抵抗素子１３３を介して、第３のバイアス電圧に相当するバイアス電圧Ｖｂ２が与えられている。ここでは、バイアス電圧Ｖｂ２を、ＦＥＴスイッチ１２に与えられるものと共通にし、また、制御電圧Ｖｃを、ＦＥＴスイッチ１１，１２に与えられるものと共通にしている。もちろん、これらを共通にせずに、別の値の第３のバイアス電圧及び第２の制御電圧を与えることも可能である。
【０１２７】
ＦＥＴスイッチ１４は、第４のＦＥＴ１４１（以下、ＦＥＴ１４１という）を有し、ＦＥＴスイッチ１１と同様に構成されている。すなわち、ＦＥＴ１４１は、ＦＥＴ１１１と同様にＨＥＭＴ又はＨＦＥＴによって構成され、ゲートには、第４のバイアス電圧に相当するバイアス電圧Ｖｂ１が与えられている。また、ソース及びドレインには、ソースバイアス用抵抗素子１１２及びドレインバイアス用抵抗素子１１３とそれぞれ同様のソースバイアス用抵抗素子１４２及びドレインバイアス用抵抗素子１４３をそれぞれ介して、第２の制御電圧に相当する制御電圧Ｖｃが与えられている。ここでは、バイアス電圧Ｖｂ１を、ＦＥＴスイッチ１１に与えられるものと共通にし、また、制御電圧Ｖｃを、ＦＥＴスイッチ１１，１２に与えられるものと共通にしている。もちろん、これらを共通にせずに、別の値の第４のバイアス電圧及び第２の制御電圧を与えることも可能である。この場合、第２の制御電圧を第１の制御電圧に同期して与えることが必要である。
【０１２８】
ＦＥＴスイッチ１３とグランドとの間には、抵抗素子（終端用抵抗素子）２１が設けられている。抵抗素子２１の抵抗値は、ＦＥＴ１３１のチャネル抵抗値との合計が、端子Ｐ２に接続される伝送線路の特性インピーダンスと等しくなるように設定されている。したがって、ＦＥＴ１３１が導通状態になることによって、端子Ｐ２は終端される（第１の終端状態）。
【０１２９】
同様に、ＦＥＴスイッチ１４とグランドとの間には、抵抗素子（終端用抵抗素子）２２が設けられている。抵抗素子２２の抵抗値は、ＦＥＴ１４１のチャネル抵抗値との合計が、端子Ｐ３に接続される伝送線路の特性インピーダンスと等しくなるように設定されている。したがって、ＦＥＴ１４１が導通状態になることによって、端子Ｐ３は終端される（第２の終端状態）。
【０１３０】
なお、ＦＥＴ１３１の導通時のチャネル抵抗を、伝送線路の特性インピーダンスと等しくなるようにすることによって、抵抗素子２１は省略することができる。抵抗素子２２についても同様である。
【０１３１】
次に、上記のとおりに構成されたスイッチ装置２０の動作について説明する。
【０１３２】
制御電圧Ｖｃとして０．０Ｖが与えられたとき、ＦＥＴ１１１，１４１は導通状態になるとともにＦＥＴ１２１，１３１は遮断状態になる。これにより、ＦＥＴスイッチ１１によって、端子Ｐ１と端子Ｐ２とが接続されるとともに、ＦＥＴスイッチ１４によって、端子Ｐ３が終端される。つまり、制御電圧Ｖｃが０．０Ｖのとき、スイッチ装置２０は、第１の接続状態かつ第２の終端状態になる。
【０１３３】
図１４（ａ），（ｂ）は、制御電圧Ｖｃとして０．０Ｖが与えられたときの、スイッチ装置２０の各種特性を示すグラフである。なお、同図のグラフの見方は図６と同様である。図１４（ａ）と図６（ａ）とを比較すると、スイッチ装置２０のスイッチング特性については、スイッチ装置１０とほぼ同様であることがわかる。一方、図１４（ｂ）と図６（ｂ）とを比較すると、スイッチ装置２０の反射特性：Ｓ３３が大幅に改善されていることがわかる。この理由は、端子Ｐ３がＦＥＴスイッチ１４及び抵抗素子２２によって終端されているからである。
【０１３４】
一方、制御電圧Ｖｃとして１．０Ｖが与えられたとき、ＦＥＴ１１１，１４１は遮断状態になるとともにＦＥＴ１２１，１３１は導通状態になる。これにより、ＦＥＴスイッチ１２によって、端子Ｐ１と端子Ｐ３とが接続されるとともに、ＦＥＴスイッチ１３によって、端子Ｐ２が終端される。つまり、制御電圧Ｖｃが１．０Ｖのとき、スイッチ装置１０は、第２の接続状態かつ第１の終端状態になる。
【０１３５】
図１５（ａ），（ｂ）は、制御電圧Ｖｃとして１．０Ｖが与えられたときの、スイッチ装置２０の各種特性を示すグラフである。なお、同図のグラフの見方は図７と同様である。図１５（ａ）と図７（ａ）とを比較すると、スイッチ装置２０のスイッチング特性については、スイッチ装置１０とほぼ同様であることがわかる。一方、図１５（ｂ）と図７（ｂ）とを比較すると、スイッチ装置２０の反射特性Ｓ２２が大幅に改善されていることがわかる。この理由は、端子Ｐ２がＦＥＴスイッチ１３及び抵抗素子２１によって終端されているからである。
【０１３６】
以上に説明したように、本実施形態によると、ＨＥＭＴ又はＨＦＥＴによって構成されたＦＥＴ１１１〜１４１をそれぞれ備えたＦＥＴスイッチ１１〜１４を、一の制御電圧Ｖｃによって、相補的に切り替え動作させることによって、スイッチ装置２０を、第１の接続状態かつ第２の終端状態にするか、又は、第２の接続状態かつ第１の終端状態にする、といった経路切り替えが可能となる。これにより、経路切り替えの際、遮断される端子を終端することができ、遮断された端子における信号の反射を抑制することができる。
【０１３７】
なお、上記説明において、ＦＥＴスイッチ１１〜１４は、すべて、互いに共通した制御電圧Ｖｃによって制御されるものとしたが、ＦＥＴスイッチ１３，１４を、それぞれ独立して制御するようにしてもよい。また、ＦＥＴスイッチ１１，１３の第１の組み合わせについて、第１の制御電圧を用いて相補的に切り替え制御をし、また、ＦＥＴスイッチ１２，１４の第２の組み合わせについて、第２の制御電圧を第１の制御電圧と同期するように用いて相補的に切り替え制御をするようにしてもよい。さらに、第１及び第２のいずれかの組み合わせについてのみ、相補的に切り替え制御をすること可能である。これらのいずれの場合であっても、本発明と同様の効果を得ることができる。しかし、スイッチ装置２０の制御の容易性、及び回路構成の簡略化の観点から、本実施形態のように、バイアス電圧Ｖｂ１，Ｖｂ２、及び制御電圧Ｖｃを共通にする方が好ましい。
【０１３８】
また、各種特性のグラフを示した各図において、信号周波数として、１０ＧＨｚまでしか表示していないが、本発明は、これに限定されるものではない。本発明のスイッチ装置１０，２０は、６０Ｇ〜７５ＧＨｚのミリ波帯までについても適用が可能であり、さらに、高周波域にまで適用可能である。これとは逆に、グラフに示した周波数よりも低い周波数域においても、本発明のスイッチ装置１０，２０によって、上記した効果を得ることができる。具体的には、本発明のスイッチ装置１０，２０は、１００ＭＨｚ以上７５ＧＨｚ以下の周波数の信号伝送路に好適に用いることができ、１００ＭＨｚ以上１０ＧＨｚ以下の周波数の信号伝送路により好適に用いることができる。
【０１３９】
（第３の実施形態）
図１６は、本発明の第３の実施形態のスイッチ装置３０の概略回路図である。図１６において、図１と同一符号は同一または相当する部分を示す。スイッチ装置３０は、第１の実施形態のスイッチ装置１０において、両端に端子（第２の伝送信号用端子）Ｐｏｒｔ２及び端子（第３の伝送信号用端子）Ｐｏｒｔ３を有する伝送線路１５をさらに備え、ＦＥＴスイッチ１１及びＦＥＴスイッチ１２が伝送線路１５を介して、端子Ｐ１に相当する端子（第１の伝送信号用端子）Ｐｏｒｔ１にそれぞれ接続されるとともに、端子Ｐ２及び端子Ｐ３がグランドにそれぞれ接続されたものである。
【０１４０】
具体的には、第１の点Ｐｔ１を接地可能なＦＥＴスイッチ１１と、第２の点Ｐｔ２を接地可能なＦＥＴスイッチ１２とを備え、端子Ｐｏｒｔ１と端子Ｐｏｒｔ２とが伝送信号を伝達可能に接続されかつ端子Ｐｏｒｔ１と端子Ｐｏｒｔ３とが伝送信号を伝達不可能に切断される第１の伝送信号接続状態と、端子Ｐｏｒｔ１と端子Ｐｏｒｔ３とが伝送信号を伝達可能に接続されかつ端子Ｐｏｒｔ１と端子Ｐｏｒｔ２とが伝送信号を伝達不可能に切断される第２の伝送信号接続状態とを切り替えることによって、伝送信号の伝送経路を切り替えるものである。なお、同図において、説明の便宜上、本来なら連続している１本の伝送線路１５を分離して描いている。
【０１４１】
ＦＥＴスイッチ１１は、端子Ｐｏｒｔ１と端子Ｐｏｒｔ２との間の伝送線路１５において、端子Ｐｏｒｔ１からλ／４（λは、伝送信号の波長である。）に相当する長さだけ端子Ｐｏｒｔ２側に離れた第１の点Ｐｔ１とグランドとの間に設けられた第１のＦＥＴ１１１を有し、このＦＥＴ１１１が導通状態になることによって第１の点Ｐｔ１を接地するように構成されている。ＦＥＴ１１１は直流阻止用容量性素子Ｃｂを介して第１の点Ｐｔ１及びグランドにそれぞれ接続されている。
【０１４２】
一方、ＦＥＴスイッチ１２は、端子Ｐｏｒｔ１と端子Ｐｏｒｔ３との間の伝送線路１５において、端子Ｐ１からλ／４に相当する長さだけ端子Ｐｏｒｔ３側に離れた第２の点Ｐｔ２とグランドとの間に設けられた第２のＦＥＴ１２１を有し、このＦＥＴ１２１が導通状態になることによって第２の点Ｐｔ２を接地するように構成されている。ＦＥＴ１２１は直流阻止用容量性素子Ｃｂを介して第２の点Ｐｔ２及びグランドにそれぞれ接続されている。
【０１４３】
伝送線路１５は、裏面に接地電極を設けた１００μｍの厚さのＧａＡｓ基板とこのＧａＡｓ基板上に形成された、幅２０μｍ、厚さ５μｍのＡｕパターンで構成されている。
【０１４４】
端子Ｐｏｒｔ1、Ｐｏｒｔ２、及びＰｏｒｔ３は、他の伝送線路や高周波回路に接続され、かつ端子Ｐｏｒｔ1、Ｐｏｒｔ２、及びＰｏｒｔ３には高周波の交流の伝送信号が入出力され、伝送線路１５上を伝送される。この伝送信号の周波数は、１００ＭＨｚ以上７５ＧＨｚ以下が好ましく、１００ＭＨｚ以上１０ＧＨｚ以下がより好ましい。具体的には、５ＧＨｚが想定されている。
【０１４５】
ＦＥＴ１１１，１２１は、ＨＥＭＴ又はＨＦＥＴと呼ばれるＧａＡｓ系のｎチャネルデプリーション型のＦＥＴで構成されている。ＦＥＴ１１１のゲートには第１のバイアス電圧Ｖｂ１が与えられるとともに、ソース及びドレインには、ソースバイアス用抵抗素子１１２及びドレインバイアス用抵抗素子１１３を介して第１の制御電圧Ｖｃが与えられる。一方、ＦＥＴ１２１のソース及びドレインには、ソースバイアス用抵抗素子１２２及びドレインバイアス用抵抗素子１２３を介して第２のバイアス電圧Ｖｂ２が与えられるとともに、ゲートには抵抗素子１２４を介して第１の制御電圧Ｖｃが与えられる。
【０１４６】
その他の点は、第１の実施形態と同様である。
【０１４７】
図１７（ａ），（ｂ）は、バイアス電圧Ｖｂ１を０．０Ｖに、また、バイアス電圧Ｖｂ２を１．０Ｖにし、さらに、制御電圧Ｖｃを第１のバイアス電圧Ｖｂ１に相当する０．０Ｖ（Ｖｃｌ）、及び第２のバイアス電圧Ｖｂ２に相当する１．０Ｖ（Ｖｃｈ）の２値としたときの、ＦＥＴスイッチ１１，１２のスイッチング特性を示すグラフである。縦軸は、ＦＥＴのドレインからソースに信号が伝達されるときの信号レベル（順方向伝送係数）を示し、単位はｄＢである。また、横軸は信号の周波数を示し、単位はＧＨｚである。
【０１４８】
図１７（ａ）は、ＦＥＴスイッチ１１のスイッチング特性を示す。ＦＥＴスイッチ１１は、制御電圧Ｖｃが０．０Ｖのとき、ソース−ドレイン間を導通状態にする一方、制御電圧Ｖｃが１．０Ｖのとき、ソース−ドレイン間を遮断状態にする。一方、同図（ｂ）は、ＦＥＴスイッチ１２のスイッチング特性を示す。ＦＥＴスイッチ１２は、ＦＥＴスイッチ１１とは逆に、制御電圧Ｖｃが０．０Ｖのとき、ソース−ドレイン間を遮断状態にする一方、制御電圧Ｖｃが１．０Ｖのとき、ソース−ドレイン間を導通状態にする。これにより、一の制御電圧Ｖｃで、ＦＥＴ１１１，１２１を相補的に導通状態にすることができる。なお、同図（ａ）（ｂ）に示したスイッチング特性は、抵抗素子１１２，１１３，１２２，１２３の抵抗値を５ｋΩとしたときのものであるが、抵抗値が５００Ω程度であってもスイッチング特性に大きな変化はない。また、ＦＥＴ１１１，１２１の特性によっては、１００Ω程度にすることも可能である。
【０１４９】
以上のとおりに構成されたスイッチ装置３０の動作について、以下、詳細に説明する。
【０１５０】
制御電圧Ｖｃとして０．０Ｖが与えられたとき、ＦＥＴ１１１は導通状態になるとともにＦＥＴ１２１は遮断状態になる。これにより、ＦＥＴスイッチ１１によって第１の点Ｐｔ１が接地される。このとき、端子Ｐｏｒｔ１から見て接地された側の伝送線路１５は終端短絡の１／４λ線路と等価になり、開放状態、つまり接続されていない状態と等しくなる。一方、ＦＥＴスイッチ１２は開放状態なので、信号は端子Ｐｏｒｔ３側に伝達される。すなわち、制御電圧Ｖｃが０．０Ｖのとき、スイッチ装置３０は第２の伝送信号接続状態になる。
【０１５１】
図１８（ａ），（ｂ）は、制御電圧Ｖｃが０．０Ｖのときの、信号の周波数を横軸とするスイッチ装置３０の各種特性を示すグラフである。同図（ａ）は、端子Ｐｏｒｔ１から端子Ｐｏｒｔ２への信号の伝達特性（順方向伝送係数：Ｓ２１）、及び端子Ｐｏｒｔ１から端子Ｐｏｒｔ３への信号の伝達特性（順方向伝送係数：Ｓ３１）を示す。また、同図（ｂ）は、端子Ｐｏｒｔ２における反射特性（反射係数：Ｓ２２）、及び端子Ｐｏｒｔ３における反射特性（反射係数：Ｓ３３）を示す。なお、同図の縦軸の単位はｄＢ、横軸の単位はＧＨｚである。同図（ａ）に示した伝達特性から明らかなように、端子Ｐｏｒｔ１と端子Ｐｏｒｔ３とは接続状態にあり、また、端子Ｐｏｒｔ１と端子Ｐｏｒｔ２とは切断状態にある。なお、同図（ｂ）に示した反射特性：Ｓ２２は、必ずしも十分なレベルとは言えない。この改善方策については後述する。
【０１５２】
一方、制御電圧Ｖｃとして１．０Ｖが与えられたとき、ＦＥＴ１１１は遮断状態になるとともにＦＥＴ１２１は導通状態になる。これにより、ＦＥＴスイッチ１２によって、第２の点Ｐｔ２が接地される。このとき、端子Ｐｏｒｔ１から見て接地された側の伝送線路１５は開放状態、つまり接続されていない状態と等価になり、信号は端子Ｐｏｒｔ２側に伝達される。すなわち、制御電圧Ｖｃが１．０Ｖのとき、スイッチ装置３０は第１の伝送信号接続状態になる。なお、図示しないが、制御電圧Ｖｃが１．０Ｖのときのスイッチ装置３０の各種特性は、回路の対称性から、図１８（ａ），（ｂ）と同様になる。
【０１５３】
なお、図１８（ａ），（ｂ）において、スイッチ装置３０のスイッチング特性として、伝送信号が１０ＧＨｚまでのものしか示していないが、スイッチ装置３０は、それ以上の６０〜７５ＧＨｚのミリ波帯域までについても、同様の効果を奏する。さらに、ミリ波帯域以上の高周波帯域にまで適用することができる。
【０１５４】
上記説明において、第１のバイアス電圧Ｖｂ１を０．０Ｖ、第２のバイアス電圧Ｖｂ２を１．０Ｖとしているが、第１の実施形態で述べたように、これ以外の電圧にしてもよい。また、制御電圧Ｖｃとして、第１のバイアス電圧Ｖｂ１に相当する電圧、及び第２のバイアス電圧Ｖｂ２に相当する電圧の２値としているが、本発明はこれに限定されるものでな
いことは、第１の実施形態で述べた通りである。
【０１５５】
以上、本実施形態によると、ＦＥＴスイッチ１１，１２によって伝送線路１５上の第１の点Ｐｔ１及び第２の点Ｐｔ２をそれぞれ接地することによって、伝送信号の伝送経路を切り替えることができる。これにより、信号が伝達するときに伝送損失が生じることがない。また、ＦＥＴスイッチ１１，１２を、１つの制御電圧Ｖｃによって、相補的にスイッチング動作させ、相補的に第１の伝送信号接続状態及び第２の伝送信号接続状態を設定することができ、制御が容易である。さらに、バイアス電圧Ｖｂ１，Ｖｂ２、及び制御電圧Ｖｃをすべて接地電位以上に設定しているため、スイッチ装置３０は正電源のみで動作可能である。これにより、負電圧を供給する負電源が不要となり、回路規模を縮減することができる。
【０１５６】
（第４の実施形態）
前述したように、図１８（ｂ）に示した反射特性：Ｓ２２は、必ずしも十分なレベルとは言えない。本発明の第２の実施形態のスイッチ装置は、この反射特性の改善を図ったものである。
【０１５７】
図１９は、本実施形態のスイッチ装置３０Ａの概略回路図である。スイッチ装置３０Ａは、第３の実施形態のスイッチ装置３０に、さらに、第３の点Ｐｔ３を終端可能な第３のＦＥＴスイッチ１３と、第４の点Ｐｔ４を終端可能な第４のＦＥＴスイッチ１４とを追加したものである。なお、説明の便宜上、本来なら連続している１本の伝送線路を、分離して描いている。
【０１５８】
ＦＥＴスイッチ１３は、第１の点Ｐｔ１と端子Ｐｏｒｔ２との間の伝送線路１５において、第１の点Ｐｔ１からλ／４に相当する長さだけ端子Ｐｏｒｔ２側に離れた第３の点Ｐｔ３とグランドとの間に設けられた第３のＦＥＴ１３１と、ＦＥＴ１３１のソースとグランドとの間に設けられた抵抗素子（終端用抵抗素子）１３５とを有し、ＦＥＴ１３１が導通状態になることによって第３の点Ｐｔ３を終端するように構成されている。抵抗素子１３５の抵抗値は、ＦＥＴ１３１のチャネル抵抗値との合計が、伝送線路１５の特性インピーダンス値になるように調整されている。また、ＦＥＴ１３１、抵抗素子１３２，１３３は、それぞれ、ＦＥＴ１１１、抵抗素子１１２，１１３と同等のものである。すなわち、ＦＥＴスイッチ１３は、抵抗素子１３５を有すること以外はＦＥＴスイッチ１１と同等の構成をしており、図１７（ａ）に示したスイッチング特性を呈する。なお、ＦＥＴ１３１は直流阻止用容量性素子Ｃｂを介して第３の点Ｐｔ３及び抵抗素子１３５にそれぞれ接続されている。
【０１５９】
一方、ＦＥＴスイッチ１４は、第２の点Ｐｔ２と端子Ｐｏｒｔ３との間の伝送線路１５において、第２の点Ｐｔ２からλ／４に相当する長さだけ端子Ｐｏｒｔ３側に離れた第４の点Ｐｔ４とグランドとの間に設けられた第４のＦＥＴ１４１と、ＦＥＴ１４１のソースとグランドとの間に設けられた抵抗素子（終端用抵抗素子）１４５とを有し、ＦＥＴ１４１が導通状態になることによって第４の点Ｐｔ４を終端するように構成されている。抵抗素子１４５の抵抗値は、ＦＥＴ１４１のチャネル抵抗値との合計が、伝送線路１５の特性インピーダンス値になるように調整されている。また、ＦＥＴ１４１、抵抗素子１４２〜１４４は、それぞれ、ＦＥＴ１２１、抵抗素子１２２〜１２４と同等のものである。すなわち、ＦＥＴスイッチ１４は、抵抗素子１４５を有すること以外はＦＥＴスイッチ１２と同等の構成をしており、図１７（ｂ）に示したスイッチング特性を呈する。なお、ＦＥＴ１４１は直流阻止用容量性素子Ｃｂを介して第４の点Ｐｔ４及び抵抗素子１４５にそれぞれ接続されている。
【０１６０】
ＦＥＴ１３１のゲートには第３のバイアス電圧として、ＦＥＴ１１１のゲートに与えられる第１のバイアス電圧Ｖｂ１が与えられる。また、ソース及びドレインには、それぞれ直流的にほぼ同電位となるように抵抗素子ソースバイアス用抵抗素子１３２及びドレインバイアス用抵抗素子１３３を介して第２の制御電圧として、ＦＥＴ１１１のソース及びドレインに与えられる第１の制御電圧Ｖｃが与えられる。一方、ＦＥＴ１４１のソース及びドレインには、それぞれ直流的にほぼ同電位となるようにソースバイアス用抵抗素子１４２及びドレインバイアス用抵抗素子１４３を介して第４のバイアス電圧として、ＦＥＴ１２１のソース及びドレインに与えられる第２のバイアス電圧Ｖｂ２が与えられる。また、ゲートには抵抗素子１４４を介して第２の制御電圧として、ＦＥＴ１２１のゲートに与えられる第１の制御電圧Ｖｃが与えられる。なお、制御電圧Ｖｃ及びバイアス電圧Ｖｂ１，Ｖｂ２の具体的な値については、第３の実施形態で説明したとおりであるので、ここでは説明を省略する。
【０１６１】
以上のとおりに構成されたスイッチ装置３０Ａの動作について、以下、詳細に説明する。
【０１６２】
制御電圧Ｖｃとして０．０Ｖ（Ｖｃｌ）が与えられたとき、ＦＥＴ１１１とＦＥＴ１３１との組は導通状態になるとともに、ＦＥＴ１２１とＦＥＴ１４１との組は遮断状態になる。これにより、ＦＥＴスイッチ１１によって第１の点Ｐｔ１が接地されるとともに、ＦＥＴスイッチ１３によって第３の点Ｐｔ３が終端され、スイッチ装置３０は第２の伝送信号接続状態になる。また、第１の点Ｐｔ１が接地されたとき、この点からλ／４だけ離れた第３の点Ｐｔ３は、伝送信号の周波数（５ＧＨｚ）で開放されているときと等しい状態にある。したがって、第３の点Ｐｔ３を終端することは、伝送線路１５の端部、つまり端子Ｐｏｒｔ２を終端することと等価になる。これにより、端子Ｐｏｒｔ２における伝送信号の反射を抑制することができる。
【０１６３】
図２０（ａ），（ｂ）は、制御電圧Ｖｃが０．０Ｖのときの、信号の周波数を横軸とするスイッチ装置３０Ａの各種特性を示すグラフである。なお、同図の見方は、図１８（ａ），（ｂ）と同様である。図２０（ａ）に示した伝達特性からは、図１８（ａ）と同様に、端子Ｐｏｒｔ１と端子Ｐｏｒｔ３とは接続状態にあり、また、端子Ｐｏｒｔ１と端子Ｐｏｒｔ２とは切断状態にあることがわかる。そして、図２０（ｂ）に示した反射特性：Ｓ２２は、伝送信号の周波数である５ＧＨｚ付近において、−２０ｄＢ以下になっており、端子Ｐｏｒｔ２における信号の反射が十分に抑制されていることがわかる。
【０１６４】
一方、制御電圧Ｖｃとして１．０Ｖ（Ｖｃｈ）が与えられたとき、ＦＥＴ１１１とＦＥＴ１３１との組は遮断状態になるとともに、ＦＥＴ１２１とＦＥＴ１４１との組は導通状態になる。これにより、ＦＥＴスイッチ１２によって第２の点Ｐｔ２が接地されるとともに、ＦＥＴスイッチ１４によって第４の点Ｐｔ４が終端され、スイッチ装置３０Ａは第１の伝送信号接続状態になる。また、第２の点Ｐｔ２が接地されたとき、この点からλ／４だけ離れた第４の点Ｐｔ４は、伝送信号の周波数（５ＧＨｚ）で開放されているときと等しい状態にある。したがって、第４の点Ｐｔ４を終端することは、伝送線路１５の端部、つまり端子Ｐｏｒｔ３を終端することと等価になる。これにより、端子Ｐｏｒｔ３における信号の反射を抑制することができる。なお、図示しないが、制御電圧Ｖｃが１．０Ｖのときのスイッチ装置３０Ａの各種特性は、回路の対称性から、図２０（ａ），（ｂ）と同様になる。
【０１６５】
なお、図２０（ａ），（ｂ）において、スイッチ装置３０Ａのスイッチング特性として、伝送信号が１０ＧＨｚまでのものしか示していないが、スイッチ装置３０Ａは、それ以上の６０〜７５ＧＨｚのミリ波帯域までについても、同様の効果を奏する。さらに、ミリ波帯域以上の高周波帯域にまで適用することができる。
【０１６６】
以上、本実施形態によると、ＦＥＴスイッチ１３，１４によって伝送線路１５上の第３の点Ｐｔ３及び第４の点Ｐｔ４がそれぞれ終端されることによって、信号が遮断された側における信号の反射を抑制することができる。
【０１６７】
なお、抵抗素子１３５，１４５は、それぞれ、ＦＥＴ１３１，１４１が伝送線路１５の特性インピーダンス値に相当するチャネル抵抗を持つようにすることにより、省略可能である。また、ＦＥＴスイッチ１１〜１４を１つの制御電圧Ｖｃによって制御しているが、本発明はこれに限定されるものではない。ＦＥＴスイッチ１１〜１４を別個独立して制御するようにしても、また、負の電圧を用いて制御するようにしても、本発明が奏する効果に相違はない。なお、ＦＥＴスイッチ１１〜１４を別個独立して制御する場合には、個々の制御電圧Ｖｃを互いに同期するようにして与えることが必要である。
【０１６８】
また、第３、第４の実施形態において、ＦＥＴ１１１，１２１，１３１，１４１は、ＧａＡｓ系の半導体によって構成されたが、これに限定されものではない。ＦＥＴ１１１，１２１，１３１，１４１は、Ｇａ，Ｉｎ，Ａｌの中から選択される少なくとも１つの元素と、Ａｓ、Ｐ、Ｎの中から選択される少なくとも１つの元素との化合物からなる化合物半導体で構成されることが好ましい。もちろん、これ以外の元素を含む化合物半導体によって構成することも可能である。また、ＳｉやＧｅといった単結晶の半導体によって構成されていてもよい。さらに、ＦＥＴスイッチ１１〜１４は、必ずしもＦＥＴによって構成される必要はなく、ＦＥＴとは別のスイッチング手段、たとえば、ＰＩＮダイオードスイッチによって構成されていても、本発明が奏する効果に違いはない。また、ＦＥＴ１１１，１２１，１３１，１４１は、第１、第２の実施形態の場合と同様に、ｐチャネル型のＦＥＴで構成することができ、また、エンハンスメント型のＦＥＴで構成することができる。
【０１６９】
また、第１の点Ｐｔ１及び第２の点Ｐｔ２と端子Ｐｏｒｔ１との間隔、第１の点Ｐｔ１と第３の点Ｐｔ３との間隔、ならびに第２の点Ｐｔ２と第４の点Ｐｔ４との間隔は、伝送信号の１／４波長の奇数倍に相当する長さであればよく、λ／４に限定されるものではない。また、これら間隔は、厳密に１／４波長の奇数倍である必要はなく、多少の誤差が許容される。これら間隔に多少の誤差がある場合、スイッチング特性が多少劣化する。すなわち、許容誤差は要求されるスイッチング特性によって決まる。要求が厳しいときは、わずかな誤差しか許容されないが、要求が比較的緩やかなときは、λ／８程度の誤差まで許容される。
【産業上の利用可能性】
【０１７０】
本発明に係るスイッチ装置は、伝送線路を伝送される信号の経路切り替え用のスイッチとして有用である。
【図面の簡単な説明】
【０１７１】
【図１】本発明の第１の実施形態のスイッチ装置の回路図である。
【図２】図１のＦＥＴスイッチの回路図である。
【図３】図１のＦＥＴの構成を模式的に示す断面図である。
【図４】図１のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフである。
【図５】図２（ａ），（ｂ）のＦＥＴスイッチのスイッチング特性を示すグラフである。
【図６】図１のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
【図７】図１のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
【図８】ｎチャネルデプリーション型以外のＦＥＴにおけるＩｄ−Ｖｇｓ特性示すグラフであって、（ａ）はｎチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフ、（ｂ）はｐチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフ、（ｃ）はｐチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフである。
【図９】ｎチャネルデプリーション型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、及び（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。
【図１０】ｐチャネルデプリーション型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。
【図１１】ｎチャネルエンハンスメント型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。
【図１２】ｐチャネルエンハンスメント型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。
【図１３】本発明の第２の実施形態のスイッチ装置の回路図である。
【図１４】図１３のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
【図１５】図１３のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
【図１６】本発明の第３の実施形態のスイッチ装置の概略回路図である。
【図１７】図１６のスイッチ装置におけるスイッチのスイッチング特性を示すグラフである。
【図１８】図１６のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
【図１９】本発明の第４の実施形態のスイッチ装置の概略回路図である。
【図２０】図１９のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
【符号の説明】
【０１７２】
１０，２０，３０，３０Ａ  スイッチ装置
１１  ＦＥＴスイッチ（第１のＦＥＴスイッチ）
１２  ＦＥＴスイッチ（第２のＦＥＴスイッチ）
１３  ＦＥＴスイッチ（第３のＦＥＴスイッチ）
１４  ＦＥＴスイッチ（第４のＦＥＴスイッチ）
１５  伝送線路
２１，２２，１３５，１４５  終端用抵抗素子
１１１  ＦＥＴ（第１のＦＥＴ）
１１２，１２２，１３２，１４２  ソースバイアス用抵抗素子
１１３，１２３，１３３，１４３  ドレインバイアス用抵抗素子
１１４，１２４，１３４，１４４  抵抗素子
１２１  ＦＥＴ（第２のＦＥＴ）
１３１  ＦＥＴ（第３のＦＥＴ）
１４１  ＦＥＴ（第４のＦＥＴ）
２０１  半導体基板
２０２  ゲート絶縁膜
２０３  ソース領域
２０４  ドレイン領域
２０５  チャネル
２０６  空乏層
Ｃｂ  直流阻止用容量性素子
Ｄ  ドレイン電極（ドレイン）
Ｇ  ゲート電極（ゲート）
Ｉｄ  ドレイン電流
Ｐ１，Ｐｏｒｔ１  端子（第１の端子）
Ｐ２，Ｐｏｒｔ２  端子（第２の端子）
Ｐ３，Ｐｏｒｔ３  端子（第３の端子）
Ｐｔ１  第１の点
Ｐｔ２  第２の点
Ｐｔ３  第３の点
Ｐｔ４  第４の点
Ｓ  ソース電極(ソース)
Ｓ２１，Ｓ３１  順方向伝送係数
Ｓ２２，Ｓ３３  反射係数
Ｔｂ１  第１のバイアス用端子
Ｔｂ２  第２のバイアス用端子
Ｔｃ  制御電圧用端子
Ｖｂ１  バイアス電圧（第１のバイアス電圧、第３のバイアス電圧）
Ｖｂ２  バイアス電圧（第２のバイアス電圧、第４のバイアス電圧）
Ｖｃ  制御電圧（第１の制御電圧、第２の制御電圧）
Ｖｄ  ドレイン電圧
Ｖｇ  ゲート電圧
Ｖｇｓ，Ｖｇｓｈ，Ｖｇｓｌ  ゲート−ソース間電圧
Ｖｓ  ソース電圧
Ｖｂｓ  第１のＦＥＴの切り替え電圧
Ｖｂｓ  第２のＦＥＴの切り替え電圧
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2004019493.tif 000023
【図２】
2004019493.tif 000024
【図３】
2004019493.tif 000025
【図４】
2004019493.tif 000026
【図５】
2004019493.tif 000027
【図６】
2004019493.tif 000028
【図７】
2004019493.tif 000029
【図８】
2004019493.tif 000030
【図９】
2004019493.tif 000031
【図１０】
2004019493.tif 000032
【図１１】
2004019493.tif 000033
【図１２】
2004019493.tif 000034
【図１３】
2004019493.tif 000035
【図１４】
2004019493.tif 000036
【図１５】
2004019493.tif 000037
【図１６】
2004019493.tif 000038
【図１７】
2004019493.tif 000039
【図１８】
2004019493.tif 000040
【図１９】
2004019493.tif 000041
【図２０】
2004019493.tif 000042
【手続補正書】
【提出日】平成17年3月14日(2005.3.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１、第２、及び第３の接続用端子と、一対の主端子の一方が前記第１の接続用端子に、前記一対の主端子の他方が前記第２の接続用端子に、それぞれ第１の直流阻止用容量性素子を介して接続された第１のＦＥＴと、一対の主端子の一方が前記第１の接続用端子に、前記一対の主端子の他方が前記第３の接続用端子に、それぞれ第２の直流阻止用容量性素子を介して接続された第２のＦＥＴとを備え、
前記第１のＦＥＴのチャネル型と前記第２のＦＥＴのチャネル型とが同じであり、
前記第１のＦＥＴのゲートに第１のバイアス電圧が与えられ、
前記第２のＦＥＴの一対の主端子に第２のバイアス電圧が与えられ、
かつ、前記第１のバイアス電圧から前記第１のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第２のバイアス電圧に第２のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第１のバイアス電圧から前記第１のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第２のバイアス電圧に第２のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第１の制御電圧として、前記第１のＦＥＴの一対の主端子と前記第２のＦＥＴのゲートとに与えられることにより、前記第１のＦＥＴと前記第２のＦＥＴとが相補的にそれぞれ導通及び遮断して、前記第１の接続用端子と前記第２の接続用端子とが電気的に接続されかつ前記第１の接続用端子と前記第３の接続用端子とが電気的に切断される第１の接続状態と、前記第１の接続用端子と前記第３の接続用端子とが電気的に接続されかつ前記第１の接続用端子と前記第２の接続用端子とが電気的に切断される第２の接続状態とが切り替わる、スイッチ装置であって、
前記スイッチ装置は、第３及び第４のＦＥＴをさらに備え、
前記第３のＦＥＴの一対の主端子の一方が前記第２の接続用端子に第３の直流阻止用容量性素子を介して接続されるとともに、前記第３のＦＥＴの一対の主端子の他方が第４の直流阻止用容量性素子又は該第４の直流阻止用容量性素子及び第１の終端用抵抗素子を介してグランドに接続され、
前記第４のＦＥＴの一対の主端子の一方が前記第３の接続用端子に第５の直流素子用容量性素子を介して接続されるとともに、前記第４のＦＥＴの一対の主端子の他方が第６の直流素子用容量性素子又は該第６の直流素子用容量性素子及び第２の終端用抵抗素子を介してグランドに接続され、
前記第３のＦＥＴのチャネル型と前記第４のＦＥＴのチャネル型とが同じであり、
前記第４のＦＥＴのゲートに第３のバイアス電圧が与えられ、
前記第３のＦＥＴの一対の主端子に第４のバイアス電圧が与えられ、
かつ、前記第３のバイアス電圧から前記第４のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第３のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第３のバイアス電圧から前記第４のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第３のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第２の制御電圧として、前記第１の制御電圧に同期して、前記第４のＦＥＴの一対の主端子と前記第３のＦＥＴのゲートとに与えられることにより、前記第１及び第４のＦＥＴの組と前記第２及び第３のＦＥＴの組とが相補的にそれぞれ導通状態及び遮断状態となり、前記第１の接続状態において前記第３の接続用端子が終端され、かつ前記第２の接続状態において前記第２の接続用端子が終端される、スイッチ装置。
【請求項２】
前記第２の制御電圧として前記第１の制御電圧が与えられる、請求項１記載のスイッチ装置。
【請求項３】
前記第３のバイアス電圧として前記第１のバイアス電圧が与えられ、
前記第４のバイアス電圧として前記第２のバイアス電圧が与えられる、請求項１記載のスイッチ装置。
【請求項４】
第１、第２、及び第３の接続用端子と、一対の主端子の一方が前記第１の接続用端子に、前記一対の主端子の他方が前記第２の接続用端子に、それぞれ第１の直流阻止用容量性素子を介して接続された第１のＦＥＴと、一対の主端子の一方が前記第１の接続用端子に、前記一対の主端子の他方が前記第３の接続用端子に、それぞれ第２の直流阻止用容量性素子を介して接続された第２のＦＥＴとを備え、
前記第１のＦＥＴのチャネル型と前記第２のＦＥＴのチャネル型とが同じであり、
前記第１のＦＥＴのゲートに第１のバイアス電圧が与えられ、
前記第２のＦＥＴの一対の主端子に第２のバイアス電圧が与えられ、
かつ、前記第１のバイアス電圧から前記第１のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第２のバイアス電圧に第２のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第１のバイアス電圧から前記第１のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第２のバイアス電圧に第２のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第１の制御電圧として、前記第１のＦＥＴの一対の主端子と前記第２のＦＥＴのゲートとに与えられることにより、前記第１のＦＥＴと前記第２のＦＥＴとが相補的にそれぞれ導通及び遮断して、前記第１の接続用端子と前記第２の接続用端子とが電気的に接続されかつ前記第１の接続用端子と前記第３の接続用端子とが電気的に切断される第１の接続状態と、前記第１の接続用端子と前記第３の接続用端子とが電気的に接続されかつ前記第１の接続用端子と前記第２の接続用端子とが電気的に切断される第２の接続状態とが切り替わる、スイッチ装置であって、
前記スイッチ装置は、両端に第２及び第３の伝送信号用端子を有し伝送信号を伝送する伝送線路をさらに備え、
前記第１及び第２のＦＥＴが前記伝送線路を介して前記第１の接続用端子にそれぞれ接続されるとともに前記第２及び第３の接続端子がグランドにそれぞれ接続され、
前記伝送線路上において、ある点に前記第１の接続端子が接続され、前記第１の接続端子の接続点から前記第２の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第１の点に前記第１のＦＥＴが前記第１の直流阻止用容量性素子を介して接続され、かつ前記第１の接続用端子の接続点から前記第３の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第２の点に前記第２のＦＥＴが前記第２の直流阻止用容量性素子を介して接続され、
前記第１の接続用端子が第１の伝送信号用端子を構成しており、
前記第１の接続状態と前記第２の接続状態との切り替わりに応じて、前記第１の伝送信号用端子と前記第２の伝送信号用端子とが前記伝送信号を伝達可能に接続されかつ前記第１の伝送信号用端子と前記第３の伝送信号用端子とが前記伝送信号を伝達不可能に切断される第１の伝送信号接続状態と、前記第１の伝送信号用端子と前記第３の伝送信号用端子とが前記伝送信号を伝達可能に接続されかつ前記第１の伝送信号用端子と前記第２の伝送信号用端子とが前記伝送信号を伝達不可能に切断される第２の伝送信号接続状態とが切り替わる、スイッチ装置。
【請求項５】
前記第１、第２、及び第３の伝送信号用端子に入出力される信号の周波数が、１００ＭＨｚ以上７５ＧＨｚ以下である、請求項４記載のスイッチ装置。
【請求項６】
前記第１、第２、及び第３の伝送信号用端子に入出力される信号の周波数が、１００ＭＨｚ以上１０ＧＨｚ以下である、請求項４記載のスイッチ装置。
【請求項７】
前記スイッチ装置は、第３及び第４のＦＥＴをさらに備え、
前記第３のＦＥＴの一対の主端子の一方が、前記伝送線路において前記第１の点から前記第２の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第３の点に第３の直流阻止用容量性素子を介して接続されるとともに、前記第３のＦＥＴの一対の主端子の他方が第４の直流阻止用容量性素子又は該第４の直流阻止用容量性素子及び第１の終端用抵抗素子を介してグランドに接続され、かつ前記第３のＦＥＴのオン抵抗又は該第３のＦＥＴのオン抵抗と前記第１の終端用抵抗素子の抵抗との和が前記伝送線路の特性インピーダンスと略同じであり、
前記第４のＦＥＴの一対の主端子の一方が、前記伝送線路において前記第２の点から前記第３の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第４の点に第５の直流阻止用容量性素子を介して接続されるとともに、前記第４のＦＥＴの一対の主端子の他方が第６の直流阻止用容量性素子又は該第６の直流阻止用容量性素子及び第２の終端用抵抗素子を介してグランドに接続され、かつ前記第４のＦＥＴのオン抵抗又は該第４のＦＥＴのオン抵抗と前記第２の終端用抵抗素子の抵抗との和が前記伝送線路の特性インピーダンスと略同じであり、
前記第３のＦＥＴのチャネル型と前記第４のＦＥＴのチャネル型とが同じであり、
前記第３のＦＥＴのゲートに第３のバイアス電圧が与えられ、
前記第４のＦＥＴの一対の主端子に第４のバイアス電圧が与えられ、
かつ、前記第３のバイアス電圧から前記第３のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第４のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第３のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第４のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第２の制御電圧として、前記第１の制御電圧に同期して、前記第３のＦＥＴの一対の主端子と前記第４のＦＥＴのゲートとに与えられることにより、前記第１及び第３のＦＥＴの組と前記第２及び第４のＦＥＴの組とが相補的にそれぞれ導通状態及び遮断状態となり、前記第１の伝送信号接続状態において前記第２の点が接地されるとともに前記第４の点が終端され、かつ前記第２の伝送信号接続状態において前記第１の点が接地されるとともに前記第３の点が終端される、請求項４記載のスイッチ装置。
【請求項８】
前記第２の制御電圧として前記第１の制御電圧が与えられる、請求項７記載のスイッチ装置。
【請求項９】
前記第３のバイアス電圧として前記第１のバイアス電圧が与えられ、
前記第４のバイアス電圧として前記第２のバイアス電圧が与えられる、請求項７記載のスイッチ装置。
【請求項１０】
前記第１のバイアス電圧、前記第２のバイアス電圧、及び前記第１の制御電圧が接地電位以上の電圧値を有する、請求項１または４記載のスイッチ装置。
【請求項１１】
前記第１、第２、及び第３の接続用端子に入出力される信号の周波数が、１００ＭＨｚ以上７５ＧＨｚ以下である、請求項１または４記載のスイッチ装置。
【請求項１２】
前記第１、第２、及び第３の接続用端子に入出力される信号の周波数が、１００ＭＨｚ以上１０ＧＨｚ以下である、請求項１１記載のスイッチ装置。
【請求項１３】
前記スイッチ装置は、前記第１の制御電圧を与えるための制御電圧用端子をさらに備え、前記第１のＦＥＴの一対の主端子と前記第２のＦＥＴのゲートとが前記制御電圧用端子に接続されている、請求項１または４記載のスイッチ装置。
【請求項１４】
前記第１のＦＥＴの一対の主端子がそれぞれ第１のバイアス用抵抗素子を介して前記制御電圧用端子に接続されている、請求項１３記載のスイッチ装置。
【請求項１５】
２つの前記第１のバイアス用抵抗素子の抵抗値の和が、前記第１のＦＥＴのオン抵抗の１００倍以上１０万倍以下である、請求項１４記載のスイッチ装置。
【請求項１６】
２つの前記第１のバイアス用抵抗素子の抵抗値の和が、前記第１のＦＥＴのオン抵抗の１０００倍以上１０万倍以下である、請求項１５記載のスイッチ装置。
【請求項１７】
前記スイッチ装置は、バイアス電圧用端子をさらに備え、前記第２のＦＥＴの一対の主端子がそれぞれ第２のバイアス用抵抗素子を介して前記バイアス電圧用端子に接続されている、請求項１４記載のスイッチ装置。
【請求項１８】
２つの前記第２のバイアス用抵抗素子の抵抗値の和が、前記第２のＦＥＴのオン抵抗の１００倍以上１０万倍以下である、請求項１７記載のスイッチ装置。
【請求項１９】
２つの前記第２のバイアス用抵抗素子の抵抗値の和が、前記第２のＦＥＴのオン抵抗の１０００倍以上１０万倍以下である、請求項１８記載のスイッチ装置。
【請求項２０】
前記第１及び第２のＦＥＴがｎチャネル型である、請求項１または４記載のスイッチ装置。
【請求項２１】
前記第１の制御電圧が前記第１のバイアス電圧に等しい電圧と前記第２のバイアス電圧に等しい電圧との２値を取る、請求項１または４記載のスイッチ装置。
【請求項２２】
前記第１及び第２のＦＥＴがデプリーション型である、請求項１または４記載のスイッチ装置。
【請求項２３】
前記第１及び第２のＦＥＴが、ともに、Ｇａ，Ｉｎ，Ａｌの中から選択される少なくとも１つの元素と、Ａｓ、Ｐ、Ｎの中から選択される少なくとも１つの元素との化合物からなる化合物半導体で構成されている、請求項１または４記載のスイッチ装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ装置に関し、特に伝送経路の切り替えに好適なスイッチ装置に関する。
【背景技術】
【０００２】
近年、情報通信分野における技術の進展は著しく、通信機器が扱う信号の周波数帯域もマイクロ波帯域からミリ波帯域へと、より高い周波数帯域への展開が図られている。このようなマイクロ波帯からミリ波帯までの高周波帯を扱う通信用回路などでは、伝送線路を制御する経路切り替え型のスイッチが多く用いられている（例えば、特許文献１〜１８参照）。
【特許文献１】特許第２８４８５０２号公報
【特許文献２】特許第３０６８６０５号公報
【特許文献３】特開平４−３３５０１号公報
【特許文献４】特開２０００−３４９５０２号公報
【特許文献５】特開平２−９０７２３号公報
【特許文献６】特開平８−２１３８９１号公報
【特許文献７】特開平３−１４５８０１号公報
【特許文献８】特開平４−３４６５１３号公報
【特許文献９】特開平６−８５６４１号公報
【特許文献１０】特開平１０−３１３２６６号公報
【特許文献１１】特開平１０−３３５９０１号公報
【特許文献１２】特開平７−２３５８０２号公報
【特許文献１３】特開平６−１３２７０１号公報
【特許文献１４】特開２００２−１４１７９４号公報
【特許文献１５】特開平８−２８８４００号公報
【特許文献１６】特開平９−２７７３６号公報
【特許文献１７】特開平９−１０７２０３号公報
【特許文献１８】米国特許第５７６７７２１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一般に、経路切り替え型のスイッチは、半導体のＰ／Ｉ／Ｎ接合を用いたＰＩＮダイオードスイッチや、ＦＥＴ（電界効果トランジスタ）のスイッチング機能を用いたＦＥＴスイッチなどを組み合わせて構成される。たとえば、ＦＥＴスイッチによって構成された経路切り替え型のスイッチ装置は、切り替え対象の各伝送経路とそれぞれ接続された２個のＦＥＴスイッチのいずれか一方をオン又はオフにするとともに、他方のＦＥＴスイッチをオフ又はオンにする。このようにＦＥＴスイッチを相補的に切り替え動作させることによって、伝送経路を切り替える。
【０００４】
一方、高周波回路に対する小型化の要求は、他の電子回路にも増して強くなりつつある。一般に、高周波回路は、高周波トランジスタなどの半導体素子と整合回路やバイアス回路などをひとつの半導体基板上に集積化したＭＭＩＣ（Monolithic Microwave IC）として構成されることが多い。ＭＭＩＣの場合、スイッチ自体も半導体素子で構成されることが好ましい。このため、通常、ＭＭＩＣでは、上記のＰＩＮダイオードやＦＥＴスイッチなどが利用されているが、ＰＩＮ接合を作るプロセスは、ＦＥＴを形成するプロセスと比べて複雑なため、ＦＥＴのみでスイッチ装置を構成することが好ましい。
【０００５】
ＦＥＴスイッチは、ＦＥＴのゲート電極に制御電圧を印加してチャネルの導電率を変化させ、これによるソース−ドレイン間の導電率変化に応じて、ソース−ドレイン間の伝送信号の伝達量を変化させる。つまり、ＦＥＴスイッチは、ＦＥＴのチャネル層が電気的に導通状態のとき、オンであり、伝送信号はドレイン端子及びソース端子の一方より入力され、チャネルを伝達し、ドレイン端子及びソース端子の他方から出力される。一方、ＦＥＴは、チャネル層がピンチオフ状態のとき、オフであり、ソース−ドレイン間は電気的に遮断状態となる。そして、高周波信号の場合、一般に、ｎ型のチャネル層を形成する高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）などが用いら
れる。
【０００６】
同一のチャネル型のＦＥＴによって構成された複数のＦＥＴスイッチを相補的に動作させる（複数のＦＥＴスイッチのうちの特定のＦＥＴスイッチをオン又はオフさせかつ当該複数のＦＥＴスイッチのうちの残りのＦＥＴスイッチをオフ又はオンさせる）ためには、それぞれのＦＥＴスイッチにおけるＦＥＴに互いに異なる制御電圧を与え、それぞれのＦＥＴスイッチを切り替え動作させる必要がある。しかし、制御の容易性及び回路構成の簡略化の観点から、一の制御電圧で複数のＦＥＴを相補的に切り替え動作させることが望ましい。
【０００７】
また、よく用いられるデプリーション型のｎチャネルＦＥＴでは、チャネルをピンチオフするために、ゲート電極にソース電位に対して負の電位（以下、負の電圧という）を与える必要がある。しかし、通常、ソース電極は接地されることが多いため、このようなデプリーション型のｎチャネルＦＥＴをスイッチ素子として用いた場合、ドレインバイアス用の正電源とは別個に、ゲート電極制御用の負電源を設けなければならない。
【０００８】
また、高周波信号の場合、伝送経路が切り替えられたとき、切断された側の伝送線路を開放状態のままにすると、その開放点で伝送線路のインピーダンスが不連続となり、信号が反射してしまう。この高周波信号の反射は、回路特性を悪化させ、回路動作を不安定にする。
【０００９】
また、ＦＥＴはチャネル抵抗を有している。このため、ＦＥＴによって構成されたスイッチを伝送線路に挿入すると、ＦＥＴのチャネル抵抗に起因する伝送損失が生じてしまう。
【００１０】
本発明は上記のような課題を解決するためになされたもので、本発明の第１の目的は、一の制御電圧によって相補的に伝送経路を切り替えることが可能な、同一のチャネル型の複数のＦＥＴスイッチを備えたスイッチ装置を提供することにある。
【００１１】
本発明の第２の目的は、正電源のみで相補的に伝送経路を切り替えることが可能な、同一のチャネル型の複数のＦＥＴスイッチを備えたスイッチ装置を提供することにある。
【００１２】
本発明の第３の目的は、切り替えにより切断された伝送経路における伝送信号の反射を抑制することが可能な、同一のチャネル型の複数のＦＥＴスイッチを備えたスイッチ装置を提供することにある。
【００１３】
本発明の第４の目的は、ＦＥＴのチャネル抵抗に起因する伝送損失を低減することが可能な、同一のチャネル型の複数のＦＥＴスイッチを備えたスイッチ装置を提供することにある。
【課題を解決するための手段】
【００１４】
上述の目的を達成するために、本発明に係るスイッチ装置は、第１、第２、及び第３の接続用端子と、一対の主端子の一方が前記第１の接続用端子に、前記一対の主端子の他方が前記第２の接続用端子に、それぞれ第１の直流阻止用容量性素子を介して接続された第１のＦＥＴと、一対の主端子の一方が前記第１の接続用端子に、前記一対の主端子の他方が前記第３の接続用端子に、それぞれ第２の直流阻止用容量性素子を介して接続された第２のＦＥＴとを備え、前記第１のＦＥＴのチャネル型と前記第２のＦＥＴのチャネル型とが同じであり、前記第１のＦＥＴのゲートに第１のバイアス電圧が与えられ、前記第２のＦＥＴの一対の主端子に第２のバイアス電圧が与えられ、かつ、前記第１のバイアス電圧から前記第１のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第２のバイアス電圧に第２のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第１のバイアス電圧から前記第１のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第２のバイアス電圧に第２のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第１の制御電圧として、前記第１のＦＥＴの一対の主端子と前記第２のＦＥＴのゲートとに与えられることにより、前記第１のＦＥＴと前記第２のＦＥＴとが相補的にそれぞれ導通及び遮断して、前記第１の接続用端子と前記第２の接続用端子とが電気的に接続されかつ前記第１の接続用端子と前記第３の接続用端子とが電気的に切断される第１の接続状態と、前記第１の接続用端子と前記第３の接続用端子とが電気的に接続されかつ前記第１の接続用端子と前記第２の接続用端子とが電気的に切断される第２の接続状態とが切り替わり、前記スイッチ装置は、第３及び第４のＦＥＴをさらに備え、前記第３のＦＥＴの一対の主端子の一方が前記第２の接続用端子に第３の直流阻止用容量性素子を介して接続されるとともに、前記第３のＦＥＴの一対の主端子の他方が第４の直流阻止用容量性素子又は該第４の直流阻止用容量性素子及び第１の終端用抵抗素子を介してグランドに接続され、前記第４のＦＥＴの一対の主端子の一方が前記第３の接続用端子に第５の直流素子用容量性素子を介して接続されるとともに、前記第４のＦＥＴの一対の主端子の他方が第６の直流素子用容量性素子又は該第６の直流素子用容量性素子及び第２の終端用抵抗素子を介してグランドに接続され、前記第３のＦＥＴのチャネル型と前記第４のＦＥＴのチャネル型とが同じであり、前記第４のＦＥＴのゲートに第３のバイアス電圧が与えられ、前記第３のＦＥＴの一対の主端子に第４のバイアス電圧が与えられ、かつ、前記第３のバイアス電圧から前記第４のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第３のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第３のバイアス電圧から前記第４のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第３のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第２の制御電圧として、前記第１の制御電圧に同期して、前記第４のＦＥＴの一対の主端子と前記第３のＦＥＴのゲートとに与えられることにより、前記第１及び第４のＦＥＴの組と前記第２及び第３のＦＥＴの組とが相補的にそれぞれ導通状態及び遮断状態となり、前記第１の接続状態において前記第３の接続用端子が終端され、かつ前記第２の接続状態において前記第２の接続用端子が終端される。このような構成とすると、１つの制御電圧によって、信号の伝送経路を相補的に切り替えることができる。また、このような構成とすると、切り替えにより切断された伝送経路における伝送信号の反射を抑制することができる。
【００１５】
本発明に係る他のスイッチ装置は、第１、第２、及び第３の接続用端子と、一対の主端子の一方が前記第１の接続用端子に、前記一対の主端子の他方が前記第２の接続用端子に、それぞれ第１の直流阻止用容量性素子を介して接続された第１のＦＥＴと、一対の主端子の一方が前記第１の接続用端子に、前記一対の主端子の他方が前記第３の接続用端子に、それぞれ第２の直流阻止用容量性素子を介して接続された第２のＦＥＴとを備え、前記第１のＦＥＴのチャネル型と前記第２のＦＥＴのチャネル型とが同じであり、前記第１のＦＥＴのゲートに第１のバイアス電圧が与えられ、前記第２のＦＥＴの一対の主端子に第２のバイアス電圧が与えられ、かつ、前記第１のバイアス電圧から前記第１のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第２のバイアス電圧に第２のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第１のバイアス電圧から前記第１のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第２のバイアス電圧に第２のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第１の制御電圧として、前記第１のＦＥＴの一対の主端子と前記第２のＦＥＴのゲートとに与えられることにより、前記第１のＦＥＴと前記第２のＦＥＴとが相補的にそれぞれ導通及び遮断して、前記第１の接続用端子と前記第２の接続用端子とが電気的に接続されかつ前記第１の接続用端子と前記第３の接続用端子とが電気的に切断される第１の接続状態と、前記第１の接続用端子と前記第３の接続用端子とが電気的に接続されかつ前記第１の接続用端子と前記第２の接続用端子とが電気的に切断される第２の接続状態とが切り替わり、前記スイッチ装置は、両端に第２及び第３の伝送信号用端子を有し伝送信号を伝送する伝送線路をさらに備え、前記第１及び第２のＦＥＴが前記伝送線路を介して前記第１の接続用端子にそれぞれ接続されるとともに前記第２及び第３の接続端子がグランドにそれぞれ接続され、前記伝送線路上において、ある点に前記第１の接続端子が接続され、前記第１の接続端子の接続点から前記第２の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第１の点に前記第１のＦＥＴが前記第１の直流阻止用容量性素子を介して接続され、かつ前記第１の接続用端子の接続点から前記第３の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第２の点に前記第２のＦＥＴが前記第２の直流阻止用容量性素子を介して接続され、前記第１の接続用端子が第１の伝送信号用端子を構成しており、前記第１の接続状態と前記第２の接続状態との切り替わりに応じて、前記第１の伝送信号用端子と前記第２の伝送信号用端子とが前記伝送信号を伝達可能に接続されかつ前記第１の伝送信号用端子と前記第３の伝送信号用端子とが前記伝送信号を伝達不可能に切断される第１の伝送信号接続状態と、前記第１の伝送信号用端子と前記第３の伝送信号用端子とが前記伝送信号を伝達可能に接続されかつ前記第１の伝送信号用端子と前記第２の伝送信号用端子とが前記伝送信号を伝達不可能に切断される第２の伝送信号接続状態とが切り替わる。
【００１６】
前記第１のバイアス電圧、前記第２のバイアス電圧、及び前記第１の制御電圧が接地電位以上の電圧値を有してもよい。このような構成とすると、正電源のみで信号の伝送経路を相補的に切り替えることができる。
【００１７】
前記第１、第２、及び第３の接続用端子に入出力される信号の周波数が、１００ＭＨｚ以上７５ＧＨｚ以下であることが好ましい。
【００１８】
前記第１、第２、及び第３の接続用端子に入出力される信号の周波数が、１００ＭＨｚ以上１０ＧＨｚ以下であることがより好ましい。
【００１９】
前記スイッチ装置は、前記第１の制御電圧を与えるための制御電圧用端子をさらに備え、前記第１のＦＥＴの一対の主端子と前記第２のＦＥＴのゲートとが前記制御電圧用端子に接続されていてもよい。
【００２０】
前記第１のＦＥＴの一対の主端子がそれぞれ第１のバイアス用抵抗素子を介して前記制御電圧用端子に接続されていてもよい。
【００２１】
２つの前記第１のバイアス用抵抗素子の抵抗値の和が、前記第１のＦＥＴのオン抵抗の１００倍以上１０万倍以下であることが好ましい。このような構成とすると、第１のＦＥＴの遮断時における信号のリークを防止することができる。
【００２２】
２つの前記第１のバイアス用抵抗素子の抵抗値の和が、前記第１のＦＥＴのオン抵抗の１０００倍以上１０万倍以下であることがより好ましい。このような構成とすると、第１のＦＥＴの遮断時における信号のリークをより好適に防止することができる。
【００２３】
前記スイッチ装置は、バイアス電圧用端子をさらに備え、前記第２のＦＥＴの一対の主端子がそれぞれ第２のバイアス用抵抗素子を介して前記バイアス電圧用端子に接続されていてもよい。
【００２４】
２つの前記第２のバイアス用抵抗素子の抵抗値の和が、前記第２のＦＥＴのオン抵抗の１００倍以上１０万倍以下であることが好ましい。このような構成とすると、第２のＦＥＴの遮断時における信号のリークを防止することができる。
【００２５】
２つの前記第２のバイアス用抵抗素子の抵抗値の和が、前記第２のＦＥＴのオン抵抗の１０００倍以上１０万倍以下であることがより好ましい。このような構成とすると、第２のＦＥＴの遮断時における信号のリークをより好適に防止することができる。
【００２６】
前記第１及び第２のＦＥＴがｎチャネル型であってもよい。このような構成とすると、ＨＥＭＴやＨＦＥＴを用いて、スイッチ装置を高速に動作させることができる。
【００２７】
前記第１の制御電圧が前記第１のバイアス電圧に等しい電圧と前記第２のバイアス電圧に等しい電圧との２値を取ってもよい。このような構成とすると、スイッチ装置の構成の簡略化及び制御の容易化が可能となる。
【００２８】
前記第１及び第２のＦＥＴがデプリーション型であってもよい。このような構成とすると、通常、負電源が必要とされるデプリーション型のＦＥＴを用いても、バイアス電圧及び第１の制御電圧を適宜選択することにより正電源のみで動作させることができるので、本発明が特に有効となる。
【００２９】
前記第１及び第２のＦＥＴが、ともに、Ｇａ，Ｉｎ，Ａｌの中から選択される少なくとも１つの元素と、Ａｓ、Ｐ、Ｎの中から選択される少なくとも１つの元素との化合物からなる化合物半導体で構成されていてもよい。
【００３０】
上記本発明の他のスイッチ装置によれば、伝送信号の伝送経路にＦＥＴが位置しなくなるので、ＦＥＴのチャネル抵抗に起因する伝送損失を低減することができる。
【００３１】
前記第１、第２、及び第３の伝送信号用端子に入出力される信号の周波数が、１００ＭＨｚ以上７５ＧＨｚ以下であることが好ましい。
【００３２】
前記第１、第２、及び第３の伝送信号用端子に入出力される信号の周波数が、１００ＭＨｚ以上１０ＧＨｚ以下であることがより好ましい。
【００３３】
前記スイッチ装置は、第３及び第４のＦＥＴをさらに備え、前記第３のＦＥＴの一対の主端子の一方が、前記伝送線路において前記第１の点から前記第２の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第３の点に第３の直流阻止用容量性素子を介して接続されるとともに、前記第３のＦＥＴの一対の主端子の他方が第４の直流阻止用容量性素子又は該第４の直流阻止用容量性素子及び第１の終端用抵抗素子を介してグランドに接続され、かつ前記第３のＦＥＴのオン抵抗又は該第３のＦＥＴのオン抵抗と前記第１の終端用抵抗素子の抵抗との和が前記伝送線路の特性インピーダンスと略同じであり、
前記第４のＦＥＴの一対の主端子の一方が、前記伝送線路において前記第２の点から前記第３の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第４の点に第５の直流阻止用容量性素子を介して接続されるとともに、前記第４のＦＥＴの一対の主端子の他方が第６の直流阻止用容量性素子又は該第６の直流阻止用容量性素子及び第２の終端用抵抗素子を介してグランドに接続され、かつ前記第４のＦＥＴのオン抵抗又は該第４のＦＥＴのオン抵抗と前記第２の終端用抵抗素子の抵抗との和が前記伝送線路の特性インピーダンスと略同じであり、前記第３のＦＥＴのチャネル型と前記第４のＦＥＴのチャネル型とが同じであり、前記第３のＦＥＴのゲートに第３のバイアス電圧が与えられ、前記第４のＦＥＴの一対の主端子に第４のバイアス電圧が与えられ、かつ、前記第３のバイアス電圧から前記第３のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第４のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第３のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第４のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第２の制御電圧として、前記第１の制御電圧に同期して、前記第３のＦＥＴの一対の主端子と前記第４のＦＥＴのゲートとに与えられることにより、前記第１及び第３のＦＥＴの組と前記第２及び第４のＦＥＴの組とが相補的にそれぞれ導通状態及び遮断状態となり、前記第１の伝送信号接続状態において前記第２の点が接地されるとともに前記第４の点が終端され、かつ前記第２の伝送信号接続状態において前記第１の点が接地されるとともに前記第３の点が終端されてもよい。このような構成とすると、切断された伝送経路における反射を抑制することができる。
【００３４】
前記第２の制御電圧として前記第１の制御電圧が与えられてもよい。このような構成とすると、スイッチ装置の制御を容易化することができる。
【００３５】
前記第３のバイアス電圧として前記第１のバイアス電圧が与えられ、前記第４のバイアス電圧として前記第２のバイアス電圧が与えられてもよい。このような構成とすると、スイッチ装置の回路構成を簡略化することができる。
【発明の効果】
【００３６】
本発明は、以上に説明したような構成を有し、１つの制御電圧によって、信号の伝送経路を相補的に切り替えることができるという効果を奏する。
【００３７】
また、正電源のみで信号の伝送経路を相補的に切り替えることができるという効果を奏する。
【００３８】
また、切り替えにより切断された伝送経路における伝送信号の反射を抑制することができるという効果を奏する。
【００３９】
さらに、ＦＥＴのチャネル抵抗に起因する伝送損失を低減することができるという効果を奏する。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
【００４１】
（参考例）
図１は、本発明の参考例のスイッチ装置１０の回路図、図２（ａ）は、図１のＦＥＴスイッチ１１の回路図であり、図２（ｂ）は、図１のＦＥＴスイッチ１２の回路図である。
【００４２】
図１及び図２において、本参考例のスイッチ装置１０は、第１の端子（接続用端子）Ｐ１（以下、端子Ｐ１という）、第２の端子（接続用端子）Ｐ２（以下、端子Ｐ２という）、及び第３の端子（接続用端子）Ｐ３（以下、端子Ｐ３という）とを備えている。端子Ｐ１と端子Ｐ２との間には、第１のＦＥＴスイッチ１１（以下、ＦＥＴスイッチ１１という）が設けられ、端子Ｐ１と端子Ｐ３との間には、第２のＦＥＴスイッチ１２（以下、ＦＥＴスイッチ１２という）が設けられており、ＦＥＴスイッチ１１とＦＥＴスイッチ１２とが相補的に導通（オン）及び遮断（オフ）状態になることによって、端子Ｐ１と端子Ｐ２とが電気的に接続されかつ端子Ｐ１と端子Ｐ３とが電気的に切断される第１の接続状態と、端子Ｐ１と端子Ｐ３とが電気的に接続されかつ端子Ｐ１と端子Ｐ２とが電気的に切断される第２の接続状態とが切り替えられる。
【００４３】
具体的には、ＦＥＴスイッチ１１は、第１のＦＥＴ１１１(以下、ＦＥＴ１１１という)を有している。ＦＥＴ１１１では、ドレインが直流阻止用容量性素子（キャパシタ）Ｃｂを介して端子Ｐ１に接続され、ソースが直流阻止用容量性素子Ｃｂを介して端子Ｐ２に接続されている。ＦＥＴ１１１のドレイン及びソースは、それぞれ、ドレインバイアス用抵抗素子（第１のバイアス用抵抗素子）１１３及びソースバイアス用抵抗素子（第１のバイアス用抵抗素子）１１２を介して制御電圧用端子Ｔｃに接続されている。制御電圧用端子Ｔｃには直流の制御電圧が与えられる。これにより、制御電圧用端子Ｔｃに制御電圧Ｖｃが与えられると、直流阻止用容量性素子Ｃｂが充電されてソース及びドレインが与えられた制御電圧Ｖｃに保持されるとともに、直流の制御電圧Ｖｃが、端子Ｐ１及び端子Ｐ２、ひいてはこれらに接続される電気回路に印加されるのが防止される。ＦＥＴ１１１のゲートは第１のバイアス端子Ｔｂ１に接続されている。第１のバイアス端子Ｔｂ１には直流の第１のバイアス電圧Ｖｂ１が与えられる。
【００４４】
一方、ＦＥＴスイッチ１２は、第２のＦＥＴ１２１（以下、ＦＥＴ１２１という）を有している。ＦＥＴ１２１では、ドレインが直流阻止用容量性素子Ｃｂを介して端子Ｐ１に接続され、ソースが直流阻止用容量性素子Ｃｂを介して端子Ｐ３に接続されている。ＦＥＴ１２１のドレイン及びソースは、それぞれ、ドレインバイアス用抵抗素子（第２のバイアス用抵抗素子）１２３及びソースバイアス用抵抗素子（第２のバイアス用抵抗素子）１２２を介して第２のバイアス用端子Ｔｂ２に接続されている。第２のバイアス用端子Ｔｂ２には直流の第２のバイアス電圧Ｖｂ２が与えられる。これにより、第２のバイアス用端子Ｔｂ２に第２のバイアス電圧Ｖｂ２が与えられると、直流阻止用容量性素子Ｃｂが充電されてソース及びドレインが与えられた第２のバイアス電圧Ｖｂ２に保持されるとともに、直流の第２のバイアス電圧Ｖｂ２が、端子Ｐ１及び端子Ｐ３、ひいてはこれらに接続される電気回路に印加されるのが防止される。ＦＥＴ１２１のゲートは上述の制御電圧用端子Ｔｃに接続されている。
【００４５】
なお、本参考例では、上述のように、ＦＥＴ１１１及びＦＥＴ１２１のソース及びドレインのうち、端子Ｐ１に接続される方をドレインと呼び他方をソースと呼んだが、本参考例では、ソースとドレインとが実質的に同電位にバイアスされるので、ソースとドレインとを区別する意味はない。従って、端子Ｐ１に接続される方をソースと呼び他方をドレインと呼んでもよい。このようにソースとドレインとを区別する意味がないことと、ソース及びドレインに伝送信号が入出力されることから、本明細書及び請求の範囲においては、ソースとドレインとを共に主端子と定義し、そのように呼ぶ場合がある。
【００４６】
また、ＦＥＴ１１１のソース及びドレインとＦＥＴ１２１のゲートとが共通の制御電圧用端子Ｔｃに接続されているが、それぞれ別個の制御電圧用端子Ｔｃに接続されるように構成してもよい。
【００４７】
端子Ｐ１、Ｐ２、及びＰ３は、他の電気回路に接続され、かつ端子Ｐ１、Ｐ２、及びＰ３には高周波の交流の信号が入出力される。この交流の信号は、端子Ｐ１から端子Ｐ２に至る信号伝送経路及び端子Ｐ１から端子Ｐ３に至る信号伝送経路に設けられた直流阻止用容量性素子Ｃｂを通過する。しかし、この信号の周波数は、主にこの直流阻止用容量性素子Ｃｂの周波数特性によってその下限が制約され、また、主にＦＥＴ１１１，１２１の周波数特性によってその上限が制約される。従って、端子Ｐ１、Ｐ２、及びＰ３に入出力される信号の周波数は、１００ＭＨｚ以上７５ＧＨｚ以下が好ましく、１００ＭＨｚ以上１０ＧＨｚ以下がより好ましい。
【００４８】
ＦＥＴ１１１とＦＥＴ１２１とは、互いに同一のチャネル型を有している。具体的には、ｎチャネル型のＨＥＭＴ又はＨＦＥＴによって構成されている。ｐチャネル型のＨＥＭＴ及びＨＦＥＴにおけるキャリア（正孔）の移動度（モビリティ）より、ｎチャネル型のＨＥＭＴ及びＨＦＥＴにおけるキャリア（電子）の移動度が高いからである。従って、ＦＥＴ１１１とＦＥＴ１２１をｎチャネル型のＨＥＭＴ及びＨＦＥＴで構成することにより、スイッチ装置１０を高速に動作させることが可能となり、その結果、スイッチ装置１０を高周波用に好適に用いることが可能となる。
【００４９】
ＨＥＭＴは、Ｇａ，Ｉｎ，Ａｌの中から選択される少なくとも１つの元素と、Ａｓ、Ｐ、Ｎの中から選択される少なくとも１つの元素との化合物からなる化合物半導体で構成されることが好ましい。もちろん、これ以外の元素を含む化合物半導体によって構成することも可能である。
【００５０】
また、ＦＥＴ１１１，１２１は、本参考例では、デプリーション型のＦＥＴで構成されている。このように構成すると、デプリーション型のＦＥＴは、負のゲート閾値電圧を有することから、ゲート電圧、すなわち、ＦＥＴ１１１に関してバイアス電圧Ｖｂ１を、ＦＥＴ１２１に関して制御電圧Ｖｃをそれぞれ低く設定することができる。
【００５１】
ソースバイアス用抵抗素子１１２とドレインバイアス用抵抗素子１１３とは、ＦＥＴ１１１のドレインとソースとの間に直列に接続されており、また、ソースバイアス用抵抗素子１２２とドレインバイアス用抵抗素子１２３とは、ＦＥＴ１２１のドレインとソースとの間に直列に接続されているので、これらの抵抗素子１１２，１１３，１２２，１２３の抵抗値は、端子Ｐ１から端子Ｐ２への及び端子Ｐ１から端子Ｐ３へのそれぞれの伝送信号が実質的にリークしないように十分大きくすることが必要である。このため、ソースバイアス用抵抗素子１１２の抵抗値とドレインバイアス用抵抗素子１１３の抵抗値との和、及びソースバイアス用抵抗素子１２２の抵抗値とドレインバイアス用抵抗素子１２３の抵抗値との和は、それぞれ、ＦＥＴ１１１及びＦＥＴ１２１のオン抵抗（導通時におけるドレイン−ソース間抵抗）の１００倍以上１０万倍以下であることが好ましく、１０００倍以上１０万倍以下であることがより好ましい。本参考例では、ソースバイアス用抵抗素子１１２，ドレインバイアス用抵抗素子１１３，ソースバイアス用抵抗素子１２２，ドレインバイアス用抵抗素子１２３の抵抗値は５ｋΩに設定されている。すなわち、ＦＥＴ１１１及びＦＥＴ１２１のオン抵抗は数Ωであるので、ソースバイアス用抵抗素子１１２の抵抗値とドレインバイアス用抵抗素子１１３の抵抗値との和、及びソースバイアス用抵抗素子１２２の抵抗値とドレインバイアス用抵抗素子１２３の抵抗値との和は、それぞれ、ＦＥＴ１１１及びＦＥＴ１２１のオン抵抗の約２０００倍に設定されている。なお、ゲートとソース及びドレインとの間のインピーダンスは十分大きいので、抵抗素子１２４は省略してもよい。
【００５２】
制御電圧Ｖｃ及びバイアス電圧Ｖｂ１，Ｖｂ２は、すべて接地電位以上に設定される。さらに、バイアス電圧Ｖｂ１は、ＦＥＴ１１１のゲート閾値電圧以上の電圧に設定され、また、バイアス電圧Ｖｂ２は、ＦＥＴ１２１のゲート閾値電圧以上の電圧に設定される。これらの電圧の設定例及び設定方法については後で詳しく説明する。これにより、スイッチ装置１０を正電源のみで動作させることができる。なお、本参考例では、制御電圧Ｖｃを０Ｖ〜５Ｖ程度までの範囲で設定可能に、また、バイアス電圧Ｖｂ１，Ｖｂ２を０Ｖ〜３Ｖ程度までの範囲で設定可能にしている。さらに、バイアス電圧Ｖｂ２は、ＦＥＴ１２１を高耐圧のものにすることによって、３．５Ｖ程度までの電圧に設定することが可能である。
【００５３】
次に、上記のように構成されたスイッチ装置１０の動作について説明する。
【００５４】
最初に、ＦＥＴ１１１，１１２を構成するｎチャネルデプリーション型のＦＥＴの構成及び動作を簡単に説明する。
【００５５】
図３は図１のＦＥＴの構成を模式的に示す断面図、図４は図１のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフである。
【００５６】
本明細書では、便宜上、バイアス電圧及び制御電圧を接地電位に対する電位差で表す。また、ＦＥＴの、基板、ソース、ドレイン、及びゲートの電位をいずれも接地電位に対する電位差で表すとともに、これらを、それぞれ、基板電圧、ソース電圧、ドレイン電圧、及びゲート電圧と呼ぶ。また、ソース電圧を基準とした場合におけるゲート電圧とソース電圧との電圧差（［ゲート電圧］−［ソース電圧］）をゲート−ソース間電圧と呼び、Ｖｇｓの符号で示す。
【００５７】
図３に示すように、デプリーション型のＦＥＴでは、半導体基板２０１上にゲート電極（ゲート）Ｇ、ソース電極（ソース）Ｓ、及びドレイン電極（ドレイン）Ｄが、ゲート電極Ｇの両側にソース電極Ｓ及びドレイン電極Ｄが位置するようにして形成されている。ゲート電極Ｇと半導体基板２０１との間にはゲート絶縁膜２０２あるいはショットキーバリア層が形成されている。半導体基板２０１はｐ型の導電性を有している。半導体基板２０１のソース電極Ｓ及びドレイン電極Ｄの下方に位置する部分にはｎ型不純物の高濃度領域からなるソース領域２０３及びドレイン領域２０４がそれぞれ形成され、このソース領域２０３とドレイン領域２０４との間にｎ型の領域からなるチャネル２０５が予め形成されている。
【００５８】
そして、通常、基板電圧Ｖｓｕｂは、ソース電圧Ｖｓ及びドレイン電圧Ｖｄと同じかそれより低い電圧に設定される。
【００５９】
図３及び図４に示すように、このように構成されたデプリーション型のＦＥＴでは、チャネル２０５が予め形成されているので、ゲート−ソース間電圧Ｖｇｓが０Ｖであってもドレイン電流Ｉｄが流れる。そして、ゲート−ソース間電圧Ｖｇｓを負電圧とすると、チャネル２０５に空乏層２０６が形成され、それによりドレイン電流が減少する。ゲート−ソース間電圧Ｖｇｓをさらに下げて行くと、空乏層が拡大し、遂にはチャネル２０５が遮断される。このチャネル２０５が遮断されるゲート−ソース間電圧Ｖｇｓがゲート閾値電圧Ｖｔｈとなる。逆にゲート−ソース間電圧Ｖｇｓを正電圧としかつこれを上げて行くと、基板２０１のｐ型領域に反転層が形成されてチャネル領域が拡大し、それによりドレイン電流が増大する。
【００６０】
従って、デプリーション型のＦＥＴに、ゲート−ソース間電圧Ｖｇｓとして、ゲート閾値電圧Ｖｔｈより低い電圧Ｖｇｓｌを与えることによりこれをオフし、ゲート閾値電圧Ｖｔｈより高い電圧Ｖｇｓｈを与えることにより、これをオンすることができる。
【００６１】
次に、スイッチ装置１０の動作を説明する。
【００６２】
図１、図３、及び図４を参照して、本参考例では、ＦＥＴ１１１，１１２が、共に、−１．０Ｖを上回りかつ０．０Ｖを下回るゲート閾値電圧Ｖｔｈを有している。そして、バイアス電圧Ｖｂ１が接地電位である０．０Ｖに、また、バイアス電圧Ｖｂ２が電源電圧である１．０Ｖに設定されている。さらに、制御電圧Ｖｃとして、バイアス電圧Ｖｂ１に相当する０．０Ｖ及びバイアス電圧Ｖｂ２に相当する１．０Ｖの２値が入れ替わるように与えられる。以下では、制御電圧Ｖｃの高い方の電圧値をＶｃｈ、低い方の電圧値をＶｃｌと呼ぶ。
【００６３】
まず、制御電圧Ｖｃとして０．０Ｖ（Ｖｃｌ）が与えられたとすると、ＦＥＴ１１１では、ソース電圧Ｖｓが０．０Ｖになり、それによりゲート−ソース間電圧Ｖｇｓが０．０Ｖ（Ｖｇｓｈ）になる。その結果、ゲート−ソース間電圧Ｖｇｓがゲート閾値電圧Ｖｔｈより高くなり、ＦＥＴ１１１は導通状態になる。
【００６４】
一方、ＦＥＴ１１２では、ゲート電圧Ｖｇが０．０Ｖになり、それによりゲート−ソース間電圧Ｖｇｓが−１．０Ｖ（Ｖｇｓｌ）になる。その結果、ゲート−ソース間電圧Ｖｇｓがゲート閾値電圧Ｖｔｈより低くなり、ＦＥＴ１１２は遮断状態になる。
【００６５】
これにより、ＦＥＴスイッチ１１によって、端子Ｐ１と端子Ｐ２とが電気的に接続される。つまり、制御電圧Ｖｃが０．０Ｖ（Ｖｃｌ）のとき、スイッチ装置１０は第１の接続状態になる。
【００６６】
次に、制御電圧Ｖｃとして１．０Ｖ（Ｖｃｈ）が与えられたとすると、ＦＥＴ１１１では、ソース電圧Ｖｓが１．０Ｖになり、それによりゲート−ソース間電圧Ｖｇｓが−１．０Ｖ（Ｖｇｓｌ）になる。その結果、ゲート−ソース間電圧Ｖｇｓがゲート閾値電圧Ｖｔｈより低くなり、ＦＥＴ１１１は遮断状態になる。
【００６７】
一方、ＦＥＴ１１２では、ゲート電圧Ｖｇが１．０Ｖになり、それによりゲート−ソース間電圧Ｖｇｓが０．０Ｖ（Ｖｇｓｈ）になる。その結果、ゲート−ソース間電圧Ｖｇｓがゲート閾値電圧Ｖｔｈより高くなり、ＦＥＴ１１２は導通状態になる。
【００６８】
これにより、ＦＥＴスイッチ１２によって、端子Ｐ１と端子Ｐ３とが電気的に接続される。つまり、制御電圧Ｖｃが１．０Ｖ（Ｖｃｈ）のとき、スイッチ装置１０は第２の接続状態になる。
【００６９】
次に、スイッチ装置１０の伝送経路切り替え特性を説明する。
【００７０】
図５（ａ），（ｂ）は、バイアス電圧Ｖｂ１を接地電位（０．０Ｖ）に、また、バイアス電圧Ｖｂ２を電源電圧（１．０Ｖ）にし、さらに、制御電圧Ｖｃをバイアス電圧Ｖｂ１に相当する０．０Ｖ、及びバイアス電圧Ｖｂ２に相当する１．０Ｖの２値としたときの、ＦＥＴスイッチ１１，１２のスイッチング特性を示すグラフである。縦軸は、端子Ｐ１から端子Ｐ２へ信号が伝達されるときの信号のレベル（順方向伝送係数）を示し、単位はｄＢである。また、横軸は信号の周波数を示し、単位はＧＨｚである。
【００７１】
図５（ａ）は、ＦＥＴスイッチ１１のスイッチング特性を示す。ＦＥＴスイッチ１１は、制御電圧Ｖｃが０．０Ｖのとき、ソース−ドレイン間を導通状態にする一方、制御電圧Ｖｃが１．０Ｖのとき、ソース−ドレイン間を遮断状態にする。一方、同図（ｂ）は、ＦＥＴスイッチ１２のスイッチング特性を示す。ＦＥＴスイッチ１２は、ＦＥＴスイッチ１１とは逆に、制御電圧Ｖｃが０．０Ｖのとき、ソース−ドレイン間を遮断状態にする一方、制御電圧Ｖｃが１．０Ｖのとき、ソース−ドレイン間を導通状態にする。なお、同図（ａ）（ｂ）に示したスイッチング特性は、抵抗素子１１２，１１３，１２２，１２３の抵抗値を５ｋΩとしたときのものであるが、抵抗値が５００Ω程度であってもスイッチング特性に大きな変化はない。また、ＦＥＴ１１１，１２１の仕様によっては、１００Ω程度にすることも可能である。
【００７２】
本参考例のスイッチ装置１０は、上記特性を有するＦＥＴスイッチ１１，１２のいずれか一端同士を一対の直流阻止用容量性素子Ｃｂを介して接続してそれを端子Ｐ１とし、他端をそれぞれ端子Ｐ２，Ｐ３とする。そして、ＦＥＴ１１１，１２１に、互いに共通した制御電圧Ｖｃを与えるような構成になっている。
【００７３】
図６（ａ），（ｂ）は、制御電圧Ｖｃが０．０Ｖのときの、信号の周波数を横軸とするスイッチ装置１０の各種特性を示すグラフである。同図（ａ）は、端子Ｐ１から端子Ｐ２への信号の伝達特性（順方向伝送係数：Ｓ２１）、及び端子Ｐ１から端子Ｐ３への信号の伝達特性（順方向伝送係数：Ｓ３１）を示す。また、同図（ｂ）は、端子Ｐ２における反射特性（反射係数：Ｓ２２）、及び端子Ｐ３における反射特性（反射係数：Ｓ３３）を示す。なお、同図の縦軸の単位はｄＢ、横軸の単位はＧＨｚである。同図（ａ）に示した伝達特性から明らかなように、端子Ｐ１と端子Ｐ２とは接続状態にあり、また、端子Ｐ１と端子Ｐ３とは切断状態にある。
【００７４】
図７（ａ），（ｂ）は、制御電圧Ｖｃが１．０Ｖのときの、信号の周波数を横軸とするスイッチ装置１０の各種特性を示すグラフである。同図（ａ）は、端子Ｐ１から端子Ｐ２への信号の伝達特性（順方向伝送係数：Ｓ２１）、及び端子Ｐ１から端子Ｐ３への信号の伝達特性（順方向伝送係数：Ｓ３１）を示す。また、同図（ｂ）は、端子Ｐ２における反射特性（反射係数：Ｓ２２）、及び端子Ｐ３における反射特性（反射係数：Ｓ３３）を示す。なお、同図の縦軸及び横軸の単位は、図６と同様である。同図（ａ）に示した伝達特性から明らかなように、端子Ｐ１と端子Ｐ２とは切断状態にあり、また、端子Ｐ１と端子Ｐ３とは接続状態にある。
【００７５】
図６（ｂ）に示した反射特性：Ｓ３３及び図７（ｂ）に示した反射特性：Ｓ２２は、必ずしも十分なレベルにあるとは言えない。これら反射特性の改善方策については後述する。
【００７６】
以上に説明したように、本参考例によると、ＨＥＭＴ又はＨＦＥＴによって構成されたＦＥＴ１１１，１２１をそれぞれ備えたＦＥＴスイッチ１１，１２を、一の制御電圧Ｖｃによって、相補的に切り替え動作させ、相補的に第１の接続状態及び第２の接続状態を設定することができる。また、バイアス電圧Ｖｂ１，Ｖｂ２、及び制御電圧Ｖｃは、すべて接地電位以上にしているため、スイッチ装置１０は正電源のみで動作可能である。これにより、負電圧を供給する負電源が不要となり、回路規模を縮減することができる。
【００７７】
なお、ＦＥＴ１１１，１２１は、ＨＥＭＴ又はＨＦＥＴに限定されるものではなく、他の構造のＦＥＴであってもよい。これらの場合におけるバイアス電圧Ｖｂ１，Ｖｂ２及び制御電圧Ｖｃの設定方法については、以下に詳しく説明する。
【００７８】
以上では、第１のＦＥＴ１１１及び第２のＦＥＴ１２１がｎチャネルデプリーション型のＦＥＴであって、両者がほぼ同じゲート閾値電圧Ｖｔｈを有している場合における、バイアス電圧Ｖｂ１，Ｖｂ２及び制御電圧Ｖｃの具体的設定例を示したが、以下では、第１のＦＥＴ１１１及び第２のＦＥＴ１２１が、ｎチャネルデプリーション型、ｐチャネルデプリーション型、ｎチャネルエンハンスメント型、及びｐチャネルエンハンスメント型の４つの型のＦＥＴで構成される場合における、バイアス電圧Ｖｂ１，Ｖｂ２及び制御電圧Ｖｃの一般的な設定方法を説明する。
【００７９】
まず、その前提としてｎチャネルデプリーション型以外のＦＥＴにおけるＩｄ−Ｖｇｓ特性を説明する。
【００８０】
図８（ａ），（ｂ），（ｃ）はｎチャネルデプリーション型以外のＦＥＴにおけるＩｄ−Ｖｇｓ特性示すグラフであって、（ａ）はｎチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフ、（ｂ）はｐチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフ、（ｃ）はｐチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフである。
【００８１】
図８（ａ）に示すように、ｎチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性は、ゲート閾値電圧Ｖｔｈが正電圧である点を除き、ｎチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性（図４参照）と同様である。
【００８２】
図８（ｂ）に示すように、ｐチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性では、ゲート閾値電圧Ｖｔｈが正電圧でかつゲート−ソース間電圧Ｖｇｓが低くなるにつれてドレイン電流Ｉｄが増大する。従って、ｎチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性とは、ゲート閾値電圧Ｖｇｓの極性及びゲート−ソース間電圧Ｖｇｓに対するドレイン電流Ｉｄの変化が逆になる。
【００８３】
図８（ｃ）に示すように、ｐチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性では、ゲート閾値電圧Ｖｔｈが負電圧でかつゲート−ソース間電圧Ｖｇｓが低くなるにつれてドレイン電流Ｉｄが増大する。従って、ｎチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性とは、ゲート閾値電圧Ｖｇｓの極性が同じでゲート−ソース間電圧Ｖｇｓに対するドレイン電流Ｉｄの変化が逆になる。
【００８４】
次に、バイアス電圧Ｖｂ１，Ｖｂ２及び制御電圧Ｖｃの設定方法を説明する。
｛ｎチャネルデプリーション型｝
まず、ｎチャネルデプリーション型のＦＥＴについて説明する。
【００８５】
図９（ａ），（ｂ），（ｃ）は、ｎチャネルデプリーション型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。図９（ａ），（ｂ），（ｃ）において、横軸は接地電位に対する電圧を表している。
【００８６】
図１を参照すると、第１のＦＥＴ１１１はゲートにバイアス電圧（Ｖｂ１）が与えられ、ソースに制御電圧（Ｖｃ）が与えられるＦＥＴであると定義される。一方、第２のＦＥＴ１２１はソースにバイアス電圧（Ｖｂ２）が与えられ、ゲートに制御電圧（Ｖｃ）が与えられるＦＥＴであると定義される。
【００８７】
そして、第１のＦＥＴ１１１のオン（導通状態）とオフ（遮断状態）とが切り替わるソース電圧を、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１と定義する。
【００８８】
また、第２のＦＥＴ１２１のオンとオフとが切り替わるゲート電圧を、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２と定義する。
【００８９】
また、第１のＦＥＴ１１１及び第２のＦＥＴ１２１のゲート閾値電圧を、それぞれ、Ｖｔｈ１，Ｖｔｈ２とする。
【００９０】
この場合、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１は、［ゲート閾値電圧Ｖｔｈ１］＝［ゲート電圧：バイアス電圧Ｖｂ１］−［ソース電圧：オン・オフ切り替え電圧Ｖｓｗ１］であるので、
Ｖｓｗ１＝Ｖｂ１−Ｖｔｈ１＝Ｖｂ１＋｜Ｖｔｈ１｜
となる。
【００９１】
一方、第２のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ２は、［ゲート閾値電圧Ｖｔｈ２］＝［ゲート電圧：オン・オフ切り替え電圧Ｖｓｗ２］−［ソース電圧：バイアス電圧Ｖｂ２］であるので、
Ｖｓｗ２＝Ｖｂ２＋Ｖｔｈ２＝Ｖｂ２−｜Ｖｔｈ２｜
となる。
【００９２】
ここで、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１と第２のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ２との組み合わせには、（ａ）第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１が第２のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ2より低い場合と、（ｂ）第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１が第２のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ2より高い場合と、（ｃ）第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１が第２のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ2に一致する場合との３つの組み合わせが存在する。
［（ａ）の場合］
図９（ａ）に示すように、第１のＦＥＴ１１１では、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ１以下となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ１を越える電圧範囲がオフ領域となる。一方、第２のＦＥＴ１２１では、ゲート電圧がオン・オフ切り替え電圧Ｖｓｗ２以上となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ２を下回る電圧範囲がオフ領域となる。
【００９３】
ここで、制御電圧Ｖｃは、第１のＦＥＴ１１１ではソース電圧に相当し、第２のＦＥＴ１２１ではゲート電圧に相当する。従って、制御電圧Ｖｃが第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１以下となる電圧範囲では、第１のＦＥＴ１１１がオン、第２のＦＥＴ１２１がオフとなるので、この電圧範囲が、制御電圧Ｖｃの低い方の電圧値Ｖｃｌとして設定すべき領域（以下、Ｖｃｌ設定領域という）となる。一方、制御電圧Ｖｃが第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２以上となる電圧範囲では、第１のＦＥＴ１１１がオフ、第２のＦＥＴ１２１がオンとなるので、この電圧範囲が制御電圧Ｖｃの高い方の電圧値Ｖｃｈとして設定すべき領域（以下、Ｖｃｈ設定領域という）となる。そして、制御電圧Ｖｃが第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１を越えかつ第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２を下回る電圧範囲では、第１のＦＥＴ１１と第２のＦＥＴ１２１とが共にオフとなるので、この電圧範囲が制御電圧Ｖｃの設定禁止領域となる。
【００９４】
つまり、バイアス電圧Ｖｂ２をバイアス電圧Ｖｂ１より高く設定し、制御電圧Ｖｃの低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）以下に設定するとともに、制御電圧Ｖｃの高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）以上に設定すればよい。このように設定することにより、１つの制御電圧Ｖｃによって、第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させることができる。
【００９５】
また、バイアス電圧Ｖｂ１、バイアス電圧Ｖｂ２、及び制御電圧Ｖｃ（正確にはＶｃｌ）を全て接地電位以上に設定することにより、スイッチ装置１０を正電源のみで動作させることができる。
［（ｂ）の場合］
図９（ｂ）に示すように、制御電圧Ｖｃが第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２を下回る電圧範囲では、第１のＦＥＴ１１１がオン、第２のＦＥＴ１２１がオフとなるので、この電圧範囲が制御電圧ＶｃのＶｃｌ設定領域となり、制御電圧Ｖｃが第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１を越える電圧範囲では、第１のＦＥＴ１１１がオフ、第２のＦＥＴ１２１がオンとなるので、この電圧範囲が制御電圧ＶｃのＶｃｈ設定領域となる。そして、制御電圧Ｖｃが第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２以上でかつ第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ1以下の電圧範囲では、第１のＦＥＴ１１１と第２のＦＥＴ１２１とが共にオンとなるので、この電圧範囲が制御電圧Ｖｃの設定禁止領域となる。
【００９６】
そして、バイアス電圧Ｖｂ１及びバイアス電圧Ｖｂ２は、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２と第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ1とが近い範囲ではバイアス電圧Ｖｂ１がバイアス電圧Ｖｂ２より低く、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２と第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ1との電圧差が特定の値である場合には、バイアス電圧Ｖｂ１がバイアス電圧Ｖｂ２と一致し、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２と第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ1とが離れた範囲では、図９（ｂ）に示すように、バイアス電圧Ｖｂ１がバイアス電圧Ｖｂ2より高くなる。つまり、この場合には、バイアス電圧Ｖｂ１及びバイアス電圧Ｖｂ２はいずれを高く設定することも可能である。
【００９７】
そして、制御電圧Ｖｃの低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）以下に設定し、制御電圧Ｖｃの高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）以上に設定すればよい。その他の点は（ａ）の場合と同様である。
［（ｃ）の場合］
図９（ｃ）に示すように、制御電圧Ｖｃが第１のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ１及び第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２を下回る電圧範囲では、第１のＦＥＴ１１１がオン、第２のＦＥＴ１２１がオフとなるので、この電圧範囲が制御電圧ＶｃのＶｃｌ設定領域となり、制御電圧Ｖｃが第１のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ１及び第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２を越える電圧範囲では、第１のＦＥＴ１１１がオフ、第２のＦＥＴ１２１がオンとなるので、この電圧範囲が制御電圧ＶｃのＶｃｈ設定領域となる。第１のＦＥＴ１１１及び第２のＦＥＴ１２１の双方がオン又はオフとなる領域は存在しないので、制御電圧Ｖｃの設定禁止領域は存在しない。
【００９８】
そして、バイアス電圧Ｖｂ２はバイアス電圧Ｖｂ1より高くなる。
【００９９】
その他の点は（ａ）の場合と同様である。
［まとめ］
以上の３つの場合をまとめると、１つの制御電圧Ｖｃによって第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させるための設定条件は以下の通りである。
【０１００】
すなわち、バイアス電圧Ｖｂ１，Ｖｂ２は任意に設定すればよい。
【０１０１】
制御電圧Ｖｃは、低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）の双方より低く設定するとともに、制御電圧の高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）の双方より高く設定すればよい。
【０１０２】
また、スイッチ装置１０を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧Ｖｂ１、バイアス電圧Ｖｂ２、及び制御電圧Ｖｃを全て接地電位以上に設定すればよい。
｛ｐチャネルデプリーション型｝
次に、ｐチャネルデプリーション型のＦＥＴについて説明する。
【０１０３】
図１０（ａ），（ｂ），（ｃ）はｐチャネルデプリーション型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。図１０（ａ），（ｂ），（ｃ）において、横軸は接地電位に対する電圧を表している。
【０１０４】
ｐチャネルデプリーション型の場合、図１０（ａ）〜（ｃ）と図９（ａ）〜（ｃ）との比較から明らかなように、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１は、Ｖｓｗ１＝Ｖｂ１−Ｖｔｈ１＝Ｖｂ１−｜Ｖｔｈ１｜となり、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２は、Ｖｓｗ２＝Ｖｂ２＋Ｖｔｈ２＝Ｖｂ２＋｜Ｖｔｈ２｜となる。
【０１０５】
そして、第１のＦＥＴ１１１では、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ1以上となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ１を下回る電圧範囲がオフ領域となる。一方、第２のＦＥＴ１２１では、ゲート電圧がオン・オフ切り替え電圧Ｖｓｗ2以下となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ２を越える電圧範囲がオフ領域となる。従って、Ｖｃｌ設定領域では、第１のＦＥＴ１１１がオフ、第２のＦＥＴ１２１がオンとなり、Ｖｃｈ設定領域では、第１のＦＥＴ１１１がオン、第２のＦＥＴ１２１がオフとなる。
【０１０６】
これ以外の点は、ｎチャネルデプリーション型の場合と同様である。従って、１つの制御電圧Ｖｃによって第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させるための設定条件は以下の通りである。
【０１０７】
すなわち、バイアス電圧Ｖｂ１，Ｖｂ２は任意に設定すればよい。
【０１０８】
制御電圧Ｖｃは、低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ低い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ高い電圧（Ｖｓｗ２）の双方より低く設定するとともに、制御電圧の高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ低い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ高い電圧（Ｖｓｗ２）の双方より高く設定すればよい。
【０１０９】
また、スイッチ装置１０を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧Ｖｂ１，バイアス電圧Ｖｂ２，制御電圧Ｖｃ（正確にはＶｃｌ）を全て接地電位以上に設定すればよい。
｛ｎチャネルエンハンスメント型｝
次に、ｎチャネルエンハンスメント型のＦＥＴについて説明する。
【０１１０】
図１１（ａ），（ｂ），（ｃ）はｎチャネルエンハンスメント型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。図１１（ａ），（ｂ），（ｃ）において、横軸は接地電位に対する電圧を表している。
【０１１１】
ｎチャネルエンハンスメント型の場合、図１１（ａ）〜（ｃ）と図９（ａ）〜（ｃ）との比較から明らかなように、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１は、Ｖｓｗ１＝Ｖｂ１−Ｖｔｈ１＝Ｖｂ１−｜Ｖｔｈ１｜となり、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２は、Ｖｓｗ２＝Ｖｂ２＋Ｖｔｈ２＝Ｖｂ２＋｜Ｖｔｈ２｜となる。
【０１１２】
これ以外の点は、ｎチャネルデプリーション型の場合と同様である。従って、１つの制御電圧Ｖｃによって第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させるための設定条件は以下の通りである。
【０１１３】
すなわち、バイアス電圧Ｖｂ１，Ｖｂ２は任意に設定すればよい。
【０１１４】
制御電圧Ｖｃは、低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ低い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ高い電圧（Ｖｓｗ２）の双方より低く設定するとともに、制御電圧の高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ低い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ高い電圧（Ｖｓｗ２）の双方より高く設定すればよい。
【０１１５】
また、スイッチ装置１０を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧Ｖｂ１，バイアス電圧Ｖｂ２，制御電圧Ｖｃを全て接地電位以上に設定すればよい。
｛ｐチャネルエンハンスメント型｝
次に、ｐチャネルエンハンスメント型のＦＥＴについて説明する。
【０１１６】
図１２（ａ），（ｂ），（ｃ）はｐチャネルエンハンスメント型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。図１２（ａ），（ｂ），（ｃ）において、横軸は接地電位に対する電圧を表している。
【０１１７】
ｐチャネルエンハンスメント型の場合、図１２（ａ）〜（ｃ）と図９（ａ）〜（ｃ）との比較から明らかなように、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１は、Ｖｓｗ１＝Ｖｂ１−Ｖｔｈ１＝Ｖｂ１＋｜Ｖｔｈ１｜となり、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２は、Ｖｓｗ２＝Ｖｂ２＋Ｖｔｈ２＝Ｖｂ２−｜Ｖｔｈ２｜となる。
【０１１８】
そして、第１のＦＥＴ１１１では、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ1以
上となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ１を下回る電圧範囲がオフ領域となる。一方、第２のＦＥＴ１２１では、ゲート電圧がオン・オフ切り替え電圧Ｖｓｗ２以下となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ２を越える電圧範囲がオフ領域となる。
【０１１９】
これ以外の点は、ｎチャネルデプリーション型の場合と同様である。従って、１つの制御電圧Ｖｃによって第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させるための設定条件は以下の通りである。
【０１２０】
すなわち、バイアス電圧Ｖｂ１，Ｖｂ２は任意に設定すればよい。
【０１２１】
制御電圧Ｖｃは、低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）の双方より低く設定するとともに、制御電圧の高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）の双方より高く設定すればよい。
【０１２２】
また、スイッチ装置１０を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧Ｖｂ１，バイアス電圧Ｖｂ２，制御電圧Ｖｃを全て接地電位以上に設定すればよい。
｛４つの型のＦＥＴについてのまとめ｝
ｎチャネルデプリーション型、ｐチャネルデプリーション型、ｎチャネルエンハンスメント型、及びｐチャネルエンハンスメント型の４つの型のＦＥＴを用いた場合に、１つの制御電圧Ｖｃによって第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させるための設定条件は以下の通りである。
【０１２３】
すなわち、バイアス電圧Ｖｂ１，Ｖｂ２は任意に設定すればよい。
【０１２４】
制御電圧Ｖｃは、低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１から第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１（符号を含む）を引いた電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２に第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２（符号を含む）を加えた電圧（Ｖｓｗ２）の双方より低く設定するとともに、制御電圧の高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１から第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１（符号を含む）を引いた電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２に第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２（符号を含む）を加えた電圧（Ｖｓｗ２）の双方より高く設定すればよい。
【０１２５】
また、スイッチ装置１０を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧Ｖｂ１、バイアス電圧Ｖｂ２、及び制御電圧Ｖｃを全て接地電位以上に設定すればよい。
【０１２６】
（第１の実施形態）
前述したように、図６（ｂ）に示した反射特性：Ｓ３３及び図７（ｂ）に示した反射特性：Ｓ２２は、必ずしも十分なレベルにあるとは言えない。本発明の第１の実施形態のスイッチ装置は、この反射特性の改善を図ったものである。
【０１２７】
図１３は、本実施形態のスイッチ装置２０の回路図である。スイッチ装置２０は、参考例のスイッチ装置１０に、本発明の第３のＦＥＴスイッチに相当するＦＥＴスイッチ１３と、第４のＦＥＴスイッチに相当するＦＥＴスイッチ１４とを備えたものである。なお、図１における構成要素と同一のものについては、同一の符号を付し、説明を省略する。また、ＦＥＴスイッチ１１〜１４の両端には、直流阻止用容量性素子Ｃｂがそれぞれ設けられている。
【０１２８】
ＦＥＴスイッチ１３は、第３のＦＥＴ１３１（以下、ＦＥＴ１３１という）を有し、ＦＥＴスイッチ１２と同様に構成されている。すなわち、ＦＥＴ１３１は、ＦＥＴ１２１と同様にＨＥＭＴ又はＨＦＥＴによって構成され、ゲートには、抵抗素子１２４と同様の抵抗素子１３４を介して、第２の制御電圧に相当する制御電圧Ｖｃが与えられている。また、ソース及びドレインには、ソースバイアス用抵抗素子１２２及びドレインバイアス用抵抗素子１２３とそれぞれ同様のソースバイアス用抵抗素子１３２及びドレインバイアス用抵抗素子１３３を介して、第３のバイアス電圧に相当するバイアス電圧Ｖｂ２が与えられている。ここでは、バイアス電圧Ｖｂ２を、ＦＥＴスイッチ１２に与えられるものと共通にし、また、制御電圧Ｖｃを、ＦＥＴスイッチ１１，１２に与えられるものと共通にしている。もちろん、これらを共通にせずに、別の値の第３のバイアス電圧及び第２の制御電圧を与えることも可能である。
【０１２９】
ＦＥＴスイッチ１４は、第４のＦＥＴ１４１（以下、ＦＥＴ１４１という）を有し、ＦＥＴスイッチ１１と同様に構成されている。すなわち、ＦＥＴ１４１は、ＦＥＴ１１１と同様にＨＥＭＴ又はＨＦＥＴによって構成され、ゲートには、第４のバイアス電圧に相当するバイアス電圧Ｖｂ１が与えられている。また、ソース及びドレインには、ソースバイアス用抵抗素子１１２及びドレインバイアス用抵抗素子１１３とそれぞれ同様のソースバイアス用抵抗素子１４２及びドレインバイアス用抵抗素子１４３をそれぞれ介して、第２の制御電圧に相当する制御電圧Ｖｃが与えられている。ここでは、バイアス電圧Ｖｂ１を、ＦＥＴスイッチ１１に与えられるものと共通にし、また、制御電圧Ｖｃを、ＦＥＴスイッチ１１，１２に与えられるものと共通にしている。もちろん、これらを共通にせずに、別の値の第４のバイアス電圧及び第２の制御電圧を与えることも可能である。この場合、第２の制御電圧を第１の制御電圧に同期して与えることが必要である。
【０１３０】
ＦＥＴスイッチ１３とグランドとの間には、抵抗素子（終端用抵抗素子）２１が設けられている。抵抗素子２１の抵抗値は、ＦＥＴ１３１のチャネル抵抗値との合計が、端子Ｐ２に接続される伝送線路の特性インピーダンスと等しくなるように設定されている。したがって、ＦＥＴ１３１が導通状態になることによって、端子Ｐ２は終端される（第１の終端状態）。
【０１３１】
同様に、ＦＥＴスイッチ１４とグランドとの間には、抵抗素子（終端用抵抗素子）２２が設けられている。抵抗素子２２の抵抗値は、ＦＥＴ１４１のチャネル抵抗値との合計が、端子Ｐ３に接続される伝送線路の特性インピーダンスと等しくなるように設定されている。したがって、ＦＥＴ１４１が導通状態になることによって、端子Ｐ３は終端される（第２の終端状態）。
【０１３２】
なお、ＦＥＴ１３１の導通時のチャネル抵抗を、伝送線路の特性インピーダンスと等しくなるようにすることによって、抵抗素子２１は省略することができる。抵抗素子２２についても同様である。
【０１３３】
次に、上記のとおりに構成されたスイッチ装置２０の動作について説明する。
【０１３４】
制御電圧Ｖｃとして０．０Ｖが与えられたとき、ＦＥＴ１１１，１４１は導通状態になるとともにＦＥＴ１２１，１３１は遮断状態になる。これにより、ＦＥＴスイッチ１１によって、端子Ｐ１と端子Ｐ２とが接続されるとともに、ＦＥＴスイッチ１４によって、端子Ｐ３が終端される。つまり、制御電圧Ｖｃが０．０Ｖのとき、スイッチ装置２０は、第１の接続状態かつ第２の終端状態になる。
【０１３５】
図１４（ａ），（ｂ）は、制御電圧Ｖｃとして０．０Ｖが与えられたときの、スイッチ装置２０の各種特性を示すグラフである。なお、同図のグラフの見方は図６と同様である。図１４（ａ）と図６（ａ）とを比較すると、スイッチ装置２０のスイッチング特性については、スイッチ装置１０とほぼ同様であることがわかる。一方、図１４（ｂ）と図６（ｂ）とを比較すると、スイッチ装置２０の反射特性：Ｓ３３が大幅に改善されていることがわかる。この理由は、端子Ｐ３がＦＥＴスイッチ１４及び抵抗素子２２によって終端されているからである。
【０１３６】
一方、制御電圧Ｖｃとして１．０Ｖが与えられたとき、ＦＥＴ１１１，１４１は遮断状態になるとともにＦＥＴ１２１，１３１は導通状態になる。これにより、ＦＥＴスイッチ１２によって、端子Ｐ１と端子Ｐ３とが接続されるとともに、ＦＥＴスイッチ１３によって、端子Ｐ２が終端される。つまり、制御電圧Ｖｃが１．０Ｖのとき、スイッチ装置１０は、第２の接続状態かつ第１の終端状態になる。
【０１３７】
図１５（ａ），（ｂ）は、制御電圧Ｖｃとして１．０Ｖが与えられたときの、スイッチ装置２０の各種特性を示すグラフである。なお、同図のグラフの見方は図７と同様である。図１５（ａ）と図７（ａ）とを比較すると、スイッチ装置２０のスイッチング特性については、スイッチ装置１０とほぼ同様であることがわかる。一方、図１５（ｂ）と図７（ｂ）とを比較すると、スイッチ装置２０の反射特性Ｓ２２が大幅に改善されていることがわかる。この理由は、端子Ｐ２がＦＥＴスイッチ１３及び抵抗素子２１によって終端されているからである。
【０１３８】
以上に説明したように、本実施形態によると、ＨＥＭＴ又はＨＦＥＴによって構成されたＦＥＴ１１１〜１４１をそれぞれ備えたＦＥＴスイッチ１１〜１４を、一の制御電圧Ｖｃによって、相補的に切り替え動作させることによって、スイッチ装置２０を、第１の接続状態かつ第２の終端状態にするか、又は、第２の接続状態かつ第１の終端状態にする、といった経路切り替えが可能となる。これにより、経路切り替えの際、遮断される端子を終端することができ、遮断された端子における信号の反射を抑制することができる。
【０１３９】
なお、上記説明において、ＦＥＴスイッチ１１〜１４は、すべて、互いに共通した制御電圧Ｖｃによって制御されるものとしたが、ＦＥＴスイッチ１３，１４を、それぞれ独立して制御するようにしてもよい。また、ＦＥＴスイッチ１１，１３の第１の組み合わせについて、第１の制御電圧を用いて相補的に切り替え制御をし、また、ＦＥＴスイッチ１２，１４の第２の組み合わせについて、第２の制御電圧を第１の制御電圧と同期するように用いて相補的に切り替え制御をするようにしてもよい。さらに、第１及び第２のいずれかの組み合わせについてのみ、相補的に切り替え制御をすること可能である。これらのいずれの場合であっても、本発明と同様の効果を得ることができる。しかし、スイッチ装置２０の制御の容易性、及び回路構成の簡略化の観点から、本実施形態のように、バイアス電圧Ｖｂ１，Ｖｂ２、及び制御電圧Ｖｃを共通にする方が好ましい。
【０１４０】
また、各種特性のグラフを示した各図において、信号周波数として、１０ＧＨｚまでしか表示していないが、本発明は、これに限定されるものではない。本発明のスイッチ装置１０，２０は、６０Ｇ〜７５ＧＨｚのミリ波帯までについても適用が可能であり、さらに、高周波域にまで適用可能である。これとは逆に、グラフに示した周波数よりも低い周波数域においても、本発明のスイッチ装置１０，２０によって、上記した効果を得ることができる。具体的には、本発明のスイッチ装置１０，２０は、１００ＭＨｚ以上７５ＧＨｚ以下の周波数の信号伝送路に好適に用いることができ、１００ＭＨｚ以上１０ＧＨｚ以下の周波数の信号伝送路により好適に用いることができる。
【０１４１】
（第２の実施形態）
図１６は、本発明の第２の実施形態のスイッチ装置３０の概略回路図である。図１６において、図１と同一符号は同一または相当する部分を示す。スイッチ装置３０は、参考例のスイッチ装置１０において、両端に端子（第２の伝送信号用端子）Ｐｏｒｔ２及び端子（第３の伝送信号用端子）Ｐｏｒｔ３を有する伝送線路１５をさらに備え、ＦＥＴスイッチ１１及びＦＥＴスイッチ１２が伝送線路１５を介して、端子Ｐ１に相当する端子（第１の伝送信号用端子）Ｐｏｒｔ１にそれぞれ接続されるとともに、端子Ｐ２及び端子Ｐ３がグランドにそれぞれ接続されたものである。
【０１４２】
具体的には、第１の点Ｐｔ１を接地可能なＦＥＴスイッチ１１と、第２の点Ｐｔ２を接地可能なＦＥＴスイッチ１２とを備え、端子Ｐｏｒｔ１と端子Ｐｏｒｔ２とが伝送信号を伝達可能に接続されかつ端子Ｐｏｒｔ１と端子Ｐｏｒｔ３とが伝送信号を伝達不可能に切断される第１の伝送信号接続状態と、端子Ｐｏｒｔ１と端子Ｐｏｒｔ３とが伝送信号を伝達可能に接続されかつ端子Ｐｏｒｔ１と端子Ｐｏｒｔ２とが伝送信号を伝達不可能に切断される第２の伝送信号接続状態とを切り替えることによって、伝送信号の伝送経路を切り替えるものである。なお、同図において、説明の便宜上、本来なら連続している１本の伝送線路１５を分離して描いている。
【０１４３】
ＦＥＴスイッチ１１は、端子Ｐｏｒｔ１と端子Ｐｏｒｔ２との間の伝送線路１５において、端子Ｐｏｒｔ１からλ／４（λは、伝送信号の波長である。）に相当する長さだけ端子Ｐｏｒｔ２側に離れた第１の点Ｐｔ１とグランドとの間に設けられた第１のＦＥＴ１１１を有し、このＦＥＴ１１１が導通状態になることによって第１の点Ｐｔ１を接地するように構成されている。ＦＥＴ１１１は直流阻止用容量性素子Ｃｂを介して第１の点Ｐｔ１及びグランドにそれぞれ接続されている。
【０１４４】
一方、ＦＥＴスイッチ１２は、端子Ｐｏｒｔ１と端子Ｐｏｒｔ３との間の伝送線路１５において、端子Ｐ１からλ／４に相当する長さだけ端子Ｐｏｒｔ３側に離れた第２の点Ｐｔ２とグランドとの間に設けられた第２のＦＥＴ１２１を有し、このＦＥＴ１２１が導通状態になることによって第２の点Ｐｔ２を接地するように構成されている。ＦＥＴ１２１は直流阻止用容量性素子Ｃｂを介して第２の点Ｐｔ２及びグランドにそれぞれ接続されている。
【０１４５】
伝送線路１５は、裏面に接地電極を設けた１００μｍの厚さのＧａＡｓ基板とこのＧａＡｓ基板上に形成された、幅２０μｍ、厚さ５μｍのＡｕパターンで構成されている。
【０１４６】
端子Ｐｏｒｔ1、Ｐｏｒｔ２、及びＰｏｒｔ３は、他の伝送線路や高周波回路に接続され、かつ端子Ｐｏｒｔ1、Ｐｏｒｔ２、及びＰｏｒｔ３には高周波の交流の伝送信号が入出力され、伝送線路１５上を伝送される。この伝送信号の周波数は、１００ＭＨｚ以上７５ＧＨｚ以下が好ましく、１００ＭＨｚ以上１０ＧＨｚ以下がより好ましい。具体的には、５ＧＨｚが想定されている。
【０１４７】
ＦＥＴ１１１，１２１は、ＨＥＭＴ又はＨＦＥＴと呼ばれるＧａＡｓ系のｎチャネルデプリーション型のＦＥＴで構成されている。ＦＥＴ１１１のゲートには第１のバイアス電圧Ｖｂ１が与えられるとともに、ソース及びドレインには、ソースバイアス用抵抗素子１１２及びドレインバイアス用抵抗素子１１３を介して第１の制御電圧Ｖｃが与えられる。一方、ＦＥＴ１２１のソース及びドレインには、ソースバイアス用抵抗素子１２２及びドレインバイアス用抵抗素子１２３を介して第２のバイアス電圧Ｖｂ２が与えられるとともに、ゲートには抵抗素子１２４を介して第１の制御電圧Ｖｃが与えられる。
【０１４８】
その他の点は、参考例と同様である。
【０１４９】
図１７（ａ），（ｂ）は、バイアス電圧Ｖｂ１を０．０Ｖに、また、バイアス電圧Ｖｂ２を１．０Ｖにし、さらに、制御電圧Ｖｃを第１のバイアス電圧Ｖｂ１に相当する０．０Ｖ（Ｖｃｌ）、及び第２のバイアス電圧Ｖｂ２に相当する１．０Ｖ（Ｖｃｈ）の２値としたときの、ＦＥＴスイッチ１１，１２のスイッチング特性を示すグラフである。縦軸は、ＦＥＴのドレインからソースに信号が伝達されるときの信号レベル（順方向伝送係数）を示し、単位はｄＢである。また、横軸は信号の周波数を示し、単位はＧＨｚである。
【０１５０】
図１７（ａ）は、ＦＥＴスイッチ１１のスイッチング特性を示す。ＦＥＴスイッチ１１は、制御電圧Ｖｃが０．０Ｖのとき、ソース−ドレイン間を導通状態にする一方、制御電圧Ｖｃが１．０Ｖのとき、ソース−ドレイン間を遮断状態にする。一方、同図（ｂ）は、ＦＥＴスイッチ１２のスイッチング特性を示す。ＦＥＴスイッチ１２は、ＦＥＴスイッチ１１とは逆に、制御電圧Ｖｃが０．０Ｖのとき、ソース−ドレイン間を遮断状態にする一方、制御電圧Ｖｃが１．０Ｖのとき、ソース−ドレイン間を導通状態にする。これにより、一の制御電圧Ｖｃで、ＦＥＴ１１１，１２１を相補的に導通状態にすることができる。なお、同図（ａ）（ｂ）に示したスイッチング特性は、抵抗素子１１２，１１３，１２２，１２３の抵抗値を５ｋΩとしたときのものであるが、抵抗値が５００Ω程度であってもスイッチング特性に大きな変化はない。また、ＦＥＴ１１１，１２１の特性によっては、１００Ω程度にすることも可能である。
【０１５１】
以上のとおりに構成されたスイッチ装置３０の動作について、以下、詳細に説明する。
【０１５２】
制御電圧Ｖｃとして０．０Ｖが与えられたとき、ＦＥＴ１１１は導通状態になるとともにＦＥＴ１２１は遮断状態になる。これにより、ＦＥＴスイッチ１１によって第１の点Ｐｔ１が接地される。このとき、端子Ｐｏｒｔ１から見て接地された側の伝送線路１５は終端短絡の１／４λ線路と等価になり、開放状態、つまり接続されていない状態と等しくなる。一方、ＦＥＴスイッチ１２は開放状態なので、信号は端子Ｐｏｒｔ３側に伝達される。すなわち、制御電圧Ｖｃが０．０Ｖのとき、スイッチ装置３０は第２の伝送信号接続状態になる。
【０１５３】
図１８（ａ），（ｂ）は、制御電圧Ｖｃが０．０Ｖのときの、信号の周波数を横軸とするスイッチ装置３０の各種特性を示すグラフである。同図（ａ）は、端子Ｐｏｒｔ１から端子Ｐｏｒｔ２への信号の伝達特性（順方向伝送係数：Ｓ２１）、及び端子Ｐｏｒｔ１から端子Ｐｏｒｔ３への信号の伝達特性（順方向伝送係数：Ｓ３１）を示す。また、同図（ｂ）は、端子Ｐｏｒｔ２における反射特性（反射係数：Ｓ２２）、及び端子Ｐｏｒｔ３における反射特性（反射係数：Ｓ３３）を示す。なお、同図の縦軸の単位はｄＢ、横軸の単位はＧＨｚである。同図（ａ）に示した伝達特性から明らかなように、端子Ｐｏｒｔ１と端子Ｐｏｒｔ３とは接続状態にあり、また、端子Ｐｏｒｔ１と端子Ｐｏｒｔ２とは切断状態にある。なお、同図（ｂ）に示した反射特性：Ｓ２２は、必ずしも十分なレベルとは言えない。この改善方策については後述する。
【０１５４】
一方、制御電圧Ｖｃとして１．０Ｖが与えられたとき、ＦＥＴ１１１は遮断状態になるとともにＦＥＴ１２１は導通状態になる。これにより、ＦＥＴスイッチ１２によって、第２の点Ｐｔ２が接地される。このとき、端子Ｐｏｒｔ１から見て接地された側の伝送線路１５は開放状態、つまり接続されていない状態と等価になり、信号は端子Ｐｏｒｔ２側に伝達される。すなわち、制御電圧Ｖｃが１．０Ｖのとき、スイッチ装置３０は第１の伝送信号接続状態になる。なお、図示しないが、制御電圧Ｖｃが１．０Ｖのときのスイッチ装置３０の各種特性は、回路の対称性から、図１８（ａ），（ｂ）と同様になる。
【０１５５】
なお、図１８（ａ），（ｂ）において、スイッチ装置３０のスイッチング特性として、伝送信号が１０ＧＨｚまでのものしか示していないが、スイッチ装置３０は、それ以上の６０〜７５ＧＨｚのミリ波帯域までについても、同様の効果を奏する。さらに、ミリ波帯域以上の高周波帯域にまで適用することができる。
【０１５６】
上記説明において、第１のバイアス電圧Ｖｂ１を０．０Ｖ、第２のバイアス電圧Ｖｂ２を１．０Ｖとしているが、参考例で述べたように、これ以外の電圧にしてもよい。また、制御電圧Ｖｃとして、第１のバイアス電圧Ｖｂ１に相当する電圧、及び第２のバイアス電圧Ｖｂ２に相当する電圧の２値としているが、本発明はこれに限定されるものでないことは、参考例で述べた通りである。
【０１５７】
以上、本実施形態によると、ＦＥＴスイッチ１１，１２によって伝送線路１５上の第１の点Ｐｔ１及び第２の点Ｐｔ２をそれぞれ接地することによって、伝送信号の伝送経路を切り替えることができる。これにより、信号が伝達するときに伝送損失が生じることがない。また、ＦＥＴスイッチ１１，１２を、１つの制御電圧Ｖｃによって、相補的にスイッチング動作させ、相補的に第１の伝送信号接続状態及び第２の伝送信号接続状態を設定することができ、制御が容易である。さらに、バイアス電圧Ｖｂ１，Ｖｂ２、及び制御電圧Ｖｃをすべて接地電位以上に設定しているため、スイッチ装置３０は正電源のみで動作可能である。これにより、負電圧を供給する負電源が不要となり、回路規模を縮減することができる。
【０１５８】
（第３の実施形態）
前述したように、図１８（ｂ）に示した反射特性：Ｓ２２は、必ずしも十分なレベルとは言えない。本発明の第３の実施形態のスイッチ装置は、この反射特性の改善を図ったものである。
【０１５９】
図１９は、本実施形態のスイッチ装置３０Ａの概略回路図である。スイッチ装置３０Ａは、第２の実施形態のスイッチ装置３０に、さらに、第３の点Ｐｔ３を終端可能な第３のＦＥＴスイッチ１３と、第４の点Ｐｔ４を終端可能な第４のＦＥＴスイッチ１４とを追加したものである。なお、説明の便宜上、本来なら連続している１本の伝送線路を、分離して描いている。
【０１６０】
ＦＥＴスイッチ１３は、第１の点Ｐｔ１と端子Ｐｏｒｔ２との間の伝送線路１５において、第１の点Ｐｔ１からλ／４に相当する長さだけ端子Ｐｏｒｔ２側に離れた第３の点Ｐｔ３とグランドとの間に設けられた第３のＦＥＴ１３１と、ＦＥＴ１３１のソースとグランドとの間に設けられた抵抗素子（終端用抵抗素子）１３５とを有し、ＦＥＴ１３１が導通状態になることによって第３の点Ｐｔ３を終端するように構成されている。抵抗素子１３５の抵抗値は、ＦＥＴ１３１のチャネル抵抗値との合計が、伝送線路１５の特性インピーダンス値になるように調整されている。また、ＦＥＴ１３１、抵抗素子１３２，１３３は、それぞれ、ＦＥＴ１１１、抵抗素子１１２，１１３と同等のものである。すなわち、ＦＥＴスイッチ１３は、抵抗素子１３５を有すること以外はＦＥＴスイッチ１１と同等の構成をしており、図１７（ａ）に示したスイッチング特性を呈する。なお、ＦＥＴ１３１は直流阻止用容量性素子Ｃｂを介して第３の点Ｐｔ３及び抵抗素子１３５にそれぞれ接続されている。
【０１６１】
一方、ＦＥＴスイッチ１４は、第２の点Ｐｔ２と端子Ｐｏｒｔ３との間の伝送線路１５において、第２の点Ｐｔ２からλ／４に相当する長さだけ端子Ｐｏｒｔ３側に離れた第４の点Ｐｔ４とグランドとの間に設けられた第４のＦＥＴ１４１と、ＦＥＴ１４１のソースとグランドとの間に設けられた抵抗素子（終端用抵抗素子）１４５とを有し、ＦＥＴ１４１が導通状態になることによって第４の点Ｐｔ４を終端するように構成されている。抵抗素子１４５の抵抗値は、ＦＥＴ１４１のチャネル抵抗値との合計が、伝送線路１５の特性インピーダンス値になるように調整されている。また、ＦＥＴ１４１、抵抗素子１４２〜１４４は、それぞれ、ＦＥＴ１２１、抵抗素子１２２〜１２４と同等のものである。すなわち、ＦＥＴスイッチ１４は、抵抗素子１４５を有すること以外はＦＥＴスイッチ１２と同等の構成をしており、図１７（ｂ）に示したスイッチング特性を呈する。なお、ＦＥＴ１４１は直流阻止用容量性素子Ｃｂを介して第４の点Ｐｔ４及び抵抗素子１４５にそれぞれ接続されている。
【０１６２】
ＦＥＴ１３１のゲートには第３のバイアス電圧として、ＦＥＴ１１１のゲートに与えられる第１のバイアス電圧Ｖｂ１が与えられる。また、ソース及びドレインには、それぞれ直流的にほぼ同電位となるように抵抗素子ソースバイアス用抵抗素子１３２及びドレインバイアス用抵抗素子１３３を介して第２の制御電圧として、ＦＥＴ１１１のソース及びドレインに与えられる第１の制御電圧Ｖｃが与えられる。一方、ＦＥＴ１４１のソース及びドレインには、それぞれ直流的にほぼ同電位となるようにソースバイアス用抵抗素子１４２及びドレインバイアス用抵抗素子１４３を介して第４のバイアス電圧として、ＦＥＴ１２１のソース及びドレインに与えられる第２のバイアス電圧Ｖｂ２が与えられる。また、ゲートには抵抗素子１４４を介して第２の制御電圧として、ＦＥＴ１２１のゲートに与えられる第１の制御電圧Ｖｃが与えられる。なお、制御電圧Ｖｃ及びバイアス電圧Ｖｂ１，Ｖｂ２の具体的な値については、第２の実施形態で説明したとおりであるので、ここでは説明を省略する。
【０１６３】
以上のとおりに構成されたスイッチ装置３０Ａの動作について、以下、詳細に説明する。
【０１６４】
制御電圧Ｖｃとして０．０Ｖ（Ｖｃｌ）が与えられたとき、ＦＥＴ１１１とＦＥＴ１３１との組は導通状態になるとともに、ＦＥＴ１２１とＦＥＴ１４１との組は遮断状態になる。これにより、ＦＥＴスイッチ１１によって第１の点Ｐｔ１が接地されるとともに、ＦＥＴスイッチ１３によって第３の点Ｐｔ３が終端され、スイッチ装置３０は第２の伝送信号接続状態になる。また、第１の点Ｐｔ１が接地されたとき、この点からλ／４だけ離れた第３の点Ｐｔ３は、伝送信号の周波数（５ＧＨｚ）で開放されているときと等しい状態にある。したがって、第３の点Ｐｔ３を終端することは、伝送線路１５の端部、つまり端子Ｐｏｒｔ２を終端することと等価になる。これにより、端子Ｐｏｒｔ２における伝送信号の反射を抑制することができる。
【０１６５】
図２０（ａ），（ｂ）は、制御電圧Ｖｃが０．０Ｖのときの、信号の周波数を横軸とするスイッチ装置３０Ａの各種特性を示すグラフである。なお、同図の見方は、図１８（ａ），（ｂ）と同様である。図２０（ａ）に示した伝達特性からは、図１８（ａ）と同様に、端子Ｐｏｒｔ１と端子Ｐｏｒｔ３とは接続状態にあり、また、端子Ｐｏｒｔ１と端子Ｐｏｒｔ２とは切断状態にあることがわかる。そして、図２０（ｂ）に示した反射特性：Ｓ２２は、伝送信号の周波数である５ＧＨｚ付近において、−２０ｄＢ以下になっており、端子Ｐｏｒｔ２における信号の反射が十分に抑制されていることがわかる。
【０１６６】
一方、制御電圧Ｖｃとして１．０Ｖ（Ｖｃｈ）が与えられたとき、ＦＥＴ１１１とＦＥＴ１３１との組は遮断状態になるとともに、ＦＥＴ１２１とＦＥＴ１４１との組は導通状態になる。これにより、ＦＥＴスイッチ１２によって第２の点Ｐｔ２が接地されるとともに、ＦＥＴスイッチ１４によって第４の点Ｐｔ４が終端され、スイッチ装置３０Ａは第１の伝送信号接続状態になる。また、第２の点Ｐｔ２が接地されたとき、この点からλ／４だけ離れた第４の点Ｐｔ４は、伝送信号の周波数（５ＧＨｚ）で開放されているときと等しい状態にある。したがって、第４の点Ｐｔ４を終端することは、伝送線路１５の端部、つまり端子Ｐｏｒｔ３を終端することと等価になる。これにより、端子Ｐｏｒｔ３における信号の反射を抑制することができる。なお、図示しないが、制御電圧Ｖｃが１．０Ｖのときのスイッチ装置３０Ａの各種特性は、回路の対称性から、図２０（ａ），（ｂ）と同様になる。
【０１６７】
なお、図２０（ａ），（ｂ）において、スイッチ装置３０Ａのスイッチング特性として、伝送信号が１０ＧＨｚまでのものしか示していないが、スイッチ装置３０Ａは、それ以上の６０〜７５ＧＨｚのミリ波帯域までについても、同様の効果を奏する。さらに、ミリ波帯域以上の高周波帯域にまで適用することができる。
【０１６８】
以上、本実施形態によると、ＦＥＴスイッチ１３，１４によって伝送線路１５上の第３の点Ｐｔ３及び第４の点Ｐｔ４がそれぞれ終端されることによって、信号が遮断された側における信号の反射を抑制することができる。
【０１６９】
なお、抵抗素子１３５，１４５は、それぞれ、ＦＥＴ１３１，１４１が伝送線路１５の特性インピーダンス値に相当するチャネル抵抗を持つようにすることにより、省略可能である。また、ＦＥＴスイッチ１１〜１４を１つの制御電圧Ｖｃによって制御しているが、本発明はこれに限定されるものではない。ＦＥＴスイッチ１１〜１４を別個独立して制御するようにしても、また、負の電圧を用いて制御するようにしても、本発明が奏する効果に相違はない。なお、ＦＥＴスイッチ１１〜１４を別個独立して制御する場合には、個々の制御電圧Ｖｃを互いに同期するようにして与えることが必要である。
【０１７０】
また、第２、第３の実施形態において、ＦＥＴ１１１，１２１，１３１，１４１は、ＧａＡｓ系の半導体によって構成されたが、これに限定されものではない。ＦＥＴ１１１，１２１，１３１，１４１は、Ｇａ，Ｉｎ，Ａｌの中から選択される少なくとも１つの元素と、Ａｓ、Ｐ、Ｎの中から選択される少なくとも１つの元素との化合物からなる化合物半導体で構成されることが好ましい。もちろん、これ以外の元素を含む化合物半導体によって構成することも可能である。また、ＳｉやＧｅといった単結晶の半導体によって構成されていてもよい。さらに、ＦＥＴスイッチ１１〜１４は、必ずしもＦＥＴによって構成される必要はなく、ＦＥＴとは別のスイッチング手段、たとえば、ＰＩＮダイオードスイッチによって構成されていても、本発明が奏する効果に違いはない。また、ＦＥＴ１１１，１２１，１３１，１４１は、第１の実施形態の場合と同様に、ｐチャネル型のＦＥＴで構成することができ、また、エンハンスメント型のＦＥＴで構成することができる。
【０１７１】
また、第１の点Ｐｔ１及び第２の点Ｐｔ２と端子Ｐｏｒｔ１との間隔、第１の点Ｐｔ１と第３の点Ｐｔ３との間隔、ならびに第２の点Ｐｔ２と第４の点Ｐｔ４との間隔は、伝送信号の１／４波長の奇数倍に相当する長さであればよく、λ／４に限定されるものではない。また、これら間隔は、厳密に１／４波長の奇数倍である必要はなく、多少の誤差が許容される。これら間隔に多少の誤差がある場合、スイッチング特性が多少劣化する。すなわち、許容誤差は要求されるスイッチング特性によって決まる。要求が厳しいときは、わずかな誤差しか許容されないが、要求が比較的緩やかなときは、λ／８程度の誤差まで許容される。
【産業上の利用可能性】
【０１７２】
本発明に係るスイッチ装置は、伝送線路を伝送される信号の経路切り替え用のスイッチとして有用である。
【図面の簡単な説明】
【０１７３】
【図１】本発明の参考例のスイッチ装置の回路図である。
【図２】図１のＦＥＴスイッチの回路図である。
【図３】図１のＦＥＴの構成を模式的に示す断面図である。
【図４】図１のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフである。
【図５】図２（ａ），（ｂ）のＦＥＴスイッチのスイッチング特性を示すグラフである。
【図６】図１のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
【図７】図１のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
【図８】ｎチャネルデプリーション型以外のＦＥＴにおけるＩｄ−Ｖｇｓ特性示すグラフであって、（ａ）はｎチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフ、（ｂ）はｐチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフ、（ｃ）はｐチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフである。
【図９】ｎチャネルデプリーション型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、及び（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。
【図１０】ｐチャネルデプリーション型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。
【図１１】ｎチャネルエンハンスメント型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。
【図１２】ｐチャネルエンハンスメント型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。
【図１３】本発明の第１の実施形態のスイッチ装置の回路図である。
【図１４】図１３のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
【図１５】図１３のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
【図１６】本発明の第２の実施形態のスイッチ装置の概略回路図である。
【図１７】図１６のスイッチ装置におけるスイッチのスイッチング特性を示すグラフである。
【図１８】図１６のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
【図１９】本発明の第３の実施形態のスイッチ装置の概略回路図である。
【図２０】図１９のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
【符号の説明】
【０１７４】
１０，２０，３０，３０Ａ  スイッチ装置
１１  ＦＥＴスイッチ（第１のＦＥＴスイッチ）
１２  ＦＥＴスイッチ（第２のＦＥＴスイッチ）
１３  ＦＥＴスイッチ（第３のＦＥＴスイッチ）
１４  ＦＥＴスイッチ（第４のＦＥＴスイッチ）
１５  伝送線路
２１，２２，１３５，１４５  終端用抵抗素子
１１１  ＦＥＴ（第１のＦＥＴ）
１１２，１２２，１３２，１４２  ソースバイアス用抵抗素子
１１３，１２３，１３３，１４３  ドレインバイアス用抵抗素子
１１４，１２４，１３４，１４４  抵抗素子
１２１  ＦＥＴ（第２のＦＥＴ）
１３１  ＦＥＴ（第３のＦＥＴ）
１４１  ＦＥＴ（第４のＦＥＴ）
２０１  半導体基板
２０２  ゲート絶縁膜
２０３  ソース領域
２０４  ドレイン領域
２０５  チャネル
２０６  空乏層
Ｃｂ  直流阻止用容量性素子
Ｄ  ドレイン電極（ドレイン）
Ｇ  ゲート電極（ゲート）
Ｉｄ  ドレイン電流
Ｐ１，Ｐｏｒｔ１  端子（第１の端子）
Ｐ２，Ｐｏｒｔ２  端子（第２の端子）
Ｐ３，Ｐｏｒｔ３  端子（第３の端子）
Ｐｔ１  第１の点
Ｐｔ２  第２の点
Ｐｔ３  第３の点
Ｐｔ４  第４の点
Ｓ  ソース電極(ソース)
Ｓ２１，Ｓ３１  順方向伝送係数
Ｓ２２，Ｓ３３  反射係数
Ｔｂ１  第１のバイアス用端子Ｔｂ２  第２のバイアス用端子
Ｔｃ  制御電圧用端子
Ｖｂ１  バイアス電圧（第１のバイアス電圧、第３のバイアス電圧）
Ｖｂ２  バイアス電圧（第２のバイアス電圧、第４のバイアス電圧）
Ｖｃ  制御電圧（第１の制御電圧、第２の制御電圧）
Ｖｄ  ドレイン電圧
Ｖｇ  ゲート電圧
Ｖｇｓ，Ｖｇｓｈ，Ｖｇｓｌ  ゲート−ソース間電圧
Ｖｓ  ソース電圧
Ｖｂｓ  第１のＦＥＴの切り替え電圧
Ｖｂｓ  第２のＦＥＴの切り替え電圧
【手続補正書】
【提出日】平成17年5月11日(2005.5.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１、第２、及び第３の接続用端子と、
一対の主端子の一方が前記第１の接続用端子に、前記一対の主端子の他方が前記第２の接続用端子に、それぞれ第１の直流阻止用容量性素子を介して接続された第１のＦＥＴと、
一対の主端子の一方が前記第１の接続用端子に、前記一対の主端子の他方が前記第３の接続用端子に、それぞれ第２の直流阻止用容量性素子を介して接続された第２のＦＥＴとを備え、
前記第１のＦＥＴのチャネル型と前記第２のＦＥＴのチャネル型とが同じであり、
前記第１のＦＥＴのゲートに第１のバイアス電圧が与えられ、
前記第２のＦＥＴの一対の主端子に第２のバイアス電圧が与えられ、
かつ、前記第１のバイアス電圧から前記第１のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第２のバイアス電圧に第２のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第１のバイアス電圧から前記第１のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第２のバイアス電圧に第２のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第１の制御電圧として、前記第１のＦＥＴの一対の主端子と前記第２のＦＥＴのゲートとに与えられることにより、前記第１のＦＥＴと前記第２のＦＥＴとが相補的にそれぞれ導通及び遮断して、前記第１の接続用端子と前記第２の接続用端子とが電気的に接続されかつ前記第１の接続用端子と前記第３の接続用端子とが電気的に切断される第１の接続状態と、前記第１の接続用端子と前記第３の接続用端子とが電気的に接続されかつ前記第１の接続用端子と前記第２の接続用端子とが電気的に切断される第２の接続状態とが切り替わる、スイッチ装置であって、
前記スイッチ装置は、両端に第２及び第３の伝送信号用端子を有し伝送信号を伝送する伝送線路をさらに備え、
前記第１及び第２のＦＥＴが前記伝送線路を介して前記第１の接続用端子にそれぞれ接続されるとともに前記第２及び第３の接続端子がグランドにそれぞれ接続され、
前記伝送線路上において、ある点に前記第１の接続用端子が接続され、前記第１の接続用端子の接続点から前記第２の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第１の点に前記第１のＦＥＴが前記第１の直流阻止用容量性素子を介して接続され、かつ前記第１の接続用端子の接続点から前記第３の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第２の点に前記第２のＦＥＴが前記第２の直流阻止用容量性素子を介して接続され、
前記第１の接続用端子が第１の伝送信号用端子を構成しており、
前記第１の接続状態と前記第２の接続状態との切り替わりに応じて、前記第１の伝送信号用端子と前記第２の伝送信号用端子とが前記伝送信号を伝達可能に接続されかつ前記第１の伝送信号用端子と前記第３の伝送信号用端子とが前記伝送信号を伝達不可能に切断される第１の伝送信号接続状態と、前記第１の伝送信号用端子と前記第３の伝送信号用端子とが前記伝送信号を伝達可能に接続されかつ前記第１の伝送信号用端子と前記第２の伝送信号用端子とが前記伝送信号を伝達不可能に切断される第２の伝送信号接続状態とが切り替わり、
前記スイッチ装置は、第３及び第４のＦＥＴをさらに備え、
前記第３のＦＥＴの一対の主端子の一方が、前記伝送線路において前記第１の点から前記第２の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第３の点に第３の直流阻止用容量性素子を介して接続されるとともに、前記第３のＦＥＴの一対の主端子の他方が第４の直流阻止用容量性素子又は該第４の直流阻止用容量性素子及び第１の終端用抵抗素子を介してグランドに接続され、かつ前記第３のＦＥＴのオン抵抗又は該第３のＦＥＴのオン抵抗と前記第１の終端用抵抗素子の抵抗との和が前記伝送線路の特性インピーダンスと略同じであり、
前記第４のＦＥＴの一対の主端子の一方が、前記伝送線路において前記第２の点から前記第３の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第４の点に第５の直流阻止用容量性素子を介して接続されるとともに、前記第４のＦＥＴの一対の主端子の他方が第６の直流阻止用容量性素子又は該第６の直流阻止用容量性素子及び第２の終端用抵抗素子を介してグランドに接続され、かつ前記第４のＦＥＴのオン抵抗又は該第４のＦＥＴのオン抵抗と前記第２の終端用抵抗素子の抵抗との和が前記伝送線路の特性インピーダンスと略同じであり、
前記第３のＦＥＴのチャネル型と前記第４のＦＥＴのチャネル型とが同じであり、
前記第３のＦＥＴのゲートに第３のバイアス電圧が与えられ、
前記第４のＦＥＴの一対の主端子に第４のバイアス電圧が与えられ、
かつ、前記第３のバイアス電圧から前記第３のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第４のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第３のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第４のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電とが、どちらかが第２の制御電圧として、前記第１の制御電圧に同期して、前記第３のＦＥＴの一対の主端子と前記第４のＦＥＴのゲートとに与えられることにより、前記第１及び第３のＦＥＴの組と前記第２及び第４のＦＥＴの組とが相補的にそれぞれ導通状態及び遮断状態となり、前記第１の伝送信号接続状態において前記第２の点が接地されるとともに前記第４の点が終端され、かつ前記第２の伝送信号接続状態において前記第１の点が接地されるとともに前記第３の点が終端される、スイッチ装置。
【請求項２】
前記第２の制御電圧として前記第１の制御電圧が与えられる、請求項１記載のスイッチ装置。
【請求項３】
前記第３のバイアス電圧として前記第１のバイアス電圧が与えられ、
前記第４のバイアス電圧として前記第２のバイアス電圧が与えられる、請求項１記載のスイッチ装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ装置に関し、特に伝送経路の切り替えに好適なスイッチ装置に関する。
【背景技術】
【０００２】
近年、情報通信分野における技術の進展は著しく、通信機器が扱う信号の周波数帯域もマイクロ波帯域からミリ波帯域へと、より高い周波数帯域への展開が図られている。このようなマイクロ波帯からミリ波帯までの高周波帯を扱う通信用回路などでは、伝送線路を制御する経路切り替え型のスイッチが多く用いられている（例えば、特許文献１〜１８参照）。
【特許文献１】特許第２８４８５０２号公報
【特許文献２】特許第３０６８６０５号公報
【特許文献３】特開平４−３３５０１号公報
【特許文献４】特開２０００−３４９５０２号公報
【特許文献５】特開平２−９０７２３号公報
【特許文献６】特開平８−２１３８９１号公報
【特許文献７】特開平３−１４５８０１号公報
【特許文献８】特開平４−３４６５１３号公報
【特許文献９】特開平６−８５６４１号公報
【特許文献１０】特開平１０−３１３２６６号公報
【特許文献１１】特開平１０−３３５９０１号公報
【特許文献１２】特開平７−２３５８０２号公報
【特許文献１３】特開平６−１３２７０１号公報
【特許文献１４】特開２００２−１４１７９４号公報
【特許文献１５】特開平８−２８８４００号公報
【特許文献１６】特開平９−２７７３６号公報
【特許文献１７】特開平９−１０７２０３号公報
【特許文献１８】米国特許第５７６７７２１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一般に、経路切り替え型のスイッチは、半導体のＰ／Ｉ／Ｎ接合を用いたＰＩＮダイオードスイッチや、ＦＥＴ（電界効果トランジスタ）のスイッチング機能を用いたＦＥＴスイッチなどを組み合わせて構成される。たとえば、ＦＥＴスイッチによって構成された経路切り替え型のスイッチ装置は、切り替え対象の各伝送経路とそれぞれ接続された２個のＦＥＴスイッチのいずれか一方をオン又はオフにするとともに、他方のＦＥＴスイッチをオフ又はオンにする。このようにＦＥＴスイッチを相補的に切り替え動作させることによって、伝送経路を切り替える。
【０００４】
一方、高周波回路に対する小型化の要求は、他の電子回路にも増して強くなりつつある。一般に、高周波回路は、高周波トランジスタなどの半導体素子と整合回路やバイアス回路などをひとつの半導体基板上に集積化したＭＭＩＣ（Monolithic Microwave IC）として構成されることが多い。ＭＭＩＣの場合、スイッチ自体も半導体素子で構成されることが好ましい。このため、通常、ＭＭＩＣでは、上記のＰＩＮダイオードやＦＥＴスイッチなどが利用されているが、ＰＩＮ接合を作るプロセスは、ＦＥＴを形成するプロセスと比べて複雑なため、ＦＥＴのみでスイッチ装置を構成することが好ましい。
【０００５】
ＦＥＴスイッチは、ＦＥＴのゲート電極に制御電圧を印加してチャネルの導電率を変化させ、これによるソース−ドレイン間の導電率変化に応じて、ソース−ドレイン間の伝送信号の伝達量を変化させる。つまり、ＦＥＴスイッチは、ＦＥＴのチャネル層が電気的に導通状態のとき、オンであり、伝送信号はドレイン端子及びソース端子の一方より入力され、チャネルを伝達し、ドレイン端子及びソース端子の他方から出力される。一方、ＦＥＴは、チャネル層がピンチオフ状態のとき、オフであり、ソース−ドレイン間は電気的に遮断状態となる。そして、高周波信号の場合、一般に、ｎ型のチャネル層を形成する高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）などが用いられる。
【０００６】
同一のチャネル型のＦＥＴによって構成された複数のＦＥＴスイッチを相補的に動作させる（複数のＦＥＴスイッチのうちの特定のＦＥＴスイッチをオン又はオフさせかつ当該
複数のＦＥＴスイッチのうちの残りのＦＥＴスイッチをオフ又はオンさせる）ためには、それぞれのＦＥＴスイッチにおけるＦＥＴに互いに異なる制御電圧を与え、それぞれのＦＥＴスイッチを切り替え動作させる必要がある。しかし、制御の容易性及び回路構成の簡略化の観点から、一の制御電圧で複数のＦＥＴを相補的に切り替え動作させることが望ましい。
【０００７】
また、よく用いられるデプリーション型のｎチャネルＦＥＴでは、チャネルをピンチオフするために、ゲート電極にソース電位に対して負の電位（以下、負の電圧という）を与える必要がある。しかし、通常、ソース電極は接地されることが多いため、このようなデプリーション型のｎチャネルＦＥＴをスイッチ素子として用いた場合、ドレインバイアス用の正電源とは別個に、ゲート電極制御用の負電源を設けなければならない。
【０００８】
また、高周波信号の場合、伝送経路が切り替えられたとき、切断された側の伝送線路を開放状態のままにすると、その開放点で伝送線路のインピーダンスが不連続となり、信号が反射してしまう。この高周波信号の反射は、回路特性を悪化させ、回路動作を不安定にする。
【０００９】
また、ＦＥＴはチャネル抵抗を有している。このため、ＦＥＴによって構成されたスイッチを伝送線路に挿入すると、ＦＥＴのチャネル抵抗に起因する伝送損失が生じてしまう。
【００１０】
本発明は上記のような課題を解決するためになされたもので、本発明の第１の目的は、一の制御電圧によって相補的に伝送経路を切り替えることが可能な、同一のチャネル型の複数のＦＥＴスイッチを備えたスイッチ装置を提供することにある。
【００１１】
本発明の第２の目的は、正電源のみで相補的に伝送経路を切り替えることが可能な、同一のチャネル型の複数のＦＥＴスイッチを備えたスイッチ装置を提供することにある。
【００１２】
本発明の第３の目的は、切り替えにより切断された伝送経路における伝送信号の反射を抑制することが可能な、同一のチャネル型の複数のＦＥＴスイッチを備えたスイッチ装置を提供することにある。
【００１３】
本発明の第４の目的は、ＦＥＴのチャネル抵抗に起因する伝送損失を低減することが可能な、同一のチャネル型の複数のＦＥＴスイッチを備えたスイッチ装置を提供することにある。
【課題を解決するための手段】
【００１４】
上述の目的を達成するために、本発明に係るスイッチ装置は、第１、第２、及び第３の接続用端子と、一対の主端子の一方が前記第１の接続用端子に、前記一対の主端子の他方が前記第２の接続用端子に、それぞれ第１の直流阻止用容量性素子を介して接続された第１のＦＥＴと、一対の主端子の一方が前記第１の接続用端子に、前記一対の主端子の他方が前記第３の接続用端子に、それぞれ第２の直流阻止用容量性素子を介して接続された第２のＦＥＴとを備え、前記第１のＦＥＴのチャネル型と前記第２のＦＥＴのチャネル型とが同じであり、前記第１のＦＥＴのゲートに第１のバイアス電圧が与えられ、前記第２のＦＥＴの一対の主端子に第２のバイアス電圧が与えられ、かつ、前記第１のバイアス電圧から前記第１のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第２のバイアス電圧に第２のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第１のバイアス電圧から前記第１のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第２のバイアス電圧に第２のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第１の制御電圧として、前記第１のＦＥＴの一対の主端子と前記第２のＦＥＴのゲートとに与えられることにより、前記第１のＦＥＴと前記第２のＦＥＴとが相補的にそれぞれ導通及び遮断して、前記第１の接続用端子と前記第２の接続用端子とが電気的に接続されかつ前記第１の接続用端子と前記第３の接続用端子とが電気的に切断される第１の接続状態と、前記第１の接続用端子と前記第３の接続用端子とが電気的に接続されかつ前記第１の接続用端子と前記第２の接続用端子とが電気的に切断される第２の接続状態とが切り替わる、スイッチ装置であって、前記スイッチ装置は、両端に第２及び第３の伝送信号用端子を有し伝送信号を伝送する伝送線路をさらに備え、前記第１及び第２のＦＥＴが前記伝送線路を介して前記第１の接続用端子にそれぞれ接続されるとともに前記第２及び第３の接続端子がグランドにそれぞれ接続され、前記伝送線路上において、ある点に前記第１の接続用端子が接続され、前記第１の接続用端子の接続点から前記第２の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第１の点に前記第１のＦＥＴが前記第１の直流阻止用容量性素子を介して接続され、かつ前記第１の接続用端子の接続点から前記第３の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第２の点に前記第２のＦＥＴが前記第２の直流阻止用容量性素子を介して接続され、前記第１の接続用端子が第１の伝送信号用端子を構成しており、前記第１の接続状態と前記第２の接続状態との切り替わりに応じて、前記第１の伝送信号用端子と前記第２の伝送信号用端子とが前記伝送信号を伝達可能に接続されかつ前記第１の伝送信号用端子と前記第３の伝送信号用端子とが前記伝送信号を伝達不可能に切断される第１の伝送信号接続状態と、前記第１の伝送信号用端子と前記第３の伝送信号用端子とが前記伝送信号を伝達可能に接続されかつ前記第１の伝送信号用端子と前記第２の伝送信号用端子とが前記伝送信号を伝達不可能に切断される第２の伝送信号接続状態とが切り替わり、前記スイッチ装置は、第３及び第４のＦＥＴをさらに備え、前記第３のＦＥＴの一対の主端子の一方が、前記伝送線路において前記第１の点から前記第２の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第３の点に第３の直流阻止用容量性素子を介して接続されるとともに、前記第３のＦＥＴの一対の主端子の他方が第４の直流阻止用容量性素子又は該第４の直流阻止用容量性素子及び第１の終端用抵抗素子を介してグランドに接続され、かつ前記第３のＦＥＴのオン抵抗又は該第３のＦＥＴのオン抵抗と前記第１の終端用抵抗素子の抵抗との和が前記伝送線路の特性インピーダンスと略同じであり、前記第４のＦＥＴの一対の主端子の一方が、前記伝送線路において前記第２の点から前記第３の伝送信号用端子の方へ前記伝送信号の１／４波長の奇数倍に相当する長さだけ離れた第４の点に第５の直流阻止用容量性素子を介して接続されるとともに、前記第４のＦＥＴの一対の主端子の他方が第６の直流阻止用容量性素子又は該第６の直流阻止用容量性素子及び第２の終端用抵抗素子を介してグランドに接続され、かつ前記第４のＦＥＴのオン抵抗又は該第４のＦＥＴのオン抵抗と前記第２の終端用抵抗素子の抵抗との和が前記伝送線路の特性インピーダンスと略同じであり、前記第３のＦＥＴのチャネル型と前記第４のＦＥＴのチャネル型とが同じであり、前記第３のＦＥＴのゲートに第３のバイアス電圧が与えられ、前記第４のＦＥＴの一対の主端子に第４のバイアス電圧が与えられ、かつ、前記第３のバイアス電圧から前記第３のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第４のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第３のＦＥＴにおける符号を含むゲート閾値電圧を引いた電圧及び前記第４のバイアス電圧に第４のＦＥＴにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電とが、どちらかが第２の制御電圧として、前記第１の制御電圧に同期して、前記第３のＦＥＴの一対の主端子と前記第４のＦＥＴのゲートとに与えられることにより、前記第１及び第３のＦＥＴの組と前記第２及び第４のＦＥＴの組とが相補的にそれぞれ導通状態及び遮断状態となり、前記第１の伝送信号接続状態において前記第２の点が接地されるとともに前記第４の点が終端され、かつ前記第２の伝送信号接続状態において前記第１の点が接地されるとともに前記第３の点が終端される。このような構成とすると、１つの制御電圧によって、信号の伝送経路を相補的に切り替えることができる。また、切断された伝送経路における反射を抑制することができる。また、伝送信号の伝送経路にＦＥＴが位置しなくなるので、ＦＥＴのチャネル抵抗に起因する伝送損失を低減することができる。
【００１５】
前記第２の制御電圧として前記第１の制御電圧が与えられてもよい。このような構成とすると、スイッチ装置の制御を容易化することができる。
【００１６】
前記第３のバイアス電圧として前記第１のバイアス電圧が与えられ、前記第４のバイアス電圧として前記第２のバイアス電圧が与えられてもよい。このような構成とすると、スイッチ装置の回路構成を簡略化することができる。
【発明の効果】
【００１７】
本発明は、以上に説明したような構成を有し、１つの制御電圧によって、信号の伝送経路を相補的に切り替えることができるという効果を奏する。
【００１８】
また、正電源のみで信号の伝送経路を相補的に切り替えることができるという効果を奏する。
【００１９】
また、切り替えにより切断された伝送経路における伝送信号の反射を抑制することができるという効果を奏する。
【００２０】
さらに、ＦＥＴのチャネル抵抗に起因する伝送損失を低減することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
【００２２】
（参考例１）
図１は、本発明の参考例１のスイッチ装置１０の回路図、図２（ａ）は、図１のＦＥＴスイッチ１１の回路図であり、図２（ｂ）は、図１のＦＥＴスイッチ１２の回路図である。
【００２３】
図１及び図２において、本実施形態のスイッチ装置１０は、第１の端子（接続用端子）Ｐ１（以下、端子Ｐ１という）、第２の端子（接続用端子）Ｐ２（以下、端子Ｐ２という）、及び第３の端子（接続用端子）Ｐ３（以下、端子Ｐ３という）とを備えている。端子Ｐ１と端子Ｐ２との間には、第１のＦＥＴスイッチ１１（以下、ＦＥＴスイッチ１１という）が設けられ、端子Ｐ１と端子Ｐ３との間には、第２のＦＥＴスイッチ１２（以下、ＦＥＴスイッチ１２という）が設けられており、ＦＥＴスイッチ１１とＦＥＴスイッチ１２とが相補的に導通（オン）及び遮断（オフ）状態になることによって、端子Ｐ１と端子Ｐ２とが電気的に接続されかつ端子Ｐ１と端子Ｐ３とが電気的に切断される第１の接続状態と、端子Ｐ１と端子Ｐ３とが電気的に接続されかつ端子Ｐ１と端子Ｐ２とが電気的に切断される第２の接続状態とが切り替えられる。
【００２４】
具体的には、ＦＥＴスイッチ１１は、第１のＦＥＴ１１１(以下、ＦＥＴ１１１という)を有している。ＦＥＴ１１１では、ドレインが直流阻止用容量性素子（キャパシタ）Ｃｂを介して端子Ｐ１に接続され、ソースが直流阻止用容量性素子Ｃｂを介して端子Ｐ２に接続されている。ＦＥＴ１１１のドレイン及びソースは、それぞれ、ドレインバイアス用抵抗素子（第１のバイアス用抵抗素子）１１３及びソースバイアス用抵抗素子（第１のバイアス用抵抗素子）１１２を介して制御電圧用端子Ｔｃに接続されている。制御電圧用端子Ｔｃには直流の制御電圧が与えられる。これにより、制御電圧用端子Ｔｃに制御電圧Ｖｃが与えられると、直流阻止用容量性素子Ｃｂが充電されてソース及びドレインが与えられた制御電圧Ｖｃに保持されるとともに、直流の制御電圧Ｖｃが、端子Ｐ１及び端子Ｐ２、ひいてはこれらに接続される電気回路に印加されるのが防止される。ＦＥＴ１１１のゲートは第１のバイアス端子Ｔｂ１に接続されている。第１のバイアス端子Ｔｂ１には直流の第１のバイアス電圧Ｖｂ１が与えられる。
【００２５】
一方、ＦＥＴスイッチ１２は、第２のＦＥＴ１２１（以下、ＦＥＴ１２１という）を有している。ＦＥＴ１２１では、ドレインが直流阻止用容量性素子Ｃｂを介して端子Ｐ１に接続され、ソースが直流阻止用容量性素子Ｃｂを介して端子Ｐ３に接続されている。ＦＥＴ１２１のドレイン及びソースは、それぞれ、ドレインバイアス用抵抗素子（第２のバイアス用抵抗素子）１２３及びソースバイアス用抵抗素子（第２のバイアス用抵抗素子）１２２を介して第２のバイアス用端子Ｔｂ２に接続されている。第２のバイアス用端子Ｔｂ２には直流の第２のバイアス電圧Ｖｂ２が与えられる。これにより、第２のバイアス用端子Ｔｂ２に第２のバイアス電圧Ｖｂ２が与えられると、直流阻止用容量性素子Ｃｂが充電されてソース及びドレインが与えられた第２のバイアス電圧Ｖｂ２に保持されるとともに、直流の第２のバイアス電圧Ｖｂ２が、端子Ｐ１及び端子Ｐ３、ひいてはこれらに接続される電気回路に印加されるのが防止される。ＦＥＴ１２１のゲートは上述の制御電圧用端子Ｔｃに接続されている。
【００２６】
なお、本実施形態では、上述のように、ＦＥＴ１１１及びＦＥＴ１２１のソース及びドレインのうち、端子Ｐ１に接続される方をドレインと呼び他方をソースと呼んだが、本実施形態では、ソースとドレインとが実質的に同電位にバイアスされるので、ソースとドレインとを区別する意味はない。従って、端子Ｐ１に接続される方をソースと呼び他方をドレインと呼んでもよい。このようにソースとドレインとを区別する意味がないことと、ソース及びドレインに伝送信号が入出力されることから、本明細書及び請求の範囲においては、ソースとドレインとを共に主端子と定義し、そのように呼ぶ場合がある。
【００２７】
また、ＦＥＴ１１１のソース及びドレインとＦＥＴ１２１のゲートとが共通の制御電圧用端子Ｔｃに接続されているが、それぞれ別個の制御電圧用端子Ｔｃに接続されるように構成してもよい。
【００２８】
端子Ｐ１、Ｐ２、及びＰ３は、他の電気回路に接続され、かつ端子Ｐ１、Ｐ２、及びＰ３には高周波の交流の信号が入出力される。この交流の信号は、端子Ｐ１から端子Ｐ２に至る信号伝送経路及び端子Ｐ１から端子Ｐ３に至る信号伝送経路に設けられた直流阻止用容量性素子Ｃｂを通過する。しかし、この信号の周波数は、主にこの直流阻止用容量性素子Ｃｂの周波数特性によってその下限が制約され、また、主にＦＥＴ１１１，１２１の周波数特性によってその上限が制約される。従って、端子Ｐ１、Ｐ２、及びＰ３に入出力される信号の周波数は、１００ＭＨｚ以上７５ＧＨｚ以下が好ましく、１００ＭＨｚ以上１０ＧＨｚ以下がより好ましい。
【００２９】
ＦＥＴ１１１とＦＥＴ１２１とは、互いに同一のチャネル型を有している。具体的には、ｎチャネル型のＨＥＭＴ又はＨＦＥＴによって構成されている。ｐチャネル型のＨＥＭＴ及びＨＦＥＴにおけるキャリア（正孔）の移動度（モビリティ）より、ｎチャネル型のＨＥＭＴ及びＨＦＥＴにおけるキャリア（電子）の移動度が高いからである。従って、ＦＥＴ１１１とＦＥＴ１２１をｎチャネル型のＨＥＭＴ及びＨＦＥＴで構成することにより、スイッチ装置１０を高速に動作させることが可能となり、その結果、スイッチ装置１０を高周波用に好適に用いることが可能となる。
【００３０】
ＨＥＭＴは、Ｇａ，Ｉｎ，Ａｌの中から選択される少なくとも１つの元素と、Ａｓ、Ｐ、Ｎの中から選択される少なくとも１つの元素との化合物からなる化合物半導体で構成されることが好ましい。もちろん、これ以外の元素を含む化合物半導体によって構成することも可能である。
【００３１】
また、ＦＥＴ１１１，１２１は、本実施形態では、デプリーション型のＦＥＴで構成されている。このように構成すると、デプリーション型のＦＥＴは、負のゲート閾値電圧を有することから、ゲート電圧、すなわち、ＦＥＴ１１１に関してバイアス電圧Ｖｂ１を、ＦＥＴ１２１に関して制御電圧Ｖｃをそれぞれ低く設定することができる。
【００３２】
ソースバイアス用抵抗素子１１２とドレインバイアス用抵抗素子１１３とは、ＦＥＴ１１１のドレインとソースとの間に直列に接続されており、また、ソースバイアス用抵抗素子１２２とドレインバイアス用抵抗素子１２３とは、ＦＥＴ１２１のドレインとソースとの間に直列に接続されているので、これらの抵抗素子１１２，１１３，１２２，１２３の抵抗値は、端子Ｐ１から端子Ｐ２への及び端子Ｐ１から端子Ｐ３へのそれぞれの伝送信号が実質的にリークしないように十分大きくすることが必要である。このため、ソースバイアス用抵抗素子１１２の抵抗値とドレインバイアス用抵抗素子１１３の抵抗値との和、及びソースバイアス用抵抗素子１２２の抵抗値とドレインバイアス用抵抗素子１２３の抵抗値との和は、それぞれ、ＦＥＴ１１１及びＦＥＴ１２１のオン抵抗（導通時におけるドレイン−ソース間抵抗）の１００倍以上１０万倍以下であることが好ましく、１０００倍以上１０万倍以下であることがより好ましい。本実施形態では、ソースバイアス用抵抗素子１１２，ドレインバイアス用抵抗素子１１３，ソースバイアス用抵抗素子１２２，ドレインバイアス用抵抗素子１２３の抵抗値は５ｋΩに設定されている。すなわち、ＦＥＴ１１１及びＦＥＴ１２１のオン抵抗は数Ωであるので、ソースバイアス用抵抗素子１１２の抵抗値とドレインバイアス用抵抗素子１１３の抵抗値との和、及びソースバイアス用抵抗素子１２２の抵抗値とドレインバイアス用抵抗素子１２３の抵抗値との和は、それぞれ、ＦＥＴ１１１及びＦＥＴ１２１のオン抵抗の約２０００倍に設定されている。なお、ゲートとソース及びドレインとの間のインピーダンスは十分大きいので、抵抗素子１２４は省略してもよい。
【００３３】
制御電圧Ｖｃ及びバイアス電圧Ｖｂ１，Ｖｂ２は、すべて接地電位以上に設定される。さらに、バイアス電圧Ｖｂ１は、ＦＥＴ１１１のゲート閾値電圧以上の電圧に設定され、また、バイアス電圧Ｖｂ２は、ＦＥＴ１２１のゲート閾値電圧以上の電圧に設定される。これらの電圧の設定例及び設定方法については後で詳しく説明する。これにより、スイッチ装置１０を正電源のみで動作させることができる。なお、本実施形態では、制御電圧Ｖｃを０Ｖ〜５Ｖ程度までの範囲で設定可能に、また、バイアス電圧Ｖｂ１，Ｖｂ２を０Ｖ〜３Ｖ程度までの範囲で設定可能にしている。さらに、バイアス電圧Ｖｂ２は、ＦＥＴ１２１を高耐圧のものにすることによって、３．５Ｖ程度までの電圧に設定することが可能である。
【００３４】
次に、上記のように構成されたスイッチ装置１０の動作について説明する。
【００３５】
最初に、ＦＥＴ１１１，１１２を構成するｎチャネルデプリーション型のＦＥＴの構成及び動作を簡単に説明する。
【００３６】
図３は図１のＦＥＴの構成を模式的に示す断面図、図４は図１のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフである。
【００３７】
本明細書では、便宜上、バイアス電圧及び制御電圧を接地電位に対する電位差で表す。また、ＦＥＴの、基板、ソース、ドレイン、及びゲートの電位をいずれも接地電位に対する電位差で表すとともに、これらを、それぞれ、基板電圧、ソース電圧、ドレイン電圧、及びゲート電圧と呼ぶ。また、ソース電圧を基準とした場合におけるゲート電圧とソース電圧との電圧差（［ゲート電圧］−［ソース電圧］）をゲート−ソース間電圧と呼び、Ｖｇｓの符号で示す。
【００３８】
図３に示すように、デプリーション型のＦＥＴでは、半導体基板２０１上にゲート電極（ゲート）Ｇ、ソース電極（ソース）Ｓ、及びドレイン電極（ドレイン）Ｄが、ゲート電極Ｇの両側にソース電極Ｓ及びドレイン電極Ｄが位置するようにして形成されている。ゲート電極Ｇと半導体基板２０１との間にはゲート絶縁膜２０２あるいはショットキーバリア層が形成されている。半導体基板２０１はｐ型の導電性を有している。半導体基板２０１のソース電極Ｓ及びドレイン電極Ｄの下方に位置する部分にはｎ型不純物の高濃度領域からなるソース領域２０３及びドレイン領域２０４がそれぞれ形成され、このソース領域２０３とドレイン領域２０４との間にｎ型の領域からなるチャネル２０５が予め形成されている。
【００３９】
そして、通常、基板電圧Ｖｓｕｂは、ソース電圧Ｖｓ及びドレイン電圧Ｖｄと同じかそれより低い電圧に設定される。
【００４０】
図３及び図４に示すように、このように構成されたデプリーション型のＦＥＴでは、チャネル２０５が予め形成されているので、ゲート−ソース間電圧Ｖｇｓが０Ｖであってもドレイン電流Ｉｄが流れる。そして、ゲート−ソース間電圧Ｖｇｓを負電圧とすると、チャネル２０５に空乏層２０６が形成され、それによりドレイン電流が減少する。ゲート−ソース間電圧Ｖｇｓをさらに下げて行くと、空乏層が拡大し、遂にはチャネル２０５が遮断される。このチャネル２０５が遮断されるゲート−ソース間電圧Ｖｇｓがゲート閾値電圧Ｖｔｈとなる。逆にゲート−ソース間電圧Ｖｇｓを正電圧としかつこれを上げて行くと、基板２０１のｐ型領域に反転層が形成されてチャネル領域が拡大し、それによりドレイン電流が増大する。
【００４１】
従って、デプリーション型のＦＥＴに、ゲート−ソース間電圧Ｖｇｓとして、ゲート閾値電圧Ｖｔｈより低い電圧Ｖｇｓｌを与えることによりこれをオフし、ゲート閾値電圧Ｖｔｈより高い電圧Ｖｇｓｈを与えることにより、これをオンすることができる。
【００４２】
次に、スイッチ装置１０の動作を説明する。
【００４３】
図１、図３、及び図４を参照して、本実施形態では、ＦＥＴ１１１，１１２が、共に、−１．０Ｖを上回りかつ０．０Ｖを下回るゲート閾値電圧Ｖｔｈを有している。そして、バイアス電圧Ｖｂ１が接地電位である０．０Ｖに、また、バイアス電圧Ｖｂ２が電源電圧である１．０Ｖに設定されている。さらに、制御電圧Ｖｃとして、バイアス電圧Ｖｂ１に相当する０．０Ｖ及びバイアス電圧Ｖｂ２に相当する１．０Ｖの２値が入れ替わるように与えられる。以下では、制御電圧Ｖｃの高い方の電圧値をＶｃｈ、低い方の電圧値をＶｃｌと呼ぶ。
【００４４】
まず、制御電圧Ｖｃとして０．０Ｖ（Ｖｃｌ）が与えられたとすると、ＦＥＴ１１１では、ソース電圧Ｖｓが０．０Ｖになり、それによりゲート−ソース間電圧Ｖｇｓが０．０Ｖ（Ｖｇｓｈ）になる。その結果、ゲート−ソース間電圧Ｖｇｓがゲート閾値電圧Ｖｔｈより高くなり、ＦＥＴ１１１は導通状態になる。
【００４５】
一方、ＦＥＴ１１２では、ゲート電圧Ｖｇが０．０Ｖになり、それによりゲート−ソース間電圧Ｖｇｓが−１．０Ｖ（Ｖｇｓｌ）になる。その結果、ゲート−ソース間電圧Ｖｇｓがゲート閾値電圧Ｖｔｈより低くなり、ＦＥＴ１１２は遮断状態になる。
【００４６】
これにより、ＦＥＴスイッチ１１によって、端子Ｐ１と端子Ｐ２とが電気的に接続される。つまり、制御電圧Ｖｃが０．０Ｖ（Ｖｃｌ）のとき、スイッチ装置１０は第１の接続状態になる。
【００４７】
次に、制御電圧Ｖｃとして１．０Ｖ（Ｖｃｈ）が与えられたとすると、ＦＥＴ１１１では、ソース電圧Ｖｓが１．０Ｖになり、それによりゲート−ソース間電圧Ｖｇｓが−１．０Ｖ（Ｖｇｓｌ）になる。その結果、ゲート−ソース間電圧Ｖｇｓがゲート閾値電圧Ｖｔｈより低くなり、ＦＥＴ１１１は遮断状態になる。
【００４８】
一方、ＦＥＴ１１２では、ゲート電圧Ｖｇが１．０Ｖになり、それによりゲート−ソース間電圧Ｖｇｓが０．０Ｖ（Ｖｇｓｈ）になる。その結果、ゲート−ソース間電圧Ｖｇｓがゲート閾値電圧Ｖｔｈより高くなり、ＦＥＴ１１２は導通状態になる。
【００４９】
これにより、ＦＥＴスイッチ１２によって、端子Ｐ１と端子Ｐ３とが電気的に接続される。つまり、制御電圧Ｖｃが１．０Ｖ（Ｖｃｈ）のとき、スイッチ装置１０は第２の接続状態になる。
【００５０】
次に、スイッチ装置１０の伝送経路切り替え特性を説明する。
【００５１】
図５（ａ），（ｂ）は、バイアス電圧Ｖｂ１を接地電位（０．０Ｖ）に、また、バイアス電圧Ｖｂ２を電源電圧（１．０Ｖ）にし、さらに、制御電圧Ｖｃをバイアス電圧Ｖｂ１に相当する０．０Ｖ、及びバイアス電圧Ｖｂ２に相当する１．０Ｖの２値としたときの、ＦＥＴスイッチ１１，１２のスイッチング特性を示すグラフである。縦軸は、端子Ｐ１から端子Ｐ２へ信号が伝達されるときの信号のレベル（順方向伝送係数）を示し、単位はｄＢである。また、横軸は信号の周波数を示し、単位はＧＨｚである。
【００５２】
図５（ａ）は、ＦＥＴスイッチ１１のスイッチング特性を示す。ＦＥＴスイッチ１１は、制御電圧Ｖｃが０．０Ｖのとき、ソース−ドレイン間を導通状態にする一方、制御電圧Ｖｃが１．０Ｖのとき、ソース−ドレイン間を遮断状態にする。一方、同図（ｂ）は、ＦＥＴスイッチ１２のスイッチング特性を示す。ＦＥＴスイッチ１２は、ＦＥＴスイッチ１１とは逆に、制御電圧Ｖｃが０．０Ｖのとき、ソース−ドレイン間を遮断状態にする一方、制御電圧Ｖｃが１．０Ｖのとき、ソース−ドレイン間を導通状態にする。なお、同図（ａ）（ｂ）に示したスイッチング特性は、抵抗素子１１２，１１３，１２２，１２３の抵抗値を５ｋΩとしたときのものであるが、抵抗値が５００Ω程度であってもスイッチング特性に大きな変化はない。また、ＦＥＴ１１１，１２１の仕様によっては、１００Ω程度にすることも可能である。
【００５３】
本実施形態のスイッチ装置１０は、上記特性を有するＦＥＴスイッチ１１，１２のいずれか一端同士を一対の直流阻止用容量性素子Ｃｂを介して接続してそれを端子Ｐ１とし、他端をそれぞれ端子Ｐ２，Ｐ３とする。そして、ＦＥＴ１１１，１２１に、互いに共通した制御電圧Ｖｃを与えるような構成になっている。
【００５４】
図６（ａ），（ｂ）は、制御電圧Ｖｃが０．０Ｖのときの、信号の周波数を横軸とするスイッチ装置１０の各種特性を示すグラフである。同図（ａ）は、端子Ｐ１から端子Ｐ２への信号の伝達特性（順方向伝送係数：Ｓ２１）、及び端子Ｐ１から端子Ｐ３への信号の伝達特性（順方向伝送係数：Ｓ３１）を示す。また、同図（ｂ）は、端子Ｐ２における反射特性（反射係数：Ｓ２２）、及び端子Ｐ３における反射特性（反射係数：Ｓ３３）を示す。なお、同図の縦軸の単位はｄＢ、横軸の単位はＧＨｚである。同図（ａ）に示した伝達特性から明らかなように、端子Ｐ１と端子Ｐ２とは接続状態にあり、また、端子Ｐ１と端子Ｐ３とは切断状態にある。
【００５５】
図７（ａ），（ｂ）は、制御電圧Ｖｃが１．０Ｖのときの、信号の周波数を横軸とするスイッチ装置１０の各種特性を示すグラフである。同図（ａ）は、端子Ｐ１から端子Ｐ２への信号の伝達特性（順方向伝送係数：Ｓ２１）、及び端子Ｐ１から端子Ｐ３への信号の伝達特性（順方向伝送係数：Ｓ３１）を示す。また、同図（ｂ）は、端子Ｐ２における反射特性（反射係数：Ｓ２２）、及び端子Ｐ３における反射特性（反射係数：Ｓ３３）を示す。なお、同図の縦軸及び横軸の単位は、図６と同様である。同図（ａ）に示した伝達特性から明らかなように、端子Ｐ１と端子Ｐ２とは切断状態にあり、また、端子Ｐ１と端子Ｐ３とは接続状態にある。
【００５６】
図６（ｂ）に示した反射特性：Ｓ３３及び図７（ｂ）に示した反射特性：Ｓ２２は、必ずしも十分なレベルにあるとは言えない。これら反射特性の改善方策については後述する。
【００５７】
以上に説明したように、本実施形態によると、ＨＥＭＴ又はＨＦＥＴによって構成されたＦＥＴ１１１，１２１をそれぞれ備えたＦＥＴスイッチ１１，１２を、一の制御電圧Ｖｃによって、相補的に切り替え動作させ、相補的に第１の接続状態及び第２の接続状態を設定することができる。また、バイアス電圧Ｖｂ１，Ｖｂ２、及び制御電圧Ｖｃは、すべて接地電位以上にしているため、スイッチ装置１０は正電源のみで動作可能である。これにより、負電圧を供給する負電源が不要となり、回路規模を縮減することができる。
【００５８】
なお、ＦＥＴ１１１，１２１は、ＨＥＭＴ又はＨＦＥＴに限定されるものではなく、他の構造のＦＥＴであってもよい。これらの場合におけるバイアス電圧Ｖｂ１，Ｖｂ２及び制御電圧Ｖｃの設定方法については、以下に詳しく説明する。
【００５９】
以上では、第１のＦＥＴ１１１及び第２のＦＥＴ１２１がｎチャネルデプリーション型のＦＥＴであって、両者がほぼ同じゲート閾値電圧Ｖｔｈを有している場合における、バイアス電圧Ｖｂ１，Ｖｂ２及び制御電圧Ｖｃの具体的設定例を示したが、以下では、第１のＦＥＴ１１１及び第２のＦＥＴ１２１が、ｎチャネルデプリーション型、ｐチャネルデプリーション型、ｎチャネルエンハンスメント型、及びｐチャネルエンハンスメント型の４つの型のＦＥＴで構成される場合における、バイアス電圧Ｖｂ１，Ｖｂ２及び制御電圧Ｖｃの一般的な設定方法を説明する。
【００６０】
まず、その前提としてｎチャネルデプリーション型以外のＦＥＴにおけるＩｄ−Ｖｇｓ特性を説明する。
【００６１】
図８（ａ），（ｂ），（ｃ）はｎチャネルデプリーション型以外のＦＥＴにおけるＩｄ−Ｖｇｓ特性示すグラフであって、（ａ）はｎチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフ、（ｂ）はｐチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフ、（ｃ）はｐチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフである。
【００６２】
図８（ａ）に示すように、ｎチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性は、ゲート閾値電圧Ｖｔｈが正電圧である点を除き、ｎチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性（図４参照）と同様である。
【００６３】
図８（ｂ）に示すように、ｐチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性では、ゲート閾値電圧Ｖｔｈが正電圧でかつゲート−ソース間電圧Ｖｇｓが低くなるにつれてドレイン電流Ｉｄが増大する。従って、ｎチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性とは、ゲート閾値電圧Ｖｇｓの極性及びゲート−ソース間電圧Ｖｇｓに対するドレイン電流Ｉｄの変化が逆になる。
【００６４】
図８（ｃ）に示すように、ｐチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性では、ゲート閾値電圧Ｖｔｈが負電圧でかつゲート−ソース間電圧Ｖｇｓが低くなるにつれてドレイン電流Ｉｄが増大する。従って、ｎチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性とは、ゲート閾値電圧Ｖｇｓの極性が同じでゲート−ソース間電圧Ｖｇｓに対するドレイン電流Ｉｄの変化が逆になる。
【００６５】
次に、バイアス電圧Ｖｂ１，Ｖｂ２及び制御電圧Ｖｃの設定方法を説明する。
｛ｎチャネルデプリーション型｝
まず、ｎチャネルデプリーション型のＦＥＴについて説明する。
【００６６】
図９（ａ），（ｂ），（ｃ）は、ｎチャネルデプリーション型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。図９（ａ），（ｂ），（ｃ）において、横軸は接地電位に対する電圧を表している。
【００６７】
図１を参照すると、第１のＦＥＴ１１１はゲートにバイアス電圧（Ｖｂ１）が与えられ、ソースに制御電圧（Ｖｃ）が与えられるＦＥＴであると定義される。一方、第２のＦＥＴ１２１はソースにバイアス電圧（Ｖｂ２）が与えられ、ゲートに制御電圧（Ｖｃ）が与えられるＦＥＴであると定義される。
【００６８】
そして、第１のＦＥＴ１１１のオン（導通状態）とオフ（遮断状態）とが切り替わるソース電圧を、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１と定義する。
【００６９】
また、第２のＦＥＴ１２１のオンとオフとが切り替わるゲート電圧を、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２と定義する。
【００７０】
また、第１のＦＥＴ１１１及び第２のＦＥＴ１２１のゲート閾値電圧を、それぞれ、Ｖｔｈ１，Ｖｔｈ２とする。
【００７１】
この場合、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１は、［ゲート閾値電圧Ｖｔｈ１］＝［ゲート電圧：バイアス電圧Ｖｂ１］−［ソース電圧：オン・オフ切り替え電圧Ｖｓｗ１］であるので、
Ｖｓｗ１＝Ｖｂ１−Ｖｔｈ１＝Ｖｂ１＋｜Ｖｔｈ１｜
となる。
【００７２】
一方、第２のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ２は、［ゲート閾値電圧Ｖｔｈ２］＝［ゲート電圧：オン・オフ切り替え電圧Ｖｓｗ２］−［ソース電圧：バイアス電圧Ｖｂ２］であるので、
Ｖｓｗ２＝Ｖｂ２＋Ｖｔｈ２＝Ｖｂ２−｜Ｖｔｈ２｜
となる。
【００７３】
ここで、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１と第２のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ２との組み合わせには、（ａ）第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１が第２のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ2より低い場合と、（ｂ）第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１が第２のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ2より高い場合と、（ｃ）第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１が第２のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ2に一致する場合との３つの組み合わせが存在する。
［（ａ）の場合］
図９（ａ）に示すように、第１のＦＥＴ１１１では、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ１以下となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ１を越える電圧範囲がオフ領域となる。一方、第２のＦＥＴ１２１では、ゲート電圧がオン・オフ切り替え電圧Ｖｓｗ２以上となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ２を下回る電圧範囲がオフ領域となる。
【００７４】
ここで、制御電圧Ｖｃは、第１のＦＥＴ１１１ではソース電圧に相当し、第２のＦＥＴ１２１ではゲート電圧に相当する。従って、制御電圧Ｖｃが第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１以下となる電圧範囲では、第１のＦＥＴ１１１がオン、第２のＦＥＴ１２１がオフとなるので、この電圧範囲が、制御電圧Ｖｃの低い方の電圧値Ｖｃｌとして設定すべき領域（以下、Ｖｃｌ設定領域という）となる。一方、制御電圧Ｖｃが第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２以上となる電圧範囲では、第１のＦＥＴ１１１がオフ、第２のＦＥＴ１２１がオンとなるので、この電圧範囲が制御電圧Ｖｃの高い方の電圧値Ｖｃｈとして設定すべき領域（以下、Ｖｃｈ設定領域という）となる。そして、制御電圧Ｖｃが第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１を越えかつ第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２を下回る電圧範囲では、第１のＦＥＴ１１と第２のＦＥＴ１２１とが共にオフとなるので、この電圧範囲が制御電圧Ｖｃの設定禁止領域となる。
つまり、バイアス電圧Ｖｂ２をバイアス電圧Ｖｂ１より高く設定し、制御電圧Ｖｃの低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖ
ｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）以下に設定するとともに、制御電圧Ｖｃの高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）以上に設定すればよい。このように設定することにより、１つの制御電圧Ｖｃによって、第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させることができる。
【００７５】
また、バイアス電圧Ｖｂ１、バイアス電圧Ｖｂ２、及び制御電圧Ｖｃ（正確にはＶｃｌ）を全て接地電位以上に設定することにより、スイッチ装置１０を正電源のみで動作させることができる。
［（ｂ）の場合］
図９（ｂ）に示すように、制御電圧Ｖｃが第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２を下回る電圧範囲では、第１のＦＥＴ１１１がオン、第２のＦＥＴ１２１がオフとなるので、この電圧範囲が制御電圧ＶｃのＶｃｌ設定領域となり、制御電圧Ｖｃが第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１を越える電圧範囲では、第１のＦＥＴ１１１がオフ、第２のＦＥＴ１２１がオンとなるので、この電圧範囲が制御電圧ＶｃのＶｃｈ設定領域となる。そして、制御電圧Ｖｃが第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２以上でかつ第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ1以下の電圧範囲では、第１のＦＥＴ１１１と第２のＦＥＴ１２１とが共にオンとなるので、この電圧範囲が制御電圧Ｖｃの設定禁止領域となる。
【００７６】
そして、バイアス電圧Ｖｂ１及びバイアス電圧Ｖｂ２は、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２と第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ1とが近い範囲ではバイアス電圧Ｖｂ１がバイアス電圧Ｖｂ２より低く、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２と第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ1との電圧差が特定の値である場合には、バイアス電圧Ｖｂ１がバイアス電圧Ｖｂ２と一致し、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２と第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ1とが離れた範囲では、図９（ｂ）に示すように、バイアス電圧Ｖｂ１がバイアス電圧Ｖｂ2より高くなる。つまり、この場合には、バイアス電圧Ｖｂ１及びバイアス電圧Ｖｂ２はいずれを高く設定することも可能である。
【００７７】
そして、制御電圧Ｖｃの低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）以下に設定し、制御電圧Ｖｃの高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）以上に設定すればよい。その他の点は（ａ）の場合と同様である。
［（ｃ）の場合］
図９（ｃ）に示すように、制御電圧Ｖｃが第１のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ１及び第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２を下回る電圧範囲では、第１のＦＥＴ１１１がオン、第２のＦＥＴ１２１がオフとなるので、この電圧範囲が制御電圧ＶｃのＶｃｌ設定領域となり、制御電圧Ｖｃが第１のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ１及び第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２を越える電圧範囲では、第１のＦＥＴ１１１がオフ、第２のＦＥＴ１２１がオンとなるので、この電圧範囲が制御電圧ＶｃのＶｃｈ設定領域となる。第１のＦＥＴ１１１及び第２のＦＥＴ１２１の双方がオン又はオフとなる領域は存在しないので、制御電圧Ｖｃの設定禁止領域は存在しない。
【００７８】
そして、バイアス電圧Ｖｂ２はバイアス電圧Ｖｂ1より高くなる。
【００７９】
その他の点は（ａ）の場合と同様である。
［まとめ］
以上の３つの場合をまとめると、１つの制御電圧Ｖｃによって第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させるための設定条件は以下の通りである。
【００８０】
すなわち、バイアス電圧Ｖｂ１，Ｖｂ２は任意に設定すればよい。
【００８１】
制御電圧Ｖｃは、低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）の双方より低く設定するとともに、制御電圧の高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）の双方より高く設定すればよい。
【００８２】
また、スイッチ装置１０を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧Ｖｂ１、バイアス電圧Ｖｂ２、及び制御電圧Ｖｃを全て接地電位以上に設定すればよい。
｛ｐチャネルデプリーション型｝
次に、ｐチャネルデプリーション型のＦＥＴについて説明する。
【００８３】
図１０（ａ），（ｂ），（ｃ）はｐチャネルデプリーション型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。図１０（ａ），（ｂ），（ｃ）において、横軸は接地電位に対する電圧を表している。
【００８４】
ｐチャネルデプリーション型の場合、図１０（ａ）〜（ｃ）と図９（ａ）〜（ｃ）との比較から明らかなように、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１は、Ｖｓｗ１＝Ｖｂ１−Ｖｔｈ１＝Ｖｂ１−｜Ｖｔｈ１｜となり、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２は、Ｖｓｗ２＝Ｖｂ２＋Ｖｔｈ２＝Ｖｂ２＋｜Ｖｔｈ２｜となる。
【００８５】
そして、第１のＦＥＴ１１１では、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ1以上となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ１を下回る電圧範囲がオフ領域となる。一方、第２のＦＥＴ１２１では、ゲート電圧がオン・オフ切り替え電圧Ｖｓｗ2以下となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ２を越える電圧範囲がオフ領域となる。従って、Ｖｃｌ設定領域では、第１のＦＥＴ１１１がオフ、第２のＦＥＴ１２１がオンとなり、Ｖｃｈ設定領域では、第１のＦＥＴ１１１がオン、第２のＦＥＴ１２１がオフとなる。
【００８６】
これ以外の点は、ｎチャネルデプリーション型の場合と同様である。従って、１つの制御電圧Ｖｃによって第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させるための設定条件は以下の通りである。
【００８７】
すなわち、バイアス電圧Ｖｂ１，Ｖｂ２は任意に設定すればよい。
【００８８】
制御電圧Ｖｃは、低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ低い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ高い電圧（Ｖｓｗ２）の双方より低く設定するとともに、制御電圧の高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ低い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ高い電圧（Ｖｓｗ２）の双方より高く設定すればよい。
【００８９】
また、スイッチ装置１０を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧Ｖｂ１，バイアス電圧Ｖｂ２，制御電圧Ｖｃ（正確にはＶｃｌ）を全て接地電位以上に設定すればよい。
｛ｎチャネルエンハンスメント型｝
次に、ｎチャネルエンハンスメント型のＦＥＴについて説明する。
【００９０】
図１１（ａ），（ｂ），（ｃ）はｎチャネルエンハンスメント型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。図１１（ａ），（ｂ），（ｃ）において、横軸は接地電位に対する電圧を表している。
【００９１】
ｎチャネルエンハンスメント型の場合、図１１（ａ）〜（ｃ）と図９（ａ）〜（ｃ）との比較から明らかなように、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１は、Ｖｓｗ１＝Ｖｂ１−Ｖｔｈ１＝Ｖｂ１−｜Ｖｔｈ１｜となり、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２は、Ｖｓｗ２＝Ｖｂ２＋Ｖｔｈ２＝Ｖｂ２＋｜Ｖｔｈ２｜となる。
【００９２】
これ以外の点は、ｎチャネルデプリーション型の場合と同様である。従って、１つの制御電圧Ｖｃによって第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させるための設定条件は以下の通りである。
【００９３】
すなわち、バイアス電圧Ｖｂ１，Ｖｂ２は任意に設定すればよい。
【００９４】
制御電圧Ｖｃは、低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ低い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ高い電圧（Ｖｓｗ２）の双方より低く設定するとともに、制御電圧の高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ低い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ高い電圧（Ｖｓｗ２）の双方より高く設定すればよい。
【００９５】
また、スイッチ装置１０を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧Ｖｂ１，バイアス電圧Ｖｂ２，制御電圧Ｖｃを全て接地電位以上に設定すればよい。
｛ｐチャネルエンハンスメント型｝
次に、ｐチャネルエンハンスメント型のＦＥＴについて説明する。
【００９６】
図１２（ａ），（ｂ），（ｃ）はｐチャネルエンハンスメント型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。図１２（ａ），（ｂ），（ｃ）において、横軸は接地電位に対する電圧を表している。
【００９７】
ｐチャネルエンハンスメント型の場合、図１２（ａ）〜（ｃ）と図９（ａ）〜（ｃ）との比較から明らかなように、第１のＦＥＴ１１１のオン・オフ切り替え電圧Ｖｓｗ１は、Ｖｓｗ１＝Ｖｂ１−Ｖｔｈ１＝Ｖｂ１＋｜Ｖｔｈ１｜となり、第２のＦＥＴ１２１のオン・オフ切り替え電圧Ｖｓｗ２は、Ｖｓｗ２＝Ｖｂ２＋Ｖｔｈ２＝Ｖｂ２−｜Ｖｔｈ２｜となる。
【００９８】
そして、第１のＦＥＴ１１１では、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ1以上となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ１を下回る電圧範囲がオフ領域となる。一方、第２のＦＥＴ１２１では、ゲート電圧がオン・オフ切り替え電圧Ｖｓｗ２以下となる電圧範囲がオン領域となり、ソース電圧がオン・オフ切り替え電圧Ｖｓｗ２を越える電圧範囲がオフ領域となる。
【００９９】
これ以外の点は、ｎチャネルデプリーション型の場合と同様である。従って、１つの制御電圧Ｖｃによって第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させるための設定条件は以下の通りである。
【０１００】
すなわち、バイアス電圧Ｖｂ１，Ｖｂ２は任意に設定すればよい。
【０１０１】
制御電圧Ｖｃは、低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）の双方より低く設定するとともに、制御電圧の高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１より第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１の絶対値だけ高い電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２より第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２の絶対値だけ低い電圧（Ｖｓｗ２）の双方より高く設定すればよい。
【０１０２】
また、スイッチ装置１０を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧Ｖｂ１，バイアス電圧Ｖｂ２，制御電圧Ｖｃを全て接地電位以上に設定すればよい。
｛４つの型のＦＥＴについてのまとめ｝
ｎチャネルデプリーション型、ｐチャネルデプリーション型、ｎチャネルエンハンスメント型、及びｐチャネルエンハンスメント型の４つの型のＦＥＴを用いた場合に、１つの制御電圧Ｖｃによって第１のＦＥＴ１１１と第２のＦＥＴ１２１とを相補的に切り替え動作させるための設定条件は以下の通りである。
【０１０３】
すなわち、バイアス電圧Ｖｂ１，Ｖｂ２は任意に設定すればよい。
【０１０４】
制御電圧Ｖｃは、低い方の電圧値Ｖｃｌを、バイアス電圧Ｖｂ１から第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１（符号を含む）を引いた電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２に第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２（符号を含む）を加えた電圧（Ｖｓｗ２）の双方より低く設定するとともに、制御電圧の高い方の電圧値Ｖｃｈを、バイアス電圧Ｖｂ１から第１のＦＥＴ１１１のゲート閾値電圧Ｖｔｈ１（符号を含む）を引いた電圧（Ｖｓｗ１）及びバイアス電圧Ｖｂ２に第２のＦＥＴ１２１のゲート閾値電圧Ｖｔｈ２（符号を含む）を加えた電圧（Ｖｓｗ２）の双方より高く設定すればよい。
【０１０５】
また、スイッチ装置１０を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧Ｖｂ１、バイアス電圧Ｖｂ２、及び制御電圧Ｖｃを全て接地電位以上に設定すればよい。
【０１０６】
（参考例２）
前述したように、図６（ｂ）に示した反射特性：Ｓ３３及び図７（ｂ）に示した反射特性：Ｓ２２は、必ずしも十分なレベルにあるとは言えない。本発明の参考例２のスイッチ装置は、この反射特性の改善を図ったものである。
【０１０７】
図１３は、本実施形態のスイッチ装置２０の回路図である。スイッチ装置２０は、参考例１のスイッチ装置１０に、本発明の第３のＦＥＴスイッチに相当するＦＥＴスイッチ１３と、第４のＦＥＴスイッチに相当するＦＥＴスイッチ１４とを備えたものである。なお、図１における構成要素と同一のものについては、同一の符号を付し、説明を省略する。また、ＦＥＴスイッチ１１〜１４の両端には、直流阻止用容量性素子Ｃｂがそれぞれ設けられている。
【０１０８】
ＦＥＴスイッチ１３は、第３のＦＥＴ１３１（以下、ＦＥＴ１３１という）を有し、ＦＥＴスイッチ１２と同様に構成されている。すなわち、ＦＥＴ１３１は、ＦＥＴ１２１と同様にＨＥＭＴ又はＨＦＥＴによって構成され、ゲートには、抵抗素子１２４と同様の抵抗素子１３４を介して、第２の制御電圧に相当する制御電圧Ｖｃが与えられている。また、ソース及びドレインには、ソースバイアス用抵抗素子１２２及びドレインバイアス用抵抗素子１２３とそれぞれ同様のソースバイアス用抵抗素子１３２及びドレインバイアス用抵抗素子１３３を介して、第３のバイアス電圧に相当するバイアス電圧Ｖｂ２が与えられている。ここでは、バイアス電圧Ｖｂ２を、ＦＥＴスイッチ１２に与えられるものと共通にし、また、制御電圧Ｖｃを、ＦＥＴスイッチ１１，１２に与えられるものと共通にしている。もちろん、これらを共通にせずに、別の値の第３のバイアス電圧及び第２の制御電圧を与えることも可能である。
【０１０９】
ＦＥＴスイッチ１４は、第４のＦＥＴ１４１（以下、ＦＥＴ１４１という）を有し、ＦＥＴスイッチ１１と同様に構成されている。すなわち、ＦＥＴ１４１は、ＦＥＴ１１１と同様にＨＥＭＴ又はＨＦＥＴによって構成され、ゲートには、第４のバイアス電圧に相当するバイアス電圧Ｖｂ１が与えられている。また、ソース及びドレインには、ソースバイアス用抵抗素子１１２及びドレインバイアス用抵抗素子１１３とそれぞれ同様のソースバイアス用抵抗素子１４２及びドレインバイアス用抵抗素子１４３をそれぞれ介して、第２の制御電圧に相当する制御電圧Ｖｃが与えられている。ここでは、バイアス電圧Ｖｂ１を、ＦＥＴスイッチ１１に与えられるものと共通にし、また、制御電圧Ｖｃを、ＦＥＴスイッチ１１，１２に与えられるものと共通にしている。もちろん、これらを共通にせずに、別の値の第４のバイアス電圧及び第２の制御電圧を与えることも可能である。この場合、第２の制御電圧を第１の制御電圧に同期して与えることが必要である。
【０１１０】
ＦＥＴスイッチ１３とグランドとの間には、抵抗素子（終端用抵抗素子）２１が設けられている。抵抗素子２１の抵抗値は、ＦＥＴ１３１のチャネル抵抗値との合計が、端子Ｐ２に接続される伝送線路の特性インピーダンスと等しくなるように設定されている。したがって、ＦＥＴ１３１が導通状態になることによって、端子Ｐ２は終端される（第１の終端状態）。
【０１１１】
同様に、ＦＥＴスイッチ１４とグランドとの間には、抵抗素子（終端用抵抗素子）２２が設けられている。抵抗素子２２の抵抗値は、ＦＥＴ１４１のチャネル抵抗値との合計が、端子Ｐ３に接続される伝送線路の特性インピーダンスと等しくなるように設定されている。したがって、ＦＥＴ１４１が導通状態になることによって、端子Ｐ３は終端される（第２の終端状態）。
【０１１２】
なお、ＦＥＴ１３１の導通時のチャネル抵抗を、伝送線路の特性インピーダンスと等しくなるようにすることによって、抵抗素子２１は省略することができる。抵抗素子２２についても同様である。
【０１１３】
次に、上記のとおりに構成されたスイッチ装置２０の動作について説明する。
【０１１４】
制御電圧Ｖｃとして０．０Ｖが与えられたとき、ＦＥＴ１１１，１４１は導通状態になるとともにＦＥＴ１２１，１３１は遮断状態になる。これにより、ＦＥＴスイッチ１１によって、端子Ｐ１と端子Ｐ２とが接続されるとともに、ＦＥＴスイッチ１４によって、端子Ｐ３が終端される。つまり、制御電圧Ｖｃが０．０Ｖのとき、スイッチ装置２０は、第１の接続状態かつ第２の終端状態になる。
【０１１５】
図１４（ａ），（ｂ）は、制御電圧Ｖｃとして０．０Ｖが与えられたときの、スイッチ装置２０の各種特性を示すグラフである。なお、同図のグラフの見方は図６と同様である。図１４（ａ）と図６（ａ）とを比較すると、スイッチ装置２０のスイッチング特性については、スイッチ装置１０とほぼ同様であることがわかる。一方、図１４（ｂ）と図６（ｂ）とを比較すると、スイッチ装置２０の反射特性：Ｓ３３が大幅に改善されていることがわかる。この理由は、端子Ｐ３がＦＥＴスイッチ１４及び抵抗素子２２によって終端されているからである。
【０１１６】
一方、制御電圧Ｖｃとして１．０Ｖが与えられたとき、ＦＥＴ１１１，１４１は遮断状態になるとともにＦＥＴ１２１，１３１は導通状態になる。これにより、ＦＥＴスイッチ１２によって、端子Ｐ１と端子Ｐ３とが接続されるとともに、ＦＥＴスイッチ１３によって、端子Ｐ２が終端される。つまり、制御電圧Ｖｃが１．０Ｖのとき、スイッチ装置１０は、第２の接続状態かつ第１の終端状態になる。
【０１１７】
図１５（ａ），（ｂ）は、制御電圧Ｖｃとして１．０Ｖが与えられたときの、スイッチ装置２０の各種特性を示すグラフである。なお、同図のグラフの見方は図７と同様である。図１５（ａ）と図７（ａ）とを比較すると、スイッチ装置２０のスイッチング特性については、スイッチ装置１０とほぼ同様であることがわかる。一方、図１５（ｂ）と図７（ｂ）とを比較すると、スイッチ装置２０の反射特性Ｓ２２が大幅に改善されていることがわかる。この理由は、端子Ｐ２がＦＥＴスイッチ１３及び抵抗素子２１によって終端されているからである。
【０１１８】
以上に説明したように、本実施形態によると、ＨＥＭＴ又はＨＦＥＴによって構成されたＦＥＴ１１１〜１４１をそれぞれ備えたＦＥＴスイッチ１１〜１４を、一の制御電圧Ｖｃによって、相補的に切り替え動作させることによって、スイッチ装置２０を、第１の接続状態かつ第２の終端状態にするか、又は、第２の接続状態かつ第１の終端状態にする、といった経路切り替えが可能となる。これにより、経路切り替えの際、遮断される端子を終端することができ、遮断された端子における信号の反射を抑制することができる。
【０１１９】
なお、上記説明において、ＦＥＴスイッチ１１〜１４は、すべて、互いに共通した制御電圧Ｖｃによって制御されるものとしたが、ＦＥＴスイッチ１３，１４を、それぞれ独立して制御するようにしてもよい。また、ＦＥＴスイッチ１１，１３の第１の組み合わせについて、第１の制御電圧を用いて相補的に切り替え制御をし、また、ＦＥＴスイッチ１２，１４の第２の組み合わせについて、第２の制御電圧を第１の制御電圧と同期するように用いて相補的に切り替え制御をするようにしてもよい。さらに、第１及び第２のいずれかの組み合わせについてのみ、相補的に切り替え制御をすること可能である。これらのいずれの場合であっても、本発明と同様の効果を得ることができる。しかし、スイッチ装置２０の制御の容易性、及び回路構成の簡略化の観点から、本実施形態のように、バイアス電圧Ｖｂ１，Ｖｂ２、及び制御電圧Ｖｃを共通にする方が好ましい。
【０１２０】
また、各種特性のグラフを示した各図において、信号周波数として、１０ＧＨｚまでしか表示していないが、本発明は、これに限定されるものではない。本発明のスイッチ装置１０，２０は、６０Ｇ〜７５ＧＨｚのミリ波帯までについても適用が可能であり、さらに、高周波域にまで適用可能である。これとは逆に、グラフに示した周波数よりも低い周波数域においても、本発明のスイッチ装置１０，２０によって、上記した効果を得ることができる。具体的には、本発明のスイッチ装置１０，２０は、１００ＭＨｚ以上７５ＧＨｚ以下の周波数の信号伝送路に好適に用いることができ、１００ＭＨｚ以上１０ＧＨｚ以下の周波数の信号伝送路により好適に用いることができる。
【０１２１】
（参考例３）
図１６は、本発明の参考例３のスイッチ装置３０の概略回路図である。図１６において、図１と同一符号は同一または相当する部分を示す。スイッチ装置３０は、参考例１のスイッチ装置１０において、両端に端子（第２の伝送信号用端子）Ｐｏｒｔ２及び端子（第３の伝送信号用端子）Ｐｏｒｔ３を有する伝送線路１５をさらに備え、ＦＥＴスイッチ１１及びＦＥＴスイッチ１２が伝送線路１５を介して、端子Ｐ１に相当する端子（第１の伝送信号用端子）Ｐｏｒｔ１にそれぞれ接続されるとともに、端子Ｐ２及び端子Ｐ３がグランドにそれぞれ接続されたものである。
【０１２２】
具体的には、第１の点Ｐｔ１を接地可能なＦＥＴスイッチ１１と、第２の点Ｐｔ２を接地可能なＦＥＴスイッチ１２とを備え、端子Ｐｏｒｔ１と端子Ｐｏｒｔ２とが伝送信号を伝達可能に接続されかつ端子Ｐｏｒｔ１と端子Ｐｏｒｔ３とが伝送信号を伝達不可能に切断される第１の伝送信号接続状態と、端子Ｐｏｒｔ１と端子Ｐｏｒｔ３とが伝送信号を伝達可能に接続されかつ端子Ｐｏｒｔ１と端子Ｐｏｒｔ２とが伝送信号を伝達不可能に切断される第２の伝送信号接続状態とを切り替えることによって、伝送信号の伝送経路を切り替えるものである。なお、同図において、説明の便宜上、本来なら連続している１本の伝送線路１５を分離して描いている。
【０１２３】
ＦＥＴスイッチ１１は、端子Ｐｏｒｔ１と端子Ｐｏｒｔ２との間の伝送線路１５において、端子Ｐｏｒｔ１からλ／４（λは、伝送信号の波長である。）に相当する長さだけ端子Ｐｏｒｔ２側に離れた第１の点Ｐｔ１とグランドとの間に設けられた第１のＦＥＴ１１１を有し、このＦＥＴ１１１が導通状態になることによって第１の点Ｐｔ１を接地するように構成されている。ＦＥＴ１１１は直流阻止用容量性素子Ｃｂを介して第１の点Ｐｔ１及びグランドにそれぞれ接続されている。
【０１２４】
一方、ＦＥＴスイッチ１２は、端子Ｐｏｒｔ１と端子Ｐｏｒｔ３との間の伝送線路１５において、端子Ｐ１からλ／４に相当する長さだけ端子Ｐｏｒｔ３側に離れた第２の点Ｐｔ２とグランドとの間に設けられた第２のＦＥＴ１２１を有し、このＦＥＴ１２１が導通状態になることによって第２の点Ｐｔ２を接地するように構成されている。ＦＥＴ１２１は直流阻止用容量性素子Ｃｂを介して第２の点Ｐｔ２及びグランドにそれぞれ接続されている。
【０１２５】
伝送線路１５は、裏面に接地電極を設けた１００μｍの厚さのＧａＡｓ基板とこのＧａＡｓ基板上に形成された、幅２０μｍ、厚さ５μｍのＡｕパターンで構成されている。
【０１２６】
端子Ｐｏｒｔ1、Ｐｏｒｔ２、及びＰｏｒｔ３は、他の伝送線路や高周波回路に接続され、かつ端子Ｐｏｒｔ1、Ｐｏｒｔ２、及びＰｏｒｔ３には高周波の交流の伝送信号が入出力され、伝送線路１５上を伝送される。この伝送信号の周波数は、１００ＭＨｚ以上７５ＧＨｚ以下が好ましく、１００ＭＨｚ以上１０ＧＨｚ以下がより好ましい。具体的には、５ＧＨｚが想定されている。
【０１２７】
ＦＥＴ１１１，１２１は、ＨＥＭＴ又はＨＦＥＴと呼ばれるＧａＡｓ系のｎチャネルデプリーション型のＦＥＴで構成されている。ＦＥＴ１１１のゲートには第１のバイアス電圧Ｖｂ１が与えられるとともに、ソース及びドレインには、ソースバイアス用抵抗素子１１２及びドレインバイアス用抵抗素子１１３を介して第１の制御電圧Ｖｃが与えられる。一方、ＦＥＴ１２１のソース及びドレインには、ソースバイアス用抵抗素子１２２及びドレインバイアス用抵抗素子１２３を介して第２のバイアス電圧Ｖｂ２が与えられるとともに、ゲートには抵抗素子１２４を介して第１の制御電圧Ｖｃが与えられる。
【０１２８】
その他の点は、参考例１と同様である。
【０１２９】
図１７（ａ），（ｂ）は、バイアス電圧Ｖｂ１を０．０Ｖに、また、バイアス電圧Ｖｂ２を１．０Ｖにし、さらに、制御電圧Ｖｃを第１のバイアス電圧Ｖｂ１に相当する０．０Ｖ（Ｖｃｌ）、及び第２のバイアス電圧Ｖｂ２に相当する１．０Ｖ（Ｖｃｈ）の２値としたときの、ＦＥＴスイッチ１１，１２のスイッチング特性を示すグラフである。縦軸は、ＦＥＴのドレインからソースに信号が伝達されるときの信号レベル（順方向伝送係数）を示し、単位はｄＢである。また、横軸は信号の周波数を示し、単位はＧＨｚである。
【０１３０】
図１７（ａ）は、ＦＥＴスイッチ１１のスイッチング特性を示す。ＦＥＴスイッチ１１は、制御電圧Ｖｃが０．０Ｖのとき、ソース−ドレイン間を導通状態にする一方、制御電圧Ｖｃが１．０Ｖのとき、ソース−ドレイン間を遮断状態にする。一方、同図（ｂ）は、ＦＥＴスイッチ１２のスイッチング特性を示す。ＦＥＴスイッチ１２は、ＦＥＴスイッチ１１とは逆に、制御電圧Ｖｃが０．０Ｖのとき、ソース−ドレイン間を遮断状態にする一方、制御電圧Ｖｃが１．０Ｖのとき、ソース−ドレイン間を導通状態にする。これにより、一の制御電圧Ｖｃで、ＦＥＴ１１１，１２１を相補的に導通状態にすることができる。なお、同図（ａ）（ｂ）に示したスイッチング特性は、抵抗素子１１２，１１３，１２２，１２３の抵抗値を５ｋΩとしたときのものであるが、抵抗値が５００Ω程度であってもスイッチング特性に大きな変化はない。また、ＦＥＴ１１１，１２１の特性によっては、１００Ω程度にすることも可能である。
【０１３１】
以上のとおりに構成されたスイッチ装置３０の動作について、以下、詳細に説明する。
【０１３２】
制御電圧Ｖｃとして０．０Ｖが与えられたとき、ＦＥＴ１１１は導通状態になるとともにＦＥＴ１２１は遮断状態になる。これにより、ＦＥＴスイッチ１１によって第１の点Ｐｔ１が接地される。このとき、端子Ｐｏｒｔ１から見て接地された側の伝送線路１５は終端短絡の１／４λ線路と等価になり、開放状態、つまり接続されていない状態と等しくなる。一方、ＦＥＴスイッチ１２は開放状態なので、信号は端子Ｐｏｒｔ３側に伝達される。すなわち、制御電圧Ｖｃが０．０Ｖのとき、スイッチ装置３０は第２の伝送信号接続状態になる。
【０１３３】
図１８（ａ），（ｂ）は、制御電圧Ｖｃが０．０Ｖのときの、信号の周波数を横軸とするスイッチ装置３０の各種特性を示すグラフである。同図（ａ）は、端子Ｐｏｒｔ１から端子Ｐｏｒｔ２への信号の伝達特性（順方向伝送係数：Ｓ２１）、及び端子Ｐｏｒｔ１から端子Ｐｏｒｔ３への信号の伝達特性（順方向伝送係数：Ｓ３１）を示す。また、同図（ｂ）は、端子Ｐｏｒｔ２における反射特性（反射係数：Ｓ２２）、及び端子Ｐｏｒｔ３における反射特性（反射係数：Ｓ３３）を示す。なお、同図の縦軸の単位はｄＢ、横軸の単位はＧＨｚである。同図（ａ）に示した伝達特性から明らかなように、端子Ｐｏｒｔ１と端子Ｐｏｒｔ３とは接続状態にあり、また、端子Ｐｏｒｔ１と端子Ｐｏｒｔ２とは切断状態にある。なお、同図（ｂ）に示した反射特性：Ｓ２２は、必ずしも十分なレベルとは言えない。この改善方策については後述する。
【０１３４】
一方、制御電圧Ｖｃとして１．０Ｖが与えられたとき、ＦＥＴ１１１は遮断状態になるとともにＦＥＴ１２１は導通状態になる。これにより、ＦＥＴスイッチ１２によって、第２の点Ｐｔ２が接地される。このとき、端子Ｐｏｒｔ１から見て接地された側の伝送線路１５は開放状態、つまり接続されていない状態と等価になり、信号は端子Ｐｏｒｔ２側に伝達される。すなわち、制御電圧Ｖｃが１．０Ｖのとき、スイッチ装置３０は第１の伝送信号接続状態になる。なお、図示しないが、制御電圧Ｖｃが１．０Ｖのときのスイッチ装置３０の各種特性は、回路の対称性から、図１８（ａ），（ｂ）と同様になる。
【０１３５】
なお、図１８（ａ），（ｂ）において、スイッチ装置３０のスイッチング特性として、伝送信号が１０ＧＨｚまでのものしか示していないが、スイッチ装置３０は、それ以上の６０〜７５ＧＨｚのミリ波帯域までについても、同様の効果を奏する。さらに、ミリ波帯域以上の高周波帯域にまで適用することができる。
【０１３６】
上記説明において、第１のバイアス電圧Ｖｂ１を０．０Ｖ、第２のバイアス電圧Ｖｂ２を１．０Ｖとしているが、参考例１で述べたように、これ以外の電圧にしてもよい。また、制御電圧Ｖｃとして、第１のバイアス電圧Ｖｂ１に相当する電圧、及び第２のバイアス電圧Ｖｂ２に相当する電圧の２値としているが、本発明はこれに限定されるものでな
いことは、参考例１で述べた通りである。
【０１３７】
以上、本実施形態によると、ＦＥＴスイッチ１１，１２によって伝送線路１５上の第１の点Ｐｔ１及び第２の点Ｐｔ２をそれぞれ接地することによって、伝送信号の伝送経路を切り替えることができる。これにより、信号が伝達するときに伝送損失が生じることがない。また、ＦＥＴスイッチ１１，１２を、１つの制御電圧Ｖｃによって、相補的にスイッチング動作させ、相補的に第１の伝送信号接続状態及び第２の伝送信号接続状態を設定することができ、制御が容易である。さらに、バイアス電圧Ｖｂ１，Ｖｂ２、及び制御電圧Ｖｃをすべて接地電位以上に設定しているため、スイッチ装置３０は正電源のみで動作可能である。これにより、負電圧を供給する負電源が不要となり、回路規模を縮減することができる。
【０１３８】
（第１の実施形態）
前述したように、図１８（ｂ）に示した反射特性：Ｓ２２は、必ずしも十分なレベルとは言えない。本発明の参考例２のスイッチ装置は、この反射特性の改善を図ったものである。
【０１３９】
図１９は、本実施形態のスイッチ装置３０Ａの概略回路図である。スイッチ装置３０Ａは、参考例３のスイッチ装置３０に、さらに、第３の点Ｐｔ３を終端可能な第３のＦＥＴスイッチ１３と、第４の点Ｐｔ４を終端可能な第４のＦＥＴスイッチ１４とを追加したものである。なお、説明の便宜上、本来なら連続している１本の伝送線路を、分離して描いている。
【０１４０】
ＦＥＴスイッチ１３は、第１の点Ｐｔ１と端子Ｐｏｒｔ２との間の伝送線路１５において、第１の点Ｐｔ１からλ／４に相当する長さだけ端子Ｐｏｒｔ２側に離れた第３の点Ｐｔ３とグランドとの間に設けられた第３のＦＥＴ１３１と、ＦＥＴ１３１のソースとグランドとの間に設けられた抵抗素子（終端用抵抗素子）１３５とを有し、ＦＥＴ１３１が導通状態になることによって第３の点Ｐｔ３を終端するように構成されている。抵抗素子１３５の抵抗値は、ＦＥＴ１３１のチャネル抵抗値との合計が、伝送線路１５の特性インピーダンス値になるように調整されている。また、ＦＥＴ１３１、抵抗素子１３２，１３３は、それぞれ、ＦＥＴ１１１、抵抗素子１１２，１１３と同等のものである。すなわち、ＦＥＴスイッチ１３は、抵抗素子１３５を有すること以外はＦＥＴスイッチ１１と同等の構成をしており、図１７（ａ）に示したスイッチング特性を呈する。なお、ＦＥＴ１３１は直流阻止用容量性素子Ｃｂを介して第３の点Ｐｔ３及び抵抗素子１３５にそれぞれ接続されている。
【０１４１】
一方、ＦＥＴスイッチ１４は、第２の点Ｐｔ２と端子Ｐｏｒｔ３との間の伝送線路１５において、第２の点Ｐｔ２からλ／４に相当する長さだけ端子Ｐｏｒｔ３側に離れた第４の点Ｐｔ４とグランドとの間に設けられた第４のＦＥＴ１４１と、ＦＥＴ１４１のソースとグランドとの間に設けられた抵抗素子（終端用抵抗素子）１４５とを有し、ＦＥＴ１４１が導通状態になることによって第４の点Ｐｔ４を終端するように構成されている。抵抗素子１４５の抵抗値は、ＦＥＴ１４１のチャネル抵抗値との合計が、伝送線路１５の特性インピーダンス値になるように調整されている。また、ＦＥＴ１４１、抵抗素子１４２〜１４４は、それぞれ、ＦＥＴ１２１、抵抗素子１２２〜１２４と同等のものである。すなわち、ＦＥＴスイッチ１４は、抵抗素子１４５を有すること以外はＦＥＴスイッチ１２と同等の構成をしており、図１７（ｂ）に示したスイッチング特性を呈する。なお、ＦＥＴ１４１は直流阻止用容量性素子Ｃｂを介して第４の点Ｐｔ４及び抵抗素子１４５にそれぞれ接続されている。
【０１４２】
ＦＥＴ１３１のゲートには第３のバイアス電圧として、ＦＥＴ１１１のゲートに与えられる第１のバイアス電圧Ｖｂ１が与えられる。また、ソース及びドレインには、それぞれ直流的にほぼ同電位となるように抵抗素子ソースバイアス用抵抗素子１３２及びドレインバイアス用抵抗素子１３３を介して第２の制御電圧として、ＦＥＴ１１１のソース及びドレインに与えられる第１の制御電圧Ｖｃが与えられる。一方、ＦＥＴ１４１のソース及びドレインには、それぞれ直流的にほぼ同電位となるようにソースバイアス用抵抗素子１４２及びドレインバイアス用抵抗素子１４３を介して第４のバイアス電圧として、ＦＥＴ１２１のソース及びドレインに与えられる第２のバイアス電圧Ｖｂ２が与えられる。また、ゲートには抵抗素子１４４を介して第２の制御電圧として、ＦＥＴ１２１のゲートに与えられる第１の制御電圧Ｖｃが与えられる。なお、制御電圧Ｖｃ及びバイアス電圧Ｖｂ１，Ｖｂ２の具体的な値については、参考例３で説明したとおりであるので、ここでは説明を省略する。
【０１４３】
以上のとおりに構成されたスイッチ装置３０Ａの動作について、以下、詳細に説明する。
【０１４４】
制御電圧Ｖｃとして０．０Ｖ（Ｖｃｌ）が与えられたとき、ＦＥＴ１１１とＦＥＴ１３１との組は導通状態になるとともに、ＦＥＴ１２１とＦＥＴ１４１との組は遮断状態になる。これにより、ＦＥＴスイッチ１１によって第１の点Ｐｔ１が接地されるとともに、ＦＥＴスイッチ１３によって第３の点Ｐｔ３が終端され、スイッチ装置３０は第２の伝送信号接続状態になる。また、第１の点Ｐｔ１が接地されたとき、この点からλ／４だけ離れた第３の点Ｐｔ３は、伝送信号の周波数（５ＧＨｚ）で開放されているときと等しい状態にある。したがって、第３の点Ｐｔ３を終端することは、伝送線路１５の端部、つまり端子Ｐｏｒｔ２を終端することと等価になる。これにより、端子Ｐｏｒｔ２における伝送信号の反射を抑制することができる。
【０１４５】
図２０（ａ），（ｂ）は、制御電圧Ｖｃが０．０Ｖのときの、信号の周波数を横軸とするスイッチ装置３０Ａの各種特性を示すグラフである。なお、同図の見方は、図１８（ａ），（ｂ）と同様である。図２０（ａ）に示した伝達特性からは、図１８（ａ）と同様に、端子Ｐｏｒｔ１と端子Ｐｏｒｔ３とは接続状態にあり、また、端子Ｐｏｒｔ１と端子Ｐｏｒｔ２とは切断状態にあることがわかる。そして、図２０（ｂ）に示した反射特性：Ｓ２２は、伝送信号の周波数である５ＧＨｚ付近において、−２０ｄＢ以下になっており、端子Ｐｏｒｔ２における信号の反射が十分に抑制されていることがわかる。
【０１４６】
一方、制御電圧Ｖｃとして１．０Ｖ（Ｖｃｈ）が与えられたとき、ＦＥＴ１１１とＦＥＴ１３１との組は遮断状態になるとともに、ＦＥＴ１２１とＦＥＴ１４１との組は導通状態になる。これにより、ＦＥＴスイッチ１２によって第２の点Ｐｔ２が接地されるとともに、ＦＥＴスイッチ１４によって第４の点Ｐｔ４が終端され、スイッチ装置３０Ａは第１の伝送信号接続状態になる。また、第２の点Ｐｔ２が接地されたとき、この点からλ／４だけ離れた第４の点Ｐｔ４は、伝送信号の周波数（５ＧＨｚ）で開放されているときと等しい状態にある。したがって、第４の点Ｐｔ４を終端することは、伝送線路１５の端部、つまり端子Ｐｏｒｔ３を終端することと等価になる。これにより、端子Ｐｏｒｔ３における信号の反射を抑制することができる。なお、図示しないが、制御電圧Ｖｃが１．０Ｖのときのスイッチ装置３０Ａの各種特性は、回路の対称性から、図２０（ａ），（ｂ）と同様になる。
【０１４７】
なお、図２０（ａ），（ｂ）において、スイッチ装置３０Ａのスイッチング特性として、伝送信号が１０ＧＨｚまでのものしか示していないが、スイッチ装置３０Ａは、それ以上の６０〜７５ＧＨｚのミリ波帯域までについても、同様の効果を奏する。さらに、ミリ波帯域以上の高周波帯域にまで適用することができる。
【０１４８】
以上、本実施形態によると、ＦＥＴスイッチ１３，１４によって伝送線路１５上の第３の点Ｐｔ３及び第４の点Ｐｔ４がそれぞれ終端されることによって、信号が遮断された側における信号の反射を抑制することができる。
【０１４９】
なお、抵抗素子１３５，１４５は、それぞれ、ＦＥＴ１３１，１４１が伝送線路１５の特性インピーダンス値に相当するチャネル抵抗を持つようにすることにより、省略可能である。また、ＦＥＴスイッチ１１〜１４を１つの制御電圧Ｖｃによって制御しているが、本発明はこれに限定されるものではない。ＦＥＴスイッチ１１〜１４を別個独立して制御するようにしても、また、負の電圧を用いて制御するようにしても、本発明が奏する効果に相違はない。なお、ＦＥＴスイッチ１１〜１４を別個独立して制御する場合には、個々の制御電圧Ｖｃを互いに同期するようにして与えることが必要である。
【０１５０】
また、参考例３及び第１の実施形態において、ＦＥＴ１１１，１２１，１３１，１４１は、ＧａＡｓ系の半導体によって構成されたが、これに限定されものではない。ＦＥＴ１１１，１２１，１３１，１４１は、Ｇａ，Ｉｎ，Ａｌの中から選択される少なくとも１つの元素と、Ａｓ、Ｐ、Ｎの中から選択される少なくとも１つの元素との化合物からなる化合物半導体で構成されることが好ましい。もちろん、これ以外の元素を含む化合物半導体によって構成することも可能である。また、ＳｉやＧｅといった単結晶の半導体によって構成されていてもよい。さらに、ＦＥＴスイッチ１１〜１４は、必ずしもＦＥＴによって構成される必要はなく、ＦＥＴとは別のスイッチング手段、たとえば、ＰＩＮダイオードスイッチによって構成されていても、本発明が奏する効果に違いはない。また、ＦＥＴ１１１，１２１，１３１，１４１は、参考例１、２の場合と同様に、ｐチャネル型のＦＥＴで構成することができ、また、エンハンスメント型のＦＥＴで構成することができる。
【０１５１】
また、第１の点Ｐｔ１及び第２の点Ｐｔ２と端子Ｐｏｒｔ１との間隔、第１の点Ｐｔ１と第３の点Ｐｔ３との間隔、ならびに第２の点Ｐｔ２と第４の点Ｐｔ４との間隔は、伝送信号の１／４波長の奇数倍に相当する長さであればよく、λ／４に限定されるものではない。また、これら間隔は、厳密に１／４波長の奇数倍である必要はなく、多少の誤差が許容される。これら間隔に多少の誤差がある場合、スイッチング特性が多少劣化する。すなわち、許容誤差は要求されるスイッチング特性によって決まる。要求が厳しいときは、わずかな誤差しか許容されないが、要求が比較的緩やかなときは、λ／８程度の誤差まで許容される。
【産業上の利用可能性】
【０１５２】
本発明に係るスイッチ装置は、伝送線路を伝送される信号の経路切り替え用のスイッチとして有用である。
【図面の簡単な説明】
【０１５３】
【図１】本発明の参考例１のスイッチ装置の回路図である。
【図２】図１のＦＥＴスイッチの回路図である。
【図３】図１のＦＥＴの構成を模式的に示す断面図である。
【図４】図１のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフである。
【図５】図２（ａ），（ｂ）のＦＥＴスイッチのスイッチング特性を示すグラフである。
【図６】図１のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
【図７】図１のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
【図８】ｎチャネルデプリーション型以外のＦＥＴにおけるＩｄ−Ｖｇｓ特性示すグラフであって、（ａ）はｎチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフ、（ｂ）はｐチャネルデプリーション型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフ、（ｃ）はｐチャネルエンハンスメント型のＦＥＴのＩｄ−Ｖｇｓ特性を示すグラフである。
【図９】ｎチャネルデプリーション型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、及び（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。
【図１０】ｐチャネルデプリーション型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。
【図１１】ｎチャネルエンハンスメント型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。
【図１２】ｐチャネルエンハンスメント型のＦＥＴにおける制御電圧の設定方法を示す図であって、（ａ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（ｂ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ｃ）は第１のＦＥＴのオン・オフ切り替え電圧が第２のＦＥＴのオン・オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。
【図１３】本発明の参考例２のスイッチ装置の回路図である。
【図１４】図１３のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
【図１５】図１３のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
【図１６】本発明の参考例３のスイッチ装置の概略回路図である。
【図１７】図１６のスイッチ装置におけるスイッチのスイッチング特性を示すグラフである。
【図１８】図１６のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
【図１９】本発明の第１の実施形態のスイッチ装置の概略回路図である。
【図２０】図１９のスイッチ装置のスイッチング特性及び反射特性を示すグラフである。
【符号の説明】
【０１５４】
１０，２０，３０，３０Ａ  スイッチ装置
１１  ＦＥＴスイッチ（第１のＦＥＴスイッチ）
１２  ＦＥＴスイッチ（第２のＦＥＴスイッチ）
１３  ＦＥＴスイッチ（第３のＦＥＴスイッチ）
１４  ＦＥＴスイッチ（第４のＦＥＴスイッチ）
１５  伝送線路
２１，２２，１３５，１４５  終端用抵抗素子
１１１  ＦＥＴ（第１のＦＥＴ）
１１２，１２２，１３２，１４２  ソースバイアス用抵抗素子
１１３，１２３，１３３，１４３  ドレインバイアス用抵抗素子
１１４，１２４，１３４，１４４  抵抗素子
１２１  ＦＥＴ（第２のＦＥＴ）
１３１  ＦＥＴ（第３のＦＥＴ）
１４１  ＦＥＴ（第４のＦＥＴ）
２０１  半導体基板
２０２  ゲート絶縁膜
２０３  ソース領域
２０４  ドレイン領域
２０５  チャネル
２０６  空乏層
Ｃｂ  直流阻止用容量性素子
Ｄ  ドレイン電極（ドレイン）
Ｇ  ゲート電極（ゲート）
Ｉｄ  ドレイン電流
Ｐ１，Ｐｏｒｔ１  端子（第１の端子）
Ｐ２，Ｐｏｒｔ２  端子（第２の端子）
Ｐ３，Ｐｏｒｔ３  端子（第３の端子）
Ｐｔ１  第１の点
Ｐｔ２  第２の点
Ｐｔ３  第３の点
Ｐｔ４  第４の点
Ｓ  ソース電極(ソース)
Ｓ２１，Ｓ３１  順方向伝送係数
Ｓ２２，Ｓ３３  反射係数
Ｔｂ１  第１のバイアス用端子
Ｔｂ２  第２のバイアス用端子
Ｔｃ  制御電圧用端子
Ｖｂ１  バイアス電圧（第１のバイアス電圧、第３のバイアス電圧）
Ｖｂ２  バイアス電圧（第２のバイアス電圧、第４のバイアス電圧）
Ｖｃ  制御電圧（第１の制御電圧、第２の制御電圧）
Ｖｄ  ドレイン電圧
Ｖｇ  ゲート電圧
Ｖｇｓ，Ｖｇｓｈ，Ｖｇｓｌ  ゲート−ソース間電圧
Ｖｓ  ソース電圧
Ｖｂｓ  第１のＦＥＴの切り替え電圧
Ｖｂｓ  第２のＦＥＴの切り替え電圧
【国際調査報告】
2004019493.tif 000043
2004019493.tif 000044