【事件の表示】
　特願２００１−　９２８９２「遅延回路、遅延回路を含む半導体集積回路装置」拒絶査定不服審判事件〔平成１４年１０月　４日出願公開、特開２００２−２９０２１７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１３年３月２８日の出願であって、原審において、平成２２年８月１６日付けの拒絶理由通知に対し、同年１０月２５日に意見書及び手続補正書が提出されたが、平成２３年５月２０日付けで拒絶査定となり、これに対し同年８月２３日に審判請求がなされるとともに手続補正書が提出され、
　前置審査において平成２３年１１月８日付けで拒絶理由通知（最後）が通知され 、これに対し同年１２月２８日に意見書が提出され、
　当審において、平成２４年５月３０日付けで審尋がなされ、これに対し同年７月３０日に回答書が提出されたものである。
　
　
第２．補正却下の決定
［補正却下の決定の結論］
　平成２３年８月２３日付けの手続補正を却下する。
　
［理由］
１．本願発明と補正後の発明
　上記手続補正（以下、「本件補正」という。）は、平成２２年１０月２５日付けの手続補正書の特許請求の範囲の請求項４に記載された、
　
「　【請求項４】　入力信号に対して遅延時間を付加する複数の遅延段を有する遅延部と、
　個別遅延出力信号が出力される前記遅延段の個別出力端子と出力端子との間に介在する選択スイッチ部とを備え、
　前記選択スイッチ部は、
　前記個別出力端子がゲート端子に接続される第１トランジスタと、
　制御信号がゲート端子に入力される第２トランジスタとを備え、
　前記第１トランジスタの一端は第１電源電圧に接続され、前記第２トランジスタの一端は前記出力端子に接続され、前記第１および第２トランジスタの他端同士は互いに接続され、前記出力端子は前記第１電源電圧とは異なる電圧値である所定電圧にバイアスされることを特徴とする半導体集積回路装置。」
という発明（以下、「本願発明」という。）を
　
「　【請求項４】　入力信号に対して遅延時間を付加する複数の遅延段を有する遅延部と、
　個別遅延出力信号が出力される前記
複数の
各々の
複数の
　前記
複数の
の各々
　前記個別出力端子がゲート端子に接続される第１トランジスタと、
　
前記複数の選択スイッチ部の各々が備える前記第１トランジスタの何れか一つのみを前記出力端子に接続させて該第１トランジスタを介して前記個別遅延出力信号に応じた信号を前記出力端子から出力するための所定時間、該接続を維持する
　前記第１トランジスタの一端は第１電源電圧に接続され、前記第２トランジスタの一端は前記出力端子に接続され、
前記複数の選択スイッチ部の各々が備える
という発明（以下、「補正後の発明」という。）に補正することを含むものである。
　
　
２．補正の適否
（１）新規事項の有無、補正の目的
　本件補正の内容は、以下のａ）ｂ）の２つに整理することができる。
ａ）本願発明の、「前記遅延段の個別出力端子と出力端子との間に介在する選択スイッチ部」、「前記選択スイッチ部は」、「前記第１および第２トランジスタの他端同士」を、それぞれ「前記複数の遅延段の各々の個別出力端子と出力端子との間に介在する複数の選択スイッチ部」、「前記複数の選択スイッチ部の各々は」、「前記複数の選択スイッチ部の各々が備える前記第１および第２トランジスタの他端同士」と変更する補正。
ｂ）本願発明の、「制御信号」を「前記複数の選択スイッチ部の各々が備える前記第１トランジスタの何れか一つのみを前記出力端子に接続させて該第１トランジスタを介して前記個別遅延出力信号に応じた信号を前記出力端子から出力するための所定時間、該接続を維持する制御信号」に変更する補正。
　まず、上記ａ）について検討すると、ａ）の補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内において、「遅延段」及び「選択スイッチ部」がそれぞれ複数あることをより明確に限定することにより特許請求の範囲を減縮するものである。
　また、上記ｂ）について検討すると、ｂ）の補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内において、「制御信号」が「前記複数の選択スイッチ部の各々が備える前記第１トランジスタの何れか一つのみを前記出力端子に接続させて該第１トランジスタを介して前記個別遅延出力信号に応じた信号を前記出力端子から出力するための所定時間、該接続を維持する」ものであるという限定を加えることによって、特許請求の範囲を減縮するものである。
　したがって、上記ａ）ｂ）の補正のいずれも、特許法第１７条の２第３項の規定（新規事項の有無）に適合し、かつ、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定（補正の目的）に適合している。
　
（２）独立特許要件
　本件補正は特許請求の範囲の減縮を目的とするものであるから、本件補正後の発明が特許出願の際独立して特許を受けることができるものであるのかどうかについて、以下に検討する。
　
［補正後の発明］
　上記「１．本願発明と補正後の発明」の項で「補正後の発明」として認定したとおりである。
　
［引用発明１］
　原審の拒絶理由に引用された特開平４−２０７２１５号公報（以下、「引用例１」という。）には、「半導体集積装置」として図面とともに以下の事項が記載されている。
　
イ．「２．特許請求の範囲
　直列に接続された２個のインバータ回路で構成された遅延回路と、前記遅延回路をｎ段直列に接続し、それぞれの段数からの信号を入力信号とするｎ個のトライステート回路と、前記トライステート回路を制御するための選択信号を入力信号とする制御回路とで構成され、前記ｎ個のトライステート回路の出力部はバス接続し、選択信号によって、前記遅延回路に入力された入力信号の遅延時間を調整することができることを特徴とする半導体集積装置。」（１頁左下欄４〜１４行）
　
ロ．「以下、この発明を図に基づいて説明する。第１図はこの発明の一実施例による半導体集積装置の遅延回路を示す回路図である。図において、（１）は入力信号端子、（２）は出力信号端子、（３）はインバータ回路、（４）は選択信号端子、（５）は制御回路、（６）はトライステート回路である。
　次に動作について説明する。入力信号端子（１）に入力された信号は、インバータ回路（３）を２ｎ段直列に接続した回路に入力される。次に、このインバータ回路（３）の偶数番目のインバータ回路から、それぞれ信号を出力させ、個々の信号をトライステート回路（６）に入力させる。このトライステート回路（６）は、選択信号端子（４）から入力した選択信号が制御回路（５）を通して、信号を与えられることで、１つだけ動作させ、出力端子（２）から信号を出力する。このため、トライステート回路（６）の動作を１つたけ選択させることによって、入力信号が固有な伝ばん遅延時間をもつインバータ回路（３）を何段通過させるか選択することによって遅延時間を調整することができる。」（２頁左上欄１４行〜右上欄１３行）
　
　上記引用例１の記載及び関連する図面並びにこの分野における技術常識を考慮すると、
　上記摘記事項イ．に「入力された入力信号の遅延時間を調整することができる」と記載されているから、引用例１に記載されたものは、入力信号に対して遅延時間を付加するものといえ、そのために「直列に接続された２個のインバータ回路で構成された遅延回路」を「ｎ段直列に接続」した構成を有している。したがって、引用例１記載のものは、入力信号に対して遅延時間を付加する、直列に接続された２個のインバータ回路で構成された遅延回路をｎ段直列に接続した構成を有しているといえる。
　また、上記摘記事項ロ．に「・・・このインバータ回路（３）の偶数番目のインバータ回路から、それぞれ信号を出力させ、個々の信号をトライステート回路（６）に入力させる。このトライステート回路（６）は、選択信号端子（４）から入力した選択信号が制御回路（５）を通して、信号を与えられることで、１つだけ動作させ、出力端子（２）から信号を出力する。」と記載されており、ここで偶数番目のインバータ回路から出力される信号とは、各遅延回路から出力される信号であることは明らかである。そして図１も参照すれば、各遅延回路の信号が出力される回路部分と、出力端子（２）との間に複数のトライステート回路（６）が接続され、当該複数のトライステート回路（６）はその内の１つだけが選択信号により選択され、出力端子（２）から信号を出力するように構成されており、複数のトライステート回路（６）は全体として遅延回路の出力を選択する一つのセレクタ回路として機能していることは明らかである。
　
　したがって、上記引用例１には以下の発明（以下、「引用発明１」という。）が開示されているものと認められる。
　
（引用発明１）
「入力信号に対して遅延時間を付加する、直列に接続された２個のインバータ回路で構成された遅延回路をｎ段直列に接続した構成と、
　各遅延回路の出力信号が出力される回路部分と、出力端子（２）との間に接続される複数のトライステート回路（６）を備え、
　前記複数のトライステート回路（６）は、その内の１つだけが選択信号により選択され、出力端子（２）から信号を出力するセレクタ回路として動作する半導体集積装置。」
　
　
［引用発明２］
　前置審査における拒絶理由に引用された特開平５−２５２０１７号公報（以下、「引用例２」という。）には、「半導体集積回路」として図面とともに以下の事項が記載されている。
　
ハ．「【００１２】図１は、本発明の一実施例に係るトランスファゲートを用いたセレクタ回路を示す。この実施例では、ｎ個のトランスファゲートＴＧ1 ，ＴＧ2 ，…，ＴＧnをワイヤド・オア接続してセレクタ回路が構成されている。」（３頁３欄１０〜１４行）
　
ニ．「図２(ａ) (ｂ) の示す従来例と共に、図２(ｃ) に示す本実施例のトランスファゲート構成での、トランスファゲートがオフ時の入力振幅０．９Ｖに対する出力振幅を測定した結果を、図３に示した。」（３頁３欄３７〜４１行）
　
ホ．図２（ａ）には、入力端子ＩＮがゲートに接続されるトランジスタＱＩＮと、制御信号φがゲート端子に入力されるトランジスタＱ１とを備え、トランジスタＱＩＮの一端はアース電位に接続され、トランジスタＱ１の一端は出力端子ＯＵＴに接続され、トランジスタＱＩＮ及びトランジスタＱ１の他端同士は互いに接続され、出力端子ＯＵＴはアース電位とは異なる電圧値であるＶＢＢに抵抗ＲＬを介してバイアスされている回路が記載されている。
　
　上記引用例２の記載及び関連する図面並びにこの分野における技術常識を考慮すると、
　上記摘記事項ハ．及びニ．によれば図２（ａ）の回路は、複数接続されてセレクタ回路として構成されるものであり、その際、制御信号φが一つのトランジスタＱ１のゲートに印加され、このトランジスタＱ１と接続されているトランジスタＱＩＮのゲートに入力されている信号が出力端子ＯＵＴに出力されることは明らかである。
　
　したがって、上記引用例２には以下の発明（以下、「引用発明２」という。）が開示されていると認められる。
　
（引用発明２）
「入力端子ＩＮがゲートに接続されるトランジスタＱＩＮと、制御信号φがゲート端子に入力されるトランジスタＱ１とを備え、トランジスタＱＩＮの一端はアース電位に接続され、トランジスタＱ１の一端は出力端子ＯＵＴに接続され、トランジスタＱＩＮ及びトランジスタＱ１の他端同士は互いに接続され、出力端子ＯＵＴはアース電位とは異なる電圧値ＶＢＢに抵抗ＲＬを介してバイアスされている回路を構成し、当該回路を複数接続してセレクタ回路を構成し、制御信号φが一つのトランジスタＱ１のゲートに印加され、このトランジスタＱ１と接続されているトランジスタＱＩＮのゲートに入力されている信号が出力端子ＯＵＴに出力される半導体集積回路。」
　
　
［対比］
　補正後の発明と引用発明１を対比すると、
　引用発明１の「直列に接続された２個のインバータ回路で構成された遅延回路」が補正後の発明の「遅延段」に相当する。
　引用発明１の「遅延回路をｎ段直列に接続した構成」は、複数の遅延回路を有しているから、補正後の発明の「複数の遅延段を有する遅延部」に相当する。
　引用発明１の「各遅延回路の出力信号」、「各遅延回路の出力信号が出力される回路部分」、「出力端子（２）」が、補正後の発明の「個別遅延出力信号」、「複数の遅延段の各々の個別出力端子」、「出力端子」にそれぞれ相当する。
　引用発明１の「複数のトライステート回路（６）」は、後述する点で相違するものの、各遅延回路の出力信号が出力される回路部分と、出力端子（２）との間に介在しており、「複数のトライステート回路（６）」の一つだけが選択されスイッチとしてオンとなり信号を出力することにより、セレクターとして機能しているという点で補正後の発明の「複数の選択スイッチ部」と共通する。
　また、引用発明１の「半導体集積装置」は回路を集積した装置であるから、補正後の発明の「半導体集積回路装置」に対応する。
　
　したがって、両者は以下の点で一致ないし相違する。
　
（一致点）
「入力信号に対して遅延時間を付加する複数の遅延段を有する遅延部と、
　個別遅延出力信号が出力される前記複数の遅延段の各々の個別出力端子と出力端子との間に介在する複数の選択スイッチ部とを備えることを特徴とする半導体集積回路装置。」
　
（相違点）
　補正後の発明の「複数の選択スイッチ部の各々」が、
「前記個別出力端子がゲート端子に接続される第１トランジスタと、
　前記複数の選択スイッチ部の各々が備える前記第１トランジスタの何れか一つのみを前記出力端子に接続させて該第１トランジスタを介して前記個別遅延出力信号に応じた信号を前記出力端子から出力するための所定時間、該接続を維持する制御信号がゲート端子に入力される第２トランジスタとを備え、
　前記第１トランジスタの一端は第１電源電圧に接続され、前記第２トランジスタの一端は前記出力端子に接続され、前記複数の選択スイッチ部の各々が備える前記第１および第２トランジスタの他端同士は互いに接続され、前記出力端子は前記第１電源電圧とは異なる電圧値である所定電圧にバイアスされ」ているのに対して、引用発明１はトライステート回路（６）の内１つだけが選択信号により選択され、出力端子（２）から信号を出力するセレクターとして動作することについては記載されているものの、回路の詳細については明らかではない点。
　
　
［判断］
　引用発明１において、複数のトライステート回路（６）は選択信号により出力する信号を選択するセレクタ回路として動作しており、セレクタ回路としては従来より種々の具体的構成が知られていることは技術常識である。一方、引用発明２にも制御信号によって出力する信号を選択するセレクタ回路の具体的構成が記載されているから、このようなセレクタ回路の具体的構成を引用発明１に適用することは、当業者が適宜選択設計できる事項にすぎない。
　そして、このように引用発明２を引用発明１に適用することにより、引用発明２におけるトランジスタＱＩＮ、トランジスタＱ１が、補正後の発明における第１トランジスタ、第２トランジスタにそれぞれ対応し、上記相違点とした、
「前記個別出力端子がゲート端子に接続される第１トランジスタと、
　前記複数の選択スイッチ部の各々が備える前記第１トランジスタの何れか一つのみを前記出力端子に接続させ・・・・る第２トランジスタとを備え、
　前記第１トランジスタの一端は第１電源電圧に接続され、前記第２トランジスタの一端は前記出力端子に接続され、前記複数の選択スイッチ部の各々が備える前記第１および第２トランジスタの他端同士は互いに接続され、前記出力端子は前記第１電源電圧とは異なる電圧値である所定電圧にバイアスされ」る構成は容易に想到できたものである。
　また、相違点とした「該第１トランジスタを介して前記個別遅延出力信号に応じた信号を前記出力端子から出力するための所定時間、該接続を維持する制御信号がゲート端子に入力される第２トランジスタ」という構成も、引用発明１，２の何れについても選択された信号を出力する所定時間の間、接続を維持するような制御信号を加えることは当然のことであるから格別な構成とはいえない。
　
　そして、補正後の発明が奏する効果も引用発明１及び引用発明２から容易に予測できる範囲のものである。
　
　よって補正後の発明は、引用発明１及び引用発明２に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　したがって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
　
１．本願発明
　平成２３年８月２３日付けの手続補正は上記のとおり却下されたので、本願発明は上記「第２．補正却下の決定」の項の中の「１．本願発明と補正後の発明」の項で「本願発明」として認定したとおりである。
　
　
２．引用発明
　引用発明１及び引用発明２は、上記「第２．補正却下の決定」の項の中の「（２）独立特許要件」の項中の［引用発明１］［引用発明２］の項で認定したとおりである。
　
　
３．対比・判断
　本願発明は、上記補正後の発明から本件補正に係る限定を省いたものである。そうすると、上記「第２．補正却下の決定」の項の中の「（２）独立特許要件」の項で検討したとおり、補正後の発明は引用発明１及び引用発明２に基づいて当業者が容易に発明することができたものであるから、本願発明も、同様の理由により、引用発明１及び引用発明２に基づいて当業者が容易に発明することができたものである。
　
　
４．むすび
　以上のとおり、本願発明は、引用発明１及び引用発明２に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって結論のとおり審決する。