【事件の表示】
　特願２００６−　４２６２７「アクティブマトリックス回路基板、この製造方法及びこれを備えたアクティブマトリックスディスプレイ装置」拒絶査定不服審判事件〔平成１８年１１月　２日出願公開、特開２００６−３０３４４９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１８年２月２０日（パリ条約による優先権主張２００５年４月２１日、欧州特許庁、２００５年８月３１日、大韓民国）の出願であって、平成２２年１月１５日に手続補正がなされ、同年１１月２日付けで拒絶査定がなされ、それに対して、平成２３年３月９日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後、平成２４年１月３０日付けで審尋がなされ、同年４月２７日に回答書が提出されたものである。
　
２．補正の却下の決定
【補正の却下の決定の結論】
　平成２３年３月９日になされた手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２３年３月９日になされた手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし２８を、補正後の特許請求の範囲の請求項１ないし１５に補正するものであり、補正前後の請求項は、以下のとおりである。
　
（補正前）
「【請求項１】
　第１及び第２のピクセル電極と、
　複数のデータラインと、
　複数のセレクトラインと、
　それぞれが前記データラインのうちの一つに電気的に連結され、前記セレクトラインのうちの互いに隣接した二本のセレクトラインに電気的に連結された複数のピクセル回路と、を備え、
　前記各ピクセル回路は、
　ゲート電極が一本のセレクトラインと連結され、ソース／ドレーン電極のうちのいずれか一つが前記データラインと連結された有機薄膜からなる薄膜トランジスタと、
　第１の電極は、前記ソース／ドレーン電極のうちの他の一つに連結され、第２の電極は、前記ゲート電極が連結されたセレクトラインに隣接した他のセレクトラインに連結されたストレージキャパシタと、を備え、
　前記各ピクセル回路のゲート電極と、隣接した他のピクセル回路の第２の電極とが、線状の同一構造物であり、
　前記第１及び第２ピクセル電極のうちの一つと、前記ストレージキャパシタの第２の電極と、ソース／ドレーン電極のうちのいずれか一つとが一体に、単一層で形成されることを特徴とするアクティブマトリックス回路基板。
　　【請求項２】
　前記各ピクセル回路のゲート電極と、前記隣接した他のピクセル回路の第２の電極とが、直線状の同一構造物であることを特徴とする請求項１に記載のアクティブマトリックス回路基板。
　　【請求項３】
　前記各ピクセル回路のゲート電極および前記ゲート電極に連結されたセレクトラインと、前記隣接した他のピクセル回路の第２の電極とが、線状の同一構造物であることを特徴とする請求項１に記載のアクティブマトリックス回路基板。
　　【請求項４】
　前記各ピクセル回路のゲート電極および前記ゲート電極に連結されたセレクトラインと、前記隣接した他のピクセル回路の第２の電極とが、直線状の同一構造物であることを特徴とする請求項３に記載のアクティブマトリックス回路基板。
　　【請求項５】
　前記各ピクセル回路のゲート電極及び前記ピクセル回路の薄膜トランジスタに重畳されるセレクトラインの部分と、前記隣接した他のピクセル回路の第２の電極とが、線状の同一構造物であることを特徴とする請求項１に記載のアクティブマトリックス回路基板。
　　【請求項６】
　前記各ピクセル回路のゲート電極及び前記ピクセル回路の薄膜トランジスタに重畳されるセレクトラインの部分と、前記隣接した他のピクセル回路の第２の電極とが、直線状の同一構造物であることを特徴とする請求項５に記載のアクティブマトリックス回路基板。
　　【請求項７】
　前記ソース電極と前記ドレーン電極は、インターデジタルに組み合っていることを特徴とする請求項１乃至６のうちのいずれか一つの項に記載のアクティブマトリックス回路基板。
　　【請求項８】
　前記各ピクセル回路の薄膜トランジスタと、前記隣接した他のピクセル回路のストレージキャパシタは、互いに隣接して設けられることを特徴とする請求項１乃至６のうちのいずれか一つの項に記載のアクティブマトリックス回路基板。
　　【請求項９】
　前記各ピクセル回路のセレクトラインは、前記隣接した他のピクセル回路のストレージキャパシタの第２の電極を形成することを特徴とする請求項１乃至６のうちのいずれか一つの項に記載のアクティブマトリックス回路基板。
　　【請求項１０】
　第１の基板上に、第１及び第２のピクセル電極、複数のデータライン、複数のピクセル回路のストレージキャパシタの複数の第１の電極、及び前記複数のピクセル回路の薄膜トランジスタの複数のソース及びドレーン電極を形成する段階と、
　前記各ソース電極と各ドレーン電極との間に有機薄膜からなる半導体層を形成する段階と、
　前記ソース電極、ドレーン電極、前記半導体層及び第１の電極を覆うように絶縁膜を形成する段階と、
　前記絶縁膜上に、複数のセレクトライン、前記複数のピクセル回路のストレージキャパシタの複数の第２の電極、及び前記複数のピクセル回路の薄膜トランジスタの複数のゲート電極を形成する段階と、を含み、
　前記各ピクセル回路のゲート電極と、隣接した他のピクセル回路の第２の電極とが、導電性物質で形成される線状の同一構造物であり、
　前記第１及び第２ピクセル電極のうちの一つと、前記ストレージキャパシタの第２の電極と、ソース／ドレーン電極のうちのいずれか一つとが一体に、単一層で形成されることを特徴とするアクティブマトリックス回路基板の製造方法。
　　【請求項１１】
　前記各ピクセル回路のゲート電極と、前記隣接した他のピクセル回路の第２の電極とが、導電性物質で形成される直線状の同一構造物であることを特徴とする請求項１０に記載のアクティブマトリックス回路基板の製造方法。
　　【請求項１２】
　前記各ピクセル回路のゲート電極と、前記隣接した他のピクセル回路の第２の電極は、インクジェットプリンティング、スクリーンプリンティング、オフセットプリンティング又はシャドウマスクを通じた蒸着によって形成されることを特徴とする請求項１０又は１１に記載のアクティブマトリックス回路基板の製造方法。
　　【請求項１３】
　前記各ピクセル回路のゲート電極と、前記ゲート電極に連結されたセレクトラインと、前記隣接した他のピクセル回路の第２の電極とが、線状の同一構造物であることを特徴とする請求項１０に記載のアクティブマトリックス回路基板の製造方法。
　　【請求項１４】
　前記各ピクセル回路のゲート電極と、前記ゲート電極に連結されたセレクトラインと、前記隣接した他のピクセル回路の第２の電極とが、直線状の同一構造物であることを特徴とする請求項１３に記載のアクティブマトリックス回路基板の製造方法。
　　【請求項１５】
　前記各ピクセル回路のゲート電極と、前記ゲート電極に連結されたセレクトラインと、前記隣接した他のピクセル回路の第２の電極は、インクジェットプリンティング、スクリーンプリンティング、オフセットプリンティング又はシャドウマスクを通じた蒸着によって形成されることを特徴とする請求項１３又は１４に記載のアクティブマトリックス回路基板の製造方法。
　　【請求項１６】
　前記各ピクセル回路の薄膜トランジスタと重畳されるセレクトラインの部分と、前記隣接した他のピクセル回路の第２の電極とが、直線状の同一構造物であることを特徴とする請求項１０に記載のアクティブマトリックス回路基板の製造方法。
　　【請求項１７】
　前記各ピクセル回路の薄膜トランジスタと重畳されるセレクトラインの部分と、前記隣接した他のピクセル回路の第２の電極とが、直線状の同一構造物であることを特徴とする請求項１０に記載のアクティブマトリックス回路基板の製造方法。
　　【請求項１８】
　前記各ピクセル回路の薄膜トランジスタと重畳されるセレクトラインの部分と、前記隣接した他のピクセル回路の第２の電極は、インクジェットプリンティング、スクリーンプリンティング、オフセットプリンティング又はシャドウマスクを通じた蒸着によって形成されることを特徴とする請求項１６又は１７に記載のアクティブマトリックス回路基板の製造方法。
　　【請求項１９】
　前記絶縁膜は、インクジェットプリンティング、スクリーンプリンティング、オフセットプリンティング又はシャドウマスクを通じた蒸着によって直線上にパターニングされて形成されることを特徴とする請求項１０、１１、１３、１４、１６及び１７のうちのいずれか一つの項に記載のアクティブマトリックス回路基板の製造方法。
　　【請求項２０】
　第１及び第２のピクセル電極と、
　複数のデータラインと、
　複数のセレクトラインと、
　それぞれが前記データラインのうちの一つに電気的に連結され、前記セレクトラインのうちの互いに隣接した二本のセレクトラインに電気的に連結された複数のピクセル回路と、
　前記各ピクセル回路に電気的に連結され、それぞれが第１のピクセル電極及び第２のピクセル電極を備える複数のディスプレイ素子と、を備え、
　前記各ピクセル回路は、
　ゲート電極が一本のセレクトラインと連結され、ソース／ドレーン電極のうちのいずれか一つが前記データラインと連結された有機薄膜からなる薄膜トランジスタと、
　第１の電極は、前記ソース／ドレーン電極のうちの他の一つに連結され、第２の電極は、前記ゲート電極が連結されたセレクトラインに隣接した他のセレクトラインに連結されたストレージキャパシタと、を備え、
　前記各ピクセル回路のゲート電極と、隣接した他のピクセル回路の第２の電極とが、線状の同一構造物であり、
　前記第１及び第２ピクセル電極のうちの一つと、前記ストレージキャパシタの第２の電極と、ソース／ドレーン電極のうちのいずれか一つとが一体に、単一層で形成されることを特徴とするアクティブマトリックスディスプレイ装置。
　　【請求項２１】
　前記各ピクセル回路のゲート電極と、前記隣接した他のピクセル回路の第２の電極とが、直線状の同一構造物であることを特徴とする請求項２０に記載のアクティブマトリックスディスプレイ装置。
　　【請求項２２】
　前記各ピクセル回路のゲート電極および前記ゲート電極に連結されたセレクトラインと、前記隣接した他のピクセル回路の第２の電極とが、線状の同一構造物であることを特徴とする請求項２０に記載のアクティブマトリックスディスプレイ装置。
　　【請求項２３】
　前記各ピクセル回路のゲート電極および前記ゲート電極に連結されたセレクトラインと、前記隣接した他のピクセル回路の第２の電極とが、直線状の同一構造物であることを特徴とする請求項２２に記載のアクティブマトリックスディスプレイ装置。
　　【請求項２４】
　前記各ピクセル回路のゲート電極及び前記ピクセル回路の薄膜トランジスタに重畳されるセレクトラインの部分と、前記隣接した他のピクセル回路の第２の電極及び前記隣接した他のピクセル回路の第１のピクセル電極とが、線状の同一構造物であることを特徴とする請求項２０に記載のアクティブマトリックスディスプレイ装置。
　　【請求項２５】
　前記各ピクセル回路のゲート電極及び前記ピクセル回路の薄膜トランジスタに重畳されるセレクトラインの部分と、前記隣接した他のピクセル回路の第２の電極及び前記隣接した他のピクセル回路の第１のピクセル電極とが、直線状の同一構造物であることを特徴とする請求項２４に記載のアクティブマトリックスディスプレイ装置。
　　【請求項２６】
　前記ソース電極と前記ドレーン電極は、インターデジタルに組み合っていることを特徴とする請求項２０乃至２５のうちのいずれか一つの項に記載のアクティブマトリックスディスプレイ装置。
　　【請求項２７】
　前記各ピクセル回路の薄膜トランジスタと、前記隣接した他のピクセル回路のストレージキャパシタは互いに隣接して設けられることを特徴とする請求項２０乃至２５のうちのいずれか一つの項に記載のアクティブマトリックスディスプレイ装置。
　　【請求項２８】
　前記ディスプレイ素子は、電気発色ディスプレイ素子、電気泳動ディスプレイ素子又は液晶ディスプレイ素子であることを特徴とする請求項２０乃至２５のうちのいずれか一つの項に記載のアクティブマトリックスディスプレイ装置。」
　
（補正後）
「【請求項１】
　第１及び第２のピクセル電極と、
　複数のデータラインと、
　複数のセレクトラインと、
　それぞれが前記データラインのうちの一つに電気的に連結され、前記セレクトラインのうちの互いに隣接した二本のセレクトラインに電気的に連結された複数のピクセル回路と、を備え、
　前記各ピクセル回路は、
　ゲート電極が一本のセレクトラインと連結され、ソース／ドレーン電極のうちのいずれか一つが前記データラインと連結された有機薄膜からなる薄膜トランジスタと、
　第１の電極は、前記ソース／ドレーン電極のうちの他の一つに連結され、第２の電極は、前記ゲート電極が連結されたセレクトラインに隣接した他のセレクトラインに連結されたストレージキャパシタと、を備え、
　前記各ピクセル回路のゲート電極と、隣接した他のピクセル回路の第２の電極とが、線状の同一構造物であり、
　前記第１及び第２ピクセル電極のうちの一つと、前記ストレージキャパシタの第２の電極と、ソース／ドレーン電極のうちのいずれか一つとが一体に、単一層で形成され、
　前記各ピクセル回路のゲート電極及び隣接した他のピクセル回路の第２の電極と、前記各ピクセル回路のソース電極、ドレイン電極、半導体層及び隣接した他のピクセル回路の第１の電極との間に介在されて直線状に形成された絶縁膜を更に備えることを特徴とするアクティブマトリックス回路基板。
　　【請求項２】
　前記各ピクセル回路のゲート電極と、前記隣接した他のピクセル回路の第２の電極とが、直線状の同一構造物であることを特徴とする請求項１に記載のアクティブマトリックス回路基板。
　　【請求項３】
　前記各ピクセル回路のゲート電極および前記ゲート電極に連結されたセレクトラインと、前記隣接した他のピクセル回路の第２の電極とが、線状の同一構造物であることを特徴とする請求項１に記載のアクティブマトリックス回路基板。
　　【請求項４】
　前記各ピクセル回路のゲート電極および前記ゲート電極に連結されたセレクトラインと、前記隣接した他のピクセル回路の第２の電極とが、直線状の同一構造物であることを特徴とする請求項３に記載のアクティブマトリックス回路基板。
　　【請求項５】
　前記各ピクセル回路のゲート電極及び前記ピクセル回路の薄膜トランジスタに重畳されるセレクトラインの部分と、前記隣接した他のピクセル回路の第２の電極とが、線状の同一構造物であることを特徴とする請求項１に記載のアクティブマトリックス回路基板。
　　【請求項６】
　前記各ピクセル回路のゲート電極及び前記ピクセル回路の薄膜トランジスタに重畳されるセレクトラインの部分と、前記隣接した他のピクセル回路の第２の電極とが、直線状の同一構造物であることを特徴とする請求項５に記載のアクティブマトリックス回路基板。
　　【請求項７】
　前記ソース電極と前記ドレーン電極は、インターデジタルに組み合っていることを特徴とする請求項１乃至６のうちのいずれか一つの項に記載のアクティブマトリックス回路基板。
　　【請求項８】
　前記各ピクセル回路の薄膜トランジスタと、前記隣接した他のピクセル回路のストレージキャパシタは、互いに隣接して設けられることを特徴とする請求項１乃至６のうちのいずれか一つの項に記載のアクティブマトリックス回路基板。
　　【請求項９】
　前記各ピクセル回路のセレクトラインは、前記隣接した他のピクセル回路のストレージキャパシタの第２の電極を形成することを特徴とする請求項１乃至６のうちのいずれか一つの項に記載のアクティブマトリックス回路基板。
　　【請求項１０】
　第１の基板上に、第１及び第２のピクセル電極、複数のデータライン、複数のピクセル回路のストレージキャパシタの複数の第１の電極、及び前記複数のピクセル回路の薄膜トランジスタの複数のソース及びドレーン電極を形成する段階と、
　前記各ソース電極と各ドレーン電極との間に有機薄膜からなる半導体層を形成する段階と、
　前記ソース電極、ドレーン電極、前記半導体層及び第１の電極を覆うように絶縁膜を形成する段階と、
　前記絶縁膜上に、複数のセレクトライン、前記複数のピクセル回路のストレージキャパシタの複数の第２の電極、及び前記複数のピクセル回路の薄膜トランジスタの複数のゲート電極を形成する段階と、を含み、
　前記各ピクセル回路のゲート電極と、隣接した他のピクセル回路の第２の電極とが、導電性物質で形成される線状の同一構造物であり、
　前記第１及び第２ピクセル電極のうちの一つと、前記ストレージキャパシタの第２の電極と、ソース／ドレーン電極のうちのいずれか一つとが一体に、単一層で形成され、
　前記絶縁膜は、インクジェットプリンティング、スクリーンプリンティング、オフセットプリンティング又はシャドウマスクを通じた蒸着によって直線上にパターニングされて形成されることを特徴とするアクティブマトリックス回路基板の製造方法。
　　【請求項１１】
　前記各ピクセル回路のゲート電極と、前記隣接した他のピクセル回路の第２の電極とが、導電性物質で形成される直線状の同一構造物であることを特徴とする請求項１０に記載のアクティブマトリックス回路基板の製造方法。
　　【請求項１２】
　前記各ピクセル回路のゲート電極と、前記ゲート電極に連結されたセレクトラインと、前記隣接した他のピクセル回路の第２の電極とが、線状の同一構造物であることを特徴とする請求項１０に記載のアクティブマトリックス回路基板の製造方法。
　　【請求項１３】
　前記各ピクセル回路のゲート電極と、前記ゲート電極に連結されたセレクトラインと、前記隣接した他のピクセル回路の第２の電極とが、直線状の同一構造物であることを特徴とする請求項１２に記載のアクティブマトリックス回路基板の製造方法。
　　【請求項１４】
　前記各ピクセル回路の薄膜トランジスタと重畳されるセレクトラインの部分と、前記隣接した他のピクセル回路の第２の電極とが、直線状の同一構造物であることを特徴とする請求項１０に記載のアクティブマトリックス回路基板の製造方法。
　　【請求項１５】
　前記各ピクセル回路の薄膜トランジスタと重畳されるセレクトラインの部分と、前記隣接した他のピクセル回路の第２の電極とが、直線状の同一構造物であることを特徴とする請求項１０に記載のアクティブマトリックス回路基板の製造方法。」
　
（２）補正事項の整理
（補正事項ａ）
　補正前の請求項１の「前記第１及び第２ピクセル電極のうちの一つと、前記ストレージキャパシタの第２の電極と、ソース／ドレーン電極のうちのいずれか一つとが一体に、単一層で形成される」を、補正後の請求項１の「前記第１及び第２ピクセル電極のうちの一つと、前記ストレージキャパシタの第２の電極と、ソース／ドレーン電極のうちのいずれか一つとが一体に、単一層で形成され、前記各ピクセル回路のゲート電極及び隣接した他のピクセル回路の第２の電極と、前記各ピクセル回路のソース電極、ドレイン電極、半導体層及び隣接した他のピクセル回路の第１の電極との間に介在されて直線状に形成された絶縁膜を更に備える」と補正したこと。
　
（補正事項ｂ）
　補正前の請求項１０の「前記第１及び第２ピクセル電極のうちの一つと、前記ストレージキャパシタの第２の電極と、ソース／ドレーン電極のうちのいずれか一つとが一体に、単一層で形成される」を、補正後の請求項１０の「前記第１及び第２ピクセル電極のうちの一つと、前記ストレージキャパシタの第２の電極と、ソース／ドレーン電極のうちのいずれか一つとが一体に、単一層で形成され、前記絶縁膜は、インクジェットプリンティング、スクリーンプリンティング、オフセットプリンティング又はシャドウマスクを通じた蒸着によって直線上にパターニングされて形成される」と補正したこと。
　
（補正事項ｃ）
　補正前の請求項１２、１５、１８ないし２８を削除するとともに、当該削除に伴って、請求項の番号及び引用する請求項の番号を修正したこと。
　
（３）新規事項追加の有無及び補正の目的の適否についての検討
（３−１）補正事項ａについて
　補正事項ａは、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の【００３１】、【００３７】ないし【００３９】段落及び図３、５、６、８ないし１０の記載に基づく補正である。
　したがって、補正事項ａは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）に規定された新規事項の追加禁止の要件を満たしている。
　しかしながら、この補正は、補正前の請求項１に、「前記各ピクセル回路のゲート電極及び隣接した他のピクセル回路の第２の電極と、前記各ピクセル回路のソース電極、ドレイン電極、半導体層及び隣接した他のピクセル回路の第１の電極との間に介在されて直線状に形成された絶縁膜を更に備える」という新たな発明特定事項を追加する補正であり、補正前の請求項１に係る発明の発明特定事項を限定するものでないから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とするものには該当しない。また、補正事項ａが、特許法第１７条の２第４項のその他のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。
　したがって、補正事項ａは、特許法第１７条の２第４項に規定する要件を満たしていない。
　
（３−２）補正事項ｂについて
　補正事項ｂは、補正前の請求項１０に係る発明の発明特定事項である「前記ソース電極、ドレーン電極、前記半導体層及び第１の電極を覆うように絶縁膜を形成する段階」について、「前記絶縁膜は、インクジェットプリンティング、スクリーンプリンティング、オフセットプリンティング又はシャドウマスクを通じた蒸着によって直線上にパターニングされて形成される」と限定的に減縮する事項を付加する補正である。
　そして、この補正は、当初明細書の【００３４】、【００３５】段落の記載に基づく補正である。
　したがって、補正事項ｂは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしており、同法同条第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　
（３−３）補正事項ｃについて
　補正事項ｃは、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。
　
（３−４）新規事項追加の有無及び補正の目的の適否についてのまとめ
　以上、検討したとおりであるから、本件補正は、特許法第１７条の２第３号に規定する要件を満たす。
　しかしながら、本件補正のうちの補正事項ａは、特許法第１７条の２第４項に規定する要件を満たしていないから、本件補正は、同法同条同項に規定する要件を満たしていない。
　
（４）独立特許要件について
（４−１）検討の前提
　上記（３−１）において検討したとおり、補正事項ａは、特許法第１７条の２第４項に規定する要件を満たしていないが、仮に、この補正が、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものであった場合において、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか否かについて、一応検討する。
　
（４−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１ないし１５に係る発明は、本件補正により補正された明細書、請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし１５に記載されている事項により特定されるとおりのものであって、そのうちの補正後の請求項１に係る発明（以下「補正後の発明」という。）は、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正後の請求項１として記載したとおりのものである。
　なお、上記２．（１）の補正後の請求項１における「前記第１及び第２ピクセル電極のうちの一つと、
前記ストレージキャパシタの第２の電極と、
前記ストレージキャパシタの第１の電極と、
　
「【請求項１】
　第１及び第２のピクセル電極と、
　複数のデータラインと、
　複数のセレクトラインと、
　それぞれが前記データラインのうちの一つに電気的に連結され、前記セレクトラインのうちの互いに隣接した二本のセレクトラインに電気的に連結された複数のピクセル回路と、を備え、
　前記各ピクセル回路は、
　ゲート電極が一本のセレクトラインと連結され、ソース／ドレーン電極のうちのいずれか一つが前記データラインと連結された有機薄膜からなる薄膜トランジスタと、
　第１の電極は、前記ソース／ドレーン電極のうちの他の一つに連結され、第２の電極は、前記ゲート電極が連結されたセレクトラインに隣接した他のセレクトラインに連結されたストレージキャパシタと、を備え、
　前記各ピクセル回路のゲート電極と、隣接した他のピクセル回路の第２の電極とが、線状の同一構造物であり、
　前記第１及び第２ピクセル電極のうちの一つと、前記ストレージキャパシタの第１の電極と、ソース／ドレーン電極のうちのいずれか一つとが一体に、単一層で形成され、
　前記各ピクセル回路のゲート電極及び隣接した他のピクセル回路の第２の電極と、前記各ピクセル回路のソース電極、ドレイン電極、半導体層及び隣接した他のピクセル回路の第１の電極との間に介在されて直線状に形成された絶縁膜を更に備えることを特徴とするアクティブマトリックス回路基板。」
　
（４−３）引用刊行物
（４−３−１）特開２００２−１５１５２２号公報
（４−３−１−１）原査定の拒絶の理由に引用され、本願の優先日前である平成１４年５月２４日に日本国内で頒布された刊行物である特開２００２−１５１５２２号公報（以下「引用刊行物１」という。）には、図１ないし３及び４１ないし４４とともに、以下の事項が記載されている。なお、下線は、当合議体において付加したものである。（以下同様。）
　
「【０００１】
【発明の属する技術分野】本発明は、アクティブマトリクス基板およびその製造方法、ならびに、当該アクティブマトリクス基板を用いた表示装置およびその製造方法に関する。」
「【０００４】まず、図４３および図４４を参照しながら、従来のアクティブマトリクス型表示装置を説明する。図４３は液晶表示装置の概略構成を示しており、図４４は典型的な液晶パネルの断面構成を示している。
【０００５】液晶表示装置は、図４３に示されるように、光を空間的に変調する液晶パネル５０、液晶バネル内のスイッチング素子を選択的に駆動するためのゲートドライブ回路５１、液晶パネル５０内の各画素電極に信号を与えるソースドライブ回路５２、ゲートドライバ／ソースドライバ５３などから構成されている。
【０００６】
液晶パネル５０は、図４４に示されるように、ガラスから形成された一対の透明絶縁基板５４および５５と、これらの基板５４および５５に挟まれた液晶層（例えばツイステッド・ネマティック液晶層）３８と、これらの外側に配置された一対の偏光子５６とを備えている。
【０００７】基板５４の液晶層側面には複数の画素電極１１４がマトリクス状に配列されており、画素電極１１４および対向基板５５上の共通透明電極３６により、液晶層３８の選択された部分に所望の電圧を印加することができる。画素電極１１４は、基板５４上に形成された薄膜トランジスタ１１０および信号配線（不図示）を介してソースドライブ回路５２に接続されている。薄膜トランジスタ１１０のスイッチング動作は、基板５４上に形成された走査配線によって制御される。この走査配線は、ゲートドライバ回路５１に接続されている。
【０００８】一方、
基板５５の液晶層側の面には、ブラックマトリクス３５、カラーフィルタ（Ｒ、Ｇ、Ｂ）、および共通透明電極３６が設けられている。
【０００９】基板５４および基板５５の液晶層側は、いずれも配向膜３７によって覆われ、液晶層３８中には数μｍ径のスペーサ４０が分散されている。
【００１０】
上述の構成を備えた基板５４は、全体として「アクティブマトリクス基板」と称されている。これに対して、基板５５は「対向基板」と称されている。
【００１１】
以下、従来のアクティブマトリクス基板について、その構造を説明する。
「【００４０】本発明の他の目的は、プラスチック基板上に薄膜トランジスタアレイを集積したアクティブマトリクス基板を提供することにある。
【００４１】
本発明の更に他の目的は、上記アクティブマトリクス基板を用いて製造した表示装置を提供することにある。
「【０１０３】
【発明の実施の形態】（第１の実施形態）図１〜図３を参照しながら、本発明によるアクティブマトリクス基板の第１の実施形態を説明する。
【０１０４】まず、図１を参照する。
図１は、本実施形態におけるアクティブマトリクス基板１００のレイアウト構成を模式的に示した平面図である
【０１０５】このアクティブマトリクス基板１００は、ポリエーテルスルホン（ＰＥＳ）等のプラスチック材料から形成された絶縁性基板（以下、「プラスチック基板」と称する。）１と、プラスチック基板１上に形成された薄膜トランジスタアレイ構造を備えている。
【０１０６】
プラスチック基板１の上には、複数の走査配線２および信号配線５が互いに直交するように配列されている。走査配線２および信号配線５は、異なるレイヤに属しており、中間レイヤに設けられた絶縁膜によって電気的に絶縁分離されている。図１では、簡明化のため、７本の走査配線２と８本の信号配線５が示されているが、実際には多数の走査配線２および信号配線５が配列されている。
【０１０７】走査配線２と信号配線５とが交差する領域には、図１において不図示の薄膜トランジスタが形成されている。この薄膜トランジスタを介して信号配線５と電気的に接続される画素電極１４が走査配線２を乗り越えるように配置されている。
【０１０８】次に、図２を参照する。
図２は、アクティブマトリクス基板１００の表示領域の一部を拡大したレイアウト図であり、同一の画素列に属する２つの画素領域を示している
【０１０９】
走査配線２を乗り越えるように配置された画素電極１４からは、信号配線５に対して平行な方向（Ｙ軸方向）に導電部材９が長く延伸している。導電部材９は薄膜トランジスタ１０のドレイン電極として機能するものであり、画素電極１４と薄膜トランジスタ１０とを電気的に相互接続する。
【０１１０】本実施形態では、各薄膜トランジスタ１０を構成する半導体層が走査配線２に対して自己整合的に形成されており、この半導体層を乗り越えるようにして信号配線５および導電部材（ドレイン電極）９が配置されている。或る任意の薄膜トランジスタ１０に接続されるドレイン電極９と、そのドレイン電極９に接続される画素電極１４とは、隣接する別々の走査配線２を横切っている。
図１および図２に示されている例においては、＋Ｙ側から−Ｙ側に向かって走査配線２が選択的に順次駆動される場合、先に選択駆動される走査配線２と交差する位置に画素電極１４が配置されており、この画素電極１４から延びるドレイン電極９は、その次に選択駆動される走査配線２と交差するように配されている。この場合、画素電極１４と、これに重なる走査配線２との間で補助容量が形成される。
【０１１１】次に、図３（ａ）〜（ｃ）を参照する。図３（ａ）は、図２のＡ−Ａ’線断面図であり、図３（ｂ）は、図２のＢ−Ｂ’線断面図である。図３（ｃ）は、走査配線２と、その上に位置している薄膜トランジスタ１０の半導体層６および７を模式的に示す斜視図である。
【０１１２】
本実施形態の薄膜トランジスタ１０は、図３（ａ）に示されるように、下層レベルから順番に、ゲート電極として機能する走査配線２、ゲート絶縁膜４、真性半導体層６、および、不純物添加半導体層７を含む積層構造を有している。本実施形態の真性半導体層６は、ノンドープのアモルファスシリコンから形成されており、不純物添加半導体層７はリン（Ｐ）などのｎ型不純物が高濃度にドープされたｎ
+
微結晶シリコンから形成されている。信号配線５およびドレイン電極９は、それぞれ、コンタクト層として機能する不純物添加半導体層７を介して、半導体層６のソース領域およびドレイン領域と電気的に接続されている。このことから明らかなように、本実施形態では、直線状に延びる信号配線５の一部（走査配線２と交差している部分）が薄膜トランジスタ１０のソース電極８として機能している。
【０１１３】図３（ｃ）に示されるように、半導体層６のうち、ソース領域Ｓとドレイン領域Ｄとの間の領域３１はチャネル領域として機能し、チャネル領域３１の上面には不純物添加半導体層７が存在していない。本実施形態では、チャネルエッチ型のボトムゲート薄膜トランジスタを採用しており、半導体層６のチャネル部の上面は、不純物添加半導体層７を除去する際に、薄くエッチングされている。」
「【０１１７】
本実施形態では、信号配線５、ドレイン電極９、および画素電極１４のすべてが１枚の透明電極膜をパターニングすることにより得られた透明導電層から構成され、信号配線５、ドレイン電極９、および画素電極１４のすべてが同一レイヤに属している。信号配線５、ドレイン電極９、および画素電極１４は、保護絶縁膜１１によって覆われ、その上にはカラーフィルタ３３が設けられている。
「【０３１０】（第１０の実施形態）以上の実施形態では、いずれも走査配線を下層レベルに形成し、薄膜トランジスタの半導体層を上層レベルに形成する構成を採用している。この構成のトランジスタは、ゲート電極として機能する走査配線がトランジスタの最下層レベルに位置するため、「ボトムゲート型トランジスタ（逆スタガー型トランジスタ）」と称されている。
本実施形態では、ゲート電極として機能する走査配線がトランジスタの最上層の設けられている「トップゲート型トランジスタ（正スタガー型トランジスタ）」を用いてアクティブマトリクス基板を構成する。
【０３１１】本実施形態のアクティブマトリクス基板１１００では、図４１（ｃ）および図４２（ｄ）に示されるように、走査配線２が、信号配線５、ドレイン電極９、および画素電極１４の上層レベルに形成され、これら信号配線５、ドレイン電極９、および画素電極１４と交差している。
【０３１２】また、
半導体層６は、信号配線５、ドレイン電極９、および画素電極１４の下層レベルに配置されており、信号配線５、ドレイン電極９、および画素電極１４によって覆われている。走査配線２の真下には必ずゲート絶縁膜４が存在し、走査配線２と画素電極１４との間に補助容量が形成される。
【０３１３】以下、図４１および図４２を参照しながら、本実施形態にかかるアクティブマトリクス基板５００の製造方法を説明する。
【０３１４】まず、
図４２（ａ）に示すように、プラスチック基板１上に、ノンドープのアモルファスシリコンからなる真性半導体層６、Ｐ（リン）等がドープされた不純物添加半導体層７、およびＡＰＣ（Ａｇ−Ｐｄ−Ｃｕ：銀合金）からなる反射金属膜９６を積層した後、レジストマスク９２を形成する。
レジストマスク９２は、第１の実施形態の場合と同様に、信号配線５、ドレイン電極９、画素電極１４を規定する相対的に厚い部分９２ａと、信号配線５とドレイン電極９との間の領域を規定する相対的に薄い部分９２ｂとを有している。
【０３１５】次に、
レジストマスク９２を用いて、反射金属膜９６、不純物添加半導体層７および真性半導体層６を順次エッチングする。図４１（ａ）および図４２（ｂ）は、このエッチングが完了した段階の構成を示している。
【０３１６】次に、
例えば酸素プラズマアッシングなどにより、薄膜トランジスタのチャネル領域を覆っていたレジスト部分９２ｂを除去した後、再び、反射金属膜９６、および不純物添加半導体層７のエッチングを行なう。レジストマスク９２を除去することより、図４１（ｂ）および図４２（ｃ）に示される構造を作製することができる。
【０３１７】次に、
ＣＶＤ法を用いて、厚さ４００ｎｍのＳｉＮ
x
からなるゲート絶縁膜４、厚さ２００ｎｍのＡｌＮｄ膜を積層した後、第２マスクを用いて、ＡｌＮｄをパターニングし、図４１（ｂ）および図４２（ｄ）に示されるように、走査配線２を形成する。
【０３１８】この後、
走査配線２をマスクとするエッチング工程を行ない、走査配線２によって覆われていない領域に位置するゲート絶縁膜４および真性半導体層６を除去する。その結果、図４１（ｃ）および図４２（ｅ）に示される構造が得られる。
　
（４−３−１−２）引用刊行物１の図４１において、「走査配線２」及び「信号配線５」は、直線状に延び、複数形成されていることは明らかである。
　
（４−３−１−３）引用刊行物１の「【０１０３】
【発明の実施の形態】（第１の実施形態）図１〜図３を参照しながら、本発明によるアクティブマトリクス基板の第１の実施形態を説明する。」
「【０１１２】
本実施形態の薄膜トランジスタ１０は、図３（ａ）に示されるように、下層レベルから順番に、ゲート電極として機能する走査配線２、ゲート絶縁膜４、真性半導体層６、および、不純物添加半導体層７を含む積層構造を有している。・・・本実施形態では、直線状に延びる信号配線５の一部（走査配線２と交差している部分）が薄膜トランジスタ１０のソース電極８として機能している。
「【０３１０】（第１０の実施形態）以上の実施形態では、いずれも走査配線を下層レベルに形成し、薄膜トランジスタの半導体層を上層レベルに形成する構成を採用している。この構成のトランジスタは、ゲート電極として機能する走査配線がトランジスタの最下層レベルに位置するため、「ボトムゲート型トランジスタ（逆スタガー型トランジスタ）」と称されている。
本実施形態では、ゲート電極として機能する走査配線がトランジスタの最上層の設けられている「トップゲート型トランジスタ（正スタガー型トランジスタ）」を用いてアクティブマトリクス基板を構成する。
【０３１１】本実施形態のアクティブマトリクス基板１１００では、図４１（ｃ）および図４２（ｄ）に示されるように、走査配線２が、信号配線５、ドレイン電極９、および画素電極１４の上層レベルに形成され、これら信号配線５、ドレイン電極９、および画素電極１４と交差している。
【０３１２】また、
半導体層６は、信号配線５、ドレイン電極９、および画素電極１４の下層レベルに配置されており、信号配線５、ドレイン電極９、および画素電極１４によって覆われている。走査配線２の真下には必ずゲート絶縁膜４が存在し、走査配線２と画素電極１４との間に補助容量が形成される。」
　
（４−３−１−４）図４２（ｃ）からは、２本の走査配線２のうち紙面上方の走査配線２と２個の画素電極１４のうち紙面上方の画素電極１４とによって形成される「補助容量」に着目すると、当該「補助容量」は、紙面下方の走査配線２の一部がゲート電極として機能する「薄膜トランジスタ」の「ドレイン電極」として機能する「導電部材９」と接続される紙面上方の画素電極１４と、紙面上方の走査配線２（すなわち、前記「薄膜トランジスタ」の「ゲート電極として機能する」紙面下方の「走査配線２」に隣接する「走査配線２」）とにより構成されていることが見て取れる。
　
（４−３−１−５）引用刊行物１の「【０３１７】次に、
ＣＶＤ法を用いて、厚さ４００ｎｍのＳｉＮxからなるゲート絶縁膜４、厚さ２００ｎｍのＡｌＮｄ膜を積層した後、第２マスクを用いて、ＡｌＮｄをパターニングし、図４１（ｂ）および図４２（ｄ）に示されるように、走査配線２を形成する。
【０３１８】この後、
走査配線２をマスクとするエッチング工程を行ない、走査配線２によって覆われていない領域に位置するゲート絶縁膜４および真性半導体層６を除去する。
　
（４−３−１−６）引用刊行物１の「【０００６】
液晶パネル５０は、図４４に示されるように、ガラスから形成された一対の透明絶縁基板５４および５５と、これらの基板５４および５５に挟まれた液晶層（例えばツイステッド・ネマティック液晶層）３８と、これらの外側に配置された一対の偏光子５６とを備えている。
「【０００８】一方、
基板５５の液晶層側の面には、ブラックマトリクス３５、カラーフィルタ（Ｒ、Ｇ、Ｂ）、および共通透明電極３６が設けられている。
「【００１０】
上述の構成を備えた基板５４は、全体として「アクティブマトリクス基板」と称されている。これに対して、基板５５は「対向基板」と称されている。
【００１１】
以下、従来のアクティブマトリクス基板について、その構造を説明する。
「【００４１】
本発明の更に他の目的は、上記アクティブマトリクス基板を用いて製造した表示装置を提供することにある。
　
（４−３−１−７）そうすると、引用刊行物１には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「画素電極１４が形成されたアクティブマトリクス基板と、
共通透明電極が形成された対向基板と、
から構成される液晶表示パネルであって、
　前記アクティブマトリクス基板は、
　画素電極１４と、
　直線状に延びる複数の信号配線５と、
　直線状に延びる複数の走査配線２と、
　前記走査配線２の一部がゲート電極として機能し、前記信号配線５の一部（前記走査配線２と交差している部分）がソース電極として機能している薄膜トランジスタであって、前記画素電極１４から延伸した導電部材９が、前記薄膜トランジスタのドレイン電極として機能し、前記導電部材９は、前記画素電極１４と前記薄膜トランジスタとを電気的に相互接続している薄膜トランジスタと、
　前記走査配線２と前記画素電極１４との間に形成された補助容量であって、前記薄膜トランジスタのドレイン電極として機能する導電部材９と電気的に相互接続している前記画素電極１４と前記薄膜トランジスタのゲート電極として機能する前記走査配線２に隣接する前記走査配線２とから形成され、前記走査配線２の真下にのみゲート絶縁膜４が形成された補助容量を備え、
  前記薄膜トランジスタを構成する半導体層６は、前記信号配線５、ドレイン電極として機能する前記導電部材９、および前記画素電極１４の下層レベルに配置されている、
液晶表示パネル。」
　
（４−３−２）特表２００３−５０８８０７号公報
　原査定の拒絶の理由に引用され、本願の優先日前である平成１５年３月４日に日本国内で頒布された刊行物である特表２００３−５０８８０７号公報（以下「引用刊行物２」という。）には、図３とともに、以下の事項が記載されている。　
　
「【０００２】
　（発明の分野）
　本発明は、トランジスタの設計に関し、より詳細には、電子ディスプレイをアドレス指定するための、プリントされた有機トランジスタの設計に関する。」
「【０００９】
　（発明の要旨）
　本開示において、新規なトランジスタの設計を含むピクセルのレイアウトについて詳述する。この新規な設計を用いれば、各ピクセルを駆動する際に大量の電流を必要とする特定の種類のディスプレイにおいてバックプレーンを作成し、アクティブマトリクスバックプレーンの使用を可能にする別の処理方式を可能にすることができるようになる。
　　　【００１０】
　一局面において、本発明は、複数のピクセルを含む電子ディスプレイと共に用いられるトランジスタを特徴とする。上記トランジスタは、基板と、ゲート電極および上記ゲート電極と接触するゲート誘電体と、半導体層と、ピクセル電極および上記半導体層と接触するデータ線電極とを含む。上記ピクセル線電極および上記データ線電極はチャネルを規定し、上記チャネルは、上記ピクセル線電極と上記データ線電極との間の距離として規定される長さ（約１０ミクロンより大きく、好適には約２５ミクロン）を有する。
　　　【００１１】
　一実施形態において、上記ゲート電極は上記基板に隣接し、上記ゲート誘電体は上記ゲート電極に隣接し、上記半導体層は上記ゲート誘電体に隣接し、上記ピクセル線電極および上記データ線電極は上記半導体層に隣接する。別の実施形態において、上記ゲート電極は上記基板に隣接し、上記ゲート誘電体は上記ゲート電極に隣接し、上記ピクセル線電極および上記データ線電極は上記ゲート誘電体に隣接し、上記半導体は上記ピクセル線電極および上記データ線電極に隣接する。さらに別の実施形態において、上記ピクセル線電極および上記データ線電極は上記基板に隣接し、上記半導体層は上記ピクセル線電極および上記データ線電極に隣接し、上記ゲート誘電体は上記半導体層に隣接し、上記ゲート電極は上記ゲート誘電体に隣接する。さらに別の実施形態において、上記半導体層は上記基板に隣接し、上記ピクセル線電極および上記データ線電極は上記半導体層に隣接し、上記ゲート誘電体は上記半導体層に隣接し、上記ゲート電極は上記ゲート誘電体に隣接する。
　　　【００１２】
　一実施形態において、上記ピクセル電極は、上記トランジスタのソース電極およびドレイン電極から選択された１つの電極である。一実施形態において、上記ピクセル線電極および上記データ線電極は内部ディジタル構造である。一実施形態において、上記データ線電極は上記ディスプレイのデータ線を含む。
　　　【００１３】
　別の実施形態において、上記ピクセル線電極および上記データ線電極は、両者の間に螺旋形状を規定するように構成される。別の実施形態において、上記ピクセル線電極および上記データ線電極は、非直線形状であるトランジスタチャネルを規定する。一実施形態において、上記トランジスタは電界効果トランジスタである。
　　　【００１４】
　一実施形態において、上記半導体層は有機半導体層を含む。例えば、上記半導体層は、レジオレギュラー　ポリ（ｒｅｇｉｏｒｅｇｕｌａｒ　ｐｏｌｙ）（３−ヘキシル　チオフェン）、ポリチオフェン、ポリ（３−アルキルチオフェン）、アルキル置換したオリゴチオフェン、ポリチエニレンビニレン（ｐｏｌｙｔｈｉｅｎｙｌｅｎｅｖｉｎｙｌｅｎｅ）、ポリ（パラ−フェニレンビニレン（ｐｏｌｙ（ｐａｒａ−ｐｈｅｎｙｌｅｎｅｖｉｎｙｌｅｎｅ））およびこれらのポリマーをドープしたもの、ならびにアルファ−ヘキサチエニレンなどのオリゴマー半導体を含み得る。
【００１５】一実施形態において、スクリーンプリント、ステンシルプリント、インクジェットプリント、フレキソ−グラビアプリントおよびオフセットプリントから選択された堆積技術によって寸法Ｌの値が規定された場合、上記チャネルの形状から所定のＷ／Ｌ比が得られる。上記チャネルの形状から、半導体の多数キャリアの導電率に基づいて選択されるＷ／Ｌ比を得ることができる。あるいは、上記チャネルの形状から、半導体の少数キャリアの導電率に基づいて選択されるＷ／Ｌ比も得ることができる。」
「【００５３】
　図３は、アクティブマトリクスディスプレイ内のピクセル２００の従来の設計を示す。この設計において、ＴＦＴはピクセル電極に近接している。図３において、ピクセル領域は、ピクセル電極３２０またはディスプレイ電極３２０と呼ばれ得る電極によって規定される。図３において、ディスプレイ電極３２０の左上部分は、ＴＦＴのソース１２０電極である。ＴＦＴのドレイン１３０電極はデータ線３３０に接続され、ＴＦＴのゲート１１０電極は選択線３１０に接続される。動作中、ピクセルが表示しようとする情報（「データ」）は、データ線３３０上の電圧信号として表される。データ線３３０とピクセル３２０電極またはディスプレイ３２０電極との接続は、制御（「選択」）電圧を選択線３１０に印加することによって達成され、この電圧はゲート１１０電極に伝えられる。選択線３１０の電圧は、ＴＦＴスイッチを閉じさせて、ドレイン１３０およびソース１２０を介してデータ線３３０信号をディスプレイ電極３２０に伝えるか、または、ＴＦＴを開けさせて、ピクセル電極３２０またはディスプレイ電極３２０に全く信号を伝えないかのいずれかである。」
　
（４−４）対比
（４−４−１）刊行物発明の「画素電極１４」及び「対向電極」は、補正後の発明の「第１及び第２のピクセル電極」に相当する。
　
（４−４−２）刊行物発明の「直線状に延びる複数の走査配線２」、及び「直線状に延びる複数の信号配線５」は、各々補正後の発明の「複数のセレクトライン」及び「複数のデータライン」に相当する。
　
（４−４−３）刊行物発明の「薄膜トランジスタ」においても、「ゲート電極」が「走査配線２」と連結され、「ソース電極」が「信号配線５」と連結されていることは明らかである。したがって、刊行物発明の「走査配線２の一部がゲート電極として機能し、直線状に延びる」「信号配線５の一部（前記走査配線２と交差している部分）がソース電極として機能している薄膜トランジスタ」と、補正後の発明の「ゲート電極が一本のセレクトラインと連結され、ソース／ドレーン電極のうちのいずれか一つが」「データラインと連結された有機薄膜からなる薄膜トランジスタ」とは、「ゲート電極が一本のセレクトラインと連結され、ソース／ドレーン電極のうちのいずれか一つが」「データラインと連結された」「薄膜トランジスタ」という点で共通する。
　
（４−４−４）刊行物発明の「薄膜トランジスタのドレイン電極として機能する導電部材９と電気的に相互接続している」「画素電極１４」において、「補助容量」の電極として機能する部分は、補正後の発明の「ソース／ドレーン電極のうちの他の一つに連結され」た「第１の電極」に相当し、刊行物発明の「前記薄膜トランジスタのゲート電極として機能する前記走査配線２に隣接する前記走査配線２」において、「補助容量」の電極として機能する部分は、補正後の発明の「ゲート電極が連結されたセレクトラインに隣接した他のセレクトラインに連結された」「第２の電極」に相当する。
  したがって、刊行物発明の「補助容量」は、補正後の発明の「ストレージキャパシタ」に相当する。
　
（４−４−５）刊行物発明の「薄膜トランジスタ」及び「補助容量」から構成される回路は、１つの「信号線５」と互いに隣接した２本の「走査配線２」に接続されているから、補正後の発明の「ピクセル回路」に相当する。また、このような「回路」は、複数個形成されていることは明らかである。
　
（４−４−６）図４２（ｅ）から、刊行物発明の「薄膜トランジスタ」の「その一部がゲート電極として機能」する「走査配線２」と、刊行物発明の「補助容量」に隣接して形成された「補助容量」の電極を構成する「走査配線２」は、直線状の同一構造物であることは明らかである。
　
（４−４−７）前述のように、刊行物発明の「「画素電極１４」において、「補助容量」の電極として機能する部分は、補正後の発明の「第１の電極」に相当する。
　また、引用刊行物１の「【０１１７】本実施形態では、信号配線５、ドレイン電極９、および画素電極１４のすべてが１枚の透明電極膜をパターニングすることにより得られた透明導電層から構成され、信号配線５、ドレイン電極９、および画素電極１４のすべてが同一レイヤに属している。・・・」という記載から、刊行物発明の「画素電極１４」は、「薄膜トランジスタのドレイン電極として機能」する「導電部材９」と一体に、単一層で形成されていることは明らかである。
　したがって、刊行物発明の「画素電極１４」は、補正後の発明の「ストレージキャパシタの第１の電極と、ソース／ドレーン電極のうちのいずれか一つと」「一体に、単一層で形成され」た「第１及び第２ピクセル電極のうちの一つ」に相当する。
　
（４−４−８）刊行物発明の「薄膜トランジスタ」の「その一部がゲート電極として機能」する「走査配線２の真下のみに」「形成され」た「ゲート絶縁膜４」は、当該「薄膜トランジスタ」の「その一部がゲート電極として機能」する「走査配線２」及び刊行物発明の「補助容量」に隣接して形成された「補助容量」の電極を構成する「走査配線２」と、刊行物発明の「薄膜トランジスタ」の「ソース電極として機能している」「信号配線５」、「ドレイン電極として機能し」ている「導電部材９」及び「薄膜トランジスタを構成する半導体層６」の間に介在されており、「走査配線２」と同じく「直線状に」形成されていることは明らかである。
　
（４−４−９）刊行物発明の「液晶表示パネル」は、補正後の発明の「アクティブマトリックス回路基板」に相当する。
　
（４−４−１０）そうすると、補正後の発明と刊行物発明とは、
「第１及び第２のピクセル電極と、
　複数のデータラインと、
　複数のセレクトラインと、
　それぞれが前記データラインのうちの一つに電気的に連結され、前記セレクトラインのうちの互いに隣接した二本のセレクトラインに電気的に連結された複数のピクセル回路と、を備え、
　前記各ピクセル回路は、
　ゲート電極が一本のセレクトラインと連結され、ソース／ドレーン電極のうちのいずれか一つが前記データラインと連結された薄膜トランジスタと、
　第１の電極は、前記ソース／ドレーン電極のうちの他の一つに連結され、第２の電極は、前記ゲート電極が連結されたセレクトラインに隣接した他のセレクトラインに連結されたストレージキャパシタと、を備え、
　前記各ピクセル回路のゲート電極と、隣接した他のピクセル回路の第２の電極とが、線状の同一構造物であり、
　前記第１及び第２ピクセル電極のうちの一つと、前記ストレージキャパシタの第２の電極と、ソース／ドレーン電極のうちのいずれか一つとが一体に、単一層で形成され、
　前記各ピクセル回路のゲート電極及び隣接した他のピクセル回路の第２の電極と、前記各ピクセル回路のソース電極、ドレイン電極、半導体層及び隣接した他のピクセル回路の第１の電極との間に介在されて直線状に形成された絶縁膜を更に備えることを特徴とするアクティブマトリックス回路基板。」である点で一致し、次の点で相違する。
　
（相違点）補正後の発明の「薄膜トランジスタ」は、「有機薄膜からなる」のに対し、刊行物発明の「薄膜トランジスタ」は、そのような特定がなされていない点。
　
（４−５）判断
　以下、上記相違点について、検討する。
　引用刊行物２には、アクティブマトリクスディスプレイにおけるＴＦＴ（薄膜トランジスタ）の半導体層として有機半導体層を用いることが記載されているとともに、当該引用刊行物２の【００１５】段落には、有機半導体層からなる層をプリント技術を用いて作成することが記載されている。そして、プリント技術を用いることにより、シリコンを材料として用いる場合と比較して、製造工程が簡単にできることは、当業者にとって自明であるから、刊行物発明及び引用刊行物２に記載された発明の両方に接した当業者であれば、製造工程を簡単にすることを目指し、刊行物発明の「薄膜トランジスタ」の「半導体層６」として、引用刊行物２に記載されている「有機半導体層」を用いることにより、補正後の発明のように「有機薄膜からなる薄膜トランジスタ」とすることは、当業者が容易になし得たことである。
　よって、上記相違点は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−６）独立特許要件についてのまとめ
　以上検討したとおり、補正後の発明と刊行物発明との相違点は、引用刊行物２に記載された発明を勘案することにより、当業者が、容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができない。
　
（５）補正の却下についてのむすび
　本件補正は、特許法第１７条の２第４項に規定する要件を満たさないものであり、また、仮に、そのような違反がなく、本件補正が特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するとした場合においても、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成２３年３月９日になされた手続補正は上記のとおり却下されたので、本願の請求項１ないし２８に係る発明は、平成２２年１月１５日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし２８に記載されている事項により特定されるとおりのものであって、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正前の請求項１として記載したとおりのものである。
　
４．刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された刊行物には、上記２．（４−３−１−１）及び（４−３−２）に記載したとおりの事項及び（４−３−１−７）において認定した発明（刊行物発明）が記載されているものと認められる。
　
 ５．判断
　上記２．（３−１）において検討したとおり、補正後の請求項１は、補正前の請求項１に、「前記各ピクセル回路のゲート電極及び隣接した他のピクセル回路の第２の電極と、前記各ピクセル回路のソース電極、ドレイン電極、半導体層及び隣接した他のピクセル回路の第１の電極との間に介在されて直線状に形成された絶縁膜を更に備える」という新たな発明特定事項を追加したものである。逆に言えば本件補正前の請求項１に係る発明（本願発明）は，補正後の発明から上記新たな発明特定事項をなくしたものである。
　そうすると、上記２．（４）において検討したように、補正後の発明が，引用刊行物１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用刊行物１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものといえる。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。