【事件の表示】
　特願２００８−５２９３４１「高速用途においてパラレルデータをシリアルデータに変換する方法および装置」拒絶査定不服審判事件〔平成１９年　３月　８日国際公開、ＷＯ２００７／０２８０９５、平成２１年　２月１９日国内公表、特表２００９−５０７４３１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００６年　８月３１日（パリ条約による優先権主張外国庁受理２００５年　９月　１日、（ＵＳ）米国）を国際出願日とする出願であって、平成２３年　３月　１日付けで拒絶査定がなされ、これに対し、平成２３年　７月　８日付けで審判請求がなされるとともに同日付けで手続補正がなされたものである。
　
第２．補正却下の決定
［結論］
　　平成２３年　７月　８日付けの手続補正を却下する。
　
［理由］
１．本願発明と補正後の発明
　平成２３年　７月　８日付け手続補正（以下、「本件補正」という。）は、補正前の特許請求の範囲の請求項６に記載された
「　【請求項６】
　データソート装置（６４）であって、
　８本のデータバス上でデータ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）をパラレルに受信し、かつ、前記データ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）を４本のデータバスで送信するように構成された第１のスイッチング段であって、前記第１のスイッチング段は複数のスイッチ（７０）を備え、前記複数のスイッチ（７０）の各々は各クロック信号（ＲＣＫ＜１＞、ＲＣＫ＜２＞、ＦＣＫ＜１＞、ＦＣＫ＜２＞）によって制御され、各クロック信号（ＲＣＫ＜１＞、ＲＣＫ＜２＞、ＦＣＫ＜１＞、ＦＣＫ＜２＞）は互いに異なる位相を有する、第１のスイッチング段と、
　前記第１のスイッチング段から前記４本のデータバス上で前記データ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）を受信し、かつ、前記データ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）を２本のデータバスで送信するように構成された第２のスイッチング段と、
　前記第２のスイッチング段から前記２本のデータバス上で前記データ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）を受信し、かつ、前記データを出力バス（５８）でシリアルに送信するように構成された最終スイッチング段（７２）と、
　を備えることを特徴とするデータソート装置（６４）。」
という発明（以下、「本願発明」という。）を
「　【請求項６】
　データソート装置（６４）であって、
　８本のデータバス上でデータ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）をパラレルに受信し、かつ、前記データ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）を４本のデータバスで送信するように構成された第１のスイッチング段であって、前記第１のスイッチング段は複数のスイッチ（７０）を備え、前記複数のスイッチ（７０）の各々は各クロック信号（ＲＣＫ＜１＞、ＲＣＫ＜２＞、ＦＣＫ＜１＞、ＦＣＫ＜２＞）によって制御され、各クロック信号（ＲＣＫ＜１＞、ＲＣＫ＜２＞、ＦＣＫ＜１＞、ＦＣＫ＜２＞）は互いに異なる位相を有
し、前記クロック信号のうちの一部の信号（ＲＣＫ＜１＞、ＲＣＫ＜２＞）は１つの基準クロック信号（ＤＬＬＣＬＫ）の立ち上がりエッジでデータを解放し、前記クロック信号のうちの他の一部の信号（ＦＣＫ＜１＞、ＦＣＫ＜２＞）は前記基準クロック信号（ＤＬＬＣＬＫ）の立ち下がりエッジでデータを解放し、各スイッチ毎の少なくとも１つのデータバスがデータラッチ（６８）を備える
　前記第１のスイッチング段から前記４本のデータバス上で前記データ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）を受信し、かつ、前記データ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）を２本のデータバスで送信するように構成された第２のスイッチング段と、
　前記第２のスイッチング段から前記２本のデータバス上で前記データ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）を受信し、かつ、前記データを出力バス（５８）でシリアルに送信するように構成された最終スイッチング段（７２）と、
　を備えることを特徴とするデータソート装置（６４）。」
という発明（以下、「補正後の発明」という。）に補正することを含むものである。（当審注：アンダーラインは補正箇所を示す。）
　
２．補正の適否
（１）新規事項の有無、補正の目的要件
　本件補正では、補正前の特許請求の範囲の請求項６に記載された「第１のスイッチング段」に関し、「各クロック信号（ＲＣＫ＜１＞、ＲＣＫ＜２＞、ＦＣＫ＜１＞、ＦＣＫ＜２＞）」が「前記クロック信号のうちの一部の信号（ＲＣＫ＜１＞、ＲＣＫ＜２＞）は１つの基準クロック信号（ＤＬＬＣＬＫ）の立ち上がりエッジでデータを解放し、前記クロック信号のうちの他の一部の信号（ＦＣＫ＜１＞、ＦＣＫ＜２＞）は前記基準クロック信号（ＤＬＬＣＬＫ）の立ち下がりエッジでデータを解放」することを限定するとともに、「各スイッチ毎の少なくとも１つのデータバスがデータラッチ（６８）を備える」ことを限定するから、特許請求の範囲を減縮するものである。
　そして、本件補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（新規事項）及び平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（補正の目的）の規定に適合している。
　
（２）独立特許要件
　本件補正は特許請求の範囲の減縮を目的とするものであるから、上記補正後の発明が特許出願の際独立して特許を受けることができるものであるのか否かについて以下検討する。
　
［補正後の発明］
　上記「１．本願発明と補正後の発明」の項で「補正後の発明」として認定したとおりのものである。
　
［引用発明］
（Ａ）原査定の拒絶理由に引用された特開平８−３４０２５９号公報（以下、「引用例１」という。）には、「並直列変換回路」として、図面とともに以下の事項が記載されている。
　
イ．「【００１８】しかし、上記のように、従来の並直列変換回路では、選択器、シフトレジスタ又は制御ユニットなどの複数の回路を信号が伝達する間に遅延時間の蓄積が起こり、その結果、並直列変換回路全体では遅延時間が大きくなり、並直列変換回路の動作の高速化を図る際の障害となっていた。
【００１９】本発明は、このような遅延時間蓄積の問題を解決し、高速な並直列変換回路を得ることを目的とする。」（４頁５欄）
　
ロ．「【００３１】図１において、並直列変換回路５０は、７つの二入力一出力選択器５１〜５７と、該各選択器５１〜５７の動作を制御する制御ユニット５８とからなる。並直列変換回路５０の出力部をなす選択器５１の入力端子Ａには選択器５２の出力端子が、選択器５１の入力端子Ｂには選択器５３の出力端子が接続されている。更に、選択器５２の入力端子Ａには選択器５４の出力端子が、選択器５２の入力端子Ｂには選択器５５の出力端子が接続され、選択器５３の入力端子Ａには選択器５６の出力端子が、選択器５３の入力端子Ｂには選択器５７の出力端子が接続されている。なお、上記各々の選択器５１〜５７は、選択制御信号ctrl_51〜57が「Ｈ」のとき入力端子Ａを、「Ｌ」のとき入力端子Ｂを選択するものである。
【００３２】選択器５４の入力端子ＡにはデータＸ0、入力端子ＢにはデータＹ0が、選択器５５の入力端子ＡにはデータＸ2、入力端子ＢにはデータＹ2が、選択器５６の入力端子ＡにはデータＸ1、入力端子ＢにはデータＹ1が、選択器５７の入力端子ＡにはデータＸ3、入力端子ＢにはデータＹ3が入力される。」（４頁６欄〜５頁７欄）
　
ハ．「【００３３】図２は、上記図１で示した制御ユニット５８の回路例を示した図であり、図３は、図２で示した制御ユニット５８の動作を示したタイミングチャート図である。図２において、制御ユニット５８は、アップエッジで動作する６つの分周器５８ａ〜５８ｆからなり、分周器５８ａ，５８ｃ，５８ｅの入力端子は負論理の入力となっている。分周器５８ａ及び５８ｂの入力端子と、分周器５８ｅの出力端子とは互いに接続され、分周器５８ｃ及び５８ｄの入力端子と、分周器５８ｆの出力端子とは互いに接続されている。更に分周器５８ｅ及び５８ｆの入力端子が接続され、外部からのクロック信号ＣＬＫが入力される。
【００３４】また、分周器５８ａの出力端子は選択器５４の制御入力端子に、分周器５８ｂの出力端子は選択器５５の制御入力端子に、分周器５８ｃの出力端子は選択器５６の制御入力端子に、分周器５８ｄの出力端子は選択器５７の制御入力端子に、分周器５８ｅの出力端子は選択器５２の制御入力端子に、分周器５８ｆの出力端子は選択器５３の制御入力端子に接続されている。なお、上記制御入力端子とは、選択器が入力端子の選択を行うための選択制御信号が入力される入力端子を示す。
【００３５】選択器５１の制御入力端子にはクロック信号ＣＬＫが選択制御信号ctrl_51として入力される。また、上記分周器５８ａからの出力信号は選択器５４の選択制御信号ctrl_54となり、分周器５８ｂからの出力信号は選択器５５の選択制御信号ctrl_55となり、分周器５８ｃからの出力信号は選択器５６の選択制御信号ctrl_56となり、分周器５８ｄからの出力信号は選択器５７の選択制御信号ctrl_57となり、分周器５８ｅからの出力信号は選択器５２の選択制御信号ctrl_52となり、分周器５８ｆからの出力信号は選択器５３の選択制御信号ctrl_53となる。これら各選択制御信号は、図３から分かるように周期又は位相がすべて異なっている。」（５頁７欄）
　
ニ．「【００３６】ここで、上記選択器５１〜５７で使用される選択器の動作を説明する。図４は、選択器５１〜５７で使用される選択器の動作を示したタイミングチャート図である。なお、ctrlは選択制御信号を示している。図４において、選択器が入力端子Ａを選択してデータＤ0を出力している間に、入力端子Ｂへの入力データをデータＤ1に交換し、入力端子ＢへのデータＤ1は入力端子Ｂが選択されるのを待っている状態となる。入力データを交換するという動作は何らかの遅延を伴うが、入力端子Ａが選択されている時間よりも該遅延時間が短く、次に入力端子Ｂが開くまでに入力端子Ｂへの入力データの値が確定していれば、入力データを交換する動作の遅延は選択器の出力信号に現れない。このため、選択器の出力信号に現れる遅延は選択器が入力端子を切り替える動作を行う際に生じる遅延のみとなる。
【００３７】このことは、入力端子Ａにおける入力データの交換の際においても同様である。特に、入力端子Ａ及びＢが周期的に交互に選択される場合について考えると、入力端子Ａへの入力データは入力端子Ｂが選択される度に交換され、逆に入力端子Ｂへの入力データは入力端子Ａが選択される度に交換されるため、入力データはその２倍の周期で交換され、かつ、入力端子Ａ及びＢの入力データの交換は互いに半周期ずれて行われることが分かる。」（５頁７〜８欄）
　
ホ．「【００３８】図５は、図１及び図２で示した並直列変換回路５０におけるデータの流れ、特に選択器５４，５２，５１を通るデータＸ0，Ｙ0及び選択器５６，５３，５１を通るデータＸ1，Ｙ1のデータの流れを示したタイミングチャート図である。なお、図５において、一点鎖線は選択器５１，５２，５３，５４，５６におけるそれぞれの選択制御信号ctrl_51，52，53，54，56を示している。選択器５１への入力データの交換の周期は、選択器５１が出力を切り替える動作の周期の２倍であることから、選択器５２が入力端子を切り替える動作の周期は選択器５１の２倍であることが分かる。同様に、選択器５４の動作の周期は選択器５２の２倍であり、選択器５４における入力データの交換の周期は選択器５４が出力を切り替える動作の周期の更に２倍となる。
【００３９】データＸ0は、選択器５４を通過し、選択器５２の入力端子Ａが選択されるのを待つ。選択器５２が入力端子Ａを選択すると、データＸ0は、選択器５２を通過し、選択器５１が入力端子Ａを選択するのを待つ。このように１段ずつデータ信号が進んでいく動作によって、各選択器は前段からの遅延を蓄積することなく、次段へと信号を伝えていくことができる。」（５頁８欄）
　
ヘ．「【００４０】図６は、図１及び図２で示した並直列変換回路５０における各選択器、特に選択器５１〜５４及び５７における入力データ交換のタイミングを説明するためのタイミングチャート図である。なお、図６において、一点鎖線は選択器５１，５２，５３，５４，５７におけるそれぞれの選択制御信号ctrl_51，52，53，54，57を示している。
【００４１】並直列変換回路５０が連続してデータを出力し続けるには、並直列変換回路５０がデータを出力する一方でこれと平行して入力データを交換する必要がある。図６において、並直列変換回路５０がデータＸ3を出力したｔ0から時間Ｔ後のｔ1には、選択器５４はデータＺ0を出力しなければならないため、データＸ0〜Ｘ3をデータＺ0〜Ｚ3に交換する動作をｔ1までに終了していなければならない。しかし、選択器５４が上記ｔ1にデータＺ0を出力するのは、選択器５２が選択器５５からの出力データを選択している間に、選択器５４の出力端子をデータＺ0に確定させておくためである。
【００４２】このことから、並直列変換回路５０がｔ0にデータＸ3を出力してから、次に選択器５２が選択器５４からの出力データを選択するｔ2までに、データＸ0〜Ｘ3からデータＺ0〜Ｚ3にデータ交換を行い、選択器５４の出力端子がデータＺ0に確定していればよい。すなわち、並直列変換回路５０は、上記ｔ0〜ｔ2までの時間３Ｔの間に上記動作を完了させて、途切れることなくデータを出力する。これに対して、図３２及び図３４で示した従来の並直列変換回路では、時間４Ｔの間にデータ交換を行うようになっていた。」（５頁８欄〜６頁９欄）
　
　上記引用例１の記載及び図面並びにこの分野の技術常識を考慮すると、
（ａ）上記イ．の記載から、引用例１には高速な動作を行うことができる「並直列変換回路５０」が記載されているものと認められ、同ロ．の記載及び図１から、引用例１の「並直列変換回路５０」は、複数の「選択器５４〜５７」を備え、８本のデータ信号線でデータ（Ｘ０、Ｙ０、Ｘ２、Ｙ２、Ｘ１、Ｙ１、Ｘ３、Ｙ３）をパラレルに入力し、当該データ（Ｘ０、Ｙ０、Ｘ２、Ｙ２、Ｘ１、Ｙ１、Ｘ３、Ｙ３）を４本のデータ信号線で出力するように構成されていることが明らかである。
（ｂ）上記ハ．の記載から、引用例１において、複数の「選択器５４〜５７」の各々は「クロック信号ＣＬＫ（選択制御信号ctrl_51）」を分周した「選択制御信号ctrl_54, 55, 56, 57」によって制御され、同ハ．【００３５】の「・・・これら各選択制御信号は、図３から分かるように周期又は位相がすべて異なっている。」という記載及び図３から、当該「選択制御信号ctrl_54, 55, 56, 57」が互いに異なる位相を有することは明らかである。
（ｃ）図３から、「選択器５４」の「選択制御信号ctrl_54」の立ち上がり及び立ち下がりエッジは「クロック信号（選択制御信号ctrl_51）」の立ち下がりエッジとなることが読み取れ、同様に、「選択器５５」の「選択制御信号ctrl_55」の立ち上がり及び立ち下がりエッジは「クロック信号（選択制御信号ctrl_51）」の立ち下がりエッジとなること、さらに、「選択器５６」の「選択制御信号ctrl_56」の立ち上がり及び立ち下がりエッジは「クロック信号（選択制御信号ctrl_51）」の立ち上がりエッジとなること、及び、「選択器５７」の「選択制御信号ctrl_57」の立ち上がり及び立ち下がりエッジは「クロック信号ＣＬＫ（選択制御信号ctrl_51）」の立ち上がりエッジとなることが読み取れる。
　そして、上記ニ．の記載及び図４から、引用例１の複数の「選択器５４〜５７」では、「選択制御信号ctrl_54, 55, 56, 57」が立ち上がると「入力端子Ａへの入力」を選択して出力し、「選択制御信号ctrl_54, 55, 56, 57」が立ち下がると「入力端子Ｂへの入力」を選択して出力することが明らかであるから、引用例１の複数の「選択器５４〜５７」のうち「選択器５４」及び「選択器５５」の「選択制御信号ctrl_54」及び「選択制御信号ctrl_55」は「クロック信号ＣＬＫ」の立ち下がりエッジでデータを出力するように制御するものといえる。
　同様に、引用例１の「選択器５６」及び「選択器５７」の「選択制御信号ctrl_56」及び「選択制御信号ctrl_57」は「クロック信号ＣＬＫ」の立ち上がりエッジでデータを出力するように制御するものといえる。
（ｄ）上記ロ．ホ．ヘ．の記載及び図１、５、６から、引用例１の「並直列変換回路５０」は、複数の「選択器５４〜５７」から４本のデータ信号線でデータ（Ｘ０、Ｙ０、Ｘ２、Ｙ２、Ｘ１、Ｙ１、Ｘ３、Ｙ３）を入力し、当該データ（Ｘ０、Ｙ０、Ｘ２、Ｙ２、Ｘ１、Ｙ１、Ｘ３、Ｙ３）を２本のデータ信号線で出力する２つの「選択器５２、５３」を備え、さらに、当該２つの「選択器５２、５３」から２本のデータ信号線で前記データ（Ｘ０、Ｙ０、Ｘ２、Ｙ２、Ｘ１、Ｙ１、Ｘ３、Ｙ３）を入力し、当該データをデータ信号線でシリアルに出力（Ｘ０、Ｘ１、Ｘ２、Ｘ３、Ｙ０、Ｙ１、Ｙ２、Ｙ３）する「選択器５１」を備えることが明らかである。
　したがって、上記引用例１には以下の発明（以下、「引用発明１」という。）が記載されている。
　
「並直列変換回路（５０）であって、
　８本のデータ信号線でデータ（Ｘ０、Ｙ０、Ｘ２、Ｙ２、Ｘ１、Ｙ１、Ｘ３、Ｙ３）をパラレルに入力し、前記データ（Ｘ０、Ｙ０、Ｘ２、Ｙ２、Ｘ１、Ｙ１、Ｘ３、Ｙ３）を４本のデータ信号線で出力するように構成された複数の選択器（５４〜５７）を備え、前記複数の選択器（５４〜５７）の各々は各選択制御信号（ctrl_54、ctrl_55、ctrl_56、ctrl_57）によって制御され、各選択制御信号（ctrl_54、ctrl_55、ctrl_56、ctrl_57）は互いに異なる位相を有し、前記選択制御信号のうちの一部の信号（ctrl_54、ctrl_55）はクロック信号（ＣＬＫ）の立ち下がりエッジでデータを出力し、前記選択制御信号のうちの他の一部の信号（ctrl_56、ctrl_57）は前記クロック信号（ＣＬＫ）の立ち上がりエッジでデータを出力するように構成し、
　前記複数の選択器（５４〜５７）から前記４本のデータ信号線で前記データ（Ｘ０、Ｙ０、Ｘ２、Ｙ２、Ｘ１、Ｙ１、Ｘ３、Ｙ３）を入力し、前記データ（Ｘ０、Ｙ０、Ｘ２、Ｙ２、Ｘ１、Ｙ１、Ｘ３、Ｙ３）を２本のデータ信号線で出力するように構成された２つの選択器（５２、５３）と、
　前記２つの選択器（５２、５３）から前記２本のデータ信号線で前記データ（Ｘ０、Ｙ０、Ｘ２、Ｙ２、Ｘ１、Ｙ１、Ｘ３、Ｙ３）を入力し、前記データをデータ信号線でシリアルに出力（Ｘ０、Ｘ１、Ｘ２、Ｘ３、Ｙ０、Ｙ１、Ｙ２、Ｙ３）するように構成された選択器（５１）と、
　を備える並直列変換回路（５０）。」
　
（Ｂ）同じく原査定の拒絶理由に引用されたNubling R.B.他「High-Speed 8:1 Multiplexer and 1:8 Demultiplexer Implemented with AlGaAs/GaAs HBT's」（AlGaAs/GaAs HTBで実現される高速８：１多重化装置及び１：８多重分離装置）（（　）内は当審仮訳。以下も同様。）, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.26, No.10, OCTOBER 1991（１９９１年１０月）, １３５４〜１３６１頁（以下、「引用例２」という。）には、図面とともに以下の事項が記載されている。
　
イ．「A. Multiplexer Design
A diagram of the multiplexer is shown in Fig.2. The eight input data bits are presented to the MUX as ECL level single-ended signals. ・・・The input byte is captured by eight input latches. Four of the input data bits are latched once again. This interleaves the data to insure that both inputs to the first bank of 2:1 multiplexers will be present for a full clock cycle. This allows proper timing of the pipelined multiplexer operation and the widest timing window for the input data. Seven 2:1 MUX's interleave the data into one data stream.」（１３５４頁右欄１８行〜１３５５頁左欄６行）
（Ａ．多重化装置の設計
多重化装置の図式を図２に示す。８個の入力データビットはＥＣＬレベルのシングルエンド信号としてＭＵＸに提供される。・・・入力バイトは８個の入力ラッチによって取得される。入力データビットのうち４個は、もう一度ラッチされる。これは、２：１多重化装置の第１のバンクへの両方の入力が全クロックサイクルの間存在することを保証するためにデータを並べ替えるものである。これはパイプライン化された多重化装置の動作の適切なタイミングと入力データに対する最大幅のタイミング窓を与える。７個の２：１ＭＵＸがデータを１つのデータストリームに並べ替える。）
　
　上記引用例２の記載及び図面並びにこの分野の技術常識を考慮すると、上記イ．の「・・・Seven 2:1 MUX's interleave the data into one data stream.」という記載及び図２から、引用例２の図２には、８本のデータ信号線でデータ（Ｄ０、Ｄ４、Ｄ２、Ｄ６、Ｄ１、Ｄ５、Ｄ３、Ｄ７）を入力し、４本のデータ信号線で当該データ（Ｄ０、Ｄ４、Ｄ２、Ｄ６、Ｄ１、Ｄ５、Ｄ３、Ｄ７）を出力する４つの２：１ＭＵＸからなる第１のＭＵＸのバンクと、当該４本のデータ信号線で前記データ（Ｄ０、Ｄ４、Ｄ２、Ｄ６、Ｄ１、Ｄ５、Ｄ３、Ｄ７）を入力し、２本のデータ信号線で前記データ（Ｄ０、Ｄ４、Ｄ２、Ｄ６、Ｄ１、Ｄ５、Ｄ３、Ｄ７）を出力する２つの２：１ＭＵＸと、当該２本のデータ信号線で前記データ（Ｄ０、Ｄ４、Ｄ２、Ｄ６、Ｄ１、Ｄ５、Ｄ３、Ｄ７）を入力し、１つのデータストリームを出力する最終段の１つのＭＵＸを備えた８：１多重化装置が記載されているものと認められ、当該８：１多重化装置が並直列変換を行うことは明らかである。
　また、上記引用例２に記載されたＭＵＸがスイッチといえることは明らかであり、同４つの２：１ＭＵＸからなる第１のＭＵＸのバンクは第１のスイッチ段といえる。
　そして、上記イ．の「・・・The input byte is captured by eight input latches. Four of the input data bits are latched once again.・・・」という記載及び図２から、第１のＭＵＸのバンクの各ＭＵＸにデータを入力する８本のデータ信号線はラッチを備え、各ＭＵＸにデータを入力する２つのデータ信号線のうち、データ（Ｄ４、Ｄ６、Ｄ５、Ｄ７）のデータ信号線にはもう一つラッチを備えることが記載されていると認められる。
　したがって、上記引用例２には以下の発明（以下、「引用発明２」という。）が記載されている。
　
「並直列変換を行う装置であって、
　８本のデータ信号線でデータ（Ｄ０、Ｄ４、Ｄ２、Ｄ６、Ｄ１、Ｄ５、Ｄ３、Ｄ７）を入力し、４本のデータ信号線で当該データ（Ｄ０、Ｄ４、Ｄ２、Ｄ６、Ｄ１、Ｄ５、Ｄ３、Ｄ７）を出力する第１のスイッチ段を備え、前記第１のスイッチ段は４つのスイッチを備え、各スイッチにデータを入力するデータ信号線がラッチを備え、各スイッチにデータを入力する２つのデータ信号線のうち、データ（Ｄ４、Ｄ６、Ｄ５、Ｄ７）のデータ信号線にはもう一つラッチを備える装置。」
　
［対比・判断］
（Ａ）補正後の発明と引用発明１とを対比すると、引用発明１の「並直列変換装置（５０）」は「パラレルに入力」される「データ（Ｘ０、Ｙ０、Ｘ２、Ｙ２、Ｘ１、Ｙ１、Ｘ３、Ｙ３）」を「シリアルに出力（Ｘ０、Ｘ１、Ｘ２、Ｘ３、Ｙ０、Ｙ１、Ｙ２、Ｙ３）」することから、入力されるデータを所定の順番に出力するものであって、引用発明１の「並直列変換装置（５０）」と補正後の発明の「データソート装置（６４）」は差異はなく、引用発明１の「データ（Ｘ０、Ｙ０、Ｘ２、Ｙ２、Ｘ１、Ｙ１、Ｘ３、Ｙ３）」は補正後の発明の「データ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）」に相当する。
（Ｂ）引用発明１の「データ信号線で」と補正後の発明の「データバス上で」、「データバスで」及び「出力バス（５８）で」は、いずれも「データ伝送用の信号線（上）で」という点で一致し、引用発明１の「入力」及び「出力」と補正後の発明の「受信」及び「送信」とは実質的な差異はない。
（Ｃ）引用発明１の「複数の選択器（５４〜５７）」、「２つの選択器（５２、５３）」、「選択器（５１）」は３段のスイッチ段を構成するものと認められ、引用発明１の「複数の選択器（５４〜５７）」及び「２つの選択器（５２、５３）」の各「選択器」は補正後の発明の「スイッチ（７０）」に相当するので、引用発明１の「複数の選択器（５４〜５７）」、「２つの選択器（５２、５３）」はそれぞれ、補正後の発明の「第１のスイッチング段」、「第２のスイッチング段」に相当する。
　さらに、引用発明１の「選択器（５１）」は最終段のスイッチといえるので、引用発明１の「選択器（５１）」は補正後の発明の「最終スイッチング段」に相当する。
（Ｄ）引用発明１の「選択制御信号（ctrl_54、ctrl_55、ctrl_56、ctrl_57）」は補正後の発明の「クロック信号（ＲＣＫ＜１＞、ＲＣＫ＜２＞、ＦＣＫ＜１＞、ＦＣＫ＜２＞）」に相当し、引用発明１の「クロック信号（ＣＬＫ）」と補正後の発明の「１つの基準クロック信号（ＤＬＬＣＬＫ）」あるいは「基準クロック信号（ＤＬＬＣＬＫ）」とは実質的な差異はない。
（Ｅ）引用発明１の「データを出力する」と補正後の発明の「データを解放する」は実質的な差異はないものと認められる。
（Ｆ）引用発明１の「前記選択制御信号のうちの一部の信号（ctrl_54、ctrl_55）はクロック信号（ＣＬＫ）の立ち下がりエッジでデータを出力し、前記選択制御信号のうちの他の一部の信号（ctrl_56,　ctrl_57）は前記クロック信号（ＣＬＫ）の立ち上がりエッジでデータを出力する」と補正後の発明の「前記クロック信号のうちの一部の信号（ＲＣＫ＜１＞、ＲＣＫ＜２＞）は１つの基準クロック信号（ＤＬＬＣＬＫ）の立ち上がりエッジでデータを解放し、前記クロック信号のうちの他の一部の信号（ＦＣＫ＜１＞、ＦＣＫ＜２＞）は前記基準クロック信号（ＤＬＬＣＬＫ）の立ち下がりエッジでデータを解放し」とは、クロック信号と基準クロック信号の立ち上がりエッジ及び立ち下がりエッジの関係を除いて、いずれも「前記クロック信号は１つの基準クロック信号の立ち上がりエッジ又は立ち下がりエッジでデータを解放する」という点で一致する。
　したがって、補正後の発明と引用発明は、以下の点で一致ないし相違する。
　
　＜一致点＞
　「データソート装置であって、
　８本のデータ伝送用の信号線上でデータをパラレルに受信し、かつ、前記データを４本のデータ伝送用の信号線で送信するように構成された第１のスイッチング段であって、前記第１のスイッチング段は複数のスイッチを備え、前記複数のスイッチの各々は各クロック信号によって制御され、各クロック信号は互いに異なる位相を有し、前記クロック信号は１つの基準クロック信号の立ち上がりエッジ又は立ち下がりエッジでデータを解放する第１のスイッチング段と、
　前記第１のスイッチング段から前記４本のデータ伝送用の信号線上で前記データを受信し、かつ、前記データを２本のデータ伝送用の信号線で送信するように構成された第２のスイッチング段と、
　前記第２のスイッチング段から前記２本のデータ伝送用の信号線上で前記データを受信し、かつ、前記データをデータ伝送用の信号線でシリアルに送信するように構成された最終スイッチング段と、
　を備えることを特徴とするデータソート装置。」
　
　＜相違点＞　
イ．上記「データ伝送用の信号線」に関し、補正後の発明は「データバス」あるいは「出力バス」であるのに対し、引用発明１は「データ信号線」であり、「バス」とは明示されていない点。
ロ．上記「前記クロック信号は１つの基準クロック信号の立ち上がりエッジ又は立ち下がりエッジでデータを解放する」に関し、補正後の発明は「前記クロック信号のうちの一部の信号は１つの基準クロック信号の立ち上がりエッジでデータを解放し、前記クロック信号のうちの他の一部の信号は前記基準クロック信号の立ち下がりエッジでデータを解放」するのに対し、引用発明１は「前記選択制御信号のうちの一部の信号はクロック信号の立ち下がりエッジでデータを出力し、前記選択制御信号のうちの他の一部の信号は前記クロック信号の立ち上がりエッジでデータを出力する」点。
ハ．上記「第１のスイッチング手段」に関し、補正後の発明は「各スイッチ毎の少なくとも１つのデータバスがデータラッチを備える」のに対し、引用発明１は当該構成を有していない点。
　
　そこで、上記相違点イ．について検討する。
　装置内のデータ伝送用の信号線として「バス」は、当業者にとって周知慣用手段であり、引用発明１の「データ信号線」を「データバス」とすることは、適宜なし得る設計的事項に過ぎない。
　次に、上記相違点ロ．について検討する。
　引用発明１において、「選択制御信号（ctrl_56、ctrl_57）」（クロック信号（ＣＬＫ）の立ち上がりエッジでデータを出力するもの）が「前記選択制御信号（クロック信号）のうちの一部の信号」に対応し、「選択制御信号（ctrl_54、ctrl_55）」（クロック信号（ＣＬＫ）の立ち下がりエッジでデータを出力するもの）が「前記選択制御信号（クロック信号）の他の一部の信号」に対応するともいえることから、上記相違点ロ．は文言上は相違点とはならないとも考えられるところであるが、引用発明１において、「クロック信号（ＣＬＫ）」から生成される「選択制御信号のうちの一部の信号（ctrl_54、ctrl_55）」と「選択制御信号のうちの他の一部の信号（ctrl_56、ctrl_57）」の２系統の信号のいずれを「クロック信号（ＣＬＫ）の立ち上がりエッジ」で変化させ、あるいは、「クロック信号（ＣＬＫ）の立ち下がりエッジ」で変化させるかは、「選択制御信号」を生成する論理回路の設計上の選択事項に過ぎず、引用発明１の「前記選択制御信号のうちの一部の信号はクロック信号の立ち
下
上
上
下
　なお、上記相違点ロ．に関連して、引用発明１の「クロック信号」と補正後の発明の「１つの基準クロック信号」とは文言上、実質的な差異はないが、補正後の発明の「１つの基準クロック信号（ＤＬＬＣＬＫ）」が（　）で記載されたＤＬＬＣＬＫ（遅延ロックループクロック）を意味すると解釈すると、引用発明１の「クロック信号（ＣＬＫ）」とは差異を有するものと認められる。
　しかしながら、ＤＬＬ回路を用いて基準となるクロック信号を生成することは周知慣用手段であり、引用発明１の「クロック信号（ＣＬＫ）」をＤＬＬＣＬＫとすることは、適宜なし得る設計的事項に過ぎない。
　最後に、上記相違点ハ．について検討する。
　本願明細書【００２５】、【００３７】の記載から、補正後の発明の「データラッチ（６８）」は４つの（高位）データビット（ｄ４、ｄ５、ｄ６、ｄ７）を一時的に保持するものであることは明らかであり、補正後の発明の「各スイッチ毎の少なくとも１つのデータバスがデータラッチを備える」ことは、上記引用発明２の「各スイッチにデータを入力する２つのデータ信号線のうち、データ（Ｄ４、Ｄ６、Ｄ５、Ｄ７）のデータ信号線にはもう一つラッチを備える」ことに相当し、並直列変換回路の構成として公知のものである。
　よって、上記相違点ハ．に係る補正後の発明の構成は、引用発明１に引用発明２の構成を採用することにより容易になし得るものである。
　そして、補正後の発明の作用効果も、引用発明１、２及び周知慣用手段から当業者が予測できる範囲のものである。
　
　したがって、上記補正後の発明は上記引用例１、２に記載された発明及び周知慣用手段に基づいて当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
３．結語
　以上のとおり、本件補正は、補正後の発明が特許出願の際独立して特許を受けることができないものであるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　平成２３年　７月　８日付けの手続補正は上記のとおり却下されたので、本願発明は、「第２．１．本願発明と補正後の発明」の項で「本願発明」として認定したとおりである。
　
２．引用発明
　引用発明は、上記「第２．２．（２）独立特許要件」の項中の［引用発明］の項で、引用発明１として認定したとおりである。
　
３．対比・判断
　そこで、本願発明と引用発明１とを対比するに、本願発明は上記補正後の発明から、当該補正に係る限定を省いたものである。
　そうすると、上記「第２．２．（２）独立特許要件」の項中の［対比・判断］の項の上記相違点ロ．及びハ．は、本願発明の構成に上記補正に係る限定を付加したことによって生じたものであるから、本願発明と引用発明１との相違点は上記相違点イ．のみである。
　上記相違点イ．は、上記「第２．２．（２）独立特許要件」の項中の［対比・判断］の項で検討したとおりであるから、本願発明は引用発明１に基づいて当業者が容易に発明できたものである。
　
４．むすび
　以上のとおり、本願発明は、上記引用例１に記載された発明に基づいて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。