【事件の表示】
　特願２００４−１６６０１５「マルチポートメモリ装置」拒絶査定不服審判事件〔平成１６年１２月２４日出願公開、特開２００４−３６２７６０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年６月３日（パリ条約に基づく優先権主張　２００３年６月３日、大韓民国）の出願であって、平成２１年５月１２日付けの拒絶理由通知に対して同年８月１８日に意見書及び手続補正書が提出され、平成２２年３月１７日付けの拒絶理由通知に対して同年６月２３日に意見書及び手続補正書が提出され、平成２３年３月８日付けの拒絶理由通知（最後）に対して同年６月１５日に意見書及び手続補正書が提出されたが、前記同年６月１５日付け手続補正書でした明細書、特許請求の範囲又は図面についての補正は、同年９月８日付けで補正の却下の決定がなされ、同日付けで拒絶査定がなされた。
　そして、平成２４年１月１３日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年５月３０日付けで審尋がなされたが、回答書は提出されなかった。
　
第２．補正の却下の決定
　
［補正の却下の決定の結論］
　平成２４年１月１３日に提出された手続補正書による補正を却下する。
　
［理由］
１．補正の内容
　平成２４年１月１３日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜１９を、補正後の特許請求の範囲の請求項１〜１９と補正するものであり、補正前後の請求項１は、各々次のとおりである。
　
（補正前）
　「【請求項１】
　複数個のバッファと、
　複数個のメモリセルがそれぞれ配列された複数個のスタックバンクと、
　前記複数個のスタックバンクと前記複数のバッファとの間にそれぞれ連結され、前記スタックバンク内の選択されたバンクの前記メモリセルから読み出されたデータをセンシングする複数個のデータラインセンスアンプと、
　前記複数個のデータラインセンスアンプの各々と全ての前記複数個のバッファとの間を連結し、前記複数個のデータラインセンスアンプの各々から読み出されるデータを前記複数個のバッファの全てに同時に伝達する複数個の読出しデータラインと、
　前記複数個のデータラインセンスアンプの各々と前記複数個のスタックバンクの各々に対応する前記複数個の各メモリセルの各々との間に連結されるグローバルデータラインとを備えるとともに、
　前記複数個のバッファは、前記スタックバンク内の選択されたバンクの前記メモリセルから読み出されたデータを保存する第一読出しバッファと、異なる前記スタックバンク内の選択されたバンクの前記メモリセルから読み出されたデータを保存する第二読出しバッファと、を含む
　ことを特徴とするマルチポートメモリ装置。」
　
（補正後）
　「【請求項１】
　複数個のバッファと、
　複数個のメモリセルがそれぞれ配列された複数個のスタックバンクと、
　前記複数個のスタックバンクと前記複数のバッファとの間にそれぞれ連結され、前記スタックバンク内の選択されたバンクの前記メモリセルから読み出されたデータをセンシングする複数個のデータラインセンスアンプと、
　前記複数個のデータラインセンスアンプの各々と全ての前記複数個のバッファとの間を連結し、前記複数個のデータラインセンスアンプの各々から読み出されるデータを前記複数個のバッファの全てに同時に伝達する複数個の読出しデータラインと、
　前記複数個のデータラインセンスアンプの各々と前記複数個のスタックバンクの各々に対応する前記複数個の各メモリセルの各々との間に連結されるグローバルデータラインとを備えるとともに、
　前記複数個のバッファは、前記スタックバンク内の選択されたバンクの前記メモリセルから読み出されたデータを保存する第一読出しバッファと、異なる前記スタックバンク内の選択されたバンクの前記メモリセルから読み出されたデータを保存する第二読出しバッファと、を含み、
　選択されたいずれかのバンクから読み出された５１２個のメモリセルデータを、読出しポートに対応するいずれか１つの読出しバッファに保存する
　ことを特徴とするマルチポートメモリ装置。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、次のとおりである。
（１）補正事項１
　補正前の請求項１に、「選択されたいずれかのバンクから読み出された５１２個のメモリセルデータを、読出しポートに対応するいずれか１つの読出しバッファに保存する」という事項を追加して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項４に、「選択されたバンクの５１２個のメモリセルに保存するための書込みデータを、書込みデータ入力にかかるポートと対応するいずれか１つの書込みバッファに保存する」という事項を追加して、補正後の請求項４とすること。
　
（３）補正事項３
　補正前の請求項７に、「選択されたいずれかのバンクから読み出された５１２個のメモリセルデータを、読出しポートに対応するいずれか１つの読出しバッファに保存し、　選択されたバンクの５１２個のメモリセルに保存するための書込みデータを、書込みデータ入力にかかるポートと対応するいずれか１つの書込みバッファに保存する」という事項を追加して、補正後の請求項７とすること。
　
３．新規事項の追加の有無及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１は、補正前の請求項１の「第一読出しバッファ」及び「第二読出しバッファ」に保存される「選択されたバンクの前記メモリセルから読み出されたデータ」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項１により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。）の００２５〜００２６段落に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２は、補正前の請求項４の「第一書込みバッファ」及び「第一書込みバッファ」に保存される「ポートを介して入力される書込みデータ」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項２は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項２により補正された部分は、当初明細書の００２８〜００２９段落に記載されているものと認められるから、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。　
　
（３）補正事項３について
　補正事項３は、補正前の請求項７の「第一読出しバッファ」及び「第二読出しバッファ」に保存される「選択されたバンクのメモリセルから読み出されたデータ」に技術的限定を加えると共に、「第一書込みバッファ」及び「第一書込みバッファ」に保存される「ポートを介して入力される書込みデータ」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項３は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項３により補正された部分は、当初明細書の００２５〜００２６段落と００２８〜００２９段落に記載されているものと認められるから、補正事項３は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（４）新規事項の追加の有無及び補正の目的の適否についての検討のまとめ
　以上検討したとおり、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項に規定する独立特許要件を満たすか）否かをさらに検討する。
　
４．独立特許要件についての検討
（１）本願補正発明
　本件補正による補正後の請求項１〜１９に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１９に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願補正発明」という。）は、補正後の請求項１に記載されている事項により特定される、上記「１．補正の内容」に補正後の請求項１として記載したとおりのものであり、再掲すると次のとおりである。
　
　「【請求項１】                                                  
　複数個のバッファと、
　複数個のメモリセルがそれぞれ配列された複数個のスタックバンクと、
　前記複数個のスタックバンクと前記複数のバッファとの間にそれぞれ連結され、前記スタックバンク内の選択されたバンクの前記メモリセルから読み出されたデータをセンシングする複数個のデータラインセンスアンプと、
　前記複数個のデータラインセンスアンプの各々と全ての前記複数個のバッファとの間を連結し、前記複数個のデータラインセンスアンプの各々から読み出されるデータを前記複数個のバッファの全てに同時に伝達する複数個の読出しデータラインと、
　前記複数個のデータラインセンスアンプの各々と前記複数個のスタックバンクの各々に対応する前記複数個の各メモリセルの各々との間に連結されるグローバルデータラインとを備えるとともに、
　前記複数個のバッファは、前記スタックバンク内の選択されたバンクの前記メモリセルから読み出されたデータを保存する第一読出しバッファと、異なる前記スタックバンク内の選択されたバンクの前記メモリセルから読み出されたデータを保存する第二読出しバッファと、を含み、
　選択されたいずれかのバンクから読み出された５１２個のメモリセルデータを、読出しポートに対応するいずれか１つの読出しバッファに保存する
　ことを特徴とするマルチポートメモリ装置。」
　
（２）引用刊行物に記載された発明
（２−１）引用例の記載内容
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００２−１０９８８４号公報（以下「引用例」という。）には、図１、６及び７とともに、次の記載がある（ここにおいて、下線は当審が付したものである。以下同じ）。
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は、複数のインターフェイスからアクセスを行うメモリ装置に関し、特にマイクロプロセッサに内蔵されるメモリ装置に関する
　
ｂ．「【０００４】
そこで、このようなアクセスの衝突による性能低下を防ぐために、メモリ装置を複数個のバンクに分ける方法がある。
【０００５】
図６に複数個のバンクを持つメモリ装置の従来例を示す。図６に示す例では、メモリ装置全体を２つのバンクで構成し、全体の記憶容量の半分の記憶容量をもつ２つのメモリ装置Ｂ０、Ｂ１（バンク０、バンク１）を備え、
このようなメモリ装置Ｂ０、Ｂ１では、バンクアドレスが異なっていれば、双方のインターフェイスからのアクセスが可能になる。
　
ｃ．「【０００８】
【発明が解決しようとする課題】以上説明したように、システム側インターフェイスを介して上位階層のメモリ装置とデータの入出力を行い、かつＣＰＵ側インターフェイスを介してＣＰＵとの間でデータの入出力を行う従来のメモリ装置においては、メモリ装置をバンク構成とすることによって、双方のインターフェイスからのアクセスが同時並行して行われる確率を高め、システム性能の低下を回避していた。
【０００９】しかしながら、メモリ装置をバンク構成とすることにより、多ビット化が進むと、カラム方向のサイズが大きくなり、構成の大型化を招いていた。さらに、それぞれのメモリバンクを接続するデータバス配線が必要となるため、カラム方向のサイズの増大は、データバス配線の遅延によるアクセスタイムの低下を招いていた。
【００１０】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、構成の大型化、ならびにアクセスタイムの低下を招くことなく、複数のポートから同時にアクセス可能なメモリ装置を提供することにある
　
ｄ．「【００１５】
図１はこの発明の一実施形態に係るメモリ装置の構成を示す図である。図１において、この実施形態のメモリ装置は、ＣＰＵバスとシステムバスの２つのポートからデータがアクセスされ、図１には１ビット分のカラム方向のメモリアレイを示しており、ビット線は１列のメモリセルに対してグローバルビット線ＧＢとローカルビット線ＬＢの２つのビット線に階層化されており、一対のグローバルビット線ＧＢに接続されるメモリセル列が複数のブロックに分割されることにより、メモリアレイは複数個のサブアレイＳＡに分割され、それぞれのサブアレイＳＡのメモリセル列は同一のローカルビット線ＬＢに接続され、それぞれのローカルビット線ＬＢは、それぞれ対応したスイッチング手段１（（０）、（３））を介してローカルビット線ＬＢと同一カラムのグローバルビット線ＧＢに接続される。
【００１６】
グローバルビット線ＧＢは、書き込み・読み出し回路２（（０）、（１））に接続され、書き込み・読み出し回路２はグローバルビット線ＧＢとサブアレイＳＡ内のローカルビット線ＬＢを介して、メモリセルＭＳ（（０）、（１）、（２）、（３））にデータの書き込み又は読み出しを行う。これら書き込み・読みだし回路２は、１ビット当たり２つの書き込み・読み出し回路２が設けられてデータビット幅の２倍の個数設けられている。これにより、同一ビットの隣り合う書き込み・読み出し回路２の内、いずれか一方の書き込み・読み出し回路２は、アクセス信号のうちカラム方向の選択に割り当てられたシステムバス側アドレス又はＣＰＵ側アドレスに基づいて、一方のマルチプレクサ３（（０）、（１））によって選択され、ＣＰＵバス又はシステムバスのポートに接続され、いずれか他方の書き込み・読み出し回路２は、アクセス信号のうちカラム方向の選択に割り当てられたシステムバス側アドレス信号又はＣＰＵ側アドレス信号に基づいて、他方のマルチプレクサ３によって選択され、ＣＰＵバス又はシステムバスのポートに接続される。
　
ｅ．「【００１８】
このような構成において、例えばＣＰＵバス側からメモリセルＭＳ（０）を、システムバス側からメモリセルＭＳ（３）を同時にリードアクセスする場合を一例に動作を説明する。
また、グローバルビット線ＧＢとローカルビット線ＬＢ間のスイッチング手段１は、ＣＰＵバスアドレスに基づいてアドレスデコーダ４からサブアレイ選択信号がスイッチング手段１（０）に与えられて活性化され、システムバスアドレスに基づいてアドレスデコーダ４からサブアレイ選択信号がスイッチング手段１（３）に与えられて活性化され、それぞれのメモリセルＭＳ（０）、ＭＳ（３）内のデータは対応したローカルビット線ＬＢ、スイッチング手段１（０）、１（３）ならびにグローバルビット線ＧＢを介して書き込み・読み出し回路２（０）、２（１）に与えられて増幅される。書き込み・読み出し回路２（０）の出力は、ＣＰＵ側アドレスに基づいてマルチプレクサ３（０）により選択されてＣＰＵバスに出力される。一方、書き込み・読み出し回路２（１）の出力は、システム側アドレスに基づいてマルチプレクサ３（１）により選択されてシステムバスに出力される。
このようにして、それぞれのアドレスに応じたデータがそれぞれのバスに出力される。このとき、グローバルビット線ＧＢ、ローカルビット線ＬＢ、書き込み・読み出し出し回路２のいずれも、それぞれのポートからのアクセスで異なる部分が使用されるため、データが衝突することがないので、２つのポートからの読み出し動作が同時並行して可能になる。これらの動作は、メモリセルＭＳ（１）とＭＳ（２）をアクセスする場合や、書き込み動作の場合においても同様である。
【００２０】
以上のように、この実施形態では、それぞれのアクセスで異なるビット線が使用されるため、１ポートのメモリ装置において２つのポートからのアクセスが同時に並行して行うことができる。
　
ｆ．「【００２９】
【発明の効果】
以上説明したように、この発明によれば、バンクに分割して複数のポートからのアクセスを同時に実行できるようにしても、データ出力のパス上にメモリアレイ間を接続する長距離配線を削減することができ、面積の削減、アクセスタイムを向上することができる。
【００３０】あるいは、各ビット当たりの書き込み・読み出し回路の個数を増やす必要がなくなり、
多ビットのメモリを構成しやすくなる
【００３１】
このように、容易にバンクに分割して複数のポートからのアクセスを同時に実行できるようになり、システム性能を向上させることができる。
　
（２−２）ここにおいて、引用例の図１には、同一のグローバルビット線ＧＢに接続されている第１及び第２の「サブアレイＳＡ」からなるサブアレイの第１の組であって、第１及び第２の「サブアレイＳＡ」のそれぞれには、複数の「メモリセルＭＳ（０）」及び複数の「メモリセルＭＳ（２）」が配列されており、異なる同一のグローバルビット線ＧＢに接続されている第３及び第４の「サブアレイＳＡ」からなるサブアレイの第２の組であって、第３及び第４の「サブアレイＳＡ」のそれぞれには、複数の「メモリセルＭＳ（１）」及び複数の「メモリセルＭＳ（３）」が配列されていることが、見て取れる。
　
（２−３）また、００１８段落の「また、グローバルビット線ＧＢとローカルビット線ＬＢ間のスイッチング手段１は、ＣＰＵバスアドレスに基づいてアドレスデコーダ４からサブアレイ選択信号がスイッチング手段１（０）に与えられて活性化され、システムバスアドレスに基づいてアドレスデコーダ４からサブアレイ選択信号がスイッチング手段１（３）に与えられて活性化され、それぞれのメモリセルＭＳ（０）、ＭＳ（３）内のデータは対応したローカルビット線ＬＢ、スイッチング手段１（０）、１（３）ならびにグローバルビット線ＧＢを介して書き込み・読み出し回路２（０）、２（１）に与えられて増幅される。」という記載から、「書き込み・読み出し回路２（０）」は、第１及び第２の「サブアレイＳＡ」と、グローバルビット線ＧＢを介して連結され、第１及び第２の「サブアレイＳＡ」の内の、「サブアレイ選択信号」によって選択された「サブレイＳＡ」の「メモリセルＭＳ」から読み出された「データ」を「増幅」しており、また、「書き込み・読み出し回路２（１）」は、第３及び第４の「サブアレイＳＡ」と、グローバルビット線ＧＢを介して連結され、第３及び第４の「サブアレイＳＡ」の内の、「サブアレイ選択信号」によって選択された「サブレイＳＡ」の「メモリセルＭＳ」から読み出された「データ」を「増幅」していることは明らかである。
　
（２−４）また、図１を参照すると、「書き込み・読み出し回路２（０）、２（１）」の各々と複数の「マルチプレクサ３（０）、３（１）」との間には、「書き込み・読み出し回路２（０）、２（１）」の各々から読み出された「データ」を複数の「マルチプレクサ３（０）、３（１）」の全てに伝達する「複数の読出しデータライン」が存在していることが見て取れる。また、上記「複数の読出しデータライン」の長さの違いによる遅延時間を無視すれば、上記「データ」の伝達は同時になされるものと認められる。
　
（２−５）また、図１の記載及び００１６段落の「グローバルビット線ＧＢは、書き込み・読み出し回路２（（０）、（１））に接続され、書き込み・読み出し回路２はグローバルビット線ＧＢとサブアレイＳＡ内のローカルビット線ＬＢを介して、メモリセルＭＳ（（０）、（１）、（２）、（３））にデータの書き込み又は読み出しを行う。」という記載から、引用例の「グローバルビット線ＧＢ」には、「書き込み・読み出し回路２（０）」と第１及び第２の「サブアレイＳＡ」内の「メモリセルＭＳ（０）」及び「メモリセルＭＳ（２）」との間を連結しているものと、「書き込み・読み出し回路２（１）」と第３及び第４の「サブアレイＳＡ」内の「メモリセルＭＳ（１）」及び「メモリセルＭＳ（３）」との間を連結しているものがあることは明らかである。
　
（２−６）また、００１６段落の「これにより、同一ビットの隣り合う書き込み・読み出し回路２の内、いずれか一方の書き込み・読み出し回路２は、アクセス信号のうちカラム方向の選択に割り当てられたシステムバス側アドレス又はＣＰＵ側アドレスに基づいて、一方のマルチプレクサ３（（０）、（１））によって選択され、ＣＰＵバス又はシステムバスのポートに接続され、いずれか他方の書き込み・読み出し回路２は、アクセス信号のうちカラム方向の選択に割り当てられたシステムバス側アドレス信号又はＣＰＵ側アドレス信号に基づいて、他方のマルチプレクサ３によって選択され、ＣＰＵバス又はシステムバスのポートに接続される。」という記載から、引用例の図１の複数の「マルチプレクサ３（（０）、（１））」の各々は、複数の「書き込み・読み出し回路２（０）、２（１）」のいずれにも接続されていて、複数の「書き込み・読み出し回路２（０）、２（１）」のいずれか一方から選択的に入力されたデータを、対応する「ＣＰＵバス」側の「ポート」又は「システムバス」側の「ポート」へ出力していることは明らかである。
　
（２−７）また、図１の記載及び００１５段落の「図１には１ビット分のカラム方向のメモリアレイを示しており、ビット線は１列のメモリセルに対してグローバルビット線ＧＢとローカルビット線ＬＢの２つのビット線に階層化されており、」という記載と００１６段落の「グローバルビット線ＧＢは、書き込み・読み出し回路２（（０）、（１））に接続され、書き込み・読み出し回路２はグローバルビット線ＧＢとサブアレイＳＡ内のローカルビット線ＬＢを介して、メモリセルＭＳ（（０）、（１）、（２）、（３））にデータの書き込み又は読み出しを行う。」という記載から、図１に記載されたメモリアレイにおいては、選択されたサブアレイＳＡから読み出された１ビット（１個）のデータが、書き込み・読み出し回路２に入力されることは明らかである。
　
（２−８）よって、引用例には次の発明（以下、「引用発明」という。）が記載されているものと認められる。
　
　「複数のマルチプレクサ３（０）、３（１）と、
　それぞれ複数のメモリセルＭＳ（０）、ＭＳ（２）が配列された、第１及び第２のサブアレイＳＡからなるサブアレイＳＡの第１の組と、それぞれ複数のメモリセルＭＳ（１）、ＭＳ（３）が配列された、第３及び第４のサブアレイＳＡからなるサブアレイＳＡの第２の組と、  
　前記サブアレイＳＡの第１及び第２の組と前記複数のマルチプレクサ３（０）、３（１）との間のそれぞれに連結され、前記サブアレイＳＡの第１及び第２の組の内の選択されたサブセルアレイＳＡの前記メモリセルＭＳから読み出されたデータを増幅する複数の書き込み・読み出し回路２（０）、２（１）と、 
　前記複数の書き込み・読み出し回路２（０）、２（１）の各々と全ての前記複数のマルチプレクサ３（０）、３（１）との間を連結し、前記複数の書き込み・読み出し回路２（０）、２（１）の各々から読み出されたデータを前記複数のマルチプレクサ３（０）、３（１）の全てに同時に伝達する複数個の読出しデータラインと、 
　前記複数の書き込み・読み出し回路２（０）、２（１）の各々と複数の前記サブアレイＳＡの組の各々に対応する前記複数のメモリセルＭＳの各々との間に連結される複数のグローバルビット線ＧＢとを備えるとともに、
　前記複数のマルチプレクサ３（０）、３（１）は、前記サブアレイＳＡの第１及び第２の組の一方から選択されたサブアレイＳＡのメモリセルＭＳから読み出されたデータを入力して、ＣＰＵバス側のポートへ出力するマルチプレクサ３（０）と、前記サブアレイＳＡの第１及び第２の組の他方から選択されたサブアレイＳＡのメモリセルＭＳから読み出されたデータを入力して、システムバス側のポートへ出力するマルチプレクサ３（１）と、を含み、
　選択されたいずれかのサブアレイＳＡから読み出された１個のメモリセルのデータを、ＣＰＵバス側のポート又はシステムバス側のポートに対応するいずれか１つのマルチプレクサ３から出力する
　ことを特徴とするメモリ装置。」
　
（３）本願補正発明と引用発明との対比
（３−１）引用発明の「第１及び第２のサブアレイＳＡからなるサブアレイＳＡの第１の組」及び「第３及び第４のサブアレイＳＡからなるサブアレイＳＡの第２の組」と本願補正発明の「複数個のスタックバンク」とは、いずれも複数個のメモリブロックの組を形成しているといえるから、引用発明の「それぞれ複数のメモリセルＭＳ（０）、ＭＳ（２）が配列された、第１及び第２のサブアレイＳＡからなるサブアレイＳＡの第１の組と、それぞれ複数のメモリセルＭＳ（１）、ＭＳ（３）が配列された、第３及び第４のサブアレイＳＡからなるサブアレイＳＡの第２の組」と、本願補正発明の「複数個のメモリセルがそれぞれ配列された複数個のスタックバンク」とは、「複数個のメモリセルがそれぞれ配列された複数個」のメモリブロックの組である点で一致している。
　
（３−２）本願補正発明の「読み出されたデータをセンシングする複数個のデータラインセンスアンプ」について、「センシング」とは、本願明細書の００２６段落の記載「バンク０（４００）とバンク１（４０１）とから選択された５１２個のメモリセルデータは、
第１ ＩＯ ＳＡ ４１０により感知増幅されて
第２ ＩＯ ＳＡ ４１２により感知増幅されて
　一方、引用発明において、「複数の書き込み・読み出し回路２（０）、２（１）」が「読み出されたデータを増幅する」ことは、「複数の書き込み・読み出し回路２（０）、２（１）」が接続されている、グローバルビット線上の「読み出されたデータ」を感知して増幅することを意味していることが明らかであるから、読み出されたデータを「センシング」しているといえる。
　したがって、引用発明の「複数の書き込み・読み出し回路２（０）、２（１）」と本願補正発明の「複数個のデータラインセンスアンプ」とはいずれも、読み出されたデータを「センシング」する機能を有している点で共通であるから、引用発明の「複数の書き込み・読み出し回路２（０）、２（１）」は本願補正発明の「複数個のデータラインセンスアンプ」に相当している。
　よって、引用発明の「前記サブアレイＳＡの第１及び第２の組と前記複数のマルチプレクサ３（０）、３（１）との間のそれぞれに連結され、前記サブアレイＳＡの第１及び第２の組の内の選択されたサブセルアレイＳＡの前記メモリセルＭＳから読み出されたデータを増幅する複数の書き込み・読み出し回路２（０）、２（１）」と、本願補正発明の「前記複数個のスタックバンクと前記複数のバッファとの間にそれぞれ連結され、前記スタックバンク内の選択されたバンクの前記メモリセルから読み出されたデータをセンシングする複数個のデータラインセンスアンプ」とは、「前記複数個のメモリブロックの組と前記複数個のデータ選択手段との間にそれぞれ連結され、前記メモリブロックの組内の選択されたメモリブロックの前記メモリセルから読み出されたデータをセンシングする複数個のデータラインセンスアンプ」である点で一致している。
　
（３−３）引用発明の「前記複数の書き込み・読み出し回路２（０）、２（１）の各々と全ての前記複数のマルチプレクサ３（０）、３（１）との間を連結し、前記複数の書き込み・読み出し回路２（０）、２（１）の各々から読み出されたデータを前記複数のマルチプレクサ３（０）、３（１）の全てに同時に伝達する複数個の読出しデータライン」と、本願補正発明の「前記複数個のデータラインセンスアンプの各々と全ての前記複数個のバッファとの間を連結し、前記複数個のデータラインセンスアンプの各々から読み出されるデータを前記複数個のバッファの全てに同時に伝達する複数個の読出しデータライン」とは、「前記複数個のデータラインセンスアンプの各々と全ての前記複数個のデータ選択手段との間を連結し、前記複数個のデータラインセンスアンプの各々から読み出されるデータを前記複数個のデータ選択手段の全てに同時に伝達する複数個の読出しデータライン」である点で一致している。
　
（３−４）引用発明の「前記複数の書き込み・読み出し回路２（０）、２（１）の各々と複数の前記サブアレイＳＡの組の各々に対応する前記複数のメモリセルＭＳの各々との間に連結される複数のグローバルビット線ＧＢ」と、本願補正発明の「前記複数個のデータラインセンスアンプの各々と前記複数個のスタックバンクの各々に対応する前記複数個の各メモリセルの各々との間に連結されるグローバルデータライン」とは、「前記複数個のデータラインセンスアンプの各々と前記複数個のメモリブロックの組の各々に対応する前記複数個の各メモリセルの各々との間に連結されるグローバルデータライン」である点で一致している。
　
（３−５）引用発明の「複数のマルチプレクサ３（０）、３（１）」は、「前記サブアレイＳＡの第１及び第２の組の一方から選択されたサブアレイＳＡのメモリセルＭＳから読み出されたデータを入力して、ＣＰＵバス側のポートへ出力するマルチプレクサ３（０）と、前記サブアレイＳＡの第１及び第２の組の他方から選択されたサブアレイＳＡのメモリセルＭＳから読み出されたデータを入力して、システムバス側のポートへ出力するマルチプレクサ３（１）と、を含み」、「選択されたいずれかのサブアレイＳＡから読み出された１個のメモリセルのデータを、ＣＰＵバス側のポート又はシステムバス側のポートに対応するいずれか１つのマルチプレクサ３から出力する」ものであるから、引用発明の「複数のマルチプレクサ３（０）、３（１）」は、サブアレイＳＡの第１及び第２の組のそれぞれにおいて選択された各サブアレイＳＡから読み出された「１個のメモリセルのデータ」のうちいずれかの「１個のメモリセルのデータ」を選択して、対応するポートに出力するためのデータ選択機能を有しているものである。
　一方、本願補正発明の「複数個のバッファ」は、「前記スタックバンク内の選択されたバンクの前記メモリセルから読み出されたデータを保存する第一読出しバッファと、異なる前記スタックバンク内の選択されたバンクの前記メモリセルから読み出されたデータを保存する第二読出しバッファと、を含」み「選択されたいずれかのバンクから読み出された５１２個のメモリセルデータを、読出しポートに対応するいずれか１つの読出しバッファに保存する」ものであるから、本願補正発明の「複数個のバッファ」は、複数個のスタックバンクのそれぞれにおいて選択された各バンクから読み出された「５１２個のメモリセルデータ」のうちいずれかの「５１２個のメモリセルデータを」を選択して、対応する「読み出しポート」に出力するためのデータ選択機能を有しているものである。
　したがって、引用発明の「複数のマルチプレクサ３（０）、３（１）」と、本願補正発明の「複数個のバッファ」とは、複数個のメモリブロックの組から読み出されたメモリセルデータのうちのいずれかのメモリセルデータを選択して、対応するポートに出力する、複数個のデータ選択手段である点で一致している。
　よって、引用発明の「前記複数のマルチプレクサ３（０）、３（１）は、前記サブアレイＳＡの第１及び第２の組の一方から選択されたサブアレイＳＡのメモリセルＭＳから読み出されたデータを入力して、ＣＰＵバス側のポートへ出力するマルチプレクサ３（０）と、前記サブアレイＳＡの第１及び第２の組の他方から選択されたサブアレイＳＡのメモリセルＭＳから読み出されたデータを入力して、システムバス側のポートへ出力するマルチプレクサ３（１）と、を含み、
　選択されたいずれかのサブアレイＳＡから読み出された１個のメモリセルのデータを、ＣＰＵバス側のポート又はシステムバス側のポートに対応するいずれか１つのマルチプレクサ３から出力する」構成と、本願補正発明の「前記複数個のバッファは、前記スタックバンク内の選択されたバンクの前記メモリセルから読み出されたデータを保存する第一読出しバッファと、異なる前記スタックバンク内の選択されたバンクの前記メモリセルから読み出されたデータを保存する第二読出しバッファと、を含み、
　選択されたいずれかのバンクから読み出された５１２個のメモリセルデータを、読出しポートに対応するいずれか１つの読出しバッファに保存する」構成とは、「前記複数個のデータ選択手段は、前記メモリブロックの組内の選択されたメモリブロックのメモリセルから読み出されたメモリセルデータを選択する第１のデータ選択手段と、異なる前記メモリブロックの組内の選択されたメモリブロックのメモリセルから読み出したメモリセルデータを選択する第２のデータ選択手段と、を含み、
　選択されたいずれかのメモリブロックから読み出されたメモリセルデータを、読出しポートに対応するいずれか１つのデータ選択手段が選択する」構成である点で一致する。
　
（３−６）引用発明の「メモリ装置」は、「ＣＰＵバス側のポート」と「システムバス側のポート」を備えたマルチポートで構成されているから、引用発明の「メモリ装置」は、本願補正発明の「マルチポートメモリ装置」に相当している。
　
（３−７）以上を総合すると、本願補正発明と引用発明とは、
　「複数個のデータ選択手段と、
　複数個のメモリセルがそれぞれ配列された複数個のメモリブロックの組と、
　前記複数個のメモリブロックの組と前記複数個のデータ選択手段との間にそれぞれ連結され、前記メモリブロックの組内の選択されたメモリブロックの前記メモリセルから読み出されたデータをセンシングする複数個のデータラインセンスアンプと、
　前記複数個のデータラインセンスアンプの各々と全ての前記複数個のデータ選択手段との間を連結し、前記複数個のデータラインセンスアンプの各々から読み出されるデータを前記複数個のデータ選択手段の全てに同時に伝達する複数個の読出しデータラインと、
　前記複数個のデータラインセンスアンプの各々と前記複数個のメモリブロックの組の各々に対応する前記複数個の各メモリセルの各々との間に連結されるグローバルデータラインとを備えるとともに、
　前記複数個のデータ選択手段は、前記メモリブロックの組内の選択されたメモリブロックのメモリセルから読み出されたメモリセルデータを選択する第１のデータ選択手段と、異なる前記メモリブロックの組内の選択されたメモリブロックのメモリセルから読み出したメモリセルデータを選択する第２のデータ選択手段と、を含み、
　選択されたいずれかのメモリブロックから読み出されたメモリセルデータを、読出しポートに対応するいずれか１つのデータ選択手段が選択する
　ことを特徴とするマルチポートメモリ装置。」
　である点で一致し、次の点で相違する。
　
（相違点１）
　「複数個のメモリブロックの組」が、本願補正発明では、「複数個のスタックバンク」から構成されているのに対して、引用発明では、「サブアレイＳＡの第１の組」及び「サブアレイＳＡの第２の組」から構成されている点。
　
（相違点２）
　「データ選択手段」が、本願補正発明では「バッファ」であり、選択したデータを保存する機能を備えているのに対して、引用発明では「マルチプレクサ３」であり、選択したデータを出力するにとどまり、選択したデータを保存する機能を備えていない点。
　
（相違点３）
　「選択されたいずれかのメモリブロック」から読み出されるデータが、本願補正発明では「５１２個のメモリセルデータ」であるのに対して、引用発明では「１個のメモリセルのデータ」である点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
　引用発明において、「サブアレイＳＡの第１の組」及び「サブアレイＳＡの第２の組」はいずれも、複数個（２個）のサブアレイＳＡがカラム方向に積層して設けられ、同一グローバルビット線ＧＢに接続されている。
　一方、本願明細書の００１９段落には、「図４は、本発明の一実施形態によるマルチポートメモリ装置を説明する図面である。本発明の一実施形態のマルチポートメモリ装置４０は、第１スタックバンクのバンク０（４００）とバンク１（４０１）、第２スタックバンクのバンク２（４０２）とバンク３（４０３）・・・を含む。」と記載され、００２０段落には、「バンク０（４００）とバンク１（４０１）とは、第１グローバルデータラインＧＩＯ＜ｉ＞（ｉ＝０〜５１１）を介して第１ ＩＯ ＳＡ ４１０と第１ ＩＯ ＤＲＶ ４２０とに連結される。バンク２（４０２）とバンク３（４０３）とは、第２グローバルデータラインＧＩＯ＜ｊ＞（ｊ＝０〜５１１）を介して第２ ＩＯ ＳＡ ４１２と第２ ＩＯ ＤＲＶ ４２２とに連結される。」と記載され、図４には、バンク０（４００）とバンク１（４０１）が積層されており、バンク２（４０２）とバンク３（４０３）が積層されていることが示されていることから、スタックバンクとは、同一のグローバルデータラインを介して連結され、積層された複数のバンクのことをいうものと認められる。
　そして、引用発明の「サブアレイＳＡ」と本願補正発明の「バンク」は、いずれも、複数のメモリセルから構成されている点で共通しているから、引用発明の「サブアレイＳＡ」は本願補正発明の「バンク」に相当している。
　したがって、同一グローバルビット線ＧＢに接続され、積層された複数のサブアレイＳＡからなる、引用発明の「サブアレイＳＡの第１の組」及び「サブアレイＳＡの第２の組」はいずれも、同一のグローバルデータラインを介して連結され、積層された複数のバンクからなる、本願補正発明の「スタックバンク」に相当している。
　よって、相違点１は、実質的な相違点ではない
　
　また、たとえ、引用発明の「サブアレイＳＡの第１の組」及び「サブアレイＳＡの第２の組」が、本願補正発明の「スタックバンク」に相当するものではないとしても、引用例の００２９段落の記載「以上説明したように、この発明によれば、
バンクに分割して
バンクに分割して
　よって、相違点１は、当業者が容易になし得た範囲に含まれる程度のことである。
　
ａ．周知例１：特開２００３−７０６２号公報
　上記周知例１には、図２と共に次の記載がある
　「【０００１】
【発明の属する技術分野】
本発明は一般に、半導体メモリ・アーキテクチャに関し、より詳細にはスタック・バンク・メモリ・アーキテクチャのためのアドレス・デコード方式に関する。
　「【００１１】
マイクロセル・アーキテクチャのアレイ効率を改善するために、「スタック・バンク・アーキテクチャ」が提案され、そのアーキテクチャでは、少なくとも１つのバンクが他のバンクの上に積み重ねられる。図２は、複数バンク構造内に配列された複数のバンク１４を有する複数バンク半導体メモリ・デバイス１を示し、その中では、バンク１、バンク２、バンク９およびバンク１０が、バンク３、バンク４、バンク１１およびバンク１２上にそれぞれ積み重ねられている。
　
ｂ．周知例２：特開２００１−２２２８８９号公報）
　上記周知例２には、図１と共に次の記載がある
　「【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に係り、特にローカルデータ入出力ライン対をプリチャージすることに必要なプリチャージ回路の個数を減らすことによって全体チップサイズを縮小できる半導体メモリ装置及びこの装置のプリチャージ方法に関する。
【０００２】
【従来の技術】
従来のスタックバンク(ｓｔａｃｋ　ｂａｎｋ)構造の半導体メモリ装置の信号ライン配置は、ワードラインと、同一な方向に配置されたローカルデータ入出力ライン対と、前記ローカルデータ入出力ライン対と垂直に配置されたグロ−バルデータ入出力ライン対とで構成される。
　「【０００５】
図１は、従来のスタックバンク構造の半導体メモリ装置の一例の構成を示すブロック図として、２個のメモリセルアレーバンクＢＡ、ＢＢで形成されて、２個のメモリセルアレーバンクＢＡ、ＢＢ各々は４個のメモリセルアレーブロックＡＢＬＡ、ＡＢＬＢ、ＡＢＬＣ、ＡＢＬＤと、ＢＢＬＡ、ＢＢＬＢ、ＢＢＬＣ、ＢＢＬＤとで構成されている。
　
（４−２）相違点２について
　マルチプレクサに入出力データの保存機能を有するＩ／Ｏバッファを接続することによって、データ選択手段を構成することは、本願の優先権主張の日前に日本国内において頒布された、下記の周知例３に記載されているように、メモリ装置の技術分野における周知技術である。
　
ｃ．周知例３：特開２０００−１８２３７０号公報（拒絶理由通知で通知済み）
　「【０００１】
【発明の属する技術分野】本発明は、例えばデータを記憶するメモリとデータに対して所定の演算等を行うロジック回路が同一チップ内に集積されたロジック混載半導体記憶装置に関する。」
　「【００２５】
図３は、本発明の第２の実施例を示すものであり、第２のサブメモリマクロの構成を示している。この第２のサブメモリマクロ３０は、第１のサブメモリアレイ１１と異なり、８ｋビットのメモリセルアレイを行方向に２個配置して１６ｋビットのメモリセルアレイを構成するとともに、２ビット分の入出力データ線を設け、これら入出力データ線を選択するマルチプレクサを有している。
【００２６】
すなわち、第２のサブメモリマクロ３０は、複数のメモリセルアレイ（ＭＣＡ）３２−１〜３２−ｎを有する第１のメモリセルアレイ群３１−１、複数のメモリセルアレイ（ＭＣＡ）３３−１〜３３−ｎを有する第２のメモリセルアレイ群３１−２を有している。第１のメモリセルアレイ群３１−１上にはメモリセルアレイ３２−１〜３２−ｎに選択的に接続されるデータ線対ＤＱ、／ＤＱが配置され、第２のメモリセルアレイ群３１−２上にはメモリセルアレイ３３−１〜３３−ｎに選択的に接続されるデータ線対ＤＱ、／ＤＱが配置されている。前記第１のメモリセルアレイ群３１−１に設けられたデータ線対ＤＱ、／ＤＱはＤＱスイッチ回路３６及びＤＱスイッチ回路３７に接続され、前記第２のメモリセルアレイ群３１−２に設けられたデータ線対ＤＱ、／ＤＱはＤＱスイッチ回路３６及びＤＱスイッチ回路３７に接続されている。これらＤＱスイッチ回路３６、３７は入出力データ線を選択する入出力マルチプレクサ（Ｉ／ＯＭＰＸ）３８に接続されている。この入出力マルチプレクサ３８には入出力データを保持する入出力（Ｉ／Ｏ）バッファ３９、４０が接続されている。これら入出力バッファ３９、４０にはそれぞれ１ビットの入出力データ線３１−３、３１−４が接続されている。
【００２７】
上記ＤＱスイッチ３６、３７は、カラムアドレスに応じて前記第１、第２のメモリセルアレイ群３１−１、３１−２に選択的に接続され、入出力マルチプレクサ３８は後述する制御ブロックの出力信号に応じて入出力バッファ３９、４０を選択的に前記ＤＱスイッチ３６、３７に接続する。
例えばこの第２のサブメモリアレイ３０を２ビットの入出力データ幅を有するメモリマクロとして構成する場合、入出力バッファ３９は入出力マルチプレクサ３８を介してＤＱスイッチ回路３６に接続され、入出力バッファ４０は入出力マルチプレクサ３８を介してＤＱスイッチ回路３７に接続される。
　
　上記記載から、周知例３には、入出力マルチプレクサ（Ｉ／ＯＭＰＸ）３８に、入出力データを保持する入出力（Ｉ／Ｏ）バッファ３９、４０を接続することによって、メモリセルアレイ群３１−１、３１−２から読み出したデータを入出力データ線３１−３、３１−４に選択的に出力するとともに、当該データを保存する、データ選択手段を構成すること、が記載されている。
　したがって、引用発明において、「複数個のデータ選択手段」である「マルチプレクサ３（０）」と「マルチプレクサ３（１）と」の各々から、メモリブロックの組内のいずれかのメモリブロックから読み出されたメモリセルデータを対応するポートに出力するにあたり、前記複数の「マルチプレクサ３」の各々に、入出力データの保存機能を有するＩ／Ｏバッファを追加して接続することにより、本願補正発明の「前記スタックバンク内の選択されたバンクの前記メモリセルから読み出されたデータを保存する第一読出しバッファと、異なる前記スタックバンク内の選択されたバンクの前記メモリセルから読み出されたデータを保存する第二読出しバッファ」のように構成することは、当業者が容易になし得たことである。
　よって、相違点２は、当業者が容易になし得た範囲に含まれる程度のことである。
　
（４−３）相違点３について
　引用例の００１５段落に「図１には１ビット分のカラム方向のメモリアレイを示しており」と記載されているように、引用例の図１には、「書き込み・読み出し回路２（０）、２（１）」、「マルチプレクサ３（０）、３（１）」等は１ビット分の構成しか示されていないが、引用例の発明は、「多ビットのメモリを構成しやすくする」（００３０段落）ことを意図しているものであるから、引用例の「サブアレイＳＡ」、「書き込み・読み出し回路２（０）、２（１）」及び「マルチプレクサ３（０）、３（１）」は、多ビットの読み出し・書き込みができるように、拡張することが示唆されているものと認める。
　そして、引用発明を複数ビットの読み出し・書き込みができるように拡張するにあたり、周知のメモリバンクで採用されているビット数幅を考慮して、「サブアレイＳＡ」、「書き込み・読み出し回路２（０）、２（１）」及び「マルチプレクサ３（０）、３（１）」を５１２ビットのデータの入出力ができるように拡張することは、当業者が適宜なし得た設計的な事項にすぎないものである。
　よって、相違点３は、当業者が容易になし得た範囲に含まれる程度のことである。
　
（４−４）相違点についての判断のまとめ
　以上、検討したとおり、本願補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
（５）独立特許要件についてのまとめ
　したがって、本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上、検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　以上のとおり、本件補正（平成２４年１月１３日に提出された手続補正書による補正）は却下されたので、本願の請求項１〜１９に係る発明は、平成２２年６月２３日に提出された手続補正書により補正された明細書、特許請求に範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１９に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、前記第２．１．に補正前の請求項１として記載したとおりのものである。
　
２．引用刊行物に記載された発明
　引用例の記載、引用発明、及び周知例１〜２に記載された技術事項については、前記第２．４．（２）の（２−１）、（２−８）と、前記第２．４．（４）の（４−１）、（４−２）において認定したとおりである。
　
３．対比・判断
　前記第２．２．（１）と前記第２．３．（１）で検討したように、本願補正発明は、本件補正前の発明（本願発明）に、「選択されたいずれかのバンクから読み出された５１２個のメモリセルデータを、読出しポートに対応するいずれか１つの読出しバッファに保存すること」という事項を追加することにより、「第一読出しバッファ」及び「第二読出しバッファ」に保存される「選択されたバンクの前記メモリセルから読み出されたデータ」に対して、技術的限定を加えるものである。逆に言えば、本件補正前の発明（本願発明）は、本願補正発明から、上記の限定を省いたものである。
　そうすると、本願発明の構成要件を全て含み、これをより限定したものである本願補正発明が、前記第２．４．において検討したとおり、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、当業者が容易に発明をすることができたものである。
　
第４．結言
　以上のとおりであるから、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。