(57)【要約】本発明の半導体装置は、互いに接してｐｎ接合を形成するｎ型拡散領域（３）とｐ型拡散領域（４）とが溝（１ａ）に挟まれた単位構造が繰返された繰返し構造を半導体基板１内に有しており、その単位構造内のｎ型拡散領域（３）の不純物量とｐ型拡散領域（４）の不純物量とが等しくないように（異なるように）設定されている。これにより、溝（１ａ）を有する半導体装置において良好な耐圧とアバランシェ破壊耐量と両立させることができる。
2003065459.tif 000002
【特許請求の範囲】
【請求項１】
互いに接してｐｎ接合を形成する第１導電型の第１不純物領域（３）と第２導電型の第２不純物領域（４）とが溝（１ａ）に挟まれた単位構造が繰返された繰返し構造を第１導電型の半導体基板（１）内に有する半導体装置において、
各前記単位構造内の前記第１不純物領域（３）の不純物量と前記第２不純物領域（４）の不純物量とが等しくないことを特徴とする、半導体装置。
【請求項２】
各前記単位構造内にある前記第１不純物領域（３）の不純物量に対する前記第２不純物領域（４）の不純物量の比が０．９９以下および１．０４以上のいずれかであることを特徴とする、請求の範囲第１項記載の半導体装置。
【請求項３】
各前記各単位構造内にある前記第１不純物領域（３）の不純物量に対する前記第２不純物領域（４）の不純物量の比が０．９５以上０．９９以下および１．０４以上１．１０以下のいずれかであることを特徴とする、請求の範囲第２項記載の半導体装置。
【請求項４】
各前記単位構造内の前記溝（１ａ）に挟まれる前記半導体基板（１）の主表面には絶縁ゲート型電界効果トランジスタが形成されていることを特徴とする、請求の範囲第１項記載の半導体装置。
【請求項５】
各前記単位構造内にある前記第１不純物領域（３）と前記第２不純物領域（４）とはダイオードとして働くことを特徴とする、請求の範囲第１項記載の半導体装置。
【請求項６】
各前記各単位構造内にある前記第１不純物領域（３）の不純物密度と前記第２不純物領域（４）の不純物密度とが等しくないことを特徴とする、請求の範囲第１項記載の半導体装置。
【請求項７】
各前記各単位構造内にある前記第１不純物領域（３）の体積と前記第２不純物領域（４）の体積とが等しくないことを特徴とする、請求の範囲第１項記載の半導体装置。
【請求項８】
前記半導体基板（１）の材質はＳｉＣよりなることを特徴とする、請求の範囲第１項記載の半導体装置。
【請求項９】
各前記単位構造内に、前記第２不純物領域（４）に接し、かつ前記第１不純物領域（３）側に張り出すように形成された第２導電型の第３不純物領域（５）をさらに備えたことを特徴とする、請求の範囲第１項記載の半導体装置。
【請求項１０】
互いに並んで配置された第１導電型の第１不純物領域（３）と第２導電型の第２不純物領域（４）とを有する単位構造が繰返された繰返し構造を第１導電型の半導体基板（１）内に有する半導体装置において、
各前記単位構造内の前記第１不純物領域（３）および前記第２不純物領域（４）の少なくともいずれかに接するように配置された帯電層（７１）を備え、
各前記単位構造内における前記帯電層（７１）内の正電荷量と各前記単位構造内におけるｎ型不純物量との和が、各前記単位構造内における前記帯電層（７１）内の負電荷量と各前記単位構造内におけるｐ型不純物量とえの和と等しくないことを特徴とする、半導体装置。
【請求項１１】
互いに接してｐｎ接合を形成する第１導電型の第１不純物領域（３）と第２導電型の第２不純物領域（４）とを有する単位構造が繰返された繰返し構造を第１導電型の半導体基板（１）内に有する半導体装置において、
前記繰返し構造外周部にガードリング（６１）およびフィールドプレート（６３）の少なくともいずれかが、繰返し構造内部で得られる耐圧よりも低い耐圧を有していることを特徴とする、半導体装置。
【発明の詳細な説明】
技術分野
本発明は、半導体装置に関するもので、特にＲＥＳＵＲＦ効果を用いた半導体装置の性能の改善に関するものである。
背景技術
従来型のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の一様なｎ型ドリフト層の代わりに、ＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ  ＳＵＲｆａｃｅ  Ｆｉｅｌｄ）効果と呼ばれる電界緩和現象を応用した微細なｎ型層とｐ型層との繰返し構造（以下、ｐｎ繰返し構造と称する）を用いた素子が、たとえばＵＳＰ６，０４０，６００などで提唱されている。
このｐｎ繰返し構造では、ｎ型層とｐ型層とが繰返されているため、ドリフト層が空乏化しやすく、ドリフト層のドーズ量の濃度を高くできるためオン抵抗を低減できるという特徴がある。これにより、単独の高濃度ｎ型ドリフト層のみで通常得られる主耐圧の数倍の耐圧を実現できるＳＴＭ（Ｓｕｐｅｒ  Ｔｒｅｎｃｈ  ｐｏｗｅｒ  ＭＯＳＦＥＴ）構造が得られる。以下、従来例としてＵＳＰ６，０４０，６００に開示されたＳＴＭの構造について説明する。
図１９は、従来のＳＴＭ構造を概略的に示す断面図である。図１９を参照して、半導体基板１０１の第１主面には、複数の溝１０１ａが繰返し設けられている。この溝１０１ａに挟まれる領域内には、ｎ型およびｐ型拡散領域１０３、１０４の各々が設けられている。ｎ型拡散領域１０３は一方の溝１０１ａの側壁面に設けられており、ｐ型拡散領域１０４は他方の溝１０１ａの側壁面に設けられている。このｎ型拡散領域１０３とｐ型拡散領域１０４とは、溝１０１ａの深さ方向に沿ってｐｎ接合を構成している。
ｎ型およびｐ型拡散領域１０３、１０４の第１主面側にはｐ型ボディ領域１０５が形成されている。このｐ型ボディ領域１０５内であって一方の溝１０１ａの側壁面にはソースｎ＋拡散領域１０６が設けられている。このソースｎ＋拡散領域１０６とｎ型拡散領域１０３とに挟まれるｐ型ボディ領域１０５にゲート絶縁層１０８を介在して対向するように、一方の溝１０１ａの側壁面に沿ってゲート電極層１０９が形成されている。
溝１０１ａ内には、絶縁物よりなる充填層１１０が充填されている。この充填層１１０の第１主面側には、ｐ＋拡散領域１０７が設けられており、ｐ型ボディ領域１０５と接している。またｎ型およびｐ型拡散領域１０３、１０４と溝１０１ａとの繰返し構造の第２主面側には半導体基板１０１のｎ＋領域が位置している。
第１主面上には、ｐ型ボディ領域１０５、ソースｎ＋拡散領域１０６およびｐ＋拡散領域１０７に電気的に接続するようにソース電極層１１１が形成されている。また第２主面上には、ｎ＋領域１０１と電気的に接続するようにドレイン電極層１１２が形成されている。
このような構造において、互いに隣り合うｎ型拡散領域１０３の電荷総量とｐ型拡散領域１０４の電荷総量とを等量にすることにより、高耐圧が実現されていた。
しかしながら、互いに隣り合うｎ型およびｐ型拡散領域１０３、１０４の各電荷総量が等量の場合には、アバランシェブレークダウン時（主耐圧保持時）の電界強度がｎ型およびｐ型拡散領域１０３、１０４の形成領域内でほぼ均一になる。これにより、アバランシェ電流による正帰還がかかるため、アバランシェ破壊耐量（非クランプ誘導負荷スイッチング破壊耐量）が低くなるという問題点があった。
特に図１９に示すようなＳＴＭでは、ｎ型およびｐ型拡散領域１０３、１０４内の各不純物は、図２０に示すように溝１０１ａの側壁近傍に集中している。このため、上述のアバランシェブレークダウン時に、図２１に示すように溝１０１ａ側壁近傍に集中して電流が流れる。よって、ＳＴＭにおける実効的な電流密度は、均一なドリフト濃度を持つ他のデバイスよりも高くなり、ＳＴＭはアバランシェ耐量において特に弱い傾向にあった。
なお、図２１はシミュレーションの結果を示しており、また図２１においてｎ型およびｐ型拡散領域１０３、１０４内のドットの分布密度の高い領域は電流密度が高い領域であることを意味している。
発明の開示
本発明の目的は、アバランシェブレークダウン時に溝側壁に電流が集中して流れるＳＴＭやマルチリサーフ型半導体装置において、高耐圧を保持するとともに、アバランシェブレークダウン時の降伏状態の電界強度分布を改善し、アバランシェ破壊耐量を高めることである。
本発明の一の局面に従う半導体装置は、互いに接してｐｎ接合を形成する第１導電型の第１不純物領域と第２導電型の第２不純物領域とが溝に挟まれた単位構造が繰返された繰返し構造を第１導電型の半導体基板内に有する半導体装置において、各単位構造内の第１不純物領域の不純物量と第２不純物領域の不純物量とが等しくないことを特徴とするものである。
本発明の一の局面に従う半導体装置によれば、溝によって挟まれる第１不純物領域と第２不純物領域との各不純物量を異ならせることにより、ＳＴＭのようなアバランシェ破壊耐量の特に弱いデバイスにおいても、アバランシェ破壊耐量を向上することができる。
また、第１不純物領域と第２不純物領域とが繰返された繰返し構造を有するため、リサーフ効果により高耐圧を実現することができる。
上記の半導体装置において好ましくは、各単位構造内にある第１不純物領域の不純物量に対する第２不純物領域の不純物量の比が０．９９以下および１．０４以上のいずれかである。
これにより、アバランシェ破壊耐量改善の顕著な効果を得ることができる。
上記一の局面に従う半導体装置において好ましくは、各単位構造内にある第１不純物領域の不純物量に対する第２不純物領域の不純物量の比が０．９５以上０．９９以下および１．０４以上１．１０以下のいずれかである。
これにより、アバランシェ破壊耐量改善の顕著な効果が得られるとともに、耐圧を通常のＭＯＳＦＥＴより良好に保つことができる。
上記一の局面に従う半導体装置において好ましくは、各単位構造内の溝に挟まれる半導体基板の主表面には絶縁ゲート型電界効果トランジスタが形成されている。
これにより、ＳＴＭにおいて、良好なアバランシェ破壊耐量および耐圧を得ることができる。
上記の一の局面に従う半導体装置において好ましくは、各単位構造内にある第１不純物領域と第２不純物領域とはダイオードとして働いている。
これにより、ダイオードにおいても、良好なアバランシェ破壊耐量および耐圧を得ることができる。
上記の一の局面に従う半導体装置において好ましくは、各単位構造内にある第１不純物領域の不純物密度と第２不純物領域の不純物密度とが等しくない。
このように第１不純物領域と第２不純物領域との各不純物密度を異ならせることで、第１不純物領域と第２不純物領域との各不純物量を異ならせることができる。
上記の一の局面に従う半導体装置において好ましくは、各単位構造内にある第１不純物領域の体積と第２不純物領域の体積とが等しくない。
このように第１不純物領域と第２不純物領域との各体積を異ならせることで、第１不純物領域と第２不純物領域との各不純物量を異ならせることができる。
上記の一の局面に従う半導体装置において好ましくは、半導体基板の材質はＳｉＣよりなる。
このようにＳｉ以外の材質を半導体基板の材質として選ぶこともできる。
上記の一の局面に従う半導体装置において好ましくは、各単位構造内に、第２不純物領域に接し、かつ第１不純物領域側に張り出すように形成された第２導電型の第３不純物領域がさらに備えられている。
このような第１不純物領域側に張り出すように形成された第２導電型の第３不純物領域を備えたデバイスにおいても、良好なアバランシェ破壊耐量および耐圧を得ることができる。
本発明の他の局面に従う半導体装置は、互いに並んで配置された第１導電型の第１不純物領域と第２導電型の第２不純物領域とを有する単位構造が繰返された繰返し構造を第１導電型の半導体基板内に有する半導体装置において、各単位構造内の第１不純物領域および第２不純物領域の少なくともいずれかに接するように配置された帯電層を備え、各単位構造内における帯電層の負電荷とシリコン層のｐ型不純物総量との和と、帯電層の正電荷とシリコン層のｎ型不純物総量との和とが等しくないことを特徴とするものである。
本発明の他の局面に従う半導体装置によれば、帯電層を備えることにより、帯電層の負電荷とシリコン層のｐ型不純物総量との和と、帯電層の正電荷とシリコン層のｎ型不純物総量との和とが等しくないようにされているため、アバランシェ破壊耐量の向上を図ることができる。
また、第１不純物領域と第２不純物領域とが繰返された繰返し構造を有するため、リサーフ効果により高耐圧を実現することもできる。
本発明のさらに他の局面に従う半導体装置は、互いに接してｐｎ接合を形成する第１導電型の第１不純物領域と第２導電型の第２不純物領域とを有する単位構造が繰返された繰返し構造を第１導電型の半導体基板内に有する半導体装置において、繰返し構造外周部に配置されたガードリングおよびフィールドプレートの少なくともいずれかが、繰返し構造内部で得られる耐圧よりも低い耐圧を有していることを特徴とするものである。
本発明のさらに他の局面に従う半導体装置によれば、繰返し構造外周部のガードリングおよびフィールドプレートが繰返し構造内部より低い耐圧を有するため、繰返し構造内部よりも、その外周部が先にアバランシェブレークダウンを起こすため、結果的に素子のアバランシェ破壊耐量を向上することができる。
発明を実施するための最良の形態
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１を参照して、半導体基板１の第１主面（図中上側主面）には、複数の溝１ａが繰返し設けられている。各溝１ａ内には、低不純物密度のシリコン（単結晶、多結晶、非晶質および微結晶を含む）、シリコン酸化膜などの絶縁物よりなる充填層１０が充填されている。この溝１ａに挟まれるメサ領域内には、ｎ型およびｐ型拡散領域３、４が設けられている。ｎ型拡散領域３は一方の溝１ａの側壁面に設けられており、ｐ型拡散領域４は他方の溝１ａの側壁面に設けられている。このｎ型拡散領域３とｐ型拡散領域４とは、溝１ａの深さ方向に沿ってｐｎ接合を構成している。
このようなｎ型およびｐ型拡散領域３、４を溝１ａで挟みこんだ単位構造が繰返されている。各単位構造のｎ型拡散領域３とｐ型拡散領域４との各不純物濃度分布は図２０に示す分布とほぼ同じとなる。
各単位構造のｐ型拡散領域４の第１主面側にはｎ型拡散領域３側へ張り出すようにｐ型ボディ領域５が形成されている。このｐ型ボディ領域５内の第１主面には、ソースｎ＋拡散領域６とｐ＋拡散領域７とが互いに隣り合って形成されている。このソースｎ＋拡散領域６とｎ型拡散領域３とに挟まれるｐ型ボディ領域５にゲート絶縁層８を介在して対向するように、第１主面上にゲート電極層９が形成されている。このゲート電極層９の一方端部はこの充填層１０に接している。
この第１主面全面を覆うように絶縁層１１が形成されており、この絶縁層１１にはソースｎ＋拡散領域６およびｐ＋拡散領域７の各々の一部表面を露出するコンタクトホール１１ａが形成されている。このコンタクトホール１１ａを介してソースｎ＋拡散領域６およびｐ＋拡散領域７の双方に電気的に接続するようにソース電極層１２が絶縁層１１上に形成されている。またｎ型およびｐ型拡散領域３、４と溝１ａとの繰返し構造の第２主面側には半導体基板１のｎ＋領域が位置している。第２主面上には、半導体基板１のｎ＋領域と電気的に接続するようにドレイン電極層１３が形成されている。
このような各単位構造内のｎ型拡散領域３の不純物量とｐ型拡散領域４の不純物量とが等しくないように（つまりアンバランスとなるように）設定されている。
ここでｎ型およびｐ型拡散領域３、４の不純物量がアンバランスであるとは、図１においてｎ型およびｐ型拡散領域３、４が互いに半導体基板の深さ方向にｐｎ接合を構成する領域Ｈ内でのｎ型およびｐ型拡散領域３、４の不純物量がアンバランスであることを意味している。
本願発明者らは、図１において各単位構造内のｎ型拡散領域３の不純物量とｐ型拡散領域の不純物量とを変化させた場合のｎ型拡散領域３の深さ方向の電界強度分布の変化をシミュレーション解析により調査した。その結果、図２に示す結果が得られた。
図２を参照して、ｎ型拡散領域３とｐ型拡散領域４との不純物量がほぼ等量の場合（Ｐ≒Ｎ）、リサーフ効果が最大に働くため、ｎ型拡散領域３の電界強度分布がフラットになり、ほぼ全域に絶縁破壊電界（≒２×１０５〜３×１０５Ｖ／ｃｍ）に近い電界がかかっている。一方、不純物量をアンバランス（Ｐ＜Ｎ、Ｐ＞Ｎ）にすることにより、リサーフ効果が減少するため電界強度分布が変化し、絶縁破壊電界に近い電界のかかる領域が少なくなる。このようにｎ型およびｐ型拡散領域３、４の各不純物量がアンバランスな方が、絶縁破壊電界に近い電界のかかる領域が少なくなるため、アバランシェ破壊耐量は大きくなる。
ただし、ｎ型およびｐ型拡散領域３、４の各不純物量がアンバランスな場合、リサーフ効果が小さくなり耐圧が下がるため、素子のトータルの性能として良好なものにするためには、アンバランスの度合いを適切に設定することが重要である。
なお、図２の横軸は半導体基板１の第１主面からの深さ位置を表わしており、縦軸は電界強度を示している。
本願発明者らは、図１に示すようなＳＴＭにおいてｎ型およびｐ型拡散領域３、４の各不純物量をどの程度アンバランスにすることが好ましいかについて調べた。しかし、ＳＴＭの場合、後述するように溝の側壁からイオンを注入してｎ型およびｐ型拡散領域３、４を形成するため、溝を有しない他のデバイスと同様に考えることはできない。
そこで、本願発明者らは、実効的なｐ型の不純物注入量と実効的なｎ型不純物注入量との比を変化させた場合のアバランシェ破壊耐量の変化と性能指標（オン抵抗と主耐圧とのトレードオフ特性）との変化について調べた。その結果、図３および図４に示す結果が得られた。
図３を参照して、実効的なｎ型不純物注入量に対する実効的なｐ型不純物注入量の比が０．９９以下もしくは１．０４以上になると急激にアバランシェ破壊耐量が増大し、顕著に改善されていることがわかった。そのため、実効的なｎ型不純物注入量に対する実効的なｐ型不純物注入量の比は、０．９９以下もしくは１．０４以上であることが好ましい。
なお上記において「実効的な注入量」とは実際に注入した量ではなく、プロセス完了後、不純物イオンとして有効に働くイオンに対応する注入量のことであり、最も高耐圧が得られる注入量のことである。
次に図４を参照して、このグラフでは縦軸を性能指標としているが、この性能指標は以下のように規定される。
ＭＯＳＦＥＴのオン抵抗率には、耐圧に依存したシリコン限界という値があり、下記の式で算出される。
シリコン限界（Ωｃｍ２）＝５．９×１０−９×主耐圧２．５（Ｖ）
ｎ型拡散領域３とｐ型拡散領域４とが最もバランスの取れた場合のオン抵抗のシリコン限界に対する比率を基準とし、他の場合のシリコン限界に対するオン抵抗率の比率を性能指標とした。性能指標は以下の式で表わされる。
性能指標＝（各条件のオン抵抗率／各条件の耐圧に対応するシリコン限界）／（最もバランスの取れた場合のオン抵抗率／最もバランスの取れた場合の耐圧に対応するシリコン限界）
アバランシェ耐量を向上させるためにｎ型拡散領域３とｐ型拡散領域４との不純物量をアンバランスにするとオン抵抗が高くなったり、耐圧が下がるため、この性能指標が悪くなる（値が大きくなる）が、望ましくは最もバランスの取れた場合の５倍程度までに収まることがよい。図４の実測データから、実効的なｎ型不純物注入量に対する実効的なｐ型不純物注入量の比が、０．９５以上１．１０以下の範囲内であれば、性能指標が５程度以下になることがわかった。
なお、上記性能指標を５倍程度まで許容できると判断した根拠は以下のとおりである。
アバランシェ破壊耐量向上の観点から、ｎ型拡散領域３とｐ型拡散領域４との不純物量の比率はアンバランスであることがよいが、ＳＴＭにおいてｎ型拡散領域３とｐ型拡散領域４とをアンバランスにすると、オン抵抗と主耐圧のトレードオフ特性（性能指標）が悪化する。そのため、どの程度までのアンバランスまで許容できるかが重要であるが、その指標は「オン抵抗がシリコンリミット値よりも低いこと」である。シリコンリミット値よりも大きいオン抵抗は、通常のＭＯＳＦＥＴでも原理的に実現可能であり、ＳＴＭの超低オン抵抗である特性のメリットが少なくなるからである。
ＳＴＭでは、ドリフト層３、４が溝１ａの側壁に沿って形成されるため、小さなセルピッチにすることが容易で、他のマルチリサーフデバイスと比較して、オン抵抗と主耐圧とのトレードオフ特性（性能指標）を良くしやすい特徴がある。シミュレーションの結果によると、ＳＴＭはｐ型不純物量とｎ型不純物量とを最もバランスさせた場合、概ねシリコンリミットの１／５以下のオン抵抗を得ることが可能である。つまりアバランシェ破壊耐量向上のためにｐ型不純物量とｎ型不純物量とをアンバランスにして、５倍程度までは特性（性能指標）が悪くなっても、通常のＭＯＳＦＥＴより、よい特性を持つことが可能といえる。
そのため、ＳＴＭでは、「高アバランシェ破壊耐量」と「良好なオン抵抗と主耐圧のトレードオフ特性」とを両立できるｎ型拡散領域３とｐ型拡散領域４とのバランスを選択することが可能である。他のマルチリサーフデバイスの場合、ＳＴＭのようにピッチを小さくすることが難しく、「高アバランシェ破壊耐量」と「良好なオン抵抗と主耐圧のトレードオフ特性」とを両立できるｎ型拡散領域３とｐ型拡散領域４とのバランス範囲が極端に少ない場合や、シリコンリミットの１／２程度の特性しか出せないデバイスでは、これらを両立できるバランスの範囲がない場合があり得る。
図３および図４の結果より、良好なアバランシェ破壊耐量およびオン抵抗と主耐圧のトレードオフ特性（性能指標）を実現するためには、実効的なｎ型不純物注入量に対する実効的なｐ型不純物注入量の比は、０．９５以上０．９９以下または１．０４以上１．１０以下であることが好ましい。
次に、本実施の形態の半導体装置の製造方法について説明する。
図５を参照して、まず、ｎ＋領域１とｎ−領域２とを有する半導体基板が準備される。通常の方法で、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成されたシリコン酸化膜などをマスク材２１として異方性エッチングを行なうことにより、半導体基板の第１主面に複数の溝１ａが形成される。
図６を参照して、ストライプ状に形成した溝１ａの片方の側壁にのみボロンイオンが注入され、ボロンイオン注入領域４が形成される。
図７を参照して、ストライプ状に形成した溝１ａの反対の側壁にのみ燐イオンが注入され、燐イオン注入領域３が形成される。ここで、ボロンと燐との実効的な不純物量がアンバランスとなるように、それらの注入量が設定されている。この図６および図７の工程は入れ替っても構わない。
図８を参照して、熱処理によりボロンイオン注入領域４と燐イオン注入領域３とが同時に拡散して所望の不純物濃度プロファイルを有するｐ型拡散領域４とｎ型拡散領域３とが形成される。
図９を参照して、ＣＶＤ法により形成されたシリコン酸化膜などの充填層１０で溝１ａの埋込が行なわれる。
このようにして、互いに接してｐｎ接合を形成するｎ型拡散領域３とｐ型拡散領域４とが溝１ａに挟まれた単位構造が繰返された繰返し構造が形成される。さらにこの後、さまざまな処理が施されることによって図１に示すようなＳＴＭを製造することができる。
また上記のように溝１ａの側壁からイオンを注入するため、図２０に示すようにｎ型およびｐ型拡散領域３、４の各不純物濃度は、溝１ａの側壁近傍において最も高くなり、メサ領域の内部に向かうにしたがって低くなる。
上記においてはｐｎ接合を構成するｎ型拡散領域３とｐ型拡散領域４との各不純物量をアンバランスにしたデバイスとしてＳＴＭについて説明したが、図１０に示すような縦型ダイオード、図１１に示すような横型ＭＯＳＦＥＴ、および図１２に示すような横型ダイオードに適用されてもよい。
図１０を参照して、このダイオードにおいては、互いに接してｐｎ接合を構成するｎ型およびｐ型拡散領域３、４が溝１ａに挟まれた単位構造が繰返されている。この各単位構造内のｎ型およびｐ型拡散領域３、４の第１主面側にはｐ＋不純物領域３１が形成されており、このｐ＋不純物領域３１に電極１２が電気的に接続されている。また、第２主面側には半導体基板１のｎ＋領域が位置しており、このｎ＋領域には電極１３が電気的に接続されている。
なお、これ以外の構成については図１で説明した構成とほぼ同じであるため、その説明を省略する。
このダイオードにおいても、ｐｎ接合を構成するｎ型およびｐ型拡散領域３、４の各不純物量がアンバランスに設定されているため、上述と同様アバランシェ破壊耐量を向上することができる。
図１１を参照して、シリコン基板５１上にシリコン酸化膜などの絶縁膜５２を介して半導体層６０が形成されている。そしてこの半導体層６０に横型ＭＯＳＦＥＴが形成されている。
この半導体層６０には、互いに接してｐｎ接合を形成するｎ型拡散領域３とｐ型拡散領域４とが溝１ａに挟まれた単位構造が繰返し形成されている。溝１ａ内には、充填層１０が充填されている。この単位構造が繰返された繰返し構造の一方端側にｐ型領域５が形成されている。このｐ型領域５内の表面にｎ＋ソース領域６が形成されており、ソース電極に電気的に接続されている。
ゲート電極層９は、ｎ型拡散領域３とｎ＋ソース領域６とに挟まれるｐ型領域５にゲート絶縁層８を介して対向するように形成されている。このゲート電極層９は、第１主面上において単位構造の繰返し方向に沿って延在している。上記繰返し構造の他方端側には、ｎ＋不純物領域５４とｎｂ領域５３とが形成されており、ｎ＋不純物領域５４はドレイン電極に電気的に接続されている。
なお、これ以外の構成については図１で説明した構成とほぼ同じであるため、その説明を省略する。
この横型ＭＯＳＦＥＴにおいても、ｐｎ接合を構成するｎ型およびｐ型拡散領域３、４の各不純物量がアンバランスに設定されているため、上述と同様アバランシェ破壊耐量を向上することができる。
図１２を参照して、シリコン基板５１上にシリコン酸化膜などの絶縁膜５２を介して半導体層６０が形成されている。そしてこの半導体層６０に横型ダイオードが形成されている。
この半導体層６０には、互いに接してｐｎ接合を形成するｎ型拡散領域３とｐ型拡散領域４とが溝１ａに挟まれた単位構造が繰返し形成されている。溝１ａ内には、充填層１０が充填されている。
互いに接してｐｎ接合を形成するｎ型拡散領域３とｐ型拡散領域４とが溝１ａに挟まれた単位構造が半導体基板の表面に繰返し形成されている。この溝１ａ内には充填層１０が充填されている。この単位構造の繰返された繰返し構造の一方端側にはｐ＋不純物領域３１が形成されており、このｐ＋不純物領域３１にはソース電極１２が電気的に接続されている。また繰返し構造の他方端側にはｎ＋不純物領域５４が形成されており、このｎ＋不純物領域５４にはドレイン電極１３が電気的に接続されている。
なお、これ以外の構成については図１で説明した構成とほぼ同じであるため、その説明を省略する。
この横型ダイオードにおいても、ｐｎ接合を構成するｎ型およびｐ型拡散領域３、４の各不純物量がアンバランスに設定されているため、上述と同様アバランシェ破壊耐量を向上することができる。
なお、図１、図１０〜図１２の各構成において、半導体基板１の材質は、シリコン（Ｓｉ）に限定されず、ＳｉＣよりなっていてもよい。
また、ｎ型拡散領域３の不純物密度とｐ型拡散領域４の不純物密度とを等しくならないように異ならせることにより（アンバランスにすることにより）、ｎ型拡散領域３とｐ型拡散領域４との各不純物量をアンバランスにしてもよい。またｎ型拡散領域３の体積とｐ型拡散領域４の体積とを異ならせることにより（アンバランスにすることにより）、ｎ型拡散領域３とｐ型拡散領域４との各不純物量をアンバランスにしてもよい。
（実施の形態２）
図１３を参照して、セル部にはダイオードが形成されている。このダイオードは、互いに接してｐｎ接合を形成するｎ型拡散領域３とｐ型拡散領域４とが繰返されたｐｎ繰返し構造と、そのｐｎ繰返し構造の第１主面側に形成されたｐ型ウェル３１と、ｐｎ繰返し構造の第２主面側に位置するｎ＋基板領域１とを有している。このセル部の外周領域をたとえば５重に取囲むようにガードリング６１が形成されている。このガードリング６１の耐圧は、セル部の耐圧よりも低く設定されている。
ガードリング６１の耐圧をセル部の耐圧より低く設定することは、たとえば、ガードリング６１の各リング間隔を通常より狭くすることなどの多様な方法で実現することができる。
通常、ガードリング部の耐圧はセル部の耐圧よりも高く設定されている。このため、セル部の耐圧が３００Ｖの場合、ガードリング６１の各リング間隔ａ、ｂ、ｃ、ｄ、ｅの各々は通常、５μｍ、７μｍ、９μｍ、１１μｍおよび１３μｍに設定され、それによりガードリング部の耐圧が３００Ｖを超えるように設計されている。
本実施の形態では、各ガードリング６１の各リング間隔ａ、ｂ、ｃ、ｄおよびｅのいずれか１つが上記寸法の半分程度に縮められている。これにより、ガードリング部の耐圧は３００Ｖよりも小さくなり、セル部の耐圧より低くすることができる。
本実施の形態では、セル部の耐圧よりもその外周を取囲むガードリング６１の耐圧を低くすることにより、セル部よりも外周部が先にアバランシェブレークダウンを起こすため、結果的に素子のアバランシェ破壊耐量を向上することができる。
上記においては、ガードリング６１について説明したが、図１４に示すようにセル部の外周はフィールドプレートにより取囲まれていてもよい。つまり、ｐ型ウェル３１に電気的に接続された電極６２をセル部外周に延ばし、絶縁層６３を挟んでｎ−領域２と対向させることでフィールドプレートを構成し、このフィールドプレートの耐圧をセル部の耐圧より低く設定する構成が用いられてもよい。
なお、これ以外の構成については図１３に示す構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
通常のフィールドプレートの場合、電極６２がｎ−領域２と対向する幅ａの大きさでフィールドプレート部の耐圧が決まる。そして、通常、フィールドプレートの耐圧はセル部の耐圧よりも高く設定されている。このため、たとえばセル部の耐圧が１００Ｖの場合、この幅ａは１０μｍ程度に設定されてフィールドプレート部の耐圧が１００Ｖを超えるよう設計されている。
本実施の形態では、この幅ａの大きさが半分程度（５μｍ程度）に狭められており、これによりフィールドプレート部の耐圧は１００Ｖより小さくなり、セル部の耐圧より低くすることができる。
本実施の形態では、セル部の耐圧よりもその外周を取囲むフィールドプレートの耐圧を低くすることにより、セル部よりも外周部が先にアバランシェブレークダウンを起こすため、結果的に素子のアバランシェ破壊耐量を向上することができる。
なお、セル部の構成は、図１５に示すように図１０に示したダイオードの構成（１組のｎ型およびｐ型拡散領域３、４を溝１ａで挟み込む構成）であってもよい。また、セル部の構成は図１６に示すように図１に示したＳＴＭの構成であってもよい。これにより、溝を有するダイオード（図１５）やＳＴＭ（図１６）においても、セル部よりも外周部が先にアバランシェブレークダウンを起こすため、結果的に素子のアバランシェ破壊耐量を向上することができる。
（実施の形態３）
図１７を参照して、半導体基板１の第１主面には複数の溝１ａが形成されており、それらの溝１ａに挟まれる領域の各々には交互にｎ型拡散領域３とｐ型拡散領域４とが形成されている。このｎ型拡散領域３とｐ型拡散領域４との第１主面側にはｐ＋不純物領域３１が形成されている。また溝１ａ内には正電荷あるいは負電荷に帯電した絶縁膜または半絶縁膜よりなる帯電層７１が充填されている。
これらｎ型拡散領域３、ｐ型拡散領域４および帯電層７１の第２主面側には半導体基板１のｎ＋領域が位置している。
溝１ａに挟まれたｎ型およびｐ型拡散領域３、４と帯電層７１とを単位構造とした場合、その単位構造内の正電荷の総量とｎ型不純物量との和が、その単位構造内の負電荷の総量とｐ型不純物総量との和と等しくなく、異なっている（アンバランスになっている）。つまり、単位構造内に、正電荷あるいは負電荷に帯電した帯電層７１を設けたことにより、単位構造内のｎ型拡散領域３とｐ型拡散領域４との不純物量をアンバランスにした場合と同等の効果を得ることができる。これにより、実施の形態１と同様、アバランシェ破壊耐量を向上することができる。
なお図１７ではｎ型拡散領域３とｐ型拡散領域４との間毎に帯電層７１が配置された構成について説明したが、図１８に示すようにｎ型拡散領域３とｐ型拡散領域４とが隣接した構成を１組とし、その１組の間毎に帯電層７１が配置されていてもよい。
この構成においても、溝１ａに挟まれたｎ型およびｐ型拡散領域３、４と帯電層７１とを単位構造とした場合、その単位構造内の正電荷の総量とｎ型不純物量との和が、その単位構造内の負電荷の総量とｐ型不純物総量との和とが等しくなく、異なっている（アンバランスになっている）。つまり、単位構造内に、正電荷あるいは負電荷に帯電した帯電層７１を設けたことにより、単位構造内のｎ型拡散領域とｐ型拡散領域の不純物量をアンバランスにした場合と同等の効果を得ることができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
産業上の利用可能性
以上説明したように本発明の半導体装置は、高い耐圧と高いアバランシェ破壊耐量とが要求される分野に有利に適用され得る。
【図面の簡単な説明】
図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。
図２は、図１において互いに隣り合うｐ型およびｎ型不純物領域内の不純物のイオン注入量を変化させた場合のｎ型不純物領域の電界強度分布の変化をシミュレーションにより解析した図である。
図３は、実効的なｐ型不純物注入量と実効的なｎ型不純物注入量との比を変化させた場合のアバランシェ破壊耐量の変化を示す図である。
図４は、実効的なｐ型不純物注入量と実効的なｎ型不純物注入量との比の変化させた場合の性能指標の変化を示す図である。
図５〜図９は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。
図１０は、本発明の実施の形態１における半導体装置としてダイオードの構成を概略的に示す断面図である。
図１１は、本発明の実施の形態１における半導体装置として横型のＭＯＳＦＥＴの構成を概略的に示す斜視図である。
図１２は、本発明の実施の形態１における半導体装置として横型のダイオードの構成を概略的に示す斜視図である。
図１３は、本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。
図１４は、本発明の実施の形態２における半導体装置の他の構成を概略的に示す断面図である。
図１５は、本発明の実施の形態２における半導体装置のさらに他の構成を概略的に示す断面図である。
図１６は、本発明の実施の形態２における半導体装置のさらに他の構成を概略的に示す断面図である。
図１７は、本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。
図１８は、本発明の実施の形態３における半導体装置の他の構成を概略的に示す断面図である。
図１９は、ＵＳＰ６，０４０，６００に示されたＳＴＭの構成を概略的に示す断面図である。
図２０は、図１９の互いに隣り合うｎ型およびｐ型拡散領域の不純物濃度分布を示す図である。
図２１は、ＳＴＭにおいてトレンチの側壁近傍で電流が集中することを示すシミュレーション結果を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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