【事件の表示】
　特願２００９−５０８００２「汎用アレイ処理」拒絶査定不服審判事件〔平成１９年１１月　８日国際公開、ＷＯ２００７／１２７９７１、平成２１年１０月　１日国内公表、特表２００９−５３５７２１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、２００７年４月２９日（パリ条約による優先権主張外国庁受理２００６年４月２８日、米国）を国際出願日とする出願であって、平成２２年６月９日付けで拒絶理由通知がなされ、同年１２月１５日付けで手続補正がなされたが、平成２３年４月２７日付けで拒絶査定がなされ、これに対し、同年９月９日に拒絶査定不服審判の請求がなされるとともに、同日付けで手続補正がなされ、その後、当審において、平成２４年２月２日付けで前置報告書を利用した審尋がなされたのに対し、同年５月３１日付けで回答書が提出されたものである。
　
２．平成２３年９月９日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成２３年９月９日付けの手続補正を却下する。
　
［理由］
（１）補正後の請求項３３に係る発明
　平成２３年９月９日付けの手続補正（以下、「本件手続補正」という。）は、特許請求の範囲の請求項３３を、
「行列演算を実行する方法であって、
　受信されたオペコードに基づいて２つの並列処理経路を介するデータの流れを、コントロールすることと、
　前記オペコードに基づいてコントロールされた前記２つの並列処理経路の第１の並列処理経路で第１の行列演算を実行することと、
　前記オペコードに基づいてコントロールされた前記２つの並列処理経路の第２の並列処理経路で第２の行列演算を実行することと、
を備える方法。」（平成２２年１２月１５日付け手続補正書により補正されたもの）
から、
「行列演算を実行する方法であって、
　受信されたオペコードに基づいて２つの並列処理経路を介するデータの流れを、コントロールすることと、
　前記オペコードに基づいてコントロールされた前記２つの並列処理経路の第１の並列処理経路で第１の行列演算を実行することと、
　前記オペコードに基づいてコントロールされた前記２つの並列処理経路の第２の並列処理経路で第２の行列演算を実行することを備え、
　前記データの流れは、前記２つの並列処理経路の一方の処理経路の処理結果が、マルチプレクサを介して他方の処理経路の入力として提供されるように制御される方法。」
に補正することを含むものである。
　
　上記補正は、補正前の請求項３３における「受信されたオペコードに基づいて（コントロールされる）２つの並列処理経路を介するデータの流れ」が「２つの並列処理経路の一方の処理経路の処理結果が、マルチプレクサを介して他方の処理経路の入力として提供されるように制御される」ものであることを限定するものであって、特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件手続補正後の上記請求項３３に係る発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（平成２３年法律第６３号改正附則第２条第１８項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第６項において準用する同法第１２６条第５項の規定に適合するか）について、以下に検討する。
　
（２）引用例
（２−１）引用例１：特開２００２−２６９０６７号公報
（２−１−１）本願の優先権主張の日前に日本国内において頒布され、原査定の拒絶の理由に引用された特開２００２−２６９０６７号公報（以下「引用例１」という。）には、図１とともに次の事項が記載されている。（下線は、当審において付与したものである。以下、同様。）
　
ａ．「【０００１】
【発明の属する技術分野】本発明は、例えば行列同士のかけ算等を行う行列演算装置に関するものである。行列のかけ算をする際に用いる行列演算装置において、演算器として１個の積和演算器をもつか、あるいは同時並列動作する複数個の積和演算器をもち、１個または複数個の積和演算器に対して効率的に必要な行列演算のためのデータを入力できるようなレジスタ、またはメモリをもつ行列演算装置に関するものである。」
　
ｂ．「【０００６】
したがって、本発明では、一つの演算器あるいは並列に動作させる複数の演算器に対して、行列演算における必要なデータを全て同時に演算器に与えるようにして演算処理を高速に行い
　
ｃ．「【００２１】
【発明の実施の形態】以下、本発明の実施の形態について、図１を用いて説明する。以下の説明では、演算器として、２個の乗算器と２つの乗算結果を加算する加算器とからなる積和演算器を利用する場合の構成例について説明している。
【００２２】
図１において、１は命令である。２は入力される命令１を解読して制御信号４を出力するデコーダである。この場合、制御信号４は、書き込み制御信号と読み出し制御信号と選択制御信号と演算制御信号とに分けられる。
【００２３】１９は積和演算器としての機能を有する演算器である。
２１は制御信号４（書き込み制御信号）を入力として書き込み信号２２を出力する書き込み部、２３は制御信号４（読み出し制御信号）を入力として読み出し信号２４を出力する読み出し部である。
【００２４】３は演算に利用される行列の項のデータの全てを記憶してある主記憶などの外部記憶装置である。この外部記憶装置３のデータのバス幅は１項分である。
【００２５】
６，７，８，９は外部記憶装置３からの１項分ずつ出力されるデータ５を入力して、書き込み信号２２に従ってデータを記憶する記憶手段となるマトリクスデータ分割格納メモリである。このマトリクスデータ分割格納メモリ６〜９は、読み出し部２３から与えられる、読み出し信号２４に従って、出力データ１０〜１３をそれぞれ出力する。
【００２６】
１４はマトリクスデータ分割格納メモリ６〜９からの出力データ１０〜１３を入力とするセレクタ部であり、このセレクタ部１４からは、演算器１９に必要なデータとして、演算用データ１５，１６，１７，１８を出力し、演算器１９へ与える。演算器１９は、それらのデータ１５〜１８を用いて制御信号４（演算制御信号）に従って演算（積和演算）し、演算結果２０を出力する。
　
ｄ．「【００３６】この実施の形態の行列演算装置によると、書き込み部２１は複数個のマトリクスデータ分割格納メモリ１０〜１３に行列の項のデータを制御信号４に従って書き込み、読み出し部２３は、制御信号４に従って複数個のマトリクスデータ分割格納メモリ１０〜１３から行列演算に必要な複数個のデータを同時に読み出し、セレクタ部１４は、制御信号４に従って複数個のデータを選択して演算器１９に複数個の演算用データ１５〜１８を与え、マトリクスデータ分割格納メモリ１０〜１３に対して行列の項のデータを記憶させておく際に、演算器１９での演算に必要な複数の項のデータ１０〜１３を同時に出力できる個数に分割して記憶しているので、マトリクスデータ分割格納メモリ１０〜１３から演算器１９に対して、演算に必要な項のデータの全てを制御信号４に従って同時に出力することができ、また行列のかけ算を行う内部の演算を連続して行っても、行列の項のデータを演算器に対して連続して与え続けることができる。したがって、行列演算を高速に行うことができる。」
　
ｅ．「【００３７】
なお、上記の実施の形態では、積和演算を行う演算器は１個設けているだけであったが、並列動作する２個または４個の積和演算器を設けてもよく、演算器の個数はそれらの個数に限定されることはなく、何個でもよい。このように、演算器を多数並列的に設けると、複数の演算を同時に行うことができ、少ない演算サイクルで多くの演算を行うことができ、行列演算の高速化を図ることができる。なお、その際に、演算器の個数が増加すると、同時に出力すべきデータの個数が増えるため、マトリクスデータ分割格納メモリの個数もそれに合わせて増加させることが必要であり、マトリクスデータ分割格納メモリを８個にすることも可能であり、それ以上に増加させることも可能である。
　
ｆ．「【００４１】
また、演算器を複数個設けることにより、複数の演算を同時に行うことが可能になり、演算の回数を減少させることができ、演算をいっそう高速に行うことができるという効果を奏する。
　
（２−１−２）ここにおいて、引用例１に記載されている「行列演算装置」に関する発明を行列演算を実行する方法の発明として捉えることができることは当業者にとって自明の事項である。
　
（２−１−３）また、００２２段落の「図１において、１は命令である。２は入力される命令１を解読して制御信号４を出力するデコーダである。この場合、制御信号４は、書き込み制御信号と読み出し制御信号と選択制御信号と演算制御信号とに分けられる。」という記載、及び００２３段落の「２１は制御信号４（書き込み制御信号）を入力として書き込み信号２２を出力する書き込み部、２３は制御信号４（読み出し制御信号）を入力として読み出し信号２４を出力する読み出し部である。」という記載から、引用例１には、外部から「入力される命令１」を「デコーダ２」によって解読して「書き込み制御信号」、「読み出し制御信号」、「選択制御信号」及び「演算制御信号」からなる「制御信号４」を出力することが記載されていることは明らかである。
　
（２−１−４）また、００２５段落には、「６，７，８，９は外部記憶装置３からの１項分ずつ出力されるデータ５を入力して、書き込み信号２２に従ってデータを記憶する記憶手段となるマトリクスデータ分割格納メモリである。このマトリクスデータ分割格納メモリ６〜９は、読み出し部２３から与えられる、読み出し信号２４に従って、出力データ１０〜１３をそれぞれ出力する。」と記載されている。
　ここで、００２３段落の「２１は制御信号４（書き込み制御信号）を入力として書き込み信号２２を出力する書き込み部、２３は制御信号４（読み出し制御信号）を入力として読み出し信号２４を出力する読み出し部である。」という記載から、「書き込み信号２２」は、「書き込み部」において「書き込み制御信号」の入力に基づいて作られるものであり、「読み出し信号２４」は、「読み出し部」において「読み出し制御信号」の入力に基づいて作られるものであるといえるから、「書き込み信号２２に従って」の動作は、「書き込み制御信号に従って」の動作であるといえ、「読み出し信号２４に従って」の動作は、「読み出し制御信号に従って」の動作であるといえる。
　よって、引用例１には、「外部記憶装置３」からの行列の「１項分ずつ出力されるデータ５」を「書き込み制御信号」に従って「マトリクスデータ分割格納メモリ６〜９」に記憶すると共に、「読み出し制御信号」に従って「マトリクスデータ分割格納メモリ６〜９」から「出力データ１０〜１３」として「出力」することが記載されているといえる。
　
（２−１−５）また、００２６段落の「１４はマトリクスデータ分割格納メモリ６〜９からの出力データ１０〜１３を入力とするセレクタ部であり、このセレクタ部１４からは、演算器１９に必要なデータとして、演算用データ１５，１６，１７，１８を出力し、演算器１９へ与える。」という記載から、引用例１の「セレクタ部１４」は、「出力データ１０〜１３」の中から演算に用いる「演算用データ１５〜１８」を選択的に出力していることは明らかである。
　
（２−１−６）また、００２６段落の「演算器１９は、それらのデータ１５〜１８を用いて制御信号４（演算制御信号）に従って演算（積和演算）し、演算結果２０を出力する。」という記載から、引用例１の「演算器１９」は、「演算用データ１５〜１８」を用いて「制御信号４」の中の「演算制御信号」に従って「演算（積和演算）」を実行して「演算結果２０を出力」していることは明らかである。
　
（２−１−７）以上を総合すると、引用例１には、次の発明（以下、「引用発明１−１」という。）が記載されているものと認められる。
「行列演算を実行する方法において、
　外部から入力される命令１をデコーダ２によって解読して書き込み制御信号、読み出し制御信号、選択制御信号及び演算制御信号からなる制御信号４を出力することと、
　外部記憶装置３から行列の１項分ずつ出力されるデータ５を前記書き込み制御信号に従ってマトリクスデータ分割格納メモリ６〜９に記憶すると共に、前記読み出し制御信号に従って前記マトリクスデータ分割格納メモリ６〜９から出力データ１０〜１３として出力することと、
　セレクタ部１４によって、前記出力データ１０〜１３の中から演算に用いる演算用データ１５〜１８を選択的に出力することと、
　演算器１９によって、前記演算用データ１５〜１８を用いて前記制御信号４の中の演算制御信号に従って演算（積和演算）を実行して演算結果２０を出力することと、
を備える方法。」
　
（２−１−８）また、引用例１の０００６段落の「したがって、本発明では、一つの演算器あるいは並列に動作させる複数の演算器に対して、行列演算における必要なデータを全て同時に演算器に与えるようにして演算処理を高速に行い」という記載、００３７段落の「なお、上記の実施の形態では、積和演算を行う演算器は１個設けているだけであったが、並列動作する２個または４個の積和演算器を設けてもよく、演算器の個数はそれらの個数に限定されることはなく、何個でもよい。このように、演算器を多数並列的に設けると、複数の演算を同時に行うことができ、少ない演算サイクルで多くの演算を行うことができ、行列演算の高速化を図ることができる。なお、その際に、演算器の個数が増加すると、同時に出力すべきデータの個数が増えるため、マトリクスデータ分割格納メモリの個数もそれに合わせて増加させることが必要であり、マトリクスデータ分割格納メモリを８個にすることも可能であり、それ以上に増加させることも可能である。」という記載、及び００４１段落の「また、演算器を複数個設けることにより、複数の演算を同時に行うことが可能になり、演算の回数を減少させることができ、演算をいっそう高速に行うことができるという効果を奏する。」という記載から、引用例１には、次の発明（以下、「引用発明１−２」という。）も記載されているものと認められる。
「演算処理を高速に行う必要がある場合には、並列動作する２個または４個の積和演算器１９を設けると共に、マトリクスデータ分割格納メモリの個数もそれに合わせて増加させる、行列演算を並列に実行する方法。」
　
（２−２）引用例２：特開平６−１７５９８６号公報
（２−２−１）本願の優先権主張の日前に日本国内において頒布された刊行物である特開平６−１７５９８６号公報（以下「引用例２」という。）には、図面とともに次の事項が記載されている。
　
ｇ．「【０００１】
【産業上の利用分野】
この発明は、行列演算の並列処理方法に関し
【０００２】
【従来の技術】２次元トーラス結合型並列計算機により行列とベクトルの積を繰り返し演算処理する並列処理方法の従来例を図を参照して説明する。ここで、２次元トーラス結合とは図１に示される如く２次元アレイ状に並べられた
処理要素（以下、ＰＥと称す）
　
ｈ．「【００１２】
【実施例】この発明の実施例を図５を参照して説明する。説明を簡単化するために、ｍ＝ｎ＝ｈ＝９、ｐ＝ｑ＝３とし、３行３列のＰＥアレイにより先ず９行９列の行列Ａと９個の要素のベクトルＸの積を計算し、次いで、同様に９行９列の行列Ｂと先の行列ＡとベクトルＸの積である９個の要素より成るベクトルＹの積を計算する例について説明する。
【００１３】
先ず、行列ＡとベクトルＸの積の演算処理について説明する。９行９列の行列Ａを行方向および列方向とも３分割して部分行列Ａ
ｉｊ
を形成し、ベトクルＸを３分割して部分ベクトルＸ
ｉ
を形成し、図５の如く各ＰＥに割りつける。
【００１４】
この様な割り付けにおいて、各ＰＥは、先ず、割りつけられた行列とベクトルの要素間の部分積和を計算する。
【００１５】
次に、過程ｉｉ）ないし過程ｉｖ）の処理を第１行のＰＥ
１ｊ
の場合について、図６を参照して説明する。なお、説明は省略するが他の行のＰＥについても同様である。ＰＥ
１ｊ
の初期の状態は図６（イ）の状態である。各ＰＥ
１ｊ
は行方向のリング状結合を用い、左隣のＰＥ
１ｊ
が総和の計算を担当する行の部分積和を右隣りのＰＥに転送する（逆方向でも可）。
　
（２−２−２）ここにおいて、０００１段落の「この発明は、行列演算の並列処理方法に関し」という記載から、引用例２には、「行列演算の並列処理方法」に関する発明が記載されているものと認められる。
　
（２−２−３）また、００１３段落の「先ず、行列ＡとベクトルＸの積の演算処理について説明する。９行９列の行列Ａを行方向および列方向とも３分割して部分行列Ａijを形成し、ベトクルＸを３分割して部分ベクトルＸiを形成し、図５の如く各ＰＥに割りつける。」という記載、００１４段落の「この様な割り付けにおいて、各ＰＥは、先ず、割りつけられた行列とベクトルの要素間の部分積和を計算する。」という記載、及び００１５段落の「次に、過程ｉｉ）ないし過程ｉｖ）の処理を第１行のＰＥ１ｊの場合について、図６を参照して説明する。なお、説明は省略するが他の行のＰＥについても同様である。ＰＥ１ｊの初期の状態は図６（イ）の状態である。各ＰＥ１ｊは行方向のリング状結合を用い、左隣のＰＥ１ｊが総和の計算を担当する行の部分積和を右隣りのＰＥに転送する（逆方向でも可）。」という記載から、引用例２には、「行列演算」に際して、全ての「処理要素ＰＥ」は同時に並列的に「行列演算」を行い、その演算結果である「部分積和」を隣接する「処理要素ＰＥ」に転送する「行列演算の並列処理方法」が記載されているものと認められる。
　
（２−２−４）以上から、引用例２には、次の発明（以下、「引用発明２」という。）が記載されているものと認められる。
「行列演算の並列処理方法において、
　行列演算に際して、全ての処理要素ＰＥは同時に並列的に行列演算を行い、その演算結果である部分積和を隣接する処理要素ＰＥに転送する行列演算の並列処理方法。」
　
（３）対比
　本願補正発明と引用発明１−１とを対比すると、次のことがいえる。
　
ア．引用発明１−１の「外部から入力される命令１」は、本願補正発明の「受信されたオペコード」に相当していることは明らかであり、また、引用発明１−１において、「マトリクスデータ分割格納メモリ６〜９」、「セレクタ部１４」、及び「演算器１９」によって「演算（積和演算）」の処理経路が構成されていることは明らかである。
　そして、引用発明１−１において、「外部記憶装置３から行列の１項分ずつ出力されるデータ５を前記書き込み信号２２に従ってマトリクスデータ分割格納メモリ６〜９に記憶すると共に、前記読み出し制御信号２４に従って、前記マトリクスデータ分割格納メモリ６〜９から出力データ１０〜１３として出力すること」は、処理経路を介するデータの流れを、コントロールしているもといえるから、引用発明１−１の「外部から入力される命令１をデコーダ２によって解読して書き込み制御信号、読み出し制御信号、選択制御信号及び演算制御信号からなる制御信号４を出力すること」及び「外部記憶装置３からの行列の１項分ずつ出力されるデータ５を前記書き込み信号２２に従ってマトリクスデータ分割格納メモリ６〜９に記憶すると共に、前記読み出し制御信号２４に従って、前記マトリクスデータ分割格納メモリ６〜９から出力データ１０〜１３として出力すること」と、本願補正発明の「受信されたオペコードに基づいて２つの並列処理経路を介するデータの流れを、コントロールすること」は、「受信されたオペコードに基づいて処理経路を介するデータの流れを、コントロールすること」である点で共通している。
　
イ．引用発明１−１の「演算器１９によって、前記演算用データ１５〜１８を用いて前記制御信号４の中の演算制御信号に従って演算（積和演算）を実行して演算結果２０を出力すること」と、本願補正発明の「前記オペコードに基づいてコントロールされた前記２つの並列処理経路の第１の並列処理経路で第１の行列演算を実行すること」、あるいは「前記オペコードに基づいてコントロールされた前記２つの並列処理経路の第２の並列処理経路で第２の行列演算を実行すること」は、「前記オペコードに基づいてコントロールされた前記処理経路で行列演算を実行すること」である点で共通している。
　
　上記ア．〜イ．の事項を踏まえると、本願補正発明と引用発明１−１とは、
「行列演算を実行する方法であって、
　受信されたオペコードに基づいて処理経路を介するデータの流れを、コントロールすることと、
　前記オペコードに基づいてコントロールされた前記処理経路で行列演算を実行することと、
を備える方法。」
　である点で一致し、次の点で相違する。
　
（相違点１）
　本願補正発明においては、「処理経路」が「２つの並列処理経路」から構成されていて、「前記オペコードに基づいてコントロールされた前記２つの並列処理経路の第１の並列処理経路で第１の行列演算を実行することと、前記オペコードに基づいてコントロールされた前記２つの並列処理経路の第２の並列処理経路で第２の行列演算を実行すること」が行われているのに対して、引用発明１−１においては、「処理経路」が１つであり、この「処理経路」によって「前記制御信号４の中の演算制御信号に従って演算（積和演算）を実行して演算結果２０を出力すること」が行われている点。
　
（相違点２）
　本願補正発明においては、「前記データの流れは、前記２つの並列処理経路の一方の処理経路の処理結果が、マルチプレクサを介して他方の処理経路の入力として提供されるように制御され」ているのに対して、引用発明１−１においては、このように構成されていない点。
　
（４）判断
　そこで、上記相違点１，２について検討する。
　
（相違点１について）
　引用例１には、上記引用発明１−２として、「演算処理を高速に行う必要がある場合には、並列動作する２個または４個の積和演算器１９を設けると共に、マトリクスデータ分割格納メモリの個数もそれに合わせて増加させる、行列演算を並列に実行する方法」が記載されているから、引用発明１−１に対して引用発明１−２を適用することにより、引用発明１−１の「処理経路」を、「第１の並列処理経路」と「第２の並列処理経路」からなる「並列処理経路」で構成すると共に、「第１の並列処理経路」で「第１の行列演算」を実行し、「第２の並列処理経路」で「第２の行列演算」を実行するような構成とすることは、当業者が容易になし得たことである。
　よって、相違点１は格別なものではない。
　
（相違点２について）
　引用発明２に示されるように、「行列演算の並列処理方法において、行列演算に際して、全ての処理要素ＰＥは同時に並列的に行列演算を行い、その演算結果である部分積和を隣接する処理要素ＰＥに転送する行列演算の並列処理方法」は、従来、良く知られている技術事項である。
　そして、上記「相違点１について」で検討したように、「第１の並列処理経路」で「第１の行列演算」を実行し、「第２の並列処理経路」で「第２の行列演算」を実行するような構成とすることは、当業者が容易になし得たことであり、その際に、引用発明２を参酌することにより、２つの「並列処理経路」の一方の「並列処理経路」の処理結果を、「セレクタ部１４」を介して他方の「並列処理経路」の入力として提供するように制御して、本願補正発明のように構成することは、当業者が容易になし得たことである。
　よって、相違点２も格別なものではない。
　
（本願補正発明の作用効果について）
　そして、本願補正発明の構成によってもたらされる効果も、引用発明１−１、引用発明１−２、及び引用発明２から当業者が容易に予測することができる程度のものであって、格別のものとはいえない。
　
　したがって、本願補正発明は、引用発明１−１、引用発明１−２、及び引用発明２に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
（５）むすび
　よって、本件手続補正は、平成２３年法律第６３号改正附則第２条第１８項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第６項において準用する同法第１２６条第５項の規定に違反するものであり、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．補正却下の決定を踏まえた検討
（１）本願発明
　平成２３年９月９日付けの手続補正は、上記のとおり却下されたので、本願の請求項３３に記載された発明は、平成２２年１２月１５日付け手続補正書の特許請求の範囲の請求項３３に記載されたとおりの次のものと認める。（以下、「本願発明」という。）
「行列演算を実行する方法であって、
　受信されたオペコードに基づいて２つの並列処理経路を介するデータの流れを、コントロールすることと、
　前記オペコードに基づいてコントロールされた前記２つの並列処理経路の第１の並列処理経路で第１の行列演算を実行することと、
　前記オペコードに基づいてコントロールされた前記２つの並列処理経路の第２の並列処理経路で第２の行列演算を実行することと、
を備える方法。」
　
（２）引用例
　これに対して、原査定の拒絶の理由に引用された引用例１とその記載事項は、上記２．（２）（２−１）に記載したとおりである。
　
（３）対比・判断
　本願発明は、上記２．で検討した本願補正発明における「受信されたオペコードに基づいて（コントロールされる）２つの並列処理経路を介するデータの流れ」について、「２つの並列処理経路の一方の処理経路の処理結果が、マルチプレクサを介して他方の処理経路の入力として提供されるように制御される」ものであるとの限定を省いたものである。
　そうすると、本願発明の構成要件を全て含み、さらに特定の限定を施したものに相当する本願補正発明が、上記２．（４）に記載したとおり、引用発明１−１、引用発明１−２、及び引用発明２に基いて、当業者が容易に発明をすることができたものであるから、上記特定の限定を省いた本願発明は、上記特定の限定に関して引用した引用発明２を参酌するまでもなく、引用発明１−１、及び引用発明１−２に基いて、当業者が容易に発明をすることができたものである。
　
（４）むすび
　以上のとおり、本願発明は、引用発明１−１、及び引用発明１−２に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。