(57)【要約】強誘電体コンデンサを用いてデータの論理演算を行うことができる論理演算回路および論理演算方法を提供することを目的とする。論理演算回路１は、強誘電体コンデンサＣＦ１、ＣＦ２、トランジスタＭＰを備えている。強誘電体コンデンサＣＦ１は、論理演算子に対応した分極状態Ｐ１を保持している。演算・記憶動作時には、強誘電体コンデンサＣＦ１の第１の端子３および第２の端子５に、第１の被演算データｙ１＝１に対応した電源電位Ｖｄｄおよび、第２の被演算データｙ２＝０に対応した接地電位ＧＮＤを与える。これにより、強誘電体コンデンサＣＦ１の分極状態はＰ４へと移行する。Ｐ４に対応する残留分極状態はＰ２である。ｙ１とｙ２との組み合わせ（０−０，０−１，１−０，１−１）に対して、残留分極状態は（Ｐ１，Ｐ１，Ｐ２，Ｐ１）となる。後の読み出し動作において、トランジスタＭＰを介して、この残留分極状態に対応した出力を得る。
2003065583.tif 000002
【特許請求の範囲】
【請求項１】
所定の論理演算子に対応する分極状態を保持することのできる第１の強誘電体コンデンサであって、第１および第２の端子を有する第１の強誘電体コンデンサと、
前記論理演算子に対応する分極状態を保持した前記第１の強誘電体コンデンサの前記第１および第２の端子に第１および第２の被演算データをそれぞれ付与することのできる第１および第２の信号線であって、前記第１および第２の端子にそれぞれ接続された第１および第２の信号線と、
前記２つの被演算データの付与により得られる前記第１の強誘電体コンデンサの分極状態に基づいて前記論理演算子についての前記第１および第２の被演算データの論理演算結果を出力する演算結果出力部であって、前記第１の信号線に接続される演算結果出力部と、
を備えた論理演算回路。
【請求項２】
前記第１および第２の信号線は、前記第１および第２の被演算データがそれぞれ付与される前に、前記論理演算子に対応する分極状態を前記第１の強誘電体コンデンサに生じさせるために、第１の基準電位および第２の基準電位のうち一方の電位ならびに前記第１および第２の基準電位のうち他方の電位にそれぞれ接続される、
請求項１に記載の論理演算回路。
【請求項３】
前記演算結果出力部は、
前記第１の信号線に接続される第３の端子と、第１の基準電位に接続される第４の端子と、を有する負荷素子を備え、
前記論理演算結果の出力に際し、前記第１の信号線を前記第１の基準電位に接続したあとその接続を解除し、その後、前記第２の信号線を第２の基準電位に接続し、このとき第１の信号線に発生する電位に基づいて、論理演算結果を出力する、
請求項１ないし２のいずれかに記載の論理演算回路。
【請求項４】
前記演算結果出力部は、前記第１の信号線に接続される制御端子と、前記制御端子に入力される制御信号に対応した出力信号を出力する出力端子と、を有する出力用トランジスタであって、前記制御信号として当該出力用トランジスタのしきい値電圧よりも第１の基準電位よりの電位が与えられるとＯＦＦとなり、当該しきい値電圧よりも第２の基準電位よりの電位が与えられるとＯＮとなる出力用トランジスタ、を備え、
前記論理演算結果は、当該出力用トランジスタの前記出力信号として得られる、
請求項１ないし３のいずれかに記載の論理演算回路。
【請求項５】
第１および第２の端子を有する第１の強誘電体コンデンサと、
前記第１および第２の端子にそれぞれ接続された第１および第２の信号線と、
前記第１の信号線に接続された第３の端子と、第１の基準電位に接続された第４の端子と、を有する第２の強誘電体コンデンサと、
前記第１の信号線に接続された制御端子と、前記制御端子に入力される制御信号に対応した出力信号を出力する出力端子と、を有する出力用トランジスタであって、前記制御信号として当該出力用トランジスタのしきい値電圧よりも第１の基準電位よりの電位が与えられるとＯＦＦとなり、当該しきい値電圧よりも第２の基準電位よりの電位が与えられるとＯＮとなる出力用トランジスタと、
を備えた論理演算回路であって、
前記第１および第２の信号線を、前記第１の基準電位および第２の基準電位のうち一方の電位ならびに前記第１および第２の基準電位のうち他方の電位にそれぞれ接続することにより、所定の論理演算子に対応する分極状態を前記第１の強誘電体コンデンサに生じさせ、
その後、前記第１および第２の信号線に第１および第２の被演算データをそれぞれ付与することにより、前記第１の強誘電体コンデンサの分極状態を、前記論理演算子、第１および第２の被演算データの３つの要素の組み合わせに対応した分極状態とし、
その後、前記第１および第２の信号線を、いずれも前記第１の基準電位に接続することにより、前記第１の強誘電体コンデンサの残留分極状態に変化を生じさせることなく、前記第１の信号線を前記第１の基準電位にプリチャージし、
その後、前記第１の信号線への電圧の印加を解除するとともに第２の信号線を前記第２の基準電位に接続し、このとき前記第１の信号線に発生する電位に対応して前記出力用トランジスタの前記出力端子にあらわれる出力信号を、前記論理演算子についての前記第１および第２の被演算データの論理演算結果として得る、
よう構成された論理演算回路。
【請求項６】
前記論理演算子、第１および第２の被演算データの３つの要素の組み合わせに対応して決定される前記第１の強誘電体コンデンサの残留分極状態が、第１の残留分極状態および当該第１の残留分極状態と逆の分極方向の第２の残留分極状態のいずれかであり、
前記出力用トランジスタのしきい値電圧は、前記第１の強誘電体コンデンサにおける前記第１および第２の残留分極状態に対応して論理演算の際に第１の信号線に生ずる２つの電位の間の電圧である、
請求項４ないし５のいずれかに記載の論理演算回路。
【請求項７】
前記負荷素子が第２の強誘電体コンデンサである、
請求項３に記載の論理演算回路。
【請求項８】
所定の論理演算子に対応する不揮発的状態を保持する不揮発性記憶素子であって、第１および第２の端子を有する不揮発性記憶素子と、
前記不揮発性記憶素子の第１および第２の端子に２値データである第１および第２の被演算データｙ１およびｙ２をそれぞれ付与することにより得られる前記不揮発性記憶素子の状態に基づいて、前記論理演算子についての前記第１および第２の被演算データｙ１およびｙ２の論理演算結果を２値データである演算結果データｚとして出力する演算結果出力部と、
を備えた論理演算回路であって、
前記所定の論理演算子に対応する不揮発的状態を２値データである状態データｓで表現するとき、前記演算結果データｚは、実質的に次式、
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を満足するよう構成された、論理演算回路。
【請求項９】
前記不揮発性記憶素子は、強誘電体コンデンサを含み、
前記不揮発的状態は、当該強誘電体コンデンサの残留分極状態である、
請求項８に記載の論理演算回路。
【請求項１０】
所定の論理演算子に対応する不揮発的状態を保持する不揮発性記憶素子と、
前記不揮発性記憶素子に第１および第２の被演算データをそれぞれ付与することにより得られる前記不揮発性記憶素子の状態に基づいて、前記論理演算子についての前記第１および第２の被演算データの論理演算結果を出力する演算結果出力部であって、前記不揮発性記憶素子の第１の端子に接続される演算結果出力部と、
を備えた論理演算回路。
【請求項１１】
請求項１ないし１０のいずれかの論理演算回路を直列および／または並列に配置することにより所望の論理演算を行わせるよう構成した論理演算装置。
【請求項１２】
２個以上の２進数の加算を行う論理演算装置であって、請求項１ないし１０のいずれかの論理演算回路を直列および／または並列に配置して前記加算を行うよう構成した論理演算装置。
【請求項１３】
前記２個以上の２進数は、被加算数、加算数および下位ビットからの桁上げ、の３個の２進数であり、
前記論理演算装置は、前記３個の２進数の加算結果を算出する加算結果算出部と、前記３個の２進数の加算における桁上げを算出する桁上げ算出部と、を備え、
前記加算結果算出部は、並列に接続された一対の前記論理演算回路を用いて前記３個の２進数のうち２個の２進数に対応する２進数の排他的論理和に対応する２進数を第１の加算結果として算出するとともに、並列に接続された他の一対の前記論理演算回路を用いて前記第１の加算結果と前記３個の２進数のうち残りの１つの２進数に対応する２進数との排他的論理和に対応する２進数を第２の加算結果として算出し、算出された前記第２の加算結果を当該加算結果算出部の出力とするよう構成され、
前記桁上げ算出部は、複数の前記論理演算回路を用いて前記３個の２進数に基づいて前記３個の２進数の加算における桁上げを算出し、算出された前記桁上げを当該桁上げ算出部の出力とするよう構成された、
請求項１２に記載の論理演算装置。
【請求項１４】
論理演算を複数のステージに分割して順次連続的に実行する論理演算装置であって、請求項１ないし１０のいずれかの論理演算回路を直列および／または並列に配置して前記論理演算を行うよう構成した論理演算装置。
【請求項１５】
前記論理演算は、被加算数、加算数および下位ビットからの桁上げ、の３個の２進数の加算を含み、
前記論理演算装置は、
並列に接続された一対の前記論理演算回路を用いて前記３個の２進数のうち２個の２進数に対応する２進数の排他的論理和に対応する２進数を第１の加算結果として算出して記憶する動作を含む第１加算ステージの演算を行う第１加算ステージ演算部と、
並列に接続された他の一対の前記論理演算回路を用いて前記第１の加算結果と前記３個の２進数のうち残りの１つの２進数に対応する２進数との排他的論理和に対応する２進数に対応する２進数を第２の加算結果として算出して記憶するとともに当該第２の加算結果を当該論理演算装置の加算結果として出力する動作と、複数の前記論理演算回路を用いて前記３個の２進数に基づいて前記３個の２進数の加算における桁上げを出力する動作と、を含む第２加算ステージの演算を、前記第１加算ステージの演算に続いて行う第２加算ステージ演算部と、
を備えた、
請求項１２に記載の論理演算装置。
【請求項１６】
２個の２進数の乗算を複数のレベルに分割して順次連続的に実行する論理演算装置であって、
被乗数と乗数との部分積を生成する部分積生成部と、
請求項１５の論理演算装置を要素演算装置として複数個用意し、当該要素演算装置を前記各レベルに対応させて複数段に配置し、前記部分積および／または前段の加算結果を入力として順次各段の加算を実行することで演算結果を得る加算部と、
を備えた論理演算装置。
【請求項１７】
前記複数のレベルは、少なくとも乗数のビット数に相当する数のレベルであり、
前記部分積生成部は、各レベルの演算を行う各レベル演算部にそれぞれ配置された要素部分積生成部により構成され、
前記加算部は、少なくとも第２レベル以後の演算を行う各レベル演算部にそれぞれ配置された前記要素演算装置により構成され、
少なくとも第２レベル以後の演算を行う各レベル演算部は、
被乗数を構成する各ビットのうち現在の演算対象となっている１つのビットを演算対象被乗数ビットとして記憶する動作を含む第１ステージの演算を行う第１ステージ演算部と、
前記要素部分積生成部を用いて、前記演算対象被乗数ビットと、乗数を構成する各ビットのうち当該レベルに対応するビットとの論理積を、当該演算対象被乗数ビットの当該レベルにおける要素部分積として算出して記憶する動作を含む第２ステージの演算を、前記第１ステージの演算に続いて行う第２ステージ演算部と、
前記要素演算装置を用いて、当該レベルにおける要素部分積、前レベルにおける部分積、および当該演算対象被乗数ビットの前のビットについての当該レベルにおける桁上げ、の３つの２進数の和を算出して当該演算対象被乗数ビットの当該レベルにおける部分積として記憶するとともに、この加算の際に生じた桁上げを当該演算対象被乗数ビットの当該レベルにおける桁上げとして記憶する動作と、を含む第３および第４ステージの演算を、前記第２ステージの演算に続いて行う第３および第４ステージ演算部と、
を備えた、
請求項１６に記載の論理演算装置。
【請求項１８】
第１および第２の端子を有する第１の強誘電体コンデンサに、所定の論理演算子に対応する分極状態を保持させるステップと、
前記論理演算子に対応する分極状態を保持させた前記第１の強誘電体コンデンサの前記第１および第２の端子に、第１および第２の被演算データをそれぞれ付与するステップと、
前記２つの被演算データの付与により得られた前記第１の強誘電体コンデンサの分極状態に基づいて、前記論理演算子による前記第１および第２の被演算データの論理演算結果を得るステップと、
を備えた論理演算方法。
【発明の詳細な説明】
関連出願の参照
日本国特許出願２００２年第１８６６２号（２００２年１月２８日出願）の明細書、請求の範囲、図面および要約を含む全開示内容は、これら全開示内容を参照することによって本出願に合体される。
技術分野
この発明は論理演算回路および論理演算方法に関し、とくに、強誘電体コンデンサなどの不揮発性記憶素子を用いた論理演算回路、論理演算装置および論理演算方法に関する。
背景技術
強誘電体コンデンサを用いた回路として不揮発性メモリが知られている。強誘電体コンデンサを用いることで、低電圧にて書き換え可能な不揮発性メモリを実現することができる。
しかしながら、従来のこのような回路では、データを記憶することはできてもデータの論理演算を行うことはできなかった。
発明の開示
この発明は、このような従来の強誘電体コンデンサを用いた回路の問題点を解消し、強誘電体コンデンサなどの不揮発性記憶素子を用いてデータの論理演算を行うことができる論理演算回路、論理演算装置および論理演算方法を提供することを目的とする。
この発明による論理演算回路は、第１の強誘電体コンデンサと、第１および第２の信号線と、演算結果出力部とを備えている。第１の強誘電体コンデンサは、所定の論理演算子に対応する分極状態を保持することができ、第１および第２の端子を有する。第１および第２の信号線は、論理演算子に対応する分極状態を保持した第１の強誘電体コンデンサの第１および第２の端子に第１および第２の被演算データをそれぞれ付与することができ、第１および第２の端子にそれぞれ接続されている。演算結果出力部は、２つの被演算データの付与により得られる第１の強誘電体コンデンサの分極状態に基づいて、論理演算子についての第１および第２の被演算データの論理演算結果を出力することができ、第１の信号線に接続される。
この発明による論理演算回路は、第１および第２の端子を有する第１の強誘電体コンデンサと、第１および第２の端子にそれぞれ接続された第１および第２の信号線と、第１の信号線に接続された第３の端子と第１の基準電位に接続された第４の端子とを有する第２の強誘電体コンデンサと、出力用トランジスタとを備えている。当該出力用トランジスタは、第１の信号線に接続された制御端子と、制御端子に入力される制御信号に対応した出力信号を出力する出力端子と、を有し、制御信号として当該出力用トランジスタのしきい値電圧よりも第１の基準電位よりの電位が与えられるとＯＦＦとなり、当該しきい値電圧よりも第２の基準電位よりの電位が与えられるとＯＮとなる。また、当該論理演算回路は、以下の動作を行うよう構成されている。すなわち、当該論理演算回路は、第１および第２の信号線を、第１の基準電位および第２の基準電位のうち一方の電位ならびに第１および第２の基準電位のうち他方の電位にそれぞれ接続することにより、所定の論理演算子に対応する分極状態を前記第１の強誘電体コンデンサに生じさせる。当該論理演算回路は、その後、第１および第２の信号線に第１および第２の被演算データをそれぞれ付与することにより、第１の強誘電体コンデンサの分極状態を、論理演算子、第１および第２の被演算データ、の３つの要素の組み合わせに対応した分極状態とする。当該論理演算回路は、その後、第１および第２の信号線を、いずれも第１の基準電位に接続することにより、第１の強誘電体コンデンサの残留分極状態に変化を生じさせることなく、第１の信号線を第１の基準電位にプリチャージする。当該論理演算回路は、その後、第１の信号線への電圧の印加を解除するとともに第２の信号線を第２の基準電位に接続し、このとき第１の信号線に発生する電位に対応して出力用トランジスタの出力端子にあらわれる出力信号を、論理演算子についての第１および第２の被演算データの論理演算結果として得る。
この発明による論理演算回路は、所定の論理演算子に対応する不揮発的状態を保持する不揮発性記憶素子であって、第１および第２の端子を有する不揮発性記憶素子と、不揮発性記憶素子の第１および第２の端子に２値データである第１および第２の被演算データｙ１およびｙ２をそれぞれ付与することにより得られる不揮発性記憶素子の状態に基づいて、論理演算子についての第１および第２の被演算データｙ１およびｙ２の論理演算結果を２値データである演算結果データｚとして出力する演算結果出力部と、を備えた論理演算回路であって、所定の論理演算子に対応する不揮発的状態を２値データである状態データｓで表現するとき、演算結果データｚは、実質的に次式、
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を満足するよう構成されたことを特徴とする。
この発明による論理演算回路は、所定の論理演算子に対応する不揮発的状態を保持する不揮発性記憶素子と、不揮発性記憶素子に第１および第２の被演算データをそれぞれ付与することにより得られる不揮発性記憶素子の状態に基づいて、論理演算子についての第１および第２の被演算データの論理演算結果を出力する演算結果出力部であって、不揮発性記憶素子の第１の端子に接続される演算結果出力部と、を備えたことを特徴とする。
この発明による論理演算方法は、第１および第２の端子を有する第１の強誘電体コンデンサに、所定の論理演算子に対応する分極状態を保持させるステップと、論理演算子に対応する分極状態を保持させた第１の強誘電体コンデンサの第１および第２の端子に、第１および第２の被演算データをそれぞれ付与するステップと、２つの被演算データの付与により得られた第１の強誘電体コンデンサの分極状態に基づいて、論理演算子による第１および第２の被演算データの論理演算結果を得るステップと、を備えている。
本発明の特徴は、上記のように広く示すことができるが、その構成や内容は、目的および特徴とともに、図面を考慮に入れた上で、以下の開示によりさらに明らかになるであろう。
発明を実施するための最良の形態
図１は、この発明の一実施形態による論理演算回路１を示す回路図である。論理演算回路１は、第１の強誘電体コンデンサＣＦ１、負荷素子である第２の強誘電体コンデンサＣＦ２、出力用トランジスタであるトランジスタＭＰ、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４を備えている。第２の強誘電体コンデンサＣＦ２およびトランジスタＭＰは、演算結果出力部を構成している。トランジスタＭＰ、Ｍ１、Ｍ２、Ｍ３、Ｍ４は、いずれも、ＮチャネルＭＯＳＦＥＴ（金属・酸化物・半導体型電界効果トランジスタ）である。
強誘電体コンデンサＣＦ１の第１の端子３は、第１の信号線７に接続されており、第２の端子５は、第２の信号線９に接続されている。第１の信号線７は、トランジスタＭＰの制御端子であるゲート端子に接続されている。
強誘電体コンデンサＣＦ２の第３の端子１１は、第１の信号線７に接続されており、第４の端子１３は、第１の基準電位である接地電位ＧＮＤに接続されている。
第１の信号線７は、トランジスタＭ１を介して第１のビットラインＢＹ１に接続されるとともに、トランジスタＭ３を介して接地電位ＧＮＤに接続されている。第２の信号線９は、トランジスタＭ２を介して第２のビットラインＢＹ２に接続されるとともに、トランジスタＭ４を介して第２の基準電位である電源電位Ｖｄｄに接続されている。
トランジスタＭ１、Ｍ２のゲート端子は、ともに反転クロックライン／ＣＬＫに接続されている。トランジスタＭ３、Ｍ４のゲート端子は、それぞれ、リセットラインＲＳ、クロックラインＣＬＫに接続されている。なお、特にことわらない限り、２進数（２値信号）「Ａ」の否定（反転信号）を「／Ａ」で表すものとする。
トランジスタＭＰの入力端子は、トランジスタＭ５を介して接地電位ＧＮＤに接続されている。トランジスタＭＰの出力端子は、出力ラインＭＬに接続されている。出力ラインＭＬは、トランジスタＭ６を介して、電源電位Ｖｄｄに接続されている。トランジスタＭ５、Ｍ６のゲート端子は、ともにプリセットラインＰＲＥに接続されている。トランジスタＭ５は、ＮチャネルＭＯＳＦＥＴであり、トランジスタＭ６は、ＰチャネルＭＯＳＦＥＴである。
つぎに、図１に示す論理演算回路１の動作について説明する。図２は、論理演算回路１の動作を示すタイミングチャートである。
リセット動作（Ｒｅｓｅｔ）においては、クロックラインＣＬＫ、リセットラインＲＳには、ともに“Ｈ”電位（すなわち、電源電位Ｖｄｄ）が与えられる。なお、ビットラインＢＹ１，ＢＹ２には、ともに、“Ｌ”電位（すなわち、接地電位ＧＮＤ）が与えられている。
図３Ａ、図３Ｂは、それぞれ、リセット動作時における論理演算回路１の状態および強誘電体コンデンサＣＦ１の分極状態を示す図面である。図３Ａに示すように、トランジスタＭ１，Ｍ２は、ともに、ＯＦＦとなっており、トランジスタＭ３，Ｍ４は、ともに、ＯＮとなっている。したがって、強誘電体コンデンサＣＦ１の第１の端子３および第２の端子５には、それぞれ、“Ｌ”，“Ｈ”が印加されている。
図３Ｂに示すように、このとき、強誘電体コンデンサＣＦ１の分極状態は、Ｐ１またはＰ２の状態から、Ｐ３へと移行する。なお、第１の端子３および第２の端子５への電圧の印加が解除されると、強誘電体コンデンサＣＦ１の分極状態は、Ｐ３から残留分極状態Ｐ１へと移行する。この残留分極状態Ｐ１が、後述するように、論理演算子であるＮＡＮＤ（論理積の否定）に対応している。このように、リセット動作により、論理演算回路１の論理演算子を設定することができる。
なお、図３Ａにおいては、トランジスタＭ３の一方の入出力端子を接地電位ＧＮＤに接続するとともに、トランジスタＭ４の一方の入出力端子を電源電位Ｖｄｄに接続するよう構成しているが、この発明はこれに限定されるものではない。
たとえば、図３Ａの場合とは逆に、トランジスタＭ３の一方の入出力端子を電源電位Ｖｄｄに接続するとともに、トランジスタＭ４の一方の入出力端子を接地電位ＧＮＤに接続するよう構成することもできる。
このように構成すると、リセット動作時において、図３Ａの場合とは逆に、強誘電体コンデンサＣＦ１の分極状態は、Ｐ４に移行する。この後、第１の端子３および第２の端子５への電圧の印加が解除されると、強誘電体コンデンサＣＦ１の分極状態は、Ｐ４から残留分極状態Ｐ２へと移行する。この残留分極状態Ｐ２は、後述するように、論理演算子であるＮＯＲ（論理和の否定）に対応する。
また、トランジスタＭ３の一方の入力端子に、接地電位ＧＮＤまたは電源電位Ｖｄｄのうち任意の一方の電位を印加するとともに、トランジスタＭ４の一方の入出力端子に、接地電位ＧＮＤまたは電源電位Ｖｄｄのうち他方の電位を印加するよう構成することもできる。このように構成すれば、リセット動作において、所望の論理演算子を選択することが可能となる。
なお、残留分極状態Ｐ１、Ｐ２を、それぞれ、第１の残留分極状態（ｓ＝０）、第２の残留分極状態（ｓ＝１）と表現することがある。
なお、図３Ａに示すように、この動作において、プリセットラインＰＲＥには“Ｌ”が与えられているため、トランジスタＭ５、Ｍ６は、それぞれ、ＯＦＦ、ＯＮとなっている。このため、出力ラインＭＬは“Ｈ”となっている。
さて、図２に示すように、リセット動作に続いて演算・記憶動作（Ｏ／Ｗ）が行われる。演算・記憶動作においては、クロックラインＣＬＫ、リセットラインＲＳには、ともに“Ｌ”電位が与えられる。また、ビットラインＢＹ１、ＢＹ２には、それぞれ、第１の被演算データであるｙ１、第２の被演算データであるｙ２が与えられる。
この実施形態においては、ｙ１＝１のとき、ビットラインＢＹ１には、“Ｈ”が与えられ、ｙ１＝０のとき、ビットラインＢＹ１には、“Ｌ”が与えられるよう構成されている。ｙ２とビットラインＢＹ２との関係も、これと同様である。したがって、図２に示す演算・記憶動作においては、第１および第２の被演算データとして、それぞれ、ｙ１＝１、ｙ２＝０が与えられたことになる。
図４Ａ、図４Ｂは、それぞれ、演算・記憶動作時における論理演算回路１の状態および強誘電体コンデンサＣＦ１の分極状態を示す図面である。図４Ａに示すように、トランジスタＭ１，Ｍ２は、ともに、ＯＮとなっており、トランジスタＭ３，Ｍ４は、ともに、ＯＦＦとなっている。したがって、強誘電体コンデンサＣＦ１の第１の端子３および第２の端子５には、それぞれ，“Ｈ”、“Ｌ”が印加されている。
図４Ｂに示すように、このとき、強誘電体コンデンサＣＦ１の分極状態は、Ｐ１からＰ４へと移行する。なお、第１および第２の被演算データとして、それぞれｙ１＝０、ｙ２＝１が与えられた場合には、強誘電体コンデンサＣＦ１の分極状態は、Ｐ１からＰ３へと移行する。また、ｙ１＝０、ｙ２＝０が与えられた場合、ｙ１＝１、ｙ２＝１が与えられた場合には、いずれも、強誘電体コンデンサＣＦ１の分極状態はＰ１のままである。
この演算・記憶動作において、リセット動作によって設定された論理演算子についての第１および第２の被演算データｙ１，ｙ２の論理演算が行われ、当該論理演算の結果に対応する分極状態が強誘電体コンデンサＣＦ１に生ずることとなる。
なお、図４Ａに示すように、この動作においても、プリセットラインＰＲＥには“Ｌ”が与えられているため、トランジスタＭ５、Ｍ６は、それぞれ、ＯＦＦ、ＯＮとなっている。このため、出力ラインＭＬは“Ｈ”となっている。
つぎに、図２に示すように、演算・記憶動作に続いて記憶保持動作（Ｒｅｔ．）が行われる。記憶保持動作においては、クロックラインＣＬＫ、リセットラインＲＳには、それぞれ、“Ｌ”、“Ｈ”が与えられる。また、ビットラインＢＹ１、ＢＹ２には、ともに“Ｌ”が与えられる。
図５Ａ、図５Ｂは、それぞれ、記憶保持動作時における論理演算回路１の状態および強誘電体コンデンサＣＦ１の分極状態を示す図面である。図５Ａに示すように、トランジスタＭ１，Ｍ２、Ｍ３は、すべて、ＯＮとなっており、トランジスタＭ４は、ＯＦＦとなっている。したがって、強誘電体コンデンサＣＦ１の第１の端子３および第２の端子５には、ともに、“Ｌ”が印加されている。
図５Ｂに示すように、このとき、強誘電体コンデンサＣＦ１の分極状態は、Ｐ４からＰ２へと移行する。なお、演算・記憶動作において強誘電体コンデンサＣＦ１の分極状態がＰ３であった場合には、強誘電体コンデンサＣＦ１の分極状態は、Ｐ３からＰ１へと移行する。また、演算・記憶動作において強誘電体コンデンサＣＦ１の分極状態がＰ１であった場合には、強誘電体コンデンサＣＦ１の分極状態は、そのまま保持される。
なお、図５Ａに示すように、この動作においても、プリセットラインＰＲＥには“Ｌ”が与えられているため、トランジスタＭ５、Ｍ６は、それぞれ、ＯＦＦ、ＯＮとなっている。このため、出力ラインＭＬは“Ｈ”となっている。
つぎに、図２に示すように、記憶保持動作に続いて読み出し動作（Ｒｅａｄ）が行われる。読み出し動作においては、クロックラインＣＬＫ、リセットラインＲＳには、それぞれ、“Ｈ”、“Ｌ”が与えられる。また、ビットラインＢＹ１、ＢＹ２には、ともに、“Ｌ”が与えられる。
図６Ａ、図６Ｂは、それぞれ、読み出し動作時における論理演算回路１の状態および強誘電体コンデンサＣＦ１の分極状態を示す図面である。図６Ａに示すように、トランジスタＭ１，Ｍ２、Ｍ３は、すべて、ＯＦＦとなっており、トランジスタＭ４は、ＯＮとなっている。したがって、強誘電体コンデンサＣＦ１の第２の端子５には、“Ｈ”が印加されている。
図６Ｂに示すように、図解法によれば、上述の記憶保持動作において強誘電体コンデンサＣＦ１の分極状態がＰ２となっていた場合、すなわち、第１および第２の被演算データとして、それぞれｙ１＝１、ｙ２＝０が与えられていた場合、この読み出し動作によって、第１の強誘電体コンデンサＣＦ１の分極状態は、Ｐ２からＰ６に移行する。
このとき、第２の強誘電体コンデンサＣＦ２の分極状態は、Ｐ１２からＰ６に移行する。すなわち、トランジスタＭＰのゲート端子の電位Ｖａは、Ｐ１２の電位（接地電位ＧＮＤ）から、Ｐ６の電位へと変化する。
なお、上述の記憶保持動作において強誘電体コンデンサＣＦ１の分極状態がＰ１となっていた場合、すなわち、第１および第２の被演算データとして、それぞれｙ１＝０、ｙ２＝０が与えられた場合、それぞれｙ１＝１、ｙ２＝１が与えられた場合、それぞれｙ１＝０、ｙ２＝１が与えられた場合には、強誘電体コンデンサＣＦ１の分極状態は、いずれも、Ｐ１からＰ５へと移行する。
また、このとき、第２の強誘電体コンデンサＣＦ２の分極状態は、Ｐ１３からＰ５に移行する。すなわち、トランジスタＭＰのゲート端子の電位Ｖａは、Ｐ１３の電位（接地電位ＧＮＤ）から、Ｐ５の電位へと変化する。
さて、ここで、トランジスタＭＰのしきい値電圧Ｖｔｈと接地電位ＧＮＤとの差の絶対値Ｖａｔｈ（この実施形態においてはＶｔｈに等しい）は、Ｐ１２とＰ６の電位差よりも小さく、かつ、Ｐ１３とＰ５の電位差よりも大きくなるように設定されている。
このため、記憶保持動作において強誘電体コンデンサＣＦ１の分極状態がＰ２となっていた場合（すなわち、ｓ＝１の場合）には、トランジスタＭＰはＯＮとなり、分極状態がＰ１となっていた場合（すなわち、ｓ＝０の場合）には、トランジスタＭＰはＯＦＦとなる。
図６Ａに示すように、読み出し動作時においては、プリセットラインＰＲＥには“Ｈ”が与えられるため、トランジスタＭ５、Ｍ６は、それぞれ、ＯＮ、ＯＦＦとなっている。このため、出力ラインＭＬの値は、トランジスタＭＰのＯＮ、ＯＦＦによって異なる。
すなわち、トランジスタＭＰのＯＮ、ＯＦＦに対応して、出力ラインＭＬの値は“Ｌ”，“Ｈ”となる（図６Ａ参照）。出力ラインＭＬの値“Ｌ”，“Ｈ”を、それぞれ、論理“０”，“１”と対応づければ、第１および第２の被演算データｙ１，ｙ２、出力ラインＭＬの値（論理演算結果）の関係は、図７Ａのようになる。
図７Ａから、この論理演算回路１は、ＭＬ＝ｙ１  ＮＡＮＤ／ｙ２（ｙ１と／ｙ２の論理積の否定）なる論理演算を行うことが分かる。
図２に示すように、リセット動作〜読み出し動作を１サイクルとして、これを繰り返すことで、種々の内容の第１および第２の被演算データの論理演算を行うことができる。
なお、この実施形態においては、リセット動作において、強誘電体コンデンサＣＦ１の残留分極状態がＰ１となるようにする（すなわち、ｓ＝０とする）ことで、論理演算子をＮＡＮＤ（論理積の否定）に設定したが、上述のように、リセット動作において、強誘電体コンデンサＣＦ１の残留分極状態がＰ２となるようにする（すなわち、ｓ＝１とする）ことで、論理演算子をＮＯＲ（論理和の否定）に設定することもできる。
図７Ｂは、論理演算子をＮＯＲに設定した場合における、第１および第２の被演算データｙ１，ｙ２、出力ラインＭＬの値（論理演算結果）の関係を示す表である。図７Ｂから、この場合、論理演算回路は、ＭＬ＝ｙ１  ＮＯＲ／ｙ２（ｙ１と／ｙ２の論理和の否定）なる論理演算を行うことが分かる。
さて、図１に示す論理演算回路１をブロック図で表すと図８Ａのようになる。図８Ａにおいては、強誘電体コンデンサＣＦ１を記憶機能ブロック１５で表し、強誘電体コンデンサＣＦ１，ＣＦ２およびトランジスタＭＰを論理演算機能ブロック１７で表している。
すなわち、図１に示す論理演算回路１は、記憶機能ブロック１５に所定の論理演算子を記憶させ、論理演算機能ブロック１７において、当該論理演算子についての第１および第２の被演算データｙ１，ｙ２の論理演算を行わせ、当該演算結果にしたがってトランジスタＭＰのＯＮ、ＯＦＦを制御する回路と考えることができる。
図８Ｂは、図１に示す論理演算回路１を利用した直列加算器２１を示すブロック図である。直列加算器２１は、全加算器２３，レジスタ機能部２５を備えている。全加算器２３は、２つの１ビットの２進数ａ、ｂおよび下位ビットからの桁上げｃを入力として加算を行い、当該２進数ａ、ｂおよび下位ビットからの桁上げｃの和ｓｕｍならびに桁上げｃａｒｒｙを算出する。レジスタ機能部２５は、クロックラインＣＬＫの制御のもとに、桁上げｃａｒｒｙを、次の桁の加算の際に桁上げｃとして入力する。
直列加算器２１を用いて、複数ビットの２つの数値Ａ、Ｂの加算を行うには、最下位ビットから最上位ビットに至るまで、上述の加算動作を繰り返せばよい。
図９は、図８Ｂに示す直列加算器２１を、論理演算回路１を用いて実現した場合の回路図である。図９に示すように、直列加算器２１は、第１ブロックＢＫ１および第２ブロックＢＫ２を備えている。
第１ブロックＢＫ１は、図１に示す論理演算回路１と同様の３つの論理演算回路３１，４１，６１を備えている。論理演算回路３１，４１，６１は、図１に示す論理演算回路１と同様のクロックラインＣＬＫ、反転クロックライン／ＣＬＫ、リセットラインＲＳを備えており、これらの制御信号線には、論理演算回路１と同様の制御信号が与えられる。ただし、論理演算回路３１，４１，６１は、論理演算回路１のプリセットラインＰＲＥに相当する制御信号線として、反転リセットライン／ＲＳを備えている。反転リセットライン／ＲＳには、リセットラインＲＳの反転信号が与えられる。
第２ブロックＢＫ２は、図１に示す論理演算回路１と同様の４つの論理演算回路３２，４２，５２，６２を備えている。論理演算回路３２，４２，５２，６２においても、制御信号ラインの接続は、第１ブロックＢＫ１を構成する論理演算回路３１，４１，６１の場合とほぼ同じである。ただし、第１ブロックＢＫ１と第２ブロックＢＫ２とでは、クロックラインＣＬＫおよび反転クロックライン／ＣＬＫの接続が逆になっている。
図１０は、第１ブロックＢＫ１を構成する論理演算回路３１，４１，６１、および第２ブロックＢＫ２を構成する論理演算回路３２，４２，５２，６２、それぞれに付与される制御信号を示すタイミングチャートである。第１ブロックＢＫ１を構成する論理演算回路と第２ブロックＢＫ２を構成する論理演算回路とは、ともに、クロックラインＣＬＫに与えられる制御信号の１周期で１動作を行うよう構成されているが、両者の動作は、当該制御信号の１／２周期分ずれていることがわかる。
図９に戻って、第１ブロックＢＫ１を構成する論理演算回路３１においては、論理演算回路１（図８Ａ参照）の場合と同様に、記憶機能ブロック３３に論理演算子を記憶させておく。論理演算機能ブロック３５においては、当該論理演算子について、第１および第２の被演算データであるｂおよび下位ビットからの桁上げｃの演算を行う。
この演算結果にしたがってトランジスタ３７のＯＮ、ＯＦＦを制御する。したがって、トランジスタ３７の出力は「ｂ  ＮＡＮＤ／ｃ」となる。ここで、論理積（ＡＮＤ）および論理和（ＯＲ）を、それぞれ「・」および「＋」で表現することとすれば、トランジスタ３７の出力は「／（ｂ・／ｃ）」となる。
同様に、論理演算回路４１のトランジスタ４７の出力は「／（ｃ・／ｂ）」となる。
ワイヤードＯＲ５１において、論理演算回路３１のトランジスタ３７の出力と論理演算回路４１のトランジスタ４７の出力との負論理の論理和（すなわち正論理の論理積）が計算される。したがって、ワイヤードＯＲ５１の出力ラインＭＬ１１の値は「／（（ｂ・／ｃ）＋（ｃ・／ｂ））」となる。したがって、図９に示すインバータ５３の出力は「（ｂ・／ｃ）＋（ｃ・／ｂ）」すなわち「ｂＥＸＯＲｃ」（ｂとｃの排他的論理和）となる。
一方、論理演算回路６１のトランジスタ６７の出力端子に接続されている出力ラインＭＬ１２の値は「／（ｂ・ｃ）」となる。したがって、図９に示すインバータ５３の出力は、「ｂ・ｃ」となる。
同様に、第２ブロックＢＫ２においては、インバータ５４の出力、すなわち直列加算器２１の出力である和ｓｕｍは、「ａ  ＥＸＯＲ  ｂ  ＥＸＯＲ  ｃ」となる。また、インバータ５６の出力、すなわち直列加算器２１の桁上げｃａｒｒｙは、「ｂ・ｃ＋ａ・（ｂ  ＥＸＯＲ  ｃ）」となる。
このように、図１に示す論理演算回路１を用いることで、直列加算器２１を容易に構成することができる。
図１１は、図１に示す論理演算回路１を利用した直並列型のパイプライン乗算器の構成の一例を示すブロック図である。このパイプライン乗算器１４１は、４ビットの被乗数ｓと４ビットの乗数ｂとの乗算を、乗数ｂのビット数すなわち４つのレベルに分割して順次連続的に実行するよう構成されている。図１１に示すように、第１〜第４レベル演算部１４１ａ〜１４１ｄが、第１〜第４レベルの演算を行う。
たとえば、第２レベル演算部１４１ｂは、要素部分積生成部である論理積回路１４２と、要素演算装置である直列型のパイプライン全加算器１４３とを備えている。なお、図中、四角で囲んだｓｔは記憶部を示すシンボルであり、円で囲んだ＋は全加算器を示すシンボルである。第２および第３レベル演算部１４１ｃおよび１４１ｄも同様の構成である。ただし、第１レベル演算部１４１ａは、全加算器を備えていない。
図１２は、パイプライン乗算器１４１の動作を説明するための図面である。図中左から右へと順に第１〜第４レベルの動作を表す。また、各レベルの動作について、図中、上から下へとステップの進行（時間の経過）を示す。図中、円で囲まれたＶは論理積回路１４２を示すシンボルである。また、図中、第２〜第４レベルにおいて、同一レベル内で隣接する全加算器を示すシンボルを上から下へと結ぶ矢印付きの破線は、桁上げの流れを示す。
たとえば、パイプライン乗算器１４１の第２レベル演算部１４１ｂにおける動作すなわち第２レベルの動作は、図１２の左から２列目で表される。したがって、第２レベル演算部１４１ｂのたとえば第３ステップ（第３サイクル）の動作は、図１２の左から２列目の上から３つ目の動作、すなわち図中Ｑで表される。パイプライン乗算器１４１の第２レベル演算部１４１ｂの第３ステップにおける動作を説明する。
まず、論理積回路１４２において、被乗数ｓを構成する４つのビットのうち第２レベルにおいて現在の演算対象となっている演算対象被乗数ビットｓ１と、乗数ｂを構成する４つのビットのうち第２レベルに対応するビットｂ１との論理積が算出され、つぎに、算出された上記論理積、前のレベルである第１レベルにおける部分積、および演算対象被乗数ビットｓ１の前のビットｓ０についての第２レベルにおける桁上げ、の３つの２進数の和が、パイプライン全加算器１４３を用いて算出される。
パイプライン全加算器１４３において算出された結果が、演算対象被乗数ビットｓ１の第２レベルにおける部分積として、次レベルである第３レベルに送られる。また、この加算の際に生じた桁上げが演算対象被乗数ビットｓ１の第２レベルにおける桁上げとして記憶される。
第３および第４レベル演算部１４１ｃおよび１４１ｄの動作も同様である。ただし、第１レベル演算部１４１ａは、要素部分積である論理積を算出するが、加算は行わない。
図１３は、パイプライン乗算器１４１の第２レベル演算部１４１ｂの構成を示すブロック図である。図１４は、第２レベル演算部１４１ｂの構成を示す論理回路図である。図１４において、多数の小さい横長の長方形は、それぞれ、記憶部を表す。第２レベル演算部１４１ｂは、第２レベルの論理演算を４つのステージに分割して順次連続的に実行するよう構成されている。
図１３に示すように、第２レベル演算部１４１ｂの第１〜第４ステージ演算部１４５ａ〜１４５ｄが、第１〜第４ステージの演算を行う。図中、四角で囲まれたＦＰは、それぞれ、図１に示す論理演算回路１（Ｆｕｎｃｔｉｏｎａｌ  Ｐａｓｓ  Ｇａｔｅ）を表す。
第１ステージ演算部１４５ａは、被乗数ｓを構成する各ビットのうち現在の演算対象となっている１つのビットを取り込んで、演算対象被乗数ビットｓｊとして記憶する動作を行う。
第２ステージ演算部１４５ｂは、前ステージにおいて記憶されていた演算対象被乗数ビットｓｊと、乗数ｂを構成する各ビットのうち第２レベルに対応するビットｂ１との論理積を、論理積回路１４２を用いて、演算対象被乗数ビットｓｊの第２レベルにおける要素部分積として算出して記憶するとともに、第１ステージにおいて記憶されていた演算対象被乗数ビットｓｊを取り込んで記憶する動作を行う。
第３および第４ステージ演算部１４５ｃおよび１４５ｄは、前ステージにおいて算出された第２レベルにおける要素部分積、第１レベルにおける部分積Ｐｊ、および演算対象被乗数ビットｓｊの前のビットについての第２レベルにおける桁上げＣ１、の３つの２進数の和を算出して演算対象被乗数ビットｓｊの第２レベルにおける部分積Ｐｊ＋１として記憶するとともに、この加算の際に生じた新たな桁上げを演算対象被乗数ビットｓｊについての第２レベルにおける桁上げとして記憶する動作を、パイプライン全加算器１４３を用いて行う。
第３および第４ステージ演算部１４５ｃおよび１４５ｄは、さらに、第２ステージにおいて記憶されていた演算対象被乗数ビットｓｊを取り込んで、次レベルである第３レベルのための演算対象被乗数ビットｓｊ＋１として記憶する動作を行う。
第３および第４レベル演算部１４１ｃおよび１４１ｄの構成も、上述の第２レベル演算部ｂの構成と同様である。ただし、上述のように、第１レベル演算部１４１ａは、全加算のための論理演算回路を備えていない。
なお、図１３に示すパイプライン全加算器１４３は、上述の第３および第４ステージに対応する第１および第２加算ステージの演算を行う論理演算装置と考えることもできる。この場合、パイプライン全加算器１４３は、第１および第２加算ステージの演算を行うための、第１および第２加算ステージ演算部を備えていることになる。
パイプライン全加算器１４３を構成する第１および第２加算ステージ演算部は、図１３に示す第３および第４レベル演算部１４５ｃおよび１４５ｄから、図の右端にある論理演算回路１（Ｆｕｎｃｔｉｏｎａｌ  Ｐａｓｓ  Ｇａｔｅ）をそれぞれ除いた回路である。
すなわち、第１加算ステージ演算部は、被加算数および加算数に対応する２進数の排他的論理和に対応する２進数を、並列に接続された一対の論理演算回路１を用いて、第１の加算結果として算出して記憶する動作を行うとともに、直前に実行された第２加算ステージにおいて出力された桁上げを記憶する動作を行う。
第２加算ステージ演算部は、第１加算ステージにおいて算出された第１の加算結果と第１加算ステージにおいて記憶されていた桁上げに対応する２進数との排他的論理和に対応する２進数に対応する２進数を、並列に接続された他の一対の論理演算回路１を用いて、第２の加算結果として算出して記憶するとともに当該第２の加算結果を当該パイプライン全加算器１４３の加算結果として出力する動作を行うとともに、複数の論理演算回路１を用いてこの加算における桁上げを算出して記憶する動作を行う。
なお、上述の各実施形態においては、負荷素子として強誘電体コンデンサを用いたが、この発明はこれに限定されるものではない。たとえば、負荷素子として、常誘電体コンデンサを用いることもできる。常誘電体コンデンサを負荷素子として用いる場合、専用のコンデンサを形成してもよいし、たとえば第１の基準電位と第１の信号線との間の寄生容量を負荷素子として利用するようにしてもよい。また、出力用トランジスタのゲート容量を負荷素子として利用することもできる。
また、負荷素子はコンデンサに限定されるものではない。負荷素子として、たとえば、抵抗を用いることもできる。負荷素子として抵抗を用いる場合、当該抵抗の両端が前記第３および第４の端子となる。
また、負荷素子としてトランジスタを用いることもできる。負荷素子として、たとえば、ＦＥＴ（電界効果トランジスタ）を用いる場合、当該ＦＥＴの一対の入出力端子（ドレイン端子およびソース端子）が前記第３および第４の端子となる。この場合、当該ＦＥＴのゲート端子には、適当なバイアス電圧、たとえば、電源電位Ｖｄｄを与えておくとよい。
さらに、負荷素子として、上記コンデンサ、抵抗およびトランジスタを適当に組み合わせたものを用いることもできる。
また、上述の各実施形態においては、出力用トランジスタがＮチャネルＭＯＳＦＥＴである場合を例に説明したが、この発明はこれに限定されるものではない。たとえば、トランジスタＭＰがＰチャネルＭＯＳＦＥＴである場合にも、この発明を適用することができる。また、出力用トランジスタがＭＯＳＦＥＴ以外のトランジスタである場合や、演算結果出力部が出力用トランジスタを備えない場合にも、この発明を適用することができる。
また、上述の各実施形態においては、不揮発性記憶素子として強誘電体コンデンサを例に説明したが、この発明における不揮発性記憶素子は強誘電体コンデンサに限定されるものではない。一般的には、不揮発性記憶素子としてヒステリシス特性を有する素子が考えられる。
図１５Ａ〜図１７Ｂは、不揮発性記憶素子として、ＴＭＲ（Ｔｕｎｎｅｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）素子（トンネル磁気抵抗素子）を用いた論理演算回路の例を説明するための図面である。図１５Ａは、不揮発性記憶素子としてＴＭＲ素子１５１を用いた場合における論理演算回路の一部を模式的に表した平面図である。図１５Ｂ、Ｃは、それぞれ、図１５Ａにおける断面ｂ−ｂ、断面ｃ−ｃを表す図面である。
図１５Ａ〜図１５Ｃに示すように、ＴＭＲ素子１５１は、誘電体により構成された薄膜状の非磁性層１６５と、強磁性体により構成された一対の強磁性層１６１、１６３とを備えている。強磁性層１６１、１６３は、非磁性層１６５を挟むように積層されている。ＴＭＲ素子１５１を挟むように一対の入力ライン１６７，１６９が配置されている。入力ライン１６７，１６９は、それぞれ、強磁性層１６１，１６３に接するよう配置されている。
入力ライン１６７，１６９が、それぞれ第１および第２の信号線に対応する。強磁性層１６１，１６３の入力ライン１６７，１６９に接している部分が、それぞれ、不揮発性素子の第１および第２の端子１６１ａ，１６３ａに対応する。
入力ライン１６７，１６９には、それぞれ、所望方向の電流を流すことができる。強磁性層１６３は自由層とも呼ばれ、入力ライン１６７，１６９に流れる電流の組合せによって磁化方向が変化するよう構成されている。一方、強磁性層１６１は固着層とも呼ばれ、入力ライン１６７，１６９に流れる電流によって磁化方向が変化しないよう構成されている。この例では、強磁性層１６１の磁化方向は、図面上で右方向（第１の磁化方向）に固定されている。
図１６Ａ〜図１６Ｄは、書き込み動作において入力ライン１６７，１６９に流す電流ＩＣ１，ＩＣ２の方向と、強磁性層１６３の磁化方向の変化との関係を説明するための図面である。図１６Ａ〜図１６Ｄにおいて、電流ＩＣ１が紙面に直交する方向であって紙面から手前方向に流れる場合をＩＣ１＝０とし、電流ＩＣ１が紙面に直交する方向であって紙面から奥方向に流れる場合をＩＣ１＝１としている。電流ＩＣ２の場合も同様とする。このとき入力ライン１６７，１６９周りに発生する磁界の向きを円弧状の矢印で示している。
図１６Ａ、図１６Ｄに示すように、電流ＩＣ１，ＩＣ２が同方向の場合、ＴＭＲ素子１５１近傍では、入力ライン１６７，１６９周りに発生する磁界が相互にうち消し合うため、強磁性層１６３の磁化方向は変化しない。すなわち、強磁性層１６３の記憶内容は書き込み動作前の記憶内容と同じである。
一方、図１６Ｂ，図１６Ｃに示すように、電流ＩＣ１，ＩＣ２が反対方向の場合、ＴＭＲ素子１５１近傍では、入力ライン１６７，１６９周りに発生する磁界が相互に強調し合うため、強磁性層１６３の磁化方向は、それぞれ、図面上で右方向（第１の磁化方向）または左方向（第２の磁化方向）になる。すなわち、強磁性層１６３の記憶内容は書き込み動作によって、電流ＩＣ１，ＩＣ２の向きに応じた内容に更新される。
このように、電流ＩＣ１，ＩＣ２を制御することにより、ＴＭＲ素子１５１にデータを書き込むことができる。
図１７Ａ，Ｂは、ＴＭＲ素子１５１に書き込まれたデータに基づいてトランジスタＭＰを制御する方法、すなわち読み出し動作の方法を説明するための図面である。トランジスタＭＰのゲート端子は、入力ライン１６７を介してＴＭＲ素子１５１の端子１６１ａに接続されている。ＴＭＲ素子１５１の端子１６３ａは、入力ライン１６９を介して電源１５３に接続されている。
ＴＭＲ素子１５１の電気抵抗は、トンネル磁気抵抗効果により、強磁性層１６１，１６３の磁化方向が同一の場合には小さくなり、磁化方向が異なる場合には大きくなる。したがって、図１７Ａ，Ｂに示すように、電源１５３の電圧値を一定（例えば電源電位Ｖｄｄ）とすると、強磁性層１６３の磁化方向が右向きの場合に流れる電流は、強磁性層１６３の磁化方向が左向きの場合に流れる電流に比べて大きくなる。これを利用して、ＴＭＲ素子１５１に書き込まれたデータに基づいてトランジスタＭＰを制御するのである。
この場合、書き込み動作前における強磁性層１６３の磁化方向が右向きである状態、左向きである状態を、それぞれ、状態データ（すなわち所定の論理演算子に対応する不揮発的状態）ｓ＝１，ｓ＝０に対応させ、書き込み動作に際し入力ライン１６７に流す電流ＩＣ１の方向ＩＣ１＝０，ＩＣ１＝１を、それぞれ、第１の被演算データｙ１＝０，ｙ１＝１に対応させ、書き込み動作に際し入力ライン１６９に流す電流ＩＣ２の方向ＩＣ２＝０，ＩＣ２＝１を第２の被演算データｙ２＝０，ｙ２＝１に対応させ、読み出し動作時に入力ライン１６９に電源電位Ｖｄｄを与えたときトランジスタＭＰがＯＮとなる場合、ＯＦＦとなる場合を、それぞれ、演算結果データｚ＝０，ｚ＝１に対応させると、この実施形態における論理演算回路は、不揮発性記憶素子として強誘電体コンデンサを用いた前述の論理演算回路の場合と同様に、次式を満足することがわかる。
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この発明による論理演算回路は、第１の強誘電体コンデンサと、第１および第２の信号線と、演算結果出力部とを備えている。第１の強誘電体コンデンサは、所定の論理演算子に対応する分極状態を保持することができ、第１および第２の端子を有する。第１および第２の信号線は、論理演算子に対応する分極状態を保持した第１の強誘電体コンデンサの第１および第２の端子に第１および第２の被演算データをそれぞれ付与することができ、第１および第２の端子にそれぞれ接続されている。演算結果出力部は、２つの被演算データの付与により得られる第１の強誘電体コンデンサの分極状態に基づいて、論理演算子についての第１および第２の被演算データの論理演算結果を出力することができ、第１の信号線に接続される。
また、この発明による論理演算方法は、第１および第２の端子を有する第１の強誘電体コンデンサに、所定の論理演算子に対応する分極状態を保持させるステップと、論理演算子に対応する分極状態を保持させた第１の強誘電体コンデンサの第１および第２の端子に、第１および第２の被演算データをそれぞれ付与するステップと、２つの被演算データの付与により得られた第１の強誘電体コンデンサの分極状態に基づいて、論理演算子による第１および第２の被演算データの論理演算結果を得るステップと、を備えている。
したがって、上記論理演算回路または論理演算方法によれば、第１の強誘電体コンデンサの分極状態と論理演算結果とを対応させておくことで、所定の論理演算子に対応する分極状態を保持させた第１の強誘電体コンデンサに第１および第２の被演算データを付与することにより得られる第１の強誘電体コンデンサの新たな分極状態に基づいて、当該論理演算子についての第１および第２の被演算データの論理演算結果を得ることができる。すなわち、強誘電体コンデンサを用いてデータの論理演算を行うことができる。
また、この発明による論理演算回路においては、第１および第２の信号線は、第１および第２の被演算データがそれぞれ付与される前に、論理演算子に対応する分極状態を第１の強誘電体コンデンサに生じさせるために、第１の基準電位および当該第１の基準電位と異なる第２の基準電位のうち一方の電位ならびに第１および第２の基準電位のうち他方の電位にそれぞれ接続される。
したがって、第１および第２の信号線を介して、所望の論理演算子を強誘電体コンデンサに記憶させることができる。このため、第１および第２の被演算データのみならず、論理演算子も、随時、書き換えることができる。すなわち、任意の２つのデータについて所望の論理演算を行うことが可能となる。
また、この発明による論理演算回路においては、演算結果出力部は、第１の信号線に接続される第３の端子と、第１の基準電位に接続される第４の端子と、を有する負荷素子を備え、論理演算結果の出力に際し、第１の信号線を第１の基準電位に接続したあとその接続を解除し、その後、第２の信号線を第１の基準電位と異なる第２の基準電位に接続し、このとき第１の信号線に発生する電位に基づいて、論理演算結果を出力する。
したがって、第１の強誘電体コンデンサおよび負荷素子の特性を適当に設定することにより、負荷素子に発生する分圧に基づいて、確実に論理演算結果を知ることができる。
また、この発明による論理演算回路においては、演算結果出力部は、第１の信号線に接続される制御端子と、制御端子に入力される制御信号に対応した出力信号を出力する出力端子と、を有する出力用トランジスタを備えている。この出力用トランジスタは、制御信号として当該出力用トランジスタのしきい値電圧よりも第１の基準電位よりの電位が与えられるとＯＦＦとなり、当該しきい値電圧よりも第２の基準電位よりの電位が与えられるとＯＮとなる。また、論理演算結果は、当該出力用トランジスタの出力信号として得られる。
したがって、論理演算子に対応する分極状態を保持させた第１の強誘電体コンデンサに第１および第２の被演算データを付与することにより得られる第１の強誘電体コンデンサの新たな分極状態に基づいて発生する第１の信号線の電位が、しきい値電圧よりも第１の基準電位よりであれば出力用トランジスタはＯＦＦとなり、しきい値電圧よりも第２の基準電位よりであれば出力用トランジスタはＯＮとなる。このため、出力用トランジスタのしきい値電圧を適当に設定しておくことにより、論理演算結果を、当該出力用トランジスタの出力信号として得ることができる。
また、この発明による論理演算回路は、第１および第２の端子を有する第１の強誘電体コンデンサと、第１および第２の端子にそれぞれ接続された第１および第２の信号線と、第１の信号線に接続された第３の端子と第１の基準電位に接続された第４の端子とを有する第２の強誘電体コンデンサと、出力用トランジスタとを備えている。当該出力用トランジスタは、第１の信号線に接続された制御端子と、制御端子に入力される制御信号に対応した出力信号を出力する出力端子と、を有し、制御信号として当該出力用トランジスタのしきい値電圧よりも第１の基準電位よりの電位が与えられるとＯＦＦとなり、当該しきい値電圧よりも第２の基準電位よりの電位が与えられるとＯＮとなる。また、当該論理演算回路は、以下の動作を行うよう構成されている。すなわち、当該論理演算回路は、第１および第２の信号線を、第１の基準電位および第２の基準電位のうち一方の電位ならびに第１および第２の基準電位のうち他方の電位にそれぞれ接続することにより、所定の論理演算子に対応する分極状態を第１の強誘電体コンデンサに生じさせる。当該論理演算回路は、その後、第１および第２の信号線に第１および第２の被演算データをそれぞれ付与することにより、第１の強誘電体コンデンサの分極状態を、論理演算子、第１および第２の被演算データ、の３つの要素の組み合わせに対応した分極状態とする。当該論理演算回路は、その後、第１および第２の信号線を、いずれも第１の基準電位に接続することにより、第１の強誘電体コンデンサの残留分極状態に変化を生じさせることなく、第１の信号線を第１の基準電位にプリチャージする。当該論理演算回路は、その後、第１の信号線への電圧の印加を解除するとともに第２の信号線を第２の基準電位に接続し、このとき第１の信号線に発生する電位に対応して出力用トランジスタの出力端子にあらわれる出力信号を、論理演算子についての第１および第２の被演算データの論理演算結果として得る。
したがって、出力用トランジスタのしきい値電圧を適当に設定しておくことにより、論理演算結果を、当該出力用トランジスタの出力信号として得ることができる。すなわち、強誘電体コンデンサを用いてデータの論理演算を行うことができる。
また、この発明による論理演算回路においては、論理演算子、第１および第２の被演算データの３つの要素の組み合わせに対応して決定される第１の強誘電体コンデンサの残留分極状態が、第１の残留分極状態および当該第１の残留分極状態と逆の分極方向の第２の残留分極状態のいずれかである。また、出力用トランジスタのしきい値電圧は、第１の強誘電体コンデンサにおける第１および第２の残留分極状態に対応して論理演算の際に第１の信号線に生ずる２つの電位の間の電圧である。
したがって、第１の強誘電体コンデンサの第１または第２の残留分極状態として保持されていた論理演算結果を、当該出力用トランジスタのＯＮまたはＯＦＦの形で容易に表現することができる。
また、この発明による論理演算回路は、負荷素子が第２の強誘電体コンデンサであることを特徴とする。したがって、第１の強誘電体コンデンサと負荷素子とを同一工程にて作り込めるため、工程のばらつきによる誤差を吸収することができる。このため、より信頼性の高い論理演算回路を得ることができる。
また、この発明による論理演算回路は、所定の論理演算子に対応する不揮発的状態を保持する不揮発性記憶素子であって、第１および第２の端子を有する不揮発性記憶素子と、不揮発性記憶素子の第１および第２の端子に２値データである第１および第２の被演算データｙ１およびｙ２をそれぞれ付与することにより得られる不揮発性記憶素子の状態に基づいて、論理演算子についての第１および第２の被演算データｙ１およびｙ２の論理演算結果を２値データである演算結果データｚとして出力する演算結果出力部と、を備えた論理演算回路であって、所定の論理演算子に対応する不揮発的状態を２値データである状態データｓで表現するとき、演算結果データｚは、実質的に次式、
2003065583.tif 000005
を満足するよう構成されたことを特徴とする。
したがって、不揮発性記憶素子の不揮発的状態と演算結果データｚとを対応させておくことで、所定の論理演算子に対応する不揮発的状態ｓを保持させた不揮発性記憶素子に第１および第２の被演算データｙ１およびｙ２を付与することにより得られる不揮発性記憶素子の新たな不揮発的状態に基づいて、当該論理演算子についての第１および第２の被演算データｙ１およびｙ２の論理演算結果ｚを得ることができる。すなわち、不揮発性記憶素子を用いてデータの論理演算を行うことができる。また、第１および第２の被演算データｙ１およびｙ２を付与する前に不揮発性記憶素子の不揮発的状態ｓをコントロールすることで、所望の論理演算を行うことができる。
また、この発明による論理演算回路においては、不揮発性記憶素子は、強誘電体コンデンサを含み、不揮発的状態は、当該強誘電体コンデンサの残留分極状態に対応することを特徴とする。したがって、不揮発性記憶素子として強誘電体コンデンサを用いることで、高速かつ低電圧での書き込みが可能となる。
また、この発明による論理演算回路は、所定の論理演算子に対応する不揮発的状態を保持する不揮発性記憶素子と、不揮発性記憶素子に第１および第２の被演算データをそれぞれ付与することにより得られる不揮発性記憶素子の状態に基づいて、論理演算子についての第１および第２の被演算データの論理演算結果を出力する演算結果出力部であって、不揮発性記憶素子の第１の端子に接続される演算結果出力部と、を備えたことを特徴とする。
したがって、不揮発性記憶素子の不揮発的状態と論理演算結果とを対応させておくことで、所定の論理演算子に対応する不揮発的状態を保持させた不揮発性記憶素子に第１および第２の被演算データを付与することにより得られる不揮発性記憶素子の新たな不揮発的状態に基づいて、当該論理演算子についての第１および第２の被演算データの論理演算結果を得ることができる。すなわち、不揮発性記憶素子を用いてデータの論理演算を行うことができる。
また、この発明による論理演算装置は、上述のいずれかの論理演算回路を直列および／または並列に配置することにより所望の論理演算を行わせるよう構成したことを特徴とする。
したがって、論理演算部と記憶部とを１つの回路で兼用する上述の論理演算回路を多数組み合わせて所望の論理演算を行わせることで、記憶部を別に設ける従来の論理演算装置に比べ、配線に要する面積を含め、回路面積をかなり小さくすることができる。このため、装置の集積度を大幅に上げることができるとともに消費電力を抑えることが可能となる。また、記憶は不揮発的であるため、記憶を保持しておくための電力は不要となる。このため、動作時の電力消費量を低く抑えることができるとともに、待機時にはほとんど電力を消費しない。また、電源遮断に備えたバックアップ電源も不要となる。さらに、不揮発性記憶素子として強誘電体コンデンサを含む素子を用いた場合には、書き込み動作の高速化を図ることができる。
また、この発明によるの論理演算装置は、２個以上の２進数の加算を行う論理演算装置であって、上述のいずれかの論理演算回路を直列および／または並列に配置して加算を行うよう構成したことを特徴とする。
したがって、論理演算部と記憶部とを１つの回路で兼用する上述の論理演算回路を多数組み合わせて加算器を構成することで、従来の加算器に比べ、配線に要する面積を含め、回路面積をかなり小さくすることができる。このため、装置の集積度を大幅に上げることができるとともに消費電力を抑えることが可能となる。また、記憶は不揮発的であるため、記憶を保持しておくための電力は不要となる。このため、加算動作時の電力消費量を低く抑えることができるとともに、待機時にはほとんど電力を消費しない。また、電源遮断に備えたバックアップ電源も不要となる。さらに、不揮発性記憶素子として強誘電体コンデンサを含む素子を用いた場合には、書き込み動作の高速化を図ることができる。
また、この発明による論理演算装置においては、２個以上の２進数は、被加算数、加算数および下位ビットからの桁上げ、の３個の２進数であり、論理演算装置は、３個の２進数の加算結果を算出する加算結果算出部と、３個の２進数の加算における桁上げを算出する桁上げ算出部と、を備えている。加算結果算出部は、並列に接続された一対の論理演算回路を用いて３個の２進数のうち２個の２進数に対応する２進数の排他的論理和に対応する２進数を第１の加算結果として算出するとともに、並列に接続された他の一対の論理演算回路を用いて第１の加算結果と３個の２進数のうち残りの１つの２進数に対応する２進数との排他的論理和に対応する２進数を第２の加算結果として算出し、算出された第２の加算結果を当該加算結果算出部の出力とするよう構成されている。桁上げ算出部は、複数の論理演算回路を用いて３個の２進数に基づいて３個の２進数の加算における桁上げを算出し、算出された桁上げを当該桁上げ算出部の出力とするよう構成されている。
したがって、加算結果を算出して記憶するための２対の論理演算回路および桁上げを算出して記憶するための複数の論理演算回路を用いて全加算器を構成することができる。このため、高集積度、低消費電力の全加算器を、容易に構成することができる。
また、この発明による論理演算装置は、論理演算を複数のステージに分割して順次連続的に実行する論理演算装置であって、上述のいずれかの論理演算回路を直列および／または並列に配置して論理演算を行うよう構成したことを特徴とする。
したがって、論理演算部と記憶部とを１つの回路で兼用する上述の論理演算回路を多数組み合わせて各ステージを構成することで、従来のパイプライン論理演算装置に比べ、配線に要する面積を含め、回路面積をかなり小さくすることができる。このため、装置の集積度を大幅に上げることができるとともに消費電力を抑えることが可能となる。また、記憶は不揮発的であるため、記憶を保持しておくための電力は不要となる。このため、動作時の電力消費量を低く抑えることができるとともに、待機時にはほとんど電力を消費しない。また、電源遮断に備えたバックアップ電源も不要となる。さらに、不揮発性記憶素子として強誘電体コンデンサを含む素子を用いた場合には、書き込み動作の高速化を図ることができる。
また、この発明による論理演算装置においては、論理演算は、被加算数、加算数および下位ビットからの桁上げ、の３個の２進数の加算を含み、当該論理演算装置は、並列に接続された一対の論理演算回路を用いて３個の２進数のうち２個の２進数に対応する２進数の排他的論理和に対応する２進数を第１の加算結果として算出して記憶する動作を含む第１加算ステージの演算を行う第１加算ステージ演算部と、並列に接続された他の一対の論理演算回路を用いて第１の加算結果と３個の２進数のうち残りの１つの２進数に対応する２進数との排他的論理和に対応する２進数に対応する２進数を第２の加算結果として算出して記憶するとともに当該第２の加算結果を当該論理演算装置の加算結果として出力する動作と、複数の論理演算回路を用いて３個の２進数に基づいて３個の２進数の加算における桁上げを出力する動作と、を含む第２加算ステージの演算を、第１加算ステージの演算に続いて行う第２加算ステージ演算部と、を備えたことを特徴とする。
したがって、加算結果を算出するための２対の論理演算回路および桁上げを算出するための複数の論理演算回路を２つのステージ演算部に分割して配置することで、パイプライン全加算器（Ｐｉｐｅｌｉｎｅｄ  Ｆｕｌｌ  Ａｄｄｅｒ）を構成することができる。このため、高集積度、低消費電力のパイプライン全加算器を、容易に構成することができる。
また、この発明による論理演算装置は、２個の２進数の乗算を複数のレベルに分割して順次連続的に実行する論理演算装置であって、被乗数と乗数との部分積を生成する部分積生成部と、論理演算装置を要素演算装置として複数個用意し、当該要素演算装置を各レベルに対応させて複数段に配置し、部分積および／または前段の加算結果を入力として順次各段の加算を実行することで演算結果を得る加算部と、を備えたことを特徴とする。
したがって、上述のパイプライン全加算器を要素演算装置として乗算の各レベルに対応させて複数段に配置することで、パイプライン乗算器（Ｐｉｐｅｌｉｎｅｄ  Ｍｕｌｔｉｐｌｉｅｒ）を構成することができる。このため、高集積度、低消費電力のパイプライン乗算器を、容易に構成することができる。
また、この発明による論理演算装置においては、複数のレベルは、少なくとも乗数のビット数に相当する数のレベルであり、部分積生成部は、各レベルの演算を行う各レベル演算部にそれぞれ配置された要素部分積生成部により構成され、加算部は、少なくとも第２レベル以後の演算を行う各レベル演算部にそれぞれ配置された要素演算装置により構成されている。また、少なくとも第２レベル以後の演算を行う各レベル演算部は、被乗数を構成する各ビットのうち現在の演算対象となっている１つのビットを演算対象被乗数ビットとして記憶する動作を含む第１ステージの演算を行う第１ステージ演算部と、要素部分積生成部を用いて、演算対象被乗数ビットと、乗数を構成する各ビットのうち当該レベルに対応するビットとの論理積を、当該演算対象被乗数ビットの当該レベルにおける要素部分積として算出して記憶する動作を含む第２ステージの演算を、第１ステージの演算に続いて行う第２ステージ演算部と、要素演算装置を用いて、当該レベルにおける要素部分積、前レベルにおける部分積、および当該演算対象被乗数ビットの前のビットについての当該レベルにおける桁上げ、の３つの２進数の和を算出して当該演算対象被乗数ビットの当該レベルにおける部分積として記憶するとともに、この加算の際に生じた桁上げを当該演算対象被乗数ビットの当該レベルにおける桁上げとして記憶する動作と、を含む第３および第４ステージの演算を、第２ステージの演算に続いて行う第３および第４ステージ演算部とを備えている。
したがって、乗数のビット数に相当する数のレベル演算部にそれぞれ対応するビット値を与えておくとともに、被乗数の各ビット値を第１レベル演算部に順次付与してゆき、中間レベル演算部には、所定の遅延をもって前のレベル演算部から被乗数の各ビット値を順次付与してゆくことによって直並列型のパイプライン乗算器を構成することができる。このため、高集積度、低消費電力の直並列型のパイプライン乗算器を、容易に構成することができる。
上記においては、本発明を好ましい実施形態として説明したが、各用語は、限定のために用いたのではなく、説明のために用いたものであって、本発明の範囲および精神を逸脱することなく、添付のクレームの範囲において、変更することができるものである。
【図面の簡単な説明】
図１は、この発明の一実施形態による論理演算回路１を示す回路図である。
図２は、論理演算回路１の動作を示すタイミングチャートである。
図３Ａ、図３Ｂは、それぞれ、リセット動作時における論理演算回路１の状態および強誘電体コンデンサＣＦ１の分極状態を示す図面である。
図４Ａ、図４Ｂは、それぞれ、演算・記憶動作時における論理演算回路１の状態および強誘電体コンデンサＣＦ１の分極状態を示す図面である。
図５Ａ、図５Ｂは、それぞれ、記憶保持動作時における論理演算回路１の状態および強誘電体コンデンサＣＦ１の分極状態を示す図面である。
図６Ａ、図６Ｂは、それぞれ、読み出し動作時における論理演算回路１の状態および強誘電体コンデンサＣＦ１の分極状態を示す図面である。
図７Ａは、論理演算回路１にＭＬ＝ｙ１  ＮＡＮＤ／ｙ２なる論理演算を行わせる場合における第１の被演算データｙ１、第２の被演算データｙ２、出力ラインＭＬの値の関係を示す表である。図７Ｂは、ＭＬ＝ｙ１  ＮＯＲ／ｙ２なる論理演算を行わせる場合における第１の被演算データｙ１、第２の被演算データｙ２、出力ラインＭＬの値の関係を示す表である。
図８Ａは、論理演算回路１をブロック図で表現した図面である。図８Ｂは、論理演算回路１を利用した直列加算器２１を示すブロック図である。
図９は、図８Ｂに示す直列加算器２１を、論理演算回路１を用いて実現した場合の回路図である。
図１０は、第１ブロックＢＫ１を構成する論理演算回路および第２ブロックＢＫ２を構成する論理演算回路それぞれに付与される制御信号を示すタイミングチャートである。
図１１は、図１に示す論理演算回路１を利用した直並列型のパイプライン乗算器の構成の一例を示すブロック図である。
図１２は、パイプライン乗算器１４１の動作を説明するための図面である。
図１３は、パイプライン乗算器１４１の第２レベル演算部１４１ｂの構成を示すブロック図である。
図１４は、第２レベル演算部１４１ｂの構成を示す論理回路図である。
図１５Ａは、不揮発性記憶素子としてＴＭＲ素子１５１を用いた場合における論理演算回路の一部を模式的に表した平面図である。図１５Ｂ、図１５Ｃは、それぞれ、図１５Ａにおける断面ｂ−ｂ、断面ｃ−ｃを表す図面である。
図１６Ａ〜図１６Ｄは、書き込み動作において入力ライン１６７，１６９に流す電流ＩＣ１，ＩＣ２の方向と、強磁性層１６３の磁化方向の変化との関係を説明するための図面である。
図１７Ａ，図１７Ｂは、ＴＭＲ素子１５１に記憶されたデータに基づいてトランジスタＭＰを制御する方法（読み出し動作の方法）を説明するための図面である。
【図１】
2003065583.tif 000007
【図２】
2003065583.tif 000008
【図３Ａ】
2003065583.tif 000009
【図３Ｂ】
2003065583.tif 000010
【図４Ａ】
2003065583.tif 000011
【図４Ｂ】
2003065583.tif 000012
【図５Ａ】
2003065583.tif 000013
【図５Ｂ】
2003065583.tif 000014
【図６Ａ】
2003065583.tif 000015
【図６Ｂ】
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【図７Ａ】
2003065583.tif 000017
【図７Ｂ】
2003065583.tif 000018
【図８Ａ】
2003065583.tif 000019
【図８Ｂ】
2003065583.tif 000020
【図９】
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【図１０】
2003065583.tif 000022
【図１１】
2003065583.tif 000023
【図１２】
2003065583.tif 000024
【図１３】
2003065583.tif 000025
【図１４】
2003065583.tif 000026
【図１５Ａ】
2003065583.tif 000027
【図１５Ｂ】
2003065583.tif 000028
【図１５Ｃ】
2003065583.tif 000029
【図１６Ａ】
2003065583.tif 000030
【図１６Ｂ】
2003065583.tif 000031
【図１６Ｃ】
2003065583.tif 000032
【図１６Ｄ】
2003065583.tif 000033
【図１７Ａ】
2003065583.tif 000034
【図１７Ｂ】
2003065583.tif 000035
【国際調査報告】
2003065583.tif 000036
2003065583.tif 000037