【事件の表示】
　特願２００３−３２４９５３「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成１７年　４月　７日出願公開，特開２００５−　９３７１４〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１５年９月１７日の出願であって，平成２２年８月４日付けで拒絶の理由が通知され，同年１０月１日に意見書と手続補正書が提出され，平成２３年８月２日付けで最後の拒絶の理由が通知され，同年１０月６日に意見書と手続補正書が提出され，同年１１月３０日付けで，前記１０月６日に提出された手続補正書による補正を却下するとともに拒絶査定がなされ，平成２４年３月６日に拒絶査定不服審判が請求されるとともに手続補正書が提出され，同年６月２５日付けで審尋をおこない，同年７月３１日に回答書が提出されたものである。
　
第２　補正の却下の決定
　
［補正の却下の決定の結論］
　平成２４年３月６日に提出された手続補正書による補正を却下する。
　
［理　由］
１　補正の内容
　平成２４年３月６日に提出された手続補正書による補正（以下「本件補正」という。）は，補正前の特許請求の範囲の請求項１−１４を補正して，補正後の請求項１−１４とするものであり，補正前後の請求項１及び請求項８は，各々次のとおりである。
　
（補正前）
「【請求項１】
　半導体基板上に形成されたトランジスタの上層に，該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって，
　容量素子を形成しようとする下層に容量コンタクト層間膜を形成する工程と，
　前記容量コンタクト層間膜に，容量素子に接続される第１容量コンタクト，及び容量素子に接続されない第２容量コンタクトを形成する工程と，
　前記容量コンタクト層間膜，前記第１容量コンタクト，及び前記第２容量コンタクトを覆う，コンタクト層間膜の第１膜を形成する工程と，
　前記第１膜に前記第２容量コンタクトと電気的に接続する第１のコンタクトを形成する工程と，
　前記第１のコンタクト及び前記第１膜を覆う，前記コンタクト層間膜の第２膜の成膜を行う工程と，
　前記第１容量コンタクト上の前記第１膜及び前記第２膜を開口する工程と，
　前記開口部内に下部電極を形成する工程と，
　前記下部電極の表面に容量膜および上部電極を順次形成することにより容量素子を形成する工程と，
　前記容量素子及び前記第２膜を覆う前記コンタクト層間膜の第３膜の成膜を行う工程と，
　前記第２膜及び前記第３膜に前記第１のコンタクトと電気的に接続する第２のコンタクトを形成する工程と，
を有する半導体装置の製造方法。」
　
「【請求項８】
　容量素子を形成しようとする下層に形成された容量コンタクト層間膜と，
前記容量コンタクト層間膜に形成された第１容量コンタクトおよび第２容量コンタクトと，
　前記容量コンタクト層間膜，前記第１容量コンタクト，及び第２容量コンタクトを覆う，コンタクト層間膜の第１膜と，
　前記第１膜に形成され，前記第２容量コンタクトと電気的に接続する第１のコンタクトと，
　前記第１のコンタクト及び前記第１膜を覆う，前記コンタクト層間膜の第２膜と，
　前記第１容量コンタクト上の前記第１膜及び前記第２膜に形成され，下部電極，容量膜および上部電極からなり，前記第１容量コンタクトと電気的に接続する容量素子と，
　前記容量素子及び前記第２膜を覆う前記コンタクト層間膜の第３膜と，
前記第２膜及び前記第３膜に形成され，前記第１のコンタクトと電気的に接続する第２のコンタクトと，
を有する半導体装置。」
　
（補正後）
「【請求項１】
　半導体基板上に形成されたトランジスタの上層に，該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって，
　容量素子を形成しようとする下層に容量コンタクト層間膜を形成する工程と，
　前記容量コンタクト層間膜に，容量素子に接続される第１容量コンタクト，及び容量素子に接続されない第２容量コンタクトを形成する工程と，
　前記容量コンタクト層間膜，前記第１容量コンタクト，及び前記第２容量コンタクトを覆う，コンタクト層間膜の第１膜を形成する工程と，
　前記第１膜に前記第２容量コンタクトと電気的に接続する第１のコンタクトを形成する工程と，
　前記第１のコンタクト及び前記第１膜を覆う，前記コンタクト層間膜の第２膜の成膜を行う工程と，
　前記第１容量コンタクト上の前記第１膜及び前記第２膜に開口部を形成する工程と，
　前記開口部内に前記第１容量コンタクトに電気的に接続する下部電極を形成する工程と，
　前記下部電極の表面に容量膜および上部電極を順次形成することにより容量素子を形成する工程と，
　前記容量素子及び前記第２膜を覆う前記コンタクト層間膜の第３膜の成膜を行う工程と，
　前記第２膜及び前記第３膜に前記第１のコンタクトと電気的に接続する第２のコンタクトを形成する工程と，
を有する半導体装置の製造方法。」
　
「【請求項８】
　容量素子を形成しようとする下層に形成された容量コンタクト層間膜と，
前記容量コンタクト層間膜に形成された第１容量コンタクトおよび第２容量コンタクトと，
　前記容量コンタクト層間膜，前記第１容量コンタクト，及び第２容量コンタクトを覆う，コンタクト層間膜の第１膜と，
　前記第１膜に形成され，前記第２容量コンタクトと電気的に接続する第１のコンタクトと，
　前記第１のコンタクト及び前記第１膜を覆う，前記コンタクト層間膜の第２膜と，
　前記第１容量コンタクト上の前記第１膜及び前記第２膜に形成され，下部電極，容量膜および上部電極からなり，前記下部電極が前記第１容量コンタクトと電気的に接続する容量素子と，
　前記容量素子及び前記第２膜を覆う前記コンタクト層間膜の第３膜と，
前記第２膜及び前記第３膜に形成され，前記第１のコンタクトと電気的に接続する第２のコンタクトと，
を有する半導体装置。」
　
２　補正事項の整理
　本件補正の補正事項を整理すると次のとおりである。
　
（１）補正事項１
　補正前の請求項１及び請求項９の「前記第１容量コンタクト上の前記第１膜及び前記第２膜を開口する工程」及び「前記容量素子は，前記第１膜及び前記第２膜に設けられた開口内に形成されており，前記開口内には，前記第１のコンタクトと同一層に形成された金属プラグが形成されており，前記下部電極は，前記開口の側面及び底面，並びに前記金属プラグの上面及び側面に沿って形成されている」を補正して，各々補正後の「前記第１容量コンタクト上の前記第１膜及び前記第２膜に開口部を形成する工程」及び「前記容量素子は，前記第１膜及び前記第２膜に設けられた開口部内に形成されており，前記開口部内には，前記第１のコンタクトと同一層に形成された金属プラグが形成されており，前記下部電極は，前記開口部の側面及び底面，並びに前記金属プラグの上面及び側面に沿って形成されている」にすること。
　
（２）補正事項２
　補正前の請求項１，請求項２及び請求項８の「前記開口部内に下部電極を形成する工程」，「前記第１容量コンタクトに接続する金属プラグを形成する」及び「前記第１容量コンタクトと電気的に接続する容量素子」を補正して，各々補正後の「前記開口部内に前記第１容量コンタクトに電気的に接続する下部電極を形成する工程」，「前記第１容量コンタクトに接続する金属プラグを形成し，前記金属プラグは，前記開口部内に設けられる」及び「前記下部電極が前記第１容量コンタクトと電気的に接続する容量素子」にすること。
　
３　新規事項追加の有無，及び，補正の目的の適否についての検討
（１）補正事項１について
　補正事項１により補正された部分は，本願の願書に最初に添付した明細書，特許請求の範囲又は図面（以下「当初明細書等」という。また，本願の願書に最初に添付した明細書を「当初明細書」という。）に記載されているものと認められるから，補正事項１は，当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって，補正事項１は，当初明細書等に記載された事項の範囲内においてなされたものであるから，特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　また，補正事項１は，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第３号に掲げる誤記の訂正を目的とするものに該当する。
　したがって，補正事項１は，特許法第１７条の２第４項に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２により補正された部分は，当初明細書等に記載されているものと認められるから，補正事項２は，当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって，補正事項２は，当初明細書等に記載された事項の範囲内においてなされたものであるから，特許法第１７条の２第３項に規定する要件を満たす。
　また，補正事項２は，補正前の各請求項における「下部電極」及び「金属プラグ」の位置を限定しようとするものであるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって，補正事項２は，特許法第１７条の２第４項に規定する要件を満たす。
　
（３）新規事項追加の有無，及び，補正の目的の適否についてのまとめ
　以上検討したとおりであるから，本件補正は，特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして，本件補正は，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから，本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が，特許出願の際独立して特許を受けることができるものであるか否か，すなわち，本件補正がいわゆる独立特許要件を満たすものであるか否かについて，以下において更に検討する。
　
４　独立特許要件についての検討
（１）補正後の発明
　本件補正による補正後の請求項１−１４に係る発明は，本件補正により補正された明細書，特許請求の範囲及び図面の記載からみて，その特許請求の範囲の請求項１−１４に記載されている事項により特定されるとおりのものであり，そのうちの請求項８に係る発明（以下「本願補正発明８」という。）は，請求項８に記載されている事項により特定される上記「第２　１　補正の内容」の「（補正後）」の箇所に記載したとおりのものであり，再掲すると次のとおりである。
　
「【請求項８】
　容量素子を形成しようとする下層に形成された容量コンタクト層間膜と，
前記容量コンタクト層間膜に形成された第１容量コンタクトおよび第２容量コンタクトと，
　前記容量コンタクト層間膜，前記第１容量コンタクト，及び第２容量コンタクトを覆う，コンタクト層間膜の第１膜と，
　前記第１膜に形成され，前記第２容量コンタクトと電気的に接続する第１のコンタクトと，
　前記第１のコンタクト及び前記第１膜を覆う，前記コンタクト層間膜の第２膜と，
　前記第１容量コンタクト上の前記第１膜及び前記第２膜に形成され，下部電極，容量膜および上部電極からなり，前記下部電極が前記第１容量コンタクトと電気的に接続する容量素子と，
　前記容量素子及び前記第２膜を覆う前記コンタクト層間膜の第３膜と，
前記第２膜及び前記第３膜に形成され，前記第１のコンタクトと電気的に接続する第２のコンタクトと，
を有する半導体装置。」
　
（２）引用例とその記載事項，及び，引用発明
　本願の出願前に頒布された刊行物である下記の引用例１には，次の事項が記載されている。（なお，下線は，当合議体において付したものである。以下同じ。）
　
ア　引用例１：特開２００３−７８５４号公報
（１ａ）「【請求項１】　半導体基板に形成されたトランジスタと，前記トランジスタの上層に形成されて前記トランジスタに電気接続される容量とを備える半導体記憶装置において，前記トランジスタを覆う第１の層間絶縁膜に形成され，前記トランジスタに電気接続されたセルコンタクトと，前記第１の層間絶縁膜上の第２の層間絶縁膜に形成され，前記セルコンタクトに電気接続されたビットコンタクトと，前記第２の層間絶縁膜上に形成され，前記ビットコンタクトに接続されるビット線と，前記ビット線を覆う
第３の層間絶縁膜上に形成された容量
第３及び第２の層間絶縁膜を通して設けられ前記容量と前記セルコンタクトとを接続する容量コンタクト
半導体記憶装置
　
（１ｂ）「【請求項４】　前記
容量が形成される第４の層間絶縁膜
容量を覆う第５の層間絶縁膜
第５から第３の層間絶縁膜にわたって形成されたメタルコンタクトにより前記メタル配線と前記容量コンタクトとを電気接続している
　
（１ｃ）「【従来の技術】周辺回路とＤＲＡＭが一つの半導体基板上に一体的に構成されている半導体記憶装置，特にＤＲＡＭの容量をビット線よりも上層に配設したＣＯＢ（Capacitor On Bitline）では，周辺回路における素子とメタル配線とを電気接続するコンタクト抵抗が問題になる。
従来，この種の半導体記憶装置は，図１８に概略の断面図を示すように
周辺回路領域においてはビット線１１５や容量１２７を覆う層間絶縁膜の全体の膜厚が大きく，この厚い膜厚の層間絶縁膜を通して周辺回路用トランジスタＴｓにまで達する深いコンタクト１３０を形成しなければならず，層間絶縁膜にコンタクト用のホールを開口することが難しく，コンタクトの製造が困難
　
一方，従来の改善された半導体装置では
図１９に概略の断面図を示す
周辺回路では容量１２７よりも上層の層間絶縁膜１２８上のメタル配線１３１をコンタクト（メタルコンタクトと称する）１３０Ａによりセルコンタクト１０９に対して電気接続する。これにより，メタルコンタクト１３０Ａは層間絶縁膜１２８，１２２，１１０に対してのみコンタクト用ホールを開口すればよく，図１８の半導体記憶装置に比較してコンタクト用ホールの深さを低減し，コンタクトの製造が容易になる
【発明が解決しようとする課題】しかしながら，この改善された半導体装置では，セルコンタクト１０９の上端部が層間絶縁膜１０６の表面に露呈されることになるため，この層間絶縁膜１０６の上面にビット線１１５を形成するときに，その際のフォトリソグラフィ技術でのビット線１１５の位置ずれにより，図１９にＸで示すようにビット線１１５の一部がセルコンタクト１０９と干渉し，ビット線１１５とセルコンタクト１０９とが短絡してしまう。特に，図には現れないがセルコンタクト１０９は通常のコンタクトホールと同様に層間絶縁膜１０６選択エッチング技術により開口するために上側開口が下側開口よりも大径をしたテーパ状に形成され，セルコンタクト１０９の上端部は大径になり易く，ビット線１１５との短絡が生じ易くなる。そのため，ビット線１１５のピッチ寸法の低減に制限が生じることになり，半導体記憶装置の高集積化が困難になるとともに，製造歩留りが低下する要因になっている。
　
また，容量１２７はビット線１１５を覆う上層の層間絶縁膜１２２上に設けた凹部内にシリンダ状（円筒状）に形成しており，容量値を大きくするためには下部電極１２４と上部電極１２６との対向面積を増大する必要がある。この場合，層間絶縁膜１２２の膜厚寸法を大きくして容量の膜厚方向の寸法を大きくすると，セルコンタクト１０９を設けたにもかかわらず周辺回路領域でのメタルコンタクト１３０Ａの深さがさらに深くなり，コンタクトの製造が困難になり，製造歩留りが低下してしまう
　
（１ｄ）「【発明の実施の形態】次に，
本発明の実施形態
　次いで，図３のように，前記メモリセル領域及び周辺回路領域の各トランジスタを覆うようにシリコン酸化膜６ｂを形成し，前記シリコン窒化膜６ａとからなる第１の層間絶縁膜６を形成し，前記メモリセル領域ではメモリセル用トランジスタＴｍに対してビット線及び容量を接続するためのコンタクト用ホール７ｍを，前記周辺回路領域では周辺回路用トランジスタに対して後述するメタル配線を接続するためのコンタクト用ホール７ｓをそれぞれ選択エッチングにより開口する。そして，前記各コンタクト用ホール７ｍ，７ｓを埋設するまで全面にＷ（タングステン）をＣＶＤ法により堆積する。その後ＣＭＰ（化学機械研磨）法により第１の層間絶縁膜６の表面を平坦化してＷを各コンタクト用ホール内にのみ残し，セルコンタクト９を形成する。
　次いで，図４のように，前記セルコンタクト９の表面が露呈されている前記第１の層間絶縁膜の表面上にシリコン酸化膜からなる第２の層間絶縁膜１０を所要の厚さに形成し，前記セルコンタクト９の表面を被覆する。そして，前記第２の層間絶縁膜１０には前記セルコンタクト９のうち，後述するビット線に電気接続するセルコンタクト９の直上位置のみ選択的にエッチングしてコンタクト用ホール１１を開口し，前記セルコンタクト９の上面を露出する。次いで，セルコンタクトの場合と同様にコンタクト用ホール１１を埋設するまでＷをＣＶＤ法により堆積し，ＣＭＰ法により表面を平坦化してＷをコンタクト用ホール１１内にのみ残し，ビット線に接続するためのビットコンタクト１２を形成する。
　次に，図５のように，第２の層間絶縁膜１０の表面上にビット線膜１３としてＷとＴｉＮ（窒化チタン）を積層し，その上にハードマスク膜１４としてシリコン酸化膜とシリコン窒化膜の積層膜を形成する。そして，図６に示すように，図外のフォトレジストマスクを利用して前記ハードマスク膜１４とビット線膜１３をビット線形状にパターン形成しビット線１５を形成する。このとき，図７に平面レイアウト図を示すように，前記ビットコンタクト１２上に延設されるビット線１５は当該ビットコンタクト１２に電気接続され，さらにセルコンタクト９を介してメモリセル用トランジスタＴｍに電気接続されることになる。一方，ビット線１５に接続されないセルコンタクト９は第２の層間絶縁膜１０によって被覆されているため，ビット線１５に位置ずれが生じた場合でもビット線１５とセルコンタクト９が短絡することはない。次いで，前記ビット線１５を覆う全面にシリコン窒化膜を所要の厚さに成長し，かつこのシリコン窒化膜をエッチバックして前記ビット線１５の側面にのみ残してサイドウォール１６を形成する。なお，図７は一例であり，前記各断面図の構造には対応していない。
　次いで，
図８に示すように
シリコン酸化膜で第３の層間絶縁膜１７を形成
後述する容量に電気接続するセルコンタクトの直上位置，及び周辺回路領域の後述するメタル配線に電気接続するセルコンタクトの直上位置のみ選択的にエッチングしてコンタクト用ホール１８ｍ，１８ｓを開口
しかる上で
コンタクト用ホール１８ｍ，１８ｓを埋設するまでＷをＣＶＤ法により堆積し，ＣＭＰ法により表面を平坦化してＷをコンタクト用ホール内にのみ残し，メモリセル領域には容量に接続するための容量コンタクト１９を形成し，周辺回路領域には後述するメタル配線に接続するための下層メタルコンタクト２０
　次いで，
図９に示すように
シリコン酸化膜からなる第４の層間絶縁膜２２を形成して前記容量コンタクト１９及び下層メタルコンタクト２０を被覆
前記容量コンタクト１９の直上領域の第４の層間絶縁膜２２及び前記エッチングストッパ膜２１を円形にエッチングし，大径のシリンダ凹部２３を形成すると同時に，前記シリンダ凹部２３の底面に前記容量コンタクト１９の上端面を露呈
前記シリンダ凹部２３の内面を含む全面にＴｉＮ膜を形成
シリンダ凹部２３内にのみ残し下部電極２４を形成
さらに，前記下部電極２４の表面にＴａ酸化膜等の絶縁膜を形成した後，前記シリンダ凹部２３を埋め込むようにＷとＴｉＮの積層膜を形成し，これら積層膜と絶縁膜を所要のパターンに形成して上部電極２６と容量絶縁膜２５を形成
これにより，シリンダ状の容量２７が形成
　さらに，図１に示したように，
前記容量２７を覆うように第５の層間絶縁膜２８を形成
前記周辺回路領域の下層メタルコンタクト２０の直上において前記第５の層間絶縁膜２８，第４の層間絶縁膜２２を順次選択エッチングし，さらにその下層のエッチングストッパ膜２１をエッチングしてコンタクト用ホール２９を開口し，下層メタルコンタクトの上端面を露出
その上で，前記コンタクト用ホール２９を埋設するまでＷをＣＶＤ法により堆積し，ＣＭＰ法により表面を平坦化してＷをコンタクト用ホール２９内にのみ残し上層メタルコンタクト３０を形成
　
以上の工程により図１に示した半導体記憶装置が製造される
また，このようなＤＲＡＭ（メモリセル）と周辺回路を一体に有する半導体装置においては，メタル配線３１に対してトランジスタを電気接続するためのコンタクト構造として，下側からセルコンタクト９，下層メタルコンタクト２０，上層メタルコンタクト３０を積層しているため，各コンタクトの深さを低減でき，微細なコンタクトを容易に製造でき，半導体記憶装置の高集積化を図る上で有利になる
　
イ　引用発明
　引用例１の上記摘記（１ａ）−（１ｄ）の記載から，引用例１には，引用例１の特許請求の範囲に記載された発明の第１の実施形態として，以下に示す「半導体記憶装置」の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「（ア）シリコン酸化膜で第３の層間絶縁膜１７を形成する工程と，
（イ）後述する容量に電気接続するセルコンタクトの直上位置，及び周辺回路領域の後述するメタル配線に電気接続するセルコンタクトの直上位置のみ選択的に前記第３の層間絶縁膜１７をエッチングしてコンタクト用ホール１８ｍ，１８ｓを開口し，しかる上で，前記コンタクト用ホール１８ｍ，１８ｓを埋設するまでＷをＣＶＤ法により堆積し，ＣＭＰ法により表面を平坦化してＷをコンタクト用ホール内にのみ残し，メモリセル領域には容量に接続するための容量コンタクト１９を形成し，周辺回路領域には後述するメタル配線に接続するための下層メタルコンタクト２０を形成する工程と，
（ウ）シリコン酸化膜からなる第４の層間絶縁膜２２を形成して前記容量コンタクト１９及び下層メタルコンタクト２０を被覆する工程と，
（エ）前記容量コンタクト１９の直上領域の第４の層間絶縁膜２２を円形にエッチングし，大径のシリンダ凹部２３を形成すると同時に，前記シリンダ凹部２３の底面に前記容量コンタクト１９の上端面を露呈する工程と，
（オ）前記シリンダ凹部２３の内面を含む全面にＴｉＮ膜を形成して，シリンダ凹部２３内にのみ残し下部電極２４を形成し，さらに，前記下部電極２４の表面にＴａ酸化膜等の絶縁膜を形成した後，前記シリンダ凹部２３を埋め込むようにＷとＴｉＮの積層膜を形成し，これら積層膜と絶縁膜を所要のパターンに形成して上部電極２６と容量絶縁膜２５を形成して，シリンダ状の容量２７を形成する工程と，
（カ）前記容量２７を覆うように第５の層間絶縁膜２８を形成する工程と，
（キ）前記周辺回路領域の下層メタルコンタクト２０の直上において前記第５の層間絶縁膜２８，第４の層間絶縁膜２２を順次選択エッチングしてコンタクト用ホール２９を開口し，下層メタルコンタクトの上端面を露出し，その上で，前記コンタクト用ホール２９を埋設するまでＷをＣＶＤ法により堆積し，ＣＭＰ法により表面を平坦化してＷをコンタクト用ホール２９内にのみ残し上層メタルコンタクト３０を形成する工程と，
　を含む製造方法によって製造した，
　ＤＲＡＭ（メモリセル）と周辺回路を一体に有する半導体装置において，メタル配線３１に対してトランジスタを電気接続するためのコンタクト構造として，下側からセルコンタクト９，下層メタルコンタクト２０，上層メタルコンタクト３０を積層しているため，各コンタクトの深さを低減でき，微細なコンタクトを容易に製造でき，半導体記憶装置の高集積化を図る上で有利である半導体記憶装置。」
　
ウ　引用例２：国際公開第９７／１９４６８号
（２ａ）「〔発明の開示〕
　
本発明の目的は
さらに微細な半導体記憶装置およびその製造方法を提供すること
　本発明の他の目的は，十分大きな蓄積容量を確保することのできるキャパシタを有する半導体記憶装置およびその製造方法を提供することである。
　本発明のさらに他の目的は，基板にトレンチを形成することなしに，十分大きな蓄積容量を得ることができる半導体記憶装置およびその製造方法を提供することである。
　本発明のさらに他の目的は，メモリセル部と周辺回路部の間に大きな段差が存在せず，大きな蓄積容量を有する半導体記憶装置およびその製造方法を提供することである。
　
上記目的を達成するため，本発明は，基板上に積層して形成された複数の絶縁膜を貫通するトレンチを形成し，このトレンチを用いてキャパシタを形成する
　
上記複数の絶縁膜の下にはさらに他の複数の絶縁膜が設けられ
また，上記キャパシタの上にはさらに他の絶縁膜が形成されており，他の配線層がその上に形成されている
　第１図を用いて本発明をさらに詳細に説明する。第１図に示したように，半導体基板１上には，メモリセルのスイッチ用トランジスタであるＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)につながる，ワード線４（ＭＯＳＦＥＴのゲート電極）および電荷を供給したり引き出したりするためのビット線７が形成され，さらに複数の絶縁膜６，８，１０，１２，１４，１６，１８が積層して形成されて，表面が平坦化されている。
　上記
絶縁膜１４，１６，１８を貫通してトレンチが形成され，このトレンチの内部に下部電極１９，キャパシタ絶縁膜２０およびプレート電極２１から構成されるキャパシタが形成されている
　ワード線４やビット線７の上に厚い絶縁膜が形成されていると，ワード線４やビット線７への電気的な接続は，この厚い絶縁膜を貫通する接続プラグを介して行わねばならず，コンタクト孔の形成や金属の埋込などが困難である。しかし，本発明では，トレンチキャパシタの下部電極１９とワード線４，ビット線７の間には，複数層の配線９，１１が設けられ，これら複数層の配線９，１１がワード線を選択するためのワード母線や，ビット線を選択するためのセレクト線として使用されている。そのため，基板の最上層まで引き上げる必要のない配線は，このような埋込配線で済ますことができ，上記厚い絶縁膜を貫通する接続プラグは不要である。
　上記複数層の配線９，１１の上部にキャパシタが作られ，８００℃程度の熱処理が行われるので，配線９，１１の材料としては，この熱処理に耐えられる，タングステンやシリサイドを使用することが好ましい。銅は低抵抗という点は好ましいが，熱処理温度は５００℃以下でなければならない。キャパシタ絶縁膜としてＢＳＴやＰＺＴなどの高誘電率の誘電体膜を使う場合には，キャパシタ自体の形成温度が４００℃以下であるので，配線材料として銅を用いることができる。
　第１図では，埋込まれた複数層の配線９，１１は，メモリセルのワード線４やビット線７の他にも，周辺回路のトランジスタの配線の一部としても使用されている。また，ビット線７と同じ層の配線７’を介して，拡散層５，５’と配線９’の間が接続されているが，配線９’を拡散層５，５’に直接接続させてもよい。ただしその場合には，拡散層５，５’と配線９’の間の反応を防ぐために，配線９’の一部をバリア金属にする必要がある。　キャパシタは，実質的に上記トレンチの内側のみに形成される。これは，キャパシタの形成工程を簡略化するためである。キャパシタの下部電極１９は，不純物を高濃度で含む多結晶シリコン膜からなり，この下部電極１９は，接続用の多結晶シリコン１３を介して上記ＭＯＳＦＥＴの拡散層５に接続されている。
　キャパシタ絶縁膜２０としては，酸化シリコン膜と窒化膜シリコン膜の積層膜，酸化シリコン膜と五酸化タンタル膜の積層膜，窒化シリコン膜と五酸化タンタル膜の積層膜，酸化シリコン膜と窒化膜シリコンと五酸化タンタル膜の積層膜，ＢＳＴやＰＺＴなどの強誘電体膜など，周知の各種誘電体膜を使用できる。ただし，ＢＳＴやＰＺＴを使う際には，下部電極１９やプレート電極２１には，白金などの貴金属を使用する必要がある。また，下部電極１９の表面積を増加させるために，表面に凹凸を形成してもよい。
　
トレンチの深さは，２μｍ程度にするのが好ましいが，このようにトレンチが深くなると，埋込配線９，１１と最上層の配線２３の間の距離が大きくなり，アスペクト比が極めて大きな接続孔の形成およびこのような接続孔への金属の充填が必要であるため，両者の間を接続するための接続プラグを形成するのが困難になる
　
しかし，本発明では，第１図に示したように，トレンチは１枚の厚い絶縁膜ではなく，積層された複数の絶縁膜１４，１６，１８を貫通して形成されている
そのため，各絶縁膜１４，１６，１８を形成する際に，それぞれ接続孔の形成と接続用の金属の充填を行うことができる
　
（２ｂ）「次に，第８図に示したように，
層間酸化膜１４を全面に形成した後，埋込配線９，１１にそれぞれ達するコンタクト孔を形成した
　このように膜厚の合計が大きいと，最上層の配線とのコンタクトを形成するのは容易ではないが，本発明では，上記のように，埋込配線９，１１に接続される配線の数は極めて少ないため，コンタクト孔の孔径は最小加工寸法より相当大きくてよい。たとえば，１ギガビットのメモリを形成した本実施例では，最小寸法は０．２μｍ以下であるが，この工程でのコンタクト孔の直径は０．５μｍと大きく，アスペクト比はあまり大きくないので，コンタクト孔の形成は容易であった。
　次に，第９図に示したように，厚さがほぼ０．３μｍのタングステン膜１５をＣＶＤ法を用いて形成して，上記コンタクト孔をタングステンで埋めた。
　第１０図に示したように，過酸化水素水を含むスラリーを研磨液として用いた周知のＣＭＰ法によって，層間酸化膜１４上に堆積されたタングステンを除去し，
コンタクト孔の中のみにタングステン１５を残した
　第１１図に示したように，
膜厚ほぼ１μｍの層間酸化膜１６および直径０．５μｍのタングステンプラグ１７を同様にして形成した
酸化膜１８を全面に形成
　次に，第１２図に示したように，
層間酸化膜１４，１６，１８を貫通し，上記多結晶シリコン１３の上端部を露出させるトレンチを形成
　このトレンチのアスペクト比は７程度であるので，従来のドライエッチング法によって容易に形成できる。なお，層間酸化膜１４の下に，窒化膜をエッチングストッパ膜として形成しておくと，トレンチ加工の制御性が向上する。
　第１３図に示したように，キャパシタの下部電極となる膜厚５０ｎｍの多結晶シリコン膜１９を全面に形成した。この多結晶シリコン膜１９は上記多結晶シリコン１３を介して，上記ＭＯＳＦＥＴの拡散層５と電気的に接続されている。
　この多結晶シリコン膜１９表面に凹凸を形成した。このように，表面に凹凸を形成することによって，表面積を２倍以上にすることができ，蓄積容量を増加できた。なお，キャパシタの下部電極（蓄積電極）１９には，多結晶シリコン以外にも，タングステンや窒化チタンなどを使用することができ，さらには，ＢＳＴやＰＺＴなどの高誘電体膜や強誘電体膜をキャパシタ絶縁膜として使用した場合は，白金など貴金属が使用される。
　次に，第１４図に示したように，上記多結晶シリコン膜１９のうち，上記トレンチ内に形成された部分を残し，他の部分はＣＭＰ法を用いて除去して，キャパシタ下部電極１９を各メモリセル毎に分離して形成した。
　第１５図に示したように，上記キャパシタ下部電極１９の上に，キャパシタ絶縁膜２０およびプレート電極２１を積層して形成した。本実施例では，上記キャパシタ絶縁膜２０には，五酸化タンタル膜とシリコン酸化膜の積層膜を使用し，シリコン酸化膜厚に換算して，３ｎｍのキャパシタ絶縁膜を実現した。キャパシタ絶縁膜はこれに限ったものではなく，従来用いられたシリコン酸化膜とシリコン窒化膜の積層膜を用いることができ，また，白金など貴金属からなる下部電極を持ちいれば，強誘電体膜をキャパシタ絶縁膜として使うことも可能である。プレート電極２１としても，各種周知の導電性材料を使用できるが，本実施例では窒化チタン膜を使用した。キャパシタ絶縁膜としてシリコン酸化膜とシリコン窒化膜の積層膜を用いた場合は多結晶シリコン膜を，強誘電体膜を用いた場合はは白金を，それぞれ使用できる。
　次に，第１６図に示したように，
層間酸化膜２２を全面に形成
層間酸化膜２２にコンタクト孔を形成して，上記プレート電極２１およびタングステンのプラグ１７の上端部を露出
コンタクト孔内を金属で埋めてプラグ２３を形成
　
（３）本願補正発明８と引用発明との対比
ア　引用発明の「第３の層間絶縁膜１７」，「容量に接続するための容量コンタクト１９」，「メタル配線に接続するための下層メタルコンタクト２０」，「下部電極２４」，「容量絶縁膜２５」，「上部電極２６」，「シリンダ状の容量２７」，「第５の層間絶縁膜２８」及び「半導体記憶装置」は，それぞれ，本願補正発明８の「容量素子を形成しようとする下層に形成された容量コンタクト層間膜」，「第１容量コンタクト」，「第２容量コンタクト」，「下部電極」，「容量膜」，「上部電極」，「容量素子」，「コンタクト層間膜の第３膜」及び「半導体装置」に相当する。
　
イ　引用発明では，容量コンタクト１９の上端面を露呈する工程の後で，シリンダ凹部２３の内面を含む全面にＴｉＮ膜を形成して「下部電極２４」を形成しているから，引用発明の前記「下部電極２４」が前記容量コンタクト１９と電気的に接続していることは明らかである。したがって，引用発明と本願補正発明８とは，「下部電極が第１容量コンタクトと電気的に接続する容量素子」を有する発明である点で一致する。
　
ウ　引用発明は，「第４の層間絶縁膜２２」を円形にエッチングして大径のシリンダ凹部２３を形成し，前記「第４の層間絶縁膜２２」に形成された前記シリンダ凹部２３内に下部電極２４，容量絶縁膜２５及び上部電極２６からなるシリンダ状の容量２７を形成するものである。
　一方，本願補正発明８は，下部電極，容量膜および上部電極からなる容量素子を，「第１膜及び第２膜」に形成するものである。
　そうすると，引用発明と本願補正発明８とは，容量素子を「膜」に形成した発明である点で一致する。
　
エ　引用発明は，第４の層間絶縁膜２２及び第５の層間絶縁膜２８に形成された「上層メタルコンタクト３０」が，下層メタルコンタクトに電気的に接続するものである。
　一方，本願補正発明８は，第１膜に形成された「第１のコンタクト」が，第２容量コンタクトに電気的に接続し，第２膜及び第３膜に形成された「第２のコンタクト」が，前記「第１のコンタクト」に電気的に接続するものである。
　そうすると，引用発明と本願補正発明８とは，第２容量コンタクトに電気的に接続する「コンタクト」を有する発明である点で一致する。
　
オ　したがって，上記ア−エの対応関係から，本願補正発明８と引用発明との一致点及び相違点は，次のとおりであるといえる。
　
＜一致点＞
　「容量素子を形成しようとする下層に形成された容量コンタクト層間膜と，
　前記容量コンタクト層間膜に形成された第１容量コンタクトおよび第２容量コンタクトと，
　前記容量コンタクト層間膜，前記第１容量コンタクト，及び第２容量コンタクトを覆う，膜と，
　前記第１容量コンタクト上の前記膜に形成され，下部電極，容量膜および上部電極からなり，前記下部電極が前記第１容量コンタクトと電気的に接続する容量素子と，
　前記容量素子及び前記膜を覆う前記コンタクト層間膜の第３膜と，
　前記膜及び前記第３膜に形成され，前記第１のコンタクトと電気的に接続するコンタクトと，
を有する半導体装置。」
　
＜相違点＞
・相違点１：本願補正発明８において，容量素子が形成されている「膜」が，「第１膜及び第２膜」からなる積層膜であるのに対して，引用発明では「第４の層間絶縁膜２２」である点。
　
・相違点２：本願補正発明８において，第２容量コンタクトに電気的に接続するコンタクトが，第１膜に形成された「第１のコンタクト」と，前記第１のコンタクトに電気的に接続する第２膜及び第３膜に形成された「第２のコンタクト」であるのに対して，引用発明では，下層メタルコンタクトに電気的に接続するコンタクトが，第４の層間絶縁膜２２及び第５の層間絶縁膜２８に形成された「上層メタルコンタクト３０」である点。
　
（４）本願補正発明８と引用発明との相違点についての判断
・相違点１について
ア　十分な蓄積電荷量を確保するために，半導体記憶装置に用いられているキャパシタの容量値を大きくすることが必要とされる場合があることは周知の課題である。
　そして，引用例１の上記摘記（１ｃ）には「また，容量１２７はビット線１１５を覆う上層の層間絶縁膜１２２上に設けた凹部内にシリンダ状（円筒状）に形成しており，
容量値を大きくするためには
層間絶縁膜１２２の膜厚寸法を大きくして容量の膜厚方向の寸法を大きくする
周辺回路領域でのメタルコンタクト１３０Ａの深さがさらに深くなり，コンタクトの製造が困難になり，製造歩留りが低下してしまう
　そうすると，前記記載から，引用発明において「シリンダ状の容量２７」の容量値を大きくする必要がある場合に，引用発明の「第４の層間絶縁膜２２」の膜厚寸法を大きくすることで前記課題が解決されることが理解できるところ，同記載から，前記「第４の層間絶縁膜２２」の膜厚寸法を大きくした場合に　，「周辺回路領域でのメタルコンタクト１３０Ａの深さがさらに深くなり，コンタクトの製造が困難になり，製造歩留りが低下してしまう」という困難が新たに生じることもまた直ちに予測されるところである。
　
イ　一方，引用例２の上記摘記（２ａ）には「本発明の目的は，上記従来の立体型のメモリセルの有する問題を解決し，さらに微細な半導体記憶装置およびその製造方法を提供すること」，「上記絶縁膜１４，１６，１８を貫通してトレンチが形成され，このトレンチの内部に下部電極１９，キャパシタ絶縁膜２０およびプレート電極２１から構成されるキャパシタが形成されている。」及び「トレンチの深さは，２μｍ程度にするのが好ましいが，このようにトレンチが深くなると，埋込配線９，１１と最上層の配線２３の間の距離が大きくなり，アスペクト比が極めて大きな接続孔の形成およびこのような接続孔への金属の充填が必要であるため，両者の間を接続するための接続プラグを形成するのが困難になる。しかし，本発明では，第１図に示したように，トレンチは１枚の厚い絶縁膜ではなく，積層された複数の絶縁膜１４，１６，１８を貫通して形成されている。そのため，各絶縁膜１４，１６，１８を形成する際に，それぞれ接続孔の形成と接続用の金属の充填を行うことができる。」ことが記載されている。
　そうすると，引用例２に接した当業者であれば，上記記載から，（ａ）半導体記憶装置において，１枚の厚い絶縁膜に形成されたトレンチの内部に，下部電極，キャパシタ絶縁膜およびプレート電極から構成されるキャパシタが形成されている場合に，前記トレンチが深くなると，前記絶縁膜に形成される接続孔のアスペクト比が極めて大きくなり，このような１枚の厚い絶縁膜に形成される接続孔への金属の充填が困難となること，及び，（ｂ）前記トレンチを１枚の厚い絶縁膜にではなく，積層された複数の絶縁膜を貫通して形成し，これら各絶縁膜を形成する際に，それぞれ接続孔の形成と接続用の金属の充填を行うことで，前記困難を解決することができることが理解できる。
　
ウ　そして，引用発明は，「第４の層間絶縁膜２２」に「シリンダ状の容量２７」を有する「半導体記憶装置」に係る発明である。
　そうすると，引用発明は，１枚の絶縁膜にキャパシタが形成されている半導体記憶装置である点で，引用例２において，絶縁膜に形成された接続孔への金属の充填が困難となることが示されている前記（ａ）に示した半導体記憶装置と，構造を共通とする発明であるといえる。
　
エ　してみれば，引用発明において，「シリンダ状の容量２７」の容量値を大きくする必要があり，「第４の層間絶縁膜２２」の膜厚寸法を大きくした場合に，「周辺回路領域でのメタルコンタクト１３０Ａの深さがさらに深くなり，コンタクトの製造が困難になり，製造歩留りが低下してしまう」という困難が生じることが予測されるところ，引用発明と共通する構造を有する引用例２に記載された半導体記憶装置において，前記イで検討したように「（ｂ）前記トレンチを１枚の厚い絶縁膜にではなく，積層された複数の絶縁膜を貫通して形成することによって，これら各絶縁膜を形成する際に，それぞれ接続孔の形成と接続用の金属の充填を行うことができ，前記困難を解決して微細な半導体記憶装置を得ることができる」という課題解決手段が知られているのであるから，引用発明に前記課題解決手段を適用して，引用発明の「第４の層間絶縁膜２２」に替えて複数の絶縁膜，例えば２枚の絶縁膜を用い，当該２枚の絶縁膜を貫通してトレンチを形成することによって，これら各絶縁膜を形成する際に，それぞれ接続孔の形成と接続用の金属の充填を行い前記困難を解決しようとすることは当業者が容易に想到し得たことである。
　したがって，引用発明において，「第４の層間絶縁膜２２」を「第１膜及び第２膜」からなる積層膜で構成して，上記相違点１について本願補正発明８の構成となすことは当業者にとって容易である。また，このような構成を採用したことによる効果は当業者が予測する範囲内のものである。
　
・相違点２について
ア　上記「相違点１について」で検討したように，引用発明に引用例２に記載された課題解決手段を適用して，引用発明の「第４の層間絶縁膜２２」を「第１膜及び第２膜」からなる積層膜で構成し，これら各絶縁膜を形成する際に，それぞれ接続孔の形成と接続用の金属の充填を行うことで，周辺回路領域でのメタルコンタクトの深さがさらに深くなり，コンタクトの製造が困難になり，製造歩留りが低下してしまうという困難が生じることを防ぐことは当業者が容易に想到し得たことといえる。
　
イ　ところで，引用例２の上記摘記（２ａ）の「しかし，本発明では，第１図に示したように，トレンチは１枚の厚い絶縁膜ではなく，積層された複数の絶縁膜１４，１６，１８を貫通して形成されている。そのため，各絶縁膜１４，１６，１８を形成する際に，それぞれ接続孔の形成と接続用の金属の充填を行うことができる。」との記載から，引用例２においては，「トレンチを１枚の厚い絶縁膜にではなく，積層された複数の絶縁膜を貫通して形成し」という課題解決手段の具体的な適用において，絶縁膜を「絶縁膜１４，１６，１８」の３枚の絶縁膜の積層で構成した構造が実施例１として記載されている。
　そして，引用例２の上記摘記（１ｂ）の「層間酸化膜１４を全面に形成した後，埋込配線９，１１にそれぞれ達するコンタクト孔を形成した。・・・コンタクト孔の中のみにタングステン１５を残した。・・・膜厚ほぼ１μｍの層間酸化膜１６および直径０．５μｍのタングステンプラグ１７を同様にして形成した後，酸化膜１８を全面に形成して・・・層間酸化膜１４，１６，１８を貫通し，上記多結晶シリコン１３の上端部を露出させるトレンチを形成した。・・・層間酸化膜２２を全面に形成した後，この層間酸化膜２２にコンタクト孔を形成して，上記プレート電極２１およびタングステンのプラグ１７の上端部を露出した。このコンタクト孔内を金属で埋めてプラグ２３を形成した・・・」との記載から，引用例２に記載された前記実施例１においては，「
層間酸化膜１４
層間酸化膜１６
酸化膜１８を全面に形成
層間酸化膜２２を全面に形成
コンタクト孔を形成
プラグ２３を形成
　そうすると，引用例２においては，「トレンチを１枚の厚い絶縁膜にではなく，積層された複数の絶縁膜を貫通して形成し」という課題解決手段を，１枚の厚い絶縁膜を「絶縁膜１４，１６，１８」の３枚の絶縁膜の積層膜で構成することで実現し，「各絶縁膜１４，１６，１８を形成する際に，それぞれ接続孔の形成と接続用の金属の充填を行うことができる」という課題解決手段を，絶縁膜１４及び絶縁膜１６については，各絶縁膜の形成後に接続孔の形成と接続用の金属の充填を行うものの，最上層の絶縁膜１８については，酸化膜１８の形成後に直ちには接続孔の形成と接続用の金属の充填は行わず，上面に層間酸化膜２２を形成した後に接続孔の形成と接続用の金属の充填を行うことが示されている。
　
ウ　してみれば，引用発明に引用例２に記載された課題解決手段を適用して，「第４の層間絶縁膜２２」を「第１膜及び第２膜」からなる積層膜で構成し，これら各絶縁膜を形成する際に，それぞれ接続孔の形成と接続用の金属の充填を行うことで，周辺回路領域でのメタルコンタクトの深さがさらに深くなり，コンタクトの製造が困難になり，製造歩留りが低下してしまうという困難が生じることを防ぐことにあたり，引用例２に記載された前記実施例１に記載された構造を参酌して，引用発明の「第４の層間絶縁膜２２」を「第１膜及び第２膜」からなる積層膜とした場合において，前記「第１の膜」に対しては「第１のコンタクト」を形成し，他方，最上層の膜に相当する前記「第２の膜」に対しては，引用発明の前記「第４の層間絶縁膜２２」の上の「第５の層間絶縁膜２８」を形成した後に前記第１のコンタクトに接続する接続孔を形成して「第２のコンタクト」を形成することは当業者が容易に想到し得たことである。
　したがって，引用発明において，上記相違点２について本願補正発明８の構成となすことは当業者にとって容易である。また，このような構成を採用したことによる効果は当業者が予測する範囲内のものである。
　
エ　なお，審判請求人は審尋の回答書において「（２）なお，審判請求書においても記載いたしましたが，引用文献２の第１図において，接続プラグ１７上の接続プラグ２３は，絶縁層１８及び層間酸化膜２２を貫通しています。このため，当業者が引用文献２の技術を引用文献１に適用する場合，引用文献２の第１図を参考にして，第４の層間絶縁膜２２と第５の層間絶縁膜２８の境界でコンタクトをつなぐこともあり得ます。しかし，この第１図においては，接続プラグ１７の下の接続プラグ１５（本願の第２容量コンタクトに相当）も，絶縁層１４及び絶縁層１２を貫通しています。そして，引例１及び引例２のいずれにおいても，引用文献２の接続プラグ２３の構造のみを抽出して接続プラグ１７の構造を抽出しないことについては，示唆がありません。従って当業者が，引用文献２の第１図を参考にした場合，接続プラグ２３のみではなく接続プラグ１７の構造も参考にして，引例１の図１の第３の層間絶縁膜１７と第４の層間絶縁膜２２の境界においても，コンタクトをつなぐはずです。この場合，本願の請求項１，８とは異なる構造になります。」と主張するのでこの点について検討する。
　引用発明において，「第４の層間絶縁膜２２と第５の層間絶縁膜２８の境界でコンタクトをつなぐこと」と，「第３の層間絶縁膜１７と第４の層間絶縁膜２２の境界においても，コンタクトをつなぐ」ことは，相互に独立した構成であって，両者の態様を個々に設定することに何らの困難も認められない。
　一方，引用例１の上記摘記（１ｄ）には「また，このようなＤＲＡＭ（メモリセル）と周辺回路を一体に有する半導体装置においては，メタル配線３１に対してトランジスタを電気接続するためのコンタクト構造として，下側からセルコンタクト９，下層メタルコンタクト２０，上層メタルコンタクト３０を積層しているため，各コンタクトの深さを低減でき，微細なコンタクトを容易に製造でき，半導体記憶装置の高集積化を図る上で有利になる。」と記載されている。
　すなわち，引用発明においては，コンタクト構造が「下層メタルコンタクト２０」と「上層メタルコンタクト３０」との積層構造となっていること，すなわち，第３の層間絶縁膜１７と第４の層間絶縁膜２２の境界において，コンタクトがつながっていない構成には，「各コンタクトの深さを低減でき，微細なコンタクトを容易に製造でき，半導体記憶装置の高集積化を図る上で有利になる。」という効果が伴っているといえる。
　してみれば，引用発明に引用例２に記載された課題解決手段を適用するにあたり，審判請求人が主張するように「引例１の図１の第３の層間絶縁膜１７と第４の層間絶縁膜２２の境界においても，コンタクトをつな」いだ場合には，前記「各コンタクトの深さを低減でき，微細なコンタクトを容易に製造でき，半導体記憶装置の高集積化を図る上で有利になる。」という効果を減ずることになることは当業者であれば理解するから，引用発明に引用例２に記載された課題解決手段を適用するにあたり，第３の層間絶縁膜１７と第４の層間絶縁膜２２の境界のコンタクトの態様については変更を行わないようにすることは，格別のこととは認められない。
　したがって，審判請求人の前記主張は採用することができない。
　
（５）本願補正発明８についての判断
　相違点１−２については，以上のとおりであるから，本願補正発明８は，上記引用例１−２に記載された発明に基いて当業者が容易に発明をすることができたものである。
　したがって，本願補正発明８は，特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
５　補正の却下の決定のむすび
　したがって，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　平成２４年３月６日に提出された手続補正書による補正は上記のとおり却下され，平成２３年１０月６日に提出された手続補正書による補正が，同年１１月３０日に却下されているので，本願の請求項１−１４に係る発明は，平成２２年１０月１日に提出された手続補正書によって補正された明細書，特許請求の範囲及び図面の記載からみて，その特許請求の範囲の請求項１−１４に記載されている事項により特定されるとおりのものであるところ，そのうち，請求項８に係る発明（以下「本願発明８」という。）は，次のとおりであると認める。
　
「【請求項８】
　容量素子を形成しようとする下層に形成された容量コンタクト層間膜と，
前記容量コンタクト層間膜に形成された第１容量コンタクトおよび第２容量コンタクトと，
　前記容量コンタクト層間膜，前記第１容量コンタクト，及び第２容量コンタクトを覆う，コンタクト層間膜の第１膜と，
　前記第１膜に形成され，前記第２容量コンタクトと電気的に接続する第１のコンタクトと，
　前記第１のコンタクト及び前記第１膜を覆う，前記コンタクト層間膜の第２膜と，
　前記第１容量コンタクト上の前記第１膜及び前記第２膜に形成され，下部電極，容量膜および上部電極からなり，前記第１容量コンタクトと電気的に接続する容量素子と，
　前記容量素子及び前記第２膜を覆う前記コンタクト層間膜の第３膜と，
前記第２膜及び前記第３膜に形成され，前記第１のコンタクトと電気的に接続する第２のコンタクトと，
を有する半導体装置。」
　
２　進歩性について
（１）引用例及びその記載事項
　原査定の拒絶の理由に引用され，本願の出願前に頒布された刊行物である引用例１−２に記載されている事項は，上記「第２　４　（２）引用例とその記載事項，及び，引用発明」の項で指摘したとおりである。
　
（２）当審の判断
　本願発明８を特定するに必要な事項を全て含み，さらに具体的に限定したものに相当する本願補正発明８が，前記「第２　４　（４）本願補正発明８と引用発明との相違点についての判断」に記載したとおり，引用例１−２に記載された発明に基いて当業者が容易に発明をすることができたものであるから，本願発明８も同様に，引用例１−２に記載された発明に基いて当業者が容易に発明をすることができたものである。 
　
第４　むすび 
　以上のとおり，本願の請求項８に係る発明は，引用例１−２に記載された発明に基いて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができないものである。したがって，本願の他の請求項に係る発明については検討するまでもなく，本願は拒絶をすべきものである。
　
　よって，結論のとおり審決する。