【事件の表示】
　特願２００５−２２３２５５「性能が向上されたＣＭＯＳ素子及びその製造方法」拒絶査定不服審判事件〔平成１８年２月１６日出願公開、特開２００６−４９９０３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１７年８月１日（パリ条約による優先権主張　２００４年８月３日、大韓民国）の出願であって、平成２３年１０月２８日付けの拒絶理由通知に対して平成２４年２月１日に手続補正書及び意見書が提出されたが、同年３月１４日付けで拒絶査定がなされた。
　それに対して、同年５月２９日に審判請求がなされるとともに、手続補正書が提出され、その後、同年８月２２日付けで審尋がなされ、同年１０月２６日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２４年５月２９日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２４年５月２９日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜３２を補正して、補正後の特許請求の範囲の請求項１〜３２とするものであり、補正前後の請求項１は、各々次のとおりである。
　
（補正前）
　「【請求項１】
　第１の幅領域と、該第１の幅より広い第２の幅領域を有するとともにコンタクト形成領域になる少なくとも一つの多幅アクティブ領域対と、を含む第１のアクティブ領域と、
　前記第１のアクティブ領域上に配列された第１のゲートと、
　前記第１のアクティブ領域内に形成された第１の導電型ソース／ドレーン領域と、を含む第１の導電型ＭＯＳトランジスタ；および
　前記第１の幅より広い第３の幅を有する第２のアクティブ領域と、
　前記第２のアクティブ領域上に配列された第２のゲートと、
　前記第２のアクティブ領域内に形成された第２の導電型ソース／ドレーン領域と、を含む第２の導電型ＭＯＳトランジスタ；を備え、
　前記第１の導電型ＭＯＳトランジスタの前記第１のゲートと、前記第２の導電型ＭＯＳトランジスタの前記第２のゲートとは、オーバーラップせずそれぞれ独立的に配列されゲートコンタクトを通じて同一のゲート配線に連結される
　ことを特徴とするＣＭＯＳ素子。」
　
（補正後）
　「【請求項１】
　第１の幅領域と、該第１の幅より広い第２の幅領域を有するとともにコンタクト形成領域になる少なくとも一つの多幅アクティブ領域対と、を含む第１のアクティブ領域と、
　前記第１のアクティブ領域上に配列された第１のゲートと、
　前記第１のアクティブ領域内に形成された第１の導電型ソース／ドレーン領域と、を含む第１の導電型ＭＯＳトランジスタ；および
　前記第１の幅より広い第３の幅を有する第２のアクティブ領域と、
　前記第２のアクティブ領域上に配列された第２のゲートと、
　前記第２のアクティブ領域内に形成された第２の導電型ソース／ドレーン領域と、を含む第２の導電型ＭＯＳトランジスタ；を備え、
　前記第１の導電型ＭＯＳトランジスタの前記第１のゲートと、前記第２の導電型ＭＯＳトランジスタの前記第２のゲートとは、オーバーラップせずそれぞれ独立的に配列されゲートコンタクトを通じて同一のゲート配線に連結され、
　前記第１のアクティブ領域の長さと前記第２のアクティブ領域の長さとは同一である
　ことを特徴とするＣＭＯＳ素子。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、次のとおりである。
　
（補正事項）
　補正前の請求項１、８、２１及び２６の「前記第１の導電型ＭＯＳトランジスタの前記第１のゲートと、前記第２の導電型ＭＯＳトランジスタの前記第２のゲートとは、オーバーラップせずそれぞれ独立的に配列されゲートコンタクトを通じて同一のゲート配線に連結される」を、各々「前記第１の導電型ＭＯＳトランジスタの前記第１のゲートと、前記第２の導電型ＭＯＳトランジスタの前記第２のゲートとは、オーバーラップせずそれぞれ独立的に配列されゲートコンタクトを通じて同一のゲート配線に連結され、　前記第１のアクティブ領域の長さと前記第２のアクティブ領域の長さとは同一である」と補正して、補正後の請求項１、８、２１及び２６とすること。
　
３．新規事項の追加の有無および補正の目的の適否について
　上記補正事項により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の００２８段落等に記載されているものと認められるから、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、本件補正は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　また、上記補正事項は、各々請求項１、８、２１及び２６に係る発明の発明特定事項である「前記第１の導電型ＭＯＳトランジスタの前記第１のゲートと、前記第２の導電型ＭＯＳトランジスタの前記第２のゲートとは、オーバーラップせずそれぞれ独立的に配列されゲートコンタクトを通じて同一のゲート配線に連結される」という構成に対して技術的限定を加えるものであるから、本件補正は、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、本件補正は、特許法第１７条の２第４項に規定する要件を満たす。
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。
　
４．独立特許要件について
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜３２に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜３２に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．の「（補正後）」の箇所に記載したとおりのものであって、再掲すると次のとおりである。
　
　「【請求項１】
　第１の幅領域と、該第１の幅より広い第２の幅領域を有するとともにコンタクト形成領域になる少なくとも一つの多幅アクティブ領域対と、を含む第１のアクティブ領域と、
　前記第１のアクティブ領域上に配列された第１のゲートと、
　前記第１のアクティブ領域内に形成された第１の導電型ソース／ドレーン領域と、を含む第１の導電型ＭＯＳトランジスタ；および
　前記第１の幅より広い第３の幅を有する第２のアクティブ領域と、
　前記第２のアクティブ領域上に配列された第２のゲートと、
　前記第２のアクティブ領域内に形成された第２の導電型ソース／ドレーン領域と、を含む第２の導電型ＭＯＳトランジスタ；を備え、
　前記第１の導電型ＭＯＳトランジスタの前記第１のゲートと、前記第２の導電型ＭＯＳトランジスタの前記第２のゲートとは、オーバーラップせずそれぞれ独立的に配列されゲートコンタクトを通じて同一のゲート配線に連結され、
　前記第１のアクティブ領域の長さと前記第２のアクティブ領域の長さとは同一である
　ことを特徴とするＣＭＯＳ素子。」
　
（２）先願発明
（２−１）原査定の根拠となった拒絶の理由において引用された本願の優先権主張の日前の特許出願であって、その出願後に出願公開された特願２００４−６５１８８号特許出願（特開２００５−２５９７４５号公報参照。以下「先願」という。）の願書に最初に添付した明細書（以下「先願明細書」という。また、先願の願書に最初に添付した明細書、特許請求の範囲又は図面を「先願明細書等」という。）には、図１とともに次の記載がある（ここにおいて、下線は当合議体が付加したものである。）。
　
ａ．「【０００１】
　
本発明は、半導体装置及びその製造方法に関し、特にＰ型ＭＯＳトランジスタの性能向上が図れる半導体装置及びその製造方法に関するものである
【背景技術】
【０００２】
　近年、半導体装置の素子分離領域の形成方法として、半導体基板の素子分離領域を熱酸化して素子分離絶縁膜を形成するＬＯＣＯＳ（Local oxidation of silicon）法に変わり、半導体基板に形成した溝に絶縁膜を埋め込んで素子分離絶縁膜を形成するＳＴＩ法（Shallow Trench Isolation）が広く用いられている。
【０００３】
　このＳＴＩ法によるトレンチ型の素子分離領域（以下、「トレンチ型素子分離領域」と称す）は、ＬＯＣＯＳ法による素子分離領域に比べて、微細な素子分離領域を形成することができるため、半導体装置の高集積化をさらに図ることができる。
【０００４】
　しかしながら、トレンチ型素子分離領域をさらに微細化した場合、トレンチ型素子分離領域に囲まれた半導体基板からなる活性領域に及ぼされるトレンチ型素子分離領域からの応力は、大きくなり、且つ、複雑になりつつある。
【０００５】
　
この活性領域に及ぼされるトレンチ型素子分離領域からの圧縮応力によって、チャネル領域におけるキャリア（電子・正孔）の移動度が変化するという課題がある。特に、Ｐ型ＭＯＳトランジスタの活性領域に、相対的に大きな圧縮応力が加わると正孔の移動度が大きくなる
【０００６】
　一般に、相補型ＭＯＳトランジスタ（ＣＭＯＳトランジスタ）を用いたＣＭＯＳ論理回路の速度は、次段に接続される負荷容量をＣＭＯＳトランジスタの駆動能力で充放電する速度で決定される。よって、ＣＭＯＳ論理回路の速度は、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタのそれぞれの駆動能力に比例する。
【０００７】
　
そこで、素子分離領域からＰ型ＭＯＳトランジスタの活性領域に、通常よりも大きな圧縮応力を及ぼすことにより正孔の移動度を向上させて、論理回路の速度を向上させることが提案されている
　
ｂ．「【発明が解決しようとする課題】
【００１０】
　しかしながら、上記のような従来の構成では、ＬＯＣＯＳ法による素子分離領域とＳＴＩ法による素子分離領域とを形成する必要があるため、製造工程が複雑で、且つ、工程数が増加するため、製造コストが高くなるという課題がある。しかも、Ｐ型ＭＯＳトランジスタを形成するＰＭＯＳ形成領域の素子分離領域は、ＬＯＣＯＳ法によって形成するため、素子分離領域の微細化は必然的に制約されるという課題がある。
【００１１】
　
本発明の目的は、製造工程を増加させることなく、Ｐ型ＭＯＳトランジスタの駆動能力の向上を図れる半導体装置及びその製造方法を提供することにある
　
ｃ．「【発明の効果】
【００１７】
　
本発明の半導体装置及びその製造方法によれば、Ｐ型ＭＯＳトランジスタを形成する活性領域を部分的に狭く形成することにより、Ｐ型ＭＯＳトランジスタの駆動能力を向上させることができるため、製造工程を増加させることなく、論理回路の高速化を図ることができる。しかも、Ｐ型ＭＯＳトランジスタの駆動能力を一定で設計する場合には、Ｐ型ＭＯＳトランジスタの駆動能力が向上した分だけチャネル幅の縮小が可能となり、より小面積の論理セルを実現することができる
　
ｄ．「【００１９】
　
図１は、本発明の実施形態に係る半導体装置であり、（ａ）はＣＭＯＳトランジスタを示す平面図、（ｂ）は（ａ）のＡ−Ａ箇所におけるＰ型ＭＯＳトランジスタを示す断面図、（ｃ）は（ａ）のＢ−Ｂ箇所におけるＰ型ＭＯＳトランジスタを示す断面図、（ｄ）は（ａ）のＣ−Ｃ箇所におけるＮ型ＭＯＳトランジスタを示す断面図である。図１（ａ）において、上部はＰ型ＭＯＳトランジスタ形成領域ＡｒｅａＴ
Ｐ
を示し、下部はＮ型ＭＯＳトランジスタ形成領域ＡｒｅａＴ
Ｎ
を示している
【００２０】
　
Ｐ型ＭＯＳトランジスタは、図１（ａ）、図１（ｂ）及び図１（ｃ）に示すように、半導体基板１と、半導体基板１に形成されたＮ型ウェル領域２ａと、半導体基板１にＳＴＩ法によって形成されたトレンチ型の素子分離領域３と、素子分離領域３に囲まれた半導体基板１（Ｎ型ウェル領域２ａ）からなる活性領域ＳＴＰ上に形成されたゲート絶縁膜４と、ゲート絶縁膜４上に形成されたゲート電極５と、ゲート電極５の側面上に形成された絶縁膜からなるサイドウォール７と、ゲート電極５の側方下に位置する活性領域ＳＴＰに形成されたＰ型エクステンション領域６ａと、サイドウォール７の側方下に位置する活性領域ＳＴＰに形成されたＰ型ソース・ドレイン領域８ａと、基板上に形成された層間絶縁膜９と、層間絶縁膜９に形成されたＰ型ソース・ドレイン領域８ａに到達するコンタクトホール内に埋め込まれた導電材料からなるコンタクトプラグ１０ａとを有している
【００２１】
　
そして、このＰ型ＭＯＳトランジスタは、素子分離領域３に囲まれた活性領域ＳＴＰが、ゲート幅方向において部分的にゲート長方向の幅が狭くなっている。すなわち、活性領域ＳＴＰのゲート幅方向において、コンタクトプラグ１０ａが形成されるコンタクト形成領域Ｗａにおけるゲート長方向の幅Ｘａに比べて、非コンタクト形成領域Ｗｂにおけるゲート長方向の幅Ｘｂが狭くなっている。本実施形態では、非コンタクト形成領域Ｗｂのゲート長方向の幅Ｘｂは、コンタクト形成領域Ｗａにおけるゲート長方向の幅Ｘａに比べて、コンタクトプラグ１０ａの１辺の長さに合わせマージンを合わせた幅の２倍程度狭くなっている。
　
ｅ．「【００２２】
　
一方、Ｎ型ＭＯＳトランジスタは、図１（ａ）及び図１（ｄ）に示すように、半導体基板１と、半導体基板１に形成されたＰ型ウェル領域２ｂと、半導体基板１にＳＴＩ法によって形成されたトレンチ型の素子分離領域３と、素子分離領域３に囲まれた半導体基板１（Ｐ型ウェル領域２ｂ）からなる活性領域ＳＴＮ上に形成されたゲート絶縁膜４と、ゲート絶縁膜４上に形成されたゲート電極５と、ゲート電極５の側面上に形成された絶縁膜からなるサイドウォール７と、ゲート電極５の側方下に位置する活性領域ＳＴＮに形成されたＮ型エクステンション領域６ｂと、サイドウォール７の側方下に位置する活性領域ＳＴＮに形成されたＮ型ソース・ドレイン領域８ｂと、基板上に形成された層間絶縁膜９と、層間絶縁膜９に形成されたＮ型ソース・ドレイン領域８ｂに到達するコンタクトホール内に埋め込まれた導電材料からなるコンタクトプラグ１０ｂとを有している
【００２３】
　
そして、このＮ型ＭＯＳトランジスタは、素子分離領域３に囲まれた活性領域ＳＴＮが、ゲート幅方向において、コンタクトプラグ１０ａが形成されるコンタクト形成領域を含めた全領域Ｗｃでゲート長方向の幅Ｘｃが同じ幅で形成されている。本実施形態では、Ｎ型ＭＯＳトランジスタのゲート長方向の幅Ｘｃは、Ｐ型ＭＯＳトランジスタのコンタクト形成領域Ｗａにおけるゲート長方向の幅Ｘａと同じ幅で形成されている
【００２４】
　
この構成によれば、Ｐ型ＭＯＳトランジスタの活性領域ＳＴＰは、非コンタクト形成領域Ｗｂにおけるゲート長方向の幅Ｘｂが、コンタクト形成領域Ｗａにおけるゲート長方向の幅Ｘａに比べて狭く形成されている。これにより、活性領域ＳＴＰの周りを囲んでいる素子分離領域３によって、活性領域ＳＴＰには大きな圧縮応力が加わった状態となり、Ｐ型ＭＯＳトランジスタのキャリア（正孔）の移動度が高められる
【００２５】
　従って、Ｐ型ＭＯＳトランジスタの駆動能力の向上に応じて、ＣＭＯＳ論理セルの駆動能力も大きくなり、論理セルの高速化を図ることができる。また、一定の論理セル速度においては、Ｐ型ＭＯＳトランジスタの駆動能力の向上に合わせて、Ｐ型ＭＯＳトランジスタの活性領域のゲート長方向の幅を縮小することが可能となるため、論理セル面積の縮小により集積度の向上を図ることができる。」
　
（２−２）以上を総合すると、先願明細書等には、次の発明（以下「先願発明」という。）が記載されているものと認められる。
　
　「ゲート幅方向において部分的にゲート長方向の幅が狭くなっている活性領域ＳＴＰであり、前記活性領域ＳＴＰのゲート幅方向において、コンタクトプラグ１０ａが形成されるコンタクト形成領域Ｗａにおけるゲート長方向の幅Ｘａに比べて、非コンタクト形成領域Ｗｂにおけるゲート長方向の幅Ｘｂが狭くなっている前記活性領域ＳＴＰと、
　前記活性領域ＳＴＰ上に形成されたゲート電極５と、
　前記活性領域ＳＴＰに形成されたＰ型エクステンション領域６ａ及びＰ型ソース・ドレイン領域８ａと、を含むＰ型ＭＯＳトランジスタと、
　ゲート幅方向においてコンタクトプラグ１０ａが形成されるコンタクト形成領域を含めた全領域Ｗｃでゲート長方向の幅Ｘｃが同じ幅で形成されている活性領域ＳＴＮであり、前記ゲート長方向の幅Ｘｃは前記Ｐ型ＭＯＳトランジスタの前記コンタクト形成領域Ｗａにおけるゲート長方向の幅Ｘａと同じ幅で形成されている前記活性領域ＳＴＮと、
　前記活性領域ＳＴＮ上に形成されたゲート電極５と、
　前記活性領域ＳＴＮに形成されたＮ型エクステンション領域６ｂ及びＮ型ソース・ドレイン領域８ｂと、を含むＮ型ＭＯＳトランジスタとを備えるＣＭＯＳ半導体装置。」
　
（３）補正発明と先願発明との対比
（３−１）対比に先立ち、補正発明の「第１の幅領域と、該第１の幅より広い第２の幅領域を有するとともにコンタクト形成領域になる少なくとも一つの多幅アクティブ領域対と、を含む第１のアクティブ領域」という、やや分かりにくい記載について検討すると、本願の明細書の００２２段落の「再び、図３〜図４Ｂを参照すれば、ＰＭＯＳアクティブ領域１３０は、第１の幅ＷＡＰ１領域１３０ａと、コンタクト１９０の形成領域になる第２の幅ＷＡＰ２領域１３０ｂとからなる少なくとも一つの多幅（ｍｕｌｔｉｗｉｄｔｈ）アクティブ領域対を含む。」等の記載からみて、補正発明の上記記載は、「第１の幅領域と、該第１の幅より広いコンタクト形成領域になる第２の幅領域とを有する少なくとも一つの多幅アクティブ領域対、を含む第１のアクティブ領域」を意味することが明らかであるから、以下においては、そのように解釈して対比を行う。
　
（３−２）先願発明の「非コンタクト形成領域Ｗｂ」、「コンタクトプラグ１０ａが形成されるコンタクト形成領域Ｗａ」、「『非コンタクト形成領域Ｗｂ』及び『コンタクトプラグ１０ａが形成されるコンタクト形成領域Ｗａ』を合わせた領域」、「活性領域ＳＴＰ」は、各々補正発明の「第１の幅領域」、「該第１の幅より広いコンタクト形成領域になる第２の幅領域」、「多幅アクティブ領域対」、「第１のアクティブ領域」に相当する。
　したがって、先願発明の「ゲート幅方向において部分的にゲート長方向の幅が狭くなっている活性領域ＳＴＰであり、前記活性領域ＳＴＰのゲート幅方向において、コンタクトプラグ１０ａが形成されるコンタクト形成領域Ｗａにおけるゲート長方向の幅Ｘａに比べて、非コンタクト形成領域Ｗｂにおけるゲート長方向の幅Ｘｂが狭くなっている前記活性領域ＳＴＰ」は、補正発明の「第１の幅領域と、該第１の幅より広いコンタクト形成領域になる第２の幅領域とを有する少なくとも一つの多幅アクティブ領域対、を含む第１のアクティブ領域」（「第１の幅領域と、該第１の幅より広い第２の幅領域を有するとともにコンタクト形成領域になる少なくとも一つの多幅アクティブ領域対と、を含む第１のアクティブ領域」）に相当する。
　
（３−３）先願発明の「ゲート電極５」は、補正発明の「第１のゲート」に相当するから、先願発明の「前記活性領域ＳＴＰ上に形成されたゲート電極５」は、補正発明の「前記第１のアクティブ領域上に配列された第１のゲート」に相当する。
　また、先願発明の「Ｐ型エクステンション領域６ａ及びＰ型ソース・ドレイン領域８ａ」は、補正発明の「第１の導電型ソース／ドレーン領域」に相当するから、先願発明の「前記活性領域ＳＴＰに形成されたＰ型エクステンション領域６ａ及びＰ型ソース・ドレイン領域８ａ」は、補正発明の「前記第１のアクティブ領域内に形成された第１の導電型ソース／ドレーン領域」に相当する。
　また、先願発明の「Ｐ型ＭＯＳトランジスタ」は、補正発明の「第１の導電型ＭＯＳトランジスタ」に相当する。
　
（３−４）先願発明の「前記ゲート長方向の幅Ｘｃ」は、「前記Ｐ型ＭＯＳトランジスタの前記コンタクト形成領域Ｗａにおけるゲート長方向の幅Ｘａと同じ幅で形成されている」から、先願発明の「前記ゲート長方向の幅Ｘｃ」が、先願発明の「非コンタクト形成領域Ｗｂにおけるゲート長方向の幅Ｘｂ」よりも広いことは明らかである。
　したがって、先願発明の「前記ゲート長方向の幅Ｘｃ」は、補正発明の「前記第１の幅より広い第３の幅」に相当する。
　さらに、先願発明の「活性領域ＳＴＮ」は、補正発明の「第２のアクティブ領域」に相当するから、先願発明の「ゲート幅方向においてコンタクトプラグ１０ａが形成されるコンタクト形成領域を含めた全領域Ｗｃでゲート長方向の幅Ｘｃが同じ幅で形成されている活性領域ＳＴＮであり、前記ゲート長方向の幅Ｘｃは前記Ｐ型ＭＯＳトランジスタの前記コンタクト形成領域Ｗａにおけるゲート長方向の幅Ｘａと同じ幅で形成されている前記活性領域ＳＴＮ」は、補正発明の「前記第１の幅より広い第３の幅を有する第２のアクティブ領域」に相当する。
　
（３−５）先願発明の「ゲート電極５」は、補正発明の「第２のゲート」に相当するから、先願発明の「前記活性領域ＳＴＰ上に形成されたゲート電極５」は、補正発明の「前記第２のアクティブ領域上に配列された第２のゲート」に相当する。
　また、先願発明の「Ｎ型エクステンション領域６ｂ及びＮ型ソース・ドレイン領域８ｂ」は、補正発明の「第２の導電型ソース／ドレーン領域」に相当するから、先願発明の「前記活性領域ＳＴＮに形成されたＮ型エクステンション領域６ｂ及びＮ型ソース・ドレイン領域８ｂ」は、補正発明の「前記第２のアクティブ領域内に形成された第２の導電型ソース／ドレーン領域」に相当する。
　さらに、先願発明の「Ｎ型ＭＯＳトランジスタ」、「ＣＭＯＳ半導体装置」は、各々補正発明の「第２の導電型ＭＯＳトランジスタ」、「ＣＭＯＳ素子」に相当する。
　
（３−６）以上を総合すると、補正発明と先願発明とは、
　
　「第１の幅領域と、該第１の幅より広い第２の幅領域を有するとともにコンタクト形成領域になる少なくとも一つの多幅アクティブ領域対と、を含む第１のアクティブ領域と、
　前記第１のアクティブ領域上に配列された第１のゲートと、
　前記第１のアクティブ領域内に形成された第１の導電型ソース／ドレーン領域と、を含む第１の導電型ＭＯＳトランジスタ；および
　前記第１の幅より広い第３の幅を有する第２のアクティブ領域と、
　前記第２のアクティブ領域上に配列された第２のゲートと、
　前記第２のアクティブ領域内に形成された第２の導電型ソース／ドレーン領域と、を含む第２の導電型ＭＯＳトランジスタ；を備える
　ことを特徴とするＣＭＯＳ素子。」
　
　である点で一致し、次の点で一応相違する。
　
（相違点１）
　補正発明は、「前記第１の導電型ＭＯＳトランジスタの前記第１のゲートと、前記第２の導電型ＭＯＳトランジスタの前記第２のゲートとは、オーバーラップせずそれぞれ独立的に配列されゲートコンタクトを通じて同一のゲート配線に連結され」ているのに対して、先願発明は、「ゲート電極５」が、そのような構成を備えていない点。
　
（相違点２）
　補正発明は、「前記第１のアクティブ領域の長さと前記第２のアクティブ領域の長さとは同一である」のに対して、先願発明は、「活性領域ＳＴＰ」の長さ及び「活性領域ＳＴＮ」の長さについて特定されていない点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
（４−１−１）一般に、同一の信号が入力されるゲート電極を備えたＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを実現する際に、先願発明のように、両トランジスタに共通の一つのゲートを設ける構成とすること、及び両トランジスタに別々にゲートを設けてコンタクトを通じて同一の配線（ゲート配線）に連結する構成とすること（すなわち、補正発明のように、「前記第１の導電型ＭＯＳトランジスタの前記第１のゲートと、前記第２の導電型ＭＯＳトランジスタの前記第２のゲートとは、オーバーラップせずそれぞれ独立的に配列されゲートコンタクトを通じて同一のゲート配線に連結され」る構成とすること。）は、例えば、後者については、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例１及び２にも記載されているように、いずれも当業者における周知技術である。
　
ａ．周知例１：特開昭６４−３９７６０号公報
　周知例１には、第１図〜第３図とともに次の記載がある。
　
　「〔従来の技術〕
　第２図は、相補形ＭＯＳ集積回路化に好適な回路例を示す等価回路であり、これを集積回路化する場合、従来においては第３図の平面図に示す配置が一般に用いられている。
　
すなわち、第２図のインバータＩＮ
１
，ＩＮ
２
と対応してソースまたはドレインとなる活性領域１ａ，１ｂを対向して形成すると共に、分離領域２を設けたうえ、第２図のＭＯＳトランジスタ（以下、ＭＯＳ・ＴＲ）Ｑ
１
，Ｑ
２
と対応して同様な活性領域３ａ，３ｂを形成し、更に、これらの上へゲート電極４ａ，４ｂ〜７ａ，７ｂを互いに隣接して形成し、各活性領域１ａ，３ａおよびゲート電極４ａ〜７ａによりＰチヤネル（以下、Ｐｃｈ）ＭＯＳ・ＴＲを各個に構成すると共に、各活性領域１ｂ，３ｂおよびゲート電極４ｂ〜７ｂによりＮチヤネル（以下、Ｎｃｈ）ＭＯＳ・ＴＲを各個に構成し、これらにより複数対の相補形回路を構成している
　
また、第１層のＡｌ配線８ａ〜８ｆ、および第２層のＡｌ配線９ａ〜９ｄ等を形成のうえ、コンタクト１０，１１およびスルーホール１２により各所定部位間を接続し、第２図と同等の回路を実現している
　「〔実施例〕
　以下、実施例を示す第１図によつてこの発明の詳細な説明する。
　
同図は、第３図と同様な平面図であり、Ｐｃｈの活性領域１ｃおよびＮｃｈの活性領域１ｄのみが各々一体として対向のうえ形成されており、第３図の分離領域２が設けてなく、各領域ｌｃ，１ｄ上にはゲート電極４ａ，４ｂ〜７ａ，７ｂが隣接して並行に形成され、ゲート電極４ａ〜５ｂの接続状況は第３図と同様である
　
　上記記載及び第１図及び第３図の記載から、周知例１には、同一の信号が入力されるゲート電極４ａ及び４ｂを備えたＰチヤネルＭＯＳ・ＴＲ（Ｐ型ＭＯＳトランジスタ）及びＮチヤネルＭＯＳ・ＴＲ（Ｎ型ＭＯＳトランジスタ）において、別々にゲート電極４ａ及び４ｂを設けてコンタクト１１を通じて同一の配線に連結することが記載されているものと認められる。
　
ｂ．周知例２：特開平７−８６４２０号公報
　周知例２には、図１０及び１１とともに次の記載がある。
　「【００１３】図１０に従来の他の一例の平面図、図１１に従来の他の一例の断面図を示す。同図中、Ｑ23はｐｃｈＭＯＳトランジスタ、Ｑ24はｎｃｈＭＯＳトランジスタを示し、ｐｃｈＯＳトランジスタ（審決注：「ｐｃｈＭＯＳトランジスタ」の誤記）Ｑ23及びｎｃｈＭＯＳトランジスタＱ24を用い、デュアルゲート構造で、ＣＭＯＳインバータ回路を構成している。」
　「【００１８】ｐｃｈＭＯＳトランジスタＱ23のｐ型ポリシリコンゲート電極２０７はコンタクトホール２２６を介して入力配線２２７に接続され、ｎｃｈＭＯＳトランジスタＱ24のｎ型ポリシリコンゲート電極２２０はコンタクトホール２２８を介して入力配線２２９（審決注：「２２７」の誤記））に接続される。」
　
　上記記載及び図１０及び１１の記載から、周知例２には、同一の信号が入力されるゲート電極を備えたｐｃｈＭＯＳトランジスタ（Ｐ型ＭＯＳトランジスタ）Ｑ23及びｎｃｈＭＯＳトランジスタ（Ｎ型ＭＯＳトランジスタ）Ｑ24において、両トランジスタに別々にｐ型ポリシリコンゲート電極２０７及びｎ型ポリシリコンゲート電極２２０を設けてコンタクトホール２２８を通じて同一の入力配線２２７に連結することが記載されているものと認められる。
　
（４−１−２）そして、本願の明細書及び図面を参照しても、補正発明において、「前記第１の導電型ＭＯＳトランジスタの前記第１のゲートと、前記第２の導電型ＭＯＳトランジスタの前記第２のゲートとは、オーバーラップせずそれぞれ独立的に配列されゲートコンタクトを通じて同一のゲート配線に連結され」る構成とすることにより、格別の効果が奏されているとは認められない。
　したがって、相違点１は、課題解決のための具体的手段における設計上の微差にすぎないものであるから、実質的なものではない。
　
（４−２）相違点２について
（４−２−１）一般に、ＣＭＯＳ素子において、ｐチャネルトランジスタを構成するアクティブ領域の長さとｎチャネルトランジスタを構成するアクティブ領域の長さとを同一とすることは、例えば、下記周知例３にも記載されているように、当業者における周知技術である。
　
ａ．周知例３：特開平４−９４５５７号公報
　周知例３には、第４図及び第５図とともに次の記載がある。
　「［産業上の利用分野］
　
本発明は、スタンダードセル方式等により形成される半導体集積回路に関し、特に、相補型ＭＯＳトランジスタによる反転増幅器を縦続接続して構成された遅延回路を有する半導体集積回路に関する
［従来の技術］
　第４図は、従来のこの種遅延回路のレイアウト図であり、第５図は、その等価回路図である。
　
第４図において、６ａ、６ｂはゲートポリシリコン、７ａ、７ｂ、７ｃはｐ型拡散領域、８ａ、８ｂ、８ｃはｎ型拡散領域、１０はＶ
DD
用電源配線、１１はＧＮＤ用電源配線、１２は信号配線、９は拡散層あるいはゲートポリシリコンと各配線とを接続するためのコンタクト、Ｉｎは信号入力端子、Ｏｕｔは信号出力端子である。同図に示されるように、従来例では各トランジスタは同じチャネル幅を持つように構成されていた
　
第５図に示すｐチャネルＭＯＳトランジスタ４ａはｐ型拡散領域７ａ、７ｂおよびゲートボリシリコン６ａから構成され、またｎチャネルＭＯＳトランジスタ５ａはｎ型拡散領域８ａ、８ｂおよびゲートポリシリコン６ａから構成されており、そして、ＭＯＳトランジスタ４ａ、５ａにより初段インバータ１が構成されている。
　
　上記記載における「従来例では各トランジスタは同じチャネル幅を持つように構成されていた。」という記載に留意すると、周知例３には、相補型ＭＯＳトランジスタによる反転増幅器を縦続接続して構成された遅延回路（ＣＭＯＳ素子）において、ｐチャネルＭＯＳトランジスタを構成するｐ型拡散領域（アクティブ領域）の長さとｎチャネルＭＯＳトランジスタを構成するｎ型拡散領域（アクティブ領域）の長さを同一とすることが記載されているものと認められる。
　
（４−２−２）そして、補正発明において、「前記第１のアクティブ領域の長さと前記第２のアクティブ領域の長さとは同一である」という構成を採用することの効果は、本願の明細書の００２８段落に記載されているように、「ＣＭＯＳ素子の面積を効果的に縮小させること」であると認められるが、先願発明も、先願明細書の００２５段落の「また、一定の論理セル速度においては、Ｐ型ＭＯＳトランジスタの駆動能力の向上に合わせて、Ｐ型ＭＯＳトランジスタの活性領域のゲート長方向の幅を縮小することが可能となるため、論理セル面積の縮小により集積度の向上を図ることができる。」という記載から明らかなように、セル面積の縮小による集積度の向上を図るという効果を奏するものであるから、上に述べた補正発明の効果は格別のものとは認められない。
　したがって、相違点２も、課題解決のための具体的手段における設計上の微差にすぎないものであるから、実質的なものではない。
　
（４−３）相違点についての判断のまとめ
　以上のとおり、補正発明と先願発明との相違点は、いずれも実質的なものではないから、補正発明と先願発明とは実質的に同一である。
　
（５）独立特許要件についてのまとめ
　以上検討したとおり、補正発明と先願発明とは実質的に同一である。
　そして、本願の発明者が先願発明の発明者と同一であるとも、また、本願の出願の時点において、その出願人が先願の出願人と同一であるとも認められないから、補正発明は、特許法第２９条の２の規定により、特許出願の際独立して特許を受けることができない。
　
５．補正の却下の決定の結論
　本件補正は、補正後の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により、却下すべきものである。
　
第３．本願発明
　平成２４年５月２９日に提出された手続補正書による補正は、上記のとおり却下されたから、本願の請求項１〜３２に係る発明は、平成２４年２月１日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜３２に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　一方、原査定の根拠となった拒絶の理由において引用された本願の優先権主張の日前の特許出願であって、その出願後に出願公開された特願２００４−６５１８８号特許出願（先願）の願書に最初に添付した明細書、特許請求の範囲及び図面（先願明細書等）には、上記第２．４．（２）に記載した事項及び発明（先願発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明が、上記第２．４．において検討したとおり、先願発明と実質的に同一なのであるから、本願発明も当然に先願発明と実質的に同一である。
　そして、本願の発明者が先願発明の発明者と同一であるとも、また、本願の出願の時点において、その出願人が先願の出願人と同一であるとも認められないから、本願発明は、特許法第２９条の２の規定により特許を受けることができない。
　
第４．むすび
　以上のとおり、本願発明は、特許法第２９条の２の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は、拒絶をすべきものである。
　よって、結論のとおり審決する。