【事件の表示】
　特願２００６−２２２４３９「情報処理システム、情報処理基板、及びキャッシュタグ及びスヌープタグの更新方法」拒絶査定不服審判事件〔平成２０年　２月２８日出願公開、特開２００８−　４６９０２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　
　本願は、平成１８年８月１７日を出願日とする出願であって、平成２４年１月１０日付けで拒絶理由通知がなされ、同年３月１９日付けで手続補正がなされたが、同年５月１日付けで拒絶査定がなされ、これに対し、同年８月８日に査定不服審判の請求がなされるとともに、手続補正がなされ、平成２５年２月７日付けで審尋がなされ、同年５月７日付けで回答書が提出されたものである。
　
第２　平成２４年８月８日付けの手続補正の補正却下の決定
　
［補正却下の決定の結論］
　
　平成２４年８月８日付けの手続補正（以下、「本件補正」という。）を却下する。
　
［理由］
　
１．本件補正後の本願発明
　
　上記手続補正（以下、「本件補正」という。）により、特許請求の範囲の請求項１は、次のように補正された。
　
「【請求項１】
　複数のウェイに対応する複数のキャッシュタグとキャッシュデータ領域を含むキャッシュメモリを有し、外部から受け取った命令の実行及びデータの処理を行う複数のプロセッサと、
　前記複数のプロセッサのうち第１のプロセッサ及び第２のプロセッサと接続され、前記第１のプロセッサ又は前記第２のプロセッサからの読み出し要求に基づいて前記第１のプロセッサ又は前記第２のプロセッサへ応答するプロセッサ制御装置と、を有し、
　前記プロセッサ制御装置は、前記第１のプロセッサ及び前記第２のプロセッサが有する前記複数のキャッシュタグに対応するタグ情報を含むスヌープタグを有し、前記スヌープタグのウェイ数が前記第１のプロセッサ及び前記第２のプロセッサの各々のキャッシュタグのウェイ数よりも多く、
　キャッシュミス時に前記第１のプロセッサ又は前記第２のプロセッサから読み出し要求があった場合、読み出し要求を行った前記第１のプロセッサ又は前記第２のプロセッサに対応する前記スヌープタグのウェイに空きがなければ、前記プロセッサ制御装置は前記スヌープタグのウェイに格納されたアドレス情報のいずれかを削除し、該アドレス情報を削除する旨を、読み出し要求を行った前記第１のプロセッサ又は前記第２のプロセッサへ通知し、前記通知を受信した前記第１のプロセッサ又は前記第２のプロセッサは、前記通知されたアドレス情報をキャッシュタグのいずれのウェイにも保持していない場合、該キャッシュタグのウェイから該アドレス情報を削除する処理を行わない
　ことを特徴とする情報処理システム。」
　
　上記補正は、補正前の請求項４に記載された発明を特定するために必要な事項である「キャッシュミス時に前記第１のプロセッサ又は前記第２のプロセッサから読み出し要求があった場合、読み出し要求を行った前記第１のプロセッサ又は前記第２のプロセッサに対応する前記スヌープタグのウェイに空きがなければ、前記プロセッサ制御装置は前記スヌープタグのウェイに格納されたアドレス情報のいずれかを削除し、該アドレス情報を削除する旨を、読み出し要求を行った前記第１のプロセッサ又は前記第２のプロセッサへ通知」した際に「第１のプロセッサ又は第２のプロセッサ」が行う処理について、「前記通知を受信した前記第１のプロセッサ又は前記第２のプロセッサは、前記通知されたアドレス情報をキャッシュタグのいずれのウェイにも保持していない場合、該キャッシュタグのウェイから該アドレス情報を削除する処理を行わない」ことに限定するものであり、本件補正後の請求項１に記載された発明は、本件補正前の請求項４に記載された発明と、産業上の利用分野及び解決しようとする課題が同一であるものであるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　
　そこで、本件補正後の請求項１に記載された発明（以下「本件補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下検討する。
　
２．引用文献
　
（１）原査定の拒絶の理由に引用された特開２００２−５５８８０号公報（以下、「引用例１」という。）には、図面と共に次の事項が記載されている。
　
（ア）「【請求項４】　
ＣＰＵとＣＰＵ−ＳＣインタフェース制御部を備えた複数のプロセッサモジュールと、メインメモリとが、システムコネクション（ＳＣ）を介して結合されたマルチプロセッサシステムにおいて、前記ＣＰＵはセット数ｋでウェイ数ｗのセットアソシアティブＣＰＵキャッシュを具備し、前記ＣＰＵ−ＳＣインタフェース制御部は、ＣＰＵキャッシュの複製として、セット数ｋでウェイ数ｗ＋αのセットアソシアティブＣＰＵキャッシュ複製タグメモリを具備する、ことを特徴とするマルチプロセッサシステム。
　
（イ）「【０００１】
【発明の属する技術分野】本発明は、マルチレベルキャッシュを有するメモリ共有型マルチプロセッサシステムに係り、特に、コヒーレンシリクエスト制御の改善に好適なキャッシュ構成方法及びそれを適用したプロセッサシステムに関する。」（段落【０００１】）
　
（ウ）「【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面を参照して詳しく説明する。図１は、本発明を実施したＣＰＵキャッシュ複製タグ備えるマルチプロセッサシステムの構成例を示すブロック図である。本システムは、
ＣＰＵ０２０、１２０及びＣＰＵ−ＳＣインタフェース制御部０４０、１４０を備えたプロセッサモジュール０１０、１１０と、共有メモリとしてのメインメモリ７０とが、バスまたはクロスバスイッチ等の任意のシステムコネクション（ＳＣ）６０を介して結合された構成である。
ＣＰＵ０２０、１２０は、メインメモリ７０上のデータが一時的に格納されるｗウェイセットアソシアティブのＣＰＵキャッシュ０２１、１２１と、ライトバックバッファ０２２、１２２を含んでいる。ＣＰＵキャッシュ０２１、１２１はキャッシュデータメモリとキャッシュタグメモリからなるが、ここではＣＰＵキャッシュで総称する。キャッシュデータメモリには、メインメモリ７０上のデータが格納され、キャッシュタグメモリには、当該データのメインメモリ７０上のアドレス（タグアドレス）、データ状態、リプレース制御ビットなどが格納される。ＣＰＵ−ＳＣインタフェース制御部０４０、１４０には、ＣＰＵキャッシュ０２１、１２１のキャッシュタグメモリの複製であるＣＰＵキャッシュ複製タグメモリ（以下、ＣＰＵキャッシュ複製タグ）０４１、１４１を含んでいる。ＣＰＵキャッシュ複製タグ０４１、１４１には、後述するように、タグアドレス、リプレース制御ビット、有効性ビットなどが格納される。
【００１８】本マルチプロセッサシステムでは、キャッシュコヒーレンシ問題の解決方式として、コヒーレンシリクエストによる全キャッシュへの問い合わせを行う方式を採用するものとする。コヒーレンシリクエストによる全キャッシュへの問い合わせは、キャッシュ登録要求やキャッシュ無効化要求が対象となる。
【００１９】
ＣＰＵ０２０、１２０は所望のデータブロックがＣＰＵキャッシュ０２１、１２１に存在しないキャッシュミスの場合、ＣＰＵインタフェース０３０、１３１を介してキャッシュ登録要求を発行し、ＣＰＵ−ＳＣインタフェース制御部０４０、１４０、システムコネクション６０を介して、当該キャッシュ登録要求に対応するデータを受信し、このデータをＣＰＵキャッシュ０２１、１２１に登録する機能を持つ。
【００２０】また、ＣＰＵ０２０、１２０は、ＣＰＵインタフェース０３０、１３０を介してキャッシュ登録要求、キャッシュ無効化要求等のコヒーレンシ要求を受信し、適切な応答を行う機能を有する。例えば、ＣＰＵ０２０、１２０は、ＣＰＵ−ＳＣインタフェース制御部０４０、１４０からキャッシュ登録要求、キャッシュ無効化要求を受けた時、該キャッシュ登録要求、キャッシュ無効化要求のアドレスに関してＣＰＵキャッシュ０２１、１２１を検査する。そして、当該アドレスのデータブロックを保持する場合、該データブロックの状態を適切に変更し（排他的ダーティ、共有クリーン、排他的クリーン、無効）、更に場合によってはライトバック要求を発行するが、このケースではデータブロックをライトバックバッファ０２２、１２２に移すことはせず、直ちにシステムコネクション６０側に送出する。
【００２１】
ＣＰＵ−ＳＣインタフェース制御部０４０、１４０は、ＣＰＵ０２０、１２０から受信したキャッシュ登録要求、キャッシュ無効化要求、ライトバック要求等を適切に処理する機能を有する。例えば、ＣＰＵ０２０、１２０からキャッシュ登録要求を受信した場合、該キャッシュ登録要求をＳＣインタフェース５０を介してシステムコネクション６０に送信し、システムコネクション６０から最新のデータを受信してＣＰＵ０２０、１２０にデータリターンする。
　
（エ）「【００６８】図１１（２）はシステムコネクション６０からキャッシュ登録要求Ｂが発行された場合を示している。図１１（１）の状態から、他ＣＰＵ１２０からＣＰＵキャッシュ１２１のキャッシュミスによるセット番号ａのキャッシュ登録要求Ｂが発生したとする。システムコネクション６０によりブロードキャストされたキャッシュ登録要求Ｂを受けたＣＰＵ−ＳＣインタフェース制御部０４０は、ＣＰＵキャッシュ複製タグ０４１のセット番号ａのタグエントリをリードし（ステップ４００）、キャッシュ登録要求Ｂと同じタグアドレスＡでエントリバリッドが有効なタグエントリのウェイ１を見つけたので（ステップ４０１、４０２）、ＣＰＵ０２０にキャッシュ登録要求Ｂを発行する（ステップ４０５）。
【００６９】図１１（３）はライトバック要求Ｂの実行を示している。他ＣＰＵ１２０からのキャッシュ登録要求Ｂを受けたＣＰＵ０２０はコヒーレンシ制御Ｂの処理として、ＣＰＵキャッシュ０２１のセット番号ａにセットされているタグアドレスＢのデータブロックが排他的ダーティデータの場合、該データＢが最新のデータなので、発行元のＣＰＵ１２０に該最新のデータＢをリターンさせ、また、メインメモリ７０に書き戻すべく、当該データブロックＢを無効化し、ライトバック要求ＢをＣＰＵ−ＳＣインタフェース制御部０４０に発行し、該排他的ダーティデータＢをＣＰＵ−ＳＣインタフェース制御部０４０に送出する。このケースでは、ＣＰＵ０２０は排他的ダーティデータＢをライトバックバッファ０２２に格納することはしない。ライトバック要求Ｂを受け取ったＣＰＵ−ＳＣインタフェース制御部０４０は、ＣＰＵキャッシュ複製タグ０４１のセット番号ａをリードし（ステップ７００）、ライトバック要求Ｂと同じタグアドレスＢでエントリバリッドが有効なタグエントリのウェイ１を見つけて（ステップ７０１、７０２）、そのタグエントリのエントリバリッドを無効にする（ステップ７０３）。そして、ライトバック要求Ｂをメインメモリ７０に反映させるべくシステムコネクション６０へ発行し、排他的ダーティデータＢを渡す。」（段落【００６８】〜【００６９】）
　
（オ）「【００７９】図１３（３）はＣＰＵ０２０から次にキャッシュ登録要求Ｆが発行された場合を示している。図１３（２）の状態から、
ＣＰＵ０２０からＣＰＵキャッシュ０２１のキャッシュミスによるセット番号ａのキャッシュ登録要求Ｆが発生したとする。ＣＰＵ０２０は、新規のキャッシュ登録データＦの格納ブロックを確保する為に、セット番号ａのタグアドレスＣのデータブロックをリプレース対象とするが
ＣＰＵ０２０は、キャッシュ登録要求ＦをＣＰＵ−ＳＣインタフェース制御部０４０に出力する。
【００８０】
キャッシュ登録要求Ｆを受けたＣＰＵ−ＳＣインタフェース制御部０４０は、ＣＰＵキャッシュ複製タグ０４１のセット番号ａのタグエントリをリードし（ステップ３０１）、全てのウェイには０〜４にＦと一致しないタグアドレスがセットされているので、ＣＰＵキャッシュ複製タグ０４１のセット番号ａからタグエントリを空ける動作を行う（ステップ３０５）。ＣＰＵ−ＳＣインタフェース制御部０４０は、リプレースメント・アルゴリズムにより、例えばウェイ０のタグエントリＡを選択した場合、該タグエントリＡのエントリバリッドを無効にし、同時に、ＣＰＵ０２０に対してキャッシュ無効要求Ａを発行する（ステップ３０６）。
【００８１】図１３（４）はキャッシュ無効要求Ａの実行を示している。
キャッシュ無効要求Ａを受けたＣＰＵ０２０は、コヒーレンシ制御Ａの処理として、ＣＰＵキャッシュ０２１のセット番号ａにセットされているタグアドレスＡのデータブロックを探すが、この例ではない為に何もせずに終了する
　
（カ）第１２頁の【図１】には、マルチプロセッサシステムの構成を示す図が記載されており、
ＣＰＵ−ＳＣインタフェース制御部０４０とＣＰＵ０２０とがＣＰＵインタフェース０３０を介して接続され、ＣＰＵ−ＳＣインタフェース制御部１４０とＣＰＵ１２０とがＣＰＵインタフェース１３０を介して接続され、ＣＰＵ−ＳＣインタフェース制御部０４０とＣＰＵ−ＳＣインタフェース制御部１４０とがシステムコネクション（ＳＣ）６０を介して接続されていると認定できる
　
　これら記載事項を総合すると、引用例１には、次の発明（以下、「引用発明」という。）が記載されていると認められる。
　
「ＣＰＵとＣＰＵ−ＳＣインタフェース制御部を備えた複数のプロセッサモジュールと、メインメモリとが、システムコネクション（ＳＣ）を介して結合されたマルチプロセッサシステムにおいて、
　前記ＣＰＵはセット数ｋでウェイ数ｗのセットアソシアティブＣＰＵキャッシュを具備し、前記ＣＰＵ−ＳＣインタフェース制御部は、ＣＰＵキャッシュの複製として、セット数ｋでウェイ数ｗ＋αのセットアソシアティブＣＰＵキャッシュ複製タグメモリを具備し、
　ＣＰＵ０２０、１２０及びＣＰＵ−ＳＣインタフェース制御部０４０、１４０を備えたプロセッサモジュール０１０、１１０と、共有メモリとしてのメインメモリ７０とが、バスまたはクロスバスイッチ等の任意のシステムコネクション（ＳＣ）６０を介して結合された構成であり、
　ＣＰＵ０２０、１２０は、メインメモリ７０上のデータが一時的に格納されるｗウェイセットアソシアティブのＣＰＵキャッシュ０２１、１２１と、ライトバックバッファ０２２、１２２を含んでおり、
　ＣＰＵキャッシュ０２１、１２１はキャッシュデータメモリとキャッシュタグメモリからなり、キャッシュデータメモリには、メインメモリ７０上のデータが格納され、キャッシュタグメモリには、当該データのメインメモリ７０上のアドレス（タグアドレス）、データ状態、リプレース制御ビットなどが格納され、
　ＣＰＵ−ＳＣインタフェース制御部０４０、１４０には、ＣＰＵキャッシュ０２１、１２１のキャッシュタグメモリの複製であるＣＰＵキャッシュ複製タグメモリ（以下、ＣＰＵキャッシュ複製タグ）０４１、１４１を含んでおり、ＣＰＵキャッシュ複製タグ０４１、１４１には、タグアドレス、リプレース制御ビット、有効性ビットなどが格納され、
　ＣＰＵ０２０、１２０は所望のデータブロックがＣＰＵキャッシュ０２１、１２１に存在しないキャッシュミスの場合、ＣＰＵインタフェース０３０、１３１を介してキャッシュ登録要求を発行し、ＣＰＵ−ＳＣインタフェース制御部０４０、１４０、システムコネクション６０を介して、当該キャッシュ登録要求に対応するデータを受信し、このデータをＣＰＵキャッシュ０２１、１２１に登録する機能を持ち、
　ＣＰＵ−ＳＣインタフェース制御部０４０、１４０は、ＣＰＵ０２０、１２０から受信したキャッシュ登録要求、キャッシュ無効化要求、ライトバック要求等を適切に処理する機能を有し、例えば、ＣＰＵ０２０、１２０からキャッシュ登録要求を受信した場合、該キャッシュ登録要求をＳＣインタフェース５０を介してシステムコネクション６０に送信し、システムコネクション６０から最新のデータを受信してＣＰＵ０２０、１２０にデータリターンし、
　ＣＰＵ０２０からＣＰＵキャッシュ０２１のキャッシュミスによるセット番号ａのキャッシュ登録要求Ｆが発生したとき、ＣＰＵ０２０は、新規のキャッシュ登録データＦの格納ブロックを確保する為に、セット番号ａのタグアドレスＣのデータブロックをリプレース対象とし、ＣＰＵ０２０は、キャッシュ登録要求ＦをＣＰＵ−ＳＣインタフェース制御部０４０に出力し、
　キャッシュ登録要求Ｆを受けたＣＰＵ−ＳＣインタフェース制御部０４０は、ＣＰＵキャッシュ複製タグ０４１のセット番号ａのタグエントリをリードし、全てのウェイには０〜４にＦと一致しないタグアドレスがセットされているので、ＣＰＵキャッシュ複製タグ０４１のセット番号ａからタグエントリを空ける動作を行い、ＣＰＵ−ＳＣインタフェース制御部０４０は、リプレースメント・アルゴリズムにより、例えばウェイ０のタグエントリＡを選択した場合、該タグエントリＡのエントリバリッドを無効にし、同時に、ＣＰＵ０２０に対してキャッシュ無効要求Ａを発行し、
　キャッシュ無効要求Ａを受けたＣＰＵ０２０は、コヒーレンシ制御Ａの処理として、ＣＰＵキャッシュ０２１のセット番号ａにセットされているタグアドレスＡのデータブロックを探すが、この例ではない為に何もせずに終了し、
　マルチプロセッサシステムの構成は、ＣＰＵ−ＳＣインタフェース制御部０４０とＣＰＵ０２０とがＣＰＵインタフェース０３０を介して接続され、ＣＰＵ−ＳＣインタフェース制御部１４０とＣＰＵ１２０とがＣＰＵインタフェース１３０を介して接続され、ＣＰＵ−ＳＣインタフェース制御部０４０とＣＰＵ−ＳＣインタフェース制御部１４０とがシステムコネクション６０を介して接続されていることを特徴とするマルチプロセッサシステム。」
　
　
（２）特開２００２−７３７１号公報（以下、「引用例２」という。）には、図面と共に次の事項が記載されている。
　
（キ）「【０００１】
【発明の属する技術分野】この発明は、複数の主記憶とこれらを共有する複数のプロセッサをスイッチ型の主記憶制御装置により接続した構成のマルチプロセッサ方式の情報処理装置において、プロセッサが持つキャッシュと各主記憶とのデータの一貫性を維持しながらも、これにより生じるキャッシュのフォールスシェアリングを緩和する制御装置に関する。」（段落【０００１】）
　
（ク）「【００１８】プロセッサ10−0〜10−nと主記憶装置13−0〜13−mとを結ぶスイッチ型主記憶制御部内には、キャッシュの一致保証機構15が設けられている。キャッシュの一致保証機構15は、各プロセッサ毎に対応したキャッシュのタグのコピー16−0〜16−nを持っている。キャッシュのタグのコピー16−0〜16−nは、タグ119−0〜119−nとタグのコピーの情報が有効であるかどうかを示すバリッド（Ｖ）120−0〜120−nとで構成されている。」
　
　
（３）特開平１１−３０６０８２号公報（以下、「引用例３」という。）には、図面と共に次の事項が記載されている。
　　
（ケ）「【０００１】
【発明の属する技術分野】本発明は、ＣＰＵの持つキャッシュのタグ情報の写しを管理するタグ管理機構を備える主記憶制御装置に関し、特に、タグ管理機構のハードウェア量の削減を実現する主記憶制御装置に関する。」（段落【０００１】）
　
（コ）「【００１０】
【課題を解決するための手段】図１に本発明の原理構成を図示する。図中、１はＣＰＵ、２は主記憶装置、３は主記憶制御装置である。
【００１１】各ＣＰＵ１は、主記憶データを管理するキャッシュデータ機構１１と主記憶データのアドレスを管理するキャッシュディレクトリ機構１２とで構成されるキャッシュ１０を備える。
【００１２】一方、主記憶制御装置３は、ＣＰＵ１に対応付けて設けられるタグ管理機構３０と、書換手段３１と、判断手段３２とを備える。このタグ管理機構３０は、対となるＣＰＵ１の持つキャッシュ１０のタグ情報（キャッシュディレクトリ機構１２の管理する情報）の写しを管理する。」（段落【００１０】〜【００１２】）
　
（４）特開平９−１１４７３５号公報（以下、「引用例４」という。）には、図面と共に次の事項が記載されている。
　　
（サ）「【０００１】
【産業上の利用分野】本発明は、一般に、プロセッサがメモリ資源を共有するようなマルチプロセッサコンピュータシステムに関し、特に、改良されたシステムスループットのために読取り(read)及び書戻し(writeback) トランザクションを並列化することによってメモリアクセス待ち時間を最小化するために相互接続アーキテクチャ及びキャッシュコヒーレンス方法を用いるマルチプロセッサコンピュータシステムに関する。」（段落【０００１】）
　
（シ）「【００１６】
【実施例】本発明の実施例を説明する前にこの文書で使用する用語を以下に説明する。
キャッシュコヒーレンス(Cache Coherence) ：各データブロックの全てのコピーを一定に保つことである。
タグ(Tag) ：タグは、一つのキャッシュラインの状態を示しかつキャッシュラインに記憶されたデータブロックに対するアドレスの上位アドレスビットを記憶するためのキャッシュインデックスにおける記録である。
Ｅｔａｇ：キャッシュメモリに対するキャッシュタグの主アレーである。Ｅｔａｇアレーは、ＵＰＡポートのデータプロセッサモジュールによってアクセスされかつ更新される。
Ｄｔａｇ：システムコントローラによって保持されるキャッシュタグの重複アレー。
相互接続(Interconnect)：データプロセッサ、Ｉ／Ｏプロセッサ及びそれらのポートを相互接続するシステム構成素子のセットである。“相互接続”は、好ましい実施例においてシステムコントローラ１１０、相互接続モジュール１１２、データバス１１６、アドレスバス１１４、及び応答バス１２０（Ｓ＿Ｒｅｐｌｙに対して）、１２２（Ｐ＿Ｒｅｐｌｙに対して）を含む。」（段落【００１６】）
　
（ス）「マルチプロセッサシステムにおけるそのコヒーレントキャッシュへのプロセッサの参照とのスヌープ干渉（障害）を回避するために、タグの重複セット（ＵＰＡモジュールのＥｔａｇ１３２をミラーする）Ｄｔａｇｓ１３４は、システム１００の他のキャッシュメモリとコヒーレントに維持されるべきであるキャッシュメモリを有している各ＵＰＡモジュールに対するシステムコントローラ１１０によって保持される。」（段落【００３８】）
　
　
　上記引用例２〜４に記載されているように、マルチプロセッサシステムにおいて、複数のプロセッサと接続され、当該複数のプロセッサと共有メモリとの接続を制御する制御装置に、各プロセッサ毎に対応したキャッシュのタグのコピーを管理させることは周知（以下、「周知技術」という。）である。
　
　
３．対比
　
　本件補正発明と引用発明とを対比する。
　
（あ）引用発明の「ＣＰＵキャッシュ０２１、１２１」は、「セット数ｋでウェイ数ｗのセットアソシアティブ」であり、「キャッシュデータメモリとキャッシュタグメモリからなり、キャッシュデータメモリには、メインメモリ７０上のデータが格納され、キャッシュタグメモリには、当該データのメインメモリ上のアドレス（タグアドレス）、データ状態、リプレース制御ビットなどが格納され」るから、引用発明の「ＣＰＵキャッシュ０２１、１２１」は、本件補正発明の「複数のウェイに対応する複数のキャッシュタグとキャッシュデータ領域を含むキャッシュメモリ」に相当する。
　引用発明の「ＣＰＵ０２０、１２０」は本件補正発明の「外部から受け取った命令の実行及びデータの処理を行う複数のプロセッサ」に相当する。
　
（い）引用発明の「ＣＰＵ０２０」及び「ＣＰＵ１２０」は、本件補正発明の「第１のプロセッサ」及び「第２のプロセッサ」にそれぞれ相当する。
　本件補正発明は「キャッシュミス時に前記第１のプロセッサ又は前記第２のプロセッサから読み出し要求があ」るから、引用発明の「ＣＰＵ０２０、１２０」が「所望のデータブロックがＣＰＵキャッシュ０２１、１２１に存在しないキャッシュミスの場合」に発行する「キャッシュ登録要求」は、本件補正発明の「読み出し要求」に相当する。
　引用発明の「ＣＰＵ−ＳＣインタフェース制御部０４０、１４０」と本件補正発明の「プロセッサ制御装置」とは、プロセッサと接続された「プロセッサ制御手段」である点で共通するといえる。
　引用発明の「ＣＰＵ−ＳＣインタフェース制御部０４０、１４０」が「ＣＰＵ０２０、１２０からキャッシュ登録要求を受信した場合、該キャッシュ登録要求をＳＣインタフェース５０を介してシステムコネクション６０に送信し、システムコネクション６０から最新のデータを受信してＣＰＵ０２０、１２０にデータリターン」することと本件補正発明の「前記複数のプロセッサのうち第１のプロセッサ及び第２のプロセッサと接続され、前記第１のプロセッサ又は前記第２のプロセッサからの読み出し要求に基づいて前記第１のプロセッサ又は前記第２のプロセッサへ応答するプロセッサ制御装置」とは、「前記複数のプロセッサのうち第１のプロセッサ又は第２のプロセッサからの読み出し要求に基づいて前記第１のプロセッサ又は前記第２のプロセッサへ応答するプロセッサ制御手段」である点で共通するといえる。
　
（う）引用発明の「マルチプロセッサシステム」は、 引用例１の上記摘記事項（ウ）【００１８】に記載があるように、「コヒーレンシリクエストによる全キャッシュへの問い合わせを行う方式を採用」しており、引用発明の「ＣＰＵキャッシュ０２１、１２１のキャッシュタグメモリの複製である」「ＣＰＵキャッシュ複製タグ０４１、１４１」は、ＣＰＵキャッシュ０２１、１２１にデータが存在するかどうかをスヌープするために使われることは明白といえ、「ＣＰＵキャッシュ複製タグ０４１、１４１」は、本件補正発明の「前記第１のプロセッサ及び前記第２のプロセッサが有する前記複数のキャッシュタグに対応するタグ情報を含むスヌープタグ」に相当する。
　引用発明の「マルチプロセッサシステム」が「前記ＣＰＵはセット数ｋでウェイ数ｗのセットアソシアティブＣＰＵキャッシュを具備し、前記ＣＰＵ−ＳＣインタフェース制御部は、ＣＰＵキャッシュの複製として、セット数ｋでウェイ数ｗ＋αのセットアソシアティブＣＰＵキャッシュ複製タグメモリを具備」することは、本件補正発明の「前記プロセッサ制御装置は、前記第１のプロセッサ及び前記第２のプロセッサが有する前記複数のキャッシュタグに対応するタグ情報を含むスヌープタグを有し、前記スヌープタグのウェイ数が前記第１のプロセッサ及び前記第２のプロセッサの各々のキャッシュタグのウェイ数よりも多」いことに相当する。
　
（え）引用発明の「マルチプロセッサシステム」が「ＣＰＵ０２０からＣＰＵキャッシュ０２１のキャッシュミスによるセット番号ａのキャッシュ登録要求Ｆが発生したとき」に、「キャッシュ登録要求Ｆを受けたＣＰＵ−ＳＣインタフェース制御部０４０は、ＣＰＵキャッシュ複製タグ０４１のセット番号ａのタグエントリをリードし、全てのウェイには０〜４にＦと一致しないタグアドレスがセットされているので、ＣＰＵキャッシュ複製タグ０４１のセット番号ａからタグエントリを空ける動作を行い、ＣＰＵ−ＳＣインタフェース制御部０４０は、リプレースメント・アルゴリズムにより、例えばウェイ０のタグエントリＡを選択した場合、該タグエントリＡのエントリバリッドを無効にし、同時に、ＣＰＵ０２０に対してキャッシュ無効要求Ａを発行し、キャッシュ無効要求Ａを受けたＣＰＵ０２０は、コヒーレンシ制御Ａの処理として、ＣＰＵキャッシュ０２１のセット番号ａにセットされているタグアドレスＡのデータブロックを探すが、この例ではない為に何もせずに終了」することは、本件補正発明の「キャッシュミス時に前記第１のプロセッサ又は前記第２のプロセッサから読み出し要求があった場合、読み出し要求を行った前記第１のプロセッサ又は前記第２のプロセッサに対応する前記スヌープタグのウェイに空きがなければ、前記プロセッサ制御装置は前記スヌープタグのウェイに格納されたアドレス情報のいずれかを削除し、該アドレス情報を削除する旨を、読み出し要求を行った前記第１のプロセッサ又は前記第２のプロセッサへ通知し、前記通知を受信した前記第１のプロセッサ又は前記第２のプロセッサは、前記通知されたアドレス情報をキャッシュタグのいずれのウェイにも保持していない場合、該キャッシュタグのウェイから該アドレス情報を削除する処理を行わない」ことに相当する。
　
（お）引用発明の「マルチプロセッサシステム」は、本件補正発明の「情報処理システム」に相当する。
　
　
　そうすると、両者は次の点で一致し、また、相違している。
　
［一致点］
「複数のウェイに対応する複数のキャッシュタグとキャッシュデータ領域を含むキャッシュメモリを有し、外部から受け取った命令の実行及びデータの処理を行う複数のプロセッサと、
　前記複数のプロセッサのうち第１のプロセッサ又は第２のプロセッサからの読み出し要求に基づいて前記第１のプロセッサ又は前記第２のプロセッサへ応答するプロセッサ制御手段と、を有し、
　前記プロセッサ制御手段は、前記第１のプロセッサ及び前記第２のプロセッサが有する前記複数のキャッシュタグに対応するタグ情報を含むスヌープタグを有し、前記スヌープタグのウェイ数が前記第１のプロセッサ及び前記第２のプロセッサの各々のキャッシュタグのウェイ数よりも多く、
　キャッシュミス時に前記第１のプロセッサ又は前記第２のプロセッサから読み出し要求があった場合、読み出し要求を行った前記第１のプロセッサ又は前記第２のプロセッサに対応する前記スヌープタグのウェイに空きがなければ、前記プロセッサ制御手段は前記スヌープタグのウェイに格納されたアドレス情報のいずれかを削除し、該アドレス情報を削除する旨を、読み出し要求を行った前記第１のプロセッサ又は前記第２のプロセッサへ通知し、前記通知を受信した前記第１のプロセッサ又は前記第２のプロセッサは、前記通知されたアドレス情報をキャッシュタグのいずれのウェイにも保持していない場合、該キャッシュタグのウェイから該アドレス情報を削除する処理を行わない
　ことを特徴とする情報処理システム。」
　　
［相違点］
　本件補正発明の、第１のプロセッサ又は第２のプロセッサからの読み出し要求に基づいて前記第１のプロセッサ又は前記第２のプロセッサへ応答するプロセッサ制御手段は、第１のプロセッサ及び第２のプロセッサと接続されるプロセッサ制御装置であるのに対して、
　引用発明の、第１のプロセッサ又は第２のプロセッサからの読み出し要求に基づいて前記第１のプロセッサ又は前記第２のプロセッサへ応答するプロセッサ制御手段は、各プロセッサモジュール０１０、１１０が備えるＣＰＵ−ＳＣインターフェース制御部０４０、１４０から構成され、ＣＰＵ−ＳＣインタフェース制御部０４０とＣＰＵ０２０とがＣＰＵインタフェース０３０を介して接続され、ＣＰＵ−ＳＣインタフェース制御部１４０とＣＰＵ１２０とがＣＰＵインタフェース１３０を介して接続され、ＣＰＵ−ＳＣインタフェース制御部０４０とＣＰＵ−ＳＣインタフェース制御部１４０とがシステムコネクション６０を介して接続されている点。
　
４．当審の判断
　
［相違点］について
　引用例１の摘記事項（エ）【００６８】「他ＣＰＵ１２０からＣＰＵキャッシュ１２１のキャッシュミスによるセット番号ａのキャッシュ登録要求Ｂが発生したとする。システムコネクション６０によりブロードキャストされたキャッシュ登録要求Ｂを受けたＣＰＵ−ＳＣインタフェース制御部０４０は、ＣＰＵキャッシュ複製タグ０４１のセット番号ａのタグエントリをリードし（ステップ４００）、キャッシュ登録要求Ｂと同じタグアドレスＡでエントリバリッドが有効なタグエントリのウェイ１を見つけたので（ステップ４０１、４０２）、ＣＰＵ０２０にキャッシュ登録要求Ｂを発行する（ステップ４０５）。」の記載から明かであるように、引用発明のＣＰＵ−ＳＣインタフェース制御部０４０は、ＣＰＵ０２０からだけでなく、システムコネクション６０を介して、他ＣＰＵ１２０からのキャッシュ登録要求Ｂを受ける構成であり、ＣＰＵ−ＳＣインタフェース制御部０４０、１４０は、複数のＣＰＵと接続されているといえる。
　また、引用発明のＣＰＵ−ＳＣインタフェース制御部０４０、１４０は、各プロセッサモジュール０１０、１１０にそれぞれ配置されており、制御装置として形成されたものではないが、マルチプロセッサシステムにおいて、複数のプロセッサと接続され、当該複数のプロセッサと共有メモリとの接続を制御する制御装置に、各プロセッサ毎に対応したキャッシュのタグのコピーを管理させることは周知（上記周知技術）であり、引用発明のＣＰＵ−ＳＣインタフェース制御部０４０、１４０を、引用発明のように各プロセッサモジュール０１０、１１０が備える構成に替えて、複数のプロセッサと共有メモリとの接続を制御する制御装置に含めて構成することで、上記相違点に係る本件補正発明の構成とすることは当業者が適宜設計変更し得る程度のことである。
　
　そして、本件補正発明による効果も、引用発明及び周知技術から当業者が予測し得た程度のものであって、格別のものでもない。　
　
　したがって、本件補正発明は、引用発明及び周知技術から当業者が容易に発明することができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
５．まとめ
　
　以上のとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明
　
　本件補正は、上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２４年３月１９日付けの手続補正書により補正された特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　
「【請求項１】
　複数のウェイに対応する複数のキャッシュタグとキャッシュデータ領域を含むキャッシュメモリを有し、外部から受け取った命令の実行及びデータの処理を行う複数のプロセッサと、
　前記複数のプロセッサのうち第１のプロセッサ及び第２のプロセッサと接続され、前記第１のプロセッサ又は前記第２のプロセッサからの読み出し要求に基づいて前記第１のプロセッサ又は前記第２のプロセッサへ応答するプロセッサ制御装置と、を有し、
　前記プロセッサ制御装置は、前記第１のプロセッサ及び前記第２のプロセッサが有する前記複数のキャッシュタグに対応するタグ情報を含むスヌープタグを有し、前記スヌープタグのウェイ数が前記第１のプロセッサ及び前記第２のプロセッサの各々のキャッシュタグのウェイ数よりも多い
　ことを特徴とする情報処理システム。」
　
　
第４　引用文献
　
　原査定の拒絶の理由に引用された引用例及び引用発明は、上記「第２」の「２．引用文献」に記載したとおりである。
　
第５　対比・判断
　
　本願発明は、前記「第２」の「１．本件補正後の本願発明」で検討した本件補正発明から「キャッシュミス時に前記第１のプロセッサ又は前記第２のプロセッサから読み出し要求があった場合、読み出し要求を行った前記第１のプロセッサ又は前記第２のプロセッサに対応する前記スヌープタグのウェイに空きがなければ、前記プロセッサ制御装置は前記スヌープタグのウェイに格納されたアドレス情報のいずれかを削除し、該アドレス情報を削除する旨を、読み出し要求を行った前記第１のプロセッサ又は前記第２のプロセッサへ通知し、前記通知を受信した前記第１のプロセッサ又は前記第２のプロセッサは、前記通知されたアドレス情報をキャッシュタグのいずれのウェイにも保持していない場合、該キャッシュタグのウェイから該アドレス情報を削除する処理を行わない」ことを省いたものである。
　
　そうすると、実質的に本願発明の発明を特定する事項を全て含み、さらなる特定がなされた本件補正発明が、前記「第２」の「４．」に記載したとおり、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
　そして、本願発明による効果も、引用発明及び周知技術から当業者が予測し得た程度のものであって、格別のものでもない。　
　
　
第６　むすび
　
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明することができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。