(57)【要約】タイマは、メモリコアに読み出し動作を実行させるための外部アクセス信号を受信してから所定時間を計測し、この所定時間後にメモリコアを動作させるためのアクセス要求信号を出力する。所定時間は、メモリコアが１回動作するためのコア動作時間より長く設定されている。このため、外部アクセス信号が所定時間より短い時間で変化するとき、メモリコアは動作しない。したがって、メモリコアが正常に動作できない間隔で外部アクセス信号が供給されたときにも、メモリコアの誤動作を防止でき、メモリセルに保持されているデータが破壊することを防止できる。
2004001762.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを有するメモリコアと、
前記メモリコアに読み出し動作を実行させるための外部アクセス信号を受信してから所定時間を計測し、前記所定時間後に前記メモリコアを動作させるためのアクセス要求信号を出力するタイマとを備え、
前記所定時間は、前記メモリコアが１回動作するためのコア動作時間より長いことを特徴とする半導体メモリ。
【請求項２】
請求の範囲１記載の半導体メモリにおいて、
前記外部アクセス信号の遷移エッジを検出したときに、遷移検出信号を出力するエッジ検出回路を備え、
前記タイマは、前記遷移検出信号に応答して前記所定時間の計測を開始することを特徴とする半導体メモリ。
【請求項３】
請求の範囲２記載の半導体メモリにおいて、
前記タイマをリセットするリセット信号を前記遷移検出信号に同期して生成するリセット回路と、
前記タイマを起動するセット信号を、前記遷移検出信号に同期して前記リセット信号より遅れて生成するセット回路とを備えていることを特徴とする半導体メモリ。
【請求項４】
請求の範囲３記載の半導体メモリにおいて、
前記リセット回路は、前記タイマから出力される前記アクセス要求信号に応答して前記リセット信号を生成することを特徴とする半導体メモリ。
【請求項５】
請求の範囲３記載の半導体メモリにおいて、
前記リセット回路は、前記外部アクセス信号であるチップイネーブル信号の非活性化中に前記リセット信号を出力することを特徴とする半導体メモリ。
【請求項６】
請求の範囲３記載の半導体メモリにおいて、
前記リセット回路は、前記メモリコアに書き込み動作を実行させるための前記外部アクセス信号の供給中に前記リセット信号を出力することを特徴とする半導体メモリ。
【請求項７】
請求の範囲２記載の半導体メモリにおいて、
前記エッジ検出回路は、前記外部アクセス信号であるアドレス信号の遷移エッジを検出することを特徴とする半導体メモリ。
【請求項８】
請求の範囲２記載の半導体メモリにおいて、
前記タイマは、
前記遷移検出信号に応答して起動され、内部クロック信号を生成するオシレータと、
前記内部クロック信号のパルス数をカウントすることで前記所定時間を計測し、前記所定時間の計測後に前記アクセス要求信号を出力するカウンタとを備えていることを特徴とする半導体メモリ。
【請求項９】
請求の範囲１記載の半導体メモリにおいて、
データを保持するキャパシタで構成されている揮発性の前記メモリセルをリフレッシュするためのリフレッシュ要求を周期的に出力するリフレッシュ要求回路と、
前記リフレッシュ要求を保持するリフレッシュ保持回路と、
前記メモリコアの非動作中または前記所定時間の非計測中に、前記リフレッシュ保持回路に保持されている前記リフレッシュ要求を前記リフレッシュ起動信号として出力し、前記メモリコアの動作中または前記所定時間の計測中に前記リフレッシュ起動信号の出力を禁止するリフレッシュマスク回路とを備えていることを特徴とする半導体メモリ。
【請求項１０】
請求の範囲１記載の半導体メモリにおいて、
前記アクセス要求信号を保持するアクセス保持回路と、
前記メモリコアの非動作中に、前記アクセス保持回路に保持されている前記アクセス要求信号を、前記メモリコアの動作を開始させるアクセス起動信号として出力し、前記メモリコアの動作中に前記アクセス起動信号の出力を禁止するアクセスマスク回路とを備えていることを特徴とする半導体メモリ。
【請求項１１】
請求の範囲１記載の半導体メモリにおいて、
書き込み動作を実行するために供給される書き込みイネーブル信号のアクティブ期間の終了に同期して、書き込み動作を実行するための書き込み要求信号を出力する書き込み制御回路とを備えていることを特徴とする半導体メモリ。
【請求項１２】
請求の範囲１記載の半導体メモリにおいて、
前記外部アクセス信号であるアドレス信号の保持時間は、前記所定時間より短いとき、または１回の読み出し動作に必要なサイクル時間より長いときのみ許可され、前記所定時間より長く、かつ前記サイクル時間より短く前記アドレス信号を保持することは禁止されていることを特徴とする半導体メモリ。
【請求項１３】
請求の範囲１記載の半導体メモリにおいて、
前記タイマが前記所定時間を計測することを禁止する禁止信号を受信する禁止端子と、
前記禁止信号の供給中に、前記外部アクセス信号の受信に応答して前記アクセス要求信号を強制的に出力する起動信号出力回路を備えていることを特徴とする半導体メモリ。
【請求項１４】
請求の範囲１３記載の半導体メモリにおいて、
データを保持するキャパシタで構成されている揮発性の前記メモリセルをリフレッシュするためのリフレッシュ要求を周期的に出力するリフレッシュ要求回路と、
前記リフレッシュ要求を保持するリフレッシュ保持回路と、
前記禁止信号の非供給中に、前記リフレッシュ保持回路に保持されている前記リフレッシュ要求を前記リフレッシュ起動信号として出力し、前記禁止信号の供給中に前記リフレッシュ起動信号の出力を禁止するリフレッシュマスク回路とを備えていることを特徴とする半導体メモリ。
【請求項１５】
請求の範囲１記載の半導体メモリにおいて、
外部端子に所定の論理値の信号を複数回連続して受けたときに、試験モードに移行する試験モード回路を備えていることを特徴とする半導体メモリ。
【請求項１６】
請求の範囲１５記載の半導体メモリにおいて、
前記試験モードへの移行後、複数の試験の中から実行する試験を、前記外部端子に供給される信号の論理値に応じて選択し、選択した試験を起動するための試験制御信号を出力する試験デコード回路を備えていることを特徴とする半導体メモリ。
【請求項１７】
請求の範囲１５記載の半導体メモリにおいて、
前記試験モード回路は、書き込み動作を実行するための書き込みイネーブル信号のアクティブ期間に活性化され、読み出しデータを出力するための出力イネーブル信号の遷移エッジに同期して前記外部端子に供給される前記信号を受信し、
前記外部端子は、アドレス端子であることを特徴とする半導体メモリ。
【請求項１８】
請求の範囲１７記載の半導体メモリにおいて、
前記試験モードへの移行時に供給される前記書き込みイネーブル信号に応答して書き込み動作が実行されることを禁止する書き込みマスク回路を備えていることを特徴とする半導体メモリ。
【請求項１９】
請求の範囲１記載の半導体メモリにおいて、
試験モード時に、前記タイマが前記所定時間を計測することを禁止し、前記外部アクセス信号の受信に応答して、前記アクセス要求信号を強制的に出力する第１試験回路を備えていることを特徴とする半導体メモリ。
【請求項２０】
請求の範囲１記載の半導体メモリにおいて、
試験モード時に、前記タイマが前記所定時間を計測していることを示す計測信号を、外部端子に出力する第２試験回路を備えていることを特徴とする半導体メモリ。
【請求項２１】
請求の範囲２０記載の半導体メモリにおいて、
前記第２試験回路は、
前記所定時間を繰り返し計測するために、前記タイマが前記所定時間後にリセットされることを禁止するリセット禁止回路と、
前記リセット禁止回路の動作に応じて前記所定時間毎に出力される前記アクセス起動信号を受け、最初の前記アクセス起動信号に応答して前記計測信号を出力し、前記アクセス信号を所定回数受けた後に前記計測信号の出力を停止するタイマ出力回路とを備えていることを特徴とする半導体メモリ。
【請求項２２】
請求の範囲１記載の半導体メモリにおいて、
試験モード時に、前記外部アクセス信号に応答してリフレッシュ要求を強制的に発生し、前記外部アクセス信号に対応する読み出し動作の完了に応答して、前記リフレッシュ要求に伴うリフレッシュ動作を開始し、リフレッシュ動作に応答して読み出し動作の要求を強制的に発生し、読み出し動作を実行する第３試験回路を備えていることを特徴とする半導体メモリ。
【請求項２３】
請求の範囲１記載の半導体メモリにおいて、
第１および第２書き込みデータをそれぞれ受信する第１および第２データ端子と、
前記第１および第２書き込みデータの前記メモリコアへの書き込みをそれぞれ許可する第１および第２データイネーブル信号を受信する第１および第２データイネーブル端子と、
書き込み動作を実行するための書き込みイネーブル信号を受信する書き込みイネーブル端子と、
前記書き込みイネーブル信号および前記第１データイネーブル信号に応答して前記メモリコアに第１書き込み信号を出力し、前記書き込みイネーブル信号および前記第２データイネーブル信号に応答して前記メモリコアに第２書き込み信号を出力する書き込み制御回路とを備え、
前記メモリコアは、第１書き込み信号および第２書き込み信号にそれぞれ応答して、書き込み動作を互いに独立に実行する第１メモリユニットおよび第２メモリユニットを備えていることを特徴とする半導体メモリ。
【請求項２４】
請求の範囲２３記載の半導体メモリにおいて、
前記第１および第２データ端子を介してそれぞれ供給される前記第１および第２書き込みデータを、前記第１および第２書き込み信号に応答して、前記第１および第２メモリユニットにそれぞれ出力する入力制御回路を備えていることを特徴とする半導体メモリ。
【請求項２５】
データを保持するためにリフレッシュが必要なメモリセルを有するメモリコアと、
前記メモリセルをリフレッシュするためのリフレッシュコマンドを所定の周期で生成するリフレッシュ制御回路と、
前記リフレッシュコマンドおよび外部から供給される読み出しコマンド、書き込みコマンドに応じて前記メモリコアを動作させるためのリフレッシュ許可、読み出し許可および書き込み許可をそれぞれ発行するサブステートマシンと、
前記リフレッシュ許可に応じて前記メモリコアをリフレッシュ動作させ、前記読み出し許可に応じて前記メモリコアを読み出し動作させ、前記書き込み許可に応じて前記メモリコアを書き込み動作させるメインステートマシンとを備え、
前記サブステートマシンは、前記読み出しコマンドが供給されないときに遷移するレディ状態と、前記読み出しコマンドに応答してレディ状態から遷移するリザーブ状態とを有し、
前記メインステートマシンは、前記メモリコアを非動作にするアイドル状態と、前記メモリコアにリフレッシュ動作、読み出し動作および書き込み動作をそれぞれ実行させる読み出し状態、書き込み状態、およびリフレッシュ状態とを有していることを特徴とする半導体メモリ。
【請求項２６】
請求の範囲２５の半導体メモリにおいて、
前記サブステートマシンは、前記読み出しコマンドに応答して前記リザーブ状態に遷移してから所定時間後に読み出し許可を発行し、前記リザーブ状態から前記レディ状態に遷移し、
前記メインステートマシンは、前記読み出し許可に応答して前記読み出し動作を実行するために、前記アイドル状態から前記読み出し状態に遷移することを特徴とする半導体メモリ。
【請求項２７】
請求の範囲２６の半導体メモリにおいて、
前記サブステートマシンは、前記読み出しコマンドに応答する前記リザーブ状態中に、新たな読み出しコマンドを受けたときに、遷移中のリザーブ状態をリセットし、前記所定時間の再計測するために新たにリザーブ状態に遷移することを特徴とする半導体メモリ。
【請求項２８】
請求の範囲２６の半導体メモリにおいて、
前記サブステートマシンは、前記リザーブ状態中に前記リフレッシュコマンドを受け、前記所定時間が経過したとき、前記読み出し許可およびリフレッシュ許可を発行し、
前記メインステートマシンは、前記読み出し許可に応答する前記読み出し動作の後に、前記リフレッシュ許可に応答して前記リフレッシュ動作を実行するために、前記アイドル状態から前記リフレッシュ状態に遷移することを特徴とする半導体メモリ。
【請求項２９】
請求の範囲２６の半導体メモリにおいて、
前記サブステートマシンは、前記リザーブ状態中で前記所定時間が経過する前に前記リフレッシュコマンドおよび新たな前記読み出しコマンドを順次受けたとき、リフレッシュ許可を発行し、遷移中のリザーブ状態をリセットし、新たにリザーブ状態に遷移し、
前記メインステートマシンは、前記リフレッシュ許可に応答して前記リフレッシュ動作を実行するために、前記アイドル状態から前記リフレッシュ状態に遷移することを特徴とする半導体メモリ。
【請求項３０】
請求の範囲２６の半導体メモリにおいて、
前記サブステートマシンは、前記リザーブ状態中で前記所定時間が経過する前に前記書き込みコマンドを受けたとき、書き込み許可を発行し、前記レディ状態に遷移し、
前記メインステートマシンは、前記書き込み許可に応答して前記書き込み動作を実行するために、前記アイドル状態から前記書き込み状態に遷移することを特徴とする半導体メモリ。
【請求項３１】
請求の範囲３０の半導体メモリにおいて、
前記メインステートマシンは、前記書き込み許可が、前記リフレッシュ状態および前記読み出し状態状態のいずれかに遷移中に発行されるとき、前記アイドル状態への遷移後に前記書き込み状態に遷移することを特徴とする半導体メモリ。
【請求項３２】
請求の範囲３０の半導体メモリにおいて、
前記アイドル状態から前記書き込み状態へは、前記書き込みコマンドの終わりに応答して遷移することを特徴とする半導体メモリ。
【請求項３３】
請求の範囲３０の半導体メモリにおいて、
前記アイドル状態から前記書き込み状態へは、前記書き込みコマンドの始まりに応答して遷移することを特徴とする半導体メモリ。
【請求項３４】
請求の範囲２６の半導体メモリにおいて、
前記メインステートマシンは、前記読み出し許可が、前記読み出し状態、前記書き込み状態および前記リフレッシュ状態のいずれかに遷移中に発行されるとき、前記アイドル状態への遷移後に前記読み出し状態に遷移することを特徴とする半導体メモリ。
【請求項３５】
請求の範囲２５の半導体メモリにおいて、
前記サブステートマシンは、前記レディ状態中に前記リフレッシュコマンドを受けたときに、前記レディ状態のままリフレッシュ許可を発行し、
前記メインステートマシンは、前記リフレッシュ許可に応答して前記リフレッシュ動作を実行するために、前記アイドル状態から前記リフレッシュ状態に遷移することを特徴とする半導体メモリ。
【請求項３６】
請求の範囲３４の半導体メモリにおいて、
前記メインステートマシンは、前記リフレッシュ許可が、前記読み出し状態および前記書き込み状態のいずれかに遷移中に発行されるとき、前記アイドル状態への遷移後に前記リフレッシュ状態に遷移することを特徴とする半導体メモリ。
【請求項３７】
請求の範囲２５の半導体メモリにおいて、
前記サブステートマシンは、前記リザーブ状態中に前記メモリコアを非動作にするスタンバイコマンドを受けたとき、前記リザーブ状態から前記レディ状態に遷移することを特徴とする半導体メモリ。
【請求項３８】
請求の範囲３７の半導体メモリにおいて、
前記サブステートマシンは、前記リザーブ状態中に前記リフレッシュコマンドおよび前記スタンバイコマンドを順次受けたとき、リフレッシュ許可を発行し、前記リザーブ状態から前記レディ状態に遷移し、
前記メインステートマシンは、前記リフレッシュ許可に応答して前記リフレッシュ動作を実行するために、前記アイドル状態から前記リフレッシュ状態に遷移することを特徴とする半導体メモリ。
【請求項３９】
請求の範囲３８の半導体メモリにおいて、
前記メインステートマシンは、前記リフレッシュ許可が、前記読み出し状態および前記書き込み状態のいずれかに遷移中に発行されるとき、前記アイドル状態への遷移後に前記リフレッシュ状態に遷移することを特徴とする半導体メモリ。
【請求項４０】
請求の範囲２５の半導体メモリにおいて、
前記サブステートマシンは、前記レディ状態中に前記書き込みコマンドを受けたときに、前記レディ状態のまま書き込み許可を発行し、
前記メインステートマシンは、前記書き込み許可に応答して前記書き込み動作を実行するために、前記アイドル状態から前記書き込み状態に遷移することを特徴とする半導体メモリ。
【請求項４１】
請求の範囲４０の半導体メモリにおいて、
前記メインステートマシンは、前記書き込み許可が、前記リフレッシュ状態および前記読み出し状態状態のいずれかに遷移中に発行されるとき、前記アイドル状態への遷移後に前記書き込み状態に遷移することを特徴とする半導体メモリ。
【請求項４２】
請求の範囲４０の半導体メモリにおいて、
前記アイドル状態から前記書き込み状態へは、前記書き込みコマンドの終わりに応答して遷移することを特徴とする半導体メモリ。
【請求項４３】
請求の範囲４０の半導体メモリにおいて、
前記アイドル状態から前記書き込み状態へは、前記書き込みコマンドの始まりに応答して遷移することを特徴とする半導体メモリ。
【請求項４４】
請求の範囲２５の半導体メモリにおいて、
前記メインステートマシンは、前記読み出し状態において前記読み出し動作を完了した後、前記書き込み状態において前記書き込み動作を完了した後、および前記リフレッシュ状態において前記リフレッシュ動作を完了した後、前記アイドル状態に遷移することを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】  本発明は、キャパシタを有する揮発性のメモリセルを有し、ＳＲＡＭのインタフェースを有する半導体メモリに関する。
【背景技術】  近年、携帯電話等のモバイル機器では、サービス機能が高度になってきており、扱われるデータ量は、増加の一途をたどっている。これに伴い、モバイル機器に搭載されるワークメモリの大容量化が要求されている。
従来、モバイル機器のワークメモリとして、システムの構成が容易なＳＲＡＭが使用されていた。しかし、ＳＲＡＭは、１ビットのセルを構成する素子数がＤＲＡＭに比べて多いため、大容量化には不利である。このため、ＤＲＡＭの大容量とＳＲＡＭの使いやすさを兼ね備えた擬似ＳＲＡＭと称する半導体メモリが開発されている。擬似ＳＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有している。擬似ＳＲＡＭの概要は、例えば、米国特許第６，３９２，９５８号明細書に開示されている。
擬似ＳＲＡＭは、ＤＲＡＭのメモリコアを有するため、データの読み出し後にメモリセルへの再書き込みが必要である（破壊読み出し）。このため、読み出し動作において、ワード線の選択中に別のアドレス信号が供給され別のワード線が選択されると、再書き込みが正しく実行されず、メモリセル内のデータが破壊されてしまう。すなわち、擬似ＳＲＡＭは誤動作する。これに対して、ＳＲＡＭのメモリセルはラッチで構成されているため、読み出し動作中に別のアドレス信号が供給されることで読み出し動作が中断されても、メモリセルのデータは破壊されない。
擬似ＳＲＡＭでは、上述した誤動作を防止するため、タイミング仕様において読み出しサイクル中にワード線が再選択されるようなアドレス信号の変化を禁止している。
擬似ＳＲＡＭは、ＳＲＡＭのインタフェースを有し、基本的にＳＲＡＭと互換性を有する。しかし、上述したアドレス変化のタイミング仕様など、ＳＲＡＭに比べ制約がある。このため、システムに搭載されているＳＲＡＭを擬似ＳＲＡＭに置き換えるとき、メモリを制御するコントローラの修正が必要な場合がある。
一方、一般に、擬似ＳＲＡＭのＩ／Ｏ端子が１６ビット（２バイト）で構成される場合、１バイト単位でデータを入出力するために、ロウアーバイト信号／ＬＢおよびアッパーバイト信号／ＵＢを入力する外部端子が形成される。下位の８ビットデータをメモリセルに書き込むとき、またはメモリセルから読み出すとき、ロウアーバイト信号／ＬＢがイネーブルにされる。上位の８ビットデータをメモリセルに書き込むとき、またはメモリセルから読み出すとき、アッパーバイト信号／ＵＢがイネーブルにされる。この種の擬似ＳＲＡＭの製品仕様は、例えば、日本電気株式会社製の擬似ＳＲＡＭであるμＰＤ４６３２３１２−Ｘのデータシートに記載されている。
しかしながら、この種の擬似ＳＲＡＭでは、データは、バイト単位で入出力できるが、メモリコアは、１６ビットのデータに対応して動作する。このため、例えば、下位の１バイトデータのみをメモリコアに書き込む場合、上位の１バイトデータは、メモリコアに書き込まれないようにマスクする必要がある。また、ロウアーバイト信号／ＬＢおよびアッパーバイト信号／ＵＢのイネーブル期間の一部が重複する場合、メモリコアへの書き込み動作は、ロウアーバイト信号／ＬＢおよびアッパーバイト信号／ＵＢのうち、ディセーブルタイミングの遅い信号に合わせて開始する必要がある。
このように、従来の１６ビット構成の擬似ＳＲＡＭでは、バイト書き込みをするために、データのマスク制御回路および書き込み動作の開始制御回路（書き込みウエイト回路）が必要である。このため、制御回路の規模が増大し、チップサイズが大きくなるという問題があった。また、バイト書き込み時の書き込み制御が複雑になることで、タイミング余裕は少なくなる。
以下、本発明に関連する先行技術文献を列記する。
（特許文献）
（１）米国特許第６，３９２，９５８号明細書
（非特許文献）
（１）日本電気株式会社、ＮＥＣデータシート”μＰＤ４６３２３１２−Ｘ”
【発明の開示】
本発明の目的は、ＤＲＡＭの大容量とＳＲＡＭのインタフェースを兼ね備えた半導体メモリにおいて、ＳＲＡＭとの互換性を使いやすさをより向上することにある。特に、メモリセルに保持されているデータが、アドレス信号の変化に対して破壊されることを防止することにある。
本発明の別の目的は、複数組のデータグループを、それぞれ独立にメモリコアに書き込み可能な擬似ＳＲＡＭにおいて、簡易な制御回路で書き込み動作を制御することにある。
本発明の半導体メモリの一形態では、タイマは、メモリコアに読み出し動作を実行させるための外部アクセス信号を受信してから所定時間を計測し、この所定時間後にメモリコアを動作させるためのアクセス要求信号を出力する。所定時間は、メモリコアが１回動作するためのコア動作時間より長く設定されている。このため、メモリコアは、外部アクセス信号が所定時間より短い時間で変化するとき動作しない。したがって、外部アクセス信号が、メモリコアが正常に動作できない間隔で供給されたときに、メモリコアの誤動作を防止でき、メモリセルに保持されているデータが破壊することを防止できる。
本発明の半導体メモリの別の一形態では、エッジ検出回路は、外部アクセス信号の遷移エッジを検出したときに、遷移検出信号を出力する。タイマは、遷移検出信号に応答して所定時間の計測を開始する。このため、外部アクセス信号の変化を確実に検出し、タイマの動作を開始できる。
本発明の半導体メモリの別の一形態では、リセット回路は、タイマをリセットするリセット信号を遷移検出信号に同期して生成する。セット回路は、タイマを起動するセット信号を、遷移検出信号に同期してリセット信号より遅れて生成する。タイマは、起動される前にリセット信号によって毎回確実にリセットされるため、所定時間を常に正しく計測できる。
本発明の半導体メモリの別の一形態では、リセット回路は、タイマから出力されるアクセス要求信号に応答してリセット信号を生成する。または、リセット回路は、外部アクセス信号であるチップイネーブル信号の非活性化中にリセット信号を出力する。あるいは、リセット回路は、メモリコアに書き込み動作を実行させるための外部アクセス信号の供給中にリセット信号を出力する。タイマの動作が不要なときにタイマをリセットしておくことで、タイマの誤動作が確実に防止される。
本発明の半導体メモリの別の一形態では、タイマは、オシレータおよびカウンタを有している。オシレータは、遷移検出信号に応答して起動され、内部クロック信号を生成する。カウンタは、内部クロック信号のパルス数をカウントすることで所定時間を計測し、所定時間の計測後にアクセス要求信号を出力する。オシレータとカウンタを組み合わせてタイマを構成することで、所定時間を精度高くかつ容易に計測できる。
本発明の半導体メモリの別の一形態では、リフレッシュ要求回路は、メモリセルをリフレッシュするためのリフレッシュ要求を周期的に出力する。リフレッシュ保持回路は、リフレッシュ要求を保持する。リフレッシュマスク回路は、メモリコアの非動作中または所定時間の非計測中に、リフレッシュ保持回路に保持されているリフレッシュ要求をリフレッシュ起動信号として出力する。また、リフレッシュマスク回路は、メモリコアの動作中または所定時間の計測中にリフレッシュ起動信号の出力を禁止する。すなわち、リフレッシュマスク回路は、リフレッシュ動作とアクセス動作の優先順を決める調停回路として動作する。このため、リフレッシュ動作とアクセス動作とが競合することを防止できる。
また、所定時間の計測中にリフレッシュ動作の起動を禁止することで、アクセス動作とリフレッシュ動作の開始タイミングを、所定時間の計測後に合わせることができる。このため、ランダムに発生するリフレッシュ要求に対応するリフレッシュ動作とアクセス動作の調停動作を容易に制御できる。
本発明の半導体メモリの別の一形態では、アクセス保持回路は、アクセス要求信号を保持する。アクセスマスク回路は、メモリコアの非動作中に、アクセス保持回路に保持されているアクセス要求信号を、メモリコアの動作を開始させるアクセス起動信号として出力する。また、アクセスマスク回路は、メモリコアの動作中にアクセス起動信号の出力を禁止する。すなわち、アクセスマスク回路は、リフレッシュ動作とアクセス動作の優先順を決める調停回路として動作する。このため、ランダムに発生するリフレッシュ要求に対応するリフレッシュ動作とアクセス動作とが競合することを防止できる。
本発明の半導体メモリの別の一形態では、外部アクセス信号であるアドレス信号の保持時間は、所定時間より短いとき、または１回の読み出し動作に必要なサイクル時間より長いときのみ許可されている。所定時間より長く、かつサイクル時間より短くアドレス信号を保持することは禁止されている。所定時間より長く、かつサイクル時間より短くアドレス信号が保持された場合、メモリコアは動作を開始する。しかし、アドレスの保持時間がサイクル時間より短いため、出力されるデータは無効データとなる。無効なメモリコア動作を含めてサイクル時間を設定する場合、アクセスに寄与しない無駄な時間が生じてしまう。本発明では、無効なメモリコア動作を禁止することで、サイクル時間を短縮できる。
本発明の半導体メモリの別の一形態では、禁止端子は、タイマが所定時間を計測することを禁止する禁止信号を受信する。起動信号出力回路は、禁止信号の供給中に、外部アクセス信号の受信に応答してアクセス要求信号を強制的に出力する。このため、例えば、半導体メモリを搭載するシステムは、メモリコアの動作の実力に合わせて、半導体メモリをアクセスできる。
本発明の半導体メモリの別の一形態では、リフレッシュ要求回路は、メモリセルをリフレッシュするためのリフレッシュ要求を周期的に出力する。リフレッシュ保持回路は、リフレッシュ要求を保持する。リフレッシュマスク回路は、禁止信号の非供給中に、リフレッシュ保持回路に保持されているリフレッシュ要求をリフレッシュ起動信号として出力する。また、リフレッシュマスク回路は、禁止信号の供給中にリフレッシュ起動信号の出力を禁止する。ランダムに発生するリフレッシュ要求に対応するリフレッシュ動作を一時的に禁止することで、メモリコアの動作の実力に合わせた最短時間で、半導体メモリをアクセスできる。
本発明の半導体メモリの別の一形態では、試験モード回路は、外部端子に所定の論理値の信号を複数回連続して受けたときに、試験モードに移行する。このため、専用の試験端子を形成することなく、容易に半導体メモリを試験モードに移行できる。
本発明の半導体メモリの別の一形態では、試験モードへ移行するとき、または移行後、試験デコード回路により、複数の試験の中から実行する試験を、外部端子に供給される信号の論理値に応じて選択できる。
本発明の半導体メモリの別の一形態では、書き込みマスク回路は、試験モードへの移行時に供給される書き込みイネーブル信号に応答して書き込み動作が実行されることを禁止する。このため、試験モードへの移行時に誤って書き込み動作が実行され、メモリセルに保持されているデータが破壊されることを防止できる。
本発明の半導体メモリの別の一形態では、第１試験回路は、試験モード時に、タイマが所定時間を計測することを禁止し、外部アクセス信号の受信に応答して、アクセス要求信号を強制的に出力する。このため、メモリコアのアクセス時間の実力を容易に評価できる。
本発明の半導体メモリの別の一形態では、第２試験回路は、試験モード時に、タイマが所定時間を計測していることを示す計測信号を、外部端子に出力する。このため、所定時間を容易に計測できる。
本発明の半導体メモリの別の一形態では、第２試験回路は、リセット禁止回路およびタイマ出力回路を有している。リセット禁止回路は、所定時間を繰り返し計測するために、タイマが所定時間後にリセットされることを禁止する。タイマ出力回路は、リセット禁止回路の動作に応じて所定時間毎に出力されるアクセス要求信号を受け、最初のアクセス起動信号に応答して計測信号を出力し、アクセス要求信号を所定回数受けた後に計測信号の出力を停止する。計測信号は、複数回の所定時間が経過する間出力される。このため、所定時間を精度高く計測できる。
本発明の半導体メモリの別の一形態では、第３試験回路は、試験モード時に、外部アクセス信号に応答してリフレッシュ要求を強制的に発生する。次に、第３試験回路は、外部アクセス信号に対応する読み出し動作の完了に応答して、リフレッシュ要求に伴うリフレッシュ動作を開始する。さらに、第３試験回路は、リフレッシュ動作に応答して読み出し動作の要求を強制的に発生し、読み出し動作を実行する。一般に、ワーストアクセス時間は、読み出し動作時にリフレッシュ要求が発生するときになる。しかし、リフレッシュ要求はランダムに発生するため、外部制御により半導体メモリにワーストアクセス動作を実行させることは困難である。本発明では、第３試験回路によって、容易にワーストアクセス動作を実現でき、ワーストアクセス時間を測定できる。
本発明の半導体メモリの別の一形態では、書き込み制御回路は、書き込みイネーブル信号および第１データイネーブル信号に応答してメモリコアの第１メモリユニットを動作させる第１書き込み信号を出力する。また、書き込み制御回路は、書き込みイネーブル信号および第２データイネーブル信号に応答してメモリコアの第２メモリユニットを動作させる第２書き込み信号を出力する。
第１メモリユニットは、第１書き込み信号に応答して、第１書き込みデータをメモリセルに書き込む。第２メモリユニットは、第２書き込み信号に応答して、第２書き込みデータをメモリセルに書き込む。第１および第２メモリユニットは、第１および第２書き込み信号に応じて互いに独立に動作する。このため、書き込みイネーブル信号および第１および第２データイネーブル信号がどのようなタイミングで供給されても、書き込み制御回路は、これ等制御信号に応じて第１および第２書き込み信号を所定のタイミングで出力すればよい。換言すれば、書き込み制御回路は、制御信号の供給タイミングに応じて書き込み動作の開始タイミングをずらすなどの制御をしなくてよい。このため、半導体メモリの回路規模を削減でき、書き込み制御回路のタイミング余裕を向上できる。この結果、書き込みサイクル時間を短縮できる。
本発明の半導体メモリの別の一形態では、入力制御回路は、第１および第２書き込みデータを、第１および第２書き込み信号に応答して第１および第２メモリユニットにそれぞれ出力する。このため、例えば、第１メモリユニットにデータを書き込むときに、第２メモリユニットへのデータの書き込みを防止するためのマスク論理を、半導体メモリ上に形成する必要がない。この結果、半導体メモリの回路規模を削減できる。データのマスク制御が不要になるため、書き込み動作に関係する回路のタイミング余裕を向上でき、書き込みサイクル時間を短縮できる。
本発明の半導体メモリの別の一形態では、半導体メモリは、サブステートマシンとメインステートマシンとを有している。メモリコアは、データを保持するためにリフレッシュが必要なメモリセルを有している。リフレッシュ制御回路は、メモリセルをリフレッシュするためのリフレッシュコマンドを所定の周期で生成する。
サブステートマシンは、読み出しコマンドが供給されないときに遷移するレディ状態と、読み出しコマンドに応答してレディ状態から遷移するリザーブ状態とを有している。サブステートマシンは、半導体メモリの内部で発生するリフレッシュコマンドと、外部から供給される読み出しコマンドおよび書き込みコマンドとに応じて、メモリコアを動作させるためのリフレッシュ許可、読み出し許可および書き込み許可をそれぞれ発行する。
メインステートマシンは、メモリコアを非動作にするアイドル状態、メモリコアに読み出し動作を実行させる読み出し状態、メモリコアに書き込み動作を実行させる書き込み状態、およびメモリコアにリフレッシュ動作を実行させるリフレッシュ状態を有している。メインステートマシンは、リフレッシュ許可に応じてアイドル状態からリフレッシュ状態に遷移し、メモリコアをリフレッシュ動作させる。メインステートマシンは、読み出し許可に応じてアイドル状態から読み出し状態に遷移し、メモリコアを読み出し動作させる。メインステートマシンは、書き込み許可に応じてアイドル状態から書き込み状態に遷移し、メモリコアを書き込み動作させる。
半導体メモリの動作を制御するステートマシンを、メモリコアの動作を直接制御するメインステートマシンと、メモリコアの動作コマンドに応じて内部回路の動作を制御するサブステートマシンとで構成することで、ステートマシーンが複雑になることを防止できる。各ステートマシーンが簡易になることで、ステートマシーンに対応して半導体メモリ内にそれぞれ形成される制御回路を簡易に構成できる。この結果、半導体メモリの回路設計時間を短縮できる。
また、一般に、メモリコアは、複数種の半導体メモリに共通に使用されることが多い。この際、メモリコアの動作を制御するメインステートマシーンに対応する制御回路は、ほとんど同じであり、既に設計されている制御回路を流用できる。このような場合、コマンドの入力仕様に関係するサブステートマシンだけを新規に設計することで、新たな半導体メモリを開発できる。サブステートマシンだけを集中的に検証すればよいため、半導体メモリの開発期間および開発コストを削減できる。これに対して、ステートマシーンが１つにまとめられている場合、流用できる部分と新規に作成する部分との切り分けが必要であり、ステートマシーンの検証にも長時間を要する。
本発明の半導体メモリの別の一形態では、サブステートマシンは、読み出しコマンドに応答してリザーブ状態に遷移してから所定時間後に読み出し許可を発行し、リザーブ状態からレディ状態に遷移する。メインステートマシンは、読み出し許可に応答して読み出し動作を実行するためにアイドル状態から読み出し状態に遷移する。サブステートマシンは、読み出しコマンドに応答するリザーブ状態中に、新たな読み出しコマンドを受けたときに、遷移中のリザーブ状態をリセットし、所定時間の再計測するために新たにリザーブ状態に遷移する。このため、読み出しコマンドが所定間隔より短い間隔で供給されるときに、メモリコアは動作しない。したがって、読み出しコマンドが、メモリコアが正常にできない間隔で供給されるときに、メモリコアの誤動作を防止できる。この結果、リフレッシュが必要なメモリセルを有する半導体メモリは、スタティックＲＡＭと同様のタイミング仕様で動作可能になる。
本発明の半導体メモリの別の一形態では、サブステートマシンは、リザーブ状態中にリフレッシュコマンドを受け、所定時間が経過したとき、読み出し許可およびリフレッシュ許可を発行する。メインステートマシンは、読み出し許可に応答する読み出し動作の後に、リフレッシュ許可に応答してリフレッシュ動作を実行するために、アイドル状態からリフレッシュ状態に遷移する。このように、リザーブ状態中にリフレッシュコマンドが供給されるときに、読み出し動作をリフレッシュ動作に優先して実行できる。この結果、読み出しコマンドが供給されてから読み出しデータを出力するまでの時間（読み出しアクセス時間）を短縮できる。
本発明の半導体メモリの別の一形態では、サブステートマシンは、リザーブ状態中で所定時間が経過する前にリフレッシュコマンドおよび新たな読み出しコマンドを順次受けたとき、リフレッシュ許可を発行し、遷移中のリザーブ状態をリセットし、新たにリザーブ状態に遷移する。メインステートマシンは、リフレッシュ許可に応答してリフレッシュ動作を実行するために、アイドル状態からリフレッシュ状態に遷移する。このように、リザーブ状態中にリフレッシュコマンドおよび新たな読み出しコマンドが順次に供給されるときに、リフレッシュ動作が優先して実行される。リザーブ期間中にリフレッシュ動作を実行できるため、外部のシステムに対してリフレッシュサイクルを隠すことができる。すなわち、リフレッシュが必要なメモリセルを有する半導体メモリにおいて、スタティックＲＡＭと同様の動作が可能になる。
本発明の半導体メモリの別の一形態では、サブステートマシンは、リザーブ状態中で所定時間が経過する前に書き込みコマンドを受けたとき、書き込み許可を発行し、レディ状態に遷移する。メインステートマシンは、書き込み許可に応答して書き込み動作を実行するためにアイドル状態から書き込み状態に遷移する。このため、書き込みコマンドに応答する書き込み動作は、メモリコアがアイドル状態であればすぐに実行される。
本発明の半導体メモリの別の一形態では、メインステートマシンは、アイドル状態のときのみ、リフレッシュ状態、読み出し状態および書き込み状態に遷移可能である。このため、メインステートマシンは、リフレッシュ状態、読み出し状態および書き込み状態のいずれかに遷移中に、読み出し許可、リフレッシュ許可、または書き込み許可が発行されるとき、メモリコアの動作完了後、アイドル状態への遷移後に新たな状態に遷移する。
本発明の半導体メモリの別の一形態では、サブステートマシンは、レディ状態中にリフレッシュコマンドを受けたときに、レディ状態のままリフレッシュ許可を発行する。メインステートマシンは、リフレッシュ許可に応答してリフレッシュ動作を実行するために、アイドル状態からリフレッシュ状態に遷移する。このため、リフレッシュコマンドに応答するリフレッシュ動作は、メモリコアがアイドル状態であればすぐに実行される。
本発明の半導体メモリの別の一形態では、サブステートマシンは、リザーブ状態中にリフレッシュコマンドおよびスタンバイコマンドを順次受けたとき、リフレッシュ許可を発行し、リザーブ状態からレディ状態に遷移する。メインステートマシンは、リフレッシュ許可に応答してリフレッシュ動作を実行するために、アイドル状態からリフレッシュ状態に遷移する。このように、リザーブ状態中にリフレッシュコマンドおよびスタンバイコマンドが供給されるときに、リフレッシュ動作が優先して実行される。レディ状態中の読み出しコマンドに対応する読み出し動作は、所定時間後に開始される。このため、レディ状態中にリフレッシュ動作を開始することで、外部のシステムに対してリフレッシュサイクルを隠すことができる。
書き込み動作では、書き込みデータの受信タイミングまでの規定（半導体メモリのタイミング仕様）が必要である。一方、書き込みデータ受信後から書き込み動作開始までの時間は、半導体メモリの内部状態に応じて設定できる。このため、リフレッシュ動作中に供給される書き込みコマンドに対応する書き込み動作は、リフレッシュ動作後に実行すればよい。
本発明の半導体メモリの別の一形態では、サブステートマシンは、レディ状態中に書き込みコマンドを受けたときに、レディ状態のまま書き込み許可を発行する。メインステートマシンは、書き込み許可に応答して書き込み動作を実行するために、アイドル状態から書き込み状態に遷移する。このため、書き込みコマンドに応答する書き込み動作は、メモリコアがアイドル状態であればすぐに実行される。
【図面の簡単な説明】  図１は、本発明の半導体メモリの第１の実施形態を示すブロック図である。
図２は、図１に示した入力回路の詳細を示す回路図である。
図３は、図１に示したエッジ検出回路の詳細を示す回路図である。
図４は、図１に示したアドレスラッチ回路の詳細を示す回路図である。
図５は、図１に示したリセット回路およびセット回路の詳細を示す回路図である。
図６は、図１に示したタイマの詳細を示す回路図である。
図７は、図１に示したリフレッシュ制御回路の詳細を示す回路図である。
図８は、図１に示したアクティブ制御回路の詳細を示す回路図である。
図９は、図１に示したコア動作制御回路の詳細を示す回路図である。
図１０は、図１に示した試験モード回路の詳細を示す回路図である。
図１１は、図１に示した試験モード回路の詳細を示す回路図である。
図１２は、図１に示した試験モード回路の詳細を示す回路図である。
図１３は、本発明の基本動作を示すタイミング図である。
図１４は、読み出し動作時におけるタイマの動作を示すタイミング図である。
図１５は、読み出し動作時におけるメモリコアの動作を示すタイミング図である。
図１６は、サイクル時間を満足したときの読み出し動作を示すタイミング図である。
図１７は、書き込み動作の概要を示すタイミング図である。
図１８は、リフレッシュ動作の概要を示すタイミング図である。
図１９は、読み出し動作におけるホールド時間中にリフレッシュ要求が発生する例を示すタイミング図である。
図２０は、ホールド時間中にリフレッシュ要求が発生する別の例を示すタイミング図である。
図２１は、ホールド時間中にリフレッシュ要求が発生する別の例を示すタイミング図である。
図２２は、書き込み動作において、／ＷＥ信号の立ち上がりエッジ直前にリフレッシュ要求が発生する例を示すタイミング図である。
図２３は、書き込み動作において、／ＷＥ信号の立ち上がりエッジ直後にリフレッシュ要求が発生した例を示すタイミング図である。
図２４は、ホールド時間を満足する読み出し動作、書き込み動作、読み出し動作が順次実行される例を示すタイミング図である。
図２５は、ＦＣＲＡＭを通常動作モードから試験モードに移行させる方法を示すタイミング図である。
図２６は、試験ＴＥＳ６４の概要を示すタイミング図である。
図２７は、試験ＴＥＳ６５の概要を示すタイミング図である。
図２８は、試験ＴＥＳ０３の概要を示すタイミング図である。
図２９は、ＦＣＲＡＭで実際に発生するワーストアクセス動作を示すタイミング図である。
図３０は、ＦＣＲＡＭのタイミング仕様を変更したときのワーストアクセス時間を示すタイミング図である。
図３１は、本発明の半導体メモリの第２の実施形態を示すブロック図である。
図３２は、図３１に示したリセット回路の詳細を示す回路図である。
図３３は、図３１に示したタイマの詳細を示す回路図である。
図３４は、図３１に示したリフレッシュ制御回路の詳細を示す回路図である。
図３５は、第２の実施形態の読み出し動作の概要を示すタイミング図である。
図３６は、本発明の半導体メモリの第３の実施形態を示すブロック図である。
図３７は、第３の実施形態における書き込み動作の一例を示すタイミング図である。
図３８は、第３の実施形態における書き込み動作の別の例を示すタイミング図である。
図３９は、第３の実施形態における書き込み動作の別の例を示すタイミング図である。
図４０は、本発明の半導体メモリの第４の実施形態を示すブロック図である。
図４１は、第４の実施形態におけるＦＣＲＡＭの状態遷移図である。
図４２は、読み出し動作時におけるメモリコアの動作を示すタイミング図である。
図４３は、読み出しコマンドが順次供給されたときのＦＣＲＡＭの動作を示すタイミング図である。
図４４は、リザーブ状態中にリフレッシュコマンドが発生したときのＦＣＲＡＭの動作を示すタイミング図である。
図４５は、リザーブ状態中にリフレッシュコマンドが発生したときのＦＣＲＡＭの動作を示すタイミング図である。
図４６は、リザーブ状態中に書き込みコマンドが供給されたときのＦＣＲＡＭの動作を示すタイミング図である。
図４７は、リザーブ状態中に書き込みコマンドが供給され、この後リフレッシュコマンドが発生したときのＦＣＲＡＭの動作を示すタイミング図である。
図４８は、リザーブ状態中に書き込みコマンドが供給され、書き込み動作を実行中にリフレッシュコマンドが発生したときのＦＣＲＡＭの動作を示すタイミング図である。
図４９は、リザーブ状態中に書き込みコマンドおよびホールド時間を満足する読み出しコマンドが順次供給されたときのＦＣＲＡＭの動作を示すタイミング図である。
図５０は、リザーブ状態中に書き込みコマンドが供給され、この後リフレッシュコマンドが発生し、ホールド時間を満足する読み出しコマンドが供給されたときのＦＣＲＡＭの動作を示すタイミング図である。
図５１は、リザーブ状態中に書き込みコマンドおよびホールド時間を満足する読み出しコマンドが供給され、書き込み動作を実行中にリフレッシュコマンドが発生したときのＦＣＲＡＭの動作を示すタイミング図である。
図５２は、読み出し動作中かつリザーブ状態中にリフレッシュコマンドが発生したときのＦＣＲＡＭの動作を示すタイミング図である。
図５３は、読み出し動作中かつリザーブ状態中にリフレッシュコマンドが発生したときのＦＣＲＡＭの別の動作を示すタイミング図である。
図５４は、リザーブ状態中にリフレッシュコマンドが発生したときのＦＣＲＡＭの別の動作を示すタイミング図である。
図５５は、書き込み動作中かつリザーブ状態中にリフレッシュコマンドが発生し、その後ホールド時間ＨＯＬＤを満足する読み出しコマンドが供給されたときのＦＣＲＡＭの動作を示すタイミング図である。
図５６は、本発明の半導体メモリの第５の実施形態を示すブロック図である。
図５７は、第５の実施形態におけるＦＣＲＡＭの状態遷移図である。
図５８は、リザーブ状態中に書き込みコマンドが供給されたときのＦＣＲＡＭの動作を示すタイミング図である。
図５９は、リザーブ状態中にリフレッシュコマンド（ＳＲＴＺ）および書き込みコマンドＷＲ０が順次供給されるときのＦＣＲＡＭの動作を示すタイミング図である。
図６０は、リザーブ状態中に書き込みコマンドが供給され、書き込み動作を実行中にリフレッシュコマンドが発生したときのＦＣＲＡＭの動作を示すタイミング図である。
図６１は、リザーブ状態中に書き込みコマンドおよびホールド時間を満足する読み出しコマンドが順次供給されたときのＦＣＲＡＭの動作を示すタイミング図である。
図６２は、リザーブ状態中にフレッシュコマンドが発生し、この後書き込みコマンドが供給され、リホールド時間を満足する読み出しコマンドが供給されたときのＦＣＲＡＭの動作を示すタイミング図である。
図６３は、リザーブ状態中に書き込みコマンドおよびホールド時間を満足する読み出しコマンドが供給され、書き込み動作を実行中にリフレッシュコマンドが発生したときのＦＣＲＡＭの動作を示すタイミング図である。
図６４は、ホールド期間を満足するリザーブ状態中にリフレッシュコマンドが発生し、この後書き込みコマンドが供給されるときのＦＣＲＡＭの動作を示すタイミング図である。
【発明を実施するための最良の形態】  以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体メモリの第１の実施形態を示している。図中、太線で示した信号線は、複数ビットで構成されている。図の左側の二重丸は、外部端子を示している。先頭に”／”の付いている信号および末尾に”Ｘ”の付いている信号は、負論理を示している。末尾に”Ｚ”の付いている信号は、正論理を示している。末尾に”ＰＺ”の付いている信号は、正のパルス信号として出力される。なお、以降の説明では、”チップイネーブル信号／ＣＥ”を”／ＣＥ信号”というように、信号名を略して表す場合がある。
この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してクロック非同期式のＦＣＲＡＭ（Ｆａｓｔ  Ｃｙｃｌｅ  ＲＡＭ）として形成されている。ＦＣＲＡＭは、ＤＲＡＭのメモリコアを有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭである。
ＦＣＲＡＭは、入力回路１０、エッジ検出回路１２、アドレスラッチ回路１４、リセット回路１６、セット回路１８、タイマ２０、リフレッシュ制御回路２２、アクティブ制御回路２４、コア動作制御回路２６、メモリコア２８、入出力制御回路３０、入出力回路３２および試験モード回路３４を有している。図１では、主要な信号のみを示している。各回路ブロックに入出力される信号の詳細は、図２以降に示す。
入力回路１０は、外部端子から供給されるチップイネーブル信号／ＣＥ、アドレス信号ＡＤ、書き込みイネーブル信号／ＷＥ、出力イネーブル信号／ＯＥ、ロウアーバイト信号／ＬＢ、アッパーバイト信号／ＵＢを受信する。入力回路１０は、受信した信号に応じて、内部チップイネーブル信号ＣＥＸ、内部アドレス信号ＡＤＺ、試験アドレス信号ＴＡＺ、読み出し信号ＲＤＺ、書き込み信号ＷＴＺおよび内部出力イネーブル信号ＯＥＸ等を出力する。チップイネーブル信号／ＣＥ、アドレス信号ＡＤおよび書き込みイネーブル信号／ＷＥは、メモリコア２８に読み出し動作または書き込み動作を実行させるための外部アクセス信号である。なお、本発明を、２つのチップイネーブル信号／ＣＥ１、ＣＥ２が供給されるＦＣＲＡＭに適用してもよい。
エッジ検出回路１２は、内部アドレス信号ＡＤＺまたは内部チップイネーブル信号ＣＥＸの遷移エッジを検出したときに、アドレス遷移信号ＡＴＤＰＺ（遷移検出信号）を出力する。
アドレスラッチ回路１４は、内部アドレス信号ＡＤＺおよびリフレッシュ制御回路２２内のリフレッシュアドレスカウンタが生成するリフレッシュアドレス信号ＲＦＡＺをラッチし、ラッチした信号のいずれかをラッチアドレス信号ＲＡＸとして出力する。
リセット回路１６は、アドレス遷移信号ＡＴＤＰＺに応答してタイマセット信号ＨＴＳＺを出力する。リセット回路１６は、読み出し動作時に、アドレス遷移信号ＡＴＤＰＺまたはタイマ２０からのホールド終了信号ＨＴＰＺに応答してタイマリセット信号ＨＴＲＰＺを出力する。タイマリセット信号ＨＴＲＰＺは、書き込み動作時に高レベルに固定される。セット回路１８は、タイマセット信号ＨＴＳＺに応答してタイマセット信号ＨＴＳＰＺを出力する。
タイマ２０は、タイマリセット信号ＨＴＲＰＺを受けたとき内部を初期化し、タイマセット信号ＨＴＳＰＺを受けたとき動作を開始する。タイマリセット信号ＨＴＲＰＺは、書き込み動作中に高レベルに固定されるため、タイマ２０は動作しない。読み出し動作を開始するためのホールド終了信号ＨＴＰＺは、タイマ２０の動作開始から所定時間後に出力される。このように、ホールド終了信号ＨＴＰＺは、アドレス信号ＡＤまたはチップイネーブル信号／ＣＥの変化から所定時間（ホールド時間）後に出力される。
リフレッシュ制御回路２２は、セルフリフレッシュタイマ（リフレッシュ要求回路）を内蔵しており、セルフリフレッシュタイマが周期的に出力するリフレッシュ要求（後述する図７のセルフリフレッシュ信号ＳＲＴＺ）に応じてリフレッシュ要求信号ＲＲＥＱＺおよびリフレッシュ起動信号ＲＥＦＰＺを出力する。リフレッシュ起動信号ＲＥＦＰＺの出力は、メモリコア２８が動作していることを示すコア信号ＣＯＲＥＺの出力中およびホールド終了信号ＨＴＰＺの出力中にマスクされる。
アクティブ制御回路２４は、読み出し動作の開始要求を示すホールド終了信号ＨＴＰＺを受けたときに読み出し動作を要求する読み出し起動信号ＲＡＣＴＰＺを出力する。すなわち、ホールド終了信号ＨＴＰＺは、メモリコア２８を動作させるためのアクセス要求信号である。また、アクティブ制御回路２４は、書き込み動作の開始要求を示す書き込み信号ＷＴＺを受けたときに書き込み起動信号ＷＡＣＴＰＺを出力する。ＲＡＣＴＰＺ信号およびＷＡＣＴＰＺ信号の出力は、メモリコア２８の動作中を示すコア信号ＣＯＲＥＺおよびリフレッシュ要求信号ＲＲＥＱＺの出力中にマスクされる。
コア動作制御回路２６は、ＲＡＣＴＰＺ信号、ＷＡＣＴＰＺ信号およびＲＥＦＰＺ信号のいずれかを受けたとき、コア信号ＣＯＲＥＺおよびコア動作信号ＲＡＳＺを出力する。コア信号ＣＯＲＥＺの活性化期間は、メモリコア２８の動作中を示す。コア動作制御回路２６は、ＲＡＣＴＰＺ信号およびＷＡＣＴＰＺ信号に応答して読み出し信号ＲＥＡＤＺおよび書き込み信号ＷＲＩＴＥＺをそれぞれ出力する。
メモリコア２８は、マトリックス状に配置された複数の揮発性のメモリセルＭＣと、メモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線ＢＬと、ビット線ＢＬに接続された複数のセンスアンプＳＡとを有している。メモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬとの間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。
メモリコア２８は、コア動作信号ＲＡＳＺを受けて動作を開始し、ラッチアドレス信号ＲＡＸに応じたワード線ＷＬを選択する。ワード線ＷＬの選択により、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかが実行される。具体的には、メモリコア２８は、ＲＡＳＺ信号およびＲＥＡＤＺ信号を受けるとき読み出し動作を実行し、ＲＡＳＺ信号およびＷＲＩＴＥＺ信号を受けるとき書き込み動作を実行し、ＲＡＳＺ信号のみを受けるとき（ＲＥＡＤＺ信号およびＷＲＩＴＥＺ信号は非活性化）リフレッシュ動作を実行する。メモリコア２８は、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行した後、ビット線ＢＬを所定の電圧にリセットするプリチャージ動作を実行する。プリチャージ動作は外部コマンドを受けることなく自動的に実行される。
入出力制御回路３０は、読み出し動作時に、メモリコア２８からの読み出しデータを入出力回路３２に転送する。入出力制御回路３０は、書き込み動作時に、入出力回路３２を介して外部から供給される書き込みデータをメモリコア２８に転送する。
入出力回路３２は、書き込みデータを外部端子を介して受信し、読み出しデータを外部端子に出力する。また、入出力回路３２は、試験モード回路３４からのホールド計測信号ＨＴＭＺをデータ端子ＤＱの最下位ビットに出力する。
試験モード回路３４は、外部端子および入力回路１０を介して供給される信号に応じて、ＦＣＲＡＭを試験モードに移行し、内部試験を実行するための試験制御信号ＴＥＳＺ（後述するＴＥＳ６４Ｚ、ＴＥＳ６５Ｚ、ＴＥＳ０３Ｚ等）を出力する。試験モード回路３４は、ホールド周期を計測する試験モード（試験ＴＥＳ６５）に移行したときに、タイマ２０がホールド時間を計測していることを示すホールド計測信号ＨＴＭＺをデータ端子ＤＱに出力する第２試験回路として動作する。
図２は、図１に示した入力回路１０の詳細を示している。一点鎖線で示したブロック（例えば１０ｄ）は、複数形成されていることを示す。入力回路１０は、／ＣＥ信号、／ＯＥ信号、／ＷＥ信号およびアドレス信号ＡＤをそれぞれ受信するＣＥバッファ１０ａ、ＯＥバッファ１０ｂ、ＷＥバッファ１０ｃおよびアドレスバッファ１０ｄを有している。
ＣＥバッファ１０ａは、／ＣＥ信号をＣＥＸ信号として出力する。ＣＥバッファ１０ａは、他の信号でゲーティングされていないため、ＣＥＸ信号は、／ＣＥ信号の変化に応じて直接変化する。ＯＥバッファ１０ｂは、ＣＥＸ信号が低レベルのときに動作し、／ＯＥ信号をＯＥＸ信号として出力する。
ＷＥバッファ１０ｃは、ＣＥＸ信号が低レベルのときに動作し、ＷＴＺ信号またはＲＤＺ信号を出力する。ＷＴＺ信号は、書き込み動作時に、／ＷＥ信号（低レベル期間を有する負のパルス信号）が供給されたときに、／ＷＥ信号に同期して出力される（高レベル期間を有する正のパルス信号）。ＲＤＺ信号は、読み出し動作時に、高レベルの／ＷＥ信号に応じて高レベルに維持される。ＷＥバッファ１０ｃのＤＥＬＡＹ１は、遅延回路を示している。遅延回路ＤＥＬＡＹ１は、／ＷＥ信号のノイズによりＷＴＺ信号が出力されることを防止する。具体的には、ＷＥバッファ１０ｃは、遅延回路ＤＥＬＡＹ１の遅延時間以下のパルス幅を有する／ＷＥ信号を受けたとき、ＷＴＺ信号を生成しない。なお、以降の図面において、遅延回路は、ＤＥＬＡＹｎ（ｎ：整数）と表示する。
アドレスバッファ１０ｄは、ラッチ１０ｅ、クロックトインバータ１０ｆ、ラッチ１０ｇおよびゲート回路１０ｈを有している。ラッチ１０ｅは、ＣＥＸ信号の低レベル時にアドレス信号ＡＤを受信し、ＣＥＸ信号の高レベル時にＡＤ信号をラッチする。クロックトインバータ１０ｆは、ＷＴＺ信号の低レベル時にオンし、ＡＤ信号をラッチ１０ｇに転送する。すなわち、クロックトインバータ１０ｆは、書き込みイネーブル信号／ＷＥが低レベルの期間にオンする。ラッチ１０ｇに転送されたＡＤ信号は、アドレス信号ＡＤＺとして出力される。ラッチ１０ｇは、ＷＴＺ信号の立ち上がりエッジに同期してアドレス信号ＡＤをラッチする。すなわち、ラッチ１０ｇは、書き込み動作時のみアドレス信号ＡＤをラッチする。ゲート回路１０ｈは、ＷＴＺ信号の高レベル時に、ＡＤ信号を試験アドレス信号ＴＡＺとして出力する。試験アドレス信号ＴＡＺは、試験モード回路３４に出力され、試験モードへのエントリ、試験モード中に実行する試験の選択および試験モードからのイクジット（通常動作モード時への移行）に使用するアドレス信号として使用される。
図３は、図１に示したエッジ検出回路１２の詳細を示している。
エッジ検出回路１２は、ＡＤＺ信号のエッジ検出部１２ａ、ＣＥＸ信号のエッジ検出部１２ｂおよびＯＲ回路１２ｃを有している。エッジ検出部１２ａは、ＡＤＺ信号の立ち上がりエッジを検出するクロックトインバータ１２ｄと、ＡＤＺ信号の立ち下がりエッジを検出するクロックトインバータ１２ｅとを有している。エッジ検出部１２ａは、ＡＤＺ信号の立ち上がりエッジおよび立ち下がりエッジを検出したときに、アドレス遷移信号ＡＴＤＺ（ＡＴＤ００Ｚ，ＡＴＤ０１Ｚ、．．．：正パルス）を出力する。
エッジ検出部１２ｂは、ＣＥＸ信号の立ち下がりエッジに同期してチップイネーブル遷移信号ＣＴＤＡＺを出力する。また、エッジ検出部１２ｂは、ＣＥＸ信号と同じ論理の内部チップイネーブル信号ＣＴＤＲＺを出力する。ＣＴＤＲＺ信号は、タイマ２０のリセット信号として使用される。
ＯＲ回路１２ｃは、複数ビットのアドレス遷移信号ＡＴＤＺおよびチップイネーブル遷移信号ＣＴＤＡＺのいずれかをアドレス遷移信号ＡＴＤＰＺとして出力する。図においては、ＯＲ回路１２ｃは、５ビットのアドレス遷移信号ＡＴＤＺを受信しているが、実際には、外部アドレス端子と同じビット数のアドレス遷移信号ＡＴＤＺを受信する。
図４は、図１に示したアドレスラッチ回路１４の詳細を示している。
アドレスラッチ回路１４は、ラッチ部１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅおよびスイッチ１４ｆを有している。ラッチ部１４ａは、リフレッシュ制御回路２２のセルフリフレッシュタイマから周期的に出力されるセルフリフレッシュ信号ＳＲＴＺの高レベル期間にＲＦＡＺ信号を受信し、ＳＲＴＺ信号の立ち下がりエッジに同期してＲＦＡＺ信号をラッチする。ラッチされたＲＦＡＺ信号は、リフレッシュ動作を起動するリフレッシュ起動信号ＲＥＦＰＺに同期して出力される。ＳＲＴＺ信号およびＲＥＦＰＺ信号を生成する回路については、後述する図７で説明する。
ラッチ部１４ｂは、ラッチ部１４ａと同じ回路である。ラッチ部１４ｂは、タイマセット信号ＨＴＳＰＺまたは試験制御信号ＴＥＳＴ６４Ｚの高レベル期間に読み出しアドレス（ＡＤＺ信号）を受信し、ＨＴＳＰＺ信号またはＴＥＳＴ６４Ｚ信号の立ち下がりエッジに同期して読み出しアドレスをラッチする。すなわち、ラッチ部１４ｂは、ＨＴＳＰＺ信号またはＴＥＳＴ６４Ｚ信号が高レベルのとき、ラッチ動作を行わない。ラッチされた読み出しアドレスは、読み出し動作の要求信号であるＲＡＣＴＺ信号に同期して出力される。
ラッチ部１４ｃは、ラッチ部１４ａと同じ回路である。ラッチ部１４ｃは、書き込み信号ＷＴＺの高レベル期間に書き込みアドレス（ＡＤＺ信号）を受信しＷＴＺ信号の立ち下がりエッジ（／ＷＥ信号の立ち上がりエッジ）に同期して書き込みアドレス（ＡＤＺ信号）をラッチする。ラッチされた書き込みアドレスは、書き込み動作の要求信号であるＷＡＣＴＺ信号に同期して出力される。
ラッチ部１４ｄは、ＲＡＣＴＺ信号またはＷＡＣＴＺ信号の立ち下がりエッジに同期してラッチ部１４ｂまたはラッチ部１４ｃの出力レベルをラッチする。スイッチ１４ｆは、読み出し動作を起動する読み出し起動信号ＲＡＣＴＰＺまたは書き込み動作を起動する書き込み起動信号ＷＡＣＴＰＺの高レベル時にオンし、ラッチ部１４ｄの出力をラッチ部１４ｅに接続する。ラッチ部１４ｅは、ＲＥＦＰＺ信号、ＲＡＣＴＰＺ信号およびＷＡＣＴＰＺ信号のいずれかの立ち下がりエッジに同期して、ラッチ部１４ａの出力またはラッチ部１４ｄの出力のいずれかをラッチする。ラッチ部１４ｅにラッチされたアドレス信号は、メモリコア２８のワード線ＷＬを選択するためのロウアドレス信号として使用される。
図５は、図１に示したリセット回路１６およびセット回路１８の詳細を示している。
リセット同路１６は、ＯＲ回路１６ａおよびＡＮＤ回路１６ｂを有している。ＯＲ回路１６ａは、アドレス遷移信号ＡＴＤＰＺ、内部チップイネーブル信号ＣＴＤＲＺ、ホールド終了信号ＨＴＰＺおよび書き込み信号ＷＴＺのいずれかの高レベル時に、タイマリセット信号ＨＴＲＰＺを出力する。なお、ホールド終了信号ＨＴＰＺは、試験ＴＥＳ６５を実施するときに高レベルに変化する試験制御信号ＴＥＳ６５Ｚによりマスクされる。このため、試験ＴＥＳ６５を実施する試験モード時に、タイマリセット信号ＨＴＲＰＺは出力されない。すなわち、リセット回路１６は、タイマ２０がホールド時間経過後にリセットされることを禁止するリセット禁止回路（第２試験回路）としても動作する。このとき、後述するように、タイマ２０は、ホールド時間が経過する毎にホールド終了信号ＨＴＰＺを出力する。
ＡＮＤ回路１６ｂは、試験制御信号ＴＥＳ６４Ｚの低レベル時にアドレス遷移信号ＡＴＤＰＺをタイマセット信号ＨＴＳＺとして出力する。ＡＮＤ回路１６ｂは、試験ＴＥＳ６４を実施するときに高レベルに変化する試験制御信号ＴＥＳ６４Ｚによりアドレス遷移信号ＡＴＤＰＺをマスクし、低レベルのタイマセット信号ＨＴＳＺを出力することでタイマ２０の動作を禁止する第１試験回路として動作する。
セット回路１８は、タイマリセット信号ＨＴＳＺ（正のパルス）の立ち下がりエッジに同期してタイマセット信号ＨＴＳＰＺを出力する。すなわち、タイマリセット信号ＨＴＲＰＺは、常にタイマリセット信号ＨＴＲＰＺの出力後に出力される。このため、図６に示すタイマ２０のフリップフロップ２０ｆのセット端子およびリセット端子に同時に信号が供給されることが防止される。この結果、タイマ２０の誤動作が防止される。
図６は、図１に示したタイマ２０の詳細を示している。
タイマ２０は、クロック生成回路２０ａ、３つの１ビットカウンタ２０ｂ、２０ｃ、２０ｄおよびホールド出力回路２０ｅを有している。クロック生成回路２０ａは、フリップフロップ２０ｆおよびフリップフロップ２０ｆの出力により動作が制御されるオシレータ２０ｇを有している。フリップフロップ２０ｆは、タイマセット信号ＨＴＳＰＺの立ち上がりエッジに同期してセットされ、タイマリセット信号ＨＴＲＰＺまたはスタータ信号ＳＴＴＺの立ち上がりエッジに同期してリセットされる。オシレータ２０ｇは、フリップフロップ２０ｆのセットに応じて動作を開始し、遅延回路ＤＥＬＡＹ６の遅延時間に２倍の周期を有する内部クロック信号ＨＴＯＳＣＺを生成する。また、オシレータ２０ｇは、フリップフロップ２０ｆのリセットに応じて動作を停止する。スタータ信号ＳＴＴＺは、ＦＣＲＡＭのパワーオン時の所定期間に高レベルに変化する信号である。論理回路２１ｇは、オシレータ２０ｇの動作中（ホールド時間の計測中）を示すホールド信号ＨＯＬＤＺを出力する。
１ビットカウンタ２０ｂは、一般的な回路であるので詳細な説明を省略する。３つの１ビットカウンタ２０ｂ、２０ｃ、２０ｄは、直列に接続され、キャリー信号ＨＴＣ０Ｚ、ＨＴＣ１Ｚ、ＨＴＣ２Ｚをそれぞれ出力する３ビットカウンタを構成している。１ビットカウンタ２０ｂ、２０ｃ、２０ｄは、タイマリセット信号ＨＴＲＰＺを受けたときにリセットされる。
ホールド出力回路２０ｅは、検出回路２０ｈおよびセレクタ２０ｉを有している。検出回路２０ｈは、キャリー信号ＨＴＣ０Ｚ、ＨＴＣ１Ｚ、ＨＴＣ２Ｚが全て高レベルに変化したことを検出したときに、低レベルのホールド検出信号ＨＤＥＴをセレクタ２０ｉに出力する。ホールド検出信号ＨＤＥＴにより検出回路２０ｈのフリップフロップは自己リセットされ、ホールド検出信号ＨＤＥＴは、遅延回路ＤＥＬＡＹ７の遅延時間後に低レベルに変化する。セレクタ２０ｉは、試験制御信号ＴＥＳ６４Ｚが低レベルのとき（通常動作モード時）、ホールド検出信号ＨＤＥＴに同期してホールド終了信号ＨＴＰＺを出力する。すなわち、１ビットカウンタ２０ｂ、２０ｃ、２０ｄおよびホールド出力回路２０ｅは、内部クロック信号ＨＴＯＳＣＺのパルス数をカウントすることでホールド時間を計測し、ホールド時間の経過後にホールド終了信号ＨＴＰＺを出力するカウンタとして動作する。また、セレクタ２０ｉは、試験ＴＥＳ６４（ホールド時間を計測しない試験モード）の実施中に高レベルに変化する試験制御信号ＴＥＳ６４Ｚを受けているとき、アドレス遷移信号ＡＴＤＰＺに同期してホールド終了信号ＨＴＰＺ（アクセス要求信号）を強制的に出力する第１試験回路として動作する。
なお、クロック生成回路２０ａの遅延回路ＤＥＬＡＹ６を、ヒューズを有する可変遅延回路で構成し、可変遅延回路の遅延時間をヒューズのプログラム状態に応じて変更可能にしてもよい。
図７は、図１に示したリフレッシュ制御回路２２の詳細を示している。
リフレッシュ制御回路２２は、パルス生成回路２２ａおよびリフレッシュ起動回路２２ｂを有している。パルス生成回路２２ａは、セルフリフレッシュタイマから周期的に出力されるセルフリフレッシュ信号ＳＲＴＺ（リフレッシュ要求信号）の立ち上がりエッジに同期してセルフリフレッシュ信号ＳＲＴＰＺを出力する。
リフレッシュ起動回路２２ｂは、第１保持回路２２ｃ（リフレッシュ保持回路）、第２保持回路２２ｄおよびマスク回路２２ｅを有している。第１保持回路２２ｃのフリップフロップは、セルフリフレッシュ信号ＳＲＴＰＺまたはセルフリフレッシュ信号ＴＳＲＴＺの立ち上がりエッジに同期してセットされ、リフレッシュ起動信号ＲＥＦＰＺの立ち上がりエッジから所定時間後にリセットされる。フリップフロップのセットにより、リフレッシュ要求信号ＲＲＥＱＺが高レベルに変化する。セルフリフレッシュ信号ＴＳＲＴＺは、後述する試験ＴＥＳ０３時に、ホールド終了信号ＨＴＰＺに同期して出力されるリフレッシュ要求信号である。すなわち、リフレッシュ起動回路２２ｂは、読み出し要求に応答して強制的に出力されるリフレッシュ要求（ＴＳＲＴＺ信号）に対応するリフレッシュ動作を開始する第３試験回路としても動作する。
第１保持回路２２ｃの出力は、遅延回路ＤＥＬＡＹ９およびＮＡＮＤゲートを介して第２保持回路２２ｄのセット端子に接続されている。ＮＡＮＤゲートは、マスク信号ＲＭＳＫＸの高レベル時に第１保持回路２２ｃの出力レベルを第２保持回路２２ｄに伝達し、マスク信号ＲＭＳＫＸの低レベル時に第１保持回路２２ｃの出力レベルの第２保持回路２２ｄへの伝達をマスクする。
第２保持回路２２ｄのフリップフロップは、第１保持回路２２ｃのフリップフロップのセットから遅延回路ＤＥＬＡＹ９の遅延時間後にセットされる。フリップフロップのセットにより、リフレッシュ動作を起動するリフレッシュ起動信号ＲＥＦＰＺは、高レベルに変化する。第２保持回路２２ｄのフリップフロップは、リフレッシュ起動信号ＲＥＦＰＺの立ち上がりエッジから遅延回路ＤＥＬＡＹ１０の遅延時間後にリセットされる。フリップフロップのリセットにより、リフレッシュ起動信号ＲＥＦＰＺは、低レベルに変化する。すなわち、第２保持回路２２ｄは、パルス生成回路としても動作する。
第２保持回路２２ｄのセットタイミング（リフレッシュ要求の発生からリフレッシュ動作の起動まで）を、遅延回路ＤＥＬＡＹ９により遅らせることで、書き込み要求とリフレッシュ要求とが同時に発生した場合に、書き込み動作がリフレッシュ動作より優先して実行される。すなわち、遅延回路ＤＥＬＡＹ９により、書き込み動作は、リフレッシュ動作より優先して実行される。より具体的には、遅延回路ＤＥＬＡＹ９の遅延時間を、書き込み要求信号ＷＡＣＴＺからコア信号ＣＯＲＥＺが生成されるまでの時間以上に設定することで、書き込み動作とリフレッシュ動作が競合したときの誤動作が防止される。
マスク回路２２ｅは、ホールド終了信号ＨＴＰＺおよびコア信号ＣＯＲＥＺの高レベル期間にマスク信号ＲＭＳＫＸを低レベルに変化させる。また、マスク回路２２ｅは、リフレッシュ要求信号ＲＲＥＱＺの低レベル時にホールド信号ＨＯＬＤＺの立ち上がりエッジに同期してフリップフロップをセットし、リフレッシュ要求信号ＲＲＥＱＺの高レベル時にホールド信号ＨＯＬＤＺの立ち下がりエッジに同期してフリップフロップをリセットする。フリップフロップのセットおよびリセットにより、マスク信号ＲＭＳＫＸは、低レベルおよび高レベルにそれぞれ変化する。また、第１保持回路２２ｃにリフレッシュ要求が保持された後（＝リフレッシュ要求信号ＲＲＥＱＺが高レベルに変化した後）、ホールド信号ＨＯＬＤＺによりマスク信号ＲＭＳＫＸが活性化されることは禁止される。すなわち、３入力ＮＯＲゲートの出力に接続されたＮＡＮＤゲートは、メモリコア２８の動作中およびホールド時間の計測中にリフレッシュ起動信号ＲＥＦＰＺの出力を禁止し、メモリコア２８の非動作中およびホールド時間の非計測中に第１保持回路２２ｃにリフレッシュ要求が保持されている場合にリフレッシュ起動信号ＲＥＦＰＺを出力を許可するリフレッシュマスク回路として動作する。
図８は、図１に示したアクティブ制御回路２４の詳細を示している。アクティブ制御回路２４は、アクティブ生成回路２４ａ、アクティブ出力制御回路２４ｂおよび書き込み制御回路２４ｃを有している。
アクティブ生成回路２４ａは、通常動作時にホールド終了信号ＨＴＰＺを読み出し要求信号ＲＡＣＴＺ（アクセス要求信号）として出力し、試験モード時（ＴＥＳ６５Ｚ信号の高レベル時）に読み出し要求信号ＲＡＣＴＺを低レベルに固定する。また、アクティブ生成回路２４ａは、書き込み禁止信号ＷＡＰＣＴＬＸの低レベル時に、書き込み信号ＷＴＺの立ち下がりエッジ（書き込みイネーブル信号／ＷＥの立ち上がりエッジ）に同期して、書き込み要求信号ＷＡＣＴＺ（アクセス要求信号）を出力する。すなわち、アクティブ生成回路２４ａは、／ＷＥ信号のアクティブ期間の終了に同期して書き込み要求信号ＷＡＣＴＺを出力する書き込み制御回路として動作する。書き込み要求信号ＷＡＣＴＺは、書き込み禁止信号ＷＡＰＣＴＬＸの低レベル時に低レベルに固定される。
アクティブ出力制御回路２４ｂは、フリップフロップ２４ｄ、ＮＡＮＤゲート２４ｅ、フリップフロップ２４ｆ、フリップフロップ２４ｇおよびゲート回路２４ｈを有している。フリップフロップ２４ｄは、読み出し要求信号ＲＡＣＴＺ、書き込み要求信号ＷＡＣＴＺ、および試験モード中（ＴＥＳ０３Ｚの高レベル時）にリフレッシュ起動信号ＲＥＦＰＺに応答して出力される試験読み出し要求信号ＴＲＡＣＴＺのいずれかを保持する。すなわち、アクティブ出力制御回路２４ｂは、試験モード時に、リフレッシュ動作に応答して出力される試験読み出し要求信号ＴＲＡＣＴＺに対応する読み出し動作を開始する第３試験回路としても動作する。試験モードへのエントリ中、書き込み要求信号ＷＡＣＴＺのフリップフロップ２４ｄ、２４ｇへの入力は、書き込み禁止信号ＴＷＡＰＣＴＬＸの低レベルによりマスクされる。すなわち、アクティブ出力制御回路２４ｂは、試験モードに以降するために供給される／ＷＥ信号に応答して書き込み動作が実行されることを禁止する書き込みマスク回路としても動作する。
ＮＡＮＤゲート２４ｅは、コア信号ＣＯＲＥＺの出力中で（メモリコア２８の動作中）、読み出し要求信号ＲＡＣＴＺが低レベルでリフレッシュ要求信号ＲＲＥＱＺの出力中に、フリップフロップ２４ｄの出力レベルがフリップフロップ２４ｆに伝達されることをマスクする。すなわち、ＮＡＮＤゲート２４ｅは、メモリコア２８の動作中に読み出し起動信号ＲＡＣＴＰＺおよび書き込み起動信号ＷＡＣＴＰＺの出力を禁止し、メモリコア２８の非動作中に読み出し起動信号ＲＡＣＴＰＺおよび書き込み起動信号ＷＡＣＴＰＺの出力を許可するアクセスマスク回路として動作する。
フリップフロップ２４ｆは、ＮＡＮＤゲート２４ｅの出力をラッチする。フリップフロップ２４ｇは、書き込み要求信号ＷＡＣＴＺの低レベル時（読み出し動作）に低レベルを出力し、書き込み要求信号ＷＡＣＴＺの高レベル時（書き込み動作）に高レベルを出力する。ゲート回路２４ｈは、フリップフロップ２４ｇの出力に応じて読み出し起動信号ＲＡＣＴＰＺまたは書き込み起動信号ＷＡＣＴＰＺを出力する。フリップフロップ２４ｄ、２４ｆ、２４ｇは、フリップフロップ２４ｆがセットされた後、遅延回路ＤＥＬＡＹ１２の遅延時間だけ遅れてリセットされる。
書き込み制御回路２４ｃは、フリップフロップ２４ｉ、２４ｊを有している。フリップフロップ２４ｉは、書き込み要求信号ＷＡＣＴＺを受けてセットされ、フリップフロップ２４ｊのセット中にプリチャージ信号ＰＲＥＤＺを受けたときにリセットされる。書き込み禁止信号ＷＡＰＣＴＬＸは、フリップフロップ２４ｉに応答して低レベルに変化する。プリチャージ信号ＰＲＥＤＺは、メモリコア２８のプリチャージ動作完了後に出力される。
フリップフロップ２４ｊは、書き込み要求信号ＷＡＣＴＺ、ＷＡＣＴＰＺがともに高レベルのときセットされ、プリチャージ信号ＰＲＥＤＺを受けたときにリセットされる。このように、書き込み制御回路２４ｃは、書き込み動作が終了する前に次の書き込みイネーブル信号／ＷＥが供給されたときに、書き込み要求信号ＷＡＣＴＺが書き込み起動信号ＷＡＣＴＰＺとして出力されることを禁止する。すなわち、／ＷＥ信号のノイズによる誤動作が防止される。
図９は、図１に示したコア動作制御回路２６の詳細を示している。
コア動作制御回路２６は、フリップフロップ２６ａ、２６ｂ、２６ｃを有している。フリップフロップ２６ａは、リフレッシュ起動信号ＲＥＦＰＺ、読み出し起動信号ＲＡＣＴＰＺまたは書き込み起動信号ＷＡＣＴＰＺを受けたときにセットされ、図１に示したメモリコア２８の動作中を示すコア信号ＣＯＲＥＺを出力する。フリップフロップ２６ａは、スタータ信号ＳＴＴＺまたはプリチャージ信号ＰＲＥＤＺを受けたときにリセットされる。
フリップフロップ２６ｂは、リフレッシュ起動信号ＲＥＦＰＺ、読み出し起動信号ＲＡＣＴＰＺまたは書き込み起動信号ＷＡＣＴＰＺを受けたときにセットされ、メモリコア２８に読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行させるためのコア動作信号ＲＡＳＺを出力する。フリップフロップ２６ｂは、スタータ信号ＳＴＴＺまたはプリチャージ動作中を示すプリチャージ信号ＰＲＥＺを受けたときにリセットされる。
フリップフロップ２６ｃは、読み出し起動信号ＲＡＣＴＰＺを受けたときにセットされ、メモリコア２８内の読み出し動作を制御するための読み出し信号ＲＥＡＤＺを出力する。フリップフロップ２６ｃは、リフレッシュ起動信号ＲＥＦＰＺまたは書き込み起動信号ＷＡＣＴＰＺを受けたときにリセットされる。
図１０〜図１２は、図１に示した試験モード回路３４の詳細を示している。本実施形態のＦＣＲＡＭは、メモリコア２８の動作に関連する３つの試験モード（ＴＥＳ６５、ＴＥＳ６４、ＴＥＳ０３）を含む複数の試験モードを有している。試験ＴＥＳ６５では、図１に示したタイマ２０がリセットされることなく強制的に動作を続けることで、ホールド時間が計測される。試験ＴＥＳ６４では、タイマ２０の動作が強制的に禁止され、アドレス遷移信号ＡＴＤＰＺに同期してホールド終了信号ＨＴＰＺが生成される。すなわち、読み出し動作をアドレス遷移信号ＡＴＤＰＺに同期して開始することで、メモリコア２８の読み出し動作時間の実力値が測定される。試験ＴＥＳ０３では、ＦＣＲＡＭのサイクル時間を決めるワーストアクセス時間が測定される。
図１０において、試験ＴＥＳ６５時に動作するホールド計測回路３４ａは、４ビットのシフトレジスタを有している。ホールド計測回路３４ａは、１回目のホールド終了信号ＨＴＰＺを受けたときにホールド計測信号ＨＴＭＺを高レベルに変化させ、４回目のホールド終了信号ＨＴＰＺを受けたときにホールド計測信号ＨＴＭＺを低レベルに変化させる。このため、ホールド計測信号ＨＴＭＺの高レベル期間は、タイマ周期の３倍になる。すなわち、ホールド計測回路３４ａは、最初のホールド終了信号ＨＴＰＺに応答してホールド計測信号ＨＴＭＺを出力し、その後ホールド終了信号ＨＴＰＺを３回受けたときにホールド計測信号ＨＴＭＺの出力を停止するタイマ出力回路（第２試験回路）として動作する。
試験ＴＥＳ６５時、ホールド計測信号ＨＴＭＺのレベルは、データ端子ＤＱの最下位ビット（ＤＱ０）に出力される。したがって、ＬＳＩテスタによりＦＣＲＡＭを試験モードに移行し、データ端子ＤＱ０の高レベル期間を測定することで、タイマ２０の動作時間を評価できる。図６に示した遅延回路ＤＥＬＡＹ６がヒューズを有する可変遅延回路で構成される場合、試験工程において、例えば、製造ロット毎にアクセス時間の実力に応じて遅延回路ＤＥＬＡＹ６の遅延時間を調整することで、アドレス遷移信号ＡＴＤＰＺの変化からメモリコア２８が読み出し動作を開始するまでのホールド時間を最適な値に設定できる。
試験ＴＥＳ０３時に動作するリフレッシュ制御回路３４ｂ（第３試験回路）は、ホールド終了信号ＨＴＰＺおよびリフレッシュ起動信号ＲＥＦＰＺを、セルフリフレッシュ信号ＴＳＲＴＺおよび試験読み出し要求信号ＴＲＡＣＴＺとしてそれぞれ出力する。すなわち、ワーストアクセス時間を評価する試験ＴＥＳ０３時には、タイマ２０から出力されるホールド終了信号ＨＴＰＺに同期してリフレッシュ制御回路２２にリフレッシュ要求が強制的に発行され、リフレッシュ制御回路２２から出力されるリフレッシュ起動信号ＲＥＦＰＺに同期して読み出し動作が強制的に要求される。
書き込みマスク回路３４ｃは、試験モードのエントリ時（エントリ信号ＴＭＥＮＴＺの高レベル）に書き込み禁止信号ＴＷＡＰＣＴＬＸを低レベルに変化させる。ＴＷＡＰＣＴＬＸ信号の低レベルにより、図８に示したアクティブ出力制御回路２４ｂに書き込み要求信号ＷＡＣＴＺが供給されることがマスクされる。このため、試験モードへのエントリ時に変化する／ＷＥ信号によりメモリコア２８が書き込み動作を開始することが防止される。書き込みマスク回路３４ｃは、書き込み要求信号ＷＡＣＴＺの出力から遅延回路ＤＥＬＡＹ１３の遅延時間だけ遅れて書き込み禁止信号ＴＷＡＰＣＴＬＸを高レベルに戻す。
図１１において、試験アドレス生成回路３４ｄは、試験イネーブル信号ＴＡＥＮＺの高レベル時に動作し、アドレス端子ＡＤを介して供給される４ビットのアドレス信号ＴＡ０１Ｚ−ＴＡ０４Ｚを受信し、アドレス信号ＴＡ０１Ｚ−ＴＡ０４Ｚと同じ論理のアドレス信号ＴＡ０１ＣＺ−ＴＡ０４ＣＺおよびアドレス信号ＴＡ０１Ｚ−ＴＡ０４Ｚと逆の論理のアドレス信号ＴＡ０１ＣＸ−ＴＡ０４ＣＸを生成する。
試験エントリ回路３４ｅは、後述する図１２に示すように、アッパーバイト信号／ＵＢ（ＵＢＢ０Ｚ）、ロウアーバイト信号／ＬＢ（ＬＢＢ０Ｚ）、チップイネーブル信号／ＣＥ（Ｃ１ＢＺ）、出力イネーブル信号（ＯＥＢＮ）および書き込みイネーブル信号／ＷＥ（ＷＥＢＺ）に応じて試験イネーブル信号ＴＡＥＮＺを高レベルに変化させ、試験イネーブル信号ＴＡＥＮＺの高レベル時に供給されるアドレス信号ＴＡ０１ＣＺ−ＴＡ０４ＣＺ、ＴＡ０１Ｚ−ＴＡ０４Ｚに応じて、試験エントリ信号ＴＭＥＮＴＰＸを出力する。
試験イクジット回路３４ｆは、試験モード中（エントリ中）に所定の組み合わせのアドレス信号ＴＡ０１Ｚ−ＴＡ０４Ｚを受けたとき、またはスタータ信号ＳＴＴＺを受けたとき、試験イクジット信号ＭＥＸＩＴＰＺを出力する。
試験起動回路３４ｇは、試験モード中（エントリ中）に所定の組み合わせのアドレス信号ＴＡ０１Ｚ−ＴＡ０４Ｚを受けたとき、所定の試験を実行するための試験信号ＴＥＳＺ（ＴＥＳ０３Ｚ、ＴＥＳ６４Ｚ、ＴＥＳ６５Ｚ等）を出力する。すなわち、試験起動回路３４ｇは、所定の試験を選択する試験デコード回路として動作する。試験起動回路３４ｇは、試験イクジット信号ＭＥＸＩＴＰＺを受けたとき、試験信号ＴＥＳＺの出力を停止する。
図１２は、図１１に示した試験エントリ回路３４ｅの詳細を示している。
試験エントリ回路３４ｅは、組み合わせ回路３４ｈ、エントリパルス信号ＥＮＴＰＸの低レベル時に活性化させるアドレスデコーダ３４ｉ、３４ｊ、３４ｋ、およびゲート回路を介して直列に接続されエントリパルス信号ＥＮＴＰＸにより動作するラッチ３４ｍ、３４ｎ、３４ｏを有している。組み合わせ回路３４ｈは、アッパーバイト信号／ＵＢおよびロウアーバイト信号／ＬＢが高レベルで、チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥおよび出力イネーブル信号／ＯＥが低レベルのときに、試験イネーブル信号ＴＡＥＮＺを出力する。試験イネーブル信号ＴＡＥＮＺの出力に応答してエントリパルス信号ＥＮＴＰＸが出力される。
アドレスデコーダ３４ｉは、アドレス信号ＡＤ１−ＡＤ４が”１１１１”のとき高レベルを出力する。アドレスデコーダ３４ｊは、アドレス信号ＡＤ１−ＡＤ４が”０１１１”のとき高レベルを出力する。アドレスデコーダ３４ｋは、アドレス信号ＡＤ１−ＡＤ４が”１０１１”のとき高レベルを出力する。アドレスデコーダ３４ｉ、３４ｊ、３４ｋは、／ＯＥ信号がクロッキングされることで、ラッチ動作する。
ラッチ３４ｍは、アドレスデコーダ３４ｉの出力レベルをラッチする。ラッチ３４ｎは、ラッチ３４ｍに高レベルがラッチされているときに、アドレスデコーダ３４ｊの出力レベルをラッチする。ラッチ３４ｏは、ラッチ３４ｎに高レベルがラッチされているときに、アドレスデコーダ３４ｋの出力レベルをラッチする。そして、ラッチ３４ｏが高レベルをラッチしたときのみ、エントリパルス信号ＥＮＴＰＸの高レベル期間に試験エントリ信号ＴＭＥＮＴＰＸが低レベルに変化する。試験エントリ信号ＴＭＥＮＴＰＸの低レベルへの変化により、ＦＣＲＡＭは通常動作モードから試験モードに移行する。すなわち、試験エントリ回路３４ｅは、アドレスデコーダ３４ｉ、３４ｊ、３４ｋに所定のアドレスが連続して供給されたときのみ、ＦＣＲＡＭを試験モードに移行させる。なお、ラッチ３４ｍ、３４ｎ、３４ｏは、パワーオン後（スタータ信号ＳＴＴＸが高レベル）、書き込み要求信号ＷＡＣＴＺにより初期化される。
以下、本実施形態のＦＣＲＡＭの動作を説明する。
図１３は、本発明の基本動作（読み出し動作）を示している。
タイマ２０は、図に四角枠で示したメモリコア２８の１回の動作時間よりわずかに長いホールド時間ＨＯＬＤを計測する。そして、アドレス信号ＡＤの有効期間およびチップイネーブル信号／ＣＥのアクティブ期間がホールド時間ＨＯＬＤより長いとき、メモリコア２８が動作し、読み出し動作が実行される。また、アドレス信号ＡＤの有効期間およびチップイネーブル信号／ＣＥのアクティブ期間がサイクル時間ＴＣより短いとき、メモリコア２８の動作は無効になり、データ端子ＤＱには無効データが出力される。
アドレスＡ００、Ａ０１の有効期間がホールド時間ＨＯＬＤより短いとき（図１３（ａ））、メモリコア２８は動作せず、／ＯＥ信号が低レベルに変化したときに、データ端子ＤＱには無効データが出力される（図１３（ｂ））。メモリコア２８は、アドレス信号ＡＤの有効期間がホールド時間ＨＯＬＤより短いときに動作を開始しないため、アドレス信号ＡＤが読み出しサイクル中に変化しても、メモリセルのデータが破壊されることが防止される。本発明のＦＣＲＡＭのインタフェースを、ＳＲＡＭのインタフェースに合わせることができ、システムを変更することなく、ＳＲＡＭをＦＣＲＡＭに容易に置き換えできる。
アドレスＡ０２の有効期間がホールド時間ＨＯＬＤより長いとき（図１３（ｃ））、メモリコア２８は動作を開始する（図１３（ｄ））。しかし、アドレスＡ０２の有効期間は、サイクル時間ＴＲＣより短いため、メモリコア２８の動作は無効になる。アドレスＡ０３の有効期間は、ホールド時間ＨＯＬＤより長く、かつサイクル時間ＴＲＣより長い（図１３（ｅ））。このため、メモリコア２８の動作により読み出されたデータは、有効データとしてデータ端子ＤＱに出力される（図１３（ｆ））。
サイクル時間ＴＲＣは、試験ＴＥＳ０３により評価されるワーストアクセス時間に基づいて決められている。ワーストアクセス時間は、メモリコア動作時間に、前回のアクセスサイクルのメモリコア動作時間とリフレッシュ動作時間とを加えた値であり、メモリコア動作時間の３回分にほぼ等しい。
図１４は、読み出し動作時におけるタイマ２０の動作を示している。
まず、図３に示したエッジ検出回路１２のエッジ検出部１２ｂは、／ＣＥ信号の立ち下がりエッジに同期してチップイネーブル遷移信号ＣＴＤＡＺを出力する（図１４（ａ））。ＯＲ回路１２ｃは、ＣＴＤＡＺに応答してアドレス遷移信号ＡＴＤＰＺを出力する（図１４（ｂ））。
図５に示したリセット回路１６は、ＡＴＤＰＺ信号に応答してタイマセット信号ＨＴＳＺおよびタイマリセット信号ＨＴＲＰＺを出力する（図１４（ｃ））。セット回路１８は、ＨＴＳＺ信号の立ち下がりエッジに同期してタイマセット信号ＨＴＳＰＺを出力する（図１４（ｄ））。
図６に示したタイマ２０は、ＨＴＲＰＺによりリセットされた後、ＨＴＳＰＺ信号によりオシレータ２０ｇの動作を開始する（図１４（ｅ））。オシレータ２０ｇの動作によりカウンタ２０ｂ、２０ｃ、２０ｄが動作し、キャリー信号ＨＴＣ０Ｚ、ＨＴＣ１Ｚ、ＨＴＣ２Ｚが出力される（図１４（ｆ））。アドレスＡ００は、ＨＴＣ０Ｚ、ＨＴＣ１Ｚ、ＨＴＣ２Ｚが全て高レベルになる前に変化する（図１４（ｇ））。すなわち、アドレス信号ＡＤの有効期間がホールド時間ＨＯＬＤを満足しないため、ホールド終了信号ＨＴＰＺは出力されない（図１４（ｈ））。この結果、アドレスＡ００の読み出しサイクルは無効とされ、メモリコア２８は動作しない。
以降のサイクルでは、アドレス信号ＡＤ（Ａ０１、Ａ０２）の有効期間がホールド時間ＨＯＬＤを満足するため、ホールド終了信号ＨＴＰＺが出力される（図１４（ｉ））。そして、メモリコア２８は、読み出し動作を実行する。
図１５は、読み出し動作時におけるメモリコア２８の動作を示している。この例では、図１４と同様にアドレスＡ００、Ａ０３は、ホールド時間ＨＯＬＤを満足せず、アドレスＡ０１、Ａ０２は、ホールド時間ＨＯＬＤを満足する。図１４と同じ動作については説明を省略する。
アドレスＡ０１が供給される読み出しサイクルにおいて、図８に示したホールド終了信号ＨＴＰＺに応答して、読み出し要求信号ＲＡＣＴＺおよび読み出し起動信号ＲＡＣＴＰＺを出力する（図１５（ａ））。図９に示したコア動作制御回路２６は、読み出し起動信号ＲＡＣＴＰＺに応答して、コア動作信号ＲＡＳＺおよびコア信号ＣＯＲＥＺを出力する（図１５（ｂ））。メモリコア２８は、ＲＡＳＺ信号に応答してアドレスＡ０２に応じたワード線ＷＬを選択し、読み出し動作を実行する（図１５（ｃ））。ＲＡＳＺ信号の高レベル期間は、ワード線ＷＬの選択期間を示している。メモリセルからビット線ＢＬに読み出され、センスアンプで増幅されたデータは、図１に示した入出力制御回路３０に転送される。また、ビット線ＢＬ上で増幅されたデータは、メモリセルに再書き込みされる。
コア動作制御回路２６は、プリチャージ信号ＰＲＥＺの出力に応答してＲＡＳＺ信号を低レベルに変化させる（図１５（ｄ））。ワード線ＷＬは、ＲＡＳＺ信号の非活性化により非活性化される。ビット線ＢＬは、プリチャージ信号ＰＲＥＺに応答して所定の電圧にプリチャージされる。コア動作制御回路２６は、プリチャージ信号ＰＲＥＤＺの出力に応答してＣＯＲＥＺ信号を低レベルに変化させる（図１５（ｅ））。そして、メモリコア２８の読み出し動作が完了する。
アドレスＡ０２が供給される読み出しサイクルにおいても、上述と同様に読み出し動作が実行される。
図１６は、サイクル時間ｔＲＣを満足したときの読み出し動作を示している。メモリコア２８の動作までは、図１５と同じである。この例では、／ＣＥ信号のアクティブ期間およびアドレス信号ＡＤ（Ａ００）の有効期間がサイクル時間ｔＲＣより長いため、メモリコア２８の動作は有効になる。したがって、読み出しデータが図１の入出力回路３２に転送された後、／ＯＥ信号を立ち下げることで、データ端子ＤＱに読み出しデータが出力される。
図１７は、書き込み動作の概要を示している。
アドレス信号ＡＤ（Ａ００）は、／ＣＥ信号のアクティブ期間に変化せず保持される（図１７（ａ））。／ＷＥ信号は、／ＣＥ信号のアクティブ期間に低レベルに変化する（図１７（ｂ））。図２に示したＷＥバッファ１０ｃは、／ＷＥ信号に応答してライト信号ＷＴＺを出力する（図１７（ｃ））。図２に示したアドレスバッファ１０ｄは、ＷＴＺ信号の立ち上がりエッジに同期してアドレス信号ＡＤをラッチする。その後、ＷＴＺ信号の高レベル期間中（／ＷＥ信号の低レベル期間中）、アドレスバッファ１０ｄのクロックトインバータ１０ｆはオフする。このため、書き込み動作中（／ＷＥ信号が低レベルの期間）にアドレス信号ＡＤが変化しても、アドレス遷移信号ＡＴＤＰＺが発生することはない。
次に、／ＷＥ信号の立ち上がりエッジに同期して書き込みデータＤ００がデータ端子ＤＱに供給される（図１７（ｄ））。図８に示したアクティブ制御回路２４は、ＷＴＺ信号の立ち下がりエッジに応答して書き込み要求信号ＷＡＣＴＺを出力し（図１７（ｅ））、ＷＡＣＴＺ信号に同期して書き込み起動信号ＷＡＣＴＰＺを出力する（図１７（ｆ））。
図９に示したコア動作制御回路２６は、書き込み起動信号ＷＡＣＴＰＺに応答して、コア動作信号ＲＡＳＺおよびコア信号ＣＯＲＥＺを出力する（図１７（ｇ））。メモリコア２８は、ＲＡＳＺ信号に応答してアドレスＡ０２に応じたワード線ＷＬを選択し、書き込み動作を実行する（図１７（ｈ））。この後、コア動作制御回路２６は、プリチャージ信号ＰＲＥＺの出力に応答してＲＡＳＺ信号を低レベルに変化させる（図１７（ｉ））。ワード線ＷＬは、ＲＡＳＺ信号の非活性化により非活性化される。ビット線は、プリチャージ信号ＰＲＥＺに応答して所定の電圧にプリチャージされる。コア動作制御回路２６は、プリチャージ信号ＰＲＥＤＺの出力に応答してＣＯＲＥＺ信号を低レベルに変化させる（図１７（ｊ））。そして、メモリコア２８の書き込み動作が完了する。
図１８は、リフレッシュ動作の概要を示している。リフレッシュ動作は、図１に示したリフレッシュ制御回路２２内に形成されたリフレッシュタイマが、所定の周期でセルフリフレッシュ信号ＳＲＴＺを出力することで開始される。
図７に示したリフレッシュ制御回路２２は、ＳＲＴＺ信号の立ち上がりエッジから所定時間後にリフレッシュ起動信号ＲＥＦＰＺを出力する（図１８（ａ））。図９に示したコア動作制御回路２６は、ＲＥＦＰＺ信号に応答して、コア動作信号ＲＡＳＺおよびコア信号ＣＯＲＥＺを出力する（図１８（ｂ））。メモリコア２８は、ＲＡＳＺ信号に応答してリフレッシュアドレスカウンタが生成するリフレッシュアドレス信号ＲＦＡＺに応じたワード線ＷＬを選択し、リフレッシュ動作ＲＥＦを実行する（図１８（ｃ））。この後、上述した読み出し動作および書き込み動作と同様に、プリチャージ信号ＰＲＥＺ、ＰＲＥＤＺが出力されてプリチャージ動作が実行され（図１８（ｄ））、リフレッシュ動作ＲＥＦが完了する。
図１９は、読み出し動作におけるホールド時間中にリフレッシュ要求が発生する例を示している。／ＣＥ信号およびＡＤ信号の変化は、上述した図１５と同じである。
リフレッシュ要求（ＳＲＴＺ信号）は、アドレスＡ００の供給によるホールド時間の計測中に発生する（図１９（ａ））。アドレスＡ００は、ホールド時間ＨＯＬＤを満足しないため、このサイクルでは読み出し要求信号ＲＡＣＴＺは出力されない（図１９（ｂ））。図７に示したリフレッシュ制御回路２２は、ＳＲＴＺ信号に同期してリフレッシュ要求信号ＲＲＥＱＺを出力する（図１９（ｃ））。
リフレッシュ制御回路２２は、ホールド信号ＨＯＬＤＺの出力中に、リフレッシュ要求信号ＲＲＥＱＺの出力をマスクする。ＨＯＬＤＺ信号は、アドレスＡ００からアドレスＡ０１への変化によりタイマ２０がリセットされることで低レベルに変化する。リフレッシュ制御回路２２は、ＨＯＬＤＺ信号の非活性化に応答してマスクを解除し、リフレッシュ起動信号ＲＥＦＰＺを出力する（図１９（ｄ））。リフレッシュ要求信号ＲＲＥＱＺは、リフレッシュ起動信号ＲＥＦＰＺの出力によりリセットされる（図１９（ｅ））。
図９に示したコア動作制御回路２６は、ＲＥＦＰＺ信号に応答して、コア動作信号ＲＡＳＺおよびコア信号ＣＯＲＥＺを出力する（図１９（ｆ））。そして、メモリコア２８が動作し、リフレッシュ動作ＲＥＦが実行される（図１９（ｇ））。ホールド時間ＨＯＬＤは、メモリコア２８の動作時間よりわずかに長く設定されている。このため、リフレッシュ動作ＲＥＦは、アドレスＡ０１のホールド時間ＨＯＬＤの計測中に必ず完了する。したがって、アドレスＡ０１、Ａ０２のメモリコア動作は、図１５と同じタイミングで行われる。
図２０は、ホールド時間ＨＯＬＤを満足する読み出し動作におけるホールド時間中にリフレッシュ要求が発生する例を示している。
リフレッシュ制御回路２２は、ＳＲＴＺ信号に同期してリフレッシュ要求信号ＲＲＥＱＺを出力する（図２０（ａ））。リフレッシュ制御回路２２は、ホールド信号ＨＯＬＤＺの出力中に、リフレッシュ起動信号ＲＥＦＰＺの出力をマスクする。アドレスＡ００はホールド時間ＨＯＬＤを満足するため、タイマ２０は、ホールド終了信号ＨＴＰＺ（図示せず）を出力する。図８に示したアクティブ制御回路２４は、ホールド終了信号ＨＴＳＰＺに応答して読み出し要求信号ＲＡＣＴＺを出力する（図２０（ｂ））。アクティブ制御回路２４のＮＡＮＤゲート２４ｅは、ＲＡＣＴＺ信号の高レベルに応答して活性化される。フリップフロップ２４ｄに保持された読み出し要求（ＲＡＣＴＺ信号）は、フリップフロップ２４ｆに転送され、読み出し起動信号ＲＡＣＴＰＺが出力される（図２０（ｃ））。
図９に示したコア動作制御回路２６は、読み出し起動信号ＲＡＣＴＰＺに応答してコア動作信号ＲＡＳＺおよびコア信号ＣＯＲＥＺを出力する（図２０（ｄ））。すなわち、この例では、アドレスＡ００に対応する読み出し動作が、リフレッシュ動作ＲＥＦの前に実行される（図２０（ｅ））。アドレスＡ００に対応する読み出し動作中に、次のアドレスＡ０１が供給され、タイマ２０は、ホールド時間ＨＯＬＤの計測を開始する（図２０（ｆ））。
コア信号ＣＯＲＥＺは、読み出し動作が完了とともに低レベルに変化する（図２０（ｇ））。リフレッシュ制御回路２２は、ＣＯＲＥ信号の非活性化に応答してマスクを解除し、リフレッシュ起動信号ＲＥＦＰＺを出力する（図２０（ｈ））。リフレッシュ起動信号ＲＥＦＰＺの出力に応答してリフレッシュ動作ＲＥＦが実行される（図２０（ｉ））。
リフレッシュ動作ＲＥＦの実行中にホールド時間ＨＯＬＤの計測が完了し、読み出し要求信号ＲＡＣＴＺが出力される（図２０（ｊ））。図８に示したアクティブ制御回路２４のＮＡＮＤゲート２４ｅは、ＣＯＲＥＺ信号の出力中に非活性化される。アクティブ制御回路２４は、リフレッシュ動作ＲＥＦの完了に伴うＣＯＲＥＺ信号の非活性化に応答して、読み出し起動信号ＲＡＣＴＰＺを出力する（図２０（ｋ））。
図９に示したコア動作制御回路２６は、読み出し起動信号ＲＡＣＴＰＺに応答してコア動作信号ＲＡＳＺおよびコア信号ＣＯＲＥＺを出力する（図２０（ｌ））。そして、アドレスＡ０１に対応する読み出し動作が実行される（図２０（ｍ））。この後、アドレスＡ０２に対応する読み出し動作が実行される（図２０（ｎ））。
ホールド時間ＨＯＬＤは、メモリコア２８の動作時間よりわずかに長く設定されている。このため、メモリコア２８の読み出し動作が連続しているときにリフレッシュ要求が発生しメモリコア２８の動作が遅れても、その遅れを数サイクル後に無くすことができる。
図２１は、サイクル時間ｔＲＣを満足する読み出しサイクルにおけるホールド時間中にリフレッシュ要求が発生する例を示している。
まず、上述した図２０と同様に、アドレスＡ００がホールド時間ＨＯＬＤを満足するため、ホールド終了信号ＨＴＰＺが出力される（図２１（ａ））。ホールド終了信号ＨＴＰＺに応答して読み出し要求信号ＲＡＣＴＺ、ＲＡＣＴＰＺが順次出力され（図２１（ｂ））、読み出し動作が実行される（図２１（ｃ））。
次に、読み出し動作の完了に伴うＣＯＲＥ信号の非活性化に応答してリフレッシュ起動信号ＲＥＦＰＺが出力される（図２１（ｄ））。そして、リフレッシュ起動信号ＲＥＦＰＺの出力に応答してリフレッシュ動作ＲＥＦが実行される（図２１（ｅ））。
図２２は、書き込み動作において、／ＷＥ信号の立ち上がりエッジ直前にリフレッシュ要求（ＳＲＴＺ信号）が発生する例を示している。
まず、ＳＲＴＺ信号に応答してリフレッシュ要求信号ＲＲＥＱＺが出力される（図２２（ａ））。このとき、メモリコア２８は動作しておらず、ホールド時間ＨＯＬＤも計測されていない。このため、図７に示したリフレッシュ制御回路２２は、ＲＲＥＱＺ信号から所定時間遅れてリフレッシュ起動信号ＲＥＦＰＺを出力する（図２２（ｂ））。そして、書き込み動作の前にリフレッシュ動作ＲＥＦが実行される（図２２（ｃ））。
図８に示したアクティブ制御回路２４のＮＡＮＤゲート２４ｅは、ＣＯＲＥＺ信号の出力中に非活性化される。アクティブ制御回路２４は、リフレッシュ動作ＲＥＦの完了に伴うＣＯＲＥＺ信号の非活性化に応答して、書き込み起動信号ＷＡＣＴＰＺを出力する（図２２（ｄ））。
図９に示したコア動作制御回路２６は、書き込み起動信号ＷＡＣＴＰＺに応答してコア動作信号ＲＡＳＺおよびコア信号ＣＯＲＥＺを出力する（図２２（ｅ））。そして、アドレスＡ００に対応する書き込み動作が実行される（図２２（ｆ））。
図２３は、書き込み動作において、／ＷＥ信号の立ち上がりエッジ直後にリフレッシュ要求（ＳＲＴＺ信号）が発生した例を示している。
この例では、書き込み要求信号ＷＡＣＴＺは、リフレッシュ要求信号ＲＲＥＱＺより早くアクティブ制御回路２４（図８）に供給される。このため、アクティブ制御回路２４は、書き込み起動信号ＷＡＣＴＰＺを出力する（図２３（ａ））。そして、書き込み動作は、リフレッシュ動作ＲＥＦの前に実行される（図２３（ｂ））。
図７に示したリフレッシュ制御回路２２は、書き込み動作に伴うＣＯＲＥＺ信号の非活性化に応答してマスクを解除し、リフレッシュ起動信号ＲＥＦＰＺを出力する（図２２（ｃ））。そして、リフレッシュ動作ＲＥＦが実行される（図２３（ｄ））。
図２４は、ホールド時間ＨＯＬＤを満足する読み出し動作、書き込み動作、読み出し動作が順次実行され、最初の読み出し動作のホールド時間中にリフレッシュ要求が発生する例を示している。
アドレスＡ００に対応する読み出し動作およびリフレッシュ動作は、上述した図２０と同じであるため説明を省略する。リフレッシュ動作ＲＥＦ中に／ＷＥ信号が高レベルに変化し、書き込み要求信号ＷＡＣＴＺが出力される（図２４（ａ））。図８に示したアクティブ制御回路２４は、図２２と同様に、リフレッシュ動作ＲＥＦの完了に伴うＣＯＲＥＺ信号の非活性化に応答して、書き込み起動信号ＷＡＣＴＰＺを出力する（図２４（ｂ））。そして、書き込み起動信号ＷＡＣＴＰＺに応答してコア動作信号ＲＡＳＺおよびコア信号ＣＯＲＥＺが出力され（図２４（ｃ））、アドレスＡ０１に対応する書き込み動作が実行される（図２４（ｄ））。
リフレッシュ動作および書き込み動作中におけるアドレスＡ０２の供給からホールド時間ＨＯＬＤ後に、読み出し要求信号ＲＡＣＴＺが出力される（図２４（ｅ））。このとき、メモリコア２８は書き込み動作を実行している。このため、アクティブ制御回路２４は、書き込み動作の完了に伴うＣＯＲＥＺ信号の非活性化に応答して、読み出し起動信号ＲＡＣＴＰＺを出力する（図２４（ｆ））。そして、アドレスＡ０２に対応する読み出し動作が実行される（図２４（ｇ））。
図２５は、ＦＣＲＡＭを通常動作モード（スタンバイモード）から試験モードに移行させる方法を示している。
ＦＣＲＡＭは、／ＣＥ信号および／ＷＥ信号を低レベルに保持し、／ＵＢ信号および／ＬＢ信号を高レベルに保持した状態で、／ＯＥ信号を３回クロッキングさせ、アドレス端子ＡＤに所定の論理値ＫＥＹ１、ＫＥＹ２、ＫＥＹ３を示す４ビットのアドレス信号ＡＤ１−ＡＤ４を連続して供給することで試験モードに移行する。この実施形態では、ＫＥＹ１は”１１１１”、ＫＥＹ２１は”０１１１”、ＫＥＹ３は”１０１１”である。図１２に示した試験エントリ回路３４ｅは、正しいＫＥＹ１、ＫＥＹ２、ＫＥＹ３を受信したときに試験エントリ信号ＴＭＥＮＴＰＸを低レベルに変化させる。
この後、図１１に示した試験起動回路３４ｇは、４回目の／ＯＥ信号に同期して供給される試験コードＣＯＤＥ（所定の論理値）を受信し、試験コードＣＯＤＥに対応する試験信号ＴＥＳＺを活性化する。例えば、試験起動回路３４ｇは、試験ＴＥＳ６４を実施するための試験信号ＴＥＳ６４Ｚを活性化する。
また、試験コードＣＯＤＥが試験モードから抜けるコードの場合、図１１に示した試験イクジット回路３４ｆは、試験イクジット信号ＭＥＸＩＴＰＺを出力する。そして、ＦＣＲＡＭは、試験モードから通常動作モードに移行する。
図２６は、試験ＴＥＳ６４の概要を示している。試験モード時にＬＳＩテスタにより試験ＴＥＳ６４を実行することで、メモリコア２８の動作時間の実力値が評価できる。
試験ＴＥＳ６４では、読み出し動作時にタイマ２０のオシレータ２０ｇは動作せず、ホールド終了信号ＨＴＰＺは、アドレス遷移信号ＡＴＤＰＺに応答してホールド出力回路２０ｅにより生成される（図２６（ａ））。ホールド終了信号ＨＴＰＺに応答して読み出し要求信号ＲＡＣＴＺ、ＲＡＣＴＰＺが順次出力され（図２６（ｂ））、読み出し動作が実行される（図２６（ｃ））。すなわち、試験ＴＥＳ６４により、メモリコア２８の読み出し動作時間の実力値が評価できる。実力値が評価できるため、タイマ２０のオシレータ２０ｇの周期を最適かどうか判定できる。
図２７は、試験ＴＥＳ６５の概要を示している。試験モード時にＬＳＩテスタにより試験ＴＥＳ６５を実行することで、ホールド時間ＨＯＬＤを計測できる。
まず、試験モード（試験ＴＥＳ６５）に移行後、／ＣＥ信号は低レベルに変化される（図２７（ａ））。／ＣＥ信号の変化によりアドレス遷移信号ＡＴＤＰＺが出力される（図２７（ｂ））。アドレス遷移信号ＡＴＤＰＺに応答してタイマリセット信号ＨＴＲＰＺが出力され、（図２７（ｃ））図６に示したタイマ２０はリセットされる。また、アドレス遷移信号ＡＴＤＰＺに応答してタイマ開始信号ＨＴＳＰＺが出力され、タイマ２０が動作を開始する。
試験ＴＥＳ６５では、図８に示したアクティブ制御回路２４のアクティブ生成回路２４ａは、ホールド時間ＨＯＬＤを満足したことを示すホールド終了信号ＨＴＰＺに応答した読み出し要求信号ＲＡＣＴＺの出力をマスクする。すなわち、ホールド終了信号ＨＴＰＺが出力されても読み出し動作は実行されない。また、図５に示したリセット回路１６は、試験制御信号ＴＥＳ６５Ｚの高レベルを受けて、ホールド終了信号ＨＴＰＺに応答してタイマリセット信号ＨＴＲＰＺが出力されることをマスクする。このため、タイマ２０は、リセットされることなく動作し続ける。この結果、タイマ２０は、ホールド時間ＨＯＬＤに達する毎にホールド終了信号ＨＴＰＺが出力される。
図１０に示したホールド計測回路３４ａは、ホールド終了信号ＨＴＰＺを４回受ける間、ホールド計測信号ＨＴＭＺを高レベルに変化させる（図２７（ｅ））。ホールド計測信号ＨＴＭＺは、データ端子ＤＱの最下位ビット（ＤＱ０）に、例えば強制的に高レベルを出力させる（図２７（ｆ））。したがって、ＬＳＩテスタによりデータ端子ＤＱ０の高レベル期間を計測することで、タイマ２０の動作時間を評価できる。この結果、上述した試験ＴＥＳ６４の評価結果と合わせて、ホールド時間ＨＯＬＤが最適かどうか容易に評価できる。
図２８は、試験ＴＥＳ０３の概要を示している。試験モード時にＬＳＩテスタにより試験ＴＥＳ０３を実行することで、読み出し動作時のワーストアクセス時間が測定できる。ワーストアクセス時間は、読み出し要求後に前回の読み出し要求に対応するコア動作およびリフレッシュ要求に対応するコア動作が実行されるときのアクセス時間である。試験ＴＥＳ０３では、この動作をＦＣＲＡＭ内部で自動的に実行する。
試験ＴＥＳ０３では、試験モードに移行する前に、例えばアドレスＡ００に対応するメモリセルと他のメモリセルとに、互いに反対のデータが書き込まれる。また、アクセス要求時にホールド時間ＨＯＬＤを待つことなく読み出し動作が開始されるように、試験ＴＥＳ６４が予めエントリされる。
まず、試験モード（試験ＴＥＳ６４、ＴＥＳ０３）に移行後、／ＣＥ信号は低レベルに変化される（図２８（ａ））。／ＣＥ信号の変化によりアドレス遷移信号ＡＴＤＰＺが出力される（図２８（ｂ））。アドレス遷移信号ＡＴＤＰＺに応答してタイマリセット信号ＨＴＲＰＺが出力され（図２８（ｃ））、図６に示したタイマ２０はリセットされる。しかし、試験ＴＥＳ６４がエントリされているため、タイマ開始信号ＨＴＳＰＺは出力されない。したがって、タイマ２０は動作せず、ホールド信号ＨＯＬＤＺは出力されない。
この後、図２６と同様に、読み出し要求信号ＲＡＣＴＺ、ＲＡＣＴＰＺが順次出力される（図２８（ｄ））。そして、アドレスＡ００に対応する読み出し動作が実行される（図２８（ｅ））。
図１０に示した試験モード回路３４のリフレッシュ制御回路３４ｂは、ホールド終了信号ＨＴＰＺに応答して、セルフリフレッシュ信号ＴＳＲＴＺを出力する（図２８（ｆ））。すなわち、試験ＴＥＳ０３では、読み出し要求に応答してリフレッシュ要求が強制的に発生する。図２２に示したリフレッシュ制御回路２２は、セルフリフレッシュ信号ＴＳＲＴＺに応答してリフレッシュ要求信号ＲＲＥＱＺを出力する（図２８（ｇ））。
また、図１に示した入出力制御回路３０は、セルフリフレッシュ信号ＴＳＲＴＺを受けて、メモリコア２８からの読み出しデータを反転する。反転された読み出しデータ（反転データ）は、入出力回路３２でラッチされ、データ端子ＤＱに出力される（図２８（ｈ））。
アドレスＡ００に対応するメモリコア２８の動作後、リフレッシュ制御回路２２は、コア信号ＣＯＲＥＺ信号の立ち下がりエッジに応答してリフレッシュ起動信号ＲＥＦＰＺを出力する（図２８（ｉ））。そして、読み出し動作に続いてリフレッシュ動作が開始される（図２８（ｊ））。
さらに、リフレッシュ制御回路３４ｂは、リフレッシュ起動信号ＲＥＦＰＺに応答して試験読み出し要求信号ＴＲＡＣＴＺを出力する（図２８（ｋ））。このため、リフレッシュ動作後に、図８に示したアクティブ制御回路２４は、コア信号ＣＯＲＥＺ信号の立ち下がりエッジに応答して読み出し起動信号ＲＡＣＴＰＺを出力する（図２８（ｌ））。そして、アドレスＡ００に対応する読み出し動作が再び実行される（図２８（ｍ））。
入出力制御回路３０は、試験読み出し要求信号ＴＲＡＣＴＺに応答して、メモリコア２８からの読み出しデータの反転を停止する。このため、メモリコア２８から読み出されたデータは、有効データとしてデータ端子ＤＱに出力される（図２８（ｎ））。そして、ＬＳＩテスタにより／ＣＥ信号の立ち下がりエッジから有効データが出力されるまでの時間を測定することで、ＦＣＲＡＭのワーストアクセス時間が評価される。
図２９は、ＦＣＲＡＭで実際に発生するワーストアクセス動作を示している。
この例では、ホールド時間ＨＯＬＤを満足し、ワーストアクセス時間（＝サイクル時間）を満足しない読み出し要求に対応するメモリコア２８の動作開始前にリフレッシュ要求が発生し、その後、サイクル時間を満足する読み出し動作が実行される。このとき、ＦＣＲＡＭは、図２８に示した試験ＴＥＳ０３と同様のタイミングで動作する。ワーストアクセス時間ｔＡＡは、図に示したように読み出し動作によるコア動作時間ｔＲＣ（ｃｏｒｅ）と、フレッシュ動作によるコア動作時間ｔＲＣ（ｃｏｒｅ）と、最後の読み出し動作によるアドレスアクセス時間ｔＲＡＣとを加えた値になる。なお、図２０に示したアドレスＡ０１に対応する読み出し動作もワーストアクセス動作である。
図３０は、ＦＣＲＡＭのタイミング仕様を変更したときのワーストアクセス時間を示している。
この例では、アクセス時間より長い時間Ｔ２の読み出しアクセス（アドレスＡ０１）を要求する前に、ホールド時間ＨＯＬＤより短い時間Ｔ１のアドレス信号ＡＤ（アドレスＡ００）が必ず挿入される。また、読み出しアクセス時に、時間Ｔ１より長く、かつ時間Ｔ２より短くアドレス信号ＡＤを保持することは禁止される。すなわち、メモリコア２８が動作したとき、読み出しデータは、必ずデータ端子ＤＱに出力される。このとき、メモリコア２８は、アドレスＡ００に対応して動作しないため、ワーストアクセス時間をコア動作１回分だけ減らすことができる。
以上、本実施形態では、読み出し動作を実行するためのアクセス要求を受けてからコア動作時間より長いホールド時間ＨＯＬＤが経過した後に読み出し動作を開始した。このため、アドレス信号ＡＤまたはチップイネーブル信号／ＣＥが短時間で変化する際に、この変化に応答してメモリコア２８が動作することを防止できる。この結果、メモリコア２８の誤動作を防止でき、メモリセルに保持されているデータが破壊することを防止できる。
また、ホールド時間ＨＯＬＤ後にメモリコア２８を動作させることで、アドレス信号ＡＤの保持時間の制約を無くすことができる。このため、ＦＣＲＡＭのインタフェースをＳＲＡＭのインタフェースに合わせることができる。この結果、ＳＲＡＭを使用しているシステムにおいて、ＦＣＲＡＭ（擬似ＳＲＡＭ）への置き換えを容易にできる。換言すれば、ＦＣＲＡＭへの置き換え時に必要なシステム変更にかかる工数を削減できる。さらに、ＦＣＲＡＭへの置き換えに伴い不具合が発生する確率を低減できる。
エッジ検出回路１２により、アドレス信号ＡＤおよびチップイネーブル信号／ＣＥの遷移エッジを検出したときに、ホールド時間ＨＯＬＤの計測を開始した。このため、ＡＤ信号および／ＣＥ信号の変化に応答して確実にホールド時間ＨＯＬＤを計測できる。
セット回路１８は、リセット回路１６からタイマリセット信号ＨＴＲＰＺが出力された後にタイマセット信号ＨＴＳＰＺを出力した。このため、タイマ２０を、起動前に確実にリセットでき、ホールド時間ＨＯＬＤを常に正しく計測できる。
アドレス遷移信号ＡＴＤＰＺの出力時、チップイネーブル信号／ＣＥの非アクティブ期間および書き込みイネーブル信号／ＷＥのアクティブ期間に、タイマ２０をリセットするリセット信号ＨＴＲＰＺを出力した。タイマ２０の動作が不要なときにタイマ２０をリセットしておくことで、タイマ２０の誤動作が確実に防止される。
タイマ２０を、オシレータ２０ｇおよびカウンタ２０ｂ、２０ｃ、２０ｄ、２０ｅを組み合わせることで構成したので、ホールド時間ＨＯＬＤを精度高くかつ容易に計測できる。また、ホトマスクの切り替えまたはヒューズ回路を搭載することでホールド時間ＨＯＬＤの調整を容易にできる。
リフレッシュ制御回路２２をリフレッシュ動作と読み出し動作の優先順を決める調停回路として動作させ、メモリコア２８の動作中またはホールド時間ＨＯＬＤの計測中にリフレッシュ起動信号ＲＥＦＰＺの出力を禁止した。このため、リフレッシュ動作とアクセス動作（読み出し動作および書き込み動作）とが競合することを防止できる。リフレッシュ起動信号ＲＥＦＰＺは、ホールド時間ＨＯＬＤの計測中に出力されないため、読み出し動作とリフレッシュ動作の開始タイミングを、ホールド時間ＨＯＬＤの計測後に合わせることができる。このため、ランダムに発生するリフレッシュ要求に対応するリフレッシュ動作と読み出し動作の調停動作を容易に制御できる。
アクティブ制御回路２４をリフレッシュ動作とアクセス動作の優先順を決める調停回路として動作させ、メモリコア２８の動作中に読み出し起動信号ＲＡＣＴＰＺおよび書き込み起動信号ＷＡＣＴＰＺの出力を禁止した。このため、ランダムに発生するリフレッシュ要求に対応するリフレッシュ動作とアクセス動作とが競合することを防止できる。
アドレス信号ＡＤの保持時間のタイミング仕様を、ホールド時間ＨＯＬＤより短い、または１回の読み出し動作に必要なサイクル時間ｔＲＣより長いかに限定した。すなわち、ホールド時間ＨＯＬＤより長く、かつサイクル時間ｔＲＣより短い保持時間を禁止した。この結果、アクセスに寄与しない無駄なメモリコア動作が実行されることを防止でき、サイクル時間ｔＲＣを短縮できる。
所定のキー（論理値）をアドレス端子ＡＤで３回連続して受けたときに、通常動作モードから試験モードに移行させた。このため、誤って試験モードに移行する確率を低減するとともに、専用の試験端子を形成することなく、容易にＦＣＲＡＭを試験モードに移行できる。試験モードへの移行時、所定のキーに続いて試験項目を示すコードを供給することで、複数の試験の中から実行する試験を選択できる。
試験モードへの移行時に供給される書き込みイネーブル信号／ＷＥに応答して書き込み動作が実行されることを禁止した。このため、試験モードへの移行時に誤って書き込み動作が実行され、メモリセルＭＣに保持されているデータが破壊することを防止できる。
試験ＴＥＳ６４にエントリ後、タイマ２０がホールド時間ＨＯＬＤを計測することを禁止し、アドレス信号ＡＤまたはチップイネーブル信号／ＣＥの変化に応答して、読み出し要求信号ＲＡＣＴＺを強制的に出力した。このため、メモリコア２８のアクセス時間の実力を容易に評価できる。
試験ＴＥＳ６５にエントリ後、タイマ２０ホールド時間ＨＯＬＤを計測していることを示すホールド計測信号ＨＴＭＺを、データ端子ＤＱに出力したので、ホールド時間ＨＯＬＤを外部から容易に測定できる。また、ホールド計測信号ＨＴＭＺを、ホールド時間ＨＯＬＤを４回計測する間、高レベルに保持したので、ホールド時間ＨＯＬＤが短い場合にも、容易かつ精度高く計測できる。
試験ＴＥＳ０３にエントリ後、アドレス信号ＡＤまたはチップイネーブル信号／ＣＥの変化に応答してセルフリフレッシュ信号ＴＳＲＴＺを強制的に発生し、読み出し動作の完了後すぐにリフレッシュ動作を開始した。さらに、リフレッシュ起動信号ＲＥＦＰＺに応答して試験読み出し要求信号ＴＲＡＣＴＺを強制的に発生させ、読み出し動作を実行した。このため、ＦＣＲＡＭの試験回路によりワーストアクセス動作を自動的に実行でき、容易にワーストアクセス時間を測定できる。
図３１は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態のＦＣＲＡＭは、ホールド時間ＨＯＬＤの計測を禁止するとともに、リフレッシュ動作を禁止する禁止端子ＤＩＳを有している。禁止端子ＤＩＳから入力回路３６に供給される禁止信号ＤＩＳは、リセット回路３８、タイマ４０およびリフレッシュ制御回路４２に供給されている。リフレッシュ動作を確実に実行するため、禁止信号ＤＩＳの高レベル期間の最大時間（仕様）は、セルフリフレッシュ信号ＳＲＴＺの発生周期より短くされている。その他の構成は、第１の実施形態（図１）と同じである。
図３２は、図３１に示したリセット回路３８の詳細を示している。
リセット回路３８は、試験制御信号ＴＥＳ６４Ｚと禁止信号ＤＩＳを受けるＮＯＲゲート３８ａを有している。その他の構成は、図５に示したリセット回路１６と同じである。リセット回路３８は、高レベルの禁止信号ＤＩＳを受けたときに、タイマセット信号ＨＴＳＺを低レベルに固定する。このため、タイマ４０の動作が禁止される。
図３３は、図３１に示したタイマ４０の詳細を示している。
タイマ４０は、第１の実施形態のホールド出力回路２０ｅの代わりにホールド出力回路４０ｅを有している。ホールド出力回路４０ｅは、ホールド出力回路２０ｅの試験制御信号ＴＥＳ６４Ｚを受けるＮＡＮＤゲートの入力に接続されたＮＯＲゲートを有している。ＮＯＲゲートは、試験制御信号ＴＥＳ６４Ｚおよび禁止信号ＤＩＳを受信する。ホールド出力回路４０ｅは、禁止信号ＤＩＳが高レベルの期間、ホールド終了信号ＨＴＰＺ（アクセス要求信号）を強制的に出力する起動信号出力回路として動作する。その他の構成は、第１の実施形態のタイマ２０（図６）と同じである。
図３４は、図３１に示したリフレッシュ制御回路４２の詳細を示している。
リフレッシュ制御回路４２は、第１の実施形態のパルス生成回路２２ａの代わりにパルス生成回路４２ｂを有している。パルス生成回路４２ｂは、パルス生成回路２２ａの３入力ＮＯＲゲートを４入力ＮＯＲゲートに置き換えた回路である。その他の構成は、第１の実施形態のリフレッシュ制御回路２２（図７）と同じである。
パルス生成回路４２ｂは、高レベルの禁止信号ＤＩＳに応答してマスク信号ＲＭＳＫＸを低レベルに変化させ、リフレッシュ起動信号ＲＥＦＰＺが出力されることを禁止するリフレッシュマスク回路として動作する。
図３５は、第２の実施形態の読み出し動作の概要を示している。
図３２に示したリセット回路３８は、禁止端子ＤＩＳを介して高レベルの禁止信号ＤＩＳを受けると、タイマ４０を起動するが動作するタイマセット信号ＨＴＳＺの出力を禁止する（図３５（ａ））。図３３に示したタイマ４０は、アドレス遷移信号ＡＴＤＰＺに応答してホールド終了信号ＨＴＰＺを出力する（図３５（ｂ））。ＨＴＰＺ信号に応答して読み出し要求信号ＲＡＣＴＺ、ＲＡＣＴＰＺが順次出力され（図３５（ｃ））、読み出し動作が実行される（図３５（ｅ））。
また、図３４に示したリフレッシュ制御回路４２は、高レベルの禁止信号ＤＩＳに応答してリフレッシュ起動信号ＲＥＦＰＺの出力を禁止する。このため、禁止信号ＤＩＳの高レベル期間に発生したセルフリフレッシュ信号ＳＲＴＺは、禁止信号ＤＩＳが低レベルに変化するまで、リフレッシュ制御回路４２内に保持される。この結果、読み出し動作の間にリフレッシュ動作が割り込まれることがなくなり、読み出し動作のアクセス時間（読み出し動作時間）は、メモリコア２８の動作時間にほぼ等しくなる。すなわち、読み出し動作時間は、第１の実施形態のワーストアクセス時間の約３分の１になる。
アドレスＡ００、Ａ０１に対応する読み出しデータが出力された後、禁止信号ＤＩＳが低レベルに変化し、リフレッシュ動作が実行される（図３５（ｆ））。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、禁止端子ＤＩＳに禁止信号ＤＩＳを供給することで、ホールド時間ＨＯＬＤの計測を禁止し、読み出しアクセスに応答して直ちに読み出し動作が実行されるようにしたので、読み出し動作時間を短縮でき、ワーストアクセス時間であるサイクル時間を短縮できる。
ランダムに発生するリフレッシュ要求に対応するリフレッシュ動作を、禁止信号ＤＩＳの供給時に禁止したので、この動作モードにおいては、リフレッシュ動作時間をサイクル時間に含めなくてよい。この結果、読み出し動作時間およびサイクル時間をさらに短縮できる。
図３６は、本発明の半導体メモリの第３の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態のＦＣＲＡＭは、１６ビットのデータ端子ＤＱ０−１５と、下位のデータ端子（第１データ端子）ＤＱ０−７および上位のデータ端子（第２データ端子）ＤＱ８−１５にそれぞれ対応する一対の第１および第２メモリユニット４４ａ、４４ｂで構成されるメモリコア４４とを有している。書き込み動作において、下位の書き込みデータ（第１書き込みデータ）ＤＱ０−７と上位の書き込みデータ（第２書き込みデータ）ＤＱ８−１５とは、独立のタイミングでそれぞれ第１および第２メモリユニット４４ａ、４４ｂに書き込まれる。読み出し動作は、上述した第１の実施形態とほぼ同じである。読み出し動作中、第１および第２メモリユニット４４ａ、４４ｂは、同時に動作し、１６ビットの読み出しデータＤＱ０−７、ＤＱ８−１５を出力する。読み出しデータＤＱ０−７は、／ＬＢ信号の活性化に応答して外部端子に出力され、読み出しデータＤＱ８−１５は、／ＵＢ信号の活性化に応答して外部端子に出力される。
書き込み動作時に第１および第２メモリユニット４４ａ、４４ｂをそれぞれ独立に動作させるため、第１の実施形態の入力回路１０、アクティブ制御回路２４、コア動作制御回路２６および入出力制御回路３０の代わりに、入力回路４６、アクティブ制御回路４８、コア動作制御回路５０、データ端子ＤＱ０−７、ＤＱ８−１５にそれぞれ対応する入力制御回路５２および出力制御回路５４が形成されている。アクティブ制御回路４８およびコア動作制御回路５０は、書き込み動作を制御する書き込み制御回路として動作する。
入力回路４６は、／ＣＥ信号、／ＷＥ信号、／ＯＥ信号、／ＬＢ信号（第１書き込みイネーブル信号）、／ＵＢ信号（第２書き込みイネーブル信号）に応じて、書き込み信号ＬＷＴＺ、ＵＷＴＺを出力する。／ＬＢ信号および／ＵＢ信号は、／ＬＢ端子（第１書き込みイネーブル端子）および／ＵＢ端子（第２書き込みイネーブル端子）を介して供給される。具体的には、書き込み動作において、／ＬＢ信号がイネーブルのときに下位のデータ信号ＤＱ０−７の書き込み動作の開始要求を示すＬＷＴＺ信号が出力され、／ＵＢ信号がイネーブルのときに上位のデータ信号ＤＱ８−１５の書き込み動作の開始要求を示すＵＷＴＺ信号が出力される。
アクティブ制御回路４８は、書き込み信号ＬＷＴＺを受けたときに書き込み起動信号ＬＷＡＣＴＰＺを出力し、書き込み信号ＵＷＴＺを受けたときに書き込み起動信号ＵＷＡＣＴＰＺを出力する。
コア動作制御回路５０は、ＲＡＣＴＰＺ信号またはＲＥＦＰＺ信号を受けたときと、ＬＷＡＣＴＰＺ信号およびＵＷＡＣＴＰＺ信号の少なくともいずれかを受けたときに、コア信号ＣＯＲＥＺおよびコア動作信号ＲＡＳＺを出力する。コア動作制御回路５０は、ＲＡＣＴＰＺ信号、ＬＷＡＣＴＰＺ信号およびＵＷＡＣＴＰＺ信号を受けたとき、読み出し信号ＲＥＡＤＺ、書き込み信号（第１書き込み信号）ＬＷＲＺ、書き込み信号（第２書き込み信号）ＵＷＲＺをそれぞれメモリコア４４に出力する。
各メモリユニット４４ａ、４４ｂは、第１の実施形態のメモリコア２８の内部構造とほぼ同じ構造を有しており、互いに独立に動作する。データ端子ＤＱ０−７に対応するメモリユニット４４ａは、ＬＷＲＺ信号に応答して書き込み動作を開始する。データ端子ＤＱ８−１５に対応するメモリユニット４４ｂは、ＵＷＲＺ信号に応答して書き込み動作を開始する。メモリコア４４のその他の動作は、第１の実施形態と同じである。
入力制御回路５２は、書き込み動作時に、入出力回路３２を介して外部から供給される書き込みデータを、ＬＷＴＺ信号（第１書き込み信号）およびＵＷＴＺ信号（第２書き込み信号）にそれぞれ同期して対応するメモリユニット４４ａ、４４ｂに転送する。出力制御回路５４は、読み出し動作時に、メモリコア４４からの読み出しデータを入出力回路３２に転送する。
図３７は、第３の実施形態における書き込み動作の一例を示している。
この例では、アドレス信号ＡＤ（Ａ００）の確定中に、／ＣＥ信号と／ＷＥ信号がアクティブレベル（低レベル）に変化する（図３７（ａ））。／ＬＢ信号、／ＵＢ信号は、／ＣＥ信号と／ＷＥ信号のアクティブ期間中に、同じタイミングで低レベルに変化する（図３７（ｂ））。ここで、／ＣＥ信号、／ＷＥ信号と、／ＬＢ信号のアクティブ期間は、メモリユニット４４ａへの書き込みコマンドの入力期間である。／ＣＥ信号、／ＷＥ信号と、／ＵＢ信号のアクティブ期間は、メモリユニット４４ｂへの書き込みコマンドの入力期間である。
図３６に示した入力回路４６は、／ＬＢ信号、／ＵＢ信号に同期してＬＷＴＺ信号、ＵＷＴＺ信号を出力する（図３７（ｃ））。この後、ＬＷＡＣＴＰＺ信号、ＵＷＡＣＴＰＺ信号が、ＬＷＴＺ信号、ＵＷＴＺ信号に同期して生成される（図示せず）。コア動作制御回路５０は、ＬＷＡＣＴＰＺ信号、ＵＷＡＣＴＰＺ信号に同期してメモリユニット４４ａ、４４ｂにＬＷＲＺ信号、ＵＷＲＺ信号をそれぞれ出力する（図３７（ｄ））。
データ信号ＤＱ０−７、ＤＱ８−１５（有効データ）が、／ＬＢ信号、／ＵＢ信号の立ち上がりエッジに対して所定のセットアップ時間を有して供給される（図３７（ｅ））。メモリユニット４４ａ、４４ｂは、ＬＷＲＺ信号、ＵＷＲＺ信号の立ち下がりエッジに同期して、書き込み動作（コア動作）を開始する（図３７（ｆ））。すなわち、この実施形態では、書き込みコマンドの終了に応答して書き込み動作が開始される。
図３８は、第３の実施形態における書き込み動作の別の例を示している。
この例では、／ＬＢ信号および／ＵＢ信号のアクティブ期間は、互いに重複しない（図３８（ａ、ｂ））。ＬＷＴＺ信号、ＵＷＴＺ信号およびＬＷＲＺ信号、ＵＷＲＺ信号は、／ＬＢ信号および／ＵＢ信号に同期して、それぞれ活性化される（図３８（ｃ、ｄ、ｅ、ｆ））。データ信号ＤＱ０−７、ＤＱ８−１５は、／ＬＢ信号および／ＵＢ信号の立ち上がりエッジに同期してそれぞれ供給される（図３８（ｇ、ｈ））。
メモリユニット４４ａ、４４ｂは、書き込みコマンド（ＬＷＲＺ信号、ＵＷＲＺ信号の立ち下がりエッジ）に応答してそれぞれ独立に動作する（図３８（ｉ、ｊ））。このため、データ信号ＤＱ０−７の書き込み動作中に、データ信号ＤＱ８−１５の誤書き込みを防止するためのマスク制御は不要になる。同様に、データ信号ＤＱ８−１５の書き込み動作中に、データ信号ＤＱ０−７の誤書き込みを防止するためのマスク制御は不要になる。具体的には、所定のビット線をデータバス線に接続するコラムスイッチをオンさせるためのコラムデコーダは、書き込みデータのマスクの論理を含まなくてよい。あるいはデータバス線上の書き込みデータの信号量を増幅するライトアンプは、書き込みデータのマスクの論理を含まなくてよい。マスク制御するための回路が不要になるため、ＦＣＲＡＭの回路規模を削減できる。また、マスク制御の時間が不要になるため、タイミング余裕を向上できる。この結果、書き込み動作時間（書き込みサイクル時間）を短縮できる。
図３９は、第３の実施形態における書き込み動作の別の例を示している。
この例では、／ＬＢ信号および／ＵＢ信号のアクティブ期間の一部は、互いに重複する（図３９（ａ））。このため、ＬＷＴＺ信号、ＵＷＴＺ信号およびＬＷＲＺ信号、ＵＷＲＺ信号も、互いに重複する（図３９（ｂ、ｃ））。データ信号ＤＱ０−７、ＤＱ８−１５は、／ＬＢ信号および／ＵＢ信号の立ち上がりエッジに同期してそれぞれ供給される（図３９（ｄ、ｅ））。
メモリユニット４４ａ、４４ｂは、上述した図３７および図３８と同様に、書き込みコマンド（ＬＷＲＺ信号、ＵＷＲＺ信号の立ち下がりエッジ）に応答してそれぞれ独立に動作する（図３９（ｆ、ｇ））。このため、／ＬＢ信号、／ＵＢ信号のアクティブ期間の一部が互いに重複する場合にも、図３７および図３８と同じ動作でデータをメモリコア４４に書き込むことができる。これに対して、従来のメモリコアは、／ＬＢ信号、／ＵＢ信号のアクティブ期間（書き込みコマンド）のＯＲ論理で、書き込み動作を実行している。メモリコアの書き込み動作は、／ＬＢ信号、／ＵＢ信号のうち非アクティブタイミングの遅い信号に同期して開始される。このため、書き込み動作の開始を判断するための制御回路が必要であった。
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ライトアンプ等の書き込み制御回路は、一方のバイトデータの書き込み中に、他方のバイトデータの書き込みをマスクするための論理を含まなくてよい。書き込みデータをマスクするための回路が不要になるため、ＦＣＲＡＭの回路規模を削減でき、書き込み動作中に動作する回路のタイミング余裕を向上できる。この結果、書き込み動作時間（書き込みサイクル時間）を短縮できる。
／ＬＢ信号および／ＵＢ信号のアクティブ期間の一部が重複する場合にも、メモリユニット４４ａ、４４ｂを、／ＬＢ信号および／ＵＢ信号に応答して独立に動作できる。このため、メモリコア４４の書き込み動作の開始を判断するための制御回路は不要になる。この結果、ＦＣＲＡＭの回路規模をさらに削減でき、書き込み動作時間をさらに短縮できる。
図４０は、本発明の半導体メモリの第４の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態のＦＣＲＡＭは、第１の実施形態の入力回路１０およびタイマ２０の代わりに入力回路５６およびタイマ５８を有している。その他の構成は、第１の実施形態をほぼ同じである。ＦＣＲＡＭは、読み出しコマンドが供給されてからホールド時間ＨＯＬＤ後に読み出し動作を開始する。ＦＣＲＡＭは、書き込みコマンドの供給が完了した後、書き込み動作を開始する。
入力回路５６は、／ＣＥ信号の非アクティブ（高レベル）中に高レベルのスタンバイ信号ＳＴＢＹＺを出力する。スタンバイ信号ＳＴＢＹＺは、／ＣＥ信号と同相の信号である。ＦＣＲＡＭの内部回路は、スタンバイ信号ＳＴＢＹＺをスタンバイコマンドとして認識する。スタンバイコマンドは、ＦＣＲＡＭをスタンバイ状態（非動作状態）にするためのコマンドである。スタンバイ状態では、ＦＣＲＡＭ内部で発生するリフレッシュ要求のみが受け付けられ、リフレッシュ動作が実行される。
入力回路５６のその他の構成は、入力回路１０と同じである。具体的には、入力回路５６は、低レベルの／ＣＥ信号と高レベルの／ＷＥ信号を受信するときに、読み出しコマンドが供給されたと認識し、読み出し信号ＲＤＺをアクティブレベル（高レベル）に変化させる。入力回路５６は、低レベルの／ＣＥ信号と低レベルの／ＷＥ信号を受信するときに、書き込みコマンドが供給されたと認識し、書き込み信号ＷＲＺをアクティブレベル（高レベル）に変化させる。なお、チップイネーブル信号は、１ビット（／ＣＥ）ではなく、２ビット（負論理の／ＣＥ１信号および正論理のＣＥ２信号）にしてもよい。
タイマ５８は、動作中に高レベルのスタンバイ信号ＳＴＢＹＺまたは高レベルの書き込み信号ＷＴＺを受けたとき、動作を停止し、初期化される。タイマ５８のその他の動作は、第１の実施形態のタイマ２０と同じである。
図４１は、第４の実施形態におけるＦＣＲＡＭの状態遷移図を示している。図中の実線の矢印は、コマンド等の外部トリガに応じた状態の遷移を示している。破線の矢印は、状態が外部トリガとは無関係に自動的に遷移することを示している。
ＦＣＲＡＭは、メモリコア２８の動作を制御するために、メインステートマシンＭＳＭおよびサブステートマシンＳＳＭを有している。
メインステートマシンＭＳＭは、アイドル状態ＩＤＬＥ、読み出し状態ＲＥＡＤ、リフレッシュ状態ＲＥＦＲＥＳＨおよび書き込み状態ＷＲＩＴＥを有している。これ等４つの状態は、メモリコア２８の状態を示しており、互いに排他的である。このため、同時に２つ以上の状態を取らない。アイドル状態ＩＤＬＥは、ＦＣＲＡＭに何もコマンドが供給されていないときの状態であり、基本の状態である。メインステートマシンＭＳＭの状態遷移は、図４０に示したリフレッシュ制御回路２２の一部（ＲＥＦＰＺ信号を生成する回路）、アクティブ制御回路２４、コア動作制御回路２６およびメモリコア２８の動作に対応する。
メインステートマシンＭＳＭは、サブステートマシンＳＳＭの状態に応じてメモリコア２８に読み出し動作、リフレッシュ動作、または書き込み動作を実行させる機能を有している。このため、メインステートマシンＭＳＭの機能は、従来のＦＣＲＡＭにも存在している。
サブステートマシンＳＳＭは、動作コマンドに応じてメインステートマシンＭＳＭの状態遷移を許可する機能を有している。サブステートマシンＳＳＭは、スタンバイコマンドＳＴＢＹ、読み出しコマンドＲＤ、書き込みコマンドＷＲおよび内部で発生するリフレッシュコマンドＲＥＦに応答して、メインステートマシンＭＳＭとは独立に状態を遷移する。
サブステートマシンＳＳＭは、レディ状態ＲＥＡＤＹおよびリザーブ状態ＲＥＳＥＲＶＥを有している。レディ状態ＲＥＡＤＹは、ＦＣＲＡＭに何もコマンドが供給されていないときの状態（スタンバイ状態）であり、基本の状態である。四角枠で示したリフレッシュ許可ＲＥＦＰ１、ＲＥＦＰ２、読み出し許可ＲＥＡＤＰ１、ＲＥＡＤＰ２および書き込み許可ＷＲＩＴＥＰは、メインステートマシンＭＳＭに対するリフレッシュ動作、読み出し動作および書き込み動作の許可をそれぞれ示している。サブステートマシンＳＳＭの状態遷移は、図４０に示したエッジ検出回路１２、リセット回路１６、セット回路１８、タイマ５８およびリフレッシュ制御回路２２の別の一部（ＲＥＦＰＺ信号を生成する回路を除く回路）の動作に対応する。サブステートマシンＳＳＭの機能は、従来のＦＣＲＡＭには存在しない新たな機能である。
以下、サブステートマシンＳＳＭの動作について説明する。なお、読み出しコマンドＲＤ、書き込みコマンドＷＲおよびスタンバイコマンドＳＴＢＹは、図４０に示した入力回路５６が出力する読み出し信号ＲＤＺ、書き込み信号ＷＴＺおよびスタンバイ信号ＳＴＢＹＺの活性化期間を示している。リフレッシュコマンドＲＥＦは、リフレッシュ制御回路２２内のセルフリフレッシュタイマが周期的に生成するセルフリフレッシュ信号ＳＲＴＺに対応する。
レディ状態ＲＥＡＤＹ中にスタンバイコマンドＳＴＢＹが供給されると、状態は、再びレディ状態ＲＥＡＤＹに遷移する（遷移Ｔ１）。レディ状態ＲＥＡＤＹ中にリフレッシュコマンドＲＥＦが供給されると、サブステートマシンＳＳＭは、リフレッシュ許可ＲＥＦＰ１を発行し、再びレディ状態ＲＥＡＤＹに遷移する（遷移Ｔ２）。レディ状態ＲＥＡＤＹ中に書き込みコマンドＷＲが供給されると、サブステートマシンＳＳＭは、書き込み許可ＷＲＩＴＥＰを発行し、再びレディ状態ＲＥＡＤＹに遷移する（遷移Ｔ３）。レディ状態ＲＥＡＤＹ中に読み出しコマンドＲＤが供給されると、状態は、リザーブ状態ＲＥＳＥＲＶＥに遷移する（遷移Ｔ４）。リザーブＲＥＳＥＲＶＥ状態への遷移により、タイマ２０が起動され、ホールド時間ＨＯＬＤが測定される。
リザーブ状態ＲＥＳＥＲＶＥ中にスタンバイコマンドＳＴＢＹが供給されると、タイマ２８の動作は停止され、状態は、レディ状態ＲＥＡＤＹに遷移する（遷移Ｔ５）。リザーブ状態ＲＥＳＥＲＶＥ中に書き込みコマンドＷＲが供給されると、タイマ２８の動作は停止する。サブステートマシンＳＳＭは、書き込み許可ＷＲＩＴＥＰを発行し、レディ状態ＲＥＡＤＹに遷移する（遷移Ｔ６）。リフレッシュコマンドＲＥＦが保持されていないリザーブ状態ＲＥＳＥＲＶＥ中に読み出しコマンドＲＤが供給されると、タイマ５８が再起動され、状態は、再びリザーブ状態ＲＥＳＥＲＶＥに遷移する（遷移Ｔ７）。
リザーブ状態ＲＥＳＥＲＶＥ中にリフレッシュコマンドＲＥＦが供給されると、状態は、再びリザーブ状態ＲＥＳＥＲＶＥに遷移する（遷移Ｔ８）。このとき、リフレッシュ制御回路２２のリフレッシュ保持回路２２ｃ（第１の実施形態の図７）は、リフレッシュコマンドＲＥＦを保持する。リフレッシュコマンドＲＥＦが保持されているリザーブ状態ＲＥＳＥＲＶＥ中に読み出しコマンドＲＤが供給されると、タイマ５８が再起動され、サブステートマシンＳＳＭは、リフレッシュ許可ＲＥＦＰ２を発行し、再びリザーブ状態ＲＥＳＥＲＶＥに遷移する（遷移Ｔ９）。
リフレッシュコマンドＲＥＦが保持されていないリザーブ状態ＲＥＳＥＲＶＥ中にタイマ５８によるホールド時間ＨＯＬＤの測定が完了したとき、サブステートマシンＳＳＭは、読み出し許可ＲＥＡＤＰ１を発行し、レディ状態ＲＥＡＤＹに遷移する（遷移Ｔ１０）。リフレッシュコマンドＲＥＦが保持されているリザーブ状態ＲＥＳＥＲＶＥ中にスタンバイコマンドＳＴＢＹが供給されると、タイマ２８の動作は停止される。サブステートマシンＳＳＭは、リフレッシュ許可ＲＥＦＰ１を発行し、状態は、レディ状態ＲＥＡＤＹに遷移する（遷移Ｔ１１）。リフレッシュコマンドＲＥＦが保持されているリザーブ状態ＲＥＳＥＲＶＥ中にタイマ５８によるホールド時間ＨＯＬＤの測定が完了したとき、サブステートマシンＳＳＭは、読み出し許可ＲＥＡＤＰ２およびリフレッシュ許可ＲＥＦＰ１を順次発行し、再びリザーブ状態ＲＥＳＥＲＶＥに遷移する（遷移Ｔ１２）。
このように、サブステートマシンＳＳＭは、スタンバイコマンドＳＴＢＹ、読み出しコマンドＲＤ、リフレッシュコマンドＲＥＦおよび書き込みコマンドＷＲに応じて、状態遷移するとともに、メインステートマシンＭＳＭに対して、読み出し許可ＲＥＡＤＰ１、ＲＥＡＤＰ２、リフレッシュ許可ＲＥＦＰ１、ＲＥＦＰ２および書き込み許可ＷＲＩＴＥＰを発行する。サブステートマシンＳＳＭは、本発明の特徴である読み出し動作の開始制御（ホールド時間ＨＯＬＤの測定）と、読み出し動作とリフレッシュ動作との競合制御とを主に管理する。新規に追加される機能を一つのステートマシーンにまとめることで、新規に追加する回路を集中的に考慮して回路設計できる。このため、過去に設計した回路を含む全ての回路を考慮して設計をする場合に比べ、回路設計は容易になる。
次に、メインステートマシンＭＳＭの動作について説明する。
メインステートマシンＭＳＭは、アイドル状態ＩＤＬＥ中に読み出し許可ＲＥＡＤＰ１、ＲＥＡＤＰ２を検出すると、読み出し状態ＲＥＡＤに遷移する（遷移Ｔ１３）。読み出し状態ＲＥＡＤへの遷移により、図４０に示したアクティブ制御回路２４からＲＡＣＴＰＺ信号が出力され、メモリコア２８の読み出し動作が実行される。読み出し動作の実行後、状態は、再びアイドル状態ＩＤＬＥに遷移する。
メインステートマシンＭＳＭは、アイドル状態ＩＤＬＥ中にリフレッシュ許可ＲＥＦＰ１、ＲＥＦＰ２を検出すると、リフレッシュ状態ＲＥＦＲＥＳＨに遷移する（遷移Ｔ１４）。リフレッシュ状態ＲＥＦＲＥＳＨへの遷移により、リフレッシュ制御回路２２からＲＥＦＰＺ信号が出力され、メモリコア２８のリフレッシュ動作が実行される。リフレッシュ動作の実行後、状態は、再びアイドル状態ＩＤＬＥに遷移する。
メインステートマシンＭＳＭは、アイドル状態ＩＤＬＥ中に書き込み許可ＷＲＩＴＥＰを検出すると、書き込み状態ＷＲＩＴＥに遷移する（遷移Ｔ１５）。書き込み状態ＷＲＩＴＥへの遷移により、アクティブ制御回路２４からＷＡＣＴＰＺ信号が出力され、メモリコア２８の書き込み動作が実行される。書き込み動作の実行後、状態は、再びアイドル状態ＩＤＬＥに遷移する。
このように、メインステートマシンＭＳＭは、サブステートマシンＳＳＭが発行する読み出し許可ＲＥＡＤＰ１、ＲＥＡＤＰ２、リフレッシュ許可ＲＥＦＰ１、ＲＥＦＰ２および書き込み許可ＷＲＩＴＥＰを検出したときに、メモリコア２８を従来と同様に動作させ、読み出し動作、リフレッシュ動作および書き込み動作を実行すればよい。このため、メインステートマシンＭＳＭに対応する回路は、従来の回路をほとんど流用できる。この結果、ＦＣＲＡＭの設計の効率は向上する。
図４２は、読み出しコマンドＲＤが供給されたときのＦＣＲＡＭの動作を示している。この例は、上述した第１の実施形態の図１６とほぼ同じ動作である。このため、図１６と同じ動作については詳細な説明を省略する。
サブステートマシンＳＳＭは、読み出しコマンドＲＤ１に応答してレディ状態ＲＥＡＤＹからリザーブ状態ＲＥＳＥＲＶＥに遷移する（図４２（ａ））。サブステートマシンＳＳＭは、ホールド時間ＨＯＬＤ後に読み出し許可ＲＥＡＤＰ１を発生し、レディ状態ＲＥＡＤＹに戻る（図４２（ｂ））。メインステートマシンＭＳＭは、アイドル状態ＩＤＬＥ中に読み出し許可ＲＥＡＤＰ１を受けて、読み出し状態ＲＥＡＤに遷移し、読み出し動作を実行する（図４２（ｃ））。メインステートマシンＭＳＭは、読み出し動作の実行後、アイドル状態ＩＤＬＥに戻る（図４２（ｄ））。このように、ＦＣＲＡＭは、リザーブ状態ＲＥＳＥＲＶＥへの遷移からホールド時間ＨＯＬＤが経過するのを待って読み出し動作を開始するため、第１の実施形態と同様にＤＲＡＭのメモリセルＭＣを有するＦＣＲＡＭのタイミング仕様を、ＳＲＡＭと同じに設定できる。
図４３は、読み出しコマンドＲＤが順次供給されたときのＦＣＲＡＭの動作を示している。この例は、上述した第１の実施形態の図１５とほぼ同じ動作である。このため、図１５と同じ動作については詳細な説明を省略する。
サブステートマシンＳＳＭは、最初の読み出しコマンドＲＤ１に応答してレディ状態ＲＥＡＤＹからリザーブ状態ＲＥＳＥＲＶＥに遷移する（図４３（ａ））。リザーブ状態ＲＥＳＥＲＶＥ中に新たな読み出しコマンドＲＤ２が供給され、サブステートマシンＳＳＭは、遷移中のリザーブ状態ＲＥＳＥＲＶＥをリセットし、新たなリザーブ状態ＲＥＳＥＲＶＥに遷移する（図４３（ｂ））。このため、読み出しコマンドＲＤが、ホールド時間ＨＯＬＤより短い間隔で供給されるときに、メモリコアの誤動作を防止できる。
サブステートマシンＳＳＭは、読み出しコマンドＲＤ２に対応するホールド時間ＨＯＬＤ後に読み出し許可ＲＥＡＤＰ１を発生し、レディ状態ＲＥＡＤＹに戻る（図４３（ｃ））。メインステートマシンＭＳＭは、アイドル状態ＩＤＬＥ中に読み出し許可ＲＥＡＤＰ１を受けて、読み出し状態ＲＥＡＤに遷移し、読み出し動作を実行する（図４３（ｄ））。メインステートマシンＭＳＭは、読み出し動作の実行後、アイドル状態ＩＤＬＥに戻る（図４３（ｅ））。
読み出しコマンドＲＤ２に続いて読み出しコマンドＲＤ３が供給され、サブステートマシンＳＳＭは、再びリザーブ状態ＲＥＳＥＲＶＥに遷移する（図４３（ｆ））。サブステートマシンＳＳＭは、読み出しコマンドＲＤ３に対応するホールド時間ＨＯＬＤ後に読み出し許可ＲＥＡＤＰ１を発生し、レディ状態ＲＥＡＤＹに戻る（図４３（ｇ））。この後、メインステートマシンＭＳＭは、読み出し状態ＲＥＡＤに遷移し、読み出し動作を実行する（図４３（ｈ））。メインステートマシンＭＳＭは、読み出し動作の実行後、アイドル状態ＩＤＬＥに戻る（図４３（ｉ））。
図４４は、リザーブ状態ＲＥＳＥＲＶＥ中にリフレッシュコマンドＲＥＦが発生したときのＦＣＲＡＭの動作を示している。この例は、上述した第１の実施形態の図２１とほぼ同じ動作である。このため、図２１と同じ動作については詳細な説明を省略する。
サブステートマシンＳＳＭは、リザーブ状態ＲＥＳＥＲＶＥ中にリフレッシュコマンド（ＳＲＴＺ）を受け、読み出しコマンドＲＤ２に対応するホールド時間ＨＯＬＤ後に読み出し許可ＲＥＡＤＰ２およびリフレッシュ許可ＲＥＦＰ１を発生する（図４４（ａ））。メインステートマシンＭＳＭは、アイドル状態ＩＤＬＥ中に読み出し許可ＲＥＡＤＰ２を受けて、読み出し状態ＲＥＡＤに遷移し、読み出し動作を実行する（図４４（ｂ））。このように、リザーブ状態ＲＥＳＥＲＶＥ中にリフレッシュコマンドＲＥＦが供給され、かつホールド時間ＨＯＬＤが経過するときに、読み出し動作をリフレッシュ動作に優先して実行できる。この結果、読み出しコマンドＲＤが供給されてから読み出しデータを出力するまでの時間（読み出しアクセス時間）を短縮できる。
メインステートマシンＭＳＭは、読み出し動作の実行後、アイドル状態ＩＤＬＥに戻り、すぐにリフレッシュ動作を実行するためにリフレッシュ状態ＲＥＦＲＥＳＨに遷移する（図４４（ｃ））。メインステートマシンＭＳＭは、リフレッシュ動作の完了後、アイドル状態ＩＤＬＥに戻る（図４４（ｄ））。
図４５は、リザーブ状態ＲＥＳＥＲＶＥ中にリフレッシュコマンドＲＥＦが発生したときのＦＣＲＡＭの動作を示している。この例は、上述した第１の実施形態の図１９とほぼ同じ動作である。このため、図１９と同じ動作については詳細な説明を省略する。
サブステートマシンＳＳＭは、リザーブ状態ＲＥＳＥＲＶＥ中にリフレッシュコマンド（ＳＲＴＺ）を受ける（図４５（ａ））。この例では、リザーブ状態ＲＥＳＥＲＶＥ中に新たな読み出しコマンドＲＤ０が供給され、サブステートマシンＳＳＭは、リフレッシュ許可ＲＥＦＰ２を発生し、遷移中のリザーブ状態ＲＥＳＥＲＶＥをリセットし、新たなリザーブ状態ＲＥＳＥＲＶＥに遷移する（図４５（ｂ））。メインステートマシンＭＳＭは、アイドル状態ＩＤＬＥにリフレッシュ許可ＲＥＦＰ２を受け、リフレッシュ動作を実行するためにリフレッシュ状態ＲＥＦＲＥＳＨに遷移する（図４５（ｃ））。
リザーブ状態ＲＥＳＥＲＶＥ中にリフレッシュコマンドＲＥＦおよび新たな読み出しコマンドＲＤが順次に供給されるときに、新たなリザーブ状態ＲＥＳＥＲＶＥ中にリフレッシュ動作を優先できる。このため、ＦＣＲＡＭを搭載するシステムに対してリフレッシュサイクルを隠すことができる。
メインステートマシンＭＳＭは、リフレッシュ動作の完了後、アイドル状態ＩＤＬＥに戻る（図４５（ｄ））。この後、上述した図４３と同様に、ホールド時間ＨＯＬＤを満足する読み出しコマンドＲＤ２、ＲＤ３が順次供給され、読み出し動作が順次実行される（図４５（ｅ、ｆ））。
図４６は、リザーブ状態ＲＥＳＥＲＶＥ中に書き込みコマンドＷＲが供給されたときのＦＣＲＡＭの動作を示している。この例は、上述した第１の実施形態の図１７とほぼ同じ動作である。このため、図１７と同じ動作については詳細な説明を省略する。
この例では、書き込み動作の基本を示している。但し、／ＣＥ信号の活性化期間は、／ＷＥ信号の活性化期間より長い。このため、ＦＣＲＡＭは、／ＣＥ信号の高レベルおよび／ＷＥ信号の高レベルを受けて、読み出しコマンドＲＤ０が供給されたと認識する（図４６（ａ、ｂ））。これ等読み出しコマンドＲＤ０の供給期間は、いずれもホールド期間ＨＯＬＤを満足しないため、読み出し動作は開始されない。
サブステートマシンＳＳＭは、最初の読み出しコマンドＲＤ０に対応するリザーブ状態ＲＥＳＥＲＶＥ中に書き込みコマンドＷＲ０を受け、書き込み許可ＷＲＩＴＥＰを発生した後、レディ状態ＲＥＡＤＹに遷移する（図４６（ｃ））。メインステートマシンＭＳＭは、アイドル状態ＩＤＬＥに受ける書き込みコマンドＷＲ０の終了に応答して、書き込み動作を開始するために書き込み状態ＷＲＩＴＥに遷移する（図４６（ｄ））。メインステートマシンＭＳＭは、書き込み動作の完了後、アイドル状態ＩＤＬＥに戻る（図４６（ｅ））。
図４７は、リザーブ状態ＲＥＳＥＲＶＥ中に書き込みコマンドＷＲが供給され、この後リフレッシュコマンドＲＥＦが発生したときのＦＣＲＡＭの動作を示している。この例は、上述した第１の実施形態の図２２とほぼ同じ動作である。このため、図２２と同じ動作については詳細な説明を省略する。
この例においても、上述した図４６と同様に、ＦＣＲＡＭは、書き込みコマンドＷＲ０の前後に、ホールド期間を満たさない読み出しコマンドＲＤ０を認識する。サブステートマシンＳＳＭは、書き込みコマンドＷＲ０に伴い遷移したレディ状態ＲＥＡＤＹ中にリフレッシュコマンドＲＥＦを受ける（図４７（ａ））。サブステートマシンＳＳＭは、リフレッシュコマンドＲＥＦに応答してリフレッシュ許可ＲＥＦＰ１を発生する（図４７（ｂ））。メインステートマシンＭＳＭは、アイドル状態ＩＤＬＥにリフレッシュ許可ＲＥＦＰ１を受け、リフレッシュ動作を実行するためにリフレッシュ状態ＲＥＦＲＥＳＨに遷移する（図４７（ｃ））。このように、レディ状態ＲＥＡＤＹ中にリフレッシュコマンドＲＥＦを受けたときに、レディ状態ＲＥＡＤＹのままリフレッシュ許可ＲＥＦＰ１が発行され、リフレッシュ動作が実行される。このため、リフレッシュコマンドＲＥＦに応答するリフレッシュ動作を迅速に開始できる。この結果、メインステートマシンＭＳＭは、アイドル状態ＩＤＬＥの期間を最小限にできる。換言すれば、読み出しコマンドＲＤ、書き込みコマンドＷＲ等の外部コマンドの供給頻度（コマンド入力レート）を向上できる。
また、書き込みコマンドＷＲの終わりに応答して書き込み動作を開始することで、書き込みコマンドＷＲの供給中にリフレッシュコマンドＲＥＦが発生するときに、リフレッシュ動作を書き込み動作に優先して実行できる。メインステートマシンＭＳＭは、リフレッシュ動作の完了に応答して、アイドル状態ＩＤＬＥに遷移した後、書き込み動作を開始するために書き込み状態ＷＲＩＴＥに遷移する（図４７（ｄ））。
図４８は、リザーブ状態ＲＥＳＥＲＶＥ中に書き込みコマンドＷＲが供給され、書き込み動作を実行中にリフレッシュコマンドＲＥＦが発生したときのＦＣＲＡＭの動作を示している。この例は、上述した第１の実施形態の図２３とほぼ同じ動作である。また、書き込み動作を開始するまでのタイミングは、図４６とほぼ同じである。このため、図２３および図４６と同じ動作については詳細な説明を省略する。
サブステートマシンＳＳＭは、２回目の読み出しコマンドＲＤ０に対応するリザーブ状態ＲＥＳＥＲＶＥ中にリフレッシュコマンドＲＥＦを受ける（図４８（ａ））。サブステートマシンＳＳＭは、読み出しコマンドＲＤ０の完了（＝スタンバイコマンドＳＴＢＹの供給）に応答して、リフレッシュ許可ＲＥＦＰ１を発生し、リザーブ状態ＲＥＳＥＲＶＥからレディ状態ＲＥＡＤＹに遷移する（図４８（ｂ））。
メインステートマシンＭＳＭは、書き込み動作後のアイドル状態ＩＤＬＥ中にリフレッシュ許可ＲＥＦＰ１を受け、リフレッシュ動作を実行するためにリフレッシュ状態ＲＥＦＲＥＳＨに遷移する（図４８（ｃ））。リザーブ状態ＲＥＳＥＲＶＥ中にリフレッシュコマンドＲＥＦおよびスタンバイコマンドＳＴＢＹが供給されるときに、スタンバイコマンドＳＴＢＹに応答して遷移するレディ状態ＲＥＡＤＹ中にリフレッシュ動作を開始することで、メモリコア２８の空き時間を利用してメモリセルＭＣをリフレッシュできる。この結果、ＦＣＲＡＭを搭載するシステムに対してリフレッシュサイクルを隠すことができる。
図４９は、リザーブ状態ＲＥＳＥＲＶＥ中に書き込みコマンドＷＲおよびホールド時間ＨＯＬＤを満足する読み出しコマンドＲＤが順次供給されたときのＦＣＲＡＭの動作を示している。書き込み動作を開始するまでのタイミングは、図４６とほぼ同じである。
この例では、書き込みコマンドＷＲ０後に供給される読み出しコマンドＲＤ１は、ホールド時間ＨＯＬＤを満足する。このため、サブステートマシンＳＳＭは、読み出しコマンドＲＤ１に対応するホールド時間ＨＯＬＤ後に読み出し許可ＲＥＡＤＰ１を発生する（図４９（ａ））。メインステートマシンＭＳＭは、書き込み動作後のアイドル状態ＩＤＬＥ中に読み出し許可ＲＥＡＤＰ１を受けて、読み出し動作を実行するために読み出し状態ＲＥＡＤに遷移する（図４９（ｂ））。メインステートマシンＭＳＭは、読み出し動作の実行後、アイドル状態ＩＤＬＥに戻る（図４９（ｃ））。
図５０は、リザーブ状態ＲＥＳＥＲＶＥ中に書き込みコマンドＷＲが供給され、この後リフレッシュコマンドＲＥＦが発生し、ホールド時間ＨＯＬＤを満足する読み出しコマンドＲＤが供給されたときのＦＣＲＡＭの動作を示している。読み出しコマンドＲＤ１が供給されるまでのタイミングは、図４７と同じである。
この例では、書き込みコマンドＷＲ０後に供給される読み出しコマンドＲＤ１は、ホールド時間ＨＯＬＤを満足する。また、サブステートマシンＳＳＭは、書き込みコマンドＷＲ０に伴い遷移したレディ状態ＲＥＡＤＹ中にリフレッシュコマンドＲＥＦを受け、リフレッシュ許可ＲＥＦＰ１を発生する（図５０（ａ））。メインステートマシンＭＳＭは、アイドル状態ＩＤＬＥにリフレッシュ許可ＲＥＦＰ１を受け、リフレッシュ動作を実行するためにリフレッシュ状態ＲＥＦＲＥＳＨに遷移する（図５０（ｂ））。メインステートマシンＭＳＭは、リフレッシュ動作の完了に応答して、アイドル状態ＩＤＬＥに遷移した後、書き込み動作を開始するために書き込み状態ＷＲＩＴＥに遷移する（図５０（ｃ））。メインステートマシンＭＳＭは、書き込み動作中に読み出し許可ＲＥＡＤＰ１を受ける（図５０（ｄ））。メインステートマシンＭＳＭは、書き込み動作後に読み出し動作を実行するために読み出し状態ＲＥＡＤに遷移する（図５０（ｅ））。
図５１は、リザーブ状態ＲＥＳＥＲＶＥ中に書き込みコマンドＷＲおよびホールド時間ＨＯＬＤを満足する読み出しコマンドＲＤが供給され、書き込み動作を実行中にリフレッシュコマンドＲＥＦが発生したときのＦＣＲＡＭの動作を示している。書き込み動作中にリフレッシュコマンドＲＥＦが供給されるまでのタイミングは、図４８とほぼ同じである。
サブステートマシンＳＳＭは、読み出しコマンドＲＤ１に対応するホールド時間ＨＯＬＤ後に読み出し許可ＲＥＡＤＰ２およびリフレッシュ許可ＲＥＦＰ１を発生する（図５１（ａ））。メインステートマシンＭＳＭは、書き込み動作後のアイドル状態ＩＤＬＥ中に読み出し許可ＲＥＡＤＰ２を受けて、読み出し状態ＲＥＡＤに遷移し、読み出し動作を実行する（図５１（ｂ））。メインステートマシンＭＳＭは、読み出し動作の実行後、アイドル状態ＩＤＬＥに戻り、すぐにリフレッシュ動作を実行するためにリフレッシュ状態ＲＥＦＲＥＳＨに遷移する（図５１（ｃ））。メインステートマシンＭＳＭは、リフレッシュ動作の完了後、アイドル状態ＩＤＬＥに戻る（図５１（ｄ））。
図５２は、読み出し動作中かつリザーブ状態ＲＥＳＥＲＶＥ中にリフレッシュコマンドＲＥＦが発生したときのＦＣＲＡＭの動作を示している。
この例では、ホールド時間ＨＯＬＤを満足する読み出しコマンドＲＤ０、ＲＤ２の間に、ホールド時間ＨＯＬＤを満足しない読み出しコマンドＲＤ１が供給される（図５２（ａ））。サブステートマシンＳＳＭは、リザーブ状態ＲＥＳＥＲＶＥ中の新たな読み出しコマンドＲＤ２に応答して、リフレッシュ許可ＲＥＦＰ２を発生し、遷移中のリザーブ状態ＲＥＳＥＲＶＥをリセットし、新たなリザーブ状態ＲＥＳＥＲＶＥに遷移する（図５２（ｂ））。メインステートマシンＭＳＭは、アイドル状態ＩＤＬＥにリフレッシュ許可ＲＥＦＰ２を受け、リフレッシュ動作を実行するためにリフレッシュ状態ＲＥＦＲＥＳＨに遷移する（図５２（ｃ））。メインステートマシンＭＳＭは、リフレッシュ動作の完了後、アイドル状態ＩＤＬＥに戻る（図５２（ｄ））。この後、メインステートマシンＭＳＭは、ホールド時間ＨＯＬＤを満足する読み出しコマンドＲＤ２に対応して応答して、読み出し状態ＲＥＡＤに遷移し、読み出し動作を実行する（図５２（ｅ））。
図５３は、読み出し動作中かつリザーブ状態ＲＥＳＥＲＶＥ中にリフレッシュコマンドＲＥＦが発生したときのＦＣＲＡＭの別の動作を示している。リフレッシュ動作が開始されるまでのタイミングは、上述した図５２とほぼ同じである。
この例では、ホールド時間ＨＯＬＤを満足しない読み出しコマンドＲＤ１が供給された後、スタンバイコマンドＳＴＢＹが供給される（図５３（ａ））。このため、サブステートマシンＳＳＭは、読み出しコマンドＲＤ１に対応するリザーブ状態ＲＥＳＥＲＶＥ後にレディ状態ＲＥＡＤＹに遷移する（図５３（ｂ））。メインステートマシンＭＳＭは、リフレッシュ動作後にアイドル状態ＩＤＬＥに遷移する（図５３（ｃ））。
図５４は、リザーブ状態ＲＥＳＥＲＶＥ中にリフレッシュコマンドＲＥＦが発生したときのＦＣＲＡＭの別の動作を示している。リフレッシュ動作が開始されるまでのタイミングは、上述した図４５とほぼ同じである。
この例では、ホールド時間ＨＯＬＤを満足しない読み出しコマンドＲＤ１が供給された後、スタンバイコマンドＳＴＢＹが供給される（図５４（ａ））。このため、サブステートマシンＳＳＭは、リザーブ状態ＲＥＳＥＲＶＥ後にレディ状態ＲＥＡＤＹに遷移する（図５４（ｂ））。メインステートマシンＭＳＭは、リフレッシュ動作後にアイドル状態ＩＤＬＥに遷移する（図５４（ｃ））。
図５５は、書き込み動作中かつリザーブ状態ＲＥＳＥＲＶＥ中にリフレッシュコマンドＲＥＦが発生し、その後ホールド時間ＨＯＬＤを満足する読み出しコマンドＲＤが供給されたときのＦＣＲＡＭの動作を示している。
読み出しコマンドＲＤ０に対応するリザーブ状態ＲＥＳＥＲＶＥ中に新たな読み出しコマンドＲＤ１が供給され、サブステートマシンＳＳＭは、リフレッシュ許可ＲＥＦＰ２を発生し、遷移中のリザーブ状態ＲＥＳＥＲＶＥをリセットし、新たなリザーブ状態ＲＥＳＥＲＶＥに遷移する（図５５（ａ））。メインステートマシンＭＳＭは、書き込み動作後のアイドル状態ＩＤＬＥ中にリフレッシュ許可ＲＥＦＰ２に対応するリフレッシュ動作を実行するためにリフレッシュ状態ＲＥＦＲＥＳＨに遷移する（図５５（ｂ））。
サブステートマシンＳＳＭは、読み出しコマンドＲＤ１に対応するリザーブ期間終了後、読み出し許可ＲＥＡＤＰ１を発生する。メインステートマシンＭＳＭは、リフレッシュ動作の完了後、読み出し許可ＲＥＡＤＰ１に対応する読み出し動作を実行するために、アイドル状態ＩＤＬＥから読み出し状態ＲＥＡＤに遷移する（図５５（ｃ））。
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ＦＣＲＡＭの動作を制御するステートマシンが、メモリコア２８の動作を直接制御するメインステートマシンＭＳＭと、メモリコア２８の動作コマンドに応じて内部回路の動作を制御するサブステートマシンＳＳＭとで構成されるため、ステートマシーンが複雑になることを防止できる。したがって、ステートマシーンに対応してＦＣＲＡＭ内にそれぞれ形成される制御回路を簡易に構成できる。この結果、ＦＣＲＡＭの回路設計時間を短縮できる。
既に開発されたメモリコア２８を利用してＦＣＲＡＭを新たに開発する場合、メモリコア２８の動作を制御するメインステートマシーンＭＳＭに対応する制御回路も、既に設計されている制御回路を流用できる。したがって、サブステートマシンＳＳＭだけを新規に設計することで、新たな半導体メモリを開発可能になる。この結果、ＦＣＲＡＭの開発期間および開発コストを削減できる。
サブステートマシンＳＳＭは、読み出しコマンドＲＤに応答するリザーブ状態ＲＥＳＥＲＶＥ中に、新たな読み出しコマンドＲＤを受けたときに、遷移中のリザーブ状態ＲＥＳＥＲＶＥをリセットし、ホールド時間ＨＯＬＤの再計測するために新たにリザーブ状態ＲＥＳＥＲＶＥに遷移する。また、サブステートマシンＳＳＭは、ホールド時間ＨＯＬＤが経過した後、読み出し動作を実行するために読み出し許可ＲＥＡＤＰ１、ＲＥＡＤＰ２を発行する。したがって、読み出しコマンドＲＤが、ホールド時間ＨＯＬＤより短い間隔で供給されるときに、メモリコアの誤動作を防止でき、ＤＲＡＭのメモリセルＭＣを有するＦＣＲＡＭのタイミング仕様を、ＳＲＡＭと同じに設定できる。
リザーブ状態ＲＥＳＥＲＶＥ中にリフレッシュコマンドＲＥＦが供給され、かつホールド時間ＨＯＬＤが経過するときに、読み出し動作をリフレッシュ動作に優先して実行できる。この結果、読み出しコマンドＲＤが供給されてから読み出しデータを出力するまでの時間を短縮できる。
リザーブ状態ＲＥＳＥＲＶＥ中にリフレッシュコマンドＲＥＦおよび新たな読み出しコマンドＲＤが順次に供給されるときに、新たなリザーブ状態ＲＥＳＥＲＶＥ中にリフレッシュ動作を優先して実行することで、外部のシステムに対してリフレッシュサイクルを隠すことができる。
メインステートマシンＭＳＭは、アイドル状態ＩＤＬＥのときのみ、リフレッシュ状態ＲＥＦＲＥＳＨ、読み出し状態ＲＥＡＤおよび書き込み状態ＷＲＩＴＥに遷移可能である。常に同じ状態（ＩＤＬＥ状態）から、メモリコア２８の動作が起動されるため、メインステートマシンＭＳＭに対応する制御回路を簡易に構成できる。
書き込みコマンドＷＲの終わりに応答して書き込み動作を開始することで、書き込みコマンドＷＲの供給中にリフレッシュコマンドＲＥＦが発生するときに、リフレッシュ動作を書き込み動作に優先して実行できる。
レディ状態ＲＥＡＤＹ中にリフレッシュコマンドＲＥＦを受けたときに、レディ状態ＲＥＡＤＹのままリフレッシュ許可ＲＥＦＰ１が発行される。このため、リフレッシュコマンドＲＥＦに応答するリフレッシュ動作を迅速に開始できる。この結果、ＦＣＲＡＭがリフレッシュ動作により占有される時間を最小限にでき、読み出しコマンドＲＤ等の外部コマンドの供給頻度を向上できる。
レディ状態ＲＥＡＤＹ中の読み出しコマンドＲＤに対応する読み出し動作が、ホールド時間ＨＯＬＤ後に開始されるＦＣＲＡＭにおいて、リザーブ状態ＲＥＳＥＲＶＥ中にリフレッシュコマンドＲＥＦおよびスタンバイコマンドＳＴＢＹが供給されるときに、レディ状態ＲＥＡＤＹ中にリフレッシュ動作を開始することで、外部のシステムに対してリフレッシュサイクルを隠すことができる。
図５６は、本発明の半導体メモリの第５の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態のＦＣＲＡＭは、第４の実施形態のアクティブ制御回路２４およびコア動作制御回路２６の代わりにアクティブ制御回路６０およびコア動作制御回路６２を有している。その他の構成は、第１および第４の実施形態をほぼ同じである。この実施形態では、ＦＣＲＡＭが書き込みコマンドＷＲの供給に応答して書き込み動作を開始する点で、第４の実施形態と相違する。その他の動作は、第４の実施形態と同じである。
図５７は、第５の実施形態におけるＦＣＲＡＭの状態遷移図を示している。
第４の実施形態の状態遷移図との相違は、書き込みコマンドＷＲがサブステートマシンＳＳＭのみに入力されている点である。この実施形態では、メインステートマシンＭＳＭは、レディ状態ＲＥＡＤＹ中に書き込み許可ＷＲＩＴＥＰを受けると、直ちに書き込み動作を開始する。
図５８は、リザーブ状態ＲＥＳＥＲＶＥ中に書き込みコマンドＷＲが供給されたときのＦＣＲＡＭの動作を示している。この例は、上述した第４の実施形態の図４６に対応する動作である。外部から供給されるコマンドおよび供給タイミングと、サブステートマシンＳＳＭの動作とは、第４の実施形態の図４６と同じである。
メインステートマシンＭＳＭは、アイドル状態ＩＤＬＥ中に書き込み許可ＷＲＩＴＥＰを受けると、すぐに書き込み状態ＷＲＩＴＥに遷移し、書き込み動作を開始する（図５８（ａ））。このため、第４の実施形態に比べ、書き込みサイクルにおけるアイドル状態ＩＤＬＥの期間を短くできる。この結果、メモリコア２８の動作頻度が高くなり、動作効率を向上できる。メインステートマシンＭＳＭは、書き込み動作の完了後、アイドル状態ＩＤＬＥに戻る（図５８（ｂ））。
図５９は、リザーブ状態ＲＥＳＥＲＶＥ中にリフレッシュコマンド（ＳＲＴＺ）および書き込みコマンドＷＲ０が順次供給されるときのＦＣＲＡＭの動作を示している。この例は、上述した第４の実施形態の図４７に対応する動作である。外部から供給されるコマンドおよび供給タイミングは、第４の実施形態の図４７と同じである。
サブステートマシンＳＳＭは、書き込みコマンドＷＲ０を受けて、リフレッシュ許可ＲＥＦＰ２および書き込み許可ＷＲＩＴＥＰを発生し、リザーブ状態ＲＥＳＥＲＶＥからレディ状態ＲＥＡＤＹに遷移する（図５９（ａ））。メインステートマシンＭＳＭは、アイドル状態ＩＤＬＥにリフレッシュ許可ＲＥＦＰ２を受け、リフレッシュ動作を実行するためにリフレッシュ状態ＲＥＦＲＥＳＨに遷移する（図５９（ｂ））。メインステートマシンＭＳＭは、リフレッシュ動作後にアイドル状態ＩＤＬＥに戻るとすぐに書き込み状態ＷＲＩＴＥに遷移し、書き込み動作を実行する（図５９（ｃ））。
図６０は、リザーブ状態ＲＥＳＥＲＶＥ中に書き込みコマンドＷＲが供給され、書き込み動作を実行中にリフレッシュコマンドＲＥＦが発生したときのＦＣＲＡＭの動作を示している。この例は、上述した第４の実施形態の図４８に対応する動作である。外部から供給されるコマンドおよび供給タイミングは、第４の実施形態の図４８と同じである。
サブステートマシンＳＳＭは、リザーブ状態ＲＥＳＥＲＶＥ中に書き込みコマンドＷＲ０を受けて書き込み許可ＷＲＩＴＥＰを発生し、リザーブ状態ＲＥＳＥＲＶＥからレディ状態ＲＥＡＤＹに遷移する（図６０（ａ））。メインステートマシンＭＳＭは、アイドル状態ＩＤＬＥ中に書き込み許可ＷＲＩＴＥＰを受け、書き込み動作を実行するために書き込み状態ＷＲＩＴＥに遷移する（図６０（ｂ））。サブステートマシンＳＳＭは、書き込み動作中にリフレッシュコマンドＲＥＦを受け、リフレッシュ許可ＲＥＦＰ１を発生する（図６０（ｃ））。メインステートマシンＭＳＭは、書き込み動作後にアイドル状態ＩＤＬＥに戻るとすぐにリフレッシュ状態ＲＥＦＲＥＳＨに遷移し、リフレッシュ動作を実行する（図６０（ｄ））。
図６１は、リザーブ状態ＲＥＳＥＲＶＥ中に書き込みコマンドＷＲおよびホールド時間ＨＯＬＤを満足する読み出しコマンドＲＤが順次供給されたときのＦＣＲＡＭの動作を示している。この例は、上述した第４の実施形態の図４９に対応する動作である。外部から供給されるコマンドおよび供給タイミングと、サブステートマシンＳＳＭの動作とは、第４の実施形態の図４９と同じである。
メインステートマシンＭＳＭは、アイドル状態ＩＤＬＥ中に書き込み許可ＷＲＩＴＥＰに応答して書き込み動作を開始するために、書き込み状態ＷＲＩＴＥに遷移する（図６１（ａ））。また、メインステートマシンＭＳＭは、図４９と同様に、書き込み動作後のアイドル状態ＩＤＬＥ中に読み出し許可ＲＥＡＤＰ１を受けて、読み出し動作を実行するために読み出し状態ＲＥＡＤに遷移する（図６１（ｂ））。
図６２は、リザーブ状態ＲＥＳＥＲＶＥ中にフレッシュコマンドが発生し、この後書き込みコマンドＷＲが供給され、リホールド時間ＨＯＬＤを満足する読み出しコマンドＲＤが供給されたときのＦＣＲＡＭの動作を示している。この例は、上述した第４の実施形態の図５０に対応する動作である。外部から供給されるコマンドおよび供給タイミングは、第４の実施形態の図５０と同じである。また、リフレッシュコマンドＲＥＦおよび書き込みコマンドＷＲ０に対応する動作は、上述した図５９と同じであり、読み出しコマンドＲＤ１に対応する動作は、上述した図６１と同じである。
図６３は、リザーブ状態ＲＥＳＥＲＶＥ中に書き込みコマンドＷＲおよびホールド時間ＨＯＬＤを満足する読み出しコマンドＲＤが供給され、書き込み動作を実行中にリフレッシュコマンドＲＥＦが発生したときのＦＣＲＡＭの動作を示している。この例は、上述した第４の実施形態の図５１に対応する動作である。外部から供給されるコマンドおよび供給タイミングは、第４の実施形態の図５１と同じである。また、書き込みコマンドＷＲ０およびリフレッシュコマンドＲＥＦに対応する動作は、上述した図６０と同じであり、読み出しコマンドＲＤ１に対応する動作は、上述した図６１と同じである。
図６４は、ホールド期間を満足するリザーブ状態ＲＥＳＥＲＶＥ中にリフレッシュコマンドＲＥＦが発生し、この後書き込みコマンドＷＲが供給されるときのＦＣＲＡＭの動作を示している。
サブステートマシンＳＳＭは、読み出しコマンドＲＤ０に対応するホールド時間ＨＯＬＤ後に読み出し許可ＲＥＡＤＰ２およびリフレッシュ許可ＲＥＦＰ１を発生する（図６４（ａ））。メインステートマシンＭＳＭは、アイドル状態ＩＤＬＥ中に読み出し許可ＲＥＡＤＰ２を受けて、読み出し状態ＲＥＡＤに遷移し、読み出し動作を実行する（図６４（ｂ））。メインステートマシンＭＳＭは、読み出し動作の実行後、アイドル状態ＩＤＬＥに戻り、すぐにリフレッシュ動作を実行するためにリフレッシュ状態ＲＥＦＲＥＳＨに遷移する（図６４（ｃ））。
サブステートマシンＳＳＭは、読み出し動作中に書き込みコマンドＷＲ１を受け、書き込み許可ＷＲＩＴＥＰを発生する（図６４（ｄ））。メインステートマシンＭＳＭは、読み出し動作の実行後、アイドル状態ＩＤＬＥに戻り、すぐに書き込み動作を実行するために書き込み状態ＷＲＩＴＥに遷移する（図６４（ｅ））。
この実施形態においても、上述した第１および第４の実施形態と同様の効果を得ることができる。さらに、この実施形態では、書き込みコマンドＷＲの始まりに応答して書き込み動作を開始することで、書き込みサイクル中におけるメインステートマシンＭＳＭのアイドル状態ＩＤＬＥの期間を少なくできる。この結果、メモリコア２８の動作効率を向上できる。
なお、上述した実施形態では、本発明をＦＣＲＡＭに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をＦＣＲＡＭ以外の擬似ＳＲＡＭに適用してもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用の可能性】
本発明の半導体メモリでは、メモリコアが正常に動作できない間隔で外部アクセス信号が供給されたときにも、メモリコアの誤動作を防止でき、メモリセルに保持されているデータが破壊することを防止できる。この結果、例えば、リフレッシュが必要なメモリセルを有する半導体メモリは、スタティックＲＡＭと同様のタイミング仕様で動作可能になる。
本発明の半導体メモリでは、外部アクセス信号の変化を確実に検出し、タイマの動作を開始できる。
本発明の半導体メモリでは、タイマは、起動される前に毎回確実にリセットされるため、所定時間を常に正しく計測できる。
本発明の半導体メモリでは、タイマの動作が不要なときにタイマをリセットしておくことで、タイマの誤動作が確実に防止される。
本発明の半導体メモリでは、オシレータとカウンタを組み合わせてタイマを構成することで、所定時間を精度高くかつ容易に計測できる。
本発明の半導体メモリでは、リフレッシュマスク回路は、リフレッシュ動作とアクセス動作の優先順を決める調停回路として動作するため、リフレッシュ動作とアクセス動作とが競合することを防止できる。また、ランダムに発生するリフレッシュ要求に対応するリフレッシュ動作とアクセス動作の調停動作を容易に制御できる。
本発明の半導体メモリでは、アクセスマスク回路は、リフレッシュ動作とアクセス動作の優先順を決める調停回路として動作するため、ランダムに発生するリフレッシュ要求に対応するリフレッシュ動作とアクセス動作とが競合することを防止できる。
本発明の半導体メモリでは、無効なメモリコア動作を禁止することで、サイクル時間を短縮できる。
本発明の半導体メモリでは、例えば、半導体メモリを搭載するシステムは、メモリコアの動作の実力に合わせて、半導体メモリをアクセスできる。
本発明の半導体メモリでは、ランダムに発生するリフレッシュ要求に対応するリフレッシュ動作を一時的に禁止することで、メモリコアの動作の実力に合わせた最短時間で、半導体メモリをアクセスできる。
本発明の半導体メモリでは、専用の試験端子を形成することなく、容易に半導体メモリを試験モードに移行できる。
本発明の半導体メモリでは、試験モードへの移行後、試験デコード回路により、複数の試験の中から実行する試験を、外部端子に供給される信号の論理値に応じて選択できる。
本発明の半導体メモリでは、試験モードへの移行時に誤って書き込み動作が実行され、メモリセルに保持されているデータが破壊することを防止できる。
本発明の半導体メモリでは、試験モード時に、メモリコアのアクセス時間の実力を容易に評価できる。
本発明の半導体メモリでは、試験モード時に、所定時間を容易に計測できる。
本発明の半導体メモリでは、試験モード時に、計測信号は、複数回の所定時間が経過する間出力されるため、所定時間を精度高く計測できる。
本発明の半導体メモリでは、試験モード時に、第３試験回路によって、容易にワーストアクセス動作を実現でき、ワーストアクセス時間を測定できる。
本発明の半導体メモリでは、半導体メモリの回路規模を削減でき、書き込み制御回路のタイミング余裕を向上できる。また、書き込みサイクル時間を短縮できる。
本発明の半導体メモリでは、メモリコアの動作を直接制御するメインステートマシンと、メモリコアの動作コマンドに応じて内部回路の動作を制御するサブステートマシンとを構成することで、ステートマシーンが複雑になることを防止できる。このため、ステートマシーンに対応して半導体メモリ内にそれぞれ形成される制御回路を簡易に構成できる。この結果、半導体メモリの回路設計時間を短縮できる。
本発明の半導体メモリでは、リザーブ状態中にリフレッシュコマンドが供給されるときに、読み出し動作をリフレッシュ動作に優先して実行できる。この結果、読み出しコマンドが供給されてから読み出しデータを出力するまでの時間を短縮できる。
本発明の半導体メモリでは、リザーブ期間中にリフレッシュ動作を実行できるため、外部のシステムに対してリフレッシュサイクルを隠すことができる。すなわち、リフレッシュが必要なメモリセルを有する半導体メモリにおいて、スタティックＲＡＭと同様の動作が可能になる。
本発明の半導体メモリでは、リザーブ状態中で所定時間が経過する前に書き込みコマンドが供給されるとき、書き込み許可が発行され、レディ状態に遷移する。このため、書き込みコマンドに応答する書き込み動作は、メモリコアがアイドル状態であればすぐに実行できる。
本発明の半導体メモリでは、レディ状態中にリフレッシュコマンドが供給されるとき、レディ状態のままリフレッシュ許可が発行される。このため、リフレッシュコマンドに応答するリフレッシュ動作は、メモリコアがアイドル状態であればすぐに実行できる。
本発明の半導体メモリでは、リザーブ状態中にリフレッシュコマンドおよびスタンバイコマンドが供給されるときに、リフレッシュ動作が優先して実行される。このため、レディ状態中にリフレッシュ動作を開始することで、外部のシステムに対してリフレッシュサイクルを隠すことができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
2004001762.tif 000036
【図３５】
2004001762.tif 000037
【図３６】
2004001762.tif 000038
【図３７】
2004001762.tif 000039
【図３８】
2004001762.tif 000040
【図３９】
2004001762.tif 000041
【図４０】
2004001762.tif 000042
【図４１】
2004001762.tif 000043
【図４２】
2004001762.tif 000044
【図４３】
2004001762.tif 000045
【図４４】
2004001762.tif 000046
【図４５】
2004001762.tif 000047
【図４６】
2004001762.tif 000048
【図４７】
2004001762.tif 000049
【図４８】
2004001762.tif 000050
【図４９】
2004001762.tif 000051
【図５０】
2004001762.tif 000052
【図５１】
2004001762.tif 000053
【図５２】
2004001762.tif 000054
【図５３】
2004001762.tif 000055
【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
2004001762.tif 000062
【図６１】
2004001762.tif 000063
【図６２】
2004001762.tif 000064
【図６３】
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【図６４】
2004001762.tif 000066
【手続補正書】
【提出日】平成16年7月29日(2004.7.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルを有するメモリコアと、
前記メモリコアに読み出し動作を実行させるための外部アクセス信号を受信してから所定時間を計測し、前記所定時間後に前記メモリコアを動作させるためのアクセス要求信号を出力するタイマとを備え、
前記所定時間は、前記メモリコアが１回動作するためのコア動作時間より長いことを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記外部アクセス信号の遷移エッジを検出したときに、遷移検出信号を出力するエッジ検出回路を備え、
前記タイマは、前記遷移検出信号に応答して前記所定時間の計測を開始することを特徴とする半導体メモリ。
【請求項３】
請求項１記載の半導体メモリにおいて、
データを保持するキャパシタで構成されている揮発性の前記メモリセルをリフレッシュするためのリフレッシュ要求を周期的に出力するリフレッシュ要求回路と、
前記リフレッシュ要求を保持するリフレッシュ保持回路と、
前記メモリコアの非動作中または前記所定時間の非計測中に、前記リフレッシュ保持回路に保持されている前記リフレッシュ要求をリフレッシュ起動信号として出力し、前記メモリコアの動作中または前記所定時間の計測中に前記リフレッシュ起動信号の出力を禁止するリフレッシュマスク回路とを備えていることを特徴とする半導体メモリ。
【請求項４】
請求項１記載の半導体メモリにおいて、
前記アクセス要求信号を保持するアクセス保持回路と、
前記メモリコアの非動作中に、前記アクセス保持回路に保持されている前記アクセス要求信号を、前記メモリコアの動作を開始させるアクセス起動信号として出力し、前記メモリコアの動作中に前記アクセス起動信号の出力を禁止するアクセスマスク回路とを備えていることを特徴とする半導体メモリ。
【請求項５】
請求項１記載の半導体メモリにおいて、
書き込み動作を実行するために供給される書き込みイネーブル信号のアクティブ期間の終了に同期して、書き込み動作を実行するための書き込み要求信号を出力する書き込み制御回路とを備えていることを特徴とする半導体メモリ。
【請求項６】
請求項１記載の半導体メモリにおいて、
前記外部アクセス信号であるアドレス信号の保持時間は、前記所定時間より短いとき、または１回の読み出し動作に必要なサイクル時間より長いときのみ許可され、前記所定時間より長く、かつ前記サイクル時間より短く前記アドレス信号を保持することは禁止されていることを特徴とする半導体メモリ。
【請求項７】
請求項１記載の半導体メモリにおいて、
前記タイマが前記所定時間を計測することを禁止する禁止信号を受信する禁止端子と、
前記禁止信号の供給中に、前記外部アクセス信号の受信に応答して前記アクセス要求信号を強制的に出力する起動信号出力回路を備えていることを特徴とする半導体メモリ。
【請求項８】
データを保持するためにリフレッシュが必要なメモリセルを有するメモリコアと、
前記メモリセルをリフレッシュするためのリフレッシュコマンドを所定の周期で生成するリフレッシュ制御回路と、
前記リフレッシュコマンドおよび外部から供給される読み出しコマンド、書き込みコマンドに応じて前記メモリコアを動作させるためのリフレッシュ許可、読み出し許可および書き込み許可をそれぞれ発行するサブステートマシンと、
前記リフレッシュ許可に応じて前記メモリコアをリフレッシュ動作させ、前記読み出し許可に応じて前記メモリコアを読み出し動作させ、前記書き込み許可に応じて前記メモリコアを書き込み動作させるメインステートマシンとを備え、
前記サブステートマシンは、前記読み出しコマンドが供給されないときに遷移するレディ状態と、前記読み出しコマンドに応答してレディ状態から遷移するリザーブ状態とを有し、
前記メインステートマシンは、前記メモリコアを非動作にするアイドル状態と、前記メモリコアにリフレッシュ動作、読み出し動作および書き込み動作をそれぞれ実行させる読み出し状態、書き込み状態、およびリフレッシュ状態とを有していることを特徴とする半導体メモリ。
【請求項９】
請求項８記載の半導体メモリにおいて、
前記サブステートマシンは、前記読み出しコマンドに応答して前記リザーブ状態に遷移してから所定時間後に読み出し許可を発行し、前記リザーブ状態から前記レディ状態に遷移し、
前記メインステートマシンは、前記読み出し許可に応答して前記読み出し動作を実行するために、前記アイドル状態から前記読み出し状態に遷移することを特徴とする半導体メモリ。
【請求項１０】
請求項８記載の半導体メモリにおいて、
前記サブステートマシンは、前記レディ状態中に前記リフレッシュコマンドを受けたときに、前記レディ状態のままリフレッシュ許可を発行し、
前記メインステートマシンは、前記リフレッシュ許可に応答して前記リフレッシュ動作を実行するために、前記アイドル状態から前記リフレッシュ状態に遷移することを特徴とする半導体メモリ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタを有する揮発性のメモリセルを有し、SRAMのインタフェースを有する半導体メモリに関する。
【背景技術】
【０００２】
近年、携帯電話等のモバイル機器では、サービス機能が高度になってきており、扱われるデータ量は、増加の一途をたどっている。これに伴い、モバイル機器に搭載されるワークメモリの大容量化が要求されている。
従来、モバイル機器のワークメモリとして、システムの構成が容易なSRAMが使用されていた。しかし、SRAMは、１ビットのセルを構成する素子数がDRAMに比べて多いため、大容量化には不利である。このため、DRAMの大容量とSRAMの使いやすさを兼ね備えた擬似SRAMと称する半導体メモリが開発されている。擬似SRAMは、DRAMのメモリセルを有し、SRAMのインタフェースを有している。擬似SRAMの概要は、例えば、米国特許第６，３９２，９５８号明細書に開示されている。
【０００３】
擬似SRAMは、DRAMのメモリコアを有するため、データの読み出し後にメモリセルへの再書き込みが必要である（破壊読み出し）。このため、読み出し動作において、ワード線の選択中に別のアドレス信号が供給され別のワード線が選択されると、再書き込みが正しく実行されず、メモリセル内のデータが破壊されてしまう。すなわち、擬似SRAMは誤動作する。これに対して、SRAMのメモリセルはラッチで構成されているため、読み出し動作中に別のアドレス信号が供給されることで読み出し動作が中断されても、メモリセルのデータは破壊されない。
【０００４】
擬似SRAMでは、上述した誤動作を防止するため、タイミング仕様において読み出しサイクル中にワード線が再選択されるようなアドレス信号の変化を禁止している。
擬似SRAMは、SRAMのインタフェースを有し、基本的にSRAMと互換性を有する。しかし、上述したアドレス変化のタイミング仕様など、SRAMに比べ制約がある。このため、システムに搭載されているSRAMを擬似SRAMに置き換えるとき、メモリを制御するコントローラの修正が必要な場合がある。
【０００５】
一方、一般に、擬似SRAMのI/O端子が１６ビット（２バイト）で構成される場合、１バイト単位でデータを入出力するために、ロウアーバイト信号/LBおよびアッパーバイト信号/UBを入力する外部端子が形成される。下位の８ビットデータをメモリセルに書き込むとき、またはメモリセルから読み出すとき、ロウアーバイト信号/LBがイネーブルにされる。上位の８ビットデータをメモリセルに書き込むとき、またはメモリセルから読み出すとき、アッパーバイト信号/UBがイネーブルにされる。この種の擬似SRAMの製品仕様は、例えば、日本電気株式会社製の擬似SRAMであるμPD4632312-Xのデータシートに記載されている。
【特許文献１】米国特許第６，３９２，９５８号明細書
【非特許文献１】日本電気株式会社、NECデータシート”μPD4632312-X”
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、この種の擬似SRAMでは、データは、バイト単位で入出力できるが、メモリコアは、１６ビットのデータに対応して動作する。このため、例えば、下位の１バイトデータのみをメモリコアに書き込む場合、上位の１バイトデータは、メモリコアに書き込まれないようにマスクする必要がある。また、ロウアーバイト信号/LBおよびアッパーバイト信号/UBのイネーブル期間の一部が重複する場合、メモリコアへの書き込み動作は、ロウアーバイト信号/LBおよびアッパーバイト信号/UBのうち、ディセーブルタイミングの遅い信号に合わせて開始する必要がある。
【０００７】
このように、従来の１６ビット構成の擬似SRAMでは、バイト書き込みをするために、データのマスク制御回路および書き込み動作の開始制御回路（書き込みウエイト回路）が必要である。このため、制御回路の規模が増大し、チップサイズが大きくなるという問題があった。また、バイト書き込み時の書き込み制御が複雑になることで、タイミング余裕は少なくなる。
【０００８】
本発明の目的は、DRAMの大容量とSRAMのインタフェースを兼ね備えた半導体メモリにおいて、SRAMとの互換性を使いやすさをより向上することにある。特に、メモリセルに保持されているデータが、アドレス信号の変化に対して破壊されることを防止することにある。
本発明の別の目的は、複数組のデータグループを、それぞれ独立にメモリコアに書き込み可能な擬似SRAMにおいて、簡易な制御回路で書き込み動作を制御することにある。
【課題を解決するための手段】
【０００９】
本発明の半導体メモリの一形態では、タイマは、メモリコアに読み出し動作を実行させるための外部アクセス信号を受信してから所定時間を計測し、この所定時間後にメモリコアを動作させるためのアクセス要求信号を出力する。所定時間は、メモリコアが１回動作するためのコア動作時間より長く設定されている。このため、メモリコアは、外部アクセス信号が所定時間より短い時間で変化するとき動作しない。したがって、外部アクセス信号が、メモリコアが正常に動作できない間隔で供給されたときに、メモリコアの誤動作を防止でき、メモリセルに保持されているデータが破壊することを防止できる。
【００１０】
本発明の半導体メモリの別の一形態では、エッジ検出回路は、外部アクセス信号の遷移エッジを検出したときに、遷移検出信号を出力する。タイマは、遷移検出信号に応答して所定時間の計測を開始する。このため、外部アクセス信号の変化を確実に検出し、タイマの動作を開始できる。
本発明の半導体メモリの別の一形態では、リフレッシュ要求回路は、メモリセルをリフレッシュするためのリフレッシュ要求を周期的に出力する。リフレッシュ保持回路は、リフレッシュ要求を保持する。リフレッシュマスク回路は、メモリコアの非動作中または所定時間の非計測中に、リフレッシュ保持回路に保持されているリフレッシュ要求をリフレッシュ起動信号として出力する。また、リフレッシュマスク回路は、メモリコアの動作中または所定時間の計測中にリフレッシュ起動信号の出力を禁止する。すなわち、リフレッシュマスク回路は、リフレッシュ動作とアクセス動作の優先順を決める調停回路として動作する。このため、リフレッシュ動作とアクセス動作とが競合することを防止できる。
【００１１】
また、所定時間の計測中にリフレッシュ動作の起動を禁止することで、アクセス動作とリフレッシュ動作の開始タイミングを、所定時間の計測後に合わせることができる。このため、ランダムに発生するリフレッシュ要求に対応するリフレッシュ動作とアクセス動作の調停動作を容易に制御できる。
本発明の半導体メモリの別の一形態では、アクセス保持回路は、アクセス要求信号を保持する。アクセスマスク回路は、メモリコアの非動作中に、アクセス保持回路に保持されているアクセス要求信号を、メモリコアの動作を開始させるアクセス起動信号として出力する。また、アクセスマスク回路は、メモリコアの動作中にアクセス起動信号の出力を禁止する。すなわち、アクセスマスク回路は、リフレッシュ動作とアクセス動作の優先順を決める調停回路として動作する。このため、ランダムに発生するリフレッシュ要求に対応するリフレッシュ動作とアクセス動作とが競合することを防止できる。
【００１２】
本発明の半導体メモリの別の一形態では、外部アクセス信号であるアドレス信号の保持時間は、所定時間より短いとき、または１回の読み出し動作に必要なサイクル時間より長いときのみ許可されている。所定時間より長く、かつサイクル時間より短くアドレス信号を保持することは禁止されている。所定時間より長く、かつサイクル時間より短くアドレス信号が保持された場合、メモリコアは動作を開始する。しかし、アドレスの保持時間がサイクル時間より短いため、出力されるデータは無効データとなる。無効なメモリコア動作を含めてサイクル時間を設定する場合、アクセスに寄与しない無駄な時間が生じてしまう。本発明では、無効なメモリコア動作を禁止することで、サイクル時間を短縮できる。
【００１３】
本発明の半導体メモリの別の一形態では、禁止端子は、タイマが所定時間を計測することを禁止する禁止信号を受信する。起動信号出力回路は、禁止信号の供給中に、外部アクセス信号の受信に応答してアクセス要求信号を強制的に出力する。このため、例えば、半導体メモリを搭載するシステムは、メモリコアの動作の実力に合わせて、半導体メモリをアクセスできる。
【００１４】
本発明の半導体メモリの別の一形態では、半導体メモリは、サブステートマシンとメインステートマシンとを有している。メモリコアは、データを保持するためにリフレッシュが必要なメモリセルを有している。リフレッシュ制御回路は、メモリセルをリフレッシュするためのリフレッシュコマンドを所定の周期で生成する。
サブステートマシンは、読み出しコマンドが供給されないときに遷移するレディ状態と、読み出しコマンドに応答してレディ状態から遷移するリザーブ状態とを有している。サブステートマシンは、半導体メモリの内部で発生するリフレッシュコマンドと、外部から供給される読み出しコマンドおよび書き込みコマンドとに応じて、メモリコアを動作させるためのリフレッシュ許可、読み出し許可および書き込み許可をそれぞれ発行する。
【００１５】
メインステートマシンは、メモリコアを非動作にするアイドル状態、メモリコアに読み出し動作を実行させる読み出し状態、メモリコアに書き込み動作を実行させる書き込み状態、およびメモリコアにリフレッシュ動作を実行させるリフレッシュ状態を有している。メインステートマシンは、リフレッシュ許可に応じてアイドル状態からリフレッシュ状態に遷移し、メモリコアをリフレッシュ動作させる。メインステートマシンは、読み出し許可に応じてアイドル状態から読み出し状態に遷移し、メモリコアを読み出し動作させる。メインステートマシンは、書き込み許可に応じてアイドル状態から書き込み状態に遷移し、メモリコアを書き込み動作させる。
【００１６】
半導体メモリの動作を制御するステートマシンを、メモリコアの動作を直接制御するメインステートマシンと、メモリコアの動作コマンドに応じて内部回路の動作を制御するサブステートマシンとで構成することで、ステートマシーンが複雑になることを防止できる。各ステートマシーンが簡易になることで、ステートマシーンに対応して半導体メモリ内にそれぞれ形成される制御回路を簡易に構成できる。この結果、半導体メモリの回路設計時間を短縮できる。
【００１７】
また、一般に、メモリコアは、複数種の半導体メモリに共通に使用されることが多い。この際、メモリコアの動作を制御するメインステートマシーンに対応する制御回路は、ほとんど同じであり、既に設計されている制御回路を流用できる。このような場合、コマンドの入力仕様に関係するサブステートマシンだけを新規に設計することで、新たな半導体メモリを開発できる。サブステートマシンだけを集中的に検証すればよいため、半導体メモリの開発期間および開発コストを削減できる。これに対して、ステートマシーンが１つにまとめられている場合、流用できる部分と新規に作成する部分との切り分けが必要であり、ステートマシーンの検証にも長時間を要する。
【００１８】
本発明の半導体メモリの別の一形態では、サブステートマシンは、読み出しコマンドに応答してリザーブ状態に遷移してから所定時間後に読み出し許可を発行し、リザーブ状態からレディ状態に遷移する。メインステートマシンは、読み出し許可に応答して読み出し動作を実行するためにアイドル状態から読み出し状態に遷移する。例えば、サブステートマシンは、読み出しコマンドに応答するリザーブ状態中に、新たな読み出しコマンドを受けたときに、遷移中のリザーブ状態をリセットし、所定時間の再計測するために新たにリザーブ状態に遷移する。このため、読み出しコマンドが所定間隔より短い間隔で供給されるときに、メモリコアは動作しない。したがって、読み出しコマンドが、メモリコアが正常にできない間隔で供給されるときに、メモリコアの誤動作を防止できる。この結果、リフレッシュが必要なメモリセルを有する半導体メモリは、スタティックＲＡＭと同様のタイミング仕様で動作可能になる。
【００１９】
本発明の半導体メモリの別の一形態では、サブステートマシンは、レディ状態中にリフレッシュコマンドを受けたときに、レディ状態のままリフレッシュ許可を発行する。メインステートマシンは、リフレッシュ許可に応答してリフレッシュ動作を実行するために、アイドル状態からリフレッシュ状態に遷移する。このため、リフレッシュコマンドに応答するリフレッシュ動作は、メモリコアがアイドル状態であればすぐに実行される。
【発明の効果】
【００２０】
本発明の半導体メモリでは、メモリコアが正常に動作できない間隔で外部アクセス信号が供給されたときにも、メモリコアの誤動作を防止でき、メモリセルに保持されているデータが破壊することを防止できる。この結果、例えば、リフレッシュが必要なメモリセルを有する半導体メモリは、スタティックＲＡＭと同様のタイミング仕様で動作可能になる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体メモリの第１の実施形態を示している。図中、太線で示した信号線は、複数ビットで構成されている。図の左側の二重丸は、外部端子を示している。先頭に"/"の付いている信号および末尾に"X"の付いている信号は、負論理を示している。末尾に"Z"の付いている信号は、正論理を示している。末尾に"PZ"の付いている信号は、正のパルス信号として出力される。なお、以降の説明では、"チップイネーブル信号/CE"を"/CE信号"というように、信号名を略して表す場合がある。
【００２２】
この半導体メモリは、シリコン基板上にCMOSプロセスを使用してクロック非同期式のFCRAM（Fast Cycle RAM）として形成されている。FCRAMは、DRAMのメモリコアを有し、SRAMのインタフェースを有する擬似SRAMである。
FCRAMは、入力回路１０、エッジ検出回路１２、アドレスラッチ回路１４、リセット回路１６、セット回路１８、タイマ２０、リフレッシュ制御回路２２、アクティブ制御回路２４、コア動作制御回路２６、メモリコア２８、入出力制御回路３０、入出力回路３２および試験モード回路３４を有している。図１では、主要な信号のみを示している。各回路ブロックに入出力される信号の詳細は、図２以降に示す。
【００２３】
入力回路１０は、外部端子から供給されるチップイネーブル信号/CE、アドレス信号AD、書き込みイネーブル信号/WE、出力イネーブル信号/OE、ロウアーバイト信号/LB、アッパーバイト信号/UBを受信する。入力回路１０は、受信した信号に応じて、内部チップイネーブル信号CEX、内部アドレス信号ADZ、試験アドレス信号TAZ、読み出し信号RDZ、書き込み信号WTZおよび内部出力イネーブル信号OEX等を出力する。チップイネーブル信号/CE、アドレス信号ADおよび書き込みイネーブル信号/WEは、メモリコア２８に読み出し動作または書き込み動作を実行させるための外部アクセス信号である。なお、本発明を、２つのチップイネーブル信号/CE1、CE2が供給されるFCRAMに適用してもよい。
【００２４】
エッジ検出回路１２は、内部アドレス信号ADZまたは内部チップイネーブル信号CEXの遷移エッジを検出したときに、アドレス遷移信号ATDPZ（遷移検出信号）を出力する。
アドレスラッチ回路１４は、内部アドレス信号ADZおよびリフレッシュ制御回路２２内のリフレッシュアドレスカウンタが生成するリフレッシュアドレス信号RFAZをラッチし、ラッチした信号のいずれかをラッチアドレス信号RAXとして出力する。
【００２５】
リセット回路１６は、アドレス遷移信号ATDPZに応答してタイマセット信号HTSZを出力する。リセット回路１６は、読み出し動作時に、アドレス遷移信号ATDPZまたはタイマ２０からのホールド終了信号HTPZに応答してタイマリセット信号HTRPZを出力する。タイマリセット信号HTRPZは、書き込み動作時に高レベルに固定される。セット回路１８は、タイマセット信号HTSZに応答してタイマセット信号HTSPZを出力する。
【００２６】
タイマ２０は、タイマリセット信号HTRPZを受けたとき内部を初期化し、タイマセット信号HTSPZを受けたとき動作を開始する。タイマリセット信号HTRPZは、書き込み動作中に高レベルに固定されるため、タイマ２０は動作しない。読み出し動作を開始するためのホールド終了信号HTPZは、タイマ２０の動作開始から所定時間後に出力される。このように、ホールド終了信号HTPZは、アドレス信号ADまたはチップイネーブル信号/CEの変化から所定時間（ホールド時間）後に出力される。
【００２７】
リフレッシュ制御回路２２は、セルフリフレッシュタイマ（リフレッシュ要求回路）を内蔵しており、セルフリフレッシュタイマが周期的に出力するリフレッシュ要求（後述する図７のセルフリフレッシュ信号SRTZ）に応じてリフレッシュ要求信号RREQZおよびリフレッシュ起動信号REFPZを出力する。リフレッシュ起動信号REFPZの出力は、メモリコア２８が動作していることを示すコア信号COREZの出力中およびホールド終了信号HTPZの出力中にマスクされる。
【００２８】
アクティブ制御回路２４は、読み出し動作の開始要求を示すホールド終了信号HTPZを受けたときに読み出し動作を要求する読み出し起動信号RACTPZを出力する。すなわち、ホールド終了信号HTPZは、メモリコア２８を動作させるためのアクセス要求信号である。また、アクティブ制御回路２４は、書き込み動作の開始要求を示す書き込み信号WTZを受けたときに書き込み起動信号WACTPZを出力する。RACTPZ信号およびWACTPZ信号の出力は、メモリコア２８の動作中を示すコア信号COREZおよびリフレッシュ要求信号RREQZの出力中にマスクされる。
【００２９】
コア動作制御回路２６は、RACTPZ信号、WACTPZ信号およびREFPZ信号のいずれかを受けたとき、コア信号COREZおよびコア動作信号RASZを出力する。コア信号COREZの活性化期間は、メモリコア２８の動作中を示す。コア動作制御回路２６は、RACTPZ信号およびWACTPZ信号に応答して読み出し信号READZおよび書き込み信号WRITEZをそれぞれ出力する。
メモリコア２８は、マトリックス状に配置された複数の揮発性のメモリセルMCと、メモリセルMCに接続された複数のワード線WLおよび複数のビット線BLと、ビット線BLに接続された複数のセンスアンプSAとを有している。メモリセルMCは、一般のDRAMのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線BLとの間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線WLに接続されている。
【００３０】
メモリコア２８は、コア動作信号RASZを受けて動作を開始し、ラッチアドレス信号RAXに応じたワード線WLを選択する。ワード線WLの選択により、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかが実行される。具体的には、メモリコア２８は、RASZ信号およびREADZ信号を受けるとき読み出し動作を実行し、RASZ信号およびWRITEZ信号を受けるとき書き込み動作を実行し、RASZ信号のみを受けるとき（READZ信号およびWRITEZ信号は非活性化）リフレッシュ動作を実行する。メモリコア２８は、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行した後、ビット線BLを所定の電圧にリセットするプリチャージ動作を実行する。プリチャージ動作は外部コマンドを受けることなく自動的に実行される。
【００３１】
入出力制御回路３０は、読み出し動作時に、メモリコア２８からの読み出しデータを入出力回路３２に転送する。入出力制御回路３０は、書き込み動作時に、入出力回路３２を介して外部から供給される書き込みデータをメモリコア２８に転送する。
入出力回路３２は、書き込みデータを外部端子を介して受信し、読み出しデータを外部端子に出力する。また、入出力回路３２は、試験モード回路３４からのホールド計測信号HTMZをデータ端子DQの最下位ビットに出力する。
【００３２】
試験モード回路３４は、外部端子および入力回路１０を介して供給される信号に応じて、FCRAMを試験モードに移行し、内部試験を実行するための試験制御信号TESZ（後述するTES64Z、TES65Z、TES03Z等）を出力する。試験モード回路３４は、ホールド周期を計測する試験モード（試験TES65）に移行したときに、タイマ２０がホールド時間を計測していることを示すホールド計測信号HTMZをデータ端子DQに出力する第２試験回路として動作する。
【００３３】
図２は、図１に示した入力回路１０の詳細を示している。一点鎖線で示したブロック（例えば１０ｄ）は、複数形成されていることを示す。入力回路１０は、/CE信号、/OE信号、/WE信号およびアドレス信号ADをそれぞれ受信するCEバッファ１０ａ、OEバッファ１０ｂ、WEバッファ１０ｃおよびアドレスバッファ１０ｄを有している。
CEバッファ１０ａは、/CE信号をCEX信号として出力する。CEバッファ１０ａは、他の信号でゲーティングされていないため、CEX信号は、/CE信号の変化に応じて直接変化する。OEバッファ１０ｂは、CEX信号が低レベルのときに動作し、/OE信号をOEX信号として出力する。
【００３４】
WEバッファ１０ｃは、CEX信号が低レベルのときに動作し、WTZ信号またはRDZ信号を出力する。WTZ信号は、書き込み動作時に、/WE信号（低レベル期間を有する負のパルス信号）が供給されたときに、/WE信号に同期して出力される（高レベル期間を有する正のパルス信号）。RDZ信号は、読み出し動作時に、高レベルの/WE信号に応じて高レベルに維持される。WEバッファ１０ｃのDELAY1は、遅延回路を示している。遅延回路DELAY1は、/WE信号のノイズによりWTZ信号が出力されることを防止する。具体的には、WEバッファ１０ｃは、遅延回路DELAY1の遅延時間以下のパルス幅を有する/WE信号を受けたとき、WTZ信号を生成しない。なお、以降の図面において、遅延回路は、DELAYn（ｎ：整数）と表示する。
【００３５】
アドレスバッファ１０ｄは、ラッチ１０ｅ、クロックトインバータ１０ｆ、ラッチ１０ｇおよびゲート回路１０ｈを有している。ラッチ１０ｅは、CEX信号の低レベル時にアドレス信号ADを受信し、CEX信号の高レベル時にAD信号をラッチする。クロックトインバータ１０ｆは、WTZ信号の低レベル時にオンし、AD信号をラッチ１０ｇに転送する。すなわち、クロックトインバータ１０ｆは、書き込みイネーブル信号/WEが低レベルの期間にオンする。ラッチ１０ｇに転送されたAD信号は、アドレス信号ADZとして出力される。ラッチ１０ｇは、WTZ信号の立ち上がりエッジに同期してアドレス信号ADをラッチする。すなわち、ラッチ１０ｇは、書き込み動作時のみアドレス信号ADをラッチする。ゲート回路１０ｈは、WTZ信号の高レベル時に、AD信号を試験アドレス信号TAZとして出力する。試験アドレス信号TAZは、試験モード回路３４に出力され、試験モードへのエントリ、試験モード中に実行する試験の選択および試験モードからのイクジット（通常動作モード時への移行）に使用するアドレス信号として使用される。
【００３６】
図３は、図１に示したエッジ検出回路１２の詳細を示している。
エッジ検出回路１２は、ADZ信号のエッジ検出部１２ａ、CEX信号のエッジ検出部１２ｂおよびOR回路１２ｃを有している。エッジ検出部１２ａは、ADZ信号の立ち上がりエッジを検出するクロックトインバータ１２ｄと、ADZ信号の立ち下がりエッジを検出するクロックトインバータ１２ｅとを有している。エッジ検出部１２ａは、ADZ信号の立ち上がりエッジおよび立ち下がりエッジを検出したときに、アドレス遷移信号ATDZ（ATD00Z,ATD01Z、...：正パルス）を出力する。
【００３７】
エッジ検出部１２ｂは、CEX信号の立ち下がりエッジに同期してチップイネーブル遷移信号CTDAZを出力する。また、エッジ検出部１２ｂは、CEX信号と同じ論理の内部チップイネーブル信号CTDRZを出力する。CTDRZ信号は、タイマ２０のリセット信号として使用される。
OR回路１２ｃは、複数ビットのアドレス遷移信号ATDZおよびチップイネーブル遷移信号CTDAZのいずれかをアドレス遷移信号ATDPZとして出力する。図においては、OR回路１２ｃは、５ビットのアドレス遷移信号ATDZを受信しているが、実際には、外部アドレス端子と同じビット数のアドレス遷移信号ATDZを受信する。
【００３８】
図４は、図１に示したアドレスラッチ回路１４の詳細を示している。
アドレスラッチ回路１４は、ラッチ部１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅおよびスイッチ１４ｆを有している。ラッチ部１４ａは、リフレッシュ制御回路２２のセルフリフレッシュタイマから周期的に出力されるセルフリフレッシュ信号SRTZの高レベル期間にRFAZ信号を受信し、SRTZ信号の立ち下がりエッジに同期してRFAZ信号をラッチする。ラッチされたRFAZ信号は、リフレッシュ動作を起動するリフレッシュ起動信号REFPZに同期して出力される。SRTZ信号およびREFPZ信号を生成する回路については、後述する図７で説明する。
【００３９】
ラッチ部１４ｂは、ラッチ部１４ａと同じ回路である。ラッチ部１４ｂは、タイマセット信号HTSPZまたは試験制御信号TEST64Zの高レベル期間に読み出しアドレス（ADZ信号）を受信し、HTSPZ信号またはTEST64Z信号の立ち下がりエッジに同期して読み出しアドレスをラッチする。すなわち、ラッチ部１４ｂは、HTSPZ信号またはTEST64Z信号が高レベルのとき、ラッチ動作を行わない。ラッチされた読み出しアドレスは、読み出し動作の要求信号であるRACTZ信号に同期して出力される。
【００４０】
ラッチ部１４ｃは、ラッチ部１４ａと同じ回路である。ラッチ部１４ｃは、書き込み信号WTZの高レベル期間に書き込みアドレス（ADZ信号）を受信しWTZ信号の立ち下がりエッジ（/WE信号の立ち上がりエッジ）に同期して書き込みアドレス（ADZ信号）をラッチする。ラッチされた書き込みアドレスは、書き込み動作の要求信号であるWACTZ信号に同期して出力される。
【００４１】
ラッチ部１４ｄは、RACTZ信号またはWACTZ信号の立ち下がりエッジに同期してラッチ部１４ｂまたはラッチ部１４ｃの出力レベルをラッチする。スイッチ１４ｆは、読み出し動作を起動する読み出し起動信号RACTPZまたは書き込み動作を起動する書き込み起動信号WACTPZの高レベル時にオンし、ラッチ部１４ｄの出力をラッチ部１４ｅに接続する。ラッチ部１４ｅは、REFPZ信号、RACTPZ信号およびWACTPZ信号のいずれかの立ち下がりエッジに同期して、ラッチ部１４ａの出力またはラッチ部１４ｄの出力のいずれかをラッチする。ラッチ部１４ｅにラッチされたアドレス信号は、メモリコア２８のワード線WLを選択するためのロウアドレス信号として使用される。
【００４２】
図５は、図１に示したリセット回路１６およびセット回路１８の詳細を示している。
リセット回路１６は、OR回路１６ａおよびAND回路１６ｂを有している。OR回路１６ａは、アドレス遷移信号ATDPZ、内部チップイネーブル信号CTDRZ、ホールド終了信号HTPZおよび書き込み信号WTZのいずれかの高レベル時に、タイマリセット信号HTRPZを出力する。なお、ホールド終了信号HTPZは、試験TES65を実施するときに高レベルに変化する試験制御信号TES65Zによりマスクされる。このため、試験TES65を実施する試験モード時に、タイマリセット信号HTRPZは出力されない。すなわち、リセット回路１６は、タイマ２０がホールド時間経過後にリセットされることを禁止するリセット禁止回路（第２試験回路）としても動作する。このとき、後述するように、タイマ２０は、ホールド時間が経過する毎にホールド終了信号HTPZを出力する。
【００４３】
AND回路１６ｂは、試験制御信号TES64Zの低レベル時にアドレス遷移信号ATDPZをタイマセット信号HTSZとして出力する。AND回路１６ｂは、試験TES64を実施するときに高レベルに変化する試験制御信号TES64Zによりアドレス遷移信号ATDPZをマスクし、低レベルのタイマセット信号HTSZを出力することでタイマ２０の動作を禁止する第１試験回路として動作する。
【００４４】
セット回路１８は、タイマリセット信号HTSZ（正のパルス）の立ち下がりエッジに同期してタイマセット信号HTSPZを出力する。すなわち、タイマリセット信号HTRPZは、常にタイマリセット信号HTRPZの出力後に出力される。このため、図６に示すタイマ２０のフリップフロップ２０ｆのセット端子およびリセット端子に同時に信号が供給されることが防止される。この結果、タイマ２０の誤動作が防止される。
【００４５】
図６は、図１に示したタイマ２０の詳細を示している。
タイマ２０は、クロック生成回路２０ａ、３つの１ビットカウンタ２０ｂ、２０ｃ、２０ｄおよびホールド出力回路２０ｅを有している。クロック生成回路２０ａは、フリップフロップ２０ｆおよびフリップフロップ２０ｆの出力により動作が制御されるオシレータ２０ｇを有している。フリップフロップ２０ｆは、タイマセット信号HTSPZの立ち上がりエッジに同期してセットされ、タイマリセット信号HTRPZまたはスタータ信号STTZの立ち上がりエッジに同期してリセットされる。オシレータ２０ｇは、フリップフロップ２０ｆのセットに応じて動作を開始し、遅延回路DELAY6の遅延時間に２倍の周期を有する内部クロック信号HTOSCZを生成する。また、オシレータ２０ｇは、フリップフロップ２０ｆのリセットに応じて動作を停止する。スタータ信号STTZは、FCRAMのパワーオン時の所定期間に高レベルに変化する信号である。論理回路２１ｇは、オシレータ２０ｇの動作中（ホールド時間の計測中）を示すホールド信号HOLDZを出力する。
【００４６】
１ビットカウンタ２０ｂは、一般的な回路であるので詳細な説明を省略する。３つの１ビットカウンタ２０ｂ、２０ｃ、２０ｄは、直列に接続され、キャリー信号HTC0Z、HTC1Z、HTC2Zをそれぞれ出力する３ビットカウンタを構成している。１ビットカウンタ２０ｂ、２０ｃ、２０ｄは、タイマリセット信号HTRPZを受けたときにリセットされる。
ホールド出力回路２０ｅは、検出回路２０ｈおよびセレクタ２０ｉを有している。検出回路２０ｈは、キャリー信号HTC0Z、HTC1Z、HTC2Zが全て高レベルに変化したことを検出したときに、低レベルのホールド検出信号HDETをセレクタ２０ｉに出力する。ホールド検出信号HDETにより検出回路２０ｈのフリップフロップは自己リセットされ、ホールド検出信号HDETは、遅延回路DELAY7の遅延時間後に低レベルに変化する。セレクタ２０ｉは、試験制御信号TES64Zが低レベルのとき（通常動作モード時）、ホールド検出信号HDETに同期してホールド終了信号HTPZを出力する。すなわち、１ビットカウンタ２０ｂ、２０ｃ、２０ｄおよびホールド出力回路２０ｅは、内部クロック信号HTOSCZのパルス数をカウントすることでホールド時間を計測し、ホールド時間の経過後にホールド終了信号HTPZを出力するカウンタとして動作する。また、セレクタ２０ｉは、試験TES64（ホールド時間を計測しない試験モード）の実施中に高レベルに変化する試験制御信号TES64Zを受けているとき、アドレス遷移信号ATDPZに同期してホールド終了信号HTPZ（アクセス要求信号）を強制的に出力する第１試験回路として動作する。
【００４７】
なお、クロック生成回路２０ａの遅延回路DELAY6を、ヒューズを有する可変遅延回路で構成し、可変遅延回路の遅延時間をヒューズのプログラム状態に応じて変更可能にしてもよい。
図７は、図１に示したリフレッシュ制御回路２２の詳細を示している。
リフレッシュ制御回路２２は、パルス生成回路２２ａおよびリフレッシュ起動回路２２ｂを有している。パルス生成回路２２ａは、セルフリフレッシュタイマから周期的に出力されるセルフリフレッシュ信号SRTZ（リフレッシュ要求信号）の立ち上がりエッジに同期してセルフリフレッシュ信号SRTPZを出力する。
【００４８】
リフレッシュ起動回路２２ｂは、第１保持回路２２ｃ（リフレッシュ保持回路）、第２保持回路２２ｄおよびマスク回路２２ｅを有している。第１保持回路２２ｃのフリップフロップは、セルフリフレッシュ信号SRTPZまたはセルフリフレッシュ信号TSRTZの立ち上がりエッジに同期してセットされ、リフレッシュ起動信号REFPZの立ち上がりエッジから所定時間後にリセットされる。フリップフロップのセットにより、リフレッシュ要求信号RREQZが高レベルに変化する。セルフリフレッシュ信号TSRTZは、後述する試験TES03時に、ホールド終了信号HTPZに同期して出力されるリフレッシュ要求信号である。すなわち、リフレッシュ起動回路２２ｂは、読み出し要求に応答して強制的に出力されるリフレッシュ要求（TSRTZ信号）に対応するリフレッシュ動作を開始する第３試験回路としても動作する。
【００４９】
第１保持回路２２ｃの出力は、遅延回路DELAY9およびNANDゲートを介して第２保持回路２２ｄのセット端子に接続されている。NANDゲートは、マスク信号RMSKXの高レベル時に第１保持回路２２ｃの出力レベルを第２保持回路２２ｄに伝達し、マスク信号RMSKXの低レベル時に第１保持回路２２ｃの出力レベルの第２保持回路２２ｄへの伝達をマスクする。
【００５０】
第２保持回路２２ｄのフリップフロップは、第１保持回路２２ｃのフリップフロップのセットから遅延回路DELAY9の遅延時間後にセットされる。フリップフロップのセットにより、リフレッシュ動作を起動するリフレッシュ起動信号REFPZは、高レベルに変化する。第２保持回路２２ｄのフリップフロップは、リフレッシュ起動信号REFPZの立ち上がりエッジから遅延回路DELAY10の遅延時間後にリセットされる。フリップフロップのリセットにより、リフレッシュ起動信号REFPZは、低レベルに変化する。すなわち、第２保持回路２２ｄは、パルス生成回路としても動作する。
【００５１】
第２保持回路２２ｄのセットタイミング（リフレッシュ要求の発生からリフレッシュ動作の起動まで）を、遅延回路DELAY9により遅らせることで、書き込み要求とリフレッシュ要求とが同時に発生した場合に、書き込み動作がリフレッシュ動作より優先して実行される。すなわち、遅延回路DELAY9により、書き込み動作は、リフレッシュ動作より優先して実行される。より具体的には、遅延回路DELAY9の遅延時間を、書き込み要求信号WACTZからコア信号COREZが生成されるまでの時間以上に設定することで、書き込み動作とリフレッシュ動作が競合したときの誤動作が防止される。
【００５２】
マスク回路２２ｅは、ホールド終了信号HTPZおよびコア信号COREZの高レベル期間にマスク信号RMSKXを低レベルに変化させる。また、マスク回路２２ｅは、リフレッシュ要求信号RREQZの低レベル時にホールド信号HOLDZの立ち上がりエッジに同期してフリップフロップをセットし、リフレッシュ要求信号RREQZの高レベル時にホールド信号HOLDZの立ち下がりエッジに同期してフリップフロップをリセットする。フリップフロップのセットおよびリセットにより、マスク信号RMSKXは、低レベルおよび高レベルにそれぞれ変化する。また、第１保持回路２２ｃにリフレッシュ要求が保持された後（＝リフレッシュ要求信号RREQZが高レベルに変化した後）、ホールド信号HOLDZによりマスク信号RMSKXが活性化されることは禁止される。すなわち、３入力NORゲートの出力に接続されたNANDゲートは、メモリコア２８の動作中およびホールド時間の計測中にリフレッシュ起動信号REFPZの出力を禁止し、メモリコア２８の非動作中およびホールド時間の非計測中に第１保持回路２２ｃにリフレッシュ要求が保持されている場合にリフレッシュ起動信号REFPZを出力を許可するリフレッシュマスク回路として動作する。
【００５３】
図８は、図１に示したアクティブ制御回路２４の詳細を示している。アクティブ制御回路２４は、アクティブ生成回路２４ａ、アクティブ出力制御回路２４ｂおよび書き込み制御回路２４ｃを有している。
アクティブ生成回路２４ａは、通常動作時にホールド終了信号HTPZを読み出し要求信号RACTZ（アクセス要求信号）として出力し、試験モード時（TES65Z信号の高レベル時）に読み出し要求信号RACTZを低レベルに固定する。また、アクティブ生成回路２４ａは、書き込み禁止信号WAPCTLXの低レベル時に、書き込み信号WTZの立ち下がりエッジ（書き込みイネーブル信号/WEの立ち上がりエッジ）に同期して、書き込み要求信号WACTZ（アクセス要求信号）を出力する。すなわち、アクティブ生成回路２４ａは、/WE信号のアクティブ期間の終了に同期して書き込み要求信号WACTZを出力する書き込み制御回路として動作する。書き込み要求信号WACTZは、書き込み禁止信号WAPCTLXの低レベル時に低レベルに固定される。
【００５４】
アクティブ出力制御回路２４ｂは、フリップフロップ２４ｄ、NANDゲート２４ｅ、フリップフロップ２４ｆ、フリップフロップ２４ｇおよびゲート回路２４ｈを有している。フリップフロップ２４ｄは、読み出し要求信号RACTZ、書き込み要求信号WACTZ、および試験モード中（TES03Zの高レベル時）にリフレッシュ起動信号REFPZに応答して出力される試験読み出し要求信号TRACTZのいずれかを保持する。すなわち、アクティブ出力制御回路２４ｂは、試験モード時に、リフレッシュ動作に応答して出力される試験読み出し要求信号TRACTZに対応する読み出し動作を開始する第３試験回路としても動作する。試験モードへのエントリ中、書き込み要求信号WACTZのフリップフロップ２４ｄ、２４ｇへの入力は、書き込み禁止信号TWAPCTLXの低レベルによりマスクされる。すなわち、アクティブ出力制御回路２４ｂは、試験モードに以降するために供給される/WE信号に応答して書き込み動作が実行されることを禁止する書き込みマスク回路としても動作する。
【００５５】
NANDゲート２４ｅは、コア信号COREZの出力中で（メモリコア２８の動作中）、読み出し要求信号RACTZが低レベルでリフレッシュ要求信号RREQZの出力中に、フリップフロップ２４ｄの出力レベルがフリップフロップ２４ｆに伝達されることをマスクする。すなわち、NANDゲート２４ｅは、メモリコア２８の動作中に読み出し起動信号RACTPZおよび書き込み起動信号WACTPZの出力を禁止し、メモリコア２８の非動作中に読み出し起動信号RACTPZおよび書き込み起動信号WACTPZの出力を許可するアクセスマスク回路として動作する。
【００５６】
フリップフロップ２４ｆは、NANDゲート２４ｅの出力をラッチする。フリップフロップ２４ｇは、書き込み要求信号WACTZの低レベル時（読み出し動作）に低レベルを出力し、書き込み要求信号WACTZの高レベル時（書き込み動作）に高レベルを出力する。ゲート回路２４ｈは、フリップフロップ２４ｇの出力に応じて読み出し起動信号RACTPZまたは書き込み起動信号WACTPZを出力する。フリップフロップ２４ｄ、２４ｆ、２４ｇは、フリップフロップ２４ｆがセットされた後、遅延回路DELAY12の遅延時間だけ遅れてリセットされる。
【００５７】
書き込み制御回路２４ｃは、フリップフロップ２４ｉ、２４ｊを有している。フリップフロップ２４ｉは、書き込み要求信号WACTZを受けてセットされ、フリップフロップ２４ｊのセット中にプリチャージ信号PREDZを受けたときにリセットされる。書き込み禁止信号WAPCTLXは、フリップフロップ２４ｉに応答して低レベルに変化する。プリチャージ信号PREDZは、メモリコア２８のプリチャージ動作完了後に出力される。
【００５８】
フリップフロップ２４ｊは、書き込み要求信号WACTZ、WACTPZがともに高レベルのときセットされ、プリチャージ信号PREDZを受けたときにリセットされる。このように、書き込み制御回路２４ｃは、書き込み動作が終了する前に次の書き込みイネーブル信号/WEが供給されたときに、書き込み要求信号WACTZが書き込み起動信号WACTPZとして出力されることを禁止する。すなわち、/WE信号のノイズによる誤動作が防止される。
【００５９】
図９は、図１に示したコア動作制御回路２６の詳細を示している。
コア動作制御回路２６は、フリップフロップ２６ａ、２６ｂ、２６ｃを有している。フリップフロップ２６ａは、リフレッシュ起動信号REFPZ、読み出し起動信号RACTPZまたは書き込み起動信号WACTPZを受けたときにセットされ、図１に示したメモリコア２８の動作中を示すコア信号COREZを出力する。フリップフロップ２６ａは、スタータ信号STTZまたはプリチャージ信号PREDZを受けたときにリセットされる。
【００６０】
フリップフロップ２６ｂは、リフレッシュ起動信号REFPZ、読み出し起動信号RACTPZまたは書き込み起動信号WACTPZを受けたときにセットされ、メモリコア２８に読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行させるためのコア動作信号RASZを出力する。フリップフロップ２６ｂは、スタータ信号STTZまたはプリチャージ動作中を示すプリチャージ信号PREZを受けたときにリセットされる。
【００６１】
フリップフロップ２６ｃは、読み出し起動信号RACTPZを受けたときにセットされ、メモリコア２８内の読み出し動作を制御するための読み出し信号READZを出力する。フリップフロップ２６ｃは、リフレッシュ起動信号REFPZまたは書き込み起動信号WACTPZを受けたときにリセットされる。
図１０〜図１２は、図１に示した試験モード回路３４の詳細を示している。本実施形態のFCRAMは、メモリコア２８の動作に関連する３つの試験モード（TES65、TES64、TES03）を含む複数の試験モードを有している。試験TES65では、図１に示したタイマ２０がリセットされることなく強制的に動作を続けることで、ホールド時間が計測される。試験TES64では、タイマ２０の動作が強制的に禁止され、アドレス遷移信号ATDPZに同期してホールド終了信号HTPZが生成される。すなわち、読み出し動作をアドレス遷移信号ATDPZに同期して開始することで、メモリコア２８の読み出し動作時間の実力値が測定される。試験TES03では、FCRAMのサイクル時間を決めるワーストアクセス時間が測定される。
【００６２】
図１０において、試験TES65時に動作するホールド計測回路３４ａは、４ビットのシフトレジスタを有している。ホールド計測回路３４ａは、１回目のホールド終了信号HTPZを受けたときにホールド計測信号HTMZを高レベルに変化させ、４回目のホールド終了信号HTPZを受けたときにホールド計測信号HTMZを低レベルに変化させる。このため、ホールド計測信号HTMZの高レベル期間は、タイマ周期の３倍になる。すなわち、ホールド計測回路３４ａは、最初のホールド終了信号HTPZに応答してホールド計測信号HTMZを出力し、その後ホールド終了信号HTPZを３回受けたときにホールド計測信号HTMZの出力を停止するタイマ出力回路（第２試験回路）として動作する。
【００６３】
試験TES65時、ホールド計測信号HTMZのレベルは、データ端子DQの最下位ビット（DQ0）に出力される。したがって、LSIテスタによりFCRAMを試験モードに移行し、データ端子DQ0の高レベル期間を測定することで、タイマ２０の動作時間を評価できる。図６に示した遅延回路DELAY6がヒューズを有する可変遅延回路で構成される場合、試験工程において、例えば、製造ロット毎にアクセス時間の実力に応じて遅延回路DELAY6の遅延時間を調整することで、アドレス遷移信号ATDPZの変化からメモリコア２８が読み出し動作を開始するまでのホールド時間を最適な値に設定できる。
【００６４】
試験TES03時に動作するリフレッシュ制御回路３４ｂ（第３試験回路）は、ホールド終了信号HTPZおよびリフレッシュ起動信号REFPZを、セルフリフレッシュ信号TSRTZおよび試験読み出し要求信号TRACTZとしてそれぞれ出力する。すなわち、ワーストアクセス時間を評価する試験TES03時には、タイマ２０から出力されるホールド終了信号HTPZに同期してリフレッシュ制御回路２２にリフレッシュ要求が強制的に発行され、リフレッシュ制御回路２２から出力されるリフレッシュ起動信号REFPZに同期して読み出し動作が強制的に要求される。
【００６５】
書き込みマスク回路３４ｃは、試験モードのエントリ時（エントリ信号TMENTZの高レベル）に書き込み禁止信号TWAPCTLXを低レベルに変化させる。TWAPCTLX信号の低レベルにより、図８に示したアクティブ出力制御回路２４ｂに書き込み要求信号WACTZが供給されることがマスクされる。このため、試験モードへのエントリ時に変化する/WE信号によりメモリコア２８が書き込み動作を開始することが防止される。書き込みマスク回路３４ｃは、書き込み要求信号WACTZの出力から遅延回路DELAY13の遅延時間だけ遅れて書き込み禁止信号TWAPCTLXを高レベルに戻す。
【００６６】
図１１において、試験アドレス生成回路３４ｄは、試験イネーブル信号TAENZの高レベル時に動作し、アドレス端子ADを介して供給される４ビットのアドレス信号TA01Z-TA04Zを受信し、アドレス信号TA01Z-TA04Zと同じ論理のアドレス信号TA01CZ-TA04CZおよびアドレス信号TA01Z-TA04Zと逆の論理のアドレス信号TA01CX-TA04CXを生成する。
試験エントリ回路３４ｅは、後述する図１２に示すように、アッパーバイト信号/UB（UBB0Z）、ロウアーバイト信号/LB（LBB0Z）、チップイネーブル信号/CE（C1BZ）、出力イネーブル信号（OEBZ）および書き込みイネーブル信号/WE（WEBZ）に応じて試験イネーブル信号TAENZを高レベルに変化させ、試験イネーブル信号TAENZの高レベル時に供給されるアドレス信号TA01CZ-TA04CZ、TA01Z-TA04Zに応じて、試験エントリ信号TMENTPXを出力する。
【００６７】
試験イクジット回路３４ｆは、試験モード中（エントリ中）に所定の組み合わせのアドレス信号TA01Z-TA04Zを受けたとき、またはスタータ信号STTZを受けたとき、試験イクジット信号MEXITPZを出力する。
試験起動回路３４ｇは、試験モード中（エントリ中）に所定の組み合わせのアドレス信号TA01Z-TA04Zを受けたとき、所定の試験を実行するための試験信号TESZ（TES03Z、TES64Z、TES65Z等）を出力する。すなわち、試験起動回路３４ｇは、所定の試験を選択する試験デコード回路として動作する。試験起動回路３４ｇは、試験イクジット信号MEXITPZを受けたとき、試験信号TESZの出力を停止する。
【００６８】
図１２は、図１１に示した試験エントリ回路３４ｅの詳細を示している。
試験エントリ回路３４ｅは、組み合わせ回路３４ｈ、エントリパルス信号ENTPXの低レベル時に活性化させるアドレスデコーダ３４ｉ、３４ｊ、３４ｋ、およびゲート回路を介して直列に接続されエントリパルス信号ENTPXにより動作するラッチ３４ｍ、３４ｎ、３４ｏを有している。組み合わせ回路３４ｈは、アッパーバイト信号/UBおよびロウアーバイト信号/LBが高レベルで、チップイネーブル信号/CE、書き込みイネーブル信号/WEおよび出力イネーブル信号/OEが低レベルのときに、試験イネーブル信号TAENZを出力する。試験イネーブル信号TAENZの出力に応答してエントリパルス信号ENTPXが出力される。
【００６９】
アドレスデコーダ３４ｉは、アドレス信号AD1-AD4が"1111"のとき高レベルを出力する。アドレスデコーダ３４ｊは、アドレス信号AD1-AD4が"0111"のとき高レベルを出力する。アドレスデコーダ３４ｋは、アドレス信号AD1-AD4が"1011"のとき高レベルを出力する。アドレスデコーダ３４ｉ、３４ｊ、３４ｋは、/OE信号がクロッキングされることで、ラッチ動作する。
【００７０】
ラッチ３４ｍは、アドレスデコーダ３４ｉの出力レベルをラッチする。ラッチ３４ｎは、ラッチ３４ｍに高レベルがラッチされているときに、アドレスデコーダ３４ｊの出力レベルをラッチする。ラッチ３４ｏは、ラッチ３４ｎに高レベルがラッチされているときに、アドレスデコーダ３４ｋの出力レベルをラッチする。そして、ラッチ３４ｏが高レベルをラッチしたときのみ、エントリパルス信号ENTPXの高レベル期間に試験エントリ信号TMENTPXが低レベルに変化する。試験エントリ信号TMENTPXの低レベルへの変化により、FCRAMは通常動作モードから試験モードに移行する。すなわち、試験エントリ回路３４ｅは、アドレスデコーダ３４ｉ、３４ｊ、３４ｋに所定のアドレスが連続して供給されたときのみ、FCRAMを試験モードに移行させる。なお、ラッチ３４ｍ、３４ｎ、３４ｏは、パワーオン後（スタータ信号STTXが高レベル）、書き込み要求信号WACTZにより初期化される。
【００７１】
以下、本実施形態のFCRAMの動作を説明する。
図１３は、本発明の基本動作（読み出し動作）を示している。
タイマ２０は、図に四角枠で示したメモリコア２８の１回の動作時間よりわずかに長いホールド時間HOLDを計測する。そして、アドレス信号ADの有効期間およびチップイネーブル信号/CEのアクティブ期間がホールド時間HOLDより長いとき、メモリコア２８が動作し、読み出し動作が実行される。また、アドレス信号ADの有効期間およびチップイネーブル信号/CEのアクティブ期間がサイクル時間TCより短いとき、メモリコア２８の動作は無効になり、データ端子DQには無効データが出力される。
【００７２】
アドレスA00、A01の有効期間がホールド時間HOLDより短いとき（図１３（ａ））、メモリコア２８は動作せず、/OE信号が低レベルに変化したときに、データ端子DQには無効データが出力される（図１３（ｂ））。メモリコア２８は、アドレス信号ADの有効期間がホールド時間HOLDより短いときに動作を開始しないため、アドレス信号ADが読み出しサイクル中に変化しても、メモリセルのデータが破壊されることが防止される。本発明のFCRAMのインタフェースを、SRAMのインタフェースに合わせることができ、システムを変更することなく、SRAMをFCRAMに容易に置き換えできる。
【００７３】
アドレスA02の有効期間がホールド時間HOLDより長いとき（図１３（ｃ））、メモリコア２８は動作を開始する（図１３（ｄ））。しかし、アドレスA02の有効期間は、サイクル時間TRCより短いため、メモリコア２８の動作は無効になる。アドレスA03の有効期間は、ホールド時間HOLDより長く、かつサイクル時間TRCより長い（図１３（ｅ））。このため、メモリコア２８の動作により読み出されたデータは、有効データとしてデータ端子DQに出力される（図１３（ｆ））。
【００７４】
サイクル時間TRCは、試験TES03により評価されるワーストアクセス時間に基づいて決められている。ワーストアクセス時間は、メモリコア動作時間に、前回のアクセスサイクルのメモリコア動作時間とリフレッシュ動作時間とを加えた値であり、メモリコア動作時間の３回分にほぼ等しい。
図１４は、読み出し動作時におけるタイマ２０の動作を示している。
【００７５】
まず、図３に示したエッジ検出回路１２のエッジ検出部１２ｂは、/CE信号の立ち下がりエッジに同期してチップイネーブル遷移信号CTDAZを出力する（図１４（ａ））。OR回路１２ｃは、CTDAZに応答してアドレス遷移信号ATDPZを出力する（図１４（ｂ））。
図５に示したリセット回路１６は、ATDPZ信号に応答してタイマセット信号HTSZおよびタイマリセット信号HTRPZを出力する（図１４（ｃ））。セット回路１８は、HTSZ信号の立ち下がりエッジに同期してタイマセット信号HTSPZを出力する（図１４（ｄ））。
【００７６】
図６に示したタイマ２０は、HTRPZによりリセットされた後、HTSPZ信号によりオシレータ２０ｇの動作を開始する（図１４（ｅ））。オシレータ２０ｇの動作によりカウンタ２０ｂ、２０ｃ、２０ｄが動作し、キャリー信号HTC0Z、HTC1Z、HTC2Zが出力される（図１４（ｆ））。アドレスA00は、HTC0Z、HTC1Z、HTC2Zが全て高レベルになる前に変化する（図１４（ｇ））。すなわち、アドレス信号ADの有効期間がホールド時間HOLDを満足しないため、ホールド終了信号HTPZは出力されない（図１４（ｈ））。この結果、アドレスA00の読み出しサイクルは無効とされ、メモリコア２８は動作しない。
【００７７】
以降のサイクルでは、アドレス信号AD（A01、A02）の有効期間がホールド時間HOLDを満足するため、ホールド終了信号HTPZが出力される（図１４（ｉ））。そして、メモリコア２８は、読み出し動作を実行する。
図１５は、読み出し動作時におけるメモリコア２８の動作を示している。この例では、図１４と同様にアドレスA00、A03は、ホールド時間HOLDを満足せず、アドレスA01、A02は、ホールド時間HOLDを満足する。図１４と同じ動作については説明を省略する。
【００７８】
アドレスA01が供給される読み出しサイクルにおいて、図８に示したホールド終了信号HTPZに応答して、読み出し要求信号RACTZおよび読み出し起動信号RACTPZを出力する（図１５（ａ））。図９に示したコア動作制御回路２６は、読み出し起動信号RACTPZに応答して、コア動作信号RASZおよびコア信号COREZを出力する（図１５（ｂ））。メモリコア２８は、RASZ信号に応答してアドレスA02に応じたワード線WLを選択し、読み出し動作を実行する（図１５（ｃ））。RASZ信号の高レベル期間は、ワード線WLの選択期間を示している。メモリセルからビット線BLに読み出され、センスアンプで増幅されたデータは、図１に示した入出力制御回路３０に転送される。また、ビット線BL上で増幅されたデータは、メモリセルに再書き込みされる。
【００７９】
コア動作制御回路２６は、プリチャージ信号PREZの出力に応答してRASZ信号を低レベルに変化させる（図１５（ｄ））。ワード線WLは、RASZ信号の非活性化により非活性化される。ビット線BLは、プリチャージ信号PREZに応答して所定の電圧にプリチャージされる。コア動作制御回路２６は、プリチャージ信号PREDZの出力に応答してCOREZ信号を低レベルに変化させる（図１５（ｅ））。そして、メモリコア２８の読み出し動作が完了する。
【００８０】
アドレスA02が供給される読み出しサイクルにおいても、上述と同様に読み出し動作が実行される。
図１６は、サイクル時間tRCを満足したときの読み出し動作を示している。メモリコア２８の動作までは、図１５と同じである。この例では、/CE信号のアクティブ期間およびアドレス信号AD（A00）の有効期間がサイクル時間tRCより長いため、メモリコア２８の動作は有効になる。したがって、読み出しデータが図１の入出力回路３２に転送された後、/OE信号を立ち下げることで、データ端子DQに読み出しデータが出力される。
【００８１】
図１７は、書き込み動作の概要を示している。
アドレス信号AD（A00）は、/CE信号のアクティブ期間に変化せず保持される（図１７（ａ））。/WE信号は、/CE信号のアクティブ期間に低レベルに変化する（図１７（ｂ））。図２に示したWEバッファ１０ｃは、/WE信号に応答してライト信号WTZを出力する（図１７（ｃ））。図２に示したアドレスバッファ１０ｄは、WTZ信号の立ち上がりエッジに同期してアドレス信号ADをラッチする。その後、WTZ信号の高レベル期間中（/WE信号の低レベル期間中）、アドレスバッファ１０ｄのクロックトインバータ１０ｆはオフする。このため、書き込み動作中（/WE信号が低レベルの期間）にアドレス信号ADが変化しても、アドレス遷移信号ATDPZが発生することはない。
【００８２】
次に、/WE信号の立ち上がりエッジに同期して書き込みデータD00がデータ端子DQに供給される（図１７（ｄ））。図８に示したアクティブ制御回路２４は、WTZ信号の立ち下がりエッジに応答して書き込み要求信号WACTZを出力し（図１７（ｅ））、WACTZ信号に同期して書き込み起動信号WACTPZを出力する（図１７（ｆ））。
図９に示したコア動作制御回路２６は、書き込み起動信号WACTPZに応答して、コア動作信号RASZおよびコア信号COREZを出力する（図１７（ｇ））。メモリコア２８は、RASZ信号に応答してアドレスA02に応じたワード線WLを選択し、書き込み動作を実行する（図１７（ｈ））。この後、コア動作制御回路２６は、プリチャージ信号PREZの出力に応答してRASZ信号を低レベルに変化させる（図１７（ｉ））。ワード線WLは、RASZ信号の非活性化により非活性化される。ビット線は、プリチャージ信号PREZに応答して所定の電圧にプリチャージされる。コア動作制御回路２６は、プリチャージ信号PREDZの出力に応答してCOREZ信号を低レベルに変化させる（図１７（ｊ））。そして、メモリコア２８の書き込み動作が完了する。
【００８３】
図１８は、リフレッシュ動作の概要を示している。リフレッシュ動作は、図１に示したリフレッシュ制御回路２２内に形成されたリフレッシュタイマが、所定の周期でセルフリフレッシュ信号SRTZを出力することで開始される。
図７に示したリフレッシュ制御回路２２は、SRTZ信号の立ち上がりエッジから所定時間後にリフレッシュ起動信号REFPZを出力する（図１８（ａ））。図９に示したコア動作制御回路２６は、REFPZ信号に応答して、コア動作信号RASZおよびコア信号COREZを出力する（図１８（ｂ））。メモリコア２８は、RASZ信号に応答してリフレッシュアドレスカウンタが生成するリフレッシュアドレス信号RFAZに応じたワード線WLを選択し、リフレッシュ動作REFを実行する（図１８（ｃ））。この後、上述した読み出し動作および書き込み動作と同様に、プリチャージ信号PREZ、PREDZが出力されてプリチャージ動作が実行され（図１８（ｄ））、リフレッシュ動作REFが完了する。
【００８４】
図１９は、読み出し動作におけるホールド時間中にリフレッシュ要求が発生する例を示している。/CE信号およびAD信号の変化は、上述した図１５と同じである。
リフレッシュ要求（SRTZ信号）は、アドレスA00の供給によるホールド時間の計測中に発生する（図１９（ａ））。アドレスA00は、ホールド時間HOLDを満足しないため、このサイクルでは読み出し要求信号RACTZは出力されない（図１９（ｂ））。図７に示したリフレッシュ制御回路２２は、SRTZ信号に同期してリフレッシュ要求信号RREQZを出力する（図１９（ｃ））。
【００８５】
リフレッシュ制御回路２２は、ホールド信号HOLDZの出力中に、リフレッシュ要求信号RREQZの出力をマスクする。HOLDZ信号は、アドレスA00からアドレスA01への変化によりタイマ２０がリセットされることで低レベルに変化する。リフレッシュ制御回路２２は、HOLDZ信号の非活性化に応答してマスクを解除し、リフレッシュ起動信号REFPZを出力する（図１９（ｄ））。リフレッシュ要求信号RREQZは、リフレッシュ起動信号REFPZの出力によりリセットされる（図１９（ｅ））。
【００８６】
図９に示したコア動作制御回路２６は、REFPZ信号に応答して、コア動作信号RASZおよびコア信号COREZを出力する（図１９（ｆ））。そして、メモリコア２８が動作し、リフレッシュ動作REFが実行される（図１９（ｇ））。ホールド時間HOLDは、メモリコア２８の動作時間よりわずかに長く設定されている。このため、リフレッシュ動作REFは、アドレスA01のホールド時間HOLDの計測中に必ず完了する。したがって、アドレスA01、A02のメモリコア動作は、図１５と同じタイミングで行われる。
【００８７】
図２０は、ホールド時間HOLDを満足する読み出し動作におけるホールド時間中にリフレッシュ要求が発生する例を示している。
リフレッシュ制御回路２２は、SRTZ信号に同期してリフレッシュ要求信号RREQZを出力する（図２０（ａ））。リフレッシュ制御回路２２は、ホールド信号HOLDZの出力中に、リフレッシュ起動信号REFPZの出力をマスクする。アドレスA00はホールド時間HOLDを満足するため、タイマ２０は、ホールド終了信号HTPZ（図示せず）を出力する。図８に示したアクティブ制御回路２４は、ホールド終了信号HTSPZに応答して読み出し要求信号RACTZを出力する（図２０（ｂ））。アクティブ制御回路２４のNANDゲート２４ｅは、RACTZ信号の高レベルに応答して活性化される。フリップフロップ２４ｄに保持された読み出し要求（RACTZ信号）は、フリップフロップ２４ｆに転送され、読み出し起動信号RACTPZが出力される（図２０（ｃ））。
【００８８】
図９に示したコア動作制御回路２６は、読み出し起動信号RACTPZに応答してコア動作信号RASZおよびコア信号COREZを出力する（図２０（ｄ））。すなわち、この例では、アドレスA00に対応する読み出し動作が、リフレッシュ動作REFの前に実行される（図２０（ｅ））。アドレスA00に対応する読み出し動作中に、次のアドレスA01が供給され、タイマ２０は、ホールド時間HOLDの計測を開始する（図２０（ｆ））。
【００８９】
コア信号COREZは、読み出し動作が完了とともに低レベルに変化する（図２０（ｇ））。リフレッシュ制御回路２２は、CORE信号の非活性化に応答してマスクを解除し、リフレッシュ起動信号REFPZを出力する（図２０（ｈ））。リフレッシュ起動信号REFPZの出力に応答してリフレッシュ動作REFが実行される（図２０（ｉ））。
リフレッシュ動作REFの実行中にホールド時間HOLDの計測が完了し、読み出し要求信号RACTZが出力される（図２０（ｊ））。図８に示したアクティブ制御回路２４のNANDゲート２４ｅは、COREZ信号の出力中に非活性化される。アクティブ制御回路２４は、リフレッシュ動作REFの完了に伴うCOREZ信号の非活性化に応答して、読み出し起動信号RACTPZを出力する（図２０（ｋ））。
【００９０】
図９に示したコア動作制御回路２６は、読み出し起動信号RACTPZに応答してコア動作信号RASZおよびコア信号COREZを出力する（図２０（ｌ））。そして、アドレスA01に対応する読み出し動作が実行される（図２０（ｍ））。この後、アドレスA02に対応する読み出し動作が実行される（図２０（ｎ））。
ホールド時間HOLDは、メモリコア２８の動作時間よりわずかに長く設定されている。このため、メモリコア２８の読み出し動作が連続しているときにリフレッシュ要求が発生しメモリコア２８の動作が遅れても、その遅れを数サイクル後に無くすことができる。
【００９１】
図２１は、サイクル時間tRCを満足する読み出しサイクルにおけるホールド時間中にリフレッシュ要求が発生する例を示している。
まず、上述した図２０と同様に、アドレスA00がホールド時間HOLDを満足するため、ホールド終了信号HTPZが出力される（図２１（ａ））。ホールド終了信号HTPZに応答して読み出し要求信号RACTZ、RACTPZが順次出力され（図２１（ｂ））、読み出し動作が実行される（図２１（ｃ））。
【００９２】
次に、読み出し動作の完了に伴うCORE信号の非活性化に応答してリフレッシュ起動信号REFPZが出力される（図２１（ｄ））。そして、リフレッシュ起動信号REFPZの出力に応答してリフレッシュ動作REFが実行される（図２１（ｅ））。
図２２は、書き込み動作において、/WE信号の立ち上がりエッジ直前にリフレッシュ要求（SRTZ信号）が発生する例を示している。
【００９３】
まず、SRTZ信号に応答してリフレッシュ要求信号RREQZが出力される（図２２（ａ））。このとき、メモリコア２８は動作しておらず、ホールド時間HOLDも計測されていない。このため、図７に示したリフレッシュ制御回路２２は、RREQZ信号から所定時間遅れてリフレッシュ起動信号REFPZを出力する（図２２（ｂ））。そして、書き込み動作の前にリフレッシュ動作REFが実行される（図２２（ｃ））。
【００９４】
図８に示したアクティブ制御回路２４のNANDゲート２４ｅは、COREZ信号の出力中に非活性化される。アクティブ制御回路２４は、リフレッシュ動作REFの完了に伴うCOREZ信号の非活性化に応答して、書き込み起動信号WACTPZを出力する（図２２（ｄ））。
図９に示したコア動作制御回路２６は、書き込み起動信号WACTPZに応答してコア動作信号RASZおよびコア信号COREZを出力する（図２２（ｅ））。そして、アドレスA00に対応する書き込み動作が実行される（図２２（ｆ））。
【００９５】
図２３は、書き込み動作において、/WE信号の立ち上がりエッジ直後にリフレッシュ要求（SRTZ信号）が発生した例を示している。
この例では、書き込み要求信号WACTZは、リフレッシュ要求信号RREQZより早くアクティブ制御回路２４（図８）に供給される。このため、アクティブ制御回路２４は、書き込み起動信号WACTPZを出力する（図２３（ａ））。そして、書き込み動作は、リフレッシュ動作REFの前に実行される（図２３（ｂ））。
【００９６】
図７に示したリフレッシュ制御回路２２は、書き込み動作に伴うCOREZ信号の非活性化に応答してマスクを解除し、リフレッシュ起動信号REFPZを出力する（図２２（ｃ））。そして、リフレッシュ動作REFが実行される（図２３（ｄ））。
図２４は、ホールド時間HOLDを満足する読み出し動作、書き込み動作、読み出し動作が順次実行され、最初の読み出し動作のホールド時間中にリフレッシュ要求が発生する例を示している。
【００９７】
アドレスA00に対応する読み出し動作およびリフレッシュ動作は、上述した図２０と同じであるため説明を省略する。リフレッシュ動作REF中に/WE信号が高レベルに変化し、書き込み要求信号WACTZが出力される（図２４（ａ））。図８に示したアクティブ制御回路２４は、図２２と同様に、リフレッシュ動作REFの完了に伴うCOREZ信号の非活性化に応答して、書き込み起動信号WACTPZを出力する（図２４（ｂ））。そして、書き込み起動信号WACTPZに応答してコア動作信号RASZおよびコア信号COREZが出力され（図２４（ｃ））、アドレスA01に対応する書き込み動作が実行される（図２４（ｄ））。
【００９８】
リフレッシュ動作および書き込み動作中におけるアドレスA02の供給からホールド時間HOLD後に、読み出し要求信号RACTZが出力される（図２４（ｅ））。このとき、メモリコア２８は書き込み動作を実行している。このため、アクティブ制御回路２４は、書き込み動作の完了に伴うCOREZ信号の非活性化に応答して、読み出し起動信号RACTPZを出力する（図２４（ｆ））。そして、アドレスA02に対応する読み出し動作が実行される（図２４（ｇ））。
【００９９】
図２５は、FCRAMを通常動作モード（スタンバイモード）から試験モードに移行させる方法を示している。
FCRAMは、/CE信号および/WE信号を低レベルに保持し、/UB信号および/LB信号を高レベルに保持した状態で、/OE信号を３回クロッキングさせ、アドレス端子ADに所定の論理値KEY1、KEY2、KEY3を示す４ビットのアドレス信号AD1-AD4を連続して供給することで試験モードに移行する。この実施形態では、KEY1は"1111"、KEY21は"0111"、KEY3は"1011"である。図１２に示した試験エントリ回路３４ｅは、正しいKEY1、KEY2、KEY3を受信したときに試験エントリ信号TMENTPXを低レベルに変化させる。
【０１００】
この後、図１１に示した試験起動回路３４ｇは、４回目の/OE信号に同期して供給される試験コードCODE（所定の論理値）を受信し、試験コードCODEに対応する試験信号TESZを活性化する。例えば、試験起動回路３４ｇは、試験TES64を実施するための試験信号TES64Zを活性化する。
また、試験コードCODEが試験モードから抜けるコードの場合、図１１に示した試験イクジット回路３４ｆは、試験イクジット信号MEXITPZを出力する。そして、FCRAMは、試験モードから通常動作モードに移行する。
【０１０１】
図２６は、試験TES64の概要を示している。試験モード時にLSIテスタにより試験TES64を実行することで、メモリコア２８の動作時間の実力値が評価できる。
試験TES64では、読み出し動作時にタイマ２０のオシレータ２０ｇは動作せず、ホールド終了信号HTPZは、アドレス遷移信号ATDPZに応答してホールド出力回路２０ｅにより生成される（図２６（ａ））。ホールド終了信号HTPZに応答して読み出し要求信号RACTZ、RACTPZが順次出力され（図２６（ｂ））、読み出し動作が実行される（図２６（ｃ））。すなわち、試験TES64により、メモリコア２８の読み出し動作時間の実力値が評価できる。実力値が評価できるため、タイマ２０のオシレータ２０ｇの周期を最適かどうか判定できる。
【０１０２】
図２７は、試験TES65の概要を示している。試験モード時にLSIテスタにより試験TES65を実行することで、ホールド時間HOLDを計測できる。
まず、試験モード（試験TES65）に移行後、/CE信号は低レベルに変化される（図２７（ａ））。/CE信号の変化によりアドレス遷移信号ATDPZが出力される（図２７（ｂ））。アドレス遷移信号ATDPZに応答してタイマリセット信号HTRPZが出力され、（図２７（ｃ））図６に示したタイマ２０はリセットされる。また、アドレス遷移信号ATDPZに応答してタイマ開始信号HTSPZが出力され、タイマ２０が動作を開始する。
【０１０３】
試験TES65では、図８に示したアクティブ制御回路２４のアクティブ生成回路２４ａは、ホールド時間HOLDを満足したことを示すホールド終了信号HTPZに応答した読み出し要求信号RACTZの出力をマスクする。すなわち、ホールド終了信号HTPZが出力されても読み出し動作は実行されない。また、図５に示したリセット回路１６は、試験制御信号TES65Zの高レベルを受けて、ホールド終了信号HTPZに応答してタイマリセット信号HTRPZが出力されることをマスクする。このため、タイマ２０は、リセットされることなく動作し続ける。この結果、タイマ２０は、ホールド時間HOLDに達する毎にホールド終了信号HTPZが出力される。
【０１０４】
図１０に示したホールド計測回路３４ａは、ホールド終了信号HTPZを４回受ける間、ホールド計測信号HTMZを高レベルに変化させる（図２７（ｅ））。ホールド計測信号HTMZは、データ端子DQの最下位ビット（DQ0）に、例えば強制的に高レベルを出力させる（図２７（ｆ））。したがって、LSIテスタによりデータ端子DQ0の高レベル期間を計測することで、タイマ２０の動作時間を評価できる。この結果、上述した試験TES64の評価結果と合わせて、ホールド時間HOLDが最適かどうか容易に評価できる。
【０１０５】
図２８は、試験TES03の概要を示している。試験モード時にLSIテスタにより試験TES03を実行することで、読み出し動作時のワーストアクセス時間が測定できる。ワーストアクセス時間は、読み出し要求後に前回の読み出し要求に対応するコア動作およびリフレッシュ要求に対応するコア動作が実行されるときのアクセス時間である。試験TES03では、この動作をFCRAM内部で自動的に実行する。
【０１０６】
試験TES03では、試験モードに移行する前に、例えばアドレスA00に対応するメモリセルと他のメモリセルとに、互いに反対のデータが書き込まれる。また、アクセス要求時にホールド時間HOLDを待つことなく読み出し動作が開始されるように、試験TES64が予めエントリされる。
まず、試験モード（試験TES64、TES03）に移行後、/CE信号は低レベルに変化される（図２８（ａ））。/CE信号の変化によりアドレス遷移信号ATDPZが出力される（図２８（ｂ））。アドレス遷移信号ATDPZに応答してタイマリセット信号HTRPZが出力され（図２８（ｃ））、図６に示したタイマ２０はリセットされる。しかし、試験TES64がエントリされているため、タイマ開始信号HTSPZは出力されない。したがって、タイマ２０は動作せず、ホールド信号HOLDZは出力されない。
【０１０７】
この後、図２６と同様に、読み出し要求信号RACTZ、RACTPZが順次出力される（図２８（ｄ））。そして、アドレスA00に対応する読み出し動作が実行される（図２８（ｅ））。
図１０に示した試験モード回路３４のリフレッシュ制御回路３４ｂは、ホールド終了信号HTPZに応答して、セルフリフレッシュ信号TSRTZを出力する（図２８（ｆ））。すなわち、試験TES03では、読み出し要求に応答してリフレッシュ要求が強制的に発生する。図２２に示したリフレッシュ制御回路２２は、セルフリフレッシュ信号TSRTZに応答してリフレッシュ要求信号RREQZを出力する（図２８（ｇ））。
【０１０８】
また、図１に示した入出力制御回路３０は、セルフリフレッシュ信号TSRTZを受けて、メモリコア２８からの読み出しデータを反転する。反転された読み出しデータ（反転データ）は、入出力回路３２でラッチされ、データ端子DQに出力される（図２８（ｈ））。
アドレスA00に対応するメモリコア２８の動作後、リフレッシュ制御回路２２は、コア信号COREZ信号の立ち下がりエッジに応答してリフレッシュ起動信号REFPZを出力する（図２８（ｉ））。そして、読み出し動作に続いてリフレッシュ動作が開始される（図２８（ｊ））。
【０１０９】
さらに、リフレッシュ制御回路３４ｂは、リフレッシュ起動信号REFPZに応答して試験読み出し要求信号TRACTZを出力する（図２８（ｋ））。このため、リフレッシュ動作後に、図８に示したアクティブ制御回路２４は、コア信号COREZ信号の立ち下がりエッジに応答して読み出し起動信号RACTPZを出力する（図２８（ｌ））。そして、アドレスA00に対応する読み出し動作が再び実行される（図２８（ｍ））。
【０１１０】
入出力制御回路３０は、試験読み出し要求信号TRACTZに応答して、メモリコア２８からの読み出しデータの反転を停止する。このため、メモリコア２８から読み出されたデータは、有効データとしてデータ端子DQに出力される（図２８（ｎ））。そして、LSIテスタにより/CE信号の立ち下がりエッジから有効データが出力されるまでの時間を測定することで、FCRAMのワーストアクセス時間が評価される。
【０１１１】
図２９は、FCRAMで実際に発生するワーストアクセス動作を示している。
この例では、ホールド時間HOLDを満足し、ワーストアクセス時間（＝サイクル時間）を満足しない読み出し要求に対応するメモリコア２８の動作開始前にリフレッシュ要求が発生し、その後、サイクル時間を満足する読み出し動作が実行される。このとき、FCRAMは、図２８に示した試験TES03と同様のタイミングで動作する。ワーストアクセス時間tAAは、図に示したように読み出し動作によるコア動作時間tRC(core)と、フレッシュ動作によるコア動作時間tRC(core)と、最後の読み出し動作によるアドレスアクセス時間tRACとを加えた値になる。なお、図２０に示したアドレスA01に対応する読み出し動作もワーストアクセス動作である。
【０１１２】
図３０は、FCRAMのタイミング仕様を変更したときのワーストアクセス時間を示している。
この例では、アクセス時間より長い時間T2の読み出しアクセス（アドレスA01）を要求する前に、ホールド時間HOLDより短い時間T1のアドレス信号AD（アドレスA00）が必ず挿入される。また、読み出しアクセス時に、時間T1より長く、かつ時間T2より短くアドレス信号ADを保持することは禁止される。すなわち、メモリコア２８が動作したとき、読み出しデータは、必ずデータ端子DQに出力される。このとき、メモリコア２８は、アドレスA00に対応して動作しないため、ワーストアクセス時間をコア動作１回分だけ減らすことができる。
【０１１３】
以上、本実施形態では、読み出し動作を実行するためのアクセス要求を受けてからコア動作時間より長いホールド時間HOLDが経過した後に読み出し動作を開始した。このため、アドレス信号ADまたはチップイネーブル信号/CEが短時間で変化する際に、この変化に応答してメモリコア２８が動作することを防止できる。この結果、メモリコア２８の誤動作を防止でき、メモリセルに保持されているデータが破壊することを防止できる。
【０１１４】
また、ホールド時間HOLD後にメモリコア２８を動作させることで、アドレス信号ADの保持時間の制約を無くすことができる。このため、FCRAMのインタフェースをSRAMのインタフェースに合わせることができる。この結果、SRAMを使用しているシステムにおいて、FCRAM（擬似SRAM）への置き換えを容易にできる。換言すれば、FCRAMへの置き換え時に必要なシステム変更にかかる工数を削減できる。さらに、FCRAMへの置き換えに伴い不具合が発生する確率を低減できる。
【０１１５】
エッジ検出回路１２により、アドレス信号ADおよびチップイネーブル信号/CEの遷移エッジを検出したときに、ホールド時間HOLDの計測を開始した。このため、AD信号および/CE信号の変化に応答して確実にホールド時間HOLDを計測できる。
セット回路１８は、リセット回路１６からタイマリセット信号HTRPZが出力された後にタイマセット信号HTSPZを出力した。このため、タイマ２０を、起動前に確実にリセットでき、ホールド時間HOLDを常に正しく計測できる。
【０１１６】
アドレス遷移信号ATDPZの出力時、チップイネーブル信号/CEの非アクティブ期間および書き込みイネーブル信号/WEのアクティブ期間に、タイマ２０をリセットするリセット信号HTRPZを出力した。タイマ２０の動作が不要なときにタイマ２０をリセットしておくことで、タイマ２０の誤動作が確実に防止される。
タイマ２０を、オシレータ２０ｇおよびカウンタ２０ｂ、２０ｃ、２０ｄ、２０ｅを組み合わせることで構成したので、ホールド時間HOLDを精度高くかつ容易に計測できる。また、ホトマスクの切り替えまたはヒューズ回路を搭載することでホールド時間HOLDの調整を容易にできる。
【０１１７】
リフレッシュ制御回路２２をリフレッシュ動作と読み出し動作の優先順を決める調停回路として動作させ、メモリコア２８の動作中またはホールド時間HOLDの計測中にリフレッシュ起動信号REFPZの出力を禁止した。このため、リフレッシュ動作とアクセス動作（読み出し動作および書き込み動作）とが競合することを防止できる。リフレッシュ起動信号REFPZは、ホールド時間HOLDの計測中に出力されないため、読み出し動作とリフレッシュ動作の開始タイミングを、ホールド時間HOLDの計測後に合わせることができる。このため、ランダムに発生するリフレッシュ要求に対応するリフレッシュ動作と読み出し動作の調停動作を容易に制御できる。
【０１１８】
アクティブ制御回路２４をリフレッシュ動作とアクセス動作の優先順を決める調停回路として動作させ、メモリコア２８の動作中に読み出し起動信号RACTPZおよび書き込み起動信号WACTPZの出力を禁止した。このため、ランダムに発生するリフレッシュ要求に対応するリフレッシュ動作とアクセス動作とが競合することを防止できる。
アドレス信号ADの保持時間のタイミング仕様を、ホールド時間HOLDより短い、または１回の読み出し動作に必要なサイクル時間tRCより長いかに限定した。すなわち、ホールド時間HOLDより長く、かつサイクル時間tRCより短い保持時間を禁止した。この結果、アクセスに寄与しない無駄なメモリコア動作が実行されることを防止でき、サイクル時間tRCを短縮できる。
【０１１９】
所定のキー（論理値）をアドレス端子ADで３回連続して受けたときに、通常動作モードから試験モードに移行させた。このため、誤って試験モードに移行する確率を低減するとともに、専用の試験端子を形成することなく、容易にFCRAMを試験モードに移行できる。試験モードへの移行時、所定のキーに続いて試験項目を示すコードを供給することで、複数の試験の中から実行する試験を選択できる。
【０１２０】
試験モードへの移行時に供給される書き込みイネーブル信号/WEに応答して書き込み動作が実行されることを禁止した。このため、試験モードへの移行時に誤って書き込み動作が実行され、メモリセルMCに保持されているデータが破壊することを防止できる。
試験TES64にエントリ後、タイマ２０がホールド時間HOLDを計測することを禁止し、アドレス信号ADまたはチップイネーブル信号/CEの変化に応答して、読み出し要求信号RACTZを強制的に出力した。このため、メモリコア２８のアクセス時間の実力を容易に評価できる。
【０１２１】
試験TES65にエントリ後、タイマ２０ホールド時間HOLDを計測していることを示すホールド計測信号HTMZを、データ端子DQに出力したので、ホールド時間HOLDを外部から容易に測定できる。また、ホールド計測信号HTMZを、ホールド時間HOLDを４回計測する間、高レベルに保持したので、ホールド時間HOLDが短い場合にも、容易かつ精度高く計測できる。
試験TES03にエントリ後、アドレス信号ADまたはチップイネーブル信号/CEの変化に応答してセルフリフレッシュ信号TSRTZを強制的に発生し、読み出し動作の完了後すぐにリフレッシュ動作を開始した。さらに、リフレッシュ起動信号REFPZに応答して試験読み出し要求信号TRACTZを強制的に発生させ、読み出し動作を実行した。このため、FCRAMの試験回路によりワーストアクセス動作を自動的に実行でき、容易にワーストアクセス時間を測定できる。
【０１２２】
図３１は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態のFCRAMは、ホールド時間HOLDの計測を禁止するとともに、リフレッシュ動作を禁止する禁止端子DISを有している。禁止端子DISから入力回路３６に供給される禁止信号DISは、リセット回路３８、タイマ４０およびリフレッシュ制御回路４２に供給されている。リフレッシュ動作を確実に実行するため、禁止信号DISの高レベル期間の最大時間（仕様）は、セルフリフレッシュ信号SRTZの発生周期より短くされている。その他の構成は、第１の実施形態（図１）と同じである。
【０１２３】
図３２は、図３１に示したリセット回路３８の詳細を示している。
リセット回路３８は、試験制御信号TES64Zと禁止信号DISを受けるNORゲート３８ａを有している。その他の構成は、図５に示したリセット回路１６と同じである。リセット回路３８は、高レベルの禁止信号DISを受けたときに、タイマセット信号HTSZを低レベルに固定する。このため、タイマ４０の動作が禁止される。
【０１２４】
図３３は、図３１に示したタイマ４０の詳細を示している。
タイマ４０は、第１の実施形態のホールド出力回路２０ｅの代わりにホールド出力回路４０ｅを有している。ホールド出力回路４０ｅは、ホールド出力回路２０ｅの試験制御信号TES64Zを受けるNANDゲートの入力に接続されたNORゲートを有している。NORゲートは、試験制御信号TES64Zおよび禁止信号DISを受信する。ホールド出力回路４０ｅは、禁止信号DISが高レベルの期間、ホールド終了信号HTPZ（アクセス要求信号）を強制的に出力する起動信号出力回路として動作する。その他の構成は、第１の実施形態のタイマ２０（図６）と同じである。
【０１２５】
図３４は、図３１に示したリフレッシュ制御回路４２の詳細を示している。
リフレッシュ制御回路４２は、第１の実施形態のパルス生成回路２２ａの代わりにパルス生成回路４２ｂを有している。パルス生成回路４２ｂは、パルス生成回路２２ａの３入力NORゲートを４入力NORゲートに置き換えた回路である。その他の構成は、第１の実施形態のリフレッシュ制御回路２２（図７）と同じである。
【０１２６】
パルス生成回路４２ｂは、高レベルの禁止信号DISに応答してマスク信号RMSKXを低レベルに変化させ、リフレッシュ起動信号REFPZが出力されることを禁止するリフレッシュマスク回路として動作する。
図３５は、第２の実施形態の読み出し動作の概要を示している。
図３２に示したリセット回路３８は、禁止端子DISを介して高レベルの禁止信号DISを受けると、タイマ４０を起動するが動作するタイマセット信号HTSZの出力を禁止する（図３５（ａ））。図３３に示したタイマ４０は、アドレス遷移信号ATDPZに応答してホールド終了信号HTPZを出力する（図３５（ｂ））。HTPZ信号に応答して読み出し要求信号RACTZ、RACTPZが順次出力され（図３５（ｃ））、読み出し動作が実行される（図３５（ｅ））。
【０１２７】
また、図３４に示したリフレッシュ制御回路４２は、高レベルの禁止信号DISに応答してリフレッシュ起動信号REFPZの出力を禁止する。このため、禁止信号DISの高レベル期間に発生したセルフリフレッシュ信号SRTZは、禁止信号DISが低レベルに変化するまで、リフレッシュ制御回路４２内に保持される。この結果、読み出し動作の間にリフレッシュ動作が割り込まれることがなくなり、読み出し動作のアクセス時間（読み出し動作時間）は、メモリコア２８の動作時間にほぼ等しくなる。すなわち、読み出し動作時間は、第１の実施形態のワーストアクセス時間の約３分の１になる。
【０１２８】
アドレスA00、A01に対応する読み出しデータが出力された後、禁止信号DISが低レベルに変化し、リフレッシュ動作が実行される（図３５（ｆ））。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、禁止端子DISに禁止信号DISを供給することで、ホールド時間HOLDの計測を禁止し、読み出しアクセスに応答して直ちに読み出し動作が実行されるようにしたので、読み出し動作時間を短縮でき、ワーストアクセス時間であるサイクル時間を短縮できる。
【０１２９】
ランダムに発生するリフレッシュ要求に対応するリフレッシュ動作を、禁止信号DISの供給時に禁止したので、この動作モードにおいては、リフレッシュ動作時間をサイクル時間に含めなくてよい。この結果、読み出し動作時間およびサイクル時間をさらに短縮できる。
図３６は、本発明の半導体メモリの第３の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【０１３０】
この実施形態のFCRAMは、１６ビットのデータ端子DQ0-15と、下位のデータ端子（第１データ端子）DQ0-7および上位のデータ端子（第２データ端子）DQ8-15にそれぞれ対応する一対の第１および第２メモリユニット４４ａ、４４ｂで構成されるメモリコア４４とを有している。書き込み動作において、下位の書き込みデータ（第１書き込みデータ）DQ0-7と上位の書き込みデータ（第２書き込みデータ）DQ8-15とは、独立のタイミングでそれぞれ第１および第２メモリユニット４４ａ、４４ｂに書き込まれる。読み出し動作は、上述した第１の実施形態とほぼ同じである。読み出し動作中、第１および第２メモリユニット４４ａ、４４ｂは、同時に動作し、１６ビットの読み出しデータDQ0-7、DQ8-15を出力する。読み出しデータDQ0-7は、/LB信号の活性化に応答して外部端子に出力され、読み出しデータDQ8-15は、/UB信号の活性化に応答して外部端子に出力される。
【０１３１】
書き込み動作時に第１および第２メモリユニット４４ａ、４４ｂをそれぞれ独立に動作させるため、第１の実施形態の入力回路１０、アクティブ制御回路２４、コア動作制御回路２６および入出力制御回路３０の代わりに、入力回路４６、アクティブ制御回路４８、コア動作制御回路５０、データ端子DQ0-7、DQ8-15にそれぞれ対応する入力制御回路５２および出力制御回路５４が形成されている。アクティブ制御回路４８およびコア動作制御回路５０は、書き込み動作を制御する書き込み制御回路として動作する。
【０１３２】
入力回路４６は、/CE信号、/WE信号、/OE信号、/LB信号（第１書き込みイネーブル信号）、/UB信号（第２書き込みイネーブル信号）に応じて、書き込み信号LWTZ、UWTZを出力する。/LB信号および/UB信号は、/LB端子（第１書き込みイネーブル端子）および/UB端子（第２書き込みイネーブル端子）を介して供給される。具体的には、書き込み動作において、/LB信号がイネーブルのときに下位のデータ信号DQ0-7の書き込み動作の開始要求を示すLWTZ信号が出力され、/UB信号がイネーブルのときに上位のデータ信号DQ8-15の書き込み動作の開始要求を示すUWTZ信号が出力される。
【０１３３】
アクティブ制御回路４８は、書き込み信号LWTZを受けたときに書き込み起動信号LWACTPZを出力し、書き込み信号UWTZを受けたときに書き込み起動信号UWACTPZを出力する。
コア動作制御回路５０は、RACTPZ信号またはREFPZ信号を受けたときと、LWACTPZ信号およびUWACTPZ信号の少なくともいずれかを受けたときに、コア信号COREZおよびコア動作信号RASZを出力する。コア動作制御回路５０は、RACTPZ信号、LWACTPZ信号およびUWACTPZ信号を受けたとき、読み出し信号READZ、書き込み信号（第１書き込み信号）LWRZ、書き込み信号（第２書き込み信号）UWRZをそれぞれメモリコア４４に出力する。
【０１３４】
各メモリユニット４４ａ、４４ｂは、第１の実施形態のメモリコア２８の内部構造とほぼ同じ構造を有しており、互いに独立に動作する。データ端子DQ0-7に対応するメモリユニット４４ａは、LWRZ信号に応答して書き込み動作を開始する。データ端子DQ8-15に対応するメモリユニット４４ｂは、UWRZ信号に応答して書き込み動作を開始する。メモリコア４４のその他の動作は、第１の実施形態と同じである。
【０１３５】
入力制御回路５２は、書き込み動作時に、入出力回路３２を介して外部から供給される書き込みデータを、LWTZ信号（第１書き込み信号）およびUWTZ信号（第２書き込み信号）にそれぞれ同期して対応するメモリユニット４４ａ、４４ｂに転送する。出力制御回路５４は、読み出し動作時に、メモリコア４４からの読み出しデータを入出力回路３２に転送する。
【０１３６】
図３７は、第３の実施形態における書き込み動作の一例を示している。
この例では、アドレス信号AD（A00）の確定中に、/CE信号と/WE信号がアクティブレベル（低レベル）に変化する（図３７（ａ））。/LB信号、/UB信号は、/CE信号と/WE信号のアクティブ期間中に、同じタイミングで低レベルに変化する（図３７（ｂ））。ここで、/CE信号、/WE信号と、/LB信号のアクティブ期間は、メモリユニット４４ａへの書き込みコマンドの入力期間である。/CE信号、/WE信号と、/UB信号のアクティブ期間は、メモリユニット４４ｂへの書き込みコマンドの入力期間である。
【０１３７】
図３６に示した入力回路４６は、/LB信号、/UB信号に同期してLWTZ信号、UWTZ信号を出力する（図３７（ｃ））。この後、LWACTPZ信号、UWACTPZ信号が、LWTZ信号、UWTZ信号に同期して生成される（図示せず）。コア動作制御回路５０は、LWACTPZ信号、UWACTPZ信号に同期してメモリユニット４４ａ、４４ｂにLWRZ信号、UWRZ信号をそれぞれ出力する（図３７（ｄ））。
【０１３８】
データ信号DQ0-7、DQ8-15（有効データ）が、/LB信号、/UB信号の立ち上がりエッジに対して所定のセットアップ時間を有して供給される（図３７（ｅ））。メモリユニット４４ａ、４４ｂは、LWRZ信号、UWRZ信号の立ち下がりエッジに同期して、書き込み動作（コア動作）を開始する（図３７（ｆ））。すなわち、この実施形態では、書き込みコマンドの終了に応答して書き込み動作が開始される。
【０１３９】
図３８は、第３の実施形態における書き込み動作の別の例を示している。
この例では、/LB信号および/UB信号のアクティブ期間は、互いに重複しない（図３８（ａ、ｂ））。LWTZ信号、UWTZ信号およびLWRZ信号、UWRZ信号は、/LB信号および/UB信号に同期して、それぞれ活性化される（図３８（ｃ、ｄ、ｅ、ｆ））。データ信号DQ0-7、DQ8-15は、/LB信号および/UB信号の立ち上がりエッジに同期してそれぞれ供給される（図３８（ｇ、ｈ））。
【０１４０】
メモリユニット４４ａ、４４ｂは、書き込みコマンド（LWRZ信号、UWRZ信号の立ち下がりエッジ）に応答してそれぞれ独立に動作する（図３８（ｉ、ｊ））。このため、データ信号DQ0-7の書き込み動作中に、データ信号DQ8-15の誤書き込みを防止するためのマスク制御は不要になる。同様に、データ信号DQ8-15の書き込み動作中に、データ信号DQ0-7の誤書き込みを防止するためのマスク制御は不要になる。具体的には、所定のビット線をデータバス線に接続するコラムスイッチをオンさせるためのコラムデコーダは、書き込みデータのマスクの論理を含まなくてよい。あるいはデータバス線上の書き込みデータの信号量を増幅するライトアンプは、書き込みデータのマスクの論理を含まなくてよい。マスク制御するための回路が不要になるため、FCRAMの回路規模を削減できる。また、マスク制御の時間が不要になるため、タイミング余裕を向上できる。この結果、書き込み動作時間（書き込みサイクル時間）を短縮できる。
【０１４１】
図３９は、第３の実施形態における書き込み動作の別の例を示している。
この例では、/LB信号および/UB信号のアクティブ期間の一部は、互いに重複する（図３９（ａ））。このため、LWTZ信号、UWTZ信号およびLWRZ信号、UWRZ信号も、互いに重複する（図３９（ｂ、ｃ））。データ信号DQ0-7、DQ8-15は、/LB信号および/UB信号の立ち上がりエッジに同期してそれぞれ供給される（図３９（ｄ、ｅ））。
【０１４２】
メモリユニット４４ａ、４４ｂは、上述した図３７および図３８と同様に、書き込みコマンド（LWRZ信号、UWRZ信号の立ち下がりエッジ）に応答してそれぞれ独立に動作する（図３９（ｆ、ｇ））。このため、/LB信号、/UB信号のアクティブ期間の一部が互いに重複する場合にも、図３７および図３８と同じ動作でデータをメモリコア４４に書き込むことができる。これに対して、従来のメモリコアは、/LB信号、/UB信号のアクティブ期間（書き込みコマンド）のOR論理で、書き込み動作を実行している。メモリコアの書き込み動作は、/LB信号、/UB信号のうち非アクティブタイミングの遅い信号に同期して開始される。このため、書き込み動作の開始を判断するための制御回路が必要であった。
【０１４３】
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ライトアンプ等の書き込み制御回路は、一方のバイトデータの書き込み中に、他方のバイトデータの書き込みをマスクするための論理を含まなくてよい。書き込みデータをマスクするための回路が不要になるため、FCRAMの回路規模を削減でき、書き込み動作中に動作する回路のタイミング余裕を向上できる。この結果、書き込み動作時間（書き込みサイクル時間）を短縮できる。
【０１４４】
/LB信号および/UB信号のアクティブ期間の一部が重複する場合にも、メモリユニット４４ａ、４４ｂを、/LB信号および/UB信号に応答して独立に動作できる。このため、メモリコア４４の書き込み動作の開始を判断するための制御回路は不要になる。この結果、FCRAMの回路規模をさらに削減でき、書き込み動作時間をさらに短縮できる。
図４０は、本発明の半導体メモリの第４の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【０１４５】
この実施形態のFCRAMは、第１の実施形態の入力回路１０およびタイマ２０の代わりに入力回路５６およびタイマ５８を有している。その他の構成は、第１の実施形態をほぼ同じである。FCRAMは、読み出しコマンドが供給されてからホールド時間HOLD後に読み出し動作を開始する。FCRAMは、書き込みコマンドの供給が完了した後、書き込み動作を開始する。
【０１４６】
入力回路５６は、/CE信号の非アクティブ（高レベル）中に高レベルのスタンバイ信号STBYZを出力する。スタンバイ信号STBYZは、/CE信号と同相の信号である。FCRAMの内部回路は、スタンバイ信号STBYZをスタンバイコマンドとして認識する。スタンバイコマンドは、FCRAMをスタンバイ状態（非動作状態）にするためのコマンドである。スタンバイ状態では、FCRAM内部で発生するリフレッシュ要求のみが受け付けられ、リフレッシュ動作が実行される。
【０１４７】
入力回路５６のその他の構成は、入力回路１０と同じである。具体的には、入力回路５６は、低レベルの/CE信号と高レベルの/WE信号を受信するときに、読み出しコマンドが供給されたと認識し、読み出し信号RDZをアクティブレベル（高レベル）に変化させる。入力回路５６は、低レベルの/CE信号と低レベルの/WE信号を受信するときに、書き込みコマンドが供給されたと認識し、書き込み信号WRZをアクティブレベル（高レベル）に変化させる。なお、チップイネーブル信号は、１ビット（/CE）ではなく、２ビット（負論理の/CE1信号および正論理のCE2信号）にしてもよい。
【０１４８】
タイマ５８は、動作中に高レベルのスタンバイ信号STBYZまたは高レベルの書き込み信号WTZを受けたとき、動作を停止し、初期化される。タイマ５８のその他の動作は、第１の実施形態のタイマ２０と同じである。
図４１は、第４の実施形態におけるFCRAMの状態遷移図を示している。図中の実線の矢印は、コマンド等の外部トリガに応じた状態の遷移を示している。破線の矢印は、状態が外部トリガとは無関係に自動的に遷移することを示している。
【０１４９】
FCRAMは、メモリコア２８の動作を制御するために、メインステートマシンMSMおよびサブステートマシンSSMを有している。
メインステートマシンMSMは、アイドル状態IDLE、読み出し状態READ、リフレッシュ状態REFRESHおよび書き込み状態WRITEを有している。これ等４つの状態は、メモリコア２８の状態を示しており、互いに排他的である。このため、同時に２つ以上の状態を取らない。アイドル状態IDLEは、FCRAMに何もコマンドが供給されていないときの状態であり、基本の状態である。メインステートマシンMSMの状態遷移は、図４０に示したリフレッシュ制御回路２２の一部（REFPZ信号を生成する回路）、アクティブ制御回路２４、コア動作制御回路２６およびメモリコア２８の動作に対応する。
【０１５０】
メインステートマシンMSMは、サブステートマシンSSMの状態に応じてメモリコア２８に読み出し動作、リフレッシュ動作、または書き込み動作を実行させる機能を有している。このため、メインステートマシンMSMの機能は、従来のFCRAMにも存在している。
サブステートマシンSSMは、動作コマンドに応じてメインステートマシンMSMの状態遷移を許可する機能を有している。サブステートマシンSSMは、スタンバイコマンドSTBY、読み出しコマンドRD、書き込みコマンドWRおよび内部で発生するリフレッシュコマンドREFに応答して、メインステートマシンMSMとは独立に状態を遷移する。
【０１５１】
サブステートマシンSSMは、レディ状態READYおよびリザーブ状態RESERVEを有している。レディ状態READYは、FCRAMに何もコマンドが供給されていないときの状態（スタンバイ状態）であり、基本の状態である。四角枠で示したリフレッシュ許可REFP1、REFP2、読み出し許可READP1、READP2および書き込み許可WRITEPは、メインステートマシンMSMに対するリフレッシュ動作、読み出し動作および書き込み動作の許可をそれぞれ示している。サブステートマシンSSMの状態遷移は、図４０に示したエッジ検出回路１２、リセット回路１６、セット回路１８、タイマ５８およびリフレッシュ制御回路２２の別の一部（REFPZ信号を生成する回路を除く回路）の動作に対応する。サブステートマシンSSMの機能は、従来のFCRAMには存在しない新たな機能である。
【０１５２】
以下、サブステートマシンSSMの動作について説明する。なお、読み出しコマンドRD、書き込みコマンドWRおよびスタンバイコマンドSTBYは、図４０に示した入力回路５６が出力する読み出し信号RDZ、書き込み信号WTZおよびスタンバイ信号STBYZの活性化期間を示している。リフレッシュコマンドREFは、リフレッシュ制御回路２２内のセルフリフレッシュタイマが周期的に生成するセルフリフレッシュ信号SRTZに対応する。
【０１５３】
レディ状態READY中にスタンバイコマンドSTBYが供給されると、状態は、再びレディ状態READYに遷移する（遷移T1）。レディ状態READY中にリフレッシュコマンドREFが供給されると、サブステートマシンSSMは、リフレッシュ許可REFP1を発行し、再びレディ状態READYに遷移する（遷移T2）。レディ状態READY中に書き込みコマンドWRが供給されると、サブステートマシンSSMは、書き込み許可WRITEPを発行し、再びレディ状態READYに遷移する（遷移T3）。レディ状態READY中に読み出しコマンドRDが供給されると、状態は、リザーブ状態RESERVEに遷移する（遷移T4）。リザーブRESERVE状態への遷移により、タイマ２０が起動され、ホールド時間HOLDが測定される。
【０１５４】
リザーブ状態RESERVE中にスタンバイコマンドSTBYが供給されると、タイマ２８の動作は停止され、状態は、レディ状態READYに遷移する（遷移T5）。リザーブ状態RESERVE中に書き込みコマンドWRが供給されると、タイマ２８の動作は停止する。サブステートマシンSSMは、書き込み許可WRITEPを発行し、レディ状態READYに遷移する（遷移T6）。リフレッシュコマンドREFが保持されていないリザーブ状態RESERVE中に読み出しコマンドRDが供給されると、タイマ５８が再起動され、状態は、再びリザーブ状態RESERVEに遷移する（遷移T7）。
【０１５５】
リザーブ状態RESERVE中にリフレッシュコマンドREFが供給されると、状態は、再びリザーブ状態RESERVEに遷移する（遷移T8）。このとき、リフレッシュ制御回路２２のリフレッシュ保持回路２２ｃ（第１の実施形態の図７）は、リフレッシュコマンドREFを保持する。リフレッシュコマンドREFが保持されているリザーブ状態RESERVE中に読み出しコマンドRDが供給されると、タイマ５８が再起動され、サブステートマシンSSMは、リフレッシュ許可REFP2を発行し、再びリザーブ状態RESERVEに遷移する（遷移T9）。
【０１５６】
リフレッシュコマンドREFが保持されていないリザーブ状態RESERVE中にタイマ５８によるホールド時間HOLDの測定が完了したとき、サブステートマシンSSMは、読み出し許可READP1を発行し、レディ状態READYに遷移する（遷移T10）。リフレッシュコマンドREFが保持されているリザーブ状態RESERVE中にスタンバイコマンドSTBYが供給されると、タイマ２８の動作は停止される。サブステートマシンSSMは、リフレッシュ許可REFP1を発行し、状態は、レディ状態READYに遷移する（遷移T11）。リフレッシュコマンドREFが保持されているリザーブ状態RESERVE中にタイマ５８によるホールド時間HOLDの測定が完了したとき、サブステートマシンSSMは、読み出し許可READP2およびリフレッシュ許可REFP1を順次発行し、再びリザーブ状態RESERVEに遷移する（遷移T12）。
【０１５７】
このように、サブステートマシンSSMは、スタンバイコマンドSTBY、読み出しコマンドRD、リフレッシュコマンドREFおよび書き込みコマンドWRに応じて、状態遷移するとともに、メインステートマシンMSMに対して、読み出し許可READP1、READP2、リフレッシュ許可REFP1、REFP2および書き込み許可WRITEPを発行する。サブステートマシンSSMは、本発明の特徴である読み出し動作の開始制御（ホールド時間HOLDの測定）と、読み出し動作とリフレッシュ動作との競合制御とを主に管理する。新規に追加される機能を一つのステートマシーンにまとめることで、新規に追加する回路を集中的に考慮して回路設計できる。このため、過去に設計した回路を含む全ての回路を考慮して設計をする場合に比べ、回路設計は容易になる。
【０１５８】
次に、メインステートマシンMSMの動作について説明する。
メインステートマシンMSMは、アイドル状態IDLE中に読み出し許可READP1、READP2を検出すると、読み出し状態READに遷移する（遷移T13）。読み出し状態READへの遷移により、図４０に示したアクティブ制御回路２４からRACTPZ信号が出力され、メモリコア２８の読み出し動作が実行される。読み出し動作の実行後、状態は、再びアイドル状態IDLEに遷移する。
【０１５９】
メインステートマシンMSMは、アイドル状態IDLE中にリフレッシュ許可REFP1、REFP2を検出すると、リフレッシュ状態REFRESHに遷移する（遷移T14）。リフレッシュ状態REFRESHへの遷移により、リフレッシュ制御回路２２からREFPZ信号が出力され、メモリコア２８のリフレッシュ動作が実行される。リフレッシュ動作の実行後、状態は、再びアイドル状態IDLEに遷移する。
【０１６０】
メインステートマシンMSMは、アイドル状態IDLE中に書き込み許可WRITEPを検出すると、書き込み状態WRITEに遷移する（遷移T15）。書き込み状態WRITEへの遷移により、アクティブ制御回路２４からWACTPZ信号が出力され、メモリコア２８の書き込み動作が実行される。書き込み動作の実行後、状態は、再びアイドル状態IDLEに遷移する。
このように、メインステートマシンMSMは、サブステートマシンSSMが発行する読み出し許可READP1、READP2、リフレッシュ許可REFP1、REFP2および書き込み許可WRITEPを検出したときに、メモリコア２８を従来と同様に動作させ、読み出し動作、リフレッシュ動作および書き込み動作を実行すればよい。このため、メインステートマシンMSMに対応する回路は、従来の回路をほとんど流用できる。この結果、FCRAMの設計の効率は向上する。
【０１６１】
図４２は、読み出しコマンドRDが供給されたときのFCRAMの動作を示している。この例は、上述した第１の実施形態の図１６とほぼ同じ動作である。このため、図１６と同じ動作については詳細な説明を省略する。
サブステートマシンSSMは、読み出しコマンドRD1に応答してレディ状態READYからリザーブ状態RESERVEに遷移する（図４２（ａ））。サブステートマシンSSMは、ホールド時間HOLD後に読み出し許可READP1を発生し、レディ状態READYに戻る（図４２（ｂ））。メインステートマシンMSMは、アイドル状態IDLE中に読み出し許可READP1を受けて、読み出し状態READに遷移し、読み出し動作を実行する（図４２（ｃ））。メインステートマシンMSMは、読み出し動作の実行後、アイドル状態IDLEに戻る（図４２（ｄ））。このように、FCRAMは、リザーブ状態RESERVEへの遷移からホールド時間HOLDが経過するのを待って読み出し動作を開始するため、第１の実施形態と同様にDRAMのメモリセルMCを有するFCRAMのタイミング仕様を、SRAMと同じに設定できる。
【０１６２】
図４３は、読み出しコマンドRDが順次供給されたときのFCRAMの動作を示している。この例は、上述した第１の実施形態の図１５とほぼ同じ動作である。このため、図１５と同じ動作については詳細な説明を省略する。
サブステートマシンSSMは、最初の読み出しコマンドRD1に応答してレディ状態READYからリザーブ状態RESERVEに遷移する（図４３（ａ））。リザーブ状態RESERVE中に新たな読み出しコマンドRD2が供給され、サブステートマシンSSMは、遷移中のリザーブ状態RESERVEをリセットし、新たなリザーブ状態RESERVEに遷移する（図４３（ｂ））。このため、読み出しコマンドRDが、ホールド時間HOLDより短い間隔で供給されるときに、メモリコアの誤動作を防止できる。
【０１６３】
サブステートマシンSSMは、読み出しコマンドRD2に対応するホールド時間HOLD後に読み出し許可READP1を発生し、レディ状態READYに戻る（図４３（ｃ））。メインステートマシンMSMは、アイドル状態IDLE中に読み出し許可READP1を受けて、読み出し状態READに遷移し、読み出し動作を実行する（図４３（ｄ））。メインステートマシンMSMは、読み出し動作の実行後、アイドル状態IDLEに戻る（図４３（ｅ））。
【０１６４】
読み出しコマンドRD2に続いて読み出しコマンドRD3が供給され、サブステートマシンSSMは、再びリザーブ状態RESERVEに遷移する（図４３（ｆ））。サブステートマシンSSMは、読み出しコマンドRD3に対応するホールド時間HOLD後に読み出し許可READP1を発生し、レディ状態READYに戻る（図４３（ｇ））。この後、メインステートマシンMSMは、読み出し状態READに遷移し、読み出し動作を実行する（図４３（ｈ））。メインステートマシンMSMは、読み出し動作の実行後、アイドル状態IDLEに戻る（図４３（ｉ））。
【０１６５】
図４４は、リザーブ状態RESERVE中にリフレッシュコマンドREFが発生したときのFCRAMの動作を示している。この例は、上述した第１の実施形態の図２１とほぼ同じ動作である。このため、図２１と同じ動作については詳細な説明を省略する。
サブステートマシンSSMは、リザーブ状態RESERVE中にリフレッシュコマンド（SRTZ）を受け、読み出しコマンドRD2に対応するホールド時間HOLD後に読み出し許可READP2およびリフレッシュ許可REFP1を発生する（図４４（ａ））。メインステートマシンMSMは、アイドル状態IDLE中に読み出し許可READP2を受けて、読み出し状態READに遷移し、読み出し動作を実行する（図４４（ｂ））。このように、リザーブ状態RESERVE中にリフレッシュコマンドREFが供給され、かつホールド時間HOLDが経過するときに、読み出し動作をリフレッシュ動作に優先して実行できる。この結果、読み出しコマンドRDが供給されてから読み出しデータを出力するまでの時間（読み出しアクセス時間）を短縮できる。
【０１６６】
メインステートマシンMSMは、読み出し動作の実行後、アイドル状態IDLEに戻り、すぐにリフレッシュ動作を実行するためにリフレッシュ状態REFRESHに遷移する（図４４（ｃ））。メインステートマシンMSMは、リフレッシュ動作の完了後、アイドル状態IDLEに戻る（図４４（ｄ））。
図４５は、リザーブ状態RESERVE中にリフレッシュコマンドREFが発生したときのFCRAMの動作を示している。この例は、上述した第１の実施形態の図１９とほぼ同じ動作である。このため、図１９と同じ動作については詳細な説明を省略する。
【０１６７】
サブステートマシンSSMは、リザーブ状態RESERVE中にリフレッシュコマンド（SRTZ）を受ける（図４５（ａ））。この例では、リザーブ状態RESERVE中に新たな読み出しコマンドRD0が供給され、サブステートマシンSSMは、リフレッシュ許可REFP2を発生し、遷移中のリザーブ状態RESERVEをリセットし、新たなリザーブ状態RESERVEに遷移する（図４５（ｂ））。メインステートマシンMSMは、アイドル状態IDLEにリフレッシュ許可REFP2を受け、リフレッシュ動作を実行するためにリフレッシュ状態REFRESHに遷移する（図４５（ｃ））。
【０１６８】
リザーブ状態RESERVE中にリフレッシュコマンドREFおよび新たな読み出しコマンドRDが順次に供給されるときに、新たなリザーブ状態RESERVE中にリフレッシュ動作を優先できる。このため、FCRAMを搭載するシステムに対してリフレッシュサイクルを隠すことができる。
メインステートマシンMSMは、リフレッシュ動作の完了後、アイドル状態IDLEに戻る（図４５（ｄ））。この後、上述した図４３と同様に、ホールド時間HOLDを満足する読み出しコマンドRD2、RD3が順次供給され、読み出し動作が順次実行される（図４５（ｅ、ｆ））。
【０１６９】
図４６は、リザーブ状態RESERVE中に書き込みコマンドWRが供給されたときのFCRAMの動作を示している。この例は、上述した第１の実施形態の図１７とほぼ同じ動作である。このため、図１７と同じ動作については詳細な説明を省略する。
この例では、書き込み動作の基本を示している。但し、/CE信号の活性化期間は、/WE信号の活性化期間より長い。このため、FCRAMは、/CE信号の高レベルおよび/WE信号の高レベルを受けて、読み出しコマンドRD0が供給されたと認識する（図４６（ａ、ｂ））。これ等読み出しコマンドRD0の供給期間は、いずれもホールド期間HOLDを満足しないため、読み出し動作は開始されない。
【０１７０】
サブステートマシンSSMは、最初の読み出しコマンドRD0に対応するリザーブ状態RESERVE中に書き込みコマンドWR0を受け、書き込み許可WRITEPを発生した後、レディ状態READYに遷移する（図４６（ｃ））。メインステートマシンMSMは、アイドル状態IDLEに受ける書き込みコマンドWR0の終了に応答して、書き込み動作を開始するために書き込み状態WRITEに遷移する（図４６（ｄ））。メインステートマシンMSMは、書き込み動作の完了後、アイドル状態IDLEに戻る（図４６（ｅ））。
【０１７１】
図４７は、リザーブ状態RESERVE中に書き込みコマンドWRが供給され、この後リフレッシュコマンドREFが発生したときのFCRAMの動作を示している。この例は、上述した第１の実施形態の図２２とほぼ同じ動作である。このため、図２２と同じ動作については詳細な説明を省略する。
この例においても、上述した図４６と同様に、FCRAMは、書き込みコマンドWR0の前後に、ホールド期間を満たさない読み出しコマンドRD0を認識する。サブステートマシンSSMは、書き込みコマンドWR0に伴い遷移したレディ状態READY中にリフレッシュコマンドREFを受ける（図４７（ａ））。サブステートマシンSSMは、リフレッシュコマンドREFに応答してリフレッシュ許可REFP1を発生する（図４７（ｂ））。メインステートマシンMSMは、アイドル状態IDLEにリフレッシュ許可REFP1を受け、リフレッシュ動作を実行するためにリフレッシュ状態REFRESHに遷移する（図４７（ｃ））。このように、レディ状態READY中にリフレッシュコマンドREFを受けたときに、レディ状態READYのままリフレッシュ許可REFP1が発行され、リフレッシュ動作が実行される。このため、リフレッシュコマンドREFに応答するリフレッシュ動作を迅速に開始できる。この結果、メインステートマシンMSMは、アイドル状態IDLEの期間を最小限にできる。換言すれば、読み出しコマンドRD、書き込みコマンドWR等の外部コマンドの供給頻度（コマンド入力レート）を向上できる。
【０１７２】
また、書き込みコマンドWRの終わりに応答して書き込み動作を開始することで、書き込みコマンドWRの供給中にリフレッシュコマンドREFが発生するときに、リフレッシュ動作を書き込み動作に優先して実行できる。メインステートマシンMSMは、リフレッシュ動作の完了に応答して、アイドル状態IDLEに遷移した後、書き込み動作を開始するために書き込み状態WRITEに遷移する（図４７（ｄ））。
【０１７３】
図４８は、リザーブ状態RESERVE中に書き込みコマンドWRが供給され、書き込み動作を実行中にリフレッシュコマンドREFが発生したときのFCRAMの動作を示している。この例は、上述した第１の実施形態の図２３とほぼ同じ動作である。また、書き込み動作を開始するまでのタイミングは、図４６とほぼ同じである。このため、図２３および図４６と同じ動作については詳細な説明を省略する。
【０１７４】
サブステートマシンSSMは、２回目の読み出しコマンドRD0に対応するリザーブ状態RESERVE中にリフレッシュコマンドREFを受ける（図４８（ａ））。サブステートマシンSSMは、読み出しコマンドRD0の完了（＝スタンバイコマンドSTBYの供給）に応答して、リフレッシュ許可REFP1を発生し、リザーブ状態RESERVEからレディ状態READYに遷移する（図４８（ｂ））。
【０１７５】
メインステートマシンMSMは、書き込み動作後のアイドル状態IDLE中にリフレッシュ許可REFP1を受け、リフレッシュ動作を実行するためにリフレッシュ状態REFRESHに遷移する（図４８（ｃ））。リザーブ状態RESERVE中にリフレッシュコマンドREFおよびスタンバイコマンドSTBYが供給されるときに、スタンバイコマンドSTBYに応答して遷移するレディ状態READY中にリフレッシュ動作を開始することで、メモリコア２８の空き時間を利用してメモリセルMCをリフレッシュできる。この結果、FCRAMを搭載するシステムに対してリフレッシュサイクルを隠すことができる。
【０１７６】
図４９は、リザーブ状態RESERVE中に書き込みコマンドWRおよびホールド時間HOLDを満足する読み出しコマンドRDが順次供給されたときのFCRAMの動作を示している。書き込み動作を開始するまでのタイミングは、図４６とほぼ同じである。
この例では、書き込みコマンドWR0後に供給される読み出しコマンドRD1は、ホールド時間HOLDを満足する。このため、サブステートマシンSSMは、読み出しコマンドRD1に対応するホールド時間HOLD後に読み出し許可READP1を発生する（図４９（ａ））。メインステートマシンMSMは、書き込み動作後のアイドル状態IDLE中に読み出し許可READP1を受けて、読み出し動作を実行するために読み出し状態READに遷移する（図４９（ｂ））。メインステートマシンMSMは、読み出し動作の実行後、アイドル状態IDLEに戻る（図４９（ｃ））。
【０１７７】
図５０は、リザーブ状態RESERVE中に書き込みコマンドWRが供給され、この後リフレッシュコマンドREFが発生し、ホールド時間HOLDを満足する読み出しコマンドRDが供給されたときのFCRAMの動作を示している。読み出しコマンドRD1が供給されるまでのタイミングは、図４７と同じである。
この例では、書き込みコマンドWR0後に供給される読み出しコマンドRD1は、ホールド時間HOLDを満足する。また、サブステートマシンSSMは、書き込みコマンドWR0に伴い遷移したレディ状態READY中にリフレッシュコマンドREFを受け、リフレッシュ許可REFP1を発生する（図５０（ａ））。メインステートマシンMSMは、アイドル状態IDLEにリフレッシュ許可REFP1を受け、リフレッシュ動作を実行するためにリフレッシュ状態REFRESHに遷移する（図５０（ｂ））。メインステートマシンMSMは、リフレッシュ動作の完了に応答して、アイドル状態IDLEに遷移した後、書き込み動作を開始するために書き込み状態WRITEに遷移する（図５０（ｃ））。メインステートマシンMSMは、書き込み動作中に読み出し許可READP1を受ける（図５０（ｄ））。メインステートマシンMSMは、書き込み動作後に読み出し動作を実行するために読み出し状態READに遷移する（図５０（ｅ））。
【０１７８】
図５１は、リザーブ状態RESERVE中に書き込みコマンドWRおよびホールド時間HOLDを満足する読み出しコマンドRDが供給され、書き込み動作を実行中にリフレッシュコマンドREFが発生したときのFCRAMの動作を示している。書き込み動作中にリフレッシュコマンドREFが供給されるまでのタイミングは、図４８とほぼ同じである。
サブステートマシンSSMは、読み出しコマンドRD1に対応するホールド時間HOLD後に読み出し許可READP2およびリフレッシュ許可REFP1を発生する（図５１（ａ））。メインステートマシンMSMは、書き込み動作後のアイドル状態IDLE中に読み出し許可READP2を受けて、読み出し状態READに遷移し、読み出し動作を実行する（図５１（ｂ））。メインステートマシンMSMは、読み出し動作の実行後、アイドル状態IDLEに戻り、すぐにリフレッシュ動作を実行するためにリフレッシュ状態REFRESHに遷移する（図５１（ｃ））。メインステートマシンMSMは、リフレッシュ動作の完了後、アイドル状態IDLEに戻る（図５１（ｄ））。
【０１７９】
図５２は、読み出し動作中かつリザーブ状態RESERVE中にリフレッシュコマンドREFが発生したときのFCRAMの動作を示している。
この例では、ホールド時間HOLDを満足する読み出しコマンドRD0、RD2の間に、ホールド時間HOLDを満足しない読み出しコマンドRD1が供給される（図５２（ａ））。サブステートマシンSSMは、リザーブ状態RESERVE中の新たな読み出しコマンドRD2に応答して、リフレッシュ許可REFP2を発生し、遷移中のリザーブ状態RESERVEをリセットし、新たなリザーブ状態RESERVEに遷移する（図５２（ｂ））。メインステートマシンMSMは、アイドル状態IDLEにリフレッシュ許可REFP2を受け、リフレッシュ動作を実行するためにリフレッシュ状態REFRESHに遷移する（図５２（ｃ））。メインステートマシンMSMは、リフレッシュ動作の完了後、アイドル状態IDLEに戻る（図５２（ｄ））。この後、メインステートマシンMSMは、ホールド時間HOLDを満足する読み出しコマンドRD2に対応して応答して、読み出し状態READに遷移し、読み出し動作を実行する（図５２（ｅ））。
【０１８０】
図５３は、読み出し動作中かつリザーブ状態RESERVE中にリフレッシュコマンドREFが発生したときのFCRAMの別の動作を示している。リフレッシュ動作が開始されるまでのタイミングは、上述した図５２とほぼ同じである。
この例では、ホールド時間HOLDを満足しない読み出しコマンドRD1が供給された後、スタンバイコマンドSTBYが供給される（図５３（ａ））。このため、サブステートマシンSSMは、読み出しコマンドRD1に対応するリザーブ状態RESERVE後にレディ状態READYに遷移する（図５３（ｂ））。メインステートマシンMSMは、リフレッシュ動作後にアイドル状態IDLEに遷移する（図５３（ｃ））。
【０１８１】
図５４は、リザーブ状態RESERVE中にリフレッシュコマンドREFが発生したときのFCRAMの別の動作を示している。リフレッシュ動作が開始されるまでのタイミングは、上述した図４５とほぼ同じである。
この例では、ホールド時間HOLDを満足しない読み出しコマンドRD1が供給された後、スタンバイコマンドSTBYが供給される（図５４（ａ））。このため、サブステートマシンSSMは、リザーブ状態RESERVE後にレディ状態READYに遷移する（図５４（ｂ））。メインステートマシンMSMは、リフレッシュ動作後にアイドル状態IDLEに遷移する（図５４（ｃ））。
【０１８２】
図５５は、書き込み動作中かつリザーブ状態RESERVE中にリフレッシュコマンドREFが発生し、その後ホールド時間HOLDを満足する読み出しコマンドRDが供給されたときのFCRAMの動作を示している。
読み出しコマンドRD0に対応するリザーブ状態RESERVE中に新たな読み出しコマンドRD1が供給され、サブステートマシンSSMは、リフレッシュ許可REFP2を発生し、遷移中のリザーブ状態RESERVEをリセットし、新たなリザーブ状態RESERVEに遷移する（図５５（ａ））。メインステートマシンMSMは、書き込み動作後のアイドル状態IDLE中にリフレッシュ許可REFP2に対応するリフレッシュ動作を実行するためにリフレッシュ状態REFRESHに遷移する（図５５（ｂ））。
【０１８３】
サブステートマシンSSMは、読み出しコマンドRD1に対応するリザーブ期間終了後、読み出し許可READP1を発生する。メインステートマシンMSMは、リフレッシュ動作の完了後、読み出し許可READP1に対応する読み出し動作を実行するために、アイドル状態IDLEから読み出し状態READに遷移する（図５５（ｃ））。
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、FCRAMの動作を制御するステートマシンが、メモリコア２８の動作を直接制御するメインステートマシンMSMと、メモリコア２８の動作コマンドに応じて内部回路の動作を制御するサブステートマシンSSMとで構成されるため、ステートマシーンが複雑になることを防止できる。したがって、ステートマシーンに対応してFCRAM内にそれぞれ形成される制御回路を簡易に構成できる。この結果、FCRAMの回路設計時間を短縮できる。
【０１８４】
既に開発されたメモリコア２８を利用してFCRAMを新たに開発する場合、メモリコア２８の動作を制御するメインステートマシーンMSMに対応する制御回路も、既に設計されている制御回路を流用できる。したがって、サブステートマシンSSMだけを新規に設計することで、新たな半導体メモリを開発可能になる。この結果、FCRAMの開発期間および開発コストを削減できる。
【０１８５】
サブステートマシンSSMは、読み出しコマンドRDに応答するリザーブ状態RESERVE中に、新たな読み出しコマンドRDを受けたときに、遷移中のリザーブ状態RESERVEをリセットし、ホールド時間HOLDの再計測するために新たにリザーブ状態RESERVEに遷移する。また、サブステートマシンSSMは、ホールド時間HOLDが経過した後、読み出し動作を実行するために読み出し許可READP1、READP2を発行する。したがって、読み出しコマンドRDが、ホールド時間HOLDより短い間隔で供給されるときに、メモリコアの誤動作を防止でき、DRAMのメモリセルMCを有するFCRAMのタイミング仕様を、SRAMと同じに設定できる。
【０１８６】
リザーブ状態RESERVE中にリフレッシュコマンドREFが供給され、かつホールド時間HOLDが経過するときに、読み出し動作をリフレッシュ動作に優先して実行できる。この結果、読み出しコマンドRDが供給されてから読み出しデータを出力するまでの時間を短縮できる。
リザーブ状態RESERVE中にリフレッシュコマンドREFおよび新たな読み出しコマンドRDが順次に供給されるときに、新たなリザーブ状態RESERVE中にリフレッシュ動作を優先して実行することで、外部のシステムに対してリフレッシュサイクルを隠すことができる。
【０１８７】
メインステートマシンMSMは、アイドル状態IDLEのときのみ、リフレッシュ状態REFRESH、読み出し状態READおよび書き込み状態WRITEに遷移可能である。常に同じ状態（IDLE状態）から、メモリコア２８の動作が起動されるため、メインステートマシンMSMに対応する制御回路を簡易に構成できる。
書き込みコマンドWRの終わりに応答して書き込み動作を開始することで、書き込みコマンドWRの供給中にリフレッシュコマンドREFが発生するときに、リフレッシュ動作を書き込み動作に優先して実行できる。
【０１８８】
レディ状態READY中にリフレッシュコマンドREFを受けたときに、レディ状態READYのままリフレッシュ許可REFP1が発行される。このため、リフレッシュコマンドREFに応答するリフレッシュ動作を迅速に開始できる。この結果、FCRAMがリフレッシュ動作により占有される時間を最小限にでき、読み出しコマンドRD等の外部コマンドの供給頻度を向上できる。
【０１８９】
レディ状態READY中の読み出しコマンドRDに対応する読み出し動作が、ホールド時間HOLD後に開始されるFCRAMにおいて、リザーブ状態RESERVE中にリフレッシュコマンドREFおよびスタンバイコマンドSTBYが供給されるときに、レディ状態READY中にリフレッシュ動作を開始することで、外部のシステムに対してリフレッシュサイクルを隠すことができる。
図５６は、本発明の半導体メモリの第５の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【０１９０】
この実施形態のFCRAMは、第４の実施形態のアクティブ制御回路２４およびコア動作制御回路２６の代わりにアクティブ制御回路６０およびコア動作制御回路６２を有している。その他の構成は、第１および第４の実施形態をほぼ同じである。この実施形態では、FCRAMが書き込みコマンドWRの供給に応答して書き込み動作を開始する点で、第４の実施形態と相違する。その他の動作は、第４の実施形態と同じである。
【０１９１】
図５７は、第５の実施形態におけるFCRAMの状態遷移図を示している。
第４の実施形態の状態遷移図との相違は、書き込みコマンドWRがサブステートマシンSSMのみに入力されている点である。この実施形態では、メインステートマシンMSMは、レディ状態READY中に書き込み許可WRITEPを受けると、直ちに書き込み動作を開始する。
図５８は、リザーブ状態RESERVE中に書き込みコマンドWRが供給されたときのFCRAMの動作を示している。この例は、上述した第４の実施形態の図４６に対応する動作である。外部から供給されるコマンドおよび供給タイミングと、サブステートマシンSSMの動作とは、第４の実施形態の図４６と同じである。
【０１９２】
メインステートマシンMSMは、アイドル状態IDLE中に書き込み許可WRITEPを受けると、すぐに書き込み状態WRITEに遷移し、書き込み動作を開始する（図５８（ａ））。このため、第４の実施形態に比べ、書き込みサイクルにおけるアイドル状態IDLEの期間を短くできる。この結果、メモリコア２８の動作頻度が高くなり、動作効率を向上できる。メインステートマシンMSMは、書き込み動作の完了後、アイドル状態IDLEに戻る（図５８（ｂ））。
【０１９３】
図５９は、リザーブ状態RESERVE中にリフレッシュコマンド（SRTZ）および書き込みコマンドWR0が順次供給されるときのFCRAMの動作を示している。この例は、上述した第４の実施形態の図４７に対応する動作である。外部から供給されるコマンドおよび供給タイミングは、第４の実施形態の図４７と同じである。
サブステートマシンSSMは、書き込みコマンドWR0を受けて、リフレッシュ許可REFP2および書き込み許可WRITEPを発生し、リザーブ状態RESERVEからレディ状態READYに遷移する（図５９（ａ））。メインステートマシンMSMは、アイドル状態IDLEにリフレッシュ許可REFP2を受け、リフレッシュ動作を実行するためにリフレッシュ状態REFRESHに遷移する（図５９（ｂ））。メインステートマシンMSMは、リフレッシュ動作後にアイドル状態IDLEに戻るとすぐに書き込み状態WRITEに遷移し、書き込み動作を実行する（図５９（ｃ））。
【０１９４】
図６０は、リザーブ状態RESERVE中に書き込みコマンドWRが供給され、書き込み動作を実行中にリフレッシュコマンドREFが発生したときのFCRAMの動作を示している。この例は、上述した第４の実施形態の図４８に対応する動作である。外部から供給されるコマンドおよび供給タイミングは、第４の実施形態の図４８と同じである。
サブステートマシンSSMは、リザーブ状態RESERVE中に書き込みコマンドWR0を受けて書き込み許可WRITEPを発生し、リザーブ状態RESERVEからレディ状態READYに遷移する（図６０（ａ））。メインステートマシンMSMは、アイドル状態IDLE中に書き込み許可WRITEPを受け、書き込み動作を実行するために書き込み状態WRITEに遷移する（図６０（ｂ））。サブステートマシンSSMは、書き込み動作中にリフレッシュコマンドREFを受け、リフレッシュ許可REFP1を発生する（図６０（ｃ））。メインステートマシンMSMは、書き込み動作後にアイドル状態IDLEに戻るとすぐにリフレッシュ状態REFRESHに遷移し、リフレッシュ動作を実行する（図６０（ｄ））。
【０１９５】
図６１は、リザーブ状態RESERVE中に書き込みコマンドWRおよびホールド時間HOLDを満足する読み出しコマンドRDが順次供給されたときのFCRAMの動作を示している。この例は、上述した第４の実施形態の図４９に対応する動作である。外部から供給されるコマンドおよび供給タイミングと、サブステートマシンSSMの動作とは、第４の実施形態の図４９と同じである。
【０１９６】
メインステートマシンMSMは、アイドル状態IDLE中に書き込み許可WRITEPに応答して書き込み動作を開始するために、書き込み状態WRITEに遷移する（図６１（ａ））。また、メインステートマシンMSMは、図４９と同様に、書き込み動作後のアイドル状態IDLE中に読み出し許可READP1を受けて、読み出し動作を実行するために読み出し状態READに遷移する（図６１（ｂ））。
【０１９７】
図６２は、リザーブ状態RESERVE中にフレッシュコマンドが発生し、この後書き込みコマンドWRが供給され、リホールド時間HOLDを満足する読み出しコマンドRDが供給されたときのFCRAMの動作を示している。この例は、上述した第４の実施形態の図５０に対応する動作である。外部から供給されるコマンドおよび供給タイミングは、第４の実施形態の図５０と同じである。また、リフレッシュコマンドREFおよび書き込みコマンドWR0に対応する動作は、上述した図５９と同じであり、読み出しコマンドRD1に対応する動作は、上述した図６１と同じである。
【０１９８】
図６３は、リザーブ状態RESERVE中に書き込みコマンドWRおよびホールド時間HOLDを満足する読み出しコマンドRDが供給され、書き込み動作を実行中にリフレッシュコマンドREFが発生したときのFCRAMの動作を示している。この例は、上述した第４の実施形態の図５１に対応する動作である。外部から供給されるコマンドおよび供給タイミングは、第４の実施形態の図５１と同じである。また、書き込みコマンドWR0およびリフレッシュコマンドREFに対応する動作は、上述した図６０と同じであり、読み出しコマンドRD1に対応する動作は、上述した図６１と同じである。
【０１９９】
図６４は、ホールド期間を満足するリザーブ状態RESERVE中にリフレッシュコマンドREFが発生し、この後書き込みコマンドWRが供給されるときのFCRAMの動作を示している。
サブステートマシンSSMは、読み出しコマンドRD0に対応するホールド時間HOLD後に読み出し許可READP2およびリフレッシュ許可REFP1を発生する（図６４（ａ））。メインステートマシンMSMは、アイドル状態IDLE中に読み出し許可READP2を受けて、読み出し状態READに遷移し、読み出し動作を実行する（図６４（ｂ））。メインステートマシンMSMは、読み出し動作の実行後、アイドル状態IDLEに戻り、すぐにリフレッシュ動作を実行するためにリフレッシュ状態REFRESHに遷移する（図６４（ｃ））。
【０２００】
サブステートマシンSSMは、読み出し動作中に書き込みコマンドWR1を受け、書き込み許可WRITEPを発生する（図６４（ｄ））。メインステートマシンMSMは、読み出し動作の実行後、アイドル状態IDLEに戻り、すぐに書き込み動作を実行するために書き込み状態WRITEに遷移する（図６４（ｅ））。
この実施形態においても、上述した第１および第４の実施形態と同様の効果を得ることができる。さらに、この実施形態では、書き込みコマンドWRの始まりに応答して書き込み動作を開始することで、書き込みサイクル中におけるメインステートマシンMSMのアイドル状態IDLEの期間を少なくできる。この結果、メモリコア２８の動作効率を向上できる。
【０２０１】
なお、上述した実施形態では、本発明をFCRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をFCRAM以外の擬似SRAMに適用してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）メモリセルを有するメモリコアと、
前記メモリコアに読み出し動作を実行させるための外部アクセス信号を受信してから所定時間を計測し、前記所定時間後に前記メモリコアを動作させるためのアクセス要求信号を出力するタイマとを備え、
前記所定時間は、前記メモリコアが１回動作するためのコア動作時間より長いことを特徴とする半導体メモリ。
（付記２）付記１記載の半導体メモリにおいて、
前記外部アクセス信号の遷移エッジを検出したときに、遷移検出信号を出力するエッジ検出回路を備え、
前記タイマは、前記遷移検出信号に応答して前記所定時間の計測を開始することを特徴とする半導体メモリ。
（付記３）付記２記載の半導体メモリにおいて、
前記タイマをリセットするリセット信号を前記遷移検出信号に同期して生成するリセット回路と、
前記タイマを起動するセット信号を、前記遷移検出信号に同期して前記リセット信号より遅れて生成するセット回路とを備えていることを特徴とする半導体メモリ。
（付記４）付記３記載の半導体メモリにおいて、
前記リセット回路は、前記タイマから出力される前記アクセス要求信号に応答して前記リセット信号を生成することを特徴とする半導体メモリ。
（付記５）付記３記載の半導体メモリにおいて、
前記リセット回路は、前記外部アクセス信号であるチップイネーブル信号の非活性化中に前記リセット信号を出力することを特徴とする半導体メモリ。
（付記６）付記３記載の半導体メモリにおいて、
前記リセット回路は、前記メモリコアに書き込み動作を実行させるための前記外部アクセス信号の供給中に前記リセット信号を出力することを特徴とする半導体メモリ。
（付記７）付記２記載の半導体メモリにおいて、
前記エッジ検出回路は、前記外部アクセス信号であるアドレス信号の遷移エッジを検出することを特徴とする半導体メモリ。
（付記８）付記２記載の半導体メモリにおいて、
前記タイマは、
前記遷移検出信号に応答して起動され、内部クロック信号を生成するオシレータと、
前記内部クロック信号のパルス数をカウントすることで前記所定時間を計測し、前記所定時間の計測後に前記アクセス要求信号を出力するカウンタとを備えていることを特徴とする半導体メモリ。
（付記９）付記１記載の半導体メモリにおいて、
データを保持するキャパシタで構成されている揮発性の前記メモリセルをリフレッシュするためのリフレッシュ要求を周期的に出力するリフレッシュ要求回路と、
前記リフレッシュ要求を保持するリフレッシュ保持回路と、
前記メモリコアの非動作中または前記所定時間の非計測中に、前記リフレッシュ保持回路に保持されている前記リフレッシュ要求をリフレッシュ起動信号として出力し、前記メモリコアの動作中または前記所定時間の計測中に前記リフレッシュ起動信号の出力を禁止するリフレッシュマスク回路とを備えていることを特徴とする半導体メモリ。
（付記１０）付記１記載の半導体メモリにおいて、
前記アクセス要求信号を保持するアクセス保持回路と、
前記メモリコアの非動作中に、前記アクセス保持回路に保持されている前記アクセス要求信号を、前記メモリコアの動作を開始させるアクセス起動信号として出力し、前記メモリコアの動作中に前記アクセス起動信号の出力を禁止するアクセスマスク回路とを備えていることを特徴とする半導体メモリ。
（付記１１）付記１記載の半導体メモリにおいて、
書き込み動作を実行するために供給される書き込みイネーブル信号のアクティブ期間の終了に同期して、書き込み動作を実行するための書き込み要求信号を出力する書き込み制御回路とを備えていることを特徴とする半導体メモリ。
（付記１２）付記１記載の半導体メモリにおいて、
前記外部アクセス信号であるアドレス信号の保持時間は、前記所定時間より短いとき、または１回の読み出し動作に必要なサイクル時間より長いときのみ許可され、前記所定時間より長く、かつ前記サイクル時間より短く前記アドレス信号を保持することは禁止されていることを特徴とする半導体メモリ。
（付記１３）付記１記載の半導体メモリにおいて、
前記タイマが前記所定時間を計測することを禁止する禁止信号を受信する禁止端子と、
前記禁止信号の供給中に、前記外部アクセス信号の受信に応答して前記アクセス要求信号を強制的に出力する起動信号出力回路を備えていることを特徴とする半導体メモリ。
（付記１４）付記１３記載の半導体メモリにおいて、
データを保持するキャパシタで構成されている揮発性の前記メモリセルをリフレッシュするためのリフレッシュ要求を周期的に出力するリフレッシュ要求回路と、
前記リフレッシュ要求を保持するリフレッシュ保持回路と、
前記禁止信号の非供給中に、前記リフレッシュ保持回路に保持されている前記リフレッシュ要求をリフレッシュ起動信号として出力し、前記禁止信号の供給中に前記リフレッシュ起動信号の出力を禁止するリフレッシュマスク回路とを備えていることを特徴とする半導体メモリ。
（付記１５）付記１記載の半導体メモリにおいて、
外部端子に所定の論理値の信号を複数回連続して受けたときに、試験モードに移行する試験モード回路を備えていることを特徴とする半導体メモリ。
（付記１６）付記１５記載の半導体メモリにおいて、
前記試験モードへの移行後、複数の試験の中から実行する試験を、前記外部端子に供給される信号の論理値に応じて選択し、選択した試験を起動するための試験制御信号を出力する試験デコード回路を備えていることを特徴とする半導体メモリ。
（付記１７）付記１５記載の半導体メモリにおいて、
前記試験モード回路は、書き込み動作を実行するための書き込みイネーブル信号のアクティブ期間に活性化され、読み出しデータを出力するための出力イネーブル信号の遷移エッジに同期して前記外部端子に供給される前記信号を受信し、
前記外部端子は、アドレス端子であることを特徴とする半導体メモリ。
（付記１８）付記１７記載の半導体メモリにおいて、
前記試験モードへの移行時に供給される前記書き込みイネーブル信号に応答して書き込み動作が実行されることを禁止する書き込みマスク回路を備えていることを特徴とする半導体メモリ。
（付記１９）付記１記載の半導体メモリにおいて、
試験モード時に、前記タイマが前記所定時間を計測することを禁止し、前記外部アクセス信号の受信に応答して、前記アクセス要求信号を強制的に出力する第１試験回路を備えていることを特徴とする半導体メモリ。
（付記２０）付記１記載の半導体メモリにおいて、
試験モード時に、前記タイマが前記所定時間を計測していることを示す計測信号を、外部端子に出力する第２試験回路を備えていることを特徴とする半導体メモリ。
（付記２１）付記２０記載の半導体メモリにおいて、
前記第２試験回路は、
前記所定時間を繰り返し計測するために、前記タイマが前記所定時間後にリセットされることを禁止するリセット禁止回路と、
前記リセット禁止回路の動作に応じて前記所定時間毎に出力される前記アクセス起動信号を受け、最初の前記アクセス起動信号に応答して前記計測信号を出力し、前記アクセス信号を所定回数受けた後に前記計測信号の出力を停止するタイマ出力回路とを備えていることを特徴とする半導体メモリ。
（付記２２）付記１記載の半導体メモリにおいて、
試験モード時に、前記外部アクセス信号に応答してリフレッシュ要求を強制的に発生し、前記外部アクセス信号に対応する読み出し動作の完了に応答して、前記リフレッシュ要求に伴うリフレッシュ動作を開始し、リフレッシュ動作に応答して読み出し動作の要求を強制的に発生し、読み出し動作を実行する第３試験回路を備えていることを特徴とする半導体メモリ。
（付記２３）付記１記載の半導体メモリにおいて、
第１および第２書き込みデータをそれぞれ受信する第１および第２データ端子と、
前記第１および第２書き込みデータの前記メモリコアへの書き込みをそれぞれ許可する第１および第２データイネーブル信号を受信する第１および第２データイネーブル端子と、
書き込み動作を実行するための書き込みイネーブル信号を受信する書き込みイネーブル端子と、
前記書き込みイネーブル信号および前記第１データイネーブル信号に応答して前記メモリコアに第１書き込み信号を出力し、前記書き込みイネーブル信号および前記第２データイネーブル信号に応答して前記メモリコアに第２書き込み信号を出力する書き込み制御回路とを備え、
前記メモリコアは、第１書き込み信号および第２書き込み信号にそれぞれ応答して、書き込み動作を互いに独立に実行する第１メモリユニットおよび第２メモリユニットを備えていることを特徴とする半導体メモリ。
（付記２４）付記２３記載の半導体メモリにおいて、
前記第１および第２データ端子を介してそれぞれ供給される前記第１および第２書き込みデータを、前記第１および第２書き込み信号に応答して、前記第１および第２メモリユニットにそれぞれ出力する入力制御回路を備えていることを特徴とする半導体メモリ。
（付記２５）データを保持するためにリフレッシュが必要なメモリセルを有するメモリコアと、
前記メモリセルをリフレッシュするためのリフレッシュコマンドを所定の周期で生成するリフレッシュ制御回路と、
前記リフレッシュコマンドおよび外部から供給される読み出しコマンド、書き込みコマンドに応じて前記メモリコアを動作させるためのリフレッシュ許可、読み出し許可および書き込み許可をそれぞれ発行するサブステートマシンと、
前記リフレッシュ許可に応じて前記メモリコアをリフレッシュ動作させ、前記読み出し許可に応じて前記メモリコアを読み出し動作させ、前記書き込み許可に応じて前記メモリコアを書き込み動作させるメインステートマシンとを備え、
前記サブステートマシンは、前記読み出しコマンドが供給されないときに遷移するレディ状態と、前記読み出しコマンドに応答してレディ状態から遷移するリザーブ状態とを有し、
前記メインステートマシンは、前記メモリコアを非動作にするアイドル状態と、前記メモリコアにリフレッシュ動作、読み出し動作および書き込み動作をそれぞれ実行させる読み出し状態、書き込み状態、およびリフレッシュ状態とを有していることを特徴とする半導体メモリ。
（付記２６）付記２５の半導体メモリにおいて、
前記サブステートマシンは、前記読み出しコマンドに応答して前記リザーブ状態に遷移してから所定時間後に読み出し許可を発行し、前記リザーブ状態から前記レディ状態に遷移し、
前記メインステートマシンは、前記読み出し許可に応答して前記読み出し動作を実行するために、前記アイドル状態から前記読み出し状態に遷移することを特徴とする半導体メモリ。
（付記２７）付記２６の半導体メモリにおいて、
前記サブステートマシンは、前記読み出しコマンドに応答する前記リザーブ状態中に、新たな読み出しコマンドを受けたときに、遷移中のリザーブ状態をリセットし、前記所定時間の再計測するために新たにリザーブ状態に遷移することを特徴とする半導体メモリ。
（付記２８）付記２６の半導体メモリにおいて、
前記サブステートマシンは、前記リザーブ状態中に前記リフレッシュコマンドを受け、前記所定時間が経過したとき、前記読み出し許可およびリフレッシュ許可を発行し、
前記メインステートマシンは、前記読み出し許可に応答する前記読み出し動作の後に、前記リフレッシュ許可に応答して前記リフレッシュ動作を実行するために、前記アイドル状態から前記リフレッシュ状態に遷移することを特徴とする半導体メモリ。
（付記２９）付記２６の半導体メモリにおいて、
前記サブステートマシンは、前記リザーブ状態中で前記所定時間が経過する前に前記リフレッシュコマンドおよび新たな前記読み出しコマンドを順次受けたとき、リフレッシュ許可を発行し、遷移中のリザーブ状態をリセットし、新たにリザーブ状態に遷移し、
前記メインステートマシンは、前記リフレッシュ許可に応答して前記リフレッシュ動作を実行するために、前記アイドル状態から前記リフレッシュ状態に遷移することを特徴とする半導体メモリ。
（付記３０）付記２６の半導体メモリにおいて、
前記サブステートマシンは、前記リザーブ状態中で前記所定時間が経過する前に前記書き込みコマンドを受けたとき、書き込み許可を発行し、前記レディ状態に遷移し、
前記メインステートマシンは、前記書き込み許可に応答して前記書き込み動作を実行するために、前記アイドル状態から前記書き込み状態に遷移することを特徴とする半導体メモリ。
（付記３１）付記３０の半導体メモリにおいて、
前記メインステートマシンは、前記書き込み許可が、前記リフレッシュ状態および前記読み出し状態状態のいずれかに遷移中に発行されるとき、前記アイドル状態への遷移後に前記書き込み状態に遷移することを特徴とする半導体メモリ。
（付記３２）付記３０の半導体メモリにおいて、
前記アイドル状態から前記書き込み状態へは、前記書き込みコマンドの終わりに応答して遷移することを特徴とする半導体メモリ。
（付記３３）付記３０の半導体メモリにおいて、
前記アイドル状態から前記書き込み状態へは、前記書き込みコマンドの始まりに応答して遷移することを特徴とする半導体メモリ。
（付記３４）付記２６の半導体メモリにおいて、
前記メインステートマシンは、前記読み出し許可が、前記読み出し状態、前記書き込み状態および前記リフレッシュ状態のいずれかに遷移中に発行されるとき、前記アイドル状態への遷移後に前記読み出し状態に遷移することを特徴とする半導体メモリ。
（付記３５）付記２５の半導体メモリにおいて、
前記サブステートマシンは、前記レディ状態中に前記リフレッシュコマンドを受けたときに、前記レディ状態のままリフレッシュ許可を発行し、
前記メインステートマシンは、前記リフレッシュ許可に応答して前記リフレッシュ動作を実行するために、前記アイドル状態から前記リフレッシュ状態に遷移することを特徴とする半導体メモリ。
（付記３６）付記３４の半導体メモリにおいて、
前記メインステートマシンは、前記リフレッシュ許可が、前記読み出し状態および前記書き込み状態のいずれかに遷移中に発行されるとき、前記アイドル状態への遷移後に前記リフレッシュ状態に遷移することを特徴とする半導体メモリ。
（付記３７）付記２５の半導体メモリにおいて、
前記サブステートマシンは、前記リザーブ状態中に前記メモリコアを非動作にするスタンバイコマンドを受けたとき、前記リザーブ状態から前記レディ状態に遷移することを特徴とする半導体メモリ。
（付記３８）付記３７の半導体メモリにおいて、
前記サブステートマシンは、前記リザーブ状態中に前記リフレッシュコマンドおよび前記スタンバイコマンドを順次受けたとき、リフレッシュ許可を発行し、前記リザーブ状態から前記レディ状態に遷移し、
前記メインステートマシンは、前記リフレッシュ許可に応答して前記リフレッシュ動作を実行するために、前記アイドル状態から前記リフレッシュ状態に遷移することを特徴とする半導体メモリ。
（付記３９）付記３８の半導体メモリにおいて、
前記メインステートマシンは、前記リフレッシュ許可が、前記読み出し状態および前記書き込み状態のいずれかに遷移中に発行されるとき、前記アイドル状態への遷移後に前記リフレッシュ状態に遷移することを特徴とする半導体メモリ。
（付記４０）付記２５の半導体メモリにおいて、
前記サブステートマシンは、前記レディ状態中に前記書き込みコマンドを受けたときに、前記レディ状態のまま書き込み許可を発行し、
前記メインステートマシンは、前記書き込み許可に応答して前記書き込み動作を実行するために、前記アイドル状態から前記書き込み状態に遷移することを特徴とする半導体メモリ。
（付記４１）付記４０の半導体メモリにおいて、
前記メインステートマシンは、前記書き込み許可が、前記リフレッシュ状態および前記読み出し状態状態のいずれかに遷移中に発行されるとき、前記アイドル状態への遷移後に前記書き込み状態に遷移することを特徴とする半導体メモリ。
（付記４２）付記４０の半導体メモリにおいて、
前記アイドル状態から前記書き込み状態へは、前記書き込みコマンドの終わりに応答して遷移することを特徴とする半導体メモリ。
（付記４３）付記４０の半導体メモリにおいて、
前記アイドル状態から前記書き込み状態へは、前記書き込みコマンドの始まりに応答して遷移することを特徴とする半導体メモリ。
（付記４４）付記２５の半導体メモリにおいて、
前記メインステートマシンは、前記読み出し状態において前記読み出し動作を完了した後、前記書き込み状態において前記書き込み動作を完了した後、および前記リフレッシュ状態において前記リフレッシュ動作を完了した後、前記アイドル状態に遷移することを特徴とする半導体メモリ。
【０２０２】
付記３の半導体メモリでは、リセット回路は、タイマをリセットするリセット信号を遷移検出信号に同期して生成する。セット回路は、タイマを起動するセット信号を、遷移検出信号に同期してリセット信号より遅れて生成する。タイマは、起動される前にリセット信号によって毎回確実にリセットされるため、所定時間を常に正しく計測できる。
付記４−６の半導体メモリでは、リセット回路は、タイマから出力されるアクセス要求信号に応答してリセット信号を生成する。または、リセット回路は、外部アクセス信号であるチップイネーブル信号の非活性化中にリセット信号を出力する。あるいは、リセット回路は、メモリコアに書き込み動作を実行させるための外部アクセス信号の供給中にリセット信号を出力する。タイマの動作が不要なときにタイマをリセットしておくことで、タイマの誤動作が確実に防止される。
【０２０３】
付記８の半導体メモリでは、タイマは、オシレータおよびカウンタを有している。オシレータは、遷移検出信号に応答して起動され、内部クロック信号を生成する。カウンタは、内部クロック信号のパルス数をカウントすることで所定時間を計測し、所定時間の計測後にアクセス要求信号を出力する。オシレータとカウンタを組み合わせてタイマを構成することで、所定時間を精度高くかつ容易に計測できる。
【０２０４】
付記１４の半導体メモリでは、リフレッシュ要求回路は、メモリセルをリフレッシュするためのリフレッシュ要求を周期的に出力する。リフレッシュ保持回路は、リフレッシュ要求を保持する。リフレッシュマスク回路は、禁止信号の非供給中に、リフレッシュ保持回路に保持されているリフレッシュ要求をリフレッシュ起動信号として出力する。また、リフレッシュマスク回路は、禁止信号の供給中にリフレッシュ起動信号の出力を禁止する。ランダムに発生するリフレッシュ要求に対応するリフレッシュ動作を一時的に禁止することで、メモリコアの動作の実力に合わせた最短時間で、半導体メモリをアクセスできる。
【０２０５】
付記１５の半導体メモリでは、試験モード回路は、外部端子に所定の論理値の信号を複数回連続して受けたときに、試験モードに移行する。このため、専用の試験端子を形成することなく、容易に半導体メモリを試験モードに移行できる。
付記１６の半導体メモリでは、試験モードへ移行するとき、または移行後、試験デコード回路により、複数の試験の中から実行する試験を、外部端子に供給される信号の論理値に応じて選択できる。
【０２０６】
付記１８の半導体メモリでは、書き込みマスク回路は、試験モードへの移行時に供給される書き込みイネーブル信号に応答して書き込み動作が実行されることを禁止する。このため、試験モードへの移行時に誤って書き込み動作が実行され、メモリセルに保持されているデータが破壊されることを防止できる。
付記１９の半導体メモリでは、第１試験回路は、試験モード時に、タイマが所定時間を計測することを禁止し、外部アクセス信号の受信に応答して、アクセス要求信号を強制的に出力する。このため、メモリコアのアクセス時間の実力を容易に評価できる。
【０２０７】
付記２０の半導体メモリでは、第２試験回路は、試験モード時に、タイマが所定時間を計測していることを示す計測信号を、外部端子に出力する。このため、所定時間を容易に計測できる。
付記２１の半導体メモリでは、第２試験回路は、リセット禁止回路およびタイマ出力回路を有している。リセット禁止回路は、所定時間を繰り返し計測するために、タイマが所定時間後にリセットされることを禁止する。タイマ出力回路は、リセット禁止回路の動作に応じて所定時間毎に出力されるアクセス要求信号を受け、最初のアクセス起動信号に応答して計測信号を出力し、アクセス要求信号を所定回数受けた後に計測信号の出力を停止する。計測信号は、複数回の所定時間が経過する間出力される。このため、所定時間を精度高く計測できる。
【０２０８】
付記２２の半導体メモリでは、第３試験回路は、試験モード時に、外部アクセス信号に応答してリフレッシュ要求を強制的に発生する。次に、第３試験回路は、外部アクセス信号に対応する読み出し動作の完了に応答して、リフレッシュ要求に伴うリフレッシュ動作を開始する。さらに、第３試験回路は、リフレッシュ動作に応答して読み出し動作の要求を強制的に発生し、読み出し動作を実行する。一般に、ワーストアクセス時間は、読み出し動作時にリフレッシュ要求が発生するときになる。しかし、リフレッシュ要求はランダムに発生するため、外部制御により半導体メモリにワーストアクセス動作を実行させることは困難である。本発明では、第３試験回路によって、容易にワーストアクセス動作を実現でき、ワーストアクセス時間を測定できる。
【０２０９】
付記２３の半導体メモリでは、書き込み制御回路は、書き込みイネーブル信号および第１データイネーブル信号に応答してメモリコアの第１メモリユニットを動作させる第１書き込み信号を出力する。また、書き込み制御回路は、書き込みイネーブル信号および第２データイネーブル信号に応答してメモリコアの第２メモリユニットを動作させる第２書き込み信号を出力する。
【０２１０】
第１メモリユニットは、第１書き込み信号に応答して、第１書き込みデータをメモリセルに書き込む。第２メモリユニットは、第２書き込み信号に応答して、第２書き込みデータをメモリセルに書き込む。第１および第２メモリユニットは、第１および第２書き込み信号に応じて互いに独立に動作する。このため、書き込みイネーブル信号および第１および第２データイネーブル信号がどのようなタイミングで供給されても、書き込み制御回路は、これ等制御信号に応じて第１および第２書き込み信号を所定のタイミングで出力すればよい。換言すれば、書き込み制御回路は、制御信号の供給タイミングに応じて書き込み動作の開始タイミングをずらすなどの制御をしなくてよい。このため、半導体メモリの回路規模を削減でき、書き込み制御回路のタイミング余裕を向上できる。この結果、書き込みサイクル時間を短縮できる。
【０２１１】
付記２４の半導体メモリでは、入力制御回路は、第１および第２書き込みデータを、第１および第２書き込み信号に応答して第１および第２メモリユニットにそれぞれ出力する。このため、例えば、第１メモリユニットにデータを書き込むときに、第２メモリユニットへのデータの書き込みを防止するためのマスク論理を、半導体メモリ上に形成する必要がない。この結果、半導体メモリの回路規模を削減できる。データのマスク制御が不要になるため、書き込み動作に関係する回路のタイミング余裕を向上でき、書き込みサイクル時間を短縮できる。
【０２１２】
付記２８の半導体メモリでは、サブステートマシンは、リザーブ状態中にリフレッシュコマンドを受け、所定時間が経過したとき、読み出し許可およびリフレッシュ許可を発行する。メインステートマシンは、読み出し許可に応答する読み出し動作の後に、リフレッシュ許可に応答してリフレッシュ動作を実行するために、アイドル状態からリフレッシュ状態に遷移する。このように、リザーブ状態中にリフレッシュコマンドが供給されるときに、読み出し動作をリフレッシュ動作に優先して実行できる。この結果、読み出しコマンドが供給されてから読み出しデータを出力するまでの時間（読み出しアクセス時間）を短縮できる。
【０２１３】
付記２９の半導体メモリでは、サブステートマシンは、リザーブ状態中で所定時間が経過する前にリフレッシュコマンドおよび新たな読み出しコマンドを順次受けたとき、リフレッシュ許可を発行し、遷移中のリザーブ状態をリセットし、新たにリザーブ状態に遷移する。メインステートマシンは、リフレッシュ許可に応答してリフレッシュ動作を実行するために、アイドル状態からリフレッシュ状態に遷移する。このように、リザーブ状態中にリフレッシュコマンドおよび新たな読み出しコマンドが順次に供給されるときに、リフレッシュ動作が優先して実行される。リザーブ期間中にリフレッシュ動作を実行できるため、外部のシステムに対してリフレッシュサイクルを隠すことができる。すなわち、リフレッシュが必要なメモリセルを有する半導体メモリにおいて、スタティックＲＡＭと同様の動作が可能になる。
【０２１４】
付記３０の半導体メモリでは、サブステートマシンは、リザーブ状態中で所定時間が経過する前に書き込みコマンドを受けたとき、書き込み許可を発行し、レディ状態に遷移する。メインステートマシンは、書き込み許可に応答して書き込み動作を実行するためにアイドル状態から書き込み状態に遷移する。このため、書き込みコマンドに応答する書き込み動作は、メモリコアがアイドル状態であればすぐに実行される。
【０２１５】
付記３１，３４，３６の半導体メモリでは、メインステートマシンは、アイドル状態のときのみ、リフレッシュ状態、読み出し状態および書き込み状態に遷移可能である。このため、メインステートマシンは、リフレッシュ状態、読み出し状態および書き込み状態のいずれかに遷移中に、読み出し許可、リフレッシュ許可、または書き込み許可が発行されるとき、メモリコアの動作完了後、アイドル状態への遷移後に新たな状態に遷移する。
【０２１６】
付記３８の半導体メモリでは、サブステートマシンは、リザーブ状態中にリフレッシュコマンドおよびスタンバイコマンドを順次受けたとき、リフレッシュ許可を発行し、リザーブ状態からレディ状態に遷移する。メインステートマシンは、リフレッシュ許可に応答してリフレッシュ動作を実行するために、アイドル状態からリフレッシュ状態に遷移する。このように、リザーブ状態中にリフレッシュコマンドおよびスタンバイコマンドが供給されるときに、リフレッシュ動作が優先して実行される。レディ状態中の読み出しコマンドに対応する読み出し動作は、所定時間後に開始される。このため、レディ状態中にリフレッシュ動作を開始することで、外部のシステムに対してリフレッシュサイクルを隠すことができる。
【０２１７】
書き込み動作では、書き込みデータの受信タイミングまでの規定（半導体メモリのタイミング仕様）が必要である。一方、書き込みデータ受信後から書き込み動作開始までの時間は、半導体メモリの内部状態に応じて設定できる。このため、リフレッシュ動作中に供給される書き込みコマンドに対応する書き込み動作は、リフレッシュ動作後に実行すればよい。
【０２１８】
付記４０の半導体メモリでは、サブステートマシンは、レディ状態中に書き込みコマンドを受けたときに、レディ状態のまま書き込み許可を発行する。メインステートマシンは、書き込み許可に応答して書き込み動作を実行するために、アイドル状態から書き込み状態に遷移する。このため、書き込みコマンドに応答する書き込み動作は、メモリコアがアイドル状態であればすぐに実行される。
【０２１９】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【０２２０】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示した入力回路の詳細を示す回路図である。
【図３】図１に示したエッジ検出回路の詳細を示す回路図である。
【図４】図１に示したアドレスラッチ回路の詳細を示す回路図である。
【図５】図１に示したリセット回路およびセット回路の詳細を示す回路図である。
【図６】図１に示したタイマの詳細を示す回路図である。
【図７】図１に示したリフレッシュ制御回路の詳細を示す回路図である。
【図８】図１に示したアクティブ制御回路の詳細を示す回路図である。
【図９】図１に示したコア動作制御回路の詳細を示す回路図である。
【図１０】図１に示した試験モード回路の詳細を示す回路図である。
【図１１】図１に示した試験モード回路の詳細を示す回路図である。
【図１２】図１に示した試験モード回路の詳細を示す回路図である。
【図１３】本発明の基本動作を示すタイミング図である。
【図１４】読み出し動作時におけるタイマの動作を示すタイミング図である。
【図１５】読み出し動作時におけるメモリコアの動作を示すタイミング図である。
【図１６】サイクル時間を満足したときの読み出し動作を示すタイミング図である。
【図１７】書き込み動作の概要を示すタイミング図である。
【図１８】リフレッシュ動作の概要を示すタイミング図である。
【図１９】読み出し動作におけるホールド時間中にリフレッシュ要求が発生する例を示すタイミング図である。
【図２０】ホールド時間中にリフレッシュ要求が発生する別の例を示すタイミング図である。
【図２１】ホールド時間中にリフレッシュ要求が発生する別の例を示すタイミング図である。
【図２２】書き込み動作において、/WE信号の立ち上がりエッジ直前にリフレッシュ要求が発生する例を示すタイミング図である。
【図２３】書き込み動作において、/WE信号の立ち上がりエッジ直後にリフレッシュ要求が発生した例を示すタイミング図である。
【図２４】ホールド時間を満足する読み出し動作、書き込み動作、読み出し動作が順次実行される例を示すタイミング図である。
【図２５】FCRAMを通常動作モードから試験モードに移行させる方法を示すタイミング図である。
【図２６】試験TES64の概要を示すタイミング図である。
【図２７】試験TES65の概要を示すタイミング図である。
【図２８】試験TES03の概要を示すタイミング図である。
【図２９】FCRAMで実際に発生するワーストアクセス動作を示すタイミング図である。
【図３０】FCRAMのタイミング仕様を変更したときのワーストアクセス時間を示すタイミング図である。
【図３１】本発明の半導体メモリの第２の実施形態を示すブロック図である。
【図３２】図３１に示したリセット回路の詳細を示す回路図である。
【図３３】図３１に示したタイマの詳細を示す回路図である。
【図３４】図３１に示したリフレッシュ制御回路の詳細を示す回路図である。
【図３５】第２の実施形態の読み出し動作の概要を示すタイミング図である。
【図３６】本発明の半導体メモリの第３の実施形態を示すブロック図である。
【図３７】第３の実施形態における書き込み動作の一例を示すタイミング図である。
【図３８】第３の実施形態における書き込み動作の別の例を示すタイミング図である。
【図３９】第３の実施形態における書き込み動作の別の例を示すタイミング図である。
【図４０】本発明の半導体メモリの第４の実施形態を示すブロック図である。
【図４１】第４の実施形態におけるFCRAMの状態遷移図である。
【図４２】読み出し動作時におけるメモリコアの動作を示すタイミング図である。
【図４３】読み出しコマンドが順次供給されたときのFCRAMの動作を示すタイミング図である。
【図４４】リザーブ状態中にリフレッシュコマンドが発生したときのFCRAMの動作を示すタイミング図である。
【図４５】リザーブ状態中にリフレッシュコマンドが発生したときのFCRAMの動作を示すタイミング図である。
【図４６】リザーブ状態中に書き込みコマンドが供給されたときのFCRAMの動作を示すタイミング図である。
【図４７】リザーブ状態中に書き込みコマンドが供給され、この後リフレッシュコマンドが発生したときのFCRAMの動作を示すタイミング図である。
【図４８】リザーブ状態中に書き込みコマンドが供給され、書き込み動作を実行中にリフレッシュコマンドが発生したときのFCRAMの動作を示すタイミング図である。
【図４９】リザーブ状態中に書き込みコマンドおよびホールド時間を満足する読み出しコマンドが順次供給されたときのFCRAMの動作を示すタイミング図である。
【図５０】リザーブ状態中に書き込みコマンドが供給され、この後リフレッシュコマンドが発生し、ホールド時間を満足する読み出しコマンドが供給されたときのFCRAMの動作を示すタイミング図である。
【図５１】リザーブ状態中に書き込みコマンドおよびホールド時間を満足する読み出しコマンドが供給され、書き込み動作を実行中にリフレッシュコマンドが発生したときのFCRAMの動作を示すタイミング図である。
【図５２】読み出し動作中かつリザーブ状態中にリフレッシュコマンドが発生したときのFCRAMの動作を示すタイミング図である。
【図５３】読み出し動作中かつリザーブ状態中にリフレッシュコマンドが発生したときのFCRAMの別の動作を示すタイミング図である。
【図５４】リザーブ状態中にリフレッシュコマンドが発生したときのFCRAMの別の動作を示すタイミング図である。
【図５５】書き込み動作中かつリザーブ状態中にリフレッシュコマンドが発生し、その後ホールド時間HOLDを満足する読み出しコマンドが供給されたときのFCRAMの動作を示すタイミング図である。
【図５６】本発明の半導体メモリの第５の実施形態を示すブロック図である。
【図５７】第５の実施形態におけるFCRAMの状態遷移図である。
【図５８】リザーブ状態中に書き込みコマンドが供給されたときのFCRAMの動作を示すタイミング図である。
【図５９】リザーブ状態中にリフレッシュコマンド（SRTZ）および書き込みコマンドWR0が順次供給されるときのFCRAMの動作を示すタイミング図である。
【図６０】リザーブ状態中に書き込みコマンドが供給され、書き込み動作を実行中にリフレッシュコマンドが発生したときのFCRAMの動作を示すタイミング図である。
【図６１】リザーブ状態中に書き込みコマンドおよびホールド時間を満足する読み出しコマンドが順次供給されたときのFCRAMの動作を示すタイミング図である。
【図６２】リザーブ状態中にフレッシュコマンドが発生し、この後書き込みコマンドが供給され、リホールド時間を満足する読み出しコマンドが供給されたときのFCRAMの動作を示すタイミング図である。
【図６３】リザーブ状態中に書き込みコマンドおよびホールド時間を満足する読み出しコマンドが供給され、書き込み動作を実行中にリフレッシュコマンドが発生したときのFCRAMの動作を示すタイミング図である。
【図６４】ホールド期間を満足するリザーブ状態中にリフレッシュコマンドが発生し、この後書き込みコマンドが供給されるときのFCRAMの動作を示すタイミング図である。
【符号の説明】
【０２２１】
１０  入力回路
１２  エッジ検出回路
１４  アドレスラッチ回路
１６  リセット回路
１８  セット回路
２０  タイマ
２２  リフレッシュ制御回路
２４  アクティブ制御回路
２６  コア動作制御回路
２８  メモリコア
３０  入出力制御回路
３２  入出力回路
３４  試験モード回路
３６  入力回路
３８  リセット回路
４０  タイマ
４６  入力回路
４８  アクティブ制御回路
５０  コア動作制御回路
５２  入力制御回路
５４  出力制御回路
５６  入力回路
５８  タイマ
６０  アクティブ制御回路
６２  コア動作制御回路
【国際調査報告】
2004001762.tif 000067
2004001762.tif 000068
2004001762.tif 000069
2004001762.tif 000070