(57)【要約】書き込みアドレスまたは書き込みコマンドの少なくとも一方が誤りであることの検出動作を書き込み動作と同時平行的に行い、上記検出結果によりデータが不当なメモリセルへ書き込まれるのを阻止し、書き込みを行わなかったことをマスタデバイスへ通知するための手段を設ける。
2003071550.tif 000002
【特許請求の範囲】
【請求項１】
初期アドレスとバースト長とを与えることにより連続したアドレスとバースト長に対応したデータを連続して書き込むバーストライト回路を備え、
入力された書き込みアドレスに誤りがあることを検出する誤り検出回路と、
上記誤り検出回路の検出信号によりデータが不当なメモリセルへ書き込まれるのを阻止する書き込み阻止回路と、
上記書き込み阻止回路により書き込みを行わなかったことをマスタデバイスへ通知するための手段とを設け、
データを受信してから該データがメモリセルに到達するまでの時間は、バーストライトの最初のデータに対する方が最後のデータに対するより長くなるように構成されてなる半導体メモリを含むことを特徴とする半導体集積回路装置。
【請求項２】
請求の範囲第１項において、
上記半導体メモリは、メモリ階層上位にキャッシュメモリを備えたコンピュータシステムの二次キャッシュメモリまたは主記憶として用いられることを特徴とする半導体集積回路装置。
【請求項３】
請求の範囲第１項において、
１つのアドレスに対してのみ単発にデータを書きこむシングルライト回路を更に備え、データを受信してから該データがメモリセルに到達するまでの時間は、上記バーストライトの最初のデータに対する方が上記シングルライトのデータに対するより長くなるように構成され、
シングルライトにおいてはアドレス誤り検出回路の動作を行わないことを特徴とする半導体集積回路装置。
【請求項４】
アドレスを与えることによりデータを書き込むライト回路と、
入力された書き込みアドレスに誤りがあることを検出する誤り検出回路と、
上記誤り検出回路の検出信号によりデータが不当なメモリセルへ書き込まれるのを阻止する書き込み阻止回路と、
上記書き込み阻止回路により書き込みを行わなかったことをマスタデバイスへ通知するための手段と備え、
上記アドレス誤り検出はその一部のアドレスに対してのみ行うことを特徴とする半導体集積回路装置。
【請求項５】
請求の範囲第４項において、
上記半導体メモリは、ページ単位のメモリ管理を行うコンピュータシステムにおいて用いられることを特徴とする半導体集積回路装置。
【請求項６】
請求の範囲第４項において、
上記半導体メモリは、第一のアドレス群とこれに時間遅れで与えられる第二のアドレス群とによりアドレス指定され、上記誤り検出を行う一部のアドレスは、上記第一のアドレス群すべて、またはその一部であることを特徴とする半導体集積回路装置。
【請求項７】
請求の範囲第４項において、
上記誤り検出を行うアドレスの範囲を可変にするためのレジスタを更に有することを特徴とする半導体集積回路装置。
【請求項８】
書き込みと読み出しとがほぼ同等の動作時間内で実行される半導体メモリを含む半導体集積回路装置であって、
上記半導体メモリは、
書き込みアドレスが誤りであることを検出して、データが不当なメモリセルへ書き込まれるのを阻止し、書き込みを行わなかったことをマスタデバイスへ通知するための手段を有し、
上記書き込みアドレス及び書きこみコマンドは書き込みデータより時間的に早く本発明の半導体メモリに与えられ、
上記書き込みデータの受信前に上記アドレス誤り検出動作が開始されることを特徴とする半導体集積回路装置。
【請求項９】
請求の範囲第８項において、
上記アドレス誤り検出動作を行うために必要となるチェック情報は書き込みデータとともに与えられ、
上記アドレス誤り検出動作に必要な処理のうち、該チェック情報なしに行える処理は、該チェック情報の到着を待たずに開始されることを特徴とする半導体集積回路装置。
【請求項１０】
書き込みと読み出しとがほぼ同等の時間内で実行される半導体メモリを含む半導体集積回路装置であって、
書き込みコマンドが誤りであることを検出して、データが不当なメモリセルへ書き込まれるのを阻止し、書き込みを行わなかったことをマスタデバイスへ通知するための手段を有することを特徴とする半導体集積回路装置。
【請求項１１】
請求の範囲第１０項において、
上記書き込みコマンドは上記半導体メモリが受信する複数の制御信号の組み合わせから内部生成され、
書きこみコマンドを指定する該複数の制御信号の組のうちいずれかひとつが誤って受信された場合には、メモリ動作を行わないようにされるとともに、書き込みを行わなかったことをマスタデバイスへ通知する手段を有することを特徴とする半導体集積回路装置。
【請求項１２】
書き込みと読み出しが実行される半導体メモリを含む半導体集積回路装置であって、
上記半導体メモリは、
書き込みアドレスが誤りであることを検出して、データが不当なメモリセルへ書き込まれるのを阻止し、書き込みを行わなかったことをマスタデバイスへ通知するための手段を有し、
上記書き込みアドレスは異なる時間で２度取り込み、これらを比較して上記アドレス誤り検出を行うことを特徴とする半導体集積回路装置。
【請求項１３】
請求の範囲第１２項において、
上記半導体メモリは、
初期アドレスとバースト長とを与えることにより連続したアドレスとバースト長に対応したデータを連続して書き込むバーストライト回路を備え、
データを受信してから該データがメモリセルに到達するまでの時間は、バーストライトの最初のデータに対する方が最後のデータに対するより長くなるように構成されてなることを特徴とする半導体集積回路装置。
【請求項１４】
請求の範囲第１３項において、
上記半導体メモリは、メモリ階層上位にキャッシュメモリを備えたコンピュータシステムの二次キャッシュメモリまたは主記憶として用いられることを特徴とする半導体集積回路装置。
【請求項１５】
請求の範囲第１３項において、
１つのアドレスに対してのみ単発にデータを書きこむシングルライト回路を更に備え、データを受信してから該データがメモリセルに到達するまでの時間は、上記バーストライトの最初のデータに対する方が上記シングルライトのデータに対するより長くなるように構成され、
シングルライトにおいてはアドレス誤り検出回路の動作を行わないことを特徴とする半導体集積回路装置。
【請求項１６】
書き込みと読み出しとがほぼ同等の時間内に実行される半導体メモリを含む半導体集積回路装置であって、
書き込みアドレスまたはコマンドの少なくとも一方が誤りであることを検出して、データが不当なメモリセルへ書き込まれるのを阻止し、書き込みを行わなかったことをマスタデバイスへ通知するための手段を有し、
書き込みを行わなかったことをマスタデバイスへ通知するための出力ピンは、読み出し動作においては読み出しデータをマスタデバイスが受信するためのタイミング信号の出力ピンであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
技術分野
本発明は、半導体集積回路装置に関し、例えばダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭという）スタティック・ランダム・アクセス・メモリ（以下、ＳＲＡＭという）あるいは強誘電体メモリ等の半導体メモリの高信頼性技術に利用して有効な技術に関するものである。
背景技術
近年、コンピュータシステムの高速化が進み、キャッシュや主記憶として用いられる半導体メモリの動作速度も１００ＭＨｚを超えて１ＧＨｚに到達しつつある。このように半導体メモリの高速化が進むと、様々なノイズや環境変動によって、半導体メモリとマスタデバイス、たとえばＣＰＵ（中央処理装置）との間のデータ授受がある確率でエラーを起こす可能性が高まる。その結果、コンピュータシステムのダウンが引き起こされる。
特開平７−９３１７１号公報には、不正なデータを書き込まないように、メモリ書き込み動作時に、書き込みデータ及び書き込みアドレスの誤りを検出する手段を設け、該検出手段が誤りを検出したときには書き込み動作の抑止を行い、その書き込みを行った処理だけを強制的に終了させる構成が、従来技術として述べられている。
半導体メモリに書き込みマスク信号を与え、書き込み動作の抑止を行うことができることは周知である。第３１図〜第３４図は、半導体メモリにおける書き込み動作タイミングの例を示したものである。第３１図はシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の場合、第３２図は、ダブル・データ・レートＳＤＲＡＭ（ＤＤＲ  ＳＤＲＡＭ）の場合、第３３図はダイレクト・ランバスＤＲＡＭ（ＤＲ  ＤＲＡＭ）の場合、第３４図は、高速ＳＲＡＭの場合がそれぞれ示されている。これらの第３１図〜第３４図において、ＡＣＴはロウ系の活性化、ＷＲはカラム系の指定及び書き込み、ＭＳＫは書き込み動作の抑止を示している。その他、制御信号の表記は一般的な慣例に従っている。
一般的なデータ通信においても、データやアドレスの誤りを検出するようにした構成は公知であり、コンピュータシステムにおいてはＰＣＩバスなどがその代表例である。
キャッシュや主記憶として用いられる半導体メモリに対してアドレスの誤りを検出するように構成する場合、その高速性を損なわずにこれを実現することが困難であることに本発明者らは気がついた。すなわち、書き込みアドレスの誤りを検出する間、書き込み動作を保留する必要がある。そして、誤りがなかった場合でもレイテンシが低下することになる。キャッシュや主記憶として用いられる半導体メモリはＣＰＵにできるだけ近い動作速度で応答しなければならないという特異性があり、高速性と高信頼性との両立というジレンマに陥る。また、高速化が進むと、アドレス誤りが半導体メモリにおける受信時に発生するようになるので、上記誤り検出は半導体メモリ内部で少なくとも受信以降に行う必要がある。あるいは、アドレス／コマンドデコーダとして高速化のためにダイナミック回路が用いられる場合があり、デコードのソフトエラーを起こす可能性もある。このような誤り検出を高速性を損なうことなくいかに半導体メモリ内部で処理するかは、従来あまり検討されていなかった。
特公昭６３−５１２９９号公報には、書き込み時に、書き込みデータと書きこみアドレスの両方から生成した冗長な符号を書きこみデータに付加してメモリに書き込むことにより、読み出し時に、読み出したデータ及び符号と、読み出しアドレスから、誤りを検出する方法が述べられている。この場合には、書きこみ動作の保留は必要ないが、既に書き込みデータの不可逆的な破壊は起きてしまうという問題がある。また、特開平７−９３１７１号公報の発明が解決しようとする課題に述べられているように、本来書き込むべきであったアドレスからデータを読み出した時には、データ不正であることが検出できないため、この不正データを使用してしまい、プログラム暴走等の問題もある。
本発明の目的は、高速性と高信頼性との両立を図った半導体集積回路装置を提供することにある。本発明の他の目的は、高信頼性を実現した半導体メモリを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。書き込みアドレスまたは書き込みコマンドの少なくとも一方が誤りであることの検出動作を書き込み動作と同時平行的に行って検出して、データが不当なメモリセルへ書き込まれるのを阻止し、書き込みを行わなかったことをマスタデバイスへ通知するための手段を設ける。さらに、以下の第一から第四の実施の形態のいずれかの特徴を少なくとも備える。
第一の実施の形態においては、バーストライト機能（１つの初期アドレスとバースト長とを与えることにより連続したアドレスに連続してデータを書き込む機能）を備え、半導体メモリがデータを受信してから該データがメモリセルに到達するまでの時間Ｔｒｍは、バーストライトの最初のデータに対する方が最後のデータに対するより長くなるように構成される。上記第一の実施の形態の半導体メモリは、上位にキャッシュメモリを備えたシステムのメモリとして、すなわち、二次キャッシュや主記憶として用いられる。
第一の実施のさらなる形態においては、シングルライト機能（１つのアドレスに対してのみ単発にデータを書きこむ機能）をさらに備え、上記Ｔｒｍは、バーストライトの最初のデータに対する方がシングルライトのデータに対するより長くなるように構成される。そして、シングルライトにおいては上記誤り検出動作を行わないようにされる。
第二の実施の形態においては、上記アドレス誤り検出はその一部のアドレスに対してのみ行い、該一部のアドレスにより区分される複数のメモリセルグループの中で、あるメモリセルグループに書き込まれるべきデータが他のメモリセルグループへ誤って書き込まれるのを阻止する手段を有する。そして、このメモリセルグループはＯＳ（オペレーティングシステム）が管理するページ単位に対応する。あるいは、このメモリセルグループは複数のアプリケーションが同時に実行される場合のひとつのアプリケーション使用領域に対応する。
第二の実施のさらなる形態においては、本発明の半導体メモリはアドレスマルチ方式（第一のアドレス群と第二のアドレス群とが時間差を持って与えられる方式）である。そして、上記アドレス誤り検出を行う一部のアドレスは、上記第一のアドレス群すべて、またはその一部である。
第三の実施の形態においては、書き込みアドレス及び書きこみコマンドは書き込みデータに先だって（時間的に早く）半導体メモリに与えられ、書き込みデータの受信前に上記誤り検出動作が開始される。
第三の実施のさらなる形態においては、上記誤り検出動作を行うためのチェック情報は書き込みデータとともに与えられ、上記誤り検出動作に必要な処理のうち、該チェック情報なしに行える処理は、該チェック情報の到着を待たずに開始される。
第四の実施の形態においては、書き込みコマンドは本発明の半導体メモリが受信する複数の制御信号の組み合わせで内部生成され、書きこみコマンドを指定する該複数の制御信号の組のうちいずれかひとつが誤って受信された場合には、ノーオペレーションとするとともに、書き込みを行わなかったことをマスタデバイスへ通知する。
さらに、本発明の望ましい形態においては、第一から第三の実施の形態のいずれかにおいて、書き込みアドレスを異なる時間で２度取り込み、これらを比較してアドレスの誤りを検出する。
本発明の別の望ましい形態においては、第一から第三の実施の形態のいずれかにおいて、上記アドレス誤り検出を行うアドレスの範囲を可変にするためのレジスタを有する。これは、アドレス範囲がゼロの場合、すなわち、誤り検出を行わない場合も含む。
発明を実施するための最良の形態
この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
第１図には、この発明に係る半導体メモリの一実施例のブロック図が示されている。同図の半導体メモリは、公知の半導体製造技術によって単結晶シリコンのような１つの半導体基板上において形成される。
この実施例の半導体メモリチップ１には、アドレス及びコマンドの誤りを検知する誤り検知回路（ＥＤ又は１９）が設けられる。また制御論理及びタイミング信号生成を行うコントロール回路（ＣＬ又は１８）には、バーストライト停止回路（ＢＷＨ又は１８１）が設けられる。上記誤り検知回路１９は、アドレス／コマンド誤りを検知した場合にはエラー信号ｅｒをたとえばハイレベルとし、かかる信号ｅｒが上記バーストライト停止回路１８１へ送られる。
上記バーストライト停止回路１８１は、書き込み許可信号ｗｅ＿ｍをたとえばロウレベルに維持してメモリセルへのバーストライトを抑止するとともに、端子ＷＲＨをたとえばハイレベルとして、書き込みを行わなかったことをマスタデバイスに通知する。
その他の回路構成は通常のＳＤＲＡＭ等の半導体メモリと同様である。すなわち、メモリアレイ（ＭＡ又は１０）、ロウデコーダ（ＲＤ又は１１）、カラムデコーダ（ＣＤ又は１２）、センスアンプ及びＩＯバス（ＳＡ又は１３）、アドレスＡｉを入力とするアドレスバッファ（ＡＢ又は１４）、リフレッシュカウンタ（ＲＣ又は１５、バースト動作のためのカラムアドレスカウンタ（ＣＡＣ又は１６）、データＤＱを入出力とする出力バッファ（ＯＢ又は１７１）及び入力バッファ（ＩＢ又は１７２）、クロックＣＬＫ及びコマンドＣｍｄを入力とする回路（ＣＬ又は１８）などを有する。
半導体メモリチップ１をＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ    Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に適用した場合、メモリアレイＭＡは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
上記メモリアレイＭＡ図示しないワード線は行（ロウ）デコーダＲＤによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリアレイＭＡの図示しない相補データ線はセンスアンプＳＡ及びそれに含まれるカラム選択回路のＩ／Ｏ線に結合される。センスアンプＳＡは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラム選択回路は、上記相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダＣＤによるカラムアドレス信号のデコード結果に従って選択動作される。
ＳＤＲＡＭが複数のメモリバンクを持つ場合、上記メモリアレイＭＡ、ロウデコーダＲＤ、センスアンプＳＡ及びカラム選択回路も、それぞれのメモリバンクに対応して複数設けられる。上記相補Ｉ／Ｏ線は各メモリバンクに対して共通化されて、ライトバッファを持つ入力バッファＩＢの出力端子及びメインアンプを含む出力バッファＯＢの入力端子に接続される。端子ＤＱは、特に制限されないが、例えば１６ビットからなるデータＤ０−Ｄ１５を入力又は出力するデータ入出力端子とされる。端子ＷＨＲは、前記の動作の他に、読み出し動作のときに読み出し信号を出力するデータのデータストローブ信号にも利用される。
アドレス入力端子Ａｉから供給されるアドレス信号は、アドレスバッファＡＢで一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスラッチに保持されて、上記ロウデコーダＲＤに伝えられる。カラム系アドレス信号はカラムアドレスラッチを兼ねたカラムアドレスカウンタＣＡＣに保持されて、カラムデコーダＣＤに９伝えられる。リフレッシュカウンタＲＣは、オートマチックリフレッシュ（Ａｕｔｏｍａｔｉｃ  Ｒｅｆｒｅｓｈ）、及びセルフリフレッシュ（Ｓｅｌｆ  Ｒｅｆｒｅｓｈ）時の行アドレスを発生する。
上記カラムアドレス信号は、カラムアドレスカウンタＣＡＣのプリセットデータとして供給され、コマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダＣＤに向けて出力する。
コントロール回路ＣＬには、モードレジスタを含み各種動作モード情報が保持される。上記ロウデコーダＲＤは、前記のように複数のメモリバンクを持つ場合、指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路ＣＬは、特に制限されないが、クロック信号ＣＬＫの他にクロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、／ＤＭ及びＤＱＳとモードレジスタを介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対等した入力バッファを備える。
クロック信号ＣＬＫは、クロックバッファを介して回路ＣＬに含まれる同期化回路ＤＬＬに入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、出力バッファＯＢの出力タイミングと、そのストローブ信号として端子ＷＲＨを共用して出力される。また、上記クロックバッファを介したクロック信号ＣＬＫは入力バッファＩＢや、カラムアドレスカウンタＣＡＣに供給される。
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）はその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
クロックイネーブル信号ＣＫＥは、次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、出力バッファＯＢに対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントロール回路ＣＬに供給され、その信号が例えばハイレベルのときには出力バッファＯＢは高出力インピーダンス状態にされる。
第２図には、前記第１図の半導体メモリ回路のバーストライト動作の一例を説明するための波形図が示されている。バーストライトコマンドｃｍｄと書き込みアドレスＡｉが与えられ、たとえばバースト長４に対応してデータ１〜データ４が端子ＤＱから連続して与えられる。なお、ＤＲＡＭの場合にはバーストライトコマンドｃｍｄ（ライト）の前にロウ系活性化コマンドＡＣＴが与えられている（図示せず）。
前記誤り検出回路ＥＤによってコマンド及びアドレスが検査され、誤りが検出された場合には、エラー信号ｅｒがハイレベルとなる。その後の所定のタイミングでメモリセルへの書き込み許可信号ｗｅ＿ｍをイネーブルのハイレベルに遷移させるかを判断する。
すなわち、エラー信号ｅｒがハイレベルであった場合には、書き込み許可信号ｗｅ＿ｍをロウレベルに維持してメモリセルへのデータ１〜データ４の書き込みを抑止する。上記エラー信号ｅｒがロウレベルであった場合には、書き込み許可信号ｗｅ＿ｍをハイレベルにしてメモリセルへのデータ１〜データ４の書き込みを行う。
誤り検出を実行している期間、少なくとも最初のデータ１は入力バッファＩＢまたはセンスアンプＳＡに含まれるバッファへ一次格納され、メモリセルまで到達できないように待機される。書き込み許可信号ｗｅ＿ｍがハイレベルへ遷移してはじめてメモリセルまでのデータ経路が形成される。
これに対して、最後のデータ４に対しては、もしエラー信号ｅｒがロウレベルであれば受信後直ちにメモリセルまでのデータ経路が形成される。なぜなら、コマンド及びアドレスに対する誤り検出が終了しているからである。同図においては、データ２の受信後に、書き込み許可信号ｗｅ＿ｍがハイレベルとなる。このようにデータ１に対する書き込み許可が遅延しても、バーストライト動作の期間中にデータ１を含めすべてのデータのメモリセルへの書き込みを終了することができる。
第３図には、前記第１図の半導体メモリの一実施例の要部回路構成図が示されている。同図には、書き込み系回路のより具体的な一実施例の構成が示されている。この実施例では、センスアンプ１３１とメモリアレイ１０の相補ビット線との間にはスイッチ１３４が設けられている。このスイッチ１３４は、前記バーストライト停止回路ＢＷＨで形成された書き込み許可信号ｗｅ＿ｍにより制御される。
バーストライト動作において、端子ＤＱから入力されたバーストライトの最初の書き込みデータは、入力バッファ１７２、センスアンプ回路１３内のサブＩＯ１３２−ローカルＩＯ線ｌｉｏ１−カラムスイッチ１３３を経てセンスアンプ１３１にラッチされる。カラムスイッチ１３３は、カラムデコーダ１２により選択されたものがオン状態になっている。この時点では、書き込み許可信号ｗｅ＿ｍはロウレベルであり、スイッチ１３４は遮断（オフ状態）されており、最初の書きこみデータがメモリアレイ１０のメモリセルへは到達しない。信号ｓａｃは、センスアンプ活性化信号である。
第４図には、第３図のバーストライト停止回路１８１の動作の一例を説明するための波形図が示されている。バーストライトを示す内部信号ｗｅ＿ｂｓｔがハイレベルになると、書き込み許可信号ｗｅ＿ｍがハイレベルからロウレベルに変化し、スイッチ１３４をオフ状態にする。バーストライト停止回路１８１に入力されるｗｅ＿ｂｓｔ＃は、上記内部信号ｗｅ＿ｂｓｔの反転信号である。ＤＲＡＭの場合には、この時点でロウ系活性化が終了しており、センスアンプ１３１には読み出しデータがラッチされている。つまり、選択されたワード線に接続された多数のダイナミック型メモリセルの記憶情報は、上記スイッチ１３４のオン状態によりセンスアンプ１３１に伝えられ増幅されている。増幅された記憶情報は、ダイナミック型メモリセルへ再書き込みされている。
バーストライトの２番目のデータ２を取り込む時刻ｔ２において、この実施例回路ではバーストライト信号ｗｅ＿ｂｓｔがリセットされる。この時刻ｔ２までにアドレス／コマンド誤り検出は終了しており、これに対応してエラー信号ｅｒはハイレベル／ロウレベルいずれかのレベルとなっている。エラー信号ｅｒがロウレベル（ｅｒ＝０）であった場合に限り、書き込み許可信号ｗｅ＿ｍが再びハイレベルとなりメモリセルへの書き込みが許可される（ライト）。エラー信号ｅｒがハイレベル（ｅｒ＝１）であった場合には、書き込み許可信号ｗｅ＿ｍはロウレベルのままであり、書き込みが許可されない（ホルト）。このホルトの場合には、第１図の端子ＷＲＨがハイレベルとなり、これを受信したマスタデバイスは書き込みを再実行するなどの処置をとる。
バーストライトモードが終了すると、例えば、ワード線非活性の後、信号ｅｒがロウレベルにリセットされ、その結果、バーストライト停止回路１８１のラッチがリセットされて、仮に上記のようにロウレベルにされた書き込み許可信号ｗｅ＿ｍがハイレベルにリセットされる。
第５図には、前記第１図の半導体メモリの他の一実施例の要部回路構成図が示されている。この実施例では、センスアンプ１３１のサブＩＯ１３２内に複数のラッチ１３２−１、１３２−２等が設けられる。また、カラムデコーダ１２の出力部には書き込み許可信号ｗｅ＿ｍによって制御されるゲート回路が設けられる。
バーストライト動作において、端子ＤＱから入力されたバーストライトの最初の書き込みデータは、入力バッファ１７２を経て上記センスアンプ１３１内のサブＩＯ１３２に設けられた複数のサブ入出力回路のひとつ１３２−１にラッチされる。この時点で書き込み許可信号ｗｅ＿ｍはロウレベルであり、カラムデコーダ１２の出力動作が停止されているので、スイッチ１３３は遮断されている。したがって、最初の書きこみデータはセンスアンプ１３１及びメモリアレイ１０のメモリセルへは到達しない。ＤＲＡＭの場合には、ロウ系活性化が終了しており、センスアンプ１３１にはメモリアレイ１０からの読み出しデータがラッチされている。
続く書き込みデータ２、データ３、データ４はそれぞれサブ入出力回路１３２−２、１３２−３（図示せず）、１３２−４（図示せず）にラッチされる。このようにバースト長に対応した数のラッチとローカルＩＯ線が形成される。カラムデコーダ１２において、カラム系選択信号Ｙ１４が活性化された段階では、書き込み許可信号ｗｅ＿ｍがロウレベルであることに対応してカラムスイッチ１３３は遮断されており、前記のように書き込みデータはメモリセルに到達しない。
第１図の誤り検知回路１９において、アドレス／コマンド誤りが検出されず、書き込み許可信号ｗｅ＿ｍがハイレベルに遷移した時点で、書き込みデータはローカルＩＯ線ｌｉｏ１〜ｌｉｏ４（図示せず）を経て、並列的にメモリセルに書きこまれる。
第６図には、第５図のバーストライト停止回路１８１の動作の一例を説明するための波形図が示されている。バーストライト時において、２番目のデータ２を受信する時刻ｔ２のタイミングでアドレス／コマンド誤り検出の結果を判定し、書き込み許可信号ｗｅ＿ｍをハイレベルに遷移させてメモリセルへの書き込みを許可するかが決定される。この時点で書き込みデータはサブＩＯ部までは到達している。したがって、書き込み許可信号ｗｅ＿ｍのハイレベルに対応してカラムスイッチ１３３がオン状態となり、データ１と２がほぼ同時に書き込まれ、データ３、データ４は、それが入力されたタイミングに対応してセンスアンプ１３１を介して書き込まれる。
エラー信号ｅｒ＝１のときには、書き込み許可信号ｗｅ＿ｍがロウレベルのままとされてカラムスイッチ１３３が選択信号Ｙ１４のハイレベルにかかわらずオフ状態のままとされるので、端子ＤＱから入力された書き込みデータ１〜データ４は、上記ラッチ１３２−１〜１３２−４までしか到達せず、メモリセルへの書き込みが阻止される。
以上の第１図ないし第６図で説明した本発明の第一の実施例の半導体メモリにおいては、アドレス／コマンドの半導体メモリ内での受信時の誤り、あるいはデコード時の誤りを検出しつつ、検出に要する時間をバーストライト動作の中に隠蔽できるので、高速かつ高信頼の半導体メモリが得られる。
第７図には、第１図の半導体メモリにおけるシングルライト動作を説明するための波形図が示されている。この実施例では、シングルライト動作では、内部信号ｗｅ＿ｓｇｌがハイレベルとなり、内部信号ｗｅ＿ｂｓｔはロウレベルのままである。このような内部信号ｗｅ＿ｓｇｌがハイレベルの場合には、前記のような半導体メモリが誤り検出回路ＥＤを有するものであるにもかかわらず、その動作が停止させられてアドレス／コマンド誤り検出が行われないようにされる。
このようにシングルライト動作では、エラー信号ｅｒはロウレベルのままとなり、書き込み許可信号ｗｅ＿ｍはハイレベルのままとしてメモリセルへの書き込み阻止機能も停止させられる。このようにシングルライト動作では、書き込みデータに対して、メモリセルまでのデータ経路がシングルライトコマンド入力後、直ちに形成されるので、１サイクルで書き込みを終了することができる。この構成は、シングルライト動作時に上記誤り検出回路ＥＤが動作を行ようすると、その分だけ動作速度が遅くなってしまう。上記のような誤り検出回路及び書き込み阻止回路の停止によって、メモリサイクルが長くされてしまうという問題を回避することができる。
第８図には、この発明に係る半導体メモリを適用するに好適なコンピュータシステムの一実施例のブロック図が示されている。システムは本発明に係る半導体メモリ（ＭＭ）１を主記憶として用い、中央処理装置２、半導体メモリ１と中央処理装置２との間のメモリコントローラ（ＭＣＨ）３、ＩＯコントローラ（ＩＣＨ）４、及びＩＯコントローラ４に接続された大容量ハードディスク記憶装置（ＬＭ）５などからなる。
中央処理装置２はＣＰＵ２１、キャッシュメモリ（Ｃｈｅ）２２などを含む。さらにＣＰＵ２１は内部レジスタ（ＲＥＧ）２１１を含む。中央処理装置２の内部ではＮバイト単位でたとえばＣＰＵ２１とキャッシュ２２とのデータのやりとりが行われる。Ｎをたとえば４とすると、８×４＝３２ビットの単位でのデータのやりとりが行われる。中央処理装置２と半導体メモリ１との間ではＮバイトの整数ｍ１倍でデータのやりとりが行われる。ｍ１をたとえば８とすると、８×４×８＝２５６ビットの単位でデータのやりとりが行われる。
このように、キャッシュを有するシステムでは主記憶へのアクセスは中央処理装置２の扱うデータ単位よりも大きな単位でまとめて行われる。これはデータの局在性という特長を活かしたキャッシュを含むシステムにおいてよく知られたことである。いいかえれば、キャッシュを含むシステムの下位メモリ（２次キャッシュや主記憶）として、前記のような半導体メモリを用いれば、アクセスは基本的にバースト動作なので、高速かつ高信頼の半導体メモリが得られる。
さらに、第７図で説明したシングルライト動作機能も付加しておくことにより、キャッシュを含まない別の形態のシステムにも適用できる、汎用性の高い半導体メモリが得られる。特にキャッシュを含まないシステムは低コスト性を重視する場合が多く、高い信頼性は求められないので、本発明の第一の実施例の半導体メモリを用いれば、システムの特性に合わせた性能が得られる。
第８図において、大容量ハードディスク記憶装置５へのアクセスはさらに大きなデータ単位、（Ｎ×ｍ１×ｍ２）バイトで行われるのが一般的である。
第９図には、本発明に係る半導体メモリアドレスの他の一実施例の概略ブロック図が示されている。この実施例は、アドレス信号のうちの一部のみを誤り検出する構成に向けられいてる。同図において、アドレス信号Ａ−ｄはデバイス（半導体メモリチップ）を、アドレス信号Ａ−ｂはバンクを指定し、その結果（Ａ−ｄ，Ａ−ｂ）によりメモリマットＭＡ１（又はＭＡ２）が指定される。アドレス信号Ａ−ｒｕとＡ−ｒｌとはロウ系アドレス、すなわちワード線を指定し、このうちアドレス信号Ａ−ｒｕはサブブロックＳＢ１〜ＳＢ４を、アドレス信号Ａ−ｒｌはサブブロックＳＢ１〜ＳＢ４内のワード線位置を指定する。
この実施例では、４つのサブブロックＳＢ１〜ＳＢ４の例を示しているが、この数は限定されない。アドレス信号Ａ−ｃはカラム系アドレス、すなわちビット線を指定する。選択ワード線と選択ビット線との交点にあるメモリセルが選択されることになる。
第１０図には、アドレスの一部のみを誤り検出する４つの実施形態の構成図が示されている。ケース１ではカラム系アドレス信号Ａ−ｃを検査しない（エラーチェック無）。ケース２では、ではカラム系アドレス信号Ａ−ｃ及びサブブロック内のワード線位置を指定するアドレス信号Ａ−ｒｌを検査しない（エラーチェック無）。ケース３では、デバイスとバンクを指定のアドレス信号Ａ−ｄ，Ａ−ｂによりメモリマットのみ検査する（エラーチェック有）。ケース４ではロウ系サブブロックＡ−ｒｕのみ検査する（エラーチェック有）。
上記のケース４では、複数のメモリマット（バンク）が同時に活性化されている時には、各々のアドレス信号Ａ−ｒｕはすべて同じでなければならない。この理由は、後に説明する。
第１１図には、第１０図のケース１でのアドレス誤り検出を説明するためのメモリ構成図が示されている。ケース１でのアドレス誤り検出を行う場合、どのようなアドレスミスが起こり得るかを説明する。上記ケース１での検査では、ビット線を選択するアドレス信号Ａ−ｃの検査を省略するものであるので、同一メモリマットＭＡ１内の同一ワード線ＷＬ０の中で、誤ったビット線、たとえばＢＬ１ではなくＢＬ２のメモリセルに書きこんでしまう誤りを検出できない。
しかしながら、通常、オペレーションシステムＯＳはデータをページと呼ばれる単位で管理しており、一つのページの大きさはたとえば一つのワード線に接続されたメモリセル分なので、上記誤りが起こっても局所的なダメージのみでシステムダウンに至ることはない。すなわち、第１１図に示すように、たとえばプロセスＡの断片はページ単位で複数のワード線に存在する。プロセスＢの断片も同様である。あるいは、大容量ハードディスク記憶装置からロードしたファイルＡの断片はページ単位で複数のワード線に存在する。このような状態で、たとえばワード線ＷＬ０内のデータが破壊されても、プロセスＡを終了させるだけで処理を継続することが可能である。これに対して、他のプロセス領域のデータを破壊する誤りが起きる場合、特にこれがカーネル領域であるとシステムダウンに至る。一般にオペレーションシステムＯＳは不当なアドレスアクセスを管理するが、半導体メモリ内で生じたハード的なアドレス誤りには対処できない。
第１２図には、第１０図のケース４でのアドレス誤り検出を説明するためのメモリ構成図が示されている。ケース４でのアドレス誤り検出を行う場合、どのようなアドレスミスが起こり得るかを示している。ケース４の検査では書き込み先がロウ系サブブロック、たとえばＳＢ１内であることが保証されるのみである。たとえば、アプリケーション１〜３はそれぞれサブブロックＳＢ１〜ＳＢ３、オペレーションシステムＯＳ領域はサブブロックＳＢ４のみを使用するように管理しておけば、上記誤りが起こっても、ひとつのアプリケーションたとえば１のみを終了させれば処理を継続できる。
なお、第１０図で説明したように、ケース４では、複数のメモリマット（バンク）が同時に活性化されている時には、各々のアドレス信号Ａ−ｒｕはすべて同じでなければならない。この理由は、メモリマットの指定誤りが起こり、メモリマット（バンク）毎に活性化されたサブブロック（Ａ−ｒｕ）が異なっていた場合、異なるサブブロックに書き込みが起こってしまうからである。
前記第１０図〜第１２図で説明したような本発明の第二の実施の形態によれば、誤り検出を行う対象アドレス数を減らすことができるので、その分高速に誤り検出を行うことができる。また、データの管理方法に合わせて対象アドレスを決定することにより、システムダウンに至る誤りが起こる確率を低減できる。すなわち、本発明の第二の実施の形態によれば、高速かつ高信頼の半導体メモリが実現できる。
第１３図には、この発明に係る半導体メモリの動作の一例を説明するための概略波形図が示されている。同図の半導体メモリは、特に制限されないが、アドレスマルチ方式に向けられている。
第１３図において、時刻ｔ１にロウ系活性化コマンド（アクト）とロウアドレス信号（Ｒ１）が入力され、時刻ｔ３にカラム系アドレス信号Ｃ１とライトのコマンドが与えられる。また、時刻ｔ３には書き込みデータ１も与えられる。上記アクトのコマンドにおいて与えられるアドレス信号Ｒ１は、Ａ−ｒｕ１，Ａ−ｒｌ１，Ａ−ｄ１，Ａ−ｂ１である。ライトコマンドにおいて与えられるアドレスＣ１は、Ａ−ｃ１，Ａ−ｄ１，Ａ−ｂ１である。
本発明の前記第二の実施の形態のたとえば前記ケース１では、アクトコマンド受信後Ａ−ｒｕ１，Ａ−ｒｌ１，Ａ−ｄ１，Ａ−ｂ１が検査され、誤りが検出されるとエラー信号ｅｒがハイレベルとなる。
ライトコマンド受信時にはアドレス信号Ａ−ｄ１とＡ−ｂ１のみ検査すれば良い。アドレス情報量の多いＡ−ｒｕ，Ａ−ｒｌ，Ａ−ｃのうち、Ａ−ｒｕ，Ａ−ｒｌに対しては時刻ｔ１からｔ３までの間に検査を終了すれば良い。また、アドレスＡ−ｃに対しては検査しない。従って、メモリセルへの書き込み許可信号ｗｅ＿ｍのハイレベル／ロウレベルレベル判定をライトコマンド受信後早い段階で終了することができる。すなわち、高速かつ高信頼の半導体メモリが得られる。本発明の第二の実施の形態の前記ケース２又はケース３に適用しても同様な効果が得られる。
第１３図においては、アドレス信号Ｒ１の受信誤り検出を時刻ｔ１とｔ１ａとの２回取り込んだアドレスを比較することにより行うようにされる。つまり、ロウ系活性化の動作自体は時刻ｔ１の時点から開始する。そして、遅れた時刻ｔ１ａにより再度アドレス信号を取り込む。このようにタイミングをずらして２回のアドレス信号を取り込むことにより、ホスト側から送られたアドレス信号自体にノイズが乗ってロウレベルと受信されるべき信号がハイレベルと判定されるようなアドレス信号の誤りを検出することができる。つまり、ノイズがのるような環境でのメモリアクセスを停止し、そのことをマスタデバイス側に知らせて再度メモリアクセスを促すようにする。
これにより、マスタデバイス側がアドレスチェック情報を付加しなくても受信誤り検出を行うことができる。また、ＤＲＡＭの場合、ロウ系活性化コマンドからライトコマンドまでの間に時間的余裕があり、この期間に２回目のアドレス取り込み及び誤り検出を隠蔽できるので、書き込み動作速度の劣化もない。このように、アドレスの誤りを検出するためのパリティビット等のアドレスチェック情報を付加する代わりに異なる時刻で２回アドレスを取り込んでこれらを比較して受信誤り検出を行う方法は、たとえば、第一の実施の形態におけるライトコマンドと書き込みアドレスの検査に対しても効果がある。すなわち、バーストライトの期間に２回目のアドレス取り込み及び誤り検出を隠蔽できるので、書き込み動作速度の劣化がなく、また、マスタデバイス側がアドレスチェック情報を付加する必要もない。
第１図において、誤り検出回路ＥＤに時間差を持って入力されるアドレス信号を保持するラッチ回路と、その比較一致を判定する回路が設けられる。上記ラッチ回路は、アドレスバッファＡＢに設けられるラッチ回路を併用するものであってもよい。
第１４図には、この発明に係る半導体メモリの動作の他の一例を説明するための概略波形図が示されている。この実施例は、前記第１３図の実施例と同様であるが、アドレス信号Ｒ１の受信誤り検出を時刻ｔ１とｔ２に行う点で異なっている。前記第１３図の実施例では、２回目のアドレス信号を取り込む時刻ｔ１ａは時刻ｔ１に近く半導体メモリ内部の遅延回路で生成される時刻であるのに対し、この実施例の時刻ｔ２はクロックの立下り、立上りで生成される。すなわち、時刻ｔ２は時刻ｔ１から１／２クロックまたは１クロック離れている。
なお、第１３図及び第１４図では、２回取り込んだアドレスを比較することにより、アドレス受信誤り検出を行う方法を第二の実施の形態に則して示したが、これに限定されるものではなく、すべてのアドレスに対して誤り検出を行う場合にも適用できる。より具体的には、上述したように、ＤＲＡＭのロウ系に対して適用したり、第一の実施の形態と組み合わせたりすると効果が得られる。
第１５図には、この発明に係る平導体メモリの動作の更に他の一例を説明するための概略波形図が示されている。この実施例は、検査するアドレスをアクトコマンドとライトコマンドの２回送り、これを比較して誤り検出を行う。本発明の第二の実施の形態のケース４に適用した場合に有効である。ロウアドレスＲ１とカラムアドレスＣ１とはともにアドレスＡ−ｒｕ１を含み、これを比較して誤り検出を行う。これにより、マスタデバイス側がアドレスチェック情報を付加しなくても受信誤り検出を行うことができる。第１５図においては、２つのメモリマット（Ａ−ｄ１，Ａ−ｂ１）と（Ａ−ｄ２，Ａ−ｂ２）とが同時に活性化される場合を示している。この時、２番目のアクトコマンドのロウアドレスＲ２もアドレスＡ−ｒｕ１を含む例が示されている。
第１６図には、この発明に係る誤り検出回路の一実施例の概略構成図が示されている。この実施例では、検査対象とする一部のアドレスの範囲を可変に設定するためのレジスタ（ＲＥＧＡｉ）１９１を含んでいる。レジスタ１９１の値が論理１の時には、たとえばアドレス信号Ａ０とＡ１デコードした結果を検査する。論理０の時には、たとえばアドレス信号Ａ０〜Ａ７の受信誤りを検出する。
図示していないが、このレジスタ１９１の論理１と０状態は外部から設定できるようにする。アドレス検査領域を少なくして代わりにデコード後の値を検査するか、それともアドレス検査領域を多くして受信直後の値を検査するか、など目的に応じて検査範囲を変えることができる。同様に、レジスタ状態に応じて、書き込みアドレス／書き込みコマンドすべてを検査するか、それとも一部のみを検査するかを変えられるようにしてもよい。あるいは、書き込みアドレス／書き込みコマンドを検査するか、それとも検査しないかを変えられるようにしてもよい。
第１７図には、この発明に係る半導体メモリの他の一実施例を示すブロック図が示されている。この実施例は、前記第１４図に対応する回路構成の一例である。
時刻ｔ１にとりこまれたアドレスＲ１（ｔ１）に対応するワード線ＷＬ（Ｒ１）が活性化されると、ワード線ＷＬ（Ｒ１）に接続する一部のメモリセルに格納されていたアドレスＲ１に対応するエンコード情報（Ｒ１対応ビット）がセンスアンプユニット（ＳＡＵ）１３１ａ内のセンスアンプにラッチされる。このアドレスＲ１対応ビットはアドレスコンパレータ（ＡＣＭＰ）１３５において時刻ｔ２にとりこまれたアドレスＲ１（ｔ２）と比較され、不一致の場合には信号ｅ−ａｄｄがハイレベルとなる。信号ｅ−ａｄｄは誤り検出回路（ＥＤ）１９に送られ、誤り検出信号ｅｒがハイレベルとなる。この構成では、アドレス受信の誤りだけでなく、アドレスデコードの誤りも検出できる。例えば、入力されたアドレス信号にノイズが乗ることによるエラーの他、メモリ回路の内部で発生したノイズ等によってアドレスデコーダに誤動作が生じた場合に検出することができ、より高い信頼性を実現できる。読み出し／書き込みメモリセルは、Ｙスイッチ（ＹＳＷ）１３３ａを経てサブ入出力回路（ｓｕｂＩＯ）１３２ａに接続される。
第１８図には、この発明に係る半導体メモリの他の一実施例の動作を説明するための波形図が示されている。この実施例では、第三の実施の形態である書き込み動作の概要が示されている。書き込みアドレスＡｉ及びライトコマンド（書き込みコマンド）が書き込みデータ１に先だって、つまりは時間的に早く、半導体メモリに与えられる。
この実施例の半導体メモリにおいては、書き込みデータの受信前にアドレス及びコマンド誤り検出動作の少なくとも一方が開始される。すなわち、アドレス／コマンド（Ａｉ／Ｃｍｄ）の誤り検出信号ｅｒは、データ１の受信より早い時刻ｔｅ１でハイレベルに遷移し、データ１の受信時刻ｔ２の直後の時刻ｔｅ２で書き込み許可信号ｗｅ＿ｍのハイレベル／ロウレベルが確定するようにされる。
ところで、読み出し時においては読み出しコマンド及び読み出しアドレスが与えられた後、しばらくして読み出しデータが端子ＤＱに出力される。したがって、書き込みにおいても読み出しに合わせたコマンドとデータとの時間関係をスペックとすると、連続動作に無駄のない書き込み／読み出し動作タイミングが得られる。このコマンドとデータとの時間関係を利用して、書き込みデータの受信前にアドレス及びコマンド誤り検出動作の少なくとも一方を開始することにより、半導体メモリ内部で書き込み動作を保留する必要がない、高速、高信頼の半導体メモリが得られる効果がある。
この第三の実施の形態に対しても、第１４図の実施例に示した、アドレス信号Ｒ１の受信誤り検出を２回の時刻で取り込んだアドレスの比較で行う方式が有効である。すなわち、ライトコマンド及びアドレスを受信してからライトデータを受信するまでの期間に２回目の比較用アドレス取り込み及び誤り検出を隠蔽できる一方、アドレス及びコマンドのデコードは１回目のアドレス受信後に開始するので、書き込み動作速度の劣化がない。また、マスタデバイス側がアドレスチェック情報を付加する必要もない。
図１９は、この発明に係る半導体メモリの更に他の一実施例のブロック図が示されている。この実施例は、前記第三の実施の形態を高速ＳＲＡＭに適用した例である。この実施例の高速ＳＲＡＭにおいては、前記第１８図で説明したライトコマンドに対する書き込みデータの遅延に加え、レイトライト（Ｌａｔｅ  Ｗｒｉｔｅ）と呼ばれる書き込み方式が適用される。
第１９図において、書き込みアドレスＡｉは、入力回路２３で生成されるタイミングでライトアドレスレジスタ（ＷＡＲ０）２４１に取り込まれるのに対して、端子ＤＱ０〜ＤＱ１７の書き込みデータは２つのタイミングレジスタ（ＷＲＥＧ０）２６１、（ＷＲＥＧ１）２６２で生成されるタイミング、すなわちアドレスＡｉより１クロック遅れたタイミングでライトバッファ（ＷＢＦ１）２７１、（ＷＢＦ０）２７２に取り込まれる。
さらに、レイトライト（Ｌａｔｅ  Ｗｒｉｔｅ）方式に対応して、次の書き込みコマンドのタイミングでライトアドレスレジスタ（ＷＡＲ０）２４１のアドレス及びライトバッファ（ＷＢＦ０）２７２のデータがそれぞれライトアドレスレジスタ（ＷＡＲ１）２４２及びライトバッファ（ＷＢＦ１）２７１へ送られ、メモリセルへの実際の書き込みが開始される。外部から与えられる書き込みマスク情報は書き込みアドレスと同様にマスクレジスタ（ＭＲ０）２５１及び（ＭＲ１）２５２を経る。
本発明では、前述したように書き込みデータの受信前にアドレス誤り検出動作が回路２２により開始される。さらに第１９図では以下のさらなる特長がある。すなわち、アドレス／書き込みコマンド誤りを判定するための情報はＤＱ１７のデータとしてアドレスから１クロック遅れたタイミングで与えられるにもかかわらず、回路２２はアドレス受信時点でアドレスの論理１の情報数の検査をＸＯＲ（排他的論理和）回路により開始する。このアドレスの論理１の情報数の偶奇結果を基に、１クロック遅れたＤＱ１７の検査情報の受信後に直ちにアドレス誤りを検出することができる。
書き込みコマンドの誤りは、端子ＤＱ１７の検査情報を書き込みアドレスの論理１の情報数と同じ偶奇、たとえば論理１の情報数が偶数なら論理０とし、読み出しアドレスの論理１の情報数とは相補の偶奇、たとえば論理１情報数が偶数なら論理０とすることにより検出される。このため、端子ＤＱ１７は、第１９図に示すように反転してメモリセルに書きこまれる。
以上のようにして、アドレス／コマンド誤り検出結果ｅｒが回路２２から出力され、この信号ｅｒがハイレベルの場合には、外部からの書き込みマスクが指定されていない場合でもマスクレジスタ（ＭＲ１）２５２の情報が論理１となる。そして、回路２２で生成される誤り検出信号ｗｅ＿ｍがロウレベルを保持しメモリセルへの書き込みを阻止するとともに、信号ＷＲＨが書き込みを行わなかったことをマスタデバイスに通知する。
第２０図には、第１９図の半導体メモリの動作の一例を説明するための波形図が示されている。誤り検出信号ｅｒのハイレベル／ロウレベルの状態に応じてメモリセルへの書きこみ許可信号ｗｅ＿ｍが回路２１により生成され、信号ｗｅ＿ｍがハイレベルの場合に限りメモリマット部ＭＡへの書き込み動作が行われる。
以上、アドレス／コマンド検査情報を書き込みデータの一部として与える一方、書き込みデータの受信前にアドレス誤り検出動作を開始する本発明の実施の形態によれば、高速でかつ高信頼の半導体メモリが得られる効果がある。また、データはアドレス／コマンドより時間的に遅れて与えられるので、マスタデバイスにとってアドレス／コマンド検査情報を生成する時間的余裕があるという効果も得られる。
第１９図の実施例では、レイトライト方式の構成となっているが、必ずしもレイトライト方式である必要はない。また、端子ＤＱ０−ＤＱ１５をデータ、端子ＤＱ１６をデータ検査情報（パリティ情報）、端子ＤＱ１７をアドレス／コマンド検査情報としているが、必ずしもこれに限定されるものではない。
第２１図には、この発明が適用されない半導体メモリの動作を説明する動作説明図が示されている。同図には、本願に係る半導体メモリと同様なアドレス誤り検出を伴う書き込み動作を行うようにした場合の時間経過が単純化して示されている。まず、マスタデバイスがライトアドレスを送信する。高速化のためには、半導体メモリは可能な限り早い時刻にアドレスを取り込みたいが、環境変動等による到着時刻のばらつきを見込んで受信タイミングを決定する必要がある。ここに、高速性と高信頼性とのジレンマがある。アドレス受信後、アドレス誤り検出を開始する。このアドレス誤りの検出の結果を待ち、誤りがないことが判明したら、書き込み動作を開始する。
第２２図には、この発明が適用された半導体メモリの動作を説明するための動作図である。同図には、前記第２１図と比較し、前記第一から第三の実施の形態の別の観点から示すものである。つまり、同図には、前記第２１図と同様にアドレス誤り検出を伴う書き込み動作の時間経過を単純化したものである。前記第一から第三の実施の形態においては、アドレス誤り検出を書き込み動作の期間に隠蔽できるので、言い換えるならば、アドレス誤り検出と書き込み動作の前半部分を同時並行的に行うようにできるから、書き込み動作の高速性を損なうことなく高信頼性が実現できる。
また、上述したように、アドレスを異なる時刻に２回取り込んでこれを比較してアドレス誤りを検出する方法と上記第一から第三の実施の形態のいずれかとを組み合わせることにより、前記第１９図に示したような端子ＤＱ１６やＤＱ１７のようなアドレスチェック情報を付加する必要なく、また、高速性を損なうことなく、高信頼性を実現できる。
高信頼の半導体メモリを実現するためには、アドレス信号の誤りだけでなく、コマンドの誤りも検出する必要がある。たとえば、読み出しコマンドが書き込みコマンドと誤って解釈されると、メモリセルへの不当な書き込みが実行され、記憶情報の不可逆的な破壊が起こる。
第２３図には、この発明に係る半導体メモリにおける一実施例のコマンドマップ図が示されている。この実施例では書き込みコマンドに関する誤動作を防止するために、コマンドを構成するビットパターンに一定の特徴が持たせられる。つまり、同図は、本発明に係る半導体メモリの第四の実施の形態を示すものでもある。
この実施例では、コマンドはたとえば４つの制御信号（情報ビット）ｃｍｄ０〜ｃｍｄ３をデコードして解釈される。このように４ビットの信号ｃｍｄ０〜ｃｍｄ３を用いることにより、最大で１６通りのコマンドを設定することができる。
この実施例では、書き込みコマンドを生成する各ビットｃｍｄ０〜ｃｍｄ３の論理０と１の２値に対しては、どのひとつの制御信号が誤受信されても他のコマンドとならないようにコマンドが割り付けられるように工夫されている。
同図において、ライトコマンド（ＷＲ）は、各ビットｃｍｄ０〜ｃｍｄ３がすべて論理０の場合とされる。そして論理１がひとつだけの場合にはどのコマンドにも対応しないノーコマンドとされる。前記１６通りのうち、上記の５通りを除いた、残り１１通りのコマンドが他のコマンドに割り当てられる。
このような構成とすることにより、書き込み以外のコマンドは、２つ以上の信号が論理１でなければならない。この結果、本発明の実施例によれば、書き込み以外のコマンド、たとえば読み出しコマンドが書き込みコマンドと誤って解釈される確率を極めて小さくできるので、つまり２ビットの論理１がともに論理０と誤って伝えられるという確率は大幅に小さくなるから、高信頼の半導体メモリが得られる。また、コマンド検査情報を別に付加する場合に比べて、少ない端子あるいは信号線によりコマンド情報を有効に伝送できる。
たとえば、第２３図の実施例では、１６（２の４乗）通りの信号の組み合わせから、４つのノーコマンド（いずれか１つが論理１となる組み合わせ）を引いた１２のコマンドが伝送できるのに対して、同じ信号線あるいは端子を用い、信号ｃｍｄ０〜ｃｍｄ２をコマンド情報、残りの１つの信号ｃｍｄ３をコマンド検査情報（パリティビット）とした場合には９通りのコマンドしか伝送できない。さらに、この実施例では、コマンド誤り検出が通常のコマンドデコード処理の中に融合されているので、コマンド検査情報（パリティビッ）を付加した場合のように、検査回路での検査時間によって生じる信号遅延がなく、高速性を損なうことがない。
第２４図には、この発明に係るコマンド誤り検出回路の一実施例の回路図が示されている。信号ｃｍｄ０〜ｃｍｄ３を受ける論理回路でのデコード動作によって、ノーコマンドであった場合には、コマンド誤り検出信号ｅ＿ｃｍｄ＃がロウレベルとなる。前記アドレス誤り検出信号ｅ＿ａｄｄと合わせて生成された信号ＷＲＨが、たとえば、書き込みコマンドの誤受信により書き込み動作が行われなかったことをマスタデバイスに通知する。
以上第一から第四までのいずれの実施の形態においても、アドレス／コマンドの誤りを検知して書き込み動作を行わなかった場合には、これをマスタデバイスに通知する必要がある。マスタデバイスが誤って旧データを使用して、その結果システムダウンが引き起こされる可能性もあるからである。
第２５図には、この発明に係る半導体メモリの更に他の動作の一例を説明するための波形図が示されている。この実施例は、第１図、第１７図の半導体メモリのように書き込み抑止通知信号ＷＨＲ用の専用ピンが設けられて場合に向けられている。特に制限されないが、書き込みコマンドにＷＲＨを要求する場合と要求しない場合とが設けられる。ＷＲＨ有とされたライトコマンドに対して、信号ＷＲＨは、誤り検出が無くデータ２の書き込み動作に対してデータ２のライトが実施されたときにはロウレベルにされ、誤り検出がなされてライト動作が実施されないとき（ノーライト）にはハイレベルにされる。
上記ＷＲＨの有／無は、前記のようなコマンドで指定できるようにするものの他、図示していないが、ＷＲＨの有効／無効の制御するレジスタを本発明の半導体メモリに設けておき、このレジスタ状態を外部から設定することにより、書き込みコマンドに対して、ＷＲＨ信号を返信する場合としない場合とを設定できるようにしてもよい。
第２６図には、この発明に係る半導体メモリの更に他の動作の一例を説明するための波形図が示されている。この実施例は、第１図、第１７図の半導体メモリのように書き込み抑止通知信号ＷＨＲ用の専用ピンが設けられない場合に向けられている。この実施例では、信号ＷＲＨをデータバスＤＱ０を用いて伝送する場合である。つまり、バーストライトの最後のデータ４が入力された後に、半導体メモリから前記ノーライトのときにはハイレベルが、ライト動作が実施されたときにはロウレベルを出力するように決められる。マスタデバイスは、端子ＤＱ０に接続された出力回路をデータ４の出力後に出力ハイインピーダンス状態とし、半導体メモリから送られるＤＱ０端子からのハイレベル／ロウレベルを（ＷＲＨ）を受け取るようにすればよい。
第２７図には、この発明に係る半導体メモリを用いたシステムの他の一実施例のブロック図が示されている。この実施例は、半導体メモリのように書き込み抑止通知信号ＷＨＲ用の専用ピンが設けられない場合に向けられている。この実施例では、信号ＷＲＨをタイミング信号線で伝送するようにするものである。
同図のシステム構成に示すように、中央処理装置２に接続するメモリコントローラ３と本発明の半導体メモリ１とはアドレス／コマンド（Ａｉ，Ｃｍｄ）、データＤＱの伝送線の他に２つのタイミング信号ＴＭＣとＴＭＭの信号線で接続されている。信号ＴＭＣはマスタデバイス側から半導体メモリ１側に送られる信号を半導体メモリ１が取り込むためのタイミングである。信号ＴＭＭは半導体メモリ１側からマスタデバイス側に送られる信号をマスタデバイス側が取り込むためのタイミングである。この時、信号ＴＭＭの信号線を用いて信号ＷＲＨを伝送することができる。
第２８図には、第２７図に示したシステムの動作の一例を説明するための波形図が示されている。書き込み時には書き込みアドレス／コマンド（ライト）および書き込みデータ１を信号ＴＭＣに同期したタイミングで受信し、信号ＴＭＭの信号線を用いて信号ＷＲＨをマスタデバイス側に伝送する。
第２９図には、第２７図に示したシステムの動作の他の一例を説明するための波形図が示されている。読み出し時には読み出しアドレス／コマンド（リード）を信号ＴＭＣに同期したタイミングで受信し、読み出しデータ１を信号ＴＭＭに同期したタイミングでマスタデバイス側に伝送する。
第３０図には、この発明に係る半導体メモリの更に他の動作の一例を説明するための波形図が示されている。この実施例は、ＤＤＲ  ＳＤＲＭＡに適用し、以上説明した実施の形態を組み合わせた場合の書き込み動作に向けられている。
▲１▼ロウ系回路の活性化コマンドＡＣＴのアドレスＲ１をクロックの立ち上がり及び立ち下がりで２回取り込み、これらを比較してロウ系アドレス誤り検出信号ｅｒ＿Ｒ１を生成する。この動作は、前記第１４図と同様である。
▲２▼バーストライト指定コマンドＷＲのアドレスＣ１及び制御信号ＷＥをクロックの立上り及び立下りで２回取り込み、これらを比較してカラム系アドレス／コマンド誤り検出信号ｅｒ＿Ｃ１を生成する。この動作も、前記第１４図と同様である。
▲３▼バーストライトデータＤの最初のデータは、一旦ライトバッファに足止めされ、信号ｅｒ＿Ｒ１とｅｒ＿Ｃ１とからアドレス／コマンド誤りがないことを確認したら、ライトバッファからメモリセルまでの書き込みデータ経路を形成する。この動作は前記第１図と同様である。
本発明の実施例によれば、書き込み動作速度の劣化なく、書き込みの誤りを検出できる、高信頼かつ高速の半導体メモリが実現できる。
書き込みアドレス及び書き込みコマンドの誤りを検出し、データが不当なメモリセルへ書き込まれるのを阻止し、書き込みを行わなかったことをマスタデバイスへ通知する手段をオンチップに設けた本発明の半導体メモリによれば、書き込み動作速度の劣化なく、書き込みの誤りを検出できる、高信頼かつ高速の半導体メモリが実現できる。
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、パリティビットを用いてアドレスやコマンド等の誤りを検出する具体的回路、あるいはアドレス信号やコマンドを２回以上取り込んでそれを比較して誤りを検出する具体的回路は、種々の実施形態を採ることができる。この発明が適用される半導体メモリは、前記のようなＤＲＡＭやＳＲＡＭの他、電源を遮断しても記憶情報を維持できる強誘電体メモリ、あるいはフローティングゲートに電荷を蓄積して情報の保持を行う、不揮発性メモリ（フラッシュメモリ）等であってもよい。
半導体集積回路装置は、前記メモリの他にデバイスアドレスを受け、自己が選択されたことを認識すると、入力されたデータあるいは各種信号を受け取り、あるいはその動作の結果を出力するような一定の動作を行うマイクロコンピュータ等のデジタル信号処理システムの周辺回路を構成する各種半導体集積回路装置にも同様に利用できる。
産業上の利用可能性
この発明は、半導体メモリのようにアドレス信号、コマンドを受けて書き込みデータの入力を行い、読み出しデータの出力を行うような半導体集積回路装置の他、同様にアドレスと、それに対応したデータあるいは制御信号を受けて動作する各種半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
第１図は、この発明に係る半導体メモリの一実施例を示すブロック図であり、
第２図は、第１図の半導体メモリ回路のバーストライト動作の一例を説明するための波形図であり、
第３図は、第１図の半導体メモリの一実施例を示す要部回路構成図あり、
第４図は、第３図のバーストライト停止回路の動作の一例を説明するための波形図であり、
第５図は、第１図の半導体メモリの他の一実施例を示す要部回路構成図であり、
第６図は、第５図のバーストライト停止回路の動作の一例を説明するための波形図であり、
第７図は、第１図の半導体メモリにおけるシングルライト動作を説明するための波形図であり、
第８図は、この発明に係る半導体メモリを適用するに好適なコンピュータシステムの一実施例を示すブロック図であり、
第９図は、本発明に係る半導体メモリアドレスの他の一実施例を示す概略ブロック図であり、
第１０図は、アドレスの一部のみを誤り検出する４つの実施形態を説明するための構成図であり、
第１１図は、第１０図のケース１でのアドレス誤り検出を説明するためのメモリ構成図であり、
第１２図は、第１０図のケース４でのアドレス誤り検出を説明するためのメモリ構成図であり、
第１３図は、この発明に係る半導体メモリの動作の一例を説明するための概略波形図であり、
第１４図は、この発明に係る半導体メモリの動作の他の一例を説明するための概略波形図であり、
第１５図は、この発明に係る半導体メモリの動作の更に他の一例を説明するための概略波形図であり、
第１６図は、この発明に係る誤り検出回路の一実施例を示す概略構成図であり、
第１７図は、この発明に係る半導体メモリの他の一実施例を示すブロック図であり、
第１８図は、この発明に係る半導体メモリの他の一実施例の動作を説明するための波形図であり、
第１９図は、この発明に係る半導体メモリの更に他の一実施例を示すブロック図であり、
第２０図は、第１９図の半導体メモリの動作の一例を説明するための波形図であり、
第２１図は、この発明が適用されない半導体メモリの動作を説明する動作説明図であり、
第２２図は、この発明が適用された半導体メモリの動作を説明するための動作図であり、
第２３図は、この発明に係る半導体メモリにおける一実施例を示すコマンドマップ図であり、
第２４図は、この発明に係るコマンド誤り検出回路の一実施例を示す回路図であり、
第２５図は、この発明に係る半導体メモリの更に他の動作の一例を説明するための波形図であり、
第２６図は、この発明に係る半導体メモリの更に他の動作の一例を説明するための波形図であり、
第２７図は、この発明に係る半導体メモリを用いたシステムの他の一実施例を示すブロック図であり、
第２８図は、第２７図に示したシステムの動作の一例を説明するための波形図であり、
第２９図は、第２７図に示したシステムの動作の他の一例を説明するための波形図であり、
第３０図は、この発明に係る半導体メモリの更に他の動作の一例を説明するための波形図であり、
第３１図は、従来の半導体メモリにおける書き込み動作の一例を説明するためのタイミング図であり、
第３２図は、従来の半導体メモリにおける書き込み動作の他の一例を説明するためのタイミング図であり、
第３３図は、従来の半導体メモリにおける書き込み動作の他の一例を説明するためのタイミング図であり、
第３４図は、従来の半導体メモリにおける書き込み動作の他の一例を説明するためのタイミング図である。
【図１】
2003071550.tif 000003
【図２】
2003071550.tif 000004
【図３】
2003071550.tif 000005
【図４】
2003071550.tif 000006
【図５】
2003071550.tif 000007
【図６】
2003071550.tif 000008
【図７】
2003071550.tif 000009
【図８】
2003071550.tif 000010
【図９】
2003071550.tif 000011
【図１０】
2003071550.tif 000012
【図１１】
2003071550.tif 000013
【図１２】
2003071550.tif 000014
【図１３】
2003071550.tif 000015
【図１４】
2003071550.tif 000016
【図１５】
2003071550.tif 000017
【図１６】
2003071550.tif 000018
【図１７】
2003071550.tif 000019
【図１８】
2003071550.tif 000020
【図１９】
2003071550.tif 000021
【図２０】
2003071550.tif 000022
【図２１】
2003071550.tif 000023
【図２２】
2003071550.tif 000024
【図２３】
2003071550.tif 000025
【図２４】
2003071550.tif 000026
【図２５】
2003071550.tif 000027
【図２６】
2003071550.tif 000028
【図２７】
2003071550.tif 000029
【図２８】
2003071550.tif 000030
【図２９】
2003071550.tif 000031
【図３０】
2003071550.tif 000032
【図３１】
2003071550.tif 000033
【図３２】
2003071550.tif 000034
【図３３】
2003071550.tif 000035
【図３４】
2003071550.tif 000036
【国際調査報告】
2003071550.tif 000037
2003071550.tif 000038
2003071550.tif 000039
2003071550.tif 000040