【事件の表示】
　特願２００５−２６００５３「半導体装置」拒絶査定不服審判事件〔平成１９年　３月２２日出願公開，特開２００７−　７３７８３〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１　手続きの経緯
　
　本願は，平成１７年９月８日の出願であって，平成２２年６月１０日付けで拒絶理由が通知され，同年８月１０日に手続補正がされたものの，同年９月９日付けで拒絶査定がされた。これに対して同年１１月３０日に拒絶査定不服審判が請求されるとともに手続補正がされ，その後，当審において，平成２４年５月２４日付けで拒絶理由が通知され，同年７月１９日に意見書及び手続補正書が提出されたものである。
　
２　本件補正
　
　平成２４年７月１９日付けの手続補正（以下「本件補正」という。）は，補正前の特許請求の範囲の請求項４，５を削除するとともに，補正前の請求項１を補正し，さらに，補正前の本願明細書の段落【００１０】を補正するものであり，補正後の請求項１は以下のとおりである。
　
「【請求項１】
　電源線と接地線との間に接続され，論理動作を行うことによって出力信号を出力端子から出力する内部回路と，
　前記内部回路の前記出力端子に接続されたゲート，前記電源線に接続されたソース，及び出力パッドに接続されたドレインを有するＰチャネルＭＯＳトランジスタと，
　前記内部回路の前記出力端子に接続されたゲート，前記接地線に接続されたソース，及び前記出力パッドに接続されたドレインをそれぞれ有し，前記接地線と前記出力パッドと
の間に並列に接続された同一ゲート幅の複数のＮチャネルＭＯＳトランジスタと，
　前記複数のＮチャネルＭＯＳトランジスタの各ドレインと前記出力パッドとの間に，それぞれ直列に接続された同一抵抗値の複数の保護抵抗と，
　前記出力パッドに接続されたアノード，及び前記電源線に接続されたカソードを有する第１の保護ダイオードと，
　前記接地線に接続されたアノード，及び前記出力パッドに接続されたカソードを有する第２の保護ダイオードと，
　前記電源線と前記接地線との間に接続され，前記電源線に静電サージが印加された時に，前記複数のＮチャネルＭＯＳトランジスタがブレークダウンする前に，ブレークダウンするように設定された電源間保護回路とを備え，
　前記ＰチャネルＭＯＳトランジスタ，前記複数のＮチャネルＭＯＳトランジスタ，前記複数の保護抵抗，及び前記第１及び第２の保護ダイオードは，前記内部回路に対して前記出力パッドと同じ側に配置され，
　前記電源間保護回路は，前記電源線及び前記接地線を介して前記複数のＮチャネルＭＯＳトランジスタから離れて配置されていることを特徴とする半導体装置。」
　
３　当審の拒絶理由通知
　
　平成２４年５月２４日付けで当審において通知された拒絶の理由（以下「当審の拒絶理由通知」という。）の理由２の概要は次のとおりである。
　
「（前略）
２）この出願の願書に添付した明細書，特許請求の範囲又は図面についてした平成２２年１１月３０日付けの手続補正は第１７条の２第３項（審決注：平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たしていない。 
 　 
 　　　　　　　　記　　（引用刊行物については刊行物一覧参照） 
　（中略） 　 
 ・請求項１ 
 ・理由２ 
　（１）本願の図面の図３には，出力バッファのレイアウト図が記載されているものの，請求項１に係る発明については，図１の回路図が記載されているにとどまる。 
　（２）回路図は，素子間の電気的なつながりを表すもので空間的な位置関係を規定するものではないことは当業者の技術常識である。 
　当初明細書に「ＰチャネルＭＯＳトランジスタ，前記複数のＮチャネルＭＯＳトランジスタ，前記複数の保護抵抗，及び前記第１及び第２の保護ダイオードは，前記内部回路に対して前記出力パッドと同じ側に配置され，　前記電源間保護回路は，前記内部回路に対して前記出力パッドとは反対側に配置されている」の記載はなく，上記（１），（２）の技術常識を踏まえると，「ＰチャネルＭＯＳトランジスタ，前記複数のＮチャネルＭＯＳトランジスタ，前記複数の保護抵抗，及び前記第１及び第２の保護ダイオードは，前記内部回路に対して前記出力パッドと同じ側に配置され，　前記電源間保護回路は，前記内部回路に対して前記出力パッドとは反対側に配置されている」を当業者が認識できる記載は当初明細書等にはない。 
　なお，請求人は，図１及び発明の詳細な説明の「電源間保護回路２０の配置位置によっては，この電源間保護回路２０までの電源線３や接地線４のインピーダンスの影響で，必ずしも電源間保護回路２０がＮＭＯＳ７ｘよりも先にブレークダウンするとは限らない。」（【００２５】段落）という記載を根拠としている旨，審判請求書において主張しているが，【００２５】段落の記載では，電源間保護回路が電源線３，接地線４を介してＮＭＯＳ７ｘから離れて配置されている程度のことしか推測できず，また図１は回路図であるため前記のとおり空間的な位置関係を表したものではないことは明らかである。 
　したがって，電源間保護回路，内部回路及びＮチャネルＭＯＳトランジスタ等の配置に係る上記請求項１の記載は，当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであるとはいえない。 
　(後略）」
　
４　当審の判断
　
　（１）当審拒絶理由通知において，「当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであるとはいえない」と指摘した事項のうち，「前記ＰチャネルＭＯＳトランジスタ，前記複数のＮチャネルＭＯＳトランジスタ，前記複数の保護抵抗，及び前記第１及び第２の保護ダイオードは，前記内部回路に対して前記出力パッドと同じ側に配置され」るという事項は，本件補正による補正後の特許請求の範囲の請求項１にも，依然として記載されたままである。
　
　（２）そこで，本件補正による補正後の請求項１に記載された「前記ＰチャネルＭＯＳトランジスタ，前記複数のＮチャネルＭＯＳトランジスタ，前記複数の保護抵抗，及び前記第１及び第２の保護ダイオードは，前記内部回路に対して前記出力パッドと同じ側に配置され」るという事項が，本願の願書に最初に添付した明細書又は図面（以下「当初明細書等」という。また，本願の願書に最初に添付した明細書を「当初明細書」，本願の願書に最初に添付した図面を「当初図面」とそれぞれいう。）に記載された事項の範囲内においてされたものであるか否かについて検討する。
　
　（３）当初明細書等において「ＰチャネルＭＯＳトランジスタ，前記複数のＮチャネルＭＯＳトランジスタ，前記複数の保護抵抗」，「前記第１及び第２の保護ダイオード」及び「出力パッド」と「前記内部回路」の配置に関連すると認められる記載は，当初図面における図１，及び当初明細書における次の箇所である（ここにおいて，下線は当合議体が付与したものである。以下同じ。）。
　
　ア「【実施例１】
　【００１４】
　図１は，本発明の実施例を示す半導体装置の出力バッファの回路図であり，図２中の要素と共通の要素には共通の符号が付されている。
　【００１５】
　この半導体装置は，
電源パッド１と接地パッド２を有し，これらの電源パッド１と接地パッド２に電源線３と接地線４がそれぞれ接続されている。電源線３と接地線４の間には論理動作を行う内部回路５が接続され，この内部回路５の出力信号ＳＯが出力バッファを構成するＰＭＯＳ６とＮＭＯＳ７ａ，７ｂのゲートに接続されている。ＰＭＯＳ６とＮＭＯＳ７ａ，７ｂはインバータを構成し，これらのＰＭＯＳ６とＮＭＯＳ７ａ，７ｂのソースは，それぞれ電源線３と接地線４に接続されている。一方，出力ノードＮＯであるＰＭＯＳ６のドレインは，出力パッド８に接続されると共に，保護抵抗１１ａ，１１ｂを介してそれぞれＮＭＯＳ７ａ，７ｂのドレインに接続されている。
　【００１６】
　なお，各ＮＭＯＳ７ａ，７ｂのゲート幅は，１つのＮＭＯＳ７で構成する場合のゲート幅の１／２となるように同一寸法で形成されている。また，各保護抵抗１１ａ，１１ｂの値は，１つの保護抵抗１１で構成する場合の２倍となるように同一の抵抗値に形成されている。
　【００１７】
　また，
出力パッド８と電源線３の間には，アノードとカソードがそれぞれ出力パッド８と電源線３に接続された保護ダイオード１３が接続され，出力パッド８と接地線４の間には，アノードとカソードがそれぞれ接地線４と出力パッド８に接続された保護ダイオード１４が接続されている
　【００１８】
　更に，
電源線３と接地線４の間には，サイリスタ２１とＰＭＯＳ２２を組み合わせてサイリスタ特性によって保護を行う電源間保護回路２０が接続されている。
　
イ「【００２４】
　次に，この半導体装置における静電サージ印加時の動作を説明する。
　このような半導体装置において，出力パッド８に，接地パッド２を基準にして正の静電サージが印加されると，この静電サージは，ノードＮＯに伝搬されて，並列に接続された保護抵抗１１ｘとＮＭＯＳ７ｘ（但し，ｘは，ａ，ｂ）の直列回路に印加されると共に，順方向となる保護ダイオード１３を介して電源線３に伝搬されて電源間保護回路２０に印加される。
　【００２５】
　静電サージ電圧が上昇したとき，ＮＭＯＳ７ｘがブレークダウンする前に，電源間保護回路２０がブレークダウン（即ち，先ずＰＭＯＳ２２がブレークダウンして，サイリスタ２１のゲートＧがほぼ接地電位となり，このサイリスタ２１がオン状態となる）を起こして，電源線３と接地線４の間の電圧が低下すれば問題は生じない。当然，回路設計上，電源間保護回路２０が先にブレークダウンするように設定されている。しかし，
電源間保護回路２０の配置位置によっては，この電源間保護回路２０までの電源線３や接地線４のインピーダンスの影響で，必ずしも電源間保護回路２０がＮＭＯＳ７ｘよりも先にブレークダウンするとは限らない。
　
（４）以上の記載を総合し，「ＰチャネルＭＯＳトランジスタ」，「複数のＮチャネルＭＯＳトランジスタ」，「複数の保護抵抗」，「第１及び第２の保護ダイオード」及び「出力パッド」と「内部回路」の配置に関連する当初明細書等の記載事項を整理すると次のとおりと認められる。
　
　ア　電源パッド１と接地パッド２に，電源線３と接地線４がそれぞれ接続されている。
　イ　内部回路５は，電源線３と接地線４の間に接続されている。
　ウ　内部回路５の出力信号ＳＯは，出力バッファを構成するＰＭＯＳ６とＮＭＯＳ７ａ，７ｂのゲートに接続されている。
　エ　ＰＭＯＳ６とＮＭＯＳ７ａ，７ｂのソースは，それぞれ電源線３と接地線４に接続されている。
　オ　ＰＭＯＳ６のドレインは，出力パッド８に接続されている。
　カ　ＰＭＯＳ６のドレインは，保護抵抗１１ａ，１１ｂを介してＮＭＯＳ７ａ，７ｂのドレインに接続されている。
　キ　保護ダイオード１３は，アノードとカソードがそれぞれ出力パッド８と電源線３に接続されている。
　ク　保護ダイオード１４は，アノードとカソードがそれぞれ接地線４と出力パッド８に接続されている。
　ケ　サイリスタ２１とＰＭＯＳ２２を組み合わせた電源間保護回路２０は，電源線３と接地線４の間に接続されている。
　コ　図１には，上記ア〜ケの接続関係を表した回路図が記載されている。
　サ　「電源間保護回路２０の配置位置によっては，この電源間保護回路２０までの電源線３や接地線４のインピーダンスの影響で，必ずしも電源間保護回路２０がＮＭＯＳ７ｘよりも先にブレークダウンするとは限らない。」（段落【００２５】）
　
（５）　ア〜コ（段落【００１４】〜【００１８】及び図１）は，各素子の接続関係について記載しているのみで，空間的な位置関係についての記載はない。
　サでは，「電源過保護回路２０」に，サージ電圧が伝播する「電源線３や接地線４」のインピーダンスの影響を問題にしており，「電源線３や接地線４」のインピーダンスが長さに比例するという技術常識を勘案しても，サージ電圧が入力される出力パッド８及び接地パッド２からの配線の距離が，「電源保護回路２０」と「ＮＭＯＳ７ｘ」とで異なる程度のことしか認識できない。
　また，当初明細書等の全体を精査しても，「ＰチャネルＭＯＳトランジスタ」，「複数のＮチャネルＭＯＳトランジスタ」，「複数の保護抵抗」，「第１及び第２の保護ダイオード」が「内部回路に対して」「出力パッドと同じ側に配置され」るという空間的な位置関係について当業者が認識できる記載は見いだせない。
　したがって，本件補正による補正後の請求項１に記載された「前記ＰチャネルＭＯＳトランジスタ，前記複数のＮチャネルＭＯＳトランジスタ，前記複数の保護抵抗，及び前記第１及び第２の保護ダイオードは，前記内部回路に対して前記出力パッドと同じ側に配置され」るという事項は，当初明細書等に記載されておらず，また，当初明細書等に記載されているに等しいものでもない。
　したがって，本件補正は，当初明細書等のすべて記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから，当初明細書等に記載された事項の範囲内においてなされたものとはいえない。
　
（６）よって，本件補正は，特許法第１７条の２第３項に規定する要件を満たしていない。
　
５　むすび
　
　以上のとおり，本願は，平成２４年７月１９日付けの手続補正が，特許法第１７条の２第３項に規定する要件を満たしていないから，拒絶すべきものである。
　
　よって，結論のとおり審決する。