【事件の表示】
　特願２００４−１５２６２２「表示装置」拒絶査定不服審判事件〔平成１７年１２月　２日出願公開、特開２００５−３３１８９１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯
特許出願：　平成１６年５月２１日　  
手続補正：　平成２２年９月３０日 （以下、「補正１」という。） 
手続補正：　平成２３年１月２０日 （以下、「補正２」という。）
補正却下：　平成２３年１０月１２日（送達日：同年同月１８日）  
拒絶査定：　平成２３年１０月１２日（送達日：同年同月１８日）  
拒絶査定不服審判の請求：　平成２４年１月３１日  
手続補正：　平成２４年１月３１日（以下、「本件補正」という。）  
審尋：　　　平成２４年１０月１０日（発送日：同年同月１６日） 
審尋回答：　平成２４年１２月１８日 　　
  　
　　
２　補正の却下の決定
　
［補正の却下の決定の結論］
　本件補正を却下する。
　
［理由］
（１）補正の内容
  本件補正によって、請求項１は以下のように補正された。
　
（本件補正前）
「電気光学素子と、前記電気光学素子を制御する複数の薄膜トランジスタを１つの画素回路として、前記画素回路をマトリクス状に配置した表示アレイと、前記表示アレイの画素回路列に対応して配置され、各画素回路にデータ信号を供給するデータ線と、前記データ線を駆動するデータドライバと、各画素回路において前記データ線からのデータ信号の取り込みを制御する選択信号を供給する選択線と、前記選択線を駆動する選択ドライバと、
を有する表示装置において、
　前記選択ドライバは、行選択信号を順次シフトするシフトレジスタと、前記シフトレジスタ出力をイネーブルするイネーブル回路と、前記イネーブル回路を制御するｎ（２以上の整数）本のイネーブル制御線と、を有しており、
　前記イネーブル回路は、ｎ行毎に前記イネーブル制御線のいずれか一つの同じ線に接続され、
　前記画素回路は、水平走査方向において隣接する一対の画素回路が同一のデータ線に接続され、前記同一のデータ線に接続された隣接画素回路は互いに異なる選択線に接続され、
　前記選択ドライバの前記イネーブル回路は、前記シフトレジスタの出力をイネーブルする１水平ラインにつき２本一組のペアイネーブル制御線を有し、前記同一のデータ線に接続された隣接画素回路を別々にイネーブルする
ことを特徴とする表示装置。」
　
（本件補正後）
「電気光学素子と、前記電気光学素子を制御する複数の薄膜トランジスタを１つの画素回路として、前記画素回路をマトリクス状に配置した表示アレイと、前記表示アレイの画素回路列に対応して配置され、各画素回路にデータ信号を供給するデータ線と、前記データ線を駆動するデータドライバと、各画素回路において前記データ線からのデータ信号の取り込みを制御する選択信号を供給する選択線と、前記選択線を駆動する選択ドライバと、
を有する表示装置において、
　前記選択ドライバは、行選択信号を順次シフトするシフトレジスタと、前記シフトレジスタ出力をイネーブルするイネーブル回路と、前記イネーブル回路を制御するｎ（２以上の整数）本のイネーブル制御線と、を有しており、
　前記イネーブル回路は、ｎ行毎に前記イネーブル制御線のいずれか一つの同じ線に接続され、
　前記画素回路は、
一端が基準電位線に接続された保持容量と、ゲート端子がゲート線に接続され、ドレイン端子が前記データ線に接続され、ソース端子が前記保持容量の他端に接続されたデータ書き込み用のゲートトランジスタと、複数並列に配置されていて、前記電気光学素子に流れる電流をデジタル制御するドライブトランジスタとをそれぞれ有し、
　前記選択ドライバの前記イネーブル回路は、前記シフトレジスタの出力をイネーブルする１水平ラインにつき２本一組のペアイネーブル制御線を有し、前記同一のデータ線に接続された隣接画素回路を別々にイネーブルする
ことを特徴とする表示装置。」（下線部は、補正箇所を示す。）
　
　補正の内容は、上記のとおり、「画素回路」について、「一端が基準電位線に接続された保持容量と、ゲート端子がゲート線に接続され、ドレイン端子が前記データ線に接続され、ソース端子が前記保持容量の他端に接続されたデータ書き込み用のゲートトランジスタと、複数並列に配置されていて、前記電気光学素子に流れる電流をデジタル制御するドライブトランジスタとをそれぞれ有し、」と限定するものであって、この補正は特許請求の範囲の減縮を目的とする補正に該当する。
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本件補正発明」という。）が特許出願の際独立して特許を受けることができるものであるかについて以下に検討する。
　
（２）検討　
ア．引用例記載の事項・引用発明
　
　原査定の拒絶の理由に引用され、本願出願日前に頒布された刊行物である特開平２−２５３２３２号公報（以下「引用例１」という。）には、マトリクス形表示パネルの駆動回路の発明に関し、次の事項が図面とともに記載されている。
　
(a)「（従来の技術）
近年、ブラウン管に代ってマトリクス形表示パネルが盛んに利用されている。マトリクス形表示パネルには、液晶を用いたもの、ガス放電を用いたもの、エレクトロルミネッセンスを用いたもの等がある。中でも、低電圧駆動が可能で低消費電力、カラー化が容易等の点から液晶を用いたマトリクス形表示パネルが広く利用されるようになっている。」（第１頁右欄第２行〜第１０行）
　
(b)「（実施例）
　第１図は本発明に係る駆動回路の実施例を説明するための構成図で、全てのアドレス線が１辺に引き出された表示パネルの駆動に適用した場合を示す。
　図において、１はアクティブマトリクス形液晶表示パネルを示し、Ｃ１，Ｃ２・・・・・・Ｃｍは表示パネルの信号線、Ｒ１，Ｒ２・・・・・・Ｒｎはアドレス線を示す。この表示パネル１では、アドレス線Ｒ１，Ｒ２・・・・・・Ｒｎが表示パネルの一辺に引き出されている。なお、表示パネル１は、周知のアクティブマトリクス形液晶表示パネルと同様の構成であり詳細な説明は省略するが、基本的な構成としては、一方の基板に信号線ＣＩ，Ｃ２・・・・・・Ｃｍとアドレス線Ｒ１，Ｒ２・・・・・・Ｒｎが交差するように形成され、その交差部に薄膜トランジスタを介して画素電極が配置され、また他方の基板には共通電極が形成され、両基板間に液晶組成物を挟持してなる。
　表示パネル１の信号線Ｃ１，Ｃ２・・・・・・Ｃｍには信号線駆動回路２が、またアドレス線Ｒ１，Ｒ２・・・・・・Ｒｎにはアドレス線駆動回路３が接続されている。
　アドレス線駆動回路３は、シフトレジスタおよびゲート群ををしている。即ち、シフトレジスタ３１、第１の論理積（ＡＮＤ）回路群３４、第２の論理積（ＡＮＤ）回路群３５を有する。尚、３２はスタートパルス入力端子、３３はクロックパルス入力端子、Ｑｌ　，Ｑ２・・・・・・Ｑｋはシフトレジスタ３１の格段の出力端子、また３６，３７は第１の論理積（ＡＮＤ）回路群３４、第２の論理積（ＡＮＤ）回路群３５の制御入力端子である。」（第３頁左上欄第２行〜同右上欄第１２行）
　
　また、引用例１記載のマトリクス形表示パネルにおいて、信号線とアドレス線の交差部に配置された薄膜トランジスタが液晶やエレクトロルミネッセンス等の素子を駆動制御する画素回路を構成し、またそれらがマトリクス状に配置されて表示アレイを構成していることは明らかである。
　
　したがって、以上の記載から、引用例１には次の発明が記載されているものと認められる。
　
「液晶やエレクトロルミネッセンス等からなる素子と、前記素子を制御する複数の薄膜トランジスタを１つの画素回路として、前記画素回路をマトリクス状に配置した表示アレイと、前記表示アレイの画素回路列に対応して配置され、各画素回路に信号を供給する信号線と、前記信号線を駆動する信号線駆動回路と、各画素回路において前記信号線駆動回路からの信号の取り込みを制御する制御パルスを供給するアドレス線と、前記アドレス線を駆動するアドレス線駆動回路と、
を有する表示装置において、
　前記アドレス線駆動回路は、スタートパルスを順次シフトするシフトレジスタと、前記シフトレジスタ出力を受ける第１の論理積回路群及び第２の論理積回路群と、前記論理積回路群を制御する２本の制御入力端子と、を有しており、
　前記論理積回路群は、２行毎に前記制御入力端子のいずれか一つの同じ端子に接続される、
　ことを特徴とする表示装置。」（以下、「引用発明」という。）
  
イ．対比
　本件補正発明と引用発明とを対比する。
　引用発明における「液晶やエレクトロルミネッセンス等からなる素子と、前記素子を制御する複数の薄膜トランジスタを１つの画素回路として、前記画素回路をマトリクス状に配置した表示アレイと、前記表示アレイの画素回路列に対応して配置され、各画素回路に信号を供給する信号線と、前記信号線を駆動する信号線駆動回路と、各画素回路において前記信号線駆動回路からの信号の取り込みを制御する制御パルスを供給するアドレス線と、前記アドレス線を駆動するアドレス線駆動回路と、を有する表示装置」は、 本件補正発明の「電気光学素子と、前記電気光学素子を制御する複数の薄膜トランジスタを１つの画素回路として、前記画素回路をマトリクス状に配置した表示アレイと、前記表示アレイの画素回路列に対応して配置され、各画素回路にデータ信号を供給するデータ線と、前記データ線を駆動するデータドライバと、各画素回路において前記データ線からのデータ信号の取り込みを制御する選択信号を供給する選択線と、前記選択線を駆動する選択ドライバと、を有する表示装置」に相当する。
　同様に、引用発明において「前記アドレス線駆動回路は、スタートパルスを順次シフトするシフトレジスタと、前記シフトレジスタ出力を受ける第１の論理積回路群及び第２の論理積回路群と、前記論理積回路群を制御する２本の制御入力端子と、を有しており、前記論理積回路群は、２行毎に前記制御入力端子のいずれか一つの同じ端子に接続され」ていることは、 本件補正発明での「前記選択ドライバは、行選択信号を順次シフトするシフトレジスタと、前記シフトレジスタ出力をイネーブルするイネーブル回路と、前記イネーブル回路を制御するｎ（２以上の整数）本のイネーブル制御線と、を有しており、前記イネーブル回路は、ｎ行毎に前記イネーブル制御線のいずれか一つの同じ線に接続され」ていることに相当する。
　
　したがって、引用発明と本件補正発明とは、
「電気光学素子と、前記電気光学素子を制御する複数の薄膜トランジスタを１つの画素回路として、前記画素回路をマトリクス状に配置した表示アレイと、前記表示アレイの画素回路列に対応して配置され、各画素回路にデータ信号を供給するデータ線と、前記データ線を駆動するデータドライバと、各画素回路において前記データ線からのデータ信号の取り込みを制御する選択信号を供給する選択線と、前記選択線を駆動する選択ドライバと、
を有する表示装置において、
　前記選択ドライバは、行選択信号を順次シフトするシフトレジスタと、前記シフトレジスタ出力をイネーブルするイネーブル回路と、前記イネーブル回路を制御するｎ（２以上の整数）本のイネーブル制御線と、を有しており、
　前記イネーブル回路は、ｎ行毎に前記イネーブル制御線のいずれか一つの同じ線に接続され、」ることを特徴とする表示装置である点で一致し、以下の点で相違する。
　　
・相違点１
　本件補正発明では、
「水平走査方向において隣接する一対の画素回路が同一のデータ線に接続され、前記同一のデータ線に接続された隣接画素回路は互いに異なる選択線に接続され、」ており、また、
「前記選択ドライバの前記イネーブル回路は、前記シフトレジスタの出力をイネーブルする１水平ラインにつき２本一組のペアイネーブル制御線を有し、前記同一のデータ線に接続された隣接画素回路を別々にイネーブルする」
　ようにされているのに対し、引用発明においてはそのような構成はとられていない点。
                  　
・相違点２
　本件補正発明では、その画素回路が、
「一端が基準電位線に接続された保持容量と、ゲート端子がゲート線に接続され、ドレイン端子が前記データ線に接続され、ソース端子が前記保持容量の他端に接続されたデータ書き込み用のゲートトランジスタと、複数並列に配置されていて、前記電気光学素子に流れる電流をデジタル制御するドライブトランジスタとをそれぞれ有し、」
　ているとされているのに対し、引用発明においては画素回路の具体的な構成が不明である点。
　　
ウ．判断
（ア）まず、前記相違点１について検討する。
　
　原査定の拒絶の理由に引用され、本願出願日前に頒布された刊行物である特開平１０−１４２５７８号公報（以下「引用例２」という。）及び特開平２−４２４２０号公報（以下「引用例３」という。）には、それぞれ次の事項が図面とともに記載されている。
　
(a)引用例２
「【００３０】Ａ．第１の実施形態
図１は、この発明の第１の実施形態であるアクティブマトリックス型液晶表示装置の構成を示す平面図である。前掲図１０と同様、破線表示の各矩形は画素行列ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）を構成する個々の画素を表している。
【００３１】前掲図１０のアクティブマトリックス型液晶表示装置は、画素行列ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）の各列毎に１本ずつデータ線Ｄｊを有しており、かつ、各行毎に１本ずつゲート線Ｇｊを有していた。
【００３２】これに対し、本実施形態に係るアクティブマトリックス型液晶表示装置では、画素行列ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）を各々２列ずつに区切るようにｎ／２本のデータ線が形成されており、各データ線は各々の両側の２ｍ個の画素のＴＦＴ１のソース端子に接続されている。図１ではこれらのうち３本のデータ線Ｄｊ−２，Ｄｊ，Ｄｊ＋２が例示されている。
【００３３】また、画素行列ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）の各行については、各行を構成するｎ個の画素を両側から挟むように第１のゲート線ＧＡｉ（ｉ＝１〜ｍ）および第２のゲート線ＧＢｉ（ｉ＝１〜ｍ）が各々形成されている。各行を構成するｎ個の画素は、上記のｎ／２本のデータ線によって区切られ、各データ線間には画素が２個ずつ挟まれた状態となっているが、第１および第２の各ゲート線はこれらの各データ線間を交互に分担し、各データ線間の２画素のＴＦＴ１へのゲート電圧の供給を行う。また、各行に設けられた第１および第２のゲート線は、隣接した各行間で異なったデータ線間を分担し、各データ線間の画素のＴＦＴ１へのゲート電圧の供給を行っている。
【００３４】例えば第ｉ行に着目すると、データ線Ｄｊ−２およびＤｊ間の２個の画素ＰＸ（ｉ，ｊ−１），ＰＸ（ｉ，ｊ）に対しては第２のゲート線ＧＢｉによりゲート電圧の供給が行われ、その隣りのデータ線ＤｊおよびＤｊ＋２間に挟まれた２個の画素ＰＸ（ｉ，ｊ＋１），ＰＸ（ｉ，ｊ＋２）に対しては第１のゲート線ＧＡｉによりゲート電圧の供給が行われる。
【００３５】一方、第ｉ行の隣りの第ｉ−１行においては、データ線Ｄｊ−２およびＤｊ間の２個の画素に対しては第１のゲート線ＧＡｉ−１によりゲート電圧の供給が行われ、その隣りのデータ線ＤｊおよびＤｊ＋２間に挟まれた２個の画素に対しては第２のゲート線ＧＢｉ−１によりゲート電圧の供給が行われるのである。第ｉ＋１行についても同様である。
【００３６】次に本実施形態の動作について説明する。本実施形態では、第１および第２の各ゲート線を各フィールド周期間で交互に走査するインターレース方式の走査により、２フィールド周期を要して１画面分の画像表示が行われる。すなわち、例えば奇数フィールド周期においては、第１のゲート線ＧＡｉ（ｉ＝１〜ｍ）に一定時間ずつゲート電圧が順次印加される。また、各ゲート線にゲート電圧が印加される期間、ｎ／２本のデータ線を介し、各ゲート線に接続されたｎ／２個の画素に信号電圧が各々出力される。すなわち、図１に示す例では、ゲート線ＧＡｉにゲート電圧が印加されている期間、データ線Ｄｊ−２，Ｄｊ，Ｄｊ＋２を介し、ゲート線ＧＡｉに接続された画素ＰＸ（ｉ，ｊ−２），ＰＸ（ｉ，ｊ＋１），ＰＸ（ｉ，ｊ＋２）に信号電圧が各々供給されるのである。この結果、奇数フィールド周期においては、ｍ行ｎ列の各画素のうちゲート線ＧＡ（ｉ）（ｉ＝１〜ｎ）に接続された半分の画素に信号電圧の書込が行われる。
【００３７】そして、次の偶数フィールド周期においては、第２のゲート線ＧＢｉ（ｉ＝１〜ｍ）に一定時間ずつゲート電圧が順次印加される。また、各ゲート線へのゲート電圧の印加が行われる期間、ｎ／２本のデータ線を介し、各ゲート線に接続されたｎ／２個の画素に信号電圧が印加される。この結果、偶数フィールド周期においては、ゲート線ＧＢ（ｉ）（ｉ＝１〜ｎ）に接続された他の半分の画素に対する信号電圧の書込が行われる。
【００３８】このように本実施形態によれば、２フィールド周期を要して１画面分の信号電圧がｍ行ｎ列の全画素に書き込まれるため、１画面分の画像が完全な形で表示される。」
　
(b)引用例３
「〔実施例〕
　本発明の一実施例の構成を第１図に示す。
　１は垂直走査機能部４を基板上に形成したアクティブマトリクス表示パネル、２は水平走査回路、３は制御回路である。以下、第１図の実施例を、画像表示信号Ｖｉとして例えばＮＴＳＣ方式テレビ信号をとり上げ、第２図に示す動作波形例を用いて説明する。
　水平走査回路２はシフトレジスタ２１と、サンプルホールド回路制御入力選択回路２２、スイッチとコンデンサから成るＡ，Ｂ，Ｃ，Ｄのサンプルホールド回路、スイッチ２３、出力バッファ２４で構成される。第１水平周期において、サンプルホールド回路ＡとＣが互いに位相差を持ってサンプリング動作に入り、画像表示信号Ｖｉからそれぞれ第１行の画素電極Ｅ１１とＥ１２に対応する信号をサンプリングする。このサンプリングされた信号は、スイッチ２３により、続く第２水平周期の前半と後半に、バッファ２４を通して、信号線Ｄｒｌに出力される。信号線Ｄｒ１に出力されるタイミングと同期して、第２水平周期の前半で走査線Ｇａ１、後半で走査線Ｇａ２が選択されると、第１行の画素電極Ｅ１１とＥ１２に各々の画素位置に対応した画像信号が書き込まれ、表示することができる。」（第３頁左上欄第１６行〜同右上欄第２０行目）
　　
　以上の記載から明らかなように、電気光学素子を用いたアクティブマトリクス型表示パネルにおいて、「水平走査方向において隣接する一対の画素回路が同一のデータ線に接続され、前記同一のデータ線に接続された隣接画素回路は互いに異なる選択線に接続され、」ている構成は周知技術であり、これを引用発明に採用することは当業者が容易になし得たものである。また、それにより当業者の容易に予想し得ない特段の効果が生じるとも認められない。
　そして、この「同一のデータ線に接続された隣接画素回路」が同時に選択駆動されては画素毎にデータを供給できないことが明らかであるから、上記周知技術を引用発明に採用する際には、表示アレイの１行に対してアドレス線（選択線）を２本設け、それと共に論理積回路とそれを制御する制御入力端子とも２つ設けるようになすことは、当業者が容易に想到し得たものに過ぎず、その構成は本件補正発明の「前記選択ドライバの前記イネーブル回路は、前記シフトレジスタの出力をイネーブルする１水平ラインにつき２本一組のペアイネーブル制御線を有し、前記同一のデータ線に接続された隣接画素回路を別々にイネーブルする」構成に相当するものである。　　
　
（イ）次に、前記相違点２について検討する。
　
　平成２４年１０月１０日付けの審尋においてその内容が示された、平成２４年９月７日付け前置報告書に引用され、本願出願日前に頒布された刊行物である特開２００２−２３６９７号公報（以下「引用例４」という。）、特開２０００−２２１９０３号公報（以下「引用例５」という。）、及び特開２００４−６３４２号公報（以下「引用例６」という。）には、それぞれ次の事項が図面とともに記載されている。
　
(a)引用例４
「【００８５】また本発明ではＥＬ駆動用ＴＦＴとして、第１のＥＬ駆動用ＴＦＴと第２のＥＬ駆動用ＴＦＴとが並列に設けられている。これによって、ＥＬ駆動用ＴＦＴの活性層を流れる電流によって発生した熱の放射を効率的に行うことができ、ＥＬ駆動用ＴＦＴの劣化を抑えることができる。また、ＥＬ駆動用ＴＦＴのしきい値や移動度などの特性のばらつきによって生じるドレイン電流のばらつきを抑えることができる。」
　
(b)引用例５
「【００４２】ところが、本発明のように、有機ＥＬ素子を駆動するＴＦＴを各表示画素において２つのＴＦＴを設けると、例え一方のＴＦＴが特性がばらついていて例えばオン電流が低い場合であっても有機ＥＬ素子に供給される電流は従来のようにＴＦＴの特性ばらつきがすぐに影響することはない。即ち、例えば２つのＴＦＴのうち、一方のＴＦＴのオン電流が低く流れる電流値がｉ／２であったとしても、２つのＴＦＴによって有機ＥＬ素子に流れる電流値は３ｉ／２となり、従来のようにＴＦＴの特性がすぐに影響することがない。」
　
(c)引用例６
「【００４０】
前記スイッチング素子ＴＳは、駆動素子ＴＤと電気的に連結され、前記駆動素子ＴＤは複数個の薄膜トランジスタＴ１〜Ｔｎを並列で連結して構成する。このとき前記複数個の薄膜トランジスタＴ１〜Ｔｎ各々のソース電極１０９は有機電界発光ダイオードＤＥＬの第１電極と電気的に連結されて有機電界発光ダイオードＤＥＬの第２電極は電源配線１０６と電気的に連結して構成する。」
　
　以上の記載から明らかなように、電気光学素子を用いたアクティブマトリクス型表示パネルにおける画素回路の構成として、「保持容量と、ゲート端子がゲート線に接続され、ドレイン端子が前記データ線に接続され、ソース端子が前記保持容量の他端に接続されたデータ書き込み用のゲートトランジスタと、複数並列に配置されていて、前記電気光学素子に流れる電流をデジタル制御するドライブトランジスタとをそれぞれ有し、」ている構成は周知技術であり、これを引用発明に採用することは当業者が容易になし得たものであるし、それにより当業者の容易に予想し得ない特段の効果が生じるとも認められない。
　また、保持容量の一端を基準電位に接続させてもよいことは、引用例６（図２，３）や特開２００４−９３６４８号公報（特に段落【００２０】，【００４５】及び図５を参照のこと）、国際公開WO０３／０６７３１６（特にFIG.2及びその説明を参照のこと）にも記載されているように周知技術であって、これを採用するか否かは、画素回路の具体的な設計に際して適宜選択されるべき設計事項に過ぎないといえる。
　
（ウ）まとめ
　したがって、本件補正発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（３）請求人の主張について
　審判請求人は、上記の審尋回答において概略、以下のような主張を行っているので、これを検討する。
　
ア．請求人の主張の概要
「・・・審査官殿が新たに引用されたこれら引用文献４ないし７には、複数のドライブトランジスタを並列に設ける画素回路が記載されていますが、複数のドライブトランジスタを並列に設けた点では共通するものの、画素回路は異なります。 
　まず、引用文献４の・・・コンデンサ１１２は、一端が電源供給線Ｖ１，Ｖ２，・・・，Ｖｘに接続されており・・・
　また、引用文献５の・・・保持容量７０は、一端が駆動電源線５３に接続されており・・・ 
　また、引用文献６の・・・ストレージキャパシタＣＳＴは、一端が複数個の薄膜トランジスタＴ１−Ｔｎの駆動ドレイン電極１１０に接続されており、本願発明の図２に示すように、駆動制御ＴＦＴ２０２のドレイン電極ではなく、基準電位線２１２に接続された保持容量２０４とは明らかに異なります。 
　・・・このように、本願発明の画素回路の、「一端が基準電位線に接続された保持容量」については、引用文献４ないし７のいずれにも見られなく、周知技術ではないこと明らかであります。 
　また、本願発明の「保持容量」は、明細書段落００３７に記載の如く、「全画素で共有している基準電位線」に接続されており、このような特徴についても引用文献４ないし７のいずれには見られなく、周知技術ではないこと明らかであります。 
　・・・したがって、出願人は、上記の如く、前置報告書でのご指摘に基づき、引用文献４ないし７の画素回路と相違点をさらに明確にすべく、下記のように特許請求の範囲を補正したので、補正の機会を与えて頂きたくお願いします。 　
 「［書類名］特許請求の範囲 
 ［請求項１］ 
 　電気光学素子と、・・・
 　前記画素回路は、一端が全画素で共有している基準電位線に接続された保持容量と、・・・
 ことを特徴とする表示装置。 ・・・」 
　
 　（３）むすび 
 　以上のとおり、本願発明は、新たに引用された引用文献４なし７のいずれにも開示または示唆のない画素回路を有することが明らかなので、特許法第２９条第２項の規定にかかわらず、特許を受けることができるものであります。 
 　また、本願発明の特許請求の範囲については上述した様に補正すべきものであり、補正の機会を与えて頂きたくお願いします。  」
　
イ．検討
　上記のように、審判請求人は、本件補正発明が、「一端が基準電位線に接続された保持容量」を備えるものであって引用発明とは相違する旨を主張している。しかしながら、上記「（２）検討」の「ウ．判断　（イ）」において説示したとおり、保持容量の一端を基準電位に接続させてもよいことは周知技術であって、これを採用するか否かは、画素回路の具体的な設計に際して適宜選択されるべき設計事項に過ぎない。
　なお、請求人は上記審尋回答において、「引用文献６の・・・ストレージキャパシタＣＳＴは、一端が複数個の薄膜トランジスタＴ１−Ｔｎの駆動ドレイン電極１１０に接続されて」いると主張しているが、引用例６の図３の記載から見て、明らかにストレージキャパシタＣＳＴは、薄膜トランジスタＴ１−Ｔｎと共に、代表的な基準電位の一つである接地電位に接続されており、該主張を認める余地は無い。
　また、請求人は、基準電位線を「全画素で共有している」ものとする補正案を提示して、そのような特徴は引用文献４ないし７のいずれにも見られない旨の主張をおこなっている。しかしながら、仮にそのような補正を受け入れたとしても、そもそも接地電位のような基準電位を供給する場合には、装置全体で共有する基準電位の供給源を設けることが一般的な構成であることを考慮すると、基準電位線を「全画素で共有している」ものとする程度のことは設計事項とせざるを得ない。
　
　したがって、審判請求人の主張は採用できない。
　　
（４）まとめ
　以上のとおり、本件補正発明は、独立して特許を受けることができるものではない。よって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
３　本願発明について
（１）本願発明
　本件補正は前記のとおり却下されたので、本願の請求項１に係る発明は、補正１によって補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１に記載された事項により特定されるとおりのものと認められるところ、その請求項１に係る発明は次のとおりである。
　なお、補正２は、原審において却下された。
　　　
「電気光学素子と、前記電気光学素子を制御する複数の薄膜トランジスタを１つの画素回路として、前記画素回路をマトリクス状に配置した表示アレイと、前記表示アレイの画素回路列に対応して配置され、各画素回路にデータ信号を供給するデータ線と、前記データ線を駆動するデータドライバと、各画素回路において前記データ線からのデータ信号の取り込みを制御する選択信号を供給する選択線と、前記選択線を駆動する選択ドライバと、
を有する表示装置において、
　前記選択ドライバは、行選択信号を順次シフトするシフトレジスタと、前記シフトレジスタ出力をイネーブルするイネーブル回路と、前記イネーブル回路を制御するｎ（２以上の整数）本のイネーブル制御線と、を有しており、
　前記イネーブル回路は、ｎ行毎に前記イネーブル制御線のいずれか一つの同じ線に接続され、
　前記画素回路は、水平走査方向において隣接する一対の画素回路が同一のデータ線に接続され、前記同一のデータ線に接続された隣接画素回路は互いに異なる選択線に接続され、
　前記選択ドライバの前記イネーブル回路は、前記シフトレジスタの出力をイネーブルする１水平ラインにつき２本一組のペアイネーブル制御線を有し、前記同一のデータ線に接続された隣接画素回路を別々にイネーブルする
ことを特徴とする表示装置。」（以下、「本願発明」という。）
　　
（２）原査定の拒絶の理由
　原査定の拒絶の理由は、本願の特許請求の範囲に記載の各発明は、本願の出願前に国内又は外国において頒布された刊行物である引用文献１ないし引用文献５に記載された発明に基づいて当業者が容易に発明をすることができた、というものである。
　
（３）引用例記載の事項・引用発明
　原査定の拒絶の理由に引用された引用文献１ないし引用文献３は、上記の引用例１ないし引用例３に相当し、その記載事項、引用発明及び周知技術は、前記「２　補正の却下の決定」の「（２）検討」に記載したとおりである。
  　
（４）対比・判断
　本願発明は、前記「２　補正の却下の決定」の「（１）補正の内容」で検討した本件補正発明から、「画素回路」に関する限定を省いたものである。
　そうすると、本願発明の発明特定事項をすべて含み、さらに他の発明特定事項を減縮したものに相当する本件補正発明が、前記「２　補正の却下の決定」の「（２）検討」における「ウ．判断」に記載したとおり、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
（５）むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものである。
　したがって、他の請求項に係る発明について審理するまでもなく、本願は拒絶すべきものである。
　
　よって、結論のとおり審決する。