【事件の表示】
　特願２００８−５１６７７１「強誘電体メモリ・デバイスの作製方法」拒絶査定不服審判事件〔平成１８年１２月２１日国際公開、ＷＯ２００６／１３５２４６、平成２０年１２月　４日国内公表、特表２００８−５４４５１９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、２００６年　６月　８日（パリ条約による優先権主張外国庁受理２００５年　６月１４日、ノルウェー）を国際出願日とする出願であって、平成２３年６月２１日付けの拒絶理由通知に対して、同年１０月１８日に手続補正書及び意見書が提出されたが、同年１１月４日付けで拒絶査定がされ、これに対し、平成２４年３月１２日に拒絶査定不服審判の請求がされたものである。
　
　
第２　本願発明に対する判断
１　本願発明
　本願の請求項１〜１６に係る発明は、平成２３年１０月１８日に提出された手続補正書により補正された特許請求の範囲の請求項１〜１６に記載された事項により特定されるとおりのものであるところ、その内、請求項１に係る発明（以下、「本願発明」という。）は、次のとおりのものである。
　
【請求項１】
「強誘電体パッシブ・メモリ・デバイスの作製における方法であって、メモリ・デバイスは、強誘電体ポリマーの薄膜のパターニングされた、あるいは、パターニングされていない層中に定義された強誘電体メモリ・セルのアレイと、強誘電体層の両面にそれぞれ接触するように設けられた第１および第２の電極組とを含み、第１の組の１つの電極と第２の組の１つの電極との交差する場所でそれらの間の強誘電体ポリマー中に強誘電体メモリ・セルが定義され、それによってメモリ・セルに接触する電極に適切な電圧を供給することによってメモリ・セルの分極状態をセットでき、セットされた分極状態をスイッチおよび検出することができるようになっており、メモリ・デバイスは、絶縁性基板上に設けられており、
　本方法は、
　ａ）第１の印刷手段を用いて絶縁性基板上に第１の印刷インクで第１の電極層を印刷し、それによって第１の組の電極を形成するためと、
　ｂ）第２の印刷手段を用いて第１の電極層上に第２の印刷インクでメモリ材料のパターニングされた、あるいは、パターニングされていない層を印刷し、
　ｃ）第３の印刷手段を用いてメモリ層上に第３の印刷インクで第２の電極層を印刷し、それによって第２の組の電極を形成するための連続した工程を含み、およびそれによって、工程ａ）、ｂ）およびｃ）のうちの１又は複数の工程での印刷が、インクジェット印刷、凹版印刷、スクリーン印刷、フレキソ印刷、オフセット印刷、スタンプ印刷、グラビア印刷、電子写真印刷、ソフト・リソグラフィ、ワックス・ジェット印刷又は任意のサーマル又はレーザ励起の印刷プロセスによって、これら単独で又は組合せによって実行されることを特徴とする方法。」
　
２　原査定の拒絶の理由で引用された刊行物
   原査定の拒絶の理由において、請求項１に係る発明に対して引用された刊行物は、次の３件である。
　　刊行物１：特表２００４−５１５０５５号公報
　　刊行物２：国際公開第０３／１０７４２６号
　　刊行物３：特開２００１−１２７２５９号公報
　
３　刊行物１の記載事項、刊行物１に記載された発明と、刊行物２、刊行物３の各記載事項
（１）　原査定の拒絶の理由に引用された、本願の優先権主張日前に日本国内において頒布された刊行物である特表２００４−５１５０５５号公報（以下、「刊行物１」という。）には、「強誘電性メモリ回路及びその製造方法」（発明の名称）に関して、図１〜図４とともに、次の記載がある。（なお、下線は、当審が引いたものである。以下同様。）
　
　　ア　特許請求の範囲
・「【請求項１】
強誘電性重合体薄膜の形態をした強誘電性メモリセル（Ｆ）、及び前記強誘電性メモリセル（Ｆ）と、その両側の表面に夫々接触する第一及び第二電極（Ｅ
１
；Ｅ
２
）を有し、前記セルの分極状態が、前記電極（Ｅ
１
；Ｅ
２
）に適当な電圧を印加することにより設定、切り替え、又は検出することができる、強誘電性メモリ回路（Ｃ）において
前記電極（Ｅ
１
；Ｅ
２
）の少なくとも一方が、少なくとも一つの接触層（Ｐ
１
；Ｐ
２
）で、前記メモリセル（Ｃ）と接触する伝導性重合体からなる少なくとも一つの接触層（Ｐ
１
；Ｐ
２
）
前記電極（Ｅ
１
；Ｅ
２
）の少なくとも一方が、伝導性重合体接触層（Ｐ
１
；Ｐ
２
）だけからなる
・「【請求項９】
強誘電性メモリ回路（Ｃ）が同様な回路のマトリックス・アドレス可能な配列体としてメモリ回路を形成し、メモリ回路（Ｃ）のメモリセル（Ｆ）が強誘電性重合体薄膜のグローバル層（Ｇ）の中の一部分を形成し、第一及び第二電極（Ｅ
１
；Ｅ
２
）が、夫々第一及び第二電極部材の一部分を形成し、各電極部材が複数の平行帯状電極（Ｅ
１
；Ｅ
２
）を有し、第二電極部材の電極（Ｅ
２
）が、前記第一電極部材の電極（Ｅ
１
）に対し或る角度に、好ましくは直角に配向し、前記強誘電性重合体薄膜グローバル層（Ｇ）が前記電極部材間に挟まれており、前記強誘電性メモリセル（Ｆ）が前記強誘電性重合体薄膜中に、前記第一電極部材の電極（Ｅ
１
）と、前記第二電極部材の電極（Ｅ
２
）との夫々交差部の所に定められており、前記電極部材及び前記強誘電性重合体薄膜によりメモリセル（Ｆ）と共に形成された前記配列体がマトリックス・アドレス可能集積受動強誘電性メモリ装置を形成
【請求項１０】
メモリ回路（Ｃ）が、強誘電性重合体薄膜の形態の強誘電性メモリセル（Ｆ）、及び前記強誘電性メモリセル（Ｆ）と、その両側の表面で夫々接触した第一及び第二電極（Ｅ
１
；Ｅ
２
）を有し、前記セルの分極状態を、前記電極（Ｅ
１
；Ｅ
２
）に適当な電圧を印加することにより設定、切り替え、又は検出することができ、前記メモリ回路（Ｃ）が絶縁基体（Ｓ）の上に与えられている強誘電性メモリ回路（Ｃ）の製造方法において、前記基体上に伝導性重合体薄膜の第一接触層を堆積し、次に前記第一接触層の上に強誘電性重合体薄膜を堆積し、次に前記強誘電性重合体薄膜の一番上の所に第二接触層を堆積する
・「【請求項１２】
回転被覆により伝導性重合体薄膜を堆積する
【請求項１３】
回転被覆により、第一接触層の上に強誘電性重合体薄膜を堆積する
・「【請求項１５】
強誘電性重合体薄膜の一番上に伝導性重合体薄膜の第二接触層を堆積する、請求項１０に記載の方法。」
　
　　イ　実施の形態に関する記載
・「【００２０】
本発明による
メモリ回路Ｃの第一の態様が図２ａに示されており、それは図１の従来法のメモリ回路と同様であるが、下の電極Ｅ
１
の所で、金属フイルムＭ
１
が今度は伝導性重合体の薄膜Ｐ
１
によって置き換えられているが、上の電極Ｅ
２
は金属フイルム電極としてそのまま
【００２１】
図２ｂには本発明によるメモリ回路Ｃの第二の態様が示されており、この場合電極Ｅ
１
、Ｅ
２
の両方の電極が伝導性重合体の薄膜Ｐ
１
、Ｐ
２
として実現されており、どちらの場合でも同じか又は異なる伝導性重合体にする
【００２５】
従来、当業者に知られているように、
従来法のメモリセルは、図３に示した種類のマトリックス・アドレス可能受動強誘電性メモリ装置中のメモリセルとして適用することができ、この場合、そのメモリ材料、即ち、強誘電性薄膜は、グローバル層Ｇとして与えられている
同様な層（Ｇ）を有する受動マトリックス強誘電性メモリ装置は、図２ａ〜２ｅに示した態様のメモリ回路のいずれでも組み込むことができる
メモリ装置は、グローバル層Ｇ中に与えられ且つメモリ回路Ｃ中のメモリ材料として用いられている強誘電性薄膜重合体を有する。更に、メモリ装置は、強誘電性薄膜重合体のグローバル層Ｇに接する帯状の平行な下の電極Ｅ
１
の形をした第一電極部材を有する。同様な電極Ｅ
２
の第二電極部材は、今度は強誘電性薄膜重合体の一番上に与えられているが、帯状平行電極Ｅ
２
は、第一電極部材の電極Ｅ
１
に対し或る角度に、好ましくは直角に配向している
図４ａは、図３のマトリックス・アドレス可能受動メモリ装置の、線Ｘ−Ｘに沿ってとった断面を示している
【００２６】
図３及び図４ａに示したメモリ装置では、第二電極部材の電極Ｅ
２
と、第一電極部材Ｅ
１
との重なった交差部が、夫々の図３及び４ａに示したように、それらの間の強誘電性重合体薄膜の体積中のメモリセルＦを定める。従って、本発明によるメモリ回路Ｃは、図３、４ａに描いたように、強誘電性メモリ材料Ｆ及び電極Ｅ
１
、Ｅ
２
を有する完全なメモリ配列体の一部分を形成するが、今度はメモリ回路の電極Ｅ
１
；Ｅ
２
のみならず、そのメモリ材料Ｆが、全て電極Ｅ
１
、Ｅ
２
と、図３の強誘電性メモリ装置にグローバルに適用されたメモリ材料Ｆとの夫々境界が定められた部分を形成している
【００２７】
図４ｂは、図３又は図４ａで強調されているように、マトリックス・アドレス可能受動強誘電性メモリ装置に用いられたメモリ回路Ｃを詳細に示している。この場合のメモリ回路Ｃは、図２ｃの態様か、又は図２ｄの態様に相当することが分かるであろう。換言すれば、下の電極Ｅ１は金属フイルムＭ１及び伝導性重合体Ｐ１の接触層を有するが、上の電極Ｅ２は、今度は金属フイルムＭ２又は伝導性重合体Ｐ２になっていてもよい。勿論、
図３又は図４ａに示したマトリックス・アドレス可能メモリ装置で、図２ａ〜２ｅに描いた態様のいずれかを用いることを排除するものではない
【００２８】
次に本発明を一般的用語を用いて論ずる。本発明によるメモリ回路Ｃは、伝導性重合体で覆われた基体上の強誘電性重合体薄膜を有する。本発明の一つの態様によれば、
伝導性ポリチオフェンのような軟質伝導性重合体を
珪素ウエーハ上に堆積させる
強誘電性重合体、例えば、ポリフッ化ビニリデン・トリフルオロエチレン共重合体（ＰＶＤＦ−ＴＦＥ）の薄膜を、次に例えば回転被覆により基体上に堆積
伝導性重合体は下の電極として用い
【００２９】
本発明の
メモリセル中の電極として伝導性重合体を導入することは、フイルムの堅さを減少
【００３０】
本発明では、用いることができる伝導性重合体には、ドープしたポリピロール（ＰＰｙ）及びそれらのドープした誘導体、ドープしたポリアニリン及びそれらのドープした誘導体、及びドープしたポリチオフェン及びそれらのドープした誘導体が含まれるが、それらに限定されるものではない。
【００３１】
本発明で用いることができる強誘電性重合体には、ポリフッ化ビニリデン（ＰＶＤＦ）及びそのトリフルオロエチレンとの共重合体（ＰＶＤＦ−ＴＦＥ）、共重合体又はＰＶＤＦ−ＴＦＥのいずれかに基づく三元重合体、奇数番号のナイロン又はシノポリマーのような他の強誘電性重合体が含まれるが、それらに限定されるものではない。。」
　
　　ウ　実施例に関する記載
・「【００３４】
例１
この例では、
ＰＥＤＯＴ〔ポリ（３，４−エチレンジオキシチオフェン）〕と呼ばれる伝導性重合体を、薄膜を有するメモリ回路中の強誘電性重合体の電極の一つとして用いる
既製溶液を回転被覆することにより製造する
【００３５】
・・・(略)・・・伝導性ＰＥＤＯＴフイルムの上に、強誘電性薄膜、この場合には８０ｎｍ厚のものを回転被覆法により堆積
【００３６】
・・・(略)・・・
【００３９】
例３
金属化基体（即ち、白金、チタン、又はアルミニウムのフイルムで覆われた珪素ウエーハ）の上か、又は
バイトロンＰ溶液を回転被覆することにより形成した強誘電性薄膜の上に、伝導性重合体電極層を堆積
【００４０】
強誘電性重合体を溶解するために適当な溶媒を用いる。・・・(略)・・・９０ｎｍ厚の
強誘電性フイルムを得るために、３８００ｒｐｍの回転速度を用いた
【００４１】
強誘電性重合体フイルムの上に、第二のＰＥＤＯＴ−ＰＳＳ伝導性重合体層を形成する
　
　　エ　図２ａ及び図２ｂ並びに図３及び図４ａについて
　図２ａは、刊行物１に記載された発明による強誘電性メモリ回路（Ｃ）の第一の態様を示し、【００２０】の記載を参酌すれば、強誘電性メモリセル（Ｆ）の下側の表面に接触する第一電極（Ｅ１）を伝導性重合体の薄膜Ｐ１とし、上側の表面に接触する第二電極（Ｅ２）を金属フイルムＭ２としていることが、また、図２ｂは、刊行物１に記載された発明による強誘電性メモリ回路（Ｃ）の第二の態様を示し、【００２１】の記載を参酌すれば、強誘電性メモリセル（Ｆ）の両側の表面に各々接触する第一電極（Ｅ１）及び第二電極（Ｅ２）を、伝導性重合体の薄膜Ｐ１、Ｐ２としていることが看取できる。
　一方、図３として、複数の第一電極（Ｅ１）が横方向に間隔を開けて並べられ、複数の第二電極（Ｅ２）が縦方向に間隔を開けて並べられ、複数ある第一電極（Ｅ１）と第二電極（Ｅ２）との各交差部をメモリ回路Ｃとして示されている装置の模式的平面図が、図４ａとして、図３のＸ−Ｘに沿って採った断面図であって、第３図も参照すれば、絶縁基材（Ｓ）の上に、第１電極Ｅ１を介してグローバル層（Ｇ）が全面に形成されていることが看取できる。そして、図３及び図４ａのメモリ回路（Ｃ）に関して、【００２５】に「層（Ｇ）を有する受動マトリックス強誘電性メモリ装置は、図２ａ〜２ｅに示した態様のメモリ回路のいずれでも組み込むことができる」こと、及び【００２７】に、「図３又は図４ａに示したマトリックス・アドレス可能メモリ装置で、図２ａ〜２ｅに描いた態様のいずれかを用いることを排除するものではない」ことが、説明されている。
　
（２）刊行物１に記載された発明
　上記ア及び上記摘記事項（１）ア〜（１）ウによれば、刊行物１には、次の発明（以下、「引用発明」という。）が開示されているといえる。
　
「強誘電性メモリ回路（Ｃ）が強誘電性重合体薄膜の形態をした強誘電性メモリセル（Ｆ）、及び前記強誘電性メモリセル（Ｆ）の両側の表面に各々接触する第一電極（Ｅ１）及び第二電極（Ｅ２）を有し、前記強誘電性メモリ回路（Ｃ）が同様な回路のマトリックス・アドレス可能な配列体として形成されるマトリックス・アドレス可能受動強誘電性メモリ装置の製造方法であって、
　前記マトリックス・アドレス可能受動強誘電性メモリ装置に配列された各前記強誘電性メモリ回路（Ｃ）の前記強誘電性メモリセル（Ｆ）が強誘電性重合体薄膜のグローバル層（Ｇ）の中の一部分を形成し、前記第一電極（Ｅ１）及び前記第二電極（Ｅ２）が、各々第一電極部材及び第二電極部材の一部分を形成し、前記第一電極部材及び第二電極部材がそれぞれ複数の平行帯状電極を有し、
　前記第二電極部材の前記第二電極（Ｅ２）が、前記第一電極部材の前記第一電極（Ｅ１）に対し或る角度に、好ましくは直角に配向し、前記強誘電性重合体薄膜のグローバル層（Ｇ）が前記第一電極部材及び第二電極部材間に挟まれており、前記強誘電性メモリセル（Ｆ）が前記強誘電性重合体薄膜のグローバル層（Ｇ）中に、前記第一電極部材の前記第一電極（Ｅ１）と、前記第二電極部材の前記第二電極（Ｅ２）との各々交差部の所に定められており、前記第一電極部材及び第二電極部材及び前記強誘電性重合体薄膜のグローバル層（Ｇ）により前記強誘電性メモリセル（Ｆ）と共に前記マトリックス・アドレス可能な配列体が形成され、
　前記強誘電性メモリセル（Ｆ）の分極状態を、前記第一電極部材の前記第一電極（Ｅ１）と、前記第二電極部材の前記第二電極（Ｅ２）とに適当な電圧を印加することにより設定、切り替え、又は検出することができ、前記強誘電性メモリ回路（Ｃ）が絶縁基体（Ｓ）の上に与えられており、
　前記絶縁基体（Ｓ）上に伝導性重合体薄膜の前記第一電極（Ｅ１）を回転被覆により堆積し、
　次に前記第一電極（Ｅ１）の上に強誘電性重合体薄膜を回転被覆により堆積し、
　次に前記強誘電性重合体薄膜の一番上の所に伝導性重合体薄膜の前記第二電極（Ｅ２）を回転被覆により堆積するマトリックス・アドレス可能集積受動強誘電性メモリ装置の製造方法。」
　
（３）原査定の拒絶の理由に引用された、本願の優先権主張日前に日本国内において頒布された刊行物である国際公開第０３／１０７４２６号（以下、「刊行物２」という。）には、「半導体ポリマーフィルムを備えたメモリ素子」（発明の名称の翻訳文）に関して、図１〜図３、図１０とともに、次の記載がある。
　
・「【発明を実施するための最良の形態】
　図１ａを参照すると、本発明の
メモリ素子１００の例示的な実施形態
半導体ポリマーフィルム１２０の第１の面１２１とも呼ばれる上面には、複数の導電体１３０が形成され、ｂ
ｊ
として示されている
半導体ポリマーフィルム１２０の第２の面１２２とも呼ばれる下面には、実質的に互いに平行で且つ導電体１３０に対して実質的に互いに直交する、同じような複数の導電体１４０が形成されている
導電体１３０と１４０の組み合わせは、直交する平面ｘ、ｙマトリクスを構成する。論理セル１２８は、任意の交差している導電体の間に、半導体ポリマーフィルム１２０の体積を含む。これにより、０又は１を表すことができる電気特性の動的メモリ論理セルのアレイを構成する
　Referring to Fig. 1a, an exemplary embodiment of memory device 100 of the present invention is shown in a perspective view. In this embodiment, semiconducting polymer film 120 forms a layer that includes an organic dopant (see Fig. 1b). On the top surface, also referred to as first side 121 , of semiconducting polymer film 120, a plurality of electrical conductors 130 are formed and are denoted as bj. Electrical conductors 130 are substantially parallel to each other. On the bottom surface, also referred to as second side 122, of semiconducting polymer film 120 are formed a corresponding plurality of electrical conductors 140 that are substantially parallel to each other and are substantially mutually orthogonal to electrical conductors 130. The electrical conductors 140 are denoted as Ci. The combination of electrical conductors 130 and 140 form a planar orthogonal x, y matrix. Logic cell 128 includes the volume of semiconducting polymer film 120 between any two intersecting electrical conductors. An array of dynamic memory logic cells can thus be formed whose electrical properties can represent a 0 or 1.）
・「導電体１３０及び１４０は、金属から形成することができる。利用し得る金属の例は、金、クロム、アルミニウム、インジウム、すず、鉛、アンチモン、白金、チタン、タングステン、タンタル、銀、銅、モリブデン、及び類似の金属、並びにその組み合わせである。この実施形態において、導電体１３０及び１４０はまた、ポリアニリン、ポリピロール、ペンタセン、アントラセン、ナフタセン、フェナンスレン、ピレン、チオフェン化合物、ビス−シクロヘキシル−テトラチアフルバレンや４，４'−ジフェニル−テトラチアフルバレンなどのテトラチアフルバレン誘導体、導電性インク、及び類似の材料などの導電材料から形成することもできる。導電体として選択する材料は、必要な具体的電気特性、処理条件、並びに装置が利用される環境条件に依存する。用途によっては、導電体は、ポリ（３，４−エチレンジオキシチオフェン）（ＰＥＤＯＴ）やカンフルスルホン酸をドープしたポリアニリンなどの、ポリアニリン又はチオフェン化合物から形成される。導電体の厚さは、約０．０１マイクロメートル〜約１．０マイクロメートルの範囲であるが、必要な特性により、これより厚い接点と薄い接点を両方とも利用することができる。代替実施形態においては、導電体１３０は、インジウム酸化錫などの実質的に光透過性の導電性材料から形成することもできる。そのような導電体は、露光による論理セル１２８の消去を可能にし、これについては、後でさらに詳しく説明する。
　
図２に、本発明の代替実施形態を断面図で示す。この実施形態では、基材２１６上に、２つの半導体ポリマーフィルム又は層２２０及び２２４が作製されている
　
半導体ポリマー層２２０は、導電体２４０が基材２１６上に配置され且つ半導体ポリマー層２２０の第２の面２２２に電気的に接続されるように、第１の基材面２１７上に配置される。導電体２３０は、半導体ポリマー層２２０の第１の面２２１に電気的に接続される
　
基材２１６は、シリコン、ガリウムヒ素、ガラス、セラミックス材料、プラスチックなどの様々な材料から形成することができる。さらに、金属と合金を利用することもできるが、金属基材と導電体との間の電気伝導を断つために絶縁層が利用される
　An alternate embodiment of the present invention is shown in a cross- sectional view in Fig. 2. In this embodiment, two semiconducting polymer films or layers 220 and 224 are created on substrate 216. Although Fig. 2 illustrates utilizing two semiconducting polymer films disposed on a substrate, multilayers of semiconductor polymer film may also be utilized, depending on the application and particular electrical characteristics desired, as well as the environmental conditions in which the device will be used. In alternate embodiments, a single layer of semiconducting polymer film disposed over a substrate may also be utilized. The combination of electrical conductors 230, 240, 250, and 260 form a substantially 3 dimensional orthogonal x,y,z matrix. Such a multilayer dynamic memory, using traditional lithographic technologies for patterning and creating the electrical conductors, provides on the order of 5.0 Gbits/cm 2  of memory or larger depending on the number of layers used. Patterning of the semiconductor polymer films 220 and 224 is not required to achieve this bit density.
　Semiconducting polymer layer 220 is disposed over first substrate side 217 with electrical conductors 240 disposed on substrate 216 and electrically coupled to second side 222 of semiconducting polymer layer 220. Electrical conductors 230 are electrically coupled to first side 221 of semiconducting polymer layer 220. Electrical conductors 250 are diposed on second substrate side 218 and electrically coupled to first side 225 of semiconducting polymer layer 224. Electrical conductors 260 are electrically coupled to second side 226 of semiconducting polymer layer 224. Electrical conductors 230, 240, 250, and 260 may be created from any of the metals or conductive materials, as described above, for the embodiment shown in Fig. 1. For example electrical conductors 240 and 250 may be formed from tantalum and electrical conductors 230 and 260 may be formed from polyaniline. In other embodiments, the electrical conductors may utilize all metals or all organic conductors or any combination thereof.
　Substrate 216 may be formed from. a wide variety of materials such as silicon, gallium arsenide, glass, ceramic materials, and plastics. In addition, metals and alloys can also be utilized, however, an electrically insulating layer is utilized to isolate the electrical conduction between the metal substrate and the electrical conductors. In particular, metals such as aluminum and tantalum that electrochemically form oxides, such as anodized aluminum or tantalum, can be utilized. Substrate 216 may also be a flexible polymer material such as polyimide, polyester (PET), polyethylene naphthalate (PEN), polyvinyl chloride, polybutylene terephthalate (PBT), polyethylene naphthalate (PEN), polypropylene (PP), polyethylene (PE), polyurethane, polyamide, polyarylates, and polyester based liquid-crystal polymers to name a few. The thickness of substrate 216 may range from about 5 micrometers to about 700 micrometers.）
・「図１０に、有機ドーパントを含む半導体ポリマー層を利用する電子機器の製造法を、フローチャートとして示す。基材を作製する工程１０９２は、メモリ素子が利用される具体的用途に依存する。」（１７頁２４行〜２７行の翻訳文；A method of manufacturing an electronic device utilizing a semiconducting polymer layer including an organic dopant is shown as a flow diagram in Fig. 10. The process of creating a substrate 1092 depends on the particular application in which the memory device will be utilized..）
・「
第１の導電体層を作製する工程１０９３は、金属又は合金のスパッタ蒸着、電子ビーム蒸着、熱蒸着または化学気相成長から構成することができ、導電体として選択される具体的材料に依存する。ポリアニリン、ポリピロール、ペンタセン、チオフェン化合物、導電性インクなどの導電材料では、薄い有機膜を作製するために使用される任意の技術を使用することができる。例えば、使用し得る技法は、スクリーン印刷、スピンコーティング、ディップコーティング、スプレーコーティング、インクジェット付着、場合によってはＰＥＤＯＴと同様に熱蒸着である
・「
有機ドーパントを含む半導体ポリマーフィルムを作製する工程１０９４は、選択される具体的バインダと有機ドーパントに依存する
選択される具体的バインダに応じて、バインダと有機ドーパントの両方に十分な溶解度をもたらし、選択される具体的コーティング又はキャスティング工程に適切な粘度をもたらす、適切な溶剤が利用される
・「
第２の導電体層を作製する工程１０９８は、例えば、選択される具体的バインダと有機物材料、並びに薄い絶縁体薄膜の有無及びその化学成分に依存する
さらにまた、具体的な工程及び処理パラメータは、導電体材料がその上に配置されるところの薄膜あるいは複数の薄膜間の接着を最適化するように選択される。そのような構造を利用する用途においては、第４の導電体層を作製する工程は、第４の層が第１の層に使用されるものと同じか否かに応じて、第１の層〜第３の層を作製するために使用されるプロセスと同じか又は類似した工程とし得る
　
（４）原査定の拒絶の理由に引用された、本願の優先権主張日前に日本国内において頒布された刊行物である特開２００１−１２７２５９号公報（以下、「刊行物３」という。）には、「不揮発性メモリ素子の製造方法」（発明の名称）に関して、図１〜図３とともに、次の記載がある。
　
　　ア　発明の実施の形態に関する記載
・「【００１３】
【発明の実施の形態】発明の実施の形態１．以下、図１乃至図３を参照して本実施の形態について説明する。
【００１４】
図１に本実施形態に係わる不揮発性メモリ素子のセル断面構造を示す。同図に示す不揮発性メモリ素子はスタック型のセル構造を有し、半導体基板１上にはゲート電極２、ソース領域３及びドレイン領域４等から構成されるセルトランジスタ１７、素子分離用絶縁膜５が形成され、その上層には層間絶縁膜６を介して強誘電体キャパシタ１８が形成されている。強誘電体キャパシタ１８は下部電極７、有機薄膜８及び上部電極９から構成されている。有機薄膜８は自発分極を有する有機材料から成膜されており、上部電極９及び下部電極７によって有機薄膜８に印加される電圧に対応して分極反転可能である
【００１５】有機薄膜８を構成する有機材料として、例えば、国際公開ＷＯ９９／１２１７０号公報に開示されている、ビニリデンフルオライド（vinylidene  fluoride）とトリフルオロエチレン（trifluoroethylene）の共重合体を用いることができる。・・・(略)・・・
【００１６】図２に上記不揮発性メモリ素子の平面図を示す。
メモリセルアレイ１０の所定領域（メモリセル部）には所定の形状にエッチング加工された複数の下部電極７がアレイ状に配置
メモリセル部の全面にわたってこれら複数の下部電極７を被覆するように上部電極９が形成
（実施例）次に、図３を参照して不揮発性メモリ素子の製造工程を説明する。・・・(略)・・・ドレイン領域４に連通するコンタクトホールを層間絶縁膜６に開口し、
層間絶縁膜６上にアルミニウム膜をスパッタ法で成膜した後、アレイ状にパターニングしてメモリセル部に複数の下部電極７を形成した
【００１７】
次に、上述した自発分極を有する有機材料を所望の溶媒に溶かして有機薄膜材料液８０を調整し、インクジェット式記録ヘッド１５を用いてメモリセル部の全面にわたって下部電極７上に塗布した（同図（Ｂ））
【００１８】
有機薄膜材料液８０を塗布する領域、即ちメモリセル部の面積は各メモリセルの占有面積に比べて大きいため、インクジェット式記録ヘッドによるパターニング塗布が可能である
【００１９】
次に、上部電極を構成する金属、例えば、アルミニウムの微粒子を適当な溶媒に溶かして上部電極材料液９０を調整し、インクジェット式記録ヘッド１５を用いてこれを有機薄膜８上に塗布した（同図（Ｄ））
・・・(略)・・・
【００２３】また、従来のゾル・ゲル法による強誘電体プロセスではリソグラフィ法による強誘電体膜１９のパターニング加工が必要であるが、本製法によれば
有機薄膜８をインクジェット式記録ヘッド１５でパターニング塗布することができるため、リソグラフィ工程を省略することができる。その結果、製造工程を簡略化することができる
【００２４】また、従来のリソグラフィ工程では、レジスト塗布、露光、現像等の工程を必要としていたため、設備投資が大きく保守に手間がかかり、さらに、エッチング工程で一度塗布した材料を除去するため、材料の無駄が多いという問題があったが、本製造法によれば
インクジェット式記録ヘッド１５で有機薄膜８の成膜とパターニングを一度に行えるため、工場のような大型設備を必要とせず、さらに材料の無駄を省けるため、製造コストを大幅に下げることができる
【００２５】・・・(略)・・・
【００２６】
但し、本実施形態においては有機薄膜材料液８０を塗布する手段として上述したインクジェット式記録ヘッド１５を用いる他に、各種印刷法、スピンコート法、スプレーコート法等を用いることもできる
　
　　イ　発明の効果に関する記載
・「【００３５】
【発明の効果】・・・(略)・・・
【００３６】また、インクジェット式記録ヘッドを用いた強誘電体プロセスにより、リソグラフィ工程を省略することができ、製造工程の簡略化、製造コストの低減を実現することができる。」
　
　
４　対比
（１）本願発明と引用発明との対比
　　ア　引用発明の「強誘電性メモリ回路（Ｃ）が強誘電性重合体薄膜の形態をした強誘電性メモリセル（Ｆ）、及び前記強誘電性メモリセル（Ｆ）の両側の表面に各々接触する第一電極（Ｅ１）及び第二電極（Ｅ２）を有し、前記強誘電性メモリ回路（Ｃ）が同様な回路のマトリックス・アドレス可能な配列体として形成されるマトリックス・アドレス可能集積受動強誘電性メモリ装置の製造方法」は、各メモリ部において、能動素子を用いずに「強誘電性メモリセル（Ｆ）の分極状態を、前記第一電極部材の前記第一電極（Ｅ１）と、前記第二電極部材の前記第二電極（Ｅ２）とに適当な電圧を印加することにより設定、切り替え、又は検出する」ものであるから、本願発明の「強誘電体パッシブ・メモリ・デバイスの作製における方法」に相当する。
　　イ　本願発明の「メモリ・デバイスは、強誘電体ポリマーの薄膜のパターニングされた、あるいは、パターニングされていない層中に定義された強誘電体メモリ・セルのアレイと、強誘電体層の両面にそれぞれ接触するように設けられた第１および第２の電極組とを含」むことは、「強誘電体ポリマーの薄膜」の層に関して、「パターニングされた層」及び「パターニングされていない層」の何れかを択一的に選択する記載であるから、それらのいずれか一つを選択することで足りる。
　そして、引用発明の「強誘電性重合体薄膜のグローバル層（Ｇ）」は、刊行物１の摘記事項エによれば、マトリックス・アドレス可能受動強誘電性メモリ装置の周辺がどの様に形成されているか特定されていないが、少なくとも「強誘電性メモリ回路（Ｃ）が同様な回路のマトリックス・アドレス可能な配列体として形成さ」れている領域については、全面に形成されているものであるから、本願発明の「強誘電体ポリマーの薄膜の」「パターニングされていない層」に対応する。
　また、引用発明の「前記第一電極（Ｅ１）及び前記第二電極（Ｅ２）が、各々第一電極部材及び第二電極部材の一部分を形成し、前記第一電極部材及び第二電極部材がそれぞれ複数の平行帯状電極を有」することは、本願発明の「強誘電体層の両面にそれぞれ接触するように設けられた第１および第２の電極組」に対応するので、引用発明の「前記マトリックス・アドレス可能受動強誘電性メモリ装置に配列された各前記強誘電性メモリ回路（Ｃ）の前記強誘電性メモリセル（Ｆ）が強誘電性重合体薄膜のグローバル層（Ｇ）の中の一部分を形成し、前記第一電極（Ｅ１）及び前記第二電極（Ｅ２）が、各々第一電極部材及び第二電極部材の一部分を形成し、前記第一電極部材及び第二電極部材がそれぞれ複数の平行帯状電極を有」することは、本願発明の「メモリ・デバイスは、強誘電体ポリマーの薄膜のパターニングされた、あるいは、パターニングされていない層中に定義された強誘電体メモリ・セルのアレイと、強誘電体層の両面にそれぞれ接触するように設けられた第１および第２の電極組とを含」むことに相当する。
　　ウ　引用発明の「前記第二電極部材の前記第二電極（Ｅ２）が、前記第一電極部材の前記第一電極（Ｅ１）に対し或る角度に、好ましくは直角に配向し、前記強誘電性重合体薄膜のグローバル層（Ｇ）が前記第一電極部材及び第二電極部材間に挟まれており、前記強誘電性メモリセル（Ｆ）が前記強誘電性重合体薄膜のグローバル層（Ｇ）中に、前記第一電極部材の前記第一電極（Ｅ１）と、前記第二電極部材の前記第二電極（Ｅ２）との各々交差部の所に定められており、前記第一電極部材及び第二電極部材及び前記強誘電性重合体薄膜のグローバル層（Ｇ）により前記強誘電性メモリセル（Ｆ）と共に前記マトリックス・アドレス可能な配列体が形成され」ることにおいて、引用発明の「前記第二電極部材の前記第二電極（Ｅ２）が、前記第一電極部材の前記第一電極（Ｅ１）に対し或る角度に、好ましくは直角に配向」する場所は、「前記第一電極部材の前記第一電極（Ｅ１）と、前記第二電極部材の前記第二電極（Ｅ２）との各々交差部」であるから、本願発明の「第１の組の１つの電極と第２の組の１つの電極との交差する場所」に対応し、引用発明の「強誘電性メモリ回路（Ｃ）」は、強誘電性重合体薄膜のグローバル層（Ｇ）の中の「前記第一電極部材の前記第一電極（Ｅ１）と、前記第二電極部材の前記第二電極（Ｅ２）との各々交差部の所に定められ」る「一部分を」「強誘電性メモリセル（Ｆ）」として形成しているから、本願発明の「強誘電体ポリマー中に強誘電体メモリ・セルが定義され」ることに対応する。
　したがって、引用発明の「前記第二電極部材の前記第二電極（Ｅ２）が、前記第一電極部材の前記第一電極（Ｅ１）に対し或る角度に、好ましくは直角に配向し、前記強誘電性重合体薄膜のグローバル層（Ｇ）が前記第一電極部材及び第二電極部材間に挟まれており、前記強誘電性メモリセル（Ｆ）が前記強誘電性重合体薄膜のグローバル層（Ｇ）中に、前記第一電極部材の前記第一電極（Ｅ１）と、前記第二電極部材の前記第二電極（Ｅ２）との各々交差部の所に定められており、前記第一電極部材及び第二電極部材及び前記強誘電性重合体薄膜のグローバル層（Ｇ）により前記強誘電性メモリセル（Ｆ）と共に形成された前記マトリックス・アドレス可能な配列体が形成され」　ることは、本願発明の「第１の組の１つの電極と第２の組の１つの電極との交差する場所でそれらの間の強誘電体ポリマー中に強誘電体メモリ・セルが定義され」ることに相当する。
　　エ　引用発明の「電圧を印加」、「設定」及び「切り替え」は、本願発明の「電圧を供給」、「セット」及び「スイッチ」に相当するから、引用発明の「前記強誘電性メモリセル（Ｆ）の分極状態を、前記第一電極部材の前記第一電極（Ｅ１）と、前記第二電極部材の前記第二電極（Ｅ２）とに適当な電圧を印加することにより設定、切り替え、又は検出することができ」ることは、本願発明の「メモリ・セルに接触する電極に適切な電圧を供給することによってメモリ・セルの分極状態をセットでき、セットされた分極状態をスイッチおよび検出することができるようになって」いることに相当する。
　　オ　引用発明は、「強誘電性メモリ回路（Ｃ）が同様な回路のマトリックス・アドレス可能な配列体として形成され」ており、刊行物１の摘記事項エを参酌すれば、引用発明の「前記強誘電性メモリ回路（Ｃ）が絶縁基体（Ｓ）の上に与えられて」いることは、本願発明の「メモリ・デバイスは、絶縁性基板上に設けられて」いることに相当する。
　
（２）一致点及び相違点
　　本願発明と引用発明の一致点及び相違点は、次のとおりとなる。
　
　　ア　一致点
「強誘電体パッシブ・メモリ・デバイスの作製における方法であって、メモリ・デバイスは、強誘電体ポリマーの薄膜のパターニングされた、あるいは、パターニングされていない層中に定義された強誘電体メモリ・セルのアレイと、強誘電体層の両面にそれぞれ接触するように設けられた第１および第２の電極組とを含み、第１の組の１つの電極と第２の組の１つの電極との交差する場所でそれらの間の強誘電体ポリマー中に強誘電体メモリ・セルが定義され、それによってメモリ・セルに接触する電極に適切な電圧を供給することによってメモリ・セルの分極状態をセットでき、セットされた分極状態をスイッチおよび検出することができるようになっており、メモリ・デバイスは、絶縁性基板上に設けられていることを特徴とする方法。」
　
　　イ　相違点
　本願発明が、「ａ）第１の印刷手段を用いて絶縁性基板上に第１の印刷インクで第１の電極層を印刷し、それによって第１の組の電極を形成するためと、ｂ）第２の印刷手段を用いて第１の電極層上に第２の印刷インクでメモリ材料のパターニングされた、あるいは、パターニングされていない層を印刷し、ｃ）第３の印刷手段を用いてメモリ層上に第３の印刷インクで第２の電極層を印刷し、それによって第２の組の電極を形成するための連続した工程を含み、およびそれによって、工程ａ）、ｂ）およびｃ）のうちの１又は複数の工程での印刷が、インクジェット印刷、凹版印刷、スクリーン印刷、フレキソ印刷、オフセット印刷、スタンプ印刷、グラビア印刷、電子写真印刷、ソフト・リソグラフィ、ワックス・ジェット印刷又は任意のサーマル又はレーザ励起の印刷プロセスによって、これら単独で又は組合せによって実行される」のに対して、引用発明は、強誘電性メモリ回路の製造に印刷手段を用いていない点。
　
５　当審の判断
（１）相違点についての検討
　　ア　刊行物２に記載されている技術事項
　　（ア）刊行物２には、「論理セル１２８は、任意の交差している導電体の間の、半導体ポリマーフィルム１２０の体積を含む。これにより、０又は１を表すことができる電気特性の動的メモリ論理セルのアレイを構成することができる。」（４頁７〜１０行の翻訳文）、「図２に、本発明の代替実施形態を断面図で示す。この実施形態では、基材２１６上に、２つの半導体ポリマーフィルム又は層２２０及び２２４が作製されている。」（８頁５〜７行の翻訳文）、「半導体ポリマー層２２０は、導電体２４０が基材２１６上に配置され且つ半導体ポリマー層２２０の第２の面２２２に電気的に接続されるように、第１の基材面２１７上に配置される。導電体２３０は、半導体ポリマー層２２０の第１の面２２１に電気的に接続される。」（８頁２１〜２５行の翻訳文）、「基材２１６は、シリコン、ガリウムヒ素、ガラス、セラミックス材料、プラスチックなどの様々な材料から形成することができる。さらに、金属と合金を利用することもできるが、金属基材と導電体との間の電気伝導を断つために絶縁層が利用される。」（９頁４〜８行の翻訳文）、「第１の導電体層を作製する工程１０９３は、金属又は合金のスパッタ蒸着、電子ビーム蒸着、熱蒸着から構成することができ、導電体として選択される具体的材料に依存する。ポリアニリン、ポリピロール、ペンタセン、チオフェン化合物、導電性インクなどの導電材料では、薄い有機膜を作製するために使用される任意の技術を使用することができる。例えば、使用し得る技法は、スクリーン印刷、スピンコーティング、ディップコーティング、スプレーコーティング、インクジェット付着、場合によってはＰＥＤＯＴと同様に熱蒸着である。」（１９頁１〜９行の翻訳文）、「有機ドーパントを含む半導体ポリマーフィルムを作製する工程１０９４は、選択される具体的バインダと有機ドーパントに依存する。・・・選択される具体的バインダに応じて、バインダと有機ドーパントの両方に十分な溶解度をもたらし、選択される具体的コーティング又はキャスティング工程に適切な粘度をもたらす、適切な溶剤が利用される。」（２０頁７〜１５行の翻訳文）、「第２の導電体層を作製する工程１０９８は、例えば、選択される具体的バインダと有機物材料、並びに薄い絶縁体薄膜の有無及びその化学成分に依存する。・・・さらにまた、具体的な工程及び処理パラメータは、導電体材料がその上に配置されるところの薄膜あるいは複数の薄膜間の接着を最適化するように選択される。そのような構造を利用する用途においては、第４の導電体層（審決注：刊行物２に記載の「第４の導電体層」は、刊行物２に記載の「第２の導電体層」と、同じ層であるものと認められる。）を作製する工程は、第４の層が第１の層に使用されるものと同じか否かに応じて、第１の層〜第３の層を作製するために使用されるプロセスと同じか又は類似した工程とし得る。」（２１頁２３行〜２２頁７行の翻訳文）ことが、記載されている。
　　（イ）刊行物２の上記（ア）で摘示した記載から、刊行物２に記載されたメモリセルに相当する部分は、本願発明や引用発明の「強誘電体ポリマーの薄膜」を用いたものではなく、「半導体ポリマーフィルム１２０」を用いたメモリ素子ではあるが、何れも「ポリマーの薄膜」を用いる点では、共通している。
　　（ウ）また、刊行物２には、本願発明の「第１の電極組」に対応する、「導電体２４０」、又は、「第１の導電体層」が記載され、当該「導電体２４０」、又は、「第１の導電体層」は、ガラス等の絶縁性基板上に、「スクリーン印刷、スピンコーティング、ディップコーティング、スプレーコーティング、インクジェット付着」により形成されること、即ち、刊行物２には、「スクリーン印刷」、又は、「インクジェット付着」が選択枝として記載されているから、刊行物２には、本願発明の「第１の印刷手段を用いて絶縁性基板上に第１の印刷インクで第１の電極層を印刷し、それによって第１の組の電極を形成」することに相当する技術が開示されているといえる。
　さらに、刊行物２には、本願発明の「第２の電極層組」に対応する「導電体２３０」、又は、「第２の導電体層」（「第４の導電体層」とも記載されている）が記載されている。
　そして、刊行物２の「第４の導電体層を作製する工程は、第４の層が第１の層に使用されるものと同じか否かに応じて、第１の層〜第３の層を作製するために使用されるプロセスと同じか又は類似した工程とし得る」という上記記載を参照すると、刊行物２に記載の上記「導電体２４０」、又は、「第１の導電体層」と同様に、刊行物２に記載の「導電体２３０」、又は、「第２の導電体層」（「第４の導電体層」とも記載されている）も、「スクリーン印刷、スピンコーティング、ディップコーティング、スプレーコーティング、インクジェット付着」により形成されることが示唆されているといえる。
　したがって、刊行物２には、本願発明の「第３の印刷手段を用いてメモリ層上に第３の印刷インクで第２の電極層を印刷し、それによって第２の組の電極を形成する」ことに相当する技術が開示されているといえる。
　　（エ）なお、刊行物２の図１、図２に記載されているメモリ素子は、各論理セルに能動素子を用いない本願発明の「パッシブ・メモリ・デバイス」に相当するメモリ素子であることは明らかである。
　
　　イ　刊行物３に記載されている技術事項
　　（ア）刊行物３には、「図１に本実施形態に係わる不揮発性メモリ素子のセル断面構造を示す。同図に示す不揮発性メモリ素子はスタック型のセル構造を有し、半導体基板１上にはゲート電極２、ソース領域３及びドレイン領域４等から構成されるセルトランジスタ１７、素子分離用絶縁膜５が形成され、その上層には層間絶縁膜６を介して強誘電体キャパシタ１８が形成されている。強誘電体キャパシタ１８は下部電極７、有機薄膜８及び上部電極９から構成されている。有機薄膜８は自発分極を有する有機材料から成膜されており、上部電極９及び下部電極７によって有機薄膜８に印加される電圧に対応して分極反転可能である。」（【００１４】）、「層間絶縁膜６上にアルミニウム膜をスパッタ法で成膜した後、アレイ状にパターニングしてメモリセル部に複数の下部電極７を形成した。」（【００１６】）、「次に、上述した自発分極を有する有機材料を所望の溶媒に溶かして有機薄膜材料液８０を調整し、インクジェット式記録ヘッド１５を用いてメモリセル部の全面にわたって下部電極７上に塗布した（同図（Ｂ））。」（【００１７】）、「有機薄膜材料液８０を塗布する領域、即ちメモリセル部の面積は各メモリセルの占有面積に比べて大きいため、インクジェット式記録ヘッドによるパターニング塗布が可能である。」（【００１８】）、「次に、上部電極を構成する金属、例えば、アルミニウムの微粒子を適当な溶媒に溶かして上部電極材料液９０を調整し、インクジェット式記録ヘッド１５を用いてこれを有機薄膜８上に塗布した（同図（Ｄ））。」（【００１９】）、「但し、本実施形態においては有機薄膜材料液８０を塗布する手段として上述したインクジェット式記録ヘッド１５を用いる他に、各種印刷法、スピンコート法、スプレーコート法等を用いることもできる。」（【００２６】）ことが記載され、さらに、インクジェット式記録ヘッド１５を用いる塗布の効果としてにおいて、「有機薄膜８をインクジェット式記録ヘッド１５でパターニング塗布することができるため、リソグラフィ工程を省略することができる。その結果、製造工程を簡略化することができる。」（【００２３】）、「インクジェット式記録ヘッド１５で有機薄膜８の成膜とパターニングを一度に行えるため、工場のような大型設備を必要とせず、さらに材料の無駄を省けるため、製造コストを大幅に下げることができる。」（【００２４】）、「インクジェット式記録ヘッドを用いた強誘電体プロセスにより、リソグラフィ工程を省略することができ、製造工程の簡略化、製造コストの低減を実現することができる。」（【００３６】）が記載されている。
　　（イ）刊行物３の上記（ア）で摘示したように、刊行物３には、本願発明の「強誘電体」「メモリ・デバイス」に対応する不揮発性メモリ素子の製造方法が記載されており、「強誘電体キャパシタ１８」の「下部電極７」は、「アルミニウム膜をスパッタ法で成膜した後、アレイ状にパターニング」することで形成されているが、「強誘電体キャパシタ１８」の「強誘電体膜」である「有機薄膜８」は、「自発分極を有する有機材料を所望の溶媒に溶かして有機薄膜材料液８０を調整し、インクジェット式記録ヘッド１５を用いてメモリセル部の全面にわたって下部電極７上に塗布した（同図（Ｂ））」ものであり、「有機薄膜材料液８０を塗布する領域、即ちメモリセル部の面積は各メモリセルの占有面積に比べて大きいため、インクジェット式記録ヘッドによるパターニング塗布が可能である。」ことも、記載されている。
　また、刊行物３には、「上部電極を構成する金属、例えば、アルミニウムの微粒子を適当な溶媒に溶かして上部電極材料液９０を調整し、インクジェット式記録ヘッド１５を用いてこれを有機薄膜８上に塗布した（同図（Ｄ））」ことが、記載されている。
　さらに、従来のリソグラフィ工程を有するパターニングに比べ、インクジェット式記録ヘッドによる場合は、「リソグラフィ工程を省略することができ、製造工程の簡略化、製造コストの低減を実現することができる。」との効果を有する旨説明されている。
　
　　ウ　刊行物２及び３の技術事項の整理
　上記刊行物２及び３に記載された技術事項ア、イによれば、電極、或いは電極に挟まれたメモリセル層において、当該材料が「ポリマー」或いは「有機材料」からなる膜を形成する際には、印刷或いはコーティングによることが同等に知られていること、特に刊行物２には、ポリマーからなる電極の形成にインクジェット付着を用いること、刊行物３には、パターニングを行う場合には、「リソグラフィ工程を省略することができ、製造工程の簡略化、製造コストの低減を実現することができる」ので、強誘電体膜である有機薄膜及び金属を溶媒に溶かした上部電極材料を、共に、インクジェット式記録ヘッド１５を用いて形成することが記載されている。
　
　　エ　刊行物２及び３に記載された技術事項の引用発明への適用について　　（ア）引用発明では、第一及び第二電極並びに強誘電性重合体薄膜の形成に回転被覆を用いているが、回転被覆を用いること自体に格別な技術的意義を有しているものではなく、他の形成手段を採用しうることは明らかである。
　　（イ）また、刊行物１の上記摘記事項エによれば、マトリックス・アドレス可能受動強誘電性メモリ装置において配列される強誘電性メモリ回路（Ｃ）の積層構造として、図２ａのように、強誘電性メモリセル（Ｆ）の下側の表面に接触する第一電極（Ｅ１）を伝導性重合体の薄膜Ｐ１とし、上側の表面に接触する第二電極（Ｅ２）を金属フイルムＭ２とするもの、また、図２ｂのように強誘電性メモリセル（Ｆ）の両側の表面に各々接触する第一電極（Ｅ１）及び第二電極（Ｅ２）を、伝導性重合体の薄膜Ｐ１、Ｐ２とする構造も用いるものである。
　　（ウ）してみると、引用発明の伝導性重合体の薄膜である「第一電極（Ｅ１）及び第二電極（Ｅ２）」の形成方法として、引用例２に記載のポリマーからなる「導電体層」の形成に用いる「スクリーン印刷」、又は、「インクジェット付着」を適用すること、また、引用発明の第一電極（Ｅ１）の上全面に形成する「強誘電性重合体薄膜」の形成手段として、刊行物３に記載の強誘電体膜を形成する「有機薄膜材料液８０」を「インクジェット式記録ヘッド１５を用いてメモリセル部の全面にわたって下部電極７上に塗布」することを適用すること、更に、引用発明の第二電極（Ｅ２）が図２ａのように金属の場合であれば、刊行物３に記載の「リソグラフィ工程を省略することができ、製造工程の簡略化、製造コストの低減を実現することができる」インクジェット式記録ヘッド１５を用いて上部電極を形成する技術を適用することは、何れも容易に想到し得たものである。
　　（エ）また、引用発明は、「前記基体（Ｓ）上に伝導性重合体薄膜の前記第一電極（Ｅ１）を回転被覆により堆積し、次に前記第一電極（Ｅ１）の上に強誘電性重合体薄膜を回転被覆により堆積し、次に前記強誘電性重合体薄膜の一番上の所に伝導性重合体薄膜の前記第二電極（Ｅ２）を回転被覆により堆積する」ので、「第一電極（Ｅ１）」の「堆積」と、「強誘電性重合体薄膜」の「堆積」と、「第二電極（Ｅ２）」の「堆積」は、実質的に連続的な工程であるから、引用発明の実質的に連続的な工程に、上記（ウ）のように刊行物２、又は、刊行物３に記載のような各印刷（インクジェット）手段を用いる工程を適用することにより、本願発明の「連続した工程」とすることは、当業者が適宜なし得たことである。
　　（オ）また、刊行物２の記載では、「スクリーン印刷」、又は、「インクジェット付着」を用い、刊行物３の記載では、「インクジェット」、「各種印刷法」を用いているので、引用発明に、刊行物２又は３の記載を適用することにより、本願発明の「工程ａ）、ｂ）およびｃ）のうちの１又は複数の工程での印刷が、インクジェット印刷、凹版印刷、スクリーン印刷、フレキソ印刷、オフセット印刷、スタンプ印刷、グラビア印刷、電子写真印刷、ソフト・リソグラフィ、ワックス・ジェット印刷又は任意のサーマル又はレーザ励起の印刷プロセスによって、これら単独で又は組合せによって実行される」ようになすことは、当業者が適宜なし得たことと認められる。
　　（カ）なお、引用発明の、本願発明の「強誘電体パッシブ・メモリ・デバイス」に対応する「強誘電性メモリ回路」の製造方法に対して、刊行物２に記載されるような、印刷による本願発明の「第１及び第２の電極層」に対応する部分の形成法や、刊行物３に記載されるような、印刷（インクジェット）による本願発明の「メモリ材料」及び「第２の電極層」に対応する部分の形成方法をそれぞれ適用することは、刊行物２、３に記載された技術が、本願発明の「強誘電体パッシブ・メモリ・デバイス」と全く同一のデバイスであるかないかに係わらず、形成すべき材料或いは、パターニングにおける製造工程の簡略化、製造コストの低減化などに応じて、適宜採用し得た事項にすぎない。
　
（３）まとめ
　したがって、上記相違点に係る構成とすることは、当業者が容易に想到し得たものである。
　
　
第３　結言 
　以上のとおり、本願発明は、刊行物１〜３に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により、特許を受けることができない。
　したがって、本願の他の請求項２〜１６に係る発明について検討するまでもなく、本願は拒絶すべきものである。
　
　よって、結論のとおり審決する。