【事件の表示】
　特願２００８−５０６３６４「３次元構造を有するイメージセンサの分離型単位画素及びその製造方法」拒絶査定不服審判事件〔平成１８年１０月１９日国際公開、ＷＯ２００６／１０９９３７、平成２０年　９月　４日国内公表、特表２００８−５３６３３０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯・本願発明
　本願は、２００６年３月２９日（パリ条約による優先権主張外国庁受理２００５年４月１３日、大韓民国）を国際出願日とする出願であって、平成２３年８月２６日付けの拒絶査定に対し、同年１２月２８日に審判請求がされたものであり、その請求項１に係る発明（以下「本願発明」という。）は、平成２２年１０月５日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、特許請求の範囲の請求項１に記載されている事項により特定される次のとおりのものと認める。
　
「【請求項１】
　複数のトランジスタ構造からなるイメージセンサの単位画素において、
　フォトダイオードと、転送トランジスタと、電荷量を電圧に変えるための静電気として機能するフローティング拡散領域のノードと、前記フローティング拡散領域のノードおよび前記転送トランジスタをチップの外部回路に接続するためのパッドとで構成される第１のウエハと、
　リセットトランジスタと、ソースフォロワトランジスタと、読み出し回路と、垂直／水平デコーダと、センサ動作及び画質に関与する相関重畳サンプリング回路と、アナログ回路と、アナログデジタル変換器と、デジタル回路と、前記各画素を接続するためのパッドとで構成される第２のウエハと、
　前記第１のウエハのパッドと前記第２のウエハのパッドとを接続する連結手段と、を含むことを特徴とする３次元構造を有するイメージセンサの分離型単位画素。」
　
２　引用例の記載と引用発明
（１）引用例１：国際公開第２００３／０４１１７４号
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に外国において頒布された刊行物である国際公開第２００３／０４１１７４号（以下「引用例１」という。）には、「固体イメージセンサおよびその製造方法」（発明の名称）に関して、図１〜２０とともに以下の記載がある。（下線は当審において付加した。以下同じ） 
　
（ア）「技術分野
　本発明は、固体イメージセンサとその製造方法に関し、さらに言えば、規則的に配置された複数のマイクロレンズを備えた固体イメージセンサと、その製造方法に関する。」（明細書第１ページ第３〜６行）
　
（イ）「背景技術
　従来より、固体イメージセンサは、デジタルカメラ、ファクシミリなど、外界の画像情報を取り込んで電気信号に変換する種々の固体撮像装置にしばしば使用されている。この種の固体イメージセンサは、通常、…。
　すなわち、半導体受光素子を複数の画素領域に対応して規則的に配置しておき、それら半導体受光素子によって外部の画像からの光を複数の画素に分けて受光すると共に、その光強度に応じた電気信号に変換する。換言すれば、それら半導体受光素子によって画像情報を画素毎に光電変換する。そして、こうして得た電気信号を電荷結合素子（Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ，ＣＣＤ）またはシフトレジスタを用いた信号転送回路で所定の信号処理回路まで転送し、その信号処理回路で所定の信号処理を行って画像を再生する、という構成である。なお、半導体受光素子としては、例えば、フォトダイオード（ＰＤ）、フォトトランジスタ、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタなどを使用する。」（明細書第１ページ第７行〜第２ページ第１行）
　
（ウ）「本発明の第１の観点による固体イメージセンサは、
規則的に配置された
複数の画素領域
有する固体イメージセンサ
（ａ）  複数の前記画素領域に対応して配置されると共に照射される光に応じて電気信号を生成する複数の
半導体受光素子
を含む受光素子層
（ｂ）  前記透光領域を介して前記受光素子層の前記半導体受光素子に光を導入するための光導入層と、
（ｃ）  前記受光素子層の複数の前記半導体受光素子により生成される電気信号を外部に出力するための複数の出力端子を有する出力層とを備え、
前記光導入層は、
（ｂ−１）  前記受光素子層の透光領域上に複数の前記画素領域に対応して配置された複数のマイクロレンズと、
（ｂ−２）  前記透光領域上に形成された、前記マイクロレンズを収容するキャビティを形成するための支持壁と、
（ｂ−３）  前記キャビティを形成するように前記支持壁に固着された透光性カバーとを含み、
前記透光性カバーを介して前記キャビティの内部に導入される外部光が、前記マイクロレンズを介して前記受光素子層の前記半導体受光素子に照射されるように構成されていることを特徴とするものである。
…
　機能の面で見ると、本発明の第１の観点による固体イメージセンサでは、必要に応じて、入力電気信号の増幅回路や信号処理回路などの種々の回路を前記受光素子層あるいは前記出力層またはそれら両層の中に組み込んだり、所望の信号処理回路を含む信号処理回路層を別個に形成して前記受光素子層と前記出力層の間に組み込んだりすることが容易に行える。したがって、必要に応じて、入力電気信号の増幅回路や信号処理回路などの種々の必要な回路を本発明の第１の観点による固体イメージセンサに組み込むことが可能である。」（第４ページ第２３行〜第７ページ第２１行）
　
（エ）「　　　　　　　　　　　第１実施形態
固体イメージセンサの構成
　図２は、本発明の第１実施形態の固体イメージセンサ１の要部構成を示す部分断面図であり、図１はそのイメージセンサ１の部分拡大断面図である。
　図１および図２に示すように、この固体イメージセンサ１は３層構造であり、出力層１０と受光素子層２０と光導入層４０とを備えている。この
固体イメージセンサ１は
複数の画素領域ＰＸを備えており
　光導入層４０は、イメージセンサ１の外部にある画像（外部画像）からの光を取り込んで画素領域ＰＸ毎に受光素子層２０に送る。受光素子層２０は、画素領域ＰＸ毎に、光導入層４０で取り込んだ光をその光に対応する電気信号に変換する。出力層１０は、画素領域ＰＸ毎に、受光素子層２０で得た電気信号をイメージセンサ１の外部に出力する。こうして出力される電気信号は、例えば、表示装置に送られてそのスクリーンに外部画像を表示するのに使用され、あるいは任意の信号処理装置に送られ、所定の信号処理に使用される。
　次に、光導入層４０と受光素子層２０と出力層１０の各々の詳細な構成を説明する。
　受光素子層２０は、図１に明瞭に示すように、下面が絶縁膜２７で覆われたｐ型の単結晶Ｓｉ基板２１を有している。Ｓｉ基板２１の上面には、絶縁分離膜２２が選択的に形成されており、その絶縁分離膜２２によって、複数の素子形成領域（活性領域）が画素領域ＰＸに一対一に対応して形成されている。つまり、それら素子形成領域は、画素領域ＰＸと同じマトリックス状に配置されている
　以下の説明では、絶縁分離膜２２が形成されている領域を「絶縁分離領域」と呼ぶ。従って、Ｓｉ基板２１の上面には、絶縁分離領域と、複数の素子形成領域（活性領域）とが存在することになる。
　Ｓｉ基板２１の各素子形成領域の内部には、一つのＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタ（以下、ＭＯＳトランジスタという）Ｍと、一つのフォトダイオードＰＤが形成されている。ＭＯＳトランジスタＭとフォトダイオードＰＤは互いに電気的に接続されている。フォトダイオードＰＤは、導入される光を電気信号に変換する半導体受光素子である。ＭＯＳトランジスタＭは、フォトダイオードＰＤが生成する電気信号を受光素子層２０から取り出すためのスイッチング用半導体素子である。
　ＭＯＳトランジスタＭは、Ｓｉ基板２１の内部に間隔をあけて形成された一対のｎ＋型ソース・ドレイン領域（Ｓ／Ｄ領域）２３ａ、２３ｂと、Ｓ／Ｄ領域２３ａと２３ｂの間でＳｉ基板２１の上面を覆う絶縁膜２５ａａと、絶縁膜２５ａａ上に形成されたゲート電極２４とから構成されている。絶縁膜２５ａａは、絶縁膜２５ａのゲート電極２４の直下にある部分であり、ゲート絶縁膜として機能する。ゲート電極２４は、素子形成領域の一方（図１では左側）の端の近傍に配置されている。そのゲート電極２４の側において、絶縁分離膜２２の上には配線膜３１が形成されている。その配線膜３１は、絶縁膜２５ａに形成された窓を介して一方のソース・ドレイン領域２３ａ（図１では左側）に接触している。素子形成領域の表面のその窓以外の部分は、絶縁膜２５ａで覆われている。
　フォトダイオードＰＤは、他方のｎ＋型のソース・ドレイン領域２３ｂ（図１では右側）とｐ型の単結晶Ｓｉ基板２１から構成されている。つまり、フォトダイオードＰＤは、ＭＯＳトランジスタＭのソース・ドレイン領域２３ｂを共用しており、それによってフォトダイオードＰＤとＭＯＳトランジスタＭとが電気的に接続されている。ソース・ドレイン領域２３ｂが、フォトダイオードＰＤの受光領域となる。」（明細書第２０ページ第７行〜第２２ページ第９行）
　
（オ）「この第１実施形態では、スイッチング用トランジスタとしてｎ−チャネルＭＯＳトランジスタ（ｎＭＯＳ）を使用しているが、ｐ−チャネルＭＯＳトランジスタ（ｐＭＯＳ）を使用してもよいし、ｎ−チャネルＭＯＳトランジスタとｐ−チャネルＭＯＳトランジスタを組み合わせて相補型ＭＯＳ（ＣＭＯＳ）トランジスタ構成としてもよい。ＭＯＳトランジスタ以外のトランジスタや他の電子素子でもよい。」（明細書第２３ページ第１３〜１８行）
　
（カ）「固体イメージセンサの動作
　次に、以上の構成を持つ第１実施形態の固体イメージセンサ１の動作について説明する。
　まず、…。取り込まれた光は、キャビティ４２内のマイクロレンズ４３によって、
受光素子層２０のフォトダイオードＰＤ上に集光・照射
この集光・照射は、画素領域ＰＸ毎に行われる
　
各画素領域ＰＸ内のフォトダイオードＰＤは、こうして受け取った光を光電変換し、その光の強度に応じた電気信号を生成する。この電気信号は、そのフォトダイオードＰＤに接続されたスイッチング用ＭＯＳトランジスタＭを介して出力層１０に送出される
　この第１実施形態では、出力層１０のマイクロバンプ電極１６が、当該固体イメージセンサ１の出力端子として機能する。」（明細書第２６ページ第２０行〜第２７ページ第１７行）
　
（キ）「機能の面で見ると、固体イメージセンサ１では、
必要に応じて、入力電気信号の増幅回路や信号処理回路などの種々の回路を受光素子層２０あるいは出力層１０またはそれら両層の中に組み込んだり
　
（ク）「　　　　　　　　　　　第２実施形態
　図１４は、本発明の第２実施形態の固体イメージセンサ１Ａの構成を示す。
　この
イメージセンサ１Ａは、第１実施形態の固体イメージセンサ１において、スイッチング用ＭＯＳトランジスタＭを受光素子層２０から出力層１０に移したものに相当し、それ以外の構成は同じである
　図１４に示すように、この固体イメージセンサ１Ａも、第１実施形態の固体イメージセンサ１と同じ３層構造である。
　受講素子層２０’では、ｐ型の単結晶Ｓｉ基板２１に形成された複数の素子形成領域の各々に、ｎ＋型拡散領域２３が形成されている。つまり、フォトダイオードＰＤのみが形成されている。この点で第１実施形態の固体イメージセンサ１とは異なる。このため、各素子形成領域のほぼ全面で受光が可能となっている、つまり、各素子形成領域のほぼ全面が「受光可能領域」となっている。よって、いわゆる「フィル・ファクター（Ｆｉｌｌ  Ｆａｃｔｏｒ）、つまり画素面積に対して受光面積が占める割合」を１００％に近く設定できる利点がある。その他の構成は、第１実施形態の固体イメージセンサ１と同じである。」（明細書第３６ページ第４〜２０行）
　
（ケ）「なお、図１４では、
出力層１０’に
複数のトランジスタを搭載して増幅回路や信号処理回路、メモリ回路などを構成することも可能
　
（コ）「　　　　　　　　　　　第３実施形態
　図１５は、本発明の第３実施形態の固体イメージセンサ１Ｂの構成を示す。
この
イメージセンサ１Ｂは、図１４の第２実施形態の固体イメージセンサ１Ａにおいて、フォトダイオードＰＤに代えて受光用ＭＯＳトランジスタ（フォトトランジスタ）Ｍ’を受光素子層２０”の内部に設けたものに相当し、それ以外の構成は同じである
　図１５に示すように、この
固体イメージセンサ１Ｂも３層構造
　固体イメージセンサ１Ｂでは、受光素子としてのＭＯＳトランジスタＭ’が各素子形成領域において上下逆に配置されているため、各素子形成領域のほぼ全面で受光が可能である、つまり、各素子形成領域のほぼ全面が「受光可能領域」となる。よって、第２実施形態と同様に、「フィル・ファクター」を１００％に近く設定できる利点がある。なお、光導入層４０に取り込まれた外部光は、受光素子層２０”のＳｉ基板２１を介してＭＯＳトランジスタＭ’に照射される。
　受光素子層２０”のＭＯＳトランジスタＭ’は、Ｓｉ基板２１の下面側より内部に間隔をあけて形成された一対のｎ＋型ソース・ドレイン領域２３ａ、２３ｂと、Ｓｉ基板１１の下面を覆う絶縁膜２５ａと、絶縁膜２５ａの下に形成されたゲート電極２４とから構成されている。絶縁膜２５ａのゲート電極２４の直下にある部分２５ａａがゲート絶縁膜として機能する。絶縁分離膜２２の下には、配線膜３１が形成されている。その
配線膜３１は
一方のソース・ドレイン領域２３ａ（図１５では左側）に接触している
　Ｓｉ基板２１の各素子形成領域に形成されたＭＯＳトランジスタＭ’の下面は、いずれも絶縁膜２５ｃによって覆われている。この絶縁膜２５ｃは、Ｓｉ基板２１の全面を覆っている。絶縁膜２５ｃの表面は、出力層１０’との固着を容易にするために、Ｓｉ基板２１と平行になるように平坦化されている。
　絶縁膜２５ｃの内部には、各素子形成領域の絶縁分離膜２２の真下に導電性プラグ１９が埋設されている。その導電性プラグ１９の上端と下端は、対応する配線膜３１とマイクロバンプ電極３０とにそれぞれ接触している。
　出力層１０’において、絶縁分離膜２２’の上に形成された配線膜３１’は、一方では導電性プラグ１８の下端に接触しており、他方ではｎ＋型のソース・ドレイン領域２３ａ’に接触しているので、ソース・ドレイン領域２３ａ’は配線膜３１’と導電性プラグ１８を介してマイクロバンプ電極１７に電気的に接続されている。
マイクロバンプ電極１７は、マイクロバンプ電極３０に接触していて電気的に接続されている
受光素子層２０”のソース・ドレイン領域２３ａは、配線膜３１、導電性プラグ１９、マイクロバンプ電極３０、マイクロバンプ電極１７、導電性プラグ１８、および配線層３１’を介して、出力層１０’のソース・ドレイン領域２３ａ’に電気的に接続されている
　こうして、
受光素子層２０”の受光用の各ＭＯＳトランジスタＭ’は、出力層１０’の対応するスイッチング用のＭＯＳトランジスタＭに電気的に接続されている
　なお、
受光用のＭＯＳトランジスタＭ’に代えてフォトダイオードを用いてもよい
　第３実施形態の固体イメージセンサ１Ｂは、第１および第２の実施形態の製造方法を組み合わせて容易に製造できる。その製造方法の一例を簡単に説明すると、次の通りである。
　まず、
受光素子層２０”と出力層１０’を別の単結晶Ｓｉ基板を用いてそれぞれ作製する
　他方、出力層１０’は、図８に示したのと同様に、Ｓｉ基板１１と８１からなるＳＯＩ基板を用いて作製する。すなわち、Ｓｉ基板１１の表面の素子形成領域に、公知の方法でスイッチング用ＭＯＳトランジスタＭを形成する。そして、配線膜３１’を形成してからＭＯＳトランジスタＭと配線膜３１’を絶縁膜１３で覆う。絶縁膜１３に導電性プラグ１８を埋設してから、絶縁膜１３の表面を平坦化する。そして、マイクロバンプ電極１７を形成する。
　ただし、図８の場合（第１実施形態）は素子形成領域にスイッチング用ＭＯＳトランジスタＭが形成されていないが、
第３実施形態の出力層１０’には
なお、増幅回路や信号処理回路を搭載する場合には、必要に応じて
複数のＭＯＳトランジスタ等を作製してよい
　次に、以上のようにして作製した受光素子層２０”用の構造を持つＳｉ基板２１および７１と、出力層１０’用の構造を持つＳｉ基板１１および８１とを、ＭＯＳトランジスタＭとＭ’が形成されている側の面を向かい合わせにして貼り合わせる。貼り合わせに際しては、図１５に示すように、受光素子層２０”用の構造を持つＳｉ基板２１の表面にあるマイクロバンプ電極３０と、出力層１０’用の構造を持つＳｉ基板１１の表面にあるマイクロバンプ電極１７とが互いに向かい合うように接触させ、それらバンプ電極３０と１７の一部を溶着させることによって結合させる。そして、Ｓｉ基板２１上の絶縁膜２５ｃとＳｉ基板１１上の絶縁膜１３の間の隙間に接着剤６１を充填して固着させる。」（明細書第３９ページ第１３行〜第４２ページ第１９行）
　
（サ）「上述の通り、第３実施形態の固体イメージセンサ１Ｂでは、受光用ＭＯＳトランジスタ（フォトトランジスタ）Ｍ’に対してそのゲート電極２４とは反対側から光を照射している。従って、この点で第１実施形態の固体イメージセンサ１とは異なる。
　第３実施形態の固体イメージセンサ１Ｂでは、
フォトトランジスタＭ’に代えてフォトダイオードを使用することもできる
　
（シ）「　　　　　　　　　　　変形例
　なお、上記第１〜第４の実施形態は、本発明の好適な例を示すものである。本発明はこれらの実施形態に限定されるものではなく、種々の変更が可能なことは言うまでもない。
　例えば、
増幅以外の任意の信号処理用の半導体素子や回路を受光素子層２０や出力層１０の中に形成してもよい
　以上説明したように、本発明によれば、いわゆるチップサイズ・パッケージを持ち、しかも、格別に高度な技術が要求されず容易に製造することができる固体イメージセンサが得られる。また、近年の信号処理速度向上の要請に応じた十分高い動作速度（例えば、ＧＨｚオーダーの動作周波数）が得られる。さらに、必要に応じて、入力電気信号の増幅回路や信号処理回路などの種々の回路を組み込むことができる。その結果、高速、高感度かつ高機能で超小型の固体イメージセンサが得られる。」（第４６ページ第２０行〜第４７ページ第１１行）
　
　
（ス）引用例１の図１には、「本発明の第１実施形態の固体イメージセンサの構成を示す要部拡大断面図」が示されており、フォトダイオードＰＤとＭＯＳトランジスタＭとソース・ドレイン領域２３ａとが、受光素子層２０に形成された固体イメージセンサ１が見てとれる。
　引用例１の図１５には、「本発明の第３実施形態の固体イメージセンサの構成を示す要部拡大断面図」が示されており、受光用ＭＯＳトランジスタＭ’が受光素子層２０”に形成され、ＭＯＳトランジスタＭが出力層１０’に形成された固体イメージセンサ１Ｂが見てとれる。
　
（セ）引用例１の上記摘記事項（ウ）、（エ）、（カ）、（ク）及び図１を勘案して、上記摘記事項（コ）及び図１５を参照すると、引用例１の第３実施形態において、固体イメージセンサ１Ｂは、複数の「画素領域ＰＸ」を備えており、画素領域ＰＸ毎に、「受光素子層２０’’」の「受光用ＭＯＳトランジスタＭ’」上に、集光・照射が行われ、各画素領域ＰＸ内の「受光用ＭＯＳトランジスタＭ’」は、「受け取った光を光電変換し、その光の強度に応じた電気信号を生成する」ものであるといえるとともに、「受光素子層２０”の受光用の各ＭＯＳトランジスタＭ’は、出力層１０’の対応するスイッチング用のＭＯＳトランジスタＭに電気的に接続されている」ものであり、「受光素子層２０”と出力層１０’を別の単結晶Ｓｉ基板を用いてそれぞれ作製する」ものである。
　したがって、引用例１には、固体イメージセンサ１Ｂの画素領域ＰＸであって、受光用ＭＯＳトランジスタＭ’が形成され、Ｓｉ基板２１からなる受光素子層２０”と、各受光用ＭＯＳトランジスタＭ’に対応するスイッチング用ＭＯＳトランジスタＭが形成され、Ｓｉ基板１１からなる出力層１０’とを含む画素領域ＰＸが記載されているといえる。
　
（ソ）引用例１の上記摘記事項（コ）及び図１５を参照すると、引用例１の第３実施形態において、「『受光素子層２０”』の受光用ＭＯＳトランジスタＭ’の一方の『ソース・ドレイン領域２３ａ』は、『配線膜３１、導電性プラグ１９、マイクロバンプ電極３０、マイクロバンプ電極１７、導電性プラグ１８、および配線層３１’』を介して、『出力層１０’』のスイッチング用ＭＯＳトランジスタＭの『ソース・ドレイン領域２３ａ’』に電気的に接続されている」ことが開示されているといえる。
　したがって、引用例１には、「受光素子層２０”」には、受光用ＭＯＳトランジスタＭ’をスイッチング用ＭＯＳトランジスタＭに電気的に接続するためのマイクロバンプ電極３０が更に形成されていること、及び「出力層１０’」には、スイッチング用ＭＯＳトランジスタＭを受光用ＭＯＳトランジスタＭ’に電気的に接続するためのマイクロバンプ電極１７が更に形成されていることが開示されているといえる。
　
（２）引用発明
　以上をまとめると、引用例１には、第３実施形態として、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
  
「固体イメージセンサ１Ｂの画素領域ＰＸにおいて、
　受光用ＭＯＳトランジスタＭ’が形成され、Ｓｉ基板２１からなる受光素子層２０”と、
　各受光用ＭＯＳトランジスタＭ’に対応するスイッチング用ＭＯＳトランジスタＭが形成され、Ｓｉ基板１１からなる出力層１０’とを含み、
　受光素子層２０”には、受光用ＭＯＳトランジスタＭ’をスイッチング用ＭＯＳトランジスタＭに電気的に接続するためのマイクロバンプ電極３０が更に形成され、
　出力層１０’には、スイッチング用ＭＯＳトランジスタＭを受光用ＭＯＳトランジスタＭ’に電気的に接続するためのマイクロバンプ電極１７が更に形成され、
　マイクロバンプ電極１７は、マイクロバンプ電極３０に接触していて電気的に接続されている、３層構造の固体イメージセンサ１Ｂの画素領域ＰＸ。」
　
３　対比
　本願発明と引用発明とを対比する。
　
ア　引用発明の「固体イメージセンサ１Ｂ」、「画素領域ＰＸ」は、それぞれ本願発明の「イメージセンサ」、「単位画素」に相当する。
　さらに、引用発明の固体イメージセンサ１Ｂは、「３層構造」であるとともに、受光素子層２０”と出力層１０’とを含むものであるから、本願発明と引用発明とは、「３次元構造を有するイメージセンサの分離型単位画素」である点で一致する。
　
イ　引用発明の「受光用ＭＯＳトランジスタＭ’」と本願発明の「フォトダイオード」は、「半導体受光素子」である点で一致し、引用発明の「スイッチング用ＭＯＳトランジスタＭ」は、本願発明の「転送トランジスタ」に相当する。
　
ウ　引用発明の「Ｓｉ基板２１からなる受光素子層２０”」及び「Ｓｉ基板１１からなる出力層１０’」は、それぞれ本願発明の「第１のウエハ」、「第２のウエハ」に相当する。
　
エ　引用発明の「受光素子層２０”」には、「受光用ＭＯＳトランジスタＭ’をスイッチング用ＭＯＳトランジスタＭに電気的に接続するためのマイクロバンプ電極３０が更に形成され」、スイッチング用ＭＯＳトランジスタＭは、出力層１０’に形成されているから、マイクロバンプ電極３０は、「チップの外部回路」に接続するための「電極」であるといえる。
　したがって、本願発明と引用発明とは、「半導体受光素子と、チップの外部回路に接続するための電極とを備える第１のウエハ」を含む点で一致する。
　
オ　引用発明の「出力層１０’」には、「スイッチング用ＭＯＳトランジスタＭを受光用ＭＯＳトランジスタＭ’に電気的に接続するためのマイクロバンプ電極１７が更に形成され」、スイッチング用ＭＯＳトランジスタＭは、「各受光用ＭＯＳトランジスタＭ’に対応する」ものであるから、マイクロバンプ電極１７は、「各画素領域ＰＸ」を接続するための「電極」であるといえる。
　したがって、本願発明と引用発明とは、「前記各画素を接続するための電極を備える第２のウエハ」を含む点で一致する。
　
カ　引用発明では、「マイクロバンプ電極１７は、マイクロバンプ電極３０に接触していて電気的に接続されている」から、本願発明と引用発明とは、「前記第１のウエハの電極と前記第２のウエハの電極とを接続する」点で一致する。
　
キ　以上をまとめると、本願発明と引用発明の一致点及び相違点は次のとおりである。
＜一致点＞ 
「半導体受光素子と転送トランジスタとを含む、イメージセンサの単位画素において、
　半導体受光素子と、チップの外部回路に接続するための電極とを備える第１のウエハと、
　前記各画素を接続するための電極を備える第２のウエハとを含み、
　前記第１のウエハの電極と前記第２のウエハの電極とを接続する、３次元構造を有するイメージセンサの分離型単位画素。」
　
＜相違点１＞
　単位画素が、本願発明では、「複数のトランジスタ構造からなる」のに対し、引用発明ではそのような特定はなされていない点。
　
＜相違点２＞
　第１のウエハについて、本願発明では、「フォトダイオードと、転送トランジスタと、電荷量を電圧に変えるための静電気として機能するフローティング拡散領域のノードと、前記フローティング拡散領域のノードおよび前記転送トランジスタをチップの外部回路に接続するためのパッドとで構成される第１のウエハ」であるのに対し、引用発明では、「受光用ＭＯＳトランジスタＭ’が形成され」た「受光素子層２０”」であり、「受光素子層２０”には、受光用ＭＯＳトランジスタＭ’をスイッチング用ＭＯＳトランジスタＭに電気的に接続するためのマイクロバンプ電極３０が更に形成され」たものである点。
　すなわち、引用発明では、受光素子層２０”には、「フォトダイオード」ではなく「受光用ＭＯＳトランジスタＭ’」が形成され、且つ「転送トランジスタと、電荷量を電圧に変えるための静電気として機能するフローティング拡散領域のノード」とを備えるものではなく、転送トランジスタ（スイッチング用ＭＯＳトランジスタＭ）は出力層１０’に形成されており、さらに、「前記フローティング拡散領域のノードおよび前記転送トランジスタ」ではなく「受光用ＭＯＳトランジスタＭ’」を接続するための、「パッド」ではなく「マイクロバンプ電極３０」が形成されたものである点。
　
＜相違点３＞
　第２のウエハについて、本願発明では、「リセットトランジスタと、ソースフォロワトランジスタと、読み出し回路と、垂直／水平デコーダと、センサ動作及び画質に関与する相関重畳サンプリング回路と、アナログ回路と、アナログデジタル変換器と、デジタル回路と、前記各画素を接続するためのパッドとで構成される第２のウエハ」であるのに対し、引用発明では、「各受光用ＭＯＳトランジスタＭ’に対応するスイッチング用ＭＯＳトランジスタＭが形成され、Ｓｉ基板１１からなる出力層１０’」であり、「出力層１０’には、スイッチング用ＭＯＳトランジスタＭを受光用ＭＯＳトランジスタＭ’に電気的に接続するためのマイクロバンプ電極１７が更に形成され」たものである点。
　すなわち、引用発明は、「リセットトランジスタと、ソースフォロワトランジスタと、読み出し回路と、垂直／水平デコーダと、センサ動作及び画質に関与する相関重畳サンプリング回路と、アナログ回路と、アナログデジタル変換器と、デジタル回路」とを備えるものではなく、さらに、「パッド」ではなく「マイクロバンプ電極１７」が形成されたものである点。
　
＜相違点４＞
　本願発明では、「前記第１のウエハのパッドと前記第２のウエハのパッドとを接続する連結手段」を含むのに対し、引用発明では、「マイクロバンプ電極１７は、マイクロバンプ電極３０に接触していて電気的に接続されている」ものの、「連結手段」を含むものでない点。
　
４　判断
（１）相違点１〜相違点４について
ア　相違点１〜相違点４は関連する内容を含むので、それらの内容毎にまとめて検討する。
　相違点１〜相違点４を、次のように、「ウエハの受光素子及びトランジスタ構造」並びに「ウエハの接続構造」について、それぞれ、＜相違点ａ＞及び＜相違点ｂ＞に分け直して、以下で検討する。
　
＜相違点ａ＞
(a1)単位画素が、本願発明では、「複数のトランジスタ構造からなる」のに対し、引用発明ではそのような特定はなされていない点。
(a2)第１のウエハについて、本願発明では、「『フォトダイオードと、転送トランジスタと、電荷量を電圧に変えるための静電気として機能するフローティング拡散領域のノード』と、『前記フローティング拡散領域のノードおよび前記転送トランジスタをチップの外部回路』に接続するためのパッド」とで構成されるものであるのに対し、引用発明では、受光素子層２０”には、「『フォトダイオード』ではなく『受光用ＭＯＳトランジスタＭ’』が形成され、且つ『転送トランジスタと、電荷量を電圧に変えるための静電気として機能するフローティング拡散領域のノード』とを備える」ものではなく、さらに、マイクロバンプ電極３０は、「『受光用ＭＯＳトランジスタＭ’』をスイッチング用ＭＯＳトランジスタＭに電気的に接続するため」のものである点。
(a3)第２のウエハについて、本願発明では、「『リセットトランジスタと、ソースフォロワトランジスタと、読み出し回路と、垂直／水平デコーダと、センサ動作及び画質に関与する相関重畳サンプリング回路と、アナログ回路と、アナログデジタル変換器と、デジタル回路』と、前記各画素を接続するためのパッド」とで構成されるものであるのに対し、引用発明では、出力層１０’は、「リセットトランジスタと、ソースフォロワトランジスタと、読み出し回路と、垂直／水平デコーダと、センサ動作及び画質に関与する相関重畳サンプリング回路と、アナログ回路と、アナログデジタル変換器と、デジタル回路」とを備えるものではない点。
　
＜相違点ｂ＞
(b1)本願発明は、第１のウエハ及び第２のウエハは、それぞれ「パッド」を含むのに対し、引用発明は、受光素子層２０”及び出力層１０’は、それぞれ「マイクロバンプ電極３０」及び「マイクロバンプ電極１７」が形成されたものである点。
(b2)本願発明では、「前記第１のウエハのパッドと前記第２のウエハのパッドとを接続する連結手段」を含むのに対し、引用発明では、「マイクロバンプ電極１７は、マイクロバンプ電極３０に接触していて電気的に接続されている」ものの、「連結手段」を含むものでない点。
　
　以下、＜相違点ａ＞及び＜相違点ｂ＞について検討する。
イ　相違点ａについて
ａ　引用例１の第３実施形態の説明箇所の上記摘記事項（コ）及び（サ）には、「受光用のＭＯＳトランジスタＭ’に代えてフォトダイオードを用いてもよい」旨が記載されており、すなわち、第３実施形態として、「『フォトダイオード』が形成された『受光素子層２０”』」が開示されているといえる。
　一方、引用例１の上記摘記事項（キ）、（ケ）、（コ）を総合すると、引用例１には、「必要に応じて、受光素子層２０あるいは出力層１０、１０’またはそれら両層の中に、入力電気信号の増幅回路や信号処理回路などの種々の回路を組み込んだりしてもよい」旨が記載されているといえる。
　
ｂ　他方、一般に、複数の単位画素を有するイメージセンサにおいて、単位画素が、複数のトランジスタ構造からなり、フォトダイオードと、転送トランジスタと、電荷量を電圧に変えるための静電気として機能するフローティング拡散領域のノードと、リセットトランジスタと、ソースフォロワトランジスタとを含み、読み出し回路と、垂直／水平デコーダと、センサ動作及び画質に関与する相関重畳サンプリング回路と、アナログ回路と、アナログデジタル変換器と、デジタル回路とを含むものであるとともに、単位画素は、フォトダイオードに転送トランジスタが接続され、転送トランジスタのソース・ドレイン領域がフローティング拡散領域のノードとなるとともに、当該ノードがリセットトランジスタのソース・ドレイン領域及びソースフォロワトランジスタのゲートに接続されるものは、例えば、下記の周知例１〜３にも記載されているように、普通に知られている周知技術である。
　
（ａ）周知例１：特開２００５−９４０９３号公報（平成２３年８月２６日付けの拒絶査定で周知例として記載した文献）
(a1)「【０００７】
　ここで、一般にＣＭＯＳ型のセンサでは、ＣＣＤに比べノイズの低減を行なうため単位画素の構成が複雑化する傾向がある。たとえば、ＣＭＯＳセンサとして汎用的なものとして、図１５（Ａ）に示すように、寄生容量を持った拡散層であるフローティングディフュージョン（ＦＤＡ；Floating Diffusion Amp）を電荷蓄積部として利用する構成を採りつつ、単位画素に４つのトランジスタ（TRansistor）を有する４トランジスタ型画素構成（以下４ＴＲ構成という）のものがよく知られている。また、図１５（Ｂ）に示すように、単位画素部分に３つのトランジスタを有し画素サイズを小さくできる３トランジスタ型画素構成（以下３ＴＲ構成という）のものも提案されている（たとえば特許文献１参照）。
【０００８】
【特許文献１】特許第２７０８４５５号公報
【０００９】
　４ＴＲ構成では、
フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位（以下ＦＤ電位という）に対応した信号を
出力
リセットトランジスタ３６は、フローティングディフュージョン３８をリセットする
読出選択用トランジスタ（転送トランジスタ）３４は、電荷生成部３２にて生成された信号電荷をフローティングディフュージョン３８に転送する
　
(a2)「【００５５】
　＜第１実施形態＞
　図１は、本発明の第１実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。ここで、図１（Ａ）は、第１実施形態の固体撮像装置１の全体構成を示し、図１（Ｂ）は、その一部の回路の詳細を示している。この固体撮像装置１は、カラー画像を撮像し得るデジタルスチルカメラとして適用されるようになっている。
【００５６】
　先ず、この固体撮像装置１は、入射光量に応じた信号を出力する受光素子を含む画素が行および列の２次元マトリクス状に配列された撮像部を有し、各画素からの信号出力が電圧信号であって、
ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部が列ごとに設けられたカラム型
【００５７】
　図１（Ａ）に示すように、この固体撮像装置１は、複数の単位画素３が行および列に配列された画素部（撮像部）１０と、画素部１０の外側に設けられた
駆動制御部７
ＣＤＳ処理部２６
【００５８】
　
駆動制御部７としては
水平デコーダ１２ａ
読出アドレスに従って、ＣＤＳ処理部２６の各信号を水平信号線１８に導く水平駆動回路（列選択シフトレジスタ）１２ｂ
【００５９】
　垂直走査回路１４は、垂直方向の読出行を規定する（撮像部１０の行を選択する）
垂直デコーダ１４ａ
【００６０】
　ＣＤＳ処理部２６と水平走査回路１２との間の信号経路上には、図１（Ｂ）に示すように、各垂直信号線１９に対してドレイン端子が接続された負荷ＭＯＳトランジスタ１７１を含む負荷トランジスタ部１７２が配され、各負荷ＭＯＳトランジスタ１７１を駆動制御する負荷制御部（負荷ＭＯＳコントローラ）１７４が設けられている。
【００６１】
　増幅用トランジスタ４２は各垂直信号線５３に接続されており、また垂直信号線５３は垂直列ごとに負荷ＭＯＳトランジスタ１７１のドレインに接続され、また各負荷ＭＯＳトランジスタ１７１のゲート端子には、負荷制御部１７４からの負荷制御信号ＣＴldが共通に入力されており、信号読出し時には、各増幅用トランジスタ４２に接続された負荷ＭＯＳトランジスタ１７１によって、予め決められた定電流を流し続けるようになっている。
【００６２】
…
【００６４】
　これらの
駆動制御部７の各要素は、画素部１０ととともに
単結晶シリコンなどの半導体領域に一体的に形成
【００６５】
…
【００６６】
　
単位画素３は
ＣＤＳ処理部２６と
接続されている
【００６７】
…
【００７２】
　このような構成のカラム回路２６ａにおいては、入力される２つのパルスに基づいて、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベル）と信号レベルとの差分をとる処理を行なう。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除く。なお、
ＣＤＳ処理部２６の後段には
ＡＤＣ(Analog Digital Converter)回路などをＣＤＳ処理部２６と同一の半導体領域に設ける
　
(a3)「【００８４】
　図２は、第１実施形態の固体撮像装置１を構成する単位画素３の一構成例を示した図である。第１実施形態の
単位画素３の構成としては
フローティングディフュージョン３８と４つのトランジスタとを備えて構成
光電変換素子（フォトダイオード）を含んで構成された電荷生成部３２
フローティングディフュージョン３８
増幅トランジスタ４２
リセットトランジスタ３６
転送ゲート用の読出選択用トランジスタ３４
　
（ｂ）周知例２：特開２００５−８６５９５号公報（平成２３年８月２６日付けの拒絶査定で周知例として記載した文献）
(b1)「【０００６】
　＜単位画素の構成；４ＴＲタイプ＞
　ここで、一般にＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型のセンサでは、ＣＣＤ（Charge Coupled Device ）に比べノイズの低減を行なうため単位画素の構成が複雑化する傾向がある。たとえば、ＣＭＯＳセンサとして汎用的なものとして、図８（Ａ）に示すように、寄生容量を持った拡散層であるフローティングディフュージョン（ＦＤＡ；Floating Diffusion Amp）構成を採りつつ、単位画素３部分に４つのトランジスタ（TRansistor）を有する４トランジスタ型画素構成（以下４ＴＲ構成とも言う）のものがよく知られている。
【０００７】
　このような４ＴＲ構成では、電荷蓄積部の一例である
フローティングディフュージョン３８は単位信号生成部の一例である増幅用トランジスタ４２のゲートに接続されている
リセットトランジスタ３６
【０００８】
　電荷転送部としての
転送ゲートトランジスタ（読出選択用トランジスタ）３４
【０００９】
　このように、単位画素３は、光電変換素子（たとえばフォトダイオードＰＤ）と４つのトランジスタで構成され、画素を選択する目的で垂直選択用トランジスタ４０を備えている構成が一般的であり、現在のほとんどのＣＭＯＳセンサにおける単位画素３は、選択トランジスタを持っている。そのため、ＣＣＤに比べ高画素化の点で不利である。
【００１０】
　＜単位画素の構成；３ＴＲタイプ＞
　これに対して、性能を落とさない範囲で素子数を少なくするべく、単位画素３におけるトランジスタが占める面積を少なくすることで画素サイズを小さくする技術として、図８（Ｂ）に示すように、光電変換素子（たとえばフォトダイオードＰＤ）と３つのトランジスタで単位画素３を構成する３トランジスタ型画素構成（以下３ＴＲ構成とも言う）が提案されている（たとえば特許文献１参照）。
【００１１】
【特許文献１】特許第２７０８４５５号公報
【００１２】
　この３ＴＲ構成の単位画素３は、光電変換を行なうことで受光した光に対応する信号電荷を生成する
電荷生成部３２（たとえばフォトダイオード）
増幅用トランジスタ４２
リセットトランジスタ３６
読出選択用トランジスタ（転送ゲート部）３４が、電荷生成部３２と増幅用トランジスタ４２のゲートとの間に設けられている
【００１３】
　増幅用トランジスタ４２のゲートおよびリセットトランジスタ３６のソースは転送ゲートトランジスタ（読出選択用トランジスタ）３４を介して電荷生成部３２に、リセットトランジスタ３６のドレインおよび増幅用トランジスタ４２のドレインはドレイン線に、それぞれ接続されている。また、増幅用トランジスタ４２のソースは垂直信号線５３に接続されている。転送ゲートトランジスタ３４は、転送ゲート配線５５を介して転送駆動バッファ１５０により駆動される。リセットトランジスタ３６は、リセットゲート配線５６を介してリセット駆動バッファ１５２により駆動される。
【００１４】
　転送駆動バッファ１５０、リセット駆動バッファ１５２とも基準電圧である０Ｖと、電源電圧の２値で動作する。特に、この画素における従来例の転送ゲートトランジスタ３４のゲートに供給されるローレベル電圧は０Ｖである。
【００１５】
　水平方向の同じ列の画素は、３つの信号線、転送ゲート配線（ＴＲＧ）５５、リセットゲート配線（ＲＳＴ）５６、および垂直ドレイン線（ＤＲＮ）５７と共通に接続されるようになっている。転送ゲート配線５５は、画素の電荷生成部３２（たとえばフォトダイオード）から垂直方向の同じ行の画素は、共通の垂直信号線（読出信号線）５３に接続されている。増幅用トランジスタ４２は各垂直信号線５３に接続されており、また垂直信号線５３は垂直列ごとに図示しない負荷トランジスタ部に接続されており、信号読出し時には、各増幅用トランジスタ４２に接続された負荷ＭＯＳによって、予め決められた定電流を流し続けるようになっている。
【００１６】
　
各垂直信号線５３は、図示しないカラム回路に接続されており、このカラム回路でＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理など
【００１７】
　また、図示しない垂直走査回路は、水平方向の一列に並んだ画素に対し適当なタイミングで転送ゲート配線（ＴＲＧ）５５、リセットゲート配線（ＲＳＴ）５６、および垂直ドレイン線（ＤＲＮ）５７を駆動する。水平走査回路は読出し時、ＣＤＳ処理部を順番に１行ずつオンにするように信号を入力する。こうすることで、各垂直信号線（読出信号線）５３に読み出されている信号がアンプへと順々に送られていくことになる。
【００１８】
　この第２例の単位画素３においては、第１例と同様に、
フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されている
【００１９】
　リセットトランジスタ３６は、リセットゲート配線（ＲＳＴ）５６が行方向に延びており、ドレイン線（ＤＲＮ）５７は殆どの画素に共通になっている。このドレイン線（ＤＲＮ）５７は、ドレイン駆動バッファ（以下ＤＲＮ駆動バッファという）１４０により駆動される。リセットトランジスタ３６はリセット駆動バッファ１５２により駆動され、フローティングディフュージョン３８の電位を制御する。
【００２０】
　ここで、特許文献１に記載の技術では、ドレイン線５７が行方向に分離されているが、このドレイン線５７は１行分の画素の信号電流を流さなければならないので、実際には列方向に電流を流せるように、全行共通の配線となる。
【００２１】
　電荷生成部３２（光電変換素子）にて生成された信号電荷は転送ゲートトランジスタ３４によりフローティングディフュージョン３８に転送される。」
　
(b2)「【００５９】
　＜固体撮像装置の構成；第１実施形態＞
　図１は、本発明の第１実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。この固体撮像装置１は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有し、各画素からの信号出力が電圧信号であって、
ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部などが列ごとに設けられたカラム型
【００６０】
　すなわち、図１（Ａ）に示すように、固体撮像装置１は、複数の単位画素３が行および列に配列された画素部（撮像部）１０と、画素部１０の外側に設けられた駆動制御部７と、カラム処理部２６とを備えている。駆動制御部７としては、たとえば、水平走査回路１２と、垂直走査回路１４とを備えている。
【００６１】
　図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の画素が配置される。単位画素３は、図１（Ｂ）に示すように、背景技術の項にて図８（Ｂ）に示した３トランジスタ構成のものと同様となっている。ドレイン線５７は、画素部１０の大部分の画素に共通で、列方向に延びて画素部１０の端で共通になっているか、または、電荷生成部３２の上では穴が開いた格子状の配線である。
【００６２】
　また、固体撮像装置１は、駆動制御部７の他の構成要素として、水平走査回路１２、垂直走査回路１４、および通信・タイミング制御部２０が設けられている。これらの駆動制御部７の各要素は、画素部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成される。
【００６３】
　単位画素３は、垂直列選択のための、垂直制御線１５を介して垂直走査回路１４と、垂直信号線１９を介して、
カラムＡＤ回路が列ごとに設けられているカラム処理部２６
【００６４】
　水平走査回路１２や垂直走査回路１４は、後述のようにデコーダを含んで構成され、通信・タイミング制御部２０から与えられる駆動パルスに応答してシフト動作（走査）を開始するようになっている。このため、垂直制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、リセットパルスＲＳＴ、転送パルスＴＲＧ、ＤＲＮ制御パルスＤＲＮなど）が含まれる。
【００６５】
　通信・タイミング制御部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号をパルス信号生成部を含み、たとえば、水平走査回路１２、垂直走査回路１４、およびカラム処理部２６に所定タイミングのパルス信号を供給する機能ブロック（駆動制御装置の一例）と、入力クロックや動作モードなどを指令するデータを受け取り、また固体撮像装置１の情報を含むデータを出力する通信インタフェースの機能ブロックとを備える。たとえば、水平アドレス信号を
水平デコーダ１２ａ
垂直デコーダ１４ａ
【００６６】
　また、本実施形態の通信・タイミング生成部２０では、端子５ａを介して入力される入力クロック（マスタークロック）CLK0と同じ周波数のクロックCLK1や、それを２分周したクロックやより分周した低速のクロックをデバイス内の各部、たとえば水平走査回路１２、垂直走査回路１４、カラム処理部２６、あるいは出力回路２８に供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2という。
【００６７】
　たとえばＶＧＡ（約３０万画素）クラスの固体撮像素子で、入力クロック周波数は２４ＭＨｚ、内部回路は２４ＭＨｚのクロックCLK1や、１２ＭＨｚの低速クロックCLK2で動作させフレームレートを３０ｆｐｓ（frame／s）として出力する。なお、ＶＧＡとは、“Video Graphics Array”の略称であり、グラフィックス・モードや表示解像度を定義したものである。
【００６８】
　垂直走査回路１４は、画素部の行を選択し、その行に必要なパルスを供給するものである。たとえば、垂直方向の読出行を規定する（画素部１０の行を選択する）
垂直デコーダ１４ａ
垂直駆動回路１４ｂ
【００６９】
　水平走査回路１２は、低速クロックに同期してカラム処理部２６のカラムＡＤ回路を順番に選択し、その信号を水平信号線１８に導くものである。たとえば、水平方向の読出列を規定する（カラム処理部２６内の個々のカラム回路を選択する）水平デコーダ１２ａと、水平デコーダ１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動回路１２ｂとを有する。なお、水平信号線１８は、たとえばカラムＡＤ回路が取り扱うビット数ｎ（ｎは正の整数）分、たとえば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置される。
【００７０】
　このような構成の固体撮像装置１において、単位画素３から出力された画素信号（この例では電圧信号）は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２６のカラムＡＤ回路に供給される。
カラム処理部２６の各カラムＡＤ回路は
２つのサンプルパルスに基づいて、
差分をとる処理を行なう
【００７１】
　また、
各カラムＡＤ回路は、処理済みのアナログ信号を、
デジタルデータに変換するＡＤＣ(Analog Digital Converter)回路を持つ
【００７２】
　出力回路２８は、水平信号線１８の信号を処理して、出力端子５ｃを介して画像データ（撮像データ）として外部回路に出力する。たとえば、出力回路２８は、バッファリングだけする場合もあるし、その前に黒レベル調整、列ばらつき補正、信号増幅、色関係処理などを行なうこともある。
【００７３】
　なお、ここではＡＤ変換機能をカラム回路ごとに持たせて垂直列ごとにデジタルデータ化する構成としているが、この
ＡＤ変換機能は
画素部の各画素に対して個々に設ける（多数設ける）構成としてもよい
【００７４】
　何れの構成であっても、電荷生成部としての受光素子が行列状に配された画素部１０からは、行ごとに各垂直列について画素信号が順次出力される。そして、受光素子が行列状に配された画素部１０に対応する１枚分の画像すなわちフレーム画像が、画素部１０全体の画素信号の集合で示されることとなる。
【００７５】
　このような構成の固体撮像装置１における画素信号の読出しのための駆動タイミングは、図９に示した従来の３トランジスタ構成用のものと似通っている。しかしながら、本実施形態では、フローティングディフュージョン３８電荷蓄積部の一例であるフローティングディフュージョン３８をリセットレベルにする処理に関わる制御パルスによる駆動を、この制御パルスの駆動に伴う垂直信号線５３の追随時間（応答時間）よりも有意に短くする点で異なる。
【００７６】
　なお、第１実施形態では、単位画素３を３トランジスタ構成のものとしており、前記フローティングディフュージョン３８をリセットレベルにする処理に関わる制御パルスとしては、リセットトランジスタ３６を駆動するリセットパルスＲＳＴが該当し、フローティングディフュージョン３８に蓄積し得る電荷量を多くする方向となるように、このリセットパルスＲＳＴを十分短くする点に特徴を有する。」
　
（ｃ）周知例３：特開２００３−３１７８５号公報
(c1)「【００１９】図１は、本発明の一実施形態に係るＣＭＯＳイメージセンサの一例を示す概略構成図である。図１から明らかなように、本ＣＭＯＳイメージセンサは、画素部１１、垂直（Ｖ）選択回路１２、
Ｓ／Ｈ（サンプル／ホールド）＆ＣＤＳ(Correlated Double Sampling:相関二重サンプリング)回路１３
Ａ／Ｄ変換回路１７
【００２０】画素部１１は、後述する単位画素が行列状に多数配列され、行単位でアドレス線などが、列単位で垂直信号線がそれぞれ配線された構成となっている。垂直選択回路１２は、画素を行単位で順に選択し、選択した行の各画素から画素信号をＳ／Ｈ＆ＣＤＳ回路１３に読み出す。Ｓ／Ｈ＆ＣＤＳ回路１３は、その読み出された画素信号について信号レベルから０レベルを減算し、画素ごとの固定パターンばらつき（ノイズ）を除去し、保持する処理を行う。
【００２１】水平選択回路１４は、Ｓ／Ｈ＆ＣＤＳ回路１３に保持されている画素信号を順に取り出し、ＡＧＣ回路１６に渡す。ＡＧＣ回路１６は、その信号を適当なゲインで増幅し、
Ａ／Ｄ変換回路１７
Ｓ／Ｈ＆ＣＤＳ回路１３
【００２２】本ＣＭＯＳイメージセンサの特有の部分である単位画素の回路構成の一例を図２に示す。同図から明らかなように、単位画素は、光電変換素子として例えば
フォトダイオード２１
転送トランジスタ２２
増幅トランジスタ２３
リセットトランジスタ２５
【００２３】フォトダイオード２１はそのアノードが接地され、入射光をその光量に応じた量の電荷（ここでは、電子）に光電変換する。
転送トランジスタ２２は、フォトダイオード２１のカソードとフローティングディフュージョンＦＤとの間に接続
【００２４】
フローティングディフュージョンＦＤには増幅トランジスタ２３のゲートが接続されている
【００２５】リセットトランジスタ２５は電源ＶｄｄとフローティングディフュージョンＦＤとの間に接続され、リセット配線２９を通してそのゲートにリセット信号が与えられることで、フローティングディフュージョンＦＤの電位を電源Ｖｄｄの電位にリセットする。これらの動作は、転送トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２５の各ゲートが接続される各配線２６，２８，２９が行単位で配線されていることから、１行分の各画素について同時に行われる。」
　
ｃ　したがって、引用発明において、上記摘記事項（コ）及び（サ）に基づき、受光用ＭＯＳトランジスタＭ’に代えてフォトダイオードを用い、上記摘記事項（キ）、（ケ）、（コ）に基づき、増幅回路や信号処理回路などを組み込んだものとする、すなわち、引用例１の第３実施形態を、第１実施形態及び第２実施形態と同様に受光素子層をフォトダイオードが形成されたものとし、受光素子層２０”あるいは出力層１０’または両層の中に、増幅回路や信号処理回路を組み込んだものとするとともに、前記普通に知られている周知技術における単位画素の構成を採用するならば、引用例１の第１実施形態を示す図１には、受光素子層２０に、フォトダイオードＰＤと、ＭＯＳトランジスタＭ（転送トランジスタ）と、ソース・ドレイン領域２３ａとを含むものが記載されているから、「受光素子層２０”（第１のウエハ）」には、「フォトダイオードと、転送トランジスタと、電荷量を電圧に変えるための静電気として機能するフローティング拡散領域のノード」とを形成し、マイクロバンプ電極３０を、「前記フローティング拡散領域のノードおよび前記転送トランジスタをチップの外部回路」に接続するためのものとすることは当業者が適宜なし得たことである。
　そして、引用発明において、上記のように、受光用ＭＯＳトランジスタＭ’に代えてフォトダイオードを用い、増幅回路や信号処理回路などを組み込んだものとする構成を採用するとともに、前記普通に知られている周知技術における単位画素の構成を採用し、「受光素子層２０”」として上記のような構成を採用するならば、それに際し、「出力層１０’」を、「フォトダイオードと、転送トランジスタと、電荷量を電圧に変えるための静電気として機能するフローティング拡散領域のノード」以外の、「リセットトランジスタと、ソースフォロワトランジスタとを含み、読み出し回路と、垂直／水平デコーダと、センサ動作及び画質に関与する相関重畳サンプリング回路と、アナログ回路と、アナログデジタル変換器と、デジタル回路」とを含むものとすることは、当業者が当然なし得たことである。
　さらに、以上の検討に基づくと、当然に、単位画素は、「複数のトランジスタ構造からなる」ものとなることは当業者には明らかであるといえる。
　したがって、引用発明において、引用例１の記載に基づき、上記相違点ａに係る本願発明の構成を採用することは、当業者が容易になし得たことである。
　よって、相違点ａは、当業者が容易になし得た範囲に含まれる程度のものである。
　
ウ　相違点ｂについて
ａ　一般に、第１のウエハと第２のウエハとが積層された半導体装置において、第１のウエハと第２のウエハとをそれぞれに形成されたパッドを用いて接続することは、下記の周知例４及び５に記載されているように、周知技術である。
　
（ａ）周知例４：特開平８−１２５１２１号公報（平成２３年８月２６日付けの拒絶査定で周知例として記載した文献）
(a1)「【０１５７】（第１４の実施形態）以下、本発明の第１４の実施形態に係る半導体装置の製造方法について図２８を参照しながら説明する。
【０１５８】まず、図２８（ａ）に示すように、トランジスタや容量素子等の
半導体素子が形成された第１の半導体基板１０の表面に第１の電極１１
半導体素子が形成された第２の半導体基板１３の表面に第２の電極１４
【０１５９】次に、第１の半導体基板１０と第２の半導体基板１３との位置合わせを行なった後、
第１の半導体基板１０と第２の半導体基板１３とを
第１の電極１１と第２の電極１４とを接合する
【０１６０】次に、図２８（ｃ）に示すように、接合された第１の半導体基板１０及び第２の半導体基板１３の両側面に光硬化性樹脂７０を塗布した後、該光硬化性樹脂７０に光を照射して硬化させる。
【０１６１】このように、第１４の実施形態によると、接合された第１の半導体基板１０及び第２の半導体基板１３の各側面に光硬化性樹脂７０を塗布して硬化させることにより、両者の接合の機械的強度を大きく向上させることができる。」
　
（ｂ）周知例５：特開平３−９５５５号公報（平成２３年８月２６日付けの拒絶査定で周知例として記載した文献）
(b1)「〔実施例〕
　次に、本発明について図面を参照して説明する。
　第１図（ａ）、（ｂ）は本発明の一実施例の平面図及びｘ−ｘ’線断面図である。
　第１図（ａ）、（ｂ）に示すように、アイランド７の上に搭載された高電圧駆動の入出力回路が設けられた第１の半導体チップ１の上に入出力回路よりも低い電圧で駆動される第２の半導体チップ２が第１の半導体チップと電気的に接続され、第１の半導体チップ１の端部に設けられたボンディングパッド３とリード４との間をボンディング線６で電気的に接続されており、アイランド７及びリード４を含んでパッケージ５に封入されている。
　ここで、
第１の半導体チップ１には
ＭＯＳ型電界効果トランジスタが集積
第２の半導体チップ２には
ＭＯＳ型電界効果トランジスタが集積
　第２図は第１図（ｂ）の部分拡大図である。
　図に示すように、第１のシリコン基板１２及び第２のシリコン基板１３のそれぞれにＭＯＳ型電界効果トランジスタ１１を設けた後ＭＯＳ型電界効果トランジスタ１１に接続するアルミニウム配線１０を設ける。次に、アルミニウム配線１０を含む表面に層間絶縁膜１４を堆積し、アルミニウム配線上の眉間絶縁膜１４を選択的にエッチングして開口部を設ける。次に、開口部のアルミニウム配線１０の表面に金をめっきして金電極８を設け、ポリイミド系樹脂膜９を全体に塗布した後これをエッチバックして金電極８のみを露出させ、それぞれ第１の半導体チップと第２の半導体２を形成し、
第１及び第２の半導体チップの金電極８を整合させて圧着する
　
ｂ　イメージセンサにおいても例外ではなく、第１のウエハと第２のウエハとをそれぞれに形成されたパッドを用いて接続するととともに、パッド間に連結手段を形成することは、下記の周知例６に記載されているように、周知技術である。
　
（ａ）周知例６：特開２００４−２０７４６１号公報
(a1)「【００３２】
【発明の実施の形態】
次に、実施の形態について説明する。まず、第１の実施の形態について説明する。図１は、本発明に係る固体撮像装置の実施の形態を示す断面図である。図１に示すように、受光部104 と電極パッド105 を含む固体撮像素子101 は、接合層103 を介して光学ガラス102 と接着されている。接合層103 は接合面全面に形成され、光学的に透明な材料で構成されている。ここで、
固体撮像素子101 としては
増幅型でも何でもよい
　
(a2)「【００４９】
次に、
図４の（Ｆ）に示すように、裏面電極108 へ突起電極109 を形成
突起電極109 としては
スタッドバンプや、
バンプの他、金属ボールや
樹脂ボールや
導電性接着剤等
　
(a3)「【００６７】
（第４の実施の形態）
次に、第４の実施の形態について説明する。本実施の形態は、第１及び第２あるいは第３の実施の形態で説明した固体撮像装置あるいは撮像装置をカプセル型内視鏡に適用して構成したカプセル型内視鏡装置に関するものである。本実施の形態に係るカプセル型内視鏡装置の構成を図10に示す。
【００６８】
図10において、110 は固体撮像装置、120 は固体撮像装置110 の駆動並びに信号処理を行うＡＳＩＣ基板
【００６９】
固体撮像装置110 は、裏面電極108 上に形成された突起電極109 を介して、ＡＳＩＣ基板120 上の電極パッド130 と接続
　
ｃ　したがって、引用発明において、前記周知技術に基づき、マイクロバンプ電極３０とマイクロバンプ電極１７を、パッドに代えるとともに、パッド間に連結手段を形成することは当業者であれば容易になし得たことである。
　よって、相違点ｂは、当業者が容易になし得た範囲に含まれる程度のものである。
　
（３）判断についてのまとめ
　以上のとおりであるから、相違点１〜相違点４は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　よって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
５　むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 
　よって、結論のとおり審決する。