(57)【要約】消費電力の低減、小型化の容易化、ロックループの高帯域化、及び、信頼性の向上を図ることができるＰＬＬ及びＤＬＬである。フィードバック信号の値を入力信号に同期して検出し、検出結果を入力信号に対する前記フィードバック信号の位相の進み又は遅れを示す位相信号として出力する位相比較器（１）と、位相信号が位相の進みを示す値である場合に前記制御信号中の「Ｈ」を示すビット数を一つ増加させ、位相信号が位相の遅れを示す値である場合に前記制御信号中の「Ｈ」を示すビット数を一つ減少させるカウンタ（２）と、制御信号中の「Ｈ」を示すビット数が多いほど出力信号の発振周期を長くし、「Ｈ」を示すビット数が少ないほど出力信号の発振周期を短くするリングオシレータ（３）とを備える。
2003036796.tif 000002
【特許請求の範囲】
【請求項１】
二値信号の出力信号をフィードバック信号として出力するフィードバック手段と、
前記フィードバック信号及び入力信号を入力し、前記入力信号に対する前記フィードバック信号の位相の進み又は遅れを示す位相信号を出力する位相比較器と、
前記位相信号を入力し、前記位相信号が位相の進みを示す値である場合に前記制御信号中の値を増加させ、前記位相信号が位相の遅れを示す値である場合に前記制御信号中の値を減少させるカウンタと、
前記制御信号を入力し、前記出力信号を出力して、前記制御信号中の値が多いほど前記出力信号の発振周期を長くし、前記値が少ないほど前記出力信号の発振周期を短くするリングオシレータと
を備えたことを特徴とする位相ロックループ回路。
【請求項２】
前記フィードバック手段が分周器からなる請求の範囲第１項に記載の位相ロックループ回路。
【請求項３】
前記分周器が、二値信号の出力信号を分周し、二値信号のフィードバック信号を出力し、
前記位相比較器が、前記フィードバック信号及び入力信号が入力され、前記フィードバック信号の値を入力信号に同期して検出し、検出結果を前記入力信号に対する前記フィードバック信号の位相の進み又は遅れを示す位相信号として出力し、
前記カウンタが、前記位相信号が入力され、各ビットがそれぞれ第一値又は第二値を示す複数ビットで構成された制御信号を出力し、前記位相信号が位相の進みを示す値である場合に前記制御信号中の第一値を示すビット数を一つ増加させ、前記位相信号が位相の遅れを示す値である場合に前記制御信号中の第一値を示すビット数を一つ減少させ、
前記リングオシレータが、前記制御信号が入力され、前記出力信号を出力し、前記制御信号中の第一値を示すビット数が多いほど前記出力信号の発振周期を長くし、前記第一値を示すビット数が少ないほど前記出力信号の発振周期を短くする請求の範囲第２項に記載の位相ロックループ回路。
【請求項４】
前記位相比較器が、Ｄフリップフロップにより構成された請求の範囲第１項〜第３項のいずれかに記載の位相ロックループ回路。
【請求項５】
前記位相比較器は、
前記位相の遅れを検出する第一Ｄフリップフロップと、
前記位相の進みを検出する第二Ｄフリップフロップと、
前記第一Ｄフリップフロップへ入力する入力信号を、前記位相の遅れを検出した第一Ｄフリップフロップの出力値の切替え位相差分だけ調整する第一可変遅延素子と、
前記第二Ｄフリップフロップへ入力する入力信号を、前記位相の進みを検出した第二Ｄフリップフロップの出力値の切替え位相差分だけ調整する第二可変遅延素子とにより構成された請求の範囲第４項に記載の位相ロックループ回路。
【請求項６】
前記位相比較器が、ダイナミックＤフリップフロップと、その出力が入力される非ダイナミックＤフリップフロップとにより構成され、
前記ダイナミックＤフリップフロップは、アナログスイッチと寄生容量とを組み合わせて構成されたダイナミックラッチ回路を二段従属接続した構成を有し、
前記非ダイナミックＤフリップフロップは、アナログスイッチとインバータとを組み合わせて構成されたラッチ回路を二段従属接続した構成を有する請求の範囲第４項に記載の位相ロックループ回路。
【請求項７】
前記カウンタは、フリップフロップと、当該フリップフロップへ入力する信号を選択する選択部とを前記制御信号のビット数と同数段ずつ備え、
前記フリップフロップの各々は、前記制御信号を構成するビット値を一つずつ出力し、
前記選択部の各々は、各フリップフロップに一つずつ対応し、
前記位相信号が位相の進みを示す値である場合に、前段のフリップフロップの出力値を選択して対応するフリップフロップへ入力し、
前記位相信号が位相の遅れを示す値である場合に、次段のフリップフロップの出力値を選択して対応するフリップフロップへ入力し、
初段の選択部は、前段のフリップフロップの出力値として第一値を初段のフリップフロップへ入力し、
最終段の選択部は、次段のフリップフロップの出力値として第二値を最終段のフリップフロップへ入力する請求の範囲第１項〜第６項のいずれかに記載の位相ロックループ回路。
【請求項８】
前記位相比較器は、
前記第一Ｄフリップフロップにより前記位相の遅れが非検出であると同時に、前記第二Ｄフリップフロップにより前記位相の進みが非検出である場合、前記フィードバック信号と前記入力信号との位相の一致を示す位相信号を出力し、
前記カウンタは、
フリップフロップと、当該フリップフロップへ入力する信号を選択する選択部とを前記制御信号のビット数と同数段ずつ備え、
前記フリップフロップの各々は、前記制御信号を構成するビット値を一つずつ出力し、
前記選択部の各々は、各フリップフロップに一つずつ対応し、
前記位相信号が位相の進みを示す値である場合に、前段のフリップフロップの出力値を選択して対応するフリップフロップへ入力し、
前記位相信号が位相の遅れを示す値である場合に、次段のフリップフロップの出力値を選択して対応するフリップフロップへ入力し、
前記位相信号が位相の一致を示す値である場合に、対応するフリップフロップ自身の出力値を選択して対応するフリップフロップへ入力し、
初段の選択部は、前段のフリップフロップの出力値として第一値を初段のフリップフロップへ入力し、
最終段の選択部は、次段のフリップフロップの出力値として第二値を最終段のフリップフロップへ入力する請求の範囲第１項〜第７項のいずれかに記載の位相ロックループ回路。
【請求項９】
前記リングオシレータは、最終段の出力が初段に入力される多段接続された反転出力の論理ゲートと、当該論理ゲートと電源電圧源との間に設けられた可変抵抗とにより構成され、
前記第一値を示すビット数が増加すると、前記可変抵抗の抵抗値を増加させて前記発振周期を長くし、
前記第一値を示すビット数が減少すると、前記可変抵抗の抵抗値を減少させて前記発振周期を短くする請求の範囲第１項〜第８項のいずれかに記載の位相ロックループ回路。
【請求項１０】
前記可変抵抗は、
前記制御信号のビット数と同数の互いに並列に接続された抵抗と、
各抵抗にそれぞれ直列に接続されたスイッチング素子とにより構成され、
各スイッチング素子は、前記制御信号を構成する各ビット値に一つずつ対応しており、対応するビット値が第一値の場合に非導通状態となり、第二値の場合に導通状態となる請求の範囲第９項に記載の位相ロックループ回路。
【請求項１１】
前記リングオシレータは、最終段の出力が初段に入力される多段接続された反転出力の論理ゲートと、前記論理ゲートの各々と接地電圧源との間に設けられた可変容量とにより構成され、
前記第一値を示すビット数が増加すると、前記可変容量の容量値を増加させて前記発振周期を長くし、
前記第一値を示すビット数が減少すると、前記可変容量の容量値を減少させて前記発振周期を短くする請求の範囲第１項〜第１０項のいずれかに記載の位相ロックループ回路。
【請求項１２】
前記可変容量は、前記制御信号のビット数と同数の互いに並列に接続された負荷容量と、各負荷容量にそれぞれ直列に接続されたスイッチング素子とを備え、
各スイッチング素子は、前記制御信号を構成する各ビット値に一つずつ対応しており、対応するビット値が第一値の場合に導通状態となり、第二値の場合に非導通状態となる請求の範囲第１１項に記載の位相ロックループ回路。
【請求項１３】
前記リングオシレータは、
最終段の出力が初段に入力される多段接続された反転出力の論理ゲートと、
前記論理ゲートの各々と基準電圧源との間にそれぞれ設けられ、電流値の上限を制限する可変電流源と、
前記制御信号のうち前記第一値を示すビット数が増加すると、前記可変電流源を流れる電流値を減少させて前記発振周期を長くし、前記第一値を示すビット数が減少すると、前記可変電流源を流れる電流値を増加させて前記発振周期を短くする制御回路とにより構成してあることを特徴とする請求の範囲第１項〜第１０項のいずれかに記載の位相ロックループ回路。
【請求項１４】
前記制御回路は、
前記制御信号のビット数と同数の互いに並列に接続された定電流源と、
各定電流源にそれぞれ直列に接続されたスイッチング素子と、
前記スイッチング素子を通過した合計電流値をバイアス電圧値に変換する電流電圧変換回路と、
前記バイアス電圧を前記可変電流源へ印加する電流源バイアス回路とを備え、
前記スイッチング素子は、前記制御信号を構成する各ビット値に一つずつ対応しており、対応するビット値が第一値の場合に非導通状態となり、第二値の場合に導通状態となり、
前記定電流源は、前記バイアス電圧値の増減に対して実質的に線形に応答した上限値内の電流を流す請求の範囲第１３項に記載の位相ロックループ回路。
【請求項１５】
二値の出力信号及び入力信号を入力し、前記入力信号に対する前記出力信号の位相の進み又は遅れを示す位相信号を出力する位相比較器と、
前記位相信号を入力するとともに、制御信号を出力し、前記位相信号が位相の進みを示す値である場合に前記制御信号の値を増加させ、前記位相信号が位相の遅れを示す値である場合に前記制御信号の値を減少させるカウンタと、
前記制御信号及び前記入力信号を入力するとともに、前記出力信号を出力し、前記制御信号中の値が多いほど前記入力信号に対する前記出力信号の遅延時間を長くし、前記制御信号の値が少ないほど前記入力信号に対する前記出力信号の遅延時間を短くする可変遅延回路と
を備えたことを特徴とする遅延ロックループ回路。
【請求項１６】
前記位相比較器が、二値の出力信号及び入力信号が入力され、前記出力信号の値を入力信号に同期して検出し、検出結果を前記入力信号に対する前記出力信号の位相の進み又は遅れを示す位相信号として出力し、
前記カウンタが、前記位相信号が入力され、各ビットがそれぞれ第一値又は第二値を示す複数ビットで構成された制御信号を出力し、前記位相信号が位相の進みを示す値である場合に前記制御信号中の第一値を示すビット数を一つ増加させ、前記位相信号が位相の遅れを示す値である場合に前記制御信号中の第一値を示すビット数を一つ減少させ、
前記可変遅延回路が、前記制御信号及び前記入力信号が入力され、前記出力信号を出力し、前記制御信号中の第一値を示すビット数が多いほど前記入力信号に対する前記出力信号の遅延時間を長くし、前記第一値を示すビット数が少ないほど前記入力信号に対する前記出力信号の遅延時間を短くする請求の範囲第１５項に記載の遅延ロックループ回路。
【請求項１７】
前記位相比較器が、Ｄフリップフロップにより構成された請求の範囲第１６項に記載の遅延ロックループ回路。
【請求項１８】
前記位相比較器は、
前記位相の遅れを検出する第一Ｄフリップフロップと、
前記位相の進みを検出する第二Ｄフリップフロップと、
前記第一Ｄフリップフロップへ入力する入力信号を、前記位相の遅れを検出した第一Ｄフリップフロップの出力値の切替え位相差分だけ調整する第一可変遅延素子と、
前記第二Ｄフリップフロップへ入力する入力信号を、前記位相の進みを検出した第二Ｄフリップフロップの出力値の切替え位相差分だけ調整する第二可変遅延素子とにより構成された請求の範囲第１７項に記載の遅延ロックループ回路。
【請求項１９】
前記位相比較器が、ダイナミックＤフリップフロップと、その出力が入力される非ダイナミックＤフリップフロップとにより構成され、
前記ダイナミックＤフリップフロップは、アナログスイッチと寄生容量とを組み合わせて構成されたダイナミックラッチ回路を二段従属接続した構成を有し、
前記非ダイナミックＤフリップフロップは、アナログスイッチとインバータとを組み合わせて構成されたラッチ回路を二段従属接続した構成を有する請求の範囲第１７項に記載の遅延ロックループ回路。
【請求項２０】
前記カウンタは、フリップフロップと、当該フリップフロップへ入力する信号を選択する選択部とを前記制御信号のビット数と同数段ずつ備え、
前記フリップフロップの各々は、前記制御信号を構成するビット値を一つずつ出力し、
前記選択部の各々は、各フリップフロップに一つずつ対応し、
前記位相信号が位相の進みを示す値である場合に、前段のフリップフロップの出力値を選択して対応するフリップフロップへ入力し、
前記位相信号が位相の遅れを示す値である場合に、次段のフリップフロップの出力値を選択して対応するフリップフロップへ入力し、
初段の選択部は、前段のフリップフロップの出力値として第一値を初段のフリップフロップへ入力し、
最終段の選択部は、次段のフリップフロップの出力値として第二値を最終段のフリップフロップへ入力する請求の範囲第１５項〜第１９項のいずれかに記載の遅延ロックループ回路。
【請求項２１】
前記位相比較器は、
前記第一Ｄフリップフロップにより前記位相の遅れが非検出であると同時に、前記第二Ｄフリップフロップにより前記位相の進みが非検出である場合、前記出力信号と前記入力信号との位相の一致を示す位相信号を出力し、
前記カウンタは、
フリップフロップと、当該フリップフロップへ入力する信号を選択する選択部とを前記制御信号のビット数と同数段ずつ備え、
前記フリップフロップの各々は、前記制御信号を構成するビット値を一つずつ出力し、
前記選択部の各々は、各フリップフロップに一つずつ対応し、
前記位相信号が位相の進みを示す値である場合に、前段のフリップフロップの出力値を選択して対応するフリップフロップへ入力し、
前記位相信号が位相の遅れを示す値である場合に、次段のフリップフロップの出力値を選択して対応するフリップフロップへ入力し、
前記位相信号が位相の一致を示す値である場合に、対応するフリップフロップ自身の出力値を選択して対応するフリップフロップへ入力し、
初段の選択部は、前段のフリップフロップの出力値として第一値を初段のフリップフロップへ入力し、
最終段の選択部は、次段のフリップフロップの出力値として第二値を最終段のフリップフロップへ入力する請求の範囲第１５項〜第２０項のいずれかに記載の遅延ロックループ回路。
【請求項２２】
前記可変遅延回路は、多段接続された反転出力の論理ゲートと、当該論理ゲートと電源電圧源との間に設けられた可変抵抗とにより構成され、
前記第一値を示すビット数が増加すると、前記可変抵抗の抵抗値を増加させて前記発振周期を長くし、
前記第一値を示すビット数が減少すると、前記可変抵抗の抵抗値を減少させて前記発振周期を短くする請求の範囲第１５項〜第２１項のいずれかに記載の遅延ロックループ回路。
【請求項２３】
前記可変抵抗回路は、前記制御信号のビット数と同数の互いに並列に接続された抵抗と、各抵抗にそれぞれ直列に接続されたスイッチング素子とにより構成され、
各スイッチング素子は、前記制御信号を構成する各ビット値に一つずつ対応しており、対応するビット値が第一値の場合に非導通状態となり、第二値の場合に導通状態となる請求の範囲第２２項に記載の遅延ロックループ回路。
【請求項２４】
前記可変遅延回路は、多段接続された反転出力の論理ゲートと、前記論理ゲートの各々と接地電圧源との間に設けられた可変容量とにより構成され、
前記第一値を示すビット数が増加すると、前記可変容量の容量値を増加させて前記発振周期を長くし、
前記第一値を示すビット数が減少すると、前記可変容量の容量値を減少させて前記発振周期を短くする請求の範囲第１５項〜第２１項のいずれかに記載の遅延ロックループ回路。
【請求項２５】
前記可変容量は、
前記制御信号のビット数と同数の互いに並列に接続された負荷容量と、
各負荷容量にそれぞれ直列に接続されたスイッチング素子とを備え、
各スイッチング素子は、前記制御信号を構成する各ビット値に一つずつ対応しており、対応するビット値が第一値の場合に導通状態となり、第二値の場合に非導通状態となる請求の範囲第２４項に記載の遅延ロックループ回路。
【請求項２６】
前記可変遅延回路は、
多段接続された反転出力の論理ゲートと、
前記論理ゲートの各々と基準電圧源との間にそれぞれ設けられ、電流値の上限を制限する可変電流源と、
前記制御信号のうち前記第一値を示すビット数が増加すると、前記可変電流源を流れる電流値を減少させて前記発振周期を長くし、前記第一値を示すビット数が減少すると、前記可変電流源を流れる電流値を増加させて前記発振周期を短くする制御回路とにより構成してある請求の範囲第１５項〜第２１項のいずれかに記載の遅延ロックループ回路。
【請求項２７】
前記制御回路は、
前記制御信号のビット数と同数の互いに並列に接続された定電流源と、
各定電流源にそれぞれ直列に接続されたスイッチング素子と、
前記スイッチング素子を通過した合計電流値をバイアス電圧値に変換する電流電圧変換回路と、
前記バイアス電圧を前記可変電流源へ印加する電流源バイアス回路とを備え、
前記スイッチング素子は、前記制御信号を構成する各ビット値に一つずつ対応しており、対応するビット値が第一値の場合に非導通状態となり、第二値の場合に導通状態となり、
前記定電流源は、前記バイアス電圧値の増減に対して実質的に線形に応答した上限値内の電流を流す
ことを特徴とする請求の範囲第２６項に記載の遅延ロックループ回路。
【請求項２８】
複数段の論理ゲートを直列に接続した可変遅延回路を含む遅延ロックループ回路と、
いずれかの前記論理ゲートの出力を選択して遅延信号として出力する遅延選択部とを備えたタイミング発生器であって、
前記遅延ロックループ回路は、
二値の出力信号及び入力信号が入力され、前記出力信号の値を入力信号に同期して検出し、検出結果を前記入力信号に対する前記出力信号の位相の進み又は遅れを示す位相信号として出力する位相比較器と、
前記位相信号が入力され、各ビットがそれぞれ第一値又は第二値を示す複数ビットで構成された制御信号を出力し、前記位相信号が位相の進みを示す値である場合に前記制御信号中の第一値を示すビット数を一つ増加させ、前記位相信号が位相の遅れを示す値である場合に前記制御信号中の第一値を示すビット数を一つ減少させるカウンタと、
前記制御信号及び前記入力信号が入力され、前記出力信号を出力し、前記制御信号中の第一値を示すビット数が多いほど前記入力信号に対する前記出力信号の遅延時間を長くし、前記第一値を示すビット数が少ないほど前記入力信号に対する前記出力信号の遅延時間を短くする前記可変遅延回路と
により構成されたことを特徴とするタイミング発生器。
【請求項２９】
前記可変遅延回路の最終段の論理ゲートから出力される出力信号の遅延時間が、前記遅延選択部により選択される論理ゲートから出力される遅延信号の最大遅延時間よりも長い請求の範囲第２８項に記載のタイミング発生器。
【請求項３０】
基準クロック信号を所定時間遅延した遅延クロック信号を出力するタイミング発生器と、
前記基準クロック信号に同期して試験パターン信号を出力するパターン発生器と、
前記試験パターン信号を被試験デバイスに応じて整形し、当該被試験デバイスへ入力する波形整形器と、
前記被試験デバイスの応答出力信号と前記期待値データ信号とを比較する論理比較器とを備えた半導体試験装置であって、
前記タイミング発生器は、
複数段の論理ゲートを直列に接続した可変遅延回路を含む遅延ロックループ回路と、
いずれかの前記論理ゲートの出力を選択して遅延信号として出力する遅延選択部とを備え、
前記遅延ロックループ回路は、
二値の出力信号及び入力信号が入力され、前記出力信号の値を入力信号に同期して検出し、検出結果を前記入力信号に対する前記出力信号の位相の進み又は遅れを示す位相信号として出力する位相比較器と、
前記位相信号が入力され、各ビットがそれぞれ第一値又は第二値を示す複数ビットで構成された制御信号を出力し、前記位相信号が位相の進みを示す値である場合に前記制御信号中の第一値を示すビット数を一つ増加させ、前記位相信号が位相の遅れを示す値である場合に前記制御信号中の第一値を示すビット数を一つ減少させるカウンタと、
前記制御信号及び前記入力信号が入力され、前記出力信号を出力し、前記制御信号中の第一値を示すビット数が多いほど前記入力信号に対する前記出力信号の遅延時間を長くし、前記第一値を示すビット数が少ないほど前記入力信号に対する前記出力信号の遅延時間を短くする前記可変遅延回路と
により構成されたことを特徴とする半導体試験装置。
【請求項３１】
発振周波数が互いに等しい複数の位相ロックループ回路と、
各位相ロックループ回路へ、前記発振周波数よりも低周波数の基準クロック信号を分配する配線とを備えた半導体集積回路であって、
前記位相ロックループ回路は、
二値信号の出力信号を分周し、二値信号のフィードバック信号を出力する分周器と、
前記フィードバック信号及び前記基準クロック信号が入力され、前記フィードバック信号の値を前記基準クロック信号に同期して検出し、検出結果を前記入力信号に対する前記フィードバック信号の位相の進み又は遅れを示す位相信号として出力する位相比較器と、
前記位相信号が入力され、各ビットがそれぞれ第一値又は第二値を示す複数ビットで構成された制御信号を出力し、前記位相信号が位相の進みを示す値である場合に前記制御信号中の第一値を示すビット数を一つずつ増加させ、前記位相信号が位相の遅れを示す値である場合に前記制御信号中の第一値を示すビット数を一つずつ減少させるカウンタと、
前記制御信号が入力され、前記出力信号を出力し、前記制御信号中の第一値を示すビット数が多いほど前記出力信号の発振周期を長くし、前記第一値を示すビット数が少ないほど前記出力信号の発振周期を短くするリングオシレータとにより構成された
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
技術分野
この発明は、論理素子で構成されたデジタル制御の位相ロックループ回路（ＰＬＬ）及び遅延ロックループ回路（ＤＬＬ）、さらに、そのＤＬＬを利用したタイミング発生器、そのタイミング発生器を備えた半導体試験装置、及び、そのＰＬＬを備えた半導体集積回路に関する。
背景技術
本発明の説明に先立ち、従来の一般的なＰＬＬの構成について説明する。
第２４図（Ａ）に示すように、従来例のＰＬＬは、位相比較器１０１、チャージポンプ１０２、低域通過型フィルタ（ｌｏｗ  ｐａｓｓ  ｆｉｌｔｅｒ：ＬＰＦ）１０３、電圧制御発振器（ｖｏｌｔａｇｅ  ｃｏｎｔｒｏｌｌｅｄ  ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）１０４、及び、分周器（デバイダ）１０５により構成されている。
位相比較器１０１は、第２４図（Ａ）及び（Ｂ）に示すように、入力波形と、ＶＣＯ１０４の出力波形を分周器１０５で分周した分周波形とを比較する。そして、分周波形の位相が入力波形の位相に対してどの程度遅れているかを検出する動作と、分周波形の位相が入力波形の位相に対してどの程度進んでいるかを検出する動作とを行う。なお、第２４図（Ｂ）では、検出された位相の遅れ成分を波形ｂ−１で示し、検出された位相の進み成分を波形ｂ−２で示す。ここでは、位相差をパルス幅で表している。
次に、チャージポンプ１０２は、遅れ成分（ｂ−１）と進み成分（ｂ−２）とを一信号（ｃ）に合成し、増幅する。ここでは、進み成分のパルスの極性を反転させている。
続いて、ＬＰＦ１０３は、合成波形（ｃ）の高周波成分を除去し、位相差を表すパルス幅を電圧（ｄ）に変換する。ここでは、第２５図（Ａ）に示すように、遅れ成分の位相差が大きいほど電圧が高く、進み成分の位相差が大きいほど電圧が低くなる。
ＶＣＯ１０４は、電圧を遅延時間（発振器の自走周波数）に変換する。第２５図（Ｂ）に示すように、ＬＰＦ１０４の出力電圧（ＶＣＯ電圧）が高いほど発振周波数が高くなって位相が進み、出力電圧が低いほど発振周波数が低くなって位相が遅れることになる。
さらに、分周器１０５は、ＶＣＯの出力波形を分周し、入力波形の周波数近傍の周波数に変換した分周波形を生成する。
このようにして、ＰＬＬにおいては、分周波形の位相と入力波形の位相とが一定となるように、出力波形がフィードバックコントロールされる。
次に、従来の一般的なＤＬＬの構成について説明する。
第２６図（Ａ）に示すように、従来例のＤＬＬは、位相比較器１０１、チャージポンプ１０２、低域通過型フィルタ（ｌｏｗ  ｐａｓｓ  ｆｉｌｔｅｒ：ＬＰＦ）１０３、可変遅延回路１０６により構成されている。
第２６図（Ｂ）に示すように、位相比較器１０１、チャージポンプ１０２及びＬＰＦ１０４は、上述のＰＬＬの場合と同様に、入力波形の位相に対する出力波形の位相の進み、遅れ及びその程度（ｂ−１，ｂ−２）を検出し、位相差（ｃ）を電圧差（ｄ）に変換して、可変遅延回路（ＤＥＬＡＹ）１０６へ入力する。ここでも、第２７図（Ａ）に示すように、遅れ成分の位相差が大きいほど電圧が高く、進み成分の位相差が大きいほど電圧が低くなる。
そして、ＤＥＬＡＹ１０６は、ＶＣＯ１０５と同様に、電圧差を遅延時間に変換する。第２７図（Ｂ）に示すように、ＬＰＦ１０４の出力電圧（ＤＥＬＡＹ電圧）が高いほど、入力波形に対する出力波形の伝搬遅延時間が短くなり、出力電圧が低いほど伝搬遅延時間が長くなる。
このようにして、ＤＬＬにおいては、出力波形と入力波形の位相とが一定となるように、遅延時間がフィードバックコントロールされる。
ところで、第２５図（Ａ）及び第２７図（Ａ）においては、位相差とＶＣＯ電圧との関係を直線グラフで示したが、実際には、必ずしも直線とはなっていない。特に、位相比較器にＳＲラッチを利用した場合には、第２８図に示すように、位相差が０近傍でのＶＣＯ電圧（又はＤＥＬＡＹ電圧）の直線性が特に悪い。このため、従来のＰＬＬやＤＬＬにおいては、位相ロックの精度が低下するという問題があった。例えば、ＣＭＯＳ論理ゲートを通過するパルス幅は有限であるため、実際には位相差が生じていても、「位相差無し」となってしまうことがある。
さらに、上述した従来例のＰＬＬやＤＬＬは、アナログ回路によって構成されている。このため、消費電力が大きいうえ、回路規模が大きくなり、コストが高くなるという問題がある。
例えば、位相比較器にＯＰアンプを使用したものは、消費電力が大きく、また、小型化が困難である。また、例えば、チャージポンプにＰＭＯＳとＮＭＯＳのアナログスイッチとＯＰアンプを使用したものも、消費電力が大きく、また、小型化が困難である。
また、例えば、ＶＣＯやＤＥＬＡＹの電圧可変範囲を変化させるレギュレータは、動作速度を上げると消費電力が大きくなり、また、レギュレータの寸法も大きくなる。このため、ロックループ帯域を上げる妨げとなる。
また、アナログ回路はＯＰアンプやＬＰＦ等の応答速度が遅い回路を含むため、従来のアナログ回路によるＰＬＬやＤＬＬでは、高帯域において高精度で位相ロックすることが困難であった。
また、近年、半導体集積回路の動作クロックの周波数が高くなるにつれて、スキューに高い精度が要求されている。ところが、ロジック回路等の大規模なチップにおいては、クロック信号の中継バッファの特性のばらつきによって、チップ上の離れた部分どうしでスキューが生じてしまうという問題があった。
なお、デジタル制御のＤＬＬの一例が、特開２０００−１２４７７９号公報に開示されている。この公報開示の技術によれば、位相ロックがかかるまでは、位相の進み又は遅れを検出し、検出結果をバイナリカウンタで表し、デコーダと組み合わせたバイナリサーチにより遅延回路の設定を行い、ロックがかかった後は、カウント値を一つずつ上下させることにより、ロックアップタイムを短縮するとともに、出力周波数の精度の向上を図っている。
しかし、バイナリカウンタとデコーダとを組み合わせたバイナリサーチ動作においては、複数のビットの値が同時反転する場合がある。このため、遅延回路のセレクタにいわゆるヒゲが印加されて誤作動を起こす可能性がある。例えば、バイナリカウンタの値が「０１１１１」から「１００００」へカウントアップする場合、全ビットで反転が起こる。その結果、デコーダのスキューにより複数の遅延経路が同時に選択されてクロックにヒゲが発生するおそれがある。
本発明は、上記の事情にかんがみてなされたものであり、消費電力が小さく、小型化が容易で、高帯域でのロックループが可能な上、信頼性の高いデジタル制御のＰＬＬ及びＤＬＬ、さらに、そのＤＬＬを利用したタイミング発生器、そのタイミング発生器を備えた半導体試験装置、及び、そのＰＬＬを備えた半導体集積回路を提供することを目的としている。
発明の開示
（ＰＬＬ）
上記目的の達成を図るため、本発明は、位相ロックループ回路（ＰＬＬ）を、二値信号の出力信号をフィードバック信号として出力するフィードバック手段と、前記フィードバック信号及び入力信号を入力し、前記入力信号に対する前記フィードバック信号の位相の進み又は遅れを示す位相信号を出力する位相比較器と、前記位相信号を入力し、前記位相信号が位相の進みを示す値である場合に前記制御信号中の値を増加させ、前記位相信号が位相の遅れを示す値である場合に前記制御信号中の値を減少させるカウンタと、前記制御信号を入力し、前記出力信号を出力して、前記制御信号中の値が多いほど前記出力信号の発振周期を長くし、前記値が少ないほど前記出力信号の発振周期を短くするリングオシレータとを備えた構成としてある。
より具体的には、本発明は、フィードバック手段が分周器からなる構成とするとともに、前記分周器が、二値信号の出力信号を分周し、二値信号のフィードバック信号を出力し、前記位相比較器が、前記フィードバック信号及び入力信号が入力され、前記フィードバック信号の値を入力信号に同期して検出し、検出結果を前記入力信号に対する前記フィードバック信号の位相の進み又は遅れを示す位相信号として出力し、前記カウンタが、前記位相信号が入力され、各ビットがそれぞれ第一値又は第二値を示す複数ビットで構成された制御信号を出力し、前記位相信号が位相の進みを示す値である場合に前記制御信号中の第一値を示すビット数を一つ増加させ、前記位相信号が位相の遅れを示す値である場合に前記制御信号中の第一値を示すビット数を一つ減少させ、前記リングオシレータが、前記制御信号が入力され、前記出力信号を出力し、前記制御信号中の第一値を示すビット数が多いほど前記出力信号の発振周期を長くし、前記第一値を示すビット数が少ないほど前記出力信号の発振周期を短くする構成としてある。
このような本発明のデジタル制御のＰＬＬによれば、アナログ回路を使用せず、論理素子により回路構成することにより、消費電力の低減、回路規模の小型化、コストの低減を図ることができる。また、本発明のＰＬＬによれば、応答速度の遅いアナログ回路を使用せず、特に、ＬＰＦを使用しないため、より高帯域において高精度で位相ロックすることが可能となる。このため、ロックループ帯域の向上を図ることができる。また、本発明のＰＬＬによれば、位相比較器において、位相の進み及び遅れを、位相差に関係なく、入力信号に同期してフィードバック信号の値として検出する。このため、位相比較の信頼性の向上を図ることができる。さらに、本発明では、位相信号によって制御信号中の第一値を示すビット数を一つずつ増減するプライオリティエンコーダ型のカウンタを使用するので、制御信号は、一度に１ビットの値しか変化しない。このため、信頼性の向上を図ることができる。
また、本発明は、前記位相比較器を、Ｄフリップフロップ（Ｄ−ＦＦ）により構成するようにしてある。このように位相比較器をＤ−ＦＦで構成すれば、入力信号に同期して、フィードバック信号の値を容易に検出し、保持することができる。
また、本発明は、前記位相比較器を、前記位相の遅れを検出する第一Ｄフリップフロップと、前記位相の進みを検出する第二Ｄフリップフロップと、前記第一Ｄフリップフロップへ入力する入力信号を、前記位相の遅れを検出した第一Ｄフリップフロップの出力値の切替え位相差分だけ調整する第一可変遅延素子と、前記第二Ｄフリップフロップへ入力する入力信号を、前記位相の進みを検出した第二Ｄフリップフロップの出力値の切替え位相差分だけ調整する第二可変遅延素子とにより構成するようにしてある。このようにすると、第一及び第二可変遅延素子により、第一Ｄフリップフロップと第二Ｄフリップフロップとのスキューを減少させれば、ヒステリシスを低減することができる。その結果、位相ロック後のオーバーランによるジッタの発生を抑制することができる。そのうえ、位相がロックされるまでに要する時間を短縮し、より高周波帯域の対応が可能となる。
また、本発明は、前記位相比較器が、ダイナミックＤフリップフロップと、その出力が入力される非ダイナミックＤフリップフロップとにより構成され、前記ダイナミックＤフリップフロップは、アナログスイッチと寄生容量とを組み合わせて構成されたダイナミックラッチ回路を二段従属接続した構成を有し、前記非ダイナミックＤフリップフロップは、アナログスイッチとインバータとを組み合わせて構成されたラッチ回路を二段従属接続した構成を有するようにしてある。このようにすると、ダイナミックＤフリップフロップの出力を非ダイナミックＤフリップフロップへ入力すれば、非ダイナミックＤフリップフロップの出力において、ヒステリシス幅を狭くすることができる。その結果、位相ロック後のオーバーランによるジッタの発生を抑制することができる。そのうえ、位相がロックされるまでに要する時間を短縮し、より高周波帯域の対応が可能となる。
また、本発明は、前記カウンタが、フリップフロップと、当該フリップフロップへ入力する信号を選択する選択部とを前記制御信号のビット数と同数段ずつ備え、前記フリップフロップの各々は、前記制御信号を構成するビット値を一つずつ出力し、前記選択部の各々は、各フリップフロップに一つずつ対応し、前記位相信号が位相の進みを示す値である場合に、前段のフリップフロップの出力値を選択して対応するフリップフロップへ入力し、前記位相信号が位相の遅れを示す値である場合に、次段のフリップフロップの出力値を選択して対応するフリップフロップへ入力し、初段の選択部は、前段のフリップフロップの出力値として第一値を初段のフリップフロップへ入力し、最終段の選択部は、次段のフリップフロップの出力値として第二値を最終段のフリップフロップへ入力する構成としてある。このような構成とすることで、プライオリティエンコーダ型のカウンタを容易に実現することができる。
また、本発明は、前記位相比較器が、前記第一Ｄフリップフロップにより前記位相の遅れが非検出であると同時に、前記第二Ｄフリップフロップにより前記位相の進みが非検出である場合、前記フィードバック信号と前記入力信号との位相の一致を示す位相信号を出力し、前記カウンタは、フリップフロップと、当該フリップフロップへ入力する信号を選択する選択部とを前記制御信号のビット数と同数段ずつ備え、前記フリップフロップの各々は、前記制御信号を構成するビット値を一つずつ出力し、前記選択部の各々は、各フリップフロップに一つずつ対応し、前記位相信号が位相の進みを示す値である場合に、前段のフリップフロップの出力値を選択して対応するフリップフロップへ入力し、前記位相信号が位相の遅れを示す値である場合に、次段のフリップフロップの出力値を選択して対応するフリップフロップへ入力し、前記位相信号が位相の一致を示す値である場合に、対応するフリップフロップ自身の出力値を選択して対応するフリップフロップへ入力し、初段の選択部は、前段のフリップフロップの出力値として第一値を初段のフリップフロップへ入力し、最終段の選択部は、次段のフリップフロップの出力値として第二値を最終段のフリップフロップへ入力する構成としてある。このような構成とすることにより、プライオリティエンコーダ型のカウンタにおいて、オーバーランの発生を抑制することができる。
また、本発明では、前記リングオシレータが、最終段の出力が初段に入力される多段接続された反転出力の論理ゲートと、当該論理ゲートと電源電圧源との間に設けられた可変抵抗とにより構成され、前記第一値を示すビット数が増加すると、前記可変抵抗の抵抗値を増加させて前記発振周期を長くし、前記第一値を示すビット数が減少すると、前記可変抵抗の抵抗値を減少させて前記発振周期を短くする構成としてある。このような構成とすることにより、可変抵抗のオン抵抗を制御することにより、論理ゲートの伝送遅延時間を制御することができる。
また、本発明によれば、前記可変抵抗が、前記制御信号のビット数と同数の互いに並列に接続された抵抗と、各抵抗にそれぞれ直列に接続されたスイッチング素子とにより構成され、各スイッチング素子は、前記制御信号を構成する各ビット値に一つずつ対応しており、対応するビット値が第一値の場合に非導通状態となり、第二値の場合に導通状態となる構成としてある。このような構成とすることにより、制御信号中の第一値のビット数によって、容易に、導通状態のスイッチング素子の数を制御することができる。その結果、容易に可変抵抗のオン抵抗を制御することにより、論理ゲートの伝送遅延時間を制御することができる。
また、本発明は、前記リングオシレータが、最終段の出力が初段に入力される多段接続された反転出力の論理ゲートと、前記論理ゲートの各々と接地電圧源との間に設けられた可変容量とにより構成され、前記第一値を示すビット数が増加すると、前記可変容量の容量値を増加させて前記発振周期を長くし、前記第一値を示すビット数が減少すると、前記可変容量の容量値を減少させて前記発振周期を短くするように構成してある。このような構成とすることにより、論理ゲートの負荷容量を制御することにより、論理ゲートの伝送遅延時間を制御することができる。
また、本発明は、前記可変容量が、前記制御信号のビット数と同数の互いに並列に接続された負荷容量と、各負荷容量にそれぞれ直列に接続されたスイッチング素子とを備え、各スイッチング素子は、前記制御信号を構成する各ビット値に一つずつ対応しており、対応するビット値が第一値の場合に導通状態となり、第二値の場合に非導通状態となる構成としてある。このような構成とすることにより、制御信号中の第一値のビット数によって、容易に、導通状態のスイッチング素子の数を制御することができる。その結果、容易に負荷容量を制御することにより、論理ゲートの伝送遅延時間を制御することができる。
また、本発明は、リングオシレータが、最終段の出力が初段に入力される多段接続された反転出力の論理ゲートと、論理ゲートの各々と基準電圧源との間にそれぞれ設けられ、電流値の上限を制限する可変電流源と、制御信号のうち第一値を示すビット数が増加すると、可変電流源を流れる電流値を減少させて発振周期を長くし、第一値を示すビット数が減少すると、可変電流源を流れる電流値を増加させて発振周期を短くする制御回路とにより構成してある。
ＣＭＯＳ等の反転出力の論理ゲートの出力電位は、論理ゲートの寄生容量に充電される電荷量によって決まる。このため、可変電流源により論理ゲートに流れる電流値を制御すれば、論理ゲートの出力電位が閾値に到達するまでに要する時間を制御することができる。そこで、制御回路により、制御信号中の第一値のビット数に対応した上限値の電流を論理ゲートに流す。その結果、単位時間あたりの充電量は一定となる。その結果、出力電圧が閾値に到達するまでに要する充電時間は、電流の上限値に反比例する。しかし、電流の上限値と充電時間との関係は、一定の範囲内ならば、直線近似できる。このため、この直線近似できる範囲内で、上限値を変化させ、個々の論理ゲートの遅延時間を各々同じように微小に変化させれば、全論理ゲートの合計の遅延時間を、第一値のビット数の変化に対して実質的に線形に変化させることができる。
また、本発明は、制御回路が、制御信号のビット数と同数の互いに並列に接続された定電流源と、各定電流源にそれぞれ直列に接続されたスイッチング素子と、スイッチング素子を通過した合計電流値をバイアス電圧値に変換する電流電圧変換回路と、バイアス電圧を可変電流源へ印加する電流源バイアス回路とを備え、スイッチング素子は、前記制御信号を構成する各ビット値に一つずつ対応しており、対応するビット値が第一値の場合に非導通状態となり、第二値の場合に導通状態となり、定電流源は、バイアス電圧値の増減に対して実質的に線形に応答した上限値内の電流を流す構成としてある。このような構成とすることにより、制御信号中の第一値のビット数の増減に線形に対応するバイアス電圧値を容易に生成することができる。その結果、制御信号中の第一値のビット数とリングオシレータの発振周期との関係を線形特性とすることができる。
（ＤＬＬ）
また、本発明は、遅延ロックループ回路（ＤＬＬ）を、二値の出力信号及び入力信号を入力し、前記入力信号に対する前記出力信号の位相の進み又は遅れを示す位相信号を出力する位相比較器と、前記位相信号を入力するとともに、制御信号を出力し、前記位相信号が位相の進みを示す値である場合に前記制御信号の値を増加させ、前記位相信号が位相の遅れを示す値である場合に前記制御信号の値を減少させるカウンタと、前記制御信号及び前記入力信号を入力するとともに、前記出力信号を出力し、前記制御信号中の値が多いほど前記入力信号に対する前記出力信号の遅延時間を長くし、前記制御信号の値が少ないほど前記入力信号に対する前記出力信号の遅延時間を短くする可変遅延回路とを備えた構成としてある。
より具体的には、本発明は、前記位相比較器が、二値の出力信号及び入力信号が入力され、前記出力信号の値を入力信号に同期して検出し、検出結果を前記入力信号に対する前記出力信号の位相の進み又は遅れを示す位相信号として出力し、前記カウンタが、前記位相信号が入力され、各ビットがそれぞれ第一値又は第二値を示す複数ビットで構成された制御信号を出力し、前記位相信号が位相の進みを示す値である場合に前記制御信号中の第一値を示すビット数を一つ増加させ、前記位相信号が位相の遅れを示す値である場合に前記制御信号中の第一値を示すビット数を一つ減少させ、前記可変遅延回路が、前記制御信号及び前記入力信号が入力され、前記出力信号を出力し、前記制御信号中の第一値を示すビット数が多いほど前記入力信号に対する前記出力信号の遅延時間を長くし、前記第一値を示すビット数が少ないほど前記入力信号に対する前記出力信号の遅延時間を短くする構成としてある。
このような本発明のデジタル制御のＤＬＬによれば、アナログ回路を使用せず、論理素子により回路構成することにより、消費電力の低減、回路規模の小型化、コストの低減を図ることができる。また、本発明のＤＬＬによれば、応答速度の遅いアナログ回路を使用せず、特に、ＬＰＦを使用しないため、より高帯域において高精度で位相ロックすることが可能となる。このため、ロックループ帯域の向上を図ることができる。また、本発明のＤＬＬによれば、位相比較器において、位相の進み及び遅れを、位相差に関係なく、入力信号に同期してフィードバック信号の値として検出する。このため、位相比較の信頼性の向上を図ることができる。さらに、本発明では、位相信号によって制御信号中の第一値を示すビット数を一つずつ増減するプライオリティエンコーダ型のカウンタを使用するので、制御信号は、一度に１ビットの値ずつしか変化しない。このため、信頼性の向上を図ることができる。
また、本発明は、前記位相比較器が、Ｄフリップフロップ（Ｄ−ＦＦ）により構成してある。このように位相比較器をＤ−ＦＦで構成すれば、入力信号に同期して、フィードバック信号の値を容易に検出し、保持することができる。
また、本発明は、前記位相比較器を、前記位相の遅れを検出する第一Ｄフリップフロップと、前記位相の進みを検出する第二Ｄフリップフロップと、前記第一Ｄフリップフロップへ入力する入力信号を、前記位相の遅れを検出した第一Ｄフリップフロップの出力値の切替え位相差分だけ調整する第一可変遅延素子と、前記第二Ｄフリップフロップへ入力する入力信号を、前記位相の進みを検出した第二Ｄフリップフロップの出力値の切替え位相差分だけ調整する第二可変遅延素子とにより構成してある。このような構成とすることで、第一及び第二可変遅延素子により、第一Ｄフリップフロップと第二Ｄフリップフロップとのスキューを減少させれば、ヒステリシスを低減することができる。その結果、位相ロック後のオーバーランによるジッタの発生を抑制することができる。そのうえ、位相がロックされるまでに要する時間を短縮し、より高周波帯域の対応が可能となる。
また、本発明は、前記位相比較器が、ダイナミックＤフリップフロップと、その出力が入力される非ダイナミックＤフリップフロップとにより構成され、前記ダイナミックＤフリップフロップは、アナログスイッチと寄生容量とを組み合わせて構成されたダイナミックラッチ回路を二段従属接続した構成を有し、前記非ダイナミックＤフリップフロップは、アナログスイッチとインバータとを組み合わせて構成されたラッチ回路を二段従属接続した構成を有する構成としてある。このように、ダイナミックＤフリップフロップの出力を非ダイナミックＤフリップフロップへ入力すれば、非ダイナミックＤフリップフロップの出力においてヒステリシス幅を狭くすることができる。その結果、位相ロック後のオーバーランによるジッタの発生を抑制することができる。そのうえ、位相がロックされるまでに要する時間を短縮し、より高周波帯域の対応が可能となる。
また、本発明では、前記カウンタが、フリップフロップと、当該フリップフロップへ入力する信号を選択する選択部とを前記制御信号のビット数と同数段ずつ備え、前記フリップフロップの各々は、前記制御信号を構成するビット値を一つずつ出力し、前記選択部の各々は、各フリップフロップに一つずつ対応し、前記位相信号が位相の進みを示す値である場合に、前段のフリップフロップの出力値を選択して対応するフリップフロップへ入力し、前記位相信号が位相の遅れを示す値である場合に、次段のフリップフロップの出力値を選択して対応するフリップフロップへ入力し、初段の選択部は、前段のフリップフロップの出力値として第一値を初段のフリップフロップへ入力し、最終段の選択部は、次段のフリップフロップの出力値として第二値を最終段のフリップフロップへ入力する構成としてある。このように構成することにより、プライオリティエンコーダ型カウンタを容易に実現することができる。
また、本発明では、前記位相比較器は、前記第一Ｄフリップフロップにより前記位相の遅れが非検出であると同時に、前記第二Ｄフリップフロップにより前記位相の進みが非検出である場合、前記出力信号と前記入力信号との位相の一致を示す位相信号を出力し、前記カウンタは、フリップフロップと、当該フリップフロップへ入力する信号を選択する選択部とを前記制御信号のビット数と同数段ずつ備え、前記フリップフロップの各々は、前記制御信号を構成するビット値を一つずつ出力し、前記選択部の各々は、各フリップフロップに一つずつ対応し、前記位相信号が位相の進みを示す値である場合に、前段のフリップフロップの出力値を選択して対応するフリップフロップへ入力し、前記位相信号が位相の遅れを示す値である場合に、次段のフリップフロップの出力値を選択して対応するフリップフロップへ入力し、前記位相信号が位相の一致を示す値である場合に、対応するフリップフロップ自身の出力値を選択して対応するフリップフロップへ入力し、初段の選択部は、前段のフリップフロップの出力値として第一値を初段のフリップフロップへ入力し、最終段の選択部は、次段のフリップフロップの出力値として第二値を最終段のフリップフロップへ入力する構成としてある。このような構成とすることにより、プライオリティエンコーダ型のカウンタにおいて、オーバーランの発生を抑制することができる。
また、本発明は、前記可変遅延回路が、多段接続された反転出力の論理ゲートと、当該論理ゲートと電源電圧源との間に設けられた可変抵抗とにより構成され、前記第一値を示すビット数が増加すると、前記可変抵抗の抵抗値を増加させて前記発振周期を長くし、前記第一値を示すビット数が減少すると、前記可変抵抗の抵抗値を減少させて前記発振周波数を短くする構成としてある。このように構成することで、可変抵抗のオン抵抗を制御することにより、論理ゲートの伝送遅延時間を制御することができる。
また、本発明は、前記可変抵抗回路が、前記制御信号のビット数と同数の互いに並列に接続された抵抗と、各抵抗にそれぞれ直列に接続されたスイッチング素子とにより構成され、各スイッチング素子は、前記制御信号を構成する各ビット値に一つずつ対応しており、対応するビット値が第一値の場合に非導通状態となり、第二値の場合に導通状態となる構成としてある。このように構成することで、制御信号中の第二値のビット数によって、導通状態のスイッチング素子の数を容易に制御することができる。その結果、可変抵抗のオン抵抗を制御することにより、論理ゲートの伝送遅延時間を容易に制御することができる。
また、本発明は、前記可変遅延回路が、多段接続された反転出力の論理ゲートと、前記論理ゲートの各々と接地電圧源との間に設けられた可変容量とにより構成され、前記第一値を示すビット数が増加すると、前記可変容量の容量値を増加させて前記発振周期を長くし、前記第一値を示すビット数が減少すると、前記可変容量の容量値を減少させて前記発振周期を短くする構成としてある。このように構成することで、論理ゲートの負荷容量を制御することにより、論理ゲートの伝送遅延時間を制御することができる。
また、本発明は、前記可変容量が、前記制御信号のビット数と同数の互いに並列に接続された負荷容量と、各負荷容量にそれぞれ直列に接続されたスイッチング素子とを備え、各スイッチング素子は、前記制御信号を構成する各ビット値に一つずつ対応しており、対応するビット値が第一値の場合に導通状態となり、第二値の場合に非導通状態となる構成としてある。このように構成すれば、制御信号中の第一値のビット数によって、導通状態のスイッチング素子の数を容易に制御することができる。その結果、負荷容量を制御することにより、論理ゲートの伝送遅延時間を容易に制御することができる。
また、本発明は、可変遅延回路が、多段接続された反転出力の論理ゲートと、論理ゲートの各々と基準電圧源との間にそれぞれ設けられ、電流値の上限を制限する可変電流源と、制御信号のうち第一値を示すビット数が増加すると、可変電流源を流れる電流値を減少させて発振周期を長くし、第一値を示すビット数が減少すると、可変電流源を流れる電流値を増加させて発振周期を短くする制御回路とにより構成してある。
ＣＭＯＳ等の反転出力の論理ゲートの出力電位は、論理ゲートの寄生容量に充電される電荷量によって決まる。このため、可変電流源により論理ゲートに流れる電流値を制御すれば、論理ゲートの出力電位が閾値に到達するまでに要する時間を制御することができる。そこで、制御回路により、制御信号中の第一値のビット数に対応した上限値の電流を論理ゲートに流す。その結果、単位時間あたりの充電量は一定となる。その結果、出力電圧が閾値に到達するまでに要する充電時間は、電流の上限値に反比例する。しかし、電流の上限値と充電時間との関係は、一定の範囲内ならば、直線近似できる。このため、この直線近似できる範囲内で、上限値を変化させ、個々の論理ゲートの遅延時間を各々同じように微小に変化させれば、全論理ゲートの合計の遅延時間を、第一値のビット数の変化に対して実質的に線形に変化させることができる。
また、本発明は、制御回路が、制御信号のビット数と同数の互いに並列に接続された定電流源と、各定電流源にそれぞれ直列に接続されたスイッチング素子と、スイッチング素子を通過した合計電流値をバイアス電圧値に変換する電流電圧変換回路と、バイアス電圧を可変電流源へ印加する電流源バイアス回路とを備え、スイッチング素子は、前記制御信号を構成する各ビット値に一つずつ対応しており、対応するビット値が第一値の場合に非導通状態となり、第二値の場合に導通状態となり、定電流源は、バイアス電圧値の増減に対して実質的に線形に応答した上限値内の電流を流す構成としてある。このような構成にすれば、制御信号中の第一値のビット数の増減に線形に対応するバイアス電圧値を容易に生成することができる。その結果、制御信号中の第一値のビット数と可変遅延回路の遅延時間との関係を線形特性とすることができる。
（タイミング発生器）
また、本発明は、タイミング発生器を、複数段の論理ゲートを直列に接続した可変遅延回路を含む遅延ロックループ回路と、いずれかの前記論理ゲートの出力を選択して遅延信号として出力する遅延選択部とを備えたタイミング発生器であって、前記遅延ロックループ回路は、二値の出力信号及び入力信号が入力され、前記出力信号の値を入力信号に同期して検出し、検出結果を前記入力信号に対する前記出力信号の位相の進み又は遅れを示す位相信号として出力する位相比較器と、前記位相信号が入力され、各ビットがそれぞれ第一値又は第二値を示す複数ビットで構成された制御信号を出力し、前記位相信号が位相の進みを示す値である場合に前記制御信号中の第一値を示すビット数を一つ増加させ、前記位相信号が位相の遅れを示す値である場合に前記制御信号中の第一値を示すビット数を一つ減少させるカウンタと、前記制御信号及び前記入力信号が入力され、前記出力信号を出力し、前記制御信号中の第一値を示すビット数が多いほど前記入力信号に対する前記出力信号の遅延時間を長くし、前記第一値を示すビット数が少ないほど前記入力信号に対する前記出力信号の遅延時間を短くする前記可変遅延回路とにより構成してある。このようなタイミング発生器によれば、アナログ回路を使用せず、論理素子により回路構成したデジタル制御のＤＬＬを用いることにより、消費電力の低減、回路規模の小型化、コストの低減を図ることができる。
また、本発明のＤＬＬによれば、応答速度の遅いアナログ回路を使用せず、特に、ＬＰＦを使用しないため、より高帯域において高精度で位相ロックすることが可能となる。
また、本発明のタイミング発生によれば、ＤＬＬの位相比較器において、位相の進み及び遅れを、位相差に関係なく、入力信号に同期してフィードバック信号の値として検出する。このため、位相比較の信頼性の向上を図ることができる。
さらに、本発明では、ＤＬＬに位相信号によって制御信号中の第一値を示すビット数を一つずつ増減するプライオリティエンコーダ型のカウンタを使用するので、制御信号は、一度に１ビットの値しか変化しない。このため、信頼性の向上を図ることができる。
また、本発明は、前記可変遅延回路の最終段の論理ゲートから出力される出力信号の遅延時間が、前記遅延選択部により選択される論理ゲートから出力される遅延信号の最大遅延時間よりも長い構成としてある。ＤＬＬにおいては、最終段の論理ゲートから出力される出力信号がフィードバックされて位相ロックされる。このため、ＤＬＬの精度は、最終段から出力された出力信号の遅延時間の誤差として決まる。そこで、タイミング発生器が使用する最大遅延時間を発生させるのに十分な段数の論理ゲートよりも多数段の論理ゲートを設けておけば、実際に使用する最大遅延時間は、最終段から出力される出力信号の遅延時間よりも短くなる。その結果、最大遅延時間の誤差は、最終段の遅延時間の誤差よりも小さくなる。例えば、使用する最大遅延時間のｍ倍（ｍは正の整数）の遅延時間分の論理ゲートを設けておけば、使用する最大遅延時間の誤差は、最終段から出力される遅延時間の誤差の１／ｍに低減することができる。したがって、誤差を小さくして、実用上の精度を向上させることができる。
（半導体試験装置）
また、本発明は、半導体試験装置を、基準クロック信号を所定時間遅延した遅延クロック信号を出力するタイミング発生器と、前記基準クロック信号に同期して試験パターン信号を出力するパターン発生器と、前記試験パターン信号を被試験デバイスに応じて整形し、当該被試験デバイスへ入力する波形整形器と、前記被試験デバイスの応答出力信号と前記期待値データ信号とを比較する論理比較器とを備えた半導体試験装置であって、前記タイミング発生器は、複数段の論理ゲートを直列に接続した可変遅延回路を含む遅延ロックループ回路と、いずれかの前記論理ゲートの出力を選択して遅延信号として出力する遅延選択部とを備え、前記遅延ロックループ回路は、二値の出力信号及び入力信号が入力され、前記出力信号の値を入力信号に同期して検出し、検出結果を前記入力信号に対する前記出力信号の位相の進み又は遅れを示す位相信号として出力する位相比較器と、前記位相信号が入力され、各ビットがそれぞれ第一値又は第二値を示す複数ビットで構成された制御信号を出力し、前記位相信号が位相の進みを示す値である場合に前記制御信号中の第一値を示すビット数を一つ増加させ、前記位相信号が位相の遅れを示す値である場合に前記制御信号中の第一値を示すビット数を一つ減少させるカウンタと、前記制御信号及び前記入力信号が入力され、前記出力信号を出力し、前記制御信号中の第一値を示すビット数が多いほど前記入力信号に対する前記出力信号の遅延時間を長くし、前記第一値を示すビット数が少ないほど前記入力信号に対する前記出力信号の遅延時間を短くする前記可変遅延回路とにより構成してある。
このような本発明のタイミング発生器によれば、アナログ回路を使用せず、論理素子により回路構成したデジタル制御のＤＬＬを用いることにより、消費電力の低減、回路規模の小型化、コストの低減を図ることができる。また、本発明のＤＬＬによれば、応答速度の遅いアナログ回路を使用せず、特に、ＬＰＦを使用しないため、より高帯域において高精度で位相ロックすることが可能となる。また、本発明のタイミング発生によれば、ＤＬＬの位相比較器において、位相の進み及び遅れを、位相差に関係なく、入力信号に同期してフィードバック信号の値として検出する。このため、位相比較の信頼性の向上を図ることができる。さらに、本発明では、ＤＬＬに位相信号によって制御信号中の第一値を示すビット数を一つずつ増減するプライオリティエンコーダ型のカウンタを使用するので、制御信号は、一度に１ビットの値しか変化しない。このため、信頼性の向上を図ることができる。
（半導体集積回路）
また、本発明は、半導体集積回路を、発振周波数が互いに等しい複数の位相ロックループ回路と、各位相ロックループ回路へ、前記発振周波数よりも低周波数の基準クロック信号を分配する配線とを備えた半導体集積回路であって、前記位相ロックループ回路は、二値信号の出力信号を分周し、二値信号のフィードバック信号を出力する分周器と、前記フィードバック信号及び前記基準クロック信号が入力され、前記フィードバック信号の値を前記基準クロック信号に同期して検出し、検出結果を前記入力信号に対する前記フィードバック信号の位相の進み又は遅れを示す位相信号として出力する位相比較器と、前記位相信号が入力され、各ビットがそれぞれ第一値又は第二値を示す複数ビットで構成された制御信号を出力し、前記位相信号が位相の進みを示す値である場合に前記制御信号中の第一値を示すビット数を一つ増加させ、前記位相信号が位相の遅れを示す値である場合に前記制御信号中の第一値を示すビット数を一つ減少させるカウンタと、前記制御信号が入力され、前記出力信号を出力し、前記制御信号中の第一値を示すビット数が多いほど前記出力信号の発振周期を長くし、前記第一値を示すビット数が少ないほど前記出力信号の発振周期を短くするリングオシレータとにより構成してある。
このような本発明の半導体集積回路によれば、消費電力が小さく、小型化が可能なデジタル制御のＰＬＬを複数設けたことにより、スキューの小さな低周波数のクロック信号を各ＰＬＬへ入力し、各ＰＬＬで高周波数の動作クロックをそれぞれ自己発振させることができる。その結果、クロック信号の中継バッファが不要となり、クロック信号のスキューを低減し、設計を容易化することができる。
発明を実施するための最良の形態
以下、本発明をより詳細に説述するために、添付の図面を参照して本発明の実施の形態について説明する。
［第一実施形態］
まず、本発明の位相ロックループ回路（ＰＬＬ）の一例について、第一実施形態として説明する。
第１図（Ａ）に示すように、第一実施形態のＰＬＬは、位相比較器１、カウンタ２、リングオシレータ（ＲＩＮＧ  ＯＳＣ）３及び分周器（デバイダ）４により構成されている。そして、ＰＬＬにおいては、リングオシレータ３の二値信号の出力信号（出力波形）が分周器４により分周され、「Ｈ」又は「Ｌ」の二値信号のフィードバック信号として位相比較器１へ入力される。
位相比較器１には、フィードバック信号とともに入力信号（入力波形）が入力される。そして、位相比較器１は、フィードバック信号の値を入力信号に同期して検出する。本実施形態では、第１図（Ｂ）に示すように、位相比較器１は、入力信号の立ち下がりエッジのタイミングで、フィードバック信号の値をサンプリングする。
そして、位相比較器１は、検出結果を入力信号に対するフィードバック信号の位相の進み又は遅れを示す位相信号として出力する。第１図（Ｂ）に示した例では、初めの２回のサンプリングで位相の遅れを示す「Ｈ」が検出され、残りの３回のサンプリングで位相の進みを示す「Ｌ」が検出されている。すなわち、検出結果であるフィードバック信号の値は、そのまま、位相の進み又は遅れを示す位相信号として利用される。
そして、サンプリングされた値は、次のサンプリングタイミングまで保持される。第１図（Ｂ）に示した例では、位相比較器１の出力する位相信号（ｂ）は、３回目のサンプリングが行われるまで「Ｈ」を保持し、３回目のサンプリング後は「Ｌ」を保持している。そして、位相比較器１から出力された位相信号は、カウンタ２へ入力される。
なお、本実施形態では、入力信号の立ち下がりエッジのタイミングでサンプリングを行ったが、例えば、入力信号の立ち上がりエッジのタイミングサンプリングを行ってもよい。その場合、位相の進みを示す検出値が「Ｈ」となり、位相の遅れを示す検出値が「Ｌ」となる。
カウンタ２は、複数のビットで構成された制御信号を出力する。各ビットはそれぞれ「Ｈ」又は「Ｌ」を示す。カウンタ２は、プライオリティエンコーダの機能を有し、制御信号の各ビット値は位相信号によって制御される。
すなわち、位相信号が位相の進みを示す値である場合、カウンタ２は制御信号中の「Ｈ」を示すビット数を一つ増加させる加算計測（ＩＮＣ）を行う。この場合、「Ｌ」を示すビット数は一つ減少する。一方、位相信号が位相の遅れを示す値である場合、カウンタ２は制御信号中の「Ｈ」を示すビット数を一つ減少させる減算計測（ＤＥＣ）を行う。この場合、「Ｌ」を示すビット数は一つ増加する。そして、制御信号は、リングオシレータ３へ入力される。
リングオシレータ３は、制御信号が入力され、出力信号を出力する。そして、リングオシレータ３は、制御信号中の「Ｈ」を示すビット数が多く、「Ｌ」を示すビット数が少ないほど、自己発振周波数を低くする。すなわち、出力信号の発振周期を長くする。
一方、リングオシレータ３は、制御信号中の「Ｈ］を示すビット数が少なく、「Ｌ」を示すビット数が多いほど、自己発振周波数を高くする。すなわち、出力信号の発振周期を短くする。
次に、第２図を参照して、本発明のＰＬＬのより具体的な構成例について説明する。
本発明の位相比較器１では、位相の進み又は遅れだけを検出すればよく、位相差の大きさを検出する必要がない。このため、位相比較器１をＤフリップフロップ（Ｄ−ＦＦ）１０のように簡単な構成とすることができる。Ｄ−ＦＦ１０により、入力信号に同期して、フィードバック信号の値（「Ｈ」又は「Ｌ」）を容易に検出し、保持することができる。そして、Ｄ−ＦＦ１０の出力は、位相信号としてカウンタ２へ入力される。
カウンタ２は、制御信号のビット数と同数の３９段のフリップフロップ２１（２１−１〜２１−３９）と、３９段の選択部２２（２２−１〜２２−３９）とにより構成されている。各フリップフロップ２１は、制御信号を構成することになるビット値ｑ１〜ｑ３９を一つずつ出力する。また、各選択部２２は、各フリップフロップ２１に一つずつ対応し、対応するフリップフロップ２１へ入力する信号を選択する。
なお、本実施形態では、制御信号を３９ビットで構成する例について説明するが、制御信号のビット数はこれに限定されない。
位相信号が位相の遅れを示す「Ｈ」である場合、各選択部２２は、前段のフリップフロップ２１の出力値を選択して対応するフリップフロップ２１へ入力する。例えば、２段目の選択部２２−２は、３段目のフリップフロップ２１−３の出力値を選択して、２段目のフリップフロップ２１−２へ入力する。
一方、位相信号が位相の進みを示す「Ｌ」である場合、各選択部は、次段のフリップフロップの出力値を選択して対応するフリップフロップへ入力する。例えば、２段目の選択部２２−２は、１段目のフリップフロップ２１−１の出力値を選択して、２段目のフリップフロップ２１−２へ入力する。
ただし、初段の選択部２２−１は、前段のフリップフロップの出力値として第一値である「Ｈ」を初段のフリップフロップ２１−１へ入力する。また、最終段（第３９段）の選択部２２−３９は、次段のフリップフロップの出力値として第二値である「Ｌ」を最終段のフリップフロップ２１−３９へ入力する。
これにより、位相信号が「Ｈ」の場合、制御信号中の「Ｈ」のビット数が一つ増加し、一方、位相信号が「Ｌ」の場合、制御信号中の「Ｌ」のビット数が一つ減少する。
ここで、第３図に、位相信号の値により、制御信号中の「Ｈ］のビット数が増減する一例を示す。第３図は、第１図の（Ｂ）のタイミングチャートに対応している。なお、第３図においては、「Ｈ」を「１」、「Ｌ」を「０」で表している。
第３図に示す例では、当初、先頭４ビットの値が「１」であり、残りの各ビットの値が「０」であるとする。したがって、制御信号中の「１」のビット数は、「４」である。
次に、第１図の（Ｂ）に示すように、１回目のサンプリングでは、検出された位相信号（ｐｈｆｌａｇ）の値が「Ｈ」である。このため、制御信号中の「１」を示すビット数が一つ減少する。すなわち、先頭から４ビット目のビット値が「１」から「０」へ変更される。その際、これ以外の各ビットの値は変更されない。したがって、先頭３ビットの値だけが「１」となる。なお、第３図においては、変更されたビットを太線で囲んで示している。
つぎに、２回目のサンプリングにおいても、位相信号の値が「Ｈ」である。このため、制御信号中の「１」を示すビット数が更に一つ減少する。すなわち、先頭から３ビット目のビット値が新たに「１」から「０」へ変更される。その際、これ以外の各ビットの値は、変更されない。したがって、先頭２ビットの値だけが「１」となる。
つぎに、３回目のサンプリングでは、検出された位相信号の値が「Ｌ」である。このため、制御信号中の「１」を示すビット数が一つ増加する。すなわち、先頭から３ビット目のビット値が「０」から「１」へ変更される。その際、これ以外の各ビットの値は変更されない。したがって、先頭３ビットの値が「１」となる。
つぎに、４回目のサンプリングにおいても、検出された位相信号の値が「Ｌ」である。このため、制御信号中の「１］を示すビット数が更に一つ増加する。すなわち、先頭から４ビット目のビット値が新たに「０」から「１」へ変更される。その際、これ以外の各ビットの値は変更されない。したがって、先頭４ビットの値のみが「１」となる。
次に、５回目のサンプリングにおいても、検出された位相信号の値が「Ｌ」である。このため、制御信号中の「１」を示すビット数が更に一つ増加する。すなわち、先頭から５ビット目のビット値が新たに「０」から「１」へ変更される。その際、これ以外の各ビットの値は変更されない。したがって、先頭５ビットの値が「１」となる。
以下、同様にして、位相信号の値に応じて、制御信号中のビット値が一つずつ変更される。このようにして、カウンタ２は、プライオリティエンコーダとして機能する。
そして、カウンタ２で発生した制御信号は、リングオシレータ３へ入力される。
なお、本実施形態のカウンタ２は、位相信号によって制御信号中の「Ｈ］を示すビット数を一つずつ増減するプライオリティエンコーダ型のカウンタであるので、制御信号は一度に１ビットの値しか変化しない。このため、信頼性の向上を図ることができる。
リングオシレータ３は、反転出力の論理ゲートを奇数段直列に接続し、最終段の出力を初段に入力する構成を有している。本実施形態では、各段の論理ゲートをＣＭＯＳ回路のインバータ３０により構成している。
さらに、本実施形態のリングオシレータ３では、インバータ３０と電源電圧源Ｖｄｄ、Ｖｓｓとの間に設けられた可変抵抗３１を設けている。可変抵抗３１は、制御信号のビット数と同数の互いに並列に接続された抵抗と、各抵抗にそれぞれ直列に接続されたスイッチング素子とにより構成されている。ここでは、スイッチング素子としてトランジスタを設け、抵抗としてトランジスタのオン抵抗を利用する。
そして、各トランジスタは、制御信号を構成する各ビット値に一つずつ対応している。すなわち、制御信号の各ビット値が、トランジスタのゲート電極に印加される。その結果、対応するビット値が「Ｌ」の場合に導通状態となり、「Ｈ」の場合に非導通状態となる。
ただし、インバータと電源電圧Ｖｄｄとの間に設けられた各トランジスタのゲート電極には、制御信号の反転ビット値が入力される。
なお、第２図においては、カウンタ２の各フリップフロップから、リングオシレータ３の各トランジスタのゲート電極へ制御信号の各ビット信号を導く配線の図示を省略している。
このように構成すれば、制御信号中の「Ｈ」のビット数によって、導通状態のスイッチング素子の数を容易に制御することができる。そして、第４図に曲線Ｉで示すように、互いに並列接続されたトランジスタからなる可変抵抗の抵抗値は、トランジスタの導通状態のトランジスタ数が多くなるにつれて低下する。したがって、可変抵抗のオン抵抗を制御することにより、論理ゲートの伝送遅延時間を容易に制御することができる。
その結果、制御信号中の第一値である「Ｈ」を示すビット数が増加すると、可変抵抗の抵抗値が増加して発振周期が長くなり、制御信号中の「Ｈ」を示すビット数が減少すると、可変抵抗の抵抗値が減少して発振周期が短くなる。
このように、本実施形態のデジタル制御のＰＬＬによれば、アナログ回路を使用せず、論理素子により回路構成することにより、消費電力の低減、回路規模の小型化、コストの低減を図ることができる。
さらに、本発明のＰＬＬによれば、応答速度の遅いアナログ回路を使用せず、特に、ＬＰＦを使用しないため、より高帯域において高精度で位相ロックすることが可能となる。このため、ロックループ帯域の向上を図ることができる。
［第二実施形態］
次に、第５図を参照して、本発明のＰＬＬの他の一例について、第二実施形態として説明する。
第二実施形態では、リングオシレータ３以外の各構成成分は、上述した第一実施形態と同様であるので、その説明を省略する。
第二実施形態のリングオシレータ３は、第一実施形態と同様に多数段直列に接続されたインバータ３０を備えている。さらに、インバータ３０の各々と接地電圧源との間に設けられた可変容量３２とを備えている。
そして、各可変容量３２は、制御信号のビット数と同数の互いに並列に接続された負荷容量３２２と、各負荷容量３２２にそれぞれ直列に接続されたスイッチング素子３２１とを備えている。
ここでは、負荷容量としてトランジスタのゲート容量を利用している。また、スイッチング素子として、トランスファーゲートを設けている。そして、各トランスファーゲートは、制御信号を構成する各ビット値に一つずつ対応している。すなわち、制御信号の各ビット値が、トランスファーゲートのゲート電極に印加される。その結果、対応するビット値が「Ｈ」の場合に導通状態（ＯＮ）となり、「Ｌ」の場合に非導通状態（ＯＦＦ）となる。
したがって、制御信号中の「Ｈ」を示すビット数が増加すると、可変容量３２２の容量値が増加してリングオシレータ３の発振周期が長くなる。一方、制御信号中の「Ｈ」を示すビット数が減少すると、可変容量３２２の容量値が減少してリングオシレータ３の発振周期が短くなる。
このように構成すれば、制御信号中の「Ｈ」のビット数によって、導通状態のスイッチング素子の数を容易に制御することができる。そして、第４図に曲線ＩＩで示すように、互いに並列接続された負荷容量からなる可変容量の容量値は、トランスファーゲートのうち導通状態のものの数が多くなるほど高くなる。したがって、負荷容量を制御することにより、論理ゲートの伝送遅延時間を容易に制御することができる。
［第三実施形態］
次に、本発明のＰＬＬの他の一例について、第三実施形態として説明する。
上述した第一及び第二実施形態のようにデジタル制御のＰＬＬにおいては、従来のアナログ制御のＰＬＬよりも、ロックターゲットを越えてからフィードバックがかかるまでに要するサイクルクロック数を少なくすることができる。その結果、ループロック帯域を高くすることができる。
ところで、第６図（Ａ）に示すようなＤフリップフロップにおいては、第６図（Ｂ）に示すような分周信号の検出タイミングから、出力値が「Ｈ」から「Ｌ」へ切り替わる際の位相差と、出力値が「Ｌ」から「Ｈ」へ切り替わる際の位相差とが必ずしも等しくない場合がある。
その場合、第６図（Ｃ）に示すように、データ信号等のフィードバック信号とクロック信号等の入力信号との位相差が、Ｄフリップフロップの出力値の変化方向によって異なるヒステリシスが生じることがある。特に、可変遅延回路の時間分解能が、このヒステリシスの幅よりも小さい場合、ヒステリシスの幅を超えるために数サイクル分の遅延が生じることがある。
また、Ｄフリップフロップのメタステイブル（ｍｅｔａｓｔａｂｌｅ）により、回復時間の分、又は、次のクロックで書き込み時間の分だけ遅延を生じることがある。
これら遅延が生じると、第６図（Ｄ）に示すように、発振周波数がロックターゲットを越えてからフィードバックがかかるまでの時間が長くなる。その結果、位相ロック精度の低下をもたらし、高帯域化の妨げとなる。
そこで、第三実施形態では、第７図に示すように、ＰＬＬを、位相比較器１が、第一Ｄフリップフロップ（第一Ｄ−ＦＦ）１１、第二Ｄフリップフリップ（第二Ｄ−ＦＦ）１２、第一可変遅延素子１３及び第二可変遅延素子１４により構成されている。
第一Ｄ−ＦＦ１１は、フィードバック信号の「Ｈ」を検出する。そして、第一可変遅延素子１３は、第一Ｄ−ＦＦ１１へ入力する入力信号を、当該第一Ｄ−ＦＦ１１の出力値の切替え位相差間分だけ調整する。一方、第二Ｄ−ＦＦ１２は、フィードバック信号の「Ｌ」を検出する。そして、第二可変遅延素子１４は、第二Ｄ−ＦＦ１２へ入力する入力信号を、第二Ｄ−ＦＦ１２の出力値の切替え位相差分だけ調整する。
このように、第一可変遅延素子１３により第一Ｄ−ＦＦ１１の切替え位相差分を相殺し、第二可変遅延素子１４により第二Ｄ−ＦＦ１２の切替え位相差分を相殺すれば、Ｄ−ＦＦのヒステリシスを低減することができる。その結果、位相がロックされるまでに要する時間を短縮し、より高周波帯域の対応が可能となる。
なお、第三実施形態において説明した位相比較器１及びカウンタ２の構成は、本発明の遅延ロックループ回路にも用いて好適である。
［第四実施形態］
次に、第８図を参照して、本発明のタイミング発生器の他の一例について、第四実施形態として説明する。
第８図に示す位相比較器１は、上述した第三実施形態における位相比較器の構成に加えて、ＡＮＤ回路１５を設けている。このＡＮＤ回路１５には、第一Ｄ−ＦＦ１１及び第二Ｄ−ＦＦ１２の出力が反転して入力される。ＡＮＤ回路１５は、第一Ｄフリップフロップ１１により位相の遅れが非検出であると同時に、前記第二Ｄフリップフロップ１２により位相の進みが非検出である場合、フィードバック信号と入力信号との位相の一致を示す位相信号ｔを出力する。
なお、この場合、位相比較器１の第一及び第二可変遅延素子１３及び１４により、第一Ｄフリップフロップ１１の出力値の切替え位相差と第二Ｄフリップフロップ１２の出力値の切替え位相差との差である位相幅、すなわち、位相比較器１のヒステリシス幅をわずかに設けておくとよい。そして、フィードバック信号と入力信号との位相差が、このヒステリシス幅よりも小さい場合に、位相の一致を示す位相信号ｔが出力されることになる。
この場合、例えば、位相とＶＣＯ（ＤＥＬＡＹ）電圧との関係は、第９図のグラフ中の曲線ＩＶで表される。このヒステリシス幅は、第一及び第二可変遅延素子１３及び１４により、例えば、ＶＣＯ等の遅延分解能相当分、又は、クロック信号のジッタ量程度となるように調整することが望ましい。
また、本実施形態におけるカウンタ２は、第２図に示した第一実施形態におけるカウンタ２の構成に加え、位相比較器１から出力された位相信号が位相の一致を示す値である場合に、対応するフリップフロップ自身の出力値を選択して対応するフリップフロップへ入力する構成となっている。
これにより、プライオリティエンコーダ型のカウンタにおいて、オーバーランの発生を抑制することができる。
なお、第三実施形態において説明した位相比較器１及びカウンタ２の構成は、本発明の遅延ロックループ回路にも用いて好適である。
［第五実施形態］
次に、本発明のＰＬＬの他の一例について、第五実施形態として説明する。
第１０図に示すように、第五実施形態の位相比較器１は、従属接続されたダイナミックＤ−ＦＦ１６と一般のスタティックＤ−ＦＦ１７とにより構成されている。ダイナミックＤ−ＦＦ１６には、出力クロック信号（フィードバック信号）が入力され、入力クロック信号によりラッチされる。また、スタティックＤ−ＦＦ１７には、ダイナミックＤ−ＦＦ１６の出力が入力され、入力クロック信号によりラッチされる。
また、可変遅延容量ＶＤ１及びＶＤ２により、出力クロック信号及び入力クロック信号のスキューが調整される。また、第１０図に示す位相比較器１の回路において、ＮＡＮＤ回路の一方の入力端子には、それぞれ電源電圧ＶＤＤが印加されている。
さらに、本実施形態では、位相比較器１の出力信号の値が互いに同レベルになった場合においても誤作動が発生しないように、Ｔフラグを設ける。ただし、Ｄ−ＦＦ１７の出力信号「ｕ」及び反転出力信号「ｄ］のレベルがともに「Ｈ］になった場合はカウンタ２がＵＰ優先となるため、これらレベルがともに「Ｌ」になった場合を対象としてＴフラグを設ける。そのために、ＡＮＤ回路１５を設ける。ＡＮＤ回路１５には、出力信号「ｕ」及び反転出力信号「ｄ」のそれぞれの反転信号が入力される。そして、ＡＮＤ回路１５は出力信号「ｔ」をカウンタ２へ出力する。
ここで、第１１図（Ａ）及び（Ｂ）に、ダイナミックＤ−ＦＦ１６及び通常のスタティックＤ−ＦＦ１７の等価回路をそれぞれ示す。
第１１図（Ａ）に示すように、ダイナミックＤ−ＦＦ１６の等価回路は、直列に接続された二段のダイナミックラッチ回路７１及び７２からなる。各段のダイナミックラッチ回路７１及び７２は、それぞれＣＭＯＳトランジスタで構成されたアナログスイッチ３０１及び３０２と、キャパシタとから構成されている。
各ＣＭＯＳ回路３０１及び３０２のゲート端子には、それぞれ入力クロック信号ＣＫＯ及び反転入力クロック信号ＸＣＫＯが印加される。
ここで、キャパシタとは、各段のダイナミックラッチ回路７１及び７２を構成するインバータ２０１及び２０２のゲート容量と、信号配線と基板との間に生じる寄生容量等との和をいう。
これに対して、通常のスタティックＤ−ＦＦ１７の等価回路は、第１１図（Ｂ）に示すように、直列に接続された二段のラッチ回路８１及び８２からなる。各段のラッチ回路８１及び８２は、それぞれＣＭＯＳトランジスタで構成されたアナログスイッチ３０１〜３０４と、インバータ２０１〜２０５とにより構成されている。
前段のラッチ回路８１の出力は、インバータ２０１、インバータ２０３及びＣＯＭＳトランジスタ３０３で構成されるループ回路Ｌ１により保持される。また、後段のラッチ回路８２の出力は、インバータ２０４、インバータ２０５及びＣＭＯＳトランジスタ３０４で構成されるループ回路Ｌ２により保持される。
続いて、第１２図を参照して、第五実施形態における位相比較器１のヒステリシスについて説明する。
まず、第１２図（Ａ）に曲線ＩでダイナミックＤ−ＦＦの特性を示す。
ダイナミックＤ−ＦＦ１６はループ回路を有していない。このため、ダイナミックＤ−ＦＦ１６は、十分に電荷がチャージされないと、論理出力のレベルが「Ｈ」レベルと「Ｌ」レベルとの中間レベルとなってしまう。サンプルホールドの値が中間レベルとなると、インバータの動作が不完全となる。このため、曲線Ｉに示すように、出力クロック信号（ＤＡＴ）と入力クロック信号（ＣＫ）との位相差が零に近い部分では、ラッチ出力も論理レベルＨとＬとの中間レベルとなる。ただし、中間レベルとなる位相幅は極めて狭い。
次に、第１２図（Ｂ）に曲線ＩＩで、一般のスタティックＤ−ＦＦの特性を示す。
一般のスタティックＤ−ＦＦは、正帰還増幅となるため、中間レベルの場合、スレッシュホルド電位との関係や、前回ラッチしたレベルによってヒステリシスが生じる。
そこで、第１２図（Ｃ）に曲線ＩＩＩで、ダイナミックＤ−ＦＦの出力をスタティックＤ−ＦＦへ入力した場合のスタティックＤ−ＦＦの特性を示す。
前段のダイナミックＤ−ＦＦの論理出力が確定したレベル「Ｈ」又は「Ｌ」の場合、そのレベルは後段のスタティックＤ−ＦＦでそのまま伝搬する。これに対し、前段のダイナミックＤ−ＦＦの論理出力が中間レベルの場合、スタティックＤ−ＦＦの正帰還増幅によりヒステリシスが発生する。
しかし、このヒステリシスの幅は、前段のスタティックＤ−ＦＦの論理出力が中間レベルとなる幅であるため、曲線ＩＩＩに示すように極めて狭いものとなる。
なお、第１２図（Ｃ）のグラフにおいては、ヒステリシス幅が極めて狭いため、曲線ＩＩＩの一部分を縦軸上に重ねて示す。
このように、ダイナミックＤ−ＦＦ１６とスタティックＤ−ＦＦ１７とを従属接続すれば、位相比較器１の論理出力のヒステリシス幅を狭くすることができる。このため、位相比較器１からカウンタ２へ入力される出力信号「ｕ」及び反転出力信号「ｄ」の値が互いに同レベルとなったり、中間レベルとなったりする確率を小さくすることができる。その結果、位相がロックされるまでに要する時間を短縮し、より高周波帯域の対応が可能となる。
なお、第五実施形態において説明した位相比較器１の構成は、本発明の遅延ロックループ回路にも用いて好適である。
［第六実施形態］
次に、本発明のＤＬＬの一例について、第六実施形態として説明する。
第１３図（Ａ）に示すように、第六実施形態のＤＬＬは、位相比較器１、カウンタ２及び可変遅延回路（ＤＥＬＡＹ）５により構成されている。
そして、位相比較器１には、入力信号とともに、可変遅延回路５の出力信号が入力される。この出力信号は「Ｈ」又は「Ｌ」の値をとる。位相比較器１は、出力信号の値を入力信号に同期して検出する。本実施形態では、第１３図（Ｂ）に示すように、位相比較器１は、入力信号の立ち下がりエッジのタイミングで、フィードバック信号の値をサンプリングする。
そして、位相比較器１は、検出結果を入力信号に対する出力信号の位相の進み又は遅れを示す位相信号として出力する。第１３図（Ｂ）に示した例では、初めの２回のサンプリングで「Ｈ」が検出され、残りの３回のサンプリングで「Ｌ」が検出されている。すなわち、検出結果である出力信号の値は、そのまま、位相の進み又は遅れを示す位相信号として利用される。
そして、サンプリングされた値は、次のサンプリングタイミングまで保持される。第１３図（Ｂ）に示した例では、位相比較器１の出力する位相信号（ｂ）は、３回目のサンプリングが行われるまで「Ｈ」を保持し、３回目のサンプリング後は「Ｌ」を保持している。そして、位相比較器１から出力された位相信号は、カウンタ２へ入力される。
なお、本実施形態では、入力信号の立ち下がりエッジのタイミングでサンプリングを行ったが、例えば、入力信号の立ち上がりエッジのタイミングサンプリングを行ってもよい。
カウンタ２は、複数のビットで構成された制御信号を出力する。各ビットはそれぞれ「Ｈ」又は「Ｌ」を示す。カウンタ２は、プライオリティエンコーダの機能を有し、制御信号の各ビット値は位相信号によって制御される。
すなわち、位相信号が位相の進みを示す値である場合、カウンタ２は制御信号中の「Ｈ」を示すビット数を一つ増加させる加算計測（ＩＮＣ）を行う。この場合、「Ｌ」を示すビット数は一つ減少する。一方、位相信号が位相の遅れを示す値である場合、カウンタ２は制御信号中の「Ｈ」を示すビット数を一つ減少させる減算計測（ＤＥＣ）を行う。この場合、「Ｌ」を示すビット数は一つ増加する。
そして、制御信号は、可変遅延回路５へ入力される。
なお、ここでは、第一値を「Ｈ」、第二値を「Ｌ」としたが、第一値を「Ｌ」、第二値を「Ｈ」としてもよい。
また、可変遅延回路５は、制御信号及び入力信号が入力され、出力信号を出力する。そして、制御信号中の「Ｈ」を示すビット数が多いほど、可変遅延回路５は入力信号に対する出力信号の遅延時間を長くする。一方、制御信号中の「Ｈ」を示すビット数が少ないほど、可変遅延回路５は、入力信号に対する出力信号の遅延時間を短くする。
次に、第１４図を参照して、本実施形態のＤＬＬのより具体的な構成について説明する。
本発明の位相比較器１では、位相の進み又は遅れだけを検出し、位相差の大きさを検出する必要がないので、位相比較器１の構成を簡単にすることができる。
そこで、本実施形態では、位相比較器１をＤフリップフロップ（Ｄ−ＦＦ）１０により構成している。このように、位相比較器１をＤ−ＦＦ１０で構成すれば、入力信号に同期して、出力信号の値（「Ｈ」又は「Ｌ」）を容易に検出し、保持することができる。
カウンタ２は、上述の第一実施形態におけるカウンタ２と同一の構成を有している。このため、本実施形態では、カウンタ２の詳細な説明を省略する。
可変遅延回路５は、反転出力の論理ゲートを複数段直列に接続している。本実施形態では、各段の論理ゲートをＣＭＯＳ回路のインバータ３０により構成している。
さらに、本実施形態の可変遅延回路では、インバータ３０と電源電圧源Ｖｄｄ、Ｖｓｓとの間に設けられた可変抵抗３１を設けている。可変抵抗３１は、制御信号のビット数と同数の互いに並列に接続された抵抗と、各抵抗にそれぞれ直列に接続されたスイッチング素子とにより構成されている。ここでは、スイッチング素子としてトランジスタを設け、抵抗としてトランジスタのオン抵抗を利用する。
そして、各トランジスタは、制御信号を構成する各ビット値に一つずつ対応している。すなわち、制御信号の各ビット値が、トランジスタのゲート電極に印加される。その結果、対応するビット値が「Ｌ」の場合に導通状態となり、「Ｈ」の場合に非導通状態となる。
ただし、インバータと電源電圧Ｖｄｄとの間に設けられた各トランジスタのゲート電極には、制御信号の反転ビット値が入力される。
なお、第１４図においては、カウンタ２の各フリップフロップから、リングオシレータ３の各トランジスタのゲート電極へ制御信号の各ビット信号を導く配線の図示を省略している。
このような構成とすれば、制御信号中の「Ｈ」のビット数によって、導通状態のスイッチング素子の数を容易に制御することができる。その結果、容易に可変抵抗のオン抵抗を制御することにより、インバータの伝送遅延時間を制御することができる。
このように、本実施形態のデジタル制御のＤＬＬによれば、アナログ回路を使用せず、論理素子により回路構成することにより、消費電力の低減、回路規模の小型化、コストの低減を図ることができる。さらに、本実施形態のＤＬＬによれば、応答速度の遅いアナログ回路を使用せず、特に、ＬＰＦを使用しないため、より高帯域において高精度で位相ロックすることが可能となる。このため、ロックループ帯域の向上を図ることができる。
なお、本実施形態では、可変遅延回路の遅延時間を可変抵抗により制御したが、上述の第二実施形態と同様にして、可変負荷により遅延時間を制御してもよい。
［第七実施形態］
次に、本発明のタイミング発生器及びそれを備えた半導体試験装置の一例について、第七実施形態として説明する。
第１５図に示すように、本実施形態の半導体試験装置は、タイミング発生器１１０、パターン発生器１１１、波形整形器１１２及び論理比較回路１１４により構成されている。
タイミング発生器１１０は、基準クロック信号を所定時間遅延した遅延クロック信号を出力する。パターン発生器１１１は、基準クロック信号に同期して試験パターン信号を出力する。波形整形器１１２は、試験パターン信号を被試験デバイス（ＤＵＴ）１３に応じて整形し、そのＤＵＴ１１３へ入力する。論理比較器１４は、ＤＵＴ１１３の応答出力信号と期待値データ信号とを比較する。
そして、本実施形態のタイミング発生器１１０には、遅延ロックループ回路（ＤＬＬ）１１５と遅延選択部１１６とが設けられている。
ここで、第１６図に、本実施形態のタイミング発生器１１０の構成を模式的に示す。ＤＬＬ１１５は、上述した第七実施形態におけるＤＬＬと同一の構成を有しており、複数段の論理ゲートを直列に接続した可変遅延回路を含んでいる。ただし、第七実施形態における入力波形は、本実施形態における基準クロック信号に相当する。
また、遅延選択部１１６は、いずれかのインバータの出力を選択して遅延信号として出力する。さらに、第１６図に示す例では、２５０ｐｓ以下の遅延時間を生じさせる遅延素子１１７を設けている。
このように、本実施形態においては、タイミング発生器１１０に、アナログ回路ではなく、論理素子により回路構成したデジタル制御のＤＬＬ１１５を用いている。これにより、タイミング発生器１１０の消費電力の低減、回路規模の小型化、コストの低減を図るとともに、高帯域化を図ることができる。
そして、このようなデジタル制御のＤＬＬ１１５により構成されたタイミング発生器１１０を用いることにより、半導体試験装置の消費電力の低減、高帯域化も図ることができるとともに、信頼性の向上を図ることができる。
［第八実施形態］
次に、第１７図を参照して、本発明のタイミング発生器の他の一例について、第八実施形態として説明する。
第八実施形態のタイミング発生器は、可変遅延回路の最終段の論理ゲートから出力される出力信号の遅延時間の長さを、遅延選択部により選択される論理ゲートから出力される遅延信号の最大遅延時間である２ナノ秒（２ｎｓ）の二倍の４ナノ秒（４ｎｓ）としている。
すなわち、ＤＬＬは、最大遅延時間を発生させるのに必要な段数の２倍の段数のインバータを設けている。
その結果、ＤＬＬにおいては、最終段の論理ゲートから出力される出力信号が、フィードバックされて位相ロックされる。このため、ＤＬＬの精度は、最終段から出力された出力信号の遅延時間の誤差として決まる。したがって、第八実施形態では、４ｎｓ分の遅延時間に対して誤差±αが発生する。
その結果、遅延時間として使用される２ｎｓ分の最大遅延時間に対して生じる誤差を、±α／２に抑制することができる。
例えば、インバータ一段あたり、２５０ピコ秒（ｐｓ）の遅延時間が生じる場合、可変遅延回路としては、８段のインバータを設ければ、２ｎｓの遅延時間が得られる。これに対して、本実施形態では、１６段のインバータを設けて４ｎｓの遅延時間をに対して位相ロックを行う。このため、インバータ一段あたりの誤差は、±α／１６となる。
したがって、遅延選択部１１６が、１段目のインバータの出力を選択した場合の遅延時間及び誤差は、２５０ｐｓ±α／１６となる。また、２段目のインバータの出力を選択した場合の遅延時間及び誤差は、５００ｐｓ±２α／１６となる。同様にして、３段目以降の各インバータから出力の誤差は、段数に±α／１６を乗じた値となる。このように、第八実施形態によれば、誤差を小さくして、実用上の精度を向上させることができる。
［第九実施形態］
次に、第１８図を参照して、本発明の半導体集積回路の一例について、第九実施形態として説明する。
第九実施形態の半導体集積回路６は、四つの位相ロックループ回路（ＰＬＬ）６０と、各位相ロックループ回路へ低周波数の基準クロック信号を分配する配線６１とを備えている。
各ＰＬＬの構成は、上述した第一実施形態におけるＰＬＬの構成と同一である。本実施形態では、消費電力が小さく、小型化が可能なデジタル制御のＰＬＬを用いることにより、半導体集積回路上に、複数のＰＬＬ設けることが可能となる。
なお、ＰＬＬとして、上述した第二〜第三実施形態のいずれかのＰＬＬを用いてもよい。
そして、スキューの小さな低周波数の基準クロック信号を入力信号として各ＰＬＬ６０へ入力し、各ＰＬＬ６０で高周波数の動作クロックをそれぞれ自己発振させることができる。その結果、クロック信号の中継バッファが不要となり、クロック信号のスキューを低減し、設計を容易化することができる。
また、そして、基準クロック信号のスキューは、事実上、基準クロックの入力端子６２から各ＰＬＬ６０までの配線６１の伝送時間により主に発生することになる。このため、本実施形態では、基準クロックの入力端子６２から各ＰＬＬ６０までの配線長を等しくしている。
［第十実施形態］
次に、第１９図を参照して、本発明のＰＬＬの他の一例について、第九実施形態として説明する。
論理ゲートにおける遅延時間を、論理ゲートの接続された抵抗によって制御する場合、制御信号中の第一値のビット数（トランジスタ（Ｔｒ）のｏｎ個数）（以下、「ＤＡ値」）に対して遅延量は、例えば第４図に曲線Ｉで示したように、双曲特性を有する。このため、ＤＡ値の範囲よって、ロックループの帯域及びジッタ量が異なってしまうことがある。
そこで、第十実施形態では、ＤＡ値に対してより線形性の高い遅延量を実現できるリングオシレータを備えたＰＬＬの一例を説明する。なお、第十実施形態のＰＬＬは、リングオシレータ（ＲＩＮＧ  ＯＳＣ）を除いて、上述した第一実施形態におけるＰＬＬの構成と同様であるので、同一部分の詳細な説明を省略する。
まず、第１９図を参照して、第十実施形態のリングオシレータの基本構成について説明する。
本実施形態のリングオシレータは、最終段の出力が初段に入力される多段接続された反転出力の論理ゲート２０５と、論理ゲートの各々と基準電圧源との間にそれぞれ設けられ、電流値の上限を制限する可変電流源２０６と、制御回路とにより構成されている。
制御回路は、制御信号のビット数と同数の互いに並列に接続された定電流源２０１と、各定電流源にそれぞれ直列に接続されたスイッチング素子２０２と、スイッチング素子を通過した合計電流値をバイアス電圧値に変換する電流電圧変換回路２０３と、バイアス電圧を可変電流源２０６へ印加する電流源バイアス回路２０４とにより構成されている。
各スイッチング素子２０２は、制御信号（カウンタ２の出力）を構成する各ビット値（Ｓ０〜Ｓｍ−１）に一つずつ対応している。そして、対応するビット値が「Ｈ」の場合に導通状態となり、「Ｌ」の場合に非導通状態となる。
また、第１９図に示すノードＮ１には、導通状態のスイッチング素子を通過した全ての電流が合流される。このため、ノードＮ１には、ビット値の「Ｈ」のビット数（ＤＡ値）に比例した電流が流れる。さらに、Ｎ１を通過する電流は、電気抵抗等の電流電圧変換回路２０３に流れる。
そして、電流源バイアス回路２０４のインピーダンスを事実上無限とすれば、ノードＮ１に流れ込んだ全ての電流を電流電圧変換回路２０３へ流すことができる。その結果、Ｎ１の電位をＮ１を流れる電流値に実質的に比例させることができる。
また、可変電流源２０６は、バイアス電圧値の増減に対して実質的に線形に応答した上限値内の電流を流す。
ところで、ＣＭＯＳ等の反転出力の論理ゲートの出力電位は、論理ゲートの寄生容量に充電される電荷量によって決まる。このため、可変電流源により論理ゲートに流れる電流値を制御すれば、論理ゲートの出力電位が閾値に到達するまでに要する時間を制御することができる。
ここで、第２０図（Ａ）に、電流の上限が制限されない場合に、出力電位が反転する際に、論理ゲートを流れる電流の時間変化の一例を曲線Ｉで模式的に示す。曲線Ｉに示すように、時刻ｔ０で出力電位が反転した直後から時間が経過するにつれて、電流は減少する。そして、寄生容量に充電される電荷量は、曲線Ｉと横軸とで囲まれた部分の面積に相当する。そして、充電電荷量Ｑを寄生容量Ｃで除した値が出力電位Ｖ（＝Ｑ／Ｃ）となる。
ここでは、例えば、時刻ｔ１に、出力電位Ｖが閾値電圧Ｖｔｈに到達したとする。
これに対して、第２０図（Ｂ）に、電流の上限Ｉｔｈが制限されている場合に、論理ゲートを流れる電流を時間変化の一例を曲線ＩＩで模式的に示す。曲線ＩＩに示すように、時刻ｔ０から一定期間、電流値は、上限値Ｉｔｈで推移し、その後減少する。出力電位が閾値に達するまでに充電される電荷量は一定であるので、電流の上限値Ｉｔｈが低いほど、出力電位が閾値に到達するまでに要する時間がかかることになる。
なお、例えば時刻ｔ２に出力電位が閾値に到達した場合、そのときの充電量は、電流を制限しない場合に時刻ｔ１までに充電された充電量と同一である。
そこで、本実施形態では、論理ゲート２０６に流す電流の上限値を、制御信号中の第一値のビット数（ＤＡ値）に対応させる。これにより、制御信号のうち「Ｈ」を示すビット数（ＤＡ値）の増加に合わせて、可変電流源２０６を流れる電流値を減少させ、発振周期を長くさせることができる。また、「Ｈ」を示すビット数の減少に合わせて、可変電流源２０６を流れる電流値を増加させ、発振周期を短くさせることができる。
そのために、本実施形態では、例えば、定電流回路をトランジスタで構成し、そのトランジスタのドレイン・ソース間にバイアス電圧を印加するとよい。そのようにすれば、例えば第２１図（Ａ）に曲線Ｉで示すように、ＤＡ値とバイアス電圧Ｖｄｓとの関係を、トランジスタの飽和領域において線形とすることができる。
ところで、出力電圧が閾値Ｖｔｈに到達するまでに要する充電時間Ｔｔｈ＝Ｑ／Ｖｔｈ＝ＣＶｔｈ／Ｉｔｈは、例えば第２１図（Ｂ）に曲線ＩＩにも示すように、電流の上限値Ｉｔｈに反比例する。このため、充電時間Ｔｔｈは、ＤＡ値にも反比例する。
しかし、電流の上限値と充電時間との関係は、第２１図（Ｂ）に破線ＩＩＩで示すように、一定の範囲内ならば直線に近似することができる。そして、この直線近似できる範囲Ｕ内で上限値を変化させれば、個々の論理ゲートの遅延時間の変化量は微小であっても、全論理ゲートの合計の遅延時間をＤＡ値の変化に対して実用上十分に線形に変化させることができる。
次に、第２２図及び第２３図を参照して、第十実施形態におけるリングオシレータの具体的構成例を説明する。この具体的構成例のリングオシレータは、第２２図に示した電流源３０１及び電流ＤＡＣ３０２と、第２３図に示したインバータの多段接続回路３０３とから構成されている。
なお、ここで「ＤＡＣ」とは、デジタル／アナログコンバータの略称であり、電流ＤＡＣ３０２は、制御信号中の「Ｈ」のビット数（ＤＡ値）というデジタルデータを、アナログの電流値に変換する機能を有する。
そして、第２２図に示すように、電流源３０１及び電流ＤＡＣ３０２の一部分で、上述した定電流源２０４が構成されている。電流源３０１は、カレントミラー回路で構成されている。そして、電流源３０１と、電流ＤＡＣ３０２において各ビット値に対応する各定電流源２０１とがカレントミラーの関係となっている。
なお、本実施形態では、電流源３０１をカレントミラー回路で構成した例について説明したが、電流源３０１と、電流ＤＡＣ３０２において各ビット値に対応する各定電流源２０１とがカレントミラーの関係となっていればよく、例えば、トランジスタを縦積みして電流源３０１を構成してもよい。
また、電流ＤＡＣ３０２中のトランジスタ群により、上述したスイッチング素子２０２が構成されている。
また、電流ＤＡＣ３０２中のＮチャネル型トランジスタにより、上述した電流電圧変換回路２０４が構成されている。この具体例の電流電圧変換回路２０４は、抵抗に近似することができる。
なお、本実施形態では、電流ＤＡＣ３０２において、各ビットに対応する各電流路と並列に、オフセット電流を流すルートを設けている。オフセット電流を流すことにより、電流電圧変換回路２０４を構成するＮチャネル型トランジスタを飽和領域で使用することができる。その結果、電流量が少ない場合においても、Ｎチャネル型トランジスタが不飽和領域の動作点で動作することを回避することができる。すなわち、オフセット電流を流すことにより、電流量に関係なく、電流電圧変換回路２０４による安定した電流電圧変換動作を実現することができる。
また、第２３図に示すように、インバータの多段接続回路３０３中のトランジスタにより、上述した電流源バイアス回路２０４が構成されている。
また、インバータ多段接続回路３０３中のＣＭＯＳ回路により、上述した論理ゲート２０５が構成されている。
また、インバータ多段接続回路３０３中のトランジスタにより、上述した可変電流源２０６が構成されている。
このように構成すれば、制御信号中の第一値のビット数の増減に線形に対応するバイアス電圧値を容易に生成することができる。その結果、制御信号中の第一値のビット数（ＤＡ値）とリングオシレータの発振周期との関係を線形特性とすることができる。
なお、第十実施形態において説明したリングオシレータの構成は、多段論理ゲートの最終段の出力を初段へ入力する点を除いて、本発明の遅延ロックループ回路に用いても好適である。
上述した実施の形態においては、本発明を特定の条件で構成した例について説明したが、本発明は、種々の変更を行うことができる。例えば、上述した実施の形態においては、リングオシレータや可変遅延回路を、多段接続したインバータにより構成した例について説明したが、本発明では、反転出力の論理ゲートはインバータに限定されない。例えば、ＮＡＮＤ回路やＮＯＲ回路を多段接続してもよい。
産業上の利用可能性
以上、詳細に説明したように、本発明のデジタル制御のＰＬＬ及びＤＬＬ、それを用いたタイミング発生器、それを備えた半導体試験装置によれば、ＰＬＬ及びＤＬＬにアナログ回路を使用せず、論理素子により回路構成することにより、消費電力の低減、回路規模の小型化、コストの低減を図ることができる。
さらに、ＰＬＬ及びＤＬＬに応答速度の遅いアナログ回路を使用せず、特に、ＬＰＦを使用しないため、より高帯域において高精度で位相ロックすることが可能となる。このため、ロックループ帯域の向上を図ることができる。
また、ＰＬＬ及びＤＬＬの位相比較器において、位相の進み及び遅れを、位相差に関係なく、入力信号に同期してフィードバック信号の値として検出する。このため、位相比較の信頼性の向上を図ることができる。
また、ＰＬＬ及びＤＬＬにおいて、位相信号によって制御信号中の第一値を示すビット数を一つずつ増減するプライオリティエンコーダ型のカウンタを使用するので、制御信号は、一度に１ビットの値しか変化しない。このため、信頼性の向上を図ることができる。
また、本発明の半導体集積回路によれば、消費電力が小さく、小型化が可能なデジタル制御のＰＬＬを複数設けたことにより、スキューの小さな低周波数のクロック信号を各ＰＬＬへ入力し、各ＰＬＬで高周波数の動作クロックをそれぞれ自己発振させることができる。その結果、クロック信号の中継バッファが不要となり、クロック信号のスキューを低減し、設計を容易化することができる。
【図面の簡単な説明】
第１図（Ａ）は、本発明の第一実施形態のＰＬＬの構成を説明するためのブロック図であり、（Ｂ）は、その動作を説明するためのタイミングチャートである。
第２図は、本発明の第一実施形態のＰＬＬの具体例を示す回路図である。
第３図は、制御信号のビット値の変更方法を説明するための説明図である。
第４図は、本発明の第一実施形態における可変抵抗による遅延時間設定の説明図である。
第５図は、本発明の第二実施形態における可変容量による遅延時間設定の説明図である。
第６図（Ａ）、（Ｂ）及び（Ｃ）は、Ｄフリップフロップのヒステリシスの説明図であり、（Ｄ）は、フィードバックの時間分解能の説明図である。
第７図は、本発明の第三実施形態の位相比較器及びカウンタの回路図である。
第８図は、本発明の第四実施形態の位相比較器及びカウンタの回路図である。
第９図は、本発明の第四実施形態における位相とＶＣＯ（ＤＥＬＡＹ）電圧との関係を示すグラフである。
第１０図は、本発明の第五実施形態の位相比較器の回路図である。
第１１図（Ａ）は、ダイナミックＤフリップフロップの等価回路図であり、（Ｂ）は、一般のＤフリップフロップの等価回路図である。
第１２図（Ａ）〜（Ｃ）は、ヒステリシスの説明図である。
第１３図（Ａ）は、本発明の第六実施形態のＤＬＬの構成を説明するためのブロック図で、（Ｂ）は、その動作を説明するためのタイミングチャートである。
第１４図は、本発明の第六実施形態のＤＬＬの具体例を示す回路図である。
第１５図は、本発明の第七実施形態の半導体試験装置の構成を説明するためのブロック図である。
第１６図は、本発明の第七実施形態のタイミング発生器の構成を説明するためのブロック図である。
第１７図は、本発明の第八実施形態のタイミング発生器の構成を説明するためのブロック図である。
第１８図は、本発明の第九実施形態の半導体集積回路の構成を説明するための回路図である。
第１９図は、本発明の第十実施形態におけるリングオシレータの基本構成を説明するための回路図である。
第２０図（Ａ）及び（Ｂ）は、論理ゲートへ流れる電流の時間変化を説明するためグラフである。
第２１図（Ａ）は、制御信号中の第一値のビット数（ＤＡ値）とバイアス電圧との関係を示すグラフであり、（Ｂ）は、制限電流値と出力電位が閾値に到達するまでに要する時間との関係を示すグラフである。
第２２図は、本発明の第十実施形態におけるリングオシレータの具体的構成例を説明するための回路図である。
第２３図は、第２２図に続く回路図である。
第２４図（Ａ）は、従来例のＰＬＬの構成を説明するためのブロック図であり、（Ｂ）は、その動作を説明するためのタイミングチャートである。
第２５図（Ａ）は、ＰＬＬ回路位相比較回路とＶＣＯ電圧との関係を示すグラフで、（Ｂ）は、ＶＣＯ電圧とＶＣＯ自走発振周期との関係を示すグラフである。
第２６図（Ａ）は、従来例のＤＬＬの構成を説明するためのブロック図であり、（Ｂ）は、その動作を説明するためのタイミングチャートである。
第２７図（Ａ）は、ＤＬＬ回路位相比較回路とＤＥＬＡＹ電圧の関係を示すグラフであり、（Ｂ）は、ＤＥＬＡＹ電圧と遅延時間との関係を示すグラフである。
第２８図は、実際のＰＬＬ（ＤＬＬ）回路位相とＶＣＯ（ＤＥＬＡＹ）電圧の関係を示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【国際調査報告】
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