【事件の表示】
　特願２００８−６４００８「集積回路とその方法」拒絶査定不服審判事件〔平成２０年９月４日出願公開、特開２００８−２０５４８１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１２年５月１０日（パリ条約に基づく優先権主張　１９９９年５月１２日、アメリカ合衆国）に出願した特願２０００−１３７２２５号特許出願の一部を平成２０年３月１３日に新たな特許出願としたものであって、平成２３年７月１日付けの拒絶理由通知に対して平成２４年１月６日に意見書及び手続補正書が提出されたが、同年１月２３日付けで拒絶査定がなされた。
　それに対して、同年５月３０日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年８月２２日付けで審尋がなされ、平成２５年２月２５日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２４年５月３０日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２４年５月３０日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜１１を補正して、補正後の特許請求の範囲の請求項１〜９とするものであり、補正前後の請求項１は各々次のとおりである。
　
（補正前）
　「【請求項１】
　上部表面と、１：０．２乃至１：０．３の範囲の深さ対幅のアスペクト比を有する前記上部表面に形成された開口とを有する層と、
　前記開口の表面に部分的に形成される下部電極であって、前記下部電極の上端部が前記上部表面下の深さで形成され、前記下部電極はポリシリコンを含まず、
　前記下部電極層の上に形成されたポリシリコンによる還元性を有する誘電体材料層と、
　前記誘電体材料層の上に形成された上部電極層と
を有することを特徴とする集積回路。」
　
（補正後）
　「【請求項１】
　上部表面と、１：０．２乃至１：０．３の範囲の深さ対幅のアスペクト比を有する前記上部表面に形成された開口とを有する層と、
　前記開口の表面に部分的に形成される下部電極であって、前記下部電極の上端部が前記上部表面下の深さで形成され、前記下部電極はポリシリコンを含まず、
　前記下部電極層の上に形成されたポリシリコンによる還元性を有する誘電体材料層と、
　前記誘電体材料層の上に形成された上部電極層と、及び
　前記上部電極の上に形成された金属層と
を有することを特徴とする集積回路。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「前記誘電体材料層の上に形成された上部電極層とを有する」を、「前記誘電体材料層の上に形成された上部電極層と、及び　前記上部電極の上に形成された金属層とを有する」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項４及び９を削除するとともに、当該削除に伴って請求項の番号及び引用する請求項の番号を修正すること。
　
（３）補正事項３
　補正前の請求項６の「及び、　前記誘電体材料層上に上部電極を形成する工程を含む」を、「前記誘電体材料層上に上部電極を形成する工程、及び　前記上部電極の上に金属層を形成する工程を含む」と補正して、補正後の請求項５とすること。
　
（４）補正事項４
　補正前の請求項１１の「及び　前記誘電体材料層上に配置された上部電極とを有する」を、「前記誘電体材料層上に配置された上部電極と、及び　前記上部電極の上に形成された金属層とを有する」と補正して、補正後の請求項９とすること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の００１９段落等に記載されているから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　また、補正事項１は、補正前の請求項１に係る発明の発明特定事項である「前記誘電体材料層の上に形成された上部電極層」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。
　したがって、補正事項２は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項２が、特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（３）補正事項３について
　補正事項３は、当初明細書の００１９段落等に記載されているから、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項３は、補正前の請求項６に係る発明の発明特定事項である「前記誘電体材料層上に上部電極を形成する工程」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項３は、特許法第１７条の２第４項に規定する要件を満たす。
　
（４）補正事項４について
　補正事項４は、当初明細書の００１９段落等に記載されているから、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項４は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項４は、補正前の請求項１１に係る発明の発明特定事項である「前記誘電体材料層上に配置された上部電極」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項４は、特許法第１７条の２第４項に規定する要件を満たす。
　
（５）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件についての検討
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜９に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜９に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される上記第２．１．の「（補正後）」の箇所に記載したとおりのものであって、再掲すると次のとおりである。
　
　「【請求項１】
　上部表面と、１：０．２乃至１：０．３の範囲の深さ対幅のアスペクト比を有する前記上部表面に形成された開口とを有する層と、
　前記開口の表面に部分的に形成される下部電極であって、前記下部電極の上端部が前記上部表面下の深さで形成され、前記下部電極はポリシリコンを含まず、
　前記下部電極層の上に形成されたポリシリコンによる還元性を有する誘電体材料層と、
　前記誘電体材料層の上に形成された上部電極層と、及び
　前記上部電極の上に形成された金属層と
を有することを特徴とする集積回路。」
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１０−２０９３９１号公報（以下「引用例」という。）には、図１〜５とともに次の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係り、特にスタック型キャパシタを有する半導体装置の構造とその製造方法に関するものである
【０００２】
【従来の技術】ＤＲＡＭ等の半導体装置において、集積度の向上に伴うチップ面積の増大を抑制しようとすれば、必然的にメモリセル当りの占有面積を縮小しなければならない。一方、ＤＲＡＭとして安定した動作を得るためには、メモリセルキャパシタの容量は２０ｆＦ〜３０ｆＦの値を維持することが必要であり、この値はＤＲＡＭの世代が交替してもあまり変化していない。この相反する要求を満たすために、従来トレンチ型あるいはスタック型とよばれる３次元構造のキャパシタが用いられてきた。」
　
ｂ．「【００１３】本発明は上記の問題点を解決すべくなされたもので、Ｒｕ膜を堆積する絶縁膜と下部のＭＯＳトランジスタとを接続するコンタクトホールを前記絶縁膜に設ける際、前記コンタクトホールの内壁と前記絶縁膜の上部表面とのなす角が９０度以上、１１０度以下の範囲となるようにし、これと平坦化技術及び選択エッチング技術を組み合わせることにより工程数が少なく、高密度でかつ信頼性の高いスタック型キャパシタを有する半導体装置及びその製造方法を提供することを主な目的とする。」
　
ｃ．「【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。図１（ａ）は本発明の第１の実施の形態における、スタック型キャパシタを含むＤＲＡＭメモリセルからなる半導体記憶装置の部分拡大平面図である。
【００２９】３、４はワード線、１６はスタック型キャパシタと下部のＭＯＳトランジスタのソース領域とを接続するコンタクトホールであり、これを囲むよう第２のコンタクトホールが形成される。１１は下部のＭＯＳトランジスタのドレイン領域とビット線とを接続するための引き出し配線とコンタクトホールを示している。なお本平面図においては、２個の１トランジスタ型メモリセルを構成する２個のＭＯＳトランジスタが含まれている。
【００３０】
図１（ｂ）は、図１（ａ）のＡ−Ａ断面を示す図である。１はシリコン基板、２は素子分離用絶縁膜、３はＭＯＳトランジスタのゲート電極である。図１（ａ）の平面図に示されているように、３はメモリセルアレイの行方向に延長され、行方向に隣り合うＭＯＳトランジスタのゲートを接続するワード線となる。図１（ｂ）の４は前記ゲート電極３の両側に配置され、前記ゲート電極と同時に形成された他のメモリセルのゲートを接続するワード線である。３と４はいずれもゲート電極と同一断面構造のものを延長してワード線としている
【００３１】図１（ｂ）の５、６はＭＯＳトランジスタのソース、ドレイン領域、７はゲート電極３及びワード線４を被覆する絶縁膜、８、１２、１５はシリコン基板１に形成されたＭＯＳトランジスタとその上に形成されたスタック型キャパシタとを分離するための絶縁膜である。本明細書においては図１（ｂ）に示すように８、１２、１５を第１の絶縁膜と呼ぶ。
【００３２】プラグ１０は、その上に接続されるプラグ１６と共にＭＯＳトランジスタのソース領域５をスタック型キャパシタに接続するための導電性プラグであり、本明細書においては図１（ｂ）に示すようにプラグ１０と１６を第１の充填材料、１０と１６が充填されるコンタクトホールを第１のコンタクトホールと呼ぶ。プラグ１１はＭＯＳトランジスタのドレイン領域６とビット線とを接続する導電性プラグである。
【００３３】
１７はスタック型キャパシタの下地となる第２の絶縁膜であり、１７に前記第１の充填材料に達する第２のコンタクトホールを設け、金属膜からなる蓄積ノード電極１９と（Ｂａ，Ｓｒ）ＴｉＯ
3
 からなるキャパシタ絶縁膜２１とプレート電極２２を設けることにより、スタツク型キャパシタがＭＯＳトランジスタの上に形成される
　
ｄ．「【００３５】
次に図２〜図４に基づき、本発明の第１の実施の形態における半導体記憶装置の製造方法について説明する。
（途中略）
【００４９】
次に、全面に例えば２５００Ａ〜３０００ＡプラズマＳｉＯ
2
 を堆積して、前記第１の絶縁膜の上に第２の絶縁膜１７を形成し、ＳｉＯ
2
 膜に対する通常のテーパーエッチング工程を用いて前記第２の絶縁膜１７に、図３（ｈ）に示すように９０度より大きく１１０度より小さいテーパー角を有し、かつ底部に蓄積ノード電極１９が接続されるプラグ１６の上端部が露出するように、第２のコンタクトホール１８を開口する
【００５０】
引き続き図３（ｈ）に示すように、例えばスパッタ法により、蓄積ノード電極の形成材料として厚さ５００Ａ〜６００ＡのＲｕ膜１９を全面に堆積した後、スピンコート法を用いてＳＯＧ(Spin On Glass) を全面に堆積する。次にＲｕ膜１９をストッパーとするＣＭＰ法を用いてＳＯＧの平坦化を行い、第２のコンタクトホール１８の形状に沿って形成されたＲｕの凹部に、蓄積ノード電極１９をエッチング加工するためのＳＯＧからなるエッチングマスク２０が形成される
【００５１】
前記２０を用いて前記Ｒｕ膜を８００Ａ〜９００Ａ程度エッチングする。このとき、図３（ｈ）に示す第２の絶縁膜１７上のＲｕ膜が除去され、さらに図４（ｉ）に示すように、前記第２のコンタクトホール１８の内壁と前記エッチングマスク２０との間のＲｕ膜も、内壁の上部から２００Ａ〜３００Ａ程度エッチングされる
【００５２】また、エッチングマスク２０となるＳＯＧをスピンコート法を用いて全面に滞積した後、第２の絶縁膜１７をストツパーとするＣＭＰ法を用いて、ＳＯＧおよびＲｕ膜１９の平坦化を行い、第２の絶縁膜１７上のＲｕ膜１９を除去した後に、前記第２のコンタクトホール１８の内壁と前記エッチングマスク２０との間のＲｕ膜を、内壁の上部から２００Ａ〜３００Ａ程度エッチングして、上述の方法と同様の構造を得ることができる。
【００５３】
このときＲｕ膜のエッチングは等方的に行われ、図４（ｉ）に示すように、Ｒｕ膜のエッチング面は第２の絶縁膜１７の上部表面との平行性を維持しつつエッチングを進行させることができる。このようにしてＲｕ膜からなる蓄積ノード電極１９が第２のコンタクトホール１８の内部に形成される
【００５４】
次に、例えばプラズマＳｉＯ
2
 からなる前記第２の絶縁膜１７と前記ＳＯＧ、２０とのエッチング選択比が１００以上のウエットエッチング法を用いて、前記ＳＯＧ、２０を除去する
【００５５】
次に図４（ｊ）に示すように、例えばスパッタ法を用いて５００Ａ〜６００Ａの（Ｂａ，Ｓｒ）ＴｉＯ
3
 薄膜を堆積してキャパシタ絶縁膜２１を形成し、７００℃で１分間の結晶化アニールを行う。引き続き例えばスパッタ法を用いて５００Ａ〜６００ＡのＲｕを堆積してプレート電極２２を形成することにより、１９、２１、２２からなる半導体装置のキャパシタが完成する
　
ｅ．「【００６１】
次に図５に基づき本発明の第２の実施の形態について説明する。図５は第２の絶縁膜１７に設けた第２のコンタクトホールの内壁と１７の上部表面とのなす角が丁度９０度となった場合の断面構造を示す図である
【００６２】
図５に示す断面構造の材料とこれを完成する工程の手順は、上記図４（ｊ）までと同様であるが、Ｒｕ膜及びキャパシタ絶縁膜の形成にスパッタ法を用いることができないため、蓄積ノード電極、キャパシタ絶縁膜、プレート電極の形成に全て従来のＣＶＤ法を用いる点が異なる
　
ｆ．「【００７６】
また本発明は、例えばスタック型キャパシタの蓄積ノード電極及びプレート電極としてＲｕの他にＰｔ、Ｒｅ、Ｏｓ、Ｒｈ、Ｉｒ及びこれらの酸化物、あるいはこれらの合金及びその酸化物、Ｗ、Ｎｂ、Ａｌ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｕ、ＷＮ、ＮｂＮ、ＴｉＮ、ＴａＮ、Ｐｄ等を用いることができる。またキャパシタの絶縁膜として（Ｂａ，Ｓｒ）ＴｉＯ
3
 の他にＢａＴｉＯ
3
 、ＳｒＴｉＯ
3
 、ＰｂＺｒＯ
3
 、ＬｉＮｂＯ
3
 、Ｂｉ
4
 Ｔｉ
3
 ０
12
、Ｔａ
2
 Ｏ
5
 等、及びこれらの多層膜を用いることもできる
　
ｇ．「【００７７】
【発明の効果】
上述したように本発明の半導体装置及びその製造方法によれば、ＳＯＧマスクを用い、コンタクトホール内部において、蓄積ノード電極を形成するＲｕを深さ方向にエッチングすることにより、（Ｂａ，Ｓｒ）ＴｉＯ
3
 薄膜からなるキャパシタ絶縁膜形成の際、下地となる蓄積ノード電極に突起部が形成されず、突起部での電界集中による耐圧劣化を生じる恐れがないキャパシタ絶縁膜を得ることができる
【００７８】また蓄積ノードの下地となる絶縁膜あるいは半導体基板上のコンタクトホールを形成する際、コンタクトホールの側壁に９０度以上１１０度以下のテーパー角を設け、前記Ｒｕの深さ方向のエッチングと組み合わせることにより、下地に生じる段差部の角度を全て鈍角にすることができ、また９０度の場合は凸のコーナー部分に生じる異常成長領域を除去することが可能となる。
【００７９】このように段差部が鈍角の下地の上にスパッタ法を用いて均一な（Ｂａ，Ｓｒ）ＴｉＯ3 薄膜を形成することは容易であり、また段差部が９０度の場合もＣＶＤ法により生じた不均一を改善することができる。
【００８０】本発明の半導体装置の製造方法によれば、キャパシタの蓄積ノード形状を規定するために、Ｓｉ０2 マスクを用いて直接Ｒｕ膜をパターニングすることなく、第３の絶縁膜をパターニングに用い、第２のコンタクトホール形成後に前記第３の絶縁膜のウエットエッチング工程を入れることにより、少ない工程数でリソグラフィの限界以上に蓄積ノード間を近付けることが容易となり、蓄積容量を増加することができる。
【００８１】またこの方法は一般に半導体基板又は絶縁膜に設けた９０度以上１１０度以下のテーパー角の内壁を有する凹部の上に伝導体膜と絶縁膜とを積層する構造を含む半導体装置とその製造方法に適用することができる。」
　
（２−２）ここにおいて、００６１段落〜００６２段落及び図５に記載された「本発明の第２の実施の形態」に係る「スタック型キャパシタ」（以下「引用例のスタック型キャパシタ」という。）に注目すると、００７６段落の記載から、引用例には、引用例のスタック型キャパシタにおいて、「蓄積電極１９」として、「ＴｉＮ」を用いること、及び「キャパシタの絶縁膜」として「Ｔａ2 Ｏ5」を用いることが記載されていることが明らかである。
　また、図５の記載、及び「本発明の第１の実施の形態」についての００５１段落の記載等を参酌すれば、引用例のスタック型キャパシタは、「第２の絶縁膜１７」における「第２のコンタクトホール１８」の内壁に形成され、内壁の上部から深さ方向にエッチングされた「蓄積電極１９」を備えていることが明らかである。
　
（２−３）以上を総合すると、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「第２のコンタクトホール１８を開口した第２の絶縁膜１７と、
　前記第２のコンタクトホール１８の内壁に形成され、前記内壁の上部から深さ方向にエッチングされたＴｉＮからなる蓄積ノード電極１９と、
　前記蓄積ノード電極１９の上に形成されたＴａ2 Ｏ5 からなるキャパシタ絶縁膜２１と、
　前記キャパシタ絶縁膜２１の上に形成されたプレート電極２２と
を有することを特徴とするスタック型キャパシタ。」
　
（３）補正発明と引用発明との対比
（３−１）補正発明と引用発明とを対比する。
　引用発明の「第２のコンタクトホール１８」は、「第２の絶縁膜１７」の上部表面に形成された開口であることが明らかであるから、引用発明の「第２のコンタクトホール１８」は、補正発明の「開口」に相当し、引用発明の「第２のコンタクトホール１８を開口した第２の絶縁膜１７」は、補正発明の「『上部表面と』、『前記上部表面に形成された開口とを有する層』」に相当する。
　
（３−２）引用発明の「蓄積ノード電極１９」は、補正発明の「下部電極」に相当する。
　そして、引用発明の「蓄積ノード電極１９」は、「前記第２のコンタクトホール１８の内壁に形成され、前記内壁の上部から深さ方向にエッチングされた」ものであるから、当該「蓄積ノード電極１９」が、「第２のコンタクトホール１８」の表面に部分的に形成され、その上端部が上部表面下の深さで形成されていることは明らかである。
　したがって、補正発明と引用発明とは、「前記開口の表面に部分的に形成される下部電極であって、前記下部電極の上端部が前記上部表面下の深さで形成され」る「下部電極」を有するものである点で一致する。
　また、引用発明の「蓄積ノード電極１９」は、「ＴｉＮ」であって、ポリシリコンを含まないことは明らかであるから、補正発明と引用発明とは、「前記下部電極はポリシリコンを含ま」ない点で一致する。
　
（３−３）引用発明の「Ｔａ2 Ｏ5 からなるキャパシタ絶縁膜２１」は、補正発明の「誘電体材料層」に相当する。
　そして、「Ｔａ2 Ｏ5 」が、ポリシリコンによる還元性を有することは、本願の明細書の００１６段落等に、「誘電体材料層」の実施例として「Ｔａ2 Ｏ5 」が例示されていることからも明らかであるから、引用発明の「前記蓄積ノード電極１９の上に形成されたＴａ2 Ｏ5 からなるキャパシタ絶縁膜２１」は、補正発明の「前記下部電極層の上に形成されたポリシリコンによる還元性を有する誘電体材料層」に相当する。
　
（３−４）引用発明の「前記キャパシタ絶縁膜２１の上に形成されたプレート電極２２」は、補正発明の「前記誘電体材料層の上に形成された上部電極層」に相当する。
　また、引用発明の「スタック型キャパシタ」が、集積回路の一部を構成するものであることは明らかである。
　
（３−５）以上を総合すると、補正発明と引用発明とは、
　
　「上部表面と、前記上部表面に形成された開口とを有する層と、
　前記開口の表面に部分的に形成される下部電極であって、前記下部電極の上端部が前記上部表面下の深さで形成され、前記下部電極はポリシリコンを含まず、
　前記下部電極層の上に形成されたポリシリコンによる還元性を有する誘電体材料層と、
　前記誘電体材料層の上に形成された上部電極層と
を有することを特徴とする集積回路。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　補正発明は、「開口」が、「１：０．２乃至１：０．３の範囲の深さ対幅のアスペクト比を有する」ものであるのに対して、引用発明は、補正発明の「開口」に相当する「第２のコンタクトホール１８」のアスペクト比が特定されていない点。
　
（相違点２）
　補正発明は、「前記上部電極の上に形成された金属層」を有するのに対して、引用発明は、補正発明の「上部電極」に相当する「プレート電極２２」の上に形成された金属層を有することが特定されていない点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
（４−１−１）一般に、トレンチ（溝）を用いたスタック型キャパシタを構成するに際して、トレンチのアスペクト比をどのような値とするかは、要求される静電容量やサイズ、製造プロセスの容易性等を考慮して、当業者が適宜選択し得る設計的事項であって、一例として、アスペクト比を１０以下とすること（補正発明に倣って記述すれば、１：０．１以上の深さ対幅のアスペクト比とすること）も、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例１に記載されているように、当業者において普通に行われてきていることである。
　
ａ．周知例１：特開平５−２９１５２６号公報
　上記周知例には、次の記載がある。
　
　「【０００１】
【産業上の利用分野】本発明は、微細化が可能な半導体記憶装置に関する。特に、高集積化に好適なな、ダイナミックランダムアクセスメモリで、積層容量型セルに関する。」
　「【００３４】
【発明の効果】
以上述べてきたように、本発明の、基板上にトレンチを形成した積層容量型セルを用いると、小さなセル面積のなかで、メモリ動作に必要な蓄積容量を確保できる。
さらにセル面積が縮小されても、Ｔａ
２
Ｏ
５
膜の薄膜化によって、アスペクト比を１０以下に保ちながら、蓄積容量が確保できる。
　
　上記記載から、周知例１には、トレンチを用いた積層容量型セルすなわち、スタック型キャパシタにおいて、トレンチのアスペクト比を１０以下とすること（補正発明に倣って記述すれば、１：０．１以上の深さ対幅のアスペクト比とすること）が記載されているものと認められる。
　
（４−１−２）したがって、引用発明に接した当業者にとって、「第２のコンタクトホール１８」を「１：０．２乃至１：０．３の範囲の深さ対幅のアスペクト比」とすること自体に、格別の困難性はないことは明らかである。
　そして、本願の明細書及び図面を精査しても、補正発明において、「深さ対幅のアスペクト比」を「１：０．２乃至１：０．３の範囲」とすることにより、予測を超えた格別の効果が生じていると当業者が認識できる記載は見いだせないから、補正発明における「深さ対幅のアスペクト比」を「１：０．２乃至１：０．３の範囲」とすることの臨界的意義は認められない。
　よって、引用発明において、「第２のコンタクトホール１８」を、補正発明のように、「１：０．２乃至１：０．３の範囲の深さ対幅のアスペクト比を有する」とすることは、当業者が適宜なし得たことであるから、相違点１は、当業者が適宜なし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
（４−２−１）一般に、トレンチ（溝）を用いたスタック型キャパシタにおいて、トレンチに形成された上部電極の上にトレンチを埋め込む導電体を設けて平坦化することは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例２にも記載されているように、当業者における周知技術である。
　
ａ．周知例２：特開平８−１３９２９３号公報
　上記周知例２には、図３〜５とともに次の記載がある。
　
　「【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に係り、特に、スイッチング用トランジスタの上方に立体的に形成された電荷蓄積容量素子を有する半導体記憶装置及びその製造方法に関する
　「【００４５】その後、実施例１と同様の手順で得られた図３（ｃ）に示す半導体記憶装置は、実施例１と同様の利点を有していた。
実施例３
図４及び図５は、本発明の第３の実施例に係る半導体記憶装置の製造工程を示す断面図である。図４（ａ）及び図４（ｂ）に示す、トレンチ部を形成するまでの工程は第１の実施例と同様である。次いで、図５（ａ）に示すように、ＴｉＮからなるバリアメタル１２、Ｐｔからなる下部電極１３、Ｂａ
0.5
Ｓｒ
0.5
ＴｉＯ
3
 からなる高誘電率薄膜１４、Ｐｔからなる上部電極１５および平坦化用導電膜１６（審決注：「１７」の誤記、以下同じ。）を順次形成した。
【００４６】
その後、図５（ｂ）に示すように、機械的研磨ないしは化学的機械的研磨により研磨停止層に形成されているバリアメタル、下部電極、高誘電率薄膜、上部電極および平坦化用導電膜を除去し、再び平坦化した。
　
　上記記載及び図５の記載から、周知例２には、トレンチを用いたスイッチング用トランジスタの上方に立体的に形成された電荷蓄積容量素子、すなわちスタック型キャパシタにおいて、トレンチに設けられたＰｔからなる上部電極１５の上に、トレンチを埋め込む平坦化用導電膜１７を設けることが記載されているものと認められる。
　
（４−２−２）したがって、引用発明に接した当業者であれば、「プレート電極２２」の上に、「第２のコンタクトホール１８」を埋め込む導電体を設けて平坦化することは、適宜なし得たことである。
　そして、一般に、半導体装置において用いる導電体としては、ポリシリコンや金属が代表的なものであるところ、トレンチを埋め込む導電体として金属を用いることも、例えば、上記（４−１）において例示した周知例１における次の記載からも分かるように、当業者において広く行われていることであるから、引用発明において、補正発明のように、「前記上部電極の上に形成された金属層」を設ける構成とすることは、当業者が容易になし得たことである。
　したがって、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
ａ．周知例１：特開平５−２９１５２６号公報（再掲）
　上記周知例１には、図１４とともに次の記載がある。
　
　「【０００１】
【産業上の利用分野】
本発明は、微細化が可能な半導体記憶装置に関する。特に、高集積化に好適なな、ダイナミックランダムアクセスメモリで、積層容量型セルに関する
　「【００３０】そして次に、図１４に示したように、トレンチの側壁に蓄積電極（２１）を形成する。ここではその詳細は図示していないが、工程は概略次の通りである。まず、蓄積電極となるタングステンを０．０５μｍ程度堆積する。この段階ではタングステンはつながっているので、この表面に有機膜を塗布し、全面エッチを行う。その結果、トレンチの内部は有機膜で埋められるが、酸化膜（２０）の表面にあるタングステンが露出する。そして、露出したタングステンをエッチングすると、蓄積電極が分離される。
このタングステンの表面にＴａ
２
Ｏ
５
膜を、公知の気層成長法で堆積する。膜厚は、酸化膜換算で２ｎｍである。さらに、プレート電極（２３）となるタングステンやＴｉＮを堆積する。
　
　上記記載から、周知例１には、トレンチを用いた積層容量型セルすなわち、スタック型キャパシタにおいて、トレンチを埋め込むプレート電極（２３）としてタングステンを用いることが記載されているものと認められる。
　
（４−３）判断についてのまとめ
　以上検討したとおりであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　以上のとおり、本件補正は、補正後の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２４年５月３０日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜１１に係る発明は、平成２４年１月６日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１１に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「補正前」の箇所に記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１０−２０９３９１号公報（引用例）には、上記第２．４．（２）に記載したとおりの事項及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。