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　特願２００１−１１３７８１「ＣＭＯＳイメージセンサー及びその製造方法」拒絶査定不服審判事件〔平成１４年　１月１８日出願公開、特開２００２−　１６２４３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１３年４月１２日（パリ条約による優先権主張２０００年４月２８日、大韓民国）の出願であって、平成２３年５月３０日付けの拒絶理由通知に対して、同年８月２５日に手続補正書及び意見書が提出されたが、同年９月１２日付けで拒絶査定がなされ、それに対して、平成２４年１月１３日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　本願の請求項１に係る発明（以下「本願発明」という。）は、平成２３年８月２５日になされた手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定される以下のとおりのものである。
　
「【請求項１】　第１領域と該第１領域に隣接した第２領域とを有して単位セル領域が半導体基板に構成され、
　前記第１領域において表面からバルク部分へ、前記表面と交差する方向に形成される第１ＰＤＮ領域と、該第１ＰＤＮ領域の、前記表面から離れた内方部分から、前記第１ＰＤＮ領域の形成方向と交差する方向へ延長されて、前記第２領域の表面から離れた内方部分に拡張形成される第２ＰＤＮ領域と、を含んで構成されるＰＤＮ領域と、
　前記第２ＰＤＮ領域の上方において前記第２領域の表面内に形成されるフローティングディフュージョン領域及びリセット領域と、
　を含むことを特徴とするＣＭＯＳイメージセンサー。」
　
３．引用刊行物に記載された発明
（３−１）原査定の拒絶の理由に引用され、本願の優先日前に日本国内において頒布された特開昭５８−１７７８５号公報（以下「引用刊行物」という。）には、第１及び２図とともに、以下の事項が記載されている。（なお、下線は、当審において付与したものである。以下、同じ。）
　
「
本発明は固体撮像装置、特にＭＯＳ（Metal Oxide Semiconductor)型撮像素子に関するものである。
「第１図及び第２図は本実施例による撮像素子の構造を示すものである。
　この撮像素子によれば、シリコンと格子定数が近似していてエネルギーギャツプが大きく、しかも電気抵抗の高い透明基板１を使用している。
透明基板１としては、サフアイア、GaP等が挙げられる。そしてこの透明基板１上に、１層目のＰ型シリコンのエピタキシアル層２と２層目のＰ型シリコンのエピタキシアル層３とが順次成長せしめられ、これらのエピタキシアル層に受光部及び電気回路素子部が夫々設けられている。即ち、エピタキシアル層２と３との間に後述の方法でＮ
＋
型埋込み層４が比較的広めに形成され、この埋込み層４とエピタキシアル層２との接合によつて受光素子としてのＰＮ接合ダイオード５が構成され、１画素のかなりの面積を占めている。また、エピタキシアル層３には、スイツチング用のＭＯＳＦＥＴ６が設けられ、そのＮ
＋
型ソース領域７はエピタキシアル層３の厚み方向に深く形成されていて埋込み層４にまで達している。エピタキシアル層３にはまた、時系列的にスキヤニング用の信号が加えられるポリシリコン、高融点金属のシリサイド（例えばMoSi
2
　）等のゲート電極８を間に、ソース領域７と対向してｎ
＋
型ドレイン領域９が形成され、このドレイン領域にコンタクトされたアルミニウムの信号取込み線１０によつて各画素の信号が取出される。
各画素は第１図に示すように同一パターンのものが規則的に配列されており、各画素間はエピタキシアル層２及び３を貫通したＮ
＋
アイソレーシヨン領域１２によつて互いに分離されている。
　
（３−２）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「ＧａＰからなる透明基板１と、
　前記透明基板１上に、１層目のＰ型シリコンのエピタキシアル層２と２層目のＰ型シリコンのエピタキシアル層３とが順次成長せしめられ、前記エピタキシアル層２と前記エピタキシアル層３との間に形成されたＮ＋型埋込み層４と、
　前記エピタキシアル層３に設けられたスイツチング用のＭＯＳＦＥＴ６であって、そのＮ＋型ソース領域７は前記エピタキシアル層３の厚み方向に深く形成されていて前記埋込み層４にまで達しており、そのｎ＋型ドレイン領域９にはアルミニウムの信号取込み線１０がコンタクトされたＭＯＳＦＥＴ６と、
からなり、
　前記埋込み層４と前記エピタキシアル層２との接合によつて受光素子としてのＰＮ接合ダイオード５が構成されたＭＯＳ型撮像素子。」
　
４．対比
（４−１）刊行物発明の「ＧａＰからなる透明基板１」及び「前記透明基板１上に、」「順次成長せしめられ」た「１層目のＰ型シリコンのエピタキシアル層２と２層目のＰ型シリコンのエピタキシアル層３」は、併せて本願発明の「半導体基板」に相当する。そして、引用刊行物の「各画素は第１図に示すように同一パターンのものが規則的に配列されており、各画素間はエピタキシアル層２及び３を貫通したＮ＋アイソレーシヨン領域１２によつて互いに分離されている。」（第２頁右上欄第１６〜２０行）という記載及び第１図から、刊行物発明の「ＭＯＳ型撮像素子」が形成された領域は、撮像素子の画素を構成するものであって、本願発明の「単位セル領域」に相当し、その内、「Ｎ＋型ソース領域７」及び「Ｎ＋型埋込み層４」が形成された領域は、各々本願発明の「第１領域」及び「第２領域」に相当する。
　
（４−２）刊行物発明の「エピタキシアル層３の厚み方向に深く形成されていて」「埋込み層４にまで達して」いる「Ｎ＋型ソース領域７」は、「Ｐ型シリコンのエピタキシアル層３」との接合によって、多少なりとも、受光素子としての動作をすることは明らかであるから、本願発明の「第１領域において表面からバルク部分へ、前記表面と交差する方向に形成される第１ＰＤＮ領域」に相当する。また、刊行物発明の「エピタキシアル層２と」「エピタキシアル層３との間に形成されたＮ＋型埋込み層４」は、「第１ＰＤＮ領域の、」「表面から離れた内方部分から、前記第１ＰＤＮ領域の形成方向と交差する方向へ延長されて、」「第２領域の表面から離れた内方部分に拡張形成される第２ＰＤＮ領域」に相当する。
　
（４−３）刊行物発明の「ＭＯＳ型撮像素子」と本願発明の「ＣＭＯＳイメージセンサー」とは、「イメージセンサー」という点で共通する。
　
（４−４）そうすると、本願発明と刊行物発明とは、
「第１領域と該第１領域に隣接した第２領域とを有して単位セル領域が半導体基板に構成され、
　前記第１領域において表面からバルク部分へ、前記表面と交差する方向に形成される第１ＰＤＮ領域と、該第１ＰＤＮ領域の、前記表面から離れた内方部分から、前記第１ＰＤＮ領域の形成方向と交差する方向へ延長されて、前記第２領域の表面から離れた内方部分に拡張形成される第２ＰＤＮ領域と、を含んで構成されるＰＤＮ領域と、
　を含むことを特徴とするイメージセンサー。」
である点で一致し、次の点で相違する。
　
（相違点）本願発明では、「前記第２ＰＤＮ領域の上方において前記第２領域の表面内に形成されるフローティングディフュージョン領域及びリセット領域」「を含む」「ＣＭＯＳイメージセンサー」であるのに対して、刊行物発明では、「ｎ＋型ドレイン領域９」を有する「ＭＯＳ型撮像素子」である点。
　
５．判断
（５−１）以下、上記相違点について、検討する。
　ＰＮ接合フォトダイオード、フローティングディフュージョン領域、リセット領域を含むＣＭＯＳイメージセンサは、以下の周知例１、２に記載されているように、従来から周知である。
　
（ア）周知例１
　本願の優先日前に日本国内において頒布された特開平１１−３１７５１２号公報には、図３とともに、以下の事項が記載されている。
「【０００１】
【発明の属する技術分野】本発明はイメージセンサー及びその製造方法に関し、特にサブミクロン(submicron)CMOS(complementary  metal　oxide  semiconductor)技術を使用して集積化したCMOSイメージセンサーの単位画素構造及びその製造方法に関するものである。」
「【０００７】したがって、CMOS製造技術とCCD技術を組合してトランジスター(Transistor)によるスイチング(Switching)方式で信号を検出するAPS(active　pixel  sensor)がたくさん提案されている。この中で代表的な技術に対して言及する。」
「【００１０】図３は米国特許No.5,625,210でLeeなどが提案したAPS(active　pixel  sensor)の断面図で、ここではよく知らされたピンドフォトダイオード(Pinned  photodiode)と共に集積化されたAPS(active　pixel  sensor)を開示している。
【００１１】
図３のAPSは光電荷を集めるためにピンドフォトダイオード(PPD)を使用していて、ピンドフォトダイオード(PPD)により生成された光電荷を出力ノードのフローティングN
+
接合(37)に運送するためにチャンネル領域に低濃度ドーピング領域のN
-
領域(36)を持つトランスファーゲート(Tx)(35a)を使用している。また、上記N
+
接合(37)を自身の一側接合として持って電源電圧VDDが接続されたN
+
接合(38)を他側接合として持つリセットゲート(35b)を具備している。
　
　ここで、「フローティングN+接合(37)」及び「N+接合(38)」は、各々本願発明の「フローティングディフュージョン領域」及び「リセット領域」に相当する。
　
（イ）周知例２
　本願の優先日前に日本国内において頒布された特開２０００−５８８０９号公報には、図１及び２とともに、以下の事項が記載されている。
「【０００１】
【発明の属する技術分野】本発明は、一般に固体光センサおよび撮像素子に関し、特に能動画素センサ（アクティブ・ピクセル・センサ：ＡＰＳ）と称する撮像素子に関する。
【０００２】
【従来の技術】
能動画素センサ（ＡＰＳ）は、各画素が光検知手段と、リセット手段と、電荷転送手段と、電荷−電圧変換手段と、増幅器全体またはその一部とを含む固体撮像素子である。
「【００１０】
【発明の実施の形態】理解しやすくするために、各図面に共通する同一の要素を示すのに、可能な場合には同一の参照番号を使用する。
【００１１】（省略）本発明の第１の部分は、概念的に以下のように説明できる。すなわち、相関二重サンプリングを行って読み出しノイズおよびオフセットノイズを抑えるためには、光検出器（ＰＤ）１４の信号電荷がフローティング拡散部（ＦＤ）１２に転送される前に、フローティング拡散部１２をリセットしなくてはならない。従来は、リセットレベルをサンプル・ホールドする直前に別個の信号を
リセットゲート（ＲＧ）１６
【００１２】図１の画素を使用するセンサに対する行タイミング信号が図２に示され、６行の画像センサの動作を示している。画像センサ全体はリセット状態から始まり、
転送ゲート（ＴＧ）１１およびリセットゲート１６
「【符号の説明】
　１０，２０，３０，４０，５０　画素、１１，２１，３１，４１，５１　転送ゲート、
１２，
フローティング拡散
　
　ここで、「フローティング拡散部１２」及び「リセットゲート（ＲＧ）１６」における「ＶＤＤ」に接合された端部は、各々本願発明の「フローティングディフュージョン領域」及び「リセット領域」に相当する。
　
　そうすると、刊行物発明において、ＰＤＮ領域で検出されたキャリアを読み出すための回路として、上記周知のＣＭＯＳイメージセンサにおける回路を採用することにより、本願発明の第２ＰＤＮ領域に相当する埋込み層４の上方に形成する構成として、ｎ＋型ドレイン領域９に換えて、本願発明のように、フローティングディフュージョン領域及びリセット領域を含むものとすることは、当業者が容易になし得たことである。
　したがって、上記相違点は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−２）まとめ
　以上検討したとおり、本願発明と刊行物発明との相違点は、周知技術を勘案することにより、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、本願発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。