【事件の表示】
　特願２００１−　９７０８３「パルス発生回路およびタイミング調整回路」拒絶査定不服審判事件〔平成１４年　４月２６日出願公開、特開２００２−１２４８５８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本件出願は、平成１３年３月２９日（優先日：平成１２年８月１０日、日本国）の出願であって、原審において平成２３年１２月１３日付けで拒絶査定され、これに対し平成２４年３月１９日に審判請求がなされたものであるところ、
　本件出願の請求項１に係る発明は、特許請求の範囲、明細書及び図面の記載からみて、平成２３年１１月７日付けで補正された特許請求の範囲の請求項１に記載された次のとおりのものである。（以下「本願発明」という。）
　
（本願発明）
　「【請求項１】　ロウレベル及びハイレベルの論理レベルを有する論理信号を遅延させる遅延回路と、前記論理信号と前記遅延回路の出力信号とが入力された論理ゲートとを備えたパルス発生回路において、
　前記遅延回路は、
　１または２以上のインバータからなるインバータチェーンと、
　前記インバータの出力部に接続され、特定の論理レベルを有する論理信号が入力された場合に前記インバータの出力部に現れる信号の遷移領域においてオフ状態からオン状態になるＭＯＳキャパシタとを備えて構成され、
　前記論理ゲートは、前記特定の論理レベルを有する論理信号と、該論理信号に応答して前記遅延回路から出力される信号とに応答して出力される出力信号を、前記遅延回路の遅延時間に相当するパルス幅を有するパルス信号として出力するものであって、前記論理信号または前記遅延回路の出力信号の論理レベルが変化してから前記論理ゲートの出力信号の論理レベルが変化するまでの遅延時間は、前記ＭＯＳキャパシタと同様の容量成分には依存しないことを特徴とする回路。」
　
　
２．引用発明
２．１　原査定の拒絶の理由に引用された刊行物である特開昭５９−１１７３１５号公報（以下、「引用例１」という。）には、「パルス発生回路」として図面と共に次の記載がある。
　
イ．「　従来、このイコライズ用のスイッチを動作させる信号（パルス）は、アドレス信号の変化を検出して形成するようにされている。第１図はそのような従来のパルス発生回路の一例を示す。
　この回路では、入力信号（アドレス信号）ｖiの反転信号Ａと、この信号Ａを遅延回路Ｎdを含むゲート回路を通すことによって得られる逆相の遅延信号／Ａ’とのＮＯＲ論理によって、あるいは上記信号Ａと／Ａ’の反転信号／Ａと／／Ａ’とのＮＡＮＤ論理によって、イコライズ用スイッチをオンさせるパルスφAを発生させていた。」
（１頁右下欄８〜１８行、なお、使用文字の制約により反転論理信号を示す上付きの線は「／」の前置で代用した）
　
　
　上記引用例１の記載及び関連する図面並びにこの分野における技術常識を考慮すると、
　まず、上記イ．第１図にあるように引用例１記載の「パルス発生回路」は、「入力信号（アドレス信号）ｖiの反転信号Ａと、この信号Ａを遅延回路Ｎdを含むゲート回路を通すことによって得られる逆相の遅延信号／Ａ’とのＮＯＲ論理によって、パルスφAを発生するパルス発生回路」である。
　また、引用例１第１図を見れば、前記「遅延回路Ｎd」は、複数の「インバータ（Id）」を縦続接続して構成されたものであり、
　前記「ＮＯＲ論理」は、前記のように「信号Ａと、この信号Ａを遅延回路Ｎdを含むゲート回路を通すことによって得られる逆相の遅延信号／Ａ’」とに応答して「パルスφAを発生する」ものであることが判る。
　したがって、上記引用例１には以下の発明（以下、「引用発明１」という。）が開示されている。
　
（引用発明１）
　「入力信号（アドレス信号）ｖiの反転信号Ａと、この信号Ａを遅延回路Ｎdを含むゲート回路を通すことによって得られる逆相の遅延信号／Ａ’とのＮＯＲ論理によって、パルスφAを発生するパルス発生回路であって、
　前記遅延回路Ｎdは、複数のインバータ（Id）を縦続接続して構成され、
　前記ＮＯＲ論理は、前記信号Ａと、この信号Ａを遅延回路Ｎdを含むゲート回路を通すことによって得られる逆相の遅延信号／Ａ’とに応答してパルスφAを発生するものであるパルス発生回路」
　
　
２．２　また、原査定の拒絶の理由に引用された刊行物である特開平１１−１７７３９８号公報（以下、「引用例２」という。）には、「遅延回路」として図面と共に次の記載がある。
　
ロ．「【００１２】
【発明の実施の形態】以下、本発明の実施の形態に対し、図面を用いて説明する。本発明に係る遅延回路においては、図１に示したように、直列連結された複数個のインバータINV1-INVn と、それらインバータINV1-INVn の出力端にゲそれぞれ連結され、第4 電源電圧（基板電圧）VBBCの印加される基板のP ウエルにそれぞれ連結された複数のキャパシタNMC1〜NMCn-1と、を備えて構成されている。
【００１３】そして、上記各インバータINV1-INVn は、第1 電源電圧（外部電圧）VCC と第2 電源電圧（接地電圧）VSS 間にそれぞれ直列連結され、各ゲートが共通連結されて入力端を形成し、各ドレインが共通連結されて出力端を形成し、各ソースが基板のN ウエルに連結された複数のPMOSトランジスタPMI1-PMIn と、第3 電源電圧（基板電圧）VBBIが印加する基板のP ウエルにそれぞれ連結された複数のNMOSトランジスタNMI1-NMIn と、を備えて構成されている。
【００１４】このように構成された本発明に係る遅延回路の動作について、図面を用いて説明すると次のようである。先ず、入力信号INがローレベルからハイレベルに遷移するとき、第１インバータINV1のNMOSトランジスタNMI1がターンオンされる。このとき、該第１インバータINV1のNMOSトランジスタNMI1の等価的オン抵抗と出力端の等価的キャパシタンスとの積算により上記第１インバータINV1の出力が遷移する時間が決定されるが、これを利用して人為的に遷移時間を遅らせて出力信号OUT を遅延させる。
【００１５】併し、従来技術の問題点であった外部電圧VCC の変化により遅延時間の変化が発生しないように、キャパシタC1-Cn-1 の役割をするNMOSトランジスタNMI1-NMIn-1 が連結された基板のP ウエルに任意の電圧のキャパシタ基板電圧VBBCを入力させる。従って、NMOSトランジスタNMI1-NMIn-1 により構成された各キャパシタC1-Cn-1 は、図３に示したように、しきい電圧Vth 以上の電圧がゲートに印加するとき所定キャパシタンスCoxLW を有するようになるため、このような特性を利用して上記キャパシタ基板電圧VBBCを調整してしきい電圧Vth を大きくすると、低い外部電圧LowVCCが入力する場合、各NMOSトランジスタNMC1-NMCn-1 にて構成されたキャパシタC1-Cn-1 により遅延される代わりに、次の段のインバータINV2-INVnのゲートキャパシタンスがインバータ出力端の等価的キャパシタンスになるため、低い外部電圧Low   VCC が入力すると大きくなる等価的オン抵抗に対し、所定の時定数RC遅延時間を維持するようになる。
【００１６】且つ、高い供給電圧High  VCC が入力する場合も、外部電圧VCC がNMOSトランジスタNMC1-NMCn-1 により構成されたキャパシタC1-Cn-1 のしきい電圧Vth より大きく、時定数RCの遅延に各NMOSトランジスタNMC1-NMCn-1 のキャパシタンスCGも寄与するため、トランジスタの小さいオン抵抗により時定数RCの遅延時間は低い供給電圧LowVCCが入力する場合とほぼ同様に維持することができる。
【００１７】又、本発明に係る遅延回路において、入力電圧VIと第１インバータINV1の出力電圧VO1 との関係については、図４に示したように、出力電圧VO1 が第１キャパシタC1を構成する第１NMOSトランジスタNMC1のしきい電圧Vth1より低いとき、傾斜が大きくなって、上記第１インバータINV1の出力端の等価的キャパシタンスが低減されたことを示している。」（３頁３〜４欄）
　
　　上記引用例２の記載及び関連する図面並びにこの分野における技術常識を考慮すると、
　上記ロ．【００１２】、図１にあるように、引用例２記載の「遅延回路」は、「直列連結された複数個のインバータINV1-INVn」と、それらインバータの出力端に連結された複数の「キャパシタNMC1〜NMCn-1」とを備えて構成されており、
　これらのキャパシタは「NMOSトランジスタNMC1-NMCn-1 により構成されたキャパシタC1-Cn-1」であるから『ＭＯＳキャパシタ』である。
　また、上記【００１５】、図３にあるように、該『ＭＯＳキャパシタ』の「キャパシタンス」（容量値）は「しきい電圧Vth 以上の電圧がゲートに印加するとき」に変化するものであり、
　上記【００１７】、図４にあるように、該『ＭＯＳキャパシタ』の１つである「第１NMOSトランジスタNMC1」に印加される「第１インバータINV1の出力電圧VO1」は「第１NMOSトランジスタNMC1のしきい電圧Vth1」を跨いで変化（遷移）するものである。
　したがって、上記引用例２には以下の発明（以下、「引用発明２」という。）が開示されている。
　
（引用発明２）
「直列連結された複数個のインバータと、それらインバータの出力端に連結された複数のＭＯＳキャパシタとを備えて構成され、
　該ＭＯＳキャパシタに印加されるインバータの出力電圧はＭＯＳキャパシタを構成するＭＯＳトランジスタのしきい電圧を跨いで遷移する遅延回路」
　
　
３．対比・判断
　本願発明と引用発明１とを対比すると、
　引用発明１の「入力信号（アドレス信号）ｖiの反転信号Ａ」、「信号Ａ」は、例えば引用例１第３図にもあるように２つのレベルを有する信号であるから、本願発明の「ロウレベル及びハイレベルの論理レベルを有する論理信号」、「論理信号」にあたり、
　「この信号Ａを遅延回路Ｎdを含むゲート回路を通す」のであるから、引用発明１の「遅延回路Ｎd」は本願発明の「論理信号を遅延させる遅延回路」に相当し、
　「得られる逆相の遅延信号／Ａ’」は、本願発明の「前記遅延回路の出力信号」にあたる。
　
　また、引用発明１の「ＮＯＲ論理」は２入力１出力の「論理ゲート」の一種であるのは技術常識であり、上記認定によれば本願発明の「前記論理信号と前記遅延回路の出力信号とが入力された論理ゲート」である。
　
　また、引用発明１の「遅延回路Ｎd」において、「複数のインバータ（Id）を縦続接続」した構成は、本願発明の「１または２以上のインバータからなるインバータチェーン」にあたる。
　
　また、引用発明１の「前記ＮＯＲ論理は、前記信号Ａと、この信号Ａを遅延回路Ｎdを含むゲート回路を通すことによって得られる逆相の遅延信号／Ａ’とに応答してパルスφAを発生する」との構成において、
　例えば引用例１の第３図にあるように、ハイレベルから遷移してロウレベルとなる「信号Ａ」のロウレベルを「特定の論理レベルを有する論理信号」とすれば、「この信号Ａを遅延回路Ｎdを含むゲート回路を通すことによって得られる逆相の遅延信号／Ａ’」は、「該論理信号に応答して前記遅延回路から出力される信号」であり、
　引用発明１の「パルスφA」は、「ＮＯＲ論理」（論理ゲート）に対するこれら２つの入力に応答して出力される「出力信号」にあたり、「パルス信号」である。
　
　したがって、本願発明と引用発明１とは、以下の点で一致し、また相違する。
　
（一致点）
　「ロウレベル及びハイレベルの論理レベルを有する論理信号を遅延させる遅延回路と、前記論理信号と前記遅延回路の出力信号とが入力された論理ゲートとを備えたパルス発生回路であって、
　前記遅延回路は、
　１または２以上のインバータからなるインバータチェーン備えて構成され、
　前記論理ゲートは、前記特定の論理レベルを有する論理信号と、該論理信号に応答して前記遅延回路から出力される信号とに応答して出力される出力信号を、パルス信号として出力する回路。」
　
（相違点）
（１）「遅延回路」に関し、
　本願発明は「前記インバータの出力部に接続され、特定の論理レベルを有する論理信号が入力された場合に前記インバータの出力部に現れる信号の遷移領域においてオフ状態からオン状態になるＭＯＳキャパシタ」とを備えて構成されるのに対し、引用発明１の「遅延回路」には「ＭＯＳキャパシタ」はない点。
（２）「論理ゲート」の出力する「パルス信号」に関し、本願発明は「前記遅延回路の遅延時間に相当するパルス幅を有するパルス信号」であるのに対し、引用発明の「パルスφA」の「パルス幅」は不明である点。
（３）「論理ゲート」の遅延時間に関し、本願発明は「前記論理信号または前記遅延回路の出力信号の論理レベルが変化してから前記論理ゲートの出力信号の論理レベルが変化するまでの遅延時間は、前記ＭＯＳキャパシタと同様の容量成分には依存しない」のに対し、引用発明の「ＮＯＲ論理」の遅延時間は不明である点。
　
　
　まず、上記相違点（１）の「遅延回路」の「ＭＯＳキャパシタ」について検討すると、「２．引用発明」の２．２において、引用発明２として認定したように、
　「直列連結された複数個のインバータと、それらインバータの出力端に連結された複数のＭＯＳキャパシタとを備えて構成され、
　該ＭＯＳキャパシタに印加されるインバータの出力電圧はＭＯＳキャパシタを構成するＭＯＳトランジスタのしきい電圧を跨いで遷移する遅延回路」は公知のものである。
　このような「ＭＯＳキャパシタ」を備える「遅延回路」である引用発明２を、引用発明１の「パルス発生回路」を構成する「遅延回路」に適用するに何ら阻害要因はなく、
　「それらインバータの出力端に連結」された「ＭＯＳキャパシタ」であるから、「前記インバータの出力部に接続」された「ＭＯＳキャパシタ」であり、
　「直列連結された複数個のインバータ」（インバータチェーン）の各インバータ出力部に接続されているから当然に、「特定の論理レベルを有する論理信号が入力された場合に前記インバータの出力部に現れる信号」が該「ＭＯＳキャパシタ」に加わるものである。
　そして、このような「インバータの出力部に現れる信号」に対する引用発明２の「ＭＯＳキャパシタ」の動作を検討すれば、
　引用発明２は「該ＭＯＳキャパシタに印加されるインバータの出力電圧はＭＯＳキャパシタを構成するＭＯＳトランジスタのしきい電圧を跨いで遷移する」ものであり、
　「ＭＯＳトランジスタのしきい電圧」とは、ＭＯＳトランジスタのオン状態とオフ状態が切り替わる電圧であるという技術常識を考慮すれば、引用発明２においても「信号の遷移領域においてオフ状態からオン状態になるＭＯＳキャパシタ」ということができる。
　従って、「遅延回路」が「前記インバータの出力部に接続され、特定の論理レベルを有する論理信号が入力された場合に前記インバータの出力部に現れる信号の遷移領域においてオフ状態からオン状態になるＭＯＳキャパシタ」を備えて構成されるとする本相違点（１）は、引用発明２を引用発明１に適用することによって、当業者であれば容易になし得たものであって格別のことではない。
　
　ついで、相違点（２）の「論理ゲート」の出力する「パルス信号」の「パルス幅」について検討する。
　引用発明１の「パルスφA」（パルス信号）の波形は引用例１の第３図にもあるが、
　「ＮＯＲ論理」（論理ゲート）の２つの入力の一方である「信号Ａ」（論理信号）がハイレベルからロウレベルに変化した場合に、他方の入力である「逆相の遅延信号／Ａ’」（遅延回路から出力される信号）は、逆相であるから「遅延回路Ｎd」の遅延時間をもってロウレベルからハイレベルに立ち上がることとなるものであって、
　２つの入力が共にロウレベルの時のみ、ハイレベルを出力するという「ＮＯＲ論理」（論理ゲート）動作の技術常識に照らせば、出力信号である引用発明１の「パルスφA」がハイレベルとなるパルス幅は、「信号Ａと／Ａ’が同時にロウレベルである期間」、すなわち『遅延回路の遅延時間に相当するパルス幅』である。
　したがって、引用発明１は実質的に「前記遅延回路の遅延時間に相当するパルス幅を有するパルス信号」を出力するものであって、相違点（２）も格別のことではない。
　
　最後に、相違点（３）の「論理ゲート」の遅延時間について検討する。
　一般に、引用発明１の「ＮＯＲ論理」のような「論理ゲート」を実現する回路には種々のもの知られているが、どの様な回路であっても物理的な信号伝搬速度の制約により、その入力信号のレベル変化が出力信号に及ぶまでにはいくらかの遅延時間を要することは技術常識であって、
　引用発明１の「ＮＯＲ論理」と本願発明の「論理ゲート」の入出力信号の対応関係を考慮すれば、引用発明１の「ＮＯＲ論理」も、「前記論理信号または前記遅延回路の出力信号の論理レベルが変化してから前記論理ゲートの出力信号の論理レベルが変化するまでの遅延時間」を有するのは当然のことである。
　そして「論理ゲート」は通常なるべく遅滞なく出力を得ることが望ましいから、引用発明２の遅延回路のように所定の遅延時間をもたせる、あるいは一時的な記憶などを目的とする回路でない限り、わざわざ「ＭＯＳキャパシタ」のような「容量成分」を設けたりはしないものである。
　実際、原審の拒絶理由通知においても言及のある引用例、特開平１０−１１１６７４号公報には、「論理ゲート」の具体例として本願図１１の「否定的論理積ゲートＧ１１」とおなじ「ＮＡＮＤゲート」（図３）、引用例１の「ＮＯＲ論理」とおなじ「ＮＯＲゲート」（図４）の回路図があるが、いずれの「論理ゲート」にもゲートと短絡されたドレイン・ソースを１対の端子とする本願発明における「ＭＯＳキャパシタ」のような「容量成分」は設けられていない。
（同様な周知例として更に必要とあれば、例えば特開昭５９−２３９２４号公報（第１図、第２図）、特開平４−３５４４１９号公報（図５，７）、特開平６−１８６２９号公報（図２）、等を参照されたい。）
　そして、「ＭＯＳキャパシタ」のような「容量成分」が設けられていなければ、その「論理ゲート」の遅延時間は「ＭＯＳキャパシタと同様の容量成分には依存しない」のは当然のことである。
　したがって、「前記論理信号または前記遅延回路の出力信号の論理レベルが変化してから前記論理ゲートの出力信号の論理レベルが変化するまでの遅延時間は、前記ＭＯＳキャパシタと同様の容量成分には依存しない」とした相違点（３）も格別のことではない。
　
　なお、請求人は審判請求書において、引用例と本願発明の相違点として、パルス幅とタイミング遅延の電源電圧依存性の差異を主張するが、そのような相違点を生ずるに足る構成は本願発明になく、本願発明の構成に基づかない主張である。したがって、請求人の主張は採用できないものである。
　
　そして、本願発明の効果も引用発明１、２及び周知技術から当業者が予測し得る範囲のものである。
　
　
４．むすび
　以上のとおり、本願発明は、引用発明１、２及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。