(57)【要約】高速、高精度のパラレル／シリアル変換であって、ＰＬＬ回路５０は、クロックＣＬＫを入力してロックし、装置各部に供給し、ＰＬＬ回路５０によって１６ｔａｐリング発振器６０を制御し基準クロックに周波数ロックしたクロックの位相をシフトすることにより、１６ｔａｐの差動出力によって基準クロックに対してクロック幅の１／３２ずつ位相がずれた３２種類の位相シフトパルスＣＫ０〜ＣＫ３１を生成し、これをＰ／Ｓ変換回路７０に供給し、Ｐ／Ｓ変換回路７０では、このような１／３２ずつ位相がずれた３２種類の位相シフトパルスに基づいて、３２分の１のパルス幅を有する微小幅パルスを作成する。そして、この微小幅パルスを用いてＲＡＭ部３０およびデコーダ部４０から出力されるパラレル信号をシリアル信号に変換する。
2003028221.tif 000002
【特許請求の範囲】
【請求項１】
パラレル信号入力をシリアルパルス信号に変換して出力するパラレル／シリアル変換回路であって、
基準クロックパルスの位相を、そのパルス幅の１／ｎ幅ずつシフトする位相シフト手段と、
上記位相シフト手段によってシフトした各位相シフトパルスのうちの２つの位相シフトパルスを入力し、両者の位相差から微小幅パルスを生成する微小幅パルス生成手段と、
上記微小幅パルス生成手段によって生成された微小幅パルスを上記パラレル信号入力に対応してシリアルに加算し、シリアルパルス信号を出力するシリアル信号生成手段と、
を有するパラレル／シリアル変換回路。
【請求項２】
上記微小幅パルス生成手段は、上記位相シフト手段によってシフトした各位相シフトパルスのうちの隣接する２つの位相シフトパルスから上記微小幅パルスを生成する
請求項１記載のパラレル／シリアル変換回路。
【請求項３】
上記位相シフト手段によってシフトした各位相シフトパルスのうちの２つの隣接する位相シフトパルスを入力し、それぞれ異なるレベルにレベル変換する変換手段と、
上記微小幅パルス生成手段は、上記レベル変換手段でレベル変換された２つの位相シフトパルスから上記微小幅パルスを生成する
請求項１記載のパラレル／シリアル変換回路。
【請求項４】
上記位相シフト手段は複数のセルをリング状に接続したリング発振器を含む
請求項１記載のパラレル／シリアル変換回路。
【請求項５】
上記位相シフト手段は複数のディレイセルをリング状に接続したリング発振器を含み、
上記複数のディレイセルは、リング接続すると奇数段と偶数段となる各ディレイセルをそれぞれ対向させ、かつ、互いに接続する配線が略均等となるようにレイアウトされている
請求項１記載のパラレル／シリアル変換回路。
【請求項６】
光媒体に所定のデータ光を照射するための光源の光出力を制御する光出力制御回路であって、
上記シリアルパルス信号に応じて上記光源を駆動する光源駆動部と、
上記光源が出射すべきデータ光に対応する波形データに基づくパラレル信号を入力し、上記パラレル信号をシリアルパルス信号に変換して上記光源駆動部に出力するパラレル／シリアル変換回路を有し、
上記パラレル／シリアル変換回路は、
基準クロックパルスの位相を、そのパルス幅の１／ｎ幅ずつシフトする位相シフト手段と、
上記位相シフト手段によってシフトした各位相シフトパルスのうちの２つの位相シフトパルスを入力し、両者の位相差から微小幅パルスを生成する微小幅パルス生成手段と、
上記微小幅パルス生成手段によって生成された微小幅パルスを上記パラレル信号入力に対応してシリアルに加算し、シリアルパルス信号を出力するシリアル信号生成手段と
を有する
光出力制御回路。
【請求項７】
上記光源が出射すべきデータに対応する波形データを格納する波形データメモリと、
上記光源が出射すべきデータを入力し、入力データに対応する波形データメモリのアドレスを判定して上記波形データメモリにアクセスするアクセス手段と、
上記アクセス手段によって波形データメモリから読み出された波形データをデコードし、個々のパルス波形データを示すパラレル信号をパラレル／シリアル変換回路に出力するデコード手段と
をさらに有する請求項６記載の光出力制御回路。
【請求項８】
上記微小幅パルス生成手段は、上記位相シフト手段によってシフトした各位相シフトパルスのうちの隣接する２つの位相シフトパルスから上記微小幅パルスを生成する
請求項６記載の光出力制御回路。
【請求項９】
上記位相シフト手段によってシフトした各位相シフトパルスのうちの２つの隣接する位相シフトパルスを入力し、それぞれ異なるレベルにレベル変換する変換手段と、
上記微小幅パルス生成手段は、上記レベル変換手段でレベル変換された２つの位相シフトパルスから上記微小幅パルスを生成する
請求項６記載の光出力制御回路。
【請求項１０】
上記位相シフト手段は複数のセルをリング状に接続したリング発振器を含む
請求項６記載の光出力制御回路。
【請求項１１】
上記位相シフト手段は複数のディレイセルをリング状に接続したリング発振器を含み、
上記複数のディレイセルは、リング接続すると奇数段と偶数段となる各ディレイセルをそれぞれ対向させ、かつ、互いに接続する配線が略均等となるようにレイアウトされている
請求項６記載のパラレル／シリアル変換回路。
【請求項１２】
光記録媒体に記録するマーク長を示す記録データに基づいて上記光記録媒体にデータの書き込みを行う光源駆動部に光源駆動信号を出力する光記録装置にであって、
光記録媒体に記録するマーク長に対応して波形データメモリから読み出された波形データに基づくパラレル信号を入力し、上記パラレル信号をシリアルパルス信号に変換して上記光源駆動部に出力するパラレル／シリアル変換回路を有し、
上記パラレル／シリアル変換回路は、
基準クロックパルスの位相を、そのパルス幅の１／ｎ幅ずつシフトする位相シフト手段と、
上記位相シフト手段によってシフトした各位相シフトパルスのうちの２つの位相シフトパルスを入力し、両者の位相差から微小幅パルスを生成する微小幅パルス生成手段と、
上記微小幅パルス生成手段によって生成された微小幅パルスを上記パラレル信号入力に対応してシリアルに加算し、シリアルパルス信号を出力するシリアル信号生成手段と
を有する
光記録装置。
【請求項１３】
上記光源が出射すべきデータに対応する波形データを格納する波形データメモリと、
上記光源が出射すべきデータを入力し、入力データに対応する波形データメモリのアドレスを判定して上記波形データメモリにアクセスするアクセス手段と、
上記アクセス手段によって波形データメモリから読み出された波形データをデコードし、個々のパルス波形データを示すパラレル信号をパラレル／シリアル変換回路に出力するデコード手段と
をさらに有する請求項１２記載の光記録装置。
【請求項１４】
上記微小幅パルス生成手段は、上記位相シフト手段によってシフトした各位相シフトパルスのうちの隣接する２つの位相シフトパルスから上記微小幅パルスを生成する
請求項１２記載の光記録装置。
【請求項１５】
上記位相シフト手段によってシフトした各位相シフトパルスのうちの２つの隣接する位相シフトパルスを入力し、それぞれ異なるレベルにレベル変換する変換手段と、
上記微小幅パルス生成手段は、上記レベル変換手段でレベル変換された２つの位相シフトパルスから上記微小幅パルスを生成する
請求項１２記載の光記録装置。
【発明の詳細な説明】
技術分野
本発明は、パラレル信号入力をシリアルパルス信号に変換して出力するパラレル／シリアル変換回路、相変化型光ディスク等のような書き換え可能型光記録媒体等に各種の情報を照射するための光源の光出力を制御する光出力制御回路、および光記録装置に関する。
背景技術
近年、各種電子機器の高速化が進んでいる。たとえば光ディスクに情報を書き込む光記録装置においても、記録データをパラレル信号からシリアル信号に変換してレーザドライバに出力するためのパラレル／シリアル変換回路（以下、Ｐ／Ｓ回路という）についても変換動作の高速化が要求されている。
しかしながら、Ｐ／Ｓ回路における変換動作の高速化を図る場合、パラレル／シリアル変換後のシリアル信号が超高速となるため、このシリアル信号を出力するための超高速なクロックが必要となり、このクロックの高速度化が技術面およびコスト面の障害となってしまう。
発明の開示
本発明の第１の目的は、超高速クロックを用いることなく低コストで高速化および高精度化を実現できるパラレル／シリアル変換回路を提供することにある。
また、本発明の第２の目的は、このパラレル／シリアル変換回路を用いてシリアルな出力パルス信号の波形制御を高速、高精度に最適化することができる光出力制御回路および光記録装置を提供することにある。
上記目的を達成するため、本発明の第１の観点は、パラレル信号入力をシリアルパルス信号に変換して出力するパラレル／シリアル変換回路であって、基準クロックパルスの位相を、そのパルス幅の１／ｎ幅ずつシフトする位相シフト手段と、上記位相シフト手段によってシフトした各位相シフトパルスのうちの２つの位相シフトパルスを入力し、両者の位相差から微小幅パルスを生成する微小幅パルス生成手段と、上記微小幅パルス生成手段によって生成された微小幅パルスを上記パラレル信号入力に対応してシリアルに加算し、シリアルパルス信号を出力するシリアル信号生成手段とを有する。
本発明の第２の観点は、光媒体に所定のデータ光を照射するための光源の光出力を制御する光出力制御回路であって、上記シリアルパルス信号に応じて上記光源を駆動する光源駆動部と、上記光源が出射すべきデータ光に対応する波形データに基づくパラレル信号を入力し、上記パラレル信号をシリアルパルス信号に変換して上記光源駆動部に出力するパラレル／シリアル変換回路を有し、上記パラレル／シリアル変換回路は、基準クロックパルスの位相を、そのパルス幅の１／ｎ幅ずつシフトする位相シフト手段と、上記位相シフト手段によってシフトした各位相シフトパルスのうちの２つの位相シフトパルスを入力し、両者の位相差から微小幅パルスを生成する微小幅パルス生成手段と、上記微小幅パルス生成手段によって生成された微小幅パルスを上記パラレル信号入力に対応してシリアルに加算し、シリアルパルス信号を出力するシリアル信号生成手段とを有する。
好適は、上記光源が出射すべきデータに対応する波形データを格納する波形データメモリと、上記光源が出射すべきデータを入力し、入力データに対応する波形データメモリのアドレスを判定して上記波形データメモリにアクセスするアクセス手段と、上記アクセス手段によって波形データメモリから読み出された波形データをデコードし、個々のパルス波形データを示すパラレル信号をパラレル／シリアル変換回路に出力するデコード手段とをさらに有する。
また、好適には、上記微小幅パルス生成手段は、上記位相シフト手段によってシフトした各位相シフトパルスのうちの隣接する２つの位相シフトパルスから上記微小幅パルスを生成する。
また、上記位相シフト手段によってシフトした各位相シフトパルスのうちの２つの隣接する位相シフトパルスを入力し、それぞれ異なるレベルにレベル変換する変換手段と、上記微小幅パルス生成手段は、上記レベル変換手段でレベル変換された２つの位相シフトパルスから上記微小幅パルスを生成する。
また、本発明では、上記位相シフト手段は複数のセルをリング状に接続したリング発振器を含む。
好適には、上記位相シフト手段は複数のディレイセルをリング状に接続したリング発振器を含み、上記複数のディレイセルは、リング接続すると奇数段と偶数段となる各ディレイセルをそれぞれ対向させ、かつ、互いに接続する配線が略均等となるようにレイアウトされている。
本発明の第３の観点は、光記録媒体に記録するマーク長を示す記録データに基づいて上記光記録媒体にデータの書き込みを行う光源駆動部に光源駆動信号を出力する光記録装置にであって、光記録媒体に記録するマーク長に対応して波形データメモリから読み出された波形データに基づくパラレル信号を入力し、上記パラレル信号をシリアルパルス信号に変換して上記光源駆動部に出力するパラレル／シリアル変換回路を有し、上記パラレル／シリアル変換回路は、基準クロックパルスの位相を、そのパルス幅の１／ｎ幅ずつシフトする位相シフト手段と、上記位相シフト手段によってシフトした各位相シフトパルスのうちの２つの位相シフトパルスを入力し、両者の位相差から微小幅パルスを生成する微小幅パルス生成手段と、上記微小幅パルス生成手段によって生成された微小幅パルスを上記パラレル信号入力に対応してシリアルに加算し、シリアルパルス信号を出力するシリアル信号生成手段とを有する。
本発明のパラレル／シリアル変換回路によれば、基準クロックパルスの位相を、そのパルス幅の１／ｎ幅ずつシフトし、各位相シフトパルスのうちの２つの位相シフトパルスの位相差から微小幅パルスを生成し、この微小幅パルスをパラレル信号入力に対応してシリアルに加算し、シリアルパルス信号を出力することから、超高速クロックを用いることなく低コストでＰ／Ｓ変換の高速化および高精度化を実現できる。
また、本発明によれば、光記録媒体に記録するマーク長に対応して波形データメモリから読み出された波形データに基づくパラレル信号を入力し、このパラレル信号をパラレル／シリアル変換回路でシリアル信号に変換して光源駆動部に出力する場合に、基準クロックパルスの位相を、そのパルス幅の１／ｎ幅ずつシフトし、各位相シフトパルスのうちの２つの位相シフトパルスの位相差から微小幅パルスを生成し、この微小幅パルスをパラレル信号入力に対応してシリアルに加算し、シリアルパルス信号を出力することから、超高速クロックを用いることなく低コストでＰ／Ｓ変換の高速化および高精度化を実現でき、光源駆動部に出力するパルス信号の波形制御を高速、高精度に最適化することができる。
発明を実施するための最良の形態
以下、本発明の実施の形態について図面を参照して詳細に説明する。
図１は、本発明に係る光出力制御回路の一実施形態を示すブロック図である。
本光出力制御回路１、図１に示すように、モードレジスタ部（ＭＲＥＧ）１０、アドレスエンコーダ部（ＡＥＮＣ）２０、ＲＡＭ部（波形データメモリ）３０、デコーダ部（ＤＥＣ）４０と、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路５０、位相シフト手段としての１６ｔａｐリング発振器（ＯＳＣ）６０、パラレル／シリアル（Ｐ／Ｓ）変換回路７０、出力回路（ＯＵＴＣ）８０、光源駆動部（ＬＤＤＲＶ）９０、およびレーザ光源（ＬＤ）１００を有している。
これらの構成要素のうち、モードレジスタ部１０、アドレスエンコーダ部２０と、ＲＡＭ部３０と、デコーダ部４０と、ＰＬＬ回路５０、１６ｔａｐリング発振器６０、Ｐ／Ｓ変換回路７０、および出力回路８０によりパルス信号生成回路が構成されている。
また、図１の回路においては、ＰＬＬ回路５０、１６ｔａｐリング発振器６０、Ｐ／Ｓ変換回路７０、および出力回路８０は、上述した高速駆動のための５ＧＨｚ動作を実現する超高速バイポーラトランジスタ回路部Ａとなっており、その他の部分はＣＭＯＳ等によるＭＯＳ系回路部となっている。そして、超高速バイポーラトランジスタ回路部Ａにより本発明に係るパラレル／シリアル変換回路が構成されている。
なお、本光出力制御回路１は、たとえば近年実用が拡大している書き込み可能な光ディスク方式として相変化型光ディスク装置等に適用される。
この相変化型光ディスクでは、レーザーパワーを制御する書き込みパルスのパルス波形を最適化する必要があり、このような書き込みパルスの変形制御をライトストラテジと呼んでいる。
そこで、本実施の形態では、特に記録マーク長に応じて３つのレベルで、それぞれ微妙な幅を有するパルス列よりなる光駆動信号に変換するライトストラテジに適した回路を例に説明する。
まず、回路の各構成要素の構成および機能の説明に先立って、光源駆動部９０によるレーザ光源１００の光駆動信号について説明する。
図２（Ａ）〜（Ｃ）は、この光駆動部９０で用いる基準クロックと光駆動用のパルス信号とを説明するための図である。図２（Ａ）は基準クロック（チャネルクロック）ＲＣＬＫ（ＣＣＬＫ）を、図２（Ｂ）は記録マークＲＭＫを、図２（Ｃ）はレーザ光源（ＬＤ）１００の駆動電流Ｉｏｐをそれぞれ示している。
まず、本例では、光変調方式として１−７変調を用い、マーク長として２Ｔ〜８Ｔ、スペース長として２Ｔ〜８Ｔを用いる。ここで、Ｔはチャネルクロックの周期である。
ここで、図２（Ａ）に示す基準クロック（チャネルクロック）ＲＣＬＫ（ＣＣＬＫ）を、たとえば６６ＭＨｚとして仮定すると、１Ｔが１５ｎｓｅｃになる。
１つのマークを記録する場合には、各マーク長毎に設定される個数と波形の書き込みパルスを出力し、この書き込みパルスによってレーザ光源１００を駆動し、その熱量を制御する。
また、本例で用いるレーザ光源１００のレーザパワーは３値である。すなわち、光ディスク媒体のスペース部分に当たる消去（Ｅｒａｓｅ）レベルと、記録層を溶融させてアロモルファスのマーク部を作るためのクール（Ｃｏｏｌ）レベルと、ピーク（Ｐｅａｋ）レベルの３通りである。
それぞれの駆動電流Ｉｏｐは、ピーク（Ｐｅａｋ）レベルが最大２００ｍＡ、クール（Ｃｏｏｌ）レベルが約４０ｍＡであり、このクール（Ｃｏｏｌ）からピーク（Ｐｅａｋ）までを１ｎｓｅｃの立ち上がり期間／立ち下がり期間（Ｔｒ／Ｔｆ）で駆動する。
また、このような３値のレーザパワーのそれぞれについて、実際に記録を行うとする光源駆動部９０においてもフィードバック制御するＡＰＣ（Ａｕｔｏ  Ｐｏｗｅｒ  Ｃｏｎｔｒｏｌ）回路を有している。
このようなレーザ光源１００の駆動を行うための駆動電流１０ｐ、すなわち書き込みパルスは、たとえば図２（Ｃ）に示すような波形となる。
すなわち、５Ｔのマークを記録する動作は、基準クロックＲＣＬＫの５Ｔに対応する５つのパルスとその前後の１つのパルスとの合計７つのパルスのタイミングを用いて制御され、消去（Ｅｒａｓｅ）レベルの後、クール（Ｃｏｏｌ）レベルとピーク（Ｐｅａｋ）レベルとを繰り返す４つの書き込みパルスが出力され、次いでクール（Ｃｏｏｌ）レベルから消去（Ｅｒａｓｅ）レベルに戻るような波形となる。
また、２Ｔのマークを記録する動作は、基準クロックＲＣＬＫの２Ｔに対応する２つのパルスとその前後の１つのパルスとの合計４つのパルスのタイミングを用いて制御され、消去（Ｅｒａｓｅ）レベルの後、クール（Ｃｏｏｌ）レベルとピーク（Ｐｅａｋ）レベルとを繰り返す１つの書き込みパルスが出力され、次いでクール（Ｃｏｏｌ）レベルから消去（Ｅｒａｓｅ）レベルに戻るような波形となる。
そして、本実施形態の光出力制御回路１は、上述のような光源駆動信号をパルス波形を最適化（ライトストラテジ）した状態で生成するものであり、上述のような光源駆動信号を得るための波形データを設定し、この波形データによって立ち上がりエッジと立ち下がりエッジが独立して制御されるパルス信号を生成して後段の光源駆動部９０に供給する。
なお、本例の回路で目標とする精度は、たとえばパルスエッジタイミングで５００ｐｓｅｃ〜２００ｐｓｅｃ程度とする。
そこで、この要求を満足するため、集積回路（ＩＣ）としては、２００ｐＳ分解能に当たる１／３２Ｔ精度を４系統、１／４Ｔ精度を４系統、計８系統の出力を設ける。そして、８系統のそれぞれについて５０種類の独立したパラメータを格納するために十分な容量のＲＡＭ部３０を用い、また、高速駆動のためにバイポーラトランジスタ回路部Ａを用いた回路構成となっている。
以下、図１の各構成要素の構成および機能について図面に関連付けて順を追って説明する。
レジスタ部１０は、シリアルインタフェースを介して外部からＲＡＭ部３０等に設定データを登録するためのレジスタ群であり、通常動作とは別の設定モード時に利用されるものである。
特に本例では、ＲＡＭ部３０に後述のような波形データを格納する必要があり、レジスタ部１０からＲＡＭ部３０にライトクロックＷＣＬＫとライトアドレスＷＡｄｒを用いて波形データを書き込むようになっている。
レジスタ部１０は、たとえばモード設定を行うための８つのモードレジスタ（ＭＲＥＧ０〜ＭＲＥＧ７）を有している。各モードレジスタＭＲＥＧ０〜ＭＲＥＧ７は、たとえば図３に示すような機能を有している。
モードレジスタＭＲＥＧ０は、ＲＡＭのサブアドレスを示すページアドレスデータを設定するレジスタである。モードレジスタＭＲＥＧ１は、図示しない各出力ポートの各チャンネルのパワーセーブコントロールを行うためのデータを設定する設定するレジスタである。モードレジスタＭＲＥＧ２は、チップのパワーセーブを行うためのデータをレジスタレジスタである。モードレジスタＭＲＥＧ３はＰＰＬ回路５０のロックレンジ設定、動作モードおよび入力チャンネル数の選択を行うためのデータを設定するレジスタである。モードレジスタＭＲＥＧ４は、テストモードの選択とストラテジモードの選択、出力のパワーモードの選択を行うためのデータを設定するレジスタである。モードレジスタＭＲＥＧ５はモニタ出力のオン・オフを行うためのデータを設定するレジスタである。モードレジスタＭＲＥＧ６は、ライトゲート（ＷＧ）のコントロール、ＷＧタイマーの設定を行うためのデータを設定するレジスタである。モードレジスタＭＲＥＧ７は、ＰＬＬ動作周波数を引き下げ低い周波数で動作させるモードの設定を行うためのデータを設定するレジスタである。
また、モードレジスタＭＲＥＧ０〜ＭＲＥＧ７のアドレスは、図３に示すように、００ｈ〜０７ｈ（ｈは１６進を示す）に割り当てられている。
これらのモードレジスタＭＲＥＧ０〜ＭＲＥＧ７に設定するためのデータは、シリアルインタフェースを介してモードレジスタ部１０に供給される。
シリアルインタフェースは、たとえば図４（Ａ）〜（Ｃ）に示すように、チップセレクトＸＣＳ、シリアルクロックＳＣＬＫ、シリアルデータＳＤＩの３つの信号を含む。
モードレジスタ部１０は、シリアルデータＳＤＩを、図４（Ａ）〜（Ｃ）に示すように、最下位ビット（ＬＳＢ）からシリアルクロックＳＣＬＫの立ち上がりエッジで取り込み、チップセレクトＸＣＳの立ち上がりで所定のモードレジスタＭＲＥＧにセットする。
また、図４（Ｃ）に示すように、シリアルデータＳＤＩにおいて、アドレスビットはＡ０〜Ａ５で、ビットＡ６はレジスタ／ＲＡＭの選択ビット、ビットＡ７は書き込み（ＷＲ）／読み出し（ＲＤ）の選択ビットとなっている。
たとえばビットＡ７を「Ｈ（ハイレベル）」に設定し、ビットＡ６を「Ｈ」に設定することでレジスタに、ビットＡ６を「Ｌ（ローレベル）」に設定することでＲＡＭに書き込むことができる。
なお、ＲＡＭのデータを読み出す時と、ＲＡＭにデータを書き込む時は、あらかじめモードレジスタＭＲＥＧ０にページアドレスを書き込んでおく必要がある。
アドレスエンコーダ部２０は、通常の記録動作時において、記録データ（ＮＲＺＩ）、たとえば図５（Ａ）〜（Ｈ）に示すようなパラレルデータ信号ＤＴ０〜ＤＴ５を入力し、クロック信号ＤＣＬＫの立ち上がりエッジタイミングでシリアルデータに変換し、変換された記録データ（２Ｔ〜≧８Ｔまたは２Ｔ〜≧４Ｔ）を判別し、記録データによって示されるマーク長やスペース長に対応したパルスパターンの書き込んであるＲＡＭ部３０の読み出しアドレスＲＡｄｒを生成して、読み出しクロックＲＣＬＫと共にＲＡＭ部３０に出力し、ＲＡＭ部３０に波形データの読み出し動作を実行させる。
波形データメモリとしてのＲＡＭ部３０は、光源駆動信号のマーク長に対応する個数のパルス波形データによって構成される波形データを格納し、アドレスエンコーダ部２０から受け取った読み出しアドレスに基づいて記憶領域を検索し、該当する波形データをデコーダ部４０に出力する。
ＲＡＭの使い方としては、２Ｔ〜≧８Ｔのマーク長のパルスパターンを設定できる第１ストラテジモードと、２Ｔ〜≧４Ｔのマーク長までのパルスパターンを設定できる第２ストラテジモードの２種類がある。ストラテジモードの切り替えはモードレジスタＭＲＥＧ４により設定される。
図６は、第１ストラテジモード時のＲＡＭデータの配列を示す図であり、図７は、第２ストラテジモード時のＲＡＭデータの配列を示す図である。
第１ストラテジモードでは、２Ｔ〜≧８Ｔのマーク長に対して任意の波形データを出力することができる。図６に示すように、各チャンネルＣＨ１〜ＣＨ４毎に、２Ｔ〜≧８Ｔに対応する波形データが書き込まれている。
また、第２ストラテジモードでは、２Ｔ〜≧４Ｔのマーク長に対して任意の波形データを出力することができる。図７に示すように、設定できるパルスパターンが半分になるが、各チャンネルＣＨ１〜ＣＨ４毎に、２通りのパルスパターンを書き込むことができ、あらかじめＲＡＭにデータを書き込んでおくことにより通信時間を節約することが可能である。
また、図６および図７に示すように、ページアドレスデータＰＡＤは、モードレジスタ部１０のモードレジスタＭＲＥＧ０の下位３ビットで指定される。
図８（Ａ）〜（Ｈ）は、第１ストラテジモードのデータ構成例を示す図であり、図９（Ａ）〜（Ｈ）は、第２ストラテジモードのデータ構成例を示す図である。
図８および図９の（Ａ）〜（Ｇ）において、ＬＡ１は「リーディングエリア１（Ｌｅａｄｉｎｇ  Ａｒｅａ１）」、ＬＡ２は「リーディングエリア１（Ｌｅａｄｉｎｇ  Ａｒｅａ２）」、ＰｏＬＡは「ポストリーディングエリア（Ｐｏｓｔ  Ｌｅａｄｉｎｇ  Ａｒｅａ）」、ＣＡは「セントラルエリア（Ｃｅｎｔｒａｌ  Ａｒｅａ）、ＰｒＴＡは「プリトレーリングエリア（Ｐｒｅ  Ｔｒａｉｌｉｎｇ  Ａｒｅａ）」、ＴＡ１は「トレーリングエリア（Ｔｒａｉｌｉｎｇ  Ａｒｅａ１）」、およびＴＡ２は「トレーリングエリア（Ｔｒａｉｌｉｎｇ  Ａｒｅａ２）」をそれぞれ示している。
本例の波形データは、２Ｔから８Ｔまでのマーク長に対して２個から８個のパルス波形データを割り当て、また、その前後に１つずつのパルス波形データを割り当てることにより、各マーク長毎の波形データを構成する。つまり、たとえばマーク長が２Ｔであれば４つのパルス波形データ、５Ｔであれば７つのパルス波形データで波形データを構成している。
図８および図９の（Ａ）〜（Ｇ）において、波形が“Ｈ”になった部分がマーク長に対するパルス波形データを示している。
そして、マーク長に対するパルス波形データと、その前後のパルス波形データに対して付されている記号が各パルス波形データに対して設定される個々の設定データを示している。
たとえば、２Ｔのマーク長を構成する２つのパルス波形データには順に「２Ｔ  ＬＡ２」「２Ｔ  ＴＡ１」という記号が付され、その前後のパルス波形データには順に「２Ｔ  ＬＡ１」「２Ｔ  ＴＡ２」という記号が付されている。
また、３Ｔのマーク長を構成する３つのパルス波形データには順に「３Ｔ  ＬＡ２」「３Ｔ  ＰｏＬＡ」「３Ｔ  ＴＡ１」という記号が付され、その前後のパルス波形データには順に「３Ｔ  ＬＡ１」「３Ｔ  ＴＡ２」という記号が付されている。
そして、これらの記号で区別されるパルス波形データがそれぞれ固有の設定データを有することを示している。
なお、同一の記号は同じ内容のパルス波形データであることを示しており、特に、長いマーク長のデータについては、マークの中央部分において、「６Ｔ  ＣＡ」「７Ｔ  ＣＡ」といった同一データを繰り返し用いる構造となっている。
また、各波形データの構成は、各パルス波形を、その立ち上がり位置と立ち下がり位置、および極性の各データで特定される。
たとえば図６に示すように、各エリアに対して第１エッジデータおよび第２エッジデータを書き込むでことで、各パルス波形を特定される。
ここで立ち上がり位置と立ち下がり位置は、最大のパルス幅をｎビットで表した場合に、そのｎビットのうちの立ち上がりビットと立ち下がりビットとを特定するようなデータを用いる。たとえば、最大パルス幅を３２ビットで表すことが可能な分解能とした場合、この３２ビットのうちの１つのビットを特定することで、パルス信号の立ち上がり位置、あるいは、立ち下がり位置を示す。３２ビットのデータであれば、立ち上がり位置と立ち下がり位置でそれぞれ５ビットの２進数データで表すことができる。
また、パルス信号の極性は１ビットの２進数データで表す。
したがって、この場合には、各パルス波形データは、５ビット＋５ビット＋１ビットのデータで構成される。
このような１１ビット構成の波形データを、上述した「２Ｔ  ＬＡ１」「２Ｔ  ＬＡ２」といった各記号を割り当てたメモリ領域毎に設定している。
ポストリーディングエリアＰｏＬＡは３Ｔ以上、プリトレーリングエリアＰｒＴＡは４Ｔ以上、セントラルエリアＣＡは５Ｔ以上のデータにエリアとして存在する。また、６Ｔ以上ではセントラルエリアＣＡが一つずつ増えていく。
また、上述したように、図８に示す第１ストラテジモードと図９に示す第２ストラテジモードとは、４Ｔ以上のマーク長について異なる内容となっている。
すなわち、図８に示す第１１ストラテジモードでは、２Ｔから８Ｔまでの全てのマーク長について、個別に波形データを設定する構成であり、より大きいメモリ容量を用いて波形データを格納するようになっている。
２Ｔから８Ｔまでの全てのマーク長について個別に波形データを設定することから、より微細なＬＤ光源１００の駆動制御を行う。
一方、図９に示す第２ストラテジモードでは、５Ｔ以上のマーク長については、４Ｔのマーク長で用いた波形データを援用する構成となっている。
つまり、４Ｔのマーク長で割り当てた「≧４Ｔ  ＬＡ１」「≧４Ｔ  ＬＡ２」という記号で表される波形データを、そのまま５Ｔ以上のマーク長の波形データとして利用している。すなわち、各記号の先頭に付された「≧」の記号は、４Ｔ以上の波形データに共通して用いることを意味している。
このような図９に示す第２ストラテジモードを用いることにより、ＲＡＭ部３０内の記憶領域を節約することが可能となる。
また、たとえばランド／グルーブの両方でデータを記録する構造の光記録媒体である場合に、ランドとグルーブとで最適な光源駆動信号が異なる場合があり、それぞれ個別に波形データを設定することが必要となる。そこで、図９に示す第２ストラテジモードを用いることにより、ランドへの記録時とグルーブへの記録時とで異なる波形データを設定するようにすれば、第１ストラテジモードの場合と同等の記憶領域を用いてランド記録とグルーブ記録の両方で最適化した光源制御を行うことが可能となる。
デコーダ（ＤＥＣ）部４０は、ＲＡＭ部３０から読み出された波形データに基づいて、各パルス波形に対応するパラレルな２値データによるパルス信号に変換する。
たとえば分解能がパルス幅を３２ビットで表せる場合、極性が正であれば、先頭のビットからパルス波形データで示される立ち上がりビットまでのビットは“Ｌ”、立ち上がりビットから立ち下がりビットまでのビットは“Ｈ”、立ち下がりビットから最終ビットまでは“Ｌ”というようなパラレルなパルス信号を出力し、逆に極性が負であれば、先頭のビットからパルス波形データで示される立ち上がりビットまでのビットは“Ｈ”、立ち上がりビットから立ち下がりビットまでのビットは“Ｌ”、立ち下がりビットから最終ビットまでは“Ｈ”というようなパラレルなパルス信号を出力する。
なお、ここまでは基準クロック（チャネルクロック）ＲＣＬＫ（ＣＣＬＫ）に基づく動作となる。
ＰＬＬ回路５０は、たとえばアドレスデコーダ２０に入力されるパラレル信号ＤＴ０〜ＤＴ５の同期信号ＤＣＬＫに位相同期したクロック信号を生成して１６ｔａｐリング発振器６０に供給する。ＰＬＬ回路５０は、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｉｌｌａｔｏｒ）を含み、ＶＣＯは、たとえば上述のようにパラレル信号が６入力の場合には、入力周波数の６倍で発振する。また、ＰＬＬ回路５０は、ロックレンジは動作周波数に応じて設定することが可能である。
１６ｔａｐリング発振器６０は、ＰＬＬ回路５０によって生成され基準クロックに位相同期したクロックの位相をシフトすることにより、１６ｔａｐの差動出力により、基準クロックＲＣＬＫに対してクロック幅の１／３２（１／ｎ）ずつ位相がずれた３２種類の位相シフトパルス信号ＣＫ０〜ＣＫ３１を生成し、これら位相シフトパルスＣＫ０〜ＣＫ３１をＰ／Ｓ変換回路７０に出力する。また、パルス信号ＣＫ０をバッファＢＵＦを介してアドレスエンコーダ部２０、ＲＡＭ部３０、およびデコーダ部４０に供給する。
１６ｔａｐリング発振器６０は、たとえば図１０に示すように、１６個のディレイセルＤＣ０〜ＤＣ１５を有している。そして、本実施形態では、各ディレイステップの均等化（配線の均等化）を図るために、図１０に示すようなレイアウトを採用している。
具体的には、図１０に示すように、８個ずつ２段の均等に配置する。図中、上段側には、その左側から偶数の符号のディレイセルＤＣ１２，ＤＣ４，ＤＣ１４，ＤＣ６，ＤＣ１０，ＤＣ２，ＤＣ０，ＤＣ８を略等間隔で配置し、下段側には、その左側から奇数の符号のディレイセルＤＣ１３，ＤＣ５，ＤＣ１１，ＤＣ３，ＤＣ１５，ＤＣ７，ＤＣ９，ＤＣ１を略等間隔で配置し、ＤＣ０からＤＣ１５に向かって順番に配線により接続し、結果としてリング状をなす発振器を実現している。
各ディレイセルＤＣ０〜ＤＣ１５は、差動型の発振器であり、各ディレイセルＤＣ０〜ＤＣ１５から位相がの１／３２ずつずれた３２種類の位相シフトパルス信号ＣＫ０〜ＣＫ３１が出力される。
図１１は、本実施形態に係るディレイセルＤＣ（０〜１５）の具体的な構成を示す回路図である。
このディレイセルＤＣは、カスケード接続されたディレイコントロール部６１、ミックスアンプ部６２、および出力部６３を有している。
ディレイコントロール部６１は、ｎｐｎトランジスタＱ６１１〜Ｑ６１４、可変電流源Ｉ６１１，Ｉ６１２、ダイオードＤ６１１〜Ｄ６１４、およびキャパシタＣ６１１，Ｃ６１２を有している。
トランジスタＱ６１１とＱ６１２のエミッタ同士が接続され、その接続点が電流源Ｉ６１１に接続されている。トランジスタＱ６１３とＱ６１４のエミッタ同士が接続され、その接続点が電流源Ｉ６１２に接続されている。トランジスタＱ６１１とＱ６１４のベースがクロックＤＣＬＫの入力ラインに接続され、トランジスタＱ６１２とＱ６１３のベースがクロックＣＫＫの入力ラインに接続されている。
トランジスタＱ６１１のコレクタがキャパシタＣ６１１の第１電極およびダイオードＤ６１１のカソードに接続され、キャパシタＣ６１１の第２電極およびダイオードＤ６１１のアノードが電源電圧ＶＤＤの供給ラインに接続されている。トランジスタＱ６１２のコレクタがキャパシタＣ６１２の第１電極およびダイオードＤ６１２のカソードに接続され、キャパシタＣ６１２の第２電極およびダイオードＤ６１２のアノードが電源電圧ＶＤＤの供給ラインに接続されている。トランジスタＱ６１３のコレクタがダイオードＤ６１３のカソードに接続され、ダイオードＤ６１３のアノードが電源電圧ＶＤＤの供給ラインに接続されている。トランジスタＱ６１４のコレクタがダイオードＤ６１４のカソードに接続され、ダイオードＤ６１４のアノードが電源電圧ＶＤＤの供給ラインに接続されている。
ディレイコントロール部６１は、制御信号ＣＴＬＩ１により電流源Ｉ６１１，Ｉ６１２による電流Ｉｖｃｏを制御することによりディレイ量を制御できるように構成されている。
ミックスアンプ６２は、ｎｐｎトランジスタＱ６２１〜Ｑ６２４、電流源Ｉ６２１，Ｉ６２２、、および抵抗素子Ｃ６２１，Ｃ６２２を有している。
トランジスタＱ６２１とＱ６２２のエミッタ同士が接続され、その接続点が電流源Ｉ６２１に接続されている。トランジスタＱ６２３とＱ６２４のエミッタ同士が接続され、その接続点が電流源Ｉ６２２に接続されている。
トランジスタＱ６２１のベースがトランジスタＱ６１２のコレクタに接続され、トランジスタＱ６２２のベースがトランジスタＱ６１１のコレクタに接続され、トランジスタＱ６２３のベースがトランジスタＱ６１４のコレクタに接続され、トランジスタＱ６２４のベースがトランジスタＱ６１３のコレクタに接続されている。
そして、トランジスタＱ６２１とＱ６２４のコレクタが接続され、その接続点が抵抗素子Ｒ６１１を介して電源電圧ＶＤＤの供給ラインに接続されている。トランジスタＱ６２２とＱ６２３のコレクタが接続され、その接続点が抵抗素子Ｒ６１２を介して電源電圧ＶＤＤの供給ラインに接続されている。
すなわち、ミックスアンプ６２は、ディレイコントロール部６１の４つの差動出力を増幅し、それぞれ２つずつ混合して出力部６３に供給する。
ミックスアンプ６２においては、電流源Ｉ６２１の電流Ｉ１と電流源Ｉ６２２の電流Ｉ２の比がＩ１：Ｉ２＝１：１、あるいはＩ１：Ｉ２＝０、４：１．６等に設定されて、ミックス比切り替えによる制御範囲の高帯域化を実現している。
出力部６３は、ｎｐｎトランジスタＱ６３１，Ｑ６３２、および電流源Ｉ６３１，Ｉ６３２を有している。
トランジスタＱ６３１のベースがトランジスタＱ６２１，Ｑ６２４のコレクタに接続され、コレクタが電源電圧ＶＤＤの供給ラインに接続され、エミッタが電流源Ｉ６３１に接続され、その接続点が出力端子Ｔｏｕｔ１に接続されている。トランジスタＱ６３２のベースがトランジスタＱ６２２，Ｑ６２３のコレクタに接続され、コレクタが電源電圧ＶＤＤの供給ラインに接続され、エミッタが電流源Ｉ６３２に接続され、その接続点が出力端子Ｔｏｕｔ２に接続されている。
すなわち、出力部６３は、エミッタフォロワの出力段構成となっている。
Ｐ／Ｓ変換回路７０は、発振器６０によりシフトした各位相シフトパルスＣＫ０〜ＣＫ３１のうちの２つの位相シフトパルスに基づいて、両パルスの位相差から微小幅パルスを生成し、生成された複数の微小幅パルスをデコーダ部４０によるパラレル信号な２値信号をシリアルに加算し、シリアルパルス信号に変換し、出力回路８０に出力する。
また、出力回路８０は、Ｐ／Ｓ変換回路７０からのシリアル信号について増幅やインピーダンスマッチング等の必要な信号処理を行って光源駆動部９０に出力する。
なお、本実施形態では、上述のように８系統の出力を有している。
これは、たとえば図２に示す消去（Ｅｒａｓｅ）レベルやピーク（Ｐｅａｋ）レベルといったレベルの異なるパルス信号を別々に生成し、後段の光源駆動部９０で合成するためや、あるいは上述した３２ビットの解像度の他に、より低解像度の波形処理を行うためなどに、それぞれ複数の系統をＲＡＭ部３０以降の構成で並列に用意しており、これらを適宜選択して用いるようにしたものである。
Ｐ／Ｓ変換回路７０では、このような１／３２ずつ位相がずれた３２種類の位相シフトパルスに基づいて、３２分の１のパルス幅を有する微小幅パルスを作成し、この微小幅パルスを用いてパラレル信号をシリアル信号に変換する。
図１２は、本実施形態に係るＰ／Ｓ変換回路７０の構成を示すブロック図である。
図１２に示すように、このＰ／Ｓ変換回路７０は、３２個のＭＥＬ（マルチレベルエミッタロジック）スイッチ回路ＳＷ１〜ＳＷ３２と、各ＭＥＬスイッチ回路ＳＷ１〜ＳＷ３２からの出力を加算する加算器ＳＡ（センスアンプ）とを有しているる。
各ＭＥＬスイッチ回路ＳＷ１〜ＳＷ３２は、上述した位相シフトパルスＣＫ０〜ＣＫ３１のうちの隣接する２つの位相シフトパルス（たとえばＣＫ０とＣＫ１、ＣＫ１とＣＫ２、ＣＫ２とＣＫ３、……）を入力し、２つの位相シフトパルスの差分をとることにより、上述した３２分の１の微小幅パルスを出力する。
また、各ＭＥＬスイッチ回路ＳＷ１〜ＳＷ３２の出力には、２つの出力が用意されており、上述したパルス波形性データに応じて、微小幅パルスを加算器ＳＡの正極性入力側（＋）または、負極性入力側（−）に選択的に出力し、これらの微小幅パルスを加算器ＳＡによって加算し、微小幅パルスをシリアルに連続させることにより、パルス波形データに対応するシリアル信号を出力する。
図１３は、このような微小幅パルスをシリアルに連続させたシリアル信号の一例を示す説明図である。
図示の例は、図１３（Ｂ）に示すように、３番目のＭＥＬスイッチ回路ＳＷ３から９番目のＭＥＬスイッチ回路ＳＷ９で７つの微小幅パルスが加算器ＳＡの正極性入力側に出力された場合を示しており、このような連続する７つの微小幅パルスが加算器ＳＡでシリアルに加算され、図１３（Ａ）に示すように、３／３２Ｔのタイミングで立ち上がり、１０／３２Ｔのタイミングで立ち下がる７／３２Ｔのパルス幅を有する正極性のパルス波形信号が出力されることになる。
図１４は、ＭＥＬスイッチ回路の回路構成を示すブロック図であり、図９は、ＭＥＬスイッチ回路内での信号処理内容を示す説明図である。
図１４に示すように、ＭＥＬスイッチ回路は、それぞれ一対のｎｐｎトランジスタＱ７１、Ｑ７２およびＱ７３、Ｑ７４よりなる２つの差動増幅部と、各トランジスタＱ７１、Ｑ７２、Ｑ７３、Ｑ７４のエミッタに共通接続された定電流源Ｉ７１と、２つの差動増幅部のいずれか一方を上述した波形データ（ＤＡＴＡ）に応じて選択的に定電流源Ｉに接続するＮＭＯＳトランジスタＱ７５、Ｑ７６とを有している。
上述した２つの位相シフトパルスＣＫｎ、ＣＫｎ＋１にうち、位相シフトパルスＣＫｎは差動増幅部のトランジスタＱ７１とＱ７４のベースに供給され、位相シフトパルスＣＫｎ＋１は、それぞれ２つの差動増幅部のトランジスタＱ７２、Ｑ７３のベースに供給される。
各位相シフトパルスＣＫｎ、ＣＫｎ＋１は、図１５（Ｂ）に示すように、入力段に設けられた後述するバッファ回路によってレベル変換されており、互いに一定のレベル差を有する位相シフトパルスとして入力される。
そして、一方の差動増幅部のトランジスタＱ７１、Ｑ７２は、レベルの高い位相シフトパルスＣＫｎ＋１からレベルの低い位相シフト、パルスＣＫｎを減算し、そのレベル差による微小幅パルス（図１４（Ａ）の例では２００ｐｓｅｃのパルス幅）がトランジスタＱ７１のコレクタ電流Ｉｐとして出力される。
また、他方の差動増幅部のトランジスタＱ７３、Ｑ７４も、トランジスタＱ７１、Ｑ７２と同様に、レベルの高い位相シフトパルスＣＫｎ＋１からレベルの低い位相シフトパルスＣＫｎを減算し、そのレベル差による微小幅パルスがトランジスタＱ７４のコレクタ電流Ｉｐとして出力される。
また、ＭＯＳトランジスタＱ７５、Ｑ７６は、上述したデコーダ部４０からの波形データ（極性データを含む）に基づいていずれか一方がオンし、いずれか一方の差動増幅部を定電流源Ｉに接続することで、波形データに対応して差動増幅部の動作を選択的に実行させる。
図１６は、このようなＭＥＬスイッチ回路とその周辺回路の詳細な構成例を示す回路図である。
本図において、セレクタ１１０内に上述したＭＥＬスイッチ回路のトランジスタＱ７１〜Ｑ７６、電流源Ｉ７１等が設けられており、このセレクタ１１０の周囲にクロックドライバ１２０、シフトレジスタ１３０およびバッファ１４０等が設けられている。なお、セレクタ１１０には、ＭＯＳトランジスタＱ７５，Ｑ７６にデータを所定のレベルで伝達するためのＭＯＳトランジスタＱ７７〜Ｑ８２が電源電圧ＶＤＤの供給ラインと基準電位ＶＳＳとの間に直列および／または並列に接続され、電源電圧ＶＤＤレベルまたは基準電位レベルの信号をＭＯＳトランジスタＱ７５，Ｑ７６のゲートに印加するように構成されている。
また、出力ラインには、加算器ＳＡを構成するセンスアンプ１５０が設けられ、このセンスアンプ１５０からの出力信号が出力回路８０のＥＣＬ出力アンプ１６０に送出される。
クロックドライバ１２０は、図１６に示すように、オペアンプＯＰ１２１〜ＯＰ１２３を有しており、上述した各位相シフトパルスを、オペアンプＯＰ１２１で受けて、さらにオペアンプＯＰ１２２，ＯＰ１２３で図１７に示すようにレベル変換してセレクタ１１０に供給する。
図１８は、クロックドライバ１２０の具体的な構成例を示す回路図である。
このクロックドライバ１２０は、図１８に示すように、ｎｐｎトランジスタＱ１２０１〜Ｑ１２２１、および抵抗素子Ｒ１２０１〜Ｒ１２１６を有している。
トランジスタＱ１２０１とＱ１２０２のエミッタ同士が接続され、その接続点が電流源としてのトランジスタＱ１２０９のコレクタに接続され、トランジスタＱ１２０９のエミッタが抵抗素子Ｒ１２０９を介して接地されている。トランジスタＱ１２０１のコレクタは抵抗素子Ｒ１２０１を介して電源電圧ＶＣＣの供給ラインに接続され、トランジスタＱ１２０７のベースに接続されてる。そして、Ｑ１２０７のコレクタが電源電圧ＶＣＣの供給ラインに接続され、エミッタがトランジスタＱ１２０３，Ｑ１２０５のベース、電流源としてのトランジスタＱ１２１２のコレクタに接続され、トランジスタＱ１２１２のエミッタが抵抗素子Ｒ１２０８を介して接地されている。トランジスタＱ１２０２のコレクタは抵抗素子Ｒ１２０５を介して電源電圧ＶＣＣの供給ラインに接続され、トランジスタＱ１２０８のベースに接続されてる。そして、Ｑ１２０８のコレクタが電源電圧ＶＣＣの供給ラインに接続され、エミッタがトランジスタＱ１２０４，Ｑ１２０６のベースに接続され、電流源としてのトランジスタＱ１２１３のコレクタに接続され、トランジスタＱ１２１３のエミッタが抵抗素子Ｒ１２１２を介して接地されている。また、電流源としてのトランジスタＱ１２０９のベースが制御信号Ｃ１２０１の供給ラインに接続され、同じく電流源としてのトランジスタＱ１２１２，Ｑ１２１３のベースが制御信号Ｃ１２０２の供給ラインに接続されてている。
そして、トランジスタＱ１２０１のベースが位相シフトクロックＣＫの入力ラインに接続され、トランジスタＱ１２０２のベースが位相シフトクロックＸＣＫの入力ラインに接続されている。
これらトランジスタＱ１２０１，Ｑ１２０２，Ｑ１２０９Ｑ１２１２，Ｑ１２１３、抵抗素子Ｒ１２０１，Ｒ１２０５，Ｒ１２０８，Ｒ１２０９，Ｒ１２１２により入力段のオペアンプＯＰ１２１が構成されている。
トランジスタＱ１２０３とＱ１２０４のエミッタ同士が接続され、その接続点が電流源としてのトランジスタＱ１２１１のコレクタに接続され、トランジスタＱ１２１１のエミッタが抵抗素子Ｒ１２１１を介して接地されている。トランジスタＱ１２０３のコレクタは抵抗素子Ｒ１２０２を介して電源電圧ＶＣＣの供給ラインに接続され、トランジスタＱ１２１５のベースに接続されてる。そして、Ｑ１２１５のコレクタが電源電圧ＶＣＣの供給ラインに接続され、エミッタが電流源としてのトランジスタＱ１２１９のコレクタに接続され、トランジスタＱ１２１９のエミッタが抵抗素子Ｒ１２１４を介して接地されている。トランジスタＱ１２０４のコレクタは抵抗素子Ｒ１２０４を介して電源電圧ＶＣＣの供給ラインに接続され、トランジスタＱ１２１４のベースに接続されてる。そして、Ｑ１２１４のコレクタが電源電圧ＶＣＣの供給ラインに接続され、エミッタが電流源としてのトランジスタＱ１２１８のコレクタに接続され、トランジスタＱ１２１８のエミッタが抵抗素子Ｒ１２１３を介して接地されている。また、電流源としてのトランジスタＱ１２１１のベースが制御信号Ｃ１２０２の供給ラインに接続され、同じく電流源としてのトランジスタＱ１２１８，Ｑ１２１９のベースが制御信号Ｃ１２０３の供給ラインに接続されている。
これらのトランジスタＱ１２０３，Ｑ１２０４，Ｑ１２１１、Ｑ１２１４，Ｑ１２１５、抵抗素子Ｒ１２０２，Ｒ１２０４，Ｒ１２１１，Ｒ１２１３，Ｒ１２１４により高レベル出力段のオペアンプＯＰ１２２が構成されている。
トランジスタＱ１２０５とＱ１２０６のエミッタ同士が接続され、その接続点が電流源としてのトランジスタＱ１２１０のコレクタに接続され、トランジスタＱ１２１０のエミッタが抵抗素子Ｒ１２１０を介して接地されている。トランジスタＱ１２０５のコレクタは抵抗素子Ｒ１２０６の一端に接続され、抵抗素子Ｒ１２０６の他端が抵抗素子Ｒ１２０３を介して電源電圧ＶＣＣの供給ラインに接続され、トランジスタＱ１２１７のベースに接続されてる。そして、Ｑ１２１７のコレクタが電源電圧ＶＣＣの供給ラインに接続され、エミッタが電流源としてのトランジスタＱ１２２１のコレクタに接続され、トランジスタＱ１２２１のエミッタが抵抗素子Ｒ１２１６を介して接地されている。トランジスタＱ１２０６のコレクタは抵抗素子Ｒ１２０７の一端に接続され、抵抗素子Ｒ１２０７の他端が抵抗素子Ｒ１２０３を介して電源電圧ＶＣＣの供給ラインに接続され、トランジスタＱ１２１６のベースに接続されてる。そして、Ｑ１２１６のコレクタが電源電圧ＶＣＣの供給ラインに接続され、エミッタが電流源としてのトランジスタＱ１２２０のコレクタに接続され、トランジスタＱ１２２０のエミッタが抵抗素子Ｒ１２１５を介して接地されている。また、電流源としてのトランジスタＱ１２１０のベースが制御信号Ｃ１２０２の供給ラインに接続され、同じく電流源としてのトランジスタＱ１２２０，Ｑ１２２１のベースが制御信号Ｃ１２０３の供給ラインに接続されている。
これらのトランジスタＱ１２０５，Ｑ１２０６，Ｑ１２１０，Ｑ１２１６，Ｑ１２１７，Ｑ１２２０，Ｑ１２２１、抵抗素子Ｒ１２０３，Ｒ１２０６，Ｒ１２０７、Ｒ１２１０，Ｒ１２１５，Ｒ１２１６により低レベル出力段のオペアンプＯＰ１２３が構成されている。
また、シフトレジスタ１３０は、フリップフロップＦＦ１３０１〜ＦＦ１３０３、インバータＩ１３０１、バッファＢ１３０１を有し、バッファ１４０からの基準クロックに基づいて、３２個の波形データｄａｔａ０〜ｄａｔａ３１（Ｄ０〜Ｄ３１）に位相シフト処理を施す。
本例では、高周波信号をＰ／Ｓ変換回路７０内で確実に処理するために、図１８に示すように、３２個の波形データｄａｔａ０〜ｄａｔａ３１を１６個ずつ、すなわちＤ０〜Ｄ１５とＤ１６〜Ｄ３１に分け、それぞれ１／２クロック分と１クロック分の位相シフトを行った状態でＰ／Ｓ変換の信号処理を行うようにしており、シフトレジスタ１３０では、このようなＤ０〜Ｄ１５とＤ１６〜Ｄ３１毎にそれぞれ異なる位相シフトを施し、セレクタ１１０に供給するようになっている。
図１９（Ａ）〜（Ｌ）は、このような微小幅パルスを生成するＰ／Ｓ変換回路７０内の処理を示すタイミングチャートである。
図１９（Ａ）〜（Ｌ）に示すように、Ｐ／Ｓ変換回路７０では、３２種類の位相シフトパルスのうち隣接する２つの位相シフトパルスＣＫ０〜ＣＫ３１の差分をとることで、基準クロックに対して３２分の１のクロック幅を有する３２個の微小幅パルスを作成する。
そして、このようにして生成した３２個の微小幅パルスを組み合わせてタイミングパルスとし、さらに、上述したデコーダ部４０から送られてきた波形データに対応するパラレルなパルス信号の“Ｈ”、“Ｌ”に合わせて微小幅パルスを選択的に組み合わせることにより、パルス波形データに対応するシリアル信号を出力する。
このように本例では、基準クロックから作成した微小幅パルスによって高速な処理を行うことが可能となり、クロックを高速化する負担を軽減している。
次に、図１の動作について説明する。
なお、ここでは、ＲＡＭ部３０には、モードレジスタ部１０の設定データに基づいて、第１ストラテジモードおよび第２ストラテジモードに対応した波形データは格納されているものとする。
通常の記録動作時において、記録データ（ＮＲＺＩ）、たとえばパラレルデー信号ＤＴ０〜ＤＴ５がアドレスエンコーダ部２０に入力される。アドレスエンコーダ部２０において、クロック信号ＤＣＬＫの立ち上がりエッジタイミングで入力されたパラレルデータがシリアルデータに変換される。
アドレスエンコーダ２０にいては、シリアルデータに変換された記録データ（２Ｔ〜≧８Ｔまたは２Ｔ〜≧４Ｔ）が判別され、記録データによって示されるマーク長やスペース長に対応したパルスパターンの書き込んであるＲＡＭ部３０の読み出しアドレスＲＡｄｒを生成される。そして、アドレスエンコーダ２０から生成した読み出しクロックＲＣＬＫと共にＲＡＭ部３０に出力される。
これにより、ＲＡＭ部３０においては、アドレスエンコーダ部２０から受け取った読み出しアドレスに基づいて記憶領域を検索し、該当する光源駆動信号のマーク長に対応するパルス波形データが読み出されれデコーダ部４０に出力される。
また、ＰＬＬ回路５０においては、たとえばアドレスデコーダ２０に入力されるパラレル信号ＤＴ０〜ＤＴ５の同期信号ＤＣＬＫの６倍の周波数で位相同期したクロック信号が１６ｔａｐリング発振器６０で生成されるように発振器６０をコントロール（制御）する。
１６ｔａｐリング発振器６０においては、ＰＬＬ回路５０によってコントロール（制御）され、基準クロックに位相同期したクロックの位相がシフトされる。これにより、１６ｔａｐの差動出力により、基準クロックＲＣＬＫに対してクロック幅の１／３２（１／ｎ）ずつ位相がずれた３２種類の位相シフトパルス信号ＣＫ０〜ＣＫ３１が生成される。そして、これら位相シフトパルスＣＫ０〜ＣＫ３１がＰ／Ｓ変換回路７０に出力される。
Ｐ／Ｓ変換回路７０においては、発振器６０によりシフトした各位相シフトパルスＣＫ０〜ＣＫ３１のうちの２つの位相シフトパルスに基づいて、両パルスの位相差から微小幅パルスが生成される。Ｐ／Ｓ変換回路７０においては、さらに生成された複数の微小幅パルスをデコーダ部４０によるパラレル信号な２値信号がシリアルに加算され、その結果シリアルパルス信号に変換されて出力回路８０に出力される。
そして、出力回路８０では、Ｐ／Ｓ変換回路７０からのシリアル信号について増幅やインピーダンスマッチング等の必要な信号処理が行われて光源駆動部９０に出力される。
そして、光源駆動部９０においては、入力信号に応じてレーザ光源１００が駆動される。
以上のように、本例のＰ／Ｓ変換回路では、基準クロックを高速化することなく、位相シフトによって得られる微小幅パルスを用いて有効なシリアル変換を行うことができ、回路の複雑化やコストを増大させることなく、高速かつ高精度の処理のＰ／Ｓ変換回路を実現することが可能となる。
また、このようなＰ／Ｓ変換回路を用いることにより、光ディスク記録用のレーザドライバを制御する光記録装置を構成することができ、ライトストラテジ機能を強化した光ディスク装置の高速化や高精度化に寄与することが可能となる。
なお、以上は本発明の一例であり、具体的な回路構成や数値は適宜変形が可能である。
また、光駆動信号の形状や波形データの構造等も上記例に限定されず、種々の形態に広く適用できるものである。
また、Ｐ／Ｓ回路の用途としては、光記録装置に限らず、他の電子機器装置に広く用いることが可能である。
図２０は、本発明に係る光出力制御回路を採用した光記録装置としての光ディスク装置の要部を示す回路図である。
図２０において、光ディスク装置２００は、光ディスク媒体２０１、光ピックアップ２０２、およびレーザ駆動回路（ＬＤＤＲＶ）２０３、およびパルス信号生成回路（ＰＧＥＮ）２０４を有している。
光ピックアップ２０２は、駆動電流の値に応じてレーザ光ＬＯを光ディスク媒体２０１に照射するレーザダイオード（ＬＤ）１００と、ＬＤ１００から出射されたレーザ光ＬＯを受光して受光レベルに応じたモニタ電流を発生するモニタ用フォトディテクタ（ＰＤ）１０１と、光ディスク媒体に２０１に照射されたレーザ光ＬＯの反射戻り光ＲＬＯを受光し、受光レベルに応じた値の電流を生成する光検出器２０５を主構成要素として備えている。
レーザ駆動回路２０３が図１の光源駆動部９０に相当し、パルス信号生成回路２０４は、図１のモードレジスタ部（ＭＲＥＧ）１０、アドレスエンコーダ部（ＡＥＮＣ）２０、ＲＡＭ部（波形データメモリ）３０、デコーダ部（ＤＥＣ）４０と、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路５０、位相シフト手段としての１６ｔａｐリング発振器（ＯＳＣ）６０、パラレル／シリアル（Ｐ／Ｓ）変換回路７０、および出力回路（ＯＵＴＣ）８０を含む。
このように、本発明に係る光出力制御回路１は、光ディスク装置に適用でき、光ディスク装置の高速化や高精度化を図ることができる。
以上説明したように、本発明によれば、基準クロックパルスの位相を、そのパルス幅の１／ｎ幅ずつシフトし、各位相シフトパルスのうちの２つの位相シフトパルスの位相差から微小幅パルスを生成し、この微小幅パルスをパラレル信号入力に対応してシリアルに加算し、シリアルパルス信号を出力することから、超高速クロックを用いることなく低コストでＰ／Ｓ変換の高速化および高精度化を実現できる。
また、本発明によれば、光記録媒体に記録するマーク長に対応して波形データメモリから読み出された波形データに基づくパラレル信号を入力し、このパラレル信号をパラレル／シリアル変換回路でシリアル信号に変換して光源駆動部に出力する場合に、基準クロックパルスの位相を、そのパルス幅の１／ｎ幅ずつシフトし、各位相シフトパルスのうちの２つの位相シフトパルスの位相差から微小幅パルスを生成し、この微小幅パルスをパラレル信号入力に対応してシリアルに加算し、シリアルパルス信号を出力することから、超高速クロックを用いることなく低コストでＰ／Ｓ変換の高速化および高精度化を実現でき、光源駆動部に出力するパルス信号の波形制御を高速、高精度に最適化することができる。
産業上の利用可能性
本発明のパラレル／シリアル変換回路、光出力制御回路、および光記録装置は、記憶によれば、超高速クロックを用いることなく低コストでＰ／Ｓ変換の高速化および高精度化を実現でき、光源駆動部に出力するパルス信号の波形制御を高速、高精度に最適化することができることから、相変化型光ディスク等のような光ディスク装置に好適であり、また、他の電子機器装置に広く用いることが可能である。
【図面の簡単な説明】
図１は、本発明に係る光出力制御回路の一実施形態を示すブロック図である。
図２（Ａ）〜（Ｄ）は、図１に示す光駆動装置で用いる基準クロックと光駆動用のパルス信号とを説明するための図である。
図３は、各モードレジスタの機能を説明するための図である。
図４（Ａ）〜（Ｃ）は、本実施形態に係るシリアルインタフェースにおけるデータについて説明するための図である。
図５（Ａ）〜（Ｈ）は、本実施形態に係る記録データであるパラレルデータについて説明するための図である。
図６は、第１ストラテジモード時のＲＡＭデータの配列を示す図である。
図７は、第２ストラテジモード時のＲＡＭデータの配列を示す図である。
図８（Ａ）〜（Ｈ）は、第１ストラテジモードのデータ構成例を示す図である。
図９（Ａ）〜（Ｈ）は、第２ストラテジモードのデータ構成例を示す図である。
図１０は、本実施形態に係る１６ｔａｐリング発振器を構成するディレイセルのレイアウト例を示す図である。
図１１は、本実施形態に係る１６ｔａｐリング発振器の具体的な構成例を示す回路図である。
図１２は、図１に示す光記録装置のＰ／Ｓ変換回路の構成を示すブロック図である。
図１３（Ａ），（Ｂ）は、図１２に示すＰ／Ｓ変換回路において微小幅パルスをシリアルに連続させて出力されるシリアル信号の一例を示す説明図である。
図１４は、図１２に示すＰ／Ｓ変換回路に設けられるＭＥＬスイッチ回路の回路構成を示すブロック図である。
図１５（Ａ），（Ｂ）は、図１４に示すＭＥＬスイッチ回路内での信号処理内容を説明するための図である。
図１６は、図１４に示すＭＥＬスイッチ回路とその周辺回路の詳細な構成例を示す回路図である。
図１７は、レベル変換されるクロック波形を示す図である。
図１８は、図１６のクロックドライバの具体的な構成例を示す回路図である。
図１９（Ａ）〜（Ｌ）は、１６にに示すＰ／Ｓ変換回路で微小幅パルスを生成する処理を示すタイミングチャートである。
図２０は、本発明に係る光出力制御回路を採用した光記録装置としての光ディスク装置の要部を示す回路図である。
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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