(57)【要約】本発明の半導体装置及びその製造方法は、半導体基板の所定領域（１１０）の上にゲート絶縁膜を形成し、ゲート絶縁膜の上にゲート電極（Ｇ）を形成し、所定領域（１１０）の平面視におけるゲート電極（Ｇ）の両側に位置する部分にそれぞれソース領域及びドレイン領域（２）を形成し、所定領域（１１０）のうちのソース領域及びドレイン領域（２）を除く領域からなるボディ領域（４）とゲート電極（Ｇ）とを電気的に接続するコンタクト（Ｃ１）を形成し、コンタクト（Ｃ１）のゲート電極（Ｇ）への接続部分を、平面視においてゲート電極（Ｇ）に交差するように形成する。
2003098698.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の所定領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、前記所定領域の平面視における前記ゲート電極の両側に位置する部分にそれぞれ形成されたソース領域及びドレイン領域と、前記所定領域のうちの前記ソース領域及びドレイン領域を除く領域からなるボディ領域と、前記ゲート電極と前記ボディ領域とを電気的に接続するコンタクトとを備え、
前記コンタクトの前記ゲート電極への接続部分が、平面視において該ゲート電極に交差するように形成されている、半導体装置。
【請求項２】
前記コンタクトの前記ゲート電極への接続部分が、平面視において該ゲート電極に十字状に交差するように形成されている、請求の範囲第１項記載の半導体装置。
【請求項３】
前記ゲート電極が平面視において前記ソース領域及びドレイン領域の外に延出するように形成され、前記ゲート電極の延出部分を内部に包んで上下方向に延びるように前記コンタクトが形成されている、請求の範囲第１項記載の半導体装置。
【請求項４】
前記ゲート電極の延出部分が内部に位置しかつ前記ゲート絶縁膜を貫通して前記ボディ領域から上方に延びるようにコンタクトホールが形成され、該コンタクトホールを埋める導電体で前記コンタクトが構成されている、請求の範囲第１項記載の半導体装置。
【請求項５】
前記ゲート電極のチャネル長方向の寸法をＬｇｘ、前記コンタクトのチャネル長方向の寸法をＬｃｘ、前記ゲート電極と前記コンタクトとのチャネル長方向の位置ズレに対する加工精度をΔＬｃｇｘとしたとき、
Ｌｃｘ＞Ｌｇｘ＋２ΔＬｃｇｘ
である、請求の範囲第１項記載の半導体装置。
【請求項６】
前記ゲート電極のチャネル長方向の寸法をＬｇｘ、前記コンタクトのチャネル長方向の寸法をＬｃｘ、前記ゲート電極と前記コンタクトとのチャネル長方向の位置ズレに対する加工精度をΔＬｃｇｘ、前記ゲート電極のチャネル長方向の寸法に対する加工精度をΔＬｇｘ、前記コンタクトのチャネル長方向の寸法に対する加工精度をΔＬｃｘとしたとき、
Ｌｃｘ＞Ｌｇｘ＋ΔＬｃｘ＋ΔＬｇｘ＋２ΔＬｃｇｘ
である、請求の範囲第１項記載の半導体装置。
【請求項７】
前記コンタクトが、Ｗ，Ｔｉ，Ｃｏ，Ｎｉ，Ｍｏ，Ｔａ，Ｐｔのいずれかを一方の成分とするシリサイドを含む、請求の範囲第１項記載の半導体装置。
【請求項８】
前記ボディ領域のチャネルを形成する部分が、Ｓｉ，Ｇｅ，Ｃのうちの少なくともいずれかを含む、請求の範囲第１項記載の半導体装置。
【請求項９】
前記ゲート絶縁膜が、ＳｉＯ２，ＳｉＯＮ、Ｓｉ３Ｎ４、ＺｒＯ２、ＨｆＯ２、Ｔａ２Ｏ５のいずれかで構成されている、請求の範囲第１項記載の半導体装置。
【請求項１０】
半導体基板の所定領域の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記所定領域の平面視における前記ゲート電極の両側に位置する部分にそれぞれソース領域及びドレイン領域を形成する工程と、前記所定領域のうちの前記ソース領域及びドレイン領域を除く領域からなるボディ領域と前記ゲート電極とを電気的に接続するコンタクトを形成する工程とを有し、
前記コンタクトの前記ゲート電極への接続部分を、平面視において該ゲート電極に交差するように形成する、半導体装置の製造方法。
【請求項１１】
前記コンタクトの前記ゲート電極への接続部分を、平面視において該ゲート電極に十字状に交差するように形成する、請求の範囲第１０項記載の半導体装置の製造方法。
【請求項１２】
前記ゲート電極を平面視において前記ソース領域及びドレイン領域の外に延出するように形成し、前記ゲート電極の延出部分を内部に包んで上下方向に延びるように前記コンタクトを形成する、請求の範囲第１０項記載の半導体装置の製造方法。
【請求項１３】
前記ゲート電極の延出部分が内部に位置しかつ前記ゲート絶縁膜を貫通して前記ボディ領域から上方に延びるようにコンタクトホールを形成し、該コンタクトホールを埋める導電体で前記コンタクトを構成する、請求の範囲第１０項記載の半導体装置の製造方法。
【請求項１４】
前記ゲート電極のチャネル長方向の寸法をＬｇｘ、前記コンタクトのチャネル長方向の寸法をＬｃｘ、前記ゲート電極と前記コンタクトとのチャネル長方向の位置ズレに対する加工精度をΔＬｃｇｘとしたとき、
Ｌｃｘ＞Ｌｇｘ＋２ΔＬｃｇｘ
である、請求の範囲第１０項記載の半導体装置の製造方法。
【請求項１５】
前記ゲート電極のチャネル長方向の寸法をＬｇｘ、前記コンタクトのチャネル長方向の寸法をＬｃｘ、前記ゲート電極と前記コンタクトとのチャネル長方向の位置ズレに対する加工精度をΔＬｃｇｘ、前記ゲート電極のチャネル長方向の寸法に対する加工精度をΔＬｇｘ、前記コンタクトのチャネル長方向の寸法に対する加工精度をΔＬｃｘとしたとき、
Ｌｃｘ＞Ｌｇｘ＋ΔＬｃｘ＋ΔＬｇｘ＋２ΔＬｃｇｘ
である、請求の範囲第１０項記載の半導体装置の製造方法。
【請求項１６】
前記コンタクトが、Ｗ，Ｔｉ，Ｃｏ，Ｎｉ，Ｍｏ，Ｔａ，Ｐｔのいずれかを一方の成分とするシリサイドを含む、請求の範囲第１０項記載の半導体装置の製造方法。
【請求項１７】
前記ボディ領域のチャネルを形成する部分が、Ｓｉ，Ｇｅ，Ｃのうちの少なくともいずれかを含む、請求の範囲第１０項記載の半導体装置の製造方法。
【請求項１８】
前記ゲート絶縁膜が、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４、ＺｒＯ２、ＨｆＯ２、Ｔａ２Ｏ５のいずれかで構成されている、請求の範囲第１０項記載の半導体装置の製造方法。
【発明の詳細な説明】
〔技術分野〕
本発明は、閾値電圧を動的に変化させることによって低い電源電圧で動作する半導体装置に関する。
〔技術背景〕
近年、携帯電話に代表される携帯情報端末装置が広く使用されている。このような携帯装置は一般的に電池により駆動されるため、低消費電力化が強く望まれている。
高速動作を犠牲にすることなく低消費電力化を実現するためには、閾値電圧を下げて電源電圧を低減するとともに、ドレイン飽和電流を増加させて駆動力を維持する必要がある。
このような問題を解決するデバイスとして、低電圧時にもリーク電流が小さくかつ、高駆動能力を有するＤＴＭＯＳ（Ｄｙｎａｍｉｃ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  ＭＯＳＦＥＴ）（Ｆ．Ａｓｓａｄｅｒａｇｈｉ  ｅｔ．ａｌ．，”Ａ  Ｄｙｎａｍｉｃ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  ＭＯＳＦＥＴ（ＤＴＭＯＳ）ｆｏｒ  Ｕｌｔｒａ−Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｏｐｅｒａｔｉｏｎ，”ＩＥＤＭ９４  Ｅｘｔ．Ａｂｓｔ．ｐ．８０９参照）が提案されている。ＤＴＭＯＳは、ゲート電極とボディ領域とが電気的に接続されているという特徴を有する。このようにゲートとボディが短絡された状態でゲートに電圧を印加すると、基板活性領域にゲート電圧と同じ大きさの順方向バイアス電圧が印加されることになる。これにより、ゲートオフ時には通常のトランジスタと同じ状態であり、ゲートオン時にはゲート印加電圧の増大にともなって基板が順方向にバイアスされていくため、閾値が低下する。この効果により、実効的なゲート印加電圧の増加が生じ、ゲートオーバードライブ効果が得られ、大きな駆動力を実現できる。
ところで、ＤＴＭＯＳ製作時に課題となるのがゲート電極とボディ領域との接続方法である。
第１７図は従来のＤＴＭＯＳにおけるゲート電極とボディ領域との接続構造を模式的に示す平面図、第１８図は第１７図のＸＶＩＩＩ−ＸＶＩＩＩ線断面図、第１９図は第１７図のＸＩＸ−ＸＩＸ線断面図、第２０図は第１７図のＸＸ−ＸＸ線断面図である。
第１７図〜第２０図において、このＤＴＭＯＳ（ここではｎチャネル型）では、半導体基板（以下、基板という）１の素子活性領域１１０の上にゲート絶縁膜３が形成され、ゲート絶縁膜３上にゲート電極Ｇが形成されている。基板１の表面直下の、平面視におけるゲート電極Ｇの両側に位置する領域にはｎ型のソース及びドレイン領域２がそれぞれ形成されている。そして、ゲート電極Ｇ及びゲート絶縁膜３を覆うように層間絶縁膜５が形成されている。基板１はｐ型にドープされ、基板１の表面直下の、平面視におけるゲート電極Ｇの幅方向の端の下方の領域に、ｐ型不純物の高濃度領域（以下、Ｐ＋領域という）４が形成され、ゲート絶縁膜３及び層間絶縁膜５を貫通して、このＰ＋領域４とゲート電極Ｇの幅方向の端部とを結ぶように第１のコンタクトホールＨ１が形成されている。そして、この第１のコンタクトホールＨ１を導電体で埋めるようにして第１のコンタクトＣ１が形成されている。これにより、基板１の素子活性領域１１０のうちのソース及びドレイン領域２，２を除く領域（従って、ｐ＋領域４を含む。以下、ボディ領域という。）１０３とゲート電極Ｇとが電気的に接続されている。なお、符号Ｈ２及びＣ２は、それぞれ、ソース及びドレイン領域２と図示されないアルミ配線とを接続する第２のコンタクトホール及び第２のコンタクトを示す。また、本明細書では、第１７図に示すように、チャネル長方向（ゲート電極の長さ方向）をＸ方向、チャネル幅方向（ゲート電極の幅方向）をＹ方向という。
この構造は、プロセスの変更無しで実現可能であることに加え、単一の第１のコンタクトＣ１を有することから素子面積の増加を抑えることができるという特徴を有する。
しかし、この単一の第１のコンタクトＣ１によるゲート電極Ｇとボディ領域１０３との間の接続構造では、ゲート電極Ｇと第１のコンタクトＣ１との間における位置ズレ及び大きさのズレによってコンタクト面積が変化するため、コンタクト抵抗のバラツキを生じることが問題となっている。
コンタクト抵抗はアナログ回路においてＣＲ遅延の成分を決める非常に重要なパラメータであり、そのバラツキは素子特性のバラツキを生じるだけではなく、回路設計に大きな支障をきたす。そのため、コンタクト抵抗のバラツキは極限まで小さく抑制することが必要とされる。
第２１図（ａ），（ｂ）及び第２２図（ａ），（ｂ）は、この従来のＤＴＭＯＳにおけるゲート電極と第１のコンタクトとの位置関係を示す平面図であって、第２１図（ａ），（ｂ）は第１のコンタクトの位置がＸ方向にズレた場合を示す図、第２２図（ａ），（ｂ）は第１のコンタクトの位置がＹ方向にズレた場合を示す図である。
第１７図及び第２０図に示すように、第１のコンタクトホールＨ１は、平面視において、ゲート電極Ｇとｐ＋領域４とに跨るように形成されている。第２０図において、符号５１が第１のコンタクトＣ１とゲート電極Ｇとのコンタクト部分を示し、符号５２が第１のコンタクトＣ１とｐ＋領域４（ひいてはボディ領域１０３）とのコンタクト部分を示す。第２１（ａ），（ｂ）から明らかなように、第１のコンタクトＣ１がＸ方向にズレた場合には、第１のコンタクトＣ１のゲート電極Ｇ及びボディ領域１０３に対するコンタクト部分の面積（以下、コンタクト面積という）は変化しない。しかし、第２２図（ａ）から明らかなように、第１のコンタクトＣ１がＹ方向においてゲート電極Ｇの中心から遠ざかる方向（以下、＋Ｙ方向という）にズレた場合、第１のコンタクトＣ１とボディ領域１０３とのコンタクト面積Ａ１が増加するの対し、第１のコンタクトＣ１とゲート電極Ｇとのコンタクト面積Ａ２が減少する。従って、第１のコンタクトＣ１が＋Ｙ方向にズレると、そのボディ領域１０３に対するコンタクト抵抗は減少し、逆にそのゲート電極Ｇに対するコンタクト抵抗は増加する。一方、第１のコンタクトＣ１がＹ方向においてゲート電極Ｇの中心に近づく方向（以下、−Ｙ方向という）にズレた場合、第１のコンタクトＣ１とボディ領域１０３とのコンタクト面積Ａ１が減少するの対し、第１のコンタクトＣ１とゲート電極Ｇとのコンタクト面積Ａ２が増加する。従って、第１のコンタクトＣ１が−Ｙ方向にズレると、そのボディ領域に対するコンタクト抵抗は増加し、逆にそのゲート電極Ｇに対するコンタクト抵抗は減少する。このように、従来の構造では第１のコンタクトＣ１のＹ方向における位置ズレに対してコンタクト抵抗がばらついてしまう。
しかしながら、基板加工時における第１のコンタクトＣ１の位置ズレ及び大きさ変動は、半導体装置の生産時に必ず生じる本質的な問題であり、回避できない問題である。このような位置ズレ及び大きさ変動は、主に半導体基板にパターンを転写する際のリソグラフィ工程に起因して発生する。リソグラフィ工程に起因する位置ズレ及び大きさ変動は、リソグラフィ装置の性能及び使用環境で決まるため、避けられない問題となっている。製造工場においては、リソグラフィ工程時の位置ズレ及び大きさ変動は厳しく管理がなされている。具体的な数値例を挙げると、光源にｉ線を用いたリソグラフィー装置では、位置ズレ量：±０．１５ｍｍ程度、大きさ変動量：最小サイズの２０％程度、光源にＫｒＦを用いたリソグラフィー装置では、位置ズレ量：±０．１０ｍｍ程度、大きさ変動量：最小サイズの１０％程度で管理がなされている。
〔発明の開示〕
本発明はゲート電極とボディ領域とを接続するコンタクトの位置ズレ及び大きさ変動によるコンタクト抵抗のばらつきを低減することが可能な半導体装置及びその製造方法を提供することを目的とする。
この目的を達成するために、本発明に係る半導体装置及びその製造方法は、半導体基板の所定領域の上にゲート絶縁膜を形成し、前記ゲート絶縁膜の上にゲート電極を形成し、前記所定領域の平面視における前記ゲート電極の両側に位置する部分にそれぞれソース領域及びドレイン領域を形成し、前記所定領域のうちの前記ソース領域及びドレイン領域を除く領域からなるボディ領域と前記ゲート電極とを電気的に接続するコンタクトを形成し、前記コンタクトの前記ゲート電極への接続部分を、平面視において該ゲート電極に交差するように形成する。このような構成とすると、ゲート電極の幅方向におけるコンタクトのゲート電極に対する位置ズレが発生しても、コンタクトのゲート電極に対するコンタクト面積が変化しないので、その分、コンタクトのゲート電極に対するコンタクト抵抗を低減することができる。
前記コンタクトの前記ゲート電極への接続部分を、平面視において該ゲート電極に十字状に交差するように形成してもよい。
前記ゲート電極を平面視において前記ソース領域及びドレイン領域の外に延出するように形成し、前記ゲート電極の延出部分を内部に包んで上下方向に延びるように前記コンタクトを形成してもよい。このような構成とすると、位置ズレが発生したときに、コンタクトのゲート電極に対するコンタクト面積の変化を相殺するように、コンタクトのボディ領域に対するコンタクト面積が変化するので、好適にコンタクト抵抗のばらつきを低減することができる。
前記ゲート電極の延出部分が内部に位置しかつ前記ゲート絶縁膜を貫通して前記ボディ領域から上方に延びるようにコンタクトホールを形成し、該コンタクトホールを埋める導電体で前記コンタクトを構成してもよい。
前記ゲート電極のチャネル長方向の寸法をＬｇｘ、前記コンタクトのチャネル長方向の寸法をＬｃｘ、前記ゲート電極と前記コンタクトとのチャネル長方向の位置ズレに対する加工精度をΔＬｃｇｘとしたとき、
Ｌｃｘ＞Ｌｇｘ＋２ΔＬｃｇｘ
であることが好ましい。このような構成とすると、適切にコンタクト抵抗を低減することができる。
前記ゲート電極のチャネル長方向の寸法をＬｇｘ、前記コンタクトのチャネル長方向の寸法をＬｃｘ、前記ゲート電極と前記コンタクトとのチャネル長方向の位置ズレに対する加工精度をΔＬｃｇｘ、前記ゲート電極のチャネル長方向の寸法に対する加工精度をΔＬｇｘ、前記コンタクトのチャネル長方向の寸法に対する加工精度をΔＬｃｘとしたとき、
Ｌｃｘ＞Ｌｇｘ＋ΔＬｃｘ＋ΔＬｇｘ＋２ΔＬｃｇｘ
であることが好ましい。このような構成とすると、より適切にコンタクト抵抗のばらつきを低減することができる。
前記コンタクトが、Ｗ，Ｔｉ，Ｃｏ，Ｎｉ，Ｍｏ，Ｔａ，Ｐｔのいずれかを一方の成分とするシリサイドを含んでいてもよい。
前記ボディ領域のチャネルを形成する部分が、Ｓｉ，Ｇｅ，Ｃのうちの少なくともいずれかを含んでいてもよい。
前記ゲート絶縁膜が、ＳｉＯ２，ＳｉＯＮ、Ｓｉ３Ｎ４、ＺｒＯ２、ＨｆＯ２、Ｔａ２Ｏ５のいずれかで構成されていてもよい。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
〔発明を実施するための最良の形態〕
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
（第１の実施形態）
第１図は本発明の第１の実施の形態に係る半導体装置としてのＤＴＭＯＳの構造を模式的に示す平面図、第２図は第１図のＩＩ−ＩＩ線断面図、第３図は第１図のＩＩＩ−ＩＩＩ線断面図、第４図は第１図のＩＶ−ＩＶ線断面図である。第１図は理解を容易にするために透視的に描いてある。
第１図〜第４図において、本実施形態では、半導体装置として、ｎチャネル型のＤＴＭＯＳを例示している。このＤＴＭＯＳでは、基板１の表面にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）１０２によって互いに分離された複数の素子活性領域（所定領域）１１０が形成されている。基板１は、ここでは、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板で構成され、第１図〜第４図には埋め込み絶縁膜上に形成されたＳｉ層（第５図（ａ）に符号１０３’で示す）のみが示されている。素子活性領域１１０の上には、ゲート絶縁膜３が形成され、ゲート絶縁膜３上にゲート電極Ｇが形成されている。基板１の表面直下の、平面視におけるゲート電極Ｇの両側に位置する領域にはｎ型のソース及びドレイン領域２とｐ＋領域４とがゲート電極Ｇの幅方向（Ｙ方向）に所定の間隔で並ぶようにそれぞれ形成されている。
換言すれば、本実施形態では、従来例（第１７図）と異なり、平面視において、ゲート電極Ｇは、互いに並ぶように形成されたソース及びドレイン領域２及びｐ＋領域４の外形から突出して幅方向に延びるように形成されている。なお、一対のソース及びドレイン領域２，２は、使用時に一方がソース領域となり、他方がドレイン領域となり、そのソース領域とドレイン領域との間にチャネルが形成される。また、一対のＰ＋領域４，４はゲート電極Ｇの下方で接続されていてもよく、あるいは同じ大きさの単一のｐ＋領域で構成されていてもよい。そして、ゲート電極Ｇ及びゲート絶縁膜３を覆うように層間絶縁膜５が形成されている。基板１（正確にはそのＳｉ層）はｐ型にドープされている。そして、ゲート絶縁膜３及び層間絶縁膜５を貫通して、ｐ＋領域４とゲート電極Ｇとを結ぶように第１のコンタクトホールＨ１が形成されている。そして、この第１のコンタクトホールＨ１を導電体で埋めるようにして第１のコンタクトＣ１が形成されている。これにより、基板１のボディ領域１０３とゲート電極Ｇとが単一の第１のコンタクトＣ１によって電気的に接続されている。この第１のコンタクトＣ１はゲート電極Ｇとアルミ配線（第６図（ｇ）に符号１０７で示す）とを接続するコンタクトをも兼ねている。なお、ｐ＋領域４は金属からなる第１のコンタクトＣ１と半導体からなるボディ領域１０３とをオーミックに接続するためのものである。また、符号Ｈ２及びＣ２は、それぞれ、ソース及びドレイン領域２とアルミ配線（第６図（ｇ）に符号１０７で示す）とを接続する第２のコンタクトホール及び第２のコンタクトを示す。
次に、本発明を特徴付ける第１のコンタクトＣ１とゲート電極Ｇとの接続構造を詳しく説明する。ゲート電極Ｇは、ここでは、その幅方向（チャネル幅方向）に長い矩形の平面形状を有している。また、第１のコンタクトＣ１（換言すれば第１のコンタクトホールＨ１）は、ここでは、矩形の横断面（基板１の主面に平行な断面）形状を有し、上下方向（基板１の厚み方向）に延びるように形成されている。そして、この矩形の横断面形状を有する第１のコンタクトＣ１が、矩形の平面形状を有するゲート電極Ｇに、平面視において十字状に交差（直角に交差）している。ここで、第１のコンタクトＣ１とゲート電極Ｇとは交差すればよく、その交差角は任意である。但し、十字状に交差する方が設計しやすいので好ましい。また、第１のコンタクトＣ１の平面形状は、矩形には限定されないが、少なくとも異方性を有していることが必要である。但し、矩形である方が、後述するように、第１のコンタクトＣ１の位置ズレ及び大きさ変動によるコンタクト抵抗の変動をより好適に防止できるので、好ましい。第１のコンタクトＣ１は、平面視において、ゲート電極Ｇの、両側にｐ＋領域４が存在する部位と交差するように形成されている。そして、第１のコンタクトＣ１とゲート電極Ｇとのコンタクト部分５１は、第１のコンタクトＣ１のＸ方向のある範囲に渡る部分とゲート電極Ｇの上面とによって形成され、第１のコンタクトＣ１とｐ＋領域４（ひいてはボディ領域１０３）とのコンタクト部分５２は、第１のコンタクトＣ１のＸ方向の残りの部分とｐ＋領域４の上面とによって形成される。
本実施形態では、第１のコンタクトＣ１がゲート電極Ｇに十字状に交差するので、ゲート電極Ｇの長さ（チャネル長方向の寸法）をＬｇｘ、ゲート電極Ｇの幅（チャネル幅方向の寸法）をＬｇｙ、第１のコンタクトＣ１の長さ（チャネル長方向の寸法）をＬｃｘ、第１のコンタクトＣ１の幅（チャネル幅方向の寸法）をＬｃｙとすると、下式
Ｌｇｘ＜ＬｃｘかつＬｇｙ＜Ｌｃｙ・・・（１）
を満足する必要がある。一般にゲート電極の長さＬｇｘ及びゲート電極の幅Ｌｇｙは、トランジスタの駆動力とトランジスタが用られる装置の能力によって決定されるため、第１のコンタクトＣ１のサイズに関して（１）式を満足するように設計される。
次に、以上のように構成されたＤＴＭＯＳの製造方法を説明する。第５図（ａ）〜（ｄ）及び第６図（ｅ）〜（ｇ）は、第１図の半導体装置の製造方法を模式的に示す工程別断面図である。なお、これらの図において、左側の図は第１図におけるＩＩ−ＩＩ線断面を表し、右側の図は第１図におけるＩＩＩ−ＩＩＩ線断面を表している。
まず、第５図（ａ）の工程において、ＳＯＩ基板（ボディ：１００ｎｍ，ＳｉＯ２ボックス：４００ｎｍ）１のＳｉ層１０３’にＳＴＩ  １０２によって互いに分離された素子活性領域１１０を形成し、その後、ＳＯＩ基板１の素子活性領域１１０に閾値電圧を調整するためにホウ素（Ｂ）をイオン注入し、ｐ型導電領域とする。
次に、第５図（ｂ）の工程において、ゲート絶縁膜としてＳｉＯ２からなるゲート酸化膜３（膜厚６ｎｍ）を形成し、その後、ゲート電極となるポリシリコン膜Ｇ’を３３０ｎｍの厚みに堆積し、その後、ポリシリコン膜Ｇ’をｎ型化するために燐（Ｐ）をイオン注入する。
次に、第５図（ｃ）の工程において、ゲート電極のパターンを転写させ、ドライエッチングによりポリシリコン膜Ｇ’を加工して、ゲート電極Ｇを形成する。
次に、第５図（ｄ）の工程において、第１図のソース及びドレイン領域２を形成すべき領域に、砒素（Ａｓ）のイオン注入により、エクステンションと呼ばれる浅いｎ−注入層２ａ’を形成する（第５図（ｄ））。一方、第１図のｐ＋領域４を形成すべき領域には、ホウ素（Ｂ）をイオン注入し、所定の不純物濃度を有するｐ−注入層４ａ’を形成する。
次に、第６図（ｅ）の工程において、ゲート電極Ｇの側壁を覆うようにサイドウォールと呼ばれる側壁酸化膜１０５を形成する。その後、第１図のソース及びドレイン領域を形成すべき領域においては、基板１の表面に燐（Ｐ）をイオン注入することにより、ソース及びドレイン領域２を形成するとともに、第１図のｐ＋領域を形成すべき領域においては、ホウ素（Ｂ）を高濃度にイオン注入することにより、ｐ＋領域４を形成する。なお、これにより、ゲート電極の下方にソース及びドレイン領域２並びにｐ＋領域４より低濃度の導電領域２ａ，４ａがそれぞれ形成される。但し、これらの導電領域２ａ，４ａは、本発明とは無関係であるため、第１〜第４図においては、図示を省略している。また、素子活性領域１１０のソース及びドレイン領域２（及び導電領域２ａ）を除く部分がボディ領域１０３となる。
次に、第６図（ｆ）の工程において、ゲート抵抗の低減及びコンタクト抵抗の低減を行うため、露出されたシリコン表面のシリサイド化を行う。符合１０６はシリサイド層を示す。ここでは、チタンシリサイド（ＴｉＳｉ２）を用いる。この他、例えば、Ｗ，Ｃｏ，Ｎｉ，Ｍｏ，Ｔａ，Ｐｔのいずれかを一方の成分とするシリサイドを用いることができる。次いで、酸化膜からなる層間絶縁膜を所定の厚みに堆積し、その後、コンタクトホールのパターンを転写させ、ドライエッチングにより第１、第２のコンタクトホールＨ１，Ｈ２を形成する。ここで、一般に酸化膜のドライエッチングではＣＦ４、ＣＨＦ３系ガスを用いることによりポリシリコンに対して十分な選択比を得ることができる。従って、ゲート電極Ｇとボディ領域１０３と接続する第１のコンタクトホールＨ１においては、ゲート電極Ｇを構成するポリシリコンをほとんどエッチングすることなく、第６図（ｆ）に示すように、その内部にゲート電極Ｇが位置するように第１のコンタクトホールＨ１形成することが可能である。本実施形態では、平面視において、ポリシリコンからなるゲート電極Ｇと十字型に交差するように第１のコンタクトホールＨ１を形成するため、このような工夫が必要とされる。
次に、第６図（ｇ）の工程において、Ｗ−ＣＶＤ法を用いて、第１、第２のコンタクトホールＨ１，Ｈ２内をタングステン（Ｗ）で埋め込み、それにより、第１、第２のコンタクトＣ１，Ｃ２をそれぞれ形成する。その後、第１、第２のコンタクトＣ１，Ｃ２の上端に接続するようにアルミ配線１０７を形成する。これによりＤＴＭＯＳが完成する。
次に、以上のように構成され作製されたＤＴＭＯＳの作用効果を詳しく説明する。
第７図（ａ），（ｂ）及び第８図（ａ），（ｂ）は、本実施形態のＤＴＭＯＳにおけるゲート電極と第１のコンタクトとの位置関係を示す平面図であって、
第７図（ａ），（ｂ）は第１のコンタクトの位置がＸ方向にズレた場合を示す図、第８図（ａ），（ｂ）は第１のコンタクトの位置がＹ方向にズレた場合を示す図である。
第７図（ａ），（ｂ）及び第８図（ａ），（ｂ）から明らかなように、本実施形態のＤＴＭＯＳでは、ゲート電極Ｇと第１のコンタクトＣ１とのコンタクト面積Ａ２は、第１のコンタクトＣ１の位置がＸ方向及びＹ方向のいずれにズレた場合でも、
Ｌｇｘ×Ｌｃｙ
となっており、従って、第１のコンタクトＣ１の位置ズレによらず、一定に保たれている。
一方、第１のコンタクトＣ１とボディ領域１０３（ｐ＋領域４）とのコンタクト部分に注目すると、当該コンタクト部分はゲート電極Ｇを中心にその両側に分割されている。第１のコンタクトＣ１がゲート電極Ｇに対し、＋Ｘ方向（図面右方向）に位置ズレした場合、ゲート電極Ｇの−Ｘ方向に位置するコンタクト部分は、面積が減少するが、その減少分を補うように、ゲート電極Ｇの＋Ｘ方向に位置するコンタクト部分の面積が増加するため、第１のコンタクトＣ１のボディ領域１０３に対するコンタクト面積Ａ１は、
（Ｌｃｘ−Ｌｇｘ）×Ｌｃｙ
となる。
また、第１のコンタクトＣ１がゲート電極Ｇに対し、−Ｘ方向（図面左方向）位置ズレた場合にも同様に、第１のコンタクトＣ１のボディ領域１０３に対するコンタクト面積Ａ１が一定となる。
さらに、第１のコンタクトＣ１がゲート電極Ｇに対し、Ｙ方向に位置ズレした場合には、第８図（ａ），（ｂ）に示すように、第１のコンタクトＣ１のボディ領域１０３に対するコンタクト面積Ａ１は、その位置ズレの影響を受けないので、一定（（Ｌｃｘ−Ｌｇｘ）×Ｌｃｙ）であることは明らかである。
よって、本実施形態によれば、第１のコンタクトＣ１のゲート電極Ｇに対する位置ズレが発生しても、第１のコンタクトＣ１のゲート電極Ｇ及びボディ領域１０３に対するコンタクト面積Ａ２，Ａ１が一定に保たれるため、そのコンタクト抵抗が一定に維持される。その結果、第１のコンタクトＣ１のコンタクト抵抗のバラツキを抑制することが可能となる。
なお、本実施形態ではＳＯＩ基板上に形成したＤＴＭＯＳについて示したが、ＳＯＩ基板を用いず、バルク基板を用いた場合にも同様の効果が得られることは言うまでもない。
また、ボディ領域１０３のチャネル領域は、本実施形態ではＳｉで構成したが、Ｇｅ及びＣのいずれか又は双方を含むヘテロ接合層で構成してもよい。また、このチャネル領域は、本実施形態では、Ｐ型導電領域で構成したが、アンドープの半導体領域で構成してもよい。
また、ゲート絶縁膜３は、本実施形態では、ＳｉＯ２で構成したが、例えば、ＳｉＯＮ、Ｓｉ３Ｎ４、ＺｒＯ２、ＨｆＯ２、Ｔａ２Ｏ５のいずれかで構成してもよい。
また、本実施形態では、ｎチャネル型のＤＴＭＯＳに本発明を適用したが、ｐチャネル型のＤＴＭＯＳにも同様に本発明を適用できる。
（第２の実施の形態）
第９図は本発明の第２の実施の形態のコンタクト等の位置ズレの許容範囲を考慮した半導体装置としてのＤＴＭＯＳの構造を模式的に示す平面図、第１０図は第９図のＸ−Ｘ線断面図、第１１図は第９図のＸＩ−ＸＩ線断面図、第１２図は第９図のＸＩＩ−ＸＩＩ線断面図である。また、第１３図は本発明の第２の実施の形態のコンタクト等の大きさ変動の許容範囲を考慮した半導体装置としてのＤＴＭＯＳの構造を模式的に示す平面図、第１４図は第１３図のＸＩＶ−ＸＩＶ線断面図、第１５図は第１３図のＸＶ−ＸＶ線断面図、第１６図は第１３図のＸＶＩ−ＸＶＩ線断面図である。第９図〜第１６図において、第１図〜第４図と同一符号は、同一又は相当する部分を示す。
本実施形態は、第１の実施形態のＤＴＭＯＳにおいて、第１のコンタクト及びゲート電極の位置ズレ及び大きさ変動に対する許容範囲を示したものである。
すなわち、半導体デバイスの製造過程では、基板にマスクパターンを転写する工程で位置ズレが必ず発生する。位置ズレ量は、製造装置の性能及び使用状況に依存する値であり、製造工場においては一定の範囲内に収まるように装置管理がなされていることは、従来技術の説明において述べた。そこで、位置ズレが発生した場合においても第１のコンタクトＣ１がゲート電極Ｇと十字状に交差するためには、Ｘ方向に関しては、第１のコンタクトＣ１の長さについて、位置ズレに相当するマージンを確保しておく必要がある。また、Ｙ方向に関しては、ゲート電極Ｇの幅について、位置ズレに相当するマージンを確保しておく必要がある。
これを、以下、具体的に説明する。
［位置ズレに対する許容範囲］
第９図〜第１２図において、第１のコンタクトＣ１がゲート電極Ｇに対して、Ｘ方向及びＹ方向に装置管理許容値の範囲内で最大に位置ズレを起こした場合、すなわち、ワーストケースを考える。ここでは、＋Ｘ方向及び＋Ｙ方向に位置ズレを起こしたものと仮定する。
また、ゲート電極の長さをＬｇｘ、ゲート電極の幅をＬｇｙ、第１のコンタクトＣ１の長さをＬｃｘ、第１のコンタクトＣ１の幅をＬｃｙ、第１のコンタクトＣ１のゲート電極Ｇに対するＸ方向の最大位置ズレ量をΔＬｃｇｘ、第１のコンタクトＣ１のゲート電極Ｇに対するＹ方向の最大位置ズレ量をΔＬｃｇｙとする。
この場合、第１のコンタクトＣ１とゲート電極Ｇとの十字状のコンタクトを満足するには、第１のコンタクトＣ１のサイズが、片側で、長さにつきΔＬｃｇｘ、幅につきΔＬｃｇｙのマージンを有すれば良い。実際には、両側にマージンが必要であるので、下式を満足すれば良い。
Ｌｃｘ＞Ｌｇｘ＋２ΔＬｃｇｘ・・・（２）
Ｌｇｙ＞Ｌｃｙ＋２ΔＬｃｇｙ・・・（３）
換言すれば、ΔＬｃｇｘ及びΔＬｃｇｙを、第１のコンタクトＣ１のゲート電極Ｇに対するＸ方向及びＹ方向の位置ズレに対する加工精度としたとき、（２）式及び（３）式を満足するように、第１のコンタクトＣ１のサイズを設計すれば良い。
［大きさ変動に対する許容範囲］
Ｘ方向の大きさ変動に対する許容範囲とＹ方向の大きさ変動に対する許容範囲とに分けて説明する。
＜Ｘ方向の大きさ変動に対する許容範囲＞
第１３図〜第１６図において、ここでは、第１のコンタクトＣ１が装置管理許容値の範囲内でＸ方向に最も小さくなり、ゲート電極Ｇが装置管理許容値の範囲内でＸ方向に最も大きくなった場合、すなわち、ワーストケースを考える。ここで、第１のコンタクトＣ１のＸ方向の最大大きさ変動量をΔＬｃｘ、ゲート電極ＧのＸ方向の最大大きさ変動量をΔＬｇｘとすると、これらの片側の最大大きさ変動量は、それぞれ、ΔＬｃｘ／２及びΔＬｇｘ／２となる。
この場合、第１のコンタクトＣ１とゲート電極Ｇとの十字状のコンタクトを満足するには、変動後の第１のコンタクトＣ１の長さが、変動後のゲート電極Ｇの長さを上回れば良いので、下式を満足すれば良い。
Ｌｃｘ−ΔＬｃｘ＞Ｌｇｘ＋ΔＬｇｘ
すなわち、
Ｌｃｘ＞Ｌｇｘ＋ΔＬｇｘ＋ΔＬｃｘ・・・（４）
位置ズレをも考慮すると、
Ｌｃｘ＞Ｌｇｘ＋ΔＬｇｘ＋ΔＬｃｘ＋２ΔＬｃｇｘ・・・（５）
となる。
＜Ｙ方向の大きさ変動に対する許容範囲＞
第１３図〜第１６図において、ここでは、第１のコンタクトＣ１が装置管理許容範囲内でＹ方向に最も大きくなり、ゲート電極Ｇが装置管理許容範囲内でＹ方向に最も小さくなった場合、すなわち、ワーストケースを考える。ここで、第１のコンタクトＣ１のＹ方向の最大大きさ変動量をΔＬｃｙ、ゲート電極ＧのＹ方向の最大大きさ変動量をΔＬｇｙとすると、これらの片側の最大大きさ変動量は、それぞれ、ΔＬｃｙ／２及びΔＬｇｙ／２となる。
この場合、第１のコンタクトＣ１とゲート電極Ｇとの十字状のコンタクトを満足するには、変動後のゲート電極Ｇの幅が、変動後の第１のコンタクトＣ１の幅を上回れば良いので、下式を満足すれば良い。
Ｌｇｙ＞Ｌｃｙ＋ΔＬｇｙ＋ΔＬｃｙ・・・（６）
位置ズレをも考慮すると、
Ｌｇｙ＞Ｌｃｙ＋ΔＬｇｙ＋ΔＬｃｙ＋２ΔＬｃｇｙ・・・（７）
となる。
換言すれば、ΔＬｇｘ、ΔＬｇｙ、ΔＬｃｘ及びΔＬｃｙを、それぞれ、ゲート電極Ｇ及び第１のコンタクトＣ１のＸ方向及びＹ方向の大きさ変動に対する加工精度としたとき、（４）〜（７）式を満足するように、第１のコンタクトＣ１のサイズを設計すれば良い。
以上に説明したように、本実施形態によれば、上記の式（２）〜（７）を満足するように第１のコンタクトＣ１及びゲート電極Ｇの大きさを決定することにより、位置ズレ及び大きさ変動によるコンタクト抵抗のバラツキを適切に抑制することが可能である。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
〔産業上の利用の可能性〕
本発明に係る半導体装置は、携帯情報端末装置に用いられるトランジスタとして有用である。
【図面の簡単な説明】
第１図は本発明の第１の実施の形態に係る半導体装置としてのＤＴＭＯＳの構造を模式的に示す平面図である。
第２図は第１図のＩＩ−ＩＩ線断面図である。
第３図は第１図のＩＩＩ−ＩＩＩ線断面図である。
第４図は第１図のＩＶ−ＩＶ線断面図である。
第５図（ａ）〜（ｄ）は、第１図の半導体装置の製造方法を模式的に示す工程別断面図である。
第６図（ｅ）〜（ｇ）は、第１図の半導体装置の製造方法を模式的に示す工程別断面図である。
第７図（ａ），（ｂ）は、本発明の第１の実施形態のＤＴＭＯＳにおけるゲート電極と第１のコンタクトとの位置関係を示す図であって、第１のコンタクトの位置がＸ方向にズレた場合を示す平面図である。
第８図（ａ），（ｂ）は、本発明の第１の実施形態のＤＴＭＯＳにおけるゲート電極と第１のコンタクトとの位置関係を示す図であって、第１のコンタクトの位置がＹ方向にズレた場合を示す平面図である。
第９図は本発明の第２の実施の形態のコンタクト等の位置ズレの許容範囲を考慮した半導体装置としてのＤＴＭＯＳの構造を模式的に示す平面図である。
第１０図は第９図のＸ−Ｘ線断面図である。
第１１図は第９図のＸＩ−ＸＩ線断面図である。
第１２図は第９図のＸＩＩ−ＸＩＩ線断面図である。
第１３図は本発明の第２の実施の形態のコンタクト等の大きさ変動の許容範囲を考慮した半導体装置としてのＤＴＭＯＳの構造を模式的に示す平面図である。
第１４図は第１３図のＸＩＶ−ＸＩＶ線断面図である。
第１５図は第１３図のＸＶ−ＸＶ線断面図である。
第１６図は第１３図のＸＶＩ−ＸＶＩ線断面図である。
第１７図は従来のＤＴＭＯＳにおけるゲート電極とボディ領域との接続構造を模式的に示す平面図である。
第１８図は第１７図のＸＶＩＩＩ−ＸＶＩＩＩ線断面図である。
第１９図は第１７図のＸＩＸ−ＸＩＸ線断面図である。
第２０図は第１７図のＸＸ−ＸＸ線断面図である。
第２１図（ａ），（ｂ）は、従来のＤＴＭＯＳにおけるゲート電極と第１のコンタクトとの位置関係を示す平面図であって、第１のコンタクトの位置がＸ方向にズレた場合を示す図である。
第２２図（ａ），（ｂ）は、従来のＤＴＭＯＳにおけるゲート電極と第１のコンタクトとの位置関係を示す平面図であって、第１のコンタクトの位置がＹ方向にズレた場合を示す図である。
参照符号一覧表
１  半導体基板
２  ソース及びドレイン領域
３  ゲート絶縁膜
４  ｐ＋領域
５  層間絶縁膜
５１  ゲート電極に対するコンタクト部分
５２  ボディ領域に対するコンタクト部分
１００  基板
１０１  埋め込み絶縁膜
１０２  ＳＴＩ
１０３  ボディ領域
１０５  側壁酸化膜
１０６  シリサイド層
１０７  アルミ配線
１１０  素子活性領域
Ａ１  ボディ領域に対するコンタクト面積
Ａ２  ゲート電極に対するコンタクト面積
Ｃ１  第１のコンタクト
Ｃ２  第２のコンタクト
Ｇ  ゲート電極
Ｈ１  第１のコンタクトホール
Ｈ２  第２のコンタクトホール
Ｌｇｘ  ゲート電極のチャンネル長方向の寸法
Ｌｇｙ  ゲート電極のチャンネル幅方向の寸法
Ｌｃｘ  第１のコンタクトのチャンネル長方向の寸法
Ｌｃｙ  第１のコンタクトのチャンネル幅方向の寸法
ΔＬｃｇｘ  チャネル長方向の位置ズレに対する加工精度
ΔＬｃｇｙ  チャネル幅方向の位置ズレに対する加工精度
ΔＬｃｘ  コンタクトのチャネル長方向の寸法の加工精度
ΔＬｃｙ  コンタクトのチャネル幅方向の寸法の加工精度
ΔＬｇｘ  ゲート電極のチャネル長方向の寸法の加工精度
ΔＬｇｙ  ゲート電極のチャネル幅方向の寸法の加工精度
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成15年11月11日(2003.11.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の所定領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、前記所定領域の平面視における前記ゲート電極の両側に位置する部分にそれぞれ形成されたソース領域及びドレイン領域と、前記所定領域のうちの前記ソース領域及びドレイン領域を除く領域からなるボディ領域と、前記ゲート電極と前記ボディ領域とを電気的に接続するコンタクトとを備え、
前記コンタクトの前記ゲート電極への接続部分が、平面視において該ゲート電極に交差するように形成されている、半導体装置。
【請求項２】
前記コンタクトの前記ゲート電極への接続部分が、平面視において該ゲート電極に十字状に交差するように形成されている、請求項１記載の半導体装置。
【請求項３】
前記ゲート電極が平面視において前記ソース領域及びドレイン領域の外に延出するように形成され、前記ゲート電極の延出部分を内部に包んで上下方向に延びるように前記コンタクトが形成されている、請求項１記載の半導体装置。
【請求項４】
前記ゲート電極の延出部分が内部に位置しかつ前記ゲート絶縁膜を貫通して前記ボディ領域から上方に延びるようにコンタクトホールが形成され、該コンタクトホールを埋める導電体で前記コンタクトが構成されている、請求項１記載の半導体装置。
【請求項５】
前記ゲート電極のチャネル長方向の寸法をＬgx、前記コンタクトのチャネル長方向の寸法をＬcx、前記ゲート電極と前記コンタクトとのチャネル長方向の位置ズレに対する加工精度をΔＬcgxとしたとき、
Ｌcx＞Ｌgx＋２ΔLcgx
である、請求項１記載の半導体装置。
【請求項６】
前記ゲート電極のチャネル長方向の寸法をＬgx、前記コンタクトのチャネル長方向の寸法をＬcx、前記ゲート電極と前記コンタクトとのチャネル長方向の位置ズレに対する加工精度をΔＬcgx、前記ゲート電極のチャネル長方向の寸法に対する加工精度をΔＬgx、前記コンタクトのチャネル長方向の寸法に対する加工精度をΔＬcxとしたとき、
Ｌcx＞Ｌgx＋ΔＬcx＋ΔＬgx＋２ΔLcgx
である、請求項１記載の半導体装置。
【請求項７】
前記コンタクトが、Ｗ，Ｔｉ，Ｃｏ，Ｎｉ，Ｍｏ，Ｔａ，Ｐｔのいずれかを一方の成分とするシリサイドを含む、請求項１記載の半導体装置。
【請求項８】
前記ボディ領域のチャネルを形成する部分が、Ｓｉ，Ｇｅ，Ｃのうちの少なくともいずれかを含む、請求項１記載の半導体装置。
【請求項９】
前記ゲート絶縁膜が、ＳｉＯ２，ＳｉＯＮ、Ｓｉ３Ｎ４、ＺｒＯ２、ＨｆＯ２、Ｔａ２Ｏ５のいずれかで構成されている、請求項１記載の半導体装置。
【請求項１０】
半導体基板の所定領域の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記所定領域の平面視における前記ゲート電極の両側に位置する部分にそれぞれソース領域及びドレイン領域を形成する工程と、前記所定領域のうちの前記ソース領域及びドレイン領域を除く領域からなるボディ領域と前記ゲート電極とを電気的に接続するコンタクトを形成する工程とを有し、
前記コンタクトの前記ゲート電極への接続部分を、平面視において該ゲート電極に交差するように形成する、半導体装置の製造方法。
【請求項１１】
前記コンタクトの前記ゲート電極への接続部分を、平面視において該ゲート電極に十字状に交差するように形成する、請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記ゲート電極を平面視において前記ソース領域及びドレイン領域の外に延出するように形成し、前記ゲート電極の延出部分を内部に包んで上下方向に延びるように前記コンタクトを形成する、請求項１０記載の半導体装置の製造方法。
【請求項１３】
前記ゲート電極の延出部分が内部に位置しかつ前記ゲート絶縁膜を貫通して前記ボディ領域から上方に延びるようにコンタクトホールを形成し、該コンタクトホールを埋める導電体で前記コンタクトを構成する、請求項１０記載の半導体装置の製造方法。
【請求項１４】
前記ゲート電極のチャネル長方向の寸法をＬgx、前記コンタクトのチャネル長方向の寸法をＬcx、前記ゲート電極と前記コンタクトとのチャネル長方向の位置ズレに対する加工精度をΔＬcgxとしたとき、
Ｌcx＞Ｌgx＋２ΔLcgx
である、請求項１０記載の半導体装置の製造方法。
【請求項１５】
前記ゲート電極のチャネル長方向の寸法をＬgx、前記コンタクトのチャネル長方向の寸法をＬcx、前記ゲート電極と前記コンタクトとのチャネル長方向の位置ズレに対する加工精度をΔＬcgx、前記ゲート電極のチャネル長方向の寸法に対する加工精度をΔＬgx、前記コンタクトのチャネル長方向の寸法に対する加工精度をΔＬcxとしたとき、
Ｌcx＞Ｌgx＋ΔＬcx＋ΔＬgx＋２ΔLcgx
である、請求項１０記載の半導体装置の製造方法。
【請求項１６】
前記コンタクトが、Ｗ，Ｔｉ，Ｃｏ，Ｎｉ，Ｍｏ，Ｔａ，Ｐｔのいずれかを一方の成分とするシリサイドを含む、請求項１０記載の半導体装置の製造方法。
【請求項１７】
前記ボディ領域のチャネルを形成する部分が、Ｓｉ，Ｇｅ，Ｃのうちの少なくともいずれかを含む、請求項１０記載の半導体装置の製造方法。
【請求項１８】
前記ゲート絶縁膜が、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４、ＺｒＯ２、ＨｆＯ２、Ｔａ２Ｏ５のいずれかで構成されている、請求項１０記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】  明細書
【技術分野】
【０００１】
本発明は、閾値電圧を動的に変化させることによって低い電源電圧で動作する半導体装置に関する。
【背景技術】
【０００２】
近年、携帯電話に代表される携帯情報端末装置が広く使用されている。このような携帯装置は一般的に電池により駆動されるため、低消費電力化が強く望まれている。
【０００３】
高速動作を犠牲にすることなく低消費電力化を実現するためには、閾値電圧を下げて電源電圧を低減するとともに、ドレイン飽和電流を増加させて駆動力を維持する必要がある。
【０００４】
このような問題を解決するデバイスとして、低電圧時にもリーク電流が小さくかつ、高駆動能力を有するＤＴＭＯＳ(Dynamic Threshold Voltage MOSFET)が提案されている（非特許文献１参照）。このＤＴＭＯＳは、ゲート電極とボディ領域とが電気的に接続されているという特徴を有する。このようにゲートとボディが短絡された状態でゲートに電圧を印加すると、基板活性領域にゲート電圧と同じ大きさの順方向バイアス電圧が印加されることになる。これにより、ゲートオフ時には通常のトランジスタと同じ状態であり、ゲートオン時にはゲート印加電圧の増大にともなって基板が順方向にバイアスされていくため、閾値が低下する。この効果により、実効的なゲート印加電圧の増加が生じ、ゲートオーバードライブ効果が得られ、大きな駆動力を実現できる。
【非特許文献１】
F. Assaderaghi et. al., "A Dynamic Threshold Voltage MOSFET(DTMOS) for Ultra-Low Voltage Operation," IEDM94 Ext. Abst. p.809。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、ＤＴＭＯＳ製作時に課題となるのがゲート電極とボディ領域との接続方法である。
【０００６】
図１７は従来のＤＴＭＯＳにおけるゲート電極とボディ領域との接続構造を模式的に示す平面図、図１８は図１７のXVIII−XVIII線断面図、図１９は図１７のXIX−XIX線断面図、図２０は図１７のXX−XX線断面図である。
【０００７】
図１７〜図２０において、このＤＴＭＯＳ（ここではｎチャネル型）では、半導体基板（以下、基板という）１の素子活性領域１１０の上にゲート絶縁膜３が形成され、ゲート絶縁膜３上にゲート電極Ｇが形成されている。基板１の表面直下の、平面視におけるゲート電極Ｇの両側に位置する領域にはｎ型のソース及びドレイン領域２がそれぞれ形成されている。そして、ゲート電極Ｇ及びゲート絶縁膜３を覆うように層間絶縁膜５が形成されている。基板１はｐ型にドープされ、基板１の表面直下の、平面視におけるゲート電極Ｇの幅方向の端の下方の領域に、ｐ型不純物の高濃度領域（以下、ｐ＋領域という）４が形成され、ゲート絶縁膜３及び層間絶縁膜５を貫通して、このｐ＋領域４とゲート電極Ｇの幅方向の端部とを結ぶように第１のコンタクトホールＨ１が形成されている。そして、この第１のコンタクトホールＨ１を導電体で埋めるようにして第１のコンタクトＣ１が形成されている。これにより、基板１の素子活性領域１１０のうちのソース及びドレイン領域２，２を除く領域（従って、ｐ＋領域４を含む。以下、ボディ領域という。）１０３とゲート電極Ｇとが電気的に接続されている。なお、符号Ｈ２及びＣ２は、それぞれ、ソース及びドレイン領域２と図示されないアルミ配線とを接続する第２のコンタクトホール及び第２のコンタクトを示す。また、本明細書では、図１７に示すように、チャネル長方向（ゲート電極の長さ方向）をＸ方向、チャネル幅方向（ゲート電極の幅方向）をＹ方向という。
【０００８】
この構造は、プロセスの変更無しで実現可能であることに加え、単一の第１のコンタクトＣ１を有することから素子面積の増加を抑えることができるという特徴を有する。
【０００９】
しかし、この単一の第１のコンタクトＣ１によるゲート電極Ｇとボディ領域１０３との間の接続構造では、ゲート電極Ｇと第１のコンタクトＣ１との間における位置ズレ及び大きさのズレによってコンタクト面積が変化するため、コンタクト抵抗のバラツキを生じることが問題となっている。
【００１０】
コンタクト抵抗はアナログ回路においてCR遅延の成分を決める非常に重要なパラメータであり、そのバラツキは素子特性のバラツキを生じるだけではなく、回路設計に大きな支障をきたす。そのため、コンタクト抵抗のバラツキは極限まで小さく抑制することが必要とされる。
【００１１】
図２１(a),(b)及び図２２(a),(b)は、この従来のＤＴＭＯＳにおけるゲート電極と第１のコンタクトとの位置関係を示す平面図であって、図２１(a),(b)は第１のコンタクトの位置がＸ方向にズレた場合を示す図、図２２(a),(b)は第１のコンタクトの位置がＹ方向にズレた場合を示す図である。
【００１２】
図１７及び図２０に示すように、第１のコンタクトホールＨ１は、平面視において、ゲート電極Ｇとｐ＋領域４とに跨るように形成されている。図２０において、符号５１が第１のコンタクトＣ１とゲート電極Ｇとのコンタクト部分を示し、符号５２が第１のコンタクトＣ１とｐ＋領域４（ひいてはボディ領域１０３）とのコンタクト部分を示す。図２１(a),(b)から明らかなように、第１のコンタクトＣ１がX方向にズレた場合には、第１のコンタクトＣ１のゲート電極Ｇ及びボディ領域１０３に対するコンタクト部分の面積（以下、コンタクト面積という）は変化しない。しかし、図２２(a)から明らかなように、第１のコンタクトＣ１がＹ方向においてゲート電極Ｇの中心から遠ざかる方向（以下、＋Ｙ方向という）にズレた場合、第１のコンタクトＣ１とボディ領域１０３とのコンタクト面積Ａ１が増加するの対し、第１のコンタクトＣ１とゲート電極Ｇとのコンタクト面積Ａ２が減少する。従って、第１のコンタクトＣ１が＋Y方向にズレると、そのボディ領域１０３に対するコンタクト抵抗は減少し、逆にそのゲート電極Ｇに対するコンタクト抵抗は増加する。一方、第１のコンタクトC１がＹ方向においてゲート電極Ｇの中心に近づく方向（以下、−Ｙ方向という）にズレた場合、第１のコンタクトＣ１とボディ領域１０３とのコンタクト面積Ａ１が減少するの対し、第１のコンタクトＣ１とゲート電極Ｇとのコンタクト面積Ａ２が増加する。従って、第１のコンタクトＣ１が−Y方向にズレると、そのボディ領域に対するコンタクト抵抗は増加し、逆にそのゲート電極Ｇに対するコンタクト抵抗は減少する。このように、従来の構造では第１のコンタクトＣ１のY方向における位置ズレに対してコンタクト抵抗がばらついてしまう。
【００１３】
しかしながら、基板加工時における第１のコンタクトＣ１の位置ズレ及び大きさ変動は、半導体装置の生産時に必ず生じる本質的な問題であり、回避できない問題である。このような位置ズレ及び大きさ変動は、主に半導体基板にパターンを転写する際のリソグラフィ工程に起因して発生する。リソグラフィ工程に起因する位置ズレ及び大きさ変動は、リソグラフィ装置の性能及び使用環境で決まるため、避けられない問題となっている。製造工場においては、リソグラフィ工程時の位置ズレ及び大きさ変動は厳しく管理がなされている。具体的な数値例を挙げると、光源にｉ線を用いたリソグラフィー装置では、位置ズレ量：±０．１５μｍ程度、大きさ変動量：最小サイズの２０％程度、光源にＫｒＦを用いたリソグラフィー装置では、位置ズレ量：±０．１０μｍ程度、大きさ変動量：最小サイズの１０％程度で管理がなされている。
【００１４】
本発明は上記のような課題を解決するためになされたもので、ゲート電極とボディ領域とを接続するコンタクトの位置ズレ及び大きさ変動によるコンタクト抵抗のばらつきを低減することが可能な半導体装置及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明に係る半導体装置及びその製造方法は、半導体基板の所定領域の上にゲート絶縁膜を形成し、前記ゲート絶縁膜の上にゲート電極を形成し、前記所定領域の平面視における前記ゲート電極の両側に位置する部分にそれぞれソース領域及びドレイン領域を形成し、前記所定領域のうちの前記ソース領域及びドレイン領域を除く領域からなるボディ領域と前記ゲート電極とを電気的に接続するコンタクトを形成し、前記コンタクトの前記ゲート電極への接続部分を、平面視において該ゲート電極に交差するように形成する。このような構成とすると、ゲート電極の幅方向におけるコンタクトのゲート電極に対する位置ズレが発生しても、コンタクトのゲート電極に対するコンタクト面積が変化しないので、その分、コンタクトのゲート電極に対するコンタクト抵抗を低減することができる。
【００１６】
前記コンタクトの前記ゲート電極への接続部分を、平面視において該ゲート電極に十字状に交差するように形成してもよい。
【００１７】
前記ゲート電極を平面視において前記ソース領域及びドレイン領域の外に延出するように形成し、前記ゲート電極の延出部分を内部に包んで上下方向に延びるように前記コンタクトを形成してもよい。このような構成とすると、位置ズレが発生したときに、コンタクトのゲート電極に対するコンタクト面積の変化を相殺するように、コンタクトのボディ領域に対するコンタクト面積が変化するので、好適にコンタクト抵抗のばらつきを低減することができる。
【００１８】
前記ゲート電極の延出部分が内部に位置しかつ前記ゲート絶縁膜を貫通して前記ボディ領域から上方に延びるようにコンタクトホールを形成し、該コンタクトホールを埋める導電体で前記コンタクトを構成してもよい。
【００１９】
前記ゲート電極のチャネル長方向の寸法をＬgx、前記コンタクトのチャネル長方向の寸法をＬcx、前記ゲート電極と前記コンタクトとのチャネル長方向の位置ズレに対する加工精度をΔＬcgxとしたとき、
Ｌcx＞Ｌgx＋２ΔLcgx
であることが好ましい。このような構成とすると、適切にコンタクト抵抗を低減することができる。
【００２０】
前記ゲート電極のチャネル長方向の寸法をＬgx、前記コンタクトのチャネル長方向の寸法をＬcx、前記ゲート電極と前記コンタクトとのチャネル長方向の位置ズレに対する加工精度をΔＬcgx、前記ゲート電極のチャネル長方向の寸法に対する加工精度をΔＬgx、前記コンタクトのチャネル長方向の寸法に対する加工精度をΔＬcxとしたとき、
Ｌcx＞Ｌgx＋ΔＬcx＋ΔＬgx＋２ΔLcgx
であることが好ましい。このような構成とすると、より適切にコンタクト抵抗のばらつきを低減することができる。
【００２１】
前記コンタクトが、Ｗ，Ｔｉ，Ｃｏ，Ｎｉ，Ｍｏ，Ｔａ，Ｐｔのいずれかを一方の成分とするシリサイドを含んでいてもよい。
【００２２】
前記ボディ領域のチャネルを形成する部分が、Ｓｉ，Ｇｅ，Ｃのうちの少なくともいずれかを含んでいてもよい。
前記ゲート絶縁膜が、ＳｉＯ２，ＳｉＯＮ、Ｓｉ３Ｎ４、ＺｒＯ２、ＨｆＯ２、Ｔａ２Ｏ５のいずれかで構成されていてもよい。
【発明の効果】
【００２３】
本発明は、以上に説明したような構成を有し、ゲート電極とボディ領域とを接続するコンタクトの位置ズレ及び大きさ変動によるコンタクト抵抗のばらつきを低減することが可能な半導体装置及びその製造方法を提供できるという効果を奏する。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
（第１の実施形態）
図１は本発明の第１の実施の形態に係る半導体装置としてのＤＴＭＯＳの構造を模式的に示す平面図、図２は図１のII−II線断面図、図３は図１のIII−III線断面図、図４は図１のIV−IV線断面図である。図１は理解を容易にするために透視的に描いてある。
図１〜図４において、本実施形態では、半導体装置として、ｎチャネル型のＤＴＭＯＳを例示している。このＤＴＭＯＳでは、基板１の表面にSTI（Shallow Trench Isolation）１０２によって互いに分離された複数の素子活性領域（所定領域）１１０が形成されている。基板１は、ここでは、SOI(Silicon On Insulator)基板で構成され、図１〜図４には埋め込み絶縁膜上に形成されたＳｉ層（図５(a)に符号１０３’で示す）のみが示されている。素子活性領域１１０の上には、ゲート絶縁膜３が形成され、ゲート絶縁膜３上にゲート電極Ｇが形成されている。基板１の表面直下の、平面視におけるゲート電極Ｇの両側に位置する領域にはｎ型のソース及びドレイン領域２とｐ＋領域４とがゲート電極Ｇの幅方向（Ｙ方向）に所定の間隔で並ぶようにそれぞれ形成されている。
【００２５】
換言すれば、本実施形態では、従来例（図１７）と異なり、平面視において、ゲート電極Ｇは、互いに並ぶように形成されたソース及びドレイン領域２及びｐ＋領域４の外形から突出して幅方向に延びるように形成されている。なお、一対のソース及びドレイン領域２，２は、使用時に一方がソース領域となり、他方がドレイン領域となり、そのソース領域とドレイン領域との間にチャネルが形成される。また、一対のｐ＋領域４，４はゲート電極Ｇの下方で接続されていてもよく、あるいは同じ大きさの単一のｐ＋領域で構成されていてもよい。そして、ゲート電極Ｇ及びゲート絶縁膜３を覆うように層間絶縁膜５が形成されている。基板１（正確にはそのＳｉ層）はｐ型にドープされている。そして、ゲート絶縁膜３及び層間絶縁膜５を貫通して、ｐ＋領域４とゲート電極Ｇとを結ぶように第１のコンタクトホールＨ１が形成されている。そして、この第１のコンタクトホールＨ１を導電体で埋めるようにして第１のコンタクトＣ１が形成されている。これにより、基板１のボディ領域１０３とゲート電極Ｇとが単一の第１のコンタクトＣ１によって電気的に接続されている。この第１のコンタクトＣ１はゲート電極Ｇとアルミ配線（図６(g)に符号１０７で示す）とを接続するコンタクトをも兼ねている。なお、ｐ＋領域４は金属からなる第１のコンタクトＣ１と半導体からなるボディ領域１０３とをオーミックに接続するためのものである。また、符号Ｈ２及びＣ２は、それぞれ、ソース及びドレイン領域２とアルミ配線（図６(g)に符号１０７で示す）とを接続する第２のコンタクトホール及び第２のコンタクトを示す。
【００２６】
次に、本発明を特徴付ける第１のコンタクトＣ１とゲート電極Ｇとの接続構造を詳しく説明する。ゲート電極Ｇは、ここでは、その幅方向（チャネル幅方向）に長い矩形の平面形状を有している。また、第１のコンタクトＣ１（換言すれば第１のコンタクトホールＨ１）は、ここでは、矩形の横断面（基板１の主面に平行な断面）形状を有し、上下方向（基板１の厚み方向）に延びるように形成されている。そして、この矩形の横断面形状を有する第１のコンタクトＣ１が、矩形の平面形状を有するゲート電極Ｇに、平面視において十字状に交差（直角に交差）している。ここで、第１のコンタクトＣ１とゲート電極Ｇとは交差すればよく、その交差角は任意である。但し、十字状に交差する方が設計しやすいので好ましい。また、第１のコンタクトＣ１の平面形状は、矩形には限定されないが、少なくとも異方性を有していることが必要である。但し、矩形である方が、後述するように、第１のコンタクトＣ１の位置ズレ及び大きさ変動によるコンタクト抵抗の変動をより好適に防止できるので、好ましい。第１のコンタクトＣ１は、平面視において、ゲート電極Ｇの、両側にｐ＋領域４が存在する部位と交差するように形成されている。そして、第１のコンタクトＣ１とゲート電極Ｇとのコンタクト部分５１は、第１のコンタクトＣ１のＸ方向のある範囲に渡る部分とゲート電極Ｇの上面とによって形成され、第１のコンタクトＣ１とｐ＋領域４（ひいてはボディ領域１０３）とのコンタクト部分５２は、第１のコンタクトＣ１のＸ方向の残りの部分とｐ＋領域４の上面とによって形成される。
【００２７】
本実施形態では、第１のコンタクトＣ１がゲート電極Ｇに十字状に交差するので、ゲート電極Ｇの長さ（チャネル長方向の寸法）をＬgx、ゲート電極Ｇの幅（チャネル幅方向の寸法）をＬgy、第１のコンタクトＣ１の長さ（チャネル長方向の寸法）をＬcx、第１のコンタクトＣ１の幅（チャネル幅方向の寸法）をＬcyとすると、下式
Ｌgx＜ＬcxかつＬgy＜Ｌcy・・・(1)
を満足する必要がある。一般にゲート電極の長さＬgx及びゲート電極の幅Ｌgyは、トランジスタの駆動力とトランジスタが用られる装置の能力によって決定されるため、第１のコンタクトＣ１のサイズに関して(1)式を満足するように設計される。
【００２８】
次に、以上のように構成されたＤＴＭＯＳの製造方法を説明する。図５(a)〜(d)及び図６(e)〜(g)は、図１の半導体装置の製造方法を模式的に示す工程別断面図である。なお、これらの図において、左側の図は図１におけるII−II線断面を表し、右側の図は図１におけるIII−III線断面を表している。
【００２９】
まず、図５(a)の工程において、SOI基板（ボディ：100nm, SiO2ボックス：400nm）１のＳｉ層１０３’にSTI１０２によって互いに分離された素子活性領域１１０を形成し、その後、SOI基板１の素子活性領域１１０に閾値電圧を調整するためにホウ素（B）をイオン注入し、ｐ型導電領域とする。
【００３０】
次に、図５(b)の工程において、ゲート絶縁膜としてＳｉＯ２からなるゲート酸化膜３（膜厚6nm）を形成し、その後、ゲート電極となるポリシリコン膜Ｇ’を330nmの厚みに堆積し、その後、ポリシリコン膜Ｇ’をｎ型化するために燐（P）をイオン注入する。
【００３１】
次に、図５(c)の工程において、ゲート電極のパターンを転写させ、ドライエッチングによりポリシリコン膜Ｇ’を加工して、ゲート電極Ｇを形成する。
【００３２】
次に、図５(d)の工程において、図１のソース及びドレイン領域２を形成すべき領域に、砒素（As）のイオン注入により、エクステンションと呼ばれる浅いｎ-注入層２ａ’を形成する（図５(d)）。一方、図１のｐ＋領域４を形成すべき領域には、ホウ素（B）をイオン注入し、所定の不純物濃度を有するｐ-注入層４ａ’を形成する。
【００３３】
次に、図６(e)の工程において、ゲート電極Ｇの側壁を覆うようにサイドウォールと呼ばれる側壁酸化膜１０５を形成する。その後、図１のソース及びドレイン領域を形成すべき領域においては、基板１の表面に燐（P）をイオン注入することにより、ソース及びドレイン領域２を形成するとともに、図１のｐ＋領域を形成すべき領域においては、ホウ素（B）を高濃度にイオン注入することにより、ｐ＋領域４を形成する。なお、これにより、ゲート電極の下方にソース及びドレイン領域２並びにｐ＋領域4より低濃度の導電領域２ａ，４ａがそれぞれ形成される。但し、これらの導電領域２ａ，４ａは、本発明とは無関係であるため、第１〜図４においては、図示を省略している。また、素子活性領域１１０のソース及びドレイン領域２（及び導電領域２ａ）を除く部分がボディ領域１０３となる。
【００３４】
次に、図６(f)の工程において、ゲート抵抗の低減及びコンタクト抵抗の低減を行うため、露出されたシリコン表面のシリサイド化を行う。符合１０６はシリサイド層を示す。ここでは、チタンシリサイド（ＴｉＳｉ２）を用いる。この他、例えば、Ｗ，Ｃｏ，Ｎｉ，Ｍｏ，Ｔａ，Ｐｔのいずれかを一方の成分とするシリサイドを用いることができる。次いで、酸化膜からなる層間絶縁膜を所定の厚みに堆積し、その後、コンタクトホールのパターンを転写させ、ドライエッチングにより第１、第２のコンタクトホールＨ１，Ｈ２を形成する。ここで、一般に酸化膜のドライエッチングではCF4、CHF3系ガスを用いることによりポリシリコンに対して十分な選択比を得ることができる。従って、ゲート電極Ｇとボディ領域１０３と接続する第１のコンタクトホールＨ１においては、ゲート電極Ｇを構成するポリシリコンをほとんどエッチングすることなく、図６(f)に示すように、その内部にゲート電極Ｇが位置するように第１のコンタクトホールＨ１形成することが可能である。本実施形態では、平面視において、ポリシリコンからなるゲート電極Ｇと十字型に交差するように第１のコンタクトホールＨ１を形成するため、このような工夫が必要とされる。
【００３５】
次に、図６(g)の工程において、W-CVD法を用いて、第１、第２のコンタクトホールＨ１，Ｈ２内をタングステン（W）で埋め込み、それにより、第１、第２のコンタクトＣ１，Ｃ２をそれぞれ形成する。その後、第１、第２のコンタクトＣ１，Ｃ２の上端に接続するようにアルミ配線１０７を形成する。これによりＤＴＭＯＳが完成する。
【００３６】
次に、以上のように構成され作製されたＤＴＭＯＳの作用効果を詳しく説明する。
【００３７】
図７(a),(b)及び図８(a),(b)は、本実施形態のＤＴＭＯＳにおけるゲート電極と第１のコンタクトとの位置関係を示す平面図であって、図７(a),(b)は第１のコンタクトの位置がＸ方向にズレた場合を示す図、図８(a),(b)は第１のコンタクトの位置がＹ方向にズレた場合を示す図である。
【００３８】
図７(a),(b)及び図８(a),(b)から明らかなように、本実施形態のＤＴＭＯＳでは、ゲート電極Ｇと第１のコンタクトＣ１とのコンタクト面積Ａ２は、第１のコンタクトＣ１の位置がＸ方向及びＹ方向のいずれにズレた場合でも、
Ｌgx×Lcy
となっており、従って、第１のコンタクトＣ１の位置ズレによらず、一定に保たれている。
【００３９】
一方、第１のコンタクトＣ１とボディ領域１０３（ｐ＋領域４）とのコンタクト部分に注目すると、当該コンタクト部分はゲート電極Ｇを中心にその両側に分割されている。第１のコンタクトＣ１がゲート電極Ｇに対し、+Ｘ方向（図面右方向）に位置ズレした場合、ゲート電極Ｇの−Ｘ方向に位置するコンタクト部分は、面積が減少するが、その減少分を補うように、ゲート電極Ｇの＋Ｘ方向に位置するコンタクト部分の面積が増加するため、第１のコンタクトＣ１のボディ領域１０３に対するコンタクト面積Ａ１は、
（Ｌcx−Ｌgx)×Lcy
となる。
【００４０】
また、第１のコンタクトＣ１がゲート電極Ｇに対し、−Ｘ方向（図面左方向）位置ズレた場合にも同様に、第１のコンタクトＣ１のボディ領域１０３に対するコンタクト面積Ａ１が一定となる。
【００４１】
さらに、第１のコンタクトＣ１がゲート電極Ｇに対し、Ｙ方向に位置ズレした場合には、図８(a),(b)に示すように、第１のコンタクトＣ１のボディ領域１０３に対するコンタクト面積Ａ１は、その位置ズレの影響を受けないので、一定（（Ｌcx−Ｌgx)×Lcy）であることは明らかである。
【００４２】
よって、本実施形態によれば、第１のコンタクトＣ１のゲート電極Ｇに対する位置ズレが発生しても、第１のコンタクトＣ１のゲート電極Ｇ及びボディ領域１０３に対するコンタクト面積Ａ２，Ａ１が一定に保たれるため、そのコンタクト抵抗が一定に維持される。その結果、第１のコンタクトＣ１のコンタクト抵抗のバラツキを抑制することが可能となる。
【００４３】
なお、本実施形態ではＳＯＩ基板上に形成したＤＴＭＯＳについて示したが、ＳＯＩ基板を用いず、バルク基板を用いた場合にも同様の効果が得られることは言うまでもない。
【００４４】
また、ボディ領域１０３のチャネル領域は、本実施形態ではＳｉで構成したが、Ｇｅ及びＣのいずれか又は双方を含むヘテロ接合層で構成してもよい。また、このチャネル領域は、本実施形態では、Ｐ型導電領域で構成したが、アンドープの半導体領域で構成してもよい。
【００４５】
また、ゲート絶縁膜３は、本実施形態では、ＳｉＯ２で構成したが、例えば、ＳｉＯＮ、Ｓｉ３Ｎ４、ＺｒＯ２、ＨｆＯ２、Ｔａ２Ｏ５のいずれかで構成してもよい。
【００４６】
また、本実施形態では、ｎチャネル型のＤＴＭＯＳに本発明を適用したが、ｐチャネル型のＤＴＭＯＳにも同様に本発明を適用できる。
（第２の実施の形態）
図９は本発明の第２の実施の形態のコンタクト等の位置ズレの許容範囲を考慮した半導体装置としてのＤＴＭＯＳの構造を模式的に示す平面図、図１０は図９のX−X線断面図、図１１は図９のXI−XI線断面図、図１２は図９のXII−XII線断面図である。また、図１３は本発明の第２の実施の形態のコンタクト等の大きさ変動の許容範囲を考慮した半導体装置としてのＤＴＭＯＳの構造を模式的に示す平面図、図１４は図１３のXIV−XIV線断面図、図１５は図１３のXV−XV線断面図、図１６は図１３のXVI−XVI線断面図である。
図９〜図１６において、図１〜図４と同一符号は、同一又は相当する部分を示す。
【００４７】
本実施形態は、第１の実施形態のＤＴＭＯＳにおいて、第１のコンタクト及びゲート電極の位置ズレ及び大きさ変動に対する許容範囲を示したものである。
【００４８】
すなわち、半導体デバイスの製造過程では、基板にマスクパターンを転写する工程で位置ズレが必ず発生する。位置ズレ量は、製造装置の性能及び使用状況に依存する値であり、製造工場においては一定の範囲内に収まるように装置管理がなされていることは、従来技術の説明において述べた。そこで、位置ズレが発生した場合においても第１のコンタクトＣ１がゲート電極Ｇと十字状に交差するためには、Ｘ方向に関しては、第１のコンタクトC１の長さについて、位置ズレに相当するマージンを確保しておく必要がある。また、Ｙ方向に関しては、ゲート電極Ｇの幅について、位置ズレに相当するマージンを確保しておく必要がある。
【００４９】
これを、以下、具体的に説明する。
［位置ズレに対する許容範囲］
図９〜図１２において、第１のコンタクトＣ１がゲート電極Ｇに対して、Ｘ方向及びＹ方向に装置管理許容値の範囲内で最大に位置ズレを起こした場合、すなわち、ワーストケースを考える。ここでは、＋Ｘ方向及び＋Ｙ方向に位置ズレを起こしたものと仮定する。
【００５０】
また、ゲート電極の長さをＬgx、ゲート電極の幅をＬgy、第１のコンタクトＣ１の長さをＬcx、第１のコンタクトＣ１の幅をＬcy、第１のコンタクトＣ１のゲート電極Ｇに対するＸ方向の最大位置ズレ量をΔＬcgx、第１のコンタクトＣ１のゲート電極Ｇに対するＹ方向の最大位置ズレ量をΔＬcgyとする。
【００５１】
この場合、第１のコンタクトＣ１とゲート電極Ｇとの十字状のコンタクトを満足するには、第１のコンタクトＣ１のサイズが、片側で、長さにつきΔＬcgx、幅につきΔＬcgyのマージンを有すれば良い。実際には、両側にマージンが必要であるので、下式を満足すれば良い。
【００５２】
Ｌcx＞Ｌgx＋２ΔＬcgx・・・(2)
Ｌgy＞Ｌcy＋２ΔＬcgy・・・(3)
換言すれば、ΔＬcgx及びΔＬcgyを、第１のコンタクトＣ１のゲート電極Ｇに対するＸ方向及びＹ方向の位置ズレに対する加工精度としたとき、(2)式及び(3)式を満足するように、第１のコンタクトＣ１のサイズを設計すれば良い。
［大きさ変動に対する許容範囲］
Ｘ方向の大きさ変動に対する許容範囲とＹ方向の大きさ変動に対する許容範囲とに分けて説明する。
＜Ｘ方向の大きさ変動に対する許容範囲＞
図１３〜図１６において、ここでは、第１のコンタクトＣ１が装置管理許容値の範囲内でＸ方向に最も小さくなり、ゲート電極Ｇが装置管理許容値の範囲内でＸ方向に最も大きくなった場合、すなわち、ワーストケースを考える。ここで、第１のコンタクトＣ１のＸ方向の最大大きさ変動量をΔＬcx、ゲート電極ＧのＸ方向の最大大きさ変動量をΔＬgxとすると、これらの片側の最大大きさ変動量は、それぞれ、ΔＬcx／２及びΔＬgx／２となる。
【００５３】
この場合、第１のコンタクトＣ１とゲート電極Ｇとの十字状のコンタクトを満足するには、変動後の第１のコンタクトＣ１の長さが、変動後のゲート電極Ｇの長さを上回れば良いので、下式を満足すれば良い。
【００５４】
Ｌcx−ΔＬcx＞Ｌgx＋ΔＬgx
すなわち、
Ｌcx＞Ｌgx＋ΔＬgx＋ΔＬcx・・・(4)
位置ズレをも考慮すると、
Ｌcx＞Ｌgx＋ΔＬgx＋ΔＬcx＋２ΔＬcgx・・・(5)
となる。
＜Ｙ方向の大きさ変動に対する許容範囲＞
図１３〜図１６において、ここでは、第１のコンタクトＣ１が装置管理許容範囲内でＹ方向に最も大きくなり、ゲート電極Ｇが装置管理許容範囲内でＹ方向に最も小さくなった場合、すなわち、ワーストケースを考える。ここで、第１のコンタクトＣ１のＹ方向の最大大きさ変動量をΔＬcy、ゲート電極ＧのＹ方向の最大大きさ変動量をΔＬgyとすると、これらの片側の最大大きさ変動量は、それぞれ、ΔＬcy／２及びΔＬgy／２となる。
【００５５】
この場合、第１のコンタクトＣ１とゲート電極Ｇとの十字状のコンタクトを満足するには、変動後のゲート電極Ｇの幅が、変動後の第１のコンタクトＣ１の幅を上回れば良いので、下式を満足すれば良い。
【００５６】
Ｌgy＞Ｌcy＋ΔＬgy＋ΔＬcy・・・(6)
位置ズレをも考慮すると、
Ｌgy＞Ｌcy＋ΔＬgy＋ΔＬcy＋２ΔＬcgy・・・(7)
となる。
【００５７】
換言すれば、ΔＬgx、ΔＬgy、ΔＬcx及びΔＬcyを、それぞれ、ゲート電極Ｇ及び第１のコンタクトＣ１のＸ方向及びＹ方向の大きさ変動に対する加工精度としたとき、(4)〜(7)式を満足するように、第１のコンタクトＣ１のサイズを設計すれば良い。
【００５８】
以上に説明したように、本実施形態によれば、上記の式(2)〜(7)を満足するように第１のコンタクトC１及びゲート電極Ｇの大きさを決定することにより、位置ズレ及び大きさ変動によるコンタクト抵抗のバラツキを適切に抑制することが可能である。
【産業上の利用可能性】
【００５９】
本発明に係る半導体装置は、携帯情報端末装置に用いられるトランジスタとして有用である。
【図面の簡単な説明】
【００６０】
【図１】
本発明の第１の実施の形態に係る半導体装置としてのＤＴＭＯＳの構造を模式的に示す平面図である。
【図２】
図１のII−II線断面図である。
【図３】
図１のIII−III線断面図である。
【図４】
図１のIV−IV線断面図である。
【図５(a)〜(d)】
図１の半導体装置の製造方法を模式的に示す工程別断面図である。
【図６(e)〜(g)】
図１の半導体装置の製造方法を模式的に示す工程別断面図である。
【図７(a),(b)】
本発明の第１の実施形態のＤＴＭＯＳにおけるゲート電極と第１のコンタクトとの位置関係を示す図であって、第１のコンタクトの位置がＸ方向にズレた場合を示す平面図である。
【図８(a),(b)】
本発明の第１の実施形態のＤＴＭＯＳにおけるゲート電極と第１のコンタクトとの位置関係を示す図であって、第１のコンタクトの位置がＹ方向にズレた場合を示す平面図である。
【図９】
本発明の第２の実施の形態のコンタクト等の位置ズレの許容範囲を考慮した半導体装置としてのＤＴＭＯＳの構造を模式的に示す平面図である。
【図１０】
図９のX−X線断面図である。
【図１１】
図９のXI−XI線断面図である。
【図１２】
図９のXII−XII線断面図である。
【図１３】
本発明の第２の実施の形態のコンタクト等の大きさ変動の許容範囲を考慮した半導体装置としてのＤＴＭＯＳの構造を模式的に示す平面図である。
【図１４】
図１３のXIV−XIV線断面図である。
【図１５】
図１３のXV−XV線断面図である。
【図１６】
図１３のXVI−XVI線断面図である。
【図１７】
従来のＤＴＭＯＳにおけるゲート電極とボディ領域との接続構造を模式的に示す平面図である。
【図１８】
図１７のXVIII−XVIII線断面図である。
【図１９】
図１７のXIX−XIX線断面図である。
【図２０】
図１７のXX−XX線断面図である。
【図２１(a),(b)】
従来のＤＴＭＯＳにおけるゲート電極と第１のコンタクトとの位置関係を示す平面図であって、第１のコンタクトの位置がＸ方向にズレた場合を示す図である。
【図２２(a),(b)】
従来のＤＴＭＯＳにおけるゲート電極と第１のコンタクトとの位置関係を示す平面図であって、第１のコンタクトの位置がＹ方向にズレた場合を示す図である。
【００６１】
である。  
【符号の説明】
【００６２】
１  半導体基板
２  ソース及びドレイン領域
３  ゲート絶縁膜
４  ｐ  領域
５  層間絶縁膜
５１  ゲート電極に対するコンタクト部分
５２  ボディ領域に対するコンタクト部分
１００  基板  
１０１  埋め込み絶縁膜
１０２  ＳＴＩ
１０３  ボディ領域
１０５  側壁酸化膜
１０６  シリサイド層
１０７  アルミ配線
１１０  素子活性領域
Ａ１  ボディ領域に対するコンタクト面積
Ａ２  ゲート電極に対するコンタクト面積
Ｃ１  第１のコンタクト
Ｃ２  第２のコンタクト
Ｇ  ゲート電極
Ｈ１  第１のコンタクトホール
Ｈ２  第２のコンタクトホール
Ｌgx  ゲート電極のチャンネル長方向の寸法
Ｌgy  ゲート電極のチャンネル幅方向の寸法
Ｌcx  第１のコンタクトのチャンネル長方向の寸法
Ｌcy  第１のコンタクトのチャンネル幅方向の寸法
ΔＬcgx  チャネル長方向の位置ズレに対する加工精度
ΔＬcgy  チャネル幅方向の位置ズレに対する加工精度
ΔＬcx  コンタクトのチャネル長方向の寸法の加工精度
ΔＬcy  コンタクトのチャネル幅方向の寸法の加工精度
ΔＬgx  ゲート電極のチャネル長方向の寸法の加工精度
ΔＬgy  ゲート電極のチャネル幅方向の寸法の加工精度
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2003098698.tif 000025
【図２】
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【図３】
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【図４】
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【図５】
2003098698.tif 000029
【図６】
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【図７】
2003098698.tif 000031
【図８】
2003098698.tif 000032
【図９】
2003098698.tif 000033
【図１０】
2003098698.tif 000034
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
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