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　特願２００５−　１２９８１「電界効果トランジスタ及びその製造方法」拒絶査定不服審判事件〔平成１７年　８月２５日出願公開、特開２００５−２２９１０７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１７年　１月２０日（パリ条約による優先権主張２００４年　２月１０日、韓国）の出願であって、平成２３年１０月　３日付けで拒絶理由が通知され、これに対して、平成２３年１１月２５日に意見書及び手続補正書が提出されたが、平成２４年　４月　５日付けで拒絶査定がなされ、これを不服として、平成２４年　７月３０日に審判請求がなされるとともに、同日付けで手続補正書が提出されたものである。
　
第２　補正の却下の決定
　
［補正の却下の決定の結論］
　平成２４年　７月３０日に提出された手続補正書による手続補正を却下する。
　
［理　由］
１　平成２４年　７月３０日に提出された手続補正書による手続補正（以下、「本件補正」という。）の内容
　本件補正は、平成２３年１１月２５日に提出された手続補正書により補正された（以下、「本件補正前の」という。）特許請求の範囲の請求項１、７、２１、２２、２３を補正しようとするものであり、そのうち請求項１に係る補正は以下のとおりである。
　
　「【請求項１】
　電界効果トランジスタの製造方法において、
　互いに離隔され、
半導体基板
　前記下層の表面上部と垂直に離隔され、前記第１及び第２活性領域の間を連結するブリッジ形状の第３活性領域を形成する段階と、
　前記第３活性領域を覆うゲート絶縁膜を形成した後、前記第３活性領域がチャンネルとして機能するようにゲート電極を前記ゲート絶縁膜に形成する段階と、を含み、
　前記第１及び第２活性領域を形成する段階と前記第３活性領域を形成する段階とは、
　前記半導体基板の下層から突出するフィン活性領域を形成する段階と、
　前記フィン活性領域の両端の前記第１及び第２活性領域の上部に層間絶縁膜を形成する段階と、
　前記層間絶縁膜をイオン注入マスクとして用いて前記フィン活性領域の中心部分に不純物をイオン注入して埋没不純物領域を形成する段階と、
　前記埋没不純物領域を選択的に除去して前記第１及び第２活性領域にブリッジ形状に連結される第３不純物領域を形成する段階と、を含み、
　前記半導体基板は、前記下層と、前記下層の上に配置されて単結晶シリコン膜よりなる上層とを含み、
　前記第３活性領域が前記上層から形成され、
　前記フィン活性領域を形成する段階は、
　前記半導体基板上にハードマスク膜を形成する段階と、
　前記ハードマスク膜を食刻マスクとして用いて前記半導体基板の下層が露出されるように前記半導体基板の上層を除去して前記フィン活性領域を形成する段階と、
を含み、
　
前記半導体基板は導電性バルク基板であり、前記上層は前記導電性バルク基板の上方の一部が食刻されて形成された、前記第１及び第２活性領域及び前記第１及び第２活性領域と同一高さに形成された前記第３活性領域を含み、前記下層は前記上層に接して支持する前記導電性バルク基板の下方の残部であり、前記下層と前記第１乃至第３活性領域とは同一物質である
　ことを特徴とする電解効果トランジスタの製造方法。」
　
　なお、上記下線は、補正箇所を示している。
　また、上記請求項１の記載において、「前記埋没不純物領域を選択的に除去して前記第１及び第２活性領域にブリッジ形状に連結される
第３不純物領域
電解効果トランジスタ
　
２　補正の適否について
（１）補正の目的
　請求項１、７、２１、２２、２３の各補正事項は、本件補正前の特許請求の範囲について、
　　ア　本件補正前の請求項１に記載されていた「互いに離隔され、前記半導体基板の上層を支持する下層の表面上部から突出した第１及び第２活性領域を形成する段階」との文言における「前記半導体基板」を、明りょうでない記載の釈明を目的として「前記」を削除し「半導体基板」とするものである。 
　　イ　本件補正前の請求項１における半導体基板について、「前記半導体基板は導電性バルク基板であり、前記上層は前記導電性バルク基板の上方の一部が食刻されて形成された、前記第１及び第２活性領域及び前記第１及び第２活性領域と同一高さに形成された前記第３活性領域を含み、前記下層は前記上層に接して支持する前記導電性バルク基板の下方の残部であり、前記下層と前記第１乃至第３活性領域とは同一物質である」ことを限定的に補正しようとするものである。 
　　ウ　本件補正前の請求項７に記載されていた「低温化学気相蒸着法」との文言を、明りょうでない記載の釈明を目的として「低温」を削除し、「化学気相蒸着法」とするものである。  
　　エ　本件補正前の請求項２１，２３に記載されていた「前記第１不純物領域は前記第３活性領域と同一または類似の深さの前記第１及び第２活性領域に形成する」との文言における「同一または類似の深さ」を、明りょうでない記載の釈明を目的として「または類似」を削除し「同一の深さ」とするものである。
　　オ　本件補正前の請求項２２に記載されていた「半導体基板の大抵の上層の一部に」との文言を、明りょうでない記載の釈明を目的として「大抵の」を削除し、「半導体基板の上層の一部に」とするものである。 
　　カ　本件補正前の請求項２２における半導体基板について、「前記半導体基板は導電性バルク基板であり、前記上層は前記導電性バルク基板の上方の一部が食刻されて形成された、前記第１及び第２活性領域及び前記第１及び第２活性領域と同一高さに形成された前記第３活性領域を含み、前記下層は前記上層に接して支持する前記導電性バルク基板の下方の残部であり、前記下層と前記第１乃至第３活性領域とは同一物質である」ことを限定的に補正しようとするものである。  
　
　上記各補正事項ア、ウ〜オにおける補正内容は、何れも不明りょうな記載の釈明を目的とし、当該補正により新規な事項を導入するものでないことは明らかである。
　また、上記補正事項イ、カにおける補正内容は、本願明細書の【００３０】及び図１、並びに、【００５４】及び図３に記載された事項に基づき、限定的に減縮する補正をしようとするものであり、新規な事項を導入するものでないことは明らかである。
　
　したがって、上記各補正事項ア〜カは、特許法第１７条の２第３項に規定する要件を満たし、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第４号の明りょうでない記載の釈明及び第２号の特許請求の範囲の減縮を目的としたものに該当する。
　
（２）独立特許要件
　次に、本件補正による補正後の請求項１に係る発明（以下、「本願補正発明」という。）が特許出願の際、独立して特許を受けることができるものであるのか否か（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するものであるのか否か）について検討する。
　
　ア　引用刊行物及びその摘記事項
（ア）原査定の拒絶の理由に引用文献１として引用され、本願の優先権主張の日前に頒布された刊行物である特開平６−８４８４６号公報（以下「刊行物１」という。）には、「半導体装置の製造方法」（発明の名称）に関して、図面とともに次の事項が記載されている。（なお、下線は当審で引いたものである。以下同じ。）
（刊１ア）「【００３５】図３（ａ）〜（ｉ）は本発明に係る半導体装置の別の製造工程を示した断面図及び平面図である。図４は図３の方法により製造された半導体装置を示した模式的斜視図である。まず、
シリコン基板３１に膜厚１μｍの酸化膜３２、膜厚３０００ÅのＳＯＩ層３３が順次形成されたＳＯＩ基板３０
【００３６】続いて、
フォトレジストパターン３５を形成し、これをマスクとしてＳＯＩ層３３をＲＩＥによりエッチングする
分離を行なう
【００３７】
続いて、フォトレジストパターン３５を除去した後、ＳＯＩ層３３をエッチングすることにより発生した段差を例えばエッチバック法等を用いて形成した酸化膜３６で平坦化する
【００３８】
続いて、酸化膜３６上にフォトレジストパターン３８を形成し、フォトレジストパターン３８をマスクとして酸化膜３６をＲＩＥによりエッチングし、溝３７を形成する
【００３９】
続いて、フォトレジストパターン３８及び酸化膜３６をマスクとし、ＳＯＩ層３３に例えばリンイオンを２００ｋｅＶ、４×１０
１５
ｃｍ
−２
の条件でｎ型不純物として注入し、ｎ型不純物の注入後、熱処理を施すことによりｎ型不純物注入層３９を形成する。このときｎ型不純物注入層３９の上面は、ＳＯＩ層３３表面から１０００Åに位置し、ｎ型不純物注入層３９の底面はＳＯＩ層３３底面にまで達するように形成する
【００４０】
次にフォトレジスト３８を除去した後、
ｎ型不純物注入層３９を選択的にエッチング除去し、空洞４０を形成する
【００４１】
続いて、露出しているＳＯＩ層３３全面にゲート酸化膜４１を形成し、その後、ｎ型不純物が導入されたドープドポリシリコン４２を５０００Å形成する
このとき溝３７をへてドープドポリシリコン４２が空洞４０内にも回りこむように減圧ＣＶＤ法を用い、ＳＯＩ層３３下方に存在する空洞４０内にドープドポリシリコン４２を形成する
【００４２】
さらにドープドポリシリコン４２をＲＩＥにより全面エッチングし、酸化膜３６が露出したところでエッチングを停止する。これにより、空洞４０及び溝３７内にのみドープドポリシリコン３２が残り、ゲート電極３４が形成される
【００４３】
続いて、ＲＩＥにより酸化膜３６をエッチングし、ＳＯＩ層３３の表面を露出させる
後は、通常のＭＯＳトランジスタと同様に作製
【００４４】以上説明したように、上記実施例に係る半導体装置の製造方法にあっては、ｎ型不純物をＳＯＩ層３３の表面から１０００Åの深さからＳＯＩ層３３底面までの領域に導入することにより、
ソース・ドレイン領域となるＳＯＩ層３３全体は厚く形成することができながら、チャネルとなるシリコン領域のみを精度良く薄膜化する
チャネルとなるシリコン領域を囲繞するようにゲート電極３４を形成することができる
【００４５】
【発明の効果】・・（略）・・
【００４６】また本発明に係る半導体装置の製造方法において、
ＳＯＩ層上に第１フォトレジストパターンを形成する工程と、該第１フォトレジストパターンをマスクとしてＳＯＩ層をエッチングして分離する工程と、前記第１フォトレジストパターンを除去した後エッチングによるＳＯＩ層の段差を絶縁膜で平坦化する工程と、該絶縁膜上に第２フォトレジストパターンを形成し、該第２フォトレジストパターンをマスクに前記絶縁膜をエッチングして溝を形成する工程と、該溝より不純物を前記ＳＯＩ層の所定の深さから前記ＳＯＩ層底面までの領域に導入する工程と、前記第２フォトレジストパターンを除去した後前記ＳＯＩ層の不純物を導入した領域のみを選択的にエッチング除去する工程と、ドープドポリシリコン膜を形成した後、該ドープドポリシリコン膜をエッチバックすることにより前記ＳＯＩ層の選択的にエッチングされた領域及び前記絶縁膜に形成した溝内部にゲート電極をセルフアラインで形成する工程とを含んでいる
【００４７】また上記した方法において、ＳＯＩの所定の深さに導入する不純物として、リンまたはヒ素イオンを用いる場合、エネルギー等不純物注入条件の調節により、所望の深さに不純物注入層を形成することができる。」
　
（刊１イ）【図３の１】（ａ）〜（ｄ）、（ｄ’）、【図３の２】（ｅ）〜（ｉ）には、刊行物１に記載の半導体装置の製造方法の実施例における工程を順に示した模式的断面図が示されており、図面に付された番号を参酌すると、【図３の２】（ｅ）、（ｆ）には、ＳＯＩ層３３の上面全面を同一高さとしたまま、その長手方向中央部の下部にｎ型不純物層３９及び空洞４０を形成することが、【図３の２】（ｈ）には、ＳＯＩ層３３の空洞４０の壁面及び空洞４０上部のＳＯＩ層に、それぞれゲート酸化膜４１が形成されており、空洞内全部及び空洞４０上部のＳＯＩ層３３の上部に、酸化膜３６と同一高さまでゲート電極３４が形成されていることが、また、【図３の２】（ｉ）には、ＳＯＩ層３３上面の酸化膜３６が除去され、ＳＯＩ層３３周囲の酸化膜３６とＳＯＩ層３３の上面とが同一高さとなっていることが看取できる。
　
（刊１ウ）【図４】には、【図３】（ａ）〜（ｉ）の工程により製造された、実施例における半導体装置を示した模式的斜視図が示されており、図面に付された番号を参酌すると、ＳＯＩ層３３の上面高さを一定にした直方体であって、その長軸方向中央部においてその下面を、半導体基板下層の酸化膜３２から離隔され、短軸方向にトンネル状の空洞部が形成されており、当該トンネル上の部分は、その両側の直方体部分をつなぐ形となっており、また、前記中央部分を跨ぐようにゲート電極３４が前記ＳＯＩ層３４の中央部の短軸方向に延在していることが看取できる。
　
　上記（刊１ア）〜（刊１ウ）を整理すると、刊行物１には、
  「ＭＯＳトランジスタの製造方法において、
　ＳＯＩ層上に第１フォトレジストパターン３５を形成する工程と、
　前記第１フォトレジストパターン３５をマスクとして、シリコン基板３１に酸化膜３２、ＳＯＩ層３３が順次形成されたＳＯＩ基板のＳＯＩ層３３をＲＩＥによりエッチングをして分離する工程と、
　続いて、前記第１フォトレジストパターン３５を除去した後、前記エッチングにより分離されたＳＯＩ層３３の段差を絶縁膜(酸化膜)３６で平坦化する工程と、
　続いて、前記絶縁膜(酸化膜)３６上に第２フォトレジストパターン３８を形成し、前記第２フォトレジストパターン３８をマスクとして前記絶縁膜(酸化膜)３６をＲＩＥによりエッチングし、溝３７を形成する工程と、
　続いて、第２フォトレジストパターン３８及び前記絶縁膜(酸化膜)３６をマスクとし、エッチングして分離されたＳＯＩ層３３に、例えばリンイオンをｎ型不純物として注入し、前記溝３７より不純物を前記エッチングして分離されたＳＯＩ層３３の所定の深さから前記エッチングして分離されたＳＯＩ層底面までの領域に導入する工程と、
　次に、前記第２フォトレジストパターン３８を除去した後、前記エッチングして分離されたＳＯＩ層３３の不純物を導入した領域のみを選択的にエッチング除去し、空洞４０を形成する工程と、
　前記空洞４０を形成する工程は、直方体の前記エッチングして分離されたＳＯＩ層３３のその長軸方向中央部下部に、半導体基板下層の酸化膜３２から離隔された短軸方向トンネル状の空洞部を形成し、当該工程により、トンネル状の空洞部が形成された前記エッチングして分離されたＳＯＩ層３３のその長軸方向中央部は、その両側にそれぞれトンネルがない直方体部分をつなぐ形状とされ、ＳＯＩ層３３の上面は、両側の直方体部分及び中央部全体を通じて同一高さとされ、これにより、前記中央部は、精度良く薄膜化されたチャネルとなるシリコン領域であり、その両側の直方体部分は厚く形成されたソース・ドレインとなる領域であり、
　続いて、前記空洞４０を含め、露出している前記エッチングして分離されたＳＯＩ層３３全面にゲート酸化膜４１を形成する工程と、
　その後、ドープドポリシリコン４２を溝３７内を含む全面に形成する工程であって、その際、ドープドポリシリコン４２が溝３７内の前記エッチングして分離されたＳＯＩ層３３下方に存在する空洞４０内にも回りこむように形成する工程と、
　さらにドープドポリシリコン４２を全面エッチングして、前記絶縁膜(酸化膜)３６を露出させ、空洞４０及び溝３７内にのみドープドポリシリコン３２を残し、前記チャネルとなるシリコン領域を囲繞するようにゲート電極３４を形成する工程と、
　続いて、ＲＩＥにより前記絶縁膜(酸化膜)３６をエッチングし、前記溝３７周囲の前記エッチングして分離されたＳＯＩ層３３の表面を露出させ、ＳＯＩ層３３周囲の酸化膜３６とＳＯＩ層３３の上面とを同一高さとし、
　後は、通常のＭＯＳトランジスタと同様に作製する
　ＭＯＳトランジスタの製造方法」（以下「刊行物１発明」という。）が開示されている。
　
（イ）原査定の拒絶の理由に引用文献２として引用され、本願の優先権主張の日前に頒布された刊行物である国際公開第２００３／１０３０１９号（以下「刊行物２」という。）には、「FIN FET DEVICES FROM BULK SEMICONDUCTOR AND METHOD FOR FORMING（当審和訳：バルク半導体から製造したフィンＦＥＴ装置とその製造方法」（発明の名称）に関して、図面とともに次の事項が記載されている。　
　
（刊２ア）「While the use of SOI wafers provides needed isolation for finFETs, it is not without significant drawbacks. 
The most compelling drawback of forming finFETs from SOI wafers is the added costs for SOI wafers compared to bulk silicon wafers
ＳＯＩウェーハでフィン型ＦＥＴを形成することの最も切実な弱点はバルクのシリコン・ウェーハに比してＳＯＩウェーハが割高な点である。
　
（刊２イ）「 Thus, 
there is a need for improved fabrication methods and structures to facilitate the formation of finFET devices from bulk silicon
バルクのシリコン・ウェーハでフィン型ＦＥＴを形成するのを容易にする改良された製造方法と構造が求められている
　
（刊２ウ）「The present invention may be readily adapted to a variety of finFETs and their related devices, which heretofore have mostly been fabricated on SOI substrates. ・・（略）・・ 
　　　Turning now to FIG. 1, exemplary method 100 for forming finFETs in accordance with the present invention is illustrated. ・・（略）・・
　　　The first step 101 of FIG. 1, is
 to provide a suitable bulk semiconductor wafer
 to deposit a suitable hardmask blocking layer and then deposit a suitable hardmask cap layer. Both the hardmask blocking layer and the hardmask cap layer can comprise any suitable material and any suitable thickness. For example, the hardmask blocking layer can comprise 40-100 nm of silicon dioxide, and the hardmask cap layer can comprise 5-50 nm of silicon nitride. As will become clear, the hardmask cap layer and the hardmask blocking layer will be used to pattern the underlying semiconductor substrate and to protect the fins during the formation of isolation
　　　Turning now to FIG. 2, an exemplary wafer portion 200 is illustrated that includes a hardmask blocking layer 204 and a hardmask cap layer 202. Again, 
the wafer portion 200 can comprise any suitable bulk semiconductor wafer
the hardmask blocking layer 204 and hardmask cap layer 202 can comprise any suitable hardmask material, such as silicon dioxide and silicon nitride, respectively
　　　Returning to FIG. 1, ・・（略）・・
The patterned hardmask layers will then be used to pattern the underlying semiconductor substrate during a silicon RIE to define the fins that will be used to form the finFET devices
　　　Turning now to FIG. 3, 
the wafer portion 200 is illustrated after the hardmask blocking layer 204 and the hardmask cap layer 202 have been patterned
　　　次に、図１を参照する。図１は本発明に係るフィン型ＦＥＴを形成する典型的な方法１００を示す図である。・・（略）・・
　　　図１の第１のステップ１０１は適切な
バルクの半導体ウェーハを準備する
適切なハードマスクの阻止層を堆積した後、適切なハードマスクのキャップ層を堆積することである。ハードマスクの阻止層およびハードマスクのキャップ層の双方は適切な任意の材料および適切な任意の厚さで構成することができる。たとえば、ハードマスクの阻止層は４０〜１００ｎｍ厚の二酸化シリコンで構成し、ハードマスクのキャップ層は５〜５０ｎｍ厚の窒化シリコンで構成することができる。下で明らかになるように、ハードマスクのキャップ層とハードマスクの阻止層は下にある半導体基板をパターニングするため、および分離領域を形成する間にフィンを保護するために使用する
　　　次に、図２を参照する。図２はハードマスクの阻止層２０４とハードマスクのキャップ層２０２を備えた典型的なウェーハ部分２００を示す図である。ここでも、
ウェーハ部分２００は適切な任意のバルクの半導体ウェーハ
ハードマスクの阻止層２０４とハードマスクのキャップ層２０２は適切な任意のハードマスク材料（たとえば、それぞれ二酸化シリコンと窒化シリコン）で構成する
　　　図１に戻る。・・（略）・・
次いで、シリコンのＲＩＥの間に、パターニング済みのハードマスク層を用いて下にある半導体基板をパターニングしてフィン型ＦＥＴデバイスを形成するのに使用することになるフィンを画定する。
　　　次に、図３を参照する。
図３はハードマスクの阻止層２０４とハードマスクのキャップ層２０２をパターニングした後のウェーハ部分２００を示す図である
　
（刊２エ）「Turning now to FIG. 4, 
the wafer portion 200 is illustrated after the formation of a height control layer, and after the semiconductor substrate has been patterned to form fins 210
図４は高さ制御層を形成した後、半導体基板をパターニングしてフィン２１０を形成した後のウェーハ部分２００を示す図
　
（刊２オ）「The next step is 
to dope the exposed portion of the fins with source/drain (S/D) implants
フィンの露出した部分をドープしてソース／ドレイン（Ｓ／Ｄ）イオン打ち込み領域を形成する
　
（ウ）本願の優先権主張の日前に頒布された刊行物である特開平２−１４５７８号公報（以下「刊行物３」という。）には、「半導体装置」（発明の名称）に関して、図面とともに次の事項が記載されている。　
（刊３ア）「〔概要〕
　
ＭＯＳ構造の電界効果トランジスタの構造
　・・（略）・・、
　
半導体基板上ないしは絶縁物上に形成された半導体衝立
　
（刊３イ）「これまでの例は本発明を
ＳＯＩ構造に適用した例であったが、半導体バルクに本発明を適用した例を第４図の第三の実施例に示す
　
ｎ型シリコン基板３’に窪みを掘り込んで二つの溝を形成し、チャネル部分になるべきシリコンの衝立１’を形成
衝立１’の中央部はゲート領域になり、両側部にソース領域層Ｓ、ドレイン領域層Ｄが形成される。これらの領域の分離は、垂直イオン注入で溝の底部にチャネルカット層をつくることにより行う
　
全面をゲート酸化した後に（ゲート絶縁膜４’）ゲート電極用のポリシリコンを堆積して、ゲート電極５’を形成する。その後、斜めイオン注入法によって衝立１’の側壁にソース領域層Ｓ、ドレイン領域層Ｄをゲート電極５’をマスクとして自己整合的に形成する
　
イ　当審の判断
（ア）対比
　本願補正発明と刊行物１発明とを対比すると、
　　ａ　刊行物１発明の「ＭＯＳトランジスタ」、「絶縁膜(酸化膜)」、「ゲート酸化膜」及び「不純物を導入した領域」は、それぞれ本願補正発明の「電界効果トランジスタ」、「層間絶縁膜」、「ゲート絶縁膜」及び「埋没不純物領域」に相当する。
　
　　ｂ　刊行物１発明の「ＳＯＩ基板」と本願補正発明の「導電性バルク基板」とは、共に、「半導体基板」である点で一致し、また、通常のＳＯＩ基板におけるＳＯＩ層は、単結晶シリコン層であるから、刊行物１発明の「ＳＯＩ基板のＳＯＩ層」と本願補正発明の「半導体基板の上層」とは、共に「半導体基板の上層である単結晶シリコン層」である点で一致する。
　さらに、刊行物１発明の「ＳＯＩ基板」の「シリコン基板３１に酸化膜３２」を形成した層は、ＳＯＩ層を、その上に積層したものであるから、本願補正発明の「半導体基板の上層を支持する下層」に相当する。
　
　　ｃ　本願補正発明の「半導体基板の下層から突出するフィン活性領域」は、「前記半導体基板上にハードマスク膜を形成」し、「前記ハードマスク膜を食刻マスクとして用いて前記半導体基板の下層が露出されるように前記半導体基板の上層を除去」して形成したものであり、「活性領域」との名称が付されているものの、本願明細書の「【００４０】 図２ｂに示すように、前記ハードマスク膜１１４を食刻マスクとして用いて前記半導体基板１００を所定深さまでに食刻して前記ハードマスク膜１１４の下部に前記半導体基板の下層の前記半導体基板バルク１００ａ表面から所定深さを有するピン活性領域１１６を形成する。・・（略）・・例えば、前記ピン活性領域１１６は前記半導体基板のバルク１００ａ表面から約１２００Å乃至１５００Å程度の高さを有するように形成される。」（ここで、明細書中「フィン」と「ピン」とは、同じ形状のものとして用いられている。）との記載にもあるように、活性状態の有無に関わらず、単に「フィン」ないしは「ピン」という形状の部位である図２ｂにおける１１６であることは明らかである。
　一方、刊行物１発明における「第１フォトレジストパターン３５をマスクとして、シリコン基板３１に酸化膜３２、ＳＯＩ層３３が順次形成されたＳＯＩ基板のＳＯＩ層３３をＲＩＥによりエッチングをして分離」された領域は、刊行物１の摘記事項（刊１イ）、（刊１ウ）を参照すれば、半導体基板上層においてその周囲がエッチングにより除去され、分離しているものであり、ＳＯＩ層３３としての単結晶シリコン層が、半導体基板の下層から直方体状、即ちフィン状に突出したものである。したがって、刊行物１発明の「第１フォトレジストパターン３５をマスクとして、ＳＯＩ基板のＳＯＩ層３３をＲＩＥによりエッチングをして分離」された領域及び「エッチングして分離されたＳＯＩ層」は、本願補正発明の「半導体基板の下層から突出するフィン活性領域」に相当する。
　
　　ｄ　刊行物１発明の「第１フォトレジストパターン」は、ＳＯＩ基板の最上層としての単結晶シリコン層をパターニングするためのマスクとして用いられ、本願補正発明の「ハードマスク膜」は、単結晶シリコン膜としての導電性バルク基板を食刻する際のマスクとして用いられることから、両者は、単結晶シリコン層を食刻する「食刻マスク」である点で一致する。
　
　　ｅ　本願補正発明の「互いに離隔され、
半導体基板
　上記ａ〜ｄ及び刊行物１の図３及び図４に関する摘記事項（刊１イ）及び（刊１ウ）を参酌すれば、「空洞４０」が形成された刊行物１発明の「エッチングにより分離されたＳＯＩ層」は、その上面高さを一定にした直方体であって、その長軸方向中央部においてその下面を、半導体基板下層の酸化膜３２から離隔され、短軸方向にトンネル状の空洞部が形成された形状を有しており、当該トンネルの上部分であるＳＯＩ層の長軸方向中央部（以下、「中央部」という。）は、その両側の互いに離隔された直方体部分をつなぐものであるから、ブリッジとして機能していることは明らかである。
　そして、前記中央部は、ＭＯＳトランジスタのゲート電極に囲繞されチャネルを形成する部分であり、中央部がつないでいる両直方体部分は、不純物が注入されることで、ソース及びドレインとなる領域である。
　一方、本願明細書の「【００４４】 図２ｅに示すように、前記埋没不純物領域（図３ｄの１１８）を選択的に等方性食刻して、前記半導体基板バルク１００ａと離隔され、前記ソース領域Ｓ及びドレイン領域の前記ピン活性領域１１６の第１活性領域１０２及び第２活性領域１０４により支持されるブリッジ形状の第３活性領域１０６を形成する。・・（略）・・」及び「【００５０】 図２ｈに示すように、前記第１及び第２活性領域１０２、１０４の上部に形成された層間絶縁膜１１２及びハードマスク膜（図２ｇの１１４）を通常の写真食刻方法により除去して前記第１及び第２活性領域１０２、１０４を露出させ、前記第１及び第２活性領域１０２、１０４上に前記第１導電性不純物と反対の第２導電性不純物をイオン注入して第１不純物領域１２０を形成する。」との記載のように、本願補正発明において、「第１及び第２活性領域」は、ブリッジとしての「第３活性領域」が形成された段階では、電界効果トランジスタの活性層となるべき不純物がまだ注入されておらず、半導体基板の上層として、上記形状の各部位を単に示すだけのものであり、「第３活性領域」は「チャネルとして機能」する領域であるから、「第３活性領域」が連結する「第１及び第２活性領域」は、不純物注入後に、ソース及びドレインとなる領域である。
　また、「互いに離隔され、半導体基板の上層を支持する下層の表面上部から突出した第１及び第２活性領域を形成する段階」は、「第１及び第２活性領域」の中央部である「第３活性領域」が形成される前のフィン状の突出部を形成する段階でもある。
　したがって、刊行物１発明の「ＳＯＩ層上に第１フォトレジストパターン３５を形成する工程と、前記第１フォトレジストパターン３５をマスクとして、シリコン基板３１に酸化膜３２、ＳＯＩ層３３が順次形成されたＳＯＩ基板のＳＯＩ層３３をＲＩＥによりエッチングをして分離する工程」は、本願補正発明の「互いに離隔され、半導体基板の上層を支持する下層の表面上部から突出した第１及び第２活性領域を形成する段階」に相当する。
　また、刊行物１発明の「次に、前記第２フォトレジストパターン３８を除去した後、前記エッチングして分離されたＳＯＩ層３３の不純物を導入した領域のみを選択的にエッチング除去し、空洞４０を形成する工程」は、本願補正発明の「下層の表面上部と垂直に離隔され、前記第１及び第２活性領域の間を連結するブリッジ形状の第３活性領域を形成する段階」に相当する。
　
　　ｆ　刊行物１発明の「続いて、前記空洞４０を含め、露出している前記エッチングして分離されたＳＯＩ層３３全面にゲート酸化膜４１を形成する工程と、その後、ドープドポリシリコン４２を溝３７内を含む全面に形成する際、ドープドポリシリコン４２が溝３７内のエッチングして分離されたＳＯＩ層３３下方に存在する空洞４０内にも回りこむように形成する工程と、さらにドープドポリシリコン４２を全面エッチングして、前記絶縁膜(酸化膜)３６を露出させ、空洞４０及び溝３７内にのみドープドポリシリコン３２を残し、前記チャネルとなるシリコン領域を囲繞するようにゲート電極３４を形成する工程」は、本願補正発明の「前記第３活性領域を覆うゲート絶縁膜を形成した後、前記第３活性領域がチャンネルとして機能するようにゲート電極を前記ゲート絶縁膜に形成する段階」に相当する。
　　
　　ｇ　上記ｃを参酌すれば、刊行物１発明の「ＳＯＩ層上に第１フォトレジストパターン３５を形成する工程と、前記第１フォトレジストパターン３５これをマスクとして、シリコン基板３１に酸化膜３２、ＳＯＩ層３３が順次形成されたＳＯＩ基板のＳＯＩ層３３をＲＩＥによりエッチングをして分離する工程」は、本願補正発明の「前記半導体基板の下層から突出するフィン活性領域を形成する段階」に相当する。
　
　　ｈ　本願補正発明の「前記フィン活性領域の両端の前記第１及び第２活性領域の上部に層間絶縁膜を形成する段階」との構成について。
　刊行物１発明の「溝３７を形成する工程」は、「前記第１フォトレジストパターン３５を除去した後、前記エッチングにより分離されたＳＯＩ層３３の段差を絶縁膜(酸化膜)３６で平坦化する工程」により形成された「エッチングして分離されたＳＯＩ層」全面を覆い且つその周囲全面に対して同一高さとなるように平坦化された絶縁膜(酸化膜)３６に対して、前記ＳＯＩ層のチャネルとなる中央部のみを露出させ、その周囲の、ソース・ドレインとなる中央部の両側の直方体部分の上部には、絶縁膜(酸化膜)３６が残ったままとする工程である。
　したがって、刊行物１発明の「前記第１フォトレジストパターン３５を除去した後、前記エッチングにより分離されたＳＯＩ層３３の段差を絶縁膜(酸化膜)３６で平坦化する工程と、続いて、前記絶縁膜(酸化膜)３６上に第２フォトレジストパターン３８を形成し、前記第２フォトレジストパターン３８をマスクとして前記絶縁膜(酸化膜)３６をＲＩＥによりエッチングし、溝３７を形成する工程」は、本願補正発明の「前記フィン活性領域の両端の前記第１及び第２活性領域の上部に層間絶縁膜を形成する段階」に相当する。
　
　　ｉ　刊行物１発明の「第２フォトレジストパターン３８及び前記絶縁膜（酸化膜)３６」は、リンイオンを注入する時のマスクとして機能するものであるから、刊行物１発明の「第２フォトレジストパターン３８及び前記絶縁膜(酸化膜)３６をマスクとし、エッチングして分離されたＳＯＩ層３３に、例えばリンイオンをｎ型不純物として注入し、前記溝３７より不純物を前記エッチングして分離されたＳＯＩ層３３の所定の深さから前記エッチングして分離されたＳＯＩ層底面までの領域に導入する工程と、次に、前記第２フォトレジストパターン３８を除去した後、前記エッチングして分離されたＳＯＩ層３３の不純物を導入した領域のみを選択的にエッチング除去し、空洞４０を形成する工程」は、本願補正発明の「前記層間絶縁膜をイオン注入マスクとして用いて前記フィン活性領域の中心部分に不純物をイオン注入して埋没不純物領域を形成する段階と、前記埋没不純物領域を選択的に除去して前記第１及び第２活性領域にブリッジ形状に連結される第３活性領域を形成する段階」に相当する。
　
　そうすると、両者は、
　「電界効果トランジスタの製造方法において、
　互いに離隔され、半導体基板の上層を支持する下層の表面上部から突出した第１及び第２活性領域を形成する段階と、
　前記下層の表面上部と垂直に離隔され、前記第１及び第２活性領域の間を連結するブリッジ形状の第３活性領域を形成する段階と、
　前記第３活性領域を覆うゲート絶縁膜を形成した後、前記第３活性領域がチャンネルとして機能するようにゲート電極を前記ゲート絶縁膜に形成する段階と、を含み、
　前記第１及び第２活性領域を形成する段階と前記第３活性領域を形成する段階とは、
　前記半導体基板の下層から突出するフィン活性領域を形成する段階と、
　前記フィン活性領域の両端の前記第１及び第２活性領域の上部に層間絶縁膜を形成する段階と、
　前記層間絶縁膜をイオン注入マスクとして用いて前記フィン活性領域の中心部分に不純物をイオン注入して埋没不純物領域を形成する段階と、
　前記埋没不純物領域を選択的に除去して前記第１及び第２活性領域にブリッジ形状に連結される第３活性領域を形成する段階と、を含み、
　前記半導体基板は、前記下層と、前記下層の上に配置されて単結晶シリコン膜よりなる上層とを含み、
　前記第３活性領域が前記上層から形成され、
　前記フィン活性領域を形成する段階は、
　前記半導体基板上にマスク膜を形成する段階と、
　前記マスク膜を食刻マスクとして用いて前記半導体基板の下層が露出されるように前記半導体基板の上層を除去して前記フィン活性領域を形成する段階と、を含み、
　前記半導体基板の前記第１及び第２活性領域及び前記第１及び第２活性領域と同一高さに形成された前記第３活性領域を含む、
　電界効果トランジスタの製造方法。」
の点で一致するものの、次の点で相違する。
　
　＊相違点１：本願補正発明が「半導体基板の上層を除去して前記フィン活性領域を形成する段階」に用いるマスクとして「ハードマスク膜」用いているのに対して、刊行物１発明は、「フォトレジスト」を用いている点。
　
　＊相違点２：本願補正発明が、「前記半導体基板は導電性バルク基板であり」、「前記上層は前記導電性バルク基板の上方の一部が食刻されて形成され」、「前記下層は前記上層に接して支持する前記導電性バルク基板の下方の残部であり、前記下層と前記第１乃至第３活性領域とは同一物質である」のに対して、刊行物１発明では、半導体基板として「ＳＯＩ基板」を用いており、半導体基板の上層が「ＳＯＩ層」である単結晶シリコン層であり、「下層」が、シリコン基板３１及び酸化膜３２から形成されている点。
　
（イ）判断
　ここで、上記各相違点１、２について検討する。
　　ａ　相違点２について
　フィン状或いは衝立状のチャネル層を有する電界効果トランジスタ（ＦＥＴ）において、チャネル層を、ＳＯＩ基板上層のシリコン層及びバルクの単結晶シリコン基板自体の両者を選択的構成として列記すること、さらに、選択の際に性能のみならず、コストの点等をも考慮することは、刊行物２、３に記載されている技術事項のように、周知である。
　刊行物１発明においても、厚いソース・ドレイン領域と薄いチャネル領域とを、同一のシリコン層において形成しタＭＯＳトランジスタとすればよいのであるから、コスト等必要に応じて、ＳＯＩ基板に変えて、刊行物２，３に記載された周知の選択肢としてのバルクの単結晶シリコン基板を採用することは、当業者ならば容易に想到し得た事項である。
　
　　ｂ　相違点１について
　単結晶シリコンをエッチングする際のパターニングマスクとして、フォトレジスト或いはハードマスクは、何れも周知のマスク材料であり、適宜必要に応じて選択されうる材料であり、バルクの単結晶シリコン基板自体をエッチングによりパターニングする際に用いるマスクとして二酸化シリコン或いは窒化シリコン等のハードマスク用いることは、刊行物２に記載のように周知の事項である。
　一方、刊行物１発明におけるＳＯＩ基板を、エッチングする際のマスクとしてフォトレジストが例示されているものの、フォトレジストを必須とすべき説明が刊行物１にはなされておらす、適宜周知のマスクを用いればよいことは明らかである。
　したがって、刊行物１発明において、ＳＯＩ基板に変えて、刊行物２，３等に周知の選択肢である単結晶シリコン基板を採用するに際して、刊行物２に記載された周知のハードマスクを用いることは当業者の選択的な設計事項にすぎず、当業者ならば容易に想到し得た事項である。
　
　　ｃ　そして、上記相違点１及び２に基づいて、本願補正発明により得られる作用効果も、刊行物１発明及び刊行物２，３に記載された周知の技術から当業者であれば予測できた範囲のものであって、格別のものとはいえない。
　
　　ｄ　したがって、本願補正発明は、刊行物１に記載された発明及び刊行物２，３に記載された周知技術に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。　
　
（３）まとめ
　よって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明について　
１　本願発明
　平成２４年　７月３０日付けの手続補正は上記のとおり却下されたので、本願の請求項１及び２に係る発明は、本件補正前の特許請求の範囲の請求項１〜３に記載されたとおりのものであるところ、請求項１に係る発明（以下、「本願発明」という。）は、請求項１に記載された次のとおりのものである。
　なお、上記「第２［理　由］１」における請求項１のなお書きで指摘したように、本願補正発明における「第３不純物領域」及び「電解効果トランジスタ」は、共に誤記であることが明らかであるので、本願発明においても、「第３不純物領域」は、「第３活性領域」と、また、「電解効果トランジスタ」は、「電界効果トランジスタ」と、それぞれ同一のものであるとして、用語を統一して以下、検討する。
　
　「【請求項１】
　電界効果トランジスタの製造方法において、
　互いに離隔され、前記半導体基板の上層を支持する下層の表面上部から突出した第１及び第２活性領域を形成する段階と、
　前記下層の表面上部と垂直に離隔され、前記第１及び第２活性領域の間を連結するブリッジ形状の第３活性領域を形成する段階と、
　前記第３活性領域を覆うゲート絶縁膜を形成した後、前記第３活性領域がチャンネルとして機能するようにゲート電極を前記ゲート絶縁膜に形成する段階と、を含み、
　前記第１及び第２活性領域を形成する段階と前記第３活性領域を形成する段階とは、
　前記半導体基板の下層から突出するフィン活性領域を形成する段階と、
　前記フィン活性領域の両端の前記第１及び第２活性領域の上部に層間絶縁膜を形成する段階と、
　前記層間絶縁膜をイオン注入マスクとして用いて前記フィン活性領域の中心部分に不純物をイオン注入して埋没不純物領域を形成する段階と、
　前記埋没不純物領域を選択的に除去して前記第１及び第２活性領域にブリッジ形状に連結される第３活性領域を形成する段階と、を含み、
　前記半導体基板は、前記下層と、前記下層の上に配置されて単結晶シリコン膜よりなる上層とを含み、
　前記第３活性領域が前記上層から形成され、
　前記フィン活性領域を形成する段階は、
　前記半導体基板上にハードマスク膜を形成する段階と、
　前記ハードマスク膜を食刻マスクとして用いて前記半導体基板の下層が露出されるように前記半導体基板の上層を除去して前記フィン活性領域を形成する段階と、を含む
　ことを特徴とする電界効果トランジスタの製造方法。」
　
２　引用刊行物及びその摘記事項
　原査定の拒絶の理由に引用された本願の優先権主張の日前に頒布された刊行物１、２及本願の優先権主張の日前に頒布された刊行物３の摘記事項は、上記「第２　２　（２）ア　引用刊行物及びその摘記事項」に記載されたとおりである。
　
３　対比・判断
　本願発明は、前記「第２　２　（２）イ　当審の判断」で検討した本願補正発明において、半導体基板として、「前記半導体基板は導電性バルク基板であり、前記上層は前記導電性バルク基板の上方の一部が食刻されて形成された、前記第１及び第２活性領域及び前記第１及び第２活性領域と同一高さに形成された前記第３活性領域を含み、前記下層は前記上層に接して支持する前記導電性バルク基板の下方の残部であり、前記下層と前記第１乃至第３活性領域とは同一物質である」との限定的事項が削除され、「互いに離隔され、
前記
前記
している対象がない、不明りょうな記載が残っているものである。
　
　そうすると、「
前記
　
４　むすび 
　以上のとおり、本願の請求項１に係る発明は、刊行物１に記載された発明及び刊行物２，３に記載された周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものであり、本願の請求項２〜２３に係る発明については検討するまでもなく、本願は拒絶すべきものである。
　
　よって、結論のとおり審決する