【事件の表示】
　特願２００６−１０４４９２「ＣＭＯＳ半導体集積回路装置」拒絶査定不服審判事件〔平成１９年１０月２５日出願公開、特開２００７−２８１１４７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯・本願発明
　本願は、平成１８年４月５日の特許出願であって、平成２４年３月１５日付けの拒絶査定に対し、同年７月１８日に審判請求がされたものであり、その請求項１〜８に係る発明は、明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜８に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される次のとおりのものである。
　
「【請求項１】
　半導体基板の表面に互いに隣接して配置された複数の回路ブロックを備え、
　各回路ブロックは、前記半導体基板の表面に配置された複数の第１導電型ＭＯＳトランジスタを含む第１のＭＯＳトランジスタ群と、前記第１のＭＯＳトランジスタ群上にオーバーラップして配置され、前記第１導電型ＭＯＳトランジスタに第１の電位を供給する第１の配線と、
　前記半導体基板の表面に前記第１のＭＯＳトランジスタ群に隣接して配置され複数の第２導電型ＭＯＳトランジスタを含む第２のＭＯＳトランジスタ群と、前記第２のＭＯＳトランジスタ群上にオーバーラップして配置され、前記第２導電型ＭＯＳトランジスタに第２の電位を供給する第２の配線と、
　第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタとを接続して回路を形成するための第３の配線と、
　前記第１のＭＯＳトランジスタ群と前記第２のＭＯＳトランジスタ群との間の前記半導体基板の表面に配置された基板電流吸い取り用の拡散層とを備え、
　前記第１及び第２の配線は前記第３の配線の上層の配線であることを特徴とするＣＭＯＳ半導体集積回路装置。」
　
２　引用刊行物に記載された発明
（１）引用例１：特開２００３−７８２２号公報
　本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用文献１として引用された刊行物である特開２００３−７８２２号公報（以下「引用例」という。）には、「半導体集積回路装置」（発明の名称）に関して、図１〜２８とともに次の記載がある（下線は当合議体において付加した。以下同じ。）。
　
・「【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装置のレイアウトパターンに関するものであり、特に、
機能回路群のレイアウトをチップ上の１方向に展開して構成する半導体集積回路装置
　
・「【０００２】
【従来の技術】従来より、半導体集積回路装置のダイサイズの高集積化の要求に応える１手法として、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとをペアとしたＣＭＯＳユニットを基本構成として
複数の論理回路を備えた機能回路を、信号の流れに沿って１方向に配置して、複数の機能回路を並べて機能回路群とするレイアウト手法
【０００３】ここで、以下の説明において使用されるＣＭＯＳユニット、あるいはユニットとは、ＰＭＯＳ／ＮＭＯＳトランジスタをペアとして適宜の構成で接続してなるもので、論理ゲートやトランスファゲート等の基本機能を構成する回路単位を称するものとする。…（略）…
【０００４】ゲートアレイ方式やスタンダードセル方式が、チップ上に２次元展開された特定の区画の中で、所定の配線グリッドのピッチに合わせて縦横に配線を施すことにより、結線処理の時間短縮を主眼としているのに対して、
機能回路群を信号の流れに沿って１方向に配置するレイアウト手法
【０００５】図１８に示す概略レイアウト図は、メタル３層プロセスにおける半導体集積回路装置Ｃｈｉｐのレイアウト例である。図１８における半導体集積回路装置Ｃｈｉｐでは、Ｙ方向に展開された２つのメモリセル領域Ｍ１、Ｍ２を有している。メモリセル領域Ｍ１、Ｍ２の間には、
Ｘ方向に展開された機能回路群ＦＮＢＬ１、ＦＮＢＬ２、乃至ＦＮＢＬｎが、各々、レイアウト幅ＢＷ１、ＢＷ２、乃至ＢＷｎでＹ方向に配列されている
　
  ・「【０００８】
図
２２
電源電圧配線ＶＣＣ１００は第２メタル層Ｍ２Ｌで配線され、その直下にはＰＭＯＳトランジスタが配置されており、基準電圧配線ＶＳＳ１００も第２メタル層Ｍ２Ｌで配線され、その直下にはＮＭＯＳトランジスタが配置されている
ＰＭＯＳ／ＮＭＯＳトランジスタ間は、第１メタル層Ｍ１Ｌで接続されＣＭＯＳユニットを構成
図２２に示すプロセスＢを使用した場合のレイアウト図では
３本分の隣接する論理回路等との入出力配線領域ＩＯＬ１００
　
・「【００１０】
図２４は、図２３の機能回路ＦＮＢを図２０、２２に示すプロセスＢに従いレイアウトした場合のレイアウトパターン図例である
【００１１】
図２４
ＰＭＯＳトランジスタ上には、第２メタル層Ｍ２Ｌで構成された電源電圧配線ＶＣＣ１００が配線され、ＰＭＯＳトランジスタに電源電圧ＶＣＣを供給している
ＮＭＯＳトランジスタ上には、同じく第２メタル層Ｍ２Ｌで構成された基準電圧配線ＶＳＳ１００が配線され、ＮＭＯＳトランジスタに基準電圧ＶＳＳを供給している
【００１２】また、
図２５乃至図２８に各々示すように
コンタクトＣｄ１０１によりＮ型のウェル領域ＮＷ１００に接続
コンタクトＣｄ１０１によりＰ型のウェル領域ＰＷ１００に接続
　
・「【００２０】機能回路ＦＮＢでは、７本の出力配線ＯＵＴ１乃至ＯＵＴ７が存在しており、図２４乃至図２８から明らかなように、電源電圧配線ＶＣＣ１００直下のＰＭＯＳトランジスタ列と基準電圧配線ＶＳＳ１００直下のＮＭＯＳトランジスタ列とに挟まれたレイアウトパターン図の中央部分に第２メタル層Ｍ２Ｌにより配線されて入出力配線領域ＩＯＬ１００の配線領域を決定している。そして、その両側には、機能回路ＦＮＢ内の接続配線が配線されており内部配線領域ＩＬ１００を構成している。…（略）…本例では、論理回路ＣＩＲ２のＲ２乃至Ｒ５の部分で最も多くの内部配線が接続されており、配線幅を決定している。従って、機能回路ＦＮＢのレイアウトパターン図は、この部分の配線ができるように内部配線ＬＨ１００の配線領域幅を設ける必要がある。他の論理回路ＣＩＲ１、ＣＩＲ３、ＣＩＲ４に対しては、この幅は必要ではないが、
論理回路ＣＩＲ１乃至ＣＩＲ４を１方向に配置
　
・「【００２１】
【発明が解決しようとする課題】上記に説明したように、機能回路ＦＮＢのレイアウトパターン図では、各論理回路ＣＩＲ１乃至ＣＩＲ４内あるいは論理回路ＣＩＲ１乃至ＣＩＲ４間で接続される内部接続配線の本数が最大となる領域で、内部接続配線のレイアウトが可能となるように内部配線領域ＩＬ１００を設定する必要がある。従って、この領域以外の部分では、内部接続配線の本数が少ない場合でも上記の内部配線領域ＩＬ１００が確保されていることとなる。必要な内部接続配線を配置した後の残りの部分は空白領域となってしまう。半導体集積回路装置の動向に鑑みれば、今後益々、機能回路ＦＮＢは高機能化・大規模化することは明らかであり、これに伴い内部接続配線数も増加することとなる。また、回路の大規模化・複雑化によりレイアウトパターンにおいて多段配置している機能回路群もその接続段数が増大することとなる。そのため、１列の機能回路群には多種多様な論理回路が多数配置されることとなる。多数の内部接続配線を必要とする論理回路と内部接続配線の少ない論理回路とが混在することとなり、大きな内部配線領域ＩＬ１００を設定することが必要である一方で、内部配線領域ＩＬ１００内に大きな未配線領域を発生させることにもなる。そのため、機能回路群のレイアウトパターンにおいて電源電圧配線ＶＣＣ１００と基準電圧配線ＶＳＳ１００との間の領域のレイアウト効率を向上させることができない。半導体集積回路装置の高集積化を実現できない虞があり問題である。
…（略）…
【００２３】また、
内部配線領域ＩＬ１００と入出力配線領域ＩＯＬ１００との幅が広くなることにより、Ｎ型のウェル領域ＮＷ１００及びＰ型のウェル領域ＰＷ１００の面積も増大する
…（略）…
【００２７】本発明は前記従来技術の問題点を解消するためになされたものであり、
半導体集積回路装置の機能回路群をチップ上の１方向に展開するレイアウトパターンにおいて
半導体集積回路装置を提供する
　
・「【００２８】
【課題を解決するための手段】前記目的を達成するために、請求項１に係る半導体集積回路装置は、中間に第１領域を有して１方向に配置される１対の第１及び第２電源配線と、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを適宜に組み合わせ第１及び第２電源配線に沿って構成される基本回路ユニットと、複数の基本回路ユニットで構成される論理回路ユニットと、
複数の論理回路ユニットで構成される機能回路ユニット
機能回路ユニットを適宜に多段配置する半導体集積回路装置
ＰＭＯＳ及びＮＭＯＳトランジスタ構造の少なくとも一部分を第１及び第２電源配線下に配置する
…（略）…
【００３３】また、
ＰＭＯＳ／ＮＭＯＳトランジスタを配置するＮ／Ｐ型のウェル領域の面積を小さくすることができるので
ラッチアップ耐性を維持することができる
　
・「【００６０】
【発明の実施の形態】以下、
本発明の半導体集積回路装置
【００６１】図１に示す第１実施形態の概略レイアウト図は、プロセスＢを使用する場合のレイアウト図である。図２２の概略レイアウト図における内部配線領域ＩＬ１００に代えて、
機能回路内の論理回路ＣＩＲ１１、ＣＩＲ１２を構成するＣＭＯＳユニットＰ１１とＮ１１、Ｐ１２とＮ１２、Ｐ１３とＮ１３、Ｐ１４とＮ１４
【００６２】
ＰＭＯＳトランジスタＰ１１乃至Ｐ１４がＮ型のウェル領域ＮＷ１内に配置され、その上層を第２メタル層Ｍ２Ｌの電源電圧配線ＶＣＣ１が覆っている
ＮＭＯＳトランジスタＮ１１乃至Ｎ１４がＰ型のウェル領域ＰＷ１内に配置され、その上層を第２メタル層Ｍ２Ｌの基準電圧配線ＶＳＳ１が覆っている
図２２、及び図２４乃至図２８に示す従来技術のレイアウトパターン図と同様
【００６３】機能回路への入出力配線は、第２領域Ｂ１Ｐ、Ｂ１Ｎに挟まれた第２領域Ａ１に配置されており入出力配線領域ＩＯＬ１となっている。
Ｎ／Ｐ型のウェル領域ＮＷ１／ＰＷ１へのバイアス印加は
オーミックコンタクト用拡散領域ＮＷＤ１、ＰＷＤ１に対して、第２メタル層Ｍ２Ｌの電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１から
行われる
【００６４】ここで、第１実施形態では、プロセスＢを想定したレイアウトパターンとなっているので、ＣＭＯＳユニットのゲート端子への接続は第２メタル層Ｍ２Ｌから行うこととなる。電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１も第２メタル層Ｍ２Ｌであるため、ユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎは第２領域Ｂ１Ｐ、Ｂ１Ｎのうち電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１の外側に配置されている。また、ユニット間配線１２Ａに代えて、入出力配線領域ＩＯＬ１内の配線１２Ｂを使用する場合が図示されている。これは、ＣＭＯＳユニットＰ１２とＮ１２、Ｐ１３とＮ１３間の信号が機能回路の入出力信号となっている場合に、この信号のための配線を入出力配線領域ＩＯＬ１に配置した場合に対応する。
【００６５】図１のレイアウトパターン図では、ユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎが第２領域Ｂ１Ｐ、Ｂ１Ｎのうち電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１の外側に配置されており、第１領域Ａ１には入出力配線領域ＩＯＬ１のみが配置されている。入出力配線領域ＩＯＬ１に配置される入出力配線は、機能回路のレイアウトパターンを貫く配線であり、第１領域Ａ１に配線のレイアウトによる空白部分は存在しない。
【００６６】また、第１領域Ａ１は、ＰＭＯＳ／ＮＭＯＳトランジスタ、Ｎ／Ｐ型のウェルＮＭ１、ＰＷ１等についてデバイス仕様等から定められる間隔と入出力配線領域ＩＯＬ１に配置される入出力配線本数で定められる幅の何れか長いほうで定められるが、第１領域Ａ１には従来技術と異なりユニット間配線領域がないため幅が短くレイアウトされている。従って、ＰＭＯＳ／ＮＭＯＳトランジスタを接続する第１メタル層Ｍ１Ｌの配線長は短くなる。また
ＰＭＯＳ／ＮＭＯＳトランジスタを配置するＮ／Ｐ型のウェル領域ＮＷ１／ＰＷ１の面積は小さくなる
【００６７】ＣＭＯＳユニットＰ１１とＮ１１乃至Ｐ１４とＮ１４間、あるいは論理回路ＣＩＲ１１、ＣＩＲ１２間の接続配線１１、１２Ａ、１３、１４に変更がある場合には、第２領域Ｂ１Ｐ、Ｂ１Ｎにおけるユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎで対応する。
【００６８】第１実施形態の概略レイアウト図によれば、第１領域Ａ１には入出力配線領域ＩＯＬ１のみが配置されており、この入出力配線領域ＩＯＬ１に配置される入出力配線は機能回路のレイアウトパターンを貫く配線であるので、第１領域Ａ１に配線のレイアウトによる空白部分は存在しない。従って、第１領域Ａ１におけるレイアウト効率を向上させることができ、半導体集積回路装置の高集積化を実現することがでできる。
【００６９】また、第１領域Ａ１は、ＰＭＯＳ／ＮＭＯＳトランジスタ、Ｎ／Ｐ型のウェルＮＷ１、ＰＷ１等についてデバイス仕様等から定められる間隔と入出力配線領域ＩＯＬ１に配置される入出力配線本数で定められる距離の何れか長いほうで定められ、ユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎを確保する必要がないため、従来技術に比して幅を短くレイアウトすることができる。従って、ＰＭＯＳ／ＮＭＯＳトランジスタを接続する第１メタル層Ｍ１Ｌの配線長を短くすることができ、この配線による寄生抵抗や寄生容量等を最小限に低減して、ＰＭＯＳ／ＮＭＯＳトランジスタを接続して構成するＣＭＯＳユニットにおいて信号の伝播遅延に伴う貫通電流等の特性悪化を防止することができる。
【００７０】また、
ＰＭＯＳ／ＮＭＯＳトランジスタを配置するＮ／Ｐ型のウェル領域ＮＷ１／ＰＷ１の面積を小さくすることができるので
ラッチアップ耐性を維持することができる
【００７１】また、機能回路をレイアウトする際のレイアウトパターン幅の変動要因であるユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎを電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１の外側に配置することができ、第１領域Ａ１を入出力配線領域ＩＯＬ１のみとすることができる。ここで、入出力配線領域ＩＯＬ１は、レイアウト設計の初期段階で回路図から容易に見積もることができるので、電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１の位置を精度よく見積もることができ、レイアウト設計の途中での電源電圧配線ＶＣＣ１と基準電圧配線ＶＳＳ１との位置の再見積りをする必要はなくなる。また、電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１の位置決定後の回路変更に際しては、ユニット間配線領域ＩＬ１Ｐ、ＩＬ１Ｎで対応することができ、電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１の位置を変更する必要はない。従って、レイアウト設計工数の短縮を図ることができ好都合である。」
　
・「【０１０５】図７に示す第７実施形態の概略レイアウト図は、図２に示す第２実施形態の概略レイアウト図を、基準電圧配線ＶＳＳ７の外側を基準にミラー反転して折り返し、ミラー反転した各々のＰ型のウェル領域を１つにマージして新たにＰ型のウェル領域ＰＷ７とすると共に、Ｐ型のウェル領域ＰＷ７へのバイアス印加をするためのオーミックコンタクト用拡散領域ＰＷＤ７を共通化した構成となっている。
【０１０６】第７実施形態によれば、ミラー反転部である第３領域Ｃ７においては、ユニット間接続配線は配置されないので、素子間の耐圧等のデバイス要因から決定される間隔、及び機能回路への入出力配線を配置する場合には配線幅の距離等を考慮することにより決定される必要最小限の間隔を設定して、レイアウト間の位置関係を決定できるので、レイアウト効率を高め高集積化を図るのに好都合である。
【０１０７】また、Ｐ型のウェル領域ＰＷ７のマージやバイアス印加用の拡散領域ＰＷＤ７の共通化も、レイアウト効率を向上に寄与するものであり、高集積化を図るのに好都合である。」
　
・「【０１０８】図８は、第１実施形態に示すように電源電圧配線ＶＣＣ１及び基準電圧配線ＶＳＳ１の外側にユニット間配線領域ＩＬ１Ｐ及びＩＬ１Ｎを配置し、更に、第３実施形態に示すように、ＰＭＯＳトランジスタＰ３１乃至Ｐ３４の外端及びＮＭＯＳトランジスタＮ３１乃至Ｎ３４の外端を、ユニット間配線領域ＩＬ１Ｐ及びＩＬ１Ｎに近づけるように、電源電圧配線ＶＣＣ３の外端及び基準電圧配線ＶＳＳ３の外端に一致させて配置した構成を有して、図２３の機能回路ＦＮＢをレイアウトしたレイアウトパターン図の具体例である。論理回路ＣＩＲ１乃至ＣＩＲ４の配置順序は図２４の従来技術と同じである。各論理回路ＣＩＲ１乃至ＣＩＲ４の部分を拡大したレイアウトパターン図を、図９乃至図１２に示す。図中、従来技術におけるレイアウトパターン図と同一の構成要素については同一の符号を付し説明を省略する。
【０１０９】図８に示す第１及び第３実施形態の具体例では、ＰＭＯＳトランジスタとＮ型のウェル領域ＮＷとの関係、及びＮＭＯＳトランジスタとＰ型のウェル領域ＰＷとの関係、更には、機能回路への入出力配線が第１領域Ａに配置されて入出力配線領域ＩＯＬを構成している点については従来技術のレイアウトパターンと同様であるので、ここでの説明は省略する。また、本具体例では、従来技術の場合と同様に図２０に示すプロセスＢを適用して構成されているため、第１乃至第３メタル層Ｍ１Ｌ乃至Ｍ３Ｌ間を接続するコンタクトＣｖ、Ｃｖｖの構成、及びＰｏｌｉＳｉ層が第２メタル層Ｍ２Ｌとの間でコンタクトＣｐｐにより接続されている点に関しても従来技術のレイアウトパターンと同様であり、各配線層の配線方向についても従来技術と同じであり、ここでの説明は省略する。
【０１１０】…（略）…
【０１１１】電源電圧配線ＶＣＣと基準電圧配線ＶＳＳとに挟まれた第１領域Ａには、ユニット間配線領域ＩＬＰ、ＩＬＮは存在しておらず、機能回路のレイアウトパターンを貫く入出力配線ＯＵＴ１乃至ＯＵＴ７が配置されている入出力配線領域ＩＯＬのみが存在する。従って、第１領域Ａには配線用の領域が未配線のまま冗長な空白領域として残ることはなく、レイアウト効率が向上して高集積化を図ることができる。
【０１１２】また、第１領域Ａに空白領域等の冗長な領域が存在しないので、ＰＭＯＳ／ＮＭＯＳトランジスタ間を最短距離で接続することができる。…（略）…
【０１１３】また、
ウェル領域ＮＷ、ＰＷの面積も最小化することができ、ウェルバイアスの安定印加を可能として、ラッチアップ耐性の確保
を実現する
　
・「【図面の簡単な説明】
【図１】第１実施形態の概略レイアウト図である。
【図２】…（略）…
【図１８】半導体集積回路装置において機能回路群の配置関係を示す概略レイアウト図である。
【図１９】従来技術における機能回路群の一部を拡大した概略レイアウト図である。
【図２０】半導体集積回路装置における製造プロセス別の多層配線構造を示す説明図である。
【図２１】プロセスＡを使用した場合の概略レイアウト図である。
【図２２】プロセスＢを使用した場合の概略レイアウト図である。
【図２３】機能回路の具体例を示す回路ブロック図である。
【図２４】図２３の機能回路を従来技術でレイアウトした場合の具体例を示すレイアウトパターン図である。
【図２５】従来技術の具体例のうち論理回路ＣＩＲ１の部分を示すレイアウトパターン図である。
【図２６】…（略）…」
　
・図１から、論理回路ＣＩＲ１１は、ＰＭＯＳトランジスタＰ１１とＰ１２、及び当該ＰＭＯＳトランジスタＰ１１とＰ１２に隣接して配置されたＮＭＯＳトランジスタＮ１１とＮ１２とを備え、論理回路ＣＩＲ１２は、ＰＭＯＳトランジスタＰ１３とＰ１４、及び当該ＰＭＯＳトランジスタＰ１３とＰ１４に隣接して配置されたＮＭＯＳトランジスタＮ１３とＮ１４とを備えるものであることが見てとれる。
　さらに、図１から、論理回路ＣＩＲ１１、ＣＩＲ１２は１方向に配置されていることが見てとれる。
　
（２）引用発明
　引用例１の上記摘記事項の段落【００２８】、【００６１】、【００６２】を参照すると、図１に示される論理回路ＣＩＲ１１及びＣＩＲ１２は、「機能回路」内の論理回路であることは明らかである。
　さらに、引用例１の【発明の実施の形態】の欄に記載されている「本発明の半導体集積回路装置」は、上記摘記事項の段落【０００１】、【０００２】、【００２７】及び【００２８】を参照すると、「機能回路を、複数並べて機能回路群とするレイアウトを、チップ上の１方向に展開して構成する半導体集積回路装置」であることは、当業者であれば直ちに察知し得たことである。
　
　したがって、図１、１８〜２８を参酌してまとめると、引用例１には以下の発明（以下「引用発明」という。）が記載されている。
　
「複数の論理回路ＣＩＲ１１、ＣＩＲ１２を備えた機能回路を、チップ上の１方向（Ｙ方向）に複数並べて機能回路群とするレイアウトを有する半導体集積回路装置であって、
　それぞれの前記機能回路において、前記複数の論理回路ＣＩＲ１１、ＣＩＲ１２は前記１方向と垂直な他方向（Ｘ方向）に配置されており、
　前記論理回路ＣＩＲ１１は、複数のＰＭＯＳトランジスタＰ１１とＰ１２、及び当該複数のＰＭＯＳトランジスタＰ１１とＰ１２に隣接して配置された複数のＮＭＯＳトランジスタＮ１１とＮ１２とを備え、前記論理回路ＣＩＲ１２は、複数のＰＭＯＳトランジスタＰ１３とＰ１４、及び当該複数のＰＭＯＳトランジスタＰ１３とＰ１４に隣接して配置された複数のＮＭＯＳトランジスタＮ１３とＮ１４とを備え、
　前記複数のＰＭＯＳトランジスタＰ１１乃至Ｐ１４はＮ型のウェル領域ＮＷ１内に配置され、その上には、第２メタル層Ｍ２Ｌで構成された電源電圧配線ＶＣＣ１が覆っており、当該ＰＭＯＳトランジスタに電源電圧ＶＣＣを供給しており、
　前記複数のＮＭＯＳトランジスタＮ１１乃至Ｎ１４はＰ型のウェル領域ＰＷ１内に配置され、その上には、同じく第２メタル層Ｍ２Ｌで構成された基準電圧配線ＶＳＳ１が覆っており、当該ＮＭＯＳトランジスタに基準電圧ＶＳＳを供給しており、
　前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタは、第１メタル層Ｍ１Ｌで接続されＣＭＯＳユニットＰ１１とＮ１１、Ｐ１２とＮ１２、Ｐ１３とＮ１３、Ｐ１４とＮ１４を構成している半導体集積回路装置。」
　
３　対比  
　本願発明と引用発明とを対比する。
　
ア　引用発明の「機能回路」、「複数のＰＭＯＳトランジスタＰ１１乃至Ｐ１４」、「複数のＮＭＯＳトランジスタＮ１１乃至Ｎ１４」は、それぞれ本願発明の「回路ブロック」、「複数の第１導電型ＭＯＳトランジスタ」、「複数の第２導電型ＭＯＳトランジスタ」に相当する。
　
イ　引用発明において、「半導体集積回路装置」は「機能回路を、チップ上の１方向（Ｙ方向）に複数並べて機能回路群とするレイアウトを有する半導体集積回路装置」であるから、引用例１の上記「２」の摘記事項の段落【０００５】及び図１８を参照するとともに、技術常識を勘案すると、当該「機能回路」は、「半導体基板の表面に互いに隣接して配置された」ものであることは明らかである。
　
ウ　同様に、引用発明において、「複数のＰＭＯＳトランジスタＰ１１とＰ１２」及び「複数のＰＭＯＳトランジスタＰ１３とＰ１４」も「半導体基板の表面に配置された」ものであることは明らかである。
　また、引用発明では、「機能回路」は「複数の論理回路ＣＩＲ１１、ＣＩＲ１２を備えた機能回路」であるとともに、「前記論理回路ＣＩＲ１１は、複数のＰＭＯＳトランジスタＰ１１とＰ１２」を備え、「前記論理回路ＣＩＲ１２は、複数のＰＭＯＳトランジスタＰ１３とＰ１４」を備えるものであるから、本願発明と引用発明とは、「各回路ブロックは」、「前記半導体基板の表面に配置された複数の第１導電型ＭＯＳトランジスタを含む第１のＭＯＳトランジスタ群」を備える点で一致する。
　
　さらに、引用発明では、「前記複数のＰＭＯＳトランジスタＰ１１乃至Ｐ１４はＮ型のウェル領域ＮＷ１内に配置され、その上には、第２メタル層Ｍ２Ｌで構成された電源電圧配線ＶＣＣ１が覆っており、当該ＰＭＯＳトランジスタに電源電圧ＶＣＣを供給して」いるから、引用発明の「電源電圧ＶＣＣ」及び「電源電圧配線ＶＣＣ１」は、それぞれ本願発明の「第１の電位」及び「第１の配線」に相当する。
　したがって、本願発明と引用発明とは、「各回路ブロックは」、「前記第１のＭＯＳトランジスタ群上にオーバーラップして配置され、前記第１導電型ＭＯＳトランジスタに第１の電位を供給する第１の配線」を備える点で一致する。
　
エ　同様に、引用発明において、「複数のＮＭＯＳトランジスタＮ１１とＮ１２」及び「複数のＮＭＯＳトランジスタＮ１３とＮ１４」も「半導体基板の表面」に配置されたものであることは明らかである。
　また、引用発明では、「機能回路」は「複数の論理回路ＣＩＲ１１、ＣＩＲ１２を備えた機能回路」であるとともに、「前記論理回路ＣＩＲ１１」は、「当該複数のＰＭＯＳトランジスタＰ１１とＰ１２に隣接して配置された複数のＮＭＯＳトランジスタＮ１１とＮ１２」を備え、「前記論理回路ＣＩＲ１２」は、「当該複数のＰＭＯＳトランジスタＰ１３とＰ１４に隣接して配置された複数のＮＭＯＳトランジスタＮ１３とＮ１４」を備えるものであるから、本願発明と引用発明とは、「各回路ブロックは」、「前記半導体基板の表面に前記第１のＭＯＳトランジスタ群に隣接して配置され複数の第２導電型ＭＯＳトランジスタを含む第２のＭＯＳトランジスタ群」を備える点で一致する。
　
　さらに、引用発明では、「前記複数のＮＭＯＳトランジスタＮ１１乃至Ｎ１４はＰ型のウェル領域ＰＷ１内に配置され、その上には、同じく第２メタル層Ｍ２Ｌで構成された基準電圧配線ＶＳＳ１が覆っており、当該ＮＭＯＳトランジスタに基準電圧ＶＳＳを供給して」いるから、引用発明の「基準電圧ＶＳＳ」及び「基準電圧配線ＶＳＳ１」は、それぞれ本願発明の「第２の電位」及び「第２の配線」に相当する。
　したがって、本願発明と引用発明とは、「各回路ブロックは」、「前記第２のＭＯＳトランジスタ群上にオーバーラップして配置され、前記第２導電型ＭＯＳトランジスタに第２の電位を供給する第２の配線」を備える点で一致する。
　
オ　引用発明では、「前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタは、第１メタル層Ｍ１Ｌで接続されＣＭＯＳユニットＰ１１とＮ１１、Ｐ１２とＮ１２、Ｐ１３とＮ１３、Ｐ１４とＮ１４を構成してい」るから、当該「前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタ」を接続する「第１メタル層Ｍ１Ｌ」は、本願発明の「第３配線」に相当し、当該「ＣＭＯＳユニットＰ１１とＮ１１、Ｐ１２とＮ１２、Ｐ１３とＮ１３、Ｐ１４とＮ１４を構成」することは、本願発明の「回路を形成」することに相当する。
　したがって、本願発明と引用発明とは、「各回路ブロックは」、「第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタとを接続して回路を形成するための第３の配線」を備える点で一致する。
　
カ　さらに、引用発明では、「電源電圧配線ＶＣＣ１」及び「基準電圧配線ＶＳＳ１」は、ともに「第２メタル層Ｍ２Ｌで構成された」配線であるから、本願発明と引用発明とは、「各回路ブロックは」、「前記第１及び第２の配線は前記第３の配線の上層の配線である」点で一致する。
　
キ　引用発明では、「前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタは、第１メタル層Ｍ１Ｌで接続されＣＭＯＳユニットＰ１１とＮ１１、Ｐ１２とＮ１２、Ｐ１３とＮ１３、Ｐ１４とＮ１４を構成している半導体集積回路装置」であるから、引用発明の「半導体集積回路装置」は、本願発明の「ＣＭＯＳ半導体集積回路装置」に相当する。
　
ク　以上をまとめると、本願発明と引用発明の一致点及び相違点は次のとおりである。
＜一致点＞
「半導体基板の表面に互いに隣接して配置された複数の回路ブロックを備え、
　各回路ブロックは、前記半導体基板の表面に配置された複数の第１導電型ＭＯＳトランジスタを含む第１のＭＯＳトランジスタ群と、前記第１のＭＯＳトランジスタ群上にオーバーラップして配置され、前記第１導電型ＭＯＳトランジスタに第１の電位を供給する第１の配線と、
　前記半導体基板の表面に前記第１のＭＯＳトランジスタ群に隣接して配置され複数の第２導電型ＭＯＳトランジスタを含む第２のＭＯＳトランジスタ群と、前記第２のＭＯＳトランジスタ群上にオーバーラップして配置され、前記第２導電型ＭＯＳトランジスタに第２の電位を供給する第２の配線と、
　第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタとを接続して回路を形成するための第３の配線と、
　前記第１及び第２の配線は前記第３の配線の上層の配線であるＣＭＯＳ半導体集積回路装置。」 
　
＜相違点＞
  本願発明は、「各回路ブロックは」、「前記第１のＭＯＳトランジスタ群と前記第２のＭＯＳトランジスタ群との間の前記半導体基板の表面に配置された基板電流吸い取り用の拡散層」を備えるのに対し、引用発明では、そのような構成を有していない点。
　
４　相違点についての当審の判断
（１）相違点について
ア　ＣＭＯＳ半導体集積回路装置において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの間に形成される寄生サイリスタによるラッチアップを抑止すべく、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間に拡散層を形成することは、本願の出願日前に日本国内において頒布された、以下の周知例１及び２に記載されているように、周知技術である。
　
（ア）周知例１：特開昭６２−１５５５５５号公報（原査定の拒絶の理由で引用した引用文献２）
・「〔産業上の利用分野〕
　本発明はＣＭＯＳＩＣの構造に関するもので、特にＣＭＯＳのラッチアップを抑止する構造に関するものである。」（第１ページ左欄第１０〜１３行）
　
・「〔作用〕
　本構造ではラッチアップ耐性が向上する。第１図の例では、ＰチャンネルＦＥＴのドレイン８から
ラッチアップトリガとして注入された正孔は
Ｐ基板ｌで外部へ吸収
　
・第１図から、ＰチャンネルＦＥＴとＮチャンネルＦＥＴとの間のＰ−基板１表面に配置されたＰ＋コンタクト領域９が見てとれる。
　
（イ）周知例２：特開平６−２９５００号公報（原査定で提示した周知例）
・「【００１５】Ｐ−ｃｈＭＯＳトランジスタ列４とＮ−ｃｈＭＯＳトランジスタ列８との間で、Ｎウェル１上にＮ型拡散領域９が形成され、
第１のＮ型拡散領域９とＮ−ｃｈＭＯＳトランジスタ列８との間に第１のＰ型拡散領域１０が形成
【００１６】図２は図１の構成図上の回路レイアウト例を示す図である。
【００１７】図２を参照するに、第１のアルミニウム層１１は、Ｐ−ｃｈＭＯＳトランジスタのドレイン領域１３−１にコンタクト１２−１により接続され、かつＮ−ｃｈＭＯＳトランジスタのドレイン領域１４−１にコンタクト１２−２により接続され、出力端子に接続されている。第２のアルミニウム層１５は、Ｐ−ｃｈＭＯＳトランジスタのソース領域１３−２にコンタクト１２−３により接続され、かつ第１のＮ型拡散領域９にコンタクト１２−４により接続され、高電位電源線に接続されている。第３のアルミニウム層１６は、Ｎ−ｃｈＭＯＳトランジスタのソース領域１４−２にコンタクト１２−５により接続され、かつ
第１のＰ型拡散領域１０に
低電位電源線に接続
　
・「【００２０】
【発明の効果】以上説明したように、本発明によれば、Ｐ−ｃｈＭＯＳトランジスタ列とＮ−ｃｈＭＯＳトランジスタ列との間に、前記Ｐ−ｃｈＭＯＳトランジスタ列の基板上に形成したＮ型拡散領域を有し、
前記Ｎ型拡散領域と前記Ｎ−ｃｈＭＯＳトランジスタ列との間に
基板上に形成したＰ型拡散領域を有しているので、ラッチアップ耐量が向上する
　
イ　上記「２　（１）引用例１」の摘記事項の段落【００２３】、【００３３】、【００６６】、【００７０】及び【０１１３】を参照すると、引用例１には、第１実施形態では、ＰＭＯＳ／ＮＭＯＳトランジスタを配置するＮ／Ｐ型のウェル領域ＮＷ１／ＰＷ１の面積を小さくすることができるので、ラッチアップ耐性を維持することができる旨が記載されているといえるものの、引用発明は、「前記複数のＰＭＯＳトランジスタＰ１１乃至Ｐ１４はＮ型のウェル領域ＮＷ１内に配置され」、「前記複数のＮＭＯＳトランジスタＮ１１乃至Ｎ１４はＰ型のウェル領域ＰＷ１内に配置され」、「前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタ間は、第１メタル層Ｍ１Ｌで接続されＣＭＯＳユニットＰ１１とＮ１１、Ｐ１２とＮ１２、Ｐ１３とＮ１３、Ｐ１４とＮ１４を構成している半導体集積回路装置」に係る発明であるから、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの間に形成される寄生サイリスタによるラッチアップが発生するおそれのあるものであることは当業者には明らかである。
　
　したがって、引用発明において、ラッチアップの発生を防ぐための構成として、前記周知技術に基づき、「複数のＰＭＯＳトランジスタ」と「複数のＮＭＯＳトランジスタ」との間のチップの上に拡散層を設けることで、上記相違点における本願発明の構成を採用することは、当業者であれば容易に想到し得たことである。
　
　よって、上記相違点は、当業者が容易になし得た範囲に含まれる程度のものである。　
　
（２）請求人の主張について
ア　請求人は、平成２４年７月１８日に提出した「審判請求書」の【請求の理由】の「３．本願発明が特許されるべき理由」において、「（４）結論　引用文献１では、前述の如く、各ＰＭＯＳとＮＭＯＳ間、あるいは各論理回路間の内部接続配線は、…（略）…に配置されます。従って、ＰＷ１、ＮＷ１の面積も小さくなります。
　…（略）…。即ち、引用文献１では、ＰＭＯＳ群とＮＭＯＳ群に挟まれた第１領域Ａ１に、Ｎ型ウエル領域及びＰ型ウエル領域へのバイアス印加するための拡散層を形成しておりません。
　その結果、ＰＭＯＳトランジスタ群とＮＭＯＳトランジスタ群に挟まれた第１領域Ａ１には、機能回路のレイアウトを貫く入出力配線のみが空白部分を有することなく高密度で配置されますのでレイアウト効率が向上し、半導体集積回路の高集積化に寄与しております。また、ＰＭＯＳ／ＮＭＯＳトランジスタを接続する配線長を短くすることができ、…（略）…の特性悪化を防止しております。
　引用文献１では、上述の如く、…（略）…配置し、狭い幅の第１領域Ａ１の実現を可能とすることにより、上記課題の解決を図っています。即ち、引用文献1では、引用文献２の開示内容であるＰＭＯＳとＮＭＯＳに挟まれた領域に半導体基板に接地電位を供給するＰ＋コンタクト領域を配置するという構成を除外しております。仮に、引用文献１に引用文献２を適用すれば、引用文献１に開示された効果の阻害要因となります。
　従って、主引用文献１に副引用文献２を適用することには阻害要因がありますので、引用文献１、２は、請求項１の進歩性を否定する先行技術として採用不適なものとなります。」と主張している。
　
イ　しかしながら、上記「２　（１）引用例１」の摘記事項の段落【０００８】及び引用例１の図２２を参照すると、図２２には、入出力配線領域ＩＯＬ１００に、３本の第２メタル層Ｍ２Ｌからなる入出力配線、及び第１メタル層Ｍ１Ｌからなる配線、並びにこれらをそれぞれ接続するコンタクトＣｐｐが配置されているレイアウト図が示されており、さらに、当該摘記事項の段落【００１２】及び引用例１の図２５〜２８には、入出力配線領域ＩＯＬ１００に、Ｎ型のウェル領域ＮＷ１００若しくはＰ型のウェル領域ＰＷ１０００に接続するコンタクトＣｄ１０１が配置されているレイアウト図が示されているものの、これらは、入出力配線領域ＩＯＬ１００におけるチップ若しくは基板の表面に拡散領域が存在しない構成であるといえることから、当該摘記事項の段落【００６２】を勘案すると、引用例１の図１に示される入出力配線領域ＩＯＬ１においても、図２２と同様に、入出力配線には第２メタル層が用いられ、当該入出力配線の下方の基板の表面には拡散領域が存在しない構成となっているものと認められる。
　
ウ　したがって、上記「（１）イ」で検討したように、「引用発明において、ラッチアップの発生を防ぐための構成として、前記周知技術に基づき、「複数のＰＭＯＳトランジスタ」と「複数のＮＭＯＳトランジスタ」との間の半導体基板の表面に拡散層を設ける」にあたり、入出力配線の下方の基板の表面の拡散領域が存在しない領域に、上記「拡散層」を設け得るものであり、その際に、第１領域Ａ１の幅を大きくする必要がないことは明らかであるから、「仮に、引用文献１に引用文献２を適用すれば、引用文献１に開示された効果の阻害要因」という技術的根拠を認めることはできず、請求人の上記主張は、理由がない。
　
（３）判断についてのまとめ
　以上のとおりであるから、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　よって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
５　むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。