【事件の表示】
　特願２００７−５３０２８０「メモリ・スタック・システム及び方法」拒絶査定不服審判事件〔平成１８年　３月１６日国際公開、ＷＯ２００６／０２８８２３、平成２０年　４月１７日国内公表、特表２００８−５１１９２７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．出願の経緯
　本願は、２００５年８月３０日（パリ条約による優先権主張２００４年９月１日、米国）を国際出願日とする国際出願であって、平成２２年９月１７日付けで拒絶理由が通知され、平成２３年３月２８日付けで手続補正がなされたが、平成２３年４月２６日付けで拒絶査定がなされ、これに対し、平成２３年９月９日に拒絶査定不服の審判が請求されたものである。
　
２．本願発明
　本願の請求項１〜３２に係る発明は、平成２３年３月２８日付け手続補正書により補正された特許請求の範囲の請求項１〜３２に記載された事項により特定されるとおりのものであるところ、請求項１に係る発明（以下、「本願発明）という。）は、次のとおりのものである。
「【請求項１】
　スタック型メモリ・モジュールを形成する方法であって、
　複数の選択信号を復号するための論理ブロックをそれぞれ有する複数のメモリ・デバイスを設ける工程であって、前記複数の選択信号は前記複数のメモリ・デバイスの各々を個別にイネーブルするための信号である、工程と、
　前記複数のメモリ・デバイスをスタックする工程と、
　前記複数のメモリ・デバイスのそれぞれの選択ピンと第１の不使用ピンとを含む複数のピンを前記複数のメモリ・デバイス間で相互接続する工程と、
　前記スタック型メモリ・モジュールが前記複数のメモリ・デバイスを含むこと、及び、前記複数の選択信号のそれぞれが前記複数のメモリ・デバイス上の複数の宛先ピンのうちの対応するピンへ送出されることを指示するよう、シリアル・プレゼンス検出デバイスを更新する工程と、
　を備える方法。」
　
３．引用例
　これに対し、原査定の拒絶の理由で引用された、本願の優先日前に頒布された刊行物である、特開２００１−２７３７５５号公報（以下、「引用例」という。）には、図面とともに、次の技術事項が記載されている。
（ア）「【課題】  メモリユニットを複数積層することができ、複数積層したメモリユニットのいずれかを選択する選択信号端子数を削減することができ、小型化及び大容量化を実現することができる半導体装置並びに半導体モジュールを提供する。
【解決手段】  半導体装置１は、メモリユニット１０Ａと、選択信号端子３１１、３１２と、識別ユニット３０Ａとを備えている。選択信号端子３１１には複数のメモリユニット（１０Ａ〜１０Ｄ）に共通のメモリユニット選択信号ＣＳ１が、選択信号端子３１２には共通のメモリユニット選択信号ＣＳ２がそれぞれ供給されている。識別ユニット３０Ａは、共通のメモリユニット選択信号ＣＳ１、ＣＳ２に基づき、メモリユニット１０Ａをその他のメモリユニット１０Ｂ〜１０Ｄに対して識別させる。半導体装置１上にはそれと同一構造の半導体装置２〜４が積層され、半導体モジュールを構築することができる。」（フロントページ下段）
　
（イ）「【００２４】
【課題を解決するための手段】上記課題を解決するために、本発明の第１の特徴は、メモリユニットと、複数のメモリユニットに共通のメモリユニット選択信号が供給される選択信号端子と、共通のメモリユニット選択信号に基づき、メモリユニットをその他のメモリユニットに対して識別させる識別ユニットとを備えた半導体装置としたことである。ここで、「メモリユニット」とは、情報記憶機能を有するユニットという意味で使用され、情報書き換え可能な機能を有するユニット並びに情報の読み出し専用の機能を有するユニットがいずれも含まれる。情報書き換え可能な機能を有するユニットには、ＤＲＡＭ（ＳＤＲＡＭ等が含まれる。）、スタチックランダムアクセスメモリ（ＳＲＡＭ）等の揮発性メモリが少なくとも含まれる。情報の読み出し専用の機能を有するユニットには、リードオンリーメモリ（ＲＯＭ）、紫外線消去型不揮発性メモリ（ＥＰＲＯＭ）、電気的消去型不揮発性メモリ（ＥＥＰＲＯＭ）等の不揮発性メモリが少なくとも含まれる。「メモリユニット」には、単独で半導体チップに搭載される場合、論理ユニット等の他の回路ユニットと併せて１つの半導体チップに搭載される場合、複数のメモリユニットを１つのメモリモジュールとして構築される場合等がいずれも含まれる。「複数のメモリユニットに共通のメモリユニット選択信号」とは、複数のメモリユニットに個別に供給されるメモリユニット選択信号ということではなく、複数のメモリユニットのすべてに供給される同一のメモリユニット選択信号という意味で使用される。「選択信号端子」は、この共通のメモリユニット選択信号をメモリユニットに供給するための信号端子という意味で使用される。例えば、１つの選択信号端子にロウレベル（例えば信号「０」に相当する。）とハイレベル（例えば信号「１」に相当する。）との１ｂｉｔの信号を供給することができるので、４個のメモリユニットを積層する場合、２ｂｉｔの信号「０，０」、「０，１」、「１，０」及び「１，１」により特定のメモリユニットを識別することができる。すなわち、１つのメモリユニットには少なくとも２つの選択信号端子を備えればよい。個別にチップセレクト信号を供給する場合には、４つの独立した信号端子（信号端子）が必要になる。同様に、８個のメモリユニットを積層する場合には、３ｂｉｔの信号のメモリユニット選択信号を供給すればよいので、個々のメモリユニットに配設する選択信号端子数は３つでよい（個別の場合は８本の信号線が必要である。）。１６個のメモリユニットを積層する場合には、４ｂｉｔの信号のメモリユニット選択信号を供給すればよいので、個々のメモリユニットに配設する選択信号端子数は４つでよい（個別の場合は１６本の信号線が必要である）。「識別ユニット」とは、メモリユニットが複数積層される場合に、情報書き換え動作や情報読み出し動作を行う特定のメモリユニットを、選択信号端子に供給されたメモリユニット選択信号に基づき選択することができるユニットという意味で使用される。」（第６欄第３８行〜第７欄第４０行）
　
（ウ）「【００２６】本発明の第２の特徴は、本発明の第１の特徴に係る半導体装置の識別ユニットにおいて、メモリユニットに個別に与えられた固有識別子とメモリユニット選択信号とに基づきメモリユニットを選択するメモリユニット選択回路と、固有識別子に基づいて他のメモリユニットを識別する他の固有識別子を生成する固有識別子生成回路とを少なくとも備えたことである。ここで、「固有識別子」とは、メモリユニット毎に与えられ、情報の書き換え動作や情報の読み出し動作を行うためにメモリユニットを選択するのに必要な固有識別情報という意味で使用される。例えば、メモリユニットに信号「１，０」の「固有識別子」が与えられている場合において、この固有識別子「１，０」に対応するメモリユニット選択信号が入力されると、このメモリユニットが選択される（アクティブ状態になる）ようになっている。「メモリユニット選択回路」には、固有識別子とメモリユニット選択信号とを比較し、この比較結果に基づいてメモリユニットを選択するか否かを決定する、例えば比較回路を主体とする回路を実用的に使用することができる。「メモリユニットに与えられた固有識別子に基づいて他のメモリユニットを識別する他の固有識別子を生成する」とは、１つのメモリユニットに固有識別子が与えられると、この固有識別子が与えられたメモリユニットと異なる他のメモリユニットに、この他のメモリユニットを識別する別の固有識別子を生成するという意味で使用される。「固有識別子生成回路」には、例えばメモリユニットの固有識別子を順次加算してゆく加算回路を主体とする回路を実用的に使用することができる。」（第８欄第８〜３５行）
　
（エ）「【００８５】（第２の実施の形態）
［半導体モジュールのシステム構造］本発明の第２の実施の形態は、本発明の第１の実施の形態に係る半導体装置１〜４並びに半導体モジュール５において、アドレス信号端子の余剰信号端子（又は余剰信号線）を、メモリユニット選択信号ＣＳが供給される選択信号端子（又はメモリユニット選択信号線）として使用した例を説明するものである。
【００８６】図１０に示す本発明の第２の実施の形態に係る半導体モジュール５は、前述の図４に示す本発明の第１の実施の形態に係る半導体モジュール５と同様に、半導体装置１と、この半導体装置１と実質的に同一構造を有し、この半導体装置１上に順次積層された半導体装置２〜４とを備え、４個の半導体装置１〜４を積層して構築されている。すなわち、半導体装置１のメモリユニット１０Ａ、半導体装置２のメモリユニット１０Ｂ、半導体装置３のメモリユニット１０Ｃ、半導体装置４のメモリユニット１０Ｄのそれぞれが３次元的に積層されている。
【００８７】ここで、本発明の第２の実施の形態に係る半導体モジュール５において、半導体装置１には、実効的に１ｂｉｔの共通のメモリユニット選択信号ＣＳ１が供給される１個の選択信号端子３１１が配設されている。すなわち、他の１ｂｉｔの共通のメモリユニット選択信号ＣＳ２には共通のアドレス信号の余剰アドレス信号が使用され、共通のメモリユニット選択信号ＣＳ２が供給される選択信号端子３１２にはアドレス信号端子の余剰信号端子が使用されるようになっている。同様に、半導体装置２〜４においても、共通のメモリユニット選択信号ＣＳ１が供給される１個の選択信号端子３１１が配設されるだけである。
【００８８】余剰信号端子は、アドレス信号端子のうち、実際に使用していない余分な信号端子である。例えば、メモリユニット１０Ａ〜１０Ｄのそれぞれに６４Ｍｂｉｔの記憶容量を有する場合、アドレス信号端子はアドレス信号Ａ０〜Ａ１２に対応して合計１３個配設されているが、実際にはロウアドレス信号としてアドレス信号Ａ０〜Ａ１１が使用され、アドレス信号Ａ１２が供給されるアドレス信号端子は余剰信号端子として使用されていない。さらに、カラムアドレス信号としてアドレス信号Ａ０〜Ａ７が使用され、アドレス信号Ａ８以降が供給されるアドレス信号端子は余剰信号端子として使用されていない。本発明の第２の実施の形態に係る半導体装置１〜４においては、アドレス信号Ａ１２及びアドレス信号Ａ１２が供給される余剰信号端子が、共通のメモリユニット選択信号ＣＳ２及びそれが供給される選択信号端子３１２として使用されている。さらに、アドレス信号Ａ８及びアドレス信号Ａ８が供給される余剰信号端子が、共通のメモリユニット選択信号ＣＳ及びそれが供給される選択信号端子３１２として使用されている。
【００８９】［情報書き込み動作並びに情報読み出し動作］次に、図１１を使用して、本発明の第２の実施の形態に係る半導体装置１〜４及び半導体モジュール５の情報書き込み動作並びに情報読み出し動作を説明する。ここでは、半導体モジュール５の半導体装置１が選択され、この半導体装置１のメモリユニット１０Ａの情報書き込み動作並びに情報読み出し動作について説明する。
【００９０】（１）バンクアクティブ動作
まず、半導体モジュール５の半導体装置１において、アドレスバッファ回路１４にアドレス信号Ａ０〜Ａ１２が入力され（前述の図１参照。）、このアドレス信号Ａ０〜Ａ１２からロウアドレス信号（１３ｂｉｔ）が設定される（図１１中のステップ５００。以下同様。）。コマンドデコーダ回路１２にロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥが入力される。ここで、アドレス信号Ａ０〜Ａ１２、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥは、半導体モジュール５を構築する半導体装置１〜４に共通に入力される信号であり、半導体装置１に入力されると同様に、他の半導体装置２〜４にも入力される。
【００９１】半導体装置１において、入力されたロウアドレスストローブ信号ＲＡＳがロウレベル「Ｌ」、カラムアドレスストローブ信号ＣＡＳがハイレベル「Ｈ」、ライトイネーブル信号ＷＥがハイレベル「Ｈ」の場合（ステップ５０１）、図１０（及び前述の図１、図２（Ａ）及び図３）に示すように、識別ユニット３０Ａのメモリユニット選択回路３１により、メモリユニット１０Ａの選択、非選択が決定される（ステップ５０２）。ここで、メモリユニット選択回路３１においては、メモリユニット選択信号ＣＳ１と、メモリユニット選択信号ＣＳ２に代えて使用するアドレス信号Ａ１２と、固有識別子生成信号ＩＤｉｎ１及び固有識別子生成信号ＩＤｉｎ２で生成された固有識別子とにより、メモリユニット１０Ａの選択、非選択が決定される。
【００９２】引き続き、アドレスバッファ回路１４にバンクセレクト信号ＢＳ０、ＢＳ１が入力され（ステップ５０３）、このバンクセレクト信号ＢＳ０、ＢＳ１によりメモリバンク２１、２２、２３又は２４のいずれかが選択（アクティブ状態に）される（前述の図１参照。）。例えば、仮にメモリバンク２１が選択されたことにする。ここで、上記半導体装置１の固有識別子とメモリユニット選択信号ＣＳとが一致していない場合、すなわちメモリユニット１０Ａが選択されていない場合、メモリバンク２１が選択されても、情報書き込み動作並びに情報読み出し動作は行われない。ここで、バンクセレクト信号ＢＳ０、ＢＳ１によりメモリバンク２１が選択状態にある情報が、半導体装置１のメモリユニット１０Ａに配設されたモードレジスタ回路１５に記憶される（前述の図１参照。）。選択されたメモリバンク２１にはロウアドレス信号Ａ０〜Ａ１１が入力される。」（第２２欄第３６行〜第２４欄第３７行）
　
（オ）「【００９４】情報書き込み動作及び情報読み出し動作の対象となる半導体装置１のメモリユニット１０Ａは、識別ユニット３０Ａで与えられる固有識別子と、メモリユニット選択信号ＣＳ１と、メモリユニット選択信号ＣＳ２に代えて使用された余剰信号としてのアドレス信号Ａ１２とにより選択される。半導体装置２のメモリユニット１０Ｂ、半導体装置３のメモリユニット１０Ｃ、そして半導体装置４のメモリユニット１０Ｄのそれぞれも、半導体装置１のメモリユニット１０Ａと同様に選択され、情報書き込み動作並びに情報読み出し動作が行われる。
【００９５】このように構成される本発明の第２の実施の形態に係る半導体装置１〜４並びに半導体モジュール５においては、アドレス信号Ａ０〜Ａ１２の余剰アドレス信号Ａ１２が供給される余剰信号端子をメモリユニット選択信号ＣＳ２が供給される選択信号端子として有効に利用することにより、選択信号端子数をより一層削減することができるので、装置サイズを縮小し、より一層の小型化を実現することができる。」（第２５欄第１９〜３７行）
　
　また、図１０には、メモリユニット選択信号ＣＳ１が、半導体装置１〜半導体装置４それぞれの選択信号端子３１１に供給され、アドレス信号Ａ１２（ＣＳ２）が、半導体装置１〜半導体装置４それぞれの選択信号端子３１２に供給され、また、／ＲＡＳ、／ＣＡＳ、及び／ＷＥ、アドレス信号Ａ０〜Ａ１１、データ信号ＤＱ０〜ＤＱ１５が、半導体装置１〜半導体装置４それぞれに供給されることが示されている（アッパーラインを記号「／」にて代用した。以下、同様。）。
　
　上記引用例記載事項及び図面を総合勘案すると、引用例には次の発明（以下、「引用発明」という。）が記載されていると認められる。
　
「半導体モジュール５は、半導体装置１と、この半導体装置１と実質的に同一構造を有し、この半導体装置１上に順次積層された半導体装置２〜４とを備え、４個の半導体装置１〜４を積層して構築され、半導体装置１〜４は、それぞれ、メモリユニット１０Ａ〜１０Ｄと、選択信号端子３１１、３１２と、識別ユニット３０Ａ〜３０Ｄとを備え、
　識別ユニット３０Ａのメモリユニット選択回路３１により、メモリユニット１０Ａの選択、非選択が決定され、ここで、メモリユニット選択回路３１においては、メモリユニット選択信号ＣＳ１と、メモリユニット選択信号ＣＳ２に代えて使用するアドレス信号Ａ１２と、固有識別子生成信号ＩＤｉｎ１及び固有識別子生成信号ＩＤｉｎ２で生成された固有識別子とにより、メモリユニット１０Ａの選択、非選択が決定され、半導体装置２のメモリユニット１０Ｂ、半導体装置３のメモリユニット１０Ｃ、そして半導体装置４のメモリユニット１０Ｄのそれぞれも、半導体装置１のメモリユニット１０Ａと同様に選択され、情報書き込み動作並びに情報読み出し動作が行われ、
　メモリユニット選択信号ＣＳ１が、半導体装置１〜半導体装置４それぞれの選択信号端子３１１に供給され、アドレス信号Ａ１２（ＣＳ２）が、半導体装置１〜半導体装置４それぞれの選択信号端子３１２に供給され、選択信号端子３１２は、アドレス信号Ａ０〜Ａ１２の余剰アドレス信号Ａ１２が供給される余剰信号端子であり、また、／ＲＡＳ、／ＣＡＳ、及び／ＷＥ、アドレス信号Ａ０〜Ａ１１、データ信号ＤＱ０〜ＤＱ１５が、半導体装置１〜半導体装置４それぞれに供給される、半導体モジュール５。」
　
４．対比・判断
　そこで、本願発明を引用発明と比較する。
　引用発明の「半導体モジュール５」は、「半導体装置１と、この半導体装置１と実質的に同一構造を有し、この半導体装置１上に順次積層された半導体装置２〜４とを備え、４個の半導体装置１〜４を積層して構築され」、「半導体装置１〜４は、それぞれ、メモリユニット１０Ａ〜１０Ｄ」を備えているから、本願発明の「スタック型メモリ・モジュール」に相当する。
　次に、引用発明の「メモリユニット選択信号ＣＳ１と、メモリユニット選択信号ＣＳ２に代えて使用するアドレス信号Ａ１２」が、本願発明の「複数の選択信号」に相当する。
　次に、引用発明の「識別ユニット」は、「メモリユニット選択回路」により「メモリユニット選択信号ＣＳ１と、メモリユニット選択信号ＣＳ２に代えて使用するアドレス信号Ａ１２と、固有識別子生成信号ＩＤｉｎ１及び固有識別子生成信号ＩＤｉｎ２で生成された固有識別子とにより、メモリユニット」「の選択、非選択が決定され」るものであるから、本願発明の「複数の選択信号を復号するための論理ブロック」に相当する。
　また、同様の理由により、引用発明の「メモリユニット選択信号ＣＳ１と、メモリユニット選択信号ＣＳ２に代えて使用するアドレス信号Ａ１２」は、「２．引用例」の摘記事項（ウ）に「メモリユニットが選択される（アクティブ状態になる）」（第【００２６】段落第３文参照。）と記載されていることからみて、メモリユニットをアクティブ、すなわちイネーブルにする信号であると認められるから、本願発明の「前記複数の選択信号は前記複数のメモリ・デバイスの各々を個別にイネーブルするための信号」に相当する。
　次に、引用発明の「半導体装置１〜４」は、それぞれ「メモリユニット１０Ａ〜１０Ｄ」を選択する上記「識別ユニット」を備えているから、本願発明の「複数の選択信号を復号するための論理ブロックをそれぞれ有する複数のメモリ・デバイス」に相当する。
 次に、引用発明において「実質的に同一構造を有」する「４個の半導体装置１〜４を積層」することが、本願発明の「前記複数のメモリ・デバイスをスタックする工程」に相当する。
　次に、引用発明の「半導体装置１〜半導体装置４それぞれの選択信号端子３１１」と、本願発明の「選択ピン」とは、「選択のための電気接続部」の点で共通する。
　次に、引用発明において「アドレス信号Ａ１２（ＣＳ２）」が「供給され」る、「半導体装置１〜半導体装置４それぞれの選択信号端子３１２」は、「アドレス信号Ａ０〜Ａ１２の余剰アドレス信号Ａ１２が供給される余剰信号端子」であるから、本願発明の「第１の不使用ピン」とは、「第１の不使用電気接続部」の点で共通する。
　次に、引用発明の「メモリユニット選択信号ＣＳ１」、「アドレス信号Ａ０〜Ａ１２の余剰アドレス信号Ａ１２が供給される余剰信号」、及び「／ＲＡＳ、／ＣＡＳ、及び／ＷＥ、アドレス信号Ａ０〜Ａ１１、データ信号ＤＱ０〜ＤＱ１５」が「半導体装置１〜半導体装置４」間で共通に接続されていることは、引用例図１０の電気的結線より明らかである。
　よって、引用発明において、「半導体装置１〜半導体装置４それぞれの選択信号端子３１１」、「アドレス信号Ａ０〜Ａ１２の余剰アドレス信号Ａ１２が供給される余剰信号端子」である「半導体装置１〜半導体装置４それぞれの選択信号端子３１２」、及び「半導体装置１〜半導体装置４」それぞれの「／ＲＡＳ、／ＣＡＳ、及び／ＷＥ、アドレス信号Ａ０〜Ａ１１、データ信号ＤＱ０〜ＤＱ１５」の信号端子を「半導体装置１〜半導体装置４」間で共通に接続することと、本願発明の「前記複数のメモリ・デバイスのそれぞれの選択ピンと第１の不使用ピンとを含む複数のピンを前記複数のメモリ・デバイス間で相互接続する」こととは、「前記複数のメモリ・デバイスのそれぞれの選択のための電気接続部と第１の不使用電気接続部とを含む複数の電気接続部を前記複数のメモリ・デバイス間で相互接続する」点で共通する。
  　
　すると、本願発明と引用発明とは、次の点で一致する。
＜一致点＞
「スタック型メモリ・モジュールを形成する方法であって、
　複数の選択信号を復号するための論理ブロックをそれぞれ有する複数のメモリ・デバイスを設ける工程であって、前記複数の選択信号は前記複数のメモリ・デバイスの各々を個別にイネーブルするための信号である、工程と、
　前記複数のメモリ・デバイスをスタックする工程と、
　前記複数のメモリ・デバイスのそれぞれの選択のための電気接続部と第１の不使用電気接続部とを含む複数の電気接続部を前記複数のメモリ・デバイス間で相互接続する工程と、
　を備える方法。」
  　
　また、両者は、次の点で相違する。
＜相違点１＞
　本願発明では、選択のための電気接続部、第１の不使用電気接続部を含む、複数の電気接続部が「ピン」であるのに対し、引用発明では「端子」である点。
　
＜相違点２＞
　本願発明では「前記スタック型メモリ・モジュールが前記複数のメモリ・デバイスを含むこと、及び、前記複数の選択信号のそれぞれが前記複数のメモリ・デバイス上の複数の宛先ピンのうちの対応するピンへ送出されることを指示するよう、シリアル・プレゼンス検出デバイスを更新する工程」を備えているのに対し、引用発明では、そのような工程を備えていない点。
　
　そこで、上記相違点について検討すると、
＜相違点１＞について：
　電気接続部をリード（ピン）で構成することは、例えば、引用例の図１８、特開昭６４−１２６９号公報の図４に記載されているように、周知技術である。
　よって、引用発明において、「選択信号端子３１１」、「アドレス信号Ａ０〜Ａ１２の余剰アドレス信号Ａ１２が供給される余剰信号端子」である「選択信号端子３１２」、及び「ＲＡＳ、／ＣＡＳ、及び／ＷＥ、アドレス信号Ａ０〜Ａ１１、データ信号ＤＱ０〜ＤＱ１５」の信号端子を、それぞれリード（ピン）とすることは、当業者が容易になし得たことである。
　
＜相違点２＞について：
　本願の優先日前において、ＤＩＭＭ等のメモリモジュールが、メモリモジュールの仕様に関する情報を記憶したＳＰＤ（Serial Presence Detect）と呼ばれるメモリチップ（EEPROM）を備えるようにし、システムの起動時に、該ＳＰＤの情報を取り込み、その情報に合わせてメモリアクセスに関する設定を行うことは、周知の事項である（例えば、特開２００３−１６７７７９号公報【従来の技術】欄の「ＤＩＭＭ等のメモリモジュールには、ＳＰＤ（Serial Presence Detect）と呼ばれるメモリモジュールの仕様に関する情報を記憶しているメモリチップを備えているものがある。ＳＰＤが記憶する内容は、例えば、ＤＲＡＭ／ＳＤＲＡＭといったモジュールタイプ識別情報、メモリ容量、バンク構成、搭載しているメモリの動作クロック、動作タイミング、パリティビットの有無等とすることができる。スロットにメモリモジュールを装着されたメインボードは、メモリモジュールに設けられたＳＰＤからメモリモジュールに関する情報を読み取って、最適なメモリアクセスタイミング等の設定を行なう。」（第１欄第４３行〜第２欄第５行）、阿部信行著、パソコンの自作・拡張・増設がわかる本、株式会社広文社、２００３年1月1日初版、ｐ．１９７（「■ＳＰＤはメモリの身分証明書　それぞれのメモリモジュールのDRAMの種類や対応クロック、アクセスタイミングといった情報は、メモリモジュール内の「SPD」（Serial Presence Detect）という小さなメモリチップ（EEPROM）に記録されています。システムの起動時にSPDの情報を取り込み、その情報に合わせてメモリアクセスに関する設定を行います。」（第１９７頁第８〜１３行。）参照。スタックされたメモリ・デバイスを用いたＤＩＭＭ等のメモリモジュールに、ＳＰＤが備えられることについては、SAMSUNG ELECTRONICS、M390S2858AT1、PC133 Registered DIMM、２００１年２月、ＲＥＶ．０．２（インターネット、＜ＵＲＬ：http://www.samsung.com/global/business/semiconductor/file/2011/product/2007/6/11/Sync_AsyncDRAM/SDRSDRAM/Module/RegisteredDIMM/M390S2858AT1/m390s2858at1.pdf＞より入手）（第４頁（FUNCTIONAL BLOCK DIAGRAM）、特に右下に記載された「Serial PD」、第１１頁（PACKAGE DIMENSIONS）の図及び「- The used device is stacked 128Mx4 SDRAM」との記載、第１２〜１３頁（SERIAL PRESENCE DETECT INFORMATION）の記載）参照。）。
　そして、該ＳＰＤを必要に応じて修正（更新）することも、例えば、「Product:Ez-SPD:Info」、２０００年３月２日、インターネット、＜ＵＲＬ：http://web.archive.org/web/20000303043742/http://www.simmtester.com/page/products/ez/ezinfo.asp＞（「How does it work?　It allows you to read SPD codes and automatically identify the size, speed grade, and structure of memory module. It also allows you to correct the SPD content to be compatible with your system. It captures and saves the SPD codes for future reference and allows for the extraction of SPD codes to edit and compare. 」（当審訳：その働きは？　ＳＰＤコードを読んで自動的に、メモリモジュールのサイズ、速度の等級、及び構成を識別することができます。また、あなたのシステムと互換性を有するようにＳＰＤの内容を修正することができます。将来参照するためにＳＰＤコードを取得、保存し、そしてＳＰＤコードを抽出して、編集し、対比することができます。）との記載参照。）に記載されているとおり、周知の事項である。
　よって、引用発明において、上記周知の事項を用い、「半導体モジュール５」がＳＰＤ（Serial Presence Detect）と呼ばれるメモリチップ（EEPROM）を備えるようにし、該ＳＰＤ（Serial Presence Detect）と呼ばれるメモリチップ（EEPROM）が、「半導体モジュール５」の仕様、つまり、「半導体モジュール５」が「４個の半導体装置１〜４を積層して構築され」、「メモリユニット１０Ａ〜１０Ｄ」を含み、各メモリユニットの選択のための選択信号を、「半導体モジュール５」上の複数の信号端子のうち、「メモリユニット選択信号ＣＳ１と、メモリユニット選択信号ＣＳ２に代えて使用するアドレス信号Ａ１２」に対応した「選択信号端子３１１」及び「選択信号端子３１２」に送るべきこと、を記憶するように、「Ez-SPD」（製品名）等によりＳＰＤの内容を修正（更新）することは、当業者が容易になし得たことである。
　
　また、本願発明の作用効果も、引用発明及び周知事項より、当業者が予測し得たものである。
　
　よって、本願発明は、引用例に記載された発明及び周知事項に基づいて当業者が容易に発明をすることができたものである。
　
５．むすび
　以上のとおり、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものである。
　従って、その余の請求項について論及するまでもなく、本願は、拒絶すべきものである。
　よって、結論のとおり審決する。