【事件の表示】
　特願２００５−３６８３６８「ＮＡＮＤ型フラッシュメモリ素子、その製造方法およびその駆動方法」拒絶査定不服審判事件〔平成１９年　１月１８日出願公開、特開２００７−　１３０７７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１７年１２月２１日（パリ条約による優先権主張２００５年６月３０日、大韓民国）の出願であって、平成２３年１０月２８日付けの拒絶理由に対して、平成２４年１月３０日に手続補正がなされ、同年２月２３日付けで拒絶査定がなされ、それに対して、同年６月２８日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後、同年１０月１８日付けで審尋がなされ、平成２５年１月８日に回答書が提出されたものである。
　
２．補正の却下の決定
【補正の却下の決定の結論】
　平成２４年６月２８日になされた手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２４年６月２８日になされた手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし６を、補正後の特許請求の範囲の請求項１ないし５に補正するとともに、明細書を補正するものであり、そのうちの補正前後の請求項１は、以下のとおりである。
　
（補正前）
「【請求項１】
　セル領域、ソース選択トランジスタ領域、ドレイン選択トランジスタ領域が定義された半導体基板と、
　前記セル領域の前記半導体基板上に形成された多数のセルゲートと、
　前記ソース選択トランジスタ領域の前記半導体基板上に形成されたソース選択トランジスタと、
　前記ドレイン選択トランジスタ領域の前記半導体基板上に形成されたドレイン選択トランジスタと、
　前記セルゲート、前記ソース選択トランジスタおよび前記ドレイン選択トランジスタを含む全体構造の表面に沿って形成された第２誘電体膜と、
　前記セルゲートの間が埋め込まれるように前記セル領域の前記第２誘電体膜上に形成された導電層と、
　前記導電層上に形成されたプラグを含む
ことを特徴とするＮＡＮＤ型フラッシュメモリ素子。」
　
（補正後）
「【請求項１】
　セル領域、ソース選択トランジスタ領域、ドレイン選択トランジスタ領域が定義された半導体基板と、
　前記セル領域の前記半導体基板上に形成された多数のセルゲートと、
　前記ソース選択トランジスタ領域の前記半導体基板上に形成されたソース選択トランジスタと、
　前記ドレイン選択トランジスタ領域の前記半導体基板上に形成されたドレイン選択トランジスタと、
　前記セルゲート、前記ソース選択トランジスタおよび前記ドレイン選択トランジスタを含む全体構造の表面に沿って形成された第２誘電体膜と、
　前記セルゲートの間が埋め込まれるが、前記セルゲートと前記ソース選択トランジスタとの間、および前記セルゲートと前記ドレイン選択トランジスタとの間には埋め込まれないように前記セル領域の前記第２誘電体膜上に形成された導電層と、
　前記導電層上に形成されたプラグを含み、
　前記セルゲートの間の間隔は前記ソースまたはドレイン選択トランジスタと前記セルゲートとの間の間隔より狭い
　ことを特徴とするＮＡＮＤ型フラッシュメモリ素子。」
　
（２）補正事項の整理
　本件補正のうち、補正前の請求項１についての補正を整理すると、次のとおりである。
（補正事項ａ）
　補正前の請求項１の「前記セルゲートの間が埋め込まれるように前記セル領域の前記第２誘電体膜上に形成された導電層と、」を、補正後の請求項１の「前記セルゲートの間が埋め込まれるが、前記セルゲートと前記ソース選択トランジスタとの間、および前記セルゲートと前記ドレイン選択トランジスタとの間には埋め込まれないように前記セル領域の前記第２誘電体膜上に形成された導電層と、」と補正したこと。
　
（補正事項ｂ）
　補正前の請求項１の「前記導電層上に形成されたプラグを含む」を、補正後の請求項１の「前記導電層上に形成されたプラグを含み、前記セルゲートの間の間隔は前記ソースまたはドレイン選択トランジスタと前記セルゲートとの間の間隔より狭い」と補正したこと。
　
（３）新規事項の追加の有無についての検討
（３−１）補正事項ａについて
  本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の段落【０００２】の「
ＮＡＮＤ型フラッシュメモリ素子は、多数のセルブロックからなるが、１つのセルブロックは、データを格納するための多数のセルが直列に連結されて１本のストリングを構成する多数のセルストリング、セルストリングとドレインとの間に形成されたドレイン選択トランジスタ、およびセルストリングとソースとの間に形成されたソース選択トランジスタら構成される。
図１（ａ）を参照すると、ウェルイオン注入工程および素子分離膜形成工程によって、半導体基板１０１にセル領域Ａ、ソース選択トランジスタ領域Ｂ、ドレイン選択トランジスタ領域Ｃ、並びに多数の高電圧および低電圧トランジスタ領域が画定される。
図１（ｃ）を参照すると、全体構造上に第１絶縁膜１１１を形成した後、ソース選択トランジスタ領域Ｂの接合領域、すなわちソース１０９が露出されるように第１絶縁膜１１１をエッチングしてソースコンタクトホールを形成する。
全体構造上に第２絶縁膜１１３を形成した後、ドレイン選択トランジスタＣの接合領域、すなわちドレイン１１０が露出されるように第２絶縁膜１１３および第１絶縁膜１１１をエッチングしてドレインコンタクトホールを形成する。
　以上を前提に、図１（ｃ）を参照すると、「セルストリング（【請求項１】における「セルゲート」に相当する。）」と「ソース選択トランジスタ」との間、「セルストリング（同上）」と「ドレイン選択トランジスタ」との間には、「第３導電層１０８」が埋め込まれており、補正事項ａにおける「前記セルゲートと前記ソース選択トランジスタとの間、および前記セルゲートと前記ドレイン選択トランジスタとの間には埋め込まれないように前記セル領域の前記第２誘電体膜上に形成された導電層」という構成は、記載されていないことが明らかである。
　また、当該図１（ｃ）も含めた当初明細書等全体を精査しても、補正事項ａにおける「前記セルゲートの間が埋め込まれるが、前記セルゲートと前記ソース選択トランジスタとの間、および前記セルゲートと前記ドレイン選択トランジスタとの間には埋め込まれないように前記セル領域の前記第２誘電体膜上に形成された導電層」という構成を当業者が認識できる記載は見いだせない
　したがって、補正事項ａは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものではなく、当初明細書等に記載された事項の範囲内においてしたものとはいえないから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）の規定に違反するものである。
　
（３−２）補正事項ｂについて
　当初明細書の段落【００１７】の「図１（ｂ）を参照すると、全体構造上にＯＮＯ構造の第２誘電体膜１０７を形成した後、例えばポリシリコン膜などの第３導電層１０８を形成する。そして、第３導電層１０８および第２誘電体膜１０７を全面エッチングしてソースおよびドレイン選択トランジスタ領域ＢおよびＣのゲート側壁にスペーサを形成する。
この際、セル領域Ａのゲートは、その間隔が狭いため、スペーサが形成されず、ゲートの間が第２誘電体膜１０７および第３導電層１０８で埋め込まれる。
　また、当該図１（ｃ）も含めた当初明細書等全体を精査しても、補正事項ｂにおける「前記セルゲートの間の間隔は前記ソースまたはドレイン選択トランジスタと前記セルゲートとの間の間隔より狭い」という構成を当業者が認識できる記載は見いだせな
　したがって、補正事項ｂは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものではなく、当初明細書等に記載された事項の範囲内においてしたものとはいえないから、特許法第１７条の２第３項の規定に違反するものである。
　
（４）補正の却下の決定についてのむすび
　以上、検討したとおりであるから、他の補正事項について検討するまでもなく、本件補正は、特許法第１７条の２第３項の規定に違反するものであり、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
３．本願発明
　平成２４年６月２８日になされた手続補正は上記のとおり却下されたので、本願の請求項１ないし６に係る発明は、平成２４年１月３０日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし６に記載されている事項により特定されるとおりのものであって、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正前の請求項１として記載したとおりのものである。
　
４．引用刊行物に記載された発明
（１）原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開平１０−３４０９６４号公報（以下「引用刊行物」という。）には、以下の事項が記載されている。なお、下線は、当審において付与したものである（以下、同じ。）。
　
「【０００１】
【発明の属する技術分野】この発明は、ブースタープレートと呼ばれる電極を有する、電気的書き換え可能な不揮発性半導体記憶装置に関する。」
「【００４０】
【発明の実施の形態】以下、この発明の実施形態を、ＮＡＮＤ型ＥＥＰＲＯＭを例にとり説明する。この説明では、全図に渡り、共通の部分には共通の参照符号を付し、重複する説明をさけることにする。
【００４１】図１（Ａ）は第１の実施形態に係るＥＥＰＲＯＭセルの平面図、図１（Ｂ）は図１（Ａ）中のＢ−Ｂ線に沿う断面図、図１（Ｃ）は図１（Ａ）中のＣ−Ｃ線に沿う断面図である。ただし、図１（Ａ）では、便宜上、ビット線と、その下の層間絶縁膜を省略して示している。
【００４２】
図１（Ａ）〜（Ｃ）に示すように、Ｐ型シリコン基板（ＢＵＬＫ）１には、素子分離絶縁膜２が形成されており、基板１の表面には、素子分離絶縁膜２によって、素子領域３が区画されている。素子領域３上には、トンネル絶縁膜４、浮遊ゲート（ＦＧ）５、インターポリ絶縁膜６、制御ゲート（ワード線：ＷＬ）７が順次形成されており、スタックトゲート構造を為している。参照符号８は、選択トランジスタのゲートである。
【００４３】
素子領域３には、Ｎ型拡散層９、１０、１１が形成されている。拡散層９は図示せぬソース線（ＳＬ）に接続され、拡散層１０はビット線（ＢＬ）１２に接続されている。また、拡散層１１は複数あり、拡散層１１間の領域は、メモリセルトランジスタ（ＭＣ）のチャネル１３となる
【００４４】
スタックトゲート構造の周囲、および拡散層１１それぞれの上には、ブースター電極絶縁膜１４が形成されており、この絶縁膜１４の上に、ブースター電極１５が形成されている。
「【００５０】次に、第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの動作方法を説明する。
図３（Ａ）は等価回路図、図３（Ｂ）は書き込みモードと各ノードとの電位関係を示す図、図３（Ｃ）は読み出しモードと各ノードとの電位関係を示す図、図３（Ｄ）は消去モードと各ノードとの電位関係を示す図である。ここでは、簡単のため、２本のワード線（ＷＬ１、ＷＬ２）、２本のビット線（ＢＬ１、ＢＬ２）の場合を示す。
「【００６０】
次に、消去動作を説明する。
【００６１】消去選択されたワード線ＷＬ１の電位、ブースター電極ＢＰの電位をともに０Ｖ、ビット線ＢＬ１、ＢＬ２、ソース側選択ゲート線ＳＧ１、ドレイン側選択ゲート線ＳＧ２、ソース線ＳＬ、非選択のワード線ＷＬ２をそれぞれフローティングとする。また、基板ＢＵＬＫの電位を１３Ｖとする。これにより、浮遊ゲートＦＧ１１、ＦＧ２１に対しては基板ＢＵＬＫに正の電圧が印加され、浮遊ゲートＦＧ１１に注入されていた電子は、基板ＢＵＬＫに放出され、セルＭＣ１１、ＭＣ２１のデータが消去される。また、セルＭＣ１２、ＭＣ２２では、ワード線ＷＬ２がフローティングであるので、ワード線ＷＬ２の電位は、基板ＢＵＬＫとのカップリングによって上昇する。このため、浮遊ゲートＦＧ１２、ＦＧ２２に注入されている電子は、放出されない。もちろん、
ワード線ＷＬ２の電位を０Ｖとすれば、セルＭＣ１１、ＭＣ２１、ＭＣ１２、ＭＣ２２のデータを同時に消去できる。
【００６２】次に、第１の実施形態に係るＥＥＰＲＯＭセルの製造方法を説明する。
【００６３】図４〜図１２は第１の実施形態に係るＥＥＰＲＯＭを主要な製造工程順に示した図である。図４〜図１２において、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中のＢ−Ｂ線に沿う断面図、（Ｃ）図は（Ａ）図中のＣ−Ｃ線に沿う断面図である。」
「【００７１】次に、図１２（Ａ）〜（Ｃ）に示すように、図１１（Ａ）〜（Ｃ）に示した構造の上に、二酸化シリコンを堆積し、第１層層間絶縁膜４４を形成する。次いで、層間絶縁膜４４に、拡散層９に通じるビット線用コンタクト孔４５、拡散層１０に通じる図示せぬソース線用コンタクト孔、
ブースター電極１５に通じる図示せぬブースター電極制御線用コンタクト孔などを形成した後、
　
（２）段落【００４２】の記載を参照すると、図１（Ｂ）には、「２つの選択トランジスタの間に、トンネル絶縁膜４、浮遊ゲート（ＦＧ）５、インターポリ絶縁膜６、制御ゲート（ワード線：ＷＬ）７が順次形成されたスタックトゲート構造が２つ隣接し、前記スタックトゲート構造の両側に隣接してＮ型拡散層１１が形成され、一方の前記選択トランジスタの片側にＮ型拡散層９が隣接して形成されるとともに、前記Ｎ型拡散層９は、ソース線（ＳＬ）に接続され、他方の前記選択トランジスタの片側にＮ型拡散層１０が隣接して形成されるとともに、前記Ｎ型拡散層１０は、ビット線（ＢＬ）に接続された」構成が見て取れる。そして、段落【００４２】の記載から、当該「スタックトゲート構造」が「メモリセルトランジスタ（ＭＣ）」を構成していることは明らかである。
　
（３）図１（Ｂ）から、「層間絶縁膜４４」が、「ブースター電極１５」及び「選択トランジスタ」を含む全面にわたって形成されていることが見て取れる。
　
（４）図１（Ｂ）から、「ブースター電極１５」が、「スタックトゲート構造」の間が埋め込まれるように形成されていることが見て取れる。
　
（５）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「Ｐ型シリコン基板（ＢＵＬＫ）１の表面に形成された素子分離絶縁膜２によって区画された素子領域３上に、２つの選択トランジスタが形成され、
　前記２つの選択トランジスタの間に、トンネル絶縁膜４、浮遊ゲート（ＦＧ）５、インターポリ絶縁膜６、制御ゲート（ワード線：ＷＬ）７が順次形成されてなり、メモリセルトランジスタ（ＭＣ）を構成するスタックトゲート構造が２つ隣接して形成され、
　前記スタックトゲート構造の両側に隣接してＮ型拡散層１１が形成され、
　一方の前記選択トランジスタの片側にＮ型拡散層９が隣接して形成されるとともに、前記Ｎ型拡散層９は、ソース線（ＳＬ）に接続され、
　他方の前記選択トランジスタの片側にＮ型拡散層１０が隣接して形成されるとともに、前記Ｎ型拡散層１０は、ビット線（ＢＬ）に接続され、
　前記スタックトゲート構造の周囲及び前記拡散層１１それぞれの上には、ブースター電極絶縁膜１４が形成され、
　前記スタックゲート構造の間が埋め込まれるように、前記絶縁膜１４の上に、ブースター電極１５が形成され、
　前記ブースター電極１５及び前記選択トランジスタを含む全面にわたって、層間絶縁膜４４が形成された
　ＮＡＮＤ型ＥＥＰＲＯＭ。」
　
５．対比
（１）刊行物発明の「Ｐ型シリコン基板（ＢＵＬＫ）１」は、本願発明の「半導体基板」に相当する。
　
（２）刊行物発明の「２つ」の「スタックトゲート構造」は、本願発明の「多数のセルゲート」に相当する。そして、刊行物発明における「素子領域３」のうち、「メモリセルトランジスタ（ＭＣ）を構成するスタックトゲート構造」が形成された領域は、本願発明の「セル領域」に相当する。
　
（３）刊行物発明において、その「Ｎ型拡散層９」が「ソース線（ＳＬ）に接続され」た「一方の」「選択トランジスタ」は、本願発明の「ソース選択トランジスタ」に相当する。そして、刊行物発明における「素子領域３」のうち、「一方の」「選択トランジスタ」が形成された領域は、本願発明の「ソース選択トランジスタ領域」に相当する。
　
（４）刊行物発明において、その「Ｎ型拡散層１０」が「ビット線（ＢＬ）に接続され」た「他方の」「選択トランジスタ」は、本願発明の「ドレイン選択トランジスタ」に相当する。そして、刊行物発明における「素子領域３」のうち、「他方の」「選択トランジスタ」が形成された領域は、本願発明の「ドレイン選択トランジスタ領域」に相当する。
　
（５）刊行物発明の「ブースター電極絶縁膜１４」及び「層間絶縁膜４４」は、全体として、「２つの」「選択トランジスタ」及び「スタックトゲート構造」を含む全体構造を表面に沿って形成されていることは明らかであるから、刊行物発明の「ブースター電極絶縁膜１４」及び「層間絶縁膜４４」は、本願発明の「第２誘電体膜」に相当する。
　
（６）刊行物発明の「ブースター電極１５」は、本願発明の「導電層」に相当する。
　
（７）刊行物発明の「ＮＡＮＤ型ＥＥＰＲＯＭ」と、「ＮＡＮＤ型フラッシュメモリ素子」は、「ＮＡＮＤ型メモリ素子」という点で、共通する。
　
（８）そうすると、本願発明と刊行物発明とは、
「セル領域、ソース選択トランジスタ領域、ドレイン選択トランジスタ領域が定義された半導体基板と、
　前記セル領域の前記半導体基板上に形成された多数のセルゲートと、
　前記ソース選択トランジスタ領域の前記半導体基板上に形成されたソース選択トランジスタと、
　前記ドレイン選択トランジスタ領域の前記半導体基板上に形成されたドレイン選択トランジスタと、
　前記セルゲート、前記ソース選択トランジスタおよび前記ドレイン選択トランジスタを含む全体構造の表面に沿って形成された第２誘電体膜と、
　前記セルゲートの間が埋め込まれるように前記セル領域の前記第２誘電体膜上に形成された導電層を含むＮＡＮＤ型メモリ素子。」
である点で一致し、次の２点で相違する。
　
（相違点１）本願発明では、「導電層上に形成されたプラグを含む」のに対して、刊行物発明では、そのような特定がなされていない点。
　
（相違点２）本願発明は、「ＮＡＮＤ型フラッシュメモリ素子」であるのに対し、刊行物発明は、「ＮＡＮＤ型ＥＥＰＲＯＭ」である点。
　
６．判断
　以下、相違点について、以下、検討する。
（１）相違点１について
　引用刊行物には、刊行物発明に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法に関して、
   「【００７１】次に、図１２（Ａ）〜（Ｃ）に示すように、図１１（Ａ）〜（Ｃ）に示した構造の上に、二酸化シリコンを堆積し、第１層層間絶縁膜４４を形成する。次いで、層間絶縁膜４４に、拡散層９に通じるビット線用コンタクト孔４５、拡散層１０に通じる図示せぬソース線用コンタクト孔、
ブースター電極１５に通じる図示せぬブースター電極制御線用コンタクト孔などを形成した後
　また、仮に実質的なものでないとまでは言えないとしても、このようなコンタクト孔にプラグを形成することは、当業者が必要に応じて、適宜なし得たことことと認められる。
　よって、相違点１は、実質的なものではなく、また、仮に実質的なものであったとしても、当業者が容易になし得た範囲に含まれる程度のものである。
　
（２）相違点２について
　引用刊行物には、本願発明に係るＮＡＮＤ型ＥＥＰＲＯＭにおけるデータの消去動作に関して、
「【００６１】消去選択されたワード線ＷＬ１の電位、ブースター電極ＢＰの電位をともに０Ｖ、ビット線ＢＬ１、ＢＬ２、ソース側選択ゲート線ＳＧ１、ドレイン側選択ゲート線ＳＧ２、ソース線ＳＬ、非選択のワード線ＷＬ２をそれぞれフローティングとする。また、基板ＢＵＬＫの電位を１３Ｖとする。これにより、浮遊ゲートＦＧ１１、ＦＧ２１に対しては基板ＢＵＬＫに正の電圧が印加され、浮遊ゲートＦＧ１１に注入されていた電子は、基板ＢＵＬＫに放出され、セルＭＣ１１、ＭＣ２１のデータが消去される。また、セルＭＣ１２、ＭＣ２２では、ワード線ＷＬ２がフローティングであるので、ワード線ＷＬ２の電位は、基板ＢＵＬＫとのカップリングによって上昇する。このため、浮遊ゲートＦＧ１２、ＦＧ２２に注入されている電子は、放出されない。もちろん、
ワード線ＷＬ２の電位を０Ｖとすれば、セルＭＣ１１、ＭＣ２１、ＭＣ１２、ＭＣ２２のデータを同時に消去できる。
　そうすると、刊行物発明を本願発明のような「ＮＡＮＤ型フラッシュメモリ素子」とすることは、当業者が必要に応じて、適宜選択し得たことである。
　よって、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（３）以上検討したとおり、本願発明と刊行物発明との相違点は、いずれも実質的なものでないか、当業者が容易になし得た範囲に含まれる程度のものにすぎず、本願発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
７．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。