【事件の表示】
　特願２００６−３４７１２５「ソース／ドレイン領域の選択的エピタキシャル成長方法」拒絶査定不服審判事件〔平成１９年　９月　６日出願公開、特開２００７−２２７８９２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１８年１２月２５日（パリ条約による優先権主張２００５年１２月２３日、欧州特許庁）の外国語書面出願であって、平成２２年３月３日付けの拒絶理由通知に対して、同年７月８日に意見書及び手続補正書が提出されたが、平成２３年６月２０日付けで拒絶査定がされ、これに対し、同年１０月１３日に審判請求がされるとともに手続補正書が提出されたものである。
　そして、平成２４年３月２２日付けの審尋に対して、同年９月２６日に回答書が提出されたものである。
　
　
第２．補正却下の決定
［補正却下の決定の結論］
　平成２３年１０月１３日に提出された手続補正書によりなされた手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１．本件補正の内容
　本件補正は、特許請求の範囲を補正するものであり、その内容は以下のとおりである。
　
〈補正事項１〉
　本件補正前の請求項１に、「該多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）と該基板との間に、シリコン酸化膜からなるストップ層（３、６）が形成され、該ストップ層は、該トップ層（５）と同じエッチング化学的特性でエッチングされない」との発明特定事項を加入して、本件補正後の請求項１とする。
　
〈補正事項２〉
　本件補正前の請求項２、１２、１３及び１４を削除する。
　
〈補正事項３〉
　補正事項２の請求項の削除に伴い、本件補正前の請求項１を引用していた本件補正前の請求項５、７、９、１０、１１、１５及び１６を繰り上げて、それぞれ、本件補正後の請求項１を引用する本件補正後の請求項４、６、８、９、１０、１１及び１２とする。
　
〈補正事項４〉
　補正事項２の請求項の削除に伴い、本件補正前の請求項２を引用していた本件補正前の請求項３を繰り上げて、本件補正後の請求項１を引用する本件補正後の請求項２とする。
　
〈補正事項５〉
　補正事項２の請求項の削除に伴い、本件補正前の請求項３を引用していた本件補正前の請求項４、８を繰り上げて、それぞれ、本件補正後の請求項２を引用する本件補正後の請求項３、７とする。
　
〈補正事項６〉
　補正事項２の請求項の削除に伴い、本件補正前の請求項５を引用していた本件補正前の請求項６を繰り上げて、本件補正後の請求項４を引用する本件補正後の請求項５とする。
　
２．新規事項の有無
　補正事項１の本件補正は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面とみなされる翻訳文の段落【００１７】〜【００２０】の記載に基づいていると認められるから、補正事項１の本件補正は前記翻訳文に記載した事項の範囲内においてなされたものである。
　また、上記補正事項２〜６の本件補正が、本願の願書に最初に添付した明細書、特許請求の範囲又は図面とみなされる翻訳文に記載した事項の範囲内においてなされたものであることは、明らかである。
　
　以上から、本件補正は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面とみなされる翻訳文のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定する要件を満たす。
　
３．補正目的の適否
（１）補正事項１について
　補正事項１の本件補正は、補正前の「該多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）」と補正前の「基板」との間に、「該トップ層（５）と同じエッチング化学的特性でエッチングされない」「シリコン酸化膜からなるストップ層（３、６）」が「形成され」ることを限定したものであるから、特許請求の範囲の減縮（請求項に記載した発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。）を目的としている。
　
（２）補正事項２について
　補正事項２の本件補正は、請求項の削除を目的としている。
　
（３）補正事項３〜６について
　本件補正前の請求項３〜１１、１５及び１６は、本件補正前の請求項１を直接ないし間接に引用していた。
　一方、本件補正後の請求項２〜１２は、本件補正後の請求項１を直接ないし間接に引用している。
　してみれば、補正事項１の本件補正により、本件補正後の請求項１には「該多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）と該基板との間に、シリコン酸化膜からなるストップ層（３、６）が形成され、該ストップ層は、該トップ層（５）と同じエッチング化学的特性でエッチングされない」との事項が加入されているから、本件補正後の請求項１を直接ないし間接に引用する本件補正後の請求項２〜１２に係る発明は、対応する本件補正前の請求項に比して、「該多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）と該基板との間に、シリコン酸化膜からなるストップ層（３、６）が形成され、該ストップ層は、該トップ層（５）と同じエッチング化学的特性でエッチングされない」という発明特定事項が付加されて限定されることとなった。
　したがって、補正事項３〜６の本件補正は、特許請求の範囲の減縮（請求項に記載した発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。）を目的としている。
　
（４）補正目的の適否のまとめ
　よって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に規定する要件を満たす。
　
４．独立特許要件
　以上のとおり、本件補正は、前記改正前の特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的としている補正を含んでいる。
　そこで、本件補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものかどうかを、その請求項１について以下で検討する。
　
（１）補正発明
　本件補正後の請求項１に係る発明（以下「補正発明」という。）は、次のとおりである。
【請求項１】
「ソース／ドレイン（Ｓ／Ｄ）領域の選択的エピタキシャル成長方法であって、
　（ａ）シリコン、ゲルマニウム、またはＳｉＧｅからなる半導体材料の基板（１）を提供する工程であって、該基板は第１基板領域（Ｉ）と第２基板領域（ＩＩ）とを含み、該第１領域は少なくとも１つのゲートスタックを含む工程と、
　（ｂ）該基板上に少なくとも多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）を提供する工程であって、該トップ層は、該基板（１）と同じエッチング化学的特性でエッチング可能である工程と、
　（ｃ）該基板（１）の該第１領域（Ｉ）から、該多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）を、該第２基板領域（ＩＩ）の該多結晶シリコンまたは多結晶ＳｉＧｅに対して選択的に除去する工程と、
　（ｄ）該少なくとも１つのゲートスタックに対して選択的に、該第２基板領域（ＩＩ）の該多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）と、該第１基板領域（Ｉ）のＳ／Ｄ領域の該基板の少なくとも一部とを同時に除去する工程と、
　（ｅ）該第１基板領域（Ｉ）に、Ｓ／Ｄ領域の選択的エピタキシャル成長を行う工程と、を含み、
　該多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）と該基板との間に、シリコン酸化物からなるストップ層（３、６）が形成され、該ストップ層は、該トップ層（５）と同じエッチング化学的特性でエッチングされないことを特徴とする選択的エピタキシャル成長方法。」
　
（２）引用例の表示
　　国際公開第２００５／０１７９６４号
　　特開平０４−３７０９２９号公報
　　特開昭６２−１２００２８号公報
　
（３）各引用例の記載と引用発明
（３−１）引用例１の記載
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に外国において頒布された刊行物である、国際公開第２００５／０１７９６４号（以下「引用例１」という。）には、“STRUCTURE AND METHOD OF MAKING STRAINED SEMICONDUCTOR CMOS TRANSISTORS HAVING LATTICE-MISMATCHED SOURCE AND DRAIN REGIONS”（発明の名称、訳：「格子不整合のソース及びドレイン領域を有する歪み半導体ＣＭＯＳトランジスタを製造する装置及び方法」）に関して、ＦＩＧ．１〜ＦＩＧ．１０、ＦＩＧ．１４〜ＦＩＧ．１５とともに、次の記載がある（下線は、参考のため、当審において付したもの。以下、他の引用例及び周知例についても同様である。）。
　
　　ａ．“The present invention relates to the fabrication of semiconductor integrated circuits, and more specifically to an apparatus and method of making strained semiconductor complementary metal oxide semiconductor (CMOS) transistors having lattice-mismatched source and drain regions.”（明細書の第１頁第７〜１０行、訳：「本発明は、半導体集積回路の製造に関し、より具体的には、
格子不整合のソース領域及びドレイン領域を有する歪み半導体相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを製造する
方法
　
　　ｂ．“Figure 1 illustrates a p-type field effect transistor (PFET) and an n-type field effect transistor (NFET) according to an embodiment of the invention. As illustrated in Figure 1, the PFET 10 and NFET 12 are fabricated in a single-crystal semiconductor region 14 of a substrate 16, separated by a trench isolation region 17, typically of oxide. The substrate 16 may either be a bulk substrate or may preferably be a semiconductor-on-insulator or silicon-on-insulator (SOI) substrate in which a relatively thin layer of a semiconductor is formed over an insulating layer 18. When field effect transistors (FETs) are formed in such SOI substrates, faster switching operation is often achieved than otherwise, because junction capacitance between the channel region of the transistor and the bulk substrate is eliminated. The substrate is preferably a bulk single-crystal silicon substrate, and more preferably a silicon SOI substrate having a single-crystal silicon region above an insulating layer. As described in this and the embodiments to follow, reference will be made to fabrication of transistors within a single-crystal silicon region of a substrate, as opposed to other types of semiconductors such as lll-V compound semiconductors, e.g. gallium arsenide (GaAs).…（中略）…Spacers 29 and 30 are both preferably formed of silicon nitride, although spacer 30 can be formed of silicon dioxide instead or a combination of layers of silicon nitride and silicon dioxide, e.g. silicon oxynitride.”（明細書の第５頁第１１行〜第６頁第２行、訳：「図１は、本発明の一実施形態によるｐ型電界効果トランジスタ（ＰＦＥＴ）及びｎ型電界効果トランジスタ（ＮＦＥＴ）を示している。図１に図示されている通り、
ＰＦＥＴ１０及びＮＦＥＴ１２は、概して酸化物のトレンチ分離領域１７によって分離された基板１６の単結晶半導体領域１４内に形成される
この基板は、好ましくはバルク単結晶シリコン基板であり、より好ましくは絶縁層の上に単結晶シリコン領域を有するシリコンＳＯＩ基板である。
　
　　ｃ．“Figure 3 illustrates a first stage of a CMOS fabrication process according to an embodiment of the invention. As a result of processing according to the embodiment, a p-type field effect transistor (PFET) and an n-type field effect transistor (NFET) are formed. In the PFET, a first strain is applied to the channel region by a lattice-mismatched semiconductor layer. On the other hand, in the channel region of the NFET, the first strain is not applied since the lattice-mismatched semiconductor layer is not in close proximity thereto. In such manner, an increase in carrier mobility of the PFET is achieved while still maintaining desirable performance in the NFET.
　
　　Figure 3 illustrates a stage in processing to form a PFET and an NFET according to an embodiment of the invention. As shown in Figure 3, a PFET gate stack 25 and an NFET gate stack 45 are formed overlying a single-crystal region of a substrate. The single-crystal region 14 consists essentially of a first semiconductor material such as silicon. The PFET gate stack 25 includes a gate dielectric 13 overlying the single-crystal region 14, a pair of spacers 29 formed on sidewalls of the gate conductor layer 26 and an insulating cap 50. The NFET gate stack 45 includes a gate dielectric 13 overlying the single-crystal region 14, a pair of spacers 47 formed on sidewalls of the gate conductor layer 42 and an insulating cap 52, also preferably formed by deposition of an oxide from a precursor of tetra-ethylorthosilicate (TEOS).
　
　　The gate conductor layers 26, 42 preferably include only a heavily doped semiconductor, most preferably being a heavily doped polysilicon at this stage of processing. Preferably, the gate conductors 26, 42 of the respective PFET gate stack and NFET gate stack are already provided at this stage with desired dopant types and concentrations to provide desirable workfunctions. For example, the PFET gate stack may be provided with a p+ doped gate conductor layer 26 while the NFET gate stack may be provided with an n+ doped gate conductor layer 42. The spacers 29 are preferably formed of a deposited nitride and the insulating caps 50, 52 are preferably formed by deposition of an oxide from a precursor of tetra-ethylorthosilicate (TEOS).”（明細書の第１０頁第２２行〜第１２頁第５行、訳：「
図３は、本発明の一実施形態によるＣＭＯＳ製造プロセスの第１の段階を示している
ｐ型電界効果トランジスタ（ＰＦＥＴ）及びｎ型電界効果トランジスタ（ＮＦＥＴ）が形成される
　
　図３は、本発明の一実施形態によりＰＦＥＴ及びＮＦＥＴを形成するための処理における一段階を示している。図３に示されている通り、
ＰＦＥＴゲート・スタック２５及びＮＦＥＴゲート・スタック４５は、基板の単結晶領域の上に重なって形成される
　
　ゲート導体層２６、４２は好ましくは、高濃度ドーピングされた半導体のみを含み、最も好ましくは、処理のこの段階では高濃度ドーピングされたポリシリコンである。好ましくは、それぞれのＰＦＥＴゲート・スタック及びＮＦＥＴゲート・スタックのゲート導体２６、４２には、すでにこの段階で、望ましい仕事関数を提供するために所望のドーパント・タイプ及び濃度が提供されている。たとえば、ＰＦＥＴゲート・スタックにはｐ＋ドーピングのゲート導体層２６を設けることができ、ＮＦＥＴゲート・スタックにはｎ＋ドーピングのゲート導体層４２を設けることができる。スペーサ２９は好ましくは、付着した窒化物から形成され、絶縁キャップ５０、５２は好ましくは、テトラエチルオルトシリケート（ＴＥＯＳ）の前駆物質からの酸化物の付着によって形成される。」）
　
　　ｄ．“Next, as shown in Figure 4, a coating 56 is applied to the main surface 54 of the single-crystal region 14 of the substrate. The coating 56 is desirably applied by depositing a removable material which can limit the deposition of silicon in a selective deposition process. Preferably, the material is silicon nitride, and the material is preferably applied by deposition. Next, as shown in Figure 5, a masking material 58 is applied to the substrate and patterned to cover areas of the single-crystal region 14 on sides of the NFET gate stack 45 but not areas of the single-crystal region 14 on sides of the PFET gate stack 25. In an embodiment, the masking material is preferably a photoresist. Alternatively, the masking material can be any one of several well-known etch-resistant materials which can later be completely removed such as antireflective coating (ARC), spin-on-glass, oxide from a TEOS precursor, or various doped glasses such as borosilicate glass (BSG), arsenic doped glass (ASG), phosphosilicate glass (PSG) or borophosphosilicate glass (BPSG) which can be deposited and thereafter removed.”（明細書の第１２頁第７〜２１行、訳：「次に、図４に示されている通り、
基板の単結晶領域１４の主表面５４にはコーティング５６が施される。コーティング５６は望ましくは、選択的付着プロセスにおいてシリコンの付着を制限できる除去可能材料を付着させることによって施される。好ましくは、この材料は窒化シリコンであり、この材料は好ましくは付着によって施される
マスキング材料５８は、基板に施され、ＰＦＥＴゲート・スタック２５の両側の単結晶領域１４のエリアではなく、ＮＦＥＴゲート・スタック４５の両側の単結晶領域１４のエリアをカバーするようにパターン化される
マスキング材料は好ましくはフォトレジストである。
後で完全に除去できる、いくつかの周知のエッチレジスト材料のうちの任意の１つにすることができる
　
　　ｅ．“Thereafter, the single-crystal region 14 is etched on sides of the PFET gate stack 25, preferably by an anisotropic vertical etch process such as a reactive ion etch (RIE). During such etch, the PFET gate stack 25 provides a mask, preventing areas below the PFET gate stack 25 from being etched. Areas of the single-crystal region 14 on sides of the NFET gate stack 45 are not etched because they are protected by the masking layer 58 and the coating 56. As a result of the etching, trenches 60 are formed in the single-crystal region 14 on both sides of the PFET gate stack 25. After etching the trenches 60, the masking layer 58 is removed, as by a timed isotropic etch. This also has the effect of removing portions of the single-crystal silicon within the trenches 60 that may have become damaged as a result of the RIE etch.”（明細書の第１２頁第２３行〜第１３頁第９行、訳：「
その後、単結晶領域１４は、好ましくは反応性イオン・エッチング（ＲＩＥ）などの異方性垂直エッチング・プロセスにより、ＰＦＥＴゲート・スタック２５の両側でエッチングされる。このようなエッチング中に、ＰＦＥＴゲート・スタック２５は、ＰＦＥＴゲート・スタック２５の下のエリアがエッチングされないように防止するマスクを提供する。ＮＦＥＴゲート・スタック４５の両側の単結晶領域１４のエリアは、マスキング層５８及びコーティング５６によって保護されているので、エッチングされない。エッチングの結果として、ＰＦＥＴゲート・スタック２５の両側の単結晶領域１４内にトレンチ６０が形成される
トレンチ６０をエッチングした後、時限の等方性エッチングなどにより、マスキング層５８が除去され
　
　　ｆ．“Thereafter, as shown in Figure 6, a layer 62 of a second semiconductor is grown epitaxially on the first semiconductor of the single-crystal region 14 in the trenches 60. The epitaxial growth process is preferably performed by selective deposition such that very little material or none of the second semiconductor is deposited on surfaces other than as grown on the single-crystal semiconductor within the trenches 60. The second semiconductor is a lattice-mismatched semiconductor capable of creating a strain as a layer grown in contact with a single-crystal region of another semiconductor.
　
　　Next, as shown in Figure 7, with the coating 56 still in place to protect the areas in which the NFET will be formed, the epitaxially grown second semiconductor layer 62 is recessed to a desirable level 64 below the main surface 54 of the single-crystal region of the substrate 14. This recessing step is preferably performed by a timed anisotropic reactive ion etch. Alternatively, the recessing step can be performed by an isotropic etch, selective to silicon, such that the etch proceeds faster against the exposed silicon germanium while etching the underlying silicon single-crystal region comparatively less.
　
　　Next, as shown in Figure 8, a second layer 66 of single-crystal silicon is epitaxially grown over the recessed layer 62 of silicon germanium. The second layer 66 is preferably grown in a selective epitaxial deposition, such that comparatively little or no silicon is deposited except on the exposed areas of the silicon germanium layer 62 and exposed areas of the single-crystal silicon along the sidewalls of the trenches 60. Thus, as a result of the selective epitaxial deposition, comparatively little or no silicon is deposited on the coating 56 and the PFET gate stack 25.”（明細書の第１３頁第１１行〜第１４頁第１２行、訳：「
その後、
トレンチ６０内の単結晶領域１４の第１の半導体上に第２の半導体の層６２をエピタキシャル成長させる。このエピタキシャル成長プロセスは好ましくは、トレンチ６０内の単結晶半導体上に成長したもの以外の表面上に第２の半導体の材料がほとんど又はまったく付着しないような選択的付着によって実行される。
　
　次に、図７に示されている通り、コーティング５６が依然としてＮＦＥＴが形成されるエリアを保護するための所定の位置にある状態で、
エピタキシャル成長した第２の半導体層６２を基板１４の単結晶領域の主表面５４より下の望ましいレベル６４まで陥凹させる。
　
　次に、図８に示されている通り、
シリコン・ゲルマニウムの陥凹層６２の上に単結晶シリコンの第２の層６６をエピタキシャル成長させる。この第２の層６６は好ましくは、シリコン・ゲルマニウム層６２の露出エリア及びトレンチ６０の側壁に沿った単結晶シリコンの露出エリア以外には、シリコンがほとんど又はまったく付着しないような、選択的エピタキシャル付着として成長させる。
　
　　ｇ．“Next, as shown in Figure 9, the coating 56 is removed from the single-crystal region 14 on sides of the NFET gate stack 45. Next, a second pair of spacers 30, preferably including an oxide material, are formed on sides of the PFET gate stack 25 and the NFET gate stack 45. The spacers 30 are preferably formed by conformally depositing an oxide material such as from a TEOS precursor followed by an anisotropic vertical etch such as RIE. The etch is preferably performed selective to silicon so as to avoid overly recessing the top layer of silicon 66. As a result of this etch step, the insulating caps 50 are removed from the PFET gate stack 25 and the NFET gate stack 45, exposing the polysilicon portions 26 and 42 below.
　
　　Thereafter, as shown in Figure 9, a silicide 68 is formed on the exposed semiconductor layer 66, and the exposed single-crystal region on sides of the NFET gate stack 45. At the same time, a silicide is formed on the exposed polysilicon portions 26, 42 of the PFET gate stack and the NFET gate stack, respectively. The silicide is preferably a silicide of cobalt (CoSi2) which is preferably formed in a self-aligned manner (i.e., a“salicide”) by depositing a layer of cobalt over the processed substrate. Then, annealing is performed to react the cobalt with the silicon in contact therewith to form the silicide 68. The unreacted cobalt is then removed from remaining areas of the processed substrate, that is the spacers 29, 30 and the trench isolation 17.”（明細書の第１４頁第１４行〜第１５頁第１０行、訳：「次に、図９に示されている通り、
ＮＦＥＴゲート・スタック４５の両側の単結晶領域１４からコーティング５６が除去される。
ＰＦＥＴゲート・スタック２５及びＮＦＥＴゲート・スタック４５から絶縁キャップ５０が除去され、
　
　その後、図９に示されている通り、
露出された半導体層６６及びＮＦＥＴゲート・スタック４５の両側の露出された単結晶領域上にシリサイド６８が形成される。同時に、それぞれＰＦＥＴゲート・スタック及びＮＦＥＴゲート・スタックの露出されたポリシリコン部分２６、４２上にシリサイドが形成される
　
　　ｈ．“Figures 10-14 illustrate stages in fabrication of a chip having a strained channel region PFET and an NFET according to another method embodiment.
　……（中略）……
　　Figure 10 shows a stage in processing similar to that shown in Figure 5. A conformal masking layer 156 has been deposited over the PFET gate stack 125 and the NFET gate stack 145. The conformal masking layer 156 preferably comprises an oxide such as silicon dioxide. Layer 156 is removed from the area of the single-crystal region 114 surrounding the PFET gate stack 125. This can be done in the same manner as that described above relative to Figure 5, by block masking the single-crystal region 114 surrounding the NFET gate stack 145 and thereafter vertically etching the layer 156 and the underlying areas 160 of the single-crystal region using an anisotropic etch such as RIE. During this etch the areas 160 are not etched as deeply as they are in the above-described embodiment. Rather, the areas 160 are etched only partially. Later, this etch will define the level at which a top layer of silicon will be formed.
　……（中略）……
　　Next, a step is performed to selectively grow an epitaxial layer 178 of silicon in the trenches 160 over the silicon germanium layer 176. This results in the structure as shown in Figure 15, which is similar to that shown above in Figure 8 with the exception that an oxide masking layer 156 remains over the NFET gate stack 145 in place of the nitride masking layer 56 in Figure 8.
　
　　Thereafter, the oxide masking material 156 can be removed, using a RIE etch. By this etch, the oxide insulating caps 150 are removed while leaving the nitride sidewall spacers 129 in place. The source and drain areas over the former trenches 160 and the tops of the polysilicon gate conductor layers 126 and 142 can then be salicided, preferably by cobalt silicide, as described above relative to Figure 9.”（明細書の第１５頁第１２行〜第１８頁第４行、訳：「図１０〜１４は、他の方法の実施形態による歪みチャネル領域ＰＦＥＴ及びＮＦＥＴを有するチップの製作の諸段階を示している。
　……（中略）……
　図１０は、図５に示されているものと同様の処理における一段階を示している。形を一致させたマスキング層１５６は、ＰＦＥＴゲート・スタック１２５及びＮＦＥＴゲート・スタック１４５の上に付着されている。共形マスキング層１５６は好ましくは、二酸化シリコンなどの酸化物を有する。層１５６は、ＰＦＥＴゲート・スタック１２５を囲む単結晶領域１１４のエリアから除去される。これは、ＮＦＥＴゲート・スタック１４５を囲む単結晶領域１１４をブロック・マスキングし、その後、ＲＩＥなどの異方性エッチングを使用して、層１５６及び単結晶領域の下にあるエリア１６０を垂直にエッチングすることにより、図５に関して上述したものと同じように実行することができる。このエッチング中に、エリア１６０は、上述の実施形態ほど深くエッチングされない。むしろ、エリア１６０は部分的にのみエッチングされる。後でこのエッチングは、シリコンの上部層が形成されるレベルを画定することになる。
　……（中略）……
　次に、
シリコン・ゲルマニウム層１７６の上にトレンチ１６０内のシリコンのエピタキシャル層１７８を選択的に成長させるためのステップが実行される。この結果、図１５に示されている構造が得られるが、これは、酸化物マスキング層１５６が図８の窒化物マスキング層５６の代わりにＮＦＥＴゲート・スタック１４５の上に存続することを除き、図８に示されているものと同様である
　
　その後、ＲＩＥエッチングを使用して、酸化物マスキング材料１５６を除去することができる。このエッチングにより、窒化物側壁スペーサ１２９を所定の位置に残しながら、酸化物絶縁キャップ１５０が除去される。次に、前者のトレンチ１６０の上のソース及びドレイン・エリアならびにポリシリコン・ゲート導体層１２６及び１４２の上部は、図９に関連して上述した通り、好ましくはコバルト・シリサイドにより、サリサイド化することができる。」）
　
（３−２）引用発明
　前記「（３−１）引用例１の記載」のａ〜ｈの記載を総合すれば、引用例には、次の発明（以下、「引用発明」という。）が記載されているといえる。
　
「格子不整合のソース領域及びドレイン領域を有する歪み半導体相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを製造する方法であって、
　バルク単結晶シリコン基板、又は、絶縁層の上に単結晶シリコン領域を有するシリコンＳＯＩ基板を用意するＣＭＯＳ製造プロセスの第１の段階であって、前記基板の単結晶領域１４はトレンチ分離領域１７によってＰＦＥＴが形成される領域とＮＦＥＴが形成される領域とに分離され、それぞれの領域にはＰＦＥＴゲート・スタック２５又はＮＦＥＴゲート・スタック４５が前記単結晶領域１４の上に重なって形成されている前記基板を用意する第１の段階と、
　前記基板の前記単結晶領域１４の主表面５４に、選択的付着プロセスにおいてシリコンの付着を制限できる除去可能材料として窒化シリコンを付着させることによってコーティング５６を施してから、後で完全に除去できるフォトレジスト等のエッチレジスト材料であるマスキング材料５８を前記基板に施す工程と、
　前記ＰＦＥＴゲート・スタック２５の両側の単結晶領域１４のエリアではなく、前記ＮＦＥＴゲート・スタック４５の両側の単結晶領域１４のエリアをカバーするように、前記マスキング材料５８をパターン化する工程と、
　その後、前記マスキング材料５８の層及び前記ＰＦＥＴゲート・スタック２５をマスクとして前記ＰＦＥＴゲート・スタック２５の両側の前記単結晶領域１４を異方性垂直エッチングする結果として、前記ＰＦＥＴゲート・スタック２５の両側の前記単結晶領域１４内にトレンチ６０を形成する工程と、
　前記トレンチ６０をエッチングした後、等方性エッチングにより前記マスキング材料の層５８を除去する工程と、
　その後、前記トレンチ６０内の前記単結晶領域１４の単結晶シリコン上に、前記トレンチ６０内の前記単結晶シリコン上に成長したもの以外の表面上にシリコン・ゲルマニウムの材料が付着しないような選択的付着によって、前記シリコン・ゲルマニウムの層６２をエピタキシャル成長させる工程と、
　前記エピタキシャル成長した前記シリコン・ゲルマニウムの層６２を望ましいレベル６４まで陥凹させてから、前記シリコン・ゲルマニウムの陥凹層６２の上に、前記陥凹層６２の露出エリア及び前記トレンチ６０の側壁に沿った単結晶シリコンの露出エリア以外には付着しないような選択的エピタキシャル付着として、単結晶シリコンの第２の層６６をエピタキシャル成長させる工程と、
　前記ＮＦＥＴゲート・スタック４５の両側の単結晶領域１４からコーティング５６を除去し、前記ＰＦＥＴゲート・スタック２５及び前記ＮＦＥＴゲート・スタック４５から頂部の絶縁キャップ５０を除去し、前記絶縁キャップ５０を除去した部分、及び、前記ＰＦＥＴゲート・スタック２５と前記ＮＦＥＴゲート・スタック４５の両側の露出された単結晶領域１４上にシリサイド６８を形成する工程と、
を有することを特徴とする歪み半導体相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを製造する方法。」
　
（３−３）引用例２の記載
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平０４−３７０９２９号公報（以下「引用例２」という。）には、「ドライエッチング方法」（発明の名称）に関して、図１〜図４とともに、次の記載がある。
　
　　ａ．「【０００１】
【産業上の利用分野】本発明は、ドライエッチング方法に関し、更に詳しくは超ＬＳＩ製造プロセスにおけるトレンチ加工技術において、
トレンチのエッチング量の制御を向上させるドライエッチング技術
【０００２】
【従来の技術及び発明が解決しようとする課題】従来、反応性イオンエッチング装置によりレジスト、または酸化膜をマスク材料に用いてシリコン基板にトレンチを形成するようなエッチング技術においてはシリコン膜をあるエッチング量で止めるため終点検出を行う膜が存在せずエッチング装置のエッチング速度の管理を行うことによりエッチング量の制御を行う必要がある。しかしながら装置のエッチング速度は処理枚数、装置状態に依って変化するものであり、処理前にエッチング速度の測定を行っても１ロット処理を行う間でエッチング速度が変化し厳密なエッチング量の制御は困難である。…（中略）…本発明は、超ＬＳＩ製造時における上記の問題点の解決をはかるためのもので
シリコンのトレンチをエッチング装置のエッチング速度の変動に係わらず制御よく加工を行うことができるエッチング方法
　
　　ｂ．「【０００６】
【実施例】以下図に示す実施例にもとづいてこの発明を詳述する。なお、これによってこの発明は限定されるものではない図１〜図４に
マスク材料にポリシリコン膜を用いた
膜厚ｄ
１
が２０００ÅのＳｉＯ
２
の酸化膜（１）を介して膜厚ｄ
２
が４５００Åのポリシリコン層（２）を有するシリコン基板（３）
ポリシリコン膜（２）及び酸化膜（１）を反応性イオンエッチング装置により除去してトレンチ形成領域（Ｔ）のシリコン基板（３）を露出させた後
２層マスク（５）によってシリコン基板（３）にトレンチ（６）を形成する。図３はその終点検出の状態を示している。この際、ポリシリコン膜（２）は除去されている
　
（３−４）引用例３の記載
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開昭６２−１２００２８号公報（以下「引用例３」という。）には、「半導体基板のエッチング方法」（発明の名称）に関して、第１図〜第４図とともに、次の記載がある。
　
　　ａ．「（発明の技術分野）
　本発明は
半導体基板のエッチング方法に関し、特に半導体基板に所定の深さの溝を形成する方法
　
　　ｂ．「（発明の目的）
　本発明は上記事情に鑑みてなされたもので、半導体基板に所定の深さを有した溝を制御性よく形成できる半導体基板のエッチング方法を提供することを目的とする。」（第２頁上右欄第１５〜１９行）
　
　　ｃ．「（発明の実施例）
　以下、本発明の一実施例を第１図〜第４図を参照して説明する。
　［１］まず、
シリコン基板１上に熱酸化法又はＣＶＤ法により第１の被膜としての厚さ３０００Åのシリコン酸化膜２を形成した。つづいて、このシリコン酸化膜２上に、ＬＰＣＶＤ法により第２の被膜としての厚さ約２μmの多結晶シリコン膜３を堆積した
通常の写真蝕刻法により、溝形成予定部に対応する部分が開孔したレジスト４を、前記多結晶シリコン膜３上に形成した
　［２］次に、
前記レジスト４をマスクとして前記シリコン酸化膜２を選択的にエッチングした後
レジスト４を剥離した後、多結晶シリコン膜３をマスクとしてシリコン酸化膜２をエッチングし
溝形成予定部の基板１が露出している状態で
この状態でシリコンエッチングガスにより基板全面を表面から異方性エッチングした。その結果、多結晶シリコン膜３がエッチングされると同時に、略同じエッチング速度でシリコン基板１も同様にエッチングされ、溝６ａ、６ｂ、６ｃが形成された。
エッチングを
堆積した多結晶シリコン膜２が無くなるまでつづけた
　本発明によれば、シリコン基板１と略同じエッチング速度を有する多結晶シリコン膜３を、溝形成予定部以外の基板１表面に覆った状態で基板全面を異方性エッチングするため、前記基板１に多結晶シリコン膜３の膜厚と同じ深さの溝６ａ、６ｂ、６ｃを形成できる。…（中略）…本発明によれば、表面に形成した多結晶シリコン膜（第２の被膜）のエッチオフをもって終点と判定することができ、エッチング装置の管理が著しく緩和されることになると共に、
非常に深さの一定した溝を掘ることができる
　
（審決注：本引用例３における、「多結晶シリコン膜２」の記載は、「多結晶シリコン膜３」の誤記であると認められる。）
　
（４）対比
（４−１）補正発明と引用発明との対比
　補正発明と引用発明とを対比する。
　　ア．引用発明の「バルク単結晶シリコン基板、又は、絶縁層の上に単結晶シリコン領域を有するシリコンＳＯＩ基板」は、補正発明の「シリコン、ゲルマニウム、またはＳｉＧｅからなる半導体材料の基板（１）」に相当する。
　また、引用発明の「前記基板の単結晶領域１４」における「ＰＦＥＴが形成される領域」及び「ＮＦＥＴが形成される領域」は、それぞれ、補正発明の「該基板」における「第１基板領域（Ｉ）」及び「第２基板領域（ＩＩ）」に相当するから、引用発明において、「前記基板の単結晶領域１４はトレンチ分離領域１７によってＰＦＥＴが形成される領域とＮＦＥＴが形成される領域とに分離され」ることは、補正発明において、「該基板は第１基板領域（Ｉ）と第２基板領域（ＩＩ）とを含」むことに相当する。
　そして、引用発明において、「前記基板」の前記「ＰＦＥＴが形成される領域」には「ＰＦＥＴゲート・スタック２５」が「前記単結晶領域１４の上に重なって形成されている」ことは、補正発明において、「該第１領域は少なくとも１つのゲートスタックを含む」ことに相当する。
　以上から、引用発明の「バルク単結晶シリコン基板、又は、絶縁層の上に単結晶シリコン領域を有するシリコンＳＯＩ基板を用意するＣＭＯＳ製造プロセスの第１の段階であって、前記基板の単結晶領域１４はトレンチ分離領域１７によってＰＦＥＴが形成される領域とＮＦＥＴが形成される領域とに分離され、それぞれの領域にはＰＦＥＴゲート・スタック２５又はＮＦＥＴゲート・スタック４５が前記単結晶領域１４の上に重なって形成されている前記基板を用意する第１の段階」は、補正発明の「（ａ）シリコン、ゲルマニウム、またはＳｉＧｅからなる半導体材料の基板（１）を提供する工程であって、該基板は第１基板領域（Ｉ）と第２基板領域（ＩＩ）とを含み、該第１領域は少なくとも１つのゲートスタックを含む工程」に相当する。
　
　　イ．引用発明において、「後で完全に除去できるフォトレジスト等のエッチレジスト材料であるマスキング材料５８」は、「前記基板の前記単結晶領域１４の主表面５４」上に施される「コーティング５６」の、さらにその上に施される。したがって、引用発明の前記「マスキング材料５８」と、補正発明の「少なくとも多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）」とは、トップ層（５）である点で共通する。
　したがって、引用発明の「後で完全に除去できるフォトレジスト等のエッチレジスト材料であるマスキング材料５８を前記基板に施す工程」と、補正発明の「（ｂ）該基板上に少なくとも多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）を提供する工程であって、該トップ層は、該基板（１）と同じエッチング化学的特性でエッチング可能である工程」とは、（ｂ）該基板上にトップ層（５）を提供する工程である点で共通する。
　
　　ウ．また、引用発明の「選択的付着プロセスにおいてシリコンの付着を制限できる除去可能材料として窒化シリコンを付着させることによって」施される「コーティング５６」は、「前記基板の前記単結晶領域１４の主表面５４」と「マスキング材料５８の層」の間に施される。
　ここで、引用発明において、「前記トレンチ６０をエッチングした後、等方性エッチングにより前記マスキング材料の層５８を除去する工程」の後にも、「前記基板の前記単結晶領域１４の主表面５４」上に施された「コーティング５６」は残存していることから、前記「コーティング５６」の材料である「窒化シリコン」は、「前記マスキング材料の層５８」の「等方性エッチング」ではエッチングされない材料であることは明らかである。
　さらに、技術常識を参酌すれば、前記「コーティング５６」は、「前記マスキング材料の層５８」の「等方性エッチング」におけるストップ層として機能しているものと解される。
　したがって、引用発明において、「前記基板の前記単結晶領域１４の主表面５４に、選択的付着プロセスにおいてシリコンの付着を制限できる除去可能材料として窒化シリコンを付着させることによってコーティング５６を施し」たことと、補正発明において、「該多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）と該基板との間に、シリコン酸化物からなるストップ層（３、６）が形成され、該ストップ層は、該トップ層（５）と同じエッチング化学的特性でエッチングされない」こととは、トップ層（５）と該基板との間に、ストップ層（３、６）が形成され、該ストップ層は、該トップ層（５）と同じエッチング化学的特性でエッチングされない点で共通する。
　
　　エ．引用発明の「前記ＰＦＥＴゲート・スタック２５の両側の単結晶領域１４のエリアではなく、前記ＮＦＥＴゲート・スタック４５の両側の単結晶領域１４のエリアをカバーするように、前記マスキング材料５８をパターン化する工程」と、補正発明の「（ｃ）該基板（１）の該第１領域（Ｉ）から、該多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）を、該第２基板領域（ＩＩ）の該多結晶シリコンまたは多結晶ＳｉＧｅに対して選択的に除去する工程」とは、（ｃ）該基板（１）の該第１領域（Ｉ）から、トップ層（５）を、該第２基板領域（ＩＩ）のトップ層（５）に対して選択的に除去する工程である点で共通する。
　
　　オ．引用発明において、「前記ＰＦＥＴゲート・スタック２５の両側」の領域は、それぞれ、「ソース領域」及び「ドレイン領域」となることは明らかである。よって、前記「両側」の領域は、補正発明の「Ｓ／Ｄ領域」に相当する。
　したがって、引用発明の「その後、前記マスキング材料５８の層及び前記ＰＦＥＴゲート・スタック２５をマスクとして前記ＰＦＥＴゲート・スタック２５の両側の前記単結晶領域１４を異方性垂直エッチングする結果として、前記ＰＦＥＴゲート・スタック２５の両側の前記単結晶領域１４内にトレンチ６０を形成する工程」と、補正発明の「（ｄ）該少なくとも１つのゲートスタックに対して選択的に、該第２基板領域（ＩＩ）の該多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）と、該第１基板領域（Ｉ）のＳ／Ｄ領域の該基板の少なくとも一部とを同時に除去する工程」とは、（ｄ）該少なくとも１つのゲートスタックに対して選択的に、該第１基板領域（Ｉ）のＳ／Ｄ領域の該基板の少なくとも一部を除去する工程である点で共通する。
　
　　カ．引用発明は、「その後、前記トレンチ６０内の前記単結晶領域１４の単結晶シリコン上に、前記トレンチ６０内の前記単結晶シリコン上に成長したもの以外の表面上にシリコン・ゲルマニウムの材料が付着しないような選択的付着によって、前記シリコン・ゲルマニウムの層６２をエピタキシャル成長させる工程」とともに、「前記シリコン・ゲルマニウムの陥凹層６２の上に、前記陥凹層６２の露出エリア及び前記トレンチ６０の側壁に沿った単結晶シリコンの露出エリア以外には付着しないような選択的エピタキシャル付着として、単結晶シリコンの第２の層６６をエピタキシャル成長させる工程」を有している。ここで、該２つの「エピタキシャル成長させる工程」は、いずれも「選択的」な「エピタキシャル成長」の「工程」であり、かつ、いずれも「前記ＰＦＥＴゲート・スタック２５の両側」の「ソース領域」及び「ドレイン領域」となる領域に施す「工程」である。
　したがって、引用発明の「その後、前記トレンチ６０内の前記単結晶領域１４の単結晶シリコン上に、前記トレンチ６０内の前記単結晶シリコン上に成長したもの以外の表面上にシリコン・ゲルマニウムの材料が付着しないような選択的付着によって、前記シリコン・ゲルマニウムの層６２をエピタキシャル成長させる工程」、あるいは、前記「その後、前記トレンチ６０内の前記単結晶領域１４の単結晶シリコン上に、前記トレンチ６０内の前記単結晶シリコン上に成長したもの以外の表面上にシリコン・ゲルマニウムの材料が付着しないような選択的付着によって、前記シリコン・ゲルマニウムの層６２をエピタキシャル成長させる工程」と「前記シリコン・ゲルマニウムの陥凹層６２の上に、前記陥凹層６２の露出エリア及び前記トレンチ６０の側壁に沿った単結晶シリコンの露出エリア以外には付着しないような選択的エピタキシャル付着として、単結晶シリコンの第２の層６６をエピタキシャル成長させる工程」とを併せた「工程」は、補正発明の「（ｅ）該第１基板領域（Ｉ）に、Ｓ／Ｄ領域の選択的エピタキシャル成長を行う工程」に相当する。
　
　　キ．以上から、引用発明において、前記「第１の段階」から前記「前記シリコン・ゲルマニウムの層６２をエピタキシャル成長させる工程」までの「工程」からなる方法、あるいは、前記「第１の段階」から前記「単結晶シリコンの第２の層６６をエピタキシャル成長させる工程」までの「工程」からなる方法は、「前記ＰＦＥＴゲート・スタック２５の両側」の「ソース領域」及び「ドレイン領域」となる領域に「選択的」な「エピタキシャル成長」を施すための方法であると言える。
　してみれば、引用発明において、前記「第１の段階」から前記「前記シリコン・ゲルマニウムの層６２をエピタキシャル成長させる工程」までの「工程」からなる方法、あるいは、前記「第１の段階」から前記「単結晶シリコンの第２の層６６をエピタキシャル成長させる工程」までの「工程」からなる方法は、補正発明の「ソース／ドレイン（Ｓ／Ｄ）領域の選択的エピタキシャル成長方法」に相当する。
　
（４−２）一致点及び相違点
　そうすると、補正発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「ソース／ドレイン（Ｓ／Ｄ）領域の選択的エピタキシャル成長方法であって、
　（ａ）シリコン、ゲルマニウム、またはＳｉＧｅからなる半導体材料の基板（１）を提供する工程であって、該基板は第１基板領域（Ｉ）と第２基板領域（ＩＩ）とを含み、該第１領域は少なくとも１つのゲートスタックを含む工程と、
　（ｂ）該基板上にトップ層（５）を提供する工程と、
　（ｃ）該基板（１）の該第１領域（Ｉ）から、該トップ層（５）を、該第２基板領域（ＩＩ）の該トップ層（５）に対して選択的に除去する工程と、
　（ｄ）該少なくとも１つのゲートスタックに対して選択的に、該第１基板領域（Ｉ）のＳ／Ｄ領域の該基板の少なくとも一部を除去する工程と、
　（ｅ）該第１基板領域（Ｉ）に、Ｓ／Ｄ領域の選択的エピタキシャル成長を行う工程と、を含み、
　該トップ層（５）と該基板との間に、ストップ層（３、６）が形成され、該ストップ層は、該トップ層（５）と同じエッチング化学的特性でエッチングされないことを特徴とする選択的エピタキシャル成長方法。」
　
《相違点１》
　補正発明は「少なくとも多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）」を用いるのに対して、引用発明は「後で完全に除去できるフォトレジスト等のエッチレジスト材料であるマスキング材料５８」を用いる点。
　
《相違点２》
　補正発明の前記「トップ層（５）」は「該基板（１）と同じエッチング化学的特性でエッチング可能である」のに対して、引用発明の前記「マスキング材料５８」は「基板」と同じエッチング化学的特性でエッチング可能ではない点。
　
《相違点３》
　補正発明の「ストップ層（３、６）」は「シリコン酸化物からなる」のに対して、引用発明の「コーティング５６」は「窒化シリコン」からなる点。
　
《相違点４》
　補正発明は、「該第２基板領域（ＩＩ）の該多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）」を「該第１基板領域（Ｉ）のＳ／Ｄ領域の該基板の少なくとも一部」と「同時に除去する」のに対して、引用発明は、このような構成を有していない点。
　
（５）相違点についての判断
　　ア．半導体基板上のゲート・スタックの両側の領域にトレンチを形成して、そこに半導体を充填して、ＦＥＴのソース領域及びドレイン領域とする技術において、前記トレンチは、その深さが一定となるよう形成する必要があることは、以下に示す周知例１に「従来の技術」として記載されるように、周知の課題にすぎない。
　よって、同様に、「バルク単結晶シリコン基板、または、絶縁層の上に単結晶シリコン領域を有するシリコンＳＯＩ基板」上の「ＰＦＥＴゲート・スタック２５」の「両側の前記単結晶領域１４内にトレンチ６０を形成」して、前記「トレンチ６０」に半導体を「選択」的な「エピタキシャル成長」によって充填して「ソース領域」及び「ドレイン領域」とする引用発明においても、前記「トレンチ６０」の深さが一定となるようにすべきことは、引用発明が当然に有する課題であると認められる。
　
　　イ．そして、前記「（３−３）引用例２の記載」及び「（３−４）引用例３の記載」において摘記したように、引用例２及び引用例３には、シリコン基板上に下層の被膜としてシリコン酸化膜を形成した後で多結晶シリコン膜を形成し、その後、トレンチ形成予定部の前記シリコン酸化膜と前記多結晶シリコン膜とを選択的に除去し、トレンチ形成予定部の前記シリコン基板が露出している状態で前記除去されなかった多結晶シリコン膜がなくなるまで前記シリコン基板を表面からエッチングすることで、前記多結晶シリコン膜がエッチングされると同時に前記トレンチ形成予定部のシリコン基板も同様にエッチングして、前記多結晶シリコン膜の厚さ分の深さを有するトレンチという、深さの一定したトレンチを形成することが記載されている。
　すなわち、シリコン基板上にトレンチを形成する技術において、前記シリコン基板上に２層の膜を形成し、上層の膜を、トレンチ形成対象のシリコン基板と同じエッチング化学特性でエッチング可能な多結晶シリコンの膜とし、下層の膜をシリコン酸化膜として、トレンチを形成するためのエッチングにおいては、トレンチ形成予定部外の前記多結晶シリコンの膜とトレンチ形成予定部の前記シリコン基板とを、前記トレンチ形成予定部外の多結晶シリコンの膜がなくなるまでエッチングすることで、深さの一定したトレンチを形成することは、周知技術である。
　
　　ウ．さて、引用発明において、「コーティング５６」は「選択的付着プロセスにおいてシリコンの付着を制限できる除去可能材料」である「窒化シリコン」で形成されている。
　ここで、前記「選択的付着プロセス」とは、「前記トレンチ６０内の前記単結晶領域１４の単結晶シリコン上に、前記トレンチ６０内の前記単結晶シリコン上に成長したもの以外の表面上にシリコン・ゲルマニウムの材料が付着しないような選択的付着によって、前記シリコン・ゲルマニウムの層６２をエピタキシャル成長させる工程」と「前記シリコン・ゲルマニウムの陥凹層６２の上に、前記陥凹層６２の露出エリア及び前記トレンチ６０の側壁に沿った単結晶シリコンの露出エリア以外には付着しないような選択的エピタキシャル付着として、単結晶シリコンの第２の層６６をエピタキシャル成長させる工程」を指していることは明らかである。
　すなわち、後者の「単結晶シリコンの第２の層６６をエピタキシャル成長させる工程」までは「前記ＮＦＥＴゲート・スタック４５の両側の単結晶領域１４」上に残存している前記「コーティング５６」は、「前記シリコン・ゲルマニウムの層６２をエピタキシャル成長させる工程」及び「単結晶シリコンの第２の層６６をエピタキシャル成長させる工程」において、当該「エピタキシャル成長」のマスクとすることを企図した膜であると認められる。
　
　　エ．ところで、引用例１には、前記「（３−１）引用例１の記載」のｈにおいて摘記したように、「次に、シリコン・ゲルマニウム層１７６の上にトレンチ１６０内のシリコンのエピタキシャル層１７８を選択的に成長させるためのステップが実行される。この結果、図１５に示されている構造が得られるが、これは、酸化物マスキング層１５６が図８の窒化物マスキング層５６の代わりにＮＦＥＴゲート・スタック１４５の上に存続することを除き、図８に示されているものと同様である。」と記載されている。
　したがって、引用例１には、基板の単結晶領域の直上に「窒化シリコン」からなる「コーティング５６」の代わりに「酸化物マスキング層１５６」を形成して、前記「トレンチ１６０内のシリコンのエピタキシャル層１７８を選択的に成長させるためのステップ」においては、前記「酸化物マスキング層１５６」を「選択的」エピタキシャル「成長」のマスクとすること、が記載されている。
　
　　オ．以上から、引用発明において、上層の「マスキング材料５８の層」を「トレンチ６０」の形成対象である「単結晶領域１４」と同じエッチング化学特性でエッチング可能な多結晶シリコンの膜とし、「選択的」エピタキシャル「成長」のマスクとする下層の膜をシリコン酸化膜とすることで、「トレンチ６０を形成する工程」においては、「前記ＰＦＥＴゲート・スタック２５の両側の前記単結晶領域１４」とともに「ＮＦＥＴが形成される領域」上の前記多結晶シリコンからなる「マスキング材料５８の層」を、当該「ＮＦＥＴが形成される領域」上の前記多結晶シリコンからなる「マスキング材料５８の層」がなくなるまで「異方性垂直エッチング」することで、前記下層のシリコン酸化膜を前記「異方性垂直エッチング」におけるストップ層にして、深さの一定した前記「トレンチ６０」を形成することは、前記周知技術を勘案すれば、当業者が容易に想到し得たものと認められる。
　
　　カ．周知例１：特開２００３−１０９９６９号公報
　前記周知例１には、以下の事項が記載されている。
「【０００２】
【従来の技術】従来、例えば、微細ＣＭＯＳ技術においては、短チャネル効果を防止し、寄生抵抗を低減するため、特に、ソース・ドレイン領域のエクステンション部のｐｎ接合の深さをできるだけ浅くすることが望まれている。…（中略）…
【０００６】ところで、このような問題に対しては、従来、
エッチングにより半導体基板に浅い窪みを形成し、この窪み内にソース・ドレイン領域（又はそのエクステンション部）となる不純物を含むシリコン層を満たす
【０００７】しかし、このプロセス技術は、完全ではなく、
量産化するに際して解決しなければならない問題がある。その問題は、再現性である。即ち、量産時には、窪みの深さが常に略一定であることが要求され
　
（６）独立特許要件の検討のまとめ
　以上のとおり、上記相違点１〜４に係る構成とすることは、引用例２及び３に記載された周知技術を勘案すれば、当業者が容易に想到できたものである。
　したがって、補正発明は、引用例１に記載された発明及び前記周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
５．小括
　以上の次第で、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　以上のとおり、本件補正（平成２３年１０月１３日に提出された手続補正書による補正）は却下されたので、本願の請求項１〜１６に係る発明は、平成２２年７月８日に提出された手続補正書によって補正された特許請求の範囲、明細書又は図面の記載からみて、その請求項１〜１６に記載されたとおりのものであり、そのうち、請求項１に係る発明（以下「本願発明」という。）は、次のとおりである。
　
【請求項１】
「ソース／ドレイン（Ｓ／Ｄ）領域の選択的エピタキシャル成長方法であって、
　（ａ）シリコン、ゲルマニウム、またはＳｉＧｅからなる半導体材料の基板（１）を提供する工程であって、該基板は第１基板領域（Ｉ）と第２基板領域（ＩＩ）とを含み、該第１領域は少なくとも１つのゲートスタックを含む工程と、
　（ｂ）該基板上に少なくとも多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）を提供する工程であって、該トップ層は、該基板（１）と同じエッチング化学的特性でエッチング可能である工程と、
　（ｃ）該基板（１）の該第１領域（Ｉ）から、該多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）を、該第２基板領域（ＩＩ）の該多結晶シリコンまたは多結晶ＳｉＧｅに対して選択的に除去する工程と、
　（ｄ）該少なくとも１つのゲートスタックに対して選択的に、該第２基板領域（ＩＩ）の該多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）と、該第１基板領域（Ｉ）のＳ／Ｄ領域の該基板の少なくとも一部とを同時に除去する工程と、
　（ｅ）該第１基板領域（Ｉ）に、Ｓ／Ｄ領域の選択的エピタキシャル成長を行う工程と、を含む選択的エピタキシャル成長方法。」
　
２．各引用例の記載と引用発明
　引用例１〜引用例３の記載については、前記「第２．補正却下の決定」の「４．独立特許要件」の「（３）各引用例の記載と引用発明」において、それぞれ、「（３−１）引用例１の記載」、「（３−３）引用例２の記載」及び「（３−４）引用例３の記載」で摘記したとおりであり、引用発明については、「（３−２）引用発明」において認定したとおりである。
　
３．対比・判断
　前記「第２．補正却下の決定」の「１．本件補正の内容」における「〈補正事項１〉」で検討したように、本件補正後の請求項１に係る発明（すなわち、補正発明）は、本件補正前の請求項１に係る発明（すなわち、本願発明）に、「該多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）と該基板との間に、シリコン酸化膜からなるストップ層（３、６）が形成され、該ストップ層は、該トップ層（５）と同じエッチング化学的特性でエッチングされない」との発明特定事項を加入して限定したものである。
　逆に言えば、本願発明は、補正発明から、上記の発明特定事項による限定をなくしたものである。
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、前記「第２．補正却下の決定」の「４．独立特許要件」において検討したとおり、引用例１に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用例１に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
　
第４．結言
　以上のとおり、本願発明は、引用例１に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　
 　よって、結論のとおり審決する。