【事件の表示】
　特願２００７−１６６２８０「マルチプロセッサシステム」拒絶査定不服審判事件〔平成１９年１１月２２日出願公開、特開２００７−３０５１４８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１７年４月１２日を出願日とする特願２００５−１１４８４２号の一部を平成１９年６月２５日に新たな特許出願としたものであって、同年７月６日付けで手続補正がなされ、平成２１年１０月２３日付けで拒絶理由通知がなされ、同年１２月２４日付けで意見書が提出されるとともに、同日付けで手続補正がなされたが、平成２２年９月２７日付けで拒絶査定がなされ、これに対し、平成２３年１月５日付けで拒絶査定不服審判の請求がなされるとともに、同日付けで手続補正がなされ、当審において、同年９月２９日付けで前置報告書を利用した審尋がなされ、同年１２月５日に回答書が提出されたものである。
　
２．平成２３年１月５日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成２３年１月５日付けの手続補正を却下する。
　
　
［理由］
（１）補正後の請求項１に係る発明
ア　平成２３年１月５日付けの手続補正（以下、「本件手続補正」という。）により、特許請求の範囲の請求項１は、
「【請求項１】
　単一または複数種類のプロセッサユニットを複数個有するマルチプロセッサシステムであって、
　前記プロセッサシステムは、
　前記プロセッサユニットに複数のクロック周波数の内の一つを動作クロックとして供給するクロック供給部と、
　前記プロセッサユニットに複数の電圧の内の一つを動作電圧として供給する電力供給部と、
　前記プロセッサユニットに配置されてデータまたは命令を格納するローカルメモリと、
　前記複数のプロセッサユニットからアクセス可能な共有メモリと、
　前記各プロセッサユニットに配置されて各プロセッサユニット及び前記ローカルメモリへ供給する動作クロックと動作電圧をそれぞれ独立して設定するシステム制御レジスタと、
を備え、
　前記共有メモリと前記ローカルメモリを含むアドレス空間は、予め設定された領域に書き込まれたデータを前記各プロセッサユニットのメモリ空間へ転送するブロードキャスト領域を有し、
　前記システム制御レジスタは、
　前記プロセッサユニットへ供給する動作クロックと動作電圧の組み合わせを設定する第１のビットフィールドと、前記ローカルメモリへ供給する動作クロックと動作電圧の組み合わせを設定する第２のビットフィールドと、を有し、
　前記プロセッサユニットのうちのいずれか一つが、各プロセッサユニットに供給する動作クロックと動作電圧を前記ブロードキャスト領域へ書き込んだときには、当該ブロードキャスト領域に書き込まれた動作クロックと動作電圧を各プロセッサユニットのシステム制御レジスタに転送し、前記プロセッサユニットに供給する動作クロックと動作電圧を前記第１のビットフィールドに設定された値に応じて決定し、前記ローカルメモリに供給する動作クロックと動作電圧を前記第２のビットフィールドに設定された値に応じて決定し、
　前記第１のビットフィールド及び第２のビットフィールドは、個別のアドレスを有し、
　前記プロセッサユニットは当該アドレスを参照して値を設定することで、前記第１のビットフィールドまたは第２のビットフィールドに対応した前記機能部位の動作クロックと動作電圧を設定することを特徴とするマルチプロセッサシステム。」
と補正された。
　　
イ　本件補正前の，平成２１年１２月２４日付けの手続補正による特許請求の範囲の請求項１の記載は次のとおりである。
「【請求項１】
　単一または複数種類のプロセッサユニットを複数個有するマルチプロセッサシステムであって、
　前記プロセッサシステムは、
　前記プロセッサユニットに複数のクロック周波数の内の一つを動作クロックとして供給するクロック供給部と、
　前記プロセッサユニットに複数の電圧の内の一つを動作電圧として供給する電力供給部と、
　前記プロセッサユニットに配置されてデータまたは命令を格納するローカルメモリと、
　前記複数のプロセッサユニットからアクセス可能な共有メモリと、
　前記各プロセッサユニットに配置されて各プロセッサユニット及び前記ローカルメモリへ供給する動作クロックと動作電圧をそれぞれ独立して設定するシステム制御レジスタと、
を備え、
　前記共有メモリと前記ローカルメモリを含むアドレス空間は、予め設定された領域に書き込まれたデータを前記各プロセッサユニットのメモリ空間へ転送するブロードキャスト領域を有し、
　前記プロセッサユニットのうちのいずれか一つが、各プロセッサユニットに供給する動作クロックと動作電圧を前記ブロードキャスト領域へ書き込んだときには、当該ブロードキャスト領域に書き込まれた動作クロックと動作電圧を各プロセッサユニットのシステム制御レジスタに転送し、前記プロセッサユニットと前記ローカルメモリの動作クロックと動作電圧を独立して制御することを特徴とするマルチプロセッサシステム。」
　
ウ　上記補正は、
「システム制御レジスタ」を
「前記プロセッサユニットへ供給する動作クロックと動作電圧の組み合わせを設定する第１のビットフィールドと、前記ローカルメモリへ供給する動作クロックと動作電圧の組み合わせを設定する第２のビットフィールドと、を有」するものに限定し、
「前記プロセッサユニットのうちのいずれか一つが、各プロセッサユニットに供給する動作クロックと動作電圧を前記ブロードキャスト領域へ書き込んだときには、当該ブロードキャスト領域に書き込まれた動作クロックと動作電圧を各プロセッサユニットのシステム制御レジスタに転送し、前記プロセッサユニットと前記ローカルメモリの動作クロックと
動作電圧を独立して制御すること」を
「前記プロセッサユニットのうちのいずれか一つが、各プロセッサユニットに供給する動作クロックと動作電圧を前記ブロードキャスト領域へ書き込んだときには、当該ブロードキャスト領域に書き込まれた動作クロックと動作電圧を各プロセッサユニットのシステム制御レジスタに転送し、前記プロセッサユニットに供給する動作クロックと動作電圧を前記第１のビットフィールドに設定された値に応じて決定し、前記ローカルメモリに供給する動作クロックと動作電圧を前記第２のビットフィールドに設定された値に応じて決定し、
　前記第１のビットフィールド及び第２のビットフィールドは、個別のアドレスを有し、
　前記プロセッサユニットは当該アドレスを参照して値を設定することで、前記第１のビットフィールドまたは第２のビットフィールドに対応した前記機能部位の動作クロックと動作電圧を設定すること」に限定するするものであって、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件手続補正後の上記請求項１に係る発明（以下、「本願補正発明」という。）が特許出願の際、特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について、以下に検討する。
　
（２）引用例
　原査定の拒絶の理由に引用された特開２００５−６２９５６号公報（出願公開平成１７年３月１０日。以下、「引用例１」という。）、特開平７−２８７６９９号公報（出願公開平成７年１０月３１日。以下、「引用例２」という。）、特開平１１−２７２４９０号公報（出願公開平成１１年１０月８日。以下、「引用例３」という。）には、それぞれ、図面とともに次の事項が記載されている。（下線は当審付与。）
　
（引用例１）
ａ．「【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
図１には、本発明の一実施形態に係るリアルタイム処理システムを実現するための計算機システムの構成例が示されている。この計算機システムは、リアルタイム性が要求される各種処理をその時間的な制約条件の範囲内で実行する情報処理システムであり、汎用計算機として利用できるほか、リアルタイム性が要求される処理を実行するための様々な電子機器用の組み込みシステムとして利用することができる。
図１に示されているように、この計算機システムにおいては、マスタープロセッサユニット（ＭＰＵ１１：Ｍａｓｔｅｒ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１１と、複数のバーサタイルプロセッサユニット（ＶＰＵ：Ｖｅｒｓａｔｉｌｅ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１２と、メインメモリ１４と、入出力制御装置１５とが、接続装置１３によって相互に接続されている。
メインメモリ１４は、ＭＰＵ１１、複数のＶＰＵ１２および入出力制御装置１５によって共有される記憶装置（共有メモリ）である。
　
ｂ．「【００１７】
図１の構成では、ＭＰＵ１１が１つ、ＶＰＵ１２が４つ、メモリ１４が１つ、入出力制御装置が１つであるが、ＶＰＵ１２の個数は制限されない。またＭＰＵ１１を持たない構成も可能である。この場合、ＭＰＵ１１の行う処理は、ある一つのＶＰＵ１２が担当する。つまり、仮想的なＭＰＵ１１の役割をＶＰＵが兼ねる。
　
ｃ．「【００１８】
計算機システムには、さらに、省電力制御装置１７が設けられている。省電力制御装置１７は、計算機システム全体あるいは部分的にその消費電力を下げるために、たとえば次のような制御を行う。
１．計算機システム全体のクロックの周波数を下げる
２．計算機システム全体の電源電圧を下げる
３．計算機システム全体の電源を切る
４．
ひとつあるいは複数のモジュール（ＭＰＵ、ＶＰＵ、メモリ、入出力制御装置など）のクロックの周波数を下げる
５．
ひとつあるいは複数のモジュール（ＭＰＵ、ＶＰＵ、メモリ、入出力制御装置など）の電源電圧を下げる
６．ひとつあるいは複数のモジュール（ＭＰＵ、ＶＰＵ、メモリ、入出力制御装置など）の電源を切る
７．接続装置のクロック周波数を下げる
８．接続装置の転送速度を下げる
９．接続装置のバス幅を減らす
１０．接続装置の電源を切る
１１．メモリバンク単位で電源を切る
１２．メモリバンク単位でリフレッシュを止める
１３．ＭＰＵやＶＰＵ内で同時に動作する機能モジュールを減らす（たとえば演算装置を複数持っている場合に、同時に使う演算装置を制限することで、使わない演算装置の消費電力を下げる）
これらの省電力機能は、ソフトウェアの制御の下に行うことができる。また、上記１−１３の省電力のための制御は、単独で実施することもできるし、組み合わせて実施することもできる。」
　
ｄ．「【００１９】
図２には、ＭＰＵ１１と各ＶＰＵ１２の構成が示されている。ＭＰＵ１１は処理ユニット２１およびメモリ管理ユニット２２を備えている。処理ユニット２１は、メモリ管理ユニット２２を通してメモリ１４をアクセスする。メモリ管理ユニット２２は、仮想記憶管理と、メモリ管理ユニット２２内のキャッシュメモリの管理を行うユニットである。
各ＶＰＵ１２は、処理ユニット３１、ローカルストレージ（ローカルメモリ）３２、およびメモリコントローラ３３を備えている。
ＶＰＵ１２の処理ユニット３１はローカルストレージ３２を主記憶として使用する。
　
ｅ．「【００２１】
ＭＰＵ１１および各ＶＰＵ１２から見た実アドレス（ＲＡ）空間には、図４に示すように、たとえば以下のようなデータがマッピングされている。
１．メモリ（主記憶装置）
２．ＭＰＵ１１の各種制御レジスタ
３．各ＶＰＵ１２の各種制御レジスタ
４．各ＶＰＵ１２のローカルストレージ
５．各種入出力デバイス（入出力装置）の制御レジスタ（入出力制御装置の制御レジスタも含む）
ＭＰＵ１１および各ＶＰＵ１２は、実アドレス空間の該当するアドレスにアクセスすることで、１〜５の各データを読み書きすることができる。
ＭＰＵ１１あるいはＶＰＵ１２からみたアドレス空間は、図３の仮想記憶メカニズムを用いて、たとえば図５に示すようにマッピングされる。ＭＰＵ１１あるいはＶＰＵ１２上で実行しているプログラムから直接見えるのは、実効アドレス（ＥＡ；Ｅｆｆｅｃｔｉｖｅ　Ａｄｄｒｅｓｓ）空間である。ＥＡは、セグメントテーブル５０によって、仮想アドレス（ＶＡ；Ｖｉｒｔｕａｌ　Ａｄｄｒｅｓｓ）空間にマッピングされる。さらにＶＡは、ページテーブル６０によって、実アドレス（ＲＡ；Ｒｅａｌ　Ａｄｄｒｅｓｓ）空間にマップされる。このＲＡが、図４で説明したような構造を持っている。
【００２２】
ＭＰＵ１１は制御レジスタ等のハードウェア機構によって、例えば、各ＶＰＵ１２のレジスタの読み書き、各ＶＰＵ１２のプログラムの実行開始／停止などの、各ＶＰＵ１２の管理を行うことができる。また、ＭＰＵ１１とＶＰＵ１２の間、あるいはあるＶＰＵ１２と他のＶＰＵ１２の間の通信や同期は、メールボックスやイベントフラグなどのハードウェア機構によって行うことが出来る。」
　
ｆ．「【００４２】
ステップＳ３：　オペレーティングシステムは、１周期分の時間間隔に対する時間間隔Ｔの比率、つまり時間間隔Ｔが１周期を規定する特定の時間間隔に占める割合、を算出する。
ステップＳ４，Ｓ５：　オペレーティングシステムは、算出された割合に基づいて、ＶＰＵ０の動作速度をその最高動作速度（１００％）よりも低速の動作速度に設定する動作速度制御処理を実行する。
【００４３】
ステップＳ４においては、ＶＰＵ０の動作速度が決定される。すなわち、オペレーティングシステムは、１周期分の時間間隔に占める時間間隔Ｔの割合に基づき、各周期におけるリアルタイム処理の実行期間が遅くとも次の周期が開始される前に完了し、且つ各周期の開始タイミングからリアルタイム処理の実行期間が完了するまでの時間間隔Ｔ１の長さが延びるように、ＶＰＵ０の動作速度（クロック周波数）を決定する。ＶＰＵ０の動作速度（クロック周波数）は、算出された割合をＶＰＵ０の最高速度（１００％）に乗ずることによって求めることが出来る。たとえば、時間間隔Ｔの長さが１周期分の時間間隔の半分であるならば、設定可能な最も低速のＶＰＵ０の動作速度は、ＶＰＵ０の最高速度（１００％）の半分の速度（５０％）となる。次いで、ステップＳ５において、オペレーティングシステムは、接続装置１３を介して省電力制御装置１７にＶＰＵ０のクロック周波数を示すコマンドを送信する。
省電力制御装置１７は各ＶＰＵに供給されるクロックの周波数を制御する回路を備えており、オペレーティングシステムからのコマンドで指定されるＶＰＵのクロック周波数を、当該コマンドで指定されるクロック周波数に設定する。
　
　上記ａ．及びｂ．の記載から、引用例１には、
複数種のプロセッサユニットを複数有する計算機システム、
が記載されているといえる。
　
　上記ｃ．には、「ひとつあるいは複数のモジュール（ＭＰＵ、ＶＰＵ、メモリ、入出力制御装置など）のクロックの周波数を下げる」と記載されている。また、上記ｆ．には、「省電力制御装置１７は各ＶＰＵに供給されるクロックの周波数を制御する回路を備えており、オペレーティングシステムからのコマンドで指定されるＶＰＵのクロック周波数を、当該コマンドで指定されるクロック周波数に設定する。」と記載されている。ここで、「ＶＰＵ」はプロセッサユニットであることから、引用例１には、
プロセッサユニットに可変のクロックの周波数を供給する省電力制御装置、
が記載されているといえる。
　また、上記ｃ．には、「ひとつあるいは複数のモジュール（ＭＰＵ、ＶＰＵ、メモリ、入出力制御装置など）の電源電圧を下げる」と記載されていることから、上記省電力制御装置は、プロセッサユニットに可変の電源電圧を供給する機能も有するといえる。
　
　上記ｄ．には、「各ＶＰＵ１２は、処理ユニット３１、ローカルストレージ（ローカルメモリ）３２、およびメモリコントローラ３３を備えている。」、及び「ＶＰＵ１２の処理ユニット３１はローカルストレージ３２を主記憶として使用する。」と記載されている。一般に、主記憶には、データ又は命令が格納されることから、引用例１には、
プロセッサユニットに備えられてデータ又は命令を格納するローカルメモリ、
が記載されているといえる。
　
　上記ａ．には、「メインメモリ１４は、ＭＰＵ１１、複数のＶＰＵ１２および入出力制御装置１５によって共有される記憶装置（共有メモリ）である。」と記載されていることから、引用例１には、
複数のプロセッサユニットからアクセス可能な共有メモリ、
が記載されているといえる。
　
　上記ｅ．には「ＭＰＵ１１および各ＶＰＵ１２から見た実アドレス（ＲＡ）空間には、図４に示すように、たとえば以下のようなデータがマッピングされている。
１．メモリ（主記憶装置）
２．ＭＰＵ１１の各種制御レジスタ
３．各ＶＰＵ１２の各種制御レジスタ
４．各ＶＰＵ１２のローカルストレージ
５．各種入出力デバイス（入出力装置）の制御レジスタ（入出力制御装置の制御レジスタも含む）」と記載されている。ここで、「ＶＰＵ」は「プロセッサユニット」であることから（上記ａ．より）、引用例１には、
各プロセッサユニットの制御レジスタ、
が記載されているといえる。
　また、「メモリ」は「メインメモリ」（図４より）、「ローカルストレージ」は「ローカルメモリ」（上記ｄ．より）であることから、引用例１には、
メインメモリとローカルメモリがマッピングされた実アドレス空間を有する、
ことが記載されているといえる。
　
　よって、上記ａ．ないしｆ．の記載及び関連する図面を参照すると、引用例１には、実質的に、次のような発明が記載されているものと認められる。（以下、「引用例１記載の発明」という。）
　
「複数種のプロセッサユニットを複数有する計算機システムにおいて、
　前記計算機システムは、
　前記プロセッサユニットに可変のクロックの周波数及び可変の電源電圧を供給する省電力制御装置と、
　前記プロセッサユニットに備えられてデータ又は命令を格納するローカルメモリと、
　複数のプロセッサユニットからアクセス可能な共有メモリと、
　各プロセッサユニットの制御レジスタと、
を備え、
　メインメモリとローカルメモリがマッピングされた実アドレス空間を有する
計算機システム。」
　
（引用例２）
ｇ．「【００４７】図６には本発明に係るデータ処理装置の第３実施例であるシングルチップマイクロコンピュータのブロック図が示される。
本実施例のシングルチップマイクロコンピュータ３は、クロック信号に同期動作される回路モジュールとして、中央処理装置（ＣＰＵとも記す）３００、乗算回路（ＭＵＬＴとも記す）３０１、除算（ＤＩＶＵ）３０２、メモリ３０３、及びタイマ３０４を代表的に備え、更に、図示しない外部バスインタフェース回路などを備え、それらは所定の内部バス３０５を介して接続可能にされる。
【００４８】
図６において３０６は代表的に示された回路モジュール３００〜３０４の動作電源と動作クロック信号を形成して各部に出力する電圧・周波数制御部である。
　
ｈ．「【００５３】
図９には上記モードレジスタ３０７の詳細な一例が示される。このモードレジスタ３０７は電圧設定フィールド３０７１と周波数設定フィールド３０７２より構成される。電圧設定フィールド３０７１は代表的に示された回路モジュール３００〜３０３毎に１ビットづつ割当てられ、その論理値”１”は２．５Ｖ、”０”は３Ｖを意味し、それにしたがって対応回路モジュールに供給すべき内部電圧が指定される。周波数設定フィールド３０７２は代表的に示された回路モジュール３００〜３０３毎に２ビットづつ割当てられ、その”００”は１００ＭＨｚ、”０１”は２５ＭＨｚ、”１０”は６．２５ＭＨｚ、”１１”はクロック停止を意味し、それに従って対応回路モジュールに供給すべきクロック信号周波数が指定される。
　
　上記ｇ．から、引用例２には、
「回路モジュール中のＣＰＵ及びメモリに対して、動作クロック信号の周波数及び動作電源の電圧を制御する回路モジュール」
が記載されているといえる。
　また、上記ｈ．から、引用例２には、
「ＣＰＵの「モードレジスタ」に「周波数設定フィールド」及び「電圧設定フィールド」を設け、複数の周波数及び複数の電圧から、各々一つを独立して設定する」
ことが記載されているといえる。
　よって、引用例２には、次のような発明が記載されていると認められる。（以下、「引用例２記載の発明」という。）
「回路モジュール中のＣＰＵ制御及びメモリ制御に対して、動作クロック信号の周波数及び動作電源の電圧を制御する回路モジュールにおいて、
　ＣＰＵの「モードレジスタ」に「周波数設定フィールド」及び「電圧設定フィールド」を設け、複数の周波数及び複数の電圧から、各々一つを独立して設定する
　回路モジュール。」
　
（引用例３）
ｉ．「【００１６】実施の形態２．実施の形態１に、
図２で示すように各入出力制御装置共通の空間としてブロードキャスト空間を設け、この空間にマッピングされた各入出力制御装置を一斉起動、一斉停止する一斉起動レジスタ、一斉停止レジスタを設ける。
無条件でブロードキャスト空間に定義された一斉起動レジスタアドレスにスイッチ１１ｆで指定された診断レベルコードを唯一１回出力することで、各入出力制御装置１２に対応する起動レジスタに同一内容が書き込まれ、一斉に診断動作が開始される。
以上のように、ブロードキャスト空間により、一斉起動、一斉停止できるようにしたことで、起動処理プログラムが簡略化でき、処理時間の短縮も図れる
　
　上記ｉ．において、「一斉起動レジスタ」及び「一斉停止レジスタ」は制御レジスタの一種であるといえる。また、「診断動作」は、制御レジスタに書き込まれた内容に対応する動作である、といえる。よって、引用例３には、以下の発明が記載されていると認められる。（以下、「引用例３記載の発明」という。）
「システムメモリマップに配置されたブロードキャスト空間への書き込みによって、複数の装置の制御レジスタへ一斉に書き込みが行われ、その内容に従った動作が開始される装置。」
　
　
（３）対比
　本願補正発明と引用例１記載の発明とを対比すると、次のことがいえる。
　
（ア）引用例１記載の発明の「計算機システム」は、本願補正発明の「マルチプロセッサシステム」に相当する。
　
（イ）引用例１記載の発明における「省電力制御装置」は、「プロセッサユニットに可変のクロックの周波数及び可変の電源電圧を供給する」ものであるから、本願補正発明と引用例１記載の発明とは、「プロセッサユニットに可変のクロックの周波数を供給する機能部」及び「プロセッサユニットに可変の電源電圧を供給する機能部」を有する点で共通する。
　
（ウ）引用例１記載の発明における「制御レジスタ」は、各「ＶＰＵ」すなわち「プロセッサユニット」の管理を行うためものである。また、一般にレジスタはプロセッサに配置されるものであることから、本願補正発明と引用例１記載の発明とは、「各プロセッサユニットに配置されて各プロセッサユニットを制御するためのレジスタ」を有する点で共通する。
　
（エ）本願補正発明と引用例１記載の発明とは、「メインメモリとローカルメモリを含むアドレス空間を有する」点で共通する。
　
　上記（ア）〜（エ）の事項を踏まえると、本願補正発明と引用例１記載の発明とは、
　
「複数種のプロセッサユニットを複数有するマルチプロセッサシステムにおいて、
　前記マルチプロセッサシステムは、
　前記プロセッサユニットに可変のクロックの周波数を供給する機能部と、
　前記プロセッサユニットに可変の電源電圧を供給する機能部と、
　前記プロセッサユニットに備えられてデータ又は命令を格納するローカルメモリと、
　前記複数のプロセッサユニットからアクセス可能な共有メモリと、
　前記各プロセッサユニットに配置されて各プロセッサユニットを制御するためのレジスタと、
を備え、
　メインメモリとローカルメモリとを含むアドレス空間を有する
ことを特徴とするマルチプロセッサシステム。」
　
の点で一致し、次の点で相違する。
　
相違点１：「プロセッサユニットに可変のクロックの周波数を供給する機能部」について、本願補正発明では、「複数のクロック周波数の内の一つを動作クロックとして供給する」のに対して、引用例１記載の発明においては、可変のクロックの周波数を供給するものの、特に「複数のクロック周波数の内の一つを動作クロックとして供給する」構成であるとはされていない点。
　
相違点２：「プロセッサユニットに可変の電源電圧を供給する機能部」について、本願補正発明では、「複数の電圧の内の一つを動作電圧として供給する」のに対して、引用例１記載の発明においては、可変の電源電圧を供給するものの、特に「複数の電圧の内の一つを動作電圧として供給する」構成であるとはされていない点。
　
相違点３：「制御レジスタ」について、本願補正発明では、「前記プロセッサユニットへ供給する動作クロックと動作電圧の組み合わせを設定する第１のビットフィールドと、前記ローカルメモリへ供給する動作クロックと動作電圧の組み合わせを設定する第２のビットフィールドと、を有し」、「各プロセッサユニットに配置されて各プロセッサユニット及び前記ローカルメモリへ供給する動作クロックと動作電圧をそれぞれ独立して設定する」のに対して、引用例１記載の発明では、特にこのような構成であるとはされていない点。
　
相違点４：「制御レジスタ」への書き込みについて、本願補正発明では、「前記共有メモリと前記ローカルメモリを含むアドレス空間は、予め設定された領域に書き込まれたデータを前記各プロセッサユニットのメモリ空間へ転送するブロードキャスト領域を有」し、「前記プロセッサユニットのうちのいずれか一つが、各プロセッサユニットに供給する動作クロックと動作電圧を前記ブロードキャスト領域へ書き込んだときには、当該ブロードキャスト領域に書き込まれた動作クロックと動作電圧を各プロセッサユニットのシステム制御レジスタに転送し」、「プロセッサユニットは当該アドレスを参照して値を設定することで」「前記機能部位の動作クロックと動作電圧を設定する」のに対して、引用例１記載の発明では、特にこのような構成であるとはされていない点。
　
　
（４）判断
（相違点１ないし３について）
　引用例２記載の発明においては、ＣＰＵ（「プロセッサユニット」）の「モードレジスタ」（「制御レジスタ」）に「周波数設定フィールド」及び「電圧設定フィールド」を設け、複数の周波数及び複数の電圧から、各々一つを独立して設定するようになっている。引用例２記載の発明ではさらに、回路モジュール中のＣＰＵ制御及びメモリ制御に対して、周波数及び電圧を供給するよう構成されている。このことから、引用例１記載の発明において、「プロセッサユニット」と「ローカルメモリ」各々に対して、「モードレジスタ」（「制御レジスタ」）に「周波数設定フィールド」及び「電圧設定フィールド」を設け、複数の周波数及び複数の電圧から、各々一つを独立して設定するよう構成することは当業者が容易に想到し得るものである。したがって、相違点１ないし３は格別のものではない。
　
（相違点４について）
　引用例３記載の発明においては、システムメモリマップ（「アドレス空間」）に配置されたブロードキャスト空間（「ブロードキャスト領域」）への書き込みによって、複数の装置の制御レジスタへ一斉に書き込みが行われ、その内容に従った動作が開始されるようになっており、引用例１記載の発明において、アドレス空間にブロードキャスト領域を有し、前記ブロードキャスト領域への書き込みによって、複数の装置の制御レジスタへ一斉に書き込みが行われ、その内容に従った動作が開始されるよう構成すること、すなわち、相違点４に係る構成とすることは、当業者が容易に想到し得るものである。したがって、相違点４は格別のものではない。
　
　
（本願補正発明の作用効果について）
　そして、本願補正発明の構成によってもたらされる効果も、引用例１ないし３記載の発明から当業者が容易に予測できるものであって、格別のものとはいえない。
　
　したがって、本願補正発明は、引用例１ないし３記載の発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
　
（５）むすび
　したがって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
　
３．補正却下の決定を踏まえた検討
（１）本願発明
　平成２３年１月５日付けの手続補正は、上記のとおり却下されたので、本願の請求項１ないし１０に係る発明は、平成２１年１２月２４日付け手続補正書の特許請求の範囲の請求項１ないし１０に記載された事項により特定されるものであるところ、その請求項１に係る発明は、平成２１年１２月２４日付け手続補正書によって補正された明細書、特許請求の範囲及び図面の記載からみて、その請求項１に記載された事項により特定される、次のとおりのものと認める。（以下、「本願発明」という。）
　
「単一または複数種類のプロセッサユニットを複数個有するマルチプロセッサシステムであって、
　前記プロセッサシステムは、
　前記プロセッサユニットに複数のクロック周波数の内の一つを動作クロックとして供給するクロック供給部と、
　前記プロセッサユニットに複数の電圧の内の一つを動作電圧として供給する電力供給部と、
　前記プロセッサユニットに配置されてデータまたは命令を格納するローカルメモリと、
　前記複数のプロセッサユニットからアクセス可能な共有メモリと、
　前記各プロセッサユニットに配置されて各プロセッサユニット及び前記ローカルメモリへ供給する動作クロックと動作電圧をそれぞれ独立して設定するシステム制御レジスタと、
を備え、
　前記共有メモリと前記ローカルメモリを含むアドレス空間は、予め設定された領域に書き込まれたデータを前記各プロセッサユニットのメモリ空間へ転送するブロードキャスト領域を有し、
　前記プロセッサユニットのうちのいずれか一つが、各プロセッサユニットに供給する動作クロックと動作電圧を前記ブロードキャスト領域へ書き込んだときには、当該ブロードキャスト領域に書き込まれた動作クロックと動作電圧を各プロセッサユニットのシステム制御レジスタに転送し、前記プロセッサユニットと前記ローカルメモリの動作クロックと動作電圧を独立して制御することを特徴とするマルチプロセッサシステム。」
　
　
（２）引用例
　これに対して、原査定の拒絶の理由に引用された引用例とその記載事項は、上記２．（２）に示したとおりである。
　
（３）本願発明は、上記２．で検討した本願補正発明における
「システム制御レジスタ」における、
「前記プロセッサユニットへ供給する動作クロックと動作電圧の組み合わせを設定する第１のビットフィールドと、前記ローカルメモリへ供給する動作クロックと動作電圧の組み合わせを設定する第２のビットフィールドと、を有し、
　前記プロセッサユニットのうちのいずれか一つが、各プロセッサユニットに供給する動作クロックと動作電圧を前記ブロードキャスト領域へ書き込んだときには、当該ブロードキャスト領域に書き込まれた動作クロックと動作電圧を各プロセッサユニットのシステム制御レジスタに転送し、前記プロセッサユニットに供給する動作クロックと動作電圧を前記第１のビットフィールドに設定された値に応じて決定し、前記ローカルメモリに供給する動作クロックと動作電圧を前記第２のビットフィールドに設定された値に応じて決定し、
　前記第１のビットフィールド及び第２のビットフィールドは、個別のアドレスを有し、
　前記プロセッサユニットは当該アドレスを参照して値を設定することで、前記第１のビットフィールドまたは第２のビットフィールドに対応した前記機能部位の動作クロックと動作電圧を設定する」という限定を省き、
「前記共有メモリと前記ローカルメモリを含むアドレス空間は、予め設定された領域に書き込まれたデータを前記各プロセッサユニットのメモリ空間へ転送するブロードキャスト領域を有し、
　前記プロセッサユニットのうちのいずれか一つが、各プロセッサユニットに供給する動作クロックと動作電圧を前記ブロードキャスト領域へ書き込んだときには、当該ブロードキャスト領域に書き込まれた動作クロックと動作電圧を各プロセッサユニットのシステム制御レジスタに転送し、前記プロセッサユニットと前記ローカルメモリの動作クロックと動作電圧を独立して制御する」としたものである。
　そうすると、本願発明の構成要素を全て含み、さらに特定の限定を施したものに相当する本願補正発明が、上記２．（４）に記載したとおり、引用例１ないし３記載の発明に基いて、当業者が容易に発明することができたものであることから、上記特定の限定を省いた本願発明は、同様に引用例１ないし３記載の発明に基いて、当業者が容易に発明することができたものである。
　
　
４）むすび
　以上のとおり、本願発明は、引用例１ないし３記載の発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。