【事件の表示】
　特願２０１０−　４０８８７「バイアス回路、ＬＮＡ、ＬＮＢ、通信用受信機、通信用送信機、およびセンサーシステム」拒絶査定不服審判事件〔平成２３年　９月　８日出願公開、特開２０１１−１７６７６０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
　第１　手続の経緯
　本願は、平成２２年２月２５日の出願であって、平成２３年１月５日付けの拒絶理由通知に対して、平成２３年３月３日付けで手続補正がなされたが、平成２３年７月７日付けで拒絶査定がなされ、これに対し、平成２３年１０月６日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされたものである。
　
第２　平成２３年１０月６日付けの手続補正についての補正却下の決定
[補正却下の決定の結論]
　平成２３年１０月６日付けの手続補正を却下する。
　
[理由]
１．補正後の本願発明
　平成２３年１０月６日付けの手続補正により補正された特許請求の範囲の請求項１は、以下のとおりであって、平成２３年３月３日付けの手続補正により補正された特許請求の範囲の請求項１５（請求項１を引用する請求項２をさらに引用する請求項１４をさらに引用）に「第１トランジスタの第１導通端子および第２トランジスタの第１導通端子に接続される電源電圧は、外部から伝送された電力から電源レギュレータにより生成されたもの」との限定を付したものである。
「【請求項１】
　アンテナによって受信した信号を増幅およびダウンコンバートして後段に伝送するＬＮＢであって、
　上記信号を増幅するＬＮＡを少なくとも１つ備え、
　上記ＬＮＡは、
　　ソース端子が接地された増幅用ＦＥＴと、バイアス回路とを備え、
　　上記増幅用ＦＥＴのゲート端子を入力端子とし、上記増幅用ＦＥＴのドレイン端子を出力端子としており、
　上記増幅用ＦＥＴは、ＨＥＭＴであり、
　上記バイアス回路は、
　　上記増幅用ＦＥＴのためのバイアス回路であって、
　　単一電源型の第１差動増幅器と、単一電源型の第２差動増幅器と、第１トランジスタと、第２トランジスタと、第１抵抗素子と、第２抵抗素子と、第３抵抗素子と、第４抵抗素子と、第５抵抗素子と、基準電圧源と、負電源電圧源とを備え、
　　上記第１トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、
　　上記第２トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、
　　上記第１差動増幅器は、第１入力端子が上記第５抵抗素子を介して上記第２トランジスタの第２導通端子に接続され、第２入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、出力端子が上記第１トランジスタの制御端子に接続され、
　　上記第２差動増幅器は、第１入力端子が上記第４抵抗素子および上記第５抵抗素子を介して上記第２トランジスタの第２導通端子に接続され、第２入力端子が上記基準電圧源に接続され、出力端子が上記第２トランジスタの制御端子に接続され、
　　上記第１トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記増幅用ＦＥＴのゲート端子に接続され、
　　上記第２トランジスタは、第１導通端子が上記電源電圧に接続され、第２導通端子が上記第５抵抗素子、上記第４抵抗素子および上記第３抵抗素子をこの順番に介して接地され、
　　上記第１抵抗素子は、一方の端子が上記増幅用ＦＥＴのドレイン端子に接続され、他方の端子が上記第２トランジスタの第２導通端子に接続され、
　　上記第２抵抗素子は、一方の端子が上記増幅用ＦＥＴのゲート端子に接続され、他方の端子が上記負電源電圧源に接続され、
　　上記第１トランジスタの第１導通端子および上記第２トランジスタの第１導通端子に接続される上記電源電圧は、外部から伝送された電力から電源レギュレータにより生成されたものであることを特徴とするＬＮＢ。」
　
　上記補正は、請求項１に記載した発明を特定するために必要な事項について限定を付加するものであって、特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（平成２３年法律第６３号改正附則第２条第１８項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第６項において準用する同法第１２６条第５項の規定に適合するか）否かについて以下に検討する。
　
２．引用文献
２−１　原査定の拒絶の理由に引用された特開２００６−８１００９号公報（以下、「引用文献１」という。）には、次の事項が記載されている。なお、下線は当審が付した。
　
（１）「【０００２】
　
従来から、ＲＦ（高周波）信号の増幅等を行うために、ＦＥＴ（電界効果型トランジスタ）、ＨＥＭＴ（High Electron Mobility Transistor）等のトランジスタ、或いはこれらのトランジスタを集積したＭＭＩＣ（Microwave Monolithic ＩＣ−マイクロ波モノリシック集積回路）が用いられており、これらＦＥＴ、ＨＥＭＴ及びＭＭＩＣ等の回路の動作点を設定・調整するバイアス回路として、固定バイアス回路、セルフバイアス回路及びオートバイアス回路がある。例えば、電流の低い低雑音増幅器では、主にセルフバイアス回路又はオートバイアス回路が用いられ、
【０００３】
　図５には、ＦＥＴ（又はＨＥＭＴ）に対して固定バイアス回路を適用した高周波半導体回路の構成が示されており、図示されるように、ＲＦ信号の入力端子ＲＦinと出力端子ＲＦoutの間に、例えば増幅用のＦＥＴ４１、ＤＣカット用コンデンサ４３，４４、マッチング回路４５，４６が配置される。そして、上記ＦＥＴ４１のゲートにゲート電圧を可変
調整するための可変電圧源４７が接続される。このような固定バイアス回路によれば、上記可変電圧源４７によって、デバイス設計時に設定された推奨動作電流値となるように、室温でＦＥＴ４１のゲート電圧が調整される。
【０００４】
　図６には、ＦＥＴ（又はＨＥＭＴ）に対してセルフバイアス回路を適用した高周波半導体回路の構成が示されており、図示されるように、上記ＦＥＴ４１のゲートを直流的に接地すると共にソース・接地間に抵抗５１及びコンデンサ５２が挿入される。このようなセルフバイアス回路によれば、ソース・接地間の抵抗５１に流れる電流によって相対的にゲート電位をソース電位より低くすることで、ＦＥＴ４１のドレイン電流を調整することができる。
【０００５】
　
図７には、ＦＥＴ（又はＨＥＭＴ）に対してオートバイアス回路を適用した高周波半導体回路の構成が示されており、図示されるように、ＦＥＴ４１のドレイン電流を検知するための抵抗５４、基準電圧を供給するための分圧抵抗５５，５６、ドレイン電流を基準電圧と比較するコンパレータ５７が設けられる。このオートバイアス回路によれば、ＦＥＴ４１のドレイン電流が検知され、このドレイン電流の変化に応じた電圧をコンパレータ５７からフィードバックしてゲート電圧を調整することにより、ドレイン電流が推奨動作電流値となるように制御される。
　
（２）図７には、ゲート端子を入力端子とし、ドレイン端子を出力端子とし、ソース端子を接地したＦＥＴからなる増幅器が記載されていて、上記（１）には、該ＦＥＴとしてＨＥＭＴも用いられることが記載されている。
　引用文献１の発明の詳細な説明には、コンパレータ５７の入力端子についての記述がないが、便宜上、図７において、電源（＋Ｖ）と接地端との間に接続された抵抗５５と抵抗５６との接続点に接続された入力端子を第１入力端子と呼び、抵抗５４及びＦＥＴのドレインに接続された入力端子を第２入力端子と呼ぶこととする。
　
（３）上記（１）〜（２）の記載を総合すれば、引用文献１には、以下の発明（以下、「引用発明」という。）が記載されている。
「高周波信号を増幅する低雑音増幅器と、該低雑音増幅器の動作点を設定するバイアス回路であって、
　前記低雑音増幅器は、ゲート端子を入力端子とし、ドレイン端子を出力端子とし、ソース端子を接地したＨＥＭＴを備えた増幅器であり、
　前記バイアス回路は、コンパレータと、電源と接地端との間に接続され基準電圧を供給するための抵抗５５と抵抗５６との直列回路による分圧回路とを備え、前記直列回路における前記抵抗５５と抵抗５６との接続点が前記コンパレータの第１入力端子に接続され、
　さらに前記バイアス回路は、前記電源と前記ＨＥＭＴのドレインとの間に接続され前記ＨＥＭＴのドレイン電流を検知するための抵抗５４を備え、前記ＨＥＭＴのドレインが前記コンパレータの第２入力端子に接続され、
　前記ＨＥＭＴのドレイン電流の変化に応じた電圧をコンパレータからフィードバックしてゲート電圧を調整することにより、ドレイン電流が推奨動作電流値となるように制御されるものである低雑音増幅器とバイアス回路。」
　
２−２　原査定の拒絶の理由に引用された実願平２−２７０５８号（実開平３−１１７９３０号）のマイクロフィルム（以下、原査定の文献番号に揃えて「引用文献４」という。）には、次の事項が記載されている。
　
（４）「また、差動増幅器１５として、カレントミラー構成のトランジスタＱ３、Ｑ４と、差動増幅を行うトランジスタＱ５、Ｑ６を設けており、一方のトランジスタＱ５には抵抗Ｒ１の存在によりゲート電圧を与えている。すなわち、上述のようにトランジスタＱ２には電流Ｉｄ／ｎが流れているので、図示のＡ点には（Ｉｄ／ｎ）・Ｒ１の電圧が発生することになり、この電圧が差動増幅を行う一方のトランジスタＱ５のゲート電圧となる。
　そして、他方のトランジスタＱ６には基準電圧源１６によって基準電圧ＶｒｅｆがトランジスタＱ６のゲート電圧として与えられている。この差動増幅器１５においては、両方のトランジスタＱ５、Ｑ６のゲート電圧を入力信号としてその差を増幅して出力することができ、従ってこの場合は基準電圧とドレイン電流で決定された電圧の差が図示のＢ点から得られている。すなわち、（Ｉｄ／ｎ）・Ｒ１＞ＶｒｅｆのときはＢ点の電圧がその差分だけ下がり、（Ｉｄ／ｎ）・Ｒ１＜Ｖｒｅｆのときはその差分だけ上がることになり、結果的にドレイン電流の変化を出力することができる。
　更に、ゲート電圧設定部１７として、上記Ｂ点の電圧をゲート電圧として入力するトランジスタＱ７、ｎ個のダイオードＤ１〜Ｄｎ、抵抗Ｒ２が設けられており、ダイオードＤｎと抵抗Ｒ２との接続点Ｃからは分圧された所定の電圧を取り出すことができ、この接続点ＣがＦＥＴ２のゲート側に結線されている。従って、Ｂ点の電圧が下がると上記接続点Ｃの電圧は下がり、Ｂ点の電圧が上がると接続点Ｃの電圧は上がることになる。」（第８頁第１３行〜第１０頁第３行）
　
（５）第２図及び第３図には、差動増幅器１５が単一電源型であることが記載されている。なお、第２図において、トランジスタＱ３のコレクタとトランジスタＱ５のコレクタとの接続点は、「３」と記されているが、第３図及び上記（４）の記載と対比すると、「Ｂ」の誤記と認められる。
　また、差動増幅器１５の出力端であるＢ点は、ゲート電圧設定部１７のトランジスタＱ７のベースに接続され、トランジスタＱ７のエミッタには、ｎ個のダイオードＤ１〜Ｄｎと抵抗Ｒ２との直列回路が接続され、該抵抗Ｒ２の他端は負電源に接続されていることが記載されている。
　ｎ個のダイオードＤ１〜Ｄｎと抵抗Ｒ２と接続点ＣはＦＥＴ２のゲートに接続されている。該ゲートの電圧が負の領域で動作しているか否かの明示的な記載はないが、正の領域で動作させるのであれば、前記抵抗Ｒ２の他端を負電源に接続する必要はないことから、前記ゲートの電圧は負の領域で動作しているものと解される。
　
（６）上記（４）〜（５）を総合すると、引用文献４には、単一電源型の差動増幅器の出力でＦＥＴのゲート電圧を制御するものにおいて、ゲートに負の制御電圧を供給するために、負電源に接続された抵抗とトランジスタとを組み合わせて前記差動増幅器の出力を負電圧の領域にすることが記載されている。
　
２−３　原査定の拒絶の理由に引用された特開２００３−８８１０３号公報（以下、原査定の文献番号に揃えて「引用文献５」という。）には、次の事項が記載されている。なお、下線は当審が付した。
　
（７）「【００２２】
液晶駆動電圧発生回路４は昇圧されたＨＶ
CC
電圧を電源とし基準電圧３をＲ１〜Ｒ３にて増幅して液晶ドライバの負荷ＲＬを駆動させる液晶駆動電圧Ｖ
O
 と最適昇圧段数検出回路８に供給する１／２Ｖ
O
 電圧を発生する。ここで基準電圧３をＶＲＥＦとすると、液晶駆動電圧Ｖ
O
 はＶ
O 
＝ＶＲＥＦ×（Ｒ１＋Ｒ２＋Ｒ３）／Ｒ１
で決定される。
１／２ＶO ＝ＶＲＥＦ×（Ｒ１＋Ｒ２）／Ｒ１
で決定され、Ｒ２＝Ｒ３−Ｒ１に設定すると
ＶO ＝ＶＲＥＦ×（Ｒ１＋Ｒ２＋Ｒ３）／Ｒ１＝ＶＲＥＦ×２×Ｒ３／Ｒ１
１／２ＶO ＝ＶＲＥＦ×（Ｒ１＋Ｒ２）／Ｒ１＝ＶＲＥＦ×Ｒ３／Ｒ１
となり、１／２ＶO 電圧は液晶駆動電圧ＶO の１／２の値になる。
【００２３】次に本発明の最適昇圧段数設定回路８について図４をもとに説明する。
最適昇圧段数設定回路８において、チャージポンプ方式昇圧回路１への入力電圧であるＶ
CC
を抵抗分割により１／２Ｖ
CC
相当の電圧を作成し、この電圧を基準とし３／２Ｖ
CC
、４／２Ｖ
CC
、５／２Ｖ
CC
、６／２Ｖ
CC
、７／２Ｖ
CC
相当の電圧を作成する。
【００２４】ここでＲ６＝Ｒ５、Ｒ８＝２×Ｒ７、Ｒ９＝Ｒ１０＝Ｒ１１＝Ｒ１２＝Ｒ７、に設定すると、
１／２ＶCC＝ＶCC×Ｒ５／（Ｒ５＋Ｒ６）＝ＶCC×１／２
３／２ＶCC＝１／２×ＶCC×（Ｒ７＋Ｒ８）／Ｒ７＝ＶCC×３／２
４／２ＶCC＝１／２×ＶCC×（Ｒ７＋Ｒ８＋Ｒ９）／Ｒ７＝ＶCC×４／２
５／２ＶCC＝１／２×ＶCC×（Ｒ７＋Ｒ８＋Ｒ９＋Ｒ１０）／Ｒ７＝ＶCC×５／２
６／２ＶCC＝１／２×ＶCC×（Ｒ７＋Ｒ８＋Ｒ９＋Ｒ１０＋Ｒ１１）／Ｒ７＝ＶCC×６／２
７／２ＶCC＝１／２×ＶCC×（Ｒ７＋Ｒ８＋Ｒ９＋Ｒ１０＋Ｒ１１＋Ｒ１２）／Ｒ７＝ＶCC×７／２
となり、
これらの各電圧と駆動電圧発生回路４にて作成した液晶駆動電圧の１／２相当の電圧１／２Ｖ
O
 とを比較した結果をＢ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５とすると、
１／２ＶO ＜３／２ＶCC時＝ＶO ＜３ＶCC時：Ｂ１＝Ｈ、Ｂ２＝Ｈ、Ｂ３＝Ｈ、Ｂ４＝Ｈ、Ｂ５＝Ｈ
３／２ＶCC≦１／２ＶO ＜４／２ＶCC時＝３ＶCC≦ＶO ＜４ＶCC時：Ｂ１＝Ｌ、Ｂ２＝Ｈ、Ｂ３＝Ｈ、Ｂ４＝Ｈ、Ｂ５＝Ｈ
４／２ＶCC≦１／２ＶO ＜５／２ＶCC時＝４ＶCC≦ＶO ＜５ＶCC時：Ｂ１＝Ｌ、Ｂ２＝Ｌ、Ｂ３＝Ｈ、Ｂ４＝Ｈ、Ｂ５＝Ｈ
５／２ＶCC≦１／２ＶO ＜６／２ＶCC時＝５ＶCC≦ＶO ＜６ＶCC時：Ｂ１＝Ｌ、Ｂ２＝Ｌ、Ｂ３＝Ｌ、Ｂ４＝Ｈ、Ｂ５＝Ｈ
６／２ＶCC≦１／２ＶO ＜７／２ＶCC時＝６ＶCC≦ＶO ＜７ＶCC時：Ｂ１＝Ｌ、Ｂ２＝Ｌ、Ｂ３＝Ｌ、Ｂ４＝Ｌ、Ｂ５＝Ｈ
７／２ＶCC≦１／２ＶO 時＝７ＶCC≦ＶO 時：Ｂ１＝Ｌ、Ｂ２＝Ｌ、Ｂ３＝Ｌ、Ｂ４＝Ｌ、Ｂ５＝Ｌ
となる。
【００２５】ここで、１／２ＶO 電圧と３／２ＶCC、４／２ＶCC、５／２ＶCC、６／２ＶCC、７／２ＶCC電圧を比較する各コンパレータにヒステリシスを設けＶCC電圧や駆動電圧ＶO が多少変動しても昇圧段数が変動しないようにすることも有効である。このＢ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５の出力結果に応じて昇圧パターンＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６及び最大昇圧段数から最適昇圧段数までの昇圧モードＤ１、Ｄ２、Ｄ３、Ｄ４を図５のように設定する。つまり、ＶCC＝３ｖ、駆動電圧ＶO ＝１２ｖの時を想定すると、ＶO ＝４ＶCCであるので図５の表より昇圧パターンＰ３が選択され、最適昇圧段数Ｄ４は５倍＝５×３ｖ＝１５ｖとなり最適昇圧段数が５倍であると検出されたことになる。
【００２６】同様にＶCC＝２ｖ、３ｖ、４ｖ、５ｖ、ＶO ＝１０ｖ、１２ｖ、１５ｖと可変した時の昇圧パターンを図６に示す。図６中の括弧内に示した電圧はＶCC電圧を昇圧した時の電圧値である。図６におけるＤ４を見ると各入力電圧時の最適昇圧段数が設定されていることがわかる。その結果、
チャージポンプ方式昇圧回路１に入力されるＶ
CC
電圧が変動しても最適な昇圧段数が設定されることになり、
　
（８）上記（７）及び図１の記載によれば、液晶駆動電圧発生回路４は、その回路記号からみて差動増幅器である誤差ＡＭＰと駆動用ＰｃｈトランジスタＱ１と抵抗Ｒ１〜Ｒ３と基準電圧３とで構成され、段落【００２２】の記載及びその回路動作からみて、液晶駆動電圧Ｖ０がＶＲＥＦ×（Ｒ１＋Ｒ２＋Ｒ３）／Ｒ１となるようにフィードバック制御されて一定の電圧が出力されるようになされているものと解される。
　ここで、液晶駆動電圧Ｖ０は、液晶駆動電圧発生回路４の負荷としての液晶ドライバＲＬに電源供給されるとともに、抵抗Ｒ１〜Ｒ３による分圧回路を介して、誤差ＡＭＰにもフィードバックされている。
　
　また、最適昇圧段数検出回路８は、液晶駆動電圧発生回路４の出力電圧を抵抗Ｒ１〜Ｒ３による分圧回路で分圧した電圧である１／２Ｖ０を基準電圧としてチャージポンプ方式昇圧回路１の入力電圧ＶＣＣと比較することにより昇圧段数を設定している。
　
（９）上記（７）〜（８）を総合すると、引用文献５には、差動増幅器とトランジスタと抵抗Ｒ１〜Ｒ３からなる分圧抵抗と基準電圧源とを有する電圧安定化回路が、負荷である液晶ドライバＲＬに電源供給すること、及び、電圧安定化回路が出力する電圧を分圧して他の回路の基準電圧とすることが記載されている。
　
２−４　ＬＮＡを備え、アンテナによって受信した信号を増幅及びダウンコンバートして後段に伝送するＬＮＢや、外部から伝送された電力から電源レギュレータにより電源電圧を生成し、生成した電源電圧の電圧をされに安定化することは周知である。
　ここで例示する特開２００４−３１２６６８号公報（以下、「引用文献１０」という。）には、次の事項が記載されている。
　
（１０）「【０００１】
  この発明は、衛星放送受信機の低雑音コンバータ（ＬＮＢ：Low Noise Block Down Converter）に関する。」
　
（１１）「【０００８】
　図２０は、図１９における低雑音コンバータのブロック図である。
【０００９】
　図２０を参照して、１２ＧＨｚ帯の到来信号は、フィードホーン２内部のアンテナプローブ３で受信され、その後ＬＮＡ（Low Noise Amplifier）５で低雑音増幅された後、所望の周波数帯域を通過させイメージ周波数帯域の信号を除去する役目を持つバンドパスフィルタ（Band Pass Filter）９１０を通過する。その後、バンドパスフィルタ９１０を通過した信号は、混合回路（mixer）１１によって局部発振回路９１３からの１０．６ＧＨｚの局部発振信号と混合され、１ＧＨｚ帯（１１００ＭＨｚ〜２１５０ＭＨｚ）の中間周波数信号つまりＩＦ（Intermediate Frequency）信号に周波数変換される。混合回路１１の出力は、中間周波数増幅器１５において適切な雑音特性と利得特性を持つように増幅され、キャパシタ１７を介して出力端子３４から出力される。
【００１０】
　一方、出力端子３４には、屋内に配置されチューナから、たとえば１０Ｖを超える直流電圧が同軸ケーブルを介して与えられている。この直流電圧はチョークコイル３２を介して電源回路９３６に与えられる。電源回路９３６は端子３４から与えられた直流電圧を降圧させてＬＮＡ５、局部発振回路９１３および中間周波数増幅器１５に所定の安定化された電圧に降圧されて供給される。
【００１１】
　図２１は、図２０に示した低雑音コンバータ９００のより詳細な構成を示した回路図である。
【００１２】
　図２１を参照して、電源回路９３６は、チョークコイル３２を介して与えられる直流電圧ＶＳ１を安定した直流電圧ＶＯ１に変換する電圧調整器３８と、直流電圧ＶＯ１を受けてさらにそれより低い各回路の動作点となる直流電圧ＶＯ２〜ＶＯ８を出力するマルチ出力電圧調整器９４０とを含む。」
　
（１２）「【００４２】
　図２は、図１に示した低雑音コンバータ１の構成をより具体的に示した回路図である。
【００４３】
　図２を参照して、ＬＮＡ５は、初段のアンプおよび２段目のアンプにそれぞれ対応するトランジスタ４および８と、トランジスタ４のドレインとトランジスタ８のゲートとの間に接続されるキャパシタ６とを含む。
・・・（中略）・・・
【００５３】
　マルチ出力電圧調整器４２は、電流ＩＳ２および電圧ＶＳ２を受けて安定化を行ない、ＬＮＡ５に対して直流電圧ＶＯ５〜ＶＯ８を出力する。」
　
（１３）段落【００１２】及び図２１には、出力端子３４から与えられる直流電圧ＶＳ１を安定した直流電圧ＶＯ１に変換する電圧調整器３８と、直流電圧Ｖ０１を受けてさらにそれより低い直流電圧Ｖ０２〜ＶＯ８を出力するマルチ出力電圧調整器９４０とが記載されている。
　また、段落【００５３】及び図２には、マルチ出力電圧調整器４２は、安定化を行い、直流電圧ＶＯ５〜ＶＯ８を出力することが記載されている。
　図２１の電圧調整器３８は、安定化した直流電圧ＶＯ１を出力するが、同図のマルチ出力電圧調整器９４０が安定化した直流電圧を出力するか否かは必ずしも明確ではないが、図２１に示される電源と同様の電源供給をする図２においては、図２１のマルチ出力電圧調整器９４０に対応するマルチ出力電圧調整器４２は安定化した直流電圧を出力することが記載されている。
　そうすると、同様の直流電圧を出力する図２１のマルチ出力電圧調整器９４０が安定化した直流電圧を出力しないと解する理由もないから、図２１のマルチ出力電圧調整器９４０は安定化した直流電圧を出力していると解される。
　
（１４）上記（１０）に、「衛星放送受信機の低雑音コンバータ（ＬＮＢ：Low Noise Block Down Converter）」と記載されているとおり、引用文献１０の「低雑音コンバータ９００」は、本願補正発明の「ＬＮＢ」に相当する。
　
（１５）上記（１０）〜（１４）を総合すると、引用文献１０には、ＬＮＡを備え、アンテナによって受信した信号を増幅及びダウンコンバートして後段に伝送するＬＮＢにおいて、外部から伝送された電力から電圧の安定化を行う電源レギュレータの出力をさらに安定化する電圧安定化回路を２段重ねて電力供給することが記載されている。
　
３．　対比・判断
（１）本願補正発明と引用発明との対比
　一般に、「コンパレータ」は差動増幅器で構成され、入力に対して出力がリニアな領域を持っていて、増幅器としても機能することが知られており、この点、引用発明の「コンパレータ」の動作も、「ＨＥＭＴのドレイン電流の変化に応じた電圧をコンパレータからフィードバックしてゲート電圧を調整することにより、ドレイン電流が推奨動作電流値となるように制御されるもの」であるから、引用発明の「コンパレータ」は、該「コンパレータ」の出力によって「ドレイン電流が推奨動作電流値となるように制御」できるような、増幅器として機能するリニアな特性を備えているといえる。
　以上の点から、引用発明の「コンパレータ」は、本願補正発明の「差動増幅器」に相当する。
　
　引用発明の「低雑音増幅器」は、「ゲート端子を入力端子とし、ドレイン端子を出力端子とし、ソース端子を接地したＨＥＭＴを備えた増幅器」である。
　それゆえ、本願補正発明と引用発明とは、「信号を増幅するＬＮＡを備え、上記ＬＮＡは、ソース端子が接地された増幅用ＦＥＴと、バイアス回路とを備え、上記増幅用ＦＥＴのゲート端子を入力端子とし、上記増幅用ＦＥＴのドレイン端子を出力端子としており、上記増幅用ＦＥＴは、ＨＥＭＴ」である点で一致する。
　
　本願補正発明のバイアス回路は、その動作上、第１差動増幅器、第１抵抗素子、第５抵抗素子、第４抵抗素子、第３抵抗素子、第１トランジスタ及び第２抵抗素子からなる増幅用ＦＥＴの動作点設定のためのフィードバック回路と、第１差動増幅器の第１入力端子への基準電圧供給と増幅用ＦＥＴへの電源供給とを行うための電圧安定化回路としての、基準電圧源、第２差動増幅器、第２トランジスタ、第５抵抗素子、第４抵抗素子及び第３抵抗素子からなる電圧安定化回路とから構成されているととらえることができる。
　このように、本願補正発明において、第２トランジスタの第２導通端子は、増幅用ＦＥＴ及びバイアス回路の動作上、増幅用ＦＥＴに対する電源供給と、バイアス回路に対する基準電圧供給とを担っている。
　ここでは、第２トランジスタの第２導通端子、第１抵抗素子、第５抵抗素子が１点に接続される点を便宜上、「電源点」と呼ぶこととする。
　そうすると、引用発明の「電源」は、ＨＥＭＴに対する電源供給と、バイアス回路に対する基準電圧供給とを担うものであるから、引用発明の「電源」は、本願補正発明の「電源点」に対応する。
　
　引用発明の「抵抗５４」は、「電源」と「ＨＥＭＴのドレイン」との間に接続されている抵抗であるから、本願補正発明の「第１抵抗素子」に相当する。
　
　本願補正発明は、第２トランジスタの第２導通端子が、第５抵抗素子、第４抵抗素子及び第３抵抗素子をこの順番に介して接地されるものであって、第１差動増幅器の第１入力端子は、第５抵抗素子を介して第２トランジスタの第２導通端子に接続されるものであるから、第１差動増幅器の第１入力端子には、第５抵抗素子と、第４抵抗素子＋第３抵抗素子とで分圧された「電源点」の電圧が、基準電圧として印加されるものである。
　一方、引用発明の「抵抗５５」と「抵抗５６」とによる分圧回路は、バイアス回路に対する基準電圧を供給するものである。
　これらを対比すれば、引用発明の「抵抗５５」は本願補正発明の「第５抵抗素子」に相当し、引用発明の「抵抗５６」は本願補正発明の「第４抵抗素子」及び「第３抵抗素子」に対応する。
　それゆえ、本願補正発明と引用発明とは、「バイアス回路は、増幅用ＦＥＴのためのバイアス回路であって、第１差動増幅器と、第１抵抗素子と、第５抵抗素子とを備え、第１差動増幅器は、第１入力端子が上記第５抵抗素子を介して電源点に接続され、第２入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、上記第１抵抗素子は、一方の端子が上記増幅用ＦＥＴのドレイン端子に接続され」ている点で共通する。
　
　ここで、審判請求書で主張している、本願補正発明が奏する効果である、（ア）増幅用ＦＥＴのドレイン電圧及びドレイン電流の温度係数の低下（本願明細書の段落【０１５２】〜【０１５３】）、（イ）増幅用ＦＥＴのドレイン電圧及びドレイン電流の、電源電圧に対する変動の係数の低下（本願明細書の段落【０１５５】〜【０１５６】）、（ウ）増幅用ＦＥＴのドレイン電圧及びゲート電圧の、電源電圧に対する雑音の減衰（本願明細書の段落【０１１０】〜【０１１９】）、（エ）増幅用ＦＥＴのドレイン電圧及びゲート電圧の、負電源電圧に対する雑音の減衰（本願明細書の段落【０１２０】〜【０１３０】）は、本願発明の背景技術である本願の図２１に示されるバイポーラトランジスタＢＩＰ５０１に代え、第１差動増幅器（図６ではＡＭＰ２）を採用したことによる効果である。
　すなわち、例えば段落【０１１５】の式２５、式２６におけるＡＭＰ２のＤＣゲインであるＡ２がきわめて大きいことによって、ＰＳＲＲが大きくなる（段落【０１１８】には、「−８０ｄＢ」、「−９０ｄＢ」と具体的数値が記載されている。）等に起因するものである。
　それゆえ、差動増幅器をバイアス回路の制御ループの中に含み、該差動増幅器を用いてＨＥＭＴのゲートバイアスを制御する引用発明も、上記（ア）〜（エ）の効果を奏するものといえる。
　
　したがって、本願補正発明と引用発明とは、以下の点で一致し、相違する。
［一致点］
「信号を増幅するＬＮＡを備え、
　上記ＬＮＡは、
　　ソース端子が接地された増幅用ＦＥＴと、バイアス回路とを備え、
　　上記増幅用ＦＥＴのゲート端子を入力端子とし、上記増幅用ＦＥＴのドレイン端子を出力端子としており、
　上記増幅用ＦＥＴは、ＨＥＭＴであり、
　上記バイアス回路は、
　　上記増幅用ＦＥＴのためのバイアス回路であって、
　　第１差動増幅器と、第１抵抗素子と、第５抵抗素子とを備え、
　　上記第１差動増幅器は、第１入力端子が上記第５抵抗素子を介して電源点に接続され、第２入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、
　　上記第１抵抗素子は、一方の端子が上記増幅用ＦＥＴのドレイン端子に接続されたＬＮＡ及びバイアス回路。」
　
［相違点１］
　本願補正発明は、ＬＮＡを少なくとも１つ備え、アンテナによって受信した信号を増幅およびダウンコンバートして後段に伝送するＬＮＢであるに対して、
　引用発明は、高周波信号を増幅するＬＮＡを備えているものの、アンテナによって受信した信号を増幅およびダウンコンバートして後段に伝送するＬＮＢであるか否かは不明である点。
　
［相違点２］
　本願補正発明は、第１差動増幅器が単一電源型の増幅器であって、該第１差動増幅器の出力端子が第１トランジスタの制御端子に接続され、該第１トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が増幅用ＦＥＴのゲート端子に接続され、第２抵抗素子の一方の端子が増幅用ＦＥＴのゲート端子に接続され、他方の端子が負電源電圧源に接続されるのに対して、
　引用発明は、第１差動増幅器が単一電源型ではなく、また、該第１差動増幅器の出力は直接に増幅用ＦＥＴのゲート端子に接続されており、第１トランジスタ、第２抵抗、負電源電圧源を備えていない点。
　
［相違点３］
　本願補正発明は、第２差動増幅器、第２トランジスタ、第５抵抗素子、第４抵抗素子、第３抵抗素子、基準電圧源による電圧レギュレート回路を備えているのに対して、
　引用発明は、そのような電圧レギュレート回路を備えていない点。
　
［相違点４］
　本願補正発明は、電源電圧が、外部から伝送された電力から電源レギュレータにより生成されたものであるのに対して、
　引用発明は、電源電圧が、そのような電源レギュレータにより生成されたものではない点。
　
（２）相違点に対する判断
［相違点１について］
　ＬＮＡを備え、アンテナによって受信した信号を増幅及びダウンコンバートして後段に伝送するＬＮＢは、例えば引用文献１０に見られるように周知であるから、引用発明のＬＮＡ及びバイアス回路を用いて、アンテナによって受信した信号を増幅及びダウンコンバートして後段に伝送するＬＮＢを構成することに何ら困難な点はない。
　
［相違点２について］
　差動増幅器として正負２電源で動作するものを用いるか、正の単一電源で動作するものを用いるかは、利用できる電源形態や、利用できる差動増幅器の形式に応じて、当業者が適宜決め得る事項である。
　差動増幅器による制御対象のＦＥＴがデプレッション型であるためにゲート電圧を負にする必要があるときであって、その差動増幅器が単一電源型であるときに、単一電源型であるがゆえの正の出力電圧を負電圧の領域まで持って行くために、トランジスタと負電源電圧源に接続された抵抗素子とを用いることは、例えば引用文献４に見られるように周知のことである。
　それゆえ、引用発明において、第１差動増幅器を単一電源型の増幅器とし、該第１トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が増幅用ＦＥＴのゲート端子に接続され、第２抵抗素子の一方の端子が増幅用ＦＥＴのゲート端子に接続され、他方の端子が負電源電圧源に接続するようにすることに、何ら困難な点はない。
　
［相違点３について］
　本願補正発明における増幅用ＦＥＴは、基準電圧源、第２差動増幅器、第２トランジスタ、第５抵抗素子、第４抵抗素子及び第３抵抗素子からなる電圧安定化回路の負荷ととらえることができる。
　一方、負荷に対して電源供給するものにおいて、差動増幅器とトランジスタと複数の抵抗からなる分圧抵抗と基準電圧源とを有する電圧安定化回路を介して負荷に電源供給すること、及び、電圧安定化回路が出力する電圧を分圧して他の回路の基準電圧とすることが引用文献５に記載されているから、引用発明のＬＮＡ及びバイアス回路のための電源として、引用文献５に記載されたものを用いることにより相違点３に係る構成を設けることは、当業者が容易になし得たことである。
　
［相違点４について］
　引用文献１０に示されるように、外部から伝送された電力から電源レギュレータにより電源電圧を生成し、その電源電圧をさらに安定化して供給することは周知であるから、引用発明において、電力供給を受ける外部から伝送された電力から電源レギュレータにより電源電圧を生成し、さらに電圧安定化回路によって電源供給するようにすることは、当業者が適宜なし得たことである。
　
　また、本願補正発明の効果についてみても、上記構成の採用に伴って当然に予測される程度のものにすぎず、格別顕著なものがあるともいえない。
　
　以上のとおりであるから、本願補正発明は、引用発明、引用文献４に記載された事項、引用文献５に記載された事項及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
４．まとめ
　したがって、本件補正は、平成２３年法律第６３号改正附則第２条第１８項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第６項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１．本願発明の認定
　平成２３年１０月６日付けの手続補正は上記のとおり却下されたので、本願の請求項に係る発明は、平成２３年３月３日付けで手続補正された特許請求の範囲の請求項１〜１８に記載された事項により特定されるものと認められるところ、その請求項１に係る発明（以下、「本願発明」という。）は以下のとおりのものである。
　
「【請求項１】
　ソース端子が接地された増幅用ＦＥＴのためのバイアス回路であって、
　単一電源型の第１差動増幅器と、単一電源型の第２差動増幅器と、第１トランジスタと、第２トランジスタと、第１抵抗素子と、第２抵抗素子と、第３抵抗素子と、第４抵抗素子と、第５抵抗素子と、基準電圧源と、負電源電圧源とを備え、
　上記第１トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、
　上記第２トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、
　上記第１差動増幅器は、第１入力端子が上記第５抵抗素子を介して上記第２トランジスタの第２導通端子に接続され、第２入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、出力端子が上記第１トランジスタの制御端子に接続され、
　上記第２差動増幅器は、第１入力端子が上記第４抵抗素子および上記第５抵抗素子を介して上記第２トランジスタの第２導通端子に接続され、第２入力端子が上記基準電圧源に接続され、出力端子が上記第２トランジスタの制御端子に接続され、
　上記第１トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記増幅用ＦＥＴのゲート端子に接続され、
　上記第２トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記第５抵抗素子、上記第４抵抗素子および上記第３抵抗素子をこの順番に介して接地され、
　上記第１抵抗素子は、一方の端子が上記増幅用ＦＥＴのドレイン端子に接続され、他方の端子が上記第２トランジスタの第２導通端子に接続され、
　上記第２抵抗素子は、一方の端子が上記増幅用ＦＥＴのゲート端子に接続され、他方の端子が上記負電源電圧源に接続されていることを特徴とするバイアス回路。」
　
２．引用文献
　原審拒絶理由に引用された文献、および、その記載事項は、前記第２　２．に記載したとおりである。
　
３．対比・判断
　本願発明は、前記第２で検討した本願補正発明の限定事項である構成を省いたものである。
　そうすると、本願発明の特定事項を全て含み、さらに他の特定事項を付加したものに相当する本願補正発明が、前記第２　３．に記載したとおり、引用発明、引用文献４に記載された事項、引用文献５に記載された事項及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明、引用文献４に記載された事項、引用文献５に記載された事項及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
４．まとめ
　したがって、本願発明は、引用発明、引用文献４に記載された事項、引用文献５に記載された事項及び周知技術に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　
第４　むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。