(57)【要約】半導体記憶回路に対するアドレス情報、書き込み情報を含む比較情報を記憶させる比較情報ラッチ回路と支援用比較回路とを設け、かかる支援用比較回路により上記ラッチ回路の比較情報と、メモリ動作のために入力された入力信号によって作成された半導体集積回路内の信号のうち対応する信号同士を比較し、その一致信号を出力させる。
2003044804.tif 000002
【特許請求の範囲】
【請求項１】
アドレス情報、書き込み情報を含む比較情報を記憶する比較情報ラッチ回路と、
上記ラッチ回路に記憶された比較情報と、メモリ動作のための入力信号のうち対応する信号とを比較して比較結果信号を出力する支援用比較回路とを含む半導体記憶回路を備えてなることを特徴とする半導体集積回路装置。
【請求項２】
請求の範囲第１項において、
上記比較情報ラッチ回路に対する比較情報の入力は、上記半導体記憶回路の動作モード設定を設定するコマンドのうち未使用の一部を利用して決められた拡張したコマンドを用いて行われることを特徴とする半導体記憶装置。
【請求項３】
請求の範囲第２項において、
上記半導体記憶回路は、第１半導体チップ上において形成されるものであり、
上記比較情報及びメモリ動作のための入力信号は、上記第１半導体チップの外部から入力されるものであり、
上記支援用比較回路により形成された比較結果信号は、上記第１半導体チップの外部へ出力されるものであることを特徴とする半導体集積回路装置。
【請求項４】
請求の範囲第３項において、
上記第１半導体チップに形成された半導体記憶回路のメモリ動作を制御するメモリ制御回路を含む他の第２半導体チップとを更に備え、
上記第１及び第２半導体チップは、１つの半導体集積回路装置として一体的に封止されてなるものであることを特徴とする半導体集積回路装置。
【請求項５】
請求の範囲第４項において、
上記第１半導体チップに形成された支援用比較回路に対して、比較有効信号入力端子を更に設け、かかる比較有効信号によって、支援用比較回路の比較動作又はその出力動作を制御してなることを特徴とする半導体集積回路装置。
【請求項６】
請求の範囲第５項において、
上記支援用比較回路の出力をラッチして、かかるラッチ信号により上記半導体記憶回路に対する書込み動作を制限する回路を設けてなることを特徴とする半導体集積回路装置。
【請求項７】
請求の範囲第５項において、
上記支援用比較回路の出力によって、半導体記憶回路のメモリ動作を制御するメモリセル制御回路の動作を制限して、検出した特定アクセスでのメモリセルの記憶状態を維持させることを特徴とする半導体集積回路装置。
【請求項８】
請求の範囲第６項において、
上記第２半導体チップは、メモリコントローラ、ＣＰＵ及び１ないし複数の信号処理回路を含み、
上記ＣＰＵ及び１ないし複数の信号処理回路は、メモリコントローラを介して上記第１半導体チップに形成された半導体記憶回路を共有してアクセスを行うものであることを特徴とする半導体集積回路装置。
【請求項９】
請求の範囲第７項において、
上記第２半導体チップは、メモリコントローラ、ＣＰＵ及び１ないし複数の信号処理回路と含み、
上記ＣＰＵ及び１ないし複数の信号処理回路は、メモリコントローラを介して上記第１半導体チップに形成された半導体記憶回路を共有してアクセスを行うものであることを特徴とする半導体集積回路装置。
【請求項１０】
請求の範囲第項８項において、
上記第１半導体チップに形成された半導体記憶装置は、上記第２チップに形成されたＣＰＵ及び１ないし複数の信号処理回路のそれぞれに対応した複数の記憶エリアが分割して割り当てらなるものであることを特徴とする半導体集積回路装置。
【請求項１１】
請求の範囲第項９項において、
上記第１半導体チップに形成された半導体記憶装置は、上記第２チップに形成されたＣＰＵ及び１ないし複数の信号処理回路のそれぞれに対応した複数の記憶エリアが分割して割り当てらなるものであることを特徴とする半導体集積回路装置。
【請求項１２】
請求の範囲第１０項において、
上記ＣＰＵ及び１ないし複数の信号処理回路のそれぞれは、動作要求信号をメモリコントローラに対して発信し、それに対する許可信号を受信して、自己に割り当てられた識別情報を含むメモリアクセスのための信号をメモリコントローラに供給するものであり、
上記メモリコントローラは、識別情報の記憶回路及びメモリアクセスの際に入力された識別情報と上記記憶回路の識別情報との比較を行う識別情報比較回路を更に含み、上記第１半導体チップの支援用比較回路から出力された比較結果出力信号と、上記識別情報比較回路の出力信号とが一致した場合に、上記第１半導体チップの半導体記憶回路の書き込み動作を制限する制御信号を上記第１半導体チップに供給することを特徴とする半導体集積回路装置。
【請求項１３】
コマンドを受けてメモリ動作を指示するコマンドデコーダを備えた半導体記憶回路を含み、
上記コマンドデコーダにおいて、上記メモリ動作に割り当てられたコマンドに対応した入力信号以外の入力信号を検知する機能を設け、かかる検知信号を半導体記憶回路の外部に出力させるようにしたことを特徴とする半導体集積回路装置。
【請求項１４】
請求の範囲第１２項において、
上記半導体記憶回路は、シンクロナス・ダイナミック・ランダム・アクセス・メモリであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
技術分野
この発明は、半導体集積回路装置に関し、例えば、シンクロナス・ダイナミック・ランダム・アクセス・メモリ（以下、単にＳＤＲＡＭという）とそのメモリ制御を行うメモリコントローラとを備えて成るマルチチップ構成の半導体集積回路装置に利用して有効な技術に関するものである。
背景技術
従来、ＬＳＩ（大規模集積回路）とＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が接続されたシステムにおいて、実機動作確認を要する場合、動作が比較的単純であり、動作速度が比較的小さい時には、それら両者を接続する信号自体に対しロジックアナライザや検出回路を直接接続し観測することができる。また、ＳＤＲＡＭ等へのアクセスの主体がＣＰＵや専用処理回路に限定されているような場合、動作が比較的単純であり、論理シミュレーション等で不具合等を容易に検出可能であった。
しかし、技術の進歩に応じて、ＳＤＲＡＭ等メモリのアクセス速度の高速化が求められるようになったとき、ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のように両クロックエッジの利用等によって更にの高速動作が求められるようになってきたとき、信号伝達経路にロジックアナライザ等を接続するような構成では、クロストークや反射などによる信号波形の乱れの影響が大きくなってしまい、接続信号の直接観測が困難となって来た。
更に、システムの高性能化に向けて、メモリ容量の増大し、共通メモリ化して、複数の処理回路から同一メモリへのアクセスが大容量化・複雑化したようなときにも、また、深刻な問題が生ずる。すなわち、ＳＤＲＡＭ等メモリへのアクセスにおいて問題が発生した場合に、その問題をもたらした処理回路とは異なる処理回路からのアクセスなどによる書き込み動作によって問題発生時の状態が消失してしまい、その原因を追求すること（デバッグ）が非常困難となる事態が生ずる。
ここで、一般的な論理不良はＳＤＲＡＭ等のシミュレーション用モデルの提供によりシミュレーションで事前に検証可能となろう。しかしながら、シミュレーション困難な大容量のデータアクセスや複数の信号処理回路からのアクセスの複雑な組合せによって発生する様な論理不良や実機動作において稀にタイミングやノイズ等の不具合により発生する問題については、問題発生後においても継続された半導体記憶装置へのアクセス（書き込み動作）等により問題発生時の状態が消失してしまい、問題検出後の問題原因追求が困難となってしまう。結果として、システムの高性能化が進んでくると、システム開発の為の開発支援の良法がなくなりつつあることが理解される。
なお、本発明を成した後の調査によって、後で説明する本発明のメモリのデバッグ支援機能に関連するものとして、特開平５−３４２０３８公報、特開平４−１７１５４２号公報記載の発明の存在が本発明者等に報告された。しかしながら、同公報のいずれにおいても、後で説明する本願発明のようなメモリ回路自身にデバッグ支援機能を設けるというような記載は一切見当たらない。
本発明の一つの目的は、半導体記憶回路に対する不所望なアクセスや、それに起因して半導体記憶回路無いで発生する様や問題の原因を追求するための支援機能を提供することにある。
本発明の他の目的は、動作信号に不所望な影響を与えないメモリアクセス信号観察技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、半導体記憶回路に対するアドレス情報、書き込み情報を含む比較情報を記憶させる比較情報ラッチ回路と支援用比較回路とを設け、かかる支援用比較回路により上記ラッチ回路の比較情報と、メモリ動作のために入力された入力信号によって作成された半導体記憶回路内の信号のうち対応する信号同士を比較し、その一致信号を出力させる。
発明を実施するための最良の形態
この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
第１図は、本発明に係る半導体集積回路装置の一実施例のブロック図が示されている。この実施例では、特に制限されないが、システムＬＳＩ（大規模集積回路）とＳＤＲＡＭとは、それぞれ別個の半導体チップの形態を持って構成され、かつ実質的に１つの半導体集積回路装置を構成していると見なせるように一体的に構成される。上記システムＬＳＩとＳＤＲＡＭとは、例えばＭＣＰ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）型と称されるような形態の半導体集積回路装置とされる。
このＭＣＰ型半導体集積回路装置は、例えば、システムＬＳＩチップをベースチップとし、その上にＳＤＲＡＭを構成する半導体チップを積層し、それを樹脂封止体によって１つのパッケージに組み込んだような積層チップ型の構成とされる。この構成に代え、実装基板に上記２つの半導体チップを並べて搭載し、それを１つの樹脂封止体で封止した構成としても良い。
上記ＳＤＲＡＭを形成する製造プロセスと、ＣＰＵ等のような論理ＬＳＩを形成する製造プロセスとは異なるので、両者を１の半導体基板上に形成しよとすると、それぞれに要求されるプロセスを採用することとなって、製造コストが高くなるととも、プロセスの複雑化が素子特性に悪影響を及ぼすことも考えられる。そこで、この実施例のようにＣＰＵを含むシステムＬＳＩとＳＤＲＡＭとを別々の半導体チップに形成し、良品とされたチップを組み合わせて１つの半導体集積回路装置とすることがコスト及び素子特性の上でも有利となる。
システムＬＳＩは、例えばＣＰＵ（中央処理装置又はマイクロプロセッサ）と、グラフィックプロサッサＧＰＵ、画像／音声ＰＥＧ，ＡＣＣ信号処理回路、暗号処理回路及び直接メモリアクセス制御回路ＤＭＡＣと、メモリコントローラから構成される。ＳＤＲＡＭは、上記メモリコントローラを介して上記ＣＰＵ、ＧＰＵ、ＭＰＥＧ，ＡＣＣ信号処理回路、暗号処理回路又は直接メモリアクセス制御回路ＤＭＡＣのいずれかから選択的にアクセスされる。つまり、上記ＣＰＵを含む複数の処理回路は内部の高速パケットバスにより相互に接続され、ｒｅｑ／ａｃｋ（リクエスト／アクノリッジ）信号とパケット情報により情報交換し、メモリコントローラ経由でＳＤＲＡＭを共有してアクセスするようにされる。ＣＰＵは、専用信号によりＣＰＵデバッガと接続可能にされ外部からデバッグ処理を実現できるようにされる。
この実施例では、前記のようなＳＤＲＡＭの共通メモリ化にともなって、ＣＰＵのみでなく、上記のような複数の処理回路によってもＳＤＲＡＭ等メモリアクセスが可能とされ、その結果、同メモリのアクセスが大容量化・複雑化してしまうことが考慮される。更に言うなら、ＳＤＲＡＭ等メモリへのアクセスにおいて問題が発生した場合に、ＣＰＵ以外の処理回路からの書き込み動作によって問題発生時の状態が消失してしまい、その結果として、その原因を追求するデバッグが困難になる、という問題を解消する。
この実施例は、また、ＳＤＲＡＭチップシミュレーションモデルを用いたシミュレーションテストでは、シミュレーション困難な大容量のデータアクセスや複数の信号処理回路からのアクセスの複雑な組合せによって発生する論理不良の検出や実機動作において稀に発生するタイミングのずれやノイズ等により発生する問題を解決する。その為に、この実施例では、次のような工夫が行われている。
ＳＤＲＡＭ内でのアドレス又はデータによる異常なアクセスを検出し、前記ＣＰＵデバッガ等を用いたデバッグを行えるようにするために、システムＬＳＩとＳＤＲＡＭとの間に本発明に係わる比較結果出力信号を新たに設け、比較結果出力信号がアクティブとなった時には、システムＬＳＩのメモリコントローラ経由で上記比較結果出力をＣＰＵへ伝えることにより、ＣＰＵの処理をデバッグ処理へ移行させることができるようにするものである。
第２図には、この発明に係るＳＤＲＡＭの一実施例のブロック図が示されている。この実施例のＳＤＲＡＭは、特に制限されないが、２５６Ｍビットのような記憶容量を持つものとされ、×１６ビットの様な入出力構成を持つものとされる。上記ＳＤＲＡＭは、４つのメモリバンク＃０〜＃３に対応して４つのメモリセルアレイが設けられる。４つのメモリバンク＃０〜＃３に対応されたメモリアレイのそれぞれは、マトリクス配置されたダイナミック型メモリセルを備え、同一行に配置されたメモリセルの選択端子は行毎のワード線（図示せず）に結合され、同一列に配置されたメモリセルのデータ入出力端子は列毎に相補データ線（図示せず）に結合される。
上記メモリセルアレイの図示しないワード線は行（ロウ）デコーダ、及びロウアドレス信号のデコード結果に従ってワードドライバにより１本が選択レベルに駆動される。メモリセルアレイの図示しない相補データ線はセンスアンプ及び列（カラム）デコーダに含まれるカラム選択回路の入出力線に結合される。センスアンプは、メモリセルからのデータ読み出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラム選択回路は、上記相補データ線を各別に選択して入出力線にに導通させるためのスイッチ回路を含む。カラムスイッチ回路は列デコーダによるカラムアドレス信号のデコード結果に従って選択動作される。
上記入出力線は各メモリバンク＃０〜＃３に対して共通化されて、メインアンプやライトアンプを含む読み出し／書き込み制御回路を介して入力データレジスタ、出力データレジスタに接続される。これらの入力データレジスタ及び出力データレジスタに対応して、入力データバッファ及び出力データバッファが設けられる。端子ＤＱ０−ＤＱ１５は、１６ビットからなるデータＤ０−Ｄ１５を入力又は出力するデータ入出力端子とされる。端子ＤＱＭＵ／Ｌはマスク信号であり、上記端子ＤＱ０−ＤＱ１５に対応された１６ビットからなる入力データＤ０−Ｄ１５は、８ビット（１バイト）ずつ上側Ｕと下側Ｌとに分けられ、信号ＤＱＭＵ／Ｌがアクティブレベルにされたとき、それに対応した入力データＤ１５−Ｄ８（Ｕ）とＤ７−Ｄ０（Ｌ）にマスク（書き込み禁止）がかけられる。
アドレスバッファは、アドレス入力端子Ａ０〜Ａ１２、及びＢＡ０，ＢＡ１を介してアドレス信号を受け、それを一旦保持する。アドレス入力端子Ａ０〜Ａ１２には、コマンドに対応して時系列的にロウ系アドレス信号Ａ０〜Ａ１２及びカラム系アドレス信号Ａ１３〜Ａ２１が供給される。アドレス入力端子ＢＡ０、ＢＡ１には、後で説明するようなバンクアドレス信号ＢＡ０，ＢＡ１が供給される。
コマンドに対応して時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号Ａ１２−Ａ０はメモリセル制御回路を介してロウアドレスラッチに保持され、カラム系アドレス信号Ａ２１−Ａ１３は上記メモリセル制御回路を介してカラムアドレスラッチ＆カウンタに保持される。
リフレッシュカウンタ（Ｒｅｆｒｅｓｈ  Ｃｏｕｎｔｅｒ）は、オートマチックリフレッシュ（Ａｕｔｏｍａｔｉｃ  Ｒｅｆｒｅｓｈ）及びセルフリフレッシュ（Ｓｅｌｆ  Ｒｅｆｒｅｓｈ）時の行アドレスを発生する。
上記カラム系アドレス信号Ａ２１−Ａ１３は、カラムアドレスラッチ＆カウンタ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｃｏｕｎｔｅｒ）のプリセットデータとして供給され、カラムアドレスカウンタは後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号Ａ２１−Ａ１３、又はそのカラムアドレス信号Ａ２１−Ａ１３を順次インクリメントした値を、カラムデコーダに向けて出力する。
モードレジスタ（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ）は、各種動作モード情報を保持する。上記行デコーダ（Ｒｏｗ  Ｄｅｃｏｄｅｒ）は、バンクセレクトで指定されたバンクに対応したもののみが動作し、ワードドライバを介してワード線の選択動作を行わせる。
クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥは、クロックバッファを介して入力される。チップセレクト信号／ＣＳ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号は、コマンドバッファを介して入力される。
クロックバッファは、外部からクロック信号ＣＬＫを受け、それと同期した内部クロック信号を発生する。上記内部クロックは、特に制限されないが、データ入力データレジスタ及び出力データレジスタや列アドレスカウンタ等に供給される。
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力バッファに対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコマンドバッファに供給され、その信号が例えばハイレベルのときにはデータ出力バッファは高出力インピーダンス状態にされる。
上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１２のレベルによって定義される。
アドレス信号ＢＡ０とＢＡ１は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号ＢＡ０，ＢＡ１とみなされ、ＢＡ０，ＢＡ１の組み合わせにより、４つのメモリバンク＃０〜＃３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力バッファ及びデータ出力バッファへの接続などの処理によって行うことができる。
上記カラムアドレス信号は、前記のように記憶容量が２５６Ｍビットで、入出力構成が×１６ビット構成の場合には、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（カラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ８のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
次に、コマンドによって指示されるＳＤＲＡＭの主な通常動作モードを簡単に説明する。
（１）モードレジスタセットコマンド
上記モードレジスタをセットするためのコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベルによって当該コマンド指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ１２を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、１，２，４，８とされ、設定可能なＣＡＳレイテンシイは２，３とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。
上記ＣＡＳレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作において／ＣＡＳの立ち下がりからデータ出力バッファの出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。換言すれば、周波数の高い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に小さな値に設定する。
（２）ロウアドレスストローブ・バンクアクティブコマンド
これは、ロウアドレスストローブの指示とＢＡ１とＢＡ０によるメモリバンクの選択を有効にするコマンドであり、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレベルによって指示され、このときアドレス端子Ａ０〜Ａ１２に供給されるアドレスがロウアドレス信号として、アドレス端子ＢＡ０とＢＡ１に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。
（３）カラムアドレス・リードコマンド
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指示され、このときアドレス端子Ａ０〜Ａ１１に供給されるカラムアドレスがカラムアドレス信号Ａ１３〜Ａ２１として取り込まれる。これによって取り込まれたカラムアドレス信号Ａ１３〜Ａ２１は、前記のようにバーストスタートアドレスとしてカラムアドレスチッチ＆カウンタに供給される。
これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタから出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、データ出力バッファからのデータ読出し開始は上記ＣＡＳレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。
（４）カラムアドレス・ライトコマンド
当該コマンドは、／ＣＳ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによって指示され、このときアドレス端子Ａ０〜Ａ１１に供給されるアドレスがカラムアドレス信号Ａ１３〜Ａ２１として取り込まれる。これによって取り込まれたカラムアドレス信号Ａ１３〜Ａ２１はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスラッチ＆カウンタに供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはＣＡＳレイテンシイはなく、ライトデータの取り込みは当該カラムアドレス・ライトコマンドサイクルの１クロック後から開始される。
（５）プリチャージコマンド
これはＢＡ０とＢＡ１によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、／ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレベルによって指示される。
（６）オートリフレッシュコマンド
このコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって指示される。
（７）ノーオペレーションコマンド
これは実質的な動作を行わないこと指示するコマンドであり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／ＷＥのハイレベルによって指示される。
ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。
したがって、例えば１６ビットからなるデータ入出力端子においてデータが衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。
ＳＤＲＡＭの詳細な読み出し動作は、次の通りである。チップセレクト／ＣＳ，／ＲＡＳ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬＫ信号に同期して入力される。／ＲＡＳ＝０と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファとバンクセレクト回路で保持される。バンクセレクト回路で指定されたバンクの行デコーダがロウアドレス信号をデコードしてメモリセルアレイから行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプによって増幅，保持される。指定されたバンクはアクティブ（Ａｃｔｉｖｅ）になる。
行アドレス入力から例えば３ＣＬＫ後、ＣＡＳ＝０と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファとバンクセレクト回路で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタから出力され、列デコーダが列を選択する。選択されたデータがセンスアンプから出力される。
センスアンプから出力されたデータはデータバスを介してデータ出力バッファからチップ外へ出力される。出力タイミングは前記クロックバッファから供給されるクロックの立上がりエッジに同期する。モードレジスタに保存されているバースト長が４以上の場合、カラムアドレスカウンタは自動的にアドレスをインクリメントされて、次の列データを読み出すようにされる。
上記のようなＳＤＲＡＭにおいて、比較情報ラッチ回路と支援用比較回路及び比較結果出力信号が追加される。比較情報ラッチ回路は、特に制限されないが、アドレス端子Ａ０〜Ａ１２、ＢＡ０，ＢＡ１から供給された信号がモードレジスタを介して比較情報として入力される。この比較情報の入力動作のときの端子Ａ０〜Ａ１２とＢＡ０，ＢＡ１は、通常動作におけるアドレス信号、バンクアドレス信号ではなく、後述するようなベンダテストモードとして予約されているテストモード設定動作、つまりモードレジスタ設定動作を拡張させて、比較情報としてのロウ系アドレス情報Ａ０〜Ａ１２、カラム系アドレス信号Ａ２１−Ａ１３、バンクアドレス情報ＢＡ０，ＢＡ１、メモリセル制御回路で内部状態遷移に用いられるステート情報ＣＳＴ２−０、及びバースト情報ＢＴＡ２−０を生成して、それが比較情報ラッチ回路に保持される。
支援用比較回路は、上記比較情報ラッチ回路に保持された各情報と、メモリ動作のときに行アドレスラッチ＆リフレッシュカウンタから出力されるロウ系アドレス信号Ａ１２−Ａ０、列アドレスラッチ＆カウンタから出力されるカラム系アドレス信号Ａ２１−Ａ１３、バンクアドレス信号ＢＡ１，ＢＡ０、及びメモリセル制御回路の内部情報であるステート情報ＣＳＴ２−０と、バースト制御からのバースト情報ＢＴＡ２−０のうち対応するもの同士を比較し、一致したら比較結果出力信号を形成して外部端子へ出力させる。
第３図には、本発明に係るＳＤＲＡＭに搭載される支援用比較回路の一実施例の構成図が示されている。比較情報ラッチ回路からの比較情報と対応する内部信号により比較結果出力信号を作成している。そして、上記比較結果の有効／無効を指示する比較許可信号により制御されるゲート回路の全信号が一致したときに比較結果信号が出力される。
この実施例では、比較結果出力信号が他の制御信号よりノイズ等の影響を受けなくするためパルス幅が２クロックとなるよう構成している。つまり、上記比較一致信号は、フリップフロップ回路ＦＦ１〜ＦＦ３をとゲート回路Ｇ１、Ｇ２により構成されるパルス幅拡張回路により上記のように２クロック分のパルス幅を持つようにされる。
上記比較許可信号は、かかる支援用比較回路の動作の有効／無効を比較情報要素ごとに指示するものであり、例えば前記モードレジスタ設定動作を拡張させて入力される比較情報の入力の際に形成される。例えば、特定のアドレス条件、Ａ１７−Ａ１４＝１及びＡ１１＝０といった条件のみの比較動作を指定する場合に用いられる。
第４図には、本発明に係るシステムＬＳＩ内のメモリコントローラの一実施例の要部ブロック図が示されている。同図においては、本来のメモリコントローラとしての回路ブロックは省略されており、前記第３図のＳＤＲＡＭに設けられた支援用比較回路に対応した回路部分が例示的に示されている。つまり、イニシエータ比較情報ラッチとイニシエータ比較回路１、２を設け、ＳＤＲＡＭへアクセスしているイニシエータを示すイニシエータ識別情報と比較結果信号及びイニシエータ比較情報ラッチの値が一致することを比較回路２で検出し、一致検出後は、イニシエータ比較結果を有効にして、ゲート回路Ｇ３を制御してフリップフロップ回路ＦＦ６をセットし、上記イニシエータ比較情報とイニシエータ識別情報が一致する時には、ＳＤＲＡＭへの書込みをデータ単位で禁止可能な信号ＤＱＭＵ／Ｌ信号をゲート回路Ｇ４により強制的に有効とすることにより書込みを禁止する。これにより、上記イニシエータによる問題発生時の状態が消失してしまうことを防止できるので、その原因を追求を次の動作により行うようにすることができる。
つまり、イニシエータ比較結果が有効となった時には、ＣＰＵへ高速パケットバス上のイリーガルコマンドパケット或いは割込みによる例外処理を発生することにより上記問題発生時の状態をＣＰＵエミュレータに読み出して解析が可能となる。上記イニシエータ比較情報の設定とイニシエータ比較結果のクリアは、メモリコントローラへのＩ／Ｏコマンドパケットにより、イニシエータ比較情報ラッチへ情報設定することにより実施できる。
第５図には、本発明に係るＳＤＲＡＭのオペレーションコマンドの一実施例の構成図が示されている。この実施例では、一般的なＳＤＲＡＭのオペレーションコマンドのうち、モードレジスタセットコマンドを拡張して比較情報等の設定を可能とするようにされる。
つまり、モードレジスタセットコマンドのフォーマットは、通常動作モードは、アドレス端子Ａ７＝０により区別される。アドレス端子Ａ７＝０のとき、ＢＡ１，ＢＡ０及びＡ１２−Ａ８の７ビットは、オペレーションコード（ＯＰＣＯＤＥ）とされ、Ａ６−Ａ４の３ビットは、ＣＡＳレイテンシィの設定に用いられ、Ａ３はバーストタイプの設定に用いられ、Ａ２−Ａ０の３ビットはバースト長の設定に用いられる。
上記Ａ７＝１は、本来はベンダテストモードとして予約されている。このＡ７＝１のベンダテストモードに、特に制限されないが、Ａ１２＝１を加えて、支援比較動作モードとして利用するものである。つまり、アドレス端子ＢＡ１，ＢＡ０、Ａ１２−Ａ０の１５ビットのうち、Ａ７＝１かつＡ１２＝１の条件により、モードレジスタセットコマンドのフォーマットを拡張し、支援用比較情報の設定に用いるものである。このような比較情報設定モードに対応し、前記第２図のモードレジスタのデコード回路が拡張され、ＢＡ１，０、Ａ１２−０をデコードして支援用比較情報を支援用比較情報ラッチに設定可能としている。
上記比較情報としてのロウ系アドレス情報Ａ１２−Ａ０、カラム系アドレス信号Ａ２１−Ａ１３、バンクアドレス情報ＢＡ０，ＢＡ１、メモリセル制御回路で内部状態遷移に用いられるステート情報ＣＳＴ２−０、及びバースト情報ＢＴＡ２−０は、複数組に分割されて、上記比較情報設定モードの複数回の繰り返しにより入力される。例えば、上記アドレス端子ＢＡ１，ＢＡ０とＡ１２−Ａ０の１５ビットのうち、Ａ１２＝１及びＡ７＝１として、支援用比較情報モードに使用されるので、残り１３ビットが実際に比較情報及び比較許可情報の生成に利用することができる。
上記全比較情報を常に一体として複数回の入力により常に一体として設定するものとしてもよいが、特定の情報のみを入力したり、あるいは一部の情報のみの書き換えを行うようにするのが便利であるので、上記１３ビットのうち、ＢＡ１，ＢＡ０とＡ１１、Ａ１０の４ビットにより比較情報の種類を設定し、Ａ７を除くＡ９−Ａ０の９ビットにより上記比較情報としてのロウ系アドレス情報Ａ１２−Ａ０、カラム系アドレス信号Ａ２１−Ａ１３、バンクアドレス情報ＢＡ０，ＢＡ１、メモリセル制御回路で内部状態遷移に用いられるステート情報ＣＳＴ２−０、及びバースト情報ＢＴＡ２−０が振り分けられて入力される。また、これら比較情報に加えて、前記第３図のそれぞれ比較情報に対応した比較許可信号も生成される。
図６は、本発明に係るＳＤＲＡＭのモードレジスタ設定コマンドインターバルの一例を説明するタイミング図が示されている。
クロック信号ＣＬＫの立ち上がりに対応して／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥをロウレベルのモードレジスタセットＭＲＳのコマンドを発行し、アドレス（Ａ０−Ａ１２）とＢＳ（バンクセレクトアドレス）ＢＡ１，ＢＡ０により指定されたコード（ＣＯＤＥ）を入力するというモードレジスタセット０を実施する。以後同様な動作をｎまで繰り返されることにより、前記比較情報ロウ系アドレス情報Ａ１２−Ａ０、カラム系アドレス信号Ａ２１−Ａ１３、バンクアドレス情報ＢＡ０，ＢＡ１、ステート情報ＣＳＴ２−０、及びバースト情報ＢＴＡ２−０が全体としてｎ＋１回に振り分けられて入力される。このように入力される情報は、前記比較情報のそのものの他に、かかる比較情報に対応して設けられる有効／無効を指示する前記第３図に示したような比較許可信号も含まれる。
第７図には、本発明に係るＳＤＲＡＭの書き込みコマンドインターバルの一例を説明するためのタイミング図が示されている。つまり、バンク０アクティブによりバンク０のロウアドレスＲｏｗを入力してワード線の選択動作を行い、２クロック遅れてカラムアドレスＡに対するシングルライト動作を実施、続いてカラムアドレスＢに対するバーストライト動作（バースト長４）を実施する例が示されている。
比較情報と書き込みコマンドの条件が一致しない場合は点線で示し、比較結果出力にロウレベルのままとなり、比較情報と書き込みコマンドの条件がカラムアドレスＢ２において一致した場合を示し、比較結果出力は、２クロック幅の一致出力が出力されている。
第８図には、本発明に係るシステムＬＳＩ内のメモリコントローラとＳＤＲＡＭとの間の動作の一例を説明するためのタイミング図が示されている。この実施例では、ＳＤＲＡＭ内の支援比較情報ラッチには、バンク０、カラムアドレスＢ１が設定され、メモリコントローラのイニシエータ比較情報ラッチには、イニシエータ（ｉｎｉｔｉａｔｏｒ）＃１が設定されている。上記イニシエータ（ｉｎｉｔｉａｔｏｒ）＃１は、上記ＳＤＲＡＭに対してメモリアクセスを行う上記ＣＰＵ等のような信号処理回路の個々に割り当てられた識別情報である。
タイミングチャートの後半で比較情報が一致して比較結果出力が有効になり、それを入力した信号処理回路がいずれであるかがメモリコントローラ内で前記第４図のイニシエータ比較回路２で検出されて一致を検出し、イニシエータ比較結果が有効となっている。この状態では前記信号ＤＱＭＵ／Ｌ信号は従来通りの変化となっている。
第９図には、本発明に係るシステムＬＳＩ内のメモリコントローラとＳＤＲＡＭとの間の動作の他の一例を説明するためのタイミング図が示されている。このタイミング図は、前記第８図のタイミング図に続きが示されている。この実施例では、前記第８図において、イニシエータ比較結果が有効の状態を維持しているので、次のイニシエータ＃１の書込みアクセスでは、ＤＱＭＵ／Ｌ信号が強制的に有効となり、イニシエータ＃１の書込みアクセスは禁止されているため、該当するメモリセルは保全される。
逆にイニシエータ＃０の書込みは許可された状態であり、ＣＰＵの例外処理等で必須となる書込みアクセスは禁止されずデバッグ処理を進めることができる。
前記第８図のタイミング図において、ＳＤＲＡＭへのアクセスが実施されている状態であるので、それを途中で停止させることはＳＤＲＡＭの制御動作を複雑にするので１回目ではそのまま動作を終了させて、第９図に示すように、次に同じイニシエータからメモリアクセスが有ったときには、前記のようにＤＱＭＵ／Ｌ信号が強制的に有効としてデータへの書き込み出力動作を無効にして、該当するメモリセルの記憶情報を保全させる。
前記図１の半導体集積回路装置において、システムＬＳＩ内の高速バスは、高速パケットバスが採用され、コマンドパケットとＲｅｑ／Ａｃｋ（要求／許可）信号により、各機能処理回路がメモリコントローラとＳＤＲＡＭへの読み書きをパケット単位で要求し、アドレス空間を共有している。この実施例では、パケットの順序制を補償・確認する為の情報として、パケットシリアル番号やイニシエータ識別情報（暗号処理、映像／音声ＭＰＥＧ，ＡＡＣ、ＧＰＵ、ＣＰＵ及びＤＭＡＣのそれぞれに対応した情報）を含んでいる。
上記イニシエータ識別情報を用いることで、どの信号処理装置がＳＤＲＡＭに対してアクセスしているかを判別できる。ＳＤＲＡＭは、大きな記憶容量を持ち、その記憶エリアが上記イニシエータによって分割して使用される場合がある。アドレス情報とイニシエータ情報とを用いると、ＧＰＵが暗号処理や音声信号処理に割り当てられた記憶エリアをアクセスする等のような動作は異常状態であり、イニシエータ情報と前記支援用比較回路の出力とを用いることにより、イニシエータが許可されないアドレス空間へのアクセスを行ったことを検知することができる。
システムＬＳＩ内の高速パケットバスのコマンドパケットは、ＳＤＲＡＭへのＲｅａｄ／Ｗｒｉｔｅコマンドの他、それぞれの処理回路の内部レジスタへの設定を可能とする為のＩ／Ｏ  ＲＥＡＤ／ＷＲＩＴＥコマンド及びコマンドパケットが異常処理された場合の通知の為、コマンドイリーガルレポートコマンドなどが設けられる。また、ＳＤＲＡＭのモードレジスタセットコマンドを用いてＳＤＲＡＭへの支援比較情報の設定をＣＰＵ等から行うことができるようにされる。
上記システムＬＳＩ内に形成される同一処理回路、例えばＤＭＡＣ、音声処理回路、ＭＰＥＧ処理回路等に複数のチャンネルが設けられる場合には、それぞれのチャンネルに対応してイニシエータ情報が設けられる。
上記システムＬＳＩ内の高速パケットバスのＩ／Ｏ  ＷＲＩＴＥコマンドを用いたメモリコントローラへのイニシエータ比較情報設定コマンドは、イニシエータのビット情報とそれぞれのイネーブルビットが設定され、またイニシエータ比較結果のクリアに可能とされる。
第１０図には、本発明に係る半導体集積回路装置の一実施例の初期化処理のフローチャート図が示されている。メインプログラムへの移行前の初期化設定で、ＳＤＲＡＭの支援比較情報の設定及びメモリコントローラのイニシエータ比較情報を設定される。
第１１図には、本発明に係る半導体集積回路装置の一実施例のデバッグ処理移行のフローチャート図が示されている。比較結果出力により比較条件成立の発生を検出して、イリーガルコマンドレポートの発生又は割り込み信号によりＣＰＵの例外処理プログラムを起動させ、該当するアクセスが発生したことを例外処理等で検出して、比較発生情報の保全処理を実施して、デバッグプログラムへ移行することができる。
第１２図は、本発明に係る半導体集積回路装置の他の一実施例のブロック図が示されている。この実施例では、システムＬＳＩに設けられるメモリコントローラからＳＤＲＡＭに対して比較有効信号を供給する機能が付加される。他の構成は、前記第１図の実施例と同様である。
つまり、システムＬＳＩとＳＤＲＡＭとの間を本発明に係わる比較結果出力信号と比較有効信号を設け、比較結果出力信号がアクティブとなった時には、メモリコントローラ経由でＣＰＵへ伝えることにより、ＣＰＵの処理をデバッグ処理へ移行させることができる。
この本実施例では、図１の実施例同様、ＣＰＵを含む複数の処理回路は内部の高速パケットバスにより接続され、ｒｅｑ／ａｃｋ信号とパケット情報により情報交換し、メモリコントローラ経由でＳＤＲＡＭを共有してアクセスできる。ＣＰＵは、専用信号によりＣＰＵデバッガと接続され外部からデバッグ処理を実現できる。本実施例によればＳＤＲＡＭ内での異常（アドレス又はデータによる）なアクセス（書き込み）を検出し、ＣＰＵデバッガ等を用いたデバッグを行える効果がある。
第１３図には、この発明に係るＳＤＲＡＭの他の一実施例のブロック図が示されている。この実施例のＳＤＲＡＭは、前記第１２図の実施例に対応している。この実施例は、前記第２図の実施例と同様にＳＤＲＡＭのモードレジスタを一部変更し、比較情報等の入力及び比較情報チッチと支援用比較回路を追加し、さらに比較有効信号入力及び比較結果出力信号により、ＳＤＡＲＡＭの内部でＤＱＭＵ／Ｌを強制的に有効にする為の論理和回路が追加される。
つまり、比較有効信号により支援比較回路の動作の有効／無効が制御され、支援用比較回路の出力信号を用いてゲート回路Ｇを制御し、信号ＤＱＭＵ／Ｌを強制的にアクティブレベルにして読出／書込制御回路を制御する。
第１４図には、本発明に係るシステムＬＳＩ内のメモリコントローラ（半導体記憶制御回路）の一実施例のブロック図が示されている。本実施例では、イニシエータ比較情報ラッチと比較回路を設け、支援比較対象となるイニシエータからのアクセスであることを示す比較有効信号をＳＤＲＡＭへ出力する機能が設けられる。そして、ＳＤＲＡＭに設けられた支援用比較回路で発生された比較結果出力信号は、メモリコントローラにおいてはイリーガルコマンド発生通知信号として扱われる。
第１５図には、本発明に係るＳＤＲＡＭにおける支援用比較回路の他の実施例の回路図が示されている。この実施例においては、前記追加された比較有効信号により、比較情報ラッチ回路からの比較情報と対応する内部信号との比較結果出力信号を作成している。本実施例では、比較結果出力信号はＦＦ７回路により保持された後、比較有効信号とゲート回路Ｇ６により論理積が採られて出力される。
このようにＳＤＲＡＭのようなメモリ回路に本発明の機能を有効にしてその動作を指定し問題の発生個所を特定する為の動作条件を設定する為の比較情報ラッチ回路が設けられる。この比較情報ラッチ回路への動作設定は、ＳＤＲＡＭのもつモードレジスタセットコマンドオペレーションに予約されたベンダーテストモードを利用するので簡単な回路の変更、追加によってして実現できる。
設定される比較情報は、前記支援用比較回路で比較する信号の値とその比較の有・無効などの情報も設けられる。本比較情報ラッチに設定された動作条件と内部の動作を比較する支援用比較回路には、比較する信号の値とその比較の有・無効などの情報及び比較対象となる内部信号（内部状態、列アドレス、行アドレス、モード信号、データ）が入力され、条件に従って比較が行われる。
ＳＤＲＡＭのようなメモリ回路で比較条件を満たす状態が発生した場合、比較結果出力信号が有効となり、ＳＤＲＡＭを制御するメモリコントローラにおいて、比較結果出力信号とその要因が対象となるイニシエータからのものかを比較して、一致した場合には以後そのイニシエータから（或いはＣＰＵ以外のイニシエータから）の書込み動作を強制的に禁止しかつリフレッシュやＣＰＵからの読み書きは許可するなどしたのちＣＰＵに設定した状況が発生したことを伝えてデバッグ処理へ移行させ、問題発生時の状態の保全と原因究明とを支援する。
メモリコントローラでの対象イニシエータを示す比較有効信号を作成してＳＤＲＡＭ等のメモリ回路に入力し、メモリ回路内で比較し一致した以降の比較有効信号の有効時の書込みマスク信号（ＤＱＭＵ／Ｌの内部信号）信号を強制的に有効にして書込み処理を禁止する回路を設けることにより上記メモリコントローラからマクス信号を入力することと同じ機能を実現できる。上記比較有効信号を設け、その有効時に比較結果が一致した場合の書込み処理禁止は、比較結果信号の一部をメモリセル制御回路に入力して、書き込みコマンドを他の無害なコマンドとして状態遷移するようにして実現することができる。
第１６図には、本発明に係るＳＤＲＡＭの他の一実施例のブロック図が示されている。この実施例では、メモリセル制御回路に、イリーガルコマンド（ｉｌｌｅｇａｌ  ｃｏｍｍａｎｄ）検出信号を出力させる機能が付加される。このイリーガルコマンド検出信号を前記システムＬＳＩのメモリコントーラに入力し、第１４図の比較結果信号と同様にイリーガルコマンド発生通知又は割込み等の例外処理をＣＰＵに発生させることにより、イリーガルなコマンドが入力されたことを、ＣＰＵに通知してデバッグ処理へ移行することができる。
イリーガルコマンドが入力したことをＳＤＲＡＭ外部へ出力するには、信号出力端子を設けメモリセル制御回路でのコマンド判定結果を出力することにより実現できる。つまり、メモリセル制御回路は、もともとメモリ内部状態のカレントステート（Ｃｕｒｒｅｎｔ  Ｓｔａｔｅ）に対応可能な正しいコマンドであるかの判定回路とイリーガルコマンド時の動作を定めているので、それの検出回路を利用して上記ＳＤＲＡＭの外部に出力させる信号線及び端子を設けるだけでよい。
この発明による小規模な回路をＳＤＲＡＭ等のようなメモリ回路に追加してシステムＬＳＩとメモリ回路間に配線を数本追加することにより、メモリ回路内で発生した問題の原因を追求するための支援機能を提供することができる。この構成は、数本の未使用端子等を利用して既存のメモリ回路との互換性を維持して実現可能となる。つまり、既存のメモリ回路のインターフェイスに直接観測用の信号を接続しないためその影響を直接受けず、支援機能の設定自体も既存のメモリ回路にあるモード設定機能の一部を拡張するのみで対応でき、動作速度や配線パタンなどについても互換した状態でメモリ回路内で発生した問題の原因を追求するための支援機能を提供することができる。
本発明により、システム的な問題が発生しその原因がメモリ回路に関連すると予想される場合に、その発生条件をアドレスやデータやアクセスした処理回路などから限定していき、発生した時にメモリ回路内部の状態を保全し原因究明を可能にしたことにより、その発生過程を明確にして原因究明を行うシステム開発支援を実現することができる。
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、比較結果出力端子は、比較条件一致の情報により例えばメモリ回路から読み出したデータ信号の一部を強制的に変更して、パリティエラー等を発生させることにより代用することもできる。
比較結果出力端子及び比較有効信号入力端子は、既存のベンダテスト用と使用していた端子と動作モードレジスタと選択的に使用することもできる。比較結果出力端子及び比較有効信号入力端子は、ＳＤＲＡＭ等のメモリ回路の一連の書込み動作や読み込み動作に対応して、入出力すれば済むのでコマンドやアドレス及びデータといったメモリ回路の製品仕様によりクロックの１周期または２分の１周期で入出力しなければならない信号より、信号の幅を増やすことが可能となる。これによりテスト回路等と切替えされて使用され高速な動作が不利な信号端子やメモリコントローラとの配線接続においても、ノイズやタイミングに影響されない確実なインタフェースを実現することができる。
比較結果出力端子は、比較条件一致の情報を例えばＳＤＲＡＭ等のメモリ回路から出力される信号の一部を強制的に変更して、システムＬＳＩ側で検出可能とすることで代用できる。この発明は、一般的なＳＤＲＡＭの他、データ転送にクロックの両エッジを用いるＤＤＲ−ＳＤＲＡＭ等の高速ＳＤＲＡＭを代表とするような半導体記憶装置を用いた半導体集積回路装置に広く適用できる。半導体集積回路装置は、前記のようにマルチチップ構成の他、１つの実装基板にＳＤＲＡＭのようなメモリ回路を搭載したものにも同様に適用できる。
産業上の利用可能性
この発明は、半導体集積回路装置に関し、ＳＤＲＡＭのようなメモリ回路とそれをアクセスする信号処理回路とを備えた半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
第１図は、本発明に係る半導体集積回路装置の一実施例を示すブロック図であり、
第２図は、この発明に係るＳＤＲＡＭの一実施例を示すブロック図であり、
第３図は、本発明に係るＳＤＲＡＭに搭載される支援用比較回路の一実施例を示す構成図であり、
第４図は、本発明に係るシステムＬＳＩ内のメモリコントローラの一実施例を示す要部ブロック図であり、
第５図は、本発明に係るＳＤＲＡＭのオペレーションコマンドの一実施例を示す構成図であり、
第６図は、本発明に係るＳＤＲＡＭのモードレジスタ設定コマンドインターバルの一例を説明するためのタイミング図であり、
第７図は、本発明に係るＳＤＲＡＭの書き込みコマンドインターバルの一例を説明するためのタイミング図であり、
第８図は、本発明に係るシステムＬＳＩ内のメモリコントローラとＳＤＲＡＭとの間の動作の一例を説明するためのタイミング図であり、
第９図は、本発明に係るシステムＬＳＩ内のメモリコントローラとＳＤＲＡＭとの間の動作の他の一例を説明するためのタイミング図であり、
第１０図は、本発明に係る半導体集積回路装置の一実施例を示す初期化処理のフローチャート図であり、
第１１図は、本発明に係る半導体集積回路装置の一実施例を示すデバッグ処理移行のフローチャート図であり、
第１２図は、本発明に係る半導体集積回路装置の他の一実施例を示すブロック図であり、
第１３図は、この発明に係るＳＤＲＡＭの他の一実施例を示すブロック図であり、
第１４図は、本発明に係るシステムＬＳＩ内のメモリコントローラの一実施例を示すブロック図であり、
第１５図は、本発明に係るＳＤＲＡＭにおける支援用比較回路の他の実施例を示す回路図であり、
第１６図は、本発明に係るＳＤＲＡＭの他の一実施例を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2003044804.tif 000015
【図１４】
2003044804.tif 000016
【図１５】
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【図１６】
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【手続補正書】
【提出日】平成14年7月8日(2002.7.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アドレス情報、書き込み情報を含む比較情報を記憶する比較情報ラッチ回路と、
上記ラッチ回路に記憶された比較情報と、メモリ動作のための入力信号のうち対応する信号とを比較して比較結果信号を出力する支援用比較回路とを含む半導体記憶回路を備えてなることを特徴とする半導体集積回路装置。
【請求項２】
請求の範囲第１項において、
上記比較情報ラッチ回路に対する比較情報の入力は、上記半導体記憶回路の動作モード設定を設定するコマンドのうち未使用の一部を利用して決められた拡張したコマンドを用いて行われることを特徴とする半導体記憶装置。
【請求項３】
請求の範囲第２項において、
上記半導体記憶回路は、第１半導体チップ上において形成されるものであり、
上記比較情報及びメモリ動作のための入力信号は、上記第１半導体チップの外部から入力されるものであり、
上記支援用比較回路により形成された比較結果信号は、上記第１半導体チップの外部へ出力されるものであることを特徴とする半導体集積回路装置。
【請求項４】
請求の範囲第３項において、
上記第１半導体チップに形成された半導体記憶回路のメモリ動作を制御するメモリ制御回路を含む他の第２半導体チップとを更に備え、
上記第１及び第２半導体チップは、１つの半導体集積回路装置として一体的に封止されてなるものであることを特徴とする半導体集積回路装置。
【請求項５】
請求の範囲第４項において、
上記第１半導体チップに形成された支援用比較回路に対して、比較有効信号入力端子を更に設け、かかる比較有効信号によって、支援用比較回路の比較動作又はその出力動作を制御してなることを特徴とする半導体集積回路装置。
【請求項６】
請求の範囲第５項において、
上記支援用比較回路の出力をラッチして、かかるラッチ信号により上記半導体記憶回路に対する書込み動作を制限する回路を設けてなることを特徴とする半導体集積回路装置。
【請求項７】
請求の範囲第５項において、
上記支援用比較回路の出力によって、半導体記憶回路のメモリ動作を制御するメモリセル制御回路の動作を制限して、検出した特定アクセスでのメモリセルの記憶状態を維持させることを特徴とする半導体集積回路装置。
【請求項８】
請求の範囲第６項において、
上記第２半導体チップは、メモリコントローラ、ＣＰＵ及び１ないし複数の信号処理回路を含み、
上記ＣＰＵ及び１ないし複数の信号処理回路は、メモリコントローラを介して上記第１半導体チップに形成された半導体記憶回路を共有してアクセスを行うものであることを特徴とする半導体集積回路装置。
【請求項９】
請求の範囲第７項において、
上記第２半導体チップは、メモリコントローラ、ＣＰＵ及び１ないし複数の信号処理回路と含み、
上記ＣＰＵ及び１ないし複数の信号処理回路は、メモリコントローラを介して上記第１半導体チップに形成された半導体記憶回路を共有してアクセスを行うものであることを特徴とする半導体集積回路装置。
【請求項１０】
請求の範囲第項８項において、
上記第１半導体チップに形成された半導体記憶装置は、上記第２チップに形成されたＣＰＵ及び１ないし複数の信号処理回路のそれぞれに対応した複数の記憶エリアが分割して割り当てらなるものであることを特徴とする半導体集積回路装置。
【請求項１１】
請求の範囲第項９項において、
上記第１半導体チップに形成された半導体記憶装置は、上記第２チップに形成されたＣＰＵ及び１ないし複数の信号処理回路のそれぞれに対応した複数の記憶エリアが分割して割り当てらなるものであることを特徴とする半導体集積回路装置。
【請求項１２】
請求の範囲第１０項において、
上記ＣＰＵ及び１ないし複数の信号処理回路のそれぞれは、動作要求信号をメモリコントローラに対して発信し、それに対する許可信号を受信して、自己に割り当てられた識別情報を含むメモリアクセスのための信号をメモリコントローラに供給するものであり、
上記メモリコントローラは、識別情報の記憶回路及びメモリアクセスの際に入力された識別情報と上記記憶回路の識別情報との比較を行う識別情報比較回路を更に含み、上記第１半導体チップの支援用比較回路から出力された比較結果出力信号と、上記識別情報比較回路の出力信号とが一致した場合に、上記第１半導体チップの半導体記憶回路の書き込み動作を制限する制御信号を上記第１半導体チップに供給することを特徴とする半導体集積回路装置。
【請求項１３】
コマンドを受けてメモリ動作を指示するコマンドデコーダを備えた半導体記憶回路を含み、
上記コマンドデコーダにおいて、上記メモリ動作に割り当てられたコマンドに対応した入力信号以外の入力信号を検知する機能を設け、かかる検知信号を半導体記憶回路の外部に出力させるようにしたことを特徴とする半導体集積回路装置。
【請求項１４】
請求の範囲第１２項において、
上記半導体記憶回路は、シンクロナス・ダイナミック・ランダム・アクセス・メモリであることを特徴とする半導体集積回路装置。
【請求項１５】
半導体チップ上に形成された半導体記憶回路を含み、
ラッチ回路と、
上記半導体記憶回路の内部動作状態を示す情報を出力する内部制御回路と、
上記ラッチ回路に記憶された情報と上記内部制御回路から出力された情報を比較する比較回路とを備え、
上記比較回路から得られた比較結果が上記半導体チップの外部に出力されることを特徴とする半導体集積回路装置。
【国際調査報告】
2003044804.tif 000019
2003044804.tif 000020