【事件の表示】
　特願２００５−３６６７９６「向上した動作性能を有するフラッシュメモリ装置のページバッファ回路とその読み出し及びプログラム動作制御方法」拒絶査定不服審判事件〔平成１８年１０月１９日出願公開，特開２００６−２８６１６７〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１７年１２月２０日（パリ条約による優先権主張２００５年３月３０日，大韓民国）の出願であって，平成２３年４月１４日付けで拒絶理由が通知され，同年７月１２日に手続補正がされ，平成２４年２月２９日付けで拒絶査定がされ，これに対して，同年６月２６日に審判請求がされるとともに，手続補正がされたものである。
　その後，平成２４年９月１９日付けで審尋がされたが，これに対する回答はなかった。
　
第２　補正の却下の決定
　
［補正の却下の決定の結論］
　平成２４年６月２６日にされた手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１　本件補正の内容
　本件補正は，特許請求の範囲及び明細書の段落【０００７】〜【０００９】を補正するものであり，特許請求の範囲については補正の前後で以下のとおりである。
　
〈補正前〉
「【請求項１】
　４本のビットラインを含むビットライングループと，
　ビットライン制御信号に応答して４本のビットラインそれぞれにビットライン電圧を印加するための４個のスイッチを含む第１選択スイッチグループと，
　各ビットライングループに連結されるセンシングノードと，
　ビットライン選択信号に応答して前記４本のビットラインそれぞれを前記センシングノードにそれぞれ連結するための４個のスイッチを含む第２選択スイッチグループと，
　前記各ビットライングループと，Ｙ−ゲート回路間に連結され，制御信号に応答して前記４本のビットラインの中で選択される一つのビットラインに連結されたメモリセルに対する読み出し動作またはプログラム動作を行うページバッファを含み，
　前記複数のページバッファそれぞれは，前記読み出し動作の際に前記設定された数のビットラインのいずれか１本から受信される読み出しデータに対応するセンシングデータを格納し，その格納されたセンシングデータを前記Ｙゲート回路に出力し，前記プログラム動作の際に前記Ｙゲート回路から受信されるプログラムデータを格納し，その格納されたプログラムデータを前記設定された数のビットラインのいずれか１本に出力することを特徴とするフラッシュメモリ装置のページバッファ回路。
　　【請求項２】
　前記読み出し動作において，前記第１選択スイッチグループで前記ビットライン制御信号に応答して４個のスイッチのうち一つのみターンオンされ，残りのスイッチはターンオフされることを特徴とする請求項１に記載のフラッシュメモリ装置のページバッファ回路。
　　【請求項３】
　前記第２選択スイッチグループで，前記ビットライン選択信号に応答して４個のスイッチのいずれか一つのみターンオンされ，残りのスイッチはターンオフされることを特徴とする請求項１に記載のフラッシュメモリ装置のページバッファ回路。
　　【請求項４】
　前記複数のページバッファそれぞれは，
　前記制御信号に応答して，前記読み出し動作の際に前記センシングノードに連結されたビットラインから受信される前記読み出しデータをセンシングし，前記センシングデータを格納し，前記プログラム動作の際に前記Ｙゲート回路のＹゲートのいずれか一つから受信される前記プログラムデータを格納し，その格納されたプログラムデータを前記センシングノードに連結されたビットラインに出力するレジスタ回路とを含むことを特徴とする請求項１に記載のフラッシュメモリ装置のページバッファ回路。
　　【請求項５】
　前記制御信号は，プリチャージ制御信号，ラッチ制御信号，プログラム制御信号，入出力制御信号およびリセット制御信号を含み，
　前記レジスタ回路は，
　前記プリチャージ制御信号に応答して，前記センシングノードを設定された電圧レベルにプリチャージするプリチャージ回路と，
　前記読み出し動作の際，前記ラッチ制御信号に応答して，前記読み出しデータをセンシングし，前記センシングデータを発生するセンシング回路と，
　前記読み出し動作の際に前記センシングデータをラッチし，前記プログラム動作の際に前記プログラムデータをラッチするラッチ回路と，
　前記ラッチ回路と前記センシングノードとの間に連結され，前記プログラム動作の際，前記プログラム制御信号に応答して，前記ラッチ回路から受信される前記プログラムデータを前記センシングノードに出力する第１パス回路と，
　前記ラッチ回路と前記Ｙゲートのいずれか一つとの間に連結され，前記読み出し動作の際，前記入出力制御信号に応答して，前記ラッチ回路から受信される前記センシングデータの反転されたデータを前記Ｙゲートのいずれか一つに出力し，前記プログラム動作の際，前記入出力制御信号に応答して前記プログラムデータを前記ラッチ回路に出力する第２パス回路と，
　前記リセット制御信号に応答して前記ラッチ回路を初期化させるラッチリセット回路とを含むことを特徴とする請求項４に記載のフラッシュメモリ装置のページバッファ回路。
　　【請求項６】
　ビットラインごとに一つずつ対応するように連結され，Ｙゲートにそれぞれさらに連結される複数のページバッファそれぞれのビットライン選択回路によって，前記ビットラインのいずれか１本を選択し，その選択されたビットラインをセンシングノードに連結する段階と，
　前記ビットライン選択回路によって，前記選択されたビットラインを除いた残りのビットラインを前記センシングノードから分離し，前記残りのビットラインにビットラインバイアス電圧を供給する段階と，
　前記複数のページバッファそれぞれのセンシング回路によって，前記選択されたビットラインからの読み出しデータに対応する前記センシングノードの電圧をセンシングし，そのセンシングデータを発生する段階と，
　前記複数のページバッファそれぞれのラッチ回路によって，前記センシングデータをラッチし，その反転されたデータを出力する段階と，
　入出力制御信号に応答して，前記複数のページバッファそれぞれのスイッチによって前記反転されたデータを前記Ｙゲートのいずれか一つに出力する段階とを含むことを特徴とするページバッファ回路の読み出し動作制御方法。
　　【請求項７】
　前記連結段階に先立ち，プリチャージ制御信号に応答して，前記複数のページバッファそれぞれのプリチャージ回路によって，前記センシングノードを設定された電圧レベルにプリチャージする段階と，
　前記複数のページバッファにビットライン制御信号とビットライン選択信号を印加する段階とをさらに含み，
　前記連結段階で，前記ビットライン選択信号のうちイネーブルされる一つに応答して，前記ビットライン選択回路が前記ビットラインのいずれか１本を前記センシングノードに連結し，
　前記供給段階で，前記ビットライン制御信号のいずれか一つがイネーブルされ，残りのビットライン制御信号がディスエーブルされるとき，前記残りのビットライン制御信号に応答して，前記ビットライン選択回路が前記残りのビットラインに前記ビットラインバイアス電圧を供給することを特徴とする請求項６に記載のページバッファ回路の読み出し動作制御方法。
　　【請求項８】
　入出力制御信号に応答して，ビットラインごとに一つずつ対応するように連結され，Ｙゲートにそれぞれさらに連結される複数のページバッファそれぞれの第１スイッチによって，前記Ｙゲートのいずれか一つからプログラムデータを受信して出力する段階と，
　前記複数のページバッファそれぞれのラッチ回路によって，前記第１スイッチから受信される前記プログラムデータをラッチする段階と，
　前記複数のページバッファそれぞれのビットライン選択回路によって，前記ビットラインのいずれか１本を選択し，その選択されたビットラインをセンシングノードに連結する段階と，
　前記ビットライン選択回路によって，前記選択されたビットラインを除いた残りのビットラインを前記センシングノードから分離し，前記残りのビットラインにビットラインバイアス電圧を供給する段階と，
　プログラム制御信号に応答して，前記複数のページバッファそれぞれの第２スイッチによって，前記ラッチ回路にラッチされた前記プログラムデータを前記センシングノードを介して前記選択されたビットラインに出力する段階０００７とを含むことを特徴とするページバッファ回路のプログラム動作制御方法。
　　【請求項９】
　前記複数のページバッファにビットライン制御信号とビットライン選択信号を印加する段階をさらに含み，
　前記連結段階で，前記ビットライン選択信号のうちイネーブルされる一つに応答して，前記ビットライン選択回路が前記設定された数のビットラインのいずれか１本を前記センシングノードに連結し，
　前記供給段階で，前記ビットライン制御信号のいずれか一つがイネーブルされ，残りのビットライン制御信号がディスエーブルされるとき，前記残りのビットライン制御信号に応答して，前記ビットライン選択回路が前記残りのビットラインに前記ビットラインバイアス電圧を供給することを特徴とする請求項８に記載のページバッファ回路のプログラム動作制御方法。」
　
〈補正後〉
「【請求項１】
　４本のビットラインを含むビットライングループと，
　ビットライン制御信号に応答して４本のビットラインそれぞれにビットライン電圧を印加するための４個のスイッチを含む第１選択スイッチグループと，
　前記４本のビットラインに連結されるセンシングノードと，
　ビットライン選択信号に応答して前記４本のビットラインそれぞれを前記センシングノードにそれぞれ連結するための４個のスイッチを含む第２選択スイッチグループと，
　前記センシングノードと，Ｙ−ゲート回路間に連結され，制御信号に応答して前記４本のビットラインの中で選択される一つのビットラインに連結されたメモリセルに対する読み出し動作またはプログラム動作を行うページバッファを含み，
　前記ページバッファは，前記読み出し動作の際に選択された前記ビットラインから受信される読み出しデータに対応するセンシングデータを格納し，その格納されたセンシングデータを前記Ｙゲート回路に出力し，前記プログラム動作の際に前記Ｙゲート回路から受信されるプログラムデータを格納し，その格納されたプログラムデータを前記選択されたビットラインに出力し，
　前記第１選択スイッチグループで前記ビットライン制御信号に応答して４個のスイッチのうち一つのみターンオンされ，残りのスイッチはターンオフされることを特徴とすることを特徴とするフラッシュメモリ装置のページバッファ回路。
　　【請求項２】
　前記第２選択スイッチグループで，前記ビットライン選択信号に応答して４個のスイッチのいずれか一つのみターンオンされ，残りのスイッチはターンオフされることを特徴とする請求項１に記載のフラッシュメモリ装置のページバッファ回路。
　　【請求項３】
　前記ページバッファは，
　前記制御信号に応答して，前記読み出し動作の際に前記センシングノードに連結されたビットラインから受信される前記読み出しデータをセンシングし，前記センシングデータを格納し，前記プログラム動作の際に前記Ｙゲート回路のＹゲートのいずれか一つから受信される前記プログラムデータを格納し，その格納されたプログラムデータを前記センシングノードに連結されたビットラインに出力するレジスタ回路とを含むことを特徴とする請求項１に記載のフラッシュメモリ装置のページバッファ回路。
　　【請求項４】
　前記制御信号は，プリチャージ制御信号，ラッチ制御信号，プログラム制御信号，入出力制御信号およびリセット制御信号を含み，
　前記レジスタ回路は，
　前記プリチャージ制御信号に応答して，前記センシングノードを設定された電圧レベルにプリチャージするプリチャージ回路と，
　前記読み出し動作の際，前記ラッチ制御信号に応答して，前記読み出しデータをセンシングし，前記センシングデータを発生するセンシング回路と，
　前記読み出し動作の際に前記センシングデータをラッチし，前記プログラム動作の際に前記プログラムデータをラッチするラッチ回路と，
　前記ラッチ回路と前記センシングノードとの間に連結され，前記プログラム動作の際，前記プログラム制御信号に応答して，前記ラッチ回路から受信される前記プログラムデータを前記センシングノードに出力する第１パス回路と，
　前記ラッチ回路と前記Ｙゲートのいずれか一つとの間に連結され，前記読み出し動作の際，前記入出力制御信号に応答して，前記ラッチ回路から受信される前記センシングデータの反転されたデータを前記Ｙゲートのいずれか一つに出力し，前記プログラム動作の際，前記入出力制御信号に応答して前記プログラムデータを前記ラッチ回路に出力する第２パス回路と，
　前記リセット制御信号に応答して前記ラッチ回路を初期化させるラッチリセット回路とを含むことを特徴とする請求項３に記載のフラッシュメモリ装置のページバッファ回路。
　　【請求項５】
　４本のビットラインごとに一つずつ対応するように連結され，Ｙゲートにそれぞれさらに連結される複数のページバッファそれぞれのビットライン選択回路によって，前記ビットラインのいずれか１本を選択し，その選択されたビットラインをセンシングノードに連結する段階と，
　前記ビットライン選択回路によって，前記選択されたビットラインを除いた残りのビットラインを前記センシングノードから分離し，前記残りのビットラインにビットラインバイアス電圧を供給する段階と，
　前記複数のページバッファそれぞれのセンシング回路によって，前記選択されたビットラインからの読み出しデータに対応する前記センシングノードの電圧をセンシングし，そのセンシングデータを発生する段階と，
　前記複数のページバッファそれぞれのラッチ回路によって，前記センシングデータをラッチし，その反転されたデータを出力する段階と，
　　入出力制御信号に応答して，前記複数のページバッファそれぞれのスイッチによって前記反転されたデータを前記Ｙゲートのいずれか一つに出力する段階とを含むが，前記ビットラインは前記ビットライン選択回路を介して前記センシングノードに連結されることを特徴とするページバッファ回路の読み出し動作制御方法。
　　【請求項６】
　前記連結段階に先立ち，プリチャージ制御信号に応答して，前記複数のページバッファそれぞれのプリチャージ回路によって，前記センシングノードを設定された電圧レベルにプリチャージする段階と，
　前記複数のページバッファにビットライン制御信号とビットライン選択信号を印加する段階とをさらに含み，
　前記連結段階で，前記ビットライン選択信号のうちイネーブルされる一つに応答して，前記ビットライン選択回路が前記ビットラインのいずれか１本を前記センシングノードに連結し，
　前記供給段階で，前記ビットライン制御信号のいずれか一つがイネーブルされ，残りのビットライン制御信号がディスエーブルされるとき，前記残りのビットライン制御信号に応答して，前記ビットライン選択回路が前記残りのビットラインに前記ビットラインバイアス電圧を供給することを特徴とする請求項５に記載のページバッファ回路の読み出し動作制御方法。
　　【請求項７】
　入出力制御信号に応答して，４本のビットラインごとに一つずつ対応するように連結され，Ｙゲートにそれぞれさらに連結される複数のページバッファそれぞれの第１スイッチによって，前記Ｙゲートのいずれか一つからプログラムデータを受信して出力する段階と，
　前記複数のページバッファそれぞれのラッチ回路によって，前記第１スイッチから受信される前記プログラムデータをラッチする段階と，
　前記複数のページバッファそれぞれのビットライン選択回路によって，前記ビットラインのいずれか１本を選択し，その選択されたビットラインをセンシングノードに連結する段階と，
　前記ビットライン選択回路によって，前記選択されたビットラインを除いた残りのビットラインを前記センシングノードから分離し，前記残りのビットラインにビットラインバイアス電圧を供給する段階と，
　プログラム制御信号に応答して，前記複数のページバッファそれぞれの第２スイッチによって，前記ラッチ回路にラッチされた前記プログラムデータを前記センシングノードを介して前記選択されたビットラインに出力する段階と，を含むが，前記ビットラインは前記第２スイッチを介して前記センシングノードに共通に連結されることを特徴とするページバッファ回路のプログラム動作制御方法。
　　【請求項８】
　前記複数のページバッファにビットライン制御信号とビットライン選択信号を印加する段階をさらに含み，
　前記連結段階で，前記ビットライン選択信号のうちイネーブルされる一つに応答して，前記ビットライン選択回路が前記ビットラインを前記センシングノードに連結し，
　前記供給段階で，前記ビットライン制御信号のいずれか一つがイネーブルされ，残りのビットライン制御信号がディスエーブルされるとき，前記残りのビットライン制御信号に応答して，前記ビットライン選択回路が前記残りのビットラインに前記ビットラインバイアス電圧を供給することを特徴とする請求項７に記載のページバッファ回路のプログラム動作制御方法。」
　
２　補正事項の整理
　補正前の請求項１及び２に関して，本件補正を整理すると以下のとおりとなる。
〈補正事項１〉
　補正前の請求項１の「各ビットライングループに連結されるセンシングノードと」を，補正後の請求項１の「前記４本のビットラインに連結されるセンシングノードと」と補正すること。
　
〈補正事項２〉
　補正前の請求項１の「前記各ビットライングループと，Ｙ−ゲート回路間に連結され，制御信号に応答して前記４本のビットラインの中で選択される一つのビットラインに連結されたメモリセルに対する読み出し動作またはプログラム動作を行うページバッファを含み」を，補正後の請求項１の「前記センシングノードと，Ｙ−ゲート回路間に連結され，制御信号に応答して前記４本のビットラインの中で選択される一つのビットラインに連結されたメモリセルに対する読み出し動作またはプログラム動作を行うページバッファを含み」と補正すること。
　
〈補正事項３〉
　補正前の請求項１の「前記複数のページバッファそれぞれは，前記読み出し動作の際に前記設定された数のビットラインのいずれか１本から受信される読み出しデータに対応するセンシングデータを格納し，その格納されたセンシングデータを前記Ｙゲート回路に出力し，前記プログラム動作の際に前記Ｙゲート回路から受信されるプログラムデータを格納し，その格納されたプログラムデータを前記設定された数のビットラインのいずれか１本に出力する」を，補正後の請求項１の「前記ページバッファは，前記読み出し動作の際に選択された前記ビットラインから受信される読み出しデータに対応するセンシングデータを格納し，その格納されたセンシングデータを前記Ｙゲート回路に出力し，前記プログラム動作の際に前記Ｙゲート回路から受信されるプログラムデータを格納し，その格納されたプログラムデータを前記選択されたビットラインに出力し」と補正すること。
　
〈補正事項４〉
　補正前の請求項１に対して，補正後の請求項１の「前記第１選択スイッチグループで前記ビットライン制御信号に応答して４個のスイッチのうち一つのみターンオンされ，残りのスイッチはターンオフされることを特徴とすること」を加入すること。
　
〈補正事項５〉
　補正前の請求項２を削除すること。
　
３　補正の目的の適否及び新規事項の追加の有無についての検討
（１）本件補正前の請求項２及び本件補正後の請求項１における誤記について
　本件補正前の請求項２においては「前記第１選択スイッチグループで前記ビットライン制御信号に応答して４個のスイッチのうち一つのみターンオンされ，残りのスイッチはターンオフされることを特徴とする」と記載され，本件補正後の請求項１においては，「前記第１選択スイッチグループで前記ビットライン制御信号に応答して４個のスイッチのうち一つのみターンオンされ，残りのスイッチはターンオフされることを特徴とすることを特徴とする」と記載されているが，本願明細書及び図面の記載からみて，当該各記載は，「前記第１選択スイッチグループで前記ビットライン制御信号に応答して４個のスイッチのうち一つのみ
ターンオフ
ターンオン
を特徴とする
　
（２）各補正事項についての検討
〈補正事項１について〉
　補正事項１は，「センシングノード」に「連結される」ものについて，補正前の「各ビットライングループ」を，補正後の「前記４本のビットライン」として，技術的に限定したものであるから，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　また，「前記４本のビットラインに連結されるセンシングノード」は，本願の願書に最初に添付した明細書，特許請求の範囲又は図面（以下「当初明細書等」という。）の段落【００１４】に記載されているから，補正事項１は，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項２について〉
　補正事項２は，「ページバッファ」が連結される箇所について，補正前の「前記各ビットライングループと，Ｙ−ゲート回路間」を，補正後の「前記センシングノードと，Ｙ−ゲート回路間」として，技術的に限定したものであるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　また，「前記センシングノードと，Ｙ−ゲート回路間に連結され」る「ページバッファ」は，当初明細書等の段落【００１２】〜【００１８】に記載されているから，補正事項２は，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項３について〉
　補正事項３は，「ページバッファ」について，「読み出しデータ」が「選択された前記ビットラインから受信され」，また，「プログラムデータ」を「前記選択されたビットラインに出力」することを明らかにしたものであるから，特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものである。
　また，当該事項は，当初明細書等の段落【００２１】〜【００２５】に記載されているから，補正事項３は，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項４について〉
　上記３「（１）本件補正前の請求項２及び本件補正後の請求項１における誤記について」において述べたとおり，補正事項４については，補正前の請求項１に対して，補正後の請求項１の「前記第１選択スイッチグループで前記ビットライン制御信号に応答して４個のスイッチのうち一つのみ
ターンオフ
ターンオン
を特徴とする
　そうすると，補正事項４は，「第１選択スイッチグループ」について，「前記ビットライン制御信号に応答して４個のスイッチのうち一つのみ
ターンオフ
ターンオン
　また，当該事項は，当初明細書等の段落【００１３】に記載されているから，補正事項４は，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項５について〉
　補正事項５は，特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものである。
　また，補正事項５が，特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
　上記のとおり，本件補正は，特許請求の範囲の減縮を目的とするものを含むから，以下，本件補正後の特許請求の範囲に記載されている事項により特定される発明が，特許出願の際独立して特許を受けることができるものか（平成１８年法律第５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項に規定する独立特許要件を満たすか）どうかを，補正後の請求項１に係る発明について検討する。
　
４　独立特許要件についての検討
（１）本願補正発明
　前記第２　３「（１）本件補正前の請求項２及び本件補正後の請求項１における誤記について」において述べた事項，本件補正により補正された明細書，特許請求の範囲及び図面の記載から見て，本件補正後の請求項１に係る発明は，その請求項１に記載された事項において，「前記第１選択スイッチグループで前記ビットライン制御信号に応答して４個のスイッチのうち一つのみターンオンされ，残りのスイッチはターンオフされることを特徴とすることを特徴とする」を「前記第１選択スイッチグループで前記ビットライン制御信号に応答して４個のスイッチのうち一つのみ
ターンオフ
ターンオン
を特徴とする
「【請求項１】
　４本のビットラインを含むビットライングループと，
　ビットライン制御信号に応答して４本のビットラインそれぞれにビットライン電圧を印加するための４個のスイッチを含む第１選択スイッチグループと，
　前記４本のビットラインに連結されるセンシングノードと，
　ビットライン選択信号に応答して前記４本のビットラインそれぞれを前記センシングノードにそれぞれ連結するための４個のスイッチを含む第２選択スイッチグループと，
　前記センシングノードと，Ｙ−ゲート回路間に連結され，制御信号に応答して前記４本のビットラインの中で選択される一つのビットラインに連結されたメモリセルに対する読み出し動作またはプログラム動作を行うページバッファを含み，
　前記ページバッファは，前記読み出し動作の際に選択された前記ビットラインから受信される読み出しデータに対応するセンシングデータを格納し，その格納されたセンシングデータを前記Ｙゲート回路に出力し，前記プログラム動作の際に前記Ｙゲート回路から受信されるプログラムデータを格納し，その格納されたプログラムデータを前記選択されたビットラインに出力し，
　前記第１選択スイッチグループで前記ビットライン制御信号に応答して４個のスイッチのうち一つのみターンオフされ，残りのスイッチはターンオンされることを特徴とするフラッシュメモリ装置のページバッファ回路。」
　
（２）刊行物に記載された発明
引用例：　特開２００３−２５７１９３号公報
　原査定の拒絶の理由に引用され，本願の優先権主張の日前に日本国内において頒布された刊行物である，特開２００３−２５７１９３号公報（以下「引用例」という。）には，図１〜６とともに，以下の記載がある。
　
ア　発明の属する技術分野
「【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に関するものであり，さらに具体的には，電源電圧より高い内部電圧を使用する低電圧不揮発性半導体メモリ装置に関するものである。」
　
イ　発明が解決しようとする課題
「【０００３】
【発明が解決しようとする課題】本発明の目的は，低い電源電圧の動作条件下で，読み出し時間を短縮させることができる低電圧半導体メモリ装置を提供することである。」
　
ウ　発明の実施の形態（不揮発性半導体メモリ装置）
「【０００６】
【発明の実施の形態】以下，添付した図を参照して，本発明の望ましい実施形態を詳細に説明する。
【０００７】図１は本発明の望ましい実施形態による不揮発性半導体メモリ装置のブロック図である。
図１を参照すると，不揮発性半導体メモリ装置１００は，ＮＡＮＤフラッシュメモリ装置である
メモリセルアレイ１１０に配列される列はビットライン選択及びバイアス回路１２０に連結されている。説明の便宜上，図１には二つのビットラインＢＬｅ，ＢＬｏとこれらに関連した構成要素とが図示されている。ビットライン選択及びバイアス回路１２０はビットラインＢＬｅ，ＢＬｏのうちいずれか一つを選択し，選択されたビットラインをページバッファ回路１３０に電気的に連結する
【０００８】
ビットライン選択及びバイアス回路１２０は四つのＮＭＯＳトランジスタ１０〜１３を含む。ＮＭＯＳトランジスタ１０はビットラインＢＬｅとページバッファ回路１３０との間に連結され，制御信号ＢＬ＿ＳＨＵＴＯＦＦ＿ｅによって制御される。ＮＭＯＳトランジスタ１１はビットラインＢＬｏとページバッファ回路１３０との間に連結され，制御信号ＢＬ＿ＳＨＵＴＯＦＦ＿ｏによって制御される。ＮＭＯＳトランジスタ１２はビットラインＢＬｅと電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒとの間に連結され，制御信号ＶＢＬｅによって制御される。ＮＭＯＳトランジスタ１３はビットラインＢＬｏと電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒとの間に連結され，制御信号ＶＢＬｏによって制御される
【０００９】制御信号ＢＬ＿ＳＨＵＴＯＦＦ＿ｏ，ＢＬ＿ＳＨＵＯＦＦ＿ｅはスイッチ回路（ＳＷ）１４０から出力され，スイッチ回路１４０はバイアス回路１５０から出力される電圧を制御信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｅ及びＢＬ＿ＳＨＵＴＯＦＦ＿ｏのうちいずれか一つに伝達する。例えば，ビットラインＢＬｅが選択された場合には，スイッチ回路１４０は読み出し動作のプリチャージ区間の間に，バイアス回路１５０から出力される電圧を信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｅに伝達し，読み出し動作の感知区間の間に，バイアス回路１５０から出力される電圧を信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｅに伝達する。スイッチ回路１４０は読み出し動作のディベロップ区間の間に，信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｅ，ＢＬ＿ＳＨＵＴＯＦＦ＿ｏが接地電圧のローレベルに維持されるようにする。
【００１０】
ビットライン選択及びバイアス回路１２０によって選択されるビットラインはページバッファ回路１３０の感知ノードＳＯに連結される
ページバッファ回路１３０は読み出し動作時に，選択されたビットラインを通じてメモリセルのデータを感知する感知回路として動作し，書き込み動作時に，ロードされたデータに従って前記選択されたビットラインにプログラム電圧（例えば，接地電圧）またはプログラム禁止電圧（例えば，電源電圧）を供給する書き込みドライバとして動作する
ページバッファ回路１３０は三つのＮＭＯＳトランジスタ１４，１５，１６，ＰＭＯＳトランジスタ１７及びインバーター１８，１９で構成されるラッチＬＡＴを含む
【００１１】図１に示したように，ＰＭＯＳトランジスタ１７は，電源電圧Ｖｄｄと感知ノードＳＯとの間に連結され，制御信号ＳＯ＿ＰＲＥによって制御される。第１ラッチノードＮＤ１と接地電圧ＧＮＤとの間にはＮＭＯＳトランジスタ１４，１５が直列連結されている。ＮＭＯＳトランジスタ１４のゲートは感知ノードＳＯに連結され，ＮＭＯＳトランジスタ１５のゲートは制御信号ＰＢ＿ＬＡＴを受け入れるように連結されている。ＮＭＯＳトランジスタ１６は感知ノードＳＯと第２ラッチノードＮＤ２との間に連結され，制御信号ＳＥＬＥＣＴによって制御される。
第２ラッチノードＮＤ２は列ゲート回路１６０を構成するＮＭＯＳトランジスタ２０，２１を通じてデータラインＤＬに連結される
【００１２】続けて，図１を参照すると，
バイアス回路１５０は読み出し動作時に，選択されたビットラインに連結されるＮＭＯＳトランジスタ１０または１１のゲートに印加される電圧を発生する。読み出し動作は，ビットラインプリチャージ区間，ビットラインディベロップ区間，及び感知区間に分けられる。
　・・・（中略）・・・
【００１９】
ビットラインプリチャージ区間では，ＮＭＯＳトランジスタ１０または１１のゲート電圧が電源電圧Ｖｄｄより高いので，選択されたビットラインは短時間で相対的に高い電圧にプリチャージされうる
　
（エ）発明の実施の形態（不揮発性半導体メモリ装置の動作）
「【００２０】図６は本発明による不揮発性半導体メモリ装置の読み出し動作を説明するための動作タイミング図である。本実施形態に係る不揮発性半導体メモリ装置の読み出し動作について参照図面に基づいて，以下，詳細に説明される。説明の便宜上，ビットラインＢＬｅが選択され，ビットラインＢＬｏが選択されないと仮定して，信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｅがスイッチ回路１４０を通じてバイアス回路１５０の出力電圧から供給され，信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｏがスイッチ回路１４０を通じて接地されると仮定する。
【００２１】読み出し動作を知らせる制御信号ＲＤ＿ＥＮがローレベルからハイレベルに遷移すると同時に，基準電圧発生回路１５１を活性化させるために制御信号ＲＥＦ＿ＥＮがローレベルからハイレベルに遷移する。基準電圧発生回路１５１は制御信号ＲＥＦ＿ＥＮのローからハイへの遷移に応答して基準電圧Ｖｒｅｆ（この実施形態では，約０．９Ｖ）を発生する。電荷ポンプ１５２は制御信号ＲＤ＿ＥＮのローからハイへの遷移時に，発振信号ＰＵＭＰ＿ＯＳＣに応答して高電圧Ｖｐｕｍｐ（この実施形態では，約５Ｖ）を発生する。これと同時に，ビットラインＢＬｅ，ＢＬｏは共に０Ｖに放電される。すなわち，
電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒには０Ｖの電圧が供給され，信号ラインＶＢＬｅ，ＶＢＬｏには電源電圧Ｖｄｄが供給されることによって，ビットラインＢＬｅ，ＢＬｏは０Ｖの電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒに電気的に連結される。したがって，ビットラインＢＬｅ，ＢＬｏは共に０Ｖに放電される
【００２２】この実施形態において，図６に示したように，
ＮＭＯＳトランジスタ１２のゲートに印加されるＶＢＬｅ信号は所定の時間の間ハイに維持される一方，ＮＭＯＳトランジスタ１３のゲートに印加されるＶＢＬｏ信号は続けてハイに維持される。これは選択されなかったビットラインＢＬｏが読み出し動作の間では，接地電圧ＧＮＤを有することを意味する
【００２３】
上述の動作が完了すると，次の段階を通じて選択されたメモリセルのデータが読み出される。第１段階は，選択されたビットラインＢＬｅを充電するプリチャージ段階であり，第２段階は，選択されたビットラインＢＬｅの電圧レベルがメモリセルの状態に従って減少，またはそのまま維持されるディベロップ段階であり，第３段階は，選択されたビットラインＢＬｅの電圧を感知する感知段階である
　・・・（中略）・・・
【００２８】前者の場合に，感知ノードＳＯが電源電圧Ｖｄｄに維持されるので，ＮＭＯＳトランジスタ１４がターンオンされる。制御信号ＰＢ＿ＬＡＴがパルス形態で活性化されることによって，第１ラッチノードＮＤ１はターンオンされたトランジスタ１４，１５を通じて接地電圧ＧＮＤと連結される。後者の場合に，感知ノードＳＯがトランジスタ１４のしきい値電圧より低くなるので，ＮＭＯＳトランジスタ１４はターンオフされる。制御信号ＰＢ＿ＬＡＴがパルス形態で活性化されても，第１ラッチノードＮＤ１は初期に設定された電圧Ｖｄｄに維持される。
このような過程を通じてメモリセルに貯蔵されたデータが感知及びラッチされる。そのように感知及びラッチされたデータは，最終的に，列ゲート回路１６０を通じてデータラインＤＬに伝達される
　
　ここにおいて，「ページバッファ回路１３０は三つのＮＭＯＳトランジスタ１４，１５，１６，ＰＭＯＳトランジスタ１７及びインバーター１８，１９で構成されるラッチＬＡＴを含む」（段落【００１０】）ところ，「このような過程を通じてメモリセルに貯蔵されたデータが感知及びラッチされ」，「そのように感知及びラッチされたデータは，最終的に，列ゲート回路１６０を通じてデータラインＤＬに伝達される」（段落【００２８】）のであるから，ページバッファ回路１３０は，メモリセルに貯蔵されたデータを感知し，ページバッファ回路１３０内のラッチＬＡＴによって当該データを保持するものであることは明らかである。
　また，「第２ラッチノードＮＤ２は列ゲート回路１６０を構成するＮＭＯＳトランジスタ２０，２１を通じてデータラインＤＬに連結される」（段落【００１１】）から，「ページバッファ回路１３０」が「列ゲート回路１６０」に接続されることは明らかである。
　また，「ページバッファ回路１３０は」「書き込み動作時に，ロードされたデータに従って前記選択されたビットラインにプログラム電圧（例えば，接地電圧）またはプログラム禁止電圧（例えば，電源電圧）を供給する書き込みドライバとして動作する」（段落【００１０】）ところ，当該ロードされるデータが，列ゲート回路１６０を通じてページバッファ回路１３０に伝達されることは明らかである。
　また，「図６に示したように，ＮＭＯＳトランジスタ１２のゲートに印加されるＶＢＬｅ信号は所定の時間の間ハイに維持される一方，ＮＭＯＳトランジスタ１３のゲートに印加されるＶＢＬｏ信号は続けてハイに維持される。これは選択されなかったビットラインＢＬｏが読み出し動作の間では，接地電圧ＧＮＤを有することを意味する」（段落【００２２】）との記載から，読み出し動作においては，選択されなかったビットラインについては，電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒとの間に接続されるＮＭＯＳトランジスタがターンオンで維持され，選択されたビットラインについては，電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒとの間に接続されるＮＭＯＳトランジスタはターンオフされることがわかる。
　
　以上を総合すると，引用例には，以下の発明が記載されているものと認められる。（以下「引用発明」という。）
　
「ＮＡＮＤフラッシュメモリ装置１００であって，
メモリセルアレイ１１０のビットラインＢＬｅ，ＢＬｏが，ビットライン選択及びバイアス回路１２０に連結され，
　ビットライン選択及びバイアス回路１２０はビットラインＢＬｅ，ＢＬｏのうちいずれか一つを選択し，選択されたビットラインをページバッファ回路１３０に電気的に連結するものであって，
　ビットライン選択及びバイアス回路１２０は四つのＮＭＯＳトランジスタ１０〜１３を含み，
　ＮＭＯＳトランジスタ１０はビットラインＢＬｅとページバッファ回路１３０との間に連結され，制御信号ＢＬ＿ＳＨＵＴＯＦＦ＿ｅによって制御され，
　ＮＭＯＳトランジスタ１１はビットラインＢＬｏとページバッファ回路１３０との間に連結され，制御信号ＢＬ＿ＳＨＵＴＯＦＦ＿ｏによって制御され，
　ＮＭＯＳトランジスタ１２はビットラインＢＬｅと電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒとの間に連結され，制御信号ＶＢＬｅによって制御され，
　ＮＭＯＳトランジスタ１３はビットラインＢＬｏと電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒとの間に連結され，制御信号ＶＢＬｏによって制御されるものであり，
　ビットライン選択及びバイアス回路１２０によって選択されるビットラインはページバッファ回路１３０の感知ノードＳＯに連結され，さらに，ページバッファ回路１３０は列ゲート回路１６０に接続され，
　ページバッファ回路１３０は，読み出し動作時に，選択されたビットラインを通じてメモリセルのデータを感知し，ページバッファ回路１３０内のラッチＬＡＴによって当該データを保持し，書き込み動作時に，列ゲート回路１６０を通じてページバッファ回路１３０に伝達されロードされたデータに従って前記選択されたビットラインにプログラム電圧（例えば，接地電圧）またはプログラム禁止電圧（例えば，電源電圧）を供給する書き込みドライバとして動作するものであり，
　読み出し動作は，ビットラインプリチャージ区間，ビットラインディベロップ区間，及び感知区間に分けられて，
　ＮＭＯＳトランジスタ１２及び１３は，読み出し動作においては，選択されなかったビットラインについては，電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒとの間に接続されるＮＭＯＳトランジスタがターンオンで維持され，選択されたビットラインについては，電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒとの間に接続されるＮＭＯＳトランジスタはターンオフされるものであり，
　前記ビットラインプリチャージ区間では，ＮＭＯＳトランジスタ１０または１１のゲート電圧が電源電圧Ｖｄｄより高いので，選択されたビットラインは短時間で相対的に高い電圧にプリチャージされ，
　感知され，ページバッファ回路１３０内のラッチＬＡＴによって保持されたデータは，最終的に，列ゲート回路１６０を通じてデータラインＤＬに伝達されることを特徴とする，
ＮＡＮＤフラッシュメモリ装置１００。」
　
（３）対比
　本願補正発明と引用発明とを比較する。
　
・引用発明の「メモリセルアレイ１１０のビットラインＢＬｅ，ＢＬｏ」は，ともに共通の「ビットライン選択及びバイアス回路１２０に連結され」るものであり，グループとしてとらえることができるから，本願補正発明の「４本のビットラインを含むビットライングループ」とは，「複数ビットラインを含むビットライングループ」である点で一致する。
　
・引用発明は「ビットライン選択及びバイアス回路１２０は四つのＮＭＯＳトランジスタ１０〜１３を含」むところ，このうち「ＮＭＯＳトランジスタ１２はビットラインＢＬｅと電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒとの間に連結され，制御信号ＶＢＬｅによって制御され，」「ＮＭＯＳトランジスタ１３はビットラインＢＬｏと電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒとの間に連結され，制御信号ＶＢＬｏによって制御されるもの」と，本願補正発明の「ビットライン制御信号に応答して４本のビットラインそれぞれにビットライン電圧を印加するための４個のスイッチを含む第１選択スイッチグループ」とは，「ビットライン制御信号に応答して複数のビットラインそれぞれにビットライン電圧を印加するための複数のスイッチを含む第１選択スイッチグループ」である点で一致する。
　
・引用発明の「ビットライン選択及びバイアス回路１２０はビットラインＢＬｅ，ＢＬｏのうちいずれか一つを選択し，選択されたビットラインをページバッファ回路１３０に電気的に連結するものであ」るところ，「ビットライン選択及びバイアス回路１２０によって選択されるビットラインはページバッファ回路１３０の感知ノードＳＯに連結され」るものである。したがって，引用発明は「ビットライン選択及びバイアス回路１２０は四つのＮＭＯＳトランジスタ１０〜１３を含」むところ，このうち「ＮＭＯＳトランジスタ１０はビットラインＢＬｅとページバッファ回路１３０との間に連結され，制御信号ＢＬ＿ＳＨＵＴＯＦＦ＿ｅによって制御され，　ＮＭＯＳトランジスタ１１はビットラインＢＬｏとページバッファ回路１３０との間に連結され，制御信号ＢＬ＿ＳＨＵＴＯＦＦ＿ｏによって制御され」るものと，本願補正発明の「ビットライン選択信号に応答して前記４本のビットラインそれぞれを前記センシングノードにそれぞれ連結するための４個のスイッチを含む第２選択スイッチグループ」とは，「ビットライン選択信号に応答して前記複数のビットラインそれぞれを前記センシングノードにそれぞれ連結するための複数のスイッチを含む第２選択スイッチグループ」である点で一致する。
　
・引用発明の「列ゲート回路１６０」は，本願補正発明の「Ｙゲート回路」に相当する。
　
・引用発明においては，「ページバッファ回路１３０」は，「ビットライン選択及びバイアス回路１２０」の出力である「感知ノードＳＯ」と，「列ゲート回路１６０」の間に連結されていることが明らかである。また，「ページバッファ回路１３０は，読み出し動作時に，選択されたビットラインを通じてメモリセルのデータを感知し，ページバッファ回路１３０内のラッチＬＡＴによって当該データを保持し，書き込み動作時に，列ゲート回路１６０を通じてページバッファ回路１３０に伝達されロードされたデータに従って前記選択されたビットラインにプログラム電圧（例えば，接地電圧）またはプログラム禁止電圧（例えば，電源電圧）を供給する書き込みドライバとして動作するものであ」り，また，「感知され，ページバッファ回路１３０内のラッチＬＡＴによって保持されたデータは，最終的に，列ゲート回路１６０を通じてデータラインＤＬに伝達される」から，引用発明の当該構成と，本願補正発明の「前記センシングノードと，Ｙ−ゲート回路間に連結され，制御信号に応答して前記４本のビットラインの中で選択される一つのビットラインに連結されたメモリセルに対する読み出し動作またはプログラム動作を行うページバッファを含み，　前記ページバッファは，前記読み出し動作の際に選択された前記ビットラインから受信される読み出しデータに対応するセンシングデータを格納し，その格納されたセンシングデータを前記Ｙゲート回路に出力し，前記プログラム動作の際に前記Ｙゲート回路から受信されるプログラムデータを格納し，その格納されたプログラムデータを前記選択されたビットラインに出力し」，という構成とは，「前記センシングノードと，Ｙ−ゲート回路間に連結され，制御信号に応答して前記複数のビットラインの中で選択される一つのビットラインに連結されたメモリセルに対する読み出し動作またはプログラム動作を行うページバッファを含み，　前記ページバッファは，前記読み出し動作の際に選択された前記ビットラインから受信される読み出しデータに対応するセンシングデータを格納し，その格納されたセンシングデータを前記Ｙゲート回路に出力し，前記プログラム動作の際に前記Ｙゲート回路から受信されるプログラムデータを格納し，その格納されたプログラムデータを前記選択されたビットラインに出力」する点で一致する。
　
・引用発明の「ページバッファ回路１３０」は「ＮＡＮＤフラッシュメモリ装置１００」を構成するから，本願補正発明の「フラッシュメモリ装置のページバッファ回路」に相当する。
　
　以上から，引用発明と本願補正発明とは，
「複数のビットラインを含むビットライングループと，
　ビットライン制御信号に応答して複数のビットラインそれぞれにビットライン電圧を印加するための複数のスイッチを含む第１選択スイッチグループと，
　前記複数のビットラインに連結されるセンシングノードと，
　ビットライン選択信号に応答して前記複数のビットラインそれぞれを前記センシングノードにそれぞれ連結するための複数のスイッチを含む第２選択スイッチグループと，
　前記センシングノードと，Ｙ−ゲート回路間に連結され，制御信号に応答して前記複数のビットラインの中で選択される一つのビットラインに連結されたメモリセルに対する読み出し動作またはプログラム動作を行うページバッファを含み，
　前記ページバッファは，前記読み出し動作の際に選択された前記ビットラインから受信される読み出しデータに対応するセンシングデータを格納し，その格納されたセンシングデータを前記Ｙゲート回路に出力し，前記プログラム動作の際に前記Ｙゲート回路から受信されるプログラムデータを格納し，その格納されたプログラムデータを前記選択されたビットラインに出力することを特徴とするフラッシュメモリ装置のページバッファ回路。」
である点で一致する。
　
　一方，両者は，以下の各点で相違する。
《相違点１》
　本願補正発明においては，「４本のビットラインを含むビットライングループ」を備え，それに伴い，「４個のスイッチを含む第１選択スイッチグループ」及び「４個のスイッチを含む第２選択スイッチグループ」を備えるのに対し，引用発明は「ビットラインＢＬｅ，ＢＬｏ」の２本ビットラインを備えるものであり，「４本のビットライン」を備えるものではなく，また，それに伴い，「４個のスイッチを含む第１選択スイッチグループ」及び「４個のスイッチを含む第２選択スイッチグループ」に対応する構成も備えない点。
　
《相違点２》
　本願補正発明においては，「前記第１選択スイッチグループで前記ビットライン制御信号に応答して４個のスイッチのうち一つのみターンオフされ，残りのスイッチはターンオンされる」構成を備えるが，引用発明においては，「ＮＭＯＳトランジスタ１２及び１３に関して，読み出し動作においては，選択されなかったビットラインについては，電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒとの間に接続されるＮＭＯＳトランジスタがターンオンで維持され，選択されたビットラインについては，電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒとの間に接続されるＮＭＯＳトランジスタはターンオフされるものであ」る構成を備えるものの，本願補正発明に係る前記構成は備えない点。
　
（４）判断
　上記各相違点について検討する。
《相違点１について》
　半導体メモリ装置において，メモリセルに記憶されたデータを読み出す回路に対して，ビットラインを選択する回路を介して２本よりも多い複数のビットラインを接続することは，以下の周知例１及び２にも示されているように，従来より周知の技術である。
　
周知例１：　特開２００１−２６６５８５号公報
　本願の優先権主張の日前に日本国内において頒布された特開２００１−２６６５８５号公報（以下「周知例１」という。）には，図１，４とともに，以下の記載がある。
・「【０００５】図４に従来のＭＲＯＭの回路構成を示す。図４のＭＲＯＭ回路のメモリセル群は，８個のメモリセルトランジスタからなる各２列のＮＡＮＤ型セルのアレイ状の配列からなり，そのドレイン側のセレクタトランジスタを介して，ビット線ＢＬ１〜ＢＬ８に接続され，そのソース側のセレクタトランジスタを介して接地される。
【０００６】
ビット線ＢＬ１〜ＢＬ８は，各ビット線に接続されたカラムライントランジスタＴＣＬ０〜ＴＣＬ７を介して前記ビット線ＢＬ１〜ＢＬ８に共通なプリビット線ＰＲＥＢＩＴに接続される
【０００７】図４に示す従来のＭＲＯＭ回路におけるＲＯＭデータの
読み出し部は，前記プリチャージトランジスタＴＰＲ及びその動作を制御する２入力のＮＡＮＤゲートと，前記ビット線ＢＬ１乃至ＢＬ７に接続されるプリビット線ＰＲＥＢＩＴに読み出されたＲＯＭデータを入力するクロックドインバータＣ２ＩＮＶと，その出力ＲＯＭＩＮＶをラッチするラッチ回路“ＬＤ”と，その出力ＲＯＭＯ７を読み出しデータとして例えば７番目のメモリバスＭＢＵＳ７に出力するクロックドバッファから構成される
・「【００３４】
【発明の実施の形態】以下，図面を参照して本発明の実施の形態を詳細に説明する。図１は，本発明の一実施形態に係るＭＲＯＭの回路構成の一例を示す図である。図４に示す従来のＭＲＯＭとの回路構成上の主な相異点は，ＲＯＭデータの読み出し部に設けられたデータ“１”のホールド回路からなるＡ部と，カラムライントランジスタとメモリセル群との間に設けられた非選択のビット線をスタティックに“０”に固定するディスチャージトランジスタからなるＢ部と，このディスチャージトランジスタを制御する機能を備えたデコード回路２Ａ（カラムデコーダ）を有することである。」
　
周知例２：　特開昭６３−１９７０９９号公報
　本願の優先権主張の日前に日本国内において頒布された特開昭６３−１９７０９９号公報（以下「周知例２」という。）には，第１図とともに，以下の記載がある。
・「第１図には，本発明に係るマスクＲＯＭの一実施例が示されている。
この実施例のメモリセルアレイＭ−ＡＲＹは，各々が一つのメモリセルを構成するＭＯＳトランジスタＭＣがｍ個直列に接続されたメモリセル列が複数偏集まって構成されている。そして，各メモリセル列の一端は回路の接地点に接続され，他端はカラムスイッチＱｙを介してセンスアンプＳＡに接続されている。しかも，
センスアンプＳＡは，ｎ個のメモリセル列に対して共通に設けられており，列デコーダＣ−ＤＥＣによって択一的に導通状態にされるカラムスイッチＱｙによりｎ個のメモリセル列のうち一つが選択的にセンスアンプＳＡに接続されるようになっている
　
　ところで，前記第２　４（２）ウに摘記したとおり，引用例においては「
説明の便宜上，図１には二つのビットラインＢＬｅ，ＢＬｏ
　それゆえ，引用発明において，上記周知技術も勘案して，４本のビットラインから選択したビットラインをビットライン選択及びバイアス回路１２０を介してページバッファ回路１３０に接続するようにし，これに伴い，各ビットラインと電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒとの間に連結されるＮＭＯＳトランジスタを４個設け，さらに，各ビットラインとページバッファ回路１３０との間に連結されるＮＭＯＳトランジスタを４個設けることにより，相違点１に係る，「４本のビットラインを含むビットライングループ」，「４個のスイッチを含む第１選択スイッチグループ」及び「４個のスイッチを含む第２選択スイッチグループ」を備えるようにすることは，当業者が適宜になし得たことである。
　そして，より多くのビットラインから選択したビットラインをビットライン選択及びバイアス回路１２０を介してページバッファ回路１３０に接続することにより，「ＮＡＮＤフラッシュメモリ装置１００」におけるページバッファ回路の数が減少し，回路間の干渉等の影響が少なくなることは，当業者に明らかなことである。
　よって，相違点１は，当業者が適宜になし得た範囲に含まれる程度のものである。
　
《相違点２について》
　上記《相違点１について》において述べたとおり，引用発明において「４本のビットラインを含むビットライングループ」を備え，それに伴い，各ビットラインＢＬｅと電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒとの間に連結されるＮＭＯＳトランジスタを４個設けて「４個のスイッチを含む第１選択スイッチグループ」を備えることは，当業者が適宜になし得たことである。ここで，引用発明においては，「ＮＭＯＳトランジスタ１２及び１３に関して，読み出し動作においては，選択されなかったビットラインについては，電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒとの間に接続されるＮＭＯＳトランジスタがターンオンで維持され，選択されたビットラインについては，電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒとの間に接続されるＮＭＯＳトランジスタはターンオフされるものであ」るから，上記のとおり，各ビットラインＢＬｅと電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒとの間に連結されるＮＭＯＳトランジスタを４個設けたときにおいても，「読み出し動作においては，選択されなかったビットラインについては，電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒとの間に接続されるＮＭＯＳトランジスタがターンオンで維持され，選択されたビットラインについては，電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒとの間に接続されるＮＭＯＳトランジスタはターンオフされる」ことにより，相違点２に係る，「前記第１選択スイッチグループで前記ビットライン制御信号に応答して４個のスイッチのうち一つのみターンオフされ，残りのスイッチはターンオンされる」構成を備えることは当然になされることといえる。
　よって，相違点２は，相違点１に係る構成を備えることに伴い，当業者が当然になし得たことである。
　
（５）小括
　以上のとおり，本願補正発明は，周知技術を勘案して，引用発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　よって，本願補正発明は，特許出願の際独立して特許を受けることができない。
　
５　むすび
　したがって，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　平成２４年６月２６日にされた手続補正は，上記のとおり却下されたので，本願の請求項１に係る発明は，平成２３年７月１２日にされた手続補正により補正された明細書，特許請求の範囲及び図面の記載から見て，その請求項１に記載された事項により特定される以下のとおりのものである。（以下「本願発明」という。）
　
「【請求項１】
　４本のビットラインを含むビットライングループと，
　ビットライン制御信号に応答して４本のビットラインそれぞれにビットライン電圧を印加するための４個のスイッチを含む第１選択スイッチグループと，
　各ビットライングループに連結されるセンシングノードと，
　ビットライン選択信号に応答して前記４本のビットラインそれぞれを前記センシングノードにそれぞれ連結するための４個のスイッチを含む第２選択スイッチグループと，
　前記各ビットライングループと，Ｙ−ゲート回路間に連結され，制御信号に応答して前記４本のビットラインの中で選択される一つのビットラインに連結されたメモリセルに対する読み出し動作またはプログラム動作を行うページバッファを含み，
　前記複数のページバッファそれぞれは，前記読み出し動作の際に前記設定された数のビットラインのいずれか１本から受信される読み出しデータに対応するセンシングデータを格納し，その格納されたセンシングデータを前記Ｙゲート回路に出力し，前記プログラム動作の際に前記Ｙゲート回路から受信されるプログラムデータを格納し，その格納されたプログラムデータを前記設定された数のビットラインのいずれか１本に出力することを特徴とするフラッシュメモリ装置のページバッファ回路。」
　
２　刊行物に記載された発明
　原査定の拒絶の理由に引用され，本願の優先権主張の日前に日本国内において頒布された刊行物である，特開２００３−２５７１９３号公報（引用例）には，前記第２の４「（２）刊行物に記載された発明」に記載したとおりの事項及び発明（引用発明）が記載されているものと認められる。
　
３　対比・判断
　前記第２「１　本件補正の内容」〜第２「３　補正の目的の適否及び新規事項の追加の有無についての検討」において記したように，本願補正発明は，本件補正前の請求項１の「センシングノード」に「連結される」ものについて，補正前の「各ビットライングループ」を，補正後の「前記４本のビットライン」として技術的に限定し，また，本件補正前の請求項１の「ページバッファ」が連結される箇所について，補正前の「前記各ビットライングループと，Ｙ−ゲート回路間」を，補正後の「前記センシングノードと，Ｙ−ゲート回路間」とし，さらに，本件補正前の請求項１の「第１選択スイッチグループ」について，「前記ビットライン制御信号に応答して４個のスイッチのうち一つのみターンオフされ，残りのスイッチはターンオンされること」として，その動作を技術的に限定したものである。言い換えると，本願発明は，本願補正発明から前記各限定を除いたものである。
　そうすると，本願発明の構成要件をすべて含み，これをより限定したものである本願補正発明が，前記第２　４「（３）対比」〜第２　４「（５）小括」において検討したとおり，周知技術を勘案して，引用発明に基づいて，当業者が容易に発明をすることができたものであるから，本願発明も同様の理由により，当業者が容易に発明をすることができたものである。
　よって，本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
第４　むすび
　以上のとおりであるから，本願は，他の請求項に係る発明について検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。