(57)【要約】半導体集積回路は、不揮発性メモリと前記不揮発性メモリの記憶情報を利用して論理演算処理を行なうロジック回路とを１個の半導体基板に有する。不揮発性メモリは、ビット線（ｂｌ，ｂｌｂ）、ワード線（ｗｌ＿ｎ）、及びメモリセル（２０）を有する。メモリセルは、ゲート電極がワード線に接続されたＭＯＳトランジスタ（Ｍ１，Ｍ２）を有し、前記ＭＯＳトランジスタの一方のソース・ドレイン電極がソース線（ｃｓ）に接続された状態又はフローティングにされた状態に応じて情報記憶が行われている。前記メモリセルに対するアクセス動作の所定期間以外ではメモリセルを構成する前記ＭＯＳトランジスタのソース・ドレイン電極間の電位差をゼロとするから、スタンバイ時にメモリセルにはサブスレッショルドリーク電流が流れない。アクセス動作の所定期間では前記ＭＯＳトランジスタのソース・ドレイン電極間に電位差を形成するから、ワード線選択によるビット線電位の変化が可能になる。
2003071553.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリと前記不揮発性メモリの記憶情報を利用して論理演算処理を行なうロジック回路とを１個の半導体基板に有する半導体集積回路であって、
前記不揮発性メモリは、ビット線、ワード線、及びメモリセルを有し、
前記メモリセルはゲート電極がワード線に接続されたＭＯＳトランジスタを有し、前記ＭＯＳトランジスタの一方のソース・ドレイン電極が電流経路に接続された状態又はフローティングにされた状態に応じて情報記憶が行われており、
前記メモリセルに対するアクセス動作の所定期間で前記ＭＯＳトランジスタのソース・ドレイン電極間に電位差を形成し、前記所定期間以外では前記ＭＯＳトランジスタのソース・ドレイン電極間の電位差をゼロとする制御回路を有することを特徴とする半導体集積回路。
【請求項２】
前記ＭＯＳトランジスタのソース・ドレイン電極間に電位差を形成するタイミングはワード線選択タイミングと同時又はそれ以降であることを特徴とする請求の範囲第１項記載の半導体集積回路。
【請求項３】
前記不揮発性メモリとロジック回路は共通の電源電圧を動作電源電圧とすることを特徴とする請求の範囲第１項記載の半導体集積回路。
【請求項４】
前記電流経路への接続状態又はフローティング状態は、ビット線と反対側の一方のソース・ドレイン電極が所定の信号線に接続することの有無により決定されることを特徴とする請求の範囲第１項記載の半導体集積回路。
【請求項５】
前記ビット線に沿って配置される複数のメモリセルの夫々に含まれるＭＯＳトランジスタは、共通ウェルに形成され、オフ電位がゲート電極に与えられるダミーＭＯＳトランジスタで電気的に分離されることを特徴とする請求の範囲第１項又は第４項記載の半導体集積回路。
【請求項６】
１個のメモリセルは２個のＭＯＳトランジスタを有し、２個のＭＯＳトランジスタの他方のソース・ドレイン電極は相補ビット線を成す別々のビット線に接続され、２個のＭＯＳトランジスタのゲート電極は共通のワード線に接続されることを特徴とする請求の範囲第４項記載の半導体集積回路。
【請求項７】
１個のメモリセルは２個のＭＯＳトランジスタを有し、２個のＭＯＳトランジスタの他方のソース・ドレイン電極は相補ビット線を成す別々のビット線に接続され、２個のＭＯＳトランジスタのゲート電極は共通のワード線に接続されることを特徴とする請求の範囲第５項記載の半導体集積回路。
【請求項８】
前記相補ビット線の電位差を増幅するアンプを有することを特徴とする請求の範囲第６項記載の半導体集積回路。
【請求項９】
前記相補ビット線の電位差を増幅するアンプを有することを特徴とする請求の範囲第７項記載の半導体集積回路。
【請求項１０】
不揮発性メモリと前記不揮発性メモリの記憶情報を利用して論理演算処理を行なうロジック回路とを１個の半導体基板に有する半導体集積回路であって、
前記不揮発性メモリは、メモリセル、ワード線、相補ビット線、及び前記相補ビット線に接続する差動アンプを有し、
前記メモリセルはゲート電極が夫々同じワード線に接続された一対のＭＯＳトランジスタを有し、夫々のＭＯＳトランジスタの一方のソース・ドレイン電極は相補ビット線の対応するビット線に別々に接続され、一方のＭＯＳトランジスタの他方のソース・ドレイン電極は所定の電圧が与えられる電圧信号線に接続され、他方のＭＯＳトランジスタの他方のソース・ドレイン電極はフローティング状態にされることを特徴とする半導体集積回路。
【請求項１１】
前記不揮発性メモリとロジック回路は共通の電源電圧を動作電源電圧とすることを特徴とする請求の範囲第１０項記載の半導体集積回路。
【請求項１２】
不揮発性メモリと前記不揮発性メモリの記憶情報を利用して論理演算処理を行なうロジック回路とを１個の半導体基板に有する半導体集積回路であって、
前記不揮発性メモリは、メモリセル、ワード線、相補ビット線、及び前記相補ビット線に接続する差動アンプを有し、
前記メモリセルはゲート電極が夫々同じワード線に接続された一対のＭＯＳトランジスタを有し、一方のＭＯＳトランジスタのソース・ドレイン電極はビット線と所定の電圧が与えられる電圧信号線に接続され、他方のＭＯＳトランジスタのソース・ドレイン電極はビット線又は前記電圧信号線に対してフローティング状態にされ、
前記電圧信号線には、前記メモリセルに対するアクセス動作の所定期間で前記ビット線との間に電位差を形成する電圧が印加され、前記所定期間以外では前記ビット線との間の電位差をゼロとする電圧が印加されることを特徴とする半導体集積回路。
【請求項１３】
前記不揮発性メモリとロジック回路は共通の電源電圧を動作電源電圧とすることを特徴とする請求の範囲第１２項記載の半導体集積回路。
【請求項１４】
前記アクセス動作の所定期間以外において前記電圧信号線及び相補ビット線は電源電圧にされ、前記所定期間において前記電圧信号線は回路の接地電圧にディスチャージされることを特徴とする請求の範囲第１２項記載の半導体集積回路。
【請求項１５】
前記所定期間において前記電圧信号を回路の接地電圧にディスチャージするタイミングはワード線によるメモリセルの選択タイミングと同時又はそれよりも遅いことを特徴とする請求の範囲第１４項記載の半導体集積回路。
【請求項１６】
不揮発性メモリと前記不揮発性メモリの記憶情報を利用して論理演算処理を行なうロジック回路とを１個の半導体基板に有する半導体集積回路であって、
前記不揮発性メモリとロジック回路は共通の電源電圧を動作電源電圧とし、
前記不揮発性メモリは、メモリセル、ワード線、相補ビット線、及び前記相補ビット線に接続する差動アンプを有し、
前記メモリセルはゲート電極が夫々同じワード線に接続された一対のＭＯＳトランジスタを有し、一方のＭＯＳトランジスタのソース・ドレイン電極はビット線と所定の電圧が与えられる電圧信号線に接続され、他方のＭＯＳトランジスタのソース・ドレイン電極はビット線又は前記電圧信号線に対してフローティング状態にされ、
前記ビット線に沿って配置される複数のメモリセルの夫々に含まれる前記ＭＯＳトランジスタは共通ウェルに形成され、それらＭＯＳトランジスタはオフ電位がゲート電極に与えられるダミーＭＯＳトランジスタで電気的に分離されることを特徴とする半導体集積回路。
【請求項１７】
不揮発性メモリと前記不揮発性メモリの記憶情報を利用して論理演算処理を行なうロジック回路とを１個の半導体基板に有する半導体集積回路であって、
前記不揮発性メモリとロジック回路は共通の電源電圧を動作電源電圧とし、
前記不揮発性メモリは、ビット線、ワード線、及びメモリセルを有し、
前記メモリセルはゲート電極がワード線に接続されたＭＯＳトランジスタを有し、前記ＭＯＳトランジスタの一方のソース・ドレイン電極が電流経路に接続された状態又はフローティングにされた状態に応じて情報記憶が行われており、
前記電流経路への接続状態又はフローティング状態は、ビット線と反対側の一方のソース・ドレイン電極が所定の信号線に接続することの有無により決定され、
前記ビット線に沿って配置される複数のメモリセルの夫々に含まれるＭＯＳトランジスタは、共通ウェルに形成され、オフ電位がゲート電極に与えられるダミーＭＯＳトランジスタで電気的に分離されることを特徴とする半導体集積回路。
【請求項１８】
不揮発性メモリを有する半導体集積回路であって、
前記不揮発性メモリは、相補ビット線と、ワード線と、前記相補ビット線と前記ワード線に接続されたメモリセルと、前記相補ビット線に接続された差動アンプと、を含み、
前記メモリセルは、前記相補ビット線のうちの一方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第１ＭＯＳトランジスタと、前記相補ビット線のうちの他方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第２ＭＯＳトランジスタとを含み、
前記第１ＭＯＳトランジスタの他方のソース・ドレイン電極は所定の電圧が与えられる電圧信号線に接続され、
前記第２ＭＯＳトランジスタの他方のソース・ドレイン電極はフローティング状態にされることを特徴とする半導体集積回路。
【請求項１９】
不揮発性メモリを有する半導体集積回路であって、
前記不揮発性メモリは、相補ビット線と、ワード線と、前記相補ビット線と前記ワード線に接続されたメモリセルと、前記相補ビット線に接続された差動アンプと、を含み、
前記メモリセルは、前記相補ビット線のうちの一方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第１ＭＯＳトランジスタと、前記相補ビット線のうちの他方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第２ＭＯＳトランジスタとを含み、
前記第１ＭＯＳトランジスタの他方のソース・ドレイン電極は所定の電圧が与えられる電圧信号線に接続され、
前記電圧信号線には、メモリセルのアクセス動作の所定期間以外において一方のソース・ドレイン電極との間の電位差をゼロにするための電圧が印加されることを特徴とする半導体集積回路。
【請求項２０】
前記メモリセルのアクセス動作の所定期間以外において前記電圧信号線とビット線は電源電圧にされることを特徴とする請求の範囲第１９項記載の半導体集積回路。
【請求項２１】
前記メモリセルのアクセス動作の所定期間において前記電圧信号線は回路の接地電圧にディスチャージされることを特徴とする請求の範囲第１９項記載の半導体集積回路。
【請求項２２】
前記所定期間において前記電圧信号を回路の接地電圧にディスチャージするタイミングはワード線によるメモリセルの選択タイミングと同時又はそれよりも遅いことを特徴とする請求の範囲第２１項記載の半導体集積回路。
【請求項２３】
不揮発性メモリを有する半導体集積回路であって、
前記不揮発性メモリは、相補ビット線と、ワード線と、前記相補ビット線と前記ワード線に接続されたメモリセルと、前記相補ビット線に接続された差動アンプと、を含み、
前記メモリセルは、前記相補ビット線のうちの一方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第１ＭＯＳトランジスタと、前記相補ビット線のうちの他方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第２ＭＯＳトランジスタとを含み、
個々のメモリセルにおいて前記第１ＭＯＳトランジスタ又は第２ＭＯＳトランジスタの何れか一方のトランジスタの他方のソース・ドレイン電極は所定の電圧が与えられる電圧信号線に接続され、
ビット線を共有して隣接する第１ＭＯＳトランジスタの夫々の他方のソース・ドレイン電極の間に第３トランジスタが形成され、第３トランジスタはオフ状態に制御されることを特徴とする半導体集積回路。
【請求項２４】
不揮発性メモリを有する半導体集積回路であって、
前記不揮発性メモリは、相補ビット線と、第１ワード線と、第２ワード線と、前記相補ビット線と前記第１ワード線に接続された第１メモリセルと、前記相補ビット線と前記第２ワード線に接続された第２メモリセルと、前記相補ビット線に接続された差動アンプと、を含み、
前記第１メモリセルは、所定の電圧が与えられる電圧信号線と前記相補ビット線のうちの一方のビット線との間に接続されるソース・ドレイン経路と前記第１ワード線に接続されたゲート電極とを有する第１ＭＯＳトランジスタと、その一方がフローティングとされるソース・ドレイン電極と前記第１ワード線に接続されたゲート電極とを有する第２ＭＯＳトランジスタとを含み、
前記第２メモリセルは、前記電圧信号線と前記相補ビット線のうちの前記一方のビット線との間に接続されるソース・ドレイン経路と前記第２ワード線に接続されたゲート電極とを有する第３ＭＯＳトランジスタと、その一方がフローティングとされるソース・ドレイン電極と前記第２ワード線に接続されたゲート電極とを有する第４ＭＯＳトランジスタとを含み、
前記第１ＭＯＳトランジスタのソース・ドレイン電極の一方と前記第３ＭＯＳトランジスタのトランジスタのソース・ドレイン電極の一方とに接続されたソース・ドレイン電極を有しオフ状態に制御される第５トランジスタを含み、
前記第２ＭＯＳトランジスタのソース・ドレイン電極の一方と前記第４ＭＯＳトランジスタのトランジスタのソース・ドレイン電極の一方とに接続されたソース・ドレイン電極を有しオフ状態に制御される第６トランジスタを含むことを特徴とする半導体集積回路。
【請求項２５】
前記第２ＭＯＳトランジスタの前記ソース・ドレイン電極の他方は前記相補ビット線の他方に接続され、
前記第４ＭＯＳトランジスタの前記ソース・ドレイン電極の他方は前記相補ビット線の他方に接続される請求の範囲第２４項記載の半導体集積回路。
【請求項２６】
前記電圧信号線には、前記不揮発性メモリのアクセス動作の所定期間以外において前記第１及び第３ＭＯＳトランジスタのソース・ドレイン電極間の電位差を実質的にゼロにするための電圧が印加されることを特徴とする請求の範囲第２５項記載の半導体集積回路。
【請求項２７】
前記不揮発性メモリのアクセス動作の第１期間において前記第１ＭＯＳトランジスタのソース・ドレイン電極間の電位差及び前記第３ＭＯＳトランジスタのソース・ドレイン電極間の電位差を実質的にゼロにし、前記不揮発性メモリのアクセス動作の第２期間において前記第１ＭＯＳトランジスタのソース・ドレイン電極間及び前記第３ＭＯＳトランジスタのソース・ドレイン電極間に所定の電位差を与える回路を含むことを特徴とする請求の範囲第２５項記載の半導体集積回路。
【請求項２８】
前記不揮発性メモリのアクセス動作の第１期間において前記第１ＭＯＳトランジスタのソース・ドレイン電極間の電位差及び前記第３ＭＯＳトランジスタのソース・ドレイン電極間の電位差を実質的にゼロにし、前記不揮発性メモリのアクセス動作の第２期間において前記第１ＭＯＳトランジスタのソース・ドレイン電極間及び前記第３ＭＯＳトランジスタのソース・ドレイン電極間に所定の電位差を与える回路を含むことを特徴とする請求の範囲第２４項記載の半導体集積回路。
【請求項２９】
不揮発性メモリを有する半導体集積回路であって、
前記不揮発性メモリは、ビット線と、第１ワード線と、第２ワード線と、前記ビット線と前記第１ワード線に接続された第１メモリセルと、前記ビット線と前記第２ワード線に接続された第２メモリセルと、前記ビット線に接続されたアンプと、を含み、
前記第１メモリセルは、所定の電圧が与えられる電圧信号線と前記ビット線とに接続されるソース・ドレイン電極と前記第１ワード線に接続されたゲート電極とを有する第１ＭＯＳトランジスタを含み、
前記第２メモリセルは、その一方がフローティングとされその他方が前記ビット線に接続されるソース・ドレイン電極と前記第２ワード線に接続されたゲート電極とを有する第２ＭＯＳトランジスタを含み、
前記不揮発性メモリのアクセス動作の第１期間において前記第１ＭＯＳトランジスタのソース・ドレイン電極間の電位差を実質的にゼロにし、前記不揮発性メモリのアクセス動作の第２期間において前記第１ＭＯＳトランジスタのソース・ドレイン電極間に所定の電位差を与える回路を含むことを特徴とする半導体集積回路。
【請求項３０】
前記第１ＭＯＳトランジスタのソース・ドレイン電極の一方と前記第２ＭＯＳトランジスタのトランジスタのソース・ドレイン電極の一方とに接続されたソース・ドレイン電極を有しオフ状態に制御される第３トランジスタを含むことを特徴とする請求の範囲第２９項記載の半導体集積回路。
【請求項３１】
不揮発性メモリを有する半導体集積回路であって、
前記不揮発性メモリは、ビット線と、第１ワード線と、第２ワード線と、前記ビット線と前記第１ワード線に接続された第１メモリセルと、前記ビット線と前記第２ワード線に接続された第２メモリセルと、前記ビット線に接続されたアンプと、を含み、
前記第１メモリセルは、所定の電圧が与えられる電圧信号線と前記ビット線とに接続されるソース・ドレイン電極と前記第１ワード線に接続されたゲート電極とを有する第１ＭＯＳトランジスタを含み、
前記第２メモリセルは、その一方がフローティングとされその他方が前記ビット線に接続されるソース・ドレイン電極と前記第２ワード線に接続されたゲート電極とを有する第２ＭＯＳトランジスタを含み、
前記第１ＭＯＳトランジスタのソース・ドレイン電極の一方と前記第２ＭＯＳトランジスタのトランジスタのソース・ドレイン電極の一方とに接続されたソース・ドレイン電極を有しオフ状態に制御される第３トランジスタを含むことを特徴とする半導体集積回路。
【発明の詳細な説明】
技術分野
本発明は、不揮発性メモリを有する半導体集積回路、特にその不揮発性メモリの高速化と低消費電力化のための改良に関し、例えばマイクロコンピュータもしくはシステムＬＳＩ等に適用して有効な技術に関する。
背景技術
特開平１−１００７９７号、特開平２−１４４９５号、特開平１０−３２０９９３号の各公報にはビット線間に２トランジスタ構成のメモリセルを設け、相補出力を相補ビット線に読み出すＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）について記載される。
特開平１０−６４２９２号公報には初期状態（スタンバイ状態）でビット線対を回路の接地電圧とするＲＯＭについて記載される。特開平１１−１６３８４号公報にはメモリセルトランジスタのソース電極を回路の接地電圧に接続し、メモリセルトランジスタのビット線にプルダウン回路を設けたマスクＲＯＭが記載される。
特開平７−７８４８９号公報にはメモリセルトランジスタとのコンタクト（ＲＯＭの目）をソース線との間で形成するマスクＲＯＭについて記載される。
特開２０００−０１２７０７公報には、記憶素子間のデータを隔離する為に記憶素子のドレイン間の（フィールド酸化膜）領域に、ゲート電極に記憶素子のソース電位（回路の接地電圧）を受けるＭＯＳ型半導体素子で構成して、記憶素子の高密度化を図ったＲＯＭについて記載がある。
本発明者は、ＲＯＭと前記ＲＯＭの記憶情報を利用するＣＰＵなどのロジック回路などを備えたマイクロコンピュータ又はシステムＬＳＩなどの半導体集積回路の性能について検討した。これによれば、上記半導体集積回路の動作性能を向上させるには、ＣＰＵの動作速度に見合うアクセス速度をＲＯＭに実現し、また、半導体集積回路全体で消費できる電力の多くをロジック回路に割当てられるようにＲＯＭを低消費電力化する、ということの有用性について見出した。また、ロジック回路の高速化と高集積化により動作電圧が低電圧化される傾向に有り、これに伴って、オンチップＲＯＭもロジック回路と同じ低電圧電源で動作させることがコスト面等から要求される。動作電源の低電圧化によりサブスレッショルドリーク電流による無駄な電力消費の増大が問題になる。そればかりではなく、メモリアクセス時に非選択の多くのメモリセルに流れるサブスレッショルドリーク電流とアクセス選択とされるメモリセルに流れる電流との区別が困難になる虞があり、メモリ動作、さらにはそれを利用するデータ処理動作の信頼性も失われてしまう。
本発明の目的は、オンチップの不揮発性メモリの動作電源が低電圧化されても、不揮発性メモリに対する読み出し動作の安定化、高速化、低消費電力を実現できる半導体集積回路を提供することにある。
本発明の別の目的は、オンチップのロジック回路と共にオンチップの不揮発性メモリの動作電源が低電圧化されても、ロジック回路の動作速度に見合うアクセス速度をＲＯＭに実現することができ、また、半導体集積回路全体で消費できる電力の多くをロジック回路に割当てられるようにＲＯＭを低消費電力化することができる半導体集積回路を提供することにある。
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。
発明の開示
〔１〕《サブスレッショルドリーク電流低減》本発明による半導体集積回路は、不揮発性メモリと前記不揮発性メモリの記憶情報を利用して論理演算処理を行なうロジック回路とを１個の半導体基板に有する。前記不揮発性メモリは、ビット線、ワード線、及びメモリセルを有する。前記メモリセルは、ゲート電極がワード線に接続されたＭＯＳトランジスタを有し、前記ＭＯＳトランジスタの一方のソース・ドレイン電極が電流経路に接続された状態又はフローティングにされた状態に応じて情報記憶が行われている。前記メモリセルに対するアクセス動作の所定期間で前記ＭＯＳトランジスタのソース・ドレイン電極間に電位差を形成し、前記所定期間以外では前記ＭＯＳトランジスタのソース・ドレイン電極間の電位差をゼロとする制御回路を有する。前記メモリセルに対するアクセス動作の所定期間以外ではメモリセルを構成する前記ＭＯＳトランジスタのソース・ドレイン電極間の電位差をゼロとするから、このときメモリセルにはサブスレッショルドリーク電流が流れない。アクセス動作の所定期間では前記ＭＯＳトランジスタのソース・ドレイン電極間に電位差を形成して、ワード線選択によるビット線電位の変化が可能になる。結果として、スタンバイ時にメモリアレイで消費される無駄な電力を低減でき、半導体集積回路の低消費電力に寄与する。
尚、本明細書においてＭＯＳトランジスタとは絶縁ゲート型の電界効果トランジスタを総称する。この種のトランジスタにおいてソース電極とドレイン電極はそこに印加される電圧の高低によって決まる相対的な概念であり、夫々を総称する場合にはソース・ドレイン電極と記す。
望ましい一つの態様として、前記ＭＯＳトランジスタのソース・ドレイン電極間に電位差を形成するタイミングを、ワード線選択タイミングと同時又はそれ以降とする。前記ＭＯＳトランジスタのソース・ドレイン電極間に電位差を形成すると、全てのメモリセルでＭＯＳトランジスタにサブスレッショルド電流が流れようとする。この場合に、前記電位差形成タイミングをワード線選択タイミングと同時又はそれ以降とすれば、電位差形成によって流れるサブスレッショルドリーク電流と選択メモリセルに流れる電流との差が比較的大きくなり、アクセス非選択の多数のメモリセルに流れるサブスレッショルドリーク電流とアクセス選択メモリセルに流れる情報電流との区別が困難になる虞を未然に防止することができる。このことが、半導体集積回路における不揮発性メモリのメモリ動作、さらにはそれを利用するロジック回路によるデータ処理動作の信頼性を保証する。
前記不揮発性メモリとロジック回路は、例えば共通の電源電圧を動作電源電圧とする。ロジック回路の高速化と素子の微細化により動作電源電圧が低電圧化されるとき、オンチップ不揮発性メモリもロジック回路と同じ低電圧電源で動作させることが要求される。これを考慮したとき、上記より、低電圧電源によって不揮発性メモリで顕在化されるサブスレッショルドリークによる無駄な電力消費が低減されるので、半導体集積回路全体で消費できる電力の多くをロジック回路に割当てることが可能になる。ロジック回路で消費可能な電力量という観点においてロジック回路の処理能力を向上させることが可能になる。例えば本発明に係る半導体集積回路を電池電源を用いるデータ処理処理システムに適用するような場合に効果的である。
《ビット線負荷の均一化》本発明の望ましい別の態様では、上記手段に加えて、前記電流経路への接続状態又はフローティング状態を、ビット線と反対側の一方のソース・ドレイン電極が所定の信号線に接続することの有無により決定する構造を採用してもよい。これにより、どのメモリセルのＭＯＳトランジスタもビット線に対しては接続状態にされる。これにより、ビット線から見える負荷（ビット線負荷）を各ビット線間で均一化するのに役立つ。これは、読み出し動作の安定化と高速化に役立つ。
《ダミーＭＯＳ分離構造》本発明の望ましい別の態様では、上記手段に加えて、前記ビット線に沿って配置される複数のメモリセルの夫々に含まれるＭＯＳトランジスタを共通ウェルに形成し、オフ電位がゲート電極に与えられるダミーＭＯＳトランジスタで前記ＭＯＳトランジスタ間の共通ドレイン等を電気的に分離する構造を採用してもよい。メモリセルのＭＯＳトランジスタ間を電気的に分離するのに、拡散層のような半導体領域を分離させる構造を採用する場合にはメモリセル間に分離領域を確保しなければならず、その分チップ占有面積が増えてしまう。更に分離領域を情報記憶ＭＯＳトランジスタの複数個置きに配置することになる場合には、複数の情報記憶ＭＯＳトランジスタの配列に対してワード線ピッチが同一にならない。最小配線ピッチが光の波長よりも短くされるときマスクパターンの作製に位相シフト技術を利用するが、この場合には、パターンに規則性を持たせることがパターン形状の均一化に役立つ。これを考慮すると、情報記憶ＭＯＳトランジスタのゲート電極のレイアウトピッチが不規則であればそのパターン形状を均一化し難く、素子の微細化即ちパターンの微細化を阻む結果となる。上記手段では、情報記憶を行なうＭＯＳトランジスタのゲート電極とダミーＭＯＳトランジスタのゲート電極を規則的にレイアウトすることが可能であるから、そのパターン形状の均一化に役立つ。
《相補ビット線構造》本発明の望ましい別の態様では、上記手段に加えて、１個のメモリセルに２個のＭＯＳトランジスタを用意し、２個のＭＯＳトランジスタの夫々の他方のソース・ドレイン電極を相補ビット線を成す別々のビット線に接続し、ゲート電極を共通のワード線に接続する、メモリセル構造を採用してもよい。読み出し系に相補ビット線構造を採用することにより、低電圧動作により信号振幅が小さくなっても、差動増幅などによって記憶情報の読み出し及びその論理値判定を安定化させ、また、高速化することが可能である。差動増幅には、例えば前記相補ビット線の電位差を増幅するアンプを利用すればよい。
〔２〕《相補ビット線構造とビット線負荷の均一化》前記相補ビット線構造とビット線負荷の均一化の観点による本発明の半導体集積回路は、不揮発性メモリと前記不揮発性メモリの記憶情報を利用して論理演算処理を行なうロジック回路とを１個の半導体基板に有する。前記不揮発性メモリは、メモリセル、ワード線、相補ビット線、及び前記相補ビット線に接続する差動アンプを有する。前記メモリセルはゲート電極が夫々同じワード線に接続された一対のＭＯＳトランジスタを有し、夫々のＭＯＳトランジスタの一方のソース・ドレイン電極は相補ビット線の対応するビット線に別々に接続され、一方のＭＯＳトランジスタの他方のソース・ドレイン電極は所定の電圧が与えられる電圧信号線に接続され、他方のＭＯＳトランジスタの他方のソース・ドレイン電極はフローティング状態にされる。
前記不揮発性メモリとロジック回路は共通の電源電圧を動作電源電圧とするものであってよい。
〔３〕《相補ビット線構造とサブスレッショルドリーク低減》相補ビット線構造とサブスレッショルドリーク低減の観点による本発明の半導体集積回路は、不揮発性メモリと前記不揮発性メモリの記憶情報を利用して論理演算処理を行なうロジック回路とを１個の半導体基板に有する。前記不揮発性メモリは、メモリセル、ワード線、相補ビット線、及び前記相補ビット線に接続する差動アンプを有する。前記メモリセルはゲート電極が夫々同じワード線に接続された一対のＭＯＳトランジスタを有し、一方のＭＯＳトランジスタのソース・ドレイン電極はビット線と所定の電圧が与えられる電圧信号線に接続され、他方のＭＯＳトランジスタのソース・ドレイン電極はビット線又は前記電圧信号線に対してフローティング状態にされる。前記電圧信号線には、前記メモリセルに対するアクセス動作の所定期間で前記ビット線との間に電位差を形成する電圧が印加され、前記所定期間以外では前記ビット線との間の電位差をゼロとする電圧が印加される。
本発明の望ましい一つの態様として、前記不揮発性メモリとロジック回路は共通の電源電圧を動作電源電圧とするものであってよい。
本発明の望ましい別の態様では、前記アクセス動作の所定期間以外において前記電圧信号線及び相補ビット線が電源電圧にされ、前記所定期間において前記電圧信号線が回路の接地電圧にディスチャージされるようにしてよい。これとは逆に、所定期間以外において前記電圧信号線及び相補ビット線をディスチャージし、前記所定期間にビット線を電源電圧にチャージしてもよいが、動作可能になるまでのビット線充電に比較的内外時間を要することになる。
本発明の望ましい別の態様では、前記所定期間において前記電圧信号を回路の接地電圧にディスチャージするタイミングはワード線によるメモリセルの選択タイミングと同時又はそれよりも遅いのがよい。
〔４〕《相補ビット線構造とダミーＭＯＳ分離構造》相補ビット線構造とダミーＭＯＳ分離構造の観点による本発明の半導体集積回路は、不揮発性メモリと前記不揮発性メモリの記憶情報を利用して論理演算処理を行なうロジック回路とを１個の半導体基板に有する。前記不揮発性メモリとロジック回路は共通の電源電圧を動作電源電圧とする。前記不揮発性メモリは、メモリセル、ワード線、相補ビット線、及び前記相補ビット線に接続する差動アンプを有する。前記メモリセルはゲート電極が夫々同じワード線に接続された一対のＭＯＳトランジスタを有し、一方のＭＯＳトランジスタのソース・ドレイン電極はビット線と所定の電圧が与えられる電圧信号線に接続され、他方のＭＯＳトランジスタのソース・ドレイン電極はビット線又は前記電圧信号線に対してフローティング状態にされる。前記ビット線に沿って配置される複数のメモリセルの夫々に含まれる前記ＭＯＳトランジスタは共通ウェルに形成され、それらＭＯＳトランジスタはオフ電位がゲート電極に与えられるダミーＭＯＳトランジスタで電気的に分離される。
〔５〕《ビット線負荷均一化とダミーＭＯＳ分離構造》ビット線負荷均一化とダミーＭＯＳ分離構造の観点による本発明の半導体集積回路は、不揮発性メモリと前記不揮発性メモリの記憶情報を利用して論理演算処理を行なうロジック回路とを１個の半導体基板に有する。前記不揮発性メモリとロジック回路は共通の電源電圧を動作電源電圧とする。前記不揮発性メモリは、ビット線、ワード線、及びメモリセルを有する。前記メモリセルはゲート電極がワード線に接続されたＭＯＳトランジスタを有し、前記ＭＯＳトランジスタの一方のソース・ドレイン電極が電流経路に接続された状態又はフローティングにされた状態に応じて情報記憶が行われている。前記電流経路への接続状態又はフローティング状態は、ビット線と反対側の一方のソース・ドレイン電極が所定の信号線に接続することの有無により決定される。前記ビット線に沿って配置される複数のメモリセルの夫々に含まれるＭＯＳトランジスタは、共通ウェルに形成され、オフ電位がゲート電極に与えられるダミーＭＯＳトランジスタで電気的に分離される。
〔６〕《相補ビット線構造とビット線負荷の均一化》相補ビット線構造とビット線負荷均一化の観点による本発明の更に別の半導体集積回路は不揮発性メモリを有し、この前記不揮発性メモリは、相補ビット線と、ワード線と、前記相補ビット線と前記ワード線に接続されたメモリセルと、前記相補ビット線に接続された差動アンプと、を含む。前記メモリセルは、前記相補ビット線のうちの一方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第１ＭＯＳトランジスタと、前記相補ビット線のうちの他方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第２ＭＯＳトランジスタとを含む。前記第１ＭＯＳトランジスタの他方のソース・ドレイン電極は所定の電圧が与えられる電圧信号線に接続される。前記第２ＭＯＳトランジスタの他方のソース・ドレイン電極はフローティング状態にされる。
〔７〕《相補ビット線構造とサブスレッショルドリーク低減》相補ビット線構造とサブスレッショルドリーク低減の観点による本発明の更に別の半導体集積回路は不揮発性メモリを有し、前記不揮発性メモリは、相補ビット線と、ワード線と、前記相補ビット線と前記ワード線に接続されたメモリセルと、前記相補ビット線に接続された差動アンプと、を含む。前記メモリセルは、前記相補ビット線のうちの一方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第１ＭＯＳトランジスタと、前記相補ビット線のうちの他方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第２ＭＯＳトランジスタとを含む。前記第１ＭＯＳトランジスタの他方のソース・ドレイン電極は所定の電圧が与えられる電圧信号線に接続される。前記電圧信号線には、メモリセルのアクセス動作の所定期間以外において一方のソース・ドレイン電極との間の電位差をゼロにするための電圧が印加される。
〔８〕《相補ビット線構造とダミーＭＯＳ分離構造》相補ビット線構造とダミーＭＯＳ分離構造の観点による本発明の更に別の半導体集積回路は不揮発性メモリを有し、前記不揮発性メモリは、相補ビット線と、ワード線と、前記相補ビット線と前記ワード線に接続されたメモリセルと、前記相補ビット線に接続された差動アンプと、を含む。前記メモリセルは、前記相補ビット線のうちの一方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第１ＭＯＳトランジスタと、前記相補ビット線のうちの他方のビット線に接続された一方のソース・ドレイン電極と前記ワード線に接続されたゲート電極とを有する第２ＭＯＳトランジスタとを含む。個々のメモリセルにおいて前記第１ＭＯＳトランジスタ又は第２ＭＯＳトランジスタの何れか一方のトランジスタの他方のソース・ドレイン電極は所定の電圧が与えられる電圧信号線に接続される。ビット線を共有して隣接する第１ＭＯＳトランジスタの夫々の他方のソース・ドレイン電極の間に第３トランジスタが形成され、第３トランジスタはオフ状態に制御される。第３トランジスタがダミーＭＯＳトランジスタを構成する。
発明を実施するための最良の形態
第２図には本発明に係る半導体集積回路が例示される。同図に示される半導体集積回路１はマイクロコンピュータ又はシステムＬＳＩとして構成される。半導体集積回路１は、特に制限されないが、１個の半導体チップに、中央処理装置（ＣＰＵ）２、ＲＡＭ３、ＲＯＭ４、バスコントローラ（ＢＳＣ）５及び周辺回路６が例えば公知のＣＭＯＳ集積回路製造技術により形成される。ＣＰＵ２は命令をフェッチし、フェッチした命令を解読して、演算制御処理を行なう。ＲＡＭ３はＣＰＵ２の演算制御処理に際してワーク領域もしくはデータ一時記憶領域などに利用される。ＲＯＭ４はＣＰＵ２の動作プログラムやパラメータデータなどを保有し、その記憶情報はＣＰＵ２又は周辺回路６などで利用される。周辺回路６は、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、タイマ・カウンタ、入出力ポート回路、ディジタルシグナルプロセッサ（ＤＳＰ）やＥＣＣ回路などに代表されるＣＰＵ２のアクセラレータ、及びその他のカスタムロジック回路などを含んでいる。バスコントローラ５はＣＰＵ２のデータフェッチや命令フェッチに必要な外部バスアクセス制御などを行なう。
ここで、半導体集積回路の動作電源はＣＰＵ２、ＲＡＭ３、ＲＯＭ４、ＢＣＳ５の間で同一とされ、例えば１．２Ｖの動作電源電圧を持つ。周辺回路もそれと同一の動作電源で動作されても良いが、フラッシュメモリなどのように特定の動作に高電圧を必要とする回路モジュールが含まれる場合には、そのような高圧動作電源を要する回路モジュールには外部からの高電圧或は内部昇圧した高電圧を動作電源として供給すればよい。ＣＰＵ２もＲＯＭ４も同じ低電圧電源で動作され、ＣＰＵ２がクロック信号に同期して高速動作されるとき、後述するように、ＲＯＭ４もそれに見合う高速動作が可能にされる。更に、ＲＯＭ４は、低電圧電源故にメモリセルから読み出される記憶情報の信号振幅は小さいが、読み出し動作は安定化され、消費電力も小さくされ、ＣＰＵ２のデータ処理能力の向上に資する構成を備えている。以下、ＲＯＭ４についてその詳細を説明する。
第３図にはＲＯＭ４のブロックダイアグラムが例示される。ＲＯＭ４はメモリアレイ１１、ロウデコーダ１２、カラムスイッチ回路１３、カラムデコーダ１４、センスアンプ部１５、及びタイミングコントローラ１６を有する。メモリアレイ１１はマトリクス配置された複数のメモリセルなどを有する。メモリセルの選択端子はワード線に接続され、メモリセルのデータ端子はビット線に接続される。ロウデコーダ１２はアドレスバスＡＢＵＳから供給されるロウアドレス信号をデコードしてワード線選択信号を生成する。カラムデコーダ１４はアドレスバスＡＢＵＳから供給されるカラムアドレス信号をデコードしてカラム選択信号を生成する。カラムスイッチ回路１３はカラム選択信号を入力してカラムアドレス信号が指定する相補ビット線を選択する。ワード線選択信号で選択されたメモリセルの記憶情報はカラム選択信号で選択された相補ビット線から相補グローバスビット線に伝達される。センスアンプ部１５は相補グローバルビット線に伝達された読み出し情報を増幅して、データバスＤＢＵＳに出力する。タイミングコントローラ１６はコントロールバスＣＢＵＳから供給されるメモリイネーブル信号、リード信号、ライト信号などを入力して、デコーダ１２，１４及びセンスアンプ部１５の活性化タイミング信号などの内部アクセスタイミング信号を生成する。前記アドレスバスＡＢＵＳ、データバスＤＢＵＳ及びコントロールバスＣＢＵＳはＣＰＵ２などに接続する内部バスとされる。
第１図には前記ＲＯＭ４の要部が例示される。メモリアレイ１１は横方向に複数組の相補ビット線ｂｌ，ｂｌｂを有し、縦方向に複数のワード線ｗｌ＿ｎ〜ｗｌ＿ｎ＋３を有する。メモリセル２０はゲート電極が対応するワード線に共通接続された第１ＭＯＳトランジスタＭ１と第２ＭＯＳトランジスタＭ２を有する。双方のＭＯＳトランジスタＭ１，Ｍ２のドレイン電極は相補ビット線ｂｌ，ｂｌｂに結合され、ＭＯＳトランジスタＭ１又はＭ２の何れか一方のソース電極がコモンソース線ｃｓに、他方のＭＯＳトランジスタのソース電極がフローティングにされる。どちらのソース電極をコモンソース線ｃｓに接続するかによって記憶情報の論理値が決まる。このようにビット線ｂｌ，ｂｌｂとは反対側のコモンソース線ｃｓへの接続の有無で情報記憶を行なう構成によれば、どのメモリセルのＭＯＳトランジスタＭ１，Ｍ２もビット線ｂｌ，ｂｌｂに対して接続状態にされる。したがって、ビット線から見える負荷（ビット線負荷）を各ビット線間で均一化するのに役立つ。これは、読み出し動作の安定化と高速化に役立つ。
第１図の表記においてＭＯＳトランジスタＭ１，Ｍ２のソース・ドレインが接続するラインＬは当該ＭＯＳトランジスタＭ１，Ｍ２が形成される拡散領域のような不純物領域を意味している。この拡散層Ｌがコンタクトを介して相補ビット線ｂｌ，ｂｌｂに接続される様子を回路図的に示している。このような表記を行なうのは、横方向に隣接するＭＯＳトランジスタ間を分離するダミーＭＯＳトランジスタとしての分離ＭＯＳトランジスタ（単にダミーＭＯＳトランジスタとも記す）Ｍ３を拡散層Ｌに形成する様子を回路図的に表す為である。その詳細は後述する。
前記コモンソース線ｃｓはＣＭＯＳインバータドライバ２１を介して選択的にプリチャージとディスチャージが可能にされる。相補ビット線ｂｌ，ｂｌｂはプリチャージＭＯＳトランジスタＭ６を介して選択的にプリチャージ可能にされる。プリチャージの到達レベルは回路の電源電圧、ディスチャージの到達レベルは回路の接地電圧Ｖｓｓである。前記プリチャージ及びディスチャージの制御は対応するカラム選択信号ｃｉで行われる。カラム非選択状態（ｃｉ＝ローレベル）でプリチャージＭＯＳトランジスタＭ６及びＣＭＯＳインバータドライバ２１はプリチャージ動作を行ない、ビット線ｂｌ，ｂｌｂとコモンソース線ｃｓの間の電位差をゼロとするように制御し、この間に多数のメモリセル２０のＭＯＳトランジスタＭ１，Ｍ２にサブスレッショルドリーク電流が流れないようにする。カラム選択状態（ｃｉ＝ハイレベル）ではプリチャージＭＯＳトランジスタＭ６はカットオフ、ＣＭＯＳインバータドライバ２１はディスチャージ動作を行ない、ビット線ｂｌ，ｂｌｂとコモンソース線ｃｓの間に電位差を形成し、メモリセル２０の情報記憶状態（ＭＯＳトランジスタＭ１，Ｍ２の何れがコモンソース線ｃｓに接続されているか）に応じてビット線ｂｌ又はｂｌｂがディスチャージ可能にされる。
ビット線ｂｌ，ｂｌｂの電位状態はカラムスイッチ回路１３を構成するＭＯＳトランジスタＭ４を介して相補グローバルビット線ｇｂｌ，ｇｂｌｂに伝達される。グローバルビット線ｇｂｌ，ｇｂｌｂには差動センスアンプ２２、プリチャージ及びイコライズ回路２３、出力ラッチ回路２４が接続される。差動センスアンプ２２はパワースイッチＭＯＳトランジスタＭ５によって動作電源が供給可能にされたＣＭＯＳスタティックラッチ回路によって構成される。ｓａｅは差動センスアンプ２２の活性化制御信号である。差動センスアンプ２２は相補ビット線ｂｌ，ｂｌｂから相補グローバルビット線ｇｂｌ，ｇｂｌｂに与えられる相補信号を差動増幅する。メモリセル２０からの読み出し信号を差動増幅するから、信号振幅が小さくても安定で高速な読み出し動作を実現できる。プリチャージ及びイコライズ回路２３は読み出し動作の開始前にグローバルビット線ｇｂｌ，ｇｂｌｂ及び差動センスアンプ２２を構成するｎチャンネル型ＭＯＳトランジスタのコモンソース電極を、差動センスアンプ２２の動作上望ましいレベル（この場合電源電圧ｖｄｄ）にプリチャージする。ｅｐｂはプリチャージ及びイコライズ回路２３の動作制御信号である。前記出力ラッチ回路２４は例えば２入力ナンドゲートを用いたスタティックラッチで構成され、差動センスアンプ２３の出力を保持する。
第４図にはＲＯＭ４の読み出し動作タイミングが例示される。クロック信号ＣＬＫはＲＯＭ４のアクセスサイクルを規定する。クロック信号ＣＬＫはＣＰＵ２の動作基準クロック信号と同一又は数分の一の周波数を有する高速クロックである。ｗｌはワード線を総称する。ｙｅｓ＜ｎ：０＞はｃｉ，ｃｊなどのカラム選択信号を総称する。アクセスサイクルはクロック信号ＣＬＫの１周期で規定され、時刻ｔ１〜ｔｉまでとされる。アクセスサイクルの最初にアドレス信号が有効（Ｖ）にされる。時刻ｔ２にカラム選択動作が開始され、時刻ｔ３にワード線選択動作が開始される。相補ビット線ｂｌ，ｂｌｂ及びコモンソース線ｃｓはワード線選択タイミングになるまで或はその直後まで電源電圧Ｖｄｄにプリチャージされている。この間の、メモリセルのＭＯＳトランジスタＭ１，Ｍ２にはサブスレッショルドリーク電流は流れない。時刻ｔ２に同期して相補ビット線ｂｌ，ｂｌｂに対するプリチャージ動作が停止され、それより後れる時刻ｔ３以降にコモンソース線ｃｓに対するディスチャージが開始される。ビット線プリチャージ動作の停止からコモンソース線ｃｓディスチャージ動作を開始するまでの遅延時間は、特に制限されないが、図１の構成に従えば、インバータ２５による動作遅延によって得られる。
ビット線プリチャージ動作が停止されコモンソース線ｃｓがディスチャージされることにより、ワード線で選択されたメモリセルの情報記憶状態、即ちＭＯＳトランジスタＭ１，Ｍ２のどちらがコモンソース線ｃｓに接続しているかに応じて、相補ビット線ｂｌ，ｂｌｂの何れか一方がディスチャージされる。時刻ｔ４で活性化される差動センスアンプ２２がその変化を検出して、相補グローバルビット線ｇｂｌ，ｇｂｌｂを相補的に駆動する。この相補グローバルビット線ｇｂｌ，ｇｂｌｂに現れた相補信号が出力ラッチ回路２４にラッチされて、読み出しデータｑｍが確定する。
カラム選択動作は差動センスアンプ２２による増幅動作が確定した以降の時刻ｔ５に終了する。これに同期して、再び相補ビット線ｂｌ，ｂｌｂ及びコモンソース線ｃｓが電源電圧Ｖｄｄにプリチャージされ、メモリセルを構成するＭＯＳトランジスタＭ１，Ｍ２にサブスレッショルドリーク電流が流れないようにされる。第４図の例では、ワード線選択タイミング（ｔ３）からカラム選択終了タイミング（ｔ５）までが、相補ビット線ｂｌ，ｂｌｂのプリチャージ停止及びコモンソース線ｃｓのディスチャージを行なうアクセス動作所定期間Ｔａｃｓとされる。この所定期間以外の期間Ｔｓｔｂではメモリセルを構成するＭＯＳトランジスタＭ１，Ｍ２にサブスレッショルドリーク電流が流れない。これにより、スタンバイ電流の大半を占めるメモリアレイ部分でのサブスレッショルドリーク電流を大幅に削減することができる。
また、前記コモンソース線ｃｓを所定期間Ｔａｃｓだけディスチャージするコモンソース制御の利点は、上記スタンバイ電流の削減以外に、低電圧動作時にも利点がある。即ち、低電圧動作仕様および微細プロセスでのデバイス性能は閾値電圧（Ｖｔｈ）が低く、それによってオフリーク電流（サブスレッショルドリーク電流）が大きい。その為ＲＯＭのデータ読み出し時に非選択メモリセルによるオフリーク電流の影響を全く無視することはできないが、コモンソース制御方式によるコモンソース線ｃｓのディスチャージタイミングをワード線選択と同時若しくはそれより後にすることで、非選択メモリセルによるオフリーク電流の影響を少なくすることができる。この点にいて第５図乃至第８図を参照しながら説明する。
第５図にはメモリセルのデータ読み出し電流（Ｉｒｅａｄ）とリーク電流（Ｉｌｋ）の関係が示される。選択されたワード線（ｗｌ＿２５５）のメモリセルを介して一方のビット線（ｂｌ）からコモンソース線ｃｓに読み出し電流Ｉｒｅａｄが流れ、非選択ワード線（ｗｌ＿０〜ｗｌ＿２５４）のメモリセルを介して他方のビット線（ｂｌｂ）からコモンソース線にリーク電流Ｉｌｋが流れる。
低閾値電圧のＭＯＳトランジスタでメモリセルを構成した場合を一例に、読み出し電流Ｉｒｅａｄに対する非選択メモリによるオフリーク電流Ｉｌｋの影響を説明する。低閾値電圧のＭＯＳトランジスタは、例えばドレイン・ソース間電流が１０ｎＡ以下になるときの閾値電圧が例えば−１３０ｍＶのような負電圧になるＭＯＳトランジスタである。このような低閾値電圧のＭＯＳトランジスタによってメモリセルを構成した場合、読み出し動作中における非選択メモリセルによるオフリーク電流の影響は無視できないが、読み出し時に選択メモリセルのトランジスタＭ１，Ｍ２をＶｇｓ≧０、非選択メモリセルのトランジスタＭ１，Ｍ２をＶｇｓ≦０の状態となるようにワード線、コモンソース線ｃｓの選択タイミングを設定することでオフリーク電流の影響を少なくすることができる。
第６図には読み出し時に選択されたメモリセルと非選択のメモリセルの等価回路が例示される。選択メモリセルにはワード線選択によりｖｇが印加され、非選択メモリセル（２５５個のメモリセル）のゲート電位は０Ｖとなる。この例では、電源電圧ｖｄｄは１．２Ｖとされる。選択ＭＯＳトランジスタはゲート長が０．１μｍ、ゲート幅が０．３２μｍ、閾値電圧は−１３０ｍＶとされる。非選択ＭＯＳトランジスタはゲート長が０．１μｍ、ゲート幅が０．３２×２５５μｍ、閾値電圧は−１３０ｍＶとされる。
第７図に読み出し電流Ｉｒｅａｄとオフリーク電流Ｉｌｋの特性におけるＶｃｓノード電圧（Ｖｄｓ）対電流（Ｉｄｓ）特性を示す。Ｖｓはトランジスタのソース電圧である。読み出し時のビット線振幅は“Ｉｒｅａｄ−Ｉｌｋ”に比例する為，読み出し電流Ｉｒｅａｄとオフフリーク電流Ｉｌｋとの差が大きい程、動作マージンが大きくなる。第７図よりｖｇ＝１．２ｖの時の動作マージンが最大となり、ｖｇ＝０．３ｖではＩｒｅａｄよりもＩｌｋの方が多くなり、この状態ではビット線振幅は得られず、読み出し動作は不可能になる。要するに、オフフリーク電流が流れる状態になる前にワード線電位を立ち上げておいた方がビット線振幅が大きくなる。
図８には図７の結果を考慮したときのワード線選タイミングに対するコモンソース線ｃｓのディスチャージタイミングが例示される。（Ａ）はワード線選択タイミング（ｔｊ）に対してコモンソース線ｃｓのディスチャージタイミング（ｔｉ）が早い場合を示し、（Ｂ）はその逆でワード線選択タイミング（ｔｊ）に対してコモンソース線ｃｓのディスチャージタイミング（ｔｋ）を遅くした場合を示しを示している。ビット線間の電位差は（Ｂ）の方が（Ａ）に比べて大きく且つ早く変化する（βａ＜βｂ）。（Ｂ）のようにコモンソース線ｃｓのディスチャージタイミング（ｔｋ）を遅くすることで、低閾値電圧のＭＯＳトランジスタを使用した時でも、非選択メモリセルによるオフリーク電流の影響が小さくなり、安定した読み出し動作を行なうことが可能になる。
第９図及び第１０図にはメモリセルの平面レイアウトが例示される。第９図はポリシリコン配線から成るワード線に着目したレイアウトを示し、第１０図は金属配線から成る相補ビット線及びコモンソース線に着目したレイアウトを示す。第１１図には第９図及び第１０図の平面レイアウトに対応されるメモリセルの回路接続を示す。第９図及び第１０のレイアウトパターンはＸ−Ｘ軸に対して左右対称のパターンを有し、図示の１点鎖線で囲まれた領域を単位領域Ｐｕｎｔとし、この領域Ｐｕｎｔが繰り返し多数配置されてメモリアレイが形成される。第９図及び第１０の１点鎖線で囲まれた領域は第１１図の１点鎖線で囲まれた領域に対応される。
第９図において、ＬはＭＯＳトランジスタのソース・ドレイン・チャンネルが形成される不純物領域としての拡散領域、ＦＧはＭＯＳトランジスタのゲート電極を構成するポリシリコン配線、ＭＬは最下層の金属配線層であるタングステン層、ＭＬＣＴはタングステン層ＭＬと拡散層Ｌとを接続するためのコンタクト、ＲＭは拡散層Ｌとタングステン層ＭＬとを接続して所謂ＲＯＭの目を形成するためのコンタクトである。図ではＲＭが４個図示されているが、実際にはＭＯＳトランジスタＭ１，Ｍ２のソースをコモンソース線ｃｓに接続する場合にだけ形成される。第９図においてＧｍ３は分離ＭＯＳトランジスタＭ３を構成するポリシリコンゲート電極である。
第１０図においてＭＬは最下層の金属配線層であるタングステン層、ＭＬＣＴはタングステン層ＭＬと拡散層Ｌと接続するためのコンタクト、ＲＭは拡散層Ｌとタングステン層ＭＬとを接続する所謂ＲＯＭの目を形成するためのコンタクトである。ＭＴ１は第１層目のアルミニウム配線層（又はＣｕ配線層）、ＭＴ２は第２層目のアルミニウム配線層（又はＣｕ配線層）である。Ｖ０は前記タングステン層ＭＬを配線層Ｍ１に接続するコンタクトであり、ＭＯＳトランジスタＭ１，Ｍ２のドレインをビット線ｂｌｂに、ソースをコモンソース線ｃｓに接続するために用いる。ワード線はポリシリコンゲートＦＧに第２層目アルミニウム配線層（又はＣｕ配線層）ＭＴ２が接続されて構成されるが、そのコンタクト部については図示が省略されている。
メモリセルを構成するＭＯＳトランジスタＭ１，Ｍ２はビット線に沿って多数配置され、それらは共通ウェルに形成される。このとき、メモリセの単位領域Ｐｕｎｔ同士でＭＯＳトランジスタＭ１とＭ１（ＭＯＳトランジスタＭ２とＭ２）が直接隣合う場合には拡散層をその部分で切断して電気的な分離を行なわなければならない。第９図で説明した構造では、そのような拡散層の分断を必要としない。即ち、オフ電位（Ｖｓｓ）がゲート電極Ｇｍ３に与えられるダミーＭＯＳトランジスタＭ３で前記ＭＯＳトランジスタＭ１とＭ１の間及びＭＯＳトランジスタＭ２とＭ２の間を電気的に分離する構造を採用する。メモリセルのＭＯＳトランジスタ間を電気的に分離するのに、拡散層のような半導体領域を分離する構造を採用する場合にはメモリセル間に分離領域を確保しなければならず、その分チップ占有面積が増えてしまう。更に分離領域を情報記憶ＭＯＳトランジスタＭ１（Ｍ２）の複数個置きに配置することになる場合には、複数の情報記憶ＭＯＳトランジスタＭ１（Ｍ２）の配列に対してワード線ピッチが同一にならない。最小配線ピッチが光の波長よりも短くされるときマスクパターンの作製に位相シフト技術を利用するが、この場合には、パターンに規則性を持たせることがパターン形状の均一化に役立つ。これを考慮すると、情報記憶ＭＯＳトランジスタＭ１，Ｍ２のゲート電極のレイアウトピッチが不規則であればそのパターン形状を均一化し難く、素子の微細化即ちパターンの微細化を阻む結果となる。ダミーＭＯＳトランジスタＭ３を用いる構成では、情報記憶を行なうＭＯＳトランジスタＭ１（Ｍ２）のゲート電極とダミーＭＯＳトランジスタＭ３のゲート電極Ｇｍ３とを構成するポリシリコン層ＬＧを規則的にレイアウトすることが可能であるから、そのパターン形状の均一化に役立つ。
第１２図は本発明に係る半導体集積回路を適用したデータ処理システムを例示するブロック図である。同図に示されるデータ処理システムは、特に制限されないが、携帯電話など移動体通信システムとされる。移動体通信システムは、アンテナ３０、高周波部（ＲＦ）３１、アナログフロントエンド部（ＡＦＥ）３２、操作部３３及び前記半導体集積回路１によって構成される。この例では半導体集積回路１は、移動体通信のためのプロトコル制御、送受信データに対する符号化復号処理、エラー訂正処理、アナログフロントエンド部３２や操作部３３との間のインタフェース制御などを行なう。移動体通信システムの動作電源はバッテリ電源３４とされ、それ故に低消費電力の要請が強い。半導体集積回路１は前述の如く、オンチップのＲＯＭ４もＣＰＵ２などのロジック回路と同じ低電圧電源で動作され、このとき、低電圧電源によってＲＯＭ４で顕在化されるサブスレッショルドリークによる無駄な電力消費が低減されるので、半導体集積回路１全体で消費できる電力の多くをＣＰＵ２などのロジック回路に割当てることが可能になる。ＣＰＵ２などのロジック回路で消費可能な電力量という観点においてＣＰＵなどのロジック回路の処理能力を向上させることが可能になる。したがって、低消費電力の要請を満足しつつ高いデータ処理能力を実現することができる。
第１３図には前記ＲＯＭの別の例が示される。第１図との相違点は一つのメモリマットにおいて前記コモンソース線ｃｓを分割した点である。ＣＭＯＳインバータドライバ２１がコモンソース線ｃｓ毎に設けられ、夫々別々に駆動制御される。プリチャージとディスチャージの駆動タイミングは第１図の場合と同じである。ロウアドレス信号で選択されるワード線のメモリセルに対応するコモンソース線ｃｓをディスチャージ動作させるように、ロウアドレス信号の上位側数ビットのデコード結果を用いて複数のＣＭＯＳインバータドライバ２１の動作を制御する。その制御信号としてｄｃｓ１，ｄｃｓ２が代表的に図示されている。この構成を採用すれば、一つのメモリマットを大きくして高速、高集積、大容量を企図しようとするとき、更に読み出し動作の高速化が可能になる。細かくマット分割すると、マット毎のカラム選択動作の段数が増えて、高速化とは逆の結果をもたらすことになる。
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
例えば、差動アンプを用いない場合にはビット線は相補であることを要さず、メモリセルは１個のメモリセルトランジスタでよい。また、上記説明ではビット線を電源電圧、コモンソース線を接地電圧にして読み出しを行なう場合に限定されない。スタンバイ時にビット線及びコモンソース線を接地電圧とし、読み出し動作時にビット線を電源電圧にチャージする構成を採用してもよい。
ロジック回路はＣＰＵに代表される第２図で説明の回路モジュールに限定されず、適宜変更可能である。
また、上記説明では、メモリセル２０に対するアクセス動作の所定期間ＴａｃｓでＭＯＳトランジスタＭ１，Ｍ２のソース・ドレイン電極間に電位差を形成し、前記所定期間以外の期間Ｔｓｔｂでは前記ＭＯＳトランジスタＭ１，Ｍ２のソース・ドレイン電極間の電位差をゼロとする制御回路は、前記チャージ・ディスチャージドライバ２１、遅延素子としてのインバータ２５、Ｃｉ，ｃｊなどのカラム選択信号を生成するカラムデコーダ１４、及びカラムでコーダ１４によるカラムアドレスのデコード動作タイミングを決定するタイミングコントローラ１６によって構成される。本発明はそれに限定されず、タイミングコントローラ１６がワード線選択タイミングを考慮して直接コモンソース線をディスチャージするタイミング信号を生成し、この信号とカラム選択信号との論理積信号などによってチャージ・ディスチャージドライバ２１によるディスチャージタイミングを決定してもよい。
産業上の利用可能性
本発明は、不揮発性メモリを有する半導体集積回路、例えばマイクロコンピュータもしくはシステムＬＳＩなどに広く適用することができる。
【図面の簡単な説明】
第１図は本発明に係る半導体集積回路が保有するＲＯＭの要部を例示する回路図である。
第２図は本発明に係る半導体集積回路を例示するブロック図である。
第３図はＲＯＭの全体的な構成を例示するブロック図である。
第４図はＲＯＭの読み出し動作タイミングを例示するタイミングチャートである。
第５図はメモリセルのデータ読み出し電流（Ｉｒｅａｄ）とリーク電流（Ｉｌｋ）の関係を示す説明図である。
第６図は読み出し時に選択されたメモリセルと非選択のメモリセルの等価回路を例示する説明図である。
第７図は読み出し電流Ｉｒｅａｄとオフリーク電流Ｉｌｋの特性におけるＶｃｓノード電圧と電流の関係を示す特性図である。
第８図はワード線選択タイミングに対するコモンソース線のディスチャージタイミングを例示するタイミングチャートである。
第９図はポリシリコン配線層に着目したメモリセルの平面レイアウト図である。
第１０図は金属配線層に着目したメモリセルの平面レイアウト図である。
第１１図は第９図及び第１０図の平面レイアウトに対応されるメモリセルの回路接続を示す回路図である。
第１２図は本発明に係る半導体集積回路を適用したデータ処理システムを例示するブロック図である。
第１３図は本発明に係る半導体集積回路が保有するＲＯＭの別の例を要部で示す回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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