(57)【要約】クロック信号に同期して伝送される複数ビットからなる信号を第１回路の出力回路から出力し、それを第２回路の入力回路で取り込むときに上記第１回路の電源供給線に発生するノイズの周期Ｔｎｏｉｓｅが上記クロック信号の周期Ｔｅ１〜Ｔｅ８又はその整数倍に対応したものとなるように調整可能とされた時定数回路を上記第２回路の入力端子に設ける。
2003040902.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に同期して伝送される複数ビットからなる信号を取り込む入力回路と、
上記入力回路の入力端子に接続され、上記信号の伝送時の出力回路での電源供給線に発生するノイズの周期が上記クロック信号の周期又はその整数倍に対応したものとなるように調整可能とされた時定数回路とを備えてなることを特徴とする半導体集積回路装置。
【請求項２】
請求の範囲第１項において、
上記時定数回路は、複数の調整信号によりスイッチ制御される複数のスイッチ素子と、上記スイッチ素子を介して上記入力回路の入力端子に対して並列形態に相互に接続される複数の容量素子とを含むことを特徴とする半導体集積回路装置。
【請求項３】
請求の範囲第２項において、
上記並列形態に相互に接続される容量素子の少なくとも一部は、静電破壊防止機能も合わせ持つように形成されるものであることを特徴とする半導体集積回路装置。
【請求項４】
請求の範囲第３項において、
上記複数の調整信号は、伝送される複数ビットを用いて形成されたテスト信号を用いて発生させた上記ノイズをモニタして上記クロック信号との周期との判定を行う調整回路により形成されるものであることを特徴とする半導体集積回路装置。
【請求項５】
請求の範囲第４項において、
上記テスト信号は、複数ビットのうちレベルが変化しない１つの信号と、レベルが変化させられる残りの信号からなり、上記レベルが変化しない１つの信号に対応した入力信号を上記モニタすべきノイズとして調整回路に供給されることを特徴とする半導体集積回路装置。
【請求項６】
クロック信号に同期して伝送される複数ビットからなる信号を出力する出力回路を備えた第１回路と、
上記クロック信号に同期して伝送される複数ビットからなる信号を取り込む入力回路を備えた第２回路と、
上記信号の信号伝送時に上記第１回路の電源供給線に発生するノイズの周期が上記クロック信号の周期又はその整数倍に対応したものとなるように調整可能とされた時定数回路とを備えてなることを特徴とするシステム。
【請求項７】
請求の範囲第６項において、
上記時定数回路は、上記第２回路に含まれるものであることを特徴とするシステム。
【請求項８】
請求の範囲第７項において、
上記時定数回路は、複数の調整信号によりスイッチ制御される複数のスイッチ素子と、上記スイッチ素子を介して上記入力回路の入力端子に対して並列形態に相互に接続される複数の容量素子とを含むことを特徴とするシステム。
【請求項９】
請求の範囲第８項において、
上記並列形態に相互に接続される容量素子の少なくとも一部は、静電破壊防止機能も合わせ持つように形成されるものであることを特徴とするシステム。
【請求項１０】
請求の範囲第８項において、
上記複数の調整信号は、伝送される複数ビットを用いて形成されたテスト信号を用いて発生させた上記ノイズをモニタして上記クロック信号との周期との判定を行う調整回路により形成されるものであることを特徴とするシステム。
【請求項１１】
請求の範囲第１０項において、
上記テスト信号は、複数ビットのうちレベルが変化しない１つの信号と、レベルが変化させられる残りの信号からなり、上記レベルが変化しない１つの信号に対応した入力信号を上記モニタすべきノイズとして調整回路に供給されることを特徴とするシステム。
【請求項１２】
請求の範囲第９項において、
上記第１回路は、第１半導体チップに形成され、
上記第２回路は、第２半導体チップに形成され、
上記複数ビットからなる信号を伝送する信号伝送線は、実装基板に形成されるものであることを特徴とするシステム。
【請求項１３】
請求の範囲第１２項において、
上記第１半導体チップ、第２半導体チップ及び実装基板は、１つの半導体集積回路装置を構成するように１つの封止体によって封止されるものであることを特徴とするシステム。
【請求項１４】
請求の範囲第１２項において、
上記実装基板上には第１又は第２半導体チップが搭載され、
上記第１又は第２半導体チップ上には第２又は第１半導体チップが積層構造に搭載され、
上記複数ビットからなる信号を伝送する信号伝送線は、実装基板と第１半導体チップ及び第２半導体チップとを電気的に接続するボンディングワイヤにより構成されることを特徴とするシステム。
【請求項１５】
請求の範囲第９項において、
上記第１回路は、第１半導体集積回路装置に形成され、
上記第２回路は、第２半導体集積回路装置に形成され、
上記複数ビットからなる信号を伝送する信号伝送線は、実装基板に形成されるものであることを特徴とするシステム。
【請求項１６】
請求の範囲第９項において、
上記第１回路は、半導体基板上に形成されて所定の第１信号処理を行う第１機能ブロックを構成し、
上記第２回路は、上記半導体基板上に形成されて所定の第２信号処理を行う第２機能ブロックを構成し、
上記複数ビットからなる信号を伝送する信号伝送線は、上記半導体基板上に形成されるものであることを特徴とするシステム。
【請求項１７】
クロック信号に同期して伝送される複数ビットからなる信号を出力する出力回路を備えた第１回路と、
上記クロック信号に同期して伝送される複数ビットからなる信号を取り込む入力回路を備えた第２回路と、
上記信号の信号伝送時に上記第１回路の電源供給線に発生するノイズの周期が上記クロック信号の周期又はその整数倍に対応したものとなるようにクロック信号の周期を調整可能としたクロック供給回路とを備えてなることを特徴とするシステム。
【請求項１８】
請求の範囲第１７項において、
上記第１回路及び上記第２回路のそれぞれは、上記クロック信号とは異なるシステムクロック信号により信号処理を行う第１及び第２内部回路を備えてなることを特徴とするシステム。
【請求項１９】
第１回路と第２回路との間でクロック信号に同期して複数ビットからなる信号を伝送する信号伝送方法であって、
上記複数ビットの信号の信号伝送時に上記第１回路の電源供給線に発生するノイズの周期と上記クロック信号の周期又はその整数倍の周期とが対応したものとなるように上記第２回路の入力容量を調整してなることを特徴とする信号伝送方法。
【請求項２０】
請求の範囲第１９項において、
上記入力容量の調整は、伝送される複数ビットを用いて形成されたテスト信号を用いて発生させた上記ノイズをモニタして上記クロック信号との周期との判定結果により行われることを特徴とする信号伝送方法。
【請求項２１】
請求の範囲第２０項において、
上記テスト信号は、複数ビットのうちレベルが変化しない１つの信号と、レベルが変化させられる残りの信号からなり、上記レベルが変化しない１つの信号に対応した入力信号が上記モニタすべきノイズとされることを特徴とする信号伝送方法。
【発明の詳細な説明】
技術分野
この発明は、半導体集積回路装置とシステム及び信号伝送方法に関し、例えば、マイクロプロセッサや組み込みマイクロコンピュータ（ＭＰＵ）を用いるシステムに利用して有効な技術に関するものである。
背景技術
例えば、ＭＰＵ（マイクロプロセッサユニット）−ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）間の代表的な高速インタフェースとして、ＬＶＴＴＬやＳＳＴＬ（Ｓｔｕｂ  Ｓｅｒｉｅｓ  Ｔｅｒｍｉｎａｔｅｄ  Ｌｏｇｉｃ）が用いられている（参考文献：「ポストＰＣ１００時代のボード設計」、日経マイクロデバイス１９９６年６月など）。こうしたＬＳＩにおいては、出力バッファはＣＭＯＳ形式であり、出力データの論理値をロウレベル（以下、’Ｌ’と略す）→ハイレベル（以下、’Ｈ’と略す）または’Ｈ’→’Ｌ’へ切替える際に、データを受信する側のＬＳＩの入力容量やＬＳＩ間を結ぶ配線容量を充放電する。
こうした出力バッファでの電流の変化が、パッケージ等のインダクタンスを流れると、同時切替えノイズ（Ｓｉｍｕｌｔａｎｅｏｕｓ  Ｓｗｉｔｃｈｉｎｇ  Ｎｏｉｓｅ）とよばれる電源ノイズが生じることが知られている。電源ノイズは、上記出力バッファにより伝送される信号波形に重畳されるため、高速な伝送を行うためにはノイズを小さく抑える必要がある。
ノイズ低減のため、以下に示したような対策が一般に行われている（参考文献：Ｒｏｎ．Ｋ  Ｐｏｏｎ、｀Ｃｏｍｐｕｔｅｒ  ｃｉｒｃｕｉｔｓ  ｅｌｅｃｔｒｉｃａｌ  ｄｅｓｉｇｎ’、第８章、Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ、１９９５；特開平６−１３２８０７号公報「出力バッファ能力制御回路」など）。
１．伝送する信号本数あたりの電源ペア数を増加させて、電流供給経路上のインダクタンスを低下させる
２．ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）等本質的にインダクタンスが小さいパッケージを用いる
３．出力バッファの駆動能力を制御可能とする
しかし、１．の対策では、パッケージのピン数増加（これはすなわちパッケージコストの増加となる）が問題となる。また、２．の対策もやはりパッケージコストが高くなる点が問題である。３．のように適切な駆動能力を選択すれば、インピーダンス整合により波形が良好になりかつ電流変化量が抑えられてノイズピーク値は減少する。しかし、同時切替えノイズがなくなるわけではないので、データ伝送の電圧振幅が小さくなればこれは再び問題になり、ノイズの観点からの解決には至っていない。
したがって、本発明は、マルチチップモジュール（ＭＣＭ）やプリント基板、またはＬＳＩ内部のＩＰモジュール間等での高速データ伝送において、耐ノイズ性が高くシステムに見合った高速なデータ伝送を可能とする半導体集積回路装置、システム及び信号伝送方法を提供することを目的としている。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第１回路の出力回路と第２回路の入力回路に電源供給線から動作電圧を供給し、クロック信号に同期して伝送される複数ビットからなる信号を第１回路の出力回路から出力し、それを第２回路の入力回路で取り込むときに上記電源供給線に発生するノイズの周期が上記クロック信号の周期又はその整数倍に対応したものとなるように調整可能とされた時定数回路を上記入力回路の入力端子に設ける。
発明を実施するための最良の形態
この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
第１図には、本発明に係る信号伝送方法の一実施例を説明するためのタイミング図が示されている。本発明では、データ伝送周期Ｔｅ１〜Ｔｅ８とノイズ周期とを一致させて（または、データ伝送周期をノイズ周期のｎ倍（ｎは１以上の整数）に一致させて）送信し、データを受信するＬＳＩはノイズ電圧がちょうど０となるタイミングでデータを取り込むことで、データ伝送におけるノイズの影響を大幅に軽減する。この結果として、同じパッケージ、同じ実装基板においてより高速で信頼性の高いデータ伝送が可能となる。この実施例では、データ伝送周期Ｔｅ１〜Ｔｅ８に合わせてノイズ周期Ｔｎｏｉｓｅが制御される。
同図において、データが変化するピンの影響により、静止ピンで観測されるノイズを、タイミングＴｅ１、Ｔｅ２、Ｔｅ３、Ｔｅ４に起因する成分のそれぞれに分けて示したものがノイズＮｅ１、Ｎｅ２、Ｎｅ３、Ｎｅ４であり、それらを重ね合わせた静止ピンにおけるノイズＮｅｔでは、振幅そのものは各周期毎に異なるが上記データ転送に対応したタイミングＴｅ１、Ｔｅ２、Ｔｅ３、Ｔｅ４のそれぞれに対応してレベルがゼロになる一定周期となる。
この発明の理解を容易にするため、第３３図において従来のデータ伝送系のノイズの様子のタイミング図を示した。同図において、Ｔｄ１、Ｔｄ２．．．．Ｔｄｎは、前記第１図と同様にデータ伝送の周期（タイミング）であり、この間隔でデータが出力される。このタイミングでデータが変化するピンの影響により、静止ピンで観測されるノイズを、タイミングＴｄ１、Ｔｄ２、Ｔｄ３、Ｔｄ４に起因する成分それぞれに分けて示したものが、ノイズＮｄ１、Ｎｄ２、Ｎｄ３、Ｎｄ４である。ここで、ノイズ周期Ｔｎｏｉｓｅは、上記タイミングＴｄ１、Ｔｄ２、Ｔｄ３の間隔に対応したデータ伝送周期Ｔｄａｔａと異なるため、Ｎｄ１、Ｎｄ２、．．．．の重ね合わせであるノイズＮｄｔは不規則な波形となる。したがって、データ伝送および取り込みタイミングにおけるノイズ電圧は、前記第１図とは異なり必ずしもゼロにはならなくなる。ただし、図を簡略化するために、第１図及び第３３図では、ＬＳＩ間のデータ信号伝搬に要する時間はここではゼロであるとした。
データを受信するレシーバＬＳＩにおいて測定される同時切替えノイズの電圧ノイズ周期は、プリント基板上に実装されるＬＳＩが持つインダクタンス・容量と、ＬＳＩ間を結ぶ配線が持つインダクタンス・容量とにより決まる。このため、ＬＳＩにおいては、どのようなシステムに組み込まれるか、あるいはどのような信号伝送線路によって信号伝送が行われるかによって上記ノイズ周期が種々に変化する。しかしながら、特定のシステムにおいては、前記のようなＬＳＩとそれが搭載されるプリント基板上の配線の持つインダクタンス・容量が一定に決まり、データが変化するピンの数と静止ピンの数には無関係にノイズ周期Ｔｎｏｉｓｅそのものは固有の値に決まることが観測された。このことを利用して、上記第１図の実施例のようにデータ伝送周期Ｔｅ１〜Ｔｅ８にノイズ周期Ｔｎｏｉｓｅを一致させるような制御を行うことにより、データを受信するＬＳＩにおいてノイズ電圧がちょうど０となるタイミングでデータを取り込むことで、データ伝送におけるノイズの影響を大幅に軽減させることが可能となる。
第２図には、本発明に係る信号伝送方法の他の一実施例を説明するためのタイミング図が示されている。この実施例でも、データ伝送周期Ｔｅ１〜Ｔｅ８とノイズ周期とを一致させて（または、データ伝送周期をノイズ周期のｎ倍（ｎは１以上の整数）に一致させて）送信し、データを受信するＬＳＩはノイズ電圧がちょうど０となるタイミングでデータを取り込むことで、データ伝送におけるノイズの影響を大幅に軽減する。この実施例では、第１図の実施例と異なり、ノイズ周期Ｔｎｏｉｓｅに対応してデータ転送タイミングＴｄ１〜Ｔｄ８が制御される。この結果として、前記第２図の実施例と同様に同じパッケージ、同じ実装基板においてより高速で信頼性の高いデータ伝送が可能となる。
第３図には、この発明を説明するための波形図が示されている。同図は、本発明による効果の一つである、データ伝播時間の「同一時刻でのピン間タイミングばらつき」または「同一ピンにおける異時刻でのタイミングばらつき」が低減される様子を説明するものであり、１Ｖ／０．５ｎｓの傾斜（立ち上がり）を持つ信号において、電圧振幅の中央を横切るタイミングがデータの伝播時間を決める。つまり、一点鎖線で示した参照電圧によりロウレベル／ハイレベルの判定が行われ、データにノイズ電圧±０．５Ｖが重畳するとき、＋０．５ＶのノイズＮｄｔが重畳した場合では参照電圧とロウレベルとの差が小さくなり、−０．５ＶのノイズＮｄｔが重畳した場合では参照電圧とロウレベルとの差が大きくなり、データ伝播時間が見かけ上最も短くなる場合と最も長くなる場合の差は０．５ｎｓとなる。データ取り込み時のノイズ電圧が±０．１Ｖに低減されたとすれば、データ伝播時間のばらつきは０．１Ｖに押えることができる。つまり、ノイズＮｄｔを軽減することにより、より高速・高信頼のデータ伝送が可能となることが判る。
前記第１図及び第２図の実施例のように、データを受信するＬＳＩにおいて、ノイズ電圧がちょうど０となるタイミングでデータを取り込むようにすることにより、実際上ゼロにはならなくとも軽減させることができるから、高速・高信頼のデータ伝送が可能になる。
第４図には、この発明が適用されたデータ伝送システムの一実施例の構成図が示されている。この実施例では、導体集積回路装置ＬＳＩ１とＬＳＩ２との間で、データバス配線ＤＢＵＳを通してデータ伝送を行なうようにされる。
半導体集積回路装置（又は半導体チップ）ＬＳＩ１とＬＳＩ２は、プリント回路基板又はＭＣＭ（マルチチップモジュール）に搭載されている。上記データバス配線ＤＢＵＳは、プリント基板やＭＣＭ上の配線として実現される。プリント基板やＭＣＭのグランド層Ｖｓｓ、電源層Ｖｄｄの間隔は、図を見やすくするために実際よりも広く示されている。つまり、プリント基板上において、半導体集積回路装置ＬＳＩ１，２が搭載される表面側にデータバス配線ＤＢＵＳが設けられ、内部に回路の接地配線を供給するグランド層Ｖｓｓが設けられ、裏面側に電源層Ｖｄｄが設けられるという少なくとも３層構造とされる。半導体集積回路装置ＬＳＩ１、２に電源端子Ｖｄｄは、同図で点線で示したようなスルー配線によって裏面側の電源層Ｖｄｄに接続される。
第５図には、この発明が適用されたデータ伝送システムの一実施例のブロック図が示されている。このデータ伝送システムは、前記第４図の実施例に対応しており、ピン番号などを示すために第４図の実施例を簡略化したものが示されている。
同図において、半導体集積回路装置ＬＳＩ１のｐ１、ｐ２、ｐ３、．．ｐｎ−１、ｐｎは、データバス配線ＤＢＵＳに接続するデータ（出力）ピンであり、半導体集積回路装置ＬＳＩ２のｑ１、ｑ２、ｑ３、．．．、ｑｎ−１、ｑｎは、上記データバス配線ＤＢＵＳに接続するデータ（入力）ピンである。
半導体集積回路装置ＬＳＩ１は、電源供給線Ｖｄｄ０から供給される電圧電圧Ｖｄｄ１を電源ピンｐｖｄｄに受け、クランド線から供給される回路の接地電位Ｖｓｓ１をグランドピンｐｖｓｓに受けて動作する。同様に、半導体集積回路装置ＬＳＩ２は、電源供給線Ｖｄｄ０から供給される電圧電圧Ｖｄｄ２を電源ピンｑｖｄｄに受け、クランド線から供給される回路の接地電位Ｖｓｓ２をグランドピンｑｖｓｓに受けて動作する。このようにデータ送信側と受信側の半導体集積回路装置ＬＳＩ１とＬＳＩ２とが共通の電源供給線により動作するものであるので、両方の半導体集積回路装置ＬＳＩ１とＬＳＩ２において同様のノイズの影響を受けるものとなる。
第６図には、本発明を説明するためのシミュレーションモデルの等価回路図が示されている。同図は、前記第４図及び第５図の実施例のシステムに対応してモデル化したものであるが、図を見やすくするためにさらに図の簡略化を行ない、配線本数をＬ１、Ｌ２、Ｌｎ−１、Ｌｎのように４本を代表として例示的に示している。この実施例では、上記例示的に示された４本の配線のうち、Ｌ１、Ｌ２及びＬｎ−１はデータの変化があり、Ｌｎはデータの変化はないものとする。
半導体集積回路装置ＬＳＩ１の電流源Ｉ１、Ｉ２、Ｉｎ−１は、データが変化するピンｐ１、ｐ２、ｐｎ−１に接続される出力バッファに対応した交流電流源である。上記電流源Ｉ１、Ｉ２、Ｉｎ−１に並列接続された抵抗Ｒ１、Ｒ２、Ｒｎ−１は、出力バッファのオン抵抗であり、Ｒｎはデータが変化しない出力バッファの出力抵抗である。
ＣＬ１、ＣＬ２、ＣＬｎ−１、ＣＬｎは、データを受信する半導体集積回路装置ＬＳＩ２の入力容量である。これら全ピン同じ容量値ＣＬとした。Ｌ１、Ｌ２、Ｌｎ−１、Ｌｎはプリント基板またはＭＣＭ上の配線であり、ＬｖｄｄとＬｖｓｓは電源層とグランド層の等価インダクタンスである。
Ｌｖｄｄ、Ｌ１、Ｌ２、Ｌｎ−１、Ｌｎ、Ｌｖｓｓは図示しない相互インダクタンスと容量によりすべて結合している。データ伝送時においてデータの変化に対応した電流源Ｉ１、Ｉ２、Ｉｎ−１が動作する時、データ受信側の半導体集積回路装置ＬＳＩ２の静止配線ｑｎの入力容量間（ａ−ｂ）に発生する電圧を測定することで、ノイズの伝達特性を求めることが出来る。
第７図には、本発明を説明するためのシミュレーションモデルに対応した周波数とノイズ電圧を説明するための特性図が示されている。同図においては、ｎ＝１６、つまりデータバス配線ＤＢＵＳが１６本からなり、そのうち出力データが変化するピン（動作ピン）をｐ１〜ｐ７、ｐ９〜ｐ１６の１５本とし、データが変化しない静止出力ピンがｐ８として、かかる静止ピンに対応した受信側の入力ピンｑ８の端子ａ−ｂ間の電圧（ノイズ伝達特性が示されている。同図には、動作ピンｐ７とｐ１に対応した受信側の入力ピンｑ７とｑ１のノイズ波形も点線で示されている。
このとき受信側の半導体集積回路装置ＬＳＩ２の負荷容量ＣＬ＝５ｐＦとした。このときの電圧振幅ピークは約２００ＭＨｚにあらわれ、動作ピンと静止ピンの間でピークを与える周波数は同一である。したがって、静止出力ピン（被ノイズピン）は一定周期で振動することが判る。
第８図には、本発明を説明するためのシミュレーションモデルに対応した周波数とノイズ電圧を説明するための特性図が示されている。この実施例では、データが変化するピンの数を変えた場合のノイズ電圧の特性を表している。
同図において、１５ノイズ源は、出力データが変化するピン（動作ピン）を１５とし、データが変化しない静止出力ピンを１とした特性を示している。８ノイズ源は、出力データが変化するピン（動作ピン）を８とし、データが変化しない静止出力ピンを８とした特性を示し、２ノイズ源は、出力データが変化するピン（動作ピン）を２とし、データが変化しない静止出力ピンを１４とした特性を示している。このように、動作ピンの本数を１５、８、２に変えると、それに応じてレベルの強度は減少するものの、ノイズのピークを与える周波数は変化しないで、静止出力ピン（被ノイズピン）が一定の周期で振動することが判る。
第９図は、本発明を説明するためのシミュレーションモデルに対応した周波数とノイズ電圧を説明するための特性図が示されている。この特性図は、第６図のシュミレーションモデルにおいて、出力データが変化するピン（動作ピン）がｐ１〜ｐ７、ｐ９〜ｐ１６の１５本とし、静止出力ピンをｐ８として、データ入力が行われる受信側の半導体集積回路装置ＬＳＩ２の入力容量ＣＬを変化させるた場合の特性図が示されている。この実施例のように入力容量ＣＬを変化させると、ノイズピークを与える周波数が変化することが判る。
つまり、入力容量ＣＬを大きくすると、ノイズピークを与える周波数が小さくなり、入力容量ＣＬを小さくすると、ノイズピークを与える周波数が高くなる。このように、受信側の半導体集積回路装置ＬＳＩ２の入力容量、つまりは送信側の半導体集積回路装置の負荷の時定数を変化させることで、ノイズ振動の周期を制御できることが判る。この場合、入力容量ＣＬを減少させることは、実際上は不可能であるので、受信側の半導体集積回路装置ＬＳＩ２の入力容量を増加させることで、ノイズピークを与える周波数を低くし、データ転送タイミングの整数倍あるいはデータ転送タイミングに一致させるように調整することができる。
第１０図には、本発明を説明するためのノイズ波形図が示されている。同図においては、１６ビットデータバスを模擬したＴＥＧ基板における同時切替えノイズの実測波形が示されている。つまり、レシーバＬＳＩにおけるピン配線遠端の波形が示されている。黒丸を付した位置では、データの遷移方向や遷移数に依存せずノイズ振幅はほぼ０である。この周期（またはその整数倍）を用いてデータを取り込めば、ノイズの影響は非常に小さいことが判る。
同図の記号は、それぞれ以下の場合を示している。
１６ａ：ａ１８ｒは、１６ピン同時切替え（Ｌ→Ｈ）におけるハイレベルに切り替わった直後のピンを示し、レベルを揃えて見易くするために−３．３Ｖのオフセットを付けて示している。８ａ：ｖ１８ｒは、８ピン同時切替え（Ｌ→Ｈ）時のロウレベル固定ピンを示している。２ａ：ｖ１８ｒは２ピン同時切替え（Ｌ→Ｈ）時のロウレベル固定ピンを示している。８ａ：ｖ１８ｆは、８ピン同時切替え（Ｈ→Ｌ）時のロウレベル固定ピンを示している。
以上のように第７図、第８図及び第１０図から、受信側の半導体集積回路装置ＬＳＩ２におけるノイズは半導体集積回路装置ＬＳＩの実装により決まった周波数を持つこと、そして第９図から例えば負荷容量の制御によりＬＳＩを実装後にもノイズの周波数が制御可能であることとを、本発明は利用するものである。
携帯機器等のデバイスでは、低電力化のためにインタフェース電圧の振幅を小さくしていく傾向があるために、今後耐ノイズ性が強く求められる。また、パーソナルコンピュータやサーバ向けのメモリ制御ＬＳＩでは、ピン数の増大が問題となっており、電源ピン数はできるだけ減らしたいという要求がある。さらに、パーソナルコンピュータやサーバ向けプロセッサコアにおいては、動的な電圧調整による低電力化が今後の主流である（Ｔｒａｎｓｍｅｔａ  ｃｒｕｓｏｅ、Ｉｎｔｅｌ  Ｘｓｃａｌｅ等）。したがって、コアの低電圧化によりコア部分の低電力化が実現される結果、パーソナルコンピュータなどでもインタフェース部分の低電圧化が進み、プロセッサ分野においても耐ノイズ性が求められる。
本願発明のデータ伝送方法では、例えば受信側の半導体集積回路装置の入力容量の調整回路などを有するが、今後も面積縮小できないＥＳＤ保護回路などと共有できるため、面積的なペナルティーがなく適用容易である。
第１１図には、この発明に係る半導体集積回路装置により構成されたデータ伝送システムの一実施例のブロック図が示されている。この実施例のシステムでは、半導体集積回路装置ＬＳＩ１とＬＳＩ２とにより構成され、上記半導体集積回路装置ＬＳＩ１−ＬＳＩ２間のデータ伝送に本発明が適用される。
この実施例では、電源投入時や、システムリセットあるいは信号伝送開始に先立って送信側（ドライバ）ＬＳＩ１がトレーニングパターンを送信し、受信側（レシーバ）ＬＳＩ２において、ノイズ・タイミング制御回路（Ｎｏｉｓｅ  Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌ  Ｃｉｒｃｕｉｔ）ＮＴＣＣがノイズ周期を検出する。
送信側ＬＳＩ１の送信回路（ドライバ）ＤＲＶ１は、クロック発生回路ＣＰＧ１により形成されたクロックパルスに対応して、送信データがフリップフロップ回路ＦＦに取り込まれ、出力バッファＢＵＦ１を通して出力される。この出力信号は、データバス配線ＤＢＵＳを通して受信側ＬＳＩの受信回路（レシーバ）ＲＣＶ２に伝えられる。
受信側ＬＳＩ２において、ノイズ・タイミング制御回路ＮＴＣＣは、特定の入力回路のノイズｎｘによりノイズ周期を検出する。入力端子には制御負荷回路Ｃ／Ｌが設けられ、上記検出されたノイズ周期に対応した制御信号が負荷制御レジスタ（Ｌｏａｄ  Ｃｏｎｔｒｏｌ  Ｒｅｇｉｓｔｅｒ）ＬＣＲに伝えられる。上記負荷制御レジスタＬＣＲから出力される選択信号ＣＣＴＬにより制御負荷回路（Ｃｏｎｔｒｏｌｌｅｄ  Ｌｏａｄ）Ｃ／Ｌ、すなわち系内の容量またはインダクタンス（Ｃ／Ｌ：ボンディングワイヤやＥＳＤ容量をスイッチで選択するなど）が調整される。
送信側ＬＳＩ１のクロックパルス発生回路（Ｃｌｏｃｋ  Ｐｕｌｓｅ  Ｇｅｎｅｒａｔｏｒ）ＣＰＧ１で形成されたクロック信号は、クロック伝送線路ＣＬＫを介して受信側ＬＳＩ２に伝えられる。受信側ＬＳＩ２では、クロック発生回路ＣＰＧ２において、上記クロック信号ｒｅｆ＿ＣＬＫに同期した受信用のクロック信号を形成し、受信信号をフリップフロップ回路ＦＦにより取り込むようにする。
この構成に代え、検出したノイズ周期から形成された周波数制御信号をデータ伝送周期制御レジスタ（Ｃｙｃｌｅ  Ｃｏｎｔｒｏｌ  Ｒｅｇｉｓｔｅｒ）ＣＣＲにセットし、受信側ＬＳＩ２のクロック発生回路ＣＰＧ２を制御して、それを送信側ＬＳＩ１のクロック発生回路ＣＰＧ１に伝えて、ＣＰＧ１の発振周期を制御してデータ伝送周期をノイズ周期に一致させる。あるいは、上記両方を行なうことにより、ノイズ周期がデータ伝送周期と一致するよう調整する。
送信側ＬＳＩ１では、コア回路ｃｏｒｅにおいて送信すべきデータが作成される。この送信データは、ＦＩＦＯバッファ（ＦＩＦＯ  ｂｕｆｆｅｒ）回路とレベルシフタ（Ｌｅｖｅｌ  ｓｈｉｆｔｅｒ）回路からなるバッファ回路ＦＬＶを通して上記フリップフロップ回路ＦＦに伝えられる。送信側ＬＳＩ２において、フリップフロップ回路ＦＦで取り込まれた受信データは、上記同様なＦＩＦＯバッファ（ＦＩＦＯ  ｂｕｆｆｅｒ）回路とレベルシフタ（Ｌｅｖｅｌ  ｓｈｉｆｔｅｒ）回路からなるバッファ回路ＦＬＶを通してコア回路ｃｏｒｅに伝えられる。
上記のようにバッファ回路ＦＬＶは、ＦＩＦＯデータバッファと電圧レベルシフト回路である。この実施例では、データ伝送の自由度を確保するために、データ伝送周波数とＬＳＩのコア回路ｃｏｒｅの動作周波数が必ずしも同じでない場合にも適用できるように設けられるものであるが、周波数が同じであるならば、ＦＩＦＯは必ずしも必要ない。同様に、データ伝送に用いるインタフェース回路の電源電圧と、コア回路の電源電圧が等しければ、レベルシフト回路は必須ではない。
第１２図には、この発明に係る半導体集積回路装置により構成されたデータ伝送システムの他の一実施例のブロック図が示されている。この実施例のシステムでは、送信側ＬＳＩ１と受信側ＬＳＩ２のコア回路ｃｏｒｅは、共通のシステムクロック信号ＳｙｓＣＬＫに動作するようにされる。
これに対して、上記半導体集積回路装置ＬＳＩ１−ＬＳＩ２間のデータ伝送は、上記システムクロック信号ＳｙｓＣＬＫとは異なる周波数、位相のクロックパルスで行うようにされる。それ故、送信側ＬＳＩ１においては、上記システムクロック信号ＳｙｓＣＬＫにより生成された送信データは、かかるシステムクロック信号ＳｙｓＣＬＫに同期してバッファ回路ＦＬＶに伝送される。上記バッファ回路ＦＬＶに伝えられた送信データは、ファーストイン−ファーストアウトの形態でシステムクロック信号ＳｙｓＣＬＫとは異なる送信用のクロックパルスに同期しフリップフロップ回路ＦＦに伝達され、出力バッファＢＵＦ１を通して出力される。それ故、この実施例のようにデータ伝送周波数とＬＳＩのコア回路ｃｏｒｅの動作周波数が同じでない場合、その時間調整を行うＦＩＦＯを含むバッファ回路は必須のものとなる。
受信側ＬＳＩ２において伝送された受信データは、伝送クロックに同期してバッファ回路ＦＬＶに伝送される。上記バッファ回路ＦＬＶに伝えられた送信データは、ファーストイン−ファーストアウトの形態でシステムクロック信号ＳｙｓＣＬＫにに同期しコア回路ｃｏｒｅに伝えられる。このようにして、２つのコア回路ｃｏｒｅ間でのデータ伝送が行われる。
この実施例のように、システムクロックとデータ伝送クロックとが異なる場合、それを手当てするようなバッファ回路ＦＬＶが設けられているので、ノイズ周波数を制御するための制御負荷回路Ｃ／Ｌを省略し、ノイズｎｘの周期に伝送クロックの周期が対応するようにクロックパルス発生回路ＣＰＧ１，ＣＰＧ１を制御するものであってもよい。この場合、ノイズ周期の整数倍と伝送クロックの１周期が対応するようにするものであってもよい。この逆に、伝送クロックの複数周期とノイズの１周期とが一致することには意味がない。
第１３図には、制御負荷回路を用いた可変容量の制御と周波数の制御をともに行うことによってノイズの周期とデータ伝送周期を一致させる手順の一実施例のフローチャート図が示されている。
第１４図には、可変負荷回路を制御することによりノイズの周期を変えて、ＣＣＲに設定した目標周波数ｆｏによりデータ伝送を行なうための一実施例のフローチャート図が示されている。
第１３図のフロー（ｓｔｐ１２）は、人間が手作業で行うこともできる。手作業で実行する場合でも、ＬＳＩの製造ばらつきなどに対応できるよう、例えば容量など負荷を制御するための負荷制御レジスタＬＣＲと負荷制御回路Ｌ／Ｃをもたせて個別に対応するとより信頼性の高いデータ伝送を行なうことが出来る。
第１３図において、
ｓｔｐ１１にて、データ伝送周期制御レジスタＣＣＲに目標周波数とするｆｏ（最高周波数）を設定する。
ｓｔｐ１２にて、第１４図に示したフローにより、負荷調整によりノイズ周期をデータ伝送周期に一致させる処理を行なう。
ｓｔｐ１３にて、上記ｓｔｐ１２での処理の結果を判定する。
結果がｓｔｏｐ−ｓであれば、ノイズの周期とデータ伝送周期を一致させることができたので、ｓｔｏｐ−ｓとして本処理を終了する。
結果レジスタがｓｔｏｐ−ｅであれば、ノイズの周期とデータ伝送周期が一致できなかったから、
ｓｔｐ１４によりデータ伝送周期制御レジスタＣＣＲの目標周波数ｆｏを一段階下げる。
ｓｔｐ１５により周波数が低くなり過ぎていなければ、再びｓｔｐ１２からの処理を繰り返し、これ以上目標周波数を下げることができなければ、ｓｔｏｐ−ｅにて処理を終了する。
第１４図において、
ｓｔｐ２１にて、初期化を行なう。すなわち目標周波数ｆｏをデータ伝送周期制御レジスタＣＣＲに設定し、可変容量を制御する負荷制御レジスタＬＣＲの値を、（デフォルトの）’１１１１１１’とする。また、クロック信号からデータ伝送周期ｄｔ０を抽出する。
ｓｔｐ２２にて、送信側ＬＳＩ１に対応したｃｈｉｐ１から受信側ＬＳＩ２に対応したｃｈｉｐ２へテスト信号を送信して、ｃｈｉｐ２でノイズの開始時刻を検出して、ｃｈｉｐ２のクロックに一致させる。テスト信号は、例えばｎピンのうちのｎ−１ピンを同時にＬ→Ｈに切替えて、静止させた残りの１ピンにてノイズを観測する。この１ピンは、例えば第１１図のｎｘに相当する。
ｓｔｐ２３にて、ｃｈｉｐ１からｃｈｉｐ２へテスト信号を送信して、ｃｈｉｐ２でノイズの周期ｄｔｎを抽出する。
ｓｔｐ２４にて、ｃｈｉｐ２において、ｄｔｎがデータ伝送周期による周期ｄｔ０と一致しているか比較する。
ｓｔｐ２５にて、比較の結果ｄｔｎ＜ｄｔ０ならば、状態ｓｔｏｐ−ｅに移行する。ｄｔｎ＝ｄｔ０ならば、データ伝送周期とノイズ周期が一致しているので、状態ｓｔｏｐ−ｓに移行する（例えば、これをレジスタに設定する）。ｄｔｎ＞ｄｔ０ならば、さらに負荷容量を小さくすることで周期を一致させることができる可能性があるので、ｓｔｐ２６にて容量を一段階小さくして周期の一致を試みる。
ｓｔｐ２７にて、負荷容量を最小としても所望の周期に達することができなければ状態ｓｔｏｐ−ｅに移行する。そうでなければ、容量を小さくした状態でｓｔｐ２４に戻り再び周期の一致をはかる。
第１５図には、この発明に係る受信側ＬＳＩの制御負荷回路の一実施例の回路図が示されている。パッケージのピンｐｉｎに入力された信号は、パッケージのボンディングワイヤやリードフレームによるインダクタンスＬｐｇｋ、およびパッケージのボンディングワイヤやリードフレームによる容量Ｃｐｋｇ１およびＣｐｋｇ２を通じてボンディングパッドＰＡＤに伝えられる。
この実施例の制御負荷回路は、可変容量の調整回路であり、本例ではＳＷ０−ＳＷ５のスイッチを、制御信号ＣＣＴＬ０−ＣＣＴＬ５によりオンまたはオフとして、外部から見たダイオードの拡散容量を調整する。スイッチは、リセット後にはすべてオンとなるようにする。スイッチは、例えば、小さいサイズのＮチャンネル型ＭＯＳトランジスタとＰチャンネル型ＭＯＳトランジスタが並列接続されてなるのパスゲート構成とすれば良い。この例は、静電保護素子ＥＤＳを分割してＤ０−Ｄ５として、容量を細かく変化させることができるようにした。サイズは例えば１：２：８：１６：３２などとするとよい。保護素子は元来必要であるから、面積の増加を防ぐことができる。言い換えるならば、静電保護素子ＥＤＳをＤ０−Ｄ５のように分割して構成し、それを利用して上記可変容量による調整回路と併用するものである。
第１６図には、この発明に係る受信側ＬＳＩの制御負荷回路の他の一実施例の回路図が示されている。この実施例は、前記第１５図のＥＳＤ保護素子Ｄ０〜Ｄ５を可変容量として用いる代わりに、その容量の一部純粋容量ＣＣ０，ＣＣ１として構成するものである。つまり、保護素子Ｄ０〜Ｄ３と、純粋容量ＣＣ０，ＣＣ１の組み合わせて保護と可変容量の調整とを行うようにされる。上記保護素子Ｄ０〜Ｄ３も、純粋容量ＣＣ０，ＣＣ１のように置き換えることもできる。この純粋容量ＣＣ０，ＣＣ１は、ＭＯＳＦＥＴのゲート容量が利用される。
第１７図には、この発明に係る受信側ＬＳＩの制御負荷回路の他の一実施例の回路図が示されている。この実施例では、容量ではなくインダクタンスを可変とする制御負荷回路に向けられている。一つの入力端子に対してパッケージのボンディングワイヤを複数本使用して接続しておき、信号ＬＣＴＬ０，１によりＭＯＳスイッチを制御し、あるいはＭＯＳスイッチに代えてヒューズなどの選択的な切断によりインダクタンス値を調整する。ＥＳＤは、静電破壊防止を行うための保護素子である。
第１８図には、この発明に係る受信側ＬＳＩの制御負荷回路の他の一実施例の回路図が示されている。この実施例は、前記第１６図と第１７図の実施例を組み合わせたものである。つまり、前記第１６図のように保護素子Ｄ０〜Ｄ３と、純粋容量ＣＣ０，ＣＣ１の組み合わせて保護と可変容量の調整とを行うようにし、第１７図のように一つの入力端子に対してパッケージのボンディングワイヤを複数本使用して接続しておき、信号ＬＣＴＬ０，１によりＭＯＳスイッチを制御し、あるいはＭＯＳスイッチに代えてヒューズなどの選択的な切断によりインダクタンス値を調整する。
第１９図には、この発明に用いられる位相シフト回路の一実施例の構成図が示されている。この位相シフト回路は、クロック信号を順次シフトさせることでノイズの位相をゼロ点に一致させる際に用いられる。位相シフト回路は、４ｂｉｔを例に示す。後述するような１０ｂｉｔの位相シフト回路も同様にして構成可能である。
回路の機能は、例えば、（ｆｂ１、ｆｂ２、ｆｂ３、ｆｂ４）の４ｂｉｔの入力を、それぞれ（ｆｔ１、ｆｔ２、ｆｔ３、ｆｔ４）に出力するバレルシフタとして構成できる。すなわち、制御信号ｓａ０、ｓａ１によりシフト量０ｂｉｔから３ｂｉｔを選択可能にできる。入力と出力の結合の対応は次のとおり。括弧内の同じ位置どうしが接続される。
2003040902.tif 000003
図中の○、△、×、□はスイッチを示し、それぞれ排他的にオンになる。スイッチの選択信号は１本だけ書いた（ｓｆ０）。例えば、０ビットシフトの時には○印位置のスイッチがオンに、それ以外のスイッチはオフとなってｆｂ１がｆｔ１と、ｆｂ２がｆｔ２と、ｆｂ３がｆｔ３と、ｆｂ４がｆｔ４と接続される。ＳＤは２ｂｉｔ−４ｂｉｔのデコーダである。ｓａ０、ｓａ１とｓｆ０と図示されていないｓｆ１〜ｓｆ３の対応付けを行なう。
第２０図には、制御信号ｓａ０、ｓａ１のコードの割付け例と、入出力の接続関係の一実施例の接続図が示されている。つまり、制御信号ｓａ０、ｓａ１の００〜１１に対応して○、△、×、□のスイッチが割付られる。
第２１図には、ノイズの開始位置合わせを説明するための波形図が示されている。この実施例の位相合わせは、前記第１４図のｓｔｐ２３の具体例である。ノイズ・タイミング制御回路ＮＴＣＣにおいて、ｎｘにおけるノイズ波形をコンパレータに入力して基準電圧Ｖｒｅｆと比較する。基準電圧Ｖｒｅｆは、ｎｘの初期電圧より少しだけ高くしておく。コンパレータＣＭＰの出力を、時刻ｔ−１、ｔ０、ｔ１、ｔ２、．．．、ｔ９においてラッチする。
この時刻は、後述する第２７図におけるｆｔ−１、ｆｔ０、ｆｔ１、ｆｔ２、．．．、ｆｔ９に対応している。また、Ｃ１［ｔ−１］、Ｃ１［ｔ０］、Ｃ１［ｔ１］、．．．、Ｃ１［ｔ９］は、各時刻におけるコンパレータの比較結果（がラッチされたもの）である。これらのコンパレータの比較結果Ｃ１［ｔ−１］、Ｃ１［ｔ０］、Ｃ１［ｔ１］、．．．、Ｃ１［ｔ９］の２値情報０と１は、０がノイズの負極性側を、１が正極性側に対応している。
受信側ＬＳＩ２のクロックとノイズの開始位置とをあわせることは、立上りのテスト信号が使用される時には、条件：Ｃ１［ｔ−１］＝０かつＣ１［ｔ０］＝１（ｍａｓｋ１）となるようにすることである。
Ｌ１ではｍａｓｋ１の条件：Ｃ１［ｔ−１］＝０かつＣ１［ｔ０］＝１が満たされていないから、クロックｆｔ−１、ｆｔ０、ｆｔ１、ｆｔ２、．．．、ｆｔ９を位相シフト回路ＰＢＳＷを用いて１ｂｉｔシフトする。シフト後、再びＬ２にて条件をチェックするがまだ条件は満たされないから、さらにクロックをシフトする。この例では、Ｌ３においてｍａｓｋ１の条件：Ｃ１［ｔ−１］＝０かつＣ１［ｔ０］＝１を満たすようになる。当然、位置合わせの条件等はこれに限られず、任意の条件で開始位置合わせを行なって良い。
第２２図には、ノイズの開始位置合わせを説明するための波形図が示されている。この実施例の位相合わせは、ノイズ周期とデータ伝送周期の一致判定処理、例えば第１３図のｓｔｐ２３とｓｔｐ２４の具体例である。この例では、判定基準を６ビットとして、１１１と０００のパターンを見い出すようにするものである。つまり、条件Ｃ１［ｔ０−ｔ３］＝１（ｍａｓｋ２）かつＣ１［ｔ４−ｔ７］＝０（ｍａｓｋ３）を、ノイズ周期とデータ伝送周期の一致を判定基準とする。本例においても、本発明における周期一致の概念を逸脱しない範囲で、任意の基準を用いて良い。
Ｌ３においては、ｍａｓｋ２の条件は満たされるが、ｍａｓｋ３の条件は満たされない。そこで、第１３図のｓｔｐ２５により、ノイズの周期を小さくして再びノイズ周期とデータ伝送周期の一致を判定する。
Ｌ４においても、ｍａｓｋ２の条件は満たされるが、ｍａｓｋ３の条件は満たされない。さらにノイズの周期を小さくした結果、Ｌ５においてｍａｓｋ２とｍａｓｋ３の条件が同時に満たされる。
第２３図には、この発明に用いられるクロックパルス発生回路の一実施例のブロック図が示されている。クロックパルス発生回路ＣＰＧは、外部より供給される基準クロック信号ｒｅｆ＿ＣＬＫを入力として、ＬＳＩ間のデータ伝送で使用するクロックパルス信号を発生・同期化する回路である。このクロックパルス発生回路ＣＰＧは、一般的なＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路やＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路などを用いることができる。
この実施例では、ＰＬＬ回路を用いる例が示されている。位相比較器ＰＤには、基準クロック信号ｒｅｆ＿ＣＬＫと電圧制御発振器ＯＳＣの位相０の信号ｔａ０が入力され、位相が比較される。位相比較結果は適切なローパスフィルタＬＰＦを通じてチャージポンプ回路ＣＰに入力され、チャージポンプ回路ＣＰに蓄えられた電圧により電圧制御発振器ＯＳＣの発振周波数が制御される。
この例では、電圧制御発振器ＯＳＣは、基準クロック信号ｒｅｆ＿ＣＬＫと位相の一致する位相０の信号ｆａ０、ｆａ０から位相がπ／４（ｒａｄ）遅れた信号ｆａ１、ｆａ０から位相がπ／２遅れた信号ｆａ２、およびｔａ０から位相が３π／４遅れた信号ｆａ３を出力し、ＬＳＩ内で使用する。
第２４図には、本発明に係るデータ伝送方法の一例を説明するための波形図が示されている。データ信号の切り替わりをｖｄｄとｖｓｓの交差部で表している。このデータ信号の切り替わりに一致した周期を持つようにノイズの周期を前記制御負荷回路等により制御する。このときに、受信側ＬＳＩ２の入力端子において観測される波形は、上記伝送されたデータ信号とノイズ信号の重ね合わせとなる。このような伝送データに対して、本発明では、△印の所でデータの取り込みを行うようにすることによって、受信データの判定の０と１の判定にノイズの影響を受けなくすることができる。
第２５図には、本発明に係るデータ伝送方法の他の一例を説明するための波形図が示されている。前記第２４図の実施例との相違は、データ信号とノイズ信号の周期を完全に一致させたのではなく、ノイズの周波数をデータ信号のｎ倍（但しｎは自然数）となるように同期を行った例である。ここではｎ＝２である。ｎ＝３のときは、データの取り込み点は、データ転送周期の半分でなく１／３または２／３に設定すれば同様にノイズの影響を小さくできる。ｎが４以上の時も同様である。
ｎをどの値とするかは、ＬＳＩ１とＬＳＩ２とが実装されるプリント基板の両方が決まった時点でほぼ決定できる。したがって、受信側のＬＳＩ２だけを先に設計するような場合には、ｎをレジスタなどにより設定可能としておくと良い。
第２６図には、この発明に用いられる位相補間回路ＰＩＮＴの一実施例の回路図が示されている。この実施例の位相補間回路ＰＩＮＴは、前記第２５図のクロックパルス発生回路ＣＰＧで形成された信号ｆａ０〜ｆａ３を入力信号として、これらの入力信号ｆａ０、ｆａ１、ｆａ２、ｆａ３を補間して、約π／４ずつ位相の異なる信号ｆｂ−１、ｆｂ０、ｆｂ１、．．．、ｆｂ９を出力する。
第２７図には、この発明に用いられるノイズ・タイミング制御回路ＮＴＣＣの一実施例のブロック図が示されている。前記クロックパルス発生回路ＣＰＧから出力されたクロック信号ｆａ１〜ｆａ３は、前記位相補間回路ＰＩＮＴに入力され、約π／４ずつ位相の異なる信号ｆｂ−１、ｆｂ０、ｆｂ１、．．．、ｆｂ９として出力される。これらの信号は、４ｂｉｔの制御信号ｓａ０〜ｓａ３と位相シフト回路ＰＢＳＷにより適切に位相シフトされｆｔ−１、ｆｔ０、ｆｔ１、．．．、ｆｔ９として出力される。
前記のようなｎｘにおけるノイズは、コンパレータＣＭＰを用いて基準電圧Ｖｒｅｆと比較され、その比較結果はｎｙに出力される。判定結果ｎｙは、信号ｆｔ−１、ｆｔ０、ｆｔ１、．．．、ｆｔ９を用いて、フリップフロップＦＦ−１、ＦＦ０、ＦＦ１、．．．ＦＦ８、ＦＦ９に取り込まれる。その結果は、前記第１４図にて説明したノイズ周期とデータ信号周期の一致判定に用いられる。信号ｆｔ３は、ノイズに対して位相が約π（ｒａｄ）遅れているから、この信号を適切にバッファリングして、データ信号取り込みのラッチＦＦに用いる。
制御論理回路では、前記第２１図あるいは第２２図で説明したようなノイズ周期を検出する。上記検出されたノイズ周期に対応した制御信号が負荷制御レジスタ（Ｌｏａｄ  Ｃｏｎｔｒｏｌ  Ｒｅｇｉｓｔｅｒ）ＬＣＲに伝えられる。これにより、上記負荷制御レジスタＬＣＲから出力される選択信号により制御負荷回路Ｃ／Ｌが調整される。また、検出したノイズ周期から形成された周波数制御信号をデータ伝送周期制御レジスタ（Ｃｙｃｌｅ  Ｃｏｎｔｒｏｌ  Ｒｅｇｉｓｔｅｒ）ＣＣＲにセットし、クロック発生回路ＣＰＧを制御してデータ伝送周期をノイズ周期に一致させる。
第２８図には、この発明に用いられるコンパレータＣＭＰの一実施例の回路図が示されている。この実施例のコンパレータＣＭＰは、例えば、同図に示すような差動アンプとして構成可能である。差動ＭＯＳＦＥＴの共通化されたソースに設けられたＭＯＳＦＥＴのゲートに印加される電圧Ｖｂｉａｓは、バイアス電圧である。実際のデータ伝送が始まったら上記電圧Ｖｂｉａｓはロウレベルに固定されて、電力を消費しないようにされる。この実施例のコンパレータＣＭＰにおいては、第２１図などにあるように、基準電圧Ｖｒｅｆは、ｎｘの直流電圧よりもわずかに高く設定される。ｎｘの直流電圧は、例えば電源電圧ＶＤＤの１／２とするなど、このコンパレータの動作できる所とすれば良い。
第２９図には、この発明に係るシステムの一実施例のブロック図が示されている。この実施例のシステムは、パーソナルコンピュータに向けられた典型的な情報処理システムである。ホストバスには、特に制限されないが、２つのマイクロプロセッサＭＰＵが接続される。これらのマイクロプロセッサＭＰＵは、共同して所定のデータ処理を実施する。この場合、特に制限されないが、一方がマスタマイクロプロセッサを構成し、他方がスレーブマイクロプロセッサとして上記マスタマイクロプロセッサの指示のもとにデータ処理を行う。
メモリコントローラは、上記ホストバス、メモリバス、グラフィックバス及び周辺用バスに接続される。上記メモリバスには、特に制限されないが、シンクスロナスＤＲＡＭから構成されるメインメモリが搭載される。上記グラフィックバスには、画像処理ＬＳＩ（画像処理専用プロセッサ）が搭載される。そして、周辺用バスにはＳＣＳＩインターフェイス回路、バスブリッジ等の周辺装置が搭載される。メモリコントローラは、上記ホストバスとの間で上記メモリバス、グラフィックバス及び周辺用バスのいずれか１つを接続させて、その間のデータ転送を行う。例えば、マイクロプロセッサＭＰＵは上記メモリコントローラを介してメインメモリに接続されて、リード／ライト動作を行う。
この実施例のシステム及び信号伝送方法は、上記メモリコントローラとメインメモリを結ぶメモリバスにも適用可能である。
第３０図には、この発明に係るシステムの一実施例の外観図が示されている。この実施例は、第２９図のメモリコントローラとメインメモリが示されており、実装基板上にメモリコントローラが設けられる。メンンメモリは、複数のメモリモジュールから構成される。メモリモジュールは、プリント基板にパッケージ封止された複数のシンクロナスＤＲＡＭが搭載され、上記実装基板上に設けられたスロット上にコネクタを差し込むことにより実装基板のメモリバスと接続される。
図示しないが、上記実装基板上にはホストバスとそれに接続されるマイクロプロセッサ、グラフィックバスとそれに接続される画像ＬＳＩあるいは周辺用バス等が設けられる。上記のメモリコントローラからメモリモジュール上のメモリＬＳＩ（シンクロナスＤＲＡＭ）へのデータ伝送、およびその逆方向のデータ伝送に本発明は適用できる。
第３１図には、この発明に係る半導体集積回路装置の一実施例の概略ブロック図が示されている。この実施例の各回路ブロックは、半導体基板上における幾何学的な配置に合わせて各回路ブロックが示されている。この実施例では、ＡＳＩＣ等のような特定用途向半導体集積回路装置ＬＳＩ上のＩＰモジュール間のデータ伝送に、本発明が適用される例が示されている。データバスＤＢＵＳには回路の接地線ＶＳＳと電源電圧ＶＤＤが挿入してあるが、上下またはその一方の層をべた金属層として、プリント基板と同様の構成にしても良い。
この実施例では、回路ブロックＩＰ１のドライバ回路ＤＲＶは、第１１図に示した送信側フリップフロップＦＦと、出力バッファＢＵＦ１からなるドライバ回路ＤＲＶ１に相当する回路であり、回路ブロックＩＰ２のレシーバ回路ＣＣＲＣＶは、第１１図における制御負荷回路Ｌ／Ｃと入力側フリップフロップＦＦからなるレシーバ回路ＲＣＶ２に相当する回路である。
この実施例例では、第１２図のＬＳＩ１とＬＳＩ２に対応された回路ブロックＩＰ１とＩＰ２がクロックパルス発生回路ＣＰＧ１およびＣＰＧ２をそれぞれ持ち、半導体集積回路装置ＬＳＩ全体のクロックパルス発生回路ＣＰＧに同期して動作するようにされる。データ伝送周波数を変えないのであれば、各回路ブロックＩＰ１とＩＰ２にそれぞれ設けられたクロックパルス発生回路ＣＰＧ１、ＣＰＧ２をなくして、クロックパルス発生回路ＣＰＧからのクロック信号を上記各回路ブロックＩＰ１とＩＰ２に供給して用いるようにしても良い。
図３２には、この発明が適用される半導体集積回路装置の一実施例の構成図が示されている。この構成図は、上面部とそれに対応した側面部とが示されている。この実施例では、半導体チップＡと半導体チップＢとが積層構造とされ、１つの封止体により封止されることにより半導体集積回路装置が構成される。例えば、下側の半導体チップＡがデータ送信側ＬＳＩ１とされるなら上側の半導体チップがデータ受信側ＬＳＩ２とされる。データバスは、２つの半導体チップＡとＢとを実装基板上の同じ箇所にワイヤボンディングを行うことにより構成される。
この構成では、外部からは１つの半導体集積回路装置と同等に扱うことができるが、内部では前記のように２つの半導体チップが設けられており、両者の間でデータ伝送を行う場合に本願発明が適用されるものである。
以上の実施例から得られる作用効果は、下記の通りである。
（１）  クロック信号に同期して伝送される複数ビットからなる信号を取り込む入力回路の入力端子に、上記信号の信号伝送時に上記信号を出力する出力回路での電源供給線に発生するノイズの周期が上記クロック信号の周期又はその整数倍に対応したものとなるように調整可能とされた時定数回路を設けることにより、データ伝送におけるノイズの影響を大幅に軽減でき、同じパッケージ、同じ実装基板においてより高速で信頼性の高いデータ伝送が可能になるという効果が得られる。
（２）  上記に加えて、上記時定数回路を複数の調整信号によりスイッチ制御される複数のスイッチ素子と、上記スイッチ素子を介して上記入力回路の入力端子に対して並列形態に相互に接続される複数の容量素子とで構成することにより、半導体集積回路に適合した簡単な構成により、データ伝送におけるノイズの影響を大幅に軽減できるという効果が得られる。
（３）  上記に加えて、上記並列形態に相互に接続される容量素子の少なくとも一部を静電破壊防止機能も合わせ持つようにすることにより、実質的な回路面積を小さくすることができるという効果が得られる。
（４）  上記に加えて、上記複数の調整信号を伝送される複数ビットを用いて形成されたテスト信号を用いて発生させた上記ノイズをモニタしすることにより、簡単に精度の高いノイズの判別を行うようにすることができるという効果が得られる。
（５）  上記に加えて、上記テスト信号として、複数ビットのうちレベルが変化しない１つの信号と、レベルが変化させられる残りの信号とすることにより、上記レベルが変化しない１つの信号に対応した入力信号を上記モニタすべきノイズとして利用できるという効果が得られる。
（６）  第１回路においてクロック信号に同期して伝送される複数ビットからなる信号を出力し、第２回路において上記クロック信号に同期して伝送される複数ビットからなる信号を取り込み、上記信号の信号伝送時に上記第１回路の電源供給線に発生するノイズの周期が上記クロック信号の周期又はその整数倍に対応したものとなるように調整可能とされた時定数回路を設けることにより、データ伝送におけるノイズの影響を大幅に軽減でき、同じパッケージ、同じ実装基板においてより高速で信頼性の高いデータ伝送が可能になるという効果が得られる。
（７）  上記に加えて、上記時定数回路を上記第２回路に設けることにより、簡単な構成でノイズ周期の調整が可能になるという効果が得られる。
（８）  上記に加えて、上記時定数回路を複数の調整信号によりスイッチ制御される複数のスイッチ素子と、上記スイッチ素子を介して上記入力回路の入力端子に対して並列形態に相互に接続される複数の容量素子で構成することにより、半導体集積回路に適合した簡単な構成により、データ伝送におけるノイズの影響を大幅に軽減できるという効果が得られる。
（９）  上記に加えて、上記並列形態に相互に接続される容量素子の少なくとも一部を、静電破壊防止機能も合わせ持つようにすることにより、第２回路の実質的な回路面積を小さくすることができるという効果が得られる。
（１０）  上記に加えて、上記複数の調整信号を、伝送される複数ビットを用いて形成されたテスト信号を用いて発生させた上記ノイズをモニタして上記クロック信号との周期との判定を行う調整回路により形成することにより、簡単に精度の高いノイズの判別を行うようにすることができるという効果が得られる。
（１１）  上記に加えて、上記テスト信号として、複数ビットのうちレベルが変化しない１つの信号と、レベルが変化させられる残りの信号としとすることにより、上記レベルが変化しない１つの信号に対応した入力信号を上記モニタすべきノイズとして利用できるという効果が得られる。
（１２）  上記に加えて、上記第１回路を第１半導体チップに形成し、上記第２回路を第２半導体チップに形成し、上記複数ビットからなる信号を伝送する信号伝送線を実装基板に形成することにより、複数のＬＳＩで構成されるシステムでの伝送周波数の高速化とインタフェース電圧の低電圧化を促進できるという効果が得られる。
（１３）  上記に加えて、上記第１半導体チップ、第２半導体チップ及び実装基板を１つの半導体集積回路装置を構成するように１つの封止体によって封止することにより、システムの小型化を実現できるという効果が得られる。
（１４）  上記に加えて、上記実装基板上には第１又は第２半導体チップを搭載し、上記第１又は第２半導体チップ上には第２又は第１半導体チップを積層構造に搭載し、上記複数ビットからなる信号を伝送する信号伝送線を、実装基板と第１半導体チップ及び第２半導体チップとを電気的に接続するボンディングワイヤにより構成することにより、いっそうのシステムの小型化を実現できるという効果が得られる。
（１５）  上記に加えて、上記第１回路を第１半導体集積回路装置に形成し、上記第２回路を第２半導体集積回路装置に形成し、上記複数ビットからなる信号を伝送する信号伝送線を実装基板に形成することにより、適用範囲の広い多様で柔軟なシステム構成を実現できるという効果が得られる。
（１６）  上記に加えて、上記第１回路を半導体基板上に形成されて所定の第１信号処理を行う第１機能ブロックとし、上記第２回路を上記半導体基板上に形成されて所定の第２信号処理を行う第２機能ブロックとし、上記複数ビットからなる信号を伝送する信号伝送線を上記半導体基板上に形成することにより、いっそうのシステムの小型化を実現できるという効果が得られる。
（１７）  第１回路によりクロック信号に同期して伝送される複数ビットからなる信号を出力し、第２回路により上記クロック信号に同期して伝送される複数ビットからなる信号を取り込み、上記信号の信号伝送時に上記第１回路の電源供給線に発生するノイズの周期が上記クロック信号の周期又はその整数倍に対応したものとなるようにクロック信号の周期を調整可能としたクロック供給回路を設けることにより、データ伝送におけるノイズの影響を大幅に軽減でき、同じパッケージ、同じ実装基板においてより高速で信頼性の高いデータ伝送が可能になるという効果が得られる。
（１８）  上記に加えて、上記第１回路及び上記第２回路のそれぞれが上記クロック信号とは異なるシステムクロック信号により信号処理を行う第１及び第２内部回路を備えるようにすることにより、内部動作とデータ伝送の動作周波数をそれぞれの回路条件に適合させて設定でき、合理的で高速なデータ処理が可能になるという効果が得られる。
（１９）  第１回路と第２回路との間でクロック信号に同期して複数ビットからなる信号を伝送する信号伝送方法として、上記複数ビットの信号の信号伝送時に上記電源供給線に発生するノイズの周期と上記クロック信号の周期又はその整数倍の周期とが対応したものとなるように上記第２回路の入力容量を調整することにより、データ伝送におけるノイズの影響を大幅に軽減でき、高速で高い信頼性のデータ伝送を行うようにすることができるという効果が得られる。
（２０）  上記に加えて、上記入力容量の調整を伝送される複数ビットを用いて形成されたテスト信号を用いて発生させた上記ノイズをモニタして上記クロック信号との周期との判定結果により行うようにすることにより、簡単に精度の高いノイズの判別を行うようにすることができるという効果が得られる。
（２１）  上記に加えて、上記テスト信号として、複数ビットのうちレベルが変化しない１つの信号と、レベルが変化させられる残りの信号とすることにより、上記レベルが変化しない１つの信号に対応した入力信号を上記モニタすべきノイズとして利用できるという効果が得られる。
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、伝送信号に出力回路に動作電圧を与える電源線に発生するノイズが乗るので、出力回路の出力端子に、そのノイズ周波数を調整可能にする時定数回路を付加するものであってもよい。あるいは、送信側の出力回路の出力端子に設けられた時定数回路と受信側の入力回路の入力端子に設けられた時定数回路の両方により上記ノイズの周波数を調整するものであってもよい。上記ノイズの周波数を判別する回路、あるいはその判別結果により伝送線路の負荷を調整してノイズ周波数と伝送クロックとを対応したものとするための具体的回路は、種々の実施形態を採ることができる。
この発明は、マイクロプロセッサや組み込みマイクロコンピュータ（ＭＰＵ）を用いるシステムのように、ＭＰＵとＤＲＡＭ・ＡＳＩＣチップ間の高速なデータ転送と、低ノイズ性の両立が必要であり、特に、伝送周波数の高速化とインタフェース電圧の低電圧化がすすむＬＳＩ間のインタフェースにおいて好適なものとなる。
この発明は、マルチチップモジュール（ＭＣＭ）やプリント基板、またはＬＳＩ内部のＩＰモジュール間の高速データ伝送において、耐ノイズ性が高く、システムに見合った高速なデータ伝送を可能とするインタフェースに好適である。
産業上の利用可能性
この発明は、半導体集積回路装置とシステム及び信号伝送方法に関し、例えばシンクロナスＤＲＡＭのような高速メモリ回路とそれをアクセスするマイクロプロセッサ等の信号処理回路とを備えたシステム、それを構成する半導体集積回路装置及びその信号伝送方法として広く利用することができる。
【図面の簡単な説明】
第１図は、本発明に係る信号伝送方法の一実施例を説明するためのタイミング図であり、
第２図は、本発明に係る信号伝送方法の他の一実施例を説明するためのタイミング図であり、
第３図は、この発明を説明するための波形図であり、
第４図は、この発明が適用されたデータ伝送システムの一実施例を示す構成図であり、
第５図は、この発明が適用されたデータ伝送システムの一実施例を示すブロック図であり、
第６図は、本発明を説明するためのシミュレーションモデルの等価回路図であり、
第７図は、本発明を説明するためのシミュレーションモデルに対応した周波数とノイズ電圧を説明するための特性図であり、
第８図は、本発明を説明するためのシミュレーションモデルに対応した周波数とノイズ電圧を説明するための特性図であり、
第９図は、本発明を説明するためのシミュレーションモデルに対応した周波数とノイズ電圧を説明するための特性図であり、
第１０図は、本発明を説明するためのノイズ波形図であり、
第１１図は、この発明に係る半導体集積回路装置により構成されたデータ伝送システムの一実施例を示すブロック図であり、
第１２図は、この発明に係る半導体集積回路装置により構成されたデータ伝送システムの他の一実施例を示すブロック図であり、
第１３図は、制御負荷回路を用いた可変容量の制御と周波数の制御をともに行うことによってノイズの周期とデータ伝送周期を一致させる手順の一実施例を示すフローチャート図であり、
第１４図は、可変負荷回路を制御することによりノイズの周期を変えて、ＣＣＲに設定した目標周波数ｆｏによりデータ伝送を行なうためのの一実施例を示すフローチャート図であり、
第１５図は、この発明に係る受信側ＬＳＩの制御負荷回路の一実施例を示す回路図であり、
第１６図は、この発明に係る受信側ＬＳＩの制御負荷回路の他の一実施例を示す回路図であり、
第１７図は、この発明に係る受信側ＬＳＩの制御負荷回路の他の一実施例を示す回路図であり、
第１８図は、この発明に係る受信側ＬＳＩの制御負荷回路の他の一実施例を示す回路図であり、
第１９図は、この発明に用いられる位相シフト回路の一実施例を示す構成図であり、
第２０図は、制御信号ｓａ０、ｓａ１のコードの割付け例と、入出力の接続関係の一実施例を示す接続図であり、
第２１図は、この発明に係るノイズの開始位置合わせを説明するための波形図であり、
第２２図は、この発明に係るノイズの開始位置合わせを説明するための波形図であり、
第２３図は、この発明に用いられるクロックパルス発生回路の一実施例を示すブロック図であり、
第２４図は、本発明に係るデータ伝送方法の一例を説明するための波形図であり、
第２５図は、本発明に係るデータ伝送方法の他の一例を説明するための波形図であり、
第２６図は、この発明に用いられる位相補間回路ＰＩＮＴの一実施例を示す回路図であり、
第２７図は、この発明に用いられるノイズ・タイミング制御回路ＮＴＣＣの一実施例を示すブロック図であり、
第２８図は、この発明に用いられるコンパレータＣＭＰの一実施例を示す回路図であり、
第２９図は、この発明に係るシステムの一実施例を示すブロック図であり、
第３０図は、この発明に係るシステムの一実施例を示す外観図であり、
第３１図は、この発明に係る半導体集積回路装置の一実施例を示す概略ブロック図であり、
第３２図は、この発明が適用される半導体集積回路装置の一実施例を示す構成図であり、
第３３図は、従来のデータ伝送系のノイズの様子を示すタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【国際調査報告】
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