【事件の表示】
　特願２００８−５３００４３「欠陥入出力線の修復用の再設定可能なメモリブロック冗長」拒絶査定不服審判事件〔平成１９年　４月１２日国際公開、ＷＯ２００７／０４１１８５、平成２１年　２月１９日国内公表、特表２００９−５０７３２６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００６年９月２６日（パリ条約に基づく優先権主張外国庁受理　２００５年９月２９日、アメリカ合衆国）を国際出願日とする出願であって、平成２１年８月２８日付けの拒絶理由通知に対して、同年１２月１日に意見書及び手続補正書が提出され、平成２２年１０月２０日付けの拒絶理由通知に対して、平成２３年１月１２日に意見書及び手続補正書が提出されたが、同年６月１日付けで拒絶査定がなされた。
　それに対して、同年１０月７日に拒絶査定不服審判が請求されるともに手続補正書が提出され、平成２４年１月２７日付けで審尋がなされ、同年４月２０日に回答書が提出された。
　
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２３年１０月７日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２３年１０月７日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜２１を、補正後の特許請求の範囲の請求項１〜１６と補正するものであって、補正前の請求項１、９及び１６と補正後の請求項１、６及び１３は各々次のとおりである。
　
（補正前）
　「【請求項１】
　欠陥アドレスワードと、メモリデバイスのメモリブロックにおける欠陥Ｉ／Ｏ線へのメモリアクセスに応答して生成され、修復用の冗長ブロックに対応し、前記欠陥アドレスワードに関連付けられた冗長アドレスワードとをそれぞれ有する、複数のエントリを含むテーブル構造と、
　前記テーブルに結合して前記冗長アドレスワードを復号化し、前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックの冗長Ｉ／Ｏ線を選択する、復号化回路と、
　前記メモリブロックに対する入出力に使用されるＩ／Ｏ線を、前記メモリブロックの前記欠陥Ｉ／Ｏ線と、前記欠陥Ｉ／Ｏ線に対して前記復号化回路により選択された前記冗長ブロックの前記冗長Ｉ／Ｏ線との間で切り替えるＩ／Ｏ切替回路と、
　を含む装置。」
　「【請求項９】
　テーブル構造内に格納される複数のエントリの各エントリにおいて、欠陥アドレスワードを冗長アドレスワードに関連付けることと、
　メモリデバイスのメモリブロックにおける欠陥Ｉ／Ｏ線へのメモリアクセスに応答して修復用の冗長ブロックに対応する前記冗長アドレスワードを生成することと、
　前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックにおける冗長Ｉ／Ｏ線を選択するよう復号化回路を使用して前記冗長アドレスワードを復号化することと、
　前記メモリブロックに対する入出力に使用されるＩ／Ｏ線を、前記メモリブロックの前記欠陥Ｉ／Ｏ線と、
　前記欠陥Ｉ／Ｏ線に対して前記復号化回路を使用して選択された前記冗長ブロックの前記冗長Ｉ／Ｏ線との間で切り替えることと、
　を含む方法。」
　「【請求項１６】
　プロセッサと、
　前記プロセッサに結合してオーディオ符号化形式に符号化されたオーディオデータを復号化するオーディオデコーダと、
　前記プロセッサに結合してメモリデバイスを制御するメモリコントローラとを含み、
　前記メモリデバイスは、再設定可能なメモリ、及び、再設定可能な修復回路を有し、
　前記再設定可能なメモリは、
　複数のメモリブロックと、
　複数の冗長ブロックとを有し、
　前記再設定可能な修復回路は、
　欠陥アドレスワードと、前記複数の冗長ブロックのうちの修復用の冗長ブロックに対応し、前記複数のメモリブロックのうちのメモリブロックにおける欠陥Ｉ／Ｏ線への前記プロセッサによるメモリアクセスに応答して生成され、前記欠陥アドレスワードに関連付けられた冗長アドレスワードとをそれぞれ有する、複数のエントリを含むテーブル構造と、
　前記テーブルに結合して前記冗長アドレスワードを復号化し、前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックの冗長Ｉ／Ｏ線を選択する、復号化回路と、
　前記メモリブロックに対する入出力に使用されるＩ／Ｏ線を、前記メモリブロックの前記欠陥Ｉ／Ｏ線と、前記欠陥Ｉ／Ｏ線に対して前記復号化回路により選択された前記冗長ブロックの前記冗長Ｉ／Ｏ線との間で切り替えるＩ／Ｏ切替回路とを含む、
　システム。」
　
（補正後）
　
　「【請求項１】
　欠陥アドレスワードと、メモリデバイスのメモリブロックにおける欠陥Ｉ／Ｏ線へのメモリアクセスに応答して生成され、修復用の冗長ブロックに対応し、前記欠陥アドレスワードに関連付けられており、冗長Ｉ／Ｏ線を含む前記冗長ブロックに対応する冗長ブロックアドレスと、前記冗長Ｉ／Ｏ線に対応する冗長Ｉ／Ｏアドレスと、エントリが前記欠陥Ｉ／Ｏ線の修復に使用されていること又は前記冗長ブロックが欠陥ブロックの修復に使用されることを示すべくアサートされる使用ビットと、を含む冗長アドレスワードとをそれぞれ有する、複数のエントリを含む、コンテンツアドレッサブルメモリ内のテーブル構造と、
　前記使用ビットがアサートされていない場合に、前記テーブル構造に結合して前記冗長アドレスワードを復号化し、前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックの冗長Ｉ／Ｏ線を選択する、復号化回路と、
　前記メモリブロックに対する入出力に使用されるＩ／Ｏ線を、前記メモリブロックの前記欠陥Ｉ／Ｏ線と、前記欠陥Ｉ／Ｏ線に対して前記復号化回路により選択された前記冗長ブロックの前記冗長Ｉ／Ｏ線との間で切り替えるＩ／Ｏ切替回路と、
　を有する、複数の前記メモリブロックと複数の前記冗長ブロックとを含む再設定可能なメモリに接続された再設定可能な修復回路
　を備える装置。」
　「【請求項６】
　テーブル構造内に格納される複数のエントリの各エントリにおいて、欠陥アドレスワードを冗長アドレスワードに関連付けることと、
　メモリデバイスのメモリブロックにおける欠陥Ｉ／Ｏ線へのメモリアクセスに応答して修復用の冗長ブロックに対応し、冗長Ｉ／Ｏ線を含む前記冗長ブロックに対応する冗長ブロックアドレスと、前記冗長Ｉ／Ｏ線に対応する冗長Ｉ／Ｏアドレスと、エントリが前記欠陥Ｉ／Ｏ線の修復に使用されていること又は前記冗長ブロックが欠陥ブロックの修復に使用されることを示すべくアサートされる使用ビットと、を含む前記冗長アドレスワードを生成することと、
　前記使用ビットがアサートされていない場合に、前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックにおける冗長Ｉ／Ｏ線を選択するよう復号化回路を使用して前記冗長アドレスワードを復号化することと、
　前記メモリブロックに対する入出力に使用されるＩ／Ｏ線を、前記メモリブロックの前記欠陥Ｉ／Ｏ線と、前記欠陥Ｉ／Ｏ線に対して前記復号化回路を使用して選択された前記冗長ブロックの前記冗長Ｉ／Ｏ線との間で切り替えることと、
　を含む方法。」
　「【請求項１３】
　プロセッサと、
　前記プロセッサに結合してオーディオ符号化形式に符号化されたオーディオデータを復号化するオーディオデコーダと、
　前記プロセッサに結合してメモリデバイスを制御するメモリコントローラとを含み、
　前記メモリデバイスは、再設定可能なメモリ、及び、再設定可能な修復回路を有し、
　前記再設定可能なメモリは、
　複数のメモリブロックと、
　複数の冗長ブロックとを有し、
　前記再設定可能な修復回路は、
　欠陥アドレスワードと、前記複数の冗長ブロックのうちの修復用の冗長ブロックに対応し、前記複数のメモリブロックのうちのメモリブロックにおける欠陥Ｉ／Ｏ線への前記プロセッサによるメモリアクセスに応答して生成され、前記欠陥アドレスワードに関連付けられており、冗長Ｉ／Ｏ線を含む冗長ブロックに対応する冗長ブロックアドレスと、前記冗長Ｉ／Ｏ線に対応する冗長Ｉ／Ｏアドレスと、エントリが前記欠陥Ｉ／Ｏ線の修復に使用されていること又は前記冗長ブロックが欠陥ブロックの修復に使用されることを示すべくアサートされる使用ビットと、を含む冗長アドレスワードとをそれぞれ有する、複数のエントリを含む、コンテンツアドレッサブルメモリ内のテーブル構造と、
　前記使用ビットがアサートされていない場合に、前記テーブル構造に結合して前記冗長アドレスワードを復号化し、前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックの冗長Ｉ／Ｏ線を選択する、復号化回路と、
　前記メモリブロックに対する入出力に使用されるＩ／Ｏ線を、前記メモリブロックの前記欠陥Ｉ／Ｏ線と、前記欠陥Ｉ／Ｏ線に対して前記復号化回路により選択された前記冗長ブロックの前記冗長Ｉ／Ｏ線との間で切り替えるＩ／Ｏ切替回路とを含む、
　システム。」
　
２．補正事項の整理
　本件補正における補正事項を整理すると次のとおりである。
（１）補正事項１
　補正前の請求項１の「前記欠陥アドレスワードに関連付けられた冗長アドレスワードとをそれぞれ有する、複数のエントリを含むテーブル構造」を、「前記欠陥アドレスワードに関連付けられており、冗長Ｉ／Ｏ線を含む前記冗長ブロックに対応する冗長ブロックアドレスと、前記冗長Ｉ／Ｏ線に対応する冗長Ｉ／Ｏアドレスと、エントリが前記欠陥Ｉ／Ｏ線の修復に使用されていること又は前記冗長ブロックが欠陥ブロックの修復に使用されることを示すべくアサートされる使用ビットと、を含む冗長アドレスワードとをそれぞれ有する、複数のエントリを含む、コンテンツアドレッサブルメモリ内のテーブル構造」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項１の「前記テーブルに結合して前記冗長アドレスワードを復号化し、前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックの冗長Ｉ／Ｏ線を選択する、復号化回路」を、「前記使用ビットがアサートされていない場合に、前記テーブル構造に結合して前記冗長アドレスワードを復号化し、前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックの冗長Ｉ／Ｏ線を選択する、復号化回路」と補正して、補正後の請求項１とすること。
　
（３）補正事項３
　補正前の請求項１の「含む装置。」を、「有する、複数の前記メモリブロックと複数の前記冗長ブロックとを含む再設定可能なメモリに接続された再設定可能な修復回路」を「備える装置。」と補正して、補正後の請求項１とすること。
　
（４）補正事項４
　補正前の請求項２の「前記欠陥アドレスワードは前記欠陥Ｉ／Ｏ線に対応するＩ／Ｏアドレスを含み」、「前記冗長アドレスワードは前記冗長Ｉ／Ｏ線に対応する冗長Ｉ／Ｏアドレスを含む」、「請求項１に記載の装置。」を、「前記欠陥アドレスワードは前記欠陥Ｉ／Ｏ線に対応するＩ／Ｏアドレスを含む」、「請求項１に記載の装置。」と補正して、補正後の請求項２とすること。
　
（５）補正事項５
　補正前の請求項５、６、８、１９及び２０を削除すること、及び、それに伴って、補正前の請求項９及び１６の項番を繰り上げるとともに、補正前の請求項７、１０〜１５、１７、１８及び２１の項番と引用する請求項の項番を繰り上げること。
　
（６）補正事項６
　補正前の請求項９の「メモリデバイスのメモリブロックにおける欠陥Ｉ／Ｏ線へのメモリアクセスに応答して修復用の冗長ブロックに対応する前記冗長アドレスワードを生成すること」を、「メモリデバイスのメモリブロックにおける欠陥Ｉ／Ｏ線へのメモリアクセスに応答して修復用の冗長ブロックに対応し、冗長Ｉ／Ｏ線を含む前記冗長ブロックに対応する冗長ブロックアドレスと、前記冗長Ｉ／Ｏ線に対応する冗長Ｉ／Ｏアドレスと、エントリが前記欠陥Ｉ／Ｏ線の修復に使用されていること又は前記冗長ブロックが欠陥ブロックの修復に使用されることを示すべくアサートされる使用ビットと、を含む前記冗長アドレスワードを生成すること」と補正して、補正後の請求項６とすること。
　
（７）補正事項７
　補正前の請求項９の「前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックにおける冗長Ｉ／Ｏ線を選択するよう復号化回路を使用して前記冗長アドレスワードを復号化することと、」を、「前記使用ビットがアサートされていない場合に、前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックにおける冗長Ｉ／Ｏ線を選択するよう復号化回路を使用して前記冗長アドレスワードを復号化すること」と補正して、補正後の請求項６とすること。
　
（８）補正事項８
　補正前の請求項１６の「前記欠陥アドレスワードに関連付けられた冗長アドレスワードとをそれぞれ有する、複数のエントリを含むテーブル構造」を、「前記欠陥アドレスワードに関連付けられており、冗長Ｉ／Ｏ線を含む冗長ブロックに対応する冗長ブロックアドレスと、前記冗長Ｉ／Ｏ線に対応する冗長Ｉ／Ｏアドレスと、エントリが前記欠陥Ｉ／Ｏ線の修復に使用されていること又は前記冗長ブロックが欠陥ブロックの修復に使用されることを示すべくアサートされる使用ビットと、を含む冗長アドレスワードとをそれぞれ有する、複数のエントリを含む、コンテンツアドレッサブルメモリ内のテーブル構造」と補正して、補正後の請求項１３とすること。
　
（９）補正事項９
　補正前の請求項１６の「前記テーブルに結合して前記冗長アドレスワードを復号化し、前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックの冗長Ｉ／Ｏ線を選択する、復号化回路」を、「前記使用ビットがアサートされていない場合に、前記テーブル構造に結合して前記冗長アドレスワードを復号化し、前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックの冗長Ｉ／Ｏ線を選択する、復号化回路」と補正して、補正後の請求項１３とすること。
　
３．新規事項の追加の有無及び補正の目的の適否についての検討
（１）補正事項１について
ａ．補正事項１は、補正前の請求項１に係る発明の発明特定事項である「冗長アドレスワード」を「冗長Ｉ／Ｏ線を含む前記冗長ブロックに対応する冗長ブロックアドレスと、前記冗長Ｉ／Ｏ線に対応する冗長Ｉ／Ｏアドレスと、エントリが前記欠陥Ｉ／Ｏ線の修復に使用されていること又は前記冗長ブロックが欠陥ブロックの修復に使用されることを示すべくアサートされる使用ビットと、を含む冗長アドレスワード」として、補正前の請求項１の「冗長アドレスワード」に対して技術的限定を加えると共に、補正前の請求項１に係る発明の発明特定事項である「複数のエントリを含むテーブル構造」を「複数のエントリを含む、コンテンツアドレッサブルメモリ内のテーブル構造」として、補正前の請求項１の「テーブル構造」に対して、技術的限定を加えるものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１の補正は特許法第１７条の２第４項に規定する要件を満たす。
　
ｂ．また、補正事項１により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。）の００４７〜００４８段落に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１の補正は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）の規定に適合している。
　
（２）補正事項２について
ａ．補正事項２は、補正前の請求項１の「前記テーブルに結合して前記冗長アドレスワードを復号化し、前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックの冗長Ｉ／Ｏ線を選択する、復号化回路」を、「前記使用ビットがアサートされていない場合に、前記テーブル構造に結合して前記冗長アドレスワードを復号化し、前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックの冗長Ｉ／Ｏ線を選択する、復号化回路」と補正して補正後の請求項１とするものである。
　この補正によって、補正後の請求項１の「復号化回路」は、「前記使用ビットがアサートされていない場合」に、「前記テーブル構造に結合して前記冗長アドレスワードを復号化し、前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックの冗長Ｉ／Ｏ線を選択する」という動作が有効になる旨が限定されている。
　しかしながら、たとえば、何らかのフラグが「アサート」されているか否かが「復号化回路」の動作が有効となる条件であるとの事項、あるいは、何らかの条件が満たされた場合に前記「復号化回路」の動作が有効となるとの事項は、補正前の請求項１には何ら記載されていない。
　したがって、補正事項２の補正は、請求項１の発明に「前記使用ビットがアサートされていない場合」に「復号化回路」を有効にするという新たな技術的事項を導入する補正であり、補正前の請求項１の発明特定事項を技術的に限定する補正であるとは認められない。
　以上から、補正事項２の補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また、当該補正が特許法第１７条の２第４項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。
　よって、補正事項２の補正は特許法第１７条の２第４項に規定する要件を満たさない。
　
ｂ−１．一方、補正後の請求項１には、本件補正により、「前記使用ビットがアサートされていない場合に、前記テーブル構造に結合して前記冗長アドレスワードを復号化し、前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックの冗長Ｉ／Ｏ線を選択する」と記載されている。
　これに対して、当初明細書等には、００３２段落に「対応する欠陥Ｉ／Ｏ線を置換する冗長Ｉ／Ｏ線のアドレスとを含む多数のエントリを有する。これらのエントリは、製造段階におけるメモリデバイスの検査時にプログラム又は設定されうる。この検査によって、ビット線−ビット線短絡といった故障が原因で特定のＩ／Ｏ線が欠陥であることが分かる。これらの故障は、再設定可能なメモリ２４０における冗長ブロックを使用して効率よく修復されうる。」と、００４５段落に「エントリがある場合、マッチング回路は、ＭＡＴＣＨ信号をアサートし、関連付けられるＲＡＷが、復号化回路２３０に出力されることを可能にする。」と、００４７段落に「使用（ＵＳＥ）ビットは、ＣＡＭエントリが使用されている、即ち、冗長ブロックが使用されていることを示すよう使用する。使用（ＵＳＥ）ビットは、エントリが使用される場合はアサートされ、エントリが使用されない場合はネゲートされる。」と、００４８段落に「ゲーティング回路５３０を使用してＭＡＴＣＨ信号と共に使用（ＵＳＥ）ビットをゲート制御し、それにより、冗長ブロック復号化回路２３０を有効にする。」と、００５１段落に「ゲーティング回路６２０は、復号化された冗長ブロックアドレスを使用して冗長アドレスワードＲＡＷにおける冗長Ｉ／ＯアドレスＲＩＯ［ＬＲ：１］をゲート制御し、それにより、選択された冗長ブロックにおける冗長Ｉ／Ｏ線を選択する。」と、記載されている。
　したがって、本願明細書の発明の詳細な説明には、「対応する欠陥Ｉ／Ｏ線を置換する冗長Ｉ／Ｏ線のアドレス」とを含む「ＣＡＭエントリが使用されている、即ち、冗長ブロックが使用されていることを示す」「使用（ＵＳＥ）ビット」が「アサートされ」ると、「それにより、冗長ブロック復号化回路２３０」の動作を「有効」にして、「復号化された冗長ブロックアドレスを使用して……選択された冗長ブロックにおける冗長Ｉ／Ｏ線を選択する」ことで「故障は、再設定可能なメモリ２４０における冗長ブロックを使用して効率よく修復されうる」こと、が記載されている。
　そして、「使用ビットがアサートされていない場合」に、テーブル構造に結合して冗長アドレスワードを復号化させ、欠陥Ｉ／Ｏ線を置換するよう冗長ブロックの冗長Ｉ／Ｏ線を選択させるという「復号化回路」の動作を「有効」にさせることは、当初明細書等の他の記載を参照しても開示されておらず、また、当初明細書等の記載から自明な事項であるとも認められない。
　
ｂ−２．なお、平成２４年１月２７日付けの審尋における、「請求項１，６，１３に記載された「使用ビットがアサートされていない場合」は、「使用ビットがアサートされている場合」の誤記と認められる」との指摘に対して、審判請求人は、同年４月２０日に提出した回答書において、「即ち、冗長ブロックが使用されていることを示すように使用され、エントリが使用される場合はアサートされ、エントリが使用されない場合にネゲートされる。これにより、いわゆる当業者であれば、使用ビットがアサートされている、即ち、既に使用されている場合にはそのエントリが現在使用できず、使用ビットがアサートされていない、即ち使用されていない場合には、そのエントリが現在使用できることを容易に理解できる。よって、いわゆる当業者であれば、本願明細書及び図面の記載から、使用ビットがアサートされていない場合に、テーブル構造に結合して冗長アドレスワードを復号化し、欠陥Ｉ／Ｏ線を置換するように冗長ブロックの冗長Ｉ／Ｏ線を選択する復号化回路を実施できる。」と主張している。
　しかしながら、当初明細書等に記載された「エントリ」は、上記の００３２段落に記載のように、「対応する欠陥Ｉ／Ｏ線を置換する冗長Ｉ／Ｏ線のアドレスとを含む」ことで、「再設定可能なメモリ２４０における冗長ブロックを使用して効率よく修復」するためのものであるから、００４７段落に記載の「使用（ＵＳＥ）ビット」が「アサートされ」ているということは、前記「エントリ」がメモリアクセスに「対応する欠陥Ｉ／Ｏ線」を「冗長Ｉ／Ｏ線」に「置換する」ことに「使用されている」こと、すなわち、メモリアクセスされた「欠陥Ｉ／Ｏ線」を「冗長Ｉ／Ｏ線」に「置換する」ための「アドレス」が当該「エントリ」に格納されていることを示すものである。
　してみれば、「使用（ＵＳＥ）ビット」が「アサートされ」ており、「エントリ」が「対応する欠陥Ｉ／Ｏ線」を「冗長Ｉ／Ｏ線」に「置換する」ことに「使用されている」ときは、その次に前記「欠陥Ｉ／Ｏ線へのメモリアクセス」にあった場合も、前記「使用（ＵＳＥ）ビット」は「アサートされ」ているから、前記「エントリ」を「使用」して「対応する欠陥Ｉ／Ｏ線」を「冗長Ｉ／Ｏ線」に「置換する」ものと認められる。
　したがって、前記「使用ビットがアサートされている、即ち、既に使用されている場合にはそのエントリが現在使用できず、使用ビットがアサートされていない、即ち使用されていない場合には、そのエントリが現在使用できることを容易に理解できる。」との主張は、当初明細書等の記載に基づくものではなく、これに基づく審判請求人の前記主張は当を得ていない。。
　
ｂ−３．以上のとおりであるから、補正事項２の補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入する補正であると認められる。
　よって、補正事項２の補正は、当初明細書等に記載された事項の範囲内においてなされたものではないから、特許法第１７条の２第３項の規定に違反する。
　
（３）補正事項３について
ａ．補正事項３は、補正前の請求項１の「含む装置。」を、「有する、複数の前記メモリブロックと複数の前記冗長ブロックとを含む再設定可能なメモリに接続された再設定可能な修復回路」を「備える装置。」と補正するものであり、この補正によって補正後の請求項１の「装置。」は、「テーブル構造」と「復号化回路」と「Ｉ／Ｏ切替回路」とを「有する」とともに、「複数の前記メモリブロックと複数の前記冗長ブロックとを含む再設定可能なメモリに接続された再設定可能」である「修復回路」を、「備える」こととなった。
　したがって、補正事項３の補正は、補正前の請求項１の「装置。」が有していた前記「テーブル構造」と「復号化回路」と「Ｉ／Ｏ切替回路」とからなる回路が、「複数の前記メモリブロックと複数の前記冗長ブロックとを含む再設定可能なメモリに接続された再設定可能な修復回路」であることを限定するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　よって、補正事項３の補正は特許法第１７条の２第４項に規定する要件を満たす。
　
ｂ．一方、当初明細書等の００３１段落には「図２は、本発明の一実施形態による、図１Ａ及び図１Ｂに示す再設定可能なメモリ回路４５／１５５を示す図である。再設定可能なメモリ回路６５は、再設定可能な修復回路２１０と再設定可能なメモリ２４０を含む。」と。００３２段落には「再設定可能な修復回路２１０は、メモリ装置４０／１５０（図１Ａ及び図１Ｂ）へのメモリアクセスのアドレス情報ＡＤＭＥＭ［Ｌ：１］を受け取る。このメモリアクセスは、プロセッサ２０／１１０又はメモリコントローラ３０又はＭＣＨ１２０／ＩＣＨ１４０により行われる。再設定可能な修復回路は、テーブル構造２２０及び冗長ブロック復号化回路２３０を含みうる。」と、同００３４段落には「再設定可能なメモリ２４０は、プレーンデコーダ３１０、Ｍ個のメモリプレーン３２０１乃至３２０Ｍ、Ｉ／Ｏ切替回路３３０、及びＳ個の冗長メモリブロック３４０１乃至３４０Ｓを含む。」と記載されている。
　すなわち、当初明細書等には、「再設定可能なメモリ２４０」に接続された「再設定可能な修復回路」は「テーブル構造２２０及び冗長ブロック復号化回路２３０」を含むこと、「Ｉ／Ｏ切替回路３３０」は、前記「再設定可能な修復回路」に接続され、該「再設定可能な修復回路」の制御対象である「再設定可能なメモリ２４０」に含まれること、が記載されている。
　以上から、補正後の請求項１に記載されるように、「複数の前記メモリブロックと複数の前記冗長ブロックとを含む再設定可能なメモリに接続された再設定可能な修復回路」が、「テーブル構造」と「復号化回路」に加えて、「Ｉ／Ｏ切替回路」をも「有する」ことは、当初明細書等の他の記載を参照しても開示されておらず、当初明細書等の記載から自明な事項であるとも認められない。
　したがって、補正事項３の補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものであるから、当初明細書等に記載された事項の範囲内においてなされたものではない。
　よって、補正事項３の補正は、特許法第１７条の２第３項の規定に違反する。
　
（４）補正事項４について
ａ．補正事項４は、補正事項１で検討したように、補正前の請求項１に係る発明の発明特定事項である「冗長アドレスワード」を「冗長Ｉ／Ｏ線を含む前記冗長ブロックに対応する冗長ブロックアドレスと、前記冗長Ｉ／Ｏ線に対応する冗長Ｉ／Ｏアドレスと、エントリが前記欠陥Ｉ／Ｏ線の修復に使用されていること又は前記冗長ブロックが欠陥ブロックの修復に使用されることを示すべくアサートされる使用ビットと、を含む冗長アドレスワード」として「冗長アドレスワード」に対して、技術的限定を加えたために、補正前の請求項２に係る発明の発明特定事項である「前記冗長アドレスワードは前記冗長Ｉ／Ｏ線に対応する冗長Ｉ／Ｏアドレスを含む」という事項を削除するものであるから、この補正事項４は、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　したがって、補正事項４の補正は特許法第１７条の２第４項に規定する要件を満たす。
　
ｂ．また、補正事項４により補正された部分は、当初明細書等の００４７〜００４８段落に記載されているものと認められるから、補正事項４は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項４の補正は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（５）補正事項５について
ａ．補正事項５の補正は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。
　
ｂ．また、補正事項５の補正が特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（６）補正事項６について
ａ．補正事項６は、補正前の請求項９の「前記冗長アドレスワード」を、「冗長Ｉ／Ｏ線を含む前記冗長ブロックに対応する冗長ブロックアドレスと、前記冗長Ｉ／Ｏ線に対応する冗長Ｉ／Ｏアドレスと、エントリが前記欠陥Ｉ／Ｏ線の修復に使用されていること又は前記冗長ブロックが欠陥ブロックの修復に使用されることを示すべくアサートされる使用ビットと、を含む前記冗長アドレスワード」として、補正前の請求項９の「冗長アドレスワード」に対して、技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項６の補正は特許法第１７条の２第４項に規定する要件を満たす。
　
ｂ．また、補正事項６により補正された部分は、当初明細書等の００４７〜００４８段落に記載されているものと認められるから、補正事項６の補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項６の補正は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（７）補正事項７について
ａ．補正事項７は、補正前の請求項９の「前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックにおける冗長Ｉ／Ｏ線を選択するよう復号化回路を使用して前記冗長アドレスワードを復号化すること」を、「前記使用ビットがアサートされていない場合に、前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックにおける冗長Ｉ／Ｏ線を選択するよう復号化回路を使用して前記冗長アドレスワードを復号化すること」と補正して、補正後の請求項６とするものである。
　したがって、前記「（２）補正事項２について」において記載したのと同じ理由により、補正事項７の補正は特許法第１７条の２第４項に規定する要件を満たさない。
　
ｂ．また、前記「（２）補正事項２について」において記載したのと同じ理由により、補正事項７の補正は、当初明細書等に記載された事項の範囲内においてなされたものではないから、特許法第１７条の２第３項の規定に違反する。
　
（８）補正事項８について
ａ．補正事項８は、補正前の請求項１６の「前記冗長アドレスワード」を、「冗長Ｉ／Ｏ線を含む前記冗長ブロックに対応する冗長ブロックアドレスと、前記冗長Ｉ／Ｏ線に対応する冗長Ｉ／Ｏアドレスと、エントリが前記欠陥Ｉ／Ｏ線の修復に使用されていること又は前記冗長ブロックが欠陥ブロックの修復に使用されることを示すべくアサートされる使用ビットと、を含む前記冗長アドレスワード」として、補正前の請求項１６の「冗長アドレスワード」に対して技術的限定を加えると共に、補正前の請求項１６に係る発明の発明特定事項である「複数のエントリを含むテーブル構造」を「複数のエントリを含む、コンテンツアドレッサブルメモリ内のテーブル構造」として、補正前の請求項１６の「テーブル構造」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項８の補正は特許法第１７条の２第４項に規定する要件を満たす。
　
ｂ．また、補正事項８により補正された部分は、当初明細書等の００４７〜００４８段落に記載されているものと認められるから、補正事項８の補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項８の補正は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（９）補正事項９について
ａ．補正事項９は、補正前の請求項１６の「前記テーブルに結合して前記冗長アドレスワードを復号化し、前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックの冗長Ｉ／Ｏ線を選択する、復号化回路と、」を、「前記使用ビットがアサートされていない場合に、前記テーブル構造に結合して前記冗長アドレスワードを復号化し、前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックの冗長Ｉ／Ｏ線を選択する、復号化回路と、」と補正して補正後の請求項１３とするものである。
　したがって、前記「（２）補正事項２について」において記載したのと同じ理由により、補正事項９の補正は特許法第１７条の２第４項に規定する要件を満たさない。
　
ｂ．また、前記「（２）補正事項２について」において記載したのと同じ理由により、補正事項９の補正は、当初明細書等に記載された事項の範囲内においてなされたものではないから、特許法第１７条の２第３項の規定に違反する。
　
（１０）新規事項の追加の有無及び補正の目的の適否についてのまとめ
　以上検討したとおり、補正事項３の補正は、特許法第１７条の２第３項に規定する要件を満たしておらず、補正事項２、７及び９の補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たしていない。
　
４．独立特許要件の検討
（１）はじめに
　上記「３．新規事項の追加の有無及び補正の目的の適否についての検討」において検討したとおり、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たしていない。
　しかしながら、本項では、仮に、本件補正が当該要件を満たすものであった場合において、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が、いわゆる独立特許要件を満たすものであるか否かについて、請求項１に係る発明（以下「補正発明」という。）に関して、検討する。
　
（２）補正発明
　本件補正による補正後の請求項１〜１６に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１６に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明、すなわち、補正発明は、再掲すると次のとおりである。
　
　「【請求項１】
　欠陥アドレスワードと、メモリデバイスのメモリブロックにおける欠陥Ｉ／Ｏ線へのメモリアクセスに応答して生成され、修復用の冗長ブロックに対応し、前記欠陥アドレスワードに関連付けられており、冗長Ｉ／Ｏ線を含む前記冗長ブロックに対応する冗長ブロックアドレスと、前記冗長Ｉ／Ｏ線に対応する冗長Ｉ／Ｏアドレスと、エントリが前記欠陥Ｉ／Ｏ線の修復に使用されていること又は前記冗長ブロックが欠陥ブロックの修復に使用されることを示すべくアサートされる使用ビットと、を含む冗長アドレスワードとをそれぞれ有する、複数のエントリを含む、コンテンツアドレッサブルメモリ内のテーブル構造と、
　前記使用ビットがアサートされている場合に、前記テーブル構造に結合して前記冗長アドレスワードを復号化し、前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックの冗長Ｉ／Ｏ線を選択する、復号化回路と、
　前記メモリブロックに対する入出力に使用されるＩ／Ｏ線を、前記メモリブロックの前記欠陥Ｉ／Ｏ線と、前記欠陥Ｉ／Ｏ線に対して前記復号化回路により選択された前記冗長ブロックの前記冗長Ｉ／Ｏ線との間で切り替えるＩ／Ｏ切替回路と、
　前記テーブル構造と前記復号化回路とを有する、複数の前記メモリブロックと複数の前記冗長ブロックとを含む再設定可能なメモリに接続された再設定可能な修復回路
　を備える装置。」
　
ａ．なお、補正後の請求項１には、「前記使用ビットが
アサートされていない場合に
　しかし、補正後の請求項１には、上記記載の前に、「エントリが前記欠陥Ｉ／Ｏ線の修復に使用されていること又は前記冗長ブロックが欠陥ブロックの修復に使用されることを示すべくアサートされる使用ビット」と、すなわち、「使用ビット」が「アサートされる」のは、「前記冗長ブロックが欠陥ブロックの修復に使用されることを示す」ためであると記載されていた。
　してみれば、「前記使用ビットがアサートされていない場合」に、「前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックの冗長Ｉ／Ｏ線を選択する」ことで、「冗長ブロック」を「欠陥」を修復するために使用するという、補正後の請求項１の上記記載は、同項にその前に記載された、「使用ビット」が「アサートされる」のは「前記冗長ブロックが欠陥ブロックの修復に使用されることを示す」ためであるとの記載と矛盾している。
　そして、本願明細書には、「３．新規事項の追加の有無及び補正の目的の適否についての検討」の「（２）補正事項２について」の項の、「ｂ−１」〜「ｂ−２」において検討したように、本願明細書の発明の詳細な説明には、「ＣＡＭエントリが使用されている、即ち、冗長ブロックが使用されている」場合に、「使用（ＵＳＥ）ビット」は「アサートされ」て、「それにより、冗長ブロック復号化回路２３０」の動作を「有効にする」ことしか記載されていない。
　よって、補正後の請求項１の前記「前記使用ビットがアサート
されていない
されている
　
ｂ．同様に、補正後の請求項１には、「を有する、複数の前記メモリブロックと複数の前記冗長ブロックとを含む再設定可能なメモリに接続された再設定可能な修復回路」と記載されていた。
　しかしながら、本願明細書には、「３．新規事項の追加の有無及び補正の目的の適否についての検討」の「（３）補正事項３について」の項において検討したように、「再設定可能な修復回路は、テーブル構造２２０及び冗長ブロック復号化回路２３０を含みうる。」こと、「再設定可能なメモリ２４０は、プレーンデコーダ３１０、Ｍ個のメモリプレーン３２０１乃至３２０Ｍ、Ｉ／Ｏ切替回路３３０、及びＳ個の冗長メモリブロック３４０１乃至３４０Ｓを含む。」としか記載されておらず、「再設定可能な修復回路」が「テーブル構造２２０及び冗長ブロック復号化回路２３０」に加えて「Ｉ／Ｏ切替回路３３０」を有することは記載されていない。
　したがって、補正後の請求項１の上記記載は誤記であることは明らかである。
　そこで、本願明細書の記載のとおりに、「前記テーブル構造と前記復号化回路とを有する……再設定可能な修復回路」と認定した。
　
（３）引用刊行物に記載された発明
（３−１）引用例１の記載
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００３−０７７２８９号公報（以下「引用例１」という。）には、図２及び３と共に、次の記載がある（なお、下線は当合議体が付加したものである。以下同じ。）。
　
ａ．「【０００１】
【発明の属する技術分野】本発明は非揮発性メモリ装置に関するものであって、更に詳細には、列冗長性を具備する非揮発性メモリ装置に関するものである。」
　
ｂ．「【００１２】
【発明の実施の形態】図２を参照すると、本発明の例示的実施例に基づく非揮発性メモリ装置１が示されている。非揮発性メモリ装置１は事実上任意のタイプの非揮発性メモリ装置とすることが可能であるが、非揮発性メモリ装置１は説明の便宜上フラッシュメモリ装置として以下に説明する。
【００１３】一般的には、フラッシュメモリ装置１は欠陥を有するメモリセル２０からなる列を効率的に置換させるための冗長回路を有している。
フラッシュメモリ装置１はメモリセル２０からなる少なくとも１つのアレイ２を有している。メモリセル２０からなるアレイ２はメモリセル２０からなる行及び列１６の形態に配列させることが可能である。
アレイ２はメモリセル２０からなるブロックに区画化されており
メモリセル２０からなる各ブロック３は冗長メモリセル２０からなる複数個の冗長列４を有することが可能である。
　
ｃ．「【００１５】メモリセル２０からなる各ブロック３の冗長列４は所定の置換技法に従ってブロック３内のメモリセル２０からなる欠陥列１６を置換すべく適合されている。例えば、ブロック３内の通常の列１６及び冗長列４の両方は、各々、１つ又はそれ以上の組に分割することが可能であり、各組の冗長列４は通常の列からなる個別的な組における列１６を置換させることが可能である。ブロック３内の１組の列１６のうちの欠陥列を選択的に置換させる１組の冗長列のうちの特定の冗長列４は欠陥列１６の列アドレスに基づくものとすることが可能である。特に、欠陥列の列アドレスの一部は、対応する組の冗長列４における特定の冗長列４を識別するために使用される。このように、与えられた欠陥列に対して、欠陥列を選択的に置換させることが可能な冗長列４は実質的に迅速に且つ簡単に決定することが可能である。」
　
ｄ．「【００１８】更に、フラッシュメモリ装置１は列デコード回路８を有することが可能であり、それは外部的に発生されたアドレスを受取り且つその外部的に発生されたアドレスに対応する１個又はそれ以上の列線５を選択する。列デコード回路８は、例えば、アレイ２内の各列線５へ接続されているマルチプレクス回路として実現することが可能である。列デコード回路８は、メモリセル２０からなる通常の列１６と関連する１つ又はそれ以上の列線５を選択するためのデコード回路８ａ及び冗長メモリセル２０からなる冗長列４と関連する１つ又はそれ以上の列線５を選択するための冗長デコード回路８ｂを有することが可能である。
【００１９】メモリ読取動作期間中、アドレスされたメモリセル２０はそれに対応する列線５へ接続される。典型的に、アドレスされたメモリセル２０のそれらの対応する列線５への接続は、列線５を２つ又はそれ以上の電圧レベルのうちの１つとさせる。フラッシュメモリ装置１は、アドレスされたメモリセル２０内に格納されているデータに対応する列線５上の電圧レベルを検知し且つセンスアンプ出力信号をアレイ２外部の回路によって容易に解釈されるか又はその他の態様で処理される電圧レベルへ駆動させるセンスアンプ９を有することが可能である。センスアンプ９は、通常の列１６の列線へ結合されているセンスアンプ９ａと、冗長列４の列線５へ結合されているセンスアンプ９ｂとを有することが可能である。
【００２０】センスアンプ９は列線５と列デコード回路８との間に接続させることが可能であることを理解すべきである。この実施例においては、センスアンプ９はメモリセル２０からなる各ブロック３の列線５へ接続されている。
【００２１】フラッシュメモリ装置１は、通常、アドレスされたメモリセル５をフラッシュメモリ装置１の外部Ｉ／Ｏデータピン１４へ結合させるデータ入力／出力（Ｉ／Ｏ）回路１３を有することが可能である。図２に示したように、データＩ／Ｏ回路１３はセンスアンプ９へ接続している。フラッシュメモリ装置１は、又、外部的に発生された入力制御信号を受取り且つメモリアクセス動作を実施するためにフラッシュメモリ装置１の種々のコンポーネント（行デコード回路７、列デコード回路８、センスアンプ９、データＩ／Ｏ回路１３等）を制御する制御回路１５を有することが可能である。」
　
ｅ．「【００２２】フラッシュメモリ装置１はメモリセルからなる二次的アレイ１０を有することが可能であり、それはアレイ２に隣接させることが可能である。二次的アレイ１０は、フラッシュメモリセル又はその他の非揮発性メモリセル／データ格納回路を有することが可能である。
二次的アレイ１０のメモリセルはメモリセルからなるグループ１１内に組込むことが可能である。本発明の例示的実施例によれば、二次的アレイ１０におけるメモリセルからなる各グループ１１は、いずれかのブロック３におけるメモリセル２０からなるいずれかの欠陥列１６を識別することが可能である。
【００２３】メモリセル２０からなるいずれかのブロック３におけるいずれかの列１６が欠陥を有するものであるとして識別することが可能であるために、二次的アレイ１０内のメモリセルからなる各グループ１１は欠陥列１６が位置しているブロックアドレスのみならず欠陥列１６の列アドレスを格納するための充分な数のメモリセルを有している。
各グループ１１は欠陥列１６の列アドレスを格納することが可能なメモリセルからなる第一サブグループ１１ａと、欠陥列１６が位置しているブロックアドレスを格納することが可能なメモリセルからなる第二サブグループ１１ｂとを有している
メモリセルからなる第三サブグループ１１ｃは、グループ１１がメモリセル２０からなるアレイ２における欠陥列１６に関連する情報を格納しているか否かを表わす
第三サブグループ１１ｃは、メモリアクセス動作期間中、メモリセル２０からなる欠陥列１６を冗長メモリセル２０からなる冗長列４と置換させることを可能とするために使用することが可能である
【００２４】フラッシュメモリ装置１は、更に、各センスアンプ９の出力を受取り且つ欠陥列１６と関連する１つ又はそれ以上のセンスアンプ９ａの出力を冗長列４と関連する１つ又はそれ以上のセンスアンプ９ｂの出力と選択的に置換させるべく結合されている冗長デコード回路１８を有することが可能である。冗長デコード回路１８は、例えば、１つ又はそれ以上のセンスアンプ９ａの出力を１つ又はそれ以上のセンスアンプ９ｂの出力と実効的に置換させるためのマルチプレクス回路で実現することが可能である。冗長デコード回路１８はセンスアンプ９の出力を二次的アレイ１０の内容に基づいてセンスアンプ９ｂの出力と置換させる。」
　
ｆ．「【００２５】冗長デコード回路１８は、メモリ読取動作のタイミングを最小とさせ及び／又はメモリ読取動作のタイミングを許容可能な限界内に維持するために、センスアンプ９ａの出力をセンスアンプ９ｂの出力と置換させるべく構成されている。然しながら、理解すべきことであるが、冗長デコード回路１８は列デコード回路８とセンスアンプ９との間に構成することが可能であり及び／又はその他の態様で列デコード回路８の一部とすることが可能である。この実現例においては、冗長デコード回路１８は欠陥列１６と関連する列線５をメモリセルからなる冗長列４と関連する列線５と選択的に置換させる。冗長デコード回路１８の出力は、この場合には、センスアンプ９の入力へ接続される。いずれの構成においても、その正味の効果は、メモリセルからなる欠陥列１６がメモリセルからなる冗長列４で置換されることである。
【００２６】フラッシュメモリ装置１は、更に、通常、メモリアクセス動作期間中にいずれかのブロック３におけるメモリセル２０からなる欠陥列１６を同一のブロック３内の冗長列４で選択的に置換させるための冗長制御回路１２を有することが可能である。特に、冗長制御回路１２及び冗長デコード回路１８は、メモリセルからなる欠陥列１６と関連するセンスアンプ９ａの出力をメモリセルからなる冗長列４と関連するセンスアンプ９ｂの出力と選択的に置換させる。冗長制御回路１２は、アドレスされた列がグループ１１によって欠陥性であるとして識別されているか否かを判別するために、メモリアクセス動作期間中に二次的アレイ１０内のメモリセルからなる各グループ１１を読取る。
冗長制御回路１２は外部的に発生されたアドレスに対応するブロックアドレス及び列アドレスを、夫々、二次的アレイ１０内の各グループ１１内に格納されているブロックアドレス及び列アドレスと比較する。二次的アレイ１０内のグループ１１がアドレスされた列１６が欠陥性であるとして識別する（即ち、外部的に発生されたアドレスがグループ１１内に格納されているアドレスと一致
肯定的決定がなされると、冗長制御回路１２は冗長デコード回路１８を制御してアドレスされた欠陥列１６と関連するセンスアンプ９ａの出力を同一のブロック３内に位置している冗長列４と関連するセンスアンプ９ｂの出力と置換させる
このように、冗長制御回路１２及び二次的アレイ１１は連想記憶メモリ（ＣＡＭ）を形成するか又はそうでない場合にはＣＡＭ型の動作を実施するために結合することが可能である
　
ｇ．「【００２７】メモリ読取動作を実施する場合のフラッシュメモリ装置１の動作について図３を参照して説明する。初期的には、フラッシュメモリ装置１はステップ３０において欠陥についてテストが行われる。メモリセルからなる１つの列が欠陥性であることが判別すると、欠陥列１６に関連する列アドレス及びブロックアドレスが、ステップ３１において、二次的アレイ１０内のメモリセルからなるいずれか１つのグループ１１におけるグループ１１ａ及び１１ｂ内に夫々格納される。この時に、該グループのグループ１１ｃは、グループ１１は欠陥列１６を識別するものであることを表示すべくプログラムされる。理解すべきことであるが、ステップ３０及び３１は、例えば、フラッシュメモリ装置１をユーザへ配送する前に製造業者によって実施することが可能である。
【００２８】その後に、ステップ３２において、メモリ読取動作を開始するために外部的に発生されたアドレス及び入力制御信号をフラッシュメモリ装置へ印加することによってメモリ読取動作が開始される。これらの信号を受取ると、行デコード回路７はメモリセルアレイ２内のメモリセル２０からなる１つの行を選択し、且つ列デコード回路８はセンスアンプ９へ接続するために１つ又はそれ以上の列線５を選択する。次いで、センスアンプ９がステップ３３において活性化されて、それに接続されている列線５上に表われる電圧レベルを検知し且つセンスアンプ９によって検知する前の列線５の電圧レベルに基づいて、そのセンスアンプ出力を適宜の電圧レベルへ駆動する。
【００２９】ほぼこの同一の時間において、
冗長制御回路１２はステップ３４において二次的アレイ１０の内容を検査して、二次的アレイ１０がアドレスされた列１６のうちのいずれかが欠陥性であることを識別するか否かを判別する
二次的アレイ２内のメモリセルからなるいずれかのグループ１１がアドレスされた列１６に対応するブロックアドレス及び列アドレスをその中に格納している場合には、冗長制御回路１２は、ステップ３５において、グループ１１によって識別されたアドレスされた欠陥列１６を置換すべき特定の冗長列４を決定する。この決定は、例えば、部分的には、欠陥列１６に対応する列アドレスに基づいて行うことが可能である
特定の冗長列４が識別されると、冗長制御回路１２は、ステップ３６において、冗長デコード回路１８を制御し、従って欠陥のないアドレスされた列１６と関連するセンスアンプ９ａの出力が、ステップ３５において識別された特定の冗長列と関連するセンスアンプ９ｂの出力と共に、データＩ／Ｏ回路１３へ供給される
換言すると、制御回路１０は、二次的アレイ２によって識別された特定の冗長列４がステップ３５において対応する欠陥列１６を置換させるように冗長デコード回路１８を制御する
冗長デコード回路１８の出力は、データＩ／Ｏ回路１３へ供給されて外部データＩ／Ｏピン１４を駆動し、それによりメモリ読取動作を完了する
【００３０】上述したように、フラッシュメモリに対する従来の冗長技術の欠点は修復可能性及び／又は冗長効率が比較的低くなるということである。二次的アレイ１０内のメモリセルからなるグループ１１と冗長列４との間には１対１の対応が存在せず、且つ各グループ１１は複数個のブロック３のうちのいずれかにおけるいずれかの欠陥列１６を識別することが可能であるので、従来のフラッシュメモリ装置と比較して同数の欠陥列を修復するために必要とされるメモリセルからなるグループ１１の数はより少ない。」
　
（３−２）引用例１に記載された技術事項
ａ．００１３段落の「フラッシュメモリ装置１はメモリセル２０からなる少なくとも１つのアレイ２を有している。メモリセル２０からなるアレイ２はメモリセル２０からなる行及び列１６の形態に配列させることが可能である。」及び「アレイ２はメモリセル２０からなるブロックに区画化されており……メモリセル２０からなる各ブロック３は冗長メモリセル２０からなる複数個の冗長列４を有することが可能である。」という記載から、引用例１には、「フラッシュメモリ装置」は、「行及び列」に「配列」された複数の「メモリセル２０からなる少なくとも１つのアレイ２を有して」おり、「アレイ２」が「区画化され」た「ブロック３」は「複数個の冗長列４を有することが可能である」ことが記載されている。
　
ｂ．００２２段落の「二次的アレイ１０のメモリセルはメモリセルからなるグループ１１内に組込むことが可能である。本発明の例示的実施例によれば、二次的アレイ１０におけるメモリセルからなる各グループ１１は、いずれかのブロック３におけるメモリセル２０からなるいずれかの欠陥列１６を識別することが可能である。」という記載、及び、００２３段落の「各グループ１１は欠陥列１６の列アドレスを格納することが可能なメモリセルからなる第一サブグループ１１ａと、欠陥列１６が位置しているブロックアドレスを格納することが可能なメモリセルからなる第二サブグループ１１ｂとを有している。メモリセルからなる第三サブグループ１１ｃは、グループ１１がメモリセル２０からなるアレイ２における欠陥列１６に関連する情報を格納しているか否かを表わす。」という記載から、引用例１の「グループ１１」は、「メモリアレイ２」の「ブロック３」における「メモリセル２０」からなる「欠陥列１６」の「列アドレスを格納することが可能なメモリセルからなる第一サブグループ１１ａ」と、「欠陥列１６が位置しているブロックアドレスを格納することが可能なメモリセルからなる第二サブグループ１１ｂ」と、「メモリセル２０からなる」前記メモリ「アレイ２における欠陥列１６に関連する情報を格納しているか否かを表わす」「第三サブグループ１１ｃ」とから構成されていることは明らかである。
　
ｃ．また、００２２段落の前記「本発明の例示的実施例によれば、二次的アレイ１０におけるメモリセルからなる各グループ１１は、いずれかのブロック３におけるメモリセル２０からなるいずれかの欠陥列１６を識別することが可能である。」という記載、００２６段落の「このように、冗長制御回路１２及び二次的アレイ１１は連想記憶メモリ（ＣＡＭ）を形成するか又はそうでない場合にはＣＡＭ型の動作を実施するために結合することが可能である。」という記載から、引用例１の「連想記憶メモリ（ＣＡＭ）」を形成する「二次的アレイ１０」は、「メモリセルからなる」「グループ１１」を複数個有しているものと認められる。
　
ｄ．００２９段落の「冗長制御回路１２はステップ３４において二次的アレイ１０の内容を検査して、二次的アレイ１０がアドレスされた列１６のうちのいずれかが欠陥性であることを識別するか否かを判別する。二次的アレイ２内のメモリセルからなるいずれかのグループ１１がアドレスされた列１６に対応するブロックアドレス及び列アドレスをその中に格納している場合には、冗長制御回路１２は、ステップ３５において、グループ１１によって識別されたアドレスされた欠陥列１６を置換すべき特定の冗長列４を決定する。この決定は、例えば、部分的には、欠陥列１６に対応する列アドレスに基づいて行うことが可能である。特定の冗長列４が識別されると、冗長制御回路１２は、ステップ３６において、冗長デコード回路１８を制御し……換言すると、制御回路１０は、二次的アレイ２によって識別された特定の冗長列４がステップ３５において対応する欠陥列１６を置換させるように冗長デコード回路１８を制御する。」という記載から、引用例１の「冗長制御回路１２」は、「二次的アレイ１０の内容を検査して、二次的アレイ１０がアドレスされた列１６のうちのいずれかが欠陥性であることを識別」すると、「欠陥列１６に対応する列アドレスに基づいて」、「アドレスされた欠陥列１６を置換すべき特定の冗長列４を決定」して、「対応する欠陥列１６を置換させるように冗長デコード回路１８を制御する」という動作を行っていると認められる。
　一方、００２３段落には、「メモリセルからなる第三サブグループ１１ｃは、グループ１１がメモリセル２０からなるアレイ２における欠陥列１６に関連する情報を格納しているか否かを表わす。第三サブグループ１１ｃは、メモリアクセス動作期間中、メモリセル２０からなる欠陥列１６を冗長メモリセル２０からなる冗長列４と置換させることを可能とするために使用することが可能である。」と記載されている。すなわち、「メモリセル２０からなる欠陥列１６を冗長メモリセル２０からなる冗長列４と置換させる」ために、「メモリセル２０からなるアレイ２における欠陥列１６に関連する情報を格納しているか否か」を格納する「第三サブグループ１１ｃ」のメモリセルを「使用」する、ことが記載されている。ここで、前記「第三サブグループ１１ｃ」には「メモリセル２０からなる……欠陥列１６に関連する情報を格納しているか否かを表わす」情報が格納されている。したがって、「第三サブグループ１１ｃ」を「使用」しても、置換すべき特定の冗長列４の決定まではできないことは明らかである。
　よって、００２９段落の「冗長制御回路１２」が行う「二次的アレイ１０の内容を検査して、二次的アレイ１０がアドレスされた列１６のうちのいずれかが欠陥性であることを識別」を、同段落に記載された、「二次的アレイ２内のメモリセルからなるいずれかのグループ１１がアドレスされた列１６に対応するブロックアドレス及び列アドレスをその中に格納している」かどうかで「識別」することに代えて、「メモリセル２０からなるアレイ２における欠陥列１６に関連する情報を格納しているか否か」を格納する「第三サブグループ１１ｃ」のメモリセルの「内容を検査して、二次的アレイ１０がアドレスされた列１６のうちのいずれかが欠陥性であることを識別」することで行うことが、引用例１に記載されていると認められる。
　以上から、引用例１の「冗長制御回路１２」は、メモリ「アレイ２」における「メモリセル２０からなる」「欠陥列１６に関連する情報を格納しているか否か」を表している「第三サブグループ１１ｃ」のメモリセルの「内容を検査して、二次的アレイ１０がアドレスされた列１６のうちのいずれかが欠陥性であることを識別」すると、「欠陥列１６に対応する列アドレスに基づいて」、「アドレスされた欠陥列１６を置換すべき特定の冗長列４を決定」して、「対応する欠陥列１６を置換させるように冗長デコード回路１８を制御する」と認められる。
　
ｅ．００２６段落の「冗長制御回路１２は冗長デコード回路１８を制御してアドレスされた欠陥列１６と関連するセンスアンプ９ａの出力を同一のブロック３内に位置している冗長列４と関連するセンスアンプ９ｂの出力と置換させる。」という記載、及び、００２９段落の「特定の冗長列４が識別されると、冗長制御回路１２は、ステップ３６において、冗長デコード回路１８を制御し……換言すると、制御回路１０は、二次的アレイ２によって識別された特定の冗長列４がステップ３５において対応する欠陥列１６を置換させるように冗長デコード回路１８を制御する。」という記載から、引用例１の「冗長デコード回路１８」は、「冗長制御回路１２」から「制御」されて、「アドレスされた欠陥列１６」に代えて、「同一のブロック３内に位置している」識別された特定の「冗長列４」を選択して「置換」しているものと認められる。
　
ｆ．また、００２６段落の「冗長制御回路１２は冗長デコード回路１８を制御してアドレスされた欠陥列１６と関連するセンスアンプ９ａの出力を同一のブロック３内に位置している冗長列４と関連するセンスアンプ９ｂの出力と置換させる。」という記載、及び、００２９段落の「その後に、冗長デコード回路１８の出力は、データＩ／Ｏ回路１３へ供給されて外部データＩ／Ｏピン１４を駆動し、それによりメモリ読取動作を完了する。」という記載から、引用例１の「データＩ／Ｏ回路１３」は、前記識別された特定の「冗長列４と関連するセンスアンプ９ｂの出力」を「外部データＩ／Ｏピン１４」へ出力しているものである。
　
ｇ．０００１段落の「本発明は非揮発性メモリ装置に関するものであって、更に詳細には、列冗長性を具備する非揮発性メモリ装置に関するものである。」という記載、００１２段落の「非揮発性メモリ装置１は事実上任意のタイプの非揮発性メモリ装置とすることが可能であるが、非揮発性メモリ装置１は説明の便宜上フラッシュメモリ装置として以下に説明する。」という記載から、引用例１には、列冗長性を具備するフラッシュメモリ装置の発明が記載されている。
　
（３−３）引用発明１
　以上「（３−２）引用例１に記載された技術事項」のａ〜ｇを総合すると、引用例１には、次の発明（以下、「引用発明１」という。）が記載されているものと認められる。
　
「行及び列に配列された複数のメモリセル２０からなる少なくとも１つのメモリアレイ２であって、前記メモリアレイ２が区画化されたブロック３は複数個の冗長列４を有することが可能である、前記メモリアレイ２と、
　前記メモリアレイ２の前記ブロック３における前記メモリセル２０からなる欠陥列１６の列アドレスを格納することが可能な第一サブグループ１１ａと、前記欠陥列１６が位置しているブロックアドレスを格納することが可能な第二サブグループ１１ｂと、前記メモリアレイ２における前記メモリセル２０からなる欠陥列１６に関連する情報を格納しているか否かを表す第三サブグループ１１ｃとから構成されている、メモリセルからなるグループ１１を複数個有している、連想記憶メモリ（ＣＡＭ）を形成する二次的アレイ１０と、
　前記メモリセル２０からなる欠陥列１６に関連する情報を格納しているか否かを表している前記第三サブグループ１１ｃのメモリセルの内容を検査して、前記二次的アレイ１０がアドレスされた列１６のうちのいずれかが欠陥性であることを識別すると、前記欠陥列１６に対応する列アドレスに基づいて、アドレスされた前記欠陥列１６を置換すべき特定の冗長列４を決定して、対応する前記欠陥列１６を置換させるように冗長デコード回路１８を制御する冗長制御回路１２と、
　前記冗長制御回路１２から制御されて、アドレスされた前記欠陥列１６に代えて、同一の前記ブロック３内に位置している、識別された前記特定の冗長列４を選択して置換する前記冗長デコード回路１８と、
　前記識別された前記特定の冗長列４と関連するセンスアンプ９ｂの出力を、外部データＩ／Ｏピン１４へ出力するデータＩ／Ｏ回路１３と、
　を備える列冗長性を具備するフラッシュメモリ装置。」
　
（３−４）引用例２の記載
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−１８９０９４号公報（以下「引用例２」という。）には、図１〜４と共に、次の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】本発明は、メモリ空間制御装置、半導体集積回路装置及び集積回路システムに関する。
特に本発明は、メモリ空間の不良領域の救済に好適なメモリ空間制御装置
に関する
　
ｂ．「【００３２】（第１の実施の形態）本発明の第１の実施の形態は、本発明に係るメモリ空間制御装置を半導体記憶装置に備えた例を説明するためのものである。なお、本発明の第１の実施の形態並びにこれ以降に説明する他の実施の形態は「ＤＲＡＭ」を本発明に係る半導体記憶装置の一具体例として説明する。また、本発明の第１の実施の形態は「メモリ空間制御装置を備えた半導体記憶装置」を本発明に係る半導体集積回路装置の一具体例として説明し、本発明の第２の実施の形態及び本発明の第３の実施の形態は「メモリ空間制御装置を備えた半導体集積回路装置」を本発明に係る半導体集積回路装置の一具体例として説明する。
【００３３】回路のシステム構成：図１は本発明の第１の実施の形態に係る半導体記憶装置のシステムブロック構成図である。図１に示すように、本発明の第１の実施の形態に係る半導体記憶装置１は、メモリ空間（メモリアドレス空間）２と、アドレスデコーダ回路３と、ライトリード制御信号生成回路４と、データ信号入出力制御回路５と、アドレス入力信号部６と、ライトリード制御信号入力部７と、データ信号入出力部８とを備え、さらにメモリ空間制御装置１０を備えている。」
　
ｃ．「【００３６】アドレスデコーダ回路３は、アドレス入力信号に基づき、メモリ空間２のデータ線ＤＬ及びワード線ＷＬを選択し、指定されたアドレス番地のメモリセルＭを選択するようになっている。図１に示すように、アドレス入力信号は半導体記憶装置１の外部からアドレス入力信号部６を通じてアドレスデコーダ回路３に入力されている。
【００３７】ライトリード制御信号生成回路４は、ライトリード制御信号に基づき、指定されたアドレス番地のメモリセルＭにおいて、情報の書き込み動作を行うか、又は情報の読み出し動作を行うかの制御信号を生成するようになっている。ライトリード制御信号は半導体記憶装置１の外部からライトリード制御信号入力部７を通じてライトリード制御信号生成回路４に入力されている。
【００３８】データ信号入出力制御回路５は、ライトリード制御信号生成回路４からの制御信号により指定されたアドレス番地のメモリセルＭに情報を入力し（書き込み）、又は
メモリセルＭに記憶された情報
データ信号入出力制御回路５からデータ信号入出力部８を通じて外部に出力される
【００３９】メモリ空間制御装置１０はアドレス入力信号部６とアドレスデコーダ回路３との間に配設されている。このメモリ空間制御装置１０においては、メモリ空間２の不良領域のアドレス情報の入力に基づき、メモリ空間２の正常領域の一部のアドレス情報を出力する手段を備え、メモリ空間２の正常領域の一部を不良領域を救済する冗長可能領域として制御することができ、さらにこの救済された不良領域を連続アドレス空間として使用可能にすることができる。救済された不良領域を連続アドレス空間として使用可能にするために、メモリ空間制御装置１０においては、メモリ空間２の終段アドレス２０１（又は初段アドレス２００）側の正常領域の一部を不良領域の救済として冗長可能領域に制御する（救済領域として制御する）ようになっている。本発明の第１の実施の形態に係る半導体記憶装置１においては、初段アドレス２００側のアドレス番地が確定している方が使用し易い（アドレス番地「０」からの方が使用し易い）ので、不良領域の救済にはメモリ空間２の終段アドレス２０１側から正常領域の一部が割り当てられるようになっている。
【００４０】メモリ空間制御装置１０は、
メモリ空間２の不良領域のアドレス情報を格納する不良アドレス格納テーブルユニット１２
不良領域のアドレス情報をメモリ空間２の正常領域の一部に置き換えた置換アドレス情報を格納する置換アドレス格納テーブルユニット１３
不良領域のアドレス情報とアドレス入力信号とが一致している場合に置換アドレス格納テーブルユニット１３に格納された置換アドレス情報をアドレスデコーダ回路３に出力し、
アドレス情報選別回路１４
　
ｄ．「【００４１】図３（Ａ）は不良領域を有するメモリ空間の模式的なブロック図、図３（Ｂ）は不良領域を正常領域の一部に割り当てた状態を示すメモリ空間の模式的なブロック図である。図３（Ａ）に示すメモリ空間２は、初段アドレス２００側から終段アドレス２０１側にかけて便宜的に２カ所の不良領域２１０及び２１１が存在している状態を示している。ここで、本発明の第１の実施の形態において、「不良領域」は１アドレスを１不良領域として設定しており、
１本のデータ線ＤＬに電気的に接続されたメモリセル列（複数個のメモリセルＭ）は複数のアドレスとなるので複数の不良領域として設定される。
１本のデータ線ＤＬに何らかの原因で断線不良が発生した場合には、このデータ線ＤＬに接続された複数個のメモリセルＭはすべてアクセス不能になってしまう
【００４２】メモリ空間制御装置１０の不良アドレス格納テーブルユニット１２は、メモリ空間２の図３（Ａ）に示す不良領域２１０に対応したアドレス情報を「情報１２ａ」として格納し、不良領域２１１に対応したアドレス情報を「情報１２ｂ」として格納するようになっている。不良アドレス格納テーブルユニット１２においては、「情報１２ａ」から「情報１２ｎ」までｎ個の不良領域に対応したｎ個のアドレス情報を格納することができる。このアドレス情報の格納容量は半導体記憶装置１の構築の際に予め設定されており、メモリ空間２の全体の記憶容量に対して０．０５％〜０．２０％程度、さらに好ましくは０．１０％程度の範囲でアドレス情報の格納容量（冗長可能領域のサイズ）を設定することが、メモリ空間２の大容量化を図りつつ不良領域を確実に救済できる点で実用的である。」
　
ｅ．「【００４４】図３（Ｂ）に示すメモリ空間２は、終段アドレス２０１側から初段アドレス２００側に向かって、不良領域２１０を救済した救済領域２１０Ａ及び不良領域２１１を救済した救済領域２１１Ａを正常領域の終段アドレス２０１側の一部２１２に割り当てた状態を示している。ここで、本発明の第１の実施の形態において、「救済領域」とは、本来はメモリ空間２の連続アドレス空間を構築できる正常領域の一部２１２を不良領域の救済のために割り当てた領域という意味で使用される。
「救済領域」は、「不良領域」と同様の格納容量で構成され、１アドレス単位の１本のデータ線ＤＬに電気的に接続されたメモリセル列（複数個のメモリセルＭ）を１救済領域として、又複数本のデータ線ＤＬに電気的に接続された複数個のメモリセル列（メモリセル列ブロック）を１救済領域として設定している。
　
ｆ．「【００４７】第１のアドレス一致／不一致検出回路１１は、図１に示すように、アドレス入力信号部６、不良アドレス格納テーブルユニット１２、アドレス情報選別回路１４のそれぞれに接続されている。第１のアドレス一致／不一致検出回路１１においては、アドレス入力信号部６を通じて外部から入力されるアドレス入力信号と不良アドレス格納テーブルユニット１２に格納された不良領域のアドレス情報との一致、不一致、すなわちアドレス入力信号が不良領域のアドレス情報であるか否かが常時検出されている。アドレス入力信号と不良領域のアドレス情報とが一致の場合、すなわちアドレス入力信号がメモリ空間２の不良領域のアドレス入力信号である場合には、その旨の信号がアドレス情報選別回路１４に出力される。アドレス入力信号と不良領域のアドレス情報とが不一致の場合、すなわちアドレス入力信号がメモリ空間２の正常領域のアドレス入力信号である場合には、そのアドレス入力信号はアドレス情報選別回路１４を通じて直接アドレスデコーダ回路３に出力されるようになっている。
【００４８】アドレス情報選別回路１４は、アドレス入力信号部６、第１のアドレス一致／不一致検出回路１１、置換アドレス格納テーブルユニット１３のそれぞれに接続されている。アドレス情報選別回路１４においては、第１のアドレス一致／不一致検出回路１１から出力される、アドレス入力信号と不良領域のアドレス情報とが一致の旨の信号が入力された場合、置換アドレス格納テーブルユニット１３に格納された置換アドレス情報をアドレスデコーダ回路３に出力するようになっている。さらに、アドレス情報選別回路１４においては、第１のアドレス一致／不一致検出回路１１から出力される、アドレス入力信号と不良領域のアドレス情報とが不一致の旨の信号が入力された場合、アドレス入力信号部６から出力されるアドレス入力信号を直接アドレスデコーダ回路３に出力するようになっている。このアドレス情報選別回路１４にはマルチプレクサ回路を実用的に使用することができる。」
　
ｇ．「【００５１】回路のシステム動作：次に、図１乃至図４を使用し、上記半導体記憶装置１並びにメモリ空間制御装置１０のシステム動作を説明する。図４は本発明の第１の実施の形態に係る半導体記憶装置１並びにメモリ空間制御装置１０のシステム動作を説明するフローチャートである。
【００５２】（１）まず初めに、メーカサイドの製作中の時点、メーカサイドの製作後の時点、ユーザサイドの使用中の時点等のいずれかの時点において、半導体記憶装置１の全体システム又は特定のシステムについて特性テストが実施される（Ｓ１００）。この特性テストに基づき、図３（Ａ）に示すようにメモリ空間２の不良領域２１０及び２１１が検出される（Ｓ１０１）。
【００５３】（２）
不良領域２１０及び２１１が検出されると、図１に示すメモリ空間制御装置１０の不良アドレス格納テーブルユニット１２に不良領域２１０に対応したアドレス情報が「情報１２ａ」として格納（プログラム）され、
同時に、置換アドレス格納テーブルユニット１３においては、図１及び図３（Ｂ）に示すように、不良領域２１０を救済する救済領域２１０Ａ（メモリ空間２の正常領域の一部）に対応したアドレス情報が置換アドレス情報「情報１３ａ」として格納され
【００５４】（３）ここで、図１に示す半導体記憶装置１のアドレス入力信号部６にアドレス入力信号が入力される（Ｓ１０４）と、メモリ空間制御装置１０の第１のアドレス一致／不一致検出回路１１において、アドレス入力信号と不良アドレス格納テーブルユニット１２に格納されている不良領域のアドレス情報（「情報１２ａ」及び「情報１２ｂ」）との間で一致、不一致の検出が行われる（Ｓ１０５）。アドレス入力信号と不良領域のアドレス情報とが不一致の場合、すなわちアドレス入力信号がメモリ空間２の正常領域をアクセスする信号である場合には、その旨の信号がアドレス情報選別回路１４に出力され、このアドレス情報選別回路１４においてアドレス入力信号が直接アドレスデコーダ回路３に出力される（Ｓ１０６）。アドレスデコーダ回路３においては、アドレス入力信号に対応したメモリセルＭをアクセスする（選択する）ことができる。」
　
ｈ．「【００５６】（５）一方、メモリ空間制御装置１０の第１のアドレス一致／不一致検出回路１１において、
アドレス入力信号と不良アドレス格納テーブルユニット１２に格納されている不良領域のアドレス情報との間が一致する場合（Ｓ１０５）、すなわちアドレス入力信号がメモリ空間２の不良領域２１０又は２１１をアクセスする信号である場合には、
置換アドレス格納テーブルユニット１３に格納された置換アドレス情報（「情報１３ａ」及び「情報１３ｂ」）がアドレスデコーダ回路３に出力される
アドレス入力信号が不良領域２１０のアドレス情報「情報１２ａ」と一致する場合には、メモリ空間２の正常領域の終段アドレス２０１側の一部２１２に割り当てた救済領域２１０Ａの置換アドレス情報「情報１３ａ」がアドレスデコーダ回路３に出力される。同様に、アドレス入力信号が不良領域２１１のアドレス情報「情報１２ｂ」と一致する場合には、メモリ空間２の正常領域の終段アドレス２０１側の一部２１２に割り当てた救済領域２１１Ａの置換アドレス情報「情報１３ｂ」がアドレスデコーダ回路３に出力される
アドレスデコーダ回路３においては、このような置換アドレス情報「情報１３ａ」、「情報１３ｂ」のそれぞれに対応したメモリセルＭをアクセスすることができる
　
ｉ．「【００５７】（６）前述と同様に、データ信号入出力制御回路５が書き込み動作状態に制御された場合には、置換アドレス情報「情報１３ａ」又は「情報１３ｂ」に基づきアクセスされたメモリセルＭに外部からデータ信号入出力部８を通じて情報が書き込まれる。
データ信号入出力制御回路５が読み出し動作状態に制御された場合には、置換アドレス情報「情報１３ａ」又は「情報１３ｂ」に基づきアクセスされたメモリセルＭから既に書き込まれた情報を外部に読み出すことができる
【００５８】（７）メモリ空間制御装置１０においては、第１のアドレス一致／不一致検出回路１１でのアドレス入力信号と不良領域のアドレス情報との間の一致、不一致の検出（Ｓ１０５）と併せて、第２のアドレス一致／不一致検出回路１５でアドレス入力信号と置換アドレス格納テーブルユニット１３に格納されている置換アドレス情報との間の一致、不一致の検出が行われる（Ｓ１０９）。アドレス入力信号と置換アドレス情報とが不一致の場合、すなわちアドレス入力信号がメモリ空間２の正常領域をアクセスする信号である場合には、その旨の信号がライトリード制御信号生成回路４に出力され（特に信号として出力しなくてもよい。）、ライトリード制御信号生成回路４においては、ライトリード制御信号入力部７に入力されたライトリード制御信号に基づき、通常通り、データ信号入出力制御回路５に書き込み動作又は読み出し動作を制御する信号を出力する。この結果、メモリセルＭの情報書き込み動作又は読み出し動作は通常通り正常に行うことができる。
【００５９】逆に、アドレス入力信号と置換アドレス情報とが一致する場合、すなわちアドレス入力信号がメモリ空間２の救済領域２１０Ａ又は２１１Ａをアクセスする信号である場合には、その旨の信号（動作禁止信号）がライトリード制御信号生成回路４に出力され、ライトリード制御信号生成回路４においては、救済領域２１０Ａ又は２１１Ａの情報書き込み動作並びに読み出し動作を禁止する制御をデータ信号入出力制御回路５に行う。
【００６０】さらに、アドレス入力信号と置換アドレス情報とが一致する場合には、第２のアドレス一致／不一致検出回路１５から、アドレス入力信号が救済領域２１０Ａ又は２１１Ａをアクセスする旨の無効アドレス信号が無効信号出力部１６に出力される（Ｓ１１１）。無効アドレス信号には、例えば一致の場合（無効の場合）にハイレベルを出力し、不一致の場合（有効の場合）にロウレベルを出力する信号を実用的に使用することができる。この無効アドレス信号は無効信号出力部１６から外部に出力され、この無効アドレス信号により例えばユーザはメモリ空間２へのアクセスが有効か無効かを知ることができ、ユーザサイドで適切な処置を行うことができる。
【００６１】以上説明したように、本発明の第１の実施の形態に係るメモリ空間制御装置１０並びにそれを備えた半導体記憶装置１においては、メモリ空間２の不良領域２１０及び２１１を正常領域の一部２１２に置き換えることができるので、不良領域２１０及び２１１を救済することができる。さらに、メモリ空間２の正常領域の一部２１２を不良領域２１０及び２１１の救済に使用し、メモリ空間２とは別の固定された冗長回路を必要としないので（冗長可能領域は可変可能であるので）、この固定された冗長回路に相当する分、半導体記憶装置１の集積度を向上させることができる。さらに、集積度を向上させることができる結果、半導体記憶装置１の大容量化を実現することができる。さらに、不良領域２１０及び２１１を救済することができるので、半導体記憶装置１の製造プロセス上の歩留まりを向上することができる。」
　
（４）対比
（４−１）補正発明と引用発明１との対比
　補正発明と引用発明１とを対比する。
ａ．引用発明１の「前記メモリセル２０からなる欠陥列１６の列アドレスを格納することが可能な第一サブグループ１１ａと、前記欠陥列１６が位置しているブロックアドレスを格納することが可能な第二サブグループ１１ｂと」からなる「グループ１１」は、「前記メモリセル２０からなる欠陥列１６」の「アドレス」情報であるから、補正発明の「欠陥アドレスワード」に相当している。
　また、引用発明１の「メモリセルからなるグループ１１を複数個有している、連想記憶メモリ（ＣＡＭ）を形成する二次的アレイ１０」は、補正発明の「複数のエントリを含む、コンテンツアドレッサブルメモリ内のテーブル構造」に相当している。
　したがって、引用発明１の「前記メモリアレイ２の前記ブロック３における前記メモリセル２０からなる欠陥列１６の列アドレスを格納することが可能な第一サブグループ１１ａと、前記欠陥列１６が位置しているブロックアドレスを格納することが可能な第二サブグループ１１ｂと、前記メモリアレイ２における前記メモリセル２０からなる欠陥列１６に関連する情報を格納しているか否かを表す第三サブグループ１１ｃとから構成されている、メモリセルからなるグループ１１を複数個有している、連想記憶メモリ（ＣＡＭ）を形成する二次的アレイ１０」と、補正発明の「欠陥アドレスワードと、メモリデバイスのメモリブロックにおける欠陥Ｉ／Ｏ線へのメモリアクセスに応答して生成され、修復用の冗長ブロックに対応し、前記欠陥アドレスワードに関連付けられており、冗長Ｉ／Ｏ線を含む前記冗長ブロックに対応する冗長ブロックアドレスと、前記冗長Ｉ／Ｏ線に対応する冗長Ｉ／Ｏアドレスと、エントリが前記欠陥Ｉ／Ｏ線の修復に使用されていること又は前記冗長ブロックが欠陥ブロックの修復に使用されることを示すべくアサートされる使用ビットと、を含む冗長アドレスワードとをそれぞれ有する、複数のエントリを含む、コンテンツアドレッサブルメモリ内のテーブル構造」とは、欠陥アドレスワードを有する、複数のエントリを含む、コンテンツアドレッサブルメモリ内のテーブル構造である点で共通する。
　
ｂ．補正発明の「メモリデバイスのメモリブロックにおける欠陥Ｉ／Ｏ線」は、「メモリデバイスのメモリブロックにおける」セル列であると解されるから、引用発明１の「欠陥列１６」に相当する。同様に、補正発明の「冗長Ｉ／Ｏ線」は、引用発明１の「冗長列４」に相当する。
　また、引用発明１の「前記メモリセル２０からなる欠陥列１６に関連する情報を格納しているか否かを表している前記第三サブグループ１１ｃのメモリセルの内容を検査して、前記二次的アレイ１０がアドレスされた列１６のうちのいずれかが欠陥性である」と「識別」されるのは、「第三サブグループ１１ｃ」が「前記メモリアレイ２における前記メモリセル２０からなる欠陥列１６に関連する情報を格納している」場合であることは、明らかである。
　そして、引用発明１の「第三サブグループ１１ｃ」に「前記メモリセル２０からなる欠陥列１６に関連する情報が格納」されている場合と、補正発明の「エントリが前記欠陥Ｉ／Ｏ線の修復に使用されていること又は前記冗長ブロックが欠陥ブロックの修復に使用されることを示すべくアサートされる使用ビット」が「アサートされている場合」とは、いずれも、欠陥Ｉ／Ｏ線に関連する情報が格納されている場合であるといえる。
　一方、引用発明１の「置換すべき特定の冗長列４」は、「アドレスされた前記欠陥列１６」と「同一の前記ブロック３内に位置している」。この「置換すべき特定の冗長列４」を「冗長制御回路１２」が「決定」するとは、「冗長制御回路１２」が「置換すべき特定の冗長列４」を選択している、ということであると解される。そして、「置換すべき特定の冗長列４」が位置する前記「同一の前記ブロック３」は、補正発明の「冗長ブロック」に相当する。
　したがって、引用発明１の「前記メモリセル２０からなる欠陥列１６に関連する情報を格納しているか否かを表している前記第三サブグループ１１ｃのメモリセルの内容を検査して、前記二次的アレイ１０がアドレスされた列１６のうちのいずれかが欠陥性であることを識別すると、前記欠陥列１６に対応する列アドレスに基づいて、アドレスされた前記欠陥列１６を置換すべき特定の冗長列４を決定して、対応する前記欠陥列１６を置換させるように冗長デコード回路１８を制御する冗長制御回路１２」と、補正発明の「前記使用ビットがアサートされている場合に、前記テーブル構造に結合して前記冗長アドレスワードを復号化し、前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックの冗長Ｉ／Ｏ線を選択する、復号化回路」とは、欠陥Ｉ／Ｏ線に関連する情報が格納されている場合に、前記欠陥Ｉ／Ｏ線を置換するよう冗長ブロックの冗長Ｉ／Ｏ線を選択する、復号化回路である点で共通している。
　
ｃ．引用発明１の「前記冗長制御回路１２から制御されて、アドレスされた前記欠陥列１６に代えて、同一の前記ブロック３内に位置している、識別された前記特定の冗長列４を選択して置換する前記冗長デコード回路１８」は、「冗長制御回路１２」が「対応する前記欠陥列１６を置換させるように冗長デコード回路１８を制御する」とき、「アドレスされた列１６」を、「アドレスされた前記欠陥列１６」から、「同一の前記ブロック３内に位置している、識別された前記特定の冗長列４」に切り替える回路であると認められる。
　以上は、引用例１の００２４段落に「冗長デコード回路１８は、例えば、１つ又はそれ以上のセンスアンプ９ａの出力を１つ又はそれ以上のセンスアンプ９ｂの出力と実効的に置換させるためのマルチプレクス回路で実現することが可能である。」と記載されるとおりである。
　したがって、引用発明１の「前記冗長制御回路１２から制御されて、アドレスされた前記欠陥列１６に代えて、同一の前記ブロック３内に位置している、識別された前記特定の冗長列４を選択して置換する前記冗長デコード回路１８」と「前記識別された前記特定の冗長列４と関連するセンスアンプ９ｂの出力を、外部データＩ／Ｏピン１４へ出力するデータＩ／Ｏ回路１３」とを併せたものは、補正発明の「メモリブロックに対する入出力に使用されるＩ／Ｏ線を、前記メモリブロックの前記欠陥Ｉ／Ｏ線と、前記欠陥Ｉ／Ｏ線に対して前記復号化回路により選択された前記冗長ブロックの前記冗長Ｉ／Ｏ線との間で切り替えるＩ／Ｏ切替回路」に相当する。
　
ｄ．引用例１には、００２７段落に「フラッシュメモリ装置１はステップ３０において欠陥についてテストが行われる。メモリセルからなる１つの列が欠陥性であることが判別すると、欠陥列１６に関連する列アドレス及びブロックアドレスが、ステップ３１において、二次的アレイ１０内のメモリセルからなるいずれか１つのグループ１１におけるグループ１１ａ及び１１ｂ内に夫々格納される。この時に、該グループのグループ１１ｃは、グループ１１は欠陥列１６を識別するものであることを表示すべくプログラムされる。」と記載されている。
　つまり、引用発明１の「メモリアレイ２」の「欠陥についてテストが行われる」とき、「メモリセルからなる１つの列が欠陥性であることが判別すると」、「二次的アレイ１０」内の「メモリセルからなるグループ１１」はその内容が変更される。すなわち、前記「二次的アレイ１０」は再設定可能である。
　また、引用発明１においては、前記の「メモリセルからなる１つの列が欠陥性であることが判別する」とき、前記変更された「二次的アレイ１０」の情報に基づいて、「アドレスされた前記欠陥列１６を置換すべき特定の冗長列４を決定」されて、「メモリアレイ２」の前記「決定」された「特定の冗長列４」が「選択」されるから、前記「メモリアレイ２」も再設定可能なメモリであるといえる。
　そして、この「メモリアレイ２」に接続された、再設定可能な「二次的アレイ１０」及び「冗長制御回路１２」を併せた回路は、再設定可能な修復回路であるといえる。
　したがって、引用発明１の、「区画化されたブロック３」を含むとともに、その中に「冗長列４」が位置している「ブロック３」も含む「メモリアレイ２」に接続された、「二次的アレイ１０」及び「冗長制御回路１２」を併せた回路は、補正発明の「テーブル構造」と「復号化回路」と「を有する、複数の前記メモリブロックと複数の前記冗長ブロックとを含む再設定可能なメモリに接続された再設定可能な修復回路」に相当する。
　
ｅ．してみれば、引用発明１の「列冗長性を具備するフラッシュメモリ装置」は、補正発明の前記「複数の前記メモリブロックを含む再設定可能なメモリに接続された再設定可能な修復回路」を「備える装置」に相当する。
　
（４−２）一致点と相違点
　したがって、補正発明と引用発明１とは、以下の点で一致するとともに相違している。
　
　（一致点）
　「欠陥アドレスワードを有する、複数のエントリを含む、コンテンツアドレッサブルメモリ内のテーブル構造と、
　欠陥Ｉ／Ｏ線に関連する情報が格納されている場合に、前記欠陥Ｉ／Ｏ線を置換するよう冗長ブロックの冗長Ｉ／Ｏ線を選択する、復号化回路と、
　メモリブロックに対する入出力に使用されるＩ／Ｏ線を、前記メモリブロックの前記欠陥Ｉ／Ｏ線と、前記欠陥Ｉ／Ｏ線に対して前記復号化回路により選択された前記冗長ブロックの前記冗長Ｉ／Ｏ線との間で切り替えるＩ／Ｏ切替回路と、
　を有する、複数の前記メモリブロックと複数の前記冗長ブロックとを含む再設定可能なメモリに接続された再設定可能な修復回路
　を備える装置。」
　
（相違点１）
　補正発明の「テーブル構造」が「欠陥アドレスワードと、メモリデバイスのメモリブロックにおける欠陥Ｉ／Ｏ線へのメモリアクセスに応答して生成され、修復用の冗長ブロックに対応し、前記欠陥アドレスワードに関連付けられており、冗長Ｉ／Ｏ線を含む前記冗長ブロックに対応する冗長ブロックアドレスと、前記冗長Ｉ／Ｏ線に対応する冗長Ｉ／Ｏアドレスと、エントリが前記欠陥Ｉ／Ｏ線の修復に使用されていること又は前記冗長ブロックが欠陥ブロックの修復に使用されることを示すべくアサートされる使用ビットと、を含む冗長アドレスワードとをそれぞれ有する」ものであるのに対して、引用発明１の「二次的アレイ１０」は「前記メモリアレイ２の前記ブロック３における前記メモリセル２０からなる欠陥列１６の列アドレスを格納することが可能な第一サブグループ１１ａと、前記欠陥列１６が位置しているブロックアドレスを格納することが可能な第二サブグループ１１ｂと、前記メモリアレイ２における前記メモリセル２０からなる欠陥列１６に関連する情報を格納しているか否かを表す第三サブグループ１１ｃとから構成されている、メモリセルからなるグループ１１を複数個有している」ものである点。
　
（相違点２）
　補正発明は、「復号化回路」は「エントリが前記欠陥Ｉ／Ｏ線の修復に使用されていること又は前記冗長ブロックが欠陥ブロックの修復に使用されることを示すべくアサートされる使用ビット」が「アサートされている場合」に「前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックの冗長Ｉ／Ｏ線を選択する」のに対して、引用発明１は、「前記メモリセル２０からなる欠陥列１６に関連する情報を格納している」場合に「アドレスされた前記欠陥列１６を置換すべき特定の冗長列４を決定して、対応する前記欠陥列１６を置換させる」点。
　
（相違点３）
　補正発明は、「前記テーブル構造に結合して前記冗長アドレスワードを復号化」することで「前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックの冗長Ｉ／Ｏ線を選択する」のに対して、引用発明１は「前記欠陥列１６に対応する列アドレスに基づいて、アドレスされた前記欠陥列１６を置換すべき特定の冗長列４を決定して」いる点。
　
（５）相違点についての判断
（５−１）相違点１〜３について
ａ．引用発明１は、「前記メモリアレイ２の前記ブロック３における前記メモリセル２０からなる欠陥列１６の列アドレスを格納することが可能な第一サブグループ１１ａと、前記欠陥列１６が位置しているブロックアドレスを格納することが可能な第二サブグループ１１ｂ」の情報を備えているから、「前記メモリアレイ２」へのアクセスは、ブロックアドレスと列アドレスとに基づいて行っていることは、明らかである。
　さらに、引用発明１の「冗長デコード回路１８」は、「同一の前記ブロック３内に位置」している「冗長制御回路１２」により「決定」され「識別された前記特定の冗長列４を選択して置換」しているから、引用発明１において、「前記特定の冗長列４」へのアクセスを、ブロックアドレスと列アドレスとに基づいて行うことは、当業者であれば当然になし得たことである。
　
ｂ．ここで、前記「冗長制御回路１２」は、「前記欠陥列１６に対応する列アドレスに基づいて、アドレスされた前記欠陥列１６を置換すべき特定の冗長列４を決定して」いる。
　しかしながら、前記「置換すべき特定の冗長列４」の「決定」を、「前記欠陥列１６に対応する列アドレスに基づいて」具体的にどのように行うのかは、引用例１には特に記載されておらず、不明である。
　
ｃ．ところで、冗長セル領域を設けて不良セル領域を救済可能にした半導体記憶装置において、メモリの不良セル領域のアドレス情報と、当該不良セル領域を救済するための冗長セル領域のアドレス情報を、それぞれ、対応付けて格納するテーブルを設けて、不良セル領域にアクセスするようにアドレス指定されたときは、前記テーブルを参照して、指定された不良セル領域に対応する冗長セル領域のアドレス情報を出力することで、冗長救済を行う半導体記憶装置は、後記のｈ及びｉに示すように、引用例２及び周知例１にも記載され、当業者における周知技術である。
　
ｄ．してみれば、引用発明１において、「置換すべき特定の冗長列４」の「決定」が行えるように、「欠陥列１６」のアドレス情報である「前記メモリアレイ２の前記ブロック３における前記メモリセル２０からなる欠陥列１６の列アドレスを格納することが可能な第一サブグループ１１ａと、前記欠陥列１６が位置しているブロックアドレスを格納することが可能な第二サブグループ１１ｂ」の情報を格納することに加えて、前記「欠陥列１６の列アドレス」及び「前記欠陥列１６が位置しているブロックアドレス」にそれぞれ対応付けて、当該「欠陥列１６」を「置換」する「冗長列４」の列アドレスを格納するサブグループ、及び、当該「冗長列４」が位置する「ブロック３」のブロックアドレスを格納するサブグループを設けて、「グループ１１」とすることは、当業者が容易に想到し得たものと認められる。
　
ｅ．このとき、引用発明１において、「冗長制御回路１２」は、「前記欠陥列１６に対応する列アドレス」等に基づいて「二次的アレイ１０」にアクセスして、「アドレスされた前記欠陥列１６」に対応する「置換すべき特定の冗長列４を決定」することは、当業者が当然になし得たものである。
　
ｆ．また、引用発明１は、「前記メモリセル２０からなる欠陥列１６に関連する情報を格納している」場合に「アドレスされた前記欠陥列１６を置換すべき特定の冗長列４を決定して、対応する前記欠陥列１６を置換させる」ものである。
　しかし、上記ｄのように、「グループ１１」において、「欠陥列１６の列アドレス」及び「前記欠陥列１６が位置しているブロックアドレス」にそれぞれ対応付けて、当該「欠陥列１６」を「置換」する「冗長列４」の列アドレスを格納するサブグループ、及び、当該「冗長列４」が位置する「ブロック３」のブロックアドレスを格納するサブグループを設けるときは、引用発明１の「前記メモリアレイ２における前記メモリセル２０からなる欠陥列１６に関連する情報を格納しているか否かを表す第三サブグループ１１ｃ」の情報は、当該「グループ１１」が「前記メモリセル２０からなる欠陥列１６」を対応する「冗長列４」に「置換」するために使用されることを示す情報となることは、明らかである。
　すなわち、「グループ１１」において、「欠陥列１６の列アドレス」及び「前記欠陥列１６が位置しているブロックアドレス」にそれぞれ対応付けて、当該「欠陥列１６」を「置換」する「冗長列４」の列アドレスを格納するサブグループ、及び、当該「冗長列４」が位置する「ブロック３」のブロックアドレスを格納するサブグループを設けるときは、前記「第三サブグループ１１ｃ」が「前記メモリセル２０からなる欠陥列１６に関連する情報を格納している」場合とは、当該「グループ１１」が「前記メモリセル２０からなる欠陥列１６」を対応する「冗長列４」に「置換」するために使用される場合を表すものである。
　
ｇ．以上、ｄ〜ｆのように、引用発明１を相違点１〜３に係る構成となすことは、周知技術を参酌すれば、当業者が容易になし得たものと認められる。
　
ｈ．引用例２には、前記「（３−４）引用例２の記載」の項において、特に、その段落【００４０】及び【００５６】において下線を付した箇所に記載されるように、「メモリ空間２の不良領域のアドレス情報を格納する不良アドレス格納テーブルユニット１２と、不良領域のアドレス情報をメモリ空間２の正常領域の一部に置き換えた置換アドレス情報を格納する置換アドレス格納テーブルユニット１３」と「不良領域のアドレス情報とアドレス入力信号とが一致している場合に置換アドレス格納テーブルユニット１３に格納された置換アドレス情報をアドレスデコーダ回路３に出力」する「アドレス情報選別回路１４」とを備えること、「アドレス入力信号と不良アドレス格納テーブルユニット１２に格納されている不良領域のアドレス情報との間が一致する場合（Ｓ１０５）、すなわちアドレス入力信号がメモリ空間２の不良領域２１０又は２１１をアクセスする信号である場合」つまり「アドレス入力信号が不良領域２１０のアドレス情報「情報１２ａ」と一致する場合」には「メモリ空間２の正常領域の終段アドレス２０１側の一部２１２に割り当てた救済領域２１０Ａの置換アドレス情報「情報１３ａ」がアドレスデコーダ回路３に出力される」ことにより、前記「アドレスデコーダ回路３においては、このような置換アドレス情報「情報１３ａ」、「情報１３ｂ」のそれぞれに対応したメモリセルＭをアクセスすることができる」ことが記載されている。
　
　したがって、引用例２には、
　メモリ空間２の不良領域のアドレス情報を格納する不良アドレス格納テーブルユニット１２と、不良領域の前記アドレス情報に対応する置換アドレス情報を格納する置換アドレス格納テーブルユニット１３とからなるテーブルを設け、アドレス入力信号が不良領域２１０をアクセスする信号である場合には、前記不良領域２１０のアドレス情報に対応する置換アドレス情報をアドレスデコーダ回路３に出力することで、対応する置換アドレスの領域にアクセスできるようにしたこと、
が記載されている。
　
ｉ．周知例１：特開２００５−１９６８４３号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００５−１９６８４３号公報（以下「周知例１」という。）には、図１〜２と共に、次の記載がある
・「【０００１】
　本発明は、メモリにおいて欠陥のある領域をあらかじめ冗長的に備えてある領域と置き換えることで、歩留を向上させるための、メモリの冗長救済方法、及びメモリの冗長救済装置に関するものである。」
・「【００１９】
　以下、本発明の実施の形態について、図面を用いて説明する。
　（実施の形態１）
　図１は、本発明の実施の形態１によるメモリの冗長救済装置の構成を示す図である。
【００２０】
　図１において、１１０は入力アドレスが与えれている入力信号、１４０はメモリ、１５０は冗長メモリである。
冗長アドレス生成手段１２０は、メモリ１４０上の欠陥箇所のアドレスを保持し、入力信号１１０に与えられた入力アドレスと、保持しているメモリ１４０の欠陥アドレスとが一致するときに対応する冗長メモリ１５０の冗長アドレス２３０を選択して出力するとともに、該冗長アドレス２３０が出力されたことを示す選択信号２４０を出力する。セレクタ１３０は、冗長アドレス生成手段１２０から出力された選択信号２４０にしたがって、入力アドレス信号１１０か冗長メモリ１５０の冗長アドレス２３０を選択する
【００２１】
　図２は、上記冗長アドレス生成手段１２０の構成を示す図である。
　図２において、２１０は入力アドレス信号であって、入力信号１１０への入力アドレスが与えられる。
２２０は保持されたメモリの欠陥アドレスと冗長メモリの冗長アドレスの対応関係を保持するアドレス変換テーブル
・「【００２３】
　次に、上記のような構成を有する本実施の形態１によるメモリの冗長救済装置の動作について、図１、図２を参照しながら説明する。
【００２４】
　ここでは、
図２に示すように、冗長アドレス生成手段１２０に、予め登録しておいた欠陥アドレスa、b、c、…に対応する冗長アドレスが、l、m、n、…である
【００２５】
　図１に示すように、入力信号１１０が本冗長救済装置に入力され、該入力信号１１０に与えられた入力アドレスが、冗長アドレス生成手段１２０が保持している欠陥アドレスのいずれとも一致しないときには、セレクタ１３０は、入力信号１１０に与えられた入力アドレスを選択して、メモリ１４０に供給する。
また、入力信号１１０に与えられた入力アドレスが、冗長アドレス生成手段１２０が保持している欠陥アドレス、例えばアドレスaと等しいときには、冗長アドレス生成手段１２０は、アドレス変換テーブル２２０に基づいて、該欠陥アドレスに対応する冗長アドレスｌ、及び前記冗長アドレスｌが出力されることを示す選択信号２４０をセレクタ１３０に出力する。
すなわち、入力アドレスを冗長アドレスに変換することにより、欠陥のない冗長メモリセルのアドレスを選択でき、冗長メモリに供給する
　
　上記記載から、周知例１には、
　アドレス変換テーブル２２０に、メモリ１４０上の欠陥箇所のアドレスと対応する冗長メモリ１５０の冗長アドレスとを、対応付けて保持し、入力信号１１０に与えられた入力アドレスと保持しているメモリ１４０の欠陥アドレスとが一致するときは、前記アドレス変換テーブル２２０に基づいて、該欠陥アドレスに対応する冗長メモリ１５０の冗長アドレスを出力することで、冗長救済を行うこと、
が記載されている。
　
（５−２）判断のまとめ
　以上検討したとおりであるから、補正発明と引用発明１との相違点は、周知技術を勘案すれば、引用発明１から当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、補正発明は、周知技術を勘案することにより、引用発明１に基づいて当業者が容易に発明をすることができたものである。
　
（６）独立特許要件についてのまとめ
　以上のとおり、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たしておらず、また、仮に当該要件を満たすものであったとしても、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　平成２３年１０月７日に提出された手続補正書による補正は前記のとおり却下されたので、本願の請求項１〜２１に係る発明は、平成２３年１月１２日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜２１に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、再掲すると次のとおりのものである。
　
　「【請求項１】
　欠陥アドレスワードと、メモリデバイスのメモリブロックにおける欠陥Ｉ／Ｏ線へのメモリアクセスに応答して生成され、修復用の冗長ブロックに対応し、前記欠陥アドレスワードに関連付けられた冗長アドレスワードとをそれぞれ有する、複数のエントリを含むテーブル構造と、
　前記テーブルに結合して前記冗長アドレスワードを復号化し、前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックの冗長Ｉ／Ｏ線を選択する、復号化回路と、
　前記メモリブロックに対する入出力に使用されるＩ／Ｏ線を、前記メモリブロックの前記欠陥Ｉ／Ｏ線と、前記欠陥Ｉ／Ｏ線に対して前記復号化回路により選択された前記冗長ブロックの前記冗長Ｉ／Ｏ線との間で切り替えるＩ／Ｏ切替回路と、
　を含む装置。」
　
２．引用刊行物に記載された発明
（１）引用例２の記載
　引用例２の記載については、「第２．補正の却下の決定」の「４．独立特許要件の検討」の「（３）引用刊行物に記載された発明」における、「（３−４）引用例２の記載」の項で摘記したとおりである。
　
（２）引用例２に記載された技術事項
ａ．０００１段落の「特に本発明は、メモリ空間の不良領域の救済に好適なメモリ空間制御装置、このメモリ空間制御装置を備えた半導体集積回路装置、及びこのような半導体集積回路装置を実装基板上に搭載した集積回路システムに関する。」という記載から、引用例２には、「メモリ空間の不良領域の救済に好適なメモリ空間制御装置を備えた半導体集積回路装置」に関する発明が記載されているものと認められる。
　
ｂ．また、００３９段落の「メモリ空間制御装置１０はアドレス入力信号部６とアドレスデコーダ回路３との間に配設されている。このメモリ空間制御装置１０においては、メモリ空間２の不良領域のアドレス情報の入力に基づき、メモリ空間２の正常領域の一部のアドレス情報を出力する手段を備え、メモリ空間２の正常領域の一部を不良領域を救済する冗長可能領域として制御することができ、さらにこの救済された不良領域を連続アドレス空間として使用可能にすることができる。救済された不良領域を連続アドレス空間として使用可能にするために、メモリ空間制御装置１０においては、メモリ空間２の終段アドレス２０１（又は初段アドレス２００）側の正常領域の一部を不良領域の救済として冗長可能領域に制御する（救済領域として制御する）ようになっている。」という記載事項、及び、００４０段落の「メモリ空間制御装置１０は、メモリ空間２の不良領域のアドレス情報を格納する不良アドレス格納テーブルユニット１２と、不良領域のアドレス情報をメモリ空間２の正常領域の一部に置き換えた置換アドレス情報を格納する置換アドレス格納テーブルユニット１３と、」という記載から、引用例２には、「メモリ空間２の不良領域のアドレス情報を格納する不良アドレス格納テーブルユニット１２と、不良領域のアドレス情報をメモリ空間２の正常領域の一部に置き換えた置換アドレス情報を格納する置換アドレス格納テーブルユニット１３」を設けることが記載されている。
　そして、００５３段落の「不良領域２１０及び２１１が検出されると、図１に示すメモリ空間制御装置１０の不良アドレス格納テーブルユニット１２に不良領域２１０に対応したアドレス情報が「情報１２ａ」として格納（プログラム）され……同時に、置換アドレス格納テーブルユニット１３においては、図１及び図３（Ｂ）に示すように、不良領域２１０を救済する救済領域２１０Ａ（メモリ空間２の正常領域の一部）に対応したアドレス情報が置換アドレス情報「情報１３ａ」として格納され」という記載から、前記「置換アドレス格納テーブルユニット１３」に格納される「置換アドレス情報」は「メモリ空間２の不良領域」へのアクセスに応答して生成されると認められる。
　また、００５５段落の「アドレス入力信号が不良領域２１０のアドレス情報「情報１２ａ」と一致する場合には、メモリ空間２の正常領域の終段アドレス２０１側の一部２１２に割り当てた救済領域２１０Ａの置換アドレス情報「情報１３ａ」がアドレスデコーダ回路３に出力される。同様に、アドレス入力信号が不良領域２１１のアドレス情報「情報１２ｂ」と一致する場合には、メモリ空間２の正常領域の終段アドレス２０１側の一部２１２に割り当てた救済領域２１１Ａの置換アドレス情報「情報１３ｂ」がアドレスデコーダ回路３に出力される。」という記載から、前記「不良アドレス格納テーブルユニット１２」に格納される「不良領域のアドレス情報」と、前記「置換アドレス格納テーブルユニット１３」に格納される「置換アドレス情報」とは、それぞれ、対応付けられていることは明らかである。
　
　以上から、引用例２には、「メモリ空間２の不良領域のアドレス情報を格納する不良アドレス格納テーブルユニット１２」と、前記「メモリ空間２の不良領域」へのアクセスに応答して生成され、「不良領域のアドレス情報をメモリ空間２の正常領域の一部に置き換えた」ものであり、前記「不良領域のアドレス情報」に対応付けられた「置換アドレス情報」を格納する「置換アドレス格納テーブルユニット１３」を設けることが記載されている。
　
ｃ．また、００４０段落の「不良アドレス格納テーブルユニット１２に格納された不良領域のアドレス情報とアドレス入力信号との一致、不一致を検出する第１のアドレス一致／不一致検出回路１１と、不良領域のアドレス情報とアドレス入力信号とが一致している場合に置換アドレス格納テーブルユニット１３に格納された置換アドレス情報をアドレスデコーダ回路３に出力し、不一致の場合にはアドレス入力信号をアドレスデコーダ回路３にそのまま出力するアドレス情報選別回路１４とを備えて構築されている。」という記載、及び、００４１段落の「ここで、本発明の第１の実施の形態において、「不良領域」は１アドレスを１不良領域として設定しており、１本のデータ線ＤＬに電気的に接続されたメモリセル列（複数個のメモリセルＭ）は複数のアドレスとなるので複数の不良領域として設定される。すなわち、１本のデータ線ＤＬに何らかの原因で断線不良が発生した場合には、このデータ線ＤＬに接続された複数個のメモリセルＭはすべてアクセス不能になってしまうが、本発明の第１の実施の形態においては、複数の不良領域として設定することができる。」という記載、及び、００５６段落の「一方、メモリ空間制御装置１０の第１のアドレス一致／不一致検出回路１１において、アドレス入力信号と不良アドレス格納テーブルユニット１２に格納されている不良領域のアドレス情報との間が一致する場合（Ｓ１０５）、すなわちアドレス入力信号がメモリ空間２の不良領域２１０又は２１１をアクセスする信号である場合には、その旨の信号がアドレス情報選別回路１４に出力され、このアドレス情報選別回路１４においては置換アドレス格納テーブルユニット１３に格納された置換アドレス情報（「情報１３ａ」及び「情報１３ｂ」）がアドレスデコーダ回路３に出力される（Ｓ１０８）。つまり、アドレス入力信号が不良領域２１０のアドレス情報「情報１２ａ」と一致する場合には、メモリ空間２の正常領域の終段アドレス２０１側の一部２１２に割り当てた救済領域２１０Ａの置換アドレス情報「情報１３ａ」がアドレスデコーダ回路３に出力される。…（途中省略）…アドレスデコーダ回路３においては、このような置換アドレス情報「情報１３ａ」、「情報１３ｂ」のそれぞれに対応したメモリセルＭをアクセスすることができる。」という記載から、引用例２の「アドレスデコーダ回路３」は、「置換アドレス格納テーブルユニット１３に格納された置換アドレス情報」を復号して、不良の「データ線ＤＬ」に接続されている「メモリセルＭ」を置換するように、「置換アドレス情報」に応じた「データ線ＤＬ」に接続されている「メモリセルＭ」を選択しているものと認められる。
　
ｄ．００３８段落の「データ信号入出力制御回路５は、ライトリード制御信号生成回路４からの制御信号により指定されたアドレス番地のメモリセルＭに情報を入力し（書き込み）、又はメモリセルＭに記憶された情報を出力する（読み出す）ようになっている。情報は、データ信号入出力部８を通じてデータ信号入出力制御回路５に入力され、又データ信号入出力制御回路５からデータ信号入出力部８を通じて外部に出力されるようになっている。」という記載から、引用例２の「メモリセルＭ」から読み出されたデータは、「データ信号入出力制御回路５」を介して「データ信号入出力部８」が「外部に出力」しているものと認められる。
　そして、００５７段落の「データ信号入出力制御回路５が読み出し動作状態に制御された場合には、置換アドレス情報「情報１３ａ」又は「情報１３ｂ」に基づきアクセスされたメモリセルＭから既に書き込まれた情報を外部に読み出すことができる」という記載から、前記「データ信号入出力部８」は、不良の「データ線ＤＬ」に読み出されたデータに代えて、「置換アドレス情報」に応じた「データ線ＤＬ」で読み出されたデータを選択して、「外部に出力」しているものと解される。
　したがって、引用例２には、不良の「データ線ＤＬ」に読み出されたデータに代えて、「置換アドレス情報」に応じた「データ線ＤＬ」で読み出されたデータを選択して、「データ信号入出力制御回路５」を介して「外部に出力」する「データ信号入出力部８」が記載されている。
　
（３）引用発明２
　以上「（２）引用例２に記載された技術事項」のａ〜ｄを総合すると、引用例２には、次の発明（以下「引用発明２」という。）が記載されているものと認められる。
　
「メモリ空間２の不良領域のアドレス情報を格納する不良アドレス格納テーブルユニット１２と、前記メモリ空間２の不良領域へのアクセスに応答して生成され、前記不良領域のアドレス情報をメモリ空間２の正常領域の一部に置き換えたものであり、前記不良領域のアドレス情報に対応付けられた置換アドレス情報を格納する置換アドレス格納テーブルユニット１３と、
　前記置換アドレス格納テーブルユニット１３に格納された置換アドレス情報を復号して、不良のデータ線ＤＬに接続されているメモリセルＭを置換するように、前記置換アドレス情報に応じたデータ線ＤＬに接続されているメモリセルＭを選択するアドレスデコーダ回路３と、
　前記不良のデータ線ＤＬに読み出されたデータに代えて、前記置換アドレス情報に応じたデータ線ＤＬで読み出されたデータを選択して、データ信号入出力制御回路５を介して外部に出力するデータ信号入出力部８と、
　を含むメモリ空間の不良領域の救済に好適なメモリ空間制御装置を備えた半導体集積回路装置。」
　
３．対比
（１）本願発明と引用発明２との対比
　本願発明と引用発明２とを対比する。
ａ．引用発明２の「メモリ空間２の不良領域のアドレス情報」は、本願発明の「欠陥アドレスワード」に相当する。
　引用発明２の「前記不良領域のアドレス情報をメモリ空間２の正常領域の一部に置き換えたもの」である「置換アドレス情報」は、本願発明の「冗長アドレスワード」に相当する。
　そして、引用発明２の「置換アドレス情報」が「前記メモリ空間２の不良領域へのアクセスに応答して生成され」ることは、本願発明の「冗長アドレスワード」が「メモリデバイスのメモリブロックにおける欠陥Ｉ／Ｏ線へのメモリアクセスに応答して生成され」ることに一致している。また、引用発明２の「置換アドレス情報」が「前記不良領域のアドレス情報に対応付けられ」ていることは、本願発明の「冗長アドレスワード」が「前記欠陥アドレスワードに関連付けられ」ていることとは、冗長アドレスワードが欠陥アドレスワードに関連付けられている点で一致する。
　一方、引用発明２の「置換アドレス情報」が「前記不良領域のアドレス情報に対応付けられ」ているから、引用発明２の「前記不良領域のアドレス情報」と「置換アドレス情報」とは、一組みのアドレス情報を構成するものである。ここで、引用発明２において、前記一組みのアドレス情報は複数組存在することは明らかである。この、複数組の「前記不良領域のアドレス情報」と「置換アドレス情報」の組み合わせは、本願発明の「複数のエントリ」に対応するものである。
　以上から、引用発明２の「メモリ空間２の不良領域のアドレス情報を格納する不良アドレス格納テーブルユニット１２」と「前記メモリ空間２の不良領域へのアクセスに応答して生成され、前記不良領域のアドレス情報をメモリ空間２の正常領域の一部に置き換えたものであり、前記不良領域のアドレス情報に対応付けられた置換アドレス情報を格納する置換アドレス格納テーブルユニット１３」とを併せたものと、本願発明の「欠陥アドレスワードと、メモリデバイスのメモリブロックにおける欠陥Ｉ／Ｏ線へのメモリアクセスに応答して生成され、修復用の冗長ブロックに対応し、前記欠陥アドレスワードに関連付けられた冗長アドレスワードとをそれぞれ有する、複数のエントリを含むテーブル構造」とは、欠陥アドレスワードと、メモリデバイスにおける欠陥Ｉ／Ｏ線へのメモリアクセスに応答して生成され、前記欠陥アドレスワードに関連付けられた冗長アドレスワードとをそれぞれ有する、複数のエントリを含むテーブル構造である点で共通している。
　
ｂ．引用発明２の「前記置換アドレス情報に応じた正常なデータ線ＤＬ」は、本願発明の「冗長Ｉ／Ｏ線」に相当する。
　また、本願発明の「前記テーブル」は、その直前に記載された「複数のエントリを含むテーブル構造」を指すことは、明らかである。
　したがって、引用発明２の「前記置換アドレス格納テーブルユニット１３に格納された置換アドレス情報を復号」することは、本願発明の「前記テーブルに結合して前記冗長アドレスワードを復号化」することに相当する。
　
　さて、引用発明２は「不良のデータ線ＤＬに接続されているメモリセルＭを置換する」ものである。
　しかし、引用例２の００４４段落には、「１アドレス単位の１本のデータ線ＤＬに電気的に接続されたメモリセル列（複数個のメモリセルＭ）」と記載されているから、引用発明２においては、「メモリ空間２」に対する「アクセス」は前記「１アドレス単位の１本のデータ線ＤＬに電気的に接続されたメモリセル列（複数個のメモリセルＭ）」単位で行うものであり、「アドレス情報」とは、「メモリ空間２」の各「領域」が接続された「データ線ＤＬ」を示す、前記各「領域」の列アドレスの「情報」であると解される。
　さらに、引用例２の００４１段落に、「本発明の第１の実施の形態において、「不良領域」は１アドレスを１不良領域として設定しており、１本のデータ線ＤＬに電気的に接続されたメモリセル列（複数個のメモリセルＭ）は複数のアドレスとなるので複数の不良領域として設定される。すなわち、１本のデータ線ＤＬに何らかの原因で断線不良が発生した場合には、このデータ線ＤＬに接続された複数個のメモリセルＭはすべてアクセス不能になってしまう」と記載されている。
　してみれば、引用発明２の「不良のデータ線ＤＬに接続されているメモリセルＭを置換する」とは、「不良のデータ線ＤＬに接続されているメモリセルＭ」の良・不良の如何にかかわらず、そのすべてを「置換する」ということであり、上記のように「メモリ空間２」に対する「アクセス」を「データ線ＤＬに接続され」たメモリセル列毎に行うことを考慮すれば、「不良のデータ線ＤＬ」を「置換する」ことと、実質的には同じ意味であると認められる。
　したがって、引用発明２の「不良のデータ線ＤＬに接続されているメモリセルＭを置換する」ことは、本願発明の「前記欠陥Ｉ／Ｏ線を置換する」ことに相当する。
　
　そして、引用発明２において、「前記置換アドレス情報に応じた正常なデータ線ＤＬに接続されているメモリセルＭを選択する」ことは、結局、「前記置換アドレス情報に応じた正常なデータ線ＤＬ」を「選択する」ことである。
　
　以上から、引用発明２の「前記置換アドレス格納テーブルユニット１３に格納された置換アドレス情報を復号して、不良のデータ線ＤＬに接続されているメモリセルＭを置換するように、前記置換アドレス情報に応じた正常なデータ線ＤＬに接続されているメモリセルＭを選択するアドレスデコーダ回路３」と、本願発明の「前記テーブルに結合して前記冗長アドレスワードを復号化し、前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックの冗長Ｉ／Ｏ線を選択する、復号化回路」とは、前記テーブル構造に結合して冗長アドレスワードを復号化し、前記欠陥Ｉ／Ｏ線を置換するよう冗長Ｉ／Ｏ線を選択する、復号化回路である点で共通している。
　
ｃ．引用発明２は「前記不良のデータ線ＤＬに読み出されたデータに代えて、前記置換アドレス情報に応じたデータ線ＤＬで読み出されたデータを選択して、データ信号入出力制御回路５を介して外部に出力するデータ信号入出力部８」と、本願発明の「前記メモリブロックに対する入出力に使用されるＩ／Ｏ線を、前記メモリブロックの前記欠陥Ｉ／Ｏ線と、前記欠陥Ｉ／Ｏ線に対して前記復号化回路により選択された前記冗長ブロックの前記冗長Ｉ／Ｏ線との間で切り替えるＩ／Ｏ切替回路」とは、メモリデバイスに対する入出力に使用されるＩ／Ｏ線を、前記メモリデバイスの前記欠陥Ｉ／Ｏ線と、前記欠陥Ｉ／Ｏ線に対して前記復号化回路により選択された冗長Ｉ／Ｏ線との間で切り替えるＩ／Ｏ切替回路である点で共通している。
　
ｄ．引用発明２の「メモリ空間の不良領域の救済に好適なメモリ空間制御装置を備えた半導体集積回路装置」は、本願発明の「装置」に相当する。
　
（２）一致点と相違点
　したがって、本願発明と引用発明２とは、以下の点で一致するとともに相違している。
（一致点）
「欠陥アドレスワードと、メモリデバイスにおける欠陥Ｉ／Ｏ線へのメモリアクセスに応答して生成され、前記欠陥アドレスワードに関連付けられた冗長アドレスワードとをそれぞれ有する、複数のエントリを含むテーブル構造と、
　前記テーブル構造に結合して前記冗長アドレスワードを復号化し、前記欠陥Ｉ／Ｏ線を置換するよう冗長Ｉ／Ｏ線を選択する、復号化回路と、
　前記メモリデバイスに対する入出力に使用されるＩ／Ｏ線を、前記メモリデバイスの前記欠陥Ｉ／Ｏ線と、前記欠陥Ｉ／Ｏ線に対して前記復号化回路により選択された前記冗長Ｉ／Ｏ線との間で切り替えるＩ／Ｏ切替回路と、
　を含む装置。」
　
（相違点１）
　本願発明は、「メモリアクセス」が「メモリデバイスのメモリブロックにおける欠陥Ｉ／Ｏ線へのメモリアクセス」であるのに対して、引用発明２は、「アクセス」が「前記メモリ空間２の不良領域へのアクセス」である点。
　
（相違点２）
　本願発明は、「冗長アドレスワード」が「修復用の冗長ブロックに対応」しているのに対して、引用発明２の「置換アドレス情報」は、そのように構成されていない点。
　
（相違点３）
　本願発明は、「前記冗長ブロックの冗長Ｉ／Ｏ線を選択する」のに対して、引用発明２は「前記置換アドレス情報に応じたデータ線ＤＬに接続されているメモリセルＭを選択する」点。
　
（相違点４）
　本願発明は、「入出力に使用されるＩ／Ｏ線」は「前記メモリブロックに対する」ものであり、「欠陥Ｉ／Ｏ線」は「前記メモリブロック」のものであるのに対して、引用発明２の「前記不良のデータ線ＤＬ」及び「前記置換アドレス情報に応じたデータ線ＤＬ」はメモリブロックに対するものでない点。
　
（相違点５）
　本願発明の「前記復号化回路により選択され」るのは「前記冗長ブロックの前記冗長Ｉ／Ｏ線」であるのに対して、引用発明２の「アドレスデコーダ回路３」により「選択」される「前記置換アドレス情報に応じたデータ線ＤＬ」はメモリブロックのものでない点。
　
４．相違点１〜５についての判断
ａ．「３．対比」の「（１）本願発明と引用発明２との対比」のｂにおいて指摘したように、引用発明２において、「メモリ空間２」に対する「アクセス」は前記「１アドレス単位の１本のデータ線ＤＬに電気的に接続されたメモリセル列（複数個のメモリセルＭ）」単位で行うものであり、「アドレス情報」とは、「メモリ空間２」の各「領域」が接続された「データ線ＤＬ」を示す、前記各「領域」の列アドレスの「情報」であると解される。
　
ｂ．ここで、引用例２の００３２段落に記載されるような、「ＤＲＡＭ」等の「半導体記憶装置」においては、大規模化されたメモリ空間をブロックに分割して管理し、メモリ空間に対するアクセスを、ブロックアドレスと列アドレスとに基づいて行うことは、周知慣用の技術である。
　
ｃ．したがって、引用発明２においても、「メモリ空間２」に対する「アクセス」をブロックアドレスと列アドレスとに基づいて行うこととすることで、引用発明２の「前記メモリ空間２の不良領域へのアクセス」を、当該「不良領域」が設けられたブロックにおける前記「データ線ＤＬ」への「アクセス」とすること、引用発明２の「置換アドレス情報」を、前記列アドレスとともに「置換」する「正常領域」にブロックアドレスにも対応付けること、引用発明２は「前記置換アドレス情報」の当該ブロックアドレスにも応じた「データ線ＤＬに接続されているメモリセルＭを選択する」こと、引用発明２の「前記不良のデータ線ＤＬ」及び「前記置換アドレス情報に応じたデータ線ＤＬ」を、それぞれが設けられたブロックのものとすること、引用発明２の「アドレスデコーダ回路３」により「選択」される「前記置換アドレス情報に応じたデータ線ＤＬ」を、当該「データ線ＤＬ」が設けられたブロックのものとすることは、いずれも、当業者であれば適宜なし得たものと認められる。
　
５．小括
　以上検討したとおり、本願発明と引用発明２との相違点は、周知慣用の技術を勘案すれば、当業者が容易になし得た範囲に含まれる程度のものである。
　そして、本願発明の効果も、引用発明２から当業者が予期し得たものと認められる。
　よって、本願発明は、引用発明２に基づいて当業者が容易に発明をすることができたものである。
　
第４．むすび
　以上のとおりであるから、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　
　よって、結論のとおり審決する。