【事件の表示】
　特願２００６−５２６２６５「耐欠陥性及び耐故障性回路相互接続」拒絶査定不服審判事件〔平成１７年３月２４日国際公開、ＷＯ２００５／０２６９５７、平成１９年３月８日国内公表、特表２００７−５０５４３６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００４年９月８日（パリ条約に基づく優先権主張外国庁受理　２００３年９月１０日、アメリカ合衆国）を国際出願日とする出願であって、平成２２年１月１９日付けの拒絶理由通知に対して同年７月２３日に意見書及び手続補正書が提出されたが、平成２３年２月２２日付けで拒絶査定がなされた。
　それに対して、同年６月３０日に拒絶査定に対する審判が請求されるとともに手続補正書が提出され、その後、同年１２月２０日付けで審尋がなされ、平成２４年４月９日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２３年６月３０日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２３年６月３０日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜７を補正して、補正後の特許請求の範囲の請求項１〜７とするものであり、補正前後の請求項１は各々次のとおりである。
　
　（補正前）
　「【請求項１】
　第１の平均ハミング距離だけ互いに分離されたアドレスを搬送する、第１の数の入力アドレス信号線（１１０６、１１０７）と、
　第２の数の符号化アドレス信号線（１１０８〜１１１３）と、
　第３の数のナノワイヤ（１１０２〜１１０５）と、
　前記入力アドレス信号線（２６０２）を通じて入力アドレスを受信して、且つ前記符号化アドレス信号線（２６０４、２６０６〜２６１０）に符号化アドレスを出力するエンコーダ（２６００）であって、前記ナノワイヤのそれぞれが前記符号化アドレスのそれぞれによってアドレス指定される、エンコーダ（２６００）とを含み、
　前記ナノワイヤの内部アドレスは、前記第１の平均ハミング距離よりも大きな第２の平均ハミング距離だけ互いに分離されており、
　前記符号化アドレス（２６２８）は、
　ランダムエンコード技法と、
　ランダム線形ブロックエンコード技法と、
　組み合わせエンコード技法と、
　組織線形ブロック誤り制御エンコード技法と、
　組織線形ブロック符号と、
　非組織線形符号と、
　組織非線形符号と、
　非組織非線形符号と、
　第１の平均ハミング距離を有する第１のセットの入力アドレスから、該第１の平均ハミング距離よりも大きな第２の平均ハミング距離を有する第２のセットの符号化アドレスを生成する、エンコード技法と、
　第１の最小ハミング距離を有する第１のセットの入力アドレスから、該第１の最小ハミング距離よりも大きな第２の最小ハミング距離を有する第２のセットの符号化アドレスを生成する、エンコード技法とのうちの１つから導出されたコードワードである、ナノスケール相互接続インターフェース（１１００）。」
　
　（補正後）
　「【請求項１】
　第１の平均ハミング距離だけ互いに分離されたアドレスを搬送する、第１の数の入力アドレス信号線（１１０６、１１０７）と、
　第２の数の符号化アドレス信号線（１１０８〜１１１３）と、
　第３の数のナノワイヤ（１１０２〜１１０５）と、
　前記入力アドレス信号線（２６０２）を通じて入力アドレスを受信して、且つ前記符号化アドレス信号線（２６０４、２６０６〜２６１０）に符号化アドレスを出力するエンコーダ（２６００）であって、前記ナノワイヤのそれぞれが前記符号化アドレスのそれぞれによってアドレス指定される、エンコーダ（２６００）とを含み、
　前記ナノワイヤの内部アドレスは、前記第１の平均ハミング距離よりも大きな第２の平均ハミング距離だけ互いに分離されており、
　前記符号化アドレス（２６２８）は、
　ランダムエンコード技法と、
　ランダム線形ブロックエンコード技法と、
　組み合わせエンコード技法と、
　組織線形ブロック誤り制御エンコード技法と、
　組織線形ブロック符号と、
　非組織線形符号と、
　組織非線形符号と、
　非組織非線形符号と、
　第１の平均ハミング距離を有する第１のセットの入力アドレスから、該第１の平均ハミング距離よりも大きな第２の平均ハミング距離を有する第２のセットの符号化アドレスを生成する、エンコード技法と、
　第１の最小ハミング距離を有する第１のセットの入力アドレスから、該第１の最小ハミング距離よりも大きな第２の最小ハミング距離を有する第２のセットの符号化アドレスを生成する、エンコード技法とのうちの１つによって前記入力アドレスから導出されたコードワードである、ナノスケール相互接続インターフェース（１１００）。」
　
２．本件補正による補正事項
　本件補正による補正事項を整理すると次のとおりである。
　補正前の請求項１の「第１の最小ハミング距離を有する第１のセットの入力アドレスから、該第１の最小ハミング距離よりも大きな第２の最小ハミング距離を有する第２のセットの符号化アドレスを生成する、エンコード技法とのうちの１つから導出されたコードワードである、ナノスケール相互接続インターフェース（１１００）」を、「第１の最小ハミング距離を有する第１のセットの入力アドレスから、該第１の最小ハミング距離よりも大きな第２の最小ハミング距離を有する第２のセットの符号化アドレスを生成する、エンコード技法とのうちの１つによって前記入力アドレスから導出されたコードワードである、ナノスケール相互接続インターフェース（１１００）」と補正して、補正後の請求項１とすること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
　本件補正は、補正前の請求項１に係る発明の発明特定事項である「エンコード技法とのうちの１つから導出されたコードワード」に対して、「前記入力アドレスから導出された」という技術的限定を加え、「エンコード技法とのうちの１つによって前記入力アドレスから導出されたコードワードである」とするものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、本件補正は、特許法第１７条の２第４項に規定する要件を満たす。
　また、本件補正により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。）の００９３段落等に記載されているものと認められるから、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、本件補正は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。
　
４．独立特許要件についての検討
（１）補正後の発明
　本件補正による補正後の請求項１〜７に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜７に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、前記１．の「補正後」の箇所に記載したとおりのものであり、再掲すると次のとおりである。
　
　「【請求項１】
　第１の平均ハミング距離だけ互いに分離されたアドレスを搬送する、第１の数の入力アドレス信号線（１１０６、１１０７）と、
　第２の数の符号化アドレス信号線（１１０８〜１１１３）と、
　第３の数のナノワイヤ（１１０２〜１１０５）と、
　前記入力アドレス信号線（２６０２）を通じて入力アドレスを受信して、且つ前記符号化アドレス信号線（２６０４、２６０６〜２６１０）に符号化アドレスを出力するエンコーダ（２６００）であって、前記ナノワイヤのそれぞれが前記符号化アドレスのそれぞれによってアドレス指定される、エンコーダ（２６００）とを含み、
　前記ナノワイヤの内部アドレスは、前記第１の平均ハミング距離よりも大きな第２の平均ハミング距離だけ互いに分離されており、
　前記符号化アドレス（２６２８）は、
　ランダムエンコード技法と、
　ランダム線形ブロックエンコード技法と、
　組み合わせエンコード技法と、
　組織線形ブロック誤り制御エンコード技法と、
　組織線形ブロック符号と、
　非組織線形符号と、
　組織非線形符号と、
　非組織非線形符号と、
　第１の平均ハミング距離を有する第１のセットの入力アドレスから、該第１の平均ハミング距離よりも大きな第２の平均ハミング距離を有する第２のセットの符号化アドレスを生成する、エンコード技法と、
　第１の最小ハミング距離を有する第１のセットの入力アドレスから、該第１の最小ハミング距離よりも大きな第２の最小ハミング距離を有する第２のセットの符号化アドレスを生成する、エンコード技法とのうちの１つによって前記入力アドレスから導出されたコードワードである、ナノスケール相互接続インターフェース（１１００）。」
　
（２）引用刊行物に記載された発明
（２−１）引用例１：特開２００３−１８７５８９号公報
（２−１−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００３−１８７５８９号公報（以下「引用例１」という。）には、図１〜３、５及び７とともに次の記載がある。（ここにおいて、下線は当合議体が付加したものである。以下同様。）
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は、情報記憶装置に関する。より詳細には、本発明は、半導体メモリのためのアドレスロジックに関する。
　
ｂ．「【０００９】
【発明の実施の形態】例示の目的のために図面に示すように、
本発明は、ダイオードベースのＯＴＰメモリ装置において具体化される。以下の段落では、ＯＴＰメモリ装置の構造を説明し、その後２つのアドレスプロトコルを説明する。アドレスプロトコルのうちの一方は、耐故障性を持つアドレス構成を提供することができる。他方のアドレスプロトコルは、耐故障性を持つアドレス構成とともに隣接排反（ｎｅｉｇｈｂｏｒｈｏｏｄ−ｄｉｓｊｏｉｎｔ）アドレス構成を提供することができる。
　
ｃ．「【００１０】
図１は、マルチレベル半導体メモリ装置１１０を示す。複数のレベル１１２は、互いの上に積重ねられている。各レベル１１２は、メインメモリとアドレスロジックとを有する。レベル１１２は、メモリシステムインタフェース１１６によって制御／インタフェース回路１１４に接続される。
制御／インタフェース回路１１４は、装置１１０を動作させるための機能とともに、誤り符号訂正（ｅｒｒｏｒ　ｃｏｄｅ　ｃｏｒｒｅｃｔｉｏｎ（ＥＣＣ））と欠陥管理機能とを実行する。
論理アドレスを物理メモリロケーションにアクセスするために必要なアドレスラインパターンに変換することによってメモリに対してアドレス指定すること
【００１１】
システムインタフェース１１６は、アドレスラインを含む。各レベル１１２のアドレスロジックは、同じアドレスラインを共有する。
【００１２】
アドレスロジックが耐故障性を持つ場合、１つのレベルで１つのアドレスラインに欠陥がある可能性があり、別のレベルで別のアドレスラインに欠陥がある可能性があるが、各レベルは独立して欠陥に対して耐性がある。
　
ｄ．「【００１３】
ここで、図２を参照するが、この図は、半導体メモリ装置のレベル２０８を示す。レベル２０８は、メインメモリ２１０とプログラマブルアドレスロジック２１２、２１４とを有する。メインメモリ２１０は、ＯＴＰメモリ素子２１６と、メモリ素子２１６の行に沿って延在するワードライン２１８と、メモリ素子２１６の列に沿って延在するビットライン２２０と、からなるクロスポイント抵抗アレイを有する。メモリ素子２１６の各行に対して１つのワードライン２１８と、メモリ素子２１６の各列に対して１つのビットライン２２０と、があってよい。各メモリ素子２１６は、ワードライン２１８とビットライン２２０とのクロスポイントに配置される。
【００１４】メモリラインは、ワードライン２１８かまたはビットライン２２０のいずれかを指してもよい。
【００１５】
アドレスロジック２１２、２１４は、組合せダイオードロジックを使用して読出しおよび書込み動作中にメモリ素子２１６をアドレス指定する。アドレスロジック２１２、２１４は、ワードライン２１８を選択するＯＴＰ行デコーダ２１２を含む。行デコーダ２１２は、行アドレスライン２２２に供給されるアドレスをデコードすることによってワードライン２１８を選択する（アドレスは、外部行アドレスドライバ２２４によって供給されてもよい）。行デコーダ２１２は、複数のＯＴＰアドレス素子２２６を有する。行デコーダ２１２の各アドレス素子２２６は、ワードライン２１８と行アドレスライン２２２とのクロスポイントにある。
　
ｅ．「【００２８】
データは、行および列アドレスを行および列デコーダ２１２および２１４に供給することによって、メインメモリ２１０に書込むことができる。
　
ｆ．「【００３１】
図５を参照する。塗潰しゼロ（●）によって示される高通電容量素子は、アドレス構成ビットの第１の論理値に対応する。バツ印（×）によって示される低通電容量素子は、アドレス構成ビット状態の第２の論理値に対応する。塗潰しゼロによって示されるアドレス素子２２６は、プログラミング中に抵抗状態が変化しない。バツ印によって示されるアドレス素子は、プログラミング中抵抗状態が変化する。単に例示の目的のために、バツ印によって示される素子は論理「０」に対応し、塗潰しゼロによって示される素子は論理「１」に対応する。論理「１」は、必ずしも高電圧に対応しない
【００３２】
行デコーダ２１２のプログラミング中、行プログラミングライン２５０にわたって電圧（−Ｖ）が印加され、行センスライン２４０に反対の極性の電圧（＋Ｖ）が印加される。（列デコーダ２１４のプログラミング中、列プログラミングライン２５４の前後に電圧が印加され、列センスライン２４８に反対の極性の電圧が印加される。）これによって、背合せに接続された２つのダイオードの前後に有効に電圧が印加される。電圧は、すべてのアドレス素子が逆バイアスされ、センス素子が順方向バイアスされるように印加される。したがって、電流はアドレス素子２２６を流れる。この電流により、バツ印によって示されるアドレス素子２２６のリンクは断絶されるが、塗潰しゼロによって示されるアドレス素子２２６のリンクは断絶されない。このように、塗潰しゼロによって示されるアドレス素子２２６は元のままの（ｉｎｔａｃｔ）状態を維持する。行デコーダ２１２のメモリラインＭ１〜Ｍ９は、元のままの（変化しない）および変化したアドレス素子２２６からなる異なるパターンに接続され、それによってアドレスラインのセットがメモリラインのうちの１つを除くすべてを除外することになる
【００３３】さらに、メモリラインのダイオードパターン（プログラミング後）を示す図５ａを参照する。アドレス素子２２６のダイオードは、ワイヤードロジック素子を形成するアクティブな素子である。
アドレスラインＡ０〜Ａ５にアドレスａ
０
ａ
１
ａ
２
ａ
３
ａ
４
ａ
５
＝１１０１１０が与えられると、アドレスラインＡ０、Ａ１、Ａ３およびＡ４に接続されたダイオードは逆バイアスされる。その結果、電流（矢印で示す）は、メモリラインからメインメモリ２１０に流れることができるようになる
【００３４】
同じアドレスａ
０
ａ
１
ａ
２
ａ
３
ａ
４
ａ
５
＝１１０１１０が、図５ｂに示すメモリラインを除外する。例えば、アドレスラインＡ２に論理「０」を与えると、アドレスラインＡ２とメモリラインとの間に接続されたダイオードが順方向バイアスされることになる。その結果、電流は順方向バイアスされたダイオードに分流し、メインメモリ２１０に流れなくなる。
　
ｇ．「【００４１】
表１に示すアドレス構成を考慮する。６つのメモリラインＭ１〜Ｍ６と４つのアドレスラインＡ０〜Ａ３とがある。アドレスラインに与えられる論理「０」は、変化しない（ｉｎｔａｃｔ）素子によってそのアドレスラインに接続されるすべてのメモリラインを除外する。アドレスラインＡ０、Ａ１、Ａ２およびＡ３にアドレスａ
０
ａ
１
ａ
２
ａ
３
＝１１００が供給される場合、第１のメモリラインＭ１を除くすべてのメモリラインＭ２〜Ｍ６が除外される（第１のメモリラインＭ１の第１および第２のアドレス素子は変化せず、第１のメモリラインの第３および第４のアドレス素子は変化する）
【００４２】
【表１】
【００４３】
アドレスラインは、物理的かつ電気的に層のすべての対応するアドレス素子に接続されるため、層のいずれかにおける単一の欠陥接続によって使用不可能となる場合がある。アドレスラインは、経年変化または環境プロセスにより長い間に発生する欠陥によって使用不可能となる可能性がある。アドレスラインＡ０、Ａ１、Ａ２またはＡ３のうちの１つが使用不可能となった場合、そのアドレスラインはいくつかのメモリラインを除外することができなくなる。アドレスラインＡ３に欠陥が生じると、それは、メモリラインＭ２、Ｍ４およびＭ６を除外することができなくなる
【００４４】
この問題は、耐故障性を持つアドレス構成を備えるアドレスプロトコルを使用することによって回避することができる。耐故障性は、欠陥が発生した場合であってもメモリ装置が正確に機能することができるようにする組込み冗長性を含む。このため、耐故障性は、製造歩留まりを向上させることができる。その代わり、アドレスラインが増大する。
　
ｈ．「【００４５】
図７を参照する。耐故障性は、ｔが欠陥のあるアドレスラインの最大許容可能数である場合、少なくともｔ＋１の対称距離を有する非包含的なアドレス構成のセットを割当てることによって達成することができる（７１０）
【００４６】
ここで、いくつかの条件を説明する。ｕ
１
，ｕ
２
∈｛０，１｝
ｎ
とする。単方向距離ｄ
Ｕ
（ｕ
１
，ｕ
２
）は、ｕ
１
が１を有し、かつｕ
２
が０を有する位置の数である。対称距離は、ｄ
Ｓ
（ｕ
１
，ｕ
２
）＝ｍｉｎ｛ｄ
Ｕ
（ｕ
１
，ｕ
２
），ｄ
Ｕ
（ｕ
２
，ｕ
１
）｝である。ハミング距離は、ｄ
Ｈ
（ｕ
１
，ｕ
２
）＝ｄ
Ｕ
（ｕ
１
，ｕ
２
）＋ｄ
Ｕ
（ｕ
２
，ｕ
１
）である。ハミング距離は、対称距離の少なくとも２倍である。すなわち、ｄ
Ｈ
（ｕ
１
，ｕ
２
）≧２ｄ
Ｓ
（ｕ
１
，ｕ
２
）である。例えば、ｕ
１
＝１１１０およびｕ
２
＝１００１である場合、ｄ
Ｕ
（ｕ
１
，ｕ
２
）＝２およびｄ
Ｕ
（ｕ
２
，ｕ
１
）＝１であり、ｄ
Ｈ
（ｕ
１
，ｕ
２
）＝３であり、ｄ
Ｓ
（ｕ
１
，ｕ
２
）＝１である。少なくとも２つのｎビットワードのセットＵの場合、対称距離ｄ
Ｓ
（Ｕ）は、セットＵにおける任意の２つの別個のワードの間における最小の対称距離であり、ハミング距離ｄ
Ｈ
（Ｕ）は、セットＵにおける任意の２つの別個のワードの間における最小ハミング距離である
【００４７】
ｄ
Ｕ
（ｕ
１
，ｕ
２
）＝０である場合、ｕ
２
はｕ
１
を包含する。したがって、ｕ
２
がｕ
１
を包含するかまたはｕ
１
がｕ
２
を包含する場合に限って、ｄ
Ｓ
（ｕ
１
，ｕ
２
）＝０である。いずれのアドレス構成も他のアドレス構成を包含しないように、メモリラインにアドレス構成が割当てられる。この制約により、単一アドレスが複数のメモリラインを選択することが無くなる
【００４８】
したがって、あるセットにおけるｎビットワードが非包含的である場合、ワードのセットは、ｎ個のアドレスラインに対するアドレス構成として割当てられてよい
【００４９】
これら制約を満足するワードの１つのセットは、ｔ−Ｓｐｅｒｎｅｒ（ｎ，Ｌ）コードワードである。ｔ−Ｓｐｅｒｎｅｒ（ｎ，Ｌ）コードは、ｄ
Ｓ
（Ｕ）≧ｔ＋１であるように、Ｌ個のｎビットワードからなるセットＵである。１−Ｓｐｅｒｎｅｒ（７，６）コードの例は、Ｕ＝｛１１００１００，１０１００１０，１００１１０１，０１１０００１，０１０１０１０，００１１１００｝である。ハミング距離は、ｄ
Ｈ
（Ｕ）＝４である。アドレスラインのｔ＝１に欠陥が生じる場合であっても、いずれのワードも他のワードを包含しない
　
ｉ．「【００５１】
表２のアドレス構成を考慮する。さらなる３つのアドレスライン（Ａ４、Ａ５およびＡ６）が追加されている。いかなるｔ＝１アドレスラインが使用不可能である場合であっても、いずれのアドレス構成も他のアドレス構成を包含しない。このため、欠陥のあるアドレスラインの最大許容可能数は、ｔ＝１である
【００５２】
【表２】
【００５３】
アドレスラインＡ１が使用不可能となった場合、残りの６つのアドレスラインＡ０とＡ２〜Ａ６とは、６つのメモリラインＭ１〜Ｍ６の各々を明白に選択することができるようになる。アドレスａ
０
ａ
２
ａ
３
ａ
４
ａ
５
ａ
６
＝１００１００がまだ、第１のメモリラインＭ１を除くすべてのメモリラインＭ２〜Ｍ６を除外する。
　
（２−１−２）ここにおいて、００１３段落の「ここで、図２を参照するが、この図は、半導体メモリ装置のレベル２０８を示す。レベル２０８は、メインメモリ２１０とプログラマブルアドレスロジック２１２、２１４とを有する。」という記載における「半導体メモリ装置のレベル２０８」は、図１に記載されている「レベル１１２」のうちのいずれか１つを指すものであることは明らかである。
　
（２−１−３）０００９段落の「アドレスプロトコルのうちの一方は、耐故障性を持つアドレス構成を提供することができる。」という記載及び００５１段落の「表２のアドレス構成を考慮する。さらなる３つのアドレスライン（Ａ４、Ａ５およびＡ６）が追加されている。いかなるｔ＝１アドレスラインが使用不可能である場合であっても、いずれのアドレス構成も他のアドレス構成を包含しない。このため、欠陥のあるアドレスラインの最大許容可能数は、ｔ＝１である。」という記載から、引用例１の表１に記載されている「アドレスラインＡ０、Ａ１、Ａ２およびＡ３」は、「耐故障性を持つアドレス構成」とするための「アドレスラインＡ４、Ａ５およびＡ６」が追加される前の「アドレスライン」であり、引用例１の表２に記載されている「アドレスラインＡ４、Ａ５およびＡ６」は、「耐故障性を持つアドレス構成」とするために追加された「アドレスライン」であることが明らかである。
　そして、００１０段落の「制御／インタフェース回路１１４は、基板上に形成される。制御／インタフェース回路１１４は、装置１１０を動作させるための機能とともに、誤り符号訂正（ｅｒｒｏｒ　ｃｏｄｅ　ｃｏｒｒｅｃｔｉｏｎ（ＥＣＣ））と欠陥管理機能とを実行する。これら機能には、書込み電圧を設定すること、書込みイネーブルラインを設定しパワーセンスストライピングを制御することと、論理アドレスを物理メモリロケーションにアクセスするために必要なアドレスラインパターンに変換することによってメモリに対してアドレス指定すること、センスライン出力のデータ読出し処理と、が含まれる。」という記載から、引用例１に記載された半導体メモリにおける「制御／インタフェース回路１１４」内には、「レベル１１２」内の「行アドレスドライバ２２４」を介して、追加される前の「アドレスラインＡ０、Ａ１、Ａ２およびＡ３」並びに「耐故障性を持つアドレス構成」とするために追加された「アドレスラインＡ４、Ａ５およびＡ６」上にそれぞれ「アドレスａ０ａ１ａ２ａ３」及び「アドレスａ４ａ５ａ６」を出力する符号化手段、すなわちエンコーダが備えられていることは明らかである。
　
（２−１−４）００３１の「図５を参照する。塗潰しゼロ（●）によって示される高通電容量素子は、アドレス構成ビットの第１の論理値に対応する。バツ印（×）によって示される低通電容量素子は、アドレス構成ビット状態の第２の論理値に対応する。」という記載から、引用例１に記載された半導体メモリは、追加される前の「アドレスラインＡ０、Ａ１、Ａ２およびＡ３」並びに「耐故障性を持つアドレス構成」とするために追加された「アドレスラインＡ４、Ａ５およびＡ６」と、「メインメモリ２１０」内の特定の「メモリ素子２１６」を選択するための「メモリラインＭ１〜Ｍ９」との「クロスポイント」のそれぞれに「塗潰しゼロ（●）」で表記される「高通電容量素子」又は「バツ印（×）」で表記される「低通電容量素子」が配置されている「プログラマブルアドレスロジックからなる行デコーダ２１２」を備えていることが明らかである。
　
（２−１−５）００４１段落の「アドレスラインＡ０、Ａ１、Ａ２およびＡ３にアドレスａ０ａ１ａ２ａ３＝１１００が供給される場合、第１のメモリラインＭ１を除くすべてのメモリラインＭ２〜Ｍ６が除外される（第１のメモリラインＭ１の第１および第２のアドレス素子は変化せず、第１のメモリラインの第３および第４のアドレス素子は変化する）。」という記載から、引用例１の表１に記載されている「アドレス構成」を採用した場合に、「第１のメモリラインＭ１」、「第２のメモリラインＭ２」、「第３のメモリラインＭ３」、「第４のメモリラインＭ４」、「第５のメモリラインＭ５」及び「第６のメモリラインＭ６」がそれぞれ選択状態となるのは、「アドレスラインＡ０、Ａ１、Ａ２およびＡ３」に「アドレスａ０ａ１ａ２ａ３＝１１００」、「アドレスａ０ａ１ａ２ａ３＝１０１０」、「アドレスａ０ａ１ａ２ａ３＝１００１」、「アドレスａ０ａ１ａ２ａ３＝０１１０」、「アドレスａ０ａ１ａ２ａ３＝０１０１」及び「アドレスａ０ａ１ａ２ａ３＝００１１」がそれぞれ供給された場合であることが表１の記載から明らかであるから、引用例１の表１に記載されている「アドレス構成」を採用した場合においては、「メモリラインＭ１〜Ｍ６」を選択状態とするための「アドレスラインＡ０、Ａ１、Ａ２およびＡ３」上の「アドレスａ０ａ１ａ２ａ３」は、所定の平均ハミング距離を有し、かつ最小ハミング距離が２であることが当業者にとって明らかである。
　
（２−１−６）同様に００４１段落の記載を参考にして、引用例１の表２に記載されている「アドレス構成」を採用した場合の最小ハミング距離について検討すると、「第１のメモリラインＭ１」、「第２のメモリラインＭ２」、「第３のメモリラインＭ３」、「第４のメモリラインＭ４」、「第５のメモリラインＭ５」及び「第６のメモリラインＭ６」がそれぞれ選択状態となるのは、「アドレスラインＡ０、Ａ１、Ａ２およびＡ３」並びに「耐故障性を持つアドレス構成」とするために追加された「アドレスラインＡ４、Ａ５およびＡ６」に「アドレスａ０ａ１ａ２ａ３ａ４ａ５ａ６」＝１１００１００」、「アドレスａ０ａ１ａ２ａ３ａ４ａ５ａ６」＝１０１００１０」、「アドレスａ０ａ１ａ２ａ３ａ４ａ５ａ６」＝１００１００１」、「アドレスａ０ａ１ａ２ａ３ａ４ａ５ａ６」＝０１１０００１」、「アドレスａ０ａ１ａ２ａ３ａ４ａ５ａ６」＝０１０１０１０」及び「アドレスａ０ａ１ａ２ａ３ａ４ａ５ａ６」＝００１１１００」がそれぞれ供給された場合であることは表２の記載から明らかであるから、引用例１の表２に記載されている「アドレス構成」を採用した場合においては、「メモリラインＭ１〜Ｍ６」を選択状態とする「アドレスラインＡ０、Ａ１、Ａ２およびＡ３」及び「耐故障性を持つアドレス構成」とするために追加された「アドレスラインＡ４、Ａ５およびＡ６」上の「アドレスａ０ａ１ａ２ａ３ａ４ａ５ａ６」の最小ハミング距離は４であることが当業者にとって明らかである。
　
（２−１−７）したがって、引用例１には次の発明（以下「引用発明１」という。）が記載されているものと認められる。
　
　「制御／インタフェース回路１１４と、
　メモリシステムインタフェース１１６を介して、前記制御／インタフェース回路１１４と接続される複数のレベル１１２と、
　前記制御／インタフェース回路１１４内にあり、前記複数のレベル１１２（２０８）の中のある一つのレベル内の行アドレスドライバ２２４を介して、アドレスラインＡ０、Ａ１、Ａ２及びＡ３並びに耐故障性を持つアドレス構成とするために追加されたアドレスラインＡ４、Ａ５及びＡ６上にそれぞれアドレスａ０ａ１ａ２ａ３及びアドレスａ４ａ５ａ６を出力するエンコーダとを備え、
　前記複数のレベル１１２のうちの一つのレベル内には、
　メモリラインＭ１〜Ｍ６によって特定のメモリ素子２１６が選択されるメインメモリ２１０と、
　前記アドレスラインＡ０、Ａ１、Ａ２及びＡ３並びに耐故障性を持つアドレス構成とするために追加されたアドレスラインＡ４、Ａ５及びＡ６と、前記メインメモリ２１０内の特定のメモリ素子２１６を選択するための前記メモリラインＭ１〜Ｍ６とのクロスポイントのそれぞれに、高通電容量素子又は低通電容量素子を配置してなるプログラマブルアドレスロジックからなる行デコーダ２１２とが備えられており、
　前記メモリラインＭ１〜Ｍ６を選択状態とするための前記アドレスラインＡ０、Ａ１、Ａ２及びＡ３上の前記アドレスａ０ａ１ａ２ａ３は、所定の平均ハミング距離を有し、かつ最小ハミング距離が２であり、
　前記メモリラインＭ１〜Ｍ６を選択状態とする前記アドレスラインＡ０、Ａ１、Ａ２及びＡ３並びに前記耐故障性を持つアドレス構成とするために追加されたアドレスラインＡ４、Ａ５及びＡ６上の前記アドレスａ０ａ１ａ２ａ３ａ４ａ５ａ６の最小ハミング距離が４であることを特徴とするマルチレベル半導体メモリ装置１１０。」
　
（２−２）引用例２：米国特許第６２５６７６７号明細書
（２−２−１）本願の優先権主張の日前に外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である米国特許第６２５６７６７号明細書（以下「引用例２」という。）には、図５とともに次の記載がある。
(ａ)「TECHNICAL FIELD
　The present application relates generally to making connections to integrated circuits of electronic devices whose functional length scales are measured in nanometers, and,more particularly,to demultiplexers based on nanometer-scale wires crossed by larger wires and joined by bi-stable molecular scale switches at the intersecting junctions.」(１欄２２行〜同２９行）
　（合議体訳）「技術分野
　
本出願は、機能的な長さ規模がナノメータで測られる電子デバイス集積回路への接続形成に関し、より具体的には、大きなワイヤーと交差するナノメータ規模のワイヤ基づいて、交差接続部において双安定の分子レベル規模のスイッチが結合したデマルチプレクサに関する。
　
(b)「The demultiplexer 32 shown in FIG. 5 may be made by depositing approximately P wire pairs across 2P nanowires. Each junction of a lithographic wire with a single nanowire represents a bit address. If the junction resistance of wire 34a to nanowire 12 is low, then the junction resistance of wire 34b to nanowire 12 is high, and that address is 1. Thus, N wire pairs can uniquely address 2N nanowires.」(６欄６３行〜７欄２行）
　（合議体訳）「
図５に示されるデマルチプレクサ３２は、近接して設けられた、２
P
本のナノワイヤと交差するP本のワイヤ・ペアからなる。１つのナノワイヤとリトグラフ状のワイヤの各接点は、ビットアドレスを表す。ナノワイヤ１２に対するワイヤ３４ａの結合抵抗が低い場合、ナノワイヤ１２に対するワイヤ３４ｂの結合抵抗は高く、この時、「１」のアドレスを指定する。したがって、Ｎのワイヤペアで、独自に２
Ｎ
のアドレスを指定することができる。
　
（２−２−２）ここにおいて、「２Ｐ本のナノワイヤ」及び「Ｐ本のワイヤ」が、各々「デマルチプレクサ３２」の出力信号線及び入力信号線であることは明らかであるから、引用例２には、次の発明（以下「引用発明２」という。）が記載されているものと認められる。
　
　「機能的な長さ規模がナノメータで測られる電子デバイス集積回路において、２Ｐ本のナノワイヤ１２からなる出力信号線とＰ本のワイヤからなる入力信号線３４ａ、３４ｂとを相互接続するデマルチプレクサ３２を備えた集積回路。」
　
（３）補正発明と引用発明１との対比
（３−１）引用発明１の「アドレスａ０ａ１ａ２ａ３」は、「所定の平均ハミング距離を有し」ているから、補正発明の「第１の平均ハミング距離だけ互いに分離されたアドレス」に相当する。
　また、引用発明１の「アドレスラインＡ０、Ａ１、Ａ２及びＡ３」が４つのアドレス信号線から構成されていることは自明であるから、引用発明１の「４」が補正発明の「第１の数」に相当する。
　したがって、補正発明と引用発明１とは、「『第１の平均ハミング距離だけ互いに分離されたアドレスを搬送する、第１の数の』『アドレス信号線（１１０６、１１０７）』」を含んでいる点で一致する。
　
（３−２）引用発明１の「アドレスラインＡ０、Ａ１、Ａ２及びＡ３並びに耐故障性を持つアドレス構成とするために追加されたアドレスラインＡ４、Ａ５及びＡ６」が６つのアドレス信号線から構成されていることは自明であるから、引用発明１の「６」が補正発明の「第２の数」に相当し、引用発明１の「アドレスラインＡ０、Ａ１、Ａ２及びＡ３並びに耐故障性を持つアドレス構成とするために追加されたアドレスラインＡ４、Ａ５及びＡ６」が補正発明の「第２の数の符号化アドレス信号線（１１０８〜１１１３）」に相当する。
　
（３−３）引用発明１の「メモリラインＭ１〜Ｍ６によって特定のメモリ素子２１６が選択されるメインメモリ２１０」における「メモリラインＭ１〜Ｍ６」が６本のワイヤで構成されていることは自明であるから、引用発明１の「６」が補正発明の「第３の数」に相当する。
　したがって、引用発明１の「メモリラインＭ１〜Ｍ６」と補正発明の「第３の数のナノワイヤ（１１０２〜１１０５）」とは、「『第３の数の』『ワイヤ』」である点で一致する。
　
（３−４）引用発明１の「前記アドレスラインＡ０、Ａ１、Ａ２及びＡ３並びに前記耐故障性を持つアドレス構成とするために追加されたアドレスラインＡ４、Ａ５及びＡ６」は、「前記メモリラインＭ１〜Ｍ６を選択状態とする」ものであるから、引用発明１においては、「メモリラインＭ１〜Ｍ６」のそれぞれが「前記アドレスラインＡ０、Ａ１、Ａ２及びＡ３並びに前記耐故障性を持つアドレス構成とするために追加されたアドレスラインＡ４、Ａ５及びＡ６」のそれぞれによってアドレス指定される構成となっていることが明らかである。
　したがって、引用発明１の「前記制御／インタフェース回路１１４内にあり、前記複数のレベル１１２（２０８）の中のある一つのレベル内の行アドレスドライバ２２４を介して、アドレスラインＡ０、Ａ１、Ａ２及びＡ３並びに耐故障性を持つアドレス構成とするために追加されたアドレスラインＡ４、Ａ５及びＡ６上にそれぞれアドレスａ０ａ１ａ２ａ３及びアドレスａ４ａ５ａ６を出力するエンコーダ」と、補正発明の「前記入力アドレス信号線（２６０２）を通じて入力アドレスを受信して、且つ前記符号化アドレス信号線（２６０４、２６０６〜２６１０）に符号化アドレスを出力するエンコーダ（２６００）であって、前記ナノワイヤのそれぞれが前記符号化アドレスのそれぞれによってアドレス指定される、エンコーダ（２６００）」とは、「『前記符号化アドレス信号線（２６０４、２６０６〜２６１０）に符号化アドレスを出力するエンコーダ（２６００）であって、前記』『ワイヤのそれぞれが前記符号化アドレスのそれぞれによってアドレス指定される、エンコーダ（２６００）』」である点で一致する。
　
（３−５）引用発明１の「アドレスａ０ａ１ａ２ａ３及びアドレスａ４ａ５ａ６」は、「メモリラインＭ１〜Ｍ６」をアドレス指定する内部アドレスであるといえ、この内部アドレスは、「耐故障性を持つアドレス構成とするために追加されたアドレスラインＡ４、Ａ５及びＡ６」上の「アドレスａ４ａ５ａ６」を含むものであるから、この内部アドレスの平均ハミング距離は、「アドレスａ０ａ１ａ２ａ３」の有する「所定の平均ハミング距離」（補正発明の「第１の平均ハミング距離」に相当）よりも大きい平均ハミング距離を有していることは明らかである。
　したがって、引用発明１は、補正発明の「『前記』『ワイヤの内部アドレスは、前記第１の平均ハミング距離よりも大きな第２の平均ハミング距離だけ互いに分離されており』」に相当する構成を備えているものと認められる。
　
（３−６）引用発明１における「前記メモリラインＭ１〜Ｍ６を選択状態とするための前記アドレスラインＡ０、Ａ１、Ａ２及びＡ３上の前記アドレスａ０ａ１ａ２ａ３は、所定の平均ハミング距離を有し、かつ最小ハミング距離が２であり」と、「前記メモリラインＭ１〜Ｍ６を選択状態とする前記アドレスラインＡ０、Ａ１、Ａ２及びＡ３並びに前記耐故障性を持つアドレス構成とするために追加されたアドレスラインＡ４、Ａ５及びＡ６上の前記アドレスａ０ａ１ａ２ａ３ａ４ａ５ａ６の最小ハミング距離が４である」との関係に注目すると、引用発明１の「エンコーダ」は、「アドレスａ０ａ１ａ２ａ３」の「最小ハミング距離」である「２」よりも大きな「４」という「最小ハミング距離」を有する「前記アドレスａ０ａ１ａ２ａ３ａ４ａ５ａ６」を生成していること、換言すれば、「前記アドレスａ０ａ１ａ２ａ３ａ４ａ５ａ６」は、「アドレスａ０ａ１ａ２ａ３」の「最小ハミング距離」である「２」よりも大きな「４」という「最小ハミング距離」を有する「前記アドレスａ０ａ１ａ２ａ３ａ４ａ５ａ６」を生成するエンコード技法により導出されていることは明らかである。
　そして、補正発明において列挙されているエンコード技法は択一的なものであるから、補正発明と引用発明１とは、「『前記符号化アドレス（２６２８）は、　ランダムエンコード技法と、　ランダム線形ブロックエンコード技法と、　組み合わせエンコード技法と、　組織線形ブロック誤り制御エンコード技法と、　組織線形ブロック符号と、　非組織線形符号と、　組織非線形符号と、　非組織非線形符号と、第１の平均ハミング距離を有する第１のセットの入力アドレスから、該第１の平均ハミング距離よりも大きな第２の平均ハミング距離を有する第２のセットの符号化アドレスを生成する、エンコード技法と、』『該第１の最小ハミング距離よりも大きな第２の最小ハミング距離を有する第２のセットの符号化アドレスを生成する、エンコード技法とのうちの１つによって』『導出されたコードワードである』」である点で一致する。
　
（３−７）引用発明１の「制御／インタフェース回路１１４」、「メモリシステムインタフェース１１６」及び「プログラマブルアドレスロジックからなる行デコーダ２１２」が全体として「メインメモリ２１０」に対する相互接続インターフェースを形成していること、換言すれば、引用発明１の「マルチレベル半導体メモリ装置１１０」が相互接続インターフェースとしての機能を備えていることは明らかである。
　
（３−８）以上を総合すると、補正発明と引用発明１とは、
　
　「第１の平均ハミング距離だけ互いに分離されたアドレスを搬送する、第１の数のアドレス信号線（１１０６、１１０７）と、
　第２の数の符号化アドレス信号線（１１０８〜１１１３）と、
　第３の数のワイヤ（１１０２〜１１０５）と、
　前記符号化アドレス信号線（２６０４、２６０６〜２６１０）に符号化アドレスを出力するエンコーダ（２６００）であって、前記ワイヤのそれぞれが前記符号化アドレスのそれぞれによってアドレス指定される、エンコーダ（２６００）とを含み、
　前記ワイヤの内部アドレスは、前記第１の平均ハミング距離よりも大きな第２の平均ハミング距離だけ互いに分離されており、
　前記符号化アドレス（２６２８）は、
　ランダムエンコード技法と、
　ランダム線形ブロックエンコード技法と、
　組み合わせエンコード技法と、
　組織線形ブロック誤り制御エンコード技法と、
　組織線形ブロック符号と、
　非組織線形符号と、
　組織非線形符号と、
　非組織非線形符号と、
　第１の平均ハミング距離を有する第１のセットの入力アドレスから、該第１の平均ハミング距離よりも大きな第２の平均ハミング距離を有する第２のセットの符号化アドレスを生成する、エンコード技法と、
　該第１の最小ハミング距離よりも大きな第２の最小ハミング距離を有する第２のセットの符号化アドレスを生成する、エンコード技法とのうちの１つによって導出されたコードワードである、相互接続インターフェース（１１００）。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　補正発明は、「相互接続インターフェース（１１００）」が「ナノスケール」であり、「第３の数のワイヤ（１１０２〜１１０５）」が「ナノワイヤ（１１０２〜１１０５）」であるのに対して、引用発明１は、そのような特定がなされていない点。
　
（相違点２）
　補正発明は、「エンコーダ（２６００）」が「前記入力アドレス信号線（２６０２）を通じて入力アドレスを受信」するものであり、「第２のセットの符号化アドレス」の生成を「第１の最小ハミング距離を有する第１のセットの入力アドレスから」行うものであるのに対して、引用発明１は、そのような特定がなされていない点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
（４−１−１）一般に、集積回路の技術分野において、少しでも微細化（高集積化）を進めることは当業者における不断の課題といえるものであるから、引用発明１において、ナノメータ規模（ナノスケール）まで微細化を進めることは、当業者であれば直ちに思いつくことである。
　また、微細化を実現するためには、配線（ライン）の微細化が必要であることは当業者にとって自明であるから、引用発明１において、できるだけ多くのラインを微細化することもまた、当業者であれば直ちに思いつくことである。
　
（４−１−２）ところで、上記（２）（２−２）において検討したとおり、引用例２には、「機能的な長さ規模がナノメータで測られる電子デバイス集積回路において、２Ｐ本のナノワイヤ１２からなる出力信号線とＰ本のワイヤからなる入力信号線３４ａ、３４ｂとを相互接続するデマルチプレクサ３２を備えた集積回路。」（引用発明２）が記載されている。
　したがって、引用発明１及び２の双方に接した当業者であれば、引用発明１をナノメータ規模（ナノスケール）まで微細化するために、すなわち、補正発明のように「ナノスケール相互接続インターフェース（１１００）」とするために、引用発明１において、引用発明２の「デマルチプレクサ３２」と類似する機能を有し、多数の出力を有する「行デコーダ２１２」の出力信号線である「メモリラインＭ１〜Ｍ６」（引用発明２においては、ハミング距離等が簡単に把握できるようわずか６本からなる構成となっているが、実際のメモリにおいては、ワードラインの数に相当する膨大な本数から構成されることは当業者にとって明らかである。）を「ナノワイヤ」とすること、すなわち、補正発明のように、「第３の数のナノワイヤ（１１０２〜１１０５）」とすることは、容易になし得たことである。
　したがって、相違点１は当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
（４−２−１）引用発明１においては、通常のアドレスである「ａ０ａ１ａ２ａ３」及び故障耐性を持つためのアドレスである「ａ４ａ５ａ６」が「エンコーダ」から出力されているが、一般に、誤り訂正技術において、あるビット列（以下「通常ビット列」という。）に対して、故障耐性を与えるための冗長ビット列を加えるに際し、当該冗長ビット列は通常ビット列に基づいて算出する必要があることは当業者における技術常識であるから、引用発明１の「エンコーダ」も、「ａ０ａ１ａ２ａ３」を入力し、それに基づいて「ａ４ａ５ａ６」を算出し、「ａ０ａ１ａ２ａ３」及び「ａ４ａ５ａ６」を出力する構成となっていること、すなわち、補正発明のように、「エンコーダ（２６００）」が「前記入力アドレス信号線（２６０２）を通じて入力アドレスを受信」するものであり、「第２のセットの符号化アドレス」の生成を「第１の最小ハミング距離を有する第１のセットの入力アドレスから」行う構成となっているものと認められる。
　したがって、相違点２は実質的なものではない。
　
（４−２−２）相違点２については以上のとおりであるが、仮に、引用発明１の「エンコーダ」が、「ａ０ａ１ａ２ａ３」を入力し、それに基づいて「ａ４ａ５ａ６」を算出し、「ａ０ａ１ａ２ａ３」及び「ａ４ａ５ａ６」を出力する構成となっているとまではいえず、相違点２が実質的なものであったとしても、一般に、通常ビット列及びハミング距離を大きくするための冗長ビット列からなるビット列を得るに際し、通常ビット列を入力し、それに演算を施してハミング距離を大きくするための冗長ビットを求めることにより、通常ビット列及び冗長ビット列を得ることは、例えば、本願の優先権主張の日前に日本国内において頒布された下記周知例１及び２にも記載されているように、当業者における周知技術である。
　
ａ．周知例１：社団法人テレビジョン学会編　「先端技術の手ほどきシリーズ　誤り訂正符号とその応用」（第１版第１刷）　株式会社オーム社　平成８年１２月２５日発行　Ｐ．２６〜Ｐ．３４
　
　上記周知例１の図３・３「組織符号の符号器，ハミング（７，４）符号（例３ｃ）」及びその説明部分を参照すると、上記周知例には、通常ビット列（ｘ１〜ｘ４）及びハミング距離を大きくするための冗長ビット列（ｘ５〜ｘ７）を得るに際し、通常ビット列（ｉ１〜ｉ４（＝ｘ１〜ｘ４））を入力し、それに演算を施して冗長ビット列（ｘ５〜ｘ７）を求めることにより、通常ビット列（ｘ１〜ｘ４）及び冗長ビット列（ｘ５〜ｘ７）を得ることが記載されているものと認められる。
　
ｂ．周知例２：特開２０００−１６５３６０号公報
　上記周知例２には、図３とともに、以下の記載がある。
　
　「【０００１】
【発明の属する技術分野】この発明は、冗長構成をとるために用意された複数の回路ブロックを、無瞬断で切り替えるための装置に関するものである。」
　「【００４６】
また、エラー訂正ビット付加回路４７１ｂは、例えば、ハミング符号を用いて誤り訂正を行う原理に従う符号器で構成することができる。ここでは、この様な符号器であって、切替示唆信号Ｓ１で１ビットのビット誤りが生じた場合の、この誤り訂正を行うための訂正ビットを付加できる回路例を示す
【００４７】
すなわち、４ビットの第１の信号Ｄ１〜Ｄ４から、３ビットの訂正ビット（すなわち第３の信号）Ａ１〜Ａ３を形成して、この訂正ビットＡ１〜Ａ３を第１の信号Ｄ１〜Ｄ４に付加する回路例を示す
【００４８】
図３は、このエラー訂正ビット付加回路４７１ｂの一構成例を示した図である。このエラー訂正ビット付加回路４７１ｂは、第１〜第３の加算器（具体的には排他的論理和回路）５０１〜５０３で構成してある。第１の加算器５０１は、Ｄ１＋Ｄ２＋Ｄ３＝Ａ１を実行し、第２の加算器５０２は、Ｄ２＋Ｄ３＋Ｄ４＝Ａ２を実行し、第３の加算器５０３は、Ｄ１＋Ｄ３＋Ｄ４＝Ａ３を実行する。これら第３の信号Ａ１〜Ａ３は、第１の信号Ｄ１〜Ｄ４に付加される。そして、これらＤ１〜Ｄ４およびＡ１〜Ａ３は、同期パタン付加回路４７１ｃに送られる
　
　上記記載から、上記周知例２には、通常ビット列（Ｄ１〜Ｄ４）及びハミング距離を大きくするための冗長ビット（Ａ１〜Ａ３）を得るに際し、通常ビット列（Ｄ１〜Ｄ４）を入力し、それに演算を施して冗長ビット列（Ａ１〜Ａ３）を求めることにより、通常ビット列（Ｄ１〜Ｄ４）及び冗長ビット列（Ａ１〜Ａ３）を得ることが記載されているものと認められる。
　
（４−２−３）したがって、上記周知技術を勘案すれば、引用発明１に対して上記周知技術を適用し、引用発明１の「エンコーダ」を、「ａ０ａ１ａ２ａ３」を入力し、それに演算を施して「ａ４ａ５ａ６」を求めることにより、「ａ０ａ１ａ２ａ３」及び「ａ４ａ５ａ６」を出力する構成とすること、すなわち、補正発明のように、「エンコーダ（２６００）」が「前記入力アドレス信号線（２６０２）を通じて入力アドレスを受信」するものであり、「第２のセットの符号化アドレス」の生成を「第１の最小ハミング距離を有する第１のセットの入力アドレスから」行う構成とすることは、当業者が容易になし得てことである。
　したがって、たとえ相違点２が実質的なものであったとしても、当該相違点２は当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３）相違点についての判断のまとめ
　以上検討したとおりであるから、補正発明と引用発明１との相違点は、周知技術を勘案しつつ引用発明２を組み合わせることにより、当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、補正発明は、周知技術を勘案することにより、引用発明１及び２に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２３年６月３０日に提出された手続補正書による補正は前記のとおり却下されたので、本願の請求項１〜７に係る発明は、平成２２年７月２３日に提出された手続補正書により補正された明細書、特許請求に範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜７に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、前記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内又は外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００３−１８７５８９号公報（引用例１）及び米国特許第６２５６７６７号明細書（引用例２）には、各々前記第２．４．（２）に記載したとおりの事項及び発明（引用発明１及び２）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を付加した発明である補正発明は、前記第２．４．において検討したとおり、引用発明１及び２に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明１及び２に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。