(57)【要約】周波数比較ループと位相比較ループとを持つデュアルループＰＬＬにおいて、アップダウンカウンタ８では、入力制御回路３０は、周波数比較器７からＵＰ信号を受けた場合には前回の加減算値の２分の１の正値を、ＤＯＷＮ信号を受けた場合には前回の加減算値の２分の１の負値を出力する。レジスタ３３はカウント値を記憶する。加算器３１は、前記入力制御回路３０の出力とレジスタ３３の出力とを加算する。従って、アップダウンカウンタ８は、前回の加減算値の２分の１の値でアップダウンカウントして、デュアルループＰＬＬは２分探査方式の周波数比較を行うことができるので、出力周波数が高い場合であっても、周波数比較が能率良く行われて、ロックアップ時間が短縮される。
2003090358.tif 000002
【特許請求の範囲】
【請求項１】
周波数比較器を有する周波数比較ループと位相比較器を有する位相比較ループとを持つデュアルループＰＬＬにおいて、
前記周波数比較ループにおいて、基準周波数と出力周波数との周波数比較を２分探査方法により行う構成を備えた
ことを特徴とするデュアルループＰＬＬ。
【請求項２】
請求項１記載のデュアルループＰＬＬにおいて、
前記周波数比較ループには、
前記周波数比較器と、
前記周波数比較器からの比較結果を受けて、カウント値をアップ又はダウンするアップダウンカウンタと、
前記アップダウンカウンタのカウント値を受け、このカウント値に基いて出力周波数を変化させる電圧制御発振器とを備え、
前記アップダウンカウンタは、
カウント値を記憶するレジスタと、
前記周波数比較器からの比較結果に応じて、前回の加減算値の２分の１の正値又は負値を出力する入力制御回路と、
前記レジスタのカウント値と前記入力制御回路の出力とを加算する加算器とを有する
ことを特徴とするデュアルループＰＬＬ。
【請求項３】
請求項２記載のデュアルループＰＬＬにおいて、
前記周波数比較器は、
前記２分探査が進行する周波数比較の各段階に応じて周波数比較の精度を可変にする精度可変回路を備える
ことを特徴とするデュアルループＰＬＬ。
【請求項４】
請求項２記載のデュアルループＰＬＬにおいて、
前記周波数比較器は、
出力周波数が基準周波数以下のときＵＰ信号を出力し、出力周波数が基準周波数以上のときＤＯＷＮ信号を出力する構成であり、
前記アップダウンカウンタは、
前記周波数比較器からＵＰ信号及びＤＯＷＮ信号を同時に受けたとき、カウント値のアップ又はダウンを禁止させる誤カウント防止回路を有する
ことを特徴とするデュアルループＰＬＬ。
【請求項５】
請求項２記載のデュアルループＰＬＬにおいて、
前記周波数比較器は、
前記電圧制御発振器による出力周波数の変化制御中での過渡的周波数を基準周波数と比較しない構成を持つ
ことを特徴とするデュアルループＰＬＬ。
【請求項６】
請求項１記載のデュアルループＰＬＬにおいて、
前記位相比較ループには、
電圧制御発振器と、
前記電圧制御発振器の前段に配置されたループフィルタとが備えられ、
前記周波数比較ループの構成時には、
前記ループフィルタは、前記電圧制御発振器と切り離されると共に、
前記ループフィルタ及び前記電圧制御発振器には、各々、所定値の基準電圧が与えられる
ことを特徴とするデュアルループＰＬＬ。
【請求項７】
請求項２記載のデュアルループＰＬＬにおいて、
前記電圧制御発振器は、前記周波数比較ループの構成時に所定値の基準電圧が与えられ、
前記アップダウンカウンタは、
前記周波数比較器からの比較結果を受けて、前記基準周波数と前記出力周波数とが一致する時に、前記基準電圧の所定値に対するばらつきに応じて、カウント値を優先的にアップ又はダウンさせる優先順位切換回路を有する
ことを特徴とするデュアルループＰＬＬ。
【請求項８】
請求項１記載のデュアルループＰＬＬにおいて、
位相比較器の後段に配置されたチャージポンプと、
前記チャージポンプにより充電及び放電されるループフィルタと、
前記ループフィルタにより入力電圧が与えられる電圧制御発振器とを備え、
前記チャージポンプは、
周波数比較モードのとき、所定値の基準電圧を前記ループフィルタに与える一方、位相比較モードのとき、前記位相比較器からの出力に基いて前記ループフィルタを充電又は放電する
ことを特徴とするデュアルループＰＬＬ。
【請求項９】
請求項１記載のデュアルループＰＬＬにおいて、
前記位相比較ループには、
前記位相比較器の後段に配置されたチャージポンプと、
前記チャージポンプの後段に配置されたループフィルタとが備えられ、
前記ループフィルタは、
前記チャージポンプの出力側に一端が接続された抵抗と、
前記抵抗の他端にゲート端子が接続されたＮ型トランジスタ及びＰ型トランジスタとを備え、
前記Ｎ型トランジスタは、ソース端子、ドレイン端子及びバルク端子がグランドに接続され、
前記Ｐ型トランジスタは、ソース端子、ドレイン端子及びバルク端子が電源に接続される
ことを特徴とするデュアルループＰＬＬ。
【発明の詳細な説明】
技術分野
本発明は、周波数比較ループと位相比較ループとを持つデュアルループＰＬＬに関するものである。
背景技術
従来、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｏｋｅｄ  Ｌｏｏｐ）として、周波数比較ループと位相比較器ループとを持って、電圧制御発振器のゲインを増加させずに広帯域な位相同期を得るデュアルループＰＬＬがある。この従来技術は、例えば、Ｙｉ−Ｃｈｅｎｇ  Ｃｈａｎｇ，Ｅｄｗｉｎ  Ｗ．Ｇｒｅｅｎｅｉｃｈ，”ＭＯＮＯＬＩＴＨＩＣ  ＰＨＡＳＥ−ＬＯＣＫＥＤ  ＬＯＯＰ  ＣＩＲＣＵＩＴＳ  ＷＩＴＨ  ＣＯＡＲＳＥ−ＳＴＥＥＲＩＮＧ  ＡＣＱＵＩＳＩＴＩＯＮ  ＡＩＤ”Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，１９９９．４２ｎｄ  Ｍｉｄｗｅｓｔ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ，Ｖｏｌｕｍｅ：１，１９９９  Ｐａｇｅ（ｓ）：２８３−２８６  ｖｏｌ．１に記載されている。
デュアルループＰＬＬは、広帯域化をしても、電圧制御発振器のゲインを小さくできるので、電圧制御発振器の入力電圧の変動が発振周波数に及ぼす影響を小さくできる利点を持つ。また、このデュアルループＰＬＬは、電圧制御発振器の特性が製造プロセスのばらつきによって変動しても、周波数比較により電圧制御発振器の特性を必要な特性に自立的に補正する機能を持っている。
図１３は、従来のデュアルループＰＬＬの回路構成を示す。同図において、１は位相比較器、２はチャージポンプ、３はＰ側とＦ側とに切り替わる動作モード切替スイッチ、４はループフィルタ、５は電圧制御発振器（ＶＣＯ）、６は分周回路、７は周波数比較器、８はアップダウンカウンタ、９はＶＣＯ特性制御回路、１０は外部基準クロックＣＬｅｘ、１１は内部クロックＣＬｉｎ、１５は基準電圧Ｖｒｅｆ、１６は周波数比較ストップ信号ＦＳＴＯＰ、ＯＵＴは出力端子であって電圧制御発振器５の出力側が接続される。
以下、図１３を参照しながら、デュアルループＰＬＬの動作を説明する。
先ず、デュアルループＰＬＬは、動作モード切替スイッチ３をＦ側にしてループフィルタ４への入力電圧を基準電圧Ｖｒｅｆ（１５）として、位相比較器１からのループをオープン状態とする。これにより、ループは周波数比較器７、アップダウンカウンタ８、ＶＯＣ特性制御回路９、電圧制御発振器５及び分周回路６を通る周波数比較ループとなる。
前記周波数比較ループにおいて、電圧制御発振器５の入力電圧には一定の基準電圧Ｖｒｅｆ（１５）が与えられ、周波数比較モードのみで動作する。この周波数比較モードでは、周波数比較器７は、電圧制御発振器５の出力周波数を分周回路６で分周した内部クロックＣＬｉｎ（１１）の周波数と、外部基準クロックＣＬｅｘ（１０）の周波数とを比較し、外部基準クロックＣＬｅｘ（１０）の周波数が内部クロックＣＬｉｎ（１１）の周波数よりも高い場合にはＵＰ信号を、低い場合にはＤＯＷＮ信号を出力する。アップダウンカウンタ８は、前記周波数比較器７からのＵＰ信号又はＤＯＷＮ信号を受けて、この信号に応じてカウント値を”１”だけ加算又は減算する。ＶＣＯ特性制御回路９は、前記アップダウンカウンタ８のデジタル出力を受け、このデジタル出力値に応じて電圧制御発振器５のＶ−Ｆ（入力電圧−周波数）特性をシフトさせて、出力周波数を変化させる。これにより、内部クロックＣＬｉｎ（１１）の周波数が増減変化して、外部基準クロックＣＬｅｘ（１０）の周波数に近づくことになる。
前記の外部基準クロックＣＬｅｘ（１０）と内部クロックＣＬｉｎ（１１）との周波数比較を行い、その結果に応じてアップダウンカウンタ８のカウント値を変化させ、ＶＣＯ特性制御回路９により電圧制御発振器５のＶ−Ｆ特性を変化させて内部クロックＣＬｉｎ（１１）の周波数を外部基準クロックＣＬｅｘ（１０）の周波数に近づけるという一連の動作は、この両周波数がほぼ一致し、周波数比較器７から周波数比較ストップ信号ＦＳＴＯＰ（１６）が出力されるまで繰り返される。
周波数比較器７から周波数比較ストップ信号ＦＳＴＯＰ（１６）が出力されると、アップダウンカウンタ８のカウント値は固定され、動作モード切替スイッチ３はＦ側からＰ側に切り替わり、チャージポンプ２の出力側がループフィルタ４の入力側に接続される。これにより、ループは、位相比較器１、チャージポンプ２、ループフィルタ４、電圧制御発振器５及び分周回路６を通る位相比較ループに切り替わる。
この位相比較ループでは、位相比較器１は、外部基準クロックＣＬｅｘ（１０）と内部クロックＣＬｉｎ（１１）との位相比較を行い、外部基準クロックＣＬｅｘ（１０）の位相が内部クロックＣＬｉｎ（１１）の位相に比べて速ければ、位相差に対応した時間だけＵＰ信号を出力し、遅ければ位相差に対応した時間だけＤＯＷＮ信号を出力する。チャージポンプ２は、前記位相比較器１からのＵＰ信号及びＤＯＷＮ信号に応じてループフィルタ４を充電及び放電する。ループフィルタ４は、チャージポンプ２からの充電及び放電動作を積分して、直流電圧に変換し、電圧制御発振器５の入力電圧とする。この入力電圧により電圧制御発振器５の出力周波数が変化させられる。これらの一連の動作を繰り返すことにより、最終的に外部基準クロックＣＬｅｘ（１０）の位相と内部クロックＣＬｉｎ（１１）の位相とが同期して、電圧制御発振器５の出力には、外部基準クロックＣＬｅｘ（１０）に同期した信号（クロック）であって、その周波数がＮ逓倍（Ｎは分周回路６の分周比）された信号が得られる。
解決課題
しかしながら、前記従来のデュアルループＰＬＬでは、周波数比較ループ内のアップダウンカウンタ８が”１”ステップ毎に変化する構成であるために、例えば電圧制御発振器５の最大発振周波数が必要となった場合には、アップダウンカウンタ８のカウント値を最大値まで変化させる必要があるが、このためには周波数比較器７での周波数比較を２Ｍ回（Ｍはアップダウンカウンタ８のビット数）だけ繰り返す必要があって、デュアルループＰＬＬのロックアップ時間が長くなるという問題点がある。
発明の開示
本発明は、前記従来技術の問題点を解決するものであり、その目的は、高速で能率的に周波数比較を行うことのできるデュアルループＰＬＬを提供することにある。
前記の目的を達成するために、本発明では、デュアルループＰＬＬにおいて、周波数比較を２分探査方法により能率的に行うこととする。
すなわち、本発明のデュアルループＰＬＬは、周波数比較器を有する周波数比較ループと位相比較器を有する位相比較ループとを持つデュアルループＰＬＬにおいて、前記周波数比較ループにおいて、基準周波数と出力周波数との周波数比較を２分探査方法により行う構成を備えたことを特徴とする。
また、本発明は、前記デュアルループＰＬＬにおいて、前記周波数比較ループには、前記周波数比較器と、前記周波数比較器からの比較結果を受けて、カウント値をアップ又はダウンするアップダウンカウンタと、前記アップダウンカウンタのカウント値を受け、このカウント値に基いて出力周波数を変化させる電圧制御発振器とを備え、前記アップダウンカウンタは、カウント値を記憶するレジスタと、前記周波数比較器からの比較結果に応じて、前回の加減算値の２分の１の正値又は負値を出力する入力制御回路と、前記レジスタのカウント値と前記入力制御回路の出力とを加算する加算器とを有することを特徴とする。
加えて、本発明は、前記デュアルループＰＬＬにおいて、前記周波数比較器は、前記２分探査が進行する周波数比較の各段階に応じて周波数比較の精度を可変にする精度可変回路を備えることを特徴とする。
更に、本発明は、前記デュアルループＰＬＬにおいて、前記周波数比較器は、出力周波数が基準周波数以下のときＵＰ信号を出力し、出力周波数が基準周波数以上のときＤＯＷＮ信号を出力する構成であり、前記アップダウンカウンタは、前記周波数比較器からＵＰ信号及びＤＯＷＮ信号を同時に受けたとき、カウント値のアップ又はダウンを禁止させる誤カウント防止回路を有することを特徴とする。
加えて、本発明は、前記デュアルループＰＬＬにおいて、前記周波数比較器は、前記電圧制御発振器による出力周波数の変化制御中での過渡的周波数を基準周波数と比較しない構成を持つことを特徴とする。
また、本発明は、前記デュアルループＰＬＬにおいて、前記位相比較ループには、電圧制御発振器と、前記電圧制御発振器の前段に配置されたループフィルタとが備えられ、前記周波数比較ループの構成時には、前記ループフィルタは、前記電圧制御発振器と切り離されると共に、前記ループフィルタ及び前記電圧制御発振器には、各々、所定値の基準電圧が与えられることを特徴とする。
更に、本発明は、前記デュアルループＰＬＬにおいて、前記電圧制御発振器は、前記周波数比較ループの構成時に所定値の基準電圧が与えられ、前記アップダウンカウンタは、前記周波数比較器からの比較結果を受けて、前記基準周波数と前記出力周波数とが一致する時に、前記基準電圧の所定値に対するばらつきに応じて、カウント値を優先的にアップ又はダウンさせる優先順位切換回路を有することを特徴とする。
また、本発明は、前記デュアルループＰＬＬにおいて、位相比較器の後段に配置されたチャージポンプと、前記チャージポンプにより充電及び放電されるループフィルタと、前記ループフィルタにより入力電圧が与えられる電圧制御発振器とを備え、前記チャージポンプは、周波数比較モードのとき、所定値の基準電圧を前記ループフィルタに与える一方、位相比較モードのとき、前記位相比較器からの出力に基いて前記ループフィルタを充電又は放電することを特徴とする。
更に、本発明は、前記デュアルループＰＬＬにおいて、前記位相比較ループには、前記位相比較器の後段に配置されたチャージポンプと、前記チャージポンプの後段に配置されたループフィルタとが備えられ、前記ループフィルタは、前記チャージポンプの出力側に一端が接続された抵抗と、前記抵抗の他端にゲート端子が接続されたＮ型トランジスタ及びＰ型トランジスタとを備え、前記Ｎ型トランジスタは、ソース端子、ドレイン端子及びバルク端子がグランドに接続され、前記Ｐ型トランジスタは、ソース端子、ドレイン端子及びバルク端子が電源に接続されることを特徴とする。
以上により、本発明では、デュアルループＰＬＬにおいて、周波数比較ループでの周波数比較が２分探査方式で行われるので、従来のようにアップダウンカウンタが”１”ステップ毎に変化する場合に比較して、周波数比較を能率良く行うことができて、ロックアップ時間を短縮することができ、例えば出力周波数を最大周波数にまで高くする必要が生じた場合等での時間短縮が可能である。
更に、本発明では、２分探査方式で周波数比較を行う場合に、周波数比較ループでは、電圧制御発振器の周波数変化量の絶対値が２分の１ステップで徐々に小さく変化して行くことから、周波数比較の初期の段階ほど周波数比較器に要求される比較精度は粗くできる状況となるのに合わせて、周波数比較器の精度可変回路がその比較精度を可変にするので、２分探査の進行に応じた周波数比較の初期の段階ほど比較精度を粗くして、周波数比較の各段階で周波数比較器の比較精度を最適精度にできて、各段階での周波数比較時間を短縮でき、更にロックアップ時間を短縮することが可能である。
また、本発明では、２分探査方式による周波数比較が終了していない段階で出力周波数が基準周波数と一致した場合には、周波数比較器はＵＰ信号とＤＯＷＮ信号とを同時に出力するものの、誤カウント防止回路がアップダウンカウンタでのカウント値のアップ又はダウンを禁止させるので、誤カウントを防止でき、この時点で周波数比較モードを終了することができる。
更に、本発明では、電圧制御発振器が出力周波数を変化制御している最中において、周波数比較器はこの過渡的は出力周波数を基準周波数と比較しないので、常に安定した出力周波数を基準周波数と比較でき、良好な周波数比較が確保される。
加えて、本発明では、周波数比較ループの構成時には、ループフィルタが電圧制御発振器から切り離されて、電圧制御発振器には基準電圧回路の所定の基準電圧が直接に与えられるので、ループフィルタは負荷とならず、基準電圧回路の負荷を小さくでき、素早く電圧制御発振器の入力電圧を所定の基準電圧にすることが可能である。しかも、この周波数比較ループの構成時には、前記切り離したループフィルタの電圧が前記所定の基準電圧に充電されるので、この周波数比較ループから位相比較ループに移行して、前記ループフィルタが電圧制御発振器に接続された際にも、電圧制御発振器の入力電圧に変化がないので、ＰＬＬのロックアップ時間が短縮される。
また、本発明では、周波数比較ループの構成時において、電圧制御発振器に入力される基準電圧が所定値よりも低い又は高い場合には、ＰＬＬのロック時の電圧制御発振器の入力電圧は所定値の基準電圧よりも低く又は高くなる状況であるが、周波数比較器からの比較結果により基準周波数と出力周波数とがほぼ一致した場合に、アップダウンカウンタの優先順位切換回路がカウント値を基準電圧のばらつき方向に応じて優先的にダウン又はアップさせるので、ＰＬＬのロック時の電圧制御発振器の入力電圧はほぼ所定値の基準電圧になる。従って、電圧制御発振器に与える基準電圧の電圧値が製造プロセスの変動に起因して変動した場合であっても、ＰＬＬのロック時の電圧制御発振器の入力電圧は所定値の最適な基準電圧に調整される。
加えて、本発明では、周波数比較モードと位相比較モードとを切り替える動作モード切替スイッチがチャージポンプにより兼用されるので、この動作モード切替スイッチが不要になると共に、周波数比較モード時にループフィルタが必要とする基準電圧も前記チャージポンプが発生するので、この基準電圧の発生回路も不要になる。
また、本発明では、ループフィルタにおいて、パワーダウン時にＮ型トランジスタからのリーク電流が存在しても、電源に接続されたＰ型トランジスタのリーク電流が前記Ｎ型トランジスタに流入して、相殺されるので、ループフィルタの電位は長時間ほぼ同電位に保持される。従って、パワーダウンから通常動作に移行すると、従来のループフィルタに比べて、短時間でロックすることが可能である。しかも、グランドに接続されたＮ型トランジスタに加えて、電源に接続されたＰ型トランジスタを備えるので、バイアス電圧に対する合成ＭＯＳ容量のばらつきが小さく制限される。
発明を実施するための最良の形態
以下、本発明の実施の形態について、図面を参照しながら説明する。
（第１の実施の形態）
図１は本発明の第１の実施の形態のデュアルループＰＬＬの回路構成を示す。同図において、１は位相比較器、２はチャージポンプ、３はＰ側とＦ側とに切り替わる動作モード切替スイッチ、４はループフィルタ、５は電圧制御発振器（ＶＣＯ）、６は分周回路、７は周波数比較器、８はアップダウンカウンタ、９はＶＣＯ特性制御回路、１０は外部基準クロックＣＬｅｘ、１１は内部クロックＣＬｉｎ、１２はリセット信号ＮＲ、１５は基準電圧Ｖｒｅｆ、１６は前記アップダウンカウンタ８から出力される周波数一致信号ＦＳＴＯＰである。
また、前記周波数比較器７において、２０、２１はクロックカウンタ、２２はＯＲ回路、２３はＡＮＤ回路である。更に、前記アップダウンカウンタ８において、３０は入力制御回路、３１は加算器、３２はセレクタ、３３はレジスタである。
前記位相比較器１は、外部基準クロックＣＬｅｘ（１０）と内部クロックＣＬｉｎ（１１）とを比較し、その比較結果であるＵＰ信号及びＤＯＷＮ信号はチャージポンプ２に入力される。動作モード切替スイッチ３は、前記チャージポンプ２の出力側に接続されたＰ側と、基準電圧Ｖｒｅｆ（１５）に接続されたＦ側とを持ち、アップダウンカウンタ８からの周波数一致信号ＦＳＴＯＰ（１６）を制御信号として、前記Ｐ側とＦ側とに切り替わる。動作モード切替スイッチ３の出力側にはループフィルタ４が接続され、このループフィルタ４の出力は電圧制御発振器５に入力されて、その入力電圧により周波数が変化させられる。前記電圧制御発振器５の出力周波数は分周回路６により分周されて内部クロックＣＬｉｎ（１１）となる。
また、前記周波数比較器７は、前記外部基準クロックＣＬｅｘ（１０）と内部クロックＣＬｉｎ（１１）とを入力してこの両クロックの周波数（基準周波数と出力周波数）を比較し、その比較結果の信号としてＵＰ信号又はＤＯＷＮ信号を出力すると共に、リセット信号ＮＲ（１２）により初期化され、アップダウンカウンタ８からの周波数一致信号ＦＳＴＯＰ（１６）を受けて周波数比較を停止する。アップダウンカウンタ８は、前記周波数比較器７のＵＰ信号及びＤＯＷＮ信号を受けてカウント値を更新し、リセット信号ＮＲ（１２）により初期化される。更に、ＶＣＯ特性制御回路９は、前記アップダウンカウンタ８のカウント値を受け、このカウント値に基いて電圧制御発振器５のＶ−Ｆ特性を制御する。
次に、前記周波数比較器７の構成の詳細を説明する。この周波数比較器７において、クロックカウンタ２０は、外部基準クロックＣＬｅｘ（１０）をカウントし、後述するＡＮＤ回路２３の出力によりリセットされ、その出力信号ＣはＵＰ信号となる。また、他のクロックカウンタ２１は、内部クロックＣＬｉｎ（１１）をカウントし、前記ＡＮＤ回路２３の出力によりリセットされ、その出力信号ＣはＤＯＷＮ信号となる。また、ＯＲ回路２２は、前記２つのクロックカウンタ２０、２１の出力ＣＫＯ（後述）を入力し、その出力は周波数比較器７からのクロック信号ＣＫとなる。更に、ＡＮＤ回路２３は、リセット信号ＮＲ（１２）と、前記クロックカウンタ２０、２１の出力ＮＲＯ（後述）とを入力し、その出力信号はリセット信号として前記クロックカウンタ２０、２１をリセットする。
前記周波数比較器７内の２つのクロックカウンタ２０、２１の内部構成は同一である。以下、一方のクロックカウンタ２０の内部構成を図２に示す。図２において、クロックカウンタ２０は、カウンタ４０と、ＡＮＤ回路４１と、Ｄ型フリップフロップ回路４２とを有する。カウンタ４０は、ｃｋ端子４３に外部基準クロックＣＬｅｘ（１０）を受け、ＮＲ端子にアンド回路２３からのリセット信号を受け、ｎビット（Ａ１〜Ａｎ）をカウントする。このカウンタ４０の最上位ビットＡｎはＣ信号４５として出力される。また、ＡＮＤ回路４１は、カウンタ４０の最上位ビットＡｎと最下位ビットＡ１とを入力し、その出力はクロックカウンタ２０の出力ＣＫＯ（４６）となる。更に、Ｄ型フリップフロップ回路４２は、前記ＡＮＤ回路４１の出力ＣＫＯ（４６）をデータ入力とし、前記ｃｋ端子４３に入力される外部基準クロックＣＬｅｘ（１０）又は内部クロックＣＬｉｎ（１１）をクロック入力とし、その出力はクロックカウンタ２０の出力ＮＲＯ（４）となる。
続いて、図１に示したアップダウンカウンタ８の内部構成を説明する。同図のアップダウンカウンタ８において、レジスタ３３はアップダウンカウンタ８の前回のカウント値を記憶する。また、入力制御回路３０は、周波数比較器７のクロックカウンタ２０からのＵＰ信号と、他方のクロックカウンタ２１からのＤＯＷＮ信号と、ＯＲ回路２２からのクロック信号ＣＫとを入力し、図３に示した内部構成を有して、後述するように前記周波数比較器７から受けたＵＰ信号又はＤＯＷＮ信号に応じて、前回の加減算値の１／２値の正値又は負値を出力する。加算器３１は、前記入力制御回路３０の出力と前記レジスタ３３の出力とを加算する。セレクタ３２は、前記加算器３１の出力とレジスタ３３の出力とを入力し、前記加算器３１の出力のうち最上位ビットを制御信号として、前記２つの出力の何れかを選択する。前記レジスタ３３は、セレクタ３２の出力を受け、このセレクタ３２の出力を周波数比較器７のＯＲ回路２２からのクロック信号ＣＫによってラッチする。
ここで、アップダウンカウンタ８のカウント値がＮビットの場合、入力制御回路３０の出力及び加算器３１の入出力のビット数はＮ＋１ビット、セレクタ３２の入出力及びレジスタ３３のビット数はＮビットで各々構成され、加算器３１の出力のＮ＋１ビット目（最上位ビット）は符号ビットとして利用される。このとき、レジスタ３３の出力を加算器３１に入力する部分で不足する１ビット分は、最上位ビットを”０”としてビット数合わせして、常にレジスタ３３からは正の値が入力されるようにする。前記符号ビット（加算器３１の出力の最上位ビット）は、加算器３１の出力がＯＶＥＲＦＬＯＷ又は負値となった場合に”１”となる。
セレクタ３２はこの符号ビットを制御信号として入力し、この符号ビットが”１”となった場合には、レジスタ３３側を選択し、そのレジスタ３３の出力値をそのままレジスタ３３でラッチさせて、アップダウンカウンタ８のカウント値が誤った値になることを防止している。
前記アップダウンカウンタ８の入力制御回路３０は、図３に示すように、Ｎ−１ビット（Ｃ１〜Ｃｎ−１）出力の状態遷移回路５１と、ＯＲ回路５２と、Ｎ−１個の論理回路５３と、Ｄ型フリップフロップ回路５４とにより構成される。前記状態遷移回路５１は、リセット時に出力の最上位ビットＣｎ−１が”１”、他のビットが”０”となり、その後、周波数比較器７からのクロック信号ＣＫを受ける毎に、”０”を出力しているビットの中で最上位ビットが”１”に遷移する構成を持つ。
前記ＯＲ回路５２は、周波数比較器７からのＤＯＷＮ信号及びＵＰ信号を受ける。前記各論理回路５３は相互に同一構成である。これらの論理回路５３は、図３に示すように、ＡＮＤ回路５５と、セレクタ５６と、他の２個のＡＮＤ回路５７、５８とを備える。前記ＡＮＤ回路５５は前記ＯＲ回路５２の出力とＤＯＷＮ信号とを入力とする。セレクタ５６は、前記ＡＮＤ回路５５の出力と前記ＯＲ回路５２の出力とを入力とし、後述するＡＮＤ回路５８の出力を制御信号として、この制御信号が”１”のときＡＮＤ回路５５の出力を選択し、”０”のときＯＲ回路５２の出力を選択する。ＡＮＤ回路５７は、前記セレクタ５６の出力と、状態遷移回路５１の対応ビットの出力とを入力とし、その出力が自己の論理回路５３の出力となる。また、ＡＮＤ回路５８は、状態遷移回路５１の対応ビットの出力をＡ端子入力とし、その対応ビットの１ビット前のビットをＢ端子入力とし、その出力は前記セレクタ５６の制御信号となる。状態遷移回路５１の最下位ビットＣ１がＡ端子に入力される論理回路５３では、Ｂ端子に”０”（接地電位）が入力される。
また、入力制御回路３０のＤ型フリップフロップ回路５４は、状態遷移回路５１の最下位ビットＣ１をデータ入力とし、周波数比較器７からのクロック信号ＣＫがクロック入力とされる。
前記入力制御回路３０において、最上位ビットＩｎ＋１は符号ビットとして使用され、その最上位ビットＩｎ＋１とＩｎビットはＤＯＷＮ信号がそのまま出力され、Ｎ−１ビット以下の出力Ｉｎ−１、Ｉｎ−２…Ｉ１は、対応する論理回路５３の出力である。
次に、本実施の形態のデュアルループＰＬＬの動作について説明する。尚、デュアルループＰＬＬの全体の動作は従来技術と同様であるので、本発明の特徴となる周波数比較ループを用いた周波数比較モードでの動作についてのみ説明する。
周波数比較器７では、外部基準クロックＣＬｅｘ（１０）と内部クロックＣＬｉｎ（１１）とのうち周波数の高い方が図２のクロックカウンタ内のカウンタ４０の最上位ビットをいち早く”１”とするので、外部基準クロックＣＬｅｘ（１０）が内部クロックＣＬｉｎ（１１）よりも高い場合にはＵＰ信号が先に出力され、その逆の場合にはＤＯＷＮ信号が先に出力される。クロックカウンタ２０、２１からの信号ＣＫＯ（４６）は、図２に示すように、カウンタ４０の最上位ビットと最下位ビットとのＡＮＤ論理であるので、Ｃ信号（ＵＰ信号又はＤＯＷＮ信号）が出力された時点からＣＫ端子４３に入力される信号の１周期後に信号ＣＫＯ（４６）が出力される。周波数比較器７からのクロック信号ＣＫは、クロックカウンタ２０、２１の出力信号ＣＫＯ（４６）のＯＲ論理であるので、ＵＰ信号が先に出力された場合には外部基準クロックＣＬｅｘ（１０）の１周期後にクロック信号ＣＫが出力され、ＤＯＷＮ信号が先に出力された場合には内部クロックＣＬｉｎ（１１）の１周期後にクロック信号ＣＫが出力される。
クロックカウンタ２０、２１の信号ＮＲＯ（４７）は、図２に示したようにＤ型フリップフロップ回路４２の出力であるから、信号ＣＫＯ（４６）が出力された時点からＣＫ端子４３に入力されるクロック信号の１周期後に出力される。これらの信号ＮＲＯ（４７）は、各々、ＡＮＤ回路２３に入力されて、クロックカウンタ２０、２１自身にリセットをかける。
周波数比較器７は、以上を総合すると、ＵＰ信号又はＤＯＷＮ信号を出力し、そのＵＰ信号又はＤＯＷＮ信号を出力した１周期後（１周期は外部基準クロックＣＬｅｘ（１０）及び内部クロックＣＬｉｎ（１１）のうち何れか速い方の周期）においてクロック信号ＣＫを出力し、そのクロック信号ＣＫを出力した１周期後（１周期は外部基準クロックＣＬｅｘ（１０）及び内部クロックＣＬｉｎ（１１）のうち何れか速い方の周期）においてリセット信号ＮＲ０を出力して、クロックカウンタ２０、２１をリセットし、新たに周波数比較を行う。
前記周波数比較器７の動作は、アップダウンカウンタ８からの周波数比較ストップ信号ＦＳＴＯＰの入力によってクロックカウンタ２０、２１の入力が遮断されるまで繰り返される。
「アップダウンカウンタの動作」
アップダウンカウンタ８において、加算器３１は、入力制御回路３０の出力（前回の加減算値の１／２値）と、カウント値を保持しているレジスタ３３の出力とを加算し、その加算結果は、レジスタ３３が周波数比較器７のＯＲ回路２２からクロック信号ＣＫを受けた時にレジスタ３３にラッチされる。
ここで、アップダウンカウンタ８の入力制御回路３０の出力内容について説明する。ｎ−１個の論理回路５３の出力、即ち、入力制御回路３０のビットＩ１〜Ｉｎ−１について、これら論理回路５３のうち、ＡＮＤ回路５８のＡ端子のレベルが”１”、Ｂ端子のレベルが”０”となっている論理回路５３は、ＵＰ信号及びＤＯＷＮ信号の何れかが”１”となると”１”を出力し、Ａ端子及びＢ端子のレベルが共に”１”となっている論理回路５３は、ＵＰ信号のみが”１”のときに”０”を出力し、ＤＯＷＮ信号のみが”１”のときに”１”を出力する。また、Ａ端子及びＢ端子のレベルが共に”０”となっている論理回路５３は、ＵＰ信号及びＤＯＷＮ信号に拘わらず”０”を出力する。ここで、状態遷移回路５１がリセット直後の初期状態（最上位ビットＣｎ−１のみが”１”となり、他のビットは”０”である状態）では、Ｉｎ−１ビットは”１”となり、Ｉｎ−１ビットよりも下位ビットは全て”０”となり、Ｉｎ−１ビットよりも上位ビットＩｎ、Ｉｎ＋１はＵＰ信号が入力されているとき”０”になり、ＤＯＷＮ信号が入力されているとき”１”になる。即ち、入力制御回路３０の出力は、初期状態において、全ビットＩｎ＋１〜Ｉ１は、ＵＰ信号が”１”となったとき００１０…０となり、ＤＯＷＮ信号が”１”となったとき１１１０…０となる。
その後、周波数比較器７のクロック信号ＣＫが入力制御回路３０に入力されると、状態遷移回路５１は次の状態に遷移して、Ｃｎ−１ビット及びＣｎ−２ビットが”１”、Ｃｎ−３ビット以降が”０”の出力状態となる。この状態での入力制御回路３０の出力は、ＵＰ信号が”１”となったとき０００１０…０、ＤＯＷＮ信号が”１”となったとき１１１１０…０となる。
更に、入力制御回路３０に次のクロック信号ＣＫが入力された更に次の状態も同様に考えて行くと、入力制御回路３０の出力値の絶対値は、リセット信号が入力された初期状態からクロック信号ＣＫが入力される毎に、アップダウンカウンタ８の最大値２Ｎの４分の１、２Ｎの８分の１（前回の加減算値の２分の１）、２Ｎの１６分の１（前回の加減算値の２分の１）…、”１”と変化する。そして、この入力制御回路３０の出力は、ＵＰ信号が入力されたときは正値、ＤＯＷＮ信号が入力されたときは負値となる。
ここで、初期状態での絶対値を最大値２Ｎの２分の１とせず、４分の１としたのは、初期状態においてレジスタ３３の値を最大値２Ｎの２分の１にセットするためである。
従って、周波数比較器７により周波数比較を行ってＵＰ信号又はＤＯＷＮ信号がアップダウンカウンタ８に入力されると、入力制御回路３０の出力値は、ＵＰ信号が入力された場合には前回の加減算値の２分の１の正値になり、ＤＯＷＮ信号が入力された場合には前回の加減算値の２分の１の負値になる。そして、この入力制御回路３０の出力値とレジスタ３３のカウント値とが加算器３１により加算され、その結果が再度レジスタ３３に入力される。レジスタ３３は、周波数比較器７からのＵＰ信号又はＤＯＷＮ信号の出力時から１周期（この１周期は、外部基準クロックＣＬｅｘ（１０）及び内部クロックＣＬｉｎ（１１）のうち速い方の周期）だけ遅れて周波数比較器７からクロック信号ＣＫを受けると、この時点で前記加算器３１での加減算値をラッチする。これにより、アップダウンカウンタ８のカウント値は、ＵＰ信号が入力された場合には前回の加減算値の２分の１だけアップし、ＤＯＷＮ信号が入力された場合には前回の加減算値の２分の１だけダウンすることになる。
その後、周波数比較器７では、前記クロック信号ＣＫの出力時から１周期（この１周期も外部基準クロックＣＬｅｘ（１０）及び内部クロックＣＬｉｎ（１１）のうち速い方の周期）後において、クロックカウンタ２０又は２１からリセット信号ＮＲＯ（４７）が出力されて、クロックカウンタ２０、２１自身がリセットされる。
ＶＣＯ特性制御回路９は、前記アップダウンカウンタ８のカウント値の変化を受けて、このカウント値に応じて電圧制御発振器５のＶ−Ｆ特性を変化させる。これにより、電圧制御発振器５の出力周波数が変化し、この出力周波数を分周回路６で分周した内部クロックＣＬｉｎ（１１）も変化する。
このように、周波数比較ループでは、周波数比較器７において外部基準クロックＣＬｅｘ（１０）と、変化した内部クロックＣＬｉｎ（１１）との周波数比較を行い、その結果に応じてアップダウンカウンタ８のカウント値を前回の２分の１の値のステップでアップ又はダウンさせるという２分探査方式の周波数比較動作が繰り返される。
そして、アップダウンカウンタ８の入力制御回路３０内の状態遷移回路５１において、最下位ビットＣ１が”１”となった状態（即ち、アップダウンカウンタ８が最終ステップ間隔となった状態）で、周波数比較器７からクロック信号ＣＫが入力制御回路３０に入力されると、この入力制御回路３０内のＤ型フリップフロップ回路５４からの周波数比較ストップ信号１６が”１”となり、この信号１６が周波数比較器７及び動作モード切替スイッチ３に入力されるので、周波数比較器７は動作を停止すると共に、動作モード切替スイッチ３がＦ側からＰ側に切り替わる。これにより、周波数比較モードが終了して、位相比較ループに切り替った位相比較モードになる。
以上のように、本実施の形態によれば、デュアルループＰＬＬにおいて２分探査方式の周波数比較が行えるので、従来の１ステップ間隔のアップダウンカウンタを用いたデュアルループＰＬＬよりも周波数比較動作を高速化及び能率化でき、ロックアップタイムを短縮することができ、例えばアップダウンカウンタ８のビット数が”３”である場合には従来では最大８回の周波数比較が必要だが、本実施の形態では３回の周波数比較で済むことになる。
（第２の実施の形態）
次に、本発明の第２の実施の形態のデュアルループＰＬＬを説明する。
前記第１の実施の形態のデュアルループＰＬＬでは、２分探査方式により周波数比較を行うので、周波数比較ループ時には、電圧制御発振器５の周波数変化量の絶対値を２分の１ステップで徐々に小さく変化させている。従って、周波数比較の初期段階ほど、周波数比較器７に要求される周波数の比較精度は粗くできる。しかし、第１の実施の形態の周波数比較器７の内部に備える図２に示したクロックカウンタ２０では、周波数比較の初期段階（開始時）や、中段階、及び最終段階に拘わらず、常に同じ周波数比較精度（具体的には、クロックカウンタ２０でのクロックＣＫ（４３）のカウント数）で周波数比較を行うため、周波数比較開始の初期段階では、必要以上の精度で周波数比較を行っていることになり、余分な周波数比較時間を浪費している。
そこで、本実施の形態では、図２のクロックカウンタ２０を改良することにより、周波数比較精度を可変として、周波数比較の初期、中期、最終段階での周波数比較精度を最低限必要なレベルとして、更に周波数比較時間を短縮し、ロックアップ時間の短縮を図るようにするものである。
図４は本実施の形態のデュアルループＰＬＬの周波数比較器７が内部に備えるクロックカウンタ２０’の具体的構成を示す。
図４のクロックカウンタ２０’では、周波数比較の２分探査が進行する各段階に応じて周波数比較の精度を可変にする精度可変回路５９を有する。この精度可変回路５９には、図３に示した入力制御回路３０の状態遷移回路５１からのｎ−１ビットの出力信号Ｃｎ−１、Ｃｎ−２…Ｃ１が入力されており、この出力信号のビット数（＝ｎ−１）に等しい個数の２入力型イクスクルーシブＯＲ回路５０（ｎ−１）、５０（ｎ−２）…５０（１）と、これと同数の２入力型ＡＮＤ回路４９（ｎ−１）、４９（ｎ−２）…４９（１）と、１個のＯＲ回路４８とを備える。一方、カウンタ４０’は、ｍビット（ｍはｎを越える正値）のカウンタで構成される。
前記精度可変回路５９において、各イクスクルーシブＯＲ回路５０（ｎ−１）…５０（１）は、状態遷移回路５１の対応ビットの出力と、その対応ビットの１ビット前の出力とを受ける。状態遷移回路５１の最下位ビットの出力Ｃ１を受けるイクスクルーシブＯＲ回路５０（１）には、”０”（接地電位）が入力される。また、各ＡＮＤ回路４９（ｎ−１）…４９（１）は、対応するイクスクルーシブＯＲ回路５０（ｎ−１）…５０（１）の出力を受けると共に、このｎ−１個のＡＮＤ回路４９（ｎ−１）…４９（１）には、前記カウンタ４０’の上位ｎ−１ビット、即ち、Ａｍ−（ｎ−１）〜Ａｍビットが対応付けられていて、その対応するビット目の出力が入力され、具体的には、例えば、最上位ビットのＡＮＤ回路４９（ｎ−１）にはカウンタ４０’のＡｍ−（ｎ−１）ビット目の出力が入力され、最下位ビットのＡＮＤ回路４９（１）にはカウンタ４０’の最上位ビットＡｍの出力が入力される。そして、各ＡＮＤ回路４９（ｎ−１）〜４９（１）の出力はＯＲ回路４８に入力され、このＯＲ回路４８の出力が周波数比較器７からのＣ信号（４５）（ＵＰ信号又はＤＯＷＮ信号）となる。
従って、本実施の形態では、状態遷移回路５１の出力Ｃｎ−１〜Ｃ１は、各周波数比較段階（即ち、クロックカウンタ２０’からのＵＰ信号又はＤＯＷＮ信号の出力毎）に、当初のリセット状態の１００…０から順次１１０…０、１１１…０、…と変化し、最終的に１１１…１となるので、イクスクルーシブＯＲ回路５０（ｎ−１）…５０（１）の出力の組合せは、当初のリセット状態から、順次、１００…０、０１０…０、…と変化し、最終的に０００…１となる。その結果、周波数比較の第１段階では、カウンタ４０’のＡｍ−（ｎ−１）ビットの出力により最上位ビットのＡＮＤ回路４９（ｎ−１）の出力がＨｉｇｈとなり、ＯＲ回路４８からＣ信号（４５）（ＵＰ信号又はＤＯＷＮ信号）が出力される。そして、第２段階ではカウンタ４０’の更に１ビット上位のＡｍ−（ｎ−２）ビット、第３段階ではカウンタ４０’の更に１ビット上位のＡｍ−（ｎ−３）ビットにおいて、Ｃ信号（４５）（ＵＰ信号又はＤＯＷＮ信号）が出力される。そして、最終段階では、カウンタ４０’の最上位ビットＡｍの出力により最下位ビットのＡＮＤ回路４９（１）の出力がＨｉｇｈとなり、ＯＲ回路４８からＣ信号（４５）（ＵＰ信号又はＤＯＷＮ信号）が出力される。
従って、周波数比較の段階が増す毎に、周波数比較のためのカウント数が倍増して行くので、周波数比較精度も倍増する。逆に言えば、周波数比較の初期の段階ほど比較精度が２倍刻みで粗くなる構成となっている。よって、本実施の形態のクロックカウンタ２０’を備えた周波数比較器７を使用すれば、周波数比較の初期の段階ほど精度を粗くすることができて、周波数比較の各段階での周波数比較精度を最低限必要なレベルとすることができ、周波数比較をより一層能率的に行うことが可能である。
（第３の実施の形態）
次に、本発明の第３の実施の形態のデュアルループＰＬＬを説明する。
図５は本実施の形態のデュアルループＰＬＬが備えるアップダウンカウンタの入力制御回路の内部構成を示す。この入力制御回路以外のアップダウンカウンタの内部構成、及び周波数比較器などの他の構成部分については第１の実施の形態のデュアルループＰＬＬと同様であるので、その説明及び図示は省略する。
図３に示した第１の実施の形態の入力制御回路３０では、周波数比較器７からのＵＰ信号とＤＯＷＮ信号とが同時に”１”となった場合には、ＤＯＷＮ信号のみが入力された場合と同じ出力状態となり、誤ってダウンカウントを行ってしまう。周波数比較器７からクロック信号ＣＫが出力される前の段階でＵＰ信号とＤＯＷＮ信号とが同時に入力されるのは、外部基準クロックＣＬｅｘ（１０）と内部クロックＣＬｉｎ（１１）との周波数がほぼ一致している状態であり、本来、アップ又はダウンカウントを行うべきではない。そこで、本実施の形態では、図３の入力制御回路３０に改良を施して、これに対処している。
図５において、入力制御回路３０’は、前記第１の実施の形態で示した図３の入力制御回路３０に対して、更に、誤カウント防止回路６０と、Ｄ型フリップフロップ回路６１と、ＯＲ回路６６とが追加されている。
前記誤カウント防止回路６０は、ＮＡＮＤ回路６２と、２個のＡＮＤ回路６３、６４とを備える。前記ＮＡＮＤ回路６２はＵＰ信号とＤＯＷＮ信号とを入力とし、一方のＡＮＤ回路６３はＤＯＷＮ信号と前記ＮＡＮＤ回路６２の出力とを入力としてＤＯＷＮ’信号を出力する。他方のＡＮＤ回路６４はＵＰ信号と前記ＮＡＮＤ回路６２の出力とを入力としてＵＰ’信号を出力する。この構成により、誤カウント防止回路６０は、ＵＰ信号とＤＯＷＮ信号とが同時に”１”になった場合には、ＵＰ’信号及びＤＯＷＮ’信号を共に”０”にする。
また、前記Ｄ型フリップフロップ回路６１は、前記ＮＡＮＤ回路６２の出力をインバータ６５により反転した信号、即ち、ＵＰ信号とＤＯＷＮ信号との論理積をデータ入力とし、クロック信号ＣＫをクロック入力としており、ＵＰ信号とＤＯＷＮ信号とが同時に”１”になっている状態をラッチして、周波数一致信号６７を出力する。
更に、ＯＲ回路６６は、前記Ｄ型フリップフロップ回路６１からの周波数一致信号６７と、既述のＤ型フリップフロップ回路５４からの出力６８（最終ステップ間隔で動作したときに出力される信号）とを入力とし、周波数比較ストップ信号ＦＳＴＯＰ（１６）を出力する。
従って、本実施の形態では、２分探査方式による周波数比較が終了しない段階で、周波数比較器７においてＵＰ信号とＤＯＷＮ信号とが同時に”１”になった周波数一致状態では、誤カウントを防止回路６０がＵＰ’信号とＤＯＷＮ’信号とを共に”０”にするので、アップ又はダウンカウントは行われず、誤カウントを防止することができる。
また、この周波数一致状態では、周波数比較器７からクロック信号ＣＫが出力された時点でこの周波数一致状態がＤ型フリップフロップ回路６１でラッチされて周波数一致信号６７が出力される。ＯＲ回路６６から出力される周波数比較ストップ信号ＦＳＴＯＰ（１６）は、前記周波数一致信号６７と、最終ステップ間隔で動作したときにＤ型フリップフロップ回路５４から出力される信号６８との論理和となっているので、２分探査方式に基づく周波数比較が終了した場合、又は周波数がほぼ一致した場合に”１”となる。すなわち、本実施の形態では、周波数が２分探査の途中でほぼ一致して、周波数比較器７からクロック信号ＣＫが入力される前にＵＰ信号及びＤＯＷＮ信号が同時に入力された場合には、アップダウンカウンタ８での誤カウントを禁止して、周波数比較モードを停止するので、更に周波数比較回数を削減し、周波数比較をより一層能率的に行うことができる。
（第４の実施の形態）
続いて、本発明の第４の実施の形態のデュアルループＰＬＬを説明する。
図６は本実施の形態のデュアルループＰＬＬが備える周波数比較器７’の内部構成を示す。この周波数比較器７’以外の他の構成部分については第１の実施の形態のデュアルループＰＬＬと同様であるので、その説明及び図示は省略する。
前記第１の実施の形態では、周波数比較ループにおいて、アップダウンカウンタ８のカウント値を変化させてＶＣＯ特性制御回路９により電圧制御発振器５のＶ−Ｆ特性をシフトする際に、電圧制御発振器５の出力周波数は定常的な周波数になるまでに過渡的な周波数を出力し、この電圧制御発振器５の出力周波数を分周回路６で分周した内部クロックＣＬｉｎ（１１）も過渡的な周波数となる。従って、このような過渡的な周波数を周波数比較器７において外部基準クロックＣＬｅｘ（１０）と比較する構成では、周波数比較器７の周波数比較動作が不安定になる。本実施の形態では、内部クロックＣＬｉｎ（１１）の周波数が安定するまでの間は周波数比較を強制的に禁止するようにするものである。
すなわち、図６の周波数比較器７’では、図１に示した周波数比較器７の構成に加えて、３個のＡＮＤ回路７０、７１、７２と、カウンタ７３とが追加される。前記カウンタ７３は、クロックカウンタ２０、２１からのリセット信号ＮＲＯの出力に基いてリセットされ、このリセット後に内部クロックＣＬｉｎ（１１）をカウントし、所定カウント数になると最上位ビットＣｎを”１”とする。ＡＮＤ回路７２は、内部クロックＣＬｉｎ（１１）と、前記カウンタ７３の最上位ビットＣｎをインバータ７４で反転した最上位ビットの否定信号とを入力とし、その出力はカウンタ７３に入力される。ＡＮＤ回路７０は、外部基準クロックＣＬｅｘ（１０）と、前記カウンタ７３の最上位ビットＣｎとを入力とし、その出力は一方のクロックカウンタ２０に入力される。ＡＮＤ回路７１は、内部クロックＣＬｉｎ（１１）と、前記カウンタ７３の最上位ビットＣｎとを入力とし、その出力は他方のクロックカウンタ２１に入力される。
従って、本実施の形態では、電圧制御発振器５のＶ−Ｆ特性がシフトされて電圧制御発振器５の出力周波数が過渡的な周波数である間、すなわち、内部クロックＣＬｉｎ（１１）をカウンタ７３で所定クロック数だけカウントするまでは、周波数比較器７’において周波数比較動作を行わず、その後、出力周波数が安定すると、この時点で初めて外部基準クロックＣＬｅｘ（１０）及び内部クロックＣＬｉｎ（１１）が各々クロックカウンタ２０、２１に入力されて、周波数比較動作が開始されるので、電圧制御発振器５のＶ−Ｆ特性がシフトする際に生じる過渡的な内部クロックＣＬｉｎ（１１）の影響を受けずに、周波数比較を行うことができる。
（第５の実施の形態）
次に、本発明の第５の実施の形態のデュアルループＰＬＬを説明する。
前記図１に示した第１の実施の形態のデュアルループＰＬＬでは、周波数比較モード時に動作モード切替スイッチ３をＦ側に切換えて、ループフィルタ４に基準電圧Ｖｒｅｆ（１５）を与えることにより、電圧制御発振器５の入力電圧に所定電圧を与えたが、ループフィルタ４が前記基準電圧Ｖｒｅｆ（１５）の発生回路の負荷となるために、電圧制御発振器５の入力電圧が所定電圧に到達するのに時間が要かり、その結果、電圧制御発振器５の出力が安定するまでに時間を要する。本実施の形態では、図１のデュアルループＰＬＬの回路構成に改良を加え、この欠点を解決するものである。
図７は本実施の形態のデュアルループＰＬＬの構成を示す。同図において、図１に示した第１の実施の形態と異なる点は、動作モード切替スイッチ３の配置位置を変更して、ループフィルタ４の後段に配置した点と、基準電圧回路１７及びスイッチ１８を設けた点である。周波数比較器７などの他の構成部分については、第１の実施の形態のデュアルループＰＬＬと同様であるので、その説明及び図示を省略する。
図７において、基準電圧回路１７は基準電圧Ｖｒｅｆ（１５）を発生し、この基準電圧Ｖｒｅｆ（１５）は動作モード切替スイッチ３のＦ側に与えられると共に、前記スイッチ１８を介してループフィルタ４に与えられる。このスイッチ１８は、周波数比較モード時はＯＮ（閉）となり、位相比較モード時はＯＦＦ（開）となる。
図７において、周波数比較モード時には、動作モード切替スイッチ３がＦ側に切換わって、電圧制御発振器５の前段に配置されたループフィルタ４が電圧制御発振器５から切り離されると共に、電圧制御発振器５の入力電圧として基準電圧回路１７の所定値の基準電圧Ｖｒｅｆ（１５）が直接与えられる。従って、図１に示したデュアルループＰＬＬと比較して、ループフィルタ４は基準電圧回路１７の負荷とならず、基準電圧回路１７の負荷を軽減できる。よって、本実施の形態では、電圧制御発振器５の入力電圧を基準電圧Ｖｒｅｆ（１５）に素早く到達させることができるので、動作初期の電圧制御発振器５の出力周波数の過渡的な変化時間を短縮でき、動作初期の過渡状態が周波数比較に与える影響を小さくできる。
また、前記周波数比較モード時において、スイッチ１８がＯＮ（閉）となって、前記電圧制御発振器５から切り離されたループフィルタ４が基準電圧回路１７に接続されるので、電圧制御発振器５の入力電圧と同じ基準電圧Ｖｒｅｆ（１５）が与えられて、この周波数比較モード時間内に基準電圧Ｖｒｅｆ（１５）に到達する。
その後、位相比較モード時に移行すると、スイッチ１８がＯＦＦ（開）して、ループフィルタ４は基準電圧回路１７から切り離され、動作モード切替スイッチ３のＰ側への切換えにより電圧制御発振器５に接続される。従って、本実施の形態では、電圧制御発振器５の入力電圧は、周波数比較モードから位相比較モードに切り替わっても、変動しないので、外部基準クロックＣＬｅｘ（１０）と内部クロックＣＬｉｎ（１１）との周波数がほぼ等しい状態から直ちに位相比較を行うことができる。よって、周波数比較モード時に電圧制御発振器５の入力側からループフィルタ４を切り離して基準電圧Ｖｒｅｆ（１５）を与えた場合であっても、位相比較モードにスムーズに移行して、周波数比較の時間を効果的に短縮することができる。
（第６の実施の形態）
続いて、本発明の第６の実施の形態のデュアルループＰＬＬを説明する。
本実施の形態は、前記図１に示した第１の実施の形態において、基準電圧Ｖｒｅｆ（１５）が基準電圧回路１７の製造プロセス等の変動に起因して予め定めた所定値から変動した場合に、デュアルループＰＬＬがロックした時の電圧制御発振器５の入力電圧が高く又は低くなり過ぎることを防止するものである。
図８は、本実施の形態のデュアルループＰＬＬのアップダウンカウンタ８が備える入力制御回路３０’’の内部構成を示す。この入力制御回路３０’’以外のアップダウンカウンタ８の内部構成、及び周波数比較器７などの他の構成部分については、第１の実施の形態のデュアルループＰＬＬと同様であるので、その説明及び図示を省略する。
図８において、入力制御回路３０’’は、前記第１の実施の形態で示した図３の入力制御回路３０に対して、更に、優先順位切換回路８０が追加されている。
前記優先順位切換回路８０は、ＮＡＮＤ回路８１と、２個のＯＲ回路８２、８３と、２個のＡＮＤ回路８４、８５とを備えると共に、ＤＯＷＮ優先信号ＰＤＮ及びＵＰ優先信号ＰＵＰが入力される。前記ＮＡＮＤ回路８１は、図１に示した周波数比較器７からのＤＯＷＮ信号及びＵＰ信号が入力され、一方のＯＲ回路８２には前記ＮＡＮＤ回路８１の出力とＤＯＷＮ優先信号ＰＤＮとが入力され、他方のＯＲ回路８３には前記ＮＡＮＤ回路８１の出力とＵＰ優先信号ＰＵＰが入力される。また、一方のＡＮＤ回路８４には、前記ＯＲ回路８２の出力とＤＯＷＮ信号とが入力され、その出力がＤＯＷＮ’信号となる。更に、他方のＡＮＤ回路８５には、前記ＯＲ回路８３の出力とＵＰ信号とが入力され、その出力がＵＰ’信号となる。
以上の構成により、前記優先順位切換回路８０は、外部基準クロックＣＬｅｘ（１０）と内部クロックＣＬｉｎ（１１）との周波数が近づいて、周波数比較器７からＤＯＷＮ信号とＵＰ信号とが同時に入力された際、即ち、外部基準クロックＣＬｅｘ（１０）と内部クロックＣＬｉｎ（１１）との両周波数（基準周波数と出力周波数）とが一致する際には、ＮＡＮＤ回路８１の出力がＬｏｗとなるので、ＵＰ信号を優先させたい場合には、ＵＰ優先信号ＰＵＰをＨｉｇｈ、ＤＯＷＮ優先信号ＰＤＮをＬｏｗとすることにより、ＵＰ’信号がＨｉｇｈ、ＤＯＷＮ’信号がＬｏｗとなって、ＵＰ信号が優先される。一方、逆に、ＤＯＷＮ信号を優先させたい場合には、ＤＯＷＮ優先信号ＰＤＮをＨｉｇｈ、ＵＰ優先信号ＰＵＰをＬｏｗとすることにより、ＤＯＷＮ’信号がＨｉｇｈ、ＵＰ’信号がＬｏｗとなって、ＤＯＷＮ信号が優先される。
ここで、基準電圧Ｖｒｅｆ（１５）をモニタして、基準電圧Ｖｒｅｆ（１５）が製造プロセスのばらつきなどに起因して所望電圧よりも高くなったばらつき時には、優先順位切換回路８０によりＵＰ信号優先とすれば、周波数比較の終了時には、内部クロックＣＬｉｎ（１１）の周波数を外部基準クロックＣＬｅｘ（１０）の周波数に対して高くすることができる。従って、その後の位相比較時には、内部クロックＣＬｉｎ（１１）の周波数を低くするように電圧制御発振器５の入力電圧が下がり、最終的にデュアルループＰＬＬのロック時の電圧制御発振器５の入力電圧は、高くばらついた基準電圧Ｖｒｅｆ（１５）よりも低い電圧となり、ほぼ所定値の基準電圧Ｖｒｅｆ（１５）となる。逆に、基準電圧Ｖｒｅｆ（１５）が所望電圧よりも低くなったばらつき時には、優先順位切換回路８０によりＤＯＷＮ優先とすれば、デュアルループＰＬＬのロック時の電圧制御発振器５の入力電圧は、低くばらついた基準電圧Ｖｒｅｆ（１５）よりも高い電圧となり、ほぼ所定値の基準電圧Ｖｒｅｆ（１５）となる。
従って、本実施の形態では、基準電圧Ｖｒｅｆ（１５）がプロセス変動などにより所望電圧からずれた場合にも、優先順位切換回路８０により、ＵＰ優先又はＤＯＷＮ優先とすることにより、デュアルループＰＬＬのロック時の電圧制御発振器５の入力電圧が高く又は低くなり過ぎることを防止でき、特性の良い所望の電圧に誘導することが可能である。
（第７の実施の形態）
次に、本発明の第７の実施の形態のデュアルループＰＬＬを説明する。
図９は本実施の形態のデュアルループＰＬＬが備えるチャージポンプ２の内部構成を示す。また、図１０はこのチャージポンプ２を備えたデュアルループＰＬＬの全体構成を示す。
図１０のデュアルループＰＬＬにおいて、位相比較器１の後段に配置されたチャージポンプ２は、図９に示した内部構成を持つ。このチャージポンプ２は、２個のＯＲ回路９１、９２と、チャージポンプ２の充電電流を決定するＰｃｈトランジスタ９３と、チャージポンプ２の放電電流を決定するＮＣｈトランジスタ９４と、２個のスイッチ９５、９６とを備える。前記Ｐｃｈトランジスタ９３及びＮｃｈトランジスタ９４の各ゲート電圧は、チャージポンプ２の充放電々流が相互に等しくなるようにバイアスされる。
前記２個のＯＲ回路９１、９２は、アップダウンカウンタ８からの周波数比較ストップ信号ＦＳＴＯＰ（１６）をインバータ９０を介して受けると共に、一方のＯＲ回路９１は位相比較器１からのＵＰ信号を受け、他方のＯＲ回路９２は位相比較器１からのＤＯＷＮ信号を受ける。更に、スイッチ９５は前記ＯＲ回路９１の出力により制御されて充電々流を断ち、スイッチ９６はＯＲ回路９２の出力により制御されて放電々流を断つ。
本実施の形態のチャージポンプ２では、周波数比較モードのとき、すなわち、周波数比較ストップ信号ＦＳＴＯＰ（１６）が”０”のときには、スイッチ９５及びスイッチ９６が共にＯＮ（閉）となり、チャージポンプ２の出力ＣＰｏｕｔにはほぼ電源電圧の２分の１の電圧が基準電圧Ｖｒｅｆとして出力され、この基準電圧Ｖｒｅｆがループフィルタ４に入力される。
一方、周波数比較ストップ信号ＦＳＴＯＰ（１６）が”１”となって位相比較モードに切り替わった場合において、位相比較器１からＵＰ信号が入力されたときは、スイッチ９５のみＯＮとなって充電動作を行い、位相比較器１からＤＯＷＮ信号が入力されたときは、スイッチ９６のみＯＮとなって放電動作を行う。
従って、本実施の形態のデュアルループＰＬＬでは、チャージポンプ２内に動作モード切替スイッチの機能を持っているので、本実施の形態を示す図１０と図１とを比較して判るように、動作モード切替スイッチ３及び基準電圧Ｖｒｅｆ（１５）を省略することができる。よって、本実施の形態のデュアルループＰＬＬでは、図１に示された動作モード切替スイッチ３及び基準電圧Ｖｒｅｆ（１５）用の基準電圧回路を不要にでき、回路面積の縮小及び消費電力の削減の効果がある。
尚、本実施の形態では、図１に示したデュアルループＰＬＬのループフィルタに適用したが、本発明は、従来例を示した図１３のデュアルループＰＬＬのチャージポンプに適用しても良いのは勿論である。
（第８の実施の形態）
次に、本発明の第８の実施の形態のデュアルループＰＬＬを説明する。
図１１（ａ）は、本実施の形態のデュアルループＰＬＬが備えるループフィルタ４の内部構成を示す。このループフィルタ４以外の構成部分については第１の実施の形態のデュアルループＰＬＬと同様であるので、その説明及び図示を省略する。
本実施の形態では、デュアルループＰＬＬがパワーダウン（すなわち、動作を停止して消費電流を抑えた動作モード）から通常動作に素早く復帰するために、好適なループフィルタ４の構成を説明する。
図１１（ａ）において、ループフィルタ４は、チャージポンプ２の出力側及び電圧制御発振器５の入力側（図１参照）に接続される端子１００と、この端子１００に一端が接続された抵抗１０１と、前記抵抗１０１の他端にゲート端子が接続されたＮｃｈ型トランジスタ１０２及びＰｃｈ型トランジスタ１０３とにより構成される。前記Ｎｃｈ型トランジスタ１０２は、ソース端子、ドレイン端子及びバルク端子がグランドに接続され、前記Ｐｃｈ型トランジスタ１０３は、ソース端子、ドレイン端子及びバルク端子が電源Ｖｃｃに接続される。
ここで、従来のループフィルタの構成を図１１（ｂ）に示す。この従来のループフィルタ４ｐｒでは、チャージポンプ２の出力側及び電圧制御発振器５の入力側（図１参照）に接続される端子１００と、この端子１００とグランドとの間に配置された抵抗１０１及びＮｃｈ型トランジスタ１０６より成る直列回路とを備え、前記Ｎｃｈ型トランジスタ１０６のＭＯＳ容量によりループフィルタ４の容量を構成している。
前記従来のループフィルタ４ｐｒでは、パワーダウン時には、ループフィルタ４ｐｒの端子１００の電位は、Ｎｃｈ型トランジスタ１０６のリーク電流の影響により、時間経過に従って低下して行く。このため、パワーダウンから通常動作に移行した際には、ループフィルタ４ｐｒの電位低下に起因して電圧制御発振器５の発振周波数が低下しているために、デュアルループＰＬＬがロックするまでに時間を要する。また、低電源電圧で動作させた場合には、図１２（ｂ）に示すように、ＭＯＳ容量のバイアス電圧に対するばらつきが大きい電圧範囲で使用することになるため、設計が困難となる。
これに対し、本実施の形態のループフィルタ４では、Ｎｃｈ型トランジスタ１０２からグランドに流れるリーク電流があっても、電源Ｖｃｃ側に接続されたＰｃｈ型トランジスタ１０３からＮｃｈ型トランジスタ１０２に流れるリーク電流が存在して、相殺されるので、ループフィルタ４の端子１００の電位は低下し難い。従って、本実施の形態のループフィルタ４では、パワーダウン時に、ループフィルタ４の端子１００の電位が従来のループフィルタ４ｐｒに比べて、長時間ほぼ同電位に保たれるので、パワーダウンから通常動作に移行した際に、従来のループフィルタ４ｐｒよりも、短時間でロックすることが可能である。
また、本実施の形態のループフィルタ４では、その容量が、図１２（ａ）に示すように、Ｎｃｈ型トランジスタ１０２のＭＯＳ容量とＰｃｈ型トランジスタ１０３のＭＯＳ容量との合成容量となるので、バイアス電圧に対する合成ＭＯＳ容量のばらつきを、同図（ｂ）に示した従来のループフィルタ４ｐｒの容量ばらつきに対し、半減することが可能である。
尚、本実施の形態では、図１に示したデュアルループＰＬＬのループフィルタ４に適用したが、本発明は、従来例を示した図１３のデュアルループＰＬＬのループフィルタ４や、シングルループタイプＰＬＬに備えるループフィルタに適用しても良いのは、勿論である。
産業上の利用の可能性
以上説明したように、本発明のデュアルループＰＬＬによれば、周波数比較ループでの周波数比較を２分探査方式により行ったので、周波数比較を能率良く行うことができて、ロックアップ時間を有効に短縮でき、出力周波数を最大周波数にまで高くする必要が生じた場合等での時間短縮が可能である。従って、デュアルループＰＬＬに適用すれば好適である。
また、本発明によれば、周波数比較ループでの周波数比較を２分探査方式で行うに際し、この２分探査の進行に応じた周波数比較の各段階に応じて、周波数比較精度を可変にできるので、各段階での周波数比較に要する時間を短縮でき、より一層にロックアップ時間を短縮することが可能である。従って、デュアルループＰＬＬに適用すれば好適である。
更に、本発明によれば、２分探査方式による周波数比較が終了していない段階で出力周波数が基準周波数と一致した場合に、アップダウンカウンタでのカウント値のアップ又はダウンを強制的に禁止したので、誤カウントを防止でき、この時点で周波数比較モード早期に終了することができる。従って、デュアルループＰＬＬに適用すれば好適である。
加えて、本発明によれば、電圧制御発振器が出力周波数を変化制御している最中での周波数比較を行わないようにしたので、常に安定した出力周波数と基準周波数とを比較でき、良好な周波数比較を確保することができる。従って、デュアルループＰＬＬに適用すれば好適である。
また、本発明によれば、周波数比較ループの構成時には、基準電圧回路の基準電圧を電圧制御発振器に直接与えたので、ループフィルタが負荷とならず、基準電圧回路の負荷を軽減できる。しかも、この周波数比較ループの構成時には、ループフィルタにも前記基準電圧回路の基準電圧を与えたので、この周波数比較ループから位相比較ループへの移行をスムーズに行うことができて、位相比較の時間を短縮できる。従って、デュアルループＰＬＬに適用すれば好適である。
更に、本発明によれば、電圧制御発振器に与える基準電圧が製造プロセスの変動などに起因して所定値からずれた場合であっても、ＵＰ優先又はＤＯＷＮ優先を行う優先順位切換回路により、ＰＬＬがロックした時の電圧制御発振器５の入力電圧を所望の基準電圧に誘導できる。従って、デュアルループＰＬＬに適用すれば好適である。
加えて、本発明によれば、周波数比較モードと位相比較モードとを切替える動作モード切替スイッチ及び基準電圧発生回路をチャージポンプで兼用したので、その分、デュアルループＰＬＬの構成を簡易にできる。従って、デュアルループＰＬＬに適用すれば好適である。
また、本発明によれば、ループフィルタ内にＮ型トランジスタに加えてＰ型トランジスタをも備えて、パワーダウン時に、Ｎ型トランジスタからグランドに流出するリーク電流を、Ｐ型トランジスタからＮ型トランジスタに流入するリーク電流で相殺したので、ループフィルタの電位を長時間ほぼ同一電位に保持できて、パワーダウンから通常動作に移行した後のＰＬＬのロックを短時間で行うことができる。また、従来のループフィルタに比べて、電圧ばらつきを小さく制限できる。従って、デュアルループＰＬＬに適用すれば好適である。
【図面の簡単な説明】
図１は本発明の第１の実施の形態のデュアルループＰＬＬの回路構成を示す図である。
図２は同デュアルループＰＬＬに備える周波数比較器内のクロックカウンタの回路構成を示す図である。
図３は同デュアルループＰＬＬのアップダウンカウンタに備える入力制御回路の回路構成を示す図である。
図４は本発明の第２の実施の形態のデュアルループＰＬＬの周波数比較器に備えるクロックカウンタの回路構成を示す図である。
図５は本発明の第３の実施の形態のデュアルループＰＬＬに備えるアップダウンカウンタ内の入力制御回路の回路構成を示す図である。
図６は本発明の第４の実施の形態のデュアルループＰＬＬに備える周波数比較器の回路構成を示す図である。
図７は本発明の第５の実施の形態のデュアルループＰＬＬの回路構成を示す図である。
図８は本発明の第６の実施の形態のデュアルループＰＬＬに備えるアップダウンカウンタ内の入力制御回路の回路構成を示す図である。
図９は本発明の第７の実施の形態のデュアルループＰＬＬに備えるチャージポンプの回路構成を示す図である。
図１０は同チャージポンプを備えたデュアルループＰＬＬの回路構成を示す図である。
図１１（ａ）は本発明の第８の実施の形態のデュアルループＰＬＬに備えるループフィルタの回路構成を示す図、同図（ｂ）は従来のデュアルループＰＬＬに備えるループフィルタの回路構成を示す図である。
図１２（ａ）は本発明の第８の実施の形態のデュアルループＰＬＬに備えるループフィルタ内のＭＯＳ容量の電圧特性を示す図、同図（ｂ）は従来のデュアルループＰＬＬに備えるループフィルタ内のＭＯＳ容量の電圧特性を示す図である。
図１３は従来のデュアルループＰＬＬの回路構成を示すブロック図である。
【図１】
2003090358.tif 000003
【図２】
2003090358.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2003090358.tif 000009
【図８】
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【図９】
2003090358.tif 000011
【図１０】
2003090358.tif 000012
【図１１】
2003090358.tif 000013
【図１２】
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【図１３】
2003090358.tif 000015
【手続補正書】
【提出日】平成16年1月9日(2004.1.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
周波数比較器を有する周波数比較ループと位相比較器を有する位相比較ループとを持つデュアルループＰＬＬにおいて、
前記周波数比較ループにおいて、基準周波数と出力周波数との周波数比較を２分探査方法により行う構成を備えた
ことを特徴とするデュアルループＰＬＬ。
【請求項２】
請求項１記載のデュアルループＰＬＬにおいて、
前記周波数比較ループには、
前記周波数比較器と、
前記周波数比較器からの比較結果を受けて、カウント値をアップ又はダウンするアップダウンカウンタと、
前記アップダウンカウンタのカウント値を受け、このカウント値に基いて出力周波数を変化させる電圧制御発振器とを備え、
前記アップダウンカウンタは、
カウント値を記憶するレジスタと、
前記周波数比較器からの比較結果に応じて、前回の加減算値の２分の１の正値又は負値を出力する入力制御回路と、
前記レジスタのカウント値と前記入力制御回路の出力とを加算する加算器とを有する
ことを特徴とするデュアルループＰＬＬ。
【請求項３】
請求項２記載のデュアルループＰＬＬにおいて、
前記周波数比較器は、
前記２分探査が進行する周波数比較の各段階に応じて周波数比較の精度を可変にする精度可変回路を備える
ことを特徴とするデュアルループＰＬＬ。
【請求項４】
請求項２記載のデュアルループＰＬＬにおいて、
前記周波数比較器は、
出力周波数が基準周波数以下のときＵＰ信号を出力し、出力周波数が基準周波数以上のときＤＯＷＮ信号を出力する構成であり、
前記アップダウンカウンタは、
前記周波数比較器からＵＰ信号及びＤＯＷＮ信号を同時に受けたとき、カウント値のアップ又はダウンを禁止させる誤カウント防止回路を有する
ことを特徴とするデュアルループＰＬＬ。
【請求項５】
請求項２記載のデュアルループＰＬＬにおいて、
前記周波数比較器は、
前記電圧制御発振器による出力周波数の変化制御中での過渡的周波数を基準周波数と比較しない構成を持つ
ことを特徴とするデュアルループＰＬＬ。
【請求項６】
請求項１記載のデュアルループＰＬＬにおいて、
前記位相比較ループには、
電圧制御発振器と、
前記電圧制御発振器の前段に配置されたループフィルタとが備えられ、
前記周波数比較ループの構成時には、
前記ループフィルタは、前記電圧制御発振器と切り離されると共に、
前記ループフィルタ及び前記電圧制御発振器には、各々、所定値の基準電圧が与えられる
ことを特徴とするデュアルループＰＬＬ。
【請求項７】
請求項２記載のデュアルループＰＬＬにおいて、
前記電圧制御発振器は、前記周波数比較ループの構成時に所定値の基準電圧が与えられ、
前記アップダウンカウンタは、
前記周波数比較器からの比較結果を受けて、前記基準周波数と前記出力周波数とが一致する時に、前記基準電圧の所定値に対するばらつきに応じて、カウント値を優先的にアップ又はダウンさせる優先順位切換回路を有する
ことを特徴とするデュアルループＰＬＬ。
【請求項８】
請求項１記載のデュアルループＰＬＬにおいて、
位相比較器の後段に配置されたチャージポンプと、
前記チャージポンプにより充電及び放電されるループフィルタと、
前記ループフィルタにより入力電圧が与えられる電圧制御発振器とを備え、
前記チャージポンプは、
周波数比較モードのとき、所定値の基準電圧を前記ループフィルタに与える一方、位相比較モードのとき、前記位相比較器からの出力に基いて前記ループフィルタを充電又は放電する
ことを特徴とするデュアルループＰＬＬ。
【請求項９】
請求項１記載のデュアルループＰＬＬにおいて、
前記位相比較ループには、
前記位相比較器の後段に配置されたチャージポンプと、
前記チャージポンプの後段に配置されたループフィルタとが備えられ、
前記ループフィルタは、
前記チャージポンプの出力側に一端が接続された抵抗と、
前記抵抗の他端にゲート端子が接続されたＮ型トランジスタ及びＰ型トランジスタとを備え、
前記Ｎ型トランジスタは、ソース端子、ドレイン端子及びバルク端子がグランドに接続され、
前記Ｐ型トランジスタは、ソース端子、ドレイン端子及びバルク端子が電源に接続される
ことを特徴とするデュアルループＰＬＬ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数比較ループと位相比較ループとを持つデュアルループＰＬＬに関するものである。
【背景技術】
【０００２】
従来、ＰＬＬ（Phase Looked Loop）として、周波数比較ループと位相比較器ループとを持って、電圧制御発振器のゲインを増加させずに広帯域な位相同期を得るデュアルループＰＬＬがある。この従来技術は、例えば非特許文献１に記載されている。
【０００３】
デュアルループＰＬＬは、広帯域化をしても、電圧制御発振器のゲインを小さくできるので、電圧制御発振器の入力電圧の変動が発振周波数に及ぼす影響を小さくできる利点を持つ。また、このデュアルループＰＬＬは、電圧制御発振器の特性が製造プロセスのばらつきによって変動しても、周波数比較により電圧制御発振器の特性を必要な特性に自立的に補正する機能を持っている。
【０００４】
図１３は、従来のデュアルループＰＬＬの回路構成を示す。同図において、１は位相比較器、２はチャージポンプ、３はＰ側とＦ側とに切り替わる動作モード切替スイッチ、４はループフィルタ、５は電圧制御発振器（ＶＣＯ）、６は分周回路、７は周波数比較器、８はアップダウンカウンタ、９はＶＣＯ特性制御回路、１０は外部基準クロックＣＬｅｘ、１１は内部クロックＣＬｉｎ、１５は基準電圧Ｖｒｅｆ、１６は周波数比較ストップ信号ＦＳＴＯＰ、ＯＵＴは出力端子であって電圧制御発振器５の出力側が接続される。
【０００５】
以下、図１３を参照しながら、デュアルループＰＬＬの動作を説明する。
【０００６】
先ず、デュアルループＰＬＬは、動作モード切替スイッチ３をＦ側にしてループフィルタ４への入力電圧を基準電圧Ｖｒｅｆ（１５）として、位相比較器１からのループをオープン状態とする。これにより、ループは周波数比較器７、アップダウンカウンタ８、ＶＯＣ特性制御回路９、電圧制御発振器５及び分周回路６を通る周波数比較ループとなる。
【０００７】
前記周波数比較ループにおいて、電圧制御発振器５の入力電圧には一定の基準電圧Ｖｒｅｆ（１５）が与えられ、周波数比較モードのみで動作する。この周波数比較モードでは、周波数比較器７は、電圧制御発振器５の出力周波数を分周回路６で分周した内部クロックＣＬｉｎ（１１）の周波数と、外部基準クロックＣＬｅｘ（１０）の周波数とを比較し、外部基準クロックＣＬｅｘ（１０）の周波数が内部クロックＣＬｉｎ（１１）の周波数よりも高い場合にはＵＰ信号を、低い場合にはＤＯＷＮ信号を出力する。アップダウンカウンタ８は、前記周波数比較器７からのＵＰ信号又はＤＯＷＮ信号を受けて、この信号に応じてカウント値を"１"だけ加算又は減算する。ＶＣＯ特性制御回路９は、前記アップダウンカウンタ８のデジタル出力を受け、このデジタル出力値に応じて電圧制御発振器５のＶ−Ｆ（入力電圧−周波数）特性をシフトさせて、出力周波数を変化させる。これにより、内部クロックＣＬｉｎ（１１）の周波数が増減変化して、外部基準クロックＣＬｅｘ（１０）の周波数に近づくことになる。
【０００８】
前記の外部基準クロックＣＬｅｘ（１０）と内部クロックＣＬｉｎ（１１）との周波数比較を行い、その結果に応じてアップダウンカウンタ８のカウント値を変化させ、ＶＣＯ特性制御回路９により電圧制御発振器５のＶ−Ｆ特性を変化させて内部クロックＣＬｉｎ（１１）の周波数を外部基準クロックＣＬｅｘ（１０）の周波数に近づけるという一連の動作は、この両周波数がほぼ一致し、周波数比較器７から周波数比較ストップ信号ＦＳＴＯＰ（１６）が出力されるまで繰り返される。
【０００９】
周波数比較器７から周波数比較ストップ信号ＦＳＴＯＰ（１６）が出力されると、アップダウンカウンタ８のカウント値は固定され、動作モード切替スイッチ３はＦ側からＰ側に切り替わり、チャージポンプ２の出力側がループフィルタ４の入力側に接続される。これにより、ループは、位相比較器１、チャージポンプ２、ループフィルタ４、電圧制御発振器５及び分周回路６を通る位相比較ループに切り替わる。
【００１０】
この位相比較ループでは、位相比較器１は、外部基準クロックＣＬｅｘ（１０）と内部クロックＣＬｉｎ（１１）との位相比較を行い、外部基準クロックＣＬｅｘ（１０）の位相が内部クロックＣＬｉｎ（１１）の位相に比べて速ければ、位相差に対応した時間だけＵＰ信号を出力し、遅ければ位相差に対応した時間だけＤＯＷＮ信号を出力する。チャージポンプ２は、前記位相比較器１からのＵＰ信号及びＤＯＷＮ信号に応じてループフィルタ４を充電及び放電する。ループフィルタ４は、チャージポンプ２からの充電及び放電動作を積分して、直流電圧に変換し、電圧制御発振器５の入力電圧とする。この入力電圧により電圧制御発振器５の出力周波数が変化させられる。これらの一連の動作を繰り返すことにより、最終的に外部基準クロックＣＬｅｘ（１０）の位相と内部クロックＣＬｉｎ（１１）の位相とが同期して、電圧制御発振器５の出力には、外部基準クロックＣＬｅｘ（１０）に同期した信号（クロック）であって、その周波数がＮ逓倍(Ｎは分周回路６の分周比)された信号が得られる。
【非特許文献１】Yi-Cheng Chang, Edwin W. Greeneich，"MONOLITHIC PHASE-LOCKED LOOP CIRCUITS WITH COARSE-STEERING ACQUISITION AID" Circuits and Systems, 1999. 42nd Midwest Symposium on , Volume: 1 , 1999 Page(s): 283 -286 vol. 1
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、前記従来のデュアルループＰＬＬでは、周波数比較ループ内のアップダウンカウンタ８が"１"ステップ毎に変化する構成であるために、例えば電圧制御発振器５の最大発振周波数が必要となった場合には、アップダウンカウンタ８のカウント値を最大値まで変化させる必要があるが、このためには周波数比較器７での周波数比較を２M 回（Ｍはアップダウンカウンタ８のビット数）だけ繰り返す必要があって、デュアルループＰＬＬのロックアップ時間が長くなるという問題点がある。
【００１２】
本発明は、前記従来技術の問題点を解決するものであり、その目的は、高速で能率的に周波数比較を行うことのできるデュアルループＰＬＬを提供することにある。
【課題を解決するための手段】
【００１３】
前記の目的を達成するために、本発明では、デュアルループＰＬＬにおいて、周波数比較を２分探査方法により能率的に行うこととする。
【００１４】
すなわち、請求項１記載の発明のデュアルループＰＬＬは、周波数比較器を有する周波数比較ループと位相比較器を有する位相比較ループとを持つデュアルループＰＬＬにおいて、前記周波数比較ループにおいて、基準周波数と出力周波数との周波数比較を２分探査方法により行う構成を備えたことを特徴とする。
【００１５】
また、請求項２記載の発明は、前記請求項１記載のデュアルループＰＬＬにおいて、前記周波数比較ループには、前記周波数比較器と、前記周波数比較器からの比較結果を受けて、カウント値をアップ又はダウンするアップダウンカウンタと、前記アップダウンカウンタのカウント値を受け、このカウント値に基いて出力周波数を変化させる電圧制御発振器とを備え、前記アップダウンカウンタは、カウント値を記憶するレジスタと、前記周波数比較器からの比較結果に応じて、前回の加減算値の２分の１の正値又は負値を出力する入力制御回路と、前記レジスタのカウント値と前記入力制御回路の出力とを加算する加算器とを有することを特徴とする。
【００１６】
加えて、請求項３記載の発明は、前記請求項２記載のデュアルループＰＬＬにおいて、前記周波数比較器は、前記２分探査が進行する周波数比較の各段階に応じて周波数比較の精度を可変にする精度可変回路を備えることを特徴とする。
【００１７】
更に、請求項４記載の発明は、前記請求項２記載のデュアルループＰＬＬにおいて、前記周波数比較器は、出力周波数が基準周波数以下のときＵＰ信号を出力し、出力周波数が基準周波数以上のときＤＯＷＮ信号を出力する構成であり、前記アップダウンカウンタは、前記周波数比較器からＵＰ信号及びＤＯＷＮ信号を同時に受けたとき、カウント値のアップ又はダウンを禁止させる誤カウント防止回路を有することを特徴とする。
【００１８】
加えて、請求項５記載の発明は、前記請求項２記載のデュアルループＰＬＬにおいて、前記周波数比較器は、前記電圧制御発振器による出力周波数の変化制御中での過渡的周波数を基準周波数と比較しない構成を持つことを特徴とする。
【００１９】
また、請求項６記載の発明は、前記請求項１記載のデュアルループＰＬＬにおいて、前記位相比較ループには、電圧制御発振器と、前記電圧制御発振器の前段に配置されたループフィルタとが備えられ、前記周波数比較ループの構成時には、前記ループフィルタは、前記電圧制御発振器と切り離されると共に、前記ループフィルタ及び前記電圧制御発振器には、各々、所定値の基準電圧が与えられることを特徴とする。
【００２０】
更に、請求項７記載の発明は、前記請求項２記載のデュアルループＰＬＬにおいて、前記電圧制御発振器は、前記周波数比較ループの構成時に所定値の基準電圧が与えられ、前記アップダウンカウンタは、前記周波数比較器からの比較結果を受けて、前記基準周波数と前記出力周波数とが一致する時に、前記基準電圧の所定値に対するばらつきに応じて、カウント値を優先的にアップ又はダウンさせる優先順位切換回路を有することを特徴とする。
【００２１】
また、請求項８記載の発明は、前記請求項１記載のデュアルループＰＬＬにおいて、位相比較器の後段に配置されたチャージポンプと、前記チャージポンプにより充電及び放電されるループフィルタと、前記ループフィルタにより入力電圧が与えられる電圧制御発振器とを備え、前記チャージポンプは、周波数比較モードのとき、所定値の基準電圧を前記ループフィルタに与える一方、位相比較モードのとき、前記位相比較器からの出力に基いて前記ループフィルタを充電又は放電することを特徴とする。
【００２２】
更に、請求項９記載の発明は、前記請求項１記載のデュアルループＰＬＬにおいて、前記位相比較ループには、前記位相比較器の後段に配置されたチャージポンプと、前記チャージポンプの後段に配置されたループフィルタとが備えられ、前記ループフィルタは、前記チャージポンプの出力側に一端が接続された抵抗と、前記抵抗の他端にゲート端子が接続されたＮ型トランジスタ及びＰ型トランジスタとを備え、前記Ｎ型トランジスタは、ソース端子、ドレイン端子及びバルク端子がグランドに接続され、前記Ｐ型トランジスタは、ソース端子、ドレイン端子及びバルク端子が電源に接続されることを特徴とする。
【００２３】
以上により、本発明では、デュアルループＰＬＬにおいて、周波数比較ループでの周波数比較が２分探査方式で行われるので、従来のようにアップダウンカウンタが"１"ステップ毎に変化する場合に比較して、周波数比較を能率良く行うことができて、ロックアップ時間を短縮することができ、例えば出力周波数を最大周波数にまで高くする必要が生じた場合等での時間短縮が可能である。
【００２４】
更に、本発明では、２分探査方式で周波数比較を行う場合に、周波数比較ループでは、電圧制御発振器の周波数変化量の絶対値が２分の１ステップで徐々に小さく変化して行くことから、周波数比較の初期の段階ほど周波数比較器に要求される比較精度は粗くできる状況となるのに合わせて、周波数比較器の精度可変回路がその比較精度を可変にするので、２分探査の進行に応じた周波数比較の初期の段階ほど比較精度を粗くして、周波数比較の各段階で周波数比較器の比較精度を最適精度にできて、各段階での周波数比較時間を短縮でき、更にロックアップ時間を短縮することが可能である。
【００２５】
また、本発明では、２分探査方式による周波数比較が終了していない段階で出力周波数が基準周波数と一致した場合には、周波数比較器はＵＰ信号とＤＯＷＮ信号とを同時に出力するものの、誤カウント防止回路がアップダウンカウンタでのカウント値のアップ又はダウンを禁止させるので、誤カウントを防止でき、この時点で周波数比較モードを終了することができる。
【００２６】
更に、本発明では、電圧制御発振器が出力周波数を変化制御している最中において、周波数比較器はこの過渡的は出力周波数を基準周波数と比較しないので、常に安定した出力周波数を基準周波数と比較でき、良好な周波数比較が確保される。
【００２７】
加えて、本発明では、周波数比較ループの構成時には、ループフィルタが電圧制御発振器から切り離されて、電圧制御発振器には基準電圧回路の所定の基準電圧が直接に与えられるので、ループフィルタは負荷とならず、基準電圧回路の負荷を小さくでき、素早く電圧制御発振器の入力電圧を所定の基準電圧にすることが可能である。しかも、この周波数比較ループの構成時には、前記切り離したループフィルタの電圧が前記所定の基準電圧に充電されるので、この周波数比較ループから位相比較ループに移行して、前記ループフィルタが電圧制御発振器に接続された際にも、電圧制御発振器の入力電圧に変化がないので、ＰＬＬのロックアップ時間が短縮される。
【００２８】
また、本発明では、周波数比較ループの構成時において、電圧制御発振器に入力される基準電圧が所定値よりも低い又は高い場合には、ＰＬＬのロック時の電圧制御発振器の入力電圧は所定値の基準電圧よりも低く又は高くなる状況であるが、周波数比較器からの比較結果により基準周波数と出力周波数とがほぼ一致した場合に、アップダウンカウンタの優先順位切換回路がカウント値を基準電圧のばらつき方向に応じて優先的にダウン又はアップさせるので、ＰＬＬのロック時の電圧制御発振器の入力電圧はほぼ所定値の基準電圧になる。従って、電圧制御発振器に与える基準電圧の電圧値が製造プロセスの変動に起因して変動した場合であっても、ＰＬＬのロック時の電圧制御発振器の入力電圧は所定値の最適な基準電圧に調整される。
【００２９】
加えて、本発明では、周波数比較モードと位相比較モードとを切り替える動作モード切替スイッチがチャージポンプにより兼用されるので、この動作モード切替スイッチが不要になると共に、周波数比較モード時にループフィルタが必要とする基準電圧も前記チャージポンプが発生するので、この基準電圧の発生回路も不要になる。
【００３０】
また、本発明では、ループフィルタにおいて、パワーダウン時にＮ型トランジスタからのリーク電流が存在しても、電源に接続されたＰ型トランジスタのリーク電流が前記Ｎ型トランジスタに流入して、相殺されるので、ループフィルタの電位は長時間ほぼ同電位に保持される。従って、パワーダウンから通常動作に移行すると、従来のループフィルタに比べて、短時間でロックすることが可能である。しかも、グランドに接続されたＮ型トランジスタに加えて、電源に接続されたＰ型トランジスタを備えるので、バイアス電圧に対する合成ＭＯＳ容量のばらつきが小さく制限される。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３２】
（第１の実施の形態）
図１は本発明の第１の実施の形態のデュアルループＰＬＬの回路構成を示す。同図において、１は位相比較器、２はチャージポンプ、３はＰ側とＦ側とに切り替わる動作モード切替スイッチ、４はループフィルタ、５は電圧制御発振器（ＶＣＯ）、６は分周回路、７は周波数比較器、８はアップダウンカウンタ、９はＶＣＯ特性制御回路、１０は外部基準クロックＣＬｅｘ、１１は内部クロックＣＬｉｎ、１２はリセット信号ＮＲ、１５は基準電圧Ｖｒｅｆ、１６は前記アップダウンカウンタ８から出力される周波数一致信号ＦＳＴＯＰである。
【００３３】
また、前記周波数比較器７において、２０、２１はクロックカウンタ、２２はＯＲ回路、２３はＡＮＤ回路である。更に、前記アップダウンカウンタ８において、３０は入力制御回路、３１は加算器、３２はセレクタ、３３はレジスタである。
【００３４】
前記位相比較器１は、外部基準クロックＣＬｅｘ（１０）と内部クロックＣＬｉｎ（１１）とを比較し、その比較結果であるＵＰ信号及びＤＯＷＮ信号はチャージポンプ２に入力される。動作モード切替スイッチ３は、前記チャージポンプ２の出力側に接続されたＰ側と、基準電圧Ｖｒｅｆ（１５）に接続されたＦ側とを持ち、アップダウンカウンタ８からの周波数一致信号ＦＳＴＯＰ（１６）を制御信号として、前記Ｐ側とＦ側とに切り替わる。動作モード切替スイッチ３の出力側にはループフィルタ４が接続され、このループフィルタ４の出力は電圧制御発振器５に入力されて、その入力電圧により周波数が変化させられる。前記電圧制御発振器５の出力周波数は分周回路６により分周されて内部クロックＣＬｉｎ（１１）となる。
【００３５】
また、前記周波数比較器７は、前記外部基準クロックＣＬｅｘ（１０）と内部クロックＣＬｉｎ（１１）とを入力してこの両クロックの周波数（基準周波数と出力周波数）を比較し、その比較結果の信号としてＵＰ信号又はＤＯＷＮ信号を出力すると共に、リセット信号ＮＲ（１２）により初期化され、アップダウンカウンタ８からの周波数一致信号ＦＳＴＯＰ（１６）を受けて周波数比較を停止する。アップダウンカウンタ８は、前記周波数比較器７のＵＰ信号及びＤＯＷＮ信号を受けてカウント値を更新し、リセット信号ＮＲ（１２）により初期化される。更に、ＶＣＯ特性制御回路９は、前記アップダウンカウンタ８のカウント値を受け、このカウント値に基いて電圧制御発振器５のＶ−Ｆ特性を制御する。
【００３６】
次に、前記周波数比較器７の構成の詳細を説明する。この周波数比較器７において、クロックカウンタ２０は、外部基準クロックＣＬｅｘ（１０）をカウントし、後述するＡＮＤ回路２３の出力によりリセットされ、その出力信号ＣはＵＰ信号となる。また、他のクロックカウンタ２１は、内部クロックＣＬｉｎ（１１）をカウントし、前記ＡＮＤ回路２３の出力によりリセットされ、その出力信号ＣはＤＯＷＮ信号となる。また、ＯＲ回路２２は、前記２つのクロックカウンタ２０、２１の出力ＣＫＯ（後述）を入力し、その出力は周波数比較器７からのクロック信号ＣＫとなる。更に、ＡＮＤ回路２３は、リセット信号ＮＲ（１２）と、前記クロックカウンタ２０、２１の出力ＮＲＯ（後述）とを入力し、その出力信号はリセット信号として前記クロックカウンタ２０、２１をリセットする。
【００３７】
前記周波数比較器７内の２つのクロックカウンタ２０、２１の内部構成は同一である。以下、一方のクロックカウンタ２０の内部構成を図２に示す。図２において、クロックカウンタ２０は、カウンタ４０と、ＡＮＤ回路４１と、Ｄ型フリップフロップ回路４２とを有する。カウンタ４０は、ｃｋ端子４３に外部基準クロックＣＬｅｘ（１０）を受け、ＮＲ端子にアンド回路２３からのリセット信号を受け、ｎビット（Ａ１〜Ａｎ）をカウントする。このカウンタ４０の最上位ビットＡｎはＣ信号４５として出力される。また、ＡＮＤ回路４１は、カウンタ４０の最上位ビットＡｎと最下位ビットＡ１とを入力し、その出力はクロックカウンタ２０の出力ＣＫＯ（４６）となる。更に、Ｄ型フリップフロップ回路４２は、前記ＡＮＤ回路４１の出力ＣＫＯ（４６）をデータ入力とし、前記ｃｋ端子４３に入力される外部基準クロックＣＬｅｘ（１０）又は内部クロックＣＬｉｎ（１１）をクロック入力とし、その出力はクロックカウンタ２０の出力ＮＲＯ（４）となる。
【００３８】
続いて、図１に示したアップダウンカウンタ８の内部構成を説明する。同図のアップダウンカウンタ８において、レジスタ３３はアップダウンカウンタ８の前回のカウント値を記憶する。また、入力制御回路３０は、周波数比較器７のクロックカウンタ２０からのＵＰ信号と、他方のクロックカウンタ２１からのＤＯＷＮ信号と、ＯＲ回路２２からのクロック信号ＣＫとを入力し、図３に示した内部構成を有して、後述するように前記周波数比較器７から受けたＵＰ信号又はＤＯＷＮ信号に応じて、前回の加減算値の１／２値の正値又は負値を出力する。加算器３１は、前記入力制御回路３０の出力と前記レジスタ３３の出力とを加算する。セレクタ３２は、前記加算器３１の出力とレジスタ３３の出力とを入力し、前記加算器３１の出力のうち最上位ビットを制御信号として、前記２つの出力の何れかを選択する。前記レジスタ３３は、セレクタ３２の出力を受け、このセレクタ３２の出力を周波数比較器７のＯＲ回路２２からのクロック信号ＣＫによってラッチする。
【００３９】
ここで、アップダウンカウンタ８のカウント値がＮビットの場合、入力制御回路３０の出力及び加算器３１の入出力のビット数はＮ＋１ビット、セレクタ３２の入出力及びレジスタ３３のビット数はＮビットで各々構成され、加算器３１の出力のＮ＋１ビット目（最上位ビット）は符号ビットとして利用される。このとき、レジスタ３３の出力を加算器３１に入力する部分で不足する１ビット分は、最上位ビットを"０"としてビット数合わせして、常にレジスタ３３からは正の値が入力されるようにする。前記符号ビット（加算器３１の出力の最上位ビット）は、加算器３１の出力がＯＶＥＲＦＬＯＷ又は負値となった場合に"１"となる。
【００４０】
セレクタ３２はこの符号ビットを制御信号として入力し、この符号ビットが"１"となった場合には、レジスタ３３側を選択し、そのレジスタ３３の出力値をそのままレジスタ３３でラッチさせて、アップダウンカウンタ８のカウント値が誤った値になることを防止している。
【００４１】
前記アップダウンカウンタ８の入力制御回路３０は、図３に示すように、Ｎ−１ビット（Ｃ１〜Ｃｎ-１）出力の状態遷移回路５１と、ＯＲ回路５２と、Ｎ−１個の論理回路５３と、Ｄ型フリップフロップ回路５４とにより構成される。前記状態遷移回路５１は、リセット時に出力の最上位ビットＣｎ-１が"１"、他のビットが"０"となり、その後、周波数比較器７からのクロック信号ＣＫを受ける毎に、"０"を出力しているビットの中で最上位ビットが"１"に遷移する構成を持つ。
【００４２】
前記ＯＲ回路５２は、周波数比較器７からのＤＯＷＮ信号及びＵＰ信号を受ける。前記各論理回路５３は相互に同一構成である。これらの論理回路５３は、図３に示すように、ＡＮＤ回路５５と、セレクタ５６と、他の２個のＡＮＤ回路５７、５８とを備える。前記ＡＮＤ回路５５は前記ＯＲ回路５２の出力とＤＯＷＮ信号とを入力とする。セレクタ５６は、前記ＡＮＤ回路５５の出力と前記ＯＲ回路５２の出力とを入力とし、後述するＡＮＤ回路５８の出力を制御信号として、この制御信号が"１"のときＡＮＤ回路５５の出力を選択し、"０"のときＯＲ回路５２の出力を選択する。ＡＮＤ回路５７は、前記セレクタ５６の出力と、状態遷移回路５１の対応ビットの出力とを入力とし、その出力が自己の論理回路５３の出力となる。また、ＡＮＤ回路５８は、状態遷移回路５１の対応ビットの出力をＡ端子入力とし、その対応ビットの１ビット前のビットをＢ端子入力とし、その出力は前記セレクタ５６の制御信号となる。状態遷移回路５１の最下位ビットＣ１がＡ端子に入力される論理回路５３では、Ｂ端子に"０"（接地電位）が入力される。
【００４３】
また、入力制御回路３０のＤ型フリップフロップ回路５４は、状態遷移回路５１の最下位ビットＣ１をデータ入力とし、周波数比較器７からのクロック信号ＣＫがクロック入力とされる。
【００４４】
前記入力制御回路３０において、最上位ビットＩｎ+１は符号ビットとして使用され、その最上位ビットＩｎ+１とＩｎビットはＤＯＷＮ信号がそのまま出力され、Ｎ-１ビット以下の出力Ｉｎ-１、Ｉｎ-２…Ｉ１は、対応する論理回路５３の出力である。
【００４５】
次に、本実施の形態のデュアルループＰＬＬの動作について説明する。尚、デュアルループＰＬＬの全体の動作は従来技術と同様であるので、本発明の特徴となる周波数比較ループを用いた周波数比較モードでの動作についてのみ説明する。
【００４６】
周波数比較器７では、外部基準クロックＣＬｅｘ（１０）と内部クロックＣＬｉｎ（１１）とのうち周波数の高い方が図２のクロックカウンタ内のカウンタ４０の最上位ビットをいち早く"１"とするので、外部基準クロックＣＬｅｘ（１０）が内部クロックＣＬｉｎ（１１）よりも高い場合にはＵＰ信号が先に出力され、その逆の場合にはＤＯＷＮ信号が先に出力される。クロックカウンタ２０、２１からの信号ＣＫＯ（４６）は、図２に示すように、カウンタ４０の最上位ビットと最下位ビットとのＡＮＤ論理であるので、Ｃ信号（ＵＰ信号又はＤＯＷＮ信号）が出力された時点からＣＫ端子４３に入力される信号の１周期後に信号ＣＫＯ（４６）が出力される。周波数比較器７からのクロック信号ＣＫは、クロックカウンタ２０、２１の出力信号ＣＫＯ（４６）のＯＲ論理であるので、ＵＰ信号が先に出力された場合には外部基準クロックＣＬｅｘ（１０）の１周期後にクロック信号ＣＫが出力され、ＤＯＷＮ信号が先に出力された場合には内部クロックＣＬｉｎ（１１）の１周期後にクロック信号ＣＫが出力される。
【００４７】
クロックカウンタ２０、２１の信号ＮＲＯ（４７）は、図２に示したようにＤ型フリップフロップ回路４２の出力であるから、信号ＣＫＯ（４６）が出力された時点からＣＫ端子４３に入力されるクロック信号の１周期後に出力される。これらの信号ＮＲＯ（４７）は、各々、ＡＮＤ回路２３に入力されて、クロックカウンタ２０、２１自身にリセットをかける。
【００４８】
周波数比較器７は、以上を総合すると、ＵＰ信号又はＤＯＷＮ信号を出力し、そのＵＰ信号又はＤＯＷＮ信号を出力した１周期後（１周期は外部基準クロックＣＬｅｘ（１０）及び内部クロックＣＬｉｎ（１１）のうち何れか速い方の周期）においてクロック信号ＣＫを出力し、そのクロック信号ＣＫを出力した１周期後（１周期は外部基準クロックＣＬｅｘ（１０）及び内部クロックＣＬｉｎ（１１）のうち何れか速い方の周期）においてリセット信号ＮＲ０を出力して、クロックカウンタ２０、２１をリセットし、新たに周波数比較を行う。
【００４９】
前記周波数比較器７の動作は、アップダウンカウンタ８からの周波数比較ストップ信号ＦＳＴＯＰの入力によってクロックカウンタ２０、２１の入力が遮断されるまで繰り返される。
【００５０】
「アップダウンカウンタの動作」
アップダウンカウンタ８において、加算器３１は、入力制御回路３０の出力（前回の加減算値の１／２値）と、カウント値を保持しているレジスタ３３の出力とを加算し、その加算結果は、レジスタ３３が周波数比較器７のＯＲ回路２２からクロック信号ＣＫを受けた時にレジスタ３３にラッチされる。
【００５１】
ここで、アップダウンカウンタ８の入力制御回路３０の出力内容について説明する。ｎ−１個の論理回路５３の出力、即ち、入力制御回路３０のビットＩ１〜Ｉｎ-１について、これら論理回路５３のうち、ＡＮＤ回路５８のＡ端子のレベルが"１"、Ｂ端子のレベルが"０"となっている論理回路５３は、ＵＰ信号及びＤＯＷＮ信号の何れかが"１"となると"１"を出力し、Ａ端子及びＢ端子のレベルが共に"１"となっている論理回路５３は、ＵＰ信号のみが"１"のときに"０"を出力し、ＤＯＷＮ信号のみが"１"のときに"１"を出力する。また、Ａ端子及びＢ端子のレベルが共に"０"となっている論理回路５３は、ＵＰ信号及びＤＯＷＮ信号に拘わらず"０"を出力する。ここで、状態遷移回路５１がリセット直後の初期状態（最上位ビットＣｎ-１のみが"１"となり、他のビットは"０"である状態）では、Ｉｎ-１ビットは"１"となり、Ｉｎ-１ビットよりも下位ビットは全て"０"となり、Ｉｎ-１ビットよりも上位ビットＩｎ、Ｉｎ+１はＵＰ信号が入力されているとき"０"になり、ＤＯＷＮ信号が入力されているとき"１"になる。即ち、入力制御回路３０の出力は、初期状態において、全ビットＩｎ+１〜Ｉ１は、ＵＰ信号が"１"となったとき００１０…０となり、ＤＯＷＮ信号が"１"となったとき１１１０…０となる。
【００５２】
その後、周波数比較器７のクロック信号ＣＫが入力制御回路３０に入力されると、状態遷移回路５１は次の状態に遷移して、Ｃｎ-１ビット及びＣｎ-２ビットが"１"、Ｃｎ-３ビット以降が"０"の出力状態となる。この状態での入力制御回路３０の出力は、ＵＰ信号が"１"となったとき０００１０…０、ＤＯＷＮ信号が"１"となったとき１１１１０…０となる。
【００５３】
更に、入力制御回路３０に次のクロック信号ＣＫが入力された更に次の状態も同様に考えて行くと、入力制御回路３０の出力値の絶対値は、リセット信号が入力された初期状態からクロック信号ＣＫが入力される毎に、アップダウンカウンタ８の最大値２N の４分の１、２N の８分の１（前回の加減算値の２分の１）、２N の１６分の１（前回の加減算値の２分の１）…、"１"と変化する。そして、この入力制御回路３０の出力は、ＵＰ信号が入力されたときは正値、ＤＯＷＮ信号が入力されたときは負値となる。
【００５４】
ここで、初期状態での絶対値を最大値２N の２分の１とせず、４分の１としたのは、初期状態においてレジスタ３３の値を最大値２N の２分の１にセットするためである。
【００５５】
従って、周波数比較器７により周波数比較を行ってＵＰ信号又はＤＯＷＮ信号がアップダウンカウンタ８に入力されると、入力制御回路３０の出力値は、ＵＰ信号が入力された場合には前回の加減算値の２分の１の正値になり、ＤＯＷＮ信号が入力された場合には前回の加減算値の２分の１の負値になる。そして、この入力制御回路３０の出力値とレジスタ３３のカウント値とが加算器３１により加算され、その結果が再度レジスタ３３に入力される。レジスタ３３は、周波数比較器７からのＵＰ信号又はＤＯＷＮ信号の出力時から１周期（この１周期は、外部基準クロックＣＬｅｘ（１０）及び内部クロックＣＬｉｎ（１１）のうち速い方の周期）だけ遅れて周波数比較器７からクロック信号ＣＫを受けると、この時点で前記加算器３１での加減算値をラッチする。これにより、アップダウンカウンタ８のカウント値は、ＵＰ信号が入力された場合には前回の加減算値の２分の１だけアップし、ＤＯＷＮ信号が入力された場合には前回の加減算値の２分の１だけダウンすることになる。
【００５６】
その後、周波数比較器７では、前記クロック信号ＣＫの出力時から１周期（この１周期も外部基準クロックＣＬｅｘ（１０）及び内部クロックＣＬｉｎ（１１）のうち速い方の周期）後において、クロックカウンタ２０又は２１からリセット信号ＮＲＯ（４７）が出力されて、クロックカウンタ２０、２１自身がリセットされる。
【００５７】
ＶＣＯ特性制御回路９は、前記アップダウンカウンタ８のカウント値の変化を受けて、このカウント値に応じて電圧制御発振器５のＶ−Ｆ特性を変化させる。これにより、電圧制御発振器５の出力周波数が変化し、この出力周波数を分周回路６で分周した内部クロックＣＬｉｎ（１１）も変化する。
【００５８】
このように、周波数比較ループでは、周波数比較器７において外部基準クロックＣＬｅｘ（１０）と、変化した内部クロックＣＬｉｎ（１１）との周波数比較を行い、その結果に応じてアップダウンカウンタ８のカウント値を前回の２分の１の値のステップでアップ又はダウンさせるという２分探査方式の周波数比較動作が繰り返される。
【００５９】
そして、アップダウンカウンタ８の入力制御回路３０内の状態遷移回路５１において、最下位ビットＣ１が"１"となった状態（即ち、アップダウンカウンタ８が最終ステップ間隔となった状態）で、周波数比較器７からクロック信号ＣＫが入力制御回路３０に入力されると、この入力制御回路３０内のＤ型フリップフロップ回路５４からの周波数比較ストップ信号１６が"１"となり、この信号１６が周波数比較器７及び動作モード切替スイッチ３に入力されるので、周波数比較器７は動作を停止すると共に、動作モード切替スイッチ３がＦ側からＰ側に切り替わる。これにより、周波数比較モードが終了して、位相比較ループに切り替った位相比較モードになる。
【００６０】
以上のように、本実施の形態によれば、デュアルループＰＬＬにおいて２分探査方式の周波数比較が行えるので、従来の１ステップ間隔のアップダウンカウンタを用いたデュアルループＰＬＬよりも周波数比較動作を高速化及び能率化でき、ロックアップタイムを短縮することができ、例えばアップダウンカウンタ８のビット数が"３"である場合には従来では最大８回の周波数比較が必要だが、本実施の形態では３回の周波数比較で済むことになる。
【００６１】
（第２の実施の形態）
次に、本発明の第２の実施の形態のデュアルループＰＬＬを説明する。
【００６２】
前記第１の実施の形態のデュアルループＰＬＬでは、２分探査方式により周波数比較を行うので、周波数比較ループ時には、電圧制御発振器５の周波数変化量の絶対値を２分の１ステップで徐々に小さく変化させている。従って、周波数比較の初期段階ほど、周波数比較器７に要求される周波数の比較精度は粗くできる。しかし、第１の実施の形態の周波数比較器７の内部に備える図２に示したクロックカウンタ２０では、周波数比較の初期段階（開始時）や、中段階、及び最終段階に拘わらず、常に同じ周波数比較精度（具体的には、クロックカウンタ２０でのクロックＣＫ（４３）のカウント数）で周波数比較を行うため、周波数比較開始の初期段階では、必要以上の精度で周波数比較を行っていることになり、余分な周波数比較時間を浪費している。
【００６３】
そこで、本実施の形態では、図２のクロックカウンタ２０を改良することにより、周波数比較精度を可変として、周波数比較の初期、中期、最終段階での周波数比較精度を最低限必要なレベルとして、更に周波数比較時間を短縮し、ロックアップ時間の短縮を図るようにするものである。
【００６４】
図４は本実施の形態のデュアルループＰＬＬの周波数比較器７が内部に備えるクロックカウンタ２０’の具体的構成を示す。
【００６５】
図４のクロックカウンタ２０’では、周波数比較の２分探査が進行する各段階に応じて周波数比較の精度を可変にする精度可変回路５９を有する。この精度可変回路５９には、図３に示した入力制御回路３０の状態遷移回路５１からのｎ−１ビットの出力信号Ｃｎ-１、Ｃｎ-２…Ｃ１が入力されており、この出力信号のビット数（＝ｎ−１）に等しい個数の２入力型イクスクルーシブＯＲ回路５０(ｎ-１)、５０(ｎ-２)…５０(１)と、これと同数の２入力型ＡＮＤ回路４９(ｎ-１)、４９(ｎ-２)…４９(１)と、１個のＯＲ回路４８とを備える。一方、カウンタ４０’は、ｍビット（ｍはｎを越える正値）のカウンタで構成される。
【００６６】
前記精度可変回路５９において、各イクスクルーシブＯＲ回路５０(ｎ-１)…５０(１)は、状態遷移回路５１の対応ビットの出力と、その対応ビットの１ビット前の出力とを受ける。状態遷移回路５１の最下位ビットの出力Ｃ１を受けるイクスクルーシブＯＲ回路５０(１)には、"０"（接地電位）が入力される。また、各ＡＮＤ回路４９(ｎ-１)…４９(１)は、対応するイクスクルーシブＯＲ回路５０(ｎ-１)…５０(１)の出力を受けると共に、このｎ-１個のＡＮＤ回路４９(ｎ-１)…４９(１)には、前記カウンタ４０’の上位ｎ-１ビット、即ち、Ａｍ-(n-1)〜Ａｍビットが対応付けられていて、その対応するビット目の出力が入力され、具体的には、例えば、最上位ビットのＡＮＤ回路４９(ｎ-１)にはカウンタ４０’のＡｍ-(n-1)ビット目の出力が入力され、最下位ビットのＡＮＤ回路４９(１)にはカウンタ４０’の最上位ビットＡｍの出力が入力される。そして、各ＡＮＤ回路４９(ｎ-１)〜４９(１)の出力はＯＲ回路４８に入力され、このＯＲ回路４８の出力が周波数比較器７からのＣ信号（４５）（ＵＰ信号又はＤＯＷＮ信号）となる。
【００６７】
従って、本実施の形態では、状態遷移回路５１の出力Ｃｎ-１〜Ｃ１は、各周波数比較段階（即ち、クロックカウンタ２０’からのＵＰ信号又はＤＯＷＮ信号の出力毎）に、当初のリセット状態の１００…０から順次１１０…０、１１１…０、…と変化し、最終的に１１１…１となるので、イクスクルーシブＯＲ回路５０(ｎ-１)…５０(１)の出力の組合せは、当初のリセット状態から、順次、１００…０、０１０…０、…と変化し、最終的に０００…１となる。その結果、周波数比較の第１段階では、カウンタ４０’のＡｍ-(n-1)ビットの出力により最上位ビットのＡＮＤ回路４９(ｎ-１)の出力がHighとなり、ＯＲ回路４８からＣ信号（４５）（ＵＰ信号又はＤＯＷＮ信号）が出力される。そして、第２段階ではカウンタ４０’の更に１ビット上位のＡｍ-(n-2)ビット、第３段階ではカウンタ４０’の更に１ビット上位のＡｍ-(n-3)ビットにおいて、Ｃ信号（４５）（ＵＰ信号又はＤＯＷＮ信号）が出力される。そして、最終段階では、カウンタ４０’の最上位ビットＡｍの出力により最下位ビットのＡＮＤ回路４９(１)の出力がHighとなり、ＯＲ回路４８からＣ信号（４５）（ＵＰ信号又はＤＯＷＮ信号）が出力される。
【００６８】
従って、周波数比較の段階が増す毎に、周波数比較のためのカウント数が倍増して行くので、周波数比較精度も倍増する。逆に言えば、周波数比較の初期の段階ほど比較精度が２倍刻みで粗くなる構成となっている。よって、本実施の形態のクロックカウンタ２０’を備えた周波数比較器７を使用すれば、周波数比較の初期の段階ほど精度を粗くすることができて、周波数比較の各段階での周波数比較精度を最低限必要なレベルとすることができ、周波数比較をより一層能率的に行うことが可能である。
【００６９】
（第３の実施の形態）
次に、本発明の第３の実施の形態のデュアルループＰＬＬを説明する。
【００７０】
図５は本実施の形態のデュアルループＰＬＬが備えるアップダウンカウンタの入力制御回路の内部構成を示す。この入力制御回路以外のアップダウンカウンタの内部構成、及び周波数比較器などの他の構成部分については第１の実施の形態のデュアルループＰＬＬと同様であるので、その説明及び図示は省略する。
【００７１】
図３に示した第１の実施の形態の入力制御回路３０では、周波数比較器７からのＵＰ信号とＤＯＷＮ信号とが同時に"１"となった場合には、ＤＯＷＮ信号のみが入力された場合と同じ出力状態となり、誤ってダウンカウントを行ってしまう。周波数比較器７からクロック信号ＣＫが出力される前の段階でＵＰ信号とＤＯＷＮ信号とが同時に入力されるのは、外部基準クロックＣＬｅｘ（１０）と内部クロックＣＬｉｎ（１１）との周波数がほぼ一致している状態であり、本来、アップ又はダウンカウントを行うべきではない。そこで、本実施の形態では、図３の入力制御回路３０に改良を施して、これに対処している。
【００７２】
図５において、入力制御回路３０’は、前記第１の実施の形態で示した図３の入力制御回路３０に対して、更に、誤カウント防止回路６０と、Ｄ型フリップフロップ回路６１と、ＯＲ回路６６とが追加されている。
【００７３】
前記誤カウント防止回路６０は、ＮＡＮＤ回路６２と、２個のＡＮＤ回路６３、６４とを備える。前記ＮＡＮＤ回路６２はＵＰ信号とＤＯＷＮ信号とを入力とし、一方のＡＮＤ回路６３はＤＯＷＮ信号と前記ＮＡＮＤ回路６２の出力とを入力としてＤＯＷＮ’信号を出力する。他方のＡＮＤ回路６４はＵＰ信号と前記ＮＡＮＤ回路６２の出力とを入力としてＵＰ’信号を出力する。この構成により、誤カウント防止回路６０は、ＵＰ信号とＤＯＷＮ信号とが同時に"１"になった場合には、ＵＰ’信号及びＤＯＷＮ’信号を共に"０"にする。
【００７４】
また、前記Ｄ型フリップフロップ回路６１は、前記ＮＡＮＤ回路６２の出力をインバータ６５により反転した信号、即ち、ＵＰ信号とＤＯＷＮ信号との論理積をデータ入力とし、クロック信号ＣＫをクロック入力としており、ＵＰ信号とＤＯＷＮ信号とが同時に"１"になっている状態をラッチして、周波数一致信号６７を出力する。
【００７５】
更に、ＯＲ回路６６は、前記Ｄ型フリップフロップ回路６１からの周波数一致信号６７と、既述のＤ型フリップフロップ回路５４からの出力６８（最終ステップ間隔で動作したときに出力される信号）とを入力とし、周波数比較ストップ信号ＦＳＴＯＰ（１６）を出力する。
【００７６】
従って、本実施の形態では、２分探査方式による周波数比較が終了しない段階で、周波数比較器７においてＵＰ信号とＤＯＷＮ信号とが同時に"１"になった周波数一致状態では、誤カウントを防止回路６０がＵＰ’信号とＤＯＷＮ’信号とを共に"０"にするので、アップ又はダウンカウントは行われず、誤カウントを防止することができる。
【００７７】
また、この周波数一致状態では、周波数比較器７からクロック信号ＣＫが出力された時点でこの周波数一致状態がＤ型フリップフロップ回路６１でラッチされて周波数一致信号６７が出力される。ＯＲ回路６６から出力される周波数比較ストップ信号ＦＳＴＯＰ（１６）は、前記周波数一致信号６７と、最終ステップ間隔で動作したときにＤ型フリップフロップ回路５４から出力される信号６８との論理和となっているので、２分探査方式に基づく周波数比較が終了した場合、又は周波数がほぼ一致した場合に"１"となる。すなわち、本実施の形態では、周波数が２分探査の途中でほぼ一致して、周波数比較器７からクロック信号ＣＫが入力される前にＵＰ信号及びＤＯＷＮ信号が同時に入力された場合には、アップダウンカウンタ８での誤カウントを禁止して、周波数比較モードを停止するので、更に周波数比較回数を削減し、周波数比較をより一層能率的に行うことができる。
【００７８】
（第４の実施の形態）
続いて、本発明の第４の実施の形態のデュアルループＰＬＬを説明する。
【００７９】
図６は本実施の形態のデュアルループＰＬＬが備える周波数比較器７’の内部構成を示す。この周波数比較器７’以外の他の構成部分については第１の実施の形態のデュアルループＰＬＬと同様であるので、その説明及び図示は省略する。
【００８０】
前記第１の実施の形態では、周波数比較ループにおいて、アップダウンカウンタ８のカウント値を変化させてＶＣＯ特性制御回路９により電圧制御発振器５のＶ−Ｆ特性をシフトする際に、電圧制御発振器５の出力周波数は定常的な周波数になるまでに過渡的な周波数を出力し、この電圧制御発振器５の出力周波数を分周回路６で分周した内部クロックＣＬｉｎ（１１）も過渡的な周波数となる。従って、このような過渡的な周波数を周波数比較器７において外部基準クロックＣＬｅｘ（１０）と比較する構成では、周波数比較器７の周波数比較動作が不安定になる。本実施の形態では、内部クロックＣＬｉｎ（１１）の周波数が安定するまでの間は周波数比較を強制的に禁止するようにするものである。
【００８１】
すなわち、図６の周波数比較器７’では、図１に示した周波数比較器７の構成に加えて、３個のＡＮＤ回路７０、７１、７２と、カウンタ７３とが追加される。前記カウンタ７３は、クロックカウンタ２０、２１からのリセット信号ＮＲＯの出力に基いてリセットされ、このリセット後に内部クロックＣＬｉｎ（１１）をカウントし、所定カウント数になると最上位ビットＣｎを"１"とする。ＡＮＤ回路７２は、内部クロックＣＬｉｎ（１１）と、前記カウンタ７３の最上位ビットＣｎをインバータ７４で反転した最上位ビットの否定信号とを入力とし、その出力はカウンタ７３に入力される。ＡＮＤ回路７０は、外部基準クロックＣＬｅｘ（１０）と、前記カウンタ７３の最上位ビットＣｎとを入力とし、その出力は一方のクロックカウンタ２０に入力される。ＡＮＤ回路７１は、内部クロックＣＬｉｎ（１１）と、前記カウンタ７３の最上位ビットＣｎとを入力とし、その出力は他方のクロックカウンタ２１に入力される。
【００８２】
従って、本実施の形態では、電圧制御発振器５のＶ−Ｆ特性がシフトされて電圧制御発振器５の出力周波数が過渡的な周波数である間、すなわち、内部クロックＣＬｉｎ（１１）をカウンタ７３で所定クロック数だけカウントするまでは、周波数比較器７’において周波数比較動作を行わず、その後、出力周波数が安定すると、この時点で初めて外部基準クロックＣＬｅｘ（１０）及び内部クロックＣＬｉｎ（１１）が各々クロックカウンタ２０、２１に入力されて、周波数比較動作が開始されるので、電圧制御発振器５のＶ−Ｆ特性がシフトする際に生じる過渡的な内部クロックＣＬｉｎ（１１）の影響を受けずに、周波数比較を行うことができる。
【００８３】
（第５の実施の形態）
次に、本発明の第５の実施の形態のデュアルループＰＬＬを説明する。
【００８４】
前記図１に示した第１の実施の形態のデュアルループＰＬＬでは、周波数比較モード時に動作モード切替スイッチ３をＦ側に切換えて、ループフィルタ４に基準電圧Ｖｒｅｆ（１５）を与えることにより、電圧制御発振器５の入力電圧に所定電圧を与えたが、ループフィルタ４が前記基準電圧Ｖｒｅｆ（１５）の発生回路の負荷となるために、電圧制御発振器５の入力電圧が所定電圧に到達するのに時間が要かり、その結果、電圧制御発振器５の出力が安定するまでに時間を要する。本実施の形態では、図１のデュアルループＰＬＬの回路構成に改良を加え、この欠点を解決するものである。
【００８５】
図７は本実施の形態のデュアルループＰＬＬの構成を示す。同図において、図１に示した第１の実施の形態と異なる点は、動作モード切替スイッチ３の配置位置を変更して、ループフィルタ４の後段に配置した点と、基準電圧回路１７及びスイッチ１８を設けた点である。周波数比較器７などの他の構成部分については、第１の実施の形態のデュアルループＰＬＬと同様であるので、その説明及び図示を省略する。
【００８６】
図７において、基準電圧回路１７は基準電圧Ｖｒｅｆ（１５）を発生し、この基準電圧Ｖｒｅｆ（１５）は動作モード切替スイッチ３のＦ側に与えられると共に、前記スイッチ１８を介してループフィルタ４に与えられる。このスイッチ１８は、周波数比較モード時はＯＮ（閉）となり、位相比較モード時はＯＦＦ（開）となる。
【００８７】
図７において、周波数比較モード時には、動作モード切替スイッチ３がＦ側に切換わって、電圧制御発振器５の前段に配置されたループフィルタ４が電圧制御発振器５から切り離されると共に、電圧制御発振器５の入力電圧として基準電圧回路１７の所定値の基準電圧Ｖｒｅｆ（１５）が直接与えられる。従って、図１に示したデュアルループＰＬＬと比較して、ループフィルタ４は基準電圧回路１７の負荷とならず、基準電圧回路１７の負荷を軽減できる。よって、本実施の形態では、電圧制御発振器５の入力電圧を基準電圧Ｖｒｅｆ（１５）に素早く到達させることができるので、動作初期の電圧制御発振器５の出力周波数の過渡的な変化時間を短縮でき、動作初期の過渡状態が周波数比較に与える影響を小さくできる。
【００８８】
また、前記周波数比較モード時において、スイッチ１８がＯＮ（閉）となって、前記電圧制御発振器５から切り離されたループフィルタ４が基準電圧回路１７に接続されるので、電圧制御発振器５の入力電圧と同じ基準電圧Ｖｒｅｆ（１５）が与えられて、この周波数比較モード時間内に基準電圧Ｖｒｅｆ（１５）に到達する。
【００８９】
その後、位相比較モード時に移行すると、スイッチ１８がＯＦＦ（開）して、ループフィルタ４は基準電圧回路１７から切り離され、動作モード切替スイッチ３のＰ側への切換えにより電圧制御発振器５に接続される。従って、本実施の形態では、電圧制御発振器５の入力電圧は、周波数比較モードから位相比較モードに切り替わっても、変動しないので、外部基準クロックＣＬｅｘ（１０）と内部クロックＣＬｉｎ（１１）との周波数がほぼ等しい状態から直ちに位相比較を行うことができる。よって、周波数比較モード時に電圧制御発振器５の入力側からループフィルタ４を切り離して基準電圧Ｖｒｅｆ（１５）を与えた場合であっても、位相比較モードにスムーズに移行して、周波数比較の時間を効果的に短縮することができる。
【００９０】
（第６の実施の形態）
続いて、本発明の第６の実施の形態のデュアルループＰＬＬを説明する。
【００９１】
本実施の形態は、前記図１に示した第１の実施の形態において、基準電圧Ｖｒｅｆ（１５）が基準電圧回路１７の製造プロセス等の変動に起因して予め定めた所定値から変動した場合に、デュアルループＰＬＬがロックした時の電圧制御発振器５の入力電圧が高く又は低くなり過ぎることを防止するものである。
【００９２】
図８は、本実施の形態のデュアルループＰＬＬのアップダウンカウンタ８が備える入力制御回路３０''の内部構成を示す。この入力制御回路３０''以外のアップダウンカウンタ８の内部構成、及び周波数比較器７などの他の構成部分については、第１の実施の形態のデュアルループＰＬＬと同様であるので、その説明及び図示を省略する。
【００９３】
図８において、入力制御回路３０''は、前記第１の実施の形態で示した図３の入力制御回路３０に対して、更に、優先順位切換回路８０が追加されている。
【００９４】
前記優先順位切換回路８０は、ＮＡＮＤ回路８１と、２個のＯＲ回路８２、８３と、２個のＡＮＤ回路８４、８５とを備えると共に、ＤＯＷＮ優先信号ＰＤＮ及びＵＰ優先信号ＰＵＰが入力される。前記ＮＡＮＤ回路８１は、図１に示した周波数比較器７からのＤＯＷＮ信号及びＵＰ信号が入力され、一方のＯＲ回路８２には前記ＮＡＮＤ回路８１の出力とＤＯＷＮ優先信号ＰＤＮとが入力され、他方のＯＲ回路８３には前記ＮＡＮＤ回路８１の出力とＵＰ優先信号ＰＵＰが入力される。また、一方のＡＮＤ回路８４には、前記ＯＲ回路８２の出力とＤＯＷＮ信号とが入力され、その出力がＤＯＷＮ’信号となる。更に、他方のＡＮＤ回路８５には、前記ＯＲ回路８３の出力とＵＰ信号とが入力され、その出力がＵＰ’信号となる。
【００９５】
以上の構成により、前記優先順位切換回路８０は、外部基準クロックＣＬｅｘ（１０）と内部クロックＣＬｉｎ（１１）との周波数が近づいて、周波数比較器７からＤＯＷＮ信号とＵＰ信号とが同時に入力された際、即ち、外部基準クロックＣＬｅｘ（１０）と内部クロックＣＬｉｎ（１１）との両周波数（基準周波数と出力周波数）とが一致する際には、ＮＡＮＤ回路８１の出力がLowとなるので、ＵＰ信号を優先させたい場合には、ＵＰ優先信号ＰＵＰをHigh、ＤＯＷＮ優先信号ＰＤＮをLowとすることにより、ＵＰ’信号がHigh、ＤＯＷＮ’信号がLowとなって、ＵＰ信号が優先される。一方、逆に、ＤＯＷＮ信号を優先させたい場合には、ＤＯＷＮ優先信号ＰＤＮをHigh、ＵＰ優先信号ＰＵＰをLowとすることにより、ＤＯＷＮ’信号がHigh、ＵＰ’信号がLowとなって、ＤＯＷＮ信号が優先される。
【００９６】
ここで、基準電圧Ｖｒｅｆ（１５）をモニタして、基準電圧Ｖｒｅｆ（１５）が製造プロセスのばらつきなどに起因して所望電圧よりも高くなったばらつき時には、優先順位切換回路８０によりＵＰ信号優先とすれば、周波数比較の終了時には、内部クロックＣＬｉｎ（１１）の周波数を外部基準クロックＣＬｅｘ（１０）の周波数に対して高くすることができる。従って、その後の位相比較時には、内部クロックＣＬｉｎ（１１）の周波数を低くするように電圧制御発振器５の入力電圧が下がり、最終的にデュアルループＰＬＬのロック時の電圧制御発振器５の入力電圧は、高くばらついた基準電圧Ｖｒｅｆ（１５）よりも低い電圧となり、ほぼ所定値の基準電圧Ｖｒｅｆ（１５）となる。逆に、基準電圧Ｖｒｅｆ（１５）が所望電圧よりも低くなったばらつき時には、優先順位切換回路８０によりＤＯＷＮ優先とすれば、デュアルループＰＬＬのロック時の電圧制御発振器５の入力電圧は、低くばらついた基準電圧Ｖｒｅｆ（１５）よりも高い電圧となり、ほぼ所定値の基準電圧Ｖｒｅｆ（１５）となる。
【００９７】
従って、本実施の形態では、基準電圧Ｖｒｅｆ（１５）がプロセス変動などにより所望電圧からずれた場合にも、優先順位切換回路８０により、ＵＰ優先又はＤＯＷＮ優先とすることにより、デュアルループＰＬＬのロック時の電圧制御発振器５の入力電圧が高く又は低くなり過ぎることを防止でき、特性の良い所望の電圧に誘導することが可能である。
【００９８】
（第７の実施の形態）
次に、本発明の第７の実施の形態のデュアルループＰＬＬを説明する。
【００９９】
図９は本実施の形態のデュアルループＰＬＬが備えるチャージポンプ２の内部構成を示す。また、図１０はこのチャージポンプ２を備えたデュアルループＰＬＬの全体構成を示す。
【０１００】
図１０のデュアルループＰＬＬにおいて、位相比較器１の後段に配置されたチャージポンプ２は、図９に示した内部構成を持つ。このチャージポンプ２は、２個のＯＲ回路９１、９２と、チャージポンプ２の充電電流を決定するＰｃｈトランジスタ９３と、チャージポンプ２の放電電流を決定するＮＣｈトランジスタ９４と、２個のスイッチ９５、９６とを備える。前記Ｐｃｈトランジスタ９３及びＮｃｈトランジスタ９４の各ゲート電圧は、チャージポンプ２の充放電々流が相互に等しくなるようにバイアスされる。
【０１０１】
前記２個のＯＲ回路９１、９２は、アップダウンカウンタ８からの周波数比較ストップ信号ＦＳＴＯＰ（１６）をインバータ９０を介して受けると共に、一方のＯＲ回路９１は位相比較器１からのＵＰ信号を受け、他方のＯＲ回路９２は位相比較器１からのＤＯＷＮ信号を受ける。更に、スイッチ９５は前記ＯＲ回路９１の出力により制御されて充電々流を断ち、スイッチ９６はＯＲ回路９２の出力により制御されて放電々流を断つ。
【０１０２】
本実施の形態のチャージポンプ２では、周波数比較モードのとき、すなわち、周波数比較ストップ信号ＦＳＴＯＰ（１６）が"０"のときには、スイッチ９５及びスイッチ９６が共にＯＮ（閉）となり、チャージポンプ２の出力ＣＰｏｕｔにはほぼ電源電圧の２分の１の電圧が基準電圧Ｖｒｅｆとして出力され、この基準電圧Ｖｒｅｆがループフィルタ４に入力される。
【０１０３】
一方、周波数比較ストップ信号ＦＳＴＯＰ（１６）が"１"となって位相比較モードに切り替わった場合において、位相比較器１からＵＰ信号が入力されたときは、スイッチ９５のみＯＮとなって充電動作を行い、位相比較器１からＤＯＷＮ信号が入力されたときは、スイッチ９６のみＯＮとなって放電動作を行う。
【０１０４】
従って、本実施の形態のデュアルループＰＬＬでは、チャージポンプ２内に動作モード切替スイッチの機能を持っているので、本実施の形態を示す図１０と図１とを比較して判るように、動作モード切替スイッチ３及び基準電圧Ｖｒｅｆ（１５）を省略することができる。よって、本実施の形態のデュアルループＰＬＬでは、図１に示された動作モード切替スイッチ３及び基準電圧Ｖｒｅｆ（１５）用の基準電圧回路を不要にでき、回路面積の縮小及び消費電力の削減の効果がある。
【０１０５】
尚、本実施の形態では、図１に示したデュアルループＰＬＬのループフィルタに適用したが、本発明は、従来例を示した図１３のデュアルループＰＬＬのチャージポンプに適用しても良いのは勿論である。
【０１０６】
（第８の実施の形態）
次に、本発明の第８の実施の形態のデュアルループＰＬＬを説明する。
【０１０７】
図１１（ａ）は、本実施の形態のデュアルループＰＬＬが備えるループフィルタ４の内部構成を示す。このループフィルタ４以外の構成部分については第１の実施の形態のデュアルループＰＬＬと同様であるので、その説明及び図示を省略する。
【０１０８】
本実施の形態では、デュアルループＰＬＬがパワーダウン（すなわち、動作を停止して消費電流を抑えた動作モード）から通常動作に素早く復帰するために、好適なループフィルタ４の構成を説明する。
【０１０９】
図１１（ａ）において、ループフィルタ４は、チャージポンプ２の出力側及び電圧制御発振器５の入力側（図１参照）に接続される端子１００と、この端子１００に一端が接続された抵抗１０１と、前記抵抗１０１の他端にゲート端子が接続されたＮｃｈ型トランジスタ１０２及びＰｃｈ型トランジスタ１０３とにより構成される。前記Ｎｃｈ型トランジスタ１０２は、ソース端子、ドレイン端子及びバルク端子がグランドに接続され、前記Ｐｃｈ型トランジスタ１０３は、ソース端子、ドレイン端子及びバルク端子が電源Ｖｃｃに接続される。
【０１１０】
ここで、従来のループフィルタの構成を図１１（ｂ）に示す。この従来のループフィルタ４ｐｒでは、チャージポンプ２の出力側及び電圧制御発振器５の入力側（図１参照）に接続される端子１００と、この端子１００とグランドとの間に配置された抵抗１０１及びＮｃｈ型トランジスタ１０６より成る直列回路とを備え、前記Ｎｃｈ型トランジスタ１０６のＭＯＳ容量によりループフィルタ４の容量を構成している。
【０１１１】
前記従来のループフィルタ４ｐｒでは、パワーダウン時には、ループフィルタ４ｐｒの端子１００の電位は、Ｎｃｈ型トランジスタ１０６のリーク電流の影響により、時間経過に従って低下して行く。このため、パワーダウンから通常動作に移行した際には、ループフィルタ４ｐｒの電位低下に起因して電圧制御発振器５の発振周波数が低下しているために、デュアルループＰＬＬがロックするまでに時間を要する。また、低電源電圧で動作させた場合には、図１２（ｂ）に示すように、ＭＯＳ容量のバイアス電圧に対するばらつきが大きい電圧範囲で使用することになるため、設計が困難となる。
【０１１２】
これに対し、本実施の形態のループフィルタ４では、Ｎｃｈ型トランジスタ１０２からグランドに流れるリーク電流があっても、電源Ｖｃｃ側に接続されたＰｃｈ型トランジスタ１０３からＮｃｈ型トランジスタ１０２に流れるリーク電流が存在して、相殺されるので、ループフィルタ４の端子１００の電位は低下し難い。従って、本実施の形態のループフィルタ４では、パワーダウン時に、ループフィルタ４の端子１００の電位が従来のループフィルタ４ｐｒに比べて、長時間ほぼ同電位に保たれるので、パワーダウンから通常動作に移行した際に、従来のループフィルタ４ｐｒよりも、短時間でロックすることが可能である。
【０１１３】
また、本実施の形態のループフィルタ４では、その容量が、図１２（ａ）に示すように、Ｎｃｈ型トランジスタ１０２のＭＯＳ容量とＰｃｈ型トランジスタ１０３のＭＯＳ容量との合成容量となるので、バイアス電圧に対する合成ＭＯＳ容量のばらつきを、同図（ｂ）に示した従来のループフィルタ４ｐｒの容量ばらつきに対し、半減することが可能である。
【０１１４】
尚、本実施の形態では、図１に示したデュアルループＰＬＬのループフィルタ４に適用したが、本発明は、従来例を示した図１３のデュアルループＰＬＬのループフィルタ４や、シングルループタイプＰＬＬに備えるループフィルタに適用しても良いのは、勿論である。
【産業上の利用可能性】
【０１１５】
以上説明したように、本発明のデュアルループＰＬＬによれば、周波数比較ループでの周波数比較を２分探査方式により行ったので、周波数比較を能率良く行うことができて、ロックアップ時間を有効に短縮でき、出力周波数を最大周波数にまで高くする必要が生じた場合等での時間短縮が可能である。従って、デュアルループＰＬＬに適用すれば好適である。
【０１１６】
また、本発明によれば、周波数比較ループでの周波数比較を２分探査方式で行うに際し、この２分探査の進行に応じた周波数比較の各段階に応じて、周波数比較精度を可変にできるので、各段階での周波数比較に要する時間を短縮でき、より一層にロックアップ時間を短縮することが可能である。従って、デュアルループＰＬＬに適用すれば好適である。
【０１１７】
更に、本発明によれば、２分探査方式による周波数比較が終了していない段階で出力周波数が基準周波数と一致した場合に、アップダウンカウンタでのカウント値のアップ又はダウンを強制的に禁止したので、誤カウントを防止でき、この時点で周波数比較モード早期に終了することができる。従って、デュアルループＰＬＬに適用すれば好適である。
【０１１８】
加えて、本発明によれば、電圧制御発振器が出力周波数を変化制御している最中での周波数比較を行わないようにしたので、常に安定した出力周波数と基準周波数とを比較でき、良好な周波数比較を確保することができる。従って、デュアルループＰＬＬに適用すれば好適である。
【０１１９】
また、本発明によれば、周波数比較ループの構成時には、基準電圧回路の基準電圧を電圧制御発振器に直接与えたので、ループフィルタが負荷とならず、基準電圧回路の負荷を軽減できる。しかも、この周波数比較ループの構成時には、ループフィルタにも前記基準電圧回路の基準電圧を与えたので、この周波数比較ループから位相比較ループへの移行をスムーズに行うことができて、位相比較の時間を短縮できる。従って、デュアルループＰＬＬに適用すれば好適である。
【０１２０】
更に、本発明によれば、電圧制御発振器に与える基準電圧が製造プロセスの変動などに起因して所定値からずれた場合であっても、ＵＰ優先又はＤＯＷＮ優先を行う優先順位切換回路により、ＰＬＬがロックした時の電圧制御発振器５の入力電圧を所望の基準電圧に誘導できる。従って、デュアルループＰＬＬに適用すれば好適である。
【０１２１】
加えて、本発明によれば、周波数比較モードと位相比較モードとを切替える動作モード切替スイッチ及び基準電圧発生回路をチャージポンプで兼用したので、その分、デュアルループＰＬＬの構成を簡易にできる。従って、デュアルループＰＬＬに適用すれば好適である。
【０１２２】
また、本発明によれば、ループフィルタ内にＮ型トランジスタに加えてＰ型トランジスタをも備えて、パワーダウン時に、Ｎ型トランジスタからグランドに流出するリーク電流を、Ｐ型トランジスタからＮ型トランジスタに流入するリーク電流で相殺したので、ループフィルタの電位を長時間ほぼ同一電位に保持できて、パワーダウンから通常動作に移行した後のＰＬＬのロックを短時間で行うことができる。また、従来のループフィルタに比べて、電圧ばらつきを小さく制限できる。従って、デュアルループＰＬＬに適用すれば好適である。
【図面の簡単な説明】
【０１２３】
【図１】本発明の第１の実施の形態のデュアルループＰＬＬの回路構成を示す図である。
【図２】同デュアルループＰＬＬに備える周波数比較器内のクロックカウンタの回路構成を示す図である。
【図３】同デュアルループＰＬＬのアップダウンカウンタに備える入力制御回路の回路構成を示す図である。
【図４】本発明の第２の実施の形態のデュアルループＰＬＬの周波数比較器に備えるクロックカウンタの回路構成を示す図である。
【図５】本発明の第３の実施の形態のデュアルループＰＬＬに備えるアップダウンカウンタ内の入力制御回路の回路構成を示す図である。
【図６】本発明の第４の実施の形態のデュアルループＰＬＬに備える周波数比較器の回路構成を示す図である。
【図７】本発明の第５の実施の形態のデュアルループＰＬＬの回路構成を示す図である。
【図８】本発明の第６の実施の形態のデュアルループＰＬＬに備えるアップダウンカウンタ内の入力制御回路の回路構成を示す図である。
【図９】本発明の第７の実施の形態のデュアルループＰＬＬに備えるチャージポンプの回路構成を示す図である。
【図１０】同チャージポンプを備えたデュアルループＰＬＬの回路構成を示す図である。
【図１１】（ａ）は本発明の第８の実施の形態のデュアルループＰＬＬに備えるループフィルタの回路構成を示す図、同図（ｂ）は従来のデュアルループＰＬＬに備えるループフィルタの回路構成を示す図である。
【図１２】（ａ）は本発明の第８の実施の形態のデュアルループＰＬＬに備えるループフィルタ内のＭＯＳ容量の電圧特性を示す図、同図（ｂ）は従来のデュアルループＰＬＬに備えるループフィルタ内のＭＯＳ容量の電圧特性を示す図である。
【図１３】従来のデュアルループＰＬＬの回路構成を示すブロック図である。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2003090358.tif 000016
【図２】
2003090358.tif 000017
【図３】
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【図４】
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【図５】
2003090358.tif 000020
【図６】
2003090358.tif 000021
【図７】
2003090358.tif 000022
【図８】
2003090358.tif 000023
【図９】
2003090358.tif 000024
【図１０】
2003090358.tif 000025
【図１１】
2003090358.tif 000026
【図１２】
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【図１３】
2003090358.tif 000028
【国際調査報告】
2003090358.tif 000029
2003090358.tif 000030