(57)【要約】基板（３）と、基板（３）上に互いに分離形成され、それぞれ基板（３）より禁制帯幅の広い半導体材料からなる複数の発光素子層（１０ａ，１０ｂ，１０ｃ）と、発光素子層（１０ａ，１０ｂ，１０ｃ）からの光の波長を他の波長に変換する蛍光体（１５ａ，１５ｂ，１５ｃ）とを備える半導体発光素子。
2003058726.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に互いに分離形成され、それぞれ前記基板より禁制帯幅の広い半導体材料からなる複数の発光素子層と、
前記発光素子層からの光の波長を他の波長に変換する蛍光体
とを備えることを特徴とする半導体発光素子。
【請求項２】
前記基板は、シリコン単結晶基板であることを特徴とする請求の範囲第１項記載の半導体発光素子。
【請求項３】
前記発光素子層は、窒化物系化合物半導体からなることを特徴とする請求の範囲第１項記載の半導体発光素子。
【請求項４】
前記基板と前記発光素子層との間にブラッグ反射膜を更に備えることを特徴とする請求の範囲第１項記載の半導体発光素子。
【請求項５】
前記基板と前記発光素子層との間に金属反射膜を更に備えることを特徴とする請求の範囲第１項記載の半導体発光素子。
【請求項６】
前記複数の発光素子層は、素子分離領域により互いに区画されていることを特徴とする請求の範囲第１項記載の半導体発光素子。
【請求項７】
前記素子分離領域は、前記発光素子層間に形成された溝であることを特徴とする請求の範囲第６項記載の半導体発光素子。
【請求項８】
前記複数の発光素子層は、同一の波長の励起光を発光する第１〜第３発光素子層とからなることを特徴とする請求の範囲第１項記載の半導体発光素子。
【請求項９】
前記蛍光体は、前記第１発光素子層上に配置され、前記第１発光素子層からの前記励起光の波長を第１波長に変換する第１蛍光体を含むことを特徴とする請求の範囲第８項記載の半導体発光素子。
【請求項１０】
前記蛍光体は、前記第２発光素子層上に配置され、前記第２発光素子層からの前記励起光の波長を前記第１波長とは異なる第２波長に変換する第２蛍光体を更に含むことを特徴とする請求の範囲第９項記載の半導体発光素子。
【請求項１１】
前記蛍光体は、前記第３発光素子層上に配置され、前記第３発光素子層からの前記励起光の波長を前記第１及び第２波長とは異なる第３波長に変換する第３蛍光体を更に含むことを特徴とする請求の範囲第１０項記載の半導体発光素子。
【請求項１２】
基板と、前記基板上に複数の単位画素を配置した発光表示体であって、前記単位画素は、
前記基板上に互いに分離形成され、それぞれ前記基板より禁制帯幅の広い半導体材料からなる複数の発光素子層と、
前記発光素子層からの光の波長を他の波長に変換する蛍光体
とからなることを特徴とする発光表示体。
【請求項１３】
前記基板と前記発光素子層との間にブラッグ反射膜を更に備えることを特徴とする請求の範囲第１２項記載の発光表示体。
【請求項１４】
前記基板に、前記発光素子層からの発光を制御するための半導体素子を更に備えることを特徴とする請求の範囲１２項記載の発光表示体。
【請求項１５】
前記複数の発光素子層は、同一の波長の励起光を発光する第１〜第３発光素子層とからなることを特徴とする請求の範囲第１２項記載の発光表示体。
【請求項１６】
前記蛍光体は、前記第１発光素子層上に配置され、前記第１発光素子層からの前記励起光の波長を第１波長に変換する第１蛍光体を含むことを特徴とする請求の範囲第１５項記載の発光表示体。
【請求項１７】
前記蛍光体は、前記第２発光素子層上に配置され、前記第２発光素子層からの前記励起光の波長を前記第１波長とは異なる第２波長に変換する第２蛍光体を更に含むことを特徴とする請求の範囲第１６項記載の発光表示体。
【請求項１８】
前記蛍光体は、前記第３発光素子層上に配置され、前記第３発光素子層からの前記励起光の波長を前記第１及び第２波長とは異なる第３波長に変換する第３蛍光体を更に含むことを特徴とする請求の範囲第１７項記載の発光表示体。
【請求項１９】
基板上に、前記基板より禁制帯幅の広い発光層を形成し、
前記発光層を分離して複数の発光素子層を形成し、
前記発光素子層上に、前記発光素子層からの光の波長を他の波長に変換する蛍光体を形成する
ことを特徴とする半導体発光素子の製造方法。
【請求項２０】
前記発光素子層を形成する工程は、前記発光層の一部を選択的に除去して、前記発光層の残部からなる前記複数の発光素子層を形成する
ことを特徴とする請求の範囲第１９項記載の半導体発光素子の製造方法。
【請求項２１】
前記発光層を形成する前に、前記基板上にブラッグ反射膜を形成し、
前記発光素子層を形成する際に、前記ブラッグ反射膜が前記分離した発光素子層の下部のみに局在するように、前記ブラッグ反射膜の一部を選択的に除去する
ことを特徴とする請求の範囲第１９項記載の半導体発光素子の製造方法。
【請求項２２】
前記発光層を形成する前に、前記基板上に金属反射膜を形成し、
前記発光素子層を形成する際に、前記金属反射膜が前記分離した発光素子層の下部のみに局在するように、前記金属反射膜の一部を選択的に除去する
ことを特徴とする請求の範囲第１９項記載の半導体発光素子の製造方法。
【請求項２３】
前記発光素子層を形成する工程は、前記発光層の内部に素子分離領域を形成することにより、前記素子分離領域で区画された前記複数の発光素子層を形成することを特徴とする請求の範囲第１９項記載の半導体発光素子の製造方法。
【請求項２４】
基板と、前記基板上に複数の単位画素を配置した発光表示体の製造方法であって、
前記基板上に、前記基板より禁制帯幅の広い発光層を形成し、
前記発光層を分離して複数の発光素子層を形成し、
前記発光素子層上に、前記発光素子層からの光の波長を他の波長に変換する蛍光体を形成する
ことにより前記単位画素を形成することを特徴とする発光表示体の製造方法。
【発明の詳細な説明】
技術分野
本発明は、半導体発光素子及び発光表示体に係り、特に半導体発光素子層からの光の波長を他の波長に変換する半導体発光素子、発光表示体、半導体発光素子の製造方法及び発光表示体の製造方法に関する。
背景技術
フルカラーのフラットパネルディスプレイ等の発光表示体において、液晶（ＬＣＤ）を用いたものと、有機エレクトロルミネセンス（有機ＥＬ）を用いたものが公知である。
しかし、高精細で信頼性の高い画像や動画を得たい場合、ＬＣＤを使用したディスプレイでは表示速度が遅いという欠点を有する。又、有機ＥＬを使用したディスプレイでは、寿命や耐環境性に問題がある。更に、ＬＣＤや有機ＥＬを使用したディスプレイでは、窓やカラーフィルタによる光の損失が大きく、無駄なエネルギーを要するという欠点がある。その他、生産工程が複雑であること、ローコスト化が困難であること等の問題点が存在する。
発明の開示
上記事項を鑑み、本発明は、表示速度が速く、長寿命であり、耐環境性に優れ、光の損失が小さくエネルギーを節約出来、生産工程が簡単で、ローコスト化が図れる半導体発光素子、発光表示体及び半導体発光素子の製造方法及び発光表示体の製造方法を提供することを目的とする。
上記目的を達成するために、本発明の第１の特徴は、（イ）基板と、（ロ）基板上に互いに分離形成され、それぞれ基板より禁制帯幅の広い半導体材料からなる複数の発光層と、（ハ）発光層からの光の波長を他の波長に変換する蛍光体とを備える半導体発光素子であることを要旨とする。
又、本発明の第２の特徴は、基板と、基板上に複数の単位画素を配置した発光表示体であって、前記単位画素は、（イ）基板上に互いに分離形成され、それぞれ基板より禁制帯幅の広い半導体材料からなる複数の発光層と、（ロ）発光層からの光の波長を他の波長に変換する蛍光体とからなる発光表示体であることを要旨とする。
又、本発明の第３の特徴は、（イ）基板上に、基板より禁制帯幅の広い発光層を形成し、（ロ）発光層を分離して複数の発光素子層を形成し、（ハ）発光素子層上に、発光素子層からの光の波長を他の波長に変換する蛍光体を形成する半導体発光素子の製造方法であることを要旨とする。
又、本発明の第４の特徴は、基板と、基板上に複数の単位画素を配置した発光表示体の製造方法であって、（イ）基板上に、基板より禁制帯幅の広い発光層を形成し、（ロ）発光層を分離して複数の発光素子層を形成し、（ハ）発光素子層上に、発光素子層からの光の波長を他の波長に変換する蛍光体を形成することにより単位画素を形成する発光表示体の製造方法であることを要旨とする。
発明を実施するための最良の形態
次に、図面を参照して、本発明の実施例を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
（第１の実施例）
本発明の第１の実施例に係る発光表示体は、Ｆｉｇ．１に示すように、基板３と、基板３上に互いに分離形成された複数の（第１〜第３の）発光素子層１０ａ〜１０ｃと、第１〜第３発光素子層１０ａ上に配置され、第１〜第３発光素子層１０ａ〜１０ｃからの光の波長を他の波長に変換する第１〜第３蛍光体１５ａ〜１５ｃとを備える。
Ｆｉｇ．１には、１単位画素（ピクセル）を構成する第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ及び第１〜第３蛍光体１５ａ〜１５ｃを含む半導体発光素子を示すが、本発明の第１の実施例に係る発光表示体は、実際は発光表示体を構成するｍ×ｎマトリクスを構成する複数の単位画素（ピクセル）が配列されている。このため、現実には、Ｆｉｇ．１に図示した以外の第１発光素子層１０ａ，１０ｅ，・・・・・及び第１蛍光体１５ａ，１５ｅ，・・・・・、第２発光素子層１０ｂ，１０ｆ，・・・・・及び第２蛍光体１５ｂ，１５ｆ，・・・・・、第３発光素子層１０ｃ，１０ｄ，・・・・・及び第３蛍光体１５ｃ，１５ｄ，・・・・・とが存在する。以下に述べる本発明の第１乃至第６の実施例等において、Ｆｉｇ．１〜Ｆｉｇ．２０中で図示を省略した他のピクセルを構成する発光素子層等については、記号「・・・・・」を用いて、表示している。
本発明の第１の実施例に係る発光表示体は更に、基板３と第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・の間にＤＢＲ９ａ，９ｂ，９ｃ，・・・・・がそれぞれ配置されている。又、基板３の裏面（第２主表面）に配置されたカソード電極５と、基板３の露出部、ＤＢＲ９ａ，９ｂ，９ｃ，・・・・・の露出部及び第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・の露出部を覆うように配置されたシリコン酸化膜６と、第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・上の、シリコン酸化膜６の窓６ａ，６ｂ，６ｃ，・・・・・の内側に配置されたアノード電極１４ａ，１４ｂ，１４ｃ，・・・・・とを更に有する。
Ｆｉｇ．１に示された第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・及びＤＢＲ９ａ，９ｂ，９ｃ，・・・・・は、Ｆｉｇ．２に示すように、Ｘ軸方向に互いに並列して走行する複数の溝３１ａ，３１ｂ，３１ｃ，・・・・・と、この複数の溝３１ａ，３１ｂ，３１ｃ，・・・・・に直交するＹ軸方向に沿って互いに並列して走行する複数の溝３２ａ，３２ｂ，３２ｃ，・・・・・により網目状に区画されている。又、第１〜第３蛍光体１５ａ〜１５ｆ，・・・・・は、光を導出する窓６ａ〜６ｆ，・・・・・をそれぞれ覆うように規則的に配置されており、これによりドットマトリクス状のフルカラー発光表示体を構成している。このため、水平方向に走行する複数のゲート電極線Ｘ１，Ｘ２，Ｘ３，・・・・・と、ゲート電極線Ｘ１，Ｘ２，Ｘ３，・・・・・に直交して、垂直方向に平行に走行する複数のソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・とによりマトリクスを構成している。複数のゲート電極線Ｘ１，Ｘ２，Ｘ３，・・・・・は、Ｆｉｇ．２及びＦｉｇ．３に示すように、シリコン酸化膜６上の溝３１ａ，３１ｂ，３１ｃ，・・・・・にそれぞれ一本ずつ配置され、１００ｎｍ程度の厚さの配線である。複数のソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・は、シリコン酸化膜６及び層間絶縁膜１７ａ〜１７ｉ，・・・・・上の溝３２ａ，３２ｂ，３２ｃ，・・・・・に対応する部分に、それぞれ配置されている。
このマトリクスの交点付近にそれぞれの画素が配置される。更に、各画素の発光素子層１０ａ〜１０ｆ，・・・・・にはアノード電極１４ａ〜１４ｆ，・・・・・（Ｆｉｇ．２）を介して、薄膜トランジスタ（ＴＦＴ）１６ａ〜１６ｆ，・・・・・のドレイン電極が接続されている。ＴＦＴ１６ａ〜１６ｆ，・・・・・は、例えばポリシリコン（ｐ−Ｓｉ）ＴＦＴの場合はプレーナ型やスタガ型、アモルファスシリコン（ａ−Ｓｉ）ＴＦＴの場合は正スタガ型や逆スタガ構造等があるが、その実施例に適切なＴＦＴ構造が採用される。ＴＦＴ１６ａ〜１６ｆ，・・・・・の配置位置は特に限定されず、適宜選択されるが、例えばシリコン酸化膜６上の、ゲート電極線Ｘ１，Ｘ２，Ｘ３，・・・・・とソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・との交点付近に配置される。そして、ＴＦＴ１６ａ〜１６ｆ，・・・・・のゲート電極は、Ｆｉｇ．３に示すように、ゲート電極線Ｘ１，Ｘ２，Ｘ３，・・・・・にそれぞれ電気的に接続される。又、ＴＦＴ１６ａ〜１６ｆのソース電極はソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・とそれぞれ電気的に接続されている。Ｆｉｇ．３に示すように、複数のゲート電極線Ｘ１，Ｘ２，Ｘ３，・・・・・は走査信号回路６１、複数のソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・はデータ信号回路６２に接続されている。走査信号回路６１とデータ信号回路６２とで駆動回路４が構成されている。なお、Ｆｉｇ．２に示すゲート電極線Ｘ１，Ｘ２，Ｘ３，・・・・・及びソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・の配置位置は一例であり、発光表示体の構成や形状に応じて適宜選択される。基板３としては、（１００）面を有するｎ＋型シリコン単結晶からなる低抵抗性基板が使用可能である。例えば、アンチモン（Ｓｂ）若しくは燐（Ｐ）等のｎ型不純物を、不純物密度５×１０１８〜５×１０１９ｃｍ−３程度に導入した、ＦＺ基板，ＣＺ基板、若しくはＭＣＺ基板等を用いれば良い。基板３はカソード電極５と共に、複数の発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・の共通のカソード領域及び支持体として機能する。上記の不純物密度での抵抗率は０．００１５Ωｃｍ〜０．０１Ωｃｍ程度である。本発明の第１の実施例において、基板３の厚みは、発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・等の支持体として良好に機能するように、３５０μｍ程度に設定されている。
ＤＢＲ９ａ，９ｂ，９ｃ，・・・・・は、Ｆｉｇ．４に示すように、低屈折率層２０１ａ〜２０１ｊと高屈折率層２０２ａ〜２０２ｊがそれぞれ１０層ずつ、合計２０層の膜が交互に積層されている。更に、低屈折率層２０１ａは、井戸層２１ａとバリア層２２ａとで構成されている。低屈折率層２０１ｂは井戸層２１ｂとバリア層２２ｂとで構成され，・・・・・，低屈折率層２０１ｊは井戸層２１ｊとバリア層２２ｊとで構成されている。又、高屈折率層２０２ａは井戸層２３ａとバリア層２４ａとで構成されている。高屈折率層２０２ｂは井戸層２３ｂとバリア層２４ｂとで構成され，・・・・・，高屈折率層２０２ｊは井戸層２３ｊとバリア層２４ｊとで構成されている。即ち、井戸層２１ａ，バリア層２２ａ，井戸層２３ａ，バリア層２４ａ，以下同様にバリア層２１ｂ，井戸層２２ｂ，・・・・・，バリア層２３ｊ，井戸層２４ｊと順次積層されている。
低屈折率層の井戸層２１ａ〜２１ｊはＡｌｚＧａ１−ｚＮ（組成値は  ０≦ｚ≦０．５）等からなる。例えばｚ＝０とすれば、ＧａＮからなる極薄のｎ型半導体層となる。又、低屈折率層のバリア層２２ａ〜２２ｊはＡｌｗＧａ１−ｗＮ（各組成値は  ｗ≧ｚ）等からなる。例えばｗ＝０として、窒化アルミニウム（ＡｌＮ）からなる極薄の絶縁膜となる。又、高屈折率層の井戸層２３ａ〜２３ｊはＡｌｘＧａｙＩｎ１−ｘ−ｙＮ（各組成値は０≦ｘ≦０．５、０≦ｙ≦１、０≦ｘ＋ｙ≦１）等からなる。例えばｘ＝ｙ＝０とすれば、窒化インジウム（ＩｎＮ）からなる極薄のｎ型半導体層となる。又、高屈折率層のバリア層２４ａ〜２４ｊはＡｌ１Ｇａ１−ｔＮ（組成値は  ０≦ｔ≦１）等からなる。例えばｔ＝０として、ＧａＮからなる極薄の絶縁膜とすることが出来る。ここで、低屈折率層の井戸層２１ａ〜２１ｊ、低屈折率層のバリア層２２ａ〜２２ｊ及び高屈折率層の井戸層２３ａ〜２３ｊは、高屈折率層のバリア層２４ａ〜２４ｊよりもインジウム（Ｉｎ）の含有率が低いか、或いはＩｎを含まない。ＤＢＲ９ａ，９ｂ，９ｃ，・・・・・の各層の厚みは、発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・から出力される光の波長により任意に決定される。本発明の第１の実施例において、発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・が実質的に３８０ｎｍの波長の光を出力する。ＤＢＲ９ａ，９ｂ，９ｃ，・・・・・の各層の厚みはλ／４×１／ｎ（λは発光波長、ｎは屈折率）により求められ、光の波長に対して最大反射率を有する値に設定されている。井戸層２１ａ〜２１ｊ及び井戸層２３ａ〜２３ｊの厚みは、量子井戸準位が出来るように０．５〜２０ｎｍ程度が好ましい。バリア層２２ａ〜２２ｊ及びバリア層２４ａ〜２４ｊの厚みは、量子力学的なトンネル効果が生じるように０．５〜１０ｎｍ程度が好ましい。なお、ＤＢＲ９ａ，９ｂ，９ｃ，・・・・・は、本出願人の提案した特開２００１−２９１８９６号公報等に開示されている。
第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・は、ワイドバンドギャップ半導体等の基板より禁制帯幅の広い半導体材料からなる。即ち、第１〜第３発光素子層１０ａ〜１０ｃから出力される光に対して、基板３が不透明となる。ここで、「ワイドギャップ半導体（広禁止帯幅半導体）」とは、半導体産業において早くから研究され、実用化進んだシリコン（禁止帯幅約１．１ｅＶ）や砒化ガリウム（禁止帯幅約１．４ｅＶ）等の通常の禁止帯幅を有する半導体材料に対比する用語である。「半導体用語大辞典」（日刊工業新聞社）では、『２．６ｅＶ以上の禁制帯幅を有する半導体材料をワイドギャップ半導体という』と定義してる。おおよそ２．４５ｅＶ以上をワイドギャップ半導体というと定義している文献もあり、必ずしも定義は明確ではない。「ワイドギャップ半導体」に対比し、禁制帯幅が０．２ｅＶ以下のインジウム・アンチモン、水銀カドミウムテルル等の半導体材料が、狭禁止帯幅半導体（ナローギャップ半導体）と呼ばれるのも当業者周知の事実である。したがって、「ワイドギャップ」や「ナローギャップ」とは、「比較の基準」が必要となるような相対的な幅を意味する用語ではなく、当業者に自明な絶対的な禁制帯幅を意味する用語であることに留意されたい。本発明においては、２．４５ｅＶ以上の禁制帯幅を有する半導体材料を「ワイドギャップ半導体」と定義する。
第１発光素子層１０ａは、例えば、窒化ガリウム（ＧａＮ）等からなるｎ型半導体領域（ｎ型クラッド層）１１ａと、ｎ型クラッド層１１ａ上に配置された窒化ガリウムインジウム（ＩｎＧａＮ）等からなる故意には不純物をドープしない活性層１２ａと、活性層１２ａ上に配置されたＧａＮ等からなるｐ型半導体領域（ｐ型クラッド層）１３ａとから構成されているＤＨ構造の発光ダイオード（ＬＥＤ）である。「故意には不純物をドープしない半導体領域」とは、理想的には、実質的にｉ型半導体領域（真性半導体領域）と見なせる、若しくは、ｎ−型（ν型）若しくはｐ−型（π型）等の低不純物密度の半導体領域が対応する。しかし、現実には、「”故意には”不純物をドープしない」の文言は、意図しない極僅かなｐ型若しくはｎ型のドーパントの残留を許容する。現在の化合物半導体の結晶成長技術のレベルを考慮すると、不純物密度５×１０１４ｃｍ−３〜１×１０１６ｃｍ−３程度の半導体領域であっても、「故意には不純物をドープしない半導体領域」と呼ぶことが可能である。以下においては、「故意には不純物をドープしない」を「ノンドープの」という。又、第２発光素子層１０ｂの構造は、第１発光素子層と実質的に同様であり、ｎ型ＧａＮクラッド層１１ｂ，ノンドープＩｎＧａＮ活性層１２ｂ，ｐ型ＧａＮクラッド層１３ｂを備えたＤＨ構造のＬＥＤである。又、第３発光素子層１０ｃの構造は、第１及び第２発光素子層１０ａ，１０ｂと実質的に同様であり、ｎ型ＧａＮクラッド層１１ｃ，ノンドープＩｎＧａＮ活性層１２ｃ，ｐ型ＧａＮクラッド層１３ｃを備えたＤＨ構造のＬＥＤである。したがって、第１〜第３蛍光体１５ａ〜１５ｃは、詳しくはｐ型クラッド層１３ａ，１３ｂ，１３ｃ上にそれぞれ配置されている。
なお、第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・としては、ＧａＮの他に、例えば禁制帯幅約５．９ｅＶのアルミニウム燐（ＡｌＰ）、禁制帯幅約２．６ｅＶのセレン化亜鉛（ＺｎＳ）、禁制帯幅約３．６ｅＶの硫化亜鉛（ＺｎＳ）、禁制帯幅約４．５ｅＶの硫化マグネシウム（ＭｇＳ）等のワイドバンドギャップ半導体のｐｎ接合を用いたものや、これらの３元系、若しくは４元系化合物を用いたシングルヘテロ（ＳＨ）構造、ダブルヘテロ（ＤＨ）構造等の種々の構造が使用可能である。発光素子層の基板３としては、例えばシリコン単結晶基板，サファイア（Ａｌ２Ｏ３）基板やガリウム砒素（ＧａＡｓ）基板等の種々の低抵抗性基板が使用可能である。また、第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・から出力される励起光は互いに同一の波長の光であっても良く、互いにそれぞれ異なる波長の光であっても良い。
アノード電極１４ａ，１４ｂ，１４ｃ，・・・・・は、光透過性を有する、例えば酸化錫（ＳｎＯ２）膜や酸化インジウム錫（ＩＴＯ）膜等の金属酸化物の薄膜を用いれば良い。或いは、光透過性を有する十分な薄さのニッケル金（ＡｕＮｉ）合金膜等の金属薄膜も使用可能である。発光素子層１０ａ〜１０ｆ，・・・・・から出力された紫外光等の出力光は、Ｆｉｇ．１及びＦｉｇ．２に示すシリコン酸化膜６の窓６ａ〜６ｆ，・・・・・から外部に導出される。なお、出力光は透過性を有するアノード電極１４ａ〜１４ｆ，・・・・・からも導出される。
第１蛍光体１５ａ，１５ｅ，・・・・・は、第１発光素子層１０ａ，１０ｅ，・・・・・からの光の波長を例えば赤色光の第１波長に変換する。又、第２蛍光体１５ｂ，１５ｆ，・・・・・は、第２発光素子層１０ｂ，１０ｆ，・・・・・からの光の波長を第１波長と異なる例えば青色光の第２波長に変換する。更に、第３蛍光体１５ｃ，１５ｄ，・・・・・は、第３発光素子層１０ｃ，１０ｄ，・・・・・からの光を第１及び第２波長といずれも異なる例えば緑色光の第３波長に変換する。蛍光体１５ａ〜１５ｃ，・・・・・は、例えばイットリウム・アルミニウム・ガーネット（ＹＡＧ）蛍光体や有機物蛍光体等の蛍光体が使用可能である。具体的には、発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・から紫外光が出力される場合、例えば、第１蛍光体１５ａ，１５ｄ，・・・・・は第１波長の光として赤色に変換するＹ２Ｏ２Ｓ：Ｅｕ等の蛍光体であり、第２蛍光体１５ｂ，１５ｅ，・・・・・は第２波長の光として青色に波長変換するＢａＭｇ２Ａｌ１６Ｏ２７：Ｅｕ等の蛍光体であり、第３蛍光体１５ｃ，１５ｆ，・・・・・は第３波長の光として緑色に波長変換するＢａＭｇ２Ａｌ１６Ｏ２７：Ｅｕ，Ｍｎ等の蛍光体が好適である。一方、第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・が青色ＬＥＤの場合、第１蛍光体１５ａ，１５ｄ，・・・・・は例えば第１波長の光として赤色に波長変換するＣａＳ：Ｅｕ等の第１蛍光体である。又、第３蛍光体１５ｃ，１５ｆ，・・・・・は第３波長の光として緑色に波長変換するＺｎＳ：Ｃａ等の第３蛍光体が好適である。なお、発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・から出力される光が青色なので、第２波長の光として青色に波長変換する第２蛍光体１５ｂ，１５ｅ，・・・・・は不要である。
本発明の第１の実施例に係る発光表示体の駆動方法は、アクティブマトッリクス駆動と同様なランダムアクセス駆動である。例えば、Ｆｉｇ．３において、走査信号回路６１によりゲート電極線Ｘ２が走査されて正のパルス電圧が加えられるタイミングを合わせて、データ信号回路６２からソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・に所定の信号電圧がそれぞれ印加される。このとき、ソース電極線Ｙ２に発光素子層１０ａ〜１０ｆ，・・・・・が発光するレベルの電圧を印加し、他のソース電極線Ｙ１，Ｙ３，・・・・・には発光素子層１０ａ〜１０ｆ，・・・・・が発光しないレベルの電圧を印加すれば、発光素子層１０ｂのみから発光する。
上述したように、本発明の第１の実施例に係る発光表示体によれば、第１〜第３蛍光体１５ａ〜１５ｃ，・・・・・によって第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・からの光の波長を他の第１、第２及び第３波長に変換することにより、表示速度を高速化出来、長寿命化出来、耐環境性、信頼性も向上させることが出来る。
又、第１〜第３蛍光体１５ａ〜１５ｃ，・・・・・を有することにより、カラーフィルタは不要となり、光の損失を極めて少なく出来る。更に、製造工程を簡易化出来、ローコスト化を図ることが出来る。
又、基板３が第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・からの光に不透明であることにより、基板３が第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・から基板３側に出力された比較的波長の短い光（紫外〜青色光）を良好に吸収できる。このため、光のにじみや、隣接する発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・から出力される光の混色の発生を防止できる。更に、基板３としてシリコン単結晶基板を用いることにより、基板３内にドライバＩＣ等の半導体素子を容易に集積化できる。また、第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・として、基板３に良好に吸収される比較的波長の短い光を出力する窒化物系化合物半導体を用いることにより、フルカラーの発光表示体を容易に得ることができる。更には、窒化物系化合物半導体は特性ばらつきも少ないので、信頼性も向上する。
又、ＤＢＲ９ａ，９ｂ，９ｃ，・・・・・がＩｎを含むことにより、ＤＢＲ９ａ，９ｂ，９ｃ，・・・・・はバッファ層として良好に機能し、基板３の結晶方位を良好に引き継ぐことが出来る。更に、基板と発光素子層との熱膨張係数の差異による歪の発生を良好に防止出来るので、ＤＢＲ９ａ，９ｂ，９ｃ，・・・・・上に結晶性の良好なＧａＮ系化合物半導体からなる発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・を配置することが出来る。又、基板３は、発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・から出力される波長３８０ｎｍ程度の紫外光に対して不透明であり、出力された光の一部を吸収するので、発光効率が低下し、輝度が低下してしまう。本発明の第１の実施例においては、ＤＢＲ９ａ，９ｂ，９ｃ，・・・・・を有することにより、ＤＢＲ９ａ，９ｂ，９ｃ，・・・・・が反射膜として機能し、基板３に光を吸収させないので、発光素子の発光効率を増大することが出来る。更に、ＤＢＲ９ａ，９ｂ，９ｃ，・・・・・が基板３側ではなく、基板３上の溝により区画されることにより、隣り合う発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・の混色を防止できる。
なお、第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・から出力される光の波長に応じて蛍光体１５ａ，１５ｂ，１５ｃ，・・・・・を使い分けるので、光の波長は特に限定されるものではない。即ち、蛍光体１５ａ，１５ｂ，１５ｃ，・・・・・により発光表示に適する第１、第２及び第３波長に変換可能な波長の光を出力する発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・であれば、一般に青色から紫外にかけての波長の励起光を出力するので、第１〜第３蛍光体１５ａ，１５ｂ，１５ｃ，・・・・・を有効に励起出来る。但し、第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・の組成・構成は特に限定されるものではないことは勿論である。以下に示す本発明の第２〜第６の実施例においても、上述したように特に限定される必要はない。
次に、Ｆｉｇ．５及びＦｉｇ．６を用いて、本発明の第１の実施例に係る発光表示体の製造方法を説明する。
（イ）先ず、Ｆｉｇ．５（ａ）に示すように、（１００）面を主表面とするｎ型シリコン単結晶からなる基板３を用意する。次に、Ｆｉｇ．５（ｂ）に示すように（詳しくはＦｉｇ．２を参照。）、金属有機物化学気相成長（ＭＯＣＶＤ）法等のエピタキシャル成長法を用いて、基板３上に、低屈折率層のバリア層２１ａ，低屈折率層の井戸層２２ａ，高屈折率層のバリア層２３ａ，高屈折率層の井戸層２４ａ；低屈折率層のバリア層２１ｂ，低屈折率層の井戸層２２ｂ，・・・・・；・・・・・；・・・・・，高屈折率層のバリア層２３ｉ，高屈折率層の井戸層２４ｉ；及び低屈折率層のバリア層２１ｊ，低屈折率層の井戸層２２ｊ，高屈折率層のバリア層２３ｊ，高屈折率層の井戸層２４ｊをこの順に積層し、ＤＢＲ９を形成する。このＤＢＲ９は、低屈折率層のバリア層／低屈折率層の井戸層／高屈折率層のバリア層／高屈折率層の井戸層を１周期とし、１０周期積層した構造である。引き続き、ＤＢＲ９上に、Ｆｉｇ．５（ｃ）に示すように、ｎ型クラッド層１１、ノンドープ活性層１２、及びｐ型クラッド層１３を順次連続的にエピタキシャル成長し、発光層１０を形成する。
（ロ）次に、レジストをｐ型クラッド層１３上にスピン塗布し、フォトリソグラフィ技術を用いてこのレジストをパターニングする。その後、Ｆｉｇ．６（ａ）に示すように、エッチング溶液として例えば塩酸／硝酸（ＨＣｌ／ＨＮＯ３）溶液，水酸化ナトリウム（ＮａＯＨ）溶液や水酸化カリウム（ＫＯＨ）溶液等を用いたウェットエッチング等により、パターニングされたレジスト５１をエッチングマスクとして用い、発光層１０及びＤＢＲ９を基板３に達するまでエッチングする。この結果、複数のＤＢＲ９ａ，９ｂ，９ｃ，・・・・・及び、ＤＢＲ９ａ上の第１発光素子層１０ａ、ＤＢＲ９ｂ上の第２発光素子層１０ｂ、ＤＢＲ９ｃ上の第３発光素子層１０ｃ、・・・・・とに分離する。第１発光素子層１０ａは、Ｆｉｇ．６（ａ）に示すように、ｎ型クラッド層１１ａ、ノンドープ活性層１２ａ、ｐ型クラッド層１３ａから構成される。又、第２発光素子層１０ｂは、ｎ型クラッド層１１ｂ、ノンドープ活性層１２ｂ、ｐ型クラッド層１３ｂから、第３発光素子層１０ｃは、ｎ型クラッド層１１ｃ、ノンドープ活性層１２ｃ、ｐ型クラッド層１３ｃから構成される。なお、ウェットエッチングの代わりに、塩素（Ｃｌ２）ガス等を用いた反応性イオンエッチング（ＲＩＥ）法等の方法も使用可能である。その後、レジスト剥離剤（レジストリムーバ）等を用いて、レジスト５１を除去する。
（ハ）次に、ＣＶＤ法等により、基板３、ＤＢＲ９ａ，９ｂ，９ｃ，・・・・・及び発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・を覆うようにシリコン酸化膜６を積層する。リソグラフィ技術により、レジストのエッチングマスクを形成し、このエッチングマスクを用いたＲＩＥ法等のエッチングにより、Ｆｉｇ．６（ｂ）に示すように、シリコン酸化膜６中に、ｐ型クラッド層１３ａ，１３ｂ，１３ｃ，・・・・・をそれぞれ露出する窓６ａ，６ｂ，６ｃ，・・・・・を開口する。
（ニ）窓６ａ，６ｂ，６ｃ，・・・・・の開口に用いた、レジストを除去後、リフトオフ法を用いるために、シリコン酸化膜６及び窓６ａ，６ｂ，６ｃ，・・・・・上に新たなレジストを塗布し、リソグラフィ技術によりパターニングする。そして真空蒸着法やスパッタリング法等により、ＡｕＮｉ合金等の金属膜を光透過性を有するように薄く堆積する。そして、レジストをリフトオフすることにより、Ｆｉｇ．６（ｃ）に示すように、発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・上、詳しくはｐ型クラッド層１３ａ，１３ｂ，１３ｃ，・・・・・上にｐ型クラッド層１３ａ，１３ｂ，１３ｃ，・・・・・と低抵抗性オーミック接触するアノード電極１４ａ，１４ｂ，１４ｃ，・・・・・を形成する。
（ホ）次に、スパッタリング法等によりウェハ表面の全面にタングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属の薄膜を堆積する。そして、リソグラフィ技術により、レジストのエッチングマスクを形成し、このエッチングマスクを用いたＲＩＥ法等により溝３１ａ，３１ｂ，３１ｃ，・・・・・（Ｆｉｇ．２）上に、高融点金属からなるゲート電極線Ｘ１，Ｘ２，Ｘ３，・・・・・（Ｆｉｇ．２）をパターニングする。このとき、ゲート電極線Ｘ１，Ｘ２，Ｘ３，・・・・・は、外部の走査信号回路６１（Ｆｉｇ．２）に電気的に接続するためのボンディングパッドまで、それぞれ延長形成される。次に、ＣＶＤ法により、ゲート電極線Ｘ１，Ｘ２，Ｘ３，・・・・・上に第１層間絶縁膜を堆積する（図示省略）。更に、スパッタリング法等により第１層間絶縁膜の上部全面に新たな高融点金属の薄膜を堆積する。そして、リソグラフィ技術により、レジストのエッチングマスクを形成し、このエッチングマスクを用いたＲＩＥ法等により、溝３２ａ，３２ｂ，３２ｃ，・・・・・に沿って、ソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・を形成する。このとき、ソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・は、データ信号回路６２に電気的に接続するためのボンディングパッドまで、それぞれ延長形成される。
（ヘ）次に、ＣＶＤ法により、ソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・上に第２層間絶縁膜を堆積する（図示省略）。そして、リソグラフィ技術により、レジストのエッチングマスクを形成し、このエッチングマスクを用いたＲＩＥ法等により第２層間絶縁膜の一部に、アノード電極１４ａ，１４ｂ，１４ｃ，・・・・・の一部を露出するアノードコンタクトホール、ソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・の一部を露出するソースコンタクトホールを開口する。そして、アノードコンタクトホール及びソースコンタクトホールを介して、第２層間絶縁膜の上部に、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）等を用いて、ポリシリコン層、若しくはアモルファスシリコン層を形成する。このとき、ＳｉＨ４若しくはＳｉ２Ｈ６にジボラン（Ｂ２Ｈ６）をｐ型ドーパントガスとして添加し、ｐ型ポリシリコン層、若しくはｐ型アモルファスシリコン層を形成する。そして、リソグラフィ技術により、レジストのエッチングマスクを形成し、このエッチングマスクを用いたＲＩＥ法等により、ｐ型ポリシリコン層、若しくはｐ型アモルファスシリコン層を、島状にパターニングし、それぞれ孤立したＴＦＴのデバイス領域を形成する。アノードコンタクトホール及びソースコンタクトホールを介して、ＴＦＴのデバイス領域は、それぞれ対応するアノード電極１４ａ，１４ｂ，１４ｃ，・・・・・及びソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・に接続される。
（ト）更に、ｐ型ポリシリコン層、若しくはｐ型アモルファスシリコン層の上に、ＣＶＤ法によりゲート絶縁膜を堆積する。そして、リソグラフィ技術により、レジストのエッチングマスクを形成し、このエッチングマスクを用いたＲＩＥ法等によりゲート絶縁膜の一部に、ゲート電極線Ｘ１，Ｘ２，Ｘ３，・・・・・・の一部を露出するゲートコンタクトホールを開口する。このゲート絶縁膜の上に、再び、ＳｉＨ４若しくはＳｉ２Ｈ６を用いてポリシリコン層を形成する。そして、リソグラフィ技術により、レジストのエッチングマスクを形成し、このエッチングマスクを用いたＲＩＥ法等により、ＴＦＴのゲート電極をパターニングする。或いは、高融点金属若しくは高融点金属のシリサイド（ＷＳｉ２，ＴｉＳｉ２，ＭｏＳｉ２）等、或いはこれらの高融点金属シリサイドを用いたポリサイドをＣＶＤ法、スパッタリング法、真空蒸着法で堆積し、ＲＩＥ法等により選択的にエッチングし、ＴＦＴのゲート電極を形成しても良い。ゲートコンタクトホールを介して、ＴＦＴのゲート電極は、ゲート電極線Ｘ１，Ｘ２，Ｘ３，・・・・・・に接続される。
（チ）更に、パターニングされたゲート電極をマスクに、砒素（Ａｓ＋）等のｎ型不純物イオンを注入し、ＴＦＴのソース／ドレイン領域を形成する。更に、ＣＶＤ法により、ＴＦＴのゲート電極の上に第３層間絶縁膜を堆積する（図示省略）。その後、真空蒸着法やスパッタリング法等により、基板３の裏面（第２主表面）にＡｌやＡｌＮｉ合金等を堆積させ、カソード電極５を形成する。次に、リフトオフ法を用いるために、第３層間絶縁膜の上に新たなレジストを塗布し、リソグラフィ技術によりパターニングする。そして真空蒸着法やスパッタリング法等により、蛍光体を堆積する。そして、レジストをリフトオフすることにより、Ｆｉｇ．６（ｃ）に示すように、第１発光素子層１０ａ，１０ｅ，・・・・・上に、第１蛍光体１５ａ，１５ｅ，・・・・・、第２発光素子層１０ｂ，１０ｆ，・・・・・上に第２蛍光体１５ｂ，１５ｆ，・・・・・、第３発光素子層１０ｃ，１０ｇ，・・・・・上に第３蛍光体１５ｃ，１５ｇ，・・・・・をそれぞれ形成する。
（リ）駆動回路４が外部にある場合、基板３をパッケージにマウント後にボンディング等により、ゲート電極線Ｘ１，Ｘ２，Ｘ３，・・・・・及びソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・を外部の駆動回路４に接続する。そして、例えば発光表示体と駆動回路４を一体化するようにパッケージに実装される。
本発明の第１の実施例に係る発光表示体の製造方法は、一例であり、これ以外の種々の製造方法により、実現可能であることは勿論である。
（第２の実施例）
本発明の第２の実施例に係る発光表示体は、Ｆｉｇ．７に示すように発光表示部１と同一のウェハに、駆動回路部４ａがモノリシックに集積化されている。発光表示部１は、Ｆｉｇ．１に示した本発明の第１の実施例に係る発光表示体と実質的に同様な構成と機能を有する。又、駆動回路部４ａは、Ｆｉｇ．３に示した駆動回路４と実質的に同様な構成と機能を有する。
本発明の第２の実施例に係る発光表示体は、Ｆｉｇ．７に示すように、基板３と、基板３上に互いに分離形成され、それぞれ基板３より禁制帯幅の広い半導体材料からなる複数の（第１〜第３の）発光素子層１０ａ〜１０ｃと、第１〜第３発光素子層１０ａ〜１０ｃからの光の波長を他の波長に変換する第１〜第３蛍光体１５ａ〜１５ｃとを備える。なお、Ｆｉｇ．７には、１単位画素（ピクセル）を構成する第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ及び第１〜第３蛍光体１５ａ〜１５ｃを含む半導体発光素子を示すが、本発明の第１の実施例と同様に、Ｆｉｇ．７に図示した以外の第１発光素子層１０ａ，１０ｅ，・・・・・及び第１蛍光体１５ａ，１５ｅ，・・・・・、第２発光素子層１０ｂ，１０ｆ，・・・・・及び第２蛍光体１５ｂ，１５ｆ，・・・・・、第３発光素子層１０ｃ，１０ｄ，・・・・・及び第３蛍光体１５ｃ，１５ｄ，・・・・・とが存在する。
本発明の第２の実施例に係る発光表示体は、不活性領域（素子分離領域）３ｂにより、基板３を駆動用ＩＣ領域３ａと発光素子形成領域３ｃとに、電気的に分離している。駆動用ＩＣ領域３ａと発光素子形成領域３ｃの下面（第２主表面）には、カソード電極５ａが配置されている。駆動用ＩＣ領域３ａ及び不活性領域３ｂの表面（第１主表面）露出部を被覆するように、シリコン酸化膜６が配置されている。駆動用ＩＣ領域３ａ上の、シリコン酸化膜６にはコンタクトホール９６ａ，９６ｂ，９６ｃ，９６ｄ，・・・・・が開口され、ＡｌやＡｌＮｉ等の金属膜からなる電極７ａ，７ｂ，７ｃ，７ｄ，・・・・・がコンタクトホール９６ａ，９６ｂ，９６ｃ，９６ｄ，・・・・を介して、ｎ型コレクタ領域８ａ、ｐ型ベース領域８ｂ、ｎ型エミッタ領域８ｃ及び不活性領域（素子分離領域）３ｂに接続されている。
駆動用ＩＣ領域３ａには、走査信号回路６１及びデータ信号回路６２等を含む種々の電子回路が集積されている（Ｆｉｇ．３参照）。これらの電子回路は、バイポーラ集積回路やＭＩＳ集積回路であり、多数のｐ型及びｎ型不純物導入領域が、微細且つ複雑な幾何学的配置をなしている。Ｆｉｇ．７は、その一部を模式的に表示しており、ｐ型ベース領域８ｂ、ベース領域８ｂの内部にｎ型エミッタ領域８ｃ、ベース領域８ｂから離間してｎ型コレクタ領域８ａが設けられている。更に、コレクタ領域８ａ，ベース領域８ｂ，エミッタ領域８ｃにはそれぞれコレクタ電極７ａ，ベース電極７ｂ，エミッタ電極７ｃが設けられたｎｐｎ構造のバイポーラトランジスタが示されている。発光素子形成領域３ｃの構造は、本発明の第１の実施例に係る発光表示体と実質的に同様な構成なので、重複する説明は省略する。Ｆｉｇ．７では、基板３の裏面（第２主表面）にカソード電極５ａを配置したが、駆動用ＩＣ領域３ａ及び不活性領域３ｂの下部には必要に応じてカソード電極を設けても、設けなくても構わない。
本発明の第２の実施例に係る発光表示体は、本発明の第１の実施例においてボンディングワイヤ等を介して外部に電気的に接続されていた駆動回路４の代わりに、発光表示部１と同一ウェハにモノリシックに集積化された駆動回路部４ａにより、ＴＦＴ１６ａ〜１６ｃ，・・・・・に信号電圧を印加する。他は本発明の第１の実施例に係る発光表示体と実質的に同様な駆動方法（ランダムアクセス駆動）なので、重複する説明は省略する。
上述したように、本発明の第２の実施例に係る発光表示体によれば、第１〜第３蛍光体によって第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・からの光の波長を他の第１、第２及び第３波長に変換することにより、表示速度を高速化出来、長寿命化出来、耐環境性、信頼性も向上させることが出来る。
又、第１〜第３蛍光体１５ａ〜１５ｃ，・・・・・を有することにより、カラーフィルタは不要となり、光の損失を極めて少なく出来る。更に、製造工程を簡易化出来、ローコスト化を図ることが出来る。
又、基板３に、本発明の発光表示体を駆動し、発光素子層１０ａ〜１０ｃ，・・・・・からの発光を制御するための駆動用ＩＣ領域３ａを設け、駆動回路部４ａ等を構成する半導体発光素子とは異なる半導体素子を含む電子回路を備えることにより、素子の小型化を高水準に達成できる。また、基板３の表面にＴＦＴ１６ａ〜１６ｃ，・・・・・等の素子を設けることも可能となる。
Ｆｉｇ．７に示す本発明の第２の実施例に係る発光表示体は、以下の手順で製造可能である：
（イ）Ｆｉｇ．８（ａ）に示すように、ｎ型シリコンからなる基板３を用意する。次に、基板３の下面及び上面に熱酸化法等により、シリコン酸化膜（ＳｉＯ２膜）等の絶縁膜４０ａ，４０ｂを形成する。そして、絶縁膜４０ｂの上部にレジストを塗布する。更に、リソグラフィ技術により、レジストのエッチングマスクを形成し、このエッチングマスクを用いたＲＩＥ法等により絶縁膜４０ｂの一部を、選択的にエッチング除去する。パターニングされた絶縁膜４０ｂをマスクとして用い、ボロン（Ｂ＋）等のｐ型不純物領域を選択的に導入する。同様に、絶縁膜４０ａの上部にレジストを塗布し、リソグラフィ技術により、レジストのエッチングマスクを形成し、このエッチングマスクを用いたＲＩＥ法等により絶縁膜４０ａの一部を、Ｆｉｇ．８（ｂ）に示すように選択的にエッチング除去する。パターニングされた絶縁膜４０をマスクとして用い、ｐ型不純物領域を選択的に導入し、その後熱処理（ドライブイン）することにより、発光素子形成領域３ｃと駆動用ＩＣ領域３ａとを電気的に分離する不活性領域（素子分離領域）３ｂを形成する。
（ロ）熱処理（ドライブイン）後、絶縁膜４０ａを除去し、熱酸化法により、新たな酸化膜（絶縁膜）４１を基板３の表面に形成する。そして、絶縁膜４１の上部にレジストを塗布し、リソグラフィ技術により、レジストのエッチングマスクを形成し、このエッチングマスクを用いたＲＩＥ法等により絶縁膜４１の一部を、選択的にエッチング除去する。このパターニングされた絶縁膜４１をマスクとして用い、ｐ型不純物イオンのイオン注入とその後の熱処理により、ｐ型のベース領域８ｂを形成する。更に、絶縁膜４１の上部に新たなレジストを塗布し、リソグラフィ技術により、レジストのエッチングマスクを形成し、このエッチングマスクを用いたＲＩＥ法等により絶縁膜４１の他の一部を、選択的にエッチング除去する。このパターニングされた絶縁膜４１及びｐ型のベース領域８ｂの上部のレジストをイオン注入マスクとして用い、ｎ型不純物イオンのイオン注入とその後の熱処理により、Ｆｉｇ．８（ｃ）に示すように、ｎ＋型のコレクタ領域８ａ及びエミッタ領域８ｃを形成する。このように、Ｆｉｇ．８（ｃ）は、集積化されている電子回路の一部であり、実際には、図示しないバイポーラトランジスタや、ＭＩＳトランジスタ等が多数集積化されている。
（ハ）次に、Ｆｉｇ．８（ｄ）、詳しくはＦｉｇ．４に示すように、基板３上に、ＭＯＣＶＤ法等を用いて、ＤＢＲ９を形成する。引き続き、ＤＢＲ９上に、ｎ型クラッド層１１，ノンドープ活性層１２，ｐ型クラッド層１３を順次積層し、発光層１０を形成する。次に、ｐ型クラッド層１３の上に、レジスト５１をスピン塗布し、このレジスト５１をフォトリソグラフィ技術によりパターニングする。パターニングされたレジスト５１ａ，５１ｂ，５１ｃ，・・・・・をエッチングマスクとして用い、エッチング溶液として例えばＨＣｌ／ＨＮＯ３溶液，ＮａＯＨ溶液や水酸化カリウムＫＯＨ溶液等を用いたウェットエッチング等により、発光層１０及びＤＢＲ９を基板３に達するまでエッチングする。この結果、Ｆｉｇ．９（ａ）に示すように、複数のＤＢＲ９ａ，９ｂ，９ｃ，・・・・・、ＤＢＲ９ａ上の第１発光素子層１０ａ、ＤＢＲ９ｂ上の第２発光素子層１０ｂ、ＤＢＲ９ｃ上の第３発光素子層１０ｃ，・・・・・とに分割する。この際に、駆動用ＩＣ領域３ａの基板３の表面を露出させる。
（ニ）次に、ＣＶＤ法により、基板３の表面の全体を覆うようにシリコン酸化膜６を堆積する。リソグラフィ技術により、レジスト（図示省略）をエッチングマスクとして用いてシリコン酸化膜６をパターニングし、Ｆｉｇ．９（ｂ）に示すように、駆動用ＩＣ領域３ａにコンタクトホール９６ａ〜９６ｃ，・・・・・、発光素子形成領域３ｃに窓６ａ，６ｂ，６ｃ，・・・・・、を形成する。
（ホ）次に、リフトオフ法を用いるために、シリコン酸化膜６、コンタクトホール９６ａ〜９６ｃ，・・・・・、及び窓６ａ，６ｂ，６ｃ，・・・・・上に新たなレジストを塗布し、リソグラフィ技術によりパターニングする。そして真空蒸着法やスパッタリング法等により、Ｗ、Ｔｉ、Ｍｏ等の高融点金属、これらのシリサイド（ＷＳｉ２，ＴｉＳｉ２，ＭｏＳｉ２）等を堆積する。そして、レジストをリフトオフすることにより、ｎ型コレクタ領域８ａ、ｐ型ベース領域８ｂ、ｎ型エミッタ領域８ｃ及び不活性領域（素子分離領域）３ｂと低抵抗性オーミック接触するコレクタ電極７ａ，ベース電極７ｂ，エミッタ電極７ｃ及び不活性領域電極７ｄを形成する。その後、シリコン酸化膜６、コンタクトホール９６ａ〜９６ｃ，・・・・・、及び窓６ａ，６ｂ，６ｃ，・・・・・上に更に新たなレジストを塗布し、リソグラフィ技術によりパターニングする。そして真空蒸着法やスパッタリング法等により、ＡｕＮｉ合金等の金属膜を光透過性を有するように薄く堆積する。そして、更に新たなレジストをリフトオフすることにより、ｐ型クラッド層１３ａ，１３ｂ，１３ｃ，・・・・・と低抵抗性オーミック接触するアノード電極１４ａ，１４ｂ，１４ｃ，・・・・・を形成する。
（ヘ）次に、スパッタリング法等によりウェハ表面に高融点金属の薄膜を堆積する。そして、リソグラフィ技術により、レジスト（図示省略）をエッチングマスクとして用いて用い、ＲＩＥ法等により溝３１ａ，３２ｂ，・・・・・（Ｆｉｇ．２）上にゲート電極線Ｘ１，Ｘ２，Ｘ３，・・・・・（Ｆｉｇ．２）を形成する。このゲート電極線Ｘ１，Ｘ２，Ｘ３，・・・・・は駆動回路部４ａにまで延長形成され、駆動回路部４ａ電気的に接続する（図示省略）。次に、ＣＶＤ法により、ゲート電極線Ｘ１，Ｘ２，Ｘ３，・・・・・（Ｆｉｇ．２）上に第１層間絶縁膜１７ａ〜１７ｉ，・・・・・を堆積する（図示省略）。次に、スパッタリング法等により第１層間絶縁膜の上部全面に新たな高融点金属も薄膜を堆積する。そして、リソグラフィ技術により、レジストのエッチングマスクを形成し、このエッチングマスクを用いたＲＩＥ法等により、Ｆｉｇ．９（ｃ）に示すように、溝３２ａ，３２ｂ，３２ｃ，・・・・・に沿って、ソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・を形成する。このとき、ソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・は、データ信号回路６２にまで延長形成され、データ信号回路６２に電気的に接続される。
（ト）次に、ＣＶＤ法により、ソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・上に第２層間絶縁膜を堆積する（図示省略）。そして、リソグラフィ技術により、レジストのエッチングマスクを形成し、このエッチングマスクを用いたＲＩＥ法等により第２層間絶縁膜の一部に、アノード電極１４ａ，１４ｂ，１４ｃ，・・・・・の一部を露出するアノードコンタクトホール、ソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・の一部を露出するソースコンタクトホールを開口する。この後のＴＦＴを形成する工程は、本発明の第１の実施例と重複するので説明を省略する。ＴＦＴ１６ａ〜１６ｃ，・・・・・のゲート電極をゲート電極線Ｘ１，Ｘ２，Ｘ３，・・・・・にそれぞれ接続される。又、ＴＦＴ１６ａ〜１６ｃ，・・・・・のソース電極は、ソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・に、ドレイン電極は、アノード電極１４ａ，１４ｂ，１４ｃ，・・・・・にそれぞれ接続される。更に、ＣＶＤ法により、ＴＦＴのゲート電極の上に第３層間絶縁膜を堆積する（図示省略）。その後、真空蒸着法やスパッタリング法等により、基板３の裏面（第２主表面）にＡｌやＡｌＮｉ合金等を堆積させ、カソード電極５を形成する。
（チ）次に、リフトオフ法を用いるために、第３層間絶縁膜の上に新たなレジストを塗布し、リソグラフィ技術によりパターニングする。そして真空蒸着法やスパッタリング法等により、蛍光体を堆積する。そして、レジストをリフトオフすることにより、Ｆｉｇ．９（ｃ）に示すように、第１発光素子層１０ａ上に、第１蛍光体１５ａ、第２発光素子層１０ｂ上に第２蛍光体１５ｂ、第３発光素子層１０ｃ上に第３蛍光体１５ｃをそれぞれ形成する。最後に、基板３をパッケージにマウントすれば、Ｆｉｇ．７に示した本発明の第２の実施例に係る発光表示体が完成する。
なお、上述した本発明の第２の実施例に係る発光表示体の製造方法は、一例であり、これ以外の種々の製造方法により、実現可能であることは勿論である。
（第３の実施例）
本発明の第３の実施例に係る発光表示体は、Ｆｉｇ．１０に示すように、基板３と、基板３上に互いに分離形成され、それぞれ基板３より禁制帯幅の広い半導体材料からなる複数の（第１〜第３の）発光素子層９０ａ〜９０ｃと、第１〜第３発光素子層９０ａ〜９０ｃからの光の波長を他の波長に変換する第１〜第３蛍光体１５ａ〜１５ｃとを備える。なお、Ｆｉｇ．１０には、１単位画素（ピクセル）を構成する第１〜第３発光素子層９０ａ，９０ｂ，９０ｃ及び第１〜第３蛍光体１５ａ〜１５ｃを含む半導体発光素子を示すが、本発明の第１の実施例と同様に、Ｆｉｇ．１０に図示した以外の第１発光素子層９０ａ，９０ｅ，・・・・・及び第１蛍光体１５ａ，１５ｅ，・・・・・、第２発光素子層９０ｂ，９０ｆ，・・・・・及び第２蛍光体１５ｂ，１５ｆ，・・・・・、第３発光素子層９０ｃ，９０ｄ，・・・・・及び第３蛍光体１５ｃ，１５ｄ，・・・・・とが存在する。
発光素子層９０ａ，９０ｂ，９０ｃ，・・・・・及びＤＢＲ９９ａ，９９ｂ，９９ｃ，・・・・・は、垂直の側壁を有する。発光素子層９０ａ，９０ｂ，９０ｃ，・・・・・及びＤＢＲ９９ａ，９９ｂ，９９ｃ，・・・・・は、本発明の第１及び第２の実施例に係る発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・及びＤＢＲ９ａ，９ｂ，９ｃ，・・・・・と実質的に同様な機能を有する。シリコン酸化膜２は基板３、発光素子層９０ａ，９０ｂ，９０ｃ，・・・・・及びＤＢＲ９９ａ，９９ｂ，９９ｃ，・・・・・の露出部を覆うように配置されている。他は、本発明の第１の実施例と実質的に同様であるので、重複した記載を省略する。
上述したように、本発明の第３の実施例に係る発光表示体によれば、第１〜第３蛍光体１５ａ〜１５ｃによって第１〜第３発光素子層９０ａ，９０ｂ，９０ｃ，・・・・・からの光の波長を他の第１、第２及び第３波長に変換することにより、表示速度を高速化出来、長寿命化出来、耐環境性、信頼性も向上させることが出来る。
又、第１〜第３蛍光体１５ａ〜１５ｃ，・・・・・を有することにより、カラーフィルタは不要となり、光の損失を極めて少なく出来る。更に、製造工程を簡易化出来、ローコスト化を図ることが出来る。
本発明の第３の実施例に係る発光表示体の製造方法は、本発明の第１の実施例の製造方法における発光層１０及びＤＢＲ９のウェットエッチングの代わりに、ＲＩＥ法によりエッチングし、垂直側壁の溝でそれぞれ分離された発光素子層９０ａ，９０ｂ，９０ｃ，・・・・・及びＤＢＲ９９ａ，９９ｂ，９９ｃ，・・・・・が形成されている点が異なる。他の構造及び工程は、本発明の第１の実施例に係る発光表示体の製造方法と実質的に同様であるので、重複した記載を省略する。
（第４の実施例）
本発明の第４の実施例に係る発光表示体として、単純マトリクス回路の例を説明する。即ち、本発明の第４の実施例に係る発光表示体は、Ｆｉｇ．１１に示すように、基板３と、基板３上に互いに分離形成され、それぞれ基板３より禁制帯幅の広い半導体材料からなる複数の（第１〜第３の）発光素子層１０ａ〜１０ｃと、第１〜第３発光素子層１０ａ〜１０ｃからの光の波長を他の波長に変換する第１〜第３蛍光体１５ａ〜１５ｃとを備える。なお、Ｆｉｇ．１１には、１単位画素（ピクセル）を構成する第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ及び第１〜第３蛍光体１５ａ〜１５ｃを含む半導体発光素子を示すが、本発明の第１の実施例と同様に、Ｆｉｇ．７に図示した以外の第１発光素子層１０ａ，１０ｅ，・・・・・及び第１蛍光体１５ａ，１５ｅ，・・・・・、第２発光素子層１０ｂ，１０ｆ，・・・・・及び第２蛍光体１５ｂ，１５ｆ，・・・・・、第３発光素子層１０ｃ，１０ｄ，・・・・・及び第３蛍光体１５ｃ，１５ｄ，・・・・・とが存在する。
本発明の第４の実施例に係る発光表示体は更に、基板３と第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・の間に反射金属膜１８ａ，１８ｂ，１８ｃ，・・・・・がそれぞれ配置されている。反射金属膜１８ａ，１８ｂ，１８ｃ，・・・・・としては、アルミニウム等が使用可能である。反射金属膜１８ａ，１８ｂ，１８ｃを有することにより、反射鏡として機能し、発光効率を増大させることが出来る。又、基板３の露出部、反射金属膜１８ａ，１８ｂ，１８ｃ，・・・・・の露出部及び第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・の露出部を覆うように配置されたシリコン酸化膜６と、第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・上の、シリコン酸化膜６の窓６ａ，６ｂ，６ｃ，・・・・・の内側に配置されたアノード電極１４ａ，１４ｂ，１４ｃ，・・・・・とを更に有する。
基板３は、不活性領域（素子分離領域）１９ａ，１９ｂ，１９ｃ，により、電気的に分離された発光素子形成領域３３ａ，３３ｂ，３３ｃを含む。発光素子形成領域３３ａ，３３ｂ，３３ｃ上に第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・及び反射金属膜１８ａ，１８ｂ，１８ｃ，・・・・・が配置されている。また、発光素子形成領域３３ａ，３３ｂ，３３ｃの裏面（第２主面）には、データ電極線ｙ１，ｙ２，ｙ３がそれぞれ設けられている。
第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・及び反射金属膜１８ａ，１８ｂ，１８ｃ，・・・・・は、Ｆｉｇ．１２に示すように、Ｘ軸方向に互いに並列して走行する複数の溝３１ａ，３１ｂ，３１ｃ，・・・・・と、この複数の溝３１ａ，３１ｂ，３１ｃ，・・・・・に直交するＹ軸方向に沿って互いに並列して走行する複数の溝３２ａ，３２ｂ，３２ｃ，・・・・・により網目状に区画されている。又、第１〜第３蛍光体１５ａ〜１５ｆ，・・・・・は、光を導出する窓６ａ〜６ｆ，・・・・・をそれぞれ覆うように規則的に配置されており、これによりドットマトリクス状のフルカラー発光表示体を構成している。このため、水平方向に走行する複数の走査電極線ｘ１，ｘ２，ｘ３，・・・・・と、走査電極線ｘ１，ｘ２，ｘ３，・・・・・に直交して、垂直方向に平行に走行するＦｉｇ．１１に示した複数のデータ電極線ｙ１，ｙ２，ｙ３，・・・・・とによりマトリクスを構成している。複数の走査電極線ｘ１，ｘ２，ｘ３，・・・・・は、Ｆｉｇ．１２に示すように、シリコン酸化膜６上の溝３１ａ，３１ｂ，３１ｃ，・・・・・にそれぞれ一本ずつ配置され、１００ｎｍ程度の厚さの配線である。このマトリクスの交点付近にそれぞれの画素が配置される。Ｆｉｇ．１３に示すように、複数の走査電極線ｘ１，ｘ２，ｘ３，・・・・・は走査信号回路６１、複数のデータ電極線ｙ１，ｙ２，ｙ３，・・・・・はデータ信号回路６２に接続されている。走査信号回路６１とデータ信号回路６２とで駆動回路４が構成されている。
本発明の第４の実施例に係る発光表示体の駆動方法は、単純マトリクス（パッシブマトリクス）駆動である。例えば、Ｆｉｇ．１３において、走査信号回路６１により走査電極線ｘ１，ｘ２，ｘ３，・・・・・を順次走査する。走査のタイミングに合わせて、データ信号回路６２からソース電極線ｙ１，ｙ２，ｙ３，・・・・に対応する信号電圧を印加することにより、印加された発光素子層１０ａ〜１０ｆが発光する。
上述したように、本発明の第４の実施例に係る発光表示体によれば、第１，第２，第３波長の励起光を第１〜第３蛍光体によって第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・からの光の波長を他の第１、第２及び第３波長に変換することにより、表示速度を高速化出来、長寿命化出来、耐環境性、信頼性も向上させることが出来る。
又、第１〜第３蛍光体１５ａ〜１５ｃ，・・・・・を有することにより、カラーフィルタは不要となり、光の損失を極めて少なく出来る。更に、製造工程を簡易化出来、ローコスト化を図ることが出来る。
Ｆｉｇ．１１に示す本発明の第４の実施例に係る発光表示体は、以下の手順で製造可能である：
（イ）Ｆｉｇ．１４（ａ）に示すように、ｎ型シリコンからなる基板３を用意する。次に、基板３の下面及び上面に熱酸化法等により、シリコン酸化膜（ＳｉＯ２膜）等の絶縁膜４７ａ，４７ｂを形成する。そして、絶縁膜４７ｂの上部にレジストを塗布する。更に、リソグラフィ技術により、レジストのエッチングマスクを形成し、このエッチングマスクを用いたＲＩＥ法等により絶縁膜４７ｂの一部を、選択的にエッチング除去する。パターニングされた絶縁膜４７ｂをマスクとして用い、Ｂ＋等のｐ型不純物領域を選択的に導入する。同様に、絶縁膜４７ａの上部にレジストを塗布し、リソグラフィ技術により、レジストのエッチングマスクを形成し、このエッチングマスクを用いたＲＩＥ法等により絶縁膜４７ａの一部を、Ｆｉｇ．１４（ｂ）に示すように選択的にエッチング除去する。パターニングされた絶縁膜４７をマスクとして用い、ｐ型不純物領域を選択的に導入し、その後熱処理（ドライブイン）することにより、基板３を電気的に分離する不活性領域（素子分離領域）１９ａ，１９ｂ，・・・・・を形成する。その後、ＨＦ等を用いて絶縁膜４７ａ，４７ｂを除去する。
（ロ）次に、Ｆｉｇ．１４（ｃ）に示すように、基板３上に真空蒸着法やスパッタリング法を用いて、反射金属膜１８を形成する。引き続き、反射金属膜１８上に、ｎ型クラッド層１１，ノンドープ活性層１２，ｐ型クラッド層１３を順次積層し、発光層１０を形成する。次に、ｐ型クラッド層１３の上に、レジスト５１をスピン塗布し、このレジスト５１をフォトリソグラフィ技術によりパターニングする。パターニングされたレジスト５１をエッチングマスクとして用い、エッチング溶液として例えばＨＣｌ／ＨＮＯ３溶液，ＮａＯＨ溶液やＫＯＨ溶液等を用いたウェットエッチング等により、発光層１０及びＤＢＲ９を基板３に達するまでエッチングする。この結果、Ｆｉｇ．１５（ａ）に示すように、複数の反射金属膜１８ａ，１８ｂ，１８ｃ，・・・・・、反射金属膜１８ａ上の第１発光素子層１０ａ、反射金属膜１８ｂ上の第２発光素子層１０ｂ、反射金属膜１８ｃ上の第３発光素子層１０ｃ，・・・・・とに分割する。
（ハ）次に、ＣＶＤ法により、基板３の表面の全体を覆うようにシリコン酸化膜６を堆積する。リソグラフィ技術により、レジスト（図示省略）をエッチングマスクとして用いてシリコン酸化膜６をパターニングし、Ｆｉｇ．１５（ｂ）に示すような窓６ａ，６ｂ，６ｃ，・・・・・、を形成する。
（ニ）次に、リフトオフ法を用いるために、シリコン酸化膜６及び窓６ａ，６ｂ，６ｃ，・・・・・上に更に新たなレジストを塗布し、リソグラフィ技術によりパターニングする。そして真空蒸着法やスパッタリング法等により、ＡｕＮｉ合金等の金属膜を光透過性を有するように薄く堆積する。そして、更に新たなレジストをリフトオフすることにより、ｐ型クラッド層１３ａ，１３ｂ，１３ｃ，・・・・・と低抵抗性オーミック接触するアノード電極１４ａ，１４ｂ，１４ｃ，・・・・・を形成する。その後、スパッタリング法等によりウェハ表面に高融点金属の薄膜を堆積する。そして、リソグラフィ技術により、レジスト（図示省略）をエッチングマスクとして用いて用い、ＲＩＥ法等により溝３１ａ，３２ｂ，・・・・・（Ｆｉｇ．１２）上に走査電極線ｘ１，ｘ２，ｘ３，・・・・・（Ｆｉｇ．１２）を形成する。このとき、走査電極線ｘ１，ｘ２，ｘ３，・・・・・は、Ｆｉｇ．１３に示した走査信号回路６１にまで延長形成され、走査信号回路６１に電気的に接続される。
（ホ）次に、リフトオフ法を用いるために、基板３の裏面（第２主面）に新たなレジストを塗布し、リソグラフィ技術によりパターニングする。そして真空蒸着法やスパッタリング法等により、ＡｌやＡｌＮｉ合金等を堆積させるそして、新たなレジストをリフトオフすることにより、走査電極線を形成する。そして、リソグラフィ技術により、基板３の第２主面上にレジストのエッチングマスクを形成し、このエッチングマスクを用いたＲＩＥ法等により、Ｆｉｇ．１５（ｃ）に示すように、データ電極線ｙ１，ｙ２，ｙ３，・・・・・を形成する。その後、真空蒸着法やスパッタリング法等により、基板３の（第２主表面）にこのとき、データ電極線ｙ１，ｙ２，ｙ３，・・・・・は、Ｆｉｇ．１３に示したデータ信号回路６２にまで延長形成され、データ信号回路６２に電気的に接続される。
（ヘ）次に、リフトオフ法を用いるために、第３層間絶縁膜の上に新たなレジストを塗布し、リソグラフィ技術によりパターニングする。そして真空蒸着法やスパッタリング法等により、蛍光体を堆積する。そして、レジストをリフトオフすることにより、Ｆｉｇ．１５（ｃ）に示すように、第１発光素子層１０ａ上に、第１蛍光体１５ａ、第２発光素子層１０ｂ上に第２蛍光体１５ｂ、第３発光素子層１０ｃ上に第３蛍光体１５ｃをそれぞれ形成する。最後に、基板３をパッケージにマウントすれば、本発明の第４の実施例に係る発光表示体が完成する。
なお、上述した本発明の第４の実施例に係る発光表示体の製造方法は、一例であり、これ以外の種々の製造方法により、実現可能であることは勿論である。
（第５の実施例）
本発明の第５の実施例に係る発光表示体は、Ｆｉｇ．１６に示すように、基板３と、基板３上に互いに分離形成され、それぞれ基板３より禁制帯幅の広い半導体材料からなる複数の（第１〜第３の）発光素子層７０ａ〜７０ｃと、第１〜第３発光素子層７０ａ〜７０ｃからの光の波長を他の波長に変換する第１〜第３蛍光体１５ａ〜１５ｃとを備える。なお、Ｆｉｇ．１６には、１単位画素（ピクセル）を構成する第１〜第３発光素子層７０ａ，７０ｂ，７０ｃ及び第１〜第３蛍光体１５ａ〜１５ｃを含む半導体発光素子を示すが、本発明の第１の実施例と同様に、Ｆｉｇ．１６に図示した以外の第１発光素子層７０ａ，７０ｅ，・・・・・及び第１蛍光体１５ａ，１５ｅ，・・・・・、第２発光素子層７０ｂ，７０ｆ，・・・・・及び第２蛍光体１５ｂ，１５ｆ，・・・・・、第３発光素子層７０ｃ，７０ｄ，・・・・・及び第３蛍光体１５ｃ，１５ｄ，・・・・・とが存在する。
第１〜第３発光素子層７０ａ，７０ｂ，７０ｃ，・・・・・及びＤＢＲ７９ａ，７９ｂ，７９ｃ，・・・・・は、（素子分離領域）７４ａ，７４ｂ，７４ｃ，・・・・・で区画され且つ互いに電気的に分離されている。素子分離領域７４ａ，７４ｂ，７４ｃ，・・・・・は、例えばプロトン（Ｈ＋）等を照射して形成された高比抵抗領域や、Ｂ＋等を導入して形成されたｐ型半導体領域（反対導電型領域）である。発光素子層７０ａ，７０ｂ，７０ｃ，・・・・・及びＤＢＲ７９ａ，７９ｂ，７９ｃ，・・・・・は、本発明の第１及び第２の実施例に係る発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・及びＤＢＲ９ａ，９ｂ，９ｃ，・・・・・と実質的に同様な機能を有する。シリコン酸化膜７６は発光素子層７０ａ，７０ｂ，７０ｃ，・・・・・及び素子分離領域７４ａ，７４ｂ，７４ｃ，・・・・・上に配置されている。シリコン酸化膜７６上には、本発明の第１〜第３の実施例と同様なソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・が設けられている。他は、本発明の第１の実施例と実質的に同様であるので、重複した記載を省略する。
上述したように、本発明の第５の実施例に係る発光表示体によれば、第１〜第３蛍光体１５ａ，１５ｂ，１５ｃ，・・・・・によって第１〜第３発光素子層７０ａ，７０ｂ，７０ｃ，・・・・・からの光の波長を他の第１、第２及び第３波長に変換することにより、表示速度を高速化出来、長寿命化出来、耐環境性、信頼性も向上させることが出来る。
又、第１〜第３蛍光体１５ａ〜１５ｃ，・・・・・を有することにより、カラーフィルタは不要となり、光の損失を極めて少なく出来る。更に、製造工程を簡易化出来、ローコスト化を図ることが出来る。
以下、本発明の第５の実施例に係る発光表示体の製造方法をＦｉｇ．５及びＦｉｇ．１７を用いて説明する：
（イ）まず、Ｆｉｇ．５（ｃ）に示すように、基板３上に、ＭＯＣＶＤ法等を用いて、ＤＢＲ９を形成する。引き続き、ＤＢＲ９上に、ｎ型クラッド層１１，ノンドープ活性層１２，ｐ型クラッド層１３を順次積層し、発光層１０を形成する。ここまでの手順は、本発明の第１の実施例と実質的に同様であるので，重複した説明を省略する。
（ロ）次に、ｐ型クラッド層１３の上に、熱酸化法等により、酸化膜（ＳｉＯ２膜）等の絶縁膜を形成する。そして、リソグラフィ技術により、絶縁膜の上部にレジスト５１のエッチングマスクを形成し、このエッチングマスクを用いたＲＩＥ法等により絶縁膜の一部を、選択的にエッチング除去する。パターニングされた絶縁膜５１をマスクとして用い、Ｂ＋等をイオン注入することにより、ｐ型不純物領域を選択的に導入する。その後熱処理（ドライブイン）することにより、各列毎に発光素子形成領域を電気的に分離するための素子分離領域７４ａ，７４ｂ，７４ｃ，・・・・・を形成する。この素子分離領域７４ａ，７４ｂ，７４ｃ，・・・・・により、発光層１０及びＤＢＲ９を、第１〜第３発光素子層７０ａ，７０ｂ，７０ｃ，・・・・・及びＤＢＲ７９ａ，７９ｂ，７９ｃ，・・・・・とにそれぞれ分割する。なお、Ｂ＋等をイオン注入する代わりに、プロトン（Ｈ＋）等を照射することにより、高比抵抗領域である素子分離領域７４ａ，７４ｂ，７４ｃ，・・・・・を形成しても良い。
（ハ）次に、ＣＶＤ法により、基板３の第１主面にシリコン酸化膜７６を堆積する。リソグラフィ技術により、レジスト（図示省略）をエッチングマスクとして用いてシリコン酸化膜７６をパターニングし、Ｆｉｇ．１７（ｂ）に示すように、窓６ａ，６ｂ，６ｃ，・・・・・、を形成する。引き続きシリコン酸化膜７６及び窓６ａ，６ｂ，６ｃ，・・・・・上に新たなレジストを塗布し、リソグラフィ技術によりパターニングする。そして真空蒸着法やスパッタリング法等により、ＡｕＮｉ合金等の金属膜を光透過性を有するように薄く堆積する。そして、更に新たなレジストをリフトオフすることにより、ｐ型クラッド層１３ａ，１３ｂ，１３ｃ，・・・・・と低抵抗性オーミック接触するアノード電極１４ａ，１４ｂ，１４ｃ，・・・・・を形成する。
（ニ）次に、スパッタリング法等によりウェハ表面に高融点金属の薄膜を堆積する。そして、リソグラフィ技術により、レジスト（図示省略）をエッチングマスクとして用いて用い、ＲＩＥ法等によりシリコン酸化膜７６上に図示を省略したゲート電極線を形成する。次に、ＣＶＤ法により、ゲート電極線上に図示を省略した第１層間絶縁膜を堆積する。次に、スパッタリング法等により第１層間絶縁膜の上部全面に新たな高融点金属も薄膜を堆積する。そして、リソグラフィ技術により、レジストのエッチングマスクを形成し、このエッチングマスクを用いたＲＩＥ法等により、Ｆｉｇ．１７（ｃ）に示すように、ソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・を形成する。
（ホ）次に、ＣＶＤ法により、ソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・上に図示を省略した第２層間絶縁膜を堆積する。そして、リソグラフィ技術により、レジストのエッチングマスクを形成し、このエッチングマスクを用いたＲＩＥ法等により第２層間絶縁膜の一部に、アノード電極１４ａ，１４ｂ，１４ｃ，・・・・・の一部を露出するアノードコンタクトホール、ソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・の一部を露出するソースコンタクトホールを開口する。この後のＴＦＴを形成する工程は、本発明の第１の実施例と重複するので説明を省略する。ＴＦＴ１６ａ〜１６ｃ，・・・・・のゲート電極をゲート電極線Ｘ１，Ｘ２，Ｘ３，・・・・・にそれぞれ接続される。又、ＴＦＴ１６ａ〜１６ｃ，・・・・・のソース電極は、ソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・に、ドレイン電極は、アノード電極１４ａ，１４ｂ，１４ｃ，・・・・・にそれぞれ接続される。更に、ＣＶＤ法により、ＴＦＴのゲート電極の上に第３層間絶縁膜を堆積する（図示省略）。その後、真空蒸着法やスパッタリング法等により、基板３の裏面（第２主表面）にＡｌやＡｌＮｉ合金等を堆積させ、カソード電極５を形成する。
（ヘ）次に、リフトオフ法を用いるために、第３層間絶縁膜の上に新たなレジストを塗布し、リソグラフィ技術によりパターニングする。そして真空蒸着法やスパッタリング法等により、蛍光体を堆積する。そして、レジストをリフトオフすることにより、Ｆｉｇ．１７（ｃ）に示すように、第１発光素子層７０ａ上に、第１蛍光体１５ａ、第２発光素子層７０ｂ上に第２蛍光体１５ｂ、第３発光素子層７０ｃ上に第３蛍光体１５ｃをそれぞれ形成する。最後に、基板３をパッケージにマウントすれば、Ｆｉｇ．１６に示した本発明の第５の実施例に係る発光表示体が完成する。
なお、上述した本発明の第５の実施例に係る発光表示体の製造方法は、一例であり、これ以外の種々の製造方法により、実現可能であることは勿論である。
（第６の実施例）
本発明の第６の実施例に係る発光表示体は、Ｆｉｇ．１８に示すように、基板３と、基板３上に互いに分離形成され、それぞれ基板３より禁制帯幅の広い半導体材料からなる複数の（第１〜第３の）発光素子層１０ａ〜１０ｃと、第１発光素子層１０ａからの光の波長を他の波長に変換する第１蛍光体１５ａとを備える。なお、Ｆｉｇ．１８には、１単位画素（ピクセル）を構成する第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ及び第１蛍光体１５ａを含む半導体発光素子を示すが、本発明の第１の実施例と同様に、Ｆｉｇ．１８に図示した以外の第１発光素子層１０ａ，１０ｅ，・・・・・、第２発光素子層１０ｂ，１０ｆ，・・・・・、第３発光素子層１０ｃ，１０ｄ，・・・・・及び第１蛍光体１５ａ，１５ｅ，・・・・・とが存在する。本発明の第６の実施例に係る発光表示体は、本発明の第１及び第２の実施例で用いた第２蛍光体１５ｂ，１５ｆ，・・・・・及び第３蛍光体１５ｃ，１５ｄ，・・・・・を用いていない。
本発明の第６の実施例において、第１発光素子層１０ａ，１０ｅ，・・・・・及び、第２発光素子層１０ｂ，１０ｆ，・・・・・からの光の波長は互いに同一波長であり、青色光、赤色光、緑色光のいずれかひとつの波長である。第３発光素子層１０ｃ，１０ｄ，・・・・・からの光の波長は、第１発光素子層１０ａ，１０ｅ，・・・・・及び第２発光素子層１０ｂ，１０ｆ，・・・・・からの光の波長と異なる波長であり、青色光、赤色光、緑色光のいずれかひとつの波長である。例えば、第１発光素子層１０ａ，１０ｅ，・・・・・及び第２発光素子層１０ｂ，１０ｆ，・・・・・は、それぞれ青色ＬＥＤである。一方、第３発光素子層１０ｃ，１０ｄ，・・・・・は緑色ＬＥＤである。
第１蛍光体１５ａ，１５ｅ，・・・・・は、第１発光素子層１０ａ，１０ｅ，・・・・・からの青色光の波長を第１波長の光として赤色光に変換する。第２発光素子層１０ｂ，１０ｆ，・・・・・から青色光が、第３発光素子層１０ｃ，１０ｄ，・・・・・から緑色光が出力されるので、フルカラーが表示できる。
上述したように、本発明の第６の実施例に係る発光表示体によれば、第１蛍光体１５ａによって第１発光素子層１０ａ，１０ｅ，・・・・・からの光の波長を他の第１波長に変換することにより、表示速度を高速化出来、長寿命化出来、耐環境性、信頼性も向上させることが出来る。
又、第１蛍光体１５ａ，１５ｅ，・・・・・を有することにより、カラーフィルタは不要となり、光の損失を極めて少なく出来る。更に、製造工程を簡易化出来、ローコスト化を図ることが出来る。
以下、本発明の第６の実施例に係る発光表示体の製造方法をＦｉｇ．１９及びＦｉｇ．２０を用いて説明する。
（イ）まず、Ｆｉｇ．１９（ａ）に示すように、基板３上に、ＭＯＣＶＤ法等を用いて、ｎ型クラッド層１１，ノンドープ活性層１２，ｐ型クラッド層１３を順次積層し、発光層１０を形成する。次に、ｐ型クラッド層１３の上に、レジスト５１をスピン塗布し、このレジスト５１をフォトリソグラフィ技術によりパターニングする。パターニングされたレジスト５１をエッチングマスクとして用い、エッチング溶液として例えばＨＣｌ／ＨＮＯ３溶液，ＮａＯＨ溶液やＫＯＨ溶液等を用いたウェットエッチング等により、発光層１０を基板３に達するまでエッチングする。この結果、Ｆｉｇ．９（ａ）に示すように、発光層１０の一部が選択的に除去され、第１発光素子層１０ａ，１０ｅ，・・・・・及び第２発光素子層１０ｂ，１０ｆ，・・・・・とを形成する。
（ロ）次に、ＣＶＤ法により、基板３の表面の全体を覆うようにシリコン酸化膜８６を堆積する。リソグラフィ技術により、レジスト（図示省略）をエッチングマスクとして用いてシリコン酸化膜８６をパターニングし、Ｆｉｇ．９（ｂ）に示すような窓８４を形成する。そして、シリコン酸化膜８６及び窓８４から露出した基板３上に、ＭＯＣＶＤ法等を用いて、ｎ型クラッド層８１，ノンドープ活性層８２，ｐ型クラッド層８３を順次堆積し、発光素子層８０を形成する。本発明の第６の実施例において、発光層１０は緑色ダイオードである。次に、ｐ型クラッド層１３の上に、レジスト８５をスピン塗布し、このレジスト８５をフォトリソグラフィ技術によりパターニングする。パターニングされたレジスト８５をエッチングマスクとして用い、エッチング溶液として例えばＨＣｌ／ＨＮＯ３溶液，ＮａＯＨ溶液やＫＯＨ溶液等を用いたウェットエッチング等により、発光素子層８０を基板３に達するまでエッチングする。この結果、Ｆｉｇ．１９（ｄ）に示すように、第３発光素子層１０ｃ，１０ｄ，・・・・・が形成される。その後、Ｆｉｇ．２０（ａ）に示すように、ＨＦ等により、シリコン酸化膜８５，８６を除去する。
（ハ）次に、ＣＶＤ法により、基板３の表面の全体を覆うようにシリコン酸化膜６を堆積する。リソグラフィ技術により、レジスト（図示省略）をエッチングマスクとして用いてシリコン酸化膜６をパターニングし、Ｆｉｇ．９（ｂ）に示すように、駆動用ＩＣ領域３ａにコンタクトホール９６ａ〜９６ｃ，・・・・・、発光素子形成領域３ｃに窓６ａ，６ｂ，６ｃ，・・・・・、を形成する。
（ニ）次に、リフトオフ法を用いるために、シリコン酸化膜６及び窓６ａ，６ｂ，６ｃ，・・・・・上に新たなレジストを塗布し、リソグラフィ技術によりパターニングする。そして真空蒸着法やスパッタリング法等により、ＡｕＮｉ合金等の金属膜を光透過性を有するように薄く堆積する。そして、新たなレジストをリフトオフすることにより、ｐ型クラッド層１３ａ，１３ｂ，１３ｃ，・・・・・と低抵抗性オーミック接触するアノード電極１４ａ，１４ｂ，１４ｃ，・・・・・を形成する。
（ホ）次に、スパッタリング法等によりウェハ表面に高融点金属の薄膜を堆積する。そして、リソグラフィ技術により、レジスト（図示省略）をエッチングマスクとして用いて用い、ＲＩＥ法等により溝３１ａ，３２ｂ，・・・・・（Ｆｉｇ．２）上にゲート電極線Ｘ１，Ｘ２，Ｘ３，・・・・・（Ｆｉｇ．２）を形成する。このゲート電極線Ｘ１，Ｘ２，Ｘ３，・・・・・は駆動回路部４ａにまで延長形成され、駆動回路部４ａ電気的に接続する（図示省略）。次に、ＣＶＤ法により、ゲート電極線Ｘ１，Ｘ２，Ｘ３，・・・・・（Ｆｉｇ．２）上に第１層間絶縁膜１７ａ〜１７ｉ，・・・・・を堆積する（図示省略）。次に、スパッタリング法等により第１層間絶縁膜の上部全面に新たな高融点金属も薄膜を堆積する。そして、リソグラフィ技術により、レジストのエッチングマスクを形成し、このエッチングマスクを用いたＲＩＥ法等により、Ｆｉｇ．９（ｃ）に示すように、溝３２ａ，３２ｂ，３２ｃ，・・・・・に沿って、ソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・を形成する。このとき、ソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・は、データ信号回路６２にまで延長形成され、データ信号回路６２に電気的に接続される。
（ヘ）次に、ＣＶＤ法により、ソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・上に第２層間絶縁膜を堆積する（図示省略）。そして、リソグラフィ技術により、レジストのエッチングマスクを形成し、このエッチングマスクを用いたＲＩＥ法等により第２層間絶縁膜の一部に、アノード電極１４ａ，１４ｂ，１４ｃ，・・・・・の一部を露出するアノードコンタクトホール、ソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・の一部を露出するソースコンタクトホールを開口する。この後のＴＦＴを形成する工程は、本発明の第１の実施例と重複するので説明を省略する。ＴＦＴ１６ａ〜１６ｃ，・・・・・のゲート電極をゲート電極線Ｘ１，Ｘ２，Ｘ３，・・・・・にそれぞれ接続される。又、ＴＦＴ１６ａ〜１６ｃ，・・・・・のソース電極は、ソース電極線Ｙ１，Ｙ２，Ｙ３，・・・・・に、ドレイン電極は、アノード電極１４ａ，１４ｂ，１４ｃ，・・・・・にそれぞれ接続される。更に、ＣＶＤ法により、ＴＦＴのゲート電極の上に第３層間絶縁膜を堆積する（図示省略）。その後、真空蒸着法やスパッタリング法等により、基板３の裏面（第２主表面）にＡｌやＡｌＮｉ合金等を堆積させ、カソード電極５を形成する。
（ト）次に、リフトオフ法を用いるために、第３層間絶縁膜の上に新たなレジストを塗布し、リソグラフィ技術によりパターニングする。そして真空蒸着法やスパッタリング法等により、蛍光体を堆積する。そして、レジストをリフトオフすることにより、Ｆｉｇ．１９（ｃ）に示すように、第１発光素子層１０ａ上に、第１蛍光体１５ａ，１５ｅ，・・・・・をそれぞれ形成する。最後に、基板３をパッケージにマウントすれば、Ｆｉｇ．１８に示した本発明の第６の実施例に係る発光表示体が完成する。
なお、上述した本発明の第６の実施例に係る発光表示体の製造方法は、一例であり、これ以外の種々の製造方法により、実現可能であることは勿論である。
（その他の実施例）
上記のように、本発明は第１〜第６の実施例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施例、実施例及び運用技術が明らかとなろう。
既に述べた本発明の第１〜第６の実施例において、発光素子層としてＡｌＮ系、ＧａＮ系のワイドバンドギャップ半導体を用いているが、例えばＩＩ−ＶＩ族の硫化亜鉛（ＺｎＳ）系（禁制帯幅Ｅｇ＝３．６ｅＶ），セレン化亜鉛（ＺｎＳｅ）系（Ｅｇ＝２．６ｅＶ）等のＥｇ＝２．４５ｅＶ以上の発光素子層であれば、特に限定されない。
又、本発明の第１〜第６の実施例において、基板３としてシリコン単結晶基板を用いたが、例えば６方晶系のＧａＮ系からなる発光素子層を有する場合はサファイア（Ａｌ２Ｏ３）基板，立方晶系のＺｎＳ，ＺｎＳｅ系からなる発光素子層を有する場合はガリウム砒素（ＧａＡｓ）基板等を用いることが出来、基板材料は適宜選択される。
又、本発明の第１〜第５の実施例において、蛍光体１５ａ，１５ｂ，１５ｃ，・・・・・を第１蛍光体１５ａ，１５ｅ，・・・・・、第２蛍光体１５ｂ，１５ｆ，・・・・・、第３蛍光体１５ｃ，１５ｄ，・・・・・と分けたが、適切な発光表示が可能であれば、蛍光体１５ａ，１５ｂ，１５ｃ，・・・・・はそれぞれが第１〜第３蛍光体のうちいずれかひとつであれば特に限定されない。
又、本発明の第１〜第５の実施例において、第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・から出力される光の波長に応じて蛍光体１５ａ，１５ｂ，１５ｃ，・・・・・を使い分けるので、光の波長は特に限定されるものではない。即ち、蛍光体１５ａ，１５ｂ，１５ｃ，・・・・・により発光表示に適する波長に変換可能な波長の光を出力する発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・であれば、その組成・構成は特に限定されるものではない。
又、本発明の第１〜第３及び第５の実施例において、基板３と第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・との間に反射膜及びバッファ層として機能するＤＢＲ９ａ，９ｂ，９ｃ，・・・・・を介在させているが、ＤＢＲ９ａ，９ｂ，９ｃ，・・・・・の代わりに、Ｆｉｇ．１１に示した反射金属膜１８ａ，１８ｂ，１８ｃのようなバッファ層を配置しても良い。又、ＤＢＲ９ａ，９ｂ，９ｃ，・・・・・の代わりに、反射膜の機能を有さないバッファ層を備えていても良い。又、バッファ層を備えていなくても構わない。本発明の第４の実施例においては、反射金属膜１８ａ，１８ｂ，１８ｃの代わりに、ＤＢＲ等を用いても良い。更に、本発明の第６の実施例においては、基板３と第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・との間にＤＢＲ等のバッファ層を配置しても良い。
又、本発明の第１〜第３の実施例において、ＤＢＲ９ａ，９ｂ，９ｃ，・・・・・及び第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・は溝３１ａ，３１ｂ，３１ｃ，・・・・・及び３２ａ，３２ｂ，３２ｃ，・・・・・により互いに分離、区画されているが、溝３１ａ，３１ｂ，３１ｃ，・・・・・及び３２ａ，３２ｂ，３２ｃ，・・・・・の代わりに、ＤＢＲ９ａ，９ｂ，９ｃ，・・・・・及び第１〜第３発光素子層１０ａ，１０ｂ，１０ｃ，・・・・・に例えばプロトン（Ｈ＋）を照射して形成された高比抵抗領域により区画しても良い。
又、本発明の第１〜第３、第５及び第６の実施例に係る発光表示体はＴＦＴ１６ａ〜１６ｃ，・・・・・を具備しているが、ＴＦＴ１６ａ〜１６ｃ，・・・・・の代わりに、実用化されている２端子素子である薄膜ダイオード（ＴＦＤ）や金属・絶縁体・金属（ＭＩＭ）ダイオード等をスイッチング素子として用いても構わない。
又、本発明の第６の実施例において、第１蛍光体１５ａ，１５ｅ，・・・・・の代わりに、第２蛍光体１５ｂ，１５ｆ，・・・・・を用いても良い。又、例えば第１発光素子層１０ａ，１０ｅ，・・・・・及び第２発光素子層１０ｂ，１０ｆ，・・・・・が第１波長及び第２波長として青色光の代わりに紫外光を放出する場合、第１波長である紫外光を第１波長として青色光に波長変換する第１蛍光体１５ａ，１５ｅ，・・・・・及び、第２波長である紫外光を第２波長として青色光に波長変換する第２蛍光体１５ｂ，１５ｆ，・・・・・を具備すれば、第３発光素子層１０ｃ，１０ｄ，・・・・・から第３波長として赤色の励起光を出力するので、フルカラーを表示できる。
このように、本発明はここでは記載していない様々な実施例等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
産業上の利用可能性
本発明によれば、表示速度が速く、長寿命であり耐環境性にも優れ、光の損失が小さくエネルギーを節約出来、生産工程が簡単で、ローコスト化が図れる半導体発光素子、発光表示体、半導体発光素子の製造方法及び発光表示体の製造方法を提供出来る。
【図面の簡単な説明】
Ｆｉｇ．１は本発明の第１の実施例に係る半導体発光素子及び発光表示体を説明するための断面図（Ｆｉｇ．２に示すＩ−Ｉ部の断面図）である。
Ｆｉｇ．２は本発明の第１の実施例に係る半導体発光素子及び発光表示体を説明するための上面図である。
Ｆｉｇ．３は本発明の第１の実施例に係る発光表示体の部分的な等価回路図である。
Ｆｉｇ．４は本発明の第１の実施例に係る  ＤＢＲの断面図である。
Ｆｉｇ．５は本発明の第１の実施例に係る半導体発光素子及び発光表示体の製造方法を説明する工程断面図（その１）である。
Ｆｉｇ．６は本発明の第１の実施例に係る半導体発光素子及び発光表示体の製造方法を説明する工程断面図（その２）である。
Ｆｉｇ．７は本発明の第２の実施例に係る半導体発光素子及び発光表示体を説明するための断面図である。
Ｆｉｇ．８は本発明の第２の実施例に係る半導体発光素子及び発光表示体の製造方法を説明する工程断面図（その１）である。
Ｆｉｇ．９は本発明の第２の実施例に係る発光表示体の製造方法を説明する工程断面図（その２）である。
Ｆｉｇ．１０は本発明の第３の実施例に係る半導体発光素子及び発光表示体を説明するための断面図である。
Ｆｉｇ．１１は本発明の第４の実施例に係る半導体発光素子及び発光表示体を説明するための断面図（Ｆｉｇ．１２に示すＩ−Ｉ部の断面図）である。
Ｆｉｇ．１２は本発明の第４の実施例に係る半導体発光素子及び発光表示体を説明するための上面図である。
Ｆｉｇ．１３は本発明の第４の実施例に係る半導体発光素子及び発光表示体の部分的な等価回路図である。
Ｆｉｇ．１４は本発明の第４の実施例に係る半導体発光素子及び発光表示体の製造方法を説明する工程断面図（その１）である。
Ｆｉｇ．１５は本発明の第４の実施例に係る半導体発光素子及び発光表示体の製造方法を説明する工程断面図（その２）である。
Ｆｉｇ．１６は本発明の第５の実施例に係る半導体発光素子及び発光表示体を説明するための断面図である。
Ｆｉｇ．１７は本発明の第５の実施例に係る半導体発光素子及び発光表示体の製造方法を説明する工程断面図である。
Ｆｉｇ．１８は本発明の第６の実施例に係る半導体発光素子及び発光表示体を説明するための断面図である。
Ｆｉｇ．１９は本発明の第６の実施例に係る半導体発光素子及び発光表示体の製造方法を説明する工程断面図（その１）である。
Ｆｉｇ．２０は本発明の第６の実施例に係る半導体発光素子及び発光表示体の製造方法を説明する工程断面図（その２）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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