【事件の表示】
　特願２００７−５３３５８８「金属ゲート電極半導体デバイス」拒絶査定不服審判事件〔平成１８年　４月　６日国際公開、ＷＯ２００６／０３６６７１、平成２０年　５月　８日国内公表、特表２００８−５１５１９０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、２００５年９月１６日（パリ条約による優先権主張外国庁受理２００４年９月２７日、米国）を国際出願日とする出願であって、平成２３年２月２１日に手続補正がなされ、同年３月１０日付けで拒絶査定がなされ、それに対して、同年７月２１日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後当審において、平成２４年２月２４日付けで審尋がなされ、同年５月３０日に回答書が提出されたものである。
　
２．補正の却下の決定
【補正の却下の決定の結論】
　平成２３年７月２１日になされた手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２３年７月２１日になされた手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１を補正するものであり、補正前後の請求項１は、以下のとおりである。
　
（補正前）
「基板；
　前記基板上の高誘電率ゲート誘電体；
　前記ゲート誘電体上の金属障壁層；
　前記金属障壁層上の、Ｕ字型の断面形状を有する仕事関数設定金属層；及び
　前記仕事関数設定金属層上のキャップ金属層；
　を有する集積回路であって：
　当該集積回路は、ＮＭＯＳ及びＰＭＯＳトランジスタを含む相補型金属酸化物半導体回路であり、
　前記相補型金属酸化物半導体回路の前記ＮＭＯＳ及びＰＭＯＳトランジスタの双方が、前記ゲート誘電体上の前記金属障壁層上の前記仕事関数設定金属層上の前記キャップ金属層を含んでいる、
　集積回路。」
　
（補正後）
「基板；
　前記基板上の高誘電率ゲート誘電体；
　前記ゲート誘電体上の金属障壁層；
　前記金属障壁層上の、Ｕ字型の断面形状を有する仕事関数設定金属層；及び
　前記仕事関数設定金属層上のキャップ金属層；
　を有する集積回路であって：
　前記金属障壁層は、前記仕事関数設定金属層の金属の仕事関数がデバイスのターンオンを生じさせることを可能にするのに十分な薄さであり、
　当該集積回路は、ＮＭＯＳ及びＰＭＯＳトランジスタを含む相補型金属酸化物半導体回路であり、
　前記相補型金属酸化物半導体回路の前記ＮＭＯＳ及びＰＭＯＳトランジスタの双方が、前記ゲート誘電体上の前記金属障壁層上の前記仕事関数設定金属層上の前記キャップ金属層を含んでいる、
　集積回路。」
　
（２）新規事項追加の有無及び補正の目的の適否についての検討
　本件補正は、補正前の請求項１に係る発明の発明特定事項である「金属障壁層」について、「仕事関数設定金属層の金属の仕事関数がデバイスのターンオンを生じさせることを可能にするのに十分な薄さであり、」と限定的に減縮する事項を付加する補正である。
　そして、この補正は、本願の願書に最初に添付した明細書の【００２０】段落の記載に基づく補正である。
　したがって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）に規定された新規事項の追加禁止の要件を満たしており、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　
（３）独立特許要件について
（３−１）はじめに
　上記（２）において検討したとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項（以下「特許法第１７条の２第５項」という。）において準用する同法第１２６条第５項の規定に適合するか否かについて、検討する。
　
（３−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１に係る発明（以下「補正後の発明」という。）は、平成２３年７月２１日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正後の請求項１として記載したとおりのものである。
　
（３−３）引用刊行物に記載された発明
（３−３−１）原査定の拒絶の理由に引用され、本願の優先日前に外国において頒布された米国特許出願公開第２００４／０１０６２４９号明細書（以下「引用刊行物」という。）には、以下の事項が記載されている。なお、訳文は、当審において作成した。また、下線は、当審において付与したものである。（以下、同じ。）
　
「[0002]  
The present invention relates generally to processes for forming dual metal CMOS devices. 
（訳文）
「[0002]  
本発明は、デュアルメタルＣＭＯＳデバイスを形成するための処理に関する。
「[0007]  The preferred embodiments of this invention relate to deposition of metal gates/electrodes of metal-oxide-semiconductor-field-effect-transistors (MOSFET) by atomic layer deposition (ALD) methods and fabrication process flows for complementary metaloxide-semiconductor transistors (CMOS). 
[0008]  
According to one aspect of the invention, a gate stack in an integrated circuit is provided comprising a PMOS region, an NMOS region and a barrier layer. The barrier layer preferably overlies both the NMOS region and the PMOS region. 
[0009]  The gate stack can additionally comprise a first gate electrode layer and a second gate electrode layer. The first gate electrode layer comprises a first gate electrode material and the second gate electrode comprises a second gate electrode material. Preferably the first and second gate electrode materials are conductive. In preferred embodiments, the first gate electrode material is different from the second gate electrode material. 
[0010]  
In one embodiment the first gate electrode layer overlies the PMOS region and the second gate electrode region overlies the NMOS region. The work function of a transistor defined in the PMOS region is preferably determined by the first gate electrode material, while the work function of a transistor defined in the NMOS region is preferably determined by the second gate electrode material. 
[0011]  Methods for forming a gate stack in an integrated circuit are also provided. In preferred embodiments a dielectric layer is deposited over a substrate and a barrier layer is deposited directly over the dielectric layer. A first gate electrode layer is then formed over a first region of the substrate and a second gate electrode is formed over a second region of the substrate. 
[0012]  According to one embodiment, a first gate electrode layer is formed by protecting the first region of the substrate with a mask layer and depositing a layer of first gate electrode material over the first and second regions of the substrate. The layer of first gate electrode material is preferably planarized, such as by chemical mechanical polishing. The mask layer is then removed from over the first region of the substrate and a second layer of gate electrode material is deposited to form the second gate electrode layer. 
[0013]  In another embodiment the first gate electrode layer is formed by depositing a first layer of gate electrode material over the first and second regions of the substrate. The layer is then etched to form a first gate electrode layer over the first region. A second layer of gate electrode material is deposited to form a second gate electrode layer. 」
（訳文）
「[0007]  この発明の好ましい実施形態は、原子層堆積（ＡＬＤ）法による金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の金属ゲート/電極の成膜と相補型金属酸化物半導体トランジスタの製造処理に関する。
[0008]  
本発明の一態様によれば、集積回路のゲートスタックが、ＰＭＯＳ領域、ＮＭＯＳ領域及び障壁層を含んで提供される。障壁層は、好ましくは、ＮＭＯＳ領域とＰＭＯＳ領域の双方を覆う。
[0009]  ゲートスタックは、さらに第１のゲート電極層と第２のゲート電極層を含むことができる。第１のゲート電極層は第１のゲート電極材料を含み、第２のゲート電極は第２のゲート電極材料を含む。好ましくは、第１及び第２のゲート電極材料は導電性である。好ましい実施形態において、第１のゲート電極材料は第２のゲート電極材料とは異なる。
[0010]  
一実施形態では第１のゲート電極層はＰＭＯＳ領域上を覆い、第２のゲート電極領域はＮＭＯＳ領域上を覆う。ＰＭＯＳ領域で定義されているトランジスタの仕事関数は、好ましくは、第１のゲート電極材料によって決定される。一方、ＮＭＯＳ領域で定義されているトランジスタの仕事関数は、好ましくは、第２のゲート電極材料によって決定される。
[0011]  集積回路のゲートスタックを形成するための方法も提供される。好ましい実施形態において、誘電体層が基板上に堆積され、障壁層が誘電体層上に直接堆積される。第１のゲート電極層が基板の第１の領域上に形成され、第２のゲート電極層が基板の第２の領域上に形成される。
[0012]  一実施形態によれば、基板の第１の領域をマスク層で保護し、基板上の第１及び第２の領域上に第１のゲート電極材料の層を堆積することによって、第１のゲート電極層が形成される。第１のゲート電極材料は、好ましくは、化学機械研磨などにより平坦化される。マスク層が基板の第１領域上から除去され、第２のゲート電極層を形成するために、第２のゲート電極材料の層が堆積される。
[0013]  別の実施形態では、基板の第１及び第２の領域上に第１のゲート電極材料の層を堆積することによって、第１のゲート電極層が形成される。そして、この層は、第１の領域上に第１のゲート電極層を形成するために、エッチングされる。第２ゲート電極層を形成するために、第２のゲート電極材料の層が堆積される。」
「[0019]  
According to one aspect of the present invention, a gate stack is provided comprising a barrier layer overlying the gate dielectric layer. Preferably, in a CMOS structure the barrier layer is located over both the PMOS and NMOS regions and is thin enough that the work function is dictated by the composition of the material overlying the barrier layer at each region. 
[0020]  The barrier layer typically comprises a conductive material, such as a metal nitride. For example, and without limitation, the barrier layer may be formed from Ni, W, Pt, Co, TiN, TiAl x N y , TaN, TaAl x N y , Ru, RuO 2 , Ir, IrO 2 , HfN, HfAl x N y , HfSi x N y  and WN x C y  (tungsten nitride carbide). The barrier layer preferably exhibits properties of a diffusion barrier, as described below. 」
（訳文）
「[0019]  
本発明の一態様によれば、ゲートスタックがゲート誘電体層上を覆う障壁層を含んで提供される。好ましくは、ＣＭＯＳ構造において、障壁層は、ＰＭＯＳ及びＮＭＯＳ領域双方の上に位置しており、各領域において障壁層上を覆う材料構造によって仕事関数が決定されるほど十分に薄くなっている。
[0020]  障壁層は、典型的には、例えば金属窒化物のような導電性材料を含む。例えば、制限はないが、障壁層は、Ｎｉ，Ｗ，Ｐｔ，Ｃｏ，ＴｉＮ，ＴｉＡｌｘＮｙ，ＴａＮ，ＴａＡｌｘＮｙ，Ｒｕ，ＲｕＯ２，Ｉｒ，ＩｒＯ２，ＨｆＮ，ＨｆＡｌｘＮｙ，ＨｆＳｉｘＮｙ及びＷＮｘＣｙ（炭窒化タングステン）である。後述するように障壁層は、好ましくは、拡散障壁の性質を示す。」
「[0024]  The gate dielectric layer is preferably characterized by a high dielectric constant (high k). The high dielectric material preferably has a dielectric constant greater than 5. More preferably the high dielectric material has a dielectric constant greater than about 10. Such “high-k” materials include oxides of Group 4 and Group 5 metals (e.g., Ti, Zr, Hf, V, Nb, Ta), as well as more complex oxides. “High-k” materials can also include lanthanide (“rare earth”) oxides, such as lanthanum oxide (k▼≒▲（当審注：▼▲内の記号は、当庁のシステムのフォントに対応していないので、同じ意味を表す記号に置き換えた。以下、同じ。）21), neodymium oxide (k▼≒▲16) and cerium dioxide (k▼≒▲15). In other arrangements, it will be understood that the high-k material can comprise multiple materials, either as a ternary structure or a laminate of multiple high-k material layers. 
[0025]  Thus, the gate dielectric may be made of any material known in the art, including hafnium oxide (HfO 2 ), zirconium oxide (ZrO 2 ), titanium dioxide (TiO 2 ), tantalum oxide (Ta 2 O 5 ), barium strontium titanate (BST), strontium titanate (ST), barium titanate (BT), lead zirconium titanate (PZT) and strontium bismuth tantalate (SBT). The dielectric layer may comprise multiple materials, for example as a ternary structure or a laminate of multiple layers. Preferred gate dielectrics comprise Zro 2  or HfO 2 . 
[0026]  An interfacial layer may be present between the substrate and the gate dielectric layer. The interfacial layer typically comprises SiO 2  or SiO x N y  and is about 5 angstroms thick. In one embodiment the interfacial layer comprises a native oxide. 
[0027]  The barrier layer protects the underlying dielectric layer from sputter damage and etch damage during subsequent processing steps, such as defining and patterning the gate electrodes. The barrier layer can also serve as a diffusion barrier and prevent the diffusion of molecules, atoms or ions from the solid phase on one side of the barrier to the solid phase on the other side of the barrier. For the barrier layer to function effectively as a diffusion barrier, a minimum thickness of at least about one molecular layer is desired, preferably between about 1 and 4 molecular layers, more preferably between about 1 and about 50 molecular layers. 
[0028]  The barrier layer may also serve to prevent the material underneath the barrier from reacting with the surroundings. For example, it may prevent further growth of an underlying interfacial oxide layer during subsequent processing. Many of the processes for formation of the metal gate/electrode involve the use of oxygen, which could increase the thickness of an interfacial layer between the substrate and the gate dielectric. This is particularly true if the dielectric material is a good oxygen conductor. The deposition of a barrier layer, such as a thin layer of conductive material over the dielectric prior to formation of the gate electrode will prevent further oxidation of the substrate or dielectric and thus prevent a resulting increase in equivalent oxide thickness. 
[0029]  
A gate electrode is formed over the barrier layer. In the preferred embodiments, the gate electrode comprises a first gate electrode layer over a first region of the substrate, for example over the PMOS region, and a second gate electrode layer over a second region of the substrate, for example the NMOS region.
The first and second gate electrode layers preferably determine the work function of the transistor gate electrodes defined in the first and second regions of the substrate, such as the PMOS and NMOS regions respectively. 
[0030]  In the preferred embodiments the gate material of the first gate electrode layer is different from the gate material of the second gate electrode layer. Materials for use in gate electrodes are typically conductive. Materials that may be used for the gate electrode layers are well known in the art and include, without limitation, polysilicon, Ni, W, Pt, Co, TiN, TiAl x N y , TaN, TaAl x N y , Ru, RuO 2 , Ir, IrO 2 , HfN, HfAl x N y , HfSi x N y  and WN x C y  (tungsten nitride carbide). 」
（訳文）
「[0024]  
ゲート誘電体層は、好ましくは、高誘電率（ｈｉｇｈ−ｋ）によって特徴づけられる。高誘電率材料は、好ましくは、5よりも大きい誘電率を有している。より好ましくは、高誘電率材料は、約10以上の誘電率を有している。
[0025]  このように、ゲート絶縁膜は、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、二酸化チタン（ＴｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム（ＳＴ）、チタン酸バリウム（ＢＴ）、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ストロンチウムビスマス（ＳＢＴ）を含む、当技術分野で公知の任意の材料で形成することができる。
[0026] 基板とゲート誘電体層の間には界面層が存在することがある。界面層は、典型的は、ＳｉＯ２やＳｉＯｘＮｙを含み、約５オングストロームの厚さである。一実施形態では界面層は自然酸化物を含む。
[0027]  障壁層は、例えば、ゲート電極を定義してパターニングするような引き続いて行われる処理ステップの間、スパッタのダメージやエッチングのダメージから、下に横たわる誘電体層を保護する。障壁層の一方側の固相から障壁層の他方側の固相への分子、原子あるいはイオンの拡散を防止する。障壁層が拡散障壁として効果的に機能するために、少なくとも約１分子層の最小厚さが望ましく、好ましくは約１〜４分子層、より好ましくは約１〜約５０分子層である。
[0028]  障壁層は下層の材料が周囲と反応することを防止する機能も提供する。例えば、引き続いて行われる処理の間、下層の界面酸化層がさらに成長することを防止する。金属ゲート電極を形成するための多くの処理は酸素の使用する。例えば、ゲート電極を形成する前に、誘電体の上に導電材料からなるの薄い層である障壁層を堆積することは基板あるいは誘電体のさらなる酸化を防止し、その結果、等価的な酸化膜厚が増加することを防止する。
[0029]  
ゲート電極が障壁層上に形成される。好ましい実施形態において、ゲート電極は、基板の第１の領域上、例えばＰＭＯＳ領域上の第１のゲート電極層と、基板の第２の領域上、例えばＮＭＯＳ領域上の第２のゲート電極層とからなる。
第１及び第２のゲート電極層は、好ましくは、ＰＭＯＳ領域及びＮＭＯＳ領域のような基板上の第１及び第２の領域のそれぞれにおいて定義されるトランジスタのゲート電極の仕事関数を決定する。
[0030]  好ましい実施形態では、第１のゲート電極層のゲート材料は第２のゲート電極層のゲート材料とは異なる。ゲート電極に使用される材料は、典型的には、導電性である。
ゲート電極層のために使用できる材料は当技術分野でよく知られており、制限はないが、Ｎｉ，Ｗ，Ｐｔ，Ｃｏ，ＴｉＮ，ＴｉＡｌｘＮｙ，ＴａＮ，ＴａＡｌｘＮｙ，Ｒｕ，ＲｕＯ２，Ｉｒ，ＩｒＯ２，ＨｆＮ，ＨｆＡｌｘＮｙ，ＨｆＳｉｘＮｙ及びＷＮｘＣｙ（炭窒化タングステン）が含まれる。」
「[0035]  FIGS. 1 through 9  illustrate a first process flow for the formation of a gate stack according to one aspect of the invention. A gate dielectric is typically located between the substrate and the overlying gate electrode. In  FIG. 1, a  gate dielectric  10 , such as a gate oxide, is shown over a semiconductor substrate  100  comprising PMOS  50  and NMOS  70  regions. One of skill in the art will recognize that the location of the PMOS  50  and NMOS  70  regions can be reversed. The substrate  100  typically comprises silicon but can in other arrangements comprise Si x Ge 1-x  and III-IV materials such as GaAs. The substrate  100  can be a bare wafer or can include top layer(s) of epitaxial semiconductor material. 
[0036]  As discussed above, a barrier layer  200  is preferably deposited over the gate dielectric layer  10 , overlying both the PMOS  50  and NMOS  70  regions. The barrier layer  200  overlying the gate dielectric  10  is illustrated in  FIG. 2 . If thick enough, the barrier layer  200  can determine the work function of the whole gate electrode. 
Thus, the barrier layer is typically kept thin enough that it does not affect the work function, preferably less than about 100 angstroms, more preferably from about 3 to about 50 angstroms, yet more preferably from about 3 to about 30 angstroms. 
[0037]  In one embodiment the barrier layer  200  comprises a thin layer of gate electrode material that has been deposited over the gate dielectric  10  and both the NMOS  70  and PMOS  50  regions. The barrier layer  200  is preferably deposited by atomic layer deposition. 」
（訳文）
「[0035]  図１ないし９は本発明の一態様によるゲートスタック形成のための第１の処理フローを示している。ゲート誘電体は、典型的には、基板とその上を覆うゲート電極の間に位置する。図１において、例えばゲート酸化膜のようなゲート誘電体１０が、ＰＭＯＳ５０及びＮＭＯＳ７０領域を含む半導体基板１００の上に示されている。当業者はＰＭＯＳ５０とＮＭＯＳ７０の位置を逆にすることができることを認識するであろう。基板１００は典型的にはシリコンを含むが、他の素材としてＳｉｘＧｅ１−ｘやＧａＡｓのような３−５族の材料を含むことができる。基板１００はベアウェハでもよいが、エピタキシャル半導体材料を最上層に含むものでもよい。
[0036]  上述のように、障壁層２００は、好ましくは、ＰＭＯＳトランジスタ５０及びＮＭＯＳトランジスタ７０領域双方の上を覆うゲート誘電体層１０上に堆積される。ゲート誘電体１０上を覆う障壁層２００が、図２に示されている。厚さが十分に厚い場合には、障壁層２００はゲート電極全体の仕事関数を決定することができる。
したがって、障壁層は、典型的には、仕事関数に影響を与えないように十分薄く保持され、好ましくは、約１００オングストローム未満、より好ましくは、約３〜約５０オングストローム、さらにより好ましくは、約３〜約３０オングストロームである。
[0037]  一実施形態では、障壁層２００はゲート誘電体１０とＮＭＯＳトランジスタ７０及びＰＭＯＳ５０領域双方の上に堆積されたゲート電極材料の薄層で構成されている。障壁層２００は、好ましくは、原子層堆積により堆積される。」
「[0047]  A second process flow is illustrated in FIGS.  10 - 18 . 
Again, a gate dielectric  10 , preferably a gate oxide, is deposited over a substrate  100  comprising a first PMOS transistor region  50  and a second NMOS transistor region  70 , as shown in  FIG. 10 .
A thin barrier layer  200  is deposited over the gate dielectric  10 , to form the structure illustrated in  FIG. 11 .
[0048]  I
n contrast to the process flow described above, a thick conductive layer  400  is formed over the barrier layer  200 .
[0049]  
The mask layer  300  is patterned, for example by photolithography, and the thick conductive layer  400  is differentially removed, such as by etching from above the NMOS region  70  but not the PMOS region  50 , to form a first gate electrode layer  400  as illustrated in  FIG. 14 .
[0050]  The remaining mask layer  300  is removed, as shown in  FIG. 15 . For example, treatment with oxygen plasma or ozone may be used to remove the mask layer  300 . The barrier layer  200  protects the substrate from oxidation and damage during this process. 
[0051]  
A thick layer of gate electrode material  250  is deposited over both the PMOS  50  and NMOS  70  transistor regions ( FIG. 16 ). 
The thick layer of gate electrode material  250  is planarized, such as by CMP, to produce a structure comprising a first gate electrode layer  400  and a second gate electrode layer  250 , as shown in  FIG. 17 . 
[0052]  
The process flow is completed by depositing a further thick layer of conductive material  500  over both transistor regions, as illustrated in  FIG. 18 .
（訳文）
「[0047]  第２の処理フローが図１０−１８に示されている。
図１０に示されるように、再び、ゲート誘電体１０、好ましくは、ゲート酸化膜が、第１のＰＭＯＳトランジスタ領域５０及び第２のＮＭＯＳトランジスタ領域７０を含む基板１００上に堆積される。
薄い障壁層２００がゲート誘電体１０の上に堆積され、図１１に示される構造が形成される。
[0048]  
上記の処理フローとは対照的に、厚い導電層４００が障壁層２００上に形成される。
[0049]  
図１４に示されるように、第１のゲート電極層４００を形成するために、マスク層３００が、例えば、フォトリソグラフィによってパターニングされ、厚い導電層４００が、ＰＭＯＳ領域５０ではなくＮＭＯＳ領域７０上から、例えば、エッチングによって区別して除去される。
[0050]  図１５に示すように、残存するマスク層３００が除去される。マスク層３００を除去するために、例えば、酸素プラズマやオゾンによる処理が用いられる。障壁層２００はこの処理における酸化あるいは損傷から基板を保護する。
[0051]  
ゲート電極材料の厚い層２５０が、ＰＭＯＳ５０及びＮＭＯＳ７０のトランジスタ領域双方の上に堆積される（図１６）。
図１７に示すように、第１のゲート電極層４００及び第２のゲート電極層２５０を含む構造を形成するために、ゲート電極材料の厚い層２５０が、例えば、ＣＭＰによって平坦化される。
[0052]  
図１８に示すように、両トランジスタ領域上に導電材料のさらに厚い層５００を堆積することによってこの処理フローは完了する。
「[0056]  I
n each process flow, the work function can be tuned to the desired level, preferably to a range from about 4.0 to about 4.2 eV for the NMOS regions and from about 5.0 to about 5.2 eV for the PMOS regions. 
[0057]  Each of the layers in the described process flows may be deposited by any method known in the art. Preferably, however, at least one of the layers is deposited by atomic layer deposition. 
[0058]  
After forming a gate stack, for example by one of the process flows described above, the electrodes of the CMOS transistors are defined with lithography. 
（訳文）
「[0056]  
各処理フローにおいて、仕事関数を望ましいレベルに、好ましくは、ＮＭＯＳ領域に対しては約４．０から約４．２ｅＶ、ＰＭＯＳ領域に対しては約５．０から約５．２ｅＶの範囲に調整することができる。
[0057]  前述の処理フローにおいて、各層は当該技術分野で公知の任意の方法によって堆積される。しかしながら、好ましくは、少なくとも一つ層は原子層堆積により堆積される。
[0058]  
例えば、上述の処理フローの一つによってゲートスタックを形成した後、ＣＭＯＳトランジスタの電極がリソグラフィによって定義される。
　
（３−３−２）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「第１のＰＭＯＳトランジスタ領域５０及び第２のＮＭＯＳトランジスタ領域７０を含む基板１００上に堆積され、高誘電率材料からなるゲート誘電体１０と、
　前記ゲート誘電体１０の上に堆積された薄い障壁層２００と、
　前記第１のＰＭＯＳトランジスタ領域５０上の前記薄い障壁層２００上に形成された第１のゲート電極層４００及び前記第２のＮＭＯＳトランジスタ領域７０上の前記薄い障壁層２００上に形成された第２のゲート電極層２５０と、
　前記第１のゲート電極層４００及び前記第２のゲート電極層２５０上に堆積された導電材料のさらに厚い層５００を有し、
　前記障壁層２００は、前記第１のゲート電極層４００及び前記第２のゲート電極層２５０によって仕事関数が決定されるほど十分に薄くなっている、
　ＣＭＯＳデバイス。」
　
（３−４）対比・判断
（３−４−１）刊行物発明の「基板１００」、「高誘電率材料からなるゲート誘電体１０」及び「薄い障壁層２００」は、各々補正後の発明の「基板」、「高誘電率ゲート誘電体」及び「金属障壁層」に相当する。
　
（３−４−２）刊行物発明の「第１のゲート電極層４００」及び「第２のゲート電極層２５０」は、補正後の発明の「仕事関数設定金属層」に相当する。
　
（３−４−３）刊行物発明の「導電材料のさらに厚い層５００」は、補正後の発明の「キャップ金属層」に相当する。
　
（３−４−４）刊行物発明の「ＣＭＯＳデバイス」は、補正後の発明の「ＮＭＯＳ及びＰＭＯＳトランジスタを含む相補型金属酸化物半導体回路」である「集積回路」に相当する。
　
（３−４−５）そうすると、補正後の発明と刊行物発明とは、
「基板；
　前記基板上の高誘電率ゲート誘電体；
　前記ゲート誘電体上の金属障壁層；
　前記金属障壁層上の仕事関数設定金属層；及び
　前記仕事関数設定金属層上のキャップ金属層；
　を有する集積回路であって：
　当該集積回路は、ＮＭＯＳ及びＰＭＯＳトランジスタを含む相補型金属酸化物半導体回路であり、
　前記相補型金属酸化物半導体回路の前記ＮＭＯＳ及びＰＭＯＳトランジスタの双方が、前記ゲート誘電体上の前記金属障壁層上の前記仕事関数設定金属層上の前記キャップ金属層を含んでいる、
　集積回路。」
である点で一致し、次の２点で相違する。
　
（相違点１）補正後の発明では、「仕事関数設定金属層」が「Ｕ字型の断面形状を有する」のに対し、刊行物発明では、「第１のゲート電極層４００」及び「第２のゲート電極層２５０」について、そのような特定がなされていない点。
（相違点２）補正後の発明では、「前記金属障壁層は、前記仕事関数設定金属層の金属の仕事関数がデバイスのターンオンを生じさせることを可能にするのに十分な薄さであ」るのに対し、刊行物発明では、「前記障壁層２００は、前記第１のゲート電極層４００及び前記第２のゲート電極層２５０によって仕事関数が決定されるほど十分に薄くなっている」点。
　
（３−５）判断
（３−５−１）相違点１について
　ゲート絶縁膜として高誘電率材料を用い、ゲート電極として金属材料を用いたＣＭＯＳデバイスをダマシンゲート技術を用いて製造することは、以下の周知例１及び２に記載されているように、従来から周知の技術である。
　
（周知例１）特開２０００−３１５７８９号公報には、図１ないし３及び６ないし９とともに、以下の事項が記載されている。
　
「【０００１】
【発明の属する技術分野】本発明は、半導体装置及びその製造方法、特に
Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのゲート電極の改良に関するものである。
【０００２】
【従来の技術】
ＭＩＳトランジスタの高性能化のためには、素子の微細化が必須である。
ゲート絶縁膜には高誘電体材料を用い、ゲート電極には金属材料を用いるという提案がなされている。
【０００３】
ところが、これらの材料は、現在用いられている材料に比べて耐熱性に劣るという欠点を有している。そこで、高温プロセスを行った後にゲート絶縁膜及びゲート電極を形成することが可能な技術として、ダマシンゲート技術が提案されている。
【０００４】
ダマシンゲート技術は、ゲート形成予定領域に予めダミーとなるゲートを形成しておき、ソース・ドレイン拡散層を形成した後にダミーゲートを除去し、ダミーゲートを除去した領域に電極材料を埋め込んでゲート電極を作製するものである。
【０００５】ダマシーンゲート技術を用いてゲート電極を作製する場合、Ｎ型及びＰ型ＭＩＳトランジスタのゲート電極に同一の金属を用いると、両トランジスタのゲート電極の仕事関数を異ならせることができないため、Ｎ型及びＰ型ＭＩＳトランジスタそれぞれのしきい値を適正化することができない。」
「【００４４】（実施形態１）以下、本発明の第１の実施形態に係る製造工程の一例について、図１（ａ）〜図３（ｉ）を参照して説明する。
【００４５】まず、シリコン基板１０１上にＳＴＩ構造の素子分離１０２を形成する。続いて、
将来除去されるダミー絶縁膜として、膜厚２〜６ｎｍ程度のシリコン酸化膜１０３を形成する。さらに、将来除去されるダミーゲートとして、膜厚１５０ｎｍ程度のポリシリコン膜１０４及び膜厚５０ｎｍ程度のシリコン窒化膜１０５の積層構造を形成する。
【００４６】次に、ダミーゲート（ポリシリコン膜１０４及びシリコン窒化膜１０５）及びゲート側壁絶縁膜（シリコン窒化１０７）をマスクとして、イオン注入技術により、ソース・ドレイン拡散層１０８となる高濃度不純物拡散層を形成する。さらに、サリサイドプロセス技術により、ダミーゲートをマスクとしてソース・ドレイン領域のみに厚さ４０ｎｍ程度のシリサイド膜（コバルト或いはチタン等のシリサイド）１０９を形成する（図１（ｂ））。
【００４７】
次に、層間絶縁膜１１０として、例えばシリコン酸化膜をＣＶＤ法により堆積する。さらに、この層間絶縁膜１１０をＣＭＰ技術によって平坦化することにより、シリコン窒化膜１０５及び１０７の表面を露出させる（図１（ｃ））。
【００４８】次に、例えば燐酸を用いて、ダミーゲート上部のシリコン窒化膜１０５を層間絶縁膜１１０に対して選択的に除去する。このときに、シリコン窒化膜１０７もポリシリコン膜１０４の高さ程度までエッチングされる。続いて、例えばフッ素などのハロゲン原子のラジカルを用いたエッチング技術により、ポリシリコン膜１０４を層間絶縁膜１１０及びシリコン窒化膜１０７に対して選択的に除去する（図２（ｄ））。
【００４９】
次に、希フッ酸等のウエットエッチングによりダミーのシリコン酸化膜１０３を除去することにより、溝（凹部）１１１が形成される。続いて、ゲート絶縁膜として、高誘電体絶縁膜であるハフニウム酸化膜（ＨｆＯ
2 
膜）を全面に形成する。
【００５０】
次に、ＣＶＤ法或いはスパッタ法を用いて、仕事関数が４ｅＶ程度であるハフニウム窒化膜１１３を厚さ１０ｎｍ程度、望ましくは１０ｎｍ以下で全面に成膜する（図２（ｆ））。
【００５１】
以上の図１（ａ）〜図２（ｆ）の工程は、Ｎ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトランジスタ形成領域の双方に対して行われるが、図面上では一方の領域のみを示した。以後の工程からは、Ｎ型ＭＩＳトランジスタ（Ｎ型ＭＩＳＦＥＴ）形成領域及びＰ型ＭＩＳトランジスタ（Ｐ型ＭＩＳＦＥＴ）形成領域の双方を図面上に示す。
【００５２】
図２（ｆ）の工程の後、リソグラフィー技術を用いて、Ｐ型ＭＩＳトランジスタ形成領域以外をレジスト１１４で覆う。
【００５３】
次に、過酸化水素水によるウエットエッチングを行うことにより、Ｐ型領域のみハフニウム窒化膜１１３を除去する。
【００５４】
次に、レジスト１１４除去した後、仕事関数が５ｅＶ程度の貴金属膜として、例えばコバルト膜１１５を全面に堆積する。
【００５５】
以上の工程により、ゲート電極構造として、Ｎ型はハフニウム窒化膜１１３とコバルト膜１１５の積層構造からなり、Ｐ型はコバルト膜１１５の単層構造からなるＣ−ＭＩＳトランジスタが完成する。
【００５６】本実施形態によれば、Ｎ型ＭＩＳトランジスタのゲート絶縁膜に接する部分の仕事関数をＰ型ＭＩＳトランジスタのゲート絶縁膜に接する部分の仕事関数よりも小さくすることができるため（上述した例では、ハフニウム窒化膜１１３は仕事関数が４ｅＶ程度、コバルト膜１１５は仕事関数が５ｅＶ程度）、Ｎ型及びＰ型ＭＩＳトランジスタそれぞれのゲート電極の仕事関数を最適化して、両トランジスタのしきい値電圧を最適化することが可能である。」
「【００６０】上述した例では、Ｎ型ＭＩＳトランジスタのゲート電極がハフニウム窒化膜とコバルト膜の積層構造で、Ｐ型ＭＩＳトランジスタのゲート電極がコバルト膜の単層構造の場合について説明した。本実施形態は、このようなゲート電極構造に限らず、種々の変形が可能である。そこで、いくつかの変形例について、以下説明する。
【００６１】本実施形態における基本的なゲート構造は、構造Ａ、構造Ｂ及び構造Ｃの３種類ある。構造Ａについては図６が、構造Ｂについては図７が、構造Ｃについては図８が、それぞれ対応している。これらの構造Ａ、構造Ｂ及び構造Ｃについては、これらの構造のバリエーションとして、例えば図９に示したような構造（構造Ｄとする）も含まれる。なお、図６〜図９では、ゲート絶縁膜及びゲート電極についてのみ模式的に示している。」「【００６７】
構造Ｃ（図８参照）は、Ｎ型ＭＩＳトランジスタのゲート電極がゲート絶縁膜Ｆ０上に形成された第１の金属含有膜Ｆ１及び第２の金属含有膜Ｆ２からなり、Ｐ型ＭＩＳトランジスタのゲート電極がゲート絶縁膜Ｆ０上に形成された第３の金属含有膜Ｆ３及び第２の金属含有膜Ｆ２からなり、第１の金属含有膜Ｆ１の仕事関数が第３の金属含有膜Ｆ３の仕事関数よりも小さい。
「【００７８】
（３）構造Ｃ（図８参照）において、第１の金属含有膜Ｆ１はＮ型ＭＩＳトランジスタのしきい値を決めるバリアメタルとして、第３の金属含有膜Ｆ３はＰ型ＭＩＳトランジスタのしきい値を決めるバリアメタルとしてそれぞれ用いられ、第２の金属含有膜Ｆ２は低抵抗の電極材料として用いられる。
【００７９】
第１の金属含有膜Ｆ１には、Ｎ型ＭＩＳトランジスタのしきい値を最適化できる仕事関数（４．６ｅＶ以下、望ましくは４ｅＶ程度）を有し、かつダメージのないエッチング（ウエットエッチング或いはラジカル原子やラジカル分子によるドライエッチング）を行うことが可能なもの、代表的にはＨｆＮを用いる。第３の金属含有膜Ｆ３には、Ｐ型ＭＩＳトランジスタのしきい値を最適化できる仕事関数（４．６ｅＶ以上、望ましくは５ｅＶ程度）を有し、かつダメージのないエッチングを行うことが可能なもの、代表的にはＷＮx を用いる。第２の金属含有膜Ｆ２には、低抵抗である材料、代表的にはＡｌ（或いはＡｌを含む合金）を用いる。
　
（周知例２）特開平２００１−２８４４６６号公報には、図１及び２とともに、以下の事項が記載されている。
「【０００１】
【発明の属する技術分野】
本発明は、金属膜からなるゲート電極を有するｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴを備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年の半導体装置における高集積化及び高速化に対する技術進展に伴い、ＭＯＳＦＥＴの微細化が進められている。ところが、
ＭＯＳＦＥＴの微細化に伴ってゲート絶縁膜の薄膜化を進めると、多結晶シリコンからなる従来のゲート電極においては、ゲートの空乏化によるＭＯＳＦＥＴの駆動力の低下が顕在化してくるという問題がある。
【０００３】
そこで、この問題を抑制するために、ゲート電極として、ゲートの空乏化が起こらない金属を用いるメタルゲートプロセスが近年注目されている。
【０００４】
ところで、従来のＭＯＳＦＥＴにおいて、シリコン酸化膜からなるゲート絶縁膜の薄膜化を進めると、トンネル電流に起因して起きるゲート電極におけるリーク電流が増大してくるという問題がある。
【０００５】
そこで、この問題を抑制するために、ゲート絶縁膜にＴａ
2
Ｏ
5
等の高誘電率材料を用いて、ゲート絶縁膜の実効的な膜厚を大きくするという手法が研究されている。
「【００６８】
【発明の実施の形態】（第１の実施形態）以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）を参照しながら説明する。
【００６９】
まず、図１（ａ）に示すように、ｐ型のシリコン基板１００の表面部に、素子分離領域１０１、ｎ型のウェル領域及びｐ型のウェル領域（図示は省略している。）を形成した後、シリコン基板１００の上に、５ｎｍ程度の厚さを有するシリコン酸化膜及び１５０ｎｍ程度の厚さを有する多結晶シリコン膜を形成し、その後、該シリコン酸化膜及び多結晶シリコン膜をパターニングして、ダミーゲート絶縁膜１０２及びダミーゲート電極１０３を形成する。
【００７０】次に、ダミーゲート電極１０３をマスクとして、シリコン基板１００のｎ型ＭＯＳＦＥＴ形成領域には、Ａｓ等のｎ型不純物を８ｋｅＶ程度の注入エネルギーでイオン注入すると共に、シリコン基板１００のｐ型ＭＯＳＦＥＴ形成領域には、ＢＦ2 等のｐ型不純物を５ｋｅＶ程度の注入エネルギーでイオン注入する。
【００７１】次に、シリコン基板１００の上に全面に亘って、５０ｎｍ程度の膜厚を持つシリコン窒化膜を堆積した後、該シリコン窒化膜に対して異方性エッチングを行なうことにより、ダミーゲート電極１０３の側面にシリコン窒化膜からなるサイドウォール１０４を形成する。
【００７２】次に、ダミーゲート電極１０３及びサイドウォール１０４をマスクとして、シリコン基板１００のｎ型ＭＯＳＦＥＴ形成領域には、Ａｓ等のｎ型不純物を４０ｋｅＶ程度の注入エネルギーでイオン注入すると共に、シリコン基板１００のｐ型ＭＯＳＦＥＴ形成領域には、ＢＦ2 等のｐ型不純物を１５ｋｅＶ程度の注入エネルギーでイオン注入した後、アニール処理を施してｎ型及びｐ型の不純物を活性化することにより、ソース領域又はドレイン領域となるｎ型不純物拡散層１０５及びｐ型不純物拡散層１０６を形成する。
【００７３】
次に、ＣＶＤ法により、シリコン基板１００の上に全面に亘って、シリコン酸化膜からなり６００ｎｍ程度の厚さを有する層間絶縁膜１０７を堆積した後、例えば化学的機械研磨（ＣＭＰ）法を用いて、図１（ｂ）に示すように、層間絶縁膜１０７を平坦化すると共にダミーゲート電極１０３を露出させる。
【００７４
】次に、例えばＫＯＨ等のアルカリ溶液を用いるウェットエッチングを行なうことにより、ダミーゲート電極１０３を除去して、図１（ｃ）に示すように、ゲート電極形成用の凹状溝１０８を形成する。
【００７５】次に、フッ酸等を用いるウェットエッチングを行なってダミーゲート絶縁膜１０２を除去した後、例えば化学気相成長（ＣＶＤ）法により、
図１（ｄ）に示すように、凹状溝１０８の内部を含む層間絶縁膜１０７の上に全面に亘って、約５ｎｍの厚さを有しゲート絶縁膜となるＴａ
2
Ｏ
5
膜１０９を堆積する。
【００７６】次に、図２（ａ）に示すように、ｐ型ＭＯＳＦＥＴ形成領域を覆うレジストパターン１１０を形成した後、スパッタ法により、シリコンのバンドギャップにおける中央よりも伝導帯側に位置する仕事関数を持つ第１の金属（例えばＺｒ）又は該第１の金属の化合物からなり約１０ｎｍの厚さを有する第１の金属膜１１１を全面的に堆積する。
【００７７】次に、図２（ｂ）に示すように、レジストパターン１１０を除去することにより、第１の金属膜１１１におけるレジストパターン１１０の上面及び側面に位置する部分をリフトオフにより取り除いて、
第１の金属膜１１１をｎ型ＭＯＳＦＥＴ形成領域にのみ残存させる。
【００７８】ところで、レジストパターン１１０の厚さとしては、ｐ型ＭＯＳＦＥＴ形成領域を確実に覆うことができれば特に問題はないが、第１の金属膜１１１の厚さに比べて十分に大きい厚さ、例えば３００ｎｍ以上にすることが好ましい。その理由は、レジストパターン１１０の厚さが第１の金属膜１１１の厚さに比べて十分に大きいと、スパッタ法が有する段差被覆特性により、図２（ａ）に示すように、第１の金属膜１１１はレジストパターン１１０の側面の下端部において途切れるため、レジストパターン１１０を除去すると、第１の金属膜１１１におけるレジストパターン１１０の上面及び側面に位置する部分は、レジストパターン１１０の側面の下端部に残存することなく、容易且つ確実に取り除かれるからである。
【００７９】
次に、図２（ｃ）に示すように、スパッタ法又はＣＶＤ法により、シリコンのバンドギャップにおける中央よりも価電子帯側に位置する仕事関数を持つ第２の金属（例えばＰｔ）又は該第２の金属の化合物からなり約１０ｎｍの厚さを有する第２の金属膜１１２を全面的に堆積した後、スパッタ法又はＣＶＤ法により、第２の金属膜１１２の上に全面に亘って、Ａｌ等の低抵抗金属からなり約２００ｎｍの厚さを有する低抵抗金属膜１１３を堆積する。
【００８０】
次に、図２（ｄ）に示すように、低抵抗金属膜１１３、第２の金属膜１１２、第１の金属膜１１１及びＴａ
2
Ｏ
5
膜１０９における層間絶縁膜１０７の上に露出する部分（凹状溝１０８の外側に位置する部分）を例えばＣＭＰ法により除去して、ｎ型ＭＯＳＦＥＴ形成領域に、Ｔａ
2
Ｏ
5
膜１０９からなるゲート絶縁膜１０９Ａと、パターン化された第１の金属膜１１１Ａ、パターン化された第２の金属膜１１２Ａ及びパターン化された低抵抗金属膜１１３Ａの積層膜からなる第１のゲート電極とを形成すると共に、ｐ型ＭＯＳＦＥＴ形成領域に、Ｔａ
2
Ｏ
5
膜１０９からなるゲート絶縁膜１０９Ａと、パターン化された第２の金属膜１１２Ａ及びパターン化された低抵抗金属膜１１３Ａの積層膜からなる第２のゲート電極とを形成する。
【００８１】第１の実施形態によると、
ｎ型ＭＯＳＦＥＴ形成領域に形成される第１のゲート電極とシリコン基板１００との間の仕事関数差は、ゲート絶縁膜１０９Ａを介して接するパターン化された第１の金属膜１１１Ａとシリコン基板１００との仕事関数差、つまりシリコンのバンドギャップにおける中央よりも伝導帯側に位置する仕事関数を持つ第１の金属とシリコンとの仕事関数差により決まるため、ｎ型ＭＯＳＦＥＴのしきい値電圧を低い値に設定することができる。また、ｐ型ＭＯＳＦＥＴ形成領域に形成される第２のゲート電極とシリコン基板１００との間の仕事関数差は、ゲート絶縁膜１０９Ａを介して接するパターン化された第２の金属膜１１２Ａとシリコン基板１００との仕事関数差、つまりシリコンのバンドギャップにおける中央よりも価電子帯側に位置する仕事関数を持つ第２の金属とシリコンとの仕事関数差により決まるため、ｐ型ＭＯＳＦＥＴのしきい値電圧も低い値に設定することができる。
　
　そして、引用刊行物には、
「[0027]  障壁層は、例えば、ゲート電極を定義してパターニングするような引き続いて行われる処理ステップの間、スパッタのダメージやエッチングのダメージから、下に横たわる誘電体層を保護する。障壁層の一方側の固相から障壁層の他方側の固相への分子、原子あるいはイオンの拡散を防止する。障壁層が拡散障壁として効果的に機能するために、少なくとも約１分子層の最小厚さが望ましく、好ましくは約１〜４分子層、より好ましくは約１〜約５０分子層である。
[0028]  障壁層は下層の材料が周囲と反応することを防止する機能も提供する。例えば、引き続いて行われる処理の間、下層の界面酸化層がさらに成長することを防止する。金属ゲート電極を形成するための多くの処理は酸素の使用する。例えば、ゲート電極を形成する前に、誘電体の上に導電材料からなるの薄い層である障壁層を堆積することは基板あるいは誘電体のさらなる酸化を防止し、その結果、等価的な酸化膜厚が増加することを防止する。」
と記載されており、上記周知のダマシンゲート技術において、ゲート絶縁膜と該ゲート絶縁膜に接するゲート電極材料とが反応するという問題点が生じることは、前記引用刊行物に接した当業者であれば、直ちに察知しうることである。また、上記周知例１及び２に記載されたようなダマシンゲート技術を適用した場合、すなわちダマシンゲート構造を採用した場合においては、ゲート絶縁膜に接するゲート金属材料がＵ字型の断面形状となることは明らかである。（周知例１の図８、周知例２の図２を参照。）
　そうすると、刊行物発明に記載されたようなゲート構造を、上記の周知例１及び２に記載された周知のＣＭＯＳデバイスのダマシンゲート構造に適用することにより、補正後の発明のように、「前記金属障壁層上の、Ｕ字型の断面形状を有する仕事関数設定金属層」とすることは、当業者が容易になし得たことである。
　よって、上記相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（３−５−２）相違点２について
　一般に、金属ゲートを有するＭＯＳトランジスタの閾値電圧が、ゲート絶縁膜に接するゲート金属材料の仕事関数によって決定されることは、上記周知例１及び２にも記載されているように、従来から周知の技術である。そして、刊行物発明における「前記第１のゲート電極層４００及び前記第２のゲート電極層２５０によって仕事関数が決定される」とは、「ＮＭＯＳ及びＰＭＯＳトランジスタ」の閾値電圧が、「第１のゲート電極層４００」及び「第２のゲート電極層２５０」の仕事関数によって決定されるということを意味するものと認められる。
　したがって、刊行物発明においても、「前記障壁層２００」が、「第１のＰＭＯＳトランジスタ領域５０」に形成されたトランジスタ及び「第２のＮＭＯＳトランジスタ領域７０」に形成されたトランジスタの閾値電圧が「第１のゲート電極層４００」及び「第２のゲート電極層２５０」の仕事関数によって決定されるほど十分に薄くなっていることは明らかである。
　そして、ＭＯＳトランジスタの閾値電圧が当該ＭＯＳトランジスタのターンオンを生じさせる電圧であることは当業者の技術常識であるから、刊行物発明も、補正後の発明のように、「前記金属障壁層は、前記仕事関数設定金属層の金属の仕事関数がデバイスのターンオンを生じさせることを可能にするのに十分な薄さであ」るという構成を備えているものと認められる。
　よって、上記相違点２は、実質的なものでない。
　
（３−６）独立特許要件についてのまとめ
　以上検討したとおり、補正後の発明と刊行物発明との相違点は、いずれも、実質的なものでないか、周知技術を勘案することにより、当業者が、容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができない。
　
（４）補正の却下についてのむすび
　本件補正は、特許法第１７条の２第４項に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成２３年７月２１日になされた手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下「本願発明」という。）は、平成２３年２月２１日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定されるとおり上記２．（１）の補正前の請求項１として記載したとおりのものである。
　
４．刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された刊行物には、上記２．（３−３−１）及び（３−３−２）に記載したとおりの事項及び発明が記載されているものと認められる。
　
 ５．判断
　上記２．（２）において検討したとおり、補正後の請求項１は、補正前の請求項１に係る発明における発明特定事項である「金属障壁層」について、「仕事関数設定金属層の金属の仕事関数がデバイスのターンオンを生じさせることを可能にするのに十分な薄さであり、」と限定的に減縮する事項を付加したものである。逆に言えば本件補正前の請求項１に係る発明（本願発明）は，補正後の発明から上記の限定をなくしたものである。
　そうすると、上記２．（３）において検討したように、補正後の発明が，引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものといえる。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。