(57)【要約】メモリセルの一部に所定条件のセル不良が存在していても機能限定での良品（Ｂ級品）として選別する機能を備える半導体試験装置を提供する。このために、被試験デバイスを所定に試験実施して良品と不良品に選別する半導体試験装置において、ＤＵＴのメモリセルの一部が不良であっても特定用途において許容できる所定条件範囲内のセル不良が存在するＤＵＴを特定用途ＤＵＴ（Ｂ級品）と呼称したとき、メモリセルの一部セルが所定の不良条件範囲内であるか否かを試験判定して、特定用途ＤＵＴとして選別する特定用途分別手段を備える、半導体試験装置。
2003052768.tif 000002
【特許請求の範囲】
【請求項１】
メモリ機能を有する又はメモリ機能を内蔵する被試験デバイス（ＤＵＴ）を試験実施して良品と不良品に選別する半導体試験装置において、
所定条件範囲内のセル不良が存在するＤＵＴを特定用途ＤＵＴ（Ｂ級品）とし、
不良のメモリセルが許容可能な所定の分布条件であるか否かを試験判定して、全メモリセルが動作する良品と特定用途ＤＵＴと不良品とに選別する特定用途分別手段を備える、ことを特徴とする半導体試験装置。
【請求項２】
該特定用途ＤＵＴは複数Ｍ種類に分別にされ、対応した複数Ｍ種類のしきい値条件に基づいて、不良のメモリセルが許容可能な所定の分布条件であるか否かを試験判定して、全メモリセルが動作する良品と複数Ｍ種類の特定用途ＤＵＴと不良品とに選別する特定用途分別手段を備える、ことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
該特定用途分別手段は、ＤＵＴの全メモリセルにおける不良セルのトータルフェイル個数を計数して許容判定したトータルフェイル信号を出力する不良セル計数手段を備えて、不良セルの個数が特定個数以下であるときに特定用途ＤＵＴとして分別する、ことを特徴とする請求項１又は２記載の半導体試験装置。
【請求項４】
該不良セル計数手段は、ＤＵＴのメモリセルの良否判定をした結果の情報であるＦＡＩＬ情報若しくはＰＡＳＳ情報を連続的に受けて、
該ＦＡＩＬ情報のトータルのフェイル発生回数を計数するトータルフェイルカウンタと、
該トータルフェイル発生回数が所定のしきい値以上となった場合にトータルフェイル信号を出力するトータルフェイル許容判定部と、
を具備することを特徴とする請求項３記載の半導体試験装置。
【請求項５】
該特定用途分別手段は、ＤＵＴの全メモリセルにおける不良セルが発生する離散条件を測定して許容判定した最小連続ＰＡＳＳ不良信号を出力する不良セル離散条件測定手段を備えて、不良セルが所定の離散条件で存在するときに特定用途ＤＵＴとして分別する、ことを特徴とする請求項１又は２記載の半導体試験装置。
【請求項６】
該不良セル離散条件測定手段は、ＤＵＴのメモリセルの良否判定をした結果の情報であるＦＡＩＬ情報若しくはＰＡＳＳ情報を連続的に受けて、
所定フェイル区間において、該ＰＡＳＳ情報が連続する回数を計数する連続ＰＡＳＳカウンタと、
該連続ＰＡＳＳカウンタの計数値が所定のしきい値以下となった場合に最小連続ＰＡＳＳ不良信号を出力する連続ＰＡＳＳ許容判定部と、
を具備することを特徴とする請求項５記載の半導体試験装置。
【請求項７】
該特定用途分別手段は、ＤＵＴの全メモリセルにおける不良セルが発生する分布条件を測定して許容判定した区画フェイル信号を出力する不良セル分布条件測定手段を備えて、不良セルが所定の分布条件で存在するときに特定用途ＤＵＴとして分別する、ことを特徴とする請求項１又は２記載の半導体試験装置。
【請求項８】
該不良セル分布条件測定手段は、ＤＵＴのメモリセルの良否判定をした結果の情報であるＦＡＩＬ情報若しくはＰＡＳＳ情報を連続的に受けて、
全メモリセルを所定の区画に分割して各々の区画毎のフェイル発生回数を計数する所定複数の区画フェイルカウンタと、
各々の該区画フェイルカウンタの何れかの計数値が所定のしきい値を越える場合に区画フェイル信号を出力する区画フェイル許容判定部と、
を具備することを特徴とする請求項７記載の半導体試験装置。
【請求項９】
該特定用途分別手段は、ＤＵＴの全メモリセルにおける不良セルが連続して発生する回数を計数して許容判定した連続ＦＡＩＬ許容信号を出力する連続不良許容判定手段を備えて、連続して発生する不良セルの回数が特定回数以下であるときに特定用途ＤＵＴとして分別する、ことを特徴とする請求項１又は２記載の半導体試験装置。
【請求項１０】
該連続不良許容判定手段は、ＤＵＴのメモリセルの良否判定をした結果の情報であるＦＡＩＬ情報若しくはＰＡＳＳ情報を連続的に受けて、
該ＦＡＩＬ情報が連続する回数を計数する連続ＦＡＩＬカウンタと、
該連続ＦＡＩＬカウンタの計数値が所定のしきい値以下となった場合に連続ＦＡＩＬ許容信号を出力する連続ＦＡＩＬ許容判定部と、
を具備することを特徴とする請求項９記載の半導体試験装置。
【請求項１１】
該特定用途分別手段は、
ＤＵＴの全メモリセルにおける不良セルのトータルフェイル個数を計数して許容判定したトータルフェイル信号を出力する該不良セル計数手段と、
ＤＵＴの全メモリセルにおける不良セルが連続して発生する回数を計数して許容判定した連続ＦＡＩＬ許容信号を出力する該連続不良許容判定手段と、
ＤＵＴの全メモリセルにおける不良セルが発生する離散条件を測定して許容判定した最小連続ＰＡＳＳ不良信号を出力する該不良セル離散条件測定手段と、
該トータルフェイル信号と、該連続ＦＡＩＬ許容信号と、該最小連続ＰＡＳＳ不良信号と、に基づいて許容可能なＢ級品を特定選別するＢ級品判定部を備える、ことを特徴とする請求項１又は２記載の半導体試験装置。
【請求項１２】
該特定用途分別手段は、
ＤＵＴの全メモリセルにおける不良セルのトータルフェイル個数を計数して許容判定したトータルフェイル信号を出力する該不良セル計数手段と、
ＤＵＴの全メモリセルにおける不良セルが連続して発生する回数を計数して許容判定した連続ＦＡＩＬ許容信号を出力する該連続不良許容判定手段と、
ＤＵＴの全メモリセルにおける不良セルが発生する離散条件を測定して許容判定した最小連続ＰＡＳＳ不良信号を出力する該不良セル離散条件測定手段と、
ＤＵＴの全メモリセルにおける不良セルが発生する分布条件を測定して許容判定した区画フェイル信号を出力する該不良セル分布条件測定手段と、
該トータルフェイル信号と、該連続ＦＡＩＬ許容信号と、該最小連続ＰＡＳＳ不良信号と、該区画フェイル信号と、に基づいて許容可能なＢ級品を特定選別するＢ級品判定部を備える、ことを特徴とする請求項１又は２記載の半導体試験装置。
【請求項１３】
該特定用途分別手段は、第１段階の分別としてリペア処理後のＤＵＴに対して適用し、
第２段階の分別として、パッケージ検査の段階のＤＵＴに対して適用する、ことを特徴とする請求項１又は２記載の半導体試験装置。
【請求項１４】
該特定用途分別手段は、パッケージ検査の段階のＤＵＴに対してのみ適用する、ことを特徴とする請求項１又は２記載の半導体試験装置。
【発明の詳細な説明】
技術分野
この発明は、特定用途に適用される被試験デバイス（ＤＵＴ）に対応したデバイスを選別できる半導体試験装置に関する。特に、ＤＵＴが表示装置に使用される画像メモリのように、メモリセルに所定条件のセル不良が存在していても機能限定での良品（Ｂ級品）として選別する機能を備える半導体試験装置に関する。
背景技術
本願分野の背景を説明する。ＣＲＴ表示装置やＬＣＤ表示装置等に使用される画像メモリにおいては、例えばＲＧＢ３原色を２４ビットの単位メモリで表現している。各単色の輝度は８ビットの重み付けで表現される。
ところで、前記８ビットの重み付けの中で、ＬＳＢ等の下位側のビットのメモリセルが、もしも不良セルであっても、画面表示の観測者側は、不良のカラー表示状態であることを認識することはできない。即ち、画像表示する観点からすれば実用上支障とはならない。
図１０は表示装置の輝度不良部位を大きく拡大した拡大円画面である。ここで、円内に示されるドット表示は本来の正常な輝度状態とは少しずれていているが、人間が目視により確認できない程度の輝度変化のドット表示と仮定する。
図１０Ａでは、表示画面上で分散した状態で複数カ所に不良のカラー表示が存在しているが、不良のカラー表示状態であることを人間が認識することは、ほとんどできない。この結果、当該メモリデバイスは良品として実用的に使用することができる。
逆に、図１０Ｂに示すように特定部位に集中した状態で存在する場合には、不良のカラー表示状態であることを人間が認識できる。同様に、図１０Ｃ、Ｄ、Ｅに示すように表示画面上で一列状態に存在する場合にも、不良のカラー表示状態であることを人間が認識できる。このような不良形態のメモリデバイスにおいては実用的に使用することはできない。また、ＭＳＢ側の上記ビットのメモリセルが不良であった場合には、１ビットの不良であっても、輝度が大きく変化するので不良のカラー表示状態であることを認識できる。
上述した画像メモリのように、特定の用途に使用されるメモリデバイスにおいては、上記したような限定条件のセル不良が存在していても、良品として遜色無く実用できることが判る。以後、上記機能限定使用が可能なメモリデバイスをＢ級品と呼称する。
次に、図１はメモリデバイスをリペア処理する救済解析装置を備える場合の半導体試験装置の概念構成図である。この要部構成要素はタイミング発生器ＴＧと、パターン発生器ＰＧと、波形整形器ＦＣと、ピンエレクトロニクスＰＥと、論理比較器（サンプリング・コンパレータ）ＳＣと、フェイルメモリＦＭと、救済解析装置１０とを備える。フェイルメモリＦＭ内の本願に係る要素としては不良解析メモリＡＦＭがある。ここで、半導体試験装置は公知であり技術的に良く知られている為、本願に係る要部を除き、その他の信号や構成要素、及びその詳細説明については省略する。
フェイルメモリＦＭ内の不良解析メモリＡＦＭは、少なくともＤＵＴのデータ幅、アドレス空間と同一メモリ構成で、且つＤＵＴのアクセス速度と同等以上の高速の記憶装置を、同時測定するＤＵＴ個数に対応して備えている。
そしてフェイルの格納動作は、パターン発生器ＰＧからＤＵＴの読出しアドレスに対応するアドレス信号を受けて、これに基づいて論理比較器ＳＣからのフェイル情報ＦＡＩＬをＡＦＭの対応するアドレス位置へ累積格納する。
救済解析装置１０は、図２に示す少数本のスペアロウＳＲと、少数本のスペアカラムＳＣとによりリペア可能となるように救済解析を行う。
救済解析装置１０は、図２に示す少数本のスペアロウＳＲと、少数本のスペアカラムＳＣとによりリペア可能となるように救済解析を行う。即ち、所定の試験終了後において、不良解析メモリＡＦＭへ格納されたフェイル情報を順次読み出して小数本のスペアラインと置き換えを行うための解析処理する。この為には、フェイルが存在するロウアドレス線毎、カラムアドレス線毎のフェイル情報に基づいて、置換救済すべきロウ線とカラム線を解析特定し、特定されたロウ線とカラム線をリペア情報としてリペア処理工程へ供給する。
次に、図２は８カ所の不良セルをスペアライン（少数本のスペアロウＳＲとスペアカラムＳＣ）で救済する原理説明図である。これについて説明する。
ここで、ＤＲＡＭを代表とする半導体メモリは、図２に示すように、データ記憶用のメインセルと、その周りに有限本数のスペアロウＳＲ、スペアカラムＳＣと呼ばれるライン状の予備セルとで１つのメモリチップを構成している。ここで、スペアラインは各々２本の簡明な場合と仮定する。また、図２において、８カ所存在する「×」は当該位置に存在する不良セルを示している。そして、図２（ａ）〜（ｄ）に示す位置に不良セルが各々存在するものと仮定する。
図２（ａ）は４本のスペアラインで８カ所存在する不良セル「×」を救済可能である。この結果、当該チップはスペアラインに置き換えるリペア処理が行われた後、後工程でパッケージング処理された後、最終的なデバイス試験が行われる。
図２（ｂ）は４本のスペアラインで７カ所存在する不良セル「×」を救済可能であるが、残る１カ所の不良セル（図２Ａ参照）を救済できない。この結果、不良チップとして、この段階で廃棄処分される。
同様に、図２（ｃ）と図２（ｄ）についても、４本のスペアラインで７カ所若しくは６カ所存在する不良セル「×」を救済可能であるが、残る１カ所若しくは２カ所の不良セル（図２Ｂ、Ｃ参照）を救済できない。この結果、不良チップとなり、この段階で当該デバイスは廃棄処分となる。
次に、図３はメモリデバイスを良品と不良品に分類する全体の処理工程を示す概念図である。これについて説明する。ここで、デバイスはウエハレベルから検査を行い、リペア処理を行い、パッケージングした後に最終検査を行う検査工程の場合と仮定する。
ウエハ前工程１００ではウエハ上に製品となる回路が多数個形成して、ウエハプローバ装置による電気的な検査が可能な状態にある。
リペア前プローブ検査１１０では、ウエハプローバ装置を適用してウエハ上に多数個形成された回路チップを半導体試験装置により、主にチップの回路機能を検査する。検査時に、メモリデバイスでは全メモリセルのセル不良の有無を検査し、検査結果のフェイル情報を不良解析メモリＡＦＭのＤＵＴに対応するアドレス位置へ各々格納する。前記検査の結果に基づいて、個々の回路チップは第１分別が行われて、第１全ビット良品１２１とリペア可能品１２２と不良品１２３とに分けられる。尚、メモリセル以外の不良項目は明らかに廃棄処分の対象であるので、本願においては説明を除外する。
更に、リペア処理をする為に、不良解析メモリＡＦＭに格納されたフェイル情報に基づいて、救済解析装置１０がリペア可能となる所定のリペア情報１１４ｓを生成してリペア処理装置へ供給する。
リペア処理１３０では、第１分別されたリペア可能品１２２を受けて、上記リペア情報１１４ｓに基づいて当該チップを所定にリペア処理する。
リペア後プローブ検査１４０では、第１全ビット良品１２１とリペア処理後のチップと不良品１２３とを受けて半導体試験装置により、再度チップの回路機能を検査する。前記検査の結果に基づいて第２分別が行われて、第２全ビット良品１４１と第１不良品１４２となる。この段階で良品の第２全ビット良品１４１は組み立て工程２００へ供給され、他方の第１不良品１４２は最終不良品２９０として廃棄処分となる。
組み立て工程２００では、リペア後プローブ検査１４０での第２全ビット良品１４１を受けて、所定の容器（パッケージ）に実装して所定ＩＣリード形態を備えた製品デバイス状態となる。
パッケージ検査２１０では、ＩＣハンドラ装置と半導体試験装置を適用して、上記でパッケージに収容されたＤＵＴを受けて、ＩＣ製品として必要な全ての良否検査と特性別のランク分け検査とを行う。一方の良否検査ではＩＣ製品の仕様を満足する全ての機能を検査する。この検査は、組み立て段階の不良等や上記リペア前プローブ検査１１０やリペア後プローブ検査１４０では試験出来なかった試験項目の試験が行われる。
この結果で第３分別が行われて、一方の、正常なＤＵＴは第３全ビット良品２２１として分別される。これは所定にランク分け２７０された後、製品２８０として出荷される。尚、特性別のランク分け検査とは、例えばメモリのアクセスタイム等性能別にランク分けしたり、消費電流別等のＤＣ特性別にランク分けした選別製品として出荷する場合に適用される。
他方の、不良と判定されたＤＵＴは第２不良品２２２として分別され、最終不良品２９０となって廃棄処分となる。ところで、この第２不良品２２２においては、メモリセル以外の不良項目で不良となったＤＵＴが存在するが、全メモリセルの中で、少なくとも１ビット以上の不良ビットが存在することに起因して不良と判定されたＤＵＴも多く存在している。
上述のように最終不良品２９０は、リペア後プローブ検査１４０からの第１不良品１４２と、パッケージ検査２１０からの第２不良品２２２とである。これらが廃棄処分２９５の対象となる。これら最終不良品２９０の中には、全メモリセルの中で１ビット以上の不良ビットの存在に起因するものが多く存在している。
一方で、上述した画像メモリ等の用途においては、限定条件のセル不良が存在するＢ級品でも製品として遜色無く出荷することは可能である。しかし、従来の半導体試験装置では、Ｂ級品を選別する手段を備えていなかった。
次に、図４（ａ）は従来の不良分別の割合を例示する図である。これについて説明する。ここで、ウエハ前工程１００で不良と判定された割合を２０％と仮定し、パッケージ検査２１０で不良と判定された割合を１０％と仮定する。
上述一連の検査の結果、最終不良品２９０として分別された割合は３０％である。従来の半導体試験装置では、Ｂ級品を選別する手段を備えていない為に、不良率が３０％と大きな割合となっている。
これによれば、Ｂ級品として選別していない結果、実質的な歩留まり率が悪化する難点がある。従って、ＤＵＴの製造単価が高くなる難点がある。
上述説明したように従来技術においては、Ｂ級品として選別していない結果、実質的な歩留まり率が悪化する難点がある。更に、ＤＵＴの製造原価の観点から見ると、製造単価が高くなる難点もある。これらの点において従来の半導体試験装置は好ましくなく実用上の難点がある。
一方で、表示装置に使用される画像メモリの例に示したように、特定の用途に使用されるメモリデバイスにおいては、全メモリセル中で、特定条件の不良セルが複数カ所に存在していても支障なく使用できる。
発明の開示
そこで、本発明が解決しようとする課題は、メモリセルの一部に所定条件のセル不良が存在していても機能限定での良品（Ｂ級品）として選別する機能を備える半導体試験装置を提供することである。
第１の解決手段を示す。
上記課題を解決するために、メモリ機能を有する又はメモリ機能を内蔵するウエハ段階若しくはパッケージ段階の被試験デバイスを試験実施して良品と不良品に選別する半導体試験装置において、
ＤＵＴのメモリセルの一部が不良であっても特定用途（例えば画像メモリ）において許容できる所定条件範囲内のセル不良が存在するＤＵＴを特定用途ＤＵＴ（Ｂ級品）と呼称したとき、
不良のメモリセルが許容可能な所定の分布条件であるか否かを試験判定して、全メモリセルが動作する良品と特定用途ＤＵＴと不良品とに選別する特定用途分別手段を備える、ことを特徴とする半導体試験装置である。
次に、第２の解決手段を示す。
上述特定用途ＤＵＴは複数Ｍ種類に分別にされ、対応した複数Ｍ種類のしきい値条件に基づいて、不良のメモリセルが許容可能な所定の分布条件であるか否かを試験判定して、全メモリセルが動作する良品と複数Ｍ種類の特定用途ＤＵＴ（例えばＢ級品、Ｃ級品、Ｄ級品等）と不良品とに選別する特定用途分別手段を備える、ことを特徴とする上述半導体試験装置がある。
次に、第３の解決手段を示す。ここで第６図は、本発明に係る解決手段を示している。
上述特定用途分別手段の一態様としては、ＤＵＴの全メモリセルにおける不良セルのトータルフェイル個数を計数して許容判定したトータルフェイル信号８２ｓを出力する不良セル計数手段（例えばトータルフェイルカウンタ８１とトータルフェイル許容判定部８２）を少なくとも備えて、不良セルの個数が特定個数以下であるときに特定用途ＤＵＴとして分別する、ことを特徴とする上述半導体試験装置がある。
次に、第４の解決手段を示す。ここで第６図は、本発明に係る解決手段を示している。
上述不良セル計数手段の一態様は、論理比較器ＳＣでＤＵＴのメモリセルの良否判定をした結果の情報であるＦＡＩＬ情報若しくはＰＡＳＳ情報を連続的に受けて、
上記ＦＡＩＬ情報のトータルのフェイル発生回数を計数するトータルフェイルカウンタ８１を具備し、
上記トータルフェイル発生回数が所定のしきい値以上となった場合にトータルフェイル信号８２ｓを出力するトータルフェイル許容判定部８２を具備し、
以上を具備することを特徴とする上述半導体試験装置がある。
次に、第５の解決手段を示す。ここで第８図と第９図は、本発明に係る解決手段を示している。
上述特定用途分別手段の一態様としては、ＤＵＴの全メモリセルにおける不良セルが発生する離散条件を測定して許容判定した最小連続ＰＡＳＳ不良信号４１ｓを出力する不良セル離散条件測定手段（例えば連続ＰＡＳＳカウンタ３１と連続ＰＡＳＳ許容判定部４１）を少なくとも備えて、不良セルが所定の離散条件で存在するときに特定用途ＤＵＴとして分別する、ことを特徴とする上述半導体試験装置がある。
次に、第６の解決手段を示す。ここで第８図と第９図は、本発明に係る解決手段を示している。
上述不良セル離散条件測定手段の一態様は、論理比較器ＳＣでＤＵＴのメモリセルの良否判定をした結果の情報であるＦＡＩＬ情報若しくはＰＡＳＳ情報を連続的に受けて、
フェイル区間数設定レジスタ４４に基づく所定フェイル区間において、上記ＰＡＳＳ情報が連続する回数を計数する連続ＰＡＳＳカウンタ３１を具備し、
上記連続ＰＡＳＳカウンタ３１の計数値が所定のしきい値以下となった場合に最小連続ＰＡＳＳ不良信号４１ｓを出力する連続ＰＡＳＳ許容判定部４１を具備し、
以上を具備することを特徴とする上述半導体試験装置がある。
次に、第７の解決手段を示す。ここで第１１図は、本発明に係る解決手段を示している。
上述特定用途分別手段の一態様としては、ＤＵＴの全メモリセルにおける不良セルが発生する分布条件を測定して許容判定した区画フェイル信号５２ｓを出力する不良セル分布条件測定手段（例えば区画フェイルカウンタ５１と区画フェイル許容判定部５２）を少なくとも備えて、不良セルが所定の分布条件で存在するときに特定用途ＤＵＴとして分別する、ことを特徴とする上述半導体試験装置がある。
次に、第８の解決手段を示す。ここで第１１図は、本発明に係る解決手段を示している。
上述不良セル分布条件測定手段の一態様は、論理比較器ＳＣでＤＵＴのメモリセルの良否判定をした結果の情報であるＦＡＩＬ情報若しくはＰＡＳＳ情報を連続的に受けて、
全メモリセルを所定の区画に分割して各々の区画毎のフェイル発生回数を計数する所定複数の区画フェイルカウンタ５１を具備し、
各々の上記区画フェイルカウンタ５１の何れかの計数値が所定のしきい値を越える場合に区画フェイル信号５２ｓを出力する区画フェイル許容判定部５２を具備し、
以上を具備することを特徴とする上述半導体試験装置がある。
次に、第９の解決手段を示す。ここで第６図は、本発明に係る解決手段を示している。
上述特定用途分別手段の一態様としては、ＤＵＴの全メモリセルにおける不良セルが連続して発生する回数を計数して許容判定した連続ＦＡＩＬ許容信号４２ｓを出力する連続不良許容判定手段（例えば連続ＦＡＩＬカウンタ３２と連続ＦＡＩＬ許容判定部４２）を少なくとも備えて、連続して発生する不良セルの回数が特定回数以下であるときに特定用途ＤＵＴとして分別する、ことを特徴とする上述半導体試験装置がある。
次に、第１０の解決手段を示す。ここで第６図は、本発明に係る解決手段を示している。
上述連続不良許容判定手段の一態様は、論理比較器ＳＣでＤＵＴのメモリセルの良否判定をした結果の情報であるＦＡＩＬ情報若しくはＰＡＳＳ情報を連続的に受けて、
上記ＦＡＩＬ情報が連続する回数を計数する連続ＦＡＩＬカウンタ３２を具備し、
上記連続ＦＡＩＬカウンタ３２の計数値が所定のしきい値以下となった場合に連続ＦＡＩＬ許容信号４２ｓを出力する連続ＦＡＩＬ許容判定部４２を具備し、
以上を具備することを特徴とする上述半導体試験装置がある。
次に、第１１の解決手段を示す。ここで第６図は、本発明に係る解決手段を示している。
上述特定用途分別手段の一態様は、
ＤＵＴの全メモリセルにおける不良セルのトータルフェイル個数を計数して許容判定したトータルフェイル信号８２ｓを出力する上記不良セル計数手段（例えばトータルフェイルカウンタ８１とトータルフェイル許容判定部８２）を具備し、
ＤＵＴの全メモリセルにおける不良セルが連続して発生する回数を計数して許容判定した連続ＦＡＩＬ許容信号４２ｓを出力する上記連続不良許容判定手段（例えば連続ＦＡＩＬカウンタ３２と連続ＦＡＩＬ許容判定部４２）を具備し、
ＤＵＴの全メモリセルにおける不良セルが発生する離散条件を測定して許容判定した最小連続ＰＡＳＳ不良信号４１ｓを出力する上記不良セル離散条件測定手段（例えば連続ＰＡＳＳカウンタ３１と連続ＰＡＳＳ許容判定部４１）を具備し、
上記トータルフェイル信号８２ｓと、上記連続ＦＡＩＬ許容信号４２ｓと、上記最小連続ＰＡＳＳ不良信号４１ｓと、に基づいて許容可能なＢ級品を特定選別するＢ級品判定部６０を備える、ことを特徴とする上述半導体試験装置がある。
次に、第１２の解決手段を示す。ここで第１１図は、本発明に係る解決手段を示している。
上述特定用途分別手段の一態様は、
ＤＵＴの全メモリセルにおける不良セルのトータルフェイル個数を計数して許容判定したトータルフェイル信号８２ｓを出力する上記不良セル計数手段（例えばトータルフェイルカウンタ８１とトータルフェイル許容判定部８２）を具備し、
ＤＵＴの全メモリセルにおける不良セルが連続して発生する回数を計数して許容判定した連続ＦＡＩＬ許容信号４２ｓを出力する上記連続不良許容判定手段（例えば連続ＦＡＩＬカウンタ３２と連続ＦＡＩＬ許容判定部４２）を具備し、
ＤＵＴの全メモリセルにおける不良セルが発生する離散条件を測定して許容判定した最小連続ＰＡＳＳ不良信号４１ｓを出力する上記不良セル離散条件測定手段（例えば連続ＰＡＳＳカウンタ３１と連続ＰＡＳＳ許容判定部４１）を具備し、
ＤＵＴの全メモリセルにおける不良セルが発生する分布条件を測定して許容判定した区画フェイル信号５２ｓを出力する上記不良セル分布条件測定手段（例えば区画フェイルカウンタ５１と区画フェイル許容判定部５２）を具備し、
上記トータルフェイル信号８２ｓと、上記連続ＦＡＩＬ許容信号４２ｓと、上記最小連続ＰＡＳＳ不良信号４１ｓと、上記区画フェイル信号５２ｓと、に基づいて許容可能なＢ級品を特定選別するＢ級品判定部６０を備える、ことを特徴とする上述半導体試験装置がある。
次に、第１３の解決手段を示す。ここで第５図は、本発明に係る解決手段を示している。
上述特定用途分別手段の一態様は、第１段階の分別としてリペア処理後のＤＵＴに対して適用し、
第２段階の分別として、パッケージ検査２１０ｂの段階のＤＵＴに対して適用する、ことを特徴とする上述半導体試験装置がある。
次に、第１４の解決手段を示す。
上述特定用途分別手段の一態様としては、パッケージ検査２１０ｂの段階のＤＵＴに対してのみ適用する、ことを特徴とする上述半導体試験装置がある。
尚、本願発明手段は、所望により、上記解決手段における各要素手段を適宜組み合わせて、実用可能な他の構成手段としても良い。また、上記各要素に付与されている符号は、発明の実施の形態等に示されている符号に対応するものの、これに限定するものではなく、実用可能な他の均等物を適用した構成手段としても良い。
発明を実施するための最良の形態
以下に本発明を適用した実施の形態の一例を図面を参照しながら説明する。また、以下の実施の形態の説明内容によって特許請求の範囲を限定するものではないし、更に、実施の形態で説明されている要素や接続関係が解決手段に必須であるとは限らない。更に、実施の形態で説明されている要素や接続関係の形容／形態は、一例でありその形容／形態内容のみに限定するものではない。
本発明について、図４〜図９を参照して以下に説明する。尚、従来構成に対応する要素は同一符号を付し、また重複する部位の説明は省略する。
図５は本発明の、メモリデバイスを良品とＢ級品と不良品とに分類する全体の処理工程を示す概念図である。これについて説明する。
本発明では、リペア後プローブ検査１４０以降を全ビット良品と第１Ｂ級品の２系統とし、最終製品を従来製品に加えてＢ級製品を含めた２種類とする。尚、従来と同一の他の要素については説明を省略する。
次に、本発明に係るリペア後Ｂ級分別プローブ検査１４５について図６のハードウエアを適用した場合の内部原理構成例を示して説明する。この構成例で第１不良限度判定手段１１５は、セル不良が存在するチップに対してＢ級品として分別する具体構成例である。
この第１不良限度判定手段１１５は、従来のリペア前プローブ検査１１０の機能に対してＢ級品に該当する不良セルか否かの情報取得機能と判定機能を追加したものであって、論理比較器ＳＣから受けるフェイル信号ＦＡＩＬに対応したチャンネル数Ｎを備える。例えば不良解析メモリＡＦＭが１０２４チャンネル備えていれば、第１不良限度判定手段１１５も１０２４チャンネル備える。
ここで、不良セルの具体的な配置例を図７に示す。図７は８ビット×８ビットセル配置の簡明なメモリセル配置における不良セルの発生位置を示す具体例である。ここで、ＰＧから供給されるアドレス信号の発生順番は図７に示す左上セル（ＲＡ０：ＣＡ０）を起点とし、順次ロウアドレス側をＲＡ１、ＲＡ２、…、ＲＡ７と進み、その後（ＲＡ０：ＣＡ１）から同様に進んで行って右下のセル（ＲＡ７：ＣＡ７）で終了する簡明なアドレス発生の場合と仮定する。また、Ｂ級品として判定するＢ級品判断条件としては、３つの不良セルが連続して直線的に存在しない場合とする。逆に言えば、３つ以上の不良セルが連続する場合は不良デバイスとして検出するものとする。尚、ＰＧであるＡＬＰＧ（アルゴリズミック・パターン・ジェネレータ：Ａｌｇｏｒｉｔｈｍｉｃ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）におけるアドレス信号の発生順番は、多様な試験目的に対応して複雑なアドレス発生形態が可能であり、例えば図１０Ｄのようにカラム方向へ順次進めることも出来、また図１０Ｅのようにロウ方向とカラム方向を同時に進めて斜め方向へ順次進めることもできる。
上記のＢ級品判断条件を適用すると、図７Ａ、Ｂ部位は良品として許容できる状態であり、図７Ｃ、Ｄ部位は不良品として検出すべき状態である。
図６に戻り、１チャンネルの第１不良限度判定手段１１５は、図６に示すように、トータルフェイルカウンタ８１と、トータルフェイル許容判定部８２と、連続ＰＡＳＳカウンタ３１と、連続ＰＡＳＳ許容判定部４１と、連続ＦＡＩＬカウンタ３２と、連続ＦＡＩＬ許容判定部４２と、Ｂ級品判定部６０とを追加して備える。その他の不良解析メモリＡＦＭや他用途フェイル計数部９０は従来要素であるので説明をしない。
トータルフェイルカウンタ８１は、全フェイル数を計数する例えば３２ビット長のカウンタである。カウント動作は、図１に示す論理比較器ＳＣで期待値ＥＸＰによって良否判定を行うテストサイクルのときに発生する書込み信号ＷＥ１（図６参照）がアサートのときにおいて、論理比較器ＳＣから受ける当該フェイル信号ＦＡＩＬがアサートのときに＋１カウントする。この結果、試験終了時点では、トータルフェイル回数データ８１ｓが得られる。
トータルフェイル許容判定部８２は、上記トータルフェイル回数データ８１ｓが所定のしきい値以上となった場合にトータルフェイル信号８２ｓを出力してＢ級品判定部６０へ供給するものである。ここで、内蔵するしきい値レジスタ（図示なし）は外部から所望のしきい値に設定制御できる。これによれば、全セルにおいて、所定以上のフェイル数が存在する場合には、これから最終不良品として判断できる。例えば、全セルに対する不良率が例えば０．０１％以上存在すれば最終不良品として判断できる。あるいは、フェイル数が例えば１００個以上存在すれば最終不良品として判断できる。
連続ＰＡＳＳカウンタ３１は、ＰＡＳＳ状態が連続する回数を計数するカウンタであって、上記書込み信号ＷＥ１がアサートのときにおいて、論理比較器ＳＣから受ける当該フェイル信号ＦＡＩＬが無い（ネゲート）のときには＋１カウントし、逆に、当該フェイル信号ＦＡＩＬがアサートのときにはカウンタを”０”にリセットする。この結果、逐次変化する連続ＰＡＳＳ回数データ３１ｓが得られ、これを次段へ供給する。
連続ＰＡＳＳ許容判定部４１は、図９の原理ブロック図に示すように、所定複数段のデータシフトレジスタ４３と、フェイル区間数設定レジスタ４４と、マルチプレクサ４５と、加算器４６と、減算器４７と、連続ＰＡＳＳ許容しきい値レジスタ４８と、比較器４９とを備えている。
フェイル区間数設定レジスタ４４は所定フェイル発生回数を指定するものである。例えば、フェイル発生回数”３”を設定する。データシフトレジスタ４３は、所定フェイル発生回数に対応するデータをシフトした後の過去の連続ＰＡＳＳ回数データ３１ｓを受けて減算器４７のＡ入力端へ減算データ４５ｓとして供給する。例えば、フェイル発生回数の設定が”３”であれば３つのデータシフトした後のデータを選択し減算データ４５ｓとして出力する。
加算器４６と減算器４７とは、上記の所定フェイル回数の区間内におけるＰＡＳＳ発生回数を算出し、且つ連続的に出力するものであって、入力される連続ＰＡＳＳ回数データ３１ｓを累積加算しながら、且つ上記減算データ４５ｓを減算した結果の所定区間ＰＡＳＳ回数データ４７ｓを出力する。
比較器４９は、上記所定区間ＰＡＳＳ回数データ４７ｓを受けて所定のしきい値と比較して、ＰＡＳＳ回数がしきい値以下となった場合に、最小連続ＰＡＳＳ不良信号４１ｓを出力してＢ級品判定部６０へ供給するものである。これによって例えば、ＦＡＩＬが３回発生した区間でＰＡＳＳ発生が１００００回未満となるときが存在するかを検出できる結果、不良品として判定可能となる。例えば、図７Ｅ、Ｆに示すように、不良セルが離散した状態であっても、近接したメモリ領域に不良セルが３個以上存在するので、この場合には最終不良品として検出できる。
これについて図８の連続ＰＡＳＳとフェイル発生との関係動作図を参照しながら更に説明する。ここで、図８の設定条件は、図９の原理ブロック図におけるフェイル区間数設定レジスタ４４が”３”に設定したときとする。更に、図８において、ＰＡＳＳ／ＦＡＩＬ発生回数の経時軸上に示している黒丸印が１回のフェイル発生位置である。Ｄ１〜Ｄ８の各々は上記連続ＰＡＳＳカウンタ３１から順次受ける連続ＰＡＳＳ回数データ３１ｓである。Ｔ１〜Ｔ６の各々は上記”３”の設定に基づいて、減算器４７から出力される３つのフェイル区間単位毎のＰＡＳＳ回数を加算した所定区間ＰＡＳＳ回数データ４７ｓである。例えば、Ｔ１＝Ｄ１＋Ｄ２＋Ｄ３であり、Ｔ２＝Ｄ２＋Ｄ３＋Ｄ４であり、Ｔ３＝Ｄ３＋Ｄ４＋Ｄ５である。
これらＴ１〜Ｔ６の各々は比較器４９で所定のしきい値４８ｓと比較される。この結果、Ｔ５のようにしきい値未満（図８Ａ参照）となった場合には最小連続ＰＡＳＳ不良信号４１ｓを出力する。これをＢ級品判定部６０へ供給する。この結果、連続しないフェイル発生の場合においても、的確に最終不良品として判断できる利点が得られる。
次に図６に戻り、連続ＦＡＩＬカウンタ３２は、逆に、ＦＡＩＬ状態が連続する回数を計数するカウンタであって、上記書込み信号ＷＥ１がアサートのときにおいて、論理比較器ＳＣから受ける当該フェイル信号ＦＡＩＬがアサートのときには＋１カウントし、逆に、当該フェイル信号ＦＡＩＬがネゲートのときにはカウンタを”０”にリセットする。ほとんどの場合は”０”である。これらの結果、”０”値を含む連続ＦＡＩＬ回数データ３２ｓが次段へ連続的に供給される。
連続ＦＡＩＬ許容判定部４２は、上記連続ＦＡＩＬ回数データ３２ｓが所定のしきい値以上となった場合に連続ＦＡＩＬ許容信号４２ｓを出力するものである。ここでも、しきい値レジスタ（図示なし）を内蔵していて外部から所望のしきい値に設定制御できる。これによれば、連続して不良セルが存在した個数情報が得られる結果、これから直ちに最終不良品として判断できる。例えば、図７Ｃ、Ｄに示すように、しきい値を”３”に設定しておくことで、３回連続するフェイルが検出できる結果、最終不良品として判断できる。
Ｂ級品判定部６０は、上記トータルフェイル信号８２ｓと最小連続ＰＡＳＳ不良信号４１ｓと連続ＦＡＩＬ許容信号４２ｓとを受けて、これに基づいてＢ級品とすべきか否かを各チップ毎に判定した第１Ｂ級品情報３０１ｄと第１不良品情報３０２ｄとに分別して出力する。即ち、トータルフェイル信号８２ｓが検出されたとき、及び最小連続ＰＡＳＳ不良信号４１ｓが一瞬でも検出されたとき、及び連続ＦＡＩＬ許容信号４２ｓが一瞬でも検出されたときには最終不良品として分別する第１不良品情報３０２ｄを出力する。
上記で残ったチップは第１Ｂ級品３０１とし、このチップに対応する第１Ｂ級品情報３０１ｄを、組み立て工程２００へ通知する。
次に、図５に示すパッケージ検査２１０ｂを説明する。これは、従来のパッケージ検査２１０に対して従来の試験実施と同時並行してＢ級品の分別検査を同時に行う第２不良限度判定手段を追加して備えるものである。この第２不良限度判定手段は図６で説明した構成例と同一である。従って、第２不良限度判定手段の説明を省略する。但し、Ｂ級製品として判別する為に、上述した各しきい値の設定条件を所望条件に変更して試験実施する。この分別処理によって、第２Ｂ級品２２３と第２不良品２２２とに分別処理できる。
上述した発明手段によれば、Ｂ級品として満足できるＤＵＴを適切に分別できる結果、最終的にＢ級製品４８０として製品出荷することが可能となる。従って、機能限定ではあるが従来は不良品だったものをＢ級品として出荷できることとなり、実質的な歩留まり向上となる大きな利点が得られることとなる。また、これに伴い製造コストの低減効果も得られることとなる。
図４（ｂ）は本発明による不良分別の割合を例示する図である。これについて説明する。ここで、従来と同様に、ウエハ前工程１００で不良と判定された割合を２０％と仮定し、パッケージ検査２１０で不良と判定された割合を１０％と仮定する。更に、プローブ検査の前工程での第１不良品が２０％の中で最終的にＢ級品として選別されたものが１４％存在する場合と仮定し、またパッケージ検査の後工程での第２不良品が１０％の中でＢ級品として選別されたものが３％存在する場合と仮定する。
上記仮定としたとき、従来不良品として廃棄処分されるべき３０％の中から、１４％＋３％＝１７％のＢ級品が製品として選別できることとなる。この結果、全体としての製品出荷割合は７０％＋１７％＝８７％に向上する。したがって、従来では７０％の歩留まりであったものが、本発明では８７％に向上できる結果、製造コストの低減が実質的に実現できる大きな利点が得られることとなる。
尚、本発明の技術的思想は、上述実施の形態の具体構成例、接続形態例に限定されるものではない。更に、本発明の技術的思想に基づき、上述実施の形態を適宜変形して広汎に応用してもよい。
例えば、上述実施例では、図６に示すように、第１不良限度判定手段１１５を追加して実時間でＢ級品の分別処理を行う場合であったが、所望により、第１不良限度判定手段１１５を削除し、代わりに、不良解析メモリＡＦＭに取得された全メモリセルに対するフェイル情報を読出し、これに基づいて上述した第１不良限度判定手段１１５と同等の分別処理をソフト的に行うことで、上述同様にしてＢ級品を分別できる。この場合には、ソフト的にＢ級品を分別するので、処理時間がかかるものの、実用的に実施可能であり、且つ、ハードウエアである第１不良限度判定手段１１５が不要となる利点が得られる。
また、上述実施例では、図５に示すようにリペア前プローブ検査１１０で一度目のデバイス試験を実施し、その後のリペア処理１３０後におけるリペア後Ｂ級分別プローブ検査１４５によって、二度目のデバイス試験を実行し、この二度目の実行のときに同時並行して図６に示す第１不良限度判定手段１１５のハードウエアによりＢ級品を分別処理する分別手段としていた。これに対して、所望により、二度目のデバイス試験の実行を止め、代わりに一度目のデバイス試験であるリペア前プローブ検査１１０によって不良解析メモリＡＦＭに取得された全メモリセルに対するフェイル情報を読出し、且つ、リペア処理１３０からのリペア処理を行った不良セル情報を受けて、両者の情報に基づいてリペアされた不良セルを除外処理し、その後に、上述した第１不良限度判定手段１１５と同等の分別処理を行うことで、上述同様にしてＢ級品を分別できる。この場合には、ソフト的にＢ級品を分別するので、処理時間がかかるものの、実用的に実施可能であり、且つ、ハードウエアである第１不良限度判定手段１１５が不要となり、且つ二度目のリペア後Ｂ級分別プローブ検査１４５を削除可能となる利点が得られる。
また、図５に示すリペア処理１３０を除外したとき、最終的に分別される良品２２１と第２Ｂ級品２２３と第２不良品２２２とにおいて、リペア処理の有無による良品として救済される割合が少ない場合がある。この場合には、所望により、リペア前プローブ検査１１０とリペア処理１３０とリペア後Ｂ級分別プローブ検査１４５とを除外した検査工程、処理工程としても良い。これに伴いＢ級品の割合が増加するが製品として出荷できるので実用的に適用可能である。この場合には、前記除外したことに伴うコスト削減以外に、デバイス内にリペア回路が不要となるためチップ面積の縮小が可能となりウエハ１枚から取得できるデバイス数の増加が期待できる。このデバイス数増加もコスト削減に大きく寄与する。また、生産工期の面からもリペア前プローブ検査・リペア処理・リペア後プローブ検査が不要となるため生産工期が大幅に短縮される。
また、画像メモリにおけるＬＳＢ側の下位ビットに適用するメモリの場合には上述各種しきい値をゆるくした設定条件で分別することが可能である。従って、これに対応する為に、上述した第１不良限度判定手段１１５を複数系統備えて、不良ビットの頻度別に複数Ｍ種類（Ｍ＝１以上の整数）の区分に同時に分類できるように構成しても良い。この場合には、Ｂ級品と、Ｂ級品以下のＣ級品、Ｄ級品等の複数ランクのＢ級品に分別される結果、不良品となる個数が更に低減できる。この結果、実質的に、更なる歩留まり向上となる利点が得られる。
また、図１１の第１不良限度判定手段と関連要素とを含む他の原理構成例に示すように、アドレスデコード部５０と、複数の区画フェイルカウンタ５１と、区画フェイル許容判定部５２を追加して備える構成例がある。
アドレスデコード部５０は、外部からの設定条件に基づきメモリのアドレス空間を、例えば２５６分割し、ＰＧから受けるアドレス信号を２５６区画に分割デコードし、論理比較器ＳＣから受けるフェイル信号ＦＡＩＬがアサートのときに対応するアドレス区画に対してデコード信号５０ｓを発生する。
複数の区画フェイルカウンタ５１は、例えば２５６チャンネルのカウンタを備えると仮定する。尚、実際には１個のメモリで２５６チャンネルのカウンタ機能を実現する。上記アサートのデコード信号５０ｓを受ける該当チャンネルは＋１カウントする。この結果、試験終了時点では、２５６区画毎のフェイルカウント情報５１ｓが得られる。
区画フェイル許容判定部５２は、試験終了後に上記２５６チャンネルの各区画毎のフェイルカウント情報５１ｓを受けて、所望のしきい値を越えるチャンネルが存在する場合には区画フェイル信号５２ｓを出力してＢ級品判定部６０へ供給する。
Ｂ級品判定部６０では、上記区画フェイル信号５２ｓを受けたときにも不良品として判断する。これによれば、更なる分別条件でのＢ級品の分別特定ができる。
また、上述構成要素若しくは実現する機能手段に対して実用的に適用可能な部位に対しては、ハードウエアロジックに基づいて実現する構成手段としても良いし、ソフトウエア若しくはマイクロプログラムとハードウエアロジックの両方に基づいて実現する構成手段としても良いし、ソフトウエアに基づいて実現する構成手段としても良い。
産業上の利用可能性
本発明は、上述の説明内容からして、下記に記載される効果を奏する。
上述説明したように本発明によれば、特定用途に適用されるＢ級品を分別する分別手段を具備することにより、従来は不良品として廃棄されていたＩＣの一部をＢ級製品として製品出荷することが可能となる。この結果、実質的な歩留まり向上となる大きな利点が得られることとなる。また、製造コストの低減が実質的に実現できる大きな利点が得られる。
従って、本発明の技術的効果は大であり、産業上の経済効果も大である。
【図面の簡単な説明】
図１は、メモリデバイスをリペア処理する救済解析装置を備える場合の半導体試験装置の概念構成図である。
図２は、８カ所の不良セルをスペアライン（少数本のスペアロウＳＲとスペアカラムＳＣ）で救済する原理説明図である。
図３は、従来の、メモリデバイスを良品と不良品に分類する全体の処理工程を示す概念図である。
図４は、従来の不良分別の割合を例示する図と、本発明の不良分別の割合を例示する図である。
図５は、本発明の、メモリデバイスを良品とＢ級品と不良品とに分類する全体の処理工程を示す概念図である。
図６は、本発明の、第１不良限度判定手段と関連要素とを含む原理構成図である。
図７は、８ビット×８ビットの簡明なメモリセル配置における不良セルの発生位置を示す具体例である。
図８は、連続ＰＡＳＳとフェイル発生との関係動作図である。
図９は、本発明の、連続ＰＡＳＳ許容判定部の原理ブロック図である。
図１０は、表示装置の輝度不良部位を大きく拡大した拡大円画面である。
図１１は、本発明の、第１不良限度判定手段と関連要素とを含む他の原理構成図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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