【事件の表示】
　特願２００７−１５２４５４「積層型薄膜トランジスタ型不揮発性メモリ装置、およびその製造方法」拒絶査定不服審判事件〔平成２０年　４月２４日出願公開、特開２００８−　９８６０２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１９年６月８日（パリ条約による優先権主張２００６年１０月１３日、米国）の出願であって、平成２２年１２月１７日付けの拒絶理由通知に対して、平成２３年３月１８日に手続補正書及び意見書が提出されたが、同年４月４日付けで拒絶査定がされ、これに対し、同年７月１１日に審判請求がされるとともに、手続補正書が提出されたものである。
　そして、平成２４年２月２４日付けの審尋に対して、同年５月１５日に回答書が提出されたものである。
　
　
第２　平成２３年７月１１日に提出された手続補正書による補正（以下「本件補正」という。）について
　
１　本件補正の内容
　本件補正は、特許請求の範囲を補正するものであり、以下のとおりである。
　
〈補正事項ａ〉
　補正前の請求項１の「前記半導体層をパターニングおよびエッチングして」を、補正後の請求項１の「前記半導体層をエッチングによりパターニングして」と補正し、補正前の請求項１の「前記トラップ構造と、前記導体層とをパターニングおよびエッチングして」を、補正後の請求項１の「前記トラップ構造と、前記導体層とをエッチングによりパターニングして」と補正する。
　
〈補正事項ｂ〉
　補正前の請求項２の「前記半導体層のパターニングおよびエッチングは」を、補正後の請求項２の「前記半導体層のパターニングは」と補正する。
　
〈補正事項ｃ〉
　補正前の請求項２５の「前記トラップ構造と導体層のパターニングおよびエッチングは」を、補正後の請求項２５の「前記トラップ構造と導体層のパターニングは」と補正する。
　
〈補正事項ｄ〉
　補正前の請求項２９の「前記トラップ構造と前記導体層とをパターニングおよびエッチングして」を、補正後の請求項２９の「前記トラップ構造と前記導体層とをエッチングによりパターニングして」と補正する。
　
２　補正目的の適否
　補正事項ａについての補正は、いずれも、補正前の請求項１の「パターニングおよびエッチングして」を、補正後の請求項１の「エッチングによりパターニングして」とした補正であり、特許請求の範囲の記載をより明りょうにする補正であるから、明りょうでない記載の釈明を目的とするものである。
　また、補正事項ｂ〜ｄについての補正も、補正事項ａについての補正と同様であり、明りょうでない記載の釈明を目的とするものである。
　
　したがって、本件補正は、平成２３年法律６３号改正附則２条１８項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項４号に規定する要件を満たす。
　
　
第３　本願発明に対する判断
１　本願発明
　以上のとおりであるから、本件補正は適法になされたものである。
　したがって、本願の請求項１ないし請求項４８に係る発明は、平成２３年７月１１日付けで提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし請求項４８に記載されるとおりのものであって、そのうちの、その請求項１に係る発明（以下「本願発明」という。）は次のとおりのものである。
　
【請求項１】
「連続的に互いの上面上に形成された、複数のビット線層と、複数のワード線層とを含む不揮発性メモリ装置を製造する方法であって、
　前記複数のビット線層を形成すること、各ビット線層を形成することは、
　　絶縁体上に半導体層を形成することと、
　　前記半導体層をエッチングによりパターニングして複数のビット線を形成することとを含み、
　前記複数のワード線層を、前記複数のビット線層の中の、先行する一つの上に形成すること、各ワード線層を形成することは、
　　トラップ構造と、導体層とを順次に形成することと、
　　前記トラップ構造と、前記導体層とをエッチングによりパターニングして複数のワード線を形成することと、
　　ソース・ドレイン領域を、前記複数のワード線によって覆われていない、前記複数のビット線の領域に形成すること
を含む方法。」
　
２　引用例等の表示
　　引用例：特表２００６−５１２７７６号公報
　
３　引用例の記載と引用発明
３−１　引用例の記載
　　原査定の拒絶の理由に引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特表２００６−５１２７７６号公報（以下「引用例」という。）には、「直列接続されたトランジスタ列を組込んだプログラマブルメモリアレイ構造およびこの構造を製造して作動させるための方法」（発明の名称）に関して、図１、図２、図１２Ａ、図１２Ｂ、図１７〜図２１とともに、次の記載がある（下線は、参考のため、当審において付したもの。以下、他の刊行物についても同じ。）。
　
　　ア　発明の背景等
・「【技術分野】
【０００１】
  この発明は、メモリアレイを含む半導体集積回路に関し、この発明は、特定的に好ましい実施例において、
直列接続されたメモリセルを有するモノリシック三次元メモリアレイ
　
　　イ　実施例
・「【００１７】
  ここで図１を参照すると、この発明に従った
２レベルのメモリアレイ１００
レベル１において、第１の方向に複数のチャネルストライプ（１０２等）が形成される
チャネルストライプ１０２の少なくとも上面に、蓄積電荷誘電体層１０４、たとえば酸化物／窒化物／酸化物（ＯＮＯ）のスタックが形成される
蓄積電荷誘電体層１０４上に、第１の方向とは異なる第２の方向に延びる複数のゲートストライプ（１０６等）が形成される。ワード線ストライプとも呼ばれるゲートストライプは、好ましくは、チャネルストライプにほぼ直交して延びる。
【００１８】
  このような
チャネルストライプ１０２は、好ましくは、多結晶ポリシリコン層を堆積し、そしてチャネルストライプを形成するためのチャネルマスクを用いてこの層をエッチングすることにより形成される。
【００１９】
  ワード線ストライプの上方にレベル間誘電体層１０８が形成されて、１つのレベル上のワード線（レベル１上に示されるワード線ストライプ１０６等）を、より高い次のレベル上のチャネルストライプ（レベル２上に示されるチャネルストライプ１０２等）から分離する。より詳細に以下に説明するように、所定のレベルのワード線ストライプ間の空間を充填するために、誘電体を用いることもできる。
【００２０】
  このような構造は、認識され得るように、各チャネルストライプ１０２内に複数の直列接続されたトランジスタを形成する。図２は、直列接続されたトランジスタ列とも、直列接続されたＮＡＮＤ列とも呼ばれ得る、このような複数の直列接続されたトランジスタの断面図を示す。４つのワード線１０６が、チャネルストライプ１０２に沿って直列に接続された４つの個々のトランジスタを形成していることが示される。この例において、チャネルストライプ１０２は、低濃度ドープされたｐ型の（すなわち、Ｐ−ドープされた）多結晶層で形成され、ワード線１０６間のチャネルストライプ１０２に形成された、高濃度ドープされたｎ型の（すなわちＮ＋ドープされた）ソース／ドレイン領域１１０を含む。それぞれのトランジスタの各々のチャネル領域は、それぞれのワード線１０６下のチャネルストライプ１０２に形成され、好ましくは、チャネルストライプ１０２のＰ−領域の上方に存在する、トランジスタのしきい値を調節するためのチャネルドーパント領域１１２を含む。以下において更に詳細に説明するように、接続を形成してアレイ用の回路をサポートするために、ビア１１４がチャネルストライプ１０２の一方端に接続されていることが示される。」
　
・「【００２３】
  図２のメモリ構造は、１つのメモリレベルにつき２つのマスキング層のみを用いて、すなわち、チャネルストライプを規定するための１つのマスキング層と、ワード線ストライプを規定するための別のマスキング層とのみを用いて製造され得る。以下に説明するように、メモリレベルの層に接触するための第３のマスクは必ずしも必要とされない。なぜなら、１つのビアマスクを用いて少なくとも３つの層への電気的接続を達成するコンタクト構造を組込むことができるためである。」
　
・「【００６６】
  製造プロセス
  次に図１２Ａおよび図１２Ｂを参照すると、フロー図が、上述のメモリレベルを形成するための例示的なプロセスを示す。
このようなフロー図は、３次元メモリアレイ用の複数のメモリレベルを形成するために繰返し使用され得る
【００６７】
  ステップ２６２に示すように、出発材料上にメモリレベルが形成される。この出発材料は、基板の上方に形成された複数のより低いレベルの配線層上に形成される配線の相互接続および回路を含むように既に処理された半導体ウェハを含み得るか、または、この明細書に記載するメモリアレイのレベルを有する、既に処理されたこのような基板を含み得る。ステップ２６４において、相対的に厚い酸化物が、成長、堆積、または他の適切な方法により形成され、メモリレベルとその下の構造との間に誘電体分離層を設ける。このような誘電体層は、５０ｎｍから数ミクロンの範囲の厚さを有し得る。
【００６８】
  集合的なステップ２８６は、
誘電体層の上面上に複数のチャネルストライプを形成するように呼出され得る。含まれる個々のステップは、ステップ２６６において、しばしばα−Ｓｉ層として公知のアモルファスシリコン層を堆積するステップを含む。
【００６９】
  ステップ２６８では、α−Ｓｉ層が任意に注入されて、ＮＡＮＤ列内のメモリセルデバイスおよびブロック選択デバイスの、結果的に得られるしきい値電圧を調節する。いくつかの好ましい実施例において、これらのデバイスは、約−２から−３ボルトのデプリーションモードのしきい値電圧まで注入される。低速度のデフューザであり、好ましくはアンチモンまたは砒素であるデプリーションモードの注入物は、セルデバイスのＵＶ消去（すなわち、窒化物内にトラップされた最小電荷量）ＶTをデプリーションモードにシフトするように注入される。
【００７０】
  ステップ２７０では、フォトレジスト層が堆積されて、所望のチャネルストライプに対応するフォトレジストの特徴を規定するためのチャネルマスクを用いて露光される。次に、ステップ２７２において、
好ましくは異方性エッチングを用いてα−Ｓｉ層がエッチングされて、チャネルストライプを形成し
【００７１】
  次に、ステップ２７６において、
電荷蓄積誘電体層、たとえばＯＮＯ誘電体スタックが、チャネルストライプ３７６上に形成される。好ましくは、ＯＮＯスタックは、チャネルストライプ３７６の側面上に加え、上面上にも形成され、また、チャネルストライプ３７６間で露出する酸化物３７４の上面上にも形成される。
　
・「【００７４】
  再び図１２Ａおよび図１２Ｂを参照すると、ステップ２７６におけるＯＮＯ層の形成後に、集合的なステップ２８８によってワード線ストライプが次に形成される。個々のステップは、ステップ２７８において
ゲート材料層を堆積する
ゲート材料層の少なくとも底部において、高濃度ドープされたｐ型（すなわちＰ＋）ポリシリコン
【００７５】
  ステップ２８０において、フォトレジスト層が堆積され、所望のワード線ストライプに対応するフォトレジストの特徴を規定するためのワード線マスクを用いて露光される。次に、ステップ２８２において、
好ましくは異方性エッチングを用いてゲート材料層がエッチングされてワード線ストライプを形成し
酸化物３７４の上面上、ならびにチャネルストライプ３７６の上面および側面上に、複合ＯＮＯ層３７８が示される
　
・「【００８０】
  再び図１２Ａおよび図１２Ｂを参照すると、
ワード線ストライプの形成後に、フロー図は、ワード線ストライプ間のチャネルストリップの露出した部分にあるチャネルストライプにソース／ドレイン領域を形成する
このようなソース／ドレイン領域は、集合的なステップ３１８により形成され得、この集合的なステップ３１８は、Ｎ−領域を注入するステップ（ステップ２９０）と、スペーサを形成するステップ（ステップ２９２および２９４）と、Ｎ＋ソース／ドレイン領域を注入するステップ（ステップ２９６）とを含み得る
【００８１】
  再び図１２Ａおよび図１２Ｂを参照すると、
ワード線ストライプ間のチャネルストライプの露出した部分内にソース／ドレイン領域を形成した後、ブロック選択トランジスタおよびメモリセルトランジスタの形成は実質的に完了している
３つのワード線ストライプ（３８０等）が側壁スペーサ３９１を有していることが示される。各トランジスタは、各スペーサ３９１の下方に形成された、低濃度ドープされた浅いソース／ドレイン領域３９０を含み、高濃度ドープされたＮ＋ソース／ドレイン領域３９２は、各ワード線ストライプ間に形成される。
ＯＮＯ層は一般に、側壁スペーサの形成時にソース／ドレイン領域３９２上で除去される
さらに別の代替的な方法では、側壁スペーサ３９１および低濃度ドープされたソース／ドレイン領域３９０が存在しないことが考えられ、高濃度ドープされたＮ＋ソース／ドレイン領域３９２のみが存在する。
【００８２】
  別の実施例において、結果的に得られた構造を図２０に示す。図２０も同様に、チャネルストライプ３７６に沿って長手方向に「切断」された断面図を示す。３つのワード線ストライプ（３８０等）が側壁スペーサ３９１を有していることが示される。各トランジスタは、各スペーサ３９１の下方に形成された、
低濃度ドープされた浅いソース／ドレイン領域３９０と、各ワード線ストライプ間の「露出した」領域内のチャネルストライプに形成された、高濃度ドープされたＮ＋ソース／ドレイン領域３９２とを含む。
ＯＮＯ層は、側壁スペーサの形成によりソース／ドレイン領域３９２上で除去され
【００８３】
  次に図２１を参照すると、別の実施例が示され、
チャネルストライプ３７６の全体を通って形成された、高濃度ドープされたソース／ドレイン領域４２２を示す
　
・「【００８５】
  再び図１２Ａおよび図１２Ｂを参照すると、
レベル間誘電体層の形成後に
結果的に得られた構造を研磨して（ステップ３１４）、レベル間誘電体層４００の上面と同一平面上にある上面を有するジア充填物を形成する
ステップ３１６では、上述のように、次のメモリレベルのためのα−Ｓｉ層が形成され得る
　
・「【０１０９】
  さまざまな図面におけるさまざまなアレイ線の方向性は、
アレイ内で交差する線
ワード線は通常、ビット線に対して垂直である
　
　　ウ　図面の記載
・図１には、レベル１の複数のチャネルストライプ１０２の上にレベル１の複数のワード線ストライプ１０６を形成し、前記レベル１の複数のワード線ストライプ１０６の上にレベル２の複数のチャネルストライプを形成し、前記レベル２の複数のチャネルストライプの上にレベル２の複数のワード線ストライプを形成することが、記載されている。
・図２０には、ワード線ストライプ３８０には側壁スペーサ３９１が設けられていること、が記載されている。
・図２１には、ソース／ドレイン領域には、高濃度ドープされたｎ＋の領域４２２だけが形成されていること、ワード線ＷＬと、その両側の側壁スペーサ３９１の下の部分にのみに、ＯＮＯ層３７８が存在すること、が記載されている。
　
３−２　引用発明
　前記「イ　実施例」における段落【００６６】の「製造プロセス……図１２Ａおよび図１２Ｂを参照すると、フロー図が、上述のメモリレベルを形成するための例示的なプロセスを示す。このようなフロー図は、３次元メモリアレイ用の複数のメモリレベルを形成するために繰返し使用され得る」との記載、及び、同段落【００８５】の「ステップ３１６では、上述のように、次のメモリレベルのためのα−Ｓｉ層が形成され得る。」との記載から、「３次元メモリアレイ」の製造においては、図１２Ａおよび図１２Ｂに記載されたフローを、各「メモリレベル」毎に繰り返すと認められる。
　
　したがって、上記各摘記事項によれば、引用例には、次の発明（以下「引用発明」という。）が記載されているといえる。
　
「少なくともレベル１とレベル２の複数のチャネルストライプと、少なくともレベル１とレベル２の複数のワード線ストライプとを含み、前記レベル１の複数のチャネルストライプの上に前記レベル１の複数のワード線ストライプを形成し、前記レベル１の複数のワード線ストライプの上に前記レベル２の複数のチャネルストライプを形成し、前記レベル２の複数のチャネルストライプの上に前記レベル２の複数のワード線ストライプを形成することを含む少なくとも２レベルの３次元メモリアレイの製造方法であって、
　誘電体層の上にアモルファスシリコン層を堆積するステップと、
　前記アモルファスシリコン層をエッチングして複数のチャネルストライプを形成するステップと、
　前記複数のチャネルストライプの上と、前記複数のチャネルストライプの間に、電荷蓄積誘電体層を形成するステップと、
　前記電荷蓄積誘電体層の上にゲート材料層を堆積するステップと、
　前記ゲート材料層をエッチングして、前記複数のチャネルストライプと交差する前記複数のワード線ストライプを形成するステップと、
　前記ワード線ストライプ間の前記チャネルストライプの露出した部分にある前記チャネルストライプにソース／ドレイン領域を形成するステップと、
とからなる一連のステップを前記各レベル毎に繰り返す方法。」
　
４　対比
４−１　本願発明と引用発明との対比
　次に、本願発明と引用発明とを対比する。
　　ア　引用発明の「レベル１の複数のチャネルストライプ」、「レベル２の複数のチャネルストライプ」は、本願発明の「ビット線層」に相当し、前記「レベル１の複数のチャネルストライプ」と前記「レベル２の複数のチャネルストライプ」を併せたものは、本願発明の「複数のビット線層」に相当する。
　また、引用発明の「レベル１の複数のワード線ストライプ」、「レベル２の複数のワード線ストライプ」は、本願発明の「ワード線層」に相当し、前記「レベル１の複数のワード線ストライプ」と前記「レベル２の複数のワード線ストライプ」を併せたものは、本願発明の「複数のワード線層」に相当する。
　そして、引用発明の「３次元メモリアレイ」は、本願発明の「不揮発性メモリ装置」に相当しており、また、引用発明の「前記レベル１の複数のチャネルストライプの上に前記レベル１の複数のワード線ストライプを形成し、前記レベル１の複数のワード線ストライプの上に前記レベル２の複数のチャネルストライプを形成し、前記レベル２の複数のチャネルストライプの上に前記レベル２の複数のワード線ストライプを形成すること」は、本願発明の「連続的に互いの上面上に形成された」ことに相当する。
　したがって、引用発明の「少なくともレベル１とレベル２の複数のチャネルストライプと、少なくともレベル１とレベル２の複数のワード線ストライプとを含み、前記レベル１の複数のチャネルストライプの上に前記レベル１の複数のワード線ストライプを形成し、前記レベル１の複数のワード線ストライプの上に前記レベル２の複数のチャネルストライプを形成し、前記レベル２の複数のチャネルストライプの上に前記レベル２の複数のワード線ストライプを形成することを含む少なくとも２レベルの３次元メモリアレイの製造方法」は、本願発明の「連続的に互いの上面上に形成された、複数のビット線層と、複数のワード線層とを含む不揮発性メモリ装置を製造する方法」に相当する。
　
　　イ　引用発明の「誘電体層」、「アモルファスシリコン層」は、それぞれ、本願発明の「絶縁体」、「半導体層」に相当するので、引用発明の「誘電体層の上にアモルファスシリコン層を堆積するステップ」は、本願発明の「絶縁体上に半導体層を形成すること」に相当する。
　
　　ウ　引用発明の「チャネルストライプ」は本願発明の「ビット線」に相当するから、引用発明の「前記アモルファスシリコン層をエッチングして複数のチャネルストライプを形成するステップ」は、本願発明の「前記半導体層をエッチングによりパターニングして複数のビット線を形成すること」に相当する。
　
　　エ　引用発明の「誘電体層の上にアモルファスシリコン層を堆積するステップ」と「前記アモルファスシリコン層をエッチングして複数のチャネルストライプを形成するステップ」とを併せたステップは、各「レベル」の「複数のチャネルストライプ」を形成するためのステップであるから、本願発明の「各ビット線層を形成すること」に相当する。
　そして、引用発明は「各手順を前記各レベル毎に繰り返す」から、前記併せたステップを「レベル毎」に実施して「少なくともレベル１とレベル２の複数のチャネルストライプ」を形成することは、本願発明の「前記複数のビット線層を形成すること」に相当する。
　
　　オ　引用発明の「電荷蓄積誘電体層」、「ゲート材料層」は、それぞれ、本願発明の「トラップ構造」、「導体層」に相当するので、引用発明の「前記複数のチャネルストライプの上と、前記複数のチャネルストライプの間に、電荷蓄積誘電体層を形成するステップ」と「前記電荷蓄積誘電体層の上にゲート材料層を堆積するステップ」とを併せたステップは、本願発明の「トラップ構造と、導体層とを順次に形成すること」に相当する。
　
　　カ　引用発明の「ゲート材料層」は本願発明の「導体層」に相当し、引用発明の「ワード線ストライプ」は本願発明の「ワード線」に相当するから、引用発明の「前記ゲート材料層をエッチングして、前記複数のチャネルストライプと交差する前記複数のワード線ストライプを形成するステップ」と、本願発明の「前記トラップ構造と、前記導体層とをエッチングによりパターニングして複数のワード線を形成すること」とは、いずれも、導体層をエッチングによりパターニングして複数のワード線を形成することである点で共通する。
　
　　キ　引用発明の「前記複数のチャネルストライプの上と、前記複数のチャネルストライプの間に、電荷蓄積誘電体層を形成するステップ」と「前記電荷蓄積誘電体層の上にゲート材料層を堆積するステップ」と、「前記ゲート材料層をエッチングして、前記複数のチャネルストライプと交差する前記複数のワード線ストライプを形成するステップ」とを併せたステップは、各「レベル」の「複数のワード線ストライプ」を形成するためのステップであるから、本願発明の「各ワード線層を形成すること」に相当する。
　そして、引用発明は「各手順を前記各レベル毎に繰り返す」から、引用発明において、「レベル２の複数のワード線ストライプ」は、先行する「レベル１の複数のチャネルストライプ」の上に形成されることとなる。
　したがって、前記併せたステップを「レベル毎」に実施して「少なくともレベル１とレベル２の複数のワード線ストライプ」を形成することは、本願発明の「前記複数のワード線層を、前記複数のビット線層の中の、先行する一つの上に形成すること」に相当する。
　
　　ク　引用発明の「前記ワード線ストライプ間の前記チャネルストライプの露出した部分にある前記チャネルストライプにソース／ドレイン領域を形成するステップ」は、本願発明の「ソース・ドレイン領域を、前記複数のワード線によって覆われていない、前記複数のビット線の領域に形成すること」に相当する。
　
４−２　一致点と相違点
　そうすると、本願発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「連続的に互いの上面上に形成された、複数のビット線層と、複数のワード線層とを含む不揮発性メモリ装置を製造する方法であって、
　前記複数のビット線層を形成すること、各ビット線層を形成することは、
　　絶縁体上に半導体層を形成することと、
　　前記半導体層をエッチングによりパターニングして複数のビット線を形成することとを含み、
　前記複数のワード線層を、前記複数のビット線層の中の、先行する一つの上に形成すること、各ワード線層を形成することは、
　　トラップ構造と、導体層とを順次に形成することと、
　　前記導体層をエッチングによりパターニングして複数のワード線を形成することと、
　　ソース・ドレイン領域を、前記複数のワード線によって覆われていない、前記複数のビット線の領域に形成すること
を含む方法。」
　
《相違点》
　本願発明は、「前記トラップ構造と、前記導体層とをエッチングによりパターニングして複数のワード線を形成する」のに対して、引用発明は、「前記ゲート材料層をエッチングして、前記複数のチャネルストライプと交差する前記複数のワード線ストライプを形成」している点。
　
５　相違点についての判断
　　ア　引用例には、「このような層は、好ましくは、以下により詳細に説明するように、ゲート材料層の少なくとも底部において、高濃度ドープされたｐ型（すなわちＰ＋）ポリシリコンを含む。」（段落【００７４】）と記載され、引用発明の「ゲート材料層」は、好ましくは、ポリシリコン層であることが記載されている。
　さらに、引用例には、「電荷蓄積誘電体層、たとえばＯＮＯ誘電体スタックが、チャネルストライプ３７６上に形成される」（段落【００７１】）こと、「ＯＮＯ層は一般に、側壁スペーサの形成時にソース／ドレイン領域３９２上で除去されるが、ソース／ドレイン領域上に残存するＯＮＯは無害である。」（段落【００８１】）こと、「ＯＮＯ層は、側壁スペーサの形成によりソース／ドレイン領域３９２上で除去され」る（段落【００８２】）ことが、記載されている。
　
　　イ　また、引用例には、「ワード線ストライプ間のチャネルストリップの露出した部分にあるチャネルストライプにソース／ドレイン領域を形成する」（段落【００８０】）ために、「Ｎ−領域を注入するステップ（ステップ２９０）と、スペーサを形成するステップ（ステップ２９２および２９４）と、Ｎ＋ソース／ドレイン領域を注入するステップ（ステップ２９６）とを含み得る。」（段落【００８０】）ことが記載され、これにより、「各トランジスタは、各スペーサ３９１の下方に形成された、低濃度ドープされた浅いソース／ドレイン領域３９０を含み、高濃度ドープされたＮ＋ソース／ドレイン領域３９２は、各ワード線ストライプ間に形成される。」（段落【００８１】）ことが記載されている。
　
　　ウ　すなわち、引用例には、低濃度ドープされた浅いソース／ドレイン領域３９０と、高濃度ドープされたＮ＋ソース／ドレイン領域３９２とからなるソース／ドレイン領域を形成するに際して、前記高濃度ドープされたＮ＋ソース／ドレイン領域３９２を形成する前にスペーサを形成すると、ＯＮＯ層は、ソース／ドレイン領域３９２上で除去されることが記載されている。
　
　　エ　一方、引用例には、「さらに別の代替的な方法では、側壁スペーサ３９１および低濃度ドープされたソース／ドレイン領域３９０が存在しないことが考えられ、高濃度ドープされたＮ＋ソース／ドレイン領域３９２のみが存在する。」（段落【００８１】）ソース／ドレイン領域を形成することが、記載されている。
　そして、引用例には「側壁スペーサ３９１」の形成を伴う方法においては、「ＯＮＯ層は一般に、側壁スペーサの形成時にソース／ドレイン領域３９２上で除去されるが、ソース／ドレイン領域上に残存するＯＮＯは無害である。」（段落【００８１】）ことが記載されているが、上記のような、「側壁スペーサ３９１および低濃度ドープされたソース／ドレイン領域３９０が存在」せず「高濃度ドープされたＮ＋ソース／ドレイン領域３９２のみ」を形成する「方法」においては、前記「ＯＮＯ層」が「除去」されるかどうかについて、引用例の明細書中に明示の記載は存在しない。
　
　　オ　しかしながら、「３−１　引用例の記載」の「ウ　図面の記載」で指摘したように、引用例の図２１には、ソース／ドレイン領域には、高濃度ドープされたｎ＋の領域４２２だけが形成されていること、ワード線ＷＬと、その両側の側壁スペーサ３９１の下の部分にのみに、ＯＮＯ層３７８が存在すること、が記載されている。
　すなわち、引用例には、「側壁スペーサ３９１および低濃度ドープされたソース／ドレイン領域３９０が存在」せず「高濃度ドープされたＮ＋ソース／ドレイン領域３９２のみ」を形成する「方法」においても、何らかのタイミングで、ソース／ドレイン領域上の「ＯＮＯ層」を「除去」していることが、示唆されている。
　
　　カ　ここで、メモリアレイの技術分野において、ＯＮＯ層の上にポリシリコン層か形成されている構造をエッチングするに際して、一連の前記エッチングにより、前記ポリシリコン層と前記ＯＮＯ層とを除去することは、以下に示す周知例１〜３に記載されるように、周知技術にすぎない。
　
　　キ　したがって、引用発明において、「前記ワード線ストライプ間の前記チャネルストライプの露出した部分にある前記チャネルストライプにソース／ドレイン領域を形成するステップ」を、引用例の段落【００８１】の記載の如く、「側壁スペーサ３９１および低濃度ドープされたソース／ドレイン領域３９０」を形成せず「高濃度ドープされたＮ＋ソース／ドレイン領域３９２のみ」を形成することで実現するとき、前記「ステップ」の前に実施する「前記ゲート材料層をエッチングして、前記複数のチャネルストライプと交差する前記複数のワード線ストライプを形成するステップ」において、ＯＮＯ層で形成される「電荷蓄積誘電体層」を、周知技術のように、ポリシリコンで形成される「ゲート材料層」とともに「エッチング」して除去することにより、「前記複数のチャネルストライプと交差する前記複数のワード線ストライプを形成する」ことは、当業者が適宜なし得たことと認められる。
　
　　ク　周知例１：特開平０６−２６８２３２号公報
　本願の優先権主張日前に日本国内において頒布された刊行物である、特開平０６−２６８２３２号公報には、「半導体装置」（発明の名称）に関して、図面とともに、次の記載がある。
・「【００１８】
【実施例】発明に係る半導体装置の一実施例を図に基づいて説明する。
トラップ型メモリ
制御層に高電圧を印加し、ＯＮＯ膜のＮ膜にホットエレクトロン電子をトラップさせる
・「【００３４】
上記のようにして形成されたＯＮＯ膜６上に第二ポリシリコン膜２５を形成する
第二ポリシリコン層をリアクティブイオンエッチング（ＲＩＥ）によってエッチバックし、制御ゲート４を形成した後、ＯＮＯ膜６をエッチングによって除去する。
　
　　ケ　周知例２：特開平１１−０２６７３１号公報
　本願の優先権主張日前に日本国内において頒布された刊行物である、特開平１１−０２６７３１号公報には、「不揮発性半導体記憶装置およびその製造方法」（発明の名称）に関して、図面とともに、次の記載がある。
・「【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記憶装置およびその製造方法に係わり、特にメモリセルトランジスタの積層ゲート構造およびその加工技術の改良に関する。」
・「【０１４７】次いで、図２４（Ａ）および（Ｂ）に示すように、図２３（Ａ）、（Ｂ）に示す構造の上に、
ＯＮＯ膜６、導電性ポリシリコン膜１７を順次形成する。
【０１４８】次いで、図２５（Ａ）および（Ｂ）に示すように、領域“ＭＴＡ”の上をホトレジスト６３で覆う。次いで、
ホトレジスト６３をマスクに用いて、領域“ＳＴＡ”の上から、ポリシリコン膜１７およびＯＮＯ膜６を除去し
　
　　コ　周知例３：特開平１１−０３１７９９号公報
　本願の優先権主張日前に日本国内において頒布された刊行物である、特開平１１−０３１７９９号公報には、「不揮発性半導体記憶装置およびその製造方法」（発明の名称）に関して、図面とともに、次の記載がある。
・「【０００１】
【発明の属する技術分野】この発明は、ゲート絶縁膜、電荷蓄積層としての浮遊ゲート層、絶縁膜、制御ゲート層からなる二層ゲート構造を有する不揮発性半導体記憶装置およびその製造方法に関し、特にメモリセル部とその周辺回路部を含めたゲート絶縁膜及びゲート電極の構造に関するものである。」
・「【００３５】その後、図６に示すように、例えば、
ＳｉＯ
２
／Ｓｉ
３
Ｎ
４
／ＳｉＯ
２
からなる絶縁膜（ＯＮＯ膜）６を堆積する。次に、制御ゲート層となる第２ポリシリコン層７を堆積し、Ｎ型不純物をドーピングする。
【００３６】その後、図７に示すように、レジスト９を塗布しパターニングする。次に、異方性エッチングによりＳｉＮ膜８をエッチング加工した後（メモリセル部（ａ））、レジストを除去する。次に、図８に示すように、
ＳｉＮ膜８をマスクとして、異方性エッチングにより制御ゲート層（ポリシリコン層７）をエッチング加工した後、引き続き前記ＯＮＯ膜６をエッチング加工する。
　
６　小括
　以上のとおり、上記相違点に係る構成とすることは、当業者が容易に想到できたものである。
　
　したがって、本願発明は、引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
　
第４　結言 
　以上のとおり、本願発明は、引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
 　よって、結論のとおり審決する。