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　特願２００５−２７７００４「トレンチ拡散領域を有する金属酸化物半導体デバイスおよびその形成方法」拒絶査定不服審判事件〔平成１８年　４月１３日出願公開、特開２００６−１００８２４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１７年９月２６日（パリ条約による優先権主張２００４年９月２９日、アメリカ合衆国）の出願であって、平成２３年１１月１７日付けの拒絶理由通知に対して、平成２４年５月２１日に手続補正書及び意見書が提出されたが、同年６月１９日付けで拒絶査定がなされ、それに対して、同年１０月２５日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　本願の請求項１に係る発明（以下「本願発明」という。）は、平成２４年５月２１日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定される以下のとおりのものである。
　
「【請求項１】
　第１の伝導型の半導体層と、
　前記半導体層の上面に近接して前記半導体層中に形成された第２の伝導型の第１および第２のソース／ドレイン領域であって、前記第１および第２のソース／ドレイン領域のうちの少なくとも１つが前記第２の伝導型の材料で実質的に完全に構成される隆起したメサ構造を少なくとも１つ備え、互いに間隔を開けて配置されている第１および第２のソース／ドレイン領域と、
　前記半導体層の上に形成され、かつ前記半導体層から電気的に絶縁されている特定のトランジスタのゲートであって、前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に少なくとも部分的に配置されているゲートとを備える金属酸化物半導体デバイスであって、
　前記第１および第２のソース／ドレイン領域のうちの少なくとも特定の１つが、前記半導体層と前記特定のソース／ドレイン領域との間の接合の幅よりも実質的に大きな実効幅を有して形作られ、前記半導体層と前記特定のソース／ドレイン領域との間の接合に対応するキャパシタンスは、前記特定のソース／ドレイン領域の実効幅に比例しない、金属酸化物半導体デバイス。」
　
３．引用刊行物に記載された事項及び発明
（３−１）原査定の拒絶の理由に引用され、本願の優先権主張の日前である平成５年４月３０日に日本国内において頒布された特開平５−１１００８３号公報（以下「引用刊行物」という。）には、図１ないし９とともに、以下の事項が記載されている（なお、下線は、当審において付与したものである。以下、同じ。）。
　
「【００１０】
【実施例】以下、図面を参照し、この発明の実施例につき説明する。尚、図面はこの発明が理解できる程度に概略的に示してあるにすぎず、従ってこの発明を図示例に限定するものではない。
【００１１】
図１はこの発明の実施例の要部構成を概略的に示す切欠斜視図である。この実施例のＦＥＴ２８はＬＳＩに搭載されるＭＯＳＦＥＴであり、図１においてはその要部構成を示した。
【００１２】この実施例のＦＥＴ２８は下地３０と、ゲート酸化膜３２及びゲート電極３４と、ソース領域３６及びドレイン領域３８と、溝３９とを備える。
【００１３】
下地３０は第一導電型の半導体材料から成る下地例えばｐ型Ｓｉ基板であり、この下地３０上に、ＬＳＩに搭載されるＦＥＴ２８とこれ以外の電気回路素子とを分離するためのフィールド酸化膜４０を設ける。フィールド酸化膜４０は下地３０の素子形成領域４２を露出する窓を備え、この素子形成領域４２上に順次にゲート酸化膜３２及びゲート電極３４を設ける。そしてソース領域３６及びドレイン領域３８をゲート電極３４を挟むように配置して素子形成領域４２に設ける。ソース領域３６及びドレイン領域３８は、第一導電型とは反対の第二導電型の不純物例えばｎ型不純物を素子形成領域４２に添加して形成した領域である。
【００１４】
そして素子形成領域４２の少なくともゲート電極３４直下の領域に、ソース領域３６及びドレイン領域３８を結ぶ方向に延在させて溝３９を設ける。この実施例では、複数の溝３９をゲート電極３４の長さ方向に平行に延在させ、ゲート電極３４直下のみならずソース領域３６及びドレイン領域３８にも設ける。
【００１５】
次にこの実施例のＦＥＴ２８の製造方法につき一例を挙げて説明する。図２〜図９はこの実施例の製造工程の説明図である。
【００１６】この実施例のＦＥＴ２８を製造するに当たり、下地３０として第一導電型の下地例えばｐ型Ｓｉ基板を用意する。次いで図２（Ａ）及び（Ｂ）にも示すように、下地３０上にパッド酸化膜４４を形成する。パッド酸化膜４４は、例えば熱酸化法により形成したＳｉＯ2 膜であり、フィールド酸化膜４０形成時の応力緩和を目的として形成される。次いでパッド酸化膜４４上に、マスク形成用膜４６を積層する。マスク形成用膜４６は酸化されにくい材料から成り例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により形成したＳｉ3 Ｎ4 膜である。次いでマスク形成用膜４６上に、これのパターニングに用いるレジストパターン４８を形成する。レジストパターン４８を素子形成領域４２に対応する領域に、好ましくは素子形成領域４２よりも少し広くして形成する。
【００１７】次に図３（Ａ）にも示すように、レジストパターン４８をマスクとしてマスク形成用膜４６をパターニングし、パターニングしたマスク形成用膜４６から成るマスク５０を得る。この際、パッド酸化膜４４をパターニングせずにマスク形成用膜４６のみを選択的にパターニングする。次いでチャネルストッパ用の不純物例えばＢイオンを素子形成領域４２の周辺部の下地３０に選択的に添加する。図中、このイオンを添加した領域をばつ印を付して概略的に示した。
【００１８】次に図３（Ｂ）にも示すように、レジストパターン４８を除去し、然る後マスク５０を用いて選択的に下地３０を酸化し下地３０上にフィールド酸化膜４０を形成する。マスク５０は酸化されにくいので下地３０のマスク５０で覆われていない領域上に選択的に、フィールド酸化膜４０が形成される。
【００１９】
次に図４（Ａ）〜（Ｂ）にも示すように、マスク５０及びパッド酸化膜４４を除去し、フィールド酸化膜４０に窓５２を形成する。窓５２を介し素子形成領域４２の下地３０を露出させる。
【００２０】
次に図５（Ａ）〜（Ｂ）にも示すように、窓５２を介し露出する素子形成領域４２上に溝形成用のマスク５４を形成する。マスク５４はゲート長さ方向に延在するストライプ状の複数の窓５６を有する。素子形成領域４２の溝形成部分を窓５６を介し露出し残りの部分をマスク５４で覆う。然る後例えば従来周知のドライエッチング法により、素子形成領域４２の溝形成部分を選択的にエッチング除去し、素子形成領域４２に溝３９を形成する。溝３９を形成した後、マスク５４を除去する。
【００２１】図示例では、溝３９の配設個数を３個及び深さを平面的に見た場合のゲート幅の１／４の長さとしたが、これら配設個数及び深さは設計に応じて任意好適に変更することができる。溝３９の深さ及び又は配設個数を増減させることにより、実効的なゲート幅を増減させることができる。実効的なゲート幅を増加させるには素子形成領域４２の少なくともゲート電極直下に対応する領域（チャネル領域）に溝３９を設けてあればよいが、図示例では溝３９を素子形成領域４２のソース領域からドレイン領域まで延在させて設けた。ソース領域及び又はドレイン領域に溝３９を設けることにより、ソース領域及び又はドレイン領域と、対応する電極との間のコンタクト抵抗を低減できる。
【００２２】
次に図６（Ａ）〜（Ｂ）にも示すように、溝３９を設けた素子形成領域４２にゲート酸化膜形成用の酸化膜５８を形成する。
次いで素子形成領域４２のチャネル部分に対ししきい値電圧を制御するための不純物を例えばイオン注入法により添加する。この際、溝３９の底部のみならず側壁部分にも不純物を添加するため、下地３０の主平面（この例ではＳｉ基板の基板面）に対して垂直な方向からのみならず主平面に対して斜めの複数の方向から、溝３９側壁部分へ、不純物を入射させるのがよい。図中、この不純物を注入した領域を白抜き丸印を付して概略的に示した。
【００２３】次に図７（Ａ）〜（Ｂ）にも示すように、酸化膜５８上にゲート電極形成用の膜例えばポリシリコン膜６０を積層し、然る後ポリシリコン膜６０上にレジストマスク６２を形成する。マスク６２はポリシリコン膜６０のゲート電極形成部分を覆い残りの部分を露出する。
【００２４】次に図８（Ａ）〜（Ｂ）にも示すように、ポリシリコン膜６０のゲート電極形成部分を残存させ残りの部分をエッチング除去して、残存するポリシリコン膜６０から成るゲート電極３４を得ると共にフィールド酸化膜４０を露出させる。次いで酸化膜５８のゲート電極直下の部分を残存させ残りの部分をエッチング除去して、残存する酸化膜５８から成るゲート酸化膜３２を得ると共に素子形成領域４２のソース及びドレイン領域の溝３９を露出させる。次いでマスク６２を除去する。
【００２５】
次に図９（Ａ）〜（Ｂ）にも示すように、窓５２を介し露出する素子形成領域４２のソース領域３６及びドレイン領域３８に選択的に不純物例えばＡｓイオンを添加し、図１にも示すようにＦＥＴ２８の基本構造を完成する。不純物を添加する際には例えば、ゲート電極３４及びフィールド酸化膜４０をマスクとし、イオン注入法により不純物を添加する。しかも溝３９の底部のみならず側壁部分にも不純物を添加するため、下地３０の主平面（この例ではＳｉ基板の基板面）に対して垂直な方向からのみならず主平面に対して斜めの複数の方向から、溝３９側壁部分へ、不純物を入射させるのがよい。図９（Ｂ）中、不純物を添加したソース領域３６及びドレイン領域３８を点を付して示した。
【００２６】次に図示せずも、従来公知の方法により、ゲート電極３４、ソース領域３６及びドレイン領域３８上に中間絶縁膜を積層し、次いで中間絶縁膜にソース領域３６及びドレイン領域３８を露出するコンタクト穴を形成する。次いでコンタクト穴を介しソース領域３６及びドレイン領域３８と接続する配線電極を中間絶縁膜上に形成し、ＦＥＴ２８の配線を完了する。」
　
（３−２）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「ｐ型Ｓｉ基板から成る下地３０と、
　前記下地３０の素子形成領域４２上に順次に設けられたゲート酸化膜３２及びゲート電極３４と、
　前記ゲート電極３４を挟むように配置して前記素子形成領域４２に設けられたソース領域３６及びドレイン領域３８と、
　前記素子形成領域４２の前記ゲート電極３４直下の領域及び前記ソース領域３６及び前記ドレイン領域３８に、前記ソース領域３６及び前記ドレイン領域３８を結ぶ方向に延在させて設けられた複数の溝３９とを備え、
　前記ソース領域３６及び前記ドレイン領域３８は、前記ゲート電極３４をマスクとし、Ａｓイオンを前記下地３０の主平面に対して垂直な方向及び前記主平面に対して斜めの複数の方向から前記溝３９の側壁部分へ入射させることにより、前記溝３９の底部及び側壁部分にＡｓイオンを添加することにより形成された、ＭＯＳＦＥＴ。」
　
４．対比
（４−１）刊行物発明の「ｐ型Ｓｉ基板から成る下地３０」は、本願発明の「第１の伝導型の半導体層」に相当する。
　
（４−２）刊行物発明の「Ａｓイオンを添加することにより形成された」「ソース領域３６及びドレイン領域３８」は、本願発明の「第２の伝導型の第１および第２のソース／ドレイン領域」に相当する。そして、引用刊行物の図１から、刊行物発明の「ソース領域３６及びドレイン領域３８」が、「下地３０の素子形成領域４２」の上面に近接して該「下地３０の素子形成領域４２」中に形成されており、隣接する「溝３９」に挟まれた「ソース領域３６及びドレイン領域３８」の部分が、「Ａｓイオンを添加することにより形成された」材料で実質的に完全に構成される隆起したメサ構造となっていることは、明らかである。また、刊行物発明の「ソース領域３６及びドレイン領域３８」が、互いに間隔を開けて配置されていることも明らかである。
　
（４−３）刊行物発明の「ゲート電極３４」は、本願発明の「ゲート」に相当する。そして、刊行物発明の「ゲート電極３４」が、「下地３０」から電気的に絶縁され、「ソース領域３６及びドレイン領域３８」との間に配置されていることは明らかである。
　
（４−４）刊行物発明の「ＭＯＳＦＥＴ」は、本願発明の「金属酸化物半導体デバイス」に相当する。
　
（４−５）そうすると、本願発明と刊行物発明とは、
「第１の伝導型の半導体層と、
　前記半導体層の上面に近接して前記半導体層中に形成された第２の伝導型の第１および第２のソース／ドレイン領域であって、前記第１および第２のソース／ドレイン領域のうちの少なくとも１つが前記第２の伝導型の材料で実質的に完全に構成される隆起したメサ構造を少なくとも１つ備え、互いに間隔を開けて配置されている第１および第２のソース／ドレイン領域と、
　前記半導体層の上に形成され、かつ前記半導体層から電気的に絶縁されている特定のトランジスタのゲートであって、前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に少なくとも部分的に配置されているゲートとを備える金属酸化物半導体デバイス。」
である点で一致し、次の点で相違する。
　
（相違点）本願発明では、「前記第１および第２のソース／ドレイン領域のうちの少なくとも特定の１つが、前記半導体層と前記特定のソース／ドレイン領域との間の接合の幅よりも実質的に大きな実効幅を有して形作られ、前記半導体層と前記特定のソース／ドレイン領域との間の接合に対応するキャパシタンスは、前記特定のソース／ドレイン領域の実効幅に比例しない」のに対して、刊行物発明では、「ソース領域３６及びドレイン領域３８」と「下地３０の素子形成領域４２」に関して、そのような特定がなされていない点。
　
５．判断
（５−１）以下、上記相違点について、検討する。
  本願発明において、「第１および第２のソース／ドレイン領域」が有する「実効幅」とは、本願発明である「金属酸化物半導体デバイス」が有するチャネル領域を意味するものと認められるところ、刊行物発明の「前記ソース領域３６及び前記ドレイン領域３８は、前記ゲート電極３４をマスクとし、Ａｓイオンを前記下地３０の主平面に対して垂直な方向及び前記主平面に対して斜めの複数の方向から前記溝３９の側壁部分へ入射させることにより、前記溝３９の底部及び側壁部分にＡｓイオンを添加することにより形成された」という発明特定事項及び図１から、刊行物発明の「ＭＯＳＦＥＴ」のチャネル領域の実効幅は、「複数の溝３９」の側壁の深さ、底部の幅及び隣接する「溝３９」に挟まれた「ソース領域３６及びドレイン領域３８」の主表面の幅の合計となるものと認められる。一方、刊行物発明における「Ａｓイオンを添加することにより形成された」ｎ型の「ソース領域３６及びドレイン領域３８」と「ｐ型Ｓｉ基板から成る下地３０」との間の接合に対応するキャパシタンスは、「ソース領域３６及びドレイン領域３８」の全体にわたっての幅（すなわち、前記「複数の溝３９」の底部の幅及び隣接する「溝３９」に挟まれた「ソース領域３６及びドレイン領域３８」の主表面の幅の合計と等価）に「溝３９」の側壁の深さの２倍を加えた値に略比例するものと認められる。
　そうすると、刊行物発明において、「ＭＯＳＦＥＴ」のチャネル領域の実効幅は、「Ａｓイオンを添加することにより形成された」ｎ型の「ソース領域３６及びドレイン領域３８」と「ｐ型Ｓｉ基板から成る下地３０」との間の接合幅よりも大きいことは明らかであり、刊行物発明においても、本願発明のように、「前記第１および第２のソース／ドレイン領域のうちの少なくとも特定の１つが、前記半導体層と前記特定のソース／ドレイン領域との間の接合の幅よりも実質的に大きな実効幅を有して形作られ」た構成を有するものと認められる。
　また、「ソース領域３６及びドレイン領域３８」の全体にわたっての幅に「溝３９」の側壁の深さの２倍を加えた値に略比例する、「Ａｓイオンを添加することにより形成された」ｎ型の「ソース領域３６及びドレイン領域３８」と「ｐ型Ｓｉ基板から成る下地３０」との間の接合に対応するキャパシタンスが、「複数の溝３９」の側壁の深さ、底部の幅及び隣接する「溝３９」に挟まれた「ソース領域３６及びドレイン領域３８」の主表面の幅の合計である、「ＭＯＳＦＥＴ」のチャネル領域の実効幅に比例しないことも明らかであり、刊行物発明においても、本願発明のように「前記半導体層と前記特定のソース／ドレイン領域との間の接合に対応するキャパシタンスは、前記特定のソース／ドレイン領域の実効幅に比例しない」構成を有するものと認められる。
　したがって、上記相違点は、実質的なものでない。
　
（５−２）まとめ
　以上検討したとおり、本願発明と刊行物発明との相違点は、実質的なものでないので、本願発明は、引用刊行物に記載された発明であり、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　
６．請求人の主張について
　なお、請求人は、平成２４年１０月３１日になされた手続補正により補正された審判請求書の【請求の理由】（３）本願発明が特許されるべき理由　において、
「本願の請求項１は、「第１および第２のソース／ドレイン領域のうちの少なくとも１つが第２の伝導型の材料で実質的に完全に構成される隆起したメサ構造を少なくとも１つ備える」構成を具備する。そして、半導体層が第１の伝導型であって、第２の伝導型ではない、ということである。
　一方で、審査殿は、『引用文献２（審決注：本審決の引用刊行物）の図１及びその説明箇所における「溝３９」の間の「ソース領域３６」、「ドレイン領域３８」が、本願発明の「第２の伝導型の材料で実質的に完全に構成される隆起したメサ構造」に相当する』と指摘している。
　しかしながら、
引用文献２（特開平０５−１１００８３号公報）のソース領域３６及びドレイン領域３８は、第２の伝導型の材料で実質的に完全に構成されているわけではないことと考える。
　例えば、図５や段落［００２０］には、下地３０中に形成される溝３９が開示される。また、図６や段落［００２２］には、素子形成領域４２に形成される酸化膜５８、及び素子形成領域４２のチャネル部分に対し、しきい値電圧を制御するための不純物のイオン注入が開示される。
　
図６〜９に示されるように、引用文献２では、ソース領域３６及びドレイン領域３８は、第１の伝導型を有する下地３０から形成される。例えば、図７では、同図中のハッシュラインでも明らかなように、ソース領域３６及びドレイン領域３８のメサ構造の中間部分は下地３０で満たされる。同様に、図１においても、同図中のハッシュラインでも明らかなように、ソース領域３６及びドレイン領域３８のメサ構造は下地３０で満たされる。
　
引用文献２の段落［００２５］には、ソース領域３６及びドレイン領域３８には不純物が添加されることについて記載される。しかしながら、こうした不純物は、図９ａに示されるように、イオン注入によって溝３９の底部および側壁部分に添加される。
　すなわち、引用文献２におけるソース領域３６及びドレイン領域３８のメサ構造は、明らかに、本願の請求項１に記載される構成のような、第２の伝導型の材料で実質的に完全に構成されているわけではない。引用文献２には、図９に示されるように、単に、溝３９の底部および側壁部分への不純物添加が記載されているにすぎない。」（平成２４年１０月３１日に提出された手続補正書の１ページ下から７行〜２ページ１９行）と主張する。
　
　しかしながら、刊行物発明の「ソース領域３６及びドレイン領域３８」は、「Ａｓイオンを前記下地３０の主平面に対して垂直な方向及び前記主平面に対して斜めの複数の方向から前記溝３９の側壁部分へ入射させることにより、前記溝３９の底部及び側壁部分にＡｓイオンを添加することにより形成された」ものであり、「ｐ型Ｓｉ基板から成る下地３０」とは反対の導電型であることは明らかであり、また、段落【００２５】の「図９（Ｂ）中、不純物を添加したソース領域３６及びドレイン領域３８を点を付して示した。」との記載を参照すると、図１において、「点を付して示した」「ソース領域３６及びドレイン領域３８」のうち、隣接する「溝３９」に挟まれた「ソース領域３６及びドレイン領域３８」の部分が、「Ａｓイオンを添加することにより形成された」材料で実質的に完全に構成されていることは明らかである。
　また、引用刊行物の段落【００１５】の「図４〜図９それぞれの（Ａ）とはＦＥＴの製造途上においてゲート電極直下に対応する領域の素子形成領域及びその近傍部分の様子を、ゲート電極幅方向に沿って取った断面で概略的に示す断面図」という記載から、図９（Ａ）は、刊行物発明であるＭＯＳＦＥＴの「ソース領域３６及びドレイン領域３８」を示すものでないことは明らかである。
　よって、請求人の上記主張は、首肯できない。
　
７．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。