(57)【要約】基板バイアス電圧の増加に反比例して減少するチャネルリーク電流及び比例して増加する接合リーク電流を持つＭＯＳ回路が所望の回路動作を行うアクティブモードと、かかる回路動作を停止させるスタンバイモードとを有し、上記スタンバイモードのときに上記チャネルリーク電流と接合リーク電流からなる全体のリーク電流値が最も小さくなる領域となるよう基板バイアス回路により基板バイアス電圧を形成して上記ＭＯＳ回路に供給する。
2003094235.tif 000002
【特許請求の範囲】
【請求項１】
基板バイアス電圧の増加に反比例して減少するチャネルリーク電流及び比例して増加する接合リーク電流を持つＭＯＳ回路と、
上記ＭＯＳ回路に基板バイアス電圧を供給する基板バイアス回路と、
上記ＭＯＳ回路に対して所望の回路動作を行わせるアクティブモードと、かかる回路動作を停止させるスタンバイモードとを指示する制御信号とを受ける制御回路とを備え、
上記制御回路は、上記制御信号によりスタンバイモードが指示されたとき、上記チャネルリーク電流と接合リーク電流からなる全体のリーク電流値が最も小さくなる領域となるよう上記基板バイアス電圧の設定を行うことを特徴とする半導体集積回路装置。
【請求項２】
請求の範囲第１項において、
上記ＭＯＳ回路が所望の回路動作を行うアクティブモードにおいて、
上記基板バイアス回路は、上記回路動作に対応した基板バイアス電圧を出力するよう切り換えられるものであることを特徴とする半導体集積回路装置。
【請求項３】
請求の範囲第２項において、
上記スタンバイモードにおける上記基板バイアス電圧は、予め決められた基板バイアス電圧の範囲に納まるよう上記基板バイアス回路を制御することを特徴とする半導体集積回路装置。
【請求項４】
請求の範囲第３項において、
上記基板バアイス回路は、基板バイアス電圧が所定の範囲に納まるようなトリミング回路を有するものであることを特徴とする半導体集積回路装置。
【請求項５】
請求の範囲第２項において、
上記スタンバイモードにおける上記基板バイアス電圧は、上記リーク電流を検知し、かかる検知されたリーク電流値が最小になるよう上記基板バイアス回路を制御することにより設定されることを特徴とする半導体集積回路装置。
【請求項６】
請求の範囲第１項において、
上記ＭＯＳ回路は、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなるＣＭＯＳ回路により構成され、
上記制御回路及び基板バイアス回路は、上記ＰチャネルＭＯＳＦＥＴの上記全体のリーク電流値が最も小さくなる領域となり、ＮチャネルＭＯＳＦＥＴの上記全体のリーク電流が最も小さくなる領域となるように、それぞれ対応して設けられるものであることを特徴とする半導体集積回路装置。
【請求項７】
請求の範囲第２項において、
上記ＭＯＳ回路は、それが製造された結果として第１のしきい値電圧の範疇にはいるものと、上記第１のしきい値電圧よりも絶対値的に大きな第２のしきい値電圧の範疇にはいるもののいずれかに分けられ、
上記制御回路は、上記ＭＯＳ回路が第１のしきい値電圧の範疇にはいるものについてのみ上記動作が有効とされ、上記第２のしきい値電圧の範疇にはいるものについては上記動作が無効とされて、上記基板バイアス回路が上記アクティブモードと同じ基板バイアス電圧を出力することを特徴とする半導体集積回路装置。
【請求項８】
請求の範囲第２項において、
上記ＭＯＳ回路は、第１のしきい値電圧を持つように形成される第１回路と、上記第１のしきい値電圧よりも絶対値的に大きな第２のしきい値電圧を持つ第２回路とを含むことを特徴とする半導体集積回路装置。
【請求項９】
請求の範囲第８項において、
上記基板バイアス回路は、上記第１回路に対して相対的に深い基板バイアス電圧を供給する第１基板バイアス回路と、上記第２回路に対して相対的に浅い基板バイアス電圧を供給する第２基板バイアス回路を持つことを特徴とする半導体集積回路装置。
【請求項１０】
請求の範囲第８項において、
上記制御回路と基板バイアス回路は、上記第１回路に対応して設けられ、上記第２回路に対しては設けられないことを特徴とする半導体集積回路装置。
【請求項１１】
請求の範囲第１０項において、
上記スタンバイモードにおける上記基板バイアス電圧は、予め決められた基板バイアス電圧の範囲に納まるよう上記基板バイアス回路を制御することを特徴とする半導体集積回路装置。
【請求項１２】
請求の範囲第１１項において、
上記基板バイアス回路は、基板バイアス電圧が所定の範囲に納まるようなトリミング回路を有するものであることを特徴とする半導体集積回路装置。
【請求項１３】
請求の範囲第１０項において、
上記スタンバイモードにおける上記基板バイアス電圧は、上記リーク電流を検知し、かかる検知されたリーク電流値が最小になるよう上記基板バイアス回路を制御することにより設定されることを特徴とする半導体集積回路装置。
【請求項１４】
請求の範囲第８項において、
上記ＭＯＳ回路は、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなるＣＭＯＳ回路により構成され、
上記制御回路及び基板バイアス回路は、上記ＰチャネルＭＯＳＦＥＴの上記全体のリーク電流値が最も小さくなる領域となり、ＮチャネルＭＯＳＦＥＴの上記全体のリーク電流が最も小さくなる領域となるように、それぞれ対応して設けられるものであることを特徴とする半導体集積回路装置。
【請求項１５】
請求の範囲第１４項において、
上記スタンバイモードにおける上記基板バイアス電圧は、予め決められた基板バイアス電圧の範囲に納まるよう上記基板バイアス回路を制御することを特徴とする半導体集積回路装置。
【請求項１６】
請求の範囲第１５項において、
上記基板バアイス回路は、基板バイアス電圧が所定の範囲に納まるようなトリミング回路を有するものであることを特徴とする半導体集積回路装置。
【請求項１７】
請求の範囲第１４項において、
上記スタンバイモードにおける上記基板バイアス電圧は、上記リーク電流を検知し、かかる検知されたリーク電流値が最小になるよう上記基板バイアス回路を制御することにより設定されることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
技術分野
本発明は半導体集積回路装置に関し、例えばＭＯＳ集積回路でのスタンバイモードでの低消費電力技術に利用して有効な技術に関するものである。
背景技術
ＭＯＳ集積回路のような集積回路においては、電源電圧が印加された状態で動作停止状態とされる、いわゆるスタンバイモードが必要に応じて設定される。集積回路が読み出し書き込みメモリを含むような場合、スタンバイモードは、メモリデータを保持し続けさせる状態を含むときもある。スタンバイモードでは、集積回路に流れる電源電流が小さいことが望まれる。
スタイバイモードでのリーク電流を減少させる技術の例として、特開平１０−２４２８３９号公報がある。この公報では、高閾値のＭＯＳＦＥＴから構成した高閾値ＭＯＳ回路と低閾値のＭＯＳＦＥＴから構成した低閾値ＭＯＳ回路を有し、スタンバイ時に低閾値ＭＯＳ回路の基板バイアス制御、つまりは基板バイアス電圧を深くすることによりＭＯＳＦＥＴのリーク電流を減少させることが開示されている。
本願発明者等においては、ＬＳＩ（大規模集積回路）の評価において、ＭＯＳＦＥＴのオフ状態又はゲートオフ（スタンバイ）での電流特性を評価した結果、リーク電流を減少させるために上記公報に記載されているように、基板バイアス電圧を深くしても近年のようにより微細化されたＭＯＳＦＥＴではリーク電流が減少せず、目標とする電流範囲に納まらないことのあることを見い出した。
この原因を検討した結果、オフ状態であるべきＭＯＳＦＥＴに流れる電流、すなわちリーク電流は、そのドレイン・ソース間に流れるチャネルリーク電流と、ドレイン接合のような接合に流れる接合電流とからなるととらえることができること、及びチャネルリーク低減を目的として前記のように基板バイアスを深く印加すると、接合リーク電流が増加して上記チャネルリークの減少分を上回るようになる場合のあることを見い出した。特に、素子の微細化に伴い、そのソース，ドレインを成す半導体層が著しく薄い厚さとされるようになってきたＭＯＳＦＥＴにおいて、ソース，ドレイン半導体層に対する良好なコンタクト（低抵抗）を可能とするように、かかるソース，ドレイン半導体層の表面に金属シリサイド層を設けるような場合、上記接合リークが増大する傾向にあることも見い出した。
また、第１５図に示すように、基板バイアス電圧の印加をオフとした時においても、低閾値を持つようにしたＭＯＳＦＥＴ（以下、低Ｖｔｈ領域ＭＯＳと称する）のチャネルリーク電流Ｉ１に対し、高閾値を持つようにしたＭＯＳＦＥＴ（以下、高Ｖｔｈ領域ＭＯＳと称する）のチャネルリーク電流Ｉ２が大幅に小さいこと、及び第１６図に示すように、基板バイアス電圧の印加をオンとしたときには、接合リークの増大と、基板バイアス電圧を形成するために基板バイアス発生回路で消費する電流成分増加が加わることとなって、目標とするスタンバイ電流の低減が難しなることを見い出した。
この発明の目的は、上記のような問題を解決し、スタンバイ時の消費電流（リーク電流）を低減した半導体集積回路装置を提供することである。この発明の他の目的は、素子微細化や製造バラツキに対応してスタンバイ時の消費電流を低減した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。基板バイアス電圧の増加に反比例して減少するチャネルリーク電流及び比例して増加する接合リーク電流を持つＭＯＳ回路が所望の回路動作を行うアクティブモードと、かかる回路動作を停止させるスタンバイモードとを有し、上記スタンバイモードのときに上記チャネルリーク電流と接合リーク電流からなる全体のリーク電流値が最も小さくなる領域となるよう基板バイアス回路により基板バイアス電圧を形成して上記ＭＯＳ回路に供給する。
発明を実施するための最良の形態
この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
第１図には、この発明を説明するための基板バイアス電圧ＶＢＢとスタンバイ電流Ｉｓｂの関係を説明するための特性図が示されている。
一般に知られているように、ＭＯＳＦＥＴに基板バイアスをかけしきい値電圧Ｖｔｈをプラスにシフト（高Ｖｔｈ化）させるとチャネルリーク（サブスレツシュホールド電流）▲１▼は低減する。第１図は、その低減が１〜２桁以上に及ぶことを示している。これに対し、微細化したＭＯＳＦＥＴでは基板バイアスを深く印加するに従って、接合リークが増加する傾向を示す。この接合リークは従来から知られているドレイン・ソースのｐｎ接合リーク▲２▼とともに、、微細化に伴うソース、ドレインのコンタクト部での抵抗を減少させるような目的で、ソース，ドレイン半導体層の表面に金属シリサイド膜を設けた場合、かかる膜部分から基板に流れるリーク電流▲３▼もある。チャネルリークが支配的と見做されてきた経験則的予想とは裏腹に、近年のより微細化されたＭＯＳＦＥＴにおいて観測される接合リークは、無視し得ないほど大きくなってくることが判明した。
また、図示しないが、複数のコア（回路機能ブロック）を持つＬＳＩでは、コア系回路（内部回路）の電源に降圧した内部電圧Ｖｄｄを設定し、入出力インタフェース回路の高電圧系には外部端子から供給される電源電圧ＶＣＣを設定し、基板バイアス電圧は後者の高電圧系電源電圧ＶＣＣによって動作される基板バイアス発生回路から発生させることもある。そのような場合、この高電圧ＶＣＣに流れる電流としては、基板バイアス発生回路に流れる量も加味しなければならない。この電流成分は基板バイアスを高くするのに比例して増加する。結果として、接合リーク▲２▼＋▲３▼及び上記と基板発生回路で消費した電力（＝電圧×電流積）量は、基板バイアス効果により低減した電力、つまりは▲１▼の減少分より多いこととなる。
上記のようにＬＳＩのスタンバイ電流は基板バイアスＶＢＢを横軸にするとチャネルリーク▲１▼はバイアス電圧ＶＢＢの増加に比例して減少し、接合リーク▲２▼＋▲３▼は反比例する。上記両者のリーク電流▲１▼と▲２▼＋▲３▼は、基板バイアス電圧ＶＢＢに対してスタンバイ電流が最小となる交差ポイントＡ点，Ｂ点があるので、スタンバイ時はそのポイントで基板バイアスを印加動作させる。
また、前記のように入出力インターフェイス回路等の高電圧系を構成する相対的に高いしきい値電圧を持つＭＯＳＦＥＴと、前記コア系回路（内部回路）を構成する相対的に低いしきい値電圧とを持つ２種類のＭＯＳＦＥＴによりＭＯＳ回路が構成される場合、しきい値電圧Ｖｔｈが低いＭＯＳデバイス（低Ｖｔｈ）では基板バイアスを印加しないオフ状態ではチャネルリークが大きいので、基板バイアスをオンしてチャネルリークを低減する。その際、基板バイアスオンで接合電圧が大となり、結果として接合リークの増加と基板バイアス発生回路で消費する電流は増加するが、スタンバイ電流は基板バイアスを印加しない時より、約１桁以上低減する。
高ＶｔｈのＭＯＳデバイスは基板バイアスを印加しないオフ状態のチャネルリークが小さいので、低ＶｔｈのＭＯＳＦＥＴと同じ基板バイアス電圧を供給したのでは、Ａ点のように接合リークと基板バイアス発生回路で消費する電流の和が、チャネルリークの低減を図る分より多くなる。そこで、上記低ＶｔｈのＭＯＳＦＥＴに向けた基板バイアス電圧発生回路とは別に、高ＶｔｈのＭＯＳＦＥＴに向けた基板バイアス電圧発生回路を設けて、基板バイアス電圧値をＢ点のように浅くして、かかる高ＶｔｈのＭＯＳＦＥＴのチャネルリークを減らし、かつ接合電圧が低くなることで基板バイアス発生回路と接合リーク成分も少ないレベルとなるように最適バイアスを印加する。
上記のように高Ｖｔｈと低ＶｔｈのようなマルチＶｔｈ仕様もしくはシングルＶｔｈ仕様のＬＳＩにおいて、スタンバイモードのときに、高ＶｔｈのＬＳＩはＰチャネルＭＯＳＦＥＴが形成されるｎ型ウェル基板に電源電圧Ｖｄｄ近傍値、ＮチャネルＭＯＳＦＥＴが形成されるｐ型ウェル基板に接地電圧Ｖｓｓ近傍値を印加する。また、低ＶｔｈのＬＳＩはＰチャネルＭＯＳＦＥＴが形成されるｎ型ウェル基板にＶｄｄより高い電圧を、またＮチャネルＭＯＳＦＥＴが形成されるｐ型ウェル基板にＶｓｓより低い負電圧を印加する。
本願において、用語「ＭＯＳ」は、本来はメタル・オキサイド・セミコンダクタ構成を簡略的に呼称するようになったものと理解される。しかし、近年の一般的呼称でのＭＯＳは、半導体装置の本質部分のうちのメタルをポリシリコンのような金属でない電気導電体に換えたり、オキサイドを他の絶縁体に換えたりするものもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳに付いての捉え方の変化に応じた広い技術的意味合いを持つと理解されるようになってきている。ＭＯＳＦＥＴもまた同様に狭い意味で理解されているのではなく、実質上は絶縁ゲート電界効果トランジスタとして捉えられるような広義の構成をも含めての意味となってきている。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は一般的呼称に習っている。
第２図には、この発明に用いられるＮチャネルＭＯＳＦＥＴの一実施例の概略素子構造断面図が示されている。同図には、素子の構造と、リーク電流が発生する箇所も合わせて示されている。ＮチャネルＭＯＳＦＥＴは、ｐ型ウェルに形成されたｎ＋型拡散層からなるソース，ドレイン領域と、上記ソース，ドレイン領域を跨ぐようにゲート絶縁膜を介してゲート電極が形成される。上記ｐ型ウェルには、ｐ＋型拡散層からなるコンタクト部を介して基板バイアス電圧（−Ｖｂｂ）が居される。
特に制限されないが、素子の微細化によるソース，ドレイン、ウェル及びゲートの各電極とのコンタクトを良好にするために、上記各拡散層の表面及びポリシリコンゲート電極上には金属シリサイド膜が設けられる。
このような構造のＭＯＳＦＥＴにおいて、上記スタンバイ（リーク）電流はチャネルリーク（サブスレッシュホールド）▲１▼、接合リーク（ｐｎ接合リーク▲２▼＋金属シリサイド膜リーク▲３▼）からなる。
第３図には、この発明に用いられるＭＯＳＦＥＴにおける金属シリサイド膜リークを説明するための模式図が示されている。第３図において、分離層ＳＧＩ／拡散層Ｌ境界、つまり、○で示したようにゲート電極とソース，ドレイン拡散層が接する部分のうち、拡散層Ｌの両端部では金属シリサイド膜が中央部より深くまで達してしまうことが観測された。この結果、かかる金属シリサイド膜がｐｎ接合を比較的高抵抗で抵抗短絡してしまうこととなり、かかる部分での発生する電流が上記金属シリサイド膜リート▲３▼を発生させてしまい、基板との間リーク電流とみなされる。以下では金属シリサイド膜リークも接合リークとして扱うこととする。
低ＶｔｈのＭＯＳＦＥＴのスタンバイ電流は基板バイアスオフ状態でチャネルリークが支配的であり、基板バイアスオン状態では基板バイアスが増加することでＶｔｈが高くなり、チャネルリークは減少する。しかし基板バイアスを高くすることで接合リークも増大する。結果、基板バイアスが所定値（第１図Ａ点）以上に深く印加されると基板バイアスオンと基板バイアスオフ時の電流関係は逆転する様になる。従つて、スタンバイモードでは、チャネルリークと接合リークの和が最小である所定値（同図Ａ点）近傍に設定する。
前記第１図に示したように、高Ｖｔｈ−ＭＯＳＦＥＴのスタンバイ電流はチャネルリーク▲１▼は相当低く、基板バイアスが印加され高くなると、接合リーク▲２▼＋▲３▼が増加し支配的となる。従つて、チャネルリーク▲１▼と接合リーク▲２▼＋▲３▼の和が最小である、前記Ａ点とは異なる所定値（同図Ｂ点）近傍に設定する。
なお、接合リーク（ｐｎ接合リーク▲２▼＋金属シリサイド膜リーク▲３▼）の増加の傾き、初期値などはプロセスにより異なり、それぞれがプロセスの成熟とともに異なることは言うまでもないので、第１図のＡ点、Ｂ点にはスタンバイ電流が最小に近づく最適なバイアス印加を与える。
第４図には、この発明が適用される半導体集積回路装置の一実施例の構成図が示されている。同図には、そのうちの一部を拡大した素子パターンも合わせて示されている。第５図には、上記拡大した素子パターンに対応した概略素子構造断面図が示されている。
例えば、通信機器等携帯用途ではＣＭＯＳデバイスは、高速かつ低消費電力化を求められている。ＣＰＵ等でも高速に動作するクリテイカルパス部と比較的ゆっくり動作するデータ設定部もしくは入出力インターフェースＩＯ部等に分けられる。これに応じて、この実施例の半導体集積回路装置（ＬＳＩ）では、上記のような高速回路に向けて低ＶｔｈのＭＯＳＦＥＴを用いて構成し、その他の回路、つまり入出力インターフェイスや低速回路に向けて高ＶｔｈのＭＯＳＦＥＴを用いて構成される。
同図において、低Ｖｔｈ領域は、低Ｖｔｈが形成される回路領域であり、高Ｖｔｈ領域は、高Ｖｔｈが形成される回路領域である。
上記半導体集積回路装置がＣＭＯＳ回路で構成される場合、つまり、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとで回路が構成される場合、低Ｖｔｈ領域は、低ＶｔｈのＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴで構成され、高Ｖｔｈ領域は、高ＶｔｈのＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴで構成される。この実施例のＬＳＩは、上記のように高Ｖｔｈと低ＶｔｈのようにＶｔｈを２種以上備えたマルチＶｔｈ仕様とされる。
この実施例では、低Ｖｔｈ領域と高Ｖｔｈ領域のそれぞれに形成されるＣＭＯＳ回路の例として、ＣＭＯＳインバータ回路の素子パターンが代表として拡大部分として示され、第５図にはその素子構造断面図が示されている。
上記第４図の上記拡大部分及び第５図において、低Ｖｔｈ領域と高Ｖｔｈ領域のそれぞれにおいて、上記インバータ回路を構成するＰチャネルＭＯＳＦＥＴ（ｐＭＯＳ）はｎウェルに形成され、ＮチャネルＭＯＳＦＥＴ（ｎＭＯＳ）はｐウェルに形成される。
この実施例では、スタンバイモードでのリーク電流を低減させるために、低Ｖｔｈ領域のＰチャネルＭＯＳＦＥＴ（ｐＭＯＳ）が形成されるｎウェルには、基板バイアス電圧ＶＢＰ１が供給され、ＮチャネルＭＯＳＦＥＴ（ｎＭＯＳ）が形成されるｐウェルには、基板バイアス電圧ＶＢＮ１が供給される。基板バイアス回路ＶＢＰ１−Ｇと、ＶＢＮ１−Ｇは、半導体集積回路装置ＬＳＩがスタンバイモードにされたときに動作状態となり、上記基板バイアス電圧ＶＢＰ１とＶＢＮ１を発生させる。
特に制限されないが、基板バイアス電圧ＶＢＰ１とＶＢＮ１のそれぞれは、発振回路とチャージポンプ回路及びレベル判定回路からなり、上記電圧ＶＢＰ１とＶＢＮ１とが、前記Ａ点に対応した電圧となるように動作する。
この実施例では、高Ｖｔｈ領域のＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴでのリーク電流が、基板バイアス電圧を零、つまりはウェルとソースとを同電位としても小さく、前記のようなＢ点のような浅いバイアス電圧を供給した場合での減少量が、低Ｖｔｈ領域における上記バイアス電圧ＶＢＰ１，ＶＢＮ１を印加した場合の減少量に比べて、極く小さいことから、ＰチャネルＭＯＳＦＥＴ（ｐＭＯＳ）が形成されるｎウェルは、そのソースと短絡されて動作電圧Ｖｄｄが固定的に与えられ、ＮチャネルＭＯＳＦＥＴ（ｎＭＯＳ）が形成されるｐウェルは、そのソースと短絡されて接地電位Ｖｓｓが固定的に与えられる。このような構成とした場合、前記第１６図の特性図を持つＬＳＩにおいては、低Ｖｔｈ領域総消費電力を最小点に設定しつつ、高Ｖｔｈ領域総消費電力も最小点に設定することが可能となる。
上記のようなマルチＶｔｈ仕様のＬＳＩにおいて、高Ｖｔｈ領域のＰチャネルＭＯＳＦＥＴのｎ型ウェル基板の電圧をＶｄｄ近傍として、ＮチャネルＭＯＳＦＥＴのｐ型ウェル基板の電圧をＶｓｓ近傍に設定する。同図ではｎ型ウェル＝Ｖｄｄ、ｐ型ウェル＝０Ｖとして固定値を与えている。
この理由は、上記にも述べたように、高ＶｔｈのＭＯＳＦＥＴはスタンバイ時のチャネルリーク▲１▼が小さいので、接合リーク▲２▼，▲３▼のリークと基板バイアス発生回路で消費する電流成分の総和を考慮し、基板バイアスを印加しないこととする。この結果、スタンバイ電流は接合リークの低減分もしくは基板バイアス発生回路を停止した分低減できる。
これに対して、低Ｖｔｈ領域では、ＰチャネルＭＯＳＦＥＴのｎ型ウェル基板電圧をＶｄｄより高く、ＮチャネルＭＯＳＦＥＴのｐ型ウェル基板電圧をＶｓｓより低く、リーク電流が最小となるそれぞれの最適な基板バイアスを印加する。同図ではｎ型ウェル＞Ｖｄｄ、ｎ型ウェル＜Ｖｓｓ（＝０Ｖ）として基板バイアスオン時に供給する。
この理由は、上記にも述べたように低ＶｔｈのＭＯＳＦＥＴは、スタンバイ時のチャネルリークが大きいので、基板バイアス効果によるチャネルリークの低減量は、接合リークの増加量と、基板バイアス発生回路で消費される電流の総和を考慮した分より多いためである。その際、基板バイアスは接合電圧に比例して増加する接合リークを考慮して、トータルスタンバイ電流（▲１▼＋▲２▼＋▲３▼）の最小点（Ａ点）近傍に設定する。以上により、マルチＶｔｈのＬＳＩのトータルスタンバイ電流の低減を図る。
この発明は、Ｖｔｈが一種類に形成されるシングルＶｔｈ仕様のＬＳＩにも適用することができる。つまり、ＭＯＳＦＥＴは、その製造ばらつきが比較的大きく、製造された結果の相対的に大きなしきい値電圧Ｖｔｈを持つ場合、相対的に小さなしきい値電圧とを持つ場合に分けることができる。このように製造ばらつきによる上記特性を踏まえウェハ製造時のＶｔｈ出来高で何れかに判定する。
例えば、低ＶｔｈとなったＬＳＩは基板バイアス回路を活性化、最適バイアス値を印加する。また高ＶｔｈとなったＬＳＩは基板バイアス回路の活性を停止させるか、基板バイアスを浅く印加する。
第６図には、この発明を説明するためのＭＯＳＦＥＴのしきい値電圧とスタンバイ電流との関係を説明する特性図が示されている。上記スタンバイ電流としきい値電圧との関係は、周囲温度が高温ＲＴＨ及び室温ＲＴＬにおいても傾向は同様である。
例えば高温ＲＴＨ（＝８５℃）のスタンバイ電流は、室温ＲＴＬ（＝２５℃と比較して、基板バイアスオフ時は約１桁、また基板バイアスオンで２倍程度大きくなる。そこで、このスタンバイ電流を、温度によって下記のように制御する。
同図ではスタンバイ電流に低減効果がある基板バイアスオフと基板バイアスオンのモード切り換えポイントは、高温ＲＴＨの場合、基板バイアスオンがＡ領域、基板バイアスオフがＢ領域である。そして室温ＲＴＬの場合、基板バイアスオンがＣ領域、基板バイアスオフがＤ領域となる。
例えば第６図のＬＳＩの例では、電流ワーストが高温ＲＴＨ側なので、モードの切り換えポイントをＶｔｈ＝０．１５Ｖに設定する。また温度をモニタして切り替えポイントを可変する場合は、上記高温ＲＴＨに加えて例えば室温ＲＴＬのポイントをＶｔｈ＝０．１Ｖに設定する。
以上、基板バイアスの設定が可能なＬＳＩにおいては、スタンバイ電流を基板バイアスの印加有り／無しに制御すること、基板バイアスの深さを適切に制御することで最小にできる。さらに、上記温度をモニタし基板バイアスオフと基板バイアスオンを切り換えることによって、スタンバイ電流はさらに最適化できる。
高温領域において、現設定が基板バイアスオフの時、基板バイアスオンへ移行する。この結果、基板バイアス印加で基板バイアスオン電流は基板バイアスオフ電流より小となり、最小なスタンバイ電流状態となる。
室温領域において、現設定が基板バイアスオフであっても基板バイアスオフを維持する。この結果、基板バイアスは印加無しであるため基板バイアスオフ電流は基板バイアスオン電流より小となり、最小なスタンバイ電流状態となる。
シングルＶｔｈ仕様のＬＳＩにおいて、ＭＯＳ等デバイス状況を検査するＷ（ウェハ）検結果に基づき、基板バイアスを印加するＬＳＩと印加しないＬＳＩを判断する。この結果は、フラッシュメモリ、電気的書き込み可能なＥＰＲＯＭもしくはレーザヒューズ等を使い、下記のように書き込み設定する。
例えば、設定値を以下とする。高ＶｔｈとなったＬＳＩでは、プログラム素子として用いる例えばフラッシュメモリの書き込み情報“１”→スタンバイ時に基板バイアス電圧をオフとする。低ＶｔｈとなったＬＳＩでは、上記同様なプログラム素子の書き込み情報“０”→スタンバイ時に基板バイアス電圧をオンとする。
基板バイアス発生回路は、上記プログラム素子に記憶された情報に基づき、高Ｖｔｈ時はｎ型ウェル基板をＶｄｄ、ｐ型ウェル基板をＶｓｓに固定する出力電圧を形成する。低Ｖｔｈ時はｎ型ウェル基板にＶｄｄより高い電圧、ｐ型ウェル基板にＶｓｓより低い電圧を印加するように切り替えられる回路構成とする。マルチＶｔｈ仕様のＬＳＩの場合は、同様な方法によって高Ｖｔｈ、低ＶｔｈはのＭＯＳ領域に対して、それぞれの基板バイアス電圧を設定すれば良い。
基板バイアスＶＢＢのオン／オフ制御はスタンドバイ電流が低レベルとなるよう、所定の固定値としてデジタル制御的に供給しても良く、また実力のＶｔｈ値のモニタや、温度モニタを元に基板バイアスの深さを可変制御しても良い。高Ｖｔｈでは基板バイアス発生回路の機能を停止させ、基板バイアスで消費する電流のカットする。シングルＶｔｈもしくはマルチＶｔｈ仕様のＬＳＩのスタンバイ電流低減に役立つ。上記において、基板バイアスの深さレベルを制御することでプロセス出来高によるスタンバイ電流値のばらつきを抑制できる。ウェハのプロセス出来高（例えばＶｔｈ）に基づき、ＬＳＩの基板バイアス電圧の印加機能の採用可否（活性有無）を設定実施する結果、スタンバイ電流を低減できる。
第７図には、基板バイアスを設定するためのデータ書き込み方法の一実施例のフローチャート図が示されている。この実施例では、ＭＯＳ等デバイスのＷ（ウェハ）検測定結果（Ｖｔｈ値）に基づき、基板バイアスＶＢＢ印加の有り無し、及びＶＢＢの深さのハイ側レベルもしくはロウ側レベル等を設定する例が示されていてる。
この実施例は、Ｗ（ウェハ）検もしくはＰ（プローブ）検フローの一部である。Ｗ検もしくはＰ検等でＶｔｈ値を判定して、例えばステップ（１）において、▲１▼Ｖｔｈ判定（１ビット）は、基板バイアスオン、ＦＬＡＧ＝１、基板バイアスオフ：ＦＬＡＧ＝０とする。▲２▼出力トリミングは、基板バイアス電圧ＶＢＢの深さレベル（ＶＢＰ１，ＶＢＮ１）のそれぞれに対応して、３ビット×２のデータにより抵抗値等のトリミングで設定する。
上記各ビットに対応したデータのプログラム素子は検査工程の中で実施ができるデバイスが望ましい。例えばフラッシュメモリではその良否を確認後、基板バイアス印加有もしくは無のデータ及びトリミングデータをそれぞれプログラムする。上記プログラム素子として、汎用品の３層ポリシリコン構成のものと違い、ロジックＬＳＩのプロセスに整合することを目的に通常のゲートである１層ポリシリコンのみを使用した単層ゲート構造のものを用い、２つのメモリセルを用いて並列接続して１ビットを記憶させ、いずれかに記憶不良があっても他方からの記憶情報を有効とするようにして信頼性を向上させる。
ステップ（２）では、プログラム素子のテストを実施してパスしたものを用いて、ステップ（３）により上記２セルに同じか書き込みデータを書き込む。ステップ（４）では、その書き込みデータの信頼性をさらに維持するためＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔ  Ｃｏｄｅ）機能を施した構造を持って使用する。つまり、書き込みデータの中に誤り検出と訂正を行うパリティビットを生成して、それを上記書き込みデータと対応させて書き込むようにするものである。
ステップ（５）では、ＥＣＣ機能のセット工程を経て、データを確認、スタンバイ電流を測定して仕様以内にあることを確認する。
例えば、このプログラム方法は前記第６図による設定では、データの書込みを下記のようにする。
2003094235.tif 000003
Ｖｔｈの測定値は例えばデータを２〜複数に分割して、バイナリ情報で書込む。前記第６図のようにＶｔｈ＝０．００Ｖ−０．２５Ｖの判定値を２分割した場合、
2003094235.tif 000004
基板バイアス出力値の印加レベルは、出力基準電圧を抵抗の分割等でトリミングする公知の技術で設定される。例えば、ＶＢＮ＝−１．５Ｖとすると０．２Ｖステップでは８値３ビット以上で表現し、またＶＢＰ＝３．０ＶとするとＶｄｄ＝１．５Ｖ以上のバイアスであるから同様に８値３ビットで表現できる。
第６図に基づき、スタンバイ電流低減に効果があるＶｔｈ範囲の領域例を次に示す。
2003094235.tif 000005
上記から、Ｖｔｈの実測値に基づき、また温度のモニタ結果で基板バイアス回路の動作を制御することで、常に低レベルなスタンバイ電流を確保できる。上記ではスタンバイ電流の傾向は室温ＲＴＬで定義しているが、さらに低い温度でも同様な傾向となることから温度を低温から高温の広範囲で制御する際は、この延長線上で考慮する。温度ワーストを定義するとＲＴＨ（例えば８５℃）で、スタンバイ電流を規定する場合は、例えばＶｔｈ実測値＝０．１５Ｖを基板バイアスオン／オフ切り換えポイントとする。以上の設定によって、基板バイアス回路の発振回路ＯＳＣの活性オン／オフもしくは起動のオン／オフを設定し、かつ最適な基板バイアス値を設定できる。
基板バイアス回路の起動と活性をフラツシュメモリ、ＥＰＲＯＭ等の電気的書き込み可能なプログラム素子で施することを説明したが、従来から既知の技術として存在するボンディング・オプション方式、レーザヒューズ等によって設定可能である。
本データのプログラムは、救済データ他（製品管理データ等他、製品ランク分類、チップ特性情報等々）と一緒に書き込むことが効率良い方法である。
第８図には、この発明にかかる基板バイアス発生回路の一実施例のブロック図が示されている。同図は基板バイアスをオン／オフに固定したモード固定型に向けられている。基板バイアス印加の有／無とバイアスレベルの設定等の制御データは、例えば上記第７のフローで予め書き込み、外部からの信号ＳＴもしくは内部のパワーオン信号ＰＯＮの起動で活性させ、基板バイアス電圧（ｐ型ウェルの基板バイアスＶＢＰ、ｎ型ウェルの基板バイアスＶＢＮ）の印加の有／無をモード選択内のスイッチ回路の“０”と“１”に対応して選択させる。
例えば、シングルＶｔｈのＬＳＩでは、上記基板バイアス電圧のオンもしくは基板バイアス電圧のオフの各モードに設定するためのスイッチ切り換えは、フラツシュメモリ等のプログラムでＷ（ウェハ）検査結果データ（Ｖｔｈの実測結果）に基づき、テスタ等から設定が指示される。
Ｖｔｈの実測結果が高Ｖｔｈ時は“１”にセットされ、ｎ型ウェル基板にＶＢＰ＝Ｖｄｄ、ｐ型ウェル基板にＶＢＮ＝Ｖｓｓ（０ｖ）を印加するようにされる。
Ｖｔｈの実測結果が低Ｖｔｈ時は“０”にセットされ、ｎ型ウェル基板にＶＢＰはＶｄｄより高い電圧に、ｐ型ウェル基板にＶＢＮはＶｓｓ（０ｖ）より低い電圧（負電圧）を印加するようにされる。このとき、各バイアス電圧は、最適なＶＢＮ、ＶＢＰ値に設定されることはもちろんである。つまり、出力レベルトリミング回路により各バイアス電圧ＶＢＰとＶＢＮがプロセスバラツキを補償するように最適に設定される。
高Ｖｔｈと低Ｖｔｈを有するマルチＶｔｈのＬＳＩでは、高Ｖｔｈ領域のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴのそれぞれに対して基板バイアスオンさせるときには、ＮチャネルＭＯＳＦＥＴに対しては例えば０Ｖ〜その近傍、ＰチャネルＭＯＳＦＥＴに対してはＶｄｄ〜その近傍として、低Ｖｔｈ領域のＮチャネルＭＯＳＦＥＴに対しては前記第１図のＡ点のようなバイアス電圧を供給し、同様にＰチャネルＭＯＳＦＥＴにも上記Ａ点に対応するようなバイアス電圧を供給する。つまり、スタンバイ電流が最小になるようなバイアス電圧を出力する。
この実施例では、上記のようなモード設定及びトリミングのための制御データの書き込みは、データＤ、制御信号Ｗ及びアドレスＡを入力し、外部からの起動で活性させる。基板バイアス印加有無とバイアスレベルの設定を、Ｖｔｈもしくは温度をモニタして自励制御しても良い。
第９図には、この発明にかかる基板バイアス発生回路の他の一実施例のブロック図が示されている。この実施例では、第８図で示したテスタ等によるモード選択に加えて、基板バイアス発生回路の動作を自動制御する機能が付加される。
この実施例では、温度センサ、しきい値センサ等のモニタからなり、また基板バイアスレベルの調整回路も備える。本実施例は基板バイアスオンもしくは基板バイアスオフの各動作モード設定が、発振回路ＯＳＣの活性オン／オフもしくは昇圧／負電圧回路の起動オン／オフが環境変化（温度、Ｖｔｈ等）をモニタした結果により、ＶＢＮ、ＶＢＰ値の出力レベルに関しても自動で切り換えられる。
例えばマルチＶｔｈ仕様のＬＳＩのスタンバイ電流は単体ＭＯＳ特性を基に、下記要領で制御する。スタンバイ動作のモード設定は下記１−３のモードをスクライブＴＥＧ等から得たロットのウェハ素性（ＭＯＳＦＥＴのＶｔｈ等）から設定する。
各Ｖｔｈの領域に対して
（１）基板バイアス印加有り（基板バイアスオンモード）
（２）基板バイアス印加無し（基板バイアスオフモード）
（３）基板バイアス印加有り／無しの切り替え（オンｏｒオフモード）
設定方法としては、ロット素性（主にＶｔｈ）、使用環境（温度）から予め（１）か（２）か（３）のいずれか任意に設定される。
設定条件をモニタ（Ｖｔｈ  ｏｒ温度Ｔａをセンス）して、基板バイアスＶＢＢ（ＶＢＰ，ＶＢＮ）の印加の有無とＶＢＢ（ＶＢＰ，ＶＢＮ）の深さのハイ側レベルもしくはロウ側レベルをトリミング回路によって設定する。このような設定に従い、最小のスタンバイ電流Ｉｓｂ値を維持できるようセルフで自動制御される。
システムのスタンバイ動作に関して、基板バイアスオンは基板バイアス電圧を深くしてＶｔｈを高くするモード、また基板バイアスオフは基板バイアスをかけないモードとする場合、所定の動作状態で設定値以上の電位（例えばＶｔｈ）もしくは電流（例えばリーク量）レベルを検出すると、基板バイアスオンもしくは基板バイアスオフの動作モードに遷移する。または所定値以下のレベルを検出すると逆に遷移する。
第１０図には、この発明に用いられる負電圧発生用のチャージポンプ回路の一実施例の回路図が示されている。この実施例では、特に制限されないが、ＰチャネルルＭＯＳＦＥＴＱ５９〜Ｑ６６を用いて構成される。これらのＰチャネル型ＭＯＳＦＥＴはｎ型ウェル領域に形成される。
ＭＯＳ容量を利用して形成されたキャパシタＣ１３とＭＯＳＦＥＴＱ６１及びＱ６３により負電圧ＶＢＢを発生させるポンピング回路の基本回路が構成される。キャパシタＣ１４とＭＯＳＦＥＴＱ６２及びＱ６４も同様な基本回路であるが、入力されるパルスＯＳＣとＯＳＣＢとが互いにそのアクティブレベルが重なり合うことの無い逆相関係にあり、入力パルスに対応して交互に動作して効率の良いチャージポンプ動作を行うようにされる。
ＭＯＳＦＥＴＱ６１とＱ６３は、基本的にはダイオード形態にされてもよいが、このようにすると、そのしきい値電圧分だけレベル損失が生じてしまう。パルス信号ＯＳＣのハイレベルが３．３Ｖのような低電圧であるときには、実質的に動作しなくなる。そこで、ＭＯＳＦＥＴＱ６１は、入力パルスＯＳＣがロウレベルのときにオン状態にされればよいことに着目し、入力パルスと同様なパルスを形成するインバータ回路Ｎ１０とキャパシタＣ１１及びスイッチＭＯＳＦＥＴＱ５９を設けて負電圧にされる制御電圧を形成する。これより、レベル損失なくキャパシタＣ１３の負電位を基板電圧ＶＢＢ側に伝えることができる。ＭＯＳＦＥＴＱ５９は他方の入力パルスＯＳＣＢによって負電圧を形成するときにオン状態にされ、キャパシタＣ１１のチャージアップを行う。キャパシタＣ１１は、上記ＭＯＳＦＥＴＱ６１の制御電圧を形成するに足る小さなサイズのキャパシタである。
ＭＯＳＦＥＴＱ６３は、バックゲート（チャネル部分）に他方の入力パルスＯＳＣＢを受ける駆動用インバータ回路Ｎ１３のハイレベルの出力信号を受けることによって早いタイミングでオフ状態にされ、基板電位の引き抜きを効率よくする。同様にＭＯＳＦＥＴＱ６１のバックゲートには、駆動用のインバータ回路Ｎ１２の出力信号が供給されることによって、キャパシタＣ１３をチャージアップするときＭＯＳＦＥＴＱ６１を早いタイミングでオフ状態にし、基板電位ＶＢＢのリークを最小にする。他方の入力パルスＯＳＣＢに対応したＭＯＳＦＥＴＱ６２のゲートに供給される制御電圧、ＭＯＳＦＥＴＱ６４とＱ６２のバックゲート電圧も同様な動作を行うようなインバータ回路Ｎ１３及びキャパシタＣ１４により形成れるパルス信号及び入力パルスＯＳＣに基づいて形成されるパルス信号が用いられる。
上記ＭＯＳＦＥＴＱ５９とＱ６３（Ｑ６０とＱ６４）ゲート電圧を早いタイミングで引き抜くＭＯＳＦＥＴＱ６５（Ｑ６６）が設けられる。このＭＯＳＦＥＴＱ６５（Ｑ６６）は、ゲートとドレインとが共通接続されてダイオード形態にされるとともに、バックゲートに自身の入力パルスＯＳＣ（ＯＳＣＢ）を受ける駆動用インバータ回路Ｎ１２（Ｎ１３）の出力信号が供給されることにより、ＭＯＳＦＥＴＱ６３（Ｑ６４）と相補的にスイッチ制御される。これにより、入力パルスＯＳＣ（ＯＳＣＢ）に応じて駆動用インバータ回路Ｎ１２（Ｎ１３）の出力信号がロウレベルに変化するときＭＯＳＦＥＴＱ６３（Ｑ６４）がオン状態からオフ状態に切り換わるのをを早くできるから、効率よく基板電位を負電位に引き抜くことができる。
第１１図には、前記チャージポンプ回路に供給される発振パルスを形成する発振回路の一実施例の回路図が示されている。この実施例では、ＣＭＯＳインバータ回路を構成するＰチャネル型ＭＯＳＦＥＴＱ６７とＮチャネル型ＭＯＳＦＥＴＱ７０に抵抗素子として作用するＰチャネル型ＭＯＳＦＥＴＱ６８とＮチャネル型ＭＯＳＦＥＴＱ６９をそれぞれ直列接続し、次段のＣＭＯＳインバータ回路の入力容量とともに時定数回路を構成して信号遅延を行わせる。これらのＣＭＯＳインバータ回路の奇数個（同図では５個）を縦列接続してリングオシレータを構成する。
これらのリングオシレータを間欠的に動作させるために、言い換えるならば、基板電圧ＶＢＢ（ＶＢＮ）が所望の負電圧（−１．０Ｖ程度）に到達したとき、発振回路の動作を停止して基板電圧ＶＢＢの安定化と低消費電力化を図るよう制御回路が設けられる。信号ＤＥＴＡは、次に説明するレベルセンサにより形成された信号であり、上記基板電圧ＶＢＢが所望の電位に到達したことを判定するとロウレベルにされる。この信号ＤＥＴＡのロウレベルにより、インバータ回路Ｎ１５とＮ１６を通した出力信号がロウレベルとなり、上記リングオシレータを構成する最終段のＣＭＯＳインバータ回路に設けられ、抵抗素子として作用するＮチャネル型ＭＯＳＦＥＴをオフ状態にさせるとともに、その出力端子に設けられたＰチャネル型ＭＯＳＦＥＴをオン状態にさせて、強制的に最終段出力をハイレベルに固定させる。そして、ゲート回路Ｇ１とＧ２の出力をハイレベルにし、ゲート回路Ｇ３の出力信号をロウレベルにして発振パルスＯＳＣをロウレベルに、発振パルスＯＳＣＢをハイレベルに固定させる。
信号ＶＢＯＳＣＳＷは、例えばダイナミック型メモリがスタンバイ状態にされたときにハイレベルにされる信号であり、この信号ＶＢＯＳＣＳＷのハイレベルにより、ゲート回路Ｇ１がゲートを閉じ、ゲート回路Ｇ２を開いて、上記リングオシレータで形成された比較的高い周波数に代えて上記ダイナミック型メモリに設けられる内蔵のセルフリフレッシュタイマー用の発振パルスＳＬＯＳＣを上記チャージポンプ回路に供給する発振パルスＯＳＣ、ＯＳＣＢとして用いる。このような低い周波数でのチャージポンプ回路の動作においても、上記信号ＤＥＴＡのロウレベルにより、ゲートＧ２がゲートを閉じるようにして発振パルスＯＳＣをロウレベルに、発振パルスＯＳＣＢをハイレベルに固定させるものである。
第１２図には、前記負電圧ＶＢＢ（ＶＢＮ）用のレベルセンサ回路の一実施例の回路図が示されている。定電圧ＶＲＥＦ０がゲート，ソース間に印加されたＮチャネル型ＭＯＳＦＥＴＱ７２により定電電流を形成して、それを基に電流ミラー回路により基準となる電流ｉ１を形成する。電流経路にＮチャネル型ＭＯＳＦＥＴを複数個直列接続して基板電圧ＶＢＢを供給する。上記複数個の直列ＭＯＳＦＥＴは、調整用の端子が設けられておりデバイスのプロセスバラツキの調整に用いられる。つまり、基板電圧ＶＢＢが前記のように−１．０Ｖのとき、かかる直列ＭＯＳＦＥＴに流れる電流ｉ２が上記電流ｉ１とバランスするようにトリミング調整される。ＭＯＳＦＥＴＱ７６のソース電位が接地電位ＶＳＳに一致するようにして、かかるＭＯＳＦＥＴＱ７６に流れる電流ｉ２と上記電流ｉ１とのバランス調整を行う。上記基準となる電流ｉ１の調整も可能とするためにＮチャネル型の電流ミラー回路にも２個のＭＯＳＦＥＴＱ７３とＱ７４が直列に接続され、選択的なソースとドレインの短絡、つまりは前記のようなトリミングによりミラー電流比も調整されるものである。
上記基板電圧ＶＢＢが上記設定電圧より絶対値的に小さいときには、ＭＯＳＦＥＴＱ７６のソース電位が接地電位より高くなって上記電流ｉ２＜ｉ１の関係となる。これにより、上記基準電流ｉ１を流すＰチャネル型ＭＯＳＦＥＴＱ７６と並列に設けられたＰチャネル型ＭＯＳＦＥＴＱ７７には電流が流れなく、上記電流ｉ１に対応した電流を流すＮチャネル型ＭＯＳＦＥＴＱ７８との電流差に対応して電圧ｖｓがロウレベルにされる。このロウレベルの信号ｖｓは、ＭＯＳＦＥＴＱ６８〜Ｑ７１からなるＣＭＯＳインバータ回路により増幅され、さらにインバータ回路とゲート回路Ｇ４を通してセンス出力ＤＥＴＡとして出力される。
上記センス出力ＤＥＴＡのハイレベルにより上記ＭＯＳＦＥＴＱ７８と並列形態に電流経路が形成されて上記信号ｖｓをよりロウレベル側に引き抜くように作用させている。基板電位ＶＢＢが所望の電圧より絶対値的に大きくなると、上記電流ｉ２＞ｉ１のように逆転し、かかる電流の差分がＰチャネル型ＭＯＳＦＥＴＱ７７に流れて上記電圧ｖｓをハイレベル側に持ち上げるように作用する。この電位ｖｓが上記ＣＭＯＳインバータ回路のロジックスレョシルドを超えて高くなると、センス出力ＤＥＴＡがロウレベルに変化し、それが帰還されて上記電圧ｖｓをロウレベル側に引き下げているＮチャネル型ＭＯＳＦＥＴがオフ状態にさせて急減に電圧ｖｓをハイレベルに立ち上げる。このような帰還回路により上記ＣＭＯＳインバータ回路によるレベル判定がヒステリシス特性を持つようにされる。このようなヒステリシス特性を持たせることにより、上記発振回路の間欠動作を安定的に制御するとともに、基板電圧ＶＢＢを設定値に対して安定的に設定することができる。
信号ＳＥＴＢは、電源投入直後に一時的にハイレベルにされる信号であり、この信号ＳＥＴＢのハイレベルにより上記センス出力ＤＥＴＡを強制的にハイレベルにして発振回路を起動させるものである。電圧ＶＳＮやＶＳＰは、上記電圧ｖｓのハイレベル／ロウレベルを判定するＣＭＯＳインバータ回路等のように低消費電流で動作させるためのバイアス電圧として用いられる。
第１３図には、この発明にかかる基板バイアス発生回路の更に他の一実施例のブロック図が示されている。同図は上記基板バイアスオンと基板バイアスオフモードの設定を、ＭＯＳＦＥＴのゲートオフ（スタンバイ）電流のモニタ結果で切り換える例である。リーク電流モニタ回路は基板バイアス印加の有りと無しのゲートオフ電流値結果次第で、基板バイアスオンモードにあっても基板バイアスオフモードに移行し、発振回路ＯＳＣ等を停止させ、基板バイアス電圧の発生レベルを抑制もしくは停止させる様に働く。基板バイアスオン時は出力レベルトリミング回路によって、スタンバイ電流値を最小となるように最適なバイアス値を与える。つまり、バイアス電圧ＶＢＰとＶＢＮに対応したＶｄｄリーク電流をモニタし、その結果により発振回路及び昇圧回路及び負電圧回路を動作させて、バイアス電圧ＶＢＰ、ＶＢＮを変化させて上記最小値になるように制御するものである。
第１４図は、第１３図の実施例に用いられるＶｄｄリーク電流モニタ回路の一実施例のブロック図が示されている。
スイッチＳＷ、キャパシタＣ及びリークモニタ用ＭＯＳＦＥＴＱＭと、キャパシタＣの保持電圧の判定を行うインバータ回路Ｎ１と、遅延回路ＤＬＹを用いてリーク電流に対応して発振動作を行うタイマー回路が構成される。キャパシタＣの電位ＶＣがインバータ回路Ｎ１のロジックスレッショルド電圧よりも低いときには、出力信号Ｓ１がハイレベルとなり、遅延回路ＤＬＹを通して信号Ｓ２をハイレベルとしてスイッチＳＷをオン状態にする。これにより、キャパシタＣには電源電圧ＶＤＤ（又はＶＣＣ）によりチャージアップがなされる。このチャージアップにより電圧ＶＣが上昇し、インバータ回路Ｎ１のロジックスレッショルド電圧を超えると、出力信号Ｓ１がハイレベルからロウレベルに変化し、遅延回路ＤＬＹにより信号Ｓ２が遅れてロウレベルとなり、上記スイッチＳＷをオフ状態にする。
このスイッチＳＷのオフ状態により、キャパシタＣの電圧ＶＣは、モニタ用のＮチャネル型ＭＯＳＦＥＴＱＭで発生するリーク電流によって低下する。この実施例では、モニタ用のＭＯＳＦＥＴＱＭを１つの素子として示されているが、半導体集積回路装置に形成される多数のＭＯＳＦＥＴを代表させるように、複数のＭＯＳＦＥＴの並列接続により構成される。これにより、プロセスバラツキに影響されない平均的なリーク電流のモニタを行うようにすることができる。
カウンタＣＮＴは、インバータ回路Ｎ１の出力信号Ｓ１がロウレベルの期間、所定の発振パルスの計数動作を行う。この計数結果は、信号Ｓ１がハイレベルに変化したときにレジスタＲＥＧに転送され、上記信号Ｓ１がロウレベルになるとカウンタＣＮＴにより次の周期の時間計測が行われる。
比較回路ＣＭＰは、カウンタＣＮＴによる計数値ＡとレジスタＲＥＧに保持された１サイクル前の計数結果Ｂとの大小比較を行う。Ａ＞Ｂになるまで、基板バイアス発生回路ＶＢＮ−Ｇを動作させて、基板バイアス電圧ＶＢＮを深くするように制御する。上記判定結果がＡ＞Ｂになると、前記第１図の特性の最小点を超えて基板バイアスが深くなったと判定して、基板バイアス電圧ＶＢＮ−Ｇの動作を停止させる。そして、このことをフリップフロップ等に記憶し、コンパレータの判定結果を反転させる。
上記のように判定結果がＡ＞Ｂになる特性は、第１図のＡ点（Ｂ点）よりも右側の特性であるので、Ｂ＞Ａにより基板バイアス電圧ＶＢＮ−Ｇの動作を停止し続ける必要があるからである。つまり、Ａ点を境にして左側のリーク特性では、Ｂ＞Ａの条件では基板バイアス電圧ＶＢＮ−Ｇの動作を行って基板バイアス電圧ＶＢＮを深くするようにし、Ａ点を境にして右側のリーク特性では、Ｂ＞Ａの条件では基板バイアス電圧ＶＢＮ−Ｇを停止して基板バイアス電圧ＶＢＮを浅くするように制御するものである。
チップ、ウェハまたは製品毎に、基板バイアスをオンモードとして使うか、オフモードとして使うかを予め設定する利点は、ＡＳＩＣで基板バイアスを掛けたくない製品がある場合、そしてＶｔｈの許容範囲が広い場合に有効となる。温度／プロセス（Ｖｔｈ）センサを設ける利点は、Ｖｔｈ等の実測値をウェハ検査／プローブ検査時に反映することが不要でもあるのでその設定に絡むテスト時間を削減できる。
この発明は、それが電池電圧により動作させられる場合には、スタンバイ電流の低減による電池寿命の延長が可能となる。それ故、ＰＤＡ、携帯電話、デジタルカメラ、ノートＰＣ内ＡＳＩＣを構成する各種半導体集積回路装置に有益なものとなる。
産業上の利用可能性
この発明は、スタンバイ時のリーク電流（直流電流）を低減できる半導体集積回路装置とし、例えば電池電圧により動作させられるＰＤＡ、携帯電話、デジタルカメラ、ノートＰＣ内ＡＳＩＣ等を代表とするようなリーク電流の低減を必要とする各種半導体集積回路装置に広く利用できる。
【図面の簡単な説明】
第１図は、この発明を説明するための基板バイアス電圧ＶＢＢとスタンバイ電流Ｉｓｂの関係を説明するための特性図であり、
第２図は、この発明に用いられるＮチャネルＭＯＳＦＥＴの一実施例を示す概略素子構造断面図であり、
第３図は、この発明に用いられるＭＯＳＦＥＴにおける金属シリサイド膜リークを説明するための模式図であり、
第４図は、この発明が適用される半導体集積回路装置の一実施例を示す構成図であり、
第５図は、第４図の拡大した素子パターンに対応した概略素子構造断面図であり、
第６図は、この発明を説明するためのＭＯＳＦＥＴのしきい値電圧とスタンバイ電流との関係を示す特性図であり、
第７図は、基板バイアスを設定するためのデータ書き込み方法の一実施例を示すフローチャート図であり、
第８図は、この発明にかかる基板バイアス発生回路の一実施例を示すブロック図であり、
第９図は、この発明にかかる基板バイアス発生回路の他の一実施例を示すブロック図であり、
第１０図は、この発明に用いられる負電圧発生用のチャージポンプ回路の一実施例を示す回路図であり、
第１１図は、第１０図のチャージポンプ回路に供給される発振パルスを形成する発振回路の一実施例を示す回路図であり、
第１２図は、第１０図の負電圧ＶＢＢ（ＶＢＮ）用のレベルセンサの一実施例を示す回路図であり、
第１３図は、この発明にかかる基板バイアス発生回路の更に他の一実施例を示すブロック図であり、
第１４図は、第１３図のＶｄｄリーク電流をモニタ回路の一実施例を示すブロック図であり、
第１５図は、この発明を説明するためのしきい値電圧とチャネルリーク電流の関係を説明するための特性図であり、
第１６図は、この発明を説明するための基板バイアス電圧と総電力との関係を説明するための特性図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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