【事件の表示】
　特願２００６−　５１０１７「半導体記憶装置」拒絶査定不服審判事件〔平成１９年　９月１３日出願公開，特開２００７−２３４０７３〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１ 手続の経緯
　本願は，平成１８年２月２７日の出願であって，平成２３年１０月１３日付けで手続補正がなされ，平成２４年４月５日付けで拒絶査定がされ，これに対して同年７月１０日に拒絶査定に対する審判請求がされるとともに，同日付けで手続補正がされ，その後同年９月１９日付けで審尋がされ，それに対して同年１１月２０日に回答書が提出されたものである。
　
２ 平成２４年７月１０日付けの手続補正について
　平成２４年７月１０日付けの手続補正（以下「本件補正」という。）は，補正前の明細書の段落【００２８】，【００３４】を補正し，補正後の明細書の段落【００２８】，【００３４】とするものであり，その内容は，本願の願書に最初に添付した明細書（以下，願書に最初に添付した明細書，願書に最初に添付した図面を，各々「当初明細書」，「当初図面」といい，願書に最初に添付した明細書，特許請求の範囲又は図面を「当初明細書等」という。）の段落【００２８】，【００３４】にそれぞれ記載されているから，当初明細書等に記載した事項の範囲内においてなされたものである。
　したがって，本件補正は特許法第１７条の２第３項に規定する要件を満たすものであり，適法になされたものである。
　
３　本願発明 
　本願の請求項１〜４に係る発明は，平成２４年７月１０日付けの手続補正により補正された明細書，特許請求の範囲及び図面の記載からみて，その特許請求の範囲１〜４に記載されている事項により特定されるとおりのものであり，そのうち請求項１及び３に係る発明は次のとおりである。 
　
「【請求項１】
互いに出力端子を相手入力端子に接続した第１および第２インバータと，
前記第１インバータの出力端子のビット線への接続を制御する第１選択トランジスタと，
前記第２インバータの出力端子のビット線への接続を制御する第２選択トランジスタと，
を備え，
　前記第１インバータは，電源に接続される第１負荷トランジスタと，前記第１負荷トランジスタを介して電源に接続されオンオフの状態が切り替わる第１駆動トランジスタとを有し，前記第１負荷トランジスタと第１駆動トランジスタとの共通端子が前記第１インバータの出力端子を構成し，前記第１負荷トランジスタのゲートと第１駆動トランジスタのゲートとを接続する接続端子が前記第１インバータの入力端子を構成し，
　前記第２インバータは，電源に接続される第２負荷トランジスタと，前記第２負荷トランジスタを介して電源に接続されオンオフの状態が切り替わる第２駆動トランジスタとを有し，前記第２負荷トランジスタと第２駆動トランジスタとの共通端子が前記第２インバータの出力端子を構成し，前記第２負荷トランジスタのゲートと第２駆動トランジスタのゲートとを接続する接続端子が前記第２インバータの入力端子を構成し，
　第１インバータがオンのときに第２インバータがオフとなり，第２インバータがオンのときに第１インバータがオフとなってメモリセルとして機能し，
　前記メモリセルへのデータ書き込み時には第１選択トランジスタおよび第２選択トランジスタがオンとなって第１インバータとともに第２インバータにデータが入力され，前記メモリセルからのデータ読み出し時には，第１選択トランジスタがオンとなって第１インバータからデータが読み出されるとともに第２選択トランジスタがオフにされ，
　前記第１選択トランジスタがオンの状態で出力可能な駆動電流量に対する，前記第１駆動トランジスタがオンの状態で出力可能な駆動電流量の比率が第１所定値より大きく，
　前記第２選択トランジスタがオンの状態で駆動可能な駆動電流量に対する，前記第２駆動トランジスタがオンの状態で駆動可能な駆動電流量の比率が第２所定値より小さく，
　前記第１所定値は，前記第２所定値よりも大きい，そのようなメモリセルを含む半導体記憶装置。
　　【請求項３】
　前記第１インバータに前記第１選択トランジスタが１個設けられている場合に，前記第１所定値は，略２である請求項１に記載の半導体記憶装置。」
　
　ここにおいて，請求項１を引用する請求項３に係る発明を，独立請求項形式で表記すると，次のとおりとなるものと認められる。
　
「互いに出力端子を相手入力端子に接続した第１および第２インバータと，
前記第１インバータの出力端子のビット線への接続を制御する第１選択トランジスタと，
前記第２インバータの出力端子のビット線への接続を制御する第２選択トランジスタと，
を備え，
　前記第１インバータは，電源に接続される第１負荷トランジスタと，前記第１負荷トランジスタを介して電源に接続されオンオフの状態が切り替わる第１駆動トランジスタとを有し，前記第１負荷トランジスタと第１駆動トランジスタとの共通端子が前記第１インバータの出力端子を構成し，前記第１負荷トランジスタのゲートと第１駆動トランジスタのゲートとを接続する接続端子が前記第１インバータの入力端子を構成し，
　前記第２インバータは，電源に接続される第２負荷トランジスタと，前記第２負荷トランジスタを介して電源に接続されオンオフの状態が切り替わる第２駆動トランジスタとを有し，前記第２負荷トランジスタと第２駆動トランジスタとの共通端子が前記第２インバータの出力端子を構成し，前記第２負荷トランジスタのゲートと第２駆動トランジスタのゲートとを接続する接続端子が前記第２インバータの入力端子を構成し，
　第１インバータがオンのときに第２インバータがオフとなり，第２インバータがオンのときに第１インバータがオフとなってメモリセルとして機能し，
　前記メモリセルへのデータ書き込み時には第１選択トランジスタおよび第２選択トランジスタがオンとなって第１インバータとともに第２インバータにデータが入力され，前記メモリセルからのデータ読み出し時には，第１選択トランジスタがオンとなって第１インバータからデータが読み出されるとともに第２選択トランジスタがオフにされ，
　前記第１選択トランジスタがオンの状態で出力可能な駆動電流量に対する，前記第１駆動トランジスタがオンの状態で出力可能な駆動電流量の比率が第１所定値より大きく，
　前記第２選択トランジスタがオンの状態で駆動可能な駆動電流量に対する，前記第２駆動トランジスタがオンの状態で駆動可能な駆動電流量の比率が第２所定値より小さく，
　前記第１所定値は，前記第２所定値よりも大きく，
　前記第１インバータに前記第１選択トランジスタが１個設けられている場合に，前記第１所定値は，略２である，
　そのようなメモリセルを含む半導体記憶装置。」
　（以下，請求項３に係る発明を「本願発明」という。）
　
４　引用例に記載された発明
（１）本願の出願前に日本国内において頒布され，原査定の根拠となった拒絶の理由において引用された特開平７−１５３２７３号公報（以下「引用例１」という。）には，「半導体集積回路装置」（発明の名称）に関して，図１〜４とともに以下の記載がある（なお，下線は当合議体にて付加したものである。）。
　
　ア「【０００５】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば，下記の通りである。すなわち，
入力と出力とが互いに交差接続されてなる一対のインバータ回路からなる情報保持部に対して，相補関係にある入出力ノードと相補データ線との間に，書き込み動作のときには両方ともオン状態にされ，読み出し動作のときには一方のみがオン状態にされる一対のトランスファＭＯＳＦＥＴを設けてなるメモリセルを用いてＲＡＭを構成する
【０００６】
【作用】
上記した手段によれば，書き込み動作のときには一対の相補データ線から入力される相補の書込み信号を用いることにより確実で高速書込みが可能となるとともに，読み出し動作のときには情報保持部が一方のトランスファゲートを介して一方のデータ線にしか接続されないから読み出し前のデータ線の電位による誤書込みを防止しつつ，読み出し信号を得ることができる
  
　イ「【００１８】
図１には
メモリアレイに設けられる２対の相補データ線Ｄ０，／Ｄ０及びＤ１，／Ｄ１と，２本のワード線Ｗ０，Ｗｎに対応された４個のメモリセルと，カラムスイッチ及びセンスアンプとライトアンプとが代表として例示的に示されている
【００１９】
メモリセルＭＣ００は，駆動用のインバータ回路ＤＮと帰還用のインバータ回路ＦＮの入力と出力とが交差接続されてなるラッチ回路と，このラッチ回路の相補関係にある一対の入出力ノードと相補データ線Ｄ０，／Ｄ０との間に設けられたトランスファＭＯＳＦＥＴＱ１とＱ２から構成される。上記メモリセルＭＣ００は，書込み動作のときには相補データ線Ｄ０，／Ｄ０から供給される相補関係の書込み信号が伝えられ，読み出し動作のときには駆動用のインバータ回路ＤＮの出力に対応した一方のデータ線／Ｄ０から読み出し信号が出力される。このため，データ線Ｄ０が書込み用にしか使用されないのでデータ線ＤＷのように表し，データ線／Ｄ０と書込み動作と読み出し動作の両方に使用されるのでデータ線ＤＷ＆Ｒのように表すことができる
【００２０】上記
トランスファＭＯＳＦＥＴＱ１とＱ２は，従来のメモリセルのように共通にワード線に接続されるものではなく，アンドゲート回路Ｇ２とＧ３を介して供給される選択信号ＣＷＡ，ＣＡにより，書込み動作のときには両方のＭＯＳＦＥＴＱ１とＱ２がオン状態にされ，読み出し動作のときにはＭＯＳＦＥＴＱ２のみがオン状態にされる
【００２１】上記メモリセルＭＣ００のトランスファＭＯＳＦＥＴＱ１に対応されたアンドゲート回路Ｇ２の入力には，ワード線Ｗ０の選択信号と相補データ線Ｄ０，／Ｄ０に対応されたカラム選択信号ＹＳ０と書込み制御信号Ｗとを受けるナンドゲート回路Ｇ１とインバータ回路Ｎ１を通した信号が供給される。トランスファＭＯＳＦＥＴＱ２に対応されたアンドゲート回路Ｇ３には，上記ワード線Ｗ０と上記カラム選択信号ＹＳ０が供給される。
【００２２】これにより，制御信号Ｗがハイレベルにされる書込み動作であって，ワード線Ｗ０とカラム選択信号ＹＳ０がハイレベルにされると，インバータ回路Ｎ１の出力信号のハイレベルとワード線Ｗ０のハイレベルによりアンドゲート回路Ｇ２の出力信号ＣＷＡがハイレベルになってトランスファＭＯＳＦＥＴＱ１をオン状態にし，上記カラム選択信号ＹＳ０のハイレベルとワード線Ｗ０のハイレベルによりアンドゲート回路Ｇ３の出力信号ＣＡがハイレベルになってトランスファＭＯＳＦＥＴＱ２をオン状態にする。この結果，
書込み動作のときには選択されたメモリセルＭＣ００における両トランスファＭＯＳＦＥＴＱ１とＱ２がオン状態にされる
【００２３】読み出し動作のときには制御信号Ｗがロウレベルにされる。このため，カラム選択信号ＹＳ０がハイレベルにされるにもかかわらず，インバータ回路Ｎ１の出力信号はロウレベルのままにされる。このため，ワード線Ｗ０がハイレベルにされてもアンドゲート回路Ｇ２の出力信号ＣＷＡはロウレベルのままとなってトランスファＭＯＳＦＥＴＱ１をオフ状態にする。そして，上記カラム選択信号ＹＳ０のハイレベルとワード線Ｗ０のハイレベルによりアンドゲート回路Ｇ３の出力信号ＣＡがハイレベルになってトランスファＭＯＳＦＥＴＱ２をオン状態にする。この結果，
読み出し動作のときには選択されたメモリセルＭＣ００の一対のトランスファＭＯＳＦＥＴＱ１とＱ２のうち，データ線／Ｄ０に対応したトランスファＭＯＳＦＥＴＱ２のみがオン状態にされる
【００２４】同じ相補データ線Ｄ０，／Ｄ０に接続される他のメモリセルＭＣ０ｎにおいては，ワード線Ｗｎが非選択のロウレベルにされるので，それに対応した一対のトランスファＭＯＳＦＥＴはオフ状態にされる。選択状態にされるワード線Ｗ０に接続され，非選択とされる相補データ線Ｄ１，／Ｄ１に接続されたメモリセルＭＣ１０では，カラム選択信号ＹＳ１が非選択レベルのロウレベルにされるので，上記同様に一対のトランスファＭＯＳＦＥＴはオフ状態にされる。そして，ワード線もカラム選択信号も非選択とされるメモリセルＭＣ１ｎ等でも，同様に一対のトランスファＭＯＳＦＥＴはオフ状態にされることはいうまでもない。
【００２５】上記
メモリセルＭＣ００は，読み出し動作のときにフローティング状態にされるデータ線／Ｄ０に残っているレベルにより誤書込みが行われてしまうのを防ぐために，上記のように相補データ線Ｄ０，／Ｄ０のうちの一方のデータ線／Ｄ０に情報保持部としてのラッチ回路の相補関係にある一方の入出力ノードにしか接続しないことの他，それに出力端子が接続される駆動用のインバータ回路ＤＮが，帰還用のインバータ回路ＦＮに対して出力インピーダンスが小さくなるようにされる。言い換えるならば，駆動用のインバータ回路ＤＮを構成するＭＯＳＦＥＴのサイズを大きく形成して，そのオン抵抗値が小さくなるようにされる
【００２６】これにより，
メモリセルＭＣ００の駆動用のインバータ回路ＤＮの出力信号がロウレベルになるような情報保持を行っており，データ線／Ｄ０が前の書込みサイクル等によりハイレベルが残っている状態でトランスファＭＯＳＦＥＴＱ２をオン状態にして読み出し動作を開始すると，上記データ線／Ｄ０のハイレベルが駆動用のインバータ回路ＤＮに含まれる図示しない複数のＭＯＳＦＥＴのうちでオン状態にされているＭＯＳＦＥＴと，上記トランスファＭＯＳＦＥＴＱ２とにより分圧された電圧が帰還用のインバータ回路ＦＮの入力に伝えられる。このとき，トランスファＭＯＳＦＥＴＱ２のオン抵抗に比べて，上記のように駆動用のインバータ回路ＤＮに含まれる上記所定のＭＯＳＦＥＴのオン抵抗が小さくされているので，上記帰還用のインバータ回路ＦＮの入力に伝えられる入力信号が帰還用インバータ回路ＦＮの論理しきい値を越えることはなく誤書込みが防止できる
【００２７】仮に，インバータ回路ＦＮの論理しきい値を一時的に越えることがあっても，情報保持のために必要な小さな駆動電流しか流さない帰還用のインバータ回路ＦＮが上記大きなＭＯＳＦＥＴからなる駆動用のインバータ回路ＤＮにおける大きなゲート容量に蓄えられたハイレベルの入力信号を引き抜くに必要な比較的長い時間の間に，上記駆動用のインバータ回路ＤＮの出力信号によりデータ線／Ｄ０の電位が比較的短い時間でロウレベルに引き抜かれて上記インバータ回路ＦＮの論理しきい値以下にしてしまう。このために，従来のようなプリチャージ期間を設けることなく，メモリセルの読み出しが行われるのでメモリサイクルの短縮化を図ることができる。」
　
　ウ「【００３９】図３には，メモリセルの一実施例の回路図が示されている。以下の説明において，回路図が複雑化されるのを防ぐために，ＭＯＳＦＥＴ等の回路素子に付された回路記号が，前記図１や図２のものと重複しているが，それぞれは別個の回路機能を持つものであると理解されたい。
【００４０】同図（Ａ）の回路では，Ｎチャンネル型の駆動ＭＯＳＦＥＴＱ１，Ｑ２と，そのドレインに設けられた負荷抵抗Ｒ１，Ｒ２からなるインバータ回路が用いられる。これらの
２つのインバータ回路の入力と出力とが互いに交差接続されてラッチ回路とされる。そして，相補関係にある一対の入出力ノードであるＭＯＳＦＥＴＱ１とＱ２のドレインと，相補のデータ線ＤＷ，ＤＷ＆Ｒと間には，Ｎチャンネル型のトランスファＭＯＳＦＥＴＱ５とＱ６が設けられ
【００４１】
メモリセルからの読み出し信号が伝えられるデータ線ＤＷ＆Ｒに，その出力ノードが接続されたＭＯＳＦＥＴＱ２は，駆動用のインバータ回路ＤＮを構成するものであり，帰還用のインバータ回路ＦＮを構成する他方ＭＯＳＦＥＴＱ１に比べて大きなサイズにされることによって，小さなオン抵抗を持つようにされる
ＭＯＳＦＥＴＱ２と抵抗Ｒ２からなるインバータ回路の出力インピーダンスは小さくされて，読み出し動作時にデータ線ＤＷ＆Ｒに残っている信号レベルの影響を受けなくされる
【００４２】同図（Ｂ）の回路では，上記抵抗Ｒ１とＲ２に代えて，Ｎチャンネル型ＭＯＳＦＥＴＱ３とＱ４が用いられる。これらのＭＯＳＦＥＴＱ３とＱ４を抵抗素子として作用させるために，そのゲートには電源電圧ＶＣＣが定常的に供給される。このようにＭＯＳＦＥＴＱ３とＱ４が抵抗素子として動作するものであり，他の構成は（Ａ）と同様である。」
　
　エ「【００４３】図４には，上記メモリセルの他の一実施例の回路図が示されている。  同図（Ａ）の回路では，上記抵抗素子として作用するＭＯＳＦＥＴＱ３とＱ４は，ディプレッション型のものが用いられる。これらのＭＯＳＦＥＴＱ３とＱ４は，そのゲートとソースとが接続されることによって定電流動作を行う。すなわち，この実施例のメモリセルに用いられるインバータ回路は，定電流源を負荷とするものとされる。このようにインバータ回路の負荷ＭＯＳＦＥＴが定電流源として動作するものであり，他の構成は図１のメモリセルと同様である。
【００４４】
同図（Ｂ）の回路では，インバータ回路は，Ｎチャンネル型ＭＯＳＦＥＴＱ１，Ｑ２とＰチャンネル型ＭＯＳＦＥＴＱ３，Ｑ４からなるＣＭＯＳインバータ回路とされる。すなわち，ＭＯＳＦＥＴＱ１とＱ３，Ｑ２とＱ４が直列形態に接続されるとともに，そのゲートが互いに共通化される。このような２つのＣＭＯＳインバータ回路の入力と出力とが前記同様に交差接続されてＣＭＯＳラッチ回路を構成するものであり他の構成は図１の実施例と同様である
　
　オ「【００４６】アドレスＡｎに“０”ライトを行うときには，アドレスＡｎに対応したメモリセルが選択され，書込み制御信号Ｗがハイレベルにされると，データ線ＤＷがハイレベルに，データ線ＤＷ＆Ｒがロウレベルにされる。そして，アドレスがＡｍに切り替えられると，そこに記憶されている“１”に対応してデータ線ＤＷ＆Ｒが前サイクルのロウレベルからハイレベルにされる。このとき，書込み動作のときしか使用されないデータ線ＤＷがハイレベルにままに残っているが，それに対応したトランスファＭＯＳＦＥＴがオフ状態であるので，メモリセルを反転させるようには作用しない。前記のように駆動用のインバータ回路の出力インピーダンスを小さくしたときには，帰還用のインバータ回路との出力インピーダンスのアンバランスによっていっそう誤書込みが行われることはない。
【００４７】アドレスＡｊに“１”ライトを行うときには，アドレスＡｊに対応したメモリセルが選択され，書込み制御信号Ｗがハイレベルにされると，データ線ＤＷがハイレベルに，データ線ＤＷ＆Ｒがハイレベルのままにされ，データ線ＤＷが書込み信号に対応してロウレベルに変化する。これにより，メモリセルには“１”の書込みが高速にしかも確実に行われる。」
　
（２）引用発明の認定　
　ここにおいて，段落【００４４】の「このような２つのＣＭＯＳインバータ回路の入力と出力とが前記同様に交差接続されてＣＭＯＳラッチ回路を構成するものであり他の構成は図１の実施例と同様である。」という記載を参酌しつつ，以上の記載を総合すると，引用例１には，全体構成が図１の回路のものにおいて，インバータ回路ＤＮ，ＦＮからなるラッチ回路として，図４（Ｂ）の回路を用いたものとして，以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　なお，図１の回路におけるトランスファＭＯＳＦＥＴＱ１，Ｑ２は，図４（Ｂ）の回路では，トランスファＭＯＳＦＥＴＱ５，Ｑ６に対応するので，必要に応じて符号を振り替えた。
　
「駆動用のインバータ回路ＤＮと帰還用のインバータ回路ＦＮの入力と出力とが交差接続されてなるラッチ回路であり，
　ラッチ回路は，相補関係にある一対の入出力ノードを有し，
　駆動用のインバータ回路ＤＮと帰還用のインバータ回路ＦＮは，Ｎチャンネル型ＭＯＳＦＥＴＱ１，Ｑ２とＰチャンネル型ＭＯＳＦＥＴＱ３，Ｑ４からなり，ＭＯＳＦＥＴＱ１とＱ３，Ｑ２とＱ４が直列形態に接続されるとともに，そのゲートが互いに共通化された２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されてなるＣＭＯＳラッチ回路により構成され，さらに，相補関係にある一対の入出力ノードであるＭＯＳＦＥＴＱ１とＱ２のドレインと，相補のデータ線ＤＷ，ＤＷ＆Ｒとの間には，Ｎチャンネル型のトランスファＭＯＳＦＥＴＱ５とＱ６が設けられたものであって，
　書込み動作のときには両方のトランスファＭＯＳＦＥＴＱ５とＱ６がオン状態にされ，相補データ線ＤＷ，ＤＷ＆Ｒから供給される相補関係の書込み信号が伝えられ，
　読み出し動作のときにはデータ線ＤＷ＆Ｒに対応したトランスファＭＯＳＦＥＴＱ６のみがオン状態にされ，駆動用のインバータ回路ＤＮの出力に対応した一方のデータ線ＤＷ＆Ｒから読み出し信号が出力され，
　メモリセルからの読み出し信号が伝えられるデータ線ＤＷ＆Ｒに，その出力ノードが接続されたＭＯＳＦＥＴＱ２は，駆動用のインバータ回路ＤＮを構成するものであり，帰還用のインバータ回路ＦＮを構成する他方ＭＯＳＦＥＴＱ１に比べて大きなサイズにされることによって，小さなオン抵抗を持つようにされた
　メモリセルＭＣ００を用いた半導体集積回路装置。」
　
（３）本願の出願前に日本国内において頒布され，原査定の根拠となった拒絶の理由において引用された特開２００５−１１７０３７号公報（以下「引用例２」という。）には，以下の記載がある。
　
　ア「【０００４】
  
ＳＲＡＭ
読み書き動作が短いクロックサイクル内で行われるキャッシュの設計のような高性能設計でのセル・ベータ比（これは，転送（transfer）デバイスとも呼ばれるパスゲート（passgate）デバイスのチャネル抵抗とプルダウン・デバイスとも呼ばれるドライバ・デバイスのチャネル抵抗の比
おおよそ２．２から３．５である
【０００５】
  「半選択セル外乱（Half selected cell disturbance）」は，ビット・ラインが所定のＶｄｄにバイアスされている状態で選択されない列のメモリ・セルに接続されたワード・ラインが活動化されたときに起こる。これによって，活動化されたワード・ラインに沿った読出しまたは書込み動作に選択されないセルの転送デバイスのボディ電圧が上昇し，転送デバイスがプルダウン・デバイスよりも伝導性になり，これによって，接地状態ノード（「０」ノード）が論理状態を切り換え，メモリ・セルを混乱させるようになる。
【０００６】
  一般に，従来の方法では，上述の外乱がセル安定性に影響を及ぼさないようにするために，
プルダウン・デバイスのＷ／Ｌ（幅／長さ）をパスゲート・デバイスのＷ／Ｌより大きく設計してベータ比が維持される
高いベータ比（３．５以上）を有するセル
【０００７】
  セル構造に依存して、この
デバイスは、ＮＭＯＳトランジスタかＰＭＯＳトランジスタかのどちらかであることができる。例えば、ＮＭＯＳのパスゲート・デバイスおよびプルダウン・デバイスを有する６トランジスタＳＲＡＭでは、プルダウン・デバイスのチャネル幅を大きくしてプルダウン・デバイスの伝導性を高め、これによって、ＳＲＡＭセルの全体的な安定性を高める
　
　イ　ＭＯＳトランジスタのチャネル抵抗であるＷ／Ｌ（幅／長さ）が駆動可能な駆動電流量に比例することは当業者にとって明らかである。
　よって，引用例２には，ＭＯＳトランジスタであるドライバデバイスとパスゲートデバイスの駆動可能な駆動電流量の比であるベータ比が２．２から３．５または３．５以上のＳＲＡＭのセルが記載されていると認められる。
　
５　対比
　（１）以下に，本願発明と引用発明とを対比する。
　引用発明の「駆動用のインバータ回路ＤＮ」，「帰還用のインバータ回路ＦＮ」は，本願発明の「第１インバータ」，「第２インバータ」に相当し，また，引用発明の「入力と出力とが交差接続され」ることは，本願発明の「互いに出力端子を相手入力端子に接続し」ていることに相当する。
　したがって，「駆動用のインバータ回路ＤＮと帰還用のインバータ回路ＦＮの入力と出力とが交差接続されてなるラッチ回路」を備える引用発明と本願発明とは，「互いに出力端子を相手入力端子に接続した第１および第２インバータ」を有している点で一致する。
　
　（２）引用発明の入力ノードである「ＭＯＳＦＥＴＱ１」「のドレイン」及び入出力ノードである「ＭＯＳＦＥＴ」「Ｑ２のドレイン」は，それぞれ本願発明の「第２インバータ」の出力端子及び「第１のインバータ」の出力端子に相当し，引用発明の「データ線ＤＷ，ＤＷ＆Ｒ」は，データの書き込み，読み出しを行う線であるから，それぞれ本願発明の「ビット線」に相当し，引用発明の入（出）力ノードとデータ線との間に設けられた「Ｎチャンネル型のトランスファＭＯＳＦＥＴＱ５とＱ６」は，それぞれ本願発明の「第２選択トランジスタ」と「第１選択トランジスタ」に相当する。
　したがって，「相補関係にある一対の入出力ノードであるＭＯＳＦＥＴＱ１とＱ２のドレインと，相補のデータ線ＤＷ，ＤＷ＆Ｒとの間には，Ｎチャンネル型のトランスファＭＯＳＦＥＴＱ５とＱ６」を備える引用発明と本願発明とは，「前記第１インバータの出力端子のビット線への接続を制御する第１選択トランジスタと，前記第２インバータの出力端子のビット線への接続を制御する第２選択トランジスタと，を備え」る点で一致する。
　
　（３）引用発明の「Ｎチャンネル型ＭＯＳＦＥＴＱ１」，「Ｐチャンネル型ＭＯＳＦＥＴＱ３」は，それぞれ本願発明の「第２負荷トランジスタを介して電源に接続されオンオフの状態が切り替わる第２駆動トランジスタ」，「電源に接続される第２負荷トランジスタ」に相当する。
　そして，引用発明の「ＭＯＳＦＥＴＱ１とＱ３」「が直列形態に接続される」ことは，本願発明の「第２負荷トランジスタと第２駆動トランジスタとの共通端子が前記第２インバータの出力端子を構成」することに相当し，引用発明の「ＭＯＳＦＥＴＱ１とＱ３」の「ゲート」を「互いに共通化」することは，本願発明の「第２負荷トランジスタのゲートと第２駆動トランジスタのゲートとを接続する接続端子が前記第２インバータの入力端子を構成」することに相当する。
　同様に，引用発明の「Ｎチャンネル型ＭＯＳＦＥＴ」「Ｑ２」，「Ｐチャンネル型ＭＯＳＦＥＴ」「Ｑ４」は，それぞれ本願発明の「第１負荷トランジスタを介して電源に接続されオンオフの状態が切り替わる第１駆動トランジスタ」，「電源に接続される第１負荷トランジスタ」に相当する。
　そして，引用発明の「ＭＯＳＦＥＴ」「Ｑ２とＱ４が直列形態に接続される」ことは，本願発明の「第１負荷トランジスタと第１駆動トランジスタとの共通端子が前記第１インバータの出力端子を構成」することに相当し，引用発明の「ＭＯＳＦＥＴ」「Ｑ２とＱ４」の「ゲート」を「互いに共通化」することは，本願発明の「第１負荷トランジスタのゲートと第１駆動トランジスタのゲートとを接続する接続端子が前記第１インバータの入力端子を構成」することに相当する。　
　したがって，本願発明と引用発明とは，「前記第１インバータは，電源に接続される第１負荷トランジスタと，前記第１負荷トランジスタを介して電源に接続されオンオフの状態が切り替わる第１駆動トランジスタとを有し，前記第１負荷トランジスタと第１駆動トランジスタとの共通端子が前記第１インバータの出力端子を構成し，前記第１負荷トランジスタのゲートと第１駆動トランジスタのゲートとを接続する接続端子が前記第１インバータの入力端子を構成し，　前記第２インバータは，電源に接続される第２負荷トランジスタと，前記第２負荷トランジスタを介して電源に接続されオンオフの状態が切り替わる第２駆動トランジスタとを有し，前記第２負荷トランジスタと第２駆動トランジスタとの共通端子が前記第２インバータの出力端子を構成し，前記第２負荷トランジスタのゲートと第２駆動トランジスタのゲートとを接続する接続端子が前記第２インバータの入力端子を構成」する点で一致する。
　
　（４）相補関係とは，２進数において“０”と“１”であり，インバータ回路においては，“オフ”と“オン”に当たることは当業者にとって自明である。
　そうすると，引用発明の２つのインバータにより形成された「ラッチ回路」の「入出力ノード」が相補関係にあるとは，一方のインバータが“オン”の時は，もう一方のインバータが“オフ”であるということを意味することは，当業者にとって明らかである。
　また，２つのインバータが入力と出力とが交差接続されたラッチ回路は，一方のインバータがオンで，他方がオフの状態または逆に一方のインバータがオフで，他方がオンの状態の２つの状態が安定であり，ラッチ回路が，その２つの状態を記憶するというメモリの機能を発揮することは当業者にとって明らかである。
　したがって，引用発明の「２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されてＣＭＯＳラッチ回路を構成し，　ラッチ回路は，相補関係にある一対の入出力ノードを有」することは，本願発明の「第１インバータがオンのときに第２インバータがオフとなり，第２インバータがオンのときに第１インバータがオフとなってメモリセルとして機能」することに相当する。
　
　（５）引用発明の「書込み動作のときには両方のトランスファＭＯＳＦＥＴＱ５とＱ６がオン状態にされ，相補データ線ＤＷ，ＤＷ＆Ｒから供給される相補関係の書込み信号が伝えられ」ることは，本願発明の「前記メモリセルへのデータ書き込み時には第１選択トランジスタおよび第２選択トランジスタがオンとなって第１インバータとともに第２インバータにデータが入力され」ることに相当する。
　
　（６）引用発明においては，「データ線ＤＷ＆Ｒに対応したトランスファＭＯＳＦＥＴＱ６のみがオン状態にされ」ていることから，当然「トランスファＭＯＳＦＥＴＱ５」が「オフ状態」となっていることは明らかであるから，引用発明の「読み出し動作のときにはデータ線ＤＷ＆Ｒに対応したトランスファＭＯＳＦＥＴＱ６のみがオン状態にされ，駆動用のインバータ回路ＤＮの出力に対応した一方のデータ線ＤＷ＆Ｒから読み出し信号が出力され」ることは，本願発明の「前記メモリセルからのデータ読み出し時には，第１選択トランジスタがオンとなって第１インバータからデータが読み出されるとともに第２選択トランジスタがオフにされ」ることに相当する。
　
　（７）引用発明の「メモリセルＭＣ００を用いた半導体集積回路装置」は，本願発明の「メモリセルを含む半導体記憶装置」に相当する。
　
（一致点）
　したがって，本願発明と引用発明とは，
　「互いに出力端子を相手入力端子に接続した第１および第２インバータと，
前記第１インバータの出力端子のビット線への接続を制御する第１選択トランジスタと，
前記第２インバータの出力端子のビット線への接続を制御する第２選択トランジスタと，
を備え，
　前記第１インバータは，電源に接続される第１負荷トランジスタと，前記第１負荷トランジスタを介して電源に接続されオンオフの状態が切り替わる第１駆動トランジスタとを有し，前記第１負荷トランジスタと第１駆動トランジスタとの共通端子が前記第１インバータの出力端子を構成し，前記第１負荷トランジスタのゲートと第１駆動トランジスタのゲートとを接続する接続端子が前記第１インバータの入力端子を構成し，
　前記第２インバータは，電源に接続される第２負荷トランジスタと，前記第２負荷トランジスタを介して電源に接続されオンオフの状態が切り替わる第２駆動トランジスタとを有し，前記第２負荷トランジスタと第２駆動トランジスタとの共通端子が前記第２インバータの出力端子を構成し，前記第２負荷トランジスタのゲートと第２駆動トランジスタのゲートとを接続する接続端子が前記第２インバータの入力端子を構成し，
　第１インバータがオンのときに第２インバータがオフとなり，第２インバータがオンのときに第１インバータがオフとなってメモリセルとして機能し，
　前記メモリセルへのデータ書き込み時には第１選択トランジスタおよび第２選択トランジスタがオンとなって第１インバータとともに第２インバータにデータが入力され，前記メモリセルからのデータ読み出し時には，第１選択トランジスタがオンとなって第１インバータからデータが読み出されるとともに第２選択トランジスタがオフにされ，
　そのようなメモリセルを含む半導体記憶装置。」
　である点で一致し，以下の点で一応相違する。
　
（相違点１）
　本願発明は，「前記第１選択トランジスタがオンの状態で出力可能な駆動電流量に対する，前記第１駆動トランジスタがオンの状態で出力可能な駆動電流量の比率が第１所定値より大きく，　前記第２選択トランジスタがオンの状態で駆動可能な駆動電流量に対する，前記第２駆動トランジスタがオンの状態で駆動可能な駆動電流量の比率が第２所定値より小さく，　前記第１所定値は，前記第２所定値よりも大きい」ものであるのに対して，引用発明は，駆動可能な駆動電流量の比率について特定していない点。
　
（相違点２） 
　本願発明は，「第１インバータに前記第１選択トランジスタが１個設けられている場合に，前記第１所定値は，略２である」のに対し，引用発明は，この点について特定されていない点。
　
６　判断 
　（１）相違点１について 
　一般に，ＭＯＳＦＥＴのサイズを大きくすることにより，オン抵抗が小さくなり，駆動可能な駆動電流量が多くなることは，当業者の技術常識である。
　そうすると，引用発明は，駆動用のインバータ回路ＤＮのＭＯＳＦＥＴＱ２が，帰還用のインバータ回路ＦＮのＭＯＳＦＥＴＱ１に比べて大きなサイズにされ，小さなオン抵抗をもつものであることから，引用発明のＭＯＳＦＥＴＱ２がＱ１に対して，駆動可能な駆動電流量が多いものであることは明らかである。
　また，通常半導体集積回路の設計として，トランジスタ等のサイズは特に変える必要がない場合は全て同サイズに設定することが当該技術分野において普通であるところ，引用発明において，サイズを大きく設定するなど特にことわりがないトランスファＭＯＳＦＥＴＱ５，Ｑ６は同じサイズに設定され，その駆動可能な駆動電流量も等しくなっていると認められる。
　そうすると，引用発明において駆動用のインバータ回路ＤＮのＭＯＳＦＥＴＱ２とトランスファＭＯＳＦＥＴＱ６の駆動可能な駆動電流量の比は，帰還用のインバータ回路ＦＮのＭＯＳＦＥＴＱ１とトランスファＭＯＳＦＥＴＱ５の駆動可能な駆動電流量の比よりも大きくなっていることが明らかである。
　そして，引用発明の駆動用のインバータ回路ＤＮのＭＯＳＦＥＴＱ２とトランスファＭＯＳＦＥＴＱ６の駆動可能な駆動電流量の比をα，帰還用のインバータ回路ＦＮのＭＯＳＦＥＴＱ１とトランスファＭＯＳＦＥＴＱ５の駆動可能な駆動電流量の比をβとすると，α＞βであり，例えば，αとβを３等分する２つの値：η＝（２α＋β）／３，ξ＝（α＋２β）／３をとることができ，ここで，η＞ξであって，α＞η＞ξ＞βであることは明らかである。
　そうすると，引用発明のＭＯＳＦＥＴＱ２が本願発明の「第１駆動トランジスタ」に，引用発明のＭＯＳＦＥＴＱ１が本願発明の「第２駆動トランジスタ」に，引用発明のトランスファＭＯＳＦＥＴＱ６が本願発明の「第１の選択トランジスタ」に，引用発明のトランスファＭＯＳＦＥＴＱ５が本願発明の「第２の選択トランジスタ」に相当し，ηを第１の所定値，ξを第２の所定値とすれば，引用発明におけるα＞η＞ξ＞βの関係は，本願発明の「前記第１選択トランジスタがオンの状態で出力可能な駆動電流量に対する，前記第１駆動トランジスタがオンの状態で出力可能な駆動電流量の比率が第１所定値より大きく，　前記第２選択トランジスタがオンの状態で駆動可能な駆動電流量に対する，前記第２駆動トランジスタがオンの状態で駆動可能な駆動電流量の比率が第２所定値より小さく，　前記第１所定値は，前記第２所定値よりも大きい」ことに相当しているものといえる。
　以上から，相違点１は，実質的なものではない。
　
（２）相違点２について
　一般に，メモリの読み書き動作において，安定的に行われるようにするために，駆動トランジスタと選択トランジスタの駆動電流量の比を２程度以上とすることは，引用例２や，以下の周知例にも記載されているとおりごく普通のことであり，当業者が駆動電流量の比を２程度以上とすること自体に格別の困難性はない。
　また，本願明細書においても段落【００３４】には「インバータ１ＬへのトランスファーゲートであるトランジスタＮ１に対する駆動トランジスタＮ３の駆動能力を約２倍程度（本発明の第１所定値に相当）に構成する。」と記載され，段落【００３５】に「このような構成により，……メモリセル１からの安定したデータの読み出しが可能となる。」という記載しかなく，その他の記載を精査してもトランスファーゲートであるトランジスタと駆動トランジスタの駆動電流量の比率を２以上とすることに，技術的な臨界的意義は認められない。
　したがって，引用発明において，上記周知の技術を勘案し，選択トランジスタの駆動電流量に対する，駆動トランジスタの駆動電流量の比率を２以上とすることは当業者が適宜なし得たことである。　
　
　ア　周知例：特開２００４−１９９７２６号公報
　本願の出願前に日本国内において頒布された特開２００４−１９９７２６号公報（以下「周知例１」という。）には，「半導体記憶装置」（発明の名称）に関して，以下の記載がある。
　
「【０００６】
従来より，ＳＲＡＭのメモリセルは，
読出動作時に記憶データが破壊されるのを防止するため，ドライバトランジスタとアクセストランジスタとの電流駆動能力比（「セル比」や「β比」とも称される。）が２．５〜３以上になるように設計される。
　
（３）判断のまとめ
　以上検討したとおり，本願発明は，引用例２等に記載された当業者における周知の技術を勘案することにより，引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって，本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
７ むすび 
　以上のとおり，本願の請求項３に係る発明は特許法第２９条第２項の規定により特許を受けることができないものであるから，他の請求項に係る発明について検討するまでもなく，本願は拒絶をすべきものである。 
　
　よって，結論のとおり審決する。