【事件の表示】
　特願２００１−５６９８８１「自己整合接点形成用エッチングに用いるためのシリサイドゲート積層体の形成方法」拒絶査定不服審判事件〔平成１３年　９月２７日国際公開，ＷＯ０１／７１８００，平成１６年　１月２２日国内公表，特表２００４−５０２２９５〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１　手続の経緯
　本願は，２００１年３月２２日（パリ条約による優先権主張外国庁受理２０００年３月２３日，米国）を国際出願日とする出願であって，平成２３年６月２８日付けの拒絶の理由の通知に対して，同年１０月５日に意見書と手続補正書が提出され，同年１１月１８日付けの拒絶の理由の通知に対して，平成２４年２月２２日に意見書と手続補正書が提出され，同年３月１５日付けで拒絶査定がなされ，その後，同年７月２３日に拒絶査定不服審判が請求されたものである。
　
２　本願発明
　本願の請求項１−４０に係る発明は，平成２４年２月２２日に提出された手続補正書によって補正された特許請求の範囲の請求項１−４０に記載されている事項により特定されるとおりのものと認められるところ，その請求項１に係る発明（以下「本願発明１」という。）は，次のとおりである。
「【請求項１】　高装置密度を有する半導体装置用ゲート構造体であって，
　半導体基板上に形成されたゲート酸化物と，
　前記ゲート酸化物上に形成された導電性ゲートと，
　前記導電性ゲート上に形成されたシリサイド層と，
　前記シリサイド層の頂面上に形成されたエッチング保護キャップであって，前記ゲート構造体を用いる自己整合接点形成用エッチング処理中に，前記導電性ゲート及びシリサイド層がエッチングされるのを防止するのに充分な当該エッチング保護キャップと
を具え，
　前記エッチング保護キャップは，窒化シリコンからなるシリコン系絶縁体により形成され，約１０００〜２０００オングストロームの範囲内の厚さを有するゲート構造体。」
　
３　引用例とその記載事項，及び，引用発明
　原査定の拒絶の理由に引用され，本願の優先権主張の日前に頒布された刊行物である下記の引用例１には，次の事項が記載されている。（なお，下線は，当合議体において付したものである。以下同じ。）
　
・引用例１：特開平１１−２８４１８６号公報
（１ａ）「【特許請求の範囲】
【請求項１】　シリコン基板の主面上に絶縁層を介して形成され，シリコンを含む導電層，
　前記シリコン基板の主面表面部に形成された不純物拡散層，
　前記導電層の表面に形成された第１金属シリサイド層，
　前記不純物拡散層の表面に形成された第２金属シリサイド層，
　前記導電層および前記第１金属シリサイド層の表面に形成された絶縁層，
　前記不純物拡散層の少なくとも一部が露出するコンタクトホールが形成された層間絶縁層，および前記コンタクトホール内に形成された配線層，を含む半導体装置。
【請求項２】　請求項１において，
　前記導電層は，ゲート電極を含むゲート電極層である半導体装置。
【請求項３】　＜省略＞
【請求項４】　請求項１〜３のいずれかにおいて，
　前記絶縁層は，前記導電層の側面に形成された第１サイドウォール絶縁層，前記第１金属シリサイド層の上面に形成された上部絶縁層，および前記第１サイドウォール絶縁層および上部絶縁層の側面に形成された第２サイドウォール絶縁層からなる半導体装置。
【請求項５】　以下の工程（ａ）〜（ｈ）を含む半導体装置の製造方法。（ａ）シリコン基板の主面上の所定領域に絶縁層を介してシリコンを含む導電層を形成する工程，（ｂ）前記導電層の側面に第１サイドウォール絶縁層を形成する工程，（ｃ）前記シリコン基板の主面表面部に不純物拡散層を形成する工程，（ｄ）前記導電層および前記不純物拡散層の表面部に自己整合的に金属シリサイド層を形成する工程，（ｅ）前記導電層および前記導電層上の前記金属シリサイド層の表面を覆い，該導電層および金属シリサイド層を電気的に絶縁する絶縁層を形成する工程，（ｆ）層間絶縁層を形成する工程，（ｇ）前記第１サイドウォール絶縁層および前記絶縁層をマスクとして，前記不純物拡散層の少なくとも一部が露出する状態でコンタクトホールを自己整合的に形成する工程，および（ｈ）前記コンタクトホール内に配線層を形成する工程。
【請求項６】　請求項５において，
　前記導電層は，ゲート電極を含むゲート電極層である半導体装置の製造方法。
【請求項７】　＜省略＞
【請求項８】　請求項５〜７のいずれかにおいて，
　前記工程（ｅ）で形成される前記絶縁層は，前記導電層上の前記金属シリサイド層の上面に上部絶縁層を形成した後，前記第１サイドウォール絶縁層および前記上部絶縁層の側面に第２サイドウォール絶縁層を形成することで得られる半導体装置の製造方法。」（【特許請求の範囲】）
　
（１ｂ）「【発明の属する技術分野】本発明は，セルフアラインコンタクト構造およびシリサイド構造を有する半導体装置およびその製造方法に関する。」（【０００１】）
　
（１ｃ）「
本発明の目的は
配線密度を高めより微細化を達成することができる半導体装置
　
（１ｄ）「
本発明の半導体装置
導電層および不純物拡散層との絶縁を確保した状態で，前記不純物拡散層とのコンタクト部を有する構造のデバイスに適用することができる
このような半導体装置としては，例えばＳＲＡＭ，ＤＲＡＭ，Ｅ
2
ＰＲＯＭ，Ｆｌａｓｈ　Ｅ
2
ＰＲＯＭ等，あるいはこれらを組み合わせて作られるＬＳＩ製品などを挙げることができる
　
（１ｅ）「【発明の実施の形態】（第１の実施の形態）
図６は
この半導体装置は，シリコン基板１０上に形成されたゲート絶縁層１４，１４，このゲート絶縁層１４，１４の上に形成されたゲート電極層１６，１６，各ゲート絶縁層１４およびゲート電極１６の積層体の両サイドに形成された第１サイドウォール絶縁層３０，および前記シリコン基板１０の表面に形成されたソース／ドレイン領域を構成する不純物拡散層２０ａ，２０ｂを有する
前記ゲート電極層１６の表面には
第１金属シリサイド層１８が形成されている
　
本実施の形態において特徴的なことは，前記ゲート電極層１６および第１サイドウォール絶縁層３０の上部に，さらに絶縁層を設けたことにある。この絶縁層は，ゲート電極層１６の上面を覆うように形成された上部絶縁層３２と，前記第１サイドウォール絶縁層３０および上部絶縁層３２の両サイドに連続して形成された第２サイドウォール絶縁層３４から構成されている
　そして，上述した素子が形成された基板表面には，ＰＢＳＧやＰＳＧなどの不純物を含むシリコン酸化膜なる層間絶縁層１００が形成されている。
この層間絶縁層１００には，隣接するゲート絶縁層１６，１６の絶縁層３００，３００の相互間に位置する不純物拡散層２２ａが露出するコンタクトホールＣＨを有し，このコンタクトホールＣＨ内には，バリア層５２およびアルミニウムあるいはその合金などの金属層５４からなる配線層５０が形成されている
　
図６
微細化が可能な配線層５０を形成
　
（１ｆ）「（製造プロセス）次に，上述した半導体装置の製造方法について図１〜図６を参照して説明する。
（ａ）まず，図１に示すように，
シリコン基板１０上にゲート絶縁層１４
不純物がドープされたポリシリコンからなるゲート電極層１６
形成
ゲート絶縁層１４およびゲート電極層１６の両サイドに第１サイドウォール絶縁層３０
形成
ＭＯＳ素子を形成
ソース／ドレイン領域は，ＬＤＤ構造を有することが望ましい
（ｂ）次に，
ＭＯＳ素子が形成された基板表面に
金属層がスパッタリングによって形成
　続いて，
シリサイド化のための熱処理を行う
ポリシリコンからなるゲート電極層１６と金属層との接触部において，金属シリサイド層２２ａ，２２ｂおよび１８が形成される
　なお，エッチャントは，上記エッチャントの他に，未反応金属の材質等により，硫酸や塩酸に過酸化水素水を加えたものを適用できる。
　次いで，金属シリサイド層２２ａ，２２ｂ，１８を安定化させるために，さらに熱処理を行う。この場合の熱処理は，例えば，７００〜１０００℃で５〜６０秒程度行われる。
（ｃ）ついで，図３に示すように，
基板の表面に
ＣＶＤ法を用いて酸化シリコン膜あるいは窒化シリコン膜などの絶縁層を５０〜５００μｍの膜厚で堆積する
　ついで，
フォトリソグラフィおよびＲＩＥなどのドライエッチングによってゲート電極層１６の上部に上部絶縁層３２をそれぞれ形成
上部絶縁層３２は，ゲート電極部分で露出する第１金属シリサイド層１８の表面をほぼ完全に覆う状態で形成
（ｄ）ついで，図４に示すように，
基板の表面に
ＣＶＤ法を用いて酸化シリコン膜あるいは窒化シリコン膜などの絶縁層を５０〜５００μｍの膜厚で堆積する
ＲＩＥなどの等方性エッチングによって，第１サイドウォール絶縁層３０および上部絶縁層３２の両サイドに第２サイドウォール絶縁層３４を形成
この第２サイドウォール絶縁層３４は，前記工程（ｃ）で形成された上部絶縁層３２がアライメント誤差などによって前記第１金属シリサイド層１８の全表面を完全に覆う状態で形成されない場合を考慮して，第１サイドウォール絶縁層３０および上部絶縁層３２の両サイドに形成されるものであり，この第２サイドウォール絶縁層３４によってゲート電極層１６の周囲を電気的に絶縁することができる
上部絶縁層３２および第２サイドウォール絶縁層３４は，このような絶縁性を確保できればよく，その形状および膜厚はこの絶縁性の観点から設定される
　
このように，第１サイドウォール絶縁層３０，上部絶縁層３２および第２サイドウォール絶縁層３４から構成される絶縁層３００を有することにより，次工程でのコンタクトホールの形成においてこの絶縁層３００をマスクとすることにより，自己整合的にコンタクトホールを形成することができる
（ｅ）次いで，例えばテトラエトキシシランを用いた
ＣＶＤ法により例えば膜厚３０〜１０００ｎｍの層間絶縁層１００を形成
隣接するゲート配線層１６，１６の間に位置する不純物拡散層２０ａが露出するようにコンタクトホールＣＨを形成
　
コンタクトホールＣＨは
パターニングされたレジスト層ＲＥおよび絶縁層３００をマスクとして
層間絶縁層１００をＲＩＥなどによってエッチングすることにより形成される
絶縁層３００がマスクとして機能するため，レジスト層ＲＥのアライメント誤差を考慮する必要がなく，自己整合的にコンタクトホールＣＨを形成することができるため，その分だけ，配線密度を高めることができる
　
（１ｇ）図６は，引用例１に記載された発明の第１の実施の形態に係る半導体装置の製造方法および半導体装置を示す部分断面図であって，引用例１の上記摘記（１ａ）−（１ｆ）の記載を参酌すれば，同図から，
（ａ）ＬＤＤ構造を有するソース／ドレイン領域を備えた，シリコン基板１０と，
（ｂ）ゲート構造体であって，
　前記シリコン基板１０上に形成された，ゲート絶縁層１４と，
　前記ゲート絶縁層１４上に形成された，不純物がドープされたポリシリコンからなるゲート電極層１６と，
　前記ゲート絶縁層１４および前記ゲート電極層１６の両サイドに形成された，第１サイドウォール絶縁層３０と，
　前記ポリシリコンからなるゲート電極層１６上に形成された，第１金属シリサイド層１８と，
　前記第１金属シリサイド層１８上に形成された，上部絶縁層３２と，
　前記第１サイドウォール絶縁層３０および前記上部絶縁層３２の両サイドに形成された，第２サイドウォール絶縁層３４と，
　を備えた，ゲート構造体と，
（ｃ）前記シリコン基板１０と，前記ゲート構造体とを覆い，前記上部絶縁層３２よりも大きな厚さを有する層間絶縁層１００と，
（ｄ）隣接する前記ゲート配線層１６，１６の絶縁層３００，３００の相互間に位置する不純物拡散層２０ａが露出するように，前記層間絶縁層１００に形成されたコンタクトホールＣＨと，
（ｅ）前記コンタクトホールＣＨに形成された配線層５０と，
　を備えたＭＯＳ素子の構造を，読み取ることができる。
　
　引用発明
　引用例１の上記摘記（１ａ）−（１ｇ）の記載を総合勘案すれば，引用例１には，次の発明（以下「引用発明」という。）が記載されているものと認められる。
「シリコン基板１０上に形成された，ゲート絶縁層１４と，
　前記ゲート絶縁層１４上に形成された，不純物がドープされたポリシリコンからなるゲート電極層１６と，
　前記ゲート絶縁層１４および前記ゲート電極層１６の両サイドに形成された，第１サイドウォール絶縁層３０と，
　前記ポリシリコンからなるゲート電極層１６上に形成された，第１金属シリサイド層１８と，
　前記第１金属シリサイド層１８上に形成された，上部絶縁層３２と，
　前記第１サイドウォール絶縁層３０および前記上部絶縁層３２の両サイドに形成された，第２サイドウォール絶縁層３４と，
　を備えた，ソース／ドレイン領域がＬＤＤ構造を有するＭＯＳ素子用のゲート構造体であって，
　前記上部絶縁層３２は，前記シリコン基板１０の表面に，ＣＶＤ法を用いて酸化シリコン膜あるいは窒化シリコン膜などの絶縁層を堆積し，ついで，フォトリソグラフィおよびＲＩＥなどのドライエッチングによって，ゲート電極部分で露出する前記第１金属シリサイド層１８の表面をほぼ完全に覆う状態で，前記ゲート電極層１６の上部に形成したものであり，前記上部絶縁層３２は，その形成後に，その表面にＣＶＤ法を用いて酸化シリコン膜あるいは窒化シリコン膜などの絶縁層を堆積し，ついで，ＲＩＥなどの等方性エッチングによって，第１サイドウォール絶縁層３０および上部絶縁層３２の両サイドに第２サイドウォール絶縁層３４を形成したものであって，
　前記第２サイドウォール絶縁層３４は，前記上部絶縁層３２がアライメント誤差などによって前記第１金属シリサイド層１８の全表面を完全に覆う状態で形成されない場合を考慮して，第１サイドウォール絶縁層３０および上部絶縁層３２の両サイドに形成されるものであり，
　前記上部絶縁層３２および前記第２サイドウォール絶縁層３４の形状および膜厚は，前記ゲート電極層１６の周囲の電気的な絶縁性を確保する観点から設定されるものであり，
　前記第１サイドウォール絶縁層３０，前記上部絶縁層３２および前記第２サイドウォール絶縁層３４が，絶縁層３００を構成し，
　パターニングされたレジスト層ＲＥおよび前記絶縁層３００をマスクとして層間絶縁層１００をエッチングしてコンタクトホールＣＨを形成するときに，前記絶縁層３００がマスクとして機能するため，前記レジスト層ＲＥのアライメント誤差を考慮する必要がなく，自己整合的にコンタクトホールを形成することができ，その分だけ，配線密度を高めることができる，ソース／ドレイン領域がＬＤＤ構造を有するＭＯＳ素子用のゲート構造体。」
　
４　対比
（１）ＭＯＳ素子が，半導体装置であることは明らかであるから，引用発明の「ソース／ドレイン領域がＬＤＤ構造を有するＭＯＳ素子用のゲート構造体」は，本願発明１の「半導体装置用ゲート構造体」に相当する。
　
（２）引用発明の「シリコン基板１０」，「不純物がドープされたポリシリコンからなるゲート電極層１６」，「第１金属シリサイド層１８」，「上部絶縁層３２」及び「自己整合的にコンタクトホールを形成」は，それぞれ，本願発明１の「半導体基板」，「導電性ゲート」，「シリサイド層」，「エッチング保護キャップ」及び「自己整合接点形成」に相当する。
　
（３）本願発明１の「ゲート酸化物」が「絶縁物」であることは明らかであるから，引用発明の「ゲート絶縁層１４」と，本願発明１の「ゲート酸化物」とは，「ゲート絶縁物」である点で一致する。
　
（４）引用発明において，「上部絶縁層３２」を含む絶縁層３００は，「層間絶縁層１００をエッチングしてコンタクトホールＣＨを形成」するときに「レジスト層ＲＥのアライメント誤差を考慮する必要がなく，自己整合的にコンタクトホールを形成することができ，その分だけ，配線密度を高めることができる」という機能を有するものであり，また，「上部絶縁層３２」の「形状および膜厚」は，「ゲート電極層１６の周囲の電気的な絶縁性を確保する観点から設定されるもの」であると規定されている。
　してみれば，引用発明の「上部絶縁層３２」は，引用発明のゲート構造体を用いる自己整合的なコンタクトホールの形成用のエッチング処理中に，引用発明の「ゲート電極層１６」と「ゲート電極層１６上に形成された，第１金属シリサイド層１８」とが，エッチングされるのを防止するのに充分な形状および膜厚を有するものと認められる。
　したがって，引用発明の「上部絶縁層３２」は，本願発明１の「前記ゲート構造体を用いる自己整合接点形成用エッチング処理中に，前記導電性ゲート及びシリサイド層がエッチングされるのを防止するのに充分な当該エッチング保護キャップ」に相当する。
　
（５）そうすると，本願発明１と引用発明の一致点と相違点は，次のとおりといえる。
　
＜一致点＞
「半導体装置用ゲート構造体であって，
　半導体基板上に形成されたゲート絶縁物と，
　前記ゲート絶縁物上に形成された導電性ゲートと，
　前記導電性ゲート上に形成されたシリサイド層と，
　前記シリサイド層の頂面上に形成されたエッチング保護キャップであって，前記ゲート構造体を用いる自己整合接点形成用エッチング処理中に，前記導電性ゲート及びシリサイド層がエッチングされるのを防止するのに充分な当該エッチング保護キャップと
を具え，
　前記エッチング保護キャップは，窒化シリコンからなるシリコン系絶縁体により形成されたゲート構造体。」
　
＜相違点＞　 
・相違点１：本願発明１の半導体装置用ゲート構造体が「高装置密度を有する半導体装置用」であるのに対して，引用発明では，このような特定がされていない点。
　
・相違点２：本願発明１のゲート絶縁物が「酸化物」であるのに対して，引用発明では「絶縁層」としか特定されていない点。
　
・相違点３：本願発明１のエッチング保護キャップが，約１０００〜２０００オングストロームの範囲内の厚さを有するのに対して，引用発明では，このような特定がされていない点。
　
５　相違点についての判断
（１）相違点１について
　引用発明は，ソース／ドレイン領域がＬＤＤ構造を有するＭＯＳ素子用のゲート構造体であり，また，引用例１の上記摘記（１ｅ），（１ｆ）及び（１ｇ）によれば，引用例１に記載された半導体装置は，隣接するゲート絶縁層１６，１６の絶縁層３００，３００の相互間に位置する不純物拡散層２２ａが露出するコンタクトホールＣＨを有するものである。そうすると，引用例１に記載された半導体装置において，引用発明のＭＯＳ素子用のゲート構造体は，前記コンタクトホールＣＨの直径程度の間隔で隣接しているということができるから，引用発明のＭＯＳ素子用のゲート構造体は，シリコン基板上に高密度に配置されているものと解される。したがって，引用発明の「ソース／ドレイン領域がＬＤＤ構造を有するＭＯＳ素子用のゲート構造体」は，高装置密度を有する半導体装置用ゲート構造体であると認められる。
　また，引用例１の上記摘記（１ｃ）には「本発明の目的は，セルフアラインコンタクト構造並びにシリサイド構造を有し，配線密度を高めより微細化を達成することができる半導体装置およびその製造方法を提供することにある。」と記載されており，上記摘記（１ｄ）には「本発明の半導体装置およびその製造方法は，導電層および不純物拡散層との絶縁を確保した状態で，前記不純物拡散層とのコンタクト部を有する構造のデバイスに適用することができる。このような半導体装置としては，例えばＳＲＡＭ，ＤＲＡＭ，Ｅ2ＰＲＯＭ，Ｆｌａｓｈ　Ｅ2ＰＲＯＭ等，あるいはこれらを組み合わせて作られるＬＳＩ製品などを挙げることができる。」と記載されている。そして，前記「配線密度を高めより微細化を達成することができる半導体装置」は，本願発明１の「高装置密度を有する半導体装置」に該当するものと認められ，また，前記「ＳＲＡＭ，ＤＲＡＭ，Ｅ2ＰＲＯＭ，Ｆｌａｓｈ　Ｅ2ＰＲＯＭ等，あるいはこれらを組み合わせて作られるＬＳＩ製品」が，本願発明１の「高装置密度を有する半導体装置」に分類されることは当業者にとって明らかである。してみれば，引用発明の「ソース／ドレイン領域がＬＤＤ構造を有するＭＯＳ素子用のゲート構造体」は，高装置密度を有する半導体装置用ゲート構造体であると認められる。
　したがって，上記相違点１は実質的なものとは認められない。また，仮に上記相違点１が実質的な相違点であったとしても，引用発明を「高装置密度を有する半導体装置用」として用いることは当業者にとって容易である。
　
（２）相違点２について 
　ゲート絶縁層を「酸化物」で構成することは，当業者において常とう的に用いられている周知の構造であるから，引用発明のゲート絶縁層を「ゲート酸化物」とすることは当業者にとって容易である。
　すなわち，引用発明において，上記相違点２について本願発明１の構成を採用することは当業者にとって容易である。また，このような構成を採用したことによる効果も当業者が予測する範囲内のものである。
　
（３）相違点３について
ア　引用例１には，上記摘記（１ｃ）に「本発明の目的は，セルフアラインコンタクト構造並びにシリサイド構造を有し，配線密度を高めより微細化を達成することができる半導体装置およびその製造方法を提供することにある。」ことが，
　上記摘記（１ｅ）に「本実施の形態において特徴的なことは，前記ゲート電極層１６および第１サイドウォール絶縁層３０の上部に，さらに絶縁層を設けたことにある。この絶縁層は，ゲート電極層１６の上面を覆うように形成された上部絶縁層３２と，前記第１サイドウォール絶縁層３０および上部絶縁層３２の両サイドに連続して形成された第２サイドウォール絶縁層３４から構成されている。」ことが，
　さらに，上記摘記（１ｆ）に「この第２サイドウォール絶縁層３４は，前記工程（ｃ）で形成された上部絶縁層３２がアライメント誤差などによって前記第１金属シリサイド層１８の全表面を完全に覆う状態で形成されない場合を考慮して，第１サイドウォール絶縁層３０および上部絶縁層３２の両サイドに形成されるものであり，この第２サイドウォール絶縁層３４によってゲート電極層１６の周囲を電気的に絶縁することができる。すなわち，上部絶縁層３２および第２サイドウォール絶縁層３４は，このような絶縁性を確保できればよく，その形状および膜厚はこの絶縁性の観点から設定される。」ことが記載されている。
　
イ　そうすると，上記記載から，引用例１に記載された発明の目的が，セルフアラインコンタクト構造並びにシリサイド構造を有する半導体装置の配線密度を高めより微細化を達成することにあり，
　前記目的を達成するために，引用例１に記載された発明は，ゲート電極層１６および第１サイドウォール絶縁層３０の上部に，さらに，上部絶縁層３２と第２サイドウォール絶縁層３４とから構成される絶縁層を設けたという特徴的な構造を備えていることが理解できる。
　さらに，上記記載から，上部絶縁層３２および第２サイドウォール絶縁層３４の形状および膜厚を，ゲート電極層１６の絶縁性の確保という観点から設定するという設計上の指針が理解できる。
　
ウ　してみれば，引用発明の上部絶縁層３２の膜厚は，引用例１に記載された上記の発明の目的の達成を阻害しない限度で，上記の設計の指針に沿って定め得たものと認められる。
　
エ　ところで，引用例１の上記摘記（１ｆ）には，「（ｅ）次いで，例えばテトラエトキシシランを用いたＣＶＤ法により例えば膜厚３０〜１０００ｎｍの層間絶縁層１００を形成する。次いで，層間絶縁層１００の所定位置に，すなわち本実施の形態においては隣接するゲート配線層１６，１６の間に位置する不純物拡散層２０ａが露出するようにコンタクトホールＣＨを形成する。このとき，上述したように，ゲート電極層１６および第１金属シリサイド層１８の周囲を覆う絶縁層３００によって，コンタクトホールＣＨを自己整合的に形成することができる。」ことが記載されている。
　また，上記摘記（１ｇ）の「（ｃ）前記シリコン基板１０と，前記ゲート構造体とを覆い，前記上部絶縁層３２よりも大きな厚さを有する層間絶縁層１００」から，上部絶縁層３２の厚さが，層間絶縁層１００の厚さよりも小さいことが理解できる。
　
オ　そうすると，引用発明の上部絶縁層３２の膜厚は，「膜厚３０〜１０００ｎｍ」の範囲内において定められる層間絶縁層１００の膜厚よりも小さいものであり，かつ，前記設計の指針に沿った「ゲート電極層１６の絶縁性」が確保できる充分な厚さを備え，更に，引用発明の「半導体装置の配線密度を高めより微細化を達成する」とする前記目的を達成することができる薄さを有するという条件を満たすものであることを要するといえる。
　
カ　一方，半導体装置のセルフアラインコンタクト構造において，ゲート電極層の絶縁性を確保するために当該ゲート電極層上に形成する窒化シリコン層の厚さを，１０００〜２０００オングストローム程度のものとすることは，下記の周知例１−２の記載からも明らかなように格別のこととは認められない。
　
キ　してみれば，引用発明において，上部絶縁層３２を，「約１０００〜２０００オングストロームの範囲内の厚さを有する」ものとすることは，当業者が適宜なし得たことである。すなわち，引用発明において，上記相違点３について本願発明１の構成を採用することは当業者にとって容易である。また，このような構成を採用したことによる効果も当業者が予測する範囲内のものである。
　
・周知例１：米国特許第５，８６３，８２０号明細書（本願の明細書【００１０】において，発明の背景として出願人によって引用された公知文献）
（周１ａ）「The gate oxide 11 is between about 30 and 150 Angstroms thick, the polysilicon layer between about 1,000 and 2,000 Angstroms thick, the silicon oxide between about 100 and 1,000 Angstroms thick, and the silicon nitride layer between about 1,000 and 2,000 Angstroms thick.（当審訳：ゲート酸化膜１１は約３０〜１５０オングストロームの範囲内の厚さを有し，ポリシリコン層は約１０００〜２０００オングストロームの範囲内の厚さを有し，シリコン酸化膜は約１００〜１０００オングストロームの範囲内の厚さを有し，かつ，窒化シリコン層は約１０００〜２０００オングストロームの範囲内の厚さを有する。） 」（第３欄第１１−１５行）
　
（周１ｂ）「4. The method of claim 1 wherein said layer of silicon nitride is deposited to a thickness between about 1,000 and 2,000 Angstroms.（当審訳：４．請求項１に記載の方法において，前記窒化シリコン層は約１０００〜２０００オングストロームの範囲内の厚さで堆積される方法。」（請求項４）
　
（周１ｃ）図７は，ＳＡＣプロセスをメモリー側にのみ選択的に適用した方法の説明図であって，上記摘記（周１ａ）−（周１ｂ）の記載を参酌すれば，当業者であれば，同図から，
　基板上に形成された，約３０〜１５０オングストロームの範囲内の厚さを有するゲート酸化膜１１と，
　前記ゲート酸化膜１１上に形成された，約１０００〜２０００オングストロームの範囲内の厚さを有するポリシリコン層２と，
　前記ポリシリコン層２上に形成された，約１００〜１０００オングストロームの範囲内の厚さを有する前記シリコン酸化膜３と，
　前記シリコン酸化膜３上に形成された，約１０００〜２０００オングストロームの範囲内の厚さを有する前記窒化シリコン層４とを備えた，ソース／ドレイン領域がＬＤＤ構造を有するＭＯＳ素子用の半導体装置用ゲート構造体であって，
　前記前記窒化シリコン層４の前記厚さが，前記ソース／ドレイン領域がＬＤＤ構造を有するＭＯＳ素子用のゲート構造体を用いる自己整合接点用（ＳＡＣ）エッチング処理中に，前記窒化シリコン層４の一部がエッチングされて，部分的に腐食された窒化シリコン層４ａとなっても，前記ポリシリコン層２がエッチングされるのを防止するのに充分な厚さである，ソース／ドレイン領域がＬＤＤ構造を有するＭＯＳ素子用の半導体装置用ゲート構造体。の構造を読み取ることができる。
　
　上記記載から，上記周知例１には，ポリシリコン層上に形成した窒化シリコン層が，約１０００〜２０００オングストロームの範囲内の厚さを有することで，ソース／ドレイン領域がＬＤＤ構造を有するＭＯＳ素子用のゲート構造体を用いる自己整合接点用（ＳＡＣ）エッチング処理中に，前記ポリシリコン層がエッチングされるのを防止できることが記載されているものと認められる。
　
・周知例２：特開平１０−５０９９２号公報（平成２３年１１月１８日付けの拒絶理由通知書で引用した引用文献２）
（周２ａ）「【発明の実施の形態】次に，本発明の実施形態を図を用いて詳細に説明する。図１（１）に示すように，
Ｐ型半導体基板上に
熱酸化法を用いて絶縁膜２（例えば，二酸化シリコン膜）を１０ｎｍ程度形成
絶縁膜６（例えば，窒化膜）を５０ｎｍ程度形成
ＣＶＤ法により厚い絶縁膜７（例えば，二酸化シリコン膜）を５００ｎｍ程度堆積
　次に，図１の（２）に示す様に，写真蝕刻工程により，所定の位置の絶縁膜７と絶縁膜６を除去し，溝２１を形成する。次いで，厚い絶縁膜７をマスクにして，イオン注入法（加速エネルギー６０Ｋｅｖ，ドーズ量８×１０１２ｃｍ−３）を用いて，不純物（例えば，Ｂイオン）を半導体基板１に注入し，熱処理の施す事により，半導体基板１と同じＰ型の高濃度領域５を形成する。
　ここで，この高濃度領域５は，半導体基板１の表面から所定の深さになる様にし，絶縁膜２に接しないようにする。また，高電圧をドレイン端子（図示せず）に印加したとき，ドレインとなる拡散層から基板に向かって伸びる空乏層の伸びを抑制するためのものであり，この空乏層の伸びを抑制するため，高濃度領域５の位置は，絶縁膜２に接しないようにし，ある程度の深さに形成する方が効果的である。
　特に，高濃度領域５は，後述の拡散層の下面と，この高濃度領域の上面の高さが，ほぼ同程度の高さに形成する事が効果的である。また，高濃度領域５の濃度は，Ｐ型半導体基板の不純物濃度より高い方が，前述の空乏層の伸びをより効果的に抑制する事が出来る。
　また，高濃度領域５の形成の後で半導体基板１の表面にしきい値電圧制御のためのイオン注入をB+イオンを用いて行ってもよい（図示せず）。次に，図１（３）に示すように，溝２１の底の絶縁膜２を異方性エッチング法（例えば，反応性イオンエッチング）によりエッチング除去し後に，再度，絶縁膜２０を形成する。その後，電極材料（例えば，ポリシリコン）８を２００ｎｍ堆積する。
　ここで，高濃度領域を形成する際，注入するイオンの加速エネルギーやドーズ量がそれほど大きくなければ，溝２０の底の薄い絶縁膜２０を除去せずにそのまま電極材料を堆積してもよい。
　次に，図２に示すように，ＣＭＰ法（化学的機械研磨法）により厚い絶縁膜７の表面が露出するまで，電極材料８を研磨する事により，ゲート電極部を形成する。
　いま，電極材料８をＣＭＰ法により平坦化したが，エッチバック法等の方法でも良い。また，一旦，電極材料８を厚い絶縁膜７が露出するまで平坦化したあと，更に，薄くしたければ，選択エッチングにより，所定の厚さにしてゲート電極を形成してもよい。」（【００１４】−【００２１】）
　
（周２ｂ）「次に，第二の実施形態を図を用いて詳細に説明する。図３（１）に示すように，
第一の実施形態における図１（１）〜図２（１）と同様な方法で，溝に電極材料（ポリシリコンなら２００ｎｍ程度）を埋め込んだ後に，選択エッチングにより所定の厚さ（ポリシリコンなら１００ｎｍ程度）にエッチングする
　次に，図３（２）に示した様に，スパッタ法により，
シリサイド金属膜９（例えば，Ｗｓｉなどの硅化金属膜層）を１００ｎｍ程度堆積
シリサイド金属膜９をエッチングし，所定の深さまでエッチング
絶縁膜１０（例えば，窒化膜）をＣＶＤ法により堆積させ，ゲート電極を形成
　ここで，
この絶縁膜１０は，セルフアラインコンタクト（ＳＡＣ）のキャップ材として採用する。従って，ＳＡＣを利用しない場合は，いのキャップ材は必要無い
　
（周２ｃ）図３は，周知例２に記載された発明にかかる第２の実施形態にかかる半導体装置の製造方法の工程図であって，上記摘記（周２ａ）−（周２ｂ）の記載を参酌すれば，同図（３）から，
　Ｐ型半導体基板上に，熱酸化法を用いて形成された，厚さ１０ｎｍ程度の絶縁膜２（例えば，二酸化シリコン膜），
　前記絶縁膜２上に形成された，所定の厚さ（ポリシリコンなら１００ｎｍ程度）の電極材料８と，
　前記電極材料上に堆積された，シリサイド金属膜９と，
　前記シリサイド金属膜９上に堆積された，セルフアラインコンタクト（ＳＡＣ）のキャップ材として採用する絶縁膜１０（例えば，窒化膜）とを備えた半導体装置用ゲート構造体であって，
　前記所定の厚さ（ポリシリコンなら１００ｎｍ程度）の電極材料８と，シリサイド金属膜９と，セルフアラインコンタクト（ＳＡＣ）のキャップ材として採用する絶縁膜１０（例えば，窒化膜）との膜厚の合計が，厚さ５０ｎｍ程度の絶縁膜６（例えば，窒化膜）と厚さ５００ｎｍ程度の絶縁膜７（例えば，二酸化シリコン膜）とを合計した膜厚とほぼ等しい半導体装置用ゲート構造体。
　の構造を読み取ることができる。
　
　上記記載から，上記周知例２には，セルフアラインコンタクト（ＳＡＣ）のキャップ材として採用する窒化膜からなる絶縁膜１０の膜厚と，シリサイド金属膜９との膜厚と，所定の厚さ（ポリシリコンなら１００ｎｍ程度）の電極材料８の膜厚の合計が，５５０ｎｍ（５５００オングストローム）程度である半導体装置用ゲート構造体が記載されているものと認められる。
　
ク　なお，審判請求人は，審判請求書の請求の理由において，「引用文献１には，シリサイド上に，本願の請求項１の発明におけるエッチング保護キャップに相当する絶縁層として，窒化シリコンが形成し，その厚さを５０〜５００μｍとする旨が記載されておりますが，この厚さは本願の請求項１のものよりも著しく大きいものであります。審査官殿は，拒絶査定において，「引用文献１に記載された発明の上部絶縁膜３２，引用文献２に記載された発明の絶縁膜１０は，ＳＡＣ工程におけるエッチング時間，ＳＡＣ工程におけるエッチング耐性，コンタクトホールのアスペクト比等を考慮して，適宜設定するものと認定されました。しかしながら，引用文献１に記載された上部絶縁膜３２の厚さは，本願の請求項１の発明における厚さの１００〜５０００倍であり，本願の課題であるサブミクロンオーダーのデバイス作製を著しく困難にするものであります。すなわち，引用文献１に記載された，５０〜５００μｍの厚さの上部絶縁膜３２は，互いに接近した特徴部のパターン化が必要な，高装置密度の半導体集積回路に適合するものではありません。このように，引用文献１には，『エッチング保護キャップは，約１０００〜２０００オングストロームの範囲内の厚さを有する』構成について何ら記載しておらず，これにより，上述のようにＳＡＣ処理におけるエッチングにおいて，高密度装置に形成されるゲート構造を十分に保護しつつ，サブ０．５ミクロンの寸法での接点規定に用いられるＳＡＣ処理に適合するという効果を有するため，エッチング保護キャップを上記の厚みとすることは設計的事項ではなく，したがって，本願の請求項１の発明は，引用文献１に基づいて容易に想到できたものでないことは明らかです。よって，引用文献１に基づいて，本願の請求項１の発明の進歩性を否定することはできません。」と主張するので，この点について検討する。
　
ケ　引用例１の上記摘記（１ｆ）の記載に照らして，引用発明において，「上部絶縁層３２」は，前記シリコン基板１０の表面に，ＣＶＤ法を用いて酸化シリコン膜あるいは窒化シリコン膜などの絶縁層を堆積し，ついで，フォトリソグラフィおよびＲＩＥなどのドライエッチングによって，ゲート電極部分で露出する前記第１金属シリサイド層１８の表面をほぼ完全に覆う状態で，前記ゲート電極層１６の上部に形成したものであり，また，前記上部絶縁層３２は，その形成後に，その表面にＣＶＤ法を用いて酸化シリコン膜あるいは窒化シリコン膜などの絶縁層を堆積し，ついで，ＲＩＥなどの等方性エッチングによって，第１サイドウォール絶縁層３０および上部絶縁層３２の両サイドに第２サイドウォール絶縁層３４を形成したものといえる。
　すなわち，引用発明は，シリコン基板１０の表面に，最初に「酸化シリコン膜あるいは窒化シリコン膜などの絶縁層」を堆積した後に，層間絶縁層１００が形成されるまでの間に，「フォトリソグラフィおよびＲＩＥなどのドライエッチング」工程，「酸化シリコン膜あるいは窒化シリコン膜などの絶縁層が堆積され」る工程，更に「ＲＩＥなどの等方性エッチング」工程が行われるものである。
　そうすると，最初に「酸化シリコン膜あるいは窒化シリコン膜などの絶縁層」を堆積した後の前記各工程において，前記絶縁層の膜厚が変化することが考えられるから，引用例１の「ＣＶＤ法を用いて酸化シリコン膜あるいは窒化シリコン膜などの絶縁層を５０〜５００μｍの膜厚で堆積する。」との記載からは，層間絶縁膜１００が形成される時点での「上部絶縁層３２」の膜厚を特定することはできないものと認められる。
　したがって，前記各工程における膜厚の変化を考慮しない審判請求人の前記主張は，その主張の前提を欠き採用することはできない。
　
コ　また，引用例１の上記摘記（１ｄ）には，「本発明の半導体装置およびその製造方法は，導電層および不純物拡散層との絶縁を確保した状態で，前記不純物拡散層とのコンタクト部を有する構造のデバイスに適用することができる。このような半導体装置としては，例えばＳＲＡＭ，ＤＲＡＭ，Ｅ2ＰＲＯＭ，Ｆｌａｓｈ　Ｅ2ＰＲＯＭ等，あるいはこれらを組み合わせて作られるＬＳＩ製品などを挙げることができる。」と記載されてことから，引用発明は，ＤＲＡＭ等で使用されているＬＤＤ構造を有するソース／ドレイン領域を備えたＭＯＳ素子に適用することが前提とされていると解される。
　一方，引用発明は，ゲート電極層１６および第１金属シリサイド層１８を，上部絶縁層３２を含む絶縁層３００によって電気的に絶縁し，さらに当該絶縁層３００をマスクとして自己整合的にコンタクトホールＣＨを形成することで，確実な電気的接続を確保しながら微細化が可能な配線層５０を形成することを技術的な特徴とする発明であるから，上部絶縁層の厚さは，「ゲート電極層１６および第１金属シリサイド層１８」の電気的な絶縁を確保し，自己整合的なコンタクトホールＣＨの形成時のマスクとしての機能を果たす範囲で「微細化」して設定することが望ましいことは当業者にとって自明といえる。
　してみれば，引用発明を，例えばゲート長が１μｍ以下であるＤＲＡＭ等で使用されているＬＤＤ構造を有するソース／ドレイン領域を備えたＭＯＳ素子に適用した場合に，膜厚が５０〜５００μｍの上部絶縁膜３２を，前記ゲート長が１μｍ以下のゲート電極上に設けることは，上部絶縁膜３２を設ける前記技術的理由を鑑みれば，明らかに不合理であり，例えば，「５０〜５００μｍ」が「５０〜５００ｎｍ」の誤記である等，その寸法の記載に何らかの誤りがあることは，当業者であれば直ちに理解できるものである。
　また，そもそも，引用例１の上記摘記（１ａ）の特許請求の範囲の記載からも明らかなように，引用例１に記載された発明は，「前記導電層および前記第１金属シリサイド層の表面に形成された絶縁層」の厚さを，具体的な数値範囲として特定して，特許を請求しようとするものではない。
　してみれば，引用例１に接した当業者であれば，引用発明を，例えばＳＲＡＭ，ＤＲＡＭ，Ｅ2ＰＲＯＭ，Ｆｌａｓｈ　Ｅ2ＰＲＯＭ等，あるいはこれらを組み合わせて作られるＬＳＩ製品などに適用するにあたり，引用例１に記載された前記「５０〜５００μｍ」という膜厚に拘束されることなくことなく，「ＳＡＣ工程におけるエッチング時間，ＳＡＣ工程におけるエッチング耐性，コンタクトホールのアスペクト比等を考慮して，適宜設定」することで，「約１０００〜２０００オングストロームの範囲内」に含まれる厚さを設定することは容易になし得たことである。
　したがって，審判請求人の前記主張は採用することができない。
　
６　むすび 
　以上のとおり，本願発明１は，引用例１に記載された発明と周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
　したがって，本願の他の請求項に係る発明については検討するまでもなく，本願は拒絶をすべきものである。
　
　よって，結論のとおり審決する。