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　特願２００６−５１７１０６「アナログデジタル変換器」拒絶査定不服審判事件〔平成１７年　１月２０日国際公開、ＷＯ２００５／００６５５９、平成１９年　８月　２日国内公表、特表２００７−５２１７４３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、２００４年５月６日（パリ条約による優先権主張外国庁受理２００３年６月２７日、米国、２００３年７月１０日、米国、２００３年８月１４日、米国）を国際出願日とする出願であって、平成２２年１２月７日付けで拒絶査定がなされ、これに対し、平成２３年４月１２日に拒絶査定に対する審判請求がなされるとともに同日付けで手続補正がなされ、平成２４年３月１日付けで審尋がなされたが、これに対し回答書は提出されなかったものである。
　
　本願の請求項３に係る発明（以下、「本願発明」という。）は、平成２３年４月１２日付けの手続補正書の請求項３に記載された以下のとおりのものと認められる。
　
（本願発明）
「　アナログデジタル変換器の出力歪みの補正方法であって、
　前記出力歪みを評価し、
　評価歪みを供給し、
　前記アナログデジタル変換器の出力と前記評価歪みとを合成して、前記出力歪みを補償することを備え、
　前記補正方法はさらに、
　キャリブレーションモジュールをトレーニングすることを備え、
　前記トレーニングは、
　前記アナログデジタル変換器の最上位ビット出力を選択し、
　前記選択された最上位ビット出力を前記キャリブレーションモジュールに供給し、
　前記キャリブレーションモジュールを適応させることを備える、補正方法。」
　
　
２．引用例
　原査定の拒絶の理由に引用された特開平１１−９８０１４号公報（以下、「引用例」という。）には、図面とともに以下の記載がある。
　
イ．「【０００１】
【発明の属する技術分野】本発明はＡ／Ｄ変換回路に関し、特にＡ／Ｄ変換値に対する補正機能を有するＡ／Ｄ変換回路に関する。」（２頁２欄）
　
ロ．「【００１３】図１は本発明の第１の実施形態を示すブロック図である。図１に示されるように、本実施形態は、アナログ入力信号１１を、Ａ／Ｄ変換器出力信号１２に変換して出力するＡ／Ｄ変換器１と、当該Ａ／Ｄ変換器１の分解能分のビット幅を有しており、Ａ／Ｄ変換器出力信号１２の最上位ビットを含む上位ビット信号１３および補正用コード入力信号２３を入力し、書き込み信号１６および読み出し信号１７の入力に対応して、当該書き込み信号１６が“１”の時には、上位ビット信号１３のアドレスに補正用コード入力信号２３を書き込んで格納し、当該読み出し信号１７が“１”の時には、前記上位ビット信号１３のアドレスに格納されているデータを、補正用コード出力信号１８として出力する補正用メモリ３と、制御信号１４とＡ／Ｄ変換終了信号１５の論理積をとって前記書き込み信号１６を出力するＡＮＤ回路６と、制御信号１４を反転しＡ／Ｄ変換終了信号１５との論理積をとって前記読み出し信号１７を出力するＡＮＤ回路７と、補正用コード出力信号１８と理想コード１９の何れか一方を、制御信号１４により制御されて選択し、減算器入力信号２０として出力するセレクタ４と、Ａ／Ｄ変換器出力信号１２と減算器入力信号２０との減算処理を行い、減算器出力信号２１として出力する減算器２と、減算器２より出力される減算器出力信号２１を入力して、前記制御信号１４により制御されて、所望のデジタル出力信号２２または補正用コード入力信号２３の何れかの信号として出力するセレクタ５とを備えて構成される。
【００１４】本実施形態の動作モードとしては、補正コード取り込みモードと、Ａ／Ｄ変換実動作モードを含む二つの動作モードを有しており、これらの動作モードは、制御信号１４により切替えられる。なお、本実施形態の説明に当っては、具体例として、Ａ／Ｄ変換器１の分解能が８ビットで、補正用メモリ３のアドレスが“０Ｈ”から“７Ｈ”であり、Ａ／Ｄ変換器出力上位ビット信号１３が、当該Ａ／Ｄ変換器出力信号１２の上位３ビットである場合の例について説明するものとする。また、この場合において、Ａ／Ｄ変換器出力信号１２に対応する補正用メモリ３の補正コード格納アドレスは、以下のとうりである。即ち、補正用メモリ３に対して、Ａ／Ｄ変換器１より出力されるＡ／Ｄ変換器出力信号１２の上位ビットが“００Ｈ”から“１ＦＨ”の場合における補正コードは、補正用メモリ３のアドレス“０Ｈ”に格納される。以下同様にして、Ａ／Ｄ変換器出力信号１２の上位ビットが“２０Ｈ”から“３ＦＨ”の場合の補正コードは補正用メモリ３のアドレス“１Ｈ”に、“４０Ｈ”から“５ＦＨ”の場合の補正コードは補正用メモリ３のアドレス“２Ｈ”に、“６０Ｈ”から“７ＦＨ”の場合の補正コードは補正用メモリ３のアドレス“３Ｈ”に、“８０Ｈ”から“９ＦＨ”の場合の補正コードは補正用メモリ３のアドレス“４Ｈ”に、“Ａ０Ｈ”から“ＢＦＨ”の場合の補正コードは補正用メモリ３のアドレス“５Ｈ”に、“Ｃ０Ｈ”から“ＤＦＨ”の場合の補正コードは補正用メモリ３のアドレス“６Ｈ”に、“Ｅ０Ｈ”から“ＦＦＨ”の場合の補正コードは補正用メモリ３のアドレス“７Ｈ”に、それぞれ格納される。
【００１５】次に、本実施形態における補正コード取り込みモード時の動作について説明する。まず、制御信号１４は“１”レベルに設定される、この制御信号１４は、ＡＮＤ回路６および７と、セレクタ４および５に入力されるが、セレクタ４においては、“１”レベルの制御信号１４に制御されて、入力信号として外部から入力される理想コード１９が選択されて、減算器入力信号２０として出力されて減算器２に入力される。また、セレクタ５においては、“１”レベルの制御信号１４に制御されて、減算器２より出力される減算器出力信号２１の入力に対応して、当該減算器出力信号２１は補正用コード入力信号２３として出力される。また、Ａ／Ｄ変換器１によるＡ／Ｄ変換作用が終了した時点においては、Ａ／Ｄ変換終了信号１５が、“１”レベルのパルス信号として入力されるが、制御信号１４とＡ／Ｄ変換終了信号１５の論理積としてＡＮＤ回路６より出力される書き込み信号１６は、減算器２における上記の減算処理結果が確定された後に出力されて、補正用メモリ３に入力される。この場合に、制御信号１４およびＡ／Ｄ変換終了信号１５が共に“１”レベルの時には、当該書き込み信号１６は、“１”レベルの信号として補正用メモリ３に入力される。
【００１６】補正用メモリ３のアドレス“０Ｈ”に補正コードを格納する場合には、前述のように、Ａ／Ｄ変換器１に対しては、アナログ入力信号１１として、Ａ／Ｄ変換器出力信号１２が“００Ｈ”から“１ＦＨ”として出力される任意のアナログ信号が設定されて入力されるとともに、当該アナログ入力信号１１に相当する理想コード１９がセレクタ４に入力されて、当該任意のアナログ信号に対するＡ／Ｄ変換動作が開始される。そして、このＡ／Ｄ変換動作が終了すると、セレクタ４を介して減算器入力信号２０として出力される理想コード１９が減算器２に入力され、減算器２においては、Ａ／Ｄ変換器出力信号１２と理想コード１９との減算処理が行われる。この減算器２より出力される減算器出力信号２１は、セレクタ５に入力されて、“１”レベルの制御信号１４により制御されて補正用コード入力信号２３として出力され、書き込み信号１６を介して補正用メモリ３に入力される。そして、当該Ａ／Ｄ変換動作の終了時において、“１”レベルのパルス信号として入力されるＡ／Ｄ変換終了信号１５を介して、ＡＮＤ回路６より出力される“１”レベルの書き込み信号により、前記アドレス“０Ｈ”に、補正用コード入力信号２３として書き込まれる。同様にして、補正用メモリ３のアドレス“１Ｈ”に補正用コードを格納する場合には、Ａ／Ｄ変換器出力信号１２が、“２０Ｈ”から“３ＦＨ”として出力される任意のアナログ信号が設定されて入力されるとともに、当該アナログ入力信号１１に相当する理想コード１９がセレクタ４に入力されて、当該任意のアナログ信号に対するＡ／Ｄ変換および減算処理が行われて、セレクタ５より出力される補正用コード入力信号２３が補正用メモリ３に入力され、当該補正用メモリ３のアドレス“１Ｈ”に、補正用コード入力信号２３として書き込まれる。以下、同様にして、補正用メモリ３のアドレス“２Ｈ”から“７Ｈ”まで、対応するアナログ入力信号１１を設定してＡ／Ｄ変換動作を行うことにより、それぞれの補正用コード入力信号２３が補正用メモリ３に格納される。
【００１７】次に、本実施形態のＡ／Ｄ変換実動作モードにおける動作について説明する。この動作モードにおいては、制御信号１４は“０”レベルに設定される。この制御信号１４は、上述の場合と同様に、ＡＮＤ回路６および７と、セレクタ４および５に入力されるが、セレクタ４においては、“０”レベルの制御信号１４に制御されて、入力信号として補正用メモリ３から入力される補正用コード出力信号１８が選択され、減算器入力信号２０として出力されて減算器２に入力される。また、セレクタ５においては、“０”レベルの制御信号１４に制御されて、減算器２より出力される減算器出力信号２１の入力に対応して、当該減算器出力信号２１はデジタル出力信号２２として外部に出力される状態に設定される。また、補正用メモリ３に対する読み出し信号１７は、“０”レベルの制御信号１４と、Ａ／Ｄ変換作用が終了した時点において“１”レベルのパルス信号として入力されるＡ／Ｄ変換終了信号１５の論理積としてＡＮＤ回路７より出力されて、補正用メモリ３に入力される。この場合においては、制御信号１４が“０”レベルで、Ａ／Ｄ変換終了信号１５が“１”レベルの時には、当該読み出し信号１７は、“１”レベルの信号として補正用メモリ３に入力される。
【００１８】上記のように、“０”レベル制御信号により、Ａ／Ｄ変換実動作モードが設定されるが、この実動作状態においては、Ａ／Ｄ変換器１に変換対象のアナログ入力信号１１が入力されると、Ａ／Ｄ変換器１によりＡ／Ｄ変換されたＡ／Ｄ変換器出力信号１２が出力される。そして、このＡ／Ｄ変換動作の終了に伴ない、“１”レベルのパルス信号として入力されるＡ／Ｄ変換終了信号１５を介して、ＡＮＤ回路７より“１”レベルの読み出し信号１７が補正用メモリ３に入力され、補正用メモリ３の、Ａ／Ｄ変換器出力信号１２の上位ビット信号１３に対応するアドレスに格納されている補正用データが、補正用コード出力信号１８として出力されてセレクタ４に入力される。セレクタ４においては、“０”レベルの制御信号１４により制御されて、当該補正用コード出力信号１８が選択して出力され、減算器入力信号２０として減算器２に入力され、減算器２においては、Ａ／Ｄ変換器出力信号１２と補正用コード出力信号１８との減算処理が行われる。この減算器２より出力される減算器出力信号２１は、セレクタ５に入力されて、“０”レベルの制御信号１４により制御されて、所望のデジタル出力信号２２として出力される。」（３頁４欄〜５頁７欄）
　
ハ．「【００２４】
【発明の効果】以上説明したように、第１の発明のＡ／Ｄ変換回路は、補正用メモリに、アナログ入力信号の入力レベルに対応するＡ／Ｄ変換値をアドレスとして、当該アナログ入力信号に対応する補正コードを格納し、Ａ／Ｄ変換実動作時において、前記補正コードを読み出してＡ／Ｄ変換器より出力されるＡ／Ｄ変換器出力信号の誤差を補正することにより、当該Ａ／Ｄ変換器におけるオフセット電圧に起因する誤差とともに、積分直線性に起因する誤差およびゲイン誤差を含むデジタル出力信号における誤差を補正して排除することができるという効果がある。」（６頁９欄）
　
　
ａ）上記摘記事項イ．によれば、引用例記載のものはＡ／Ｄ変換回路のＡ／Ｄ変換値に対する補正機能に関するものであり、また上記摘記事項ハ．に「Ａ／Ｄ変換実動作時において、前記補正コードを読み出してＡ／Ｄ変換器より出力されるＡ／Ｄ変換器出力信号の誤差を補正することにより、当該Ａ／Ｄ変換器におけるオフセット電圧に起因する誤差とともに、積分直線性に起因する誤差およびゲイン誤差を含むデジタル出力信号における誤差を補正」することが書かれていることを勘案すれば、引用例記載のものは、Ａ／Ｄ変換器の出力信号のＡ／Ｄ変換器におけるオフセット電圧に起因する誤差と、積分直線性に起因する誤差及びゲイン誤差を含むデジタル出力信号における誤差を補正する方法が記載されているということができる。
　
ｂ）上記摘記事項ロ．に、「セレクタ４を介して減算器入力信号２０として出力される理想コード１９が減算器２に入力され、減算器２においては、Ａ／Ｄ変換器出力信号１２と理想コード１９との減算処理が行われる。この減算器２より出力される減算器出力信号２１は、・・・補正用コード入力信号２３として出力され」（【００１６】段落）と記載されており、ここで減算器出力信号は、上記摘記事項ハ．の効果の記載を参照すれば、Ａ／Ｄ変換器の出力信号のＡ／Ｄ変換器におけるオフセット電圧に起因する誤差と、積分直線性に起因する誤差及びゲイン誤差を含むデジタル出力信号における誤差であることは明らかであり、この誤差を抽出していることから、誤差の評価をしているということができる。
　
ｃ）上記摘記事項ロ．に、「入力信号として補正用メモリ３から入力される補正用コード出力信号１８が選択され、減算器入力信号２０として出力されて減算器２に入力される。」（【００１７】段落）と記載されていることから、補正用コード出力信号が減算器に供給されているということができる。
　
ｄ）上記摘記事項ロ．に、「当該補正用コード出力信号１８が選択して出力され、減算器入力信号２０として減算器２に入力され、減算器２においては、Ａ／Ｄ変換器出力信号１２と補正用コード出力信号１８との減算処理が行われる。」（【００１８】段落）と記載されており、この減算処理は上記摘記事項ハ．の【００２４】段落も参照すれば、Ａ／Ｄ変換器の出力信号のＡ／Ｄ変換器におけるオフセット電圧に起因する誤差と、積分直線性に起因する誤差及びゲイン誤差を含むデジタル出力信号における誤差を補正するために行われていることは明らかである。したがって、引用例記載のものは、Ａ／Ｄ変換器のＡ／Ｄ変換器出力信号と補正用コード出力信号との減算処理を行うことによって、Ａ／Ｄ変換器のオフセット電圧に起因する誤差と、積分直線性に起因する誤差及びゲイン誤差を含むデジタル出力信号における誤差を補正するものということができる。
　
ｅ）上記摘記事項ロ．の【００１５】〜【００１６】段落によれば、引用例記載のものは補正用メモリに補正用コード入力信号が書き込まれる「補正コード取り込みモード」を有する。
　
ｆ）そして、当該補正用コード入力信号の書き込みに関して、上記摘記事項ロ．の【００１３】に「Ａ／Ｄ変換器出力信号１２の最上位ビットを含む上位ビット信号１３および補正用コード入力信号２３を入力し、・・・上位ビット信号１３のアドレスに補正用コード入力信号２３を書き込んで格納し・・・」と記載されていることからみて、書き込みに伴うアドレスの指定をするためＡ／Ｄ変換器の出力信号の最上位ビットを含む上位ビット信号を選択しているということができる。そして、選択された最上位ビットを含む上位ビット信号を補正用メモリに供給していることは明らかである。
　さらに、このように補正用メモリに補正用コード入力信号を書き込んで格納することにより、補正用メモリは補正動作に供するよう設定されることも明らかである。
　
　したがって、上記摘記事項、及びこの分野の常識によれば、引用例には、以下の発明（以下、「引用発明」という。）が開示されているものと認められる。
　
（引用発明）
「　Ａ／Ｄ変換器の出力信号のＡ／Ｄ変換器におけるオフセット電圧に起因する誤差と、積分直線性に起因する誤差及びゲイン誤差を含むデジタル出力信号における誤差を補正する方法であって、
　前記誤差を評価し、
　補正用コード出力信号を減算器に供給し、
　前記Ａ／Ｄ変換器の出力信号と前記補正用コード出力信号との減算処理を行い、前記誤差を補正することを備え、
　前記補正する方法はさらに、
　補正用メモリへ補正用コード入力信号が書き込まれ、
　前記書き込みは、
　前記Ａ／Ｄ変換器の出力信号の最上位ビットを含む上位ビット信号を選択し、
　前記選択された最上位ビットを含む上位ビット信号を前記補正用メモリに供給し、
　前記補正用メモリに前記補正用コード入力信号を書き込んで格納することにより、前記補正用メモリは補正動作に供するよう設定されることを備える、補正する方法。」
　
　
３．対比
　本願発明と引用発明とを対比する。
　引用発明の「Ａ／Ｄ変換器」は、本願発明の「アナログデジタル変換器」に相当する。
　引用発明の「Ａ／Ｄ変換器の出力信号のＡ／Ｄ変換器におけるオフセット電圧に起因する誤差と、積分直線性に起因する誤差及びゲイン誤差を含むデジタル出力信号における誤差」は、Ａ／Ｄ変換器の出力信号に含まれる「歪み」の一種であることを踏まえれば、本願発明の「アナログデジタル変換器の出力歪み」ということができ、これを「補正する方法」は、本願発明の「補正方法」に相当する。
　引用発明の「前記誤差を評価」することは、「誤差」が前述のように本願発明における「出力歪み」に相当するから、本願発明における「前記出力歪みを評価」することに対応する。
　引用発明の「補正用コード出力信号」は減算器に供給され、Ａ／Ｄ変換器の出力信号と減算処理されて誤差を補正するものであるから、本願発明の「評価歪み」に相当する。ここで補正を行う際に、本願発明では「前記アナログデジタル変換器の出力と前記評価歪みとを合成して」いるのに対して、引用発明では「減算処理」を行っているが「減算処理」も「合成」の一種であるといえ、誤差を補正するために実質的に同等の演算処理を行っていることは明らかである。
　したがって、本願発明と引用発明とは、以下の点で一致し、また相違する。
　
（一致点）
「　アナログデジタル変換器の出力歪みの補正方法であって、
　前記出力歪みを評価し、
　評価歪みを供給し、
　前記アナログデジタル変換器の出力と前記評価歪みとを合成して、前記出力歪みを補償することを備える、補正方法。」
　
（相違点）
　本願発明の補正方法は、
「キャリブレーションモジュールをトレーニングすることを備え、
　前記トレーニングは、
　前記アナログデジタル変換器の最上位ビット出力を選択し、
　前記選択された最上位ビット出力を前記キャリブレーションモジュールに供給し、
　前記キャリブレーションモジュールを適応させることを備える」のに対して、引用発明は、
「　補正用メモリへ補正用コード入力信号が書き込まれ、
　前記書き込みは、
　前記Ａ／Ｄ変換器の出力信号の最上位ビットを含む上位ビット信号を選択し、
　前記選択された最上位ビットを含む上位ビット信号を前記補正用メモリに供給し、
　前記補正用メモリに前記補正用コード入力信号を書き込んで格納することにより、前記補正用メモリは補正動作に供するよう設定されることを備える」点。
　
　
４．当審の判断
　上記相違点について検討する。
　本願発明における「キャリブレーションモジュール」は、アナログデジタル変換器の選択された最上位ビット出力が供給され、適応させられるものである。一方で、引用発明の「補正用メモリ」は 、Ａ／Ｄ変換器の出力信号の最上位ビットを含む上位ビット信号が供給されるとともに、それに対応したそのときの誤差の大きさを示す補正用コード入力信号が書き込まれるものだから、「補正用メモリ」は前記上位ビット信号に適応して補正用コード入力信号が書き込まれるということができる。そうしてみると、引用発明の「補正用メモリ」は、本願発明における「キャリブレーションモジュール」とは、後述する上位ビット数に関する点を除いて格別の相違があるものとはいえない。
　また、本願発明において「トレーニングする」とは「アナログデジタル変換器の最上位ビット出力を選択し、選択された最上位ビット出力をキャリブレーションモジュールに供給し、キャリブレーションモジュールを適応させること」を意味している。一方、引用発明の「補正用コード入力信号の書き込み」も、本願発明の「キャリブレーションモジュール」に相当する「補正用メモリ」に対して、Ａ／Ｄ変換器の出力信号の最上位ビットを含む上位ビット信号を選択して、前記補正用メモリに供給し、補正用メモリに補正用コード入力信号を書き込んで格納することにより、補正動作に先だって補正用メモリを設定することを意味しているから、本願発明における「トレーニングする」こととは後述する上位ビット数に関する点を除いて格別の相違があるとはいえない。
　ところで、本願発明においては、アナログデジタル変換器の最上位ビット出力を選択し、キャリブレーションモジュールに供給されているのに対して、引用発明では最上位ビットを含む上位ビットが選択されている点で相違している。しかしながら、選択する上位ビットのビット数が補正の精度に影響することは当業者にとって自明の事項であるから、本願発明のように最上位ビットのみを使うか、あるいは上位の複数ビットを使うかは、求められる補正の精度に応じて当業者が適宜選択設計できた程度の事項にすぎないものである。
　したがって、相違点とした本願発明の構成は引用発明から当業者が容易に想到できたものである。
　
　そして、本願発明の作用効果は、引用発明から当業者が容易に予想し得る範囲のものである。
　
　
５．むすび
　以上のとおり、本願の請求項３に係る発明は、上記引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、その余の請求項について論及するまでもなく、本願は拒絶をすべきものである。
　
　よって、結論のとおり審決する。