【事件の表示】
　特願２００８−５３７７３５「バンクおよびセクタに配置されるメモリアレイならびに関連の復号器」拒絶査定不服審判事件〔平成１９年　５月１０日国際公開、ＷＯ２００７／０５３２６７、平成２１年　４月　２日国内公表、特表２００９−５１４１３６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００６年１０月６日（パリ条約による優先権主張２００５年１０月３１日、米国）を国際出願日とする出願であって、平成２３年１月６日付けの拒絶理由通知に対して、同年５月１０日付けで意見書及び手続補正書が提出されたが、同年１１月１４日付けで拒絶査定がなされ、これに対し、平成２４年３月２１日付けで審判請求がなされるとともに、同日付けで手続補正書が提出され、同年６月２７日付けでなされた審尋に対して、同年１０月１日付けで回答書が提出されたものである。
　
　
第２．本願発明に対する判断
１．本願発明について
１−１．平成２４年３月２１日付けで提出された手続補正書によりなされた補正
　　ア．平成２４年３月２１日付けで提出された手続補正書によりなされた補正は、平成２３年５月１０日付けで提出された手続補正書により補正された特許請求の範囲の請求項５〜９を削除するものである。
　
　　イ．そうすると、平成２４年３月２１日付けで提出された手続補正書によりなされた補正は、請求項の削除を目的とする補正であり、本願の願書に最初に添付された明細書、特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであることは明らかである。
　
　　ウ．したがって、平成２４年３月２１日付けで提出された手続補正書によりなされた手続補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項及び第４項の規定に適合している。
　
１−２．本願発明
　以上のとおり、平成２４年３月２１日付けで提出された手続補正書によりなされた手続補正は、適法になされたものである。
　したがって、本願の請求項１ないし請求項４に係る発明は、平成２４年３月２１日付けで提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし請求項４に記載されている事項によって特定されるものであって、そのうちの、請求項１に係る発明（以下「本願発明」という。）は次のとおりのものである。
　
　【請求項１】
「メモリアレイ（１５０）であって、
　複数のメモリバンク（Ｂ）を備え、各々が複数のセクタ（Ｓ）および複数のセクタ復号器を備え、各セクタ復号器はセクタ（Ｓ）に動作可能に関連付けられ、前記メモリアレイはさらに
　信号を与えるための複数の線と、
　前記複数の線の線の数よりも少ない線によって前記信号を受けセクタ復号器にアドレス信号を与えるために、前記複数の線に動作可能に関連付けられた装置と、
　アドレス信号が与えられるセクタ復号器を含むメモリバンクを選択するための複数の選択復号器とを備え、各選択復号器はメモリバンクに動作可能に関連付けられ、
　前記アドレス信号は、単一の線によって前記セクタ復号器（Ｓ）に与えられ、
　前記複数の線に動作可能に関連付けられた装置は、前記複数の線および前記単一の線に動作可能に関連付けられる演算復号器を含む、メモリアレイ（１５０）。」
　
２．引用例の記載事項と引用発明
２−１．引用例の記載事項
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００４−０７９１６１号公報（以下「引用例」という。）には、「レイアウト面積を減らし、バンクごとに独立的な動作を実行することができるデコーダを有するフラッシュメモリ装置」（発明の名称）に関して、図３〜図６とともに、次の記載がある（下線は、参考のため、当審で付加したものである。以下、他の刊行物においても同じ。）。
　
　　ア．技術分野
ａ．「【０００１】
　本発明は半導体メモリ装置に関するもので、 特にレイアウト面積を減らしてバンクごとに独立した動作を遂行するフラッシュメモリ装置に関するものである。」
　
　　イ．背景技術と発明が解決しようとする課題
ｂ．「【０００２】
　一般的に、フラッシュメモリ装置を含む半導体メモリ装置はアドレス信号を組み合わせてメモリセルをアドレッシングする。メモリセルのワードラインはロウデコーダを通じてアドレッシングされ、ビットラインはコラムアドレスを通じてアドレッシングされる。ロウデコーダはメモリセルアレイブロックの構造に従って構成することができ、バンクを構成するメモリブロックの最小ブロックごとにローカルデコーダを置いたりする。
【０００３】
　図１は一般的なローカルデコーダを含むフラッシュメモリ装置を示す図である。これを参照すると、フラッシュメモリ装置１００は多数個のバンクＢＡＮＫ０、ＢＡＮＫ１、…ＢＡＮＫｎで構成される。バンクＢＡＮＫ０、ＢＡＮＫ１、…ＢＡＮＫｎはロウ方向に多数個のマトリックスＭＡＴ０、ＭＡＴ１、…ＭＡＴｍに分けられ、
バンク ＢＡＮＫ０、ＢＡＮＫ１、…ＢＡＮＫｎとマトリックス ＭＡＴ０、ＭＡＴ１、…ＭＡＴｍが交差する所にセクタと呼ばれるメモリブロックが存在する。
　……（中略）……
【０００６】
　ところで、このようなローカルデコーダ２００は図１に示したように、各セクタに各々連結される。ローカルデコーダＬＤＥＣ内のコーディング部２１０はデコーディング信号
Ｐｉ、Ｑｉ、Ｒｉの組み合わせによってその占める面積は相当である。これによって、ローカルデコーダＬＤＥＣの面積がフラッシュメモリ装置１００のレイアウト上の相当の部分を占める。これは、フラッシュメモリ装置１００が大容量化されれば、大容量化されるほどチップ面積が大きくなる問題点となる。」
　
ｃ．「【０００７】
　一方、フラッシュメモリ装置はその内蔵するシステムの性能に合わせて、多数個のバンクＢＡＮＫ０、ＢＡＮＫ１、...、ＢＡＮＫｎの各々が独立的に動作することが要求される。
【０００８】
　したがって、レイアウト面積を減らすことができ、
バンクごとに独立的な動作を実行することができるデコーダを有するフラッシュメモリ装置
【０００９】
　本発明の目的は、レイアウト面積を減らし、
バンクごとに独立的な動作を実行することができるデコーダを有するフラッシュメモリ装置を提供する
　
　　ウ．課題を解決するための手段
ｄ．「【００１０】
　本発明のフラッシュメモリ装置は、多数個のバンクとグローバルデコーダ、及びローカルデコーダを含む。バンクは行及び列に配列される複数個のメモリセルを有する。グローバルデコーダはバンクのロウ配列方向に分けられたマトリックスブロックごとに位置し、読み出しアドレス信号と書き込みアドレス信号に各々応答してグローバル読み出し信号とグローバル書き込み信号を発生する。
ローカルデコーダはマトリックスブロック内のセクタごとに位置し、読み出しセクタ選択信号に応答してグローバル読み出し信号を、そして書き込みセクタ選択信号に応答してグローバル書き込み信号をワードラインイネーブル信号に伝達し、ワードラインイネーブル信号に応答してワードライン駆動信号をワードラインに伝達する
【００１１】
　
グローバルデコーダは読み出しアドレス信号を入力してグローバル読み出し信号を出力する第１ＮＡＮＤゲートと、書き込みアドレス信号を入力してグローバル書き込み信号を出力する第２ＮＡＮＤゲートで構成される
【００１２】
　ローカルデコーダはコーディング部とドライバ部、及びリセット部を含む。コーディング部はデコーダイネーブル信号と読み出しセクタ選択信号に応答してグローバル読み出し信号を、そして書き込みセクタ選択信号に応答してグローバル書き込み信号をワードラインイネーブル信号に伝達する。ドライバ部はワードラインイネーブル信号に応答してワードライン駆動信号をワードラインに伝達する。リセット部はワードライン駆動信号の反転信号に応答してワードラインをリセットさせる。」
　
　　エ．発明の効果
ｅ．「【００１５】
上述の本発明のフラッシュメモリ装置によると、アドレスコーディング部分をグローバルデコーダに置き、一つのマトリックスブロックごとに一つのグローバルデコーダを置くことによりレイアウト面積を減らす。また、
グローバルデコーダの出力であるグローバル読み出し信号及びグローバル書き込み信号とローカルデコーダの読み出しセクタ選択信号及び書き込みセクタ選択信号に応答して選択されるセクタのワードラインをイネーブルさせるので、選択されたセクタが属する各バンクごとに独立的に読み出し動作と書き込み動作が行われる
　
　　オ．発明を実施するための最良の形態
ｆ．「【００１６】
　図３は本発明の一実施の形態によるフラッシュメモリ装置を示す図である。これを参照すると、
フラッシュメモリ装置３００は多数個のバンクＢＡＮＫ０、ＢＡＮＫ１、...、ＢＡＮＫｎとグローバルデコーダＧＤＥＣと、ローカルデコーダＬＤＥＣとを含む。バンクＢＡＮＫ０、ＢＡＮＫ１、...、ＢＡＮＫｎは行(ｒｏｗ)方向に多数個のマトリックスブロックＭＡＴ０、ＭＡＴ１、...、ＭＡＴｍに分けられ、マトリックスブロックＭＡＴ０、ＭＡＴ１、...、ＭＡＴｍは列(ｃｏｌｕｍ)方向にセクタに分けられる
グローバルデコーダＧＤＥＣはマトリックスブロックＭＡＴ０、ＭＡＴ１、...、ＭＡＴｍごとに配列され、読み出しアドレス信号ＰＱＲｉ＿Ｒと書き込みアドレス信号ＰＱＲｉ＿Ｗに各々応答してグローバル読み出し信号ＧＷＬｉ＿Ｒ、ｉ＝０、１、...、ｍとグローバル書き込み信号ＧＷＬｉ＿Ｗ、ｉ＝０、１、...、ｍを発生する
ローカルデコーダＬＤＥＣはセクタごとに配列され、図５（後で詳述する）に示すように読み出しセクタ選択信号ＳＳ＿Ｒに応答してグローバル読み出し信号ＧＷＬ＿Ｒをワードラインイネーブル信号ＷＬ＿ＤＲＶに伝達し、書き込みセクタ選択信号ＳＳ＿Ｗに応答してグローバル書き込み信号ＧＷＬ＿Ｗをワードラインイネーブル信号ＷＬ＿ＤＲＶに伝達する。
【００１７】
　グローバルデコーダＧＤＥＣの具体例を図４に示す。図４を参照すると、
グローバルデコーダ４００は第１コーディング部４１０と第２コーディング部４２０を含む。第１コーディング部４１０は読み出しアドレス信号Ｐｉ＿Ｒ、Ｑｉ＿Ｒ、Ｒｉ＿Ｒを入力し
第２コーディング部４２０は書き込みアドレス信号Ｐｉ＿Ｗ、Ｑｉ＿Ｗ、Ｒｉ＿Ｗを入力
読み出しアドレス信号Ｐｉ＿Ｒ、Ｑｉ＿Ｒ、Ｒｉ＿Ｒは読み出そうとするメモリセルのアドレス信号を意味し、書き込みアドレス信号Ｐｉ＿Ｗ、Ｑｉ＿Ｗ、Ｒｉ＿Ｗは書き込もうとするメモリセルのアドレス信号を意味する
グローバル読み出し信号ＧＷＬ＿Ｒとグローバル書き込み信号ＧＷＬ＿Ｗは選択される一つのマトリックスブロックＭＡＴ０、ＭＡＴ１、...、ＭＡＴｍへの読み出し動作と書き込み動作を指示する
【００１８】
　本発明の一実施の形態によるローカルデコーダＬＤＥＣが図５に示される。図５を参照すると、ローカルデコーダ５００はコーディング部５１０、ドライバ部２２０及びリセット部２３０を含む。コーディング部５１０は第１乃至第３トランジスタ５１１、５１２、５１３を含む。第１トランジスタ５１１は電源電圧の第1 電圧Ｖｐｘがそのソースに、デコーダイネーブル信号Ｖｐｇａｔｅがそのゲートに、そしてワードラインイネーブル信号ＷＬ＿ＤＲＶがそのドレインに連結される。第２トランジスタ５１２はワードラインイネ
ーブル信号ＷＬ＿ＤＲＶがそのドレインに、読み出しセクタ選択信号ＳＳ＿Ｒがそのゲートに、そしてグローバル読み出し信号ＧＷＬ＿Ｒがそのソースに連結される。第３トランジスタ５１３はワードラインイネーブル信号ＷＬ＿ＤＲＶがそのドレインに、書き込みセクタ選択信号ＳＳ＿Ｗがそのゲートに、そしてグローバル書き込み信号ＧＷＬ＿Ｗがそのソースに連結される。ドライバ部２２０とリセット部２３０は先に説明した図２のドライバ部２２０とリセット部２３０と同一である。説明の重複を避けるために具体的な説明は省略する。」
　
ｇ．「【００１９】
　
ローカルデコーダ５００の動作は次の通りである
デコーダイネーブル信号Ｖｐｇａｔｅ
読み出しセクタ選択信号ＳＳ＿Ｒに応答して
グローバル読み出し信号ＧＷＬ＿Ｒ
ワードラインイネーブル信号ＷＬ＿ＤＲＶに伝達する
メモリセルのうちから選択されるビットライン(図示しない)と連結されるメモリセルデータの読み出し動作が行われる
【００２０】
　次に、書き込み動作を述べると、
デコーダイネーブル信号Ｖｐｇａｔｅ
書き込みセクタ選択信号ＳＳ＿Ｗに応答して
グローバル書き込み信号ＧＷＬ＿Ｗ
ワードラインイネーブル信号ＷＬ＿ＤＲＶに伝達する
メモリセルのうちから選択されるビットライン(図示しない)と連結されるメモリセルへのデータ書き込み動作が行われる
　
ｈ．「【００２３】
　したがって、本発明のフラッシュメモリ装置はワードラインアドレッシングのためのアドレス信号の組み合わせであり反復的であり、面積を多く占めるアドレスコーディング部分をグローバルデコーダに置いて、一つのマトリックスブロックごとに一つのグローバルデコーダＧＤＥＣのみを置くことによりレイアウト面積を減らす。また、グローバルデコーダＧＤＥＣはアドレス信号を読み出しアドレス信号Ｐｉ＿Ｒ、Ｑｉ＿Ｒ、Ｒｉ＿Ｒと書き込みアドレス信号Ｐｉ＿Ｗ、Ｑｉ＿Ｗ、Ｒｉ＿Ｗで区分し、ローカルデコーダＬＤＥＣは読み出しセクタ選択信号ＳＳ＿Ｒ及び書き込みセクタ選択信号ＳＳ＿ＷとグローバルデコーダＧＤＥＣの出力であるグローバル読み出し信号ＧＷＬ＿Ｒ及びグローバル書き込み信号ＧＷＬ＿Ｗに応答してワードラインをイネーブルさせるので、選択されたセクタが属する各バンクごとに独立的に読み出し動作と書き込み動作が行われる。」
　
２−２．引用発明
　　ア．前項のｂの「バンク ＢＡＮＫ０、ＢＡＮＫ１、…ＢＡＮＫｎとマトリックス ＭＡＴ０、ＭＡＴ１、…ＭＡＴｍが交差する所にセクタと呼ばれるメモリブロックが存在する。」、同ｆの「フラッシュメモリ装置３００は多数個のバンクＢＡＮＫ０、ＢＡＮＫ１、...、ＢＡＮＫｎとグローバルデコーダＧＤＥＣと、ローカルデコーダＬＤＥＣとを含む。バンクＢＡＮＫ０、ＢＡＮＫ１、...、ＢＡＮＫｎは行(ｒｏｗ)方向に多数個のマトリックスブロックＭＡＴ０、ＭＡＴ１、...、ＭＡＴｍに分けられ、マトリックスブロックＭＡＴ０、ＭＡＴ１、...、ＭＡＴｍは列(ｃｏｌｕｍ)方向にセクタに分けられる。」から、引用例には、フラッシュメモリ装置は、多数個のバンクＢＡＮＫ０〜ＢＡＮＫｎを含み、前記バンクＢＡＮＫ０〜ＢＡＮＫｎは行方向に多数個のマトリックスブロックＭＡＴ０〜ＭＡＴｍに分けられ、各バンクＢＡＮＫｉ（ｉ＝０〜ｎ）は前記マトリックスブロックＭＡＴ０〜ＭＡＴｍと交差する所で列方向にセクタに分けられることが記載されている。
　そして、前項のｃの「バンクごとに独立的な動作を実行することができるデコーダを有するフラッシュメモリ装置を提供する」から、引用例には、「バンクごとに独立的な動作を実行することができるデコーダを有するフラッシュメモリ装置」が記載されている。
　したがって、引用例には、多数個のバンクＢＡＮＫｉ（ｉ＝０〜ｎ）を含み、バンクＢＡＮＫｉは行方向に多数個のマトリックスブロックＭＡＴｊ（Ｊ＝０〜ｍ）に分けられ、前記バンクＢＡＮＫｉは前記マトリックスブロックＭＡＴｊと交差する所で列方向にセクタに分けられ、前記バンクＢＡＮＫｉごとに独立的な動作を実行することができるデコーダを有するフラッシュメモリ装置が記載されている。
　
　　イ．前項のｄの「ローカルデコーダはマトリックスブロック内のセクタごとに位置し、読み出しセクタ選択信号に応答してグローバル読み出し信号を、そして書き込みセクタ選択信号に応答してグローバル書き込み信号をワードラインイネーブル信号に伝達し、ワードラインイネーブル信号に応答してワードライン駆動信号をワードラインに伝達する。」、同ｆの「ローカルデコーダＬＤＥＣはセクタごとに配列され、図５（後で詳述する）に示すように読み出しセクタ選択信号ＳＳ＿Ｒに応答してグローバル読み出し信号ＧＷＬ＿Ｒをワードラインイネーブル信号ＷＬ＿ＤＲＶに伝達し、書き込みセクタ選択信号ＳＳ＿Ｗに応答してグローバル書き込み信号ＧＷＬ＿Ｗをワードラインイネーブル信号ＷＬ＿ＤＲＶに伝達する。」、同ｇの「読み出し動作を述べると、デコーダイネーブル信号Ｖｐｇａｔｅがハイレベルである時に、ハイレベルの読み出しセクタ選択信号ＳＳ＿Ｒに応答してローレベルのグローバル読み出し信号ＧＷＬ＿Ｒをワードラインイネーブル信号ＷＬ＿ＤＲＶに伝達する。……選択されるビットライン(図示しない)と連結されるメモリセルデータの読み出し動作が行われる。」及び「書き込み動作を述べると、デコーダイネーブル信号Ｖｐｇａｔｅがハイレベルである時に、ハイレベルの書き込みセクタ選択信号ＳＳ＿Ｗに応答してローレベルのグローバル書き込み信号ＧＷＬ＿Ｗをワードラインイネーブル信号ＷＬ＿ＤＲＶに伝達する。……選択されるビットライン(図示しない)と連結されるメモリセルへのデータ書き込み動作が行われる。」から、引用例には、マトリックスブロックＭＡＴｊ（Ｊ＝０〜ｍ）内のセクタ毎に配列され、それぞれ、デコーダイネーブル信号Ｖｐｇａｔｅと、読み出しセクタ選択信号ＳＳ＿Ｒ乃至書き込みセクタ選択信号ＳＳ＿Ｗとに応じて、グローバル読み出し信号ＧＷＬ＿Ｒ乃至グローバル書き込み信号ＧＷＬ＿Ｗを、ワードラインイネーブル信号ＷＬ＿ＤＲＶに伝達することで、メモリセルデータの読み出し動作乃至データ書き込み動作を行わせるローカルデコーダＬＤＥＣが記載されている。
　
　　ウ．前項のｆの「グローバルデコーダＧＤＥＣはマトリックスブロックＭＡＴ０、ＭＡＴ１、...、ＭＡＴｍごとに配列され、読み出しアドレス信号ＰＱＲｉ＿Ｒと書き込みアドレス信号ＰＱＲｉ＿Ｗに各々応答してグローバル読み出し信号ＧＷＬｉ＿Ｒ、ｉ＝０、１、...、ｍとグローバル書き込み信号ＧＷＬｉ＿Ｗ、ｉ＝０、１、...、ｍを発生する。」から、「グローバルデコーダＧＤＥＣ」に「読み出しアドレス信号ＰＱＲｉ＿Ｒと書き込みアドレス信号ＰＱＲｉ＿Ｗ」を供給するための信号ラインが存在することは、明らかである。
　そして、同ｆの「グローバルデコーダ４００は第１コーディング部４１０と第２コーディング部４２０を含む。第１コーディング部４１０は読み出しアドレス信号Ｐｉ＿Ｒ、Ｑｉ＿Ｒ、Ｒｉ＿Ｒを入力……する第１ＮＡＮＤゲートで構成され」、「第２コーディング部４２０は書き込みアドレス信号Ｐｉ＿Ｗ、Ｑｉ＿Ｗ、Ｒｉ＿Ｗを入力……する第２ＮＡＮＤゲートで構成される」との記載のとおり、「第１ＮＡＮＤゲート」及び「第２ＮＡＮＤゲート」は３入力のゲートであるから、前記「読み出しアドレス信号ＰＱＲｉ＿Ｒと書き込みアドレス信号ＰＱＲｉ＿Ｗ」を供給するための信号ラインは、それぞれ、３本であると認められる。
　したがって、引用例には、読み出しアドレス信号ＰＱＲｉ＿Ｒと書き込みアドレス信号ＰＱＲｉ＿Ｗとを供給するための、それぞれ、３本の信号ラインが記載されている。
　
　　エ．前項のｄの「グローバルデコーダは読み出しアドレス信号を入力してグローバル読み出し信号を出力する第１ＮＡＮＤゲートと、書き込みアドレス信号を入力してグローバル書き込み信号を出力する第２ＮＡＮＤゲートで構成される。」、ｆの「グローバルデコーダＧＤＥＣはマトリックスブロックＭＡＴ０、ＭＡＴ１、...、ＭＡＴｍごとに配列され、読み出しアドレス信号ＰＱＲｉ＿Ｒと書き込みアドレス信号ＰＱＲｉ＿Ｗに各々応答してグローバル読み出し信号ＧＷＬｉ＿Ｒ、ｉ＝０、１、...、ｍとグローバル書き込み信号ＧＷＬｉ＿Ｗ、ｉ＝０、１、...、ｍを発生する」、「グローバルデコーダ４００は第１コーディング部４１０と第２コーディング部４２０を含む。第１コーディング部４１０は読み出しアドレス信号Ｐｉ＿Ｒ、Ｑｉ＿Ｒ、Ｒｉ＿Ｒを入力してグローバル読み出し信号ＧＷＬ＿Ｒを出力する第１ＮＡＮＤゲートで構成される。第２コーディング部４２０は書き込みアドレス信号Ｐｉ＿Ｗ、Ｑｉ＿Ｗ、Ｒｉ＿Ｗを入力してグローバル書き込み信号ＧＷＬ＿Ｗを出力する第２ＮＡＮＤゲートで構成される。」及び「グローバル読み出し信号ＧＷＬ＿Ｒとグローバル書き込み信号ＧＷＬ＿Ｗは選択される一つのマトリックスブロックＭＡＴ０、ＭＡＴ１、...、ＭＡＴｍへの読み出し動作と書き込み動作を指示する。」との記載と、前記イから、引用例には、マトリックスブロックＭＡＴｊ（ｊ＝０〜ｍ）毎に配列され、それぞれ、読み出しアドレス信号ＰＱＲｉ＿Ｒを入力してグローバル読み出し信号ＧＷＬ＿Ｒを出力する第１ＮＡＮＤゲートと、書き込みアドレス信号ＰＱＲｉ＿Ｗを入力してグローバル書き込み信号ＧＷＬ＿Ｗを出力する第２ＮＡＮＤゲートとで構成され、前記グローバル読み出し信号ＧＷＬ＿Ｒ乃至前記グローバル書き込み信号ＧＷＬ＿Ｗにより、選択される一つのマトリックスブロックＭＡＴｊへの読み出し動作乃至書き込み動作を指示するグローバルデコーダＧＤＥＣが記載されている。
　また、前記イから、前記グローバル読み出し信号ＧＷＬ＿Ｒ乃至前記グローバル書き込み信号ＧＷＬ＿Ｗの供給先は、選択される一つのマトリックスブロックＭＡＴｊに配列された各ローカルデコーダＬＤＥＣである。
　そして、前記グローバル読み出し信号ＧＷＬ＿Ｒ乃至前記グローバル書き込み信号ＧＷＬ＿Ｗを出力するのは、第１ＮＡＮＤゲート乃至第２ＮＡＮＤゲートであるから、前記グローバル読み出し信号ＧＷＬ＿Ｒ乃至前記グローバル書き込み信号ＧＷＬ＿Ｗは、それぞれ、１本のラインによって前記各ローカルデコーダＬＤＥＣに供給されると認められる。
　
　　オ．前項のｅの「グローバルデコーダの出力であるグローバル読み出し信号及びグローバル書き込み信号とローカルデコーダの読み出しセクタ選択信号及び書き込みセクタ選択信号に応答して選択されるセクタのワードラインをイネーブルさせるので、選択されたセクタが属する各バンクごとに独立的に読み出し動作と書き込み動作が行われる。」から、引用例には、選択されたセクタが属する各バンクごとに独立的に読み出し動作と書き込み動作が行われることが記載されている。
　
　　カ．以上ア〜オを総合すると、引用例には、次の発明（以下「引用発明」という。）が開示されていると認められる。
「多数個のバンクＢＡＮＫｉ（ｉ＝０〜ｎ）を含み、バンクＢＡＮＫｉは行方向に多数個のマトリックスブロックＭＡＴｊ（Ｊ＝０〜ｍ）に分けられ、前記バンクＢＡＮＫｉは前記マトリックスブロックＭＡＴｊと交差する所で列方向にセクタに分けられ、前記バンクＢＡＮＫｉごとに独立的な動作を実行することができるデコーダを有するフラッシュメモリ装置であって、
　前記マトリックスブロックＭＡＴｊ内のセクタ毎に配列され、それぞれ、デコーダイネーブル信号Ｖｐｇａｔｅと、読み出しセクタ選択信号ＳＳ＿Ｒ乃至書き込みセクタ選択信号ＳＳ＿Ｗとに応じて、グローバル読み出し信号ＧＷＬ＿Ｒ乃至グローバル書き込み信号ＧＷＬ＿Ｗを、ワードラインイネーブル信号ＷＬ＿ＤＲＶに伝達することで、メモリセルデータの読み出し動作乃至データ書き込み動作を行わせるローカルデコーダＬＤＥＣと、
　読み出しアドレス信号ＰＱＲｉ＿Ｒと書き込みアドレス信号ＰＱＲｉ＿Ｗとを供給するための、それぞれ、３本の信号ラインと、
　前記マトリックスブロックＭＡＴｊ毎に配列され、それぞれ、前記読み出しアドレス信号ＰＱＲｉ＿Ｒを入力して前記グローバル読み出し信号ＧＷＬ＿Ｒを１本のラインによって前記各ローカルデコーダＬＤＥＣに出力する第１ＮＡＮＤゲートと、前記書き込みアドレス信号ＰＱＲｉ＿Ｗを入力して前記グローバル書き込み信号ＧＷＬ＿Ｗを１本のラインによって前記各ローカルデコーダＬＤＥＣに出力する第２ＮＡＮＤゲートとで構成され、前記グローバル読み出し信号ＧＷＬ＿Ｒ乃至前記グローバル書き込み信号ＧＷＬ＿Ｗにより、選択される一つの前記マトリックスブロックＭＡＴｊへの読み出し動作乃至書き込み動作を指示するグローバルデコーダＧＤＥＣと、
を備え、選択されたセクタが属する各バンクごとに独立的に読み出し動作と書き込み動作が行われることを特徴とするフラッシュメモリ装置。」
　
３．対比
３−１．本願発明と引用発明との対比
　次に、本願発明と引用発明とを対比する。
　　ア．引用発明の「多数個のバンクＢＡＮＫｉ（ｉ＝０〜ｎ）を含み、バンクＢＡＮＫｉは行方向に多数個のマトリックスブロックＭＡＴｊ（Ｊ＝０〜ｍ）に分けられ、前記バンクＢＡＮＫｉは前記マトリックスブロックＭＡＴｊと交差する所で列方向にセクタに分けられ」た「フラッシュメモリ装置」において、各「セクタ」は、「列方向」の「バンクＢＡＮＫｉ」と「行方向」の「マトリックスブロックＭＡＴｊ」とが「交差する所」に配列されているから、アレイをなしていると解される。
　したがって、引用発明の「多数個のバンクＢＡＮＫｉ（ｉ＝０〜ｎ）を含み、バンクＢＡＮＫｉは行方向に多数個のマトリックスブロックＭＡＴｊ（Ｊ＝０〜ｍ）に分けられ、前記バンクＢＡＮＫｉは前記マトリックスブロックＭＡＴｊと交差する所で列方向にセクタに分けられ」た「フラッシュメモリ装置」は、本願発明の「メモリアレイ（１５０）」に相当する。
　そして、引用発明の「多数個のバンクＢＡＮＫｉ（ｉ＝０〜ｎ）」は、本願発明の「複数のメモリバンク（Ｂ）」に相当する。
　また、引用発明の前記「セクタ」は、「前記バンクＢＡＮＫｉは前記マトリックスブロックＭＡＴｊと交差する所」に配置されるから、多数個存在することは明らかである。よって、引用発明の前記「セクタ」は、本願発明の「複数のセクタ（Ｓ）」に相当する。
　
　　イ．引用発明の「前記マトリックスブロックＭＡＴｊ内のセクタ毎に配列され、それぞれ、デコーダイネーブル信号Ｖｐｇａｔｅと、読み出しセクタ選択信号ＳＳ＿Ｒ乃至書き込みセクタ選択信号ＳＳ＿Ｗとに応じて、グローバル読み出し信号ＧＷＬ＿Ｒ乃至グローバル書き込み信号ＧＷＬ＿Ｗを、ワードラインイネーブル信号ＷＬ＿ＤＲＶに伝達することで、メモリセルデータの読み出し動作乃至データ書き込み動作を行わせるローカルデコーダＬＤＥＣ」において、前記「メモリセルデータ」は、当該「ローカルデコーダＬＤＥＣ」と対をなす「セクタ」における「メモリセルデータ」であると解される。
　そして、前記「ローカルデコーダＬＤＥＣ」は、多数個存在する前記「セクタ」「毎に配列」されているから、多数個存在すると認められる。
　したがって、引用発明の「前記マトリックスブロックＭＡＴｊ内のセクタ毎に配列され」、前記「セクタ」における「メモリセルデータの読み出し動作乃至データ書き込み動作を行わせるローカルデコーダＬＤＥＣ」は、本願発明の「各セクタ復号器はセクタ（Ｓ）に動作可能に関連付けられ」た「複数のセクタ復号器」に相当する。
　
　　ウ．引用発明の「読み出しアドレス信号ＰＱＲｉ＿Ｒと書き込みアドレス信号ＰＱＲｉ＿Ｗとを供給するための、それぞれ、３本の信号ライン」は、本願発明の「信号を与えるための複数の線」に相当する。
　
　　エ．引用発明において、「グローバル読み出し信号ＧＷＬ＿Ｒ」乃至「グローバル書き込み信号ＧＷＬ＿Ｗ」は、「前記読み出しアドレス信号ＰＱＲｉ＿Ｒ」乃至「前記書き込みアドレス信号ＰＱＲｉ＿Ｗ」から生成されて、「多数個のマトリックスブロックＭＡＴｊ（Ｊ＝０〜ｍ）」の中から「一つの前記マトリックスブロックＭＡＴｊ」を「選択」するための信号であり、したがって、「前記読み出しアドレス信号ＰＱＲｉ＿Ｒ」乃至「前記書き込みアドレス信号ＰＱＲｉ＿Ｗ」に基づいて「一つの前記マトリックスブロックＭＡＴｊ」を特定できる情報であるから、「一つの前記マトリックスブロックＭＡＴｊ」を特定するアドレス信号であると認められる。
　したがって、引用発明の、それぞれ「１本のラインによって」、「各ローカルデコーダＬＤＥＣ」に「グローバル読み出し信号ＧＷＬ＿Ｒ」乃至「グローバル書き込み信号ＧＷＬ＿Ｗ」を「出力」して、「選択される一つの前記マトリックスブロックＭＡＴｊへの読み出し動作乃至書き込み動作を指示するグローバルデコーダＧＤＥＣ」は、本願発明の「前記複数の線の線の数よりも少ない線によって前記信号を受けセクタ復号器にアドレス信号を与えるために、前記複数の線に動作可能に関連付けられた装置」に相当する。
　
　　オ．本願明細書には、段落【００１６】に「それぞれの演算復号器ＧＤＲ１〜ＧＤＲ８からメモリバンクＢＡ、ＢＢの領域内へおよび領域内に線ＲＸ１〜ＲＸ８が延在しており、各線ＲＸ１〜ＲＸ８は、セクタの各列に垂直に延在する単一の線である。」と記載されている。したがって、本願発明の「アドレス信号」を「セクタ復号器（Ｓ）」に与えるための「単一の線」とは、読み出し「アドレス信号」及び書き込み「アドレス信号」を「セクタ復号器（Ｓ）」に与えるための、それぞれ「単一の線」を意味するものである。
　したがって、引用発明における、「前記グローバル読み出し信号ＧＷＬ＿Ｒ」を「前記各ローカルデコーダＬＤＥＣに出力する」ための「１本のライン」、及び、「前記書き込みアドレス信号ＰＱＲｉ＿Ｗ」を「前記各ローカルデコーダＬＤＥＣに出力する」ための「１本のライン」は、本願発明の「アドレス信号」を「セクタ復号器（Ｓ）に与え」るための「単一の線」に相当する。
　
　　カ．そして、引用発明の「前記読み出しアドレス信号ＰＱＲｉ＿Ｒを入力して前記グローバル読み出し信号ＧＷＬ＿Ｒを１本のラインによって前記各ローカルデコーダＬＤＥＣに出力する第１ＮＡＮＤゲート」と「前記書き込みアドレス信号ＰＱＲｉ＿Ｗを入力して前記グローバル書き込み信号ＧＷＬ＿Ｗを１本のラインによって前記各ローカルデコーダＬＤＥＣに出力する第２ＮＡＮＤゲート」とは、いずれも、本願発明の「前記複数の線に動作可能に関連付けられた装置」に含まれる「前記複数の線および前記単一の線に動作可能に関連付けられる演算復号器」に相当する。
　
３−２．一致点及び相違点
　そうすると、本願発明と引用発明との一致点及び相違点は、次のとおりとなる。
　
《一致点》
「メモリアレイ（１５０）であって、
　複数のメモリバンク（Ｂ）を備え、各々が複数のセクタ（Ｓ）および複数のセクタ復号器を備え、各セクタ復号器はセクタ（Ｓ）に動作可能に関連付けられ、前記メモリアレイはさらに
　信号を与えるための複数の線と、
　前記複数の線の線の数よりも少ない線によって前記信号を受けセクタ復号器にアドレス信号を与えるために、前記複数の線に動作可能に関連付けられた装置と、
　前記アドレス信号は、単一の線によって前記セクタ復号器（Ｓ）に与えられ、
　前記複数の線に動作可能に関連付けられた装置は、前記複数の線および前記単一の線に動作可能に関連付けられる演算復号器を含む、メモリアレイ（１５０）。」
　
《相違点》
　本願発明は、「各選択復号器はメモリバンクに動作可能に関連付けられ」た「アドレス信号が与えられるセクタ復号器を含むメモリバンクを選択するための複数の選択復号器」を備えるのに対して、引用発明は「前記バンクＢＡＮＫｉごとに独立的な動作を実行することができるデコーダを有するフラッシュメモリ装置」であって、「選択されたセクタが属する各バンクごとに独立的に読み出し動作と書き込み動作が行われる」点。
　
４．当審の判断
４−１．相違点について
　　ア．引用発明は、「前記バンクＢＡＮＫｉごとに独立的な動作を実行することができるデコーダを有するフラッシュメモリ装置」に関する。
　しかし、引用発明の「フラッシュメモリ装置」が「前記バンクＢＡＮＫｉごとに独立的な動作を実行することができるデコーダを有する」のか、あるいは、引用発明の「デコーダを有するフラッシュメモリ装置」が「前記バンクＢＡＮＫｉごとに独立的な動作を実行することができる」のか、引用例の段落【０００７】〜【０００９】の記載を参照しても必ずしも明らかではない。
　ここで、引用発明の「フラッシュメモリ装置」においては「選択されたセクタが属する各バンクごとに独立的に読み出し動作と書き込み動作が行われる」のであるから、後者の「デコーダを有するフラッシュメモリ装置」が「前記バンクＢＡＮＫｉごとに独立的な動作を実行することができる」場合であっても、前者の「フラッシュメモリ装置」が「前記バンクＢＡＮＫｉごとに独立的な動作を実行することができるデコーダを有する」場合と同様に、「多数個のバンクＢＡＮＫｉ（ｉ＝０〜ｎ）」を含む引用発明の「フラッシュメモリ装置」が「前記バンクＢＡＮＫｉごとに独立的な動作を実行する」ことを可能にさせるための、「デコーダ」等の何らかの制御手段が設けられていることは自明である。
　しかしながら、この、引用発明の「フラッシュメモリ装置」が「前記バンクＢＡＮＫｉごとに独立的な動作を実行する」ことを可能にさせるための何らかの制御手段として、如何なる構成のものが採用されているかは、引用例には記載されていない。
　
　　イ．ところで、複数のバンクを備える不揮発性メモリ等の記憶装置においては、バンクごとに独立的な動作を実行させるための制御手段として、アドレス信号の所定ビットに応じて当該所定ビットに対応するバンクを選択するデコーダを前記対応するバンク毎に複数設けて、選択された前記対応するバンクで独立的な動作が実行されるように、前記複数のデコーダをそれぞれ前記対応するバンクに接続したものは、以下の、周知例１〜２に記載され、周知技術にすぎない。
　
　　ウ．したがって、引用発明において、引用発明の「フラッシュメモリ装置」に「前記バンクＢＡＮＫｉごとに独立的な動作を実行」させることを可能にさせるための制御手段として、前記「独立的な動作」が「実行」される「バンクＢＡＮＫｉ」を特定する「デコーダ」を、「バンクＢＡＮＫｉごと」に複数設けて当該「バンクＢＡＮＫｉ」に接続し、それぞれの前記「デコーダ」により、「独立的に読み出し動作と書き込み動作」を行わせるためのアドレス信号の所定ビットに対応する前記「バンクＢＡＮＫｉ」を選択して特定することで、「選択されたセクタが属する各バンクごとに独立的に読み出し動作と書き込み動作が行われる」ようにすることは、当業者が容易に想到し得たものと認められる。
　
　　エ．周知例１：特開２００１−３５１３８８号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００１−３５１３８８号公報には、「不揮発性半導体記憶装置」（発明の名称）に関して、図１７〜図２２とともに、以下の記載がある。
ａ．「【０１１９】［実施の形態４］図１７は、この発明の実施の形態４に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。この図１７に示す
不揮発性半導体記憶装置はＢＧＯフラッシュメモリである
アドレスバッファ９０１からのアドレス信号ＡＥおよびＡＩの特定のビット（バンクアドレス）が、バンクＢ♯１−Ｂ♯４それぞれに対応して設けられるバンクポインタ７０ａ−７０ｄへ与えられる。バンクポインタ７０ａ−７０ｄは、それぞれ互いに独立に、リードモード特定データを格納し、このバンク指定時、リードモード切替信号ＲＳＷ１−ＲＳＷ４を内部制御回路７２へ与える。
【０１２０】したがって、この
図１７に示すＢＧＯフラッシュメモリにおいては、バンク単位で、リードモードの内容を特定でき、バンクアドレス信号の変更のみで、さまざまなリードモードを特定することができる
ｂ．「【０１２１】図１８は、バンクＢ♯１に対して設けられるバンクポインタ７０ａの構成を概略的に示す図である。バンクポインタ７０ａ−７０ｄは同一構成を有する。単にバンク指定信号生成時のアドレス信号ビットの組合せが互いに異なるだけである。
【０１２２】図１８において、
バンクポインタ７０ａは、内部制御アドレス信号ビットＡＩ＜ｍ＞およびＡＩ＜ｍ−１＞を受けて内部動作用バンク指定信号ＡＩＢ１を生成するＡＮＤ型デコード回路７５ａ
外部動作用アドレス信号ビットＡＥ＜ｍ＞おびＡＥ＜ｍ−１＞を受けて外部動作用バンク指定信号をＡＥＢ１を生成するＡＮＤ型デコード回路７５ｂ
アドレス信号ビットＡＩ＜ｍ＞およびＡＩ＜ｍ−１＞は内部動作時のバンクアドレスを構成し、またアドレス信号ビットＡＥ＜ｍ＞およびＡＥ＜ｍ−１＞が、外部動作用のバンクアドレスを構成する
　……（中略）……
【０１２４】これらのＮＯＲ回路７８ａ−７８ｅは、インバータ７６の出力信号がＨレベルのときには、データ読出指示信号ＩＤＲＤ１、ＣＦＲＤ１、ＳＤＲＤ１、ＬＢＲＤ１およびＡＲＲＤ１をＬレベルに設定する。すなわち、
このバンクＢ♯１が外部アドレス信号により指定されない場合には、これらの読出指示信号は非活性状態に維持される
一方、バンク指定信号ＡＥＢ１がＨレベルとなると、インバータ７６の出力信号がＬレベルとなり、ＮＯＲ回路７８ａ−７８ｅがインバータとして動作し、ラッチ回路７７ａ−７７ｅによりラッチされた信号に従って、バンクＢ♯１に対して行なわれる外部リードモードの内容を特定する
リードモード切替信号ＲＳＷを与え、指定された動作モードに応じた状態に出力切替回路３を設定する
ｃ．「【０１３６】したがって、
各バンクごとに、その読出内容を変更することができる。たとえばバンクＢ♯１において消去／書込の内部動作が行なわれている場合、バンクＢ♯２−Ｂ♯４を特定するバンクアドレスを与えることにより、バンクＢ♯２−Ｂ♯４のメモリセルデータの読出またはレジスタ回路９０８−９１１のデータの読出を行なう
　
　　オ．周知例２：特開平１１−３２８９５６号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開平１１−３２８９５６号公報には、「昇圧回路」（発明の名称）に関して、図１〜図１４とともに、以下の記載がある。
ａ．「【００１５】図１において、この実施例の
ダイナミック型ＲＡＭは、４個のバンクＢＡＮＫ０〜ＢＡＮＫ３
を備える
【００１６】
バンクＢＡＮＫ０〜ＢＡＮＫ３は、メモリアレイＡＲＹ０〜ＡＲＹ３と、各メモリアレイの両側に配置される一対のセンスアンプＳＡとをそれぞれ含む。
【００１７】
バンクＢＡＮＫ０〜ＢＡＮＫ３の下端には、共通のカラムアドレスデコーダＣＤが設けられ、各バンクの左側には、ロウアドレスデコーダＲＤ０〜ＲＤ３ならびにバンクコントローラＢＣ０〜ＢＣ３がそれぞれ設けられる。
バンクコントローラＢＣ０〜ＢＣ３には、インターフェイス回路ＩＦから所定ビットのロウバンクアドレス信号ＲＢＡ及びカラムバンクアドレス信号ＣＢＡが供給される
【００１８】カラムアドレスデコーダＣＤは、ダイナミック型ＲＡＭがカラムサイクルとされるとき、インターフェイス回路ＩＦから供給されるカラムアドレス信号ＣＡをデコードして、バンクＢＡＮＫ０〜ＢＡＮＫ３のセンスアンプＳＡに対するビット線選択信号の対応するビットを択一的に有効レベルとする。また、バンクＢＡＮＫ０〜ＢＡＮＫ３のロウアドレスデコーダＲＤは、ダイナミック型ＲＡＭがロウサイクルとされるとき、インターフェイス回路ＩＦから供給されるロウアドレス信号ＲＡをデコードして、メモリアレイＡＲＹ０〜ＡＲＹ３の対応するワード線を択一的に内部電圧ＶＰＰのような選択レベルとする。
【００１９】一方、
バンクコントローラＢＣ０〜ＢＣ３は、ダイナミック型ＲＡＭがカラムサイクル又はロウサイクルとされるとき、インターフェイス回路ＩＦから供給されるロウバンクアドレス信号ＲＢＡ又はカラムバンクアドレス信号ＣＢＡをデコードして、ロウバンク選択信号ＢＲ０〜ＢＲ３等の制御信号を選択的に形成し、バンクＢＡＮＫ０〜ＢＡＮＫ３の動作を制御する。バンクコントローラＢＣ０〜ＢＣ３は、センスアンプＳＡのシェアドＭＯＳＦＥＴを選択的にオン状態とするためのシェアド制御信号を選択的に形成する
　
４−２．小括
　以上のとおりであるから、相違点は、周知技術を参酌すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　そして、本願発明の効果も、引用発明及び周知技術から、当業者が予期し得たものである。
　したがって、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に想到し得たものと認められる。
　
４−３．回答書の補正案について
　　ア．なお、付記すると、審判請求人は、平成２４年１０月１日に提出した回答書において、特許請求の範囲の請求項１を、
「メモリアレイ（１５０）であって、
　複数のメモリバンク（Ｂ）を備え、各々が複数のセクタ（Ｓ）および複数のセクタ復号器を備え、各セクタ復号器はセクタ（Ｓ）に動作可能に関連付けられ、前記メモリアレイはさらに
　信号を与えるための複数の線と、
　前記複数の線の線の数よりも少ない線によって前記信号を受けセクタ復号器にアドレス信号を与えるために、前記複数の線に動作可能に関連付けられた装置と、
　アドレス信号が与えられるセクタ復号器を含むメモリバンクを選択するための複数の選択復号器とを備え、各選択復号器はメモリバンクに動作可能に関連付けられ、
　前記アドレス信号は、単一の線によって前記セクタ復号器（Ｓ）に与えられ、
　前記複数の線に動作可能に関連付けられた装置は、複数の演算復号器を含み、
　前記複数の演算復号器のそれぞれは、前記複数の線および前記単一の線に動作可能に関連付けられ、前記複数の線からの信号の演算結果を反転して前記単一の線に出力する回路を有し、
　前記複数の演算復号器の少なくとも一つは、前記複数の線からの信号の一部を反転する回路をさらに有する、メモリアレイ（１５０）。」、
と補正する補正案を提示している。
　
　　イ．しかしながら、引用発明は、前記補正案の「複数の演算復号器」に相当する「前記読み出しアドレス信号ＰＱＲｉ＿Ｒを入力して前記グローバル読み出し信号ＧＷＬ＿Ｒを１本のラインによって前記各ローカルデコーダＬＤＥＣに出力する第１ＮＡＮＤゲート」と「前記書き込みアドレス信号ＰＱＲｉ＿Ｗを入力して前記グローバル書き込み信号ＧＷＬ＿Ｗを１本のラインによって前記各ローカルデコーダＬＤＥＣに出力する第２ＮＡＮＤゲート」とを有している。
　
　　ウ．そして、引用発明の「前記読み出しアドレス信号ＰＱＲｉ＿Ｒを入力して前記グローバル読み出し信号ＧＷＬ＿Ｒを１本のラインによって前記各ローカルデコーダＬＤＥＣに出力する第１ＮＡＮＤゲート」と「前記書き込みアドレス信号ＰＱＲｉ＿Ｗを入力して前記グローバル書き込み信号ＧＷＬ＿Ｗを１本のラインによって前記各ローカルデコーダＬＤＥＣに出力する第２ＮＡＮＤゲート」とは、「前記グローバル読み出し信号ＧＷＬ＿Ｒ乃至前記グローバル書き込み信号ＧＷＬ＿Ｗにより、選択される一つの前記マトリックスブロックＭＡＴｊへの読み出し動作乃至書き込み動作を指示する」ためのものである。
　したがって、共通に「入力」される「読み出しアドレス信号ＰＱＲｉ＿Ｒ」乃至「書き込みアドレス信号ＰＱＲｉ＿Ｗ」の値に応じて、これらの「アドレス信号」に対応する「一つの前記マトリックスブロックＭＡＴｊ」を「選択」できるように、当該「一つの前記マトリックスブロックＭＡＴｊ」に対応する前記「第１ＮＡＮＤゲート」乃至「第２ＮＡＮＤゲート」毎に、前記「読み出しアドレス信号ＰＱＲｉ＿Ｒ」乃至「書き込みアドレス信号ＰＱＲｉ＿Ｗ」の中の特定の信号を反転するインバータを、その入力側に挿入することは、当業者であれば適宜なし得たものと認められる。
　
　　エ．また、前記「第１ＮＡＮＤゲート」乃至「第２ＮＡＮＤゲート」の出力を反転することは、当該出力である「グローバル読み出し信号ＧＷＬ＿Ｒ」乃至「グローバル書き込み信号ＧＷＬ＿Ｗ」が供給される「各ローカルデコーダＬＤＥＣ」が、ローアクティブの回路であるか、ハイアクティブの回路であるかに応じて、当業者であれば当然になし得たものと認められる。
　
　　オ．以上から、仮に、本願の特許請求の範囲が前記補正案の通りに補正されたとしても、前記補正案の請求項１に係る発明は、引用発明及び周知技術に基づいて、当業者が容易に想到し得たものと認められる。
　したがって、前記補正案は採用できない。
　
　
第３．結言
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。