(57)【要約】本発明は、記憶セルの選択のためのトランジスタと固体電解質を用いたスイッチに関する。記憶セルにおいては、半導体基板表面に形成された電界効果トンランジスタのドレイン拡散層上に金属が積層されている。金属上に金属をキャリアーとする固体電解質が積層されている。固体電解質と金属が空隙を介して接し、金属が共通接地線に接続されている。電界効果トランジスタのソースが列アドレス線に接続され、電界効果トランジスタのゲートが行アドレス線に接続されている。
2003028124.tif 000002
【特許請求の範囲】
【請求項１】
固体電解質を用い、ラッチ機能を備えた固体電解質スイッチであって、
絶縁膜上に第一の金属薄膜が配置され、
該第一の金属薄膜上に該第一の金属薄膜の金属イオンをキャリアーとする固体電解質が配置され、
該固体電解質上に空隙を介して第二の金属薄膜が配置されることを特徴する電気素子。
【請求項２】
請求項１の固体電解質スイッチにおいて、
絶縁膜上に第二の金属薄膜が配置され、
該第二の金属薄膜上に空隙を介して固体電解質が配置され、
該固体電解質上に該固体電解質のキャリアーの金属イオンを材料とする第一の金属薄膜が配置されていることを特徴とする電気素子。
【請求項３】
固体電解質を用いた固体電解質トランジスタであって、
絶縁膜上の金属薄膜の一部が、該金属薄膜の金属イオンをキャリアーとする固体電解質であり、
該固体電解質上に絶縁膜が配置され、
該絶縁膜上にゲート電極が配置され、
該ゲート電極に負の電圧を加えると、該金属薄膜中の金属が酸化されて金属イオンとなり該固体電解質中に移動することによってトランジスタがオフされ、逆に正の電圧を加えると、該固体電解質中の金属イオンが還元されて金属となり、もとの位置に戻ることによって、トランジスタがオンすることを特徴とする電気素子。
【請求項４】
記憶装置の構成要素となる１つの記憶セルが、１つの電界効果トランジスタと１つの請求項１または２に記載の固体電解質スイッチから成り、
半導体基板表面に形成された電界効果トンランジスタのドレイン領域上に請求項１または２記載の固体電解質スイッチが配置され、
該固体電解質スイッチの第二の金属薄膜が共通接地線に接続され、
該電界効果トランジスタのソースが列アドレス線に接続され、
該電界効果トランジスタのゲートが行アドレス線に接続されることを特徴とする記憶装置。
【請求項５】
記憶装置の構成要素となる１つの記憶セルが、１つのダイオードと１つの請求項１または２に記載の固体電解質スイッチから成り、
半導体基板表面に形成されたダイオードの一方の電極上に請求項１または２記載の固体電解質スイッチが配置され、該固体電解質スイッチの第二の金属薄膜が行アドレス線に接続され、
該ダイオードの他方の電極が列アドレス線に接続されることを特徴とする記憶装置。
【請求項６】
記憶装置の構成要素となる１つの記憶セルが１つの請求項１または２に記載の固体電解質スイッチから成り、
半導体基板表面に形成された行アドレス線と接続される第一の金属薄膜の一部が、該第一の金属薄膜の金属イオンをキャリアーとする固体電解質であり、
該固体電解質と列アドレス線と接続される第二の金属薄膜と空隙を介して交差していることを特徴とする記憶装置。
【請求項７】
請求項１または２に記載の空隙を作製するために、フォトレジストの現像液およびフォトレジストの溶媒に不溶な材料を犠牲層として用いることを特徴とする電気素子の製造方法。
【請求項８】
請求項４から６のいずれかに記載の空隙を作製するために、フォトレジストの現像液およびフォトレジストの溶媒に不溶な材料を犠牲層として用いることを特徴とする記憶装置の製造方法。
【請求項９】
請求項７に記載のフォトレジストの現像液およびフォトレジストの溶媒に不溶な材料として、電子ビームレジストであるカリックスアレーン、クロロメチル化カリックスアレーン、またはポリスチレンを用いることを特徴とする電気素子の製造方法。
【請求項１０】
請求項１または２に記載の第二の金属薄膜のうち空隙に接する部分に半導体薄膜が配置され、
固体電解質スイッチがオンした場合には、該半導体と金属の界面にショットキー障壁が形成され、整流作用が働くことを特徴とする電気素子。
【請求項１１】
請求項６に記載の第二の金属薄膜のうち空隙に接する部分に半導体薄膜が配置され、
固体電解質スイッチがオンした場合には、該半導体と金属の界面にショットキー障壁が形成され、整流作用が働くことを特徴とする記憶装置。
【請求項１２】
請求項４に記載の電界効果トランジスタに請求項３に記載の固体電解質トランジスタを用いることを特徴とする記憶装置。
【請求項１３】
請求項４から６のいずれかに記載の記憶装置を絶縁膜でパッシベーションし、固体電解質中から析出する金属の酸化を防ぐことを特徴とする記憶装置の製造方法。
【請求項１４】
請求項１から３のいずれかに記載の固体電解質が、銀イオン導電性固体電解質である硫化銀、ヨウ化銀、ヨウ化銀ルビジウム等、銅イオン導電性固体電解質であるブロモ化銅、硫化銅のいずれかであり、請求項１から６に記載の第二の金属が白金、タングステン、アルミ、金、銅、銀のいずれかであることを特徴とする電気素子。
【請求項１５】
請求項４から６のいずれかに記載の固体電解質が、銀イオン導電性固体電解質である硫化銀、ヨウ化銀、ヨウ化銀ルビジウム等、銅イオン導電性固体電解質であるブロモ化銅、硫化銅のいずれかであり、請求項１から６に記載の第二の金属が白金、タングステン、アルミ、金、銅、銀のいずれかであることを特徴とする記憶装置。
【請求項１６】
請求項１または２の固体電解質スイッチにおいて、
製造時に固体電解質層と対向電極層間に電圧を印加することによって、オフ状態からオン状態へ遷移するオン電圧、およびオン状態からオフ状態へ遷移するオフ電圧を制御することを特徴とする電気素子。
【請求項１７】
請求項１または２の固体電解質スイッチを備えたフィールド・プログラマブル・ゲート・アレイであって、
論理ブロック間の配線のスイッチおよび論理ブロックの機能を選択するスイッチに固体電解質スイッチを用いることを特徴とする電気素子。
【発明の詳細な説明】
技術分野
本発明は、主に、固体電解質を用いた電気素子に関する。特に、固体電解質を用いた高集積化および高速化が可能な不揮発性記憶装置とその製造方法に関する。
背景技術
今日の高度情報化社会において、大量の情報を一時的あるいは半永久的に保持する記憶装置は必要不可欠である。なかでも、コンピュータに用いられているダイナミックメモリ（ＤＲＡＭ）、フラッシュメモリやリードオンリーメモリ（ＲＯＭ）などはよく知られている。
第１の従来例はフラッシュメモリである。フラッシュメモリーの記憶セルは浮遊ゲート型トランジスタ１個からなる。ソース、ドレイン間のチャネル領域と制御ゲート電極と間に設けた浮遊ゲート電極を情報の蓄積ノードとして利用する。
浮遊ゲート電極の帯電状態を情報の”０”と”１”に対応させる。浮遊ゲート電極は周囲を絶縁膜で囲まれているために、ここに蓄えられた電荷は電源遮断後も失われることなく、不揮発性が実現される。読み出し動作は、浮遊ゲート電極に蓄えられた電荷量に応じてしきい電圧が変化することを利用して行う。情報の書き込み・消去動作は、酸化膜を介したトンネル電流によって電子を浮遊ゲートに注入あるいは浮遊ゲート電極から電子を放出させることによって行う。
第２の従来例は、固体電解質中の電気化学反応を用いた量子ポイントコンタクトスイッチである（リケンレビュー、３７号、７ページ、２００１年参照）。固体電解質は、固体中を溶液中のように自由にイオンが移動できる物質のことで、これまでに多くの陽イオンや陰イオンの伝導を示す材料が見出されている。電界を加えるとキャリアーとなる金属イオンが固体中を移動して電流を運ぶ。
上記文献には、銀イオン導電性固体電解質である硫化銀を利用したスイッチについて述べられている。銀線の表面を硫化して硫化銀を形成し、白金線と微小な空隙を接近させる。硫化銀に正、白金に負の電圧を加えると、硫化銀内の銀イオンが表面に銀原子として析出し、白金との間の空隙に銀の架橋ができ、ポイントコンタクトが形成される。硫化銀と白金間には、架橋が形成されていない場合には電流はほとんど流れないが、架橋が形成されると電流が流れるようになる。
架橋の形成と消失はマイクロ秒以下の高速で起こる。また、架橋を流れる電流は量子化される。電流の量子化は、架橋が数個の原子鎖でできていて、サイズがナノメーターオーダーであることを示している。スイッチとして用いると、高速動作、低消費電力、さらに高集積化が可能である。従来例では、スイッチやメモリーへ応用した際には、新規素子の作製に繋がることが述べられている。
第１の従来例のフラッシュメモリは、低ビットコストを特徴としてきた素子であり、他のメモリーに対して有利なビットコストを実現していく必要がある。そのためには、記憶セルのスケーリングが今後進むと考えられる。しかし、現状では見通しは明るくない。その原因の一つが、書き換え回数増大とともに発生するトンネル酸化膜リーク電流にある。
リーク電流は浮遊ゲート電極に蓄えられた電荷を消失させる致命的な現象である。酸化膜の薄膜化とともに急激に増大するため、トンネル酸化膜を薄膜化するのは困難であると考えられている。薄膜化に頼らないスケーリングを考える必要が生じている。
第２の従来例では、空隙を設ける際に、走査型トンネル顕微鏡を用いる方法と、２本の金属線を手で持って近づける方法が用いられている。走査型トンネル顕微鏡を用いる方法では、一つの空隙を制御良く形成できる利点はあるが、多数の空隙を作製するには適していない。硫化銀線あるいは白金線を手で持って近づける方法は制御性が悪く、同様に多数の空隙を作製するのには適していない。さらに、第２の従来例のように銀線上の硫化銀では１つの記憶セルのサイズがミリメーターオーダーであり、集積化には向いていない。したがって、記憶装置として集積化することはできない。
そこで、本発明の目的は、固体電解質を用いた記憶装置を提供し、特に、集積化に有利な回路構成を有する記憶装置とその製造方法を提供することにある。
発明の開示
本発明では、記憶セルの選択のためのトランジスタと固体電解質スイッチを備えたことを特徴とする（図３（Ａ）参照）。詳しく述べると、本発明の代表的な形態による記憶セルは、半導体基板表面に形成された電界効果トンランジスタのドレイン領域上に第一の金属薄膜が積層され、該第一の金属薄膜上に第一の金属薄膜の金属イオンをキャリアーとする固体電解質が積層され、該固体電解質と第二の金属薄膜が空隙を介して交差し、該第二の金属薄膜が共通接地線に接続され、該電界効果トランジスタのソースが列アドレス線に接続され、該電界効果トランジスタのゲートが行アドレス線に接続されていることを特徴とする（図３（Ｂ）参照）。
本発明の別の実施形態によれば、記憶セルが１つのダイオードと１つの固体電解質スイッチを備えたことを特徴とする（図４（Ａ）参照）。詳しく述べると、半導体基板表面に形成されたダイオードの一方の電極上に第一の金属薄膜が配置され、該第一の金属薄膜上に該第一の金属薄膜の金属イオンをキャリアーとする固体電解質が配置され、該固体電解質上に空隙を介して第二の金属薄膜が配置され、該第二の金属薄膜が行アドレス線に接続され、該ダイオードの他方の電極が列アドレス線に接続されることを特徴とする（図４（Ｂ）参照）。
本発明のさらに別の実施形態によれば、記憶装置の構成要素となる１つの記憶セルが１つの固体電解質スイッチを備えることを特徴とする（図５（Ａ）参照）。詳しく述べると、半導体基板表面に形成された行アドレス線と接続される第一の金属薄膜の一部が、該第一の金属薄膜の金属イオンをキャリアーとする固体電解質であり、該固体電解質と列アドレス線と接続される第二の金属薄膜と空隙を介して交差していることを特徴とする（図５（Ｂ）参照）。
さらに、固体電界質スイッチを高集積化するために、犠牲層を用いて空隙を制御良く作製する必要がある。空隙を作製する際の犠牲層として、電子ビームレジストであるカッリクスアレーン系レジストやポリスチレン、ポリイミドなどの熱硬化性樹脂、シリコン酸化膜やシリコン窒化膜などの、フォトレジストの現像液およびフォトレジストの溶媒に不溶な材料を用いることを特徴とする。
本発明の代表的な実施形態の構成要素である固体電解質スイッチは、半導体基板０１上の絶縁膜５２上に配置されている（図６（Ｂ））。その絶縁膜５２上に第一の金属薄膜５３と、金属薄膜５３上に金属薄膜の金属イオンをキャリアーとする固体電解質５５が配置され、さらに空隙５６を介して第二の金属薄膜５４が設置されている。固体電解質を用いたスイッチの特性は、第一の金属薄膜５３を接地して、第二の金属薄膜５４に加える電圧を所定の範囲で繰り返し増減させるとき、第二の金属薄膜５４に流れる電流が室温においてヒステリシスを示すものである（図６（Ａ））。
図６（Ａ）のように、第二の金属薄膜５４に印加する電圧を第１の電圧（−０．２Ｖ）と第２の電圧（０．５Ｖ）の間で上下すると、室温において第二の金属薄膜５４を流れる電流にヒステリシスを示す。０Ｖから負の方向に電圧を減じると、−０．２Ｖ付近で電流が流れる。抵抗値は２０オーム程度である。電圧を正の方向に掃引すると、＋０．０６Ｖで電流が急激に減少する。−０．２から０．０６Ｖの間では、抵抗にして２桁以上の違いがある双安定状態が実現できることがわかる。電圧が小さい場合に（−０．２から０．０６Ｖ）は、双安定状態は保持され、ラッチ機能が実現されていることがわかる。第一の金属薄膜５３上の固体電解質５５においてスイッチ動作およびラッチ動作をすることは従来知られていなかったことであり、発明者らが実験的に発見したものである。図６Ａの実験では第一の金属薄膜５３は銀薄膜、固体電解質５５は硫化銀薄膜、第二の金属５４は白金である。
上記のヒステリシス特性は、図６（Ｂ）を用いて以下のように説明できる。
第一の金属薄膜５３を接地して、第二の金属薄膜５４に負の電圧を加えると、第二の金属薄膜５４からトンネル電流で電子が固体電解質５５に供給され、固体電解質表面に金属イオンが還元されて金属５７が析出する。析出が繰り返されると、空隙５６が狭まり、ついには第二の金属薄膜５４との間で架橋が形成される。このとき、固体電解質５５と第二の金属薄膜５４が電気的に接続され、電流が流れる。一方、第二の金属薄膜５４に正の電圧を加えると、析出した金属５７の架橋が酸化され、固体電解質５５中へと拡散されていく。酸化が繰り返されると、ついには空隙５６が生じ、固体電解質５５と第二の金属薄膜５４は電気的に切断される。
以上より、１つの固体電解質スイッチおいて電流のオン、オフが可能であることがわかった。さらにオン、オフの状態はある電圧以下では保持されており、ラッチ機能を備えていることがわかった。このラッチ機能を用いれば、情報の書き込み、保持、読み出しといったメモリ動作が可能である。固体電解質スイッチは、原理上、原子サイズ程度の大きさがあればよく、従来の電気素子よりもはるかに微細化が可能である。
金属薄膜と固体電解質の間の空隙の作製においては、有機溶剤やフォトレジストの現像液などには溶けない材質を用いる。例えば、カリックスアレーンは、電子ビームに露光されると、分子同士が結合してサイズの大きいポリマーを形成する。形成されたポリマーは、フォトレジストの溶媒や現像液などには溶けない安定な物質である。一方、有機物であるため、酸素アッシングなどの酸素プラズマ処理によって炭化し、取り除くことができる。以上より、固体電解質を用いたスイッチにおける空隙を制御よく制御することが可能であり、多数の素子を集積化できる。
図１４（Ａ）は、固体電解質５５に硫化銅、第二の金属薄膜５４にチタン、第一の金属薄膜に銅を用いた固体電解質スイッチの電流電圧特性を示している。
固体電解質スイッチのオン状態とオフ状態間の遷移が起こる電圧は、それぞれ−１Ｖ以上、１Ｖ以下である。図１４（Ｂ）に示すように、−３から５Ｖの範囲で電圧を同じ固体電解質スイッチに印加すると、オン状態とオフ状態の遷移が起こる電圧が大きくなっているのがわかる。
オン状態からオフ状態への遷移は３Ｖ、逆にオフ状態からオン状態への遷移は−３Ｖである。遷移電圧の変化は、固体電解質中の銅イオンの動きによるものであり、上記のイオン欠乏層の広がりと関係している。印加電圧の大きさによって遷移電圧を制御できることは、従来知られていなかったことであり、発明者らが実験的に発見したものである。
発明を実施するための最良の形態
本発明の実施の形態について図面を参照して詳細に説明する。
（第１の実施形態）
図１（Ａ）に本実施形態による固体電解質スイッチ１０Ａの構造図を示す。
固体電解質スイッチ１０Ａは、シリコンのような半導体基板０１から成る。半導体基板０１上に２０オングストロームから２００オングストローム程度の厚さの絶縁膜０２を配置する。絶縁膜０２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などから作られる絶縁膜でよい。絶縁膜０２上には、第一の金属薄膜０３が配置され、第一の金属薄膜０３上に第一の金属薄膜０３の材料である金属イオンをキャリアーとする固体電解質０５が配置される。金属薄膜０３は例えば銀などの金属で、膜厚は２００オングストロームから２０００オングストロームであればよい。固体電解質０５は例えば硫化銀で、膜厚は２０オングストロームから２０００オングストロームであればよい。固体電解質０５上には空隙０６を介し、第二の金属薄膜０４が配置される。
１つの例として、絶縁膜０２にシリコン酸化膜、第一の金属薄膜０３に銀薄膜、固体電解質０５に硫化銀、第二の金属薄膜０４に白金を用いた場合の固体電解質スイッチの製造方法について図７（Ａ）から図７（Ｄ）に沿って述べる。
シリコン基板上０１に膜厚３００ｎｍのシリコン酸化膜６２を熱酸化法によって形成し、さらに、膜厚２５００オングストロームの銀薄膜を真空蒸着法あるいはスパッタ法によって形成する（図７（Ａ））。
その後、ウエットエッチング法あるいは反応性イオンエッチング法によって細線に加工する。細線の加工はリフトオフ法を用いてもよい。銀薄膜６３の形成の後、硫化を行う（図７（Ｂ）。銀薄膜６３の硫化には２つの方法がある。硫化の第１の方法は、銀薄膜６３が形成されたシリコン基板を硫黄粉末とともにるつぼに入れ、窒素雰囲気のベーク炉において１３０度に加熱する。硫化中に銀薄膜の伝導度を測定することによって、硫化の程度を知ることができ、銀薄膜６３の硫化を制御よく行うことができる。硫化は伝導度が２分の１程度になるまで行う。
硫化の第２の方法は、窒素で希釈した硫化水素中で、基板を１２０度から３００度に加熱して行う。この場合も、銀薄膜６３の抵抗を測定することで、制御よく硫化を行うことができる。本硫化工程によって、銀薄膜の表面は黒色の硫化銀に変化する。硫化銀は自然界に存在する安定な物質であり、以下に続く工程において劣化することなく、また、経時劣化もない。
次に、カリックスアレーンレジストをスピンコートした後、電子ビーム描画装置により硫化銀６５の一部を覆うように矩形パターンのカリックスアレーンレジスト６７を形成する（図７（Ｃ））。露光後に現像およびリンスを行った後、カリックスアレーンは化学的に安定なポリマーに変化する。そのため、フォトレジストの溶剤や現像液などに溶けない。カリックスアレーンの膜厚は、スピンコートの際の回転数およびカリックスアレーンの濃度を変えることで調整することができる。５重量％のカリックスアレーン（溶媒はモノクロロベンゼン）を用い、回転数４０００ｒｐｍであると、膜厚は１７０ｎｍである。膜厚の調整は１０ｎｍのオーダーで正確に行うことが可能である。
次に、白金薄膜６４を形成する。白金薄膜を真空蒸着法あるいはスパッタ法によって形成した後、ウエットエッチング法あるいは反応性イオンエッチング法によって細線に加工する。細線の加工はリフトオフ法を用いてもよい。硫化銀６５と重なる部分では、硫化銀上に形成されたカリックスアレーンレジスト６７が存在し、硫化銀６５と白金薄膜６４は接触することはない。
最後に、酸素アッシングまたは有機溶剤によりカリックスアレーンレジスト６７を取り除く（図７（Ｄ））。アッシングでは有機物を炭化させることによって取り除くので、硫化銀や白金にダメージを与えることなくレジスト６７を選択的に取り除くことができる。カリックスアレーンレジスト６７が取り除かれると、硫化銀と白金との間に空隙６６ができる。空隙の間隔は、カリックスアレーンレジスト６７の膜厚を変えることで調整することができる。
固体電解質スイッチ１０の動作方法を図７（Ｄ）を参照しながら説明する。
銀薄膜６３を接地して、白金薄膜６４に負の電圧（−０．２Ｖ以上）を加えると、スイッチがオンする。一方、白金薄膜６４に正の電圧（０．０６Ｖ以上）を加えると、スイッチはオフする。電圧を印加しない場合や、印加電圧が小さい場合（−０．２０から０．０６Ｖ）には、オンの状態あるいはオフの状態が維持される。
本実施例ではカリックスアレーンレジスト６７を取り除いて空隙６６を形成したが、カリックスアレーンレジスト６７を残した状態においてもスイッチング動作を確認することができた。銀の架橋の形成時に、柔らかい材質であるカリックスアレーンを押しのけて銀析出が進行し、架橋が形成できたものと考えられる。したがって、柔らかい物質を犠牲層として用いる場合には、犠牲層を必ずしも取り除く必要はない。
（第２の実施形態）
図１（Ｂ）に本実施形態の別の形態の固体電解質スイッチ１０Ｂの構造図を示す。
固体電解質スイッチ１０Ｂは、シリコンのような半導体基板０１から成る。半導体基板０１上に２０オングストロームから２００オングストローム程度の厚さの絶縁膜０２を配置する。絶縁膜０２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などから作られる絶縁膜でよい。絶縁膜０２上には、第二の金属薄膜０４が配置され、第二の金属薄膜０４上に空隙０６を介し、固体電解質０５が配置される。
金属薄膜０４は、例えば白金などの金属で、膜厚は２００オングストロームから２０００オングストロームであればよい。固体電解質０５は例えば硫化銀で、膜厚は２０オングストロームから２０００オングストロームであればよい。固体電解質０５上に固体電解質０５のキャリアーである金属イオンを材料とする第一の金属薄膜０３が配置される。固体電解質０５に硫化銀を用いたとすると、第一の金属薄膜０３は銀薄膜でよい。
１つの例として、絶縁膜０２にシリコン酸化膜、第一の金属薄膜０３に銀薄膜、固体電解質０５に硫化銀、第二の金属薄膜０４に白金を用いた場合の固体電解質スイッチの製造方法について図８（Ａ）から図８（Ｄ）に沿って述べる。
シリコン基板上０１に膜厚３００ｎｍのシリコン酸化膜７２を熱酸化法によって形成し、さらに、膜厚２５００オングストロームの白金薄膜を真空蒸着法あるいはスパッタ法によって形成する（図８（Ａ））。その後、ウエットエッチング法あるいは反応性イオンエッチング法によって細線に加工する。細線の加工はリフトオフ法を用いてもよい。
次に、カリックスアレーンレジストをスピンコートした後、電子ビーム描画装置により白金薄膜７４の一部を覆うように矩形パターンのカリックスアレーンレジスト７７を形成する（図８（Ｂ）。露光後に現像およびリンスを行った後、カリックスアレーンは化学的に安定なポリマーに変化する。そのため、フォトレジストの溶剤や現像液などに溶けない。カリックスアレーンの膜厚は、スピンコートの際の回転数およびカリックスアレーンの濃度を変えることで調整することができる。５重量％のカリックスアレーン（溶媒はモノクロロベンゼン）を用い、回転数４０００ｒｐｍであると、膜厚は１７０ｎｍである。膜厚の調整は１０ｎｍのオーダーで正確に行うことが可能である。
次に、銀薄膜を形成し、硫化を行う。銀薄膜の硫化には２つの方法がある。硫化の第１の方法は、銀薄膜が形成されたシリコン基板を硫黄粉末とともにるつぼに入れ、窒素雰囲気のベーク炉において１３０度に加熱する。硫化の第２の方法は、窒素で希釈した硫化水素中で、基板を１２０度から３００度に加熱して行う。
本工程によって、銀薄膜の表面は黒色の硫化銀に変化する。硫化銀は自然界に存在する安定な物質であり、以下に続く工程において劣化することなく、また、経時劣化もない。銀薄膜の硫化を行った結果、硫化銀薄膜７５が形成される（図８（Ｃ））。
次に、酸素アッシングまたは有機溶剤によりカリックスアレーンレジスト７７を取り除く（図８（Ｄ））。アッシングでは有機物を炭化させることによって取り除くので、硫化銀や白金にダメージを与えることなくレジスト７７を選択的に取り除くことができる。カリックスアレーンレジスト７７が取り除かれると、硫化銀と白金との間に空隙７６ができる。空隙の間隔は、カリックスアレーンレジスト７７の膜厚を変えることで調整することができる。最後に、硫化銀薄膜７５上に、銀薄膜７３を真空蒸着法あるいはスパッタ法によって形成する。
固体電解質スイッチ１０の動作方法を図８（Ｄ）を参照しながら説明する。
銀薄膜７３を接地して、白金薄膜７４に負の電圧（−０．２Ｖ以上）を加えると、スイッチがオンする。一方、白金薄膜７４に正の電圧（０．０６Ｖ以上）を加えると、スイッチはオフする。電圧を印加しない場合や、印加電圧が小さい場合（−０．２から０．０５Ｖ）には、オンの状態あるいはオフの状態が維持される。
（第３の実施形態）
図２に本実施形態による固体電解質トランジスタ２０の構造図を示す。
固体電解質トランジスタ２０は、シリコンのような半導体基板０１から成る。半導体基板０１上に２０オングストロームから２００オングストローム程度の厚さの絶縁膜１２を配置する。絶縁膜１２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などから作られる絶縁膜でよい。絶縁膜１２上には、金属薄膜１３が配置され、金属薄膜１３内に金属薄膜１３の材料である金属イオンをキャリアーとする固体電解質１５が配置される。金属薄膜１３は、例えば銀などの金属で、膜厚は２００オングストロームから２０００オングストロームであればよい。固体電解質１５は、例えば、硫化銀で、膜厚は２０オングストロームから２０００オングストロームであればよい。
固体電解質１５上には絶縁膜１８が配置され、絶縁膜１８上にゲート電極１７が配置される。絶縁膜は２０オングストロームから２００オングストローム程度の厚さのシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などから作られる絶縁膜でよい。金属薄膜１３の両端には、ソース電極１１、ドレイン電極１４が配置される。ソース電極、ドレイン電極、ゲート電極は、膜厚が５００から２０００オングストロームのアルミニウムや金薄膜などでよい。
１つの例として、絶縁膜１２にシリコン酸化膜、金属薄膜１３に銀薄膜、固体電解質１５に硫化銀を用いた場合の固体電解質トランジスタの製造方法について図９（Ａ）から図９（Ｄ）に沿って述べる。
シリコンのような半導体基板０１上に膜厚３００ｎｍのシリコン酸化膜を熱酸化法によって形成する（図９（Ａ））。
膜厚２５００オングストロームの銀薄膜８３を真空蒸着法あるいはスパッタ法によって形成し、さらにソース電極８１、ドレイン電極８４を真空蒸着法あるいはスパッタ法によって形成する（図９（Ｂ））。この後、硫化を行う（図９（Ｃ））。銀薄膜８３の硫化には２つの方法がある。
硫化の第１の方法は、銀薄膜８３が作製されたシリコン基板を硫黄粉末ととにるつぼに入れ、窒素雰囲気のベーク炉において１３０度に加熱する。銀薄膜８３の硫化には２つの方法がある。硫化の第１の方法は、銀薄膜８３が形成されたシリコン基板を硫黄粉末とともにるつぼに入れ、窒素雰囲気のベーク炉において１３０度に加熱する。硫化中に銀薄膜の伝導度を測定することによって、硫化の程度を知ることができ、銀薄膜８３の硫化を制御よく行うことができる。硫化は伝導度が１０分の１程度になるまで行う。
硫化の第２の方法は、窒素で希釈した硫化水素中で、基板を１２０度から３００度に加熱して行う。この場合も、銀薄膜８３の抵抗を測定することで、制御よく硫化を行うことができる。本硫化工程によって、銀薄膜は黒色の硫化銀に変化する。硫化銀は自然界に存在する安定な物質であり、以下に続く工程において劣化することなく、また、経時劣化もない。本工程により硫化銀７５が銀薄膜８４中に形成される。
次に、絶縁膜８８を形成する（図９（Ｄ））。絶縁膜８８は、シリコン酸化膜、窒化シリコン膜、酸窒化シリコン膜などから作られる絶縁膜でよく、気相成長法などによって形成する。膜厚は２０オングストロームから２０００オングストロームであればよい。絶縁膜８８上に、スパッタ法によりアルミニウムを材料とするゲート電極８７を形成する。膜厚は５００オングストロームから２０００オングストロームであればよい。
固体電解質トランジスタ２０の動作方法を図９（Ｄ）を参照しながら説明する。
ソース電極８１を接地し、ドレイン電極８４に微小な正の電圧（１０ｍＶ程度）を加える。ゲート電極８７に負の電圧（−１Ｖ程度）を加えると、硫化銀８５と絶縁膜８２の間にはさまれた銀薄膜中の銀イオンがゲート電極に引き付けられて、硫化銀８５中に移動する。銀が移動することで、空隙が生じ、ソース電極８１からドレイン電極８４にいたる電流経路が遮断され、トランジスタがオフする。逆に、ゲート電極８７に正の電圧（１Ｖ程度）を印加すると、銀が硫化銀８５から析出し、空隙を埋める。このとき、電流経路が形成され、トランジスタがオンする。
（第４の実施形態）
図３（Ａ）に本実施形態による記憶セル１００の構造図を、図３（Ｂ）に記憶装置の回路図を示す。
記憶セル１００は、シリコンのような半導体基板０１から成る。基板０１内には、チャネル領域１０９を間に有するソース領域１１０とドレイン領域１１１とを形成する。ソース領域１１０の一部とチャネル領域１０９とドレイン領域１１１の一部とを覆って、２０オングストロームから２００オングストローム程度の厚さの絶縁膜１０８を配置する。絶縁膜１０８は、シリコン酸化膜、窒化シリコン膜、酸窒化シリコン膜などから作られる絶縁膜でよい。
ソース領域上にはソース電極１０１が、絶縁膜１０８上にはゲート電極１０７が配置される。電極の材料は、アルミニウム、銀、金などの金属や、高濃度にドープしたポリシリコンでよい。ドレイン領域１１１上には、第一の金属薄膜１０３が配置され、第一の金属薄膜１０３上に金属薄膜１０３の材料である金属イオンをキャリアーとする固体電解質１０５が配置される。
金属薄膜１０３は例えば銀などの金属で、膜厚は２００オングストロームから２０００オングストロームであればよい。固体電解質１０５は、例えば、硫化銀で、膜厚は２００オングストロームから２０００オングストロームであればよい。固体電解質１０５上には空隙１０６を介し、第二の金属薄膜１０４が配置される。
記憶装置には、記憶セル１００の記憶セルアレイ２６が備えられる。記憶装置の周辺回路には、従来技術により作製可能な列アドレス復号回路２４と行アドレス復号回路２５が含まれている。記憶セルアレイ２６に対する各記憶セル１００との接続は以下のようになっている。
すなわち、各記憶セルの第二の金属薄膜１０４のすべては共通接地線２３を介して相互に接続され、接地されている。同一列中の各記憶セル１００のソース電極１０１は、列アドレス線を介して相互に接続されている。例えば、列アドレス線２１ａと左端列中の各記憶セル１００からのソース電極１０１とが接続されている。同一行中の各記憶セル１００のゲート電極１０７は、行アドレス線を介して相互に接続されている。例えば、行アドレス線２２ａと上端行中の各記憶セル１００のゲート電極１０７とが接続されている。
本記憶装置の製造方法について説明する。
一例として、半導体基板０１およびチャネル領域１０９としてｐ型シリコンが用いられ、ソース領域１１０およびドレイン領域１１１としてｎ型シリコンが用いられる。また、固体電解質１０５として硫化銀が用いられ、第二の金属薄膜１０４として白金薄膜が用いられる。記憶装置の周辺回路である列アドレス復号回路２４や行アドレス復号回路２５は従来技術である半導体加工技術を用いて作製することができる。
記憶セルアレイ２６を構成する記憶セル１００の内、ソース領域１１０、チャネル領域１０９、ドレイン領域１１１、絶縁膜１０８、ソース電極１０１、およびゲート電極１０７は、従来技術であるの半導体加工技術を用いて作製される。
さらに、第一の金属薄膜１０３、固体電解質１０５、空隙１０６、第二の金属薄膜１０４は図７（Ａ）から図７（Ｄ）に示される本実施例１の固体電解質スイッチ１０の製造方法を用いて作製される。
上記の製造方法で作製された本記憶装置の動作方法について説明する。
動作として、書き込み、消去、読み出しの各動作を記憶セルアレイ２６の中の特定の一つの記憶セルに対して選択的に行われなければならない。記憶セルの選択は、選択したい記憶セルに接続されている行アドレス線と列アドレス線を指定することにより行うことができる。ここで、書き込み状態とは、固体電解質１０５と第二の金属薄膜１０４との間に架橋が形成されている場合であり、消去状態とは固体電解質１０５と金属薄膜１０４に架橋が形成されていない場合と定義する。記憶セルアレイ２６内の選択した記憶セル１００に書き込むには、選択した記憶セル１００に係わる行アドレス線に正電圧（＋１Ｖ）を印加し、かつ、選択した記憶セル１００に係わる列アドレス線に正電圧（＋０．２Ｖ）を印加する。このとき、選択した記憶セル１００において、ｐ型シリコンであるチャネル領域１０９にｎチャネルが生じ、ソース領域１１０とドレイン領域１１１は電気的に接続され、ドレイン領域１１１の電位はソース領域１１０の電位とほぼ等しくなる。
このことにより、選択された記憶セルの固体電解質１０５に正電圧（約０．２Ｖ）が印加され、共通接地線と接続されている第二の金属薄膜１０４との間に電位差が生じる。この電位差によって、固体電解質中の金属イオンが金属となって析出し、第二の金属薄膜１０４との間に架橋が形成される。記憶セル配列２６内の選択した記憶セル１００を消去するには、選択した記憶セル１００に係わる行アドレス線に正電圧（＋１Ｖ）を印加し、かつ、選択した記憶セルに係わる列アドレス線に負電圧（−０．２Ｖ）を印加する。このとき、ｐ型シリコンであるチャネル領域１０９にｎチャネルが生じ、ソース領域１１０とドレイン領域１１１は電気的に接続され、ドレイン領域１１０の電位はソース領域１１１の電位とほぼ等しくなる。
このことにより、選択された記憶セルの固体電解質１０５に負電圧（約−０．２Ｖ）が印加され、共通接地線と接続されている第二の金属薄膜１０４との間に電位差が生じる。この電位差によって架橋を形成している金属イオンが固体電解質１０５の内部への移動し、架橋は消失する。記憶セルアレイ２６内の選択した記憶セル１００を読み出すには、選択した記憶セル１００に係わる行アドレス線に正電圧（＋１Ｖ）を印加し、かつ、選択した記憶セル１００に係わる列アドレス線に微小な正電圧（０．０１Ｖ）を印加する。このとき、ｐ型シリコンであるチャネル領域１０９にｎチャネルが生じ、ソース領域１１０とドレイン領域１１１は電気的に接続され、ドレイン領域１１１の電位はソース領域１１０の電位とほぼ等しくなる。
このことにより、選択された記憶セル１００の固体電解質１０５に正電圧（約０．０１Ｖ）が印加され、共通接地線２３と接続されている第二の金属薄膜１０４との間に電位差が生じる。架橋が形成されている場合（書き込み状態）には列アドレス線に電流は流れ、一方、架橋が形成されていない場合（消去状態）には電流は流れない。電流の有無によって記憶セル１００の状態を読み取ることができる。
（第５の実施形態）
図４（Ａ）に本実施形態による記憶セル２００の構造図を、図４（Ｂ）に記憶装置の回路図を示す。
記憶セル２００は、シリコンのような半導体基板０１から成る。基板０１はｐ型半導体である。半導体基板０１中にｎ型半導体領域２０８とｐ型半導体領域２０７が配置される。ｎ型半導体領域２０８上には電極２０１が配置される。電極の材料は、アルミニウム、銀、金などの金属や、高濃度にドープしたポリシリコンでよい。
ｐ型半導体領域２０７には、第一の金属薄膜２０３が配置され、第一の金属薄膜２０３上に第一の金属薄膜２０３の材料である金属イオンをキャリアーとする固体電解質２０５が配置される。第一の金属薄膜２０３は、例えば銀などの金属で、膜厚は２００オングストロームから２０００オングストロームであればよい。固体電解質２０５は、例えば、硫化銀で、膜厚は２００オングストロームから２０００オングストロームであればよい。固体電解質２０５上には空隙２０６を介し、第二の金属薄膜２０４が配置される。
記憶装置には、記憶セル２００の記憶セルアレイ３６が備えられる。記憶装置の周辺回路には、従来技術により作製可能な列アドレス復号回路３４と行アドレス復号回路３５が含まれている。記憶セルアレイ３６における各記憶セル２００との接続は以下のようになっている。すなわち、同一列中の各セル２００の電極２０１は、列アドレス線を介して相互に接続されている。例えば、列アドレス線３１ａと左端列中の各記憶セル２００の電極２０１とが接続されている。同一行中の各記憶セル２００の第二の金属薄膜２０４は、行アドレス線を介して相互に接続されている。例えば、行アドレス線３２ａと上端行中の各記憶セル２００の第二の金属薄膜２０４とが接続されている。
本記憶装置の製造方法について説明する。
一例として、半導体基板０１としてｐ型シリコンが用いられ、ｎ型半導体領域２０８としてｎ型シリコンが用いられる。また、ｐ型半導体領域２０７としてｐ型シリコンが用いられ、固体電解質２０５として硫化銀が用いられ、第二の金属薄膜２０４として白金薄膜が用いられる。記憶装置の周辺回路である列アドレス復号回路３４や行アドレス復号回路３５は従来技術である半導体加工技術を用いて作製することができる。
記憶セルアレイ３６を構成する記憶セル２００の内、ｎ型半導体領域２０８、ｐ型半導体領域２０７、および電極２０１は従来技術であるの半導体加工技術を用いて作製される。さらに、第一の金属薄膜２０３、固体電解質２０５、空隙２０６、第二の金属薄膜２０４は図７Ａから図７Ｄに示される本実施例１の固体電解質スイッチ１０の製造方法を用いて作製される。
図４（Ａ）において、電極２０１は配線抵抗を低くしたい場合には形成する必要があるが、ｎ型半導体領域２０８を行アドレス線の配線として用いれば必ずしも形成する必要はない。この場合の集積度は最小加工線幅Ｆとすると２ＦＸ２Ｆの大きさで済む。
図４（Ａ）の記憶セル２００において、ｐ型半導体２０７およびｎ型半導体２０８を半導体基板中に作製する代わりに、電極２０１と第一の金属薄膜２０３の間に作製すると、１つの記憶セルあたりの面積を小さくすることができる（図４（Ｃ）参照）。
詳しく説明すると、半導体基板０１上に２０オングストロームから２００オングストローム程度の厚さの絶縁膜２０２を配置する。絶縁膜２０２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などから作られる絶縁膜でよい。絶縁膜２０２上に電極２０１が配置される。電極２０１の材料は、アルミニウム、銀、金などの金属や、高濃度にドープしたポリシリコンでよい。電極２０１上にｎ型半導体領域２０８が配置される。
さらに、ｎ型半導体２０８上にｐ型半導体領域２０７が配置される。ｎ型半導体領域２０７上には、第一の金属薄膜２０３が配置され、第一の金属薄膜２０３上に第一の金属薄膜２０３の材料である金属イオンをキャリアーとする固体電解質２０５が配置される。第一の金属薄膜２０３は、例えば銀などの金属で、膜厚は２００オングストロームから２０００オングストロームであればよい。固体電解質２０５は、例えば、硫化銀で、膜厚は２００オングストロームから２０００オングストロームであればよい。固体電解質２０５上には空隙２０６を介し、第二の金属薄膜２０４が配置される。
図４（Ｃ）の記憶セルの製造方法について説明する。
一例として、半導体基板０１としてｐ型シリコンが用いられ、ｎ型半導体領域２０８としてｎ型シリコンが用いられる。さらに、ｐ型半導体領域２０７としてｐ型シリコンが用いられ、固体電解質２０５として硫化銀が用いられ、第二の金属薄膜２０４として白金薄膜が用いられる。ｎ型半導体領域２０８、ｐ型半導体領域２０７、および電極２０１は従来技術であるの半導体加工技術を用いて作製される。さらに、第一の金属薄膜２０３、固体電解質２０５、空隙２０６、第二の金属薄膜２０４は図７（Ａ）から図７（Ｄ）に示される本実施例１の固体電解質スイッチ１０の製造方法を用いて作製される。
上記の製造方法で作製された本記憶装置の動作方法について説明する。
動作として、書き込み、消去、読み出しの各動作を記憶セルアレイ３６の中の特定の一つの記憶セルに対して選択的に行われなければならない。記憶セルの選択は、選択したい記憶セルに接続されている行アドレス線と列アドレス線を指定することにより行うことができる。ここで、書き込み状態とは、固体電解質２０５と第二の金属薄膜２０４との間に架橋が形成されている場合であり、消去状態とは、固体電解質固体電解質スイッチの作製方法２０５と第二の金属薄膜２０４に架橋が形成されていない場合と定義する。
記憶セルアレイ３６内の選択した記憶セル２００に書き込むには、選択した記憶セル２００に係わる行アドレス線に正電圧（＋０．２Ｖ）を印加し、かつ、選択した記憶セル２００に係わる列アドレス線に負電圧（−０．２Ｖ）を印加する。このとき、選択された記憶セルの固体電解質２０５と第二の金属薄膜２０４の固体電解質スイッチ間に電位差が生じる。ｎ型半導体領域２０８とｐ型半導体領域の境界にｐｎ接合が形成されているため、電極２０１に正電圧を加えた場合には、ｐｎ接合には逆方向電圧が加わる。そのため、ｐ型半導体領域の電位は、ｐｎ接合容量Ｃ１と固体電解質２０５と第二の金属薄膜２０４との静電容量Ｃ２の関係で決まる。Ｃ１とＣ２がほぼ等しいとすると、固体電解質２０５と第二の金属薄膜２０４との間の電位差は約０．２Ｖとなる。この電位差によって、固体電解質中の金属イオンが金属となって析出し、第二の金属薄膜２０４との間に架橋が形成される。
選択されていない記憶セルに係わる固体電解質２０５と第二の金属薄膜２０４の間には０．１Ｖの電位差が生じるだけなので、架橋は形成されない。本書き込みの際、電流が流れないため、消費電力が少ない。記憶セル配列３６内の選択した記憶セル２００を消去するには、選択した記憶セル２００に係わる行アドレス線に負電圧（−０．１Ｖ）を印加し、かつ、選択した記憶セルに係わる列アドレス線に正電圧（０．１Ｖ）を印加する。このとき固体電解質２０５と第二の金属薄膜２０４との間に電位差が生じる。
この電位差によって、架橋を形成している金属イオンが固体電解質の内部への移動し、架橋は消失する。記憶セルアレイ３６内の選択した記憶セル２００を読み出すには、選択した記憶セル２００に係わる行アドレス線に負電圧（−０．０１Ｖ）を印加し、かつ、選択した記憶セル２００に係わる列アドレス線に正電圧（０．０１Ｖ）を印加する。このとき、選択された記憶セル２００の固体電解質２０５と第二の金属薄膜２０４に電位差が生じる。架橋が形成されている場合（書き込み状態）には列アドレス線に電流は流れ、一方、架橋が形成されていない場合（消去状態）には電流は流れない。電流の有無によって記憶セル２００の状態を読み取ることができる。電流が隣接する記憶セルを介して流れる可能性はあるが、電流経路中にあるｐｎ接合のいずれかが逆方向になる。そのため、隣接する記憶セルを介して電流は流れない。
（第６の実施形態）
図５（Ａ）に本実施形態による記憶セル３００の構造図を、図５（Ｂ）に記憶装置の回路図を示す。
記憶セル３００は、シリコンのような半導体基板０１から成る。半導体基板０１上に２０オングストロームから２００オングストローム程度の厚さの絶縁膜３０２を配置する。絶縁膜３０２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などから作られる絶縁膜でよい。絶縁膜３０２上には、第一の金属薄膜３０３が配置され、第一の金属薄膜３０３上に第一の金属薄膜３０３の材料である金属イオンをキャリアーとする固体電解質３０５が配置される。
第一の金属薄膜３０３は、例えば銀などの金属で、膜厚は２００オングストロームから２０００オングストロームであればよい。固体電解質３０５は、例えば、硫化銀で、膜厚は２００オングストロームから２０００オングストロームであればよい。固体電解質３０５上には空隙３０６を介し、第二の金属薄膜３０４が配置される。
記憶装置には、記憶セル３００の記憶セルアレイ４６が備えられる。記憶装置の周辺回路には、従来技術により作製可能な列アドレス復号回路４４と行アドレス固体電解質スイッチの作製方法復号回路４５が含まれている。記憶セルアレイ４６における各記憶セル３００との接続は以下のようになっている。すなわち、同一列中の各セル３００の第一の金属薄膜３０３は、列アドレス線を介して相互に接続されている。例えば、列アドレス線４１ａと左端列中の各記憶セル３００からの第一の金属薄膜３０３とが接続されている。同一行中の各記憶セル３００の第二の金属薄膜３０４は、行アドレス線を介して相互に接続されている。例えば、行アドレス線４２ａと上端行中の各記憶セル３００の第二の金属薄膜３０４とが接続されている。
本記憶装置の製造方法について説明する。
一例として、半導体基板０１としてシリコンが用いられ、固体電解質３０５として硫化銀が用いられ、第二の金属薄膜３０４として白金が用いられる。記憶装置の周辺回路である列アドレス復号回路４４や行アドレス復号回路４５は従来技術である半導体加工技術を用いて作製することができる。記憶セルアレイ４６を構成する記憶セル３００の第一の金属薄膜３０３、固体電解質３０５、空隙３０６、第二の金属薄膜３０４は、図７（Ａ）から図７（Ｄ）に示される本実施例１の固体電解質スイッチ１０の製造方法を用いて作製される。
上記の製造方法で作製された本記憶装置の動作方法について説明する。
動作として、書き込み、消去、読み出しの各動作を記憶セルアレイ４６の中の特定の一つの記憶セルに対して選択的に行われなければならない。記憶セルの選択は、選択したい記憶セルに接続されている行アドレス線と列アドレス線を指定することにより行うことができる。ここで、書き込み状態とは、固体電解質３０５と第二の金属薄膜３０４との間に架橋が形成されている場合であり、消去状態とは、固体電解質３０５と第二の金属薄膜３０４に架橋が形成されていない場合と定義する。
記憶セルアレイ４６内の選択した記憶セル３００に書き込むには、選択した記憶セル３００に係わる行アドレス線に負電圧（−０．１Ｖ）を印加し、かつ、選択した記憶セル３００に係わる列アドレス線に正電圧（＋０．１Ｖ）を印加する。このとき、選択された記憶セルの固体電解質３０５と第二の金属薄膜３０４の間に電位差が生じる。固体電解質３０５と第二の金属薄膜３０４との間の電位差は０．２Ｖとなる。この電位差によって、固体電解質中の金属イオンが金属となって析出し、第二の金属薄膜３０４との間に架橋が形成される。
選択されていない記憶セルに係わる固体電解質３０５と第二の金属薄膜３０４の間には０．１Ｖ以下の電位差が生じるだけなので、架橋は形成されない。記憶セル配列４６内の選択した記憶セル３００を消去するには、選択した記憶セル３００に係わる行アドレス線に正電圧（＋０．０５Ｖ）を印加し、かつ、選択した記憶セルに係わる列アドレス線に負電圧（−０．０５Ｖ）を印加する。このとき固体電解質３０５と第二の金属薄膜３０４との間に電位差が生じる。この電位差によって架橋を形成している金属イオンが固体電解質の内部への移動し、架橋は消失する。記憶セルアレイ４６内の選択した記憶セル３００を読み出すには、選択した記憶セル３００に係わる行アドレス線に負電圧（−０．０１Ｖ）を印加し、かつ、選択した記第１配線層１３に金属Ｘを用いる場合にはイオン供給層５０７は省くことができる。記憶セル３００に係わる列アドレス線に正電圧（０．０１Ｖ）を印加する。このとき、選択された記憶セル３００の固体電解質３０５と第二の金属薄膜３０４に電位差が生じる。
架橋が形成されている場合（書き込み状態）には列アドレス線に電流は流れ、一方、架橋が形成されていない場合（消去状態）には電流は流れない。電流が隣接する記憶セルを介して流れる可能性はあるが、電流経路中にある抵抗によって電流値は小さく抑えられるため、隣接した記憶セルを介して流れた電流かどうかは判断できる。
（第７の実施形態）
図１０（Ａ）に本実施形態による固体電解質スイッチ５００Ａの構造図を示す。
固体電解質スイッチ５００Ａは、基板５０１上に配置される。基板５０１は、例えば、シリコン基板の表面が絶縁層で覆われた構造を有している。基板５０１上には第１配線層５０３が配置され、第１配線層５０３上にイオン供給層５０７が配置されている。また、イオン供給層５０７上に固体電解質層５０６が配置され、基板５０１を被覆するように層間絶縁層５０２が配置されている。固体電解質層５０６上の層間絶縁層５０２の一部が開口されてビアホールを形成し、ビアホールに対向電極層５０５が固体電解質層５０６と空隙５０８を介して近接している。さらに、対向電極層５０５を覆うように第２配線層５０４が配置されている。
固体電解質層５０６は、例えば、複合導電体である硫化銅で、膜厚は２０オングストロームから２０００オングストロームであればよい。第１配線層５０３は膜厚２００から３０００オングストロームの銅を用いる。イオン供給層５０７は固体電解質層５０６に含まれる金属イオンを材料とする。第１配線層５０３に銅を用いた場合は、第１配線層５０３自体がイオン供給層とできるため、イオン供給層５０７を省いてよい。第１配線層５０３が銅以外であれば、イオン供給層５０７は銅を材料として、膜厚は２０から５００オングストローム程度であればよい。第２配線層５０４は膜厚２００から３０００オングストロームの銅を用いる。空隙５０８の大きさは１０オングストロームから１０００オングストローム程度である。
固体電解質層５０６を銅以外の、金属Ｘの硫化物で構成する場合、イオン供給層５０７は金属Ｘを含む物質である必要がある。固体電解質層５０６とイオン供給層５０７の組み合わせは、上記の硫化銅−銅以外に、硫化クロム−クロム、硫化銀−銀、硫化チタン−チタン、硫化タングステン−タングステン、硫化ニッケル−ニッケルでもよい。対向電極層５０５には、上記のチタン以外に、白金、アルミニウム、銅、タングステン、バナジウム、ニオブ、タンタル、クロム、モリブデンやその窒化物、シリ化物でもよい。第１配線層５０３および第２配線層５０４は、上記の銅以外に、従来用いられる配線材料でもよく、例えば、アルミニウム、金などでよい。第１配線層５０３に金属Ｘを用いる場合にはイオン供給層５０７は省くことができる。
製造工程の１つの例を図１２に沿って述べる。
シリコン基板を酸化して基板５０１を作製する。基板５０１上に膜厚２０００オングストロームの銅薄膜を真空蒸着法あるいはスパッタ法によって形成する。その後、第１配線層５０３以外の領域を開口したレジストマスクを用いて、ウエットエッチング法あるいは反応性イオンエッチング法によって第１配線層５０３の形状に加工する。
ビアホール５０９領域に開口を有するレジストパターンをマスクとして、開口部を硫化させる。硫化は、硫化物を含んだ水溶液中でアノード分極により行う。硫化ナトリウムを０．０５モル／リットル含む水溶液に、銅薄膜を陰極としてアノード分極を行う。加える電圧は０．５Ｖ程度であり、硫化量は電流を制御して調整する。銅薄膜の表面から２０から２００オングストローム程度硫化したところで反応を止める。硫化されて硫化銅になった部分は固体電解質層５０６となり、硫化されずに残った銅の部分は第１配線層５０３となる。第１配線層５０３の材料が固体電解質を構成する金属であるために、イオン供給層５０７は省くことができる。
上記のアノード分極による硫化方法以外に２つの硫化方法がある。硫化の第２の方法は、銅薄膜が形成された基板５０１を硫黄粉末とともにるつぼに入れ、窒素雰囲気のベーク炉において１３０度に加熱する。硫化中に銅薄膜の伝導度を測定することによって、硫化の程度を知ることができ、銅薄膜の硫化を制御よく行うことができる。銅薄膜の表面層だけが硫化されたところで、硫化を止める。硫化の第３の方法は、窒素で希釈した硫化水素中で、基板を１２０度から３００度に加熱して行う。この場合も、銅薄膜の抵抗を測定することで、制御よく硫化を行うことができる。本硫化工程によって、銅薄膜の表面は硫化銅に変化する。または、銅薄膜を硫化して硫化銅を形成するのでなく、硫化銅を従来技術であるスパッタ法やレーザーアブレーション法で堆積させてもよい。
次に、空隙５０８を作製するための犠牲層５１０を形成する。犠牲層５１０には４００度から５００度程度で分解するようなポリマーを用いる。例えば、熱可塑性樹脂のノルボルネン系樹脂を用いる。ノルボネン樹脂をスピンコートにより塗布し、硬化処理する。ノルボルネン系樹脂の代わりに、フォトレジストに溶解せず、耐熱性があり、５００度程度で分解するようなポリマーであればいずれでもよい。
その後、ビアホール５０９以外の領域を開口したレジストマスクを用いて、ウエットエッチング法あるいは反応性イオンエッチング法によってビアホール５０９の形状にノルボネン樹脂を加工し、犠牲層５１０とする。犠牲層５１０はビアホール５０９領域より大きいか同じ大きさであるべきである。ここまでで、図１２（Ａ）に示す構造ができる。
次に、層間絶縁層５０２を形成する。シリコン酸窒化膜をスパッタ法で形成する。膜形成の後、ビアホール５０９領域が開口されたレジストパターンをマスクとして、ドライエッチングあるいはウエットエッチングによりビアホール５０９を形成する（図１２（Ｂ））。層間絶縁層５０２の材料は低誘電率膜が好ましく、形成温度が低い工程が望まれる。
次に、対向電極層５０５を形成する。チタンを真空蒸着法によって形成する（図１２（Ｃ））。
次に、銅をスパッタ法によって積層し、第２配線層５０４の領域以外が開口されたレジストマスクを用いてドライエッチング法により、第２配線層５０４を形成する。最後に、５００度程度まで温度を上げることによってノルボルネン系樹脂を分解して空隙を形成する（図１２（Ｄ））。
素子作製の後、固体電解質層５０６と対向電極層間５０５に電圧±４Ｖを印加することによって、オフ状態からオン状態へ遷移するオン電圧、およびオン状態からオフ状態へ遷移するオフ電圧を±２Ｖ程度に設定する。電圧の設定は、使用目的によって適時変えることができる。
（第８の実施形態）
図１０（Ｂ）に本実施形態による固体電解質スイッチ５００Ｂの構造図を示す。
固体電解質スイッチ５００Ｂは、基板５０１上に配置される。基板５０１は、例えば、シリコン基板の表面が絶縁層ノルボネン樹脂をスピンコートにより塗布し、硬化処理する。基板５０１上には、第１配線層５０３が配置され、第１配線層５０３上に対向電極層５０５が配置される。対向電極層５０５および基板５０１を被覆するように層間絶縁層５０２が配置される。対向電極層５０５上の層間絶縁層５０２の一部が開口されてビアホールを形成し、ビアホールに固体電解質層５０６が対向電極層５０５とが空隙５０８を介して近接している。さらに、固体電解質層５０６上にイオン電極層５０７が配置され、イオン電極層５０７を覆うように第２配線層５０４が配置されている。
固体電解質層５０６は、例えば、複合導電体である硫化銅で、膜厚は２０オングストロームから２０００オングストロームであればよい。第２配線層５０４は膜厚２００から３０００オングストロームの銅を用いる。イオン供給層５０７は固体電解質層５０６に含まれる金属イオンを材料とする。第２配線層５０４に銅を用いた場合は、第２配線層５０４にノルボネン樹脂をスピンコートにより塗布し、硬化処理する。５０４自体がイオン供給層とできるため、イオン供給層５０７を省いてよい。
第２配線層５０４が銅以外であれば、イオン供給層５０７は銅を材料として、膜厚は２０から５００オングストローム程度であればよい。第２配線層５０４は膜厚２００から３０００オングストロームの銅を用いる。空隙５０８の大きさは１０オングストロームから１０００オングストローム程度である。
固体電解質層５０６を銅以外の、金属Ｘの硫化物で構成する場合、イオン供給層５０７は金属Ｘを含む物質である必要がある。固体電解質層５０６とイオン供給層５０７の組み合わせは、上記の硫化銅−銅以外に、硫化クロム−クロム、硫化銀−銀、硫化チタン−チタン、硫化タングステン−タングステン、硫化ニッケル−ニッケルでもよい。対向電極層５０５には、上記のチタン以外に、白金、アルミニウム、銅、タングステン、バナジウム、ニオブ、タンタル、クロム、モリブデンやその窒化物、シリ化物でも５０９よい。
第１配線層５０３および第２配線層５０４は、上記の銅以外に、従来用いられる配線材料でもよく、例えばアルミニウム、金などでよい。第２配線層５０４に金属Ｘを用いる場合にはイオン供給層５０７は省くことができる。
製造工程の１つの例を図１３に沿って述べる。
シリコン基板を酸化して基板５０１を作製する。基板５０１上に膜厚２０００オングストロームの銅薄膜を真空蒸着法あるいはスパッタ法によって形成する。次に、対向電極層５０５を形成する。チタンを真空蒸着法によって形成する。第１配線層５０３以外の領域に開口を有するレジストパターンをマスクとして、ウエットエッチング法あるいは反応性イオンエッチング法によって第１配線層５０３の形状に加工する。
次に、空隙５０８を作製するための犠牲層５１０を形成する。犠牲層５１０には４００度から５００度程度で分解するようなポリマーを用いる。例えば、熱可塑性樹脂のノルボルネン系樹脂を用いる。ノルボネン樹脂をスピンコートにより塗布し、硬化処理する。ノルボルネン系樹脂の代わりに、フォトレジストに溶解せず、耐熱性があり、５００度程度で分解するようなポリマーであればいずれでもよい。
その後、ビアホール５０９以外の領域を開口したレジストマスクを用いて、ウエットエッチング法あるいは反応性イオンエッチング法によってビアホール５０９の形状にノルボネン樹脂を加工し、犠牲層５１０とする。犠牲層５１０は、ビアホール５０９領域より大きいか同じ大きさであるべきである。ここまでで、図１３（Ａ）に示す構造ができる。
次に、層間絶縁層５０２を形成する。シリコン酸窒化膜をスパッタ法で形成する。膜形成の後、ビアホール領域５０９が開口されたレジストパターンをマスクとして、ドライエッチングあるいはウエットエッチングによりビアホール５０９を形成する（図１３（Ｂ））。層間絶縁層５０２の材料は低誘電率膜が好ましく、形成温度が低い工程が望まれる。
次に、固体電解質層５０６を形成する。膜厚２０００オングストロームの銅薄膜を真空蒸着法あるいはスパッタ法によって形成する。次に、硫化物を含んだ水溶液中でアノード分極により硫化を行う。硫化ナトリウムを０．０５モル／リットル含む水溶液に、銅薄膜を陰極としてアノード分極を行う。加える電圧は０．５Ｖ程度であり、完全に硫化させる。
上記のアノード分極による硫化方法以外に２つの硫化方法がある。硫化の第２の方法は、銅薄膜が形成された基板５０１を硫黄粉末とともにるつぼに入れ、窒素雰囲気のベーク炉において１３０度に加熱する。硫化中に銅薄膜の伝導度を測定することによって、硫化の程度を知ることができ、銅薄膜の硫化を制御よく行うことができる。銅薄膜の表面層だけが硫化されたところで、硫化を止める。硫化の第３の方法は、窒素で希釈した硫化水素中で、基板を１２０度から３００度に加熱して行う。この場合も、銅薄膜の抵抗を測定することで、制御よく硫化を行うことができる。
または、銅薄膜を硫化して硫化銅を形成するのでなく、硫化銅を従来技術であるスパッタ法やレーザーアブレーション法で堆積させてもよい。固体電解質層５０６の領域以外が開口されたレジストマスクを用いて反応性イオンエッチング法により、固体電解質層５０６を形成する（図１３（Ｃ））。
次に、銅をスパッタ法によって積層し、第２配線層５０４の領域以外が開口されたレジストマスクを用いて反応性イオンエッチング法により、第２配線層５０４を形成する。第１配線層５０４が銅であるため、イオン供給層５０７の作製は省いた。
最後に、５００度程度まで温度を上げることによってノルボルネン系樹脂を分解して空隙を形成する（図１３（Ｄ））。
素子作製の後、固体電解質層５０６と対向電極層間５０５に電圧±４Ｖを印加することによって、オフ状態からオン状態へ遷移するオン電圧、およびオン状態からオフ状態へ遷移するオフ電圧を±２Ｖ程度に設定する。電圧の設定は、使用目的によって適時変えることができる。
（第９の実施形態）
フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）で主に用いられているスイッチはアンチフューズ素子である。オン時の抵抗が小さいため、信号遅延が小さいことが特徴であるが、再プログラムができない。ＦＰＧＡをプログラムする際に、デバッグができず、かつ動作中にプログラムを切り替えられない。
固体電解質スイッチは、電源を遮断してもオン状態あるいはオフ状態を保持できる。さらに、オン状態の抵抗は数百Ω以下と小さい。このことから、固体電解質スイッチは、ＦＰＧＡの論理回路ブロックの接続、機能選択用のスイッチに最適であることがわかる。これまでに用いられているアンチフューズ素子は、再プログラムができないのに対して、固体電解質スイッチは１０の６乗回までの再プログラムができることが発明者によって確かめられている。固体電解質スイッチは構造的が簡便で、原理上、原子サイズ程度の大きさでも動作可能である。そのため、従来の電気素子よりもはるかに微細化が可能である。
図１１に本実施例による固体電解質スイッチを用いたＦＰＧＡの模式図を示す。
ＦＰＧＡの基本単位は、論理回路ブロック６０１、配線６０２から６０４、配線の接続を切り替える固体電解質スイッチ６０５から成っている。
図１または図２の基板０１または図１０の基板６０１中に、論理ブロック６０１や周辺回路を形成し、第１から第２および第９の実施例のいずれかに記述されている固体電解質スイッチを基板０１または基板６０１上に作製する。
産業上の利用可能性
本発明によれば、固体電解質を用いた記憶装置を提供し、特に、集積化に有利な回路構成を有する記憶装置の構造とその製造方法を提供することができる。
【図面の簡単な説明】
図１（Ａ）は、本発明の第１の実施形態に係る固体電解質スイッチを示す図である。
図１（Ｂ）は、本発明の第２の実施形態に係る固体電解質スイッチを示す図である。
図２は、本発明の第３の実施形態に係る固体電解質トランジスタの構造を示す図である。
図３（Ａ）は、本発明の第４の実施形態に係る記憶セルを示す構造図である。
図３（Ｂ）は、図３（Ａ）に示された記憶セルを使用した記憶装置を示す回路図である。
図４（Ａ）は、本発明の第５の実施形態に係る記憶セルを示す構造図である。
図４（Ｂ）は、図４（Ａ）に示された記憶セルを含む記憶装置を示す回路図である。
図４（Ｃ）は、図４（Ａ）に示された記憶セルの変形例を示す図である。
図５（Ａ）は、本発明の第６の実施形態に係る記憶セルを示す構造図である。
図５（Ｂ）は、図５（Ａ）に示された記憶セルを含む記憶装置を示す回路図である。
図６（Ａ）は、本発明に係る固体電解質スイッチの電流電圧特性を示す図である。
図６（Ｂ）は、本発明に係る固体電解質スイッチの原理的な動作を説明するための図である。
図７（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）は、図１（Ａ）に示された固体電解質スイッチの作製方法を工程順に説明するための図である。
図８（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）は、図１（Ｂ）に示された固体電解質スイッチの作製方法を工程順に説明するための図である。
図９（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）は、図２に示された固体電解質トランジスタの作製方法を工程順に説明するための図である。
図１０（Ａ）及び（Ｂ）は、本発明の各実施形態に係わる固体電解質スイッチおよびビアホール中に固体電解質スイッチを示す図である。
図１１は、論理ブロック、配線および固体電解質スイッチから構成される本発明のＦＰＧＡを示す図である。
図１２は、第７の実施形態に係わる固体電解質スイッチの製造方法の各工程を示す断面図である。
図１３は、第８の実施形態に係わる固体電解質スイッチの製造方法の各工程を示す断面図である。
図１４（Ａ），（Ｂ）は、本発明の電圧を制御する方法を示したもので、電圧を変化させた際の固体電解質スイッチの電流電圧特性を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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