【事件の表示】
　特願２００５−３５６３８９「薄膜トランジスタアレイ基板およびその製造方法」拒絶査定不服審判事件〔平成１８年　７月２０日出願公開、特開２００６−１９１０１６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１７年１２月９日（パリ条約による優先権主張２００４年１２月３０日、大韓民国）の出願であって、平成２１年９月１日付けの拒絶理由通知に対して、平成２２年１月１２日に手続補正書及び意見書が提出され、同年１０月２７日付けの最後の拒絶理由通知に対して、平成２３年１月１９日に手続補正書及び意見書が提出されたが、前記平成２３年１月１９日に提出された手続補正書でした補正は同年９月１２日付けで補正の却下の決定がなされるとともに、同日付けで拒絶査定がされ、これに対し、平成２４年１月１０日に審判請求がされるとともに手続補正書が提出されたものである。
　そして、平成２４年５月２８日付けでなされた審尋に対して、同年８月２７日に回答書が提出されたものである。
　
　
第２　補正却下の決定
　
［補正却下の決定の結論］
　平成２４年１月１０日に提出された手続補正書による補正（以下「本件補正」という。）は、次の理由によって却下する。
　
［理由］
１　本件補正の内容
　本件補正は、特許請求の範囲と明細書を補正するものであり、そのうち、特許請求の範囲の請求項６については、以下のとおりに補正するものである。
　
〈補正事項１〉
　補正前の請求項６の「前記ゲート絶縁膜、半導体層、金属層をパターニングして、前記ゲートラインおよびデータライン、薄膜トランジスタ領域、ゲートパッドおよびデータパッド位置にパターンを形成する段階」を、補正後の請求項６の「前記半導体層、金属層及びゲート絶縁膜をパターニングして、前記ゲートラインおよびデータライン、薄膜領域、ゲートパッドおよびデータパッド位置に半導体パターンとデータ金属パターンを形成し、前記ゲートライン及びデータライン、薄膜領域、ゲートパッド及びデータパッド以外の領域の前記ゲート絶縁膜は除去される段階」と補正する。
　
〈補正事項２〉
　補正前の請求項６の「前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体層」を、補正後の請求項６の「前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体パターン」と補正するとともに、補正前の請求項６の「前記半導体層上に形成されたチャンネル保護膜」を、補正後の請求項６の「前記半導体パターン上のみに形成されたチャンネル保護膜」と補正する。
　
２　補正目的の適否と新規事項の有無
〈補正事項１について〉
　補正事項１は、補正前の「前記ゲートラインおよびデータライン、薄膜トランジスタ領域、ゲートパッドおよびデータパッド位置」に「形成」する「パターン」を、「半導体パターンとデータ金属パターン」に限定するとともに、「前記ゲートライン及びデータライン、薄膜領域、ゲートパッド及びデータパッド以外の領域の前記ゲート絶縁膜は除去される」ことを限定するものである。
　ここで、前記「薄膜トランジスタ領域」に対応する「領域」として、補正後の請求項６には「薄膜領域」と記載され、補正前の「薄膜トランジスタ領域」の「トランジスタ」を削除して、一見すると概念的に拡張されている。しかし、補正後の請求項６には、前記「薄膜領域」の記載の後に「前記薄膜トランジスタ領域」と記載され、この記載の他には「薄膜トランジスタ領域」という記載は、存在しない。してみれば、補正後の請求項６においては、前記「薄膜領域」を指して「前記薄膜トランジスタ領域」と記載していることは明らかであり、すなわち、補正後の請求項６の「薄膜領域」とは「薄膜トランジスタ領域」の意味である。よって、前記「トランジスタ」の記載の削除は、補正後の請求項６の範囲を、補正前に比して、実質的に変更するものでない。
　したがって、補正事項１は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）の第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そして、補正事項１は、本願の願書に最初に添付した明細書の段落【００６６】及び【００６７】の記載に基づくと認められるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）の規定に適合する。
　
〈補正事項２について〉
　補正事項２は、補正前の「前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体層」を、「前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体パターン」と明りょうにするとともに、補正前の「前記半導体層上に形成されたチャンネル保護膜」を、「前記半導体パターン上のみに形成されたチャンネル保護膜」と明りょうにした上で限定する補正であり、特許法第１７条の２第４項の、第４号に掲げる明りょうでない記載の釈明を目的とするとともに、第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そして、補正事項２は、本願の願書に最初に添付した明細書の段落【００３７】、【００７３】及び【００８３】の記載に基づくと認められるから、特許法第１７条の２第３項の規定に適合する。　
　
３　独立特許要件
　以上のように、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含む。
　そこで、以下、本件補正後の特許請求の範囲に記載された発明が、特許出願の際独立して特許を受けることができるものか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項に規定する独立特許要件を満たすか）どうかを、請求項６に係る発明について検討する。
　
（１）補正発明
　本件補正後の請求項６に係る発明（以下「補正発明」という。）は、次のとおりである。
　
【請求項６】
「基板上にゲート電極、ゲートライン、ゲートパッドを形成する段階と、
　前記ゲート電極上にゲート絶縁膜、半導体層、金属層を形成する段階と、
　前記半導体層、金属層及びゲート絶縁膜をパターニングして、前記ゲートラインおよびデータライン、薄膜領域、ゲートパッドおよびデータパッド位置に半導体パターンとデータ金属パターンを形成し、前記ゲートライン及びデータライン、薄膜領域、ゲートパッド及びデータパッド以外の領域の前記ゲート絶縁膜は除去される段階と、
　前記基板上に透明導電膜を塗布しパターニングして、前記薄膜トランジスタ領域でソース電極およびドレイン電極と、
　前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体パターン、前記半導体パターン上のみに形成されたチャンネル保護膜と前記ドレイン電極と接触して形成された画素電極と前記ゲートパッドおよびデータパッドの上部電極を形成する段階と、
　前記ゲート電極と接続されたゲートラインと、前記ゲートラインとゲート絶縁膜を介して重畳される前記画素電極とからなるストレッジキャパシタを形成する段階と
　を含み、
　前記画素電極は、前記基板と接触する
　ことを特徴とする薄膜トランジスタアレイ基板の製造方法。」
　
（２）引用例の表示
　　引用例１：特開２００１−２５０９５８号公報
　　引用例２：特開平１１−２７４５０５号公報
　
（３）引用例１の記載、引用発明及び引用例２の記載
（３−１）引用例１の記載
　原査定の根拠である拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物である、特開２００１−２５０９５８号公報（以下「引用例１」という。）には、「アクティブマトリックス基板およびその製造方法」（発明の名称）に関して、図１３〜図１８、図１１９〜図１２４、図１７９、図１８０とともに、次の記載がある（下線は、参考のため、当審において付した。以下、同様。）。
　
　ア　発明の背景等
・「【０００１】
【発明の属する技術分野】
本発明は
アクティブマトリックス基板
の製造方法に関する
・「【００１７】しかし、特開平７−１７５０８４号公報や特開平８−１４６４６２号公報の方法は信号線の金属層や透明導電層あるいは保護絶縁層のエッチング中にエッチング液のしみ込みにより信号線が断線したり、下層の走査線やゲート電極などの回路要素が侵食されたり、あるいはまた、走査線と信号線がショートしたりして、歩留やアクティブマトリックス基板としての特性に問題があるため、実用化が困難であった。本発明は前記の課題を解決するためになされたものであり、従って、その目的は、特性に優れしかも少ない製造工程で歩留よく製造することができるアクティブマトリックス基板およびその製造方法を提供することにある。」
　
　　イ　実施形態３
・「【０２０５】（実施形態３）図１３（ａ）は実施形態３のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図１３（ｂ）はその線Ａ−Ａ’で切った断面図、図１３（ｃ）はその線Ｂ−Ｂ’で切った断面図である。また図１４〜図１７はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。図１３と同様に、図１４〜図１６の（ａ）は１画素領域を示す透視平面図、図１４〜図１６の（ｂ）、（ｃ）と図１７（ａ）、（ｂ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’で切った断面図である。また図１８（ａ）はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断面図である。図１８（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。この実施形態３のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と第２の導体層５０からなる複数の信号線３１とがゲート絶縁層２を介して直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１から延びるゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ+アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層５０からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた光が透過する窓部Wdに透明導電層４０からなる画素電極４１が形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続されてＴＮ型のアクティブマトリックス基板を構成している。
【０２０６】このアクティブマトリックス基板において、走査線１１、ゲート電極１２を形成する第１の導体層１０はＡｌを主体とし例えばＮｄを含む合金から形成されている。また信号線３１、ドレイン電極３２、ソース電極３３を形成する第２の導体層５０は、いずれもＣｒからなる金属層３０の上にＩＴＯからなる透明導電層４０を積層して形成され、信号線３１の下層には信号線と同一形状の半導体層２０が形成されていて、この半導体層２０および信号線の金属層３０が透明導電層４０で被覆されている。ソース電極３３の上層をなす透明導電層４０は窓部Wdのゲート絶縁層２上に延びて画素電極４１を形成している。
【０２０７】画素電極４１は、前段の走査線１１内に形成される蓄積共通電極７２上にゲート絶縁層２を介して重畳するように延びて蓄積容量電極７１を形成し、この画素領域における蓄積容量部Cpを構成している。またこの画素領域には、ゲート絶縁層２を介して一部が画素電極４１の１辺部と重畳するように、第１の導体層１０からなる遮光層１７が形成されている。
【０２０８】この実施形態３のアクティブマトリックス基板は、順次以下に示す４工程で製造することができる。
（第１工程）  図１４（ａ）〜（ｃ）および図１８（ｂ）に示すように、まずガラス基板１上にスパッタリングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、走査線端子部位GSに形成される走査線端子部１１ａと、それぞれの画素領域において走査線１１からＴＦＴ部Tfに延びるゲート電極１２と、前段の走査線１１内に形成される蓄積共通電極７２と、遮光層１７とを残して導体層１０をエッチング除去する。
（第２工程）  図１５（ａ）〜（ｃ）および図１８（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ+アモルファスシリコン層２２からなる半導体層２０と、引き続きスパッタリングにより約２００ｎｍのＣｒからなる金属層３０とを成膜し、フォトリソグラフィ工程を通して、信号線３１と、信号線端子部位DSに形成される信号線端子部３１ａと、共通配線および共通配線端子部（図示せず）と、それぞれの画素領域において信号線３１からＴＦＴ部Tfを通って窓部Wdに延びる突出部３４とを残して金属層３０および半導体層２０を順次エッチング除去する。このとき信号線３１の側面には金属層３０の下にアモルファスシリコン層２１およびｎ+アモルファスシリコン層２２からなる半導体層２０が側面を一致させて露出している。同様に信号線端子部３１ａおよび共通配線端子部にも金属層３０と半導体層２０とが積層されて形成される。
（第３工程）  図１６（ａ）〜（ｃ）および図１８（ｄ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯを成膜して透明導電層４０を形成し、フォトリソグラフィ工程を通して、信号線３１およびその側面を覆う部分と、信号線端子部３１ａと、共通配線および共通配線端子部（図示せず）と、それぞれの画素領域において信号線３１からＴＦＴ部Tfに延びるドレイン電極３２と、ドレイン電極とチャネルギャップ２３を隔てて対向配置されるソース電極３３と、画素電極４１とを残して透明導電層４０をエッチング除去し、次いで露出した金属層３０をエッチング除去する。この際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共通電極７２と重畳するように延ばして蓄積容量電極７１を形成し、またこの辺部に隣接する画素電極の双方の辺部はそれぞれ遮光層１７と少なくとも一部が重畳するように形成する。次に図１７（ａ）、（ｂ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の透明導電層４０をマスクとして露出したｎ+アモルファスシリコン層２２をエッチング除去してチャネルギャップ２３を形成する。
（第４工程）  図１３（ａ）〜（ｃ）および図１８（ａ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を成膜し、フォトリソグラフィ工程を通して、画素電極４１および信号線端子部３１ａおよび共通配線端子部（図示せず）上の保護絶縁層３と、走査線端子部１１ａ上の保護絶縁層３およびゲ−ト絶縁層２をエッチング除去して、透明導電層４０からなる画素電極４１と、金属層３０および透明導電層４０の積層膜からなる信号線端子３５および共通配線端子（図示せず）と、第１の導体層１０からなる走査線端子１５とを露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。」
　
　　ウ　実施形態２１
・「【０３２５】（実施形態２１）図１１９（ａ）は実施形態２１のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図１１９（ｂ）はその線Ａ−Ａ’で切った断面図、図１１９（ｃ）はその線Ｂ−Ｂ’で切った断面図、図１１９（ｄ）はその線Ｃ−Ｃ’で切った断面図である。また図１２０〜図１２３はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。図１１９と同様に、図１２０〜図１２２の（ａ）は１画素領域を示す透視平面図、図１２０〜図１２２の（ｂ）、（ｃ）、（ｄ）と図１２３（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。また図１２４（ａ）はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断面図である。図１２４（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。この実施形態２１のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と複数の信号線３１とが直交して配列され、
この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１から延びるゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ
+
アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され
アクティブマトリックス基板
【０３２６】このアクティブマトリックス基板において、信号線３１は、ガラス基板１上で隣合う走査線１１の間に走査線と非接触に形成された第１の導体層１０からなる下層信号線１８と、隣接する画素領域の走査線１１を挟んで対向する下層信号線１８に金属層３０および半導体層２０およびゲート絶縁層２を貫通する開口部６５を通して透明導電層４０が接続する第２の導体層５０からなる上層信号線３６とから形成されている。
【０３２７】走査線１１、ゲート電極１２、下層信号線１８を形成する第１の導体層１０は、ＡｌまたはＡｌを主体とする合金からなる下層金属層１０ＡとＴｉなどの高融点金属またはその窒化膜からなる上層金属層１０Ｂとを積層して形成されている。また上層信号線３６、ドレイン電極３２、ソース電極３３を形成する第２の導体層５０は、Ｃｒからなる金属層３０上にＩＴＯからなる透明導電層４０を積層して形成されている。画素電極４１は、ソース電極３３上層の透明導電層４０がゲート絶縁層２と半導体層２０と金属層３０との積層膜の側面を覆うようにガラス基板１上に垂下し、さらにガラス基板１上を窓部Wdに延びて形成されている。また走査線１１と共に形成されたガラス基板１上の導体層１０の側面は全てゲート絶縁層２で被覆されている。またＴＦＴ部Tfのチャネルギャップ２３が延びる方向のアモルファスシリコン層２１の両側の側面の一部が保護絶縁層３で被覆されている。
【０３２８】なお画素電極４１は、前段の走査線１１内に形成される蓄積共通電極７２上にゲート絶縁層２を介して重畳するように延びて蓄積容量電極７１を形成し、この画素領域における蓄積容量部Cpを構成している。またこの画素領域には、ゲート絶縁層２を介して一部が画素電極４１の１辺部と重畳するように、第１の導体層１０からなる遮光層１７が形成されている。
【０３２９】この実施形態２１のアクティブマトリックス基板は、順次以下の４工程で製造することができる。
（第１工程）  図１２０（ａ）〜（ｄ）および図１２４（ｂ）に示すように、まず
ガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、それぞれの画素領域において走査線１１からＴＦＴ部Tfに延びるゲート電極１２と、隣合う走査線１１の間にこの走査線と非接触に形成され信号線３１の一部となる下層信号線１８と、前段の走査線１１内に形成される蓄積共通電極７２と、遮光層１７とを残して第１の導体層１０をエッチング除去する
（第２工程）  図１２１（ａ）〜（ｄ）および図１２４（ｃ）に示すように、
上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ
+
アモルファスシリコン層２２からなる半導体層２０と、引き続きスパッタリングにより約２００ｎｍのＣｒからなる金属層３０とを成膜する
少なくとも前記第１の導体層１０（走査線１１、ゲート電極１２、下層信号線１８、遮光層１７）の上面および側面全体がゲート絶縁層２で覆われるように残して金属層３０および半導体層２０およびゲート絶縁層２を順次エッチング除去する
窓部Wdから金属層３０および半導体層２０およびゲート絶縁層２が除去されてガラス基板１が露出すると共に、それぞれ第１の導体層１０に達する開口部６１、６２、６３、６５が形成され
（第３工程）  図１２２（ａ）〜（ｄ）および図１２４（ｄ）に示すように、
上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し
フォトリソグラフィ工程を通して、走査線端部１１ｂ上に形成された開口部６３を通して走査線端部１１ｂに接続する接続電極部４２と、この接続電極部からさらに金属層３０上を走査線端子部位GSに延びて形成される走査線端子部１１ａと、信号線端子部位DSに形成される信号線端子部３１ａと、
上層信号線３６と
それぞれの画素領域において、上層信号線３６からＴＦＴ部Tfに延びるドレイン電極３２と
画素電極４１と
この画素電極からＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャップ２３を隔てて対向配置されるソース電極３３とを残して透明導電層４０をエッチング除去し、次いで露出した金属層３０をエッチング除去する。この際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共通電極７２と重畳するように延ばして蓄積容量電極７１を形成し
（第４工程）  図１１９（ａ）〜（ｄ）および図１２３（ａ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる
保護絶縁層３を形成し
フォトリソグラフィ工程を通して、
保護絶縁層３と、少なくとも上層信号線３６の上面および側面全体が保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層が形成されるように残して
【０３３０】なおここでは第１の導体層にＡｌとＴｉの積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉの３層の積層膜にしてもよいし、ＣｒやＭｏの単層膜であってもよい。また本実施形態ではゲート電極が走査線から画素部に延びて形成される縦置き型のＴＦＴの形態を示したが、ゲート電極が走査線の一部を共有して形成される横置き型のＴＦＴであってもよい。
【０３３１】
実施形態２１のＴＮ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する
　
　　エ　実施形態３９
・「【０４２２】（実施形態３９）図１７９（ａ）はこのアクティブマトリックス基板の１画素領域を示す透視平面図であり、図１７９（ｂ）はその線Ｄ−Ｄ’で切った蓄積容量部Cpの断面図である。また図１８０（ａ）〜（ｄ）はこのアクティブマトリックス基板における蓄積容量部Cpの製造工程を示す図で、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。
【０４２３】実施形態３９のアクティブマトリックス基板は、蓄積容量部Cpが前段の走査線１１の導体層１０と当該画素領域Pxの画素電極４１から延びる透明導電層４０とがゲート絶縁層２および半導体層２０からなる積層膜を介して互いに対向配置されて形成されている。そしてこの蓄積容量部Cpでは、透明導電層４０および金属層３０および半導体層２０の末端側面が一致している。このアクティブマトリックス基板の蓄積容量部Cp以外の構成、製造方法は実施形態１８に示したものと同じであるので、ここでは説明を省略する。
【０４２４】このアクティブマトリックス基板は、実施形態１８の製造工程内で順次下記の４工程で製造することができる。
（第１工程）  図１８０（ａ）に示すように、ガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、当該画素領域Pxの前段の走査線１１を各画素領域の蓄積容量部Cpに蓄積共通電極７２が形成されるように残して第１の導体層１０をエッチング除去する。
（第２工程）  図１８０（ｂ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ+アモルファスシリコン層２２からなる半導体層２０と、引き続きスパッタリングにより約２００ｎｍのＣｒからなる金属層３０とを成膜する。次にフォトリソグラフィ工程を通して、走査線１１の上面および側面全体がゲート絶縁層２で覆われるように残して金属層３０および半導体層２０およびゲート絶縁層２を順次エッチング除去する。
（第３工程）  図１８０（ｃ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し、フォトリソグラフィ工程を通して、画素電極４１から蓄積容量部Cpに延びる蓄積容量電極７１が形成されるように残して透明導電層４０をエッチング除去し、次いで露出した金属層３０をエッチング除去する。次に図１８０（ｄ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の透明導電層４０をマスクとして、露出したｎ+アモルファスシリコン層２２をエッチング除去する。
（第４工程）  図１７９（ｂ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、蓄積容量部Cpが形成された部分の保護絶縁層３およびアモルファスシリコン層２１を順次エッチング除去する。」
　
　　オ　図面の記載
・図１１９（ｂ）には、「ＴＦＴ部Tfに…（中略）…チャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され…（中略）…アクティブマトリックス基板」（段落【０３２５】）が、示されている。
・図１１９（ｂ）、図１２２（ｂ）、図１２３（ｂ）の記載を参照すると、画素電極４１がガラス基板１と接触していることが、示されている。
・図１２１（ｂ）（図１１９も参照）には、ＴＦＴ部Tfに半導体層２０と金属層３０が残されていることが、示されている。
・図１２４（ｃ）の走査線端子部位GSには、半導体層２０と金属層３０が残されていることが、示されている。また、図１２４（ｃ）の信号線端子部位DSにも、半導体層２０と金属層３０が残されていることが、示されている。
　
（３−２）引用発明
　引用例１には、主に、実施形態２１の記載を中心として、次の発明（以下「引用発明」という。）が記載されているといえる。
　
「ガラス基板１上に第１の導体層１０を形成し、フォトリソグラフィ工程を通して、ゲート電極１２と、走査線端部１１ｂを含む走査線１１と、下層信号線１８と、蓄積共通電極７２とを形成する第１工程と、
　前記ゲート電極１２上にゲート絶縁層２と、アモルファスシリコン層２１とｎ＋アモルファスシリコン層２２からなる半導体層２０と、金属層３０とを成膜する段階と、
　少なくとも前記走査線１１、前記ゲート電極１２、前記下層信号線１８の上面および側面全体が前記ゲート絶縁層２で覆われるように残して前記金属層３０および前記半導体層２０および前記ゲート絶縁層２を順次エッチング除去することにより、窓部Wdから前記金属層３０および前記半導体層２０および前記ゲート絶縁層２が除去されて前記ガラス基板１が露出すると共に、それぞれ前記第１の導体層１０に達する開口部６１、６２、６３、６５が形成され、この結果、ＴＦＴ部Tfと、走査線端子部位GSと、信号線端子部位DSとに前記半導体層２０と金属層３０が残される段階と、
からなる第２工程と、
　前記ガラス基板１上に透明導電層４０を形成し、フォトリソグラフィ工程を通して、前記走査線端部１１ｂ上に形成された前記開口部６３を通して前記走査線端部１１ｂに接続する接続電極部４２と、前記接続電極部４２からさらに前記金属層３０上を前記走査線端子部位GSに延びて形成される走査線端子部１１ａと、前記信号線端子部位DSに形成される信号線端子部３１ａと、上層信号線３６と、それぞれの画素領域において、前記上層信号線３６からＴＦＴ部Tfに延びるドレイン電極３２と、前記ガラス基板１と接触する画素電極４１と、前記画素電極４１からＴＦＴ部Tfに延びた前記ドレイン電極３２とチャネルギャップ２３を隔てて対向配置されるソース電極３３とを残して前記透明導電層４０をエッチング除去し、次いで露出した金属層３０をエッチング除去し、この際、前記画素電極４１の辺部は蓄積容量部Cpにおいて前記蓄積共通電極７２と重畳するように延ばして蓄積容量電極７１を形成する段階を含む第３工程と、
　少なくとも前記ＴＦＴ部Tfが覆われるように保護絶縁層３を形成する段階を含む第４工程と、
　を有することを特徴とする前記ＴＦＴ部Tfに薄膜トランジスタ構造が形成されたアクティブマトリックス基板の製造方法。」
　
（３−３）引用例２の記載
　原査定の根拠である拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物である、特開平１１−２７４５０５号公報（以下「引用例２」という。）には、「薄膜トランジスタ構造およびその製造方法」（発明の名称）に関して、図４とともに、次の記載がある。
　
・「【００４２】［実施例３］図４(ａ)〜(ｅ)に基づいて本発明の第三の実施例として逆スタガード型薄膜トランジスタの製造方法を説明する。
【００４３】まず透明絶縁性基板であるガラス基板１０上にゲート電極用金属としてクロミウムをスパッタ法により１００ｎｍ成膜し、ウェットエッチング法により所望のゲート電極１１形状にパターニングする。その後、プラズマＣＶＤ法を用いて、シラン、アンモニア、窒素および水素の混合ガスを原料としてゲート絶縁膜１２である窒化シリコン膜を４００ｎｍ、またシランおよび水素の混合ガスを原料として活性層であるアモルファスシリコン膜１３を１５０ｎｍ形成(図４(ａ)参照)した。成膜温度は、窒化シリコン膜、アモルファスシリコン膜ともに３００℃である。
【００４４】続いてアモルファスシリコン膜をゲート電極１１の内側のみに残るようにドライエッチング法を用いて所望のアイランド形状にパターニング(図４(ｂ)参照)する。その後、プラズマＣＶＤ法を用いて、シラン、水素ベース０.５％フォスフィンおよび水素の混合ガスを原料としてｎ型化したアモルファスシリコン膜１４を５ｎｍ、またスパッタ法を用いてソース・ドレイン電極用金属としてクロミウムを１００ｎｍ順次形成(図４(ｃ)参照)した。
【００４５】成膜温度は、ｎ型化したアモルファスシリコン膜が２８０℃、クロミウムが１５０℃である。ｎ型化したアモルファスシリコン膜の成膜に関しては、リンＰのドーピング効率を向上させるために、シランガスの流量に対して水素ベース０.５％フォスフィンガスの流量比をその６倍とかなり高く設定した。
【００４６】この条件を用いて形成したｎ型化したアモルファスシリコン膜の抵抗率を測定したところ５０Ωｃｍであった。またこの膜をＲＨＥＥＤで分析したところ、結晶相は観察されずアモルファス膜であった。水素ベース０.５％フォスフィンガスの代わりにアルゴンベース０.５％フォスフィンガスを用いた場合にも同様な結果が得られた。続いて、ソース・ドレイン用金属クロミウムを所望のソース・ドレイン電極１５の形状にウェットエッチング法によりパターニング(図４(ｄ)参照)する。
【００４７】最後に、ソース・ドレイン電極の形成された基板を酸素および／または窒素のイオンまたはラジカルを含むプラズマ中に曝し、最表面に露出している前記ｎ型化したアモルファスシリコン膜を透明絶縁膜に改質することにより、薄膜トランジスタが完成(図４(ｅ)参照)する。」
　
（４）対比
（４−１）補正発明と引用発明との対比
　補正発明と引用発明とを対比する。
　
　　ア　引用発明の「ガラス基板１上に第１の導体層１０を形成し、フォトリソグラフィ工程を通して、ゲート電極１２と、走査線端部１１ｂを含む走査線１１と、下層信号線１８と、蓄積共通電極７２とを形成する第１工程」において、引用発明の「ガラス基板１」、「ゲート電極１２」、「走査線１１」は、それぞれ、補正発明の「基板」、「ゲート電極」、「ゲートライン」に相当する。
　したがって、引用発明の「ガラス基板１上に第１の導体層１０を形成し、フォトリソグラフィ工程を通して、ゲート電極１２と、走査線端部１１ｂを含む走査線１１と、下層信号線１８と、蓄積共通電極７２とを形成する第１工程」と、補正発明の「基板上にゲート電極、ゲートライン、ゲートパッドを形成する段階」とは、「基板上にゲート電極、ゲートライン」を「形成する段階」である点で共通する。
　
　　イ　引用発明の「前記ゲート電極１２上にゲート絶縁層２と、アモルファスシリコン層２１とｎ＋アモルファスシリコン層２２からなる半導体層２０と、金属層３０とを成膜する段階」において、引用発明の「ゲート絶縁層２」、「アモルファスシリコン層２１とｎ＋アモルファスシリコン層２２からなる半導体層２０」、「金属層３０」は、それぞれ、補正発明の「ゲート絶縁膜」、「半導体層」、「金属層」に相当する。
　したがって、引用発明の「前記ゲート電極１２上にゲート絶縁層２と、アモルファスシリコン層２１とｎ＋アモルファスシリコン層２２からなる半導体層２０と、金属層３０とを成膜する段階」は、補正発明の「前記ゲート電極上にゲート絶縁膜、半導体層、金属層を形成する段階」に相当する。
　
　　ウ　引用発明の「少なくとも前記走査線１１、前記ゲート電極１２、前記下層信号線１８の上面および側面全体が前記ゲート絶縁層２で覆われるように残して前記金属層３０および前記半導体層２０および前記ゲート絶縁層２を順次エッチング除去することにより、窓部Wdから前記金属層３０および前記半導体層２０および前記ゲート絶縁層２が除去されて前記ガラス基板１が露出すると共に、それぞれ前記第１の導体層１０に達する開口部６１、６２、６３、６５が形成され、この結果、ＴＦＴ部Tfと、走査線端子部位GSと、信号線端子部位DSとに前記半導体層２０と金属層３０が残される段階」において、引用発明の「前記金属層３０および前記半導体層２０および前記ゲート絶縁層２を順次エッチング除去すること」は、補正発明の「前記半導体層、金属層及びゲート絶縁膜をパターニング」することに相当する。
　また、引用発明の「ＴＦＴ部Tfと、走査線端子部位GSと、信号線端子部位DSとに前記半導体層２０と金属層３０が残される」ことと、補正発明の「前記ゲートラインおよびデータライン、薄膜領域、ゲートパッドおよびデータパッド位置に半導体パターンとデータ金属パターンを形成」することとは、「薄膜領域、ゲートパッドおよびデータパッド位置に半導体パターンとデータ金属パターンを形成」する点で共通する。
　そして、引用発明は「少なくとも前記走査線１１、前記ゲート電極１２、前記下層信号線１８の上面および側面全体が前記ゲート絶縁層２で覆われるように残して前記金属層３０および前記半導体層２０および前記ゲート絶縁層２を順次エッチング除去する」ことにより、「ＴＦＴ部Tfと、走査線端子部位GSと、信号線端子部位DS」に残された「前記半導体層２０」の下の「前記ゲート絶縁層２」は、「エッチング除去」されないものの、前記「ＴＦＴ部Tfと、走査線端子部位GSと、信号線端子部位DS」以外の「部位」のすべての「前記ゲート絶縁層２」が「エッチング除去」されるかは不明である。
　以上から、引用発明の「少なくとも前記走査線１１、前記ゲート電極１２、前記下層信号線１８の上面および側面全体が前記ゲート絶縁層２で覆われるように残して前記金属層３０および前記半導体層２０および前記ゲート絶縁層２を順次エッチング除去することにより、窓部Wdから前記金属層３０および前記半導体層２０および前記ゲート絶縁層２が除去されて前記ガラス基板１が露出すると共に、それぞれ前記第１の導体層１０に達する開口部６１、６２、６３、６５が形成され、この結果、ＴＦＴ部Tfと、走査線端子部位GSと、信号線端子部位DSとに前記半導体層２０と金属層３０が残される段階」と、補正発明の「前記半導体層、金属層及びゲート絶縁膜をパターニングして、前記ゲートラインおよびデータライン、薄膜領域、ゲートパッドおよびデータパッド位置に半導体パターンとデータ金属パターンを形成し、前記ゲートライン及びデータライン、薄膜領域、ゲートパッド及びデータパッド以外の領域の前記ゲート絶縁膜は除去される段階」とは、「前記半導体層、金属層及びゲート絶縁膜をパターニングして」、「薄膜領域、ゲートパッドおよびデータパッド位置に半導体パターンとデータ金属パターンを形成し、前記ゲートライン及びデータライン、薄膜領域、ゲートパッド及びデータパッド以外の領域の」少なくとも一部の「前記ゲート絶縁膜は除去される段階」である点で共通する。
　
　　エ　引用発明の「前記ガラス基板１上に透明導電層４０を形成し、フォトリソグラフィ工程を通して、前記走査線端部１１ｂ上に形成された前記開口部６３を通して前記走査線端部１１ｂに接続する接続電極部４２と、前記接続電極部４２からさらに前記金属層３０上を前記走査線端子部位GSに延びて形成される走査線端子部１１ａと、前記信号線端子部位DSに形成される信号線端子部３１ａと、上層信号線３６と、それぞれの画素領域において、前記上層信号線３６からＴＦＴ部Tfに延びるドレイン電極３２と、前記ガラス基板１と接触する画素電極４１と、前記画素電極４１からＴＦＴ部Tfに延びた前記ドレイン電極３２とチャネルギャップ２３を隔てて対向配置されるソース電極３３とを残して前記透明導電層４０をエッチング除去し、次いで露出した金属層３０をエッチング除去」する「段階」と「少なくとも前記ＴＦＴ部Tfが覆われるように保護絶縁層３を形成する段階」とにおいて、引用発明の「前記ガラス基板１上に透明導電層４０を形成し、フォトリソグラフィ工程を通して」、「前記上層信号線３６からＴＦＴ部Tfに延びるドレイン電極３２」と「ＴＦＴ部Tfに延びた前記ドレイン電極３２とチャネルギャップ２３を隔てて対向配置されるソース電極３３」とを「残」すことは、補正発明の「前記基板上に透明導電膜を塗布しパターニングして、前記薄膜トランジスタ領域でソース電極およびドレイン電極」を「形成する」ことに相当する。
　そして、引用発明の「前記ドレイン電極３２とチャネルギャップ２３を隔てて対向配置されるソース電極３３とを残して前記透明導電層４０をエッチング除去し、次いで露出した金属層３０をエッチング除去」することは、補正発明の「前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体パターン」を「形成する」ことに相当する。
　また、引用発明の「前記ガラス基板１と接触」し「前記ドレイン電極３２」が延びている「画素電極４１」と、「前記信号線端子部位DSに形成される信号線端子部３１ａ」とを「残」すことは、補正発明の「前記ドレイン電極と接触して形成された画素電極と前記ゲートパッドおよびデータパッドの上部電極を形成する」ことに相当する。
　さらに、引用発明の「少なくとも前記ＴＦＴ部Tfが覆われるように保護絶縁層３を形成する」ことと、補正発明の「前記半導体パターン上のみに形成されたチャンネル保護膜」を「形成する」こととは、「チャンネル保護膜」を「形成する」点で共通する。
　以上から、引用発明の「前記ガラス基板１上に透明導電層４０を形成し、フォトリソグラフィ工程を通して、前記走査線端部１１ｂ上に形成された前記開口部６３を通して前記走査線端部１１ｂに接続する接続電極部４２と、前記接続電極部４２からさらに前記金属層３０上を前記走査線端子部位GSに延びて形成される走査線端子部１１ａと、前記信号線端子部位DSに形成される信号線端子部３１ａと、上層信号線３６と、それぞれの画素領域において、前記上層信号線３６からＴＦＴ部Tfに延びるドレイン電極３２と、前記ガラス基板１と接触する画素電極４１と、前記画素電極４１からＴＦＴ部Tfに延びた前記ドレイン電極３２とチャネルギャップ２３を隔てて対向配置されるソース電極３３とを残して前記透明導電層４０をエッチング除去し、次いで露出した金属層３０をエッチング除去」する「段階」と「少なくとも前記ＴＦＴ部Tfが覆われるように保護絶縁層３を形成する段階」とを併せた工程と、補正発明の「前記基板上に透明導電膜を塗布しパターニングして、前記薄膜トランジスタ領域でソース電極およびドレイン電極」と「前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体パターン、前記半導体パターン上のみに形成されたチャンネル保護膜と前記ドレイン電極と接触して形成された画素電極と前記ゲートパッドおよびデータパッドの上部電極を形成する段階」とは、「前記基板上に透明導電膜を塗布しパターニングして、前記薄膜トランジスタ領域でソース電極およびドレイン電極」と「前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体パターン」と、「チャンネル保護膜と前記ドレイン電極と接触して形成された画素電極と前記ゲートパッドおよびデータパッドの上部電極を形成する段階」である点で共通する。
　
　　オ　引用発明の「前記画素電極４１の辺部は蓄積容量部Cpにおいて前記蓄積共通電極７２と重畳するように延ばして蓄積容量電極７１を形成する段階」において、前記「蓄積共通電極７２」は、「ガラス基板１上」の「第１の導体層１０」から「ゲート電極１２」とともに「形成」されるから、補正発明の「前記ゲート電極と接続されたゲートライン」に相当する。
　また、引用発明の「前記画素電極４１の辺部」の「蓄積容量部Cpにおいて前記蓄積共通電極７２と重畳するように延ばし」て「形成」される「蓄積容量電極７１」及び前記「蓄積容量部Cp」とは、それぞれ、補正発明の「前記ゲートラインとゲート絶縁膜を介して重畳される前記画素電極及び「ストレッジキャパシタ」に相当する。
　したがって、引用発明の「前記画素電極４１の辺部は蓄積容量部Cpにおいて前記蓄積共通電極７２と重畳するように延ばして蓄積容量電極７１を形成する段階」は、補正発明の「前記ゲート電極と接続されたゲートラインと、前記ゲートラインとゲート絶縁膜を介して重畳される前記画素電極とからなるストレッジキャパシタを形成する段階」に相当する。
　
　　カ　引用発明が「前記ガラス基板１と接触する画素電極４１」を有することは、補正発明において「前記画素電極は、前記基板と接触する」ことに相当する。
　
　　キ　そして、引用発明の「ＴＦＴ部Tfに薄膜トランジスタ構造が形成されたアクティブマトリックス基板の製造方法」は、補正発明の「薄膜トランジスタアレイ基板の製造方法」に相当する。
　
（４−２）一致点と相違点
　そうすると、補正発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「基板上にゲート電極、ゲートラインを形成する段階と、
　前記ゲート電極上にゲート絶縁膜、半導体層、金属層を形成する段階と、
　前記半導体層、金属層及びゲート絶縁膜をパターニングして、薄膜領域、ゲートパッドおよびデータパッド位置に半導体パターンとデータ金属パターンを形成し、前記ゲートライン及びデータライン、薄膜領域、ゲートパッド及びデータパッド以外の領域の少なくとも一部の前記ゲート絶縁膜は除去される段階と、
　前記基板上に透明導電膜を塗布しパターニングして、前記薄膜トランジスタ領域でソース電極およびドレイン電極と、
　前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体パターン、チャンネル保護膜と前記ドレイン電極と接触して形成された画素電極と前記ゲートパッドおよびデータパッドの上部電極を形成する段階と、
　前記ゲート電極と接続されたゲートラインと、前記ゲートラインとゲート絶縁膜を介して重畳される前記画素電極とからなるストレッジキャパシタを形成する段階と
　を含み、
　前記画素電極は、前記基板と接触する
　ことを特徴とする薄膜トランジスタアレイ基板の製造方法。」
　
《相違点》
《相違点１》
　補正発明は、「基板上にゲート電極、ゲートライン、ゲートパッドを形成する段階」を有するのに対して、引用発明は、「ガラス基板１上」に「ゲート電極１２」と補正発明の「ゲートライン」に対応する「走査線端部１１ｂを含む走査線１１」とを「形成する」ものの、前記「ガラス基板１上」にゲートパッドに対応するものを形成しているか不明である点。
　
《相違点２》
　補正発明は、「前記ゲートライン」の「位置」に「半導体パターンとデータ金属パターンを形成し」ているのに対して、引用発明は、前記「走査線１１」を有するものの、前記「走査線１１」は、「半導体層２０と、金属層３０」で形成したものではない点。
　
《相違点３》
　補正発明は、「データライン」の「位置」に「半導体パターンとデータ金属パターンを形成し」ているのに対して、引用発明は、補正発明の「データライン」に対応する「下層信号線１８」及び「上層信号線３６」を有するものの、このうち、前記「下層信号線１８」は、「半導体層２０と、金属層３０」で形成したものではない点。
　
《相違点４》
　補正発明において、「前記ゲートライン及びデータライン、薄膜領域、ゲートパッド及びデータパッド以外の領域の前記ゲート絶縁膜は除去される」のに対して、引用発明においては、「ＴＦＴ部Tfと、走査線端子部位GSと、信号線端子部位DS」に残された「前記半導体層２０」の下の「前記ゲート絶縁層２」は「エッチング除去」されないものの、前記「ＴＦＴ部Tfと、走査線端子部位GSと、信号線端子部位DS」以外の「部位」のすべての「前記ゲート絶縁層２」が「エッチング除去」されるかは不明である点。
　
《相違点５》
　補正発明は、「前記半導体パターン上のみに形成されたチャンネル保護膜」を形成するのに対して、引用発明の「保護絶縁層３」は「エッチング」された「半導体層２０」上のみに形成されたものではない点。
　
（５）相違点１〜５についての判断
（５−１）相違点１について
　　ア　引用発明は、「前記ガラス基板１上に透明導電層４０を形成し、フォトリソグラフィ工程を通して、前記走査線端部１１ｂ上に形成された前記開口部６３を通して前記走査線端部１１ｂに接続する接続電極部４２と、前記接続電極部４２からさらに前記金属層３０上を前記走査線端子部位GSに延びて形成される走査線端子部１１ａ」と「を残して前記透明導電層４０をエッチング除去」するものである。
　なお、引用例１にも、「 図１２２（ａ）〜（ｄ）および図１２４（ｄ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し、フォトリソグラフィ工程を通して、走査線端部１１ｂ上に形成された開口部６３を通して走査線端部１１ｂに接続する接続電極部４２と、この接続電極部からさらに金属層３０上を走査線端子部位GSに延びて形成される走査線端子部１１ａ」と「を残して透明導電層４０をエッチング除去」（段落【０３２９】）することが、記載されている。
　
　　イ　また、引用例１に記載の図１２４の「走査線端子部位GS」部分（図１２４の左側の４つの図面）を参照すると、「走査線端子部位GS」は、ガラス基板１上の「走査線端部１１ｂ」と、「接続電極部４２」と、「走査線端子部１１ａ」を有することは、明らかである。
　そして、引用例１に記載の前記「走査線端子部位GS」部分は、補正発明の「ゲートパッド」に対応する。
　
　　ウ　そうすると、引用発明の「走査線端子部位GS」部分は、「ガラス基板１上」の「走査線端部１１ｂ」を有しており、前記「走査線端部１１ｂ」は、実質的に、補正発明の「ゲートパッド」に対応するか、或いは、補正発明の「ゲートパッド」の近傍の部材に対応するものと認められ、相違点１は、実質的なものではない。
　或いは、仮に、相違点１が実質的なものであるとしても、引用発明において、「ガラス基板１上」に「ゲートパッドを形成する段階」を有するようになすことは、当業者が適宜なし得たことと認められる。
　
（５−２）相違点２について
　　ア　引用発明は、「前記ガラス基板１上に透明導電層４０を形成し、フォトリソグラフィ工程を通して、前記走査線端部１１ｂ上に形成された前記開口部６３を通して前記走査線端部１１ｂに接続する接続電極部４２と、前記接続電極部４２からさらに前記金属層３０上を前記走査線端子部位GSに延びて形成される走査線端子部１１ａ」と「を残して前記透明導電層４０をエッチング除去」するものである。
　すると、引用発明の「走査線端子部位GS」は、「走査線端部１１ｂ」を有するとともに、「半導体層２０と金属層３０が残され」ている。
　ここで、引用発明の「走査線端部１１ｂ」は、前記「走査線端部１１ｂを含む走査線１１」の一部である。
　
　　イ　ところで、ガラス基板上に薄膜トランジスタアレイを形成するＴＦＴアクティブマトリクス基板の技術分野において、半導体パターンと、その上の金属パターンとにより、ゲートラインを形成することは、以下の周知例に記載されるように、周知技術にすぎない。
　
　　ウ　したがって、引用発明において、「走査線端子部位GS」の「走査線端部１１ｂ」部分では、「半導体層２０と金属層３０が残され」ているのであるから、「走査線端部１１ｂ」がその一部である「走査線１１」の上にも、同様に、「半導体層２０と金属層３０」とを残して、補正発明のように、「前記ゲートライン」の「位置」に「半導体パターンとデータ金属パターンを形成」するようになすことは、当業者が容易になし得たことと認められる。
　
　　エ　周知例：特開平０３−０９３２７４号公報
　本願の優先権主張日前に日本国内において頒布された刊行物である、上記周知例には、「薄膜トランジスタ」（発明の名称）に関して、第１図とともに、次の記載がある。
「〔実施例〕
　以下、本発明の一実施例を、ＴＦＴアクティブマトリックス型液晶表示素子に用いられるＴＦＴパネルの薄膜トランジスタについて第１図〜第３図を参照して説明する。
　第１図〜第３図において、
１１はガラス等からなる絶縁性の透明基板
ゲート電極１２は、ｎ型アモルファスシリコン（ｎ
＋
−ａ−Ｓｉ）からなるｎ型半導体で形成され
ゲートライン１３は、まず基板１１上にｎ型半導体とクロム等の金属とを順次堆積させ、この金属の堆積膜をゲートライン１３の形状にパターニングした
前記ｎ型半導体の堆積膜はゲートライン１３の下にその全長にわたってライン状に残されており
　
（５−３）相違点３について
　　ア　引用例１の図１１９に記載されている上層信号線３６は、同図（ｂ）の記載を参照すると、少なくとも金属層３０を形成したものであることが、示されており、前記金属層３０の下層には、半導体層２０が、形成されている。
　
　　イ　また、引用例１には、「また信号線３１、ドレイン電極３２、ソース電極３３を形成する第２の導体層５０は、いずれもＣｒからなる金属層３０の上にＩＴＯからなる透明導電層４０を積層して形成され、信号線３１の下層には信号線と同一形状の半導体層２０が形成されていて、この半導体層２０および信号線の金属層３０が透明導電層４０で被覆されている。」（段落【０２０６】）ことが、図１３とともに記載されている。
　すなわち、信号線３１は、少なくとも金属層３０から形成されており、その下層には信号線と同一形状の半導体層２０が形成されているので、信号線３１と半導体層２０とを併せたものは、補正発明の如く、「データライン」の「位置」に「半導体パターンとデータ金属パターンを形成し」ていることに対応することになる。
　
　　ウ　すると、引用発明の信号線として、上記アの引用例１に記載の「上層信号線３６」と下層の「半導体層２０」を併せたもの、或いは、上記イの引用例１に記載の「少なくとも金属層３０から形成されている信号線３１」と「信号線３１と同一形状の半導体層２０」とを併せたものを適用することにより、補正発明の如く、「データライン」の「位置」に「半導体パターンとデータ金属パターンを形成し」ているようになすことは、当業者が適宜なし得たことと認められる。
　
　（５−４）相違点４について
　　ア　引用発明は、「少なくとも前記走査線１１、前記ゲート電極１２、前記下層信号線１８の上面および側面全体がゲート絶縁層２で覆われるように残して金属層３０および半導体層２０およびゲート絶縁層２を順次エッチング除去する」ものであり、必要のないゲート絶縁層２は、除去されるものである。
　
　　イ　そうすると、引用発明において、必要のないゲート絶縁層２を除去する際に、補正発明のように「前記ゲートライン及びデータライン、薄膜領域、ゲートパッド及びデータパッド以外の領域の前記ゲート絶縁膜は除去される」ようになすことは、当業者が設計上適宜なし得る事項と認められる。
　
　（５−５）相違点５について
　　ア　引用例２には、「ソース・ドレイン用金属クロミウムを所望のソース・ドレイン電極１５の形状にウェットエッチング法によりパターニング(図４(ｄ)参照)する。」（段落【００４６】）、「最後に、ソース・ドレイン電極の形成された基板を酸素および／または窒素のイオンまたはラジカルを含むプラズマ中に曝し、最表面に露出している前記ｎ型化したアモルファスシリコン膜を透明絶縁膜に改質することにより、薄膜トランジスタが完成(図４(ｅ)参照)する。」（段落【００４７】）ことが、記載されている。
　
　　イ　そして、引用例２の図４（ｅ）の記載も参照すると、「前記ｎ型化したアモルファスシリコン膜を」「改質」した「透明絶縁膜」は、薄膜トランジスタのチャンネル部分のみに形成されていることが見て取れ、また、引用例２に記載の「透明絶縁膜」は、補正発明の「チャンネル保護膜」に対応する。
　
　　ウ　したがって、引用発明の「保護絶縁層３」に代えて、上記引用例２に記載の「透明絶縁膜」を採用することにより、補正発明のように、「前記半導体パターン上のみに形成されたチャンネル保護膜」を形成するようになすことは、当業者が適宜なし得たことと認められる。
　
（５−６）判断のまとめ
　以上のとおりであるから、相違点１〜５は、引用例２に記載の事項を参酌すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　したがって、補正発明は、引用例１、２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
４　小括
　以上のとおりであるから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明について
１　本願発明
　以上のとおり、本件補正（平成２４年１月１０日に提出された手続補正書による補正）は却下されたので、本願の請求項１〜２２に係る発明は、平成２２年１月１２日に提出された手続補正書によって補正された特許請求の範囲、明細書又は図面の記載からみて、その請求項１〜２２に記載されたとおりのものであり、そのうち、請求項６に係る発明（以下「本願発明」という。）は、次のとおりである。
　
【請求項６】
「基板上にゲート電極、ゲートライン、ゲートパッドを形成する段階と、
　前記ゲート電極上にゲート絶縁膜、半導体層、金属層を形成する段階と、
　前記ゲート絶縁膜、半導体層、金属層をパターニングして、前記ゲートラインおよびデータライン、薄膜トランジスタ領域、ゲートパッドおよびデータパッド位置にパターンを形成する段階と、
　前記基板上に透明導電膜を塗布しパターニングして、前記薄膜トランジスタ領域でソース電極およびドレイン電極と、
　前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体層、前記半導体層上に形成されたチャンネル保護膜と前記ドレイン電極と接触して形成された画素電極と前記ゲートパッドおよびデータパッドの上部電極を形成する段階と、
　前記ゲート電極と接続されたゲートラインと、前記ゲートラインとゲート絶縁膜を介して重畳される前記画素電極とからなるストレッジキャパシタを形成する段階と
　を含み、
　前記画素電極は、前記基板と接触する
　ことを特徴とする薄膜トランジスタアレイ基板の製造方法。」
　
２　引用例１の記載、引用発明及び引用例２の記載
　引用例１の記載、引用発明、及び、引用例２の記載については、前記「第２　補正却下の決定」の「３　独立特許要件」の「（３）引用例１の記載、引用発明及び引用例２の記載」における、「（３−１）引用例１の記載」〜「（３−３）引用例２の記載」の各項において摘記し、または、認定したとおりである。
　
３　対比・判断 
　前記「第２　補正却下の決定」の「２　補正目的の適否と新規事項の有無」の項で検討したように、補正発明は、補正前の発明、すなわち、本願発明の「前記ゲートラインおよびデータライン、薄膜トランジスタ領域、ゲートパッドおよびデータパッド位置」に「形成」する「パターン」を、「半導体パターンとデータ金属パターン」に限定するとともに、「前記ゲートライン及びデータライン、薄膜領域、ゲートパッド及びデータパッド以外の領域の前記ゲート絶縁膜は除去される」ことを限定し、さらに、本願発明の「前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体層」を、「前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体パターン」と明りょうにするとともに、本願発明の「前記半導体層上に形成されたチャンネル保護膜」を、「前記半導体パターン上のみに形成されたチャンネル保護膜」と明りょうにした上で限定したものである。
　ここで、補正発明の前記「薄膜領域」は、前記「２　補正目的の適否と新規事項の有無」の項で検討したように、本願発明の「薄膜トランジスタ領域」に相当し、補正発明の前記「半導体パターン」と本願発明の「半導体層」は、ともに、本願明細書のたとえば段落【００３５】における「本発明の実施の形態に係る薄膜トランジスタアレイ基板は、……（中略）……前記ソース電極およびドレイン電極間の前記チャンネルを形成する半導体層と、前記画素領域に位置し、前記ドレイン電極と接続形成された画素電極と、前記半導体層のチャンネルに形成されるチャンネル保護膜……（中略）……とを含む。」の記載における「半導体層」を指すことは明らかである。
　すなわち、補正発明の前記「薄膜領域」及び「半導体パターン」と、本願発明の前記「薄膜トランジスタ領域」及び「半導体層」は、それぞれ、同一のものを表している。
　してみれば、本願発明は、補正発明から、上記の各限定をなくしたものである。
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、前記「第２　補正却下の決定」の「３　独立特許要件」において検討したとおり、引用例１、２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用例１、２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
　
第４　結言 
　以上のとおり、本願発明は、引用例１、２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
 　よって、結論のとおり審決する。