(57)【要約】半導体基板１０上に、ゲート絶縁膜１１を介して下部ゲート電極膜を形成する工程と、下部ゲート電極膜上に、この下部ゲート電極膜よりも酸化速度の遅い材料からなる上部ゲート電極膜を形成する工程と、上部ゲート電極膜及び下部ゲート電極膜をパターニングして、下部ゲート電極１２ａ及び上部ゲート電極１２ｂを有するゲート電極１２を形成する工程と、半導体基板１０に不純物を導入してソース・ドレイン領域１５を形成する工程と、下部ゲート電極１２ａ及び上部ゲート電極１２ｂの側面を酸化し、下部ゲート電極１２ａの側方におけるゲート長方向の厚さが、上部ゲート電極１２ｂの側方におけるゲート長方向の厚さよりも大きい酸化膜サイドウォール１３を形成する工程とを備えている半導体装置の製造方法。
2003088365.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート絶縁膜を介して下部ゲート電極膜を形成する工程と、
前記下部ゲート電極膜上に、該下部ゲート電極膜よりも酸化速度の遅い材料からなる上部ゲート電極膜を形成する工程と、
前記上部ゲート電極膜及び下部ゲート電極膜をパターニングして、下部ゲート電極及び上部ゲート電極を有するゲート電極を形成する工程と、
前記半導体基板に不純物を導入してソース・ドレイン領域を形成する工程と、
前記下部ゲート電極及び上部ゲート電極の側面を酸化し、前記下部ゲート電極の側方におけるゲート長方向の厚さが、前記上部ゲート電極の側方におけるゲート長方向の厚さよりも大きい酸化膜サイドウォールを形成する工程と
を備えている半導体装置の製造方法。
【請求項２】
酸化膜サイドウォールを形成する工程により、下部ゲート電極のゲート長が上部ゲート電極のゲート長よりも小さくなる、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記下部ゲート電極膜は、ＩＶ族半導体により形成されている請求項１に記載の半導体装置の製造方法。
【請求項４】
前記下部ゲート電極膜は、ＳｉＧｅを含んでいる請求項３に記載の半導体装置の製造方法。
【請求項５】
Ｇｅの組成率が０．０５以上０．９０以下である、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記下部ゲート電極膜は、Ｃを含んでいる請求項４に記載の半導体装置の製造方法。
【請求項７】
前記上部ゲート電極がＳｉからなる、請求項３に記載の半導体装置の製造方法。
【請求項８】
前記上部ゲート電極膜は、ＳｉＧｅを含むＩＶ族半導体により形成されるとともに、前記下部ゲート電極膜よりもＧｅの組成率が低い請求項４に記載の半導体装置の製造方法。
【請求項９】
前記酸化膜サイドウォールを形成する工程は、前記下部ゲート電極を酸化することで、該下部ゲート電極におけるゲート長方向の両側部に、その中央部よりもＧｅの組成率が高い領域を形成する請求項４に記載の半導体装置の製造方法。
【請求項１０】
前記酸化膜サイドウォールを形成する工程は、水蒸気を含む雰囲気下で行われる請求項１に記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板は、前記ソース・ドレイン領域の間にＳｉＧｅまたはＳｉＧｅＣを含むチャネル領域を有している請求項４に記載の半導体装置の製造方法。
【請求項１２】
前記下部ゲート電極膜を形成する工程は、第１の領域と、これをゲート長方向に挟むとともに該第１の領域よりＧｅの組成率が高い第２の領域とを形成し、
前記ゲート電極を形成する工程は、前記下部ゲート電極におけるゲート長方向の両側部に、前記第２の領域が配置されるようにパターニングする請求項４に記載の半導体装置の製造方法。
【請求項１３】
半導体基板と、
該半導体基板上にゲート絶縁膜を介して形成された下部ゲート電極と、
前記下部ゲート電極上に形成され、該下部ゲート電極よりも酸化速度の遅い材料からなる上部ゲート電極と、
前記半導体基板における前記下部ゲート電極の下方に、チャネル領域を挟んで形成されたソース・ドレイン領域と、
前記下部ゲート電極及び上部ゲート電極の側面を酸化することにより形成され、前記下部ゲート電極の側方におけるゲート長方向の厚さが前記上部ゲート電極の側方におけるゲート長方向の厚さより大きい酸化膜サイドウォールと
を備えている半導体装置。
【請求項１４】
下部ゲート電極のゲート長が上部ゲート電極のゲート長よりも小さい、請求項１３に記載の半導体装置。
【請求項１５】
前記下部ゲート電極は、ＩＶ族半導体により形成されている請求項１３に記載の半導体装置。
【請求項１６】
前記下部ゲート電極は、ＳｉＧｅを含んでいる請求項１５に記載の半導体装置。
【請求項１７】
Ｇｅの組成率が０．０５以上０．９０以下である、請求項１６に記載の半導体装置。
【請求項１８】
前記下部ゲート電極は、Ｃを含んでいる請求項１６に記載の半導体装置。
【請求項１９】
前記上部ゲート電極がＳｉからなる、請求項１６に記載の半導体装置。
【請求項２０】
前記下部ゲート電極は、ゲート長方向の両側部に、その中央部よりＧｅの組成率が高い領域を有している請求項１６に記載の半導体装置。
【請求項２１】
前記半導体基板は、前記ソース・ドレイン領域の間にＳｉＧｅまたはＳｉＧｅＣを含むチャネル領域を有している請求項１６に記載の半導体装置。
【発明の詳細な説明】
技  術  分  野
本発明は、ＭＩＳトランジスタ構造を有する半導体装置及びその製造方法に関する。
背  景  技  術
近年、ＣＭＯＳデバイスにおいては、ＭＩＳトランジスタのゲート長の微細化やゲート絶縁膜の薄膜化などのスケーリングにより、動作速度及び集積度の向上が実現されている。特に、最近では、厚さが２ｎｍ以下のゲート絶縁膜や、ゲート長が５０ｎｍ程度のゲート電極を備えたＭＩＳトランジスタが開発されている。
図１１は、従来の一般的なＭＩＳトランジスタの断面図である。同図に示すように、従来の一般的なＭＩＳトランジスタは、Ｓｉ基板１００と、この基板１００上に酸化シリコンからなるゲート絶縁膜１０１を介して形成されたゲート電極１０２とを備えている。ゲート電極１０２はポリシリコンからなり、その側面には酸化膜サイドウォール１０３が形成されている。Ｓｉ基板１００には、酸化膜サイドウォール１０３の側方の位置に高濃度ソース・ドレイン領域１０４が形成されており、これらの領域１０４の内側端部からゲート電極１０２の下方に亘って、チャネル領域１０５を挟むソース・ドレインエクステンション領域１０６が形成されている。
このようなＭＩＳトランジスタでは、ゲート絶縁膜１０１の薄膜化に伴って低電圧動作と電流駆動力の増大とが可能になるが、その反面、ゲート電極１０２がポリシリコンで構成されているため、ゲート絶縁膜の薄膜化に伴う以下のような不具合が生じている。
（１）ゲート電極１０２に導入されているボロンなどの不純物が、極薄の酸化膜１０１を突き抜けてチャネル領域１０５まで導入されることがあり、これによってＭＩＳトランジスタのしきい値電圧の変動など、電気的特性の劣化を招くおそれがある。
（２）ゲート絶縁膜１０１の薄膜化によってその容量が増大するため、それに伴って、ゲート電極１０２側にも空乏層が生じ、実効的なゲート絶縁膜１０１が厚くなるという問題が生じる。これは、ポリシリコンからなるゲート電極１０１において不純物の固溶限界があることにも起因している。
（３）図１１に示すようなソース・ドレインエクステンション領域１０６とゲート電極１０２とがオーバーラップしている領域Ｒｇｄに生じる、ゲートオーバーラップ容量が増大する。すなわち、ゲート絶縁膜１０１の薄膜化と、ゲート長の微細化とにより、結果的に寄生容量が増大することになり、これが無視できない値となっている。このような、ゲートオーバーラップ容量の増大は、ＭＩＳトランジスタの動作速度向上の阻害要因となっている。
そこで、このような問題を解決するために、現在のところ、以下のような提案がなされている。
（１）ボロンの突き抜けに対しては、ゲート絶縁膜として、不純物拡散防止効果の高い酸窒化膜を用いることにより改善することが提案されている。
（２）ゲート電極の空乏化に対しては、文献１（Ｗ．Ｃ．Ｌｅｅ  ｅｔ  ａｌ．，”Ｉｎｖｅｓｔｉｇａｔｉｏｎ  ｏｆ  ｐｏｌｙ−Ｓｉｌ−ｘＧｅｘ  ｆｏｒ  ｄｕａｌ−ｇａｔｅ  ＣＭＯＳ  ｔｅｃｈｎｏｌｏｇｙ”，ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔ．，Ｖｏｌ．１９，１９９８，ｐ．２４７）に開示されているように、不純物の固溶度が高い多結晶ＳｉＧｅをゲート電極に用いたＣＭＯＳデバイスが提案されている。
（３）ゲートオーバーラップ容量の増大に対しては、文献２（Ｔ．Ｇｈａｎｉ，ｅｔ  ａｌ．，”１００ｎｍ  ｇａｔｅ  ｌｅｎｇｔｈ  ｈｉｇｈ  ｐｅｒｆｏｒｍａｎｃｅ／ｌｏｗ  ｐｏｗｅｒ  ＣＭＯＳ  ｔｒａｎｓｉｓｔｏｒ  ｓｔｒｕｃｔｕｒｅ”，１９９９  ＩＥＤＭ，ｐ．４１５）に開示されているように、ポリシリコンゲート電極の下部を狭く加工したノッチゲート構造が提案されている。ノッチゲート構造は、ゲート電極の上部では幅が広く、トランジスタのゲート長が規定されるゲート電極の下部では幅が狭くなっている構造である。これにより、ゲート長の微細化に伴うゲート抵抗の上昇を招くことなく、ゲートオーバーラップ容量の増大を低減できるという効果を有している。
このノッチゲート構造については、例えば文献３（特開昭６２−４５０７１号公報）にも記載されている。この文献３は、ゲート電極を、多結晶シリコン層と、その上に形成される高融点金属のシリサイド層とから構成し、これを熱処理することを開示している。この熱処理により、上側に配置されたシリサイド層の側面に、多結晶シリコン層の側面よりも厚い熱酸化シリコン膜が成長し、結果的にノッチゲート構造を形成している。
さらに、文献４（Ｔ．Ｓｋｏｔｎｉｃｋｉ，ｅｔ  ａｌ．”Ｗｅｌｌ−ｃｏｎｔｒｏｌｌｅｄ，ｓｅｌｅｃｔｉｖｅｌｙ  ｕｎｄｅｒ−ｅｔｃｈｅｄ  Ｓｉ／ＳｉＧｅ  ｇａｔｅｓ  ｆｏｒ  ＲＦ  ａｎｄ  ｈｉｇｈ  ｐｅｒｆｏｒｍａｎｃｅ  ＣＭＯＳ”，２０００  Ｓｙｍｐｏｓｉｕｍ  ｏｆ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ，ｐ．１５６）では、上記文献１及び文献２に記載の事項を複合したもの、つまり多結晶ＳｉＧｅと多結晶Ｓｉとを積層したゲート電極を用い、さらに多結晶ＳｉＧｅからなる下部ゲート電極のみをドライエッチングにより選択エッチングすることにより、ノッチゲート構造を形成したトランジスタが報告されている。
ここで、上記文献４に開示されているようなノッチゲート構造は、比較的簡素な構造でありながら、ゲートオーバーラップ容量を効果的に低減できる点で、有望と考えられる。
しかしながら、文献４に記載のノッチゲートは、構造は簡素であるものの、製造工程において、多結晶ＳｉＧｅからなる下部ゲート電極のみを選択的に横方向にエッチングする特殊なドライエッチング技術を必要としている。そのため、製造工程が複雑になるという問題があった。
その他、特開平６−１９６４９５号公報（米国特許第６５１２７７１号公報）の図２およびその説明には、ゲート電極の構造を断面視凸字状にして、ゲート・ドレインのオーバラップ容量を小さくすることが記載されている。
本発明は、ＭＩＳトランジスタ構造を有する半導体装置において、簡素な工程により下部ゲート電極を選択的に狭めてノッチゲート構造を形成することができる半導体装置の製造方法及び半導体装置を提供することを目的とする。
発  明  の  開  示
上記問題を解決するため、第１の本発明に係る半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜を介して下部ゲート電極膜を形成する工程と、前記下部ゲート電極膜上に、該下部ゲート電極膜よりも酸化速度の遅い材料からなる上部ゲート電極膜を形成する工程と、前記上部ゲート電極膜及び下部ゲート電極膜をパターニングして、下部ゲート電極及び上部ゲート電極を有するゲート電極を形成する工程と、前記半導体基板に不純物を導入してソース・ドレイン領域を形成する工程と、前記下部ゲート電極及び上部ゲート電極の側面を酸化し、前記下部ゲート電極の側方におけるゲート長方向の厚さが、前記上部ゲート電極の側方におけるゲート長方向の厚さよりも大きい酸化膜サイドウォールを形成する工程とを備えている。
また、上記問題を解決するため、第２の本発明に係る半導体装置は、半導体基板と、該半導体基板上にゲート絶縁膜を介して形成された下部ゲート電極と、前記下部ゲート電極上に形成され、該下部ゲート電極よりも酸化速度の遅い材料からなる上部ゲート電極と、前記半導体基板における前記下部ゲート電極の下方に、チャネル領域を挟んで形成されたソース・ドレイン領域と、前記下部ゲート電極及び上部ゲート電極の側面を酸化することにより形成され、前記下部ゲート電極の側方におけるゲート方向長の厚さが前記上部ゲート電極の側方におけるゲート長方向の厚さより大きい酸化膜サイドウォールとを備えている。
発明を実施するための最良の形態
（第１実施形態）
以下、本発明の第１実施形態について説明する。図１は、本実施形態に係る半導体装置の断面図である。
同図に示すように、この半導体装置は、ＭＩＳトランジスタであり、Ｓｉ基板１０と、この基板１０上にゲート絶縁膜１１を介して形成されたゲート電極１２とを備えている。ゲート絶縁膜１１は、酸化シリコンからなり、厚さが約２ｎｍとなっている。ゲート電極１２は、ゲート絶縁膜１１上に形成される下部ゲート電極１２ａと、その上に形成される上部ゲート電極１２ｂとから構成されている。下部ゲート電極１２ａは、高濃度のｐ型不純物（例えばボロン）を含み、厚さが約５０ｎｍの多結晶ＳｉＧｅ（Ｇｅ組成率約５０％）で構成されている。一方、上部ゲート電極１２ｂは、高濃度のｐ型不純物（例えばボロン）を含み、厚さが約１５０ｎｍの多結晶Ｓｉで構成されている。
ゲート電極１２、つまり上部ゲート電極１２ｂ及び下部ゲート電極１２ａの側面には酸化膜サイドウォール１３が形成されており、この酸化膜サイドウォール１３の側面には窒化膜サイドウォール１４が形成されている。また、Ｓｉ基板１０において窒化膜サイドウォール１４の側方に位置する領域には、ｐ型の高濃度ソース・ドレイン領域１５が形成されており、これらの領域１５の内側端部から下部ゲート電極１２ａの下方に亘っては、チャネル領域１６を挟んでソース・ドレインエクステンション領域１７が形成されている。
ところで、図１に示すように、下部ゲート電極１２ａのゲート長方向の長さは、上部ゲート電極１２ｂのゲート長方向の長さよりも短くなっているが、これは、次に説明する製造方法によって形成される。
以下、上記半導体装置の製造方法について図２及び図３を参照しつつ説明する。なお、上記半導体装置は、ｐ型のＭＩＳトランジスタであるので、ｎウエル上に製造するものとして説明する。また、図２及び図３では、素子分離領域によって囲まれた活性領域のみが図示されている。
まず、図２（ａ）に示すように、素子分離領域（図示省略）、ウエル等をＳｉ基板１０に形成する。次に、図２（ｂ）に示すように、熱酸化法によりＳｉ基板１０の上面を酸化して、厚さ約２ｎｍのゲート絶縁膜１１を形成する。続いて、図２（ｃ）に示すように、ＬＰ−ＣＶＤ法により、ゲート絶縁膜１１上に厚さ約５０ｎｍの多結晶ＳｉＧｅ膜（下部ゲート電極膜）１２ｘと、厚さ約１５０ｎｍの多結晶Ｓｉ膜（上部ゲート電極膜）１２ｙとを順次積層する。こうして積層された多結晶ＳｉＧｅ膜１２ｘ及び多結晶Ｓｉ膜１２ｙを、図２（ｄ）に示すように、フォトリソグラフィー及びドライエッチングによってパターニングする。その結果、ゲート長方向の長さが約０．１３μｍの上部ゲート電極１２ｂ及び下部ゲート電極１２ａが形成される。この時は、図２（ｄ）から明らかなように、上部ゲート電極１２ｂと下部ゲート電極１２ａのゲート長Ｌは同一である。
続いて、図３（ａ）に示すように、ゲート電極１２の上方からｐ型不純物イオンであるフッ化ボロンイオン（ＢＦ２＋）を、加速電圧５ｋｅＶ，ドーズ量１×１０１５ｃｍ−２，傾き角７°以下の条件で注入し、ソース・ドレインエクステンション領域１７を形成する。
次に、図３（ｂ）に示すように、パイロジェニック酸化を行って、下部ゲート電極１２ａ及び上部ゲート電極１２ｂの側面、及び上部ゲート電極１２ｂの上面を覆う酸化膜１３ｘを形成する。このとき、多結晶ＳｉＧｅの酸化速度は、多結晶Ｓｉよりも約２〜４倍程度速いことから、下部ゲート電極１２ａの方が上部ゲート電極１２ｂよりも酸化が速やかに進行する。そのため、パイロジェニック酸化後の酸化膜１３ｘのゲート長方向の厚さは、下部ゲート電極１２ａの側面では約３０ｎｍとなる一方、上部ゲート電極１２ｂの側面及び上面では約１０ｎｍとなる。
図３（ｂ）から明らかなように、この酸化により、上部ゲート電極１２ｂおよび下部ゲート電極１２ａのゲート長は短くなり、それぞれ図３（ｂ）に示すゲート長ＬｕおよびＬｄとなる。下部ゲート電極１２ａのゲート長Ｌｄが、上部ゲート電極１２ｂのゲート長Ｌｕよりも小さく、全体としてゲート電極１２は下に凸字状になる。
続いて、基板上にシリコン窒化膜を堆積し、このシリコン窒化膜の異方性エッチングを行う。こうすることで、図３（ｃ）に示すように、酸化膜１３ｘのうち各ゲート電極１２ａ，１２ｂの側面に形成されたもののみが残されて酸化膜サイドウォール１３になるとともに、この酸化膜サイドウォール１３の側面に窒化膜サイドウォール１４が形成される。これにより、Ｌ字状および左右反転Ｌ字状の向かい合う１対の酸化膜サイドウォール１３に、下に凸字状のゲート電極１２が挟まれる。
これに続いて、図３（ｄ）に示すように、ゲート電極１２、両サイドウォール１３，１４の上方からｐ型不純物イオンであるフッ化ボロンイオン（ＢＦ２＋）を、加速電圧３０ｋｅＶ，ドーズ量４×１０１５ｃｍ−２，傾き角７°以下の条件で注入し、高濃度ソース・ドレイン領域１５を形成する。その後、高濃度ソース・ドレイン領域１５、及びソース・ドレインエクステンション領域１７の不純物活性化のためにＲＴＡ（高速熱処理）を行う。
その後の工程については図示を省略するが、例えば基板上への層間絶縁膜の形成、コンタクトホールの形成、プラグ及び配線の形成などが行われる。
以上のように、本実施形態に係る半導体装置の製造方法では、ゲート電極１２を多結晶ＳｉＧｅからなる下部ゲート電極１２ａと、多結晶Ｓｉからなる上部ゲート電極１２ｂとによって構成するとともに、ゲート電極１２の酸化を行っている。このとき、多結晶ＳｉＧｅの酸化速度は多結晶Ｓｉよりも速いため、酸化速度の速い多結晶ＳｉＧｅからなる下部ゲート電極１２ａは、上部ゲート電極１２ｂより酸化が進行する。これにより、下部ゲート電極１２ａのゲート長方向の長さを、上部ゲート電極１２ｂより短くしている。
したがって、上記文献３に記載の従来の方法のように、下部ゲート電極のみを選択的にエッチングするための特殊なドライエッチング技術を必要とせず、極めて簡素な工程によってノッチゲート構造を形成することができる。
以上のようなゲート電極１２の酸化は、ゲート電極１２の上方から不純物をイオン注入してソース・ドレインエクステンション領域１７を形成した後に行っている。そのため、ソース・ドレインエクステンション領域１７と下部ゲート電極１２ａとのオーバーラップ領域Ｒｇｄの面積は、下部ゲート電極１２ａのゲート長方向の長さが短くなった分だけ小さくなる。したがって、ゲート絶縁膜１１を薄膜化しても、ゲートオーバーラップ容量の増大を抑制することができる。そして、このように寄生容量を低減できることから、動作の高速化を図ることができる。なお、上部ゲート電極１２ｂのゲート長方向の長さは、下部ゲート電極１２ａほど短くならないので、ゲート抵抗の増大を抑制することができ、したがって、ＭＩＳトランジスタの駆動力を確保することができる。
特に、本実施形態に係る半導体装置では、下部ゲート電極を多結晶ＳｉＧｅで形成しているため、次のような利点がある。以下、これについて図４を参照して説明する。
図４（ａ）〜（ｄ）は、それぞれ、図１と同じ半導体装置の断面図、ＩＶｂｃ−ＩＶｂｃ線における断面のＧｅ組成率の分布を示す図、ＩＶｂｃ−ＩＶｂｃ線における断面の仕事関数の分布を示す図、及びＩＶｄ−ＩＶｄ線における断面の価電子帯端のホール走行に対するポテンシャルを示す図である。但し、図４（ｄ）において、真空準位は縦軸の下方に位置している。
上記したＳｉＧｅ層は、酸化が行われる際に、酸化膜としてＳｉＯ２が形成されるが、この過程では既に酸化された領域から未酸化領域に向かってＧｅが排出されていくという現象が生ずる。排出されたＧｅは、ＳｉＧｅ層のうち酸化膜の界面付近の領域１２ａ１に凝縮される。すなわち、酸化膜の界面付近の領域１２ａ１のＧｅの濃度は、下部ゲート電極１２ａのＧｅの濃度より高くなる。その結果、図４（ｂ）に示すように、下部ゲート電極１２ａのうち、酸化膜サイドウォール１３に隣接する領域はＧｅリッチとなる。そのため、図４（ｃ）に示すように、下部ゲート電極１２ａのうち酸化膜サイドウォール１３に隣接する領域の仕事関数は、ゲートの中央部よりも小さくなり、チャネル領域１６におけるホール走行に対するポテンシャルは、中央部よりも両端部の方が高くなる。
したがって、本実施形態のようなｐチャネル型ＭＩＳトランジスタにドレイン電圧が印加されると、図４（ｄ）に示すように、チャネル領域１６には、酸化膜の界面付近の領域１２ａ１に対応し、ホールの走行に対するポテンシャルが傾斜した領域Ｓが生じる。したがって、ホールがこのポテンシャルの傾斜Ｓによって電界加速されて、高速でｐチャネルを走行するため、高速動作が可能となる。
一方、ｎチャネル型ＭＩＳトランジスタにおいても同様のことが生じる。一般に、ｎチャネル型のトランジスタでは下部ゲート電極にｎ型不純物がドープされるので、上記図４（ｃ）とは反対に、下部ゲート電極１２ａのうち、酸化膜サイドウォール１３に隣接するＧｅの組成率が高い領域の仕事関数が、ゲート中央部よりも大きくなる。これにより、チャネル領域における電子の走行に対するポテンシャル分布は、中央部よりも両端部で高くなる。そのため、ｎチャネル型ＭＩＳトランジスタにドレイン電圧が印加されると、チャネル領域において、電子の走行に対するポテンシャルが傾斜した領域が生じる。したがって、電子がこのポテンシャルの傾斜によって電界加速されて、高速でｎチャネルを走行するので、高速動作が可能となる。
なお、本実施形態では、下部ゲート電極１２ａを多結晶ＳｉＧｅによって形成しているが、多結晶ＳｉＧｅに代えて１％或いは１％未満の微量のカーボン（Ｃ）を含む多結晶ＳｉＧｅＣを用いて下部ゲート電極１２ａを形成することもできる。この場合、Ｃの存在により、ボロンの拡散が抑制されるので、Ｓｉ基板１０へのボロンの突き抜けによるしきい値電圧の変動などを有効に抑制できるという利点がある。なお、Ｃは微量しか添加されないので、多結晶ＳｉＧｅＣの酸化速度は、多結晶ＳｉＧｅの酸化速度とほぼ同じであり、上記したノッチゲート構造を簡単に形成できるということではＳｉＧｅと同じである。また、Ｇｅを含有しているため、図４によって示したように半導体装置の高速動作が可能となる点においても、ＳｉＧｅと同じである。
本実施形態では、ＩＶ族半導体（少なくもとＳｉを含む，Ｓｉ，ＳｉＧｅ，ＳｉＧｅＣ等の半導体）で下部ゲート電極１２ａ及び上部ゲート電極１２ｂを形成しているが、これに限定されるものではない。すなわち、酸化速度の差を利用してノッチゲート構造を形成するという観点からは、下部ゲート電極１２ａの酸化速度が上部ゲート電極１２ｂの酸化速度より速ければよい。そのため、例えば、上部ゲート電極１２ｂをタングステン等の金属やシリサイドで形成し、下部ゲートゲート電極１２ａを多結晶Ｓｉで形成することができる。このようにすると、金属の表面はほとんど酸化されないので、主として下部ゲート電極１２ａの酸化のみが進行し、ノッチゲート構造が形成される。また、酸化速度は主としてＧｅの組成率が高いほど速いので、上部ゲート電極１２ｂ及び下部ゲート電極１２ａの双方をＳｉＧｅで構成し、且つ下部ゲート電極１２ａにおけるＧｅの組成率が上部ゲート電極１２ｂより高くなるようにすれば、上記と同様のノッチゲート構造を形成することができる。
また、上記の説明では、下部ゲート電極１２ａにおけるゲート長方向の両側部のＧｅ組成率を、酸化によって中央部よりも高くなるようにしているが、Ｇｅ組成率の高い領域を下部ゲート電極１２ａの両側部に予め形成しておくこともできる。例えば、下部ゲート電極１２ａの中央部を多結晶Ｓｉで構成し、その両側に多結晶ＳｉＧｅからなる領域を形成したり、或いはＧｅ組成率が下部ゲート電極１２ａの両側部にいくにしたがって高くなるように下部ゲート電極１２ａを形成することもできる。このようにしても、上記と同様に半導体装置の高速動作化を図ることができる。但し、下部ゲート電極１２ａの両端部の酸化速度が、上部ゲート電極１２ａの酸化速度よりも速くなるように、各ゲート電極１２ａ，１２ｂの材料を選択する必要がある。
また、本実施形態では、ゲート電極１２を酸化するために、パイロジェニック酸化を用いているが、酸化の方法はこれに限定されるものではない。例えば、ドライ酸化、ウエット酸化、またはスチーム酸化等によりゲート電極１２の酸化を行うことができる。但し、パイロジェニック酸化やスチーム酸化のように水蒸気を含む雰囲気下で酸化を行うと、酸化速度が速いという利点がある。
さらに、本実施形態では、下部ゲート電極１２ａを多結晶ＳｉＧｅまたは多結晶ＳｉＧｅＣにより形成しているが、これに代えてアモルファスＳｉＧｅまたはアモルファスＳｉＧｅＣにより形成することもできる。
下部ゲート電極１２ａがＳｉＧｅからなる場合、そのＧｅの組成率、すなわち、Ｓｉ１−ｘＧｅｘと表記した場合のｘの値は、０．０５以上０．９０以下が好ましく、０．１以上０．７以下がより好ましく、０．２以上０．６以下がさらにより好ましい。
（第２実施形態）
次に、本発明の第２実施形態について説明する。図５は、本実施形態に係る半導体装置の断面図である。
本実施形態に係る半導体装置は、第１実施形態と同様に構成されたゲート電極を有しているが、このゲート電極が形成される基板の構成が第１実施形態と相違している。以下の説明では、第１実施形態と同一の構成には同一符号を付して、詳しい説明を省略する。
図５に示すように、この半導体装置では、ゲート電極が形成される基板が次のように構成されている。すなわち、Ｓｉ基板１０の上面にエピタキシャル成長により形成された厚さ約１５ｎｍのＳｉＧｅ膜２１が形成され、その上にエピタキシャル成長によって厚さ約５ｎｍのＳｉ膜２２が形成されている。そして、このＳｉ膜２２上にゲート絶縁膜１１を介してゲート電極１２が形成されている。
下部ゲート電極１２ａの下方におけるＳｉＧｅ膜２１は、ＳｉＧｅチャネル領域２４を形成し、Ｓｉ膜２２はＳｉキャップ層２５を形成している。また、ＳｉＧｅ膜２１及びＳｉ膜２２のうち、下部ゲート電極１２ａの側方に位置する領域には、Ｓｉ基板１０の一部とともに、ｐ型のソース・ドレインエクステンション領域１７及びソース・ドレイン領域１５が形成されている。
また、ゲート電極１２は、上述したように第１実施形態と同じであり、多結晶ＳｉＧｅからなる下部ゲート電極１２ａと、多結晶Ｓｉからなる上部ゲート電極１２ｂによって構成されている。そして、酸化によって下部ゲート電極１２ａのゲート長方向の長さを、上部ゲート電極１２ｂよりも短くしている。これにより、ゲートオーバラップ容量の増大を抑制している。
ところで、ゲート電極に多結晶ＳｉＧｅからなる下部ゲート電極を有していると、次のような問題がある。以下、これについて図６及び図７を用いて説明する。
図６（ａ），（ｂ），（ｃ）は、それぞれ、ｎ型及びｐ型の多結晶Ｓｉゲート、ｎ型及びｐ型の多結晶ＳｉＧｅゲート、ｎ型及びｐ型の多結晶ＳｉＧｅＣゲートのバンド構造を示すエネルギバンド図である。また、図７（ａ），（ｂ）は、それぞれ、多結晶Ｓｉゲート及びＳｉチャネル領域を有するｐチャネル型ＭＩＳトランジスタ、多結晶ＳｉＧｅゲート及びＳｉチャネル領域を有するｐチャネル型ＭＩＳトランジスタのビルトインポテンシャルを示す図である。
例えば、デュアルゲート構造を採る場合、ｎチャネル型ＭＩＳトランジスタ（以下、「ｎＭＩＳトランジスタ」という）のゲート電極にはｎ型の不純物がドープされ、ｐ型ＭＩＳトランジスタ（以下、「ｐＭＩＳトランジスタ」という）のゲート電極にはｐ型の不純物がドープされる。そして、図６に示すように、ｎＭＩＳトランジスタのゲート電極のフェミルレベルＥＦは、伝導帯端のエネルギ順位Ｅｃであり、ｐＭＩＳトランジスタのゲート電極のフェミルレベルＥＦは、価電子帯端のエネルギ準位Ｅｖである。
図６（ａ），（ｂ）を比べると分かるように、ｎＭＩＳトランジスタの場合、多結晶ＳｉＧｅゲートの仕事関数φｍｎ２（真空準位とフェルミレベルＥＦとの差）は、多結晶Ｓｉゲートの仕事関数φｍｎ１（真空準位とフェルミレベルＥＦとの差）とほとんど変わらない。ところが、ｐＭＩＳトランジスタの場合、多結晶ＳｉＧｅゲートの仕事関数φｍｐ２（真空準位とフェルミレベルＥＦとの差）は、多結晶Ｓｉゲートの仕事関数φｍｐ１（真空準位とフェルミレベルＥＦとの差）よりもかなり小さい。その結果、以下のような不利益が生じる。
図７（ａ），（ｂ）に示すＭＩＳトランジスタの動作時において、ｐチャネルは、Ｓｉチャネル領域のうちゲート電極膜に近い部分に形成される。図７（ａ），（ｂ）を比べると分かるように、多結晶ＳｉＧｅゲートを有するｐＭＩＳトランジスタにおいては（図７（ｂ））、ビルトインポテンシャルにおけるバンドの曲がりが緩やかになる結果、多結晶Ｓｉゲートを有するｐＭＩＳトランジスタよりも、しきい値電圧が高くなる傾向がある。
これに対し、本実施形態に係る半導体装置では、上述のようにＳｉＧｅチャネル領域２４を有しているため、しきい値電圧の上昇を抑制することができる。以下、図８を参照して、これを説明する。
図８（ａ），（ｂ）は、それぞれ、多結晶Ｓｉゲート及びＳｉＧｅチャネル領域を有するｐＭＩＳトランジスタ、多結晶ＳｉＧｅゲート及びＳｉＧｅＣチャネル領域を有するｐＭＩＳトランジスタのビルトインポテンシャルを示す図である。
図８（ａ）に示すように、本実施形態の半導体装置においては、下部ゲート電極１２ａがＳｉＧｅゲートであり、Ｓｉキャップ層２５と、ＳｉＧｅチャネル領域２４とを有しているので、Ｓｉ／ＳｉＧｅヘテロ接合部の価電子帯端にバンドオフセットが形成される。したがって、本実施形態のｐＭＩＳトランジスタによれば、トランジスタ動作時には、ホールがＳｉＧｅチャネル領域２４の価電子帯端に形成されたｐチャネルを走行するので、図７（ａ）に示すＳｉゲート及びＳｉチャネルを有するｐＭＩＳトランジスタに比べても、しきい値の上昇を抑制することができる。
以上のように、本実施形態によれば、第１実施形態で示した構成に加え、ＳｉＧｅによってチャネル領域２４を形成している。そのため、第１実施形態で示した効果に加え、しきい値の上昇を抑制するという効果を得ることができる。
ここで、上記の説明では、チャネル領域をＳｉＧｅによって形成しているが、これに代えてＳｉＧｅＣでチャネル領域を形成することもできる。このようにすると、図８（ｂ）に示すように、Ｓｉ／ＳｉＧｅＣヘテロ接合部の価電子帯にバンドオフセットが形成される。これによりｐチャネルがＳｉＧｅＣ領域の価電子帯に形成されるので、上記と同様にしきい値電圧の上昇を抑制することができる。
ところで、図６（ｃ）に示すように、ｎＭＩＳトランジスタに多結晶ＳｉＧｅＣゲートを採用すると、その仕事関数φｍｎ３は、多結晶Ｓｉゲートの仕事関数φｍｎ１よりも大きくなっている。一方、ｐＭＩＳトランジスタの場合には、多結晶ＳｉＧｅＣゲートの仕事関数φｍｐ３は、多結晶Ｓｉゲートの仕事関数φｍｐ１よりも小さい。したがって、ＳｉＧｅＣゲートとＳｉチャネル領域とを有するｎＭＩＳトランジスタ及びｐＭＩＳトランジスタの双方においては、図７（ｂ）に示すのと同様の不利益が生じると考えられる。その場合、ｐＭＩＳトランジスタにおいては、多結晶ＳｉＧｅＣゲートと、多結晶ＳｉＧｅチャネル領域または多結晶ＳｉＧｅＣチャネル領域を設けることにより、それぞれ図８（ａ），（ｂ）に示すのと同様に、しきい値電圧の上昇を抑制することができる。一方、ｎＭＩＳトランジスタについては、図９に示すとおりである。
図９（ａ）〜（ｃ）は、それぞれ、多結晶Ｓｉゲート及びＳｉチャネル領域を有するｎＭＩＳトランジスタ、多結晶ＳｉＧｅＣゲート及びＳｉチャネル領域を有するｎＭＩＳトランジスタ、及び多結晶ＳｉＧｅＣゲート及びＳｉＧｅＣチャネル領域を有するｎＭＩＳトランジスタのビルトインポテンシャルを示す図である。
図９（ａ），（ｂ）に示すｎＭＩＳトランジスタにおいて、ｎチャネルは、Ｓｉチャネル領域のうちゲート絶縁膜に近い部分に形成される。図９（ａ），（ｂ）を比べると分かるように、多結晶ＳｉＧｅＣゲートを有するｎＭＩＳトランジスタにおいては（図９（ｂ））、ビルトインポテンシャルにおけるバンドの曲がりが緩やかになる結果、多結晶Ｓｉゲートを有するｎチャネル型ＭＩＳトランジスタよりも、しきい値電圧が高くなる傾向がある。
ここで、図９（ｃ）に示すように、多結晶ＳｉＧｅＣゲートを有するｎＭＩＳトランジスタにＳｉＧｅＣチャネル領域を設けると、Ｓｉ／ＳｉＧｅＣヘテロ接合部の伝導帯端にバンドオフセットが形成される。これにより、トランジスタの動作時には、電子はＳｉＧｅＣチャネル領域の伝導帯に形成されたｎチャネルを走行するので、Ｓｉゲート及びＳｉチャネル領域を有するｎＭＩＳトランジスタ（図９（ａ））に比べても、しきい値電圧の上昇を抑制することができる。
（第３実施形態）
次に、本発明の第３実施形態について説明する。図１０は、本発明の第３実施形態に係る半導体装置の断面図である。
同図に示すように、この半導体装置は、デュアルゲート構造を有するＣＭＩＳデバイスであり、Ｓｉ基板１０の表面領域に形成されたシャロートレンチ型素子分離領域ＳＴＩと、この素子分離領域ＳＴＩによって区切られた２つの領域にそれぞれ形成されたｎウエル３０及びｐウエル５０とを備えている。ｎウエル３０の上方には、ｐチャネル型ＭＩＳトランジスタ（ｐＭＩＳＦＥＴ）が設けられ、ｐウエル５０の上方には、ｎチャネル型ＭＩＳトランジスタ（ｎＭＩＳＦＥＴ）が設けられている。
ｐＭＩＳＦＥＴは、ｎウエル３０上に形成されたゲート絶縁膜３１と、このゲート絶縁膜上に形成されたゲート電極３２とを備えている。ゲート絶縁膜３１は、酸化シリコンからなり、厚さが約２ｎｍとなっている。ゲート電極３２は、ゲート絶縁膜３１上に形成される下部ゲート電極３２ａと、その上に形成される上部ゲート電極３２ｂとから構成されている。下部ゲート電極３２ａは、高濃度のｐ型不純物（例えばボロン）を含み、厚さが約５０ｎｍの多結晶ＳｉＧｅ（Ｇｅ組成率約３０％）で構成されている。一方、上部ゲート電極３２ｂは、高濃度のｐ型不純物（例えばボロン）を含み、厚さが約１５０ｎｍの多結晶Ｓｉで構成されている。
ゲート電極３２、つまり上部ゲート電極３２ｂ及び下部ゲート電極３２ａの側面には酸化膜サイドウォール３３が形成されており、この酸化膜サイドウォール３３の側面には窒化膜サイドウォール３４が形成されている。また、ｎウエル３０において窒化膜サイドウォール３４の側方に位置する領域には、ｐ型の高濃度ソース・ドレイン領域３５が形成されており、これらの領域１５の内側端部から下部ゲート電極１２ａの下方に亘っては、後述するチャネル領域を挟んでソース・ドレインエクステンション領域３６が形成されている。
図１０に示すように、本実施形態のｐＭＩＳＦＥＴにおいても、第１実施形態と同様に、熱酸化法によって酸化膜サイドウォール３３を形成している。したがって、下部ゲート電極３２ａのゲート長方向の長さは、上部ゲート電極３２ｂのゲート長方向の寸法よりも短くなっており、これによってゲートオーバーラップ領域の面積は小さくなっている。
また、ゲート電極３２が形成される基板は、第２実施形態と同様に形成されている。すなわち、ｎウエル３０の上面にエピタキシャル成長により形成された厚さ約１５ｎｍのＳｉＧｅ膜４１が形成され、その上にエピタキシャル成長によって厚さ約５ｎｍのＳｉ膜４２が形成されている。そして、このＳｉ膜２２上にゲート絶縁膜３１を介してゲート電極３２が形成されている。
下部ゲート電極３２ａの下方におけるＳｉＧｅ膜４１は、ＳｉＧｅチャネル領域４４を形成し、Ｓｉ膜４２はＳｉキャップ層４５を形成している。また、ＳｉＧｅ膜４１及びＳｉ膜４２のうち、下部ゲート電極１２ａの側方に位置する領域には、ｎウエル３０の一部とともに、上記したソース・ドレインエクステンション領域３６及びソース・ドレイン領域３５が形成されている。
一方、ｎＭＩＳＦＥＴは、図１０に示すように、ｐウエル５０上に形成されること、及び導電型がｎ型であること以外は、ｐＭＩＳＦＥＴとほぼ同様に構成されている。すなわち、ゲート電極５２に関しては、下部ゲート電極５２ａが高濃度のｎ型不純物を含んだ多結晶ＳｉＧｅ（Ｇｅ組成率約３０％）で構成され、上部ゲート電極５２ｂが高濃度のｎ型不純物を含んだ多結晶Ｓｉで構成されていること以外は、ｐＭＩＳＦＥＴと同様の構成である。そして、下部ゲート電極５２ａのゲート長方向の長さは、酸化によりｐＭＩＳＦＥＴと同様に上部ゲート電極５２ｂよりも短くなっている。また、ソース・ドレイン領域５５及びソース・ドレインエクステンション領域５６はｎ型であり、下部ゲート電極５２ａの下方には、ｐＭＩＳＦＥＴと同様にＳｉキャップ層６５とＳｉＧｅチャネル層６４とが設けられている。
このようなＳｉＧｅチャネル領域４４，６４を設けたデュアルゲート型ＣＩＳデバイスでは、以下のような効果を得ることができる。
ｐＭＩＳＦＥＴにおいては、まず、下部ゲート電極のゲート長方向の長さが上部ゲート電極より短いことから、ゲートオーバラップ領域が小さくなっている。さらに、Ｓｉ／ＳｉＧｅヘテロ接合部の価電子帯端にバンドオフセットが生じるので、ホールがＳｉＧｅチャネル領域４４の伝導帯に形成されたｐチャネルを走行することになる。したがって、ゲートオーバラップ領域の低減による高速動作化を図りつつ、しきい値電圧の上昇を抑制することができる。
一方、ｎＭＩＳＦＥＴにおいては、Ｓｉ／ＳｉＧｅヘテロ接合部の伝導帯端にはバンドオフセットがほとんど生じないため、ｎＭＩＳＦＥＴの動作時には、ｎチャネルは、Ｓｉキャップ層５５のうちゲート絶縁膜５１に近い領域に形成され、このｎチャネルを電子が走行することになる。つまり、ＳｉＧｅチャネル領域を有していないｎＭＩＳＦＥＴとほぼ同じ動作を行うことになる。
ここで、従来の多結晶Ｓｉゲートを有するデュアルゲートＣＭＩＳデバイスにおいては、ｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴのしきい値電圧を、ほぼ同等に設計することができたが、上述のように、多結晶ＳｉＧｅゲートを有するデュアルゲートＣＭＩＳデバイスにおいては、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴの多結晶ＳｉＧｅゲートの仕事関数のバランスが崩れるため、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとでしきい値電圧を同等に設計することが困難であると考えられる。
しかしながら、本実施形態のｎＭＩＳＦＥＴでは、多結晶ＳｉＧｅゲートと多結晶Ｓｉゲートとで仕事関数φｍｎ２，φｍｎ１（図６参照）がほぼ同じであるために、しきい値電圧が多結晶Ｓｉゲートを有するｎＭＩＳＦＥＴとほとんど変わらず、低いしきい値電圧を維持することができる。一方、本実施形態のｐＭＩＳＦＥＴでは、多結晶ＳｉＧｅゲートと多結晶Ｓｉゲートとでは、仕事関数φｍｐ２，φｍｐ１（図６参照）が互いに異なるが、トランジスタの動作時には、ＳｉＧｅチャネル領域に形成されるｐチャネルをホールが走行するので、しきい値電圧を低く維持することができる。
以上より、本実施形態に係るデュアルゲートＣＭＩＳデバイスによると、ｎＭＩＳＦＥＴの動作時には、Ｓｉキャップ層６５の表面領域に形成されるｎチャネルを電子が走行する一方、ｐＭＩＳＦＥＴの動作時には、バンドギャップの小さいＳｉＧｅチャネル領域４４に形成されるｐチャネルをホールが走行する。そのため、ｐＭＩＳＦＥＴとｎＭＩＳＦＥＴとは、しきい値電圧を同等に低く維持することができ、両者をバランスよく保つことができる。
また、本実施形態のＣＭＩＳデバイスでは、ｐＭＩＳＦＥＴにおけるｐチャネルがホール移動度の高いＳｉＧｅチャネル領域に形成されるため、電流駆動力が増大する。そして、ＣＭＩＳデバイスによりインバータを構成した場合には、ｐＭＩＳＦＥＴのＳｉＧｅチャネル領域の面積を縮小することができ、それに伴って容量の低減を図ることができる。したがって、本実施形態に係る半導体装置では、オーバーラップ領域の面積の低減による高速動作化に加え、半導体装置の集積度の向上と高速動作のさらなる向上とを図ることができる。
産業上の利用可能性
本発明により、極めて簡素な製造工程によりゲート電極にノッチゲート構造を形成することができる半導体装置及びその製造方法が提供される。また、この半導体装置では、ゲートオーバラップ容量の低減により高速動作が可能となる。
【図面の簡単な説明】
図１は、本発明の第１実施形態に係る半導体装置を示す断面図である。
図２は、図１に示す半導体装置の製造方法を示す図である。
図３は、図１に示す半導体装置の製造方法を示す図である。
図４（ａ）〜（ｄ）は、それぞれ、図１に示す半導体装置の断面図、ＩＶｂｃ−ＩＶｂｃ線の断面におけるＧｅ組成率の分布を示す図、ＩＶｂｃ−ＩＶｂｃ線の断面における仕事関数の分布を示す図、及びＩＶｄ−ＩＶｄ線の断面における価電子帯端のホール走行に対するポテンシャルを示す図である。
図５は、本発明の第２実施形態に係る半導体装置を示す断面図である。
図６（ａ）〜（ｃ）は、それぞれ、ｎ型及びｐ型の多結晶Ｓｉゲート、ｎ型及びｐ型の多結晶ＳｉＧｅゲート、ｎ型及びｐ型の多結晶ＳｉＧｅＣゲートのバンド構造を示すエネルギバンド図である。
図７（ａ），（ｂ）は、それぞれ、多結晶Ｓｉゲート及びＳｉチャネル領域を有するｐＭＩＳＦＥＴ、多結晶ＳｉＧｅゲート及びＳｉチャネル領域を有するｐＭＩＳＦＥＴのビルトインポテンシャルを示す図である。
図８（ａ），（ｂ）は、それぞれ、多結晶ＳｉＧｅゲート及びＳｉＧｅチャネル領域を有するｐＭＩＳＦＥＴ、多結晶ＳｉＧｅゲート及びＳｉＧｅＣチャネル領域を有するｐＭＩＳＦＥＴのビルトインポテンシャルを示す図である。
図９（ａ），（ｂ），（ｃ）は、それぞれ、多結晶Ｓｉゲート及びＳｉチャネル領域を有するｎＭＩＳＦＥＴ、多結晶ＳｉＧｅＣゲート及びＳｉチャネル領域を有するｎＭＩＳＦＥＴ、多結晶ＳｉＧｅＣゲート及びＳｉＧｅＣチャネル領域を有するｎＭＩＳＦＥＴのビルトインポテンシャルを示す図である。
図１０は、本発明に係る第３実施形態の半導体装置を示す図である。
図１１は、従来のＭＩＳ型トランジスタを示す断面図である。
【図１】
2003088365.tif 000003
【図２】
2003088365.tif 000004
【図３】
2003088365.tif 000005
【図４】
2003088365.tif 000006
【図５】
2003088365.tif 000007
【図６】
2003088365.tif 000008
【図７】
2003088365.tif 000009
【図８】
2003088365.tif 000010
【図９】
2003088365.tif 000011
【図１０】
2003088365.tif 000012
【図１１】
2003088365.tif 000013
【手続補正書】
【提出日】平成15年10月9日(2003.10.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート絶縁膜を介して下部ゲート電極膜を形成する工程と、
前記下部ゲート電極膜上に、該下部ゲート電極膜よりも酸化速度の遅い材料からなる上部ゲート電極膜を形成する工程と、
前記上部ゲート電極膜及び下部ゲート電極膜をパターニングして、下部ゲート電極及び上部ゲート電極を有するゲート電極を形成する工程と、
前記半導体基板に不純物を導入してソース・ドレイン領域を形成する工程と、
前記下部ゲート電極及び上部ゲート電極の側面を酸化し、前記下部ゲート電極の側方におけるゲート長方向の厚さが、前記上部ゲート電極の側方におけるゲート長方向の厚さよりも大きい酸化膜サイドウォールを形成する工程と
を備えている半導体装置の製造方法であって、
前記下部ゲート電極膜は、ＩＶ族半導体により形成されており、
前記下部ゲート電極膜は、ＳｉＧｅを含んでおり、
前記下部ゲート電極膜を形成する工程は、第１の領域と、これをゲート長方向に挟むとともに該第１の領域よりＧｅの組成率が高い第２の領域とを形成し、
前記ゲート電極を形成する工程は、前記下部ゲート電極におけるゲート長方向の両側部に、前記第２の領域が配置されるようにパターニングする、半導体装置の製造方法。
【請求項２】
酸化膜サイドウォールを形成する工程により、下部ゲート電極のゲート長が上部ゲート電極のゲート長よりも小さくなる、請求項１に記載の半導体装置の製造方法。
【請求項３】
（削除）
【請求項４】
（削除）
【請求項５】
Ｇｅの組成率が０．０５以上０．９０以下である、請求項１に記載の半導体装置の製造方法。
【請求項６】
前記下部ゲート電極膜は、Ｃを含んでいる請求項１に記載の半導体装置の製造方法。
【請求項７】
前記上部ゲート電極がＳｉからなる、請求項１に記載の半導体装置の製造方法。
【請求項８】
前記上部ゲート電極膜は、ＳｉＧｅを含むＩＶ族半導体により形成されるとともに、前記下部ゲート電極膜よりもＧｅの組成率が低い請求項１に記載の半導体装置の製造方法。
【請求項９】
前記酸化膜サイドウォールを形成する工程は、前記下部ゲート電極を酸化することで、該下部ゲート電極におけるゲート長方向の両側部に、その中央部よりもＧｅの組成率が高い領域を形成する請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記酸化膜サイドウォールを形成する工程は、水蒸気を含む雰囲気下で行われる請求項１に記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板は、前記ソース・ドレイン領域の間にＳｉＧｅまたはＳｉＧｅＣを含むチャネル領域を有している請求項１に記載の半導体装置の製造方法。
【請求項１２】
（削除）
【請求項１３】
半導体基板と、
該半導体基板上にゲート絶縁膜を介して形成された下部ゲート電極と、
前記下部ゲート電極上に形成され、該下部ゲート電極よりも酸化速度の遅い材料からなる上部ゲート電極と、
前記半導体基板における前記下部ゲート電極の下方に、チャネル領域を挟んで形成されたソース・ドレイン領域と、
前記下部ゲート電極及び上部ゲート電極の側面を酸化することにより形成され、前記下部ゲート電極の側方におけるゲート長方向の厚さが前記上部ゲート電極の側方におけるゲート長方向の厚さより大きい酸化膜サイドウォールと
を備えている半導体装置であって、
前記下部ゲート電極は、ＩＶ族半導体により形成されており、
前記下部ゲート電極は、ＳｉＧｅを含んでおり、
前記下部ゲート電極は、ゲート長方向の両側部に、その中央部よりＧｅの組成率が高い領域を有している、半導体装置。
【請求項１４】
下部ゲート電極のゲート長が上部ゲート電極のゲート長よりも小さい、請求項１３に記載の半導体装置。
【請求項１５】
（削除）
【請求項１６】
（削除）
【請求項１７】
Ｇｅの組成率が０．０５以上０．９０以下である、請求項１３に記載の半導体装置。
【請求項１８】
前記下部ゲート電極は、Ｃを含んでいる請求項１３に記載の半導体装置。
【請求項１９】
前記上部ゲート電極がＳｉからなる、請求項１３に記載の半導体装置。
【請求項２０】
（削除）
【請求項２１】
前記半導体基板は、前記ソース・ドレイン領域の間にＳｉＧｅまたはＳｉＧｅＣを含むチャネル領域を有している請求項１３に記載の半導体装置。
【国際調査報告】
2003088365.tif 000014
2003088365.tif 000015
2003088365.tif 000016
2003088365.tif 000017