【事件の表示】
　特願２００８−５３１１７３「仮想接地メモリアレイのビット線間スペーサ」拒絶査定不服審判事件〔平成１９年　３月２９日国際公開、ＷＯ２００７／０３５２４５、平成２１年　２月２６日国内公表、特表２００９−５０８３５８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、２００６年９月６日（パリ条約による優先権主張外国庁受理２００５年９月１５日、米国）を国際出願日とする出願であって、平成２２年６月２９日付けの拒絶理由通知に対して、平成２３年１月５日に手続補正書及び意見書が提出されたが、同年１０月１４日付けで拒絶査定がされ、これに対し、平成２４年２月１７日に審判請求がされるとともに手続補正書が提出されたものである。
　そして、同年７月２４日付けでなされた審尋に対して、同年１１月３０日に回答書が提出されたものである。
　
　
第２　平成２４年２月１７日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定
　
［補正却下の決定の結論］
　本件補正を却下する。
　
［理由］
１　本件補正の内容
　本件補正は、特許請求の範囲を補正するものであり、その内容は以下のとおりである。
　
〈補正事項１〉
　補正前の請求項１の「前記複数のビット線（４０２、４０４、４０６）のうち２つの隣接するビット線（４０２、４０４、４０６）同士の間の前記基板（４３４）内に少なくとも１つの凹部（４３６、４３８）を形成するステップ（３７０）」を、補正後の請求項１の「前記複数のビット線（４０２、４０４、４０６）のうち２つの隣接するビット線（４０２、４０４、４０６）同士の間の前記基板（４３４）内に、前記ビット線（４０２、４０４、４０６）上に形成したハードマスク部分（２０８、２１０、２１２）をマスクとして、少なくとも１つの凹部（４３６、４３８）を形成するステップ（３７０）」と補正し、補正前の請求項１の「前記少なくとも１つの凹部（４３６、４３８）は前記仮想接地メモリアレイ（１０１）のビット線コンタクト領域（１３２）内に位置し」を、補正後の請求項１の「前記少なくとも１つの凹部（４３６、４３８）は前記仮想接地メモリアレイ（１０１）の隣り合うワード線（１２４，１２６）間に位置するビット線コンタクト領域（１３２）内に位置し」と補正し、補正前の請求項１の「前記凹部（４３６、４３８）内にスペーサ（４６０、４６２）を形成するステップ（３７４）」を、補正後の請求項１の「前記凹部（４３６、４３８）内に、下地酸化物（４６４）と、該下地酸化物（４６４）上に位置し前記凹部（４３６、４３８）の底面（４５４）を覆う窒化シリコン部分（４６６）とを含むスペーサ（４６０、４６２）を形成するステップ（３７４）」と補正する。
　
〈補正事項２〉
　補正前の請求項２の「複数のハードマスク部分（２０８、２１０、２１２）」を、補正後の請求項２の「複数の前記ハードマスク部分（２０８、２１０、２１２）」と補正する。
　
〈補正事項３〉
　補正前の請求項３の「前記少なくとも１つの凹部（４３６、４３８）の前記側壁（４５２）および前記底面（４５４）上に下地酸化物（４６４）を形成するステップ（３７４）」中の「下地酸化物（４６４）」を、「前記下地酸化物（４６４）」と補正し、補正前の請求項３の「前記下地酸化物（４６４）上に窒化シリコン部分（４６６）を形成するステップ（３７４）」中の「窒化シリコン部分（４６６）」を、「前記窒化シリコン部分（４６６）」と補正する。
　
〈補正事項４〉
　補正前の請求項６の「前記仮想接地メモリアレイのビット線コンタクト領域（１３２）内に位置する複数の凹部（４３６、４３８）」を、補正後の請求項６の「前記仮想接地メモリアレイの隣り合うワード線（１２４，１２６）間に位置するビット線コンタクト領域（１３２）内に位置する複数の凹部（４３６、４３８）」と補正し、補正前の請求項６の「前記複数の凹部（４３６、４３８）の前記各々内に位置するスペーサ（４６０、４６２）」を、補正後の請求項６の「前記複数の凹部（４３６、４３８）の前記各々内に、下地酸化物（４６４）と、該下地酸化物（４６４）上に位置し前記凹部（４３６、４３８）の底面（４５４）を覆う窒化シリコン部分（４６６）とを含むスペーサ（４６０、４６２）」と補正する。
　
〈補正事項５〉
　補正前の請求項７の「下地酸化物（４６４）」を、補正後の請求項７の「前記下地酸化物（４６４）」と補正する。
　
〈補正事項６〉
　補正前の請求項９の「ワード線（１２２、１２４、１２６）」を、補正後の請求項９の「前記ワード線（１２２、１２４、１２６）」と補正する。
　
２　補正目的の適否
（１）補正事項１について
　補正事項１は、
　補正前の請求項１の「前記複数のビット線（４０２、４０４、４０６）のうち２つの隣接するビット線（４０２、４０４、４０６）同士の間の前記基板（４３４）内に少なくとも１つの凹部（４３６、４３８）を形成するステップ（３７０）」を、補正後の請求項１の「前記複数のビット線（４０２、４０４、４０６）のうち２つの隣接するビット線（４０２、４０４、４０６）同士の間の前記基板（４３４）内に、前記ビット線（４０２、４０４、４０６）上に形成したハードマスク部分（２０８、２１０、２１２）をマスクとして、少なくとも１つの凹部（４３６、４３８）を形成するステップ（３７０）」と補正することで、前記「１つの凹部（４３６、４３８）」の「形成」が、「前記ビット線（４０２、４０４、４０６）上に形成したハードマスク部分（２０８、２１０、２１２）をマスクとして」行うことを限定的に減縮し、
　補正前の請求項１の「前記少なくとも１つの凹部（４３６、４３８）は前記仮想接地メモリアレイ（１０１）のビット線コンタクト領域（１３２）内に位置し」を、補正後の請求項１の「前記少なくとも１つの凹部（４３６、４３８）は前記仮想接地メモリアレイ（１０１）の隣り合うワード線（１２４，１２６）間に位置するビット線コンタクト領域（１３２）内に位置し」と補正することで、前記「ビット線コンタクト領域（１３２）」が「隣り合うワード線（１２４，１２６）間に位置する」ことを限定的に減縮するとともに、
　補正前の請求項１の「前記凹部（４３６、４３８）内にスペーサ（４６０、４６２）を形成するステップ（３７４）」を、補正後の請求項１の「前記凹部（４３６、４３８）内に、下地酸化物（４６４）と、該下地酸化物（４６４）上に位置し前記凹部（４３６、４３８）の底面（４５４）を覆う窒化シリコン部分（４６６）とを含むスペーサ（４６０、４６２）を形成するステップ（３７４」と補正することで、前記「スペーサ（４６０、４６２）」は、「下地酸化物（４６４）と、該下地酸化物（４６４）上に位置し前記凹部（４３６、４３８）の底面（４５４）を覆う窒化シリコン部分（４６６）とを含む」ことを限定的に減縮するものである。
　したがって、補正事項１は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という）第２号に規定する特許請求の範囲の減縮を目的とする補正に該当する。
　
（２）補正事項２について
　補正事項２は、前記補正事項１の補正に伴って、補正前の請求項２の「複数のハードマスク部分（２０８、２１０、２１２）」を、補正後の請求項２の「複数の前記ハードマスク部分（２０８、２１０、２１２）」として、請求項の記載を明りょうにしようとする補正であり、補正事項２は、特許法第１７条の２第４項第４号に規定する明りょうでない記載の釈明を目的とする補正に該当する。
　
（３）補正事項３について
　補正事項３は、
　前記補正事項１の補正に伴って、補正前の請求項３の「前記少なくとも１つの凹部（４３６、４３８）の前記側壁（４５２）および前記底面（４５４）上に下地酸化物（４６４）を形成するステップ（３７４）」中の「下地酸化物（４６４）」を、補正後の請求項３の「前記少なくとも１つの凹部（４３６、４３８）の前記側壁（４５２）および前記底面（４５４）上に前記下地酸化物（４６４）を形成するステップ（３７４）」中の「前記下地酸化物（４６４）」とし、
　補正前の請求項３の「前記下地酸化物（４６４）上に窒化シリコン部分（４６６）を形成するステップ（３７４）」中の「窒化シリコン部分（４６６）」を、補正後の請求項３の「前記下地酸化物（４６４）上に前記窒化シリコン部分（４６６）を形成するステップ（３７４）」中の「前記窒化シリコン部分（４６６）」として、
　請求項の記載を明りょうにしようとする補正であり、補正事項３は、特許法第１７条の２第４項第４号に規定する明りょうでない記載の釈明を目的とする補正に該当する。
　
（４）補正事項４について
　補正事項４は、
　補正前の請求項６の「前記仮想接地メモリアレイのビット線コンタクト領域（１３２）内に位置する複数の凹部（４３６、４３８）」を、補正後の請求項６の「前記仮想接地メモリアレイの隣り合うワード線（１２４，１２６）間に位置するビット線コンタクト領域（１３２）内に位置する複数の凹部（４３６、４３８）」と補正することで、前記「ビット線コンタクト領域（１３２）」が「隣り合うワード線（１２４，１２６）間に位置する」ことを限定的に減縮するとともに、
　補正前の請求項６の「前記複数の凹部（４３６、４３８）の前記各々内に位置するスペーサ（４６０、４６２）」を、補正後の請求項６の「前記複数の凹部（４３６、４３８）の前記各々内に、下地酸化物（４６４）と、該下地酸化物（４６４）上に位置し前記凹部（４３６、４３８）の底面（４５４）を覆う窒化シリコン部分（４６６）とを含むスペーサ（４６０、４６２）」と補正することで、前記「スペーサ（４６０、４６２）」が、「下地酸化物（４６４）と、該下地酸化物（４６４）上に位置し前記凹部（４３６、４３８）の底面（４５４）を覆う窒化シリコン部分（４６６）とを含む」ことを限定的に減縮するものである。
　したがって、補正事項４は、特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とする補正に該当する。
　
（５）補正事項５について
　補正事項５は、前記補正事項４の補正に伴って、補正前の請求項７の「下地酸化物（４６４）」を、補正後の請求項７の「前記下地酸化物（４６４）」として、請求項の記載を明りょうにしようとする補正であり、補正事項５は、特許法第１７条の２第４項第４号に規定する明りょうでない記載の釈明を目的とする補正に該当する。
　
（６）補正事項６について
　補正事項６は、前記補正事項４の補正に伴って、補正前の請求項９の「ワード線（１２２、１２４、１２６）」を、補正後の請求項９の「前記ワード線（１２２、１２４、１２６）」として、請求項の記載を明りょうにしようとする補正であり、補正事項６は、特許法第１７条の２第４項第４号に規定する明りょうでない記載の釈明を目的とする補正に該当する。
　
　したがって、本件補正は、特許法第１７条の２第４項第２号及び同項第４号に規定する要件を満たす。
　
３　独立特許要件を満たすかどうかの検討
　以上のように、本件補正は特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とする補正を含んでいる。
　そこで、以下、本件補正後の特許請求の範囲に記載された発明が、特許出願の際独立して特許を受けることができるものか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項に規定する独立特許要件を満たすか）どうかを、請求項６に係る発明について検討する。
　
（１）補正発明
　本件補正後の請求項６に係る発明（以下「補正発明」という。）は、次のとおりである。
　
【請求項６】
「仮想接地メモリアレイであって、
　基板（４３４）内に位置する複数のビット線（４０２、４０４、４０６）と、
　前記仮想接地メモリアレイの隣り合うワード線（１２４，１２６）間に位置するビット線コンタクト領域（１３２）内に位置する複数の凹部（４３６、４３８）とを備え、前記複数の凹部（４３６、４３８）の各々は前記複数のビット線（４０２、４０４、４０２）のうち２つの隣接するビット線（４０２、４０４、４０６）間に位置し、前記複数の凹部（４３６、４３８）の前記各々は前記基板（４３４）内の側壁（４５２）および底面（４５４）を規定し、前記凹部（４３６、４３８）の底面（４５４）は前記ビット線（４０２、４０４、４０６）よりも前記基板（４３４）の深い位置に達し、前記仮想接地メモリアレイはさらに、
　前記複数の凹部（４３６、４３８）の前記各々内に、下地酸化物（４６４）と、該下地酸化物（４６４）上に位置し前記凹部（４３６、４３８）の底面（４５４）を覆う窒化シリコン部分（４６６）とを含むスペーサ（４６０、４６２）を備え、
　前記スペーサ（４６０、４６２）はビット線からビット線へのリークを低減する、仮想接地メモリアレイ。」
　
（２）引用例の表示
　　引用例１．特開２００３−３３８５６６号公報
　　引用例２．特許第２５０９６１０号公報
　　引用例３．特開平１１−３４０４６１号公報
　　引用例４．特開平０９−３１２３５１号公報
　
（３）引用例１の記載、引用発明と、引用例２〜４の記載
（３−１）引用例１の記載
　原査定の拒絶の理由に引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開２００３−３３８５６６号公報（以下「引用例１」という。）には、「不揮発性半導体記憶装置及びその製造方法」（発明の名称）に関して、図１〜８とともに、次の記載がある。
　
　　ア　特許請求の範囲
・「【請求項１】  半導体基板と、
前記半導体基板の表面に形成された拡散層からなる複数本のビット線と、
前記半導体基板の上方に形成された導電層からなり、平面視で、前記複数本のビット線と交差する複数本のワード線と、
を有する不揮発性半導体記憶装置であって、
前記ワード線上に形成された第１の絶縁膜と、
前記ワード線に沿って形成された第２の絶縁膜と、
を更に有し、
隣り合う２本のワード線間において、
平面視で、前記２本のワード線上に形成された第１の絶縁膜及び隣り合う２本のビット線により画定された領域内の前記半導体基板の表面に、前記第１の絶縁膜及び前記第２の絶縁膜に整合するようにして溝が形成され、
前記溝の底部にチャネルストップ拡散層が形成され、
前記溝内に絶縁膜が埋め込まれていることを特徴とする不揮発性半導体記憶装置。
【請求項２】  半導体基板と、
前記半導体基板の表面に形成された拡散層からなる複数本のビット線と、
前記半導体基板の上方に形成された導電層からなり、平面視で、前記複数本のビット線と交差する複数本のワード線と、
を有する不揮発性半導体記憶装置であって、
隣り合う２本のワード線間において、
平面視で、前記２本のワード線及び隣り合う２本のビット線により画定された領域内の前記半導体基板の表面に溝が形成され、
前記溝の底部にチャネルストップ拡散層が形成され、
各ワード線の側方に前記溝の側壁面を覆うサイドウォールが形成され、
前記溝内に絶縁膜が埋め込まれていることを特徴とする不揮発性半導体記憶装置。」
　
　　イ　発明の背景等
・「【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリに好適な不揮発性半導体記憶装置及びその製造方法に関する。」
・「【０００２】
【従来の技術】不揮発性半導体記憶装置の一つにフラッシュメモリがある。図３０及び図３１は、夫々ＮＯＲ（ノア）型フラッシュメモリの構成を示す回路図、レイアウト図である。また、図３２（ａ）は、図３１中のＩ−Ｉ線に沿った断面図、（ｂ）は、図３１中のＩＩ−ＩＩ線に沿った断面図、（ｃ）は、図３１中のＩＩＩ−ＩＩＩ線に沿った断面図である。
【０００３】ＮＯＲ型のフラッシュメモリ（第１の従来例）においては、図３０及び図３１に示すように、複数本のビット線及び複数本のワード線が互いに直交するようにして配置されている。そして、互いに隣り合う２本のビット線に、夫々１個のフラッシュメモリセルを構成するトランジスタのソース又はドレインのいずれかが接続されている。ビット線は、それを挟んで隣り合う２個のトランジスタにより共有されている。また、これらのトランジスタのゲートは、ワード線に接続されている。なお、１個のトランジスタにつき、図３０中において点線の円で示すように、２箇所においてデータ、つまり２ビットの記憶が可能である。」
・「【００２１】第１の従来例及び第２の従来例では、素子間の分離がチャネルストップ拡散層７のみによって行われるため、高集積化及び省面積化等のためにビット線の間隔が狭められると、ビット線間の耐圧を確保することができなくなる。」
・「【００２４】本発明は、かかる問題点に鑑みてなされたものであって、高集積化等のために、ビット線間の耐圧を確保しながら、ワード線の幅を狭めることができる不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。」
　
　　ウ　第１の実施形態
・「【００３９】（第１の実施形態）先ず、本発明の第１の実施形態に係る不揮発性半導体記憶装置（ＮＯＲ型フラッシュメモリ）ついて説明する。第１の実施形態の回路構成は、図３０に示すものと同様である。一方、レイアウト及び断面構造が、夫々図３１、図３２に示す第１の従来例と相違している。図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置（ＮＯＲ型フラッシュメモリ）の構成を示すレイアウト図である。また、図２（ａ）は、図１中のＩ−Ｉ線に沿った断面図、（ｂ）は、図１中のＩＩ−ＩＩ線に沿った断面図、（ｃ）は、図１中のＩＩＩ−ＩＩＩ線に沿った断面図である。
【００４０】第１の実施形態においても、図２に示すように、ビット線が半導体基板１の表面に形成されたビットライン拡散層４から構成され、ワード線６は半導体基板１上に絶縁膜を介して形成された半導体膜から構成されている。ワード線６の側方には、サイドウォール８が形成されている。ワード線６上には、シリコン窒化膜２２が形成されている。ＯＮＯ膜２は、サイドウォール８と半導体基板１との間にも存在している。そして、全面に層間絶縁膜９が形成されている。また、半導体基板１の表面のビットライン拡散層４、ワード線６又はサイドウォール８のいずれもが形成されていない領域には、溝２１が形成されている。本実施形態においては、この溝２１の底部にチャネルストップ拡散層７が形成されている。層間絶縁膜９は溝２１内にも埋め込まれている。層間絶縁膜９は、例えばＣＶＤ法により形成されたものである。なお、図１においては、ビットライン拡散層４上のシリコン酸化膜５及びワード線６上のシリコン窒化膜２２以外の絶縁膜（ＯＮＯ膜２、サイドウォール８及び層間絶縁膜９）は省略している。
【００４１】従って、チャネルストップ拡散層７のパターンは、第１の実施形態では図３１に示すものと若干相違する。具体的には、図１に示すように、ワード線６とチャネルストップ拡散層７とが直接接することはなく、これらの間にサイドウォール８の幅に相当する隙間が存在している。
【００４２】このように構成された第１の実施形態においては、チャネルストップ拡散層７だけでなく、溝２１内に埋め込まれた層間絶縁膜９によっても、素子分離が行われている。このため、高い耐圧を確保することができる。また、溝２１の形成に当たっては、図２（ｃ）に示すように、ワード線６間の溝２１とワード線６との間にサイドウォール８が存在し、また、ワード線６上にシリコン窒化膜２２が存在しているため、これらのサイドウォール８及びシリコン窒化膜２２並びにシリコン酸化膜５をマスクとすることにより、レジスト膜をマスクとする必要がない。このため、ワード線６を容易に微細加工することも可能である。更に、溝２１を形成する際の損傷によるトランジスタ特性のばらつきも生じにくい。」
・「【００４３】次に、上述のように構成された第１の実施形態に係るＮＯＲ型フラッシュメモリを製造する方法について説明する。図３乃至図８は、本発明の第１の実施形態に係るＮＯＲ型フラッシュメモリを製造する方法を工程順に示す断面図である。なお、図３乃至図８の（ａ）は、図１中のＩ−Ｉ線に沿った断面図に相当し、（ｂ）は、図１中のＩＩ−ＩＩ線に沿った断面図に相当し、（ｃ）は、図１中のＩＩＩ−ＩＩＩ線に沿った断面図に相当する。
【００４４】先ず、図３に示すように、半導体基板１の表面にＯＮＯ膜２を形成する。ＯＮＯ膜２の形成では、先ず、８００乃至１１００℃程度での熱酸化により厚さが３乃至１０ｎｍのシリコン酸化膜２ａを成長させる。次に、シリコン酸化膜２ａ上に、厚さが１２乃至１６ｎｍのシリコン窒化膜２ｂを６００乃至８００℃程度でのＣＶＤ法により形成する。そして、シリコン窒化膜２ｂ上に、厚さが５乃至１０ｎｍのシリコン酸化膜２ｃを１０００乃至１１００℃でのウェット酸化により成長させる。なお、シリコン窒化膜２ｂの厚さを５乃至１０ｎｍとして、シリコン酸化膜２ｃをＣＶＤ法により形成してもよい。
【００４５】次に、ＯＮＯ膜２上にレジスト膜３を塗布により形成し、図４に示すように、ビットライン拡散層の形成予定領域のみに開口部が存在するように、このレジスト膜３をパターニングする。次いで、エッチングによりＯＮＯ膜２のシリコン酸化膜２ｃ及びシリコン窒化膜２ｂを除去する。続いて、レジスト膜３をマスクとして砒素イオンを半導体基板１の表面にイオン注入することにより、ビットライン拡散層４を形成する。このときのドーズ量は、例えば１×１０１５乃至３×１０１５ｃｍ−２程度であり、加速電圧は、例えば６０乃至８０ｋｅＶであり、傾斜角度（入射角度）は、例えば０°である。
【００４６】その後、図５に示すように、８００乃至１０００℃程度でのウェット酸化によりビットライン拡散層４表面に、厚さが４００乃至６００ｎｍのシリコン酸化膜５を成長させる。この結果、ＯＮＯ膜２の両端部が若干せり上がる。
【００４７】次に、リンがドーピングされたアモルファスシリコン（ＤＡＳｉ）膜をＣＶＤ法により成長させ、その上にタングステンシリサイド（ＷＳｉ）膜をＣＶＤ法により成長させる。リンのドーピング量は、例えば２×１０２０乃至３×１０２１ｃｍ−３程度である。また、ＤＡＳｉ膜の厚さは１００乃至１５０ｎｍであり、ＷＳｉ膜の厚さは１００乃至１８０ｎｍである。更に、本実施形態においては、ＷＳｉ膜上にシリコン窒化膜をＣＶＤ法により成長させる。このシリコン窒化膜の厚さは５０乃至１５０ｎｍである。なお、シリコン窒化膜の代わりに、半導体基板１とのエッチング選択比を確保することができる膜、例えばシリコン酸化膜又はシリコン酸窒化膜を形成してもよい。次いで、シリコン膜上にレジスト膜を塗布により形成し、ワード線及び周辺領域のトランジスタのゲート電極を形成するための形状に、つまり、ワード線及び周辺領域のトランジスタのゲート電極の形成予定領域のみに開口部が存在するように、このレジスト膜をパターニングする。そして、図６に示すように、エッチングによりシリコン窒化膜、ＷＳｉ膜及びＤＡＳｉ膜を順次除去することにより、ワード線６及び周辺領域のトランジスタのゲート電極（図示せず）を形成する。なお、周辺領域において、ＤＡＳｉ膜を形成する前に、周辺領域に開口部が形成されたレジスト膜をマスクとして、周辺領域内のＯＮＯ膜２を除去した後、このレジスト膜を剥離し、ゲート酸化膜（図示せず）を形成しておく。
【００４８】次に、全面に厚さが１００乃至２００ｎｍのＣＶＤ酸化膜を成長させ、このＣＶＤ酸化膜に異方性エッチングを施すことにより、図７に示すように、周辺領域のトランジスタのゲート電極（図示せず）及びワード線６の側方にサイドウォール８を形成する。また、この異方性エッチングにより、ＣＶＤ酸化膜の直下に存在するＯＮＯ膜２も除去される。なお、ＣＶＤ酸化膜の代わりに、半導体基板１とのエッチング選択比を確保することができる膜、例えばシリコン窒化膜又はシリコン酸窒化膜を形成してもよい。
【００４９】その後、周辺領域を覆いフラッシュメモリセル部のみを露出させるレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしてエッチングを行う。フラッシュメモリセル部内においては、シリコン窒化膜２２、シリコン酸化膜５及びサイドウォール８もマスクとして機能するため、これらに覆われていない半導体基板１のみがエッチングされる。この結果、図８に示すように、溝２１が形成される。更に、レジスト膜、シリコン窒化膜２２、シリコン酸化膜５及びサイドウォール８をマスクとしてボロンイオンを溝２１の底部にイオン注入することにより、チャネルストップ拡散層７を形成する。このときのドーズ量は、例えば５×１０１２乃至１×１０１３ｃｍ−２程度であり、加速電圧は、例えば２０乃至４０ｋｅＶであり、傾斜角度（入射角度）は、例えば０°である。その後、レジスト膜を除去し、例えばＣＶＤ法により層間絶縁膜９を全面に形成し、更に、配線（図示せず）の形成等を行う。このようにして、第１の実施形態に係るＮＯＲ型フラッシュメモリを製造することができる。なお、ボロンイオンのイオン注入を斜め注入により行って、溝２１の側部にもチャネルストップ拡散層７を形成してもよい。このような場合、トランジスタのナロー効果の低減を図ることが可能である。」
　
　　エ　発明の効果
・「【０１１１】
【発明の効果】以上詳述したように、本発明によれば、半導体基板をエッチングすることにより、溝を形成することができる。従って、その溝の底部にチャネルストップ拡散層を形成し、溝内に絶縁膜を埋め込むことにより、ビット線間に高い耐圧を確保することが可能である。また、その際のマスクを絶縁膜のみとすることにより、ワード線を微細に加工することができる。つまり、高い耐圧を確保しながら、微細化を可能にすることができる。更に、サイドウォールをマスクとして半導体基板をエッチングする場合には、エッチングの際に生じる半導体基板の損傷によるトランジスタ特性のばらつきを低く抑えることができる。更にまた、溝を形成した後に、その溝の側部にもチャネルストップ拡散層を形成する場合には、トランジスタのナロー効果（狭チャネル効果）を低減することができる。」
　
（３−２）引用発明
　引用例１には、次の発明（以下、「引用発明」という。）が記載されているといえる。
　
「半導体基板と、
前記半導体基板の表面に形成された拡散層からなる複数本のビット線と、
前記半導体基板の上方に形成された導電層からなり、平面視で、前記複数本のビット線と交差する複数本のワード線と、
を有する不揮発性半導体記憶装置であって、
隣り合う２本のワード線間において、
平面視で、前記２本のワード線及び隣り合う２本のビット線により画定された領域内の前記半導体基板の表面に溝が形成され、
前記溝内に絶縁膜が埋め込まれていることを特徴とする不揮発性半導体記憶装置。」
　
（３−３）引用例２の記載
　原査定の拒絶の理由に引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特許第２５０９６１０号公報（以下「引用例２」という。）には、「非揮発性メモリ」（発明の名称）に関して、第１図、第４図とともに、次の記載がある。
　
　ア　特許請求の範囲
・「【請求項１】半導体本体と、
複数のビットライン拡散領域と、
前記ビットライン拡散領域に平行でなく、かつ、各々が相互に平行である複数のワードラインと、
前記ビットライン拡散領域間の位置で前記ワードラインの下側に位置し、かつ、各々がほぼ下側にトランジスタチャンネル位置を画定する複数のフローティングゲートと、
前記半導体本体に位置し、かつ、絶縁物質で満たされた複数のトレンチとを備え、このトレンチは、隣接する前記フローティングゲートに対して自己整合されており、そして前記チャンネル位置が前記ビットライン拡散領域によって分離されていない箇所において、隣接する前記チャンネル位置を相互に分離することを特徴とする非揮発性メモリセルアレイ。」（１欄２行〜２欄１行）
　
　　イ　問題点を解決するための手段
・「本発明の重要な着想は、上記のようなデバイスを作成するのに使われるプロセスにおいて、スタックエッチの直後にトレンチエッチが続けられる（あるいは前者が後者として続行される）点にある。すなわち、電界（field）酸化物下側の埋め込みＮ＋ラインを形成し、且つ第１ポリシリコン（またはケイ化物またはポリサイドpolycide）層（ポリ１）のラインを埋め込みＮ＋ラインの間にそれらと平行に形成した後に、第２ポリシリコン（またはケイ化物またはポリサイド）層（ポリ２）が被着される。第２ポリシリコンはスタックエッチによってエッチングされ（これは少なくともメモリセルのアレイにおいてで−メモリ集積回路の周辺で使われるデバイスに適するように追加のパターニングステップを用い順序を変更してもよい）、ここでポリ２のレベルは埋め込みＮ＋ビットラインにほぼ直交するワードラインを形成するようにエッチングされる。また、ポリ２のエッチングはスタックエッチとして行われるので、ポリ２で覆われている箇所を除くポリ１の全てもエッチング除去される。つまり、ポリ２ワードライン下側のポリ１プレートがFAMOS（ファモス）トランジスタのフローティングゲートを与え、非揮発性メモリとして動作する能力を与える。」（第２欄第１４行〜第３欄第１９行）
・「本発明の一つの教示は、上記のスタックエッチがトレンチエッチとして延長でき（あるいは前者の後に後者を続けることができ）、大幅に改善された結果を与えられるという点にある。つまり、スタックエッチの順序において、ポリ１層のエッチング後、別の短い酸化物エッチングステップを用いてポリ１下側のゲート酸化物を取り除き、次に（酸化物に対して選択性を持たなければならない）長いシリコンエッチングを用いて、露出された箇所の基板にトレンチをエッチング形成する。すなわち、スタックエッチ中にポリ２層がエッチングされた後、レベル間酸化物／窒化物を取り除く酸化物／窒化物エッチングが、埋め込みＮ＋ビットライン上の厚い酸化物も同じ程度の厚さで取り除く。しかし、この酸化物は厚いので（一般に数千オングストローム−好ましい実施例では4500A）、上記のステップで厚い酸化物層に有意な損傷は生じない。同じく第１ポリレベルの下側からゲート酸化物を取り除く酸化物のエッチング中、ビットライン上の厚肉酸化物の大きい厚さが損傷の発生を防ぐ。この厚い酸化物もポリ１を取り除くエッチング時に基板を食刻するシリコンエッチングに晒されるが、かかるエッチングは、ビットライン上の厚い酸化物に有意な損傷を生じないように酸化物に対し選択性を持たせて容易に行うことができる。
  勿論、使用するマスク物質は必要なエッチング継続中にライン巾の損失を伴わずに充分耐えられるものでなければならないが、これも実用上の問題とはならない。
  つまり、本発明は隣合う埋め込みＮ＋ビットライン間でトレンチ分離を形成するのに、既存の処理順序に最少の追加を必要とするだけである。しかし、こうして形成される構造から得られる利点は大きい。容易に予測できるように、リークがそれに沿って生じる物理的な経路が大幅に細長くなるという単純な理由から、隣合う埋め込みＮ＋ビットライン間でのリーク電流が著しく減少される。第２に同じ理由から、隣合う埋め込みＮ＋ビットライン間でのパンチスルー電圧も極めて顕著に減少される。」（第３欄第３４行〜第４欄第１９行）
・「すなわち本発明は、追加処理コストを絶対的に最少限としながら極めて著しい性能上の利点を与え、これまでに開発されてきたクロスポイント式のEPROMセルと比べて顕著な利点をもたらす。
  従って、本発明はここで述べるその他の利点に加え、少なくとも次のような利点を与える：
  ＊より速いプログラミング
  ＊より低い電圧でのプログラミング
  ＊ビットライン間でのより高いパンチスルー電圧
  ＊ビットライン間でのより低いリーク」（第５欄第１３〜２２行）
・「本発明によれば、半導体本体；複数のビットライン拡散領域：上記ビットライン拡散領域と平行てない複数のワードラインで、該複数のワードラインはそれぞれ相互に平行である；上記ビットライン拡散領域間の位置で上記ワードラインの下側に位置する複数のフローティングゲートで、該各フローティングゲートがそのほぼ下側にトランジスタチャネル位置を画定する；及び上記半導体本体に内在する複数のトレンチで、上記チャネル位置がビットライン拡散領域によって分離されていない箇所で、該トレンチが隣接するチャネル位置を相互に分離する；を備えてなる非揮発性メモリセルアレイが提供される。
  また本発明によれば、半導体本体；上記半導体本体上の実質状平行な複数のビットライン絶縁ストリップ；各々上記ビットライン分離ストリップの下側に位置する複数のビットライン拡散領域；上記ビットライン拡散領域と平行でない複数のワードラインで、該複数のワードラインはそれぞれ相互に平行である；上記ビットライン拡散領域間の位置で上記ワードラインの下側に位置する複数のフローティングゲートで、該各フローティングゲートがそのほぼ下側にトランジスタチャネル位置を画定する；および上記半導体本体に内在する複数のトレンチで、上記チャネル位置がビットライン拡散領域によって分離されていない箇所で、該トレンチが隣接するチャネル位置を相互に分離する；を備えている非揮発性メモリセルアレイが提供される。
  さらに本発明によれば、半導体本体を与えるステップ；上記半導体本体の表面近くに、ビットライン絶縁体で覆われた複数のビットライン拡散領域を形成するステップ；第１の分離された導電層を被着してパターン形成し、導電性ストリップを形成するステップ；第２の分離された導電層を被着するステップ；および上記第２導電層をエッチングして、上記ビットライン拡散領域と平行でないワードラインを形成する際、上記第２導電層の各部分の下側に位置しない上記第１導電層の各部分をエッチング除去するとともに、上記第２導電層の各部分及びビットライン絶縁体の各部分のどちらの下側にも位置しない上記半導体本体の各部分を、上記ビットライン拡散領域の少なくとも半分の深さにエッチング除去するステップ；を含む非揮発性メモリアレイの製造方法が提供される。
  さらに本発明によれは、半導体本体を与えるステップ；上記半導体本体の表面近くに、複数のビットライン拡散領域を形成するステップ；第１の分離された導電層を被着してパターン形成し、導電性ストリップを形成するステップ；第２の分離された導電層を被着するステップ；および上記第２導電層をエッチングして、上記ビットライン拡散領域と平行でないワードラインを形成する際、上記第２導電層の各部分の下側に位置しない上記第１導電層の各部分をエッチング除去するとともに、上記第２の導電層の各部分及びビットライン絶縁体の各部分のどちらの下側にも位置しない上記半導体本体の各部分を、上記ビットライン拡散領域の少なくとも25％の深さにエッチング除去するステップ；を含む非揮発性メモリアレイの製造方法が提供される。」（第５欄第２３行〜第６欄第２７行）
　
　　ウ　実施例
・「3.  ビットラインの拡散を形成するステップを次ぎに説明する。
（ａ）  埋め込みｎ＋パターンをフォトレジストで画成し、ビットライン拡散領域14箇所を露出する。
（ｂ）  プラズマエッチングを施し、ビットライン拡散領域の箇所から残っている窒化物を除去する。
（ｃ）  次にこれらの箇所の下側に位置するパッド酸化物を、10％HFに浸漬して取り除く。
（ｄ）  次にヒ素を（50keV、5.0E15cm-2で）注入し、ビットライン拡散領域14を形成する。
（ｅ）  次にフォトレジストを取り除く。
（ｆ）  次に注入ｎ＋領域14をアニール（熱処理）し、900℃のアルゴン内に100分放置し、続いて埋め込みｎ＋領域14上に4500Aの酸化物12を成長させるのに充分な900℃での蒸気酸化物（約40分）によって厚い自己整合酸化物12を成長させる。
（ｇ）  次に残っている窒化物を１％HFを用いて取り除いた後、高温のリン酸によってデグレーズし、また窒化物下側のパッド酸化物も１％HFに素早く浸漬して取り除く。
4.  FAMOSトランジスタのフローティングゲート18′を次ぎに形成する。
（ａ）  ダミーゲート酸化（反kooi効果酸化）を900℃の蒸気内で実施し、350Aの酸化物を成長させる。
（ｂ）  次にフォトレジストをパターン形成して、第１しきい電圧調整注入物（VTAアジャスト）をマスクし、FAMOSトランジスタのしきい電圧は適切な注入によって調整される。
（ｃ）  フォトレジストを（例えばH2O2/H2SO4内で）取り除く。
（ｄ）  ダミーゲート酸化物を１％HF内に浸漬して取り除く。（この及びその他のデグレーズステップにおいて、HFへの浸漬は埋め込みｎ＋領域上の厚い酸化物（ビットライン分離酸化物12）の過剰な損失を避けるため最小限とするのが好ましい。）
（ｅ）  次に第１ゲート酸化を、例えば950℃のO2＋HCl内で実施し、350Aの酸化物16を形成する。
（ｆ）  次にポリシリコンを低圧化学蒸着（LPCVD）によって、3000Aの厚さに被着する。これはポリ１層18を形成する。この層は、950℃のPOCl3内で20分間ｎ＋にドープされる。
（ｇ）  パターン形成の前に、短時間のHF浸漬によって蒸気層上の自然形成酸化物を最小限とする。
（ｈ）  フォトレジストを施し、ポリ１パターンに従ってパターン形成し、ポリ１層内のフローティングゲート18′を近似形状にカットする。（これらのゲートはさらに後のスタックエッチでトリムされる。）
（ｉ）  次にHBr/HClプラズマエッチングでポリ１をエッチング除去する。
（ｊ）  アッシング（灰化剥離）とそれに続くピラニア（H2O2/H2SO4）によってフォトレジストを取り除く。
（ｋ）  次に3000Aの酸化物をテトラエチルオルソシランを含む蒸気からのLPCVDによって被着した後、非等方的にエッチングし、最大厚約3000Aの側壁フィラメント（不図示）を形成する。
（ｌ）  次にレベル間誘電体20を、800℃での１回のステップでLPCVDによって被着する；さらに150Aの後に250Aの窒化物が続く。
（ｍ）  次にアレイ全体を覆うマスクを用いてレベル間誘電体20の周辺をエッチング除去し、（周辺における能動デバイスのゲート酸化物となる）第２ゲート酸化物の成長を可能とする。
（ｎ）  次にフォトレジストを取り除く。
5.  その後ポリ２層を形成し、アレイ内にFAMOSトランジスタの制御電極22′を形成するとともに、周辺に能動デバイスのゲートを形成する。
（ａ）  第２ゲート酸化を900℃の蒸気内で実施し、400Aの酸化物を形成する。
（ｂ）  次にホウ素11を（35kev、5E11cm-2で）注入し、周辺におけるNMOSデバイスのしきい値を調整する。
（ｃ）  次にフォトレジストをパターン形成してPMOSデバイスのチャネルだけを露出し、再びホウ素11を（35kev、9E11cm-2で）注入して周辺におけPMOSデバイスのしきい値を調整する。
（ｄ）  フォトレジストを取り除く。
（ｅ）  次にポリ２レベル22を、ポリシリコンのLPCVD被着によって3000Aの厚さに形成したあと、850℃をPOCl3雰囲気内に20分間放置し100オーム/cm2にドープする。
（ｆ）  次にポリ２を10％HF内でデグレーズし、2500AのWSi223をCVDで被着する。
（ｇ）  次にフォトレジストをパターン形成して、アレイを保護しながら周辺におけるPMOS及びNMOSのゲートを画定し、ポリ２レベルをそのパターンに従ってエッチングする。その後、残っているフォトレジストを取り除く。
（ｈ）  次にフォトレジストをパターン形成して、周辺を保護しながらアレイにおけるFAMOSの制御ゲートを画定する。
（ｉ）  次にスタックエッチを用いてポリ２レベル22と23、レベル間誘電体20、及びポリ１レベル18をエッチングし、アレイ内のポリ1FAMOSのフローティングゲート18′としてのみ、つまりポリ２層（及びそのフォトレジスト）で覆われている箇所においてのみ残るようにする。
（ｊ）  スタックエッチをトレンチエッチとして続行し、第１ゲート酸化物16と3000Aのシリコン基板10も、埋め込みｎ＋領域上の厚い酸化物12あるいはポリ２内でワードラインを画定するフォトレジストによって保護されていない箇所でエッチングする。１つのサンプル例で、トレンチエッチは次のように実施される：
i.例えば、75sccmのHeと100sccmのCCL2F2を含むシングルスライス反応炉内において、0.8Torr、250ワット及び基板温度15℃で、30分間の、ポリ１下側の薄い酸化物16を貫いてカットする短いエッチングと；これに続く
ii.例えば、180sccmのHCl＋40sccmのHBr＋80sccmのHeからなり、圧力1.3Torr、電力250ワット及び基板温度15℃で、100秒間のシリコンエッチング、これが厚さ約7500Aのトレンチ24を形成する：もっと深いまたは浅いトレンチの場合には、シリコンエッチングを適度に縮めるかまたは伸ばすだけでよい。
（ｋ）  次にビットシリコン分離用注入を、例えばホウ素11を100keV、1.0E12cm-2で実施する（これはポリ２内のビットライン分離ストリップ（厚い酸化分12）とワードライン22によって自己整合、すなわちスクリーンされる）。これによって、トレンチ24底部の領域25にｐ形の高められたドーピングが得られる。
（ｌ）  次に残っているフォトレジストを取り除く。
（ｍ）  ここでポリサイドのポリ２層内のWSi2をアニールでき、1000℃の炉温度で、N2を10分間続いてO2を30分間用いて、トレンチの側壁と底部上（及びポリシリコン露出部分上にも）キャップ酸化物を形成する。
（ｎ）  次にTEOS酸化物26を被着してエッチング形成し、トレンチ24を埋める。」（第７欄第４２行〜第１０欄第１４行）
・「上記プロセスフローは、隣合うFAMOSトランジスタがトレンチで（電流の流れる方向と直角な方向に）分離された第１図に示すような構造をもたらす。」（第１１欄第１２〜１４行）
・「ビットライン間のパンチスルー測定（0.33nA/ミクロンのリーク電流密度で定義される）は、パンチスルー電圧（第３図）が非トレンチ値と比べ40％改善されたことを示している。また同図の結果は、パンチスルーとトレンチの深さ（0.75と1.25ミクロン）の間、及びトレンチスライスについてはパンチスルーとビットライン間隔の間に顕著な相関関係はいずれも存在しないことも示している。ここで用いたプロセスの一実施例から得られたドーピング濃度のSUPRAモデル化は第４図に示すような結果を与え、これはトレンチ構造がビットラインにおける電場を減少させていることを示している。」（第１１欄第３３〜４３行）
　
（３−４）引用例３の記載
　原査定の拒絶の理由に引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開平１１−３４０４６１号公報（以下「引用例３」という。）には、「半導体装置及びその製造方法」（発明の名称）に関して、図６とともに、次の記載がある。
　
　ア　発明の背景等
・「【０００１】
【発明の属する技術分野】この発明は半導体装置及びその製造方法に関するものであり、特に埋め込み型の素子分離を用いた半導体装置及びその製造方法に関するものである。」
・「【００１６】この発明は上記実状を考慮してなされたものであり、その目的は、深さが浅く、且つ微細な素子分離溝造に於いて、高濃度拡散層の容量を低く抑えると共に、高濃度拡散層領域とウェル間での接合リークの発生を防止して、高性能化が可能な半導体装置及びその製造方法を提供することである。」
　
　　イ　第３の実施の形態
・「【００５０】次に、この発明の第３の実施の形態について説明する。先ず、図６に示されるように、半導体基板６１上に、例えば、シリコン酸化膜６２が熱酸化等によって１０ｎｍ程度形成される。その後、例えばシリコン窒化膜６３が、化学気相成長法等を用いて２００ｎｍ程度堆積される。
【００５１】そして、このような構造に対して、写真蝕刻法により、所定形状に、上記シリコン窒化膜６３とシリコン酸化膜６２及び半導体基板６１とが、順次異方性エッチングによって加工される。これにより、所定角度でテーパが付けられた埋め込み素子分離の溝となる埋め込み素子分離溝６４が形成される。その後、該埋め込み素子分離溝６４の内壁に、例えば、１５ｎｍ程度の膜厚で熱酸化が行われて、シリコン酸化膜６５が形成される。
【００５２】その後、図６（ｂ）に示されるように、図６（ａ）の構造に対して、化学気相成長法等によって、例えばシリコン窒化膜６６が５０ｎｍ程度、シリコン窒化膜６３及びシリコン酸化膜６５上に堆積される。
【００５３】そして、この構造に対して、埋め込み素子分離溝６４の形成されている領域の基板、またはウェルがｐ型である場合には、例えば、ボロンが４０ｋｅＶの加速電圧で１×１０１３ｃｍ−２程度イオン注入され、また、該素子分離溝６４の形成されている領域の基板、またはウェルがｎ型である場合には、例えば、リンが６０ｋｅＶの加速電圧で１×１０１３ｃｍ−２程度イオン注入される。これにより、埋め込み素子分離溝６４の底部領域に、その領域の基板、またはウェルの導電型と同じであって、且つその近傍の基板、またはウェルの不純物濃度よりも高い高濃度なパンチスルー抑制領域６８が形成される。
【００５４】したがって、この図６（ｂ）に示される構造に於いては、素子分離間のパンチスルーを抑制する目的で形成されるパンチスルー抑制領域６８は、埋め込み素子分離溝６４の底面６４ａ部分に於いて、その底面６４ａ端部から、該素子分離溝６４の内壁に形成された側壁の膜厚分で決定される距離だけ、内側に形成されることになる。
【００５５】その後、図６（ｂ）に示される構造に対して、更にシリコン酸化膜６９等が埋め込まれた後に、ＣＭＰやレジストエッチバック等によって平坦化が行われる。次いで、図示されないが、半導体基板６１上のシリコン窒化膜６３、及びその上に形成されているシリコン窒化膜６６とシリコン酸化膜６２が剥離されて、図６（ｃ）に示されるような素子分離構造７０が完成する。」
　
　　ウ　発明の効果
・「【００６３】
【発明の効果】以上のようにこの発明によれば、埋め込み素子分離構造に於いて、トランジスタのソースやドレイン領域となる高濃度拡散層と、これらの拡散層領域間のパンチスルー抑制のために素子分離溝底部に選択的に形成される比較的高濃度の領域とが接することがない。したがって、深さが浅く、且つ微細な素子分離溝造に於いても、ソースやドレイン領域となる高濃度拡散層の容量は、基板若しくはウェルの濃度で決まる所望の容量に設定することが可能となり、半導体装置の高性能化に有効である。加えて、高濃度拡散層領域と基板若しくはウェル間での接合リークの発生を防止することができる。」
　
（３−５）引用例４の記載
　原査定の拒絶の理由に引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開平０９−３１２３５１号公報（以下「引用例４」という。）には、「不揮発性半導体記憶装置およびその製造方法」（発明の名称）に関して、図７、図８とともに、次の記載がある。
　
　　従来の技術
・「【０００３】また、ドレインおよびソースと例えばアルミニウムからなる配線とを電気的に接触させるためのコンタクトホールは、それ自体小さくすることが難くかつ目合わせずれのマージンを取る必要があるため、高集積化を目指す上で、一つの障害となっている。このコンタクトホールによる障害を低減する方式として、コンタクトレス方式と呼ばれるセルアレイ構造が提案されている。図７は、特開昭６１−２２２１５９号公報にて提案された、コンタクトレス方式のフラッシュメモリセルアレイの例を示す平面図である。図７に示すように、ワード線を兼ねるコントロールゲート９と直交するように長尺のソース・ドレイン拡散層３形成されており、ソース・ドレイン拡散層３上にはメモリセルの複数個おきにコンタクトが形成されておりこれを介してソース・ドレイン拡散層はビット線（図示なし）と接続されている（以下、これを第１の従来例という）。この方式のメモリでは、このように複数のメモリセルにソース・ドレイン拡散層を共有させ、ビット線とソース・ドレイン拡散層とのコンタクトを、メモリセル複数個おきに１ケ所だけ取るようにすることにより、単位メモリセルのサイズを小さくして高集積化を図っている。
【０００４】図８は、図７のＸ−Ｘ線での断面図である。ｎ型シリコン基板１上にｐ型不純物領域２が設けられており、ｐ型不純物領域２の表面領域内にはｎ型のソース・ドレイン拡散層３が形成されている。半導体基板上には第１ゲート絶縁膜６と厚膜シリコン酸化膜１２が形成されており、第１ゲート絶縁膜上にはフローティングゲート７が形成され、その上には第２ゲート絶縁膜８を介してコントロールゲート９が形成されている。」
　
（４）対比
（４−１）補正発明と引用発明との対比
　次に、補正発明と引用発明とを対比する。
　　ア　本願明細書には、段落【０００２】に「メモリセルなどの、２つの独立ビットを記憶可能なメモリセルを用いるフラッシュメモリアレイなどのフラッシュメモリアレイのために、仮想接地メモリアレイアーキテクチャがしばしば用いられる。典型的な仮想接地フラッシュメモリアレイは、シリコン基板内に形成されるビット線と、ビット線の上に、かつビット線に垂直に形成されるスタックゲート構造とを含む。仮想接地フローティングゲートフラッシュメモリアレイでは、各スタックゲート構造が、多数のフローティングゲートの上に位置する酸化物−窒化物−酸化物（ＯＮＯ）スタックの上に位置するワード線を含み得る。」と記載され、したがって、「シリコン基板内に形成されるビット線と、ビット線の上に、かつビット線に垂直に形成されるスタックゲート構造とを含む」ものを「仮想接地」メモリアレイと呼ぶことが開示されている。
　これに対して、引用発明の「不揮発性半導体記憶装置」を図示する引用例１の図２（ａ）〜（ｃ）には、半導体基板１内に形成されるビットライン拡散層４と、隣り合うビットライン拡散層４間の上であって、かつ、ビットライン拡散層４に垂直な方向に形成された、ＯＮＯ膜２と該ＯＮＯ膜２の上に位置するワード線６とからなるスタックゲート構造とを含む「不揮発性半導体記憶装置」という、本願明細書の上記開示と同じ構造の「不揮発性半導体記憶装置」が示されている。
　
　一方、不揮発性メモリの技術分野において、「仮想接地」方式とは、同一のビットラインを、隣接するメモリセルのトランジスタによって、ソース配線として、または、ドレイン配線として共用する方式をいうことは、技術常識である（要すれば、特開平０９−１６２３７４号公報の段落【０００５】、特開２００１−２１０７３１号公報の段落【００１４】を参照されたい。）。
　引用例１には、前記「（３−１）引用例１の記載」の「イ　発明の背景等」項において摘記したように、「互いに隣り合う２本のビット線に、夫々１個のフラッシュメモリセルを構成するトランジスタのソース又はドレインのいずれかが接続されている。ビット線は、それを挟んで隣り合う２個のトランジスタにより共有されている。」と記載され、引用発明の基礎となっている「従来の技術」の不揮発性半導体記憶装置が、前記「仮想接地」方式の記憶装置であることが記載されている。
　そして、引用例１の前記図２（ａ）を見れば、引用発明の「不揮発性半導体記憶装置」もまた、同一の「ビット線」を、隣接するメモリセルのトランジスタによって、ソース配線として、または、ドレイン配線として共用しているものと認められる。
　
　したがって、補正発明の「仮想接地」が、本願明細書に上記のように開示された意味であるとしても、また、上記のような技術常識でいう意味であるとしても、引用発明の「不揮発性半導体記憶装置」は、補正発明の「仮想接地メモリアレイ」に相当する。
　
　　イ　引用発明の「前記半導体基板の表面に形成された拡散層からなる複数本のビット線」において、引用発明の「前記半導体基板」、「前記半導体基板の表面に形成された拡散層からなる複数本のビット線」は、それぞれ、補正発明の「基板（４３４）」、「基板（４３４）内に位置する複数のビット線（４０２、４０４、４０６）」に対応するので、引用発明の「前記半導体基板の表面に形成された拡散層からなる複数本のビット線」は、補正発明の「基板（４３４）内に位置する複数のビット線（４０２、４０４、４０６）」に相当する。
　
　　ウ　引用発明の「隣り合う２本のワード線間において、
平面視で、前記２本のワード線及び隣り合う２本のビット線により画定された領域内の前記半導体基板の表面に溝が形成され」ることにおいて、引用発明の「隣り合う２本のワード線間」は、補正発明の「前記仮想接地メモリアレイの隣り合うワード線（１２４，１２６）間」に対応し、引用発明の「溝」は、補正発明の「複数の凹部（４３６、４３８）」に対応し、引用発明の「隣り合う２本のビット線により画定された領域内」は、補正発明の「前記複数のビット線（４０２、４０４、４０２）のうち２つの隣接するビット線（４０２、４０４、４０６）間に位置」することに対応し、引用発明の「前記半導体基板の表面」に形成された「溝」が、基板内の側壁と底面を規定することは、明らかであるので、引用発明の「隣り合う２本のワード線間において、
平面視で、前記２本のワード線及び隣り合う２本のビット線により画定された領域内の前記半導体基板の表面に溝が形成され」ることは、補正発明の「前記仮想接地メモリアレイの隣り合うワード線（１２４，１２６）間に位置する」「複数の凹部（４３６、４３８）とを備え、前記複数の凹部（４３６、４３８）の各々は前記複数のビット線（４０２、４０４、４０２）のうち２つの隣接するビット線（４０２、４０４、４０６）間に位置し、前記複数の凹部（４３６、４３８）の前記各々は前記基板（４３４）内の側壁（４５２）および底面（４５４）を規定し」ていることに相当する。
　
　　エ　引用発明の「前記溝内に絶縁膜が埋め込まれていること」は、補正発明の「前記複数の凹部（４３６、４３８）の前記各々内に、」「スペーサ（４６０、４６２）を備え」ることに相当する。
　
（４−２）一致点と相違点
　そうすると、補正発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「仮想接地メモリアレイであって、
　基板（４３４）内に位置する複数のビット線（４０２、４０４、４０６）と、
　前記仮想接地メモリアレイの隣り合うワード線（１２４，１２６）間に位置する複数の凹部（４３６、４３８）とを備え、前記複数の凹部（４３６、４３８）の各々は前記複数のビット線（４０２、４０４、４０２）のうち２つの隣接するビット線（４０２、４０４、４０６）間に位置し、前記複数の凹部（４３６、４３８）の前記各々は前記基板（４３４）内の側壁（４５２）および底面（４５４）を規定し、前記仮想接地メモリアレイはさらに、
　前記複数の凹部（４３６、４３８）の前記各々内に、スペーサ（４６０、４６２）を備える、仮想接地メモリアレイ。」
　
《相違点》
《相違点１》
　補正発明は、「前記仮想接地メモリアレイの隣り合うワード線（１２４，１２６）間に位置するビット線コンタクト領域（１３２）内に位置する複数の凹部（４３６、４３８）」を有するのに対して、引用発明は、補正発明の「前記仮想接地メモリアレイの隣り合うワード線（１２４，１２６）間に位置する」「複数の凹部（４３６、４３８）」に対応する「溝」を有するものの、引用発明の「溝」は、補正発明の「ビット線コンタクト領域（１３２）内に位置する」ものではない点。
　
《相違点２》
　補正発明は、「前記凹部（４３６、４３８）の底面（４５４）は前記ビット線（４０２、４０４、４０６）よりも前記基板（４３４）の深い位置に達し」ているのに対して、引用発明は、補正発明の「凹部（４３６、４３８）に対応する「溝」の深さが「ビット線」よりも深いかどうか不明である点。
　
《相違点３》
　補正発明は、「前記複数の凹部（４３６、４３８）の前記各々内に、下地酸化物（４６４）と、該下地酸化物（４６４）上に位置し前記凹部（４３６、４３８）の底面（４５４）を覆う窒化シリコン部分（４６６）とを含む」のに対して、引用発明は、「前記溝内に絶縁膜が埋め込まれている」ものである点。
　
《相違点４》
　補正発明は、「前記スペーサ（４６０、４６２）はビット線からビット線へのリークを低減する」るのに対して、引用発明は、このような構成を有するか不明である点。
　
（５）相違点１〜４についての判断
（５−１）相違点１について
　　ア　引用例４には、従来の技術として、「ワード線を兼ねるコントロールゲート９と直交するように長尺のソース・ドレイン拡散層３形成されており、ソース・ドレイン拡散層３上にはメモリセルの複数個おきにコンタクトが形成されておりこれを介してソース・ドレイン拡散層はビット線（図示なし）と接続されている」（段落【０００３】）ことが記載されており、図７の記載を参照すると、隣り合うワード線を兼ねるコントロールゲート９間に位置するコンタクト１１が示されているので、引用例４に記載の隣り合う「ワード線を兼ねるコントロールゲート９」間に位置する「コンタクトが形成」された領域は、補正発明の「メモリアレイの隣り合うワード線（１２４，１２６）間に位置するビット線コンタクト領域（１３２）」に対応する。
　
　　イ　そして、引用発明は、「平面視で、前記２本のワード線及び隣り合う２本のビット線により画定された領域内の前記半導体基板の表面に溝が形成され」ているので、引用発明の「溝が形成され」る「前記２本のワード線」「により画定された領域」に対して、引用例４に従来の技術として記載のような、隣り合う「ワード線を兼ねるコントロールゲート９」間に位置する領域に「コンタクトが形成」されるという技術を適用することにより、補正発明の「前記仮想接地メモリアレイの隣り合うワード線（１２４，１２６）間に位置するビット線コンタクト領域（１３２）内に位置する複数の凹部（４３６、４３８）」を有するようになすことは、当業者が適宜なし得たことと認められる。
　
（５−２）相違点２について
　　ア　引用例１の、例えば、図２（ｂ）の記載を参照して、補正発明の「基板（４３４）内に位置する複数のビット線（４０２、４０４、４０６）」に対応する「ビットライン拡散層４」と、補正発明の「凹部（４３６、４３８）」に対応する「溝２１」との深さを比較すると、図面上、「溝２１」の方が浅いように見受けられる。
　
　　イ　しかしながら、引用例１には、「溝２１内に埋め込まれた層間絶縁膜９によっても、素子分離が行われている。このため、高い耐圧を確保することができる。」（段落【００４２】）ことが記載されているので、引用発明において、より高い耐圧を確保するために、「溝２１」の深さを調整して、必要に応じて、「ビットライン拡散層４」よりも深くして、補正発明の「前記凹部（４３６、４３８）の底面（４５４）は前記ビット線（４０２、４０４、４０６）よりも前記基板（４３４）の深い位置に達し」ているようになすことは、当業者が適宜選択できるような設計事項と認められる。
　
　　ウ　また、引用例２には、「ここで用いたプロセスの一実施例から得られたドーピング濃度のSUPRAモデル化は第４図に示すような結果を与え、これはトレンチ構造がビットラインにおける電場を減少させていることを示している。」（１１欄４０〜４３行）ことが、記載されており、第４図の記載を参照すると、縦軸が「深さ（μｍ）」であるので、補正発明の「凹部（４３６、４３８）」に対応する「トレンチ構造」の底面が、「ビットライン」（ＢＮ＋）部分よりも深い位置に達していることが、示されている。
　そして、引用例２に記載された発明は、補正発明の「仮想接地メモリアレイ」にも、対応している。
　
　　エ　すると、引用発明に上記ウの引用例２の記載を適用することにより、補正発明の「前記凹部（４３６、４３８）の底面（４５４）は前記ビット線（４０２、４０４、４０６）よりも前記基板（４３４）の深い位置に達し」ているようになすことは、当業者が適宜なし得たものと認められる。
　
（５−３）相違点３について
　　ア　引用例３には、「該埋め込み素子分離溝６４の内壁に、例えば、１５ｎｍ程度の膜厚で熱酸化が行われて、シリコン酸化膜６５が形成される。」（段落【００５１】）こと、「その後、図６（ｂ）に示されるように、図６（ａ）の構造に対して、化学気相成長法等によって、例えばシリコン窒化膜６６が５０ｎｍ程度・・・堆積される。」（段落【００５２】）こと、「その後、図６（ｂ）に示される構造に対して、更にシリコン酸化膜６９等が埋め込まれた後に、ＣＭＰやレジストエッチバック等によって平坦化が行われる。次いで、図示されないが、半導体基板６１上のシリコン窒化膜６３、及びその上に形成されているシリコン窒化膜６６とシリコン酸化膜６２が剥離されて、図６（ｃ）に示されるような素子分離構造７０が完成する。」（段落【００５５】）こと、が記載されている。
　
　　イ　また、引用例３の図６（ｃ）の記載を参照すると、「埋め込み素子分離溝６４の内壁に、」「シリコン酸化膜６５が形成され」ており、この「シリコン酸化膜６５」の上に、「埋め込み素子分離溝６４」の底面を覆う、「シリコン窒化膜６６が」「堆積され」ていることが、示されている。
　
　　ウ　上記イの引用例３に記載の「埋め込み素子分離溝６４」、「シリコン酸化膜６５」、「シリコン窒化膜６６」は、それぞれ、補正発明の「複数の凹部（４３６、４３８）」、「下地酸化物（４６４）」、「窒化シリコン部分（４６６）」に対応しているので、引用例３に記載の発明は、補正発明の「前記複数の凹部（４３６、４３８）の前記各々内に、下地酸化物（４６４）と、該下地酸化物（４６４）上に位置し前記凹部（４３６、４３８）の底面（４５４）を覆う窒化シリコン部分（４６６）とを含む」ことに対応する。
　
　　エ　また、埋め込み素子分離溝内に、下地酸化物と、その上の窒化シリコンとを含むことは、以下の周知文献１、２に記載されているように周知技術でもある。
　
　　オ　周知文献１：特開２００４−２０７５６４号公報
　周知文献１（特に、段落【００３６】、【００３７】の記載、及び、図２の記載を参照）には、「図２（Ｂ）に示すように、トレンチ６の表面に露出したシリコン基板表面を熱酸化して厚さ１〜２０ｎｍ、例えば厚さ１０ｎｍの酸化シリコン膜７を形成する。トレンチ６内に露出していたシリコン表面は、全て酸化シリコン膜７により覆われる。」（段落【００３６】）こと、「図２（Ｃ）に示すように、酸化シリコン膜７、窒化シリコン膜３の表面を覆うように、窒化シリコン膜８をＬＰＣＶＤにより形成する。窒化シリコン膜８の厚さは、２０〜４０ｎｍ、たとえば２０ｎｍとする。窒化シリコン膜は厚いほど強い引張り応力を発生する。トレンチの幅との関係で最大厚さは決まる。」（段落【００３７】）こと、が記載されている。
　
　　カ　周知文献２：米国特許出願公開第２００４／０１７８４３０号明細書
　周知文献２（特に、段落【００４４】、【００４９】の記載、及び、図５〜図７の記載を参照）には、
・“[0044] If desired, a thin insulating layer 154 of about 10 to about 400 Angstroms is formed on sidewalls 158 (FIG. 4) and bottom 159 (FIG. 4) of the trench 152, as shown in FIG. 5. The thin insulating layer 154 may be formed of an oxide, silicon nitride, or an oxide/silicon nitride for example, to aid in smoothing out the corners in the bottom of the trench 152 and to reduce the amount of stress in the dielectric material used to later fill in the trenches.”（訳「【００４４】必要に応じて、図５に示すように、約１０から約４００オングストロームの薄い絶縁層１５４を、トレンチ１５２の側壁１５８（図４）と底部１５９（図４）との上に形成する。この薄絶縁層１５４は、例えばトレンチ１５２の底部でのコーナーの平滑化に役立てるため、そして後ほどトレンチに満たすこととなる誘電性材料における応力を減らすため、酸化物、窒化ケイ素、酸化物／窒化ケイ素等で形成してもよい。」）
・“[0049] Subsequent to the formation of the sidewall and bottom implanted region 170 (FIG. 6), a dielectric material 156 is blanket deposited over the structure of FIG. 6 to fill in the trench 152, as illustrated in FIG. 7. The dielectric material 156 may be an oxide material, for example a silicon oxide such as SiO or SiO2, oxynitride, a nitride material such as silicon nitride, silicon carbide, a high temperature polymer, or other suitable dielectric materials. In a preferred embodiment, however, the dielectric material 156 is a high density plasma (HDP) oxide, a material which has a high ability to effectively fill narrow trenches. Thus, reference to the dielectric material 156 will be made in this application as to the HDP oxide 156. ”（訳「【００４９】側壁・底部注入領域１７０（図６）を形成した後には、図６の基板の上で誘電性材料１５６をブランケット堆積し、図７に示すようにトレンチ１５２をこれで満たす。この誘電性材料１５６は、酸化物材料、例えばＳｉＯやＳｉＯ２等の酸化ケイ素、酸窒化物、窒化ケイ素等の窒化物材料、炭化ケイ素、高温ポリマー、その他相応しい誘電性材料でよい。ただし、好適な実施形態における誘電性材料１５６は高密度プラズマ（ＨＤＰ）酸化物であり、これは狭いトレンチを効果的に満たすことに長けた材料である。よって本願では、誘電性材料１５６に関してはＨＤＰ酸化物１５６として説明を行う。」）
ことが記載されている。
　なお、必要に応じて、周知文献２のパテントファミリーである、特表２００６−５２１６９７号公報の記載も参照されたい。
　
　　キ　すると、引用発明の「前記溝内に絶縁膜が埋め込まれている」ことにおいて、「絶縁膜」として、上記イ、ウのような、引用例３に記載のもの、又は、上記エの周知技術を適用することにより、補正発明の「前記複数の凹部（４３６、４３８）の前記各々内に、下地酸化物（４６４）と、該下地酸化物（４６４）上に位置し前記凹部（４３６、４３８）の底面（４５４）を覆う窒化シリコン部分（４６６）とを含む」ようになすことは、当業者が適宜なし得たことと認められる。
　
（５−４）相違点４について
　　ア　引用例１には、「溝２１内に埋め込まれた層間絶縁膜９によっても、素子分離が行われている。このため、高い耐圧を確保することができる。」（段落【００４２】）ことが、記載されている。
　そして、「高い耐圧を確保することができる」は、間接的に、リークを低減できることに相通じているものと認められる。
　
　　イ　また、引用例２には、「つまり、本発明は隣合う埋め込みＮ＋ビットライン間でトレンチ分離を形成するのに、既存の処理順序に最少の追加を必要とするだけである。しかし、こうして形成される構造から得られる利点は大きい。容易に予測できるように、リークがそれに沿って生じる物理的な経路が大幅に細長くなるという単純な理由から、隣合う埋め込みＮ＋ビットライン間でのリーク電流が著しく減少される。」（４欄１０〜１７行）、「トレンチの側壁と底部上（及びポリシリコン露出部分上にも）キャップ酸化物を形成する。
（ｎ）  次にTEOS酸化物26を被着してエッチング形成し、トレンチ24を埋める。」（１０欄１１〜１４行）ことが、記載されており、補正発明の「２つの隣接するビット線（４０２、４０４、４０６）間」に対応する引用例２に記載の「隣合う埋め込みＮ＋ビットライン間」に、補正発明の「スペーサ（４６０、４６２）」に対応する引用例２に記載の「トレンチ」で分離を形成することにより、補正発明の「ビット線からビット線へのリークを低減する」ことに対応する引用例２の「隣合う埋め込みＮ＋ビットライン間でのリーク電流が著しく減少される」ことが、記載されている。
　
　　ウ　すると、引用発明においても、「前記溝内に絶縁膜が埋め込まれている」ので、引用発明の「絶縁膜が埋め込まれている」「溝」は、上記アの引用例１の記載、又は、上記イの引用例２の記載のように、リークを低減できるものであるから、引用発明において、補正発明の「前記スペーサ（４６０、４６２）はビット線からビット線へのリークを低減する」ようになすことは、当業者が適宜設定できた程度のことと認められる。
　
（６）独立特許要件を満たすかどうかの検討のまとめ
　以上のとおり、上記相違点１〜４は、周知技術を勘案して、引用発明及び引用例２〜４に記載された技術事項から、当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、補正発明は、周知技術を勘案すれば、引用発明及び引用例２〜４に記載された技術事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
４　小括
　以上の次第で、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明
１　以上のとおり、本件補正（平成２４年２月１７日に提出された手続補正書による補正）は却下されたので、本願の請求項１〜１０に係る発明は、平成２３年１月５日に提出された手続補正書の請求項１〜１０に記載されたとおりのものであり、そのうち、請求項６に係る発明（以下「本願発明」という。）は、次のとおりである。
　
【請求項６】
「仮想接地メモリアレイであって、
　基板（４３４）内に位置する複数のビット線（４０２、４０４、４０６）と、
　前記仮想接地メモリアレイのビット線コンタクト領域（１３２）内に位置する複数の凹部（４３６、４３８）とを備え、前記複数の凹部（４３６、４３８）の各々は前記複数のビット線（４０２、４０４、４０２）のうち２つの隣接するビット線（４０２、４０４、４０６）間に位置し、前記複数の凹部（４３６、４３８）の前記各々は前記基板（４３４）内の側壁（４５２）および底面（４５４）を規定し、前記凹部（４３６、４３８）の底面（４５４）は前記ビット線（４０２、４０４、４０６）よりも前記基板（４３４）の深い位置に達し、前記仮想接地メモリアレイはさらに
　前記複数の凹部（４３６、４３８）の前記各々内に位置するスペーサ（４６０、４６２）を備え、
　前記スペーサ（４６０、４６２）はビット線からビット線へのリークを低減する、仮想接地メモリアレイ。」
　
２　引用例１の記載、引用発明と、引用例２、４の記載
　引用例１の記載、引用発明と、引用例２、４の記載については、前記「第２……補正却下の決定」の「３　独立特許要件を満たすかどうかの検討」における、「（３−１）引用例１の記載」〜「（３−３）引用例２の記載」、及び、「（３−５）引用例４の記載」において、摘記し、認定したとおりである。
　
３　対比
　　ア　前記「第２……補正却下の決定」の、「１　本件補正の内容」の「〈補正事項４〉」、及び、「２　補正目的の適否」の「（４）補正事項４について」で検討したように、補正発明は、本件補正前の発明の「前記仮想接地メモリアレイのビット線コンタクト領域（１３２）内に位置する複数の凹部（４３６、４３８）」を、「前記仮想接地メモリアレイの隣り合うワード線（１２４，１２６）間に位置するビット線コンタクト領域（１３２）内に位置する複数の凹部（４３６、４３８）」と限定し、「前記複数の凹部（４３６、４３８）の前記各々内に位置するスペーサ（４６０、４６２）」を、「前記複数の凹部（４３６、４３８）の前記各々内に、下地酸化物（４６４）と、該下地酸化物（４６４）上に位置し前記凹部（４３６、４３８）の底面（４５４）を覆う窒化シリコン部分（４６６）とを含むスペーサ（４６０、４６２）」と限定したものである。逆に言えば、本件補正前の発明（本願発明）は、補正発明から、上記の各限定をなくしたものである。
　
　　イ　そうすると、前記「第２……補正却下の決定」の「３　独立特許要件を満たすかどうかの検討」における、「（４）対比」において検討したのと同様の理由により、本願発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「仮想接地メモリアレイであって、
　基板（４３４）内に位置する複数のビット線（４０２、４０４、４０６）と、
　前記仮想接地メモリアレイの複数の凹部（４３６、４３８）とを備え、前記複数の凹部（４３６、４３８）の各々は前記複数のビット線（４０２、４０４、４０２）のうち２つの隣接するビット線（４０２、４０４、４０６）間に位置し、前記複数の凹部（４３６、４３８）の前記各々は前記基板（４３４）内の側壁（４５２）および底面（４５４）を規定し、前記仮想接地メモリアレイはさらに、
　前記複数の凹部（４３６、４３８）の前記各々内に位置するスペーサ（４６０、４６２）を備える、仮想接地メモリアレイ。」
　
《相違点》
《相違点５》
　本願発明は、「前記仮想接地メモリアレイのビット線コンタクト領域（１３２）内に位置する複数の凹部（４３６、４３８）」を有するのに対して、引用発明は、補正発明の「前記仮想接地メモリアレイの隣り合うワード線（１２４，１２６）間に位置する」「複数の凹部（４３６、４３８）」に対応する「溝」を有するものの、引用発明の「溝」は、補正発明の「ビット線コンタクト領域（１３２）内に位置する」ものではない点。
　
《相違点６》
　本願発明は、「前記凹部（４３６、４３８）の底面（４５４）は前記ビット線（４０２、４０４、４０６）よりも前記基板（４３４）の深い位置に達し」ているのに対して、引用発明は、補正発明の「凹部（４３６、４３８）に対応する「溝」の深さが「ビット線」よりも深いかどうか不明である点。
　
《相違点７》
　本願発明は、「前記スペーサ（４６０、４６２）はビット線からビット線へのリークを低減する」るのに対して、引用発明は、このような構成を有するか不明である点。
　
４　判断
（４−１）相違点５について
　　ア　前記「第２……補正却下の決定」の「３　独立特許要件を満たすかどうかの検討」の「（５）相違点１〜４についての判断」における、「（５−１）相違点１について」で指摘したように、引用例４に記載の隣り合う「ワード線を兼ねるコントロールゲート９」間に位置する「コンタクトが形成」された領域は、本願発明の「メモリアレイのビット線コンタクト領域（１３２）」に対応する。
　
　　イ　そして、引用発明は、「平面視で、前記２本のワード線及び隣り合う２本のビット線により画定された領域内の前記半導体基板の表面に溝が形成され」ているので、引用発明の「溝が形成され」る「前記２本のワード線」「により画定された領域」に対して、引用例４に従来の技術として記載のような、隣り合う「ワード線を兼ねるコントロールゲート９」間に位置する領域に「コンタクトが形成」されるという技術を適用することにより、本願発明の「前記仮想接地メモリアレイのビット線コンタクト領域（１３２）内に位置する複数の凹部（４３６、４３８）」を有するようになすことは、当業者が適宜なし得たことと認められる。
　
（４−２）相違点６及び７について
　　ア　相違点６及び７は、補正発明と引用発明の相違点である相違点２及び４と、それぞれ、同一の相違点である。
　
　　イ　そうすると、前記「第２……補正却下の決定」の「３　独立特許要件を満たすかどうかの検討」の「（５）相違点１〜４についての判断」における、「（５−２）相違点２について」及び「（５−４）相違点４について」で指摘したのと同じ理由により、相違点６及び７は、引用発明及び引用例２、４に記載された技術事項から、当業者が容易になし得た範囲に含まれる程度のものであると認められる。
　
（４−３）判断のまとめ
　以上のとおりであるから、上記相違点５〜７は、引用発明及び引用例２、４に記載された技術事項から、当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、本願発明は、引用発明及び引用例２、４に記載された技術事項に基づいて、当業者が容易に発明をすることができたものである。
　
　
第４　結言
　以上のとおり、本願発明は、引用例１に記載された発明及び引用例２、４に記載された技術事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
 　よって、結論のとおり審決する。