(57)【要約】ｐチャネルＭＯＳＦＥＴ（１）は、半導体基板（２）と、エピタキシャル領域（３）と、第２拡散領域（６）とドレイン領域とを備える。エピタキシャル領域（３）は、半導体基板（２）の上面に形成されている。第２拡散領域（６）は、エピタキシャル領域（３）の上面の所定の表面領域に形成されている。第２拡散領域（６）は、中央部（６ａ）と周辺部（６ｂ）とを有する。中央部（６ａ）は、エピタキシャル領域（３）の略中央に形成され、周辺部（６ｂ）よりも厚く形成されている。周辺部（６ｂ）は、中央部（６ａ）を包囲するように環状に形成されている。ドレイン領域（７）は、第２拡散領域（６）の中央部（６ａ）の上面の表面領域に形成されている。
2003092078.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体領域（２）と、前記第１の半導体領域（２）上に形成された第２導電型の第２の半導体領域（３）と、前記第２の半導体領域（３）の所定の表面領域に形成された第１導電型の第３の半導体領域（６）と、前記第３の半導体領域（６）の表面領域に形成され、該第３の半導体領域（６）よりも高い不純物濃度を有する第１導電型の第４の半導体領域（７）と、前記第３の半導体領域（６）を包囲するように前記第２の半導体領域（３）の表面領域に形成された第５の半導体領域（８）とを備える半導体素子であって、
前記第３の半導体領域（６）は、前記第４の半導体領域を包囲する中央部（６ａ）と、該中央部（６ａ）を包囲する周縁部（６ｂ）とを有し、
前記中央部（６ａ）は、前記第２半導体領域（３）の表面からの深さが前記周縁部（６ｂ）のものよりも深く形成されており、
前記中央部（６ａ）の直下に配置された前記第２半導体領域（３）は、前記周縁部（６ｂ）の真下に配置された前記第２半導体領域（３）よりも薄い厚さを備えるために電荷量が該周縁部（６ｂ）の真下の該第２半導体領域（３）の電荷量よりも少ない、
ことを特徴とする半導体素子。
【請求項２】
前記第４の半導体領域（７）上に形成されたドレイン電極（１２）と、前記第５の半導体領域（８）上に形成されたソース電極（１３）と、前記第３の半導体領城（６）と前記第５の半導体領域との間の前記第２の半導体領域（３）上を被覆するゲート絶縁膜（１０）と、前記ゲート絶縁膜（１０）上に形成されたゲート電極（１１）とをさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第２の半導体領域（３）の外周縁に形成された第１導電型の分離領域（４）と、前記分離領域（４）と接するように前記第２の半導体領域（３）の表面領域に形成された第６の半導体領域（５）とをさらに備え、前記第６の半導体領域（５）の真下に存在する前記第２半導体領域（３）は、前記周縁部（６ｂ）の真下に存在する該第２半導体領域（３）と等しい厚さを有する、ことを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記第３の半導体領域（６）は、前記第２の半導体領域（３）の表面の略中央に形成されており、前記第４の半導体領城（７）は、前記第３の半導体領域（６）の表面の略中央に形成されている、ことを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記分離領域（４）下に形成されるグランド電極（１５）をさらに備え、
所定レベルの電圧が前記ゲート電極（１１）と前記ドレイン電極（１２）との間に印加されるとともに、前記グランド電極（１５）が接地されることにより、前記第２の半導体領域（３）と前記第３の半導体領域（６）とが実質的に空乏化する、ことを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記第４の半導体領域（７）に印加される電圧の電圧レベルがグランドレベルの場合に、該第４の半導体領域（７）近傍の電荷バランスが保たれるような電荷量を該中央部（６ａ）直下の前記第２の半導体領域（３）が備え、
前記第４の半導体領域（７）に印加される電圧の電圧レベルがグランドレベルに対してプラスの高レベルの場合に、該第４の半導体領域（７）近傍の電荷バランスが保たれるような電荷量を該周縁部（６ｂ）直下の前記第２の半導体領域（３）が備える、ことを特徴とする請求項５に記載の半導体素子。
【請求項７】
第１導電型の第１の半導体領域を構成する半導体基板（２）上に第２導電型の第２の半導体領域（３）を形成する工程と、
前記第２の半導体領域（３）の表面領域に、それぞれ深さが異なる中央部（６ａ）と周縁部（６ｂ）とを備える第１導電型の第３の半導体領域（６）を形成する工程であって、前記中央部（６ａ）を前記第２の半導体領域（３）の所定の表面領域に形成し、前記周縁部（６ｂ）を、該中央部（６ａ）に当接するとともに該中央部（６ａ）を包囲するように該中央部（６ａ）の深さよりも浅い深さで該第２の半導体領域（３）の表面領域に形成する工程と、
前記第３の半導体領域（６）が備える中央部（６ａ）の表面領域に該第３の半導体領域（６）よりも不純物濃度が高い第１導電型の第４の半導体領域（７）を形成する工程と、
を含んでいることを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
技術分野
本発明は、半導体素子に関し、特に、リサーフ構造と呼ばれる構造を備える半導体素子及びその製造方法に関する。
背景技術
集積回路（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）に搭載される半導体素子としては、リサーフ構造と呼ばれる構造を持つｐチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が挙げられる。図３にこの種のｐチャネルＭＯＳＦＥＴの一例を示す。
ｐチャネルＭＯＳＦＥＴ１０１（以下、ＭＯＳＦＥＴ１０１）は、ｐ−型の半導体基板１０２と、エピタキシャル成長法等によって半導体基板１０２の上面に形成されたｎ−型のエピタキシャル領域１０３と、ｐｎ接合の逆バイアスを利用して集積回路に搭載される各ＭＯＳＦＥＴ１０１を分離するためのｐ＋型の分離領域１０４とを備える。
また、ＭＯＳＦＥＴ１０１は、エピタキシャル領域１０３の上面の表面領域に形成されたｐ−型の拡散領域１０５と、拡散領域１０５に接するようにエピタキシャル領域１０３の上面の表面領域に形成されたｐ＋型のドレイン領域１０６とを備える。
さらに、ＭＯＳＦＥＴ１０１は、断面で見て、拡散領域１０５間のエピタキシャル領域１０３の表面領域に形成されたｐ＋型のソース領域１０７と、ソース領域１０７に挟まれるようにエピタキシャル領域１０３の表面領域に形成されたｎ＋型のバックゲート領域１０８とを備える。
拡散領域１０５とソース領域１０７との間のエピタキシャル領域１０３の上面には、ゲート絶縁膜１０９が形成されている。ゲート絶縁膜１０９上にはゲート電極４１０が形成されている。エピタキシャル領域１０３の表面領域のうち、ゲート絶縁膜１０９を介してゲート電極１１０と対向する表面領域は、チャネル領域として機能する。
ドレイン領域１０６の上面と、ソース領域１０７の上面と、バックゲート領域１０８の上面と、分離領域１０４の上面とには、それぞれ、ドレイン電極１１１と、ソース電極１１２と、バックゲート電極１１３と、接地されるグランド電極１１４とが形成されている。ＭＯＳＦＥＴ１０１の上面のうち、ゲート絶縁膜１０９、ゲート電極１１０、ドレイン電極１１１、ソース電極１１２、バックゲート電極１１３、グランド電極１１４が形成された以外の面は、フィールド酸化膜１１５によって被覆されている。
このように、ＭＯＳＦＥＴ１０１は、ｐ−型の半導体基板１０２上にｎ−型のエピタキシャル領域１０３が形成され、さらにエピタキシャル領域１０３の表面領域にｐ−型の拡散領域１０５が形成されたいわゆるダブルリサーフ構造を有している。
ダブルリサーフ構造を有するＭＯＳＦＥＴ１０１では、ソース電極１１２とドレイン電極１１１との間に所定の値以上の電圧が印加されることにより、エピタキシャル領域１０３及び拡散領域１０５が実質的に空乏化する。これによって電位が固定され、エピタキシャル領域１０３の単位面積当たりの電界密度が低減される。この結果、耐圧特性の向上といった効果が得られる。
（ダブル）リサーフ構造による高耐圧特性を活かしたＭＯＳＦＥＴ１０１の用途は種々あり、例えば、レベルシフトダウン回路への使用が考えられる。レベルシフトダウン回路に使用される場合、ＭＯＳＦＥＴ１０１には、例えば半導体基板１０２の電圧に対して十数Ｖ程度高いドレイン電圧に耐えられるような耐圧特性が要求される。上記の構成を持つＭＯＳＦＥＴ１０１は、このような要求に容易に対応することができる。
しかしながら、さらに高い電圧レベルに耐えられるような耐圧特性が要求される用途に用いられる場合には、上記構成ではＭＯＳＦＥＴ１０１はドレイン電圧がグランドレベルから高い電圧レベルに変化する状況に対応できなかった。
また、ＭＯＳＦＥＴ１０１では、ドレイン領域１０６の近傍の電荷バランスを良好に保つために、ドレイン領域１０６の近傍にグランドレベルの分離領域１０４が形成されている。しかし、この構成では、ドレイン電圧の電圧レベルがグランドレベルに対してプラスの高レベルに変化する場合に、ドレイン領域１０６と分離領域１０４との間の電界強度が高まり、パンチスルーや所望の電圧レベルよりも低い電圧レベルでブレークダウンが発生してしまうおそれがあった。
本発明は、上記実状に鑑みてなされたものであり、優れた高耐圧特性を有する半導体素子及びその製造方法を提供することを目的とする。
また、本発明は、パンチスルーや好ましくないブレークダウンが発生しにくい半導体素子及びその製造方法を提供することを目的とする。
発明の開示
前記の目的を解決するため、本発明の第１の観点に係る半導体素子は、第１導電型の第１の半導体領域（２）と、前記第１の半導体領域の一方の主面に形成された第２導電型の第２の半導体領域（３）と、前記第２の半導体領域（３）の所定の表面領域に形成された第１導電型の第３の半導体領域（６）と、前記第３の半導体領域（６）の表面領域に形成され、該第３の半導体領域の不純物濃度よりも高い不純物濃度を有する第１導電型の第４の半導体領域（７）と、前記第３の半導体領域（６）を包囲するように前記第２の半導体領域（３）の表面領域に形成された第５の半導体領域（８）とを備えるものであって、前記第３の半導体領域（６）は、前記第４の半導体領域を包囲する中央部（６ａ）と、該中央部（６ａ）を包囲する周縁部（６ｂ）とを有し、前記中央部（６ａ）は、前記第２半導体領域（３）の表面からの深さが前記周縁部（６ｂ）のものよりも深く形成されており、前記中央部（６ａ）の直下に配置された前記第２半導体領域（３）の一部は、前記周縁部（６ｂ）の真下に配置された前記第２半導体領域（３）の一部よりも薄い厚さを備えることにより電荷量が該周縁部（６ｂ）の真下の該第２半導体領域（３）の一部の電荷量よりも少ない、ことを特徴とする。
このような構成の半導体素子においては、第１の半導体領域と第２の半導体領域と第４の半導体領域とからリサーフ構造が形成されている。これによって半導体素子の横方向の電界緩和が良好に達成され、耐圧特性の向上といった効果が得られる。また、このような構成の半導体素子においては、中央部真下の第２半導体領域の一部が相対的に薄く形成されていることにより、中央部真下の第２半導体領域の一部が持つ電荷量が相対的に少ない。これにより、グランドレベルの電圧が第４の半導体領域に印加されても、第４の半導体領域近傍の電荷バランスが崩れることが防止されている。また、周縁部直下に配置された第２の半導体領域の一部が相対的に厚く形成されている。この厚みにより、周縁部直下に配置された第２の半導体領域の一部は、比較的高い電圧レベルの電圧が第４の半導体領域に印加された場合にパンチスルー等が生じるのを防止するのに十分な電荷量を持っている。従って、本発明の半導体素子は、第４の半導体領域に印加される電圧がグランドレベルから高レベルにまで変化する全ての状況に対応でき、リサーフ構造を備えることによる耐圧特性の向上効果を全ての状況下で得ることができる。
前記半導体素子は、前記第４の半導体領域（７）上に形成されたドレイン電極（１２）と、前記第５の半導体領域（８）上に形成されたソース電極（１３）と、前記第３の半導体領域（６）と前記第５の半導体領域との間の前記第２の半導体領域（３）上を被覆するゲート絶縁膜（１０）と、前記ゲート絶縁膜（１０）上に形成されたゲート電極（１１）とをさらに備えるものであってもよい。
前記半導体素子は、前記第２の半導体領域（３）の外周縁に形成された第１導電型の分離領域（４）と、前記分離領域（４）と接するように前記第２の半導体領域（３）の表面領域に形成された第６の半導体領域（５）とをさらに備え、前記第６の半導体領域（５）の真下に存在する前記第２半導体領域（３）の一部は、前記周縁部（６ｂ）の真下に存在する該第２半導体領域（３）の一部とほぼ等しい厚さを有する、ものであってもよい。
前記第３の半導体領域（６）は、前記第２の半導体領域（３）の表面の略中央に形成されており、前記第４の半導体領域（７）は、前記第３の半導体領域（６）の表面の略中央に形成されているものであってもよい。
前記半導体素子は、前記分離領域（４）上に形成されるグランド電極（１５）をさらに備え、所定レベルの電圧を前記ゲート電極（１０）と前記ドレイン電極（１２）との間に印加するとともに、前記グランド電極（１５）を接地することにより、前記第２の半導体領域（３）と前記第３の半導体領域（６）とが実質的に空乏化する、ものであってもよい。
前記第４の半導体領域（７）に印加される電圧の電圧レベルがグランドレベルの場合に、該第４の半導体領域（７）近傍の電荷バランスが保たれるような電荷量を該中央部（６ａ）直下の前記第２の半導体領域（３）の一部が備え、前記第４の半導体領域（７）に印加される電圧の電圧レベルがグランドレベルに対してプラスの高レベルの場合に、該第４の半導体領域（７）近傍の電荷バランスが保たれるような電荷量を該周縁部（６ｂ）直下の前記第２の半導体領域（３）の一部が備える、ものであってもよい。
前記の目的を解決するため、本発明の第２の観点に係る半導体素子の製造方法は、第１導電型の第１の半導体領域を構成する半導体基板（２）上に第２導電型の第２の半導体領域（３）を形成する工程と、前記第２の半導体領域（３）の表面領域に、それぞれ深さが異なる中央部（６ａ）と周縁部（６ｂ）とを備える第１導電型の第３の半導体領域（６）を形成する工程であって、前記中央部（６ａ）を前記第２の半導体領域（３）の所定の表面領域に形成し、前記周縁部（６ｂ）を、該中央部（６ａ）に当接するとともに該中央部（６ａ）を包囲するように該中央部（６ａ）の深さよりも浅い深さで該第２の半導体領域（３）の表面領域に形成する工程と、前記第３の半導体領域（６）が備える中央部（６ａ）の表面領域に該第３の半導体領域（６）よりも不純物濃度が高い第１導電型の第４の半導体領域（７）を形成する工程と、を含んでいることを特徴とする。
このような製造方法により製造される半導体素子においては、第１の半導体領域と第２の半導体領域と第４の半導体領域とからリサーフ構造が形成されている。これによって半導体素子の横方向の電界緩和が良好に達成され、耐圧特性の向上といった効果が得られる。また、中央部が周縁部よりも深く形成されているので、中央部直下の第２の半導体領域の一部は周縁部直下の第２の半導体領域の一部よりも厚さが薄い。従って、中央部直下の第２の半導体領域の一部は、相対的に少ない電荷量を持ち、周縁部直下の第２の半導体領域の一部は、相対的に多い電荷量を持つ。これにより、この半導体素子は、第４の半導体領域に印加される電圧がグランドレベルから高レベルにまで変化する全ての状況下で第４の半導体領域近傍の電荷バランスが崩れることを防止できる。この結果、この半導体素子は、リサーフ構造を備えることによる耐圧特性の向上効果を全ての状況下で得ることができる。
発明を実施するための最良の形態
以下、本発明の実施の形態に係る半導体素子について、集積回路に搭載されるｐチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例とし、図１及び図２を参照して詳細に説明する。
図１に示すように、ｐチャネルＭＯＳＦＥＴ１（以下、ＭＯＳＦＥＴ１）は、半導体基板２と、エピタキシャル領域３と、分離領域４と、第１拡散領域５と、第２拡散領域６と、ドレイン領域７と、ソース領域８と、バックゲート領域９とを備える。また、ＭＯＳＦＥＴ１は、ゲート絶縁膜１０と、ゲート電極１１と、ドレイン電極１２と、ソース電極１３と、バックゲート電極１４と、グランド電極１５と、フィールド絶縁膜１６とを備える。以下では、特に図面番号を指示しない限り、図１を参照して説明する。
半導体基板２は、第１導電型、例えばｐ−型の半導体基板から構成される。
エピタキシャル領域３は、エピタキシャル成長法によって半導体基板２の一方の主面（上面）に形成された第２導電型、例えばｎ−型の半導体領域から構成される。エピタキシャル領域３は、ドレイン電流が図１の横方向に流れるドレイン領域として機能する。
分離領域４は、エピタキシャル領域３の所定の領域にｐ型不純物を拡散することによって形成された、ｐ＋型の半導体領域から構成される。分離領域４は、エピタキシャル領域３を包囲するような環状の形状を有する。分離領域４は、ｐｎ接合の逆バイアスを利用して、集積回路に搭載される各ＭＯＳＦＥＴ１を分離する。
第１拡散領域５は、エピタキシャル領域３の外周縁の表面領域にｐ型不純物を拡散することによって形成された、ｐ−型の半導体領域から構成される。また、第１拡散領域５は、分離領域４に接するように形成されており、断面で見て分離領域４からエピタキシャル領域３の中央部に延伸するように形成されている。図２に示すように、第１拡散領域５は、ＭＯＳＦＥＴ１の上面から見て、エピタキシャル領域３の外周縁を包囲するような環状の形状を有する。
なお、図２では、第１拡散領域５等の構造を理解しやすくするため、ゲート絶縁膜１０、ゲート電極１１、ドレイン電極１２、ソース電極１３、バックゲート電極１４、グランド電極１５及びフィールド絶縁膜１６を省略している。
第２拡散領域６は、エピタキシャル領域３の略中央部分の表面領域にｐ型不純物を拡散することによって形成されたｐ−型の半導体領域から構成される。第２拡散領域６は、断面で見て、深さが異なる中央部６ａと周縁部６ｂとを備える。
中央部６ａは、周縁部６ｂと比較して厚く形成されている。中央部６ａは、図２に示すように、ＭＯＳＦＥＴ１の上面から見て、ＭＯＳＦＥＴ１の略中央部分に形成されている。
一方、周縁部６ｂは、第１拡散領域５の厚さとほぼ等しい厚さに形成されている。周縁部６ｂは、図２に示すように、中央部６ａ（の外周縁）を包囲するように、環状に形成されている。
第２拡散領域６と半導体基板２との間には、エピタキシャル領域３が介在する。エピタキシャル領域３は、中央部６ａと周縁部６ｂとの厚さの差により、中央部６ａの直下で相対的に薄く、周縁部６ｂの直下で相対的に厚い。周縁部６ｂ直下に存在するエピタキシャル領域３の厚さは、第１拡散領域５の直下に存在するエピタキシャル領域３の厚さとほぼ等しい。
ドレイン領域７は、第２拡散領域６（中央部６ａ）の表面領域にｐ型不純物を拡散することによって形成された、第２拡散領域６よりもｐ型不純物濃度が高いｐ＋型の半導体領域から構成されている。ドレイン領域７は、図２に示すように、第２拡散領域６のほぼ中央に形成されている。ドレイン領域７の直下には図１に示すように中央部６ａが存在し、この中央部６ａがドレイン−ドリフト領域として機能する。
ソース領域８は、エピタキシャル領域３の上面の表面領域にｐ型不純物を拡散することによって形成されたｐ＋型の半導体領域から構成される。ソース領域８は、図２に示すように、エピタキシャル領域３を介して第２拡散領域６（周縁部６ｂ）を包囲するような、環状の形状を有する。
バックゲート領域９は、エピタキシャル領域３の表面領域にｎ型不純物を拡散することによって形成された、ｎ型不純物濃度がエピタキシャル領域３のｎ型不純物濃度よりも高いｎ＋型の半導体領域から構成される。バックゲート領域９は、図２に示すように、エピタキシャル領域３を介してソース領域８を包囲するような環状の形状を有する。
ゲート絶縁膜１０は、シリコン酸化膜等から構成される。ゲート絶縁膜１０は、第２拡散領域６とソース領域８とに挟まれたエピタキシャル領域３の上面とソース領域８の上面の一部とを被覆するように形成されている。
ゲート電極１１は、ポリシリコン、金属等の導体膜から構成され、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等によってゲート絶縁膜１０上に形成されている。
ドレイン電極１２と、ソース電極１３と、バックゲート電極１４と、グランド電極１５とは、金属等の導体膜から構成され、ＣＶＤ等によってそれぞれ、ドレイン領域７上、ソース領域８上、バックゲート領域９上、分離領域４上に形成されている。
フィールド絶縁膜１６は、例えばシリコン酸化膜から構成される。フィールド絶縁膜１６は、ＭＯＳＦＥＴ１の上面のうち、ゲート絶縁膜１０と、ゲート電極１１と、ドレイン電極１２と、ソース電極１３と、バックゲート電極１４と、グランド電極１５とが形成されていない面を被覆している。フィールド絶縁膜１６は、ゲート絶縁膜と比べて厚く形成されている。
このような構成のＭＯＳＦＥＴ１では、ｐ−型の第１拡散領域５と、ｎ−型のエピタキシャル領域３と、ｐ−型の半導体基板２とから構成される第１のリサーフ構造が形成されている。さらに、ＭＯＳＦＥＴ１の中央には、ｐ−型の第２拡散領域６と、ｎ−型のエピタキシャル領域３と、ｐ−型の半導体基板２とから構成される第２のリサーフ構造が形成されている。従って、ＭＯＳＦＥＴ１は、いわゆるダブルリサーフ構造を備えている。
第１のリサーフ構造のエピタキシャル領域３と第２のリサーフ構造の第２拡散領域６とは、グランド電極１５が接地されるとともにゲート電極１１とドレイン電極１２との間に所定のレベル以上の電圧が印加されることによって実質的に空乏化する。これによって電位が固定され、図１の横方向の電界が良好に緩和される。この結果、耐圧特性の向上といった効果が得られる。耐圧特性の向上効果は、単一のリサーフ構造でも得ることができるが、ＭＯＳＦＥＴ１が２つのリサーフ構造を備えているので、耐圧特性の向上効果が単一のリサーフ構造を備える場合よりもさらに優れている。
以上説明したように、本実施の形態のＭＯＳＦＥＴ１では、ドレイン領域７の真下に、相対的に厚く形成された中央部６ａを配置している。これによって中央部６ａの真下のエピタキシャル領域３を薄くし、このエピタキシャル領域３が持つ電荷量を周辺部６ｂの真下のエピタキシャル領域３が持つ電荷量よりも少なくしている。従来のＭＯＳＦＥＴでは、分離領域等からの電界によって電荷バランスを成立させているが、本実施の形態のＭＯＳＦＥＴ１では、電荷量を少なくすることにより、ドレイン領域７等からの電界によって電荷バランスを成立させている。
例えば、中央部６ａの厚さが周縁部６ｂとほぼ等しく、中央部６ａの真下のエピタキシャル領域３の厚さが周縁部６ｂの真下のエピタキシャル領域３の厚さとほぼ等しいものとする。この場合、ドレイン電圧の電圧レベルがグランドレベルに変化し、かつゲート、ソース及びバックゲートの電圧がプラスの電圧に変化することによってドレイン領域７近傍の電荷バランスが崩れてしまい、比較的低いドレイン電圧でブレークダウンが発生してしまう。しかし、本実施の形態のＭＯＳＦＥＴ１は、ドレイン領域７直下のエピタキシャル領域３が持つ電荷量を減らすことにより、ドレイン領域７近傍の電荷バランスが崩れることを防止している。このため、本実施の形態のＭＯＳＦＥＴ１では、比較的低い電圧でブレークダウンが発生しない。
しかしながら、電荷量が少なすぎると、ドレイン電圧の電圧レベルがグランドレベルに対してプラスの高レベルに変化した場合に、電荷バランスが崩れてしまい、ｐ−型の半導体基板２とｐ＋型のドレイン領域７とがパンチスルーを起こしてしまう。そこで、本実施の形態のＭＯＳＦＥＴ１では、周縁部６ｂを中央部６ａと比べて薄くし、周縁部６ｂ直下のエピタキシャル領域３を相対的に厚くして、パンチスルーの発生を防止するために十分なエピタキシャル領域３の電荷量を得ている。
中央部６ａや周縁部６ｂの深さや濃度プロファイル、中央部６ａや周縁部６ｂの下方のエピタキシャル領域３の厚み等のバランスをとることにより、本実施の形態のＭＯＳＦＥＴ１は、ドレイン電圧の電圧レベルがグランドレベルからプラスの高レベルにまで変化する状況に対応できる。このため、ＭＯＳＦＥＴ１は、リサーフ構造の電界緩和の効果による、優れた高耐圧特性を有することが上記の状況下で可能である。
また、本実施の形態のＭＯＳＦＥＴ１では、ドレイン領域７がエピタキシャル領域３のほぼ中央に形成されている。例えば、従来のＭＯＳＦＥＴのように、ドレイン領域が分離領域の近傍に形成されているものとする。この場合、ドレイン電圧の電圧レベルが高レベルに変化することによって、ドレイン領域と分離領域との間の電界強度が高くなり、パンチスルーや好ましくないブレークダウンが発生してしまう。しかし、ＭＯＳＦＥＴ１では、ドレイン領域７が分離領域４から離間しているため、ドレイン電圧の電圧レベルが高レベルに変化しても、従来のＭＯＳＦＥＴのようにドレイン領域７と分離領域４との間の電界強度が高くならない。従ってパンチスルーや好ましくないブレークダウンが発生しにくい。
以上説明したように、本発明によれば、優れた高耐圧特性の半導体素子を提供することが可能である。また、本発明によれば、パンチスルーやブレークダウンが生じにくい半導体素子及びその製造方法を提供することができる。
なお、本発明は上記実施の形態に限定されない。例えば、上記実施の形態では、ＭＯＳＦＥＴ１の上面から見て、各半導体領域が環状の形状を有する場合を例に説明した。しかし、これに限定されず、各半導体領域は、ＭＯＳＦＥＴ１の上面から見て、方形の形状を有してもよい。
また、上記実施の形態では、エピタキシャル領域３はエピタキシャル成長法によって形成されているものとしたが、張り合わせ技術等によって形成されてもよい。
さらには、上記実施の形態の半導体素子は、ｐチャネルＭＯＳＦＥＴに限定されず、ｎチャネルＭＯＳＦＥＴであってもよい。また、上記実施の形態では、ｐ型半導体基板２を用いてｐチャネルＭＯＳＦＥＴ１を形成した場合を例にして説明した。しかし、これに限定されず、ｎ型半導体基板を用いて逆導電型のＭＯＳＦＥＴを形成してもよい。
なお、本発明は、２００２年４月２５日に出願された日本国特許出願２００２−１２３６１５号に基づき、本明細書中にその明細書、特許請求の範囲、図面全体を取り込むものとする。
産業上の利用の可能性
本発明は、いわゆるリサーフ構造を有する半導体素子及びその製造方法に利用可能である。
【図面の簡単な説明】
図１は、本発明の実施の形態に係るｐチャネルＭＯＳＦＥＴの構成を示す断面図である。
図２は、図１のｐチャネルＭＯＳＦＥＴの平面図である。
図３は、従来のｐチャネルＭＯＳＦＥＴの構成の一例を示す断面図である。
【図１】
2003092078.tif 000003
【図２】
2003092078.tif 000004
【図３】
2003092078.tif 000005
【手続補正書】
【提出日】平成15年10月20日(2003.10.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体領域（２）と、前記第１の半導体領域（２）上に形成された第２導電型の第２の半導体領域（３）と、前記第２の半導体領域（３）の所定の表面領域に形成された第１導電型の第３の半導体領域（６）と、前記第３の半導体領域（６）の表面領域に形成され、該第３の半導体領域（６）よりも高い不純物濃度を有する第１導電型の第４の半導体領域（７）と、前記第３の半導体領域（６）を前記第２の半導体領域（３）を介して包囲するように前記第２の半導体領域（３）の表面領域に形成された第５の半導体領域（８）とを備え、前記第１の半導体領域（２）と前記第２の半導体領域（３）と前記第３の半導体領域（６）とによってリサーフ構造が形成される半導体素子であって、
前記第３の半導体領域（６）は、前記第４の半導体領域を包囲する中央部（６ａ）と、該中央部（６ａ）を隣接して包囲する周縁部（６ｂ）とを有し、
前記リサーフ構造を形成する前記第３の半導体領域（６）の前記中央部（６ａ）は、前記第２の半導体領域（３）の表面からの深さが前記周縁部（６ｂ）のものよりも深く形成されており、
前記中央部（６ａ）の直下に配置された前記第２の半導体領域（３）は、前記周縁部（６ｂ）の真下に配置された前記第２の半導体領域（３）よりも薄い厚さを備える、ことを特徴とする半導体素子。
【請求項２】
前記第４の半導体領域（７）上に形成されたドレイン電極（１２）と、前記第５の半導体領域（８）上に形成されたソース電極（１３）と、前記第３の半導体領域（６）と前記第５の半導体領域との間の前記第２の半導体領域（３）上を被覆するゲート絶縁膜（１０）と、前記ゲート絶縁膜（１０）上に形成されたゲート電極（１１）とをさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第２の半導体領域（３）の外周縁に形成された第１導電型の分離領域（４）と、前記分離領域（４）と接するように前記第２の半導体領域（３）の表面領域に形成された第６の半導体領域（５）とをさらに備え、前記第６の半導体領域（５）の真下に存在する前記第２の半導体領域（３）は、前記周縁部（６ｂ）の真下に存在する該第２の半導体領域（３）と等しい厚さを有する、ことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記第４の半導体領域（７）は、前記第３の半導体領域（６）の表面の中央に形成され、前記中央部（６ａ）は、前記第４の半導体領域の真下に形成されている、ことを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記第２の半導体領域（３）の外周縁に形成された第１導電型の分離領域（４）上に形成されるグランド電極（１５）をさらに備え、
所定レベルの電圧が前記第５の半導体領域（８）上に形成されたゲート電極（１１）と前記第４の半導体領域（７）上に形成されたドレイン電極（１２）との間に印加されるとともに、前記グランド電極（１５）が接地されることにより、前記第２の半導体領域（３）と前記第３の半導体領域（６）とが実質的に空乏化する、ことを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記第４の半導体領域（７）に印加される電圧の電圧レベルがグランドレベルの場合に、該第４の半導体領域（７）近傍の電荷バランスが保たれるような電荷量を該中央部（６ａ）直下の前記第２の半導体領域（３）が備え、
前記第４の半導体領域（７）に印加される電圧の電圧レベルがグランドレベルに対してプラスの高レベルの場合に、該第４の半導体領域（７）近傍の電荷バランスが保たれるような電荷量を該周縁部（６ｂ）直下の前記第２の半導体領域（３）が備える、ことを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記中央部（６ａ）の真下に配置された前記第２の半導体領域（３）の電荷量が該周縁部（６ｂ）の真下の該第２の半導体領域（３）の電荷量よりも少ない、ことを特徴とする請求項１に記載の半導体素子。
【請求項８】
第１導電型の第１の半導体領域を構成する半導体基板（２）上に第２導電型の第２の半導体領域（３）を形成する工程と、
前記第２の半導体領域（３）の表面領域に、それぞれ深さが異なる中央部（６ａ）と周縁部（６ｂ）とを備える第１導電型の第３の半導体領域（６）を、前記第１の半導体領域（２）と前記第２の半導体領域（３）と前記第３の半導体領域（６）とがリサーフ構造を構成するよう形成する工程であって、前記中央部（６ａ）を前記第２の半導体領域（３）の所定の表面領域に形成し、前記周縁部（６ｂ）を、該中央部（６ａ）に当接するとともに該中央部（６ａ）を包囲するように該中央部（６ａ）の深さよりも浅い深さで該第２の半導体領域（３）の表面領域に形成する工程と、
前記第３の半導体領域（６）が備える中央部（６ａ）の表面領域に該第３の半導体領域（６）よりも不純物濃度が高い第１導電型の第４の半導体領域（７）を形成する工程と、
を含んでいることを特徴とする半導体素子の製造方法。
【国際調査報告】
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2003092078.tif 000007
2003092078.tif 000008
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