(57)【要約】Ｔ字型ゲート電極を有する電界効果トランジスタにおいて、Ｔ字型ゲート電極の庇部分と半導体基板との間に形成される寄生容量を低減したオフセットゲート構造を有する電界効果トランジスタを提供する。本発明は、Ｔ字型ゲート電極の柱部分のソース側、ドレイン側両方に接して設けられた絶縁膜の底部領域直下のオーミックコンタクト層をＴ字型ゲート電極の柱部分から庇端部直下まで除去する構造とする。また、ソース側除去領域よりも、ドレイン側除去領域を大きくしてオフセット構造とする。オーミックコンタクト層の除去は、異方性エッチングによって行う。上記Ｔ字型ゲート電極を有する電界効果トランジスタの構造は、歪緩和高移動度電界効果トランジスタに適用される。この電界効果トランジスタは、ＭＭＩＣを構成する能動素子に用いられる。
2003067664.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された半導体層と、該半導体層に接し、柱部分と庇部分からなるＴ字型形状をもつゲート電極と、該ゲート電極の柱部分と庇部分に接して設けられた絶縁膜と、該絶縁膜と前記半導体基板との間に挿入され、且つ前記ゲート電極の柱部分から後退した部分に形成された空隙と、ソース・ドレインとのコンタクトをとるためのオーミックコンタクト層とを具備した電界効果トランジスタにおいて、
少なくとも前記ゲート電極の柱部分に接する前記絶縁膜の底部領域直下のソース側のオーミックコンタクト層が、ゲート電極の前記柱部分から庇部分の端部直下まで除去されて成る空隙を有することを特徴とする電界効果トランジスタ。
【請求項２】
請求の範囲第１項記載の電界効果トランジスタにおいて、前記ゲート電極の柱部分に接する前記絶縁膜の底部領域直下のドレイン側のオーミックコンタクト層が、ゲート電極の前記柱部分から庇部分の端部直下まで除去されて成る空隙を更に有することを特徴とする電界効果トランジスタ。
【請求項３】
請求の範囲第２項記載の電界効果トランジスタにおいて、前記除去されているオーミックコンタクト層の空隙の幅および厚さは、ソース側とドレイン側で等しいことを特徴とする電界効果トランジスタ。
【請求項４】
請求の範囲第１項乃至第３項のいずれかに記載の電界効果トランジスタにおいて、前記半導体基板は化合物半導体基板であり、前記半導体層は歪緩和層を含む複数の化合物半導体層の積層膜であって、歪緩和高電子移動度電界効果トランジスタを構成することを特徴とする電界効果トランジスタ。
【請求項５】
請求の範囲第４項に記載の電界効果トランジスタにおいて、前記半導体基板は半絶縁性ＧａＡｓ基板であり、前記積層膜は前記ＧａＡｓ基板側からアンドープＧａＡｓバッファ層、アンドープＡｌＡｓバッファ層、アンドープＩｎＡｌＡｓステップグレーデッド層、アンドープＩｎ０．５Ａｌ０．５Ａｓバリア層、アンドープＩｎ０．５Ｇａ０．５Ａｓチャネル層、アンドープＩｎ０．５Ａｌ０、５Ａｓ層、Ｓｉドープｎ型Ｉｎ０．５Ａｌ０．５Ａｓキャリア供給層、アンドープＩｎ０．５Ａｌ０．５Ａｓ層、アンドープＩｎＰ層、Ｓｉドープｎ型Ｉｎ０．５Ｇａ０．５Ａｓキャップ層からなる積層膜であることを特徴とする電界効果トランジスタ。
【請求項６】
半導体基板上に少なくとも電界効果トランジスタ、キャパシタンス、インダクタンス、伝送線路を搭載するマイクロストリップ型のモノリシックマイクロ波集積回路において、前記電界効果トランジスタに請求の範囲第１項乃至第５項のいずれかに記載の電界効果トランジスタを用いることを特徴とするモノリシックマイクロ波集積回路。
【請求項７】
電圧可変発振器と、送信アンテナ端子と、前記電圧可変発振器と前記送信アンテナ端子の間に接続された増幅器と、受信アンテナ端子と、前記電圧可変発振器と前記受信アンテナ端子の間に接続された受信器と、該受信器のミクサの中間周波数信号の端子を有する高周波モジュールにおいて、前記電圧可変発振器と、前記増幅器と、前記受信器とが請求の範囲第４項に記載のマイクロ波集積回路で構成されていることを特徴とする高周波モジュール。
【請求項８】
半導体基板上に半導体層を形成する工程と、
前記半導体層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記第１の絶縁膜に対して異方性エッチングを行ない第１絶縁膜パターンを形成する工程と、
前記半導体基板上および前記第１絶縁膜パターン上に第２絶縁膜を形成する工程と、
前記第１絶縁膜パターン上に形成された前記第２絶縁膜部分に、前記第１絶縁膜パターンのソース側端より所定量ドレイン側にずらして配置され、前記第１絶縁膜の幅より寸法の小さい第１レジスト開口パターンを形成する工程と、
前記第１レジスト開口パターンをマスクにして前記第２絶縁膜を異方性エッチングにより第２絶縁膜開口パターンを形成する工程と、
前記第２絶縁膜開口パターンを通して前記第１絶縁膜パターンを等方性エッチングする工程と、
前記第２絶縁膜開口パターンと前記第１絶縁膜パターンをマスクにして前記半導体層の一部をエッチングにより除去する工程と、
前記エッチングにより除去された半導体層の開口部に露出した前記半導体基板の表面上にＴ字型のゲート電極を形成する工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。
【請求項９】
半導体基板上に半導体層を形成する工程と、
前記半導体層上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上にレジスト開口パターンを形成する工程と、
前記レジスト開口パターンをマスクにして前記第２絶縁膜を異方性エッチングして第２絶縁膜開口パターンを形成する工程と、
前記第２絶縁膜開口パターンを通して前記第１絶縁膜の一部を等方性エッチングして第１絶縁膜開口パターンを形成する工程と、
前記第２絶縁膜開口パターンと前記第１絶縁膜開口パターンを通して前記半導体層の一部をエッチングにより除去する工程と、
前記エッチングにより除去された半導体層の開口部に露出した前記半導体基板の表面上にＴ字型のゲート電極を形成する工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。
【請求項１０】
請求の範囲第８項または第９項に記載の半導体装置の製造方法において、前記半導体層の一部をエッチングするエッチングには、異方性エッチングを用いることを特徴とする電界効果トランジスタの製造方法。
【請求項１１】
請求の範囲第８項乃至第１０項のいずれかに記載の半導体装置の製造方法において、前記半導体基板は化合物半導体基板であり、前記半導体層は歪緩和層を含む複数の化合物半導体層の積層膜であることを特徴とする電界効果トランジスタの製造方法。
【請求項１２】
請求の範囲第１１項に記載の電界効果トランジスタの製造方法において、前記半導体基板は半絶縁性ＧａＡｓ基板であり、前記積層膜は前記ＧａＡｓ基板側からアンドープＧａＡｓバッファ層、アンドープＡｌＡｓバッファ層、アンドープＩｎＡｌＡｓステップグレーデッド層、アンドープＩｎ０．５Ａｌ０．５Ａｓバリア層、アンドープＩｎ０．５Ｇａ０．５Ａｓチャネル層、アンドープＩｎ０．５Ａｌ０．５Ａｓ層、Ｓｉドープｎ型Ｉｎ０．５Ａｌ０．５Ａｓキャリア供給層、アンドープＩｎ０．５Ａｌ０．５Ａｓ層、アンドープＩｎＰ層、Ｓｉドープｎ型Ｉｎ０．５Ｇａ０．５Ａｓキャップ層からなる積層膜であることを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
技術分野
本発明は、Ｔ字型ゲート電極を備える電界効果トランジスタ及びその製造方法に関する。
背景技術
化合物半導体の電界効果トランジスタは、その特性として高い電子移動度を持つことから、マイクロ波やミリ波帯での応用が進められている。より高い周波数帯での応用のためには、ゲート長の短縮が有効であるが、それにともない、ゲート幅方向の断面積が小さくなり、ゲート抵抗が増大する難点がある。この対策のため、ゲート長を小さく保ったまま断面積を確保できるＴ字型ゲートが広く適用されている。
このようなＴ字型ゲート電極構造を有する高電子移動度電界効果トランジスタ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＨＥＭＴと呼ぶ）のドレイン側の寄生容量を低下させるために、オフセットゲート構造をもつ電界効果トランジスタとその製造方法が、特開平１１−９７４５４号公報に開示されている。
この従来のＨＥＭＴの断面構造を図１５に示す。図１５においてＴ字型のゲート電極２１は、同図に示したように、ゲート電極の庇部分とオーミックコンタクト層１６との間に寄生容量Ｃ１，Ｃ２が発生する。ソース側の寄生容量Ｃ２は遮断周波数や最大発振周波数の低下、および雑音の増大の原因となり、ドレイン側の寄生容量Ｃ１は電力利得の低下の原因となる。また、Ｔ字型ゲート電極２１の庇部分および柱部分に接している誘電率の高い絶縁膜（ＳｉＯ膜、ＳｉＯＮ膜）１８，１９のために、寄生容量はさらに高くなり、トランジスタの性能低下の原因となっている。
なお、図１５において、参照符号１１は半絶縁性ＧａＡｓ基板、１２はアンドープＧａＡｓバッファ層、１３はアンドープＩｎＧａＡｓチャネル層、１４はｎ型ＡｌＧａＡｓ電子供給層、１５はアンドープＡｌＧａＡｓ層、１６はｎ型ＧａＡｓオーミックコンタクト層、１７はＳｉＯ２膜、１８はＳｉＯＮ膜、１９はＳｉＯ膜、２０はＷＳｉゲート電極、２１はＡｕメッキ層、２２はドレイン電極、２３はソース電極、２４はドレイン電極側空隙、２５はソース電極側空隙である。
この従来のオフセットゲート構造を持つ電界効果トランジスタの製造方法は、レジスト上に絶縁膜を形成する工程を有する上に、ドレイン側の寄生容量低減のために工程数が増加する。
通常、絶縁膜を形成する方法は２００℃以上の高温となることが多く、レジスト上に絶縁膜を形成する場合、レジストの焦げ付きや、縮小による寸法変化等の問題が発生する。これを防止するためには、低温プロセスを用いる必要があるが、低温膜形成となるためエッチング耐性、耐熱性、絶縁耐圧等の絶縁膜の膜質が通常の絶縁膜と比べ劣ることになる。この膜質低下は、トランジスタの信頼性や歩留まり低下の原因となる。
また、このドレイン側寄生容量を低減するのに有効なオフセットゲート構造を有する従来の製造方法では、依然としてＴ字型ゲート電極の上記空隙２４より張り出したドレイン側庇部分と絶縁膜１７，１８を介してオーミックコンタクト層１６との間に生じる寄生容量と、ゲート電極の上記空隙２５より張り出したソース側庇部分と絶縁膜１９を介してオーミックコンタクト層１６との間に生じる寄生容量との低減をすることには考慮が為されていなかった。特に、ソース側電極直下の絶縁膜とオーミックコンタクト層との間に形成された寄生容量をドレイン側と同程度まで低減できる構造及び製造方法ではなかった。
そこで、本発明の目的は、簡易な工程を用いて、電界効果トランジスタのソース側寄生容量の低減を従来例よりもさらに図ることができ、同時に工程数を増加することなくドレイン側の寄生容量も低減可能な電界効果トランジスタ及びその製造方法を提供することにある。
さらに、本発明の電界効果トランジスタを用いた高周波モジュールを提供することも目的の一つである。
発明の開示
上記目的は、半導体基板上に形成された半導体層と、該半導体層に接し、柱部分と庇部分からなるＴ字型形状をもつゲート電極と、該ゲート電極の柱部分と庇部分に接して設けられた絶縁膜と、該絶縁膜と前記半導体基板との間に挿入され、且つ前記ゲート電極の柱部分から後退した部分に形成された空隙と、ソース・ドレインとのコンタクトをとるためのオーミックコンタクト層とを具備した電界効果トランジスタにおいて、
少なくとも前記ゲート電極の柱部分に接する前記絶縁膜の底部領域直下のソース側のオーミックコンタクト層が、ゲート電極の前記柱部分から庇部分の端部直下まで除去されて成る空隙を有する構造とすることにより達成できる。すなわち、ゲート電極の庇部分と、半導体基板との間の絶縁膜に対する空隙部分、ドレイン電極側だけでなく、更にソース側の空隙部分の割合を従来構造に比べ増加することにより、ゲート電極の庇部分と半導体基板との間に形成される寄生容量を更に減少することが可能となる。
また、ゲート電極の柱部分に接する絶縁膜の底部領域を一部除去する際、ソース側よりドレイン側の幅を大きくし、除去により形成される開口部分を通してオーミックコンタクト層のエッチングを行なうことにより、オフセットゲート構造を容易に形成することが可能となる。
発明を実施するための最良の形態
以下、本発明の好適な実施例について、添付図面を参照しながら詳細に説明する。
＜実施例１＞
図１に、本発明に係る電界効果トランジスタの第１の実施例である歪緩和ＨＥＭＴの断面構造図を示す。Ｔ字型ゲート電極５２の庇部分と柱部分に接している高誘電率な絶縁膜４４の底部領域が、ソース側・ドレイン側両方とも、ｎ−Ｉｎ０．５Ｇａ０．５Ａｓキャップ層４１の一部がゲート電極の庇部分の端部よりも張り出して除去されたソース側空隙５１Ｓおよびドレイン側空隙５１Ｄを有する構造となっており、Ｔ字型ゲート電極５２の庇部分と半導体基板３１との間に形成される寄生容量が従来例よりも更に低減可能である。
次に、図２〜図７を用いて本実施例の歪緩和ＨＥＭＴの製造方法を工程順に説明する。
図２に示すように、ＧａＡｓ基板３１上に、厚さ２８ｎｍのアンドープＧａＡｓバッファ層３２、厚さ２０ｎｍのアンドープＡｌＡｓバッファ層３３、厚さ６００ｎｍのアンドープＩｎＡｌＡｓステップグレーデッド層３４（ＩｎＡｓモル比：０．１５から０．４５まで変化）、厚さ２００ｎｍのアンドープＩｎ０．５Ａｌ０．５Ａｓバリア層３５、厚さ２０ｎｍのアンドープＩｎ０．５Ｇａ０．５Ａｓチャネル層３６、厚さ２ｎｍのアンドープＩｎ０．５Ａｌ０．５Ａｓ層３７、厚さ１２ｎｍのＳｉドープｎ−Ｉｎ０．５Ａｌ０．５Ａｓキャリア供給層３８（５×１０１８ｃｍ−３）、厚さ１０ｎｍのアンドープＩｎ０．５Ａｌ０．５Ａｓ層３９、厚さ７ｎｍのアンドープＩｎＰ層４０、厚さ４０ｎｍのＳｉドープｎ−Ｉｎ０．５Ｇａ０．５Ａｓキャップ層４１（５×１０１９ｃｍ−３）を順次エピタキシャル成長法にて形成する。次に、全面に熱ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法にてＰＳＧ膜４２を５０ｎｍ堆積後、光学露光装置を用いて幅０．５５μｍのレジストパターン４３をＰＳＧ膜４２上に形成する。
図３に示すように、このレジストパターンをマスクにしてＰＳＧ膜４２を異方性ドライエッチングし、リセスエッチング用ダミーパターン４２ａを形成する。次いで、レジストパターン４３を除去した後、全面にＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）スパッタリング法によりＳｉ３Ｎ４膜４４を６０ｎｍ形成する。
次に、図４に示すように、ＥＢ（Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）描画装置を用いて開口寸法０．１５μｍのレジスト開口パターン４５を、前記リセスエッチング用ダミーパターン４２ａ上のソース側端ＳＥより０．２μｍの位置に、開口パターン４５の端ＰＥが位置するように形成する。
次に、前記レジスト開口パターン４５を通してＳｉ３Ｎ４膜４４を異方性ドライエッチングし、０．１５μｍのＳｉ３Ｎ４膜開口パターン４６を形成する。このとき、リセスエッチング用ダミーパターン４２ａは、Ｓｉ３Ｎ４膜４４と共にエッチングされても、されなくともどちらでも良い。図では、エッチングした場合を示している。
次に、図５に示すように、全面に熱ＣＶＤ法によりＰＳＧ膜４７を４００ｎｍ堆積後、光学露光装置を用いて、ソース・ドレイン電極形成用レジスト開口パターンを形成し、レジストパターンを通してＰＳＧ膜４７をエッチングし、ｎ−Ｉｎ０．５Ｇａ０．５Ａｓキャップ層４１を露出する。次に、ＥＢ蒸着法を用いてＡｕとＭｏ（モリブデン）からなる電極用金属を蒸着し、リフトオフ法にてソース電極４８とドレイン電極４９を形成する。
次に、図６に示すように光学露光装置を用いて、Ｓｉ３Ｎ４膜開口パターン４６上にレジスト開口パターン５０を形成し、レジスト開口パターン５０を通して、フッ酸水溶液を用いてＰＳＧ膜４７の等方性ウエットエッチングを行ない、ｎ−Ｉｎ０．５Ｇａ０．５Ａｓキャップ層４１を露出する。このとき、リセスエッチング用ダミーパターン４２ａも同時にエッチングし、リセスエッチング用開口パターン５１を形成する。Ｓｉ３Ｎ４膜４４はＰＳＧ膜４２と比べると、フッ酸水溶液に対するエッチングレートが極めて小さく、ＰＳＧ膜４２の等方性ウエットエッチング後もＳｉ３Ｎ４膜開口パターン４６の寸法は０．１５μｍをほぼ保ったままである。
次に、図７に示すように、Ｓｉ３Ｎ４膜開口パターン４６を通して、クエン酸と過酸化水素の水溶液を用いてｎ−Ｉｎ０．５Ｇａ０．５Ａｓキャップ層４１を等方性ウエットエッチングする。このとき、エッチング液は、Ｓｉ３Ｎ４膜開口パターン４６を通して浸入し、リセスエッチング用開口パターン５１にも等しく流入し、開口部５１ａを形成する。このため、エッチング後のｎ−Ｉｎ０．５Ｇａ０．５Ａｓキャップ層４１のリセスエッチング幅は、リセスエッチング用ダミーパターン４２ａの幅とリセスエッチング用ダミーパターン４２ａの両端からのｎ−Ｉｎ０．５Ｇａ０．５Ａｓキャップ層４１のサイドエッチング幅との和となる。
例えば、サイドエッチング幅を０．１μｍとした場合、本実施例ではソース側のリセスエッチング幅は０．２μｍ、ドレイン側のリセスエッチング幅は０．４μｍとなり、いわゆるオフセットゲート構造となる。
ここで、リセスエッチング用ダミーパターン４２ａの幅や、リセスエッチング用ダミーパターン４２ａ上のＳｉ３Ｎ４膜開口パターン４６の形成位置を調整することにより、ソース側、ドレイン側のリセスエッチング幅は自由に設定可能である。例えば、リセスエッチング用ダミーパターン４２ａの中心よりドレイン側にＳｉ３Ｎ４膜開口パターン４６を配置することや、ソース側の絶縁膜のみ一部除去するために、ドレイン側端にＳｉ３Ｎ４膜開口パターン４６を配置することも可能である。
最後に、ＥＢ蒸着法を用いてＡｕとＰｔ（白金）とＴｉ（チタン）からなる電極用金属を蒸着し、リフトオフ法にてゲート電極５２を形成することにより、ゲート電極の庇部分に接するＳｉ３Ｎ４膜４４の下にソース電極側空隙５１Ｓおよびドレイン電極側空隙５１Ｄが、ゲート電極の庇部分の端部よりも張り出して形成されていることが分かる。図１に示した構造の歪緩和ＨＥＭＴが完成する。
このようにオフセット構造のＴ字型ゲート電極を有し、ドレイン側及びソース電極側のＴ字型ゲート電極の庇部分と、半導体基板との間の絶縁膜に対する空隙部分の割合を従来構造に比べ増加することができる結果、ゲート電極の庇部分と半導体基板との間に形成される寄生容量が減少する。このため、電流利得遮断周波数ｆＴが少なくとも１５０ＧＨｚ、最大発信周波数ｆｍａｘが少なくとも２００ＧＨｚといった高周波特性を有する電界効果トランジスタを実現できる。
なお、本実施例では、ＧａＡｓ基板上のＩｎＡｌＡｓ／ＩｎＧａＡｓ歪緩和ＨＥＭＴについて述べたが、ＩｎＰ基板上のＩｎＡｌＡｓ／ＩｎＧａＡｓ  ＨＥＭＴや、ＧａＡｓ基板上のＡｌＧａＡｓ／ＩｎＧａＡｓ歪チャネルＨＥＭＴ、また、ＭＥＳＦＥＴやＪＦＥＴ等の他の電界効果トランジスタにも適用可能である。
＜実施例２＞
図８に、本発明に係る電界効果トランジスタの第２の実施例である歪緩和ＨＥＭＴの断面構造図を示す。図１と同様の構成部分には同一の参照符号を付し、その詳細な説明は省略する。
本実施例の特徴は、Ｔ字型ゲート電極の庇部分と柱部分に接している絶縁膜の底部領域に形成するソース側空隙５１Ｓとドレイン側空隙５１Ｄを等しい幅及び厚さとすることである。図１と同様に空隙５１Ｓ，５１ＤはＴ字型ゲート電極の庇部分よりも張り出した領域まで形成されていることは勿論である。
この構造は、Ｓｉ３Ｎ４膜開口パターン４６をリセスエッチング用ダミーパターン４２ａ上の中心に位置させることで実現可能である。
例えば、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のようなディジタル回路中で、スイッチング素子として用いる場合、ソース側とドレイン側の電位が頻繁に反転するため、ドレイン側とソース側の寄生容量Ｃ１，Ｃ２は、等しい割合で性能に影響をおよぼす。しかし本実施例の歪緩和ＨＥＭＴでは、Ｔ字型ゲート電極の庇部分と半導体基板との間に形成される寄生容量を、ドレイン側とソース側で同時に等しく低減できるため、トランジスタ内を流れる電流の方向にかかわらず高性能化が可能である。
＜実施例３＞
本発明に係る電界効果トランジスタの第３の実施例である歪緩和ＨＥＭＴとその製造方法を図９〜図１３を用いて説明する。なお、図１と同様の構成部分には同一の参照符号を付し、その詳細な説明は省略する。
図９に示すように、ＧａＡｓ基板３１上に、実施例１と同様に厚さ２８ｎｍのアンドープＧａＡｓバッファ層３２から厚さ４０ｎｍのＳｉドープｎ−Ｉｎ０．５Ｇａ０．５Ａｓキャップ層４１（５×１０１９ｃｍ−３）までの各層を順次エピタキシャル成長法にて形成する。さらに、全面に熱ＣＶＤ法にてＰＳＧ膜４２を５０ｎｍ堆積し、全面にＥＣＲスパッタリング法にてＳｉ３Ｎ４膜４４を６０ｎｍ形成後、ＥＢ描画装置を用いて開口寸法０．１５μｍのレジスト開口パターン４５を形成する。
次に、図１０に示すように、前記レジスト開口パターン４５を通してＳｉ３Ｎ４膜４４を異方性ドライエッチングし、０．１５μｍ幅のＳｉ３Ｎ４膜開口パターン４６を形成する。このとき、ＰＳＧ膜４２は、Ｓｉ３Ｎ４膜４４と共にエッチングされても、されなくともどちらでも良い。同図では、エッチングした場合を示している。次に、全面に熱ＣＶＤ法によりＰＳＧ膜４７を４００ｎｍ堆積する。
次に、図１１に示すように、光学露光装置を用いて、ソース・ドレイン電極形成用レジストパターンを形成し、レジストパターンを通してＰＳＧ膜４７およびＳｉ３Ｎ４膜４４をエッチングし、ｎ−Ｉｎ０．５Ｇａ０．５Ａｓキャップ層４１を露出する。次に、ＥＢ蒸着法を用いてＡｕとＭｏからなる電極用金属を蒸着し、リフトオフ法にてソース電極４８とドレイン電極４９を形成する。
次に、図１２に示すように、光学露光装置を用いて、Ｓｉ３Ｎ４膜開口パターン４６上にレジスト開口パターン５０を形成し、このレジスト開口パターン５０を通して、フッ酸水溶液を用いてＰＳＧ膜４７の等方性ウエットエッチングを行ない、ｎ−Ｉｎ０．５Ｇａ０．５Ａｓキャップ層４１を露出する。このとき、ＰＳＧ膜４２も同時にエッチングする。エッチング時間は、ＰＳＧ膜４２のサイドエッチング幅が０．１μｍとなるように設定する。
次に、図１３に示すように、Ｓｉ３Ｎ４膜開口パターン４６を通して、クエン酸と過酸化水素の水溶液を用いてｎ−Ｉｎ０．５Ｇａ０．５Ａｓキャップ層４１を等方性ウエットエッチングする。このときのリセスエッチング幅は、例えばサイドエッチング量を０．１μｍとした場合、ソース側、ドレイン側ともに０．２μｍとなる。
最後に、ＥＢ蒸着法を用いてＡｕとＰｔとＴｉからなる電極用金属を蒸着し、リフトオフ法にてゲート電極５２を形成し歪緩和ＨＥＭＴが完成する。
本実施例の歪緩和ＨＥＭＴも、実施例１と同様に、オフセット構造のＴ字形ゲート電極を有し、ゲート電極の庇部分に接するＳｉ３Ｎ４膜４４の下にソース電極側空隙５１Ｓおよびドレイン電極側空隙５１Ｄがゲート電極の柱部分から庇端部よりも張り出した位置にまで形成され、寄生容量の低減が図れるため、実施例１と同様の高周波特性を有する電界効果トランジスタを実現できる。
本実施例では、ＰＳＧ膜４２のサイドエッチング幅の制御が難しく、実施例１と比べ、最終的にｎ−Ｉｎ０．５Ｇａ０．５Ａｓキャップ層４１のリセスエッチング幅の制御性、再現性に劣るが、リセスエッチング用ダミーパターン４２ａ形成のためのリソグラフィ工程や、エッチング工程が省略できるため、低コスト化できるという利点がある。
＜実施例４＞
図１４に、本発明に係る電界効果トランジスタの第４の実施例である歪緩和ＨＥＭＴの断面構造図を示す。なお、図１と同様の構成部分には同一の参照符号を付し、その詳細な説明を省略する。
本実施例の特徴は、オーミックコンタクト層のリセスエッチング幅を、リセスエッチング用ダミーパターン４２ａの幅と等しく形成することである。
この構造は、Ｓｉ３Ｎ４膜開口パターン４６を通してｎ−Ｉｎ０．５Ｇａ０．５Ａｓキャップ層４１をエッチングする際に、深さ方向に対してサイド方向のエッチングが数分の１と少ない異方性ウエットエッチング液を用いてエッチングすることにより実現可能である。異方性ウエットエッチング液としては、例えば、１０℃以下に冷却した、クエン酸と過酸化水素水溶液などを用いればよい。
Ｓｉ３Ｎ４膜開口パターン４６を通して浸入したエッチング液は、リセスエッチング用ダミーパターン４２ａをエッチング除去してできたリセスエッチング用開口パターン５１にも等しく流入し、リセスエッチング用ダミーパターン４２ａの幅に等しいｎ−Ｉｎ０．５Ｇａ０．５Ａｓキャップ層４１部分のみ異方性エッチングする。図１と同様に空隙５１Ｓ，５１ＤはＴ字型ゲート電極の庇部分よりも張り出した領域まで形成されていることは勿論である。
等方性エッチングの際のサイドエッチング幅の制御は非常に困難であり、サイドエッチング幅のばらつきは、トランジスタの性能のばらつきとなる。しかし、本実施例では異方性エッチングでリセスエッチングを行なうため、サイドエッチング幅のばらつきによる性能ばらつきを無視することが可能となる。
また、等方性エッチングを行なった場合、リセスエッチング幅はサイドエッチング幅も考慮して決定する必要があるため、リセスエッチング用ダミーパターン４２ａの幅は最終的なリセスエッチング幅よりも小さくする必要がある。このため、容量の低減効果が減少する。しかし、本実施例では、リセスエッチング幅とリセスエッチング用ダミーパターン４２ａの幅は等しくすることが可能なので、容量の低減効果を最大限得ることができる。
また、実施例３に記載したような絶縁膜のサイドエッチングを利用してリセスエッチング用開口パターン５１を形成するような場合にも、本実施例の製造方法を適用可能である。
＜実施例５＞
図１６に、第５の実施例である本発明に係る電界効果トランジスタを搭載するマイクロストリップ型のモノリシックマイクロ波集積回路（ＭＭＩＣ：Ｍｏｎｏｌｉｔｈｉｃ  Ｍｉｃｒｏｗａｖｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）１００の断面図を示す。
図１６に示すように、ＧａＡｓ半導体基板１０１の表面には、歪緩和ＨＥＭＴ１０２、抵抗１０４が形成され、さらに層間絶縁膜１０３を介してキャパシタンス（電極としての伝送線路の導体１０５を含む）１０６、インダクタンス１０７、伝送線路の導体１０５等の各種マイクロ波回路素子が形成されている。なお、ＧａＡｓ半導体基板１０１の裏面にはバイアホール１０８と接地導体１０９が設けられ、基板表面の導体１０５と裏面の接地導体１０９とが抵抗１０４を介して適当なインピーダンスを持って接続されている。
ここで、歪緩和ＨＥＭＴ１０２には実施例１で示したＴ字ゲート電極構造を有する歪緩和ＨＥＭＴを用いる。
本実施例によれば、高性能な歪緩和ＨＥＭＴを能動素子として用いているので、高性能なＭＭＩＣを実現できる。
＜実施例６＞
図１７に、本発明の第６の実施例である車載用レーダーの構成図を示す。車載用レーダーは、電圧可変発振器２０１、増幅器２０２、受信器２０３、受信アンテナ端子２０７、送信アンテナ端子２０８、端子２０９から構成される高周波モジュール２００と、受信アンテナ端子２０７に接続された受信アンテナ２１０と、送信アンテナ端子２０８に接続された送信アンテナ２１１と、端子２０９に接続された信号処理系２１２で構成されている。ここで、電圧可変発振器２０１、増幅器２０２および受信器２０３は実施例５で説明したＭＭＩＣで構成する。
以下、車載用レーダーの動作を説明する。電圧可変発振器２０１からの７６ＧＨｚの信号Ｓ１は増幅器２０２により増幅され、送信アンテナ端子２０８を通して送信アンテナ２１１から放射される。対象物から反射して戻ってきた信号Ｓ２は、受信アンテナ２１０で受信され、受信アンテナ端子２０７から受信器２０３内の増幅器２０５で増幅される。
さらに、この増幅された信号は、受信器２０３内の増幅器２０４で増幅された電圧可変発振器２０１からの７６ＧＨｚの参照信号Ｓ１と受信器２０３内のミクサ２０６で混合されて、中間周波数（ＩＦ：Ｉｎｔｅｒｍｅｄｉａｔｅ  Ｆｒｅｑｕｅｎｃｙ）信号となる。ＩＦ信号は、端子２０９から取り出されて信号処理系２１２に入力され、そこで対象物の相対速度、距離、角度が計算される。
本実施例の高周波モジュールは、実施例５のＭＭＩＣを用いているので高性能である。したがって、高性能な車載用レーダーを実現できる。
産業上の利用可能性
以上、前述した実施例より明らかなように、本発明によれば、Ｔ字型ゲート電極の柱部分のソース側、ドレイン側両方ともに接して設けられた絶縁膜の底部領域直下のオーミックコンタクト層をＴ字型ゲート電極の庇端部よりも張り出した位置まで一部除去する構成としたことにより、ソース側およびドレイン側共に従来よりも寄生容量を低減した電界効果トランジスタを得ることができる。
また、除去する底部領域のソース側、ドレイン側比率や幅を調整することにより、寄生容量、寄生抵抗、耐圧等自由に設定した電界効果トランジスタを得られる。
また、オーミックコンタクト層のエッチングを異方性エッチングで行なうことにより、サイドエッチング幅のばらつきによる性能ばらつきを防止できると同時に、容量の低減効果も最大限得ることができる電界効果トランジスタの製造方法を提供できる。
【図面の簡単な説明】
図１は、本発明に係る電界効果トランジスタの第１の実施例である歪緩和高電子移動度電界効果トランジスタ（以下、歪緩和ＨＥＭＴと称す）の断面図である。
図２は、図１に示した歪緩和ＨＥＭＴの製造工程の断面図である。
図３は、図２に示した次の製造工程を示す歪緩和ＨＥＭＴの断面図である。
図４は、図３に示した次の製造工程を示す歪緩和ＨＥＭＴの断面図である。
図５は、図４に示した次の製造工程を示す歪緩和ＨＥＭＴの断面図である。
図６は、図５に示した次の製造工程を示す歪緩和ＨＥＭＴの断面図である。
図７は、図６に示した次の製造工程を示す歪緩和ＨＥＭＴの断面図である。
図８は、本発明に係る電界効果トランジスタの第２の実施例である歪緩和ＨＥＭＴの断面図である。
図９は、図８に示した歪緩和ＨＥＭＴの製造工程の断面図である。
図１０は、図９に示した次の製造工程を示す歪緩和ＨＥＭＴの断面図である。
図１１は、図１０に示した次の製造工程を示す歪緩和ＨＥＭＴの断面図である。
図１２は、図１１に示した次の製造工程を示す歪緩和ＨＥＭＴの断面図である。
図１３は、図１２に示した次の製造工程を示す歪緩和ＨＥＭＴの断面図である。
図１４は、本発明に係る電界効果トランジスタの第３の実施例である歪緩和ＨＥＭＴの断面図である。
図１５は、従来のＨＥＭＴを示す断面図である。
図１６は、本発明に係る歪緩和ＨＥＭＴを用いたモノリシックマイクロ波集積回路の断面図である。
図１７は、図１６に示したモノリシックマイクロ波集積回路を搭載する高周波モジュールの基本回路のブロック構成図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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