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　特願２００７−５３１９３５「可変長エンコーダ／デコーダのためのプログラム可能データプロセッサ」拒絶査定不服審判事件〔平成１８年　３月３０日国際公開、ＷＯ２００６／０３３０６０、平成２０年　５月　１日国内公表、特表２００８−５１４０９５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００５年９月１５日（パリ条約による優先権主張　外国庁受理２００４年９月２０日　欧州特許庁）を国際出願日とする出願であって、平成２３年１月６日に拒絶査定がなされ、これに対し、平成２３年５月１１日に拒絶査定に対する審判請求がなされるとともに同日付けで手続補正がなされたものである。
　
第２．補正却下の決定
［補正却下の決定の結論］
　　平成２３年５月１１日付けの手続補正を却下する。
　
［理由］
１．本願発明と補正後の発明
　上記手続補正（以下、「本件補正」という。）は、補正前の平成２２年１２月８日付けの手続補正書の特許請求の範囲の請求項１に記載された、
　
　「【請求項１】
　ビット列を示す第一のオペランド（Ｒ１）と、
　前記ビット列を延長するためのさらなるビット列を示す第二のオペランド（Ｒ２）であって、前記ビット列と前記さらなるビット列が、前記ビット列で始まり前記さらなるビット列に続く連結ビット列を形成する第二のオペランド（Ｒ２）と、
　前記連結ビット列の中の位置を示す第三のオペランド（Ｒ３）と、
　をもつ命令を有する命令セットをもったプログラム可能プロセッサ（１２ａ、１２ｂ）を有するデータ処理回路であって、
　前記プログラム可能プロセッサ（１２ａ、１２ｂ）は、前記命令の実行の結果として、前記連結ビット列中の前記位置から、前記位置からの前記連結ビット列が所定のビットパターンから逸脱するまでに生起するビットの数のカウントを示すコードを返すよう構成されている、データ処理回路。」
　
という発明（以下、「本願発明」という。）を、補正後の特許請求の範囲の請求項１に記載された、
　
　「【請求項１】
　可変長デコーダのためのデータ処理回路であって、
　ビット列を示す第一のオペランド（Ｒ１）と、
　前記ビット列を延長するためのさらなるビット列を示す第二のオペランド（Ｒ２）であって、前記ビット列と前記さらなるビット列が、前記ビット列で始まり前記さらなるビット列に続く連結ビット列を形成する第二のオペランド（Ｒ２）と、
　前記連結ビット列の中の位置を示す第三のオペランド（Ｒ３）と、
　をもつ命令を有する命令セットをもったプログラム可能プロセッサ（１２ａ、１２ｂ）を有するとともに、
　前記プログラム可能プロセッサ（１２ａ、１２ｂ）は、前記命令の実行の結果として、前記連結ビット列中の前記位置から、前記位置からの前記連結ビット列が所定のビットパターンから逸脱するまでに生起するビットの数のカウントを示すコードを返すよう構成されている、データ処理回路。」
　
という発明（以下、「補正後の発明」という。）に補正することを含むものである。
　
２．新規事項の有無、補正の目的要件について
　本件補正は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内において、補正前の特許請求の範囲の請求項１の「ビット列を示す第１のオペランド（Ｒ１）と、・・・（中略）・・・を有するデータ処理回路であって、」という構成を「可変長デコーダのためのデータ処理回路であって、ビット列を示す第１のオペランド（Ｒ１）と、・・・（中略）・・・を有するとともに、」という構成にすることにより、「データ処理回路」を「可変長デコーダのためのデータ処理回路」と限定して特許請求の範囲を減縮するものである。
　したがって、本件補正は、特許法第１７条の２第３項（新規事項）及び平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（補正の目的）の規定に適合している。
　
３．独立特許要件について
　上記本件補正は特許請求の範囲の減縮を目的とするものであるから、上記補正後の発明が特許出願の際独立して特許を受けることができるものであるのかどうかについて以下に検討する。
　
（１）補正後の発明
　上記「１．本願発明と補正後の発明」の項で「補正後の発明」として認定したとおりである。
　
（２）引用発明
　原審の拒絶理由に引用された、特開平９−３２６７０７号公報（以下、「引用例」という。）には「可変長符号復号化演算処理装置」として図面とともに以下の事項が記載されている。
　
　イ．「【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はプログラム可能な演算処理装置、特にマイクロプロセッサのような汎用の演算処理装置に関する。
【０００２】
【従来の技術】コンピュータによりマルチメディア情報を扱う場合、圧縮された音声や画像の情報を扱うことが不可欠である。現在では、音声画像情報の圧縮手法に、ハフマン符号などの可変長符号（バリアブル・レングス・コード、以下ＶＬＣと略す）が広く用いられている。ＶＬＣ演算処理は、ハフマン符号化等によって可変長符号化された情報を、元の固定長符号に逆変換する際に用いる処理である。例示すると圧縮された動画像の再生処理が代表的な例である。例えば、ＭＰＥＧやＪＰＥＧなどの標準は、この可変長符号を用いて情報圧縮を実現している。
【０００３】これらの手法により圧縮された情報を、元の情報に展開する際には、初めに可変長符号から固定長符号に変換する必要がある。」（２頁２欄〜３頁３欄）
　
　ロ．「【００１７】
【発明の実施の形態】以下、本発明の詳細について、図面を用いて説明する。
【００１８】図１に本発明の一実施例のブロック図を示す。図１で、１はＣＰＵ、２はバス、１０１は入出力制御部、１０２はデータレジスタ、１０３は数値論理演算部（以下、ＡＬＵと略す）、１０４は可変長符号復号処理部（以下、ＶＬＣＵと略す）、１０５は命令制御部、１０６はＡＬＵ用の命令レジスタ、１０７はＶＬＣＵ用の命令レジスタ、１１１はデータレジスタのロードストア用の命令レジスタである。
【００１９】また、図２は本発明の一実施例の装置全体のブロック図である。図２で、３は記憶装置、４は入出力装置である。ＣＰＵ１の内部構成は、図１に示した内部構成を想定している。記憶装置３は、その内部に、ＣＰＵ１を動作させるための命令コードや、ＣＰＵ１で処理するための演算データを、記憶している。命令コードや演算データは、入出力装置４を経由して、外部から記憶装置３へ書き込まれ、また演算した結果データの一部は、同様に入出力装置４を経由して外部に出力される。
【００２０】次に図１と図２を用いて、実施例の動作について説明する。
【００２１】命令制御部１０５が記憶装置３から命令コードを取り出し、それがデータロードに関わる命令語であることを検出すると、概命令語を命令レジスタ１１１に書き込む。命令レジスタ１１１は概命令語を書き込まれると、データレジスタ１０２を制御して、記憶装置３に格納されているデータを、入出力制御部１０１を経由して、データレジスタ１０２に書き込む。
【００２２】以上の動作によって、演算に必要なデータが、データレジスタ１０２に格納される。
【００２３】また、命令制御部１０５が記憶装置３から命令コードを取り出し、それが数値演算や論理演算に関わる命令語であることを検出すると、概命令語を命令レジスタ１０６に書き込む。命令レジスタ１０６は概命令語を書き込まれると、データレジスタ１０２を制御して演算に必要なデータを取り出し、また、ＡＬＵ１０３を制御して概データを元に演算処理を実行し、再びデータレジスタ１０２を制御して演算結果のデータをデータレジスタ１０２に格納する。
【００２４】以上の動作によって、数値演算処理または論理演算処理が実行され、演算結果はデータレジスタ１０２に格納される。
【００２５】また、命令制御部１０５が記憶装置３から命令コードを取り出し、それが可変長符号復号処理に関わる命令語であることを検出すると、概命令語を命令レジスタ１０７に書き込む。命令レジスタ１０７は概命令語を書き込まれると、データレジスタ１０２を制御して可変長符号復号処理に必要なデータを取り出し、また、ＶＬＣＵ１０４を制御して概データを元に可変長符号復号処理を実行し、再びデータレジスタ１０２を制御して処理結果のデータをデータレジスタ１０２に格納する。
【００２６】以上の動作によって、可変長符号復号処理が実行され、処理結果はデータレジスタ１０２に格納される。
【００２７】また、命令制御部１０５が記憶装置３から命令コードを取り出し、それがデータストアに関わる命令語であることを検出すると、概命令語を命令レジスタ１１１に書き込む。命令レジスタ１１１は概命令語を書き込まれると、データレジスタ１０２を制御して、データレジスタ１０２に格納されているデータを、入出力制御部１０１を経由して、記憶装置３に書き込む。
【００２８】以上の動作によって、演算処理結果のデータが、記憶装置３に格納される。」（３頁４欄〜４頁５欄）
　
　ハ．「【００４４】次に図６は、実施例に示したＣＰＵを動作させるための命令語の例を示している。ここに例示しているのは、５オペランドのＶＬＣ命令である。オペランドのうち、三つは入力データを、二つが出力データを示す。
【００４５】図６で、３００は５オペランドＶＬＣ命令書式、３０１は可変長符号列が格納されているソースデータ、３０２はソースデータの走査を開始するビット位置を示すオフセットデータ、３０３はソースデータから取り出す最大ビット幅を示すビット幅データ、３０４はテーブル参照のためのインデックス値を出力するパターンデータ、３０５は走査を行って読み飛ばしを行ったビットの数を示す走査長データ、をそれぞれ示す。
【００４６】３０１、３０２、３０３に適切な入力データをセットしてＶＬＣ命令を呼び出すことによって、３０４、３０５の出力データを得ることができる。
【００４７】次に図７は、図６に示した命令コードを実行する際の、動作の一例を示している。ここでは図７に示すようなデータ値が、各オペランドに与えられているものとする。
【００４８】初めに、オフセットデータ３０２に値“１７”が格納されているため、ソースデータ３０１の最上位ビットから、即ち最左端から１７ビット分のデータは読み飛ばされて無視される。
【００４９】続いて、１８ビット目から下位ビットに向かって、即ち右方向に向かってビット走査を行い、最初に非ゼロ値を発見した２６ビット目で走査を停止する。この走査の際には、何ビット分の走査を行ったかをカウンタ等によって計測しながら行う。
【００５０】次に、ビット幅データ３０３には値“６”が格納されているため、２６ビット目から６ビット分のデータを、パターンデータ３０４として出力する。同時に、先に走査の際にカウントしていた値を走査長データ３０５として出力する。この例の場合は、パターンデータ３０４にはビット列“１００１０１”を、走査長データ３０５には値“８”を、それぞれ出力する。」（５頁７欄〜８欄）
　
　上記イ．〜ハ．の記載及び関連する図面並びにこの分野における技術常識を考慮すると、
　引用例には、上記イ．にあるように、可変長符号（バリアブル・レングス・コード、ＶＬＣ）から固定長符号に復号する「プログラム可能な演算処理回路」に関する記載がある。
　引用例の【図２】には、演算処理回路１を含む「装置」の全体構成が示されており、上記ロ．に記載されるように、上記「装置」は、演算処理回路１が記憶装置３に記憶された命令コード及びデータを取り出し、取り出した命令コードから検出された命令語に従い可変長符号復号処理等を実行し、処理結果を該記憶装置３に書き込んでいる。ここで、命令語としては、データロードに関わるもの（段落【００２１】）、数値演算や論理演算に関わるもの（段落【００２３】）、可変長符号復号処理に関わるもの（段落【００２５】）、及び、データストアに関わるもの（段落【００２７】）が記載されており、上記演算処理回路１は、可変長符号復号処理に係る命令語を含む複数の命令語を実行するプログラム可能な演算処理装置であるといえる。
　上記ハ．及び【図６】、【図７】に記載されるように、可変長符号復号処理に関わる命令語であるＶＬＣ命令には、『ｓｏｕｒｃｅ』と『ｏｆｆｓｅｔ』と『ｓｃａｎｌｅｎｇｔｈ』の３つのオペランドが含まれており（特に、【図６】の５オペランドＶＬＣ命令書式３００参照）、上記『ｓｏｕｒｃｅ』と『ｏｆｆｓｅｔ』は入力データを、『ｓｃａｎｌｅｎｇｔｈ』は出力データを示している。すなわち、『ｓｏｕｒｃｅ』は、可変長符号列からなるソースデータ、『ｏｆｆｓｅｔ』はソースデータの走査を開始するビット位置を示すオフセットデータ、『ｓｃａｎｌｅｎｇｔｈ』は走査長データを示している。
　そして、【図７】及び特に段落【００４７】〜【００５０】に記載されるように、上記ＶＬＣ命令は、『ｓｏｕｒｃｅ』オペランドにセットされたソースデータに対し、『ｏｆｆｓｅｔ』オペランドにセットされたオフセットデータのビット分（具体例では１７ビット分）のデータを読み飛ばして、その次のビット位置（具体例では１８ビット目）から下位ビットに向かってビット走査を行い、最初に非ゼロ値を発見したビット位置（具体例では２６ビット目）で走査を停止し、この走査の際に何ビット分の走査を行ったかをカウンタ等によって計測し、計測されたカウント値（具体例では８）を『ｓｃａｎｌｅｎｇｔｈ』オペランドの走査長データとして出力するようにしている。
　
　したがって、上記引用例には以下の発明（以下、「引用発明」という。）が開示されている。
　
（引用発明）
　「可変長符号復号のための装置であって、
　ソースデータを示すオペランド（ｓｏｕｒｃｅ）と、
　前記ソースデータの中の走査を開始するビット位置を示すオペランド（ｏｆｆｓｅｔ）と、
　をもつ命令語（ＶＬＣ命令）を有する複数の命令語をもったプログラム可能な演算処理装置を有するとともに、
　前記プログラム可能な演算処理装置は、前記命令語（ＶＬＣ命令）の実行の結果として、前記ソースデータの中の走査を開始するビット位置から、前記ビット位置からの前記ソースデータの非ゼロ値を発見するまでに何ビットの走査を行ったかをカウントし走査長データ（ｓｃａｎｌｅｎｇｔｈ）として出力するよう構成されている、装置。」
　
（３）対比・判断
　引用発明の「可変長符号復号」は、可変長符号の「復号」、すなわち、デコードであるから、補正後の発明の「可変長デコード」に相当する。
　引用発明の「装置」は、可変長符号復号を行う装置であるから、補正後の発明の可変長デコードのための「データ処理回路」に相当する。
　引用発明の「ソースデータ」は、引用例の摘記事項ハ．の段落【００４５】及び【図７】に示されるように『可変長符号列』でありビットで構成されているから、補正後の発明の「ビット列」に相当する。そして、「オペランド(ｓｏｕｒｃｅ)」を「第一のオペランド」と称呼することは任意である。
　上記のとおり引用発明の「ソースデータ」は「ビット列」であるから、引用発明の「ソースデータの中の走査を開始するビット位置」と補正後の発明の「連結ビット列の中の位置」は、「特定のビット列の中の位置」である点で共通する。そして「オペランド（ｏｆｆｓｅｔ）」を「第三のオペランド」と称呼することは任意である。
　引用発明の「命令語（ＶＬＣ命令）」、「複数の命令語」は、明らかに補正後の発明の「命令」、「命令セット」に相当する。また、引用発明の「演算処理装置」は引用例においてＣＰＵとされているから、補正後の発明の「プロセッサ」に相当する。
　引用発明の「非ゼロ値を発見するまでに何ビットの走査を行ったかをカウントし走査長データ（ｓｃａｎｌｅｎｇｔｈ）として出力する」については、非ゼロ値を発見するまではゼロ値が連続しているのであるから、このゼロ値の連続は「所定のビットパターン」に相当し、非ゼロ値を発見したことにより「所定のビットパターンを逸脱」することになり、その際に、何ビットの走査を行ったかをカウントすることは、「生起するビットの数のカウント」をすることになり、走査長データ（ｓｃａｎｌｅｎｇｔｈ）として出力することは、「コードを返す」ことに相当するので、補正後の発明の「所定のビットパターンから逸脱するまでに生起するビットの数のカウントを示すコードを返す」ことに相当する。
　
　したがって、補正後の発明と引用発明は、以下の点で一致ないし相違している。
　
（一致点）
　「可変長デコーダのためのデータ処理回路であって、
　ビット列を示す第一のオペランドと、
　特定のビット列の中の位置を示す第三のオペランドと、
　をもつ命令を有する命令セットをもったプログラム可能プロセッサを有するとともに、
　前記プログラム可能プロセッサは、前記命令の実行の結果として、前記特定のビット列中の前記位置から、前記位置からの前記特定のビット列が所定のビットパターンから逸脱するまでに生起するビットの数のカウントを示すコードを返すよう構成されている、データ処理回路。」
　
（相違点）
（１）補正後の発明が、命令に「前記ビット列を延長するためのさらなるビット列を示す第二のオペランド（Ｒ２）であって、前記ビット列と前記さらなるビット列が、前記ビット列で始まり前記さらなるビット列に続く連結ビット列を形成する第二のオペランド（Ｒ２）」を有しているのに対し、引用発明では、命令語（ＶＬＣ命令）にそのようなオペランドを有していない点
（２）「特定のビット列」に関し、補正後の発明では、「連結ビット」であるのに対し、引用発明では、「ソースデータ」である点。
　
　そこで、上記相違点（１）及び（２）について検討する。
　引用発明では、オペランド（ｓｏｕｒｃｅ）にセットされるソースデータに対し、オペランド（ｏｆｆｓｅｔ）が示すソースデータのビット列の中のビット位置から、前記ビット位置からの前記ソースデータの非ゼロ値を発見するまでに何ビットの走査を行ったかをカウントし走査長データ（ｓｃａｎｌｅｎｇｔｈ）として出力するＶＬＣ命令を実行するようにしている。すなわち、単一のオペランド（ｓｏｕｒｃｅ）のビット列に対して可変長符号復号のための命令を実行するようにしている。
　
　ここで、第一のオペランドに加え、第１のオペランドがもつデータに連続するデータをもつ第２のオペランドを有するようにして、第１のオペランドと第２のオペランドのデータを連結した長さのビット数に対して所望の命令を実行する技術は周知（例えば、原審の拒絶査定時に周知例として引用された特開昭６２−４７７４５号公報（特に、３頁下段左欄１９行〜下段右欄４行、第１図〜第２図、ショートアドレスを扱うオペランドを２つ連結してロングアドレスを扱えるようにし、ロングアドレスに基づく命令を実行している点）、特開２００３−１６７７２８号公報（例えば、【請求項１】の記載、ＭビットのオペランドＮ個を連結してＮ×Ｍビットの演算命令を実行している点）、特開平１０−３２６１８９号公報（例えば、段落【００２２】、【図２】、３２ビットの２つのソースオペランドを連結して４０ビットのオペランドを保有して演算命令を実行している点）等参照）である。
　
　当業者であれば、引用発明に対して上記周知の技術を適用し、引用発明にオペランド（ｓｏｕｒｃｅ）がもつソースデータのビット列を延長するためのさらなるビット列を示す第２のオペランドを有するようにし、オペランド（ｓｏｕｒｃｅ）のビット列と、第２のオペランドのビット列から連結ビット列を形成し、連結ビット列の中のオペランド（ｏｆｆｓｅｔ）が示すビットの位置に基づいてＶＬＣ命令を実行することを容易に実施するものである。
　以上のとおりであるから、引用発明に「前記ビット列を延長するためのさらなるビット列を示す第二のオペランド（Ｒ２）であって、前記ビット列と前記さらなるビット列が、前記ビット列で始まり前記さらなるビット列に続く連結ビット列を形成する第二のオペランド（Ｒ２）」を有するようにすること（相違点（１））、及び、特定のビット列を「連結ビット」とすること（相違点（２））は、当業者が容易に為し得たものである。
　
　そして、補正後の発明に関する作用・効果も、引用発明及び周知技術から当業者が予測できる範囲のものである。
　
　以上のとおりであるから、上記補正後の発明は上記引用発明及び周知技術に基いて容易に発明することができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
４．結語
　以上のとおり、本件補正は、補正後の発明が特許出願の際独立して特許を受けることができないものであるから、平成１８年法律第５５号附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に適合していない。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　本件補正は上記のとおり却下されたので、本願発明は、上記「第２．補正却下の決定」の「１．本願発明と補正後の発明」の項で「本願発明」として認定したとおりである。　
　
２．引用発明及び周知技術
　引用発明及び周知技術は、上記「第２．補正却下の決定」の項中の「（２）引用発明」及び「（３）対比・判断」の項で認定したとおりである。
　
３．対比・判断
　そこで、本願発明と引用発明とを対比するに、本願発明は上記補正後の発明から、当該補正に係る構成を省いたものである。
　そうすると、本願発明の構成に当該補正に係る限定を付加した補正後の発明が、上記「第２．補正却下の決定」の項中の「３．独立特許要件について」の項で検討したとおり、引用発明及び周知技術に基いて容易に発明することができたものであるから、上記補正後の発明から当該補正に係る限定を省いた本願発明も、同様の理由により、容易に発明できたものである。
　
４．むすび
　以上のとおり、本願発明は、上記引用発明及び周知技術に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。