【事件の表示】
　特願２００５−２０９２９２「磁気メモリセルおよびその製造方法ならびに磁気メモリセルアレイ」拒絶査定不服審判事件〔平成１８年　２月　２日出願公開、特開２００６−　３２９７３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１７年７月１９日（パリ条約による優先権主張２００４年７月１６日、米国）の出願であって、平成２２年１１月１５日付けの拒絶理由通知に対して、平成２３年４月１８日に手続補正書及び意見書が提出されたが、平成２４年１月１２日付けで拒絶査定がされ、これに対し、同年５月１４日に審判請求がされるとともに手続補正書が提出されたものである。
　
第２．補正却下の決定
　
［補正却下の決定の結論］
　平成２４年５月１４日に提出された手続補正書による補正を却下する。
　
［理由］
１．補正の内容
　平成２４年５月１４日に提出された手続補正書による補正（以下「本件補正」という。）は、平成２３年４月１８日に提出された手続補正書により補正された本件補正前（以下「本件補正前」という）の特許請求の範囲の請求項１〜２７を補正して、本件補正後の特許請求の範囲の請求項１〜２２とするものであり、本件補正前の請求項１〜３及び本件補正後の請求項１〜２については、以下のとおりである。
　
（補正前）
「【請求項１】
　基体上に、
　第１の階層において第１の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性のビット線と、
　前記第１の階層とは異なる第２の階層において前記第１の方向と直交する第２の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性のワード線と、
　前記ビット線と前記ワード線との交差点における前記第１の階層と前記第２の階層との間に、強磁性フリー層を含むように設けられた磁気トンネル接合素子と
　を備え、
　前記磁気トンネル接合素子は２０．０ｎｍ以上４０．０ｎｍ以下の厚みを有する
　ことを特徴とする磁気メモリセル。
　【請求項２】
　前記磁気トンネル接合素子は、前記ビット線およびワード線の少なくとも一方よりも狭い幅を有している
　ことを特徴とする請求項１記載の磁気メモリセル。
　【請求項３】
　　前記磁気トンネル接合素子は、
　一方の面が前記ワード線と接触すると共に他方の面が前記ビット線と接触しており、かつ、前記ビット線およびワード線を流れる書込電流によって生ずる電流磁界が付与されるように構成されている
　ことを特徴とする請求項１に記載の磁気メモリセル。」
　
（補正後）
「【請求項１】
　基体上に、
　第１の階層において第１の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性のビット線と、
　前記第１の階層とは異なる第２の階層において前記第１の方向と直交する第２の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性のワード線と、
　前記ビット線と前記ワード線との交差点における前記第１の階層と前記第２の階層との間に、強磁性フリー層を含むように設けられた磁気トンネル接合素子と
　を備え、
　前記磁気トンネル接合素子は２０．０ｎｍ以上４０．０ｎｍ以下の厚みを有すると共に前記ビット線およびワード線の少なくとも一方よりも狭い幅を有する
　ことを特徴とする磁気メモリセル。
　【請求項２】
　　前記磁気トンネル接合素子は、
　一方の面が前記ワード線と接触すると共に他方の面が前記ビット線と接触しており、かつ、前記ビット線およびワード線を流れる書込電流によって生ずる電流磁界が付与されるように構成されている
　ことを特徴とする請求項１に記載の磁気メモリセル。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、次のとおりである。
〈補正事項１〉
　本件補正前の請求項１を削除する。
　
〈補正事項２〉
　本件補正前の請求項１を引用していた請求項２を、本件補正後の請求項１とする。
　
〈補正事項３〉
　本件補正前の請求項１を引用していた請求項３を、本件補正前の請求項２である本件補正後の請求項１を引用する、本件補正後の請求項２とする。
　
３．補正目的の適否と新規事項の追加の有無についての検討
（１）補正事項１について
　補正事項１は、補正前の請求項１を削除する補正であるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第１号に掲げる請求項の削除の減縮を目的とするものに該当する。
　したがって、補正事項１は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項１が本願の願書に最初に添付した明細書、特許請求の範囲又は図面（以下「当初明細書等」という。）に記載された事項の範囲内においてなされたことは明らかである。
　したがって、補正事項１は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２は、補正事項１による補正前の請求項１の削除に伴って、同項を引用していた補正前の請求項２を従属形式から独立形式に変更するとともに、請求項１に繰り上げる補正であるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とする補正に該当する。
　したがって、補正事項２は特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項２が当初明細書等に記載された事項の範囲内においてなされたことは明らかである。
　したがって、補正事項２は、特許法第１７条の２第３項に規定する要件を満たす。
　
（３）補正事項３について
　補正事項３について、補正前の請求項３が、補正前の請求項１を引用していたのに対して、補正前の請求項３を補正した補正後の請求項２は、補正前の請求項３と文章は同一であるものの、補正後の請求項１を引用することになったので、補正後の請求項２は、「前記磁気トンネル接合素子」について新たに「前記ビット線およびワード線の少なくとも一方よりも狭い幅を有する」と特定された補正後の請求項１を引用し、技術的に限定したものとなっているから、補正事項３についての補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正に該当する。
　したがって、補正事項３は特許法第１７条の２第４項に規定する要件を満たす。
　しかしながら、補正後の請求項２について、「前記磁気トンネル接合素子は、
　一方の面が前記ワード線と接触すると共に他方の面が前記ビット線と接触」していることは、本願の明細書の発明の詳細な説明に、変形例として「次に、図８を参照して、本実施の形態における第１の変形例（変形例１）としての磁気メモリセルアレイの構造について説明する。図８は、本変形例における任意の磁気メモリセルの断面構成を拡大して示した概略図である。本変形例では、上記実施の形態とは異なり、電極線５９に相当するものを設けずに、
ＭＴＪ素子５０の上面と直接接するようにワード線１０を設けるようにしたものである。
　すると、補正後の請求項２の「前記磁気トンネル接合素子は、
　一方の面が前記ワード線と接触すると共に他方の面が前記ビット線と接触しており」、かつ、補正後の請求項２が引用する補正後の請求項１の「前記磁気トンネル接合素子は」「前記ビット線およびワード線の少なくとも一方よりも狭い幅を有する」という発明特定事項は、当初明細書等に記載されているものとは認められず、また、自明な事項でもない。
　したがって、補正事項３についての補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、当初明細書等に記載された事項の範囲内においてなされたものではない。
　よって、補正事項３は、特許法第１７条の２第３項に規定する要件を満たしていない。
　
（４）補正目的の適否と新規事項の追加の有無についての検討のまとめ
　以上検討したとおり、補正事項３は特許法第１７条の２第３項に規定する要件を満たしていないから、補正事項３を含む本件補正は、特許法第１７条の２第３項に規定する要件を満たしておらず、特許法１５９条１項において読み替えて準用する同法５３条１項の規定により却下すべきものである。
　
　次に、仮に、本件補正が、特許法第１７条の２第３項に規定する要件を満たすものとする。このとき、上記のように、本件補正前の請求項３を請求項２とする補正事項３に関する本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものでもあるから、以下、本件補正による補正後の特許請求の範囲に記載された事項により特定される発明が、特許出願の際独立して特許を受けることができるものか（平成１８年法律５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項に規定する独立特許要件を満たすか）否かを、本件補正後の請求項２に係る発明についてさらに検討する。
　
４．独立特許要件を満たすかどうかの検討
（１）本願補正発明
　本件補正後の請求項２に係る発明は、「前記磁気トンネル接合素子は、
　一方の面が前記ワード線と接触すると共に他方の面が前記ビット線と接触しており、かつ、前記ビット線およびワード線を流れる書込電流によって生ずる電流磁界が付与されるように構成されている
　ことを特徴とする請求項１に記載の磁気メモリセル。」であるが、本件補正後の請求項２が引用する本件補正後の請求項１の「基体上に、
　第１の階層において第１の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性のビット線と、
　前記第１の階層とは異なる第２の階層において前記第１の方向と直交する第２の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性のワード線と、
　前記ビット線と前記ワード線との交差点における前記第１の階層と前記第２の階層との間に、強磁性フリー層を含むように設けられた磁気トンネル接合素子と
　を備え、
　前記磁気トンネル接合素子は２０．０ｎｍ以上４０．０ｎｍ以下の厚みを有すると共に前記ビット線およびワード線の少なくとも一方よりも狭い幅を有する
　ことを特徴とする磁気メモリセル。」を併せると、本件補正後の請求項２に係る発明は、実質的に、次のとおりであると認められる（以下「本願補正発明」という。）。
　
【本願補正発明】
「基体上に、
　第１の階層において第１の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性のビット線と、
　前記第１の階層とは異なる第２の階層において前記第１の方向と直交する第２の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性のワード線と、
　前記ビット線と前記ワード線との交差点における前記第１の階層と前記第２の階層との間に、強磁性フリー層を含むように設けられた磁気トンネル接合素子と
　を備え、
　前記磁気トンネル接合素子は２０．０ｎｍ以上４０．０ｎｍ以下の厚みを有すると共に前記ビット線およびワード線の少なくとも一方よりも狭い幅を有し、
　前記磁気トンネル接合素子は、
　一方の面が前記ワード線と接触すると共に他方の面が前記ビット線と接触しており、かつ、前記ビット線およびワード線を流れる書込電流によって生ずる電流磁界が付与されるように構成されている
　ことを特徴とする磁気メモリセル。」
　
（２）引用例の表示
　引用例１：国際公開第０２／３９４５４号
　
（３）引用例の記載と引用発明
（３−１）引用例１の記載
　原査定の拒絶の理由に引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、国際公開第０２／３９４５４号（以下「引用例１」という。）には、「Magnetoresistiver Speicher (MRAM)（発明の名称の翻訳：磁気抵抗メモリ（ＭＲＡＭ））」に関して、図１〜図４とともに、次の記載がある。（ここにおいて、翻訳は引用例１の公表公報を参照して当合議体が作成したものである。原文の表記について、表示できない独語のウムラウト等は適宜対応する文字で置き換えてある。なお、下線は当合議体が付加したものである。以下同様。）
　
ア．特許請求の範囲
ａ．「１．複数の磁気メモリセル（１、２）を備え、
該磁気メモリセルは、読み出しおよび書き込み電流を導通させるために提供されるマトリックスから構成されるセルアレイの交差点にて構成され、列のリード線（３）および行のリード線（４）に接続され、この場合、書き込み動作の際に、該それぞれのリード線（３、４）内の該書き込み電流によって生成された磁界が、任意の交差点にて付加され、これによって、該メモリセル（１、２）の磁性反転をそこで可能にする、磁気抵抗メモリ
　
２．
前記リード線（３、４）は、平坦な矩形の形状の断面（１２）を有することを特徴とする
　
３．
前記矩形は、少なくとも、その高さよりも３倍大きい幅を有することを特徴とする
　
2. Magnetoresistiver Speicher MRAM) nach Anspruch 1, dadurch gekennzeichnet, dass die Zuleitungen (3, 4) einen Querschnitt (12) in Form eines flachen Rechtecks aufweisen.
　
3. Magnetoresistiver Speicher MRAM) nach Anspruch 2, dadurch gekennzeichnet, dass das Rechteck mindestens dreimal so breit wie hoch ist.）
　
ｂ．「５．前記ＭＲＡＭは、半導体基板上に配置され、該基板内に、前記読み出しおよび書き込み電流を生成するための回路が集積されることと、前記リード線（３、４）は、該回路の相互接続システム内に集積されることを特徴とする、請求項１〜４のいずれか１つに記載の磁気抵抗メモリ（ＭＲＡＭ）。」（第９頁第３４行〜第１０頁第２行の下記原文の翻訳文；5. Magnetoresistiver Speicher (MRAM) nach einem der voran- gehenden Anspruche, dadurch gekennzeichnet, dass der MRAM auf einem Halbleitersubstrat positioniert ist, in dem eine Schaltung zur Erzeugung der Lese- und Schreibstrome integriert ist, und dass die Zuleitungen (3,4) in das Leiterbahnsystem der Schaltung integriert sind. ）
　
イ．発明の背景等
ｃ．「本発明は、複数の磁気メモリセルを有する磁気抵抗メモリ（ＭＲＡＭ）に関する。
この磁気メモリセルは、列のリード線および行のリード線のマトリックスを含むセルアレイの交差点にて構成され、かつ読み出しおよび書き込み電流を通すために提供されるリード線と接続される。この場合、書き込み動作の際に、書き込み電流によってそれぞれのリード線において生成される磁界は、任意の交差点にて付加され、これによって、そのメモリセルの磁性反転を可能にする。
　
ｄ．「個々のメモリセルの磁化の変更を達成するために、強度が特定の閾値を超過する磁界を選択的に、すなわち、可能な限り自由にアドレス可能な交差点のすぐ近くにおいてのみ生成することが必要である。」（第１頁第３３行〜第２頁第１行の下記原文の翻訳文； Um eine Anderung der Magnetisierung einer einzelnen Speicherzelle zu erreichen, ist es erforderlich, ein Magnetfeld, dessen Starke einen bestimmten Schwellwert uberschreitet, selektiv, also moglichst nur in unmittelbarer Nahe eines frei adressierbaren Kreuzungspunktes zu erzeugen. ）
　
ｅ．「このようなＭＲＡＭの場合の問題は、漏れ磁場が過度な（ｓｕｆｆｉｃｉｅｎｔ）大きさを有する場合、メモリ外部からまたは近傍のセルからの漏れ磁場がメモリ内容にエラーを引き起こし得ることである。磁場は、かろうじて局所化され得るので、特に、高い実装密度、かつ、その結果、リード線またはメモリセルが近接し合って位置する場合に、磁気状態および従って、近傍のセルのメモリ内容が変更される危険がある。」（第３頁第６〜１４行の下記原文の翻訳文；Problematisch bei derartigen MRAMs ist es, dass magnetische Streufelder von auserhalb des Speichers oder von Nachbarzellen Fehler im Speicherinhalt verursachen konnen, wenn sie eine ausreichende Grose haben. Da sich Magnetfelder nur schwer lokalisieren lassen, besteht besonders bei hohen Packungsdichten und somit eng aneinander liegenden Zuleitungen bzw. Speicherzellen die Gefahr, dass der magnetische Zustand und somit der Speicherinhalt benachbarter Zellen verandert wird.）
　
ｆ．「
本発明の目的は、導入部で述べられたタイプの磁気抵抗メモリ（ＭＲＡＭ）を、製造シーケンスに複雑な介入を行うことなく、それぞれのメモリセルにおいて、特に磁場のより強い制御された局所化が行われるように構成することである。
さらに、その意図は、可能な限り、比較的低い電流強度の磁場を生成することができるようにすることである。
Auserdem sollen die Magnetfelder moglichst mit relativ geringer Stromstarke erzeugbar sein.）
　
ｇ．「本発明によると、新しいメモリ構造は、例えば、薄膜技術および光学的リソグラフィによって、一般的なウェハ上に集積され得、例えば、ＭＲＡＭチップ上のそれ自体公知のＣＭＯＳ回路は、読み出しおよび書き込み動作を制御する。」（第４頁第１４〜１８行の下記原文の翻訳文；Erfindungsgemas konnen die neuen Speicherstrukturen z. B. mit Dunnschichttechnik und optischer Lithographie auf die ublichen Wafer integriert werden, wobei beispielsweise eine an sich bekannte CMOS-Schaltung auf dem MRAM-Chip die Lese- und Schreiboperationen steuert. ）
　
ウ．実施の形態
ｈ．「　図１は、３×３のメモリセル１および２を含む構成を示す。これらのメモリセルは、
ワード線とも呼ばれる３つの行のリード線３
ビット線とも呼ばれる関連する列のリード線４
個々のメモリセル１および２は、例えば、各場合について、上部ソフト磁気層５、下部ハード磁気層６、およびこれらの間に位置する、例えば、Ａｌ
２
Ｏ
３
といったトンネル酸化物７を含み得る。
　
　本発明によるリード線の形状の最適化は、断面形状に依存して、関連する磁界の計算に基づく。まず、電流が流れる導体（理想的には、薄く、かつ無限長さの）の磁界が計算される。これは、比較的簡単に決定され得る。以下の記載は、リード線の中間点からの距離Ｒにおける磁界Ｂの大きさに当てはまる。すなわち、Ｂ＝ｃＩ／Ｒ、ここで、Ｉは電流、およびｃは定数である。磁界ベクトルの方向は、いわゆる“右手の”法則を用いて決定され得る。」（第５頁第２０行〜第６頁第４行の下記原文の翻訳文；Figur 1 zeigt eine Anordnung aus 3x3 Speicherzellen 1 und 2, die mittels dreier Zeilenzuleitungen 3, auch Wordline genannt, und mittels zugehoriger Spaltenzuleitungen 4 (zur Vereinfachung sind nur zwei Zuleitungen dargestellt) , auch Bitline genannt, angeschlossen sind. Die einzelnen Speicher- zellen 1 und 2 konnen beispielsweise jeweils aus einer oberen weichmagnetischen Schicht 5, einer unteren hartmagnetischen Schicht 6 und einem dazwischen liegenden Tunneloxid 7, z. B. A1 2 0 3,  aufgebaut sein. Die Pfeile in den beiden unteren Speicherzellen der vordersten Spalte deuten mit ihrer parallelen oder antiparallelen Magnetisierung die logischen Zustande 1 und 0 dieser beiden Speicherzellen an.
 
Der erfindungsgemasen Zuleitungsformoptimierung liegt die Berechnung des zugehorigen Magnetfeldes in Abhangigkeit von der Querschnittsform zugrunde. Zunachst wird das Magnetfeld eines stromdurchflossenen (idealisiert dunnen und unendlich langen) Leiters berechnet, das relativ einfach zu bestimmen ist. Fur den Betrag des Magnetfeldes B im Abstand R vom Mittelpunkt der Zuleitung gilt: B=cl/R, wobei I der Strom und c eine Konstante ist. Die Richtung des Magnetfeldvektors kann uber die so genannte Rechte Hand -Regel ermittelt werden.)
　
ｉ．「図２に示される座標系により、電流が、紙面から観察者に対して垂直に延びるようにｚ方向が選択される。Ｘ軸は、リード線の上側に延びると想定され得る。ＭＲＡＭメモリセルの磁気化状態について、ここで、薄い磁気層上で、セルアレイまたはウェハ平面における磁界成分、すなわち、この場合、ほとんどｘ方向のみが重要である（非磁気化ファクタ）。磁界成分Ｂｘの等式は、ここで、図２を参照して、作成され得、さらに、拡張された（理想化されない）導体について計算され得る。（図３の下に、方形断面（約０．２５μｍ×０２５μｍ）を有する実際の導体の５×５の「理想」導体への分割が示され、ここで、すべての個々の磁界成分Ｂｘについて計算によって平均化することが計算上必要である。）」（第６頁第６行〜第６頁第２１行の下記原文の翻訳文；Gemas dem in Figur 2 gezeigten Koordinatensystem ist die z- Richtung so gewahlt, dass der Strom aus der Papierebene heraus senkrecht zum Betrachter verlauft. Die X-Achse kann man sich auf der Oberseite der Zuleitung verlaufend denken. Fur den Magnetisierungszustand einer MRAM-Speicherzelle ist nunmehr (aufgrund der Entmagnetisierungsfaktoren) auf der dunnen magnetischen Schicht fast ausschlieslich die Magnetfeldkomponente in der Zellenfeld- bzw. Waferebene wichtig, hier also die x-Richtung. Die Gleichungen fur die Magnetfeld- komponente B x  konnen nun aufgestellt werden, vergleiche Figur 2, und anschliesend auch fur einen ausgedehnten (nicht idealisierten) Leiter berechnet werden. (In Figur 3, unten, ist die Aufsplittung eines realen Leiters von quadratischem Querschnitt (ca. 0,25μm x 025μm) in 5x5 ideale Leiter ange- deutet, wobei rechnerisch uber alle einzelnen Magnetfeldkom- ponenten B x  zu mittein ist.))
　
ｊ．「
図３は、０．２５μｍ×０．２５μｍの寸法を有する公知の正方形リード線の例を用いて、磁界成分Ｂ
ｘ
のプロファイルの関連する実曲線８を示す（想定：Ｉ＝２．５ｍＡ、ｙ＝１０ｎｍ）。
　
ｋ．「この可能な限り急峻な磁界成分Ｂｘの降下は、断面が正方形の導体については最適に満たされないが、図４に示されるように、厚さが平べったいリード線の断面については益々良好に満たされるように、計算は示す。
図４は、特に、極めて平べったいリード線１２に対応する曲線１１を示す。導体の断面は、著しく低減される（断面の矩形は、その高さの少なくとも３倍大きい幅を有する）。
正方形断面１３と比較して、（関連する曲線１４を参照）より大きい磁界成分がｘ方向に生成される
より良好な選択性と同時に、より小さいスイッチング電流が達成される。
　磁界成分Ｂｘに関するすべての考察は、まず、個々のリード線３または４に当てはまるが、２つの磁界のベクトル付加部分に容易に拡張され、適切な場合、さらに、２つの書き込み線よりも多い構造にされる。」（第７頁第５行〜第７頁第２８行の下記原文の翻訳文；Die Rechnungen zeigen nun, dass dieser moglichst steile Abfall der Magnetfeldkomponente B x  fur einen vom Querschnitt her quadratischen Leiter nicht optimal erfullt ist, fur einen von der Dicke her abgeflachten Zuleitungsquerschnitt jedoch zunehmend besser erfullt wird, wie in Figur 4 dargestellt. In Figur 4 ist insbesondere eine Kurve 11 entsprechend einer extrem flachen Zuleitung 12 gezeigt, der Leiterquerschnitt hat sich deutlich (das Rechteck des Querschnitts ist mindestens dreimal so breit wie hoch) verringert. Es werden jedoch verglichen mit einem quadratischen Querschnitt 13, vgl. die zugehorige Kurve 14, grosere Feldkomponenten in x- Richtung generiert, so dass, wie in Figur 4 angedeutet, niedrigere Schaltstrome verwendet werden konnen. Die generierten Flanken der Kurve 11 und der mittleren, mit dem gezeigten mittleren Querschnitt korrespondierenden Kurve, verlaufen wesentlich steiler als beim bekannten quadratformigen Querschnitt (Kurve 14) , so dass bessere Selektivitat und gleichzeitig geringere Schaltstrome erzielt werden.
 
Alle Betrachtungen bezuglich der Magnetfeldkomponente B x  gelten zunachst fur eine einzelne Zuleitung 3 oder 4, konnen aber ohne weiteres auf die Vektoraddition der beiden Magnetfelder ausgedehnt werden, gegebenenfalls auch auf Konstellationen mit mehr als zwei Schreibleitungen.）
　
エ．図面の記載
ｌ．上記ｈ．の記載事項とともに図１を参照すると、「ワード線とも呼ばれる３つの行のリード線３」（第５頁第２１〜２２行の翻訳文）と、「ビット線とも呼ばれる関連する列のリード線４」（第５頁第２２〜２４行の翻訳文）とが、直交していることが、見て取れる。
　
ｍ．上記ｋ．の記載事項とともに図４を参照すると、２．５ｍＡの記載と共に示された正方形の断面のリード線１３、及び、長辺の長さが前記正方形の一辺と同じであり、短辺が順次短くなっている、１．９２ｍＡの記載とともに示された長方形の断面のリード線と、１．６４ｍＡの記載とともに示された長方形の断面のリード線１２が並べられており、その上方に、リード線１３に対応する曲線１４、及びリード線１２に対応する曲線１１を含む３つの曲線からなるグラフが記載されていることが、見て取れる。
　
ｎ．上記ｊ．の記載事項として、「図３は、０．２５μｍ×０．２５μｍの寸法を有する公知の正方形リード線の例を用いて、磁界成分Ｂｘのプロファイルの関連する実曲線８を示す」こと、及び、当該リード線において想定している電流が「Ｉ＝２．５ｍＡ」であることが、記載されているところ、図４に示される「正方形の断面のリード線１３」は、電流が２．５ｍＡであり、リード線１３に対応する曲線１４は、例えば、ｘ＝＋／−０．２５μｍにおけるＢｘが約４Ｏｅであることから、図３のグラフにおける実曲線８と形状が同等であるので、図４に示される「正方形の断面のリード線１３」は、図３と同様に０．２５μｍ×０．２５μｍの寸法を有するものと認められる。また、上記ｋ．の記載事項として、「極めて平べったいリード線１２」について、その断面の矩形は「その高さの少なくとも３倍大きい幅を有する」ことが記載されている。
　
ｏ．上記ｍ．及びｎ．の検討により、長方形の断面のリード線１２は、正方形の断面のリード線１３と幅が同じであり、リード線１３の幅は図３のリード線と同じ０．２５μｍと認められるから、長方形の断面のリード線１２の幅は０．２５μｍであるものと認められる。また、リード線１２の断面は、その高さの少なくとも３倍大きい幅を有しているものと認められる。
　
（３−２）引用発明
　上記ア．〜エ．によれば、引用例には、次の発明（以下、「引用発明」という。）が記載されているといえる。
　
「半導体基板上に、断面の矩形がその高さの少なくとも３倍大きい０．２５μｍの幅を有するビット線とも呼ばれる列のリード線４と、前記リード線４と直交し、断面の矩形がその高さの少なくとも３倍大きい０．２５μｍの幅を有するワード線とも呼ばれる行のリード線３と、前記行のリード線３と前記列のリード線４との交差点に設けられ、前記行のリード線３と前記列のリード線４によって接続される上部ソフト磁気層５、下部ハード磁気層６、およびこれらの間に位置する、トンネル酸化物７を含み得るメモリセルとを備え、
前記行のリード線３と前記列のリード線４内のそれぞれの書き込み電流によって生成された磁界が、任意の前記交差点にて付加されることを特徴とする磁気抵抗メモリ。」
　
（４）対比
（４−１）次に、本願補正発明と引用発明とを対比する。
ア．引用発明の「半導体基板上」は、本願補正発明の「基体上」に相当する。
　
イ．引用発明の「断面の矩形がその高さの少なくとも３倍大きい０．２５μｍの幅を有するビット線とも呼ばれる列のリード線４」において、引用発明の「列」は、本願補正発明の「第１の方向」に対応し、引用発明の「ビット線とも呼ばれる列のリード線４」は、本願補正発明の「導電性のビット線」に対応し、また、引用発明の「ビット線とも呼ばれる列のリード線４」は、いずれかの配線の階層にあるので、引用発明の「ビット線とも呼ばれる列のリード線４」の配線の階層は、本願補正発明の「第１の階層」に対応し、また、引用発明の「断面の矩形がその高さの少なくとも３倍大きい０．２５μｍの幅を有する」ことは、断面の高さ、すなわち、厚みが、０．２５μｍ÷３≒０．０８３μｍ、すなわち、８３ｎｍ程度であるので、本願補正発明の「１０ｎｍ以上１００ｎｍ未満の厚み」の数値範囲内にあるから、引用発明の「断面の矩形がその高さの少なくとも３倍大きい０．２５μｍの幅を有するビット線とも呼ばれる列のリード線４」は、本願補正発明の「第１の階層において第１の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性のビット線」に相当する。
　
ウ．引用発明の「前記リード線４と直交し、断面の矩形がその高さの少なくとも３倍大きい０．２５μｍの幅を有するワード線とも呼ばれる行のリード線３」において、引用発明の「前記リード線４と直交」することと、「行」とを併せた構成は、本願補正発明の「前記第１の方向と直交する第２の方向」に対応し、引用発明の「ワード線とも呼ばれる行のリード線３」は、本願補正発明の「導電性のワード線」に対応し、また、引用発明の「ワード線とも呼ばれる行のリード線３」は、引用発明の「ビット線とも呼ばれる列のリード線４」とは異なる配線の階層にあるので、引用発明の「ワード線とも呼ばれる行のリード線３」の配線の階層は、本願補正発明の「第２の階層」に対応し、また、引用発明の「断面の矩形がその高さの少なくとも３倍大きい０．２５μｍの幅を有する」ことは、断面の高さ、すなわち、厚みが、０．２５μｍ÷３≒０．０８３μｍ、すなわち、８３ｎｍ程度であるので、本願補正発明の「１０ｎｍ以上１００ｎｍ未満の厚み」の数値範囲内にあるから、引用発明の「前記リード線４と直交し、断面の矩形がその高さの少なくとも３倍大きい０．２５μｍの幅を有するワード線とも呼ばれる行のリード線３」は、本願補正発明の「前記第１の階層とは異なる第２の階層において前記第１の方向と直交する第２の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性のワード線」に相当する。
　
エ．引用発明の「前記行のリード線３と前記列のリード線４との交差点に設けられ、前記行のリード線３と前記列のリード線４によって接続される上部ソフト磁気層５、下部ハード磁気層６、およびこれらの間に位置する、トンネル酸化物７を含み得るメモリセル」において、引用発明の「前記行のリード線３と前記列のリード線４との交差点」は、本願補正発明の「前記ビット線と前記ワード線との交差点」に対応し、引用発明の「上部ソフト磁気層５」は、本願補正発明の「強磁性フリー層」に対応し、引用発明の「トンネル酸化物７を含み得るメモリセル」は、本願補正発明の「磁気トンネル接合素子」に対応するので、引用発明の「前記行のリード線３と前記列のリード線４との交差点に設けられ、前記行のリード線３と前記列のリード線４によって接続される上部ソフト磁気層５、下部ハード磁気層６、およびこれらの間に位置する、トンネル酸化物７を含み得るメモリセル」は、本願補正発明の「前記ビット線と前記ワード線との交差点における前記第１の階層と前記第２の階層との間に、強磁性フリー層を含むように設けられた磁気トンネル接合素子」に相当する。
　
オ．引用発明の「前記行のリード線３と前記列のリード線４によって接続される上部ソフト磁気層５、下部ハード磁気層６、およびこれらの間に位置する、トンネル酸化物７を含み得るメモリセル」において、引用発明の「前記行のリード線３」「によって接続される」「メモリセル」は、本願補正発明の「前記磁気トンネル接合素子は、」「一方の面が前記ワード線と接触する」ことに対応し、引用発明の「前記列のリード線４によって接続される」「メモリセル」は、本願補正発明の「前記磁気トンネル接合素子は、」「他方の面が前記ビット線と接触」することに対応するので、引用発明の「前記行のリード線３と前記列のリード線４によって接続される上部ソフト磁気層５、下部ハード磁気層６、およびこれらの間に位置する、トンネル酸化物７を含み得るメモリセル」は、本願補正発明の「前記磁気トンネル接合素子は、
　一方の面が前記ワード線と接触すると共に他方の面が前記ビット線と接触して」いることに相当する。
　
カ．引用発明の「前記行のリード線３と前記列のリード線４内のそれぞれの書き込み電流によって生成された磁界が、任意の前記交差点にて付加されること」において、引用発明の「前記行のリード線３と前記列のリード線４内のそれぞれの書き込み電流」は、本願補正発明の「前記ビット線およびワード線を流れる書込電流」に対応し、引用発明の「磁界」は、本願補正発明の「電流磁界」に対応するので、引用発明の「前記行のリード線３と前記列のリード線４内のそれぞれの書き込み電流によって生成された磁界が、任意の前記交差点にて付加されること」は、本願補正発明の「前記ビット線およびワード線を流れる書込電流によって生ずる電流磁界が付与されるように構成されている」ことに相当する。
　
キ．引用発明の「磁気抵抗メモリ」は、本願補正発明の「磁気メモリセル」に相当する。
　
（４−２）そうすると、本願補正発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「基体上に、
　第１の階層において第１の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性のビット線と、
　前記第１の階層とは異なる第２の階層において前記第１の方向と直交する第２の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性のワード線と、
　前記ビット線と前記ワード線との交差点における前記第１の階層と前記第２の階層との間に、強磁性フリー層を含むように設けられた磁気トンネル接合素子と
　を備え、
　前記磁気トンネル接合素子は、
　一方の面が前記ワード線と接触すると共に他方の面が前記ビット線と接触しており、かつ、前記ビット線およびワード線を流れる書込電流によって生ずる電流磁界が付与されるように構成されている
　ことを特徴とする磁気メモリセル。」
　
《相違点》
《相違点１》
　本願補正発明は、「前記磁気トンネル接合素子は２０．０ｎｍ以上４０．０ｎｍ以下の厚みを有する」のに対して、引用発明は、本願補正発明の「磁気トンネル接合素子」に対応する、「上部ソフト磁気層５、下部ハード磁気層６、およびこれらの間に位置する、トンネル酸化物７を含み得るメモリセル」の厚みについて特定されていない点。
　
《相違点２》
　本願補正発明は、「前記磁気トンネル接合素子は」「前記ビット線およびワード線の少なくとも一方よりも狭い幅を有」するのに対して、引用発明は、「上部ソフト磁気層５、下部ハード磁気層６、およびこれらの間に位置する、トンネル酸化物７を含み得るメモリセル」の幅と、「ビット線とも呼ばれる列のリード線４」又は「ワード線とも呼ばれる行のリード線３」との幅について特定されていない点。
　
（５）相違点１、２についての判断
（５−１）相違点１について
ア．磁気メモリセルに用いる磁気トンネル接合素子を、２０．０ｎｍ以上４０．０ｎｍ以下の厚みを有するものとすることは、本願の拒絶査定時に提示され、本願の優先権主張日前に日本国内において頒布された刊行物である、以下の周知文献１、２に記載されているように、周知の技術である。
　
イ．周知文献１：特開２００４−７１７１４号公報（例えば、段落【０００５】、【００６５】、【００７２】及び、図５、図６の記載を参照）には、「このＭＲＡＭに用いられる、磁気抵抗効果素子、特にトンネル磁気抵抗効果（Ｔｕｎｎｅｌ　Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ：ＴＭＲ）素子は、基本的に強磁性層／トンネルバリア層／強磁性層の積層構造で構成される。・・・省略・・・」（段落【０００５】）、「続いて、下記の層構成からなるＴＭＲ素子２２を、公知のリソグラフィ法及びエッチングにより作製した。この層構成は、／の左側が基板側となっており、（）内は膜厚を示す。
Ｔａ（３ｎｍ）／ＰｔＭｎ（２０ｎｍ）／Ｃｏ７５Ｆｅ２５（２．５ｎｍ）／Ｒｕ（０．８ｎｍ）／Ｃｏ７５Ｆｅ２５（３．０ｎｍ）／Ａｌ（１ｎｍ）−Ｏｘ　／Ｃｏ７５Ｆｅ２５（２．５ｎｍ）／Ｔａ（５ｎｍ）」（段落【００６５】）、「＜サンプル５＞
ＴＭＲ素子２２の層構成を、下記の通りとした以外はサンプル１と同様にしてＴＥＧを得た。
Ｔａ（３ｎｍ）／ＰｔＭｎ（２０ｎｍ）／Ｃｏ７５Ｆｅ２５（３ｎｍ）／Ａｌ（１ｎｍ）−Ｏｘ　／Ｃｏ７５Ｆｅ２５（３ｎｍ）／Ｔａ（５ｎｍ）・・・省略・・・」（段落【００７２】）が、記載されている。
　そして、上記ＴＭＲ素子２２の厚さを計算すると、段落【００６５】の例では３７．８ｎｍとなり、段落【００７２】の例では３５ｎｍとなる。
　
ウ．周知文献２：特開２００４−７１８９７号公報（例えば、段落【０００５】、【００６２】、【００６７】、及び、図６、図７の記載を参照）には、「このＭＲＡＭに用いられる、磁気抵抗効果素子、特にトンネル磁気抵抗効果（Ｔｕｎｎｅｌ　Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ：ＴＭＲ）素子は、基本的に強磁性層／トンネルバリア層／強磁性層の積層構造で構成される。・・・省略・・・」（段落【０００５】）、「続いて、下記の層構成からなるＴＭＲ素子２２を、公知のリソグラフィ法及びエッチングにより作製した。この層構成は、／の左側が基板側となっており、（）内は膜厚を示す。
Ｔａ（３ｎｍ）／ＰｔＭｎ（２０ｎｍ）／Ｃｏ９０Ｆｅ１０（２．５ｎｍ）／Ｒｕ（０．８ｎｍ）／Ｃｏ９０Ｆｅ１０（３ｎｍ）／Ａｌ（１ｎｍ）−Ｏｘ　／Ｃｏ９０Ｆｅ１０（３ｎｍ）／Ｔａ（５ｎｍ）」（段落【００６２】）、「＜サンプル２＞
ＴＭＲ素子の層構成を下記の通り、即ち結晶質磁化固定層／絶縁層／非晶質磁化自由層とした以外はサンプル１と同様にしてＴＥＧを得た。
Ｔａ（３ｎｍ）／ＰｔＭｎ（２０ｎｍ）／Ｃｏ９０Ｆｅ１０（２．５ｎｍ）／Ｒｕ（０．８ｎｍ）／Ｃｏ９０Ｆｅ１０（３ｎｍ）／Ａｌ（１ｎｍ）−Ｏｘ　／（Ｃｏ９０Ｆｅ１０）８０Ｂ２０（３ｎｍ）／Ｔａ（５ｎｍ）」（段落【００６７】）が、記載されている。
　そして、上記ＴＭＲ素子２２の厚さを計算すると、段落【００６２】の例及び段落【００６７】の例のいずれも３８．３ｎｍとなる。
　
エ．したがって、引用発明の、本願補正発明の「磁気トンネル接合素子」に対応する、「上部ソフト磁気層５、下部ハード磁気層６、およびこれらの間に位置する、トンネル酸化物７を含み得るメモリセル」として、上記ア．〜ウ．に記載の周知の厚みを適用することにより、本願補正発明の「前記磁気トンネル接合素子は２０．０ｎｍ以上４０．０ｎｍ以下の厚みを有する」ようになすことは、当業者が適宜なし得たことと認められる。
　よって、上記相違点１は、当業者が適宜になし得た事項の範囲に含まれる程度のものである。
　
（５−２）相違点２について
ア．磁気メモリセルに用いる磁気トンネル接合素子が、ビット線およびワード線の少なくとも一方よりも狭い幅を有することは、再掲する上記周知文献１、２、及び、本願の優先権主張日前に日本国内において頒布された刊行物である、以下の周知文献３に記載されているように、周知の技術である。
　
イ．周知文献１（再掲）：特開２００４−７１７１４号公報（特に、段落【０００５】、【００５８】、【００６３】及び、図３〜図６の記載を参照）には、「このＭＲＡＭに用いられる、磁気抵抗効果素子、特にトンネル磁気抵抗効果（Ｔｕｎｎｅｌ　Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ：ＴＭＲ）素子は、基本的に強磁性層／トンネルバリア層／強磁性層の積層構造で構成される。・・・省略・・・」（段落【０００５】）、「本発明のＴＭＲ素子を有するクロスポイント型のＭＲＡＭアレイを、図３に示す。このＭＲＡＭアレイは、複数のワード線ＷＬと、これらワード線ＷＬと直交する複数のビット線ＢＬとを有し、ワード線ＷＬとビット線ＢＬとの交点に本発明のＴＭＲ素子が配置されて成るメモリセル１１とを有する。・・・省略・・・」（段落【００５８】）、「＜サンプル１＞
図５及び図６に示すように、特性評価用素子ＴＥＧ（Ｔｅｓｔ　Ｅｌｅｍｅｎｔ　Ｇｒｏｕｐ）として、基板２１上にワード線ＷＬとビット線ＢＬとが直交して配置され、これらワード線ＷＬとビット線ＢＬとの交差する部分にＴＭＲ素子２２が形成された構造を作製した。このＴＥＧは、ＴＭＲ素子２２が短軸０．５μｍ×長軸１．０μｍの楕円形状であり、ワード線ＷＬ及びビット線ＢＬの両端にそれぞれ端子パッド２３，２４が形成され、ワード線ＷＬとビット線ＢＬとをＡｌ２　Ｏ３　から成る絶縁膜２５，２６によって互いに電気的に絶縁した構成となっている。」（段落【００６３】）が、記載されている。
　また、図３の記載を参照すると、「ＴＭＲ素子が配置されて成るメモリセル１１」（TMR素子１）が、「ワード線ＷＬ」よりも幅が狭いことが、示されており、図４の記載を参照すると、TMR素子１が、ワード線ＷＬ２よりも幅が狭いことが、示されており、図５の記載を参照すると、楕円形状のTMR素子２２が、ワード線ＷＬよりも幅が狭いことが、示されており、図６の記載を参照すると、TMR素子２２が、ビット線ＢＬよりも幅が狭いことが、示されている。
　
ウ．周知文献２（再掲）：特開２００４−７１８９７号公報（特に、段落【０００５】、【００５５】、【００６０】、及び、図４〜図７の記載を参照）には、「このＭＲＡＭに用いられる、磁気抵抗効果素子、特にトンネル磁気抵抗効果（Ｔｕｎｎｅｌ　Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ：ＴＭＲ）素子は、基本的に強磁性層／トンネルバリア層／強磁性層の積層構造で構成される。・・・省略・・・」（段落【０００５】）、「本発明のＴＭＲ素子を有するクロスポイント型のＭＲＡＭアレイを、図４に示す。このＭＲＡＭアレイは、複数のワード線ＷＬと、これらワード線ＷＬと直交する複数のビット線ＢＬとを有し、ワード線ＷＬとビット線ＢＬとの交点に本発明のＴＭＲ素子が配置されて成るメモリセル１１とを有する。・・・省略・・・」（段落【００５５】）、「＜サンプル１＞
図６に平面図、図７に図６のＡ−Ａにおける断面図をそれぞれ示すように、特性評価用素子ＴＥＧ（Ｔｅｓｔ　Ｅｌｅｍｅｎｔ　Ｇｒｏｕｐ）として、基板２１上にワード線ＷＬとビット線ＢＬとが直交して配置され、これらワード線ＷＬとビット線ＢＬとの交差する部分にＴＭＲ素子２２が形成された構造を作製した。このＴＥＧは、ＴＭＲ素子２２が短軸０．５μｍ×長軸１．０μｍの楕円形状であり、ワード線ＷＬ及びビット線ＢＬの両端にそれぞれ端子パッド２３，２４が形成され、ワード線ＷＬとビット線ＢＬとをＡｌ２　Ｏ３　から成る絶縁膜２５，２６によって互いに電気的に絶縁した構成となっている。」（段落【００６０】）が、記載されている。
　また、図４の記載を参照すると、「ＴＭＲ素子が配置されて成るメモリセル１１」（TMR素子１）が、「ワード線ＷＬ」よりも幅が狭いことが、示されており、図５の記載を参照すると、TMR素子１が、ワード線ＷＬ２よりも幅が狭いことが、示されており、図６の記載を参照すると、楕円形状のTMR素子２２が、ワード線ＷＬよりも幅が狭いことが、示されており、図７の記載を参照すると、TMR素子２２が、ビット線ＢＬよりも幅が狭いことが、示されている。
　
エ．周知文献３：特開２００４−６７２９号公報（特に、段落【０００９】、【００２１】、【００２２】、及び、図１〜図３の記載を参照）には、「【発明が解決しようとする課題】
ところで、書き込みビット線４０を形成する際、ＴＭＲ素子２０の位置に対して書き込みビット線４０の位置がずれる可能性があり、通常そのずれを見込んで書き込みビット線４０の幅をＴＭＲ素子２０より大きくなるように設計する。」（段落【０００９】）、「・・・省略・・・このエッチングが終了した状態を図１（ｃ）に示す。この状態において、書き込みビット線４０が絶縁膜３０に覆われたＴＭＲ素子２０より大きい場合、図１（ｃ）に示すようにＴＭＲ素子横の書き込みビット線４０の下に空隙４６が形成されることとなる。・・・省略・・・」（段落【００２１】）、「なお、本実施形態においては、書き込みビット線４０はＴＭＲ素子２０よりも幅が広くなるように、すなわち、ＴＭＲ素子２０の上面を覆うように形成されているので、製造プロセス上、ＴＭＲ素子２０の上面にダメージを与えない。」（段落【００２２】）ことが、記載されている。
　また、図３（ｃ）の記載を参照すると、ＴＭＲ素子２０が、書き込みワード線１０よりも幅が狭いことが、示されている。
　
オ．したがって、引用発明の、本願補正発明の「磁気トンネル接合素子」に対応する、「上部ソフト磁気層５、下部ハード磁気層６、およびこれらの間に位置する、トンネル酸化物７を含み得るメモリセル」の幅と、引用発明の、本願補正発明の「ビット線」、「ワード線」に、それぞれ対応する、「ビット線とも呼ばれる列のリード線４」、「ワード線とも呼ばれる行のリード線３」の幅を設計する際に、上記ア．〜エ．に記載の周知の技術である、磁気メモリセルに用いる磁気トンネル接合素子が、ビット線およびワード線の少なくとも一方よりも狭い幅を有することを適用することにより、本願補正発明の「前記磁気トンネル接合素子は」「前記ビット線およびワード線の少なくとも一方よりも狭い幅を有」するようになすことは、当業者が容易になし得たことと認められる。
　よって、上記相違点２は、当業者が容易になし得た事項の範囲に含まれる程度のものである。
　
（５−３）判断についてのまとめ
　以上、検討したとおり、本願補正発明は、周知の技術を勘案することにより、引用発明から当業者が容易に発明をすることができたものであるから、特許法第２９条２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
（６）独立特許要件についてのまとめ
　したがって、本件補正は、補正後の特許請求の範囲の請求項２に係る発明が、特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正却下の決定のむすび
　以上の次第で、本件補正は、特許法第１７条の２第３項に規定する要件を満たしておらず、たとえ当該要件を満たすものであるとしても、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、いずれにしても、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により、却下すべきものである。
　
第３．本願発明について
１．本願発明
　以上のとおり、本件補正（平成２４年５月１４日に提出された手続補正書による補正）は却下されたので、本願の請求項１〜２７に係る発明は、平成２３年４月１８日に提出された手続補正書の請求項１〜２７に記載されたとおりのものであり、そのうち、請求項３に係る発明は、「前記磁気トンネル接合素子は、
　一方の面が前記ワード線と接触すると共に他方の面が前記ビット線と接触しており、かつ、前記ビット線およびワード線を流れる書込電流によって生ずる電流磁界が付与されるように構成されている
　ことを特徴とする請求項１に記載の磁気メモリセル。」であるが、請求項３が引用する請求項１の「基体上に、
　第１の階層において第１の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性のビット線と、
　前記第１の階層とは異なる第２の階層において前記第１の方向と直交する第２の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性のワード線と、
　前記ビット線と前記ワード線との交差点における前記第１の階層と前記第２の階層との間に、強磁性フリー層を含むように設けられた磁気トンネル接合素子と　を備え、
　前記磁気トンネル接合素子は２０．０ｎｍ以上４０．０ｎｍ以下の厚みを有する
　ことを特徴とする磁気メモリセル。」を併せると、請求項３に係る発明は、実質的に、次のとおりであると認められる（以下「本願発明」という。）。
　
【本願発明】
「基体上に、
　第１の階層において第１の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性のビット線と、
　前記第１の階層とは異なる第２の階層において前記第１の方向と直交する第２の方向へ延在するように設けられ、かつ、１０ｎｍ以上１００ｎｍ未満の厚みを有する導電性のワード線と、
　前記ビット線と前記ワード線との交差点における前記第１の階層と前記第２の階層との間に、強磁性フリー層を含むように設けられた磁気トンネル接合素子と
　を備え、
　前記磁気トンネル接合素子は２０．０ｎｍ以上４０．０ｎｍ以下の厚みを有し、
　前記磁気トンネル接合素子は、
　一方の面が前記ワード線と接触すると共に他方の面が前記ビット線と接触しており、かつ、前記ビット線およびワード線を流れる書込電流によって生ずる電流磁界が付与されるように構成されている
　ことを特徴とする磁気メモリセル。」
　
２．引用例の記載、引用発明と周知の技術
　引用例１の記載、引用発明、及び周知文献１〜３に記載された周知の技術については、前記第２．４．（３）の（３−１）、（３−２）と、前記第２．４．（５）の（５−１）、（５−２）において認定したとおりである。
　
３．対比・判断 
　前記第２．２．と前記第２．３．（１）〜（４）で検討したように、本願補正発明は、本件補正前の発明（本願発明）の「前記磁気トンネル接合素子」を「前記ビット線およびワード線の少なくとも一方よりも狭い幅を有する」点で限定したものである。逆に言えば、本件補正前の発明（本願発明）は、本願補正発明から、上記の限定を省いたものである。 
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである本願補正発明が、前記第２．４．において検討したとおり、周知の技術を勘案することにより、引用発明から当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、当業者が容易に発明をすることができたものである。 
　
第４．結言 
　以上のとおり、本願発明は、周知の技術を勘案することにより、引用発明から当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。