【事件の表示】
　特願２００７−５２０４１６「ダミーワード線を備えたフラッシュメモリアレイの消去電圧分布の改良方法」拒絶査定不服審判事件〔平成１８年２月９日国際公開、ＷＯ２００６／０１４３８６、平成２０年２月２８日国内公表、特表２００８−５０６２１７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００５年６月３０日（パリ条約に基づく優先権主張外国庁受理　２００４年７月６日、アメリカ合衆国）を国際出願日とする出願であって、平成２２年１０月２０日付けの拒絶理由通知に対して、平成２３年３月２５日に意見書及び補正書が提出されたが、同年５月２５日付けで拒絶査定がなされた。
　それに対して、同年９月２８日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年１２月２０日付けで審尋がなされ、平成２４年５月２５日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２３年９月２８日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２３年９月２８日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜９を補正して、補正後の特許請求の範囲の請求項１〜５とするものであり、そのうちの補正前の請求項８及び補正後の請求項４は、各々次のとおりである。
　
（補正前）
　「【請求項８】
　消去動作を行うために構成されたフラッシュメモリユニット（２）であって、複数の動作ワード線（２２）と複数のビット線（１４）とによって形成されるメモリデバイス（３０）のセクタと、
　前記動作ワード線の１つの端部に近接する少なくとも１つのダミーワード線（２６）と、
　前記ダミーワード線と前記動作ワード線の１つの端部とを電気的に接続する論理ユニット（８）と、を含むフラッシュメモリユニット（２）。」
　
（補正後）
　「【請求項４】
　消去動作を行うために構成されたフラッシュメモリユニット（２）であって、複数の動作ワード線（２２）と複数のビット線（１４）とによって形成されるメモリデバイス（３０）のセクタと、
　前記複数の動作ワード線の１つの端部に近接する少なくとも１つのダミーワード線（２６）と、
　前記ダミーワード線と前記複数の動作ワード線の１つの端部とを電気的に接続する論理ユニット（８）と、を含み、
　前記ダミーワード線に印加されるバイアス電圧は、前記動作ワード線の１つの端部に印加されるゲート電圧にほぼ等しく、
　前記論理ユニットは、前記複数の動作ワード線の前記１つの端部に対して、消去しきい電圧分布を下方にシフトさせ、
　前記消去しきい電圧分布における前記バイアス電圧と前記シフトとはほぼ線形関係を有する、フラッシュメモリユニット（２）。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、次のとおりである。
　
（１）補正事項１
　補正前の請求項１〜４を削除するとともに、それに伴って、請求項の番号及び引用する請求項の番号を修正すること。
　
（２）補正事項２
　補正前の請求項１を引用する補正前の請求項２を、更に引用する補正前の請求項３を、更に引用する補正前の請求項５を、独立請求項形式に補正して、補正後の請求項１とすること。
　
（３）補正事項３
　補正前の請求項１及び請求項３の「前記動作ワード線」を、補正後の請求項１の「前記複数の動作ワード線」と補正し、補正前の請求項１の「前記ワード線」を、補正後の請求項１の「前記動作ワード線」と補正し、補正前の請求項１及び３の「１つの端部」を、補正後の請求項１の「前記１つの端部」と補正すること。
　
（４）補正事項４
　補正前の請求項８の「前記動作ワード線」を、補正後の請求項４の「前記複数の動作ワード線」と補正すること。
　
（５）補正事項５
　補正前の請求項８の「を含むフラッシュメモリユニット（２）。」を、補正後の請求項４の「を含み、　前記ダミーワード線に印加されるバイアス電圧は、前記動作ワード線の１つの端部に印加されるゲート電圧にほぼ等しく、　前記論理ユニットは、前記複数の動作ワード線の前記１つの端部に対して、消去しきい電圧分布を下方にシフトさせ、　前記消去しきい電圧分布における前記バイアス電圧と前記シフトとはほぼ線形関係を有する、フラッシュメモリユニット（２）。」と補正すること。
　
３．新規事項の追加の有無及び補正の目的の適否について
（１）補正事項１について
　補正事項１は、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項１が本願の願書に最初に添付した明細書、特許請求の範囲又は図面（以下、本願の願書に最初に添付した明細書を「当初明細書」といい、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）に記載された事項の範囲内においてなされたものであることは明らかであるから、補正事項１は、特許法第１７条の２第３項に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２は、補正前の請求項５に係る発明から、補正前の請求項１を引用する補正前の請求項３を、更に引用する補正前の請求項５に係る発明を除外するものであるから、補正事項２は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項２は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項２が当初明細書等に記載された事項の範囲内においてなされたものであることは明らかであるから、補正事項２は、特許法第１７条の２第３項に規定する要件を満たす。
　
（３）補正事項３及び４について
　補正事項３及び４は、特許法第１７条の２第４項第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　したがって、補正事項３及び４は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項３及び４が当初明細書等に記載された事項の範囲内においてなされたものであることは明らかであるから、補正事項３及び４は、特許法第１７条の２第３項に規定する要件を満たす。
　
（４）補正事項５について
　補正事項５により補正された部分は、当初明細書の００３０段落〜００３２段落等に記載されているものと認められるから、補正事項５は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項５は、当初明細書等に記載された事項の範囲内においてなされたものであるから、補正事項５は、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項５は、補正前の請求項８に係る発明の発明特定事項である「ダミーワード線」及び「論理ユニット」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項５は、特許法第１７条の２第４項に規定する要件を満たす。
　
（５）新規事項の追加の有無及び補正の目的の適否についてのまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。
　
４．独立特許要件について
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜５に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されている事項により特定されるとおりのものであり、そのうちの請求項４に係る発明（以下「補正発明」という。）は、請求項４に記載されている事項により特定される、上記１．の「（補正後）」の箇所に記載したとおりのものであり、再掲すると次のとおりである。
　
　「【請求項４】
　消去動作を行うために構成されたフラッシュメモリユニット（２）であって、複数の動作ワード線（２２）と複数のビット線（１４）とによって形成されるメモリデバイス（３０）のセクタと、
　前記複数の動作ワード線の１つの端部に近接する少なくとも１つのダミーワード線（２６）と、
　前記ダミーワード線と前記複数の動作ワード線の１つの端部とを電気的に接続する論理ユニット（８）と、を含み、
　前記ダミーワード線に印加されるバイアス電圧は、前記動作ワード線の１つの端部に印加されるゲート電圧にほぼ等しく、
　前記論理ユニットは、前記複数の動作ワード線の前記１つの端部に対して、消去しきい電圧分布を下方にシフトさせ、
　前記消去しきい電圧分布における前記バイアス電圧と前記シフトとはほぼ線形関係を有する、フラッシュメモリユニット（２）。」
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００４−１２７３４６号公報（以下「引用例」という。）には、図１〜５、１３及び１４とともに、次の記載がある（下線は、当合議体が付加したものである。以下同じ。）。
　
ａ．「【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体メモリ装置に係り、特にＮＡＮＤ型ＥＥＰＲＯＭに関する。
　
ｂ．「【０００２】
【従来の技術】
不揮発性半導体メモリでは通常、浮遊ゲートと制御ゲートが積層されたＭＯＳトランジスタ構造のメモリセルが用いられる。ＮＡＮＤ型ＥＥＰＲＯＭでは、この様なメモリセルが複数個直列接続されてＮＡＮＤセルユニットが構成される。ＮＡＮＤセルユニットの一端は、選択ゲートトランジスタを介してビット線に、他端は同様に選択ゲートトランジスタを介してソース線に接続される。
【０００３】
メモリセルの微細化に伴い、ＮＡＮＤセルユニット内の隣接メモリセル間の距離が短くなってきている。このため、メモリセルの浮遊ゲートは、そのメモリセルのチャネルや制御ゲートとの容量結合のみならず、隣接メモリセルの浮遊ゲートや制御ゲートとの間の容量結合も無視できない大きさとなってきている
【０００４】
ＮＡＮＤ型ＥＥＰＲＯＭの場合、データ書き込みや消去は、制御ゲートとチャネル（ｐ型ウェル）間に電圧を与えて、トンネル電流によりチャネルから浮遊ゲートに電子を注入したり、浮遊ゲートの電子をチャネルに放出したりする。この場合原理的には、制御ゲートと浮遊ゲート間の容量と、浮遊ゲートとチャネル間の容量により決まる容量カップリング比によって、浮遊ゲートの電位が決まる。
【０００５】
しかし、メモリセル間の距離が短くなると、隣接メモリセル間の容量が上述したカップリング比に影響する。直列に接続されたＮＡＮＤセルユニット内のメモリセルは同一構造であり、その中でのカップリング比のバラツキ要因は形状パラメータであるが、選択ゲートトランジスタの隣りのメモリセルに着目すると、その片側はメモリセルであるがもう一方は選択ゲートトランジスタである。そして選択ゲートトランジスタは、構造および動作電圧がメモリセルのそれと異なる。このため、選択ゲートトランジスタに隣接するメモリセルでは、それ以外のメモリセルとは、書き込み／消去特性が異なることになる
【０００６】
具体的に、データ消去の場合について、図１３を用いて説明する。図１３では、ＮＡＮＤセルユニット内のビット線ＢＬ側の選択ゲートトランジスタとそれに続く２つのメモリセルの範囲について、データ消去時のバイアス関係を示している。データ消去は、ブロック単位で一括消去が行われるが、全てのワード線ＷＬに０Ｖ、ｐ型ウェルに消去電圧Ｖｅｒａ＝１８Ｖを印加し、選択ゲートＳＧ及びビット線ＢＬは、フローティングとする。図では示していないが、ソース線及びソース線側の選択ゲート線も同様にフローティングとする
【０００７】
これによりメモリセルでは、浮遊ゲートＦＧの電子がチャネルに放出される。このとき、選択ゲート線ＳＧＤに隣接するワード線ＷＬ０のメモリセルでは、その浮遊ゲートＦＧと選択ゲートＳＧとの間の容量Ｃ３により、浮遊ゲートＦＧの電位が影響を受ける。即ち、選択ゲートＳＧをフローティングにすると、その電位はｐ型ウェルの消去電圧Ｖｅｒａにほぼ等しくなる。この結果、ワード線ＷＬ０のメモリセルの浮遊ゲートＦＧの電位は、制御ゲートＳＧとの間の容量Ｃ３を介した結合によって、他のメモリセルの浮遊ゲートの電位よりも高くなり、消去されにくくなる。ソース線側の選択ゲート線に隣接するワード線により選択されるメモリセルでも同様である。
【０００８】
図１４は、１６個のメモリセルによりＮＡＮＤセルユニットを構成した場合について、テストストラクチャーを用いてデータ消去後のしきい値（Ｅｒａｓｅ　Ｖｔｈ）を１６本のワード線ＷＬ毎に示している。選択ゲート脇のワード線ＷＬ１，ＷＬ１６で消去しきい値が他のメモリセル（ワード線ＷＬ２−ＷＬ１５に接続されたメモリセル）よりも約０．８Ｖ高くなっている
　
ｃ．「【００２０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、一実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭのブロック構成を示す。メモリセルアレイ１は後述のように、電気的書き換え可能な不揮発性メモリセルによるＮＡＮＤセルユニットを配列して構成される。
【００２１】
メモリセルアレイ１のビット線はカラムデコーダ２により選択され、ワード線はロウデコーダ／ワード線ドライバ５により選択されて駆動される。
【００２２】
データ書き込みや消去のシーケンス制御は、制御回路７により行われる。書き込み及び消去に必要な高電圧は、制御回路７により制御される高電圧発生回路８により、動作モードに応じて発生される
【００２３】
図２は、メモリセルアレイ１の等価回路である。メモリセルＭＣ（ＭＣ０〜ＭＣ１５）は、浮遊ゲートと制御ゲートが積層されたＭＯＳトランジスタ構造を有する。この様なメモリセルＭＣが複数個（図の例では１６個）直列接続されてＮＡＮＤセルユニットが構成される。ＮＡＮＤセルユニットの一端とビット線ＢＬの間には選択ゲートトランジスタＳＧ１が挿入され、他端とソース線ＳＬの間にも同様に選択ゲートトランジスタＳＧ２が挿入される。
　
ｄ．「【００２４】
この実施の形態においては、ＮＡＮＤセルユニット内に更に、ビット線側の選択ゲートトランジスタＳＧ１とメモリセルＭＣ０の間にダミーセルＤＣ０が、同様にソース線側の選択ゲートトランジスタＳＧ２とメモリセルＭＣ１５の間にもダミーセルＤＣ１が挿入されている。これらのダミーセルＤＣ０，ＤＣ１は、メモリセルＭＣと同じ構造を有する
【００２５】
ＮＡＮＤセルユニット内の各メモリセルＭＣの制御ゲートは、ワード線ＷＬ（ＷＬ０〜ＷＬ１５）に接続される。ワード線ＷＬは、その方向に並ぶ複数のメモリセルの制御ゲートに共通接続される。選択ゲートトランジスタＳＧ１，ＳＧ２のゲートは、ワード線ＷＬと並行する選択ゲート線ＳＧＤ，ＳＧＳとして配設される。ダミーセルＤＣ０，ＤＣ１の制御ゲートは同様に、ワード線ＷＬと並行するダミーワード線ＤＷＬ０，ＤＷＬ１として連続的に配設される
【００２６】
図３は、一つのＮＡＮＤセルユニットに着目した平面図を示し、図４はそのＩ−Ｉ’断面図を示している。ｎ型シリコン基板１０にｐ型ウェル１１が形成され、このｐ型ウェル１１内にワード線方向の複数のＮＡＮＤセルユニットが形成される。このｐ型ウェル１１内に形成される複数のＮＡＮＤセルユニットの範囲がデータの一括消去の単位であるブロックとなる
【００２７】
メモリセルＭＣは、ｐ型ウェル１１にトンネル絶縁膜１２を介して形成された第１層多結晶シリコン膜による浮遊ゲート１３とこの上に絶縁膜を介して形成された第２層多結晶シリコン膜による制御ゲート１５を有する。制御ゲート１５は、一方向に連続的に形成されてワード線ＷＬとなる。ダミーセルＤＣ０，ＤＣ１は、メモリセルＭＣと同じ構造を有し、それらの制御ゲート１５はやはり連続的に形成されてダミーワード線ＤＷＬ０，ＤＷＬ１となる
【００２８】
選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極は、メモリセルの浮遊ゲート１３と同じ第１層多結晶シリコン膜と制御ゲート１４と同じ第２層多結晶シリコン膜を適当な位置で短絡して、制御ゲート線ＳＧＤ，ＳＧＳとしてパターン形成される。これら選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極１５ｄ，１５ｓは、メモリセルＭＣ及びダミーセルＤＣの制御ゲート１５より幅広に形成される。これらのワード線ＷＬ、選択ゲート線をパターン形成した後、ソース、ドレインとなるｎ型拡散層１６が形成される。メモリセルアレイの上は層間絶縁膜２０で覆われ、この上にソース線（ＳＬ）２１が形成される。更に層間絶縁膜２２を介して、ビット線（ＢＬ）２３が形成される。」
　
ｅ．「【００２９】
この実施の形態のＥＥＰＲＯＭでのデータ読み出し、消去及び書き込みのバイアス条件を、図５に示す。選択されたブロック内のデータ消去は、ビット線ＢＬ及び選択ゲート線ＳＧＤ，ＳＧＳをフローティングとし、全ワード線ＷＬを０Ｖとし、ｐ型ウェルに消去電圧Ｖｅｒａ＝１８Ｖを印加する。このとき、ダミーワード線ＤＷＬ０，ＤＷＬ１も０Ｖとする
【００３０】
これにより、選択ブロック内のメモリセルの浮遊ゲートから電子が放出されて、データが消去される。浮遊ゲートに電子が蓄積されたしきい値の高い書き込み状態をデータ“０”として、消去状態は、これよりしきい値が低いデータ“１”状態である
【００３１】
以上の消去モードでは、２個のダミーセルＤＣにも１６個のメモリセルＭＣと同じ電圧を印加している。従って、実際にデータ記憶に用いられる１６個のメモリセルＭＣ０〜ＭＣ１５のうち、ビット線ＢＬに最も近いメモリセルＭＣ０、ソース線ＳＬに最も近いメモリセルＭＣ１５についても、他のメモリセルＭＣ１〜ＭＣ１４と全く同じ消去動作条件となる。即ち、これらのメモリセルＭＣ０，ＭＣ１５について、従来のように選択ゲート線ＳＧＤ，ＳＧＳからの容量結合の影響がなくなり、それらの浮遊ゲートには、他のメモリセルにおけると同じ電圧がかかる。言い換えれば、消去速度が全メモリセルＭＣについて一定になり、ＮＡＮＤセル内の消去しきい値のばらつきが低減される。
　
ｆ．「【００３６】
この実施の形態では、選択ゲートトランジスタとメモリセルの間にダミーセルを配置しているために、実際にデータ記憶に用いられるメモリセルアレイの範囲で周期性が良好になり、加工寸法が一定になって素子特性が揃う。ダミーセルは寸法が所望のサイズから多少ずれても、情報を記憶させるメモリセルとしては動作させないため、問題にならない。
　
（２−２）ここにおいて、００２０段落以下に記載された「実施の形態１」に係る「ＮＡＤＮ型ＥＥＰＲＯＭ」（以下「引用例のＮＡＮＤ型ＥＥＰＲＯＭ」という。）に注目すると、００２５段落の記載及び図２の記載から、引用例のＮＡＮＤ型ＥＥＰＲＯＭは、「ワード線ＷＬ０〜ＷＬ１５」に各々の「制御ゲート」が接続され、「選択ゲートトランジスタＳＧ１」を介して「ビット線ＢＬ」に接続されて「ＮＡＮＤセルユニット」を構成する直列接続の「メモリセルＭＣ０〜ＭＣ１５」を含む「メモリセルアレイ１」を備えていることが明らかである。
　また、００２５段落の記載及び図２の記載から、「実施の形態１」においては、「ダミーセルＤＣ０」の制御ゲートに接続された「ダミーワード線ＤＷＬ０」が、「ワード線ＷＬ０」と「選択ゲート線ＳＧＤ」の「選択ゲート線ＳＧＤ」との間に設けられていることが明らかである。
　
（２−３）００２９段落の「選択されたブロック内のデータ消去は、ビット線ＢＬ及び選択ゲート線ＳＧＤ，ＳＧＳをフローティングとし、全ワード線ＷＬを０Ｖとし、ｐ型ウェルに消去電圧Ｖｅｒａ＝１８Ｖを印加する。このとき、ダミーワード線ＤＷＬ０，ＤＷＬ１も０Ｖとする。」という記載及び００３１段落の「以上の消去モードでは、２個のダミーセルＤＣにも１６個のメモリセルＭＣと同じ電圧を印加している。」という記載、並びに図５の記載から、「実施の形態１」は、「消去モード」において、「ダミーワード線ＤＷＬ０」に「ワード線ＷＬ０」と同じ電圧（「０Ｖ」）を印加する構成となっていることが明らかである。
　そして、従来技術についての０００８段落の「図１４は、１６個のメモリセルによりＮＡＮＤセルユニットを構成した場合について、テストストラクチャーを用いてデータ消去後のしきい値（Ｅｒａｓｅ　Ｖｔｈ）を１６本のワード線ＷＬ毎に示している。選択ゲート脇のワード線ＷＬ１，ＷＬ１６で消去しきい値が他のメモリセル（ワード線ＷＬ２−ＷＬ１５に接続されたメモリセル）よりも約０．８Ｖ高くなっている。」という記載及び図１４の記載と、「実施の形態１」についての００２９段落の「選択されたブロック内のデータ消去は、ビット線ＢＬ及び選択ゲート線ＳＧＤ，ＳＧＳをフローティングとし、全ワード線ＷＬを０Ｖとし、ｐ型ウェルに消去電圧Ｖｅｒａ＝１８Ｖを印加する。このとき、ダミーワード線ＤＷＬ０，ＤＷＬ１も０Ｖとする。」という記載及び００３１段落の「以上の消去モードでは、２個のダミーセルＤＣにも１６個のメモリセルＭＣと同じ電圧を印加している。従って、実際にデータ記憶に用いられる１６個のメモリセルＭＣ０〜ＭＣ１５のうち、ビット線ＢＬに最も近いメモリセルＭＣ０、ソース線ＳＬに最も近いメモリセルＭＣ１５についても、他のメモリセルＭＣ１〜ＭＣ１４と全く同じ消去動作条件となる。・・・言い換えれば、消去速度が全メモリセルＭＣについて一定になり、ＮＡＮＤセル内の消去しきい値のばらつきが低減される。」という記載とを合わせ解釈すると、「実施の形態１」は、「消去モード」において、「ダミーワード線ＤＷＬ０」に「ワード線ＷＬ０」と同じ電圧（「０Ｖ」）を印加することにより、「ワード線ＷＬ０」に「制御ゲート」が接続された「メモリセルＭＣ０」の消去しきい値電圧分布を下方にシフトさせる構成となっていることが明らかである。
　
（２−４）以上を総合すると、引用例には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「ＮＡＮＤ型ＥＥＰＲＯＭであって、
　ワード線ＷＬ０〜ＷＬ１５に各々の制御ゲートが接続され、選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続されてＮＡＮＤセルユニットを構成する直列接続のメモリセルＭＣ０〜ＭＣ１５を含むメモリセルアレイ１と、
　前記ワード線ＷＬ０と前記選択ゲートトランジスタＳＧ１の選択ゲート線ＳＧＤとの間に設けられたダミーワード線ＤＷＬ０と、
　を備え、
　消去モードにおいて、前記ダミーワード線ＤＷＬ０に前記ワード線ＷＬ０と同じ電圧を印加することにより、前記ワード線ＷＬ０に前記制御ゲートが接続された前記メモリセルＭＣ０の消去しきい値電圧分布を下方にシフトさせる、
　ＮＡＮＤ型ＥＥＰＲＯＭ。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「ＮＡＮＤ型ＥＥＰＲＯＭ」が消去動作を行うために構成されていることは、当業者にとって自明であるから、引用発明の「ＮＡＮＤ型ＥＥＰＲＯＭ」は、補正発明の「消去動作を行うために構成されたフラッシュメモリユニット（２）」に相当する。
　
（３−２）引用発明の「メモリセルＭＣ０〜ＭＣ１５」の各々は、補正発明の「メモリデバイス（３０）」に相当し、引用発明の「ワード線ＷＬ０〜ＷＬ１５」の各々は、補正発明の「動作ワード線（２２）」に相当する。
　また、引用発明の「ビット線ＢＬ」は、補正発明の「ビット線（１４）」する。
　そして、引用発明の「ビット線ＢＬ」が複数存在していることは、引用例の図２等から明らかである。
　さらに、引用発明の「メモリセルアレイ１」と補正発明の「メモリデバイス（３０）のセクタ」とは、「『メモリデバイス（３０）』のブロック」である点で一致する。
　したがって、引用発明の「ワード線ＷＬ０〜ＷＬ１５に各々の制御ゲートが接続され、選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続されてＮＡＮＤセルユニットを構成する直列接続のメモリセルＭＣ０〜ＭＣ１５を含むメモリセルアレイ１」と、補正発明の「複数の動作ワード線（２２）と複数のビット線（１４）とによって形成されるメモリデバイス（３０）のセクタ」とは、「複数の動作ワード線（２２）と複数のビット線（１４）とによって形成されるメモリデバイス（３０）のブロック」である点で一致する。
　
（３−３）引用発明の「ダミーワード線ＤＷＬ０」は、補正発明の「ダミーワード線（２６）」に相当する。
　また、引用発明の「ワード線ＷＬ０〜ＷＬ１５」のうち、「ワード線ＷＬ０」が１つの端部に位置していることは明らかであるから、引用発明の「ワード線ＷＬ０」は、補正発明の「前記複数の動作ワード線の１つの端部」に相当する。
　そして、引用発明の「ダミーワード線ＤＷＬ０」は、「前記ワード線ＷＬ０と前記選択ゲートトランジスタＳＧ１の選択ゲート線ＳＧＤとの間に設けられ」ているから、当該「ダミーワード線ＤＷＬ０」が、「ワード線ＷＬ０」に近接していることは明らかである。
　したがって、引用発明の「前記ワード線ＷＬ０と前記選択ゲートトランジスタＳＧ１の選択ゲート線ＳＧＤとの間に設けられたダミーワード線ＤＷＬ０」は、補正発明の「前記複数の動作ワード線の１つの端部に近接する少なくとも１つのダミーワード線（２６）」に相当する。
　
（３−４）引用発明の「消去モードにおいて、前記ダミーワード線ＤＷＬ０」に印加されている「前記ワード線ＷＬ０と同じ電圧」は、補正発明の「前記ダミーワード線に印加されるバイアス電圧」に相当する。
　そして、引用発明においては、「消去モードにおいて、前記ダミーワード線ＤＷＬ０」に印加されている電圧が「前記ワード線ＷＬ０と同じ電圧」なのであるから、引用発明も、補正発明と同様に、「前記ダミーワード線に印加されるバイアス電圧は、前記動作ワード線の１つの端部に印加されるゲート電圧にほぼ等し」いことが明らかである。
　また、引用発明においては、「消去モードにおいて、前記ダミーワード線ＤＷＬ０に前記ワード線ＷＬ０と同じ電圧を印加する」構成となっているから、引用発明が、「前記ダミーワード線ＤＷＬ０」と「前記ワード線ＷＬ０」とを同じ電圧にする何らかの手段を備えていることは自明である。
　したがって、補正発明と引用発明とは、「『前記ダミーワード線と前記複数の動作ワード線の１つの端部とを電気的に』同じ電圧にする手段『と、を含』」む点で一致する。
　
（３−５）引用発明の「消去しきい値電圧」は、補正発明の「消去しきい電圧」に相当する。
　そして、引用発明は、「消去モードにおいて、前記ダミーワード線ＤＷＬ０に前記ワード線ＷＬ０と同じ電圧を印加することにより、前記ワード線ＷＬ０に前記制御ゲートが接続された前記メモリセルＭＣ０の消去しきい値電圧分布を下方にシフトさせる」ものであるから、引用発明においては、「前記ダミーワード線ＤＷＬ０」と「前記ワード線ＷＬ０」とを電気的に接続するための接続手段により、「前記ワード線ＷＬ０に前記制御ゲートが接続された前記メモリセルＭＣ０の消去しきい値電圧分布を下方にシフトさせ」ていることが明らかである。
　したがって、補正発明と引用発明とは、「前記電気的に同じ電圧にする手段は、『前記複数の動作ワード線の前記１つの端部に対して、消去しきい電圧分布を下方にシフトさせ』」ている点で一致する。
　
（３−６）以上を総合すると、補正発明と引用発明とは、
　「消去動作を行うために構成されたフラッシュメモリユニット（２）であって、複数の動作ワード線（２２）と複数のビット線（１４）とによって形成されるメモリデバイス（３０）のブロックと、
　前記複数の動作ワード線の１つの端部に近接する少なくとも１つのダミーワード線（２６）と、
　前記ダミーワード線と前記複数の動作ワード線の１つの端部とを電気的に同じ電圧にする手段と、を含み、
　前記ダミーワード線に印加されるバイアス電圧は、前記動作ワード線の１つの端部に印加されるゲート電圧にほぼ等しく、
　前記電気的に同じ電圧にする手段は、前記複数の動作ワード線の前記１つの端部に対して、消去しきい電圧分布を下方にシフトさせる、
　フラッシュメモリユニット（２）。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　「メモリデバイス（３０）のブロック」が、補正発明では、「セクタ」であるのに対して、引用発明では、「メモリセルアレイ１」である点。
　
（相違点２）
　「前記ダミーワード線と前記複数の動作ワード線の１つの端部とを電気的に同じ電圧にする手段」が、補正発明では、「前記ダミーワード線と前記複数の動作ワード線の１つの端部とを電気的に接続する論理ユニット（８）」であるのに対して、引用発明では、具体的に特定されていない点。
　
（相違点３）
　補正発明は、「前記消去しきい電圧分布における前記バイアス電圧と前記シフトとはほぼ線形関係を有する」のに対して、引用発明は、そのような特定がなされていない点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
（４−１−１）一般に、ＥＥＰＲＯＭにおいて、メモリアレイ内を複数のセクタで分割して管理（セクタ単位での消去等）を行うことは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例１にも記載されているように、当業者における周知技術である。
　
ａ．周知例１：特開２０００−２２０１１号公報
　上記周知例１には、次の記載がある。
　
　「【０００２】
【従来の技術】一般に不揮発性メモリはドライブ電源が供給されなくてもセルに記録されたデータが消滅されないで残っている。
不揮発性メモリの中でフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）は電気的にセルのデータを一括してまたはセクター単位で消去する機能を有しているので
　
　ここにおいて、「ＥＥＰＲＯＭ」を「セクター単位で消去する」するためには、「ＥＥＰＲＯＭ」内のメモリアレイが複数の「セクター」に分割されていることが必要であることは自明であるから、上記周知例１には、フラッシュＥＥＰＲＯＭ内のメモリアレイを複数のセクターに分割し、セクター単位で消去する構成とすることが記載されているものと認められる。
　
（４−１−２）したがって、引用発明において、「メモリセルアレイ１」内を複数のセクタに分割して管理する構成とすること、すなわち、補正発明のように、「消去動作を行うために構成されたフラッシュメモリユニット（２）であって、複数の動作ワード線（２２）と複数のビット線（１４）とによって形成されるメモリデバイス（３０）のセクタ」を備える構成とすることは、当業者が容易になし得たことである。
　よって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
（４−２−１）一般に、メモリにおける複数のワード線を同じ電圧とするに際して、パストランジスタ等の論理回路を用いて、これら複数のワード線を電気的に接続する構成とすることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例２にも記載されているように、当業者が従来から普通に行ってきていることである。
　
ａ．周知例２：特開昭６２−１８４６９３号公報
　上記周知例２には、第５図とともに、次の記載がある（なお、特許庁における事務処理システムの都合上、上線（オーバーライン）を使用できないので、上線を「／」で代用する。以下同じ。）。
　
　「〔産業上の利用分野〕
　この発明は、半導体記憶装置に関するもので、たとえば、自動リフレッシュ回路を内蔵するダイナミック型ＲＡＭ等に利用して有効な技術に関するものである。」（１ページ右下欄１９行〜２ページ左上欄３行）
　「第５図には、本発明によるワード線クリア回路ＣＲＷの回路図が示されている。
ワード線クリア回路ＣＲＷは上記クリア動作をさらに高速化するために設けられる図において、上記メモリアレイＭ−ＡＲＹの各ワード線に対応してＰチャンネルスイッチＭＯＳＦＥＴＱ１１〜Ｑ１ｍが設けられ、これらＰチャンネルＭＯＳＦＥＴのソースはたとえば電源電圧に共通接続される。ＭＯＳＦＥＴＱ１１〜Ｑｌｍのゲートは共通接続され、前述のタイミング信号φ
Ｓ
と同期したタイミング信号／φ
ＳＷ
が供給される
　ワード線クリア回路ＣＲＷは、クリア動作時に複数のワード線を一斉に選択状態とするため、つぎの動作を行う。すなわち、前述のように動作モード信号の特定な組み合わせによりクリア動作の起動がかかると、タイミング制御回路はデータ線のクリア回路ＣＲＷにまずタイミング信号φＳを送り、相補データ線のすべてのＤＬ線を接地電位とするとともに、
同時に、ワード線クリア回路ＣＲＷへのタイミング信号／φ
ＳＷ
をローレベルとする。これにより、ＭＯＳＦＥＴＱ１１〜Ｑ１ｍはオン状態となり、相補ワード線のすべてのＷＬ線は電源電圧レベルになって一斉選択状態となり
　
　上記記載から、上記周知例２には、半導体記憶装置において、パストランジスタであるＭＯＳＦＥＴＱ１１〜Ｑ１ｍからなるワード線クリア回路ＣＲＷにより、複数のワード線を電気的に接続して同じ電圧とすることが記載されているものと認められる。
　
（４−２−２）したがって、引用発明において、「消去モードにおいて、前記ダミーワード線ＤＷＬ０に前記ワード線ＷＬ０と同じ電圧を印加する」に際して、パストランジスタ等の論理回路を用いて「前記ダミーワード線ＤＷＬ０」と「前記ワード線ＷＬ０」とを電気的に接続する構成とすること、すなわち、補正発明のように、「前記ダミーワード線と前記複数の動作ワード線の１つの端部とを電気的に接続する論理ユニット（８）」を含む構成とすることは、当業者が適宜なし得たことである。
　したがって、相違点２は、当業者が適宜なし得た範囲に含まれる程度のものである。
　
（４−２−３）相違点２については、以上のとおりであるが、補正発明の「論理ユニット（８）」が、本願の明細書の００１５段落に記載されているように、プログラミング、検証、読み込み、消去などを含む「フラッシュメモリユニット（２）」の様々な動作を制御する「論理回路８」を指すものであると仮定した場合についても、予備的に検討する。
　引用例の図１及び００２２段落等の記載から分かるように、引用発明も、データ書き込みや消去のシーケンス制御を行う、補正発明の「論理回路８」に相当する「制御回路７」を備えている。
　そして、一般に、半導体メモリ装置において、メモリセルに対して各種制御を行う手段をなるべくまとめて設置しようとすることは、当業者であれば当然に配慮する事項であるから、引用発明において、パストランジスタ等の論理回路を用いて「前記ダミーワード線ＤＷＬ０」と「前記ワード線ＷＬ０」とを電気的に接続する構成とするに当たり、当該論理回路を「制御装置７」に組み入れる構成とすることは、当業者が適宜なし得たことである。
　したがって、たとえ、補正発明の「論理ユニット（８）」が、本願の明細書の００１５段落に記載されているように、プログラミング、検証、読み込み、消去などを含む「フラッシュメモリユニット（２）」の様々な動作を制御する「論理回路８」を指すものであると仮定した場合であっても、相違点２は、当業者が適宜なし得た範囲に含まれる程度のものである。
　
（４−３）相違点３について
（４−３−１）引用例の０００６段落及び図１３等の記載から分かるように、引用発明においては、各メモリセルの浮遊ゲートは、隣接するメモリセル（又はダミーメモリセル）の浮遊ゲートや制御ゲート（ワード線又はダミーワード線）等と静電結合をしているから、消去モードにおいて、「ダミーワード線ＤＷＬ０」に加える電圧（補正発明の「バイアス電圧」に相当。）を変化させた場合には、「メモリセルＭＣ０」の浮遊ゲートの電圧は、当該浮遊ゲートと「ダミーワード線ＤＷＬ０」との結合容量及び当該浮遊ゲートと他の部分との結合容量によって定まる一定の比率で変化することが明らかである。
　したがって、消去モードにおいて、「ダミーワード線ＤＷＬ０」に加える電圧の変化に対して、「メモリセルＭＣ０」の浮遊ゲートの電圧は、ほぼ線形に変化するものと認められる。
　そして、引用発明における「メモリセルＭＣ０」の浮遊ゲートの電圧が変化することは、当該「メモリセルＭＣ０」が単独で存在すると仮定した場合において、その制御ゲート（「ワード線ＷＬ０」）と半導体基板との間にかかる電圧が変化することと見かけ上等価であるが、一般に用いられている浮遊ゲートを備えたメモリセルが、制御ゲートと半導体基板との間の電圧の変化に対してしきい値電圧がほぼ線形に変化する特性を有することは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例３及び４にも記載されているように、当業者における技術常識である。
　
ａ．周知例３：特開昭６３−１７０９６８号公報
　上記周知例３には、第５図及び第７図とともに次の記載がある。
　
　「（従来の技術）
　Ｅ２ＰＲＯＭには多くのタイプがあるが、その一つであるＦＬＯＴＯＸ型Ｅ２ＰＲＯＭは第４図に示すようにシリコン基板１の表面に形成したゲート酸化膜２の一部に膜厚ｔＯＸが１００Å程度の薄い酸化膜（トンネル酸化膜）７を形成し、このトンネル酸化膜７を含む領域に第５図に示すように浮遊ゲート９及びコントロールゲート１０の二層ゲート構造を持つセルトランジスタ１００を形成し、かつその隣に選択ゲート８を持つ選択トランジスタ２００を形成したものである。
そして、選択トランジスタ２００を導通状態とすることにより選択したセルトランジスタ１００のコントロールゲート１０に高電圧（例えば２０Ｖ、ブログラム電圧と呼ばれる）を印加して、選択トランジスタ２００を介してセルトランジスタ１００に送り込まれた電荷をトンネル酸化膜７からファウラー・ノルドハイム（Ｆ．Ｎ．）トンネリングにより浮遊ゲート９に注入してデータの書き込みを行ない、またコントロールゲート１０の印加電圧を０Ｖとし選択ゲート８にプログラム電圧を印加することにより、浮遊ゲート９の電荷をトンネル酸化膜７から放出させてデータの消去を行なう構造となっている
　「
例えば、第７図はトンネル酸化膜厚ｔ
ＯＸ
をパラメータとして８０Å、１００Å、１２０Åとした各場合における、プログラム電圧とプログラム（データ書き込み／消去）後のセルトランジスタの閾値電圧との関係を示したもので、白点プロットは書き込み後、黒点プロットは消去後の閾値電圧を示す。
　
　上記記載を参照しつつ、第７図に記載されたグラフを見ると、上記周知例３には、浮遊ゲートを備えたメモリセルにおいて、コントロールゲート（制御ゲート）と半導体基板との間にかかる電圧の変化に相当する「プログラム電圧」の変化に対して、メモリセルのしきい値電圧がほぼ線形に変化していることが見て取れる。
　
ｂ．周知例４：特開２００２−３１９２９３号公報
　上記周知例４には、図１とともに次の記載がある。
　
　「【０００１】
【発明の属する技術分野】本発明は、可変の傾きで階段状にプログラミングパルスの振幅が増加するようなプログラムおよび検証のアルゴリズムで不揮発性メモリセルをプログラミングする方法に関する。
【０００２】
【従来の技術】周知のように、不揮発性メモリセルに対して最も広く使われているプログラミング方法は、プログラムおよび検証アルゴリズムに基づいている。このやり方は、チャネルからホットエレクトロンを注入することによってプログラミングする場合と、フォーラー−ノルドハイム(Fowler-Nordheim)のトンネリングを用いてプログラミングする場合との両方に適用でき、また、マルチレベルストレージの場合のように、プログラミングに高い精密さが必要なときにはいつも特に指向される。」
　「【０００７】
図１は、上述の文献「Technological and design constraints for multilevel flash memories」に示されたグラフを示しており、ここでは、プログラミング電圧として階段状に振幅が増加するパルスパターンを提供したとき、メモリセルのしきい値電圧とメモリセルのゲート電圧に印加されるプログラミング電圧との間に存在する線形関係を示している
【０００８】
特に、図１は、ΔＶ
Ｇ
＝５００ｍＶとして得られる様々なプログラミング曲線を示しており、ここでは、上の横軸はメモリセルのゲート端子に印加される電圧ＶＧを表しており、下の横軸はステップの数を表しており、そして縦軸は予めセットされた初期値からはじまる全体的なしきい値電圧の変位を表している（図１では、ΔＶ
Ｔ
は全体的なしきい値電圧の変位を示しており、ここではΔＶ
Ｔ
は単一のプログラミングパルスで得られたしきい値の変位を示している。）
　
　上記記載を参照しつつ、図１に記載されたグラフを見ると、上記周知例４には、浮遊ゲートを備えたメモリセルにおいて、コントロールゲート（制御ゲート）と半導体基板との間の電圧の変化に相当する「プログラミング電圧」の変化に対して、メモリセルのしきい値電圧がほぼ線形に変化していることが見て取れる。
　
（４−３−２）したがって、引用発明においても、「ダミーワード線ＤＷＬ０」に加える電圧の変化に対して、消去しきい値電圧がほぼ線形に変化するものであること、すなわち、補正発明のように、「前記消去しきい電圧分布における前記バイアス電圧と前記シフトとはほぼ線形関係を有する」ものと認められるから、相違点３は、実質的なものではない。
　また、仮に、引用発明が、「ダミーワード線ＤＷＬ０」に加える電圧の変化に対して、消去しきい値電圧がほぼ線形に変化するものであるとまではいえず、相違点３が実質的なものであったとしても、引用発明において、「ダミーワード線ＤＷＬ０」に加える電圧の変化に対して、消去しきい値電圧がほぼ線形に変化する特性を有する一般的なメモリセルを用いることは、当業者が容易になし得たことであるから、相違点３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−４）判断についてのまとめ
　以上検討したとおりであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
（５）独立特許要件についてのまとめ
　以上のとおり、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、補正後の特許請求の範囲の請求項４に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２３年９月２８日に提出された手続補正書による補正は前記のとおり却下されたので、本願の請求項１〜９に係る発明は、平成２３年３月２５日に提出された手続補正書により補正された明細書、特許請求に範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜９に記載されている事項により特定されるとおりのものであり、そのうちの請求項８に係る発明（以下「本願発明」という。）は、請求項８に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００４−１２７３４６号公報（引用例）には、前記第２．４．（２）に記載したとおりの事項及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的事項を付加し
た発明である補正発明は、前記第２．４．において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。