【事件の表示】
　特願２００５−１６５８６９「半導体素子のキャパシタ製造方法」拒絶査定不服審判事件〔平成１８年　６月２９日出願公開、特開２００６−１７３５５８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１７年６月６日（パリ条約に基づく優先権主張　２００４年１２月１７日、大韓民国）の特許出願であって、平成２３年８月１６日付けの拒絶理由通知に対して同年１１月２２日に意見書及び手続補正書が提出され、さらに、同年１２月７日付けの最後の拒絶理由通知に対して平成２４年３月９日に意見書及び手続補正書が提出されたが、同年３月２６日付けで、同年３月９日に提出された手続補正書による補正が却下されるとともに拒絶査定がなされた。
　それに対して、同年７月２５日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年１１月１９日付けで審尋がなされ、それに対する回答書は提出されなかった。
　
第２．補正の却下の決定
【結論】
　平成２４年７月２５日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２４年７月２５日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜２１（平成２３年１１月２２日に提出された手続補正書により補正された特許請求の範囲の請求項１〜２１）を、補正後の特許請求の範囲の請求項１〜２０と補正するとともに、明細書の補正を行うものであり、補正前後の請求項１は各々以下のとおりである。
　
（補正前）
　「【請求項１】
　半導体基板上にストレージノードプラグを有する第１絶縁膜を形成する第１ステップと、
　前記第１絶縁膜が形成された前記半導体基板上にエッチング停止膜及び第２絶縁膜を順に形成する第２ステップと、
　前記エッチング停止膜を用いて前記第２絶縁膜を選択的にエッチングして前記ストレージノードプラグの上面の一部及び前記第１絶縁膜の上面の一部を露出させるホールを形成する第３ステップと、
　前記ホールにより露出された前記ストレージノードプラグの上面の一部及び前記第１絶縁膜の上面の一部のうち、前記ストレージノードプラグの上面の一部のみをリセスさせる第４ステップと、
　前記ストレージノードプラグのリセスされた部分の表面にバリア金属膜を形成する第５ステップと、
　前記ホールの内部に前記バリア金属膜を介して前記ストレージノードプラグと接続するストレージノード電極を形成する第６ステップと、
　前記ストレージノード電極上に誘電膜及びプレート電極用金属膜を順に形成する第７ステップとを含むことを特徴とする半導体素子のキャパシタ製造方法。」
　
（補正後）
　「【請求項１】
　半導体基板上にストレージノードプラグを有する第１絶縁膜を形成する第１ステップと、
　前記第１絶縁膜が形成された前記半導体基板上にエッチング停止膜及び第２絶縁膜を順に形成する第２ステップと、
　前記エッチング停止膜を用いて前記第２絶縁膜を選択的にエッチングして前記ストレージノードプラグの上面の一部及び前記第１絶縁膜の上面の一部を露出させるホールを形成する第３ステップと、
　前記ホールにより露出された前記ストレージノードプラグの上面の一部及び前記第１絶縁膜の上面の一部のうち、前記ストレージノードプラグの上面の一部のみをリセスさせる第４ステップと、
　前記ストレージノードプラグのリセスされた部分の表面にバリア金属膜を形成する第５ステップと、
　前記ホールの内部に前記バリア金属膜を介して前記ストレージノードプラグと接続するストレージノード電極を形成する第６ステップと、
　前記ストレージノード電極上に誘電膜及びプレート電極用金属膜を順に形成する第７ステップとを含み、
　前記ストレージノード電極を形成する前記第６ステップが、
　前記バリア金属膜を含めて前記半導体基板の全面に、ＣＶＤ及びＡＬＤのうちのいずれか１つの処理を用いてＴｉＮ膜を形成する第８ステップと、
　前記第２絶縁膜が露出するまで前記ＴｉＮ膜をエッチングする第９ステップとを含むことを特徴とする半導体素子のキャパシタ製造方法。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「とを含むことを特徴とする半導体素子のキャパシタ製造方法」を、「とを含み、　前記ストレージノード電極を形成する前記第６ステップが、　前記バリア金属膜を含めて前記半導体基板の全面に、ＣＶＤ及びＡＬＤのうちのいずれか１つの処理を用いてＴｉＮ膜を形成する第８ステップと、　前記第２絶縁膜が露出するまで前記ＴｉＮ膜をエッチングする第９ステップとを含むことを特徴とする半導体素子のキャパシタ製造方法」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項１３の「バリア金属膜を形成する第５ステップ」を、「バリア金属膜を形成する前記第５ステップ」と補正して、補正後の請求項１３とすること。
　
（３）補正事項３
　補正前の請求項１３の「第８ステップ」、「第９ステップ」を、各々「第１０ステップ」、「第１１ステップ」と補正して、補正後の請求項１３とすること。
　
（４）補正事項４
　補正前の請求項１４の「第９ステップ」、「第１０ステップ」を、各々「第１１ステップ」、「第１２ステップ」と補正して、補正後の請求項１４とすること。
　
（５）補正事項５
　補正前の請求項１７の「第１２ステップ」を、「第９ステップ」と補正して、補正後の請求項１６とすること。
　
（６）補正事項６
　補正前の請求項１５を削除するとともに、当該削除に伴って補正前の請求項の番号及び引用する請求項の番号を補正すること。
　
（７）補正事項７
　補正前の明細書の００１３、００１８、００１９段落を補正して、各々補正後の明細書の００１３、００１８、００１９段落とすること。
　
３．新規事項追加の有無及び補正の目的についての検討
（１）補正事項１について
　補正事項１は、補正前の請求項１に係る発明の発明特定事項である「前記ホールの内部に前記バリア金属膜を介して前記ストレージノードプラグと接続するストレージノード電極を形成する第６ステップ」に対して、技術的限定を加えるものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項１により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の００３２〜００３３段落等に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２は、補正前の請求項１３の「第５ステップ」を「前記第５ステップ」と補正して、指示関係を明瞭にするものであるから、特許法第１７条の２第４項第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　また、補正事項３が、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（３）補正事項３〜５について
　補正事項３〜５は、補正事項１により「第８ステップ」及び「第９ステップ」が加入されたことに伴い、各ステップの番号を付け直したものであるから、特許法第１７条の２第４項第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　また、補正事項３〜５が、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（４）補正事項６について
　補正事項６は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。
　したがって、補正事項６は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項６が特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（５）補正事項７について
　補正事項７は、補正事項１〜６により補正された特許請求の範囲と整合を取るために発明の詳細な説明を補正するものであるから、補正事項１〜６と同様に特許法第１７条の２第３項に規定する要件を満たす。
　
（６）補正の目的の適否、及び新規事項の追加の有無についてのまとめ
　以上検討したとおりであるから、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　そして、本件補正は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件について
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜２０に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜２０に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．の「（補正後）」の箇所に記載したとおりのものであり、再掲すると次のとおりである。
　
　「【請求項１】
　半導体基板上にストレージノードプラグを有する第１絶縁膜を形成する第１ステップと、
　前記第１絶縁膜が形成された前記半導体基板上にエッチング停止膜及び第２絶縁膜を順に形成する第２ステップと、
　前記エッチング停止膜を用いて前記第２絶縁膜を選択的にエッチングして前記ストレージノードプラグの上面の一部及び前記第１絶縁膜の上面の一部を露出させるホールを形成する第３ステップと、
　前記ホールにより露出された前記ストレージノードプラグの上面の一部及び前記第１絶縁膜の上面の一部のうち、前記ストレージノードプラグの上面の一部のみをリセスさせる第４ステップと、
　前記ストレージノードプラグのリセスされた部分の表面にバリア金属膜を形成する第５ステップと、
　前記ホールの内部に前記バリア金属膜を介して前記ストレージノードプラグと接続するストレージノード電極を形成する第６ステップと、
　前記ストレージノード電極上に誘電膜及びプレート電極用金属膜を順に形成する第７ステップとを含み、
　前記ストレージノード電極を形成する前記第６ステップが、
　前記バリア金属膜を含めて前記半導体基板の全面に、ＣＶＤ及びＡＬＤのうちのいずれか１つの処理を用いてＴｉＮ膜を形成する第８ステップと、
　前記第２絶縁膜が露出するまで前記ＴｉＮ膜をエッチングする第９ステップとを含むことを特徴とする半導体素子のキャパシタ製造方法。」
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−２１７４０３号公報（以下「引用例１」という。）には、図１〜４７、５９、６２とともに次の記載がある（ここにおいて、下線は当合議体が付加したものである。）。
　
ａ．「【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、一般に、半導体基板の主面上にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置される。１個のメモリセルは、それを選択する１個のＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor）と、このＭＩＳＦＥＴに直列に接続された１個の情報蓄積用容量素子（キャパシタ）とで構成される。
【０００３】メモリセル選択用のＭＩＳＦＥＴは、周囲を素子分離領域で囲まれた活性領域に形成され、主として、ゲート酸化膜、ワード線と一体に構成されたゲート電極およびソース、ドレインを構成する一対の半導体領域で構成される。このＭＩＳＦＥＴは、通常１つの活性領域に２個形成され、２つのＭＩＳＦＥＴの一方のソース・ドレイン（半導体領域）が前記活性領域の中央部で共有される。ビット線は、前記ＭＩＳＦＥＴの上部に配置され、共有された前記半導体領域と電気的に接続される。キャパシタは、同じく前記ＭＩＳＦＥＴの上部に配置され、上記ソース、ドレインの他方と電気的に接続される。
【０００４】〜【０００６】（略）
【０００７】なお、
キャパシタの下部電極とＭＩＳＦＥＴのソース・ドレインとはプラグで接続され、下部電極であるルテニウムとプラグ材料（シリコン）との反応を防止するために反応防止層が設けられる
【０００８】〜【００１０】（略）
【００１１】
図６２は、下部電極として用いるルテニウムとＳｉプラグの熱反応を防止するためにシリサイド膜を設けた場合の例である。
　
ｂ．「【００５１】（実施の形態１）図１〜図４６は、実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した平面図または断面図である。（後略）
【００５２】まず、図１〜図４に示すように、半導体基板１の主面に素子分離領域２を形成し、ＭＩＳＦＥＴ素子が形成される活性領域Ｌを規定する。
【００５３】〜【００５４】（略）
【００５５】次に、半導体基板１の表面に残存しているシリコン酸化膜およびシリコン窒化膜をたとえば熱リン酸を用いたウェットエッチングで除去した後、メモリアレイと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴを形成する領域）にｐ型不純物、たとえばＢ（ホウ素）をイオン打ち込みしてｐ型ウエル５を形成する。（後略）
【００５６】次に、
半導体基板１の表面をたとえばＨＦ（フッ酸）系の洗浄液を使って洗浄した後、図５〜図７に示すように、メモリセル選択用のＭＩＳＦＥＴＱｓのゲート電極となるワード線ＷＬを形成する。
【００５７】〜【００５９】（略）
【００６０】次に、フォトレジスト膜を除去し、フッ酸などのエッチング液を使って半導体基板１の表面に残ったドライエッチング残渣やフォトレジスト残渣などを除去した後、図８および図９に示すように、ｐ型ウエル５にｎ型不純物、たとえばＰ（リン）をイオン打ち込みしてゲート電極７の両側のｐ型ウエル５にｎ型半導体領域９を形成する。これにより、
メモリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成される
【００６１】次に、
半導体基板１上にＣＶＤ法で膜厚５０〜１００nm程度のシリコン窒化膜１０を堆積する
【００６２】次に、
図１０〜図１３に示すように、半導体基板１上にたとえばＳＯＧ（SpinOn Glass ）膜あるいはＴＥＯＳ酸化膜、またはそれらの積層膜からなるシリコン酸化膜１１を堆積した後、このシリコン酸化膜１１をＣＭＰ法で研磨してその表面を平坦化する。
【００６３】その後、フォトレジスト膜をマスクにしたドライエッチングで、
図１０に示す平面位置にコンタクトホール１２を形成する。コンタクトホール１２は、ｎ型半導体領域９（ソース、ドレイン）の上部のシリコン酸化膜１１およびシリコン窒化膜１０をエッチングすることにより形成する。
【００６４】次に、フォトレジスト膜を除去した後、フッ酸＋フッ化アンモニウム混液などのエッチング液を使って、コンタクトホール１２の底部に露出した基板表面のドライエッチング残渣やフォトレジスト残渣などを除去し、
図１４および図１５に示すように、コンタクトホール１２の内部にプラグ１３を形成する。
【００６５】次に、
図１６〜図１９に示すように、シリコン酸化膜１１の上部に膜厚２００nm程度のシリコン酸化膜１４を堆積する。
フォトレジスト膜をマスクにしたドライエッチングで、シリコン酸化膜１４にスルーホール１５を形成する。
【００６６】次に、
図２０〜図２３に示すように、スルーホール１５内にプラグ１６を形成し、さらにプラグ１６に接続されるビット線ＢＬをシリコン酸化膜１４上に形成する
【００６７】〜【００６９】（略）
【００７０】次に、
図２４〜図２７に示すように、ビット線ＢＬを覆う絶縁膜１７を形成し、絶縁膜１７にスルーホール１８を形成する
【００７１】〜【００７２】（略）
【００７３】フッ酸＋フッ化アンモニウム混液などのエッチング液を使って、
スルーホール１８の底部に露出したプラグ１３の表面のドライエッチング残渣やフォトレジスト残渣などを除去する
【００７４】次に、
図２８〜図３０に示すように、スルーホール１８の内部にプラグ２１を形成する。プラグ２１は、多結晶シリコンからなる。
【００７５】また、プラグ２１の上部にルテニウムシリサイド（ＲｕＳｉ）膜２２を形成する。（後略）
【００７６】（略）
【００７７】次に、
図３１に示すように、プラグ２１およびルテニウムシリサイド２２が形成された絶縁膜１７上に、シリコン窒化膜２３およびシリコン酸化膜２４を形成する。
シリコン窒化膜２３は、後に説明する孔２６の加工の際のエッチングストッパとして機能するのもであり、ストッパ機能を果たすに必要な膜厚を選択できる。
【００７８】次に、
図３２〜図３５に示すように、ハードマスク２５をパターニングし、パターニングされたハードマスク２５をマスクとしてシリコン酸化膜２４およびシリコン窒化膜２３にエッチングを施し、孔（開口）２６を形成する。
【００７９】（略）
【００８０】
孔２６の形成は、異方性を有するドライエッチング法を用いる。まず、シリコン酸化膜のエッチング速度が高く、シリコン窒化膜のエッチング速度が小さい選択的なエッチング条件で第１のエッチングを行う。この際、シリコン窒化膜２３はエッチングされ難いので、第１のエッチングにおけるエッチングストッパとして機能する。次にシリコン窒化膜がエッチングされやすい条件で第２のエッチングを行う。これによりシリコン窒化膜２３をエッチングして孔２６を形成する。
これによりプラグ２１の上部のルテニウムシリサイド２２の表面が露出する
【００８１】なお、
図３５は、孔２６の底部を拡大して示した断面図である。前記したとおり、シリコン窒化膜２３を用いて孔２６を２段階のエッチングにより形成するため、孔２６の底部での絶縁膜１７の過剰なエッチングは抑制される。しかし、高集積化されたＤＲＡＭのメモリセルでは、プラグ２１に対する孔２６の目はずれ（合わせズレ）は回避できず、絶縁膜１７が過剰にエッチングされる場合もある。
【００８２】次に、
図３６および図３７に示すように、孔２６の底部のルテニウムシリサイド２２表面にバリア膜２７を形成する。
【００８３】バリア膜２７は、半導体基板１を酸化処理することにより形成する。（中略）バリア膜２７の膜厚は、０．５ｎｍ以下であることが好ましい。このように薄い自然酸化膜であるなら、プラグ２１と下部電極との間の電気的導通性を阻害することがない。
【００８４】一方、バリア膜２７の存在は、後に形成する下部電極（ルテニウム金属）とルテニウムシリサイド２２との反応性を阻害し、下部電極（ルテニウム）のシリサイド化を抑制できる。（後略）
【００８５】〜【００８７】（略）
【００８８】次に
図３８に示すように、下部電極となるルテニウム膜２８を形成する。ルテニウム膜２８は、孔２６の側壁および底面を覆うように形成する。ルテニウム膜２８は、たとえばＣＶＤ法により形成し、その膜厚はたとえば２０ｎｍとする。ＣＶＤ法によりルテニウム膜２８を形成するため、孔２６の側壁にも十分な膜厚のルテニウム膜が形成される
【００８９】〜【００９１】（略）
【００９２】次に、図４２に示すように、孔２６を埋め込むように絶縁膜３１を形成する。（後略）
【００９３】次に、
図４３に示すように、たとえばエッチバック法を用いて孔２６以外のルテニウム膜２８を除去する。これによりキャパシタの下部電極３２が形成される。このときハードマスク２５も同時に除去できる。
【００９４】次に、図４４に示すように、絶縁膜３１をたとえばウエットエッチング法を用いて除去する。
【００９５】次に、
図４５に示すように、キャパシタ絶縁膜３３を形成する。
【００９６】〜【００９７】（略）
【００９８】次に、
図４６に示すように、キャパシタの上部電極３４を形成する。上部電極３４は、たとえばルテニウム膜とすることができる。
なお、キャパシタ絶縁膜に酸化タンタル膜を用いる場合には上部電極３４の材料として窒化チタン膜を用いることができる。
このようにしてＤＲＡＭメモリセルのキャパシタが形成される
　
ｃ．「【０１０２】（実施の形態２）図４７（ａ）〜（ｆ）は、本発明の他の実施の形態であるＤＲＡＭの製造方法を工程順に示した断面図である。
【０１０３】
本実施の形態のＤＲＡＭの製造方法は、実施の形態１における図２８、図２９および図３０までの工程とほぼ同様である。よってそれまでの工程については説明を省略する。ただし、ルテニウムシリサイド２２の形成は行わず、スルーホール１８を完全に埋め込むようにプラグ２１を形成する
【０１０４】その後、
図３１と同様にシリコン窒化膜２３およびシリコン酸化膜２４を形成し、図３２〜図３５と同様に孔２６を形成する（図４７（ａ））。
【０１０５】次に、
図４７（ｂ）に示すように、ルテニウム膜３５をスパッタ法により形成する。
【０１０６】次に、
図４７（ｃ）に示すように、全面に熱処理を施し、ルテニウム膜３５とシリコンからなるプラグ２１とを反応させてルテニウムシリサイド膜３６を形成する。
【０１０７】なお、
この段階で、未反応のルテニウム膜３５を選択エッチングにより除去することもできる
【０１０８】次に、
図４７（ｄ）に示すように、実施の形態１のバリア膜２７の場合と同様にルテニウムシリサイド膜３６の表面を自然酸化してバリア膜３７を形成する
【０１０９】次に、
図４７（ｅ）に示すように、実施の形態１のルテニウム膜２８と同様にルテニウム膜３８を形成し、さらに、実施の形態１と同様に孔２６内にシリコン酸化膜３１を埋め込んでこれをエッチバックし、シリコン酸化膜２４上のルテニウム膜３８を除去する。
このようにしてキャパシタの下部電極３２を形成できる（図４７（ｆ））
【０１１０】
この後の工程は実施の形態１と同様である
【０１１１】
本実施の形態によれば、開口（孔２６）底部に露出したプラグ２１の露出面全面にルテニウムシリサイド膜３６が形成されるので、プラグ２１と下部電極３２との接触抵抗を小さくすることができる。
【０１１２】また、シリサイド膜は開口（孔２６）底部のみに自己整合的に形成されるので、未反応のルテニウム膜３５を選択的にエッチングにて除去することができる。
【０１１３】また、ルテニウムシリサイド膜３６およびバリア膜３７は開口（孔２６）底部に自己整合的に形成されるので、孔２６の開口径を大きく狭めることなく下部電極３２を形成でき、後に形成されるキャパシタ絶縁膜および上部電極の形成領域として有効に利用することができる。」
　
ｄ．「【０１４３】以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１４４】〜【０１４８】（略）
【０１４９】また、図５９に示すように、孔（開口）の内部に非晶質シリコン膜を形成しておき、その上に金属膜を形成してシリサイド化することで、開口側壁にもシリサイド膜を形成し、バリア膜の下地にすることができる。すなわち、図５８の場合と同様に
孔内に非晶質シリコン膜６８およびレジスト６９を形成し（図５９（ａ））、露出した非晶質シリコン膜６８を除去し（図５９（ｂ））、レジスト６９を除去した後（図５９（ｃ））、ルテニウム膜７０を堆積する（図５９（ｄ））
その後シリサイド化の熱処理を施してルテニウムシリサイド膜７１を形成する（図５９（ｅ））。未反応のルテニウム膜７０を選択的に除去して（（図５９（ｆ））、さらにバリア膜７２、たとえば窒化チタンを形成し（図５９（ｇ））、その後スパッタ法およびＣＶＤ法を適用してルテニウム膜７３を形成し、下部電極に適用できる
　
（２−２）上記摘記箇所ｂ．の００７０段落には、「次に、図２４〜図２７に示すように、ビット線ＢＬを覆う絶縁膜１７を形成し、絶縁膜１７にスルーホール１８を形成する。」と記載されているが、「スルーホール１８」は、「絶縁膜１７」だけでなく「シリコン酸化膜１４」にも形成されることは、図２５及び図２７の記載からも、上記摘記箇所ｂ．の００７３段落の「スルーホール１８の底部に露出したプラグ１３の表面のドライエッチング残渣やフォトレジスト残渣などを除去する。」との記載からも明らかである。
　
（２−３）図３５及び図４７（ａ）を参照しつつ、上記摘記箇所ｂ．の００７８〜００８１段落、及び上記摘記箇所ｃ．の０１０４段落を参照すると、「図３１と同様にシリコン窒化膜２３およびシリコン酸化膜２４を形成し、図３２〜図３５と同様に孔２６を形成する（図４７（ａ））。」ことによって、「プラグ２１」の上面の一部及び「絶縁膜１７」の上面の一部が露出することが明らかである。
　
（２−４）以上を総合し、上記摘記箇所ｃ．に記載された「実施の形態２」に注目すると、引用例１には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「メモリセル選択用ＭＩＳＦＥＴＱｓが形成された半導体基板１上にシリコン窒化膜１０、シリコン酸化膜１１を堆積し、ｎ型半導体領域９（ソース、ドレイン）の上部のシリコン酸化膜１１およびシリコン窒化膜１０にコンタクトホール１２を形成後、コンタクトホール１２の内部にプラグ１３を形成するステップと、
　シリコン酸化膜１１の上部にシリコン酸化膜１４を堆積し、シリコン酸化膜１４にスルーホール１５を形成後、スルーホール１５内にプラグ１６を形成するステップと、
　プラグ１６に接続されるビット線ＢＬをシリコン酸化膜１４上に形成するステップと、
　ビット線ＢＬを覆う絶縁膜１７を形成し、絶縁膜１７及びシリコン酸化膜１４にスルーホール１８を形成してプラグ１３の表面を露出させた後、スルーホール１８の内部に多結晶シリコンからなるプラグ２１を形成するステップと、
　プラグ２１が形成された絶縁膜１７上に、エッチングストッパとして機能するシリコン窒化膜２３およびシリコン酸化膜２４を形成するステップと、
　シリコン窒化膜２３がエッチングストッパとして機能するように、シリコン酸化膜のエッチング速度が高く、シリコン窒化膜のエッチング速度が小さい選択的なエッチング条件で第１のエッチングを行い、次にシリコン窒化膜がエッチングされやすい条件で第２のエッチングを行うことで、シリコン酸化膜２４およびシリコン窒化膜２３に孔（開口）２６を形成する工程であって、これによりプラグ２１の上面の一部及び絶縁膜１７の上面の一部が露出するステップと、
　ルテニウム膜３５を形成後、熱処理を施し、ルテニウム膜３５とシリコンからなるプラグ２１とを反応させて、開口（孔２６）底部に露出したプラグ２１の露出面全面にルテニウムシリサイド膜３６を形成し、未反応のルテニウム膜３５を選択エッチングにより除去するステップと、
　ルテニウムシリサイド膜３６の表面を自然酸化してバリア膜３７を形成するステップと、
　ＣＶＤ法によりルテニウム膜３８を形成し、さらに、孔２６内にシリコン酸化膜３１を埋め込み、シリコン酸化膜２４上のルテニウム膜３８をエッチバック法を用いて除去することで、キャパシタの下部電極３２を形成するステップと、
　キャパシタ絶縁膜３３、及びルテニウム膜で構成されるキャパシタの上部電極３４を形成するステップとを含むことを特徴とするＤＲＡＭメモリセルのキャパシタの製造方法。」
　
（２−５）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−２１０８０３号公報（以下「引用例２」という。）には、図１〜１４とともに次の記載がある。
　
ａ．「【０００２】
【従来の技術】一般に、ＤＲＡＭ（Dynamic Random Access Memory）は、多数の記憶情報を蓄積する記憶領域であるメモリセルアレイ部と、外部との入出力に必要な周辺回路部とから構成されている。そのうち半導体チップ上で大きな面積を占めるメモリセルアレイ部には、単位記憶情報を蓄積するためのメモリセルがマトリックス状に複数個配置されている。
【０００３】
一つのメモリセルは一般に、一つのＭＯＳトランジスタとこれに接続された一つのキャパシタとから構成されている。
【０００４】
キャパシタにはいくつかのタイプが存在する。そのうちスタックトキャパシタと呼ばれるタイプのキャパシタがある。スタックトキャパシタは、キャパシタの電極および誘電体膜をフィールド酸化膜やトランジスタのゲート電極の上方にまで延在させることによって、キャパシタの電極間の対向面積を増大させたものである。
　
ｂ．「【００４１】
【発明の実施の形態】実施の形態１．本実施の形態は、誘電体膜またはサイドウォール下部電極と導電性プラグとの間での化学反応の発生を抑制することができるスタックトキャパシタを実現するものである。
【００４２】図１は、本実施の形態にかかるスタックトキャパシタを示す断面図である。図１において、半導体基板１上には、その表面に接続された導電性プラグ３が形成されている。なお、半導体基板１の表面にはトランジスタやシリコン酸化膜等による素子分離領域が形成されているが、図示を省略している。
【００４３】導電性プラグ３は層間絶縁膜２を貫通して形成されている。そして、導電性プラグ３および層間絶縁膜２の表面を覆うように絶縁膜４が形成されている。そして、高さ方向に長く形成された、バリアメタルの機能も有する
下部電極中心５Ａが、絶縁膜４を貫通しつつ、導電性プラグ３の上方に直立して導電性プラグ３に食い込んで接続されている。
【００４４】〜【００５１】（略）
【００５２】なお
図１では、マスクアラインメント精度が低く、下部電極中心５Ａが導電性プラグ３の径の範囲内に収まらず、若干、導電性プラグ３からはみ出て形成されている状態を示している。このように、下部電極中心５Ａが導電性プラグ３からはみ出る場合
など、導電性プラグ３の上面が下部電極中心５Ａに完全に覆われない場合には、下部電極中心５Ａが導電性プラグ３に食い込まないときに比べ、食い込んだときの方が、食い込んだ部分の側面の分だけ下部電極中心５Ａと導電性プラグ３との接触面積が増える。よって、下部電極中心５Ａと導電性プラグ３との間の抵抗が小さくなる
【００５３】一方、導電性プラグ３の上面が下部電極中心５Ａに完全に覆われる場合は、食い込まないときと食い込んだときとで、下部電極中心５Ａと導電性プラグ３との間の抵抗値に違いはない。しかし、食い込むことによって製造途中に下部電極中心５Ａが倒れにくいという効果は有している。
【００５４】本実施の形態にかかるスタックトキャパシタを用いれば、絶縁膜４が存在するので、導電性プラグ３の径を増加させた場合や導電性プラグ３の径が相対的に大きくなった場合に、マスクアラインメント精度が低くても、導電性プラグ３とサイドウォール下部電極７Ａまたは誘電体膜８との間での化学反応の発生を抑制することができる。また、頂部絶縁膜６Ａが存在するため、下部電極中心５Ａと誘電体膜８との間での化学反応の発生を抑制することができる。さらに、サイドウォール下部電極７Ａが存在するため、バリアメタルたる下部電極中心５Ａと誘電体膜８との間での化学反応の発生を抑制することができる。
【００５５】また、下部電極中心５Ａが導電性プラグ３に食い込んでいるので、製造途中において下部電極中心５Ａが倒れにくい。そして、
導電性プラグ３の上面が下部電極中心５Ａに完全に覆われない場合には、下部電極中心５Ａが導電性プラグ３に食い込んだ部分の側面の分だけ下部電極中心５Ａと導電性プラグ３との接触面積が増えるので、下部電極中心５Ａと導電性プラグ３との間の抵抗が小さくなる
【００５６】
実施の形態２．本実施の形態は、実施の形態１にかかるスタックトキャパシタを製造する方法について示すものである。図２〜図１４は、本実施の形態にかかるスタックトキャパシタの製造方法の各工程を示す断面図である
【００５７】まず、従来の技術と同様、半導体基板１の表面に素子分離領域、活性領域およびトランジスタ等の素子を形成しておく。なお、これら半導体基板１の表面の構造については図示を省略している。次に、
層間絶縁膜２をＣＶＤ法等により半導体基板１上に形成し、半導体基板１表面の活性領域や素子につながるコンタクトホールを形成する。
コンタクトホール内に導電性プラグ３を形成する（図２）
【００５８】次に、
層間絶縁膜２および導電性プラグ３上に絶縁膜４を形成する。そして、後の工程で下部電極中心５Ａの鋳型として用いられる被エッチング膜１１を形成する（図３）。
【００５９】次に、被エッチング膜１１の上にレジスト１２を形成し、レジスト１２に対し下部電極中心５ＡのパターンＰ１ａを形成する（図４）。下部電極中心５ＡのパターンＰ１ａの幅は、例えば１００ｎｍ〜２００ｎｍとしておけばよい。
【００６０】次に、
レジスト１２をマスクとして、被エッチング膜１１、絶縁膜４および導電性プラグ３の一部にエッチングを行い、被エッチング膜１１および絶縁膜４を貫通し、導電性プラグ３の上方に直立して導電性プラグ３に食い込むように下部電極中心５ＡのパターンＰ１ｂを形成する（図５）
【００６１】そして、レジスト１２を例えばプラズマアッシングにより除去する（図６）。
【００６２】次に、
パターンＰ１ｂが充分埋まるように、下部電極中心５Ａの材料を被エッチング膜１１の上に形成する（図７）。
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「半導体基板１」は、補正発明の「半導体基板」に相当する。
　また、引用発明の「プラグ２１」は、「スルーホール１８を形成してプラグ１３の表面を露出させた後、スルーホール１８の内部」に形成したものであるから、「プラグ１３」に接続されていることは明らかであり、「プラグ１３」と「プラグ１３」に接続される「プラグ２１」とは、「メモリセル選択用ＭＩＳＦＥＴＱｓ」の「ｎ型半導体領域９（ソース、ドレイン）」と「キャパシタの下部電極３２」とを電気的に接続するものであるから、補正発明の「ストレージノードプラグ」に相当する。
　引用発明の「シリコン窒化膜１０」、「シリコン酸化膜１１」、「シリコン酸化膜１４」、「絶縁膜１７」とで構成される積層膜は、補正発明の「第１絶縁膜」に相当する。
　よって、引用発明の「メモリセル選択用ＭＩＳＦＥＴＱｓが形成された半導体基板１上にシリコン窒化膜１０、シリコン酸化膜１１を堆積し、ｎ型半導体領域９（ソース、ドレイン）の上部のシリコン酸化膜１１およびシリコン窒化膜１０にコンタクトホール１２を形成後、コンタクトホール１２の内部にプラグ１３を形成するステップと、　シリコン酸化膜１１の上部にシリコン酸化膜１４を堆積・・・するステップと、　・・・絶縁膜１７を形成し、絶縁膜１７及びシリコン酸化膜１４にスルーホール１８を形成してプラグ１３の表面を露出させた後、スルーホール１８の内部に多結晶シリコンからなるプラグ２１を形成するステップ」は、補正発明の「半導体基板上にストレージノードプラグを有する第１絶縁膜を形成する第１ステップ」に相当する。
　
（３−２）引用発明の「エッチングストッパとして機能するシリコン窒化膜２３」、「シリコン酸化膜２４」は、各々補正発明の「エッチング停止膜」、「第２絶縁膜」に相当する。
　よって、引用発明の「プラグ２１が形成された絶縁膜１７上に、エッチングストッパとして機能するシリコン窒化膜２３およびシリコン酸化膜２４を形成するステップ」は、補正発明の「前記第１絶縁膜が形成された前記半導体基板上にエッチング停止膜及び第２絶縁膜を順に形成する第２ステップ」に相当する。
　
（３−３）引用発明の「孔（開口）２６」は、補正発明の「ホール」に相当する。
　よって、引用発明の「シリコン窒化膜２３がエッチングストッパとして機能するように、シリコン酸化膜のエッチング速度が高く、シリコン窒化膜のエッチング速度が小さい選択的なエッチング条件で第１のエッチングを行い、次にシリコン窒化膜がエッチングされやすい条件で第２のエッチングを行うことで、シリコン酸化膜２４およびシリコン窒化膜２３に孔（開口）２６を形成する工程であって、これによりプラグ２１の上面の一部及び絶縁膜１７の上面の一部が露出するステップ」は、補正発明の「前記エッチング停止膜を用いて前記第２絶縁膜を選択的にエッチングして前記ストレージノードプラグの上面の一部及び前記第１絶縁膜の上面の一部を露出させるホールを形成する第３ステップ」に相当する。
　
（３−４）上記（２−１）の引用例１の摘記箇所ａ．の０００７段落及び００１１段落を参照すると、引用発明の「ルテニウムシリサイド膜３６」は、「ルテニウム」からなる「下部電極３２」と「多結晶シリコンからなるプラグ２１」との熱反応を防止する機能を有することは明らかであるから、引用発明の「ルテニウムシリサイド膜３６」は、補正発明の「バリア金属膜」に相当する。
　よって、引用発明の「ルテニウム膜３５を形成後、熱処理を施し、ルテニウム膜３５とシリコンからなるプラグ２１とを反応させて、開口（孔２６）底部に露出したプラグ２１の露出面全面にルテニウムシリサイド膜３６を形成し、未反応のルテニウム膜３５を選択エッチングにより除去するステップ」と、補正発明の「前記ストレージノードプラグのリセスされた部分の表面にバリア金属膜を形成する第５ステップ」とは、「前記ストレージノードプラグの表面にバリア金属膜を形成する第５ステップ」である点で一致する。
　
（３−５）引用発明の「キャパシタの下部電極３２」は、補正発明の「ストレージノード電極」に相当する。
　また、引用発明の「キャパシタの下部電極３２」は、「ルテニウムシリサイド膜３６」を介して「プラグ２１」に接続されるものである。
　よって、引用発明の「ＣＶＤ法によりルテニウム膜３８を形成し、さらに、孔２６内にシリコン酸化膜３１を埋め込み、シリコン酸化膜２４上のルテニウム膜３８をエッチバック法を用いて除去することで、キャパシタの下部電極３２を形成するステップ」と、補正発明の「前記ホールの内部に前記バリア金属膜を介して前記ストレージノードプラグと接続するストレージノード電極を形成する第６ステップと・・・を含み、　前記ストレージノード電極を形成する前記第６ステップが、　前記バリア金属膜を含めて前記半導体基板の全面に、ＣＶＤ及びＡＬＤのうちのいずれか１つの処理を用いてＴｉＮ膜を形成する第８ステップと、　前記第２絶縁膜が露出するまで前記ＴｉＮ膜をエッチングする第９ステップとを含む」とは、「前記ホールの内部に前記バリア金属膜を介して前記ストレージノードプラグと接続するストレージノード電極を形成する第６ステップと・・・を含み、　前記ストレージノード電極を形成する前記第６ステップが、　前記バリア金属膜を含めて前記半導体基板の全面に、ＣＶＤの処理を用いて膜を形成する第８ステップと、　前記第２絶縁膜が露出するまで前記膜をエッチングする第９ステップとを含む」点で一致する。
　
（３−６）引用発明の「キャパシタ絶縁膜３３」、「ルテニウム膜で構成されるキャパシタの上部電極３４」は、各々補正発明の「誘電膜」、「プレート電極用金属膜」に相当する。
　よって、引用発明の「キャパシタ絶縁膜３３、及びルテニウム膜で構成されるキャパシタの上部電極３４を形成するステップ」は、補正発明の「前記ストレージノード電極上に誘電膜及びプレート電極用金属膜を順に形成する第７ステップ」に相当する。
　
（３−７）引用発明の「ＤＲＡＭメモリセルのキャパシタの製造方法」は、補正発明の「半導体素子のキャパシタ製造方法」に相当する。
　
（３−８）したがって、補正発明と引用発明とは、
　「半導体基板上にストレージノードプラグを有する第１絶縁膜を形成する第１ステップと、
　前記第１絶縁膜が形成された前記半導体基板上にエッチング停止膜及び第２絶縁膜を順に形成する第２ステップと、
　前記エッチング停止膜を用いて前記第２絶縁膜を選択的にエッチングして前記ストレージノードプラグの上面の一部及び前記第１絶縁膜の上面の一部を露出させるホールを形成する第３ステップと、
　前記ストレージノードプラグの表面にバリア金属膜を形成する第５ステップと、
　前記ホールの内部に前記バリア金属膜を介して前記ストレージノードプラグと接続するストレージノード電極を形成する第６ステップと、
　前記ストレージノード電極上に誘電膜及びプレート電極用金属膜を順に形成する第７ステップとを含み、
　前記ストレージノード電極を形成する前記第６ステップが、
　前記バリア金属膜を含めて前記半導体基板の全面に、ＣＶＤの処理を用いて膜を形成する第８ステップと、
　前記第２絶縁膜が露出するまで前記膜をエッチングする第９ステップとを含むことを特徴とする半導体素子のキャパシタ製造方法。」
　である点で一致し、次の２点で相違する。
　
（相違点１）
　補正発明は、「前記ホールにより露出された前記ストレージノードプラグの上面の一部及び前記第１絶縁膜の上面の一部のうち、前記ストレージノードプラグの上面の一部のみをリセスさせる第４ステップ」を含むのに対し、引用発明は、そのようなステップを有しない点。
　また、引用発明は、上記「第４ステップ」を有しないため、「前記ストレージノードプラグの表面にバリア金属膜を形成する第５ステップ」における「バリア金属膜」の形成箇所が、補正発明のように「前記ストレージノードプラグのリセスされた部分の表面」ではない点。
　
（相違点２）
　「前記ストレージノード電極を形成する前記第６ステップ」が、補正発明は、「前記バリア金属膜を含めて前記半導体基板の全面に、ＣＶＤ及びＡＬＤのうちのいずれか１つの処理を用いてＴｉＮ膜を形成する第８ステップと、　前記第２絶縁膜が露出するまで前記ＴｉＮ膜をエッチングする第９ステップとを含む」のに対し、引用発明は、「前記バリア金属膜を含めて前記半導体基板の全面に、ＣＶＤの処理を用いて膜を形成する第８ステップと、　前記第２絶縁膜が露出するまで前記膜をエッチングする第９ステップ」に対応するステップを含むものの、「第８ステップ」で「形成」される「膜」は「ＴｉＮ膜」ではなく、その結果として、「第９ステップ」で「エッチング」される「膜」も「ＴｉＮ膜」ではない点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
　引用例２には、「メモリセル」を構成する「スタックトキャパシタの製造方法」において、「層間絶縁膜２」及び「導電性プラグ３」上に形成された「下部電極中心５Ａの鋳型として用いられる被エッチング膜１１」及び「絶縁膜４」だけでなく、「導電性プラグ３の一部」にもエッチングを行い、「被エッチング膜１１および絶縁膜４を貫通し、導電性プラグ３の上方に直立して導電性プラグ３に食い込むように下部電極中心５ＡのパターンＰ１ｂを形成する」ことで、「下部電極中心５Ａが導電性プラグ３に食い込んだ部分の側面の分だけ下部電極中心５Ａと導電性プラグ３との接触面積が増えるので、下部電極中心５Ａと導電性プラグ３との間の抵抗が小さくなる」ことが記載されている。
　すなわち、引用例２には、プラグと下部電極を構成する部材との間の抵抗を小さくするために、プラグを露出させた後、プラグの上面の一部をリセスさせるステップを設ける技術が示されていると言える。
　ところで、引用例１には、上記（２−１）の摘記箇所ｃ．の０１１１段落に「本実施の形態によれば、開口（孔２６）底部に露出したプラグ２１の露出面全面にルテニウムシリサイド膜３６が形成されるので、プラグ２１と下部電極３２との接触抵抗を小さくすることができる。」と記載されているから、引用発明において、「プラグ２１」と「下部電極３２」との接触抵抗をさらに小さくすることは、引用例１に接した当業者が当然考慮し得た技術課題と言えるものである。
　したがって、引用発明において、引用例２の記載に基づいて、「プラグ２１」と「下部電極３２」との接触抵抗を小さくするために、「プラグ２１の上面の一部・・・が露出するステップ」の後に、「プラグ２１」の上面の一部をリセスさせるステップを設けること、すなわち、補正発明のように「前記ホールにより露出された前記ストレージノードプラグの上面の一部及び前記第１絶縁膜の上面の一部のうち、前記ストレージノードプラグの上面の一部のみをリセスさせる第４ステップ」を設けることは、当業者が容易になし得たことである。
　そして、引用発明において、引用例２の記載に基づいて、「プラグ２１」の上面の一部をリセスさせるステップを設ければ、引用発明の「・・・開口（孔２６）底部に露出したプラグ２１の露出面全面にルテニウムシリサイド膜３６を形成・・・するステップ」は、「・・・開口（孔２６）底部に露出したプラグ２１のリセスされた部分の表面にルテニウムシリサイド膜３６を形成・・・するステップ」となることは明らかであるから、補正発明のように、「前記ストレージノードプラグのリセスされた部分の表面にバリア金属膜を形成する第５ステップ」とすることも、当業者が容易になし得たことである。
　よって、引用発明において、引用例２の記載に基づいて、相違点１に係る構成を備えるようにすることは、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
　引用例１には、上記（２−１）の摘記箇所ｄ．の０１４９段落に「孔内に・・・ルテニウムシリサイド膜７１を形成する（図５９（ｅ））。・・・さらにバリア膜７２、たとえば窒化チタンを形成し（図５９（ｇ））、その後スパッタ法およびＣＶＤ法を適用してルテニウム膜７３を形成し、下部電極に適用できる。」と記載されている。
　すなわち、引用例１には、「ルテニウムシリサイド膜」と「ルテニウム膜」との間に「窒化チタン」からなる「バリア膜」を設ける技術が示されていると言えるとともに、「窒化チタン」は「ルテニウム膜」直下の全面に設けられているので、「窒化チタン」と「ルテニウム膜」とで「下部電極」を構成することも示唆されていると言える。
　また、一般に、絶縁膜に設けられたキャパシタ用開口部内に金属を含むキャパシタ下部電極を有するキャパシタを備える半導体装置の形成において、キャパシタ下部電極を、窒化チタン膜と金属膜（Ｒｕ膜）とで形成することで、窒化チタン膜を金属膜と絶縁膜との接合層として利用すること、及び、その窒化チタン膜をＣＶＤ法を用いて形成することは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例１に記載されているように、当業者における周知技術でもある。
　したがって、引用発明の「キャパシタの下部電極３２を形成するステップ」において、引用例１の記載に基づいて、「キャパシタの下部電極３２」の構成材料を「窒化チタン」と「ルテニウム膜３８」の積層構造として、ＣＶＤ法により窒化チタン及びルテニウム膜３８を形成し、さらに、孔２６内にシリコン酸化膜３１を埋め込み、シリコン酸化膜２４上の窒化チタン及びルテニウム膜３８をエッチバック法を用いて除去することで、キャパシタの下部電極３２を形成するステップとすること、すなわち補正発明のように、「前記ストレージノード電極を形成する前記第６ステップが、　前記バリア金属膜を含めて前記半導体基板の全面に、ＣＶＤ及びＡＬＤのうちのいずれか１つの処理を用いてＴｉＮ膜を形成する第８ステップと、　前記第２絶縁膜が露出するまで前記ＴｉＮ膜をエッチングする第９ステップとを含む」ものとすることは、当業者が容易になし得たことである。
　よって、引用発明において、引用例１の記載に基づいて、相違点２に係る構成を備えるようにすることは、当業者がが容易になし得た範囲に含まれる程度のものである。
　
ａ．周知例１：特開平７−２０３６８６号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である上記周知例１には、図１〜２、７〜９、３７〜３８とともに次の記載がある。
　
「【００１９】
【発明が解決しようとする課題】
しかし、上述した従来の半導体装置においては、以下のような問題があった。すなわち、図３７に示した
キャパシタ誘電体膜１１８を形成するための酸化処理の際、キャパシタ電極であるＳＮ電極１１７ａ、１１７ｂを構成するルテニウム膜が酸化される。この場合、ＢＰＴＥＯＳ膜からなるＳＮ層間絶縁膜１１３とＳＮ電極１１７ａ、１１７ｂを構成するルテニウム膜との間の密着性が劣化することになる。
【００２０】〜【００２１】（略）
【００２２】
【課題を解決するための手段】（後略）
【００２３】（略）
【００２４】
この発明の他の局面に従った半導体装置は、
金属を含むキャパシタ下部電極を有するキャパシタを備える半導体装置であって、絶縁膜と上記キャパシタ下部電極とを備える。絶縁膜はキャパシタ用開口部を有する。キャパシタ下部電極はキャパシタ用開口部内に配置されている。キャパシタ下部電極は、窒化チタン膜と導電体膜とを有する。窒化チタン膜はキャパシタ用開口部の内壁に接触するように配置されている。導電体膜は、窒化チタン膜上に形成され、金属を含む
【００２５】
このようにすれば、窒化チタン膜をキャパシタ下部電極と絶縁膜との接合層として利用できる。
　
「【００３５】
（実施の形態１）
図１は、本発明による半導体装置の実施の形態１を示す断面模式図である。図２は、図１に示した半導体装置の部分拡大断面模式図である。図１および図２を参照して、本発明による半導体装置の実施の形態１を説明する。（後略）
【００３６】〜【００５１】（略）
【００５２】
次に、
図７に示すように、窒化チタン膜を形成する工程として、開口部１４ａ、１４ｂの内部からＳＮ層間絶縁膜１３の上部表面上にまで延在するように第１ストレージノード（ＳＮ）電極膜１５ａ、１５ｂ（図１参照）となるべき窒化チタン（ＴｉＮ）膜２６を、ＣＶＤ法を用いて堆積する
【００５３】
次に、
図８に示すように、金属を含む導電体膜を形成する工程として、ＴｉＮ膜２６上にＲｕ膜２７を形成する。
【００５４】
次に、ＣＭＰ法を用いて、
ＳＮ層間絶縁膜１３の上部表面上に位置するＲｕ膜２７およびＴｉＮ膜２６（図８参照）を部分的に除去する。
このようにして、キャパシタ下部電極としてのＳＮ電極１７ａ、１７ｂを形成する工程を実施する
　
　したがって、上記周知例１には、絶縁膜に設けられたキャパシタ用開口部内に金属を含むキャパシタ下部電極を有するキャパシタを備える半導体装置の形成において、キャパシタ下部電極を、窒化チタン膜と金属膜（Ｒｕ膜）とで形成することで、窒化チタン膜を金属膜と絶縁膜との接合層として利用することが記載されているものと認められる。
　また、開口部内及び絶縁膜上に窒化チタン膜をＣＶＤ法を用いて形成し、窒化チタン膜上にＲｕ膜を形成し、絶縁膜上部表面上に位置するＲｕ膜及び窒化チタン膜を部分的に除去することで、キャパシタ下部電極を形成することが記載されているものと認められる。
　
（４−３）相違点についての判断のまとめ
　補正発明と引用発明との相違点については以上のとおりであるから、補正発明は、引用例１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
（５）独立特許要件についてのまとめ
　以上検討したとおり、補正発明は、引用例１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２４年７月２５日に提出された手続補正書による補正は上記のとおり却下され、また、同年３月９日に提出された手続補正書による補正は原審において却下されているので、本願の請求項１〜２１に係る発明は、平成２３年１１月２２日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜２１に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−２１７４０３号公報（引用例１）、及び特開２００１−２１０８０３号公報（引用例２）には、上記第２．４．（２）に記載したとおりの事項、及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、引用例１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用例１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。