【事件の表示】
　特願２００１−　９００９５「シフトレジスタを有する液晶表示装置の駆動回路」拒絶査定不服審判事件〔平成１４年　２月　８日出願公開、特開２００２−　４１００６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１３年３月２７日（パリ条約による優先権主張２０００年７月１８日、韓国）の出願であって、平成２３年７月２５日付けで手続補正がなされ、同年９月２０日付けで拒絶査定がなされ、これに対して、平成２４年１月２６日付けで拒絶査定不服審判が請求されると同時に手続補正がなされたものである。
　
第２　平成２４年１月２６日付け手続補正についての補正却下の決定
〔補正却下の決定の結論〕
　平成２４年１月２６日付け手続補正を却下する。
　
〔理由〕
１　本件補正の内容
（１）平成２４年１月２６日付け手続補正（以下「本件補正」という。）は、特許請求の範囲についてするものであって、本件補正前の請求項１に、
「ｍ行×ｎ
列の
　前記メモリ素子に印加される前記クロック信号を，データが出力されるｍ行のメモリ素子から順次遅延させ，前記データが入力される方の行に順次遅延させて印加するクロック信号遅延手段；及び
　前記データが入力されるメモリ素子に適用されるクロック信号の遅延時間と同様に遅延させて出力するデータ遅延手段を備え、
　前記クロック信号遅延手段は，ｍ-１行，ｍ-２行，…１行のメモリ素子に前記クロック信号を遅延する遅延部が一対一で構成され，前記遅延部はｍ-１行，ｍ-２行，…１行の順に遅延時間を段々大きくして前記クロック信号を出力することを特徴とするシフトレジスタ。」とあったものを、
　
「ｍ行×ｎ
列（ｍおよびｎは２以上の整数）の
　前記メモリ素子に印加される前記クロック信号を，データが出力されるｍ行のメモリ素子から順次遅延させ，前記データが入力される方の行に順次遅延させて印加するクロック信号遅延手段；及び
　前記データが入力されるメモリ素子に適用されるクロック信号の遅延時間と同様に遅延させて出力するデータ遅延手段を備え、
　前記クロック信号遅延手段は，ｍ-１行，ｍ-２行，…１行のメモリ素子に前記クロック信号を遅延する遅延部が一対一で構成され，前記遅延部はｍ-１行，ｍ-２行，…１行の順に遅延時間を段々大きくして前記クロック信号を出力することを特徴とするシフトレジスタ。」とする補正を含むものである（下線は審決で付した。以下同じ。）。
　
（２）本件補正後の請求項１に係る上記（１）の補正は、本件補正前の請求項１に係る発明を特定するために必要な事項である「ｍ」および「ｎ」を、「２以上の整数」と限定するものである。
　
２　本件補正の目的
　本件補正後の請求項１に係る本件補正は、上記１（２）のとおり、本件補正前の請求項１に係る発明を特定するために必要な事項を限定するものであるから、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　そこで、本件補正後の請求項１に係る発明（以下「本願補正発明」という。）が、特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下検討する。
　
３　引用例
（１）原査定の拒絶の理由に引用された「本願の優先日前に頒布された刊行物である特開平６−２９１６１５号公報（以下「引用例１」という。）」には、次の事項が図とともに記載されている。
　ア　「【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＩＣとメモリなどの外部素子との間でデータをやりとりするためのインタフェース回路に関するものである。
【０００２】
【従来の技術】近年、集積回路のクロックの高速化が顕著であり、バッファの遅延時間や外部素子のアクセス時間に依存せずに正しいデータ伝送を行うことが可能なインターフェース回路が重要視されている。
【０００３】以下、図３、図４を用いて従来のインターフェース回路を説明する。図３において、１、６、８は内部遅延時間tdを有するフリップフロップである。２、４、５はバッファであり遅延時間をtdbufとする。３、７は遅延時間tdinvを持ったインバータである。９はＩＣを表し、１０はホールド時間tdis、アクセス時間tac、出力不定期間tndを持った外部素子である。
【０００４】以上のように構成されたインターフェース回路について、以下図４を用いてその動作を説明する。
【０００５】図４は、図３に示す従来例のタイミングチャートを示したものである。最初にデータａがクロックＣＫＡでフリップフロップ１にラッチされる。外部素子１０の入力信号ｂには、フリップフロップ１とバッファ２の遅延時間が伴い、クロックＭＣＫで外部素子１０に取り込まれる。外部素子１０の出力信号ｃはアクセス時間tac後に出力が開始され、クロックＭＣＫの次の立ち上がり時からホールド時間tdisの間出力の正確性が保証される。
【０００６】フリップフロップ６の入力信号ｄは、バッファ５によりｃに対してtdbuf時間遅れる。この入力信号ｄは、クロックＣＫＡの反転クロックＣＫＢでフリップフロップ６にラッチされる。最後にフリップフロップ８によって、クロックＣＫＡに同期してデータｆが出力される。
【０００７】
【発明が解決しようとする課題】しかしながら上記のような構成では、クロック周期と外部素子のアクセス時間の差が小さく、かつバッファの遅延時間が半導体の拡散プロセスによってばらついた場合、ミスラッチを生ずるという問題点を有していた。例えば図３の構成で外部素子としてアクセス時間が２５ns、ホールド時間が６ns、出力不定期間が１９nsのＦＩＦＯメモリを想定し、クロック周期が３５ns、バッファの遅延時間が２ns、インバータの遅延時間が５ns、フリップフロップの遅延時間が８nsの場合は、図４に示すようなタイミングチャートとなり、クロックＣＫＢでフリップフロップ６に正しいデータがラッチされる。
【０００８】しかし、同様の構成においてバッファの遅延時間が５nsの場合には図５に示すタイミングチャートとなり、クロックＣＫＢの立ち上がり時に入力データｄは不定であるのでフリップフロップ６には正しいデータがラッチされず、ミスラッチとなる。
【０００９】本発明は上述の問題点に鑑み、外部素子のアクセス時間とバッファの遅延時間のばらつきによってミスラッチを起こすような場合にも、バッファの遅延時間を吸収することによって正しいデータをラッチするインターフェース回路を提供するものである。
【００１０】
【課題を解決するための手段】上記問題を解決するために、本発明のインターフェース回路は、
入力信号をデータ、クロック入力を内部クロック信号とする外部素子へデータを出力するための第一のフリップフロップ
前記第一のフリップフロップの出力信号を入力とする第一のバッファと、内部クロック信号を入力とする第一のインバータと、第一のインバータの出力信号を入力とする第二のバッファと、第一のバッファの出力信号を入力、第二のバッファの出力信号をクロック入力とする外部素子と、第二のバッファの出力信号を入力とする第三のバッファと、外部素子の出力信号を入力とする第四のバッファと、第四のバッファの出力信号を入力、第三のバッファの出力信号をクロック入力とする、ＩＣへデータを入力するための第二のフリップフロップと、内部クロック信号を入力とする第二のインバータと、第二のフリップフロップの出力信号を入力、第二のインバータの出力信号をクロック入力とする第三のフリップフロップと、第三のフリップフロップの出力信号を入力、内部クロック信号をクロック入力とする第四のフリップフロップから構成され
【００１１】
【作用】本発明は上記した構成によって、外部素子へ出力するデータをラッチし、得られたデータと反転のクロックを外部素子に出力し、外部素子で使用するクロックを再び内部へ取り込み、そのクロックで外部素子から出力されるデータをラッチし、ラッチしたデータを内部クロックと同期してＩＣへ入力することによって、バッファの遅延時間を吸収し正しいデータをラッチすることができる。
【００１２】
【実施例】以下、本発明の一実施例のインターフェース回路を図面を参照しながら説明する。図１は本発明のインターフェース回路の回路図を示すものである。図１において、
１、６、８、１２は遅延時間tdを有したフリップフロップである。２、４、５、１１は遅延時間tdbufを持ったバッファ、３、７は遅延時間tdinvを持ったインバータである。
１０はホールド時間tdis、アクセス時間tac、出力不定期間tndを持った外部素子
【００１３】以上のように構成されたインターフェース回路について、以下図２を用いてその動作を説明する。
【００１４】図２は、図１に示すインターフェース回路の実施例のタイミングチャート示したものである。
最初にデータａがクロックＣＫＡでフリップフロップ１にラッチされる。外部素子１０の入力信号ｂには、フリップフロップ１とバッファ２の遅延時間が伴い、クロックＭＣＫで外部素子１０に取り込まれる。外部素子１０の出力信号ｃはアクセス時間tac後に出力が開始され、クロックＭＣＫの次の立ち上がり時からホールド時間tdisの間出力の正確性が保証される。フリップフロップ１２の入力信号ｄは、外部素子１０の出力信号ｃに対してバッファ１１の遅延時間tdbufだけ遅れるが、クロックＣＫＢもバッファ５の遅延時間tdbuf分遅れる。その結果、バッファの遅延時間を吸収することができ、フリップフロップ１２には正しいデータがラッチされる。フリップフロップ６は、バッファによる遅延を伴わない反転クロックＣＫＣで入力信号ｅをラッチする。最後に、フリップフロップ８はクロックＣＫＡで入力信号ｆをラッチし、データｇを出力する
【００１５】以上のように本実施例によれば、外部素子で使用するクロックＭＣＫを再び内部へ取り込むためのバッファ５と、バッファ５の出力信号ＣＫＢでラッチするフリップフロップ１２を挿入することによって、バッファの遅延時間が半導体の拡散プロセスによって各ＩＣ毎にばらついた場合でも、同一ＩＣ内のバッファの遅延時間のばらつきは非常に小さいという性質を利用してバッファによる遅延時間を吸収し、正しいデータをラッチすることができる
　
　イ　図１及び図２の記載から、次のことが見て取れる。
（ア）フリップフロップ１２は、入力信号であるデータｄを、クロック入力であるクロック信号ＣＫＢの立ち上がりでラッチし、ラッチしたデータｄの値は、ラッチ後ｔｄ（＝８ｎｓ）の遅延後にデータｅとして出力され始めること
（イ）フリップフロップ６は、入力信号であるデータｅを、クロック入力であるクロック信号ＣＫＣの立ち上がりでラッチし、ラッチしたデータｅの値は、ラッチ後ｔｄ（＝８ｎｓ）の遅延後にデータｆとして出力され始めること
（ウ）フリップフロップ８は、入力信号であるデータｆを、クロック入力であるクロック信号ＣＫＡの立ち上がりでラッチし、ラッチしたデータｆの値は、ラッチ後ｔｄ（＝８ｎｓ）の遅延後にデータｇとして出力され始めること
（エ）フリップフロップ１、６、８及び１２の遅延時間tdは８ｎｓ、バッファ２、４、５及び１１の遅延時間tdbufは５ｎｓ、インバータ３及び７の遅延時間tdinvは５ｎｓ、外部素子１０のホールド時間tdisは５ｎｓ、外部素子１０のアクセス時間tacは２５ｎｓ、外部素子１０の出力不定期間tndは１９ｎｓであること
（オ）内部クロック信号ＣＫＡのクロック周期Ｔは３５ｎｓであり、クロック周期Ｔが３５ｎｓである内部クロック信号ＣＫＡをインバータ３又は７で反転させると、その出力の立ち上がりはその入力の立ち上がりよりも半周期（＝１７．５ｎｓ）とインバータ３及び７の遅延時間tdinv（＝５ｎｓ）との合計時間である２２．５ｎｓ遅延し、バッファ４及び５はいずれも遅延時間tdbufは５ｎｓであるから、反転クロック信号ＣＫＣ、クロック信号ＭＣＫ及びクロック信号ＣＫＢの立ち上がりのタイミングは、内部クロック信号ＣＫＡの立ち上がりのタイミングよりも、それぞれ２２．５ｎｓ、２７．５ｎｓ及び３２．５ｎｓ遅れること
　
　ウ　上記ア及びイから、引用例１には次の発明が記載されているものと認められる。
「入力信号をデータａ、クロック入力を内部クロック信号ＣＫＡとする外部素子へデータを出力するための第一のフリップフロップ１と、第一のフリップフロップ１の出力信号を入力する第一のバッファ２と、内部クロック信号ＣＫＡを入力とする第一のインバータ３と、第一のインバータ３の出力信号を入力とする第二のバッファ４と、第一のバッファ２の出力信号ｂを入力、第二のバッファ４の出力信号ＭＣＫをクロック入力とする外部素子１０と、第二のバッファ４の出力信号ＭＣＫを入力とする第三のバッファ５と、外部素子１０の出力信号ｃを入力とする第四のバッファ１１と、第四のバッファ１１の出力信号ｄを入力、第三のバッファ５の出力信号ＣＫＢをクロック入力とする第二のフリップフロップ１２と、内部クロック信号ＣＫＡを入力とする第二のインバータ７と、第二のフリップフロップ１２の出力信号ｅを入力、第二のインバータ７の出力信号ＣＫＣをクロック入力とする第三のフリップフロップ６と、第三のフリップフロップ６の出力信号ｆを入力、内部クロック信号ＣＫＡをクロック入力とする第四のフリップフロップ８から構成され、
　前記フリップフロップ１、６、８及び１２は遅延時間td（＝８ｎｓ）を有し、前記バッファ２、４、５及び１１は遅延時間tdbuf（＝５ｎｓ）を持ち、前記インバータ３及び７は遅延時間tdinv（＝５ｎｓ）を持ち、前記外部素子１０はホールド時間tdis（＝５ｎｓ）、アクセス時間tac（＝２５ｎｓ）、出力不定期間tnd（＝１９ｎｓ）を持っており、
　内部クロック信号ＣＫＡのクロック周期Ｔは３５ｎｓであり、内部クロック信号ＣＫＡをインバータ３又は７で反転させた出力の立ち上がりはその入力の立ち上がりよりも２２．５ｎｓ遅延するから、反転クロック信号ＣＫＣ及びクロック信号ＣＫＢの立ち上がりのタイミングは、内部クロック信号ＣＫＡの立ち上がりのタイミングよりも、それぞれ２２．５ｎｓ及び３２．５ｎｓ遅れており、
　最初にデータａがクロックＣＫＡでフリップフロップ１にラッチされ、外部素子１０の入力信号ｂには、フリップフロップ１とバッファ２の遅延時間（＝１３ｎｓ）が伴い、クロック信号ＭＣＫで外部素子１０に取り込まれ、外部素子１０の出力信号ｃはアクセス時間tac（＝２５ｎｓ）後に出力が開始され、クロック信号ＭＣＫの次の立ち上がり時からホールド時間tdis（＝５ｎｓ）の間出力の正確性が保証され、フリップフロップ１２の入力信号ｄは、外部素子１０の出力信号ｃに対してバッファ１１の遅延時間tdbuf（＝５ｎｓ）だけ遅れるが、クロック信号ＣＫＢもバッファ５の遅延時間tdbuf（＝５ｎｓ）分遅れる結果、バッファの遅延時間を吸収することができ、フリップフロップ１２は、入力信号である正しいデータｄを、クロック入力であるクロック信号ＣＫＢの立ち上がりでラッチし、ラッチしたデータｄの値を、ラッチ後ｔｄ（＝８ｎｓ）の遅延後にデータｅとして出力し始め、フリップフロップ６は、入力信号であるデータｅを、クロック入力であるバッファによる遅延を伴わない反転クロック信号ＣＫＣの立ち上がりでラッチし、ラッチしたデータｅの値を、ラッチ後ｔｄ（＝８ｎｓ）の遅延後にデータｆとして出力し始め、フリップフロップ８は、入力信号であるデータｆを、クロック入力であるクロック信号ＣＫＡの立ち上がりでラッチし、ラッチしたデータｆの値を、ラッチ後ｔｄ（＝８ｎｓ）の遅延後にデータｇとして出力し始めるようにして、外部素子で使用するクロック信号ＭＣＫを再び内部へ取り込むためのバッファ５と、バッファ５の出力信号ＣＫＢでラッチするフリップフロップ１２を挿入することによって、バッファの遅延時間が半導体の拡散プロセスによって各ＩＣ毎にばらついた場合でも、同一ＩＣ内のバッファの遅延時間のばらつきは非常に小さいという性質を利用してバッファによる遅延時間を吸収し、正しいデータをラッチすることができるようにしたインターフェース回路。」（以下「引用発明１」という。）
　
（２）原査定の拒絶の理由に引用された「本願の優先日前に頒布された刊行物である特開平７−１２２０９４号公報（以下「引用例２」という。）」には、次の事項が図とともに記載されている。
　ア　「【特許請求の範囲】
【請求項１】　複数のフリップフロップを直列に接続してなるシフトレジスタを有する半導体集積回路であって、
上記各フリップフロップのクロック信号入力端子間に遅延回路をそれぞれ配設し、上記遅延回路を通して各フリップフロップにクロック信号を供給するとともに、上記クロック信号を、上記シフトレジスタのデータ入力方向とは逆の方向に流すようにしたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、特に、クロック信号に同期して動作するシフトレジスタを有する半導体集積回路に関する。
【０００２】
【従来の技術】従来、クロック信号に同期して動作するシフトレジスタを有する半導体集積回路としては、図３に示すように、
クロック信号に同期する複数のフリップフロップを直列に接続して、シフトレジスタを構成する
【０００３】上記のように構成されたシフトレジスタに対し、
クロック信号入力端子１３よりクロック信号Ｓ
ＣＫ
を入力すると、
【０００４】
【発明が解決しようとする課題】しかしながら、上述のシフトレジスタを有する半導体集積回路では、シフトレジスタにデータを入力する際に、
シフトレジスタを構成する複数のフリップフロップが、クロック信号Ｓ
ＣＫ
に同期して同時にその状態を変化させるために、電源電圧に対して多大のノイズが発生する可能性が存在するという問題を有していた
【０００５】本発明は上述の問題点にかんがみ、フリップフロップの状態変化に伴って発生するノイズが少ないシフトレジスタを有する半導体集積回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するために、本発明の半導体集積回路は、複数のフリップフロップを直列に接続してなるシフトレジスタを有する半導体集積回路であって、
上記各フリップフロップのクロック信号入力端子間に遅延回路をそれぞれ配設し、上記遅延回路を通して各フリップフロップにクロック信号を供給するとともに、上記クロック信号を、上記シフトレジスタのデータ入力方向とは逆の方向に流すようにした
【０００７】
【作用】本発明は上記技術手段よりなるので、
シフトレジスタを構成する複数のフリップフロップにクロック信号が同時に入力されることがなくなるので、各フリップフロップの状態が変化するタイミングが相互にずれるようになり、多くのフリップフロップの状態が同時に変化するために生じる可能性があるデータ入力時のノイズ発生が低減され
【０００８】
【実施例】以下、本発明の一実施例について図面を参照しながら説明する。
【０００９】図１は、本発明の一実施例によるデータ入力時におけるノイズ発生を低減する
シフトレジスタ
【００１０】図１に示す回路において、
フリップフロップ１１１〜１１ｎはそれぞれ直列に接続され、フリップフロップ１１１のデータ入力端子Ｄはデータ入力端子１４に接続され
各フリップフロップ１１１〜１１ｎのクロック入力端子の間には、遅延回路１２１〜１２（ｎ−１）が接続されている。この遅延回路１２１〜１２（ｎ−１）は、シフトレジスタのデータ入力方向とは逆方向に直列に接続され、遅延回路１２（ｎ−１）の入力端子は、クロック信号入力端子１３に接続され
【００１１】図１の回路において、データ入力端子１４よりデータを入力する場合、シフトレジスタを構成する各フリップフロップ１１１〜１１ｎは、遅延回路１２１〜１２（ｎ−１）によるクロック信号遅延により、タイミングがずらされた形で状態を変化させる。
【００１２】すなわち、
クロック信号入力端子１３から供給されるクロック信号Ｓ
ＣＫ
は、フリップフロップ１１ｎには直接供給され、フリップフロップ１１（ｎ−１）には遅延回路１２（ｎ−１）を介して供給され、フリップフロップ１１（ｎ−２）には遅延回路１２（ｎ−１）および１２（ｎ−２）を介して供給され、…、フリップフロップ１１２には遅延回路１２（ｎ−１）〜１２２を介して供給され、フリップフロップ１１１には遅延回路１２（ｎ−１）〜１２１を介して供給される
ため、各フリップフロップ１１１〜１１ｎは、
データ入力方向とは逆方向にフリップフロップ１１ｎ、フリップフロップ１１（ｎ−１）、…、フリップフロップ１１１の順にタイミングがずらされた形で状態を変化させ
【００１３】
これにより、各フリップフロップにおいて状態反転のタイミングがずれているにもかかわらず、データを正常にシフトさせることができるとともに、あるタイミングに多くのフリップフロップの状態変化が同時に起こることが抑制され、回路全体としてノイズを低減することができる
【００１４】
【発明の効果】以上説明したように本発明によれば、シフトレジスタを構成するフリップフロップの状態変化のタイミングをずらすことができるので、データ入力に伴うノイズの発生を大幅に低減することができる。」
　
　イ　図１から、ｎが４以上の整数であることが見て取れる。
　
　ウ　上記ア及びイから、引用例２には次の発明が記載されているものと認められる。
「クロック信号に同期する複数のフリップフロップを直列に接続して構成したシフトレジスタでは、クロック信号入力端子よりクロック信号を入力すると、シフトレジスタを構成する複数のフリップフロップが、クロック信号に同期して同時にその状態を変化させるために、電源電圧に対して多大のノイズが発生する可能性が存在するという問題を有していたので、上記各フリップフロップのクロック信号入力端子間に遅延回路をそれぞれ配設し、上記遅延回路を通して各フリップフロップにクロック信号を供給するとともに、上記クロック信号を、上記シフトレジスタのデータ入力方向とは逆の方向に流すようにすることにより、シフトレジスタを構成する複数のフリップフロップにクロック信号が同時に入力されることをなくして、各フリップフロップの状態が変化するタイミングが相互にずれるようにし、多くのフリップフロップの状態が同時に変化するために生じる可能性があるデータ入力時のノイズ発生を低減したシフトレジスタであって、
　フリップフロップ１１１〜１１ｎ（ｎは４以上の整数）はそれぞれ直列に接続され、フリップフロップ１１１のデータ入力端子Ｄはデータ入力端子１４に接続され、各フリップフロップ１１１〜１１ｎのクロック信号入力端子の間には、遅延回路１２１〜１２（ｎ−１）が接続され、この遅延回路１２１〜１２（ｎ−１）は、シフトレジスタのデータ入力方向とは逆方向に直列に接続され、遅延回路１２（ｎ−１）の入力端子は、クロック信号入力端子１３に接続され、クロック信号入力端子１３から供給されるクロック信号ＳＣＫは、フリップフロップ１１ｎには直接供給され、フリップフロップ１１（ｎ−１）には遅延回路１２（ｎ−１）を介して供給され、フリップフロップ１１（ｎ−２）には遅延回路１２（ｎ−１）および１２（ｎ−２）を介して供給され、…、フリップフロップ１１２には遅延回路１２（ｎ−１）〜１２２を介して供給され、フリップフロップ１１１には遅延回路１２（ｎ−１）〜１２１を介して供給されるため、各フリップフロップ１１１〜１１ｎは、データ入力方向とは逆方向にフリップフロップ１１ｎ、フリップフロップ１１（ｎ−１）、…、フリップフロップ１１１の順にタイミングがずらされた形で状態を変化させ、これにより、各フリップフロップにおいて状態反転のタイミングがずれているにもかかわらず、データを正常にシフトさせることができるとともに、あるタイミングに多くのフリップフロップの状態変化が同時に起こることが抑制され、回路全体としてノイズを低減することができるシフトレジスタ。」（以下「引用発明２」という。）
　
４　引用発明１との対比・判断
（１）対比
　本願補正発明と引用発明１とを対比する。
　ア　引用発明１の「データａ」、「内部クロック信号ＣＫＡ」、「フリップフロップ６、８又は１２」、「バッファ４及び５、インバータ３及び７」、「フリップフロップ１、バッファ２及び１１、外部素子１０」、「『インバータ７』、『インバータ３、バッファ４及びバッファ５』」及び「フリップフロップ６、８及び１２」は、それぞれ、本願補正発明の「データ」、「クロック信号」、「メモリ素子」、「クロック信号遅延手段」、「データ遅延手段」、「遅延部」及び「シフトレジスタ」に相当する。
　
　イ　引用発明１において、「メモリ素子（フリップフロップ１２）」は入力信号である正しいデータｄを、クロック入力であるクロック信号ＣＫＢの立ち上がりでラッチし、ラッチしたデータｄの値を、ラッチ後ｔｄ（＝８ｎｓ）の遅延後にデータｅとして出力し始め、「メモリ素子（フリップフロップ６）」は、入力信号であるデータｅを、クロック入力であるバッファによる遅延を伴わない反転クロック信号ＣＫＣの立ち上がりでラッチし、ラッチしたデータｅの値を、ラッチ後ｔｄ（＝８ｎｓ）の遅延後にデータｆとして出力し始め、「メモリ素子（フリップフロップ８）」は、入力信号であるデータｆを、クロック入力であるクロック信号ＣＫＡの立ち上がりでラッチし、ラッチしたデータｆの値を、ラッチ後ｔｄ（＝８ｎｓ）の遅延後にデータｇとして出力し始めるようにしてあるから、引用発明１の「メモリ素子（フリップフロップ６、８及び１２）」と本願補正発明の「メモリ素子」とは「データをクロック信号に同期してシフトさせる」点で一致するといえる。
　また、引用発明１において、反転クロック信号ＣＫＣ及びクロック信号ＣＫＢの立ち上がりのタイミングは、内部クロック信号ＣＫＡの立ち上がりのタイミングよりも、それぞれ２２．５ｎｓ及び３２．５ｎｓ遅れているから、引用発明１の「クロック信号遅延手段（バッファ４及び５、インバータ３及び７）」と本願補正発明の「クロック信号遅延手段」とは「前記メモリ素子に印加される前記クロック信号を，データが出力されるｍ行のメモリ素子から順次遅延させ，前記データが入力される方の行に順次遅延させて印加する」点で一致し、引用発明１の「メモリ素子（フリップフロップ８）」と本願補正発明の「データが出力されるｍ行のメモリ素子」とは「データが出力される３行のメモリ素子」の点で一致する。
　
　ウ　引用発明１において、最初にデータａがクロックＣＫＡでフリップフロップ１にラッチされてから、外部素子１０の入力信号ｂには、フリップフロップ１とバッファ２の遅延時間（＝１３ｎｓ）が伴い、内部クロック信号ＣＫＡの立ち上がりのタイミングよりも２７．５ｎｓ遅れたクロック信号ＭＣＫの立ち上がりで外部素子１０に取り込まれ、外部素子１０の出力信号ｃはアクセス時間tac（＝２５ｎｓ）後に出力が開始され、クロック信号ＭＣＫの次の立ち上がり時からホールド時間tdis（＝５ｎｓ）の間出力の正確性が保証され（１５ｎｓ間）、フリップフロップ１２の入力信号ｄは、外部素子１０の出力信号ｃに対してバッファ１１の遅延時間tdbuf（＝５ｎｓ）だけ遅れるから、フリップフロップ１２の入力信号ｄの立ち上がりタイミングは、最初にデータａをラッチしたときのクロックＣＫＡの立ち上がりタイミングよりも５７．５ｎｓ遅延し、クロックＣＫＡの最新の立ち上がりタイミングよりも２２．５ｎｓ遅延し、その後１５ｎｓ間正しく出力されることになる。
　してみると、引用発明１の「データ遅延手段（フリップフロップ１、バッファ２及び１１、外部素子１０）」は、反転クロック信号ＣＫＣ及びクロック信号ＣＫＢの立ち上がりのタイミングの、内部クロック信号ＣＫＡの立ち上がりのタイミングからの２２．５ｎｓあるいは３２．５ｎｓの遅延時間と同様に遅延させて出力しているといえるから、本願補正発明の「データ遅延手段」と、「前記データが入力されるメモリ素子に適用されるクロック信号の遅延時間と同様に遅延させて出力する」点で一致する。
　
　エ　引用発明１において、「ｍ」は「３」であるから、引用発明１のフリップフロップ６及びフリップフロップ１２が、本願補正発明の「２行，１行のメモリ素子」、すなわち「ｍ-１行，…１行のメモリ素子」に相当し、引用発明１の「クロック信号遅延手段」は、バッファ４、バッファ５、インバータ３及びインバータ７であり、引用発明１の「２行のメモリ素子（フリップフロップ６）」のクロック入力であるクロック信号ＣＫＣはインバータ７により遅延されており、引用発明１の「１行のメモリ素子（フリップフロップ１２）」のクロック入力であるクロック信号ＣＫＢはインバータ３、バッファ４及びバッファ５により遅延されているから、引用発明１において、「２行のメモリ素子」には「遅延部」であるインバータ７が、「１行のメモリ素子」には「遅延部」であるインバータ３、バッファ４及びバッファ５が、一対一に対応して構成され、かつ、「１行のメモリ素子」に入力される反転クロック信号ＣＫＣ及び「１行のメモリ素子」に入力されるクロック信号ＣＫＢの立ち上がりのタイミングは、内部クロック信号ＣＫＡの立ち上がりのタイミングよりも、それぞれ２２．５ｎｓ及び３２．５ｎｓ遅れるから、引用発明１の「クロック信号遅延手段」と本願補正発明の「ｍ-１行，ｍ-２行，…１行のメモリ素子に前記クロック信号を遅延する遅延部が一対一で構成され，前記遅延部はｍ-１行，ｍ-２行，…１行の順に遅延時間を段々大きくして前記クロック信号を出力するクロック信号遅延手段」とは「２行，１行のメモリ素子に前記クロック信号を遅延する遅延部が一対一で構成され，前記遅延部は２行，１行の順に遅延時間を段々大きくして前記クロック信号を出力する」点で一致する。
　
　オ　上記アないしエからみて、本願補正発明と引用発明１とは、
「３行×ｎ列で構成され，データをクロック信号に同期してシフトさせるメモリ素子；
　前記メモリ素子に印加される前記クロック信号を，データが出力される３行のメモリ素子から順次遅延させ，前記データが入力される方の行に順次遅延させて印加するクロック信号遅延手段；及び
　前記データが入力されるメモリ素子に適用されるクロック信号の遅延時間と同様に遅延させて出力するデータ遅延手段を備え、
　前記クロック信号遅延手段は，２行，１行のメモリ素子に前記クロック信号を遅延する遅延部が一対一で構成され，前記遅延部は２行，１行の順に遅延時間を段々大きくして前記クロック信号を出力するシフトレジスタ。」の点で一致し、次の点で相違する。
　
相違点１：
　前記３行×ｎ列で構成されたメモリ素子が、本願補正発明では、ｎが２以上の整数であって、マトリックス状に構成されるのに対して、引用発明１ではｎが２以上とはされていない点。
　
（２）判断
　上記相違点１について検討する。
　ア　複数個からなるフリップフロップで複数ビットからなるパラレルデータを扱う際に複数個からなるフリップフロップを複数列設けることは本願の優先日前に周知慣用である（以下「周知慣用手段」という。例．特開平９−４４３０５号公報（【００６９】、図３３参照。））。
　
　イ　引用発明１のフリップフロップ６、８及び１２は、複数個からなるフリップフロップでデータを扱うものであるといえるところ、複数ビットからなるパラレルデータを扱えるようにするために、引用発明１において、前記３行×ｎ列で構成されたメモリ素子のｎをデータのビット数と同じ２以上の整数として、前記３行×ｎ列で構成されたメモリ素子をマトリックス状に構成することは、当業者が周知慣用手段に基づいて容易に想到することができた程度のことである。
　
　ウ　本願補正発明の奏する効果は、当業者が引用発明１の奏する効果及び周知慣用手段の奏する効果から予測することができた程度のものである。
　
　エ　まとめ
　したがって、本願補正発明は、当業者が引用発明１及び周知慣用手段に基づいて容易に発明をすることができたものである。
　本願補正発明は、当業者が引用発明１及び周知慣用技術に基づいて容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
５　引用発明２との対比・判断
（１）対比
　本願補正発明と引用発明２とを対比する。
　ア　引用発明２の「ｎ（ｎは４以上の整数）」、「データ」、「『クロック』、『クロック信号』」、「フリップフロップ」、「遅延回路１２１〜１２（ｎ−１）」、「『遅延回路１２（ｎ−１）』、『遅延回路１２（ｎ−１）および１２（ｎ−２）』、…、『遅延回路１２（ｎ−１）〜１２１』」及び「シフトレジスタ」は、それぞれ、本願補正発明の「ｍ行」、「データ」、「クロック信号」、「メモリ素子」、「クロック信号遅延手段」、「遅延部」及び「シフトレジスタ」に相当する。
　
　イ　引用発明２において、「メモリ素子（フリップフロップ）」１１１〜１１ｎ（ｎは４以上の整数）はそれぞれ直列に接続され、「メモリ素子」１１１の「データ」入力端子Ｄは「データ」入力端子１４に接続され、各「メモリ素子」１１１〜１１ｎの「クロック信号」入力端子の間には、「クロック信号遅延手段（遅延回路１２１〜１２（ｎ−１））」が接続され、この「クロック信号遅延手段」は、シフトレジスタのデータ入力方向とは逆方向に直列に接続され、その「遅延部（遅延回路１２（ｎ−１））」の入力端子は、「クロック信号」入力端子１３に接続され、「クロック信号」入力端子１３から供給される「クロック信号」ＳＣＫは、「メモリ素子」１１ｎには直接供給され、「メモリ素子」１１（ｎ−１）には「遅延部（遅延回路１２（ｎ−１））」を介して供給され、「メモリ素子」１１（ｎ−２）には「遅延部（遅延回路１２（ｎ−１）および１２（ｎ−２））」を介して供給され、…、「メモリ素子」１１２には「遅延部（遅延回路１２（ｎ−１）〜１２２）」を介して供給され、「メモリ素子」１１１には「遅延部（遅延回路１２（ｎ−１）〜１２１）」を介して供給されるため、各「メモリ素子」１１１〜１１ｎは、「データ」入力方向とは逆方向に「メモリ素子」１１ｎ、「メモリ素子」１１（ｎ−１）、…、「メモリ素子」１１１の順にタイミングがずらされた形で状態を変化させ、これにより、各「メモリ素子」において状態反転のタイミングがずれているにもかかわらず、「データ」を正常にシフトさせることができるから、引用発明２の「メモリ素子」と本願補正発明の「ｍ行×ｎ列（ｍおよびｎは２以上の整数）のマトリックス状で構成され，データをクロック信号に同期してシフトさせるメモリ素子」とは「ｍ行×ｎ列（ｍは４以上の整数）で構成され，データをクロック信号に同期してシフトさせる」点で一致し、引用発明２の「クロック信号遅延手段」と本願補正発明の「クロック信号遅延手段」とは、「前記メモリ素子に印加される前記クロック信号を，データが出力されるｍ行のメモリ素子から順次遅延させ，前記データが入力される方の行に順次遅延させて印加する」点、「ｍ-１行，ｍ-２行，…１行のメモリ素子に前記クロック信号を遅延する遅延部が一対一で構成され」る点及び「前記遅延部はｍ-１行，ｍ-２行，…１行の順に遅延時間を段々大きくして前記クロック信号を出力する」点で一致する。
　
　ウ　上記ア及びイからして、本願補正発明と引用発明２とは、
「ｍ行×ｎ列（ｍは４以上の整数）で構成され，データをクロック信号に同期してシフトさせるメモリ素子；及び
　前記メモリ素子に印加される前記クロック信号を，データが出力されるｍ行のメモリ素子から順次遅延させ，前記データが入力される方の行に順次遅延させて印加するクロック信号遅延手段を備え、
　前記クロック信号遅延手段は，前記クロック信号を遅延する遅延部が構成され，前記遅延部はｍ-１行，ｍ-２行，…１行の順に遅延時間を段々大きくして前記クロック信号を出力することを特徴とするシフトレジスタ。」の点で一致し、次の点で相違する。
　
相違点２：
　前記ｍ行×ｎ列（ｍは４以上の整数）で構成されたメモリ素子が、本願補正発明では、ｎが２以上の整数であって、マトリックス状に構成されるのに対して、引用発明２ではｎが２以上とはされていない点。
　
相違点３：
　前記シフトレジスタが、本願補正発明では、前記データが入力されるメモリ素子に適用されるクロック信号の遅延時間と同様に遅延させて出力するデータ遅延手段を備えているのに対して、引用発明２では、データ遅延手段を備えていない点。
　
（２）判断
　上記相違点２及び３について検討する。
　ア　相違点２について
　引用発明２の「ｍ行×ｎ列（ｍは４以上の整数）で構成されたメモリ素子（フリップフロップ１１１〜１１ｎ（ｎは４以上の整数））」は、複数個からなるフリップフロップでデータを扱うものであるといえるところ、複数（２以上の整数）ビットからなるパラレルデータを扱えるようにするために、引用発明２において、前記「ｍ行×ｎ列（ｍは４以上の整数）で構成されたメモリ素子」のｎをデータのビット数と同じ２以上の整数として、前記「ｍ行×ｎ列（ｍは４以上の整数）で構成されたメモリ素子」をマトリックス状に構成することは、当業者が周知慣用手段（上記４（２）ア参照。）に基づいて容易に想到することができた程度のことである。
　
　イ　相違点３について
（ア）本願補正発明の「前記データが入力されるメモリ素子に適用されるクロック信号の遅延時間と同様に遅延させて出力するデータ遅延手段」を設ける点に関して、本願明細書の発明の詳細な説明には、次の記載がある。
「【００３２】具体的に，ＤフリップフロップＭ０，Ｍ１，Ｍ２，Ｍ３は一列で連結してデータが順次伝達されるように構成され，
ＤフリップフロップＭ０の入力端には遅延部３０が構成され，
ＤフリップフロップＭ０
のクロック信号入力端ＣＬＫ１
には
遅延部３２
が
【００３３】ここで，遅延部３６は“ｔ”の遅延時間が設定され，遅延部３４は“２ｔ”の遅延時間が設定され，
遅延部達３０，３２は“３ｔ”の遅延時間が設定される
【００３４】それにより，クロック信号は，ＤフリップフロップＭ３には時間遅延なしにクロック信号入力端ＣＬＫ４に印加され，ＤフリップフロップＭ２には“ｔ”時間の間に遅延された後クロック信号入力端ＣＬＫ３に印加され，ＤフリップフロップＭ１には“２ｔ”時間の間に遅延された後クロック信号入力端ＣＬＫ２に印加され，
ＤフリップフロップＭ０には“３ｔ”時間の間に遅延された後クロック信号入力端ＣＬＫ１に印加され
データは遅延部３０によって“３ｔ”時間の間に遅延された後ＤフリップフロップＭ０の入力端に印加され
【００３５】したがって，クロック信号にＤフリップフロップＭ３が最初にクロック信号に同期されてデータを出力し，その後，ＤフリップフロップＭ２が“ｔ”時間だけ遅延され同期されて出力するデータがＤフリップフロップＭ３に格納される。
【００３６】そして，“ｔ”時間だけ遅延され動作されるＤフリップフロップＭ２は，データが出力された後“ｔ”時間後に同期されて出力されるＤフリップフロップＭ１のデータを格納し，“２ｔ”時間だけ遅延され動作されるＤフリップフロップＭ１は，データが出力された後“ｔ”時間後に同期され出力されるＤフリップフロップＭ０のデータを格納する。
最後に，ＤフリップフロップＭ０は，遅延部３０で３ｔ時間だけ遅延され出力されるクロック信号として，遅延部３０を経て“３ｔ”時間遅延されて印加される１ビットのデータを格納する
【００３７】このように，
出力側Ｄフリップフロップから動作されるように設定したことは，Ｄフリップフロップのデータをまず安定的に出力した後，シフトされ入力されるデータを安全に格納するためである
【００３８】上述したように，各Ｄフリップフロップに対するクロック信号は，図３のように，ＤフリップフロップＭ３に印加されるクロック信号を基準にして，“ｔ”，“２ｔ”，“３ｔ”時間ずつ遅延されてＤフリップフロップＭ２，Ｍ１，Ｍ０に印加され，
ＤフリップフロップＭ０に印加されるデータはクロック信号の印加時点と合せるために“３ｔ”時間遅延される
【００３９】それにより，メモリ素子の各Ｄフリップフロップは互いに時差をおいて動作し，動作に必要な電源を要求する時点が互いに異なるので，シフトレジスタを構成するメモリ素子が同時に動作して多量の電流供給を要求することが発生しない。
【００４０】したがって，瞬間的な電力消耗量が低減されて瞬間的に多くの電流の供給により発生する電磁波障害現象を低減できる。
【００４１】上述した図２及び図３に適用された遅延部を利用したシフトレジスタの構造は，ｍ×ｎ構造にも適用することができる。」
（イ）上記（ア）の記載からみて、本願補正発明において、「前記データが入力されるメモリ素子に適用されるクロック信号の遅延時間と同様に遅延させて出力するデータ遅延手段」を設ける理由は、ＤフリップフロップＭ０にデータを印加する時点をクロック信号ＣＬＫ１の印加時点と合せるためであると解されるが、ＤフリップフロップＭ０は、クロック信号ＣＬＫ１の印加時点でＤ端子に入力されているデータをラッチするから、図３に示されているように、ＤフリップフロップＭ０のＤ端子へのデータの印加時点とＤフリップフロップＭ０のクロック端子へのクロック信号ＣＬＫ１の印加時点とを一致させると、そのデータの入力タイミングのずれでラッチするデータが変化前のデータとなってしまったり変化後のデータになったりすることが当業者に自明である。そして、図３において、データの印加期間は３ｔ以上あることからみて、データの印加を３ｔ遅延させなくとも３ｔ遅延させたＣＬＫ１の立ち上がりのタイミングで正しいデータをラッチできるものと解される。
（ウ）してみれば、本願補正発明において、「前記データが入力されるメモリ素子に適用されるクロック信号の遅延時間と同様に遅延させて出力するデータ遅延手段」を設けた点に、設計上の事項を超える技術上の意義はない。
　したがって、本願補正発明において、「前記データが入力されるメモリ素子に適用されるクロック信号の遅延時間と同様に遅延させて出力するデータ遅延手段」を設けた点、すなわち上記相違点３に係る本願補正発明の構成は、当業者が適宜なし得た設計上の事項である。
　
　ウ　効果について
　本願補正発明の奏する効果は、当業者が引用発明２の奏する効果及び周知慣用手段の奏する効果から予測することができた程度のものである。
　
　エ　まとめ
　したがって、本願補正発明は、当業者が引用発明２及び周知慣用手段に基づいて容易に発明をすることができたものである。
　本願補正発明は、当業者が引用発明２及び周知慣用手段に基づいて容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
６　小括
　以上のとおり、本願補正発明は、特許出願の際独立して特許を受けることができないものであるから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　本件補正は上記第２のとおり却下されたので、本願の請求項１ないし１８に係る発明は、平成２３年７月２５日付けで補正された明細書の特許請求の範囲の請求項１ないし１８に記載された事項によって特定されるものであるところ、請求項１に係る発明（以下「本願発明」という。）は、平成２３年７月２５日付けで補正された明細書及び図面の記載からみて、上記「第２〔理由〕１（１）」に本件補正前の請求項１として記載したとおりのものと認める。
　
２　引用例
　原査定の拒絶の理由に引用された引用例及びそれらの記載事項は、上記「第２〔理由〕３」に記載したとおりである。
　
３　引用発明１との対比・判断
　本願補正発明は、上記「第２〔理由〕１（２）」のとおり、本願発明の発明特定事項を限定するものである。
　そうすると、本願発明の構成要件をすべて含み、さらに限定を付加したものに相当する本願補正発明が、上記「第２〔理由〕４」に記載したとおり、当業者が引用発明１及び周知慣用技術に基づいて容易に発明をすることができたものであるから、本願発明も同様の理由により、当業者が引用発明１及び周知慣用技術に基づいて容易に発明をすることができたものである。
　
４　引用発明２との対比・判断
　本願補正発明は、上記「第２〔理由〕１（２）」のとおり、本願発明の発明特定事項を限定するものである。
　そうすると、本願発明の構成要件をすべて含み、さらに限定を付加したものに相当する本願補正発明が、上記「第２〔理由〕５」に記載したとおり、当業者が引用発明２及び周知慣用手段に基づいて容易に発明をすることができたものであるから、本願発明も同様の理由により、当業者が引用発明２及び周知慣用手段に基づいて容易に発明をすることができたものである。
　
５　むすび
　本願発明は、上記３及び４のとおり、当業者が引用発明１、引用発明２及び周知技術に基づいて容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　よって、結論のとおり審決する。