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　特願２００７−　５６４８３「多チップモジュール用ＥＳＤ回路を含む集積回路及びその方法」拒絶査定不服審判事件〔平成１９年　７月１２日出願公開、特開２００７−１８０５７８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１３年８月３１日（パリ条約による優先権主張２０００年８月３１日、米国）に出願した特願２００１−２６２６７３号（以下「原出願」という。）の一部を平成１９年３月７日に新たな特許出願としたものであって、平成２３年２月１６日付けの拒絶理由通知に対して、同年６月２１日に手続補正がなされるとともに、意見書が提出され、同年１２月２１日付けで拒絶査定がなされ、それに対して、平成２４年４月２６日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　本願の請求項７に係る発明（以下「本願発明」という。）は、平成２３年６月２１日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項７に記載されている事項により特定される以下のとおりのものである。
　
「【請求項７】
　第１の集積回路と、
　第２の集積回路とを含むマルチチップモジュールであって、
　前記第２の集積回路は、
　第１の入力／出力回路に接続され、前記第１の入力／出力回路を保護するように構成された第１のＥＳＤ保護回路であって、前記第１の入力／出力回路は前記第２の集積回路を前記第１の集積回路に結合するボールグリッドアレイの一部を形成する第１のＥＳＤ保護回路と、
　前記第２の集積回路の第２の入力／出力回路を保護するように構成された第２のＥＳＤ保護回路と、
　前記第１のＥＳＤ保護回路を選択的にイネーブル／ディスエーブルとするように適合された回路とを含むマルチチップモジュール。」
　
３．引用刊行物に記載された発明
（３−１）原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開平９−９２７８１号公報（以下「引用刊行物」という。）には、図９ないし１３とともに、以下の事項が記載されている。（なお、下線は、当審において付与したものである。以下、同じ。）
　
「【０００１】
【発明の属する技術分野】本発明は、全般的に三次元マルチチップ・パッケージ内の集積回路チップの保護に関するものであり、さらに詳細には、三次元マルチチップ・パッケージの製造中、またはその後の取り扱いおよび試験中に生じる静電放電、またはその他損傷を与える可能性のある破壊電圧過渡から集積回路チップを保護するためのチップ間放電抑制ネットワークに関するものである。」
「【０００５】三次元マルチチップの製造中に、たとえばキューブの側面の加工中に隣接する２個のチップの間に電位差が生じると、チップ間でＥＳＤによる故障が発生することが知られている。これにより、チップの切換金属ピンから基板または隣接するチップの切換金属ピンへのアーク放電が生じ、静電放電の原因となる。ＥＳＤはまた、マルチチップ半導体スタックの試験中に、試験機と構造内のスタックのメタライゼーション、または集積回路チップの基板との間で発生し、チップ間のＥＳＤ現象の原因となることもある。
【０００６】すべてではないにしても、周知のほとんどの静電放電保護ネットワークは、単一の半導体装置のチップに関して動作する。静電放電抑制回路は、負荷の９０％が入出力ノードにかかるため、三次元マルチチップ構造内のこのような回路の最適化が必要である。さらに一般的に述べれば、マルチチップ・パッケージングの技術分野では、冗長回路を除去または統合することにより、三次元構造の性能を最適化する方法が必要とされている。本明細書に示す概念、回路、および方法は、この必要性を満たすためのものである。
【０００７】
【発明が解決しようとする課題】本願は、統合された回路を有するマルチチップ半導体構造、ならびにチップの入出力ノードを静電放電（ＥＳＤ）から保護するプログラミング可能な回路を開示することを目的とする。」
「【００１４】
【発明の実施の形態】一般に、本発明の第１の概念は、マルチチップ構造の同一の集積回路チップから、冗長な周辺回路を識別し除去することである。
（本明細書では、「マルチチップ構造」とは、他に指定しない限り、従来のマルチチップ・モジュール（ＭＣＭ）だけでなく、マルチチップ「スタック」または「キューブ」をも示すものとする。）
「【００１６】本明細書のもう一つの概念は、マルチチップ半導体スタックの外部の入出力ノードまたはパッドへの静電放電（ＥＳＤ）回路の負荷の選択的除去、追加、または平均化である。単一の集積回路チップ内の特定の入出力ノードからＥＳＤ回路を選択的に除去することも意図している。一例として、パッケージングされた集積回路チップの１本または複数本のピンへの負荷を減少させることが望ましい。ＥＳＤ回路はその容量性負荷の９０％までをピンに与えるため、ピンからＥＳＤ回路を除去することが重要である。外部入出力ノードに負荷を与え、または与えないという概念が、単一のチップ、およびスタック、ＭＣＭ、カードおよびボードを含むあらゆるマルチチップ構造に適用される。さらに、外部装置とインターフェースするほとんどどのような回路も、この概念を使用してマルチチップ・パッケージ・レベルで平衡を取り直すことができる。」
「【００２５】一般に、同一のチップを統合して１個のマルチチップ構造にした結果、ある入出力ノードに好ましくない数の並列エレメントがある場合はいつでも、本発明は所期の漏れ、キャパシタンス、インピーダンス、または機能上の目的に合うようにマルチチップ構造を最適化する機構を提供する。最適化は、たとえばヒューズ、アンチ・ヒューズ、配線のパーソナル化、エッチング技術、合焦イオン・ビーム（ＦＩＢ）パーソナル化、または能動回路制御を使用して、不必要な冗長エレメントを分離することにより行う。実際に、集積回路の分離のために半導体業界で使用される標準的な方法ならどれも使用することができる。」
「【００２８】図９は冗長ＥＳＤネットワークを除去するもう一つの方法を示す。
図９に示すように、マルチチップ半導体スタック７０は複数の集積回路チップ７２からなり、一側面７４上に導電性パターン７６、７８および７８'を有する。
各チップ７２は、各保護回路８４と入出力回路８２をＥＳＤ現象から保護するために相互接続する電気ヒューズ８０を有する。
【００２９】これは、共通入出力ノードに電気的に接続した１個または複数のチップから冗長な保護回路８４を容易に「除去する」ことができるので重要である。さらに、入出力回路がバスで７８に接続されていても、チップ上の個々のヒューズ８０は、各保護回路への入出力パッドが電気的に分離されている限り、開路になっていることに注目されたい。その結果、１個のチップの入出力パッド７８'または共通入出力パッド７８のいずれかからＥＳＤ保護開路が除去される。この方法は、個々のチップがマルチチップ・スタック中で処理され、組み立てられている間、得られたスタックの入出力ノードに余分な負荷を与えることなく、保護開路が入出力パッドに接続されるという利点を有する。すなわち、その後に１個または複数のチップのパッド７６と７８の間に適当な電流を供給することにより、ヒューズが開路になる。もう一つの変形態様として、この概念をシングル・チップ環境で使用して、製造処理中はチップを保護し、パッケージングした後は、高度のアセンブリで不必要なＥＳＤ保護を電気的に除去することができる。
【００３０】図１０は冗長ＥＳＤネットワークを除去するさらに別の方法を示す。図１０では、マルチチップ・スタック９０は積層された複数のチップ９２からなる。スタック９０の側面９４は、パッドの導電性パターン９６、９７、９７'、９８、９８'を有する。各パッド９６は、配線を介して、ＥＳＤ保護開路１０６に電気的に接続されており、これらはそれぞれ対応する入出力回路１０４に接続されたヒューズ１００である。複数の入出力１０４は、バスで接続された入出力ノード９８に結合している。本実施例では、補助的なＥＳＤ保護回路１０８も、スタック中のチップ９２の少なくとも一部に存在する。この保護回路は、適当な配線を介して、側面９４上のパッド９７に接続されている。導体は、このようなパッド９７'を、ヒューズ１０２を介して共通入出力バス９８に相互接続する。回路１０８によるＥＳＤ保護の量は、回路１０６によるものと同一でも異なるものでもよい。
【００３１】　この方法により、適当な側面配線によるマルチチップ・スタックの組立後に、入出力回路１０４の入出力ノードにＥＳＤ保護が加えられることに注目されたい。これにより、マルチチップ・スタックの入出力パッドのＥＳＤ保護の最適化と均一化の柔軟性が増大する。これは、マルチチップ構造の保護定格が任意の入出力パッドに与えられる最少の保護であるので重要である。このように、スタック・レベルでＥＳＤ保護を削除したり追加したりすることができることにより、スタックの入出力パッドの負荷が均一化し、マルチチップ構造のＥＳＤ定格全体が増大する。
【００３２】選択的ＥＳＤ保護の他の方法を図１１、図１２および図１３に示す。この構造または回路の基礎となる概念は、
入出力回路１１４に接続された入出力ノード１１２を有する集積回路チップｉ１１０について、静電放電保護回路１１６は通常、チップの製造および取り扱い中に発生する静電放電現象に対して回路１１４を保護するということである。その後、チップが最終のパッケージまたはシステムに装着されると、スイッチ１１８（図１１）が開いて負荷が与えられた入出力ノード１１２から保護回路１１６を分離する。
保護回路は、パス・ゲート１１８のコントロール・ゲートに電気的に接続された選択ノード１２０に適当な信号を送ることにより、外部から始動させることができる。
【００３３】図１２の回路の部分的な構造を図１３に示す。図に示すように、パス・ゲート１１８'は、Ｐ型基板にＮ+型不純物を拡散することにより形成したＮチャネル装置で構成されたものとすることができる。選択ノード保護回路１１２および入出力ノード保護回路１１６は、Ｐ型基板に配置される。取り扱い中は、入出力ノードに加えられるＥＳＤ信号の極性はＰ型基板の材料に対して正でも負でもよい。負であれば、ＮＭＯＳトランスファー装置はラテラルＮＰＮトランジスタとして挙動する。具体的には、入出力ノードに結合した拡散領域が負になるほど、Ｎ+拡散領域はラテラルＮＰＮトランジスタのエミッタのように挙動する。Ｐ型基板はベースとして機能し、コレクタ機能は入出力ノード保護回路１１６に結合したＮ+拡散領域によって得られる。正のＥＳＤ現象が入出力ノードで発生した場合は、入出力ノードに結合したＮ+拡散領域が正になる。装置は、ＮＭＯＳ装置のゲートに電圧を結合し、それによってＮＭＯＳ電界効果トランジスタから入出力ノード保護回路１１６に結合したＮ+拡散領域への供給をして、チャネルが完成し、保護装置への回路が完成する。
【００３４】
回路またはマルチチップ構造が最終的に組み立てられると、選択ノード１２０（図１１および図１２）におけるスイッチまたはトランスファ・ゲートがオフになり、これにより入出力回路がわずかな負荷が与えられるだけとなり、したがって性能が向上し、電力の漏れが減少する。裸の集積回路チップ、カードまたはボード上にパッケージングされまたはパッケージングされない単一またはマルチチップ構造中のチップなどは、すべて入出力回路の入出力ノードへの保護回路の接続を電子的に制御できるこの機能が発揮できる電子アセンブリの例である。
　
（３−２）引用刊行物の「本明細書では、「マルチチップ構造」とは、他に指定しない限り、従来のマルチチップ・モジュール（ＭＣＭ）だけでなく、マルチチップ「スタック」または「キューブ」をも示すものとする。」（【００１４】）、「図９に示すように、マルチチップ半導体スタック７０は複数の集積回路チップ７２からなり、一側面７４上に導電性パターン７６、７８および７８'を有する。」（【００２８】）及び「回路またはマルチチップ構造が最終的に組み立てられると、選択ノード１２０（図１１および図１２）におけるスイッチまたはトランスファ・ゲートがオフになり、これにより入出力回路がわずかな負荷が与えられるだけとなり、したがって性能が向上し、電力の漏れが減少する。」（【００３４】）という記載から、引用刊行物には、「図１１に記載された集積回路チップ１１０が積層されたマルチチップ構造」が記載されているものと認められる。
　
（３−３）引用刊行物の【発明の詳細な説明】及び図１１には、「入出力回路１１４に接続された入出力ノード１１２を有するとともに、前記入出力ノード１１２には、パス・ゲート１１８を介して、静電放電保護回路１１６が接続され、前記パス・ゲート１１８のコントロール・ゲートに電気的に接続された選択ノード１２０を有する集積回路チップ１１０」が記載されているものと認められる。なお、「パス・ゲート１１８」、「静電放電保護回路１１６」、「コントロール・ゲート」及び「選択ノード１２０」の名称及び接続関係については、段落【００３２】の記載を参照した。
　
（３−４）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「集積回路チップ１１０が積層されたマルチチップ構造であって、
　前記集積回路チップ１１０は、
　入出力回路１１４に接続された入出力ノード１１２を有するとともに、前記入出力ノード１１２には、パス・ゲート１１８を介して、静電放電保護回路１１６が接続され、前記パス・ゲート１１８のコントロール・ゲート１２０に電気的に接続された選択ノード１２０を有し、
　前記静電放電保護回路１１６は、
　前記選択ノード１２０に適当な信号を送ることにより外部から始動させて、前記集積回路チップ１１０の製造および取り扱い中に発生する静電放電現象に対して前記入出力回路１１４を保護し、
　前記集積回路チップ１１０が最終のパッケージまたはシステムに装着されると、パスゲート１１８が開いて負荷が与えられた入出力ノード１１２から静電放電保護回路１１６を分離することにより、
　すべての前記入出力回路１１４の前記入出力ノード１１２への前記静電放電保護回路１１６の接続を電子的に制御できる
　マルチチップ構造。」
　
４．対比
（４−１）刊行物発明の「マルチチップ構造」は、本願発明の「マルチチップモジュール」に相当する。
　
（４−２）刊行物発明において、「積層された」「集積回路チップ１１０」のうちの一つは、本願発明の「第２の集積回路」に相当する。そして、本願発明の「第２の集積回路」に相当する刊行物発明の当該「積層された」「集積回路チップ１１０」のうちの一つが有する「入出力回路１１４」及び「静電放電保護回路１１６」は、各々本願発明の「第１の入力／出力回路」及び「第１のＥＳＤ保護回路」に相当する。
　
（４−３）刊行物発明の「選択ノード１２０に適当な信号を送ることにより外部から始動させて、」「集積回路チップ１１０の製造および取り扱い中に発生する静電放電現象に対して」「入出力回路１１４を保護」することは、本願発明の「第１のＥＳＤ保護回路を選択的にイネーブル」「とする」ことに相当し、刊行物発明の「集積回路チップ１１０が最終のパッケージまたはシステムに装着されると、パスゲート１１８が開いて負荷が与えられた入出力ノード１１２から静電放電保護回路１１６を分離すること」は、本願発明の「第１のＥＳＤ保護回路を選択的に」「ディスエーブルとする」ことに相当する。そして、刊行物発明の「パス・ゲート１１８」は、本願発明の「第１のＥＳＤ保護回路を選択的にイネーブル／ディスエーブルとするように適合された回路」に相当する。
　
（４−４）そうすると、本願発明と刊行物発明とは、
「第１の集積回路と、
　第２の集積回路とを含むマルチチップモジュールであって、
　前記第２の集積回路は、
　第１の入力／出力回路に接続され、前記第１の入力／出力回路を保護するように構成された第１のＥＳＤ保護回路と、　
　前記第１のＥＳＤ保護回路を選択的にイネーブル／ディスエーブルとするように適合された回路とを含むマルチチップモジュール。」
である点で一致し、次の２点で相違する。
　
（相違点１）本願発明では、「第１の入力／出力回路は」「第２の集積回路を」「第１の集積回路に結合するボールグリッドアレイの一部を形成する」のに対して、刊行物発明では、「入出力回路１１４」について、そのような特定はなされていない点。
　
（相違点２）本願発明では、「第２の集積回路の第２の入力／出力回路を保護するように構成された第２のＥＳＤ保護回路」を有するのに対して、刊行物発明では、「集積回路チップ１１０」が、「入出力回路１１４」及び「静電放電保護回路１１６」に加えて、さらなる「入出力回路」及び「静電放電保護回路」を有するかどうかが明らかでない点。
　
５．判断
（５−１）相違点１について
　一般に、複数の集積回路チップを積層配置する際に、はんだボール用いて、集積回路チップ同士を接合することは、以下の周知例１、２に記載されているように、従来から周知である。
　
（ア）周知例１
　特開平８−３３５６６３号公報には、図７、８とともに、以下の事項が記載されている。
「【００４１】（５）他の実施例
なお上述の実施例においては、チツプサイズパツケージ１０のテスト用パツド１７と供給用パツド１９とをそれぞれ所定の配列で設けるようにした場合について述べたが、本発明はこれに限らず、
例えば図７に示すように、チツプサイズパツケージ３１において、再配線用フイルム３２のパツド面３２Ａのうち、チツプサイズパツケージ３１の上面を形成する部分に設けられているテスト用パツド３３を、再配線用フイルム３２のパツド面３２Ａのうち、チツプサイズパツケージ３１の下面を形成する部分に格子状に設けられている供給用パツド（図示せず）と同一の格子状に設けるようにし、当該供給用パツド上にはんだボール３４を設けるようにする。
　
（イ）周知例２
　特開２０００−１５６４６１号公報には、図１とともに、以下の事項が記載されている。
「【０００９】
【発明の実施の形態】図１を参照すると、本発明の好適な実施形態に係る第１の例示的チップ・オン・チップ部品１０が示されている。チップ・オン・チップ部品１０は、第１チップ３０、第２チップ４０、およびチップ・オン・チップ部品接続２０を含む。
第１チップ３０のアクティブ領域３５は、Ｃ４（controlled collapse chip connection）はんだボール接続５０またはホトニック相互接続などの電気的チップ間接続を介して、第２チップ４０のアクティブ領域４５に電気的に接続される。
　
　その際に、接合する集積回路チップのうち、どちらか一方の集積回路チップの電極パッド上に予めはんだボールを形成することにより、ボールグリッドアレイとすることは、当業者が必要に応じて、適宜なし得たことである。
　そうすると、刊行物発明に対して上記周知の技術を適用して、刊行物発明の「積層された」「集積回路チップ１１０」のうちの一つが有する「入出力回路１１４」の電極パッド上に予め半田ボールを形成してボールグリッドアレイとすることにより、本願発明のように「第１の入力／出力回路は」「第２の集積回路を」「第１の集積回路に結合するボールグリッドアレイの一部を形成する」構成とすることは、当業者が容易になし得たことである。
　したがって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−２）相違点２について
　一般に、一つの集積回路チップには、多数の入出力回路が形成されているものであり、刊行物発明の「集積回路チップ１１０」は、「入出力回路１１４」に加えて、さらなる「入出力回路」を有しているものと認められ、仮にそうでないとしても、刊行物発明の「集積回路チップ１１０」に対して、「入出力回路１１４」に加えて、さらなる「入出力回路」を設けることは、回路設計上、当業者が必要に応じて、適宜なし得たことである。その際、さらに設けられた「入出力回路」を保護するために、「静電放電保護回路」を設けることは、当然のことである。
　したがって、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−３）まとめ
　以上検討したとおり、本願発明と刊行物発明との相違点は、周知技術を勘案することにより、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、本願発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。