【事件の表示】
　特願２００７−５５４７３９「ＮＡＮＤフラッシュメモリ・システム・アーキテクチャ」拒絶査定不服審判事件〔平成１８年　８月１７日国際公開、ＷＯ２００６／０８５３２４、平成２０年　８月　７日国内公表、特表２００８−５３０６８３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、２００６年２月９日（パリ条約による優先権主張外国庁受理２００５年２月１１日、米国、２００６年１月１３日、米国）を国際出願日とする出願であって、平成２３年５月９日付けで拒絶査定がなされ（発送日：同年５月１３日）、これに対して同年９月１２日に審判の請求がなされ、同時に手続補正がなされたものである。
　
第２　平成２３年９月１２日付けの手続補正についての補正却下の決定
［補正却下の結論］
　平成２３年９月１２日付けの手続補正（以下、「本件補正」という。）を却下する。
　
［理由］
１．本願補正発明
　本件補正により、特許請求の範囲の請求項１は、
「
ブート・コードを記憶する
　
ホスト・プロセッサによって実行可能に構成されている
　
揮発性メモリをホストに接続する
　
前記揮発性メモリに対する動作を制御する
　前記データ記憶デバイスが
ホスト装置の前記
た状態で、電源が投入されると
前記
するよう
　
電源投入されると、ブート・コード以外の他のコードを実行する前に、
記イ
するよう
　前記ホスト・プロセッサが前
記イ
するよう
　前記コントローラが前記仮想アドレスを前記ＮＡＮＤフラッシュメモリの物理アドレスに変換
する
　前記仮想アドレスの物理アドレスへの変換が前記データ記憶デバイス内で行われることを特徴とする、データ記憶デバイス。」
と補正された。（下線は、補正箇所を示す。）
　
　上記補正は、請求項１に記載した発明を特定するために必要な事項のうち、本件補正前（平成２３年４月１５日付け手続補正書参照）において、
（１）　「ＮＡＮＤフラッシュメモリ」、「揮発性メモリ」、「実行可能インターフェイス、および」、「コントローラを備えるデータ記憶デバイスであって」とあったものを、「
ブート・コードを記憶する
ホスト・プロセッサによって実行可能に構成されている
揮発性メモリをホストに接続する
前記揮発性メモリに対する動作を制御する
（２）　「前記データ記憶デバイスがホスト・プロセッサに作動可能に接続されたときに、前記コントローラが前記ＮＡＮＤフラッシュメモリからブート・コードを前記揮発性メモリにコピーすることが可能なように構成され」とあったものを、「前記データ記憶デバイスが
ホスト装置の前記
た状態で、電源が投入されると
前記
するよう
（３）　「他のコードを実行する前である電源投入の段階で前記ホスト・プロセッサが前記実行可能インターフェイスを介して前記コピーされたブート・コードを実行可能なように構成され」とあったものを、「
電源投入されると、ブート・コード以外の他のコードを実行する前に、
記イ
するよう
（４）　「前記ホスト・プロセッサが前記実行可能インターフェイスを介して、仮想アドレスを含むインストラクションを前記ＮＡＮＤフラッシュメモリに送信可能なように構成され」とあったものを、「前記ホスト・プロセッサが前
記イ
するよう
（５）　「前記コントローラが前記仮想アドレスを前記ＮＡＮＤフラッシュメモリの物理アドレスに変換させるように構成され」とあったものを、「前記コントローラが前記仮想アドレスを前記ＮＡＮＤフラッシュメモリの物理アドレスに変換
する
を含むものであって、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下に検討する。
　
２．引用例（特開２００４−２２０５５７号公報）
　原査定の拒絶の理由で引用された、本願の優先日前である２００４年８月５日に公開された、特開２００４−２２０５５７号公報（以下「引用例」という。）には、図面と共に、次の事項が記載されている（下線は当審にて付与。以下同様。）。
　
（１）　段落【０００２】−【００１８】
「【背景技術】
【０００２】
　
一般に、フラッシュメモリは、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）のように一度書き込んだ内容を電源が供給されなくても格納する不揮発性を有する
　
　　　・・・（中略）・・・
　
【０００７】
　
このようなシリアルフラッシュは
書き込まれたデータをメインメモリに移さず、直ちに実行できる直接実行（ｅＸｃｕｔｅ Ｉｎ Ｐｌａｃｅ；以下、ＸＩＰという）機能を提供できない
【０００８】
　
これにより、通常、シリアルフラッシュは、補助的なデータ格納装置として用い、ＲＯＭにシステムブートのためのブートコードを格納し
【０００９】
　このため、通常、シリアルフラッシュは、補助的なデータ格納装置として用い、ＸＩＰが可能なＮＯＲ型フラッシュメモリやＲＯＭにシステムブートのためのブートコードを格納している。
　
　　　・・・（中略）・・・
　
【００１４】
　このように、シリアルフラッシュはパラレルフラッシュであるＮＯＲ型フラッシュメモリまたはＲＯＭとは異なり、ＸＩＰが支援されないため、システムブートの際に要求されるＯＳブートコードを実行させるためには、
メインメモリに移し実行させなければならないので、実行時間が遅れ、
使用可能な格納空間が減るようになる問題点があった
【００１５】
　特に、最近、各種の応用プログラム及び付加機能により、オペレーティングシステム（ＯＳ）のサイズが大きくなりつつあり（例えば、ＷｉｎＣＥの場合、１６〜３２ＭＢ）、
シリアルフラッシュから読み出されたブートコードがメインメモリに占める容量がさらに大きくなり、メインメモリの効率を下げる問題点があった
【００１６】
　従って、より安価または同じ価格でさらに多くのメモリ容量を用いてプログラムを格納し、
必要に応じて、フラッシュメモリ上で直ちにデータを実行できるようにＸＩＰ機能が支援されるシリアルフラッシュが望まれている
【発明の開示】
【発明が解決しようとする課題】
【００１７】
　
本発明は、上記問題点に鑑みなされたものであり、所定の格納容量を有するシリアルフラッシュコントローラにおいて、シリアルフラッシュにアクセスして必要なデータが属するページ全体を読み込み、主制御部に要求されたデータを伝送しまたは実行させ、シリアルフラッシュにおけるＸＩＰ機能支援を可能にすることを目的とする
【００１８】
　本発明は、
ＸＩＰ支援が可能なシリアルフラッシュコントローラ
既存のＲＯＭに代えて、フラッシュメモリチップを用いることができるようにすることを他の目的とする
　
（２）　段落【００２４】−【００２９】
「【発明を実施するための最良の形態】
【００２４】
　以下、本発明の好ましい実施の形態を、添付図面に基づいて詳しく説明する。
　図２は、本発明によるシリアルフラッシュにおけるＸＩＰのための制御装置及びこれに対するシリアルフラッシュアクセス装置を示すものである。
【００２５】
　図２に示すように、
シリアルフラッシュアクセス装置は、シリアルフラッシュ１００と、シリアルフラッシュ１００に書き込まれたデータを読み出しまたは書き込むための制御命令語を発生させるシステムの主制御部３００と、主制御部３００で発生した制御命令語によりシリアルフラッシュにアクセスして相応する動作制御を行う制御装置（以下、コントローラという）５００とで構成されて
【００２６】
　
シリアルフラッシュ１００は
５２８ｂｙｔｅで構成されるＮＡＮＤ型フラッシュ
【００２７】
　このようなシリアルフラッシュのデータブロックは、図２に別途示すように、
初期オペレーティングシステム（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ：ＯＳ）のブートのためのブートコードが書き込まれるブート領域（１００ＫＢ）１０１
【００２８】
　図３は、このようなシリアルフラッシュアクセス装置のうち、本発明によるシリアルフラッシュ１００におけるＸＩＰのためのコントローラ５００の構成を概略的に示したブロック図である。
【００２９】
　図３に示すように、
コントローラ５００は、主制御部３００との信号送受信のためのシステムインタフェース部５１０と、該システムインタフェース部５１０から受信される主制御部３００の命令語により、シリアルフラッシュ１００の指定されたメモリアドレスをアクセスし、前記主制御部３００から要求されたデータの読み出しまたは書き込みを行うキャッシュモジュール（以下、キャッシュという）５３０と、シリアルフラッシュ１００に書き込まれたブートコードを読み出してバッファに格納し、前記主制御部３００からブートコードが要求されると、直ちに伝送してシステムブートを実行させるシリアルフラッシュコントローラ５５０と、前記キャッシュ５３０またはシリアルフラッシュコントローラ５５０とシリアルフラッシュ１００との間のデータ送受信を処理するフラッシュインタフェース部５７０と、シリアルフラッシュアクセスの過程でシリアルフラッシュ１００から読み出したデータを一時仮格納するためのバッファ
とで構成されて
　
（３）　段落【００３５】−【００３６】
「【００３５】
　
タグ格納部５３３は
スタティックＲＡＭ（ＳＲＡＭ）で構成されている
【００３６】
　
データ格納部５３５は
ＳＲＡＭで構成されている
　
（４）　段落【００４０】−【００４１】
「【００４０】
　また、
コントローラ５００のシリアルフラッシュコントローラ５５０は、ブートローダー５５１と、プレフェッチ５５３と、エラー検出コード／エラー訂正コード（以下、ＥＤＣ／ＥＣＣという）５５５と、Ｄｅｃｏｍｐ５５７とで構成されて
【００４１】
　
ブートローダーは、システムブートを效率よく行わせるためのものであり、電源が印加されると、シリアルフラッシュ１００のブート領域１０１に書き込まれたオペレーティングシステムプログラム及びシステムブートのためのイメージのような初期化コードを読み込んでバッファに格納し、主制御部３００が最初のコードフェッチサイクルを開始し、ブートコード読出しを要求すると、格納された初期化コードを主制御部３００に伝送してブートが開始されるようにする
　
（５）　段落【００４８】−【００５４】
「【００４８】
　
このように構成されるシリアルフラッシュ１００でのＸＩＰのためのコントローラ５００によるシリアルフラッシュ１００におけるＸＩＰ方法は
【００４９】
　
先ず、システムに電源が印加されると（Ｓ１）
コントローラ５００のブートローダー５５１ではシリアルフラッシュ１００のブート領域１０１にアクセスして初期ブートのためのブートコードを順次的に読み出してバッファに格納
（Ｓ２）
【００５０】
　
次に、コントローラ５００では、ブートローダー５５１により読み出されるコードのバッファへの格納が終了したか否かを判別し（Ｓ３）
判別の結果、コード格納が終了していないと、読み出されるコードを継続してバッファに格納し、判別の結果、コード格納が終了していると、主制御部３００から要求される命令語（例えば、特定のアドレスのデータに対する読出しまたは書込み演算制御信号）の処理のために、システムインタフェースモジュール５１０から命令語が受信されたか否かを判別
（Ｓ４）
【００５１】
　
判別の結果、主制御部３００から受信される命令語がなければ、命令語受信の有無を判別するルーチンに戻り、受信される命令語があれば、受信された命令語に応じる動作制御によって命令語を処理する（Ｓ５）
【００５２】
　以下、このような動作過程で行われるシリアルフラッシュ１００におけるＸＩＰ方法において、主制御部３００から受信される命令語による動作過程を添付図面を参照して詳述する。
【００５３】
　図６は、
最初のコードフェッチサイクルによってシステムブートに必要なブートコードデータを読み出すために、ブートリード命令語が主制御部３００から受信された場合の処理過程
【００５４】
　図６に示すように、
主制御部３００がリセット後、最初のコードフェッチサイクルを開始すると共に、主制御部３００からブートリード命令語が受信されると（Ｓ１１）
コントローラ５００では、シリアルフラッシュ１００から読み出してバッファに格納したブートコードを読み出し（Ｓ１２）
読み出されたブートコードを主制御部３００に伝送する（Ｓ１３）
　
（６）　段落【００５９】−【００６４】
「【００５９】
　図８は、
シリアルフラッシュ１００に所定のデータを書き込むための書込み命令語が主制御部３００から受信された場合の処理過程
【００６０】
　図８に示すように、
主制御部３００から所定の論理アドレスと共に書込み命令語が受信されると（Ｓ３１）
コントローラ５００では主制御部３００から伝送されるデータを受信してバッファに格納
（Ｓ３２）
【００６１】
　
データの受信が完了すると、シリアルフラッシュのマッピング技法（ｍａｐｐｉｎｇ）により割り当てられる物理アドレスによってデータが書き込まれるメモリアドレスを定め、書込み演算によって変更される論理アドレスと物理アドレスとの間のマッピング情報をマッピングテーブルに書き込むシリアルフラッシュ書込みサイクルの制御動作を行
（Ｓ３３）
【００６２】
　
このようなサイクル制御動作によってデータが格納されるアドレスが決定されると、バッファに格納されたデータを読み出して指定されたシリアルフラッシュの物理アドレスに書き込む（Ｓ３４）
【００６３】
　図９は、
シリアルフラッシュ１００に書き込まれた所定のデータを読み込むための読出し命令語が主制御部３００から受信された場合の処理過程
【００６４】
　図９に示すように、
主制御部３００から読出し命令語が受信されると（Ｓ４１）
コントローラ５００では、シリアルフラッシュ１００のマッピングテーブルを参照して主制御部３００から読出し命令語と共に受信される論理アドレスに該当するデータが書き込まれた物理アドレスを検索する
　
　これらの記載から、引用例には、次の発明（以下、「引用発明」という。）が記載されていると認められる。
　
「シリアルフラッシュアクセス装置は、シリアルフラッシュ１００と、シリアルフラッシュ１００に書き込まれたデータを読み出しまたは書き込むための制御命令語を発生させるシステムの主制御部３００と、主制御部３００で発生した制御命令語によりシリアルフラッシュにアクセスして相応する動作制御を行う制御装置（以下、コントローラという）５００とで構成されており、
　シリアルフラッシュ１００は、５２８ｂｙｔｅで構成されるＮＡＮＤ型フラッシュであり、初期オペレーティングシステム（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ：ＯＳ）のブートのためのブートコードが書き込まれるブート領域（１００ＫＢ）１０１を備えており、
　コントローラ５００は、主制御部３００との信号送受信のためのシステムインタフェース部５１０と、該システムインタフェース部５１０から受信される主制御部３００の命令語により、シリアルフラッシュ１００の指定されたメモリアドレスをアクセスし、前記主制御部３００から要求されたデータの読み出しまたは書き込みを行うキャッシュモジュール（以下、キャッシュという）５３０と、シリアルフラッシュ１００に書き込まれたブートコードを読み出してバッファに格納し、前記主制御部３００からブートコードが要求されると、直ちに伝送してシステムブートを実行させるシリアルフラッシュコントローラ５５０と、前記キャッシュ５３０またはシリアルフラッシュコントローラ５５０とシリアルフラッシュ１００との間のデータ送受信を処理するフラッシュインタフェース部５７０と、シリアルフラッシュアクセスの過程でシリアルフラッシュ１００から読み出したデータを一時仮格納するためのバッファとで構成されており、
　コントローラ５００のシリアルフラッシュコントローラ５５０は、ブートローダー５５１と、プレフェッチ５５３と、エラー検出コード／エラー訂正コード（以下、ＥＤＣ／ＥＣＣという）５５５と、Ｄｅｃｏｍｐ５５７とで構成されており、
　ここで、ブートローダーは、システムブートを効率よく行わせるためのものであり、電源が印加されると、シリアルフラッシュ１００のブート領域１０１に書き込まれたオペレーティングシステムプログラム及びシステムブートのためのイメージのような初期化コードを読み込んでバッファに格納し、主制御部３００が最初のコードフェッチサイクルを開始し、ブートコード読出しを要求すると、格納された初期化コードを主制御部３００に伝送してブートが開始されるようにするものであり、
　このように構成されるシリアルフラッシュ１００での直接実行（ｅＸｃｕｔｅ Ｉｎ Ｐｌａｃｅ；以下、ＸＩＰという）のためのコントローラ５００によるシリアルフラッシュ１００におけるＸＩＰ方法は、先ず、システムに電源が印加されると（Ｓ１）、コントローラ５００のブートローダー５５１ではシリアルフラッシュ１００のブート領域１０１にアクセスして初期ブートのためのブートコードを順次的に読み出してバッファに格納し（Ｓ２）、次に、コントローラ５００では、ブートローダー５５１により読み出されるコードのバッファへの格納が終了したか否かを判別し（Ｓ３）、判別の結果、コード格納が終了していないと、読み出されるコードを継続してバッファに格納し、判別の結果、コード格納が終了していると、主制御部３００から要求される命令語（例えば、特定のアドレスのデータに対する読出しまたは書込み演算制御信号）の処理のために、システムインタフェースモジュール５１０から命令語が受信されたか否かを判別し（Ｓ４）、判別の結果、主制御部３００から受信される命令語がなければ、命令語受信の有無を判別するルーチンに戻り、受信される命令語があれば、受信された命令語に応じる動作制御によって命令語を処理する（Ｓ５）、ものであり、
　ここで、最初のコードフェッチサイクルによってシステムブートに必要なブートコードデータを読み出すために、ブートリード命令語が主制御部３００から受信された場合の処理過程は、主制御部３００がリセット後、最初のコードフェッチサイクルを開始すると共に、主制御部３００からブートリード命令語が受信されると（Ｓ１１）、コントローラ５００では、シリアルフラッシュ１００から読み出してバッファに格納したブートコードを読み出し（Ｓ１２）、読み出されたブートコードを主制御部３００に伝送する（Ｓ１３）、ものであり、
　シリアルフラッシュ１００に所定のデータを書き込むための書込み命令語が主制御部３００から受信された場合の処理過程は、主制御部３００から所定の論理アドレスと共に書込み命令語が受信されると（Ｓ３１）、コントローラ５００では主制御部３００から伝送されるデータを受信してバッファに格納し（Ｓ３２）、データの受信が完了すると、シリアルフラッシュのマッピング技法（ｍａｐｐｉｎｇ）により割り当てられる物理アドレスによってデータが書き込まれるメモリアドレスを定め、書込み演算によって変更される論理アドレスと物理アドレスとの間のマッピング情報をマッピングテーブルに書き込むシリアルフラッシュ書込みサイクルの制御動作を行い（Ｓ３３）、このようなサイクル制御動作によってデータが格納されるアドレスが決定されると、バッファに格納されたデータを読み出して指定されたシリアルフラッシュの物理アドレスに書き込む（Ｓ３４）、ものであり、
　シリアルフラッシュ１００に書き込まれた所定のデータを読み込むための読出し命令語が主制御部３００から受信された場合の処理過程は、主制御部３００から読出し命令語が受信されると（Ｓ４１）、コントローラ５００では、シリアルフラッシュ１００のマッピングテーブルを参照して主制御部３００から読出し命令語と共に受信される論理アドレスに該当するデータが書き込まれた物理アドレスを検索する、ものである、
　シリアルフラッシュアクセス装置。」
　
３．対比
　本願補正発明と引用発明とを対比する。
　
（１）　第１段落について
　引用発明の「シリアルフラッシュ１００」は、「ＮＡＮＤ型」であって、「初期オペレーティングシステム（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ：ＯＳ）のブートのためのブートコードが書き込まれるブート領域（１００ＫＢ）１０１」を備えるから、本願補正発明の「ブート・コードを記憶するＮＡＮＤフラッシュメモリ」に相当する。
　
（２）　第２段落について
　引用発明の「シリアルフラッシュ１００に書き込まれたデータを読み出しまたは書き込むための制御命令語を発生させるシステムの主制御部３００」は、本願補正発明の「ホスト・プロセッサ」と、「装置の制御手段」である点で共通するといえる。
　引用発明の「コントローラ５００」における「バッファ」は、「シリアルフラッシュ１００から読み出して
バッファ
主制御部３００に伝送する
　
（３）　第３段落について
　上記（２）における、「コントローラ５００」の「バッファ」と、「システムの主制御部３００」間の接続は、引用例の図３も参照すると、「コントローラ５００」における「
主制御部３００との信号送受信のための
　
（４）　第４段落について
　引用発明の「コントローラ５００」は、その要素である「ブートローダー５５１」等により、「主制御部３００がリセット後、最初のコードフェッチサイクルを開始すると共に、主制御部３００からブートリード命令語が受信されると（Ｓ１１）、
コントローラ５００では
バッファに格納したブートコードを読み出し
揮発性
　引用発明の「シリアルフラッシュアクセス装置」は、「シリアルフラッシュ１００」と「バッファ」や、「システムインタフェース部５１０」、「コントローラ５００」等を備えている点で、本願補正発明の「データ記憶デバイス」に対応するといえる。
　
（５）　第５段落について
　引用発明の「コントローラ５００」における「ブートローダー５５１」が、「電源が印加されると、シリアルフラッシュ１００のブート領域１０１に書き込まれたオペレーティングシステムプログラム及びシステムブートのためのイメージのような初期化コードを読み込んでバッファに格納」するように制御すること、すなわち、より具体的には、「シリアルフラッシュ１００での直接実行（ｅＸｃｕｔｅ Ｉｎ Ｐｌａｃｅ；以下、ＸＩＰという）のためのコントローラ５００によるシリアルフラッシュ１００におけるＸＩＰ方法は、先ず、システムに電源が印加されると（Ｓ１）、コントローラ５００のブートローダー５５１ではシリアルフラッシュ１００のブート領域１０１にアクセスして初期ブートのためのブートコードを順次的に読み出してバッファに格納し（Ｓ２）、次に、コントローラ５００では、ブートローダー５５１により読み出されるコードのバッファへの格納が終了したか否かを判別し（Ｓ３）、判別の結果、コード格納が終了していないと、読み出されるコードを継続してバッファに格納し、判別の結果、コード格納が終了していると、主制御部３００から要求される命令語（例えば、特定のアドレスのデータに対する読出しまたは書込み演算制御信号）の処理のために、システムインタフェースモジュール５１０から命令語が受信されたか否かを判別し（Ｓ４）」ている一連のステップは、本願補正発明の「前記データ記憶デバイスが
ホスト装置の前記ホスト・プロセッサ
作動可能に
揮発性
制御手段
　
（６）　第６段落について
　引用発明の「コントローラ５００」の「ブートローダー５５１」要素が、「電源が印加されると」、シリアルフラッシュ１００のブート領域１０１に書き込まれた初期化コードを読み込んでバッファに格納し、その後、「主制御部３００が最初のコードフェッチサイクルを開始し、ブートコード読出しを要求すると、格納された初期化コードを主制御部３００に伝送してブートが開始されるように」制御することは、引用例の図３も参照すると、「主制御部３００との信号送受信のためのシステムインタフェース部５１０」を介して行われていると認められるから、本願補正発明の「電源投入されると、
ブート・コード以外の他のコードを実行する前に、
ホスト・プロセッサ
　
（７）　第７−９段落について
　引用発明の「
シリアルフラッシュ１００に
書込み命令語
主制御部３００から所定の論理アドレスと共に書込み命令語が受信される
読出し命令語
ホスト・プロセッサ
　引用発明の上記（Ｓ３１）、（Ｓ４１）各ステップに続く、「コントローラ５００では主制御部３００から伝送されるデータを受信してバッファに格納し（Ｓ３２）、データの受信が完了すると、シリアルフラッシュの
マッピング技法（ｍａｐｐｉｎｇ）により割り当てられる物理アドレスによってデータが書き込まれるメモリアドレスを定め
論理アドレスと物理アドレスとの間のマッピング
物理アドレスに書き込み
主制御部３００から読出し命令語と共に受信される論理アドレスに該当するデータが書き込まれた物理アドレスを検索する
　
　したがって、両者の一致点、相違点は以下のとおりである。
　
［一致点］
「ブート・コードを記憶するＮＡＮＤフラッシュメモリ、
　装置の制御手段に接続されているメモリ、
　メモリを装置に接続するインターフェイス、および
　前記メモリに対する動作を制御するコントローラを備えるデータ記憶デバイスであって、
　前記データ記憶デバイスが装置の前記装置の制御手段に接続された状態で、電源が投入されると、前記コントローラが前記ＮＡＮＤフラッシュメモリから前記ブート・コードを前記メモリにコピーするよう構成され、
　電源投入されると、前記装置の制御手段が前記インターフェイスを介して前記コピーされたブート・コードを実行するよう構成され、
　前記装置の制御手段が前記インターフェイスを介して、仮想アドレスを含むインストラクションを前記ＮＡＮＤフラッシュメモリに送信するよう構成され、
　前記コントローラが前記仮想アドレスを前記ＮＡＮＤフラッシュメモリの物理アドレスに変換するように構成され、
　前記仮想アドレスの物理アドレスへの変換が前記データ記憶デバイス内で行われることを特徴とする、データ記憶デバイス。」
である点。
　
［相違点１］
　本願補正発明の「メモリ」は、「ホスト・プロセッサ」によって「実行可能に構成されている」「揮発性」メモリであるのに対して、引用発明の「バッファ（メモリ）」は、「シリアルフラッシュ１００での直接
実行
ｅＸｃｕｔｅ
Ｘ
　
［相違点２］
　本願補正発明の「インターフェイス」は、「
揮発性
ホストに
　
［相違点３］
　本願補正発明の「コントローラ」は、「前記
揮発性
　
［相違点４］
　本願補正発明の「コントローラ」は、「前記データ記憶デバイスが
ホスト
ホスト・プロセッサ
作動可能に
揮発性
　
［相違点５］
　本願補正発明は、「電源投入されると、
ブート・コード以外の他のコードを実行する前に、
ホスト・プロセッサ
　
［相違点６］
　本願補正発明は、「前記
ホスト・プロセッサ
　
４．相違点についての判断
［相違点１について］
　一般に、情報処理を行う「装置」としての「ホスト装置」、情報処理を行う「制御手段」としての「ＣＰＵ（中央処理装置）」等の「プロセッサ」、情報を記憶する「メモリ」としての「ＲＡＭ、ＳＲＡＭ、ＤＲＡＭ」等の「揮発性メモリ」は、それぞれ文献を上げるまでもなく周知である。また、引用例にも、「タグ格納部５３３」と「データ格納部５３５」についてであるが、情報の記憶に「揮発性メモリ」の一種である「スタティックＲＡＭ（ＳＲＡＭ）」を用いることが記載されている（上記２（３）における引用例の段落【００３５】−【００３６】を参照。）。
　上記２（１）の引用例の摘記における特に段落【０００７】−【０００９】、【００１７】−【００１８】を参照すると、引用発明の課題は、従来のシリアルフラッシュメモリは「バイト単位のアクセスが不可能なため、
書き込まれたデータをメインメモリに移さず、直ちに実行できる直接実行（ｅＸｃｕｔｅ Ｉｎ Ｐｌａｃｅ；以下、ＸＩＰという）機能を提供できない
ＸＩＰが可能なＮＯＲ型フラッシュメモリやＲＯＭにシステムブートのためのブートコードを格納している
既存のＲＯＭに代えて、フラッシュメモリチップを用いることができるようにする
　そして、引用発明の「
シリアルフラッシュ１００での直接実行（ｅＸｃｕｔｅ Ｉｎ Ｐｌａｃｅ；以下、ＸＩＰという）のための
シリアルフラッシュ１００におけるＸＩＰ方法
主制御部３００からブートリード命令語が受信されると
バッファに格納したブートコードを読み出し
読み出されたブートコードを主制御部３００に伝送
　以上のことから、引用発明において、「システム」として周知の「ホスト装置」を採用すると共に「制御手段」として周知の「プロセッサ」を採用して「ホスト・プロセッサ」とし、「バッファ（メモリ）」として周知の「揮発性」メモリを採用することで、「ホスト・プロセッサによって実行可能に構成されている揮発性メモリ」を備える、相違点１に係る構成とすることは、当業者が容易に推考し得ることである。
　
［相違点２について］
　上記［相違点１について］と同様の理由により、引用発明において、「システム」として周知の「ホスト装置」を採用し、「バッファ（メモリ）」として周知の「揮発性メモリ」を採用することで、引用発明の「主制御部３００との信号送受信のためのシステムインタフェース部５１０」が、「揮発性」メモリを「ホスト」に接続するインターフェイスである、相違点２に係る構成とすることは、当業者が容易に推考し得ることである。
　
［相違点３について］
　上記［相違点１について］と同様の理由により、引用発明の「バッファ（メモリ）」として周知の「揮発性メモリ」を採用することで、引用発明の「コントローラ」が、前記「揮発性」メモリに対する動作を制御するコントローラである、相違点３に係る構成とすることは、当業者が容易に推考し得ることである。
　
［相違点４について］
　引用発明の「コントローラ５００」は、「主制御部３００からブートリード命令語が受信されると（Ｓ１１）、コントローラ５００では、シリアルフラッシュ１００から読み出してバッファに格納したブートコードを読み出し（Ｓ１２）、読み出されたブートコードを主制御部３００に伝送する（Ｓ１３）」ことで、「格納された初期化コードを主制御部３００に伝送してブートが開始される」ように制御するから、引用発明の「コントローラ５００」の「システムの主制御部３００」に対する接続は、文言上の明確な記載はないものの、ブート機能を提供する点で、「作動可能に」接続されていると解される。
　よって、上記［相違点１について］と同様の理由により、引用発明において、「システムの主処理部３００」として「ホスト装置」の「ホスト・プロセッサ」を採用し、「バッファ（メモリ）」として「揮発性」メモリを採用することで、引用発明の「コントローラ５００」が、前記データ記憶デバイスが「ホスト」装置の前記「ホスト・プロセッサ」に「作動可能に」接続された状態で、電源が投入されると、前記コントローラが前記ＮＡＮＤフラッシュメモリから前記ブート・コードを前記「揮発性」メモリにコピーするよう構成される、相違点４に係る構成とすることは、当業者が容易に推考し得ることである。
　
［相違点５について］
　引用発明の「ブートローダー５５１」は、「
電源が印加されると
主制御部３００が最初のコードフェッチサイクルを開始し、ブートコード読出しを要求する
　さらに、引用発明は、より具体的な、ブートリード命令語が主制御部３００から受信された場合の処理過程において、「
主制御部３００がリセット後、最初のコードフェッチサイクルを開始すると共に、主制御部３００からブートリード命令語が受信されると（Ｓ１１）
本文における用語「ブート」は
換言すれば、記憶デバイスは、電源オン後の「リセット」モードを通過したホスト・プロセッサが実行するその最初のコマンドが、その記憶デバイスから読み込まれるならば、ブート可能である
その「リセット」電源オン状態を経た後にコード実行を開始するとき、実行すべき最初のコードが、そのＳＲＡＭセクションのコードである
　
［相違点６について］
　上記［相違点１について］と同様の理由により、引用発明において、「システムの主処理部３００」として「ホスト装置」の「ホスト・プロセッサ」を採用することによって、引用発明の「コントローラ５００」が、前記「ホスト・プロセッサ」が前記インターフェイスを介して、仮想アドレスを含むインストラクションを前記ＮＡＮＤフラッシュメモリに送信するよう構成され」る、相違点６に係る構成とすることは、当業者が容易に推考し得ることである。
　
　そして、本願補正発明のように構成したことによる効果も引用発明及び各周知技術から予測できる程度のものである。
　
５．むすび
　以上のとおり、本願補正発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　したがって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明について
１．本願発明
　平成２３年９月１２日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下「本願発明」という。）は、平成２３年４月１５日付け手続補正書の特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものである。
「ＮＡＮＤフラッシュメモリ、
　揮発性メモリ、
　実行可能インターフェイス、および
　コントローラを備えるデータ記憶デバイスであって、
　前記データ記憶デバイスがホスト・プロセッサに作動可能に接続されたときに、前記コントローラが前記ＮＡＮＤフラッシュメモリからブート・コードを前記揮発性メモリにコピーすることが可能なように構成され、
　他のコードを実行する前である電源投入の段階で前記ホスト・プロセッサが前記実行可能インターフェイスを介して前記コピーされたブート・コードを実行可能なように構成され、
　前記ホスト・プロセッサが前記実行可能インターフェイスを介して、仮想アドレスを含むインストラクションを前記ＮＡＮＤフラッシュメモリに送信可能なように構成され、
　前記コントローラが前記仮想アドレスを前記ＮＡＮＤフラッシュメモリの物理アドレスに変換させるように構成され、
　前記仮想アドレスの物理アドレスへの変換が前記データ記憶デバイス内で行われることを特徴とする、データ記憶デバイス。」
　
２．引用例
　引用例の記載については、上記「第２　」の「２．引用例」で述べたとおりである。
　
３．対比・判断
　本願発明は、前記「第２」の「１．本願補正発明」で検討した本願補正発明の、
（１）　「
ブート・コードを記憶する
ホスト・プロセッサによって実行可能に構成されている
揮発性メモリをホストに接続する
前記揮発性メモリに対する動作を制御する
（２）　「前記データ記憶デバイスが
ホスト装置の前記
た状態で、電源が投入されると
前記
するよう
（３）　「
電源投入されると、ブート・コード以外の他のコードを実行する前に、
記イ
するよう
（４）　「前記ホスト・プロセッサが前
記イ
するよう
（５）　「前記コントローラが前記仮想アドレスを前記ＮＡＮＤフラッシュメモリの物理アドレスに変換
する
　そうすると、実質的に、本願発明の構成要件をすべて含み、さらに他の構成要件を付加したものに相当する本願補正発明が、上記「第２」の「４．相違点についての判断」に記載したとおり、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。　
　
４．むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願は、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、他の請求項について論及するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。