【事件の表示】
　平成１０年特許願第２４２１４４号「電子仮想接地メモリ・デバイスの製造方法」拒絶査定不服審判事件〔平成１３年　６月２２日出願公開、特開２００１−１６８３０３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１０年８月２７日の出願であって、平成２１年４月２１日付けの拒絶理由通知に対して、同年１０月２６日に意見書及び手続補正書が提出され、平成２２年１月２７日付けの最後の拒絶理由通知に対して、同年８月２日に意見書及び手続補正書が提出されたが、平成２３年７月２９日付けで拒絶査定がされ、これに対し、同年１１月２２日に審判請求がなされるとともに手続補正書が提出されたものである。
　そして、特許法第１６３条第２項の規定によりなされた平成２４年１月２３日付けの最後の拒絶理由通知に対して、審判請求人からは何らの応答もなかったものである。
　
　
第２．本願発明に対する判断
１．本願発明
　本願の請求項１ないし請求項４に係る発明は、平成２３年１１月２２日に提出された手続補正書により補正された明細書及び図面の記載からみて、その明細書の特許請求の範囲の請求項１ないし請求項４に記載されるとおりのものであって、そのうちの、請求項１に係る発明（以下「本願発明」という。）は次のとおりのものである。
　
【請求項１】
「メモリ・セルを形成するマトリックス領域において、分離層を形成することを避けるため、前記マトリックス領域をマスクする工程と、
　前記マトリックス領域においてメモリ・セルのソース及びドレインを規定する連続ビット線を並行に形成する工程であって、第１の導電物質、絶縁体物質、第２の導電物質を連続的に堆積し、前記連続的に堆積された物質をパターニングし、前記連続的に堆積された物質を介して平行な溝をエッチングして当該溝の間において連続ストライプを形成し、当該連続ストライプをマスクとして用い、イオン注入によって前記連続ビット線を形成する、工程と、
　前記連続ビット線方向において互いに分離している、不連続な、すなわち個別のゲート構造を形成するため、前記連続ストライプを横切ってマスクしてエッチングする工程と、　前記連続ビット線に並行な方向において前記ゲート構造間の領域にイオン注入し、前記連続ビット線とは反対にドーピングされた領域を形成する工程と、
を含む方法。」
　
２．拒絶の理由
　平成２４年１月２３日付けで審査官より通知された最後の拒絶理由通知の概要は、次のとおりである。
　
「１．この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　　　　　記　　　（引用文献等については引用文献等一覧参照）
　
請求項１〜４
・引用文献等１〜７
・備考
　……（中略）……
　よって、本願発明１は、引用文献１〜３に記載の発明に基づいて、当業者が容易に発明をすることができたものである。
　……（中略）……
　　　　　　　　　　　引　用　文　献　等　一　覧
　
１.特開平０５−１５２５８１号公報
２.特開平０８−３４００９５号公報
３.特開平０６−３４２９１８号公報
４.特開平０９−２８３７５１号公報
５.特開平０７−３０２８５２号公報
６.特開平０８−０２３０４１号公報
７.特開平０５−２３５３６６号公報」
　
３．各引用例の記載と引用発明
３−１．引用例１の記載
３−１−１．引用例１の記載事項
　本願の出願前に日本国内において頒布され、審判請求後の最後の拒絶理由通知で引用された刊行物である、特開平０５−１５２５８１号公報（以下「引用例１」という。）には、「仮想接地ＥＰＲＯＭメモリにおける積層型エツチに固有の平坦化を実現する熱処理」（発明の名称）に関して、図１Ａ〜図７とともに、次の事項が記載されている（下線は、参考のため、当審において付したものである。以下、他の刊行物についても同様である。）。
　
　　ア．産業上の利用分野
ａ．「【０００１】
【産業上の利用分野】本発明は、電気的に書込み可能なリードオンリーメモリ（ＥＰＲＯＭ）装置に関するものであって、更に詳細には、この様なセルを製造する場合に通常遭遇する平坦化問題を発生することのない積層型エッチ仮想接地ＥＰＲＯＭセルの製造方法に関するものである。」
　
　　 イ．従来の技術
ｂ．「【０００６】図１Ａは、従来のＥＰＲＯＭセル１０を示している。ＥＰＲＯＭセル１０は、Ｐ型シリコン基板１６内に形成されており且つ基板チャンネル領域１８により離隔されている埋め込まれたＮ＋ソース領域１２と埋め込まれたＮ＋ドレイン領域１４とを有している。チャンネル領域１８の上側に位置して絶縁物質層２０が設けられており、該絶縁物質層は典型的に二酸化シリコンから構成される。導電性フローティングゲート２２が絶縁性物質層２０の上に形成されている。典型的に、フローティングゲート２２は、多結晶シリコン（ポリ１）から形成される。フローティングゲート２２の上側に位置して絶縁性物質、典型的には、酸化物−窒化物−酸化物（ＯＮＯ）の複合層からなる第二層２４が設けられている。導電性の制御ゲート２６がＯＮＯ層２４の上に形成されている。典型的に、制御ゲート２６も多結晶シリコン（ポリ２）から形成されている。
【０００７】いわゆる「スタックトゲート（即ち、積層型ゲート）」（又は、「スタックトエッチ（積層型エッチ）」）ＥＰＲＯＭセルを平面図で図１Ｂに示してある。スタンダードな「Ｔ形状」セル１０の構成を図１Ｂに示してあり、それは、セル１０の垂直に整合した制御ゲート２６とフローティングゲート２２とを形成するために使用される自己整合型エッチングプロセスから「スタックトゲート（即ち、積層型ゲート）」という名称が派生している。即ち、制御ゲート２６のエッジ即ち端部を使用して、下側に存在するフローティングゲート２２の画定を完成している。
【０００８】スタックトゲートセル１０のポリシリコンフローティングゲート２２及びポリシリコン制御ゲートライン２６を形成するための処理シーケンスについて以下に説明する。図１Ａを参照すると、最初に、二酸化シリコン層２０上にポリシリコン層（ポリ１）を形成する。次いで、ポリ１層をマスクし且つエッチングしてフローティングゲート２２を形成する。次いで、構成体全体上にＯＮＯ層２４を成長させる。これに続いて、第二ポリシリコン層（ポリ２）を成長させ、それから制御ゲートライン２６を形成する。次いで、ポリ２層をマスクし且つエッチングする。その結果得られるポリ２制御ゲートライン２６を自己整合型マスクとして使用して、ポリ間ＯＮＯ２４及びその下側に存在するフローティングゲート２２をエッチングして、図１Ａに示したスタックトゲートセル１０の最終的構成を画定する。
【０００９】従来、ＥＰＲＯＭメモリアレイ密度における減少は、スタンダードなＴ形状ＥＰＲＯＭセルを製造する場合に使用されるホトリソグラフィ及びエッチング手順により発生されるセル特徴部の寸法を減少させることにより達成されている。これらのプロセスの発展から得られるセル幾何学形状の縮小は、最小セルピッチを許容し且つスタンダードでない技術を使用して形成せねばならないサブミクロンコンタクトを開発するために新たな分離技術を必要とすることとなった。
　……（中略）……
【００１１】高密度のＴ形状ＥＰＲＯＭセルアレイの製造に関連した特別の処理条件を回避する一つの方法は、従来のＬＯＣＯＳフィールド酸化物分離及びアレイ内のコンタクトを必要とすることのない異なったタイプのセルを使用することである。」
　
ｃ．「【００１２】この様なＥＰＲＯＭアレイの一部の三次元概略図を図２に示してある。図２のアレイは、アレイ密度を改善するために、埋め込まれたＮ＋ビットライン上の平坦化した酸化物及びビットライン分離を使用している。」
　
ｄ．「【００１３】図３Ａ乃至図３Ｄは、図２のアレイに対する製造プロセスを示している。ポリ１フローティングゲートを形成した後に、砒素注入を使用して埋め込み型Ｎ＋ビットラインを画定する。次いで、酸化物層を付着形成し（典型的に、ＬＰＣＶＤにより）、次いでホトレジストをスピンオンさせる。図３Ｂは、その結果得られた構成体で平坦化前の状態を示している。次いで、図３Ｃに示した如く、本構成体の表面をエッチバックしてポリ１ラインの間の酸化物を平坦化させる。これに続いて、酸化物−窒化物−酸化物（ＯＮＯ）層及びその上側に存在する第二層の制御ゲートポリシリコン（ポリ２）を形成し且つ画定する。
【００１４】しかしながら、図２に示したＥＰＲＯＭセルアレイも処理上の困難性を有している。例えば、スタック、即ち酸化物−窒化物−酸化物（ＯＮＯ）／ポリ１の残存する部分をエッチングする場合、ポリ１により被覆されていない埋め込み型Ｎ＋ビットラインの部分は、残存するポリ１をエッチングする場合にビットラインへのディッギング即ち掘り起こしないしは食い込みを回避するためにそれを被覆する十分な二酸化シリコンの厚さを有するものでなければならない。そうでない場合には、Ｎ＋ビットラインが断線される場合がある。」
　
　　ウ．課題を解決するための手段
ｅ．「【００１６】
【課題を解決するための手段】
本発明は、Ｐ導電型のシリコン基板において仮想接地ＥＰＲＯＭセルを製造する方法を提供している。
シリコン基板上にゲート酸化物層を形成する。それに続いて、ポリシリコンの第一層（ポリ１）を形成する。次いで、酸化物−窒化物−酸化物（ＯＮＯ）を有する複合構成体を第一ポリシリコン層上に形成する。
積層型エッチ手順におけるＯＮＯ／ポリ１ラインの爾後のエッチングにおいて、Ｎ＋ビットラインの上側に存在する差動的即ち差分的酸化物が下側に存在するシリコン基板を「食い込み」に対して保護し
ＥＰＲＯＭアレイにおけるＮ＋ビットライン
　
 　　エ．実施例
ｆ．「【００１７】
【実施例】本発明は、図２に関して上述したのと構成が類似した仮想接地ＥＰＲＯＭセルを製造する新規な熱処理方法を提供している。しかしながら、本発明プロセス即ち方法は、従来技術の問題を発生することなしに、ポリ１フローティングゲートライン間の酸化物平坦化を発生させる。即ち、エッチバック二酸化シリコンプラズマステップ及びＮ＋ビットラインの形成時にポリ１内への砒素注入に対する必要性を除去している。」
　
ｇ．「【００１８】図４を参照すると、本発明によれば、下側に存在する
Ｐ型＜１００＞シリコン１００上に２００Åのゲート酸化物層１０２を成長させた後に、約１０００乃至１５００Åの厚さの薄いポリシリコン層１０４を付着形成し、次いで従来の態様でドーピングを行なう。約１００Åの厚さの第一二酸化シリコン層１０６をポリシリコン層１０４上に成長させる。これに続いて、約１００Åの厚さの薄い窒化物層１０８を形成する。次いで、窒化物層１０８を酸化して、図４に示した如く、約１０Åの厚さの二酸化シリコンからなる頂部層１１０を形成する
【００１９】次に、図５及び図６に示した如く、
ポリ１ホトレジストマスクを使用してＯＮＯ／ポリ１の並列ラインを画定する。ＯＮＯ／ポリ１をエッチングした後に、本構成体は、ＯＮＯ／ポリ１の並列ラインから構成され
次いで、ＯＮＯ／ポリ１ライン間に砒素注入を行なってＮ＋ビットラインを基板内に形成する
【００２０】注意すべきことであるが、本発明により、
ポリ１マスクからなるホトレジストを所定位置に維持したままでＮ＋砒素注入を行なう
【００２１】図７に示した如く、
ホトレジストを剥離した後に、酸化ステップを実施して、窒化物の酸化を完了し且つ更に３０Åの二酸化シリコンを形成してＯＮＯ層を完成する
ポリ１ライン間に差動的乃至は差分的酸化成長が発生する
Ｎ＋ビットライン上に２０００Åの厚さの二酸化シリコンが形成される
【００２２】この技術により、セルのワードライン（不図示）とＮ＋ビットラインとの間の容量が最小とされる。
本プロセスの爾後の積層型エッチ部分期間中のＯＮＯ／ポリ１のエッチングは、Ｎ＋ビットライン上で最大５００Åエッチングし、その場所に少なくとも１５００Åの二酸化シリコンを残存させ、従ってこのエッチングステップ期間中にＮ＋ビットラインが断線（即ち、「食い込み」）が発生することを回避している
　
　　オ．図面の図示態様
ｈ．「従来の積層型エッチＥＰＲＯＭセルを示した概略断面図」（「図面の簡単な説明」）を示す図１ＡにおけるＮ＋ソース領域１２及びＮ＋ドレイン領域１４と、「従来の平坦化技術を使用して製造されたＥＰＲＯＭアレイの一部を示した概略斜視図」（「図面の簡単な説明」）を示す図２における埋め込み型Ｎ＋ビットラインとには、それぞれ、同じ「ＢＮ＋」の記号が付されている。
　
ｉ．前記図２には、前記ビットライン「ＢＮ＋」と直交する方向に、溝状の凹部が形成され、この凹部の底面における前記ビットライン「ＢＮ＋」の上側には、「平坦化した酸化物」が露出していることが示されている。
　また、同図には、前記凹部の「平坦化した酸化物」が露出していない部分には、「ビットライン分離」がなされた箇所を示す「＋」の記号が付されている。
　
ｋ．「本発明に基づく平坦化プロセスにおける付加的なステップを示した概略断面図」（「図面の簡単な説明」）を示す図６は、Ｎ＋砒素注入の態様を示しており、また、このＮ＋砒素注入が行われるときには、「ＦＯＸ」の層が、「Ｎ＋ビットライン」が形成されている領域には存在せず、「Ｎ＋ビットライン」が形成されていない領域には存在することが、図示されている。
　
３−１−２．引用発明
　前項の「ウ．課題を解決するための手段」における「シリコン基板上にゲート酸化物層を形成する。それに続いて、ポリシリコンの第一層（ポリ１）を形成する。次いで、酸化物−窒化物−酸化物（ＯＮＯ）を有する複合構成体を第一ポリシリコン層上に形成する。」との記載から、前項の「エ．実施例」における段落【００１９】に記載の「ポリ１」は、同段落【００１８】に記載の「ポリシリコン層１０４」を指していること、同段落【００１９】に記載の「ＯＮＯ」とは、同段落【００１８】に記載の「第一二酸化シリコン層１０６」、「窒化物層１０８」及び「二酸化シリコンからなる頂部層１１０」の順で形成された「複合構成体」である「ＯＮＯ」層を指していることは明らかである。
　また、前項の「ウ．課題を解決するための手段」における「ＥＰＲＯＭアレイにおけるＮ＋ビットライン」との記載、及び、図６の図示態様から、「Ｎ＋ビットライン」は「ＥＰＲＯＭアレイ」が形成される領域に形成されることは、明らかである。
　そして、前項の「イ．従来の技術」の「「スタックトゲート（即ち、積層型ゲート）」（又は、「スタックトエッチ（積層型エッチ）」）ＥＰＲＯＭセルを平面図で図１Ｂに示してある。スタンダードな「Ｔ形状」セル１０の構成を図１Ｂに示してあり、それは、セル１０の垂直に整合した制御ゲート２６とフローティングゲート２２とを形成するために使用される自己整合型エッチングプロセスから「スタックトゲート（即ち、積層型ゲート）」という名称が派生している。即ち、制御ゲート２６のエッジ即ち端部を使用して、下側に存在するフローティングゲート２２の画定を完成している。」との記載から、同「エ．実施例」における段落【００２２】に記載の「積層型エッチ」とは、垂直に整合した制御ゲートとフローティングゲートとを有するスタックトゲートを形成するために使用されるエッチングプロセスを指すと認められる。
　
　したがって、ア〜オから、引用例１には、次の発明（以下「引用発明」という。）が記載されていると認められる。
　
「Ｐ導電型のシリコン基板上にゲート酸化物層１０２を成長させた後に、ポリシリコン層１０４を付着形成し、次いで第一二酸化シリコン層１０６を前記ポリシリコン層１０４上に成長させ、これに続いて窒化物層１０８を形成し、次いで、前記窒化物層１０８を酸化して二酸化シリコンからなる頂部層１１０を形成する工程と、
　ポリ１ホトレジストマスクを使用して、前記第一二酸化シリコン層１０６、前記窒化物層１０８及び二酸化シリコンからなる前記頂部層１１０とで形成されるＯＮＯ層と前記ポリシリコン層１０４とをエッチングして、ＯＮＯ／ポリ１の並列ラインを画定する工程と、
　次いで、前記ポリ１ホトレジストマスクを所定位置に維持したままで、前記ＯＮＯ／ポリ１ライン間に砒素注入を行なって、Ｎ＋ビットラインを前記シリコン基板内のＥＰＲＯＭアレイが形成される領域に形成する工程と、
　前記ポリ１ホトレジストマスクを剥離した後に、酸化ステップを実施して、前記ＯＮＯ層を完成させるとともに、前記ＯＮＯ／ポリ１のライン間の前記Ｎ＋ビットライン上に厚い二酸化シリコン層を形成する工程と、
　垂直に整合した制御ゲートとフローティングゲートとを有するスタックトゲートを形成する積層型エッチ手順における、ＯＮＯ／ポリ１のラインの爾後のエッチングにおいて、前記Ｎ＋ビットライン上の二酸化シリコン層が残存させ、当該エッチング期間中に前記Ｎ＋ビットラインに断線が発生することを回避する工程と、
を含むことを特徴とするＰ導電型のシリコン基板において仮想接地ＥＰＲＯＭセルを製造する方法。」
　
３−２．引用例２の記載
３−２−１．引用例２の記載事項
　本願の出願前に日本国内において頒布され、審判請求後の最後の拒絶理由通知で引用された刊行物である、特開平０８−３４００９５号公報（以下「引用例２」という。）には、「メモリ・アレイの製作方法、プログラム方法及びメモリ・アレイ」（発明の名称）に関して、図１〜図１２、図１４とともに、次の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】本発明は
フラッシュ・メモリ・アレイ構造
　
ｂ．「【００１５】１）第１の態様
図１を参照すると、本発明の好適なメモリ・アレイ１０は、相互に交差する行及び列に配置される複数のメモリ・セルを含む。列は図中Ｂ０、Ｂ１、Ｂ２．．．、Ｂｍと指定されるビット・ラインに接続される。一方、行はＷ０、Ｗ１、Ｗ２、．．．Ｗｎと指定されるワード・ラインに接続される。図１は、マンハッタン構造に構成されるメモリ・アレイ構造１０の図解的平面図を示す。メモリ・アレイ１０を形成するプロセスについて、図１及び図２乃至図１２を参照しながら述べることにする。
【００１６】Ａ）第１の態様を形成するプロセス
ａ）第１の態様を形成する
プロセスの第１工程は、基板１２上に隆起した分離領域１４（図２）を形成する
　
ｃ．「【００１７】ｂ）結果の構造は、トンネル酸化物層１６上に
浮遊ゲート１８（図１参照）を形成する第１のポリシリコン層１８
　……（中略）……
【００２０】ｅ）図３を参照すると、
リソグラフィック・マスク及び方向性エッチング・プロセスにより、アレイ活性領域において、ストライプまたは細長のスタック１９が、第１のポリシリコン層１８及び窒化物層２０を含む大きな矩形に切り込まれる
【００２１】ｆ）図４を参照すると、
アレイ活性領域内でリソグラフィック・マスクが使用されて、ストライプ１９間のストライプまたは領域２１がＮ＋型不純物により添加され、Ｎ型領域２４が形成される。これはイオン注入により達成される。Ｎ型領域２４は、基板１２の上面と実質的に同一平面を成す実質的に平坦な輪郭を有する。このプロセス工程は、拡散されたビット・ライン２２（図１参照）の形成に作用する
　
ｄ．「【００２７】ｌ）図８を参照すると、第３のポリシリコン層３８がＯＮＯ層３６上に付着される。ポリシリコン層３８は次にリンにより添加される。
　……（中略）……
【００２９】ｎ）
ポリシリコン層３８及び絶縁層４０は、次にリソグラフィック・マスク及び方向性エッチングによりパターニングされ、ワード・ラインが形成される
【００３０】ｏ）図９乃至図１１を参照すると、
第１のポリシリコン層１８が選択的にエッチングされ、第１のポリシリコン層１８が第３のポリシリコン層３８のラインに位置整合される（第１のポリシリコン層１８が第３のポリシリコン層３８に自己整合される）。しかしながら、第１のポリシリコン層１８は第３のポリシリコン層３８（またはワード・ライン）下で連続的ではない。なぜなら、前者は上記工程ｅ）のマスキング工程によりセグメント化され、ワード・ライン下にポリシリコンの浮遊ゲート１８の
島
を形成したからである。
【００３１】ｐ）図１２（図９と同じ）を参照すると、先行エッチング工程
の結果、電界分離領域４４がアレイ活性領域内に形成される。電界分離領域４４は低まった領域であり、ホウ素注入４６により添加され
　
ｅ．「【００３５】Ａ）第２の態様を形成するプロセス
本発明のメモリ・アレイの第２の態様を形成するプロセスの各工程について、詳細に説明する。
ａ）図１４を参照すると、
プロセスの第１工程は、基板１０４上に電界分離領域１０２を形成する。ＬＯＣＯＳ分離またはＳＴＩ分離などの標準の分離プロセスが、メモリ・セル・アレイの支援回路のために使用されうる。
　
ｆ．図１には、領域４４は、各ビットラインＢ０〜Ｂ２に平行、かつ、各ビットラインＢ０〜Ｂ２の間に位置する領域であって、第１のポリシリコン層１８が存在する部分の間の部分に位置することが、示されている。
　また、図９及び図１２には、前記領域４４は、薄いトンネル酸化物層１６を介して基板１２が露出する領域であることが、示されている。
　
３−２−２．引用例２に記載の技術
　　ア．前記ａ、ｂ、ｅから、引用例２には、
　フラッシュ・メモリ・アレイ構造の製造プロセスにおいて、プロセスの第１工程として、基板上に分離領域を形成すること、
が記載されている。
　
　　イ．前記ａ、ｃから、引用例２には、
　フラッシュ・メモリ・アレイ構造の製造プロセスの一工程として、アレイ活性領域において、浮遊ゲートを形成する第１のポリシリコン層１８を含む材料を、方向性エッチング・プロセスにより細長のストライプ１９に加工した後、前記ストライプ１９間の領域２１にＮ＋型不純物をイオン注入してＮ型領域２４を形成すること、この結果、前記Ｎ型領域２４は、基板の上面と実質的に同一平面を成すビット・ライン２２となること、
が記載されている。
　
　　ウ．前記ａ、ｄ、ｆから、引用例２には、
　フラッシュ・メモリ・アレイ構造の製造プロセスの一工程として、
　第３のポリシリコン層３８を含む材料を方向性エッチングによりパターニングしてワード・ラインを形成し、
　次に、第１のポリシリコン層１８を選択的にエッチングして、前記ワード・ライン下で浮遊ゲート１８の“島”を形成している前記第１のポリシリコン層１８を前記第３のポリシリコン層３８のワード・ラインに位置整合させ、
　その結果、アレイ活性領域内に、ビット・ライン２２となるＮ型領域２４に平行、かつ、前記Ｎ型領域２４の間に位置する領域であって、前記第１のポリシリコン層１８からなる浮遊ゲート１８の“島”の間の部分に、薄いトンネル酸化物層１６を介して基板１２が露出する領域が形成され、
　前記基板１２が露出する領域を、ホウ素注入により、電界分離領域４４とする、
ことが記載されている。
　
３−３．引用例３の記載
３−３−１．引用例３の記載事項
　本願の出願前に日本国内において頒布され、審判請求後の最後の拒絶理由通知で引用された刊行物である、特開平０６−３４２９１８号公報（以下「引用例３」という。）には、「非対称的
仮想接地ＥＰＲＯＭセル
の製造方法
　
ａ．「【００２８】図６（Ａ）乃至（Ｄ）を参照すると、図４及び５に示したＥＰＲＯＭセル２５４以下の如くに製造される。
出発物質は、Ｐ−型の単結晶シリコンからなるウエハ
【００２９】図６（Ａ）を参照すると、本製造プロセスの説明は、上方にポリシリコンバッファを有する浮遊ゲートを形成し且つ平坦化した後から開始する。この時点に到達するまでのステップは以下の如きシーケンスを有している。
（１）約２００乃至３００Åの
薄いゲート酸化膜２９２
（２）そ
の上側にポリ１浮遊ゲート層を付着形成し
（３）
ＯＮＯ絶縁層２６２を形成
（４）
ポリシリコンバッファ層を付着形成する
（５）従来の
ホトレジストマスキング及びエッチングを使用してポリ１コラム（列）をパターン形成し且つエッチングする
【００３０】これらの処理ステップは当業者にとって公知の処理ステップであり従ってその詳細な説明は割愛する。
【００３１】図６（Ｂ）に示した如く、次のステップは、Ｎ＋ビットライン拡散領域２９４を形成することである。好適実施例においては、
拡散領域２９４は、Ｎ＋イオン（即ち、砒素）を使用して形成する。この注入は、浮遊ゲート２５６と自己整合されており、且つビットライン拡散領域２９４
　
ｂ．「【００３４】Ｐ−注入は、更なるセル非対称性を与える。Ｐ−領域２８２は、Ｎ−マスク３００と類似しているがセルアレイにおいて鏡像類似の関係にあるクリティカルなマスク３０２で注入される。Ｐ−領域２８２は、ホットエレクトロンの発生効率を改良することによりセルの書込動作を向上させている。又、Ｐ−領域２８２は、ドレインのターンオンを減少させることに貢献し、且つトランジスタチャンネルを幅広とさせることによりビットラインからビットラインへのパンチする性能を改善している。これらの処理ステップに続いてフィールド酸化膜を成長させ、次いでその結果得られる構成を平坦化させる。次いで、
ポリ２を付着形成し且つドーピングしてそれを導電性とさせ
ポリ２層をパターン形成し且つエッチングする。注意すべきことであるが、このステップは、ポリ２ワードライン下側に位置することのないポリ１領域をエッチング除去する
　
３−３−２．引用例３に記載の技術
　　前記ａ、ｂ及び図４〜図６から、引用例３には、
　Ｐ−型の単結晶シリコンからなるウエハ２５２に、薄いゲート酸化膜２９２を介して、その上側に、ポリ１浮遊ゲート層２５６、ＯＮＯ絶縁層２６２、ポリシリコンバッファ層２５８を順次形成する工程と、
　ホトレジストマスキングを使用して、ポリ１コラム（列）をパターン形成し且つエッチングする工程と、
　Ｎ＋イオンを注入して、浮遊ゲート２５６と自己整合された、ビットライン拡散領域２９４を形成する工程と、
　ポリ２層を付着形成し且つドーピングしてそれを導電性とさせる工程と、
　前記ポリ２層をパターン形成し且つエッチングすることで、ポリ２ワードライン２６０を形成するとともに、前記ポリ２ワードライン２６０の下側に位置することのないポリ１領域をエッチング除去する工程と、
を含む仮想接地型ＥＥＰＲＯＭの製造方法、
が記載されている。
　
４．対比
４−１．本願発明と引用発明との対比
　次に、本願発明と引用発明とを対比する。
　　ア．引用発明の「ポリシリコン層１０４」は、本願発明の「第１の導電物質」に相当する。
　引用発明の「第一二酸化シリコン層１０６」、「窒化物層１０８」及び「前記窒化物層１０８を酸化して二酸化シリコンからなる頂部層１１０」とを併せたものは、本願発明の「絶縁体物質」に相当する。
　したがって、引用発明の「Ｐ導電型のシリコン基板上にゲート酸化物層１０２を成長させた後に、ポリシリコン層１０４を付着形成し、次いで第一二酸化シリコン層１０６を前記ポリシリコン層１０４上に成長させ、これに続いて窒化物層１０８を形成し、次いで、前記窒化物層１０８を酸化して二酸化シリコンからなる頂部層１１０を形成する」ことと、本願発明の「第１の導電物質、絶縁体物質、第２の導電物質を連続的に堆積」することとは、第１の導電物質、絶縁体物質を連続的に堆積する点で共通する。
　
　また、引用発明の「ポリ１ホトレジストマスクを使用して、前記第一二酸化シリコン層１０６、前記窒化物層１０８及び二酸化シリコンからなる前記頂部層１１０とで形成されるＯＮＯ層と前記ポリシリコン層１０４とをエッチングして、ＯＮＯ／ポリ１の並列ラインを画定する」ことと、本願発明の「前記連続的に堆積された物質をパターニングし、前記連続的に堆積された物質を介して平行な溝をエッチングして当該溝の間において連続ストライプを形成」することとは、連続的に第１の導電物質、絶縁体物質が堆積された物質をパターニングし、前記連続的に堆積された物質を介して平行な溝をエッチングして当該溝の間において連続ストライプを形成する点で共通する。
　
　そして、引用発明の「次いで、前記ポリ１ホトレジストマスクを所定位置に維持したままで、前記ＯＮＯ／ポリ１ライン間に砒素注入を行なって、Ｎ＋ビットラインを前記シリコン基板内のＥＰＲＯＭアレイが形成される領域に形成する」ことは、本願発明の「当該連続ストライプをマスクとして用い、イオン注入によって前記連続ビット線を形成する」ことに相当する。
　
　ここで、前記「３−１−１．引用例１の記載事項」の項における「オ．図面の図示態様」のｈ、及び、図６から、引用発明の「Ｎ＋ビットライン」は、「シリコン基板内のＥＰＲＯＭアレイ」における各「ＥＰＲＯＭ」セルのＮ＋ソース領域とＮ＋ドレイン領域となることは、明らかである。そして、引用発明の前記「シリコン基板内のＥＰＲＯＭアレイ」が形成される領域は、本願発明の「メモリセルを形成するマトリックス領域」に相当する。
　
　以上から、引用発明における、「Ｐ導電型のシリコン基板上にゲート酸化物層１０２を成長させた後に、ポリシリコン層１０４を付着形成し、次いで第一二酸化シリコン層１０６を前記ポリシリコン層１０４上に成長させ、これに続いて窒化物層１０８を形成し、次いで、前記窒化物層１０８を酸化して二酸化シリコンからなる頂部層１１０を形成する工程」と「ポリ１ホトレジストマスクを使用して、前記第一二酸化シリコン層１０６、前記窒化物層１０８及び二酸化シリコンからなる前記頂部層１１０とで形成されるＯＮＯ層と前記ポリシリコン層１０４とをエッチングして、ＯＮＯ／ポリ１の並列ラインを画定する工程」と「次いで、前記ポリ１ホトレジストマスクを所定位置に維持したままで、前記ＯＮＯ／ポリ１ライン間に砒素注入を行なって、Ｎ＋ビットラインを前記シリコン基板内のＥＰＲＯＭアレイが形成される領域に形成する工程」とを併せた「工程」と、本願発明の「前記マトリックス領域においてメモリ・セルのソース及びドレインを規定する連続ビット線を並行に形成する工程であって、第１の導電物質、絶縁体物質、第２の導電物質を連続的に堆積し、前記連続的に堆積された物質をパターニングし、前記連続的に堆積された物質を介して平行な溝をエッチングして当該溝の間において連続ストライプを形成し、当該連続ストライプをマスクとして用い、イオン注入によって前記連続ビット線を形成する、工程」とは、マトリックス領域においてメモリ・セルのソース及びドレインを規定する連続ビット線を並行に形成する工程であって、第１の導電物質、絶縁体物質を連続的に堆積し、前記連続的に堆積された物質をパターニングし、前記連続的に堆積された物質を介して平行な溝をエッチングして当該溝の間において連続ストライプを形成し、当該連続ストライプをマスクとして用い、イオン注入によって前記連続ビット線を形成する、工程である点で共通する。
　
　　イ．引用発明は、「前記ＯＮＯ／ポリ１のライン間の前記Ｎ＋ビットライン上に厚い二酸化シリコン層を形成する工程」の後に、「垂直に整合した制御ゲートとフローティングゲートとを有するスタックトゲートを形成する積層型エッチ手順における、ＯＮＯ／ポリ１のラインの爾後のエッチングにおいて、前記Ｎ＋ビットライン上の二酸化シリコン層が残存させ」る「工程」を実施する。すなわち、「ＯＮＯ／ポリ１のライン」を「エッチング」するとき、「前記Ｎ＋ビットライン上の二酸化シリコン層が残存」する。
　ここで、「ＯＮＯ／ポリ１のライン間」に「Ｎ＋ビットライン」が「形成」されるから、前記「ＯＮＯ／ポリ１のライン」と前記「Ｎ＋ビットライン」とは、互いに平行である。
　したがって、「ＯＮＯ／ポリ１のライン」の「エッチング」は、前記「ＯＮＯ／ポリ１のライン」や前記「Ｎ＋ビットライン」を横切るように行われ、前記「Ｎ＋ビットライン」を横切るように「エッチング」されることで当該「Ｎ＋ビットライン」上の「二酸化シリコン層が残存」するとともに、前記「ＯＮＯ／ポリ１のライン」を横切るように「エッチング」されることで当該「ＯＮＯ／ポリ１のライン」が個別に分離されて、「スタックトゲート」が「形成」されると解される。
　したがって、引用発明の「スタックトゲートを形成する積層型エッチ手順における、ＯＮＯ／ポリ１のラインの爾後のエッチングにおいて、前記Ｎ＋ビットライン上の二酸化シリコン層が残存させ、当該エッチング期間中に前記Ｎ＋ビットラインに断線が発生することを回避する工程」は、本願発明の「前記連続ビット線方向において互いに分離している、不連続な、すなわち個別のゲート構造を形成するため、前記連続ストライプを横切ってマスクしてエッチングする工程」に相当する。
　
４−２．一致点及び相違点
　以上、ア、イから、本願発明と引用発明とは、以下の点で一致するとともに、以下の各点で相違する。
　
《一致点》
「前記マトリックス領域においてメモリ・セルのソース及びドレインを規定する連続ビット線を並行に形成する工程であって、第１の導電物質、絶縁体物質を連続的に堆積し、前記連続的に堆積された物質をパターニングし、前記連続的に堆積された物質を介して平行な溝をエッチングして当該溝の間において連続ストライプを形成し、当該連続ストライプをマスクとして用い、イオン注入によって前記連続ビット線を形成する、工程と、
　前記連続ビット線方向において互いに分離している、不連続な、すなわち個別のゲート構造を形成するため、前記連続ストライプを横切ってマスクしてエッチングする工程と、
を含む方法。」
　
《相違点１》
　本願発明は「メモリ・セルを形成するマトリックス領域において、分離層を形成することを避けるため、前記マトリックス領域をマスクする工程」を有するのに対して、引用発明は、そのような工程を有しているか不明である点。
　
《相違点２》
　本願発明は、第１の導電物質、絶縁体物質に加えて「第２の導電物質」を「連続的に堆積」し、「前記連続的に堆積された物質」をパターニングし、「前記連続的に堆積された物質」を介して平行な溝をエッチングするのに対して、引用発明は「第一二酸化シリコン層１０６を前記ポリシリコン層１０４上に成長させ、これに続いて窒化物層１０８を形成し、次いで、前記窒化物層１０８を酸化して二酸化シリコンからなる頂部層１１０を形成する工程」において、本願発明の「第２の導電物質」に相当する材料層を形成するものではない点。
　
《相違点３》
　本願発明は、前記第１の導電物質、絶縁体物質に加えて「第２の導電物質」を前記「連続的に堆積された物質をパターニング」し、当該「連続的に堆積された物質」を介して平行な溝をエッチングするのに対して、引用発明は「前記第一二酸化シリコン層１０６、前記窒化物層１０８及び二酸化シリコンからなる前記頂部層１１０とで形成されるＯＮＯ層と前記ポリシリコン層１０４」とをエッチングして、「ＯＮＯ／ポリ１」の並列ラインを画定する点。
　
《相違点４》
　本願発明は「前記連続ビット線に並行な方向において前記ゲート構造間の領域にイオン注入し、前記連続ビット線とは反対にドーピングされた領域を形成する工程」を有するのに対して、引用発明は、そのような工程を有しているか不明である点。
　
５．当審の判断
５−１．相違点１について
　　ア．引用例１の段落【００２０】には、「図６に示した如く、ポリ１マスクを使用してアレイ周辺部において砒素注入は回避されている。」と記載されているから、引用発明において、「シリコン基板」は、「ＥＰＲＯＭアレイが形成される領域」の「周辺部」があることが記載されている。
　そして、図６には、「ＦＯＸ」の層が、「Ｎ＋ビットライン」が形成されている領域には存在せず、「Ｎ＋ビットライン」が形成されていない領域には存在することが、図示されている。ここで、前記「ＦＯＸ」の層が、フィールド酸化物（Field OXide）で形成された素子分離層であることは、自明である。
　
　　イ．そして、引用例２には、「３−２−２．引用例２に記載の技術」の項で指摘したように、フラッシュ・メモリ・アレイ構造の製造プロセスにおいて、プロセスの第１工程として、基板上に分離領域を形成すること、が記載されている。ここで、基板上に分離領域を形成するに当たり、分離領域を形成しない領域をマスクすることは、技術常識である。
　
　　ウ．したがって、引用発明において、「Ｐ導電型のシリコン基板上にゲート酸化物層１０２を成長させた後に……頂部層１１０を形成する工程」に先立って、「Ｎ＋ビットライン」が形成されている「ＥＰＲＯＭ」セルの領域に素子分離層が形成されるのを避けるために、前記「ＥＰＲＯＭ」セルの領域をマスクして、前記「Ｎ＋ビットライン」が形成されていない領域に素子分離層を形成する工程を設けることは、当業者であれば、当然に想起したものと認められる。
　
５−２．相違点２及び３について
　　ア．引用発明は、「垂直に整合した制御ゲートとフローティングゲートとを有するスタックトゲートを形成する積層型エッチ手順」を備えるものである。
　ここで、「仮想接地ＥＰＲＯＭ」において、「スタックトゲート」とは、一般に、第１の導電性材料、ＯＮＯ層等の絶縁材料、第２の導電性材料をこの順で積層した構造を指すことは、技術常識である。そして、前記第１の導電性材料がフローティングゲートとなり、前記第２の導電性材料が制御ゲートの少なくとも一部となると認められる。
　したがって、引用例１には明示の記載はないが、引用発明は、「制御ゲート」となる第２の導電性材料を、「酸化ステップを実施」して「完成させ」た「前記ＯＮＯ層」の上に形成しているものと認められる。
　
　　イ．一方、前記「３−３−２．引用例３に記載の技術」の項で指摘したように、引用例３には、「Ｐ−型の単結晶シリコンからなるウエハ２５２に、薄いゲート酸化膜２９２を介して、その上側に、ポリ１浮遊ゲート層２５６、ＯＮＯ絶縁層２６２、ポリシリコンバッファ層２５８を順次形成する工程」を仮想接地型ＥＥＰＲＯＭの製造方法の一工程として備えることが記載されている。
　そして、引用例３の図４には、前記「ポリシリコンバッファ層２５８」が、仮想接地型ＥＥＰＲＯＭの制御ゲートになることが記載されている。
　ここで、引用例３の段落【００３０】に「これらの処理ステップは当業者にとって公知の処理ステップであり従ってその詳細な説明は割愛する。」と記載されるように、上記の「順次形成する工程」は、その詳細を説明する必要がないほどに、仮想接地型ＥＥＰＲＯＭの製造方法の技術分野において周知技術であったものである。
　
　　ウ．してみれば、引用発明において、「制御ゲート」となる第２の導電性材料を、「酸化ステップを実施」して「完成させ」た「前記ＯＮＯ層」の上に形成することに代えて、「ポリシリコン層１０４を付着形成し、次いで第一二酸化シリコン層１０６を前記ポリシリコン層１０４上に成長させ、これに続いて窒化物層１０８を形成し、次いで、前記窒化物層１０８を酸化して二酸化シリコンからなる頂部層１１０を形成する工程」において、引用例３に記載のように、「頂部層１１０」の「形成」に連続して、前記「制御ゲート」となる第２の導電性材料として第２のポリシリコン層を堆積形成すること、この結果、当該第２のポリシリコン層と「前記第一二酸化シリコン層１０６、前記窒化物層１０８及び二酸化シリコンからなる前記頂部層１１０とで形成されるＯＮＯ層と前記ポリシリコン層１０４」を連続的に堆積した物質をパターニングし、当該連続的に堆積した物質をエッチングすることで、ポリ２／「ＯＮＯ／ポリ１の並列ライン」を「画定する」ことは、周知技術への単なる置換であり、当業者が適宜になし得たものと認められる。
　
５−３．相違点４について
　　ア．引用例１の段落【００１２】には、「従来の技術」として、「図２のアレイは、アレイ密度を改善するために、埋め込まれたＮ＋ビットライン上の平坦化した酸化物及びビットライン分離を使用している。」と記載されている。
　そして、上記記載を図２の図示態様と併せて解すれば、引用例１には、シリコン基板に埋め込まれたＮ＋ビットラインのビットライン分離を図るために、前記Ｎ＋ビットラインと直交する方向に形成された溝状の凹部の底面における、少なくとも一部に、何らかの材料を添加することが記載されている。
　
　　イ．そして、前記「３−２−２．引用例２に記載の技術」の項で指摘したとおり、引用例２には、
　フラッシュ・メモリ・アレイ構造の製造プロセスにおいて、
　第３のポリシリコン層３８を含む材料を方向性エッチングによりパターニングしてワード・ラインを形成し、
　次に、第１のポリシリコン層１８を選択的にエッチングして、前記ワード・ライン下で浮遊ゲート１８の“島”を形成している前記第１のポリシリコン層１８を前記第３のポリシリコン層３８のワード・ラインに位置整合させ、
　その結果、アレイ活性領域内に、ビット・ライン２２となるＮ型領域２４に平行、かつ、前記Ｎ型領域２４の間に位置する領域であって、前記第１のポリシリコン層１８からなる浮遊ゲート１８の“島”の間の部分に、薄いトンネル酸化物層１６を介して基板１２が露出する領域が形成され、
　前記基板１２が露出する領域を、ホウ素を注入することで、電界分離領域４４とする、
ことが記載されている。
　ここで、前記ホウ素が注入された電界分離領域４４と、その隣のビット・ライン２２となるＮ型領域２４とは、逆の導電型を有しているから、前記ホウ素が注入された電界分離領域４４は、前記ビット・ライン２２のビットライン分離を図るための領域であると認められる。
　
　　ウ．ここで、「Ｎ＋ビットライン」のビットライン分離をより確実にしようとすることは、引用発明が当然に有する課題であると認められる。そして、引用例１には、「従来の技術」としてではあるが、上記のように、シリコン基板に埋め込まれたＮ＋ビットラインのビットライン分離を図るために、前記Ｎ＋ビットラインと直交する方向に形成された溝状の凹部の底面における、少なくとも一部に、何らかの材料を添加することも記載されている。
　
　　エ．してみれば、引用発明において、「Ｎ＋ビットライン」のビットライン分離をより確実にするため、引用例３のように、「ＯＮＯ／ポリ１のラインの爾後のエッチングにおいて、前記Ｎ＋ビットライン上の二酸化シリコン層が残存させ、当該エッチング期間中に前記Ｎ＋ビットラインに断線が発生することを回避する工程」の後に、「Ｎ＋ビットライン」に平行、かつ、前記「Ｎ＋ビットライン」の間に位置する領域であって、「ポリシリコン層１０４」からなる「フローティングゲート」の“島”の間の部分の領域にホウ素を注入する工程を設けることは、当業者が容易に想到し得たものと認められる。
　
５−４．小括
　以上のとおりであるから、相違点１〜４は、引用例２に記載の事項、及び、引用例３に記載の事項を参酌すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　そして、本願発明の効果も、引用発明、引用例２に記載の事項、及び、引用例３に記載の事項から、当業者が予期し得たものである。
　したがって、本願発明は、引用発明、引用例２に記載の事項、及び、引用例３に記載の事項から、当業者が容易に発明をすることができたものと認められる。
　
　
第３．結言
　以上のとおり、本願発明は、引用発明、引用例２に記載の事項、及び、引用例３に記載の事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。