【事件の表示】
　特願２００４−２９３９３６「半導体装置」拒絶査定不服審判事件〔平成１８年　４月２０日出願公開、特開２００６−１０８４３９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１６年１０月６日の出願であって、平成２２年１１月１２日付けの拒絶理由通知に対して、平成２３年１月２１日に意見書及び手続補正書が提出されたが、同年４月５日付けで拒絶査定がなされた。
　これに対し、同年７月２１日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２４年２月２４日付けで審尋がなされ、それに対する回答はなされなかった。
　
第２　平成２３年７月２１日に提出された手続補正書による補正についての却下の決定
［補正の却下の決定の結論］ 
　平成２３年７月２１日に提出された手続補正書による補正（以下「本件補正」という。）を却下する。 
 　 
［理由］ 
１　本件補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１及び２を、補正後の特許請求の範囲の請求項１及び２と補正するものであり、補正前後の請求項１は、それぞれ次のとおりである。
　
（補正前）
「【請求項１】
　シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置において、
　前記ＮＭＯＳＦＥＴは、前記シリコン基板の上に形成されたシリコン酸化膜と、該シリコン酸化膜の上に形成された第１の金属酸化膜とからなるゲート絶縁膜と、
　該ゲート絶縁膜の上に形成されたＮ型ポリシリコン膜を有するゲート電極とを備え、
　前記ＰＭＯＳＦＥＴは、前記シリコン基板の上に形成されたシリコン酸化膜と、該シリコン酸化膜の上に形成された第１の金属酸化膜と、該第１の金属酸化膜の上に形成された第２の金属酸化膜とからなるゲート絶縁膜と、
　該ゲート絶縁膜の上に形成されたＰ型ポリシリコン膜を有するゲート電極とを備え、
　前記第１の金属酸化膜は、ハフニウムシリケート膜であり、
　前記第２の金属酸化膜は、アルミニウム酸化膜であることを特徴とする半導体装置。」
　
（補正後）
「【請求項１】
　シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置において、
　前記ＮＭＯＳＦＥＴは、前記シリコン基板の上に形成されたシリコン酸化膜と、該シリコン酸化膜の上に形成された第１の金属酸化膜とからなるゲート絶縁膜と、
　該ゲート絶縁膜の上に形成されたＮ型ポリシリコン膜を有するゲート電極とを備え、
　前記ＰＭＯＳＦＥＴは、前記シリコン基板の上に形成されたシリコン酸化膜と、該シリコン酸化膜の上に形成された第１の金属酸化膜と、該第１の金属酸化膜の上に形成された第２の金属酸化膜とからなるゲート絶縁膜と、
　該ゲート絶縁膜の上に形成されたＰ型ポリシリコン膜を有するゲート電極とを備え、
　前記第１の金属酸化膜は、ハフニウムシリケート膜であり、
　前記第２の金属酸化膜は、アルミニウム酸化膜であり、
　前記シリコン酸化膜の膜厚は、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのいずれも０．５ｎｍ以下であることを特徴とする半導体装置。」
　
２　本件補正についての検討
（１）新規事項の追加の有無及び補正の目的の適否についての検討
　本件補正における補正事項（以下「補正事項１」という。）は、以下のとおりである。
　補正前の請求項１に、「前記シリコン酸化膜の膜厚は、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのいずれも０．５ｎｍ以下である」との記載を付加する。
　
　以下、補正事項１について検討する。
　補正事項１により補正された事項は、本願の願書に最初に添付された明細書（以下「当初明細書」という。また、本願の願書に最初に添付された明細書、特許請求の範囲及び図面をまとめて「当初明細書等」という。）の段落【００１４】に記載されているから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たしている。
　
　補正事項１は、補正前の請求項１に係る発明の発明特定事項である「シリコン酸化膜」について、「前記シリコン酸化膜の膜厚は、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのいずれも０．５ｎｍ以下である」という構成を追加して「前記シリコン酸化膜」を限定する補正であり、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について、以下において検討する。 
　
（２）独立特許要件について 
ア　本件補正後の発明 
　本件補正後の請求項１に係る発明（以下「補正発明」という。）は、上記「１　本件補正の内容」の「（補正後）」に記載したとおりである。
 
イ　先願明細書等の記載と先願発明
（ア）先願明細書等の記載
　原査定の拒絶の理由で引用された、本願の出願の日前の優先権主張の日を有する他の特許出願であって、その出願後に出願公開された特願２００４−３２９１７６号（以下「先願」という。特開２００５−１５０７３７号公報参照。）の願書に最初に添付した明細書、特許請求の範囲又は図面（以下先願の願書に最初に添付した明細書を「先願明細書」といい、先願の願書に最初に添付した明細書、特許請求の範囲又は図面をまとめて「先願明細書等」という。）には、「異種のゲート絶縁膜を有する半導体素子及びその製造方法」（発明の名称）に関して、図１Ａ〜図１２Ｃとともに以下の事項が記載されている（下線は当審で付加した。以下同じ。）。
　
ａ　「【技術分野】
【０００１】
　本発明はトランジスタ素子に係り、特にそれぞれ異種の高誘電ゲート絶縁膜を含むトランジスタを有する素子及びその素子を製造する工程に関する。」
　
ｂ　「【背景技術】
【０００２】
　ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子などの通常のトランジスタ素子は、ゲート電極とチャンネル領域間に介在する二酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜を特徴とする。これら素子の性能（パフォーマンス）はゲート電極とチャンネル領域間のキャパシタンスを増加させることによって向上でき、キャパシタンスを増加させる一般的な方法のうち１つは、ＳｉＯ２ゲート絶縁膜の厚さを１００Å未満に下げることである。…。しかし、ゲート絶縁膜としてのＳｉＯ２の使用には限界がある。その理由は、…からである。これは漏れ電流の増加及び電力消耗の増加を招く。
【０００３】
　したがって、高いゲートキャパシタンスを達成すると同時に漏れ電流を減少させるための方法が模索されてきた。そのうちの１つの方法が、ゲート絶縁膜として高い誘電定数（高−ｋまたは高−ε）を有する材料を使用することである（例えば、…）。…。
【０００４】
　しかし、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのいずれも含むＭＯＳ素子においてゲート絶縁膜として高誘電物質を使用すると問題が生じる。問題の原因は、部分的には高誘電物質が熱的に成長したＳｉＯ２よりも多数のバルクトラップ及びインタフェーストラップを有するということにある。これらトラップはＰＭＯＳ及びＮＭＯＳ素子の限界電圧特性に悪影響を及ぼす。したがって、バルクトラップ及びインタフェーストラップの数を最小化すると同時に信頼性のある高誘電ゲート絶縁膜を製造できる方法を模索するための試みがなされてきた。」
　
ｃ　「【発明が解決しようとする課題】
【０００５】
　本発明が解決しようとする技術的課題は、高誘電物質膜をゲート絶縁膜として使用することによってゲート絶縁膜の信頼性を確保しつつＮＭＯＳトランジスタ及びＰＭＯＳトランジスタそれぞれで正常的なＶｔ（限界電圧）を確保することで、最適な動作特性を提供しうる半導体素子を提供するところにある。」
　
ｄ　「【００１５】
　図１Ａないし図１Ｃは、本発明によるＭＯＳ素子に用いられるゲート絶縁膜の例示的な実施例を概念的に簡略化して示す図面である。
【００１６】
　図１Ａは、第１タイプの金属−酸化物−半導体（ＭＯＳ　１）及び第２タイプの金属−酸化物−半導体（ＭＯＳ　２）を含む半導体素子のゲート絶縁膜を示すものである。実施例において、ＭＯＳ　１はｎ−チャンネル金属−酸化物−半導体（ＮＭＯＳ）素子であり、ＭＯＳ　２はｐ−チャンネル金属−酸化物−半導体（ＰＭＯＳ）素子である。他の実施例において、ＭＯＳ　１はＰＭＯＳ素子であり、ＭＯＳ　２はＮＭＯＳ素子である。図１Ａの実施例において、ＭＯＳ　１のゲート絶縁膜は第１高誘電物質膜（高−ｋ１）であり、ＭＯＳ　２のゲート絶縁膜は第２高誘電物質膜（高−ｋ２）である。実施例において、高−ｋ１及び高−ｋ２はそれぞれ８以上、好ましくは８〜５０、さらに好ましくは８〜２５の誘電定数を有する。また、実施例において、高−ｋ１及び高−ｋ２の材料組成は相異なる。
例えば、高−ｋ１はハフニウム酸化物であり、高−ｋ２はアルミニウム酸化物であることもあるが、これは単に例示にすぎない。
　…
【００１９】
　図１Ａないし図１Ｃの実施例と関連して、当業者であればゲート絶縁膜に適切な他の層及び他の隣接した構造を用いられることが分かる。図１Ａないし図１Ｃは、ＭＯＳ　１及びＭＯＳ　２が連続的に位置することを示すが、ＭＯＳ　１及びＭＯＳ　２は相互に離隔している場合もあり、隣接するように図示されている構成は単に簡略に示すためである。また、当業者であれば本発明の実施例の範囲及び思想から逸脱することなく、適切な他の材料及び材料の組合が用いることができる。」
　
ｅ　「【００２０】
　図２ないし図６を参照して、本発明の実施例による半導体素子の他の実施例を説明するが、本発明はこれに限定されるものではない。
【００２１】
　図２は、
基板１００上にそれぞれ形成されたＮＭＯＳ素子１５２及びＰＭＯＳ素子１５４を含む半導体素子
ＮＭＯＳ素子１５２は、第１ゲート電極１４０ａ、第１ゲート絶縁膜１０２Ａ、
を含む
前記第１ゲート電極１４０ａは前記ゲート絶縁膜１０２Ａ上に形成される
前記第１ゲート電極１４０ａは
ポリシリコンで形成
第１ゲート絶縁膜１０２Ａは
ハフニウム酸化膜を含む
第１ゲート絶縁膜１０２Ａは第１インタフェース層１１０を含みうる
【００２２】
　
ＰＭＯＳ素子１５４は
第２ゲート絶縁膜１０２Ｂ、及び第２ゲート電極１４０ｂを含む
前記第２ゲート電極１４０ｂは前記ゲート絶縁膜１０２Ｂ上に形成される
前記第２ゲート絶縁膜１０２Ｂは２つの高−ｋ絶縁膜１２０及び１３０
前記高−ｋ絶縁膜１２０はハフニウム酸化膜であり、前記高−ｋ絶縁膜１３０はアルミニウム酸化膜
前記第２ゲート絶縁膜１０２Ｂはインタフェース層１１０をさらに含みうる
前記第２ゲート電極１４０ｂは
ポリシリコンで形成
　
ｆ　「【００２９】
　
図７Ａないし図７Ｈを参照して、本発明の実施例による図２のＭＯＳ素子の製造方法を詳細に説明する
【００３０】
　まず、図７Ａにおいて、
半導体基板１００のＮＭＯＳ領域及びＰＭＯＳ領域上にインタフェース層１１０及びハフニウム酸化膜１２０を順に形成
前記インタフェース層１１０としてシリコン酸化膜
シリコン酸化窒化膜
シリケート
が用いられる
オゾンガスまたはオゾン水処理によって形成されうる
前記ハフニウム酸化膜１２０は前記インタフェース層１１０上に形成
【００３１】
　…
【００３３】
　次に、図７Ｃにおいて、
前記ハフニウム酸化膜１２０上にアルミニウム酸化膜１３０を形成
【００３４】
　その後、ＮＭＯＳ領域及びＰＭＯＳ領域上にフォトレジスト膜１３２を形成した後、これをＮＭＯＳ領域から除去する。
【００３５】
　図７Ｄにおいて、前記フォトレジスト膜１３２をマスクとして使用してＮＭＯＳ領域上にある前記アルミニウム酸化膜１３０を洗浄液で除去する。前記洗浄液はフッ素を含有しうる（例えば２００：１に希釈された薄いＨＦ水溶液）。
【００３６】
　　…
【００３９】
　図７Ｆにおいて、
ＮＭＯＳ及びＰＭＯＳ領域上にポリシリコン層１４０を形成
【００４０】
　その後、図７Ｇにおいて、
前記ポリシリコン層１４０に不純物１４２（例えば、ＰまたはＡｓ）及び不純物１４４（例えば、Ｂ）を注入して導電性ポリシリコン層１４０ａ及び１４０ｂを形成
【００４１】
　その後、図７Ｈにおいて、
前記導電性ポリシリコン層１４０ａ及び１４０ｂをパターニングし、ＮＭＯＳトランジスタ１５２形成のためのゲートパターン及びＰＭＯＳトランジスタ１５４形成のためのゲートパターンを形成
　
ｇ　先願明細書等の図７Ｇには、ＮＭＯＳ領域のポリシリコン層１４０に「ｎ」不純物１４２を注入し、ＰＭＯＳ領域のポリシリコン層に「ｐ」不純物１４４を注入して、それぞれ導電性ポリシリコン層１４０ａ及び１４０ｂを形成することが示されている。
　更に、上記摘記事項ｆの段落【００４０】、【００４１】の記載、及び「ＰまたはＡｓ」はＮ型ドーパントであり、「Ｂ」はＰ型ドーパントであることを勘案すると、先願明細書等において、ＮＭＯＳ素子１５２の第１ゲート電極１４０ａが、Ｎ型導電性ポリシリコン層１４０ａで形成され、且つＰＭＯＳ素子１５４の第２ゲート電極１４０ｂが、Ｐ型導電性ポリシリコン層１４０ｂで形成されたものであることは明らかである。
　
（イ）先願発明
　以上、図１Ａ〜図２及び図７Ａ〜図７Ｈを参酌してまとめると、先願明細書等には、以下の発明（以下「先願発明」という。）が記載されているといえる。
　
「半導体基板１００上にそれぞれ形成されたＮＭＯＳ素子１５２及びＰＭＯＳ素子１５４を含む半導体素子において、
　前記ＮＭＯＳ素子１５２は、前記半導体基板１００上に順に形成されたインタフェース層１１０及びハフニウム酸化膜１２０からなる第１ゲート絶縁膜１０２Ａと、
　該第１ゲート絶縁膜１０２Ａ上に形成され、Ｎ型導電性ポリシリコン層１４０ａで形成された第１ゲート電極１４０ａとを備え、
　前記ＰＭＯＳ素子１５４は、前記半導体基板１００上に順に形成されたインタフェース層１１０及びハフニウム酸化膜１２０、前記ハフニウム酸化膜１２０上に形成されたアルミニウム酸化膜１３０からなる第２ゲート絶縁膜１２０Ｂと、
　該第２ゲート絶縁膜１２０Ｂ上に形成され、Ｐ型導電性ポリシリコン層１４０ｂで形成された第２ゲート電極１４０ｂとを備え、
　前記インタフェース層１１０はシリコン酸化膜で形成された半導体素子。」
　
ウ　対比
　補正発明と先願発明とを対比する。
（ア）先願発明の「ＮＭＯＳ素子１５２」、「ＰＭＯＳ素子１５４」、「半導体素子」は、それぞれ補正発明の「ＮＭＯＳＦＥＴ」、「ＰＭＯＳＦＥＴ」、「半導体装置」に相当する。
　
（イ）先願発明の「第１ゲート絶縁膜１０２Ａ」、「第２ゲート絶縁膜１０２Ｂ」、「Ｎ型導電性ポリシリコン層１４０ａ」、「Ｐ型導電性ポリシリコン層１４０ｂ」は、それぞれ補正発明の「前記ＮＭＯＳＦＥＴ」が備える「ゲート絶縁膜」、「前記ＰＭＯＳＦＥＴ」が備える「ゲート絶縁膜」、「Ｎ型ポリシリコン膜」、「Ｐ型ポリシリコン膜」に相当する。
　
（ウ）先願発明では、「インタフェース層１１０」は「前記半導体基板１１０上」に形成されたものであり、且つ「前記インタフェース層１１０はシリコン酸化膜で形成された」ものであり、他方、補正発明の「シリコン酸化膜」は「前記シリコン基板の上」に形成されたものであるから、先願発明の「インターフェース層１１０」は、補正発明の「シリコン酸化膜」に相当する。
　
（エ）ハフニウム酸化膜及びアルミニウム酸化膜はいずれも金属酸化膜であるから、先願発明の「ハフニウム酸化膜１２０」、「アルミニウム酸化膜」は、それぞれ補正発明の「第１の金属酸化膜」、「第２の金属酸化膜」に相当する。
　
（オ）以上をまとめると、補正発明と先願発明とは、
　「半導体基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとを含む半導体装置において、
　前記ＮＭＯＳＦＥＴは、前記半導体基板の上に形成されたシリコン酸化膜と、該シリコン酸化膜の上に形成された第１の金属酸化膜とからなるゲート絶縁膜と、
　該ゲート絶縁膜の上に形成されたＮ型ポリシリコン膜を有するゲート電極とを備え、
　前記ＰＭＯＳＦＥＴは、前記半導体基板の上に形成されたシリコン酸化膜と、該シリコン酸化膜の上に形成された第１の金属酸化膜と、該第１の金属酸化膜の上に形成された第２の金属酸化膜とからなるゲート絶縁膜と、
　該ゲート絶縁膜の上に形成されたＰ型ポリシリコン膜を有するゲート電極とを備え、
　前記第２の金属酸化膜は、アルミニウム酸化膜である半導体装置。」
である点で一致し、以下の点で一応相違する。　 
　
＜相違点１＞
　半導体基板が、補正発明では「シリコン基板」であるのに対し、先願発明ではこの点が特定されていない点。
　
＜相違点２＞
　半導体装置が、補正発明においては、「ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた」ものであるのに対し、先願発明では、「ＮＭＯＳ素子１５２及びＰＭＯＳ素子１５４を含む」ものの、ＣＭＯＳＦＥＴを備えたものではない点。
　
＜相違点３＞
　第１の金属酸化膜が、補正発明では「ハフニウムシリケート膜」であるのに対し、先願発明では「ハフニウム酸化膜１２０」である点。
　
＜相違点４＞
　シリコン酸化膜について、補正発明では、「前記シリコン酸化膜の膜厚は、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのいずれも０．５ｎｍ以下である」のに対し、先願発明では、そのような特定はなされていない点。
　
エ　相違点についての判断
（ア）相違点１について
ａ　ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとを含む半導体装置の半導体基板として、「シリコン基板」は最も一般的に用いられている基板である。
　他方、上記「イ（ア）先願明細書等の記載」の摘記事項ｆには、「例えば、
前記インタフェース層１１０としてシリコン酸化膜
シリコン酸化窒化膜
シリケート
が用いられる
オゾンガスまたはオゾン水処理によって形成されうる
　以上の事項を勘案すると、先願明細書には、「半導体基板１００」が「シリコン基板」であることも開示されているものと認められる。
　
ｂ　仮に、先願明細書に「半導体基板１００」が「シリコン基板」であることが開示されているとまではいえないとしても、先願発明において、「半導体基板１００」として「シリコン基板」を用いることにより新たな効果を奏するものでもないから、相違点１は、半導体装置を構成するための具体化手段における設計上の微差にすぎない。
　
（イ）相違点２について
ａ　ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとを含む半導体装置において、当該ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとを組み合わせてＣＭＯＳ（相補型ＭＯＳ）ＦＥＴを構成し、ＣＭＯＳＦＥＴを備えたものは、一般に用いられている構成であることを勘案すると、先願発明の「半導体素子」は、補正発明と同様に、「ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた」ものであるとの構成を備えているものと認められる。
　
ｂ　仮に、先願発明が当該構成を備えているとまではいえないとしても、先願発明において、ＮＭＯＳ素子１５２とＰＭＯＳ素子１５４とを、組み合わせて相補型ＦＥＴとすることにより新たな効果を奏するものでもないから、相違点２は、課題を解決する手段を具体化するに当たっての設計上の微差にすぎない。
　
（ウ）相違点３について
ａ　上記「イ（ア）先願明細書等の記載」の摘記事項ｄには、「
例えば、高−ｋ１はハフニウム酸化物であり、高−ｋ２はアルミニウム酸化物であることもあるが、これは単に例示にすぎない。
　他方、ゲート絶縁膜に金属酸化膜を用い、ゲート電極にポリシリコン膜を用いたＭＯＳＦＥＴにおいて、当該金属酸化膜として、ハフニウム酸化膜とハフニウムシリケートとが置換可能な材料であることは、例えば、下記の周知例１、２に記載されているように、先願の出願の日前に、当業者において周知の技術である。
　
（ａ）周知例１：特開２００３−２９７８２９号公報（原査定で引用した周知例）
・「【０００３】近年研究が活発に進められている次世代高誘電体ゲート絶縁膜として、Ｔａ２Ｏ５、ＴｉＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、Ｚｒシリケート（ＺｒＳｉＯｘ）及びＨｆシリケート（ＨｆＳｉＯｘ）が挙げられる。特にその中でもＳｉ基板上での熱力学的安定性が良く、誘電率及びバンドギャップが大きい
ＺｒＯ
２
、ＨｆＯ
２
及びそれらのシリケートが
ゲート絶縁膜
・「【００２４】
【発明の実施の形態】以下では、図面を参照しながら本発明の具体的な実施例を基に、実施の形態を説明する。
（第１の実施例）本発明の概要を、ＭＩＳトランジスタ形成を例にして説明する。まず、図１に示すように、…、素子分離領域１２を形成する。次に、図２に示すように、ＺｒＯ２膜１４を形成する（前処理も含めたＺｒＯ２膜の形成方法は、後で詳細に述べる）。次に、図３に示すように、
ＺｒＯ
２
膜１４の上部にポリシリコン膜１５
ポリシリコン膜１５を反応性イオンエッチングし、第１のゲート電極１５を形成
　…
【００３４】
本実施例では主にＺｒＯ
２
膜及びＨｆＯ
２
膜について述べたが、それらのシリケート膜
においても同様の効果が得られる
　
（ｂ）周知例２：特開２００４−２４７５７３号公報（原査定で引用した周知例）
・「【００１１】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の実施の形態について具体的に説明する。ここでは、本発明をシリコンゲートＣＭＯＳデバイスの製造工程に取り入れた場合について説明することとする。図１は、既にＬＯＣＯＳ工程を終えた中間デバイス（フィールド酸化膜の形成が終了した中間デバイス）を処理するためのウエハ処理システムの概略構成を示す説明図である。このウエハ処理システムは、ＣＶＤ装置１０１と、レジスト塗布／現像装置１０２と、露光装置１０３と、エッチャー１０４と、イオン注入／ＲＴＡ装置１０５と、スパッタ装置１０６と、膜除去装置１００とを有している。これらの装置間でウエハＷを搬送する方法としては、オペレータによる搬送方法や、図示しない搬送装置による搬送方法が用いられる。
【００１２】
ＣＶＤ装置１０１は、化学気相蒸着法（ＣＶＤ）法によりウエハＷに
ゲート電極となるポリシリコン膜
ｈｉｇｈ−ｋ材料からなるゲート絶縁膜
の一例であるハフニウム系酸化膜（酸化ハフニウム膜（ＨｆＯ
２
）またはハフニウム−シリコン系酸化膜（ＨｆＳｉＯ
ｘ
）を指すものとする）
　
ｂ　そして、先願発明において、「ハフニウム酸化膜１２０」を「ハフニウムシリケート」とすることにより、格別の効果を奏するものとも認められない。
　したがって、上記相違点３は、課題を解決する手段を具体化するに当たっての設計上の微差にすぎない。
　
（エ）相違点４について
ａ　半導体基板上に形成されたシリコン酸化膜と、該シリコン酸化膜上に形成された高誘電率絶縁膜をゲート絶縁膜とするＭＯＳＦＥＴにおいて、当該シリコン酸化膜の膜厚を「０．５ｎｍ以下」とすることは、例えば、下記の周知例３、４に記載されているように、先願の出願の日前に、当業者において従来から普通に行われていることである。
　
（ａ）周知例３：国際公開第２００３／０４１１２４号（審尋に記載された《前置報告書の内容》において引用した周知例）
・「
Field of the Invention
　　The present invention relates to methods and equipment for forming dielectric stacks in integrated circuits, and particularly to forming a thin oxide interfacial layer under a high-k material.」（第１ページ第６〜８行）
（「
発明の技術分野
　本発明は、集積回路において誘電体スタックを形成する方法および装置に関し、また詳細には、高ｋ材料の下側にある薄い酸化膜界面層の形成に関する。」（審決注：合議体にて翻訳。以下同じ。）
　
・「
Detailed Description of the Preferred Embodiment
　　As discussed above, while it is desirable to replace SiO2 in gate dielectrics with a high-permittivity or high dielectric constant (hereinafter high-k) material, it is beneficial to have an ultra thin oxide interfacial layer between the substrate and the high-k material. Thus, it would be beneficial to be able to deposit a high- k material without increasing the thickness of a previously formed ultra thin oxide layer. Accordingly, the present invention discloses a method of producing an ultra thin oxide interfacial layer between the substrate and a high-k material, wherein the thickness of the interfacial layer is maintained during the deposition of the high-k dielectric material.
　　In the preferred embodiment, a silicon oxide (SiO2) interfacial layer is prevented from growing during the deposition of the high-k material by using as the high-k material a metal oxide. 」（第４ページ第２５〜３４行）
（「
好ましい実施形態の詳細な説明
　上記で考察したように、ゲート誘電体におけるＳｉＯ2を、高誘電率すなわち高誘電定数（本明細書において以後「高ｋ」）の材料で置き換えることが望ましいが、基板と高ｋ材料との間に超薄酸化膜界面層を有するのが有益である。したがって、先行して形成された超薄酸化物層の厚さを増加させることなく、高ｋ材料を堆積することができるのが有益であろう。したがって、本発明は、基板と高ｋ材料との間に超薄酸化膜界面層を形成する方法であって、高ｋ誘電体材料を堆積する間、界面層の厚さを持続している方法を開示するものである。
　好ましい実施形態において、高ｋ材料として金属酸化膜を使用することによって、高ｋ材料を堆積する間、酸化ケイ素（ＳｉＯ2）界面層が成長を妨げられる。」）
　
・「Following cleaning 10 and optional surface treatment 20 an interfacial dielectric layer is formed 30 over the substrate. Preferably the interfacial dielectric layer is ultra thin, comprising one or two monolayers. 
The interfacial dielectric preferably has a thickness of
and even more preferably less than about 5 Å
（「清浄化１０、および場合によって表面処理２０に続いて、基板上に界面誘電体層が形成される３０。界面誘電体層は、１つまたは２つの単層を含み超薄であるのが好ましい。
界面誘電体は
また一層より好ましくは約５Å未満の厚さを有するのが好ましい
　
・「…. As an example, 
a 5 Å thick layer of SiO
2
 may be grown on a cleaned substrate by exposure to O
3
 gas
（「…。一例として、
ＳｉＯ
2
の厚さ５Åの層を
Ｏ
3
ガスに曝露することによって、清浄にした基板上に成長させることができる
　
・「
The formation of an interfacial dielectric layer, such as a SiO
2
 layer
is followed by the deposition of a second thin dielectric layer in a manner that inhibits further growth of the underlying interfacial dielectric layer
Preferably the underlying dielectric layer grows
during the deposition of the second dielectric layer
even more preferably does not grow at all during deposition of the second dielectric layer
Desirably, the layer deposited over the interfacial dielectric layer is a high-k dielectric material.
（制御された厚さ、および場合によって−ＯＨ末端部を有する、
ＳｉＯ
2
層などの界面誘電体層の生成に続いて、第２の薄い誘電体層を、その下側にある界面誘電体層のさらなる成長を抑制する形で堆積する
第２の誘電体層を堆積する間、その下側にある界面誘電体層は
第２の誘電体層を堆積する間、
少しも成長させないのが一層より好ましい
界面誘電体層上に堆積する層は、高ｋ誘電体材料であるのが望ましい
　
（ｂ）周知例４：特開２００３−３０９１８８号公報（審尋に記載された《前置報告書の内容》において引用した周知例）
・「【００４０】図４の（ａ）には、シリコン基板４０１表面に作製する二種のトランジスタの形成領域１　４０６、領域２　４０７として、素子分離酸化膜４０２により分割される領域を示す。まず、シリコン基板を洗浄後、領域１　４０６、領域２　４０７の表面に、
膜厚０．５ｎｍの熱酸化膜（シリコン酸化膜）４０３を形成
【００４１】…
【００４２】図４の（ｃ）には、…。結果的に、
領域１　４０６には、ＺｒＯ
2
／ＳｉＯ
2
積層構造のゲート絶縁膜が、一方、領域２　４０７には、膜質改善されたＺｒＳｉＯ／ＺｒＯ
2
／ＳｉＯ
2
積層構造のゲート酸化膜が形成されている
【００４３】図４の（ｄ）には、その後、従来工程に従って作製される、ポリシリコンゲート電極４０９、ならびに付随するサイドウォールを利用して、イオン打ち込みにより、ソースとドレインの形成を行って、トランジスタを作製した状態を示す（詳細プロセスについては省略）。また、ポリシリコンゲート電極４０９上には、かかるプロセスに用いるシリサイド層４１０が残されている。」
　
ｂ　そして、先願発明において、インターフェイス層１１０（シリコン酸化膜）の膜厚を、「０．５ｎｍ以下」とすることにより、格別の効果を奏するものとも認められない。
　したがって、上記相違点４は、課題を解決する手段を具体化するに当たっての設計上の微差にすぎない。
　
（ウ）相違点についての判断のまとめ
　以上検討したとおり、補正発明と先願発明との各相違点は、存在しないか、あるいは存在するとしても実質的なものではないから、補正発明と先願発明とは実質的に同一である。
　したがって、補正発明は、先願明細書等に記載された発明である。
　
オ　独立特許要件についてのまとめ
　以上のとおり、補正発明は、先願明細書等に記載された発明である。
　
　そして、補正発明の発明者が先願に係る発明の発明者と同一ではなく、また、本願の出願の時点において、その出願人が先願の出願人と同一でもないから、補正発明は、特許法第２９条の２の規定により特許出願の際独立して特許を受けることができない。
　
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
３　補正の却下の決定についてのむすび　 
　以上のとおりであるから、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１及び２に係る発明は、平成２３年１月２１日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１及び２に記載されている事項により特定されるものであり、その請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定されるとおりのものである。
　
２　先願明細書の記載と先願発明
　原査定の拒絶の理由で引用された、本願の出願の日前の優先権主張の日を有する他の特許出願であって、その出願後に出願公開された特願２００４−３２９１７６号（先願）には、「異種のゲート絶縁膜を有する半導体素子及びその製造方法」（発明の名称）に関して、図１Ａ〜図１２Ｃとともに上記「第２　２（２）イ（ア）先願明細書等の記載」に記載した事項が記載されており、先願明細書等には上記「第２　２（２）イ（イ）先願発明」に記載したとおりの先願発明が記載されている。 
  
３　対比・判断
　本願発明は、上記「第２　２　本件補正についての検討」で検討した補正発明における限定事項を省いたものである。
　そうすると、上記「第２　２　本件補正についての検討」において検討したとおり、補正発明は、先願明細書等に記載された発明（先願発明）であるから、本願発明も当然に、先願明細書等に記載された発明（先願発明）である。
　
　そして、本願発明の発明者は先願に係る発明の発明者と同一ではなく、また、本願の出願の時点において、その出願人が先願の出願人と同一でもないから、本願発明は、特許法第２９条の２の規定により特許を受けることができない。
  
第４　むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。