(57)【要約】本発明の強誘電体メモリは、基体１００と、基体１００上に接着層２００を介して形成されたシート状デバイス３００とを含んで構成される。また、シート状デバイス３００は、ライン状に形成された複数の下部電極３０１及び上部電極３０２の少なくとも交叉領域３０３に強誘電体層が配置されたメモリセルアレイ３０４と、前記メモリセルアレイ３０４用の周辺回路部３０７と、を含んで構成される。
2004017410.tif 000002
【特許請求の範囲】
【請求項１】
基体と、該基体上に接着層を介して形成されたシート状デバイスとを含み、
前記シート状デバイスは、
ライン状に形成された複数の下部電極及び上部電極の少なくとも交叉領域に強誘電体層が配置されたメモリセルアレイと、
前記メモリセルアレイ用の周辺回路部と、
を含む、強誘電体メモリ。
【請求項２】
基体と、該基体上に接着層を介して形成されたシート状デバイスとを有する積層体を含み、
前記積層体は、複数積層され、
前記シート状デバイスは、
ライン状に形成された複数の下部電極及び上部電極の少なくとも交叉領域に強誘電体層が配置されたメモリセルアレイと、
前記メモリセルアレイ用の周辺回路部と、
を含む、強誘電体メモリ。
【請求項３】
基体と、該基体上に接着層を介して複数積層されたシート状デバイスとを含み、
前記シート状デバイスは、
ライン状に形成された複数の下部電極及び上部電極の少なくとも交叉領域に強誘電体層が配置されたメモリセルアレイと、
前記メモリセルアレイ用の周辺回路部と、
を含む、強誘電体メモリ。
【請求項４】
請求項１〜３のいずれかに記載の強誘電体メモリと、シート状に形成された演算処理デバイスとが積層された、強誘電体メモリ。
【請求項５】
請求項２〜４のいずれかにおいて、
積層された前記シート状デバイス間には、スルーホールが設けられた絶縁性基材が配置される、強誘電体メモリ。
【請求項６】
請求項５において、
前記絶縁性基材は、少なくとも一方の表面または該絶縁性基材の内部に配線層を有する、強誘電体メモリ。
【請求項７】
光を透過可能な第１の基体の上に該光を吸収して変性する分離層を形成すること、
前記分離層の所定部分の上にライン状の複数の下部電極及び上部電極の少なくとも交叉領域に強誘電体層が配置されたメモリセルアレイを形成すること、
前記分離層の前記所定部分とは異なる部分の上に、前記メモリセルアレイ用の周辺回路部を形成すること、
前記メモリセルアレイ及び前記周辺回路部を含むシート状デバイスと第２の基体とを少なくとも接着層を介して接合すること、
前記第１の基体の一方の面から前記分離層に光を照射して前記シート状デバイスを前記第１の基体から剥離すること、
を含む、強誘電体メモリの製造方法。
【請求項８】
請求項７において、
前記第１の基体から剥離された、前記第２の基体及び前記シート状デバイスを含む積層体を、複数積層することを含む、強誘電体メモリの製造方法。
【請求項９】
請求項７において、
前記第１の基体から剥離された前記シート状デバイスと、他の第１の基体の上に分離層を介して形成されたシート状デバイスとを、接着層を介して接合して、前記他の第１の基体の一方の面から光を照射することにより該他の第１の基体を剥離することを含み、
この工程を１回若しくは２回以上繰返し行うことにより、前記第２の基体上に前記シート状デバイスを複数積層することを含む、強誘電体メモリの製造方法。
【請求項１０】
光を透過可能な第１の基体及び第２の基体の上に該光を吸収して変性する分離層をそれぞれ形成すること、
前記第１の基体の前記分離層の上にライン状の複数の下部電極及び上部電極の少なくとも交叉領域に強誘電体層が配置されたメモリセルアレイを形成すること、
前記第２の基体の前記分離層の上に、前記メモリセルアレイ用の周辺回路部を形成すること、
前記メモリセルアレイ及び前記周辺回路部を少なくとも接着層を介してそれぞれ第３の基体と接合すること、
前記第１の基体及び前記第２の基体の一方の面から各前記分離層に光を照射して前記メモリセルアレイ及び前記周辺回路部を該第１の基体及び該第２の基体からそれぞれ剥離すること、
を含む、強誘電体メモリの製造方法。
【請求項１１】
請求項１０において、
前記第１の基体から剥離された前記メモリセルアレイ及び前記第２の基体から剥離された前記周辺回路部を含むシート状デバイスと、前記第３の基体とを含む積層体を、複数積層することを含む、強誘電体メモリの製造方法。
【請求項１２】
請求項７〜１１のいずれかにおいて、
前記メモリセルアレイの強誘電体層は、強誘電体材料と常誘電体材料の混合物を原料とし、前記混合物を結晶化させることにより形成される、強誘電体メモリの製造方法。
【請求項１３】
請求項１２において、
前記結晶化後の強誘電体層にレーザー光を照射してアニールを行うことを含む、強誘電体メモリの製造方法。
【請求項１４】
強誘電体材料より熱膨張率の小さい第１の基体の上に、ライン状の複数の下部電極及び上部電極の少なくとも交叉領域に強誘電体層が配置されたメモリセルアレイを含む第１積層体を形成すること、
前記第１積層体に対して第１の熱処理を施した後に冷却して、前記第１積層体中に歪みを発生させ、その後第２の熱処理により前記メモリセルアレイを第１の基体から剥離すること、
光を透過可能な第２の基体の上に該光を吸収して変性する分離層を形成してから、その上に前記メモリセルアレイ用の周辺回路を含む第２積層体を形成すること、
前記第２積層体の前記周辺回路側と第３の基体とを接合すること、
前記第２積層体の第２の基体側から光を照射して前記分離層を変性させて、前記周辺回路を前記第２の基体から剥離すること、
前記第３の基体の上に第１の基体から剥離された前記メモリセルアレイを接合すること、
を含む、強誘電体メモリの製造方法。
【請求項１５】
請求項１４において、
前記第１の熱処理は、少なくとも前記第１の基体に歪みが発生する温度より低い温度で行われ、
前記第２の熱処理は、前記第１の熱処理と同じあるいは前記第１の熱処理より低い温度で行われる、強誘電体メモリの製造方法。
【請求項１６】
請求項１４または１５において、
前記強誘電体層には、ＳｉあるいはＧｅからなる常誘電体相が混在する、強誘電体メモリの製造方法。
【請求項１７】
請求項１４〜１６のいずれかにおいて、
前記第１の基体は、シリコン基板を含む、強誘電体メモリの製造方法。
【発明の詳細な説明】
【技術分野】  本発明は、強誘電体メモリおよびその製造方法に関する。
【背景技術】  近年、自発分極によりデータを保持することができる強誘電体キャパシタを用いた強誘電体メモリ（ＦｅＲＡＭ）が注目されている。強誘電体メモリの中で、いわゆるクロスポイント型と呼ばれるものは、セルサイズが小さく、多層化による高集積化が期待できる。しかし、強誘電体メモリの多層化には次のような課題がある。
強誘電体メモリの製造プロセスでは、例えば、層間絶縁膜の形成工程などのように、水素が大量に発生する加熱プロセスが必要とされる。それゆえ、多層化を行うとこれらの工程を繰返し行うため、強誘電体材料として例えば、酸化物を用いた場合、酸化物が還元され、デバイスへのダメージが大きい。このため、水素が発生する加熱プロセスを要さずに、強誘電体メモリを多層化できる新たな技術が望まれている。
【発明の開示】
本発明の目的は、新規な構造を有し、例えば、薄型である強誘電体メモリおよびその製造法を提供することにある。
本発明に係る強誘電体メモリは、基体と、該基体上に接着層を介して形成されたシート状デバイスとを含み、前記シート状デバイスは、ライン状に形成された複数の下部電極及び上部電極の少なくとも交叉領域に強誘電体層が配置されたメモリセルアレイと、前記メモリセルアレイ用の周辺回路部と、を含む。
【図面の簡単な説明】  図１Ａは、本発明の実施形態に係る第１の強誘電体メモリを模式的に示す断面図である。図１Ｂは、本発明の実施形態に係る第１の強誘電体メモリのシート状デバイスを模式的に示す図である。
図２Ａ〜図２Ｃは、本発明の実施形態に係る第１の強誘電体メモリの製造工程を模式的に示す図である。
図３Ａは、本発明の実施形態に係る第１の強誘電体メモリの変形例１を模式的に示す断面図である。図３Ｂは、本発明の実施形態に係る第１の強誘電体メモリの変形例２を模式的に示す断面図である。
図４Ａ〜４Ｃは、本発明の実施形態に係る第１の強誘電体メモリの変形例１の製造工程を模式的に示す図である。
図５Ａ〜図５Ｃは、本発明の実施形態に係る第１の強誘電体メモリの変形例１の製造工程を模式的に示す図である。
図６は、本発明の実施形態に係る第２の強誘電体メモリを模式的に示す断面図である。
図７は、本発明の実施形態に係る第２の強誘電体メモリの変形例を模式的に示す断面図である。
図８は、本発明の実施形態に係る第３の強誘電体メモリを模式的に示す断面図である。
図９は、本発明の実施形態に係る第３の強誘電体メモリの変形例を模式的に示す断面図である。
図１０Ａ〜図１０Ｃは、本発明の実施形態に係る第３の強誘電体メモリの製造工程を模式的に示す図である。
図１１Ａ〜図１１Ｃは、本発明の実施形態に係る第４の強誘電体メモリの製造工程を模式的に示す図である。
図１２Ａ〜図１２Ｄは、本発明の実施形態に係る第４の強誘電体メモリの製造工程を模式的に示す図である。
図１３は、本発明の実施形態に係る第４の強誘電体メモリの製造工程の実施例に係るメモリセルアレイの電子顕微鏡写真を示す図である。
図１４は、本発明の実施形態に係る第４の強誘電体メモリの製造工程の実施例に係るメモリセルアレイのヒステリシス特性を示す図である。
【発明を実施するための最良の形態】  （１）本実施の形態に係る強誘電体メモリは、基体と、該基体上に接着層を介して形成されたシート状デバイスとを含み、前記シート状デバイスは、ライン状に形成された複数の下部電極及び上部電極の少なくとも交叉領域に強誘電体層が配置されたメモリセルアレイと、前記メモリセルアレイ用の周辺回路部と、を含む。
本実施の形態の強誘電体メモリによれば、メモリセルアレイ及び周辺回路部は、シート状デバイスとして平面的に配置されている。また、かかるシート状デバイスは、メモリセルアレイ及び周辺回路部が通常形成される基板とは異なる基体上に接着層を介して形成される。このため、任意の厚さあるいは材質の基体を選択することができ、例えば、デバイス全体の厚みを薄くしたり、デバイスに可とう性を持たせることができる。このため、本実施の形態によれば、新規な薄型構造の強誘電体メモリを実現することができる。
なお、本明細書において、「メモリセルアレイ」とは、ライン状に形成された下部電極および上部電極の交叉領域において強誘電体層が配置された強誘電体キャパシタからなるメモリセルがマトリクス状に配置されたものをいう。
また、「周辺回路」とは、前記メモリセルに情報を書き込むための回路及び前記メモリセルから情報を読み出すための回路を少なくとも含むものである。
また、接着層は、基体と異なる層である場合に限らず、基体と一体となって形成されていてもよい。例えば、基体材料の性質を用いて接合した場合、基体の表面付近の層が上記接着層に含まれる。
（２）また、本実施の形態に係る強誘電体メモリは、基体と、該基体上に接着層を介して形成されたシート状デバイスとを有する積層体を含み、前記積層体は、複数積層され、前記シート状デバイスは、ライン状に形成された複数の下部電極及び上部電極の少なくとも交叉領域に強誘電体層が配置されたメモリセルアレイと、前記メモリセルアレイ用の周辺回路部と、を含む。
本実施の形態の強誘電体メモリによれば、基体およびシート状デバイスを含む積層体の厚みを薄くすることができるため、新規な構造であって、例えば、デバイス全体を薄型としたり、デバイスに可とう性を持たせつつ高集積化が可能である。
（３）また、本実施の形態に係る強誘電体メモリは、基体と、該基体上に接着層を介して複数積層されたシート状デバイスとを含み、前記シート状デバイスは、ライン状に形成された複数の下部電極及び上部電極の少なくとも交叉領域に強誘電体層が配置されたメモリセルアレイと、前記メモリセルアレイ用の周辺回路部と、を含む。
本実施の形態の強誘電体メモリによれば、シート状デバイスが接着層を介して複数積層されて構造される。このため、シート状デバイスを積層して集積化しつつもデバイス全体の厚みをより薄くすることができる。従って、本実施の形態に係る強誘電体メモリによれば、新規な構造であって、例えば、デバイス全体を薄型としたり、デバイスに可とう性を持たせつつ高集積化が可能である。
また、本実施の形態に係る強誘電体メモリは、以下の態様を取り得る。
（Ａ）上記強誘電体メモリと、シート状に形成された演算処理デバイスとを積層することができる。
かかる態様によれば、新規な薄型構造のメモリデバイスおよび演算処理デバイスを含む混載型デバイスを高集積化することができる。
（Ｂ）積層された前記シート状デバイス間には、スルーホールが設けられた絶縁性基材を配置することができる。
かかる態様によれば、積層された各デバイス間が絶縁性基材に設けられたスルーホールを介して電気的に接続されるため、デバイスの実装面積を小さくすることができるとともに、配線長を短くすることができ、デバイスの高速駆動化が可能である。
（Ｃ）前記絶縁性基材は、少なくとも一方の表面または該絶縁性基材の内部に配線層を有することができる。
かかる態様によれば、積層されたデバイス間または各デバイス内での配線を絶縁性基材において行うため、各デバイスの配線構造を簡略化することができる。
（４）本実施の形態に係る強誘電体メモリの製造方法は、光を透過可能な第１の基体の上に該光を吸収して変性する分離層を形成すること、前記分離層の所定部分の上にライン状の複数の下部電極及び上部電極の少なくとも交叉領域に強誘電体層が配置されたメモリセルアレイを形成すること、前記分離層の前記所定部分とは異なる部分の上に、前記メモリセルアレイ用の周辺回路部を形成すること、前記メモリセルアレイ及び前記周辺回路部を含むシート状デバイスと第２の基体とを少なくとも接着層を介して接合すること、前記第１の基体の一方の面から前記分離層に光を照射して前記シート状デバイスを前記第１の基体から剥離すること、を含む。
本実施の形態に係る強誘電体メモリの製造方法では、光を透過する性質を有する第１の基体上に分離層を形成し、かかる分離層の上に、メモリセルアレイ及び該メモリセルアレイ用の周辺回路部を形成する。
次に、メモリアレイ及び周辺回路部を含むシート状デバイスと第２の基体とを接着層により接合し、第１の基体裏面から分離層に光を照射して、分離層においてシート状デバイスを第２の基体とともに剥離する。かかるシート状デバイスの剥離は、光を透過する第１の基体を通じて分離層に光を照射し、この分離層を変性させることにより行うことができる。この場合、分離層は、照射される光を吸収し、アブレーションによってその層内や界面において剥離を生じるような性質を有するものを用いることができる。また、光の照射により、分離層から気体が放出され、分離効果が発現される場合もある。
また、第２の基体については、特に限定されないが、第１の基体から剥離した後の取扱いの利便性等を考慮して選択される。
従って、本実施の形態に係る強誘電体メモリの製造方法によれば、シート状デバイスが形成される第１の基体からシート状デバイスを剥離することによって、新規な薄型構造の強誘電体メモリを製造することができる。
本実施の形態に係る強誘電体メモリの製造方法は、以下の態様を取り得る。
（Ｄ）前記第１の基体から剥離された、前記第２の基体及び前記シート状デバイスを含む積層体を、複数積層することを含むことができる。
かかる態様によれば、シート状デバイスを第２の基体を含む積層体ごとに積層していくため、工程途中での取扱性がよく簡便な工程により、強誘電体メモリの多層化による高集積化が図れる。
（Ｅ）前記第１の基体から剥離された前記シート状デバイスと、他の第１の基体の上に分離層を介して形成されたシート状デバイスとを、接着層を介して接合して、前記他の第１の基体の一方の面から光を照射することにより該他の第１の基体を剥離することを含み、この工程を１回若しくは２回以上繰返し行うことにより、前記第２の基体上に前記シート状デバイスを複数積層することを含むことができる。
かかる態様によれば、シート状デバイスを接着層を介して第２の基体に積層していく。積層される各シート状デバイスは非常に薄型であるため、積層した状態でも新規な薄型構造の強誘電体メモリを製造することができる。
また、かかる（Ｄ）及び（Ｅ）に示す態様によれば、シート状デバイスの多層化に際して、例えば、層間絶縁膜等の形成工程など素子の各部への負荷が大きいプロセスを省略することができ、各シート状デバイスの特性を担保しつつ多層化して集積化することができる。
（５）また、本実施の形態に係る強誘電体メモリの製造方法は、光を透過可能な第１の基体及び第２の基体の上に該光を吸収して変性する分離層をそれぞれ形成すること、前記第１の基体の前記分離層の上にライン状の複数の下部電極及び上部電極の少なくとも交叉領域に強誘電体層が配置されたメモリセルアレイを形成すること、前記第２の基体の前記分離層の上に、前記メモリセルアレイ用の周辺回路部を形成すること、前記メモリセルアレイ及び前記周辺回路部を少なくとも接着層を介してそれぞれ第３の基体と接合すること、前記第１の基体及び前記第２の基体の一方の面から各前記分離層に光を照射して前記メモリセルアレイ及び前記周辺回路部を該第１の基体及び該第２の基体からそれぞれ剥離すること、を含む。
本実施の形態に係る強誘電体メモリの製造方法によれば、メモリセルアレイを第１の基体上に作製し、周辺回路部を第２の基体上に作製する。すなわち、メモリセルアレイ及び周辺回路部を別々の基体上に作製した後に、双方を第３の基体上に接着して元の基体を剥離することによって薄型の強誘電体メモリを製造することができる。
従って、本実施の形態の強誘電体メモリの製造方法によれば、製造工程の異なるメモリセルアレイと周辺回路部を別個独立の基体に形成するため、製造工程全体のスループットが向上する。また、第３の基体上におけるメモリセルアレイと周辺回路部との配置関係を自由に設定することができ、デバイスの設計自由度が増す。
また、本実施の形態に係る強誘電体メモリの製造方法は、前記第１の基体及び前記第２の基体から剥離された、前記メモリセルアレイ及び前期周辺回路部を含むシート状デバイスと、前記第３の基体とを含む積層体を、複数積層することを含むことができる。
本実施の形態の強誘電体メモリの製造方法によれば、シート状デバイスを第３の基体を含む積層体ごとに、積層していく。このため、かかる製造方法によれば、積層体の取扱性がよいため、工程を簡便化することができるとともに、多層化による高集積化が図れる。また、この製造方法によれば、シート状デバイスの多層化に際して、例えば、層間絶縁膜等の形成工程など素子の各部への負荷が大きいプロセスを省略することができ、各シート状デバイスの特性を担保しつつ多層化して集積化することができる。
（６）また、本実施の形態の強誘電体メモリの製造方法は、強誘電体材料より熱膨張率の小さい第１の基体の上に、ライン状の複数の下部電極及び上部電極の少なくとも交叉領域に強誘電体層が配置されたメモリセルアレイを含む第１積層体を形成すること、前記第１積層体に対して第１の熱処理を施した後に冷却して、前記第１積層体中に歪みを発生させ、その後第２の熱処理により前記メモリセルアレイを第１の基体から剥離すること、光を透過可能な第２の基体の上に該光を吸収して変性する分離層を形成してから、その上に前記メモリセルアレイ用の周辺回路を含む第２積層体を形成すること、前記第２積層体の前記周辺回路側と第３の基体とを接合すること、前記第２積層体の第２の基体側から光を照射して前記分離層を変性させて、前記周辺回路を前記第２の基体から剥離すること、前記第３の基体の上に第１の基体から剥離された前記メモリセルアレイを接合すること、を含む。
本実施の形態の強誘電体メモリの製造方法では、第１積層体については、第１の熱処理及びその後の冷却により第１積層体中に歪みを発生させる。そして、その後の第２の熱処理時においては、歪みを含むメモリセルアレイと第１の基体との膨張量の差が大きくなることで、メモリセルアレイが第１の基体から剥離する。さらに第２積層体については、光によって変性する分離層に光を照射することにより周辺回路を剥離することができる。
これにより、本実施の形態の製造方法では、水素発生プロセスをできるだけ低減してメモリセルアレイを形成することができるため、メモリセルアレイと周辺回路とを連続的に形成する場合に比べて、メモリセルアレイにおける特性劣化を防止することができる。また、メモリセルアレイを剥離するための第２の熱処理では、熱負荷により発生する歪みに基づく応力を緩和させることができるため、第１の熱処理で導入した歪みを解消させつつメモリセルアレイの剥離を行うことができる。
また、本実施の形態の強誘電体メモリの製造方法では、前記第１の熱処理を、少なくとも前記第１の基体に歪みが発生する温度より低い温度で行い、前記第２の熱処理を、前記第１の熱処理と同じあるいは前記第１の熱処理より低い温度で行うことができる。これにより、第１の熱処理では、第１積層体中のメモリセルアレイにのみ歪みを発生させることができ、その後の第２の熱処理中にメモリセルアレイと第１の基体との間の膨張量の差を大きくすることができる。さらに、第２の熱処理では、第１の熱処理と同等もしくはそれより低い温度でも十分な膨張量の差を確保することができるため、メモリセルアレイへの負担が少なくなり熱負荷による特性劣化も低減できる。
以下、本発明に好適な実施の形態について、図面を参照しながらより詳細に説明する。
１．第１の強誘電体メモリおよびその製造方法
１．１  デバイスの構造
図１Ａは、本発明の実施形態に係る第１の強誘電体メモリ１０００を模式的に示す断面図である。
本実施形態に係る第１の強誘電体メモリ１０００は、フレキシブル基体１００上に接着層２００を介してシート状デバイス３００が形成されて構成される。
フレキシブル基体１００は、特に限定されないが、第１の強誘電体メモリ１０００の適用性を高めるために可とう性を有するものを選択することができる。これは、将来、例えばＩＣカード等のデバイスの可とう性が要求される市場が活性化することが予想され、強誘電体メモリの分野においても可とう性を持たせることで適用範囲を広げることが必要となる。このようなフレキシブル基体１００としては、例えば、合成樹脂、薄板の金属などが挙げられる。また、可とう性を有しないものを選択する場合は、基体として、例えば、ガラス基板や半導体基板なども用いることができる。
接着層２００は、例えば、反応硬化型接着剤、熱硬化型接着剤、および紫外線硬化型接着剤等の光硬化型接着剤などの各種接着剤が挙げられる。また、接着層２００は、フレキシブル基体１００と異なる層として形成される場合に限られず、フレキシブル基体１００と一体となって形成されていても良い。例えば、フレキシブル基体１００の表面の性質を利用して熱圧着等によりシート状デバイス３００を該フレキシブル基体１００と接着するような場合が挙げられる。
シート状デバイス３００は、図１Ｂに示すように、メモリセルアレイ３０４とメモリセルアレイ３０４用の周辺回路部３０７とがフレキシブル基体１００上の異なる領域に配置されて構成されている。
メモリセルアレイ３０４は、ライン状に形成された下部電極３０１及び上部電極３０２が交叉するように配置され、かかる交叉領域３０３に強誘電体層（図示省略）が配置されたメモリセルをマトリクス状に複数配置して構成される。
また、メモリセルアレイ３０４において、下部電極３０１は、行選択のためのワード線として機能し、上部電極３０２は、列選択のためのビット線として機能する。なお、下部電極３０１および上部電極３０２は、下部電極３０１がワード線として機能し、上部電極３０２がビット線として機能するように形成しても良い。
周辺回路部３０７は、少なくとも、メモリセルアレイ３０４の各メモリセルに情報を書き込み、または各メモリセルから情報を読み出す機能を有する。周辺回路部３０７は、下部電極３０１及び上部電極３０２を選択的に制御するための駆動回路や信号検出回路等を含み、その具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダ、またはアドレスバッファなどを挙げられる。
また、周辺回路部３０７は、例えば、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）やその他の薄膜半導体素子から形成することにより、薄型で形成することができる。
このように、本実施形態に係る第１の強誘電体メモリ１０００は、メモリセルアレイ３０４及び周辺回路部３０７が通常形成される基板とは異なるフレキシブル基体１００上に接着層２００を介して形成される。また、フレキシブル基体１００は予め任意の厚さあるいは材質のものを選択して用いることができるため、例えば、デバイス全体の厚みを薄くしたり、デバイスに可とう性を持たせたりすることができる。
従って、本実施形態に係る第１の強誘電体メモリ１０００によれば、新規な薄型構造の強誘電体メモリ構造を実現することができる。また、本実施形態に係る第１の強誘電体メモリ１０００は、フレキシブル基体１００として可とう性を有する材質を採用することにより、可とう性に富み、例えば、ＩＣカードなど様々な利用形態に対して適用性が広いものとなる。
１．２  デバイスの製造方法
以下に、本実施形態に係る第１の強誘電体メモリ１０００の製造方法について説明する。
図２Ａ〜図２Ｃは、本実施形態に係る第１の強誘電体メモリ１０００の製造工程を模式的に示す図である。
まず、図２Ａに示すように、分離用基体１０上に分離層２０を形成し、分離層２０の上にシート状デバイス３００を形成する。
分離用基体１０は、例えば、レーザー光などの光を透過する性質を有するものを選択することができ、例えば、ガラス、プラスチック等の樹脂などが挙げられる。
分離層２０は、例えば、レーザー光などの光の照射によって変性し、溶断することができる材質、例えば、アモルファスシリコンを用いることができる。分離層２０としては、アモルファスシリコンの他に、各種の物質、例えば、酸化シリコンなどの各種酸化物、セラミックス、有機高分子系化合物、金属などを用いることができる。このような物質としては、例えば、特開平１１−７４５３３号公報に例示された物質を用いることができる。分離層２０として有機高分子系化合物を用いる場合、例えば、ポリエチレン、ポリプロピレン等のポリオレフィン、ポリイミド、ポリアミド、ポリエステル、ポリメチルメタクリレート（ＰＭＭＡ）、ポリフェニレンサルファイド（ＰＰＳ）、ポリエーテルスルホン（ＰＥＳ）、エポキシ系樹脂等を用いることができる。
本実施形態において、シート状デバイス３００に含まれるメモリセルアレイ３０４ついては、図１Ｂに示す下部電極３０１、強誘電体層（図示省略）、上部電極３０２の順に形成していく。
電極材料としては、例えば、Ｐｔ、Ｉｒ、ＩｒＯｘ、ＲｕＯｘ、ＳｒＲｕＯｘ、ＬａＳｒＣｏＯｘ等を挙げることができる。下部電極及び上部電極は、上記電極材料の単層または複数層の積層物を用いることができる。下部電極および上部電極は、スパッタ法、蒸着法、ＣＶＤ法等の公知の成膜方法により形成することができる。
また、強誘電体層の材質としては、例えば、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）やこれらにニオブやニッケル、マグネシウム等の金属を添加したもの等が挙げられる。強誘電体層は、例えば、ゾルゲル材料や、ＭＯＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）材料を用いたスピンコート法やディッピング法、スパッタ法、ＭＯＣＶＤ法、レーザーアブレーション法等の公知の方法をもちいて形成することができる。
また、図１Ｂに示す周辺回路部３０７については、例えば、ＴＦＴ等の薄膜半導体素子を用いた回路を公知の半導体プロセスを用いて形成することができる。
また、周辺回路部３０７を例えば、ＴＦＴ等の低温プロセス下で形成可能な薄膜半導体素子により形成した場合、上記メモリセルアレイ３０４の強誘電体層は、Ｓｉ、Ｇｅ等を含む、例えば、Ｂｉ２ＳｉＯｘ、Ｂｉ２ＧｅＯｘ、Ｚｒ２ＳｉＯｘ、Ｐｂ２ＳｉＯｘ等の常誘電体のゾルゲル材料と例えば、上記したＰＺＴ、ＳＢＴ等の強誘電体のゾルゲル材料の混合物を結晶化することによって形成することもできる。このような形成方法によれば、ＳｉやＧｅ等の含有物が触媒となって結晶化温度を低温化させることができ、メモリセルアレイ３０４を周辺回路部３０７より後に形成した場合でも周辺回路部３０７への熱ダメージを低減することができる。
また、上記の他に、強誘電体層を例えば、ＰＺＴ、ＳＢＴ等の単体から形成する場合においても、成膜後に強誘電体層にレーザー光を照射してアニールを行うことにより、結晶改質を誘起して良質の結晶構造を持つ強誘電体層を形成することができる。かかる強誘電体層の形成方法においても、メモリセルアレイ３０４を周辺回路部３０７より後に形成した場合でも周辺回路部３０７への熱ダメージを低減することができる。
次に、図２Ｂに示すように、分離用基体１０上に分離層２０を介して形成されたシート状デバイス３００と、フレキシブル基体１００とを接着層２００により接合する。続いて、図２Ｃに示すように、シート状デバイス３００をフレキシブル基体１００とともに、分離用基体１０から剥離することにより強誘電体メモリ１０００を形成することができる。
かかるシート状デバイス３００の剥離は、図２Ｂに示すように、例えば、レーザー光などの光を透過する分離用基体１０を通じて分離層２０に例えば、レーザー光などの光を照射し、この分離層２０を変性させることにより行うことができる。この場合、分離層２０は、照射される例えば、レーザー光を吸収し、アブレーションによってその層内や界面において剥離を生じるような性質を有するものを用いることができる。また、レーザー光等の光の照射により、分離層２０から気体が放出され、分離効果が発現される場合もある。すなわち、分離層２０に含有されていた成分が気体となって放出される場合と、分離層２０が光を吸収して気体が放出され、分離に寄与する場合がある。例えば、分離層２０の物質に、レーザー光等を吸収しやすい物質（例えば、顔料）を混合したり、あるいはレーザー光等の光やレーザー光等の光の吸収熱によってガスを発生するもの（例えば、光の吸収熱によってガス化する物質を含むマイクロカプセルなど）を混合しておくことにより、分離層２０での剥離をより容易にすることができる。
以上に述べたように、本実施形態に係る第１の強誘電体メモリ１０００の製造方法によれば、シート状デバイス３００が形成される分離用基体１０から該シート状デバイス３００を剥離することによって、新規な薄型構造の第１の強誘電体メモリ１０００を製造することができる。
１．３  変形例１
図３Ａは、本実施形態の第１の強誘電体メモリの変形例１に係る強誘電体メモリ１１００を模式的に示す断面図である。図１Ａ及び図１Ｂに示す部材と実質的に同様の機能を有する部材には同一符号を付し、詳細な説明を省略する。
本例に係る強誘電体メモリ１１００は、図３Ａに示すように、フレキシブル基体１００の上に接着層２１０、２２０を介してメモリセルアレイ３０４及び周辺回路部３０７が形成されている。
本例の強誘電体メモリ１１００は、メモリセルアレイ３０４及び周辺回路部３０７がフレキシブル基体１００上に個別に搭載されている点で第１の強誘電体メモリ１０００と相違する。このため、メモリセルアレイ３０４及び周辺回路部３０７は、配線層５０により電気的に接続されている。
また、メモリセルアレイ３０４及び周辺回路部３０７の上部および周囲には、配線層５０の形成の際のメモリセルアレイ３０４及び周辺回路部３０７間の短絡防止のため絶縁層４０が形成されているが、この絶縁層４０は必須の構成要素ではない。
本例の強誘電体メモリ１１００は、以下のような製造工程により形成することができる。
図４Ａ〜図４Ｃ及び図５Ａ〜図５Ｃは、強誘電体メモリ１１００の製造工程を模式的に示す図である。
まず、図４Ａに示すように、分離用基体１１の上に、分離層２１及びメモリセルアレイ３０４を形成し、分離用基体１２の上に、分離層２２及び周辺回路部３０７を形成する。このとき、後述する両デバイス間の配線のために、メモリセルアレイ３０４及び周辺回路部３０７の分離用基体１１、１２側に電極パッド（図示省略）を予め設けておくことができる。
次に、図４Ｂに示すように、メモリセルアレイ３０４及び周辺回路部３０７をフレキシブル基体１００に接着層２１０、２２０を介して接合する。そして、分離用基体１１、１２の裏面側（メモリセルアレイ３０４及び周辺回路部３０７が形成された側と反対の側）から例えば、レーザー光３０を照射して、分離層２１、２２を変性させ、図４Ｃに示すように、メモリセルアレイ３０４及び周辺回路部３０７をフレキシブル基体１００とともに、分離用基体１１、１２から剥離する。
次に、図５Ａ〜図５Ｃに示す製造工程に従って、メモリセルアレイ３０４及び周辺回路部３０７に配線を行って、電気的に接続する。
まず、剥離したメモリセルアレイ３０４及び周辺回路部３０７の上に、絶縁層４０を形成する。この絶縁層４０は、例えば、ＳｉＯ２などの絶縁性無機材料や、例えば、ポリイミドなどの絶縁性有機材料から形成することができる。また、かかる絶縁層４０は、絶縁性無機材料の場合、例えば、スパッタ法やＣＶＤ法などを用いて成膜でき、絶縁性有機材料の場合は、例えば、スピンコート法などにより成膜することができる。
次に、図５Ｂに示すように、絶縁層４０を例えば、エッチングするなどして、メモリセルアレイ３０４及び周辺回路部３０７の電極パッド（図示省略）を露出させる。
そして、メモリセルアレイ３０４及び周辺回路部３０７の電極パッド間を配線層５０により接続する。この配線層５０は、例えば、アルミニウム、銅、タングステンなどの金属を用いて、スパッタ法などの公知の手法を用いて成膜することができる。
以上に述べたように、変形例１の強誘電体メモリ１１００においても、第１の強誘電体メモリ１０００と同様に、新規な薄型構造の強誘電体メモリ構造を実現することができる。また、この変形例１の強誘電体メモリ１１００も、フレキシブル基体１００として可とう性を有するものを採用することにより、可とう性に富み、例えば、ＩＣカードなどの様々な利用形態に対して適用性が広いものとなる。
また、強誘電体メモリ１１００の製造方法によれば、製造工程の異なるメモリセルアレイ３０４と周辺回路部３０７を別個独立の分離用基体１１、１２に形成するため、製造工程全体のスループットが向上する。また、フレキシブル基体１００上におけるメモリセルアレイ３０４と周辺回路部３０７との配置関係を自由に設定することができ、デバイスの設計自由度が増す。
１．４  変形例２
図３Ｂは、本実施形態の第１の強誘電体メモリの変形例２に係る強誘電体メモリ１２００を模式的に示す断面図である。図３Ａに示す部材と実質的に同様の機能を有する部材には同一符号を付し、詳細な説明を省略する。
本例の強誘電体メモリ１２００では、上記変形例１の強誘電体メモリ１１００に対して、配線層５０を使用せずにフレキシブル基体１００内に形成した配線パターン６０とバンプ７１、７２とを用いてメモリセルアレイ３０４及び周辺回路部３０７間の電気的接続がなされている。
強誘電体メモリ１２００を製造する際には、上記変形例１に係る強誘電体メモリ１１００の製造工程と同様の製造工程を用いることができるが、図４Ｂに示す工程において、フレキシブル基体１００に予め形成された配線パターン６０の所定の部分の上に、バンプ７１、７２を形成しておく。そして、接着層２１０、２２０を介してメモリセルアレイ３０４及び周辺回路部３０７をフレキシブル基体１００に接合することができる。なお、フレキシブル基体１００に形成された配線パターン６０とメモリセルアレイ３０４及び周辺回路部３０７との接続は、バンプ７１、７２を用いる場合に限られず、例えば、異方性導電接着フィルム（ＡＣＦ：Ａｎｉｓｏｔｏｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）や異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｏｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）を熱圧着することにより行うこともできる。
また、強誘電体メモリ１２００の製造工程では、配線層５０を形成しないため、図５Ｂ及び図５Ｃに示す工程は、特に必要とされず、製造工程をより簡便なものとすることができる。
以上に述べたように、かかる変形例２に係る強誘電体メモリ１２００においても、第１の強誘電体メモリ１０００と同様に、新規な構造で、非常に薄型の強誘電体メモリ構造を実現することができる。また、この変形例２に係る強誘電体メモリ１２００も、可とう性を有するフレキシブル基体１００を採用することにより、可とう性に富み、例えば、ＩＣカードなどの様々な利用形態に対して適用性が広いものとなる。
また、強誘電体メモリ１２００の製造方法においても、製造工程の異なるメモリセルアレイ３０４と周辺回路部３０７を別個独立の分離用基体１１、１２に形成するため、製造工程全体のスループットが向上する。また、フレキシブル基体１００上におけるメモリセルアレイ３０４と周辺回路部３０７との配置関係を自由に設定することができ、デバイスの設計自由度が増す。
２．第２の強誘電体メモリ
図６は、本実施形態に係る第２の強誘電体メモリ２０００を模式的に示す断面図である。図１Ａ及び図１Ｂに示す部材と実質的に同様の機能を有する部材には、同様の符号を付し、詳細な説明を省略する。
第２の強誘電体メモリ２０００は、フレキシブル基体１１０、１２０上に接着層２１０、２２０を介してメモリセルアレイ及び周辺回路部を含むシート状デバイス３１０、３２０を形成した積層体１００１、１００２を対面させて、複数積層した構造を有する。これらの各積層体１００１、１００２の間には、スルーホール８０を有する絶縁性基材４００が配置されている。本実施形態および後述する実施形態において、「スルーホール」とは、デバイス層や基体等に設けられた貫通孔そのものに限られず、貫通孔の両端部を導電部材により導通させた状態のものを含む意味で用いる。すなわち、貫通孔内部に導電部材で充填されていている場合、貫通孔の内壁に導電部材が形成されている場合も「スルーホール」に含まれる。
フレキシブル基体１１０、１２０および絶縁性基材４００は、絶縁性を有する公知の材料から形成することができ、例えば、合成樹脂などの可とう性を有する材質のものを用いることができる。
各積層体１００１、１００２は、第１の強誘電体メモリおよびその各変形例で説明した製造方法、および材料等を適用して形成することができる。
また、各積層体１００１、１００２のシート状デバイス３１０、３２０間は、絶縁性基材４００に形成されたスルーホール８０、およびこのスルーホール８０の両端部に形成されたバンプ７１、７２を介して電気的に接続されている。
なお、絶縁性基材４００のスルーホール８０を介した各シート状デバイス３１０、３２０間の接続は、バンプ７１、７２を用いる場合に限られず、例えば、異方性導電接着フィルム（ＡＣＦ：Ａｎｉｓｏｔｏｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）や異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｏｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）を熱圧着することにより行うこともできる。
また、絶縁性基材４００は、スルーホール８０の他にその内部あるいは少なくとも一方の表面に配線層（図示省略）を形成しておくこともできる。かかる場合においては、シート状デバイス３１０、３２０内の配線の一部として、この配線層を用いることができる。かかる構成によれば、シート状デバイス３１０、３２０の配線構造を簡略化することができる。また、かかる構成によれば、シート状デバイス３１０、３２０の大きさをデバイス内での配線を減らした分に応じて小さくすることができる。
第２の強誘電体メモリ２０００によれば、積層体１００１、１００２において、フレキシブル基体１１０、１２０の厚みあるいは材質を任意のものとすることができるため、積層体１００１、１００２の厚みを薄くすることができる。したがって、結果としてデバイス全体の厚みを低減することができる。また、フレキシブル基体１１０、１２０および絶縁性基材４００を可とう性を有する材料から形成することによって、デバイスに可とう性を持たせることができ、適用性が高い。
従って、第２の強誘電体メモリ２０００によれば、新規な薄型構造の強誘電体メモリを実現することができるとともに、高集積化が可能である。また、かかる強誘電体メモリ２０００によれば、積層された各シート状デバイス間が絶縁性基材４００に設けられたスルーホール８０を介して電気的に接続されるため、デバイスの実装面積を小さくすることができる。さらに、デバイス間の配線長を短くすることができ、高速駆動化も期待できる。
また、本実施形態に係る第２の強誘電体メモリ２０００の製造方法によれば、シート状デバイス３１０、３２０をフレキシブル基体１１０、１２０とともに、多層化するため、工程途中での取扱性に優れ、簡便な工程により集積化が図れる。また、かかる製造方法によれば、シート状デバイス３１０、３２０の多層化に際して、例えば、層間絶縁膜等の形成工程など素子の各部への負荷が大きいプロセスを省略することができ、各シート状デバイス３１０、３２０の特性を担保しつつ多層化して集積化することができる。
また、第２の強誘電体メモリ２０００の変形例としては、例えば、図７に示すような、強誘電体メモリ２１００を挙げることができる。
この強誘電体メモリ２１００は、フレキシブル基体１１０〜１３０の上に接着層２１０〜２３０を介して形成されたシート状デバイス３１０〜３３０を含む積層体１００１〜１００３のそれぞれが、フレキシブル基体１２０、１３０の内部に形成されたスルーホール８１、８２及びバンプ７１〜７４を介して電気的に接続されて構成される。
この強誘電体メモリ２１００を形成する場合は、まず、積層体１００２、１００３のフレキシブル基体１２０、１３０とシート状デバイス３２０、３３０との接合において、フレキシブル基体１２０、１３０のスルーホール８１、８２の上に、予めバンプ７２、７４を形成しておく。そして、かかる状態のフレキシブル基体１２０、１３０と接着層２２０、２３０を介して、シート状デバイス３２０、３３０とを接合することにより、スルーホール８１、８２とシート状デバイス３２０、３３０とを電気的に接続することができる。積層体１００１については、第１の強誘電体メモリ１０００と同様の製造工程により形成することができる。
以上のようにして形成された各積層体１００１〜１００３を積層体１００１、１００２の上に形成したバンプ７１、７３をによって接続する。なお、各積層体１００１〜１００３間の接続及び積層体１００２〜１００３内での接続は、バンプ７１〜７４を用いる場合に限られず、例えば、異方性導電接着フィルム（ＡＣＦ：Ａｎｉｓｏｔｏｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）や異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｏｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）を熱圧着することにより行うこともできる。
本例の強誘電体メモリ２１００においても、上記した第２の強誘電体メモリ２０００の場合と同様に、フレキシブル基体１１０〜１３０の厚みあるいは材質を任意のものとすることができる。従って、積層体１００１〜１００３の厚みを薄くすることができ、結果としてデバイス全体の厚みを低減したり、デバイスに可とう性を持たせることができる。よって、強誘電体メモリ２１００によっても、新規な薄型構造の強誘電体メモリを実現することができるとともに、高集積化が可能である。
なお、本実施形態及びその変形例においては、例えば、薄膜トランジスタを用いて形成した例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）等のシート状の演算処理デバイスを含む積層体（図示省略）を同様の手法を用いてさらに積層することができる。かかる態様によれば、メモリデバイスおよび演算処理デバイスを含む新規な薄型構造の混載型デバイスを高集積化することができる。
３．第３の強誘電体メモリおよびその製造方法
図８は、本実施形態の第３の強誘電体メモリ２２００を模式的に示す断面図である。上記において説明した部材と実質的に同様の機能を有する部材には同一符号を付し、詳細な説明を省略する。
本実施形態の第３の強誘電体メモリ２２００は、フレキシブル基体１００上にシート状デバイス３１０〜３３０を積層して構成される。各シート状デバイス３１０〜３３０には、スルーホール８１〜８３が設けられている。また、各シート状デバイス３１０〜３３０間は、スルーホール８１〜８３の一方の端部がバンプ７１、７２を介して電気的に接続されている。また、各スルーホール８１〜８３は、各シート状デバイス３１０〜３３０の所定の部分と電気的に接続されている。
また、かかる各シート状デバイス３１０〜３３０の電気的接続は、図９に示す本実施形態の変形例である強誘電体メモリ２３００のような態様によっても実現することができる。
図９に示す変形例の強誘電体メモリ２３００では、各シート状デバイス３１０〜３３０に設けられた外部配線用の電極パッド６２〜６４がフレキシブル基体１００に設けられた電極パッド６１とワイヤ９１〜９３によってボンディングされることにより各シート状デバイス３１０〜３３０間の電気的接続がなされている。
上記した第３の強誘電体メモリ２２００、およびその変形例の強誘電体メモリ２３００は、図１０Ａ〜図１０Ｃに示す製造工程によりシート状デバイス３１０〜３３０をフレキシブル基体１００上に積層することができる。
まず、図１０Ａに示すように、上記で説明した手法と同様の手法を用いて製造された第１の強誘電体メモリ１０００と、分離用基体１２上に分離層２２を介して形成されたシート状デバイス３２０とを準備する。
次に、図１０Ｂに示すように、これらを接着層２２０を介して接合し、分離用基体１２の裏面側から例えば、レーザー光３０を照射する。すると、レーザー光３０が分離用基体１２を通して照射されることにより分離層２２が変性し、図１０Ｃに示すように、シート状デバイス３２０をフレキシブル基体１００側に接合した状態で、分離用基体１２から剥離することができる。第３の強誘電体メモリ２２００、およびその変形例の強誘電体メモリ２３００の製造においては、これらの工程を繰返し行うことによって、シート状デバイスを複数積層することができる。
なお、本実施形態の第３の強誘電体メモリ２２００においては、図１０Ｂに示す工程において、接着層２２０での接合するときに、シート状デバイス３１０、３２０の少なくとも一方のスルーホール８１、８２端部にバンプ７１を形成しておくことにより、シート状デバイス３１０、３２０間の接合と同時に電気的接続を行うことができる。また、本実施形態の変形例の強誘電体メモリ２３００においては、シート状デバイス３１０〜３３０の積層工程が終了した後に、各シート状デバイス３１０〜３３０の電極パッド６２〜６４とフレキシブル基体１００の電極パッド６１とをワイヤボンディングで接続することができる。
本実施形態の第３の強誘電体メモリ２２００、およびその変形例の強誘電体メモリ２３００は、シート状デバイス３１０〜３３０が接着層２１０〜２３０を介してフレキシブル基体１００の上に積層され、積層される各層は数μｍ程度であるため、複数積層した状態においても非常に薄型である。従って、第３の強誘電体メモリ２２００およびその変形例の強誘電体メモリ２３００によれば、新規な薄型構造で、かつ高集積化可能な強誘電体メモリを実現することができる。また、第３の強誘電体メモリ２２００、およびその変形例の強誘電体メモリ２３００によれば、フレキシブル基体１００として任意の材質あるいは厚みを選択することができるため、デバイスに可とう性を持たせることができる。
また、本実施形態およびその変形例に係る製造方法によれば、シート状デバイス３１０〜３３０の多層化に際して、例えば、層間絶縁膜等の形成工程など素子の各部への負荷が大きいプロセスを省略することができ、各シート状デバイス３１０〜３３０の特性を担保しつつ多層化して集積化することができる。
なお、本実施形態及びその変形例においては、例えば、薄膜トランジスタを用いて形成した例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）等のシート状の演算処理デバイスの層（図示省略）を同様の手法を用いてさらに積層することができる。かかる態様によれば、メモリデバイスおよび演算処理デバイスを含む新規な薄型構造の混載型デバイスを高集積化することができる。
４．第４の強誘電体メモリの製造方法
図１１Ａ〜図１１Ｃ及び図１２Ａ〜図１２Ｄは、本実施形態の第４の強誘電体メモリの製造工程を模式的に示す断面図である。なお、図１１Ａ〜図１１Ｃ及び図１２Ａ〜図１２Ｄにおいては、上記において説明したものと実質的に同様の機能を有する部材には同一符号を付し、詳細な説明を省略する。
まず、本実施の形態では、メモリセルアレイ３０４の剥離を熱処理による熱膨張量の差を用いて行うことを特徴とする。そこで、図１１Ａに示すように、メモリセル形成用基体（第１の基体）１６を準備する。このメモリセル形成用基体１６は、例えば、シリコン基板１３上に酸化シリコン膜１４が形成されたＳＯＩ基板がメモリセルアレイの形成に好適なＴｉＯｘ膜１５で被覆されたものを採用することができる。シリコンは、熱により歪みが発生する温度（歪み点）が１０００℃程度であって、ＰＺＴなどに代表される強誘電体材料に比べて歪み点が高く、熱膨張率についても一般的な強誘電体材料より小さいためメモリセルアレイとの熱膨張量の差を得やすい。すなわち、メモリセル形成用基体１６としては、強誘電体材料より少なくとも熱膨張率が小さい材料からなることが好ましい。また、本実施の形態では、一度メモリセルアレイ３０４に積極的に歪みを導入するプロセスを経由するため、メモリセル形成用基体１６については強誘電体材料より歪み点が高い材料からなることが好ましい。
次に、本実施の形態の製造方法では、図１１Ｂに示すように、メモリセル形成用基体１６の上に下部電極３０１、強誘電体層３０５、上部電極３０２を順次積層してメモリセルアレイ３０４を形成する。下部電極３０１及び上部電極３０２は、それぞれ複数のライン状の形状を有し、互いが交差するように形成される。そして、下部電極３０１及び上部電極３０２とその交差領域に配置される強誘電体層３０５とでメモリセルとして機能する。なお、強誘電体層３０５は、上記において示したＰＺＴ系強誘電体材料にシリコンあるいはゲルマニウムからなる常誘電体酸化物が添加されたものから形成することが好ましい。
そして、本実施の形態の製造方法では、図１１Ｂに示される積層体（第１積層体）に対して第１の熱処理を行い、続けてこれを冷却する。この第１の熱処理は、メモリセル形成用基体１６に歪みが発生しない温度で行われる。すなわち、第１の熱処理は、メモリセル形成用基体１６の大部分を構成するシリコン基板１３の材料の歪み点より低い温度であって、メモリセルアレイ３０４を構成する強誘電体層３０５の材料の歪み点より高い温度で行う。
その後、メモリセルアレイ３０４に歪みが発生している状態で第２の熱処理を行っていくと、メモリセルアレイ３０４の強誘電体層３０５は、歪みの導入前に比べて大きな熱膨張を起こし、メモリセル形成用基体１６との膨張量の差によって、図１１Ｃに示すように、メモリセルアレイ３０４とメモリセル形成用基体１６との間に剥離が生じる。また、第２の熱処理では、第１熱処理後の冷却によって発生したメモリセルアレイ３０４の歪み応力が緩和されていくため、剥離されたメモリセルアレイ３０４の特性劣化も生じにくい。
なお、本実施形態の製造方法では、第１の熱処理を、少なくともメモリセル形成用基体１６に歪みが発生する温度より低い温度で行い、第２の熱処理を、第１の熱処理と同じあるいは第１の熱処理より低い温度で行うことが好ましい。これにより、第１の熱処理では、メモリセルアレイ３０４に優先的に歪みを発生させることができ、その後の第２の熱処理中にメモリセルアレイ３０４とメモリセル形成用基体１６との間の膨張量の差を大きくすることができる。さらに、メモリセルアレイ３０４に優先的に歪みを発生させることができれば、第２の熱処理では、第１の熱処理と同等もしくはそれより低い温度でも十分な膨張量の差を確保することができるため、メモリセルアレイ３０４への負担が少なくなり熱負荷による特性劣化も低減することができる。
本実施の形態の製造方法では、メモリセルアレイ３０４の剥離に続いて、図１２Ａ〜図１２Ｃに示す工程に従って、周辺回路３０７を形成を行い、図１２Ｄに示すようにメモリセルアレイ３０４と周辺回路３０７とを第３の基体１００に接合する。
まず、図１２Ａに示すように、光を透過可能な分離用基体（第２の基体）１７の上に日によって変性する材料からなる分離層２０を介してメモリセルアレイ３０４用の周辺回路３０７を形成する。
次に、図１２Ｂに示すように、分離用基体１７、分離層２０、および周辺回路３０７により構成される積層体（第２積層体）を接着層２１０によりフレキシブル基体１００と接合する。そして、フレキシブル基体１００に接合された積層体に対して分離用基体１７側から光（例えば、レーザー光）を照射して分離層２０を変性させて、図１２Ｃに示すように、分離用基体１７を周辺回路３０７から剥離する。
最終的には、図１１Ａ〜図１１Ｃに示す工程により剥離されたメモリセルアレイ３０４を、図１２Ｄに示すように、例えば、接着層２２０を介してフレキシブル基体１００に接合し、その後配線などを形成してメモリセルアレイ３０４と周辺回路３０７とを電気的に接続することで、強誘電体メモリを得ることができる。
なお、周辺回路３０７の形成工程は、メモリセルアレイ３０４の形成工程と別個独立して行うことができるため、両者を並行して行ってもよいし、周辺回路３０７をメモリセルアレイ３０４に先立って形成しておいてもよい。
このように、本実施の形態の製造方法によれば、水素発生プロセスをできるだけ低減してメモリセルアレイ３０４を形成することができるため、メモリセルアレイ３０４と周辺回路３０７とを連続的に形成する場合に比べて、メモリセルアレイ３０４の特性劣化を防止することができる。また、メモリセルアレイ３０４を剥離するための第２の熱処理では、第１の熱処理で導入された歪みに基づく応力を緩和させることができるため、一旦生じた歪みを解消させつつメモリセルアレイ３０４の剥離を行うことができる。
以下では、本実施形態の第４の強誘電体メモリの製造方法の実施例を図面を参照しながら説明する。
本実施例では、実際にシリコン基板１３、シリコン酸化膜１４、およびＴｉＯｘ膜１５を積層したメモリ形成用基体上にＰｔ下部電極、ＰＺＴＮ強誘電体層、Ｐｔ上部電極からなるメモリセルアレイ３０４を形成し、メモリセルアレイ３０４の剥離を試みた。
まず、第１の熱処理として、Ｎ２雰囲気中で４００℃、１０ｍｉｎの加熱を行い、その後ステンレス台において積層体を急激に冷却した。次に、第２の熱処理として、１０℃／ｍｉｎの昇温速度で４００℃に昇温させたところ、図１３に示すように、ＴｉＯｘ膜１５とメモリセルアレイ３０４との間で剥離が生じることが確認された。なお、第２の熱処理では、１５０℃付近で剥離が可能であることも確認した。
これは、シリコン基板は、熱膨張率が小さく、歪みが発生する温度（歪み点）が１０００度程度と高く、ＰＺＴ等の強誘電体材料が有する歪み点（４００℃程度）に比べて高いことにより、第１の熱処理でメモリセルアレイ３０４にのみ歪みが生じ、歪みを含んだメモリセルアレイ３０４が第２の熱処理時に異常膨張を起こしてＴｉＯｘ膜１５の界面から剥離が生じたものと考えられる。
そして、このように剥離されたメモリセルアレイ３０４について、ヒステリシス特性を測定したところ、図１４に示すように、角型性の良いヒステリシスループが得られ、本実施の形態の製造方法によれば、メモリセルアレイ３０４に特性劣化をもたらすことなく、剥離を行えることが確認できた。
以上、本発明に好適な実施の形態について述べたが、本発明はこれらに限定されるものではなく、本発明の要旨範囲内で各種態様を取り得る。
2004017410.tif 000003
2004017410.tif 000004
2004017410.tif 000005
2004017410.tif 000006
2004017410.tif 000007
【図６】
2004017410.tif 000008
【図７】
2004017410.tif 000009
【図８】
2004017410.tif 000010
【図９】
2004017410.tif 000011
2004017410.tif 000012
2004017410.tif 000013
2004017410.tif 000014
【図１３】
2004017410.tif 000015
【図１４】
2004017410.tif 000016
【国際調査報告】
2004017410.tif 000017
2004017410.tif 000018
2004017410.tif 000019
2004017410.tif 000020