【事件の表示】
　特願２００６−１８５００「画像表示装置」拒絶査定不服審判事件〔平成１９年８月９日出願公開、特開２００７−１９９４４１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　この審判事件に関する出願（以下、「本願」という。）は、平成１８年１月２７日にされた特許出願である。そして、平成２３年１０月１２日付け手続補正書により明細書及び特許請求の範囲についての補正がされ、同年１２月２８日付けで拒絶査定がされ、平成２４年１月５日に査定の謄本が送達された。これに対して、同年３月２６日に拒絶査定不服審判が請求され、同時に特許請求の範囲についての補正がされた。
　
２．本願に係る発明
　本願の請求項１から７までのそれぞれに係る発明は、特許請求の範囲の請求項１から７までのそれぞれに記載された事項によって特定されるとおりのものである。特に、請求項１に係る発明（以下、「本願発明」という。）は、以下のとおりのものである。
　
「【請求項１】
　基板上にマトリクス状に配置され、それぞれ少なくとも１つのスタティック・メモリを具備する複数の画素回路を含み、
　前記画素回路は、前記複数の画素回路へ画像信号を伝えるためのデータ線と、前記データ線と交差し、前記複数の画素回路へ走査パルスを伝えるための複数のゲート線と、前記複数のゲート線に走査パルスを順次供給する走査回路を具備する画像表示装置であって、
　前記スタティック・メモリは、１つのｎチャネルトランジスタと１つのｐチャネルトランジスタで構成された第１及び第２インバータを具備し、前記第１及び第２インバータの出力と入力を互いに接続されることによって構成され、
　前記スタティック・メモリの記憶状態をセットするための第１トランジスタと、リセットするための第２トランジスタとを具備し、
　前記第１トランジスタのドレイン電極は前記スタティック・メモリの記憶状態を構成する前記第１インバータの入力部に接続され、
　前記第２トランジスタのドレイン電極は前記スタティック・メモリの記憶状態を構成する前記第２インバータの入力部に接続され、
　前記第１トランジスタのソース電極は前記データ線のいずれか１本に接続され、
　前記ゲート線と平行方向に一列に配置された複数の前記画素回路に含まれる前記第１トランジスタのゲート電極は複数の前記ゲート線のいずれか１本のゲート線に接続され、
　前記一列に配置された複数の前記画素回路に対して隣接して一列に配列された複数の前記画素回路に含まれる前記第２トランジスタのゲート電極は前記１本のゲート線に接続されることを特徴とする画像表示装置。」
　
３．原査定の拒絶の理由
　本願発明に対する原査定の拒絶の理由は、概略以下のとおりである。
　
「本願発明は、その出願前に日本国内又は外国において頒布された下記の刊行物に記載された発明に基づいて、その出願前に当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　　刊行物１：特開２００１−３３７６０号公報
　　刊行物２：特開２００２−３５８０５３号公報」
　
４．刊行物に記載された事項
（１）刊行物１
ア．刊行物１の記載
　刊行物１には、以下の記載がある。
　
（ア）段落００２７から００３１まで
「【００２７】
【発明の実施の形態】以下、図面を参照してこの発明の実施の形態について説明する。図１はこの発明の第１の実施形態による液晶装置の要部の構成を示す回路図である。この液晶装置は一方の基板にシリコンウエハーを用いたアクティブマトリックス型の液晶装置であり、また、液晶には強誘電性液晶が用いられている。
　【００２８】図１は基板に設けられる単位画素の駆動回路を示している。同図において、符号１は画素電極の状態を決めるためのデータが印加されるデータ線、２は走査線である。３は画素スイッチング素子を形成するＭＯＳＦＥＴであり、そのゲートが走査線２に接続され、ソースがデータ線１に接続され、ドレインがデータ保持回路４に接続されている。データ保持回路４はインバータ４ａ，４ｂの一方を反転して並列接続したもので、その出力が画素電極５に接続されている。また、６は強誘電性液晶、７は画素電極に対向配置された共通電極、８は共通電極に電圧を印加させる共通電極端子である。そして、上述した画素スイッチング素子３およびデータ保持回路４によって画素駆動部９が構成されている。
　【００２９】図２はデータ保持回路４の詳細を示す回路図であり、この図に示すように、ｐ型ＭＯＳＦＥＴ１１とｎ型ＭＯＳＦＥＴ１２が直列接続されてインバータ４ａが構成され、また、ｐ型ＭＯＳＦＥＴ１３とｎ型ＭＯＳＦＥＴ１４が直列接続されてインバータ４ｂが構成されている。
　【００３０】図１において、画素スイッチング素子３は、走査線２へ印加される操作信号によってパルス駆動され、オンの時データ線１の信号をデータ保持回路４へ出力する。データ保持回路４は、画素スイッチング素子３を介して供給される信号を記憶保持し、図１の場合はデータ線１の信号を反転した信号が画素電極５へ供給される。画素スイッチング素子３がオフとなった後もデータ保持回路４の出力は変化せず、画素スイッチング素子３がオンの時に記憶した信号を連続的に画素電極５へ供給する。
　【００３１】すなわち、上記の構成によれば、画素電極５へ印加される電圧は、画素スイッチング素子３がオフとなった後も変化しない。また、信号を記憶するだけではなく、信号の保持に必要な電荷が電源ラインを通じて常に供給されるので、この結果、液晶分子が応答し終わる前に画素スイッチング素子３がオフとなっても、その後におこる自発分極を持つ液晶分子の反転による液晶層の電位の低下がなく、画素の輝度が変化することがない。これにより、高表示品質を保つことができる。なお、上記の構成は１画素の駆動に５個のＭＯＳＦＥＴなどを必要とするが、シリコンウエハーを用いた反射型液晶装置であれば、画素電極の下部に配線やスイッチング素子を設けることができるので、このような構成も十分可能である。」
　
（イ）段落００３２
「【００３２】次に、上述した液晶装置の駆動方法および駆動回路を説明する。図３は第１の駆動方法を説明するためのタイミング図である。この図において、（イ）は基準となるフィールドタイミングを示すタイミング図であり、（ロ）は垂直走査タイミングを示すタイミング図である。ここで、フィールドタイミングとは、周知のように、画面変化のタイミングであり、基本的には表示データのフォーマットによって決められる。これに対し、垂直走査タイミングとは実際に画面を垂直走査するタイミングを示す。すなわち、この第１の駆動方法は、１フィールド間に、図に示すように、複数回の垂直走査が行われる。」
　
（ウ）段落００３７及び００３８
「【００３７】図４は上述した階調方法を適用したパネル駆動回路を示すブロック図である。この図において、符号２１は基準クロック、垂直同期信号、水平同期信号を発生する基準信号発生回路、２２は走査タイミング発生回路である。この走査タイミング発生回路２２は、基準クロック、および垂直同期信号、水平同期信号から、フィールドタイミング信号（図３（イ）参照）、垂直走査タイミング信号（図３（ロ）参照）、を発生し、走査ドライバー２３およびデータコーディング回路２５へ出力する。走査ドライバー２３は、上記垂直走査タイミング信号にしたがって各走査線Ｓ−１，Ｓ−２・・・を順次駆動する。
　【００３８】２４はフレームメモリであり、表示パネル２８の各表示画素対応で表示データが記憶される。データコーディング回路２５は、フレームメモリ２４の表示データを読み出し、読み出した表示データと、上述した走査タイミング生成回路２２から出力される各パルス信号とに基づいてデータ線１を駆動するタイミングを検出し、該タイミングにおいてデータ線駆動信号をデータドライバー２６へ出力する。データドライバー２６は上記データ線駆動信号にしたがってデータ線Ｄ−１，Ｄ−２，・・・に信号を送り出す。」
　
（エ）段落００４４及び００４５
「【００４４】図６は図１に示す液晶装置を改良したこの発明の第２の実施形態の構成を示す回路図であり、この図において図１の各部と同一部分には同一の符号を付し、その説明を省略する。この図に示す回路が図１の回路と異なる点は、第二の画素スイッチング素子３１が設けられている点である。すなわち、この画素スイッチング素子３１はデータ保持回路４に保持された信号をリセットするためのもので、ＭＯＳＦＥＴなどで形成される。この場合はそのドレインがデータ保持回路４に接続され、ゲートが走査線２と平行に設置されたリセット線１０に接続され、ソースがコモン電位に接続されている。
　【００４５】このような構成において、リセット線１０へパルス信号を出力すると、画素スイッチング素子３１がオンとなり、データ保持回路４の出力端がコモン電位へ引き込まれ、保持されていた信号がリセットされる。」
　
（オ）段落００４６
「【００４６】次に、上述した液晶装置に適用する第３の駆動方法を説明する。図７は第３の駆動方法を説明するためのタイミング図であり、この図において（イ）、（ロ）は各々前述したフィールドタイミングと、垂直走査タイミングである。（ハ）〜（ホ）が第３の駆動方法による駆動タイミングを示す図である。すなわち、この駆動方法によれば、１基準期間Ｆｒ毎に、データ保持回路４に保持された信号を画素スイッチング素子３１によってリセットする。（ヘ）は画面の垂直走査の様子を示す図であり、横軸は（イ）〜（ホ）と同様時間の流れを、縦軸は走査線毎の信号の様子を示す。いま、同図に示す時刻ｔ１において一番最初の走査線にあるデータ保持回路４に信号を供給した場合、同データ保持回路４は次の走査タイミングである時刻ｔ３の直前の時刻ｔ２において一度リセットされ、次いで、続けて選択される場合、時刻ｔ３において再び信号が供給される。」
　
（カ）段落００４９
「【００４９】なお、上記第２、第３の駆動方法を実現する駆動回路の構成は図４と同じである。ただし、第３の駆動方法の場合、走査ドライバー２３にリセット線駆動信号を出力する構成が追加される。」
　
イ．刊行物１に記載された発明（引用発明１）
（ア）刊行物１の図６には、液晶装置の回路が示されている。この回路は、ＭＯＳＦＥＴで形成される第二の画素スイッチング素子３１を含む。そして、第二の画素スイッチング素子３１のドレインはデータ保持回路４に、ゲートは走査線２と平行に設置されたリセット線１０に、ソースはコモン電位に、それぞれ接続されている。リセット線１０にパルス信号を供給すると、第二の画素スイッチング素子３１がオンになり、データ保持回路４に保持されていた信号がリセットされる（上記ア．（エ））。
　
（イ）図６に示された回路は、第二の画素スイッチング素子３１が設けられている点で、図１に示された回路と異なる（上記ア．（エ）、段落００４４）。これは、図６に示された回路のその他の部分は図１に示した回路と同じであることを意味するから、図１に示された回路に関する記載は、図６に示された回路にも当てはまる。
　そうすると、図６に示された回路は、画素電極の状態を決めるためのデータを供給するデータ線１、走査線２、ＭＯＳＦＥＴで形成される画素スイッチング素子３（便宜上、以下、「第一の画素スイッチング素子３」という。）、データ保持回路４、画素電極５、強誘電性液晶６、共通電極７及び共通電極端子８で構成される（上記ア．（ア）、段落００２８）。ここで、データ線１に供給される、画素電極の状態を決めるためのデータとは、具体的には、表示データである（上記ア．（ウ）、段落００３８）。
　第一の画素スイッチング素子３のドレインはデータ保持回路４に、ゲートは走査線２に、ソースはデータ線１に、それぞれ接続されている。データ保持回路４は、インバータ４ａ、４ｂの一方を反転して並列接続したものであり、その出力が画素電極５に接続されている（上記ア．（ア）、段落００２８）。そして、図２に示されているように、インバータ４ａは、ｐ型ＭＯＳＦＥＴ１１とｎ型ＭＯＳＦＥＴ１２とを直列接続したものであり、インバータ４ｂは、ｐ型ＭＯＳＦＥＴ１３とｎ型ＭＯＳＦＥＴ１４とを直列接続したものである（同、段落００２９）。また、図２及び６に示されているように、第一の画素スイッチング素子３のドレインは、インバータ４ａの入力部に接続され、第二の画素スイッチング素子３１のドレインは、インバータ４ｂの入力部に接続されている。
　第一の画素スイッチング素子３は、走査線２に供給される走査パルス信号によって駆動され、オンのときに、データ線１の信号をデータ保持回路４に供給する。データ保持回路４は、第一の画素スイッチング素子３を介して供給される信号を記憶保持し、それを画素電極５に供給する（同、段落００３０）。第一の画素スイッチング素子３がオフになった後も、データ保持回路４の出力は変化せず、第一の画素スイッチング素子３がオンのときに記憶保持した信号を画素電極５に供給し続けるので、画素電極５に印加される電圧は、第一の画素スイッチング素子３がオフになった後も変化しない（同、段落００３１）。
　
（ウ）さらに、図６に示された回路は、アクティブマトリックス型の液晶装置の基板に設けられる単位画素の駆動回路である（上記ア．（ア）、段落００２７）から、基板上に複数個マトリックス状に配置されて、アクティブマトリックス型の液晶装置を構成することが明らかである。
　このとき、走査線２（及びそれに平行に設置されたリセット線１０）と平行な方向に配置された複数の駆動回路が走査線２及びリセット線１０を共有することは、図４から読み取ることができるし、技術常識でもある。すなわち、各駆動回路の第一の画素スイッチング素子３のゲートは、いずれも同じ走査線２に接続される。また、各駆動回路の第二の画素スイッチング素子３１のゲートは、いずれも同じリセット線１０に接続される。
　さらに、複数の駆動回路がデータ線１と平行な方向にも配置される結果、図４に示されるように、走査線２が複数本存在することになるが、これら複数本の走査線２は、走査ドライバー２３によって順次駆動される（上記ア．（ウ）、段落００３７）。また、リセット線１０も、走査線２と平行に設置されている（上記ア．（エ）、段落００４４）から複数本存在し、同じく走査ドライバー２３によって駆動される（上記ア．（カ））。複数本の走査線２が順次駆動される結果、任意の１本の走査線２に着目すると、その走査線２は周期的に駆動されることになる。そして、その走査線２に平行に設置されているリセット線１０は、その走査線２が駆動される直前に駆動される（上記ア．（イ）及び（オ））。
　
（エ）以上のことを踏まえて、上記ア．（ア）から（カ）までの記載と図１、２、４、６及び７に示された事項とを総合すると、刊行物１には、以下の発明（以下、「引用発明１」という。）が記載されている。
　
「基板上にマトリックス状に配置され、それぞれ１つのデータ保持回路４を有する複数の単位画素駆動回路を含み、
　前記単位画素駆動回路は、前記複数の単位画素駆動回路に画素電極５の状態を決めるための表示データを供給するデータ線１と、前記データ線１と交差し、前記複数の単位画素駆動回路に走査パルス信号を供給する複数の走査線２と、前記複数の走査線２と平行に設置され、前記複数の単位画素駆動回路にリセットパルス信号を供給する複数のリセット線１０と、前記複数の走査線２に走査パルス信号を順次供給するとともに、前記複数の走査線２のそれぞれに走査パルス信号を供給する直前に、その走査線２に平行に設置されたリセット線１０にリセットパルス信号を供給する走査ドライバー２３とを有するアクティブマトリックス型液晶装置であって、
　前記データ保持回路４は、ｐ型ＭＯＳＦＥＴ１１とｎ型ＭＯＳＦＥＴ１２とを直列接続して構成されたインバータ４ａと、ｐ型ＭＯＳＦＥＴ１３とｎ型ＭＯＳＦＥＴ１４とを直列接続して構成されたインバータ４ｂとを、一方を反転して並列接続することによって構成され、
　前記データ線１が供給する表示データを、その表示データを記憶保持する前記データ保持回路４に供給する、ＭＯＳＦＥＴで形成される第一の画素スイッチング素子３と、前記データ保持回路４が記憶保持していた前記表示データをリセットする、ＭＯＳＦＥＴで形成される第二の画素スイッチング素子３１とを備え、
　前記第一の画素スイッチング素子３のドレインは、前記インバータ４ａの入力部に接続され、
　前記第二の画素スイッチング素子３１のドレインは、前記インバータ４ｂの入力部に接続され、
　前記第一の画素スイッチング素子３のソースは、前記データ線１に接続され、
　前記走査線２と平行な方向に配置された複数の前記単位画素駆動回路に含まれる前記第一の画素スイッチング素子３のゲートは、前記複数の走査線２のいずれか１本に接続され、
　前記走査線２と平行な方向に配置された複数の前記単位画素駆動回路に含まれる前記第二の画素スイッチング素子３１のゲートは、前記複数の走査線２の前記いずれか１本に平行に設置されたリセット線１０に接続される
　アクティブマトリックス型液晶装置。」
　
（２）刊行物２
ア．刊行物２の記載
　刊行物２には、以下の記載がある。
　
（ア）段落０００１及び０００２
「【０００１】
【発明の属する技術分野】本発明は、電気光学パネル、その駆動方法、走査線駆動回路、および電子機器に関する。
　【０００２】
【従来の技術】電気光学装置、例えば、電気光学材料として液晶を用いた液晶表示装置は、陰極線管（ＣＲＴ）に代わるディスプレイデバイスとして、各種情報処理機器の表示部や液晶テレビなどに広く用いられている。」
　
（イ）段落０００８から００１３まで
「【０００８】
【課題を解決するための手段】本発明の電気光学パネルは、複数のデータ線と、複数の走査線とを備え、前記複数の走査線と前記複数のデータ線との交差に対応して複数の画素が配列されたものであって、前記画素は、画素電極と対向電極との間に形成される画素容量と、一のデータ線と前記画素電極との間に設けられ、一の走査線に供給される走査信号に基づいて、当該データ線に供給されるデータ信号を前記画素容量に書き込む書込手段と、前記画素電極の電圧を予め定められたリセット電圧にリセットするリセット手段とを備える。
　【０００９】…（略）…
　【００１０】…（略）…
　【００１１】また、電気光学パネルは、複数の容量線を備え、前記画素は、前記画素電極と一方の端子が接続され、前記容量線と他方の端子が接続される蓄積容量を備え、前記書込手段は、一の前記データ線と前記画素電極との間に設けられ、一の前記走査線に供給される走査信号に基づいて、オン・オフが制御される第１スイッチング素子を備え、前記リセット手段は、前記画素電極と前記容量線との間に設けられた第２スイッチング素子を備えるものであってもよい。この場合には、容量線にリセット電圧が給電され、第２スイッチング素子によってリセット電圧が画素電極に給電されることになる。
　【００１２】ここで、前記第２スイッチング素子は、前記一の走査線と隣接する走査線に供給される走査信号に基づいて、オン・オフが制御されることが好ましい。この発明によれば、リセット信号を供給にするために特別な配線を設ける必要がないので構成を簡易にすることが可能である。
　【００１３】また、電気光学パネルは、複数のリセット線を備え、前記第２スイッチング素子は、前記リセット線に供給されるリセット信号に基づいて、オン・オフが制御されるものであってもよい。」
　
（ウ）段落００１４から００１６まで
「【００１４】また、電気光学パネルは、複数の容量線を備え、前記走査線は、２本で１組となって、各行の前記画素に走査信号と反転走査信号を供給し、前記画素は、前記画素電極と一方の端子が接続され、前記容量線と他方の端子が接続される蓄積容量を備え、前記書込手段は、一の前記データ線と前記画素電極との間に設けられ、ある組の走査信号に基づいて、オン・オフが制御される第１Ｎチャネルトランジスタと、当該組の反転走査信号に基づいて、オン・オフが制御される第１Ｐチャネルトランジスタとを備え、前記リセット手段は、前記画素電極と前記容量線との間に並列に設けられた第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタとを備えるものであってもよい。この発明によれば、第１Ｎチャネルトランジスタおよび第１Ｐチャネルトランジスタを相補的に動作させ、第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを相補的に動作させることが可能となるため、走査信号および反転走査信号の振幅を低振幅にすることができる。この結果、電気光学パネルの消費電力を低減させることが可能となる。
　【００１５】ここで、前記第２Ｎチャネルトランジスタは、当該画素を含む行を選択する直前に選択する行に供給される走査信号に基づいて、オン・オフが制御され、前記第２Ｐチャネルトランジスタは、当該走査信号に対応する反転走査信号に基づいてオン・オフが制御されるものであってもよい。この発明によれば、第２Ｎチャネルトランジスタおよび第２Ｐチャネルトランジスタの制御に特別な配線を設ける必要がないので構成を簡易にすることが可能である。
　【００１６】また電気光学パネルは、各行の画素にリセット信号と反転リセット信号を供給するリセット線の組を複数備え、前記第２Ｎチャネルトランジスタは、前記リセット信号に基づいて、オン・オフが制御され、前記第２Ｐチャネルトランジスタは、当該リセット信号に対応する反転リセット信号に基づいてオン・オフが制御されるものであってもよい。この構成によれば、リセット信号および反転リセット信号を走査信号および反転走査信号と独立して供給することが可能である。」
　
（エ）段落００２５から００３７まで
「【００２５】
【発明の実施の形態】以下、本発明の一実施形態について図面を参照して説明する。
＜１．第１実施形態＞
＜１−１：全体構成＞図１は、本発明の第１実施形態に係わる電気光学装置の電気的な構成を示すブロック図である。電気光学装置は、液晶パネル１００、タイミング信号生成回路２００、データ変換回路３００および電源回路４００を備える。
　【００２６】まず、液晶パネル１００は、画像が形成される表示領域Ａ、走査線駆動回路１３０Ａおよびデータ線駆動回路１４０を備える。液晶パネル１００は、素子基板と対向基板との間に電気光学物質たる液晶を挟持した構成となっている。対向基板には対向電極が形成されており、そこには共通電圧として白電圧Ｖｗｔが給電される。また、この液晶パネル１００は、ノーマリーホワイトモードで動作するものであり、液晶へ電圧を印加しない状態で透過率が最大となるように構成されている。
　【００２７】素子基板上における表示領域Ａには、複数本の走査線１１２Ｎが、図においてＸ（行）方向に延在して形成され、また、複数本のデータ線１１４が、Ｙ（列）方向に沿って延在して形成されている。くわえて、表示領域Ａには複数本の容量線ＳＬがＸ（行）方向に延在して形成されている。各容量線ＳＬは互いに接続されており、そこには白電圧Ｖｗｔが給電されるようになっている。
　【００２８】そして、画素１１０は、走査線１１２Ｎとデータ線１１４との各交差に対応して配置されている。本実施形態では、走査線１１２Ｎの総本数をｍ＋１本、データ線１１４の総本数をｎ本、容量線ＳＬの総本数をｍ本として（ｍ、ｎはそれぞれ２以上の整数）、ｍ行×ｎ列のマトリクス型表示装置を説明する。
　【００２９】…（略）…
　【００３０】…（略）…
　【００３１】＜１−２：画素の構成＞次に、画素１１０の具体的な構成を説明する。図２は、画素１１０の詳細な構成を示す回路図であり、図１に示す表示領域Ａの左端の列から数えて第ｊ番目の列に該当する各画素１１０−１〜１１０−ｍの構成を示すものである。
　【００３２】ここで、画素１１０−１は、ＮチャネルＴＦＴ１１６Ｎ、１１７Ｎ、画素電極１１８および蓄積容量ＣＳを有する。画素電極１１８は、対向基板上に形成される共通電極および液晶とともに画素容量ＣＬを構成する。…（略）…
　【００３３】次に、ＮチャネルＴＦＴ１１６Ｎのソースはデータ線１１４に接続され、そのドレインは画素電極１１８に接続され、そのゲートには走査線１１２Ｎ−１が接続されている。したがって、ＮチャネルＴＦＴ１１６Ｎは走査信号ＧＮ１によってオン・オフが制御される。この結果、走査信号ＧＮ１がアクティブになると、ＮチャネルＴＦＴ１１６Ｎはオン状態になって、画素容量ＣＬおよび蓄積容量ＣＳにデータ線１１４の電圧を書き込むことになる。なお、以下の説明においては、ｉ行ｊ列の画素１１０おいて、画素電極１１８の電圧をＰＸ（ｉ，ｊ）で表すことにする。
　【００３４】ところで、液晶には直流電圧を印加すると特性が劣化するといった性質があるので、液晶の駆動は交流化駆動によるのが通常である。このため、画素電極１１８に印加する電圧は、ある周期で共通電圧を基準として極性を反転する必要がある。一方、画素容量ＣＬおよび蓄積容量ＣＳへ電圧を書き込む期間は、走査信号ＧＮがアクティブとなる期間（走査線の選択期間）に限られるため、当該期間に書き込みを終了しなければならない。
　【００３５】しかし、上述した極性反転を行う際には電圧の変化幅が大きいから、走査線の選択期間が短くなると、必要な電圧を画素容量ＣＬおよび蓄積容量ＣＳへ書き込むことが困難になる。
　【００３６】そこで、本実施形態にあっては、走査線の選択期間の直前に、画素容量ＣＬおよび蓄積容量ＣＳの電圧を白電圧Ｖｗｔにリセットするようにしている。ＮチャネルＴＦＴ１１７Ｎはこのために設けられた素子である。
　【００３７】ＮチャネルＴＦＴ１１７Ｎのソースは画素電極１１８に接続され、そのドレインは容量線ＳＬに接続され、そのゲートには走査線１１２Ｎ−０が接続されている。ＮチャネルＴＦＴ１１７Ｎは、走査信号ＧＮ０によってオン・オフが制御される。走査信号ＧＮ０〜ＧＮｍは、ＧＮ０→ＧＮ１→ＧＮ２…→ＧＮｍの順にアクティブとなる。したがって、走査線１１２Ｎ−１が選択される前に、ＮチャネルＴＦＴ１１７Ｎがオン状態となり、画素電極電圧ＰＸ（１，ｊ）が白電圧Ｖｗｔにリセットされることになる。これにより、走査線の選択期間が短かくてもデータ線１１４の電圧を画素容量ＣＬおよび蓄積容量ＣＳに十分書き込むことが可能となる。」
　
（オ）段落００６５から００６７まで
「【００６５】＜１−７：画素への書き込み動作＞図１０は、画素１１０への書き込み動作を説明するためのタイミングチャートである。まず、期間Ｔ０において、走査信号ＧＮ０がアクティブになると、図２に示す画素１１０−１のＮチャネルＴＦＴ１１７Ｎがオン状態となり、画素容量ＣＬおよび蓄積容量ＣＳに容量線ＳＬを介して供給される白電圧Ｖｗｔが書き込まれる。このため、時刻ｔ０より画素電極電圧ＰＸ（１，ｊ）は、低電位側黒電圧Ｖｂｋ（−）から上昇し、時刻ｔ１に至る前に白電圧Ｖｗｔに達する。これにより、画素１１０−１へデータ信号ｄｊが書き込まれる前に、画素電極電圧ＰＸ（１，ｊ）を白電圧Ｖｗｔにリセットすることができる。
　【００６６】そして、期間Ｔ１において、走査信号ＧＮ１がアクティブになると、画素１１０−１のＮチャネルＴＦＴ１１６Ｎがオン状態となり、画素容量ＣＬおよび蓄積容量ＣＳにデータ信号ｄｊが供給される。この期間Ｔ１におけるデータ信号ｄｊは、図に示すように高電位側黒電圧Ｖｂｋ（＋）である。このため、時刻ｔ１より画素電極電圧ＰＸ（１，ｊ）は、白電圧Ｖｗｔから上昇し、時刻ｔ２に至る前に高電位側黒電圧Ｖｂｋ（＋）に達する。
　【００６７】このように本実施形態においては、ある画素１１０にデータ信号ｄｊを書き込む前に、一旦、画素電極電圧ＰＸ（ｉ，ｊ）を白電圧Ｖｗｔにリセットするので、走査信号のアクティブ期間が短い場合でも、必要な電圧を確実に書き込むことが可能となる。また、書き込み用のＮチャネルＴＦＴ１１６Ｎを走査信号ＧＮｉで制御する場合、リセット用のＮチャネルＴＦＴ１１７Ｎを走査信号ＧＮｉ−１で制御するから、リセット用に特別な信号線を設ける必要がないといった利点がある。」
　
（カ）段落００６９から００７６まで
「【００６９】＜２．第２実施形態＞次に、第２実施形態に係わる電気光学装置について説明する。この電気光学装置は、画素１１０の詳細な構成、走査線１１２Ｎの他に走査線１１２Ｐを用いる点、走査線駆動回路１３０Ａの代わりに走査線駆動回路１３０Ｂを用いる点、電源回路４００において高電位電圧Ｖｇｄｄおよび低電位電圧Ｖｇｓｓを生成しない点を除いて、第１実施形態の電気光学装置と同様に構成されている。
　【００７０】図１１は、第２実施形態の液晶パネル１００の主要部を示すブロック図である。この図に示すように、表示領域Ａには、走査線１１２Ｎの他に、走査線１１２ＰがＸ方向に延在して形成されている。そして、各走査線１１２Ｐには、走査信号ＧＰ０〜ＧＰｍが走査線駆動回路１３０Ｂから供給される。
　【００７１】…（略）…
　【００７２】図１３は第２実施形態にかかる画素１１０の詳細な構成を示す回路図であり、図１１に示す表示領域Ａの左端の列から数えて第ｊ番目の列に該当する各画素１１０−１〜１１０−ｍの構成を示すものである。また、図１４は、画素１１０への書き込み動作を説明するためのタイミングチャートである。
　【００７３】ここで、画素１１０−１は、書き込み用のスイッチング素子として、ＮチャネルＴＦＴ１１６Ｎの他にＰチャネルＴＦＴ１１６Ｐを備え、また、リセット用のスイッチング素子としてＮチャネルＴＦＴ１１７Ｎの他にＰチャネルＴＦＴ１１７Ｐを備える。ＮチャネルＴＦＴとＰチャネルＴＦＴとは相補的に動作する。このため、走査信号ＧＮ０〜ＧＮｍの他にこれらを反転した走査信号ＧＰ０〜ＧＰｍが必要となる。しかしながら、走査信号ＧＮ０〜ＧＮｍおよびＧＰ０〜ＧＰｍのの振幅をデータ信号ｄｊの振幅より大きくする必要はない。
　【００７４】例えば、データ信号ｄｊの電圧が高電位側黒電圧Ｖｂｋ（＋）であったとすると、このときＰチャネルＴＦＴ１１６Ｐのゲートに低電位側黒電圧Ｖｂｋ（−）を給電すれば、ＰチャネルＴＦＴ１１６Ｐを介してデータ信号ｄｊを画素容量ＣＬおよび蓄積容量ＣＳに書き込むことができる。一方、データ信号ｄｊの電圧が低電位側黒電圧Ｖｂｋ（−）であったとすると、このときＮチャネルＴＦＴ１１６Ｎのゲートに高電位側黒電圧Ｖｂｋ（＋）を給電すれば、ＮチャネルＴＦＴ１１６Ｎを介してデータ信号ｄｊを画素容量ＣＬおよび蓄積容量ＣＳに書き込むことができる。
　【００７５】まず、期間Ｔ０において、走査信号ＧＮ０およびＧＰ０がアクティブになると、図１３に示す画素１１０−１のＮチャネルＴＦＴ１１７ＮおよびＰチャネルＴＦＴ１１７Ｐがオン状態となり、画素容量ＣＬおよび蓄積容量ＣＳへ白電圧Ｖｗｔが書き込まれる。この場合には、ＮチャネルＴＦＴ１１７Ｎのオン抵抗が十分低くなるので、画素容量ＣＬおよび蓄積容量ＣＳに蓄積された電荷は、ＮチャネルＴＦＴ１１７Ｎを介して放電される。これにより、画素１１０−１へデータ信号ｄｊが書き込まれる前に、画素電極電圧ＰＸ（１，ｊ）を白電圧Ｖｗｔにリセットすることができる。
　【００７６】そして、期間Ｔ１において、走査信号ＧＮ１がアクティブになると、画素１１０−１のＮチャネルＴＦＴ１１６ＮおよびＰチャネルＴＦＴ１１６Ｐがオン状態となり、画素容量ＣＬおよび蓄積容量ＣＳにデータ信号ｄｊが供給される。この期間Ｔ１におけるデータ信号ｄｊは、図に示すように高電位側黒電圧Ｖｂｋ（＋）である。この場合には、ＰチャネルＴＦＴ１１６Ｐのオン抵抗が十分低くなるので、データ信号ｄｊがＰチャネルＴＦＴ１１６Ｐを介して画素容量ＣＬおよび蓄積容量ＣＳに書き込まれる。」
　
（キ）段落００７９から００８１まで
「【００７９】＜３．第３実施形態＞次に、第３実施形態に係わる電気光学装置について説明する。第１および第２実施形態の液晶パネル１００にあっては、フレーム毎にすべての画素１１０に対してデータ信号の書き込みを行ったが、第３実施形態に係わる電気光学装置は、電圧の書き込みを行うかあるいは直前の電圧を保持するかを、行単位で選択できるようになっている。
　【００８０】この電気光学装置は、画素１１０の詳細な構成、走査線１１２Ｎの他に走査線１１２Ｐおよびリセット線１１２ＲＮを用いる点、走査線駆動回路１３０Ａの代わりに走査線駆動回路１３０Ｃを用いる点、電源回路３００において低電位電圧Ｖｇｓｓを生成しない点、およびタイミング信号生成回路２００が生成する制御信号が異なる点を除いて、第１実施形態の電気光学装置と同様に構成されている。
　【００８１】＜３−１：全体構成＞図１５は、第３実施形態の液晶パネル１００の主要部を示すブロック図である。この図に示すように、表示領域Ａには、走査線１１２Ｎの他に、走査線１１２Ｐおよびリセット線１１２ＲＮがＸ方向に延在して形成されている。そして、各走査線１１２Ｐには走査信号ＧＰ１〜ＧＰｍが供給され、リセット線１１２ＲＮにはリセット信号ＲＮ１〜ＲＮｍが走査線駆動回路１３０Ｃから供給される。」
　
（ク）段落００９１から００９５まで
「【００９１】＜３−３：画素の構成およびデータ信号の書き込み動作＞図１８は第３実施形態にかかる画素１１０の詳細な構成を示す回路図であり、図１５に示す表示領域Ａの左端の列から数えて第ｊ番目の列に該当する各画素１１０−１〜１１０−ｍの構成を示すものである。また、図１９は、イネーブル信号ＥＮがアクティブであるときの画素１１０への書き込み動作を説明するためのタイミングチャートである。図２０は、イネーブル信号ＥＮが非アクティブであるときの画素１１０への書き込み動作を説明するためのタイミングチャートである。
　【００９２】ここで、画素１１０−１は、書き込み用のスイッチング素子として、ＮチャネルＴＦＴ１１６ＮおよびＰチャネルＴＦＴ１１６Ｐを備え、また、リセット用のスイッチング素子としてＮチャネルＴＦＴ１１７Ｎを備える。
　【００９３】まず、イネーブル信号ＥＮがアクティブの場合を想定する。図１９に示すように期間Ｔ０において、リセット信号ＲＮ１がアクティブになると、画素１１０−１のＮチャネルＴＦＴ１１７Ｎがオン状態となり、画素容量ＣＬおよび蓄積容量ＣＳへ白電圧Ｖｗｔが書き込まれる。リセット信号ＲＮ１のＨレベルは、高電位側黒電圧Ｖｂｋ（＋）よりも高い高電位電圧Ｖｇｄｄである。したがって、この例では、画素電極電圧ＰＸ（１，ｊ）の初期値は低電位側黒電圧Ｖｂｋ（−）であるが、高電位側黒電圧Ｖｂｋ（＋）の場合にも十分書き込むことができる。これにより、画素１１０−１へデータ信号ｄｊが書き込まれる前に、画素電極電圧ＰＸ（１，ｊ）を白電圧Ｖｗｔにリセットすることができる。
　【００９４】次に、期間Ｔ１において、走査信号ＧＮ１およびＧＰ１がアクティブになると、画素１１０−１のＮチャネルＴＦＴ１１６ＮおよびＰチャネルＴＦＴ１１６Ｐがオン状態となり、画素容量ＣＬおよび蓄積容量ＣＳにデータ信号ｄｊが供給される。この期間Ｔ１におけるデータ信号ｄｊは、図に示すように高電位側黒電圧Ｖｂｋ（＋）である。この場合には、ＰチャネルＴＦＴ１１６Ｐのオン抵抗が十分低くなるので、データ信号ｄｊがＰチャネルＴＦＴ１１６Ｐを介して画素容量ＣＬおよび蓄積容量ＣＳに書き込まれる。
　【００９５】走査信号ＧＮ１、ＧＰ１の振幅は、高電位側黒電圧Ｖｂｋ（＋）と低電位側黒電圧Ｖｂｋ（−）との間で振れる。一方、データ信号ｄｊは高電位側黒電圧Ｖｂｋ（＋）と低電位側黒電圧Ｖｂｋ（−）との２値を取り得るが、ＮチャネルＴＦＴ１１６ＮおよびＰチャネルＴＦＴ１１６Ｐは相補的に動作する。このため、走査信号ＧＮ１、ＧＰ１によって、データ信号ｄｊを画素容量ＣＬと蓄積容量ＣＳに書き込むことができる。」
　
（ケ）段落００９８から０１０１まで
「【００９８】＜４．第４実施形態＞次に、第４実施形態に係わる電気光学装置について説明する。この電気光学装置は、画素１１０の詳細な構成、リセット線１１２ＲＮの他にリセット線１１２ＲＰを用いる点、走査線駆動回路１３０Ｃの代わりに走査線駆動回路１３０Ｄを用いる点、電源回路３００において高電位電圧Ｖｇｄｄを生成しない点を除いて、第３実施形態の電気光学装置と同様に構成されている。
　【００９９】図２１は、第４実施形態の液晶パネル１００の主要部を示すブロック図である。この図に示すように、表示領域Ａには、リセット線１１２ＲＮの他にリセット線１１２ＲＰがＸ方向に延在して形成されている。そして、リセット線１１２ＲＰにはリセット信号ＲＰ１〜ＲＰｍが走査線駆動回路１３０Ｄから供給される。
　【０１００】走査線駆動回路１３０Ｄの詳細な構成を図２２に示す。走査線駆動回路１３０Ｄが図１６に示す走査線駆動回路１３０Ｃと相違するのは、バッファ回路１３８の代わりにバッファ回路１３７Ｂを用いる点だけである。バッファ回路１３７Ｂの詳細な構成はバッファ回路１３７Ａと同様であり、そこには、高電位側黒電圧Ｖｂｋ（＋）と低電位側黒電圧Ｖｂｋ（−）とが給電されるようになっている。したがって、本実施形態のリセット信号ＲＮ１〜ＲＮｍおよびＲＰ１〜ＲＰｍは、Ｈレベルが高電位側黒電圧Ｖｂｋ（＋）となる一方、Ｌレベルが低電位側黒電圧Ｖｂｋ（−）となる。なお、走査線駆動回路１３０Ｄの動作は、図１７を参照しつつ説明した走査線駆動回路１３０Ｃの動作と同様であるため、説明を省略する。
　【０１０１】図２３は第４実施形態にかかる画素１１０の詳細な構成を示す回路図であり、図２１に示す表示領域Ａの左端の列から数えて第ｊ番目の列に該当する各画素１１０−１〜１１０−ｍの構成を示すものである。また、図２４にイネーブル信号ＥＮがアクティブの場合のタイミングチャートを示す一方、図２５にイネーブル信号ＥＮが非アクティブの場合のタイミングチャートを示す。まず、第４実施形態の画素１１０が図１８に示す第３実施形態の画素１１０と相違するのは、リセット用のスイッチング素子として、ＮチャネルＴＦＴ１１７Ｎの他にＰチャネルＴＦＴ１１７Ｐを用いる点である。すなわち、本実施形態では、ＮチャネルＴＦＴ１１７ＮおよびＰチャネルＴＦＴ１１７Ｐの相補的な動作によって、白電圧Ｖｗｔを画素容量ＣＬと蓄積容量ＣＳへ書き込むことになる。」
　
イ．刊行物２に記載された技術事項（技術事項２）
（ア）刊行物２には、電気光学材料として液晶を用いた電気光学パネル及びその駆動方法が記載されている（上記ア．（ア））。
　
（イ）電気光学パネルは、データ信号を画素容量に書き込む書込手段と、画素容量の電圧をリセットするリセット手段とを備えている。書込手段は、走査線に供給される走査信号で制御される第１スイッチング素子を備え、リセット手段は、第２スイッチング素子を備える。第２スイッチング素子は、その走査線に隣接する別の走査線に供給される走査信号で制御してもよいし、その走査線とは別に設けられたリセット線に供給されるリセット信号で制御してもよい。ここで、前者には、リセット信号を供給する特別の配線（つまり、リセット線）を設ける必要がないという利点がある（上記ア．（イ））。
　
（ウ）電気光学パネルの走査線は、２本で１組になって走査信号及び反転走査信号を供給するものでもよい。書込手段は、走査信号で制御される第１Ｎチャネルトランジスタと反転走査信号で制御される第１Ｐチャネルトランジスタとを備え、リセット手段は、第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタとを備える。第２Ｎチャネルトランジスタは、それに対応する画素を含む行を選択する直前に選択する行に供給される走査信号で制御し、第２Ｐチャネルトランジスタは、その走査信号に対応する反転走査信号で制御することができる。あるいは、２本１組の走査線とは別に、リセット信号及び反転リセット信号を供給する２本１組のリセット線を設け、第２Ｎチャネルトランジスタ及び第２Ｐチャネルトランジスタを、それぞれリセット信号及び反転リセット信号で制御することもできる。ここで、前者には、第２Ｎチャネルトランジスタ及び第２Ｐチャネルトランジスタの制御に特別な配線（つまり、２本１組のリセット線）を設ける必要がないという利点がある（上記ア．（ウ））。
　
（エ）２本１組の走査線を備える電気光学パネルにおいて、第１Ｎチャネルトランジスタ及び第１Ｐチャネルトランジスタが第１スイッチング素子に該当し、第２Ｎチャネルトランジスタ及び第２Ｐチャネルトランジスタが第２スイッチング素子に該当することは明らかである。
　また、電気光学パネルにおいては、通常、ある行とその行を選択する直前に選択する行とは互いに隣接している。したがって、第２Ｎチャネルトランジスタを、それに対応する画素を含む行を選択する直前に選択する行に供給される走査信号で制御し、第２Ｐチャネルトランジスタを、その走査信号に対応する反転走査信号で制御する場合、これらの走査信号及び反転走査信号を供給する２本１組の走査線は、第１Ｎチャネルトランジスタ及び第１Ｐチャネルトランジスタに走査信号及び反転走査信号を供給する２本１組の走査線に隣接していると認められる。
　
（オ）そうすると、上記ア．（ア）から（ウ）までの記載からは、データ信号を画素容量に書き込む書込手段と画素容量の電圧をリセットするリセット手段とを備えた電気光学パネルにおいて、書込手段の第１スイッチング素子を走査線で制御する一方、リセット手段の第２スイッチング素子を、その走査線に隣接する走査線で制御するか、その走査線とは別に設けられたリセット線で制御するという技術事項を把握することができる。そして、前者には、リセット線を設ける必要がないという利点があることも把握することができる。
　
（カ）刊行物２には、電気光学パネルの具体例も記載されている。
　まず、書込手段の第１スイッチング素子を走査線で制御する一方、リセット手段の第２スイッチング素子を、その走査線に隣接する走査線で制御する電気光学パネルが、第１実施形態として記載されている。
　第１実施形態の電気光学パネルの画素１１０−１は、図２に示されているように、ＮチャネルＴＦＴ１１６Ｎ（第１スイッチング素子）、ＮチャネルＴＦＴ１１７Ｎ（第２スイッチング素子）、画素電極１１８及び蓄積容量ＣＳを有する。ＮチャネルＴＦＴ１１６Ｎは、ソースがデータ線１１４に、ドレインが画素電極１１８に、ゲートが走査線１１２Ｎ−１に、それぞれ接続されている。そして、走査線１１２Ｎ−１に供給される走査信号ＧＮ１がアクティブになると、ＮチャネルＴＦＴ１１６Ｎはオン状態になり、画素容量ＣＬ及び蓄積容量ＣＳにデータ線１１４の電圧を書き込む。一方、ＮチャネルＴＦＴ１１７Ｎは、ソースが画素電極１１８に、ドレインが容量線ＳＬに、ゲートが走査線１１２Ｎ−０に、それぞれ接続されている。そして、走査線１１２Ｎ−０に供給される走査信号ＧＮ０がアクティブになると、ＮチャネルＴＦＴ１１７Ｎはオン状態になり、画素容量ＣＬ及び蓄積容量ＣＳの電圧がリセットされる（上記ア．（エ））。
　走査信号ＧＮ０〜ＧＮｍは、ＧＮ０、ＧＮ１、ＧＮ２、…、ＧＮｍの順にアクティブとなる（同、特に段落００３７）から、図１０に示されているように、期間Ｔ０において走査線１１２Ｎ−０が選択されてＮチャネルＴＦＴ１１７Ｎがオン状態になり、画素容量ＣＬ及び蓄積容量ＣＳの電圧がリセットされた後、期間Ｔ１において走査線１１２Ｎ−１が選択されてＮチャネルＴＦＴ１１６Ｎがオン状態になり、画素容量ＣＬ及び蓄積容量ＣＳにデータ線１１４の電圧が書き込まれる（上記ア．（オ））。
　
（キ）次に、書込手段の第１スイッチング素子を２本１組の走査線で制御する一方、リセット手段の第２スイッチング素子を、その２本１組の走査線に隣接する２本１組の走査線で制御する電気光学パネルが、第２実施形態として記載されている。
　上記ア．（カ）の記載から、また、図２と図１３との比較から分かるように、第２実施形態の電気光学パネルの画素１１０−１は、第１スイッチング素子がＮチャネルＴＦＴ１１６Ｎ及びＰチャネルＴＦＴ１１６Ｐで構成され、第２スイッチング素子がＮチャネルＴＦＴ１１７Ｎ及びＰチャネルＴＦＴ１１７Ｐで構成されている点、及びＰチャネルＴＦＴ１１６Ｐ及びＰチャネルＴＦＴ１１７Ｐをそれぞれ制御する走査線１１２Ｐ−１及び１１２Ｐ−０が追加されている点で、第１実施形態の電気光学パネルの画素１１０−１と相違する。
　そして、同じく上記ア．（カ）の記載から、また、図１０と図１４との比較から分かるように、第２実施形態の電気光学パネルの画素１１０−１の動作は、第１実施形態の電気光学パネルの画素１１０−１と同様である。すなわち、期間Ｔ０において走査線１１２Ｎ−０及び１１２Ｐ−０が選択されてＮチャネルＴＦＴ１１７Ｎ及びＰチャネルＴＦＴ１１７Ｐがオン状態になり、画素容量ＣＬ及び蓄積容量ＣＳの電圧がリセットされた後、期間Ｔ１において走査線１１２Ｎ−１及び１１２Ｐ−１が選択されてＮチャネルＴＦＴ１１６Ｎ及びＰチャネルＴＦＴ１１６Ｐがオン状態になり、画素容量ＣＬ及び蓄積容量ＣＳにデータ線１１４の電圧が書き込まれる。
　
（ク）一方、走査線ではなく、それとは別に設けられたリセット線でリセット手段の第２スイッチング素子を制御する電気光学パネルは、第４実施形態として記載されている。
　第３実施形態に関する上記ア．（キ）及び（ク）の記載並びに第４実施形態に関する上記ア．（ケ）の記載から、また、図１３と図２３との比較から分かるように、第４実施形態の電気光学パネルの画素１１０−１は、第２スイッチング素子を構成するＮチャネルＴＦＴ１１７Ｎ及びＰチャネルＴＦＴ１１７Ｐをそれぞれ制御するために、走査線１１２Ｎ−０及び１１２Ｐ−０に代えて、走査線１１２Ｎ−１及び１１２Ｐ−１に平行なリセット線１１２ＲＮ−１及び１１２ＲＰ−１が設けられている点で、第２実施形態の電気光学パネルの画素１１０−１と相違する。
　そして、同じく上記ア．（キ）から（ケ）までの記載から、また、図１４と図２４との比較から分かるように、第４実施形態の電気光学パネルの画素１１０−１の動作は、第２実施形態の電気光学パネルの画素１１０−１と同様である。すなわち、期間Ｔ０においてリセット線１１２ＲＮ−１及び１１２ＲＰ−１が選択されてＮチャネルＴＦＴ１１７Ｎ及びＰチャネルＴＦＴ１１７Ｐがオン状態になり、画素容量ＣＬ及び蓄積容量ＣＳの電圧がリセットされた後、期間Ｔ１において走査線１１２Ｎ−１及び１１２Ｐ−１が選択されてＮチャネルＴＦＴ１１６Ｎ及びＰチャネルＴＦＴ１１６Ｐがオン状態になり、画素容量ＣＬ及び蓄積容量ＣＳにデータ線１１４の電圧が書き込まれる。
　
（ケ）上記（オ）で述べたとおり、刊行物２の記載からは、走査線でも、走査線とは別に設けられたリセット線でも、リセット手段の第２スイッチング素子を制御することができるという技術事項を把握することができる。そして、上記ア．（エ）から（ケ）までの記載を踏まえると、さらに、リセット手段の第２スイッチング素子を走査線で制御してもリセット線で制御しても、画素容量ＣＬ及び蓄積容量ＣＳの電圧を同じようにリセットできることが分かる。
　
（コ）以上のことをまとめると、刊行物２には、以下の技術事項（以下、「技術事項２」という。）が記載されている。
　
「データ信号を画素容量に書き込む書込手段と画素容量の電圧をリセットするリセット手段とを備えた電気光学パネルにおいて、リセット手段の第２スイッチング素子を制御して画素容量の電圧をリセットした後、書込手段の第１スイッチング素子を走査線で制御してデータ信号を画素容量に書き込む際に、リセット手段の第２スイッチング素子を、その走査線に隣接する走査線で制御しても、その走査線とは別に設けられたリセット線で制御しても、画素容量の電圧を同じようにリセットすることができる。」
　
（サ）そして、刊行物２には、技術事項２に関し、リセット手段の第２スイッチング素子を走査線で制御すると、走査線とは別にリセット線を設ける必要がないという利点があることも記載されている。
　
５．対比
　本願発明と引用発明１とを対比すると、以下のとおりである。
　
（１）引用発明１の「データ保持回路４」、「単位画素駆動回路」、「画素電極５の状態を決めるための表示データ」、「データ線１」、「走査パルス信号」、「走査線２」及び「アクティブマトリックス型液晶装置」は、それぞれ、本願発明の「スタティック・メモリ」、「画素回路」、「画像信号」、「データ線」、「走査パルス」、「ゲート線」及び「画像表示装置」に相当する。
　そうすると、引用発明１の「基板上にマトリックス状に配置され、それぞれ１つのデータ保持回路４を有する複数の単位画素駆動回路を含み、前記単位画素駆動回路は、前記複数の単位画素駆動回路に画素電極５の状態を決めるための表示データを供給するデータ線１と、前記データ線１と交差し、前記複数の単位画素駆動回路に走査パルス信号を供給する複数の走査線２と、…を有するアクティブマトリックス型液晶装置」は、本願発明の「基板上にマトリクス状に配置され、それぞれ少なくとも１つのスタティック・メモリを具備する複数の画素回路を含み、前記画素回路は、前記複数の画素回路へ画像信号を伝えるためのデータ線と、前記データ線と交差し、前記複数の画素回路へ走査パルスを伝えるための複数のゲート線と、…を具備する画像表示装置」に相当する。
　また、引用発明１の「前記複数の走査線２に走査パルス信号を順次供給するとともに、前記複数の走査線２のそれぞれに走査パルス信号を供給する直前に、その走査線２に平行に設置されたリセット線１０にリセットパルス信号を供給する走査ドライバー２３」と、本願発明の「前記複数のゲート線に走査パルスを順次供給する走査回路」とは、「前記複数のゲート線に走査パルスを順次供給する走査回路」である点で共通する。
　
（２）引用発明１の「ｎ型ＭＯＳＦＥＴ１２」及び「ｎ型ＭＯＳＦＥＴ１４」は、いずれも本願発明の「ｎチャネルトランジスタ」に相当する。また、引用発明１の「ｐ型ＭＯＳＦＥＴ１１」及び「ｐ型ＭＯＳＦＥＴ１３」は、いずれも本願発明の「ｐチャネルトランジスタ」に相当する。
　引用発明１の「ｐ型ＭＯＳＦＥＴ１１とｎ型ＭＯＳＦＥＴ１２とを直列接続して構成されたインバータ４ａ」は、本願発明の「１つのｎチャネルトランジスタと１つのｐチャネルトランジスタで構成された第１…インバータ」に相当する。また、引用発明１の「ｐ型ＭＯＳＦＥＴ１３とｎ型ＭＯＳＦＥＴ１４とを直列接続して構成されたインバータ４ｂ」は、本願発明の「１つのｎチャネルトランジスタと１つのｐチャネルトランジスタで構成された…第２インバータ」に相当する。
　引用発明１の「インバータ４ａと、…インバータ４ｂとを、一方を反転して並列接続する」は、本願発明の「前記第１及び第２インバータの出力と入力を互いに接続される」に相当する。
　そうすると、引用発明１の「前記データ保持回路４は、ｐ型ＭＯＳＦＥＴ１１とｎ型ＭＯＳＦＥＴ１２とを直列接続して構成されたインバータ４ａと、ｐ型ＭＯＳＦＥＴ１３とｎ型ＭＯＳＦＥＴ１４とを直列接続して構成されたインバータ４ｂとを、一方を反転して並列接続することによって構成され」は、本願発明の「前記スタティック・メモリは、１つのｎチャネルトランジスタと１つのｐチャネルトランジスタで構成された第１及び第２インバータを具備し、前記第１及び第２インバータの出力と入力を互いに接続されることによって構成され」に相当する。
　
（３）引用発明１の「表示データを記憶保持する」及び「記憶保持していた前記表示データをリセットする」は、それぞれ、本願発明の「記憶状態をセットする」及び「リセットする」に相当する。
　引用発明１の「ＭＯＳＦＥＴで形成される第一の画素スイッチング素子３」及び「ＭＯＳＦＥＴで形成される第二の画素スイッチング素子３１」は、それぞれ、本願発明の「第１トランジスタ」及び「第２トランジスタ」に相当する。
　そうすると、引用発明１の「前記データ線１が供給する表示データを、その表示データを記憶保持する前記データ保持回路４に供給する、ＭＯＳＦＥＴで形成される第一の画素スイッチング素子３と、前記データ保持回路４が記憶保持していた前記表示データをリセットする、ＭＯＳＦＥＴで形成される第二の画素スイッチング素子３１とを備え」は、本願発明の「前記スタティック・メモリの記憶状態をセットするための第１トランジスタと、リセットするための第２トランジスタとを具備し」に相当する。
　
（４）引用発明１の「ドレイン」、「ソース」及び「ゲート」は、それぞれ、本願発明の「ドレイン電極」、「ソース電極」及び「ゲート電極」に相当する。
　そうすると、引用発明１の「前記第一の画素スイッチング素子３のドレインは、前記インバータ４ａの入力部に接続され」及び「前記第二の画素スイッチング素子３１のドレインは、前記インバータ４ｂの入力部に接続され」は、それぞれ、本願発明の「前記第１トランジスタのドレイン電極は前記スタティック・メモリの記憶状態を構成する前記第１インバータの入力部に接続され」及び「前記第２トランジスタのドレイン電極は前記スタティック・メモリの記憶状態を構成する前記第２インバータの入力部に接続され」に相当する。
　また、引用発明１の「前記第一の画素スイッチング素子３のソースは、前記データ線１に接続され」は、本願発明の「前記第１トランジスタのソース電極は前記データ線のいずれか１本に接続され」に相当する。
　さらに、引用発明１の「前記走査線２と平行な方向に配置された複数の前記単位画素駆動回路に含まれる前記第一の画素スイッチング素子３のゲートは、前記複数の走査線２のいずれか１本に接続され」は、本願発明の「前記ゲート線と平行方向に一列に配置された複数の前記画素回路に含まれる前記第１トランジスタのゲート電極は複数の前記ゲート線のいずれか１本のゲート線に接続され」に相当する。
　
（５）以上のことをまとめると、本願発明と引用発明１とは、
　
「基板上にマトリクス状に配置され、それぞれ少なくとも１つのスタティック・メモリを具備する複数の画素回路を含み、
　前記画素回路は、前記複数の画素回路へ画像信号を伝えるためのデータ線と、前記データ線と交差し、前記複数の画素回路へ走査パルスを伝えるための複数のゲート線と、前記複数のゲート線に走査パルスを順次供給する走査回路を具備する画像表示装置であって、
　前記スタティック・メモリは、１つのｎチャネルトランジスタと１つのｐチャネルトランジスタで構成された第１及び第２インバータを具備し、前記第１及び第２インバータの出力と入力を互いに接続されることによって構成され、
　前記スタティック・メモリの記憶状態をセットするための第１トランジスタと、リセットするための第２トランジスタとを具備し、
　前記第１トランジスタのドレイン電極は前記スタティック・メモリの記憶状態を構成する前記第１インバータの入力部に接続され、
　前記第２トランジスタのドレイン電極は前記スタティック・メモリの記憶状態を構成する前記第２インバータの入力部に接続され、
　前記第１トランジスタのソース電極は前記データ線のいずれか１本に接続され、
　前記ゲート線と平行方向に一列に配置された複数の前記画素回路に含まれる前記第１トランジスタのゲート電極は複数の前記ゲート線のいずれか１本のゲート線に接続される
　画像表示装置。」
　
である点で一致し、以下の点で相違する。
　
（相違点）
　本願発明では、「前記一列に配置された複数の前記画素回路に対して隣接して一列に配列された複数の前記画素回路に含まれる前記第２トランジスタのゲート電極は前記１本のゲート線に接続される」のに対し、引用発明１では、「前記複数の走査線２と平行に設置され、前記複数の単位画素駆動回路にリセットパルス信号を供給する複数のリセット線１０」が設けられて、「前記走査線２と平行な方向に配置された複数の前記単位画素駆動回路に含まれる前記第二の画素スイッチング素子３１のゲートは、前記複数の走査線２の前記いずれか１本に平行に設置されたリセット線１０に接続される」とともに、「走査ドライバー２３」が「前記複数の走査線２のそれぞれに走査パルス信号を供給する直前に、その走査線２に平行に設置されたリセット線１０にリセットパルス信号を供給する」点。
　
６．判断
（１）引用発明１と技術事項２とを対比すると、以下のとおりである。
　引用発明１の「アクティブマトリックス型液晶装置」は、技術事項２の「電気光学パネル」に相当する。
　引用発明１は、「前記データ線１が供給する表示データを、その表示データを記憶保持する前記データ保持回路４に供給する、ＭＯＳＦＥＴで形成される第一の画素スイッチング素子３」を備えている。そして、「データ保持回路４」に記憶保持された「表示データ」は、「画素電極５」に供給される（上記４．（１）ア．（ア）、段落００３０）のであるから、「第一の画素スイッチング素子３」は、「表示データ」を「画素電極５」に書き込むことになる。したがって、引用発明１の「第一の画素スイッチング素子３」は、技術事項２の「書込手段の第１スイッチング素子」に相当する。
　引用発明１は、「前記データ保持回路４が記憶保持していた前記表示データをリセットする、ＭＯＳＦＥＴで形成される第二の画素スイッチング素子３１」を備えている。「データ保持回路４」の出力は、「画素電極５」に供給される（同）のであるから、「第二の画素スイッチング素子３１」は、「画素電極５」の電圧をリセットすることになる。したがって、引用発明１の「第二の画素スイッチング素子３１」は、技術事項２の「リセット手段の第２スイッチング素子」に相当する。
　引用発明１の「第一の画素スイッチング素子３のゲート」が「複数の走査線２のいずれか１本に接続され」ることは、技術事項２の「書込手段の第１スイッチング素子を走査線で制御」することに相当する。
　引用発明１が「複数の走査線２に走査パルス信号を順次供給するとともに、前記複数の走査線２のそれぞれに走査パルス信号を供給する直前に、その走査線２に平行に設置されたリセット線１０にリセットパルス信号を供給する走査ドライバー２３」を備えるとともに、引用発明１の「第二の画素スイッチング素子３１のゲート」が「リセット線１０に接続される」ことは、技術事項２の「リセット手段の第２スイッチング素子を制御して画素容量の電圧をリセットした後、書込手段の第１スイッチング素子を走査線で制御してデータ信号を画素容量に書き込む際に、リセット手段の第２スイッチング素子を、…その走査線とは別に設けられたリセット線で制御」することに相当する。
　
（２）以上のことをまとめると、引用発明１は、技術事項２の「データ信号を画素容量に書き込む書込手段と画素容量の電圧をリセットするリセット手段とを備えた電気光学パネルにおいて、リセット手段の第２スイッチング素子を制御して画素容量の電圧をリセットした後、書込手段の第１スイッチング素子を走査線で制御してデータ信号を画素容量に書き込む際に、リセット手段の第２スイッチング素子を、…その走査線とは別に設けられたリセット線で制御」するものに相当する。
　
（３）引用発明１は、技術事項２の「リセット手段の第２スイッチング素子を、…その走査線とは別に設けられたリセット線で制御」するものに相当するのであるから、それを、同じ技術事項２の「その走査線に隣接する走査線で制御」するものに変更すれば、走査線とは別にリセット線を設ける必要がないという利点があることは、当業者にとって明らかである。
　そうすると、引用発明１の「第二の画素スイッチング素子３１」（技術事項２の「第２スイッチング素子」に相当する。）の制御を、「リセット線１０」（同じく「リセット線」に相当する。）ではなく、「第一の画素スイッチング素子３のゲートに接続された走査線２に隣接する別の走査線２」（同じく「その走査線に隣接する走査線」に相当する。）で行うようにすることは、技術事項２の「リセット手段の第２スイッチング素子を制御して画素容量の電圧をリセットした後、書込手段の第１スイッチング素子を走査線で制御してデータ信号を画素容量に書き込む際に、リセット手段の第２スイッチング素子を、その走査線に隣接する走査線で制御しても、その走査線とは別に設けられたリセット線で制御しても、画素容量の電圧を同じようにリセットすることができる」という知見に従って、当業者が容易に思い付くことである。
　
（４）相違点に係る、本願発明の「前記一列に配置された複数の前記画素回路に対して隣接して一列に配列された複数の前記画素回路に含まれる前記第２トランジスタのゲート電極は前記１本のゲート線に接続される」という構成は、「１本のゲート線」に、ある行の「第１トランジスタのゲート電極」及びその行に隣接する行の「第２トランジスタのゲート電極」が接続されることを意味する。これは、言い換えれば、ある行の「第１トランジスタのゲート電極」はその行の「ゲート線」に、その行の「第２トランジスタのゲート電極」は隣の行の「ゲート線」に、それぞれ接続されるということである。
　したがって、相違点に係る本願発明の上記構成は、引用発明１の「第二の画素スイッチング素子３１」（本願発明の「第２トランジスタ」に相当する。）の制御を、「リセット線１０」ではなく、「第一の画素スイッチング素子３のゲートに接続された走査線２に隣接する別の走査線２」（同じく「第１トランジスタのゲート電極が接続されたゲート線に隣接する別のゲート線」に相当する。）で行うようにしたことの単なる結果にすぎない。
　また、「走査ドライバー２３」が、「前記複数の走査線２のそれぞれに走査パルス信号を供給する直前に、その走査線２に平行に設置されたリセット線１０にリセットパルス信号を供給する」ものから、単に「前記複数のゲート線に走査パルスを順次供給する」ものになることも、同様である。
　
７．請求人の主張について
　請求人は、「本願発明は上記構成を有し、特に、（１）スタティック・メモリが第１インバータと第２インバータで構成されること、（２）記憶状態をセットするための第１トランジスタが第１インバータの入力に接続され、記憶状態をリセットするための第２トランジスタが第２インバータの入力に接続されること、（３）第１トランジスタと第２トランジスタのゲート電極は、それぞれ異なるゲート線に接続されること、が特徴です。」（審判請求書３−１．）と述べた上で、「しかしながら、本願発明の特徴である上記（２）に関しては何ら教示も示唆もありません。上記（２）の構成は、上記（１）と（３）との接続関係を規定するものであり、上記（１）と（３）の構成だけでは、本願発明の上記効果を奏することはできません。従って、本願発明の上記（２）の特徴に関し何ら記載のない各引用文献から本願発明を想到することは極めて困難であると思料致します。」（同３−３．）と主張している。
　しかし、上記５．（４）で述べたとおり、引用発明１の「前記第一の画素スイッチング素子３のドレインは、前記インバータ４ａの入力部に接続され」及び「前記第二の画素スイッチング素子３１のドレインは、前記インバータ４ｂの入力部に接続され」は、それぞれ、本願発明の「前記第１トランジスタのドレイン電極は前記スタティック・メモリの記憶状態を構成する前記第１インバータの入力部に接続され」及び「前記第２トランジスタのドレイン電極は前記スタティック・メモリの記憶状態を構成する前記第２インバータの入力部に接続され」に相当する。すなわち、上記（２）の構成は、刊行物１に記載されている。
　請求人の主張は、採用することができない。
　
８．むすび
　以上に検討したとおり、本願発明は、刊行物１に記載された発明（引用発明１）と刊行物２に記載された技術事項（技術事項２）とに基づき、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、他の請求項に係る発明について審理するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。