【事件の表示】
　特願２００７−５２７７３５「ワイヤ遷移を検出し支援する回路および方法」拒絶査定不服審判事件〔平成１７年１２月２２日国際公開、ＷＯ２００５／１２２４０２、平成２０年　１月２４日国内公表、特表２００８−５０２２８７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯 
　本願は、２００５年６月８日（パリ条約による優先権主張外国庁受理２００４年６月８日、２００４年６月２８日、米国）を国際出願日とする出願であって、平成１９年６月１２日付けで手続補正され、平成２２年６月２２日付けで拒絶理由が通知され、同年９月２２日付けで手続補正がされたが、平成２３年３月３１日付けで拒絶査定がなされ、これに対し、同年８月２日に拒絶査定不服の審判が請求されるとともに、同日付けで手続補正がされたものである。 
 　 
第２　補正却下の決定 
［補正却下の決定の結論］
　平成２３年８月２日付けの手続補正を却下する。 
　
［理由］ 
１．本願発明と補正後の発明 
　上記手続補正（以下、「本件補正」という。）は本件補正前の平成２２年９月２２日付け手続補正書の特許請求の範囲の請求項１に記載された 
　
　「ワイヤ上の信号遷移を支援する回路であって、
　第１の複数のスタックドインバータを有する第１のディレイチェーンを有し、前記ワイヤに結合され、前記ワイヤ上の信号の立ち上がり遷移に応答して、第１のトランジスタをターンオンさせ、その後、第１の一定期間後にターンオフさせるよう動作する第１の回路であって、前記第１のトランジスタが、前記回路の出力を高状態に駆動するよう動作して、前記立ち上がり遷移を支援する、第１の回路と、
　第２の複数のスタックドインバータを有する第２のディレイチェーンを有し、前記ワイヤに結合され、前記ワイヤ上の信号の立ち下がり遷移に応答して、第２のトランジスタをターンオンさせ、その後、第２の一定期間後にターンオフさせるよう動作する第２の回路であって、前記第２のトランジスタが、前記出力を低状態に駆動するよう動作して、前記立ち下がり遷移を支援する、第２の回路と、
　前記ワイヤに結合され、前記立ち上がり遷移から前記第１トランジスタターンオフ後の前記立ち下がり遷移まで前記出力における前記高状態を維持するよう動作し、前記立ち下がり遷移から前記第２トランジスタターンオフ後の次の立ち上がり遷移まで前記低状態を維持するよう動作する、第３の回路と、
　を備える、回路。」
 　
という発明（以下、「本願発明」という。）を、 
　
　「ワイヤ上の信号遷移を支援する回路であって、
　第１の複数のスタックドインバータを有する第１のディレイチェーンを有し、前記ワイヤに結合され、前記ワイヤ上の信号の立ち上がり遷移に応答して、第１のトランジスタをターンオンさせ、その後、第１の一定期間後にターンオフさせるよう動作する第１の回路であって、前記第１のトランジスタが、前記回路の出力を高状態に駆動するよう動作して、前記立ち上がり遷移を支援する、第１の回路と、
　第２の複数のスタックドインバータを有する第２のディレイチェーンを有し、前記ワイヤに結合され、前記ワイヤ上の信号の立ち下がり遷移に応答して、第２のトランジスタをターンオンさせ、その後、第２の一定期間後にターンオフさせるよう動作する第２の回路であって、前記第２のトランジスタが、前記出力を低状態に駆動するよう動作して、前記立ち下がり遷移を支援する、第２の回路と、
　前記ワイヤに結合され、前記立ち上がり遷移から前記第１トランジスタターンオフ後の前記立ち下がり遷移まで前記出力における前記高状態を維持するよう動作し、前記立ち下がり遷移から前記第２トランジスタターンオフ後の次の立ち上がり遷移まで前記低状態を維持するよう動作する、第３の回路と、
　を備え、
　各スタックドインバータは、複数のｎ型素子及び複数のｐ型素子を有し、前記ｎ型素子のゲート及び前記ｐ型素子のゲートは当該スタックドインバータの入力を形成するよう結合される、回路。」
　
という発明（以下、「補正後の発明」という。）に変更することを含むものである。 
　
２．新規事項の有無、補正の目的要件について 
　本件補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内において、補正前の特許請求の範囲の請求項１に記載された、「スタックドインバータ」に関し、「各スタックドインバータは、複数のｎ型素子及び複数のｐ型素子を有し、前記ｎ型素子のゲート及び前記ｐ型素子のゲートは当該スタックドインバータの入力を形成するよう結合される」と限定して、特許請求の範囲を減縮するものであるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（新規事項）及び特許法第１７条の２第４項第２号（補正の目的）の規定に適合している。 
　
３．独立特許要件について 
　本件補正は特許請求の範囲の減縮を目的とするものであるから、上記補正後の発明が特許出願の際独立して特許を受けることができるものであるのかどうかについて以下に検討する。 
　
（１）補正後の発明 
　上記「１．本願発明と補正後の発明」の項で補正後の発明として認定したとおりである。 
　
（２）引用発明 
　原審の拒絶理由に引用された特開２００４−２３７８８号公報（以下、「引用例」という。）には、図面とともに以下の事項が記載されている。 
　
イ．「【０００１】
【発明の属する技術分野】
本発明は，集積回路内の「ロングワイヤ（ｌｏｎｇ　ｗｉｒｅ）」に沿ってデータ信号を分配するシステムおよび方法に関する。」（３頁） 
　
ロ．「【００１６】
【発明の実施の形態】
本発明は、ロングワイヤにおけるデータ信号の伝播を円滑に実行するために集積回路内で使用するコンプリメントリセットバッファに関するものである。従来の集積回路技術では、ロングワイヤを伝播するデータ信号は、通常、ファンアウト、抵抗、静電容量および電力問題によって劣化し、データ信号の立ち上がりおよび立ち下がりエッジの遷移時間が大きくなる。遷移時間が大きくなると、システムは、データ信号を完全に遷移させて有効なデータを処理できるように低クロック速度で動作しなければならない。従来の集積回路技術では、１ｍｍを上回る長さのワイヤは「長い（ロング）」と見なされており、これは特に高クロック速度で動作するシステムにおいて顕著である。データの完全性を保持し且つ受容可能な遷移時間を維持するために、しばしば、データ信号を増幅すると共に高速の遷移時間を維持するべくバッファ（または、リピータ）がロングワイヤに沿って一定の間隔で配置される。
【００１７】
図１は、本発明の一実施例１００の概略ブロック図を示している。バッファ１００は、通常、入力１１２からパルスを生成するパルス段１１０と、これらのパルスを使用して入力１１２に対応する出力１１７を生成する出力段１１５とを含む。パルス段１１０は、２つの別個の回路に分割することもできる。第１回路は、入力１１２の立ち上がりエッジに反応し、出力１１７において遷移をトリガするべく出力段１１５に対して立ち上がりエッジパルスを出力するように構成されている。この立ち上がりエッジパルスは、入力１１２に立ち下がりエッジが出現する前に終了する。そして、第２回路は、入力１１２の立ち下がりエッジに反応し、出力１１７において遷移をトリガするべく出力段１１５に対して立ち下がりエッジパルスを出力するように構成されている。この第２回路は、入力１１２に立ち上がりエッジが出現する前に立ち下がりエッジパルスを終了させる。
【００１８】
以下の説明においては、「コンプリメント（ｃｏｍｐｌｅｍｅｎｔ：相補）」という用語を使用してこれら第１および第２回路、並びに立ち上がりおよび立ち下がりエッジを区別することにする。この「コンプリメント」という用語は、特定の論理値を示すものではなく、単にバッファ１００内の２つの回路の動作を説明するのに便利な方法を提供するものに過ぎない。
【００１９】
第１回路は、立ち上がりエッジパルス生成器１２０、立ち上がりエッジパルスループ生成器１２２、立ち上がりエッジループ保持器１３５、および、立ち上がりエッジパルスリセット１２５を含む。さらに、第１回路は、リセット生成器１３０からリセット信号を受信する。
【００２０】
第１回路は、動作の際、第１入力１１８で入力１１２のデータを受信し、立ち上がりエッジを検出すると、立ち上がりエッジパルスを出力して出力段１１５を駆動する。クローバ電流およびその他の従来のバッファに伴う問題点を回避するべく、立ち上がりエッジパルスは、入力１１２に立ち下がりエッジが検出される（この時点で第２回路が動作する）前に終了しなければならない。第１回路では、立ち上がりエッジパルスを遮断するために、立ち上がりエッジパルスループ生成器１２２および立ち上がりエッジループ保持器回路１３５を介して、立ち上がりエッジパルス生成器１２０の第２入力１３７に立ち上がりエッジパルスをループバックしている。生成器１２０は、このループバックされたパルスを受信すると、立ち上がりエッジパルスの出力を停止する。立ち上がりエッジパルスループ生成器１２２は、立ち上がりエッジパルスの幅を設定するべく、立ち上がりエッジパルスを受信して該パルスを生成器１２０にループバックする前に遅延させるように構成されている。
【００２１】
このパルスループを使用することにより、従来のインバータに基づいたパルス生成器と比べて利点が提供される。前述のように、インバータに基づいたパルス生成器は、低速の遷移時間を有するデータに対して十分に応答することができない。これは、主として、インバータに基づいたパルス生成器の場合、遮断信号が入力から生成されており、遮断信号がパルスの生成が完了する前に生成器に到達してしまうという事実によるものである。しかしながら、本発明の場合には、有利なことに、遮断信号（すなわち、ループされたパルス）はパルス生成器１２０の出力から生成されており、低速の遷移時間に反応するのに十分な時間を生成器１２０が確保できるようになっている。さらに、生成器と、入力に結び付いたインバータの両方を有するインバータに基づいたパルス生成器と比べ、第１回路が入力１１２上に有する能動デバイスは１つだけである。第１回路は、入力１１２上の構成要素数を減らすことにより、通常、インバータに基づいたパルス生成器に伴うファンアウト（ｆａｎ−ｏｕｔ）および雑音問題を回避しているのである。
【００２２】
パルスループの使用は、広範囲の遷移時間を有する様々な信号の受信に有利であるが、データ入力１１２が高レベル（Ｈｉｇｈ）の際に生成器１２０が発振しないように注意しなければならない。立ち上がりエッジループ保持器回路１３５の機能は、ワンショットパルス生成器を効果的に実現することである。この機能は、最初の遅延パルスがループ保持器回路１３５を通過した後にパルスループを切断することによって実行される。この後、ループ保持器回路１３５は、さらなるパルスを出力しないよう生成器１２０を維持する値に生成器１２０の第２入力１３７を保持する。通常、入力１１２に到来する全ての立ち上がりエッジに反応する第１回路を有することが好ましい。従って、立ち上がりエッジパルスリセット１２５は、リセット生成器１３０からリセット信号を受信するように構成されており、このリセット信号は、立ち上がりエッジパルスリセット１２５をトリガして立ち上がりエッジループ保持器回路１３５を解除し、データ入力１１２の後続の立ち上がりエッジに反応できるようにする値を生成器１２０の第２入力１３７に出力させる。
【００２３】
通常、バッファは、入力１１２のデータ内のそれぞれの立ち上がりまたは立ち下がりエッジに一度だけ反応するように構成されている。従って、リセット生成器１３０は、立ち下がりエッジ（すなわち、立ち上がりエッジのコンプリメント）を待った後に、立ち上がりエッジパルスリセット１２５用のリセット信号を生成するように構成されている。リセット生成器１３０は、有利なことに、入力１１２上のコンプリメントを使用し、データ入力が論理「０」の状態になるまで立ち上がりエッジパルス生成器１２０がリセットされないようにしている。本発明は、コンプリメントを使用してリセットをトリガすることにより、リセットを実装するための外部制御やクロック信号を不要にしている。さらに、この場合、データ自体がそれぞれの遷移においてバッファを効果的にリセットするため、このバッファは、データのどのような稼動速度においても動作可能である。さらに、この回路の有効電力は、データの動きがゼロになるとゼロになり、これは、電力の制約が伴うアプリケーションに有利である。
【００２４】
第２回路は、第１回路のコンプリメントとして機能するものであり、入力１１２の立ち下がりエッジに反応するように構成されている。この第２回路の全般的な動作と構造は、第１回路の動作および構造に類似している。第２回路は、第１入力１４２で入力１１２を受信し、入力１１２上で検出された立ち下がりエッジに応答して、出力段１１５と立ち下がりエッジパルスループ生成器１４５に対して立ち下がりエッジパルスを出力する立ち下がりエッジパルス生成器１４０を含んでいる。立ち下がりエッジパルスループ生成器１４５は、立ち下がりエッジパルスを遅延させ、立ち下がりエッジループ保持器回路１５５に遅延した立ち下がりエッジパルスを出力する。そして、立ち下がりエッジループ保持器回路１５５は、遅延した立ち下がりエッジパルスを立ち下がりエッジパルス生成器１４０の第２入力１５７に送信することによってループを完成させる。立ち下がりエッジループ保持器回路１５５が、遅延した立ち下がりエッジパルスによってトリガされ、立ち下がりエッジパルス生成器１４０におけるさらなるパルスの生成を効果的に遮断する。立ち下がりエッジパルスリセット１５０は、リセット生成器１３０からリセット信号を受信し、入力１１２で検出された後続の立ち下がりエッジに生成器１４０が応答できるよう、立ち下がりエッジループ保持器回路１５５と立ち下がりエッジパルス生成器１４０をリセットする。リセット生成器１３０は、第２回路のデータコンプリメント（すなわち、入力１１２上の論理「１」）の持続時間内に、リセット信号を立ち下がりエッジパルスリセット１５０に供給する。」（６〜８頁）
　
ハ．「【００２５】
図２は、本発明によるバッファ２００の概略図を示している。このバッファ２００は、図１のバッファ１００をそれぞれの要素の具体的な構造によって示したものである。この図２には、後で図１３を参照して説明する際の検討対象となる回路内の箇所を示す参照符号「Ａ」〜「Ｅ」および「Ｂ’」〜「Ｄ’」が含まれている。さらに、図２内の構成要素には、「Ｓ」、「Ｎ」または「Ｐ」という標識も付加されている。「Ｓ」という標識が付加されたインバータは「小さな」インバータを示しており、これらは低速であって多くの電力やバッファ２００内のスペースを消費しないものである。そして、「Ｎ」という標識が付加されたデバイスは、信号内の立ち上がりエッジに迅速に反応するように適合されたデバイスを示している。通常、これらのデバイスの立ち下がりエッジに対する反応は低速である。逆に、「Ｐ」という標識が付加されたデバイスは、信号内の立ち下がりエッジに迅速に反応するべく適合されており、立ち上がりエッジに対する反応は迅速ではない。
【００２６】
この実施例においては、立ち上がりエッジパルス生成器１２０は、「Ｎ」適合されたＮＡＮＤゲート２０５を含んでいる。前述のように、ＮＡＮＤゲート２０５は、データ入力１１２内の立ち上がりエッジに迅速に反応するように適合されている。ＮＡＮＤゲート２０５は、第１入力１１８と第２入力１３７を有している。第１入力１１８は、入力１１２からデータを受信し、第２入力１３７は、最終的に立ち上がりエッジループ保持器回路１３５からループされたパルスを受信する。
【００２７】
立ち上がりエッジパルスループ生成器１２２は、パルスを受信するべくＮＡＮＤゲート２０５の出力に接続されると共にＮＦＥＴトランジスタ２１５のゲートにも接続された「小さな（ｓｍａｌｌ）」インバータ２１０を含んでいる。ＮＦＥＴ２１５は、ドレインが集積回路の接地面に接続されており、ソースは立ち上がりエッジループ保持器回路１３５とＮＡＮＤゲート２０５の第２入力１３７に接続されている。この実施例において、ループ生成器１２２は、まず小さなインバータ２１０でパルスを反転および遅延させた後、該パルスをＮＦＥＴ２１５によって再度反転および遅延させる。この回路を慎重に検討した結果、完全なインバータの代わりにＮＦＥＴ２１５のみを使用することにより、ＮＡＮＤゲート２０５からの出力が論理「１」のとき、常にパルスループが切断されることが判明した。すなわち、ＮＡＮＤゲート２０５が立ち上がりエッジを検出して論理「０」を生成すると、ループバックしてＮＡＮＤゲート２０５の第２入力１３７に論理「０」が入力され、この結果「オフ」になって論理「１」が生成される。そして、この論理「１」が、ＮＦＥＴ２１５をターンオフすることによってループが切断される。ここで、立ち上がりエッジパルスリセット１２５がオン状態でなければ、ＮＡＮＤゲート２０５の第２入力１３７は不確定レベルで浮遊することになる。
【００２８】
ループが切断された際にＮＡＮＤゲート２０５の第２入力１３７を論理「０」に維持するべく、立ち上がりエッジループ保持器回路１３５が提供される。この立ち上がりエッジループ保持器回路１３５は、入力がＮＦＥＴ２１５のソースに接続され出力がＮＦＥＴトランジスタ２２５のゲートに接続された「小さな」インバータ２２０を含む。ＮＦＥＴ２２５のドレインは接地されており、ソースはインバータ２２０の入力に再度接続されると共にＮＡＮＤゲート２０５の第２入力１３７にも接続されている。論理「０」がパルスループ生成器１２２内のＮＦＥＴ２１５のソース上で（立ち上がりエッジを検出したＮＡＮＤゲート２０５に応答して）アサートされると、保持器回路１３５はターンオンし、リセットされるまでＮＡＮＤゲート２０５の第２入力１３７上に論理「０」を維持する。保持器回路１３５は、通常、システム内のその他の構成要素（すなわち、パルスリセット１２５）によってオーバードライブされるように「弱い（ｗｅａｋ）」構成要素を有している。
【００２９】
立ち上がりエッジパルスリセット１２５の機能は、次の立ち上がりエッジ用に第１回路をリセットするべく保持器インバータ２２０の入力に論理「１」をアサートすることである。論理「１」をアサートすることにより、保持器回路がオーバードライブされてターンオフし、ＮＡＮＤゲート２０５の第２入力１３７がパルスリセット１２５の制御下に残される。パルスリセット１２５は、ソースが論理「１」に接続されドレインがインバータ２２０の入力とＮＡＮＤゲート２０５の第２入力１３７に接続されたＰＦＥＴトランジスタ２３０を有している。このＰＦＥＴ２３０のゲートはリセット生成器１３０の出力に接続されており、ＰＦＥＴ２３０はリセット生成器１３０から論理「０」を受信した場合にターンオンする。この論理「０」のリセット信号は、データ入力１１２におけるコンプリメントの立ち下がりエッジ状態に対応している。前述のように、パルスリセット１２５は、立ち下がりエッジの後であり且つ次の立ち上がりエッジがＮＦＥＴ２１５をオン状態にする前の第２回路がオン状態にある場合に、ＮＡＮＤゲート２０５上に論理「１」をアサートする。
【００３０】
リセット生成器１３０は２つの小さなインバータ２３５、２４０を有しており、これらのインバータは直列接続され、インバータ２３５がデータ入力１１２から入力を受信してインバータ２４０の入力に反転信号を供給し、インバータ２４０が再反転信号を立ち上がりエッジパルスリセット１２５および立ち下がりエッジパルスリセット１５０に供給するようになっている。従って、この実施例においては、リセット生成器１３０は、パルスリセット１２５、１５０をオン状態およびオフ状態にする入力信号をその経路において遅延させるべく機能している。
【００３１】
なお、過度な遅延とクローバ電流を回避するために、リセット生成器１３０を通過する入力１１２のレイテンシーは、ＮＡＮＤゲート２０５およびインバータ２１０を通過する入力１１２のレイテンシーよりも小さくするべきである。「Ｅ」における持続時間の短いトライステート状態は受容可能であり、漏れの時間は「Ｅ」の電圧を大幅に変化させるほどにはならない。これは、ＤおよびＢが略同時に遷移することを示すタイミング図９００の９３０によって示されている。
【００３２】
第２回路は第１回路と類似の構造になっているが、全てのトランジスタがそれぞれの相補（コンプリメント）になっており（例えば、ＰＦＥＴはＮＦＥＴになっており、この逆も同様）、立ち下がりエッジパルス生成器１４０には２入力ＮＯＲゲート２４５が利用されている。具体的に、この実施例では、ＮＯＲゲート２４５は、データ入力１１２における立ち下がりエッジに迅速に反応するべく「Ｐ」適合されている。このＮＯＲゲート２４５の第１入力１４２は入力１１２からデータを受信し、第２入力１５７は最終的に立ち下がりエッジループ保持器回路１５５からループしたパルスを受信する。
【００３３】
立ち下がりエッジパルスループ生成器１４５は、パルスを受信するべくＮＯＲゲート２４５の出力に接続されると共に、ＰＦＥＴトランジスタ２５５のゲートに接続された「小さな」インバータ２５０を含んでいる。そして、ＰＦＥＴ２５５は、ソースが論理「１」を表す電源に接続され、ドレインは立ち下がりエッジループ保持器回路１５５とＮＯＲゲート２４５の第２入力１５７に出力されている。この実施例において、ループ生成器１４５は、まず、小さなインバータ２５０においてパルスを反転および遅延させた後、該パルスをＰＦＥＴ２５５によって再度反転および遅延させる。この回路を慎重に検討した結果、完全なインバータの代わりにＰＦＥＴ２５５のみを使用することにより、ＮＯＲゲート２４５からの出力が論理「０」のとき、常にパルスループが切断されることが判明した。すなわち、ＮＯＲゲート２４５が立ち下がりエッジを検出して論理「１」を生成すると、ループバックしてＮＯＲゲート２４５の第２入力１５７上に論理「１」が供給され、この結果「オフ」になって、論理「０」が生成される。そして、この論理「０」によってループが切断される。ここで、立ち下がりエッジパルスリセット１５０がオン状態でなければ、ＮＯＲゲート２４５の第２入力１５７は不確定レベルで浮遊することになる。
【００３４】
ループが切断されたとき、ＮＯＲゲート２４５の第２入力１５７を論理「１」に維持するために、立ち下がりエッジループ保持器回路１５５が提供されている。この立ち下がりエッジループ保持器回路１５５は、入力がＰＦＥＴ２５５のドレインに接続され出力がＰＦＥＴトランジスタ２６５のゲートに接続された「小さな」インバータ２６０を含む。ＰＦＥＴ２６５のソースは論理「１」に接続されており、ドレインはインバータ２６０の入力に再度接続されると共にＮＯＲゲート２４５の第２入力１５７にも接続されている。論理「１」がパルスループ生成器１４５内のＰＦＥＴ２５５のドレイン上で（立ち下がりエッジを検出したＮＯＲゲート２４５に応答して）アサートされると、保持器回路１５５がターンオンし、リセットされるまでＮＯＲゲート２４５の第２入力１５７上に論理「１」を維持する。この保持器回路１５５は、通常、システム内のその他の構成要素によってオーバードライブされるよう、「弱い」構成要素を有している。
【００３５】
立ち下がりエッジパルスリセット１５０の機能は、次の立ち下がりエッジ用に第２回路をリセットするべく保持器インバータ２６０の入力に論理「０」をアサートすることである。論理「０」をアサートすることにより、保持器回路１５５はオーバードライブされてターンオフし、ＮＯＲゲート２４５の第２入力１５７がパルスリセット１５０の制御下に残される。パルスリセット１５０は、ドレインが接地されソースがインバータ２６０の入力とＮＯＲゲート２４５の第２入力１５７に接続されたＮＦＥＴトランジスタ２７０を有している。ＮＦＥＴ２７０のゲートはリセット生成器１３０の出力に接続されており、ＮＦＥＴ２７０はリセット生成器１３０から論理「１」を受信した際にターンオンする。この論理「１」のリセット信号は、データ入力１１２における立ち上がりエッジ状態に対応している。前述のように、パルスリセット１５０は、立ち上がりエッジの後であり且つ次の立ち下がりエッジがＰＦＥＴ２７０をオン状態にする前の第１回路がオン状態である場合にのみＮＯＲゲート２４５上に論理「０」をアサートする。
【００３６】
出力段１１５は、ＰＦＥＴトランジスタ２７５、ＮＦＥＴトランジスタ２８０、および、弱い保持器バッファ２８５を含んでいる。ＰＦＥＴ２７５は、ソースが論理「１」に接続されており、ゲートはＮＡＮＤゲート２０５の出力に、そして、ドレインは出力１１７とＮＦＥＴ２８０のソースに接続されている。ＮＦＥＴ２８０は、ゲートが立ち下がりエッジパルスを受信するべくＮＯＲゲート２４５に接続されており、ドレインは接地されている。これらＦＥＴ２７５、２８０は、第１または第２回路がそれぞれオン状態であってパルスを生成した場合にスイッチオンされる。前述のように、両方のＦＥＴ２７５、２８０が同時に「オン」になると、クローバ電流が形成されてバッファの性能と効率が劣化する。これを回避するために、パルスの幅は、それぞれのＦＥＴ２７５、２８０をオン状態にするのに十分な長さを有すると共に、両方のＦＥＴ２７５、２８０が同時にオン状態になるほどには長くない。パルスとそのコンプリメントパルスの間においては、両方のＦＥＴ２７５、２８０がオフ状態であり、出力１１７は駆動されない。トライステート状態を回避するために、入力１１２を低速で出力１１７に転送し、スイッチオンしたＦＥＴ２７５および２８０のいずれかによってオーバードライブされるまでそこで保持するべく、小さなバッファ２８５が提供されている。このバッファ２８５は、理想的には、オン状態のＦＥＴ２７５または２８０がスイッチオフする前に入力１１２の値をアサートする。
【００３７】
従って、出力段１１５の動作は、２段におけるものと見なすことができる。第１段は、ＦＥＴ２７５および２８０に関連するものであり、可能な限り迅速に入力信号１１２を出力１１７に転送するべく構成されており、利得が高く遷移が高速である。前述のように、この第１段は、遷移間ではアイドル状態にならなければならない。そして、弱いバッファ２８５を有する第２段は、第１段から引き継いで、新しい遷移が発生するまで出力１１７上に入力信号１１２を維持する。この結果、このバッファは、ＦＥＴ２７５、２８０がスイッチオフした際にトライステート状態を回避すると共に、迅速な応答と出力１１７における改善された遷移時間を実現することができる。
【００３８】
バッファ２００は、単一入力１１２および単一出力１１７を利用している。このバッファ方式は、レベルイン／レベルアウト（ＬＩＬＯ：Ｌｅｖｅｌ−Ｉｎ−Ｌｅｖｅｌ−Ｏｕｔ）バッファと呼ばれており、略全てのＶＬＳＩ論理回路がこのＬＩＬＯである。ＬＩＬＯの場合、回路間で論理信号を搬送するのに必要なワイヤ数が１つだけである。さらに、ＬＩＬＯでは、最終的に雑音パルスが減衰し最終的に正しいレベルが回路の出力に現れるため、雑音に強い。また、ＬＩＬＯは、論理状態のそれぞれの変化ごとに存在する遷移が１つだけであり、低エネルギーである。このスタイルのバッファは、一般に単一ワイヤのデータ伝送用に使用されている。」（８〜１１頁）
　
ニ．「【００３９】
図１３は、図２のバッファに関連する信号のタイミング図９００を示している。このタイミング図９００には、９つの波形「Ａ」〜「Ｆ」および「Ｂ’」〜「Ｅ’」が示されており、縦軸は電圧を表し、横軸は時間を表している。これらのそれぞれの波形は、図２に示すバッファ内の地点「Ａ」〜「Ｆ」および「Ｂ’」〜「Ｅ’」に存在する信号を表している。具体的には、「Ａ」は入力１１２であり、「Ｆ」は出力１１７であり、「Ｂ」はリセット生成器１３０からのリセット信号であり、「Ｃ」および「Ｃ’」はパルス生成器１２０、１４０からのパルスであり、「Ｄ」および「Ｄ’」はパルスループ生成器１２２、１４５内の小さなインバータ２１０、２５０からの出力であり、「Ｅ」および「Ｅ’」はパルス生成器１２０、１５０の第２入力１３７、１５７である。
【００４０】
図１４は、バッファ２００の動作に関連するプロセスフローであり、以下、図１３と共に説明する。タイミング図９００には、時間軸上の３つの時点９０７（１）、９０７（２）、９０７（３）が示されており、これらはバッファの安定した状態を表している。この安定した状態は、全ての内部遷移が終了し、パルスが停止し、且つ、出力１１７がバッファ２８５によって保持されている場合に発生する。時点９０７（１）において、バッファの出力は、信号「Ｆ」に示されているように論理「０」である。これは、論理「０」である入力信号「Ａ」に対応している。リセット信号「Ｂ」も入力信号「Ａ」を反映しており、立ち上がりエッジパルスリセット１２５をトリガしてＮＡＮＤゲート２０５の第２入力「Ｅ」に論理「１」をアサートする。この結果、入力「Ａ」の立ち上がりエッジ遷移に応答するべくＮＡＮＤゲート２０５の準備が整う。さらに、「Ｃ」は、立ち上がりエッジパルスがオン状態ではないことを示す論理「１」である。立ち上がりエッジパルスは、アクティブロー（ａｃｔｉｖｅ−ｌｏｗ：オン状態−低レベル）であるＰＦＥＴ２７５に供給されるため、アクティブローである。同様に、「Ｃ’」は、アクティブハイ（ａｃｔｉｖｅ−ｈｉｇｈ：オン状態−高レベル）の立ち下がりエッジパルスがオン状態ではないことを示す論理「０」である。「Ｄ」は、「Ｃ」を反転させ、従って、ＮＦＥＴ２１５をターンオフした論理「０」である。同様に、「Ｄ’」は「Ｃ’」を反転させ、ＰＦＥＴ２５５をターンオフさせた論理「１」である。ＮＯＲ２４５の第２入力「Ｅ’」も高レベルに保持されており、ＮＯＲ２４５を効果的にターンオフすることに留意されたい。「Ｅ’」は、立ち下がりエッジループ保持器回路１５５によって高レベルに保持されている。また、「Ｂ」および「Ｄ’」の両方がそれぞれのＦＥＴ２５５および２７０をターンオフしていることにも留意されたい。
【００４１】
「Ａ」における立ち上がりエッジ遷移９１０によって、第１回路のオン状態がトリガされる９４７。前述のように、第１回路は入力１１２における立ち上がりエッジに反応する。遷移９１０により、ＮＡＮＤ２０５は、「Ｃ」に論理「０」を生成する９５２。そして、「Ｃ」は、ＰＦＥＴ２７５がオン状態であり「Ｆ」をプルアップするため、「Ｆ」を高レベルに駆動する９５４。パルスは、小さなインバータ２１０を通過し９５６、論理「１」になってＮＦＥＴ２１５をスイッチオンする。
【００４２】
ＮＡＮＤゲート２０５の第２入力「Ｅ」は、「Ｄ」における遷移に従って低レベルになる。「Ｅ」は、ＮＦＥＴ２１５のレイテンシーによって遅延する。同様に、「Ｅ’」は、リセット生成器１３０が「Ｂ」を高レベルに設定しＮＦＥＴ２７０を切り替えて「Ｅ’」を論理「０」に駆動するため、低レベルになる。この結果、後続の立ち下がりエッジ遷移９２０用にＮＯＲゲート２４５がリセットされる９６２。「Ｅ」が低レベルになると、ＮＡＮＤゲート２０５は、「Ｃ」を再度高レベルに駆動することによってパルスを遮断する。インバータ２１０およびＮＦＥＴ２１５に関連する遅延によって、「Ｃ」のパルス幅が決定されることを認識されたい。「Ｃ」が高レベルに駆動される時点まで、「Ｂ」の信号は、バッファ２８５に伝播して出力「Ｆ」を入力「Ａ」と同一に維持する。この結果、出力「Ｆ」上にトライステート状態を引き起こすことなく、高レベルになった「Ｃ」に応答してＰＦＥＴ２７５がターンオフされる９６０。バッファ２８５があまりに低速の場合には、ＰＦＥＴ２７５がスイッチオフすると９６０、バッファは、新しい入力が伝播するまで以前の立ち下がりエッジ動作の継続として論理「０」をアサートし、この結果、出力「Ｆ」の不適切な遷移が発生する。
【００４３】
「Ｃ」における変化もインバータ２１０に伝播して「Ｄ」を低レベルに駆動し、この結果、ＮＦＥＴ２１５が遮断される。しかしながら、「Ｅ」は、立ち上がりエッジループ保持器回路１３５が論理「０」を維持するために低レベルに維持される。「Ｅ’」は、立ち下がりエッジパルスリセット１５０によって継続的に駆動されなければならない。ここまで動作した時点で、バッファは、第２の安定状態である時点９０７（２）に到達しており、この状態は、立ち下がりエッジ遷移９２０で「Ａ」が低レベルに遷移する９４９まで続く。上述の説明から、立ち下がりエッジパルス信号の生成を開始し９６４、「Ｆ」に低レベルを出力させ９６６、立ち下がりエッジループ生成器１４５によって立ち下がりエッジパルス信号を遅延させ９６８、立ち下がりエッジパルス信号の生成を終了させ９７０、ＮＦＥＴ２８０の出力をターンオフし９７２、立ち上がりエッジパルス生成器をリセットする９７４という、立ち下がりエッジが第２回路をトリガする９４９方法についても認識されるであろう。
【００４４】
なお、保持器回路１３５の構造は、「Ｅ」に論理「０」を維持するだけのものであり、パルスリセット１２５が「Ｅ」を高レベルに駆動すると、完全に遮断されることに留意されたい。同様に、立ち下がりエッジループ保持器回路１５５は、「Ｅ’」を論理「１」に維持するのみであり、立ち下がりエッジパルスリセット１５０が「Ｅ’」を論理「０」に設定すると、遮断される。他の実施例においては、それぞれのＦＥＴ２２５、２６５を小さなインバータに置換することによって両保持器回路１３５、１５５を構築することが可能である。インバータによってＦＥＴを置換することにより、保持器回路が論理「１」または論理「０」を維持することが可能になり、「Ａ」から「Ｂ」への遷移に必要な遅延が縮小する。ただし、この置換の結果、バッファの消費電力とサイズが増大する。」（１１〜１３頁）
　
ホ．「【００４５】
図３は、本発明によるレベルイン／レベルアウトバッファ３００の概略図を示している。このバッファ３００は、図２に示すバッファ２００のトランジスタの詳細を示すものである。ＮＡＮＤゲート２０５およびＮＯＲゲート２４５がＦＥＴの集合として表されている。具体的に、ＮＡＮＤゲート２０５は、ゲートが入力１１２に接続された第１ＮＦＥＴ２０５（３）を有している。ドレインは第２ＮＦＥＴ２０５（４）のソースに接続されており、ソースは第１ＰＦＥＴ２０５（１）のドレインに接続されている。ＮＦＥＴ２０５（３）のソースからは、ＮＡＮＤゲート２０５の出力パルスも供給されている。第２ＮＦＥＴ２０５（４）は、ループ保持器１３５、パルスリセット１２５、および、パルスループ生成器１２２から「Ｅ」をゲートに受信しており、ドレインは接地されている。第１ＰＦＥＴ２０５（１）は、ゲートが「Ｅ」に接続されており、ソースは論理「１」に接続されている。最後に、ＮＡＮＤゲート２０５には、第２ＰＦＥＴ２０５（２）も含まれる。ＰＦＥＴ２０５（２）のソースは論理「１」に接続されており、ドレインはＮＦＥＴ２０５（３）のソースに接続され、ゲートは入力１１２に接続されている。これらの４つのＦＥＴ２０５（１）〜２０５（４）は、従来の方法によって協働しＮＡＮＤ論理機能を提供している。動作シーケンスのため、ＰＦＥＴ２０５（２）は「Ｃ」を高レベルに切り替えない。この代わりに、「Ｃ」は、ＰＦＥＴ２０５（１）によって高レベルに切り替えられる。ＰＦＥＴ２０５（２）は、入力１１２に雑音余裕を提供するものであり、ＮＦＥＴ２０５（３）、２０５（４）の組み合わせに対するＰＦＥＴ２０５（２）の比率によってスイッチングのしきい値、従ってＮＡＮＤ２０５の雑音余裕が設定される。他の実施例においては、ＰＦＥＴ２０５（２）を省略することも可能である。この結果、「Ａ」から「Ｃ」への遅延が改善されるが、入力１１２の雑音余裕は低下する。
【００４６】
同様に、ＮＯＲゲート２４５は、ゲートが入力１１２に接続された第１ＰＦＥＴ２４５（２）を有している。ソースは第２ＰＦＥＴ２４５（１）のドレインに接続されており、ドレインは第１ＮＦＥＴ２４５（３）のソースに接続されている。ＰＦＥＴ２４５（２）のドレインからは、ＮＯＲゲート２４５の出力パルスも供給されている。第２ＰＦＥＴ２４５（１）は、ループ保持器１５５、パルスリセット１５０、および、パルスループ生成器１４５から「Ｅ’」をゲートに受信しており、ソースは論理「１」を表す電源に接続されている。第１ＮＦＥＴ２４５（３）は、ゲートが「Ｅ’」に接続されており、ドレインは接地に接続されている。最後に、ＮＯＲゲート２４５には、第２ＮＦＥＴ２０５（４）も含まれる。ＰＦＥＴ２０５（２）のドレインは接地されており、ソースはＰＦＥＴ２４５（１）のドレインに接続され、ゲートは入力１１２に接続されている。これらの４つのＦＥＴ２４５（１）〜２４５（４）は、従来の方法によって協働しＮＯＲ論理機能を提供している。動作シーケンスのため、ＮＦＥＴ２４５（４）は「Ｃ」を高レベルに切り替えない。この代わりに、これはＮＦＥＴ２４５（３）によって行われる。ＮＦＥＴ２４５（４）は、入力１１２に雑音余裕を提供するものであり、ＰＦＥＴ２４５（１）、２４５（２）の組み合わせに対するＮＦＥＴ２４５（４）の比率によってスイッチングのしきい値、従って、ＮＯＲ２４５の雑音余裕が設定される。他の実施例においては、ＮＦＥＴ２４５（４）を省略することも可能である。この結果、「Ａ」から「Ｃ’」への遅延が改善されるが、入力１１２の雑音余裕は低下する。
【００４７】
バッファ３００には、立ち上がりエッジパルスループ経路内に２つのさらなる小さなインバータ２１０（１）、２１０（２）が含まれている。これらは、互いに直列に接続され、インバータ２１０の出力とＮＦＥＴ２１５のゲート間に挿入されている。これら２つのインバータ２１０（１）、２１０（２）は、小利得増幅器および遅延デバイスとして機能している。従って、「Ｄ」は、ＮＦＥＴ２１５に到達する前にさらに遅延することになる。ＮＦＥＴ２１５は、インバータ２１０（２）の改善された遷移時間によって高速の遷移を有するようになるが、全体としての効果は、ＮＦＥＴ２１５の遷移時間を遅延させることにある。この結果、ＰＦＥＴ２７５によって出力１１７に印加されるパルス幅が大きくなる。同様に２つのさらなるインバータ２５０（１）および２５０（２）が同じようにインバータ２５０とＰＦＥＴ２５５間の立ち下がりエッジパルスループラインに挿入されている。これらループにおけるパルス幅の拡大により、入力１１２の低速の遷移時間と個別トランジスタのパラメータの大きなプロセス変動に対する安定した回路の動作が可能となる。」（１３〜１４頁）
　
　上記引用例の記載及び図面並びにこの分野における技術常識を考慮すると、上記ホ．の【００４５】における「図３は、本発明によるレベルイン／レベルアウトバッファ３００の概略図を示している。このバッファ３００は、図２に示すバッファ２００のトランジスタの詳細を示すものである。ＮＡＮＤゲート２０５およびＮＯＲゲート２４５がＦＥＴの集合として表されている。具体的に、ＮＡＮＤゲート２０５は、ゲートが入力１１２に接続された第１ＮＦＥＴ２０５（３）を有している。ドレインは第２ＮＦＥＴ２０５（４）のソースに接続されており、ソースは第１ＰＦＥＴ２０５（１）のドレインに接続されている。ＮＦＥＴ２０５（３）のソースからは、ＮＡＮＤゲート２０５の出力パルスも供給されている。第２ＮＦＥＴ２０５（４）は、ループ保持器１３５、パルスリセット１２５、および、パルスループ生成器１２２から「Ｅ」をゲートに受信しており、ドレインは接地されている。」、上記ニ．の【００４１】における「「Ａ」における立ち上がりエッジ遷移９１０によって、第１回路のオン状態がトリガされる９４７。前述のように、第１回路は入力１１２における立ち上がりエッジに反応する。遷移９１０により、ＮＡＮＤ２０５は、「Ｃ」に論理「０」を生成する９５２。そして、「Ｃ」は、ＰＦＥＴ２７５がオン状態であり「Ｆ」をプルアップするため、「Ｆ」を高レベルに駆動する９５４。パルスは、小さなインバータ２１０を通過し９５６、論理「１」になってＮＦＥＴ２１５をスイッチオンする。」、上記ニ．の【００４２】における「ＮＡＮＤゲート２０５の第２入力「Ｅ」は、「Ｄ」における遷移に従って低レベルになる。「Ｅ」は、ＮＦＥＴ２１５のレイテンシーによって遅延する。・・・「Ｅ」が低レベルになると、ＮＡＮＤゲート２０５は、「Ｃ」を再度高レベルに駆動することによってパルスを遮断する。・・・出力「Ｆ」上にトライステート状態を引き起こすことなく、高レベルになった「Ｃ」に応答してＰＦＥＴ２７５がターンオフされる９６０。」との記載、図２、図３、図１３、及び図１４によれば、バッファ（３００）は、ＮＡＮＤゲート（２０５）、ループ保持器（１３５）、パルスリセット（１２５）及びパルスループ生成器（１２２）を備え、入力「Ａ」の立ち上がり遷移に応答して、ＰＦＥＴ（２７５）をターンオンさせ、その後、インバータ（２１０、２１０（１）、２１０（２））により所定の遅延後にＰＦＥＴ（２７５）をターンオフさせていることが読み取れる。ここで、前述のＮＡＮＤゲート（２０５）、ループ保持器（１３５）、パルスリセット（１２５）及びパルスループ生成器（１２２）は、これらを纏めて、前述のＰＦＥＴ（２７５）が、バッファ（３００）の出力を高状態に駆動するよう動作して、立ち上がり遷移を支援する回路（以下、「回路Ａ」という。）ということができる。
　また、上記ホ．の【００４６】における「ＮＯＲゲート２４５は、ゲートが入力１１２に接続された第１ＰＦＥＴ２４５（２）を有している。ソースは第２ＰＦＥＴ２４５（１）のドレインに接続されており、ドレインは第１ＮＦＥＴ２４５（３）のソースに接続されている。ＰＦＥＴ２４５（２）のドレインからは、ＮＯＲゲート２４５の出力パルスも供給されている。第２ＰＦＥＴ２４５（１）は、ループ保持器１５５、パルスリセット１５０、および、パルスループ生成器１４５から「Ｅ’」をゲートに受信しており、ソースは論理「１」を表す電源に接続されている。」、上記ニ．の【００４３】における「立ち下がりエッジパルス信号の生成を開始し９６４、「Ｆ」に低レベルを出力させ９６６、立ち下がりエッジループ生成器１４５によって立ち下がりエッジパルス信号を遅延させ９６８、立ち下がりエッジパルス信号の生成を終了させ９７０、ＮＦＥＴ２８０の出力をターンオフし９７２」との記載、図２、図３、図１３、及び図１４によれば、バッファ（３００）は、ループ保持器（１５５）、パルスリセット（１５０）及びパルスループ生成器（１４５）を備え、入力「Ａ」の立ち下がり遷移に応答して、ＮＦＥＴ（２８０）をターンオンさせ、その後、インバータ（２５０、２５０（１）、２５０（２））により所定の遅延後にＮＦＥＴ（２８０）をターンオフさせていることが読み取れる。ここで、前述のループ保持器（１５５）、パルスリセット（１５０）及びパルスループ生成器（１４５）は、これらを纏めて、前述のＮＦＥＴ（２８０）が、出力を低状態に駆動するよう動作して、立ち下がり遷移を支援する回路（以下、「回路Ｂ」という。）ということができる。
　また、上記ハ．の【００３６】における「パルスとそのコンプリメントパルスの間においては、両方のＦＥＴ２７５、２８０がオフ状態であり、出力１１７は駆動されない。トライステート状態を回避するために、入力１１２を低速で出力１１７に転送し、スイッチオンしたＦＥＴ２７５および２８０のいずれかによってオーバードライブされるまでそこで保持するべく、小さなバッファ２８５が提供されている。」との記載、図２、図３、及び図１３によれば、バッファ（３００）のバッファ（２８５）は、前述の入力「Ａ」の立ち上がり遷移から前述のＰＦＥＴ（２７５）ターンオフ後の前述の入力「Ａ」の立ち下がり遷移まで前述の出力における高状態を維持するよう動作し、前述の入力「Ａ」の立ち下がり遷移から前述のＮＦＥＴ（２８０）ターンオフ後の次の立ち上がり遷移まで低状態を維持するよう動作することが読み取れる。
　また、上記ロ．の【００１６】における「本発明は、ロングワイヤにおけるデータ信号の伝播を円滑に実行するために集積回路内で使用するコンプリメントリセットバッファに関するものである。」との記載によれば、バッファ（３００）は、ロングワイヤのデータ信号の伝播を円滑に実行するためのものであり、前述の立ち上がり遷移を支援する回路Ａ及び立ち下がりを支援する回路Ｂを備えるから、ロングワイヤ上のデータ信号遷移を支援する回路ということができる。
　
　したがって、上記引用例には、以下の発明（以下、「引用発明」という。）が記載されているものと認められる。
　
　「ロングワイヤ上のデータ信号遷移を支援する回路であって、
　インバータ（２１０、２１０（１）、２１０（２））を有し、前記ロングワイヤに結合され、前記ロングワイヤ上の入力「Ａ」の立ち上がり遷移に応答して、ＰＦＥＴ（２７５）をターンオンさせ、その後、所定の遅延後にターンオフさせるように動作する回路Ａであって、前記ＰＦＥＴ（２７５）が、前記回路の出力を高状態に駆動するよう動作して、前記立ち上がり遷移を支援する、回路Ａと、
　インバータ（２５０、２５０（１）、２５０（２））を有し、前記ロングワイヤに結合され、前記ロングワイヤ上の入力「Ａ」の立ち下がり遷移に応答して、ＮＦＥＴ（２８０）をターンオンさせ、その後、所定の遅延後にターンオフさせるよう動作する回路Ｂであって、前記ＮＦＥＴ（２８０）が、前記出力を低状態に駆動するよう動作して、前記立ち下がり遷移を支援する、回路Ｂと、
　前記立ち上がり遷移から前記ＰＦＥＴ（２７５）ターンオフ後の前記立ち下がり遷移まで前記出力における前記高状態を維持するよう動作し、前記立ち下がり遷移から前記ＮＦＥＴ（２８０）ターンオフ後の次の立ち上がり遷移まで前記低状態を維持するよう動作する、バッファ（２８５）と、
　を備える、回路。」
　
（３）対比・判断 
　補正後の発明と引用発明とを対比する。 
ａ．引用発明の「ロングワイヤ」、「データ信号」、「ＰＦＥＴ（２７５）」、「回路Ａ」、「ＮＦＥＴ（２８０）」、「回路Ｂ」及び「バッファ（２８５）」は、補正後の発明の「ワイヤ」、「信号」、「第１のトランジスタ」、「第１の回路」、「第２のトランジスタ」、「第２の回路」及び「第３の回路」にそれぞれ相当する。
ｂ．引用発明の「インバータ（２１０、２１０（１）、２１０（２））」と、補正後の発明の「第１の複数のスタックドインバータを有する第１のディレイチェーン」とは、上記引用例の図３によれば、引用発明の「インバータ（２１０、２１０（１）、２１０（２））」は、ディレイチェーンを構成するから、いずれも「複数のインバータを有するディレイチェーン」という点で一致し、これを「第１の複数のインバータを有する第１のディレイチェーン」と称することは任意である。
ｃ．引用発明の「入力「Ａ」」は、「信号」に含まれる。
ｄ．引用発明の「所定の遅延後」は、一定期間後ということができ、「回路Ａ」（第１の回路）及び「回路Ｂ」（第２の回路）において、それぞれ「第１の一定期間後」及び「第２の一定期間後」と称することは任意である。
ｅ．引用発明の「インバータ（２５０、２５０（１）、２５０（２））」と、補正後の発明の「第１の複数のスタックドインバータを有する第１のディレイチェーン」とは、上記引用例の図３によれば、引用発明の「インバータ（２５０、２５０（１）、２５０（２））」は、ディレイチェーンを構成するから、いずれも「複数のインバータを有するディレイチェーン」という点で一致し、これを「第２の複数のインバータを有する第２のディレイチェーン」と称することは任意である。
　
　したがって、補正後の発明と引用発明は、以下の点で一致ないし相違している。 
　
（一致点） 
　「ワイヤ上の信号遷移を支援する回路であって、
　第１の複数のインバータを有する第１のディレイチェーンを有し、前記ワイヤに結合され、前記ワイヤ上の信号の立ち上がり遷移に応答して、第１のトランジスタをターンオンさせ、その後、第１の一定期間後にターンオフさせるよう動作する第１の回路であって、前記第１のトランジスタが、前記回路の出力を高状態に駆動するよう動作して、前記立ち上がり遷移を支援する、第１の回路と、
　第２の複数のインバータを有する第２のディレイチェーンを有し、前記ワイヤに結合され、前記ワイヤ上の信号の立ち下がり遷移に応答して、第２のトランジスタをターンオンさせ、その後、第２の一定期間後にターンオフさせるよう動作する第２の回路であって、前記第２のトランジスタが、前記出力を低状態に駆動するよう動作して、前記立ち下がり遷移を支援する、第２の回路と、
　前記立ち上がり遷移から前記第１トランジスタターンオフ後の前記立ち下がり遷移まで前記出力における前記高状態を維持するよう動作し、前記立ち下がり遷移から前記第２トランジスタターンオフ後の次の立ち上がり遷移まで前記低状態を維持するよう動作する、第３の回路と、
　を備える、回路。」
　
（相違点１）
　「インバータ」に関し、
　補正後の発明は、「スタックドインバータ」であるのに対し、引用発明は、単に「インバータ」である点。
　
（相違点２）
　「第３の回路」に関し、
　補正後の発明は、「前記ワイヤに結合され」るものであるのに対し、引用発明は、その様な構成を備えない点。
　
（相違点３）
　上記相違点１における「スタックドインバータ」に関し、
　補正後の発明は、「各スタックドインバータは、複数のｎ型素子及び複数のｐ型素子を有し、前記ｎ型素子のゲート及び前記ｐ型素子のゲートは当該スタックドインバータの入力を形成するよう結合される」ものであるのに対し、引用発明は、その様な構成を備えない点。
　
　そこで、まず、上記相違点１及び３について検討する。 
　回路一般において、インバータとして、複数のｎ型素子及び複数のｐ型素子を有し、ｎ型素子のゲート及びｐ型素子のゲートが入力を形成するよう結合されるスタックドインバータは、例えば、特開平９−２７０６９６号公報（段落【００２０】、図２）、特開平１１−８５４６号公報（段落【００１３】、図１）、特開２００４−４８１７０号公報（段落【００２６】、【００２７】、図２）に開示されるように周知であるから、引用発明の「インバータ」に換え、補正後の発明のように「スタックドインバータ」とすること（相違点１）、そして、当該「スタックドインバータ」に関し、補正後の発明のように「各スタックドインバータは、複数のｎ型素子及び複数のｐ型素子を有し、前記ｎ型素子のゲート及び前記ｐ型素子のゲートは当該スタックドインバータの入力を形成するよう結合される」ものとすること（相違点３）は当業者が容易になし得ることである。
　
　次に、上記相違点２について検討する。
　上記引用例の図３によれば、引用発明の「バッファ（２８５）」（第３の回路）は、ロングワイヤ（ワイヤ）上の入力「Ａ」（１１２）（信号）を受ける前段にインバータ（２３５、２４０）を備えているものの、当該インバータ（２３５、２４０）を、信号を伝達しワイヤに結合する回路として捉えれば、引用発明の「バッファ（２８５）」は、補正後の発明のように「前記ワイヤに結合され」るものといえるから、上記相違点２は格別のことではない。
　
　そして、補正後の発明の作用効果も、引用発明及び周知技術から当業者が容易に予測できる範囲のものである。 
 　 
　以上のとおり、補正後の発明は引用発明及び周知技術に基づいて容易に発明できたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。 
 　 
４．結語 
　したがって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。  
 　 
第３　本願発明について 
１．本願発明 
　平成２３年８月２日付けの手続補正は上記のとおり却下されたので、本願発明は、上記「第２　補正却下の決定　１．本願発明と補正後の発明」の項で「本願発明」として認定したとおりである。 
　 
２．引用発明 
　引用発明は、上記「第２　補正却下の決定」の項中の「３．独立特許要件について」の項中の「（２）引用発明」の項で認定したとおりである。 
 　 
３．対比・判断 
　本願発明は上記補正後の発明から当該本件補正に係る限定を省いたものである。 
　そうすると、本願発明の構成に当該本件補正に係る限定を付加した補正後の発明が、上記「第２　補正却下の決定」の項中の「３．独立特許要件について」の項で検討したとおり、引用発明及び周知技術に基づいて容易に発明できたものであるから、本願発明も同様の理由により、容易に発明できたものである。 
　 
４．むすび 
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。 
 　
　よって、結論のとおり審決する。