【事件の表示】
　特願２００４−３７５６１６「ＮＡＮＤフラッシュメモリ素子」拒絶査定不服審判事件〔平成１７年１１月２４日出願公開、特開２００５−３２８０２３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年１２月２７日（パリ条約による優先権主張　２００４年５月１１日、大韓民国）を出願日とする特許出願であって、平成２２年９月２７日付けの拒絶理由通知に対して同年１２月２７日に意見書及び手続補正書が提出され、さらに、平成２３年９月２０日付けの最後の拒絶理由通知に対して同年１２月２７日に意見書及び手続補正書が提出されたが、平成２４年１月１８日付けで、平成２３年１２月２７日に提出された手続補正書による補正が却下されるとともに拒絶査定がなされた。
　それに対して、平成２４年５月２２日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年７月２４日付けで審尋がなされ、それに対する回答書は提出されなかった。
　
第２．補正の却下の決定
【結論】
　平成２４年５月２２日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２３年１２月２７日に提出された手続補正書による補正は、原審において却下されているから、平成２４年５月２２日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の明細書及び特許請求の範囲の請求項１〜５（平成２２年１２月２７日に提出された手続補正書により補正された明細書及び特許請求の範囲の請求項１〜５）を補正して、補正後の明細書及び特許請求の範囲の請求項１〜５とするものであり、補正前後の請求項１は各々以下のとおりである。
　
（補正前）
　「【請求項１】
　半導体基板のセル領域に複数のメモリセルを電気的に保護するために前記半導体基板内に形成されたトリプルＮウェルと、
　前記トリプルＮウェルの内部に形成された少なくとも２つ以上のトリプルＰウェルと、
　前記トリプルＰウェルの上部にそれぞれ形成され、それぞれ複数のビットラインを共有する複数のメモリセルストリングを含む複数のセルブロックと、
　前記セル領域の上下に位置してそれぞれイブンとオッドの２つのビットラインを共有する複数のページバッファ部を含むことを特徴とするＮＡＮＤフラッシュメモリ素子。」
　
（補正後）
　「【請求項１】
　半導体基板のセル領域に複数のメモリセルを電気的に保護するために前記半導体基板内に形成されたトリプルＮウェルと、
　前記トリプルＮウェルの内部に形成された複数のトリプルＰウェルと、
　前記複数のトリプルＰウェルの上部にそれぞれ形成され、それぞれ複数のビットラインに連結される複数のメモリセルストリングを含む複数のセルブロックと、
　前記セル領域の上に位置し、前記複数のビットラインのうちイブンビットラインを介して前記複数のセルブロックに連結される第１ページバッファ部と、
　前記セル領域の下に位置し、前記複数のビットラインのうちオッドビットラインを介して前記複数のセルブロックに連結される第２ページバッファ部と、
を含むことを特徴とするＮＡＮＤフラッシュメモリ素子。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「少なくとも２つ以上のトリプルＰウェル」を、「複数のトリプルＰウェル」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項１の「前記トリプルＰウェルの上部にそれぞれ形成され、それぞれ複数のビットラインを共有する複数のメモリセルストリングを含む複数のセルブロック」を、「前記複数のトリプルＰウェルの上部にそれぞれ形成され、それぞれ複数のビットラインに連結される複数のメモリセルストリングを含む複数のセルブロック」と補正して、補正後の請求項１とすること。
　
（３）補正事項３
　補正前の請求項１の「前記セル領域の上下に位置してそれぞれイブンとオッドの２つのビットラインを共有する複数のページバッファ部を含む」を、「前記セル領域の上に位置し、前記複数のビットラインのうちイブンビットラインを介して前記複数のセルブロックに連結される第１ページバッファ部と、　前記セル領域の下に位置し、前記複数のビットラインのうちオッドビットラインを介して前記複数のセルブロックに連結される第２ページバッファ部と、を含む」と補正して、補正後の請求項１とすること。
　
（４）補正事項４
　補正前の請求項３の「少なくとも一つ以上のトリプルＰウェル」を、「複数のトリプルＰウェル」と補正して、補正後の請求項３とすること。
　
（５）補正事項５
　補正前の請求項３の「前記複数のトリプルＰウェルの上部にそれぞれ形成され、それぞれ複数のビットラインに連結される複数のメモリセルストリングを含む複数のセルブロック」を、「前記複数のトリプルＰウェルの上部にそれぞれ形成され、それぞれ複数のビットラインに連結される複数のメモリセルストリングを含む複数のセルブロック」と補正して、補正後の請求項３とすること。
　
（６）補正事項６
　補正前の請求項３の「前記セル領域の上下に位置してそれぞれイブンとオッドの２つのビットラインを共有する複数のページバッファ部、とを含む」を、「前記セル領域の上に位置し、前記複数のビットラインのうちイブンビットラインを介して前記複数のセルブロックに連結される第１ページバッファ部と、　前記セル領域の下に位置し、前記複数のビットラインのうちオッドビットラインを介して前記複数のセルブロックに連結される第２ページバッファ部と、を含む」と補正して、補正後の請求項３とすること。
　
（７）補正事項７
　補正前の明細書の０００７及び０００８段落を補正して、各々補正後の明細書の０００７及び０００８段落とすること。
　
３．新規事項追加の有無及び補正の目的についての検討
（１）補正事項１について
　補正事項１は、補正前の請求項１の記載を、内容を変えることなく、より明瞭な記載とするものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項１が特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすことは明らかである。
　
（２）補正事項２及び５について
　補正事項２及び５は、補正前の請求項１及び３の記載を、内容を変えることなく、より明瞭な記載とするものであるから、特許法第１７条の２第４項第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　したがって、補正事項２及び５は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項２及び５が特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（３）補正事項３及び６について
　補正事項３及び６は、補正前の請求項１及び３に係る発明の発明特定事項である「ページバッファ部」に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項２は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項３及び６により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の００１７段落及び図２等に記載されているものと認められるから、補正事項３及び６は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３及び６は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（４）補正事項４について
　補正事項４は、補正前の請求項３に係る発明の発明特定事項である「トリプルＰウェル」の数を「少なくとも一つ以上」から「複数」に限定するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項４は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項４により補正された部分は、当初明細書の００１４、００１９段落等に記載されているものと認められるから、補正事項４は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項４は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（５）補正事項７について
　補正事項７は、補正事項１〜６により補正された特許請求の範囲と整合を取るために発明の詳細な説明を補正するものであるから、補正事項１〜６と同様に特許法第１７条の２第３項に規定する要件を満たす。
　
（６）補正の目的の適否、及び新規事項の追加の有無についてのまとめ
　以上検討したとおりであるから、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　そして、本件補正は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件について
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜５に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．の「（補正後）」の箇所に記載したとおりのものであり、再掲すると次のとおりである。
　
　「【請求項１】
　半導体基板のセル領域に複数のメモリセルを電気的に保護するために前記半導体基板内に形成されたトリプルＮウェルと、
　前記トリプルＮウェルの内部に形成された複数のトリプルＰウェルと、
　前記複数のトリプルＰウェルの上部にそれぞれ形成され、それぞれ複数のビットラインに連結される複数のメモリセルストリングを含む複数のセルブロックと、
　前記セル領域の上に位置し、前記複数のビットラインのうちイブンビットラインを介して前記複数のセルブロックに連結される第１ページバッファ部と、
　前記セル領域の下に位置し、前記複数のビットラインのうちオッドビットラインを介して前記複数のセルブロックに連結される第２ページバッファ部と、
を含むことを特徴とするＮＡＮＤフラッシュメモリ素子。」
　
（２）引用例に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった平成２３年９月２０日付けの最後の拒絶理由通知において引用された刊行物である特開平１０−１４４８９２号公報（「以下「引用例」という。）には、図１〜６とともに、次の記載がある（ここにおいて、下線は当合議体にて付加したものである。以下同じ。）。
　
ａ．「【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に係り、中でも特に、電気的消去及びプログラム可能な不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】最近主流のフローティングゲートトランジスタをメモリセルに使用した不揮発性半導体メモリにおいては、動作速度を向上させるために、選択したワードラインに接続した１行分のメモリセルを一度に読出すページ読出が実行される。このときの読出データは、ページバッファと呼ばれるデータラッチに一時貯蔵されてから出力される。一方、この場合の書込み＝プログラムは、データ入出力端子を通じて入力されるデータをページバッファに貯蔵していき、そして、このページバッファの貯蔵データを選択ワードラインのメモリセルへ一括してプログラムするページプログラムになる。このようなページ読出・プログラム動作は韓国公開特許９４- １８８７０号に開示されている。
【０００３】各動作をより詳細にみてみると、まずプログラム動作は、メモリセルのコントロールゲートにつながるワードラインにはたとえば１８Ｖのプログラム電圧を印加するとともに、メモリセルのチャネルにつながるビットラインにはグランドレベルの電圧を印加する。これによるコントロールゲートとチャネルとの電圧差でＦ−Ｎ電流(Fowler Nordheim Tunnelling)を発生させてフローティングゲートへ電子を注入し、しきい値電圧を変化させる。
【０００４】消去動作は、プログラムのときと反対にしてメモリセルのバルクにたとえば２０Ｖの消去電圧を印加するとともにコントロールゲートにグランドレベルの電圧を印加し、これによるチャネルとコントロールゲートとの間の電圧差でＦ−Ｎ電流を発生させ、フローティングゲートから電子を放出してしきい値電圧を変化させる。
【０００５】読出動作は、プログラムと消去によるメモリセルのしきい値電圧の違いを読出すもので、コントロールゲートに０Ｖを印加したときのチャネル電流を感知することによる。
【０００６】以上のような不揮発性メモリの代表であるフラッシュメモリとして最近発表されたものに、「IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.30 NO.11,NOVEMBER1995 」に収録された「A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme」と「A 35ns Cycle Time 3.3V Only 32Mb NAND Flash EEPROM」がある。
【０００７】
図１は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイ部分について示している。図示のメモリセルアレイは８，１９２の行と４，０９６の列のマトリックス状に配列された３２メガ（４，０９６＊８，１９２）ビットのメモリセルをもっている。同一行に配列されたメモリセルのコントロールゲートは８，１９２本のワードラインに接続されており、同一列に配列されたメモリセルのドレインは４，０９６本のビットラインに接続されている。なお図示の便宜上、１行のブロックＢ１のみを詳細に示している
【０００８】
行ブロックＢ１を構成する各ＮＡＮＤセルユニットＮＵは、第１選択トランジスタＳＴ１のソースと第２選択トランジスタＳＴ２のドレインとの間にチャネルが直列接続された１６個のメモリセルＭ０〜Ｍ１５から構成されている。各ＮＡＮＤセルユニットＮＵの第１選択トランジスタＳＴ１のドレインは、低抵抗接続を通じて対応するビットラインＢＬに接続される。また第２選択トランジスタＳＴ２のソースは、共通ソースラインＣＳＬに共通接続される
【０００９】各行ブロックＢ１〜Ｂ５１２内で同一行に配列された第１選択トランジスタＳＴ１のゲート、メモリセルＭ１〜Ｍ１６のコントロールゲート、第２選択トランジスタＳＴ２のゲートは、それぞれ第１選択ラインＳＳＬ、ワードラインＷＬ０〜ＷＬ１５、第２選択ラインＧＳＬに接続される。その第１選択ラインＳＳＬは第１ローデコーダ１０２Ａに接続され、第２選択ラインＧＳＬは第２ローデコーダ１０２Ｂに接続される。そして、ワードラインＷＬ０〜ＷＬ１５は、１行ずつ交互に第１ローデコーダ１０２Ａと第２ローデコーダ１０２Ｂへ接続される。また、
ビットラインＢＬ０〜ＢＬ４０９５は、１列ずつ交互に上側ページバッファ１０１Ａ及び下側ページバッファ１０１Ｂへ接続される
【００１０】
図２は、図１に示したようなメモリセルアレイの行方向断面図である
【００１１】
Ｐ形にドーピングした半導体基板２０１にＮ形にドーピングしたウェル２０２が形成され、このＮ形ウェル２０２内にＰ形ポケットウェル２０３が形成されている。Ｐ形ポケットウェル２０３の中には、フィールド絶縁膜２０４によって分離された活性領域上にフローティングゲート２０６とコントロールゲート２０８( ワードライン) とをもつ多数のメモリセルが形成されている。さらに、絶縁膜２０９によってワードラインから隔離させてメモリセル上に、多数のビットラインＢＬ０〜ＢＬ４０９５が形成されている
【００１２】この不揮発性メモリではプログラム時に、Ｐ形ポケットウェル２０３へグランド電圧が印加され、コントロールゲート（ワードライン）２０８にたとえば１８Ｖのプログラム電圧が印加される。このとき、同じワードラインに従属するメモリセル中、プログラムしないセルに対しては、そのチャネルへＶＣＣ以上の電圧を提供してプログラムを防止しなければならないが、通常はこれをビットライン電圧により提供するようにしている。メモリの大容量化に伴って１本のワードラインに従属するメモリセル数は大幅に増加するので、当然ながらプログラムを防止すべきメモリセル数も増加することになる。すると、プログラム防止のチャネル電圧を提供するビットライン電圧のパワー消費も多くなり、もし、チャネル電圧が足りなくなると、誤ってプログラムされてデータエラーが発生してしまうことになる。一方、
消去では、コントロールゲート２０８にグランド電圧を印加するとともに、Ｐ形ポケットウェル２０３にたとえば２０Ｖの消去電圧を印加するが、このときもメモリの大容量化に伴って１ワードラインのメモリセル数が増加するとデータ消去単位が大きくなり、パワー消費が激しい
【００１３】このような電力消費増加による信頼性の低下を防ぐために、米国特許第４，８７８，１９９号のような技術が提案されている。これは、基板に第１ウェル及び第２ウェルを形成し、この第１ウェルと第２ウェルに、ビットラインとワードラインを共有する同数のメモリセルを同時に形成しておくものである。そして、その２つのうちのいずれか一方のウェルを補助メモリセルアレイとして用い、読出動作時には、該補助メモリセルアレイのウェルにバックバイアスを印加してメモリセルのしきい値電圧を増加させることにより重複読出を防いで使用する。この構成により、主アレイのデータ変更があるときには補助アレイのデータを駆動すして、デバイスの円滑動作と信頼性向上を図っている。しかし、同一データを記憶する２つのメモリセルアレイを形成しなけれならないので、高集積化には好ましくなく、補助アレイのビットラインジャンクション降伏電圧がビットライン電圧＋バックバイアス電圧以上にならなければならない問題点がある。
【００１４】
一般に、メモリセルアレイ領域は、消去時に２０Ｖ程度の高電圧をバルクへ印加するので、その電圧が伝わって周辺回路の絶縁破壊やジャンクションブレークダウンが発生するのを防止するために、セルアレイ領域全体を、基板と逆の導電形ウェル内に形成したポケットウェルの中に形成するようにしている
【００１５】また、図１に示す構成のメモリでは、行ブロックＢ１〜Ｂ５１２によるブロック単位で消去が行われる。つまり、１バイトのデータを修正するために１ブロック全体のデータを消去した後に再プログラムを行わなければならない。フラッシュメモリの１ブロックは、ＮＡＮＤセルユニットＮＵ内のメモリセル数×１ページの列数となる。現在のＮＡＮＤセルユニットＮＵ内のメモリセル数は８や１６であり、高集積化が進むと３２や６２になってくる。１ページは通常５１２バイトとされるので、ブロックサイズは４Ｋバイトや８Ｋバイトにもなる。すなわち、１バイトのデータ修正のために４Ｋバイトあるいは８Ｋバイトを消去して再プログラムしなければならず、動作速度やメモリセルの寿命に影響している。
【００１６】さらに大容量化が進み、１６Ｋ列と１６Ｋ行からなる２５６メガビットＮＡＮＤ形フラッシュメモリにもなると、１ページは２Ｋバイトになり、ＮＡＮＤセルユニット内メモリセル数が３２になるので、１ブロックの大きさは６４Ｋバイトに達する。これほどにもなると、消去及びプログラムの繰り返しも多くなるのでデータ保有能力(Endurance) が悪くなる。また、１ブロックの消去後にプログラムを行うときの最悪の場合を想定すると、たった１ビットの書き換えでも１ブロックを消去し、書き換えないビットラインの全部にプログラム防止のための電圧を提供しなければならない。したがって、電力消費が非常に大きくなり、パワー損失やビットラインチャージ時間などの多くの解決課題が出てくる。」
　
ｂ．「【００１７】
【発明が解決しようとする課題】以上の背景から本発明では、データ書き換え時に要求されるパワー消費を減少させられ、大容量・高集積化に適し、メモリセルの信頼性の高い不揮発性半導体メモリ装置の提供を目的とする。」
　
ｃ．「【００２１】
【発明の実施の形態】以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００２２】
図３は、本発明の第１実施形態を示したメモリセルアレイとその周辺回路の概略ブロック図である
【００２３】
図示の例では、３２メガビットメモリセルアレイを４個のサブアレイ３０１〜３０４に分割し、その各サブアレイをそれぞれ５１２個のブロックＢＫ１〜ＢＫ５１２に分割している。サブアレイ３０１〜３０４にはそれぞれページバッファ３０６〜３０９が位置する
【００２４】本例と従来技術とを比較すれば、従来技術ではＢＬ０〜ＢＬ４０９５の全列が１ページを構成するのに対し、本例では、全列を区分けしたサブアレイ内の列数で１ページが構成される。すなわち、サブアレイ数を調整することにより、ページサイズを自由に変えることができ、したがって１ブロックの大きさも調整できることになる。また、分離したサブアレイ３０１〜３０４の中央にローデコーダ３０５を配置することにより、このローデコーダ３０５から最も離れたメモリセルまでのワードライン長を従来に比べ半減させることができる。すなわち、ローデコーダ３０５の左右（行方向を横にして）に同数のサブアレイを配列することにより、従来技術と同じレイアウト面積でワードライン抵抗を１／２に減らすことができる。
【００２５】図４は、本発明の第２実施形態を示したメモリセルアレイとその周辺回路の概略ブロック図である。
【００２６】本例では、図３に示したようなサブアレイ３０１〜３０４をそれぞれ２等分した各サブアレイ３０１Ａ〜３０４Ａ，３０１Ｂ〜３０４Ｂをもち、そのそれぞれが２５６の行ブロックを含んでいる。すなわち、図３のようにローデコーダ３０５を中央に配置するだけはでなく、データ処理のためのページバッファ３０６〜３０９も、メモリセルアレイを上下分割して中央に位置させることにより、ビットライン抵抗をも減らしている。これによれば、ビットライン遅延の改善効果を期待できる。
【００２７】しかも、円滑なレイアウトのために、図示していない残りの周辺回路をメモリセルアレイの中央に位置させることもできる。また、メモリセルアレイの構造で中央に位置するローデコーダ３０５について、左右同時にデコードするものではなく、左側を選択するためのローデコーダと右側を選択するためのローデコーダをそれぞれ形成してもよく、これによれば、メモリセルのボディつまりサブアレイの電圧だけでなく、ローデコーダ３０５に接続されたワードライン電圧も異ならせることができ、干渉(Interference)問題を解決することができる。
【００２８】図５は、本発明の第３実施形態を示したメモリセルアレイとその周辺回路の概略ブロック図である。
【００２９】本例では、４つのサブアレイ３０１〜３０４を制御するために、２つのローデコーダ３０５Ａ，３０５Ｂを備えている。このように、４つのサブアレイ３０１〜３０４を２つのサブアレイ単位に分けて１ずつローデコーダを中央に位置させることにより、デコーダから延びるワードライン長が、従来技術に比べて１／４まで短縮される。さらに、図４のようにページバッファ３０６〜３０９を各サブアレイの中央部に位置させれば、ビットラインの抵抗をも減らすことができる。
【００３０】このように、小単位に区切ったアレイ数とデコーダ数を適切に選択し位置を最適化することにより、従来技術の問題点を解決することができる。また、ページバッファの位置及び数も同思想を適用可能である。その動作において、ワードラインを共有しながらボディ（アレイ）が分離されているので、ワードラインには共通の電圧を印加し、ボディにそれぞれ異なる電圧を印加することが可能である。また、複数のローデコーダを使用してメモリセルを選択する場合は、デコーダごとにワードラインとボディの電圧をそれぞれ独立して制御することができ、干渉の改善と共に従来技術の多様な問題点を解決することができる。
【００３１】
図６は、上記のようなメモリセルアレイの断面構造例である
【００３２】
半導体基板２０１に逆の導電形をもつウェル２０２が形成され、このウェル２０２の内部に、それぞれ所定間隔で基板と同じ導電形のポケットウェル２０３Ａ〜２０３Ｄが形成されている。その各ポケットウェル２０３Ａ〜２０３Ｄ内には、フィールド絶縁膜２０４で分離した活性領域上に、酸化膜２０５を介したフローティングゲート２０６が形成され、このフローティングゲート２０６上にＯＮＯ構造の絶縁膜２０７を介してコントロールゲート（ワードライン）２０８が形成されている。メモリセルは、これらフローティングゲート２０６とコントロールゲート２０８をマスクとして図示しぬドレインとソースを形成することにより構成される。コントロールゲート２０８上には、絶縁膜２０９によって絶縁してビットラインＢＬ０〜ＢＬ４０９５が形成される
【００３３】
このように形成されている各ポケットウェル２０３Ａ〜２０３Ｄを、図３〜図５のサブアレイとするものである
【００３４】そのプログラム動作では、１本のワードラインにプログラム電圧を印加するとともに、ポケットウェル２０３Ａ〜２０３Ｄのうちプログラム対象のポケットウェルを選択してグランド電圧を印加し、非選択のポケットウェルには、たとえば７Ｖのプログラム防止電圧を印加する。これにより、グランド電圧を加えた選択ポケットウェル内のメモリセルのみを限定してプログラムすることができる。
【００３５】消去動作では、１本のワードラインにグランド電圧を印加するとともに、ポケットウェル２０３Ａ〜２０３Ｄのうちの消去対象を選択して消去電圧を印加し、非選択のポケットウェルには０Ｖや４Ｖ〜１４Ｖのフローティング電圧を印加する。これにより、消去電圧を印加したポケットウェル内のメモリセルのみを選択的に消去することができる。
【００３６】読出動作では、ポケットウェル２０３Ａ〜２０３Ｄのうちの選択ポケットウェルにグランド電圧を印加するとともに、該グランド電圧を印加した選択ポケットウェル内のビットラインに読出電圧を印加する。そして、読出対象のメモリセルのあるワードラインにグランド電圧を印加するとともに、非選択ワードラインにはＶＣＣまたはパス電圧Ｖｐａｓｓを印加することにより、ビットラインからソースへ流れる電流を読み取る。このとき、非選択ポケットウェル２０３Ａ〜２０３Ｄは、フローティング電圧あるいはグランド電圧を印加することによりパワー消費を防止する。」
　
（２−２）したがって、引用例には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「半導体基板２０１のメモリセルアレイ領域に形成されたＮ形ウェル２０２と、
　前記Ｎ形ウェル２０２の内部に形成された４個のＰ形ポケットウェル２０３Ａ〜２０３Ｄと、
　前記Ｐ形ポケットウェル２０３Ａ〜２０３Ｄ内にそれぞれ形成され、それぞれ５１２個のブロックＢＫ１〜ＢＫ５１２で構成される４個のサブアレイ３０１〜３０４と、
　前記メモリセルアレイ領域の前記サブアレイ３０１〜３０４の一方向側に隣接して位置し、前記ビットラインＢＬ０〜ＢＬ４０９５を介して前記ブロックＢＫ１〜ＢＫ５１２に接続されるページバッファ３０６〜３０９と、
を含み、
　前記ブロックＢＫ１〜ＢＫ５１２には、それぞれ１０２４個のＮＡＮＤセルユニットＮＵが形成されており、前記各ＮＡＮＤセルユニットＮＵの第１選択トランジスタＳＴ１のドレインは、対応するビットラインＢＬに接続されるものであることを特徴とするＮＡＮＤ型フラッシュメモリ。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「半導体基板２０１」、「メモリセルアレイ領域」は、各々補正発明の「半導体基板」、「セル領域」に相当する。
　また、引用発明の「Ｎ形ウェル２０２」は、引用例の上記摘記箇所ａ．に「一般に、メモリセルアレイ領域は、消去時に２０Ｖ程度の高電圧をバルクへ印加するので、その電圧が伝わって周辺回路の絶縁破壊やジャンクションブレークダウンが発生するのを防止するために、セルアレイ領域全体を、基板と逆の導電形ウェル内に形成したポケットウェルの中に形成するようにしている。」と記載されているように、「メモリセルアレイ領域」と「周辺回路」とを電気的に分離するためのものであることは、当業者にとって明らかであり、さらに、「Ｎ形ウェル２０２」が「半導体基板２０１」内に形成されていることも明らかであるから、引用発明の「Ｎ形ウェル２０２」は、補正発明の「複数のメモリセルを電気的に保護するために前記半導体基板内に形成されたトリプルＮウェル」に相当する。
　よって、引用発明の「半導体基板２０１のメモリセルアレイ領域に形成されたＮ形ウェル２０２」は、補正発明の「半導体基板のセル領域に複数のメモリセルを電気的に保護するために前記半導体基板内に形成されたトリプルＮウェル」に相当する。
　
（３−２）引用発明の「４個のＰ形ポケットウェル２０３Ａ〜２０３Ｄ」は、補正発明の「複数のトリプルＰウェル」に相当する。
　よって、引用発明の「前記Ｎ形ウェル２０２の内部に形成された４個のＰ形ポケットウェル２０３Ａ〜２０３Ｄ」は、補正発明の「前記トリプルＮウェルの内部に形成された複数のトリプルＰウェル」に相当する。
　
（３−３）引用発明の「ＮＡＮＤセルユニットＮＵ」、「ビットラインＢＬ」、「ブロックＢＫ１〜ＢＫ５１２」は、各々補正発明の「メモリセルストリング」、「ビットライン」、「セルブロック」に相当する。
　よって、引用発明の「前記Ｐ形ポケットウェル２０３Ａ〜２０３Ｄ内にそれぞれ形成され」る「５１２個のブロックＢＫ１〜ＢＫ５１２」は、補正発明の「前記複数のトリプルＰウェルの上部にそれぞれ形成され」る「複数のセルブロック」に相当する。
　また、本願明細書の００１８段落の「第１〜第２０４７セルブロック内の同一位置のストリング選択トランジスタは同一のビットラインに接続されている。たとえば、１０２４個のビットラインがあり、それぞれのセルブロック内に１０２４個のストリング選択トランジスタが存在する場合を考えると、次の通りである。各セルブロック内の第１ストリング選択トランジスタは第１ビットラインに接続され、第１０２４ストリング選択トランジスタは第１０２４ビットラインに接続される。」という記載を参酌すると、引用発明の「各ＮＡＮＤセルユニットＮＵの第１選択トランジスタＳＴ１のドレインは、対応するビットラインＢＬに接続されるものである」「１０２４個のＮＡＮＤセルユニットＮＵ」は、補正発明の「それぞれ複数のビットラインに連結される複数のメモリセルストリング」に相当する。
　したがって、引用発明の「前記Ｐ形ポケットウェル２０３Ａ〜２０３Ｄ内にそれぞれ形成され」、「各ＮＡＮＤセルユニットＮＵの第１選択トランジスタＳＴ１のドレインは、対応するビットラインＢＬに接続されるものである」「１０２４個のＮＡＮＤセルユニットＮＵ」を含む「５１２個のブロックＢＫ１〜ＢＫ５１２」は、補正発明の「前記複数のトリプルＰウェルの上部にそれぞれ形成され、それぞれ複数のビットラインに連結される複数のメモリセルストリングを含む複数のセルブロック」に相当する。
　
（３−４）引用発明の「前記メモリセルアレイ領域の前記サブアレイ３０１〜３０４の一方向側に隣接して位置し、前記ビットラインＢＬ０〜ＢＬ４０９５を介して前記ブロックＢＫ１〜ＢＫ５１２に接続されるページバッファ３０６〜３０９」と、補正発明の「前記セル領域の上に位置し、前記複数のビットラインのうちイブンビットラインを介して前記複数のセルブロックに連結される第１ページバッファ部と、　前記セル領域の下に位置し、前記複数のビットラインのうちオッドビットラインを介して前記複数のセルブロックに連結される第２ページバッファ部」とは、「前記セル領域に隣接して位置し、前記複数のビットラインを介して前記複数のセルブロックに連結されるページバッファ部」である点で共通する。
　
（３−５）引用発明の「ＮＡＮＤ型フラッシュメモリ」は、補正発明の「ＮＡＮＤフラッシュメモリ素子」に相当する。
　
（３−６）したがって、補正発明と引用発明とは、
　「半導体基板のセル領域に複数のメモリセルを電気的に保護するために前記半導体基板内に形成されたトリプルＮウェルと、
　前記トリプルＮウェルの内部に形成された複数のトリプルＰウェルと、
　前記複数のトリプルＰウェルの上部にそれぞれ形成され、それぞれ複数のビットラインに連結される複数のメモリセルストリングを含む複数のセルブロックと、
　前記セル領域に隣接して位置し、前記複数のビットラインを介して前記複数のセルブロックに連結されるページバッファ部と、
を含むことを特徴とするＮＡＮＤフラッシュメモリ素子。」
　である点で一致し、次の点で相違する。
　
（相違点）
　補正発明の「ＮＡＮＤフラッシュメモリ素子」は、「前記セル領域の上に位置し、前記複数のビットラインのうちイブンビットラインを介して前記複数のセルブロックに連結される第１ページバッファ部と、　前記セル領域の下に位置し、前記複数のビットラインのうちオッドビットラインを介して前記複数のセルブロックに連結される第２ページバッファ部」とを含むのに対し、引用発明の「ＮＡＮＤ型フラッシュメモリ」は、「前記セル領域に隣接して位置し、前記複数のビットラインを介して前記複数のセルブロックに連結されるページバッファ部」を含むものの、当該「ページバッファ部」が「前記セル領域の上に位置し、前記複数のビットラインのうちイブンビットラインを介して前記複数のセルブロックに連結される第１ページバッファ部と、　前記セル領域の下に位置し、前記複数のビットラインのうちオッドビットラインを介して前記複数のセルブロックに連結される第２ページバッファ部」からなることは、特定がなされていない点。
　
（４）相違点についての当審の判断
（４−１）相違点について
　引用例には、引用発明のように、ページバッファをメモリセルアレイ領域の一方向側に隣接して位置させたもの（図３）のほかに、明細書の００１４段落及び図４に記載されているように、ページバッファ３０６〜３０９を、メモリセルアレイを上下分割して中央に位置させたものや、明細書の０００９段落及び図１に記載されているように、メモリセルアレイ領域の上下に位置させたものが記載されている。そして、後者に関して、明細書の０００９段落に「ビットラインＢＬ０〜ＢＬ４０９５は、１列ずつ交互に上側ページバッファ１０１Ａ及び下側ページバッファ１０１Ｂへ接続される。」と記載され、図１からは、「ビットラインＢＬ０〜ＢＬ４０９５」のうち、奇数番目のビットライン（ＢＬ１、・・・、ＢＬ４０９５）が上側ページバッファ１０１Ａへ接続され、偶数番目のビットライン（ＢＬ０、・・・、ＢＬ４０９４）が下側ページバッファ１０１Ｂへ接続されることが見て取れる。
　したがって、引用発明において、「前記メモリセルアレイ領域の前記サブアレイ３０１〜３０４の一方側に隣接して位置し、前記ビットラインＢＬ０〜ＢＬ４０９５を介して前記ブロックＢＫ１〜ＢＫ５１２に接続されるページバッファ３０６〜３０９」に代えて、メモリセルアレイ領域のサブアレイ３０１〜３０４の上側に隣接して位置し、奇数番目のビットラインを介してブロックＢＫ１〜ＢＫ５１２に接続される上側ページバッファと、メモリセルアレイ領域のサブアレイ３０１〜３０４の下側に隣接して位置し、偶数番目のビットラインを介してブロックＢＫ１〜ＢＫ５１２に接続される下側ページバッファとすることは、引用例の記載に基づいて、当業者が適宜なし得た設計変更に過ぎない。
　すなわち、引用発明における「ページバッファ３０６〜３０９」に代えて、補正発明のように、「前記セル領域の上に位置し、前記複数のビットラインのうちイブンビットラインを介して前記複数のセルブロックに連結される第１ページバッファ部と、　前記セル領域の下に位置し、前記複数のビットラインのうちオッドビットラインを介して前記複数のセルブロックに連結される第２ページバッファ部」とすることは、当業者が適宜なし得たことである。
　よって、上記相違点は、当業者が適宜なし得た範囲に含まれる程度のものである。
　
（４−２）相違点についての判断のまとめ
　補正発明と引用発明との相違点については以上のとおりであるから、補正発明は、引用発明、及び引用例の記載に基づいて当業者が容易に発明をすることができたものである。
　
（４−３）審判請求書における主張について 
（４−３−１）審判請求人は、審判請求書の「(d)本願発明と引用発明との対比」の欄において、「本願請求項１、３に係る発明では、トリプルＮウェル内部に複数のトリプルＰウェルが形成され、複数のトリプルＰウェルそれぞれの上部には複数のセルブロックが形成されている。つまり、複数のセルブロックは一つのトリプルＰウェル上に形成されるのではなく、複数のセルブロックは複数のトリプルＰウェル上に形成されるのである。 
　このような複数のセルブロックそれぞれは、『複数のビットライン』に連結される複数のメモリセルストリングを含むため、複数のセルブロックは、『複数のビットライン』に連結されるのである。
　（中略）
　しかし、引用文献１は、各トリプルＰウェルごとに一つのサブアレイに含まれているメモリブロック（例えば、引用文献１の図３の符号３０１）が位置していることを開示しているだけで、複数のトリプルＰウェルに一つのサブアレイに含まれているメモリブロックが位置されたことを開示するものではない。つまり、引用文献１の図６では、一つのビットライングループ（ＢＬ０〜ＢＬ１０２３）に連結された複数のメモリブロックは、一つのトリプルＰウェルに位置することを開示するだけである。 
　（中略）
　その結果、引用文献１の記載だけでは『トリプルＮウェルの内部に形成された複数のトリプルＰウェルと複数のトリプルＰウェルの上部にそれぞれ形成される複数のメモリブロック』を想到するのは困難であると思料する。 」と主張している。 
　
（４−３−２）しかしながら、上記（２−２）で認定したとおり、引用発明は、「前記Ｎ形ウェル２０２の内部に形成された４個のＰ形ポケットウェル２０３Ａ〜２０３Ｄ」と、「前記Ｐ形ポケットウェル２０３Ａ〜２０３Ｄ内にそれぞれ形成され」る「５１２個のブロックＢＫ１〜ＢＫ５１２」を含むものであるから、この点で相違しておらず、審判請求人の主張は失当である。
　
（４−３−３）なお、（いささか不自然な解釈ではあるが、）仮に、補正発明の「トリプルＮウェルの内部に形成された複数のトリプルＰウェル」が、本願の明細書及び図面に記載された実施例のように、「ビットラインＢ／Ｌ」に沿った方向に複数に分割されたものであると解釈した場合、すなわち、一つのビットラインに連結された複数のメモリブロックが、複数のトリプルＰウェルに分かれて位置するものであると解釈した場合についても、予備的に検討する。 
　この場合、引用発明の「ＮＡＮＤ型フラッシュメモリ」は、「４個のＰ形ポケットウェル２０３Ａ〜２０３Ｄ」が「ビットラインＢＬ」に沿った方向に分割されたものではなく、ある一つの「ビットラインＢＬ」に連結された「５１２個のブロックＢＫ１〜ＢＫ５１２」が、「４個のＰ形ポケットウェル２０３Ａ〜２０３Ｄ」に分かれて位置するものではない点でも、補正発明と相違することになる。
　しかしながら、一般に、不揮発性半導体メモリの分野において、メモリの消去単位を小さくするために、ウェルを複数に分割して、それぞれのウェルに分割したメモリブロックを設ける技術は、以下の周知例に記載されているように、当業者における周知技術であり、その際に、ビットラインに沿った方向にウェルを複数に分割すること、すなわち、一つのビットラインに連結された複数のメモリブロックが、複数のウェルに分かれて位置するようにすることも、以下の周知例に記載されているように、普通に行われていることである。
　したがって、引用発明において、「４個のＰ形ポケットウェル２０３Ａ〜２０３Ｄ」を「ビットラインＢＬ」に沿った方向に分割し、一つの「ビットラインＢＬ」に連結された「ブロックＢＫ１〜ＢＫ５１２」が、複数の「Ｐ形ポケットウェル」に位置するものとすること、すなわち、ある一つの「ビットラインＢＬ」に連結された「５１２個のブロックＢＫ１〜ＢＫ５１２」が、複数の「Ｐ形ポケットウェル」に分かれて位置するものとすることは、当業者が容易になし得たことである。
　以上のとおりであるから、たとえ、補正発明の「トリプルＮウェルの内部に形成された複数のトリプルＰウェル」が、「ビットラインＢ／Ｌ」に沿った方向に複数に分割されたものであると解釈した場合であっても、補正発明は、引用発明、及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
ａ．周知例：特開平３−２９０９６０号公報 
　上記周知例には、次の記載がある。 
　「２．特許請求の範囲
（１）〜（５）略
（６）
第１導電型半導体基板に第２導電型ウェルが形成され、前記第２導電型ウェル内に、浮遊ゲートと制御ゲートが積層されたＦＥＴＭＯＳ構造のメモリセルが、そのソース、ドレインを隣接するもの同士で共用する形で直列接続されてＮＡＮＤセルを構成してマトリクス配列されたメモリセルアレイを有し、各ＮＡＮＤセルの一端部のドレインは選択ゲートを介して列方向に走るビット線に接続され、各ＮＡＮＤセル内の制御ゲートは行方向に並ぶＮＡＮＤセルについて連続的に配設されてワード線を構成する不揮発性半導体記憶装置において
　
一つの第２導電型ウェル内に形成されたメモリセルアレイが基準電位配線となる第１導電型ソース拡散層によって取囲まれて複数ブロックに分割され
　前記複数ブロックのそれぞれに前記第２導電型ウェルの電位を設定するウェル電位設定用電極配線が前記ワード線と同じ方向に配設され、かつビット線コンタクト位置に隣接する位置で第２導電型ウェルにコンタクトし
ている
ことを特徴とする不揮発性半導体記憶装置
（７）
前記複数ブロックは、列方向に分割されている
（８）
前記基準電位線となる第１導電型ソース拡散層は、前記第２導電型ウェルを突き抜けて前記第１導電型半導体基板に接続されている
　「（発明が解決しようとする課題）
　以上のように従来のＥＥＰＲＯＭでは、一つのウェル内に形成された複数のセルを複数の単位ブロックに分けてデータ消去することができないという問題があった。
　本発明はこの様な点に鑑みなされたもので、
適当なメモリセルアレイ・ブロック単位毎のデータ消去を可能とした不揮発性半導体記憶装置を提供することを目的とする
　
　上記周知例には、不揮発性半導体記憶装置において、消去単位を小さくするために、第１導電型ソース拡散層により列方向（ビット線が走る方向）に分割された第２導電型ウェルに、メモリセルアレイが分割された複数ブロックが形成され、一つのビット線に接続されたＮＡＮＤセルを含む複数ブロックが、分割された第２導電型ウェルに分かれて位置することが記載されているものと認められる。
　
（５）独立特許要件についてのまとめ
　以上検討したとおり、補正発明は、引用発明、及び引用例の記載に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２４年５月２２日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜５に係る発明は、平成２２年１２月２７日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　一方、原査定の根拠となった平成２３年９月２０日付けの最後の拒絶理由通知において引用された特開平１０−１４４８９２号公報（引用例）には、上記第２．４．（２）に記載したとおりの事項、及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、引用発明、及び引用例の記載に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明、及び引用例の記載に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。