【事件の表示】
　平成　９年特許願第３４９８８４号「命令トレース供給方式」拒絶査定不服審判事件〔平成１０年　９月１１日出願公開、特開平１０−２４０５７２〕についてした平成２３年５月２４日付けの審決に対し、知的財産高等裁判所において審決取消しの判決（平成２３年（行ケ）１０３２０号、平成２４年９月２７日判決言渡）があったので、更に審理の結果、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　
１．原審の経緯
　本件に係る出願（以下「本願」と記す。）は、
１９９６年１２月１９日（以下「優先日」と記す。）の英国での出願を基礎とするパリ条約に基づく優先権主張を伴った、
平成９年１２月１９日付けの出願であって、
平成１０年２月１３日付けで特許法第３６条の２第２項の規定による翻訳文が提出され、
平成１６年１２月１７日付けで審査請求がなされ、
平成１７年８月１９日付けで手続補正書が提出され、
平成１８年８月２４日付けで拒絶理由通知（平成１８年８月２９日発送）がなされ、
平成１８年１１月２８日付けで意見書が提出され、
平成１９年１月２９日付けで拒絶査定（平成１９年２月６日謄本発送）がなされたものである。
　
２．当審での経緯
　本件審判請求は「原査定を取り消す、本願は特許をすべきものであるとの審決を求める。」との請求の趣旨で、
平成１９年５月７日付けでなされたものであり、
平成１９年５月３０日付けで手続補正書が提出され、
平成１９年９月２７日付けで特許法第１６４条第３項に定める報告（前置報告）がなされ、
平成２１年５月１日付けで当該報告に対する意見を求める旨の審尋（平成２１年５月１２日審尋書発送）がなされ、これに対して
平成２１年８月１２日付けで回答書が提出され、
平成２１年１１月１６日付けで拒絶理由通知（平成２１年１１月１７日発送）がなされ、
平成２２年２月１７日付けで意見書が提出されるとともに、
同日付けで手続補正書が提出され、
平成２２年８月２７日付けで拒絶理由通知（平成２２年８月３１日発送）がなされ、
平成２２年１２月２８日付けで意見書が提出されるとともに、
同日付けで手続補正書が提出され、
平成２３年５月２４日付けで「本件審判の請求は、成り立たない。」旨の審決（平成２３年６月７日謄本送達）がなされ、
平成２３年１０月５日付けで、当該審決を取り消す旨の判決を求める訴え（平成２３年（行ケ）第１０３２０号）が知的財産高等裁判所に提起され、
平成２４年９月２７日に当該審決を取り消す旨の判決があり、
平成２４年１０月３１日付けで拒絶理由通知（平成２４年１１月６日発送）（以下、この拒絶理由通知を「当審拒絶理由通知」と記す。）がなされ、
平成２５年５月７日付けで意見書（以下、単に「意見書」と記す場合はこの意見書を指す。）が提出されるとともに、
同日付けで誤訳訂正書が提出されたものである。
　
　
第２．特許法第２９条第２項（進歩性）について
　
１．本願発明の認定
　本願の請求項１に係る発明（以下「本願発明」と言う。）は、上記平成２５年５月７日付けの誤訳訂正書により訂正された特許請求の範囲、明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載されたとおりの次のものと認める。
　
「メモリから命令を取り出して実行する取り出し回路及び実行回路と、ＣＰＵによって実行される命令のメモリ内のアドレスを含む命令ポインタを順次保持する命令ポインタレジスタと、を含んで構成されるオン−チップＣＰＵであって、前記ＣＰＵの前記実行回路は、前記取り出し回路に新しいメモリ位置から命令の取り出しを開始
することを知らせる制御信号である
　前記ＣＰＵにバスにより接続され、前記ＣＰＵから前記バスを介して前記命令ポインタレジスタに順次保持された命令ポインタを受
信す
を有するメモリ
ストレージ
　を含んで構成され、
　前記命令トレースコントローラはさらに、前記ＣＰＵから前記バスを介して前記命令ポインタと
共に
た場合に
ストレージ
　単一チップ集積回路装置。」
　
　
２．先行技術
　
（１）引用文献
　本願の出願前かつ上記優先日よりも前に頒布され、上記当審拒絶理由通知の理由１．において引用された、下記引用文献には、それぞれ、下記引用文献記載事項が記載されている。（下線は当審付与。）
　
　
＜引用文献１＞
特開昭６３−２８４６４４号公報（昭和６３年１１月２１日出願公開）
　
　＜引用文献記載事項１−１＞
「２．特許請求の範囲
　
命令を格納するキャッシュメモリと、分岐命令のアドレス出力を示すフラグと、
キャッシュ制御手段と、命令のアドレスを保持するプログラムカウンタ
バス制御手段と
命令実行手段を備えた
命令アドレス出力回路
　
　＜引用文献記載事項１−２＞
「産業上の利用分野
　
本発明は、マイクロコンピュータの命令アドレス出力回路に関するものである
　
　＜引用文献記載事項１−３＞
「従来の技術
　従来、マイクロコンピュータのデバッグ装置には、プログラムデバッグ等を行う際に使用してプログラムの走行軌跡を記憶する命令アドレストレース回路が使用されている。従来の命令アドレストレース回路には、マイクロプロセッサが命令をフェッチする毎にそのアドレスをメモリに記憶するものと、命令のアドレスは分岐命令を実行しないかぎり単純増加するだけであるという点に注目し、
分岐命令実行時にその分岐命令のアドレスと分岐先の命令アドレスのみをメモリに記憶するものがある（例えば、特開昭５９−９９５７号公報）。
（第１頁下右欄第１行〜第１４行）
　
　＜引用文献記載事項１−４＞
「以上のように構成された従来の命令アドレス出力回路の動作について説明する。
　
まず、キャッシュ使用禁止フラグ２０がセットされておらず、分岐命令以外の命令を実行する時の動作について説明する
　プリフェッチカウンタ６が出力する命令フェッチアドレス６１の命令がキャッシュメモリ１に格納されている時は、キャッシュメモリ１から命令がバス９１に出力され、命令実行手段９によって実行される。
プリフェッチカウンタ６は命令が命令実行手段９によって受け取られた時点で次
命令実行手段９に受け取られた命令のサイズだけインクリメントされ、プログラムカウンタ４は命令の実行が完了した時点で実行された命令のサイズだけインクリメントされる。
　
　＜引用文献記載事項１−５＞
「
プリフェッチカウンタ６が出力する命令フェッチアドレス６１の命令がキャッシュメモリ１に格納されていない時は、キャッシュメモリ１からミスヒット信号１１がキャッシュ制御手段３０に出力され、キャッシュ制御手段３０は命令フェッチ要求信号３１をバス制御手段５０に出力する。バス制御手段５０はプリフェッチカウンタ６が出力する命令フェッチアドレス６１をアドレスバス５１に出力し、命令をフェッチすることを示す信号をステータス５２に出力して外部メモリから命令をフェッチする。
　
　＜引用文献記載事項１−６＞
「次にキャッシュ禁止フラグ２０は同様にセットされておらず、分岐命令を実行する時の動作について説明する。
　
命令実行手段９で分岐命令が実行されると、まず、分岐先アドレスセット信号９３が出力され、アドレス生成手段７によって出力された分岐先アドレス７１がプリフェッチカウンタ６とプログラムカウンタ４にセットされる。
　
　＜引用文献記載事項１−７＞
「作用
　本発明は前記した構成により、分岐命令のアドレス出力を示すフラグがセットされている時、分岐命令を実行すると、その時のプログラムカウンタの値、すなわち実行された分岐命令のアドレスを出力し、その後に分岐先命令を外部メモリからフェッチする。
　したがって、
デバッグ装置は出力された分岐命令のアドレスと、分岐先命令フェッチする時のアドレスをトレースメモリに記憶することによって
命令アドレストレースを行うことができる
　
　＜引用文献記載事項１−８＞
「実施例
　第１図は本発明の一実施例における命令アドレス出力回路のブロック図を示すのもである。第一図に於いて、
１は命令を格納するキャッシュメモリ、２は分岐命令のアドレス出力を示す分岐アドレス出力フラグ、３はキャッシュ制御手段、４は実行している命令のアドレスを保持するプログラムカウンタ、５は外部メモリのリード／ライトを行うバス制御手段、６は先読みする命令のアドレスを保持するプリフェッチカウンタ、７は分岐命令の分岐先アドレスを生成するアドレス生成手段、９は命令実行手段
　
　＜引用文献記載事項１−９＞
「次に、
分岐アドレス出力フラグ２がセットされている時の動作について説明する
　
分岐命令以外の命令を実行する時の動作については、分岐アドレス出力フラグ２がセットされていない時、すなわち、従来の命令アドレス出力回路のキャッシュ使用禁止フラグがセットされていない時の動作とまったく同じである。
　
　＜引用文献記載事項１−１０＞
「
分岐命令が命令実行手段９で実行される
、まず、分岐命令実行信号９２が出力され、バス制御手段５はプログラムカウンタ４が出力する実行命令アドレス、すなわち分岐命令のアドレスをアドレスバス５１に、分岐命令アドレスを出力していることを示す信号をステータス５２に出力する。続いて、命令実行手段９は分岐先アドレスセット信号９３を出力し、アドレス生成手段７によって出力された分岐先アドレス７１がプリフェッチカウンタ６とプログラムカウンタ４にセットされる。キャッシュ制御手段３は、
ミスヒット信号１１に関係無く命令フェッチ要求信号３１をバス制御手段５に出力する。バス制御手段５はプリフェッチカウンタ６が出力する命令フェッチアドレス６１、すなわち分岐先の命令アドレスをアドレスバス５１に出力し、命令をフェッチすることを示す信号をステータス５２に出力して外部メモリから分岐先の命令をフェッチする。
　
　＜引用文献記載事項１−１１＞
「以上のように本実施例によれば、分岐アドレス出力フラグと、分岐アドレス出力フラグがセットされている時に分岐命令が実行されると、プログラムカウンタの保持する実行命令アドレスを出力するバス制御手段と、分岐アドレス出力フラグがセットされている時に分岐先命令をフェッチする場合、キャッシュメモリを使用禁止状態と同様に制御するキャッシュ制御手段とを設けることにより、分岐命令のアドレスと分岐先のアドレスを常にマイクロコンピュータの外部に出力することができる。
　したがって、
デバッグ装置は分岐命令のアドレスとその直後にフェッチされる命令のアドレスをトレースメモリに記憶することによって、命令アドレストレースを行うことができ
　
　＜引用文献記載事項１−１２＞
「発明の効果
　以上説明したように、本発明によれば、内蔵キャッシュメモリを完全に使用禁止状態にすることなく命令アドレストレースを行うことができ、マイクロコンピュータを実装して実時間動作させる状態と極めて近い状態においてマイクロコンピュータシステムをデバッグできる。
また、従来のデバッグ装置が必要とした分岐判定回路も必要とせず、その実用的効果は大きい。
　
　＜引用文献記載事項１−１３＞
「
　　　　　　　　　　　　　　　　　　　　　　　　　　　」（第1図）
　
　
＜引用文献２＞
特開平０４−０７７８３３号公報（平成４年３月１１日出願公開）
　
　＜引用文献記載事項２−１＞
「２．特許請求の範囲
（１）
メインＣＰＵをコアにしてＲＯＭやＲＡＭおよび周辺ＬＳＩの各種機能を１チップに組み合わせて特定用途向けに作られるマイコンＡＳＩＣチップ内に、
トレース機能
を制御する前記メインＣＰＵとは独立したコントロールＣＰＵブロックと
トレース内容結果を格納するトレースメモリＲＡＭと、
から少なくとも構成することを特徴とするデバッグ環境を備えた集積回路
　
　
＜引用文献３＞
特開平０５−２４１８９３号公報（平成５年９月２１日出願公開）
　
　＜引用文献記載事項３−１＞
「【００１７】図３の他の実施例（その２）において、
トレースメモリ17はプロセッサ11に内蔵されており
　
　
＜引用文献４＞
特開平０８−０９５８２４号公報（平成８年４月１２日出願公開）
　
　＜引用文献記載事項４−１＞
「【００３０】アドレス・バス４は中央処理装置コア１４とオン・チップ・メモリ８との間に設けられている。中央処理装置コア１４は、アドレス・バス４上にアドレスを主張して、オン・チップ・メモリ８内のどのメモリ位置をアクセスすべきか、及びその値を命令／データ・バス６を介して返送した又は書き込んだことをオン・チップ・メモリ８に対して示す。
【００３１】更に、
中央処理装置集積回路２はトレース・データ発生器１８も備えている。
　
＜引用文献５＞
特開平０３−０２２１４６号公報（平成３年１月３０日出願公開）
　
　＜引用文献記載事項５−１＞
「ｌ５はトレースメモリ１４のアドレスを制御するカウンタであり、トレースメモリ１４がフル状態となるカウント時に於いて“１”レベルのキャリーアウト信号（ＣＯＰ）を出力する。」（第２頁下右欄第１８行〜第３頁上左欄第１行）
　
　
＜引用文献６＞
特開平０５−２９８１４４号公報（平成５年１１月１２日出願公開）
　
　＜引用文献記載事項６−１＞
「【０００４】バッファ１０は複数のデータを保持することができ、データを書き込むアドレスは
ライトカウンタ１２
　
　＜引用文献記載事項６−２＞
「【００２２】バッファ３は、複数のデータを保持することができ、データの書込みアドレスは
ライトカウンタ５
　
　
＜引用文献７＞
特開昭５９−０９９５５７号公報（昭和５９年６月８日出願公開）
　
　＜引用文献記載事項７−１＞
「本発明は上記の欠点に鑑みてなされたもので、アドレスのトレースに際し、
入力されるアドレスとその直前に入力されたアドレスとの変化差分を求め、該差分が２以上
　
　＜引用文献記載事項７−２＞
「該遅延回路１３の出力により内容を＋１ずつ更新するアドレスカウンタ１４と、」（第２頁上右欄第１０行〜第１１行）
　
（２）参考文献
　本願の出願前かつ上記優先日よりも前に頒布された刊行物である下記参考文献には、それぞれ、下記参考文献記載事項が記載されている。（下線は当審付与。）
　
　
＜参考文献１＞
特開昭６２−０５５７３８号公報（昭和６２年３月１１日出願公開）
　
　＜参考文献記載事項１−１＞
「第２図に示す様に、
ＪＭＰ信号１０２はセレクタ５１に接続されており、本信号がオンの時は、ジヤンプ先アドレス５０４が選択され、その内容がプログラムカウンタ５０にセツトされる。
　
　＜参考文献記載事項１−２＞
「第１図はＰＣトレーサ７０の構成を示している。ＰＣトレーサ７０は、ジヤンプフラグ７１と、
トレースアドレスカウンタ７２
　
ジヤンプフラグ７１は、ＪＭＰ信号とＥＮＤ信号が同時にオンしている場合にセツトされ、次のＥＮＤ信号によってクリアされる。トレースアドレスカウンタ７２は、アツプタウンカウンタであり、ＪＭＰ信号とＥＮＤ信号がオンのとき、あるいは、ジヤンプフラグとＥＮＤ信号がオンのときＯＲゲート７６がオンになるためカウントアツプされ、ＴＲＣＲＤ信号１０３がオンのときカウントダウンする。
　
メモリ７３は、プログラムカウンタ５０の出力５００が入力に接続され、ＷＥ入力１７６がオンのとき入力が書込まれる。ＷＥ入力１７６は、ＪＭＰ信号とＥＮＤ信号がオンのときと、ジヤンプフラグとＥＮＤ信号がオンのとき、オンとなる。すなわち、ＪＭＰ信号とＥＮＤ信号がオンのときのプログラムカウンタの内容、つまり、ジヤンプした先のアドレスとがメモリに書込まれる。
　
　
＜参考文献２＞
特開平０５−１７３７７９号公報（平成５年７月１３日出願公開）
　
　＜参考文献記載事項２−１＞
「【００２５】
【実施例】
（実施例１）以下、第１の発明の一実施例について、図面を用いて説明する。
【００２６】図１において、
プログラムアドレスセレクタ１０３は、選択信号１１０をローレベルとしたときはＡ入力（すなわち、加算器１０２の出力値）を、ハイレベルとしたときはＢ入力（すなわち、分岐アドレス発生回路１０１の出力値）を、それぞれ選択するように構成されている
【００２７】ここで、デジタル演算集積回路をリセット（もしくは初期化）した際は、制御信号１１０はローレベルに設定されるので、プログラムアドレスセレクタ１０３は加算器１０２からの入力値「００１」を選択する。この値はアドレスカウンタ用レジスタ１０４を介して命令用メモリ１０５に入力され、命令用メモリ１０５は００１番地に記憶された命令データを出力する。
【００２８】命令解読部１０７は、入力した命令データを解読し、命令データが分岐命令を表すものでないときは、選択信号１１０をローレベルにしたまま、この命令データを制御信号に変換して出力する。
【００２９】一方、解読した命令データが分岐命令を表すものである場合は、命令解読部１０７は、選択信号１１０をハイレベルに変更するとともに、この命令データを分岐命令信号１１１として分岐アドレス発生回路１０１に転送する。分岐アドレス発生回路１０１は、この分岐命令信号１１１から分岐先のアドレスを示すアドレス信号を生成して、プログラムアドレスセレクタ１０３に対して出力する。
このとき、プログラムアドレスセレクタ１０３は、選択信号１１０がハイレベルなので、この分岐アドレス発生回路１０１から入力したアドレスの方を、アドレスカウンタ用レジスタ１０４に対して出力する。
【００３０】分岐命令を表す命令デ−タのアドレスおよび分岐先のアドレスは、アドレス選択回路２００とアドレス発生回路２１０とによって、アドレス用メモリ１０８に記憶される。
【００３１】
アドレス選択回路２００は、システムクロックΦにしたがって選択信号１１０を取り込むラッチ２０２と、入力Ａより選択信号１１０を取り込むとともに入力Ｂよりラッチ２０２の出力を取り込むＮＯＲ回路２０４と、入力ＡよりシステムクロックΦを取り込むと共に入力ＢよりＮＯＲ回路２０４の出力を取り込むＯＲ回路２０６とによって構成されている
　
　＜参考文献記載事項２−２＞
「【００３２】また、
アドレス発生器２１０は、システムクロックΦにしたがって、アドレス用メモリ１０８の記憶アドレスを指定するアドレス信号を順次出力するラッチ２１４と、このラッチ２１４の出力を取り込んで「１」を加算して再びラッチ２１４に送る加算器２１２とによって構成されている。かかる構成により、０００番地から始まるアドレスを順次発生させることができる。
　
　
３．引用発明の認定
　
（１）引用文献１には、上記引用文献記載事項１−２のとおり「マイクロコンピュータの命令アドレス出力回路」を説明する文献であるから、「命令アドレス出力回路を有するマイクロコンピュータ」が記載されているとも言える。
　
（２）上記引用文献記載事項１−１、１−８等から明らかなように、該「命令アドレス出力回路」は、
「命令を格納するキャッシュメモリと、
分岐命令のアドレス出力を示す分岐アドレス出力フラグと、
キャッシュ制御手段と、
実行している命令のアドレスを保持するプログラムカウンタと、
外部メモリのリード／ライトを行うバス制御手段と、
先読みする命令のアドレスを保持するプリフェッチカウンタと、
分岐命令の分岐先アドレスを生成するアドレス生成手段と、
命令実行手段とを備え」
ている。
　
（３）そして、上記引用文献記載事項１−１３等から明らかなように、前記「命令アドレス出力回路」は、
「前記命令実行手段は分岐先アドレスセット信号及び分岐命令実行信号を出力し、
前記分岐先アドレスセット信号は前記プログラムカウンタ及び前記プリフェッチカウンタに供給され、
前記分岐命令実行信号は前記キャッシュ制御手段及び前記バス制御手段に供給され、
前記プログラムカウンタは実行命令アドレスを出力し、該実行命令アドレスは前記アドレス生成手段、前記命令実行手段及び前記バス制御手段に供給され、
前記プリフェッチカウンタは命令フェッチアドレスを出力し、該命令フェッチアドレスは前記キャッシュメモリ及び前記バス制御手段に供給され、
前記バス制御手段はアドレスバス及びステータスに接続され」
ているものである。
　
（４）そして、上記引用文献記載事項１−９、１−４等から明らかなように、前記「命令アドレス出力回路」は
「前記分岐アドレス出力フラグがセットされ前記実行手段が分岐命令以外の命令を実行するときであって、前記プリフェッチカウンタが出力する命令フェッチアドレスの命令が前記キャッシュメモリに格納されているときには、
前記キャッシュメモリからの命令が前記命令実行手段によって実行され、
該命令が前記命令実行手段によって受け取られた時点で前記プリフェッチカウンタが該命令のサイズだけインクリメントされ、該命令の実行が完了した時点で前記プログラムカウンタが実行された該命令のサイズだけインクリメントされ」
るものである。
　
（５）上記引用文献記載事項１−９、１−５等から明らかなように、前記「命令アドレス出力回路」は
「前記分岐アドレス出力フラグがセットされ前記実行手段が分岐命令以外の命令を実行するときであって、前記プリフェッチカウンタが出力する命令フェッチアドレスの命令が前記キャッシュメモリに格納されていないときは、
前記キャッシュメモリからミスヒット信号が前記キャッシュ制御手段に出力され、前記キャッシュ制御手段が命令フェッチ要求信号を前記バス制御手段に出力し、
前記バス制御手段が前記プリフェッチカウンタが出力する命令フェッチアドレスをアドレスバスに出力し、命令をフェッチすることを示す信号をステータスに出力して外部メモリから命令をフェッチ」
するものである。
　
（６）そして、上記引用文献記載事項１−１０等から明らかなように、前記「命令アドレス出力回路」は
「前記分岐アドレス出力フラグがセットされ分岐命令が前記命令実行手段で実行されるときは、
まず、前記分岐命令実行信号が出力され、前記バス制御手段が前記プログラムカウンタが出力する実行命令アドレス、すなわち分岐命令のアドレスを前記アドレスバスに、分岐命令アドレスを出力していることを示す信号を前記ステータスに出力し、
続いて、前記命令実行手段が分岐先アドレスセット信号を出力し、前記アドレス生成手段によって出力された分岐先アドレスが前記プリフェッチカウンタと前記プログラムカウンタにセットされ、
キャッシュ制御手段は、ミスヒット信号に関係無く命令フェッチ要求信号を前記バス制御手段に出力し、
前記バス制御手段が前記プリフェッチカウンタが出力する命令フェッチアドレス、すなわち分岐先の命令アドレスを前記アドレスバスに出力し、命令をフェッチすることを示す信号を前記ステータスに出力して外部メモリから分岐先の命令をフェッチする」
ものである。
　
（７）そして、上記引用文献記載事項１−７、１−１２等から明らかなように、前記「命令アドレス出力回路」は
「デバッグ装置が出力された前記分岐命令のアドレスと、前記分岐先命令をフェッチする時のアドレスをトレースメモリに記憶することによって、命令アドレストレースを行うことができるようになされた」
ものである。
　
（８）よって、引用文献１には下記の引用発明が記載されていると認められる。
　
＜引用発明＞
「命令を格納するキャッシュメモリと、
分岐命令のアドレス出力を示す分岐アドレス出力フラグと、
キャッシュ制御手段と、
実行している命令のアドレスを保持するプログラムカウンタと、
外部メモリのリード／ライトを行うバス制御手段と、
先読みする命令のアドレスを保持するプリフェッチカウンタと、
分岐命令の分岐先アドレスを生成するアドレス生成手段と、
命令実行手段とを備え、
前記命令実行手段は分岐先アドレスセット信号及び分岐命令実行信号を出力し、
前記分岐先アドレスセット信号は前記プログラムカウンタ及び前記プリフェッチカウンタに供給され、
前記分岐命令実行信号は前記キャッシュ制御手段及び前記バス制御手段に供給され、
前記プログラムカウンタは実行命令アドレスを出力し、該実行命令アドレスは前記アドレス生成手段、前記命令実行手段及び前記バス制御手段に供給され、
前記プリフェッチカウンタは命令フェッチアドレスを出力し、該命令フェッチアドレスは前記キャッシュメモリ及び前記バス制御手段に供給され、
前記バス制御手段はアドレスバス及びステータスに接続され、
前記分岐アドレス出力フラグがセットされ前記実行手段が分岐命令以外の命令を実行するときであって、前記プリフェッチカウンタが出力する命令フェッチアドレスの命令が前記キャッシュメモリに格納されているときには、
前記キャッシュメモリからの命令が前記命令実行手段によって実行され、
該命令が前記命令実行手段によって受け取られた時点で前記プリフェッチカウンタが該命令のサイズだけインクリメントされ、該命令の実行が完了した時点で前記プログラムカウンタが実行された該命令のサイズだけインクリメントされ、
前記分岐アドレス出力フラグがセットされ前記実行手段が分岐命令以外の命令を実行するときであって、前記プリフェッチカウンタが出力する命令フェッチアドレスの命令が前記キャッシュメモリに格納されていないときは、
前記キャッシュメモリからミスヒット信号が前記キャッシュ制御手段に出力され、前記キャッシュ制御手段が命令フェッチ要求信号を前記バス制御手段に出力し、
前記バス制御手段が前記プリフェッチカウンタが出力する命令フェッチアドレスをアドレスバスに出力し、命令をフェッチすることを示す信号をステータスに出力して外部メモリから命令をフェッチし、
前記分岐アドレス出力フラグがセットされ分岐命令が前記命令実行手段で実行されるときは、
まず、前記分岐命令実行信号が出力され、前記バス制御手段が前記プログラムカウンタが出力する実行命令アドレス、すなわち分岐命令のアドレスを前記アドレスバスに、分岐命令アドレスを出力していることを示す信号を前記ステータスに出力し、
続いて、前記命令実行手段が分岐先アドレスセット信号を出力し、前記アドレス生成手段によって出力された分岐先アドレスが前記プリフェッチカウンタと前記プログラムカウンタにセットされ、
キャッシュ制御手段は、ミスヒット信号に関係無く命令フェッチ要求信号を前記バス制御手段に出力し、
前記バス制御手段が前記プリフェッチカウンタが出力する命令フェッチアドレス、すなわち分岐先の命令アドレスを前記アドレスバスに出力し、命令をフェッチすることを示す信号を前記ステータスに出力して外部メモリから分岐先の命令をフェッチする命令アドレス出力回路であって
デバッグ装置が出力された前記分岐命令のアドレスと、前記分岐先命令をフェッチする時のアドレスをトレースメモリに記憶することによって、命令アドレストレースを行うことができるようになされた
命令アドレス出力回路を有するマイクロコンピュータ」
　
　
４．対比
　以下に、本願発明と引用発明とを比較する。
　
（１）引用発明は「命令アドレス出力回路を有するマイクロコンピュータ」であり、本願発明は「単一チップ集積回路装置」であるところ、両者はともに「回路装置」と言える点で共通すると言える。
　
（２）
ア．引用発明における「キャッシュメモリ」「キャッシュ制御手段」「プログラムカウンタ」「プリフェッチカウンタ」「アドレス生成手段」「命令実行手段」はＣＰＵの一部を構成するものであることは明らかであり、これは本願発明における「オン−チップＣＰＵ」に対応付けられるものであるところ、両者とも「ＣＰＵ」と言えるものである点で共通する。
　
イ．引用発明の「キャッシュメモリ」「キャッシュ制御手段」「プログラムカウンタ」「プリフェッチカウンタ」は本願発明における「取り出し回路」に対応付けられるものであるところ、前者は「前記キャッシュ制御手段が命令フェッチ要求信号を前記バス制御手段に出力」したりするものであるから、前者も「メモリから命令を取り出」す「取り出し回路」といえるものである。
　
ウ．引用発明における「命令実行手段」及び「アドレス生成手段」は、本願発明における「実行回路」に対応付けることができるものであり、前者も「命令を」「実行する」「実行回路」といえるものである。
　
エ．引用発明における「プログラムカウンタ」は、本願発明における「命令ポインタレジスタ」に対応付けられるものであるところ、前者は「実行している命令のアドレスを保持する」ものであり、該保持される「アドレス」は「ＣＰＵによって実行される命令のメモリ内のアドレスを含む命令ポインタ」といえるものであるから、後者と同様に「ＣＰＵによって実行される命令のメモリ内のアドレスを含む命令ポインタを順次保持する命令ポインタレジスタ」と言えるものである。
　
オ．
オ−１．引用発明における「分岐命令実行信号」は、本願発明における「制御信号」に対応付けられるものであるところ、引用発明においては、
「前記分岐命令実行信号は前記キャッシュ制御手段及び前記バス制御手段に供給され」ており、
「前記実行手段が分岐命令以外の命令を実行するとき」すなわち該「分岐命令実行信号」が出力されないときには、
「前記プリフェッチカウンタが出力する命令フェッチアドレスの命令が前記キャッシュメモリに格納されているときには、
前記キャッシュメモリからの命令が前記命令実行手段によって実行され、
該命令が前記命令実行手段によって受け取られた時点で前記プリフェッチカウンタが該命令のサイズだけインクリメントされ、該命令の実行が完了した時点で前記プログラムカウンタが実行された該命令のサイズだけインクリメントされ」、
「前記プリフェッチカウンタが出力する命令フェッチアドレスの命令が前記キャッシュメモリに格納されていないときは、
前記キャッシュメモリからミスヒット信号が前記キャッシュ制御手段に出力され、前記キャッシュ制御手段が命令フェッチ要求信号を前記バス制御手段に出力し、
前記バス制御手段が前記プリフェッチカウンタが出力する命令フェッチアドレスをアドレスバスに出力し、命令をフェッチすることを示す信号をステータスに出力して外部メモリから命令をフェッチ」するように動作し、
該「分岐命令実行信号」が出力されるとき、すなわち「分岐命令が前記命令実行手段で実行されるとき」には、
「まず、前記分岐命令実行信号が出力され、前記バス制御手段が前記プログラムカウンタが出力する実行命令アドレス、すなわち分岐命令のアドレスを前記アドレスバスに、分岐命令アドレスを出力していることを示す信号を前記ステータスに出力し、
続いて、前記命令実行手段が分岐先アドレスセット信号を出力し、前記アドレス生成手段によって出力された分岐先アドレスが前記プリフェッチカウンタと前記プログラムカウンタにセットされ、
キャッシュ制御手段は、ミスヒット信号に関係無く命令フェッチ要求信号を前記バス制御手段に出力し、
前記バス制御手段が前記プリフェッチカウンタが出力する命令フェッチアドレス、すなわち分岐先の命令アドレスを前記アドレスバスに出力し、命令をフェッチすることを示す信号を前記ステータスに出力して外部メモリから分岐先の命令をフェッチする」ように動作する。
　したがって、引用発明における「分岐命令実行信号」は「キャッシュ制御手段」及び「バス制御手段」に「新しいメモリ位置から命令の取り出しを開始することを知らせる制御信号である」と言える。
　
オ−２．また、「分岐命令実行信号」は「分岐命令が前記命令実行手段で実行されるとき」出力される信号であるところ、「分岐命令」が「実行」されれば、実行される命令のメモリ内のアドレスは必然的に不連続になるので、引用発明における「分岐命令実行信号」は、本願発明における「制御信号」と同様に「前記アドレスの１つが、そのアドレスの前回アドレスのメモリ内の次に続くアドレスではないという不連続を示す制御信号」とも言えるものである。
　なお、「分岐命令」の「実行」との表現は広義に解釈すれば、条件分岐命令における条件が不成立の場合の動作、すなわち、実行する命令のアドレスが連続するような動作も含むこともあるが、引用文献１には、従来技術として「分岐命令実行時にその分岐命令のアドレスと分岐先の命令アドレスのみをメモリに記憶するものがある（例えば、特開昭５９−９９５７号公報）。」（引用文献記載事項１−３より引用。なお、この「特開昭５９−９９５７号公報」は「特開昭５９−９９５５７号公報」（引用文献７）の誤記であることは明らかであり、この文献で説明される発明は引用文献記載事項７−１のごとく「入力されるアドレスとその直前に入力されたアドレスとの変化差分を求め、該差分が２以上」のときにのみアドレストレースするものである。）と記載されており、また、引用発明の効果として「また、従来のデバッグ装置が必要とした分岐判定回路も必要とせず、その実用的効果は大きい。」（引用文献記載事項１−１２より引用。）などの記載があること等から見て、引用文献１における「分岐命令」の「実行」との表現は、実行する命令のアドレスが不連続になることを意味するものとして用いていることは明らかである。
　
オ−３．したがって、引用発明においても本願発明と同様に「前記ＣＰＵの前記実行回路は、前記取り出し回路に新しいメモリ位置から命令の取り出しを開始することを知らせる制御信号であると共に、前記アドレスの１つが、そのアドレスの前回アドレスのメモリ内の次に続くアドレスではないという不連続を示す制御信号を生成するよう動作可能である」と言えるものである。
　
カ．よって、引用発明と本願発明とは
「メモリから命令を取り出して実行する取り出し回路及び実行回路と、ＣＰＵによって実行される命令のメモリ内のアドレスを含む命令ポインタを順次保持する命令ポインタレジスタと、を含んで構成されるＣＰＵであって、前記ＣＰＵの前記実行回路は、前記取り出し回路に新しいメモリ位置から命令の取り出しを開始することを知らせる制御信号であると共に、前記アドレスの１つが、そのアドレスの前回アドレスのメモリ内の次に続くアドレスではないという不連続を示す制御信号を生成するよう動作可能である、ＣＰＵ」
を含んで構成されている点で共通する。
　
（３）
ア．引用発明における「バス制御手段」は、「前記プログラムカウンタが出力する実行命令アドレス、すなわち分岐命令のアドレスを前記アドレスバスに、分岐命令アドレスを出力していることを示す信号を前記ステータスに出力」する等の命令アドレストレース機能を実現するために必要となる処理を行う手段であるから、本願発明における「命令トレースコントローラ」に対応づけることができる。
　
イ．また、本願発明における「バス」は、これによって「命令トレースコントローラ」が「前記ＣＰＵに」「接続され」、しかも、これを「介して」「命令トレースコントローラ」が「前記ＣＰＵから」「前記命令ポインタレジスタに順次保持された命令ポインタを受信する」ものであるから、本願の【図１２】【図１３】【図１４】等において「命令ポインタレジスタ４０６」と「命令トレースコントローラ４００」とを結ぶ「バス３１０」に対応するものと解される。してみると、引用発明における「分岐命令実行信号」及び「実行命令アドレス」を「バス制御手段」に供給する線路（引用文献記載事項１−１３の９２、４１）は本願発明における「バス」に相当するものであると言える。
　
ウ．そして、引用発明においては「前記プログラムカウンタは実行命令アドレスを出力し、該実行命令アドレスは」「前記バス制御手段に供給され」るのであるから、引用発明における「バス制御手段」は、「前記ＣＰＵにバスにより接続され、前記ＣＰＵから前記バスを介して前記命令ポインタレジスタに順次保持された命令ポインタを受信するように作動可能である命令トレースコントローラ」と言えるものでもある。
　
エ．さらに、引用発明は「デバッグ装置が出力された前記分岐命令のアドレスと、前記分岐先命令をフェッチする時のアドレスをトレースメモリに記憶することによって、命令アドレストレースを行うことができるようになされた」ものであるから、引用発明における「バス制御手段」も「トレースストレージ位置を有するメモリに接続され」ていることは明らかである。
　
オ．また、引用発明は「分岐命令が前記命令実行手段で実行されるときは」「前記プログラムカウンタが出力する実行命令アドレス、すなわち分岐命令のアドレスを前記アドレスバスに、分岐命令アドレスを出力していることを示す信号を前記ステータスに出力」し「デバッグ装置が出力された前記分岐命令のアドレスと、前記分岐先命令をフェッチする時のアドレスをトレースメモリに記憶する」ものであり、しかも、「分岐命令以外の命令を実行するとき」には「前記キャッシュメモリからの命令が前記命令実行手段によって実行され」る、あるいは、「前記プリフェッチカウンタが出力する命令フェッチアドレスをアドレスバスに出力し、命令をフェッチすることを示す信号をステータスに出力して外部メモリから命令をフェッチ」するため「プログラムカウンタ」の出力が外部に出力されることは無く、これを「トレースメモリに記憶する」ことも行われない。
　すなわち、引用発明における「バス制御手段」は「プログラムカウンタ」が出力するアドレスのうち「分岐命令が前記命令実行手段で実行されるとき」のものだけを選択して「トレースメモリに記憶する」ように作用するものであるから、「前記受信した命令ポインタのアドレスのうちの選択された１つを前記トレースストレージ位置に記憶させる」ものであるとも言える。
　
カ．したがって、引用発明も本願発明と同様に
「前記ＣＰＵにバスにより接続され、前記ＣＰＵから前記バスを介して前記命令ポインタレジスタに順次保持された命令ポインタを受信するように作動可能である命令トレースコントローラであって、トレースストレージ位置を有するメモリに接続され、前記受信した命令ポインタのアドレスのうちの選択された１つを前記トレースストレージ位置に記憶させる命令トレースコントローラ」「を含んで構成され」
ていると言える。
　
（４）
ア．引用発明においては「分岐命令実行信号」が「バス制御手段に供給され」、しかも「実行命令アドレス」も「バス制御手段に供給され」るのであるから、引用発明における「分岐命令実行信号」は「前記ＣＰＵから前記バスを介して前記命令ポインタと共に前記命令トレースコントローラに送信される前記制御信号」とも言えるものである。
　
イ．また、引用発明は「分岐命令が前記命令実行手段で実行されるときは」「前記分岐命令実行信号が出力され」「前記バス制御手段が前記プログラムカウンタが出力する実行命令アドレス、すなわち分岐命令のアドレスを前記アドレスバスに、分岐命令アドレスを出力していることを示す信号を前記ステータスに出力」するのであるから、引用発明における「バス制御手段」の行う「分岐命令のアドレスを前記アドレスバスに、分岐命令アドレスを出力していることを示す信号を前記ステータスに出力」するとの動作は、「前記制御信号を受信した場合に、前記制御信号の検知に基づいて」なされるものであることは明らかである。
　
ウ．そして、上記（３）でも述べたように、引用発明における「バス制御手段」は「プログラムカウンタ」が出力するアドレスのうち「分岐命令が前記命令実行手段で実行されるとき」のものだけを選択して「トレースメモリに記憶する」ように作用するものであり、これは本願発明における「命令トレースコントローラ」と同様に「前記アドレスのうちの選択された１つを前記トレースストレージ位置に記憶する」ものであると言える。
　
エ．よって、引用発明も本願発明と同様に
「前記命令トレースコントローラはさらに、前記ＣＰＵから前記バスを介して前記命令ポインタと共に前記命令トレースコントローラに送信される前記制御信号を受信した場合に、前記制御信号の検知に基づいて前記アドレスのうちの選択された１つを前記トレースストレージ位置に記憶する」
ものであると言える。
　
　
５．よって、本願発明は、下記一致点で引用発明と一致し、下記相違点を有する点で引用発明と相違する。
　
＜一致点＞
「メモリから命令を取り出して実行する取り出し回路及び実行回路と、ＣＰＵによって実行される命令のメモリ内のアドレスを含む命令ポインタを順次保持する命令ポインタレジスタと、を含んで構成されるＣＰＵであって、前記ＣＰＵの前記実行回路は、前記取り出し回路に新しいメモリ位置から命令の取り出しを開始することを知らせる制御信号であると共に、前記アドレスの１つが、そのアドレスの前回アドレスのメモリ内の次に続くアドレスではないという不連続を示す制御信号を生成するよう動作可能である、ＣＰＵと、
　前記ＣＰＵにバスにより接続され、前記ＣＰＵから前記バスを介して前記命令ポインタレジスタに順次保持された命令ポインタを受信するように作動可能である命令トレースコントローラであって、トレースストレージ位置を有するメモリに接続され、前記受信した命令ポインタのアドレスのうちの選択された１つを前記トレースストレージ位置に記憶させる命令トレースコントローラと、
　を含んで構成され、
　前記命令トレースコントローラはさらに、前記ＣＰＵから前記バスを介して前記命令ポインタと共に前記命令トレースコントローラに送信される前記制御信号を受信した場合に、前記制御信号の検知に基づいて前記アドレスのうちの選択された１つを前記トレースストレージ位置に記憶する、
　回路装置。」
　
＜相違点＞
　本願発明は「単一チップ集積回路装置」であり、そのＣＰＵは「オン−チップ」ＣＰＵである。（これに対し、引用文献１には引用発明が「単一チップ集積回路装置」である旨、および、そのＣＰＵが「オン−チップ」ＣＰＵである旨を直接的に明示する記載はない。）
　
　
６．判断
（１）相違点について
　上記相違点について検討するに、トレースのための回路をＣＰＵと同じチップ上に構成することは、当業者が適宜に採用している周知慣用の設計事項にすぎず（必要があれば引用文献２（特に引用文献記載事項２−１）、引用文献３（特に引用文献記載事項３−１）、引用文献４（特に引用文献記載事項４−１）等参照。）、その場合にはＣＰＵは必然的に「オン−チップ」ＣＰＵとなる。
　してみると、引用発明を上記相違点に係る事項を備えたものとすることは当業者が適宜に採用し得た設計事項にすぎない。
　
（２）小結
　以上のとおりであるから、本願発明の構成は引用発明に基づいて、当業者が容易に想到し得たものである。
　また、本願発明の効果は、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
　よって、本願発明は、引用発明に基づいて、当業者が容易に発明をすることができたものである。
　
　
７．請求人の主張等について、
（１）意見書の主張について
ア．請求人は意見書の「【意見の内容】」「４．特許法第２９条第２項（理由１）について」において
『審判官殿は引用文献１の「分岐命令実行信号９２」が本発明の「制御信号」に相当する
としています。
　しかし、本発明の「制御信号」は、
　Ａ．取り出し回路に新しいメモリ位置から命令の取り出しを開始することを知らせる（即ち、ＣＰＵが取り出し回路に、命令ポインタレジスタのアドレスを書き換えることを指示又は通知する制御信号）
　Ｂ．命令ポインタのアドレスの不連続を示す
　Ｃ．ＣＰＵから命令ポインタと共に命令トレースコントローラに送信されるものです。
　これに対し、「分岐命令実行信号９２」は、「分岐命令が命令実行手段９で実行されるとバス制御部５に出力される」ものであり、取り出し回路（キャッシュメモリ１、キャッシュ制御手段３、プリフェッチカウンタ６）では使用されていません。
　また、引用文献１はバス制御部５が分岐命令実行信号９２の受信に基づき、「プログラムカウンタ４が出力する実行命令アドレス、すなわち分岐命令のアドレス」をアドレスバス５１に出力することを記載していますが、これがどのタイミングでバス制御部５に送信されているかは記載していません。しかし、バス制御部５が分岐命令実行信号９２の受信に基づいて、分岐命令のアドレスを出力するよう動作していることから、分岐命令実行信号９２と共に送信されるものではないと考えられます。
　従って、ＡとＣの特徴を欠いており、本発明の「制御信号」には相当しません。
　また、本発明は、ＣＰＵが取り出し回路を制御するために使用する「制御信号」を、命令トレースコントローラへの不連続アドレスの通知にも兼用することで、命令トレースのための信号を新たに生成する必要がなく、簡単なＣＰＵの構成で命令トレースを行うことができるという効果を奏します。
　これに対し、引用文献１においては、分岐先アドレスをプリフェッチカウンタとプログラムカウンタにセットするための「分岐先アドレスセット信号９３」（取り出し回路を制御するための信号に相当しうる）の他に、バス制御部５への通知のために「分岐命令実行信号９２」を生成しており、即ち、取り出し回路への制御信号と、アドレスの不連続を示す制御信号とを別々に生成しています。従って、これら制御信号を１つの制御信号で兼ねる本発明のような効果を奏することはできません。
　また、引用文献１には取り出し回路への制御信号を命令トレースのための信号と兼用するという教示や示唆もないので、当業者は引用文献１から本発明の構成を容易に想到することはできません。』
との主張をしている。
　
イ．しかしながら、上記４．（２）オ．でも論じたとおり、引用発明における「分岐命令実行信号」は上記意見書の主張におけるＡの要件を備えることは明らかである。
　
ウ．また、本願の特許請求の範囲には「制御信号」が「ＣＰＵが取り出し回路に、命令ポインタレジスタのアドレスを書き換えることを指示又は通知する制御信号」である旨の記載は無いので、この点を相違点とすることは到底できない。
　
エ．なお、請求人の主張における「命令ポインタレジスタのアドレスを書き換えることを指示又は通知する」との事項が、「制御信号」が該「書き換え」と如何なる関係（タイミング、配線）の信号であることを意味するのかは明確なものではないが、意見書の「【意見の内容】」の「３．特許法第３６条第４項、第６項第１号、第２号（理由２）について」の「（１４）＜請求項１、２１、２５、３２に係る発明について＞」の『（ア）「レジスタ４０８、４１０、４１２、４１４、４１６のトリガあるいはラッチパルスはどこでどのような回路を用いて得ればよいのか？」について』の「（ｉ）命令トレースコントローラの構成」において「ここで、（２）に関して述べたように、制御信号ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲは取り出し回路に通知して命令ポインタレジスタ４０６の命令ポインタの値を書き換えさせるものであるので、ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲと同じタイミングで受信される命令ポインタは、書き換え前、即ち不連続の前の命令ポインタ（アドレス）であることは明らかです。」との記載があり、これは「ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲ」が「命令ポインタレジスタ」の「書き換え」よりも若干早いタイミングで命令トレースコントローラを制御することを意味している。また、該「制御信号」は「書き換えることを指示又は通知する」信号なのであるから、「命令ポインタレジスタ」の「書き換え」と何らかの関連性を有する構成で生成された信号であると解釈することもできる。
　一方、引用発明は「分岐命令が前記命令実行手段で実行されるとき」は、」「まず、前記分岐命令実行信号が出力され」、「続いて、前記命令実行手段が分岐先アドレスセット信号を出力し、前記アドレス生成手段によって出力された分岐先アドレスが前記プリフェッチカウンタと前記プログラムカウンタにセットされ」るものであるから、「分岐命令実行信号」も「プログラムカウンタ」の「セット」よりも若干早いタイミングで生成されるものであることは明らかである。また引用発明における「分岐先アドレスセット信号」も「分岐命令実行信号」と同様に「分岐命令が命令実行手段９で実行されると」（引用文献記載事項１−６より引用）出力される信号であるから、これらが共通の信号から生成される等何らかの関連性を有する構成で生成された信号であることも明らかである。
　したがって、仮に本願発明における「制御信号」が意見書記載のごとき「ＣＰＵが取り出し回路に、命令ポインタレジスタのアドレスを書き換えることを指示又は通知する制御信号」であるとしても、この点は実質的な相違点とはならない。
　
オ．また、引用発明において「分岐命令実行信号」が「キャッシュ制御手段」に供給されていることは明らかであり、該「キャッシュ制御手段」が行う「ミスヒット信号に関係無く命令フェッチ要求信号を前記バス制御手段に出力」する等の動作が、「分岐命令実行信号」が「キャッシュ制御手段」に供給されることによってなされるものであることも明らかであるから、『これに対し、「分岐命令実行信号９２」は、「分岐命令が命令実行手段９で実行されるとバス制御部５に出力される」ものであり、取り出し回路（キャッシュメモリ１、キャッシュ制御手段３、プリフェッチカウンタ６）では使用されていません。』との主張も当を得ないものである。
　
カ．さらに、上記３．（３）でも述べたように「前記分岐命令実行信号は前記キャッシュ制御手段及び前記バス制御手段に供給され、」「前記プログラムカウンタは実行命令アドレスを出力し、該実行命令アドレスは前記アドレス生成手段、前記命令実行手段及び前記バス制御手段に供給され」ていることは明らかであるから、「バス制御部５が分岐命令実行信号９２の受信に基づいて、分岐命令のアドレスを出力するよう動作している」ことを根拠に「分岐命令のアドレス」が「分岐命令実行信号９２と共に送信されるものではない」との主張も全く当を得ない主張である。
　
キ．なお、引用発明は意見書記載のように「バス制御部５が分岐命令実行信号９２の受信に基づいて、分岐命令のアドレスを出力するよう動作している」ものであると解されるところ、このことは「アドレスカウンタ４」から「分岐命令のアドレス」が「バス制御部」に供給されている間に「分岐命令実行信号９２」が「バス制御部５」に供給されて、この「分岐命令実行信号９２」によって該「分岐命令のアドレス」を出力するためのゲート動作やレジスタへのラッチなどがなされるように構成、すなわち「分岐命令のアドレス」と「分岐命令実行信号９２」が「同時に」供給される時間があるように構成することで実現されるのが一般的である。してみると、仮に本願発明における「共に」が「同時に」を意味するものであるとしても、これによって本審決の結論が覆るものではない。
　
ク．上記のとおりであるから、意見書における『従って、ＡとＣの特徴を欠いており、本発明の「制御信号」には相当しません。』との主張は到底認め得るものではない。
　
ケ．また、本願の特許請求の範囲には「制御信号」が引用発明における「分岐先アドレスセット信号」と「分岐命令実行信号」を「１つの制御信号で兼ねる」ものである旨の限定はないので、この点も相違点とすることは到底できないものであり、当該相違点の存在を前提に「引用文献１には取り出し回路への制御信号を命令トレースのための信号と兼用するという教示や示唆もないので、当業者は引用文献１から本発明の構成を容易に想到することはできません。」とする主張も到底認め得るものではない。
　
コ．なお、仮に本願発明が引用発明における「分岐先アドレスセット信号」と「分岐命令実行信号」を「１つの制御信号で兼ねる」ものであり、この点が相違点となるとしても、プログラムカウンタの書換えのための信号をトレースの実行を指示する信号として用いる構成は、従来から当業者に周知の構成にすぎないものである（必要があれば参考文献１（特に参考文献記載事項１−１、１−２）、参考文献２（特に参考文献記載事項２−１）等参照）から、引用発明における「分岐命令実行信号」を「分岐先アドレスセット信号」と共通の信号とすることは、当業者であれば適宜になし得た設計変更にすぎないものであり、この相違点の存在によって本審決の結論が覆るものではない。
　
サ．よって、上記意見書の主張はいずれも認めることのできないものである。
　
（２）引用発明における「バス制御手段」は「外部メモリのリード／ライトを行う」ものでもあるから、これも「ＣＰＵ」の一部を構成するものであるととらえることも可能なものであり、他方、本願請求項１には直接的な明示は無いが本願発明における「ＣＰＵ」と「命令トレースコントローラ」とは別の回路として構成されているものであるととらえることも可能なものである。
　しかしながら、「ＣＰＵ」とトレースのための手段を別の回路として構成することも、従来から適宜に採用されている構成である（必要があれば引用文献２（引用文献記載事項２−１等において「トレース機能」「を制御する前記メインＣＰＵとは独立したコントロールＣＰＵブロック」を有する点。）、引用文献４（特に引用文献４−１等において「中央処理装置コア１４」と「トレース・データ発生器１８」を有する点。）等参照。）から、引用発明及び本願発明をこのようにとらえたとしても、本審決の結論が覆るものではない。
　
（３）本願発明の詳細な説明及び図面に記載される実施形態の「命令トレースコントローラ」は単に命令ポインタを出力するだけでなくトレースストレージ位置に記憶させる制御を行う際に使用され「アドレスレジスタ」等も有するものであるところ、トレースのためにこのような機構を設ける事も従来から周知のものである（必要があれば、例えば引用文献５（特に引用文献記載事項５−１等に記載の「トレースメモリアドレスカウンタ１５」）、引用文献６（特に引用文献記載事項６−１、６−２等に記載の「ライトカウンタ１２」「ライトカウンタ５」）、引用文献７（特に引用文献記載事項７−２等に記載の「アドレスカウンタ１４」）、参考文献１（特に参考文献記載事項１−２等に記載の「トレースアドレスカウンタ７２」）、参考文献２（特に参考文献記載事項２−２等に記載の「アドレス発生器２１０」）等参照。）から、仮に本願発明における「命令トレースコントローラ」を本願発明の詳細な説明及び図面に記載される実施形態のものに限定解釈したとしても、本審決の結論が覆るものではない。
　
　
８．中結
　以上のとおり、本願請求項１に係る発明は、その出願前に日本国内において頒布された刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものである。
　
　
第３．特許法第３６条（記載要件）について
　上記当審拒絶理由通知においては「２．この出願は、発明の詳細な説明及び特許請求の範囲の記載が下記の点で、特許法第３６条第４項及び第６項第１号、第２号に規定する要件を満たしていない。」との記載要件に関する拒絶理由も通知しており、以下に当該拒絶理由２．が解消されているか否かを検討する。
　
　
１．拒絶理由２．（２）について
　
（１）上記当審拒絶理由通知の理由２．では「下記の点」として
『（２）請求項１に「前記取り出し回路に新しいメモリ位置から命令の取り出しを開始させる」、請求項２３に「前記取り出し回路に新しいメモリ位置から命令の取り出しを開始させる」、請求項２７に「前記取り出し回路に新しいメモリ位置から命令の取り出しを開始させる」、請求項３４に「取り出し回路が新しいメモリ位置から命令の取り出しを開始させる」との発明特定事項の記載があるが、その意味内容や技術的意味が明確でない（本願は発明においては分岐の有無に関わらず新しいメモリ位置が既に「命令ポインタレジスタ」に保持されていることを前提としており、なぜ取り出し回路で「制御信号」を如何に用いて如何なる処理を行う必要があるのか不明。取り出し回路が単に取り出しを行うだけのものである場合には該「制御信号」を用いる必要は全くないはずである。取り出し回路が引用文献１、１５等に記載されるような命令の先読み動作をするのであれば、これに該「制御信号」を用いることも考えられるが、命令の先読みは特許請求の範囲に記載がない。また、発明の詳細な説明にはメモリキャッシュ３０２が記載されているが、これが「制御信号」によってどう制御されるのかの説明はなく、段落【００８６】に上記発明特定事項と同様の記載があるだけで、これ以上の詳しい構成や作用は把握できない。）。
　したがって、請求項１〜３４に係る発明は明確でない。
　また、本願の発明の詳細な説明は、当業者が請求項１〜３４に係る発明を実施することができる程度に明確かつ十分に記載されていないものであるとともに、請求項１〜３４に係る発明の技術上の意義を理解するために必要な事項が十分に記載されておらず、特許法第３６条第４項の経済産業省令で定めるところによる記載がされていないものであるとも言える。』
と指摘している。
　
（２）これに対し、上記誤訳訂正書においては
誤訳訂正前の特許請求の範囲の請求項１、２３、２７、３４における該指摘された記載は、誤訳訂正後の特許請求の範囲の請求項１における「前記取り出し回路に新しいメモリ位置から命令の取り出しを開始することを知らせる」、同請求項２１における、「前記取り出し回路に新しいメモリ位置から命令の取り出しを開始することを知らせる」、同請求項２５における、「前記取り出し回路に新しいメモリ位置から命令の取り出しを開始することを知らせる」、同請求項３２における、「取り出し回路に新しいメモリ位置から命令の取り出しを開始することを知らせる」との発明を特定するための事項（以下「発明特定事項」と記す、）記載に訂正された。
　
（３）また、意見書の「【意見の内容】」「３．特許法第３６条第４項、第６項第１号、第２号（理由２）について」「（２）」においては次のような釈明がなされている。
　
＜釈明１＞
『（２）上述したように、請求項に記載の「制御信号」（ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲ）は、ＣＰＵの実行回路が、取り出しユニット（回路）に新メモリ位置から取り出しを開始することを知らせる信号です（段落００８６）。
　ＣＰＵの取り出し回路は通常、命令ポインタレジスタの値を順次増分して連続するアドレスの命令を読み出していくものですが、分岐命令の実行等により命令読出し開始位置が前回アドレスとは不連続である位置に変更される場合、その旨の通知を受けて命令ポインタレジスタの値を変更する必要があることは、当分野の当業者には技術常識として理解される事項です。従って、取り出し回路が「新メモリ位置からの取り出しを開始する」ことは、このような技術常識に基づけば、取り出し回路による命令ポインタレジスタの値の変更を必然的に伴うものです。
　制御信号ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲは、ＣＰＵの実行回路が取り出し回路に、命令ポインタレジスタに新たな値をロードすべき（書き換えるべき）旨を通知する信号であり、このことは「ＩＰＴＲ」が当分野では通例「ポインタ」を表すために用いられる変数名であることからも容易に理解されます。制御信号ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲにより、命令ポインタレジスタに新たな値をロードすべき旨の通知を受けた取り出し回路は、分岐先アドレスの値で命令ポインタレジスタの値を書き換えます。即ち、制御信号ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲは取り出し回路への通知信号であり、取り出し回路による命令ポインタレジスタの値の書き換え動作をトリガするために用いられます。
　
　なお、取り出し回路が命令ポインタレジスタの値を書き換えることは本明細書に明示的に記載されていませんが、これはＣＰＵにおける命令取り出し動作に伴う基本的な処理であり、本発明が為された時点において当業者には周知かつ自明の技術常識であるからです。このような技術は、例えば、本発明よりも前に出版された「Computer Architecture: A Quantitative Approach」（Hennessy, J. L., Patterson, D. A., (1990) Computer Architecture: A Quantitative Approach, Morgan Kaufmann Publishers, Inc., pp,202, 205, 207, 220-221, 224）等の文献にも記載されています。なお、当該文献の関連ページを、参考文献として本意見書に添付し、その内容について本意見書の末尾に簡単に説明を記載しました。
　
　また、命令ポインタレジスタの書き換えに用いられる分岐先アドレスは、何らかの形で実行回路から供給されれば良いものであり、例えば制御信号ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲに分岐先アドレスの情報が含まれていて、それにより取り出し回路が命令ポインタレジスタを書き換える構成であっても、別のレジスタ等を介して実行回路から取り出し回路に供給される構成であってもよく、どのように構成するかは限定されません。
　更に、命令ポインタレジスタはアドレス値を保持する一つのレジスタ（実際には一般的にカウンタとして実装される一要素）であり、それ自体が回路を構成するものではありません。命令ポインタレジスタは、取り出し回路内に含まれるか、別個に構成されるかに関わらず、取り出し回路により使用される一要素です。即ち、取り出し回路は、命令ポインタレジスタの値（アドレス）に基づいてメモリから命令を読み出すと共に、命令ポインタレジスタの値を順次増分し、制御信号ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲにより命令ポインタレジスタの値を書き換えるべき旨の通知を受けた場合には、分岐先アドレスの値で命令ポインタレジスタの値を書き換え、分岐先アドレスから連続的に命令の読み出しを継続します。
　このように、「取り出し回路に新しいメモリ位置から命令の取り出しを開始することを知らせる」ことには、当該通知に基づき、取り出し回路に命令ポインタレジスタの値を分岐先アドレスの値に書き換えさせ、以降、分岐先アドレスから連続的に命令の読み出しをさせるという技術的意義を有します。これは、分岐命令の実行に伴うＣＰＵの動作として基本的かつ必須の動作ですので、技術的意義がないものではありません。』
　
（４）当審判断
ア．誤訳訂正後の上記発明特定事項の記載からは、該「制御信号」が「取り出し回路」に供給されることは読みとれるものの、依然として、「取り出し回路」内で該「制御信号」を如何なる処理に用いるのか、「取り出し回路」内で該「制御信号」が如何に処理されるのか等を明確に把握し得るものではなく、「命令ポインタレジスタ」の動作との関連も明確に把握できるものではない。
　
イ．さらに、本願発明の詳細な説明を参酌すれば、段落【００８６】の「上記実施の形態では、このような不連続はＣＰＵからのＬＯＡＤ　ＮＥＷ　ＩＰＴＲと呼ばれる制御信号によって命令トレースコントローラに知らされる。これは、取り出しユニットに新メモリ位置からの取り出しを開始することを知らせるためのＣＰＵの実行ユニットが生成する信号である。」等の記載から、「制御信号」が「命令ポインタレジスタ」のロードに何らかの関連を有する信号であることは把握し得るものの、これが如何なる関連であるのか（「命令ポインタレジスタ」のロードタイミングと同じタイミングで立ち上がる信号なのか否か？　「命令ポインタレジスタ」のロードパルスと共通の信号なのか否か？　「取り出し回路」内で当該「制御信号」に対する何らかの信号処理をして「命令ポインタレジスタ」のロードパルスを生成するのか？　「取り出し回路」内で当該「制御信号」に対し何らの信号処理もせずに「命令ポインタレジスタ」のロードパルスとして出力するだけのものなのか？等々）までは把握できない。
　
ウ．また、上記釈明１によれば「（「制御信号ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲにより、命令ポインタレジスタに新たな値をロードすべき旨の通知を受けた取り出し回路は、分岐先アドレスの値で命令ポインタレジスタの値を書き換えます。即ち、制御信号ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲは取り出し回路への通知信号であり、取り出し回路による命令ポインタレジスタの値の書き換え動作をトリガするために用いられます。」とあり、「取り出し回路」内で当該「制御信号」に対する何らかの信号処理をして「命令ポインタレジスタ」のロードパルスを生成するような構成である旨が示唆されているが、これを本願の特許請求の範囲や発明の詳細な説明から読み取ることは到底できない。
　なお、上記釈明とは別に意見書の「【意見の内容】」「４．特許法第２９条第２項（理由１）について」においては『これに対し、引用文献１においては、分岐先アドレスをプリフェッチカウンタとプログラムカウンタにセットするための「分岐先アドレスセット信号９３」（取り出し回路を制御するための信号に相当しうる）の他に、バス制御部５への通知のために「分岐命令実行信号９２」を生成しており、即ち、取り出し回路への制御信号と、アドレスの不連続を示す制御信号とを別々に生成しています。従って、これら制御信号を１つの制御信号で兼ねる本発明のような効果を奏することはできません。』と、ここでは「制御信号」が「命令ポインタレジスタ」のロードパルスと共通の信号である旨の主張をしているところ、これと上記拒絶理由２．（２）に対する釈明を勘案すると、「取り出し回路」内では当該「制御信号」に対し何らの信号処理もせずに「命令ポインタレジスタ」のロードパルスとして出力する構成を採用していることになる。しかしながら、当該構成では「取り出し回路」に「制御信号」を供給するという構成の技術的意味(請求項に係る発明において果たす働きや役割)を理解することは到底できないものとなる。
　
エ．また、意見書の添付資料には、ＣＰＵによる命令の取り出しの動作に関する説明はあるものの、該ＣＰＵの一部である「取り出し回路」に言及しその構成や動作を説明する記載はなく、該添付資料を参照しても、上記発明特定事項の技術的な意味内容を明確に把握することはできない。
　
（５）小結
　以上のとおり、誤訳訂正後の特許請求の範囲の請求項１における上記発明特定事項は、本願の発明の詳細な説明を参酌しても、その意味内容や技術的意味が明確なものではなく、依然として、本願特許請求の範囲の請求項１〜３２に係る発明は明確なものではない。
　また、依然として、本願の発明の詳細な説明を参酌しても、上記発明特定事項に対応する構成を特定できないため、当業者が請求項１〜３２に係る発明の構成を正確に把握し再現することは不可能であるから、本願の発明の詳細な説明の記載は当業者が請求項１〜３２に係る発明を実施することができる程度に明確かつ十分に記載されていないものである。
　また、上記（４）ウ．記載のごとく、請求項１〜３２に係る発明は本願の発明の詳細な説明を参酌しても、その技術的意味(請求項に係る発明において果たす働きや役割)すら理解することが不可能な構成を有するものとも解することができるので、本願の発明の詳細な説明の記載は請求項１〜３２に係る発明の技術上の意義を理解するために必要な事項が十分に記載されておらず、特許法第３６条第４項の経済産業省令で定めるところによる記載がされていないものであるとも言える。
　
　
２．拒絶理由２．（１４）について
（１）上記当審拒絶理由通知の理由２．では「下記の点」として
「（１４）本願発明の詳細な説明には請求項１〜３４に記載される「命令トレースコントローラ」を具体的に如何に構成すればよいのかが、明確に開示されていない。（段落【００８０】から【００９５】及び【図１４】に「命令トレースコントローラ」の説明があるが、そこには漠然とした作用が説明されているだけで、例えばレジスタ４０８、４１０、４１２、４１４、４１６のトリガあるいはラッチパルスはどこでどのような回路を用いて得ればよいのか？制御ロジック４１８、インクリメンタ４１９は如何なる演算を行うのか？レジスタ４０８、４１０、４１２、４１４、４１６、制御ロジック４１８はバス４０４と如何に接続され、いつどのような情報がバス４０４から入力され、いつどのような情報をバス４０４へ出力するのか等が全く開示されておらず、このような記載のみからは、当業者といえどもこの回路を容易に実現し得るものではない。）
　したがって、この出願の発明の詳細な説明は、当業者が請求項１〜３４に係る発明を実施することができる程度に明確かつ十分に記載されていないものである。」
とも指摘している。
　
（２）これに対し、上記誤訳訂正書においては、特に当該指摘に対する訂正はなされておらず、意見書の「【意見の内容】」「３．特許法第３６条第４項、第６項第１号、第２号（理由２）について」の「（１４）」においては次のような釈明がなされている
　
＜釈明２＞
『＜請求項１、２１、２５、３２に係る発明について＞
　本発明の命令トレースコントローラは請求項１に記載された通り、「前記ＣＰＵにバスにより接続され、前記ＣＰＵから前記バスを介して前記命令ポインタレジスタに順次保持された命令ポインタを受信するように作動可能である命令トレースコントローラであって、トレースストレージ位置を有するメモリに接続され、前記受信した命令ポインタのアドレスのうちの選択された１つを前記トレースストレージ位置に記憶させる命令トレースコントローラ」であって、「前記ＣＰＵから前記バスを介して前記命令ポインタと共に前記命令トレースコントローラに送信される前記制御信号を受信した場合に、前記制御信号の検知に基づいて前記アドレスのうちの選択された１つを前記トレースストレージ位置に記憶する」ものです。
　本明細書は図１２〜１４及び段落００８０〜００８９に、この命令トレースコントローラの構成を開示しています。
　明細書の上記記載箇所によれば、拒絶理由通知書において開示がないとされた事項は、以下に説明する通り、明細書に開示されています。
　
（ア）「レジスタ４０８、４１０、４１２、４１４、４１６のトリガあるいはラッチパルスはどこでどのような回路を用いて得ればよいのか？」について
　レジスタ４０８、４１０、４１２、４１４、４１６のトリガは、制御信号ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲを検知した制御ロジック４１８により、内部バス４２０を介して得られます。この点について、以下に詳細に説明します。
　
（ｉ）命令トレースコントローラの構成
　レジスタ４０８、４１０、４１２、４１４、４１６、及び制御ロジック４１８は、内部バス４２０により相互に接続され、内部バス４２０を介してトレースバス４０４に接続されています（段落００８４「各レジスタ４０８、４１０、４１２、４１４、４１６及び制御ロジック４１８は、それ自体診断バス２３４及びトレースバス４０４に接続される内部バス４２０に接続される。」、及び図１４参照）。
　また、トレースバス４０４はトレースバッファ４０２に接続されています（段落００８２「命令トレースコントローラ４００はトレースバス４０４を介してトレースアドレスを保持する専用メモリまたはトレースバッファ４０２に接続される。」、及び図１２参照）。
　制御ロジック４１８は、バス３１０から制御信号を受信します（段落００８４「命令トレースコントローラ４００はまた、バス３１０に沿ってＣＰＵから命令ポインタとともに送られる命令制御信号を受信するように接続された制御ロジック４１８を有する。」）。このとき、バス３１０からは制御信号と共に命令ポインタも送られ、これは図１４に示されるように、レジスタ４０８又は４１０で受信されます。
　また、段落００８５には「命令ポインタと接続する命令制御信号が、不連続が存在することを示すと、その不連続である命令ポインタはアドレスレジスタ４１２によって識別されたトレースストレージ位置に記憶される。」との記載があります。制御ロジック４１８が制御信号を受信していることから、この制御は制御ロジック４１８により行われることは当然に理解されます。
　制御ロジック４１８は上述したように、受信した制御信号が、不連続が存在することを示す（即ち、制御信号がＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲである）と判定した場合に、不連続である命令ポインタをアドレスレジスタ４１２によって識別されたトレースストレージ位置に記憶させるよう各レジスタを制御しますが、制御ロジック４１８が内部バス４２０に接続されていることから、内部バス４２０を介してこのような制御を各レジスタに対して行っていることは自明です。
　従って、制御信号を受信した制御ロジック４１８がＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲを検知すると、内部バス４２０を介した制御ロジック４１８の制御に応じて、アドレスレジスタ４１２の値に基づいてトレースバッファ４０２がアクセスされ、レジスタ４０８に保持されたアドレスが、内部バス４２０を介してトレースバス４０４に出力されます。なお、内部バスがデータ種別毎の複数のバスを含むことは当然であり、制御ロジック４１８からレジスタ４０８を制御するための通信、レジスタ４０８から情報を出力するための通信等は当然可能であると理解できます。
　また、バス３１０から受信される命令ポインタについて、段落００８５には「命令ポインタと接続する命令制御信号が、不連続が存在することを示すと、その不連続である命令ポインタはアドレスレジスタ４１２によって識別されたトレースストレージ位置に記憶される。適切なトレースストレージ位置がアクセスされる間、不連続である命令ポインタがレジスタ４０８に一時的に保持される。」と記載され、段落００８７には「新フローの第１命令のアドレスがレジスタ４１０に保持され、その間に適切なトレースストレージ位置がアクセスされてこれを記憶する。」と記載されています。
　ここで、（２）に関して述べたように、制御信号ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲは取り出し回路に通知して命令ポインタレジスタ４０６の命令ポインタの値を書き換えさせるものであるので、ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲと同じタイミングで受信される命令ポインタは、書き換え前、即ち不連続の前の命令ポインタ（アドレス）であることは明らかです。従って、レジスタ４０８においてバス３１０から命令ポインタを受信し、これと同じタイミングでＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲが検知された場合には、次のタイミングでバス３１０から供給される命令アドレスは当然、不連続の後（新フローの第１命令）の命令ポインタとなります。従って、制御ロジック４１８は、ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲが検知された次のタイミングで受信した命令アドレスは、段落００８７に記載されるようにレジスタ４１０に保持させ、トレースバス４０４に出力させるよう制御するものであることは明らかです。
　このように、レジスタ４０８、４１０、４１２、４１４、４１６のトリガは、制御信号ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲを検知した制御ロジック４１８により、内部バス４２０を介して得られることは、本明細書の図１４及び段落００８４〜００８７の記載から自明に理解される事項であり、従って本明細書に実質的に開示されています。
　
（ｉｉ）命令トレースコントローラの具体的な動作
　以上の開示から、命令トレースコントローラ４００は以下のように動作することが自明であると思料致します。
　ａ）命令ポインタレジスタ４０６から命令ポインタが制御信号と共に、バス３１０を介して命令トレースコントローラ４００に供給されると、命令ポインタはレジスタ４０８に保持され、制御信号は制御ロジック４１８に受信されます。
　ｂ）制御ロジック４１８で受信された制御信号が、命令ポインタのアドレスに不連続が存在することを示す場合（即ち、ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲである場合）、制御ロジック４１８は内部バス４２０を介してレジスタ４０８及びアドレスレジスタ４１２をトリガし、レジスタ４０８に保持された命令ポインタを、トレースバス４０４に出力させて、トレースバッファ４０２の、アドレスレジスタ４１２が示すトレースストレージ位置に記憶させます。このタイミングで、アドレスレジスタ４１２はインクリメンタ４１９により増分されます。
　ｃ）制御ロジック４１８でＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲが検知されたサイクルの次のサイクルで新たな命令ポインタがバス３１０から供給されると、制御ロジック４１８はレジスタ４１０をトリガしてこれをレジスタ４１０に保持させ、インクリメンタ４１９により増分されたアドレスレジスタ４１２が示すトレースストレージ位置に記憶させます。
　なお、明細書に記載の実施例ではレジスタ４０８及びレジスタ４１０の両方を使用して、不連続の前及び後（次）の命令ポインタの両方を記憶する例を記載していますが、オプション制御ビットレジスタ４１６の設定により、いずれか片方のみを使用し、記憶することも可能です（段落００８９）。
　
（イ）「制御ロジック４１８、インクリメンタ４１９は如何なる演算を行うのか？」について
　
　（ｉ）制御ロジック４１８
　（ア）において説明したように、制御ロジック４１８は、命令制御信号を受信して不連続が存在することを示すか否かを判断し、不連続が存在することを示す場合、不連続である命令ポインタ（レジスタ４０８、４１０に保持されます）をアドレスレジスタ４１２によって識別されたトレースストレージ位置に記憶させるよう制御するものです。このことは、明細書は段落００８４に開示されています。
　
　（ｉｉ）インクリメンタ４１９
　段落００８４は「命令トレースコントローラは更に、トレースバッファにロールオーバー能力を提供するためにアドレスレジスタ４１２を増分するインクリメンタ４１９を有することで、いっぱいになった時に、トレースアドレスを、トレースバッファの先頭に、以前に記憶されたトレースアドレス上に上書きして記憶できるようにする。」と記載しています。従って、インクリメンタ４１９はアドレスレジスタ４１２を増分する増分器であることが開示されています。更に、トレースバッファがいっぱいになった時に、トレースアドレスをトレースバッファの先頭に、以前に記憶されたトレースアドレス上に上書きして記憶できるようにすることから、インクリメンタ４１９は（所定範囲のアドレスで示される容量を有する）トレースバッファにおける最大アドレスを示す値まで増分した後、最小アドレスを示す値にリセットすることが、自明に理解されます。従って明細書は、インクリメンタ４１９が、トレースバッファにおける最大アドレスを示す値まで増分した後、最小アドレスを示す値にリセットすることを実質的に開示しています。
　
（ウ）「レジスタ４０８、４１０、４１２、４１４、４１６、制御ロジック４１８はバス４０４と如何に接続され」ているかについて
　（ア）において説明したように、明細書はレジスタ４０８、４１０、４１２、４１４、４１６、制御ロジック４１８が、内部バス４２０を介してトレースバス４０４に接続されています。これは、段落００８４の記載及び図１４に明確に開示されています。
　
（エ）「レジスタ４０８、４１０、４１２、４１４、４１６、制御ロジック４１８は…いつどのような情報がバス４０４から入力され、いつどのような情報をバス４０４へ出力するのか」について
　
　（ｉ）レジスタ４０８、４１０
　レジスタ４０８及び４１０は、トレースバス４０４へ保持したアドレスを出力し、この出力が、ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲを検知した制御ロジック４１８にトリガされるものであることは、（ア）に述べた通りです。
　従って、レジスタ４０８は制御ロジック４１８が制御信号を受信するのと同じタイミングで命令ポインタを受信し、ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲを検知した制御ロジック４１８にトリガされて、保持した命令ポインタをトレースバス４０４へ出力します。
　レジスタ４１０は、制御ロジック４１８にトリガされて、制御ロジック４１８がＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲを受信及び検知した次のタイミングで命令ポインタを受信し、保持した命令ポインタをトレースバス４０４へ出力します。
　
　（ｉｉ）アドレスレジスタ４１２
　段落００８４に記載されるように、「アドレスレジスタ４１２は、Ｊｕｍｐ−Ｆｒｏｍレジスタ４０８及び／又はＪｕｍｐ−Ｔｏレジスタ４１０で識別されたトレースアドレスを保持するためのトレースストレージ位置がどこかを示す」ものです。従って、アドレスレジスタ４１２の保持する情報は、制御ロジック４１８がレジスタ４０８及び４１０が保持するアドレスをトレースストレージ位置に記憶させる制御を行う際に使用され、トレースバス４０４へ出力されるべき理由はありません。従って、トレースバス４０４への出力はないと言えます。
　
　（ｉｉｉ）サイズレジスタ４１４
　サイズレジスタ４１４は、段落００８４に記載されるように、「トレースストレージ位置が専用メモリ（またはトレースバッファ）内に設けられる場合、…トレースバッファのサイズを示すために設けられる」ものであり、上述したインクリメンタ４１９のリセット動作に関連して使用されるものと自明に理解されます。従って、サイズレジスタ４１４の保持する情報がトレースバス４０４へは出力されるべき理由はなく、従って出力はないと言えます。
　
　（ｉｖ）オプション制御ビットレジスタ４１６
　オプション制御ビットレジスタ４１６は、段落００８４に記載されるように、「オプション制御ビットを保持」するものです。具体的には、段落００８９の「オプション制御ビットレジスタ４１６は、レジスタ４０８が使用されるのか、レジスタ４１０が使用されるのか、または両方が使用されるのかを制御できる。また、オプション制御ビットレジスタ４１６は、トレースストレージ位置が容易に利用できない場合、ＣＰＵストール信号が送られるべきかどうか決定できる」との記載から、レジスタ４０８及びレジスタ４１０の保持する情報のいずれか、又は両方をトレースバス４０４へ出力する制御、或いはＣＰＵをストールさせる制御（これは制御ロジック４１８により実行されることが同段落に記載されています）に使用されるものと理解されます。従って、オプション制御ビットレジスタ４１６の保持する情報は、制御ロジック４１８による命令トレースコントローラ４００の制御に使用され、トレースバス４０４へ出力されるべき理由はありません。従って、トレースバス４０４への出力はないと言えます。
　
　（ｖ）上述した各レジスタの機能から、トレースバス４０４からレジスタ４０８、４１０、４１２、４１４、４１６へ入力すべき情報はないことは明らかです。制御ロジック４１８は、トレースバッファ４０２へのアクセスに関する信号をトレースバッファ４０２との間で授受することはあり得ますが、これは本発明の本質的な特徴とは直接関わりません。
　
　このように、本明細書は請求項１に記載の命令トレースコントローラを実施することができる程度に明確かつ十分に記載されていると思料します。
　請求項２１、２５、３１は請求項１と同様の特徴を記載しています。
　従って、本明細書は、請求項１、２１、２５、３１に係る発明を実施することができる程度に明確かつ十分に記載されていると思料します。
　＜その他の従属請求項に係る発明について＞
　請求項２に記載の「メモリバス」は、図１２及び段落００８０に、メモリバス１６６として記載されています。
　請求項３の構成は、図１３及び段落００８３に、命令トレースコントローラ４００がトレースバス４０４’を介してメモリバス１６６に接続されることとして記載されています。
　請求項４に記載の「トレースストレージバス」、及び請求項２０、３２に記載の「メモリバス」は、図１２及び段落００８０、００８２に、トレースバス４０４として記載されています。
　請求項５に記載の「前記メモリとは別のトレースバッファ」、及び請求項１８、２９に記載の「専用メモリ」は、図１２及び段落００８２に、トレースバッファ４０２として記載されています。
　請求項６、２０、３１の構成は、段落００８４に、「命令トレースコントローラは更に、トレースバッファにロールオーバー能力を提供するためにアドレスレジスタ４１２を増分するインクリメンタ４１９を有することで、いっぱいになった時に、トレースアドレスを、トレースバッファの先頭から、以前に記憶されたトレースアドレス上に上書きして記憶できるようにする」こととして記載されています。
　請求項７の構成は、図１２及び段落００８１、００８４、００８５に、命令ポインタレジスタ４０６がバス３１０により命令トレースコントローラ４００と接続されることとして記載されています。
　請求項８に記載の「オフ−チップメモリ」は、段落００８３に記載されています。
　請求項９、２２に記載の構成は、段落００８４に、トレースストレージ位置を示す「アドレスレジスタ４１２を増分するインクリメンタ４１９」が記載されていることから自明である事項です。
　請求項１０に記載の「デスティネーションアドレスレジスタ」、及び請求項１７、２８に記載の「アドレスレジスタ」は、段落００８４に、アドレスレジスタ４１２として記載されています。
　請求項１１に記載の「オフ−チップ直列通信リンク」は図５及び段落００４３に、「ホストメモリ」は段落００８３に記載されています。
　請求項１２、２３に記載の構成は、段落００８９に記載されています。
　請求項１３、１５、２６に記載の「第１レジスタ」は、段落００８４に、Ｊｕｍｐ　Ｆｒｏｍレジスタ４０８として記載されています。
　請求項１４、１６、２７に記載の「第２レジスタ」は、段落００８４に、Ｊｕｍｐ　Ｔｏレジスタ４１０として記載されています。
　請求項２４に記載の「レジスタ」は、段落００８４に、Ｊｕｍｐ　Ｆｒｏｍレジスタ４０８及びＪｕｍｐ　Ｔｏレジスタ４１０として記載されています。
　従って、本明細書は、請求項２〜２０、２２〜２４、２６〜３０に係る発明を実施することができる程度に明確かつ十分に記載されていると思料します。』
　
（３）当審判断
　しかしながら、この釈明２を参酌しても、依然として以下に示す点で、「命令トレースコントローラ」を具体的に如何に構成すればよいのかが、明確に開示されていないといえる。
　
ア．について
　上記釈明２の「＜請求項１、２１、２５、３２に係る発明について＞」の『（ア）「レジスタ４０８、４１０、４１２、４１４、４１６のトリガあるいはラッチパルスはどこでどのような回路を用いて得ればよいのか？」について』の「（ｉ）命令トレースコントローラの構成」における釈明は、要は
「レジスタ４０８、４１０、４１２、４１４、４１６のトリガは、制御信号ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲを検知した制御ロジック４１８により、内部バス４２０を介して得られることは、本明細書の図１４及び段落００８４〜００８７の記載から自明に理解される事項であ」る旨を主張するものであるが、上記（１）で述べたように、「ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲ」なる信号と「命令ポインタレジスタ」のロードとの関連が明確でないため、これを基に「レジスタ４０８、４１０、４１２、４１４、４１６のトリガ」の為の信号を如何に生成すれば良いのかを正確に理解することはできない。
　また、「ここで、（２）に関して述べたように、制御信号ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲは取り出し回路に通知して命令ポインタレジスタ４０６の命令ポインタの値を書き換えさせるものであるので、ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲと同じタイミングで受信される命令ポインタは、書き換え前、即ち不連続の前の命令ポインタ（アドレス）であることは明らかです。」と「ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲ」が「命令ポインタレジスタ」の「書き換え」よりも若干早いタイミングで命令トレースコントローラを制御する旨を釈明しているが、このような事項は本願の発明の詳細な説明には記載が無く、本願の発明の詳細な説明から把握し得る事項では無い。
　なお、本願の発明の詳細な説明の段落【００９４】には「代わりの方法として、命令トレースコントローラ自体が、次の命令ポインタを予測値と比較することによって不連続を検出できる。」との記載があるところ、このような次の命令ポインタを予測値と比較することによって不連続を検出する構成を採用した場合に得られる制御信号は明らかに命令ポインタレジスタの書き換えより後となるはずであり、このことからみても「ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲ」が「命令ポインタレジスタ」の「書き換え」よりも早いタイミングで得られることは、本願の発明の詳細な説明の記載からは当業者が想定し得ない構成である。
　また、「サイズレジスタ４１４」や「オプション制御ビットレジスタ４１６」のトリガが「ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲ」に関連する旨の記載は本願の発明の詳細な説明には全く見当たらず、これを「制御ロジック４１８により」行うと言う点も、本願の発明の詳細な説明から把握し得る事項では無い。
　
イ．上記ア．のとおりであるからこれを基に説明される上記釈明２の「＜請求項１、２１、２５、３２に係る発明について＞」の『（ア）「レジスタ４０８、４１０、４１２、４１４、４１６のトリガあるいはラッチパルスはどこでどのような回路を用いて得ればよいのか？」について』の「（ｉｉ）命令トレースコントローラの具体的な動作」での釈明も、本願の発明の詳細な説明から把握し得る事項では無い。
　
ウ．上記釈明２の「＜請求項１、２１、２５、３２に係る発明について＞」の『（ウ）「レジスタ４０８、４１０、４１２、４１４、４１６、制御ロジック４１８はバス４０４と如何に接続され」ているかについて』には、
「（ア）において説明したように、明細書はレジスタ４０８、４１０、４１２、４１４、４１６、制御ロジック４１８が、内部バス４２０を介してトレースバス４０４に接続されています。これは、段落００８４の記載及び図１４に明確に開示されています。」とあるが、例えば下記オ．、カ．等に示すように図１４に開示される接続関係はその説明と整合するものではなく、依然として接続関係は明確なものではない。
　
エ．上記釈明２の「＜請求項１、２１、２５、３２に係る発明について＞」の『（エ）「レジスタ４０８、４１０、４１２、４１４、４１６、制御ロジック４１８は…いつどのような情報がバス４０４から入力され、いつどのような情報をバス４０４へ出力するのか」について』の「（ｉ）レジスタ４０８、４１０」においては「レジスタ４０８は制御ロジック４１８が制御信号を受信するのと同じタイミングで命令ポインタを受信し、ＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲを検知した制御ロジック４１８にトリガされて、保持した命令ポインタをトレースバス４０４へ出力します。」「レジスタ４１０は、制御ロジック４１８にトリガされて、制御ロジック４１８がＬＯＡＤ＿ＮＥＷ＿ＩＰＴＲを受信及び検知した次のタイミングで命令ポインタを受信し、保持した命令ポインタをトレースバス４０４へ出力します。」とあるが、上記ア．で述べたとおりであるから、この点も本願の発明の詳細な説明から把握し得る事項では無い。
　
オ．上記釈明２の「＜請求項１、２１、２５、３２に係る発明について＞」の『（エ）「レジスタ４０８、４１０、４１２、４１４、４１６、制御ロジック４１８は…いつどのような情報がバス４０４から入力され、いつどのような情報をバス４０４へ出力するのか」について』の「（ｉｉ）アドレスレジスタ４１２」においては「アドレスレジスタ４１２の保持する情報は、制御ロジック４１８がレジスタ４０８及び４１０が保持するアドレスをトレースストレージ位置に記憶させる制御を行う際に使用され、トレースバス４０４へ出力されるべき理由はありません。従って、トレースバス４０４への出力はないと言えます。」と釈明しているが、通常はメモリへの記憶に際してはその記憶場所を示す信号（アドレス）が必要であり、トレースバス４０４への出力なしにトレースストレージ位置に記憶する構成は技術常識に反するものである。
　また、【図１４】の記載によればこのアドレスレジスタ４１２と「内部バス４２０」は双方向の矢線で結ばれており、何らかの入力がなされることを示唆しているところ、何を入力するのかの説明がない。
　
カ．上記釈明２の「＜請求項１、２１、２５、３２に係る発明について＞」の『（エ）「レジスタ４０８、４１０、４１２、４１４、４１６、制御ロジック４１８は…いつどのような情報がバス４０４から入力され、いつどのような情報をバス４０４へ出力するのか」について』の「（ｉｉｉ）サイズレジスタ４１４」においては「サイズレジスタ４１４の保持する情報がトレースバス４０４へは出力されるべき理由はなく、従って出力はないと言えます。」と
同「（ｉｖ）オプション制御ビットレジスタ４１６」においては「オプション制御ビットレジスタ４１６の保持する情報は、制御ロジック４１８による命令トレースコントローラ４００の制御に使用され、トレースバス４０４へ出力されるべき理由はありません。従って、トレースバス４０４への出力はないと言えます。」と、
同「（ｖ）」においては「トレースバス４０４からレジスタ４０８、４１０、４１２、４１４、４１６へ入力すべき情報はないことは明らかです。」と
釈明されているが、【図１４】の記載によればこれらのレジスタと「内部バス４２０」は双方向の矢線で結ばれており、該釈明と矛盾する。
　
　
（４）小結
　以上のとおり、依然として、本願発明の詳細な説明には請求項１〜３２に記載される「命令トレースコントローラ」を具体的に如何に構成すればよいのかが、明確に開示されていないといえる。
　したがって、依然として、この出願の発明の詳細な説明は、当業者が請求項１〜３２に係る発明を実施することができる程度に明確かつ十分に記載されていないものである。
　
　
３．中結
　よって、この出願は、依然として、発明の詳細な説明及び特許請求の範囲の記載が、特許法第３６条第４項及び第６項第２号に規定する要件を満たしていないものである。
　
　
第４．むすび
　上記第２．のとおり、本願請求項１に係る発明は、その出願前に日本国内において頒布された刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものであり、他の請求項についての検討をするまでもなく、本願は拒絶されるべきものである。
　
　また、上記第３．のとおり、本願は、発明の詳細な説明及び特許請求の範囲の記載が特許法第３６条第４項及び第６項第２号に規定する要件を満たしていないものでもあるから、この理由によっても拒絶されるべきものである。
　
　よって、結論のとおり審決する。