【事件の表示】
　特願２００４−５２７５４０「歪み補償半導体構造および歪み補償半導体構造を製作する方法」拒絶査定不服審判事件〔平成１６年　２月１９日国際公開，ＷＯ２００４／０１５７４９，平成１７年１２月　２日国内公表，特表２００５−５３６８７３〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１ 手続の経緯  
　本願は，２００３年４月４日（パリ条約による優先権主張外国庁受理２００２年７月１９日，アメリカ合衆国）を国際出願日とする出願であって，平成２２年１月１４日付けで拒絶理由が通知され，これに対して，同年５月１９日に手続補正されたが，同年９月１日付けで拒絶査定がされたところ，これに対して，平成２３年１月７日に拒絶査定不服審判の請求がされるとともに手続補正がされ，その後，当審において平成２４年１月１８日付けで審尋がされ，それに対して同年７月１９日に回答書が提出されたものである。
　
第２ 補正の却下の決定  
［補正の却下の決定の結論］  
　平成２３年１月７日に提出された手続補正書による補正を却下する。  
　  
［理由］  
１ 本件補正の内容  
　平成２３年１月７日に提出された手続補正書による補正（以下「本件補正」という。）は，特許請求の範囲を補正するものであって，補正前後の特許請求の範囲は，以下のとおりである。 
　  
　（１）補正前  
「　【請求項１】
　第１の面内無歪み格子定数を有する基板と，
　前記基板上に設けられ，第１の半導体材料を含む第１の層と，
　前記第１の層上に設けられ，第２の半導体材料を含む第２の層とを含み，
　前記第１の層および前記第２の層は，ＩＩＩ族窒化物半導体材料を含み，
　前記第１の層は，前記第１の半導体材料の合体したアイランドを含み，
　前記第１の層が，前記基板の前記第１の面内無歪み格子定数と整合しない第２の面内無歪み格子定数を有し，前記第２の層が，前記第１の面内無歪み格子定数とは異なる第３の面内無歪み格子定数を有し，前記第１の層が，前記第２の層の前記第３の面内無歪み格子定数と整合する面内歪み格子定数を有することを特徴とする半導体構造。
　　【請求項２】
　　…（中略）…
　　【請求項１０】
　前記基板と前記第１の層の間にＡｌＮバッファ層をさらに含むことを特徴とする請求項１乃至３のいずれかに記載の半導体構造。
　　【請求項１１】
　　…（中略）…
　　【請求項１３】
　前記第１の層が，ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）を含むことを特徴とする請求項１２に記載の半導体構造。
　　【請求項１４】
　前記第２の層が，ＡｌｙＧａ１−ｙＮ（０≦ｙ＜１）を含むことを特徴とする請求項１３に記載の半導体構造。
　　【請求項１５】
　　…（中略）…
　　【請求項１６】
　半導体構造の製作方法であって，
　第１の面内無歪み格子定数を有する基板上にＧａＮベースの第１の半導体材料を含む第１の層を形成するステップであって，前記第１の層を形成することは，前記基板上に前記第１の半導体材料の３次元アイランドを形成することと，前記第１の半導体材料が前記３次元アイランド間の領域において合体するように前記第１の半導体材料を成長させることと，を含むステップと，
　前記第１の層上にＧａＮベースの第２の半導体材料を含む第２の層を形成するステップとを含み，
　前記第１の層が，前記基板の前記第１の面内無歪み格子定数と整合しない第２の面内無歪み格子定数を有し，前記第２の層が，前記第１の面内無歪み格子定数とは異なる第３の面内無歪み格子定数を有するように形成され，前記第１の層が，前記第２の層の前記第３の面内無歪み格子定数と整合する面内歪み格子定数を有するように形成されることを特徴とする方法。
　　【請求項１７】
　　…（中略）…
　　【請求項３６】
　前記第１の層が，ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）を含むことを特徴とする請求項３５に記載の方法。
　　【請求項３７】
　前記第１の層が，ＡｌｙＧａ１−ｙＮ（０≦ｙ＜１）を含むことを特徴とする請求項３６に記載の方法。
　　【請求項３８】
　前記第１の層がＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）を含み，前記第２の層がＡｌｙＧａ１−ｙＮ（０≦ｙ＜１）を含み，前記傾斜半導体層がＡｌｚＧａ１−ｚＮ（ｘはｙと等しくなく，ｚはｘからｙへ移行する）を含むことを特徴とする請求項１９に記載の方法。」
　  
　（２）補正後  
「　【請求項１】
　第１の面内無歪み格子定数を有する基板と，
　前記基板上に設けられ，第１の半導体材料を含む第１の層であって，前記第１の半導体材料は，前記基板の前記第１の面内無歪み格子定数とは異なる第２の面内無歪み格子定数を有する第１のＩＩＩ族窒化物半導体材料を含む，前記第１の層と，
　前記第１の層上に設けられ，第２の半導体材料を含む第２の層であって，前記第２の半導体材料は，前記基板の前記第１の面内無歪み格子定数とは異なる第３の面内無歪み格子定数を有する第２のＩＩＩ族窒化物半導体材料を含む，前記第２の層と，
　前記第１の層は，前記第１の半導体材料の合体したアイランドとを含み，
前記第１の層が，前記第２のＩＩＩ族窒化物半導体材料の前記第３の面内無歪み格子定数と整合する面内歪み格子定数により歪むことにより，前記第２の層が無歪みになることを特徴とする半導体構造。
　　【請求項２】
　　…（中略）…
　　【請求項６】
　前記基板と可変不整合層の間にＡｌＮバッファ層をさらに含むことを特徴とする請求項１に記載の半導体構造。
　　【請求項７】
　　…（中略）…
　　【請求項９】
　前記第１の層が，ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）を含むことを特徴とする請求項８に記載の半導体構造。
　　【請求項１０】
　前記第２の層が，ＡｌｙＧａ１−ｙＮ（０＜ｙ＜１）を含むことを特徴とする請求項９に記載の半導体構造。
　　【請求項１１】
　半導体構造の製作方法であって，
　第１の面内無歪み格子定数を有する基板上にＧａＮベースの第１の半導体材料を含む第１の層を形成するステップであって，前記ＧａＮベースの第１の半導体材料は，前記基板の前記第１の面内無歪み格子定数とは異なる第２の面内無歪み格子定数を有し，前記第１の層を形成することは，前記基板上に前記第１の半導体材料の３次元アイランドを形成することと，前記第１の半導体材料が前記３次元アイランド間の領域において合体するように前記第１の半導体材料を成長させることとを含む，前記第１の層を形成するステップと，
　前記第１の層上にＧａＮベースの第２の半導体材料を含む第２の層を形成するステップであって，前記ＧａＮベースの第２の半導体材料は，前記基板の前記第１の面内無歪み格子定数とは異なる第３の面内無歪み格子定数を有する，前記第２の層を形成するステップと，を含み，
　前記第１の層が，前記ＧａＮベースの前記第２の半導体材料の前記第３の面内無歪み格子定数と整合する面内歪み格子定数を有するように形成されることにより，前記第２の層が無歪みになることを特徴とする方法。
　　【請求項１２】
　　…（中略）…
　　【請求項２８】
　前記第１の層が，ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）を含むことを特徴とする請求項２７に記載の方法。
　　【請求項２９】
　前記第１の層が，ＡｌｙＧａ１−ｙＮ（０＜ｙ＜１）を含むことを特徴とする請求項２８に記載の方法。」
　　  
２ 補正事項の整理  
　本件補正による特許請求の範囲の補正事項を整理すると，以下のとおりである。  
　  
（補正事項１）  
　補正前の請求項１の「第１の半導体材料を含む第１の層と，　前記第１の層上に設けられ，第２の半導体材料を含む第２の層とを含み，　前記第１の層および前記第２の層は，ＩＩＩ族窒化物半導体材料を含み，　前記第１の層は，前記第１の半導体材料の合体したアイランドを含み，　前記第１の層が，前記基板の前記第１の面内無歪み格子定数と整合しない第２の面内無歪み格子定数を有し，前記第２の層が，前記第１の面内無歪み格子定数とは異なる第３の面内無歪み格子定数を有し，」を，補正後の請求項１の「第１の半導体材料を含む第１の層であって，前記第１の半導体材料は，前記基板の前記第１の面内無歪み格子定数とは異なる第２の面内無歪み格子定数を有する第１のＩＩＩ族窒化物半導体材料を含む，前記第１の層と，　前記第１の層上に設けられ，第２の半導体材料を含む第２の層であって，前記第２の半導体材料は，前記基板の前記第１の面内無歪み格子定数とは異なる第３の面内無歪み格子定数を有する第２のＩＩＩ族窒化物半導体材料を含む，前記第２の層と，　前記第１の層は，前記第１の半導体材料の合体したアイランドとを含み，」と補正すること。
　
（補正事項２）
　補正前の請求項１の「前記第１の層が，前記第２の層の前記第３の面内無歪み格子定数と整合する面内歪み格子定数を有することを特徴とする半導体構造。」を，補正後の請求項１の「前記第１の層が，前記第２のＩＩＩ族窒化物半導体材料の前記第３の面内無歪み格子定数と整合する面内歪み格子定数により歪むことにより，前記第２の層が無歪みになることを特徴とする半導体構造。」と補正すること。
　
（補正事項３）  
　補正前の請求項２〜５，１５，１８〜２０及び３８を削除し，それに伴って各請求項の項番を補正するとともに，引用する請求項の項番を整理し，補正すること。
　
（補正事項４） 
　補正前の請求項１０の「前記第一の層」を，補正後の請求項６の「可変不整合層」と補正すること。
　
（補正事項５）
　補正前の請求項１３，３６の「ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）」を，補正後の請求項９，２８の「ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）」に，また，補正前の請求項１４，３７の「ＡｌｙＧａ１−ｙＮ（０≦ｙ＜１）」を，補正後の請求項１０，２９の「ＡｌｙＧａ１−ｙＮ（０＜ｙ＜１）」と補正すること。
　　
（補正事項６） 
　補正前の請求項１６の「第１の面内無歪み格子定数を有する基板上にＧａＮベースの第１の半導体材料を含む第１の層を形成するステップであって，前記第１の層を形成することは，前記基板上に前記第１の半導体材料の３次元アイランドを形成することと，前記第１の半導体材料が前記３次元アイランド間の領域において合体するように前記第１の半導体材料を成長させることと，を含むステップと，　前記第１の層上にＧａＮベースの第２の半導体材料を含む第２の層を形成するステップとを含み，　前記第１の層が，前記基板の前記第１の面内無歪み格子定数と整合しない第２の面内無歪み格子定数を有し，前記第２の層が，前記第１の面内無歪み格子定数とは異なる第３の面内無歪み格子定数を有するように形成され，」を，補正後の請求項１１の「第１の面内無歪み格子定数を有する基板上にＧａＮベースの第１の半導体材料を含む第１の層を形成するステップであって，前記ＧａＮベースの第１の半導体材料は，前記基板の前記第１の面内無歪み格子定数とは異なる第２の面内無歪み格子定数を有し，前記第１の層を形成することは，前記基板上に前記第１の半導体材料の３次元アイランドを形成することと，前記第１の半導体材料が前記３次元アイランド間の領域において合体するように前記第１の半導体材料を成長させることとを含む，前記第１の層を形成するステップと，　前記第１の層上にＧａＮベースの第２の半導体材料を含む第２の層を形成するステップであって，前記ＧａＮベースの第２の半導体材料は，前記基板の前記第１の面内無歪み格子定数とは異なる第３の面内無歪み格子定数を有する，前記第２の層を形成するステップと，を含み，」と補正すること。
　
（補正事項７） 
　補正前の請求項１６を「前記第１の層が，前記第２の層の前記第３の面内無歪み格子定数と整合する面内歪み格子定数を有するように形成されること」を，補正後の請求項１１の「前記第１の層が，前記ＧａＮベースの前記第２の半導体材料の前記第３の面内無歪み格子定数と整合する面内歪み格子定数を有するように形成されることにより，前記第２の層が無歪みになること」と補正すること。
　　  
３ 新規事項の追加の有無及び補正の目的の適否について  
（１）新規事項の追加の有無について　  
（補正事項１）  
　補正事項１は，補正前の請求項１の「第１の層」，「第２の層」に関する記載を，記載の順等を整理して，新たな請求項１の記載に改めたものであって，実質的にその内容に変わりはないから，補正事項１は，本願の願書に最初に添付した明細書，特許請求の範囲又は図面（以下「当初明細書等」という。）のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　
（補正事項２）
　まず，「前記第１の層が，前記第２のＩＩＩ族窒化物半導体材料の前記第３の面内無歪み格子定数と整合する面内歪み格子定数により歪む」ことについては，第１の層が第２の層の材料の無歪み格子定数と整合することが明細書の段落【００３４】に「不整合層２０は，デバイス整合層２４の無歪み格子定数と実質的に格子整合する面内歪み格子定数を有する。」と記載され，不整合層２０に歪みが生じていることは段落【００３５】に「例えば，不整合層２０は，初期の３次元アイランド成長によって形成した層でよい。このような層は，例えば，転位が生じて格子不整合が緩和しても，合体後に引張り歪みが残る。本発明のある実施形態では，ＳｉＣ基板上に，不整合層２０を，実質的に成長温度で歪まず，構造が成長温度から冷却されるときに不整合層２０内に歪みが生じる層として成長させることができる。」と記載されている。
　また，「第２の層が無歪み」であることについては，明細書の段落【００３４】に第２の層である「デバイス整合層は，疑似理想基板層（ｑｕａｓｉ−ｉｄｅａｌ　ｓｕｂｓｔｒａｔｅ　ｌａｙｅｒ）として働くことができ，実質的に歪むことがなく，実質的にデバイス層３０と格子整合する。」と記載されている。
　以上から，補正事項２は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　
（補正事項３）  
　補正事項３は，請求項の削除及びそれに伴って各請求項の項番を補正したものであるから，当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることは明らかである。
　
（補正事項４） 
　補正後の請求項６の「前記基板と可変不整合層の間にＡｌＮバッファ層を含む」ことは，明細書の段落【００４０】に，「半絶縁性ＳｉＣ基板上に半絶縁性ＡｌＮ層を，核形成層／バッファ層として高温（例えば，＞１０００℃）で堆積させる。次に，このＡｌＮ層上に半絶縁性ＡｌｘＧａ１−ｘＮ層（ｘ≒０．２）を高温（例えば，＞１０００℃）で堆積させて不整合層２０を形成する。」と記載されているから，補正事項４は，当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　
（補正事項５）
　補正事項５の補正前の「ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）」を，補正後の「ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）」と補正することは，組成範囲のｘ＝１の場合を除くもので，補正前の「ＡｌｙＧａ１−ｙＮ（０≦ｙ＜１）」を，補正後の「ＡｌｙＧａ１−ｙＮ（０＜ｙ＜１）」と補正することは，組成範囲のｙ＝０の場合を除くものであるから，いずれも補正前の組成範囲内であることは明らかである。よって，補正事項５は，当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることは明らかである。
　
（補正事項６）  
　補正事項６は，補正前の請求項１６の「第１の層」，「第２の層」に関する記載を，記載の順等を整理して，新たな請求項１１の記載に改めたものであって，実質的にその内容に変わりはないから，補正事項６は，当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　
（補正事項７）
　補正後の請求項１１の「第２の層が無歪み」であることについては，補正事項２で検討したとおりであるから，当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。　
　
　以上から，本件補正は，当初明細書等に記載された事項の範囲内においてなされたものであり，特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすものである。　
　
（２）補正の目的の適否について  
（補正事項１）  
　補正事項１は，補正前の請求項１の「第１の層」，「第２の層」に関する記載を，記載の順等を整理して，その構成を明りょうな記載に改めたものであるから，補正事項１は，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第４号に掲げる明りょうでない記載の釈明に該当する。
　
（補正事項２）
　「前記第１の層が，前記第２のＩＩＩ族窒化物半導体材料の前記第３の面内無歪み格子定数と整合する面内歪み格子定数により歪むことにより，前記第２の層が無歪みになる」と補正する補正事項２は，補正前の請求項１に係る発明の特定事項である「第１の層」が歪んでいるものであり，「第２の層が無歪み」のものであると技術的限定を加えるものであるから，補正事項２は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（補正事項３）  
　補正事項３は，請求項の削除及びそれに伴うものであるから，特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。
　
（補正事項４） 
　補正事項４は，補正前の請求項１０に係る発明の特定事項である「第一の層」を「可変不整合層」とするものであり，「第１の層」が「不整合層」であり，さらにその組成が可変となっている「可変不整合層」であると技術的限定を加えるものであるから，補正事項４は，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（補正事項５）
　補正事項５は，補正前の請求項１３，３６，１４，３７に係る発明の特定事項である「ＡｌｘＧａ１−ｘＮ」又は「ＡｌｙＧａ１−ｙＮ」の組成範囲に技術的限定を加えるものであるから，補正事項５は，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（補正事項６）  
　補正事項６は，補正前の請求項１の「第１の層」，「第２の層」に関する記載を，記載の順等を整理して，その構成を明りょうな記載に改めたものであるから，補正事項６は，特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明に該当する。
　
（補正事項７）
　補正事項７は，補正前の請求項１６に係る発明の特定事項である「第２の層」が「無歪み」のものであると技術的限定を加えるものであるから，補正事項７は，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（３）小括  
　したがって，本件補正は，特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。  
　  
　そして，本件補正は，特許法第１７条の２第４項第２号に掲げる事項を目的とするものに該当する補正を含むものであるから，本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき，以下に検討する。  
　  
４　独立特許要件について  
（１）補正発明  
　本件補正による補正後の請求項１〜２９に係る発明は，本件補正により補正された明細書，特許請求の範囲及び図面の記載からみて，その特許請求の範囲の請求項１〜２９に記載されている事項により特定されるとおりのものであり，そのうちの請求項１に係る発明（以下「補正発明」という。）は，補正後の請求項１に記載されている事項により特定されるとおりのものであり，再掲すると以下のとおりのものである。  
　  
「第１の面内無歪み格子定数を有する基板と，
　前記基板上に設けられ，第１の半導体材料を含む第１の層であって，前記第１の半導体材料は，前記基板の前記第１の面内無歪み格子定数とは異なる第２の面内無歪み格子定数を有する第１のＩＩＩ族窒化物半導体材料を含む，前記第１の層と，
　前記第１の層上に設けられ，第２の半導体材料を含む第２の層であって，前記第２の半導体材料は，前記基板の前記第１の面内無歪み格子定数とは異なる第３の面内無歪み格子定数を有する第２のＩＩＩ族窒化物半導体材料を含む，前記第２の層と，
　前記第１の層は，前記第１の半導体材料の合体したアイランドとを含み，
前記第１の層が，前記第２のＩＩＩ族窒化物半導体材料の前記第３の面内無歪み格子定数と整合する面内歪み格子定数により歪むことにより，前記第２の層が無歪みになることを特徴とする半導体構造。」  
　 
（２）引用例に記載された発明  
　本願の優先権主張の日前に外国において頒布され，原査定の根拠となった拒絶の理由において引用された欧州特許出願公開第１２２０３３３号明細書（以下「引用例」という。）には，Ｆｉｇ１，２とともに以下の記載がある（なお，下線は当合議体にて付加したものである。）。　 
　
　ア　「[0006] As shown in FIG. 8, on a substrate 101 made of sapphire, formed sequentially by crystal growth are a low-temperature growth buffer layer 102, a strain suppression layer 103 made of n-type Al0.05Ga0.95N, an n-type cladding layer 104 made of n-type Al0.07Ga0.93N, an n-type optical guide layer 105 made of n-type GaN, a multiple quantum well (MQW) active layer 106 made of GaInN, a block layer 107 made of p-type AlGaN, a p-type optical guide layer 108 made of p-type GaN, a P-type cladding layer 109 made of p-type Al0.07Ga0.93N, and a p-type contact layer 110 made of p-type GaN.
[0007] A feature of the above conventional semiconductor laser device is the strain suppression layer 103 formed on the low-temperature growth buffer layer 102. The strain suppression layer 103 is made of Al0.05Ga0.95N. The mole fraction of Al of this composition, 0.05 is determined to be a value close to the Al mole fraction of the n-type cladding layer 104 made of Al0.07Ga0.93N, of which the lattice constant is smallest among the plurality of semiconductor layers constituting the laser structure. The strain suppression layer 103 having this composition serves to reduce strain as the underlying layer of the n-type cladding layer 104. Thus, with the existence of the strain suppression layer 103, it is possible to reduce occurrence of cracking in the cladding layer 104 or warping of the substrate 101 that may be caused by crystal strain during the formation of the laser structure.」（２ページ１欄５０行〜２欄８行）
（当審訳：
［０００６］図８に示すように，
サファイアからなる基板１０１上に
［０００７］従来例に係る半導体レーザ素子は，その特徴として，低温成長バッファ層１０２の上に歪抑制層１０３が形成されている。この歪抑制層１０３は，Ａｌ0.05Ｇａ0.95Ｎからなり，そのＡｌの組成０．０５は，レーザ構造を構成する複数の半導体層のうち格子定数が最も小さいＡｌ0.07Ｇａ0.93Ｎからなるｎ型クラッド層１０４のＡｌの組成の値に近く設定されている。この組成を有する歪抑制層１０３は，ｎ型クラッド層１０４の下層として，歪みを抑制する。その結果，
歪抑制層１０３があることにより，ｎ型クラッド層１０４の下地層となって歪を低減するため
 
　イ　「[0011] However, in the above conventional semiconductor growth method, the lattice constants of the strain suppression layer 103 and the cladding layers 104 and 109, which are both made of AlGaN, are not determined by strict designing, but determined by simply setting the Al mole fraction of the strain suppression layer 103 at a value close to that of the cladding layers 104 and 109. Therefore, when the temperature is lowered to room temperature after the crystal growth, the strain suppression layer 103 undergoes strain due to a difference in thermal expansion coefficient between the substrate 101 and the strain suppression layer 103 and therefore changes in lattice constant. As a result, the lattice constant of the strain suppression layer 103 differs from that of the cladding layers 104 and 109, and this causes occurrence of cracking or warping.
[0012] In the case of the substrate 101 made of galliumnitride, also, in which the lattice constant is decisively different between the cladding layers and the substrate, cracking or warping occurs in the cladding layers.
SUMMARY OF THE INVENTION
[0013] An object of the present invention is to ensure that no cracking or the like occurs particularly in a semiconductor layer having a small lattice constant among a plurality of layered semiconductor layers made of group III-V nitrides.
[0014] To attain the above object, in a structure using a substrate made of a material different from a group III-V nitride, the lattice constant of a semiconductor layer having a comparatively small lattice constant among a plurality of semiconductor layers grown on the substrate, that is, a semiconductor layer containing aluminum, is made to substantially match with the lattice constant of a strain suppression layer at room temperature after thermal shrinkage or thermal expansion.」（２ページ２欄２７行〜３ページ３欄５行）
（当審訳：
［００１１］しかしながら，前記従来の半導体の成長方法は，共に
ＡｌＧａＮからなる歪抑制層１０３とクラッド層１０４，１０９
［００１２］また，
基板１０１が窒化ガリウムの場合も，クラッド層と基板との間には格子定数の決定的な違いが存在する
発明の概要
［００１３］本発明は，前記従来の問題に鑑み，
III-Ｖ族窒化物からなる複数の半導体積層体のうち，特に格子定数が小さい半導体層にクラック等が生じないようにすることを目的とする
［００１４］前記の目的を達成するため，本発明は，
基板にIII-Ｖ族窒化物と異なる材料からなる基板を用いる場合には
アルミニウムを含む半導体層の格子定数と，歪抑制層の室温における格子定数とを，熱収縮又は熱膨張後に，実質的に一致させる構成とする
　
　ウ　「[0016] The first method for fabricating a semiconductor of the present invention includes the steps of: (1) growing a first semiconductor layer made of AlxGa1-xN (0≦x≦1) on a substrateat a temperature higher than room temperature; and (2)growing a second semiconductor layer made of AluGavInwN (0u≦1, 0≦v≦1, 0≦w≦1, u+v+w=1) over the first semiconductor layer, wherein in the step (1), the mole fraction x of Al of the first semiconductor layer is set so that the lattice constant of the first semiconductor layer at room temperature substantially matches with the lattice constant of the second semiconductor layer in the bulk state after thermal shrinkage or thermal expansion.
[0017] According to the first method for fabricating a semiconductor of the present invention, cracking and the like will not occur in the aluminum-containing second semiconductor layer having a comparatively small lattice constant even when the temperature is lowered to room temperature after the growth of the second semiconductor layer.」（３ページ３欄１３行〜３２行）
（当審訳：
［００１６］
本発明の半導体の第１の製造方法は，（１）基板の上に，Ａｌ
x
 Ｇａ
1-x
 Ｎ（但し，ｘは０≦ｘ≦１である）からなる第１の半導体層を室温よりも高い温度で成長する工程と，（２）第１の半導体層の上に，Ａｌ
u
 Ｇａ
v
 Ｉｎ
w
 Ｎ（但し，ｕ，ｖ，ｗは０＜ｕ≦１，０≦ｖ≦１，０≦ｗ≦１，ｕ＋ｖ＋ｗ＝１である）からなる第２の半導体層を成長する工程とを備え，ここで，（１）の工程において，第１の半導体層のＡｌの組成ｘの値を，該第１の半導体層の室温における格子定数が熱収縮又は熱膨張後に，第２の半導体層のバルク状態の格子定数と実質的に一致するように設定される。
［００１７］本発明の半導体の第１の製造方法によると，第２の半導体層を成長した後に，室温に戻したとしても，格子定数が相対的に小さいアルミニウムを含む第２の半導体層にクラック等が発生することがない。
　
　エ　「Claims
 １．A method for fabricating a semiconductor, comprising the steps of:
　
 (1) growing a first semiconductor layer made of AlxGa1-xN (0≦x≦1) on a substrateat a temperature higher than room temperature; and 
 (2)growing a second semiconductor layer made of AluGavInwN (0u≦1, 0≦v≦1, 0≦w≦1, u+v+w=1) over the first semiconductor layer, 
　
wherein in the step (1), the mole fraction x of Al ofthe first semiconductor layer is set so that the lattice constant of the first semiconductor layer at room temperature substantially matches with the lattice constant of the second semiconductor layer in the bulk state after thermal shrinkage or thermal expansion.」（９ページ１６欄２２行〜４０行）
（当審訳：
特許請求の範囲
１．
以下の工程を備える半導体の製造方法。（１）基板の上に，Ａｌ
x
 Ｇａ
1-x
 Ｎ（但し，ｘは０≦ｘ≦１である）からなる第１の半導体層を室温よりも高い温度で成長する工程と，
（２）第１の半導体層の上に，Ａｌ
u
 Ｇａ
v
 Ｉｎ
w
 Ｎ（但し，ｕ，ｖ，ｗは０＜ｕ≦１，０≦ｖ≦１，０≦ｗ≦１，ｕ＋ｖ＋ｗ＝１である）からなる第２の半導体層を成長する工程とを備え，
ここで，（１）の工程において，第１の半導体層のＡｌの組成ｘの値を，熱収縮又は熱膨張後に，該第１の半導体層の室温における格子定数が，第２の半導体層のバルク状態の格子定数と実質的に一致するように設定される
　
段落［００１４］等の記載から，（１）で成長されるＡｌx Ｇａ1-x Ｎは，歪抑制層であることが明らかであるから，以上を総合すると，引用例には，以下の発明（以下「引用発明」という。）が記載されているものと認められる。  
　「III-Ｖ族窒化物と異なる材料からなる基板の上に，歪抑制層であるＡｌx Ｇａ1-x Ｎ（但し，ｘは０≦ｘ≦１である）からなる第１の半導体層を成長し，第１の半導体層の上に，Ａｌu Ｇａv Ｉｎw Ｎ（但し，ｕ，ｖ，ｗは０＜ｕ≦１，０≦ｖ≦１，０≦ｗ≦１，ｕ＋ｖ＋ｗ＝１である）からなる第２の半導体層を成長し，第１の半導体層のＡｌの組成ｘの値を，熱収縮又は熱膨張後に，該第１の半導体層の室温における格子定数が，第２の半導体層のバルク状態の格子定数と実質的に一致するように設定された半導体積層体。」
　 
（３）対比  
　以下，補正発明と引用発明とを対比する。 
　
　ア　引用発明の「III-Ｖ族窒化物と異なる材料からなる基板」は，該基板の結晶構造の格子定数は無歪みの状態のものであることが明らかであるから，補正発明の「第１の面内無歪み格子定数を有する基板」に相当する。
　
　イ　引用発明の「Ａｌx Ｇａ1-x Ｎ（但し，ｘは０≦ｘ≦１である）」，「第１の半導体層」は，補正発明の「第１の半導体材料」，「第１の層」にそれぞれ相当し，また引用発明の「Ａｌx Ｇａ1-x Ｎ（但し，ｘは０≦ｘ≦１である）」は，「ＩＩＩ族窒化物半導体材料」であることは明らかである。また，引用発明は，基板が引用例の段落［０００６］の記載からも明らかなように，サファイアをはじめとする「III-Ｖ族窒化物と異なる材料からなる基板」であることから，基板の材料と「Ａｌx Ｇａ1-x Ｎ（但し，ｘは０≦ｘ≦１である）」とは，それぞれ無歪み格子定数が異なることは明らかである。したがって，引用発明の「Ａｌx Ｇａ1-x Ｎ（但し，ｘは０≦ｘ≦１である）からなる第１の半導体層」は，補正発明の「第１の半導体材料を含む第１の層であって，前記第１の半導体材料は，前記基板の前記第１の面内無歪み格子定数とは異なる第２の面内無歪み格子定数を有する第１のＩＩＩ族窒化物半導体材料を含む，前記第１の層」に相当する。
 
　ウ　引用発明の「Ａｌu Ｇａv Ｉｎw Ｎ（但し，ｕ，ｖ，ｗは０＜ｕ≦１，０≦ｖ≦１，０≦ｗ≦１，ｕ＋ｖ＋ｗ＝１である）」，「第２の半導体層」は，補正発明の「第２の半導体材料」，「第２の層」にそれぞれ相当し，また引用発明の「Ａｌu Ｇａv Ｉｎw Ｎ（但し，ｕ，ｖ，ｗは０＜ｕ≦１，０≦ｖ≦１，０≦ｗ≦１，ｕ＋ｖ＋ｗ＝１である）」が「ＩＩＩ族窒化物半導体材料」であることは明らかである。また，引用発明の基板がサファイアをはじめとする「III-Ｖ族窒化物と異なる材料からなる基板」であるから，「基板」の材料と「Ａｌu Ｇａv Ｉｎw Ｎ（但し，ｕ，ｖ，ｗは０＜ｕ≦１，０≦ｖ≦１，０≦ｗ≦１，ｕ＋ｖ＋ｗ＝１である）」とは，無歪み格子定数が異なることは明らかである。そうすると，「Ａｌu Ｇａv Ｉｎw Ｎ（但し，ｕ，ｖ，ｗは０＜ｕ≦１，０≦ｖ≦１，０≦ｗ≦１，ｕ＋ｖ＋ｗ＝１である）」が「III-Ｖ族窒化物と異なる材料からなる基板」とは異なる第３の面内無歪み格子定数を有するといえる。したがって，引用発明の「第１の半導体層の上に，Ａｌu Ｇａv Ｉｎw Ｎ（但し，ｕ，ｖ，ｗは０＜ｕ≦１，０≦ｖ≦１，０≦ｗ≦１，ｕ＋ｖ＋ｗ＝１である）からなる第２の半導体層」は，補正発明の「第１の層上に設けられ，第２の半導体材料を含む第２の層であって，前記第２の半導体材料は，前記基板の前記第１の面内無歪み格子定数とは異なる第３の面内無歪み格子定数を有する第２のＩＩＩ族窒化物半導体材料を含む，前記第２の層」に相当する。
　
　エ　まず，引用発明の「熱収縮又は熱膨張後に，第１の半導体層の室温における格子定数が，第２の半導体層のバルク状態の格子定数と実質的に一致する」ことから，引用発明は「第１の層が第２の層と格子整合」していることが分かり，そして「第２の半導体層」は，「バルク状態の格子定数」であることから，歪んでおらず，「第１の半導体層の室温における格子定数」は，「熱収縮又は熱膨張後に」は歪んで，「バルク状態の格子定数」である「第２の半導体層」と格子整合していることが分かる。
　そうすると，引用発明の「熱収縮又は熱膨張後に，該第１の半導体層の室温における格子定数が，第２の半導体層のバルク状態の格子定数と実質的に一致する」ことは，補正発明の「第１の層が，前記第２のＩＩＩ族窒化物半導体材料の前記第３の面内無歪み格子定数と整合する面内歪み格子定数により歪むことにより，前記第２の層が無歪みにな」ることに相当する。
　
　オ　引用発明の「半導体積層体」は，補正発明の「半導体構造」に相当する。
  
　したがって，補正発明と引用発明とは，  
　
（一致点）  
　「第１の面内無歪み格子定数を有する基板と，
　前記基板上に設けられ，第１の半導体材料を含む第１の層であって，前記第１の半導体材料は，前記基板の前記第１の面内無歪み格子定数とは異なる第２の面内無歪み格子定数を有する第１のＩＩＩ族窒化物半導体材料を含む，前記第１の層と，
　前記第１の層上に設けられ，第２の半導体材料を含む第２の層であって，前記第２の半導体材料は，前記基板の前記第１の面内無歪み格子定数とは異なる第３の面内無歪み格子定数を有する第２のＩＩＩ族窒化物半導体材料を含む，前記第２の層と，を有し，
前記第１の層が，前記第２のＩＩＩ族窒化物半導体材料の前記第３の面内無歪み格子定数と整合する面内歪み格子定数により歪むことにより，前記第２の層が無歪みになることを特徴とする半導体構造。」  
　である点で一致し，以下の点で相違する。  
　  
（相違点）  
　補正発明は，「第１の層」が「第１の半導体材料の合体したアイランドとを含」んでいるのに対して，引用発明はこの点が特定されていない点。
　  
（４）判断  
（４−１）相違点について  
　一般に，サファイア基板のような格子整合しない基板上に，ＩＩＩ族窒化物半導体材料を成長させると，ＩＩＩ族窒化物半導体材料が島状に成長した後，続いて合体が生じて二次元成長に移行していくということは，以下の周知例１，２に記載されているように，半導体の結晶成長の分野における技術常識である。
　そうすると，引用発明において，サファイアをはじめとする「ＩＩＩ−Ｖ族窒化物と異なる材料からなる」基板上に，「第１の層」を，通常の結晶成長技術を用いて結晶成長させると，当然「第１の半導体材料の合体したアイランドとを含」んだものになっていると認められる。
　仮にそうでなかったとしても，引用発明においてＩＩＩ族窒化物半導体材料の「第１の層」を通常の結晶成長を行うことにより「合体したアイランド」を含んだものとすることは，技術常識に照らして当業者ならば適宜なし得たことといえる。
　したがって，引用発明において，半導体の結晶成長の分野における技術常識を勘案し，「第１の層」を「第１の半導体材料の合体したアイランドとを含」んだものとすることは当業者が容易になし得た範囲に含まれるものである。
　
　ア　周知例１：特開２０００−１８３４６４公報
　本願の優先権主張の日前に日本国内において頒布された特開２０００−１８３４６４号公報には，図１〜３とともに以下の記載がある。  
　
（ア）「【０００８】
【発明の実施の形態】図１に示すように，本発明の窒化物半導体発光素子は，サファイアからなる基板１の上に（AlxGa1-x）1-yInyN（0≦x≦1，0≦y≦1）で表される窒化物半導体単結晶膜を積層させた多層構造体からなる。サファイア基板１上には，AlNやGaN等からなる低温バッファ層２が，サファイア基板１の平坦な面と平行に配されている。低温バッファ層２の上には，
サファイア基板１と平行でない面によって囲まれた略錘状の結晶が島状に不規則に分布した第１の結晶層３が配されている。さらにその上には，第１の結晶層３と格子定数の異なる半導体結晶からなる第２の結晶層４が配されている。ここで，第１の結晶層３は，アンドープGaNであり，第２の結晶層４は，Siをドープしたｎ型GaNである。第２の結晶層４は，第１の結晶層３によって粗面化した面を再び基板１と平行となるように平坦化している。
【０００９】以下，本発明による窒化物半導体発光素子の製造方法について詳述する。サファイア基板1をMOCVD成長炉に装填し，1050℃の温度において，300Torrの圧力の水素気流中で10分間保持してサファイア基板1の表面を熱クリーニングする。この後，サファイア基板1を400℃になるまで降温して，原料であるNH3とトリメチルアルミニウム（以下，TMAと称する。）を成長炉内に導入して，AlNからなる低温バッファ層２を50 nmの厚さに堆積する。
【００１０】続いてTMAの供給を止め，NH3のみを炉内に流したままで低温バッファ層２を成膜したサファイア基板1の温度を再び1050 ℃まで昇温する（バッファ層形成ステップと称する。）。この温度でTMGを導入し，第１の結晶層３，すなわちアンドープGaN下地層を一様な膜厚で成長したと仮定した場合の膜厚に換算して1μm積層する（第１ステップと称する。）。ここで，
第１の結晶層３は，独立した島状の結晶核の生成及びその成長，そして成長した結晶粒同士の合体を経て，基板平面と平行に成長する二次元結晶成長に移行して成長を続ける。結晶核の生成及びその成長は，いわゆる三次元結晶成長であって，GaN等のエピタキシャル成長の初期に見られる結晶成長形態である
　
　イ　周知例２：特開２０００−３５３８２１号公報
　本願の優先権主張の日前に日本国内において頒布された特開２０００−３５３８２１号公報には，図１，２とともに以下の記載がある。  
　
　（ア）　「【０００７】
【発明が解決しようとする課題】
サファイア基板上にＧａＮまたはＡｌＮの低温バッファ層を形成し，この上に高温(１０００℃程度)でＧａＮ結晶を成長させた場合，成長の初期は，結晶核が三次元的に島状に成長し，続いて島の合体が生じて二次元的成長に移行することが知られている。
　
（４−２）判断についてのまとめ  
　以上検討したとおり，補正発明は，技術常識を勘案することにより，引用発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。  
　
（４−３）判断についてのまとめ  
　以上検討したとおり，補正発明は，引用発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。  
　  
（５）独立特許要件についてのまとめ  
　本件補正は，補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものではないから，特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しないものである。  
　  
（６）補正却下の決定についてのむすび  
　以上のとおり，本件補正は，特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから，特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。  
　  
第３　本願発明  
　本件補正は上記のとおり却下されたので，本願の請求項１〜３８に係る発明は，平成２２年５月１９日付けの手続補正書により補正された明細書及び図面の記載からみて，その特許請求の範囲１〜３８に記載された事項により特定されるとおりのものであり，そのうちの請求項１に係る発明（以下「本願発明」という。）は，第２，１（１）に記載されている事項により特定されるとおりのものである。  
  
第４　引用例に記載された発明  
　引用例には，上記第２，４（２）に記載したとおり，引用発明が記載されている。  
　 
第５　判断  
　本願発明は，補正発明から，上記第２，２に記載した補正事項２，４，５，７についての補正によりなされた技術的限定を省いたものである。　  
　そうすると第２，４（４）において検討したとおり，補正発明は，周知の技術を勘案することにより，引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，補正発明から技術的限定を省いた本願発明についても，当然に，周知の技術を勘案することにより，引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。 
　したがって，本願発明は特許法第２９条第２項の規定により特許を受けることができない。 
　  
第６　むすび  
　以上のとおり，本願の請求項１に係る発明は特許法第２９条第２の規定により特許を受けることができないものであるから，他の請求項に係る発明について検討するまでもなく，本願は拒絶をすべきものである。  
　  
　よって，結論のとおり審決する。