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　特願２００１−２１４３７５「トランジスタ」拒絶査定不服審判事件〔平成１５年　１月３１日出願公開，特開２００３−　３１８１１〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１　手続の経緯
　本願は，平成１３年７月１３日の出願であって，平成２４年１月３０日付けで手続補正がなされ，同年５月１１日付けで拒絶査定がされ，これに対して同年８月１５日に拒絶査定に対する審判請求がされるとともに，同日に手続補正がされ，その後同年１１月１９日付けで審尋がされ，それに対して平成２５年１月１６日に回答書が提出されたものである。
　
２　平成２４年８月１５日付けの手続補正について
（１） 本件補正の内容
　平成２４年８月１５日付けの手続補正（以下「本件補正」という。）は，補正前の特許請求の範囲の請求項１〜１０のうち，請求項３〜１０を削除し，補正後の特許請求の範囲の請求項１〜２と補正するとともに，明細書の段落【００１３】【００１４】を削除し，発明の名称を「トランジスタ」と補正するものである。
　
（２） 新規事項の追加の有無及び補正の目的の適否について
　本件補正は，補正前の請求項３〜１０の削除とそれに伴うものであるから，本件補正は，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。）第１号に掲げる請求項の削除を目的とするものに該当する。　
　また，本件補正が削除を目的とするものであるから，当然，特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。）に規定する要件を満たすものである。
　
（３）小括
　以上検討したとおりであるから，本件補正のうち特許請求の範囲についての補正は特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　したがって，本件補正は適法になされたものである。
　
３　本願発明
　本願発明は，本件補正により補正された明細書，特許請求の範囲及び図面の記載からみて，その特許請求の範囲の請求項１〜２に記載されている事項により特定されるとおりのものであり，そのうちの請求項１に係る発明は，請求項１に記載されている事項により特定される，以下のとおりのものである。
　
　「絶縁性基板と，
　前記絶縁性基板上に形成されたシリコン層と，
　前記シリコン層に形成され，第１導電型であるボディ，第２導電型であるソース，ドレインからなる部分と，
　前記ボディ及び前記ソースにボディと同一導電型で接合され，前記ソースと同じもしくは低い電位が供給されるボディ端子と，
　を具備し，
　前記ボディにおいて放射線によって発生した正電荷は，前記ボディ端子を介して当該トランジスタ外に流出すること，
　を特徴とするトランジスタ。」
　
４　引用例に記載された発明
（１）本願の出願前に日本国内において頒布され，原査定の根拠となった拒絶の理由において引用された特開平１−２６８０６３号公報（以下「引用例」という。）には，「ＭＯＳ型半導体装置」（発明の名称）に関して，図１〜３とともに以下の記載がある（なお，下線は当合議体にて付加したものである。）。
　
　ア「〔産業上の利用分野〕
本発明はＭＯＳデバイス構造に係り
アルフア粒子によるソフトエラーが生じにくく
ＳＯＩ型デバイス構造に関する
　
　イ「〔実施例〕
　以下，本発明の第１の実施例を第１図（ａ）および（ｂ）により説明する。
第１図（ａ）において，１はＳｉ基板，２は熱酸化膜である。３がＳＯＩ層であり
Ｓｉを堆積し
ボロンをＳＯＩ層にイオン注入して熱処理し，ｐ型層とす
ひ素（Ａｓ）を５０〜１５０ＫｅＶで１０
１５
〜１０
１６
cm
-2
の量ＳＯＩ層３の表面に打ち込みドレイン拡散層４とする。また同じくひ素を１０〜１００ＫｅＶで１０
15
〜１０
16
cm
-2
の量，ＳＯＩ層３の表面に打ち込みソース拡散層５と
ボロンを
ＳＯＩ層３
に打ち込んでＳＯＩ電極層６とする
　第１図（ａ）は本発明のゲート長方向断面図であり，第１図（ｂ）は本発明構造のゲート幅方向断面図である。１７は素子絶縁分離用のフイールド酸化膜である。薄いＳＯＩ層３表面に形成されたフイールド酸化膜１７は通常，下地酸化膜２に接している。このためソース拡散層５が下地酸化膜２に接している従来構造のＳＯＩＭＯＳトランジスタでは，ゲート下方で
ＭＯＳトランジスタ基板となるＳＯＩ部３が他から絶縁分離されていた。このためＳＯＩ部３の電位がクローテイング（審決注：「フローテイング」の誤記と認められる。）になり，トランジスタ動作時に基板電位が変動してＩＶカーブにキンクを生じていた。これを回避するにはＳＯＩ部３の電位を固定する必要がある
　本実施例によれば，
ソース拡散層５と酸化膜２の間にＳｉ層３が介在しており，ｐ
+
拡散層６を電極として該Ｓｉ層を通してＭＯＳトランジスタの基板となるＳＯＩ部３の電位を固定できた
　本発明の第２の実施例を第３図により説明する。第２の実施例は本発明をｃＭＯＳデバイスに適用したものである。第３図において，９はＳＯＩ層に燐をイオン注入して形成したｎウエルであり，１０はボロンを１０〜５０ＫｅＶで１０15〜１０16cm-2の量，ＳＯＩ９の表面に打ち込んで形成したｐＭＯＳトランジスタのドレイン拡散層であり，１１はこれよりもやや低いエネルギーでほぼ同量のボロンを打ち込んで形成したソース拡散層である。
ｎＭＯＳトランジスタのｐウエル３，ドレイン４，ソース５の形成法は第１の実施例と同じである
　本実施例によれば，
ｐウエル電位とｎウエル電位がソース拡散層下方のＳｉ層を通じて，それぞれｐ
+
拡散層６とｎ
+
拡散層１２によつて固定できた
ＳＯＩ層ｐウエル３とｎウエル９が他から絶縁分離されて
この問題を回避するため，両ウエルの電位を固定した。この結果，従来デバイスで発生していたＳＯＩ層電位の変動による動作不安定を解消できた
アルフア粒子の照射によつて基板中に生成した雑高電荷（審決注：「雑音電荷」の誤記と認められる。）のドレイン拡散層への流入が酸化膜２によつて阻止されるのでソフトエラーが発生しにくいとの利点も有している
　
　ウ　第３図から，Ｓｉ基板１の上に，Ｓｉ酸化膜（熱酸化膜）２，さらにその上にＳＯＩ層が形成され，そこにｐウエル３が形成されていること，ｐウエル電極層（ｐ+拡散層）６がｐウエル３と接して設けられていること及びｐウエル３の電位がソース５の下方のＳｉ層を通じて，ｐ+拡散層６によって固定され，ソース５とｐ+拡散層６を結線して接地電位に接続していることが看取できる。
　
　エ　また，上記イより，第３図に示す第２の実施例は，ｐウエル３，ドレイン４，ソース５を含む各ＭＯＳトランジスタの構成要素が，第１図に示す第１の実施例と同じ形成方法で形成されていることが分かる。
　
＜引用発明の認定＞　
　以上を総合すると，引用例には，以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「Ｓｉ基板１の上に，熱酸化膜２，さらにその上にＳｉを堆積してＳＯＩ層が形成し，
ボロンをＳＯＩ層にイオン注入して熱処理し，ｐウエル３とし，ひ素をＳＯＩ層の表面に打ち込みドレイン４とし，また同じくひ素を，ＳＯＩ層の表面に打ち込みソース５とし，
ボロンをＳＯＩ層に打ち込んで，ｐ+拡散層６とし，
ｐ+拡散層６がｐウエル３と接し，ｐウエル３の電位がソース５の下方のＳｉ層を通じて，ｐ+拡散層６によつて固定され，ソース５とｐ+拡散層６を結線して接地電位に接続した
ｎＭＯＳトランジスタ。」
　
５　対比
　本願発明と，引用発明とを対比する。
（１）引用発明の「Ｓｉ基板１の上に，熱酸化膜２」を設けた基板が，本願発明の「絶縁性基板」に対応し，引用発明の「Ｓｉを堆積して」形成された「ＳＯＩ層」は，「ＳＯＩ層」が前記基板（本願発明の「絶縁性基板」に対応する。）の上に設けられたものであるから，引用発明の「ＳＯＩ層」は，本願発明の「絶縁性基板上に形成されたシリコン層」に対応する。
　
（２）引用発明の「ボロンをＳＯＩ層にイオン注入して熱処理し」て形成した「ｐウエル３」は，ｎＭＯＳトランジスタの「ボディ」であることは当業者にとって明らかであり，引用発明の「ボロンをＳＯＩ層にイオン注入して熱処理し」て形成した当該「ｐウエル３」は，本願発明の「シリコン層に形成され，第１導電型であるボディ」に相当する。他方，ひ素はｎ型のドーパントであるから，引用発明の「ひ素を，ＳＯＩ層の表面に打ち込」んだ「ソース５」及び「ひ素をＳＯＩ層の表面に打ち込」んだ「ドレイン４」は，それぞれ本願発明の「第２導電型であるソース」及び「ドレイン」に相当する。
　
（３）引用発明の「ｐ+拡散層６」は「ｐウエル３」と同一導電型であり，引用発明において，「ｐ+拡散層６」と「ｐウエル３」は，どちらもボロンをＳＯＩ層に打ち込んで形成しているとともに，「ｐ+拡散層６がｐウエル３と接し」ているから，引用発明の「ｐ+拡散層６」は，「ｐウエル３」に「接合され」ているといえる。
　また，引用発明では，「ｐウエル３の電位」は「ｐ+拡散層６によつて固定され，ソース５とｐ+拡散層６を結線して」いることから，「ソース５と同じ電位が供給される」ものであるといえるとともに，引用発明の「ｐ+拡散層６」は，本願発明の「ボディ端子」に相当する。
　
（４）　また，引用発明の「ｎＭＯＳトランジスタ」は，本願発明の「トランジスタ」に相当する。
　
（５）　以上から，本願発明と，引用発明とは，
（一致点）
　「絶縁性基板と，
　前記絶縁性基板上に形成されたシリコン層と，
　前記シリコン層に形成され，第１導電型であるボディ，第２導電型であるソース，ドレインからなる部分と，
　前記ボディにボディと同一導電型で接合され，前記ソースと同じもしくは低い電位が供給されるボディ端子と，
　を具備すること，
　を特徴とするトランジスタ。」
において一致し，
　
（相違点１）
　本願発明は，ボディ端子が，「前記ボディ及び前記ソースに」「接合され」ているのに対して，引用発明は，ボディ端子が「ボディ」には接合しているが，「ソース」には結線によって電気的に接続されているものの，接合はされていない点。
　
（相違点２）
　本願発明は，「ボディにおいて放射線によって発生した正電荷は，ボディ端子を介して当該トランジスタ外に流出する」のに対して，引用発明はこの点が特定されていない点
　において，相違する。
　
６　判断
（１）　相違点１について
　ア　一般に，トランジスタにおいて，ボディ端子がボディ及びソースに接合してるものは，例えば，以下の周知例１，２に記載されているように周知の技術である。
　
　イ　以上から，上記周知の技術を勘案し，引用発明において，ボディ端子をボディとともにソースにも接合するようにする程度のことは，当業者ならば適宜なし得たことである。
　
（ア）　周知例１：特開昭６４−６８９７０号公報
　本願の出願前に日本国内において頒布された特開昭６４−６８９７０号公報（以下「周知例１」という。）には，「ＭＯＳトランジスタ」（発明の名称）に関して，図２とともに以下の記載がある。
　
　ａ　「（発明の要旨）
　本発明は以上に述べた種類のトランジスタを提供することを目的とし，このトランジスタは一定の高利得，改良された高周波特性，低雑音，低漏れ電流（従って低損失），
高い放射線感度を示し
　本発明によるトランジスタを特徴づけるものは添付の請求の範囲より明らかである。
（実施例）
　第２ａ図はＣＭＯＳ回路を形成するトランジスタ対２，３を通る断面を図示する。第１図に図示した既知回路と同様に，２個のトランジスタはサフアイヤ基板１上に配置した２枚のシリコン層で形成される。サフアイヤの代りに，適当な特性の任意の絶縁材，例えばシリコン基板上に酸化アルミニウム又は酸化シリコン層を配置するようにしてもよい。シリコン層の厚さは０．３−０．６μｍである。ソース，ドレイン及び制御接点１３，２８，１４，１１，２７と絶縁及び保護層１０，２６，１２は第１図に図示した回路の場合と同様の設計を有する。
　
Ｐ型トランジスタ２はソース域４とドレイン域６，７を有する。後者はシリコン表面の最も近くに配置されたより高いドープ部分６とサフアイヤ基板の最も近くに配置したより弱いドープ部分７とを有する。チヤネル域は低レベルに配置したより弱ドープ部分９とより強ドープ部分８とを有する。後者のドープ部分８はソース域４の下で横方向に延びて，表面に配置した強ドープ部分５に接続される。ソース接点１３も又領域５に接触する。
　同様に，Ｎ型トランジスタ３のドレイン域２０，２５は表面の高ドープの部分２０と弱ドープの低レベルに配置した部分２５を有する。チヤネル域は表面に最も近接して配置されたより弱いドープ部分２４とサフアイヤ基板に近接して配置された強ドープ部分２３とを有し，後者の部分はソース域２２の下で横方向に延びて高ドープ域２１を介してソース接点２８に接続される。
　異なる領域はドープ材，例えばＮ電導域には燐，Ｐ導電域にはボロンのイオン注入により形成される。ドーピング濃度は，例えば，
　　Ｐ−／Ｎ−　　　　　　　　１０11cm−2　　
　　Ｐ／Ｎ　　　　　　　　　　１０13cm−2　　
　　Ｐ＋／Ｎ＋　　　　　　　　１０15−１０16cm−2　
　チヤネル域の強ドープ部分８，２３のドーピング濃度は本発明による素子の望ましい特性を得るため２〜３×１０12cm−2を越えなければならない。
　第２ｂ図はＮ型トランジスタ３の平面図を示す。
ソース及びドレインの接点２８，１４が破線で示されている。トランジスタはその全長に沿って第２ａ図に図示した断面を有する。Ｐ型トランジスタ２も同様に構成されている。
　チヤネル域の下の各強ドープ層１８，２３の助けにより，ソース接点とチヤネル域の全部分との間の低抵抗接続，従ってソース接点へのチヤネル域の有効接地が第２図によるトランジスタでは得られる。このようにして，本発明の導入部で述べた従来技術のトランジスタの非線形性は除かれ，より良い高周波特性が得られる。さらに，トランジスタの雑音特性の相当な改良も得られる。最後に，上述の電荷効果が除かれ，
放射線に対するトランジスタの感度はより低くなる
　
（イ）　周知例２：特開平１１−２６７６９号公報
　本願の出願前に日本国内において頒布された特開平１１−２６７６９号公報（以下「周知例２」という。）には，「Ｎ型ＭＯＳＦＥＴ及びその製造方法」（発明の名称）に関して，図４とともに以下の記載がある。
　
　ａ　「【０００１】
【発明の属する技術分野】本発明は，ＳＯＩ（Silicon  On  Insulator）構造を有する
Ｎ型ＭＯＳＦＥＴ
【０００２】
【従来の技術】近年，パワーＩＣの高耐圧化に伴い，素子間を絶縁層によって完全に分離できるＳＯＩ（Silicon  On  Insulator）構造を利用したパワー半導体装置，特に，モーターコントロール，電子バラスト及び電源ブロック等に用いられるインテリジェント・パワー半導体装置が注目されている。従来，この種のインテリジェント・パワー半導体装置に含まれる回路素子のひとつとして，図４に示すようなＮ型ＭＯＳＦＥＴが知られている。
【０００３】図４は，従来例に係るＮ型ＭＯＳＦＥＴを示す概略構成図であり，（ａ）は略断面図であり，（ｂ）は略平面図であり，（ｃ）は（ｂ）のＹ−Ｙ’での略断面図である。支持体シリコン基板１ａと，支持体シリコン基板１ａ上に埋込酸化膜１ｂを介して形成されたＰ型ＳＯＩ層１ｃとからなるＳＯＩ基板のＳＯＩ層１ｃは，表面から埋込酸化膜１ｂに到達する素子分離領域２により絶縁分離されて素子形成領域３を構成している。
【０００４】素子形成領域３には，表面に露出し，かつ，互いに離間するとともに，埋込酸化膜１ｂから離間してＮ＋型のソース領域４とＮ＋型のドレイン領域５とが形成されている。
【０００５】また，（Jean-Pierre Colinge,Silicon-on-Insulator Technology:Materialsto VLSI,Kluwer Academic Publishers,1991.p.104）に示すように，ソ−ス領域４からドレイン領域５に流れるリーク電流（いわゆるサイドリーク）を防止するために，
素子分離領域２とソ−ス領域４との間の素子形成領域３内に，表面から埋込酸化膜１ｂに到達し，かつ，素子分離領域２と後述するゲート電極１１とが交差する部分までボディコンタクトを兼用したＰ＋型の不純物領域１３が形成されている。
　
（２）　相違点２について
　ア　引用例には，放射線の１つであるアルファ粒子の照射によつて基板中に生成した雑音電荷のドレイン拡散層への流入を酸化膜が防いでいることが記載されており，ＭＯＳトランジスタにおいて，放射線により基板中に電荷が生成することが問題となることが示されている。そして，そもそもアルファ粒子の照射による雑音電荷の発生は，アルファ粒子の通過が原因であるから，基板だけでなくアルファ粒子が通過するボディ領域においても雑音電荷が発生していることは明らかである。
　
　イ　また，ＳＯＩ型のトランジスタにおいて，アルファ線などの高エネルギー粒子の入射により，ボディ内に電荷が発生することは，以下の周知例３，４にも記載されているように，当該技術分野において周知の技術であり，周知例３には，アルファ線の入射によりボディ内に発生した電荷の影響を，ボディ端子により電位を固定することにより解消すること，つまりボディ内に発生した不要な電荷をボディ端子から流出させることも記載されている。
　
　ウ　したがって，上記周知の技術を勘案すると，引用発明においても，本願発明のボディに相当するｐウエルにおいて放射線によって発生した正電荷は，本願発明のボディ端子に相当するＰ+拡散層を介して当該トランジスタ外に流出するようになっているものと認められる。よって，相違点２については，実質的な相違点ではない。
　
（ア）　周知例３：特開２０００−２６９５０９号公報
　本願の出願前に日本国内において頒布された特開２０００-２６９５０９号公報（以下「周知例３」という。）には，「半導体装置及びその製造方法」（発明の名称）に関して，図１８〜１９とともに以下の記載がある。
　
　ａ　「【０００２】
【従来の技術】図１８は一般的な
ＳＯＩ型の薄膜トランジスタ９００の構造を例示する断面図
【０００３】ｐ−型の半導体層９０２には，いずれもｎ＋型の半導体層であるソース領域９０３，ドレイン領域９０４が互いに隔たって設けられている。
ソース領域９０３，ドレイン領域９０４に挟まれた半導体層９０２は薄膜トランジスタ９００の「ボディ」と称せられる。
【０００４】この半導体層９０２は絶縁体９０１上に設けられるので，図１８に示された構造のままではボディ電位がフローティング状態にある。かかる状態では，電源レベルや接地レベルの変動，寄生バイポーラ効果により，薄膜トランジスタ９００のリーク電流，動作の不安定が生じる虞がある。ここにいう寄生バイポーラ効果とは，ｎチャネルＭＯＳトランジスタたる薄膜トランジスタ９００において，衝突電離によって生じた正孔がボディに蓄積され，ボディ電位が上昇してリーク電流が増加する現象を指す。
【０００５】あるいは更に
α線などの宇宙線がボディに入射することにより電子・正孔対が形成される場合がある
正孔はボディに蓄積され，ボディ電位の上昇を招来する可能性がある
【０００６】かかる問題を解消するため，
ボディ電位を固定する技術が従来から提案されている。図１９は従来の第１の技術を示す断面図であり，薄膜トランジスタ８００の構成及びボディ電位を固定するための構造を例示している
【０００７】薄膜トランジスタ８００の横には半導体層８０２に対してＬＯＣＯＳ酸化を行って得られた分離酸化膜８０９が形成されている。そして分離酸化膜８０９の下方においては絶縁体８０１の上に，半導体層８０２の導電度を高めた領域８０５ａが形成されている。そして分離酸化膜８０９に関して薄膜トランジスタ８００とは反対側に，それぞれｐ型，ｐ＋型の領域８０５ｂ，８０５ｃが，この順に絶縁体８０１の上に積層されている。領域８０５ａ，８０５ｂ，８０５ｃはこの順にボディたる半導体層８０２に隣接しており，
電位ＶＢを領域８０５ｃに対して印加することにより，分離領域８０９を夾んで薄膜トランジスタ８００とは隔たった位置でボディ電位の固定を行うことができる
　
（イ）　周知例４：特開２０００−３４９２９５号公報
　本願の出願前に日本国内において頒布された特開２０００−３４９２９５号公報（以下「周知例４」という。）には，「電界効果トランジスタ及びその製造方法」（発明の名称）に関して，図１４とともに以下の記載がある。
　
　ａ　「【０００４】ところが，
ＳＯＩ構造のシリコン半導体層にチャネルが形成される電界効果トランジスタ（以下，ＳＯＩ−ＭＯＳＦＥＴと略称する）では，余剰な第２導電型キャリアが，シリコン半導体層の下に絶縁体が在るために有効に排除されないという問題がある。
　
　ｂ　「【０００８】（第１の原因）チャネルの電子がドレイン端で加速され，衝突電離を起こして正孔を発生させることである。」
　
　ｃ　「【００１１】（第４の原因）
アルファ線等の高エネルギー粒子によって，電子・正孔対が発生し，電子はドレインに吸収されるのに対して，正孔はシリコン半導体層に残留してしまうことである
　
（３）判断についてのまとめ 
　以上検討したとおり，本願発明は，当業者における周知・慣用技術を勘案することにより，引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 
　
７ むすび 
　以上のとおり，本願の請求項１に係る発明は特許法第２９条第２項の規定により特許を受けることができないものであるから，他の請求項に係る発明について検討するまでもなく，本願は拒絶をすべきものである。 
　
　よって，結論のとおり審決する。