【事件の表示】
　特願２００８−５０６４９２「適応ウェル・バイアシング、並びにパワー及び性能強化のためのハイブリッド結晶配向ＣＭＯＳ構造体」拒絶査定不服審判事件〔平成１８年１０月２６日国際公開、ＷＯ２００６／１１３０７７、平成２０年　９月　４日国内公表、特表２００８−５３６３３５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００６年３月３０日（パリ条約による優先権主張外国庁受理２００５年４月１５日、米国）を国際出願日とする出願であって、平成２０年１２月１８日に手続補正書が提出され、平成２３年１月１８日付けの拒絶理由通知に対して、同年４月１９日に意見書及び手続補正書が提出されたが、同年６月１０日付けで拒絶査定がされ、これに対し、同年１０月１９日に拒絶査定を不服とする審判請求がされるとともに手続補正書が提出され、平成２４年３月２２日付けの審尋に対して、同年６月２６日に回答書が提出されたものである。
　
　
第２．補正却下の決定
　
［補正却下の決定の結論］
　平成２３年１０月１９日に提出された手続補正書によりなされた手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１．本件補正の内容
　本件補正は、特許請求の範囲を補正するものであり、その内容は以下のとおりである。
　
〈補正事項１〉
　本件補正前の請求項１の「同じ結晶配向又は異なる結晶配向を有するＳＯＩ領域及びバルク−Ｓｉ領域を含む基板」との記載を、本件補正後の請求項１においては、「同じ（１００）配向の結晶配向を有するＳＯＩ領域及びバルク−Ｓｉ領域を含む基板」と補正する。
　
〈補正事項２〉
　本件補正前の請求項２の「同じ結晶配向又は異なる結晶配向を有する少なくとも第１半導体層及び第２半導体層を含む基板」との記載を、本件補正後の請求項１においては、「同じ（１００）配向の結晶配向を有する少なくとも第１半導体層及び第２半導体層を含む基板」と補正する。
　
２．新規事項の有無
　補正事項１及び補正事項２は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面の段落【００４８】の記載に基づいていると認められるから、補正事項１及び補正事項２は本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたものである。
　したがって、本件補正は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　よって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たす。
　
３．補正目的の適否
（１）補正事項１について
　「基板」が含む「ＳＯＩ領域及びバルク−Ｓｉ領域」は、本件補正前の請求項１においては「同じ結晶配向又は異なる結晶配向を有する」ものであったが、本件補正後の請求項１においては「同じ（１００）配向の結晶配向を有する」ものであることに限定された。
　したがって、補正事項１は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（２）補正事項２について
　「基板」が含む「第１半導体層及び第２半導体層」は、本件補正前の請求項２においては、「同じ結晶配向又は異なる結晶配向を有する」ものであったが、本件補正後の請求項２においては、「同じ（１００）配向の結晶配向を有する」ものであることに限定された。
　したがって、補正事項２は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（３）補正目的の適否のまとめ
　以上から、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に規定する要件を満たす。
　
４．独立特許要件
　以上のとおり、本件補正は、前記改正前の特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とする補正を含んでいる。
　そこで、次に、本件補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものかどうかを、その請求項１について検討する。
　
（１）補正発明
　本件補正後の請求項１に係る発明（以下「補正発明」という。）は、次のとおりである。
【請求項１】
「半導体構造体であって、
　同じ（１００）配向の結晶配向を有するＳＯＩ領域及びバルク−Ｓｉ領域を含む基板であって、前記バルク−Ｓｉ領域の上面が前記ＳＯＩ領域の上面と平坦である基板と、
　前記バルク−Ｓｉ領域から前記ＳＯＩ領域を分離する分離領域と、
　前記バルク−Ｓｉ領域内に分離を与えるためのデバイス分離領域と、
　前記ＳＯＩ領域内に配置された少なくとも１つの第１デバイス及び前記バルク−Ｓｉ領域に配置された少なくとも１つの第２デバイスと、
　前記少なくとも１つの第２デバイスの下にあるウェル領域、及び前記少なくとも１つの第２デバイスから前記デバイス分離領域を介して隔てられた隣接する領域において前記バルク−Ｓｉ領域内に配置された前記ウェル領域へのボディ・コンタクトであって、前記ボディ・コンタクトは、浮遊体効果を安定化させ、バイアス電圧の印加により前記バルク−Ｓｉ領域内の電界効果トランジスタ（ＦＥＴ）の閾値電圧を調整するための手段を提供する、ボディ・コンタクトと
を備える、半導体構造体。」
　
（２）引用例の表示
　　特開２００４−０４７８４４号公報
　　特開昭６２−１８３５５４号公報
　
（３）各引用例の記載と引用発明
（３−１）引用例１の記載
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開２００４−０４７８４４号公報（以下「引用例１」という。）には、「半導体装置およびその製造方法」（発明の名称）に関して、図１〜１６とともに、次の記載がある（下線は、参考のため、当審において付したもの。以下、他の引用例及び周知例についても同様である。）。
　
　　ａ．「【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に、
同一の基板上にＳＯＩ素子とバルク素子を集積させた静電破壊耐性に優れた半導体装置
【０００２】
【従来の技術】
　……（中略）……
【０００６】
ここで、ＳＯＩ基板とは、シリコン単結晶基板表面上に二酸化シリコン膜（埋め込み酸化膜、Ｂｕｒｉｅｄ　Ｏｘｉｄｅ，ＢＯＸ層）を介してシリコン単結晶層（ＳＯＩ層）を設けた構造をした基板である。以下では
ＳＯＩ基板に作製された素子をＳＯＩ素子と呼ぶことにし、バルクのシリコン基板に作製された素子をバルク素子と呼ぶ
【０００７】
ＳＯＩ素子は、ＢＯＸ層が設けられているため、チャネルが形成されていない場合には、ソース拡散層とドレイン拡散層の間に電流が流れにくい。従って、ＳＯＩ素子はバルク素子と比べて、チャネル部分の不純物濃度を低く保ったまま、より優れた短チャネル特性を示すことができる。そのため、ＳＯＩ素子は、高濃度化に伴う不純物散乱による移動度低下をまねくことなく、高い電流駆動能力を示すことができる。また、ＳＯＩ素子はバルク素子よりも寄生容量を低減できる、放射線耐性に優れる等の特徴を有し、高性能、高信頼性が期待されている。」
　
　　ｂ．「【００１４】
【発明が解決しようとする課題】
ＳＯＩ素子とバルク素子を同一シリコン単結晶基板上に従来の技術によって集積させた場合、ＳＯＩ素子が集積化されるＳＯＩ領域とバルク素子が集積化されるバルク領域の間に０．１μｍから３．０μｍ程度の段差が生じているため、
素子分離をＳｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ　（ＳＴＩ）によって行う
【００１５】
従って、高性能の微細素子をチップ上に高集積する場合には、素子分離をＬＯＣＯＳで形成せず、ＳＴＩで形成するのが一般的である。すなわち、
ＳＴＩでは、基板上に開口を施し、全面に二酸化シリコンを堆積した後に、化学的機械的研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ，ＣＭＰ）によって表面を平坦化する。
【００１６】
先に述べたように、従来法によってＳＯＩ基板からバルク領域を形成すると、ＳＯＩ領域とバルク領域の間には０．１μｍから３．０μｍ程度の段差が生じてしまうが、ＳＴＩで素子分離を形成するためには、ＳＯＩ領域とバルク領域の間の段差をなくす必要がある。
【００１７】
また、ＳＯＩ領域とバルク領域を同一シリコン単結晶基板上に集積した場合の別の問題は、ＳＯＩ領域あるいはバルク領域のいずれか一方の領域から発生したノイズがもう一方の領域に伝播することである。このようなノイズの伝播を阻止するためには、ＳＯＩ領域とバルク領域を電気的に分離することが必要である。
【００１８】
上述のような問題に鑑み、本発明の目的はＳＯＩ素子とバルク素子を同一シリコン単結晶基板上に高集積させる場合に、素子分離をＳＴＩで行った半導体装置およびその製造方法を提供することにある。本発明の別の目的はＳＯＩ領域とバルク領域を素子分離し、ＳＯＩ領域またはバルク領域のいずれかで発生したノイズが他方の領域に伝播することをブロックできる半導体装置およびその製造方法を提供することにある。」
　
　　ｃ．「【００１９】
【課題を解決するための手段】
上記目的を達成するために、
本発明の半導体装置はＳＯＩ領域とバルク領域が同一のシリコン単結晶基板上に集積されており、ＳＯＩ素子やバルク素子がＳＴＩで素子分離されており、なおかつ、上記ＳＯＩ領域と上記バルク領域の境界部分がＳＴＩで素子分離されている
【００２０】
また、本発明の半導体装置を製造するための製造方法は、ＳＯＩ基板の所望の領域から、ＳＯＩ層とＢＯＸ層を除去した後に、エピタキシャル成長によってシリコンを成長させることでバルク領域を形成し、素子分離を行う領域と、上記ＳＯＩ領域と上記バルク領域の境界部分の所望の領域に、開口を施した後に、上記開口部を二酸化シリコンによって埋めた後に、平坦化処理を行うことで、ＳＴＩ構造を形成することを特徴とする。このように、バルク領域の単結晶シリコンをエピタキシャル成長によって厚くすることで、バルク領域とＳＯＩ領域の段差をなくすことができ、ＳＴＩ構造を形成することができるようになる。」
　
　　ｄ．「【００２１】
【発明の実施の形態】
　……（中略）……
（実施例１）
図１は本発明の第１の実施例による半導体装置の完成断面図である。図２以下でその製造工程を説明する。
【００２２】
まず、図２のような、単結晶シリコン基板１、ＢＯＸ層２、そしてＳＯＩ層３とから形成されたＳＯＩ基板を用意する。ＳＯＩ基板としては、２つの単結晶シリコン基板を二酸化シリコンを介して結合させる通常の貼り合わせ法などにより作製する方法か、あるいは、
Ｓｉ基板に酸素イオンを注入し、高温で熱処理を行なうＳＩＭＯＸ法（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　ＩＭｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）により作製する方法が知られている。いずれの方法によって作製されたＳＯＩ基板を用いても差し支えないが、ＳＩＭＯＸ法で作製されたＳＯＩ基板では、酸素イオンを注入する際に欠陥が発生するため、貼り合わせ法によって作製された基板を用いる方が望ましい。
【００２３】
次に、ＳＯＩ層３の表面を保護するために、表面に酸化処理を行い、図３のようにキャップ二酸化シリコン膜４を厚さ５０ｎｍ程度形成する。
【００２４】
次に、レジストを全面に塗布し、バルク領域を作製するための所望のパターンとなるように感光し、レジストマスクを用いたドライエッチングによりＳＯＩ層３とＢＯＸ層２を完全に除去した後でレジストを除去することで、図４のようなエピタキシャル・シリコン成長領域５を形成する。引き続き、ドライエッチングによってダメージを受けたエピタキシャル・シリコン成長領域５にある単結晶シリコン基板１の表面を塩酸により洗浄し、表面のシリコンを５０ｎｍ程度除去する。
【００２５】
次に、シリコンを全面にエピタキシャル成長させ、
エピタキシャル・シリコン成長領域５にエピタキシャル・単結晶シリコン６を図５のように成長させる
【００２６】
なお、エピタキシャル・単結晶シリコン６を成長させる際には、エピタキシャル・単結晶シリコン６の上部がＳＯＩ層３の上部と水平になるように膜厚を調整することが望ましい。これは、後にＳＴＩを形成するために行うＣＭＰ処理によって、エピタキシャル・単結晶シリコン６の上部やＳＯＩ層３の上部の一部に窪みが生じたり、開口部を埋める二酸化シリコンがエピタキシャル・単結晶シリコン６の上部やＳＯＩ層３の上部の一部に残ったりするのを防ぐために必要である。
【００２７】
しかし、エピタキシャル・単結晶シリコン６の上部とＳＯＩ層３の上部の高さのずれが５０ｎｍ以下におさまっていれば以下のプロセスを行う上で実用上の問題は生じない。現在のエピタキシャル成長技術を用いれば、高さのずれを５０ｎｍ以下に抑えることは可能である。
【００２８】
また、多結晶シリコン７は、エピタキシャル成長させる温度や雰囲気などの条件によっては、コンフォーマルにキャップ二酸化シリコン膜４の上部に成長しないが、キャップ二酸化シリコン膜４をストッパーとして多結晶シリコン７を選択的に除去できるので問題ない。全面にシリコンをエピタキシャル成長させる方法としては、通常のように界面から成長させる方法のほかに、全面にアモルファス・シリコン層を堆積させた後、５００℃から６００℃の高温で熱処理することで、固層エピタキシャル成長させても差し支えない。
【００２９】
次に、キャップ二酸化シリコン膜４の上部に存在する多結晶シリコン７を除去するために、レジストを全面に塗布した後、単結晶シリコン６の上部の所望領域のみにレジストマスク８が残るように感光する。
【００３０】
引き続き、レジストマスク８を用いた異方性ドライエッチングにより、キャップ二酸化シリコン膜４をストッパーとして、キャップ二酸化シリコン膜４の上部の多結晶シリコン７を除去した図６のような状態に加工する。その際、ドライエッチングによるダメージを受けて、エピタキシャル・単結晶シリコン６の一部が削れるために、ドライエッチングによるダメージによる凹部９が生ずる。従って、この凹部９に対して有効な対策を施さない限り、平坦な表面を得ることができない。
【００３１】
また、ＢＯＸ層２とＳＯＩ層３に接する領域には、多結晶シリコン７が残ってしまうため、ＳＯＩ領域とバルク領域を電気的に分離することができずに、ノイズの伝播を引き起こしてしまう。従って、この後の工程で多結晶シリコン７を除去することが望ましい。
【００３２】
次に、レジストマスク８を除去した後に、弗酸で洗浄することで、キャップ二酸化シリコン膜４を除去した図７のような状態に加工する。
【００３３】
次に酸化処理を行い、表面に１０ｎｍ程度の厚さの二酸化シリコン膜１０を形成する。引き続き、全面にナイトライド膜１１を１４０ｎｍ程度堆積して、図８の状態に加工する。
【００３４】
次にレジストを全面に塗布し、所望のパターンに感光した後に、ナイトライド膜１１を所望のパターンに加工し、レジストを除去する。引き続き、シリコンにドライエッチを施すことによって、
ＳＯＩ領域とバルク領域の境界部分にＳＴＩを形成するための開口１２および、ＳＯＩ領域とバルク領域にそれぞれＳＴＩを形成するための開口１３、１４を開けた
【００３５】
その際、ＳＯＩ領域開口部１３の深さは、バルク領域の開口部１４およびＳＯＩ領域とバルク領域の境界部分の開口部１２より浅いが、シリコンと二酸化シリコンの間では、選択比を大きく確保することが可能であるので、同時に開口することができる。また、開口部１２，１３，１４を別々に形成しても差し支えないが、プロセスのコストを軽減するためには、同時に開口することが望ましい。この工程によって、多結晶シリコン７を除去することができ、ＳＯＩ領域とバルク領域を電気的に分離することができるようになる。
【００３６】
次に、ナイトライド膜１１と二酸化シリコン膜１０を洗浄により除去した後、表面を１０ｎｍ程度酸化する。引き続き、二酸化シリコンを６００ｎｍ程度堆積して、
開口部１２，１３，１４を二酸化シリコンで埋めた
化学的機械的研磨によって表面を平坦化することで、ＳＴＩ部１５を形成した図１０の状態に加工する。
ＳＯＩ領域１６とバルク領域１７の間をＳＴＩ部１５で素子分離されている
【００３７】
また、ＳＯＩ領域１６とバルク領域１７の間に存在していた凹部９は、ＳＴＩ部１５によって、完全に埋められており、ウェハ界面の全体にわたって平坦な界面を得ることができる。加えて、
ＳＯＩ領域１６およびバルク領域１７のそれぞれの領域の内部にもＳＴＩ部１５によって素子分離が形成されている
【００３８】
この後、
ＳＯＩ領域１６およびバルク領域１７に所望の素子を形成すればよい。たとえば、ＳＯＩ領域１６に完全空乏化型のＣＭＯＳＦＥＴより構成される高性能かつ高集積の回路を作製し、バルク領域に静電破壊防止のための保護素子、たとえば、ダイオード、サイリスタ、ゲートクランプＭＯＳＦＥＴ、ラテラル・バイポーラなどの素子から構成される静電破壊防止回路を作製する
【００３９】
実際に静電破壊防止回路を作製してみたところ、数百から数千ボルトの高圧にも耐えることを確認した。放電能力はデバイスの設計にもよるが、本実施例において検討してみたところ、ダイオードが最も優れており、続いて、サイリスタ、ゲートクランプＭＯＳＦＥＴ
、ラテラル・バイポーラと続いた。また、ダイオードとサイリスタを併用して使うなど、それぞれの素子の優れた特性を生かすように設計を施すことが静電破壊特性を向上させる上で望ましいことも合わせて確認された。」
　
　　ｅ．「（実施例２）
本実施例では、選択エピタキシャル成長技術を用いることで、実施例１の半導体装置の製造工程を短縮することを可能とする製造方法について述べる。
【００４４】
まず、実施例１と同様の製造工程を経て、図４のように、ＳＯＩ基板の所望部分からＢＯＸ層２およびＳＯＩ層３を除去したエピタキシャル・シリコン成長領域５を形成し、その後、単結晶シリコン基板１の表面を塩酸により洗浄し、表面のシリコンを５０ｎｍ程度除去する。
【００４５】
次に、図１２のように、選択エピタキシャル成長によって、エピタキシャル・シリコン成長領域５に選択的にエピタキシャル・単結晶シリコン６および多結晶シリコン７を成長させる。この工程の際には、実施例１と同様に、エピタキシャル・単結晶シリコン６の上部がＳＯＩ層３の上部と水平になるように膜厚を調整することが望ましい。
【００４６】
選択エピタキシャル成長技術を用いることで、キャップ二酸化シリコン膜４の上部に面方位がエピタキシャル・シリコン６と異なる多結晶シリコン７が成長するのを防ぐ
。そのため、工程数を削減できるばかりでなく、ドライエッチングによる損傷である凹部９ができることを防ぐことができる。」
　
　　ｆ．「（実施例３）
本実施例では、
実施例１または実施例２記載の方法で、図１０に示した状態に加工した後に、ウェル部にイオン打ち込みを行う
【００５２】
まず、実施例１または実施例２記載の方法で、図１０に示した状態に加工する。図１０では、理解を容易にするために、ＳＯＩ領域１６とバルク領域１７にそれぞれ１個しかＳＴＩ部１５を図示していないが、実際には、図１４に示したように、ＳＯＩ領域１６とバルク領域１７には、複数個のＳＴＩ部１５が存在する。また、理解を容易にするために、本実施例では、単結晶シリコン基板１として、ｐ型になるようにボロンなどの不純物が添加されたｐ型単結晶シリコン基板１８を用いた場合について説明する。加えて、
エピタキシャル・単結晶シリコン６およびＳＯＩ層３もそれぞれｐ型に不純物が添加されて、それぞれ、ｐ型エピタキシャル・単結晶シリコン１９およびｐ型ＳＯＩ層２０とした
【００５３】
ただし、ｐ型エピタキシャル・単結晶シリコン１９とｐ型ＳＯＩ層２０の不純物濃度は、一般に、設計条件によって異なる。たとえば、完全空乏化型のＭＯＳＦＥＴをＳＯＩ領域１６に形成するためにはＳＯＩ層２０の不純物濃度は、１×１０１７ｃｍ−３程度の濃度にすることが望ましい。また、バルク領域１７に、静電破壊防止回路などの比較的チャネル長の長い回路を作製するためには、ｐ型エピタキシャル・単結晶シリコン１９の不純物濃度は、１×１０１６ｃｍ−３程度の低濃度にすることが望ましい。また、バルク領域１７に微細ＭＯＳＦＥＴを作製するためには、短チャネル効果によるパンチ・スルーを防止する必要があるため、ｐ型エピタキシャル・単結晶シリコン１９の不純物濃度を１×１０１８ｃｍ−３程度の高濃度にすることが求められる。
【００５４】
これらの不純物の添加については、通常のレジストマスクを介したイオン注入を行ってもよいし、あるいは、あらかじめ、ｐ型エピタキシャル・単結晶シリコン１９をエピタキシャル成長させる際に、Ｉｎ−ｓｉｔｕに不純物を添加することもできる。ここで、ｐ型単結晶シリコン基板１８とｐ型エピタキシャル・単結晶シリコン１９は、接合を介さず電気的に接続されている。ｐ型エピタキシャル・単結晶シリコン１９に不純物を添加する際に、ｐ型単結晶シリコン基板１８に隣接した部分のｐ型エピタキシャル・単結晶シリコン１９の濃度を高く設計することで、ｐ型単結晶シリコン基板１８とｐ型エピタキシャル・単結晶シリコン１９が電気的に接続することを容易にすることができる。
【００５５】
次に、レジストを全面に塗布し、所望のパターンに加工したレジストマスクを介して、ボロン・イオンまたはリンまたは砒素などのイオン注入を行い、その後、レジストを除去する。この
レジストマスクを介したイオン注入工程をレジスト・パターンの形状を変えて繰り返すことで、所望の領域に所望のドーズ量のイオンを注入することができる
【００５６】
次に、所望の素子を作製すればよい。たとえば、バルクｎ型ウェル領域２３にはｐチャネルのＭＯＳＦＥＴ（ＰＭＯＳ）を作製し、
バルクｐ型ウェル領域２４にはｎチャネルのＭＯＳＦＥＴ（ＮＭＯＳ）を作製し
【００５７】
実際に、上記のバルクＣＭＯＳ回路とＳＯＩ素子によるＣＭＯＳ回路を同一チップ上に集積してみたところ、様々な利点があることが検証された。まず、ｐ型単結晶シリコン基板１８は、ｐ型エピタキシャル・単結晶シリコン１９と電気的に接続されているため、たとえば、チップの裏面から電位を給電することができるので、ｐ型エピタキシャル・単結晶シリコン１９の電位は容易に調整することができる。
【００５８】
また、ＳＯＩ領域１６は、ＢＯＸ層２およびＳＴＩ部１５を介して、ｐ型単結晶シリコン基板１８とは電気的に分離されているので、ｐ型エピタキシャル・単結晶シリコン１９の電位とＳＯＩ　ｎ型ウェル２２およびｐ型ＳＯＩ層２０の電位を独立に設定することができる。従って、ＳＯＩ　ｎ型ウェル領域２５およびＳＯＩ　ｐ型ウェル領域２６に作製されるＭＯＳＦＥＴのしきい電圧を、バルク領域１７に作製されたＭＯＳＦＥＴのしきい電圧と独立に設定することができる。このことは、回路設計の自由度を大きく広げることとなる。」
　
　　ｇ．「（実施例４）
本実施例では、
実施例３に示した工程と同様の工程を経て
【００６２】
まず、実施例１または実施例２記載の方法で、図１０に示した状態に加工する。次に、実施例３と同様の
レジストマスクを介したイオン注入を行い、図１６に示した状態に加工する。実施例３と異なる点は、バルクｐ型ウェル２７が、バルクｎ型ウェル２１に囲まれるように形成され
ｐ型単結晶シリコン基板１８
バルクｐ型ウェル２７への給電をチップの上部から行うことでチップの裏面の電位とバルクｐ型ウェル２７の電位を独立にする
【００６３】
引き続き、図１６の状態の後は、実施例３と同様に、所望の素子による回路を形成すればよい。実際に、本実施例に基づく回路を作製することで、しきい値電圧を種々の値に変化させたバルク素子とＳＯＩ素子を同一チップ上に高集積できることが確認された。」
　
ｈ．「【００６４】
【発明の効果】
本発明によれば、エピタキシャル成長技術を用いて、静電破壊耐性に強いバルク素子と高性能のＳＯＩ素子を同一チップ上に高集積させることができる。化学的機械的研磨によって、バルク領域とＳＯＩ領域をＳＴＩによって電気的に分離することで、片方の領域で発生したノイズがもう一方の領域に伝播することを防ぐことができる。また、ＳＯＩ素子とバルク素子の素子分離をそれぞれＳＴＩによって行うことで、高集積の回路を提供できる。さらに、バルク領域にあるトランジスタのしきい値を変化させることで、多水準のしきい値を有する素子と高性能のＳＯＩ素子を同一チップ上に集積することが可能となり、回路設計の自由度を大幅に広げることができる。」
　
（３−２）引用発明
　引用例１の段落【００６２】の前記「また、バルクｐ型ウェル２７への給電をチップの上部から行うことでチップの裏面の電位とバルクｐ型ウェル２７の電位を独立にすることもできる。」という記載から、「チップの裏面の電位とバルクｐ型ウェル２７の電位を独立にする」ために、「バルクｐ型ウェル２７への給電をチップの上部から行う」という給電構造が備えられていることは明らかである。
　
　したがって、前記「（３−１）引用例１の記載」のａ〜ｈの記載を総合すれば、引用例１には、次の発明（以下「引用発明」という。）が記載されているといえる。
　
「同一の基板上にＳＯＩ素子とバルク素子を集積させた静電破壊耐性に優れた半導体装置であって、
　前記ＳＯＩ素子が作製されるＳＯＩ領域１６とエピタキシャル・単結晶シリコン６からなり前記バルク素子が作製されるバルク領域１７とが集積され、化学的機械的研磨によってその表面が平坦化されたｐ型単結晶シリコン基板１８と、
　前記ＳＯＩ領域１６と前記バルク領域１７の境界部分に形成されて、前記ＳＯＩ領域１６と前記バルク領域１７の間を素子分離するＳＴＩ部１５と、
　前記ＳＯＩ領域１６及び前記バルク領域１７のそれぞれの領域に形成されて、前記ＳＯＩ素子や前記バルク素子を素子分離するＳＴＩ部１５と、
　前記バルク領域１７にレジストマスクを介してイオン注入を行うことで、バルクｎ型ウェル２１に囲まれるように形成して前記ｐ型単結晶シリコン基板１８から電気的に分離されたバルクｐ型ウェル２７への給電を、チップの上部から行うことによって、前記チップの裏面の電位と前記バルクｐ型ウェル２７の電位を独立にする前記バルクｐ型ウェル２７への給電構造と、
を備える、半導体装置。」
　
（３−３）引用例２の記載
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開昭６２−１８３５５４号公報（以下「引用例２」という。）には、「半導体装置」（発明の名称）に関して、第１図とともに、次の記載がある。
　
　　ａ．「〔産業上の利用分野〕
　本発明は半導体基板上の絶縁膜上に半導体基体を形成し、該半導体基体にＭＩＳトランジスタ等の回路素子を形成する、所謂ＳＯＩ（Silicon 0n Insulator）構造の半導体装置に係り、特にＳＯＩ基体の底面に基板電位によって反転層が形成されるのを防止する構造に関する。」（第１頁下右欄第１２〜１８行）
　
　　ｂ．「第１図において、
１はｎ
−
型シリコン基板
２ａは第１のｐ
−
型ウェル
13はｐ
＋
型ウェルコンタクト領域
20は金属配線
NT1
は通常電圧で駆動する第１のｎチャネルＭＯＳトランジスタ
NT2及びPT2は高電圧で駆動する第２のｎチャネルＭＯＳトランジスタ及び第２のｐチャネルＭＯＳトランジスタ
　
　　ｃ．「即ち、例えばｎ−型ＳＯＩ基体６に形成される第２のｐチャネルトランジスタＰＴ２の動作電圧が40Ｖである場合、該ＳＯＩ基体６には＋40Ｖの電位が印加されるが、該ＳＯＩ基体６の前記反転層形成の閾値電圧Ｖｔｈが例えば−１Ｖであれば、該ｎ型不純物領域21に印加する電位としては＋39Ｖを越える正電位が用いられる。
　かくすることにより、ｎ−型シリコン基板１に印加される電位が更に低い５Ｖ程度の通常電位であっても、ｎ−型ＳＯＩ基体６の底面にはフィールドSiO２膜５を介して常に反転の閾値電圧に達しない電圧が印加されているので、該ＳＯＩ基体６の下層部に反転層は形成されず、従って該ｎ−型ＳＯＩ基体６に形成される高電圧ｐチャネルＭＯＳトランジスタPT2のバンクチャネルによる性能劣化は防止される。
　なお上記構造において、第２のｐ−型ウェル2bは図示のようにフローティングであっても、又接地電位あるいは基板電位以下の電位に接続されていてもよい。」（第３頁下右欄第１３行〜第４頁上左欄第１２行）
　
　　ｄ．「次ぎに上記実施例に示す本発明の構造の製造方法を、第２図(ａ)〜(ｊ)に示す工程断面図を参照して説明する。
　第２図(ａ)参照
　先ずｎ−型シリコン基板１上にSiO２緩衝膜31を形成し、その上に窒化シリコン(Si３N４)膜32を形成し、該Si３N４膜32に素子分離のためのフィールドSiO２膜形成用の開口を行う。
　第２図(ｂ)参照
　次いで、第１のレジスト膜パターン33をマスクにして
基板面に硼素(B
＋
)を例えば１×10
１３
cm
−２
程度のドーズ量でイオン注入し
所定の熱処理を行って第１のｐ
−
型ウェル２ａ
を形成する
　……（中略）……
　第２図(ｆ)参照
　第４のレジスト膜パターン36を除去した後、Si３N４膜32をマスクにして選択酸化処理を行い、
素子分離用のフィールドSiO
２
膜５を形成する
　第２図(ｇ)参照
　次いでSi３N４膜32及びその下部の緩衝用SiO２膜31を除去した後、熱酸化により半導体表面にエツチングストッパ用SiO２膜37を形成し、次いで該基板上に厚さ0.5〜１μｍ程度のノンドープ多結晶シリコン層を形成し、レーザアニール法等により該シリコン層を単結晶シリコン層38とする。
　第２図(ｈ)参照
　次いで通常の方法で該単結晶シリコン層38のパターンニングを行い、図示しないレジスト膜パターンをマスクにして選択的に不純物のイオン注入を行い、アニール処理を行って、
第１のｐ
−
型ウエル２ａ上部のフィールドSiO
２
膜５上にｐ
−
型ＳＯＩ基体７を、ｎ型不純物領域直上部のフィールドSiO
２
膜５上にｎ
−
型ＳＯＩ基体６を形成する
　この際エツチングストッパ用SiO２膜37も除去する。
　……（中略）……
　第２図(ｊ)参照
　次いで、通常の方法で例えば多結晶シリコンよりなるゲート電極16a,16b,16c,16dを形成し、次いで通常通りゲート電極及び図示しないレジスト膜パターンをマスクにし不純物のイオン注入を行って、ｎ型オフセット領域23、ｐ型オフセット領域24、ｐ＋型ソース領域8a,8b、ｐ＋型ドレイン領域9a,9b、ｎ＋型ソース領域10a,10b、ｎ＋型ドレイン領域11a,llb、ｎ＋型基板コンタクト領域12、ｐ＋型ウェルコンタクト領域13、ｎ＋型ＳＯＩ基体コンタクト領域14a、ｐ＋型ＳＯＩ基体コンタクト領域14b、ｎ＋型不純物領域コンタクト領域22を形成する。
　そして、以後通常の方法により絶縁膜の形成、配線コンタクト窓の開口、金属配線の形成等がなされて、第１図に示すような本発明にかかる
ＳＯＩ構造のＣＭＯＳ
　
　　ｅ．第１図には、第１のｎチャネルＭＯＳトランジスタＮＴ１が形成される第１のｐ−型ウェル２ａの上面には、ｐ型チャネルストッパ４及びフィールドＳｉＯ２膜を介して前記第１のｎチャネルＭＯＳトランジスタＮＴ１とは隔てられた領域に、ｐ＋型ウェルコンタクト領域１３及び金属配線２０が形成されていることが、図示されている。
　
（４）対比
（４−１）補正発明と引用発明との対比
　補正発明と引用発明とを対比する。
　
　　ア．引用発明の「前記ＳＯＩ素子が作製されるＳＯＩ領域１６」及び「エピタキシャル・単結晶シリコン６からなり前記バルク素子が作製されるバルク領域１７」と、補正発明の「同じ（１００）配向の結晶配向を有するＳＯＩ領域及びバルク−Ｓｉ領域」とは、それぞれ、ＳＯＩ領域及びバルク−Ｓｉ領域である点で共通する。
　したがって、引用発明の「前記ＳＯＩ素子が作製されるＳＯＩ領域１６とエピタキシャル・単結晶シリコン６からなり前記バルク素子が作製されるバルク領域１７とが集積され、化学的機械的研磨によってその表面が平坦化されたｐ型単結晶シリコン基板１８」と、補正発明の「同じ（１００）配向の結晶配向を有するＳＯＩ領域及びバルク−Ｓｉ領域を含む基板であって、前記バルク−Ｓｉ領域の上面が前記ＳＯＩ領域の上面と平坦である基板」とは、ＳＯＩ領域及びバルク−Ｓｉ領域を含む基板であって、前記バルク−Ｓｉ領域の上面が前記ＳＯＩ領域の上面と平坦である基板である点で共通する。
　
　　イ．引用発明の「前記ＳＯＩ領域１６と前記バルク領域１７の境界部分に形成されて、前記ＳＯＩ領域１６と前記バルク領域１７の間を素子分離するＳＴＩ部１５」は、補正発明の「前記バルク−Ｓｉ領域から前記ＳＯＩ領域を分離する分離領域」に相当する。
　
　　ウ．引用発明の「前記ＳＯＩ領域１６及び前記バルク領域１７のそれぞれの領域に形成されて、前記ＳＯＩ素子や前記バルク素子を素子分離するＳＴＩ部１５」のうち、「前記バルク領域１７」に「形成されて」いる「前記バルク素子を素子分離するＳＴＩ部１５」は、補正発明の「前記バルク−Ｓｉ領域内に分離を与えるためのデバイス分離領域」に相当する。
　
　　エ．引用発明における、「ＳＯＩ領域１６」に「作製される」「前記ＳＯＩ素子」、及び、「バルク領域１７」に「作製される」「前記バルク素子」は、それぞれ、補正発明における、「前記ＳＯＩ領域内に配置された少なくとも１つの第１デバイス」、及び、「前記バルク−Ｓｉ領域に配置された少なくとも１つの第２デバイス」に相当するとともに、引用例１の段落【００５６】の「バルクｐ型ウェル領域２４にはｎチャネルのＭＯＳＦＥＴ（ＮＭＯＳ）を作製し」との記載を勘案すると、当該「バルク素子」は、「バルクｐ型ウェル２７」に作製されることは明らかである。したがって、引用発明の「バルクｐ型ウェル２７」は、補正発明の「前記少なくとも１つの第２デバイスの下にあるウェル領域」に相当する。
　
　したがって、引用発明の「前記バルク領域１７にレジストマスクを介してイオン注入を行うことで、バルクｎ型ウェル２１に囲まれるように形成して前記ｐ型単結晶シリコン基板１８から電気的に分離されたバルクｐ型ウェル２７への給電を、チップの上部から行うことで、前記チップの裏面の電位と前記バルクｐ型ウェル２７の電位を独立にする前記バルクｐ型ウェル２７への給電構造」と、補正発明の「前記少なくとも１つの第２デバイスの下にあるウェル領域、及び前記少なくとも１つの第２デバイスから前記デバイス分離領域を介して隔てられた隣接する領域において前記バルク−Ｓｉ領域内に配置された前記ウェル領域へのボディ・コンタクトであって、前記ボディ・コンタクトは、浮遊体効果を安定化させ、バイアス電圧の印加により前記バルク−Ｓｉ領域内の電界効果トランジスタ（ＦＥＴ）の閾値電圧を調整するための手段を提供する、ボディ・コンタクト」とは、前記少なくとも１つの第２デバイスの下にあるウェル領域において、前記バルク−Ｓｉ領域内に配置された前記ウェル領域への給電構造である点で共通する。
　
　　オ．そして、引用発明の「同一の基板上にＳＯＩ素子とバルク素子を集積させた静電破壊耐性に優れた半導体装置」は、補正発明の「半導体構造体」に相当する。
　
（４−２）一致点及び相違点
　そうすると、補正発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「半導体構造体であって、
　ＳＯＩ領域及びバルク−Ｓｉ領域を含む基板であって、前記バルク−Ｓｉ領域の上面が前記ＳＯＩ領域の上面と平坦である基板と、
　前記バルク−Ｓｉ領域から前記ＳＯＩ領域を分離する分離領域と、
　前記バルク−Ｓｉ領域内に分離を与えるためのデバイス分離領域と、
　前記ＳＯＩ領域内に配置された少なくとも１つの第１デバイス及び前記バルク−Ｓｉ領域に配置された少なくとも１つの第２デバイスと、
　前記少なくとも１つの第２デバイスの下にあるウェル領域において前記バルク−Ｓｉ領域内に配置された前記ウェル領域へのボディ・コンタクトと
を備える、半導体構造体。」
　
《相違点１》
　補正発明の「ＳＯＩ領域及びバルク−Ｓｉ領域」は「同じ（１００）配向の結晶配向を有する」のに対して、引用発明の「前記ＳＯＩ素子が作製されるＳＯＩ領域１６とエピタキシャル・単結晶シリコン６からなり前記バルク素子が作製されるバルク領域１７」の、それぞれの結晶配向は不明である点。
　
《相違点２》
　補正発明は「前記少なくとも１つの第２デバイスから前記デバイス分離領域を介して隔てられた隣接する領域において前記バルク−Ｓｉ領域内に配置された前記ウェル領域へのボディ・コンタクト」を備えるのに対して、引用発明は「バルクｐ型ウェル２７への給電を、チップの上部から行う」「前記バルクｐ型ウェル２７への給電構造」を備える点。
　
《相違点３》
　補正発明は「浮遊体効果を安定化させ、バイアス電圧の印加により前記バルク−Ｓｉ領域内の電界効果トランジスタ（ＦＥＴ）の閾値電圧を調整するための手段を提供する、ボディ・コンタクト」を備えるのに対して、引用発明は「前記チップの裏面の電位と前記バルクｐ型ウェル２７の電位を独立にする前記バルクｐ型ウェル２７への給電構造」を備える点。
　
（５）相違点についての判断
（５−１）相違点１について
　　ア．引用例１には、「前記ＳＯＩ素子が作製されるＳＯＩ領域１６」と「エピタキシャル・単結晶シリコン６からなり前記バルク素子が作製されるバルク領域１７」の、それぞれの結晶配向については、記載されていない。
　
　　イ．しかし、ＭＯＳＦＥＴを形成するシリコン基板の結晶配向を（１００）方向とすることは、きわめて周知な慣用手段である。
　また、ＳＯＩ素子を形成するＳＯＩ領域の結晶配向を、キャリアの移動度等を考慮して、（１００）配向にすることは、以下に示す周知例１〜４のように、周知技術にすぎない。
　
　　ウ．したがって、引用発明において、「前記ＳＯＩ素子が作製されるＳＯＩ領域１６」の結晶配向を（１００）配向にするとともに、「エピタキシャル・単結晶シリコン６からなり前記バルク素子が作製されるバルク領域１７」の結晶配向も（１００）配向にすることは、必要に応じて、当業者が適宜になし得たものと認められる。
　
　　エ．周知例１：特開平０１−２４１８５４号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である周知例１には、「半導体装置」（発明の名称）に関して、次の記載がある。
　　ａ．「以上のようにこの発明に係る半導体装置にあっては、
形成されるＳＯＩトランジスタのチャンネルの方向が、［１００］の方向に設定されている。
電子の移動度が約３０％程度高くなる
　
　　オ．周知例２：特開平０６−１３２５３７号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である周知例２には、「多結晶半導体装置」（発明の名称）に関して、次の記載がある。
　　ａ．「【実施例】以下、本発明の実施例について図面を参照しつつ詳細に説明する。
【００１５】この例では図１にその製造工程図を示すように、気相成長によってバンブー構造の多結晶シリコン膜１０２を形成し、この多結晶シリコン膜の成膜方向に添ってチャネル領域を形成してＦＥＴを形成するようにしたことを特徴とする。
【００１６】まず、図１(a) に示すように、
気相成長法により石英基板１０１の表面にバンブー構造の多結晶シリコン膜を成膜し、フォトリソグラフィ、エッチング、反応性イオンエッチングを２回繰り返し、凸状の多結晶シリコン膜１０２を形成する
　
　　ｂ．「【００２２】また、多結晶シリコンを気相成長法で形成した場合、結晶粒は膜厚が０．１μm 以下の場合は不規則であるが、０．５〜１．０μm と厚くなってくると、基板に垂直に一定の面がそろうようになる(T.I.Kamins,J,Electrochem.Soc.125,927(1978),N.Nagashima and N.Kubota,Japan,J.Appl.Phys.14,1105(1975)) 。
一般に気相成長法で形成される多結晶シリコン膜は、低温で、（１００）配向となる。
（１００）配向を用いればキャリアの移動度の大きな（１００）方向にキャリアを移動させることになり、電気特性を向上させることができる
　
　　カ．周知例３：特開２０００−２８６４１８号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である周知例３には、「半導体装置および半導体基板」（発明の名称）に関して、次の記載がある。
　　ａ．「【００３０】上記
貼り合せSOI基板
歪の効果によりSOI活性層の有効質量が軽く、電子・正孔移動度が高いという歪Siの特徴を備える
　
　　ｂ．「【００３２】
用いる基板結晶の面方位の選択と、チャネルでのキャリア走行方向の関係の選択は、より高速な動作をさせる場合に必要な要件
【００３３】
基板面方位として{100}面を用いることは、従来の多くのSi半導体素子がこの面方位を用いていることから、従来素子との結合、同一プロセスの利用といった点で有利であるとともに、歪を印加させたときの移動度も大きく増大し、望ましい結晶方位である
　
　　キ．周知例４：特開２００２−１３４３７４号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である周知例４には、「半導体ウェハ、その製造方法およびその製造装置」（発明の名称）に関して、次の記載がある。
　　ａ．「【０００５】そして、
ＳＯＩ層３には、ＭＯＳ（Metal Oxide Semiconductor）トランジスタＴＲ１，ＴＲ２等のデバイス、およびそれらデバイス間を接続する配線などを含む半導体装置が形成される
【０００６】
従来のＳＯＩウェハにおいては、ＭＯＳトランジスタのソース／ドレイン間のチャネル方向が結晶方位＜１１０＞と平行になるように配置されるのが一般的であった
【０００７】
しかし、チャネル方向を結晶方位＜１００＞と平行になるよう配置することで、トランジスタ特性を変化させることができる。具体的には、チャネル方向を結晶方位＜１００＞と平行に配置することにより、ＰチャネルＭＯＳトランジスタの電流駆動力が１５パーセント程度向上し、さらに、短チャネル効果も小さくなることが分かっている。電流駆動力が向上する理由は、結晶方位＜１００＞の正孔の移動度の方が結晶方位＜１１０＞のそれよりも大きいためであり、短チャネル効果が小さくなる理由は、結晶方位＜１００＞のボロンの拡散係数の値の方が結晶方位＜１１０＞のそれよりも小さいためと考えられている
　
（５−２）相違点２及び相違点３について
　　ア．電界効果トランジスタが形成されているウェルの電位を設定することで、前記電界効果トランジスタの閾値電圧を調整することは、きわめて一般的な常套手段である。
　そして、この閾値電圧を調整するための、電界効果トランジスタが形成されているウェルへの電位設定手段として、前記ウェルにおける電界効果トランジスタの領域とは素子分離領域を介して隔てられた領域にコンタクトを設けて、チップの上から前記ウェルに所定の電位を印加することは、以下の周知例５〜６に記載されるように周知技術にすぎない。
　
　　イ．さて、「（３−３）引用例２の記載」での摘記事項から、引用例２において、「フィールドSiO２膜５」上に「ｐ−型ＳＯＩ基体７」及び「ｎ−型ＳＯＩ基体６」を形成する領域は、高電圧で駆動する第２のｎチャネルＭＯＳトランジスタＮＴ２及び第２のｐチャネルＭＯＳトランジスタＰＴ２等のＳＯＩ基体を利用するデバイスを形成するためのＳＯＩ領域であり、ｎ−型シリコン基板１の前記ＳＯＩ領域以外の領域は、通常電圧で駆動する第１のｎチャネルＭＯＳトランジスタＮＴ１及び第１のｐチャネルＭＯＳトランジスタＰＴ１等を形成するためのバルク領域であると認められる。
　また、引用例２には、前記「（３−３）引用例２の記載」の「ｅ」で示したように、第１図に、第１のｎチャネルＭＯＳトランジスタＮＴ１が形成される第１のｐ−型ウェル２ａの上面には、ｐ型チャネルストッパ４及びフィールドＳｉＯ２膜を介して前記第１のｎチャネルＭＯＳトランジスタＮＴ１とは隔てられた領域に、ｐ＋型ウェルコンタクト領域１３及び金属配線２０が形成されていることが、図示されている。
　ここで、前記アで指摘したように、電界効果トランジスタが形成されているウェルの電位を設定することで、前記電界効果トランジスタの閾値電圧を調整することがきわめて一般的な常套手段であること、及び、前記アで指摘した周知技術を考慮すれば、前記第１図の、前記バルク領域に形成された第１のｐ−型ウェル２ａの上面に、ｐ型チャネルストッパ４及びフィールドＳｉＯ２膜を介して前記第１のｎチャネルＭＯＳトランジスタＮＴ１とは隔てられた領域に形成された、ｐ＋型ウェルコンタクト領域１３及び金属配線２０を、第１のｎチャネルＭＯＳトランジスタＮＴ１の閾値電圧制御に利用することは、当業者が見れば、引用例２に記載されているに等しい事項であると認められる。
　
　　ウ．一方、引用例１には、前記「（３−１）引用例１の記載」の「ｆ」で摘記したように、「ウェル部にイオン打ち込みを行うことで、しきい値の調整を行う方法」に関する「（実施例３）」の説明として、段落【００５８】に、「ｐ型エピタキシャル・単結晶シリコン１９の電位とＳＯＩ　ｎ型ウェル２２およびｐ型ＳＯＩ層２０の電位を独立に設定することができる。従って、ＳＯＩ　ｎ型ウェル領域２５およびＳＯＩ　ｐ型ウェル領域２６に作製されるＭＯＳＦＥＴのしきい電圧を、バルク領域１７に作製されたＭＯＳＦＥＴのしきい電圧と独立に設定することができる。このことは、回路設計の自由度を大きく広げることとなる。」と記載されている。
　したがって、引用例１には、「ＳＯＩ」領域の「ウェル」に形成された「ＭＯＳＦＥＴのしきい電圧」ではあるが、「ウェル」の「電位」を「設定」することで、「ウェル領域」に作製される「ＭＯＳＦＥＴのしきい電圧」を「設定する」ことが記載されている。
　
　　エ．そして、引用例１には、前記「（３−１）引用例１の記載」の項の「ｄ」で摘記したように、その段落【００３８】に、「バルク領域」に「作製」する「静電破壊防止のための保護素子」として、「ゲートクランプＭＯＳＦＥＴ」を「作製」することが記載されている。
　
　　オ．してみれば、引用発明において、「バルクｐ型ウェル２７への給電を、チップの上部から行うことによって、前記チップの裏面の電位と前記バルクｐ型ウェル２７の電位を独立にする前記バルクｐ型ウェル２７への給電構造」を、引用例２のように、「バルクｐ型ウェル２７」の上面に、前記「バルクｐ型ウェル２７」上に形成するＭＯＳＦＥＴである「バルク素子」とは「バルク素子を素子分離するＳＴＩ部１５」を介して隔てられた領域に形成された「ｐ＋型ウェルコンタクト領域１３及び金属配線２０」という構造を採用し、この構造を前記「前記バルクｐ型ウェル２７の電位」の制御に利用することで、前記ＭＯＳＦＥＴの閾値電圧を制御することは、当業者であれば当然になし得たものと認められる。
　
　　カ．ところで、浮遊体効果とは、ＭＯＳトランジスタのチャネルが形成されるボディ領域の電位がフローティングとなることに起因した動作現象であり、前記ＭＯＳトランジスタにおけるリーク電流や閾値電圧の変動の原因となる現象であることは、技術常識である。
　前記浮遊体効果は、一般に、チャネルが形成されるボディ領域が絶縁層上に形成されるＳＯＩデバイスで問題となるが、引用発明のように、「ｐ型単結晶シリコン基板１８から電気的に分離されたバルクｐ型ウェル２７」にＭＯＳＦＥＴ等の「バルク素子」が形成される場合にも問題となると認められる。
　また、上述のとおり、浮遊体効果とは、ＭＯＳトランジスタのチャネルが形成されるボディ領域の電位がフローティングとなることに起因した動作現象であるから、チャネルが形成されるボディ領域にバイアスを印加して、当該ボディ領域をフローティング状態でなくすることで前記浮遊体効果を抑制しようとすることは当然であり、以下の周知例７〜８に記載されるように常套手段でもある。
　
　　キ．したがって、オで述べたように、引用発明において、「バルクｐ型ウェル２７」の上面に、「バルク素子を素子分離するＳＴＩ部１５」を介して前記「バルクｐ型ウェル２７」上に形成するＭＯＳＦＥＴである「バルク素子」とは隔てられた領域に形成された「ｐ＋型ウェルコンタクト領域１３及び金属配線２０」を前記「前記バルクｐ型ウェル２７の電位」の制御に利用するとき、すなわち、「前記バルクｐ型ウェル２７」に所定の「電位」のバイアスを与えるとき、「ｐ型単結晶シリコン基板１８から電気的に分離されたバルクｐ型ウェル２７」に形成された「バルク素子」である前記ＭＯＳＦＥＴに生じ得る浮遊体効果を抑制できることは、当業者であれば、当然に予期し得たものと認められる。
　
　　ク．以上のとおりであるから、引用発明において、「バルクｐ型ウェル２７への給電を、チップの上部から行う」前記「バルクｐ型ウェル２７への給電構造」を、当該「バルクｐ型ウェル２７」上に形成するＭＯＳＦＥＴである「バルク素子」とは「バルク素子を素子分離するＳＴＩ部１５」を介して隔てられた当該「バルクｐ型ウェル２７」の上面の領域に形成された「ｐ＋型ウェルコンタクト領域１３及び金属配線２０」とし、この「ｐ＋型ウェルコンタクト領域１３及び金属配線２０」を、「前記バルクｐ型ウェル２７の電位」の制御に利用することで、前記ＭＯＳＦＥＴの閾値電圧を制御するとともに、前記ＭＯＳＦＥＴに生じ得る浮遊体効果を抑制させることは、当業者が容易に想到し得たものと認められる。
　
　　ケ．周知例５：特開平０８−１８６１８０号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である周知例５には、「ＣＭＩＳ型集積回路装置及びその製造方法」（発明の名称）に関して、次の記載がある。
　　ａ．「【００２２】第５の実施例
図６は、本発明の第５の実施例を示すＣＭＯＳ型集積回路装置の回路図である。…（中略）…内部電源ラインＬＶＣと電源電位Ｖｃｃとの間には、第３のMISFETであるＰＭＯＳ４３が接続されている。ＰＭＯＳ４３のゲートには、スタンバイモード時に“Ｈ”になる制御信号ＳＬＰが印加されている。さらに、
ＰＭＯＳ４３のバックゲートには、基板効果によって閾値電圧Ｖt を高くするために、ソースよりも高い電位に設定されたバックバイアスＶｂｂｐが印加されている
【００２３】図７は、図６の概略のデバイス構造断面図である。この第５の実施例では、ＰＭＯＳ４２と４３のウェルを分離してやればよいので、従来知られているＰ型半導体基板を用いたＮウェル構造がそのまま使用できる。この図７のデバイス構造では、
Ｐ型シリコン基板からなる半導体基板５０内に、
第２のウェルであるＮウェル５３とが形成され、それらのウェル間に素子分離用のフィールド酸化膜５４が設けられている。
Ｎウェル５３にはＰＭＯＳ４３がそれぞれ形成されている。
【００２４】ＰＭＯＳ４２と４３は、それぞれ別のＮウェル５２と５３に形成されていて、別個にバックバイアスが設定可能となっている。つまり、Ｎウェル５２には、ソース領域であるＰ型拡散層４２Ｓ、ドレイン領域であるＰ型拡散層４２Ｄ、及びバックバイアス用のＮ型拡散層４２Ｂが形成され、さらにそのＰ型拡散層４２Ｓ，４２Ｄ間上に、ゲート酸化膜５５を介してゲート電極４２Ｇが形成されている。また、
Ｎウェル５３には、ソース領域であるＰ型拡散層４３Ｓ、ドレイン領域であるＰ型拡散層４３Ｄ、及びバックバイアス用のＮ型拡散層４３Ｂが形成され、さらにそのＰ型拡散層４３Ｓ，４３Ｄ間上に、ゲート酸化膜５５を介してゲート電極４３Ｇが形成されている。
【００２５】次に、動作を説明する。アクティブモード時には、制御信号ＳＬＰを“Ｌ”にしておけば、ＰＭＯＳ４３がオン状態となる。すると、ＮＭＯＳ４１及びＰＭＯＳ４２からなる論理回路は、第１の実施例と同様に、通常のインバータ動作を行う。論理回路の入力信号ＩＮが“Ｈ”の時、スタンバイモードになるように制御信号ＳＬＰを“Ｈ”にすると、ＰＭＯＳ４３がオフ状態となり、論理回路への電流経路が遮断され、ＰＭＯＳ４２のリーク電流がなくなる。また、ＰＭＯＳ４３に印加するバックバイアスＶｂｂｐと制御信号ＳＬＰを同期させてアクティブモード時には該バックバイアスＶｂｂｐを０Ｖ、スタンバイモード時には該バックバイアスＶｂｂｐとして正の電位を印加するような動作も可能である。この第５の実施例では、次のような効果（１）〜（３）がある。
（１）  ＰＭＯＳ４２と４３は、同一のチャネル不純物プロファイルをもつMOSFETであるが、該
ＰＭＯＳ４３のウェルにはバックバイアスＶｂｂｐが印加されているので、基板効果により、次式（３）のように閾値電圧Ｖt がΔＶt だけ上昇する
　
　　ｂ．「【００３７】この第７の実施例では、次のような効果（ａ），（ｂ）がある。
（ａ）  第５及び第６の実施例では、第１及び第２の実施例と同様に、スタンバイモード時の論理回路の出力信号ＯＵＴのレベルが“Ｈ”か“Ｌ”に固定、あるいはどちらかになる確率が非常に大きい場合、エリアペナルティを最小に抑えて効果的にリーク電流を低減できる。ところが、スタンバイモード時の論理回路の出力信号ＯＵＴのレベルがどちらになるか定まらない場合には、接地電位Ｖｓｓ及び電源電位Ｖｃｃの両側に、バックバイアスを加えて閾値電圧Ｖt を高くしたトランジスタを挿入する必要がある。そこで、
この第７の実施例では、ＮＭＯＳ８３及びＰＭＯＳ８４を設けている。
ＮＭＯＳ８３及びＰＭＯＳ８４のウェルには、バックバイアスＶｂｂｎ，Ｖｂｂｐが印加されているので、基板効果によってそれらの閾値電圧Ｖt が上昇する。
（ｂ）  バックバイアスＶｂｂｐ，Ｖｂｂｎと制御信号ＳＬＰ及び反転制御信号／ＳＬＰを同期させて
アクティブモード時には該バックバイアスＶｂｂｐ，Ｖｂｂｎに０Ｖ、スタンバイモード時には該バックバイアスＶｂｂｐ，Ｖｂｂｎに正及び負の電位をそれぞれ印加するような動作をさせると、スタンバイモード時には前記（ａ）と全く同様の効果が得られる。その上、アクティブモード時にＮＭＯＳ８３及びＰＭＯＳ８４の閾値電圧Ｖt が低下する
　
　　ｃ．第５の実施例のデバイス構造断面図である図７には、電圧Ｖｂｂｐを印加する拡散層４３Ｂが、ＰＭＯＳ４３が形成されているウェル５３上の領域とは素子分離用のフィールド酸化膜５４を介して隔てられた、前記ウェル５３上の領域に設けられ、前記電圧Ｖｂｂｐが基板５０の上方から前記拡散層４３Ｂに印加されていることが記載されている。
　
　　ｄ．第７の実施例のデバイス構造断面図である図１１には、電圧Ｖｂｂｐを印加する拡散層８４Ｂが、ＰＭＯＳ８４が形成されているウェル９４上の領域とは素子分離用のフィールド酸化膜９７を介して隔てられた、前記ウェル９４上の領域に設けられ、前記電圧Ｖｂｂｐが基板９０の上方から前記拡散層８４Ｂに印加されていること、及び、電圧Ｖｂｂｎを印加する拡散層８３Ｂが、ＮＭＯＳ８３が形成されているウェル９６上の領域とは素子分離用のフィールド酸化膜９７を介して隔てられた、前記ウェル９６上の領域に設けられ、前記電圧Ｖｂｂｎが基板９０の上方から前記拡散層８３Ｂに印加されていること、が記載されている。
　
　　コ．周知例６：特開平１１−０９７６４６号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である周知例６には、「半導体装置及びその製造方法」（発明の名称）に関して、次の記載がある。
　　ａ．「【００３５】ｐ形半導体領域１４ａ上には、絶縁膜（図示せず）を介して形成されたゲート電極５２と、ゲート電極５２をマスクとしてｎ形不純物を高濃度に導入することにより形成したソース／ドレイン拡散層５０ａ、５０ｂとにより構成されたトランジスタ４８が形成されている。トランジスタ４８のソース／ドレイン拡散層５０ｂには、情報を記憶するためのキャパシタ５４が接続されている。そして、
トランジスタ４８のしきい値電圧を高く設定するため、ｐ形半導体領域１４ａは、ｐ形不純物を高濃度に導入したコンタクト層５８を介して接地電圧Vssより低い電圧Vbbに接続されている
【００３６】このように本実施形態によれば、入出力部の入出力トランジスタを不純物濃度が低い半導体基板上に形成したので、ソース／ドレイン拡散層と半導体基板との間の寄生容量を小さくすることができ、これにより動作速度が速い半導体装置を提供することができる。また、本実施形態によれば、
セル部のトランジスタが形成される所定の領域の半導体基板を他の領域の半導体基板と電気的に分離するようにｎ形半導体領域と埋め込みｎ形半導体層とを形成し、分離された所定の領域の半導体基板より成るｐ形半導体領域上にセル部のトランジスタを形成したので、半導体基板の接地電圧Vssより低い電圧Vbbをｐ形半導体領域に加えてセル部のトランジスタのしきい値電圧を高く設定することができ
　
　　ｂ．図１には、電圧Ｖｂｂを印加するコンタクト層５８が、トランジスタ４８のソース／ドレイン拡散層５０ａ、５０ｂが形成されているウェルであるｐ形半導体領域１４ａとは素子分離膜２６を介して隔てられた、前記ｐ形半導体領域１４ａ上の領域に設けられ、前記電圧Ｖｂｂが半導体基板１４の上方から前記コンタクト層５８に印加されていることが記載されている。
　
　　サ．周知例７：特開平１０−１２５９２５号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である周知例７には、「半導体集積回路」（発明の名称）に関して、次の記載がある。
　　ａ．「【０００２】
【従来の技術】近年、ＬＳＩの回路動作を高速化するため、Ｓｉ基板上に絶縁膜を介してＳｉ層を形成したＳＯＩ基板にＭＯＳトランジスタを作成したＳＯＩトランジスタ技術の導入が行われ初めている…（中略）…
【０００５】また、図９に示すように、ＳＯＩトランジスタにおいて一般に
ボディと呼ばれるチャネル領域下部の不純物領域に、しきい値制御或いはフローティングボディ効果（ボディ部の電位が他部から切り離され定まらなくなりトランジスタ特性がばらつく効果）抑制のためにコンタクトを取り、外部より電位を与えることが行われている。
　
　　シ．周知例８：特開平１１−２９７８５４号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である周知例８には、「半導体デバイス及びその製造方法」（発明の名称）に関して、次の記載がある。
　　ａ．「【０００５】
【発明が解決しようとする課題】上記した従来の技術の半導体デバイスではフローティングボディ効果により以下のような問題点があった。フローティングボディ効果によりブレークダウン電圧が減少し、Ｉｄ−Ｖｄのカーブで捩れ現象が発生してデバイス特性が低下する。更に、正常でないサブスレショルド電流が現れ、ＡＣ動作中に過度効果によりデバイスの動作が不安定となる。本発明は上記した従来の技術の半導体デバイスの問題を解決するためになされたものであり、その目的は、
ＳＯＩ構造ＭＯＳＦＥＴからボディへバイアスを印加してフローティングボディ効果を減少させる
　
（６）独立特許要件の検討のまとめ
　以上のとおり、引用発明において、上記相違点１〜３に係る構成とすることは、引用例２に記載された技術、常套手段及び周知技術を勘案すれば、当業者が容易に想到できたものである。
　したがって、補正発明は、引用例１に記載された発明、引用例２に記載された技術、常套手段及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
５．小括
　以上のとおりであるから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　以上のとおり、本件補正（平成２３年１０月１９日に提出された手続補正書による手続補正）は却下されたので、本願の請求項１〜４に係る発明は、平成２３年４月１９日に提出された手続補正書によって補正された特許請求の範囲、明細書又は図面の記載からみて、その請求項１〜４に記載されたとおりのものであり、そのうち、請求項１に係る発明（以下「本願発明」という。）は、次のとおりである。
　
【請求項１】
「半導体構造体であって、
　同じ結晶配向又は異なる結晶配向を有するＳＯＩ領域及びバルク−Ｓｉ領域を含む基板であって、前記バルク−Ｓｉ領域の上面が前記ＳＯＩ領域の上面と平坦である基板と、
　前記バルク−Ｓｉ領域から前記ＳＯＩ領域を分離する分離領域と、
　前記バルク−Ｓｉ領域内に分離を与えるためのデバイス分離領域と、
　前記ＳＯＩ領域内に配置された少なくとも１つの第１デバイス及び前記バルク−Ｓｉ領域に配置された少なくとも１つの第２デバイスと、
　前記少なくとも１つの第２デバイスの下にあるウェル領域、及び前記少なくとも１つの第２デバイスから前記デバイス分離領域を介して隔てられた隣接する領域において前記バルク−Ｓｉ領域内に配置された前記ウェル領域へのボディ・コンタクトであって、前記ボディ・コンタクトは、浮遊体効果を安定化させ、バイアス電圧の印加により前記バルク−Ｓｉ領域内の電界効果トランジスタ（ＦＥＴ）の閾値電圧を調整するための手段を提供する、ボディ・コンタクトと
を備える、半導体構造体。」
　
２．各引用例の記載と引用発明
　引用例１〜引用例２の記載については、前記「第２．補正却下の決定」の「４．独立特許要件」の「（３）各引用例の記載と引用発明」において、それぞれ、「（３−１）引用例１の記載」及び「（３−３）引用例２の記載」で摘記したとおりであり、引用発明については、「（３−２）引用発明」において認定したとおりである。
　
３．対比・判断
　前記「第２．補正却下の決定」の「３．補正目的の適否」における「（１）補正事項１について」で検討したように、「基板」が含む「ＳＯＩ領域及びバルク−Ｓｉ領域」を、本件補正後の請求項１に係る発明（すなわち、補正発明）は、本件補正前の請求項１に係る発明（すなわち、本願発明）が「同じ結晶配向又は異なる結晶配向を有する」ものであったものを、「同じ（１００）配向の結晶配向を有する」ものに限定したものである。
　逆に言えば、本願発明は、補正発明から、上記の限定をなくしたものである。
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、前記「第２．補正却下の決定」の「４．独立特許要件」において検討したとおり、引用例１に記載された発明、引用例２に記載された技術、常套手段及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用例１に記載された発明、引用例２に記載された技術、常套手段及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
　
第４．結言
　以上のとおり、本願発明は、引用例１に記載された発明、引用例２に記載された技術、常套手段及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　
 　よって、結論のとおり審決する。