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　特願２００４−３４９４８５「半導体装置及びその製造方法」拒絶査定不服審判事件〔平成１８年　６月２２日出願公開、特開２００６−１６５０１３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１６年１２月２日の出願であって、平成２３年８月４日に手続補正がなされ、同年８月１８日付けで拒絶査定がなされ、それに対して、同年１１月２４日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　本願の請求項１に係る発明（以下「本願発明」という。）は、平成２３年８月４日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定される以下のとおりのものである。
　
「【請求項１】
　炭化珪素、ＧａＮもしくはダイヤモンドのいずれかからなる第一導電型の半導体基体と、
　前記半導体基体の第一主面側に形成され、電流のオン、オフを切り替えるスイッチ機構とを有する半導体装置において、
　前記半導体基体は、第一導電型の半導体基板の一主面に該半導体基板よりも不純物濃度が低くなるようにエピタキシャル成長させた第一導電型のドレイン領域を有し、
　前記半導体基体中に、前記ドレイン領域の表面である前記第一主面から前記ドレイン領域を貫通して前記半導体基板に到達する柱状のヘテロ半導体領域が、前記半導体基体とはバンドギャップの異なる半導体材料を用いて、間隔を置いて並んで複数形成され、前記スイッチ機構がオフのときに、前記半導体基体が前記ヘテロ半導体領域と接することにより前記ドレイン領域の全域が空乏化されることを特徴とする半導体装置。」
　
３．引用刊行物に記載された発明
（３−１）原査定の拒絶の理由に引用され、本願の出願前に日本国内において頒布された特開２００３−２４９６５２号公報（以下「引用刊行物」という。）には、図１、７とともに、以下の事項が記載されている。（なお、下線は、当審において付与したものである。以下、同じ。）
　
「【０００７】
【発明の実施の形態】以下、本発明の実施の形態を図面に従って説明する。なお、以下の実施の形態では、ヘテロ接合半導体領域に多結晶シリコンを用いる例で説明するが、ゲート半導体材料は、この限りではない。また、ここで用いられる炭化珪素（ＳｉＣ）のポリタイプは４Ｈが代表的であるが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。さらに、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
実施の形態１
図１は、本発明の実施の形態１の溝ゲート型ＭＯＳＦＥＴの構造を示す図である。図１は、構造単位セルが２つ連続した断面図である。ドレイン領域となるＮ
＋
型ＳｉＣ基板１０上に、Ｎ
−
型ＳｉＣエピタキシャル領域２０が積層されたウエハにおいて、Ｎ
−
型エピタキシャル領域２０の所定の領域に、Ｎ
＋
型ソース領域７０が形成されている。また、第一の溝３０の内部には、ゲート酸化膜４０を介してゲート電極層（多結晶シリコン層）５０が充填され、ゲート電極層５０は、層間膜６０にて覆われている。Ｎ
＋
型ソース領域７０を貫通する第二の溝３１内には、多結晶シリコンよりなるヘテロ接合半導体領域（多結晶シリコン層）９０が充填されている。
本実施の形態１のこの構造は、特許請求の範囲の請求項３にも対応する。すなわち、炭化珪素半導体基板（Ｎ
＋
型ＳｉＣ基板１０）上に形成され、前記基板よりも低いドーパント濃度の第一導電型の半導体エピタキシャル層（Ｎ
−
型ＳｉＣエピタキシャル領域２０）と、前記エピタキシャル層の表層部の所定領域に形成される第一導電型のソース領域（Ｎ
＋
型ソース領域７０）と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一の溝（３０）と、前記第一の溝内にゲート絶縁膜（ゲート酸化膜４０）を介して充填されたゲート電極層（５０）と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第二の溝（３１）と、前記第二の溝内に炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料を充填することにより形成されたヘテロ接合半導体領域（９０）と、前記ソース領域に接触するソース電極（８０）と、ドレイン電極（１００）と、前記ゲート電極層に電圧を印加するゲート電極（図示省略）とを備えたことを特徴とする。また、本実施の形態１のこの構造は、特許請求の範囲の請求項６にも対応する。すなわち、前記第二の溝（３１）が前記第一の溝（３０）よりも深く形成されていることを特徴とする。
「【０００９】次に、この炭化珪素半導体装置の動作について説明する。
ドレイン電極１００とソース電極８０との間に電圧が印加された状態で、ゲート電極層５０に電圧が印加されない場合は、ゲート電極層（多結晶シリコン層）５０及びヘテロ接合半導体領域（多結晶シリコン層）９０に挟まれるチャネル領域（チャネル幅）１１０は、それぞれの多結晶シリコン層５０、９０とＳｉＣエピタキシャル領域２０とのビルトイン電圧により空乏化されるため、ノーマリーオフ特性を有する。
素子の耐圧は、多結晶シリコン層９０とエピタキシャル領域２０との接合に形成されるヘテロ接合から、エピタキシャル領域２０へと広がる空乏層により電界を緩和できるが、このとき、溝３０の底部のゲート絶縁膜４０への電界集中も防ぐことができるので、ＳｉＣ半導体の絶縁電界により素子耐圧が決まるように設計することが可能である。
「【００１３】実施の形態５
図７（ａ）は、本発明の実施の形態５の溝ゲート型ＭＯＳＦＥＴの構造を示す断面斜視図、図７（ｂ）は（ａ）の溝ゲート型ＭＯＳＦＥＴの上面図である。図１で示した実施の形態１の構造との相違は、ヘテロ接合半導体領域９５が、図１の断面図では図示されない領域に形成された溝３８の内部に充填されるように形成されている点である。
　
（３−２）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「Ｎ＋型ＳｉＣ基板１０上に形成され、前記Ｎ＋型ＳｉＣ基板１０よりも低いドーパント濃度のＮ−型ＳｉＣエピタキシャル領域２０と、
　前記Ｎ−型ＳｉＣエピタキシャル領域２０の表層部の所定領域に形成されるＮ＋型ソース領域７０と、
　前記Ｎ−型ＳｉＣエピタキシャル領域２０の表層部の所定領域に形成され、所定深さを有する第一の溝３０と、
　前記第一の溝３０内にゲート酸化膜４０を介して充填されたゲート電極層５０と、
　前記Ｎ−型ＳｉＣエピタキシャル領域２０の表層部の所定領域に形成され、前記第一の溝（３０）よりも深く形成されている第二の溝３１と、
　前記第二の溝内に炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料を充填することにより形成されたヘテロ接合半導体領域９０と、
　前記Ｎ＋型ソース領域７０に接触するソース電極８０と、
　前記Ｎ＋型ＳｉＣ基板１０に接触するドレイン電極１００と、
　前記ゲート電極層５０に電圧を印加するゲート電極
　とを備えた溝ゲート型ＭＯＳＦＥＴ。」
　
４．対比
（４−１）刊行物発明の「Ｎ＋型ＳｉＣ基板１０」及び「Ｎ−型ＳｉＣエピタキシャル領域２０」は、各々本願発明の「第一導電型の半導体基板」及び「第一導電型の半導体基板の一主面に該半導体基板よりも不純物濃度が低くなるようにエピタキシャル成長させた第一導電型のドレイン領域」に相当する。また、刊行物発明の「Ｎ＋型ＳｉＣ基板１０」及び「Ｎ−型ＳｉＣエピタキシャル領域２０」は一体として、本願発明の「炭化珪素、ＧａＮもしくはダイヤモンドのいずれかからなる第一導電型の半導体基体」に相当する。
　
（４−２）刊行物発明の「溝ゲート型ＭＯＳＦＥＴ」は、本願発明の「半導体装置」に相当する。そして、刊行物発明の「溝ゲート型ＭＯＳＦＥＴ」は、「Ｎ−型ＳｉＣエピタキシャル領域２０」の第一主面側に形成され、「電流のオン、オフを切り替えるスイッチ機構」を有することは明らかである。
　
（４−３）刊行物発明の「Ｎ−型ＳｉＣエピタキシャル層の表層部の所定領域に形成され」た「第二の溝内に炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料を充填することにより形成されたヘテロ接合半導体領域９０」と、本願発明の「半導体基体中に、」「ドレイン領域の表面である」「第一主面から前記ドレイン領域を貫通して」「半導体基板に到達」し、「前記半導体基体とはバンドギャップの異なる半導体材料を用いて、間隔を置いて並んで複数形成され」た「柱状のヘテロ半導体領域」とは、「半導体基体中に、」「ドレイン領域の表面である」「第一主面から前記ドレイン領域」中に、「前記半導体基体とはバンドギャップの異なる半導体材料を用いて」「形成され」た「柱状のヘテロ半導体領域」という点で共通する。
　
（４−４）引用刊行物の
「【０００９】・・・ドレイン電極１００とソース電極８０との間に電圧が印加された状態で、ゲート電極層５０に電圧が印加されない場合は、ゲート電極層（多結晶シリコン層）５０及びヘテロ接合半導体領域（多結晶シリコン層）９０に挟まれるチャネル領域（チャネル幅）１１０は、それぞれの多結晶シリコン層５０、９０とＳｉＣエピタキシャル領域２０とのビルトイン電圧により空乏化されるため、ノーマリーオフ特性を有する。・・・」
という記載から、刊行物発明において、「溝ゲート型ＭＯＳＦＥＴ」がオフのときに、「Ｎ−型ＳｉＣエピタキシャル領域２０」が「ヘテロ接合半導体領域９０」と接することにより、「チャネル領域（チャネル幅）１１０」となる「Ｎ−型ＳｉＣエピタキシャル領域２０」が空乏化されることは明らかである。
　
（４−５）そうすると、本願発明と刊行物発明とは、
「炭化珪素、ＧａＮもしくはダイヤモンドのいずれかからなる第一導電型の半導体基体と、
　前記半導体基体の第一主面側に形成され、電流のオン、オフを切り替えるスイッチ機構とを有する半導体装置において、
　前記半導体基体は、第一導電型の半導体基板の一主面に該半導体基板よりも不純物濃度が低くなるようにエピタキシャル成長させた第一導電型のドレイン領域を有し、
　前記半導体基体中に、前記ドレイン領域の表面である前記第一主面から前記ドレイン領域中に、柱状のヘテロ半導体領域が、前記半導体基体とはバンドギャップの異なる半導体材料を用いて形成され、前記スイッチ機構がオフのときに、前記半導体基体が前記ヘテロ半導体領域と接することにより前記ドレイン領域が空乏化されることを特徴とする半導体装置。」
である点で一致し、次の３点で相違する。
　
（相違点１）「ヘテロ半導体領域」について、本願発明では、「ドレイン領域の表面である」「第一主面から前記ドレイン領域を貫通して」「半導体基板に到達する」と特定されているのに対して、刊行物発明では、そのような特定はなされていない点。
　
（相違点２）「ヘテロ半導体領域」について、本願発明では、「間隔を置いて並んで複数形成され」ているのに対して、刊行物発明では、そのような特定はなされていない点。
　
（相違点３）本願発明では、「スイッチ機構がオフのときに、」「ドレイン領域の全域が空乏化される」のに対して、刊行物発明では、そのような特定はなされていない点。
　
５．判断
（５−１）相違点１及び３について
　引用刊行物には、「・・素子の耐圧は、多結晶シリコン層９０とエピタキシャル領域２０との接合に形成されるヘテロ接合から、エピタキシャル領域２０へと広がる空乏層により電界を緩和できるが、このとき、溝３０の底部のゲート絶縁膜４０への電界集中も防ぐことができるので、ＳｉＣ半導体の絶縁電界により素子耐圧が決まるように設計することが可能である。・・・」（【０００９】）と記載されており、「多結晶シリコン層９０」の深さをどの程度にするかということは、素子耐圧との関係において、オフ状態のときにどの程度空乏層を広げるかを考慮することにより、当業者が適宜設定しうる設計的事項であると認められるところ、一般に、スーパージャンクション型ＭＯＳＦＥＴにおいて、ｎ+型ドレイン層の上に、ｎ型ドリフト領域とｐ型仕切り領域を交互に並置した並列ｐｎ層とすることにより、オフ状態のときに、該並列ｐｎ層全体を空乏化して高耐圧化を図ることは、以下の周知例１、２に記載されているように、従来から周知である。
　
（ア）周知例１
　特開２００２−７６３３９号公報には、図１とともに、以下の事項が記載されている。
「【００２１】
【発明の実施の形態】以下に図を参照しながら本発明の実施の形態について説明する。
［実施例１］図１は本発明第一の実施例のｎチャネル型超接合ＭＯＳＦＥＴの基本的な部分の斜視断面図である。なお以下でｎまたはｐを冠記した層や領域は、それぞれ電子、正孔を多数キャリアとする層、領域を意味しているが、ｎ型、ｐ型の型は略した。また添字の+ は比較的高不純物濃度の、- は比較的低不純物濃度の領域をそれぞれ意味している。
【００２２】
図１において、ｎ
+ 
ドレイン層１９上に薄いｎドリフト領域１１ａとｐ仕切り領域１１ｂを交互に並置した並列ｐｎ層１１が形成されている。
「【００２６】次に動作原理に関して簡単に説明する。まず、
ソース電極１８を基準として、ゲート電極１６をソース電極１８にショートし、ドレイン電極２０に正の電圧を印加する。各ｐ仕切り領域１１ｂはｐウェル領域１２を介してソース電極１８に接続され、且つゲート電極１６がソース電極１８と同電位に固定されているので、空乏層はｐウェル領域１２とｎドリフト領域１１ａとの間のｐｎ接合、およびトレンチ１４の底部とｎドリフト領域１１ａ間のＭＩＳ接合からｎドリフト領域１１ａに（縦方向に）広がるとともに、ｐ仕切り領域１１ｂとｎドリフト領域１１ａ間のｐｎ接合からも接合方向（横方向）に広がる。
【００２７】
電圧を上げて行くと並列ｐｎ層１１は完全に空乏化するので、空乏層はｎ
+
 ドレイン領域１９に広がり、トレンチ１４の底部とｎドリフト領域１１ａ間のＭＩＳ接合部(あるいはｐウェル領域１２とｎドリフト領域１１ａ間のｐｎ接合、ｐ仕切り領域１１ｂとｎ
+ 
ドレイン領域１９間のｐｎ接合のいずれか)が臨界電界に達するまで高耐圧が保持される。
　
（イ）周知例２
　特開２００１−３１３３９１号公報には、図１４、１５とともに、以下の事項が記載されている。
「【０００２】
【従来の技術】一般に半導体装置は、片面に電極部を持つ横形素子と、両面に電極部を持つ縦形素子とに大別できる。縦形素子は、オン時にドリフト電流が流れる方向と、オフ時に逆バイアス電圧による空乏層が延びる方向とが共に基板の厚み方向（縦方向）である。例えば、
図１４は通常のプレーナ型のｎチャネル縦形ＭＯＳＦＥＴ（縦形二重拡散ＭＯＳＦＥＴ）の断面図である。この縦形ＭＯＳＦＥＴは、裏側のドレイン電極１８が導電接触した低抵抗のｎ
＋
ドレイン層１１の上に形成された高抵抗のｎ
−
ドレイン・ドリフト層１２と、
「【０００５】
図１５は、ＵＳＰ５２１６２７５に開示された縦形ＭＯＳＦＥＴの一例を示す部分断面図である。図１４との構造上の違いは、ドレイン・ドリフト部２２が一様・単一の導電型層（不純物拡散層）ではなく、縦形層状のｎ型のドリフト電路領域２２ａと縦形層状のｐ型の仕切領域２２ｂとを交互に繰り返して接合した並列ｐｎ構造となっている点にある。並列ｐｎ構造の不純物濃度が高くても、オフ状態では並列ｐｎ構造の縦方向に配向する各ｐｎ接合から空乏層がその横方向双方に拡張し、ドリフト部２２全体が空乏化し、確実に厚い空乏層を得ることができるため、高耐圧化を図ることができる。
　
　そうすると、高耐圧化を図るために、刊行物発明に対して上記周知の技術を適用して、ｎ＋型ドレイン層に相当する「Ｎ＋型ＳｉＣ基板１０」の上に、ｎ型ドリフト領域に相当する「Ｎ−型ＳｉＣエピタキシャル領域２０」と、ｐ型仕切り領域に相当する「ヘテロ接合半導体領域９０」を交互に並置し、オフ状態のときに「Ｎ−型ＳｉＣエピタキシャル領域２０」と「ヘテロ接合半導体領域９０」全体を空乏化すること、すなわち、「第二の溝３１」を「Ｎ−型ＳｉＣエピタキシャル層」を貫通するように形成し、その中に「ヘテロ接合半導体領域９０」を埋め込むことにより、本願発明のように「前記半導体基体中に、前記ドレイン領域の表面である前記第一主面から前記ドレイン領域を貫通して前記半導体基板に到達する柱状のヘテロ半導体領域が、前記半導体基体とはバンドギャップの異なる半導体材料を用いて、」「形成され、前記スイッチ機構がオフのときに、前記半導体基体が前記ヘテロ半導体領域と接することにより前記ドレイン領域の全域が空乏化される」構成とすることは、当業者が容易になし得たことである。
　したがって、相違点１及び３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−２）相違点２について
　引用刊行物には、「図７（ａ）は、本発明の実施の形態５の溝ゲート型ＭＯＳＦＥＴの構造を示す断面斜視図、図７（ｂ）は（ａ）の溝ゲート型ＭＯＳＦＥＴの上面図である。図１で示した実施の形態１の構造との相違は、ヘテロ接合半導体領域９５が、図１の断面図では図示されない領域に形成された溝３８の内部に充填されるように形成されている点である。・・・」（【００１３】）と記載され、図７（ｂ）からは、「ゲート電極層５４」と「ヘテロ接合半導体領域９５」とが交互に複数形成されているのが見て取れる。
　したがって、刊行物発明においても、引用刊行物の図７に記載されたように、各領域がくり返されて全体として一つの「溝ゲート型ＭＯＳＦＥＴ」を構成していることは明らかと解されるので、相違点２は、実質的なものではない。
　また、仮に、相違点２が実質的なものではないとまでは言えなかったとしても、引用刊行物の図７の記載を参酌することにより、刊行物発明における「ヘテロ接合半導体領域９０」の構造として、図７に記載された「ヘテロ接合半導体領域９５」の構造を採用することにより、本願発明のように「ヘテロ半導体領域が、」「間隔を置いて並んで複数形成され」た構成とすることは、当業者が容易になし得たことである。
　したがって、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−３）まとめ
　以上検討したとおり、本願発明と刊行物発明との相違点は、いずれも実質的なものでないか、周知技術を勘案することにより、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、本願発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。