(57)【要約】ｐチャネルＭＯＳＦＥＴ１は、基板２とエピタキシャル層３との間に形成された埋め込み層９を備えている。埋め込み層９の不純物濃度は、エピタキシャル層３の不純物濃度よりも高く設定されている。このため、ｐチャネルＭＯＳＦＥＴ１とｎチャネルＭＯＳＦＥＴとが単一の半導体基板に形成され、ソース電極１３とドレイン電極１２との間に電圧が印加された場合、エピタキシャル層３の不純物濃度が見かけ上増加する。これにより、ｐチャネルＭＯＳＦＥＴ１の電荷バランスが崩れることがない。
2003075353.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域からなる第１半導体領域（２）と、
前記第１半導体領域（２）の一方の主面に形成され、第２導電型の半導体領域からなる第２半導体領域（３）と、
前記第２半導体領域（３）の所定の表面領域に形成され、第１導電型の半導体領域からなる第３半導体領域（５，４３）と、
前記第１半導体領域（２）と前記第２半導体領域（３）との界面近傍に、該第２半導体領域を介して、前記第３半導体領域（５，４３）の少なくとも一部と対向するように形成され、前記第２半導体領域（３）の不純物濃度よりも高い不純物濃度を有する第２導電型の半導体領域からなる第４半導体領域（９，４２）と、を備える、ことを特徴とする半導体素子。
【請求項２】
前記第４半導体領域（９，４２）は、その外周縁が前記第３半導体領域（５，４３）の外周縁よりも内側に位置するように形成されている、ことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第４半導体領域（９，４２）は、その外周縁が前記第３半導体領域（５，４３）の中央近傍に位置するように形成されている、ことを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記第２半導体領域（３）は、エピタキシャル成長法により形成されている、ことを特徴とする請求項３に記載の半導体素子。
【発明の詳細な説明】
技術分野
本発明は、半導体素子に関し、詳しくは、いわゆるダブルリサーフ構造を有する半導体素子に関する。
背景技術
同一の半導体基板に形成された複数の半導体素子、例えばｐチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）及びｎチャネルＭＯＳＦＥＴなど、から構成される高耐圧ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）が知られている。
図５は高耐圧ＩＣを構成するｐチャネルＭＯＳＦＥＴを示し、図６は高耐圧ＩＣを構成するｎチャネルＭＯＳＦＥＴを示している。
図５に示すように、ｐチャネルＭＯＳＦＥＴ１０１は、ｐ−型半導体基板１０２と、ｎ−型エピタキシャル層１０３と、ｐ＋型拡散分離層１０４と、ｐ型拡散領域１０５と、ｐ＋型ドレインコンタクト領域１０６と、ｐ＋型ソース領域１０７と、ｎ＋型バックゲート領域１０８と、を備えている。
エピタキシャル層１０３は、半導体基板１０２上に形成されている。拡散分離層１０４は、ｐｎ接合分離によって、ｐチャネルＭＯＳＦＥＴ１０１を他の半導体素子（例えばｎチャンネルＭＯＳＦＥＴ）から電気的に分離する。拡散領域１０５は、不純物拡散によってエピタキシャル層１０３の表面に形成されている。ドレインコンタクト領域１０６は、エピタキシャル層１０３の表面に、拡散領域１０５に隣接して形成されている。ソース領域１０７は、エピタキシャル層１０３の表面に、拡散領域１０５と所定間隔を隔てて形成されている。バックゲート領域１０８は、エピタキシャル層１０３の表面の、ソース領域１０７の近傍に形成されている。
拡散領域１０５とソース領域１０７との間にあるエピタキシャル層１０３の表面領域は、チャネル領域として機能する。このチャネル領域の上面には、ゲート酸化膜１０９を介して、ゲート電極１１０が形成されている。ドレインコンタクト領域１０６の上面にはドレイン電極１１１が、ソース領域１０７の上面にはソース電極１１２が、バッグゲート領域１０８の上面にはバックゲート電極１１３が、拡散分離層１０４の上面にはグランド電極１１４が、形成されている。電極１１１，１１２，１１３，１１４は、領域１０６，１０７，１０８，１０４に、それぞれ電気的に接続されている。また、拡散領域１０５の上には、フィールド酸化膜１１５が形成されている。
一方、図６に示すように、ｎチャネルＭＯＳＦＥＴ１２１は、ｐチャネルＭＯＳＦＥＴ１０１と共通の半導体基板１０２及びエピタキシャル層１０３と、ｐ＋型拡散分離層１２２と、ｐ型拡散領域１２３と、ｐ＋型拡散領域１２４と、ｎ＋型ドレインコンタクト領域１２５と、ｐ型拡散領域１２６と、ｎ＋型ソース領域１２７と、を備えている。
拡散分離層１２２は、ｐｎ接合分離によって、ｎチャネルＭＯＳＦＥＴ１２１を他の半導体素子（例えばｐチャネルＭＯＳＦＥＴ）から電気的に分離する。拡散領域１２３は、不純物拡散によってエピタキシャル層１０３の表面に形成されている。拡散領域１２４は、エピタキシャル層１０３の表面に、拡散領域１２３に隣接して形成されている。ドレインコンタクト領域１２５は、エピタキシャル層１０３の表面に、拡散領域１２３と所定間隔を隔てて形成されている。拡散領域１２６は、拡散分離層１２２に隣接して形成されている。ソース領域１２７は、拡散領域１２６の表面に形成されている。
エピタキシャル層１０３とソース領域１２７との間にある拡散領域１２６の表面領域は、チャネル領域として機能する。このチャネル領域の上面には、ゲート酸化膜１２８を介して、ゲート電極１２９が形成されている。ドレインコンタクト領域１２５の上面にはドレイン電極１３０が、ソース領域１２７の上面にはソース電極１３１が、拡散分離層１２２の上面にはグランド電極１３２が、形成されている。電極１３０，１３１，１３２は、領域１２５，１２７，１２２に、それぞれ電気的に接続されている。また、拡散領域１２３の上には、フィールド酸化膜１３３が形成されている。
以上のように、ｐチャネルＭＯＳＦＥＴ１０１及びｎチャネルＭＯＳＦＥＴ１２１は、双方ともに、ｐ−型半導体基板１０２上にｎ−型エピタキシャル層１０３が形成され、ｎ−型エピタキシャル層１０３の表面にｐ型拡散領域１０５、１２３が形成された、いわゆるダブルリサーフ構造を有している。
ソース電極１１２、１３１とドレイン電極１１１、１３０との間に電圧を印加すると、半導体基板１０２とエピタキシャル層１０３との界面に形成されるｐｎ接合、及びエピタキシャル層１０３と拡散領域１０５、１２３との界面に形成されるｐｎ接合、のそれぞれから空乏層が広がる。
印加された電圧が所定の電圧値に達すると、２つのｐｎ接合から広がった空乏層が互いに結合する。これにより、エピタキシャル層１０３及び拡散領域１０５、１２３の実質的に全体に空乏層が広がり、電位が固定される。この結果、電界が良好に緩和され、高い耐圧を有するＭＯＳＦＥＴ１０１、１２１が実現される。
ところで、ダブルリサーフ構造を有するＭＯＳＦＥＴ１０１、１２１において、良好な電界緩和効果を得るためには、半導体基板１０２、エピタキシャル層１０３、及び拡散領域１０５、１２３における電荷バランスを良好に保つ必要がある。
電荷バランスを良好に保つためには、ソース電極１１２、１３１とドレイン電極１１１、１３０との間の電圧が所定の電圧値に達した場合に、空乏層が広がった領域（空乏層領域）における半導体基板１０２及び拡散領域１０５、１２３のマイナス固定電荷の総量と、エピタキシャル層１０３のプラス固定電荷の総量と、の差が小さくなることが好ましい。
しかし、ダブルリサーフ構造を有するＭＯＳＦＥＴ１０１、１２１の半導体基板１０２、エピタキシャル層１０３、及び拡散領域１０５、１２３の電荷バランスを良好に保つことは困難である。
例えば、半導体基板１０２と拡散領域１０５、１２３との間にあるエピタキシャル層１０３の厚みは、拡散領域１０５、１２３の拡散深さに依存している。このため、電荷バランスを良好に保つように半導体素子の設計をすることは極めて難しい。したがって、半導体基板１０２、エピタキシャル層１０３、及び拡散領域１０５、１２３の電荷バランスを良好に保つことは困難である。
また、各半導体領域を形成するための製造プロセスにおいて、高精度のプロセスコントロールが必要になる。このため、所定の耐圧を有する高耐圧ＩＣを歩留まりよく安定して生産することは困難であり、高耐圧ＩＣの生産性が低くなってしまう。
ところで、拡散領域１０５、１２３からなるリサーフ領域が形成されない、いわゆるシングルリサーフ構造を有するＭＯＳＦＥＴは、ダブルリサーフ構造を有するＭＯＳＦＥＴに比べて、高精度のプロセスコントロールを必要とする製造プロセスが少ない。言い換えると、シングルリサーフ構造を有するＭＯＳＦＥＴは、ダブルリサーフ構造を有するＭＯＳＦＥＴに比べて、生産性が高いという利点がある。しかし、シングルリサーフ構造はダブルリサーフ構造に比べると、高耐圧を実現するのが困難であるという欠点がある。
そこで、ダブルリサーフ構造及びシングルリサーフ構造の利点を生かした高耐圧ＩＣが検討されている。
例えば、高耐圧ＩＣが高耐圧のｐチャネルＭＯＳＦＥＴを必要とする場合には、ダブルリサーフ構造を有するｐチャネルＭＯＳＦＥＴとシングルリサーフ構造を有するｎチャネルＭＯＳＦＥＴとを、単一の半導体基板に形成することが検討されている。
しかしながら、以下の理由により、ダブルリサーフ構造を有するｐチャネルＭＯＳＦＥＴと、シングルリサーフ構造を有するｎチャネルＭＯＳＦＥＴと、を単一の半導体基板に形成することはできなかった。
ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとは、共通のｐ−型半導体基板及びｎ−型エピタキシャル層から形成されている。
このため、比較的高耐圧のｎチャネルＭＯＳＦＥＴに要求される電荷バランスを実現するようにｐ−型半導体基板及びｎ−型エピタキシャル層の不純物濃度を設定すると、ｐチャネルＭＯＳＦＥＴのダブルリサーフ構造における電荷バランスが崩れてしまう。
以上の理由から、高精度のプロセスコントロールをさほど必要としないシングルリサーフ構造と、高耐圧を実現可能なダブルリサーフ構造と、を単一の半導体基板に形成することができなかった。
本発明は、上記問題に鑑みてなされたものであり、高耐圧性及び高生産性を有する高耐圧集積回路に適した半導体素子を提供することを目的とする。
また、本発明は、単一の半導体基板に、シングルリサーフ構造を有する半導体素子とともに形成するのに適したダブルリサーフ構造を有する半導体素子を提供することを目的とする。
さらに、本発明は、単一の半導体基板に、電荷バランスを崩すことなく、シングルリサーフ構造を有する半導体素子とともに形成することができるダブルリサーフ構造を有する半導体素子を提供することを目的とする。
発明の開示
上記目的を達成するために、本発明の半導体素子は、
第１導電型の半導体領域からなる第１半導体領域（２）と、
前記第１半導体領域（２）の一方の主面に形成され、第２導電型の半導体領域からなる第２半導体領域（３）と、
前記第２半導体領域（３）の所定の表面領域に形成され、第１導電型の半導体領域からなる第３半導体領域（５，４３）と、
前記第１半導体領域（２）と前記第２半導体領域（３）との界面近傍に、該第２半導体領域を介して、前記第３半導体領域（５，４３）の少なくとも一部と対向するように形成され、前記第２半導体領域（３）の不純物濃度よりも高い不純物濃度を有する第２導電型の半導体領域からなる第４半導体領域（９，４２）と、を備える、ことを特徴とする。
この構成によれば、半導体素子は、第１半導体領域の一方の主面に第２半導体領域が形成され、第２半導体領域の所定の表面領域に第３半導体領域が形成された、いわゆるダブルリサーフ構造を有する。第１半導体領域と第２半導体領域との界面近傍には第４半導体領域が形成されているので、電圧が印加されると、第１半導体領域と第２半導体領域との界面に形成されるｐｎ接合と、第２半導体領域と第３半導体領域との界面に形成されるｐｎ接合と、さらに、第１半導体領域と第４半導体領域との界面に形成されるｐｎ接合とから、それぞれ空乏層が広がる。そして、印加された電圧が所定の電圧値に達すると、これらの界面から広がる空乏層が互いに連続し、第２半導体領域、第３半導体領域、及び第４半導体領域の実質的に全体に空乏層が広がる。これによって、電位が固定される。
このようなダブルリサーフ構造を有する半導体素子と、シングルリサーフ構造を有する半導体素子とを単一の半導体基板に形成しても、ダブルリサーフ構造を有する半導体素子の電荷バランスは実質的に崩れない。第４半導体領域は、第２半導体領域よりも高い不純物濃度を有する。このため、第２半導体領域の不純物濃度が見かけ上増加し、第１半導体領域及び第３半導体領域の固定電荷の総量と、第２半導体領域及び第４半導体領域の固定電荷の総量との差が小さくなる。これにより、電荷バランスが崩れることを防止できる。
前記第４半導体領域（９，４２）は、その外周縁が前記第３半導体領域（５，４３）の外周縁よりも内側に位置するように形成されていることが好ましい。
特に、前記第４半導体領域（９，４２）は、その外周縁が前記第３半導体領域（５，４３）の中央近傍に位置するように形成されていることが好ましい。
また、前記第２半導体領域（３）は、エピタキシャル成長法により形成されている。
発明を実施するための最良の形態
以下、高耐圧ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）のｐチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に、本発明を適用した場合を例にとって説明する。
高耐圧ＩＣを構成する、ダブルリサーフ構造を有するｐチャネルＭＯＳＦＥＴと、シングルリサーフ構造を有するｎチャネルＭＯＳＦＥＴとは、単一の半導体基板に形成されている。
図１はｐチャネルＭＯＳＦＥＴの断面図を示し、図２はｐチャネルＭＯＳＦＥＴの平面図を示している。なお、図２では、絶縁膜及び電極が形成されていない状態が示されている。
図１に示すように、ｐチャネルＭＯＳＦＥＴ１は、基板（第１半導体領域）２と、エピタキシャル層（第２半導体領域）３と、拡散分離層４と、第３半導体領域としての拡散領域５と、ドレインコンタクト領域６と、ソース領域７と、バックゲート領域８と、埋め込み層（第４半導体領域）９と、ゲート絶縁膜１０と、ゲート電極１１と、ドレイン電極１２と、ソース電極１３と、バックゲート電極１４と、グランド電極１５と、フィールド絶縁膜１６と、を備えている。
基板２は、ｐ型（第１導電型）の不純物が導入されたｐ−型半導体基板から構成されている。基板２の厚さは、３００μｍ〜４００μｍ程度である。
エピタキシャル層３は、基板２の一方の主面、例えば上面、に形成されている。エピタキシャル層３は、ドレイン電流が図１の横方向に流れるドレインドリフト領域を有する。エピタキシャル層３は、ｎ型（第２導電型）の不純物が導入されたｎ−型半導体層から構成される。エピタキシャル層３は、ｎ−型半導体層を基板２上にエピタキシャル成長させることにより形成される。エピタキシャル層３の厚さは、３．５μｍ〜２０μｍ程度である。
ここで、基板２及びエピタキシャル層３の不純物濃度は、後述するシングルリサーフ構造による電界緩和効果を良好に達成できる濃度に設定されている。具体的には、基板２とエピタキシャル層３との界面に形成されるｐｎ接合から広がる空乏層における基板２の固定電荷量と、エピタキシャル層３の固定電荷量とが実質的に等しくなる（又は両者の差が小さくなる）ように、基板２及びエピタキシャル層３の不純物濃度が設定されている。
本実施の形態では、基板２の不純物濃度は２．７×１０１４ｃｍ−３〜２．６×１０１５ｃｍ−３程度に設定され、エピタキシャル層３の不純物濃度は５．６×１０１４ｃｍ−３〜４．９×１０１５ｃｍ−３程度に設定されている。
拡散分離層４は、基板２の上面に形成されている。拡散分離層４は、エピタキシャル層３を包囲するように、例えば図２に示すように環状に、形成されている。拡散分離層４は、ｐ型の不純物が導入されたｐ＋型半導体層から構成されている。拡散分離層４は、ｐｎ接合分離によって、ｐチャネルＭＯＳＦＥＴ１を他の半導体素子（例えばｎチャネルＭＯＳＦＥＴ）から電気的に分離する。拡散分離層４は、１×１０１６ｃｍ−３〜１×１０２０ｃｍ−３程度の不純物濃度、３．５μｍ〜２０μｍ程度の厚さを有する。
拡散領域５は、エピタキシャル層３の上面の所定の領域、例えば図２に示す環状の領域、に形成されている。拡散領域５は、ｐ型の不純物が導入されたｐ型半導体領域から構成されている。拡散領域５は、１．１×１０１６ｃｍ−３〜６．９×１０１６ｍ−３程度の不純物濃度、０．８μｍ〜３．４μｍ程度の厚さを有する。拡散領域５は、基板２及びエピタキシャル層３とともに、ダブルリサーフ構造を構成する。また、拡散領域５は、ドレインドリフト領域としても機能する。これは、拡散領域５にドレイン電流が流れるためである。
ドレインコンタクト領域６は、エピタキシャル層３の上面に、拡散領域５の外周に隣接するように形成されている。本実施の形態では、拡散領域５が環状に形成されているので、ドレインコンタクト領域６も環状に形成されている。ドレインコンタクト領域６は、ｐ型の不純物が導入されたｐ＋型半導体領域から構成されている。ドレインコンタクト領域６は、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３程度の不純物濃度、０．３μｍ〜４μｍ程度の厚さを有する。
ソース領域７は、エピタキシャル層３の上面の、拡散領域５よりも内側の所定の領域に、例えば図２に示すような環状の領域に、形成されている。ソース領域７は、ｐ型の不純物が導入されたｐ＋型半導体領域から構成されている。ソース領域７は、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３程度の不純物濃度、０．３μｍ〜４μｍ程度の厚さを有する。
バックゲート領域８は、エピタキシャル層３の上面の、ソース領域７よりも内側の所定の領域に形成されている。バックゲート領域８は、ｎ型の不純物が導入されたｎ＋型半導体領域から構成されている。バックゲート領域８は、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３程度の不純物濃度、０．３μｍ〜１０μｍ程度の厚さを有する。
埋め込み層９は、基板２とエピタキシャル層３との界面近傍に形成されている。ここで、基板２とエピタキシャル層３との界面近傍とは、基板２とエピタキシャル層３との界面及びその近傍をいう。本実施の形態では、埋め込み層９は、基板２とエピタキシャル層３との界面に形成される。
埋め込み層９は、エピタキシャル層３と同じ導電型（ｎ型）の不純物が導入された半導体層から構成されている。埋め込み層９は、基板２とエピタキシャル層３との界面から基板２に不純物が拡散して形成された部分と、この界面からエピタキシャル層３に不純物が拡散して形成された部分とを有している。埋め込み層９の厚さは、２μｍ〜１５μｍ程度である。
埋め込み層９の不純物濃度は、エピタキシャル層３の不純物濃度が見かけ上増加するように、エピタキシャル層３の不純物濃度よりも高く設定されている。本実施の形態では、埋め込み層９の不純物濃度は、２×１０１７ｃｍ−３〜１×１０１９ｃｍ−３程度に設定されている。
また、埋め込み層９の形成領域は、埋め込み層９が、ダブルリサーフ構造を構成する拡散領域５、ソース領域７、及びバックゲート領域８に対向するように設定されている。また、本実施の形態では、ソース領域７を環状に包囲するように拡散領域５が配置されているため、埋め込み層９の平面形状は円形である。また、埋め込み層９は、基板２とエピタキシャル層３との界面に形成されているので、埋め込み層９と、拡散領域５、ソース領域７及びバックゲート領域８との間には、エピタキシャル層３が存在する。
ここで、埋め込み層９は、その外周縁が拡散領域５の外周縁よりも内側に位置するように形成されるのが好ましい。埋め込み層９の外周縁が拡散領域５の外周縁よりも外側に位置すると、エピタキシャル層３の、拡散領域５よりも外側にある部分の電荷バランスが崩れるおそれがあるためである。
本実施の形態において、埋め込み層９は、エピタキシャル層３の中央から拡散領域５の内周縁と外周縁との約半分の位置まで形成されている。このため、拡散領域５のうち、約半分の位置よりも外側の領域（ドレインコンタクト領域６に近い方の領域）は、埋め込み層９に対向しない。
ゲート絶縁膜１０は、拡散領域５とソース領域７とに挟まれたエピタキシャル層３の表面近傍（チャネル形成領域）と対向するように、エピタキシャル層３上に形成されている。ゲート絶縁膜１０は、例えば、シリコン酸化膜から形成されている。
ゲート電極１１は、ゲート絶縁膜１０上に形成されている。ゲート電極１１は、ポリシリコン、金属等の導体膜から構成され、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により形成される。ゲート電極１１に所定の電圧（ゲート電圧）が印加されると、エピタキシャル層３の表面近傍にチャネルが形成される。
ドレイン電極１２は、ドレインコンタクト領域６上に形成され、ドレインコンタクト領域６に電気的に接続されている。ソース電極１３は、ソース領域７上に形成され、ソース領域７に電気的に接続されている。バックゲート電極１４は、バックゲート領域８上に形成され、バックゲート領域８に電気的に接続されている。グランド電極１５は、拡散分離層４上に形成され、拡散分離層４に電気的に接続されている。フィールド絶縁膜１６は、エピタキシャル層３上に形成されている。フィールド絶縁膜１６は、例えば、シリコン酸化膜から形成されている。
絶縁膜１０、１６及び電極１１〜１５が形成されていない状態で、以上のように構成されたｐチャネルＭＯＳＦＥＴ１を平面的に見ると、図２に示すようになっている。具体的には、バックゲート領域８が中央に配置され、その周りを包囲するように、エピタキシャル層３、ソース領域７、エピタキシャル層３、拡散領域５、ドレインコンタクト領域６、エピタキシャル層３、拡散分離層４が順に形成されている。
また、ｐチャネルＭＯＳＦＥＴ１では、基板２とエピタキシャル層３との界面に形成された埋め込み層９も、ダブルリサーフ構造を構成する。すなわち、ｐチャネルＭＯＳＦＥＴ１は、基板２、エピタキシャル層３、拡散領域５及び埋め込み層９により構成されるダブルリサーフ構造を有する。
次に、以上のように構成されたｐチャネルＭＯＳＦＥＴとともに高耐圧ＩＣを構成するｎチャネルＭＯＳＦＥＴについて説明する。図３は、ｎチャネルＭＯＳＦＥＴの断面図を示す。
図３に示すように、ｎチャネルＭＯＳＦＥＴ２１は、基板２と、エピタキシャル層３と、拡散分離層２２と、拡散領域２３と、ドレインコンタクト領域２４と、ソース領域２５と、ゲート絶縁膜２６と、ゲート電極２７と、ドレイン電極２８と、ソース電極２９と、グランド電極３０と、フィールド絶縁膜３１と、を備えている。
基板２及びエピタキシャル層３は、前述のｐチャネルＭＯＳＦＥＴ１と共通である。
拡散分離層２２は、基板２の上面に形成されている。拡散分離層２２は、エピタキシャル層３を包囲するように、例えば環状に、形成されている。拡散分離層２２は、ｐ型（第１導電型）不純物が導入されたｐ＋型半導体層から構成されている。拡散分離層２２は、ｐｎ接合分離によって、ｎチャネルＭＯＳＦＥＴ２１を他の半導体素子（例えばｐチャネルＭＯＳＦＥＴ）から電気的に分離する。
拡散領域２３は、エピタキシャル層３と拡散分離層２２との間に形成されている。拡散領域２３は、エピタキシャル層３を包囲するように、例えば環状に、形成されている。拡散領域５は、ｐ型の不純物が導入されたｐ型半導体領域から構成されている。
ドレインコンタクト領域２４は、エピタキシャル層３の上面の所定の領域、例えばエピタキシャル層３の上面のほぼ中央、に形成されている。ドレインコンタクト領域２４は、ｎ型（第２導電型）の不純物が導入されたｎ＋型半導体領域から構成されている。
ソース領域２５は、拡散領域２３の上面に形成されている。ソース領域２５は、例えば、エピタキシャル層３と一定の間隔を隔ててエピタキシャル層３を包囲するように、例えば環状に、形成されている。ソース領域２５は、ｎ型の不純物が導入されたｎ＋型半導体領域から構成されている。
ゲート絶縁膜２６は、エピタキシャル層３とソース領域２５とに挟まれた拡散領域２３のチャネル形成領域と対向するように、拡散領域２３上に形成されている。ゲート電極２７は、ゲート絶縁膜２６上に形成されている。
ドレイン電極２８は、ドレインコンタクト領域２４上に形成され、ドレインコンタクト領域２４に電気的に接続されている。ソース電極２９は、ソース領域２５上に形成され、ソース領域２５に電気的に接続されている。グランド電極３０は、拡散分離層２２上に形成され、拡散分離層２２に電気的に接続されている。フィールド絶縁膜３１は、エピタキシャル層３上に形成されている。フィールド絶縁膜３１は、例えば、シリコン酸化膜から形成されている。
絶縁膜２６、３１及び電極２７〜３０が形成されていない状態で、以上のように構成されたｎチャネルＭＯＳＦＥＴ２１を平面的に見ると、ドレインコンタクト領域２４が中央に配置され、その外周を環状に包囲するように、エピタキシャル層３、拡散領域２３、ソース領域２５、拡散領域２３、拡散分離層２２が、順に形成されている。
また、ｎチャネルＭＯＳＦＥＴ２１は、エピタキシャル層３の上面にリサーフ領域を構成するｐ型拡散領域が形成されていない、いわゆるシングルリサーフ構造を有する。このため、ソース電極２９とドレイン電極２８との間の電圧が所定の電圧値に達すると、基板２とエピタキシャル層３との界面に形成されるｐｎ接合から広がる空乏層によって電界が緩和される。これにより、高い耐圧が実現される。
次に、ｐチャネルＭＯＳＦＥＴ１の作用について説明する。
ｐチャネルＭＯＳＦＥＴ１では、ソース電極１３とドレイン電極１２との間に電圧が印加されると、基板２とエピタキシャル層３との界面に形成されるｐｎ接合、基板２と埋め込み層９との界面に形成されるｐｎ接合、及びエピタキシャル層３と拡散領域５との界面に形成されるｐｎ接合のそれぞれから、空乏層が広がる。
そして、ソース電極１３とドレイン電極１２との間の電圧が所定の電圧値に達すると、これらの界面から広がる空乏層が互いに結合する。これによって、エピタキシャル層３、拡散領域５及び埋め込み層９の実質的に全体に空乏層が広がり、電位が固定される。
ところで、ダブルリサーフ構造における電荷バランスを良好に保つためには、ソース電極１３とドレイン電極１２との間の電圧が所定の電圧値に達した場合に、空乏層が広がった領域（空乏層領域）における、基板２及び拡散領域５のマイナス固定電荷の総量と、エピタキシャル層３のプラス固定電荷の総量と、の差が小さくなることが好ましい。
ｐチャネルＭＯＳＦＥＴ１には、ｎチャネルＭＯＳＦＥＴ２１と共通の基板２及びエピタキシャル層３が用いられている。基板２及びエピタキシャル層３の不純物濃度は、ｎチャネルＭＯＳＦＥＴ２１のシングルリサーフ構造による電界緩和効果が良好に達成されるように設定されている。
一般に、ｎチャネルＭＯＳＦＥＴ２１のシングルリサーフ構造による電界緩和効果が良好に達成されるように基板２及びエピタキシャル層３の不純物濃度が設定されている場合、ダブルリサーフ構造を構成するエピタキシャル層３の不純物濃度は、所望する不純物濃度よりも低くなる。この結果、ダブルリサーフ構造を構成するエピタキシャル層３の、空乏層領域における固定電荷の量が相対的に少なくなる。言い換えると、空乏層領域における基板２及び拡散領域５の固定電荷の総量が、エピタキシャル層３に含まれる固定電荷の量よりも多くなる。これにより、空乏層領域における電荷バランスが崩れ、空乏層領域の電界強度分布に乱れが生じて、空乏層領域内に電界集中点が発生する。
ｐチャネルＭＯＳＦＥＴ１は、基板２とエピタキシャル層３との間に形成された、エピタキシャル層３の不純物濃度よりも高い不純物濃度を有する埋め込み層９を有する。これにより、エピタキシャル層３の不純物濃度が、見かけ上増加する。言い換えると、空乏層領域に含まれるプラス固定電荷の量が、埋め込み層９を形成しない場合よりも増加する。
したがって、基板２及び拡散領域５に含まれるマイナス固定電荷の総量と、エピタキシャル層３及び埋め込み層９に含まれるプラス固定電荷の総量と、の差が小さい。
この結果、ｐチャネルＭＯＳＦＥＴ１とｎチャネルＭＯＳＦＥＴ２１とを、電荷バランスを崩すことなく、単一の半導体基板に形成することできる。即ち、高耐圧性及び高生産性を有する高耐圧ＩＣを形成することが可能となる。
以上説明したように、本実施の形態によれば、基板２とエピタキシャル層３との間に埋め込み層９が形成されているので、ｐチャネルＭＯＳＦＥＴ１とｎチャネルＭＯＳＦＥＴ２１とを、電荷バランスを崩すことなく、単一の半導体基板に形成することが可能である。即ち、ｐチャネルＭＯＳＦＥＴ１は、単一の半導体基板にｎチャネルＭＯＳＦＥＴ２１とともに形成するのに適している。また、ｐチャネルＭＯＳＦＥＴ１とｎチャネルＭＯＳＦＥＴ２１とを用いることにより、高耐圧性及び高生産性を有する高耐圧ＩＣを形成することができる。
また、本実施の形態によれば、埋め込み層９は、その外周縁が拡散領域５の外周縁よりも内側に位置するように形成されている。これにより、電荷バランスを崩すことなく、ｐチャネルＭＯＳＦＥＴ１とｎチャネルＭＯＳＦＥＴ２１とを、単一の半導体基板に形成することができる。
なお、本発明は、上記の実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な他の実施の形態について説明する。
上記実施の形態では、本発明をｐチャネルＭＯＳＦＥＴ１に適用した場合を例として示したが、例えば、本発明をｎチャネルＭＯＳＦＥＴに適用してもよい。図４は、本発明が適用されたｎチャネルＭＯＳＦＥＴの断面図を示す。なお、図４では図３に示すｎチャネルＭＯＳＦＥＴと同一の部材については同一の符号を付している。
図４に示すように、ダブルリサーフ構造を有するｎチャネルＭＯＳＦＥＴ４１の基板２とエピタキシャル層３との間には、埋め込み層４２が形成されている。また、エピタキシャル層３の上面の所定の領域には、ｐ型拡散領域４３及びｐ＋型拡散領域４４が形成されている。これにより、ｎチャネルＭＯＳＦＥＴ４１と、シングルリサーフ構造を有するｐチャネルＭＯＳＦＥＴとを、電荷バランスを崩すことなく、単一の半導体基板に形成することができる。
上記実施の形態で示したドレインドリフト領域としてのエピタキシャル層３は、エピタキシャル成長法以外の方法により形成されてもよい。例えば、エピタキシャル層３は、張り合わせ技術により形成されてもよい。
上記実施の形態で示された導電型は、上記と逆であってもよい。言い換えると、第１導電型はｎ型であってもよく、第２導電型はｐ型であってもよい。ただし、ｐチャネルＭＯＳＦＥＴ１及びｎチャネルＭＯＳＦＥＴ２１は、共通の基板２及びエピタキシャル層３を備える。
上記実施の形態では、基板２にｐ型の半導体基板を用いてｐチャネルＭＯＳＦＥＴ１及びｎチャネルＭＯＳＦＥＴ２１を形成した場合を例として示した。しかし、例えば、基板２にｎ型基板を用いて、逆導電型のｐチャネルＭＯＳＦＥＴ１及びｎチャネルＭＯＳＦＥＴ２１を形成してもよい。
なお、本発明は、２００２年３月１日に出願された日本国特願２００２−５６５６６号に基づき、その明細書、特許請求の範囲、図面および要約を含む。上記出願における開示は、その全体が本明細書中に参照として含まれる。
産業上の利用の可能性
本発明は、半導体素子を備えた電子デバイスに利用可能である。
【図面の簡単な説明】
図１は、本発明の実施の形態におけるｐチャネルＭＯＳＦＥＴの断面図である。
図２は、本発明の実施の形態におけるｐチャネルＭＯＳＦＥＴの平面図である。
図３は、高耐圧ＩＣを構成するｎチャネルＭＯＳＦＥＴの断面図である。
図４は、他の実施の形態におけるｎチャネルＭＯＳＦＥＴの断面図である。
図５は、従来のｐチャネルＭＯＳＦＥＴの断面図である。
図６は、従来のｎチャネルＭＯＳＦＥＴの断面図である。
【図１】
2003075353.tif 000003
【図２】
2003075353.tif 000004
【図３】
2003075353.tif 000005
【図４】
2003075353.tif 000006
【図５】
2003075353.tif 000007
【図６】
2003075353.tif 000008
【手続補正書】
【提出日】平成15年12月26日(2003.12.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ダブルリサーフ構造を有する第１半導体素子（１）とシングルリサーフ構造を有する第２半導体素子（２１）とを形成するための、第１導電型の半導体領域からなる第１半導体領域（２）と、前記第１半導体領域（２）の一方の主面に形成され、第２導電型の半導体領域からなる第２半導体領域（３）と、を備え、
前記第１半導体素子（１）は、
前記第２半導体領域（３）の所定の表面領域に形成され、第１導電型の半導体領域からなる第３半導体領域（５，４３）と、
前記第１半導体領域（２）と前記第２半導体領域（３）との界面近傍に、該第２半導体領域を介して、前記第３半導体領域（５，４３）の少なくとも一部と対向するように形成され、前記第２半導体領域（３）の不純物濃度よりも高い不純物濃度を有する第２導電型の半導体領域からなる第４半導体領域（９，４２）と、を備え、
前記第１半導体素子（１）が有する前記ダブルリサーフ構造は、前記第１半導体領域（２）、前記第２半導体領域（３）、前記第３半導体領域（５，４３）及び前記第４半導体領域（９）から構成され、
前記第２半導体素子（２１）が有する前記シングルリサーフ構造は、前記第１半導体領域（２）及び前記第２半導体領域（３）から構成されている、
ことを特徴とする半導体素子。
【請求項２】
前記第１半導体領域（２）と前記第２半導体領域（３）の不純物濃度は、前記シングルリサーフ構造による電界緩和を達成可能な濃度に設定されている、ことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１半導体素子（１）に所定の電圧値を有する電圧が印加されることにより形成される空乏層領域における、前記第１半導体領域（２）及び前記第３半導体領域（５，４３）に含まれる固定電荷の総量が、前記第２半導体領域（３）に含まれる固定電荷の量よりも少ない、又は、前記第２半導体領域（３）に含まれる固定電荷の量に等しい、ことを特徴とする請求項１又は２に記載の半導体素子。
【請求項４】
前記第２半導体領域（３）は、エピタキシャル成長法により形成されている、ことを特徴とする請求項３に記載の半導体素子。
【国際調査報告】
2003075353.tif 000009
2003075353.tif 000010
2003075353.tif 000011
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