【事件の表示】
　特願２００８−５３６６５１「キャッシュされたメモリデータを伴うキャッシュメモリ属性インジケータ」拒絶査定不服審判事件〔平成１９年　４月２６日国際公開、ＷＯ２００７／０４８１３５、平成２１年　３月２６日国内公表、特表２００９−５１２９４４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１８年１０月２０日（パリ条約による優先権主張外国庁受理２００５年１０月２０日、アメリカ合衆国）を国際出願日とする出願であって、平成２３年４月２１日付けで拒絶理由通知がなされ、同年９月１３日付けで手続補正がなされ、平成２４年１月１７日付けで拒絶査定がなされ、これに対し、同年５月２４日に拒絶査定不服審判の請求がなされると同時に手続補正がなされたものである。
　
　
第２　平成２４年５月２４日付けの手続補正についての補正却下の決定
〔結論〕 
　平成２４年５月２４日付けの手続補正を却下する。
　
〔理由〕
１．補正内容
　平成２４年５月２４日付けの手続補正（以下、「本件補正」と呼ぶ。）は、補正前の特許請求の範囲の請求項１を、補正後の請求項１に変更する補正事項を含むものである。
　そして、補正前の請求項１及び補正後の請求項１の各記載は、それぞれ、以下のとおりである。
　なお、＜補正後の請求項１＞における下線は補正箇所を表している。
＜補正前の請求項１＞
「　　【請求項１】
　複数のページにデータを記憶するように構成されたメモリであって、ここで、各ページは複数のラインを含む、メモリと、
　変換ルックアサイドバッファ（ＴＬＢ）と、
　複数のキャッシュラインを含むメモリキャッシュであって、ここで、各キャッシュラインは、メモリのラインの１つのアドレスを記憶すると共に、当該アドレスに配置されたラインデータを記憶するように構成される、メモリキャッシュと、
を具備し、
　前記メモリキャッシュは、仮想アドレスが前記メモリキャッシュに与えられると、適合キャッシュラインが前記複数のキャッシュラインから同定できるように構成され、ここで、前記適合キャッシュラインは、前記メモリキャッシュに与えられた前記仮想アドレスに適合する適合アドレスを有し、
　前記メモリキャッシュは、当該適合アドレスに配置されたページのページ属性を検索するために、前記ページ属性が、前記ＴＬＢにアクセスすることなく、前記メモリキャッシュから検索できるように構成され、これは、当該キャッシュラインに記憶されたラインデータのページ属性を、前記キャッシュラインの夫々に更に記憶することによって行われる処理システム。」
　
＜補正後の請求項１＞
「　　【請求項１】
　複数のページにデータを記憶するように構成されたメモリであって、ここで、各ページは複数のラインを含む、メモリと、
　変換ルックアサイドバッファ（ＴＬＢ）と、
　複数のキャッシュラインを含むメモリキャッシュであって、ここで、各キャッシュラインは、メモリのラインの１つのアドレスを記憶すると共に、当該アドレスに配置されたラインデータを記憶するように構成される、メモリキャッシュと、
を具備し、
　前記メモリキャッシュは、仮想アドレスが前記メモリキャッシュに与えられると、適合キャッシュラインが前記複数のキャッシュラインから同定できるように構成され、ここで、前記適合キャッシュラインは、前記メモリキャッシュに与えられた前記仮想アドレスに適合する適合アドレスを有し、
　前記メモリキャッシュは、当該適合アドレスに配置されたページのページ属性を検索するために、前記ページ属性が、前記ＴＬＢにアクセスすることなく、前記メモリキャッシュから検索できるように構成され、これは、当該キャッシュラインに記憶されたラインデータのページ属性を、前記キャッシュラインの夫々に更に記憶することによって行われ
、
　
前記ページ属性は、前記ＴＬＢに記憶されない、
　
２．本件補正に対する判断  
　本件補正の内の上記補正事項は、補正前の請求項１に記載した発明を特定するために必要な事項を限定するものであって、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の上記請求項１に記載された発明（以下、「本願補正発明」と呼ぶ。）が特許出願の際独立して特許を受けることができるものであるか（上記改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について、以下検討する。
　 
２−１．本願補正発明 
　本願補正発明は、上記「１．」の＜補正後の請求項１＞の欄に転記したとおりのものである。
　
２−２．引用例 
　原査定の拒絶の理由に引用された、「CEKLEOV M，VIRTUAL-ADDRESS CACHES PART1:PROBLEMS AND SOLUTIONS IN UNIPROCESSORS，IEEE MICRO，米国，IEEE SERVICE CENTER，１９９７年　９月，Vol.17, No.5，P64-71」（以下、「引用例」と呼ぶ。）には、以下の記載がある。
　
（１）
「Virtual memory
  In a typical virtual memory system, each program is compiled in a virtual space, which is dynamically mapped onto the physical memory of the machine at runtime. Thus all processes have separate virtual spaces. A process context may host multiple execution threads, which can be executed concurrently on different processors. In this case, the threads share the resources of the context, including its virtual memory space.
  Paging. At the lowest level, virtual memory is divided into equal chunks of consecutive memory locations called virtual pages(or simply, pages). Pages are dynamically mapped onto physical pages (or page frames) in main memory through a set of translation tables called page tables. 」（第６４ページ右欄第２０〜３７行）
（当審による訳）
「仮想メモリ
　典型的な仮想メモリシステムにおいて、各プログラムは、仮想スペースでコンパイルされ、その仮想スペースは、動作時において、マシンの物理メモリに動的にマップされる。したがって、全てのプロセスは分離した仮想スペースを有する。あるプロセスコンテキストは、多数の実行スレッドをホストしても良く、そのスレッドは、異なるプロセッサ上で同時に実行されることができる。この場合、スレッドは、その仮想メモリスペースを含むコンテキストの資源を分け合う。
　ページング。最低レベルにおいて、仮想メモリは、仮想ページ（あるいは単にページ）と呼ばれる連続するメモリロケーションの等しいかたまりに分割される。ページは、ページテーブルと呼ばれる変換テーブルのセットを通じて、メインメモリ中の物理ページ（あるいはページフレーム）に動的にマップされる。」
　
（２）
「  Besides its primary role of transparent memory management, the virtual-address translation mechanism conveniently supports protection because it is in the required path of all memory accesses. Protection enforces access rights of processes to information, based on the processes'privilege level. Most architectures support only two privilege levels: supervisor and user modes.
  Figure 1 illustrates the address translation process. The processor uses the virtual page number to fetch an entry in the page table, which is stored in memory. Note that there are many possible organizations for the page table. The representation in Figure 1 is conceptually closer to so-called hierarchical page tables, in which each context has its own separate page table and which is accessed through a cascade of pointer tables.
  Another organization is the inverted page table, which is common to all processes and is accessed by hashing the virtual address. In any case, the physical page number retrieved from the table plus the page displacement bits form the physical address. (Note that the page displacement bits are not translated.)
  Typically, the page table entry contains several bits to control accesses to the physical page:
・ The RWX (Read, Write, Execute) bits check access rights by matching them against the type of request (RWX) submitted by the processor at the privilege level indicated by the S/U (supervisor/user) bit.
・ V (Valid) bit indicates whether the page is valid in main memory (page fault detection).
・ M (Modify) bit indicates whether the page has been modified since it was swapped in. It is set at the first modification to the page.
・ The kernel uses the R (Reference) bit to implement a page replacement algorithm. The kernel periodically clears this bit. The bit is set at the first reference to the page.
  Translation look-aside buffer. To speed up virtual address translation, the system stores current address translations in　the translation look-aside buffer(TLB), a separate cache. Figure 2　shows an entry of a direct-mapped TLB. In a typical access, the hardware fetches the TLB entry at the address given by the least significant bits of the virtual page number, compares the process identifier (p_id)/virtual page number field to the current p_id and to the processor's virtual address, and checks the V bit. On a hit, the physical page number is returned, and the other bit fields of the TLB entry are checked. The TLB may also be either set associative or fully associative on the p_id/virtual page number.
  Since most accesses bypass the page table through the TLB, access-right bits must be copied in the TLB entry. Additionally, a TLB entry may contain copies of the R and M bits obtained from the page table entry at the TLB miss. In this case, an access to a page with the R bit reset in the TLB or a modification of a page with the M bit reset must trigger an update of the bit in the page table in main memory. Copies of the R and M bits are not necessary in the TLB because their function can be emulated by trapping on other bits such as the access-right bits.」（第６５ページ左欄第２行〜第６６ページ右欄第３２行）
（当審による訳）
「仮想アドレス変換メカニズムは、透明なメモリ管理というその主な役割のほかに、保護を都合良くサポートする。なぜならば、それが全てのメモリアクセスの必須経路の中にあるからである。保護は、プロセスの特権レベルに基づいて、プロセスの情報へのアクセス権を執行する。ほとんどの機構は、２つの特権レベル：スーパーバイザとユーザモードのみをサポートする。
　図１は、アドレス変換過程を表す。プロセッサは、メモリに格納されたページテーブルのエントリをフェッチするために仮想ページ番号を使用する。ページテーブルのための数多くの可能な機構があることに留意されたい。図１の表現は、階層的ページテーブルと呼ばれるものと概念的に近い。階層的ページテーブルでは、各コンテキストは、自身の分離ページテーブルをもち、ポインターテーブルのカスケードを通じてアクセスされる。
　もう一つの機構は、インバーテッドページテーブルであり、これは全てのプロセスに共通で、仮想アドレスをハッシュすることによりアクセスされる。いずれにしても、テーブルから検索された物理ページ番号プラスpage displacement bitsは、物理アドレスを形成する。（page displacement bitsは変換されないことに留意されたい。）
　典型的には、ページテーブルエントリは、物理的ページへのアクセスを制御するためのいくつかのビットを含む。：
・The RWX (Read, Write, Execute) bitsは、それらをS/U (supervisor/user) bitにより示される特権レベルにおいてプロセッサにより出される要求 (RWX)のタイプに対してそれらをマッチさせることにより、アクセス権をチェックする。
・V (Valid) bitは、メインメモリにおいてページが有効か否かを示す（ページフォールト検出）。
・M (Modify) bitは、ページが、スワップインされてから修正されたかどうかを示す。それは、ページへの最初の修正時にセットされる。
・カーネルは、ページ置換アルゴリズムを実行するためにR (Reference) bitを使用する。カーネルは周期的にこのビットをクリアする。そのビットは、ページへの最初の参照時にセットされる。
　変換ルックアサイドバッファ。仮想アドレス変換を高速化するために、システムは現在のアドレス変換を、分離したキャッシュである変換ルックアサイドバッファ(TLB)に格納する。図２はdirect-mapped TLBのエントリを表している。典型的なアクセスでは、ハードウェアが、仮想ページ番号のleast significant bitsにより与えられるアドレスにおけるＴＬＢエントリをフェッチし、プロセス識別子 (p_id)／仮想ページ番号フィールドを、現在の p_id及びプロセッサーの仮想アドレスと比較し、Ｖビットをチェックする。ヒットすると、物理ページ番号が返され、ＴＬＢエントリの他のビットフィールドがチェックされる。ＴＬＢは、また、p_id／仮想ページ番号において、セットアソシエイティブとフルアソシエイティブのいずれでもよい。 
　ほとんどのアクセスはＴＬＢを通じてページテーブルを迂回するので、アクセス権ビットは、ＴＬＢエントリにコピーされなければならない。加えて、ＴＬＢエントリは、ＴＬＢミス時にページテーブルエントリから得られるＲ及びＭビットのコピーを含んでも良い。この場合、ＴＬＢにおけるＲビットのリセットを伴うアクセスや、Ｍビットのリセットを伴うページの修正は、メインメモリのページテーブルのビットのアップデートをトリガする必要がある。ＲビットとＭビットのコピーは、ＴＬＢに必須ではない。なぜならば、それらの機能は、アクセス権ビットのような他のビットによってエミュレートされることができるからである。
　
（３）
「Virtual caches in uniprocessors
  Because of the cache size limitations imposed by physical caches, the first-level cache of some high-performance processors is indexed with virtual addresses. The tags in the cashe directory may be virtual or physical. If the tags are virtual, the TLB is only accessed on a cache miss. If the tags are physical, the TLB and the cache are accessed in parallel. We call the first organization a virtually indexed, virtually tagged(V/V) cache, and the second one a virtually indexed, physically tagged(V/P) cache. Thus we also call a P/P cache a physical cache. P/V caches are indexed with physical address and are virtually tagged.」（第６７ページ左欄第４３〜５４行）
（当審による訳）
「ユニプロセッサでの仮想キャッシュ
　物理キャッシュに課せられたキャッシュサイズの制限により、幾つかのハイパーフォーマンスプロセッサの第１レベルのキャッシュは、仮想アドレスでインデクスされる。キャッシュディレクトリにおけるタグは、仮想的あるいは物理的であってもよい。もしもタグが仮想的であるなら、ＴＬＢは、キャッシュミス時にアクセスされるだけである。もしもタグが物理的であるなら、ＴＬＢとキャッシュはパラレルにアクセスされる。我々は、最初の機構を a virtually indexed, virtually tagged(V/V) cacheと呼び、２番目の機構を　a virtually indexed, physically tagged(V/P) cacheと呼ぶ。したがって我々はまた、a P/P cacheをa physical cacheと呼ぶ。P/V cachesは、物理アドレスでインデクスされ、仮想的にタグ付けされる。」
　
（４）
「Problems specific to V/V caches
  The most attractive feature of a V/V cache is that it works well with a slow TLB, allocated outside the processor chip. Such a TLB can be huge and have a very high hit rate without slowing down the processor. However, this advantage is the source of additional problems, which are specific to V/V caches. First, access-right bits must migrate to the cache because the TLB is bypassed most of the time. ・・・（中略）・・・
  Access-right bits and page state bits. In a V/V cache, the cache directory must hold a copy of the access-right field found in the TLB entry to support protection. Consistency between these copies must be enforced by flushing the cache if the access right to a page by a process is dynamically restricted.
  Generally, access-right bits can emulate the functions of the R and M bits in the TLB and in the cache, thus simplifying the hardware. Even when these bits are copied in the TLB, they need not be present in the cache directory. The R bit in the TLB can be set at the time of a miss for a block in the page, with some loss in precision. In a write-through cache, the TLB is accessed on each processor write, and the M bit in the TLB is managed as in a physical cache. In a write-back cache, each cache entry has a dirty bit. Whenever the processor modifies a block in the page for the first time, as indicated by the dirtybit, the M bit of the TLB entry must be set.」（第７０ページ右欄第２０〜４７行）
（当審による訳）
「V/V cachesに特有の問題
　V/V cachesの最も魅力的な特徴は、プロセッサチップの外部に配置された遅いＴＬＢによっても、それが良く機能することである。このようなＴＬＢは、非常に大きくてもよく、プロセッサをスローダウンさせることなく非常に高いヒットレートを持つことができる。しかしながら、この利点は、V/V caches特有の付加的な問題の源でもある。第１に、ＴＬＢは大概迂回されるので、アクセス権ビットはキャッシュへ場所を変える必要がある。・・・（中略）・・・
　アクセス権ビットとページ状態ビット。V/V cacheにおいては、キャッシュディレクトリは、保護をサポートするために、ＴＬＢエントリに見出されるアクセス権フィールドのコピーを保持しなければならない。もし、あるプロセスによるあるページへのアクセス権がダイナミックに制限されるなら、これらのコピーの間の一貫性が守られる必要がある。
　一般的に、アクセス権ビットは、ＴＬＢ中及びキャッシュ中において、ＲビットとＭビットの機能をエミュレートし、したがって、ハードウェアを簡素化する。これらのビットがＴＬＢ中にコピーされる場合でも、それらはキャッシュディレクトリ内に存在する必要はない。ＴＬＢ内のＲビットは、幾つかの精密さの喪失を伴い、ページ内のあるブロックのミスのときにセットされ得る。ライトスルーキャッシュでは、ＴＬＢはそれぞれのプロセッサーによるライト時にアクセスされ、ＴＬＢ内のＭビットが物理的キャッシュにおけるように管理される。ライトバックキャッシュでは、おのおののキャッシュエントリーはダーティビットをもつ。プロセッサがページ内のあるブロックを初めて修正したときはいつでも、ダーティビットによって示されるように、ＴＬＢのＭビットはセットされなければならない。」
　
　また、上記記載事項を引用例に記載された技術（仮想アドレスキャッシュ）の分野の技術常識に照らせば、以下のことがいえる。
ア．一般に、メモリ内のデータはライン単位でキャッシュされるのが普通であるし、引用例に示されるキャッシュをライン単位でキャッシュするものではないと解すべき理由はないから、引用例に示されるキャッシュもライン単位でキャッシュするものと解するのが妥当である。したがって、引用例の「メインメモリ」の各ページのデータは、ライン単位でキャッシュされるものと解される。してみれば、該「メインメモリ」の各ページは、当然に複数のラインを含んでおり、引用例に示される「V/V caches」は、当然に複数のキャッシュラインを含んでいる。
イ．上記「V/V caches」が果たすべき役割からみて、その各キャッシュラインは当然に、「メインメモリのラインの１つのアドレスを記憶すると共に、当該アドレスに配置されたラインデータを記憶するように構成」されており、また上記「V/V caches」は当然に、「仮想アドレスが与えられると、当該仮想アドレスに適合する適合アドレスを有する適合キャッシュラインが複数のキャッシュラインから同定できるように構成」されている。
ウ．上記記載事項（４）に示される「ＴＬＢエントリに見出されるアクセス権フィールドのコピー」は、V/V cacheにおいてキャッシュディレクトリに保持されるものであるが、それは、ＴＬＢが迂回されてV/V cachesにアクセスされる場合、換言すればＴＬＢにアクセスすることなくV/V cachesにアクセスされる場合にも、アクセス権に基づく制御を可能にするためのものと解されるから、上記「V/V caches」は当然に、「適合アドレスに配置されたページのアクセス権を検索するために、前記アクセス権が、前記ＴＬＢにアクセスすることなく、前記V/V cachesから検索できるように構成」されている。また、上記「V/V caches」はキャッシュライン単位でアクセスされるべきものであるから、上記「V/V caches」においては、上記アクセス権は、キャッシュラインの夫々に記憶されるはずである。
　
　以上を総合すると、引用例には、次の発明（以下、「引用例記載発明」と呼ぶ。）が記載されているといえる。
「　複数のページにデータを記憶するように構成されたメインメモリであって、ここで、各ページは複数のラインを含む、メインメモリと、
　変換ルックアサイドバッファ（ＴＬＢ）と、
　複数のキャッシュラインを含むV/V cachesであって、ここで、各キャッシュラインは、メインメモリのラインの１つのアドレスを記憶すると共に、当該アドレスに配置されたラインデータを記憶するように構成される、V/V cachesと、
を具備し、
　前記V/V cachesは、仮想アドレスが前記V/V cachesに与えられると、適合キャッシュラインが前記複数のキャッシュラインから同定できるように構成され、ここで、前記適合キャッシュラインは、前記V/V cachesに与えられた前記仮想アドレスに適合する適合アドレスを有し、
　前記V/V cachesは、当該適合アドレスに配置されたページのアクセス権を検索するために、前記アクセス権が、前記ＴＬＢにアクセスすることなく、前記V/V cachesから検索できるように構成され、これは、当該キャッシュラインに記憶されたラインデータのアクセス権を、前記キャッシュラインの夫々に更に記憶することによって行われる、
　処理システム。」
　
２−３．対比
　本願補正発明と引用例記載発明とを対比すると、引用例記載発明の「メインメモリ」、「V/V caches」、「アクセス権」は、それぞれ、本願補正発明の「メモリ」、「メモリキャッシュ」、「ページ属性」に相当するものといえるから、両者の間には以下の一致点、相違点があるといえる。
　
（一致点）
「複数のページにデータを記憶するように構成されたメモリであって、ここで、各ページは複数のラインを含む、メモリと、
　変換ルックアサイドバッファ（ＴＬＢ）と、
　複数のキャッシュラインを含むメモリキャッシュであって、ここで、各キャッシュラインは、メモリのラインの１つのアドレスを記憶すると共に、当該アドレスに配置されたラインデータを記憶するように構成される、メモリキャッシュと、
を具備し、
　前記メモリキャッシュは、仮想アドレスが前記メモリキャッシュに与えられると、適合キャッシュラインが前記複数のキャッシュラインから同定できるように構成され、ここで、前記適合キャッシュラインは、前記メモリキャッシュに与えられた前記仮想アドレスに適合する適合アドレスを有し、
　前記メモリキャッシュは、当該適合アドレスに配置されたページのページ属性を検索するために、前記ページ属性が、前記ＴＬＢにアクセスすることなく、前記メモリキャッシュから検索できるように構成され、これは、当該キャッシュラインに記憶されたラインデータのページ属性を、前記キャッシュラインの夫々に更に記憶することによって行われる、
　処理システム。」である点。
　
（相違点）
　本願補正発明は、「ページ属性がＴＬＢに記憶されない」ものであるのに対し、引用例記載発明は、「ページ属性（アクセス権）がＴＬＢに記憶されない」ものではない点。
　
２−４．判断
（１）上記相違点について
　以下の事情を勘案すると、引用例記載発明を、「ページ属性がＴＬＢに記憶されない」ものとすることは、当業者が容易に推考し得たことというべきである。
ア．引用例記載発明の「前記V/V cachesは、当該適合アドレスに配置されたページのアクセス権を検索するために、前記アクセス権が、前記ＴＬＢにアクセスすることなく、前記V/V cachesから検索できるように構成され、これは、当該キャッシュラインに記憶されたラインデータのアクセス権を、前記キャッシュラインの夫々に更に記憶することによって行われる」という構成（以下、「構成Ａ」と呼ぶ。）は、上記２−２．の（４）に摘記した引用例の記載箇所の「V/V cacheにおいては、キャッシュディレクトリは、保護をサポートするために、ＴＬＢエントリに見出されるアクセス権フィールドのコピーを保持しなければならない。」旨の記載に対応した構成であるが、それが「ＴＬＢは大概迂回されるので、アクセス権ビットはキャッシュへ場所を変える必要がある（must migrate）。」という必要性（以下、「必要性Ａ」と呼ぶ。）を満たすためのものであることは、上記２−２．の（４）に摘記した箇所の記載事項全体から明らかである。
イ．一方、一般に、情報の保持場所を変えるいわゆるmigrateの手法として、「元の保持場所に情報を残すいわゆるコピー」と「元の保持場所に情報を残さないいわゆるムーブ」の両方の手法があることは周知であり、上記必要性Ａが上記コピーとムーブのいずれの手法によっても満たされることは、当業者に自明のことである。したがって、上記必要性Ａを満たすべく上記構成Ａを採用する場合に、上記コピーとムーブのいずれの手法を採用するかは、上記構成Ａにおける「アクセス権」の情報を元の保持場所すなわちＴＬＢでも使用する可能性があるか否か、その可能性がある場合、考えられる使用の程度や必要性はどの程度か、等の事情を考慮して当業者が適宜決定すべき事項である。
ウ．上記必要性Ａを満たすべく上記構成Ａを採用した引用例記載発明において、それを「ページ属性（アクセス権）がＴＬＢに記憶されない」ものとすることができない理由はない。
　このことは、「ページ属性がＴＬＢに記憶されない」という点を除いて引用例記載発明と相違しない本願補正発明において、なんらの工夫を伴うことなく「ページ属性がＴＬＢに記憶されない」という構成を採用し得ていることからもいえることである。すなわち、引用例の「アクセス権」に関する説明箇所の記載と、本願明細書の「ページ属性」に関する説明箇所の記載からみて、引用例記載発明における「アクセス権」と本願補正発明における「ページ属性」は、その果たすべき役割と使われ方が同等のものであると解されるので、本願補正発明において「ページ属性がＴＬＢに記憶されない」という構成を採用し得るのに、引用例記載発明においては「ページ属性（アクセス権）がＴＬＢに記憶されない」構成を採用し得ないということは考えられない。
エ．以上によれば、引用例記載発明を「ページ属性がＴＬＢに記憶されない」ものとすることは、当業者が適宜なし得たことであると判断される。
オ．上記エ．の判断の妥当性は、以下の事情によっても裏付けられる。
（ア）以下の事実に照らすと、「ページ属性がＴＬＢに記憶されない」という構成は、本願明細書に開示された発明にとっても、それが解決しようとした課題との関係において必須の構成ではなく、必要に応じて適宜採用し得た構成に過ぎないと解するのが妥当である。
ａ．本願明細書の段落【００３４】には「各キャッシュライン内にこれらの属性の
コピー
ｂ．本願明細書には、「ページ属性がＴＬＢに記憶されない」という構成を採用した実施形態の記載はある（段落【００２６】、図３Ｂ）ものの、そのような構成を採用することの技術上の意義（そのような構成を採用することによりどのような得失がもたらされるのか）は何も記載されていない。
（イ）審判請求人は、平成２４年８月２８日付けの審尋に添付した前置報告書に示された「属性をキャッシュには記憶するがＴＬＢには記憶しないようにすることは、当業者が適宜なし得る事項にすぎない。」旨の審査官の見解に対し、何ら反論をしていない（平成２４年１２月１２日付けの回答書）。
　
（２）本願補正発明の効果について
　本願補正発明の構成によってもたらされる効果は、引用例に記載された事項から当業者が予測し得る範囲のものであり、本願補正発明の進歩性を肯定する根拠となり得るようなものではない。
　
（３）まとめ　
　よって、本願補正発明は、引用例記載発明に基いて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。　
　
３．むすび 
　したがって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について  
　 
１．本願発明 
　本件補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」と呼ぶ。）は、平成２３年９月１３日付けの手続補正書の請求項１に記載されたとおりのものであり、上記「第２」の「１．」の＜補正前の請求項１＞の欄に転記したとおりのものである。 
　 
２．引用例  
　原査定の拒絶の理由に引用された引用例、及びその記載事項は、上記「第２」の「２．」の「２−２．」の欄に記載したとおりである。 
　 
３．対比・判断  
　本願発明は、上記「第２」で検討した本願補正発明から、限定事項の一部を省いたものである。  
　そうすると、本願発明の構成要件をすべて含み、さらに特定の限定を施したものに相当する本願補正発明が、上記「第２」の「２．」の欄に記載したとおり、引用例記載発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用例記載発明に基づいて、当業者が容易に発明をすることができたものである。　  
　  
４．むすび  
　以上のとおり、本願発明は、引用例記載発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。  
　したがって、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。  
　よって、結論のとおり審決する。