【事件の表示】
　特願２０１１−　　３８１５「試験装置および試験方法」拒絶査定不服審判事件〔平成２３年　８月１１日出願公開、特開２０１１−１５４０２３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２３年１月１２日を出願日（パリ条約による優先権主張：２０１０年１月２５日、アメリカ合衆国）とする特許出願であって、平成２３年５月９日付けで特許請求の範囲についての手続補正（以下、「補正１」という。）がなされ、平成２３年７月２２日付けで明細書及び特許請求の範囲についての手続補正（以下、「補正２」という。）がなされ、平成２３年９月２日付けで補正２についての補正の却下の決定がなされ、同日付け（送達日：同年９月６日）で拒絶査定がなされたところ、これに対して、平成２３年１０月３日に拒絶査定不服審判が請求されるとともに、当該請求と同時に、明細書及び特許請求の範囲についての手続補正（以下「本件補正」という。）がなされたものである。
　その後、当審より平成２４年５月２１日付けで審尋を行ったところ、請求人より平成２４年７月３日付けで回答書が提出された。
　
　ところで、請求人は、本件補正に係る平成２３年１０月３日付けの手続補正書において、特許請求の範囲における補正箇所を明示するために下線を付しており、その下線を付した補正箇所及び同日付けの審判請求書の請求の理由における補正の根拠に関する請求人の説明振りからみて、請求人は、本件補正前の特許請求の範囲が、補正２ではなく補正１により補正された特許請求の範囲であることを前提として、本件補正を行っていることが認められる。
　すなわち、請求人は、本件補正に当たり、平成２３年９月２日付けの補正の却下の決定を受け入れた上で本件補正を行っている。
　その一方で、請求人は、上記請求の理由において、上記補正の却下の決定の理由において引用された引用文献６記載の発明の認定が誤りであると主張し、実質的に上記補正の却下の決定に対して不服を申し立てている。
　つまり、請求人は、本件補正に当たり、形式的に上記補正の却下の決定を一旦受け入れた上で本件補正を行い、上記請求の理由において、改めて実質的に上記補正の却下の決定に対して不服を申し立てているものと認められる。
　一方、当審は、以下の「第３　平成２３年９月２日付けの補正の却下の決定の当否」においてその理由を示すように、上記補正の却下の決定は妥当であると考える。
　以上のような事情に鑑み、以下、まず、本件補正について検討し、その後に、上記補正の却下の決定の当否について検討することとする。
　
第２　本件補正についての補正却下の決定
［補正却下の決定の結論］
　　本件補正を却下する。
　
［理由］
１　本件補正の内容
　本件補正は、以下の（１）に示される本件補正前の特許請求の範囲の請求項１（補正１により補正された特許請求の範囲の請求項１）を、以下の（２）に示される本件補正後の特許請求の範囲の請求項１に補正することを含むものである。
　
（１）本件補正前の特許請求の範囲の請求項１（補正１により補正された特許請求の範囲の請求項１）
　「【請求項１】
　被試験デバイスを試験する試験装置であって、
　前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験するテストモジュールと、
　プロセッサおよびメモリを有し、前記テストモジュールを制御するテストコントローラと、
　前記テストモジュールおよび前記テストコントローラの間の通信パケットを転送するネットワークと、
　を備え、
　前記テストモジュールは、試験実行において、フェイルが生じた場合、試験が開始された場合、および／または試験が終了した場合に、前記テストコントローラに対して割り込みを要求する割込パケットを送信し、
　前記テストコントローラは、
　前記テストモジュールから前記割込パケットを前記ネットワークを介して受け取る受信部と、
　前記割込パケットに含まれる割込情報を前記メモリに書き込むメモリ書込部と、
　前記プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込情報を参照させる割込通知部と、
　を有し、
　前記割り込みパケットに応じて試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行する試験装置。」
　　
（２）本件補正後の特許請求の範囲の請求項１
　「【請求項１】
　被試験デバイスを試験する試験装置であって、
　前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験するテストモジュールと、
　プロセッサおよびメモリを有し、前記テストモジュールを制御するテストコントローラと、
　前記テストモジュールおよび前記テストコントローラの間の通信パケットを転送するネットワークと、
　を備え、
　前記テストモジュールは、試験実行において、フェイルが生じた場合、試験が開始された場合、および／または試験が終了した場合に、前記テストコントローラに対して割り込みを要求する割込パケットを送信し、
　前記テストコントローラは、
　前記テストモジュールから前記割込パケットを前記ネットワークを介して受け取る受信部と、
　前記割込パケットに含まれる割込情報を前記メモリに書き込むメモリ書込部と、
　前記プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込情報を参照させる割込通知部と、
　を有し、
　
前記メモリは、前記割込情報を格納する複数の記憶領域を有し、　前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え、
の前記割込情報を切り替え前の対象記憶領域から取得して当該割込情報
　　
　なお、アンダーラインは、補正箇所を示すために請求人が付したものである。
　
２　本件補正についての当審の判断
（１）本件補正の目的
　本件補正は、特許請求の範囲の請求項１に記載した発明を特定するために必要な事項である「メモリ」について、「前記メモリは、前記割込情報を格納する複数の記憶領域を有し」との限定を付し、同じく「メモリ書込部」について、「前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え」との限定を付すとともに、本件補正前の「前記割り込みパケットに応じて・・・・・を選択して実行する」を本件補正後の「前記割り込みパケットの前記割込情報を切り替え前の対象記憶領域から取得して当該割込情報に応じて・・・・・を選択して実行する」とすることにより、特許請求の範囲の請求項１に記載した発明を特定するために必要な事項である「試験装置」が「・・・・・を選択して実行する」ための条件を、「前記割り込みパケットに応じて」から「前記割り込みパケットの前記割込情報を切り替え前の対象記憶領域から取得して当該割込情報に応じて」に限定するものである。
　したがって、本件補正は、特許請求の範囲の減縮を目的とするものに該当する。
　
　そこで、本件補正後の特許請求の範囲の請求項１に係る発明が特許出願の際独立して特許を受けることができるものであるか否か（平成２３年法律第６３号改正附則第２条第１８項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第６項において準用する同法第１２６条第５項に規定する要件を満たすか）について以下検討する。
　
（２）本願補正発明
　本件補正後の特許請求の範囲の請求項１に係る発明（以下、「本願補正発明」という。）は、本件補正により補正された明細書及び特許請求の範囲の記載からみて、その請求項１、すなわち、上記「１」の「（２）本件補正後の特許請求の範囲の請求項１」に記載された以下のとおりのものと認められる。
　
　「【請求項１】
　被試験デバイスを試験する試験装置であって、
　前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験するテストモジュールと、
　プロセッサおよびメモリを有し、前記テストモジュールを制御するテストコントローラと、
　前記テストモジュールおよび前記テストコントローラの間の通信パケットを転送するネットワークと、
　を備え、
　前記テストモジュールは、試験実行において、フェイルが生じた場合、試験が開始された場合、および／または試験が終了した場合に、前記テストコントローラに対して割り込みを要求する割込パケットを送信し、
　前記テストコントローラは、
　前記テストモジュールから前記割込パケットを前記ネットワークを介して受け取る受信部と、
　前記割込パケットに含まれる割込情報を前記メモリに書き込むメモリ書込部と、
　前記プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込情報を参照させる割込通知部と、
　を有し、
　前記メモリは、前記割込情報を格納する複数の記憶領域を有し、
　前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え、
　前記割り込みパケットの前記割込情報を切り替え前の対象記憶領域から取得して当該割込情報に応じて試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行する試験装置。」
　
（３）引用発明
（３−１）引用刊行物１の記載事項 
　原査定の拒絶の理由に引用され、本願の優先日前に頒布された刊行物である国際公開第２００６／１０９４６３号（以下「引用刊行物１」という。）には、図面とともに以下の事項が記載されている。 
　
＜記載事項１−１＞
「［００１９］  図１は、本実施形態に係る試験装置１０の構成を示す。試験装置１０は、試験信号を生成してＤＵＴ１００（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ：被試験デバイス）に供給し、ＤＵＴ１００が試験信号に基づいて動作した結果出力する出力信号が期待値と一致するか否かに基づいてＤＵＴ１００の良否を判断する。本実施形態に係る試験装置１０は、オープンアーキテクチャにより実現され、ＤＵＴ１００に試験信号を供給する試験モジュール１７０等として、オープンアーキテクチャに基づく各種のモジュールを用いることができる。
［００２０］　試験装置１０は、システム制御装置１１０と、通信ネットワーク１２０と、サイト制御装置１３０ａ〜ｃと、バススイッチ１４０と、同期モジュール１５０ａ〜ｂと、同期接続モジュール１６０ａ〜ｂと、試験モジュール１７０ａ〜ｂと、ロードボード１８０とを備え、ＤＵＴ１００ａ〜ｂに接続される。同期モジュール１５０ａ〜ｂ、同期接続モジュール１６０ａ〜ｂ、および試験モジュール１７０ａ〜ｂは、本発明に係る試験モジュールの一例である。
［００２１］　システム制御装置１１０は、試験装置１０がＤＵＴ１００ａ〜ｂの試験に用いる試験制御プログラム、試験プログラム及び試験データ等と、試験装置１０の内部を診断するための診断プログラム等とを外部のネットワーク等を介して受信し、格納する。通信ネットワーク１２０は、システム制御装置１１０、サイト制御装置１３０ａ〜ｃ、及び試験エミュレート装置１９０を接続し、これらの間の通信を中継する。
［００２２］　サイト制御装置１３０ａ〜ｃは、本発明に係る制御装置の一例であり、同期モジュール１５０、同期接続モジュール１６０、及び試験モジュール１７０を制御することによりＤＵＴ１００の試験を制御する。ここで、複数のサイト制御装置１３０は、それぞれ一のＤＵＴ１００の試験を制御する。例えば、図１においては、サイト制御装置１３０ａはＤＵＴ１００ａの試験を制御し、サイト制御装置１３０ｂはＤＵＴ１００ｂの試験を制御する。これに代えて、複数のサイト制御装置１３０は、それぞれ複数のＤＵＴ１００の試験を制御してもよい。
［００２３］  より具体的には、サイト制御装置１３０は、通信ネットワーク１２０を介してシステム制御装置１１０から試験制御プログラムを取得し実行する。次に、サイト制御装置１３０は、試験制御プログラムに基づいて、当該ＤＵＴ１００の試験に用いる試験プログラム及び試験データをシステム制御装置１１０から取得し、バススイッチ１４０を介して当該ＤＵＴ１００の試験に用いる同期モジュール１５０及び１又は複数の試験モジュール１７０等のモジュールに格納する。次に、サイト制御装置１３０は、試験プログラム及び試験データに基づく試験の開始をバススイッチ１４０を介して同期モジュール１５０に指示する。そして、サイト制御装置１３０は、試験が終了したことを示す割込み等を例えば同期モジュール１５０から受信し、試験結果に基づいて次の試験を各モジュールに行わせる。以上において、サイト制御装置１３０は、同期モジュール１５０および複数の試験モジュール１７０のそれぞれについて、試験用ソフトウェアモジュール（以下「ソフトウェアモジュール」を「ＳＷモジュール」と示す）を実行することにより、当該モジュールによる試験動作を制御する。」
　
＜記載事項１−２＞
「［００２５］　バススイッチ１４０は、複数のサイト制御装置１３０のそれぞれを、当該サイト制御装置１３０が制御する同期モジュール１５０及び１又は複数の試験モジュール１７０に接続し、これらの間の通信を中継する。」
　
＜記載事項１−３＞
「［００２６］  ここで、サイト制御装置１３０ｂが同期モジュール１５０ｂ、同期接続モジュール１６０ｂ、及び１又は複数の試験モジュール１７０ｂを用いてＤＵＴ１００ｂを試験するための構成及び動作は、サイト制御装置１３０ａが同期モジュール１５０ａ、同期接続モジュール１６０ａ、及び１又は複数の試験モジュール１７０ａを用いてＤＵＴ１００ａを試験するための構成及び動作と略同様であるので、以下相違点を除きサイト制御装置１３０ａがＤＵＴ１００ａを試験するための構成及び動作を中心に説明する。
［００２７］　同期モジュール１５０ａは、サイト制御装置１３０ａの指示に基づいて、ＤＵＴ１００ａの試験に用いる複数の試験モジュール１７０ａが試験信号を生成すべき試験信号生成タイミングを生成する。また、同期モジュール１５０ａは、同期接続モジュール１６０ａを介して１又は複数の試験モジュール１７０ａから試験結果を受信し、試験結果の良否に対応した試験プログラムのシーケンスを１又は複数の試験モジュール１７０ａに実行させる。
［００２８］　同期接続モジュール１６０ａは、同期モジュール１５０ａが生成した試験信号生成タイミングを、当該試験信号生成タイミングに対応して動作させるべき試験モジュール１７０ａに通知し、１又は複数の試験モジュール１７０ａのそれぞれを指定したタイミングで動作させる。また、同期接続モジュール１６０ａは、１又は複数の試験モジュール１７０ａから試験結果を受信し、同期モジュール１５０ａに送信する。
［００２９］  複数の試験モジュール１７０ａは、ＤＵＴ１００ａが有する複数の端子の一部ずつにそれぞれ接続され、サイト制御装置１３０ａにより格納された試験プログラム及び試験データに基づいてＤＵＴ１００ａの試験を行う。ＤＵＴ１００ａの試験において、試験モジュール１７０ａは、試験プログラムにより定められたシーケンスに基づいて試験データから試験信号を生成し、当該試験モジュール１７０ａに接続されたＤＵＴ１００ａの端子に試験信号を供給する。次に、試験モジュール１７０ａは、ＤＵＴ１００ａが試験信号に基づいて動作した結果出力する出力信号を取得し、期待値と比較する。そして、試験モジュール１７０ａは、出力信号と期待値との比較結果を、試験結果として同期接続モジュール１６０ａに送信する。ここで複数の試験モジュール１７０ａは、試験プログラム及び試験データに基づいて、試験信号のサイクル周期を動的に変化させるため、異なるサイクル周期
に基づいて試験信号を生成する。
［００３０］  また、試験モジュール１７０ａは、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、サイト制御装置１３０ａに対して割込みを発生する。この割込みは、バススイッチ１４０を介して当該試験モジュール１７０ａに対応するサイト制御装置１３０ａに通知され、サイト制御装置１３０ａが有するプロセッサにより割込み処理が行われる。」
　
＜記載事項１−４＞
「［００３４］  図２は、本実施形態に係るサイト制御装置１３０のハードウェア構成を示す。サイト制御装置１３０として動作するコンピュータ１９００は、ホスト・コントローラ２０８２により相互に接続されるＣＰＵ２０００、ＲＡＭ２０２０、グラフィック・コントローラ２０７５、及び表示装置２０８０を有するＣＰＵ周辺部と、入出力コントローラ２０８４によりホスト・コントローラ２０８２に接続される通信インターフェイス２０３０、ハードディスクドライブ２０４０、及びＣＤ−ＲＯＭドライブ２０６０を有する入出力部と、入出力コントローラ２０８４に接続されるＲＯＭ２０１０、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０を有するレガシー入出力部とを備える。
［００３５］　ホスト・コントローラ２０８２は、ＲＡＭ２０２０と、高い転送レートでＲＡＭ２０２０をアクセスするＣＰＵ２０００及びグラフィック・コントローラ２０７５とを接続する。ＣＰＵ２０００は、ＲＯＭ２０１０及びＲＡＭ２０２０に格納されたプログラムに基づいて動作し、各部の制御を行う。」
　
（３−２）引用発明１
　上記記載事項１−１ないし１−４及び図面の記載から、以下の技術事項が読み取れる。
　
ア　上記記載事項１−１の「［００１９］・・・試験装置１０は、試験信号を生成してＤＵＴ１００（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ：被試験デバイス）に供給し、ＤＵＴ１００が試験信号に基づいて動作した結果出力する出力信号が期待値と一致するか否かに基づいてＤＵＴ１００の良否を判断する。」との記載から、「ＤＵＴを試験する試験装置」との技術事項が読み取れる。
　
イ　上記記載事項１−１の「［００２２］・・・サイト制御装置１３０ａ〜ｃは、本発明に係る制御装置の一例であり、同期モジュール１５０、同期接続モジュール１６０、及び試験モジュール１７０を制御することによりＤＵＴ１００の試験を制御する。」、上記記載事項１−３の「［００２６］・・・サイト制御装置１３０ｂが同期モジュール１５０ｂ、同期接続モジュール１６０ｂ、及び１又は複数の試験モジュール１７０ｂを用いてＤＵＴ１００ｂを試験するための構成及び動作は、サイト制御装置１３０ａが同期モジュール１５０ａ、同期接続モジュール１６０ａ、及び１又は複数の試験モジュール１７０ａを用いてＤＵＴ１００ａを試験するための構成及び動作と略同様である」との記載及び図１の記載からみて、同期モジュール、同期接続モジュール及び試験モジュールは、サイト制御回路とＤＵＴとの間にあって、サイト制御回路の制御の下にＤＵＴの試験を実行するものであるといえる。
　
　さらに、上記記載事項１−１の「［００２０］・・・同期モジュール１５０ａ〜ｂ、同期接続モジュール１６０ａ〜ｂ、および試験モジュール１７０ａ〜ｂは、本発明に係る試験モジュールの一例である。」、上記記載事項１−３の「［００２７］　同期モジュール１５０ａは、サイト制御装置１３０ａの指示に基づいて、ＤＵＴ１００ａの試験に用いる複数の試験モジュール１７０ａが試験信号を生成すべき試験信号生成タイミングを生成する。また、同期モジュール１５０ａは、同期接続モジュール１６０ａを介して１又は複数の試験モジュール１７０ａから試験結果を受信し、試験結果の良否に対応した試験プログラムのシーケンスを１又は複数の試験モジュール１７０ａに実行させる。
［００２８］　同期接続モジュール１６０ａは、同期モジュール１５０ａが生成した試験信号生成タイミングを、当該試験信号生成タイミングに対応して動作させるべき試験モジュール１７０ａに通知し、１又は複数の試験モジュール１７０ａのそれぞれを指定したタイミングで動作させる。また、同期接続モジュール１６０ａは、１又は複数の試験モジュール１７０ａから試験結果を受信し、同期モジュール１５０ａに送信する。
［００２９］  複数の試験モジュール１７０ａは、ＤＵＴ１００ａが有する複数の端子の一部ずつにそれぞれ接続され、サイト制御装置１３０ａにより格納された試験プログラム及び試験データに基づいてＤＵＴ１００ａの試験を行う。ＤＵＴ１００ａの試験において、試験モジュール１７０ａは、試験プログラムにより定められたシーケンスに基づいて試験データから試験信号を生成し、当該試験モジュール１７０ａに接続されたＤＵＴ１００ａの端子に試験信号を供給する。次に、試験モジュール１７０ａは、ＤＵＴ１００ａが試験信号に基づいて動作した結果出力する出力信号を取得し、期待値と比較する。そして、試験モジュール１７０ａは、出力信号と期待値との比較結果を、試験結果として同期接続モジュール１６０ａに送信する。ここで複数の試験モジュール１７０ａは、試験プログラム及び試験データに基づいて、試験信号のサイクル周期を動的に変化させるため、異なるサイクル周期に基づいて試験信号を生成する。
［００３０］  また、試験モジュール１７０ａは、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、サイト制御装置１３０ａに対して割込みを発生する。この割込みは、バススイッチ１４０を介して当該試験モジュール１７０ａに対応するサイト制御装置１３０ａに通知され、サイト制御装置１３０ａが有するプロセッサにより割込み処理が行われる。」との記載も勘案すると、同期モジュール、同期接続モジュール及び試験モジュールは、これら三者が協働しつつ全体としてひとまとまりのモジュールとして、サイト制御回路の制御の下に、ＤＵＴに試験信号を供給し、その応答としてＤＵＴが出力する出力信号を取得して、ＤＵＴを試験するものであるとみることができる。
　
　したがって、「ＤＵＴに試験信号を供給し、その応答としてＤＵＴが出力する出力信号を取得して、ＤＵＴを試験する、同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュール」との技術事項が読み取れる。
　
ウ　上記記載事項１−１の「［００２２］・・・サイト制御装置１３０ａ〜ｃは、本発明に係る制御装置の一例であり、同期モジュール１５０、同期接続モジュール１６０、及び試験モジュール１７０を制御することによりＤＵＴ１００の試験を制御する。」、上記記載事項１−３の「［００３０］・・・サイト制御装置１３０ａが有するプロセッサにより割込み処理が行われる。」、上記記載事項１−４の「 ［００３４］　図２は、本実施形態に係るサイト制御装置１３０のハードウェア構成を示す。サイト制御装置１３０として動作するコンピュータ１９００は、・・・ＣＰＵ２０００、ＲＡＭ２０２０、・・・、ハードディスクドライブ２０４０、・・・とを備える。」との記載、図１及び図２の記載から、「プロセッサ及びメモリを備え、同期モジュール、同期接続モジュール及び試験モジュールを制御するサイト制御装置」との技術事項が読み取れる。
　さらに、上記「イ」において指摘したように、同期モジュール、同期接続モジュール及び試験モジュールが、全体としてひとまとまりのモジュールであるとみることができるという点も併せて勘案すると、「プロセッサ及びメモリを備え、同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールを制御するサイト制御装置」との技術事項が読み取れる。
　
エ　上記記載事項１−２の「［００２５］　バススイッチ１４０は、複数のサイト制御装置１３０のそれぞれを、当該サイト制御装置１３０が制御する同期モジュール１５０及び１又は複数の試験モジュール１７０に接続し、これらの間の通信を中継する。」との記載及び図１の記載、また、上記「イ」において指摘したように、同期モジュール、同期接続モジュール及び試験モジュールが、全体としてひとまとまりのモジュールであるとみることができるという点からみて、「サイト制御回路と、同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールとの間の通信を中継するバススイッチ」との技術事項が読み取れる。
　
オ　上記記載事項１−１及び図１の記載から、試験装置が、同期モジュール、同期接続モジュール及び試験モジュール、サイト制御回路、バススイッチを備えることが読み取れる。
　
カ　上記記載事項１−１の「［００２３］・・・サイト制御装置１３０は、試験が終了したことを示す割込み等を例えば同期モジュール１５０から受信し、試験結果に基づいて次の試験を各モジュールに行わせる。」、上記記載事項１−３の「［００３０］・・・試験モジュール１７０ａは、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、サイト制御装置１３０ａに対して割込みを発生する。この割込みは、バススイッチ１４０を介して当該試験モジュール１７０ａに対応するサイト制御装置１３０ａに通知され、サイト制御装置１３０ａが有するプロセッサにより割込み処理が行われる。」との記載、また、上記「イ」において指摘したように、同期モジュール、同期接続モジュール及び試験モジュールが、全体としてひとまとまりのモジュールであるとみることができるという点からみて、「同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールは、試験が終了した場合、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、サイト制御装置に対して割込みを送信し」との技術事項が読み取れる。
　
キ　上記「カ」において指摘した上記技術事項について、サイト制御装置を主語にして書き換えると、「サイト制御回路は、同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールから、試験が終了した場合、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、割込みを受信し」となる。
　したがって、サイト制御回路が上記割込みを受信する受信部を備えることは明らかであり、また、上記記載事項１−２及び図１の記載からみて、上記割込みの受信は、バススイッチを介してなされることになる。
　したがって、「サイト制御回路は、同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールから、試験が終了した場合、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、割込みをバススイッチを介して受信する受信部を備える」との技術事項が読み取れる。
　
 ク　上記「キ」において指摘した割込みに関して、上記記載事項１−１、１−３には、それぞれ、「［００２３］・・・サイト制御装置１３０は、試験が終了したことを示す割込み等を例えば同期モジュール１５０から受信し、試験結果に基づいて次の試験を各モジュールに行わせる。」、「［００３０］・・・試験モジュール１７０ａは、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、サイト制御装置１３０ａに対して割込みを発生する。この割込みは、バススイッチ１４０を介して当該試験モジュール１７０ａに対応するサイト制御装置１３０ａに通知され、サイト制御装置１３０ａが有するプロセッサにより割込み処理が行われる。」と記載されている。
　これらの記載からみて、上記「キ」において指摘したサイト制御回路の受信部により受信された割込みが、同じくサイト制御回路内のプロセッサに通知されることは明らかである。
　また、これらの記載に、「試験が終了したことを示す割込み等」、「試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、サイト制御装置１３０ａに対して割込みを発生する」とあるように、割込みにおいて、割込みを発生する要因が複数ある場合には、プロセッサは、割込みの内容を参照し、その内容に応じて、適宜の割込み処理を選択して行うことが通例であるから、プロセッサが、通知された割込みの内容を参照していることも明らかである。
　そうすると、このように、プロセッサに割込みを通知して、当該割込みの内容を参照させる割込通知部をサイト制御回路が有していることは明らかである。
　
　よって、「サイト制御回路は、プロセッサに割込みを通知して、当該割込みの内容を参照させる割込通知部を有する」との技術事項が読み取れる。
　
ケ　上記「ク」において指摘したように、割込みに関する上記記載事項１−１、１−３に、「試験が終了したことを示す割込み等」、「試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、サイト制御装置１３０ａに対して割込みを発生する」と記載されているように、割込みにおいて、割込みを発生する要因が複数ある場合には、プロセッサは、割込みの内容を参照し、その内容に応じて、適宜の割込み処理を選択して行うことが通例である。
　したがって、「割込みの内容に応じて、試験結果に基づいて次の試験を各モジュールに行わせる等の適宜の割込み処理を選択して行う」との技術事項が読み取れる。
　
コ　以上の点を踏まえると、引用刊行物１には、次の発明（以下、「引用発明１」という。）が記載されていると認められる。
　
　「ＤＵＴを試験する試験装置であって、
　前記ＤＵＴに試験信号を供給し、その応答として前記ＤＵＴが出力する出力信号を取得して、前記ＤＵＴを試験する、同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールと、
　プロセッサ及びメモリを備え、前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールを制御するサイト制御装置と、
　前記サイト制御回路と、前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールとの間の通信を中継するバススイッチと、
　を備え、
　前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールは、試験が終了した場合、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、前記サイト制御装置に対して割込みを送信し、
　前記サイト制御回路は、
　前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールから、前記割込みを前記バススイッチを介して受信する受信部と、
　前記プロセッサに割込みを通知して、当該割込みの内容を参照させる割込通知部と、
　を有し、
　前記割込みの内容に応じて、試験結果に基づいて次の試験を各モジュールに行わせる等の適宜の割込み処理を選択して行う試験装置。」
　
（３−３）引用刊行物２の記載事項 
　原査定の拒絶の理由に引用され、本願の優先日前に頒布された刊行物である国際公開第２００９／１４４８４２号（以下「引用刊行物２」という。）には、図面とともに以下の事項が記載されている。 
　
＜記載事項２−１＞
「［００１３］
  図１は、本実施形態に係る試験装置１０の構成を示す。試験装置１０は、半導体装置等の被試験デバイスを試験する。試験装置１０は、制御装置１２と、複数の試験モジュール１４と、複数の中継装置１６とを備える。制御装置１２は、制御プログラムを実行して制御装置１２の動作を制御することにより、被試験デバイスの試験を制御する。
［００１４］
  各試験モジュール１４は、被試験デバイスとの間で信号を授受する。各試験モジュール１４は、試験信号を被試験デバイス供給し、試験信号に応じて被試験デバイスが出力した
出力信号を受け取る。そして、各試験モジュール１４は、受け取った出力信号の値と期待値とを比較する。各試験モジュール１４は、例えばテストヘッド内に収納されたボードであってよい。
［００１５］
  複数の中継装置１６は、制御装置１２および複数の試験モジュール１４の間を接続する。各中継装置１６は、上位側に１個のポートを有し、下位側に少なくとも１つのポートを有する。各中継装置１６は、上位側のポートに、制御装置１２または他の中継装置１６の下位側のポートが接続される。各中継装置１６は、下位側のポートに、試験モジュール１４または他の中継装置１６の上位側のポートが接続される。中継装置１６は、例えばテストヘッド内に収納されたスイッチボードであってよい。
［００１６］
  また、制御装置１２と中継装置１６との間、中継装置１６と試験モジュール１４との間、および、中継装置１６と中継装置１６との間は、伝送路２０により接続される。伝送路２０は、シリアルデータを伝送するケーブルであってよい。
［００１７］
  このような試験装置１０は、最上位に制御装置１２が配置され、末端に試験モジュール１４が配置されたスター型（またはツリー型）のネットワーク構成となる。また、試験装置１０は、制御装置１２に直接接続された試験モジュール１４を含む構成であってもよい。また、試験装置１０では、制御装置１２、中継装置１６および複数の試験モジュール１４の接続形態の変更、並びに、試験モジュール１４および中継装置１６の追加および削減を自在にすることができる。」
　
＜記載事項２−２＞
「［００１８］
  図２は、制御装置１２、試験モジュール１４および中継装置１６の機能ブロックを示す。制御装置１２は、ＣＰＵ２８と、通信部３０とを有する。ＣＰＵ２８は、プログラムを実行して各試験モジュール１４へのアクセス要求を発行する。通信部３０は、ＣＰＵ２８から与えられたアクセス要求を試験モジュール１４へ送信する。また、通信部３０は、試験モジュール１４からのアクセス要求に応じた応答結果を受信して、受信した応答結果をＣＰＵ２８へ返信する。
［００１９］
  通信部３０は、記憶部３２と、送信部３４と、少なくとも１つの制御ポート部３６と、受信部３８と、割当部４０とを含む。記憶部３２は、当該制御装置１２から複数の試験モジュール１４のそれぞれへの経路を表わす経路情報を、試験モジュール１４のそれぞれの論理番号と対応付けて記憶する。
［００２０］
  送信部３４は、パケットをいずれかの制御ポート部３６を介して試験モジュール１４へと送信する。送信部３４は、送信するパケットに、アクセス要求の内容を表わすコマンドを含めるとともに、当該パケットを与えるべき試験モジュール１４への経路を表わす経路情報を宛先として含める。また、送信部３４は、初期化処理において、経路情報リードコマンド（詳細を後述する。）を含むパケットをそれぞれの試験モジュール１４へと送信する。
［００２１］
  各制御ポート部３６は、試験モジュール１４または中継装置１６と接続される。各制御ポート部３６は、接続された試験モジュール１４または中継装置１６とデータのやり取りをする。
［００２２］
  受信部３８は、それぞれの試験モジュール１４から当該制御装置１２へ送信されたパケットである戻りパケットを制御ポート部３６を介して受信する。また、受信部３８は、初期化処理において、経路情報リードコマンドに応じて複数の試験モジュール１４のそれぞれから返信された複数の戻りパケットに基づき、当該試験装置１０が有する複数の試験モジュール１４を特定する。さらに、受信部３８は、これら複数の戻りパケットに基づき、
当該制御装置１２からそれぞれの試験モジュール１４への経路を表わす経路情報を特定する。」
　
（３−４）引用発明２
ア　上記記載事項２−１の記載、特に、「試験装置１０は、最上位に制御装置１２が配置され、末端に試験モジュール１４が配置されたスター型（またはツリー型）のネットワーク構成となる。」との記載及び図１の記載から、
「被試験デバイスを試験する試験装置であって、
　被試験デバイスとの間で信号を授受して、前記被試験デバイスを試験する試験モジュールと、
　前記被試験デバイスの試験を制御する制御装置とを備え、
　最上位に制御装置が配置され、末端に試験モジュールが配置されたスター型（またはツリー型）のネットワーク構成となるように構成された試験装置。」との技術事項が読み取れる。
　
イ　上記記載事項２−２の記載及び図２の記載から、「制御装置と試験モジュールは、中継装置と伝送路を介して接続され、パケットを送受信する」との技術事項が読み取れる。
　
ウ　以上の点を踏まえると、引用刊行物２には、次の発明（以下、「引用発明２」という。）が記載されていると認められる。
　
　「被試験デバイスを試験する試験装置であって、
　被試験デバイスとの間で信号を授受して、前記被試験デバイスを試験する試験モジュールと、
　前記被試験デバイスの試験を制御する制御装置とを備え、
　制御装置と試験モジュールは、中継装置と伝送路を介して接続され、パケットを送受信し、
　最上位に制御装置が配置され、末端に試験モジュールが配置されたスター型（またはツリー型）のネットワーク構成となるように構成された試験装置。」
　
（３−５）引用刊行物３の記載事項 
　平成２３年９月２日付けの補正の却下の決定の理由において引用文献６として引用され、本願の優先日前に頒布された刊行物である特開平９−２４４９０６号公報（以下「引用刊行物３」という。）には、図面とともに以下の事項が記載されている。
　 
＜記載事項３−１＞
「【００５２】・・・・・図１〜図３の処理システムでは、割込みは、特定割込み型を伝達するために専用信号回線の従来技術を用いるよりも、メッセージ・パケットとして送信される。割込み情報を含んでいるメッセージ・パケットが受信されるときには、その情報は、ＣＰＵ１２Ａの内部で生成された割込みと共に、プロセッサ２０による作用に対して処理しかつポスティングするために割込み論理回路８６に運ばれる。内部で生成された割込みは、割込みの原因を示している、（割込み論理回路８６の内部の）レジスタ７１にビットをセットする。次に、プロセッサ２０は、割込みにより読取りかつ作用することができる。割込み論理回路は、以下により完全に説明する。・・・・・入力メッセージ・パケットに含まれるメモリ・アクセスに対する要求は、ＡＶＴ論理回路９０によって妥当性が検査される。」
　
＜記載事項３−２＞
「【００７６】・・・・・そして、ＣＰＵ１２Ａの外部の装置または素子によって生成された割込みは、プロセッサ２０を中断すべくメッセージ・パケットを介して送信され、受信したときにメモリ２８にも書き込まれる。これら全ては、割込み論理回路及びＡＶＴ論理回路８６，９０によって処理される。」
　
＜記載事項３−３＞
「【００９８】・・・・・システム１０の素子（例えば、装置１７とＣＰＵ１２；図１、図２及び図３）間のメッセージ・パケットの通信は、ことのほか、アクティビティを要求するか、またはアクティビティを報告するか、或いは誤りの発生を知らせるべく割込みを分配する、新規な方法にも採り入れられる。それゆえに、割込みメッセージ・パケット送付は、他の素子間通信と同じ方法でＴＮｅｔネットワーク・システムを用い、かつ３つのステージ進行を含む：（１）ソース素子からの割込みメッセージ・パケットの生成及びタスク指名（ディスパッチ）；（２）その宛先へのＴＮｅｔネットワークを通る割込みメッセージ・パケットの伝播；（３）宛先での作用に対する解釈及び“ポスティング”。あらゆるシステム素子は、割込みメッセージ・パケットの受信者でありうる。宛先がＣＰＵであるならば、割込みメッセージ・パケットは、実質的に、メッセージ・パケット・ヘッダのＤｅｓｔｉｎａｔｉｏｎ  ＩＤフィールド（図５（ｂ））がＣＰＵを識別し、かつＡｄｄｒｅｓｓフィールドがどのように割込みメッセージ・パケットが処理されるべきかの命令を含んでいるＡＶＴエントリ（Ｉｎｔｅｒｒｕｐｔ  Ｄｅｓｃｒｉｐｔｏｒ）を選択するような標準“書込み”要求である。
【００９９】割込みアクティビティの始動するための許可は、また、ＡＶＴ論理回路８８によって確認されなければならない。それゆえに、受信したメッセージ・パケットは、割込みを説明する割込みデータを含む。その割込みデータは、割込みが受信されかつ“ポスト”され、そしてプロセッサ２０によってサービスする準備ができていることを示すべくプロセッサ２０に供給する信号で、メモリ２８の特定のキュー（割込みキュー）に書込まれるべきである。割込みキューは、特定のメモリ位置にあるので、プロセッサは、必要なときに割込みデータを得ることができる。割込みに対するＡＶＴ割込みエントリは、二つの型の一つでありうる：マルチエントリ・キュー型割込み、または単一エントリ・キュー型割込み。ＡＶＴ割込みエントリの両方の型に対するフォーマットは、基本的に同じであり、そのフォーマットは、図２０に示されている。マルチエントリ・キュー型割込みに対するＡＶＴ割込みエントリは、割込みを送付すべく最初に構成されたか、またはルータ１４或いは受信ＣＰＵ（例えば、不良ＣＲＣ）によって検出された例外により途中で割込みになったかのいずれかである受信したメッセージ・パケットに対して用いられる。これらのエントリは、上述したのとほぼ同じ方法でメッセージ・パケットを確認すべくＡＶＴ論理回路９０によって用いられ、かつ割込みメッセージ・パケットのヘッダ、及び付随しているデータが記憶されるメモリ２８の円形キューを識別すべく割込み論理回路８６（図９及び図２１）によって用いられる。更に、割込み論理回路８６は、信号受信及び／又はマルチエントリ割込みの生成に対して割込みまたは“原因”レジスタ２８０（図２１：以下により完全に説明される）にビットをセットする。
【０１００】単一エントリ・キュー型割込みに対するＡＶＴ割込みエントリは、ＡＶＴ割込みエントリが記憶に対してメッセージ・パケット情報を指向する割込みデータ構造が、メモリ２８における（変更可能であるが）固定された位置であるということを除き、実質的に同じような方法で動作する。両方のＡＶＴ割込みエントリ型（マルチエントリ及び単一エントリ割込み）は、図２０に示した４倍長語（１２８ビット）フォーマットを有する。ＡＶＴ割込みエントリの６４ビット・セグメント（“Ｑｕｅｕｅ  Ｂａｓｅ  Ａｄｄｒ（キュー・ベース加算器）”）は、割込みデータが書込まれる割込みキューのメモリ２８の位置へのポインタとして用いられる。割込みキューは、割込みをサービスするときに、割込みデータが割込み論理回路８６によりＦＩＦＯキューのテール(tail)で受信されかつ挿入され、かつプロセッサ２０によりキューのヘッド(head)から抽出されるようにＦＩＦＯの形で構成される。また、ＡＶＴ割込みエントリは、ソースＩＤ情報を含んでいる２０ビット・セグメント（“ＳｏｕｒｃｅＩＤ”）も含み、割込み処理による注意をシークしている外部装置を識別する。ＡＶＴ割込みエントリのソースＩＤ情報が、コンパレータ１９０（図１６）によって実行される比較によって決定されるように、入力メッセージ・パケット（Ｓｏｕｒｃｅ；図５（ｂ））のヘッダに含まれたものとマッチしないならば、割込みキューへのアクセスは、否定され、かつＡＶＴ誤り割込みが生成される。
【０１０１】ＡＶＴ割込みエントリの１２ビット“Ｐｅｒｍｉｓｓｉｏｎｓ”セグメントは、標準ＡＶＴエントリに関して上述したのと同じ許可情報を含む。しかしながら、一般に、割込みを送付するメッセージ・パケットは、書込み要求として構成され、それがメモリ２８に運ぶ割込みデータを書込むべくシークする。それゆえに、適切なＡＶＴ割込みエントリは、割込みデータをメモリ２８に書込ませるべくセットされたＷｒｉｔｅ  Ａｃｃｅｓｓ（書込みアクセス）ビット（Ｗ）を有する。Ｐｅｒｍｉｓｓｉｏｎｓフィールドの割込みビット（Ｉ）は、セットされたときに、割込みメッセージ・パケットを確認しかつ処理するためのものとしてＡＶＴ割込みエントリを識別する。そして、ＡＶＴ割込みエントリの４つの、１バイト・セグメント（“ｃ”，“ｑ”，“ｌ”，及び“ｚ”）は、（１）プロセッサ２０にセットされた割込みレベルを決定するために用いられる割込みの“ｃｌａｓｓ（クラス）”（以下により完全に説明される）；（２）、その内容が（Ｑｕｅｕｅ  Ｂａｓｅ  Ａｄｄｒｅｓｓ（キュー・ベース・アドレス）フィールドによって識別された）特定のキューのどこに割込みデータが書込まれるべきであるかということを示す、レジスタを、分かるように、選択するために用いられるキュー数；（３）そこに記憶することができる倍長語の数による各キュー位置で利用可能な記憶装置のサイズまたは量；及び（４）キューのどこにデータが書込まれるかを識別するために用いられるキュー・テール・カウンタにおけるビットの数、をそれぞれ識別する。Ｑｕｅｕｅ  Ｂａｓｅ  Ａｄｄｒ、とｃ，ｑ，ｌ，及びｚセグメントは、メモリ２８の位置をポイントすべく割込み論理回路８６によって用いられる。割込み論理回路８６は、それぞれが割込みデータを挿入することができる４つのキューの一つをポイントする４つの“テール”・カウンタを含む。４つのカウンタの特定の一つは、ＡＶＴ割込みエントリのｑセグメントの内容によって選択される。そこから割込みエントリが引き出される点である、キューの他端は、４つの“ヘッド”・カウンタの一つによって識別される。ヘッド及びテール・カウンタの（ビット数による）サイズは、以下に示す表２に指定されたように、９により負にバイアスされた、ｚサブ・フィールドによって指定される。」
　
＜記載事項３−４＞
「【０１０６】この特徴（機能）により、メモリ２８に書込まれるべき割込みタスク指名を含んでいる、入力メッセージ・パケットは、妥当性検査のためにＡＶＴ論理回路９０（図１６）にまず渡される。また、ＡＶＴ論理回路９０は、メッセージ・パケットが正規のＩ／Ｏ書込み要求、割込み、あるいは禁止されているメモリ２８への誤アクセスであるか否かを決定する。ＡＶＴ論理回路９０のＡＶＴベース・レジスタ１７４の内容は、標準メッセージ・パケットに対して上述したのと同じような方法で主メモリにおけるＡＶＴ割込みエントリに対するポインタを生成するためにＡＶＴ入力レジスタ１７０に含まれる頁数フィールド１７０ｃ（図１６）を伴って用いられる（例えば、データを読取るかまたは書込むためにメモリ２８へのアクセスをシークすること）。形成されたアドレスによってそのように識別されたＡＶＴエントリは、メモリ２８からアクセスされかつインターフェイス装置２４（図９）の割込み論理回路８６による使用のためにＡＶＴエントリ・レジスタ１８０にセットされ、図２１に詳細に示される。一度その割込み情報を運んでいるメッセージ・パケットがＡＶＴ論理回路９０によってクリアされたならば、割込み情報を処理する役割を果たすのは、割込み論理回路８６である。割込み論理回路８６は、４つのキュー・テール・レジスタ２５６の内容を受信し、かつそれらの間で選択する、マルチプレクサ（ＭＵＸ）２５２を含んで、図２１に示されている。同様に、ＭＵＸ２５４は、４つのキュー・ヘッド・レジスタ２６２の内容を受信し、かつそれらの間で選択する。各ＭＵＸ２５２，２５４の選択入力は、ＡＶＴエントリ・レジスタ１８０に保持された（割込みメッセージ・パケットに対応している）検索ＡＶＴエントリの“ｑ”セグメントの内容を受信すべく結合される。使用すべくキュー・レジスタ２５６，２６２の各グループからの一つを選択するために用いられるのは、ｑ値である。
【０１０７】数は、ここでは、以下に説明する理由により４つに制限されるが、割込みデータの記憶を処理するためにメモリにセット・アップされたあらゆる数のキューが存在しうる。各そのようなキューのメモリ２８内の位置は、アクセスされたＡＶＴエントリのキュー・ベース・アドレス値によって指定され、かつエントリ・レジスタ１８０（図１６の“ｐｈｙｓ  ｐｇ＃”；  図２１の“ベース”）に保持される。４つのキュー・テール・レジスタ２５６の内容は、それぞれが特定のキューの中にオフセットを形成してキュー・ベース・アドレス値によって指定される。選択したキュー・テール・レジスタ２５６の内容は、加算器２５８によりキュー・ベース・アドレスと組合わされ、そこで割込みデータが書込まれる指定されたキューの中にエントリ・ポイントを形成する。さらに多くのまたは少ないキューを維持（保守）することができるということは、当業者には、明らかなことであるが、４つのキュー・ヘッド及びテール・レジスタ２６２，２５６は、４つのキューを処理することだけに割込み論理回路８６を制限する。レジスタ２５６は、特定のキューの“テール”の位置を指定し、次の受信割込みデータが配置されるキュー・エントリを指し示す。４つのキュー・ヘッド・レジスタ２６２は、特定のキューの他端を指定する。
【０１０８】キュー・ベース・アドレスと選択されたテール・キュー・レジスタ２５６の内容との組合せから生起されたアドレスは、４倍長語（１６バイト）境界上に位置合わせすべく形成されるのが好ましい。これは、キュー・エントリ・アドレスの下位４ビットを０に強要することによって達成される。キュー・エントリ・アドレスの形成は、図２２に図式的に示され、選択されたテール・レジスタ２５６の１５ビット内容の高位７ビットが、ＡＶＴエントリ・レジスタ１８０に含まれるキュー・ベース・アドレス・フィールドのビット位置１２−３１に付加されることを示している；この合計の結果は、キュー・エントリ・アドレスの高位２０ビット（ビット位置１２−３１）を形成する。選択されたテール・レジスタ２５６の下位８ビット内容は、キュー・エントリ・アドレスの下位ビット位置４−１１として直接用いられる。上述したように、キュー・エントリ・アドレスの下位４ビット（ビット位置０−３）は、所望の位置合わせに対して全てゼロに強要される。纏めると、割込みを含んでいるメッセージ・パケットは、それらが、実質的に、受信ＣＰＵ１２のメモリ２８にデータを書込むための要求であるので、他のメッセージ・パケットと同じ方法で最初処理され、その要求は、ＡＶＴ論理回路９０によって確認されなければならない。それゆえに、メッセージ・パケットからの情報は、ＡＶＴ入力レジスタ１７０及びＡＶＴエントリを位置決めしかつメモリ２８からアクセスするために用いられる部分（フィールド１７０ｃ及び１７０ｄ）にセットされる。ＡＶＴエントリは、メッセージ・パケットが割込み処理に対する適当な情報を含むならば、ＡＶＴエントリ・レジスタ１８０にセットされる割込みＡＶＴエントリでありかつ割込みを確認（オーセンチケート）するために用いられ、そして、割込み論理回路８６を用いて、ＡＶＴエントリに含まれるベース・アドレス情報によって指定された４つの円形キューの一つに割込みデータを記憶する。プロセッサ２０は、通知され、かつ割込みが処理されるか否か、及びどのように処理されるということは、それら次第である。
【０１０９】キューに割込みメッセージ・パケット・データを記憶して、アドレス指定は、次のメッセージ・パケットの割込みデータの受信を見越して更新されなければならない。割込みデータが選択キューに書込まれた後、ＡＶＴ表エントリ・レジスタ１８０に含まれる“１”フィールドの内容は、組合せ(combiner)回路２７０により選択テール・キュー・レジスタ２５６と組合わされ、その出力は、次の割込みメッセージ・パケットの割込みデータが記憶されるところで新しいオフセットをキューに変える(turn into) べく“ｍｏｄ  ｚ”回路２７３によって処理される。その新しいオフセット値は、選択テール・キュー・レジスタ２５６に戻される。同時に、組合せ回路２７０の出力は、比較回路２７２に供給される。割込み問合わせは、ｚのモジュール・サイズを有するファッションで環状であるべく構成される。ｍｏｄ  ｚ回路は、環状性を維持する出力を生成する。テール・キュー・ポインタがキューにおけるネスト・エントリ・ポイントを識別し、かつヘッド・ポインタがキューにどのくらいのルームが残っているのか、対応テール・ポインタに関して、識別するので、これら二つの値が等しいならば、キューは、充満（いっぱい）である。それゆえに、（選択されたヘッド・キュー・レジスタ２６２によって供給された）ヘッド・ポインタを最後のエントリの結果として生成されたテール・ポインタと比較することによってこの決定を行うのは、比較回路２７２である。キューに対してヘッド及びテール・ポントがいま等しいならば、比較回路２７２は、それ自身が割込み信号である、“Ｑｕｅｕｅ  Ｆｕｌｌ（キュー充満）”警告信号を発行する。Ｑｕｅｕｅ  Ｆｕｌｌ警告信号は、事項(matter)が適格に処理されないならば、キューがいっぱいであったならば、追加割込みメッセージが廃棄されるので、遅く受信した割込みデータが失われうるという、警告としてプロセッサ装置２０に運ばれる“固有(intrinsic) ”の割込みになる。
【０１１０】入力メッセージ・パケット割込みは、割込みレジスタ２８０の多数のビット位置の一つをまずセットすることによって割込みをプロセッサ２０にポストさせる。マルチ−エントリ・キュー型割込みは、プロセッサ２０にポストするために割込みレジスタ２８０ａにセットされる；単一エントリ・キュー割込みは、割込みレジスタ２８０ｂを用いる。どのビットがセットされたかは、ＡＶＴ入力レジスタ１８０に保持されたＡＶＴエントリのクラス・フィールド（ｃ）に依存する。」
　
（３−６）引用発明３
　上記記載事項３−１ないし３−４及び図面の記載から、以下の技術事項が読み取れる。
　
ア　上記記載事項３−１の「【００５２】・・・図１〜図３の処理システムでは、割込みは、特定割込み型を伝達するために専用信号回線の従来技術を用いるよりも、メッセージ・パケットとして送信される。割込み情報を含んでいるメッセージ・パケットが受信されるときには、その情報は、ＣＰＵ１２Ａの内部で生成された割込みと共に、プロセッサ２０による作用に対して処理しかつポスティングするために割込み論理回路８６に運ばれる。内部で生成された割込みは、割込みの原因を示している、（割込み論理回路８６の内部の）レジスタ７１にビットをセットする。次に、プロセッサ２０は、割込みにより読取りかつ作用することができる。」との記載から、「処理システムにおいて、割込みは、メッセージ・パケットとして送信され、割込み情報を含んでいるメッセージ・パケットが受信されるときに、その割込み情報は、割込み論理回路に運ばれる」ことが読み取れる。
　そして、上記記載事項３−２の「【００７６】・・・そして、ＣＰＵ１２Ａの外部の装置または素子によって生成された割込みは、プロセッサ２０を中断すべくメッセージ・パケットを介して送信され、受信したときにメモリ２８にも書き込まれる。これら全ては、割込み論理回路及びＡＶＴ論理回路８６，９０によって処理される。」との記載も勘案すると、「処理システムにおいて、割込みは、メッセージ・パケットとして送信され、割込み情報を含んでいるメッセージ・パケットが受信されるときに、その割込み情報は、割込み論理回路に運ばれ、メモリに書き込まれ、これらの処理は割込み論理回路及びＡＶＴ論理回路によって行われる」ことが読み取れる。
　ここで、「ＡＶＴ論理回路」、「割込み論理回路」の処理については、上記記載事項３−１の「【００５２】・・・入力メッセージ・パケットに含まれるメモリ・アクセスに対する要求は、ＡＶＴ論理回路９０によって妥当性が検査される。」、上記記載事項３−３の「【００９９】割込みアクティビティの始動するための許可は、また、ＡＶＴ論理回路８８によって確認されなければならない。」、上記記載事項３−４の「【０１０６】この特徴（機能）により、メモリ２８に書込まれるべき割込みタスク指名を含んでいる、入力メッセージ・パケットは、妥当性検査のためにＡＶＴ論理回路９０（図１６）にまず渡される。・・・一度その割込み情報を運んでいるメッセージ・パケットがＡＶＴ論理回路９０によってクリアされたならば、割込み情報を処理する役割を果たすのは、割込み論理回路８６である。」との記載からみて、ＡＶＴ論理回路は、入力メッセージ・パケットに含まれるメモリ・アクセスに対する要求の妥当性を検査する論理回路であり、ＡＶＴ論理回路によりその妥当性が確認されたならば、後の割込み情報の処理、すなわち、メモリへの書き込みは割込み論理回路によって行われることが読み取れる。
　
　以上のことから、「処理システムにおいて、割込みは、メッセージ・パケットとして送信され、割込み情報を含んでいるメッセージ・パケットが受信されるときに、その割込み情報は、割込み論理回路に運ばれ、前記割込み論理回路によってメモリに書き込まれる」との技術事項が読み取れる。
　
イ　上記記載事項３−３の「【００９９】・・・受信したメッセージ・パケットは、割込みを説明する割込みデータを含む。その割込みデータは、割込みが受信されかつ“ポスト”され、そしてプロセッサ２０によってサービスする準備ができていることを示すべくプロセッサ２０に供給する信号で、メモリ２８の特定のキュー（割込みキュー）に書込まれるべきである。」との記載から、「割込みを説明する割込みデータを、メモリの特定のメモリ位置にある割込みキューに書き込む」ことが読み取れる。
　ここで、上記「割込みを説明する割込みデータ」が、上記「ア」の「割込み情報」を担うデータであることは明らかである。
　また、キューが複数の記憶領域からなることは技術常識であるから、上記「割込みキュー」は複数の記憶領域を有する。
　このことは、上記記載事項３−３の「【０１００】・・・割込みキューは、割込みをサービスするときに、割込みデータが割込み論理回路８６によりＦＩＦＯキューのテール(tail)で受信されかつ挿入され、かつプロセッサ２０によりキューのヘッド(head)から抽出されるようにＦＩＦＯの形で構成される。」、上記記載事項３−４の「【０１０９】キューに割込みメッセージ・パケット・データを記憶して、アドレス指定は、次のメッセージ・パケットの割込みデータの受信を見越して更新されなければならない。」との記載からも明らかである。
　
　以上のことから、「メモリは、割込み情報を書き込むための複数の記憶領域からなる割込みキューを有する」との技術事項が読み取れる。
　
ウ　上記記載事項３−３の「【０１００】・・・割込みキューは、割込みをサービスするときに、割込みデータが割込み論理回路８６によりＦＩＦＯキューのテール(tail)で受信されかつ挿入され、かつプロセッサ２０によりキューのヘッド(head)から抽出されるようにＦＩＦＯの形で構成される。・・・割込み論理回路８６は、それぞれが割込みデータを挿入することができる４つのキューの一つをポイントする４つの“テール”・カウンタを含む。」、上記記載事項３−４の「【０１０７】・・・４つのキュー・テール・レジスタ２５６の内容は、それぞれが特定のキューの中にオフセットを形成してキュー・ベース・アドレス値によって指定される。選択したキュー・テール・レジスタ２５６の内容は、加算器２５８によりキュー・ベース・アドレスと組合わされ、そこで割込みデータが書込まれる指定されたキューの中にエントリ・ポイントを形成する。・・・レジスタ２５６は、特定のキューの“テール”の位置を指定し、次の受信割込みデータが配置されるキュー・エントリを指し示す。」、「【０１０８】・・・割込み論理回路８６を用いて、ＡＶＴエントリに含まれるベース・アドレス情報によって指定された４つの円形キューの一つに割込みデータを記憶する。プロセッサ２０は、通知され、かつ割込みが処理されるか否か、及びどのように処理されるということは、それら次第である。」との記載、図２１及び図２２の記載からみて、「割込み論理回路は、特定のキューの“テール”の位置を指定し次の受信割込みデータが配置されるキュー・エントリを指し示すキュー・テール・レジスタを有し、キュー・テール・レジスタの内容は、加算器によりキュー・ベース・アドレスと組合わされ、割込みデータが書込まれる指定されたキューの中にエントリ・ポイントを形成する」との技術事項が読み取れる。
　
エ　上記記載事項３−４には、「【０１０９】キューに割込みメッセージ・パケット・データを記憶して、アドレス指定は、次のメッセージ・パケットの割込みデータの受信を見越して更新されなければならない。割込みデータが選択キューに書込まれた後、ＡＶＴ表エントリ・レジスタ１８０に含まれる“１”フィールドの内容は、組合せ(combiner)回路２７０により選択テール・キュー・レジスタ２５６と組合わされ、その出力は、次の割込みメッセージ・パケットの割込みデータが記憶されるところで新しいオフセットをキューに変える(turn into) べく“ｍｏｄ  ｚ”回路２７３によって処理される。その新しいオフセット値は、選択テール・キュー・レジスタ２５６に戻される。」と記載されている。（以下、「記載Ａ」という。）
　
　上記記載Ａの「ＡＶＴ表エントリ・レジスタ１８０に含まれる“１”フィールドの内容は、組合せ(combiner)回路２７０により選択テール・キュー・レジスタ２５６と組合わされ、その出力は、次の割込みメッセージ・パケットの割込みデータが記憶されるところで新しいオフセットをキューに変える(turn into) べく“ｍｏｄ  ｚ”回路２７３によって処理される。その新しいオフセット値は、選択テール・キュー・レジスタ２５６に戻される。」との記載の意味について検討する。
　
　そこで、上記記載事項３−３の「【０１０１】・・・ＡＶＴ割込みエントリの４つの、１バイト・セグメント（“ｃ”，“ｑ”，“ｌ”，及び“ｚ”）は、（１）・・・；（２）・・・；（３）そこに記憶することができる倍長語の数による各キュー位置で利用可能な記憶装置のサイズまたは量；及び（４）キューのどこにデータが書込まれるかを識別するために用いられるキュー・テール・カウンタにおけるビットの数、をそれぞれ識別する。Ｑｕｅｕｅ  Ｂａｓｅ  Ａｄｄｒ、とｃ，ｑ，ｌ，及びｚセグメントは、メモリ２８の位置をポイントすべく割込み論理回路８６によって用いられる。割込み論理回路８６は、それぞれが割込みデータを挿入することができる４つのキューの一つをポイントする４つの“テール”・カウンタを含む。４つのカウンタの特定の一つは、ＡＶＴ割込みエントリのｑセグメントの内容によって選択される。そこから割込みエントリが引き出される点である、キューの他端は、４つの“ヘッド”・カウンタの一つによって識別される。ヘッド及びテール・カウンタの（ビット数による）サイズは、以下に示す表２に指定されたように、９により負にバイアスされた、ｚサブ・フィールドによって指定される。」との記載及び上記記載事項３−４の「【０１０７】・・・４つのキュー・テール・レジスタ２５６の内容は、それぞれが特定のキューの中にオフセットを形成してキュー・ベース・アドレス値によって指定される。選択したキュー・テール・レジスタ２５６の内容は、加算器２５８によりキュー・ベース・アドレスと組合わされ、そこで割込みデータが書込まれる指定されたキューの中にエントリ・ポイントを形成する。・・・レジスタ２５６は、特定のキューの“テール”の位置を指定し、次の受信割込みデータが配置されるキュー・エントリを指し示す。」との記載を参酌すると、上記「ＡＶＴ表エントリ・レジスタ１８０に含まれる“１”フィールドの内容」とは、「そこに記憶することができる倍長語の数による各キュー位置で利用可能な記憶装置のサイズまたは量」であり、テール・キュー・レジスタ２５６の上記「オフセット」とは、キュー・テール・レジスタ２５６の内容であって、特定のキューの“テール”の位置を指定し、キュー・ベース・アドレスと組合わされて、割込みデータが書込まれるエントリ・ポイントを形成するものであり、上記「ｚ」とは、テール・カウンタの（ビット数による）サイズである。
　
　これらのことと図２１の記載を勘案しつつ、上記「ＡＶＴ表エントリ・レジスタ１８０に含まれる“１”フィールドの内容は、組合せ(combiner)回路２７０により選択テール・キュー・レジスタ２５６と組合わされ、その出力は、次の割込みメッセージ・パケットの割込みデータが記憶されるところで新しいオフセットをキューに変える(turn into) べく“ｍｏｄ  ｚ”回路２７３によって処理される。その新しいオフセット値は、選択テール・キュー・レジスタ２５６に戻される。」との記載について検討すると、上記「ＡＶＴ表エントリ・レジスタ１８０に含まれる“１”フィールドの内容は、組合せ(combiner)回路２７０により選択テール・キュー・レジスタ２５６と組合わされ」とは、各キュー位置で利用可能な記憶装置のサイズを選択テール・キュー・レジスタ２５６の内容（“テール”の位置を指定するオフセット値）と加算すること、すなわち、今回データを書き込んで利用した記憶装置のサイズだけ選択テール・キュー・レジスタ２５６の内容（“テール”の位置を指定するオフセット値）を増加させることを意味し、上記「その出力は、次の割込みメッセージ・パケットの割込みデータが記憶されるところで新しいオフセットをキューに変える(turn into) べく“ｍｏｄ  ｚ”回路２７３によって処理される。」とは、上記増加させた選択テール・キュー・レジスタ２５６の内容（“テール”の位置を指定するオフセット値）に対して、テール・カウンタの（ビット数による）サイズであるｚを法とするｍｏｄ　ｚの演算を行って、次の割込みメッセージ・パケットの割込みデータが記憶される位置を示す新しいオフセット値を求めることを意味し、上記「その新しいオフセット値は、選択テール・キュー・レジスタ２５６に戻される」とは、上記新しいオフセット値を選択テール・キュー・レジスタ２５６に戻してその内容を更新するということを意味していることは明らかである。
　
　以上のことから、上記記載Ａの上記「ＡＶＴ表エントリ・レジスタ１８０に含まれる“１”フィールドの内容は、組合せ(combiner)回路２７０により選択テール・キュー・レジスタ２５６と組合わされ、その出力は、次の割込みメッセージ・パケットの割込みデータが記憶されるところで新しいオフセットをキューに変える(turn into) べく“ｍｏｄ  ｚ”回路２７３によって処理される。その新しいオフセット値は、選択テール・キュー・レジスタ２５６に戻される。」との記載から、「次の割込みメッセージ・パケットの割込みデータが記憶される位置を示す新しいオフセット値を求めてテール・キュー・レジスタの内容を更新する」ことが読み取れる。
　
　したがって、上記記載Ａから、「割込み論理回路は、キューに割込みメッセージ・パケット・データを記憶した後、次のメッセージ・パケットの割込みデータの受信を見越してアドレス指定を更新するために、次の割込みメッセージ・パケットの割込みデータが記憶される位置を示す新しいオフセット値を求めてテール・キュー・レジスタの内容を更新する」との技術事項が読み取れる。
　
オ　以上の点を踏まえると、引用刊行物３には、次の発明（以下、「引用発明３」という。）が記載されていると認められる。
　
　「処理システムにおいて、割込みは、メッセージ・パケットとして送信され、割込み情報を含んでいるメッセージ・パケットが受信されるときに、その割込み情報は、割込み論理回路に運ばれ、前記割込み論理回路によってメモリに書き込まれ、
　前記メモリは、割込み情報を書き込むための複数の記憶領域からなる割込みキューを有し、
　割込み論理回路は、特定のキューの“テール”の位置を指定し次の受信割込みデータが配置されるキュー・エントリを指し示すキュー・テール・レジスタを有し、キュー・テール・レジスタの内容は、加算器によりキュー・ベース・アドレスと組合わされ、割込みデータが書込まれる指定されたキューの中にエントリ・ポイントを形成し、キューに割込みメッセージ・パケット・データを記憶した後、次のメッセージ・パケットの割込みデータの受信を見越してアドレス指定を更新するために、次の割込みメッセージ・パケットの割込みデータが記憶される位置を示す新しいオフセット値を求めてテール・キュー・レジスタの内容を更新する
　ことを特徴とする処理システム。」
　
（４）対比
　本願補正発明と引用発明１とを対比する。
（４−１）
　引用発明１の「ＤＵＴ」は、本願補正発明の「被試験デバイス」に相当し、以下、同様に、「試験信号」は「信号」に、「同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュール」は「テストモジュール」に、「サイト制御装置」は「テストコントローラ」にそれぞれ相当する。
　
（４−２）
　引用発明１の「前記ＤＵＴに試験信号を供給し、その応答として前記ＤＵＴが出力する出力信号を取得して、前記ＤＵＴを試験する、同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュール」は、本願補正発明の「前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験するテストモジュール」に相当する。
　
（４−３）
　引用発明１の「プロセッサ及びメモリを備え、前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールを制御するサイト制御装置」は、本願補正発明の「プロセッサおよびメモリを有し、前記テストモジュールを制御するテストコントローラ」に相当する。
　
（４−４）
　引用発明１の「前記サイト制御回路と、前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールとの間の通信を中継するバススイッチ」と、
　本願補正発明の「前記テストモジュールおよび前記テストコントローラの間の通信パケットを転送するネットワーク」とを対比する。
　一般に、バススイッチは、バスライン等の信号の伝送ラインに接続されて、通信路を構成するものである。
　したがって、両者は、ともに、「前記テストモジュールおよび前記テストコントローラの間の通信データを転送する通信路」の点で共通する。
　
（４−５）
　引用発明１の「前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールは、試験が終了した場合、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、前記サイト制御装置に対して割込みを送信し」と、
　本願補正発明の「前記テストモジュールは、試験実行において、フェイルが生じた場合、試験が開始された場合、および／または試験が終了した場合に、前記テストコントローラに対して割り込みを要求する割込パケットを送信し」とは、ともに、
　「前記テストモジュールは、試験実行において、試験が終了した場合等に、前記テストコントローラに対して割り込みを要求する割り込みを要求する割込データを送信し」の点で共通する。
　
（４−６）
　引用発明１の「前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールから、前記割込みを前記バススイッチを介して受信する受信部」と、
　本願補正発明の「前記テストモジュールから前記割込パケットを前記ネットワークを介して受け取る受信部」とは、ともに、
　「前記テストモジュールから前記割込データを前記通信路を介して受け取る受信部」の点で共通する。
　
（４−７）
　引用発明１の「前記プロセッサに割込みを通知して、当該割込みの内容を参照させる割込通知部」と、本願補正発明の「前記プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込情報を参照させる割込通知部」とは、ともに、
　「前記プロセッサに割り込みを通知して、前記割込情報を参照させる割込通知部」の点で共通する。
　
（４−８）
　引用発明１の「前記割込みの内容に応じて、試験結果に基づいて次の試験を各モジュールに行わせる等の適宜の割込み処理を選択して行う」と、
　本願補正発明の「当該割込情報に応じて試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行する」とを対比する。
　まず、引用発明１の上記「試験結果に基づいて次の試験を各モジュールに行わせる」について検討すると、ＤＵＴの試験において、複数の試験項目を順次実行することや試験パラメータを適宜変更して次の試験を実行することは普通に行われていることであるから、上記「次の試験」の例として想定されるものに、別の試験項目の実行、あるいは、試験パラメータを変更して次の試験を行うことが含まれることは当業者にとって明らかである。
　また、引用発明１は、「試験が終了した場合、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、前記サイト制御装置に対して割込みを送信し」「前記割込みの内容に応じて、試験結果に基づいて次の試験を各モジュールに行わせる等の適宜の割込み処理を選択して行う」から、種々の割込みの内容に応じて、種々の割込み処理の中から適宜の割込み処理を選択して実行するものであるといえる。
　したがって、両者は、ともに、
　「当該割込情報に応じて、別の試験項目の実行、または試験パラメータの変更等を選択して実行する」点で共通する。
　
（４−９）
　以上のとおりであるから、本願補正発明と引用発明１の両者は、
　
　「被試験デバイスを試験する試験装置であって、
　前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験するテストモジュールと、
　プロセッサおよびメモリを有し、前記テストモジュールを制御するテストコントローラと、
　前記テストモジュールおよび前記テストコントローラの間の通信データを転送する通信路と、
　を備え、
　前記テストモジュールは、試験実行において、試験が終了した場合等に、前記テストコントローラに対して割り込みを要求する割込データを送信し、
　前記テストコントローラは、
　前記テストモジュールから前記割込データを前記通信路を介して受け取る受信部と、
　前記プロセッサに割り込みを通知して、前記割込情報を参照させる割込通知部と、
　を有し、
　当該割込情報に応じて、別の試験項目の実行、または試験パラメータの変更等を選択して実行する試験装置。」
　
の点で一致し、以下の点で相違する。
　
［相違点１］ 
　通信路、当該通信路が転送するデータの単位について、本願補正発明では、ネットワーク、通信パケットであり、これに伴い、割込みについても割込パケットを送信するのに対し、引用発明１では、バススイッチであり、転送するデータの単位が不明であり、これに伴い、割込みについても転送するデータの単位が不明である点。
　
［相違点２］
　テストコントローラに対して割り込みを要求する場合が、本願補正発明では、フェイルが生じた場合、試験が開始された場合、および／または試験が終了した場合であるのに対し、引用発明１では、試験が終了した場合については特定があるものの、フェイルが生じた場合、試験が開始された場合については特定がなく、また、割込み処理についても、本願補正発明が、試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行するのに対し、引用発明１では、別の試験項目の実行、または試験パラメータの変更を選択する点については特定されているといえるものの、試験を一時停止、中断を選択して実行する点については特定がない点。
　
［相違点３］
　受信した割込データの記憶、読み出しに関して、本願補正発明では、テストコントローラが、割込パケットに含まれる割込情報をメモリに書き込むメモリ書込部を有し、プロセッサに、前記メモリに書き込んだ前記割込情報を参照させ、前記メモリは、前記割込情報を格納する複数の記憶領域を有し、前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え、前記割り込みパケットの前記割込情報を切り替え前の対象記憶領域から取得するのに対し、引用発明１では、受信した割込データの記憶、読み出しに関して具体的な特定がない点。
　
（５）当審の判断  
　上記相違点１ないし３について検討する。
（５−１）相違点１について
　上記「（３−４）」の「ウ」に記載したように、引用刊行物２には、次の引用発明２が記載されている。
　
「被試験デバイスを試験する試験装置であって、
　被試験デバイスとの間で信号を授受して、前記被試験デバイスを試験する試験モジュールと、
　前記被試験デバイスの試験を制御する制御装置とを備え、
　制御装置と試験モジュールは、中継装置と伝送路を介して接続され、パケットを送受信し、
　最上位に制御装置が配置され、末端に試験モジュールが配置されたスター型（またはツリー型）のネットワーク構成となるように構成された試験装置。」
　
　すなわち、引用発明２は、ネットワークを介して、制御装置と試験モジュールとがパケットを送受信するように構成された試験装置に係る発明であり、その機能からみて、引用発明２の制御装置、試験モジュールは、それぞれ、引用発明１のサイト制御回路、試験モジュールとほぼ同様の機能を有するものであるから、引用発明１と引用発明２とは、ともに、制御装置と試験モジュールとを通信路により接続して構成した試験装置に係る技術分野に属するものである。
　そして、引用発明１において、引用発明２のごとく、通信路であるバススイッチをネットワークに変更し、伝送するデータの単位をパケットとすることを妨げる特段の阻害要因も見当たらない。
　
　してみると、引用発明１に引用発明２を適用して、バススイッチをネットワークとし、伝送するデータの単位をパケットとするとともに、これに伴い、割込みについても割込みパケットを送信するようにすること、すなわち、相違点１に係る本願補正発明のごとく構成することは、当業者が必要に応じて適宜なし得ることである。
　
（５−２）相違点２について
　被試験デバイスを試験する試験装置において、試験効率の向上のため、試験中にフェイルが生じた場合、試験を一時停止または中断することは、以下に示すように周知技術である。（以下、「周知技術１」という。当該周知技術１を開示する文献については、後で示す。）
　また、被試験デバイスを試験する試験装置において、試験効率の向上のため、試験の開始に伴い、次の試験で用いるデータを設定することも、以下に示すように周知技術である。（以下、「周知技術２」という。当該周知技術２を開示する文献については、後で示す。）
　
　引用発明１と周知技術１、２とは、被試験デバイスを試験する試験装置において、試験の実行において、特定の事象が発生したことに伴い、適宜の処理を行うための技術に関するものである点で共通しており、しかも、引用発明１は、上記特定の事象として、「試験が終了した場合、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等」のようにこれら三事象に限らず他の事象が発生した場合も含むことを示唆するものであり、割込み処理についても、「前記割込みの内容に応じて、試験結果に基づいて次の試験を各モジュールに行わせる等の割込み処理を行う」のように種々の割込み処理を含むことを示唆するものである。
　
　してみると、引用発明１において、試験効率の向上という基本的な課題を解決すべく、上記周知技術１、２を適用して、試験中にフェイルが生じた場合、試験が開始された場合においても、それぞれ割込み要求を発生し、割込みの内容に応じて、試験を一時停止、中断または次の試験で用いるデータの設定を選択して実行するようにすること、すなわち、上記相違点２に係る本願補正発明のごとく構成するようにすることは、当業者が容易に想到し得ることである。
　　
（上記周知技術１に関して、
　特開２００１−３１１７６６号公報の特に、
「【００４２】マッチフェイルが生じた場合のシーケンス制御部４０による制御シーケンスの処理方法としては、試験を終了させるフェイルストップ処理と、試験を停止した後に再開アドレスから試験を再開するフェイルホールド処理と、試験を停止したまま同一の入力信号パターン１２を半導体デバイス２００に繰り返し印加するフェイルバースト処理とがある。そして、フェイルモードレジスタ３２には、マッチフェイル時にフェイルストップ処理、フェイルホールド処理及びフェイルバースト処理のいずれの処理方法を選択するかが設定される。」、
「【００４４】フェイルホールド処理においては、フェイルストップ処理と同様、アドレス信号４５の出力を停止し、クロック制御信号４８を出力するが、停止した試験を再開するときには再開アドレスレジスタ４７に設定された再開アドレスから制御シーケンスを再開する。従って、試験時間を短縮でき、また、半導体デバイス２００へ重複して入力信号パターン１２を印加させず、フラッシュメモリ２０４を内蔵したシステムＬＳＩを破壊しない。」との記載参照、
　
　また、原査定において引用された国際公開第２００９／１２２７００号の特に、
「［００３８］　ここで、パターン生成部１７０は、比較部１７６における比較において期待値パターンと出力パターンとが一致しない場合に生成されるフェイル情報を信号として群制御部１６０に通知できる。統合制御部１１０は、群制御部１６０からの制御信号としてのフェイル情報を受けて、他の群制御部１６０が制御する他のパターン生成部１７０を停止させるよう他の群制御部１６０を制御できる。
［００３９］　このように制御することにより、試験を継続しなくてもよいＤＵＴ２００について、早い段階で試験を中断して、試験効率を向上できる。」との記載参照。
　
　上記周知技術２に関して、
　特開平１０−２２７８３９号公報の特に、
「【００２１】次に、実施の形態１の動作を図２のタイミングチャートに基づいて説明する。まず、ＣＰＵ１が試験開始を指示しＩＣ試験装置がテスト波形信号を被測定ＩＣ１００へ出力し、被測定ＩＣ１００の出力信号を比較・判定している間、ＣＰＵ１はデータ一時記憶回路１７へ次の試験に必要な設定データを伝送・記憶させる。これにより、従来ＩＣ試験装置が１のファンクションテストを実行中に空き状態であったＣＰＵ処理の時間帯に、データの再設定処理が行われ、ＣＰＵ１の有効利用が図られる。
【００２２】ＩＣ試験装置による被測定ＩＣ１００の出力信号の比較判定が終了すると、ＩＣ試験装置制御回路７は試験終了をＣＰＵ１に割り込み信号として知らせる。ＣＰＵ１は前記試験終了信号を受け取ると試験終了処理を行うと共に、データ一時記憶回路１７からデータ記憶回路１３へ記憶したデータを転送させる。これはデータ記憶回路１３の読み込み制御により実現される。その後、ＣＰＵ１による試験終了処理が終ると、次のＩＣ試験が開始されると同時に次の試験におけるデータ再設定処理がデータ一時記憶回路１７に対して行われる。
【００２３】以上のように実施の形態１は、ＩＣ試験装置によるテスト中にＣＰＵ１とデータ記憶回路１１の間のデータ一時記憶回路１７に次の試験に必要なデータを設定するようにしたので、ＩＣ試験装置のＣＰＵ処理を効率よく行うことができ、テスト時間を短縮することができる。」との記載参照、
　
　また、特開２００９−２５１４３号公報の特に、
「【００２８】
  ＣＰＵ１１は、第１のテストプログラムとの協働により、複数回行われるＤＵＴ２１のファンクションテストのうち、所定回数目のファンクションテスト実行中に、所定回数目の次回のファンクションテストに必要な試験データをバッファメモリ１６に記憶させる。そして、所定回数目のファンクションテストが終了した場合に、所定回数目の次回のファンクションテストに必要な試験データを、バッファメモリ１６からＢＳ１８、ＡＬＰＧ１９、ドライバ／コンパレータ２０へＤＭＡコントローラ１７に転送させ、且つ、ＢＳ１８、ＡＬＰＧ１９、ドライバ／コンパレータ２０に試験を実行させる。
  例えば、ＤＵＴ２１のファンクションテストを２回行うとする。この場合、ＣＰＵ１１は、１回目のファンクションテスト実行中に２回目のファンクションテストに必要な試験
データをバッファメモリ１６に記憶させる。そして、１回目のファンクションテストが終了した場合に、２回目のファンクションテストに必要な試験データを、バッファメモリ１６からＢＳ１８、ＡＬＰＧ１９、ドライバ／コンパレータ２０へＤＭＡコントローラ１７に転送させ、且つ、ＢＳ１８、ＡＬＰＧ１９、ドライバ／コンパレータ２０に試験を実行させる。
ここで、ＤＵＴ２１のファンクションテストとは、試験ユニット１３の各部に設定される試験データを用いて被試験用のＩＣであるＤＵＴ２１の試験を行うことをいう。試験データとは、ＡＬＰＧ１９に対して設定されるテストパターン、ＢＳ１８に対して設定される電源電圧、ドライバ／コンパレータ２０に対して設定される出力電圧や判定電圧等のことをいう。」、
「【００３８】
  ステップＳ１３の実行後、ファンクションテスト１がスタートされる（ステップＳ１４）。ファンクションテスト１とは、ステップＳ１１〜Ｓ１３において設定された試験データを用いてＤＵＴ２１を試験することをいう。ここで、ファンクションテスト１において設定された試験データは、バッファメモリ１６に記憶されることなく試験ユニット１３の各部（ＢＳ１８、ＡＬＰＧ１９、ドライバ／コンパレータ２０）に設定される。
【００３９】
  ステップＳ１４の実行後、電源電圧２がバッファメモリ１６に記憶される（書き込まれる）（ステップＳ１５）。本ステップでは、電源電圧２は、電源電圧１と異なる値としてバッファメモリ１６に書き込まれる。そして、パターン２がバッファメモリ１６に書き込まれる（ステップＳ１６）。本ステップでは、パターン２は、パターン１と異なるパターンとしてバッファメモリ１６に書き込まれる。そして、ＤＲＶレベル２がバッファメモリ１６に書き込まれる（ステップＳ１７）。本ステップでは、ＤＲＶレベル２は、ＤＲＶレベル１と異なる値としてバッファメモリ１６に書き込まれる。電源電圧２、パターン２、及びＤＲＶレベル２は、上述した試験データに該当する。」との記載参照。）
　　
（５−３）相違点３について
　　上記「（３−６）」の「オ」に記載したように、引用刊行物３には、次の引用発明３が記載されている。
　
　「処理システムにおいて、割込みは、メッセージ・パケットとして送信され、割込み情報を含んでいるメッセージ・パケットが受信されるときに、その割込み情報は、割込み論理回路に運ばれ、前記割込み論理回路によってメモリに書き込まれ、
　前記メモリは、割込み情報を書き込むための複数の記憶領域からなる割込みキューを有し、
　割込み論理回路は、特定のキューの“テール”の位置を指定し次の受信割込みデータが配置されるキュー・エントリを指し示すキュー・テール・レジスタを有し、キュー・テール・レジスタの内容は、加算器によりキュー・ベース・アドレスと組合わされ、割込みデータが書込まれる指定されたキューの中にエントリ・ポイントを形成し、キューに割込みメッセージ・パケット・データを記憶した後、次のメッセージ・パケットの割込みデータの受信を見越してアドレス指定を更新するために、次の割込みメッセージ・パケットの割込みデータが記憶される位置を示す新しいオフセット値を求めてテール・キュー・レジスタの内容を更新する
　ことを特徴とする処理システム。」
　
　処理システム一般において、割込みを受信して記憶し、プロセッサに割込みを通知し、当該プロセッサがその割込みの内容を読み取り、それに応じた処理を行うことは、ごく普通の処理にすぎず、引用発明３の処理システムにおける割込みの記憶に係る技術も、その内容から見て、特定の処理システムにのみ適用される技術ではなく、割り込み処理を行う処理システム一般に適用可能な技術である。
　そして、当該技術を、割込み処理を行う引用発明１の試験装置に適用することを妨げる特段の阻害要因も見当たらない。
　
　してみると、引用発明１に引用発明３を適用して、引用発明１において、
　割込み情報を含んでいるメッセージ・パケットを受信したときに、その割込み情報をメモリに書き込む割込み論理回路と、
　プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込み情報を参照させる割込通知部とを
　サイト制御回路に設け、
　前記メモリは、割込み情報を書き込むための複数の記憶領域からなる割込みキューを有し、
　前記割込み論理回路は、特定のキューの“テール”の位置を指定し次の受信割込みデータが配置されるキュー・エントリを指し示すキュー・テール・レジスタを有し、
　キュー・テール・レジスタの内容は、加算器によりキュー・ベース・アドレスと組合わされ、割込みデータが書込まれる指定されたキューの中にエントリ・ポイントを形成し、キューに割込みメッセージ・パケット・データを記憶した後、次のメッセージ・パケットの割込みデータの受信を見越してアドレス指定を更新するために、次の割込みメッセージ・パケットの割込みデータが記憶される位置を示す新しいオフセット値を求めてテール・キュー・レジスタの内容を更新する、
ようにすることは当業者が容易に想到し得ることである。
　
　そして、その際に、アドレス指定を更新するタイミングとしては、「キューに割込みメッセージ・パケット・データを記憶した後」に、このような更新が行われることからみて、キューに割込みメッセージ・パケット・データを記憶した後に、プロセッサに割り込みを通知するとともに、アドレス指定を更新する、すなわち、プロセッサへの割り込みの通知に応じて、アドレス指定を更新すればよいことは、当業者にとって明らかである。
　そして、それに伴い、通知を受けたプロセッサがメモリに書き込まれた割込情報を参照する場合には、そのアドレスは更新前のアドレスでなければならないことも明らかである。
　
　ここで、上記「割込み情報を含んでいるメッセージ・パケットを受信したときに、その割込み情報をメモリに書き込む割込み論理回路」が、
　本願補正発明の「前記割込パケットに含まれる割込情報を前記メモリに書き込むメモリ書込部」に相当し、以下同様に、
　上記「プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込み情報を参照させる割込通知部」が、
　本願補正発明の「前記プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込情報を参照させる割込通知部」に、
　上記「前記メモリは、割込み情報を書き込むための複数の記憶領域からなる割込みキューを有し」が、
　本願補正発明の「前記メモリは、前記割込情報を格納する複数の記憶領域を有し」に、
　上記「前記割込み論理回路は、特定のキューの“テール”の位置を指定し次の受信割込みデータが配置されるキュー・エントリを指し示すキュー・テール・レジスタを有し、
　キュー・テール・レジスタの内容は、加算器によりキュー・ベース・アドレスと組合わされ、割込みデータが書込まれる指定されたキューの中にエントリ・ポイントを形成し」が、
　本願補正発明の「前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み」に、
　上記「キューに割込みメッセージ・パケット・データを記憶した後、次のメッセージ・パケットの割込みデータの受信を見越してアドレス指定を更新するために、次の割込みメッセージ・パケットの割込みデータが記憶される位置を示す新しいオフセット値を求めてテール・キュー・レジスタの内容を更新する」が、
　本願補正発明の「前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え」に、
　上記「アドレス指定を更新するタイミングとしては、・・・プロセッサへの割り込みの通知に応じて」が、
　本願補正発明の「前記割込通知部による前記プロセッサへの割り込みの通知に応じて」に、
　上記「通知を受けたプロセッサがメモリに書き込まれた割込情報を参照する場合には、そのアドレスは更新前のアドレスでなければならない」が、
　本願補正発明の「前記割り込みパケットの前記割込情報を切り替え前の対象記憶領域から取得して」に、
それぞれ相当することは明らかである。
　
　したがって、引用発明１に引用発明３を適用して、引用発明１において、上記相違点３に係る本願補正発明のごとく構成することは、当業者が容易に想到し得ることである。
　
　そして、本願補正発明が奏する効果は、引用発明１ないし３、周知技術１、２から予測し得る範囲内のものであって格別のものではない。
　
　よって、本願補正発明は、引用発明１ないし３、周知技術１、２に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
　以上のとおりであるから、本件補正は、平成２３年法律第６３号改正附則第２条第１８項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第６項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　なお、請求人は、平成２４年７月３日付けの回答書において、特許請求の範囲の補正案を提示しており、その補正の要点は、テストモジュールが複数である点、割込情報にはテストモジュールの番号が含まれている点である。
　これらの点について検討すると、テストモジュールが複数である点は、引用刊行物１に記載されている。（例えば、図１の記載参照。）
　また、複数の装置から割込みが発生する場合に、割込情報に各装置を識別する情報を含ませる点も、引用刊行物３に記載されている。（例えば、段落【０１００】の「ＡＶＴ割込みエントリは、ソースＩＤ情報を含んでいる２０ビット・セグメント（“ＳｏｕｒｃｅＩＤ”）も含み、割込み処理による注意をシークしている外部装置を識別する。ＡＶＴ割込みエントリのソースＩＤ情報が、コンパレータ１９０（図１６）によって実行される比較によって決定されるように、入力メッセージ・パケット（Ｓｏｕｒｃｅ；図５（ｂ））のヘッダに含まれたものとマッチしないならば、割込みキューへのアクセスは、否定され、かつＡＶＴ誤り割込みが生成される。」との記載参照。）
　してみると、上記補正案に示された特許請求の範囲の請求項１に係る発明も、本願補正発明と同様に、引用発明１ないし３、周知技術１、２に基づいて当業者が容易に発明をすることができたものである。
　
第３　平成２３年９月２日付けの補正の却下の決定の当否
　上記補正の却下の決定は、平成２３年６月８日付けの拒絶理由通知（特許法第１７条の２第１項第３号に規定する最後に受けた拒絶理由通知。以下、「最後の拒絶理由通知」という。）に対して、当該拒絶理由通知に係る特許法第５０条の規定により指定された期間内になされた平成２３年７月２２日付けの明細書及び特許請求の範囲についての手続補正（補正２）を決定をもって却下したものである。
　上記「第１　手続の経緯」において述べたように、請求人は、平成２３年１０月３日付けの審判請求書の請求の理由において、上記補正の却下の決定の理由において引用された引用文献６記載の発明の認定が誤りであると主張し、実質的に上記補正の却下の決定に対して不服を申し立てている。
　そこで、上記補正の却下の決定の当否について検討する。
　
１　補正の却下の決定の理由の概要
　補正の却下の決定の理由の概要は、次のとおりである。
　
　平成２３年７月２２日付け手続補正（補正２）によりした請求項１についての補正は、特許請求の範囲の減縮を目的としている。
　補正後の請求項１に係る発明について検討すると、引用文献６には、プロセッサが必要なときに割込みデータを得ることができるようにするために、受信したメッセージ・パケットに含まれる、割込みを説明する割込みデータが、プロセッサによってサービスする準備ができていることを示すべくプロセッサに供給する信号によって、メモリの（特定のメモリ位置である）特定のキュー（割込みキュー）に書込まれるという技術が開示されているから、引用文献１に記載された発明におけるテストコントローラ（ＣＰＵ２００とＲＡＭ２０２０とを含むサイト制御装置１３０）に対して上記引用文献６に開示された技術を適用することは、当業者にとって容易である。
　してみれば、補正後の請求項１に係る発明は、下記の引用文献１〜６に記載された発明に基いて、当業者が容易に発明をすることができたものである。
　したがって、当該補正後の請求項１に係る発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　よって、平成２３年７月２２日付け手続補正（補正２）は、平成２３年法律第６３号改正附則第２条第１８項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第６項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　　　　　　　　　　　　　　　　　　記
引用文献
１.国際公開第２００６／１０９４６３号
２.国際公開第２００９／１４４８４２号
３.特開２００５−２６７２９４号公報
４.国際公開第２００９／１２２７００号
５.特開２００１−３４９９３０号公報
６.特開平９−２４４９０６号公報
　
２　補正２の内容
　補正２は、以下の（１）に示される補正２前の特許請求の範囲の請求項１（補正１により補正された特許請求の範囲の請求項１）を、以下の（２）に示される補正２後の特許請求の範囲の請求項１に補正することを含むものである。
　
（１）補正２前の特許請求の範囲の請求項１（補正１により補正された特許請求の範囲の請求項１）
　
　「【請求項１】
　被試験デバイスを試験する試験装置であって、
　前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験するテストモジュールと、
　プロセッサおよびメモリを有し、前記テストモジュールを制御するテストコントローラと、
　前記テストモジュールおよび前記テストコントローラの間の通信パケットを転送するネットワークと、
　を備え、
　前記テストモジュールは、試験実行において、フェイルが生じた場合、試験が開始された場合、および／または試験が終了した場合に、前記テストコントローラに対して割り込みを要求する割込パケットを送信し、
　前記テストコントローラは、
　前記テストモジュールから前記割込パケットを前記ネットワークを介して受け取る受信部と、
　前記割込パケットに含まれる割込情報を前記メモリに書き込むメモリ書込部と、
　前記プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込情報を参照させる割込通知部と、
　を有し、
　前記割り込みパケットに応じて試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行する試験装置。」
　
（２）補正２後の特許請求の範囲の請求項１
　
　「【請求項１】
　被試験デバイスを試験する試験装置であって、
　前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験するテストモジュールと、
　プロセッサおよびメモリを有し、前記テストモジュールを制御するテストコントローラと、
　前記テストモジュールおよび前記テストコントローラの間の通信パケットを転送するネットワークと、
　を備え、
　前記テストモジュールは、試験実行において、フェイルが生じた場合、試験が開始された場合、および／または試験が終了した場合に、前記テストコントローラに対して割り込みを要求する割込パケットを送信し、
　前記テストコントローラは、
　前記テストモジュールから前記割込パケットを前記ネットワークを介して受け取る受信部と、
　前記割込パケットに含まれる割込情報を前記メモリに書き込むメモリ書込部と、
　前記プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込情報を参照させる割込通知部と、
　を有し、
　
前記メモリは、前記割込情報を格納する複数の記憶領域を有し、　前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え、
　
　なお、アンダーラインは、補正箇所を示すために請求人が付したものである。
　
３　当審の判断
（１）補正２の目的
　補正２は、特許請求の範囲の請求項１に記載した発明を特定するために必要な事項である「メモリ」について、「前記メモリは、前記割込情報を格納する複数の記憶領域を有し」との限定を付し、同じく「メモリ書込部」について、「前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え」との限定を付すものである。
　したがって、補正２は、特許請求の範囲の減縮を目的とするものに該当する。
　
　そこで、補正２後の特許請求の範囲の請求項１に係る発明が特許出願の際独立して特許を受けることができるものであるか否か（平成２３年法律第６３号改正附則第２条第１８項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第６項において準用する同法第１２６条第５項に規定する要件を満たすか）について以下検討する。
　
（２）本願補正発明２
　補正２後の特許請求の範囲の請求項１に係る発明（以下、「本願補正発明２」という。）は、補正２により補正された明細書及び特許請求の範囲の記載からみて、その請求項１、すなわち、上記「２」の「（２）補正２後の特許請求の範囲の請求項１」に記載されたとおりのものと認められる。
　
（３）引用刊行物の記載事項・引用発明
　上記補正の却下の決定の理由に引用された、引用文献１、２、６は、それぞれ、上記「第２」の「２」の「（３）」に記載した引用刊行物１、２、３に相当し、その記載事項及び引用発明１ないし３は、それぞれ、上記「第２」の「２」の「（３）」に記載したとおりのものである。
　
（４）判断
　本願補正発明２と、上記「第２」の「２」で検討した本願補正発明とを対比してみると、本願補正発明２は、本願補正発明において、本願補正発明を特定するために必要な事項である「試験装置」が「試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行する」ための条件を、「前記割り込みパケットの前記割込情報を切り替え前の対象記憶領域から取得して当該割込情報に応じて」から「前記割り込みパケットに応じて」へと変更することにより、上記条件を拡張したものに相当する。
　そうすると、本願補正発明２を特定するために必要な事項をすべて含み、さらに、「試験装置」が「試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行する」ための条件を限定したものに相当する本願補正発明が、前記「第２」の「２」の「（５）」に記載したとおり、引用発明１ないし３、周知技術１、２に基づいて当業者が容易に発明をすることができたものであるから、本願補正発明２も、同様の理由により、引用発明１ないし３、周知技術１、２に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願補正発明２は、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（５）請求人の主張について
　請求人の平成２３年１０月３日付けの審判請求書の請求の理由における主張について検討する。
　請求人の主張の概要は、引用文献６（引用刊行物３）は、メモリ２８（図４参照）に複数の記憶領域を設ける構成について、記載も示唆もしておらず、また、対象記憶領域を複数の記憶領域のうち他の記憶領域に切り替える構成についても、記載も示唆もしていないから、補正の却下の決定において、「引用文献１に記載された発明におけるテストコントローラ（ＣＰＵ２００とＲＡＭ２０２０とを含むサイト制御装置１３０）に対して引用文献６に開示された技術を適用することは、当業者にとって容易である」と認定したことは誤りであるというものである。
　そこで、上記主張について以下検討する。
　
　引用文献６（引用刊行物３）の記載事項及び引用発明は、上記「第２」の「２」の「（３）」の「（３−５）」、「（３−６）」に記載したとおりのものであり、引用文献６（引用刊行物３）には、次の引用発明３が記載されている。
　
　「処理システムにおいて、割込みは、メッセージ・パケットとして送信され、割込み情報を含んでいるメッセージ・パケットが受信されるときに、その割込み情報は、割込み論理回路に運ばれ、前記割込み論理回路によってメモリに書き込まれ、
　前記メモリは、割込み情報を書き込むための複数の記憶領域からなる割込みキューを有し、
　割込み論理回路は、特定のキューの“テール”の位置を指定し次の受信割込みデータが配置されるキュー・エントリを指し示すキュー・テール・レジスタを有し、キュー・テール・レジスタの内容は、加算器によりキュー・ベース・アドレスと組合わされ、割込みデータが書込まれる指定されたキューの中にエントリ・ポイントを形成し、キューに割込みメッセージ・パケット・データを記憶した後、次のメッセージ・パケットの割込みデータの受信を見越してアドレス指定を更新するために、次の割込みメッセージ・パケットの割込みデータが記憶される位置を示す新しいオフセット値を求めてテール・キュー・レジスタの内容を更新する
　ことを特徴とする処理システム。」
　
　上記引用発明３において、「前記メモリは、割込み情報を書き込むための複数の記憶領域からなる割込みキューを有し」、「キューに割込みメッセージ・パケット・データを記憶した後、次のメッセージ・パケットの割込みデータの受信を見越してアドレス指定を更新するために、次の割込みメッセージ・パケットの割込みデータが記憶される位置を示す新しいオフセット値を求めてテール・キュー・レジスタの内容を更新する」と特定されているように、引用発明３は、メモリに複数の記憶領域を設けるとの構成を備えるとともに、対象記憶領域を複数の記憶領域のうち他の記憶領域に切り替えるとの構成も備えるものである。
　したがって、引用文献６（引用刊行物３）は、メモリ２８（図４参照）に複数の記憶領域を設ける構成について、記載も示唆もしておらず、また、対象記憶領域を複数の記憶領域のうち他の記憶領域に切り替える構成についても、記載も示唆もしていないとの請求人の上記主張を採用することはできない。
　また、引用文献１（引用刊行物１）に記載された発明（引用発明１）に対して引用文献６（引用刊行物３）に記載された発明（引用発明３）を適用することが当業者にとって容易であるということは、上記「第２」の「２」の「（５）」の「（５−３）相違点３について」において説示したとおりであるから、補正の却下の決定において、「引用文献１に記載された発明におけるテストコントローラ（ＣＰＵ２００とＲＡＭ２０２０とを含むサイト制御装置１３０）に対して引用文献６に開示された技術を適用することは、当業者にとって容易である」と認定したことは誤りであるとの請求人の上記主張も採用することはできない。
　
（６）小括
　以上のとおりであるから、本願補正発明２は、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものであり、補正２は、平成２３年法律第６３号改正附則第２条第１８項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第６項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　そして、上記補正の却下の決定の理由は、当審が説示した理由と同趣旨のものである。
　したがって、上記補正の却下の決定は妥当である。
　
第４　本願発明 
　上記「第３」において説示したように、平成２３年９月２日付けの補正の却下の決定は妥当であり、また、上記「第２」において記載したとおり、本件補正は却下されたので、本願の請求項１ないし７に係る発明は、補正１により補正された特許請求の範囲の請求項１ないし７に記載された事項により特定されるとおりのものと認められるところ、本願の請求項１に係る発明（以下、「本願発明」という。）は、上記「第３」の「２」の「（１）補正２前の特許請求の範囲の請求項１（補正１により補正された特許請求の範囲の請求項１）」に記載された次のとおりのものである。
　
　「【請求項１】
　被試験デバイスを試験する試験装置であって、
　前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験するテストモジュールと、
　プロセッサおよびメモリを有し、前記テストモジュールを制御するテストコントローラと、
　前記テストモジュールおよび前記テストコントローラの間の通信パケットを転送するネットワークと、
　を備え、
　前記テストモジュールは、試験実行において、フェイルが生じた場合、試験が開始された場合、および／または試験が終了した場合に、前記テストコントローラに対して割り込みを要求する割込パケットを送信し、
　前記テストコントローラは、
　前記テストモジュールから前記割込パケットを前記ネットワークを介して受け取る受信部と、
　前記割込パケットに含まれる割込情報を前記メモリに書き込むメモリ書込部と、
　前記プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込情報を参照させる割込通知部と、
　を有し、
　前記割り込みパケットに応じて試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行する試験装置。」
　 
第５　引用例の記載事項・引用発明 
　原査定の拒絶の理由に引用された引用文献１（引用刊行物１）、引用文献２（引用刊行物２）の記載事項及び引用発明１、２は、上記「第２」の「２」の「（２）」に記載したとおりのものである。
　
１　引用発明１
　引用発明１を再掲すると、次のとおりである。
　
　「ＤＵＴを試験する試験装置であって、
　前記ＤＵＴに試験信号を供給し、その応答として前記ＤＵＴが出力する出力信号を取得して、前記ＤＵＴを試験する、同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールと、
　プロセッサ及びメモリを備え、前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールを制御するサイト制御装置と、
　前記サイト制御回路と、前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールとの間の通信を中継するバススイッチと、
　を備え、
　前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールは、試験が終了した場合、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、前記サイト制御装置に対して割込みを送信し、
　前記サイト制御回路は、
　前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールから、前記割込みを前記バススイッチを介して受信する受信部と、
　前記プロセッサに割込みを通知して、当該割込みの内容を参照させる割込通知部と、
　を有し、
　前記割込みの内容に応じて、試験結果に基づいて次の試験を各モジュールに行わせる等の適宜の割込み処理を選択して行う試験装置。」
　
２　引用発明２
　引用発明２を再掲すると、次のとおりである。
　
　「被試験デバイスを試験する試験装置であって、
　被試験デバイスとの間で信号を授受して、前記被試験デバイスを試験する試験モジュールと、
　前記被試験デバイスの試験を制御する制御装置とを備え、
　制御装置と試験モジュールは、中継装置と伝送路を介して接続され、パケットを送受信し、
　最上位に制御装置が配置され、末端に試験モジュールが配置されたスター型（またはツリー型）のネットワーク構成となるように構成された試験装置。」
　
３　引用発明４
　そして、原査定の拒絶の理由に引用文献３として引用され、本願の優先日前に頒布された刊行物である特開２００５−２６７２９４号公報（以下、「引用刊行物４」という。）には、図面とともに以下の事項が記載されている。
　
＜記載事項４−１＞
「【０００２】
  一般に、ネットワークに接続された情報処理装置、画像形成装置等は、ネットワークを介して送信されてくるパケットデータ（フレームデータであってもよいが、以下では、パケットデータとして説明する）を受信すると、パケットデータの受信毎にＣＰＵへの割り込みを行って、受信したパケットデータの処理を行っている。
【０００３】
  図８は従来技術によるパケットデータ受信とその処理の動作について説明する図である。図８において、１０１はネットワーク、１０２はＣＰＵ、１０３はＡＳＩＣ、１０４はメモリ、８１はインタフェース、８２はコントローラである。
【０００４】
  情報処理装置、画像形成装置等のネットワーク接続部には、図８に示すように、ネットワーク１０１を接続するインタフェース８１、コントローラ８２を有するＡＳＩＣ１０３が備えられている。そして、ＡＳＩＣ１０３に接続されているメモリ１０４には、ネットワークを介して受信されるパケットデータを格納する領域が用意されており、また、そのパケットデータの制御を行うために、従来からよく知られている複数のディスクリプタがリング状に接続されてＣＰＵ１０２により予め設定されている。
【０００５】
  図８において、いま、ネットワーク１０１から１つのパケットデータが受信されると、ＡＳＩＣ１０３は、受信したパケットデータをメモリ１０４内に格納すると共に、空きのディスクリプタの１つに、そのパケットデータを説明するための情報を格納する。ディスクリプタは、次のディスクリプタの場所を示すネクストディスクリプタポインター（ＮＤ）、受信したパケットデータを格納したスタートアドレス、そのディスクリプタが有効か無効かを示すＶＡＬＩＤ、受信したパケットデータの処理の状態を示すＳＴＡＴＵＳを有して構成されている。
【０００６】
  また、ＡＳＩＣ１０３は、受信したパケットデータをメモリ１０４に格納し、パケットデータに対応したディスクリプタに必要なデータを設定すると、ＣＰＵ１０２に対して割り込みを発生させる。ＣＰＵ１０２は、この割り込みに対する割り込み処理を実行すると共に、メモリ１０４内に格納されたパケットデータに対する処理を実行する。
【０００７】
  前述したように、従来技術によるネットワークからのパケットデータの受信は、１つのパケットデータを受信すると、そのパケットを処理するために１つの割り込みが発生（ネットワークの速度に対するシステムの処理速度が十分間に合う場合）して、受信したパケットの処理が実行される。」
　
ア　上記記載事項４−１の「【０００５】・・・ネットワーク１０１から１つのパケットデータが受信されると、ＡＳＩＣ１０３は、受信したパケットデータをメモリ１０４内に格納すると共に、空きのディスクリプタの１つに、そのパケットデータを説明するための情報を格納する。」、「【０００６】ＡＳＩＣ１０３は、受信したパケットデータをメモリ１０４に格納し、パケットデータに対応したディスクリプタに必要なデータを設定すると、ＣＰＵ１０２に対して割り込みを発生させる。ＣＰＵ１０２は、この割り込みに対する割り込み処理を実行すると共に、メモリ１０４内に格納されたパケットデータに対する処理を実行する」との記載からみて、「ネットワークからパケットデータを受信すると、ＡＳＩＣは受信したパケットデータをメモリ内に格納し、ＣＰＵに対して割り込みを発生させ、ＣＰＵは、、この割り込みに対する割り込み処理を実行する」との技術事項が読み取れる。
　
イ　上記記載事項４−１全体の記載から、上記「ア」の処理は、情報処理装置において実行されることが読み取れる。
　
ウ　以上の点を踏まえると、引用刊行物４には、次の発明（以下、「引用発明４」という。）が記載されていると認められる。
　
　「情報処理装置において、ネットワークからパケットデータを受信すると、ＡＳＩＣは受信したパケットデータをメモリ内に格納し、ＣＰＵに対して割り込みを発生させ、ＣＰＵは、、この割り込みに対する割り込み処理を実行することを特徴とする情報処理装置。」
　
第６　対比
　本願発明と引用発明１とを対比する。
　ところで、本願発明は、上記「第２」の「２」で検討した本願補正発明と比べると、本願補正発明の「前記メモリは、前記割込情報を格納する複数の記憶領域を有し、前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え、」との特定事項及び「の前記割込情報を切り替え前の対象記憶領域から取得して当該割込情報」との特定事項を省いたものである。
　そうすると、上記「第２」の「２」の「（４）対比」における（４−１）ないし（４−７）については、本願発明と引用発明１との対比においても、同様のことが成り立つといえる。
　
　次に、本願発明の「前記割り込みパケットに応じて試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行する」と引用発明１の「前記割込みの内容に応じて、試験結果に基づいて次の試験を各モジュールに行わせる等の適宜の割込み処理を選択して行う」とを対比する。
　まず、引用発明１の上記「試験結果に基づいて次の試験を各モジュールに行わせる」について検討すると、ＤＵＴの試験において、複数の試験項目を順次実行することや試験パラメータを適宜変更して次の試験を実行することは普通に行われていることであるから、上記「次の試験」の例として想定されるものに、別の試験項目の実行、あるいは、試験パラメータを変更して次の試験を行うことが含まれることは当業者にとって明らかである。
　また、引用発明１は、「試験が終了した場合、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、前記サイト制御装置に対して割込みを送信し」「前記割込みの内容に応じて、試験結果に基づいて次の試験を各モジュールに行わせる等の適宜の割込み処理を選択して行う」から、種々の割込みの内容に応じて、種々の割込み処理の中から適宜の割込み処理を選択して実行するものであるといえる。
　したがって、両者は、ともに、
　「前記割り込みに応じて、別の試験項目の実行、または試験パラメータの変更等を選択して実行する」点で共通する。
　
　以上のとおりであるから、本願発明と引用発明１の両者は、
　
　「被試験デバイスを試験する試験装置であって、
　前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験するテストモジュールと、
　プロセッサおよびメモリを有し、前記テストモジュールを制御するテストコントローラと、
　前記テストモジュールおよび前記テストコントローラの間の通信データを転送する通信路と、
　を備え、
　前記テストモジュールは、試験実行において、試験が終了した場合等に、前記テストコントローラに対して割り込みを要求する割込データを送信し、
　前記テストコントローラは、
　前記テストモジュールから前記割込データを前記通信路を介して受け取る受信部と、
　前記プロセッサに割り込みを通知して、前記割込情報を参照させる割込通知部と、
　を有し、
　前記割り込みに応じて、別の試験項目の実行、または試験パラメータの変更等を選択して実行する試験装置。」
　
の点で一致し、以下の点で相違する。
　
［相違点４］ 
　通信路、当該通信路が転送するデータの単位について、本願発明では、ネットワーク、通信パケットであり、これに伴い、割込みについても、割込パケットを送信し、割り込みパケットに応じて割込み処理を選択して実行するのに対し、引用発明１では、バススイッチであり、転送するデータの単位が不明であり、これに伴い、割込みについても、転送するデータの単位が不明であり、割り込みパケットではなく割込みの内容に応じて割込み処理を選択して実行する点。
　
［相違点５］
　テストコントローラに対して割り込みを要求する場合が、本願発明では、フェイルが生じた場合、試験が開始された場合、および／または試験が終了した場合であるのに対し、引用発明１では、試験が終了した場合については特定があるものの、フェイルが生じた場合、試験が開始された場合については特定がなく、また、割込み処理についても、本願発明が、試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行するのに対し、引用発明１では、別の試験項目の実行、または試験パラメータの変更を選択する点については特定されているといえるものの、試験を一時停止、中断を選択して実行する点については特定がない点。
　
［相違点６］
　受信した割込データの記憶、読み出しに関して、本願発明では、テストコントローラが、割込パケットに含まれる割込情報をメモリに書き込むメモリ書込部を有し、プロセッサに、前記メモリに書き込んだ前記割込情報を参照させるのに対し、引用発明１では、引用発明１では、受信した割込データの記憶、読み出しに関して具体的な特定がない点。
　
第７　当審の判断  
　上記相違点４ないし６について検討する。
１　相違点４について
　上記「第５」の「２　引用発明２」において再掲したように、引用刊行物２には、次の引用発明２が記載されている。
　
「被試験デバイスを試験する試験装置であって、
　被試験デバイスとの間で信号を授受して、前記被試験デバイスを試験する試験モジュールと、
　前記被試験デバイスの試験を制御する制御装置とを備え、
　制御装置と試験モジュールは、中継装置と伝送路を介して接続され、パケットを送受信し、
　最上位に制御装置が配置され、末端に試験モジュールが配置されたスター型（またはツリー型）のネットワーク構成となるように構成された試験装置。」
　
　すなわち、引用発明２は、ネットワークを介して、制御装置と試験モジュールとがパケットを送受信するように構成された試験装置に係る発明であり、その機能からみて、引用発明２の制御装置、試験モジュールは、それぞれ、引用発明１のサイト制御回路、試験モジュールとほぼ同様の機能を有するものであるから、引用発明１と引用発明２とは、ともに、制御装置と試験モジュールとを通信路により接続して構成した試験装置に係る技術分野に属するものである。
　そして、引用発明１において、引用発明２のごとく、通信路であるバススイッチをネットワークに変更し、伝送するデータの単位をパケットとすることを妨げる特段の阻害要因も見当たらない。
　してみると、引用発明１に引用発明２を適用して、バススイッチをネットワークとし、伝送するデータの単位をパケットとするとともに、これに伴い、割込みについても、割込みパケットを送信するようにすることは、当業者が必要に応じて適宜なし得ることである。
　また、割込み処理の実行についても、割込みの内容は割込みパケットに含まれているのであるから、割込みパケットに応じて割込み処理を選択して実行するようにすればよいことは明らかである。
　したがって、引用発明１に引用発明２を適用して、相違点４に係る本願発明のごとく構成することは、当業者が必要に応じて適宜なし得ることである。
　
２　相違点５について
　相違点５は、上記「第２」の「２」の「（４）対比」において示した相違点３と同一である。
　したがって、相違点５についての当審の判断は、上記「第２」の「２」の「（５）当臻の判断」の「（５−２）相違点２について」における判断と同一である。
　よって、引用発明１に上記周知技術１、２を適用して、相違点５に係る本願発明のごとく構成することは、当業者が容易に想到し得ることである。
　
３　相違点６について
　上記「第５」の「３　引用発明４」において記載したように、引用刊行物４には、次の引用発明４が記載されている。
　
　「情報処理装置において、ネットワークからパケットデータを受信すると、ＡＳＩＣは受信したパケットデータをメモリ内に格納し、ＣＰＵに対して割り込みを発生させ、ＣＰＵは、この割り込みに対する割り込み処理を実行することを特徴とする情報処理装置。」
　
　情報処理装置一般において、割込みを受信して記憶し、プロセッサに割込みを通知し、当該プロセッサがその割込みの内容を読み取り、それに応じた処理を行うことは、ごく普通の処理にすぎず、引用発明４の情報処理装置における割込みの記憶に係る技術も、その内容から見て、特定の情報処理装置にのみ適用される技術ではなく、割り込み処理を行う情報処理装置一般に適用可能な技術である。
　そして、当該技術を、割込み処理を行う引用発明１の試験装置に適用することを妨げる特段の阻害要因も見当たらない。
　
　してみると、引用発明１に引用発明４を適用して、引用発明１において、割込みを受信し、プロセッサに割込みを通知して、当該割込みの内容を参照させるに当たり、割込みの情報を含むパケットデータを受信すると、受信した当該パケットデータをメモリ内に格納するＡＳＩＣ等のメモリ書き込み部をサイト制御回路に設け、プロセッサに割込みを通知して、前記メモリに格納された当該パケットデータを参照させるようにすることは当業者が容易に想到し得ることである。
　その際、プロセッサが参照するのは、割込みの内容であるから、上記メモリに格納するのは、パケットデータのうち、少なくともパケットデータに含まれる割込みの情報であればよいことは明らかである。
　よって、引用発明１に引用発明４を適用して、上記相違点６に係る本願発明のごとく構成することは、当業者が容易になし得ることである。
　
　そして、本願発明が奏する効果は、引用発明１、２、４、周知技術１、２から予測し得る範囲内のものであって格別のものではない。
　
　よって、本願発明は、引用発明１、２、４、周知技術１、２に基づいて当業者が容易に発明をすることができたものである。
　
４　請求人の主張について
　請求人は、平成２３年１０月３日付けの審判請求書の請求の理由において、概ね、次のような主張をしている。
　
（１）いずれの引用文献にも、本願補正発明の下記の構成が記載されていない。 
 　「前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え、 
 　前記割り込みパケットの前記割込情報を切り替え前の対象記憶領域から取得して当該割込情報に応じて試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行する試験装置」 
　
（２）本願補正発明によれば、「前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え」るので、試験装置は、割込情報を適切なグループに振り分けて異なる対象記憶領域に書き込み、割込情報の書き込みとプロセッサによる参照との競合を防ぐことができる、という作用・効果を奏する。
　
　請求人の上記主張について検討する。
主張（１）について
　上記主張（１）における本願補正発明の構成のうち「前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え、前記割り込みパケットの前記割込情報を切り替え前の対象記憶領域から取得して」との構成については、上記「第２」の「２」の「（５）」の「（５−３）相違点３」において説示したとおり、引用発明１においてこのような構成とすることは、引用発明１に引用発明３を適用することにより、当業者が容易に想到し得ることである。
　また、上記主張（１）における本願補正発明の構成のうち「当該割込情報に応じて試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行する」との構成については、上記「第２」の「２」の「（５）」の「（５−２）相違点２」において説示したとおり、引用発明１においてこのような構成とすることは、引用発明１に上記周知技術１、２を適用することにより、当業者が容易に想到し得ることである。
　したがって、請求人の上記主張（１）を採用することはできない。
　
主張（２）について
　上記主張（２）における「割込情報を適切なグループに振り分けて異なる対象記憶領域に書き込み、割込情報の書き込みとプロセッサによる参照との競合を防ぐことができる」との作用・効果は、特許請求の範囲の記載に基づくものではない。
　すなわち、本件補正後の特許請求の範囲の請求項１には、請求人が主張する「前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え」との特定事項は記載されているものの、この特定事項は、割込情報を適切なグループに振り分けることや割込情報の書き込みとプロセッサによる参照との競合を防ぐことに関して何ら特定するものではない。
　したがって、請求人の上記主張（２）は、特許請求の範囲の記載に基づくものではなく、採用することはできない。
　
第８　むすび 
　以上のとおりであるから、本願発明は、特許法第２９条第２項の規定により特許を受けることができないものである。 
　そして、本願発明（請求項１に係る発明）が特許を受けることができないものであるから、その余の請求項２ないし７に係る発明について検討するまでもなく、本願は、拒絶すべきものである。 
　よって、結論のとおり審決する。