【事件の表示】
　特願２００１−２０５１８８「半導体集積回路装置の製造方法」拒絶査定不服審判事件〔平成１５年　１月２４日出願公開、特開２００３−　２３１１４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１３年７月５日の出願であって、平成２２年５月２１日付けの拒絶理由通知に対して、同年７月２９日に手続補正書及び意見書が提出され、平成２３年３月８日付けの最後の拒絶理由通知に対して、同年４月２７日に手続補正書及び意見書が提出されたが、前記同年４月２７日付け手続補正書でした明細書、特許請求の範囲又は図面についての補正は、同年１０月２７日付けで補正の却下の決定がなされ、同日付けで拒絶査定がされた。
　これに対し、平成２４年１月２０日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年５月２８日付けで審尋がなされ、同年７月２０日に回答書が提出された。
　
第２．補正却下の決定
　
［補正却下の決定の結論］
　平成２４年１月２０日に提出された手続補正書による補正（以下「本件補正」という。）を却下する。
　
［理由］
１．本件補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１〜５を補正して、補正後の特許請求の範囲の請求項１〜５とするとともに、明細書の段落【００４９】〜【００５２】を補正するものであり、請求項１については、本件補正の前後で各々次のとおりである。
　
（補正前）
「メモリセル領域と第１の素子領域と第２の素子領域とを画成された基板上に、前記メモリセル領域に対応して不揮発性メモリ装置を形成し、前記第１の素子領域に対応して第１の半導体装置を形成し、前記第２の素子領域に対応して第２の半導体装置を形成する半導体集積回路装置の製造方法であって、
　前記基板上に、前記メモリセル領域を覆うトンネル絶縁膜と、前記メモリセル領域において前記トンネル絶縁膜を覆う第１のシリコン膜と、前記メモリセル領域において前記第１のシリコン膜を覆う絶縁膜と、前記第１の素子領域を覆う第１のゲート絶縁膜と、前記第２の素子領域を覆う前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜とを含む半導体構造を形成する工程と、
　前記半導体構造上に、前記メモリセル領域において前記絶縁膜を覆うように、また前記第１の素子領域において前記第１のゲート絶縁膜を覆うように、さらに前記第２の素子領域において前記第２のゲート絶縁膜を覆うように、第２のシリコン膜を堆積する工程と、
　前記第１および第２の素子領域において前記第２のシリコン膜を残し、前記メモリセル領域において選択的に前記第２のシリコン膜と前記絶縁膜と前記第１のシリコン膜とをパターニングし、前記メモリセル領域において積層ゲート電極構造を形成する工程と、
　前記メモリセル領域において前記積層ゲート電極構造を覆うように、また前記第１および第２の素子領域において前記第２のシリコン膜表面を覆うように、保護酸化膜を形成する工程と、
　前記積層ゲート電極構造および前記第２のシリコン膜をマスクに、前記基板中に不純物元素のイオン注入を行い、前記メモリセル領域において前記積層ゲート電極構造の両側に拡散領域を形成する工程と、
　前記第１および第２の素子領域において前記第２のシリコン膜をパターニングし、第１および第２のゲート電極をそれぞれ形成する工程と、
　前記第１および第２の素子領域において、前記第１および第２のゲート電極をマスクにイオン注入を行い、拡散領域を形成する工程とを含み、
　前記第１および第２の素子領域において前記第２のシリコン膜をパターニングし、第１および第２のゲート電極をそれぞれ形成する工程は、前記第２のシリコン膜が前記保護酸化膜を担持した状態で実行され、
　さらに前記第１および第２の素子領域において、前記第１および第２のゲート電極をマスクにイオン注入を行い、拡散領域を形成する工程の後に、前記積層ゲート電極構造、前記第１のゲート電極および前記第２のゲート電極をＣＶＤ絶縁膜で覆い、前記ＣＶＤ絶縁膜をエッチバックすることにより、前記積層ゲート電極構造、前記第１のゲート電極および前記第２のゲート電極のそれぞれに側壁絶縁膜を形成する工程と、
　前記第１および第２の素子領域に、前記第１のゲート電極および前記第２のゲート電極、および前記第１のゲート電極および前記第２のゲート電極のそれぞれの側壁絶縁膜をマスクに、二回目のイオン注入を行い、前記第１の素子領域において前記第１のゲート電極の外側に、前記第１の素子領域に先に形成された拡散領域よりも高濃度の拡散領域を形成し、前記第２の素子領域において前記第２のゲート電極の外側に、前記第２の素子領域に先に形成された拡散領域よりも高濃度の拡散領域を形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。」
　
（補正後）
「メモリセル領域と第１の素子領域と第２の素子領域とを画成された基板上に、前記メモリセル領域に対応して不揮発性メモリ装置を形成し、前記第１の素子領域に対応して第１の半導体装置を形成し、前記第２の素子領域に対応して第２の半導体装置を形成する半導体集積回路装置の製造方法であって、
　前記基板上に、前記メモリセル領域を覆うトンネル絶縁膜と、前記メモリセル領域において前記トンネル絶縁膜を覆う第１のシリコン膜と、前記メモリセル領域において前記第１のシリコン膜を覆う絶縁膜と、前記第１の素子領域を覆う第１のゲート絶縁膜と、前記第２の素子領域を覆う前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜とを含む半導体構造を形成する工程と、
　前記半導体構造上に、前記メモリセル領域において前記絶縁膜を覆うように、また前記第１の素子領域において前記第１のゲート絶縁膜を覆うように、さらに前記第２の素子領域において前記第２のゲート絶縁膜を覆うように、第２のシリコン膜を堆積する工程と、
　前記第１および第２の素子領域において前記第２のシリコン膜を残し、前記メモリセル領域において選択的に前記第２のシリコン膜と前記絶縁膜と前記第１のシリコン膜とをパターニングし、前記メモリセル領域において積層ゲート電極構造を形成する工程と、
　熱処理により前記メモリセル領域における前記第１のシリコン膜表面および前記第２のシリコン膜表面に、また前記第１および第２の素子領域における前記第２のシリコン膜表面に、保護酸化膜を熱酸化膜として形成する工程と、
　前記積層ゲート電極構造および前記第２のシリコン膜をマスクに、前記基板中に不純物元素のイオン注入を行い、前記メモリセル領域において前記積層ゲート電極構造の両側に拡散領域を形成する工程と、
　前記第１および第２の素子領域において前記第２のシリコン膜をパターニングし、第１および第２のゲート電極をそれぞれ形成する工程と、
　前記第１および第２の素子領域において、前記第１および第２のゲート電極をマスクにイオン注入を行い、拡散領域を形成する工程とを含み、
　前記第１および第２の素子領域において前記第２のシリコン膜をパターニングし、第１および第２のゲート電極をそれぞれ形成する工程は、前記第２のシリコン膜が前記熱酸化膜を担持した状態で実行され、
　さらに前記第１および第２の素子領域において、前記第１および第２のゲート電極をマスクにイオン注入を行い、拡散領域を形成する工程の後に、前記積層ゲート電極構造、前記第１のゲート電極および前記第２のゲート電極をＣＶＤ絶縁膜で覆い、前記ＣＶＤ絶縁膜をエッチバックすることにより、前記積層ゲート電極構造、前記第１のゲート電極および前記第２のゲート電極のそれぞれに側壁絶縁膜を形成する工程と、
　前記第１および第２の素子領域に、前記第１のゲート電極および前記第２のゲート電極、および前記第１のゲート電極および前記第２のゲート電極のそれぞれの側壁絶縁膜をマスクに、二回目のイオン注入を行い、前記第１の素子領域において前記第１のゲート電極の外側に、前記第１の素子領域に先に形成された拡散領域よりも高濃度の拡散領域を形成し、前記第２の素子領域において前記第２のゲート電極の外側に、前記第２の素子領域に先に形成された拡散領域よりも高濃度の拡散領域を形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、次のとおりである。
（１）補正事項１
　補正前の請求項１の「前記メモリセル領域において前記積層ゲート電極構造を覆うように、また前記第１および第２の素子領域において前記第２のシリコン膜表面を覆うように、保護酸化膜を形成する工程と」を、補正後の請求項１の「熱処理により前記メモリセル領域における前記第１のシリコン膜表面および前記第２のシリコン膜表面に、また前記第１および第２の素子領域における前記第２のシリコン膜表面に、保護酸化膜を熱酸化膜として形成する工程と」と補正し、補正前の請求項１の「前記第１および第２の素子領域において前記第２のシリコン膜をパターニングし、第１および第２のゲート電極をそれぞれ形成する工程は、前記第２のシリコン膜が前記保護酸化膜を担持した状態で実行され」を、補正後の請求項１の「前記第１および第２の素子領域において前記第２のシリコン膜をパターニングし、第１および第２のゲート電極をそれぞれ形成する工程は、前記第２のシリコン膜が前記熱酸化膜を担持した状態で実行され」と補正すること。
　
（２）補正事項２
　補正前の請求項２の「前記メモリセル領域において前記第３のゲート電極を覆うように、また前記第１および第２の素子領域において前記シリコン膜表面を覆うように、保護酸化膜を形成する工程と」を、補正後の請求項２の「熱処理により、前記メモリセル領域における前記第３のゲート電極表面に、また前記第１および第２の素子領域における前記シリコン膜表面に、保護酸化膜を熱酸化膜として形成する工程と」と補正し、補正前の請求項２の「前記第１および第２の素子領域において、前記シリコン膜をパターニングし、第１および第２のゲート電極をそれぞれ形成する工程において、前記シリコン膜は前記保護酸化膜を担持していることを特徴とする」を、補正後の請求項２の「前記第１および第２の素子領域において、前記シリコン膜をパターニングし、第１および第２のゲート電極をそれぞれ形成する工程において、前記シリコン膜は前記熱酸化膜を担持していることを特徴とする」と補正すること。
　
（３）補正事項３
　補正前の請求項３の「前記メモリセル領域において前記積層ゲート電極構造を覆うように、また前記論理素子領域において前記第２のシリコン膜表面を覆うように、保護酸化膜を形成する工程と」を、補正後の請求項３の「熱処理により前記メモリセル領域における前記第１のシリコン膜表面および前記第２のシリコン膜表面に、また前記論理素子領域において前記第２のシリコン膜表面に、保護酸化膜を熱酸化膜として形成する工程と」と補正し、補正前の請求項３の「前記論理素子領域において前記第２のシリコン膜をパターニングし前記ゲート電極を形成する工程は、前記第２のシリコン膜が前記保護酸化膜を担持した状態で実行され」を、補正後の請求項３の「前記論理素子領域において前記第２のシリコン膜をパターニングし前記ゲート電極を形成する工程は、前記第２のシリコン膜が前記熱酸化膜を担持した状態で実行され」と補正すること。
　
（４）補正事項４
　補正前の請求項４の「前記メモリセル領域において前記第１のゲート電極を覆うように、また前記論理素子領域において前記シリコン膜表面を覆うように、保護酸化膜を形成する工程と」を、補正後の請求項４の「熱処理により前記メモリセル領域における前記第１のシリコン膜表面および前記第２のシリコン膜表面に、また前記論理素子領域において前記シリコン膜表面に、保護酸化膜を熱酸化膜として形成する工程と」と補正し、補正前の請求項４の「前記論理素子領域において前記シリコン膜をパターニングし、前記第２のゲート電極を形成する工程において、前記シリコン膜は前記保護酸化膜を担持していることを特徴とする」を、補正後の請求項４の「前記論理素子領域において前記シリコン膜をパターニングし、前記第２のゲート電極を形成する工程において、前記シリコン膜は前記熱酸化膜を担持していることを特徴とする」と補正すること。
　
（５）補正事項５
　補正前の発明の詳細な説明の段落【００４９】〜【００５２】を補正して、それぞれ補正後の発明の詳細な説明の段落【００４９】〜【００５２】とすること。
　
３．新規事項の追加の有無についての検討
（１）補正事項１、３について
　補正事項１、３によって補正された事項は、本願の願書に最初に添付した明細書又は図面（以下「当初明細書等」という。）の段落【００５６】〜【００５８】と図２４（Ｃ）、（Ｄ）に記載されているものと認められる。
　よって、補正事項１、３の補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであるから、当初明細書等に記載された事項の範囲内においてなされたものである。
　したがって、補正事項１、３は、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２によって補正された事項は、当初明細書等の段落【００６８】、【００７１】と図３１（Ｄ）、図３３（Ｇ）に記載されているものと認められる。
　よって、補正事項２の補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであるから、当初明細書等に記載された事項の範囲内においてなされたものである。
　したがって、補正事項２は、特許法第１７条の２第３項に規定する要件を満たす。
　
（３）補正事項４について
　補正事項４のうち、「前記メモリセル領域において前記第１のゲート電極を覆うように、また前記論理素子領域において前記シリコン膜表面を覆うように、保護酸化膜を形成する工程と」を、補正後の請求項４の「熱処理により
前記メモリセル領域における前記第１のシリコン膜表面および前記第２のシリコン膜表面
　したがって、補正事項４は、特許法第１７条の２第３項に規定する要件を満たしていない。
　
（４）補正事項５について
　補正事項５のうち、段落【００４９】、【００５０】、【００５２】の補正については、特許請求の範囲の補正と整合するように、発明の詳細な説明を補正するものであるから、特許法第１７条の２第３項に規定する要件を満たすことは明らかであるが、段落【００５１】の補正については補正事項４に対応する内容となっているので、上記（３）と同様の理由により、特許法第１７条の２第３項に規定する要件を満たしていない。
　したがって、補正事項５は、特許法第１７条の２第３項に規定する要件を満たしていない。
　
（５）新規事項の追加の有無についての検討のまとめ
　以上のとおり、補正事項４，５は、特許法第１７条の２第３項に規定する要件を満たしていないから、補正事項４，５を含む本件補正は、特許法第１７条の２第３項に規定する要件を満たしておらず、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　次に、仮に、本件補正が、特許法第１７条の２第３項に規定する要件を満たすものとして、本件補正が、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項を言う。以下同じ。）に規定する要件を満たすものであるかについて検討する。
　
４．補正目的の適否についての検討
（１）補正事項１について
　補正事項１は、補正前の請求項１の「前記メモリセル領域において前記積層ゲート電極構造を覆うように、また前記第１および第２の素子領域において前記第２のシリコン膜表面を覆うように、保護酸化膜を形成する工程と」を、補正後の請求項１の「熱処理により前記メモリセル領域における前記第１のシリコン膜表面および前記第２のシリコン膜表面に、また前記第１および第２の素子領域における前記第２のシリコン膜表面に、保護酸化膜を熱酸化膜として形成する工程と」と補正し、補正前の請求項１の「前記第１および第２の素子領域において前記第２のシリコン膜をパターニングし、第１および第２のゲート電極をそれぞれ形成する工程は、前記第２のシリコン膜が前記保護酸化膜を担持した状態で実行され」を、補正後の請求項１の「前記第１および第２の素子領域において前記第２のシリコン膜をパターニングし、第１および第２のゲート電極をそれぞれ形成する工程は、前記第２のシリコン膜が前記熱酸化膜を担持した状態で実行され」とする補正であり、保護酸化膜を形成する箇所について、メモリセル領域においては第１及び第２のシリコン膜表面に限定し、また、保護酸化膜を熱酸化によって形成された膜に限定することによって、特許請求の範囲を減縮をしようとする補正であるから、この補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正に該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２は、補正前の請求項２の「前記メモリセル領域において前記第３のゲート電極を覆うように、また前記第１および第２の素子領域において前記シリコン膜表面を覆うように、保護酸化膜を形成する工程と」を、補正後の請求項２の「熱処理により、前記メモリセル領域における前記第３のゲート電極表面に、また前記第１および第２の素子領域における前記シリコン膜表面に、保護酸化膜を熱酸化膜として形成する工程と」と補正し、補正前の請求項２の「前記第１および第２の素子領域において、前記シリコン膜をパターニングし、第１および第２のゲート電極をそれぞれ形成する工程において、前記シリコン膜は前記保護酸化膜を担持していることを特徴とする」を、補正後の請求項２の「前記第１および第２の素子領域において、前記シリコン膜をパターニングし、第１および第２のゲート電極をそれぞれ形成する工程において、前記シリコン膜は前記熱酸化膜を担持していることを特徴とする」とする補正であり、保護酸化膜を形成する箇所について、メモリセル領域においては第３のゲート電極の表面に限定し、また、保護酸化膜を熱酸化によって形成された膜に限定することによって、特許請求の範囲を減縮をしようとする補正であるから、この補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正に該当する。
　したがって、補正事項２は、特許法第１７条の２第４項に規定する要件を満たす。
　
（３）補正事項３について
　補正事項３は、補正前の請求項３の「前記メモリセル領域において前記積層ゲート電極構造を覆うように、また前記論理素子領域において前記第２のシリコン膜表面を覆うように、保護酸化膜を形成する工程と」を、補正後の請求項３の「熱処理により前記メモリセル領域における前記第１のシリコン膜表面および前記第２のシリコン膜表面に、また前記論理素子領域において前記第２のシリコン膜表面に、保護酸化膜を熱酸化膜として形成する工程と」と補正し、補正前の請求項３の「前記論理素子領域において前記第２のシリコン膜をパターニングし前記ゲート電極を形成する工程は、前記第２のシリコン膜が前記保護酸化膜を担持した状態で実行され」を、補正後の請求項３の「前記論理素子領域において前記第２のシリコン膜をパターニングし前記ゲート電極を形成する工程は、前記第２のシリコン膜が前記熱酸化膜を担持した状態で実行され」とする補正であり、保護酸化膜を形成する箇所について、メモリセル領域においては第１及び第２のシリコン膜表面に限定し、また、保護酸化膜を形成する方法を熱酸化膜に限定することによって、特許請求の範囲を減縮をしようとする補正であるから、この補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正に該当する。
　したがって、補正事項３は、特許法第１７条の２第４項に規定する要件を満たす。
　
（４）補正事項４，５について
　補正事項４，５については、上記３．（３）と（４）で検討したとおり、特許法第１７条の２第３項に規定する要件を満たしていないため、補正事項４，５は、請求項の削除、特許請求の範囲の減縮、誤記の訂正、明りょうでない記載の釈明のいずれを目的とする補正にも該当しない。
　
（５）補正目的の適否についての検討のまとめ
　以上のとおり、補正事項４，５は、特許法第１７条の２第４項に規定する要件を満たしていないから、補正事項４，５を含む本件補正は、特許法第１７条の２第４項に規定する要件を満たしておらず、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　次に、仮に、本件補正が、特許法第１７条の２第３項に規定する要件を満たし、かつ、特許法第１７条の２第４項に規定する要件を満たすものとして、本件補正後の特許請求に記載された発明が、特許出願の際独立して特許を受けることができるものか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項において準用する同法第１２６条第５項に規定する独立特許要件を満たすか）否かを、請求項３に係る発明（以下「本願補正発明」という。）について検討する。
　
５．独立特許要件についての検討
（１）本願補正発明
　本件補正後の請求項３に係る発明は、本件補正後の請求項３に記載されている事項により特定される、次のとおりのものである。
　
【請求項３】
「メモリセル領域と論理素子領域とを画成された基板上に、前記メモリセル領域に対応して不揮発性メモリ装置を形成し、前記論理素子領域に対応して半導体装置を形成する半導体集積回路装置の製造方法であって、
　前記基板上に、前記メモリセル領域を覆うトンネル絶縁膜と、前記メモリセル領域において前記トンネル絶縁膜を覆う第１のシリコン膜と、前記メモリセル領域において前記第１のシリコン膜を覆う絶縁膜と、前記論理素子領域を覆うゲート絶縁膜とを含む半導体構造を形成する工程と、
　前記半導体構造上に、前記メモリセル領域において前記絶縁膜を覆うように、また前記論理素子領域において前記ゲート絶縁膜を覆うように、第２のシリコン膜を堆積する工程と、
　前記論理素子領域において前記第２のシリコン膜を残し、前記メモリセル領域において選択的にコントロールゲート電極となる前記第２のシリコン膜と前記絶縁膜と前記第１のシリコン膜とをパターニングし、前記メモリセル領域において積層ゲート電極構造を形成する工程と、
　熱処理により前記メモリセル領域における前記第１のシリコン膜表面および前記第２のシリコン膜表面に、また前記論理素子領域において前記第２のシリコン膜表面に、保護酸化膜を熱酸化膜として形成する工程と、
　前記積層ゲート電極構造および前記第２のシリコン膜をマスクに、前記基板中に不純物元素のイオン注入を行い、前記メモリセル領域において前記積層ゲート電極構造の両側に拡散領域を形成する工程と、
　前記論理素子領域において前記第２のシリコン膜をパターニングし、ゲート電極を形成する工程と、
　前記論理素子領域において、前記ゲート電極をマスクにイオン注入を行い、拡散領域を形成する工程とを含み、
　前記論理素子領域において前記第２のシリコン膜をパターニングし前記ゲート電極を形成する工程は、前記第２のシリコン膜が前記熱酸化膜を担持した状態で実行され、
　さらに前記論理素子領域において前記ゲート電極をマスクにイオン注入を行い前記拡散領域を形成する工程の後に、前記積層ゲート電極構造および前記ゲート電極をＣＶＤ絶縁膜で覆い、前記ＣＶＤ絶縁膜をエッチバックすることにより、前記積層ゲート電極構造および前記ゲート電極のそれぞれに側壁絶縁膜を形成する工程と、
　前記論理素子領域に、前記ゲート電極、および前記ゲート電極の側壁絶縁膜をマスクに、二回目のイオン注入を行い、前記論理素子領域において前記ゲート電極の外側に、前記論理素子領域に先に形成された拡散領域よりも高濃度の拡散領域を形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。」
　
（２）引用例の表示
　　引用例１：特開２００１−１５６２７３号公報
　　引用例２：特開平８−１０７１５７号公報
　
（３）引用例１の記載、引用発明と、引用例２の記載
（３−１）引用例１の記載
ア．原査定の根拠となった拒絶の理由において引用された、本願の出願前に日本国内において頒布された刊行物である、特開２００１−１５６２７３号公報（以下「引用例１」という。）には、「半導体装置の製造方法」（発明の名称）に関して、図１〜５、図１５〜１６とともに、次の記載がある。（ここにおいて、下線は当合議体が付加したものである。以下同様。）
　
ａ．「【０００４】図１２（ａ）〜（ｄ）から図１６（ａ）〜（ｃ）までの各図は、従来の半導体装置の製造方法を工程順に説明するための断面図である。（省略）
【００１７】次に、図１５（ａ）に示す工程で、ゲート電極形成用マスク１２０を除去した後、
熱酸化法により、シリコン基板１０１上の露出しているシリコン層（単結晶シリコン層及び多結晶シリコン層）の表面部分を酸化して、シリコン基板１０１，不揮発性メモリ素子の積層ゲート，ロジック素子のゲート電極１２１を覆うシリコン酸化膜からなる第２の注入保護膜１２２を形成する。この第２の注入保護膜１２２は、不揮発性メモリ素子のソース・ドレイン注入の際の保護膜となるものである。
【００２１】次に、図１６（ａ）に示す工程で、ＬＤＤ注入用マスク１２７を除去した後、ＣＶＤ法により、基板上にＴＥＯＳ膜を堆積した後、異方性ドライエッチングによって、不揮発性メモリ素子の積層ゲートの側面およびロジック素子のゲート電極の側面にサイドウォールスペーサ１２９を形成する。」
　
ｂ．「【００２６】
【発明が解決しようとする課題】しかしながら、上記従来の混載型半導体装置の製造方法では、以下のような不具合があった。
【００２７】第１に、図１５（ｃ），（ｄ）に示す工程で、ロジック素子のＬＤＤ形成用イオン注入を行なう際に、基板全面を覆う不揮発性メモリ素子のソース・ドレイン注入保護膜となる第２の注入保護膜１２２が設けられているので、イオン加速用電圧を高い値（約５０ｋｅＶ）にせざるを得ない。その結果、ＬＤＤ拡散層−Ｐ型ウェル間に浅いＰＮ接合を形成することができず、素子微細化の要請に応えることが困難であった。
【００２８】第２に、図１５（ａ）に示す工程で、不揮発性メモリ素子のソース・ドレイン注入保護膜となる
第２の注入保護膜１２２を熱酸化により形成する際に、ロジック素子のゲート絶縁膜１１４の両端部に酸素が侵入して酸化膜が成長することによるいわゆるゲートバーズビークが発生する。その結果、ロジック素子のチャネル長のばらつきが大きくなり、ショートチャネル効果やトランジスタ特性のばらつきが顕著になる，つまり信頼性の低下を招くおそれがあった。
【００２９】第３に、
Ｐチャネル型トランジスタの高性能化（高速動作化）を図るためには、Ｎチャネル型トランジスタのゲート電極にリンをドープする一方、Ｐチャネル型トランジスタのゲート電極にはボロンをドープする（デュアルゲート構造）ことが好ましい。
　
ｃ．「【００４１】
【発明の実施形態】（第１の実施形態）
図１（ａ）〜（ｄ）から図５（ａ）〜（ｄ）は、本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
Ｒmemoは不揮発性メモリ素子が搭載されるメモリ領域，Ｒlogcはロジック素子（Ｐチャネル型，Ｎチャネル型トランジスタ）が搭載されるロジック領域
【００４２】まず、図１（ａ）に示す工程で、Ｐ型単結晶シリコンからなるシリコン基板１のメモリ領域Ｒmemoとロジック領域Ｒlogcの上に、シリコン酸化膜からなる素子分離絶縁膜２を形成した後、シリコン基板１の素子分離絶縁膜２によって囲まれる領域の上にシリコン酸化膜からなる第１の注入保護膜３を形成する。」
　
ｄ．「【００４６】次に、
図２（ａ）に示す工程で、熱酸化法により、メモリ領域Ｒmemo及びロジック領域Ｒlogcにおいてシリコン酸化膜からなるゲート絶縁膜８を形成した後に、ＣＶＤ法により、リンを含む多結晶シリコン膜からなる第１の多結晶シリコン膜９を形成する。この第１の多結晶シリコン膜９は、不揮発性メモリ素子の浮遊ゲート電極となるものであって、その厚みは約２００ｎｍである。
ＣＶＤ法により、不揮発性メモリ素子の電極間絶縁膜となるＯＮ膜１０ａ（酸化膜／窒化膜の積層膜）を形成する。
【００４７】次に、図２（ｂ）に示す工程で、メモリ領域Ｒmemo全体を覆うマスク１１を用いて、ドライエッチにより、ロジック領域ＲlogcのＯＮ膜１０ａおよび第１の多結晶シリコン膜９を順次除去する。」
　
ｅ．「【００５０】次に、図３（ａ）に示す工程で、しきい値制御注入用マスク１３を除去した後、バッファード弗酸を用いたウェットエッチによって、ロジック領域Ｒlogc上に残存しているゲート絶縁膜８を除去する。
【００５１】次に、
図３（ｂ）に示す工程で、熱酸化法により、シリコン酸化膜からなるロジック素子のゲート絶縁膜１４を形成する。このとき、メモリ領域ＲmemoにおけるＯＮ膜１０ａの表面も酸化されてＯＮＯ膜１０が形成される。その後、ＣＶＤ法により、リンを含む第２の多結晶シリコン膜１５を形成する。この第２の多結晶シリコン膜１５は、不揮発性メモリ素子の制御ゲート電極およびロジック素子のゲート電極となるものであって、その厚みは約２００ｎｍである。
【００５２】次に、
図３（ｃ）に示す工程で、ロジック領域Ｒlogc全体及びメモリ領域Ｒmemoのゲート形成領域を覆う積層ゲート形成用マスク１６を用いたドライエッチングにより、メモリ領域Ｒmemoにおける第２の多結晶シリコン膜１５，ＯＮＯ膜１０及び第１の多結晶シリコン膜９を順次パターニングして、制御ゲート電極１７，電極間絶縁膜１８及び浮遊ゲート電極１９からなる不揮発性メモリ素子の積層ゲートを形成する。
　
ｆ．「【００５４】ここで、本実施形態においては、
図３（ｄ）に示す工程で、積層ゲート形成用マスク１６を除去した後、ロジック素子のゲート電極を形成するのではなく、ロジック領域Ｒlogcにおける第２の多結晶シリコン膜１５を残したままで、熱酸化を行なって、シリコン基板１上の露出しているシリコン層（単結晶シリコン層及び多結晶シリコン層）の表面部分を酸化して、メモリ領域Ｒmemoにおけるシリコン基板１，不揮発性メモリ素子の積層ゲートと、ロジック領域Ｒlogcに残存している第２の多結晶シリコン膜１５の上にシリコン酸化膜からなる第２の注入保護膜２２を形成する。この第２の注入保護膜２２は、不揮発性メモリ素子のソース・ドレイン注入の際の保護膜となるものである。
【００５５】次に、
図４（ａ）に示す工程で、ロジック領域Ｒlogc全体を覆う不揮発性メモリ素子のソース・ドレイン形成用マスク２３を用いて、例えばヒ素イオン（Ａｓ
+
）およびリンイオン（Ｐ
+
）を注入することにより、不揮発性メモリ素子のソース・ドレイン拡散層２４を形成する。
【００５６】次に、図４（ｂ）に示す工程で、ソース・ドレイン形成用マスク２３を除去した後、アニールを兼ねて、イオン注入によるダメージを受けた不揮発性メモリ素子のゲート絶縁膜８を再酸化して絶縁性を回復する目的で、酸化性雰囲気中で約８５０℃，約４５分間の熱処理を施す。
その後、異方性エッチングにより、少なくともロジック領域Ｒlogcの第２の多結晶シリコン膜１５上に形成された第２の注入保護膜２２を除去する。このとき、第２の注入保護膜２２を異方性ドライエッチによって除去するので、不揮発性メモリ素子の積層ゲートの側面には第２の注入保護膜２２がサイドウォールとして残存している。
【００５７】次に、
図４（ｃ）に示す工程で、メモリ領域Ｒmemo全体及びロジック領域のＰチャネル型，Ｎチャネル型トランジスタの各ゲート電極形成領域を覆うゲート電極形成用マスク２０を用いたドライエッチングにより、多結晶シリコンからなるロジック領域Ｒlogcの第２の多結晶シリコン膜１５をパターニングして、ロジック素子のゲート電極２１を形成する。
【００５８】次に、図
４（ｄ）に示す工程で、ゲート電極形成用マスク２０を除去した後、メモリ領域Ｒmemo全体及びロジック領域ＲlogcのＰチャネル型トランジスタ形成領域を覆うＬＤＤ注入用マスク２５を用い、例えばリンイオン（Ｐ
+
 ）の注入を行なうことにより、ロジック領域ＲlogcにＮチャネル型トランジスタのＬＤＤ拡散層２６を形成する。
【００５９】次に、図５（ａ）に示す工程で、ＬＤＤ注入用マスク２５を除去した後、メモリ領域Ｒmemo全体及びロジック領域ＲlogcのＮチャネル型トランジスタ形成領域を覆うＬＤＤ注入用マスク２７を用いて、フッ化ボロンイオン（ＢＦ2+）を注入することにより、ロジック領域ＲlogcにＰチャネル型トランジスタのＬＤＤ拡散層２８を形成する。このイオン注入の際、イオン加速用電圧が約３０ｋｅＶで、ドーズ量が約１×１０13ｃｍ-2で、イオン注入方向を基板の法線方向から約７°傾けて、４ステップ注入を行なっている。
【００６０】次に、
図５（ｂ）に示す工程で、ＬＤＤ注入用マスク２７を除去した後、ＣＶＤ法によりＴＥＯＳ膜を堆積した後、異方性ドライエッチングによって、不揮発性メモリ素子の積層ゲートの側面と、ロジック素子のゲート電極２９の側面とにサイドウォールスペーサ２９を形成する。
【００６１】次に、
図５（ｃ）に示す工程で、メモリ領域Ｒmemo全体及びロジック領域ＲlogcのＰチャネル型トランジスタ形成領域を覆うソース・ドレイン注入用マスク３０を用いて、ヒ素等のイオンを注入することにより、ロジック領域ＲlogcにＮチャネル型トランジスタのソース・ドレイン拡散層３１を形成する。
【００６２】次に、図５（ｄ）に示す工程で、ソース・ドレイン注入用マスク３０を除去した後、メモリ領域Ｒmemo全体及びロジック領域ＲlogcのＮチャネル型トランジスタ形成領域を覆うソース・ドレイン注入用マスク３２を用いて、フッ化ボロンイオン（ＢＦ2+）の注入を行なうことにより、ロジック領域ＲlogcにＰチャネル型トランジスタのソース・ドレイン拡散層３３を形成する。このイオン注入の条件は、イオン加速用電圧が約３０ｋｅＶで、ドーズ量が約３×１０15ｃｍ-2である。」
　
ｇ．「【００６８】さらに、
図４（ｂ）に示す工程では、第２の注入保護膜２２を異方性ドライエッチによって除去するので、不揮発性メモリ素子の浮遊ゲート電極を含む積層ゲートの側面に第２の注入保護膜２２を残存させたままで、ロジック領域Ｒlogcの第２の多結晶シリコン膜１５上の第２の注入保護膜２２を除去することができる。その後、図４（ｃ）に示す工程で、ロジック素子のゲート電極２１を形成する際には、不揮発性メモリ素子の浮遊ゲート電極１９は第２の注入保護膜２２によって覆われているため、不揮発性メモリ素子の信頼性が劣化することはなく、また、不揮発性メモリ素子の信頼性向上に必要な熱酸化処理の影響を受けることなく、微細なロジック素子を制御性よく製造することができる。
　
ｈ．図３（ｂ）を参照すると、第２の多結晶シリコン膜１５は、メモリ領域ＲmemoにおいてＯＮＯ膜１０を覆うように形成され、ロジック領域Ｒlogcにおいてゲート絶縁膜１４を覆うように形成されることが、見て取れる。
　
ｉ．図４（ａ）を参照すると、不揮発性メモリ素子のソース・ドレイン拡散層２４を形成するためにイオン注入を行うにあたり、マスク２３以外に、不揮発性メモリ素子の積層ゲートがマスクとして機能していることが、見て取れる。
　
ｊ．図４（ｄ）を参照すると、Ｎチャネル型トランジスタのＬＤＤ拡散層２６を形成する工程において、イオン注入のマスクとして機能しているのは、ＬＤＤ注入用マスク２５のみでなく、ロジック素子のゲート電極２１であることが、見て取れる。
　
ｋ．図５（ｃ）を参照すると、ロジック領域ＲlogcのＮチャネル型トランジスタのソース・ドレイン拡散層３１を形成するためにイオン注入を行うにあたり、マスク３０以外に、ゲート電極２１及びサイドウォールスペーサ２９がマスクとして機能していることが見て取れる。
　
イ．摘記した上記ｆ．の段落【００５４】に記載された「
熱酸化を行なって
第２の注入保護膜２２を形成
　なお、第２の注入保護膜２２が熱酸化によって形成された膜であることは、以下に補足的に示すように、図３（ｄ）に不明りょうな点が認められるものの、第１の理由、第２の理由からも明らかである。
　
　第１の理由：摘記した上記ｂ．の段落【００２８】に記載されているように、引用例１で提示された課題の一つは、「図１５（ａ）に示す工程で、・・・
第２の注入保護膜１２２を熱酸化により形成する際に
ゲートバーズビークが発生する
　そして、当該課題を解決して、ロジック素子のゲート絶縁膜の両端部にバーズビークが発生しないようにするために、上記ｆ．の段落【００５４】に記載されているように、「ロジック素子のゲート電極を形成するのではなく、ロジック領域Ｒlogcにおける第２の多結晶シリコン膜１５を残したままで、熱酸化を行なって、シリコン基板１上の露出しているシリコン層（単結晶シリコン層及び多結晶シリコン層）の表面部分を酸化」するという新たな工程を採用しているのである。もし、第２の注入保護膜２２を堆積により形成しているのであれば、ロジック素子のゲート絶縁膜の両端部にバーズビークが発生しなくなるので、図１５（ａ）に示されている従来の工程に代えて、上記新たな工程を採用する必要がない。上記新たな工程を採用していること自体が、第２の注入保護膜２２を熱酸化によって形成していることの根拠となっている。
　
　第２の理由：「第２の注入保護膜２２」は「不揮発性メモリ素子のソース・ドレイン注入の際の保護膜となるものである」（段落【００５４】）とともに、「第２の注入保護膜２２を異方性ドライエッチによって除去」して「不揮発性メモリ素子の積層ゲートの側面には第２の注入保護膜２２がサイドウォールとして残存」（段落【００５６】）させることによって、「不揮発性メモリ素子の
浮遊ゲート電極１９は第２の注入保護膜２２によって覆われているため、不揮発性メモリ素子の信頼性が劣化することはなく
　
　周知例１：特開平１０−６５０２８号公報
　
「【００４５】次いで図１２に示されるように、
熱酸化法等で半導体基板１１全面に酸化膜薄層２１を形成する。
　
　周知例２：特開平９−２４６５００号公報
　
「【００３５】続いて、図２（ｂ）に示すように、
第１及び第２の導電性多結晶シリコン膜のゲート電極に熱酸化法によりシリコン酸化膜109 （後酸化膜）を形成
　
　したがって、浮遊ゲート電極を覆って不揮発メモリ素子の信頼性を劣化させないようにするためにも形成される「第２の注入保護膜２２」は熱酸化膜であると考えるのが相当である。
　
　なお、引用例１の図３（ｄ）には、第２の注入保護膜２２が、不揮発性メモリ素子の積層ゲートと、ソース・ドレイン拡散層２４が形成される基板表面と、素子分離絶縁膜２を覆うように形成されることが示されているので、第２の注入保護膜２２が堆積膜として形成されているようにも見えるが、単に、第２の注入保護膜２２を形成することによって酸化膜厚が増加することを示しているのであって、必ずしも第２の注入保護膜２２が形成されている様子を正確に表しているものではないと考えられる。
　
（３−２）引用発明
　上記（３−１）のア．とイ．を総合すれば、引用例１には、次の発明（以下、「引用発明」という。）が記載されているものと認められる。
　
「メモリ領域Ｒmemoとロジック領域Ｒlogcが画成されたシリコン基板１上に、前記メモリ領域において不揮発性メモリ素子を形成し、前記ロジック領域においてＮチャネル型トランジスタからなるロジック素子を形成する半導体装置の製造方法であって、
　前記シリコン基板１上に、メモリ領域Ｒmemoにおいて、熱酸化法により、シリコン酸化膜からなるゲート絶縁膜８を形成し、ＣＶＤ法により、第１の多結晶シリコン膜９を形成し、ＣＶＤ法により、不揮発性メモリ素子の電極間絶縁膜となるＯＮ膜１０ａを形成し、熱酸化法により、ロジック領域Ｒlogcにおいて、シリコン酸化膜からなるロジック素子のゲート絶縁膜１４を形成するとともに、メモリ領域Ｒmemoにおいて、前記ＯＮ膜１０ａの表面も酸化してＯＮＯ膜１０を形成する工程と、
　ＣＶＤ法により、リンを含む第２の多結晶シリコン膜１５を、メモリ領域ＲmemoにおいてＯＮＯ膜１０を覆うように形成し、ロジック領域Ｒlogcにおいてゲート絶縁膜１４を覆うように形成する工程と、
　ロジック領域Ｒlogc全体及びメモリ領域Ｒmemoのゲート形成領域を覆う積層ゲート形成用マスク１６を用いたドライエッチングにより、メモリ領域Ｒmemoにおける第２の多結晶シリコン膜１５，ＯＮＯ膜１０及び第１の多結晶シリコン膜９を順次パターニングして、制御ゲート電極１７，電極間絶縁膜１８及び浮遊ゲート電極１９からなる不揮発性メモリ素子の積層ゲートを形成する工程と、
　熱酸化を行なって、メモリ領域Ｒmemoにおけるシリコン基板１、不揮発性メモリ素子の積層ゲートと、ロジック領域Ｒlogcに残存している第２の多結晶シリコン膜１５の上にシリコン酸化膜からなる第２の注入保護膜２２を形成する工程と、
　不揮発性メモリ素子の積層ゲートと、ロジック領域Ｒlogc全体を覆う不揮発性メモリ素子のソース・ドレイン形成用マスク２３とをマスクとして、イオン注入を行うことにより、不揮発性メモリ素子のソース・ドレイン拡散層２４を形成する工程と、
　ロジック領域Ｒlogcの第２の多結晶シリコン膜１５をパターニングして、ロジック素子のゲート電極２１を形成する工程と、
　前記ロジック素子のゲート電極２１をマスクとしてイオン注入を行うことにより、ロジック領域ＲlogcにＮチャネル型トランジスタのＬＤＤ拡散層２６を形成する工程とを含み、
　前記ロジック素子のゲート電極２１を形成する工程（７）は、前記第２の多結晶シリコン膜１５の上に前記第２の注入保護膜２２を担持しない状態で実行され、
　ロジック領域Ｒlogcに前記ゲート電極２１をマスクとして前記Ｎチャネル型トランジスタのＬＤＤ拡散層２６を形成する工程の後に、ＣＶＤ法によりＴＥＯＳ膜を堆積した後、異方性ドライエッチングによって、不揮発性メモリ素子の積層ゲートの側面と、ロジック素子のゲート電極２１の側面とにサイドウォールスペーサ２９を形成する工程と、
　ロジック領域Ｒlogcに、ソース・ドレイン注入用マスク３０、ゲート電極２１及びサイドウォールスペーサ２９をマスクとして、ヒ素等のイオンを注入することにより、Ｎチャネル型トランジスタのソース・ドレイン拡散層３１を形成する工程を含むことを特徴とする、半導体装置の製造方法。」
　
（３−３）引用例２の記載
　原査定の根拠となった拒絶の理由において引用された、本願の出願前に日本国内において頒布された刊行物である、特開平８−１０７１５７号公報（以下「引用例２」という。）には、「半導体装置とその製造方法」（発明の名称）に関して、図１（ｃ）、図２（ａ）とともに、次の記載がある。
　
ａ．「【００３２】次に、図１（ｃ）に示すように、前記レジストパターン１０５を剥離後、
８５０℃、Ｂｏｘ雰囲気で酸化することにより、前記領域ＨＶＲにあるゲート電極１０４ａに後酸化膜１０６が形成される
これと同時に、前記領域ＨＶＲにおいて前記多結晶シリコン膜１０４ａによって覆われていない領域、及び領域ＬＶＲにある前記多結晶シリコン１０４上にも前記後酸化膜１０６が形成される。次に、領域ＬＶＲにある後酸化膜１０６上に、周知のリソグラフィー技術を用いてゲート電極に対応したパターンをレジスト１０７によって形成する。
【００３３】次に、図２（ａ）に示すように、
前記パターニングされたレジスト１０７をマスクとして、領域ＬＶＲの前記後酸化膜１０６及び多結晶シリコン膜１０４及び前記シリコン酸化膜１０３をエッチングし、多結晶シリコン膜１０４によってゲート電極１０４ｂを形成する。
　
（４）対比
（４−１）次に、本願補正発明と引用発明とを対比する。
ア．引用発明の「メモリ領域Ｒmemo」、「ロジック領域Ｒlogc」、「シリコン基板１」、「不揮発性メモリ素子」、「Ｎチャネル型トランジスタからなるロジック素子」、「半導体装置の製造方法」は、それぞれ、本願補正発明の「メモリセル領域」、「論理素子領域」、「基板」、「不揮発性メモリ装置」、「半導体装置」、「半導体集積回路装置の製造方法」に相当するから、引用発明の「メモリ領域Ｒmemoとロジック領域Ｒlogcが画成されたシリコン基板１上に、前記メモリ領域において不揮発性メモリ素子を形成し、前記ロジック領域においてＮチャネル型トランジスタからなるロジック素子を形成する半導体装置の製造方法であって」は、本願補正発明の「メモリセル領域と論理素子領域とを画成された基板上に、前記メモリセル領域に対応して不揮発性メモリ装置を形成し、前記論理素子領域に対応して半導体装置を形成する半導体集積回路装置の製造方法であって」に相当する。
　
イ．引用発明において、「メモリ領域Ｒmemoにおいて、熱酸化法により」形成される「シリコン酸化膜からなるゲート絶縁膜８」は、本願補正発明の「前記メモリセル領域を覆うトンネル絶縁膜」に相当し、以下同様に、「第１の多結晶シリコン膜９」は「第１のシリコン膜」に、「ＯＮＯ膜１０」は「絶縁膜」にそれぞれ相当し、引用発明において「ロジック領域Ｒlogcにおいて」「熱酸化法により」形成される「シリコン酸化膜からなるロジック素子のゲート絶縁膜１４」は、本願補正発明の「前記論理素子領域を覆うゲート絶縁膜」に対応するから、引用発明の「前記シリコン基板１上に、メモリ領域Ｒmemoにおいて、熱酸化法により、シリコン酸化膜からなるゲート絶縁膜８を形成し、ＣＶＤ法により、第１の多結晶シリコン膜９を形成し、ＣＶＤ法により、不揮発性メモリ素子の電極間絶縁膜となるＯＮ膜１０ａを形成し、熱酸化法により、ロジック領域Ｒlogcにおいて、シリコン酸化膜からなるロジック素子のゲート絶縁膜１４を形成するとともに、メモリ領域Ｒmemoにおいて、前記ＯＮ膜１０ａの表面も酸化してＯＮＯ膜１０を形成する工程と」は、本願補正発明の「前記基板上に、前記メモリセル領域を覆うトンネル絶縁膜と、前記メモリセル領域において前記トンネル絶縁膜を覆う第１のシリコン膜と、前記メモリセル領域において前記第１のシリコン膜を覆う絶縁膜と、前記論理素子領域を覆うゲート絶縁膜とを含む半導体構造を形成する工程と」に相当する。
　
ウ．引用発明の「ＣＶＤ法により、リンを含む第２の多結晶シリコン膜１５を」「形成する」ことは、本願補正発明の「第２のシリコン膜を堆積する」ことに対応し、以下同様に、「ＯＮＯ膜１０」は「絶縁膜」に、「ゲート絶縁膜１４」は「ゲート絶縁膜」にそれぞれ相当するから、引用発明の「ＣＶＤ法により、リンを含む第２の多結晶シリコン膜１５を、メモリ領域ＲmemoにおいてＯＮＯ膜１０を覆うように形成し、ロジック領域Ｒlogcにおいてゲート絶縁膜１４を覆うように形成する工程と」は、本願補正発明の「前記半導体構造上に、前記メモリセル領域において前記絶縁膜を覆うように、また前記論理素子領域において前記ゲート絶縁膜を覆うように、第２のシリコン膜を堆積する工程と」に相当する。
　
エ．引用発明において、「ロジック領域Ｒlogc全体」「を覆う積層ゲート形成用マスク１６を用いたドライエッチング」を行うことは、ロジック領域Ｒlogcの第２の多結晶シリコン膜１５に対してエッチングは行われず、そのまま残ることを意味するから、本願補正発明の「前記論理素子領域において前記第２のシリコン膜を残」すことに相当する。また、引用発明の「制御ゲート電極１７」、「制御ゲート電極１７，電極間絶縁膜１８及び浮遊ゲート電極１９からなる不揮発性メモリ素子の積層ゲート」は、それぞれ本願補正発明の「コントロールゲート電極」、「積層ゲート電極構造」に相当するから、引用発明の「メモリ領域Ｒmemoのゲート形成領域を覆う積層ゲート形成用マスク１６を用いたドライエッチングにより、メモリ領域Ｒmemoにおける第２の多結晶シリコン膜１５，ＯＮＯ膜１０及び第１の多結晶シリコン膜９を順次パターニングして、制御ゲート電極１７，電極間絶縁膜１８及び浮遊ゲート電極１９からなる不揮発性メモリ素子の積層ゲートを形成する」ことは、本願補正発明の「前記メモリセル領域において選択的にコントロールゲート電極となる前記第２のシリコン膜と前記絶縁膜と前記第１のシリコン膜とをパターニングし、前記メモリセル領域において積層ゲート電極構造を形成する」ことに相当する。
　
オ．引用発明の「メモリ領域Ｒmemoにおける」「不揮発性メモリ素子の積層ゲート」「の上に」は、本願補正発明の「前記メモリセル領域における前記第１のシリコン膜表面および前記第２のシリコン膜表面に」に相当し、
引用発明の「ロジック領域Ｒlogcに残存している第２の多結晶シリコン膜１５の上に」は、本願補正発明の「前記論理素子領域において前記第２のシリコン膜表面に」に相当し、引用発明の「熱酸化を行なって」「シリコン酸化膜からなる第２の注入保護膜２２を形成する」ことは、本願補正発明の「熱処理により」「保護酸化膜を熱酸化膜として形成する」ことに相当する。
　
カ．引用発明の「不揮発性メモリ素子の積層ゲート」「をマスクとして、イオン注入を行うことにより、不揮発性メモリ素子のソース・ドレイン拡散層２４を形成する工程」は、本願補正発明の「前記積層ゲート電極構造」「をマスクに、前記基板中に不純物元素のイオン注入を行い、前記メモリセル領域において前記積層ゲート電極構造の両側に拡散領域を形成する工程」に相当する。
　
キ．引用発明の「ロジック領域Ｒlogcの第２の多結晶シリコン膜１５をパターニングして、ロジック素子のゲート電極２１を形成する工程」は、本願補正発明の「前記論理素子領域において前記第２のシリコン膜をパターニングし、ゲート電極を形成する工程」に相当する。
　
ク．引用発明の「前記ロジック素子のゲート電極２１をマスクとしてイオン注入を行うことにより、ロジック領域ＲlogcにＮチャネル型トランジスタのＬＤＤ拡散層２６を形成する工程」は、本願補正発明の「前記論理素子領域において、前記ゲート電極をマスクにイオン注入を行い、拡散領域を形成する工程」に相当する。
　
ケ．引用発明の「ロジック領域Ｒlogcに前記ゲート電極２１をマスクとして前記Ｎチャネル型トランジスタのＬＤＤ拡散層２６を形成する工程の後に」は、本願補正発明の「前記論理素子領域において前記ゲート電極をマスクにイオン注入を行い前記拡散領域を形成する工程の後に」に相当する。また、引用発明の「ＣＶＤ法によりＴＥＯＳ膜を堆積」する際に、ＴＥＯＳ膜は、不揮発性メモリ素子の積層ゲートと、ロジック素子のゲート電極を含む基板１全体を覆うように形成されることは明らかであるから、引用発明の「ＣＶＤ法によりＴＥＯＳ膜を堆積」することは、本願補正発明の「前記積層ゲート電極構造および前記ゲート電極をＣＶＤ絶縁膜で覆」うことに相当する。そして、引用発明の「異方性ドライエッチングによって、不揮発性メモリ素子の積層ゲートの側面と、ロジック素子のゲート電極２９の側面とにサイドウォールスペーサ２９を形成する」ことは、本願補正発明の「前記ＣＶＤ絶縁膜をエッチバックすることにより、前記積層ゲート電極構造および前記ゲート電極のそれぞれに側壁絶縁膜を形成する」ことに相当する。
　
コ．引用発明の「ロジック領域Ｒlogcに」「ゲート電極２１及びサイドウォールスペーサ２９をマスクとして、ヒ素等のイオンを注入する」ことは、本願補正発明の「前記論理素子領域に、前記ゲート電極、および前記ゲート電極の側壁絶縁膜をマスクに、二回目のイオン注入を行」うことに相当している。また、引用発明の「Ｎチャネル型トランジスタのソース・ドレイン拡散層３１」は「Ｎチャネル型トランジスタのＬＤＤ拡散層２６」よりも高濃度の拡散領域であるから、引用発明の「Ｎチャネル型トランジスタのソース・ドレイン拡散層３１を形成する」ことは、本願補正発明の「前記論理素子領域において前記ゲート電極の外側に、前記論理素子領域に先に形成された拡散領域よりも高濃度の拡散領域を形成する」ことに相当している。
　
（４−２）そうすると、本願補正発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「メモリセル領域と論理素子領域とを画成された基板上に、前記メモリセル領域に対応して不揮発性メモリ装置を形成し、前記論理素子領域に対応して半導体装置を形成する半導体集積回路装置の製造方法であって、
　前記基板上に、前記メモリセル領域を覆うトンネル絶縁膜と、前記メモリセル領域において前記トンネル絶縁膜を覆う第１のシリコン膜と、前記メモリセル領域において前記第１のシリコン膜を覆う絶縁膜と、前記論理素子領域を覆うゲート絶縁膜とを含む半導体構造を形成する工程と、
　前記半導体構造上に、前記メモリセル領域において前記絶縁膜を覆うように、また前記論理素子領域において前記ゲート絶縁膜を覆うように、第２のシリコン膜を堆積する工程と、
　前記論理素子領域において前記第２のシリコン膜を残し、前記メモリセル領域において選択的にコントロールゲート電極となる前記第２のシリコン膜と前記絶縁膜と前記第１のシリコン膜とをパターニングし、前記メモリセル領域において積層ゲート電極構造を形成する工程と、
　熱処理により前記メモリセル領域における前記第１のシリコン膜表面および前記第２のシリコン膜表面に、また前記論理素子領域において前記第２のシリコン膜表面に、保護酸化膜を熱酸化膜として形成する工程と、
　前記積層ゲート電極構造をマスクに、前記基板中に不純物元素のイオン注入を行い、前記メモリセル領域において前記積層ゲート電極構造の両側に拡散領域を形成する工程と、
　前記論理素子領域において前記第２のシリコン膜をパターニングし、ゲート電極を形成する工程と、
　前記論理素子領域において、前記ゲート電極をマスクにイオン注入を行い、拡散領域を形成する工程とを含み、
　さらに前記論理素子領域において前記ゲート電極をマスクにイオン注入を行い前記拡散領域を形成する工程の後に、前記積層ゲート電極構造および前記ゲート電極をＣＶＤ絶縁膜で覆い、前記ＣＶＤ絶縁膜をエッチバックすることにより、前記積層ゲート電極構造および前記ゲート電極のそれぞれに側壁絶縁膜を形成する工程と、
　前記論理素子領域に、前記ゲート電極、および前記ゲート電極の側壁絶縁膜をマスクに、二回目のイオン注入を行い、前記論理素子領域において前記ゲート電極の外側に、前記論理素子領域に先に形成された拡散領域よりも高濃度の拡散領域を形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。」
　
《相違点》
《相違点１》
　「前記メモリセル領域において前記積層ゲート電極構造の両側に拡散領域を形成する工程」において、本願補正発明と引用発明はともに「積層ゲート電極構造」をマスクとしてイオン注入を行う点において共通しているが、本願補正発明は、「前記第２のシリコン膜」をマスクとしてイオン注入を行っているのに対して、引用発明は、「ロジック領域Ｒlogc全体を覆う不揮発性メモリ素子のソース・ドレイン形成用マスク２３」を用いてイオン注入を行っている点。
　
《相違点２》
　「前記論理素子領域において前記第２のシリコン膜をパターニングし前記ゲート電極を形成する工程」において、本願補正発明は、「前記第２のシリコン膜が前記熱酸化膜を担持した状態で実行」しているのに対して、引用発明は、本願補正発明の「第２のシリコン膜」に対応する「第２の多結晶シリコン膜１５」が、本願補正発明の「熱酸化膜」に対応する「第２の注入保護膜２２」を、「担持しない状態で実行」している点。
　
（５）相違点１、２についての判断
（５−１）相違点１について
　引用発明において、不揮発性メモリ素子のソース・ドレイン拡散層２４を形成するにあたり、ロジック領域Ｒlogc全体を覆う不揮発性メモリ素子のソース・ドレイン形成用マスク２３を形成することによって、ソース・ドレイン拡散層２４を形成するために注入されるヒ素イオンやリンイオンが、Ｐ型ウエル７とＮ型ウエル５に注入されることを防止しているものと認められる。そして、上記イオンの注入の際、ロジック領域Ｒlogcにおいては、ソース・ドレイン形成用マスク２３の下方に位置する、第２の多結晶シリコン膜１５も上記ヒ素イオンやリンイオンのマスクとして機能し得るものと認められる。
　したがって、引用発明においても、本願補正発明の「第２のシリコン膜」に相当する「第２の多結晶シリコン膜１５」が、不揮発性メモリ素子のソース・ドレイン拡散層２４を形成するイオン注入におけるマスクとみなし得るものであるから、相違点１については本願補正発明と引用発明の実質的な相違点とは認められない。
　
　また、たとえ、引用発明において、「第２の多結晶シリコン膜１５」が、不揮発性メモリ素子のソース・ドレイン拡散層２４を形成するイオン注入におけるマスクとして機能していないものであるとしても、引用発明において、不揮発性メモリ素子のソース・ドレイン拡散層２４を形成するにあたり、ヒ素イオンやリンイオンがＰ型ウエル７とＮ型ウエル５に注入されることを防止し得る程度に、第２の注入保護膜２２及び第２の多結晶シリコン膜１５が十分な厚さを有するものとすることにより、ソース・ドレイン形成用マスク２３の形成を省略して、第２の多結晶シリコン膜１５をイオン注入におけるマスクすることは、当業者が適宜なし得たことと認められる。
　なお、この場合、第２の多結晶シリコン膜１５にもイオンが注入されることとなるので、デュアルゲート構造におけるゲート電極の不純物濃度を最適化するという意味では不利であるが、ロジック領域Ｒlogcのトランジスタのソース・ドレイン拡散層３１，３３を形成する際のイオン注入により、ゲート電極２１の不純物濃度はある程度調整可能と認められるので、ソース・ドレイン形成用マスク２３を省略することに阻害要因があるとまでは言えない。
　
　したがって、相違点１については、本願補正発明と引用発明の実質的な相違点とは認められないか、たとえそうではなくとも、引用発明において相違点１に係る構成とすることは当業者が容易になし得たことである。
　
（５−２）相違点２について
　引用発明において、「ロジック素子のゲート電極２１を形成する工程」が「前記第２の多結晶シリコン膜１５の上に前記第２の注入保護膜２２を担持しない状態で実行され」るのは、不揮発性メモリ素子の積層ゲートの側面にサイドウォールを形成することにともなって、ロジック領域Ｒlogcの前記第２の注入保護膜２２を異方性ドライエッチによって除去したためである。そして、ロジック領域Ｒlogcの第２の注入保護膜２２を異方性ドライエッチによって除去するのは、不揮発性メモリ素子のソース・ドレイン拡散層２４の形成が終了したので、イオン注入の際の保護膜である第２の注入保護膜２２が不要となったためであると認められる。
　一方、引用例１に記載された従来の製造方法において、図１５（ａ）に示す工程で形成された、不揮発性メモリ素子のソース・ドレイン注入の際の保護膜となる、第２の注入保護膜１２２は、不揮発性メモリ素子のソース・ドレイン拡散層１２４を形成した後もしばらく除去されることはなく、図１６（ａ）に示す工程において、基板上に堆積されたＴＥＯＳ膜を異方性ドライエッチングして、サイドウォールスペーサ１２９を形成する際に、同時にドライエッチングされているものと認められる。つまり、上記従来の製造方法において、上記第２の注入保護膜１２２を除去するための専用の工程は設けておらず、サイドウォールスペーサ１２９の形成工程において、第２の注入保護膜を除去してもよいことが示されている。
　そして、半導体製造の技術分野において、一つの工程を他の工程で代用できる際に、当該一つの工程を省略することにより、製造工程を簡略化することは、当業者が当然考慮すべき周知の課題であり、また、第２の注入保護膜１２２の専用の除去工程が無く、後続の他の膜の除去工程で同時に除去されている、引用例１の上記従来の製造方法を勘案することによって、引用発明において、第２の注入保護膜２２の除去を、不揮発性メモリ素子のソース・ドレイン拡散層２４の形成が終了した直後に実施することに代えて、不揮発性メモリ素子の積層ゲートの側面と、ロジック素子のゲート電極２１の側面にサイドウォールスペーサ２９を形成するために異方性ドライエッチングを実施する工程を利用して、第２の注入保護膜２２の除去を実施するようにすることは、当業者が容易に想到し得たことである。
　このとき、引用発明は、ロジック素子のゲート電極２１を形成する工程において、第２の注入保護膜２２は除去されていないので、前記第２の多結晶シリコン膜１５の上に前記第２の注入保護膜２２を担持した状態で、ゲート電極２１の形成が実行されることとなる。
　
　また、上記（３）（３−３）において摘記されているように、引用例２には、ゲート電極となる多結晶シリコン膜１０４ａ上に後酸化膜１０６を熱酸化によって形成した状態で、レジスト１０７を形成し、前記レジスト１０７をマスクとしてエッチングすることにより、ゲート電極１０４ｂを形成することが記載されている。つまり、多結晶シリコン膜をパターニングしてゲート電極を形成するにあたり、多結晶シリコン膜上に熱酸化膜を介してレジスト膜を形成し、当該レジスト膜をマスクとして上記熱酸化膜及び多結晶シリコン膜エッチングすることによってゲート電極をパターニングすることは、当業者が必要により適宜なし得る程度のことである。
　
　したがって、引用発明において相違点２に係る構成とすることは当業者が容易になし得たことである。
　
（６）判断についてのまとめ
　以上のとおり、引用発明において、上記相違点１、２に係る構成とすることは、当業者が容易に想到できたものである。
　
（７）独立特許要件についての検討のまとめ
　本願補正発明は、周知の技術を勘案することにより、引用例１，２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
６．補正却下の決定のむすび
　以上の次第で、補正事項４、５を含む本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たしておらず、仮にそうではないとしても、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により、却下すべきものである。
　
第３．本願発明について
１．本願発明
　以上のとおり、本件補正（平成２４年１月２０日に提出された手続補正書による補正）は却下されたので、本願の請求項１〜５に係る発明は、平成２２年７月２９日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されている事項により特定されるとおりのものであり、そのうち、請求項３に係る発明（以下「本願発明」という。）は、請求項３に記載された、次のとおりのものである。
　
【請求項３】
「メモリセル領域と論理素子領域とを画成された基板上に、前記メモリセル領域に対応して不揮発性メモリ装置を形成し、前記論理素子領域に対応して半導体装置を形成する半導体集積回路装置の製造方法であって、
　前記基板上に、前記メモリセル領域を覆うトンネル絶縁膜と、前記メモリセル領域において前記トンネル絶縁膜を覆う第１のシリコン膜と、前記メモリセル領域において前記第１のシリコン膜を覆う絶縁膜と、前記論理素子領域を覆うゲート絶縁膜とを含む半導体構造を形成する工程と、
　前記半導体構造上に、前記メモリセル領域において前記絶縁膜を覆うように、また前記論理素子領域において前記ゲート絶縁膜を覆うように、第２のシリコン膜を堆積する工程と、
　前記論理素子領域において前記第２のシリコン膜を残し、前記メモリセル領域において選択的にコントロールゲート電極となる前記第２のシリコン膜と前記絶縁膜と前記第１のシリコン膜とをパターニングし、前記メモリセル領域において積層ゲート電極構造を形成する工程と、
　前記メモリセル領域において前記積層ゲート電極構造を覆うように、また前記論理素子領域において前記第２のシリコン膜表面を覆うように、保護酸化膜を形成する工程と、
　前記積層ゲート電極構造および前記第２のシリコン膜をマスクに、前記基板中に不純物元素のイオン注入を行い、前記メモリセル領域において前記積層ゲート電極構造の両側に拡散領域を形成する工程と、
　前記論理素子領域において前記第２のシリコン膜をパターニングし、ゲート電極を形成する工程と、
　前記論理素子領域において、前記ゲート電極をマスクにイオン注入を行い、拡散領域を形成する工程とを含み、
　前記論理素子領域において前記第２のシリコン膜をパターニングし前記ゲート電極を形成する工程は、前記第２のシリコン膜が前記保護酸化膜を担持した状態で実行され、
　さらに前記論理素子領域において前記ゲート電極をマスクにイオン注入を行い前記拡散領域を形成する工程の後に、前記積層ゲート電極構造および前記ゲート電極をＣＶＤ絶縁膜で覆い、前記ＣＶＤ絶縁膜をエッチバックすることにより、前記積層ゲート電極構造および前記ゲート電極のそれぞれに側壁絶縁膜を形成する工程と、
　前記論理素子領域に、前記ゲート電極、および前記ゲート電極の側壁絶縁膜をマスクに、二回目のイオン注入を行い、前記論理素子領域において前記ゲート電極の外側に、前記論理素子領域に先に形成された拡散領域よりも高濃度の拡散領域を形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。」
　
２．引用例１の記載、引用発明と、引用例２の記載
　引用例１の記載、引用発明と、引用例２の記載については、前記第２．５．（３）の（３−１）〜（３−３）において認定したとおりである。
　
３．対比・判断 
　前記第２．の２．（３）と４．（３）で検討したように、本願補正発明は、本件補正前の請求項３の「前記メモリセル領域において前記積層ゲート電極構造を覆うように、また前記論理素子領域において前記第２のシリコン膜表面を覆うように、保護酸化膜を形成する工程と」を、本件補正後の請求項３の「熱処理により前記メモリセル領域における前記第１のシリコン膜表面および前記第２のシリコン膜表面に、また前記論理素子領域において前記第２のシリコン膜表面に、保護酸化膜を熱酸化膜として形成する工程と」と補正し、本件補正前の請求項３の「前記論理素子領域において前記第２のシリコン膜をパターニングし前記ゲート電極を形成する工程は、前記第２のシリコン膜が前記保護酸化膜を担持した状態で実行され」を、本件補正後の請求項３の「前記論理素子領域において前記第２のシリコン膜をパターニングし前記ゲート電極を形成する工程は、前記第２のシリコン膜が前記熱酸化膜を担持した状態で実行され」とする補正であり、保護酸化膜を形成する箇所について、メモリセル領域においては第１及び第２のシリコン膜表面に限定し、また、保護酸化膜を熱酸化によって形成された膜に限定するものである。逆に言えば、本件補正前の発明（本願発明）は、本願補正発明から、上記の各限定を省いたものである。
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである本願補正発明が、前記第２．５．において検討したとおり、周知の技術を勘案することにより、引用例１，２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、周知の技術を勘案することにより、引用例１，２に記載された発明に基づいて当業者が容易に発明をすることができたものである。 
　
第４．結言 
　以上のとおり、本願発明は、周知の技術を勘案することにより、引用例１，２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。