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　特願２００１−２９４９８０「改善された接地電圧供給ライン構造を有する半導体メモリ装置」拒絶査定不服審判事件〔平成１４年　６月２１日出願公開、特開２００２−１７６１１０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１３年９月２６日（パリ条約による優先権主張２０００年１０月１８日、大韓民国）の出願であって、平成２３年９月７日付けの拒絶理由通知に対して、同年１２月１２日に手続補正書及び意見書が提出されたが、同年１２月２６日付けで拒絶査定がなされ、それに対して、平成２４年３月１６日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　本願の請求項１に係る発明（以下「本願発明」という。）は、平成２３年１２月１２日になされた手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定される以下のとおりのものである。
　
「【請求項１】
　行と列のマトリックス形態に配列され、各々が複数のワードライン、複数のビットライン、そして前記ワードラインと前記ビットラインとの交差領域に配列された複数のメモリセルを有する複数のサブアレイと、
　行方向に隣接したサブアレイの間に各々配置される感知増幅領域と、
　列方向に配列された各サブアレイの両側に配置されるサブワードライン駆動領域と、
　前記サブワードライン駆動領域の間に配置される連結領域と、
　前記サブサードライン駆動領域にワードライン駆動用接地電位を供給する接地電圧供給ラインとを含み、
　前記接地電圧供給ラインは、前記サブワードライン駆動領域の間に位置する領域の上で交差するように、行方向に配置されたサブワードライン駆動領域および前記連結領域の上と、前記列方向に配置された感知増幅領域および前記連結領域の上とに配置され、
　前記交差位置で前記接地電圧供給ラインが電気的に接続されることを特徴とする半導体メモリ装置。」
　
　なお、請求項１における「前記
サブサードライン
サブワードライン
　
「【請求項１】
　行と列のマトリックス形態に配列され、各々が複数のワードライン、複数のビットライン、そして前記ワードラインと前記ビットラインとの交差領域に配列された複数のメモリセルを有する複数のサブアレイと、
　行方向に隣接したサブアレイの間に各々配置される感知増幅領域と、
　列方向に配列された各サブアレイの両側に配置されるサブワードライン駆動領域と、
　前記サブワードライン駆動領域の間に配置される連結領域と、
　前記サブワードライン駆動領域にワードライン駆動用接地電位を供給する接地電圧供給ラインとを含み、
　前記接地電圧供給ラインは、前記サブワードライン駆動領域の間に位置する領域の上で交差するように、行方向に配置されたサブワードライン駆動領域および前記連結領域の上と、前記列方向に配置された感知増幅領域および前記連結領域の上とに配置され、
　前記交差位置で前記接地電圧供給ラインが電気的に接続されることを特徴とする半導体メモリ装置。」
　
３．引用刊行物に記載された発明
（３−１）原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開平１１−１７１３５号公報（以下「引用刊行物」という。）には、図７、１０，１１及び１４とともに、以下の事項が記載されている。（なお、下線は、当審において付与したものである。以下、同じ。）
　
「【００４４】
図１０には本発明を適用したＤＲＡＭの全体的なブロック図が示される。
「【００４８】
図１１には前記メモリアレイ部１１の一例が示される。メモリアレイ部１１は、メモリマット３０、センスアンプ部（ＳＡ）３２、サブワードドライバ部（ＳＷＤ）３１及びＭＯＳ論理回路３３が、アレイ状に多数規則的に配置されている。前記ＭＯＳ論理回路３３は、サブワードドライバ部３１に昇圧電圧ＶＰＰを駆動電圧として供給する。
【００４９】
メモリマット３０にはダイナミック型メモリセルが多数マトリクス配置されている。センスアンプ部３２は、メモリセルのデータ入出力端子が結合された相補ビット線のペアに折り返しビット線形式で結合されたセンスアンプを多数含む。サブワードドライバ部３１はメモリセルの選択端子が結合されたサブワード線を選択的に選択レベルに駆動するサブワードドライバを多数含んでいる。
【００５０】サブワードドライバ部３１及びＭＯＳ論理回路３３の構成については後で詳細に説明するが、サブワードドライバ部３１がサブワード線に出力する選択レベルはＭＯＳ論理回路３３を介して供給され、その選択レベルは前記昇圧電圧ＶＰＰである。ＭＯＳ論理回路３３を構成するＭＯＳトランジスタの閾値電圧はメモリアレイ部１１のその他のＭＯＳトランジスタと同じにされている。したがって、当該ＭＯＳ論理回路３３の高電位側動作電源（昇圧電圧ＶＰＰ）はメモリアレイ部１１のその他のＭＯＳトランジスタに対してレベルが高くされる。換言すれば、ＭＯＳ論理回路３３を構成するＭＯＳトランジスタの電源電圧に対する閾値電圧は、メモリアレイ部１１におけるその他のＭＯＳトランジスタに比べて相対的に小さくされる。また、メモリアレイ部１１において電源に結合されたＭＯＳトランジスタを含む回路の内、前記ＭＯＳ論理回路３３の数がその大半を占めている。
【００５１】上記事情を考慮して、この例では、前記ＭＯＳ論理回路３３に含まれるＣＭＯＳインバータをＳＣＲＣの対象とする。図１１のＤＲＡＭのスタンバイ状態、例えばチップ非選択状態において、ＭＯＳ論理回路３３に含まれるＣＭＯＳインバータの入力はハイレベルに固定される（当該ＣＭＯＳインバータのｐチャンネル型ＭＯＳトランジスタがオフ状態にされる）。すなわち、ＭＯＳ論理回路３３に含まれるＣＭＯＳインバータに対するＳＣＲＣ構成は高電位側電源に対して施される。図１１のＭＯＳ論理回路３３に含まれるＣＭＯＳインバータへの動作電源の供給には、図７の構成を適用する。図１１には、ＭＯＳ論理回路３３に含まれるＣＭＯＳインバータへの高電位側電源の供給経路のみが代表的に示されている。
【００５２】
図１１においてメモリアレイ部１１が矩形領域とされ、４３ｘはメモリアレイ部１１のＸ方向に配置されたＸ方向主電源配線、４３ｙはＹ方向に配置されたＹ方向主電源配線であり、それらには前記昇圧回路２０から出力される昇圧電圧ＶＰＰが供給される。４５ｙはメモリアレイ部１１の上でＹ方向に配置されたＹ方向副電源配線、４５ｘはメモリアレイ部１１の上でＸ方向に配置されたＸ方向副電源配線である。Ｘ方向副電源配線４５ｘとＹ方向副電源配線４５ｙは交差位置で相互に結合されている。
「【００５６】図１４には前記サブワードドライバ部３１及びＭＯＳ論理回路３３の周辺の回路構成が示される。ＭＯＳ論理回路３３は、サブワードドライバ５１に動作電源を供給するＣＭＯＳインバータ５０を有する。ＣＭＯＳインバータ５０はサブデコード信号ＦＸ０Ｂ，ＦＸ２Ｂ，…を反転して信号ＦＸ0，ＦＸ２，…を生成する。前記信号ＦＸ０Ｂ，ＦＸ２Ｂ，…、ＦＸ0，ＦＸ２，…のハイレベルは何れも昇圧電圧ＶＰＰであり、ローレベルは接地電圧ＶＳＳである。ＣＭＯＳインバータ５０はｐチャンネル型ＭＯＳトランジスタＭｐ３とｎチャンネル型ＭＯＳトランジスタＭｎ４によって構成される。
【００５７】サブワードドライバ５１は、ｐチャンネル型ＭＯＳトランジスタＭｐ５とｎチャンネル型ＭＯＳトランジスタＭｎ６，Ｍｎ７によってノア（NOR）ゲートとして構成されている。ＭＯＳトランジスタＭｎ７のゲートには対応するプリデコード信号ＦＸ０Ｂ，ＦＸ２Ｂ，…が供給され、ＭＯＳトランジスタＭｐ５，Ｍｎ６のゲートには対応されるメインワード線ＭＷＢが結合される。サブワードドライバ５１は、それに対応されるメインワード線ＭＷＢがローレベルであって、それに対応される信号ＦＸ０Ｂ，ＦＸ２Ｂ，…がローレベル（ＦＸ０，ＦＸ２，…はハイレベル）であるときに限り、サブワード線SWを昇圧電圧ＶＰＰに等しい電圧ＶＰＴに駆動する。電圧ＶＰＴは、ＣＭＯＳインバータ５０におけるハイレベルの出力ＦＸ０，ＦＸ２，…としてサブワードドライバ５１に供給される。
【００５８】ＤＲＡＭの待機状態では信号ＦＸ０Ｂ，ＦＸ２Ｂ，…はハイレベル（＝ＶＰＰ）にされ、ＦＸ０，ＦＸ２，…はローレベルにされる。そのため、ＣＭＯＳインバータ５０を構成するｐチャネル型ＭＯＳトランジスタＭｐ３にはサブスレッショルド電流が流れようとする。このとき、当該ＭＯＳトランジスタＭｐ３のソースはサブ電源配線４５ｘに接続され、サブ電源配線４５ｘはスイッチＭＯＳトランジスタ４７ｙを介して主電源配線４３ｙに接続されている。スタンバイ状態においても主電源配線４３ｙには昇圧電圧ＶＰＰが供給されている。待機時にスイッチＭＯＳトランジスタ４７ｙ，４７ｘはオフ状態に制御される。したがって、待機時に電圧ＶＰＴは昇圧電圧ＶＰＰよりも低下するから、ＭＯＳトランジスタＭｐ３のゲート電位がソース電位よりも高くなり、サブスレッショルド電流が抑制される。
尚、図１４において４６ｘ，４６ｙで示されるものは図１１では図示を省略した接地電圧ＶＳＳ側の副電源配線である。
「【００６０】
図１４において５２はダイナミック型のメモリセルであり、その選択端子はサブワード線ＳＷに結合され、そのデータ入出力端子は相補ビット線ＢＬ，ＢＬＢに結合されている。
　
（３−２）引用刊行物の「図１１には前記メモリアレイ部１１の一例が示される。メモリアレイ部１１は、メモリマット３０、センスアンプ部（ＳＡ）３２、サブワードドライバ部（ＳＷＤ）３１及びＭＯＳ論理回路３３が、アレイ状に多数規則的に配置されている。前記ＭＯＳ論理回路３３は、サブワードドライバ部３１に昇圧電圧ＶＰＰを駆動電圧として供給する。」（【００４８】）及び「メモリマット３０にはダイナミック型メモリセルが多数マトリクス配置されている。センスアンプ部３２は、メモリセルのデータ入出力端子が結合された相補ビット線のペアに折り返しビット線形式で結合されたセンスアンプを多数含む。サブワードドライバ部３１はメモリセルの選択端子が結合されたサブワード線を選択的に選択レベルに駆動するサブワードドライバを多数含んでいる。」（【００４９】）という記載から、引用刊行物の図１１には、「ダイナミック型メモリセルが多数マトリクス配置され、各々のメモリセルの、データ入出力端子には相補ビット線ＢＬ，ＢＬＢが結合され、選択端子にはサブワード線ＳＷが結合されたメモリセルマット３０を有するメモリセルアレイ部１１」が記載されているものと認められる。また、図１４から、各々の「メモリセル」が、「相補ビット線ＢＬ，ＢＬＢ」と「サブワード線ＳＷ」の交差領域に配置されていることも明らかである。
　
（３−３）図１１からは、Ｙ方向に隣接した「メモリマット３０」の間に各々配置される「センスアンプ部（ＳＡ）３２」が見て取れる。
　
（３−４）図１１からは、Ｘ方向に配列された各「メモリマット３０」の両側に配置される「サブワードドライバ部（ＳＷＤ）３１」が見て取れる。
　
（３−５）図１１からは、「サブワードドライバ部（ＳＷＤ）３１」の間に配置される「ＭＯＳ論理回路３３」が見て取れる。
　
（３−６）引用刊行物の「尚、図１４において４６ｘ，４６ｙで示されるものは図１１では図示を省略した接地電圧ＶＳＳ側の副電源配線である。」（【００５８】）という記載を参照すると、図１４からは、「サブワードドライバ部（ＳＷＤ）３１」に「接地電圧ＶＳＳ」を供給する「副電源配線４６ｘ」及び「副電源配線４６ｙ」が見て取れる。
　
（３−７）引用刊行物の図１４からは、「副電源配線４６ｙ」が、Ｙ方向に配置された「サブワードドライバ部（ＳＷＤ）３１」及び「ＭＯＳ論理回路３３」の上に配置され、「副電源配線４６ｘ」が、Ｘ方向に配置された「サブワードドライバ部（ＳＷＤ）３１」及び「メモリマット３０」の上に配置され、前記「副電源配線４６ｘ」と前記「副電源配線４６ｙ」が「サブワードドライバ部（ＳＷＤ）３１」上で交差している構成が見て取れる。
　
（３−８）引用刊行物の図１４において、「副電源配線４６ｘ」と「副電源配線４６ｙ」とが、その交差部において電気的に接続されていることは明らかである。
　
（３−９）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「ダイナミック型メモリセルが多数マトリクス配置され、各々のメモリセルの、データ入出力端子には相補ビット線ＢＬ，ＢＬＢが結合され、選択端子にはサブワード線ＳＷが結合され、前記メモリセルが、前記相補ビット線ＢＬ，ＢＬＢと前記サブワード線ＳＷの交差領域に配置されたメモリセルマット３０を有するメモリセルアレイ部１１と、
　Ｙ方向に隣接した前記メモリマット３０の間に各々配置されるセンスアンプ部（ＳＡ）３２と、
　Ｘ方向に配列された前記メモリマット３０の両側に配置されるサブワードドライバ部（ＳＷＤ）３１と、
　前記サブワードドライバ部（ＳＷＤ）３１の間に配置されるＭＯＳ論理回路３３と、
　前記サブワードドライバ部（ＳＷＤ）３１に接地電圧ＶＳＳを供給する副電源配線４６ｘ及び副電源配線４６ｙを含み、
　前記副電源配線４６ｙが、Ｙ方向に配置された前記サブワードドライバ部（ＳＷＤ）３１及び前記ＭＯＳ論理回路３３の上に配置され、前記副電源配線４６ｘが、Ｘ方向に配置された前記サブワードドライバ部（ＳＷＤ）３１及び前記メモリマット３０の上に配置され、前記副電源配線４６ｘと前記副電源配線４６ｙがサブワードドライバ部（ＳＷＤ）３１上で交差し、
　前記副電源配線４６ｘと前記副電源配線４６ｙとが、その交差部において電気的に接続されたＤＲＡＭ。」
　
４．対比
（４−１）刊行物発明の「サブワード線ＳＷ」、「相補ビット線ＢＬ，ＢＬＢ」及び「メモリセルアレイ部１１」 は、各々本願発明の「ワードライン」、「ビットライン」及び「サブアレイ」に相当し、各々複数個あることは明らかである。
　
（４−２）刊行物発明の「Ｘ方向」及び「Ｙ方向」は、各々本願発明の「列方向」及び「行方向」に相当する。
　
（４−３）刊行物発明の「センスアンプ部（ＳＡ）３２」及び「サブワードドライバ部（ＳＷＤ）３１」は、各々本願発明の「感知増幅領域」及び「サブワードライン駆動領域」に相当する。
　
（４−４）本願明細書及び図面には、本願発明の「連結領域」について、「サブワードライン駆動領域」との接続関係・機能関係について、特に具体的な説明はなされていない。そうすると、本願発明の「連結領域」とは、文言どおり、（サブワードライン駆動領域の間を）「連結」する「領域」と解さざるを得ず、刊行物発明の「ＭＯＳ論理回路３３」も「サブワードドライバ部（ＳＷＤ）３１の間」を「連結」する「領域」といえるから、刊行物発明の「ＭＯＳ論理回路３３」は、本願発明の「連結領域」に相当する。
　
（４−５）刊行物発明の「副電源配線４６ｘ」及び「副電源配線４６ｙ」は、併せて本願発明の「接地電圧供給ライン」に相当する。また、刊行物発明の「副電源配線４６ｘ」及び「副電源配線４６ｙ」と、本願発明の「接地電圧供給ライン」とは、「交差するように、」「配置され」ている点で、共通する。また、刊行物発明では、「副電源配線４６ｙが、Ｙ方向に配置された」「サブワードドライバ部（ＳＷＤ）３１及び」「ＭＯＳ論理回路３３の上に配置され」ており、本願発明では、「接地電圧供給ライン」が、「行方向に配置されたサブワードライン駆動領域および」「連結領域の上と、」「列方向に配置された感知増幅領域および」「連結領域の上とに配置され」ており、刊行物発明の「副電源配線４６ｙ」と、本願発明の行方向の「接地電圧供給ライン」とは、その配置が共通する。
　
（４−６）刊行物発明の「ＤＲＡＭ」は、本願発明の「半導体メモリ装置」に相当する。
　
（４−７）そうすると、本願発明と刊行物発明とは、
「行と列のマトリックス形態に配列され、各々が複数のワードライン、複数のビットライン、そして前記ワードラインと前記ビットラインとの交差領域に配列された複数のメモリセルを有する複数のサブアレイと、
　行方向に隣接したサブアレイの間に各々配置される感知増幅領域と、
　列方向に配列された各サブアレイの両側に配置されるサブワードライン駆動領域と、
　前記サブワードライン駆動領域の間に配置される連結領域と、
　前記サブワードライン駆動領域にワードライン駆動用接地電位を供給する接地電圧供給ラインとを含み、
　前記接地電圧供給ラインは、交差するように、配置され、
　前記交差位置で前記接地電圧供給ラインが電気的に接続されることを特徴とする半導体メモリ装置。」
である点で一致し、次の点で相違する。
　
（相違点）本願発明の行方向の「接地電圧供給ライン」と、刊行物発明の「副電源配線４６ｙ」とは、その配置が共通するものの、本願発明では、「前記接地電圧供給ラインは、」「列方向に配置された感知増幅領域および」「連結領域の上とに配置され」ているのに対して、刊行物発明では、「副電源配線４６ｘが、Ｘ方向に配置された」「サブワードドライバ部（ＳＷＤ）３１及び」「メモリマット３０の上に配置され」ており、本願発明の列方向の「接地電圧供給ライン」と、刊行物発明の「副電源配線４６ｘ」とは、その配置位置が異なり、その結果として、本願発明の「行方向」及び「列方向」の「接地電圧供給ライン」と、刊行物発明の「副電源配線４６ｘ」と「副電源配線４６ｙ」とは、その交差位置が異なる点。
　
５．判断
（５−１）以下、上記相違点について、検討する。
　配線層は、主に電源線と信号線から構成され、通常、半導体素子が形成された半導体基板上に多層配線構造で形成されるところ、各配線のレイアウトは、他の配線の経路との関係によるスペース的な制約、隣接する配線間の相互干渉の問題、配線層の下方に存在する半導体素子との相互干渉の問題等を考慮しつつ、設計されるものである。
　そうすると、刊行物発明において、副電源配線４６ｘ、４６ｙをどのように配置するか、すなわち、Ｘ方向に延在する副電源配線４６ｘ、Ｙ方向に延在する副電源配線４６ｙを、各々Ｙ方向、Ｘ方向にどの程度ずらして配置するかということは、上記したような配線レイアウト設計上の問題を考慮しつつ、当業者が適宜設定し得る設計的事項であり、刊行物発明においても、Ｙ方向の副電源配線４６ｙが、メモリマット３０間のサブワードドライバ部（ＳＷＤ）３１上に配置されているように、Ｘ方向についても、メモリマット３０上に換えて、メモリマット３０間、すなわち、センスアンプ部（ＳＡ）３２とＭＯＳ論理回路３３上に副電源配線４６ｘを配置することにより、本願発明のように、「前記接地電圧供給ラインは、前記サブワードライン駆動領域の間に位置する領域の上で交差するように、行方向に配置されたサブワードライン駆動領域および前記連結領域の上と、前記列方向に配置された感知増幅領域および前記連結領域の上とに配置され」る構成とすることは、当業者が容易になし得たことである。
　したがって、上記相違点は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−２）まとめ
　以上検討したとおり、本願発明と刊行物発明との相違点は、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、本願発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。