【事件の表示】
　特願２０００−３７０４８２「半導体記憶装置」拒絶査定不服審判事件〔平成１４年６月２１日出願公開、特開２００２−１７６１５３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１２年１２月５日の特許出願であって、平成２２年９月６日付けの拒絶理由通知に対して同年１１月１５日に意見書及び手続補正書が提出されたが、同年１１月２９日付けで拒絶査定がなされた。
　それに対して、平成２３年３月７日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２４年１月３０日付けで審尋がなされ、同年３月２７日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２３年３月７日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２３年３月７日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の明細書の特許請求の範囲の請求項１〜７を補正して、補正後の明細書の特許請求の範囲の請求項１〜７とするとともに、明細書の発明の詳細な説明の補正を行うものであり、補正前後の請求項１〜４は各々次のとおりである。
　
（補正前）
　「【請求項１】　センスアンプから転送された読み出しデータを増幅する複数のリードアンプ回路と、書き込みデータを上記センスアンプへ駆動する複数のライトバッファ回路とを有する半導体記憶装置であって、
　上記複数のリードアンプ回路および上記複数のライトバッファ回路を同一アンプ列上に配置し、かつ上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させて配置したことを特徴とする半導体記憶装置。
　　【請求項２】　上記複数のリードアンプ回路同士を隣接させて配置し、同一アンプ列上におけるその両側に上記複数のライトバッファ回路を分散して配置したことを特徴とする請求項１に記載の半導体記憶装置。
　　【請求項３】　上記複数のライトバッファ回路同士を隣接させて配置し、同一アンプ列上におけるその両側に上記複数のリードアンプ回路を分散して配置したことを特徴とする請求項１に記載の半導体記憶装置。
　　【請求項４】　上記複数のリードアンプ回路同士を隣接させて配置するとともに、上記複数のライトバッファ回路同士も隣接させて配置したことを特徴とする請求項１に記載の半導体記憶装置。」
　
（補正後）
　「【請求項１】　センスアンプから転送された読み出しデータを増幅する複数のリードアンプ回路と、書き込みデータを上記センスアンプへ駆動する複数のライトバッファ回路とを有する半導体記憶装置であって、
　上記複数のリードアンプ回路および上記複数のライトバッファ回路を同一アンプ列上に配置し、かつ上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させ１つに集めて配置したことを特徴とする半導体記憶装置。
　　【請求項２】　上記複数のリードアンプ回路同士を隣接させ１つに集めて配置し、同一アンプ列上におけるその両側に上記複数のライトバッファ回路を分散して配置したことを特徴とする請求項１に記載の半導体記憶装置。
　　【請求項３】　上記複数のライトバッファ回路同士を隣接させ１つに集めて配置し、同一アンプ列上におけるその両側に上記複数のリードアンプ回路を分散して配置したことを特徴とする請求項１に記載の半導体記憶装置。
　　【請求項４】　上記複数のリードアンプ回路同士を隣接させ１つに集めて配置するとともに、上記複数のライトバッファ回路同士も隣接させ１つに集めて配置したことを特徴とする請求項１に記載の半導体記憶装置。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「上記複数のリードアンプ回路および上記複数のライトバッファ回路を同一アンプ列上に配置し、かつ上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させて配置した」を、「上記複数のリードアンプ回路および上記複数のライトバッファ回路を同一アンプ列上に配置し、かつ上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させ１つに集めて配置した」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項２の「上記複数のリードアンプ回路同士を隣接させて配置し、」を、「上記複数のリードアンプ回路同士を隣接させ１つに集めて配置し、」と補正して、補正後の請求項２とすること。
　
（３）補正事項３
　補正前の請求項３の「上記複数のライトバッファ回路同士を隣接させて配置し、」を、「上記複数のライトバッファ回路同士を隣接させ１つに集めて配置し、」と補正して、補正後の請求項３とすること。
　
（４）補正事項４
　補正前の請求項４の「上記複数のリードアンプ回路同士を隣接させて配置するとともに、上記複数のライトバッファ回路同士も隣接させて配置した」を、「上記複数のリードアンプ回路同士を隣接させ１つに集めて配置するとともに、上記複数のライトバッファ回路同士も隣接させ１つに集めて配置した」と補正して、補正後の請求項４とすること。
　
（５）補正事項５
　補正前の明細書の００１３段落を補正して、補正後の明細書の００１３段落と補正すること。
　
３．新規事項の追加の有無、及び補正の目的の適否についての検討
（１）補正事項４について
（１−１）補正事項４が本願の願書に最初に添付した明細書又は図面（以下、本願の願書に最初に添付した明細書、本願の願書に最初に添付した図面を各々「当初明細書」、「当初図面」といい、本願の願書に最初に添付した明細書又は図面を「当初明細書等」という。）に記載された事項の範囲内においてなされたものであるかについて検討する。
　まず、補正後の請求項４は、補正後の請求項１を引用する形式となっているので、検討をしやすくするために、これを独立請求項形式に書き下すと、補正後の請求項４は、次のとおりのものと認められる。
　
　「センスアンプから転送された読み出しデータを増幅する複数のリードアンプ回路と、書き込みデータを上記センスアンプへ駆動する複数のライトバッファ回路とを有する半導体記憶装置であって、
　上記複数のリードアンプ回路および上記複数のライトバッファ回路を同一アンプ列上に配置し、かつ上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させ１つに集めて配置したことを特徴とする半導体記憶装置において、
　上記複数のリードアンプ回路同士を隣接させ１つに集めて配置するとともに、上記複数のライトバッファ回路同士も隣接させ１つに集めて配置したことを特徴とする半導体記憶装置。」
　
（１−２）当初明細書等において、補正後の請求項４の「上記複数のリードアンプ回路同士を隣接させ１つに集めて配置するとともに、上記複数のライトバッファ回路同士も隣接させ１つに集めて配置した」という構成に関係する記載は、当初明細書における次の部分、及び当初図面における図８であると認められる。
　「【００３１】
（第３の実施形態）
　図８は、第３の実施形態による半導体記憶装置の構成を示す図であり、図１に示した構成要素と同じものには同一の符号を付している。
　　　【００３２】
　図８に示すように、第３の実施形態では、セグメント３内の全てのリードアンプ７をアンプ列１７の中央付近に隣接させて配置するとともに、セグメント３内の全てのライトバッファ８をアンプ列１７の中央付近に隣接させて配置し、複数のリードアンプ７とライトバッファ８とを並列に配置している。この場合は、リードデータパスとライトデータパスをそれぞれ従来と比べて短くすることができる。これにより、配線抵抗による読み出し動作および書き込み動作の遅延を双方とも抑制することが可能となる。
　　　【００３３】
　なお、この図８に示す第３の実施形態では、リードグローバルデータバスrgdb_t/cとライトグローバルデータバスwgdb_t/cとの間隔が、図１および図７に示した第１および第２の実施形態と比べて狭くなる。そのため、バス間の容量性ノイズが発生する恐れがある。そこで、リードグローバルデータバスrgdb_t/cとライトグローバルデータバスwgdb_t/cのそれぞれをシールド配線とすることにより、ノイズの発生を抑制できるようにしても良い。
　　　【００３４】
　以上に示した各実施形態は、本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。」
　
（１−３）したがって、当初明細書等において、「上記複数のリードアンプ回路同士を隣接させ１つに集めて配置するとともに、上記複数のライトバッファ回路同士も隣接させ１つに集めて配置した」という構成に関して記載されているのは、図８のように、セグメント内の全てのリードアンプ回路をアンプ列の中央付近に隣接させて配置するとともに、セグメント内の全てのライトバッファをアンプ列の中央付近に隣接させて配置し、複数のリードアンプ回路とライトバッファ回路とを並列に、すなわち２列に配置する半導体装置であると認められる。
　
（１−４）一方、補正後の請求項４には、「上記複数のリードアンプ回路および上記複数のライトバッファ回路を同一アンプ列上に配置し」という発明特定事項も記載されているから、補正後の請求項４に記載されているのは、「上記複数のリードアンプ回路および上記複数のライトバッファ回路を同一アンプ列上に配置し」、かつ、「上記複数のリードアンプ回路同士を隣接させ１つに集めて配置するとともに、上記複数のライトバッファ回路同士も隣接させ１つに集めて配置した」半導体装置である。
　しかしながら、当初明細書等に記載されているのは、上記（１−３）において検討したとおり、「セグメント内の全てのリードアンプ回路をアンプ列の中央付近に隣接させて配置するとともに、セグメント内の全てのライトバッファ回路をアンプ列の中央付近に隣接させて配置し、複数のリードアンプ回路とライトバッファ回路とを並列に、すなわち２列に配置する半導体装置」であって、「上記複数のリードアンプ回路および上記複数のライトバッファ回路を同一アンプ列上に配置し」、かつ、「上記複数のリードアンプ回路同士を隣接させ１つに集めて配置するとともに、上記複数のライトバッファ回路同士も隣接させ１つに集めて配置した」半導体装置については記載されていない。
　また、当初明細書等を精査しても、当業者が「上記複数のリードアンプ回路および上記複数のライトバッファ回路を同一アンプ列上に配置し」、かつ、「上記複数のリードアンプ回路同士を隣接させ１つに集めて配置するとともに、上記複数のライトバッファ回路同士も隣接させ１つに集めて配置した」半導体装置を認識することができたと認められる記載は見いだせない。
　
（１−５）したがって、補正事項４は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではない。
　よって、補正事項４は、当初明細書等に記載された事項の範囲内においてなされたものではないから、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たさない。
　
（２）補正事項１について
　補正後の請求項１は、「上記複数のリードアンプ回路および上記複数のライトバッファ回路を同一アンプ列上に配置し、かつ上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させ１つに集めて配置した」という構成を備えているが、当該構成は、「上記複数のリードアンプ回路および上記複数のライトバッファ回路を同一アンプ列上に配置し、かつ」「上記複数のリードアンプ回路を互いに隣接させ１つに集めて配置するとともに、上記複数のライトバッファ回路も互いに隣接させ１つに集めて配置した」という構成をも含むものであることは、日本語の文章の自然な解釈からも、また、そのような構成が請求項１の従属請求項である請求項４に記載されていることからみても明らかである。
　そして、「上記複数のリードアンプ回路および上記複数のライトバッファ回路を同一アンプ列上に配置し、かつ」「上記複数のリードアンプ回路を互いに隣接させ１つに集めて配置するとともに、上記複数のライトバッファ回路も互いに隣接させ１つに集めて配置した」という構成は、上記（１）において検討したとおり、当初明細書等に記載されておらず、かつ、当初明細書等を精査しても、当業者がそのような構成を認識できたと認められる記載は存在しない。
　したがって、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではない。
　よって、補正事項１、当初明細書等に記載された事項の範囲内においてなされたものではないから、特許法第１７条の２第３項に規定する要件を満たさない。
　
（３）補正事項２について
　補正事項２により補正された部分は、当初明細書の００１５段落及び当初図面の図１に記載されているものと認められるから、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項２は、補正前の請求項２に係る発明の発明特定事項である「上記複数のリードアンプ回路同士を隣接させて配置し」という事項に対して技術的限定を加えるものであるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項２は、特許法第１７条の２第４項に規定する要件を満たす。
　
（４）補正事項３について
　補正事項３により補正された部分は、当初明細書の００２９段落及び当初図面の図７に記載されているものと認められるから、補正事項３は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項３は、補正前の請求項３に係る発明の発明特定事項である「上記複数のライトバッファ回路同士を隣接させて配置し」という事項に対して技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項３は、特許法第１７条の２第４項に規定する要件を満たす。
　
（５）補正事項５について
　補正事項５は、補正事項１と整合を取るために明細書の記載を補正するものであるから、補正事項１と同様に、特許法第１７条の２第３項に規定する要件を満たさない。
　
（６）新規事項の追加の有無、及び補正の目的の適否についてのまとめ
　以上検討したとおり、補正事項１、４及び５は、特許法第１７条の２第３項に規定する要件を満たさないから、本件補正は、特許法第１７条の２第３項に規定する要件を満たさない。
　
４．独立特許要件についての検討
（１）検討の前提
　上記３．において検討したとおり、本件補正は、特許法第１７条の２第３項に規定する要件を満たさないものであるが、仮に、補正後の請求項４における「上記複数のリードアンプ回路同士を隣接させ１つに集めて配置するとともに、上記複数のライトバッファ回路同士も隣接させ１つに集めて配置した」が、「すべての『複数のリードアンプ回路同士を隣接させ１つに集めて配置するとともに』、すべての『複数のライトバッファ回路同士も隣接させ１つに集めて配置した』」という意味ではなく、日本語の解釈としてはやや不自然ではあるが、「すべての『リードアンプ回路』のうちの一部の『複数のリードアンプ回路同士を隣接させ１つに集めて配置するとともに』、すべての『複数のライトバッファ回路』のうちの一部の『複数のライトバッファ回路同士も隣接させ１つに集めて配置した』」という意味であると解釈した場合には、補正事項４は、特許法第１７条の２第３項に規定する要件を満たし、かつ、同法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　同様に、補正後の請求項１の「上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させ１つに集めて配置した」が、「すべての『複数のリードアンプ回路』およびすべての『複数のライトバッファ回路』『の少なくとも一方を互いに隣接させ１つに集めて配置した』」という意味ではなく、「すべての『リードアンプ回路』のうちの一部の『複数のリードアンプ回路』およびすべての『複数のライトバッファ回路』のうちの一部の『複数のライトバッファ回路』『の少なくとも一方を互いに隣接させ１つに集めて配置した』」という意味であると解釈した場合には、補正事項１も、特許法第１７条の２第３項に規定する要件を満たし、かつ、同法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　さらに、補正後の請求項１及び４を上のように解釈した場合には、補正事項５も、特許法第１７条の２第３項に規定する要件を満たすこととなる。
　そこで、補正後の請求項１及び４を上のように解釈した場合において、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについても予備的に検討することとする。
　
（２）補正後の発明
　本願の本件補正による補正後の請求項１〜７に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜７に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される上記第２．１．に補正後の請求項１として記載したとおりのものであって、再掲すると次のとおりである。
　
　「【請求項１】　センスアンプから転送された読み出しデータを増幅する複数のリードアンプ回路と、書き込みデータを上記センスアンプへ駆動する複数のライトバッファ回路とを有する半導体記憶装置であって、
　上記複数のリードアンプ回路および上記複数のライトバッファ回路を同一アンプ列上に配置し、かつ上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させ１つに集めて配置したことを特徴とする半導体記憶装置。」
　
（３）引用刊行物に記載された発明
（３−１）本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平２−２４６１５１号公報（以下「引用例」という。）には、第１図〜第４図、第４７図〜第５１図及び第７５図とともに次の記載がある（ここにおいて、下線は当合議体が付加したものである。また、特許庁における事務処理システムの都合により、上線（オーバーライン）が使用できない、上線を「／」で代用している。）。
　
ａ．「〔産業上の利用分野〕
　
この発明は、抵抗手段と論理回路、入力回路、ヒューズ切断回路、駆動回路、電源回路、静電保護回路及びこれらを含む半導体記憶装置ならびにそのレイアウト方式及びテスト方式に関し、例えば、ダイナミック型メモリセルを基本構成とするメモリアレイとＢｉ・ＣＭＯＳ論理ゲート回路を基本構成とする周辺回路を具備するいわゆるＢｉ・ＣＭＯＳダイナミック型ＲＡＭに利用して特に有効な技術に関するものである。
　
ｂ．「３．１．４．ブロック構成
　
第１図ないし第３図には、この発明が通用されたＢｉ・ＣＭＯＳダイナミック型ＲＡＭの一実施例のブロック図が示されている。また、第４図には、上記Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭのメモリマットＭＡＴ０〜ＭＡＴ７の一実施例の基本ブロック図が示されている。
　各ブロックの具体的な構成と動作ならびにその特徴については、後で詳細に説明する。」（１４ページ左上欄１０行〜右上欄７行）
　
ｃ．「３．１．９．基本的レイアウト方式
　このＢｉ・ＣＭＯＳダイナミック型ＲＡＭは、半導体基板面のレイアウトに関するいくつかの特徴を有する。以下、この実施例のＢｉ・ＣＭＯＳダイナミック型ＲＡＭの基本的レイアウトの概要とその特徴について説明する。
（１）チップレイアウト
　
第４７図には、このＢｉ・ＣＭＯＳダイナミック型ＲＡＭの半導体基板面における一実施例のチップレイアウト図が示されている。
　第４７図において、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭを構成する各ブロックは、その表面が長方形を呈するＰ型半導体基板面に形成される。半導体基板面の中央部には、短辺に平行する中心線（以下、横の中心線と称する）にそって、Ｘ系選択回路を含む中辺周辺回路ＰＨＭが配置され、この中辺周辺回路ＰＨＭをはさんで、それぞれ４個のメモリマットＭＡＴ０〜ＭＡＴ３ならびにＭＡＴ４〜ＭＡＴ７が対称的に配置される。
　この実施例において、各メモリマットは、一対のメモリアレイをそれぞれ含み、各メモリアレイは、実質的に１２８本のワード線をそれぞれ含む。そして、各ワード線は、いわゆる分割ワード線方式を採り、上記中辺周辺回路ＰＨＭを起点としてかつ半導体基板面の各短辺に向かうべく配置される。言うまでもなく、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭのメモリアクセスは、まずワード線の選択動作すなわちＸ系選択動作をもって開始される。このように、Ｘ系選択回路を含む中辺周辺回路ＰＨＭを半導体基板面の中央部に配置し、これをはさんで対称的にワード線すなわちメモリマットを配置することで、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭのワード線選択動作が高速化され、そのアクセスタイムが高速化される。
　メモリマットＭＡＴ０〜ＭＡＴ３の外側には、半導体基板面の上辺にそって、例えばＹアドレスバッファＹＡＢ等を含む上辺周辺回路ＰＨＵが配置される。
同様に、メモリマットＭＡＴ４〜ＭＡＴ７の外側には、半導体基板面の下辺にそって、例えばライトアンプ及びリードアンプを含む下辺周辺回路ＰＨＤが配置される
　第４７図から類推できるように、入力信号又は出力信号を各周辺回路に伝達するためのボンディングパッドは、対応する上辺周辺回路ＰＨＵ及び中辺周辺回路ＰＨＭならびに下辺周辺回路ＰＨＤの周辺にそれぞれ近接して配置される。これにより、各入力信号及び出力信号の伝達遅延時間が短縮され、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭの高速化が図られる。」（３０ページ右下欄１５行〜３１ページ左下欄７行）
　
ｄ．「（２）メモリマット及びメモリアレイ
　第４８図には、第４７図の半導体基板面の上辺側に配置されるメモリマットＭＡＴ０〜ＭＡＴ３の一実施例の基本配置図が示されている。半導体基板面の下辺側に配置されるメモリマットＭＡＴ４〜ＭＡＴ７は、同図と半導体基板面の横の中心線をはさんで線対称的に配置される。
　第４８図において、各メモリマットの中央部には、ＹデコーダＹＤが配置され、これをはさむように、一対のメモリアレイＡＲＹＬ及びＡＲＹＲが配置される。各メモリアレイの左右には、対応するＰ型センスアンプＳＡＰ及びＮ型センスアンプＳＡＮがそれぞれ配置され、その下方には、対応するＸデコーダＸＤがそれぞれ配置される。また、各メモリアレイの上方ならびに各ＸデコーダＸＤの下方には、対応するコモンソース線スイッチ回路ＳＷＦ及びＳＷＮがそれぞれ配置され、各コモンソース線スイッチ回路ＳＷＮの内側には、対応するワード線プリチャージ信号発生回路ＷＰＨがそれぞれ配置される。
　
ＹデコーダＹＤ及び各Ｎ型センスアンプＳＡＮとの間には、ワード線と平行するように、それぞれ２組の書き込み用コモンＩ／Ｏ線及び読み出し用コモンＩ／Ｏ線が配置される。これらのコモンＩ／Ｏ線は、前述のように、半導体基板面の横の中心線をはさんで対称的に配置されるメモリマットまで貫通して配置される。
　
ｅ．「（３）周辺回路及びパッド
　第４９図には、第４７図のＢｉ・ＣＭＯＳダイナミック型ＲＡＭの上辺周辺回路ＰＨＵの部分配置図が示されている。また、第５０図及び第５１図には、第４７図のＢｉ・ＣＭＯＳダイナミック型ＲＡＭの中辺周辺回路ＰＨＭ及び下辺周辺回路ＰＨＤの部分配置図がそれぞれ示されている。
　第４９図において、上辺周辺回路ＰＨＵのほぼ中央部には、特に制限されないが、ＹアドレスバッファＹＡＢ及びＹプリデコーダＹＡＤが配置され、これらをはさんでＹ系冗長回路ＹＲが配置される。左側のＹ系冗長回路ＹＲの上方には、電圧発生回路ＶＣ及びセンスアンプ駆動回路ＳＡＰが配置され、その周辺には、Ｙアドレス信号を入力するためのアドレス入力用バッドＡ９〜Ａ１３等が配置される。同様に、右側のＹ系冗長回路ＹＲの上方には、発振回路ＯＳＣや電圧発生回路ＶＢＢ，／ＣＥドライバＣＥＤＵ及び／ＷＫ信号発生回路ＷＫ等が配置され、その右側には、電圧発生回路ＨＶＣ，ＸＣ信号発生回路ＸＣ，テストモード制御回路ＴＥＳＴ，ならびにテストモード設定信号ラッチＡＦ等が配置される。これらの回路の周辺には、Ｙアドレス信号を入力するためのアドレス入力用パッドＡ８及びＡ１４〜Ａ１６等が配置される。さらに、上辺周辺回路ＰＨＵの最下段には、メモリマットＭＡＴ０〜ＭＡＴ３にそって、センスアンプ駆動用のＰチャンネルＭＯＳＦＥＴ（ＭＯＳＰ）が配置される。
　第５０図において、中辺周辺回路ＰＨＭの中央部には、特に制限されないが、Ｘ系冗長回路ＸＲが配置され、その両側には、ＸアドレスバッファＸＡＢやＸプリテコーダＸＡＤ２及びＡＸ７ならびに各種の信号発生回路が配置される。この中辺周辺回路ＰＨＭには、さらにワード線選択用の電圧発生回路ＶＣＨや、／ＷＥバッファＷＥＢ，／ＲＦバッファＲＦＢならびにＣＥドライバＣＥＤＭ等が含まれる。また、中辺周辺回路ＰＨＭの両側には、半導体基板面の各長辺にそって、Ｘアドレス信号を入力するためのアドレス入力用パッドＡ０〜Ａ７が配置される。
　
一方、第５１図において、下辺周辺回路ＰＨＤは、メモリマットＭＡＴ４〜ＭＡＴ７にそって配置されるそれぞれ８個のライトアンプＷＡ及びリードアンプＲＡと、その最上段に配置されるセンスアンプ駆動用のＮチャンネルＭＯＳＦＥＴ（ＭＯＳＮ）とを含む。これらのライトアンプＷＡ及びリードアンプＲＡの下方には、ＺアドレスバッファＺＡＢやＺプリデコーダＺＡＤ、データ選択回路ＤＳ２及びＤＳ８ならびにデータ人力バッファＤＩＢ及びデータ出力バッファＤＯＢ等が配置される。
　
（３−２）図面の第５１図からは、「下辺周辺回路ＰＨＤ」内に、「リードアンプＲＡ」及び「ライトアンプＷＡ」が、左から、ＷＡ，ＲＡ，ＷＡ，ＲＡ，ＷＡ，ＲＡ，ＲＡ，ＷＡ，ＷＡ，ＲＡ，ＲＡ，ＷＡ，ＷＡ，ＲＡ，ＲＡ，ＷＡの順に横一列に配列されていることが見て取れる。
　
（３−３）以上の点を総合すると、引用例には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「リードアンプＲＡ及びライトアンプＷＡが、左からＷＡ，ＲＡ，ＷＡ，ＲＡ，ＷＡ，ＲＡ，ＲＡ，ＷＡ，ＷＡ，ＲＡ，ＲＡ，ＷＡ，ＷＡ，ＲＡ，ＲＡ，ＷＡの順に横一列に配列されている下辺周辺回路ＰＨＤを備えたＢｉ・ＣＭＯＳダイナミック型ＲＡＭ。」
　
（４）補正発明と引用発明との対比
（４−１）引用発明の「リードアンプＲＡ」、「ライトアンプＷＡ」は、各々補正発明の「リードアンプ回路」、「ライトバッファ回路」に相当し、引用発明の「Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭ」は補正発明の「半導体記憶装置」に相当する。
　また、引用発明は、「リードアンプＲＡ及びライトアンプＷＡが、左からＷＡ，ＲＡ，ＷＡ，ＲＡ，ＷＡ，ＲＡ，ＲＡ，ＷＡ，ＷＡ，ＲＡ，ＲＡ，ＷＡ，ＷＡ，ＲＡ，ＲＡ，ＷＡの順に横一列に配列されている」から、引用発明が補正発明のように、「上記複数のリードアンプ回路および上記複数のライトバッファ回路を同一アンプ列上に配置し」という構成を備えていることは明らかである。
　
（４−２）したがって、補正発明と引用発明とは、
　
　「複数のリードアンプ回路と、複数のライトバッファ回路とを有する半導体記憶装置であって、
　上記複数のリードアンプ回路および上記複数のライトバッファ回路を同一アンプ列上に配置したことを特徴とする半導体記憶装置。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　補正発明は、「リードアンプ回路」が「センスアンプから転送された読み出しデータを増幅する」ものであり、「ライトバッファ回路」が「書き込みデータを上記センスアンプへ駆動する」ものであるのに対して、引用発明は、そのような特定がなされていない点。
　
（相違点２）
　補正発明は、「上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させ１つに集めて配置した」ものであるのに対して、引用発明は、そのような特定がなされていない点。
　
（５）相違点についての当審の判断
（５−１）相違点１について
　一般に、ダイナミック型ＲＡＭ（ＤＲＡＭ）において、リードアンプ回路によりセンスアンプから転送された読み出しデータを増幅し、ライトアンプにより書き込みデータをセンスアンプへ駆動する構成とすることは、例えば、本願の出願前に日本国内において頒布された下記周知例にも記載されているように、当業者において常とう的に用いられている周知技術である。
　したがって、引用発明において、「リードアンプＲＡ」が「センスアンプから転送された読み出しデータを増幅」し、「ライトアンプＷＡ」が「書き込みデータを上記センスアンプへ駆動」する構成とすることは当業者が適宜なし得たことであるから、相違点１は、当業者が適宜なし得た範囲に含まれる程度のものである。
　
ａ．周知例：特開平１０−４０６７７号公報
　上記周知例には、次の記載がある。
　
　「【０００１】
【発明の属する技術分野】本発明は半導体メモリに係り、特にバーストモードを持つ半導体メモリに関する。」
　「【００４３】
活性化されたカラム選択線ＹＳＷに接続されるセンスアンプＳＡに対し、対応する偶数カラムアドレス用データ入出力線ＩＯＢＵＳ（Ｅ）、又は奇数カラムアドレス用データ入出力線ＩＯＢＵＳ（Ｏ）、又はその双方がそれぞれのライトアンプ８及び９、リードアンプ１０及び１１に接続され、センスアンプＳＡのデータの書き込み、又は読み出しを行う
【００４４】従って、ＤＲＡＭコア全体では、プリフェッチ未使用時には１回の書き込み動作で１ＤＱ当り１つのデータが書き込み／読み出しされるのに対して、プリフェッチ使用時には１回の書き込み動作で１ＤＱ当り２つのデータが同時に並行して書き込み／読み出しされる。」
　「【００６１】
これ以降は、活性化されたカラム選択線ＹＳＷに接続されたセンスアンプＳＡから、データがリードアンプ１０、１１、カラムアドレス用データ入出力線ＩＯＢＵＳ（Ｅ）、ＩＯＢＵＳ（Ｏ）、データアウトバッファ（ＤＯＵＴ）１４を通じて外部へ出力される
【００６２】
なお、以上は主に読み出し動作について説明したが、書き込みに関してもアドレスの動作は同一であり、データはデータインバッファ（ＤＩＮ）１３、カラムアドレス用データ入出力線ＩＯＢＵＳ（Ｅ）、ＩＯＢＵＳ（Ｏ）、ライトアンプ８、９を通じてセンスアンプＳＡに入力されて書き込まれる
　
　上記記載から、上記周知例には、ＤＲＡＭにおいて、リードアンプ１０及び１１によりセンスアンプＳＡから転送された読み出しデータを増幅し、ライトアンプ８及び９により書き込みデータをセンスアンプＳＡへ駆動することが記載されているものと認められる。
　
（５−２）相違点２
（５−２−１）上記第２．４．（１）において検討の前提としたとおり、補正発明の「上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させ１つに集めて配置した」とは、「すべての『複数のリードアンプ回路』およびすべての『複数のライトバッファ回路』『の少なくとも一方を互いに隣接させ１つに集めて配置した』」という意味ではなく、「すべての『リードアンプ回路』のうちの一部の『複数のリードアンプ回路』およびすべての『複数のライトバッファ回路』のうちの一部の『複数のライトバッファ回路』『の少なくとも一方を互いに隣接させ１つに集めて配置した』」という意味である。
　そして、引用発明は、「リードアンプＲＡ及びライトアンプＷＡが、左からＷＡ，ＲＡ，ＷＡ，ＲＡ，ＷＡ，ＲＡ，ＲＡ，ＷＡ，ＷＡ，ＲＡ，ＲＡ，ＷＡ，ＷＡ，ＲＡ，ＲＡ，ＷＡの順に横一列に配列されている」ところ、そのうちの右端から４つに注目すると、「ＷＡ，ＲＡ，ＲＡ，ＷＡ」の順に配列されているから、その部分についてみると、引用発明においても、「リードアンプＲＡ」が「互いに隣接させ１つに集めて配置した」構成となっていることは明らかである。
　したがって、引用発明も、補正発明のように、「すべての『リードアンプ回路』のうちの一部の『複数のリードアンプ回路』およびすべての『複数のライトバッファ回路』のうちの一部の『複数のライトバッファ回路』『の少なくとも一方を互いに隣接させ１つに集めて配置した』」構成となっているものと認められるから、相違点２は実質的なものではない。
　
（５−２−２）相違点２については以上のとおりであるが、補正発明の「上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させ１つに集めて配置した」が、「すべての『複数のリードアンプ回路』およびすべての『複数のライトバッファ回路』『の少なくとも一方を互いに隣接させ１つに集めて配置した』」という意味であり（そのように仮定すれば、上記第２．３．において検討したとおり、そもそも本件補正は特許法第１７条の２第３項に規定する要件を満たさないこととなるが、その点はとりあえずさておくとして）、相違点２が実質的なものであった場合についても予備的に検討する。
　一般に、リードアンプ回路やライトバッファ回路をどのように配置するかは、メモリの回路構成やレイアウトに応じて当業者が適宜選択し得る設計的事項であり、例えば、引用発明においても、引用例の第５１図の記載から明らかなように、「リードアンプＲＡ」及び「ライトアンプＷＡ」が、左から、「ＷＡ，ＲＡ，ＷＡ」のブロック、「ＲＡ，ＷＡ，ＲＡ」のブロック、「ＲＡ，ＷＡ」のブロック、「ＷＡ，ＲＡ，ＲＡ，ＷＡ」のブロック及び「ＷＡ，ＲＡ，ＲＡ，ＷＡ」のブロックというように、「リードアンプＲＡ」及び「ライトアンプＷＡ」の配置は一様ではなく、様々な態様の配置が採用されている。
　そして、本願の明細書及び図面を精査しても、補正発明において、「上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させ１つに集めて配置した」こと（「すべての『複数のリードアンプ回路』およびすべての『複数のライトバッファ回路』『の少なくとも一方を互いに隣接させ１つに集めて配置した』」こと）による格別の効果は見いだせない。
　すなわち、本願の明細書には、０００８段落〜００１２段落にわたって発明が解決しようとする課題が記載され、また、００３５段落に発明が奏する効果が記載されているが、そのような課題や効果は、半導体記憶装置が、本願の図面の図９に記載されているような各種回路及びバスの配置を備えていること、すなわち、半導体記憶装置が、図９に記載されたような、メモリセルアレイ、センスアンプ、ローカルライト選択信号を制御・駆動する第１の回路（「回路１」）、グローバルライト選択信号とライトバッファイネーブル信号とを制御・駆動する第２の回路（「回路２」）等の各種回路、並びにグローバルバスとローカルバス等の各種バスの配置を備えていることを前提にしたものであることが明らか（例えば、データバスが図９のローカルバスに相当するバスのみで構成され、センスアンプも１列のみであり、図９の「ＳＳ＿Ｃｒｏｓｓ」と記載されている斜線の部分にリードアンプ回路又はライトバッファ回路が配置されているような場合を想定すると、本願の明細書に記載されているような課題は存在せず、それに対応する効果も奏さないことは明らか）であるが、補正発明は、各種回路やバスの配置について何ら特定されていないから、補正発明が明細書に記載された課題を解決することができず、格別の効果も奏しないことは明らかである。
　さらにいえば、図９に記載されたような各種回路やバスの配置がなされている場合であっても、例えば、「上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させ１つに集めて配置した」を満たす構成である、１列の一方の端部から中央までに「複数のリードアンプ回路」を隣接して配置し、中央から他方の端部までに「複数のライトバッファ回路」を隣接して配置した構成の場合には、所期の課題を解決し、格別の効果を奏することはできないものと認められる。
　
（５−２−３）以上まとめると、たとえ、補正発明の「上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させ１つに集めて配置した」が、「すべての『複数のリードアンプ回路』およびすべての『複数のライトバッファ回路』『の少なくとも一方を互いに隣接させ１つに集めて配置した』」という意味であり、相違点２が実質的なものであると仮定した場合であっても、一般に、リードアンプ回路やライトバッファ回路をどのように配置するかは、メモリの回路構成やレイアウトに応じて当業者が適宜選択し得る設計的事項であり、かつ、補正発明において、「上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させ１つに集めて配置した」ことによる格別の効果も見いだせないから、相違点２は、当業者が適宜なし得た範囲に含まれる程度のものである。
　
（５−２−４）以上のとおり、補正発明の「上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させ１つに集めて配置した」という構成をどのように解釈したとしても、相違点２は実質的なものではないか、仮に実質的なものであったとしても、当業者が適宜なし得た範囲に含まれる程度のものである。
　
（５−３）判断についてのまとめ
　以上検討したとおりであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（６）独立特許要件についてのまとめ
　以上のとおり、本件補正は、補正後の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第３項に規定する要件を満たしておらず、また、仮に、本件補正が当該要件を満たすものであったとしても、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　平成２３年３月７日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜７に係る発明は、平成２２年１１月１５日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜７に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「補正前」の箇所に記載したとおりのものであって、再掲すると次のとおりである。
　
　「【請求項１】　センスアンプから転送された読み出しデータを増幅する複数のリードアンプ回路と、書き込みデータを上記センスアンプへ駆動する複数のライトバッファ回路とを有する半導体記憶装置であって、
　上記複数のリードアンプ回路および上記複数のライトバッファ回路を同一アンプ列上に配置し、かつ上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させて配置したことを特徴とする半導体記憶装置。」
　
２．引用刊行物に記載された発明
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平２−２４６１５１号公報（引用例）には、上記第２．４．（３）に記載したとおりの事項及び発明（引用発明）が記載されているものと認められる。
　引用発明を再掲すると、次のとおりである。
　
　「リードアンプＲＡ及びライトアンプＷＡが、左からＷＡ，ＲＡ，ＷＡ，ＲＡ，ＷＡ，ＲＡ，ＲＡ，ＷＡ，ＷＡ，ＲＡ，ＲＡ，ＷＡ，ＷＡ，ＲＡ，ＲＡ，ＷＡの順に横一列に配列されている下辺周辺回路ＰＨＤを備えたＢｉ・ＣＭＯＳダイナミック型ＲＡＭ。」
　
３．本願発明と引用発明との対比
（１）引用発明の「リードアンプＲＡ」、「ライトアンプＷＡ」は、各々本願発明の「リードアンプ回路」、「ライトバッファ回路」に相当し、引用発明の「Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭ」は本願発明の「半導体記憶装置」に相当する。
　また、引用発明は、「リードアンプＲＡ及びライトアンプＷＡが、左からＷＡ，ＲＡ，ＷＡ，ＲＡ，ＷＡ，ＲＡ，ＲＡ，ＷＡ，ＷＡ，ＲＡ，ＲＡ，ＷＡ，ＷＡ，ＲＡ，ＲＡ，ＷＡの順に横一列に配列されている」から、引用発明が本願発明のように、「上記複数のリードアンプ回路および上記複数のライトバッファ回路を同一アンプ列上に配置し」という構成を備えていることは明らかである。
　
（２）したがって、本願発明と引用発明とは、
　
　「複数のリードアンプ回路と、複数のライトバッファ回路とを有する半導体記憶装置であって、
　上記複数のリードアンプ回路および上記複数のライトバッファ回路を同一アンプ列上に配置したことを特徴とする半導体記憶装置。」
　
　である点で一致し、次の点で相違する。
　
（相違点３）
　本願発明は、「リードアンプ回路」が「センスアンプから転送された読み出しデータを増幅する」ものであり、「ライトバッファ回路」が「書き込みデータを上記センスアンプへ駆動する」ものであるのに対して、引用発明は、そのような特定がなされていない点。
　
（相違点４）
　本願発明は、「かつ上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させて配置した」ものであるのに対して、引用発明は、そのような特定がなされていない点。
　
４．相違点についての当審の判断
（１）相違点３について
　相違点３は、補正発明と引用発明との間の相違点１と同じであるから、上記第２．４．（５）（５−１）において検討したとおりの理由で、当業者が容易になし得た範囲に含まれる程度のものである。
　
（２）相違点４について
（２−１）本願発明の「上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させて配置した」という構成は、「すべての『複数のリードアンプ回路』およびすべての『複数のライトバッファ回路』『の少なくとも一方を互いに隣接させ１つに集めて配置した』」という構成（以下「構成Ａ」という（明細書及び図面の記載とも整合し、自然な解釈と認められる。）。）、及び「すべての『リードアンプ回路』のうちの一部の『複数のリードアンプ回路』およびすべての『複数のライトバッファ回路』のうちの一部の『複数のライトバッファ回路』『の少なくとも一方を互いに隣接させて配置した』」という構成（以下「構成Ｂ」という。）の２とおりに解釈できるから、以下においてその各々について検討する。
　
（２−２）まず、構成Ａと仮定した場合について検討する。
　一般に、リードアンプ回路やライトバッファ回路をどのように配置するかは、メモリの回路構成やレイアウトに応じて当業者が適宜選択し得る設計的事項であり、例えば、引用発明においても、引用例の第５１図の記載から明らかなように、「リードアンプＲＡ」及び「ライトアンプＷＡ」が、左から、「ＷＡ，ＲＡ，ＷＡ」のブロック、「ＲＡ，ＷＡ，ＲＡ」のブロック、「ＲＡ，ＷＡ」のブロック、「ＷＡ，ＲＡ，ＲＡ，ＷＡ」のブロック及び「ＷＡ，ＲＡ，ＲＡ，ＷＡ」のブロックというように、「リードアンプＲＡ」及び「ライトアンプＷＡ」の配置は一様ではなく、様々な態様の配置が採用されている。
　そして、本願の明細書及び図面を精査しても、本願発明において、「上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させて配置した」こと（「すべての『複数のリードアンプ回路』およびすべての『複数のライトバッファ回路』『の少なくとも一方を互いに隣接させ１つに集めて配置した』」こと）による格別の効果は見いだせない。
　すなわち、本願の明細書には、０００８段落〜００１２段落にわたって発明が解決しようとする課題が記載され、また、００３５段落に発明が奏する効果が記載されているが、そのような課題や効果は、半導体記憶装置が、本願の図面の図９に記載されているような各種回路及びバスの配置を備えていること、すなわち、半導体記憶装置が、図９に記載されたような、メモリセルアレイ、センスアンプ、ローカルライト選択信号を制御・駆動する第１の回路（「回路１」）、グローバルライト選択信号とライトバッファイネーブル信号とを制御・駆動する第２の回路（「回路２」）等の各種回路、並びにグローバルバスとローカルバス等の各種バスの配置を備えていることを前提にしたものであることが明らか（例えば、データバスが図９のローカルバスに相当するバスのみで構成され、センスアンプも１列のみであり、図９の「ＳＳ＿Ｃｒｏｓｓ」と記載されている斜線の部分にリードアンプ回路又はライトバッファ回路が配置されているような場合を想定すると、本願の明細書に記載されているような課題は存在せず、それに対応する効果も奏さないことは明らか）であるが、本願発明は、各種回路やバスの配置について何ら特定されていないから、本願発明が明細書に記載された課題を解決することができず、格別の効果も奏しないことは明らかである。
　さらにいえば、図９に記載されたような各種回路やバスの配置がなされている場合であっても、例えば、「上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させて配置した」を満たす構成である、１列の一方の端部から中央までに「複数のリードアンプ回路」を隣接して配置し、中央から他方の端部までに「複数のライトバッファ回路」を隣接して配置した構成の場合には、所期の課題を解決し、格別の効果を奏することはできないものと認められる。
　
（２−３）以上まとめると、本願発明の「上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させて配置した」という構成を、構成Ａと仮定した場合については、一般に、リードアンプ回路やライトバッファ回路をどのように配置するかは、メモリの回路構成やレイアウトに応じて当業者が適宜選択し得る設計的事項であり、かつ、本願発明において、「上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させて配置した」ことによる格別の効果も見いだせないから、相違点４は、当業者が適宜なし得た範囲に含まれる程度のものである。
　
（２−４）次に、構成Ｂと仮定した場合について検討する。
　引用発明は、「リードアンプＲＡ及びライトアンプＷＡが、左からＷＡ，ＲＡ，ＷＡ，ＲＡ，ＷＡ，ＲＡ，ＲＡ，ＷＡ，ＷＡ，ＲＡ，ＲＡ，ＷＡ，ＷＡ，ＲＡ，ＲＡ，ＷＡの順に横一列に配列されている」ところ、そのうちの右端から４つに注目すると、「ＷＡ，ＲＡ，ＲＡ，ＷＡ」の順に配列されているから、その部分についてみると、引用発明においても、「リードアンプＲＡ」が「互いに隣接させ１つに集めて配置した」構成となっていることは明らかである。
　したがって、引用発明も、本願発明のように、「すべての『リードアンプ回路』のうちの一部の『複数のリードアンプ回路』およびすべての『複数のライトバッファ回路』のうちの一部の『複数のライトバッファ回路』『の少なくとも一方を互いに隣接させて配置した』」構成となっているものと認められるから、相違点４は実質的なものではない。
　
（２−５）以上のとおり、本願発明の「上記複数のリードアンプ回路および上記複数のライトバッファ回路の少なくとも一方を互いに隣接させて配置した」という構成をどのように解釈したとしても、相違点４は実質的なものではないか、仮に実質的なものであったとしても、当業者が適宜なし得た範囲に含まれる程度のものである。
　
（３）判断についてのまとめ
　以上検討したとおりであるから、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。