【事件の表示】
　特願２００６−３０２６５３「高い強度をもつパワーＩＧＢＴ」拒絶査定不服審判事件〔平成１９年　５月３１日出願公開、特開２００７−１３４７１４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１８年１１月８日（パリ条約による優先権主張２００５年１１月９日、ドイツ連邦共和国）の出願であって、平成２２年９月２１日付けの拒絶理由通知に対して、同年１２月２７日に意見書及び手続補正書が提出されたが、平成２３年１２月１２日付けで拒絶査定がなされた。
　これに対し、平成２４年４月２０日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年６月２５日付けで審尋がなされ、同年１２月２０日に回答書が提出された。
　
第２　平成２４年４月２０日に提出された手続補正書による補正についての却下の決定
［補正の却下の決定の結論］ 
　平成２４年４月２０日に提出された手続補正書による補正（以下「本件補正」という。）を却下する。 
　
［理由］ 
１　本件補正の内容
  本件補正は、補正前の特許請求の範囲の請求項１〜３１を、補正後の特許請求の範囲の請求項１〜１１と補正するものであり、補正前後の請求項１は、それぞれ次のとおりである。
　
（補正前）
「【請求項１】
　半導体基板と、セルアレイとを備えるパワーＩＧＢＴであって、
　上記半導体基板は、第１の伝導型のエミッタ区域と、該エミッタ区域に隣接する第２の伝導型のドリフト区域と、を有し、
　上記セルアレイは、多数のトランジスタセルを備え、
　上記多数のトランジスタセルは、それぞれ、ソース区域と、該ソース区域と上記ドリフト区域との間に配置されるボディ区域と、上記ソース区域および上記ボディ区域から絶縁されるように配置されるゲート電極と、を有し、
　上記ソース区域と上記ボディ区域とは短絡されており、
　かつ、上記セルアレイは、第１のセル密度を有する第１のセルアレイ部分と、該第１のセル密度より低い第２のセル密度を有する第２のセルアレイ部分と、を有し、
　上記第２のセルアレイ部分はゲートパッドまたはゲートリードの下に配置されており、かつ、上記第２のセルアレイ部分はトランジスタセルを含んでおらず、
　上記エミッタ区域のエミッタ効率は、上記第１のセルアレイ部分の領域よりも上記第２のセルアレイ部分の領域において低い、パワーＩＧＢＴ。」
　
（補正後）
「【請求項１】
　半導体基板と、セルアレイとを備えるパワーＩＧＢＴであって、
　上記半導体基板は、第１の伝導型のエミッタ区域と、該エミッタ区域に隣接する第２の伝導型のドリフト区域と、を有し、
　上記セルアレイは、多数のトランジスタセルを備え、
　上記多数のトランジスタセルは、それぞれ、ソース区域と、該ソース区域と上記ドリフト区域との間に配置されるボディ区域と、上記ソース区域および上記ボディ区域から絶縁されるように配置されるゲート電極と、を有し、
　上記ソース区域と上記ボディ区域とは短絡されており、
　かつ、上記セルアレイは、第１のセル密度を有する第１のセルアレイ部分と、該第１のセル密度より低い第２のセル密度を有する第２のセルアレイ部分と、を有し、
　上記第２のセルアレイ部分はゲートパッドまたはゲートリードの下に配置されており、かつ、上記第２のセルアレイ部分はトランジスタセルを含んでおらず、
　上記エミッタ区域のエミッタ効率は、上記第１のセルアレイ部分の領域よりも上記第２のセルアレイ部分の領域において低く、
　上記エミッタ区域は、上記第１のセルアレイ部分の領域内に第１のエミッタ部分を有し、かつ、上記第２のセルアレイ部分の領域内に第２のエミッタ部分を有し、上記第２のエミッタ部分の上記第１の伝導型のドーパント原子の有効ドーピング濃度は、上記第１のエミッタ部分の有効ドーピング濃度より低く、
　および／または、上記ドリフト区域内の上記エミッタ側で、上記セルアレイの上記ボディ区域と上記エミッタ区域との間に、上記第２の伝導型のフィールドストップ区域が配置され、上記フィールドストップ区域は、上記ドリフト区域よりも高濃度にドープされ、上記フィールドストップ区域は、上記第１のセルアレイ部分の領域内に、第１のストップ区域部分を有し、かつ、上記第２のセルアレイ部分の領域内に、第２のストップ区域部分を有し、上記第２のストップ区域部分は、上記第１のストップ区域部分よりもドーピング濃度が高い、パワーＩＧＢＴ。」
　
２　本件補正についての検討
（１）補正事項の整理
　本件補正を整理すると次のとおりである。
［補正事項１］
　補正前の請求項１に、「上記エミッタ区域は、上記第１のセルアレイ部分の領域内に第１のエミッタ部分を有し、かつ、上記第２のセルアレイ部分の領域内に第２のエミッタ部分を有し、上記第２のエミッタ部分の上記第１の伝導型のドーパント原子の有効ドーピング濃度は、上記第１のエミッタ部分の有効ドーピング濃度より低く、
　および／または、上記ドリフト区域内の上記エミッタ側で、上記セルアレイの上記ボディ区域と上記エミッタ区域との間に、上記第２の伝導型のフィールドストップ区域が配置され、上記フィールドストップ区域は、上記ドリフト区域よりも高濃度にドープされ、上記フィールドストップ区域は、上記第１のセルアレイ部分の領域内に、第１のストップ区域部分を有し、かつ、上記第２のセルアレイ部分の領域内に、第２のストップ区域部分を有し、上記第２のストップ区域部分は、上記第１のストップ区域部分よりもドーピング濃度が高い」との記載を付加する。
　
［補正事項２］
　補正前の請求項２、６、７を削除し、当該削除に対応して、補正前の請求項３〜５を、それぞれ請求項２〜４として項番号を繰上げるとともに、引用する請求項の番号を修正し、さらに、補正前の請求項８を請求項５として項番号を繰り上げる。
　
［補正事項３］
　補正前の請求項８に、「上記フィールドストップ区域は、上記第１のセルアレイ部分の領域内に、第１のストップ区域部分を有し、かつ、上記第２のセルアレイ部分の領域内に、第２のストップ区域部分を有し、上記第２のストップ区域部分は、上記第１のストップ区域部分よりもドーピング濃度が高く、上記第２のストップ区域部分が、上記第１のセルアレイ部分にまで達する」との記載を付加するとともに、補正前の請求項に記載された「請求項１〜請求項７のいずれか１項に記載の」を、「請求項１に記載の」とする。
　
［補正事項４］
　補正前の請求項９、１０及び１７〜３１を削除し、当該削除に対応して、補正前の請求項１１〜１６を、それぞれ請求項６〜１１として項番号を繰り上げるとともに、引用する請求項の番号を修正する。
　
（２）新規事項の追加の有無及び補正の目的の適否についての検討
　以下、補正事項１〜補正事項４について検討する。
ア　補正事項１について
（ア）補正事項１により補正された事項は、本願の願書に最初に添付された明細書（以下「当初明細書」という。また、本願の願書に最初に添付された明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。）段落【００１１】、【００１４】、【００４２】及び【００４９】、請求項２、８及び９、並びに図２、６に記載されているから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たしている。
　
（イ）補正事項１は、補正前の請求項１に係る発明の発明特定事項である「エミッタ区域」について、「上記エミッタ区域は、上記第１のセルアレイ部分の領域内に第１のエミッタ部分を有し、かつ、上記第２のセルアレイ部分の領域内に第２のエミッタ部分を有し、上記第２のエミッタ部分の上記第１の伝導型のドーパント原子の有効ドーピング濃度は、上記第１のエミッタ部分の有効ドーピング濃度より低く」という構成を追加するとともに、補正前の請求項１に係る発明の発明特定事項である「ドリフト区域」について、「および／または、上記ドリフト区域内の上記エミッタ側で、上記セルアレイの上記ボディ区域と上記エミッタ区域との間に、上記第２の伝導型のフィールドストップ区域が配置され、上記フィールドストップ区域は、上記ドリフト区域よりも高濃度にドープされ、上記フィールドストップ区域は、上記第１のセルアレイ部分の領域内に、第１のストップ区域部分を有し、かつ、上記第２のセルアレイ部分の領域内に、第２のストップ区域部分を有し、上記第２のストップ区域部分は、上記第１のストップ区域部分よりもドーピング濃度が高い」という構成を追加して、補正前の請求項１に記載された発明を特定するために必要な事項を限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものである。
　したがって、補正事項１は、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　
イ　補正事項２について
　補正事項２は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　また、補正事項２が、特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
ウ　補正事項３について
（ア）補正事項３により補正された事項は、本願の願書に最初に添付された明細書等の段落【００１４】及び【００４９】、請求項９及び１０、並びに図６に記載されているから、補正事項３は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項３は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たしている。
　
（イ）補正事項３は、補正前の請求項８に係る発明の発明特定事項である「フィールドストップ区域」について、「上記フィールドストップ区域は、上記第１のセルアレイ部分の領域内に、第１のストップ区域部分を有し、かつ、上記第２のセルアレイ部分の領域内に、第２のストップ区域部分を有し、上記第２のストップ区域部分は、上記第１のストップ区域部分よりもドーピング濃度が高く、上記第２のストップ区域部分が、上記第１のセルアレイ部分にまで達する」という構成を追加し、さらに、引用する請求項を「請求項１」のみに限定して、補正前の請求項８に記載された発明を特定するために必要な事項を限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものである。
　したがって、補正事項１は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　
エ　補正事項４について
　補正事項４は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　また、補正事項４が、特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
オ　新規事項の追加の有無及び補正の目的の適否についてのまとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定の規定に適合するか）について、以下において検討する。 
　
（３）独立特許要件について 
ア　本件補正後の発明 
　本件補正後の請求項１に係る発明は、上記「１　本件補正の内容」の「（補正後）」に記載したとおりである。 
 　　　 
イ　引用例の記載と引用発明 
（ア）引用例１：特開昭６３−１０４４８０号公報
　原査定の拒絶の理由で引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開昭６３−１０４４８０号公報（以下「引用例１」という。）には、「伝導度変調型たて型ＭＯＳＦＥＴ」（発明の名称）に関して、第１〜５図とともに以下の事項が記載されている（下線は当審で付加した。以下同じ。）。 
　
ａ　「２．特許請求の範囲
１）
一導電型のドレイン領域の裏面側に逆導電型のアノード領域が付加され、表面側に酸化膜を介したゲート電極と逆導電型基体領域が設けられており、この基体領域にチャンネルを形成する一導電型ソース領域を備えた複数個のセルとカソード電極が配列されてなる伝導度変調型ＭＯＳＦＥＴ
　
ｂ　「〔発明の属する技術分野〕
　本発明はドレイン側にソースと逆導電型の領域を付加してバイポーラ動作を利用するたて型ＭＯＳＦＥＴの構造に関する。」（第１ページ左欄第１４〜１７行）
　
ｃ　「第２図に通常の伝導度変調型のたて型ＭＯＳＦＥＴの構造と動作を説明するためにその要部断面図を示す。第２図はＮチャンネル素子の場合を示しであるが、Ｐチャンネル素子では第２図のＮ形とＰ形をすべて反転したものとなる。
　第２図においてこの素子は正孔を注入するためのＰ＋アノード領域１，薄いＮ＋バッファ領域２，Ｎ−ドレイン領域３，低抵抗Ｐ＋領域４，Ｐ基体領域５、Ｎ＋ソース領域６，ゲート酸化膜７，ゲート電極８，カソード電極９，およびアノード電極１０から構成されるたて型ＭＯＳＦＥＴであり、通常のたて型ＭＯＳＦＥＴにＰ＋アノード領域１を付加した構造になっている。
Ｎ
＋
バッファ領域２はＯＦＦ時のパンチスルーの防止および正孔の注入量を制御するために設けられている
Ｐ
＋
領域４とＮ
＋
ソース領域６とはカソード電極９で短絡されており、Ｐ
＋
アノード領域１，Ｎ
−
ドレイン領域３，Ｐ
＋
領域４，Ｐ基体領域５，Ｎ
＋
ソース領域６によりエミッタ短絡形サイリスタと同様の構造をもっており
　次にこの素子の動作を説明する。順方向阻止時はＭＯＳＦＥＴが導通していないため、低抵抗Ｐ＋領域４，Ｐ基体領域５，およびＮ−ドレイン領域３のＰＮ接合が逆方向バイアスされ電流は流れない。このとき
ゲート電極８にしきい値以上の正電圧を印加すると
Ｎ
−
ドレイン領域３に電子が注入
Ｎ
−
ドレイン領域３に
Ｐ
＋
アノード領域１から正孔が注入
いわゆる伝導度変調が生じ
　
ｄ　「さらにこのラッチアップ現象はこのような素子において均一に発生するのではなくゲートパッド部近傍やガードリング近傍などのある特定な個所で発生しやすいという問題もある。第５図は通常の素子におけるゲート電極パッド近傍の部分断面図を示したものであり、第２図と共通部分を同一符号で表わしてある。第５図において
20はセル部
21はゲートパッド部
23はゲートパッド部21に隣接する周端部のセル
22はそのほかのセル
　ターンオフ時にはＰ＋領域４およびＰ領域５とＮ−領域３の接合部から主に低不純物濃度のＮ−領域３の方向に空乏層が成長し、３ａおよび３ｂの領域に存在していた正孔は空乏層の電界によってＰ＋領域４、Ｐ領域５に流入する。このとき３ａの領域はキャリアの拡散によってキャリアの拡散長附近まで拡がっており、ゲートパッド部21に隣接するセル23に流入する正孔の量は、そのほかの普通のセル例えば22に流入する正孔の量よりも多い。このことはセル23以外の例えばセル22では３ｂの領域の正孔が流入するのみであるのに対し、セル23にはより広い領域３ａの正孔が流入するからである。このためラッチアップはゲートパッド部21に隣接する周端部のセル23の方が、そのほかのセルよりも発生しやすい。しかもこのような電流集中によって温度が上昇するとさらにラッチアップが生じやすくなり遂には素子の破壊に至る。」（第３ページ左上欄第３行〜右上欄第１３行）
　
ｅ　「〔発明の目的〕
　本発明は上述の点に鑑みてなされたものであり、その目的はドレイン側にソースと逆導電型の領域を付加し、バイポーラ動作を利用するたて型ＭＯＳＦＥＴの
周端部のゲートパッドなどに隣接する特定のセルへの電流集中に対してもラッチアップを生ずることのない素子構造を提供する
〔発明の要点〕
　本発明はゲートパッドなどに隣接する周端部のセルのように特定の個所に位置するセルに対してソース領域を形成することなく、このセルに注入される
キャリアの数を減らすことにより電流集中を防ぐとともにラッチアップの発生をなくした
　
ｆ　「〔発明の実施例〕
　以下本発明を実施例に基づき説明する。
　第１図は本発明の素子構造について示したゲートパッド部近傍の部分断面図であり、第５図と比較されるものである。第１図の第５図と共通する部分は同一符号を用いてある。第１図が第５図と異なる点は
ゲートパッド部21に隣接する周端部のセル23ａにはＮ
＋
ソース領域を形成していない
　
このようにＮ
＋
ソース領域が形成されていない本発明の場合は
伝導度変調を生じている領域３ｃは第５図の領域３ａより少ない
　
ｇ　「〔発明の効果〕
　バイポーラ作用により伝導度変調を起こさせるたて型ＭＯＳＦＥＴは、大電流をとれる反面寄生サイリスタに起因するラッチアップを発生し、素子を破壊させる危険性をもっているのに対し、本発明では実施例で述べたごとく、チャンネル部を形成している多くのセルのうち、例えばゲートパッド部などの近傍に位置する周端部のセルは
ターンオフ時には伝導度変調領域から流入するキャリアの量がそのほかのセルよりも多いために、ラッチアップを生ずる可能性が大きい
ラッチアップを発生することもない
　
（イ）引用発明
　引用例１の上記摘記事項「ｃ」及び第１図を参照すると、引用例１には、Ｎ＋ソース領域６とＰ基体領域５とが短絡されてカソード電極９に接続されていることが開示されているといえる。
　
　そうすると、特許請求の範囲の第１項及び第１図を参酌してまとめると、引用例１には以下の発明（以下「引用発明」という。）が記載されている。
　
　「ゲートパッド部21と、複数個のセル23ａ、22を備えるセル部20とを備える伝導度変調型たて型ＭＯＳＦＥＴであって、
　Ｎードレイン領域３の裏面側にＰ＋アノード領域１が付加され、表面側にゲート酸化膜７を介したゲート電極８とＰ基体領域５が設けられており、このＰ基体領域５にチャンネルを形成するＮ＋ソース領域６を備えた上記複数個のセル22とカソード電極９が配列されてなり、
　上記Ｎ＋ソース領域６と上記Ｐ基体領域５とが短絡されて上記カソード電極９に接続されており、
　かつ、上記セル部20は、上記ゲートパッド部21に隣接する周端部のセル23ａとそのほかのセル22とからなり、
　上記ゲートパッド部21及び上記周端部のセル23ａにはソース領域が形成されておらず、ソース領域が形成されている場合より伝導度変調を生じている領域３ｃが少ない、伝導度変調型たて型ＭＯＳＦＥＴ。」
　
（ウ）引用例２：特開２００５−１３６０９２号公報
　原査定の拒絶の理由で引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００５−１３６０９２号公報（以下「引用例２」という。）には、「半導体装置とその製造方法」（発明の名称）に関して、図１〜１０とともに以下の事項が記載されている。
　
ａ　「【技術分野】
【０００１】
　本発明は、半導体装置とその製造方法に関し、特に、ラッチアップ耐性を向上させた絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）装置等の半導体装置とその製造方法に関するものである。」
　
ｂ　「【０００４】
　従来のＩＧＢＴは、その特性上、ラッチアップによる破壊が問題となっている。上記のように素子の耐圧向上のためにガードリング部を備えたＩＧＢＴにおいては、
ガードリング部直下のコレクタ層より、大量の正孔が注入され
ラッチアップによる破壊を起こす
【０００５】
　…
【０００７】
　このガードリング領域での電界値ＥＣは、コレクタ電極１１２にサージ電圧が印加された場合上昇し、衝突イオン化による電子−正孔対がガードリング領域内における最外周に位置するガードリング部の外側で大量に発生する。この時ガードリング領域での電界値ＥＣは、ガードリング部１０５の平面パターンにおいて、直線パターン部よりも、ある曲率半径で曲がっているコーナーパターン部でより大きくなる。上記発生したキャリアのうち正孔は近傍のエミッタ電極１１０あるいはエミッタ電極引き回し線１１０ａに流れ出し、電子はＰ＋型半導体層基板１０１に流れ、新たな正孔が注入される。この時電流は図８中の矢印で示される流れを発生する。このうち正孔電流ａは、Ｐ型半導体層１０４に沿って引き回される細いエミッタ電極引き回し線１１０ａを介してエミッタ電極パッドまで至るため、その配線により抵抗が大きく、エミッタ電極１１０に直接流れる電流ｂに比べ量が少ない。これによりガードリング部の曲線パターン部近傍のセル領域に、より多くの電流が集中する。
【０００８】
　この結果、ガードリング曲線パターン部近傍のセル領域のＰ型半導体層１０３を大電流ａが流れ、電圧降下の発生によりＮ＋半導体層１０６−ｐ型半導体層１０３間のｐｎ接合が順バイアスされ、寄生トランジスタの動作を誘発し電流集中により破壊し易い。」
　 
 ｃ　「【発明の効果】
【００２０】
　第１導電型の高抵抗層とその下部に位置する第１導電型のバッファ層と、第１導電型の高抵抗層の上部に形成された第２導電型のベース層と、第２導電型のベース層の上面に形成された第１導電型のエミッタ領域と、エミッタ領域に接続されるエミッタ電極と、第２導電型のベース層のチャネル領域上にシリコン酸化膜を介して形成されたゲート電極と、セル領域周囲の拡散を深くしたガードリング部と、第１導電型のバッファ層の下面に形成され、
ガードリング部が設けられた領域の直下では、他の領域よりも不純物濃度を小さくした第２導電型のコレクタ層と、コレクタ層に接続されるコレクタ電極とを備えたため
ラッチアップ耐性が
向上させることが可能となる
　
ｄ　「【発明を実施するための最良の形態】
【００２１】
　以下、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。
【００２２】
　図１は、本実施形態に係るＩＧＢＴの一部の断面図である。ＩＧＢＴ１０は第１導電型の高抵抗層（Ｎ−型半導体層）１１とその下部に位置する第１導電型のバッファ層（Ｎ＋型半導体層）１２と、第１導電型の高抵抗層の上部に形成された第２導電型のベース層（Ｐ型半導体層）１３とＰ型半導体層１４と、第２導電型のベース層の上面に形成された第１導電型のエミッタ領域（Ｎ＋型半導体層）１５と、エミッタ領域１５に接続されるエミッタ電極１６と、第２導電型のベース層１３のチャネル領域１７上に絶縁して形成されたゲート電極１８と、エミッタ領域周囲の拡散を深くしたガードリング部１９と、第１導電型のバッファ層１２の下面に形成され、
ガードリング部が設けられた領域の直下では、他の領域よりも不純物濃度を小さくした第２導電型のコレクタ層（Ｐ
＋
型半導体層）２０，２１
　
ｅ　「【００２５】
　このガードリング領域での電界値ＥＣは、コレクタ電極２２にサージ電圧が印加された場合上昇し、衝突イオン化による電子−正孔対がガードリング領域内における最外周に位置するガードリング部１９の外側で大量に発生する。この時ガードリング領域での電界値ＥＣは、ガードリング部１９の平面パターンにおいて、直線パターン部よりも、ある曲率半径で曲がっているコーナーパターン部でより大きくなる。上記発生したキャリアのうち正孔は近傍のエミッタ電極１６あるいはエミッタ電極引き回し線１６ａに流れ出し、電子はＰ＋型半導体層基板２１に流れ、新たな正孔が注入される。しかしながら、このとき、
ガードリング部直下のＰ型半導体層２１の不純物濃度はその他の領域２０に比べて低いので、正孔の注入が少なくなる
その結果、電流集中が緩和され、ラッチアップ破壊を防止
　
ウ　対比
　本件補正後の請求項１に係る発明（以下「補正発明」という。）と引用発明とを対比する。
　
（ア）引用発明の「伝導度変調型たて型ＭＯＳＦＥＴ」、「Ｎードレイン領域３」、「Ｐ＋アノード領域１」、「Ｐ基体領域５」、及び「Ｎ＋ソース領域６」は、それぞれ補正発明の「パワーＩＧＢＴ」、「第２の伝導型のドリフト区域」、「第１の伝導型のエミッタ区域」、「ボディ区域」、及び「ソース区域」に相当する。
　
（イ）引用発明の伝導度変調型たて型ＭＯＳＦＥＴは、「複数個のセル23ａ、22を備えるセル部20」を備えるから、技術常識も勘案すると、「セルアレイ」を備えるものであることは明らかである。
　さらに、引用発明は、「Ｎードレイン領域３の裏面側にＰ＋アノード領域１が付加され、表面側にゲート酸化膜７を介したゲート電極８とＰ基体領域５が設けられており、このＰ基体領域５にチャンネルを形成するＮ＋ソース領域６を備えた上記複数個のセル22とカソード電極９が配列されてな」るものであるから、当該「上記複数個のセル22」は、技術常識も勘案すると、「多数の」セルであることが明らかであるとともに、それぞれ、「トランジスタセルを備え」るものであることは当業者には明らかである。
　したがって、補正発明と引用発明とは、「『セルアレイ』を備える『パワーＩＧＢＴ』」である点、及び「上記セルアレイは、多数のトランジスタセルを備え、　上記多数のトランジスタセルは、それぞれ、ソース区域と、該ソース区域と上記ドリフト区域との間に配置されるボディ区域と、上記ソース区域および上記ボディ区域から絶縁されるように配置されるゲート電極と、を有」するものである点で一致する。
　
（ウ）引用発明は、「ゲートパッド部21と複数のセル23ａ、22を備えるセル部20を備える」とともに、「上記セル部20は、上記ゲートパッド部２に隣接する周端部のセル23ａとそのほかのセル22とからな」るから、引用発明の「『そのほかのセル22』の部分」、「『ゲートパッド部２』及び『周端部のセル23ａ』の部分」は、それぞれ補正発明の「第１のセルアレイ部分」、「第２のセルアレイ部分」に相当するといえ、且つ、技術常識及び引用例１の第１図を参照すると、補正発明と引用発明とは、「『上記第２のセルアレイ部分はゲートパッド』の『下に配置されて』」いる点で一致する。
　さらに、引用発明では、「上記ゲートパッド部２及び上記周端部のセル23ａにはソース領域が形成されて」ないから、補正発明と引用発明とは、「かつ、上記第２のセルアレイ部分はトランジスタセルを含んで」いない点、及び「上記セルアレイは、第１のセル密度を有する第１のセルアレイ部分と、該第１のセル密度より低い第２のセル密度を有する第２のセルアレイ部分と、を有」する点で一致する。
　
（エ）以上をまとめると、補正発明と引用発明の一致点及び相違点は次のとおりである。
＜一致点＞ 
「セルアレイを備えるパワーＩＧＢＴであって、
　第１の伝導型のエミッタ区域と、第２の伝導型のドリフト区域と、を有し、
　上記セルアレイは、多数のトランジスタセルを備え、
　上記多数のトランジスタセルは、それぞれ、ソース区域と、該ソース区域と上記ドリフト区域との間に配置されるボディ区域と、上記ソース区域および上記ボディ区域から絶縁されるように配置されるゲート電極と、を有し、
　上記ソース区域と上記ボディ区域とは短絡されており、
　かつ、上記セルアレイは、第１のセル密度を有する第１のセルアレイ部分と、該第１のセル密度より低い第２のセル密度を有する第２のセルアレイ部分と、を有し、
　上記第２のセルアレイ部分はゲートパッドの下に配置されており、かつ、上記第２のセルアレイ部分はトランジスタセルを含んでいない、パワーＩＧＢＴ。」
　
＜相違点１＞
　補正発明のパワーＩＧＢＴは、「半導体基板」を備え、「上記半導体基板は、第１の伝導型のエミッタ区域と、該エミッタ区域に隣接する第２の伝導型のドリフト区域と、を有」するものであるのに対し、引用発明の伝導度変調型たて型ＭＯＳＦＥＴは、「Ｎードレイン領域３の裏面側にＰ＋アノード領域１が付加され」るものの、「半導体基板」を備えるのか不明であり、且つ、「上記半導体基板は、第１の伝導型のエミッタ区域（Ｐ＋アノード領域１）と、該エミッタ区域に隣接する第２の伝導型のドリフト区域（Ｎードレイン領域３）と、を有」するものであることが特定されていない点。
　
＜相違点２＞　
　補正発明は、「上記エミッタ区域のエミッタ効率は、上記第１のセルアレイ部分の領域よりも上記第２のセルアレイ部分の領域において低」いものであるのに対し、引用発明は、「上記ゲートパッド部21及び上記周端部のセル23ａにはソース領域が形成されておらず、ソース領域が形成されている場合より伝導度変調を生じている領域３ｃが少ない」ものの、「セル22」の部分の領域と「上記ゲートパッド部21及び上記周端部のセル23ａ」の部分の領域とにおけるエミッタ区域（Ｐ＋アノード領域１）のエミッタ効率について特定されていない点。
　
＜相違点３＞
　補正発明は、「上記エミッタ区域は、上記第１のセルアレイ部分の領域内に第１のエミッタ部分を有し、かつ、上記第２のセルアレイ部分の領域内に第２のエミッタ部分を有し、上記第２のエミッタ部分の上記第１の伝導型のドーパント原子の有効ドーピング濃度は、上記第１のエミッタ部分の有効ドーピング濃度より低く、　および／または、上記ドリフト区域内の上記エミッタ側で、上記セルアレイの上記ボディ区域と上記エミッタ区域との間に、上記第２の伝導型のフィールドストップ区域が配置され、上記フィールドストップ区域は、上記ドリフト区域よりも高濃度にドープされ、上記フィールドストップ区域は、上記第１のセルアレイ部分の領域内に、第１のストップ区域部分を有し、かつ、上記第２のセルアレイ部分の領域内に、第２のストップ区域部分を有し、上記第２のストップ区域部分は、上記第１のストップ区域部分よりもドーピング濃度が高い」ものであるのに対し、引用発明は、その点について特定されていない点。
　
エ　判断
（ア）相違点１について
　引用例１の上記摘記事項「ｃ」には、「Ｎ＋バッファ領域２はＯＦＦ時のパンチスルーの防止および正孔の注入量を制御するために設けられている。」と記載されているので、技術常識を勘案すると、当該「Ｎ＋バッファ領域２」は、ＦＳ型ＩＧＢＴが有する「フィールドストップ層（ＦＳ層）」であることが明らかであるとともに、引用発明は、半導体基板を備えるものであり、かつ、「『上記半導体基板』は、『Ｐ＋アノード領域１』と、該『Ｐ＋アノード領域１』に隣接する『Ｎードレイン領域３』と、を有」するものであることも当業者には明らかである。
　したがって、相違点１は、実質的なものではない。
　仮に、相違点１が実質的なものであったとしても、当業者が容易になし得た範囲に含まれる程度のものである。
　
（イ）相違点２及び相違点３について
　相違点２及び相違点３は、関連するものであるからまとめて検討する。
　
ａ　先ず、相違点３について検討する。
（ａ）引用例１の上記「イ（ア）」の上記摘記事項「ｅ」には、「〔発明の目的〕　本発明は…周端部のゲートパッドなどに隣接する特定のセルへの電流集中に対してもラッチアップを生ずることのない素子構造を提供する…」と記載されており、上記摘記事項「ｇ」には、「〔発明の効果〕　…、本発明では実施例で述べたごとく、チャンネル部を形成している多くのセルのうち、例えばゲートパッド部などの近傍に位置する周端部のセルは
ターンオフ時には伝導度変調領域から流入するキャリアの量がそのほかのセルよりも多いために、ラッチアップを生ずる可能性が大きいことから、とくに周端部に位置するセルにはソース領域を形成してないものを配置することにより
ラッチアップを発生することもない
　
（ｂ）他方、引用例２に記載された技術は、上記「イ（ウ）引用例２」の上記摘記事項「ｂ」の段落【０００４】、上記摘記事項「ｃ」の段落【００２０】、上記摘記事項「ｄ」の段落【００２２】及び上記摘記事項「ｅ」の段落【００２５】に記載されているように、ガードリング部直下のコレクタ層（Ｐ＋型半導体層）２１の不純物濃度をその他の領域２０に比べて低くすることで、コレクタ層より、大量の正孔が注入されることに伴うラッチアップの発生を防ぐことである。
　
（ｃ）したがって、引用発明において、ラッチアップの発生を防ぐための構成として、「上記ゲートパッド部21及び上記周端部のセル23ａにはソース領域が形成されて」いない構成の代わりに、又は、当該構成に加えて、引用例２に記載された技術のように、「ｐ＋アノード領域１」の不純物濃度を、「上記ゲートパッド部21及び上記周端部のセル23ａ」では低くする構成を採用することで、補正発明のように、「上記エミッタ区域は、上記第１のセルアレイ部分の領域内に第１のエミッタ部分を有し、かつ、上記第２のセルアレイ部分の領域内に第２のエミッタ部分を有し、上記第２のエミッタ部分の上記第１の伝導型のドーパント原子の有効ドーピング濃度は、上記第１のエミッタ部分の有効ドーピング濃度より低」いものとすることは当業者であれば容易になし得たことである。
　よって、相違点３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
ｂ　次に、相違点２について検討する。
（ａ）「エミッタ区域のエミッタ効率」について、本願の明細書には、次のように記載されている。
　
・「【００１１】
　本発明の一実施形態は、第１のセルアレイ部分の領域内に第１のエミッタ部分を有し、第２のセルアレイ部分の領域内に第２のエミッタ部分を有する、エミッタ区域を備える。この実施形態は、
第２のエミッタ部分の領域におけるエミッタ効率を低下させるために、第２のエミッタ部分の第１の伝導型のドーパント原子の有効ドーピング濃度を、第１のエミッタ部分の有効ドーピング濃度より低くすることにより提供される
　
・「【００４２】
　
図２に示される素子の場合、本発明は、第２のセルアレイ部分１０２の領域内において、エミッタ１１の他の領域よりエミッタ効率が低い、背面側のエミッタ１１を備える。上記エミッタ効率を低下させることが可能な方法の１つとして、エミッタのドーピング濃度を局所的に低くする方法がある。この場合、上記エミッタ１１は、第１のセルアレイ部分１０１の領域内に第１のエミッタ部分１１１を有し、第２のセルアレイ部分１０２の領域内に第２のエミッタ部分１１２を有する。この場合、ｐ型ドーパント原子を用いたエミッタ１１の有効ドーピング濃度は、第１のエミッタ部分１１１より第２のエミッタ部分１１２において低い
　
（ｂ）他方、上記「ａ（ｃ）」で検討したように、引用発明において、引用例２に記載された技術のように、「ｐ＋アノード領域１」の不純物濃度を、「上記ゲートパッド部21及び上記周端部のセル23ａ」では低くする構成を採用するならば、本願明細書の段落【００１１】及び【００４２】の上記記載に基づくと、「『ｐ＋アノード領域１』の『エミッタ効率』」は、他の領域よりも「上記ゲートパッド部21及び上記周端部のセル23ａ」の領域において低い」ものとなることは明らかである。
　
（ｃ）したがって、引用発明において、引用例２に記載された技術に基づき、ラッチアップの発生を防ぐために、補正発明のように「上記エミッタ区域のエミッタ効率は、上記第１のセルアレイ部分の領域よりも上記第２のセルアレイ部分の領域において低」いものとすることは、当業者であれば容易になし得たことである。
　よって、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（ウ）判断についてのまとめ
　以上検討したとおり、相違点１〜相違点３は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、補正発明は、周知技術を勘案することにより、引用発明、及び引用例２に記載された技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
オ　独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
３　補正の却下の決定についてのむすび　 
　以上のとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１〜３１に係る発明は、平成２２年１２月２７日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜３１に記載されている事項により特定されるものであり、その請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定される上記「第２　１　本件補正の内容」の「（補正前）」の箇所に記載したとおりのものである。
　
２　引用例の記載と引用発明
　原査定の拒絶の理由で引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開昭６３−１０４４８０号公報（引用例１、再掲）には、「伝導度変調型たて型ＭＯＳＦＥＴ」（発明の名称）に関して、第１〜５図とともに上記「第２　２（３）イ（ア）引用例１」に記載した事項が記載されており、引用例１には上記「第２　２（３）イ（イ）引用発明」に記載したとおりの引用発明が記載されており、本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００５−１３６０９２号公報（引用例２、再掲）には、「半導体装置とその製造方法」（発明の名称）に関して、図１〜１０とともに上記「第２　２（３）イ（ウ）引用例２」に記載した事項が記載されている。
  
３　対比・判断
　本願発明は、上記「第２　２　本件補正についての検討」で検討した補正発明における限定事項を省いたものである。
　そうすると、上記「第２　２　本件補正についての検討」において検討したとおり、補正発明は、周知技術を勘案することにより、引用発明、及び引用例２に記載された技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、周知技術を勘案することにより、引用発明、及び引用例２に記載された技術に基づいて、当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により、特許を受けることができない。
  
第４　むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。