(57)【要約】リーク電流が大きいプロセスを用いて製造する多電源半導体集積回路において、使用していない機能ブロックに対する電源供給を停止して、無駄な電力消費を抑制する。多電源半導体集積回路（１）に、各々第１〜第４の電源供給回路（３）〜（６）より電源の供給を受ける第１〜第４の機能ブロック（１１）〜（１４）と、第１の機能ブロック（１１）であるマイクロコンピュータの制御に基づいて、第１〜第４の電源供給回路（３）〜（６）による電源供給を制御する電源制御回路（４０）と、を設け、電源制御回路（４０）は、第１の機能ブロック（１１）から所定のデータを受信したときに、第１〜第４の機能ブロック（１１）〜（１４）の電源供給を停止し、外部からの第１，第２の割り込み信号（５５），（５６）を受信したときに、電源供給を再開するようにした。
2003085501.tif 000002
【特許請求の範囲】
【請求項１】
各々異なる電源供給回路より電源の供給を受ける複数の機能ブロックと、
上記複数の機能ブロックに対する電源供給を制御する、上記複数の機能ブロックのうちの一つであるマイクロコンピュータと、
上記マイクロコンピュータの制御に基づいて、上記電源供給回路による電源供給を制御する電源制御回路と、
を備えたことを特徴とする多電源半導体集積回路。
【請求項２】
請求の範囲第１項に記載の多電源半導体集積回路において、
上記電源制御回路は、上記マイクロコンピュータから所定のデータを受信したときに、上記電源供給回路による上記マイクロコンピュータに対する電源供給を停止し、外部からの割り込み信号を受信したときに、上記電源供給回路による上記マイクロコンピュータに対する電源供給を再開する、
ことを特徴とする多電源半導体集積回路。
【請求項３】
請求の範囲第１項または請求の範囲第２項に記載の多電源半導体集積回路において、
上記電源制御回路は、上記割り込み信号を記憶するレジスタを備え、
上記マイクロコンピュータは、電源供給再開後に上記レジスタに記憶された割り込み信号の内容を検知する、
こと特徴とする多電源半導体集積回路。
【請求項４】
請求の範囲第１項ないし請求の範囲第３項のいずれかに記載の多電源半導体集積回路において、
上記電源制御回路は、上記複数の電源供給回路による電源供給を停止させるときに、当該電源供給回路に対し電源遮断信号を出力するものであり、
上記各機能ブロック、および上記電源制御回路は、電源供給停止状態の回路からの入力論理を、上記電源遮断信号に従い「Ｌ」レベルまたは「Ｈ」レベルに固定するブロック間信号固定回路を備えた、
ことを特徴とする多電源半導体集積回路。
【請求項５】
請求の範囲第１項ないし請求の範囲第４項のいずれかに記載の多電源半導体集積回路において、
上記電源制御回路は、上記複数の電源供給回路による電源供給を停止させるときに、当該電源供給回路に対し電源遮断信号を出力するものであり、
上記各機能ブロック、および上記電源制御回路は、電源供給停止状態の回路への出力論理を、上記電源遮断信号に従い「Ｌ」レベルに固定するブロック間信号固定回路を備えた、
ことを特徴とする多電源半導体集積回路。
【請求項６】
請求の範囲第１項ないし請求の範囲第５項のいずれかに記載の多電源半導体集積回路において、
常時電源が供給され、上記各機能ブロックの電源供給停止中にシステム情報を保持する記憶手段を備えた、
ことを特徴とする多電源半導体集積回路。
【請求項７】
請求の範囲第１項ないし請求の範囲第６項のいずれかに記載の多電源半導体集積回路において、
外部との信号の授受を行う入出力端子回路を備え、
上記電源制御回路と、上記入出力端子回路とは、共通の電源供給回路より供給される電源で動作する、
ことを特徴とする多電源半導体集積回路。
【請求項８】
請求の範囲第１項ないし請求の範囲第６項のいずれかに記載の多電源半導体集積回路において、
上記電源制御回路は、上記複数の電源供給回路に供給する電源で動作し、上記複数の電源供給回路のすべてによる電源供給を停止させる全電源遮断信号を出力する、
ことを特徴とする、多電源半導体集積回路。
【発明の詳細な説明】
技術分野
本発明は、多電源半導体集積回路の省電力化に関するものであり、更に詳しく述べれば、複数の機能ブロックを集積した多電源半導体集積回路の電源供給制御に関するものである。
近年、ポータブルコンパクトディスクプレーヤ（以下、ＣＤプレーヤ）や、ポータブルミニディスクプレーヤなどの携帯用電子機器が広く普及している。これらの電子機器は、多くの場合、たとえば、コンパクトディスクからデータを読み出し、音声信号に変換して出力するなど、機器の特徴的な機能を実現する半導体集積回路である信号処理ＬＳＩと、この信号処理ＬＳＩを制御する汎用的な半導体集積回路であるマイクロコンピュータと、を備えている。
信号処理ＬＳＩ、およびマイクロコンピュータの特徴を整理すると、以下のようになる。
信号処理ＬＳＩは、動作時の消費電力が小さいことが要求される。なぜなら、信号処理ＬＳＩが電池により駆動するものである場合、動作時の消費電力が小さいほど、電池１本あたりの動作時間（ＣＤプレーヤの場合、音声再生時間）が長くなるためである。このため、信号処理ＬＳＩは、動作電圧を低くできるＬｏｗ−Ｖｔ（Ｖｔは、しきい値電圧の略）プロセスを用いて製造している。Ｌｏｗ−Ｖｔプロセスは、動作電圧を下げることができる反面、漏れ電流が大きくなってしまうプロセスであるため、Ｌｏｗ−Ｖｔプロセスによる信号処理ＬＳＩは、使用しない場合、電源を切ることにより漏れ電流を抑え、電池の消耗を防ぐ工夫がなされている。また、信号処理ＬＳＩは、周辺回路とのインターフェイス回路の駆動電圧（高電圧駆動）と、内部回路の駆動電圧（低電圧駆動）とを分けた、多電源半導体集積回路とされており、内部回路の駆動電圧をできる限り低くすることにより、動作時の消費電力を下げている。
これに対し、マイクロコンピュータは、電子機器に対するユーザからの指示を受け付けることが必要なため、電源を常時入れておく使い方が一般的である。このため、漏れ電流が少ないＨｉｇｈ−Ｖｔプロセスを使って製造している。
また、携帯用電子機器の小型化に伴い、複数の機能ブロックをひとつの半導体集積回路に集積する取り組みもなされている。機能ブロックごとに要求される駆動電圧が違う場合も多く、駆動電圧の異なる複数の機能ブロックをひとつの半導体集積回路に集積することで、更なる半導体集積回路の多電源化が進んでいる。
第１３図は、従来の多電源半導体集積回路と該多電源半導体集積回路に対する電源供給回路を示すブロック図である。図において、１ｇは当該多電源半導体集積回路、２は主電源、３〜７は任意の電源電圧を供給するＤＣ／ＤＣコンバータと電源供給スイッチとを備えた第１〜第５の電源供給回路、ＶＤＤ１〜ＶＤＤ５は任意の電源電圧、１１〜１４は多電源半導体集積回路１ｇに内蔵された第１〜第４の機能ブロック、１５は多電源半導体集積回路１ｇの入出力端子回路、２１〜２５は多電源半導体集積回路１ｇに供給される各電源電圧ＶＤＤ１〜ＶＤＤ５を受ける外部電源端子、３１〜３５は多電源半導体集積回路１ｇの内部電源配線を示している。
第１３図には、第１の機能ブロック１１がシステム制御用のマイクロコンピュータ、第２の機能ブロック１２が信号処理回路、第３の機能ブロック１３が耐震用記憶回路、第４の機能ブロック１４がアナログ回路である例を示している。また、各電源供給回路３〜７において内蔵の電源供給スイッチは常にＯＮで、常時電源供給状態にある。
次に、このように構成される従来の多電源半導体集積回路１ｇの動作について説明する。
主電源２が投入されると、各電源供給回路３〜７は主電源２より供給を受けた電源電圧を任意の各電源電圧ＶＤＤ１〜ＶＤＤ５に変圧して、多電源半導体集積回路１ｇに供給する。多電源半導体集積回路１ｇは、各電源供給回路３〜７より供給される電源電圧ＶＤＤ１〜ＶＤＤ５を、各外部電源端子２１〜２５で受ける。各外部電源端子２１〜２５で供給を受けた電源は、各内部電源配線３１〜３５を介して各機能ブロック１１〜１４と入力端子回路１５とに供給され、各機能ブロック１１〜１４、および入出力端子回路１５は、所定の機能を実現するための処理を実行する。
なお、各電源供給回路３〜７は、各外部電源端子２１〜２５を介して常に各機能ブロック１１〜１５に電源を供給しており、たとえ、機能ブロック１１〜１４が使用されていない場合においても電源の供給は継続されている。
従来の多電源半導体集積回路は以上のように構成されているため、各機能ブロックには、それが使用されているといないにかかわらず常に電源が供給される。従来は、マイクロコンピュータのＨＡＬＴモードに代表されるようにクロック発振を停止することにより無駄な電力消費を抑えていたが、近年の超微細化加工と高集積化技術の発達により、定常状態で流れる静止電源電流が消費電力に与える影響を無視できなくなってきた。
複数の機能ブロックを、一つの半導体上に集積した場合、仮に、機能ブロックごとに電源供給を停止することができるようにしたとしても、信号処理回路とマイクロコンピュータとでは、製造プロセスに求める特性が異なるため、同一プロセスで製造することで、消費電力が増加してしまう。例えば、動作時の消費電力を下げるためにＬｏｗ−Ｖｔプロセスで製造すると、常時電源を供給するマイクロコンピュータの漏れ電流、すなわち、第１の機能ブロック１１の漏れ電流が大きい、という問題が生じる。この漏れ電流を小さくするためにＨｉｇｈ−Ｖｔプロセスを適用すると、動作電圧を下げることができなくなり、動作時の消費電流が大きくなってしまう。
本発明は、上記のような問題点を解消するためのもので、使用されていない機能ブロックに対する電源供給を停止して、無駄な電力消費を抑えることのできる、信号処理を行う機能ブロックとマイクロコンピュータとを集積した多電源半導体集積回路を提供することを目的とする。
発明の開示
上記の課題を解決するために、本発明の請求の範囲第１項に係る多電源半導体集積回路は、各々異なる電源供給回路より電源の供給を受ける複数の機能ブロックと、上記複数の機能ブロックに対する電源供給を制御する、上記複数の機能ブロックのうちの一つであるマイクロコンピュータと、上記マイクロコンピュータの制御に基づいて、上記電源供給回路による電源供給を制御する電源制御回路と、を備えたもの、としたものである。
本発明の請求の範囲第２項に係る多電源半導体集積回路は、請求の範囲第１項に記載の多電源半導体集積回路において、上記電源制御回路は、上記マイクロコンピュータから所定のデータを受信したときに、上記電源供給回路による上記マイクロコンピュータに対する電源供給を停止し、外部からの割り込み信号を受信したときに、上記電源供給回路による上記マイクロコンピュータに対する電源供給を再開するもの、としたものである。
本発明の請求の範囲第３項に係る多電源半導体集積回路は、請求の範囲第１項または請求の範囲第２項に記載の多電源半導体集積回路において、上記電源制御回路は、上記割り込み信号を記憶するレジスタを備え、上記マイクロコンピュータは、電源供給再開後に上記レジスタに記憶された割り込み信号の内容を検知するもの、としたものである。
本発明の請求の範囲第４項に係る多電源半導体集積回路は、請求の範囲第１項ないし請求の範囲第３項のいずれかに記載の多電源半導体集積回路において、上記電源制御回路は、上記複数の電源供給回路による電源供給を停止させるときに、当該電源供給回路に対し電源遮断信号を出力するものであり、上記各機能ブロック、および上記電源制御回路は、電源供給停止状態の回路からの入力論理を、上記電源遮断信号に従い「Ｌ」レベルまたは「Ｈ」レベルに固定するブロック間信号固定回路を備えたもの、としたものである。
本発明の請求の範囲第５項に係る多電源半導体集積回路は、請求の範囲第１項ないし請求の範囲第４項のいずれかに記載の多電源半導体集積回路において、上記電源制御回路は、上記複数の電源供給回路による電源供給を停止させるときに、当該電源供給回路に対し電源遮断信号を出力するものであり、上記各機能ブロック、および上記電源制御回路は、電源供給停止状態の回路への出力論理を、上記電源遮断信号に従い「Ｌ」レベルに固定するブロック間信号固定回路を備えたもの、としたものである。
本発明の請求の範囲第６項に係る多電源半導体集積回路は、請求の範囲第１項ないし請求の範囲第５項のいずれかに記載の多電源半導体集積回路において、常時電源が供給され、上記各機能ブロックの電源供給停止中にシステム情報を保持する記憶手段を備えたもの、としたものである。
本発明の請求の範囲第７項に係る多電源半導体集積回路は、請求の範囲第１項ないし請求の範囲第６項のいずれかに記載の多電源半導体集積回路において、外部との信号の授受を行う入出力端子回路を備え、上記電源制御回路と、上記入出力端子回路とは、共通の電源供給回路より供給される電源で動作するもの、としたものである。
本発明の請求の範囲第８項に係る多電源半導体集積回路は、請求の範囲第１項ないし請求の範囲第６項のいずれかに記載の多電源半導体集積回路において、上記電源制御回路は、上記複数の電源供給回路に供給する電源で動作し、上記複数の電源供給回路のすべてによる電源供給を停止させる全電源遮断信号を出力するもの、としたものである。
以上のように、本発明の請求の範囲第１項に係る多電源半導体集積回路によれば、各々異なる電源供給回路より電源の供給を受ける複数の機能ブロックと、上記複数の機能ブロックに対する電源供給を制御する、上記複数の機能ブロックのうちの一つであるマイクロコンピュータと、上記マイクロコンピュータの制御に基づいて、上記電源供給回路による電源供給を制御する電源制御回路と、を備えたもの、としたので、上記複数の電源供給回路を、上記電源制御回路を介して上記マイクロコンピュータが制御することにより、システム動作の中で必要に応じて上記各機能ブロックの電源制御を行うことが可能であり、無駄な電力消費を抑制することができる。
本発明の請求の範囲第２項に係る多電源半導体集積回路によれば、請求の範囲第１項に記載の多電源半導体集積回路において、上記電源制御回路は、上記マイクロコンピュータから所定のデータを受信したときに、上記電源供給回路による上記マイクロコンピュータに対する電源供給を停止し、外部からの割り込み信号を受信したときに、上記電源供給回路による上記マイクロコンピュータに対する電源供給を再開するもの、としたので、上記複数の電源供給回路を、上記電源制御回路を介して上記マイクロコンピュータが制御することにより、上記マイクロコンピュータの電源制御を行うことが可能であり、無駄な電力消費を抑制することができる。
本発明の請求の範囲第３項に係る多電源半導体集積回路によれば、請求の範囲第１項または請求の範囲第２項に記載の多電源半導体集積回路において、上記電源制御回路は、上記割り込み信号を記憶するレジスタを備え、上記マイクロコンピュータは、電源供給再開後に上記レジスタに記憶された割り込み信号の内容を検知するもの、としたので、電源供給が再開されたとき、システムの状態を上記マイクロコンピュータが確認することが可能となる。
本発明の請求の範囲第４項に係る多電源半導体集積回路によれば、請求の範囲第１項ないし請求の範囲第３項のいずれかに記載の多電源半導体集積回路において、上記電源制御回路は、上記複数の電源供給回路による電源供給を停止させるときに、当該電源供給回路に対し電源遮断信号を出力するものであり、上記各機能ブロック、および上記電源制御回路は、電源供給停止状態の回路からの入力論理を、上記電源遮断信号に従い「Ｌ」レベルまたは「Ｈ」レベルに固定するブロック間信号固定回路を備えたもの、としたので、電源供給停止中の回路から出力される中間電位の信号により、受け側の回路で貫通電流が流れるのを防ぎ、無駄な電力消費を抑制することが可能である。
本発明の請求の範囲第５項に係る多電源半導体集積回路によれば、請求の範囲第１項ないし請求の範囲第４項のいずれかに記載の多電源半導体集積回路において、上記電源制御回路は、上記複数の電源供給回路による電源供給を停止させるときに、当該電源供給回路に対し電源遮断信号を出力するものであり、上記各機能ブロック、および上記電源制御回路は、電源供給停止状態の回路への出力論理を、上記電源遮断信号に従い「Ｌ」レベルに固定するブロック間信号固定回路を備えたもの、としたので、電力供給停止中の回路に出力する信号を、「Ｌ」レベルに固定することで、受け側回路のＰチャンネルトランジスタの特性劣化を防ぐことができる。
本発明の請求の範囲第６項に係る多電源半導体集積回路によれば、請求の範囲第１項ないし請求の範囲第５項のいずれかに記載の多電源半導体集積回路において、常時電源が供給され、上記各機能ブロックの電源供給停止中にシステム情報を保持する記憶手段を備えたもの、としたので、上記マイクロコンピュータの電源供給停止直前の状態を上記記憶回路に記憶させ、電源供給再開時に該記憶させた情報を読み出すことで、電源供給停止直前の状態から処理を再開することが可能である。
本発明の請求の範囲第７項に係る多電源半導体集積回路によれば、請求の範囲第１項ないし請求の範囲第６項のいずれかに記載の多電源半導体集積回路において、外部との信号の授受を行う入出力端子回路を備え、上記電源制御回路と、上記入出力端子回路とは、共通の電源供給回路より供給される電源で動作するもの、としたので、上記マイクロコンピュータの電源を遮断した状態でも上記入出力端子回路の状態を保持することが可能となる。
本発明の請求の範囲第８項に係る多電源半導体集積回路によれば、請求の範囲第１項ないし請求の範囲第６項のいずれかに記載の多電源半導体集積回路において、上記電源制御回路は、上記複数の電源供給回路に供給する電源で動作し、上記複数の電源供給回路のすべてによる電源供給を停止させる全電源遮断信号を出力するもの、としたので、待機時に上記電源供給回路で消費される電力をなくすることができる。
発明を実施するための最良の形態
以下、本発明の実施形態について、図面を参照しながら説明する。第１図〜第１２図は、本発明の実施形態に係る多電源半導体集積回路を説明する図である。なお、図中において同一または相当部分には同一符号を付し、その説明は繰り返さない。
（実施の形態１）
まず、本発明の請求の範囲第１項および請求の範囲第２項に記載の多電源半導体集積回路に対応する形態を、実施の形態１として、第１図、第２図を用いて説明する。
第１図は、本実施の形態１による多電源半導体集積回路、および該多電源半導体集積回路に対する電源供給回路の構成を示すブロック図である。
第１図において、１は、多電源半導体集積回路、２は、主電源、３〜７は、主電源２からの電源電圧を任意の電源電圧ＶＤＤ１〜ＶＤＤ５に変圧して多電源半導体集積回路に供給する第１〜第５の電源供給回路、１１〜１４は、多電源半導体集積回路１に内蔵された第１〜第４の機能ブロック、１５は、多電源半導体集積回路１の外部との信号の授受を行う入出力端子回路、２１〜２５は、多電源半導体集積回路１に電源電圧ＶＤＤ１〜ＶＤＤ５を供給するための第１〜第５の外部電源端子、３１〜３５は、第１〜第５の内部電源配線、４０は各機能ブロック１１〜１４への電源供給を制御する電源制御回路、４１〜４４は、第１〜第４の電源供給回路３〜６による電源供給および電源供給の停止を制御するために電源制御回路４０より出力される第１〜第４の電源遮断信号、４５〜４８は、各電源遮断信号４１〜４４を多電源半導体集積回路１より出力する第１〜第４の外部出力端子、５１は、電源遮断信号を保持するＲＳラッチ回路、５２は、ＲＳラッチ回路５１に対するリセット信号を発生する３入力ＯＲ回路、５３は、電源供給の停止を指示する制御信号、５４は、多電源半導体集積回路１を初期化させるリセット信号、５５、５６は、キー操作等により生成され、電源供給を開始させるための割り込み信号、５７〜５９は、外部入力端子を示している。
電源制御回路４０は、電源遮断信号を保持するＲＳラッチ回路５１と、電源供給を再開させるための３入力ＯＲ回路５２とを備えている。ＲＳラッチ回路５１は、Ｑノード（出力ノード）に第１の電源遮断信号４１が、Ｓノード（セットノード）には第１の機能ブロック１１（マイクロコンピュータ）からの制御信号５３が、Ｒノード（リセットノード）には３入力ＯＲ回路５２の出力が、それぞれ接続されている。また、３入力ＯＲ回路の第１の入力には、外部入力端子５７からのリセット信号５４が、第２の入力には、外部入力端子５８からの割り込み信号５５が、第３の入力には、外部入力端子５９からの割り込み信号５６が、それぞれ接続されている。
なお、第１図においては、第１の機能ブロック１１はシステム制御用のマイクロコンピュータであり、第２の機能ブロック１２は信号処理回路であり、第３の機能ブロック１３は耐震用記憶回路であり、第４の機能ブロック１４はアナログ回路である例を示したが、本発明は多電源半導体集積回路１が有する機能ブロックの機能および数を限定するものではなく、第２の機能ブロック１２〜第４の機能ブロック１４は、機器の特徴的な機能を実現する信号処理回路であればよい。また、多電源半導体集積回路１は、各々任意の機能を有する任意の数の機能ブロックを有するものであってよい。
また、電源供給を再開させるために、第１および第２の割り込み信号５５，５６の２本の割り込み信号を設けたが、割り込み信号の数は、１以上であればよい。
次に、以上のように構成される多電源半導体集積回路１の動作について説明する。
主電源２が投入されると、第５の電源供給回路７は、主電源２より供給を受けた電源電圧を任意の電源電圧ＶＤＤ５に変圧して、多電源半導体集積回路１に供給する。また、第１の電源供給回路３は、主電源２より供給される電源電圧を電源電圧ＶＤＤ１に変圧して、多電源半導体集積回路１より出力される電源遮断信号４１に従い供給する。同様に、第２の電源供給回路４は、主電源２より供給される電源電圧を電源電圧ＶＤＤ２に変圧して、電源遮断信号４２に従い供給し、第３の電源供給回路５は、主電源２より供給される電源電圧を電源電圧ＶＤＤ３に変圧して、電源遮断信号４３に従い供給し、第４の電源供給回路６は、主電源２より供給される電源電圧を電源電圧ＶＤＤ４に変圧して、電源遮断信号４４に従い供給する。多電源半導体集積回路１は、第１の電源供給回路３より供給される電源電圧ＶＤＤ１を第１の外部電源端子２１で受ける。同様に、第２の電源供給回路４より供給される電源電圧ＶＤＤ２を第２の外部電源端子２２で、第３の電源供給回路５より供給される電源電圧ＶＤＤ３を第３の外部電源端子２３で、第４の電源供給回路６より供給される電源電圧ＶＤＤ４を第４の外部電源端子２４で、それぞれ受ける。
第５の外部電源端子２５で受けた電源は、第５の内部電源配線３５を介して、入力端子回路１５と電源制御回路４０とに供給され、第１の外部電源端子２１で供給を受けた電源は、第１の内部電源配線３１を介して第１の機能ブロック１１に供給される。同様に、第２の外部電源端子２２で供給を受けた電源は、第２の内部電源配線３２を介して第２の機能ブロック１２に供給され、第３の外部電源端子２３で供給を受けた電源は、第３の内部電源配線３３を介して第３の機能ブロック１３に供給され、第４の外部電源端子２４で供給を受けた電源は、第４の内部電源配線３４を介して第４の機能ブロック１４に供給される。
電源制御回路４０は、システム全体を制御する第１の機能ブロック１１（マイクロコンピュータ）より出力される制御信号５３により、電源供給を停止する。この電源制御回路４０の動作について、図面を用いて、詳細に説明する。
第２図は、制御信号５３、リセット信号５４、第１の割り込み信号５５、第２の割り込み信号５６の状態、および第１の機能ブロック１１に対する電源供給の状態を示す説明図である。第２図において、横軸は、期間（ａ）〜（ｆ）までの時間経過を示している。また、第１の機能ブロックの電源状態において、「１」は電源供給中を、「０」は電源供給停止中を示し、第１の電源遮断信号４１が「Ｈ」レベルのとき第１の電源供給回路３は電源供給を停止し、「Ｌ」レベルのときに電源を供給するものとする。
リセット信号５４がリセット状態（「Ｈ」レベル）の時（期間（ａ））、ＲＳラッチ回路５１は「Ｌ」レベルに設定され、以降、リセット信号５４のレベルによらず「Ｌ」レベルを保持し続ける。このため、第１の電源遮断信号４１は「Ｌ」レベルとなり、第１の電源供給回路３は第１の機能ブロック１１への電源供給を開始する。
制御信号５３が「Ｈ」レベルの時（期間（ｂ）、（ｄ）、（ｆ））、ＲＳラッチ回路５１は「Ｈ」レベルに設定され、以降、制御信号５３のレベルによらず「Ｈ」を保持し続ける。このため、第１の電源遮断信号４１は「Ｈ」レベルとなり、第１の電源供給回路３は第１の機能ブロック１１への電源供給を停止する。
また、第１の割り込み信号５５が「Ｈ」レベルの時（期間（ｃ））、および第２の割り込み信号５６が「Ｈ」レベルの時（期間（ｅ））、ＲＳラッチ回路５１は「Ｌ」レベルに設定され、以降、第１の割り込み信号５５のレベルによらず「Ｌ」レベルを保持し続ける。このため、第１の電源遮断信号４１は「Ｌ」レベルとなり、第１の電源供給回路３は第１の機能ブロック１１への電源供給を開始する。
以上のように、本実施の形態１による多電源半導体集積回路１においては、各々第１〜第４の電源供給回路３〜６より電源の供給を受ける第１〜第４の機能ブロック１１〜１４と、第１の機能ブロック１１であるマイクロコンピュータの制御に基づいて、第１〜第４の電源供給回路３〜６による電源供給を制御する電源制御回路４０と、を備え、電源制御回路４０は、第１の機能ブロック１１から所定のデータを受信したときに、マイクロコンピュータ自身を含めた各機能ブロックの電源供給を停止し、外部からの第１の割り込み信号５５あるいは第２の割り込み信号５６を受信したときに、電源供給を再開するようにしたので、システム動作の中で必要に応じて各機能ブロックの電源制御を行うことが可能であり、動作していない機能ブロックに対する電源供給を停止することにより、無駄な電力消費を抑制することができる。このため、例えば、多電源半導体集積回路１が携帯用電子機器に搭載されている場合、当該携帯用電子機器が使用されていない場合、システム制御用のマイクロコンピュータを含めた、各機能ブロックへの電源供給を停止して、次のキー操作（割り込み制御）を待つ（待機状態にあるようにする）ことが可能となり、待機状態の電力消費を抑制することができる。
（実施の形態２）
次に、本発明の請求の範囲第３項に記載の多電源半導体集積回路に対応する形態を、実施の形態２として、第３図を用いて説明する。
第３図は、本実施の形態２による多電源半導体集積回路、および該多電源半導体集積回路に対する電源供給回路の構成を示すブロック図である。なお、第３図において、第１図と同一または相当する部分には、同一符号を付して、詳細な説明を省略する。
本実施の形態２による多電源半導体装置１ａは、電源制御回路４０ａに、第１の割り込み信号（第３図には、第１の電源復帰信号と記す）５５のデータを保持するレジスタ６１、および第２の割り込み信号（第３図には、第２の電源復帰信号と記す）５６のデータを保持するレジスタ６２を設け、レジスタ６１と第１の機能ブロック１１とを内部信号６３にて、レジスタ６２と第１の機能ブロック１１とを内部信号６４にて、それぞれ接続したものである。
次に、以上のように構成される多電源半導体集積回路１ａの動作について説明する。
第１〜第４の機能ブロック１１〜１４に対する電源供給が停止しているとき（各機能ブロックが待機状態にあるとき）に、第１の割り込み信号５５あるいは第２の割り込み信号５６により電源供給が再開されると、レジスタ６１，６２は、第１および第２の割り込み信号５５，５６のデータを保持する。電源供給が再開されると、第１の機能ブロック１１は、内部信号６３，６４を介して内部レジスタ６１，６２に保持されたデータを取得し、割り込み制御の内容を確認する。
以上のように、本実施の形態２による多電源半導体集積回路１ａによれば、電源制御回路４０ａに、割り込み信号５５のデータを保持するレジスタ６１、および割り込み信号５６のデータを保持するレジスタ６２を設け、レジスタ６１と第１の機能ブロック１１とを内部信号６３にて、レジスタ６２と第１の機能ブロック１１とを内部信号６４にて、それぞれ接続したので、電源供給が停止されている待機状態から、何らかのキー操作（割り込み制御）により待機状態が解除され、第１〜第４の機能ブロック１１〜１４に電源供給が再開されると、第１の機能ブロック１１は、レジスタ６１，６２に保持されたデータを確認することで、キー操作の内容を確認し、当該キー操作に基づき、所定の動作を行うことができる。
（実施の形態３）
次に、本発明の請求の範囲第４項に記載の多電源半導体集積回路に対応する形態を、実施の形態３として、第４図、第５図を用いて説明する。
第４図は、本実施の形態３による多電源半導体集積回路１ｂの要部、および該多電源半導体集積回路１ｂに対する電源供給回路の構成を示すブロック図である。なお、第４図、第５図において、第１図と同一または相当する部分には、同一符号を付して、詳細な説明を省略する。
本実施の形態３による多電源半導体装置１ｂは、第２の機能ブロック１２に、ブロック間信号７２を生成するＣＭＯＳインバータ回路７４を設け、第１の機能ブロック１１に、第２の機能ブロック１２が電源供給停止状態であるときに、該第２の機能ブロック１２からのブロック間信号７２を固定するために、電源遮断信号４２と第２の機能ブロック１２からのブロック間信号１２との論理和を内部信号７３に出力する２入力ＯＲ回路７１を設けたものである。
第１の機能ブロック１１に設けられた２入力ＯＲ回路７１は、第１〜第３のｐ型ＭＯＳトランジスタＴＰ１１〜ＴＰ１３と第１〜第３のｎ型ＭＯＳトランジスタＴＮ１１〜ＴＮ１３とで構成されている。第１のｐ型ＭＯＳトランジスタＴＰ１１と第１のｎ型ＭＯＳトランジスタＴＮ１１との各々のゲート電極は互いに接続されて、ブロック間信号７２を受け取るための入力端子を構成している。第２のｐ型ＭＯＳトランジスタＴＰ１２と第２のｎ型ＭＯＳトランジスタＴＮ１２との各々のゲート電極は互いに接続されて、電源遮断信号４２を受け取るための入力端子を構成している。第１のｐ型ＭＯＳトランジスタＴＰ１１のドレイン電極と、第１及び第２のｎ型ＭＯＳトランジスタＴＮ１１，ＴＮ１２の各々のドレイン電極とは、第３のｐ型ＭＯＳトランジスタＴＰ１３と第３のｎ型ＭＯＳトランジスタＴＮ１３との各々のゲート電極に接続される。第１のｐ型ＭＯＳトランジスタＴＰ１１のソース電極は第２のｐ型ＭＯＳトランジスタＴＰ１２のドレイン電極に接続され、第２のｐ型ＭＯＳトランジスタＴＰ１２のソース電極は第１の内部電源配線３１に接続され、電源電圧ＶＤＤ１が供給される。第１及び第２のｎ型ＭＯＳトランジスタＴＮ１１，ＴＮ１２のソース電極は接地線ＧＮＤに接続されている。第３のｐ型ＭＯＳトランジスタＴＰ１３のソース電極は第１の内部電源配線３１に接続され、電源電圧ＶＤＤ１が供給されている。第３のｎ型ＭＯＳトランジスタＴＮ１３のソース電極は、接地線ＧＮＤに接続されている。第３のｐ型ＭＯＳトランジスタＴＰ１３のドレイン電極と、第３のｎ型ＭＯＳトランジスタＴＮ１３のドレイン電極とは、第１の機能ブロック１１へ内部信号７３を供給するための出力端子を構成している。
第２の機能ブロック１２に設けられたＣＭＯＳインバータ回路７４は、第４のｐ型ＭＯＳトランジスタＴＰ１４と第４のｎ型ＭＯＳトランジスタＴＮ１４とにより構成され、その出力はブロック間信号７２に接続されている。第４のｐ型ＭＯＳトランジスタＴＰ１４と第４のｎ型ＭＯＳトランジスタＴＮ１４との各々のゲート電極は互いに接続されて、入力を受け取るための入力端子を構成している。第４のｐ型ＭＯＳトランジスタＴＰ１４のソース電極は、第２の内部電源配線３２に接続され、電源電圧ＶＤＤ２が供給される。第４のｎ型ＭＯＳトランジスタＴＮ１４のソース電極は、接地線ＧＮＤに接続される。第４のｐ型ＭＯＳトランジスタＴＰ１４のドレイン電極と第４のｎ型ＭＯＳトランジスタＴＮ１４のドレイン電極とは互いに接続されて、ブロック間信号７２を供給するための出力端子を構成している。
次に、以上のように構成される多電源半導体集積回路１ｂの、電源供給停止中の動作について説明する。
第５図は、電源遮断信号４２を「Ｈ」レベルに固定して、第２の機能ブロック１２への電源供給を停止したときの動作を示すものである。
この場合、第２の機能ブロック１２に内蔵されたインバータ回路７４は電源供給を断たれることにより、第２の内部電源配線３２の残留電荷に基づき不定レベル（中間電位）を出力する。また、第１の機能ブロック１１に内蔵の２入力ＯＲ回路を構成する第２のｐ型ＭＯＳトランジスタＴＰ１２がＯＦＦとなる。これにより、第１のｐ型ＭＯＳトランジスタＴＰ１１への電源供給が断たれ、入力信号７２を介する不定論理（中間電位）の伝搬が回避される。また、第２のｎ型ＭＯＳトランジスタＴＮ１２をＯＮにすることで、第３のｐ型ＭＯＳトランジスタＴＰ１３と第３のｎ型ＭＯＳトランジスタＴＮ１３との各々のゲート電極に「Ｌ」レベルを供給し、第３のｐ型ＭＯＳトランジスタはＯＮ状態に、第３のｎ型ＭＯＳトランジスタはＯＦＦ状態となり、出力信号は「Ｈ」レベルに固定される。
以上のように、本実施の形態３による多電源半導体集積回路１ｂによれば、電源遮断信号４２に従い第２の機能ブロック１２への電源供給が停止した場合、第２の機能ブロック１２より第１の機能ブロック１１への入力論理を「Ｈ」レベルに固定するようにしたので、第２の機能ブロック１２が電源供給停止状態であるときに該第２の機能ブロック１２からの不定論理の伝搬と、中間電位がゲート電極に入力されることによる貫通電流の発生を回避することができる。
なお、本実施の形態３においては、第２の機能ブロック１２に、ＣＭＯＳインバータ回路７４を設け、第１の機能ブロック１１に、２入力ＯＲ回路７１を設けた場合について説明したが、第１の機能ブロック１１〜第４の機能ブロック１４、入出力端子回路１５、および電源制御回路４０の、出力段に、内部信号を生成するＣＭＯＳインバータ回路を設け、入力段に、電源遮断信号と該次段の機能ブロックからのブロック間信号との論理和を内部信号に出力する２入力ＯＲ回路を設けてもよい。これにより、第１の機能ブロック１１〜第４の機能ブロック１４、入出力端子回路１５、および電源制御回路４０において、次段に接続されている機能ブロックが電源供給停止状態であるときに、該次段の機能ブロックからの不定論理の伝搬と、中間電位がゲート電極に入力されることによる貫通電流の発生を回避することができる。
（実施の形態４）
次に、本発明の請求の範囲第５項に記載の多電源半導体集積回路に対応する形態を、実施の形態４として、第６図、第７図を用いて説明する。
第６図は、本実施の形態４による多電源半導体集積回路１ｃの要部、および該多電源半導体集積回路１ｃに対する電源供給回路の構成を示すブロック図である。なお、第６図、第７図において、第４図と同一または相当する部分には、同一符号を付して、詳細な説明を省略する。
本実施の形態４による多電源半導体装置１ｃは、第１の機能ブロック１１に、第１のインバータ回路８１と、第２の機能ブロック１２が電源供給停止状態であるときに該第２の機能ブロック１２に対するブロック間信号８４を「Ｌ」レベルに固定するために、第１のインバータ回路８１の出力および電源遮断信号４２の否定論理和をブロック間信号８４に出力する２入力ＮＯＲ回路８２と、を設け、第２の機能ブロック１２に、第１の機能ブロック１１からのブロック間信号８４が入力される第２のインバータ回路８６を設けたものである。
第１の機能ブロック１１に設けられた第１のインバータ回路８１の入力ノードは内部信号８３に、出力ノードは２入力ＮＯＲ回路８２の第２の入力に、それぞれ接続されている。この第１のインバータ回路は、第１のｐ型ＭＯＳトランジスタＴＰ２１と、第１のｎ型ＭＯＳトランジスタＴＮ２１とで構成されている。第１のｐ型ＭＯＳトランジスタＴＰ２１と第１のｎ型ＭＯＳトランジスタＴＮ２１との各々のゲート電極は互いに接続されて、内部信号８３を受け取るための入力端子を構成している。第１のｐ型ＭＯＳトランジスタＴＰ２１のソース電極は第１の内部電源配線３１に接続され、電源電圧ＶＤＤ１が供給される。第１のｎ型ＭＯＳトランジスタＴＮ２１のソース電極は、接地線ＧＮＤに接続される。第１のｐ型ＭＯＳトランジスタＴＰ２１のドレイン電極と第１のｎ型ＭＯＳトランジスタＴＮ２１のドレイン電極とは互いに接続されて、２入力ＮＯＲ回路８２の第１の入力に接続される。また、２入力ＮＯＲ回路８２の第２の入力は電源遮断信号４２に、出力はブロック間信号８４に、それぞれ接続されている。この２入力ＮＯＲ回路８２は第２および第３のｐ型ＭＯＳトランジスタＴＰ２２，ＴＰ２３と、第２および第３のｎ型ＭＯＳトランジスタＴＮ２２，ＴＮ２３と、で構成されている。第２のｐ型ＭＯＳトランジスタＴＰ２２と第２のｎ型ＭＯＳトランジスタＴＮ２２との各々のゲート電極は互いに接続されて、第１のインバータ回路８１の出力を受け取るための入力端子を構成している。第３のｐ型ＭＯＳトランジスタＴＰ２３と第３のｎ型ＭＯＳトランジスタＴＮ２３との各々のゲート電極は互いに接続されて、電源遮断信号４２を受け取るための入力端子を構成している。第２のｐ型ＭＯＳトランジスタＴＰ２２のドレイン電極と、第２および第３のｎ型ＭＯＳトランジスタＴＮ２２，ＴＮ２３の各々のドレイン電極とは、ブロック間信号８４を出力するための出力端子を構成している。第２のｐ型ＭＯＳトランジスタＴＰ２２のソース電極は、第３のｐ型ＭＯＳトランジスタＴＰ２３のドレイン電極に接続され、第３のｐ型ＭＯＳトランジスタＴＰ２３のソース電極は、第１の内部電源配線３１に接続され、電源電圧ＶＤＤ１が供給される。第１および第２のｎ型ＭＯＳトランジスタＴＮ２２，ＴＮ２３のソース電極は接地線ＧＮＤに接続されている。
また、第２の機能ブロック１２に設けられた第２のインバータ回路８６の入力は、ブロック間信号８４に接続されている。この、第２のインバータ回路は第４のｐ型ＭＯＳトランジスタＴＰ２４と、第４のｎ型ＭＯＳトランジスタＴＮ２４とで構成されている。第４のｐ型ＭＯＳトランジスタＴＰ２４と第４のｎ型ＭＯＳトランジスタＴＮ２４との各々のゲート電極は互いに接続されて、２入力ＮＯＲ回路８２の出力信号を受け取るための入力端子を構成している。第１のｐ型ＭＯＳトランジスタＴＰ２４のソース電極はＶＤＤ２に接続され、第１のｎ型ＭＯＳトランジスタＴＮ２４のソース電極は接地線ＧＮＤに接続される。第１のｐ型ＭＯＳトランジスタＴＰ２４のドレイン電極と第１のｎ型ＭＯＳトランジスタＴＮ２４のドレイン電極とは互いに接続されて出力端子を構成している。
次に、以上のように構成される多電源半導体集積回路１ｃの、電源供給停止中の動作について説明する。
第７図は、電源遮断信号４２を「Ｈ」レベルに固定して、第２の機能ブロック１２への電源供給を停止したときの動作を示すものである。
この場合、第１の機能ブロック１１に内蔵された２入力ＮＯＲ回路８２を構成する第３のｐ型ＭＯＳトランジスタＴＰ２３はＯＦＦ状態となり、第３のｎ型ＭＯＳトランジスタＴＮ２３はＯＮ状態となる。
以上のように、本実施の形態４による多電源半導体集積回路１ｃによれば、電源遮断信号４２に従い第２の機能ブロック１２への電源供給が停止した場合、第２の機能ブロック１２に対するブロック間信号８４が「Ｌ」レベルに固定されるようにしたので、第２の機能ブロック１２に内蔵の第２のインバータ回路には、電源供給停止中には「Ｌ」レベルの信号が供給され、電源供給停止状態におけるｐ型ＭＯＳトランジスタのゲート電極に、長時間「Ｈ」レベルの電圧を印加することによるｐ型ＭＯＳトランジスタの特性劣化を回避することができる。
なお、本実施の形態４においては、第１の機能ブロック１１に、第１のインバータ回路８１と２入力ＮＯＲ回路８２とを設け、第２の機能ブロック１２に、第２のインバータ回路８６を設けた場合について説明したが、第１の機能ブロック１１〜第４の機能ブロック１４、入出力端子回路１５、および電源制御回路４０の、出力段に、インバータ回路と、該インバータ回路の出力および電源遮断信号の否定論理和をブロック間信号に出力する２入力ＮＯＲ回路と、を設け、入力段に、前段に接続されている機能ブロックからのブロック間信号が入力されるインバータ回路を設けてもよい。これにより、第１の機能ブロック１１〜第４の機能ブロック１４、入出力端子回路１５、および電源制御回路４０が、電源供給停止状態であるときに、次段に接続されている機能ブロックに「Ｌ」レベルの信号が供給され、電源供給停止状態におけるｐ型ＭＯＳトランジスタのゲート電極に、長時間「Ｈ」レベルの電圧を印加することによるｐ型ＭＯＳトランジスタの特性劣化を回避することができる。
（実施の形態５）
次に、本発明の請求の範囲第６項に記載の多電源半導体集積回路に対応する形態を、実施の形態５として、第８図を用いて説明する。
第８図は、本実施の形態５による多電源半導体集積回路１ｄ、および該多電源半導体集積回路１ｄに対する電源供給回路の構成を示すブロック図である。なお、第８図において、第１図と同一または相当する部分には、同一符号を付して、詳細な説明を省略する。
本実施の形態５による多電源半導体集積回路１ｄは、電源制御回路４０ｄを、常時電源が供給されるようにしたうえで、該電源制御回路４０ｄに第１の機能ブロック１１より、信号群９１を介してデータの記録および読み出しを行うことが可能な記憶回路９０を設けたものである。
ここで、第１の機能ブロック１１は、システム制御を行うマイクロコンピュータであり、電源供給の停止前に、システム操作に必要なデータ（キー操作、表示設定、音量等の設定など）を、信号群９１を介して記憶回路９０に記録し、電源供給の再開直後に、記憶回路９０に保持されているデータを読み出すようにされている。
次に、以上のように構成される多電源半導体集積回路１ｄの動作について説明する。
各機能ブロック１１〜１４への電源供給は、実施の形態１〜３のいずれかで説明したものと同様の方法で行われる。第１の機能ブロック１１は、自身の電源供給を停止する前に、システム操作のデータ（キー操作、表示設定、音量等の設定）を、常時電源供給状態の記憶回路９０に記録してから電源供給を停止する。全機能ブロック１１〜１４に対する電源供給が停止されていても、記憶回路９０には常時電源が供給されるため、電源供給停止直前に記憶回路９０に記録されたデータは失われることなく保持される。第１の機能ブロック１１は、電源供給の再開直後に、記憶回路９０に保持されているデータを読み出し、電源供給停止前の状態から処理を再開する。
以上のように、本実施の形態５による多電源半導体集積回路１ｄによれば、電源制御回路４０ｄを、常時電源が供給されるようにしたうえで、第１の機能ブロック１１よりデータの記録および読み出しが可能な記憶回路９０を設け、電源供給停止前に、システム操作に必要なデータを記憶回路９０に記録して、電源供給停止中に該データを保持するようにしたので、電源供給再開後に、該保持されているデータを読み出すことにより、電源供給停止前の設定を繰り返し行う必要がなくなる。
（実施の形態６）
これまでに説明した実施の形態１〜５による多電源半導体集積回路は、例えば第１図に示したように、電源制御回路４０と入出力端子回路１５とが、共通の電源を用いるようにしている。これは、信号処理回路とマイクロコンピュータとを独立の半導体集積回路としたときと同じ機能を、本実施の形態の多電源半導体集積回路で実現する上で非常に重要な意味を持つ。従来のマイクロコンピュータは、常時電源が供給された状態で、外部からの制御を受け付けるのと同時に、周辺回路の制御を常時行う、という役目を果たしていた。このようなマイクロコンピュータを集積するにあたり、周辺回路を制御する入出力端子回路にも電源を常時供給することにより、少なくとも入出力端子の状態（入力、Ｈレベル出力、Ｌレベル出力）を保つことができ、周辺回路に対する制御信号が不定になることによる電子機器の動作不良を防ぐことができる。
以下、本発明の請求の範囲第７項に記載の多電源半導体集積回路に対応する形態を、実施の形態６として、第９図〜第１１図を用いて説明する。
第９図は、本実施の形態６による多電源半導体集積回路１ｅの要部、該多電源半導体集積回路１ｅに対する電源供給回路の構成を示すブロック図である。なお、第９図において、第２図と同一または相当する部分には、同一符号を付して、詳細な説明を省略する。
本実施の形態６による多電源半導体集積回路１ｅは、入出力端子回路１５ｅに、外部の信号を受け取る入力端子１００と、第１の機能ブロック１１の電源２１を遮断した際に「Ｈ」レベルを出力する第１の出力端子１０１と、第１の機能ブロックの電源２１を遮断した際に「Ｌ」レベルを出力する第２の出力端子１０２と、を設けたものである。簡便のため、以下の説明では、入力端子１００、第１の出力端子１０１、第２の出力端子１０２とも、１本ずつ設けられているものとして説明するが、それぞれ、０本または複数本設けられていてもよい。
入力端子１００の出力１０３、第１の出力端子１０１の入力１０４、第２の出力端子１０２の入力１０５は、それぞれ、システム制御用のマイクロコンピュータである第１の機能ブロック１１に接続されている。また、各端子には、電源制御回路４０が出力する端子ホールド信号１０６が入力され、該入力された端子ホールド信号１０６に基づいて信号レベルを切り替える切り替え回路１０７〜１０９が設けられている。
また、電源制御回路４０ｅは、詳細な図示は省略したが、実施の形態２による電源制御回路４０ａのように、第１の割り込み信号５５あるいは第２の割り込み信号５６が「Ｈ」レベルになると、ＲＳラッチ回路５１の出力である第１の電源遮断信号４１が、「Ｌ」レベルとなり、電源供給を開始するようにされている。
また、入出力端子回路１５ｅおよび電源制御回路４０ｅには、第５の電源供給回路７にて主電源２を電源電圧ＶＤＤ５に変圧したものが供給されている。
次に、以上のように構成される多電源半導体集積回路１ｅの動作について説明する。
まず、第１の機能ブロック１１への電源供給を停止する際に、多電源半導体集積回路１ｅが行う処理手順を、第１０図のフローチャートを参照しながら説明する。
第１の機能ブロック１１の電源供給を停止するにあたり、第１の機能ブロック１１は、第１の出力端子１０１の入力（第１の機能ブロックから第１の出力端子に出力する信号）１０４を「Ｈ」レベルにする（ＳＴＥＰ１１１）。次に、第２の出力端子１０２の入力（第１の機能ブロックから第２の出力端子に出力する信号）１０５を「Ｌ」レベルにする（ＳＴＥＰ１１２）。次に、端子ホールド信号１０６を「Ｈ」レベルにする（ＳＴＥＰ１１３）。
端子ホールド信号１０６が「Ｈ」レベルになると、入力端子１００は、切り替え回路１０７を切り替え、出力１０３を「Ｌ」レベルに固定する。また、第１の出力端子１０１と第２の出力端子１０２とは、それぞれ切り替え回路１０８，１０９を切り替え、外部に出力する信号レベルを、それぞれ「Ｈ」レベル、「Ｌ」レベルに固定する。この動作により、入力端子１００、第１の出力端子１０１、および第２の出力端子１０２は、第１の機能ブロック１１が動作している状態を保持したまま、第１の機能ブロック１１が行う制御から切り離される。続いて、第１の機能ブロック１１は、電源遮断信号４１を「Ｈ」レベルにし、第１の機能ブロック１１への電源供給を停止する（ＳＴＥＰ１１４）。
次に、第２の機能ブロック１２への電源供給を開始する際の処理手順を、第１１図のフローチャートを参照しながら説明する。
電源供給の開始は、実施の形態２で説明したように、第１の割り込み信号５５、または第２の割り込み信号５６（第９図には示していない）を「Ｈ」レベルにすることによって行われる（ＳＴＥＰ１２１）。第１の割り込み信号５５または第２の割り込み信号５６が「Ｈ」レベルになると、ＲＳラッチ回路５１の出力である第１の電源遮断信号４１が、「Ｌ」レベルとなる。これにより、第１の電源供給回路３は、第１の機能ブロック１１に対する電源供給を開始する（ＳＴＥＰ１２２）。
第１の機能ブロック１１は、電源が供給されると、第１の出力端子１０１の入力１０４を「Ｈ」レベルにし（ＳＴＥＰ１２３）、第２の出力端子１０２の入力１０５を「Ｌ」レベルにする（ＳＴＥＰ１２４）。次に、端子ホールド信号１０６を「Ｌ」レベルにすることにより、第１の機能ブロック１１の出力を第１の出力端子１０１、第２の出力端子１０２に出力する（ＳＴＥＰ１２５）。
以上のように、本実施の形態６による多電源半導体集積回路１ｅによれば、入出力端子回路１５ｅを、外部の信号を受け取る入力端子１００と、第１の機能ブロック１１の電源２１を遮断した際に「Ｈ」レベルを出力する第１の出力端子１０１と、第１の機能ブロックの電源２１を遮断した際に「Ｌ」レベルを出力する第２の出力端子１０２と、を備えるようにしたので、システム制御用のマイクロコンピュータである第１の機能ブロック１１が外部回路の制御を行っている場合においても、外部回路に影響を与えることなく、第１の機能ブロック１１に対する電源供給の停止、および電源供給の再開を行うことができる。
（実施の形態７）
本発明の請求の範囲第８項に記載の多電源半導体集積回路に対応する形態を、実施の形態７として、第１２図を用いて説明する。
携帯用電子機器の主電源としては電池が用いられることが多く、例えば、実施の形態６による多電源半導体集積回路１ｅが携帯用電子機器に搭載されている場合、携帯用電子機器全体の消費電力を考えると、第１〜５の電源供給回路３〜７による消費電力を抑えることが重要になってくる。まず、第５の電源供給回路７は、常時電源を供給するために動いているが、一般的な電源供給回路であるＤＣ／ＤＣコンバータの電源効率は８０％〜９０％程度であるため、相当分の電力を消費してしまう。また、第１〜４の電源供給回路３〜６においても、電源供給回路自体に電源が供給されているため、多電源半導体集積回路１ｅへの電源供給を停止していても、それぞれの電源供給回路で漏れ電流が流れ、結果的に電池を消耗させてしまう。本実施の形態７は、このような電源供給回路による消費電力を極力低減させることを目的としている。
第１２図は、本実施の形態７による多電源半導体集積回路１ｆ、および該多電源半導体集積回路１ｆに対する電源供給回路の構成を示すブロック図である。なお、第１２図において、第１図と同一または相当する部分には、同一の符号を用いて、詳細な説明を省略する。
本実施の形態７による多電源半導体集積回路１ｆは、電源制御回路４０ｆを、第１〜第５の電源供給回路３〜７への主電源２の供給のゲートとしての主電源遮断回路１３１を制御する電源遮断信号４１０を第５の出力端子４１３を介して出力するとともに、第６の外部電源端子１３０を介して主電源２より直接電源供給（電源電圧ＶＤＤ６）を受けるようにし、第１〜第４の機能ブロック１１〜１４、および入出力端子回路１５を、電源制御回路４０ｆによって制御される電源供給回路３〜７より電源供給を受けるようにしたものである。なお、第１２図において、４１１は、第５の電源供給回路７による電源供給および電源供給の停止を制御するために電源制御回路４０ｆより出力される第５の電源遮断信号、４１４は、第５の電源遮断信号４１１を多電源半導体集積回路１ｆより出力する第５の外部出力端子である。
主電源遮断回路１３１は、例えばＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）で構成され、電源遮断信号４ｆの「Ｈ」レベル出力により、各電源供給回路３〜７への電源供給を停止する構成とされている。
なお、本実施の形態７では、主電源遮断回路１３１として、ＦＥＴを用いる例について述べたが、例えば、磁気リレー回路など、電源遮断信号４１０に基づいて第１〜５の電源供給回路３〜７に供給する電源を遮断することができれば、どのような回路であってもかまわない。
次に、以上のように構成される多電源半導体集積回路１ｆの、電源供給停止時の動作について説明する。
電源供給の停止にあたり、システム制御用マイクロコンピュータである第１の機能ブロック１１は、電源制御回路４０ｆに対し、電源遮断信号４１０を「Ｈ」レベルにするよう指示する。電源遮断信号４１０が「Ｈ」レベルになると、主電源遮断回路１３１は、電源供給回路３〜７への電源供給を停止する。
以上のように、本実施の形態７による多電源半導体集積回路１ｆによれば、電源制御回路４０ｆを、第６の外部電源端子１３０を介して主電源２より直接電源供給を受けるようにし、入出力端子回路１５のみが、第５の電源供給回路７からの電源の供給を受けるようにしたうえ、該電源制御回路４０ｆを、第１〜第５の電源供給回路３〜７に対する主電源２の供給のゲートとしての主電源遮断回路１３１を制御する電源遮断信号４１０を、第５の出力端子４１３を介して出力するとともに、第５の電源供給回路７による電源供給および電源供給の停止を制御する第５の電源遮断信号４１１を、第５の外部出力端子４１４を介して出力するようにしたので、第１〜第４の機能ブロック１１〜１４、および入出力端子回路１５に対する電源供給を停止することにより、電源供給回路３〜７による電力消費をなくすることができ、主電源２の消耗を抑制することができる。
なお、電源制御回路４０は、ＲＳラッチ回路５１と３入力ＯＲ回路５２の非同期構成とすることが望ましい。主電源２が電池であり、電池の電圧で多電源半導体集積回路１ｆを動作させる場合、電圧の変動が問題になる。たとえば、ニッケル水素２次電池を使用した場合、電源電圧は、１．５Ｖから０．９Ｖ程度まで変動する。電圧が低くなると半導体素子の動作が遅くなることにより、何らかの基準クロックを生成することで、該生成された基準クロックに従って動作する同期設計の回路が動作しない程度に電池電圧が低くなっても、上記非同期構成としたＲＳラッチ回路５１と３入力ＯＲ回路５２とに電源制御回路４０としての動作をさせることができる。
産業上の利用可能性
本発明による、信号処理を行う機能ブロックとマイクロコンピュータとを集積した多電源半導体集積回路は、使用されていない機能ブロックに対する電源供給を停止して、無駄な電力消費を抑制することができるため、例えば、電池により駆動する携帯用電子機器における、電池１本あたりの動作時間を長くすることができ、有用である。
【図面の簡単な説明】
第１図は、本発明の実施の形態１に係る多電源半導体集積回路、および該多電源半導体集積回路に対する電源供給回路の構成を示すブロック図である。
第２図は、本発明の実施の形態１に係る多電源半導体集積回路における電源制御と電源供給状態の関係を示す説明図である。
第３図は、本発明の実施の形態２に係る多電源半導体集積回路、および該多電源半導体集積回路に対する電源供給回路の構成を示すブロック図である。
第４図は、本発明の実施の形態３に係る多電源半導体集積回路の要部、および該多電源半導体集積回路に対する電源供給回路の構成を示すブロック図である。
第５図は、本発明の実施の形態３に係る多電源半導体集積回路の機能説明図である。
第６図は、本発明の実施の形態４に係る多電源半導体集積回路の要部、および該多電源半導体集積回路に対する電源供給回路の構成を示すブロック図である。
第７図は、本発明の実施の形態４に係る多電源半導体集積回路の機能説明図である。
第８図は、本発明の実施の形態５に係る多電源半導体集積回路、および該多電源半導体集積回路に対する電源供給回路の構成を示すブロック図である。
第９図は、本発明の実施の形態６に係る多電源半導体集積回路の要部、および該多電源半導体集積回路に対する電源供給回路の構成を示すブロック図である。
第１０図は、本発明の実施の形態６に係る多電源半導体集積回路の、電源供給を停止する際の処理手順を示すフローチャートである。
第１１図は、本発明の実施の形態６に係る多電源半導体集積回路の、電源供給を開始する際の処理手順を示すフローチャートである。
第１２図は、本発明の実施の形態７に係る多電源半導体集積回路、および該多電源半導体集積回路に対する電源供給回路の構成を示すブロック図である。
第１３図は、従来の多電源半導体集積回路、および該多電源半導体集積回路に対する電源供給回路の構成を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2003085501.tif 000012
【図１１】
2003085501.tif 000013
【図１２】
2003085501.tif 000014
【図１３】
2003085501.tif 000015
【手続補正書】
【提出日】平成16年7月30日(2004.7.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
各々異なる電源供給回路より電源の供給を受ける複数の機能ブロックと、
上記複数の機能ブロックに対する電源供給を制御する、上記複数の機能ブロックのうちの一つであるマイクロコンピュータと、
上記マイクロコンピュータの制御に基づいて、上記電源供給回路による電源供給を制御する電源制御回路と、
を備えたことを特徴とする多電源半導体集積回路。
【請求項２】
請求項１に記載の多電源半導体集積回路において、
上記電源制御回路は、上記マイクロコンピュータから所定のデータを受信したときに、上記電源供給回路による上記マイクロコンピュータに対する電源供給を停止し、外部からの割り込み信号を受信したときに、上記電源供給回路による上記マイクロコンピュータに対する電源供給を再開する、
ことを特徴とする多電源半導体集積回路。
【請求項３】
請求項１または請求項２に記載の多電源半導体集積回路において、
上記電源制御回路は、上記割り込み信号を記憶するレジスタを備え、
上記マイクロコンピュータは、電源供給再開後に上記レジスタに記憶された割り込み信号の内容を検知する、
ことを特徴とする多電源半導体集積回路。
【請求項４】
請求項１ないし請求項３のいずれかに記載の多電源半導体集積回路において、
上記電源制御回路は、上記複数の電源供給回路による電源供給を停止させるときに、当該電源供給回路に対し電源遮断信号を出力するものであり、
上記各機能ブロック、および上記電源制御回路は、電源供給停止状態の回路からの入力論理を、上記電源遮断信号に従い「Ｌ」レベルまたは「Ｈ」レベルに固定するブロック間信号固定回路を備えた、
ことを特徴とする多電源半導体集積回路。
【請求項５】
請求項１ないし請求項４のいずれかに記載の多電源半導体集積回路において、
上記電源制御回路は、上記複数の電源供給回路による電源供給を停止させるときに、当該電源供給回路に対し電源遮断信号を出力するものであり、
上記各機能ブロック、および上記電源制御回路は、電源供給停止状態の回路への出力論理を、上記電源遮断信号に従い「Ｌ」レベルに固定するブロック間信号固定回路を備えた、
ことを特徴とする多電源半導体集積回路。
【請求項６】
請求項１ないし請求項５のいずれかに記載の多電源半導体集積回路において、
常時電源が供給され、上記各機能ブロックの電源供給停止中にシステム情報を保持する記憶手段を備えた、
ことを特徴とする多電源半導体集積回路。
【請求項７】
請求項１ないし請求項６のいずれかに記載の多電源半導体集積回路において、
外部との信号の授受を行う入出力端子回路を備え、
上記電源制御回路と、上記入出力端子回路とは、共通の電源供給回路より供給される電源で動作する、
ことを特徴とする多電源半導体集積回路。
【請求項８】
請求項１ないし請求項６のいずれかに記載の多電源半導体集積回路において、
上記電源制御回路は、上記複数の電源供給回路に供給する電源で動作し、上記複数の電源供給回路のすべてによる電源供給を停止させる全電源遮断信号を出力する、
ことを特徴とする、多電源半導体集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多電源半導体集積回路の省電力化に関するものであり、更に詳しく述べれば、複数の機能ブロックを集積した多電源半導体集積回路の電源供給制御に関するものである。
【０００２】
近年、ポータブルコンパクトディスクプレーヤ（以下、ＣＤプレーヤ）や、ポータブルミニディスクプレーヤなどの携帯用電子機器が広く普及している。これらの電子機器は、多くの場合、たとえば、コンパクトディスクからデータを読み出し、音声信号に変換して出力するなど、機器の特徴的な機能を実現する半導体集積回路である信号処理ＬＳＩと、この信号処理ＬＳＩを制御する汎用的な半導体集積回路であるマイクロコンピュータと、を備えている。
【０００３】
信号処理ＬＳＩ、およびマイクロコンピュータの特徴を整理すると、以下のようになる。
信号処理ＬＳＩは、動作時の消費電力が小さいことが要求される。なぜなら、信号処理ＬＳＩが電池により駆動するものである場合、動作時の消費電力が小さいほど、電池１本あたりの動作時間（ＣＤプレーヤの場合、音声再生時間）が長くなるためである。このため、信号処理ＬＳＩは、動作電圧を低くできるＬｏｗ−Ｖｔ（Ｖｔは、しきい値電圧の略）プロセスを用いて製造している。Ｌｏｗ−Ｖｔプロセスは、動作電圧を下げることができる反面、漏れ電流が大きくなってしまうプロセスであるため、Ｌｏｗ−Ｖｔプロセスによる信号処理ＬＳＩは、使用しない場合、電源を切ることにより漏れ電流を抑え、電池の消耗を防ぐ工夫がなされている。また、信号処理ＬＳＩは、周辺回路とのインターフェイス回路の駆動電圧（高電圧駆動）と、内部回路の駆動電圧（低電圧駆動）とを分けた、多電源半導体集積回路とされており、内部回路の駆動電圧をできる限り低くすることにより、動作時の消費電力を下げている。
【０００４】
これに対し、マイクロコンピュータは、電子機器に対するユーザからの指示を受け付けることが必要なため、電源を常時入れておく使い方が一般的である。このため、漏れ電流が少ないＨｉｇｈ−Ｖｔプロセスを使って製造している。
【０００５】
また、携帯用電子機器の小型化に伴い、複数の機能ブロックをひとつの半導体集積回路に集積する取り組みもなされている。機能ブロックごとに要求される駆動電圧が違う場合も多く、駆動電圧の異なる複数の機能ブロックをひとつの半導体集積回路に集積することで、更なる半導体集積回路の多電源化が進んでいる。
【０００６】
図１３は、従来の多電源半導体集積回路と該多電源半導体集積回路に対する電源供給回路を示すブロック図である。図において、１ｇは当該多電源半導体集積回路、２は主電源、３〜７は任意の電源電圧を供給するＤＣ／ＤＣコンバータと電源供給スイッチとを備えた第１〜第５の電源供給回路、ＶＤＤ１〜ＶＤＤ５は任意の電源電圧、１１〜１４は多電源半導体集積回路１ｇに内蔵された第１〜第４の機能ブロック、１５は多電源半導体集積回路１ｇの入出力端子回路、２１〜２５は多電源半導体集積回路１ｇに供給される各電源電圧ＶＤＤ１〜ＶＤＤ５を受ける外部電源端子、３１〜３５は多電源半導体集積回路１ｇの内部電源配線を示している。
【０００７】
図１３には、第１の機能ブロック１１がシステム制御用のマイクロコンピュータ、第２の機能ブロック１２が信号処理回路、第３の機能ブロック１３が耐震用記憶回路、第４の機能ブロック１４がアナログ回路である例を示している。また、各電源供給回路３〜７において内蔵の電源供給スイッチは常にＯＮで、常時電源供給状態にある。
【０００８】
次に、このように構成される従来の多電源半導体集積回路１ｇの動作について説明する。
主電源２が投入されると、各電源供給回路３〜７は主電源２より供給を受けた電源電圧を任意の各電源電圧ＶＤＤ１〜ＶＤＤ５に変圧して、多電源半導体集積回路１ｇに供給する。多電源半導体集積回路１ｇは、各電源供給回路３〜７より供給される電源電圧ＶＤＤ１〜ＶＤＤ５を、各外部電源端子２１〜２５で受ける。各外部電源端子２１〜２５で供給を受けた電源は、各内部電源配線３１〜３５を介して各機能ブロック１１〜１４と入力端子回路１５とに供給され、各機能ブロック１１〜１４、および入出力端子回路１５は、所定の機能を実現するための処理を実行する。
【０００９】
なお、各電源供給回路３〜７は、各外部電源端子２１〜２５を介して常に各機能ブロック１１〜１５に電源を供給しており、たとえ、機能ブロック１１〜１４が使用されていない場合においても電源の供給は継続されている。
【００１０】
従来の多電源半導体集積回路は以上のように構成されているため、各機能ブロックには、それが使用されているといないにかかわらず常に電源が供給される。従来は、マイクロコンピュータのＨＡＬＴモードに代表されるようにクロック発振を停止することにより無駄な電力消費を抑えていたが、近年の超微細化加工と高集積化技術の発達により、定常状態で流れる静止電源電流が消費電力に与える影響を無視できなくなってきた。
【００１１】
複数の機能ブロックを、一つの半導体上に集積した場合、仮に、機能ブロックごとに電源供給を停止することができるようにしたとしても、信号処理回路とマイクロコンピュータとでは、製造プロセスに求める特性が異なるため、同一プロセスで製造することで、消費電力が増加してしまう。例えば、動作時の消費電力を下げるためにＬｏｗ−Ｖｔプロセスで製造すると、常時電源を供給するマイクロコンピュータの漏れ電流、すなわち、第１の機能ブロック１１の漏れ電流が大きい、という問題が生じる。この漏れ電流を小さくするためにＨｉｇｈ−Ｖｔプロセスを適用すると、動作電圧を下げることができなくなり、動作時の消費電流が大きくなってしまう。
【００１２】
本発明は、上記のような問題点を解消するためのもので、使用されていない機能ブロックに対する電源供給を停止して、無駄な電力消費を抑えることのできる、信号処理を行う機能ブロックとマイクロコンピュータとを集積した多電源半導体集積回路を提供することを目的とする。
【発明の開示】
【００１３】
上記の課題を解決するために、本発明の請求項１に係る多電源半導体集積回路は、各々異なる電源供給回路より電源の供給を受ける複数の機能ブロックと、上記複数の機能ブロックに対する電源供給を制御する、上記複数の機能ブロックのうちの一つであるマイクロコンピュータと、上記マイクロコンピュータの制御に基づいて、上記電源供給回路による電源供給を制御する電源制御回路と、を備えたもの、としたものである。
【００１４】
本発明の請求項２に係る多電源半導体集積回路は、請求項１に記載の多電源半導体集積回路において、上記電源制御回路は、上記マイクロコンピュータから所定のデータを受信したときに、上記電源供給回路による上記マイクロコンピュータに対する電源供給を停止し、外部からの割り込み信号を受信したときに、上記電源供給回路による上記マイクロコンピュータに対する電源供給を再開するもの、としたものである。
【００１５】
本発明の請求項３に係る多電源半導体集積回路は、請求項１または請求項２に記載の多電源半導体集積回路において、上記電源制御回路は、上記割り込み信号を記憶するレジスタを備え、上記マイクロコンピュータは、電源供給再開後に上記レジスタに記憶された割り込み信号の内容を検知するもの、としたものである。
【００１６】
本発明の請求項４に係る多電源半導体集積回路は、請求項１ないし請求項３のいずれかに記載の多電源半導体集積回路において、上記電源制御回路は、上記複数の電源供給回路による電源供給を停止させるときに、当該電源供給回路に対し電源遮断信号を出力するものであり、上記各機能ブロック、および上記電源制御回路は、電源供給停止状態の回路からの入力論理を、上記電源遮断信号に従い「Ｌ」レベルまたは「Ｈ」レベルに固定するブロック間信号固定回路を備えたもの、としたものである。
【００１７】
本発明の請求項５に係る多電源半導体集積回路は、請求項１ないし請求項４のいずれかに記載の多電源半導体集積回路において、上記電源制御回路は、上記複数の電源供給回路による電源供給を停止させるときに、当該電源供給回路に対し電源遮断信号を出力するものであり、上記各機能ブロック、および上記電源制御回路は、電源供給停止状態の回路への出力論理を、上記電源遮断信号に従い「Ｌ」レベルに固定するブロック間信号固定回路を備えたもの、としたものである。
【００１８】
本発明の請求項６に係る多電源半導体集積回路は、請求項１ないし請求項５のいずれかに記載の多電源半導体集積回路において、常時電源が供給され、上記各機能ブロックの電源供給停止中にシステム情報を保持する記憶手段を備えたもの、としたものである。
【００１９】
本発明の請求項７に係る多電源半導体集積回路は、請求項１ないし請求項６のいずれかに記載の多電源半導体集積回路において、外部との信号の授受を行う入出力端子回路を備え、上記電源制御回路と、上記入出力端子回路とは、共通の電源供給回路より供給される電源で動作するもの、としたものである。
【００２０】
本発明の請求項８に係る多電源半導体集積回路は、請求項１ないし請求項６のいずれかに記載の多電源半導体集積回路において、上記電源制御回路は、上記複数の電源供給回路に供給する電源で動作し、上記複数の電源供給回路のすべてによる電源供給を停止させる全電源遮断信号を出力するもの、としたものである。
【００２１】
以上のように、本発明の請求項１に係る多電源半導体集積回路によれば、各々異なる電源供給回路より電源の供給を受ける複数の機能ブロックと、上記複数の機能ブロックに対する電源供給を制御する、上記複数の機能ブロックのうちの一つであるマイクロコンピュータと、上記マイクロコンピュータの制御に基づいて、上記電源供給回路による電源供給を制御する電源制御回路と、を備えたもの、としたので、上記複数の電源供給回路を、上記電源制御回路を介して上記マイクロコンピュータが制御することにより、システム動作の中で必要に応じて上記各機能ブロックの電源制御を行うことが可能であり、無駄な電力消費を抑制することができる。
【００２２】
本発明の請求項２に係る多電源半導体集積回路によれば、請求項１に記載の多電源半導体集積回路において、上記電源制御回路は、上記マイクロコンピュータから所定のデータを受信したときに、上記電源供給回路による上記マイクロコンピュータに対する電源供給を停止し、外部からの割り込み信号を受信したときに、上記電源供給回路による上記マイクロコンピュータに対する電源供給を再開するもの、としたので、上記複数の電源供給回路を、上記電源制御回路を介して上記マイクロコンピュータが制御することにより、上記マイクロコンピュータの電源制御を行うことが可能であり、無駄な電力消費を抑制することができる。
【００２３】
本発明の請求項３に係る多電源半導体集積回路によれば、請求項１または請求項２に記載の多電源半導体集積回路において、上記電源制御回路は、上記割り込み信号を記憶するレジスタを備え、上記マイクロコンピュータは、電源供給再開後に上記レジスタに記憶された割り込み信号の内容を検知するもの、としたので、電源供給が再開されたとき、システムの状態を上記マイクロコンピュータが確認することが可能となる。
【００２４】
本発明の請求項４に係る多電源半導体集積回路によれば、請求項１ないし請求項３のいずれかに記載の多電源半導体集積回路において、上記電源制御回路は、上記複数の電源供給回路による電源供給を停止させるときに、当該電源供給回路に対し電源遮断信号を出力するものであり、上記各機能ブロック、および上記電源制御回路は、電源供給停止状態の回路からの入力論理を、上記電源遮断信号に従い「Ｌ」レベルまたは「Ｈ」レベルに固定するブロック間信号固定回路を備えたもの、としたので、電源供給停止中の回路から出力される中間電位の信号により、受け側の回路で貫通電流が流れるのを防ぎ、無駄な電力消費を抑制することが可能である。
【００２５】
本発明の請求項５に係る多電源半導体集積回路によれば、請求項１ないし請求項４のいずれかに記載の多電源半導体集積回路において、上記電源制御回路は、上記複数の電源供給回路による電源供給を停止させるときに、当該電源供給回路に対し電源遮断信号を出力するものであり、上記各機能ブロック、および上記電源制御回路は、電源供給停止状態の回路への出力論理を、上記電源遮断信号に従い「Ｌ」レベルに固定するブロック間信号固定回路を備えたもの、としたので、電力供給停止中の回路に出力する信号を、「Ｌ」レベルに固定することで、受け側回路のＰチャンネルトランジスタの特性劣化を防ぐことができる。
【００２６】
本発明の請求項６に係る多電源半導体集積回路によれば、請求項１ないし請求項５のいずれかに記載の多電源半導体集積回路において、常時電源が供給され、上記各機能ブロックの電源供給停止中にシステム情報を保持する記憶手段を備えたもの、としたので、上記マイクロコンピュータの電源供給停止直前の状態を上記記憶回路に記憶させ、電源供給再開時に該記憶させた情報を読み出すことで、電源供給停止直前の状態から処理を再開することが可能である。
【００２７】
本発明の請求項７に係る多電源半導体集積回路によれば、請求項１ないし請求項６のいずれかに記載の多電源半導体集積回路において、外部との信号の授受を行う入出力端子回路を備え、上記電源制御回路と、上記入出力端子回路とは、共通の電源供給回路より供給される電源で動作するもの、としたので、上記マイクロコンピュータの電源を遮断した状態でも上記入出力端子回路の状態を保持することが可能となる。
【００２８】
本発明の請求項８に係る多電源半導体集積回路によれば、請求項１ないし請求項６のいずれかに記載の多電源半導体集積回路において、上記電源制御回路は、上記複数の電源供給回路に供給する電源で動作し、上記複数の電源供給回路のすべてによる電源供給を停止させる全電源遮断信号を出力するもの、としたので、待機時に上記電源供給回路で消費される電力をなくすることができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態について、図面を参照しながら説明する。図１〜図１２は、本発明の実施形態に係る多電源半導体集積回路を説明する図である。なお、図中において同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００３０】
（実施の形態１）
まず、本発明の請求項１および請求項２に記載の多電源半導体集積回路に対応する形態を、実施の形態１として、図１、図２を用いて説明する。
【００３１】
図１は、本実施の形態１による多電源半導体集積回路、および該多電源半導体集積回路に対する電源供給回路の構成を示すブロック図である。
【００３２】
図１において、１は、多電源半導体集積回路、２は、主電源、３〜７は、主電源２からの電源電圧を任意の電源電圧ＶＤＤ１〜ＶＤＤ５に変圧して多電源半導体集積回路に供給する第１〜第５の電源供給回路、１１〜１４は、多電源半導体集積回路１に内蔵された第１〜第４の機能ブロック、１５は、多電源半導体集積回路１の外部との信号の授受を行う入出力端子回路、２１〜２５は、多電源半導体集積回路１に電源電圧ＶＤＤ１〜ＶＤＤ５を供給するための第１〜第５の外部電源端子、３１〜３５は、第１〜第５の内部電源配線、４０は各機能ブロック１１〜１４への電源供給を制御する電源制御回路、４１〜４４は、第１〜第４の電源供給回路３〜６による電源供給および電源供給の停止を制御するために電源制御回路４０より出力される第１〜第４の電源遮断信号、４５〜４８は、各電源遮断信号４１〜４４を多電源半導体集積回路１より出力する第１〜第４の外部出力端子、５１は、電源遮断信号を保持するＲＳラッチ回路、５２は、ＲＳラッチ回路５１に対するリセット信号を発生する３入力ＯＲ回路、５３は、電源供給の停止を指示する制御信号、５４は、多電源半導体集積回路１を初期化させるリセット信号、５５、５６は、キー操作等により生成され、電源供給を開始させるための割り込み信号、５７〜５９は、外部入力端子を示している。
【００３３】
電源制御回路４０は、電源遮断信号を保持するＲＳラッチ回路５１と、電源供給を再開させるための３入力ＯＲ回路５２とを備えている。ＲＳラッチ回路５１は、Ｑノード（出力ノード）に第１の電源遮断信号４１が、Ｓノード（セットノード）には第１の機能ブロック１１（マイクロコンピュータ）からの制御信号５３が、Ｒノード（リセットノード）には３入力ＯＲ回路５２の出力が、それぞれ接続されている。また、３入力ＯＲ回路の第１の入力には、外部入力端子５７からのリセット信号５４が、第２の入力には、外部入力端子５８からの割り込み信号５５が、第３の入力には、外部入力端子５９からの割り込み信号５６が、それぞれ接続されている。
【００３４】
なお、図１においては、第１の機能ブロック１１はシステム制御用のマイクロコンピュータであり、第２の機能ブロック１２は信号処理回路であり、第３の機能ブロック１３は耐震用記憶回路であり、第４の機能ブロック１４はアナログ回路である例を示したが、本発明は多電源半導体集積回路１が有する機能ブロックの機能および数を限定するものではなく、第２の機能ブロック１２〜第４の機能ブロック１４は、機器の特徴的な機能を実現する信号処理回路であればよい。また、多電源半導体集積回路１は、各々任意の機能を有する任意の数の機能ブロックを有するものであってよい。
【００３５】
また、電源供給を再開させるために、第１および第２の割り込み信号５５，５６の２本の割り込み信号を設けたが、割り込み信号の数は、１以上であればよい。
【００３６】
次に、以上のように構成される多電源半導体集積回路１の動作について説明する。
主電源２が投入されると、第５の電源供給回路７は、主電源２より供給を受けた電源電圧を任意の電源電圧ＶＤＤ５に変圧して、多電源半導体集積回路１に供給する。また、第１の電源供給回路３は、主電源２より供給される電源電圧を電源電圧ＶＤＤ１に変圧して、多電源半導体集積回路１より出力される電源遮断信号４１に従い供給する。同様に、第２の電源供給回路４は、主電源２より供給される電源電圧を電源電圧ＶＤＤ２に変圧して、電源遮断信号４２に従い供給し、第３の電源供給回路５は、主電源２より供給される電源電圧を電源電圧ＶＤＤ３に変圧して、電源遮断信号４３に従い供給し、第４の電源供給回路６は、主電源２より供給される電源電圧を電源電圧ＶＤＤ４に変圧して、電源遮断信号４４に従い供給する。多電源半導体集積回路１は、第１の電源供給回路３より供給される電源電圧ＶＤＤ１を第１の外部電源端子２１で受ける。同様に、第２の電源供給回路４より供給される電源電圧ＶＤＤ２を第２の外部電源端子２２で、第３の電源供給回路５より供給される電源電圧ＶＤＤ３を第３の外部電源端子２３で、第４の電源供給回路６より供給される電源電圧ＶＤＤ４を第４の外部電源端子２４で、それぞれ受ける。
【００３７】
第５の外部電源端子２５で受けた電源は、第５の内部電源配線３５を介して、入力端子回路１５と電源制御回路４０とに供給され、第１の外部電源端子２１で供給を受けた電源は、第１の内部電源配線３１を介して第１の機能ブロック１１に供給される。同様に、第２の外部電源端子２２で供給を受けた電源は、第２の内部電源配線３２を介して第２の機能ブロック１２に供給され、第３の外部電源端子２３で供給を受けた電源は、第３の内部電源配線３３を介して第３の機能ブロック１３に供給され、第４の外部電源端子２４で供給を受けた電源は、第４の内部電源配線３４を介して第４の機能ブロック１４に供給される。
【００３８】
電源制御回路４０は、システム全体を制御する第1の機能ブロック１１（マイクロコンピュータ）より出力される制御信号５３により、電源供給を停止する。この電源制御回路４０の動作について、図面を用いて、詳細に説明する。
【００３９】
図２は、制御信号５３、リセット信号５４、第１の割り込み信号５５、第２の割り込み信号５６の状態、および第１の機能ブロック１１に対する電源供給の状態を示す説明図である。 図２において、横軸は、期間（ａ）〜（ｆ）までの時間経過を示している。また、第１の機能ブロックの電源状態において、「１」は電源供給中を、「０」は電源供給停止中を示し、第１の電源遮断信号４１が「Ｈ」レベルのとき第１の電源供給回路３は電源供給を停止し、「Ｌ」レベルのときに電源を供給するものとする。
【００４０】
リセット信号５４がリセット状態（「Ｈ」レベル）の時（期間（ａ））、ＲＳラッチ回路５１は「Ｌ」レベルに設定され、以降、リセット信号５４のレベルによらず「Ｌ」レベルを保持し続ける。このため、第１の電源遮断信号４１は「Ｌ」レベルとなり、第１の電源供給回路３は第１の機能ブロック１１への電源供給を開始する。
【００４１】
制御信号５３が「Ｈ」レベルの時（期間（ｂ）、（ｄ）、（ｆ））、ＲＳラッチ回路５１は「Ｈ」レベルに設定され、以降、制御信号５３のレベルによらず「Ｈ」を保持し続ける。このため、第１の電源遮断信号４１は「Ｈ」レベルとなり、第１の電源供給回路３は第１の機能ブロック１１への電源供給を停止する。
【００４２】
また、第１の割り込み信号５５が「Ｈ」レベルの時（期間（ｃ））、および第２の割り込み信号５６が「Ｈ」レベルの時（期間（ｅ））、ＲＳラッチ回路５１は「Ｌ」レベルに設定され、以降、第１の割り込み信号５５のレベルによらず「Ｌ」レベルを保持し続ける。このため、第１の電源遮断信号４１は「Ｌ」レベルとなり、第１の電源供給回路３は第１の機能ブロック１１への電源供給を開始する。
【００４３】
以上のように、本実施の形態１による多電源半導体集積回路１においては、各々第１〜第４の電源供給回路３〜６より電源の供給を受ける第１〜第４の機能ブロック１１〜１４と、第１の機能ブロック１１であるマイクロコンピュータの制御に基づいて、第１〜第４の電源供給回路３〜６による電源供給を制御する電源制御回路４０と、を備え、電源制御回路４０は、第１の機能ブロック１１から所定のデータを受信したときに、マイクロコンピュータ自身を含めた各機能ブロックの電源供給を停止し、外部からの第１の割り込み信号５５あるいは第２の割り込み信号５６を受信したときに、電源供給を再開するようにしたので、システム動作の中で必要に応じて各機能ブロックの電源制御を行うことが可能であり、動作していない機能ブロックに対する電源供給を停止することにより、無駄な電力消費を抑制することができる。このため、例えば、多電源半導体集積回路１が携帯用電子機器に搭載されている場合、当該携帯用電子機器が使用されていない場合、システム制御用のマイクロコンピュータを含めた、各機能ブロックへの電源供給を停止して、次のキー操作（割り込み制御）を待つ（待機状態にあるようにする）ことが可能となり、待機状態の電力消費を抑制することができる。
【００４４】
（実施の形態２）
次に、本発明の請求項３に記載の多電源半導体集積回路に対応する形態を、実施の形態２として、図３を用いて説明する。
【００４５】
図３は、本実施の形態２による多電源半導体集積回路、および該多電源半導体集積回路に対する電源供給回路の構成を示すブロック図である。なお、図３において、図１と同一または相当する部分には、同一符号を付して、詳細な説明を省略する。
【００４６】
本実施の形態２による多電源半導体装置１ａは、電源制御回路４０ａに、第１の割り込み信号（図３には、第１の電源復帰信号と記す）５５のデータを保持するレジスタ６１、および第２の割り込み信号（図３には、第２の電源復帰信号と記す）５６のデータを保持するレジスタ６２を設け、レジスタ６１と第１の機能ブロック１１とを内部信号６３にて、レジスタ６２と第１の機能ブロック１１とを内部信号６４にて、それぞれ接続したものである。
【００４７】
次に、以上のように構成される多電源半導体集積回路１ａの動作について説明する。
第１〜第４の機能ブロック１１〜１４に対する電源供給が停止しているとき（各機能ブロックが待機状態にあるとき）に、第１の割り込み信号５５あるいは第２の割り込み信号５６により電源供給が再開されると、レジスタ６１，６２は、第１および第２の割り込み信号５５，５６のデータを保持する。電源供給が再開されると、第１の機能ブロック１１は、内部信号６３，６４を介して内部レジスタ６１，６２に保持されたデータを取得し、割り込み制御の内容を確認する。
【００４８】
以上のように、本実施の形態２による多電源半導体集積回路１ａによれば、電源制御回路４０ａに、割り込み信号５５のデータを保持するレジスタ６１、および割り込み信号５６のデータを保持するレジスタ６２を設け、レジスタ６１と第１の機能ブロック１１とを内部信号６３にて、レジスタ６２と第１の機能ブロック１１とを内部信号６４にて、それぞれ接続したので、電源供給が停止されている待機状態から、何らかのキー操作（割り込み制御）により待機状態が解除され、第１〜第４の機能ブロック１１〜１４に電源供給が再開されると、第１の機能ブロック１１は、レジスタ６１，６２に保持されたデータを確認することで、キー操作の内容を確認し、当該キー操作に基づき、所定の動作を行うことができる。
【００４９】
（実施の形態３）
次に、本発明の請求項４に記載の多電源半導体集積回路に対応する形態を、実施の形態３として、図４、図５を用いて説明する。
【００５０】
図４は、本実施の形態３による多電源半導体集積回路１ｂの要部、および該多電源半導体集積回路１ｂに対する電源供給回路の構成を示すブロック図である。なお、図４、図５において、図１と同一または相当する部分には、同一符号を付して、詳細な説明を省略する。
【００５１】
本実施の形態３による多電源半導体装置１ｂは、第２の機能ブロック１２に、ブロック間信号７２を生成するＣＭＯＳインバータ回路７４を設け、第１の機能ブロック１１に、第２の機能ブロック１２が電源供給停止状態であるときに、該第２の機能ブロック１２からのブロック間信号７２を固定するために、電源遮断信号４２と第２の機能ブロック１２からのブロック間信号７２との論理和を内部信号７３に出力する２入力ＯＲ回路７１を設けたものである。
【００５２】
第１の機能ブロック１１に設けられた２入力ＯＲ回路７１は、第１〜第３のｐ型ＭＯＳトランジスタＴＰ１１〜ＴＰ１３と第１〜第３のｎ型ＭＯＳトランジスタＴＮ１１〜ＴＮ１３とで構成されている。第１のｐ型ＭＯＳトランジスタＴＰ１１と第１のｎ型ＭＯＳトランジスタＴＮ１１との各々のゲート電極は互いに接続されて、ブロック間信号７２を受け取るための入力端子を構成している。第２のｐ型ＭＯＳトランジスタＴＰ１２と第２のｎ型ＭＯＳトランジスタＴＮ１２との各々のゲート電極は互いに接続されて、電源遮断信号４２を受け取るための入力端子を構成している。第１のｐ型ＭＯＳトランジスタＴＰ１１のドレイン電極と、第１及び第２のｎ型ＭＯＳトランジスタＴＮ１１，ＴＮ１２の各々のドレイン電極とは、第３のｐ型ＭＯＳトランジスタＴＰ１３と第３のｎ型ＭＯＳトランジスタＴＮ１３との各々のゲート電極に接続される。第１のｐ型ＭＯＳトランジスタＴＰ１１のソース電極は第２のｐ型ＭＯＳトランジスタＴＰ１２のドレイン電極に接続され、第２のｐ型ＭＯＳトランジスタＴＰ１２のソース電極は第１の内部電源配線３１に接続され、電源電圧ＶＤＤ１が供給される。第１及び第２のｎ型ＭＯＳトランジスタＴＮ１１，ＴＮ１２のソース電極は接地線ＧＮＤに接続されている。第３のｐ型ＭＯＳトランジスタＴＰ１３のソース電極は第１の内部電源配線３１に接続され、電源電圧ＶＤＤ１が供給されている。第３のｎ型ＭＯＳトランジスタＴＮ１３のソース電極は、接地線ＧＮＤに接続されている。第３のｐ型ＭＯＳトランジスタＴＰ１３のドレイン電極と、第３のｎ型ＭＯＳトランジスタＴＮ１３のドレイン電極とは、第１の機能ブロック１１へ内部信号７３を供給するための出力端子を構成している。
【００５３】
第２の機能ブロック１２に設けられたＣＭＯＳインバータ回路７４は、第４のｐ型ＭＯＳトランジスタＴＰ１４と第４のｎ型ＭＯＳトランジスタＴＮ１４とにより構成され、その出力はブロック間信号７２に接続されている。第４のｐ型ＭＯＳトランジスタＴＰ１４と第４のｎ型ＭＯＳトランジスタＴＮ１４との各々のゲート電極は互いに接続されて、入力を受け取るための入力端子を構成している。第４のｐ型ＭＯＳトランジスタＴＰ１４のソース電極は、第２の内部電源配線３２に接続され、電源電圧ＶＤＤ２が供給される。第４のｎ型ＭＯＳトランジスタＴＮ１４のソース電極は、接地線ＧＮＤに接続される。第４のｐ型ＭＯＳトランジスタＴＰ１４のドレイン電極と第４のｎ型ＭＯＳトランジスタＴＮ１４のドレイン電極とは互いに接続されて、ブロック間信号７２を供給するための出力端子を構成している。
【００５４】
次に、以上のように構成される多電源半導体集積回路１ｂの、電源供給停止中の動作について説明する。
図５は、電源遮断信号４２を「Ｈ」レベルに固定して、第２の機能ブロック１２への電源供給を停止したときの動作を示すものである。
【００５５】
この場合、第２の機能ブロック１２に内蔵されたインバータ回路７４は電源供給を断たれることにより、第２の内部電源配線３２の残留電荷に基づき不定レベル（中間電位）を出力する。また、第１の機能ブロック１１に内蔵の２入力ＯＲ回路を構成する第２のｐ型ＭＯＳトランジスタＴＰ１２がＯＦＦとなる。これにより、第１のｐ型ＭＯＳトランジスタＴＰ１１への電源供給が断たれ、入力信号７２を介する不定論理（中間電位）の伝搬が回避される。また、第２のｎ型ＭＯＳトランジスタＴＮ１２をＯＮにすることで、第３のｐ型ＭＯＳトランジスタＴＰ１３と第３のｎ型ＭＯＳトランジスタＴＮ１３との各々のゲート電極に「Ｌ」レベルを供給し、第３のｐ型ＭＯＳトランジスタはＯＮ状態に、第３のｎ型ＭＯＳトランジスタはＯＦＦ状態となり、出力信号は「Ｈ」レベルに固定される。
【００５６】
以上のように、本実施の形態３による多電源半導体集積回路１ｂによれば、電源遮断信号４２に従い第２の機能ブロック１２への電源供給が停止した場合、第２の機能ブロック１２より第１の機能ブロック１１への入力論理を「Ｈ」レベルに固定するようにしたので、第２の機能ブロック１２が電源供給停止状態であるときに該第２の機能ブロック１２からの不定論理の伝搬と、中間電位がゲート電極に入力されることによる貫通電流の発生を回避することができる。
【００５７】
なお、本実施の形態３においては、第２の機能ブロック１２に、ＣＭＯＳインバータ回路７４を設け、第１の機能ブロック１１に、２入力ＯＲ回路７１を設けた場合について説明したが、第１の機能ブロック１１〜第４の機能ブロック１４、入出力端子回路１５、および電源制御回路４０の、出力段に、内部信号を生成するＣＭＯＳインバータ回路を設け、入力段に、電源遮断信号と該次段の機能ブロックからのブロック間信号との論理和を内部信号に出力する２入力ＯＲ回路を設けてもよい。これにより、第１の機能ブロック１１〜第４の機能ブロック１４、入出力端子回路１５、および電源制御回路４０において、次段に接続されている機能ブロックが電源供給停止状態であるときに、該次段の機能ブロックからの不定論理の伝搬と、中間電位がゲート電極に入力されることによる貫通電流の発生を回避することができる。
【００５８】
（実施の形態４）
次に、本発明の請求項５に記載の多電源半導体集積回路に対応する形態を、実施の形態４として、図６、図７を用いて説明する。
【００５９】
図６は、本実施の形態４による多電源半導体集積回路１ｃの要部、および該多電源半導体集積回路１ｃに対する電源供給回路の構成を示すブロック図である。なお、図６、図７において、図４と同一または相当する部分には、同一符号を付して、詳細な説明を省略する。
【００６０】
本実施の形態４による多電源半導体装置１ｃは、第１の機能ブロック１１に、第１のインバータ回路８１と、第２の機能ブロック１２が電源供給停止状態であるときに該第２の機能ブロック１２に対するブロック間信号８４を「Ｌ」レベルに固定するために、第１のインバータ回路８１の出力および電源遮断信号４２の否定論理和をブロック間信号８４に出力する２入力ＮＯＲ回路８２と、を設け、第２の機能ブロック１２に、第１の機能ブロック１１からのブロック間信号８４が入力される第２のインバータ回路８６を設けたものである。
【００６１】
第１の機能ブロック１１に設けられた第１のインバータ回路８１の入力ノードは内部信号８３に、出力ノードは２入力ＮＯＲ回路８２の第２の入力に、それぞれ接続されている。この第１のインバータ回路は、第１のｐ型ＭＯＳトランジスタＴＰ２１と、第１のｎ型ＭＯＳトランジスタＴＮ２１とで構成されている。第１のｐ型ＭＯＳトランジスタＴＰ２１と第１のｎ型ＭＯＳトランジスタＴＮ２１との各々のゲート電極は互いに接続されて、内部信号８３を受け取るための入力端子を構成している。第１のｐ型ＭＯＳトランジスタＴＰ２１のソース電極は第１の内部電源配線３１に接続され、電源電圧ＶＤＤ１が供給される。第１のｎ型ＭＯＳトランジスタＴＮ２１のソース電極は、接地線ＧＮＤに接続される。第１のｐ型ＭＯＳトランジスタＴＰ２１のドレイン電極と第１のｎ型ＭＯＳトランジスタＴＮ２１のドレイン電極とは互いに接続されて、２入力ＮＯＲ回路８２の第１の入力に接続される。また、２入力ＮＯＲ回路８２の第２の入力は電源遮断信号４２に、出力はブロック間信号８４に、それぞれ接続されている。この２入力ＮＯＲ回路８２は第２および第３のｐ型ＭＯＳトランジスタＴＰ２２，ＴＰ２３と、第２および第３のｎ型ＭＯＳトランジスタＴＮ２２，ＴＮ２３と、で構成されている。第２のｐ型ＭＯＳトランジスタＴＰ２２と第２のｎ型ＭＯＳトランジスタＴＮ２２との各々のゲート電極は互いに接続されて、第１のインバータ回路８１の出力を受け取るための入力端子を構成している。第３のｐ型ＭＯＳトランジスタＴＰ２３と第３のｎ型ＭＯＳトランジスタＴＮ２３との各々のゲート電極は互いに接続されて、電源遮断信号４２を受け取るための入力端子を構成している。第２のｐ型ＭＯＳトランジスタＴＰ２２のドレイン電極と、第２および第３のｎ型ＭＯＳトランジスタＴＮ２２，ＴＮ２３の各々のドレイン電極とは、ブロック間信号８４を出力するための出力端子を構成している。第２のｐ型ＭＯＳトランジスタＴＰ２２のソース電極は、第３のｐ型ＭＯＳトランジスタＴＰ２３のドレイン電極に接続され、第３のｐ型ＭＯＳトランジスタＴＰ２３のソース電極は、第１の内部電源配線３１に接続され、電源電圧ＶＤＤ１が供給される。第１および第２のｎ型ＭＯＳトランジスタＴＮ２２，ＴＮ２３のソース電極は接地線ＧＮＤに接続されている。
【００６２】
また、第２の機能ブロック１２に設けられた第２のインバータ回路８６の入力は、ブロック間信号８４に接続されている。この、第２のインバータ回路は第４のｐ型ＭＯＳトランジスタＴＰ２４と、第４のｎ型ＭＯＳトランジスタＴＮ２４とで構成されている。第４のｐ型ＭＯＳトランジスタＴＰ２４と第４のｎ型ＭＯＳトランジスタＴＮ２４との各々のゲート電極は互いに接続されて、２入力ＮＯＲ回路８２の出力信号を受け取るための入力端子を構成している。第１のｐ型ＭＯＳトランジスタＴＰ２４のソース電極はＶＤＤ２に接続され、第１のｎ型ＭＯＳトランジスタＴＮ２４のソース電極は接地線ＧＮＤに接続される。第１のｐ型ＭＯＳトランジスタＴＰ２４のドレイン電極と第１のｎ型ＭＯＳトランジスタＴＮ２４のドレイン電極とは互いに接続されて出力端子を構成している。
【００６３】
次に、以上のように構成される多電源半導体集積回路１ｃの、電源供給停止中の動作について説明する。
図７は、電源遮断信号４２を「Ｈ」レベルに固定して、第２の機能ブロック１２への電源供給を停止したときの動作を示すものである。
【００６４】
この場合、第１の機能ブロック１１に内蔵された２入力ＮＯＲ回路８２を構成する第３のｐ型ＭＯＳトランジスタＴＰ２３はＯＦＦ状態となり、第３のｎ型ＭＯＳトランジスタＴＮ２３はＯＮ状態となる。
【００６５】
以上のように、本実施の形態４による多電源半導体集積回路１ｃによれば、電源遮断信号４２に従い第２の機能ブロック１２への電源供給が停止した場合、第２の機能ブロック１２に対するブロック間信号８４が「Ｌ」レベルに固定されるようにしたので、第２の機能ブロック１２に内蔵の第２のインバータ回路には、電源供給停止中には「Ｌ」レベルの信号が供給され、電源供給停止状態におけるｐ型ＭＯＳトランジスタのゲート電極に、長時間「Ｈ」レベルの電圧を印加することによるｐ型ＭＯＳトランジスタの特性劣化を回避することができる。
【００６６】
なお、本実施の形態４においては、第１の機能ブロック１１に、第１のインバータ回路８１と２入力ＮＯＲ回路８２とを設け、第２の機能ブロック１２に、第２のインバータ回路８６を設けた場合について説明したが、第１の機能ブロック１１〜第４の機能ブロック１４、入出力端子回路１５、および電源制御回路４０の、出力段に、インバータ回路と、該インバータ回路の出力および電源遮断信号の否定論理和をブロック間信号に出力する２入力ＮＯＲ回路と、を設け、入力段に、前段に接続されている機能ブロックからのブロック間信号が入力されるインバータ回路を設けてもよい。これにより、第１の機能ブロック１１〜第４の機能ブロック１４、入出力端子回路１５、および電源制御回路４０が、電源供給停止状態であるときに、次段に接続されている機能ブロックに「Ｌ」レベルの信号が供給され、電源供給停止状態におけるｐ型ＭＯＳトランジスタのゲート電極に、長時間「Ｈ」レベルの電圧を印加することによるｐ型ＭＯＳトランジスタの特性劣化を回避することができる。
【００６７】
（実施の形態５）
次に、本発明の請求項６に記載の多電源半導体集積回路に対応する形態を、実施の形態５として、図８を用いて説明する。
【００６８】
図８は、本実施の形態５による多電源半導体集積回路１ｄ、および該多電源半導体集積回路１ｄに対する電源供給回路の構成を示すブロック図である。なお、図８において、図１と同一または相当する部分には、同一符号を付して、詳細な説明を省略する。
【００６９】
本実施の形態５による多電源半導体集積回路１ｄは、電源制御回路４０ｄを、常時電源が供給されるようにしたうえで、該電源制御回路４０ｄに第１の機能ブロック１１より、信号群９１を介してデータの記録および読み出しを行うことが可能な記憶回路９０を設けたものである。
【００７０】
ここで、第１の機能ブロック１１は、システム制御を行うマイクロコンピュータであり、電源供給の停止前に、システム操作に必要なデータ（キー操作、表示設定、音量等の設定など）を、信号群９１を介して記憶回路９０に記録し、電源供給の再開直後に、記憶回路９０に保持されているデータを読み出すようにされている。
【００７１】
次に、以上のように構成される多電源半導体集積回路１ｄの動作について説明する。
各機能ブロック１１〜１４への電源供給は、実施の形態１〜３のいずれかで説明したものと同様の方法で行われる。第１の機能ブロック１１は、自身の電源供給を停止する前に、システム操作のデータ（キー操作、表示設定、音量等の設定）を、常時電源供給状態の記憶回路９０に記録してから電源供給を停止する。全機能ブロック１１〜１４に対する電源供給が停止されていても、記憶回路９０には常時電源が供給されるため、電源供給停止直前に記憶回路９０に記録されたデータは失われることなく保持される。第１の機能ブロック１１は、電源供給の再開直後に、記憶回路９０に保持されているデータを読み出し、電源供給停止前の状態から処理を再開する。
【００７２】
以上のように、本実施の形態５による多電源半導体集積回路１ｄによれば、電源制御回路４０ｄを、常時電源が供給されるようにしたうえで、第１の機能ブロック１１よりデータの記録および読み出しが可能な記憶回路９０を設け、電源供給停止前に、システム操作に必要なデータを記憶回路９０に記録して、電源供給停止中に該データを保持するようにしたので、電源供給再開後に、該保持されているデータを読み出すことにより、電源供給停止前の設定を繰り返し行う必要がなくなる。
【００７３】
（実施の形態６）
これまでに説明した実施の形態１〜５による多電源半導体集積回路は、例えば図１に示したように、電源制御回路４０と入出力端子回路１５とが、共通の電源を用いるようにしている。これは、信号処理回路とマイクロコンピュータとを独立の半導体集積回路としたときと同じ機能を、本実施の形態の多電源半導体集積回路で実現する上で非常に重要な意味を持つ。従来のマイクロコンピュータは、常時電源が供給された状態で、外部からの制御を受け付けるのと同時に、周辺回路の制御を常時行う、という役目を果たしていた。このようなマイクロコンピュータを集積するにあたり、周辺回路を制御する入出力端子回路にも電源を常時供給することにより、少なくとも入出力端子の状態（入力、Ｈレベル出力、Ｌレベル出力）を保つことができ、周辺回路に対する制御信号が不定になることによる電子機器の動作不良を防ぐことができる。
【００７４】
以下、本発明の請求項７に記載の多電源半導体集積回路に対応する形態を、実施の形態６として、図９〜図１１を用いて説明する。
【００７５】
図９は、本実施の形態６による多電源半導体集積回路１ｅの要部、該多電源半導体集積回路１ｅに対する電源供給回路の構成を示すブロック図である。なお、図９において、図２と同一または相当する部分には、同一符号を付して、詳細な説明を省略する。
【００７６】
本実施の形態６による多電源半導体集積回路１ｅは、入出力端子回路１５ｅに、外部の信号を受け取る入力端子１００と、第1の機能ブロック１１の電源２１を遮断した際に「Ｈ」レベルを出力する第1の出力端子１０１と、第1の機能ブロックの電源２１を遮断した際に「Ｌ」レベルを出力する第２の出力端子１０２と、を設けたものである。簡便のため、以下の説明では、入力端子１００、第1の出力端子１０１、第２の出力端子１０２とも、１本ずつ設けられているものとして説明するが、それぞれ、０本または複数本設けられていてもよい。
【００７７】
入力端子１００の出力１０３、第１の出力端子１０１の入力１０４、第２の出力端子１０２の入力１０５は、それぞれ、システム制御用のマイクロコンピュータである第１の機能ブロック１１に接続されている。また、各端子には、電源制御回路４０が出力する端子ホールド信号１０６が入力され、該入力された端子ホールド信号１０６に基づいて信号レベルを切り替える切り替え回路１０７〜１０９が設けられている。
【００７８】
また、電源制御回路４０ｅは、詳細な図示は省略したが、実施の形態２による電源制御回路４０ａのように、第１の割り込み信号５５あるいは第２の割り込み信号５６が「Ｈ」レベルになると、ＲＳラッチ回路５１の出力である第１の電源遮断信号４１が、「Ｌ」レベルとなり、電源供給を開始するようにされている。
【００７９】
また、入出力端子回路１５ｅおよび電源制御回路４０ｅには、第５の電源供給回路７にて主電源２を電源電圧ＶＤＤ５に変圧したものが供給されている。
【００８０】
次に、以上のように構成される多電源半導体集積回路１ｅの動作について説明する。
まず、第１の機能ブロック１１への電源供給を停止する際に、多電源半導体集積回路１ｅが行う処理手順を、図１０のフローチャートを参照しながら説明する。
【００８１】
第１の機能ブロック１１の電源供給を停止するにあたり、第１の機能ブロック１１は、第１の出力端子１０１の入力（第１の機能ブロックから第１の出力端子に出力する信号）１０４を「Ｈ」レベルにする（ＳＴＥＰ１１１）。次に、第２の出力端子１０２の入力（第１の機能ブロックから第２の出力端子に出力する信号）１０５を「Ｌ」レベルにする（ＳＴＥＰ１１２）。次に、端子ホールド信号１０６を「Ｈ」レベルにする（ＳＴＥＰ１１３）。
【００８２】
端子ホールド信号１０６が「Ｈ」レベルになると、入力端子１００は、切り替え回路１０７を切り替え、出力１０３を「Ｌ」レベルに固定する。また、第１の出力端子１０１と第２の出力端子１０２とは、それぞれ切り替え回路１０８，１０９を切り替え、外部に出力する信号レベルを、それぞれ「Ｈ」レベル、「Ｌ」レベルに固定する。この動作により、入力端子１００、第１の出力端子１０１、および第２の出力端子１０２は、第１の機能ブロック１１が動作している状態を保持したまま、第１の機能ブロック１１が行う制御から切り離される。続いて、第１の機能ブロック１１は、電源遮断信号４１を「Ｈ」レベルにし、第１の機能ブロック１１への電源供給を停止する（ＳＴＥＰ１１４）。
【００８３】
次に、第２の機能ブロック１２への電源供給を開始する際の処理手順を、図１１のフローチャートを参照しながら説明する。
【００８４】
電源供給の開始は、実施の形態２で説明したように、第１の割り込み信号５５、または第２の割り込み信号５６（図９には示していない）を「Ｈ」レベルにすることによって行われる（ＳＴＥＰ１２１）。第１の割り込み信号５５または第２の割り込み信号５６が「Ｈ」レベルになると、ＲＳラッチ回路５１の出力である第１の電源遮断信号４１が、「Ｌ」レベルとなる。これにより、第1の電源供給回路３は、第1の機能ブロック１１に対する電源供給を開始する（ＳＴＥＰ１２２）。
【００８５】
第1の機能ブロック１１は、電源が供給されると、第１の出力端子１０１の入力１０４を「Ｈ」レベルにし（ＳＴＥＰ１２３）、第２の出力端子１０２の入力１０５を「Ｌ」レベルにする（ＳＴＥＰ１２４）。次に、端子ホールド信号１０６を「Ｌ」レベルにすることにより、第１の機能ブロック１１の出力を第１の出力端子１０１、第２の出力端子１０２に出力する（ＳＴＥＰ１２５）。
【００８６】
以上のように、本実施の形態６による多電源半導体集積回路１ｅによれば、入出力端子回路１５ｅを、外部の信号を受け取る入力端子１００と、第1の機能ブロック１１の電源２１を遮断した際に「Ｈ」レベルを出力する第1の出力端子１０１と、第1の機能ブロックの電源２１を遮断した際に「Ｌ」レベルを出力する第２の出力端子１０２と、を備えるようにしたので、システム制御用のマイクロコンピュータである第１の機能ブロック１１が外部回路の制御を行っている場合においても、外部回路に影響を与えることなく、第１の機能ブロック１１に対する電源供給の停止、および電源供給の再開を行うことができる。
【００８７】
（実施の形態７）
本発明の請求項８に記載の多電源半導体集積回路に対応する形態を、実施の形態７として、図１２を用いて説明する。
【００８８】
携帯用電子機器の主電源としては電池が用いられることが多く、例えば、実施の形態６による多電源半導体集積回路１ｅが携帯用電子機器に搭載されている場合、携帯用電子機器全体の消費電力を考えると、第１〜５の電源供給回路３〜７による消費電力を抑えることが重要になってくる。まず、第５の電源供給回路７は、常時電源を供給するために動いているが、一般的な電源供給回路であるＤＣ／ＤＣコンバータの電源効率は８０％〜９０％程度であるため、相当分の電力を消費してしまう。また、第１〜４の電源供給回路３〜６においても、電源供給回路自体に電源が供給されているため、多電源半導体集積回路１ｅへの電源供給を停止していても、それぞれの電源供給回路で漏れ電流が流れ、結果的に電池を消耗させてしまう。本実施の形態７は、このような電源供給回路による消費電力を極力低減させることを目的としている。
【００８９】
図１２は、本実施の形態７による多電源半導体集積回路１ｆ、および該多電源半導体集積回路１ｆに対する電源供給回路の構成を示すブロック図である。なお、図１２において、図１と同一または相当する部分には、同一の符号を用いて、詳細な説明を省略する。
【００９０】
本実施の形態７による多電源半導体集積回路１ｆは、電源制御回路４０ｆを、第１〜第５の電源供給回路３〜７への主電源２の供給のゲートとしての主電源遮断回路１３１を制御する電源遮断信号４１０を第５の出力端子４１３を介して出力するとともに、第６の外部電源端子１３０を介して主電源２より直接電源供給（電源電圧ＶＤＤ６）を受けるようにし、第１〜第４の機能ブロック１１〜１４、および入出力端子回路１５を、電源制御回路４０ｆによって制御される電源供給回路３〜７より電源供給を受けるようにしたものである。なお、図１２において、４１１は、第５の電源供給回路７による電源供給および電源供給の停止を制御するために電源制御回路４０ｆより出力される第５の電源遮断信号、４１４は、第５の電源遮断信号４１１を多電源半導体集積回路１ｆより出力する第５の外部出力端子である。
【００９１】
主電源遮断回路１３１は、例えばＦＥＴ（Field Effect Transistor）で構成され、電源遮断信号４ｆの「Ｈ」レベル出力により、各電源供給回路３〜７への電源供給を停止する構成とされている。
【００９２】
なお、本実施の形態７では、主電源遮断回路１３１として、ＦＥＴを用いる例について述べたが、例えば、磁気リレー回路など、電源遮断信号４１０に基づいて第１〜５の電源供給回路３〜７に供給する電源を遮断することができれば、どのような回路であってもかまわない。
【００９３】
次に、以上のように構成される多電源半導体集積回路１ｆの、電源供給停止時の動作について説明する。
電源供給の停止にあたり、システム制御用マイクロコンピュータである第１の機能ブロック１１は、電源制御回路４０ｆに対し、電源遮断信号４１０を「Ｈ」レベルにするよう指示する。電源遮断信号４１０が「Ｈ」レベルになると、主電源遮断回路１３１は、電源供給回路３〜７への電源供給を停止する。
【００９４】
以上のように、本実施の形態７による多電源半導体集積回路１ｆによれば、電源制御回路４０ｆを、第６の外部電源端子１３０を介して主電源２より直接電源供給を受けるようにし、入出力端子回路１５のみが、第５の電源供給回路７からの電源の供給を受けるようにしたうえ、該電源制御回路４０ｆを、第１〜第５の電源供給回路３〜７に対する主電源２の供給のゲートとしての主電源遮断回路１３１を制御する電源遮断信号４１０を、第５の出力端子４１３を介して出力するとともに、第５の電源供給回路７による電源供給および電源供給の停止を制御する第５の電源遮断信号４１１を、第５の外部出力端子４１４を介して出力するようにしたので、第１〜第４の機能ブロック１１〜１４、および入出力端子回路１５に対する電源供給を停止することにより、電源供給回路３〜７による電力消費をなくすることができ、主電源２の消耗を抑制することができる。
【００９５】
なお、電源制御回路４０は、ＲＳラッチ回路５１と３入力ＯＲ回路５２の非同期構成とすることが望ましい。主電源２が電池であり、電池の電圧で多電源半導体集積回路１ｆを動作させる場合、電圧の変動が問題になる。たとえば、ニッケル水素２次電池を使用した場合、電源電圧は、１．５Ｖから０．９Ｖ程度まで変動する。電圧が低くなると半導体素子の動作が遅くなることにより、何らかの基準クロックを生成することで、該生成された基準クロックに従って動作する同期設計の回路が動作しない程度に電池電圧が低くなっても、上記非同期構成としたＲＳラッチ回路５１と３入力ＯＲ回路５２とに電源制御回路４０としての動作をさせることができる。
【産業上の利用可能性】
【００９６】
本発明による、信号処理を行う機能ブロックとマイクロコンピュータとを集積した多電源半導体集積回路は、使用されていない機能ブロックに対する電源供給を停止して、無駄な電力消費を抑制することができるため、例えば、電池により駆動する携帯用電子機器における、電池１本あたりの動作時間を長くすることができ、有用である。
【図面の簡単な説明】
【００９７】
【図１】本発明の実施の形態１に係る多電源半導体集積回路、および該多電源半導体集積回路に対する電源供給回路の構成を示すブロック図である。
【図２】本発明の実施の形態１に係る多電源半導体集積回路における電源制御と電源供給状態の関係を示す説明図である。
【図３】本発明の実施の形態２に係る多電源半導体集積回路、および該多電源半導体集積回路に対する電源供給回路の構成を示すブロック図である。
【図４】本発明の実施の形態３に係る多電源半導体集積回路の要部、および該多電源半導体集積回路に対する電源供給回路の構成を示すブロック図である。
【図５】本発明の実施の形態３に係る多電源半導体集積回路の機能説明図である。
【図６】本発明の実施の形態４に係る多電源半導体集積回路の要部、および該多電源半導体集積回路に対する電源供給回路の構成を示すブロック図である。
【図７】本発明の実施の形態４に係る多電源半導体集積回路の機能説明図である。
【図８】本発明の実施の形態５に係る多電源半導体集積回路、および該多電源半導体集積回路に対する電源供給回路の構成を示すブロック図である。
【図９】本発明の実施の形態６に係る多電源半導体集積回路の要部、および該多電源半導体集積回路に対する電源供給回路の構成を示すブロック図である。
【図１０】本発明の実施の形態６に係る多電源半導体集積回路の、電源供給を停止する際の処理手順を示すフローチャートである。
【図１１】本発明の実施の形態６に係る多電源半導体集積回路の、電源供給を開始する際の処理手順を示すフローチャートである。
【図１２】本発明の実施の形態７に係る多電源半導体集積回路、および該多電源半導体集積回路に対する電源供給回路の構成を示すブロック図である。
【図１３】従来の多電源半導体集積回路、および該多電源半導体集積回路に対する電源供給回路の構成を示すブロック図である。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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