【事件の表示】
　特願２００８−２９３７５３「半導体装置」拒絶査定不服審判事件〔平成２１年　４月３０日出願公開、特開２００９−　９４５２７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年９月２７日に出願した特願２００４−２８０５００号特許出願（以下「原出願」という。）の一部を新たな特許出願として、平成２０年１１月１７日に出願した特許出願であって、平成２４年４月１７日付けの拒絶理由通知に対して同年６月２４日に意見書及び手続補正書が提出されたが、同年７月６日付けで拒絶査定がなされた。 
　そして、それに対して同年１０月１０日に拒絶査定不服審判が請求されるとともに同日に手続補正書が提出され、その後、平成２５年１月２１日付けで審尋がなされ、同年３月２５日に回答書が提出された。
　
第２．本願の出願日
　まず、本願の出願日について検討する。
　原出願については、平成１０年１１月２０日に出願した特開平１０−３３０５０７号特許出願の一部を新たな出願としたものである旨の主張がなされていたが、原出願は、いわゆる分割要件を満たしておらず、特開平１０−３３０５０７号特許出願の一部を新たな特許出願としたものとは認められないとした審決（不服２００８−２６６２８号）が確定しているから、原出願の出願日は、原出願の現実の出願日である平成１６年９月２７日である。
　したがって、原出願の一部を新たな特許出願とした本願の出願日は、特許法第４４条第２項の規定により、原出願の出願日である平成１６年９月２７日であると認められる。
　
第３．補正の却下の決定
【結論】
　平成２４年１０月１０日に提出された手続補正書による補正を却下する。
　
【理由】 
１．補正の内容
　平成２４年１０月１０日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１を、補正後の特許請求の範囲の請求項１と補正するものであり、補正前後の請求項１は各々以下のとおりである。
　
（補正前）
「【請求項１】
　基板上に、直列配列の２入力選択回路が複数行並列に配置され、さらに、各行の一端に、複数のトランジスタがその行方向に直列接続された半導体装置であって、各行の該直列配列の２入力選択回路は、
　該基板上に第１乃至第４拡散層が該行の方向へこの順に形成され、
　該第１拡散層と該第２拡散層との間に第１ゲート電極が形成されて第１のトランジスタが構成され、
　該第３拡散層と該第４拡散層との間に第２ゲート電極が形成されて第２のトランジスタが構成され、
　該第１拡散層に第１電位印加用の第１メタルが接続され、該第２拡散層と該第４拡散層との間が第２メタルで接続され、該第３拡散層に第２電位印加用の第３メタルが接続され、
　各行の該第１乃至第４拡散層のそれぞれは、行方向と直角な同一列に配置され、該第１ゲート電極及び該第２ゲート電極はそれぞれ、列方向のゲートライン上の一部であり、
　該第１メタル及び該第３メタルはいずれも、対応する行の方向に延びた配線部と、該第１拡散層から上方に延びこの配線部に結合するコンタクト部とを有し、
　該第２メタルは、該第３メタルのコンタクト部を迂回する配線部と、該第２拡散層から上方に延びこの配線部の一端部に結合する第１コンタクト部と、該第４拡散層から上方に延びこの配線部の他端部に結合する第２コンタクト部とを有し、
　該第１メタルの配線部と該第２メタルの配線部とは第１層に形成され、
　該第３メタルの配線部は該第１乃至第４拡散層から見て該第１層よりも上方の第２層に形成され、
　該第１メタルには第１基準電圧が供給され、該第３メタルには第２基準電圧が供給され、該第１ゲートラインと該第２ゲートラインとに相補制御信号が供給されて、該第１のトランジスタと該第２のトランジスタとのオン／オフが互いに逆になるように制御されることにより、該第４拡散層から該第１基準電圧と該第２基準電圧との一方が選択的に取り出されること特徴とする半導体装置。」 
　
（補正後）
「【請求項１】
　基板上に、直列配列の２入力選択回路が複数行並列に配置され、さらに、各行の該２入力選択回路の出力端に、複数のトランジスタがその行方向に直列接続された半導体装置であって、各行の該直列配列の２入力選択回路は、
　該基板上に第１乃至第４拡散層が該行の方向へこの順に形成され、
　該第１拡散層と該第２拡散層との間に第１ゲート電極が形成されて第１のトランジスタが構成され、
　該第３拡散層と該第４拡散層との間に第２ゲート電極が形成されて第２のトランジスタが構成され、
　該第１拡散層に第１電位印加用の第１メタルが接続され、該第２拡散層と該第４拡散層との間が第２メタルで接続され、該第３拡散層に第２電位印加用の第３メタルが接続され、
　各行の該第１乃至第４拡散層のそれぞれは、行方向と直角な同一列に配置され、該第１ゲート電極及び該第２ゲート電極はそれぞれ、列方向のゲートライン上の一部であり、
　該第１メタル及び該第３メタルはいずれも、対応する行の方向に延びた配線部と、該第１拡散層から上方に延びこの配線部に結合するコンタクト部とを有し、
　該第２メタルは、該第３メタルのコンタクト部を迂回する配線部と、該第２拡散層から上方に延びこの配線部の一端部に結合する第１コンタクト部と、該第４拡散層から上方に延びこの配線部の他端部に結合する第２コンタクト部とを有し、
　該第１メタルの配線部と該第２メタルの配線部とは第１層に形成され、
　該第３メタルの配線部は該第１乃至第４拡散層から見て該第１層よりも上方の第２層に形成され、
　該第１メタルには第１基準電圧が供給され、該第３メタルには第２基準電圧が供給され、該第１ゲートラインと該第２ゲートラインとに相補制御信号が供給されて、該第１のトランジスタと該第２のトランジスタとのオン／オフが互いに逆になるように制御されることにより、該第４拡散層から該第１基準電圧と該第２基準電圧との一方が選択的に取り出され、該第４拡散層は、該２入力選択回路の該出力端であるとともに該直列接続された該複数のトランジスタの一端の拡散層と共通であることを特徴とする半導体装置。」 
　
２．補正事項の整理
　本件補正による補正事項を整理すると、以下のとおりである。
　
（１）補正事項１
　補正前の請求項１の「各行の一端に、」を、補正後の請求項１の「各行の該２入力選択回路の出力端に、」と補正すること。
　
（２）補正事項２
　補正前の請求項１の「該第１メタルには第１基準電圧が供給され、該第３メタルには第２基準電圧が供給され、該第１ゲートラインと該第２ゲートラインとに相補制御信号が供給されて、該第１のトランジスタと該第２のトランジスタとのオン／オフが互いに逆になるように制御されることにより、該第４拡散層から該第１基準電圧と該第２基準電圧との一方が選択的に取り出される」を、補正後の請求項１の「該第１メタルには第１基準電圧が供給され、該第３メタルには第２基準電圧が供給され、該第１ゲートラインと該第２ゲートラインとに相補制御信号が供給されて、該第１のトランジスタと該第２のトランジスタとのオン／オフが互いに逆になるように制御されることにより、該第４拡散層から該第１基準電圧と該第２基準電圧との一方が選択的に取り出され、該第４拡散層は、該２入力選択回路の該出力端であるとともに該直列接続された該複数のトランジスタの一端の拡散層と共通である」と補正すること。
　
３．補正の目的及び新規事項の追加の有無についての検討
（１）補正事項１について
　補正事項１は、補正前の請求項１に係る発明の発明特定事項である「各行の一端」について、「各行の該２入力選択回路の出力端」と限定的に減縮するものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そして、「各行の該２入力選択回路の出力端」という構成は、本願の願書に最初に添付した図面の図２等に記載されているものと認められるから、補正事項１は、本願の願書に最初に最初に添付した明細書、特許請求の範囲又は図面（以下「当初明細書等」という。）のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２は、補正前の請求項１に係る発明の発明特定事項である「第４拡散層」について、「該２入力選択回路の該出力端であるとともに該直列接続された該複数のトランジスタの一端の拡散層と共通である」と限定的に減縮するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。　
　そして、「該２入力選択回路の該出力端であるとともに該直列接続された該複数のトランジスタの一端の拡散層と共通である」という構成は、本願の願書に最初に添付した図面の図２等に記載されているものと認められるから、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。 
　
（３）補正の目的及び新規事項の追加の有無についてのまとめ
　以上検討したとおりであるから、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。 
　そして、本件補正は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正であるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。 
　
４．独立特許要件についての検討
（１）補正後の発明
　本件補正による補正後の本願の請求項１に係る発明（以下「補正後の発明」という。）は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定される、上記第３．１．の補正後の請求項１として記載したとおりのものであり、再掲すると以下のとおりである。
　
「【請求項１】
　基板上に、直列配列の２入力選択回路が複数行並列に配置され、さらに、各行の該２入力選択回路の出力端に、複数のトランジスタがその行方向に直列接続された半導体装置であって、各行の該直列配列の２入力選択回路は、
　該基板上に第１乃至第４拡散層が該行の方向へこの順に形成され、
　該第１拡散層と該第２拡散層との間に第１ゲート電極が形成されて第１のトランジスタが構成され、
　該第３拡散層と該第４拡散層との間に第２ゲート電極が形成されて第２のトランジスタが構成され、
　該第１拡散層に第１電位印加用の第１メタルが接続され、該第２拡散層と該第４拡散層との間が第２メタルで接続され、該第３拡散層に第２電位印加用の第３メタルが接続され、
　各行の該第１乃至第４拡散層のそれぞれは、行方向と直角な同一列に配置され、該第１ゲート電極及び該第２ゲート電極はそれぞれ、列方向のゲートライン上の一部であり、
　該第１メタル及び該第３メタルはいずれも、対応する行の方向に延びた配線部と、該第１拡散層から上方に延びこの配線部に結合するコンタクト部とを有し、
　該第２メタルは、該第３メタルのコンタクト部を迂回する配線部と、該第２拡散層から上方に延びこの配線部の一端部に結合する第１コンタクト部と、該第４拡散層から上方に延びこの配線部の他端部に結合する第２コンタクト部とを有し、
　該第１メタルの配線部と該第２メタルの配線部とは第１層に形成され、
　該第３メタルの配線部は該第１乃至第４拡散層から見て該第１層よりも上方の第２層に形成され、
　該第１メタルには第１基準電圧が供給され、該第３メタルには第２基準電圧が供給され、該第１ゲートラインと該第２ゲートラインとに相補制御信号が供給されて、該第１のトランジスタと該第２のトランジスタとのオン／オフが互いに逆になるように制御されることにより、該第４拡散層から該第１基準電圧と該第２基準電圧との一方が選択的に取り出され、該第４拡散層は、該２入力選択回路の該出力端であるとともに該直列接続された該複数のトランジスタの一端の拡散層と共通であることを特徴とする半導体装置。」 
　
　なお、補正後の請求項１における「該第１メタル及び該第３メタルはいずれも、対応する行の方向に延びた配線部と、該第１拡散層から上方に延びこの配線部に結合するコンタクト部とを有し、」は、図２から見て、「該第１メタル及び該第３メタルはいずれも、対応する行の方向に延びた配線部と、
各々
及び該第３拡散層
　
「【請求項１】
　基板上に、直列配列の２入力選択回路が複数行並列に配置され、さらに、各行の該２入力選択回路の出力端に、複数のトランジスタがその行方向に直列接続された半導体装置であって、各行の該直列配列の２入力選択回路は、
　該基板上に第１乃至第４拡散層が該行の方向へこの順に形成され、
　該第１拡散層と該第２拡散層との間に第１ゲート電極が形成されて第１のトランジスタが構成され、
　該第３拡散層と該第４拡散層との間に第２ゲート電極が形成されて第２のトランジスタが構成され、
　該第１拡散層に第１電位印加用の第１メタルが接続され、該第２拡散層と該第４拡散層との間が第２メタルで接続され、該第３拡散層に第２電位印加用の第３メタルが接続され、
　各行の該第１乃至第４拡散層のそれぞれは、行方向と直角な同一列に配置され、該第１ゲート電極及び該第２ゲート電極はそれぞれ、列方向のゲートライン上の一部であり、
　該第１メタル及び該第３メタルはいずれも、対応する行の方向に延びた配線部と、
各々
及び該第３拡散層
　該第２メタルは、該第３メタルのコンタクト部を迂回する配線部と、該第２拡散層から上方に延びこの配線部の一端部に結合する第１コンタクト部と、該第４拡散層から上方に延びこの配線部の他端部に結合する第２コンタクト部とを有し、
　該第１メタルの配線部と該第２メタルの配線部とは第１層に形成され、
　該第３メタルの配線部は該第１乃至第４拡散層から見て該第１層よりも上方の第２層に形成され、
　該第１メタルには第１基準電圧が供給され、該第３メタルには第２基準電圧が供給され、該第１ゲートラインと該第２ゲートラインとに相補制御信号が供給されて、該第１のトランジスタと該第２のトランジスタとのオン／オフが互いに逆になるように制御されることにより、該第４拡散層から該第１基準電圧と該第２基準電圧との一方が選択的に取り出され、該第４拡散層は、該２入力選択回路の該出力端であるとともに該直列接続された該複数のトランジスタの一端の拡散層と共通であることを特徴とする半導体装置。」
　
（２）引用刊行物に記載された事項及び発明
　上記第２．において検討したように、本願の出願日は原出願の現実の出願日である平成１６年９月２７日である。
　そして、原査定の根拠となった拒絶の理由において引用され、本願の出願前に日本国内において頒布された刊行物である特開２０００−１５６６３９号公報（特願平１０−３３０５０７号特許出願に係る公開公報、以下「引用刊行物」という。）には、図１、２、７及び８とともに、以下の事項が記載されている。なお、下線は、当審において付与したものである（以下、同じ。）。
　
「【請求項１】　
ｎビット選択信号に応答して、２
n
個の入力信号の１つを選択し出力する選択回路において、
該ｎビット選択信号のうちの１ビット選択信号に応答して、２入力の一方を選択する２
n-1
個の２入力選択回路と、
該ｎビット選択信号のうちの該１ビット選択信号を除くビット選択信号応答して、該２
n-1
個の２入力選択回路の各々で選択された信号の１つを選択する２
n-1
入力選択回路とを有し、
該２
n-1
個の２入力選択回路の各々は、
該１ビット選択信号によりオン／オフ制御され、一端に該２入力の一方が供給されるスイッチングトランジスタと、
該１ビット選択信号により、該第１スイッチングトランジスタとオン／オフ状態が逆になるように制御され、一端に該２入力の他方が供給され、他端が該第１スイッチングトランジスタの他端に接続された相補スイッチングトランジスタとを有し、
該２
n-1
個の２入力選択回路の各々について、該スイッチングトランジスタと該相補スイッチングトランジスタとが同一行に配置され、
該２
n-1
個の２入力選択回路が並列して配置されている、
ことを特徴とする請求項１記載の選択回路。
【請求項２】　上記１ビット選択信号は非反転２値信号と反転２値信号とからなり、上記第１スイッチングトランジスタ及び上記相補スイッチングトランジスタはＰ型とＮ型とからなる構成が同一型でそれぞれこの非反転２値信号及び反転２値信号により制御されることを特徴とする請求項１記載の選択回路。
【請求項３】　
上記２
n-1
入力選択回路は、同一行に配置された個のスイッチングトランジスタが直列接続されたアナログスイッチ回路を２
n-1
個有し、該２
n-1
個のアナログスイッチ回路が並置され、
該２
n-1
個のアナログスイッチ回路がそれぞれ上記２
n-1
個の２入力選択回路のそれぞれと同一行に配置され、各行について、該アナログスイッチ回路の一端に該２入力選択回路の出力端が接続され、該２
n-1
個のアナログスイッチ回路の他端が共通に接続されて出力端となっており、
上記ビット選択信号に応答して該２
n-1
個のアナログスイッチ回路の１つのみがオンになるように各該アナログスイッチ回路の該個のスイッチングトランジスタがオン／オフ制御される、
ことを特徴とする請求項２記載の選択回路。
【請求項４】　上記ビット選択信号の各１ビット選択信号は非反転２値信号と反転２値信号とからなり、上記２n-1入力選択回路の各スイッチングトランジスタはＰ型とＮ型とからなる構成が同一型でこの非反転２値信号又は反転２値信号により制御され、同一信号により制御されるスイッチングトランジスタが上記行と直角な方向の列に配置されていることを特徴とする請求項３記載の選択回路。
【請求項５】　上記２n-1入力選択回路は、ツリー状に配置された複数の２入力選択回路を備えてトーナメント方式により入力を選択することを特徴とする請求項２記載の選択回路。
【請求項６】　上記ビット選択信号の各１ビット選択信号は非反転２値信号と反転２値信号とからなり、上記２n-1入力選択回路の各スイッチングトランジスタはＰ型とＮ型とからなる構成が同一型でこの非反転２値信号又は反転２値信号により制御され、同一信号により制御されるスイッチングトランジスタが上記行と直角な方向の列に配置されていることを特徴とする請求項５記載の選択回路。
【請求項７】　上記スイッチングトランジスタはいずれも、同一導電型のチャンネルを有するＦＥＴであることを特徴とする請求項１乃至６のいずれか１つに記載の選択回路。
【請求項８】　請求項７記載の選択回路が半導体チップに形成されていることを特徴とする半導体装置。
【請求項９】　変換対象のｎビット選択信号に応答して、２n個の入力信号の１つを選択し出力する請求項１乃至６のいずれか１つに記載の選択回路と、
該２n個の入力信号として２n個の互いに異なる基準電位を出力する基準電位供給回路と、
該選択回路の出力電位が供給される出力バッファ回路と、
を有することを特徴とするＤ／Ａ変換回路。
【請求項１０】　複数の走査ラインのうち選択されたものでスイッチングトランジスタがオンになってデータラインの電位が該スイッチングトランジスタを介し液晶表示画素の選択行の表示電極に印加されるアクティブマトリックス型液晶表示パネルと、
該データラインに該電位を印加し、表示しようとする画像の１水平期間毎に該電位を更新するデータドライバと、
該複数の走査ラインに対し線順次に走査パルスを供給する走査ドライバと、
を有する液晶表示装置において、
該データドライバの出力段に請求項９記載のＤ／Ａ変換回路を有することを特徴とする液晶表示装置。
【請求項１１】　上記Ｄ／Ａ変換回路の上記選択回路が複数並設され、隣り合う該Ｄ／Ａ変換回路が両Ｄ／Ａ変換回路の境界線に関し互いに対称的に配置され、該境界線の部分が該両Ｄ／Ａ変換回路に対する共通の基準電位供給部であることを特徴とする請求項１０記載の液晶表示装置。
【請求項１２】　上記２n-1個の２入力選択回路の各々に供給される２入力はそれぞれ、メタル第２層とメタル第３層に形成された基準電位供給線から供給されることを特徴とする請求項１０又は１１記載の液晶表示装置。」
「【００３１】
【発明の実施の形態】以下、図面に基づいて本発明の実施形態を説明する。図面において、同一又は類似の要素には、同一又は類似の符号を付している。
【００３２】［第１実施形態］図１は、図８に対応した本発明の第１実施形態のＤ／Ａ変換回路を示す。
【００３３】階調電位生成回路２６は、階調電位Ｖ７とＶ０との間の電圧を抵抗Ｒ６〜Ｒ０で分圧した階調電位Ｖ７〜Ｖ０を出力し、選択回路２４Ａは入力力データ（３ビット選択信号）に応答してこれらの１つを選択し出力する。
【００３４】選択回路２４Ａは、例えば図７中の選択回路２４１の替わりに用いられ、図７中の選択回路２４２〜２４４についても同様である。
【００３５】
選択回路２４Ａは、入力データの上位１ビットの相補データ（１ビット選択信号）Ｄ２及び＊Ｄ２に応答して階調電位Ｖ０〜Ｖ３とＶ４〜Ｖ７との一方を選択する２入力選択回路５０〜５３からなる回路と、入力データの下位２ビットの相補データＤ１、＊Ｄ１、Ｄ０及びＤ０に応答してこの回路の出力の１つを選択する４入力選択回路２４Ｘとからなる。
【００３６】選択回路２４Ａは、図８中の選択回路２４１と次のような関係になっている。
【００３７】図８中の選択回路２４１のスイッチングトランジスタアレイの第４及び第８行について、スイッチングトランジスタＱ４０及びＱ００は共に、ゲートライン＊Ｇ０に供給される信号＊Ｄ０によりオン／オフ制御され、スイッチングトランジスタＱ４１及びＱ０１は共に、ゲートライン＊Ｇ１に供給される信号＊Ｄ１によりオン／オフ制御される。これに対し、スイッチングトランジスタＱ４２及びＱ０２はそれぞれゲートラインＧ２及び＊Ｇ２に供給される信号Ｄ２及び＊Ｄ２によりオン／オフ制御される。そこで、図１の選択回路２４Ａでは、スイッチングトランジスタＱ４１とＱ４２の間のノードにスイッチングトランジスタＱ０２の一端が接続され、これにより図８のスイッチングトランジスタＱ００及びＱ０１が省略されている。スイッチングトランジスタＱ４２とＱ０２とで、階調電位Ｖ４とＶ０との一方を選択する２入力選択回路５０が構成されている。
【００３８】同様に図１では、スイッチングトランジスタＱ５１とＱ５２との間のノードにスイッチングトランジスタＱ１２の一端が接続され、これにより図８のスイッチングトランジスタＱ１０及びＱ１１が省略され、スイッチングトランジスタＱ６１とＱ６２との間のノードにスイッチングトランジスタＱ２２の一端が接続され、これにより図８のスイッチングトランジスタＱ２０及びＱ２１が省略され、スイッチングトランジスタＱ７１とＱ７２との間のノードにスイッチングトランジスタＱ３２の一端が接続され、これにより図８のスイッチングトランジスタＱ３０及びＱ３１が省略されている。スイッチングトランジスタＱ５２とＱ１２とで、階調電位Ｖ５とＶ１との一方を選択する２入力選択回路５１が構成され、スイッチングトランジスタＱ６２とＱ２２とで、階調電位Ｖ６とＶ２との一方を選択する２入力選択回路５２が構成され、スイッチングトランジスタＱ７２とＱ３２とで、階調電位Ｖ６とＶ３との一方を選択する２入力選択回路５３が構成されている。
【００３９】
信号＊Ｄ０が供給されるゲートライン＊Ｇ０は、スイッチングトランジスタＱ６０及びＱ４０に共通であり、信号Ｄ０が供給されるゲートラインＧ０は、スイッチングトランジスタＱ７０及びＱ５０に共通であり、信号＊Ｄ１が供給されるゲートライン＊Ｇ１は、スイッチングトランジスタＱ５１及びＱ４１に共通であり、信号Ｄ１が供給されるゲートラインＧ１は、スイッチングトランジスタＱ７１及びＱ６１に共通であり、信号＊Ｄ２が供給されるゲートライン＊Ｇ２は、スイッチングトランジスタＱ３２、Ｑ２２、Ｑ１２及びＱ０２に共通であり、信号Ｄ２が供給されるゲートラインＧ２は、スイッチングトランジスタＱ７２、Ｑ６２、Ｑ５２及びＱ４２に共通である。
【００４０】選択回路２４Ａで選択された基準電位は、電位ＶＤ１として出力バッファ回路２５１に供給される。出力バッファ回路２５１は例えば、ボルテージホロア又はソースホロア回路であり、出力バッファ回路２５１の出力端に接続されたデータラインＸ１の電位ＶＸ１は、電位ＶＤ１とほぼ同一又は電位ＶＤ１を所定電圧シフトさせたものである。
【００４１】上記構成において、信号Ｄ１及びＤ０が高レベルの場合、スイッチングトランジスタＱ７１及びＱ７０がオンになり、さらに信号Ｄ２が高レベルの場合にはスイッチングトランジスタＱ７２がオンになって階調電位Ｖ７が選択され、逆に信号Ｄ２が低レベルの場合にはスイッチングトランジスタＱ３２がオンになって階調電位Ｖ３が選択される。すなわち、（Ｄ１，Ｄ０）＝（１，１）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ７が選択され、Ｄ２＝‘０’のとき階調電位Ｖ３が選択される。同様に、（Ｄ１，Ｄ０）＝（１，０）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ６が選択され、Ｄ２＝‘０’のとき階調電位Ｖ２が選択される。（Ｄ１，Ｄ０）＝（０，１）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ５が選択され、Ｄ２＝‘０’のとき階調電位Ｖ１が選択される。（Ｄ１，Ｄ０）＝（０，０）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ４が選択され、Ｄ２＝‘０’のとき階調電位Ｖ０が選択される。
【００４２】選択回路２４Ａのチップ上面積をできるだけ狭くするために、スイッチングトランジスタＱ０２は、スイッチングトランジスタＱ４０、Ｑ４１及びＱ４２と同一行に配置され、かつ、スイッチングトランジスタＱ４２の隣に配置されている。他のトランジスタ行についても同様である。
【００４３】図２（Ａ）は、スイッチングトランジスタをＮＭＯＳトランジスタで構成した場合の選択回路２４Ａのチップ上レイアウトパターンを示している。ハッチングが施された部分はＮ型領域、一点鎖線はゲートラインを示している。図２（Ａ）では、Ｎ型領域間を接続するメタル配線を太線で示している。図２（Ｂ）は、図２（Ａ）中の２Ｂ−２Ｂ線に沿った、絶縁層を図示省略した断面図である。
【００４４】図２（Ｂ）中、６１〜６６は、Ｐ型基板６０上に形成されたＮ型領域である。例えばスイッチングトランジスタＱ７０は、Ｎ型領域６１と、Ｎ型領域６２と、Ｎ型領域６１と６２の間のＰ型領域と、その上方のゲート酸化膜及びゲートライン＊Ｇ０とで構成されている。配線６７は、スイッチングトランジスタＱ７２の一端のＮ型領域６５と、スイッチングトランジスタＱ３２の一端のＮ型領域６３との間を接続するためのメタル第１層配線である。
【００４５】配線面積を狭くするために、同一行のＮ型領域６４及び６６にそれぞれ供給される階調電位Ｖ０とＶ４の配線はそれぞれ、メタル第３層及びメタル第２層に形成されている。階調電位Ｖ０とＶ４の配線は、上下に隣り合っており、かつ、選択回路２４Ａと並設された他の不図示の選択回路に向けて延びている。
【００４６】図８の選択回路２４１のスイッチングトランジスタ数が３×８＝２４であるのに対し、図１のそれは（３＋１）×（８／２）＝１６である。このような選択回路を６４階調表示の液晶表示パネルのデータドライバに適用した場合、スイッチングトランジスタ数は従来の（（６４／２）×（６＋１））／（６４×６）＝ ７／１２となる。このように、本第１実施形態によれば、選択回路のスイッチングトランジスタ数が従来よりも大幅に低減される。
【００４７】また、この低減と、２入力選択回路５０〜５３がいずれも１行となっていることから、図２（Ａ）に示す選択回路２４Ａのトランジスタ専有面積が、図９（Ａ）のそれよりも大幅に低減され、これにより、選択回路２４Ａを用いた半導体装置のチップ面積及び液晶表示パネル周囲の非表示部面積が低減される。」
　
　そうすると引用刊行物には、次の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
　「ｎビット選択信号に応答して、２ｎ個の入力信号の１つを選択し出力する選択回路において、
　Ｐ型基板６０上に、上記ｎビット選択信号のうちの１ビット選択信号に応答して２入力の一方を選択する２ｎ−１個の２入力選択回路が複数行並列に配置され、さらに、各行の該２入力選択回路の出力端に、上記ｎビット選択信号のうちの上記１ビット選択信号を除く（ｎ−１）ビット選択信号に応答して、２ｎ−１個の上記２入力選択回路の各々で選択された信号の１つを選択する２ｎ−１入力選択回路が配置された選択回路であって、各行の前記２入力選択回路は、
　前記Ｐ型基板６０上にＮ型領域６６、Ｎ型領域６５、Ｎ型領域６４及びＮ型領域６３が行の方向へこの順で形成され、
　前記Ｎ型領域６６と前記Ｎ型領域６５との間にゲートラインＧ２が形成されてスイッチングトランジスタＱ７２が構成され、
　前記Ｎ型領域６４と前記Ｎ型領域６３との間にゲートライン＊Ｇ２が形成されてスイッチングトランジスタＱ３２が構成され、
　前記Ｎ型領域６６に電源電位Ｖ７印加用のメタル第２層配線が接続され、前記Ｎ型領域６５と前記Ｎ型領域６３との間がメタル第１層配線６７で接続され、前記Ｎ型領域６４に階調電位Ｖ３印加用のメタル第３層配線が接続され、
　各行の前記Ｎ型領域６６、前記Ｎ型領域６５、前記Ｎ型領域６４及び前記Ｎ型領域６３のそれぞれは、行方向と直角な同一列に配置され、前記スイッチングトランジスタＱ７２及び前記スイッチングトランジスタＱ３２のゲート電極は、それぞれ前記ゲートラインＧ２及び前記ゲートライン＊Ｇ２上の一部であり、
　前記電源電位Ｖ７印加用のメタル第２層配線及び前記階調電位Ｖ３印加用のメタル第３層配線は、いずれも、対応する行の方向に延びた配線部と、各々前記Ｎ型領域６６及び前記Ｎ型領域６４から上方に延びこの配線部に接続するコンタクト部を有し、
　前記メタル第１層配線６７は、前記階調電位Ｖ３印加用のメタル第３層配線の前記コンタクト部を迂回する配線部と、前記Ｎ型領域６５から上方に延びこの配線部の一端に結合する第１コンタクト部と、前記Ｎ型領域６３から上方に延びこの配線部の他端部に結合する第２のコンタクト部とを有し、
　前記ゲートラインＧ２及び前記ゲートライン＊Ｇ２に、各々相補データ（１ビット選択信号）Ｄ２及び＊Ｄ２が供給されて、前記スイッチングトランジスタ７２及び前記スイッチングトランジスタ３２が、オン／オフ状態が逆になるように制御される ことを特徴とする選択回路。」 
　
（３）補正後の発明と刊行物発明との対比・判断
（３−１）刊行物発明の「Ｐ型基板６０」、「上記ｎビット選択信号のうちの１ビット選択信号に応答して２入力の一方を選択する２ｎ−１個の２入力選択回路」、「Ｎ型領域６６」、「Ｎ型領域６５」、「Ｎ型領域６４」、「Ｎ型領域６３」、「スイッチングトランジスタＱ７２」、「スイッチングトランジスタＱ３２」、「電源電位Ｖ７」、「階調電位Ｖ３」、「メタル第２層配線」、「メタル第１層配線６７」及び「メタル第３層配線」が、各々補正後の発明の「基板」、「直列配列の２入力選択回路」、「第１拡散層」、「第２拡散層」、「第３拡散層」、「第４拡散層」、「第１のトランジスタ」、「第２のトランジスタ」、「第１電位」、「第２電位」、「第１メタル」、「第２メタル」及び「第３メタル」に相当する。
　
（３−２）刊行物発明の「ゲートラインＧ２」「上の一部」は、補正後の発明の「第１ゲート電極」に相当し、刊行物発明の「ゲートライン＊Ｇ２上の一部」は、補正後の発明の「第２ゲート電極」に相当する。
　
（３−３）刊行物発明の「ゲートラインＧ２」及び「ゲートライン＊Ｇ２」は、ともに補正後の発明の「ゲートライン」に相当する。
　
（３−４）刊行物発明の「上記ｎビット選択信号のうちの上記１ビット選択信号を除く（ｎ−１）ビット選択信号に応答して、２ｎ−１個の上記２入力選択回路の各々で選択された信号の１つを選択する２ｎ−１入力選択回路」が、行方向に直列接続された複数のトランジスタにより構成され、各行の２入力選択回路の出力端に接続されていることは、引用刊行物の図１及び２から明らかであるから、刊行物発明も補正後の発明と同様に、「各行の該２入力選択回路の出力端に、複数のトランジスタがその行方向に直列接続された」という構成を備えているものと認められる。
　
（３−５）刊行物発明の「電源電位Ｖ７印加用のメタル第２層配線」及び「階調電位Ｖ３印加用のメタル第３層配線」が、いずれも、対応する行の方向に延びた配線部と、各々Ｎ型領域６６及びＮ型領域６４から上方に延びこの配線部に接続するコンタクト部を有していることは、引用刊行物の図１及び２から明らかであるから、刊行物発明も補正後の発明と同様に、「該第１メタル及び該第３メタルはいずれも、対応する行の方向に延びた配線部と、該第１拡散層から上方に延びこの配線部に結合するコンタクト部とを有」するという構成を備えているものと認められる。
　
（３−６）刊行物発明の「メタル第１層配線６７」が、階調電位Ｖ３印加用のメタル第３層配線のコンタクト部を迂回する配線部と、Ｎ型領域６５から上方に延びこの配線部の一端に結合する第１コンタクト部と、Ｎ型領域６３から上方に延びこの配線部の他端部に結合する第２のコンタクト部とを有していることは、引用刊行物の図１及び２から明らかであるから、刊行物発明も補正後の発明と同様に、「該第２メタルは、該第３メタルのコンタクト部を迂回する配線部と、該第２拡散層から上方に延びこの配線部の一端部に結合する第１コンタクト部と、該第４拡散層から上方に延びこの配線部の他端部に結合する第２コンタクト部とを有」するという構成を備えているものと認められる。
　
（３−７）刊行物発明において、「前記ゲートラインＧ２及び前記ゲートライン＊Ｇ２に、各々相補データ（１ビット選択信号）Ｄ２及び＊Ｄ２が供給されて、前記スイッチングトランジスタ７２及び前記スイッチングトランジスタ３２が、オン／オフ状態が逆になるように制御される」ことにより、Ｎ型領域６３から、電源電位Ｖ７と階調電位Ｖ３との一方が選択的に取り出されることは、図１及び２の回路構成から明らかであるから、刊行物発明も補正後の発明と同様に、「該第１メタルには第１基準電圧が供給され、該第３メタルには第２基準電圧が供給され、該第１ゲートラインと該第２ゲートラインとに相補制御信号が供給されて、該第１のトランジスタと該第２のトランジスタとのオン／オフが互いに逆になるように制御されることにより、該第４拡散層から該第１基準電圧と該第２基準電圧との一方が選択的に取り出され」るという構成を備えているものと認められる。
　
（３−８）刊行物発明の「Ｎ型領域６６」は、「ｎビット選択信号のうちの１ビット選択信号に応答して２入力の一方を選択する２ｎ−１個の２入力選択回路」の出力端であるとともに「上記ｎビット選択信号のうちの上記１ビット選択信号を除く（ｎ−１）ビット選択信号に応答して、２ｎ−１個の上記２入力選択回路の各々で選択された信号の１つを選択する２ｎ−１入力選択回路」の一端の拡散層と共通であることは、図１及び２の回路構成から明らかであるから、刊行物発明も補正後の発明と同様に、「該第４拡散層は、該２入力選択回路の該出力端であるとともに該直列接続された該複数のトランジスタの一端の拡散層と共通である」という構成を備えているものと認められる。
　
（３−９）以上を総合すると、補正後の発明と刊行物発明とは、
「基板上に、直列配列の２入力選択回路が複数行並列に配置され、さらに、各行の該２入力選択回路の出力端に、複数のトランジスタがその行方向に直列接続された半導体装置であって、各行の該直列配列の２入力選択回路は、
　該基板上に第１乃至第４拡散層が該行の方向へこの順に形成され、
　該第１拡散層と該第２拡散層との間に第１ゲート電極が形成されて第１のトランジスタが構成され、
　該第３拡散層と該第４拡散層との間に第２ゲート電極が形成されて第２のトランジスタが構成され、
　該第１拡散層に第１電位印加用の第１メタルが接続され、該第２拡散層と該第４拡散層との間が第２メタルで接続され、該第３拡散層に第２電位印加用の第３メタルが接続され、
　各行の該第１乃至第４拡散層のそれぞれは、行方向と直角な同一列に配置され、該第１ゲート電極及び該第２ゲート電極はそれぞれ、列方向のゲートライン上の一部であり、
　該第１メタル及び該第３メタルはいずれも、対応する行の方向に延びた配線部と、
各々
　該第２メタルは、該第３メタルのコンタクト部を迂回する配線部と、該第２拡散層から上方に延びこの配線部の一端部に結合する第１コンタクト部と、該第４拡散層から上方に延びこの配線部の他端部に結合する第２コンタクト部とを有し、
　該第１メタルの配線部と該第２メタルの配線部とは第１層に形成され、
　該第３メタルの配線部は該第１乃至第４拡散層から見て該第１層よりも上方の第２層に形成され、
　該第１メタルには第１基準電圧が供給され、該第３メタルには第２基準電圧が供給され、該第１ゲートラインと該第２ゲートラインとに相補制御信号が供給されて、該第１のトランジスタと該第２のトランジスタとのオン／オフが互いに逆になるように制御されることにより、該第４拡散層から該第１基準電圧と該第２基準電圧との一方が選択的に取り出され、該第４拡散層は、該２入力選択回路の該出力端であるとともに該直列接続された該複数のトランジスタの一端の拡散層と共通であることを特徴とする半導体装置。」
　
　である点、すなわち、すべての点で一致し、相違点は存在しない。 
　
（３−１０）したがって、補正後の発明は、引用刊行物に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許出願の際独立して特許を受けることができない。
　
（４）独立特許要件についてのまとめ
　本件補正は、補正後の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下、同じ。）の規定に適合しない。 
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
第４．本願発明についての検討
１．本願発明
　平成２４年１０月１０日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下「本願発明」という。）は、平成２４年６月２４日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定される、上記第３．１．の補正前の請求項１として記載したとおりのものであり、再掲すると以下のとおりである。
　
「【請求項１】
　基板上に、直列配列の２入力選択回路が複数行並列に配置され、さらに、各行の一端に、複数のトランジスタがその行方向に直列接続された半導体装置であって、各行の該直列配列の２入力選択回路は、
　該基板上に第１乃至第４拡散層が該行の方向へこの順に形成され、
　該第１拡散層と該第２拡散層との間に第１ゲート電極が形成されて第１のトランジスタが構成され、
　該第３拡散層と該第４拡散層との間に第２ゲート電極が形成されて第２のトランジスタが構成され、
　該第１拡散層に第１電位印加用の第１メタルが接続され、該第２拡散層と該第４拡散層との間が第２メタルで接続され、該第３拡散層に第２電位印加用の第３メタルが接続され、
　各行の該第１乃至第４拡散層のそれぞれは、行方向と直角な同一列に配置され、該第１ゲート電極及び該第２ゲート電極はそれぞれ、列方向のゲートライン上の一部であり、
　該第１メタル及び該第３メタルはいずれも、対応する行の方向に延びた配線部と、該第１拡散層から上方に延びこの配線部に結合するコンタクト部とを有し、
　該第２メタルは、該第３メタルのコンタクト部を迂回する配線部と、該第２拡散層から上方に延びこの配線部の一端部に結合する第１コンタクト部と、該第４拡散層から上方に延びこの配線部の他端部に結合する第２コンタクト部とを有し、
　該第１メタルの配線部と該第２メタルの配線部とは第１層に形成され、
　該第３メタルの配線部は該第１乃至第４拡散層から見て該第１層よりも上方の第２層に形成され、
　該第１メタルには第１基準電圧が供給され、該第３メタルには第２基準電圧が供給され、該第１ゲートラインと該第２ゲートラインとに相補制御信号が供給されて、該第１のトランジスタと該第２のトランジスタとのオン／オフが互いに逆になるように制御されることにより、該第４拡散層から該第１基準電圧と該第２基準電圧との一方が選択的に取り出されること特徴とする半導体装置。」
　
２．引用刊行物に記載された発明
　本願の出願前に日本国内において頒布された刊行物である特開２０００−１５６６３９号公報（引用刊行物）には、上記第３．４．（２）に記載したとおりの事項及び発明（刊行物発明）が記載されているものと認められる。
　
３．本願発明と刊行物発明との対比・判断
　本願発明に対して、限定的に減縮する事項を加えた発明である補正後の発明は、上記第３．４．において検討したとおり引用刊行物に記載された発明であるから、補正後の発明から当該限定的に減縮する事項を除外した本願発明も、当然に引用刊行物に記載された発明である。
　したがって、本願発明は、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　
第５．むすび
　以上のとおりであるから、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。