【事件の表示】
　特願２００１−　　３０１３「ＮＡＮＤ型フラッシュメモリ素子及びその製造方法」拒絶査定不服審判事件〔平成１３年　７月２７日出願公開、特開２００１−２０３２８６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、２００１年１月１０日（パリ条約による優先権主張２０００年１月１７日、大韓民国）の出願であって、平成２３年６月２３日付けの拒絶理由通知に対して、同年９月２６日に手続補正書及び意見書が提出されたが、平成２４年１月２３日付けで拒絶査定がなされ、それに対して、同年３月２３日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後当審において、同年６月２５日付けで審尋がなされ、同年９月２０日に回答書が提出されたものである。
　
２．補正の却下の決定
【補正の却下の決定の結論】
　平成２４年３月２３日になされた手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２４年３月２３日になされた手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし２０を、補正後の特許請求の範囲の請求項１ないし２０に補正するものであり、そのうちの補正前後の請求項１及び９は、以下のとおりである。
　
（補正前）
「【請求項１】
　半導体基板の所定領域に形成され、相平行した複数の素子分離膜、前記複数の素子分離膜の間の活性領域を横切り、相平行したストリング選択ラインパターン及び接地選択ラインパターン、前記ストリング選択ラインパターン及び接地選択ラインパターンの間に配置された複数のワードラインパターン、前記接地選択ラインパターンと隣接し、前記ストリング選択ラインパターンの反対側の活性領域に形成されたソース領域、前記ストリング選択ラインパターン隣接し、前記接地選択ラインパターンの反対側の活性領域に形成されたドレイン領域、前記ソース領域及び前記ソース領域の間の素子分離膜上に前記接地選択ラインパターンと平行に配置され、前記ソース領域と電気的に接続された共通ソースラインを含み、
　前記共通ソースラインは前記素子分離膜と直接接触する
　ことを特徴とするＮＡＮＤ型フラッシュメモリ素子。」
「【請求項９】
　請求項１乃至請求項８のいずれか一項に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法であって、
　半導体基板の所定領域に相平行した複数の素子分離膜を形成する段階と、前記複数の素子分離膜及びこれらの間の活性領域を横切るストリング選択ラインパターン、複数のワードラインパターン及び接地選択ラインパターンを形成する段階と、前記ストリング選択ラインパターン、前記複数のワードラインパターン及び前記接地選択ラインパターンの間の活性領域に不純物を注入して、前記ストリング選択ラインパターンと隣接し、前記接地選択ラインパターンの反対側の活性領域にドレイン領域を形成すると同時に、前記接地選択ラインパターンと隣接し、前記ストリング選択ラインパターンの反対側の活性領域にソース領域を形成する段階と、前記ドレイン領域及び前記ソース領域を有する結果物の全面に第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜をパターニングして前記ソース領域及び前記ソース領域の間の素子分離膜を露出させるスリット型の共通ソースラインコンタクトホールを形成する段階と、前記共通ソースラインコンタクトホールを詰める共通ソースラインを形成する段階とを含む
　ことを特徴とするＮＡＮＤ型フラッシュメモリ素子の製造方法。」
　
（補正後）
「【請求項１】
　半導体基板の所定領域に形成され、相平行した複数の素子分離膜、前記複数の素子分離膜の間の活性領域を横切り、相平行したストリング選択ラインパターン及び接地選択ラインパターン、前記ストリング選択ラインパターン及び接地選択ラインパターンの間に配置された複数のワードラインパターン、前記接地選択ラインパターンと隣接し、前記ストリング選択ラインパターンの反対側の活性領域に形成されたソース領域、前記ストリング選択ラインパターン隣接し、前記接地選択ラインパターンの反対側の活性領域に形成されたドレイン領域、前記ソース領域及び前記ソース領域の間の素子分離膜上に前記接地選択ラインパターンと平行に配置され、前記ソース領域と電気的に接続された共通ソースラインを含み、
　前記共通ソースラインは前記素子分離膜と直接接触し、
　前記素子分離膜の上面は隣接する前記ソース領域の上面よりも高く配置される
　ことを特徴とするＮＡＮＤ型フラッシュメモリ素子。」
「【請求項９】
　請求項１乃至請求項８のいずれか一項に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法であって、
　半導体基板の所定領域に相平行した複数の素子分離膜を形成する段階と、前記複数の素子分離膜及びこれらの間の活性領域を横切るストリング選択ラインパターン、複数のワードラインパターン及び接地選択ラインパターンを形成する段階と、前記ストリング選択ラインパターン、前記複数のワードラインパターン及び前記接地選択ラインパターンの間の活性領域に不純物を注入して、前記ストリング選択ラインパターンと隣接し、前記接地選択ラインパターンの反対側の活性領域にドレイン領域を形成すると同時に、前記接地選択ラインパターンと隣接し、前記ストリング選択ラインパターンの反対側の活性領域にソース領域を形成する段階と、前記ドレイン領域及び前記ソース領域を有する結果物の全面に第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜をパターニングして前記ソース領域及び前記ソース領域の間の素子分離膜を露出させるスリット型の共通ソースラインコンタクトホールを形成する段階と、前記共通ソースラインコンタクトホールを詰める共通ソースラインを形成する段階とを含み、
　前記素子分離膜の上面は隣接する前記ソース領域の上面よりも高く配置される
　ことを特徴とするＮＡＮＤ型フラッシュメモリ素子の製造方法。」
　
　なお、ここにおいて、補正前後の請求項１に記載された「前記ストリング選択ラインパターン隣接し、」は、「前記ストリング選択ラインパターン
と
　
（２）新規事項追加の有無及び補正の目的の適否についての検討
　本件補正は、補正前の請求項１及び９に係る発明の発明特定事項である「素子分離膜」及び「ソース領域」について、「素子分離膜の上面は隣接する」「ソース領域の上面よりも高く配置される」と限定的に減縮する事項を追加する補正であり、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そして、「素子分離膜の上面は隣接する」「ソース領域の上面よりも高く配置される」という事項は、平成２３年９月２６日になされた手続補正により補正された明細書の【００３９】、【００４３】、図４、６等の記載に基づく補正であり、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）に規定された新規事項の追加禁止の要件を満たしている。
　
（３）独立特許要件について
（３−１）はじめに
  上記（２）において検討したとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項（以下「特許法第１７条の２第５項」という。）において準用する同法第１２６条第５項の規定に適合するか否かについて、検討する。
　
（３−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１ないし２０に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし２０に記載されている事項により特定されるとおりのものであって、そのうちの補正後の請求項１に係る発明（以下「補正後の発明」という。）は、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正後の請求項１として記載したとおりのものである。
　
（３−３）引用刊行物
（３−３−１）原査定の拒絶の理由に引用され、本願の優先権主張の日前である平成１０年８月２１日に日本国内で頒布された刊行物である特開平１０−２２３８６７号公報（以下「引用刊行物」という。）には、図１ないし２１及び５０とともに、以下の事項が記載されている。
　
「【０００１】
【発明の属する技術分野】本発明は、半導体装置に係わり、特に不揮発性半導体記憶装置のコンタクト技術及び配線技術の改良に関する。」
「【００１５】
図５０は、複数のメモリセルをそれらのソース、ドレイン拡散層を共用して直列接続したＮＡＮＤ型セルの構成を示す平面図である。
メモリセルトランジスタＭＣ1 〜8 が直列接続された１つのＮＡＮＤセル群は、ビット線方向に沿ってライン状に素子分離されている。斜線は制御ゲート（ワード線）下の電荷蓄積層（フローティングゲートＦＧ）を示している。１つのＮＡＮＤセル群の一端側のドレインＤは、選択ゲートトランジスタＳＧ１を介して図示しないビット線に接続され（ビット線コンタクトＢＣ）、他端側のソースは、別の選択ゲートトランジスタＳＧ２を介して拡散ソース線Ｓに接続されている。ビット線コンタクトＢＣは、各ＮＡＮＤセル群毎に１つ設けられ、拡散ソース線は素子分離されずに各ＮＡＮＤセル群が全て共通のソース線につながっている。
「【００２５】
ＮＡＮＤ型セルアレイでは、拡散ソース線の抵抗が高くなると、拡散ソース線での電位降下が無視できなくなり、これが読み出し時にしきい電圧分布の広がりを生じさせる。拡散ソース線は、数個のＮＡＮＤ列毎に金属バイパスに置き換えられて配線される。これは拡散ソース線の抵抗を低減するためであるが、金属ビット線が各ＮＡＮＤ列上に存在するために、各ＮＡＮＤ列毎にコンタクトを設けて拡散ソース線とシャントすることはできない。そのためシャント領域から最も離れて設けられているＮＡＮＤ列は、ソース線の抵抗の影響を最も受けることになる。
「【００２８】
なお、上記拡散ソース線は、一般化してセルアレイの共通信号線と言い替えることができる。従って、以上の問題は、不揮発性半導体メモリ装置に限った問題ではなく、セルアレイの共通信号線を含む半導体メモリ装置あるいは半導体装置全般に関する。また、そのアレイ構成は、ＮＯＲ型セル構成やＮＡＮＤ型セル構成に限ったものではない。
【００２９】
【発明が解決しようとする課題】このように従来では、メモリ装置の微細化を行って素子面積の縮小を図る場合に、共通信号線、例えばソース線の形成が困難であり、かつソース線の抵抗が高くなるといった問題があった。
【００３０】
この発明の課題は、上記のような事情を考慮し、素子面積の縮小を行う場合にも、形成が容易であり、かつその抵抗を低減できるような共通信号線を含む半導体装置及びその製造方法を提供することにある。
「【００３６】
【発明の実施の形態】図１は、この発明の第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの要部の構成を示す平面図である。また、図２〜図４は、図１の構成の製造工程を順に示す平面図、図５（ａ）〜（ｅ）は、図１の構成の製造工程と共に形成される周辺トランジスタ（ＭＯＳトランジスタ）回路の製造工程を順に示す平面図である。図６〜図１０の（ａ），（ｂ），（ｃ）は、図１の構成の製造工程を順に示す各部の断面図であり、図１〜図４それぞれに示す断面線（対応する図番号と添字ａ〜ｃで示す）に対応する。また、図６〜図１０の（ｄ）は、図５（ａ）〜（ｅ）の製造工程に対応する要部の断面図である。
【００３７】図１０を参照しながら図１の構成を説明する。
半導体基板領域上の素子領域（第１半導体領域）１は、素子分離領域２によって素子分離され、ストライプ状に配置される。素子分離領域２は、部分的にトレンチ（溝）が形成され、トレンチ内に絶縁部材（例えば酸化膜）が埋め込まれている。素子分離領域２は、この他、部分的に半導体基板を酸化したフィールド絶縁部材（例えば酸化膜）であってもよい。ソース・ドレイン領域は、半導体基板領域とは逆の導電型を有した不純物拡散層（第２半導体領域）であって、熱拡散あるいはイオン注入によって不純物が導入され形成される。
【００３８】メモリセル（Cell）の積層ゲートは、メモリセルをマトリクス状に構成するためストライプ状の素子領域１に交差し、かつ所定の間隔を保って設けられている。この積層ゲートは、チャネル領域上において、薄い第１ゲート絶縁膜９（トンネル酸化膜９）が形成され、この絶縁膜９上に電荷蓄積層（フローティングゲート）１０が形成され、この上にさらに第２ゲート絶縁膜１１を介してゲート電極（制御ゲート）３が形成されている。
【００３９】上記第１ゲート絶縁膜９（トンネル酸化膜９）は、ゲート電極と半導体基板間に印加される電圧によって電荷蓄積層と半導体基板間で電荷授受が可能な厚さの絶縁膜であり、例えば、膜厚１０ｎｍ以下の酸化膜あるいは窒化膜または酸化窒化膜等で構成される。電荷蓄積層は、例えば不純物ドーピングにより電気伝導率が高い多結晶シリコン材あるいは非晶質シリコン材等である。また、第２ゲート絶縁膜１１は、電荷蓄積層１０と制御ゲート３間を電気的に分離するための、例えば酸化膜あるいは窒化膜あるいは酸化窒化膜あるいは酸化膜と窒化膜の積層膜である。このような積層ゲートは絶縁膜（例えば窒化膜等）２５に覆われ、層間絶縁膜２６が形成されている。
【００４０】
積層ゲート上部のゲート電極３は、ストライプ状の素子領域１と交差するように配置される。すなわち、ゲート電極３は、２つの選択トランジスタの選択ゲートＳＧＢ、ＳＧＳと、その間の複数のメモリセルの制御ゲートＣＧ1 〜ＣＧ16を構成する（１つのユニットアレイ）。１つのユニットアレイは、選択ゲートＳＧＢ側で別のユニットアレイと１つのビット線コンタクトＣＢを共有し、直列に接続される。ユニットアレイは、選択ゲートＳＧＳ側で別のユニットアレイのソースと共有する。
【００４１】
　
この発明において、ソース線ＳＬは、ビット線ＢＬ〜ドレインコンタクト（ビット線コンタクトＣＢ）と同じように、ソース線コンタクト部に金属部材を介して導かれる。
【００４２】図１の構成の製造方法を説明する。まず、図２及び図６を参照する。メモリセルは、トンネル酸化膜９上に多結晶シリコンあるいは非晶質シリコン材に不純物をドーピングして形成された電荷蓄積層１０、電荷蓄積層１０上に第２ゲート絶縁膜１１となる絶縁膜（例えばＯＮＯ膜）、その絶縁膜１１上に制御ゲートとなるゲート電極３（多結晶シリコンあるいは非晶質シリコン材）を積層状に堆積し、スタックゲート加工を行って形成される。なお、ゲート電極３（制御ゲート）は、抵抗低減のためにＷＳｉやＭｏＳｉ等を積層したポリサイドを用いても良い。
【００４３】選択ゲートＳＧ（ＳＧＢ，ＳＧＳ）は、トンネル酸化膜９あるいはトンネル酸化膜９よりも厚い絶縁膜上に、例えばメモリセルと同様に電荷蓄積層１０、絶縁膜１１、選択ゲートとなるゲート電極３を積層状に堆積して形成される。ただし、この場合、制御ゲート方向に並ぶ各電荷蓄積層１０が電気的に接続される必要がある。具体的には、電荷蓄積層１０に直接コンタクトを取るために部分的にゲート電極３を除去しても良い。あるいは電荷蓄積層１０と選択ゲートをシャントしても良い。また、絶縁膜１１を部分的あるいは全面除去しても良い。
【００４４】周辺トランジスタは、図５（ａ）に示すように、ゲート絶縁膜上にゲート電極１２を形成してなる。ゲート電極１２はメモリセルの電荷蓄積層１０の部材を用いても良い。あるいは電荷蓄積層１０の部材を除去してゲート電極３を直接配置しても良い。あるいは選択ゲートと同様に電荷蓄積層１０とゲート電極３を積層状に配置した後にシャントしても良い。また、図１０（ｄ）に示すように、周辺トランジスタのゲート電極１２は積層ゲートと同様、層間絶縁膜２６とは異なる絶縁膜で覆われてもよい。
【００４５】
メモリセル、選択ゲートトランジスタ、周辺トランジスタは、素子分離領域２によって素子分離された素子領域１内に形成される。素子分離領域２は、部分的にトレンチ（溝）を形成し、トレンチ内に絶縁部材（例えば酸化膜）を埋め込んでいる。素子分離領域２は、この他、部分的に半導体基板を酸化したフィールド絶縁部材（例えば酸化膜）であってもよい。
【００４６】
ゲート加工後、各トランジスタ素子のソース、ドレイン部にＮ型不純物あるいはＰ型不純物をドーピングしてＮチャネルＭＯＳあるいはＰチャネルＭＯＳトランジスタの拡散層１３を形成する（図５（ａ），図６（ｄ））。メモリセルの拡散層１３も同様に形成する。
【００４７】この実施形態では、ビット線コンタクト及びソース線コンタクトを選択ゲートに対して自己整合的に設けるセルフアラインコンタクトを採用している。すなわち、
選択ゲートＳＧ（ＳＧＢ，ＳＧＳ）上に、例えば窒化シリコン膜を堆積して窒化シリコン材をマスクにしてスタックゲート加工し、さらに、窒化シリコンを再度堆積して、ゲート材の側壁に窒化シリコンが残るようにエッチングすることにより、積層ゲートを窒化シリコン材で覆う（絶縁膜２５）。層間絶縁膜２６は、例えばＳｉＯ
２
やＢＰＳＧにより構成し、必要があればＲＩＥやＣＭＰにより層間絶縁膜２６を平坦化してからビット線コンタクト（ＣＢ）及び拡散層側ソース線コンタクト（ＣＳｄ）をＲＩＥでエッチングして開口する。
【００４８】セルフアラインコンタクトを用いれば上記の合わせ余裕を無くすことができるためメモリサイズの縮小化が図れる。しかし、余裕があればセルフアラインコンタクトとする必要はない。
【００４９】
このように開口したビット線コンタクト（ＣＢ）及び拡散層側ソース線コンタクト（ＣＳｄ）内には、各不純物拡散層と電気的に接続するための導電部材４を形成する（図６）。
【００５０】なお、導電部材４としての埋め込み材はシリコン材でなくとも構わない。例えばＷ等の金属材料でも良い。ただし、Ｗ等の金属材の場合は、バリアメタル材、例えばＴｉ／ＴｉＮ等を、予めコンタクト内部に形成する必要がある。半導体基板の素子領域１とコンタクトＣＢあるいはＣＳｄの間の合わせ余裕がないと、図６に示すようにコンタクト領域が素子分離領域２にずれてしまう。上記ずれにより生じるビボット部分にはバリアメタルあるいは金属材が均一に形成されない可能性があるためコンタクト不良等が生じる可能性がある。
【００５１】一方、この実施形態で示した導電部材４としてのシリコン材の埋め込みでは、ビボット部分にも基板と同一材のシリコンが埋め込まれるため、コンタクト不良が生じないと考えられるので素子分離方向の合わせずれ余裕もなくすことができる。
【００５２】続いて、周辺トランジスタでは、図５（ｂ）、図７（ｄ）に示すように、ソースコンタクト（ＣTS）、ドレインコンタクト（ＣTD）、ゲートコンタクト（ＣTG）内に導電部材５を形成する。導電部材５は、例えばＷ等の高融点金属材あるいはＡｌ等の低抵抗金属材が適している。メモリセルアレイ内のウェルコンタクトも同様の方法で形成が可能である。
【００５３】続いて、図３、図５（ｃ）、及び図８に示すように、ビット線コンタクト（ＣＢ）、拡散層側ソース線コンタクト（ＣＳｄ）、周辺トランジスタの各コンタクト（ＣTS、ＣTD、ＣTG）上において、それぞれ引き出し電極となる導電部材６を形成する。この時、拡散層側ソース線コンタクト（ＣＳｄ）上における導電部材６は、制御ゲート方向に並んだ各導電部材４を連結するため選択ゲートＳＧＳに沿うように選択ゲート間に形成する。この導電部材６の形成は、例えばＷを堆積後パターニングしても良いし、いったん絶縁膜を堆積し、配線部分の絶縁膜を配線高さに対応する深さまで除去してから導電部材６を埋め込んでＣＭＰで平坦化してもよい。
【００５４】上記導電部材６と周辺トランジスタの埋め込みコンタクトである導電部材５とが同一材料、例えばＷで形成される場合は、コンタクト（ＣTS，ＣTD，ＣTG）を開口した後、埋め込みをせず、上記したように、配線部分の層間絶縁材を配線高さに対応する深さまで除去してから導電部材６を埋め込めば、埋め込み工程と平坦化工程を１工程ずつ省略することが可能である。
【００５５】続いて、図４、図５（ｄ）、及び図９に示すように、導電部材６上に選択的にコンタクト（ＣＳ，ＣＢ）を開口し、その開口に導電部材７を形成する。導電部材７は、金属配線であるビット線、ソース線、他の金属配線と電気的に接続するための埋め込み部材であり、例えば、ＷあるいはＡｌを埋め込み平坦化するものである。
【００５６】その後、図１、図５（ｅ）、図１０に示すように、周辺配線材としての金属配線８をパターニングする。上述のように、金属配線８は、Ａｌ等の低抵抗配線材であり、ビット線ＢＬ、ソース線ＳＬ、周辺配線（ＭT ）を形成する。
【００５７】上記第１の実施形態のメモリセルアレイによれば、拡散ソース領域は、埋め込みコンタクト（導電部材４）とそれを連結する金属導体（導電部材６）で結合され、導電部材７により金属配線のソース線（ＳＬ）に接続される。この結果、ＳＡＳ法のような素子分離膜のエッチングが必要なくなる。また、拡散ソース領域間の抵抗は主に金属導体の抵抗で決まるため、ここでの抵抗を極めて小さくすることができる特徴を有する。
【００５８】さらに、ビット線及びソース線が同一方向に延在して形成されるため、周辺回路との接続に関する配線レイアウトが簡単になる。このため、メモリセルアレイのさらなる微細化が可能となる。
【００５９】また、ビット線とソース線の接続構造を同一工程かつ同時に形成することが可能となる。これは、製造工程の簡略化と共にプロセス歩留まりの向上にも有利となる特徴を有する。さらに、同一半導体基板上にメモリセルアレイと周辺回路を形成する際にメモリセル内信号線、例えばビット線（データ線）とソース線と、周辺回路内のトランジスタのソース、ドレイン、ゲートの少なくとも１つと接続される信号線の接続構造を同一工程かつ同時に形成することが可能となる。これも製造工程の簡略化と共にプロセス歩留まりの向上にも有利となる。
【００６０】図１１は、微細化のための部分的応用例であり、ビット線コンタクトＣＢを示している。図１の引き出し用の電極である導電部材６及び埋め込みコンタクトとなる導電部材７の配置関係を、ビット線コンタクトＣＢから互い違いに引き出すようにすることによって、隣合うコンタクト部の位置が隣接しないように配置している。これにより、メモリセルの形成に当って、隣り合う互いのビット線コンタクトに関する、引き出し電極としての導電部材６の形成余裕分を考慮する必要はない。従って、さらなる微細化に寄与する。
【００６１】
図１２は、この発明の第２の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの要部の構成を示す平面図である。
【００６２】図２１を参照しながら、第１の実施形態である図１の構成との相違点を主に、図１２の構成を説明する。拡散ソース領域は、第１の実施形態と同様に、ソース線に導電部材を介して導かれるが、第１の導電部材４のコンタクト構造が異なっている。導電部材４は、ビット線コンタクト（ＣＢ）では第１の実施形態と変わらないが、拡散層側ソース線コンタクト（ＣＳｄ）に関し異なっている。すなわち、
ソース側選択ゲート（ＳＧＳ）間に挟まれた領域に沿って開口部１４が形成され、導電部材４が埋め込まれている（図２１（ｃ））。
【００６３】すなわち、
この第２の実施形態では、図２１（ｃ）にも示すように、導電部材４は素子分離領域２上にも配置されることになる。
【００６４】なお、ここでは図１３にも示されるように、導電部材４が制御ゲート方向の多数の拡散ソース領域と接続するように連続して形成されているが、導電部材４は選択ゲートＳＧＳ間に挟まれた領域に沿って必ずしも連続して形成されなくてもよい。例えば複数の導電部材４を不連続に形成した場合でも、その制御ゲート方向の長さをビット線コンタクトＣＢの径の３倍以上程度とすれば１個所の導電部材４で複数の拡散ソース領域を連続的に接続でき、拡散ソース領域間の抵抗が低減化され得る。
【００６５】第１の実施形態と異なる個所を主に、図１２の構成の製造方法を以下説明する。まず、図１３及び図１７を参照する。
図２と同様にビット線コンタクト（ＣＢ）を形成すると共に、この実施形態では拡散ソース領域に対応する開口部（拡散層側ソース線コンタクトＣＳｄ）１４を形成する。次いで、ビット線コンタクトＣＢと開口部１４とに導電部材４を埋め込み形成する。
【００６６】続いて、周辺トランジスタでは、図１６（ｂ）、図１８（ｄ）に示すように、ソースコンタクト（ＣTS）、ドレインコンタクト（ＣTD）、ゲートコンタクト（ＣTG）に導電部材５を形成する（第１の実施形態の場合と同様）。
【００６７】続いて、図１４、図１６（ｃ）、及び図１９に示すように、ビット線コンタクトＣＢ及び拡散層側ソース線コンタクトＣＳｄ内の導電部材４上、そして周辺トランジスタの各コンタクトＣTS、ＣTD、ＣTG上において、それぞれ電極となる導電部材６を形成する。この工程も第１の実施形態の場合と同様であり、導電部材６は、選択ゲートＳＧＳに沿うように選択ゲート間に形成する。
【００６８】続いて、図１５、図１６（ｄ）、及び図２０に示すように、導電部材６上に選択的にコンタクト（ＣＳ，ＣＢ）を開口し、その開口に導電部材７を形成する。これも第１の実施形態の場合と同様である。
【００６９】その後、図１２、図１６（ｅ）、図２１に示すように、周辺配線材としての金属配線８をパターニングする。上述のように、金属配線８は、Ａｌ等の低抵抗配線材であり、ビット線ＢＬ、ソース線ＳＬ、周辺配線（ＭT ）を形成する。
【００７０】
この実施形態の方法によれば、導電部材４は選択ゲートＳＧＳの間に連続的にに埋め込まれる。
　
（３−３−２）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「半導体基板を部分的に酸化したフィールド絶縁部材からなる素子分離領域２によって素子分離され、ストライプ状に配置された素子領域１上に形成され、２つの選択トランジスタと複数のメモリトランジスタからなるユニットアレイであって、前記メモリセルトランジスタが直列接続されたＮＡＮＤセル群の一端側のドレインが、一方の選択トランジスタを介してビット線コンタクト（ＣＢ）に接続され、他端側のソースが、他方の選択ゲートトランジスタを介してソース線コンタクト（ＣＳｄ）に接続されたユニットアレイからなり、
　前記一方の選択トランジスタの選択ゲートＳＧＢ、前記他方の選択トランジスタの選択ゲートＳＧＳ及び前記複数のメモリセルの制御ゲートを構成するゲート電極３は、ストライプ状の前記素子領域１と交差するように配置されたＮＡＮＤ型ＥＥＰＲＯＭであって、
　前記ビット線コンタクト（ＣＢ）は、前記一方の選択トランジスタのドレイン領域となる拡散層１３に電気的に接続された導電部材４を含み、
　一のユニットアレイにおける前記他方の選択トランジスタのソース領域となる拡散層１３は、前記他方の選択トランジスタの選択ゲートＳＧＳ側で、別のユニットアレイにおける前記他方の選択トランジスタのソース領域となる拡散層１３と共有し、
　前記ソース線コンタクト（ＣＳｄ）は、前記一のユニットアレイ及び前記別のユニットアレイにおける前記選択ゲートＳＧＳ間に挟まれた領域に沿って形成された開口部１４内に埋め込まれた導電部材４を含み、
　前記開口部１４内に埋め込まれた導電部材４は、前記素子分離領域２上にも配置され、隣接する複数のユニットアレイにおける前記他方の選択トランジスタのソース領域となる拡散層１３を電気的に接続するＮＡＮＤ型ＥＥＰＲＯＭ。」
　
（３−４）対比
（３−４−１）刊行物発明の「素子分離領域２」及び「素子領域１」は、各々補正後の発明の「素子分離膜」及び「活性領域」に相当する。
　
（３−４−２）刊行物発明の「一方の選択トランジスタの選択ゲートＳＧＢ」、「他方の選択トランジスタの選択ゲートＳＧＳ」及び「複数のメモリセルの制御ゲート」は、各々補正後の発明の「ストリング選択ラインパターン」、「接地選択ラインパターン」及び「複数のワードラインパターン」に相当する。
　
（３−４−３）刊行物発明の「一のユニットアレイにおける前記他方の選択トランジスタのソース領域となる拡散層１３」は、補正後の発明の「接地選択ラインパターンと隣接し、」「ストリング選択ラインパターンの反対側の活性領域に形成されたソース領域」に相当し、刊行物発明の「一方の選択トランジスタのドレイン領域となる拡散層１３」は、補正後の発明の「ストリング選択ラインパターンと隣接し、」「接地選択ラインパターンの反対側の活性領域に形成されたドレイン領域」に相当する。
　
（３−４−４）刊行物発明の「前記一のユニットアレイ及び前記別のユニットアレイにおける前記選択ゲートＳＧＳ間に挟まれた領域に沿って形成された開口部１４内に埋め込まれた導電部材４」は、補正後の発明の「共通のソースライン」に相当する。そして、刊行物発明の該「開口部１４内に埋め込まれた導電部材４」が、「選択ゲートＳＧＳ」と平行に配置されており、「素子分離領域２」と直接接触していることは明らかである。
　
（３−４−５）刊行物発明の「素子分離領域２」は、「半導体基板を部分的に酸化したフィールド絶縁部材からなる」ので、刊行物発明において、「素子分離領域２」の上面が、「半導体基板」の表面よりも盛り上がっていること、すなわち、隣接する「選択トランジスタのソース領域となる拡散層１３」の上面よりも高く配置されることは、当業者の技術常識である。
　
（３−４−６）刊行物発明の「ＮＡＮＤ型ＥＥＰＲＯＭ」と補正後の発明の「ＮＡＮＤ型フラッシュメモリ素子」とは、「ＮＡＮＤ型メモリ素子」という点で共通する。
　
（３−４−７）そうすると、補正後の発明と刊行物発明とは、
「半導体基板の所定領域に形成され、相平行した複数の素子分離膜、
　前記複数の素子分離膜の間の活性領域を横切り、相平行したストリング選択ラインパターン及び接地選択ラインパターン、
　前記ストリング選択ラインパターン及び接地選択ラインパターンの間に配置された複数のワードラインパターン、
　前記接地選択ラインパターンと隣接し、前記ストリング選択ラインパターンの反対側の活性領域に形成されたソース領域、
　前記ストリング選択ラインパターンと隣接し、前記接地選択ラインパターンの反対側の活性領域に形成されたドレイン領域、
　前記ソース領域及び前記ソース領域の間の素子分離膜上に前記接地選択ラインパターンと平行に配置され、前記ソース領域と電気的に接続された共通ソースラインを含み、
　前記共通ソースラインは前記素子分離膜と直接接触し、
　前記素子分離膜の上面は隣接する前記ソース領域の上面よりも高く配置される
　ことを特徴とするＮＡＮＤ型メモリ素子。」である点で一致し、次の点で相違する。
　
（相違点）補正後の発明は、「ＮＡＮＤ型フラッシュメモリ素子」であるのに対し、刊行物発明は、「ＮＡＮＤ型ＥＥＰＲＯＭ」である点。
  
（３−５）判断
　　以下、上記相違点について検討する。
　
（３−５−１）引用刊行物には、「ＥＥＰＲＯＭ」が「フラッシュメモリ」であることは明記されていないが、一般にＮＡＮＤ型のＥＥＰＲＯＭは、一括消去する構成とすること、すなわち、フラッシュメモリとすることが普通であるから、刊行物発明も補正後の発明と同様に、「ＮＡＮＤ型フラッシュメモリ」であると認められる。したがって、上記相違点は、実質的なものではない。
　
（３−５−２）相違点については、以上のとおりであるが、仮に、刊行物発明が、「ＮＡＮＤ型フラッシュメモリ」であるとまではいえず、相違点が実質的なものであった場合についても、予備的に検討する。　
　引用刊行物には、「【００１５】図５０は、複数のメモリセルをそれらのソース、ドレイン拡散層を共用して直列接続したＮＡＮＤ型セルの構成を示す平面図である。・・・メモリセルトランジスタＭＣ1 〜8 が直列接続された１つのＮＡＮＤセル群は、ビット線方向に沿ってライン状に素子分離されている。・・・１つのＮＡＮＤセル群の一端側のドレインＤは、選択ゲートトランジスタＳＧ１を介して図示しないビット線に接続され（ビット線コンタクトＢＣ）、他端側のソースは、別の選択ゲートトランジスタＳＧ２を介して拡散ソース線Ｓに接続されている。
ビット線コンタクトＢＣは、各ＮＡＮＤセル群毎に１つ設けられ、拡散ソース線は素子分離されずに各ＮＡＮＤセル群が全て共通のソース線につながっている。
「【００２５】
ＮＡＮＤ型セルアレイでは、拡散ソース線の抵抗が高くなると、拡散ソース線での電位降下が無視できなくなり、これが読み出し時にしきい電圧分布の広がりを生じさせる。拡散ソース線は、数個のＮＡＮＤ列毎に金属バイパスに置き換えられて配線される。これは拡散ソース線の抵抗を低減するためであるが、金属ビット線が各ＮＡＮＤ列上に存在するために、各ＮＡＮＤ列毎にコンタクトを設けて拡散ソース線とシャントすることはできない。そのためシャント領域から最も離れて設けられているＮＡＮＤ列は、ソース線の抵抗の影響を最も受けることになる。
「【００２８】なお、
上記拡散ソース線は、一般化してセルアレイの共通信号線と言い替えることができる。従って、以上の問題は、不揮発性半導体メモリ装置に限った問題ではなく、セルアレイの共通信号線を含む半導体メモリ装置あるいは半導体装置全般に関する。
【００２９】
【発明が解決しようとする課題】このように従来では、メモリ装置の微細化を行って素子面積の縮小を図る場合に、共通信号線、例えばソース線の形成が困難であり、かつソース線の抵抗が高くなるといった問題があった。
【００３０】
この発明の課題は、上記のような事情を考慮し、素子面積の縮小を行う場合にも、形成が容易であり、かつその抵抗を低減できるような共通信号線を含む半導体装置及びその製造方法を提供することにある。
　そして、上記（３−５−１）において、検討したとおり、一般に、ＮＡＮＤ型のＥＥＰＲＯＭは、フラッシュメモリの構成とすることが普通であるから、刊行物発明の「ＮＡＮＤ型ＥＥＰＲＯＭ」を「ＮＡＮＤ型フラッシュメモリ」とし、補正後の発明の構成を実現することは、当業者が必要に応じて、適宜なし得たことである。
　よって、上記相違点は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（３−６）独立特許要件についてのまとめ
　以上のとおりであるから、補正後の発明は、刊行物発明であり、特許法第２９条第１項第３号に該当し、特許出願の際独立して特許を受けることができず、仮にそうでないとしても、補正後の発明は、刊行物発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（４）補正の却下についてのむすび
　本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成２４年３月２３日になされた手続補正は上記のとおり却下されたので、本願の請求項１ないし２０に係る発明は、平成２３年９月２６日になされた手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし２０に記載されている事項により特定されるとおりのものであって、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正前の請求項１として記載したとおりのものである。
　
４．引用刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された引用刊行物には、上において検討したとおり、上記２．（３−３−１）に記載したとおりの事項及び上記２．（３−３−２）において認定したとおりの発明が記載されているものと認められる。
　
 ５．判断
  上記２．（２）において検討したとおり、補正後の請求項１に係る発明は、補正前の請求項１に係る発明の発明特定事項である「素子分離膜」及び「ソース領域」について、「素子分離膜の上面は隣接する」「ソース領域の上面よりも高く配置される」と限定したものである。逆に言えば本件補正前の請求項１に係る発明（本願発明）は，補正後の発明から上記の限定をなくしたものである。
　そうすると、上記２．（３）において検討したように、補正後の発明は、引用刊行物に記載された発明であり、仮にそうでないとしても、補正後の発明は、引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用刊行物に記載された発明であり、仮にそうでないとしても、引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものといえる。
　したがって、本願発明は、特許法第２９条第１項第３号に該当し、特許を受けることができず、仮にそうでないとしても、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。