(57)【要約】本発明の半導体装置は、半導体層（１０〜１５）と、上記半導体層の上に設けられたゲート絶縁膜（１６）と、上記ゲート絶縁膜の上に設けられたゲート電極（１７）と、上記半導体層のうち平面視において上記ゲート電極の両側方に設けられた第１導電型のソース領域（２０ａ）及びドレイン領域（２０ｂ）と、上記半導体層のうち上記ソース領域と上記ドレイン領域の間に、上記ゲート絶縁膜との界面から下方に順に設けられた第２導電型のキャップ層（２５）、チャネル領域（２４）、及びチャネル下方領域（２３，２２）と、上記チャネル下方領域に電圧を印加するためのバイアス電極部材（Ｖｂｓ）とを備え、上記チャネル領域が第１の半導体からなり、上記キャップ層及びチャネル下方領域が、それぞれ、上記第１の半導体よりもバンドギャップが大きい第２の半導体及び第３の半導体からなり、上記バイアス電極部材が、上記ゲート電極と独立して電圧印加可能に設けられている。
2003063254.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記半導体層のうち平面視において前記ゲート電極の両側方に設けられた第１導電型のソース領域及びドレイン領域と、
前記半導体層のうち前記ソース領域と前記ドレイン領域の間に、前記ゲート絶縁膜との界面から下方に順に設けられたキャップ層、チャネル領域、及び第２導電型のチャネル下方領域と、
前記チャネル下方領域に電圧を印加するためのバイアス電極部材とを備え、
前記チャネル領域が第１の半導体からなり、
前記キャップ層及びチャネル下方領域が、それぞれ、前記第１の半導体よりもバンドギャップが大きい第２の半導体及び第３の半導体からなり、
前記バイアス電極部材が、前記ゲート電極と独立して電圧印加可能に設けられている、半導体装置。
【請求項２】
前記バイアス電極部材に印加する電圧が０Ｖのときのしきい値電圧の絶対値が０．２Ｖ以下である、請求の範囲第１項記載の半導体装置。
【請求項３】
前記チャネル下方領域の不純物濃度が１×１０１８ｃｍ−３以上である、請求の範囲第１項記載の半導体装置。
【請求項４】
前記バイアス電極部材に印加する電圧が０Ｖ付近であるときの印加電圧の変化に対するしきい値電圧の変化率の絶対値が０．４５以上である、請求の範囲第１項記載の半導体装置。
【請求項５】
前記ドレイン領域又はソース領域と前記キャップ層、チャネル領域、及びチャネル下方領域との間に形成された接合を順方向及び逆方向にそれぞれバイアスする順バイアス電圧及び逆バイアス電圧を前記バイアス電極部材に印加した場合に、逆バイアス電圧印加時における印加電圧の変化に対するしきい値電圧の変化率に対する順バイアス電圧印加時における印加電圧の変化に対するしきい値電圧の変化率の比が１．３以上である、請求の範囲第１項記載の半導体装置。
【請求項６】
前記比が１．３１８以上である、請求の範囲第５項記載の半導体装置。
【請求項７】
前記キャップ層の厚みが１ｎｍ以上１０ｎｍ以下である、請求の範囲第１項記載の半導体装置。
【請求項８】
前記第１の半導体はＳｉＧｅを主成分として含む半導体であり、
前記第２の半導体及び第３の半導体はＳｉからなる、請求の範囲第１項記載の半導体装置。
【請求項９】
前記ソース領域及びドレイン領域はｐ型の導電性を有し、
前記チャネル領域には所定条件下でｐチャネルが形成される、請求の範囲第８項記載の半導体装置。
【請求項１０】
前記第１の半導体はＳｉＧｅＣを主成分として含む半導体であり、
前記第２の半導体及び第３の半導体はＳｉからなる、請求の範囲第１項記載の半導体装置。
【請求項１１】
前記ソース領域及びドレイン領域はｎ型の導電性を有し、
前記チャネル領域には所定条件下でｎチャネルが形成される、請求の範囲第１０項記載の半導体装置。
【請求項１２】
前記チャネル下方領域にはボロンがドープされている、請求の範囲第１１項記載の半導体装置。
【請求項１３】
前記半導体層の下方には絶縁体層が設けられている、請求の範囲第１項記載の半導体装置。
【請求項１４】
請求の範囲第１項に記載の半導体装置からなる第１の半導体装置及び第２の半導体装置を備え、
前記第１の半導体装置においては前記ソース領域及びドレイン領域がｐ型の導電性を有するとともに前記チャネル領域には所定条件下でｐチャネルが形成され、
前記第２の半導体装置にいては前記ソース領域及びドレイン領域がｎ型の導電性を有するとともに前記チャネル領域には所定条件下でｎチャネルが形成される、相補型の半導体装置。
【請求項１５】
前記第１の半導体装置及び第２の半導体装置においては、前記第１の半導体がＳｉＧｅＣを主成分として含む半導体であり、前記第２の半導体及び第３の半導体がＳｉからなる、請求の範囲第１４項記載の半導体装置。
【発明の詳細な説明】
〔技術分野〕
本発明は、ヘテロ接合型ＭＩＳトランジスタを備えた半導体装置に係り、特に、動作速度を維持しつつ低電圧化を図ったものに関する。
〔技術背景〕
近年、電池駆動による携帯情報端末装置が広く使用されている。このような装置においては、電池寿命を延ばすために、高速動作性を維持しつつ電源電圧を低減化することが強く望まれている。
ここで、相補型ＭＩＳデバイス（ｃＭＩＳデバイス）によって構成される回路の消費電力（Ｐｌｏａｄ）は、主に負荷の充放電によって生じ、下記式（１）
Ｐｌｏａｄ＝ｆ・Ｃｌｏａｄ・ＶＤＤ２  （１）
によって表される。ここで、ｆは負荷の駆動頻度、Ｃｌｏａｄは負荷容量、ＶＤＤは電源電圧である。上記式（１）からわかるように、電源電圧ＶＤＤを低減することが低消費電力化に対して非常に有効であることがわかる。ところが、一般に、電源電圧が低くなると、ＭＩＳトランジスタの動作速度も小さくなる。そこで、ＭＩＳトランジスタの高速動作性を維持しつつ、同時に電源電圧の低電圧化を図ることが求められている。
ＭＩＳトランジスタにおいて、低い電源電圧で高いオン電流を確保しつつ、高速動作（つまり、高駆動力）を実現するためには、ＭＩＳトランジスタのしきい値電圧を下げることが有効であるが、一般にはしきい値電圧を下げると、サブスレッショールドリーク電流が指数関数的に増大する。ｃＭＩＳデバイスを備えた回路においては、待機時には負荷の充放電による消費電力がなくなるため、チップの消費電力の中でサブスレッショールドリーク電流による電力消費の比率が大きくなる。このような待機時のサブスレッショールドリーク電流を削減する技術として、例えば文献１（Ｔ．Ｋｕｒｏｄａ  ｅｔ．Ａｌ．，”Ａ  ０．９Ｖ，１５０−ＭＨｚ，１０−ｍＷ，４ｍｍ２，２−Ｄ  Ｄｉｓｃｒｅｔｅ  Ｃｏｓｉｎｅ  Ｔｒａｎｓｆｏｒｍ  Ｃｏｒｅ  Ｐｒｏｃｅｓｓｏｒ  ｗｉｔｈ  Ｖａｒｉａｂｌｅ  Ｔｈｒｅｓｈｏｌｄ−Ｖｏｌｔａｇｅ（ＶＴ）Ｓｃｈｅｍｅ，”ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３１，１９９６，ｐ．１７７０．）に記載されているように、基板バイアスの変化によってしきい値電圧が制御されるＶＴＭＩＳデバイス（Ｖａｒｉａｂｌｅ  Ｔｈｒｅｓｈｏｌｄ−ＶｏｌｔａｇｅＭＩＳデバイス）がある。ＶＴＭＩＳデバイスにおいては、動作時には基板バイアスを弱く印加してＭＩＳトランジスタのしきい値電圧を低くすることで高速動作を確保する一方、待機時には基板バイアスを強く印加してＭＩＳトランジスタのしきい値電圧を高くすることによりリーク電流を抑制する。なお、同様に基板バイアスの変化によってしきい値電圧を制御しうるＭＯＳトランジスタが文献２（特開２０００−２６０９９１公報の段落
【０００４】〜
【０００７】）に記載されている。
しかしながら、このようなＶＴＭＩＳデバイスにおいて、以下のような課題が存在している。
ＭＩＳトランジスタの動作時における高速動作と、待機時における低リーク電流とを実現するためには、基板バイアスの変化に応じてＭＩＳトランジスタのしきい値電圧が大きくシフトしなければならない。ところが、今後、電源電圧がますます低電圧化されていくと、ＭＩＳトランジスタのしきい値電圧の大きなシフトを得ることは困難となってきている。すなわち、基板バイアス変化（ΔＶｂｓ）によるしきい値電圧の変化（ΔＶｔｈ）は、下記式（２）
ΔＶｔｈ＝γ・ΔＶｂｓ                                        （２）
によって表される。ここで、γは基板バイアス係数である。
ところが、文献３（Ｔ．Ｈｉｒａｍｏｔｏ  ｅｔ．Ａｌ．，”Ｌｏｗ  Ｐｏｗｅｒ  ａｎｄ  Ｌｏｗ  Ｖｏｌｔａｇｅ  ＭＯＳＦＥＴｓ  ｗｉｔｈ  Ｖａｒｉａｂｌｅ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  ｂｙ  Ｂａｃｋ−Ｂｉａｓ，”ＩＥＩＣＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ．，ｖｏｌ．Ｅ８３−Ｃ，２０００，ｐ．１６１．）に記載されているように、しきい値電圧Ｖｔｈの低下と基板バイアス係数γの向上とはトレードオフの関係にあり、しきい値電圧Ｖｔｈが低いＭＩＳトランジスタにおいては、基板バイアス係数γも小さくなってしまう。したがって、ＭＩＳトランジスタの電源電圧を低電圧化しつつ高速動作（つまり高い駆動力）を得るために、動作時のしきい値電圧Ｖｔｈを低くすると、それに応じて基板係数γが小さくなるので、式（２）からわかるようにしきい値電圧Ｖｔｈの変化量ΔＶｔｈが小さくなる。つまり、ＭＩＳトランジスタの待機時に強い基板バイアスを印加しても、待機時におけるしきい値電圧Ｖｔｈの動作時からの変化量ΔＶｔｈが十分大きくならない。その結果、ＭＩＳトランジスタのサブスレッショールドリーク電流を十分抑制することが困難になるおそれがあった。
なお、しきい値電圧が小さく、動作電圧範囲の広いＭＩＳトランジスタが文献４（特開２００１−２１０８３１号公報）に開示されている。
〔発明の開示〕
本発明は、ＭＩＳトランジスタのしきい値電圧を低下させながら基板バイアス係数γを十分大きく確保するための手段を講ずることにより、トランジスタの高速動作を確保しつつ、低オフリーク電流を実現しうる半導体装置を提供することを目的とする。
そして、これらの目的を達成するために、本発明に係る半導体装置は、半導体層と、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記半導体層のうち平面視において上記ゲート電極の両側方に設けられた第１導電型のソース領域及びドレイン領域と、上記半導体層のうち上記ソース領域と上記ドレイン領域の間に、上記ゲート絶縁膜との界面から下方に順に設けられたキャップ層、チャネル領域、及び第２導電型のチャネル下方領域と、上記チャネル下方領域に電圧を印加するためのバイアス電極部材とを備え、上記チャネル領域が第１の半導体からなり、上記キャップ層及びチャネル下方領域が、それぞれ、上記第１の半導体よりもバンドギャップが大きい第２の半導体及び第３の半導体からなり、上記バイアス電極部材が、上記ゲート電極と独立して電圧印加可能に設けられている。
上記バイアス電極部材に印加する電圧が０Ｖのときのしきい値電圧の絶対値は０．２Ｖ以下であることが好ましい。
また、上記チャネル下方領域の不純物濃度が１×１０１８ｃｍ−３以上であることが好ましい。
また、上記バイアス電極部材に印加する電圧が０Ｖ付近であるときの印加電圧の変化に対するしきい値電圧の変化率の絶対値が０．４５以上であることが好ましい。
また、上記ドレイン領域又はソース領域と上記キャップ層、チャネル領域、及びチャネル下方領域との間に形成された接合を順方向及び逆方向にそれぞれバイアスする順バイアス電圧及び逆バイアス電圧を上記バイアス電極部材に印加した場合に、逆バイアス電圧印加時における印加電圧の変化に対するしきい値電圧の変化率に対する順バイアス電圧印加時における印加電圧の変化に対するしきい値電圧の変化率の比が１．３以上であることが好ましい。
また、上記逆バイアス電圧印加時における印加電圧の変化に対するしきい値電圧の変化率に対する順バイアス電圧印加時における印加電圧の変化に対するしきい値電圧の変化率の比が１．３１８以上であることがさらに好ましい。
また、上記キャップ層の厚みが１ｎｍ以上１０ｎｍ以下であることが好ましい。
上記第１の半導体はＳｉＧｅを主成分として含む半導体であり、上記第２の半導体及び第３の半導体はＳｉからなっていてもよい。
また、上記ソース領域及びドレイン領域はｐ型の導電性を有し、上記チャネル領域には所定条件下でｐチャネルが形成されてもよい。
また、上記第１の半導体はＳｉＧｅＣを主成分として含む半導体であり、上記第２の半導体及び第３の半導体はＳｉからなっていてもよい。
また、上記ソース領域及びドレイン領域はｎ型の導電性を有し、上記チャネル領域には所定条件下でｎチャネルが形成されてもよい。
また、上記チャネル下方領域にはボロンがドープされていてもよい。
また、上記半導体層の下方には絶縁体層が設けられていてもよい。
また、請求の範囲第１項に記載の半導体装置からなる第１の半導体装置及び第２の半導体装置を備え、上記第１の半導体装置において上記ソース領域及びドレイン領域がｐ型の導電性を有するとともに上記チャネル領域には所定条件下でｐチャネルが形成され、上記第２の半導体装置において上記ソース領域及びドレイン領域がｎ型の導電性を有するとともに上記チャネル領域には所定条件下でｎチャネルが形成されてもよい。
また、上記第１の半導体装置及び第２の半導体装置においては、上記第１の半導体がＳｉＧｅＣを主成分として含む半導体であり、上記第２の半導体及び第３の半導体がＳｉからなっていてもよい。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
〔発明を実施するための最良の形態〕
本発明では、ヘテロ接合部に生じるバンドの不連続によるヘテロ障壁をチャネル領域に利用することにより、しきい値電圧Ｖｔｈの低下と基板バイアス係数γの増大とを同時に実現し、それにより、ＶＴＭＩＳデバイスの高駆動力化・低消費電力化を図っている。以下、図面を参照しながら本発明の実施の形態を順次説明する。
（第１の実施形態）
第１図（ａ），（ｂ）は、本発明の第１の実施形態のＳｉＧｅ層をチャネルに用いたヘテロ接合型のｐチャネルＶＴＭＩＳトランジスタ（以下、ｐＨＶＴＭＩＳＦＥＴという）の断面図及び平面図である。
第１図（ａ），（ｂ）に示すように、本実施形態のｐＨＶＴＭＩＳＦＥＴは、ｐ型のＳｉ基板１０と、Ｓｉ基板１０の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚さ約１０ｎｍのＳｉバッファ層１３と、Ｓｉバッファ層１３の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚さ約１５ｎｍのＳｉＧｅ膜１４（Ｇｅ組成率３０％）と、ＳｉＧｅ膜１４の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚さ約５ｎｍのＳｉキャップ層１５とを備えている。
さらに、ｐＨＶＴＭＩＳＦＥＴは、Ｓｉキャップ層１５の上に設けられたシリコン酸化膜からなる厚さ約６ｎｍのゲート絶縁膜１６と、ゲート絶縁膜１６の上に設けられたゲート電極１７とを備えている。ゲート電極１７は、不純物をドープすることにより導電性が付与されたポリシリコンで構成されている。そして、Ｓｉバッファ層１３、ＳｉＧｅ膜１４及びＳｉキャップ層１５のうち平面視においてゲート電極１７の両側方に位置する領域には高濃度のｐ型不純物を含むソース領域２０ａ及びドレイン領域２０ｂがそれぞれ設けられ、ソース領域２０ａ及びドレイン領域２０ｂは素子分離領域３０によって囲まれている。また、Ｓｉ基板１０のうちソース領域２０ａとドレイン領域２０ｂとの間の領域は、ｎ型不純物を含むＳｉボディ領域２２となっており、Ｓｉバッファ層１３のうちＳｉボディ領域２２の直上に位置する領域は、低濃度のｎ型不純物を含むｎ−Ｓｉ領域２３となっている。そして、ＳｉＧｅ膜１４のうちソース領域２０ａとドレイン領域２０ｂとの間の領域は、比較的低濃度のｎ型不純物を含むＳｉＧｅチャネル領域２４となっており、Ｓｉキャップ層１５のうちゲート絶縁膜１６の直下に位置する領域は低濃度のｎ型不純物を含むＳｉキャップ領域２５となっている。なお、ここでは、Ｓｉボディ領域２２、Ｓｉ領域２３、ＳｉＧｅチャネル領域２４、およびＳｉキャップ領域２５のいずれもがｎ型不純物が含まれるとして説明されているが、ｎ型不純物は少なくともチャネルの下方に位置するＳｉボディ領域２２およびＳｉ領域２３に含まれていればよく、ＳｉＧｅチャネル領域２４およびＳｉキャップ領域２５には必ずしもｎ型不純物が含まれている必要はない。
また、ゲート電極１７とその上方の配線とを接続するゲートコンタクト３５と、ソース領域２０ａとその上方の配線とを電気的に接続するソースコンタクト２６ａと、ドレイン領域２０ｂとその上方の配線とを電気的に接続するドレインコンタクト２６ｂと、Ｓｉボディ領域２２とその上方の配線とを電気的に接続する導体部材であるボディコンタクト２７とが設けられている。このボディコンタクト２７は、ゲート電極１７等の他の電極と独立してＳｉボディ領域２２にバイアス（電圧）を印加するための導体部材（バイアス電極部材）である。なお、ゲート電極１７のチャネル長は、約０．３μｍである。
すなわち、本実施形態のｐＨＶＴＭＩＳＦＥＴは、ゲート電極１７に印加される電圧（ゲート電圧Ｖｇ）と、ボディコンタクト２７を介してボディ領域２２に印加される電圧（基板バイアスＶｂｓ）とによって、ゲート電極１７、ゲート絶縁膜１６、Ｓｉキャップ層２５、ＳｉＧｅチャネル領域２４、ｎ−Ｓｉ層２３及びＳｉボディ領域２２を通過する断面におけるエネルギバンド状態を調整することが可能に構成されている。
次に、以上のように構成されたｐＨＶＴＭＩＳＦＥＴの動作を説明する。
一般に、ｐチャネル型ＭＩＳＦＥＴにおいては、ボディ領域（本実施の形態ではＳｉボディ領域２２）に印加される負の電圧が、ソース領域（本実施の形態ではソース領域２０ａ）とボディ領域との間に形成されたｐｎ接合の順方向（以下、単に順方向という）の基板バイアス（しきい値電圧が低下する方向のバイアス）である。ボディ領域に印加される正の電圧がソース領域とボディ領域との間に形成されたｐｎ接合の逆方向（以下、単に逆方向という）の基板バイアス（しきい値電圧が上昇する方向のバイアス）である。ｎチャネル型ＭＩＳＦＥＴにおいては、ボディ領域に印加される正の電圧が順方向の基板バイアスであり、負の電圧が逆方向の基板バイアスである。したがって、ｐチャネル型ＭＩＳＦＥＴにおいては、ボディ領域に正の電圧が印加されたときは電圧値が大きいほど逆方向の基板バイアスが大きく、ボディ領域に負の電圧が印加されたときは電圧の絶対値が大きいほど順方向の基板バイアスが大きい。一方、ｎチャネル型ＭＩＳＦＥＴにおいては、ボディ領域に負の電圧が印加されたときは電圧の絶対値が大きいほど逆方向の基板バイアスが大きく、ボディ領域に正の電圧が印加されたときは電圧値が大きいほど順方向の基板バイアスが大きい。
そして、本実施形態においては、第１５図に示すような基板バイアス制御回路５０により、ヘテロ接合型のｎチャネルＶＴＭＩＳトランジスタ（以下、ｎＨＶＴＭＩＳＦＥＴという）のｐウエル（ｐボディ領域）に第１図（ｂ）のボディコンタクト２７を介して、動作時にはしきい値電圧が低くなり、待機時にはしきい値電圧が高くなるように基板バイアスＶｂｓが印加される。基板バイアスＶｂｓが印加される領域は、チャネル領域の下方であればよく、ウエルやボディ領域などと呼ばれる領域である。この領域は、ｎチャネル型トランジスタではｐ型領域であり、ｐチャネル型トランジスタではｎ型領域である。
第２図（ａ），（ｂ），（ｃ）は、第１図（ａ），（ｂ）のｐＨＶＴＭＩＳＦＥＴのゲート電極１７、ゲート絶縁膜１６、Ｓｉキャップ層２５、ＳｉＧｅチャネル領域２４、ｎ−Ｓｉ層２３及びＳｉボディ領域２２を通過する断面におけるエネルギバンド図であって、第２図（ａ）はビルトイン状態におけるエネルギバンド図、第２図（ｂ）はゲートバイアス印加時（動作時）におけるエネルギバンド図、第２図（ｃ）はゲートバイアス非印加時（待機時）におけるエネルギバンド図である。
第２図（ａ）に示すように、ビルトイン状態で、Ｇｅ含有率が３０％のＳｉＧｅチャネル領域２４のバンドギャップは、Ｓｉキャップ層２５及びｎ−Ｓｉ領域２３に比べて、約２２０ｍｅＶだけ小さくなるので、ＳｉＧｅチャネル領域２４とＳｉキャップ層２５及びｎ−Ｓｉ領域２３との間には、ホールを閉じこめることが可能な価電子帯端のヘテロ障壁が形成される。そして、ゲート電極１７にｐ型不純物をドープしておくことにより、バイアスが印加されていない状態（ビルトイン状態）で、ＳｉＧｅチャネル領域２４のうちＳｉキャップ層２５に接する部分の価電子帯端のエネルギが特に高くなるので、ＳｉＧｅチャネル領域２４のヘテロ障壁に接する部分にホールの閉じこめに適した凹部が形成されている。
したがって、第２図（ｂ）に示すように、わずかのゲートバイアスＶｇを印加するだけで、バンドの曲げにより、ＳｉＧｅチャネル領域２４のうちＳｉキャップ層２５に接する部分に、ｐチャネルを形成することができ、しきい値電圧Ｖｔｈを小さくすることが容易となる。本実施形態では、動作時における基板バイアスＶｂｓは０としている。ＳｉＧｅチャネル領域２４は、ゲート絶縁膜１６からＳｉキャップ層２５の厚み分だけ離れた位置に形成されており、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴは、いわば埋め込みチャネル構造を有している。
そして、しきい値電圧Ｖｔｈが低くなるように設計された状態では、ゲート電極１７に印加されるオン動作のための負の電圧は小さくて済むので、Ｓｉキャップ層２５のゲート絶縁膜１６に接する部分に反転層がほとんど生じないように設計することが可能である。その結果、ＳｉＧｅチャネル領域２４とは別の部分に生じる、いわゆる寄生チャネルの発生を有効に防止することができる。したがって、ＳｉＧｅチャネル領域２４の特徴であるホールの高速性を利用して、ＭＩＳＦＥＴの低電圧化と高速動作とを併せて実現することができる。
一方、第２図（ｃ）に示すように、ｐＨＶＴＭＩＳＦＥＴの待機時には、大きい正の基板バイアスＶｂｓ（逆バイアス）が印加されるので、価電子帯端が下方に大きく曲げられる。これは、ソース・ドレイン領域の価電子帯端のポテンシャルに対するチャネル領域の価電子帯端のポテンシャルが大きくなる（つまり障壁が高くなる）ことに相当する。したがって、ｐＨＶＴＭＩＳＦＥＴをオンにするためにゲート電極１７に印加する電圧である、しきい値電圧が大きくなり、ゲートバイアスが０Ｖのときのリーク電流（オフリーク電流）が低減されることになる。
なお、ｐＨＶＴＭＩＳＦＥＴの動作時には順方向（負）の基板バイアスＶｂｓを印加してしきい値を低下させ、待機時には０の基板バイアスＶｂｓを印加してしきい値を高くするように構成してもよい。
次に、基板バイアス係数について説明する。本実施形態においては、しきい値電圧Ｖｔｈを低下させても、基板バイスＶｂｓの変化に対するしきい値電圧Ｖｔｈの変化の比である基板バイアス定数γを大きくすることができ、それにより基板バイアスの変化に応じてＭＩＳトランジスタのしきい値電圧を大きくシフトさせることができる。このことは、以下のデータによって実証されている。
第３図（ａ），（ｂ）は、ｐＶＴＭＩＳＦＥＴの価電子帯端のポテンシャルのシミュレーション結果を示す図であって、第３図（ａ）は従来のＳｉ−ｐＶＴＭＩＳＦＥＴにおけるシミュレーション結果を示す図、第３図（ｂ）は本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴいおけるシミュレーション結果を示す図である。
第３図（ａ），（ｂ）において、横軸は基板の上面からの深さ方向における位置を表し、縦軸はポテンシャルを表している。ただし、ｐチャネル型ＭＩＳＦＥＴにおいては、キャリアがホールであることから負の方向に向かうほど、ポテンシャル（ホールの走行に対するポテンシャル）が大きい。従来のＳｉ−ｐＶＴＭＩＳＦＥＴ及び本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴのいずれにおいても、ボディ領域の不純物濃度は１×１０１８ｃｍ−３であり、基板バイアスＶｂｓを０．６Ｖ（逆バイアス）から−０．６Ｖ（順バイアス）まで変化させており、ゲートバイアスＶｇは０Ｖである。また、第３図（ａ），（ｂ）において、価電子帯端を示す曲線の端部は、本来、横軸における同一位置上に位置しているが、見やすくするため、価電子帯端を示す曲線はこの端部をずらして描かれている。第３図（ａ），（ｂ）における点線は、それぞれ、Ｓｉチャネルのポテンシャル及びＳｉＧｅチャネルのポテンシャルを示している。
第３図（ａ）と第３図（ｂ）とを比較するとわかるように、本発明のｐＨＶＴＭＩＳＦＥＴのＳｉＧｅチャネルのポテンシャルは、従来のＳｉ−ｐＶＴＭＩＳＦＥＴのゲート絶縁膜との界面付近の領域に形成されるＳｉチャネルのポテンシャルに比べ、低くなっている。これは、ＳｉＧｅのバンドギャップがＳｉより小さいことに起因している。
また、第３図（ｂ）に示すＳｉＧｅチャネルのポテンシャルの傾きΔＰ／ΔＶｂｓ（＝約０．４５／１．０）は、第３図（ａ）に示すＳｉチャネルのポテンシャルの傾きΔＰ／ΔＶｂｓ（＝約０．４０／１．０）よりも大きい。つまり、ＳｉＧｅチャネルの価電子帯端のポテンシャルの変化の基板バイアスＶｂｓに対する依存性は、Ｓｉチャネルのそれより大きくなっている。つまり、ＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴの方が、基板バイアス係数γが大きいことを示している。これは、以下の理由によるものと推測される。つまり、従来のＳｉ−ｐＶＴＭＩＳＦＥＴでは、Ｓｉチャネルがゲート絶縁膜に接する部分、つまり半導体基板の上面付近に形成される。それに対し、本発明のｐＨＶＴＭＩＳＦＥＴでは、ＳｉＧｅチャネルがゲート絶縁膜からＳｉキャップ層の厚みだけ離れた位置に形成される、いわば埋め込みチャネル構造となっているので、基板バイアスＶｂｓの影響をより強く受けるものと考えられる。
第４図は、従来のＳｉ−ｐＶＴＭＩＳＦＥＴ及び本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴのチャネルポテンシャルの基板バイアス依存性のシミュレーション結果を示す図である。第４図において、横軸は基板バイアスＶｂｓを表し、縦軸はチャネルポテンシャルを表している。ただし、ｐチャネル型ＭＩＳＦＥＴにおいては、キャリアがホールであることから負の方向に向かうほど、ポテンシャル（ホールの走行に対するポテンシャル）が大きい。従来のＳｉ−ｐＶＴＭＩＳＦＥＴ及び本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴのいずれにおいても、ボディ領域の不純物濃度を１×１０１８ｃｍ−３、２×１０１８ｃｍ−３、及び５×１０１８ｃｍ−３にそれぞれ変化させている。ゲートバイアスＶｇは０Ｖである。
第４図に示されるように、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴにおいては、基板バイアスＶｂｓの変化に対するチャネルポテンシャルの変化（各直線の傾き）が従来のＳｉ−ｐＶＴＭＩＳＦＥＴにおけるそれよりも大きいことがより明確に示されている。つまり、ＶＴＭＩＳＦＥＴにおいて、従来のＳｉチャネル構造に代えて、埋め込み型のＳｉＧｅヘテロ接合チャネル構造を採用することにより、従来トレードオフの関係にあったしきい値電圧Ｖｔｈの低下と基板係数γの増大とを併せて実現することができるという顕著な効果を得ることができる。重ねて強調すると、本発明は、ＳｉＧｅヘテロ接合チャネル構造に特有の高速動作特性に着目するとともに埋め込みチャネル構造が基板バイアスＶｂｓの影響をより強く受けるという知見に基づいてなされ、それによって、従来解決することができなかった、しきい値電圧Ｖｔｈの低下と基板係数γの増大とがトレードオフの関係にあるという課題を、初めて解決することができたのである。
また、基板バイアスＶｂｓが強い逆バイアスである領域（Ｖｂｓが０．３Ｖ以上の領域）を除くと、ＳｉＧｅチャネルのポテンシャルがＳｉチャネルのポテンシャルよりも小さいことから、ＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴのしきい値電圧Ｖｔｈの方がＳｉ−ｐＶＴＭＩＳＦＥＴのしきい値電圧Ｖｔｈよりも低いこと、ボディ領域の不純物濃度を高くしてもしきい値電圧Ｖｔｈを低く保持しうることがわかる。そして、これらのことから、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴは、さらに大きな基板バイアス係数γの実現が可能であること、及びショートチャネル効果に対しても強くなることがわかる。
なお、本実施形態においては、Ｓｉキャップ層２５の厚さを５ｎｍとしたが、Ｓｉキャップ層２５の厚さは１ｎｍ以上で１０ｎｍ以下の範囲にあることが好ましい。その理由は、Ｓｉキャップ層２５を熱酸化してゲート絶縁膜を安定に形成するためには、１ｎｍ程度の厚さが必要であること、Ｓｉキャップ層２５が厚すぎるとＳｉＧｅチャネル領域２４がゲート絶縁膜１６から遠くなるので基板バイアス係数γは大きくなるが、しきい値電圧Ｖｔｈの低下度合いが小さくなること、短チャネル効果も顕著になるおそれがあること、などである。
ＳｉＧｅチャネル領域２４のＧｅ組成率は、高いほどしきい値電圧Ｖｔｈを低くしうる点で好ましいが、あまりに高くなるとＳｉ−ＳｉＧｅ間の格子不整合に起因する歪みが緩和する膜厚である臨界膜厚が非現実的な程度に薄くなってしまうので、ＳｉＧｅチャネル領域のＧｅ組成率は、１５％以上で４０％以下の範囲にあることが好ましい。ＳｉＧｅチャネル領域２４の厚さは、３ｎｍ以上で２０ｎｍ以下の範囲にあることが好ましい。Ｓｉバッファ層１３は厚いほど基板バイアス係数γが小さくなり、しきい値電圧Ｖｔｈが低下する。一方、あまりに厚いとしきい値電圧Ｖｔｈが低下しすぎることから、その厚さは０ｎｍ以上で２０ｎｍ以下であることが好ましい。
次に、本実施形態のＳｉＧｅ−ＨＶＴＭＩＳＦＥＴの基本特性、つまり基板バイアスＶｂｓを印加しない状態での特性を、従来のＳｉ−ＶＴＭＩＳＦＥＴと比較する。
第５図は、従来のＳｉ−ｐＶＴＭＩＳＦＥＴと、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴとのＶｇ−Ｉｄ特性を比較して示す図、第１６図はゲートオーバードライブ電圧（Ｖｇ−Ｖｔｈ）の変化に対する相互コンダクタンスの変化を表す図である。第５図において、基板不純物濃度は、いずれも１×１０１８ｃｍ−３であり、基板バイアスＶｂｓはいずれも０Ｖである。既に説明した通りであるが、ＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴにおいては、しきい値電圧Ｖｔｈが低減されていることがわかる。また、第１６図に示すように、ＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴにおいては、相互コンダクタンス（ｇｍ）も増大していることがわかる。これは、ＳｉＧｅチャネル中におけるホールの移動度がＳｉチャネル中よりも大きいことによる。
第６図（ａ），（ｂ）は、従来のＳｉ−ｐＶＴＭＩＳＦＥＴと本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴとにおけるＶｄ−Ｉｄ特性の変化を比較して示す図である。第６図（ａ），（ｂ）においては、ゲートオーバードライブ電圧（Ｖｇ−Ｖｔｈ）をパラメータとして変化させている。しきい値電圧Ｖｔｈを越えるゲートオーバードライブ電圧に対して、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴでは、従来のＳｉ−ｐＶＴＭＩＳＦＥＴの約１．２倍のドレイン飽和電流が得られていることがわかる。
第７図は、従来のＳｉ−ｐＶＴＭＩＳＦＥＴと、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴとの低電界下におけるホールの有効移動度（Ｅｆｆｅｃｔｉｖｅ  Ｍｏｂｉｌｉｔｙ：μｅｆｆ）を比較して示す図である。本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴは、従来のＳｉ−ｐＶＴＭＩＳＦＥＴに対して約２倍の高いホール移動度を有している。このように、ＶＴＭＩＳＦＥＴにおいてＳｉＧｅをチャネルに用いると、しきい値電圧Ｖｔｈの低減、基板バイアス係数γの増大だけなく、高いホール移動度が得られるため、既に説明したような相互コンダクタンス（ｇｍ）の向上や、ドレイン飽和電流の増大という効果を発揮することができ、トランジスタの高速動作化を実現する点で非常に有効である。
第８図（ａ），（ｂ）は、従来のＳｉ−ｐＶＴＭＩＳＦＥＴにおけるＶｇ−Ｉｄ特性を示す図であって、第８図（ａ）はボディ領域の不純物濃度が２×１０１７ｃｍ−３である場合における図、第８図（ｂ）はボディ領域の不純物濃度が５×１０１７ｃｍ−３である場合における図である。第９図（ａ）〜（ｃ）は、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴにおけるＶｇ−Ｉｄ特性を示す図であって、第９図（ａ）はボディ領域の不純物濃度が２×１０１７ｃｍ−３である場合における図、第９図（ｂ）はボディ領域の不純物濃度が５×１０１７ｃｍ−３である場合における図、第９図（ｃ）はボディ領域の不純物濃度が１×１０１８ｃｍ−３である場合における図である。
第８図（ａ），（ｂ）及び第９図（ａ）〜（ｃ）においては、基板バイアスＶｂｓを−０．６Ｖから１Ｖまで０．２Ｖ刻みで変化させたときの各Ｖｇ−Ｉｄ特性曲線が図示されている。例えば、第９図（ｂ）に示す特性から、ＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴの動作時には基板バイアスＶｂｓを−０．６Ｖに、待機時には基板バイアスＶｂｓを０Ｖに制御することにより、動作時における高い電流駆動力（例えばゲート電圧Ｖｇ＝−１．０Ｖのとき、ドレイン電流Ｉｄ＝約１×１０−４Ａ）、待機時における高いしきい値電圧Ｖｔｈ（Ｖｔｈ＝約０．３Ｖ）とが得られることがわかる。また、ＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴの動作時には基板バイアスＶｂｓを０Ｖに、待機時には基板バイアスＶｂｓを１Ｖに制御することによっても、動作時における高い電流駆動力と、待機時における高いしきい値電圧Ｖｔｈとが得られることがわかる。
第８図（ａ），（ｂ）及び第９図（ａ）〜（ｃ）を比較するとわかるように、ボディ領域の不純物濃度及び基板バイアスＶｂｓが同一の場合、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴの方がしきい値電圧が小さく、かつ、基板バイアスＶｂｓの変化に対するＶｇ−Ｉｄ特性の変化幅が大きいことがわかる。例えば、ボディ領域の不純物濃度が５×１０１７ｃｍ−３でかつ基板バイアスＶｂｓが０Ｖの場合（第８図（ｂ）及び第９図（ｂ））で比較すると、従来のＳｉ−ｐＶＴＭＩＳＦＥＴではしきい値電圧Ｖｔｈが約０．０Ｖであるのに対し、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴではしきい値電圧Ｖｔｈが約０．３Ｖである。ｐチャンネル型のＭＩＳＦＥＴではしきい値電圧は負の方向に絶対値が大きくなる程高くなるので、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴの方がしきい値電圧が低い。また、例えば、第８図（ｂ）と第９図（ｂ）とを比較すると、各基板バイアスＶｂｓに対応するＶｇ−Ｉｄ特性曲線群の図面右下方に向けた広がりの幅が第９図（ｂ）、すなわち、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴの方が大きい。
このように、ＶＴＭＩＳＦＥＴにおいて、ＳｉＧｅチャネルを設けることにより、しきい値電圧Ｖｔｈの低電圧化と、基板バイアスＶｂｓに対するしきい値電圧Ｖｔｈのシフト（基板バイアス係数γ）の増大を図りうることが実証されている。
また、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴにおいては、順方向の基板バイアスＶｂｓを印加したときのしきい値電圧Ｖｔｈの低下が著しくなっている。つまり、順方向の基板バイアスＶｂｓを印加することにより、大きなドレイン電流Ｉｄが得られる。この順方向の基板バイアスの印加時におけるしきい値電圧Ｖｔｈの大きな低下は、ＳｉＧｅのバンドギャップがＳｉより小さいため、ソースから見たＳｉＧｅチャネル領域のホールの走行に対するポテンシャルが小さいことに起因している。
一方、第８図（ａ）より第８図（ｂ）の方が、各基板バイアスＶｂｓに対応するＶｇ−Ｉｄ特性曲線群の図面右下方に向けた広がりの幅が大きくなっており、また、第９図（ａ）、第９図（ｂ）、第９図（ｃ）の順に各基板バイアスＶｂｓに対応するＶｇ−Ｉｄ特性曲線群の図面右下方に向けた広がりの幅が大きくなっていることから明らかなように、ボディ領域の不純物濃度を高くしていくと、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴ、従来のＳｉ−ｐＶＴＭＩＳＦＥＴ共に、基板バイアス係数γが増大している。また、ボディ領域の不純物濃度が高いほど、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴと従来のＳｉ−ｐＶＴＭＩＳＦＥＴＳｉとにおける基板バイアス係数γの差がより顕著になる。
第１０図は、従来のＳｉ−ｐＶＴＭＩＳＦＥＴと本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴとにおけるしきい値電圧Ｖｔｈの基板バイアス依存性を、ボディ領域の不純物濃度をパラメータとして示す図、第１７図は第１０図の各プロットの数値、基板バイアス係数、及び逆バイアス時の基板バイアス係数に対する順バイアス時の基板バイアス係数の比を表す表である。第１７図において、逆バイアス時の基板バイアス係数γ１は、基板バイアスＶｂｓが０Ｖのときのしきい値電圧Ｖｔｈと基板バイアスＶｂｓが−０．４Ｖのときのしきい値電圧Ｖｔｈとの差電圧をその間の基板バイアスＶｂｓの変化量で除算して得られた値で、当該区間における平均基板バイアス係数を表している。順バイアス時の基板バイアス係数γ２は、基板バイアスＶｂｓが−０．４Ｖのときのしきい値電圧Ｖｔｈと基板バイアスＶｂｓが０Ｖのときのしきい値電圧Ｖｔｈとの差電圧をその間の基板バイアスＶｂｓの変化量で割ったもので、当該区間における平均基板バイアス係数を表している。基板バイアス係数比は、逆バイアス時の基板バイアス係数γ１に対する順バイアス時の基板バイアス係数γ２の比を表している。
第１０図及び第１７図から明らかなように、ボディ領域の不純物濃度が高くなると、しきい値電圧Ｖｔｈが高くなるとともに、基板バイアス係数γ（第１０図の各曲線の傾き）が大きくなっている。また、埋め込み型のＳｉＧｅチャネルとすることでしきい値電圧の低減と基板バイアス係数γの増大が図られていることがよくわかる。さらに、ＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴにおいては、順方向に基板バイアス（負の電圧）を印加した場合には、しきい値電圧Ｖｔｈの低下（正の方向）が特に著しい。これは、前述のとおり、ＳｉＧｅチャネルのポテンシャルがＳｉチャネルよりも小さいことに起因しており、より高い駆動力を有することを示している。
以上のことを数値で示すと、第１７図から明らかなように、従来のＳｉ−ｐＶＴＭＩＳＦＥＴでは、基板バイアスＶｂｓが０Ｖであるときのしきい値電圧の絶対値が最低０．２７３（ボディ領域の不純物濃度：５×１０１７ｃｍ−３）であるのに対し、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴでは、基板バイアスＶｂｓが０Ｖであるときのしきい値電圧の絶対値が最低０．１３２（ボディ領域の不純物濃度：１×１０１８ｃｍ−３）である。つまり、本発明によって初めて基板バイアスＶｂｓが０Ｖのときのしきい値電圧の絶対値が０．２Ｖ以下であるＶＴＭＩＳＦＥＴが得られた。また、このことは逆に言えば、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴでは、基板バイアスＶｂｓが０Ｖであるときのしきい値電圧を従来のＳｉ−ｐＶＴＭＩＳＦＥＴと同等にすれば、ボディ領域の不純物濃度を高くし、それによって、基板バイアス係数γを高くすることができることを意味している。具体的には、第１７図から明らかなように、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴでは、ボディ領域の不純物濃度を１×１０１８ｃｍ−３以上とすることができる。
また、従来のＳｉ−ｐＶＴＭＩＳＦＥＴでは、基板バイアスＶｂｓが０Ｖ付近であるときの基板バイアス係数γ０の絶対値が最大０．４４０（ボディ領域の不純物濃度：１×１０１８ｃｍ−３）であるのに対し、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴでは、基板バイアスＶｂｓが０Ｖ付近であるときの基板バイアス係数γ０の絶対値が最小でも０．５７３（ボディ領域の不純物濃度：１×１０１８ｃｍ−３）である。つまり、本発明によって初めて、基板バイアスＶｂｓが０Ｖ付近であるときの基板バイアス係数γ０の絶対値が０．４５Ｖ以上であるＶＴＭＩＳＦＥＴが得られた。これにより、従来のＶＴＭＩＳＦＥＴより基板バイアスＶｂｓを大きくシフトさせることができ、それによって、ＶＴＭＩＳＦＥＴの動作時にはしきい値電圧を下げてオン電流を大きくし、ＶＴＭＩＳＦＥＴの待機時にはしきい値電圧を高くして、サブスレッショールドリーク電流（オフリーク電流）を低減することができる。
さらに、ＶＴＭＩＳＦＥＴの動作時における大きなオン電流を確保する観点からは、順方向の基板バイアス係数が大きいことが望ましい。この順方向の基板バイアス係数の大きさを評価するために、これを逆方向の基板バイアス係数に対する比で表したものが、第１７図の基板バイアス係数比（以下、基板バイアス係数比という）である。この基板バイアス係数比を見ると、従来のＳｉ−ｐＶＴＭＩＳＦＥＴでは、基板バイアス係数比が最大１．２８６（ボディ領域の不純物濃度：５×１０１７ｃｍ−３）であるのに対し、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴでは、この基板バイアス係数比が最小でも１．３１８（ボディ領域の不純物濃度：５×１０１８ｃｍ−３）である。つまり、本発明によって初めて、基板バイアス係数比が１．３以上であるＶＴＭＩＳＦＥＴが得られた。これにより、ＶＴＭＩＳＦＥＴの動作時における大きなオン電流を確保することができる。
そして、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴでは、ボディ領域の不純物濃度を調整することにより基板バイアス係数としきい値電圧とを所望の値に設定できる。従って、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴでは、基板バイアスが０Ｖのときのしきい値電圧の絶対値を０２Ｖ以下に設定することが好ましい。また、基板のボディ領域の不純物濃度を１×１０１８ｃｍ−３以上に設定するのが好ましい。また、基板バイアスが０Ｖのときの基板バイアス係数γ０の絶対値を０．４５以上に設定することが好ましい。また、基板バイアス係数比を１．３以上に設定することが好ましく、１．３１８以上に設定することがさらに好ましい。これにより、上述の効果が得られる。
第１１図（ａ），（ｂ）は、従来のＳｉ−ｐＶＴＭＩＳＦＥＴ及び本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴのしきい値電圧を互いに揃えたときのＶｇ−Ｉｄ特性を、基板バイアスをパラメータとして示す図であって、第１１図（ａ）は従来のＳｉ−ｐＶＴＭＩＳＦＥＴのＶｇ−Ｉｄ特性を示す図、第１１図（ｂ）は本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴのＶｇ−Ｉｄ特性を示す図である。第１１図（ａ），（ｂ）においては、基板バイアスＶｂｓが０Ｖの時に、両者のしきい値電圧Ｖｔｈがほぼ等しくなるように、各ＶＴＭＩＳＦＥＴのボディ領域の不純物濃度を調整している。このとき、Ｓｉ−ｐＶＴＭＩＳＦＥＴのボディ領域の不純物濃度は５×１０１７ｃｍ−３であり、ＳｉＧｅ−ＨＶＴＭＩＳＦＥＴのボディ領域の不純物濃度は、その２倍の１×１０１８ｃｍ−３である。
したがって、本発明のＳｉＧｅ−ＨＶＴＭＩＳＦＥＴは、チャネル領域がＳｉＧｅによって構成されているために、ボディ領域の不純物濃度を高くしながら、しきい値電圧をＳｉ−ｐＶＴＭＩＳＦＥＴと同等に調整することができる。その結果、ＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴでは、Ｓｉ−ｐＶＴＭＩＳＦＥＴに比べて非常に大きな基板バイアス係数γを実現している。これは、ＳｉＧｅボディ領域２３の不純物濃度を高く維持しうることと、埋め込みチャネル構造を採用しうることに起因している。そして、本発明のＳｉＧｅ−ＨＶＴＭＩＳＦＥＴにより、待機時には基板バイアスＶｂｓを大きくしてオフリーク電流を抑制しつつ、動作時には基板バイアスＶｂｓを小さくして高い駆動電流を有する高性能なトランジスタを実現することができる。
第１２図は、第１１図に示される従来のＳｉ−ｐＶＴＭＩＳＦＥＴ及び本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴのＶｇ−Ｉｄ特性を、オン電流Ｉｏｎ−オフリーク電流Ｉｏｆｆ特性として表した図である。各ＶＴＭＩＳＦＥＴのドレイン電圧は−１Ｖに固定されている。第１２図において、横軸はオン電流Ｉｏｎ（ドレイン電流）を表し、縦軸はオフ電流Ｉｏｆｆを表している。第１２図において、白い円形のプロット２０３（以下、単にプロット２０３という）、及び白い正方形のプロット２０１（以下、単にプロット２０１という）は、それぞれ、従来のＳｉ−ｐＶＴＭＩＳＦＥＴのオン電流Ｉｏｎ、及びオフリーク電流Ｉｏｆｆのデータを表し、黒い円形のプロット２０４（以下、単にプロット２０４という）、及び黒い正方形のプロット２０２（以下、単にプロット２０２という）は、それぞれ、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴのオン電流Ｉｏｎ（ドレイン電流）、及びオフリーク電流Ｉｏｆｆのデータを表している。また、プロット２０３及びプロット２０４は、動作時の基板バイアスＶｂｓが−０．４Ｖで、待機時の基板バイアスＶｂｓが０．８ＶのＶｇ−Ｉｄ特性線から得られたプロットであり、プロット２０１及びプロット２０２は、動作時の基板バイアスＶｂｓが０Ｖで待機時の基板バイアスＶｂｓが０．８ＶのＶｇ−Ｉｄ特性線から得られたプロットである。
第１２図からわかるように、従来のＳｉ−ｐＶＴＭＩＳＦＥＴ及び本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴにおいて、オフリーク電流Ｉｏｆｆの値が同じときには、従来のＳｉ−ｐＶＴＭＩＳＦＥＴ（プロット２０１，２０３）よりも本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴ（プロット２０２，２０４）の方が高いオン電流Ｉｏｎが得られている。これは、ボディ領域の不純物濃度が高くかつ埋め込みチャネル構造をしたＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴが高い基板バイアス係数γを有していることにより大きくしきい値電圧がシフトしていること、また、ＳｉＧｅチャネル領域２４中のホールの移動度がＳｉチャネル領域に比べて大きいことに起因している。さらに、動作時における基板バイアスＶｂｓを順方向にバイアスした場合（Ｖｂｓ＝−０．４Ｖ）には、従来のＳｉ−ｐＶＴＭＩＳＦＥＴと本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴそのオン電流Ｉｏｎの差はより顕著となっている。言い換えると、高いＩｏｎ／Ｉｏｆｆ比を得ることができる。
つまり、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴにおいて、動作時における基板バイアスＶｂｓを順方向の値とすることは、より高いオン電流Ｉｏｎ（ドレイン電流Ｉｄ）を得るために有効である。これは、ＳｉＧｅチャネル領域２４のキャリア走行に対するポテンシャルが小さいために、動作時と待機時との間におけるしきい値電圧Ｖｔｈの相違が顕著であるからである。逆にいうと、動作時における基板バイアスＶｂｓを順方向バイアスとした状態で駆動するＭＩＳトランジスタにおいては、チャネル領域をキャップ層よりもバンドギャップの小さい材料で構成し、かつ、埋め込みチャネル構造を採ることが効果的であることを示している。
以上のように、本実施形態においては、しきい値電圧Ｖｔｈを低下させても、基板バイスＶｂｓの変化に対するしきい値電圧Ｖｔｈの変化の比である基板バイアス係数γを大きくすることができ、基板バイアスの変化に応じてＶＴＭＩＳトランジスタのしきい値電圧を大きくシフトさせることができるので、待機時のオフリーク電流を低減しつつ、動作時における電流駆動力を大きくすることができる。つまり、高速動作かつ低消費電力のトランジスタとして有効である。
また、ボディ領域の不純物濃度を高くしても、しきい値電圧Ｖｔｈを低く保つことができるため、短チャネル効果に対する耐性が向上し、ゲート長の短いトランジスタにおいても正常な動作を維持することができるので、高集積化・高性能化を図ることができる。
なお、本実施形態においては、本発明をＳｉＧｅチャネル領域を有するｐＨＶＴＭＩＳＦＥＴに適用した例を説明したが、本発明は、Ｓｉ基板上にＣを微量含むＳｉＣチャネル領域（特にｎチャネル型）やＣを微量含むＳｉＧｅＣチャネル領域（ｐチャネル型及びｎチャネル型）を有するＨＶＴＭＩＳＦＥＴに適用することも可能であることは言うまでもない。本発明をＳｉ基板上にＣを微量含むＳｉＣチャネル領域を有するＨＶＴＭＩＳＦＥＴに適用した場合には、伝導帯端に形成される大きなバンドの不連続（ヘテロ障壁）を利用して、高速動作かつ低消費電力のトランジスタとして機能するｎチャネル型ＭＩＳＦＥＴ（ｎＨＶＴＭＩＳＦＥＴ）を得ることができる。
また、本実施形態においては、バルクのＳｉ基板を用いた例を示したが、ＳＯＩ基板を用いてもよい。ＳＯＩ基板を用いた場合には、各ＨＶＴＭＩＳＦＥＴの各ボディ領域同士の電気的接続を分離することが容易になるので、各ＨＶＴＭＩＳＦＥＴごとに基板バイアスＶｂｓを制御することが容易である。
（第２の実施形態）
本実施形態においては、本発明をＳｉＧｅチャネルを有する相補型のＨＶＴＭＩＳデバイス（ｃＨＶＴＭＩＳデバイス）に適用する例について説明する。
第１３図（ａ），（ｂ），（ｃ）は、本実施形態のｃＨＶＴＭＩＳデバイスの構成を示す図であって、第１３図（ａ）は本実施形態のｃＨＶＴＭＩＳデバイスの構造を示す断面図、第１３図（ｂ）はｐＨＶＴＭＩＳＦＥＴのゲートバイアス印加時（動作時）におけるバンド状態を示すエネルギバンド図、第１３図（ｃ）はｎＨＶＴＭＩＳＦＥＴのゲートバイアス印加時（動作時）におけるバンド状態を示すエネルギバンド図である。
第１３図（ａ）に示すように、本実施形態のｃＨＶＴＭＩＳデバイスは、ｐ型のＳｉ基板１０と、Ｓｉ基板に酸素イオンを注入するなどの方法により形成された埋め込み酸化膜１１と、埋め込み酸化膜１１の上に設けられたｐチャネル型ＨＶＴＭＩＳＦＥＴ（ｐＨＶＴＭＩＳＦＥＴ）用の半導体層３０と、埋め込み酸化膜１１の上に設けられたｎチャネル型ＨＶＴＭＩＳＦＥＴ（ｎＨＶＴＭＩＳＦＥＴ）用の半導体層８０とを有している。半導体層３０は、それぞれＳＯＩ基板の上部を構成する上部Ｓｉ膜１２と、上部Ｓｉ膜１２の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚さ約１０ｎｍのＳｉバッファ層１３と、Ｓｉバッファ層１３の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚さ約１５ｎｍのＳｉＧｅ膜１４（Ｇｅ組成率３０％）と、ＳｉＧｅ膜１４の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚さ約５ｎｍのＳｉキャップ層１５とを備えている。一方、半導体層８０は、埋め込み酸化膜１１の上に設けられた上部Ｓｉ膜５２と、上部Ｓｉ膜５２の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉバッファ層５３と、Ｓｉバッファ層５３の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉＧｅ膜５４と、ＳｉＧｅ膜５４の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉ膜５５とを備えている。半導体層８０のＳｉバッファ層５３、ＳｉＧｅ膜５４、Ｓｉ膜５５の厚さは、半導体層３０のＳｉバッファ層１３、ＳｉＧｅ膜１４、Ｓｉキャップ層１５の厚さとそれぞれ等しい。
また、ｃＨＶＴＭＩＳデバイスは、半導体層３０，８０の上にそれぞれ設けられたシリコン酸化膜からなるゲート絶縁膜１６，５６と、ゲート絶縁膜１６，５６の上にそれぞれ設けられたゲート電極１７，５７と、ゲート電極１７，５７の側面上にそれぞれ設けられたサイドウォール１８，５８とを備えている。そして、半導体層３０のうち平面視においてゲート電極１７の両側方に位置する領域には高濃度のｐ型不純物を含むソース領域２０ａ及びドレイン領域２０ｂが設けられている。また、半導体層８０のうち平面視においてゲート電極５７の両側方に位置する領域には高濃度のｎ型不純物を含むソース領域６０ａ及びドレイン領域６０ｂが設けられている。また、上部Ｓｉ膜１２のうちソース・ドレイン領域２０ａ，２０ｂ間に位置する領域には、高濃度のｎ型不純物を含むＳｉボディ領域２２が設けられ、Ｓｉバッファ層１３のうちソース・ドレイン領域２０ａ，２０ｂ間に位置する領域には低濃度のｎ型不純物を含むｎ−Ｓｉ領域２３が設けられ、ＳｉＧｅ膜１４のうちソース・ドレイン領域２０ａ，２０ｂ間に位置する領域には低濃度のｎ型不純物を含むＳｉＧｅチャネル領域２４が設けられ、Ｓｉ膜１５のうちソース・ドレイン領域２０ａ，２０ｂ間に位置する領域には低濃度のｎ型不純物を含むＳｉキャップ層２５が設けられている。また、上部Ｓｉ膜５２のうちソース・ドレイン領域６０ａ，６０ｂ間に位置する領域には高濃度のｐ型不純物を含むＳｉボディ領域６２が設けられ、Ｓｉバッファ層５３のうちソース・ドレイン領域６０ａ，６０ｂ間に位置する領域には低濃度のｐ型不純物を含むｐ−Ｓｉ領域６３が設けられ、ＳｉＧｅ膜５４のうちソース・ドレイン領域６０ａ，６０ｂ間に位置する領域には低濃度のｐ型不純物を含むＳｉＧｅチャネル領域６４が設けられ、Ｓｉ膜６５のうちソース・ドレイン領域６０ａ，６０ｂ間に位置する領域には低濃度のｐ型不純物を含むＳｉキャップ層６５が設けられている。
なお、図示しないが、基板上には、層間絶縁膜、層間絶縁膜を貫通してソース・ドレイン領域２０ａ，２０ｂ，６０ａ，６０ｂに接触するコンタクト、コンタクトに接続されて層間絶縁膜の上に延びるソース・ドレイン電極などが設けられている。
本実施形態のｃＨＶＴＭＩＳデバイスの製造工程においては、ＳＯＩ基板の一部である上部Ｓｉ膜（ボディ領域）は、結晶成長前にあらかじめイオン注入により濃度が約１×１０１８ａｔｏｍｓ・ｃｍ−３の不純物がドープされたｎ＋Ｓｉ層（ｐＨＶＴＭＩＳＦＥＴ領域）とｐ＋Ｓｉ層（ｎＨＶＴＭＩＳＦＥＴ領域）とになっており、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉバッファ層、ＳｉＧｅチャネル領域、Ｓｉキャップ層は、いずれもａｓ−ｇｒｏｗｎの状態では、不純物がドープされていないアンドープ層となっている。この時、Ｓｉバッファ層の厚みは１０ｎｍであり、ＳｉＧｅチャネル層の厚みは１５ｎｍであり、Ｓｉキャップ層の厚みは５ｎｍである。また、ＳｉＧｅチャネル領域におけるＧｅ含有率は３０％である。ＳｉＧｅ膜、Ｓｉキャップ層の結晶成長が終了した後に、ｎＨＶＴＭＩＳＦＥＴ領域のＳｉＧｅチャネル領域付近には、濃度が約１×１０１７ａｔｏｍｓ・ｃｍ−３のｐ型不純物がイオン注入によりドープされる。また、ｐＨＶＴＭＩＳＦＥＴ領域のＳｉＧｅチャネル領域の付近には、濃度が約１×１０１７ａｔｏｍｓ・ｃｍ−３のｎ型不純物がイオン注入によりドープされる。ただし、ＳｉＧｅ膜、Ｓｉキャップ層はアンドープ層でもよい。そして、最上層のＳｉキャップ層を熱酸化することにより得られるシリコン酸化膜をゲート絶縁膜とし、その上には高濃度のｎ型不純物がドープされたポリシリコンからなるｎ＋型のゲート電極と、高濃度のｐ型不純物がドープされたポリシリコンからなるｐ＋型のゲート電極とが形成される。その後、各ゲート電極の両側には、高濃度のｎ型不純物がイオン注入されたｎ＋型のソース・ドレイン領域と、高濃度のｐ型不純物がドープされたｐ＋型のソース・ドレイン領域とが形成され、その上方にソース電極・ドレイン電極がそれぞれ形成される。また、図示されていないが、上部Ｓｉ膜（Ｓｉボディ領域２２，６２）はコンタクトによって上層の配線に接続されている。
第１３図（ｂ）に示すように、ｐＨＶＴＭＩＳＦＥＴにおいては、動作時には第１の実施形態で説明したように、基板バイアスＶｂｓが０バイアスまたは順バイアスであって、ゲートバイアスの印加により、ＳｉＧｅチャネル領域２４にホールの走行に対するポテンシャルの小さいｐチャネルが形成される。
第１３図（ｃ）に示すように、ｎＨＶＴＭＩＳＦＥＴにおいては、動作時には基板バイアスＶｂｓが０バイアスまたは順バイアスであって、ゲートバイアスの印加により、Ｓｉキャップ層６５にｎチャネルが形成される。つまり、ＳｉとＳｉＧｅのヘテロ接合においては、伝導帯にはほとんどバンド不連続が生じないので、本実施形態のｃＨＶＴＭＩＳデバイス中のｎＨＶＴＭＩＳＦＥＴは、従来のｎチャネル型のＳｉ−ＶＴＭＩＳＦＥＴと同等の動作機能を有している。
本実施形態のｃＨＶＴＭＩＳデバイスは、簡単な工程で相補型のＨＶＴＭＩＳデバイスを製造しうる利点がある。
特に、ｎＨＶＴＭＩＳＦＥＴのＳｉボディ領域６２にドープする不純物としてボロンを用いた場合にも、Ｓｉバッファ領域６３とＳｉキャップ層６５との間にＳｉＧｅチャネル領域６４が存在しているので、Ｓｉボディ領域６２からＳｉキャップ層６５へのボロンの拡散が抑制される。したがって、Ｓｉキャップ層６５のうちゲート絶縁膜５６との界面付近の領域に形成されるチャネル領域の不純物濃度が低減される。これは、ＳｉＧｅ領域中のボロンの拡散係数がＳｉ領域中のそれより小さいことに起因している。その結果、ｎＨＶＴＭＩＳＦＥＴのしきい値電圧Ｖｔｈを低減することができるとともに、不純物散乱に伴う、電子の移動度の劣化が抑制できるために、高い電流駆動力を実現することができる。また、ｎＨＶＴＭＩＳＦＥＴのしきい値電圧を低減できることから、Ｓｉボディ領域６２の不純物濃度を高めて基板バイアス係数γを増大させることもできる。
（第３の実施形態）
上記第１、第２実施形態では、チャネル領域をＳｉＧｅにより構成したが、チャネル領域をＣ（カーボン）の含有率が０．０１％〜２％（例えば約１％）であるＳｉＧｅＣにより構成してもよい。ＳｉＧｅチャネル領域にＣを微量に添加すると、その効果はさらに高まる。ＳｉＧｅ結晶はイオン注入によって結晶構造の好ましくない変化を引き起こす傾向が強いが、チャネル領域をＳｉＧｅＣによって構成することにより、イオン注入に起因する結晶構造の好ましくない変化を抑制することができる。
第１４図（ａ），（ｂ），（ｃ）は本実施形態のｃＨＶＴＭＩＳデバイスの構成を示す図であって、第１４図（ａ）は本実施形態のｃＨＶＴＭＩＳデバイスの構造を示す断面図、第１４図（ｂ）はｐＨＶＴＭＩＳＦＥＴのゲートバイアス印加時（動作時）におけるバンド状態を示すエネルギバンド図、第１４図（ｃ）はｎＨＶＴＭＩＳＦＥＴのゲートバイアス印加時（動作時）におけるバンド状態を示すエネルギバンド図である。本実施形態においては、チャネル領域はＳｉＧｅＣによって構成されている。
第１４図（ａ）に示すｃＨＶＴＭＩＳデバイスは、ｐＨＶＴＭＩＳＦＥＴ、ｎＨＶＴＭＩＳＦＥＴにおいて、第１３図に示すＳｉＧｅ膜１４、５４に代えてＳｉＧｅＣ膜１９，５９を設け、ＳｉＧｅチャネル領域２４，６４に代えてＳｉＧｅＣチャネル領域２９，６９を設けることによって得られる。その他の部分の構造は、第１３図に示すｃＨＶＴＭＩＳデバイスの構造と同じである。
第１４図（ｂ），（ｃ）に示すように、本実施形態においては、ｐＨＶＴＭＩＳＦＥＴ、ｎＨＶＴＭＩＳＦＥＴ双方に、埋め込みチャネル（ＳｉＧｅＣ埋め込みｐチャネル及びＳｉＧｅＣ埋め込みｎチャネル）が形成される。
第１５図は、本実施形態のｎＨＶＴＭＩＳＦＥＴ及びｐＨＶＴＭＩＳＦＥＴに基板バイアスＶｂｓを印加するための回路構成を示すブロック回路図である。第１５図に示すように、基板バイアス制御回路５０により、ｎＨＶＴＭＩＳＦＥＴのｐウエル（ｐボディ領域）及びｐＨＶＴＭＩＳＦＥＴのｎウエル（ｎボディ領域）に、動作時にはしきい値電圧が低くなり、待機時にはしきい値電圧が高くなるように基板バイアスＶｂｓが印加される。基板バイアスが印加される領域は、チャネル領域の下方であればよく、ウエルやボディ領域などと呼ばれる領域である。この領域は、ｎチャネル型トランジスタではｐ型領域であり、ｐチャネル型トランジスタではｎ型領域である。
本実施形態によると、チャネル領域をＳｉＧｅＣにより構成することにより、価電子帯及び伝導帯共にＳｉ／ＳｉＧｅＣヘテロ接合部におけるバンド不連続（ヘテロ障壁）を生じさせることにより、ｎチャネル・ｐチャネルともに埋め込みチャネル構造とすることができる。すなわち、ｎＨＶＴＭＩＳＦＥＴも埋め込みｎチャネルを有しているので、第１の実施形態におけるｐＨＶＴＭＩＳＦＥＴと同様に、しきい値電圧Ｖｔｈの低減と基板バイアス係数γの増大とを併せて得ることができる。よって、ｐＨＶＴＭＩＳＦＥＴ、ｎＨＶＴＭＩＳＦＥＴ共に高いＩｏｎ／Ｉｏｆｆ比を実現することができる。しかも、１つのエピタキシャル工程によってｐチャネル領域（ＳｉＧｅＣチャネル領域２９）及びｎチャネル領域（ＳｉＧｅＣチャネル領域６９）を構成するＳｉＧｅＣ膜１９，５９が形成されるために、製造コストの低減が可能である。
また、第２の実施形態において説明したように、本実施形態のｃＨＶＴＭＩＳデバイスにおいても、ＳｉＧｅＣチャネル領域６９の存在によって、Ｓｉボディ領域６２からＳｉキャップ層６５へのボロンの拡散を抑制する効果がより顕著に発揮される。すなわち、Ｃ原子が、不純物の増殖拡散の原因となる原子空孔を埋めるからと考えられる。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
〔産業上の利用の可能性〕
本発明に係る半導体装置は、電池駆動による携帯情報端末装置等に用いられるＭＩＳトランジスタとして有用である。
【図面の簡単な説明】
第１図（ａ），（ｂ）は、本発明の第１の実施形態のＳｉＧｅ層をチャネルに用いたヘテロ接合型のｐＨＶＴＭＩＳＦＥＴの断面図及び平面図である。
第２図（ａ），（ｂ），（ｃ）は、第１図（ａ），（ｂ）のｐＨＶＴＭＩＳＦＥＴのゲート電極、ゲート絶縁膜、Ｓｉキャップ層、ＳｉＧｅチャネル領域２４、ｎ−Ｓｉ層及びＳｉボディ領域を通過する断面におけるエネルギバンド図であって、第２図（ａ）はビルトイン状態におけるエネルギバンド図、第２図（ｂ）はゲートバイアス印加時（動作時）におけるエネルギバンド図、第２図（ｃ）はゲートバイアス非印加時（待機時）におけるエネルギバンド図である。
第３図（ａ），（ｂ）は、ｐＶＴＭＩＳＦＥＴの価電子帯端のポテンシャルのシミュレーション結果を示す図であって、第３図（ａ）は従来のＳｉ−ｐＶＴＭＩＳＦＥＴにおけるシミュレーション結果を示す図、第３図（ｂ）は本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴいおけるシミュレーション結果を示す図である。
第４図はＳｉ−ｐＶＴＭＩＳＦＥＴとＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴとのチャネルポテンシャルの基板バイアス依存性のシミュレーション結果を示す図である。
第５図はＳｉ−ｐＶＴＭＩＳＦＥＴと、ＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴとのＶｇ−Ｉｄ特性を比較して示す図である。
第６図（ａ），（ｂ）は、Ｓｉ−ｐＶＴＭＩＳＦＥＴとＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴとにおけるＶｇ−Ｉｄ特性の変化を比較して示す図である。
第７図はＳｉ−ｐＶＴＭＩＳＦＥＴと、ＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴとの低電界下におけるホールの有効移動度を比較して示す図である。
第８図（ａ），（ｂ）は、従来のＳｉ−ｐＶＴＭＩＳＦＥＴにおけるＶｇ−Ｉｄ特性を示す図であって、第８図（ａ）はボディ領域の不純物濃度が２×１０１７ｃｍ−３である場合における図、第８図（ｂ）はボディ領域の不純物濃度が５×１０１７ｃｍ−３である場合における図である。
第９図（ａ）〜（ｃ）は、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴにおけるＶｇ−Ｉｄ特性を示す図であって、第９図（ａ）はボディ領域の不純物濃度が２×１０１７ｃｍ−３である場合における図、第９図（ｂ）はボディ領域の不純物濃度が５×１０１７ｃｍ−３である場合における図、第９図（ｃ）はボディ領域の不純物濃度が１×１０１８ｃｍ−３である場合における図である。
第１０図はＳｉ−ｐＶＴＭＩＳＦＥＴとＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴとにおけるしきい値電圧の基板バイアス依存性を示す図である。
第１１図（ａ），（ｂ）は、従来のＳｉ−ｐＶＴＭＩＳＦＥＴ及び本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴのしきい値電圧を互いに揃えたときのＶｇ−Ｉｄ特性を、基板バイアスをパラメータとして示す図であって、第１１図（ａ）は従来のＳｉ−ｐＶＴＭＩＳＦＥＴのＶｇ−Ｉｄ特性を示す図、第１１図（ｂ）は本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴのＶｇ−Ｉｄ特性を示す図である。
第１２図は第１１図に示されるＳｉ−ｐＶＴＭＩＳＦＥＴ及びＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴのＶｇ−Ｉｄ特性をＩｏｎ−Ｉｏｆｆ特性として表した図である。
第１３図（ａ），（ｂ），（ｃ）は、本発明の第２実施形態のｃＨＶＴＭＩＳデバイスの構成を示す図であって、第１３図（ａ）は本実施形態のｃＨＶＴＭＩＳデバイスの構造を示す断面図、第１３図（ｂ）はｐＨＶＴＭＩＳＦＥＴのゲートバイアス印加時（動作時）におけるバンド状態を示すエネルギバンド図、第１３図（ｃ）はｎＨＶＴＭＩＳＦＥＴのゲートバイアス印加時（動作時）におけるバンド状態を示すエネルギバンド図である。
第１４図（ａ），（ｂ），（ｃ）は本実施形態のｃＨＶＴＭＩＳデバイスの構成を示す図であって、第１４図（ａ）は本実施形態のｃＨＶＴＭＩＳデバイスの構造を示す断面図、第１４図（ｂ）はｐＨＶＴＭＩＳＦＥＴのゲートバイアス印加時（動作時）におけるバンド状態を示すエネルギバンド図、第１４図（ｃ）はｎＨＶＴＭＩＳＦＥＴのゲートバイアス印加時（動作時）におけるバンド状態を示すエネルギバンド図である。
第１５図は第３の実施形態のｎＨＶＴＭＩＳＦＥＴ及びｐＨＶＴＭＩＳＦＥＴに基板バイアスＶｂｓを印加するための回路構成を示すブロック回路図である。
第１６図はゲート電圧としきい値電圧との差電圧の変化に対する相互コンダクタンスの変化を表す図である。
第１７図は第１０図の各プロットの数値、基板バイアス係数、及び逆バイアス時の基板バイアス係数に対する順バイアス時の基板バイアス係数の比を表す表である。
【図１】
2003063254.tif 000003
【図２】
2003063254.tif 000004
【図３】
2003063254.tif 000005
【図４】
2003063254.tif 000006
【図５】
2003063254.tif 000007
【図６】
2003063254.tif 000008
【図７】
2003063254.tif 000009
【図８】
2003063254.tif 000010
【図９】
2003063254.tif 000011
【図１０】
2003063254.tif 000012
【図１１】
2003063254.tif 000013
【図１２】
2003063254.tif 000014
【図１３】
2003063254.tif 000015
【図１４】
2003063254.tif 000016
【図１５】
2003063254.tif 000017
【図１６】
2003063254.tif 000018
【図１７】
2003063254.tif 000019
【手続補正書】
【提出日】平成15年8月27日(2003.8.27)
【手続補正００１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１４
【補正方法】変更
【補正の内容】
【請求項１４】請求の範囲第１項に記載の半導体装置からなる第１の半導体装置及び第２の半導体装置を備え、
前記第１の半導体装置においては前記ソース領域及びドレイン領域がｐ型の導電性を有するとともに前記チャネル領域には所定条件下でｐチャネルが形成され、
前記第２の半導体装置においては前記ソース領域及びドレイン領域がｎ型の導電性を有するとともに前記チャネル領域には所定条件下でｎチャネルが形成される、相補型の半導体装置。


【手続補正００２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１５
【補正方法】変更
【補正の内容】
【請求項１５】前記第１の半導体装置及び第２の半導体装置においては、前記第１の半導体がＳｉＧｅＣを主成分として含む半導体であり、前記第２の半導体及び第３の半導体がＳｉからなる、請求の範囲第１４項記載の相補型の半導体装置。




【手続補正書】
【提出日】平成16年4月23日(2004.4.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記半導体層のうち平面視において前記ゲート電極の両側方に設けられた第１導電型のソース領域及びドレイン領域と、
前記半導体層のうち前記ソース領域と前記ドレイン領域の間に、前記ゲート絶縁膜との界面から下方に順に設けられたキャップ層、チャネル領域、及び第２導電型のチャネル下方領域と、
前記チャネル下方領域に電圧を印加するためのバイアス電極部材とを備え、
前記チャネル領域が第１の半導体からなり、
前記キャップ層及びチャネル下方領域が、それぞれ、前記第１の半導体よりもバンドギャップが大きい第２の半導体及び第３の半導体からなり、
前記バイアス電極部材が、前記ゲート電極と独立して電圧印加可能に設けられている、半導体装置。
【請求項２】
前記バイアス電極部材に印加する電圧が０Ｖのときのしきい値電圧の絶対値が０．２Ｖ以下である、請求項１記載の半導体装置。
【請求項３】
前記チャネル下方領域の不純物濃度が１×１０18ｃｍ-3以上である、請求項１記載の半導体装置。
【請求項４】
前記バイアス電極部材に印加する電圧が０Ｖ付近であるときの印加電圧の変化に対するしきい値電圧の変化率の絶対値が０．４５以上である、請求項１記載の半導体装置。
【請求項５】
前記ドレイン領域又はソース領域と前記キャップ層、チャネル領域、及びチャネル下方領域との間に形成された接合を順方向及び逆方向にそれぞれバイアスする順バイアス電圧及び逆バイアス電圧を前記バイアス電極部材に印加した場合に、逆バイアス電圧印加時における印加電圧の変化に対するしきい値電圧の変化率に対する順バイアス電圧印加時における印加電圧の変化に対するしきい値電圧の変化率の比が１．３以上である、請求項１記載の半導体装置。
【請求項６】
前記比が１．３１８以上である、請求項５記載の半導体装置。
【請求項７】
前記キャップ層の厚みが１ｎｍ以上１０ｎｍ以下である、請求項１記載の半導体装置。
【請求項８】
前記第１の半導体はＳｉＧｅを主成分として含む半導体であり、
前記第２の半導体及び第３の半導体はＳｉからなる、請求項１記載の半導体装置。
【請求項９】
前記ソース領域及びドレイン領域はｐ型の導電性を有し、
前記チャネル領域には所定条件下でｐチャネルが形成される、請求項８記載の半導体装置。
【請求項１０】
前記第１の半導体はＳｉＧｅＣを主成分として含む半導体であり、
前記第２の半導体及び第３の半導体はＳｉからなる、請求項１記載の半導体装置。
【請求項１１】
前記ソース領域及びドレイン領域はｎ型の導電性を有し、
前記チャネル領域には所定条件下でｎチャネルが形成される、請求項１０記載の半導体装置。
【請求項１２】
前記チャネル下方領域にはボロンがドープされている、請求項１１記載の半導体装置。
【請求項１３】
前記半導体層の下方には絶縁体層が設けられている、請求項１記載の半導体装置。
【請求項１４】
請求項１項に記載の半導体装置からなる第１の半導体装置及び第２の半導体装置を備え、
前記第１の半導体装置においては前記ソース領域及びドレイン領域がｐ型の導電性を有するとともに前記チャネル領域には所定条件下でｐチャネルが形成され、
前記第２の半導体装置においては前記ソース領域及びドレイン領域がｎ型の導電性を有するとともに前記チャネル領域には所定条件下でｎチャネルが形成される、相補型の半導体装置。
【請求項１５】
前記第１の半導体装置及び第２の半導体装置においては、前記第１の半導体がＳｉＧｅＣを主成分として含む半導体であり、前記第２の半導体及び第３の半導体がＳｉからなる、請求項１４記載の相補型の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合型ＭＩＳトランジスタを備えた半導体装置に係り、特に、動作速度を維持しつつ低電圧化を図ったものに関する。
【背景技術】
【０００２】
近年、電池駆動による携帯情報端末装置が広く使用されている。このような装置においては、電池寿命を延ばすために、高速動作性を維持しつつ電源電圧を低減化することが強く望まれている。
【０００３】
ここで、相補型ＭＩＳデバイス（ｃＭＩＳデバイス）によって構成される回路の消費電力（Ｐload）は、主に負荷の充放電によって生じ、下記式（１）
Ｐload＝ｆ・Ｃload・ＶDD2 （１）
によって表される。ここで、ｆは負荷の駆動頻度、Ｃloadは負荷容量、ＶDDは電源電圧である。上記式（１）からわかるように、電源電圧ＶDDを低減することが低消費電力化に対して非常に有効であることがわかる。ところが、一般に、電源電圧が低くなると、ＭＩＳトランジスタの動作速度も小さくなる。そこで、ＭＩＳトランジスタの高速動作性を維持しつつ、同時に電源電圧の低電圧化を図ることが求められている。
【０００４】
ＭＩＳトランジスタにおいて、低い電源電圧で高いオン電流を確保しつつ、高速動作（つまり、高駆動力）を実現するためには、ＭＩＳトランジスタのしきい値電圧を下げることが有効であるが、一般にはしきい値電圧を下げると、サブスレッショールドリーク電流が指数関数的に増大する。ｃＭＩＳデバイスを備えた回路においては、待機時には負荷の充放電による消費電力がなくなるため、チップの消費電力の中でサブスレッショールドリーク電流による電力消費の比率が大きくなる。このような待機時のサブスレッショールドリーク電流を削減する技術として、例えば非特許文献１に記載されているように、基板バイアスの変化によってしきい値電圧が制御されるＶＴＭＩＳデバイス（Variable Threshold-VoltageＭＩＳデバイス）がある。ＶＴＭＩＳデバイスにおいては、動作時には基板バイアスを弱く印加してＭＩＳトランジスタのしきい値電圧を低くすることで高速動作を確保する一方、待機時には基板バイアスを強く印加してＭＩＳトランジスタのしきい値電圧を高くすることによりリーク電流を抑制する。なお、同様に基板バイアスの変化によってしきい値電圧を制御しうるＭＯＳトランジスタが特許文献１に記載されている。
【非特許文献１】T.Kuroda et. Al., "A 0.9V, 150-MHz, 10-mW, 4mm2, 2-D Discrete Cosine Transform Core Processor with Variable Threshold-Voltage(VT) Scheme," IEEE J. Solid-State Circuits, vol.31, 1996, p.1770.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、このようなＶＴＭＩＳデバイスにおいて、以下のような課題が存在している。
【０００６】
ＭＩＳトランジスタの動作時における高速動作と、待機時における低リーク電流とを実現するためには、基板バイアスの変化に応じてＭＩＳトランジスタのしきい値電圧が大きくシフトしなければならない。ところが、今後、電源電圧がますます低電圧化されていくと、ＭＩＳトランジスタのしきい値電圧の大きなシフトを得ることは困難となってきている。すなわち、基板バイアス変化（ΔＶbs）によるしきい値電圧の変化（ΔＶth）は、下記式（２）
ΔＶth＝γ・ΔＶbs  （２）
によって表される。ここで、γは基板バイアス係数である。
【０００７】
ところが、非特許文献２に記載されているように、しきい値電圧Ｖthの低下と基板バイアス係数γの向上とはトレードオフの関係にあり、しきい値電圧Ｖthが低いＭＩＳトランジスタにおいては、基板バイアス係数γも小さくなってしまう。したがって、ＭＩＳトランジスタの電源電圧を低電圧化しつつ高速動作（つまり高い駆動力）を得るために、動作時のしきい値電圧Ｖthを低くすると、それに応じて基板係数γが小さくなるので、式（２）からわかるようにしきい値電圧Ｖthの変化量ΔＶthが小さくなる。つまり、ＭＩＳトランジスタの待機時に強い基板バイアスを印加しても、待機時におけるしきい値電圧Ｖthの動作時からの変化量ΔＶthが十分大きくならない。その結果、ＭＩＳトランジスタのサブスレッショールドリーク電流を十分抑制することが困難になるおそれがあった。
【０００８】
なお、しきい値電圧が小さく、動作電圧範囲の広いＭＩＳトランジスタが特許文献２に開示されている。
【０００９】
本発明は、ＭＩＳトランジスタのしきい値電圧を低下させながら基板バイアス係数γを十分大きく確保するための手段を講ずることにより、トランジスタの高速動作を確保しつつ、低オフリーク電流を実現しうる半導体装置を提供することを目的とする。
【非特許文献２】T. Hiramoto et. Al., "Low Power and Low Voltage MOSFETs with Variable Threshold Voltage Controlled by Back-Bias," IEICE Trans. Electron., vol.E83-C, 2000, p.161.
【特許文献１】特開２０００−２６０９９１公報の段落［０００４］〜［０００７］
【特許文献２】特開２００１−２１０８３１号公報
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明に係る半導体装置は、半導体層と、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記半導体層のうち平面視において上記ゲート電極の両側方に設けられた第１導電型のソース領域及びドレイン領域と、上記半導体層のうち上記ソース領域と上記ドレイン領域の間に、上記ゲート絶縁膜との界面から下方に順に設けられたキャップ層、チャネル領域、及び第２導電型のチャネル下方領域と、上記チャネル下方領域に電圧を印加するためのバイアス電極部材とを備え、上記チャネル領域が第１の半導体からなり、上記キャップ層及びチャネル下方領域が、それぞれ、上記第１の半導体よりもバンドギャップが大きい第２の半導体及び第３の半導体からなり、上記バイアス電極部材が、上記ゲート電極と独立して電圧印加可能に設けられている。
【００１１】
上記バイアス電極部材に印加する電圧が０Ｖのときのしきい値電圧の絶対値は０．２Ｖ以下であることが好ましい。
【００１２】
また、上記チャネル下方領域の不純物濃度が１×１０18ｃｍ-3以上であることが好ましい。
【００１３】
また、上記バイアス電極部材に印加する電圧が０Ｖ付近であるときの印加電圧の変化に対するしきい値電圧の変化率の絶対値が０．４５以上であることが好ましい。
【００１４】
また、上記ドレイン領域又はソース領域と上記キャップ層、チャネル領域、及びチャネル下方領域との間に形成された接合を順方向及び逆方向にそれぞれバイアスする順バイアス電圧及び逆バイアス電圧を上記バイアス電極部材に印加した場合に、逆バイアス電圧印加時における印加電圧の変化に対するしきい値電圧の変化率に対する順バイアス電圧印加時における印加電圧の変化に対するしきい値電圧の変化率の比が１．３以上であることが好ましい。
【００１５】
また、上記逆バイアス電圧印加時における印加電圧の変化に対するしきい値電圧の変化率に対する順バイアス電圧印加時における印加電圧の変化に対するしきい値電圧の変化率の比が１．３１８以上であることがさらに好ましい。
【００１６】
また、上記キャップ層の厚みが１ｎｍ以上１０ｎｍ以下であることが好ましい。
【００１７】
上記第１の半導体はＳｉＧｅを主成分として含む半導体であり、上記第２の半導体及び第３の半導体はＳｉからなっていてもよい。
【００１８】
また、上記ソース領域及びドレイン領域はｐ型の導電性を有し、上記チャネル領域には所定条件下でｐチャネルが形成されてもよい。
【００１９】
また、上記第１の半導体はＳｉＧｅＣを主成分として含む半導体であり、上記第２の半導体及び第３の半導体はＳｉからなっていてもよい。
【００２０】
また、上記ソース領域及びドレイン領域はｎ型の導電性を有し、上記チャネル領域には所定条件下でｎチャネルが形成されてもよい。
【００２１】
また、上記チャネル下方領域にはボロンがドープされていてもよい。
【００２２】
また、上記半導体層の下方には絶縁体層が設けられていてもよい。
【００２３】
また、請求項１項に記載の半導体装置からなる第１の半導体装置及び第２の半導体装置を備え、上記第１の半導体装置において上記ソース領域及びドレイン領域がｐ型の導電性を有するとともに上記チャネル領域には所定条件下でｐチャネルが形成され、上記第２の半導体装置において上記ソース領域及びドレイン領域がｎ型の導電性を有するとともに上記チャネル領域には所定条件下でｎチャネルが形成されてもよい。
【００２４】
また、上記第１の半導体装置及び第２の半導体装置においては、上記第１の半導体がＳｉＧｅＣを主成分として含む半導体であり、上記第２の半導体及び第３の半導体がＳｉからなっていてもよい。
【００２５】
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００２６】
本発明は、以上に説明したような構成を有し、半導体装置において、トランジスタの高速動作を確保しつつ、低オフリーク電流を実現しうるという効果を奏する。
【発明を実施するための最良の形態】
【００２７】
本発明では、ヘテロ接合部に生じるバンドの不連続によるヘテロ障壁をチャネル領域に利用することにより、しきい値電圧Ｖthの低下と基板バイアス係数γの増大とを同時に実現し、それにより、ＶＴＭＩＳデバイスの高駆動力化・低消費電力化を図っている。以下、図面を参照しながら本発明の実施の形態を順次説明する。
【００２８】
（第１の実施形態）
図１（ａ），（ｂ）は、本発明の第１の実施形態のＳｉＧｅ層をチャネルに用いたヘテロ接合型のｐチャネルＶＴＭＩＳトランジスタ（以下、ｐＨＶＴＭＩＳＦＥＴという）の断面図及び平面図である。
【００２９】
図１（ａ），（ｂ）に示すように、本実施形態のｐＨＶＴＭＩＳＦＥＴは、ｐ型のＳｉ基板１０と、Ｓｉ基板１０の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚さ約１０ｎｍのＳｉバッファ層１３と、Ｓｉバッファ層１３の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚さ約１５ｎｍのＳｉＧｅ膜１４（Ｇｅ組成率３０％）と、ＳｉＧｅ膜１４の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚さ約５ｎｍのＳｉキャップ層１５とを備えている。
【００３０】
さらに、ｐＨＶＴＭＩＳＦＥＴは、Ｓｉキャップ層１５の上に設けられたシリコン酸化膜からなる厚さ約６ｎｍのゲート絶縁膜１６と、ゲート絶縁膜１６の上に設けられたゲート電極１７とを備えている。ゲート電極１７は、不純物をドープすることにより導電性が付与されたポリシリコンで構成されている。そして、Ｓｉバッファ層１３、ＳｉＧｅ膜１４及びＳｉキャップ層１５のうち平面視においてゲート電極１７の両側方に位置する領域には高濃度のｐ型不純物を含むソース領域２０ａ及びドレイン領域２０ｂがそれぞれ設けられ、ソース領域２０ａ及びドレイン領域２０ｂは素子分離領域３０によって囲まれている。また、Ｓｉ基板１０のうちソース領域２０ａとドレイン領域２０ｂとの間の領域は、ｎ型不純物を含むＳｉボディ領域２２となっており、Ｓｉバッファ層１３のうちＳｉボディ領域２２の直上に位置する領域は、低濃度のｎ型不純物を含むｎ- Ｓｉ領域２３となっている。そして、ＳｉＧｅ膜１４のうちソース領域２０ａとドレイン領域２０ｂとの間の領域は、比較的低濃度のｎ型不純物を含むＳｉＧｅチャネル領域２４となっており、Ｓｉキャップ層１５のうちゲート絶縁膜１６の直下に位置する領域は低濃度のｎ型不純物を含むＳｉキャップ領域２５となっている。なお、ここでは、Ｓｉボディ領域２２、Ｓｉ領域２３、ＳｉＧｅチャネル領域２４、およびＳｉキャップ領域２５のいずれもがｎ型不純物が含まれるとして説明されているが、ｎ型不純物は少なくともチャネルの下方に位置するＳｉボディ領域２２およびＳｉ領域２３に含まれていればよく、ＳｉＧｅチャネル領域２４およびＳｉキャップ領域２５には必ずしもｎ型不純物が含まれている必要はない。
【００３１】
また、ゲート電極１７とその上方の配線とを接続するゲートコンタクト３５と、ソース領域２０ａとその上方の配線とを電気的に接続するソースコンタクト２６ａと、ドレイン領域２０ｂとその上方の配線とを電気的に接続するドレインコンタクト２６ｂと、Ｓｉボディ領域２２とその上方の配線とを電気的に接続する導体部材であるボディコンタクト２７とが設けられている。このボディコンタクト２７は、ゲート電極１７等の他の電極と独立してＳｉボディ領域２２にバイアス（電圧）を印加するための導体部材（バイアス電極部材）である。なお、ゲート電極１７のチャネル長は、約０．３μｍである。
【００３２】
すなわち、本実施形態のｐＨＶＴＭＩＳＦＥＴは、ゲート電極１７に印加される電圧（ゲート電圧Ｖｇ）と、ボディコンタクト２７を介してボディ領域２２に印加される電圧（基板バイアスＶbs）とによって、ゲート電極１７、ゲート絶縁膜１６、Ｓｉキャップ層２５、ＳｉＧｅチャネル領域２４、ｎ− Ｓｉ層２３及びＳｉボディ領域２２を通過する断面におけるエネルギバンド状態を調整することが可能に構成されている。
【００３３】
次に、以上のように構成されたｐＨＶＴＭＩＳＦＥＴの動作を説明する。
【００３４】
一般に、ｐチャネル型ＭＩＳＦＥＴにおいては、ボディ領域（本実施の形態ではＳｉボディ領域２２）に印加される負の電圧が、ソース領域（本実施の形態ではソース領域２０ａ）とボディ領域との間に形成されたｐｎ接合の順方向（以下、単に順方向という）の基板バイアス（しきい値電圧が低下する方向のバイアス）である。ボディ領域に印加される正の電圧がソース領域とボディ領域との間に形成されたｐｎ接合の逆方向（以下、単に逆方向という）の基板バイアス（しきい値電圧が上昇する方向のバイアス）である。ｎチャネル型ＭＩＳＦＥＴにおいては、ボディ領域に印加される正の電圧が順方向の基板バイアスであり、負の電圧が逆方向の基板バイアスである。したがって、ｐチャネル型ＭＩＳＦＥＴにおいては、ボディ領域に正の電圧が印加されたときは電圧値が大きいほど逆方向の基板バイアスが大きく、ボディ領域に負の電圧が印加されたときは電圧の絶対値が大きいほど順方向の基板バイアスが大きい。一方、ｎチャネル型ＭＩＳＦＥＴにおいては、ボディ領域に負の電圧が印加されたときは電圧の絶対値が大きいほど逆方向の基板バイアスが大きく、ボディ領域に正の電圧が印加されたときは電圧値が大きいほど順方向の基板バイアスが大きい。
【００３５】
そして、本実施形態においては、図１５に示すような基板バイアス制御回路５０により、ヘテロ接合型のｎチャネルＶＴＭＩＳトランジスタ（以下、ｎＨＶＴＭＩＳＦＥＴという）のｐウエル（ｐボディ領域）に図１（ｂ）のボディコンタクト２７を介して、動作時にはしきい値電圧が低くなり、待機時にはしきい値電圧が高くなるように基板バイアスＶbsが印加される。基板バイアスＶbsが印加される領域は、チャネル領域の下方であればよく、ウエルやボディ領域などと呼ばれる領域である。この領域は、ｎチャネル型トランジスタではｐ型領域であり、ｐチャネル型トランジスタではｎ型領域である。
【００３６】
図２（ａ），（ｂ），（ｃ）は、図１（ａ），（ｂ）のｐＨＶＴＭＩＳＦＥＴのゲート電極１７、ゲート絶縁膜１６、Ｓｉキャップ層２５、ＳｉＧｅチャネル領域２４、ｎ- Ｓｉ層２３及びＳｉボディ領域２２を通過する断面におけるエネルギバンド図であって、図２（ａ）はビルトイン状態におけるエネルギバンド図、図２（ｂ）はゲートバイアス印加時（動作時）におけるエネルギバンド図、図２（ｃ）はゲートバイアス非印加時（待機時）におけるエネルギバンド図である。
【００３７】
図２（ａ）に示すように、ビルトイン状態で、Ｇｅ含有率が３０％のＳｉＧｅチャネル領域２４のバンドギャップは、Ｓｉキャップ層２５及びｎ- Ｓｉ領域２３に比べて、約２２０ｍｅＶだけ小さくなるので、ＳｉＧｅチャネル領域２４とＳｉキャップ層２５及びｎ- Ｓｉ領域２３との間には、ホールを閉じこめることが可能な価電子帯端のヘテロ障壁が形成される。そして、ゲート電極１７にｐ型不純物をドープしておくことにより、バイアスが印加されていない状態（ビルトイン状態）で、ＳｉＧｅチャネル領域２４のうちＳｉキャップ層２５に接する部分の価電子帯端のエネルギが特に高くなるので、ＳｉＧｅチャネル領域２４のヘテロ障壁に接する部分にホールの閉じこめに適した凹部が形成されている。
【００３８】
したがって、図２（ｂ）に示すように、わずかのゲートバイアスＶｇを印加するだけで、バンドの曲げにより、ＳｉＧｅチャネル領域２４のうちＳｉキャップ層２５に接する部分に、ｐチャネルを形成することができ、しきい値電圧Ｖthを小さくすることが容易となる。本実施形態では、動作時における基板バイアスＶbsは０としている。ＳｉＧｅチャネル領域２４は、ゲート絶縁膜１６からＳｉキャップ層２５の厚み分だけ離れた位置に形成されており、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴは、いわば埋め込みチャネル構造を有している。
【００３９】
そして、しきい値電圧Ｖthが低くなるように設計された状態では、ゲート電極１７に印加されるオン動作のための負の電圧は小さくて済むので、Ｓｉキャップ層２５のゲート絶縁膜１６に接する部分に反転層がほとんど生じないように設計することが可能である。その結果、ＳｉＧｅチャネル領域２４とは別の部分に生じる、いわゆる寄生チャネルの発生を有効に防止することができる。したがって、ＳｉＧｅチャネル領域２４の特徴であるホールの高速性を利用して、ＭＩＳＦＥＴの低電圧化と高速動作とを併せて実現することができる。
【００４０】
一方、図２（ｃ）に示すように、ｐＨＶＴＭＩＳＦＥＴの待機時には、大きい正の基板バイアスＶbs（逆バイアス）が印加されるので、価電子帯端が下方に大きく曲げられる。これは、ソース・ドレイン領域の価電子帯端のポテンシャルに対するチャネル領域の価電子帯端のポテンシャルが大きくなる（つまり障壁が高くなる）ことに相当する。したがって、ｐＨＶＴＭＩＳＦＥＴをオンにするためにゲート電極１７に印加する電圧である、しきい値電圧が大きくなり、ゲートバイアスが０Ｖのときのリーク電流（オフリーク電流）が低減されることになる。
【００４１】
なお、ｐＨＶＴＭＩＳＦＥＴの動作時には順方向（負）の基板バイアスＶbsを印加してしきい値を低下させ、待機時には０の基板バイアスＶbsを印加してしきい値を高くするように構成してもよい。
【００４２】
次に、基板バイアス係数について説明する。本実施形態においては、しきい値電圧Ｖthを低下させても、基板バイスＶbsの変化に対するしきい値電圧Ｖthの変化の比である基板バイアス定数γを大きくすることができ、それにより基板バイアスの変化に応じてＭＩＳトランジスタのしきい値電圧を大きくシフトさせることができる。このことは、以下のデータによって実証されている。
【００４３】
図３（ａ），（ｂ）は、ｐＶＴＭＩＳＦＥＴの価電子帯端のポテンシャルのシミュレーション結果を示す図であって、図３（ａ）は従来のＳｉ−ｐＶＴＭＩＳＦＥＴにおけるシミュレーション結果を示す図、図３（ｂ）は本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴいおけるシミュレーション結果を示す図である。
【００４４】
図３（ａ），（ｂ）において、横軸は基板の上面からの深さ方向における位置を表し、縦軸はポテンシャルを表している。ただし、ｐチャネル型ＭＩＳＦＥＴにおいては、キャリアがホールであることから負の方向に向かうほど、ポテンシャル（ホールの走行に対するポテンシャル）が大きい。従来のＳｉ−ｐＶＴＭＩＳＦＥＴ及び本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴのいずれにおいても、ボディ領域の不純物濃度は１×１０18ｃｍ-3であり、基板バイアスＶbsを０．６Ｖ（逆バイアス）から−０．６Ｖ（順バイアス）まで変化させており、ゲートバイアスＶｇは０Ｖである。また、図３（ａ），（ｂ）において、価電子帯端を示す曲線の端部は、本来、横軸における同一位置上に位置しているが、見やすくするため、価電子帯端を示す曲線はこの端部をずらして描かれている。図３（ａ），（ｂ）における点線は、それぞれ、Ｓｉチャネルのポテンシャル及びＳｉＧｅチャネルのポテンシャルを示している。
【００４５】
図３（ａ）と図３（ｂ）とを比較するとわかるように、本発明のｐＨＶＴＭＩＳＦＥＴのＳｉＧｅチャネルのポテンシャルは、従来のＳｉ−ｐＶＴＭＩＳＦＥＴのゲート絶縁膜との界面付近の領域に形成されるＳｉチャネルのポテンシャルに比べ、低くなっている。これは、ＳｉＧｅのバンドギャップがＳｉより小さいことに起因している。
【００４６】
また、図３（ｂ）に示すＳｉＧｅチャネルのポテンシャルの傾きΔＰ／ΔＶbs（＝約０．４５／１．０）は、図３（ａ）に示すＳｉチャネルのポテンシャルの傾きΔＰ／ΔＶbs（＝約０．４０／１．０）よりも大きい。つまり、ＳｉＧｅチャネルの価電子帯端のポテンシャルの変化の基板バイアスＶbsに対する依存性は、Ｓｉチャネルのそれより大きくなっている。つまり、ＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴの方が、基板バイアス係数γが大きいことを示している。これは、以下の理由によるものと推測される。つまり、従来のＳｉ−ｐＶＴＭＩＳＦＥＴでは、Ｓｉチャネルがゲート絶縁膜に接する部分、つまり半導体基板の上面付近に形成される。それに対し、本発明のｐＨＶＴＭＩＳＦＥＴでは、ＳｉＧｅチャネルがゲート絶縁膜からＳｉキャップ層の厚みだけ離れた位置に形成される、いわば埋め込みチャネル構造となっているので、基板バイアスＶbsの影響をより強く受けるものと考えられる。
【００４７】
図４は、従来のＳｉ−ｐＶＴＭＩＳＦＥＴ及び本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴのチャネルポテンシャルの基板バイアス依存性のシミュレーション結果を示す図である。図４において、横軸は基板バイアスＶbsを表し、縦軸はチャネルポテンシャルを表している。ただし、ｐチャネル型ＭＩＳＦＥＴにおいては、キャリアがホールであることから負の方向に向かうほど、ポテンシャル（ホールの走行に対するポテンシャル）が大きい。従来のＳｉ−ｐＶＴＭＩＳＦＥＴ及び本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴのいずれにおいても、ボディ領域の不純物濃度を１×１０18ｃｍ-3、２×１０18ｃｍ-3、及び５×１０18ｃｍ-3にそれぞれ変化させている。ゲートバイアスＶｇは０Ｖである。
【００４８】
図４に示されるように、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴにおいては、基板バイアスＶbsの変化に対するチャネルポテンシャルの変化（各直線の傾き）が従来のＳｉ−ｐＶＴＭＩＳＦＥＴにおけるそれよりも大きいことがより明確に示されている。つまり、ＶＴＭＩＳＦＥＴにおいて、従来のＳｉチャネル構造に代えて、埋め込み型のＳｉＧｅヘテロ接合チャネル構造を採用することにより、従来トレードオフの関係にあったしきい値電圧Ｖthの低下と基板係数γの増大とを併せて実現することができるという顕著な効果を得ることができる。重ねて強調すると、本発明は、ＳｉＧｅヘテロ接合チャネル構造に特有の高速動作特性に着目するとともに埋め込みチャネル構造が基板バイアスＶbsの影響をより強く受けるという知見に基づいてなされ、それによって、従来解決することができなかった、しきい値電圧Ｖthの低下と基板係数γの増大とがトレードオフの関係にあるという課題を、初めて解決することができたのである。
【００４９】
また、基板バイアスＶbsが強い逆バイアスである領域（Ｖbsが０．３Ｖ以上の領域）を除くと、ＳｉＧｅチャネルのポテンシャルがＳｉチャネルのポテンシャルよりも小さいことから、ＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴのしきい値電圧Ｖthの方がＳｉ−ｐＶＴＭＩＳＦＥＴのしきい値電圧Ｖthよりも低いこと、ボディ領域の不純物濃度を高くしてもしきい値電圧Ｖthを低く保持しうることがわかる。そして、これらのことから、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴは、さらに大きな基板バイアス係数γの実現が可能であること、及びショートチャネル効果に対しても強くなることがわかる。
【００５０】
なお、本実施形態においては、Ｓｉキャップ層２５の厚さを５ｎｍとしたが、Ｓｉキャップ層２５の厚さは１ｎｍ以上で１０ｎｍ以下の範囲にあることが好ましい。その理由は、Ｓｉキャップ層２５を熱酸化してゲート絶縁膜を安定に形成するためには、１ｎｍ程度の厚さが必要であること、Ｓｉキャップ層２５が厚すぎるとＳｉＧｅチャネル領域２４がゲート絶縁膜１６から遠くなるので基板バイアス係数γは大きくなるが、しきい値電圧Ｖthの低下度合いが小さくなること、短チャネル効果も顕著になるおそれがあること、などである。
【００５１】
ＳｉＧｅチャネル領域２４のＧｅ組成率は、高いほどしきい値電圧Ｖthを低くしうる点で好ましいが、あまりに高くなるとＳｉ−ＳｉＧｅ間の格子不整合に起因する歪みが緩和する膜厚である臨界膜厚が非現実的な程度に薄くなってしまうので、ＳｉＧｅチャネル領域のＧｅ組成率は、１５％以上で４０％以下の範囲にあることが好ましい。ＳｉＧｅチャネル領域２４の厚さは、３ｎｍ以上で２０ｎｍ以下の範囲にあることが好ましい。Ｓｉバッファ層１３は厚いほど基板バイアス係数γが小さくなり、しきい値電圧Ｖthが低下する。一方、あまりに厚いとしきい値電圧Ｖthが低下しすぎることから、その厚さは０ｎｍ以上で２０ｎｍ以下であることが好ましい。
【００５２】
次に、本実施形態のＳｉＧｅ−ＨＶＴＭＩＳＦＥＴの基本特性、つまり基板バイアスＶbsを印加しない状態での特性を、従来のＳｉ−ＶＴＭＩＳＦＥＴと比較する。
【００５３】
図５は、従来のＳｉ−ｐＶＴＭＩＳＦＥＴと、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴとのＶｇ−Ｉｄ特性を比較して示す図、図１６はゲートオーバードライブ電圧（Ｖg−Ｖth）の変化に対する相互コンダクタンスの変化を表す図である。図５において、基板不純物濃度は、いずれも１×１０18ｃｍ-3であり、基板バイアスＶbsはいずれも０Ｖである。既に説明した通りであるが、ＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴにおいては、しきい値電圧Ｖthが低減されていることがわかる。また、図１６に示すように、ＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴにおいては、相互コンダクタンス（ｇｍ）も増大していることがわかる。これは、ＳｉＧｅチャネル中におけるホールの移動度がＳｉチャネル中よりも大きいことによる。
【００５４】
図６（ａ），（ｂ）は、従来のＳｉ−ｐＶＴＭＩＳＦＥＴと本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴとにおけるＶｄ−Ｉｄ特性の変化を比較して示す図である。図６（ａ），（ｂ）においては、ゲートオーバードライブ電圧（Ｖｇ−Ｖth）をパラメータとして変化させている。しきい値電圧Ｖthを越えるゲートオーバードライブ電圧に対して、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴでは、従来のＳｉ−ｐＶＴＭＩＳＦＥＴの約１．２倍のドレイン飽和電流が得られていることがわかる。
【００５５】
図７は、従来のＳｉ−ｐＶＴＭＩＳＦＥＴと、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴとの低電界下におけるホールの有効移動度（Effective Mobility：μeff）を比較して示す図である。本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴは、従来のＳｉ−ｐＶＴＭＩＳＦＥＴに対して約２倍の高いホール移動度を有している。このように、ＶＴＭＩＳＦＥＴにおいてＳｉＧｅをチャネルに用いると、しきい値電圧Ｖthの低減、基板バイアス係数γの増大だけなく、高いホール移動度が得られるため、既に説明したような相互コンダクタンス（ｇｍ）の向上や、ドレイン飽和電流の増大という効果を発揮することができ、トランジスタの高速動作化を実現する点で非常に有効である。
【００５６】
図８（ａ），（ｂ）は、従来のＳｉ−ｐＶＴＭＩＳＦＥＴにおけるＶｇ−Ｉｄ特性を示す図であって、図８（ａ）はボディ領域の不純物濃度が２×１０17ｃｍ-3である場合における図、図８（ｂ）はボディ領域の不純物濃度が５×１０17ｃｍ-3である場合における図である。図９（ａ）〜（ｃ）は、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴにおけるＶｇ−Ｉｄ特性を示す図であって、図９（ａ）はボディ領域の不純物濃度が２×１０17ｃｍ-3である場合における図、図９（ｂ）はボディ領域の不純物濃度が５×１０17ｃｍ-3である場合における図、図９（ｃ）はボディ領域の不純物濃度が１×１０18ｃｍ-3である場合における図である。
【００５７】
図８（ａ），（ｂ）及び図９（ａ）〜（ｃ）においては、基板バイアスＶbsを−０．６Ｖから１Ｖまで０．２Ｖ刻みで変化させたときの各Ｖｇ−Ｉｄ特性曲線が図示されている。例えば、図９（ｂ）に示す特性から、ＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴの動作時には基板バイアスＶbsを−０．６Ｖに、待機時には基板バイアスＶbsを０Ｖに制御することにより、動作時における高い電流駆動力（例えばゲート電圧Ｖg＝−１．０Ｖのとき、ドレイン電流Ｉd＝約１×１０-4Ａ）、待機時における高いしきい値電圧Ｖth（Ｖth＝約０．３Ｖ）とが得られることがわかる。また、ＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴの動作時には基板バイアスＶbsを０Ｖに、待機時には基板バイアスＶbsを１Ｖに制御することによっても、動作時における高い電流駆動力と、待機時における高いしきい値電圧Ｖthとが得られることがわかる。
【００５８】
図８（ａ），（ｂ）及び図９（ａ）〜（ｃ）を比較するとわかるように、ボディ領域の不純物濃度及び基板バイアスＶbsが同一の場合、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴの方がしきい値電圧が小さく、かつ、基板バイアスＶbsの変化に対するＶｇ−Ｉｄ特性の変化幅が大きいことがわかる。例えば、ボディ領域の不純物濃度が５×１０17ｃｍ-3でかつ基板バイアスＶbsが０Ｖの場合（図８（ｂ）及び図９（ｂ））で比較すると、従来のＳｉ−ｐＶＴＭＩＳＦＥＴではしきい値電圧Ｖthが約０．０Ｖであるのに対し、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴではしきい値電圧Ｖthが約０．３Ｖである。ｐチャンネル型のＭＩＳＦＥＴではしきい値電圧は負の方向に絶対値が大きくなる程高くなるので、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴの方がしきい値電圧が低い。また、例えば、図８（ｂ）と図９（ｂ）とを比較すると、各基板バイアスＶbsに対応するＶｇ−Ｉｄ特性曲線群の図面右下方に向けた広がりの幅が図９（ｂ）、すなわち、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴの方が大きい。
【００５９】
このように、ＶＴＭＩＳＦＥＴにおいて、ＳｉＧｅチャネルを設けることにより、しきい値電圧Ｖthの低電圧化と、基板バイアスＶbsに対するしきい値電圧Ｖthのシフト（基板バイアス係数γ）の増大を図りうることが実証されている。
【００６０】
また、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴにおいては、順方向の基板バイアスＶbsを印加したときのしきい値電圧Ｖthの低下が著しくなっている。つまり、順方向の基板バイアスＶbsを印加することにより、大きなドレイン電流Ｉｄが得られる。この順方向の基板バイアスの印加時におけるしきい値電圧Ｖthの大きな低下は、ＳｉＧｅのバンドギャップがＳｉより小さいため、ソースから見たＳｉＧｅチャネル領域のホールの走行に対するポテンシャルが小さいことに起因している。
【００６１】
一方、図８（ａ）より図８（ｂ）の方が、各基板バイアスＶbsに対応するＶｇ−Ｉｄ特性曲線群の図面右下方に向けた広がりの幅が大きくなっており、また、図９（ａ）、図９（ｂ）、図９（ｃ）の順に各基板バイアスＶbsに対応するＶｇ−Ｉｄ特性曲線群の図面右下方に向けた広がりの幅が大きくなっていることから明らかなように、ボディ領域の不純物濃度を高くしていくと、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴ、従来のＳｉ−ｐＶＴＭＩＳＦＥＴ共に、基板バイアス係数γが増大している。また、ボディ領域の不純物濃度が高いほど、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴと従来のＳｉ−ｐＶＴＭＩＳＦＥＴＳｉとにおける基板バイアス係数γの差がより顕著になる。
【００６２】
図１０は、従来のＳｉ−ｐＶＴＭＩＳＦＥＴと本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴとにおけるしきい値電圧Ｖthの基板バイアス依存性を、ボディ領域の不純物濃度をパラメータとして示す図、図１７は図１０の各プロットの数値、基板バイアス係数、及び逆バイアス時の基板バイアス係数に対する順バイアス時の基板バイアス係数の比を表す表である。図１７において、逆バイアス時の基板バイアス係数γ1は、基板バイアスＶbsが０Ｖのときのしきい値電圧Ｖthと基板バイアスＶbsが−０．４Ｖのときのしきい値電圧Ｖthとの差電圧をその間の基板バイアスＶbsの変化量で除算して得られた値で、当該区間における平均基板バイアス係数を表している。順バイアス時の基板バイアス係数γ2は、基板バイアスＶbsが−０．４Ｖのときのしきい値電圧Ｖthと基板バイアスＶbsが０Ｖのときのしきい値電圧Ｖthとの差電圧をその間の基板バイアスＶbsの変化量で割ったもので、当該区間における平均基板バイアス係数を表している。基板バイアス係数比は、逆バイアス時の基板バイアス係数γ1に対する順バイアス時の基板バイアス係数γ2の比を表している。
【００６３】
図１０及び図１７から明らかなように、ボディ領域の不純物濃度が高くなると、しきい値電圧Ｖthが高くなるとともに、基板バイアス係数γ（図１０の各曲線の傾き）が大きくなっている。また、埋め込み型のＳｉＧｅチャネルとすることでしきい値電圧の低減と基板バイアス係数γの増大が図られていることがよくわかる。さらに、ＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴにおいては、順方向に基板バイアス（負の電圧）を印加した場合には、しきい値電圧Ｖthの低下（正の方向）が特に著しい。これは、前述のとおり、ＳｉＧｅチャネルのポテンシャルがＳｉチャネルよりも小さいことに起因しており、より高い駆動力を有することを示している。
【００６４】
以上のことを数値で示すと、図１７から明らかなように、従来のＳｉ−ｐＶＴＭＩＳＦＥＴでは、基板バイアスＶbsが０Ｖであるときのしきい値電圧の絶対値が最低０．２７３（ボディ領域の不純物濃度：５×１０17ｃｍ-3）であるのに対し、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴでは、基板バイアスＶbsが０Ｖであるときのしきい値電圧の絶対値が最低０．１３２（ボディ領域の不純物濃度：１×１０18ｃｍ-3）である。つまり、本発明によって初めて基板バイアスＶbsが０Ｖのときのしきい値電圧の絶対値が０．２Ｖ以下であるＶＴＭＩＳＦＥＴが得られた。また、このことは逆に言えば、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴでは、基板バイアスＶbsが０Ｖであるときのしきい値電圧を従来のＳｉ−ｐＶＴＭＩＳＦＥＴと同等にすれば、ボディ領域の不純物濃度を高くし、それによって、基板バイアス係数γを高くすることができることを意味している。具体的には、図１７から明らかなように、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴでは、ボディ領域の不純物濃度を１×１０18ｃｍ-3以上とすることができる。
【００６５】
また、従来のＳｉ−ｐＶＴＭＩＳＦＥＴでは、基板バイアスＶbsが０Ｖ付近であるときの基板バイアス係数γ0の絶対値が最大０．４４０（ボディ領域の不純物濃度：１×１０18ｃｍ-3）であるのに対し、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴでは、基板バイアスＶbsが０Ｖ付近であるときの基板バイアス係数γ0の絶対値が最小でも０．５７３（ボディ領域の不純物濃度：１×１０18ｃｍ-3）である。つまり、本発明によって初めて、基板バイアスＶbsが０Ｖ付近であるときの基板バイアス係数γ0の絶対値が０．４５Ｖ以上であるＶＴＭＩＳＦＥＴが得られた。これにより、従来のＶＴＭＩＳＦＥＴより基板バイアスＶbsを大きくシフトさせることができ、それによって、ＶＴＭＩＳＦＥＴの動作時にはしきい値電圧を下げてオン電流を大きくし、ＶＴＭＩＳＦＥＴの待機時にはしきい値電圧を高くして、サブスレッショールドリーク電流（オフリーク電流）を低減することができる。
【００６６】
さらに、ＶＴＭＩＳＦＥＴの動作時における大きなオン電流を確保する観点からは、順方向の基板バイアス係数が大きいことが望ましい。この順方向の基板バイアス係数の大きさを評価するために、これを逆方向の基板バイアス係数に対する比で表したものが、図１７の基板バイアス係数比（以下、基板バイアス係数比という）である。この基板バイアス係数比を見ると、従来のＳｉ−ｐＶＴＭＩＳＦＥＴでは、基板バイアス係数比が最大１．２８６（ボディ領域の不純物濃度：５×１０17ｃｍ-3）であるのに対し、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴでは、この基板バイアス係数比が最小でも１．３１８（ボディ領域の不純物濃度：５×１０18ｃｍ-3）である。つまり、本発明によって初めて、基板バイアス係数比が１．３以上であるＶＴＭＩＳＦＥＴが得られた。これにより、ＶＴＭＩＳＦＥＴの動作時における大きなオン電流を確保することができる。
【００６７】
そして、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴでは、ボディ領域の不純物濃度を調整することにより基板バイアス係数としきい値電圧とを所望の値に設定できる。従って、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴでは、基板バイアスが０Ｖのときのしきい値電圧の絶対値を０．２Ｖ以下に設定することが好ましい。また、基板のボディ領域の不純物濃度を１×１０18ｃｍ-3以上に設定するのが好ましい。また、基板バイアスが０Ｖのときの基板バイアス係数γ0の絶対値を０．４５以上に設定することが好ましい。また、基板バイアス係数比を１．３以上に設定することが好ましく、１．３１８以上に設定することがさらに好ましい。これにより、上述の効果が得られる。
【００６８】
図１１（ａ），（ｂ）は、従来のＳｉ−ｐＶＴＭＩＳＦＥＴ及び本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴのしきい値電圧を互いに揃えたときのＶｇ−Ｉｄ特性を、基板バイアスをパラメータとして示す図であって、図１１（ａ）は従来のＳｉ−ｐＶＴＭＩＳＦＥＴのＶｇ−Ｉｄ特性を示す図、図１１（ｂ）は本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴのＶｇ−Ｉｄ特性を示す図である。図１１（ａ），（ｂ）においては、基板バイアスＶbsが０Ｖの時に、両者のしきい値電圧Ｖthがほぼ等しくなるように、各ＶＴＭＩＳＦＥＴのボディ領域の不純物濃度を調整している。このとき、Ｓｉ−ｐＶＴＭＩＳＦＥＴのボディ領域の不純物濃度は５×１０17ｃｍ-3であり、ＳｉＧｅ−ＨＶＴＭＩＳＦＥＴのボディ領域の不純物濃度は、その２倍の１×１０18ｃｍ-3である。
【００６９】
したがって、本発明のＳｉＧｅ−ＨＶＴＭＩＳＦＥＴは、チャネル領域がＳｉＧｅによって構成されているために、ボディ領域の不純物濃度を高くしながら、しきい値電圧をＳｉ−ｐＶＴＭＩＳＦＥＴと同等に調整することができる。その結果、ＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴでは、Ｓｉ−ｐＶＴＭＩＳＦＥＴに比べて非常に大きな基板バイアス係数γを実現している。これは、ＳｉＧｅボディ領域２３の不純物濃度を高く維持しうることと、埋め込みチャネル構造を採用しうることに起因している。そして、本発明のＳｉＧｅ−ＨＶＴＭＩＳＦＥＴにより、待機時には基板バイアスＶbsを大きくしてオフリーク電流を抑制しつつ、動作時には基板バイアスＶbsを小さくして高い駆動電流を有する高性能なトランジスタを実現することができる。
【００７０】
図１２は、図１１に示される従来のＳｉ−ｐＶＴＭＩＳＦＥＴ及び本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴのＶｇ−Ｉｄ特性を、オン電流Ｉon−オフリーク電流Ｉoff 特性として表した図である。各ＶＴＭＩＳＦＥＴのドレイン電圧は−１Ｖに固定されている。図１２において、横軸はオン電流Ｉon（ドレイン電流）を表し、縦軸はオフ電流Ｉoff を表している。図１２において、白い円形のプロット２０３（以下、単にプロット２０３という）、及び白い正方形のプロット２０１（以下、単にプロット２０１という）は、それぞれ、従来のＳｉ−ｐＶＴＭＩＳＦＥＴのオン電流Ｉon、及びオフリーク電流Ｉoff のデータを表し、黒い円形のプロット２０４（以下、単にプロット２０４という）、及び黒い正方形のプロット２０２（以下、単にプロット２０２という）は、それぞれ、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴのオン電流Ｉon（ドレイン電流）、及びオフリーク電流Ｉoff のデータを表している。また、プロット２０３及びプロット２０４は、動作時の基板バイアスＶbsが−０．４Ｖで、待機時の基板バイアスＶbsが０．８ＶのＶｇ−Ｉｄ特性線から得られたプロットであり、プロット２０１及びプロット２０２は、動作時の基板バイアスＶbsが０Ｖで待機時の基板バイアスＶbsが０．８ＶのＶｇ−Ｉｄ特性線から得られたプロットである。
【００７１】
図１２からわかるように、従来のＳｉ−ｐＶＴＭＩＳＦＥＴ及び本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴにおいて、オフリーク電流Ｉoff の値が同じときには、従来のＳｉ−ｐＶＴＭＩＳＦＥＴ（プロット２０１，２０３）よりも本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴ（プロット２０２，２０４）の方が高いオン電流Ｉonが得られている。これは、ボディ領域の不純物濃度が高くかつ埋め込みチャネル構造をしたＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴが高い基板バイアス係数γを有していることにより大きくしきい値電圧がシフトしていること、また、ＳｉＧｅチャネル領域２４中のホールの移動度がＳｉチャネル領域に比べて大きいことに起因している。さらに、動作時における基板バイアスＶbsを順方向にバイアスした場合（Ｖbs＝−０．４Ｖ）には、従来のＳｉ−ｐＶＴＭＩＳＦＥＴと本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴそのオン電流Ｉonの差はより顕著となっている。言い換えると、高いＩon／Ｉoff 比を得ることができる。
【００７２】
つまり、本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴにおいて、動作時における基板バイアスＶbsを順方向の値とすることは、より高いオン電流Ｉon（ドレイン電流Ｉｄ）を得るために有効である。これは、ＳｉＧｅチャネル領域２４のキャリア走行に対するポテンシャルが小さいために、動作時と待機時との間におけるしきい値電圧Ｖthの相違が顕著であるからである。逆にいうと、動作時における基板バイアスＶbsを順方向バイアスとした状態で駆動するＭＩＳトランジスタにおいては、チャネル領域をキャップ層よりもバンドギャップの小さい材料で構成し、かつ、埋め込みチャネル構造を採ることが効果的であることを示している。
【００７３】
以上のように、本実施形態においては、しきい値電圧Ｖthを低下させても、基板バイスＶbsの変化に対するしきい値電圧Ｖthの変化の比である基板バイアス係数γを大きくすることができ、基板バイアスの変化に応じてＶＴＭＩＳトランジスタのしきい値電圧を大きくシフトさせることができるので、待機時のオフリーク電流を低減しつつ、動作時における電流駆動力を大きくすることができる。つまり、高速動作かつ低消費電力のトランジスタとして有効である。
【００７４】
また、ボディ領域の不純物濃度を高くしても、しきい値電圧Ｖthを低く保つことができるため、短チャネル効果に対する耐性が向上し、ゲート長の短いトランジスタにおいても正常な動作を維持することができるので、高集積化・高性能化を図ることができる。
【００７５】
なお、本実施形態においては、本発明をＳｉＧｅチャネル領域を有するｐＨＶＴＭＩＳＦＥＴに適用した例を説明したが、本発明は、Ｓｉ基板上にＣを微量含むＳｉＣチャネル領域（特にｎチャネル型）やＣを微量含むＳｉＧｅＣチャネル領域（ｐチャネル型及びｎチャネル型）を有するＨＶＴＭＩＳＦＥＴに適用することも可能であることは言うまでもない。本発明をＳｉ基板上にＣを微量含むＳｉＣチャネル領域を有するＨＶＴＭＩＳＦＥＴに適用した場合には、伝導帯端に形成される大きなバンドの不連続（ヘテロ障壁）を利用して、高速動作かつ低消費電力のトランジスタとして機能するｎチャネル型ＭＩＳＦＥＴ（ｎＨＶＴＭＩＳＦＥＴ）を得ることができる。
【００７６】
また、本実施形態においては、バルクのＳｉ基板を用いた例を示したが、ＳＯＩ基板を用いてもよい。ＳＯＩ基板を用いた場合には、各ＨＶＴＭＩＳＦＥＴの各ボディ領域同士の電気的接続を分離することが容易になるので、各ＨＶＴＭＩＳＦＥＴごとに基板バイアスＶbsを制御することが容易である。
【００７７】
（第２の実施形態）
本実施形態においては、本発明をＳｉＧｅチャネルを有する相補型のＨＶＴＭＩＳデバイス（ｃＨＶＴＭＩＳデバイス）に適用する例について説明する。
【００７８】
図１３（ａ），（ｂ），（ｃ）は、本実施形態のｃＨＶＴＭＩＳデバイスの構成を示す図であって、図１３（ａ）は本実施形態のｃＨＶＴＭＩＳデバイスの構造を示す断面図、図１３（ｂ）はｐＨＶＴＭＩＳＦＥＴのゲートバイアス印加時（動作時）におけるバンド状態を示すエネルギバンド図、図１３（ｃ）はｎＨＶＴＭＩＳＦＥＴのゲートバイアス印加時（動作時）におけるバンド状態を示すエネルギバンド図である。
【００７９】
図１３（ａ）に示すように、本実施形態のｃＨＶＴＭＩＳデバイスは、ｐ型のＳｉ基板１０と、Ｓｉ基板に酸素イオンを注入するなどの方法により形成された埋め込み酸化膜１１と、埋め込み酸化膜１１の上に設けられたｐチャネル型ＨＶＴＭＩＳＦＥＴ（ｐＨＶＴＭＩＳＦＥＴ）用の半導体層３０と、埋め込み酸化膜１１の上に設けられたｎチャネル型ＨＶＴＭＩＳＦＥＴ（ｎＨＶＴＭＩＳＦＥＴ）用の半導体層８０とを有している。半導体層３０は、それぞれＳＯＩ基板の上部を構成する上部Ｓｉ膜１２と、上部Ｓｉ膜１２の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚さ約１０ｎｍのＳｉバッファ層１３と、Ｓｉバッファ層１３の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚さ約１５ｎｍのＳｉＧｅ膜１４（Ｇｅ組成率３０％）と、ＳｉＧｅ膜１４の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚さ約５ｎｍのＳｉキャップ層１５とを備えている。一方、半導体層８０は、埋め込み酸化膜１１の上に設けられた上部Ｓｉ膜５２と、上部Ｓｉ膜５２の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉバッファ層５３と、Ｓｉバッファ層５３の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉＧｅ膜５４と、ＳｉＧｅ膜５４の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉ膜５５とを備えている。半導体層８０のＳｉバッファ層５３、ＳｉＧｅ膜５４、Ｓｉ膜５５の厚さは、半導体層３０のＳｉバッファ層１３、ＳｉＧｅ膜１４、Ｓｉキャップ層１５の厚さとそれぞれ等しい。
【００８０】
また、ｃＨＶＴＭＩＳデバイスは、半導体層３０，８０の上にそれぞれ設けられたシリコン酸化膜からなるゲート絶縁膜１６，５６と、ゲート絶縁膜１６，５６の上にそれぞれ設けられたゲート電極１７，５７と、ゲート電極１７，５７の側面上にそれぞれ設けられたサイドウォール１８，５８とを備えている。そして、半導体層３０のうち平面視においてゲート電極１７の両側方に位置する領域には高濃度のｐ型不純物を含むソース領域２０ａ及びドレイン領域２０ｂが設けられている。また、半導体層８０のうち平面視においてゲート電極５７の両側方に位置する領域には高濃度のｎ型不純物を含むソース領域６０ａ及びドレイン領域６０ｂが設けられている。また、上部Ｓｉ膜１２のうちソース・ドレイン領域２０ａ，２０ｂ間に位置する領域には、高濃度のｎ型不純物を含むＳｉボディ領域２２が設けられ、Ｓｉバッファ層１３のうちソース・ドレイン領域２０ａ，２０ｂ間に位置する領域には低濃度のｎ型不純物を含むｎ- Ｓｉ領域２３が設けられ、ＳｉＧｅ膜１４のうちソース・ドレイン領域２０ａ，２０ｂ間に位置する領域には低濃度のｎ型不純物を含むＳｉＧｅチャネル領域２４が設けられ、Ｓｉ膜１５のうちソース・ドレイン領域２０ａ，２０ｂ間に位置する領域には低濃度のｎ型不純物を含むＳｉキャップ層２５が設けられている。また、上部Ｓｉ膜５２のうちソース・ドレイン領域６０ａ，６０ｂ間に位置する領域には高濃度のｐ型不純物を含むＳｉボディ領域６２が設けられ、Ｓｉバッファ層５３のうちソース・ドレイン領域６０ａ，６０ｂ間に位置する領域には低濃度のｐ型不純物を含むｐ- Ｓｉ領域６３が設けられ、ＳｉＧｅ膜５４のうちソース・ドレイン領域６０ａ，６０ｂ間に位置する領域には低濃度のｐ型不純物を含むＳｉＧｅチャネル領域６４が設けられ、Ｓｉ膜６５のうちソース・ドレイン領域６０ａ，６０ｂ間に位置する領域には低濃度のｐ型不純物を含むＳｉキャップ層６５が設けられている。
【００８１】
なお、図示しないが、基板上には、層間絶縁膜、層間絶縁膜を貫通してソース・ドレイン領域２０ａ，２０ｂ，６０ａ，６０ｂに接触するコンタクト、コンタクトに接続されて層間絶縁膜の上に延びるソース・ドレイン電極などが設けられている。
【００８２】
本実施形態のｃＨＶＴＭＩＳデバイスの製造工程においては、ＳＯＩ基板の一部である上部Ｓｉ膜（ボディ領域）は、結晶成長前にあらかじめイオン注入により濃度が約１×１０18atoms ・ｃｍ-3の不純物がドープされたｎ+ Ｓｉ層（ｐＨＶＴＭＩＳＦＥＴ領域）とｐ+ Ｓｉ層（ｎＨＶＴＭＩＳＦＥＴ領域）とになっており、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉバッファ層、ＳｉＧｅチャネル領域、Ｓｉキャップ層は、いずれもａｓ−ｇｒｏｗｎの状態では、不純物がドープされていないアンドープ層となっている。この時、Ｓｉバッファ層の厚みは１０ｎｍであり、ＳｉＧｅチャネル層の厚みは１５ｎｍであり、Ｓｉキャップ層の厚みは５ｎｍである。また、ＳｉＧｅチャネル領域におけるＧｅ含有率は３０％である。ＳｉＧｅ膜、Ｓｉキャップ層の結晶成長が終了した後に、ｎＨＶＴＭＩＳＦＥＴ領域のＳｉＧｅチャネル領域付近には、濃度が約１×１０17atoms ・ｃｍ-3のｐ型不純物がイオン注入によりドープされる。また、ｐＨＶＴＭＩＳＦＥＴ領域のＳｉＧｅチャネル領域の付近には、濃度が約１×１０17atoms ・ｃｍ-3のｎ型不純物がイオン注入によりドープされる。ただし、ＳｉＧｅ膜、Ｓｉキャップ層はアンドープ層でもよい。そして、最上層のＳｉキャップ層を熱酸化することにより得られるシリコン酸化膜をゲート絶縁膜とし、その上には高濃度のｎ型不純物がドープされたポリシリコンからなるｎ+ 型のゲート電極と、高濃度のｐ型不純物がドープされたポリシリコンからなるｐ+ 型のゲート電極とが形成される。その後、各ゲート電極の両側には、高濃度のｎ型不純物がイオン注入されたｎ+ 型のソース・ドレイン領域と、高濃度のｐ型不純物がドープされたｐ+ 型のソース・ドレイン領域とが形成され、その上方にソース電極・ドレイン電極がそれぞれ形成される。また、図示されていないが、上部Ｓｉ膜（Ｓｉボディ領域２２，６２）はコンタクトによって上層の配線に接続されている。
【００８３】
図１３（ｂ）に示すように、ｐＨＶＴＭＩＳＦＥＴにおいては、動作時には第１の実施形態で説明したように、基板バイアスＶbsが０バイアスまたは順バイアスであって、ゲートバイアスの印加により、ＳｉＧｅチャネル領域２４にホールの走行に対するポテンシャルの小さいｐチャネルが形成される。
【００８４】
図１３（ｃ）に示すように、ｎＨＶＴＭＩＳＦＥＴにおいては、動作時には基板バイアスＶbsが０バイアスまたは順バイアスであって、ゲートバイアスの印加により、Ｓｉキャップ層６５にｎチャネルが形成される。つまり、ＳｉとＳｉＧｅのヘテロ接合においては、伝導帯にはほとんどバンド不連続が生じないので、本実施形態のｃＨＶＴＭＩＳデバイス中のｎＨＶＴＭＩＳＦＥＴは、従来のｎチャネル型のＳｉ−ＶＴＭＩＳＦＥＴと同等の動作機能を有している。
【００８５】
本実施形態のｃＨＶＴＭＩＳデバイスは、簡単な工程で相補型のＨＶＴＭＩＳデバイスを製造しうる利点がある。
【００８６】
特に、ｎＨＶＴＭＩＳＦＥＴのＳｉボディ領域６２にドープする不純物としてボロンを用いた場合にも、Ｓｉバッファ領域６３とＳｉキャップ層６５との間にＳｉＧｅチャネル領域６４が存在しているので、Ｓｉボディ領域６２からＳｉキャップ層６５へのボロンの拡散が抑制される。したがって、Ｓｉキャップ層６５のうちゲート絶縁膜５６との界面付近の領域に形成されるチャネル領域の不純物濃度が低減される。これは、ＳｉＧｅ領域中のボロンの拡散係数がＳｉ領域中のそれより小さいことに起因している。その結果、ｎＨＶＴＭＩＳＦＥＴのしきい値電圧Ｖthを低減することができるとともに、不純物散乱に伴う、電子の移動度の劣化が抑制できるために、高い電流駆動力を実現することができる。また、ｎＨＶＴＭＩＳＦＥＴのしきい値電圧を低減できることから、Ｓｉボディ領域６２の不純物濃度を高めて基板バイアス係数γを増大させることもできる。
【００８７】
（第３の実施形態）
上記第１、第２実施形態では、チャネル領域をＳｉＧｅにより構成したが、チャネル領域をＣ（カーボン）の含有率が０．０１％〜２％（例えば約１％）であるＳｉＧｅＣにより構成してもよい。ＳｉＧｅチャネル領域にＣを微量に添加すると、その効果はさらに高まる。ＳｉＧｅ結晶はイオン注入によって結晶構造の好ましくない変化を引き起こす傾向が強いが、チャネル領域をＳｉＧｅＣによって構成することにより、イオン注入に起因する結晶構造の好ましくない変化を抑制することができる。
【００８８】
図１４（ａ），（ｂ），（ｃ）は本実施形態のｃＨＶＴＭＩＳデバイスの構成を示す図であって、図１４（ａ）は本実施形態のｃＨＶＴＭＩＳデバイスの構造を示す断面図、図１４（ｂ）はｐＨＶＴＭＩＳＦＥＴのゲートバイアス印加時（動作時）におけるバンド状態を示すエネルギバンド図、図１４（ｃ）はｎＨＶＴＭＩＳＦＥＴのゲートバイアス印加時（動作時）におけるバンド状態を示すエネルギバンド図である。本実施形態においては、チャネル領域はＳｉＧｅＣによって構成されている。
【００８９】
図１４（ａ）に示すｃＨＶＴＭＩＳデバイスは、ｐＨＶＴＭＩＳＦＥＴ、ｎＨＶＴＭＩＳＦＥＴにおいて、図１３に示すＳｉＧｅ膜１４、５４に代えてＳｉＧｅＣ膜１９，５９を設け、ＳｉＧｅチャネル領域２４，６４に代えてＳｉＧｅＣチャネル領域２９，６９を設けることによって得られる。その他の部分の構造は、図１３に示すｃＨＶＴＭＩＳデバイスの構造と同じである。
【００９０】
図１４（ｂ），（ｃ）に示すように、本実施形態においては、ｐＨＶＴＭＩＳＦＥＴ、ｎＨＶＴＭＩＳＦＥＴ双方に、埋め込みチャネル（ＳｉＧｅＣ埋め込みｐチャネル及びＳｉＧｅＣ埋め込みｎチャネル）が形成される。
【００９１】
図１５は、本実施形態のｎＨＶＴＭＩＳＦＥＴ及びｐＨＶＴＭＩＳＦＥＴに基板バイアスＶbsを印加するための回路構成を示すブロック回路図である。図１５に示すように、基板バイアス制御回路５０により、ｎＨＶＴＭＩＳＦＥＴのｐウエル（ｐボディ領域）及びｐＨＶＴＭＩＳＦＥＴのｎウエル（ｎボディ領域）に、動作時にはしきい値電圧が低くなり、待機時にはしきい値電圧が高くなるように基板バイアスＶbsが印加される。基板バイアスが印加される領域は、チャネル領域の下方であればよく、ウエルやボディ領域などと呼ばれる領域である。この領域は、ｎチャネル型トランジスタではｐ型領域であり、ｐチャネル型トランジスタではｎ型領域である。
【００９２】
本実施形態によると、チャネル領域をＳｉＧｅＣにより構成することにより、価電子帯及び伝導帯共にＳｉ／ＳｉＧｅＣヘテロ接合部におけるバンド不連続（ヘテロ障壁）を生じさせることにより、ｎチャネル・ｐチャネルともに埋め込みチャネル構造とすることができる。すなわち、ｎＨＶＴＭＩＳＦＥＴも埋め込みｎチャネルを有しているので、第１の実施形態におけるｐＨＶＴＭＩＳＦＥＴと同様に、しきい値電圧Ｖthの低減と基板バイアス係数γの増大とを併せて得ることができる。よって、ｐＨＶＴＭＩＳＦＥＴ、ｎＨＶＴＭＩＳＦＥＴ共に高いＩon／Ｉoff 比を実現することができる。しかも、１つのエピタキシャル工程によってｐチャネル領域（ＳｉＧｅＣチャネル領域２９）及びｎチャネル領域（ＳｉＧｅＣチャネル領域６９）を構成するＳｉＧｅＣ膜１９，５９が形成されるために、製造コストの低減が可能である。
【００９３】
また、第２の実施形態において説明したように、本実施形態のｃＨＶＴＭＩＳデバイスにおいても、ＳｉＧｅＣチャネル領域６９の存在によって、Ｓｉボディ領域６２からＳｉキャップ層６５へのボロンの拡散を抑制する効果がより顕著に発揮される。すなわち、Ｃ原子が、不純物の増殖拡散の原因となる原子空孔を埋めるからと考えられる。
【００９４】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【００９５】
本発明に係る半導体装置は、電池駆動による携帯情報端末装置等に用いられるＭＩＳトランジスタとして有用である。
【図面の簡単な説明】
【００９６】
【図１】本発明の第１の実施形態のＳｉＧｅ層をチャネルに用いたヘテロ接合型のｐＨＶＴＭＩＳＦＥＴの断面図及び平面図である。
【図２】図１（ａ），（ｂ）のｐＨＶＴＭＩＳＦＥＴのゲート電極、ゲート絶縁膜、Ｓｉキャップ層、ＳｉＧｅチャネル領域２４、ｎ- Ｓｉ層及びＳｉボディ領域を通過する断面におけるエネルギバンド図であって、図２（ａ）はビルトイン状態におけるエネルギバンド図、図２（ｂ）はゲートバイアス印加時（動作時）におけるエネルギバンド図、図２（ｃ）はゲートバイアス非印加時（待機時）におけるエネルギバンド図である。
【図３】ｐＶＴＭＩＳＦＥＴの価電子帯端のポテンシャルのシミュレーション結果を示す図であって、図３（ａ）は従来のＳｉ−ｐＶＴＭＩＳＦＥＴにおけるシミュレーション結果を示す図、図３（ｂ）は本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴにおけるシミュレーション結果を示す図である。
【図４】Ｓｉ−ｐＶＴＭＩＳＦＥＴとＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴとのチャネルポテンシャルの基板バイアス依存性のシミュレーション結果を示す図である。
【図５】Ｓｉ−ｐＶＴＭＩＳＦＥＴと、ＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴとのＶｇ−Ｉｄ特性を比較して示す図である。
【図６】Ｓｉ−ｐＶＴＭＩＳＦＥＴとＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴとにおけるＶｇ−Ｉｄ特性の変化を比較して示す図である。
【図７】Ｓｉ−ｐＶＴＭＩＳＦＥＴと、ＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴとの低電界下におけるホールの有効移動度を比較して示す図である。
【図８】従来のＳｉ−ｐＶＴＭＩＳＦＥＴにおけるＶｇ−Ｉｄ特性を示す図であって、図８（ａ）はボディ領域の不純物濃度が２×１０17ｃｍ-3である場合における図、図８（ｂ）はボディ領域の不純物濃度が５×１０17ｃｍ-3である場合における図である。
【図９】本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴにおけるＶｇ−Ｉｄ特性を示す図であって、図９（ａ）はボディ領域の不純物濃度が２×１０17ｃｍ-3である場合における図、図９（ｂ）はボディ領域の不純物濃度が５×１０17ｃｍ-3である場合における図、図９（ｃ）はボディ領域の不純物濃度が１×１０18ｃｍ-3である場合における図である。
【図１０】Ｓｉ−ｐＶＴＭＩＳＦＥＴとＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴとにおけるしきい値電圧の基板バイアス依存性を示す図である。
【図１１】従来のＳｉ−ｐＶＴＭＩＳＦＥＴ及び本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴのしきい値電圧を互いに揃えたときのＶｇ−Ｉｄ特性を、基板バイアスをパラメータとして示す図であって、図１１（ａ）は従来のＳｉ−ｐＶＴＭＩＳＦＥＴのＶｇ−Ｉｄ特性を示す図、図１１（ｂ）は本発明のＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴのＶｇ−Ｉｄ特性を示す図である。
【図１２】図１１に示されるＳｉ−ｐＶＴＭＩＳＦＥＴ及びＳｉＧｅ−ｐＨＶＴＭＩＳＦＥＴのＶｇ−Ｉｄ特性をＩon−Ｉoff 特性として表した図である。
【図１３】本発明の第２実施形態のｃＨＶＴＭＩＳデバイスの構成を示す図であって、図１３（ａ）は本実施形態のｃＨＶＴＭＩＳデバイスの構造を示す断面図、図１３（ｂ）はｐＨＶＴＭＩＳＦＥＴのゲートバイアス印加時（動作時）におけるバンド状態を示すエネルギバンド図、図１３（ｃ）はｎＨＶＴＭＩＳＦＥＴのゲートバイアス印加時（動作時）におけるバンド状態を示すエネルギバンド図である。
【図１４】本発明の第２の実施形態のｃＨＶＴＭＩＳデバイスの構成を示す図であって、図１４（ａ）は本実施形態のｃＨＶＴＭＩＳデバイスの構造を示す断面図、図１４（ｂ）はｐＨＶＴＭＩＳＦＥＴのゲートバイアス印加時（動作時）におけるバンド状態を示すエネルギバンド図、図１４（ｃ）はｎＨＶＴＭＩＳＦＥＴのゲートバイアス印加時（動作時）におけるバンド状態を示すエネルギバンド図である。
【図１５】本発明の第３の実施形態のｎＨＶＴＭＩＳＦＥＴ及びｐＨＶＴＭＩＳＦＥＴに基板バイアスＶbsを印加するための回路構成を示すブロック回路図である。
【図１６】ゲート電圧としきい値電圧との差電圧の変化に対する相互コンダクタンスの変化を表す図である。
【図１７】図１０の各プロットの数値、基板バイアス係数、及び逆バイアス時の基板バイアス係数に対する順バイアス時の基板バイアス係数の比を表す表である。
【００９７】
である。
【符号の説明】
【００９８】
１０  Ｓｉ基板
１１  埋め込み酸化膜
１２  上部Ｓｉ膜
１３，５３  Ｓｉバッファ層
１４，５４  ＳｉＧｅ膜
１５，６５  Ｓｉキャップ層
１６，５６  ゲート絶縁膜
１７，５７  ゲート電極
１９，５９  ＳｉＧｅＣ膜
２０ａ，６０ａ  ソース領域
２０ｂ，６０ｂ  ドレイン領域
２２,６２  Ｓｉボディ領域
２３  ｎ-Ｓｉ領域
２４，６４  ＳｉＧｅチャネル領域
２５，６５  Ｓｉキャップ領域
２６ａ  ソースコンタクト
２６ｂ  ドレインコンタクト
２７  ボディコンタクト
２９，６９  ＳｉＧｅＣチャネル領
３０  素子分離領域
６３  ｐ-Ｓｉ領域
８０  半導体層
２０１〜２０４  プロット
Ｖｂｓ  基板バイアス
Ｖｇ  ゲートバイアス
Ｖｔｈ  しきい値電圧  
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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2003063254.tif 000039
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