【事件の表示】
　特願２００７−３３６６６８「半導体装置及び同装置の製造方法」拒絶査定不服審判事件〔平成２１年　７月１６日出願公開、特開２００９−１５８７７９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１９年１２月２７日の出願であって、平成２４年　１月３０日付けで拒絶理由が通知され、これに対して、同年　４月　６日に意見書及び手続補正書が提出されたが、同年　５月　８日付けで拒絶査定がなされ、これを不服として、同年　８月１３日に審判請求がなされるとともに、手続補正書が提出されたところ、同年１１月１９日付けで審尋が通知され、これに対して、平成２５年　１月２１日に回答書が提出されたものである。
　
第２　補正の却下の決定
　
［補正の却下の決定の結論］
　平成２４年　８月１３日に提出された手続補正書による手続補正を却下する。
　
［理　由］
１　平成２４年　８月１３日に提出された手続補正書による手続補正（以下、「本件補正」という。）の内容
　本件補正は、平成２４年　４月　６日に提出された手続補正書により補正された（以下、「本件補正前の」という。）特許請求の範囲の請求項３を削除し、特許請求の範囲の請求項１、２及び当該請求項１、２の記載に対応する明細書の【００１０】〜【００１１】を補正しようとするものであるが、そのうち請求項１に係る補正は以下のとおりである。
　
　「【請求項１】
　半導体基板と、
　前記半導体基板の上面に設けられたＭＯＳＦＥＴと、
　前記半導体基板の表面に形成された第１の分離膜と、
　前記半導体基板の上面において、前記ＭＯＳＦＥＴとともに設けられたＰｉＰ容量素子と、
　前記ＰｉＰ容量素子の下方の前記半導体基板
に形成されている深さ１０００Å以下
　（なお、上記下線は、当審で引いたものであり、補正箇所を示している。また、以下の下線についても当審で引いたものである。）
　
２　補正の適否について
（１）補正の内容
　上記請求項１の補正の内容は、本件補正前の請求項１における「半導体基板の溝部」を「半導体基板
に形成されている深さ１０００Å以下
　また、上記補正は、願書に最初に添付された明細書【００２１】の「次に、図５（Ａ）及び５（Ｂ）に示すように、フォトレジスト膜４をマスクとする公知の異方性ドライエッチングをシリコン基板１の表面１ａに対して行って、後の工程でリセスＬＯＣＯＳ分離膜が形成されるリセスＬＯＣＯＳ領域に相当する
シリコン基板１を部分的に除去し、シリコン基板１表面に対して溝部１ｃを形成する。溝部１ｃの深さが１０００Å程度以下となるようにエッチングするのが好ましい。溝部１ｃの深さが１０００Å程度以下となるようにする
　したがって、上記の補正は、当該補正により新規な事項を導入するものではなく、限定的な補正を目的とするものであることは明らかである。
　
　よって、上記補正は、特許法第１７条の２第３項の規定に該当し、特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的としたものに該当する。
　
（２）独立特許要件
　次に、本件補正による補正後の請求項１に係る発明（以下、「本願補正発明」という。）が特許出願の際、独立して特許を受けることができるものであるのか否か（特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するものであるのか否か）について検討する。
　
　ア　引用刊行物及びその摘記事項
（ア）原査定の拒絶の理由に引用文献１として引用され、本願の出願日前に頒布された刊行物である特開２０００−１７４２１６号公報（以下「刊行物１」という。）には、「半導体装置の製造方法」（発明の名称）に関して、図１〜図６とともに次の技術事項が記載されている。
　
（刊１ア）「【０００６】
【発明が解決しようとする課題】・・（略）・・
【０００８】一方、図１３に示した半導体装置では、
電界効果トランジスタ
がＭＩＭ容量素子４６と共に搭載されていれば、電界効果トランジスタのゲート電極や・・（略）・・と同一層の多結晶Ｓｉ膜３７でＭＩＭ容量素子４６の下部電極を形成することができる
・・（略）・・
【００１１】
【課題を解決するための手段】・・（略）・・また、
第２の容量素子の下部電極としての導電膜を半導体基体のフィールド絶縁膜上に形成
下部電極と半導体基体との間の寄生容量が小さい第２の容量素子
【００１３】請求項２に係る半導体装置の製造方法では、
第２の容量素子の下部電極と電界効果トランジスタのゲート電極とを半導体基体上の同一層の導電膜から形成するので、これらの下部電極とゲート電極とを同時に形成することができる
【００１４】請求項３に・・（略）・・また、第１及び
第２の容量素子の夫々の上部電極と電界効果トランジスタのゲート電極とを同一層の導電膜から形成するので、これらの上部電極とゲート電極とを同時に形成することができる。このため、第１及び第２の容量素子の形成に際して製造工程の増加を更に抑制することができる
　
（刊１イ）「【００１６】
【発明の実施の形態】以下、
ＮＰＮ型のバイポーラトランジスタとＰチャネル型のＭＯＳトランジスタとＭＩＳ容量素子とＭＩＭ容量素子とを搭載する半導体装置
Ｐ型のＳｉ基板５１に
ＭＯＳトランジスタ形成領域５３と
ＭＩＭ容量素子形成領域５５とを定める
【００１７】そして、・・（略）・・その後、抵抗率１〜５Ωｃｍ、厚さ０．７〜２．０μｍのＮ型のＳｉエピタキシャル層５７をＳｉ基板５１上に形成して、これらの
Ｓｉ基板５１とＳｉエピタキシャル層５７とでＳｉ基体５８を形成
【００１８】次に、
図３に示す様に、フィールド絶縁膜として厚さ８００ｎｍ程度のＳｉＯ
２
膜６１をリセスＬＯＣＯＳ法で形成する
【００１９】その後、Ｎ＋拡散層６２ａ、６２ｂを形成したときよりも少ないドーズ量で
Ｐをイオン注入して、ＭＯＳトランジスタのウェルとしてのＮ拡散層６３を形成
【００２０】次に、図４に示す様に、８００〜９５０℃の温度の熱酸化で厚さ１５〜５０ｎｍの
ゲート酸化膜としてのＳｉＯ
２
膜６５を素子活性領域の表面に形成
Ｐが添加されている多結晶Ｓｉ膜をＣＶＤ法で全面に堆積
【００２１】その後、パターニングしたレジスト（図示せず）をマスクにして、Ｃｌ２／ＣＨ２Ｆ２／ＳＦ６ガス系によるド
ライエッチングを多結晶Ｓｉ膜及びＳｉＯ
２
膜６５に施して、ＭＯＳトランジスタのゲート電極としての多結晶Ｓｉ膜６６ａ及びＭＩＭ容量素子の下部電極としての多結晶Ｓｉ膜６６ｂを得る
ＭＯＳトランジスタのソース領域及びドレイン領域としてのＰ
＋
拡散層６７ａ、６７ｂを形成
【００２２】次に、パターニングしたレジスト（図示せず）をマスクにしたＲＩＥ法で、図５に示す様に、ＭＩＳ容量素子の電荷蓄積部のパターンの開口７１ａと、
ＭＩＭ容量素子の電荷蓄積部のパターンの開口７１ｂとを、ＳｉＯ
２
膜６８に同時に形成
ＳｉＮ膜をプラズマＣＶＤ法等で全面に堆積
【００２３】その後、パターニングしたレジスト（図示せず）をマスクにしたＲＩＥ法等をＳｉＮ膜に施して、ＭＩＳ容量素子の容量誘電膜としてのＳｉＮ膜７２ａと、
ＭＩＭ容量素子の容量誘電膜としてのＳｉＮ膜７２ｂとを同時に形成
【００２４】次に、厚さ１５０〜３００ｎｍの
多結晶Ｓｉ膜をＣＶＤ法で全面に堆積させ
ＭＩＭ容量素子の上部電極のパターンの開口を有するレジスト（図示せず）を多結晶Ｓｉ膜上に形成する。
【００２５】その後、パターニングしたレジスト（図示せず）をマスクにして、Ｃｌ２／ＣＨ２Ｆ２／ＳＦ６ガス系による
ドライエッチングを多結晶Ｓｉ膜に施して
ＭＩＭ容量素子の上部電極としての多結晶Ｓｉ膜７４ｃを得る
・・（略）・・
【００２７】その後、・・（略）・・ソース電極、ドレイン電極及び多結晶Ｓｉ膜６６ａに接続される電極（図示せず）をＡｌ膜８５ｄ、８５ｅ等で形成してＰチャネル型の
ＭＯＳトランジスタ８７を形成
【００２８】また、・・（略）・・
多結晶Ｓｉ膜７４ｃ、６６ｂに夫々接続されるＡｌ膜８５ｈ、８５ｉを形成してＭＩＭ容量素子８９を形成
【００２９】以上の説明からも明らかな様に、この第１実施形態では、ＭＩＳ容量素子８８及び
ＭＩＭ容量素子８９を
ＭＯＳトランジスタ８７と同時に形成している
製造工程は増加していない
【００３０】・・（略）・・そして、Ｎ＋拡散層６２ｂにはＳｉ基板５１とのＰＮ接合による接合容量が寄生容量として必ず付加されるが、
多結晶Ｓｉ膜６６ｂとＳｉ基体５８との間には厚いＳｉＯ
２
膜６１が存在しているので
ＭＩＭ容量素子８９の方が小さい
　
（刊１ウ）「【図面の簡単な説明】
【図１】本願の発明の第１実施形態で製造した半導体装置の側断面図である。
【図２】第１実施形態の最初の製造工程を示す側断面図である。
【図３】図２に続く製造工程を示す側断面図である。
【図４】図３に続く製造工程を示す側断面図である。
【図５】図４に続く製造工程を示す側断面図である。
【図６】図５に続く製造工程を示す側断面図である。
・・（略）・・
【符号の説明】
５８…Ｓｉ基体（半導体基体）、６１…ＳｉＯ
２
膜（フィールド絶縁膜）
６６ａ…多結晶Ｓｉ膜（ゲート電極）、６６ｂ…多結晶Ｓｉ膜（第２の容量素子の下部電極）
７２ｂ…ＳｉＮ膜（容量誘電膜）
７４ｃ…多結晶Ｓｉ膜（第２の容量素子の上部電極）
８７…ＭＯＳトランジスタ（電界効果トランジスタ）
８９…ＭＩＭ容量素子（第２の容量素子）
　
（刊１エ）図１には、刊行物１の第１実施形態で製造した半導体装置の側断面図が上下２つ示されており、図２〜６には、第１実施形態による製造工程における半導体装置の側断面図が示されている。
　そして、（刊１イ）の記載及び（刊１ウ）【符号の説明】を参照すれば、図１から、以下の点が看取できる。
　　　ａ　図１の上の方の断面図には、バイポーラトランジスタ形成領域５２とＭＯＳトランジスタ（電界効果トランジスタ）形成領域５３とが隣接して配置され、Ｎ型のＳｉエピタキシャル層５７をＰ型のＳｉ基板５１の上に積層したＳｉ基体５８の表面側において、バイポーラトランジスタ８６とＭＯＳトランジスタ（電界効果トランジスタ）８７との境界に、フィールド絶縁膜としてのＳｉＯ２膜６１が配置されており、また、ＭＯＳトランジスタ（電界効果トランジスタ）形成領域５３のＳｉ基体（半導体基体）５８の表面側において、ＭＯＳトランジスタ（電界効果トランジスタ）８７のウェルとしてのＮ拡散層６３の両側に、フィールド絶縁膜としてのＳｉＯ２膜６１が配置され、Ｓｉ基体に形成されたＮ拡散層６３の上側部分の両端にはＭＯＳトランジスタ８７のソース領域及びドレイン領域としてのＰ＋拡散層６７ａ、６７ｂが、更にその上には、前記ソース領域及びドレイン領域を跨ぐようにゲート酸化膜としてのＳｉＯ２膜６５、ゲート電極としての多結晶Ｓｉ膜６６ａが順次積層されていることが示されている。
　　　ｂ　図１の下の方の断面図には、ＭＩＳ容量素子形成領域５４とＭＩＭ容量素子形成領域５５とが隣接配置されており、Ｓｉ基体（半導体基体）５８の表面側には、ＭＩＳ容量素子形成領域５４において、ＭＩＳ容量素子８８の下部電極としてのＮ＋拡散層６２ｂが形成されており、また、ＭＩＭ容量素子形成領域５５においては、ＭＩＭ容量素子８９の下部電極となる多結晶Ｓｉ膜６６ｂとＳｉ基体５８との間にフィールド絶縁膜としてのＳｉＯ２膜６１が配置され、前記下部電極となる多結晶Ｓｉ膜６６ｂの上には、更に、容量誘電膜としてのＳｉＮ膜７２ｂ、上部電極としての多結晶Ｓｉ膜７４ｃが順次積層されていることが示されている。
　　　ｃ　図１の上下の側断面図においては、両者共に、ＳｉＯ２６１の上面がＮ型のＳｉエピタキシャル層５７の上面とほぼ面一になっていることが示されている。
　なお、図３の製造工程の図においても、ＳｉＯ２６１の上面がＮ型のＳｉエピタキシャル層５７の上面とほぼ面一になっていることが示されている。
　
　上記（刊１ア）〜（刊１オ）を整理すると、刊行物１には、
  「ＮＰＮ型のバイポーラトランジスタ８６とＰチャネル型のＭＯＳトランジスタ（電界効果トランジスタ）とＭＩＳ容量素子８８とＭＩＭ容量素子８９とを搭載する半導体装置において、
　Ｐ型のＳｉ基板５１にバイポーラトランジスタ形成領域５２とＭＯＳトランジスタ形成領域５３とＭＩＳ容量素子形成領域５４とＭＩＭ容量素子形成領域５５とを定めた、Ｓｉ基体５８と、
　　Ｓｉ基体５８の上面側に配置されたＭＯＳトランジスタ（電界効果トランジスタ）８７と、
　　Ｓｉ基体５８の表面に配置され、ＭＯＳトランジスタ（電界効果トランジスタ）８７とバイポーラトランジスタ８６との間にリセスＬＯＣＯＳで形成されたフィールド絶縁膜としてのＳｉＯ２膜６１と、
　　Ｓｉ基体５８の上面側には、ＭＯＳトランジスタ（電界効果トランジスタ）８７と共に前記ＭＩＭ容量素子形成領域５５にＭＩＭ容量素子８９が配置され、
　前記ＭＩＭ容量素子８９は、下部電極としての多結晶Ｓｉ膜６６ｂ、容量誘電膜としてのＳｉＮ膜７２ｂ、及び、上部電極としての多結晶Ｓｉ膜７４ｃが順次積層されたものであり、
　前記ＭＩＭ容量素子８９の下部電極としての多結晶Ｓｉ膜６６ｂの下のＳｉ基体５８の表面側には、厚さ８００ｎｍ程度のリセスＬＯＣＯＳで形成されたフィールド絶縁膜としてのＳｉＯ２膜６１が配置されている半導体装置。」（以下、「刊行物１発明」という。）が開示されている。
　
　
イ　当審の判断
（ア）対比
　本願補正発明と刊行物１発明とを対比すると、
　　ａ　刊行物１発明の「Ｓｉ基体５８」及び「ＭＯＳトランジスタ（電界効果トランジスタ）８７」は、それぞれ本願補正発明の「半導体基板」及び「ＭＯＳＦＥＴ」に相当する。
　　ｂ　刊行物１発明の「ＭＩＭ容量素子８９」は、「下部電極としての多結晶Ｓｉ膜６６ｂ、容量誘電膜としてのＳｉＮ膜７２ｂ、及び、上部電極としての多結晶Ｓｉ膜７４ｃが順次積層されたもの」であり、一方、本願明細書の【００１５】「本発明の半導体装置の製造方法に係る実施例の半導体装置は、ｐ型シリコン基板にＮＭＯＳトランジスタ、ＰｉＰ（ＰｏｌｙＳｉ−Ｉｎｓｕｌａｔｏｒ−ＰｏｌｙＳｉ）容量素子、基板電極層が同一基板上にともに設けられている。」との記載によれば、本願補正発明の「ＰｉＰ容量素子」は、その素子の上部電極及び下部電極を共に「ＰｏｌｙＳｉ」、即ち多結晶Ｓｉとした容量素子であるから、刊行物１発明の「ＭＩＭ容量素子８９」は、本願補正発明の「ＰｉＰ容量素子」に相当する。
　　ｃ　また、「リセスＬＯＣＯＳ」は、例えば、下記周知例１〜４に記載のように、リセス（トレンチ、凹み、溝等）（以下、「リセス」という。）を形成し、当該リセス内のシリコン基板を選択的に酸化して、酸化膜表面がリセス周辺のシリコン基板とほぼ同じ高さになるようにする改良されたＬＯＣＯＳ法である。
　そして、刊行物１の摘記事項(刊１イ)の「【００３０】・・（略）・・そして、Ｎ＋拡散層６２ｂにはＳｉ基板５１とのＰＮ接合による接合容量が寄生容量として必ず付加されるが、
多結晶Ｓｉ膜６６ｂとＳｉ基体５８との間には厚いＳｉＯ
２
膜６１が存在しているので
ＭＩＭ容量素子８９の方が小さい
　したがって、刊行物１発明の「ＭＩＭ容量素子８９の下部電極としての多結晶Ｓｉ膜６６ｂの下のＳｉ基体５８の表面側には、厚さ８００ｎｍ程度のリセスＬＯＣＯＳで形成されたフィールド絶縁膜としてのＳｉＯ２膜６１」と、本願補正発明の「ＰｉＰ容量素子の下方の前記半導体基板に形成されている深さ１０００Å以下の溝部に形成された素子分離用の第２の分離膜」とは、上記「ｂ」の点を参照すれば、「ＰｉＰ容量素子の下方の前記半導体基板に形成されている溝部に形成された素子分離用の第２の分離膜」の点で一致する。
　
　＜周知例＞
　＊周知例１：特開２００７−１５８２９５号公報
　「ＬＯＣＯＳ法としてリセスＬＯＣＯＳ（パッド酸化膜４および酸化防止膜を形成し、酸化防止膜をパターニングした後、
半導体基板１をドライエッチングにて少し掘ってからＬＯＣＯＳ酸化を行う方法
半導体基板１の表面とＬＯＣＯＳ構造３の表面との段差を低減することができる
　
　＊周知例２：特開２００６−３５１７８７号公報
　「 
フィールド酸化膜１００が、リセスロコス（Recess  LOCOS）法によってトレンチＴ内に形成
表面レベルとフィールド酸化膜１００の表面レベルとが同一となるように形成されている
　
　＊周知例３：特開２００６−１１４８４６号公報
　「
リセスＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）とは、リセス（トレンチ）内に形成された選択酸化分離層のことである。リセスＬＯＣＯＳプロセスでは、素子分離領域としてＬＯＣＯＳと同じように窒化膜マスク（例えば、シリコン窒化膜からなるマスク）を形成し、窒化膜マスクで覆われていない部分にリセスを形成する。その後、ＬＯＣＯＳと同じように選択酸化する
　
　＊周知例４：特開平８−２１３４４９号公報
　「シリコン窒化膜の異方性エッチングの後、シリコン窒化膜と同様の形状に
シリコン基板を除去し、その後窒化膜をマスクとする選択熱酸化によりＬＯＣＯＳ酸化膜を形成する
　「このＬＯＣＯＳ酸化膜の形成方法では、
予めシリコン基板が凹状に除去されており、後の酸化工程の体積膨張によって酸化膜表面がシ
　「上述したリセスＬＯＣＯＳ法によれば、図３により説明した通常型のＬＯＣＯＳ酸化膜より、基板上の段差を小さくするすることができるが、段差そのものは依然として残っている。」（【０００９】）
　
　そうすると、上記「ａ」〜「ｃ」の点を参酌すれば、両者は、
　「半導体基板と、
　前記半導体基板の上面に設けられたＭＯＳＦＥＴと、
　前記半導体基板の表面に形成された第１の分離膜と、
　前記半導体基板の上面において、前記ＭＯＳＦＥＴとともに設けられたＰｉＰ容量素子と、
　前記ＰｉＰ容量素子の下方の前記半導体基板の溝部に形成された素子分離用の第２の分離膜と、を含む半導体装置。」
の点で一致するものの、次の点で相違する。
　
＊相違点：半導体基板に形成されている溝部の深さが、本願補正発明が、「
深さ１０００Å以下
　
　
（イ）判断
　上記相違点について検討する。
　
　　　ａ　刊行物１発明においては、「ＭＩＭ容量素子８９の下部電極としての多結晶Ｓｉ膜６６ｂの下のＳｉ基体５８の表面側」に形成された「リセスＬＯＣＯＳで形成されたフィールド絶縁膜としてのＳｉＯ２膜６１」（以下、「下部電極下のＳｉＯ２膜６１」という。）の厚さが、「８００ｎｍ程度」であるが、刊行物１の記載において、当該厚みは、事例の一つと挙げられているにすぎないことは当業者にとって明らかであり、当該８００ｎｍの厚みに限定的に解釈すべき特段の理由はない。
　また、上記「下部電極下のＳｉＯ２膜６１」は、上記「（ア）ｃ」で検討したように、Ｓｉ基板との寄生容量の発生を低減しようとして絶縁を図っているフィールド絶縁膜である。
　してみると、上記「下部電極下のＳｉＯ２膜６１」の膜厚については、使用する電源電圧や耐圧、分離能力及び低減したい寄生容量の程度等に応じて当業者が適宜決定する設計事項である。
　なお、刊行物１には、【００１１】に「フィールド絶縁膜は一般に
厚い
厚い
　　　ｂ　ところで、リセスＬＯＣＯＳ法及び通常のＬＯＣＯＳ法において、共に、Ｓｉ基板がＳｉＯ２に酸化される際に体積膨張を起こすことはよく知られており、１ｍｏｌ当たりの体積は、１ｍｏｌの重さ（分子量・原子量）／密度で表せられるから、体積膨張比は以下のようになる。
　
　＊ＳｉＯ２の体積＝６０ｇ・ｍｏｌ−１／２．２ｇ・ｃｍ−３  
　　　　　　　　　＝２７ｃｍ・ｍｏｌ−１　
　＊Ｓｉ　　の体積＝２８ｇ・ｍｏｌ−１／２．３ｇ・ｃｍ−３  
　　　　　　　　　＝１２ｃｍ・ｍｏｌ−１　
　＊体積膨張比（ＳｉＯ２体積／Ｓｉ体積）＝２７／１２＝２．２５
　
　また、リセスＬＯＣＯＳにおいては、リセス内を選択酸化するので、酸化の際の膨張については面積がほぼ一定と仮定しうることから、厚さの膨張比についても、上記体積膨張比とほぼ同様の比となり、さらに、刊行物１の図１、図３に関する摘記事項（刊１エ）の「ｃ」及び上記周知例１〜４に記載のように、リセスＬＯＣＯＳ法は、リセス周囲の基板の上面と、リセスを形成することで膨張させた結果の酸化膜の上面との段差を無くし、ほぼ同一面となるように酸化膜を形成しようとする方法であるから、リセスＬＯＣＯＳ法による、酸化膜の厚みとリセスの深さとの関係は概ね以下のようになる。
　
　＊ＳｉＯ２の厚み／Ｓｉの厚み＝２．２５
　　　　　　　　　　Ｓｉの厚み＝（１／２．２５）＊ＳｉＯ２の厚み
　＊膨張により上面が面一となることから
　　リセスの深さ　＝ＳｉＯ２の厚み−Ｓｉの厚み
　　　　　　　　　＝ＳｉＯ２の厚み−（１／２．２５）＊ＳｉＯ２の厚み
　　　　　　　　　＝（１−１／２．２５）＊ＳｉＯ２の厚み
　　　　　　　　　＝（１．２５／２．２５）＊ＳｉＯ２の厚み
　＊ＳｉＯ２の厚み＝（２．２５／１．２５）＊リセスの深さ
　
　　　ｃ　ここで、本願発明における「半導体基板
に形成されている深さ１０００Å以下
　「【００２１】
       次に、図５（Ａ）及び５（Ｂ）に示すように、フォトレジスト膜４をマスクとする公知の異方性ドライエッチングをシリコン基板１の表面１ａに対して行って、後の工程でリ
セスＬＯＣＯＳ分離膜が形成されるリセスＬＯＣＯＳ領域に相当するシリコン基板１を部分的に除去し、シリコン基板１表面に対して溝部１ｃを形成する
溝部１ｃの深さが１０００Å程度以下となるようにする理由は、後の工程で形成されるリセスＬＯＣＯＳ分離膜と半導体基板１の基板面とに段差が生じないようにするためである
と記載されている。
　上記記載によれば、リセスＬＯＣＯＳ分離膜を形成するために、１０００Å程度以下の溝が形成されることが説明されており、「１０００Å」の深さの溝を埋め「リセスＬＯＣＯＳ分離膜と半導体基板１の基板面とに段差が生じないように」酸化膜を形成するものとしている。
　上記の「段差を生じないように」するためには、上記「ｂ」の概算式から、下記のように、リセスＬＯＣＯＳ分離膜自体の膜厚は、概ね１８００Å（１８０ｎｍ）程度となる。
　　リセスＬＯＣＯＳ分離膜＝（２．２５／１．２５）＊リセスの深さ
　　　　　　　　　　　　　＝（２．２５／１．２５）＊１０００Å
　　　　　　　　　　　　　＝１８００Å（＝１８０ｎｍ）
　
　　　ｄ　ところで、リセスＬＯＣＯＳを用いた素子間分離に必要とする膜厚として８０ｎｍ（８００Å）或いは１０００Å程度の値乃至はリセスの深さとして、５５６Å〜２７７８Å程度の値は、下記の周知例５〜７に記載されているように周知である。
　
＜周知例＞
　＊周知例５：特開平７−２１１７７２号公報
　　概ね、１０００Å〜５０００Å程度のフィールド酸化膜が記載されており、リセス深さは、上記「ｂ」の概算により、概ね、５５６Å〜２７７８Å（５５．６ｎｍ〜２７７．８ｎｍ）である点。
　
　　「【００２５】・・（略）・・酸化性雰囲気中において熱処理し、露出されたシリコン基板の表面、即ち、
１次リセス領域１７に約５００Å〜１０００Å程度の厚さの１次フィールド酸化膜１９を形成
【００２８】続けて、・・（略）・・前記
第１次リセス領域及び２次リセス領域に５００Å〜４０００Å程度の厚さの２次フィールド酸化膜２２を形成
１次フィールド酸化膜１９と２次フィールド酸化膜２２との厚さを加えてフィールド酸化膜の最も厚い部分が１０００Å〜５０００Å程度になるようにする
　ここで、フィールド酸化膜領域とシリコン基板の表面とが段差がない状態とすれば、「フィールド酸化膜の最も厚い部分が１０００Å〜５０００Å程度」におけるリセスの深さは、上記「ｂ」の概算式から、概ね、下記のようになる。
　　　フィールド酸化膜の膜厚は、１０００Å〜５０００Å程度なので、
　　　リセスの深さ＝（１．２５／２．２５）＊１０００Å〜５０００Å
　　　　　　　　　＝５５６Å〜２７７８Å
　　　　　　　　（＝５５．６ｎｍ〜２７７．８ｎｍ）
　
　＊周知例６：特開平１０−３２６８４０号公報
　　１０００Å〜５０００Å程度のフィールド酸化膜が記載されており、リセス深さは、上記「ｂ」の概算式により、概ね、５５６Å〜２７７８Å（５５．６ｎｍ〜２７７．８ｎｍ）である点。
　
　　「【００４４】図７は、本発明の第３の実施例のＳＲＡＭメモリセルの製造方法を工程順に説明する工程断面図である。図７を参照して、本発明の第３の実施例の製造方法について以下に説明する。
【００４５】
半導体基板１に厚さ１００〜５００ｎｍのフィールド酸化膜２をリセスＬＯＣＯＳ法などにより形成
　　ここで、「厚さ１００〜５００ｎｍのフィールド酸化膜２の膜厚」は、１０００Å〜５０００Åであるから、上記周知例５の膜厚及び深さの値と同じである。
　
　＊周知例７：特開２００６−６６５９１号公報
　　概ね、８０ｎｍの溝部であって、２００ｎｍの（リセス）ＬＯＣＯＳ酸化膜が下記のように記載されている。
　
　「【００７２】・・（略）・・第２領域Ｒ２におけるシリコン基板１の表面に対し、予め溝部３５を形成する。この溝部３５の形成は、まず、図２に示すように、シリコン基板１に対し、１０００℃程度の酸素雰囲気中で高温熱処理を行うことにより、
３０ｎｍ程度の厚みの熱酸化膜２
【００７３】・・（略）・・ＬＯＣＯＳ酸化膜を形成するために、レジスト４をマスクとして、上記窒化膜３及び熱酸化膜２のパターニングを行うと共に、
シリコン基板１を８０ｎｍ程度エッチングすることにより溝部３５を形成する
【００７４】
  次に、ＬＯＣＯＳ酸化膜形成工程では、図４に示すように、
溝部３５に対し、熱酸化膜２の表面（後に形成されるゲート酸化膜７の表面）と同じ高さになるように、素子分離用絶縁膜であるＬＯＣＯＳ酸化膜をＬＯＣＯＳ法により形成
素子分離のためのＬＯＣＯＳ酸化膜５が２００ｎｍ程度の厚みに形成される
酸化により消費されるシリコン層１の膜厚は、ＬＯＣＯＳ酸化膜５の４５％程度
形成されたＬＯＣＯＳ酸化膜５の表面は、熱酸化膜２の表面と略同じ高さに揃えることができる
　
　なお、上記【００７４】記載の「酸化により消費されるシリコン層１の膜厚は、ＬＯＣＯＳ酸化膜５の４５％程度」によれば、（１／０．４５）＊８０ｎｍ＋３０ｎｍ＝２０８ｎｍとなる。
　また、上記「ｂ」の概算式を用いれば、概ね、１７４ｎｍ程度となる。
　　８０ｎｍ溝部と上部と同じ高さの
　　ＬＯＣＯＳ酸化膜厚＝（２．２５／１．２５）＊８０ｎｍ
                      ＝１４４ｎｍ
　　ＬＯＣＯＳ酸化膜５の厚さは、熱酸化膜２と同じ高さにするのであるから、
　　　　　１４４ｎｍ＋３０ｎｍ＝１７４ｎｍ程度
　
　ｅ　してみると、刊行物１発明において、上記「ａ」のように、「下部電極下のＳｉＯ２膜６１」の膜厚については、使用する電源電圧や耐圧、分離能力及び低減したい寄生容量の程度等に応じて当業者が適宜決定する設計事項であり、上記「ｃ」、「ｄ」のように、本願発明の「１０００Å以下の溝部」も、リセスＬＯＣＯＳに用いる溝深さとしてよく知られた範囲のものであるから、刊行物１発明において、溝部の深さを「１０００Å以下」とすることは当業者ならば容易に想到し得たものである。
　
　そして、上記相違点に基づいて、本願補正発明により得られる作用効果も、刊行物１発明及び周知の技術から当業者であれば予測できた範囲のものであって、格別のものとはいえない。
　
（ウ）請求人の主張について
　　ａ　請求人は、本願発明の効果として、下記の点を主張している。
　　（ａ）審判請求書による主張
　「第１及び第２の分離膜を同じ形成方法によって
１回のみの工程で形成できる
上面と半導体基板の表面がほぼ一致するようになる
ＭＯＳＦＥＴ及びＰｉＰ容量素子各々に形成するコンタクトホールの深さの差が小さくなるので、コンタクトホールの過剰エッチングによって素子貫通する危険性が低くなる
　
　　（ｂ）回答書による主張
「第２の分離膜を、半導体基板に形成した深さ１０００Å以下の溝部に形成することにより、
第２の分離膜上に形成するコンタクトホールの深さと、半導体基板上に形成するコンタクトホールの深さと、を略同一にすることができる
一方のコンタクトホールの深さに合わせてエッチング処理を行うようにしても、コンタクトホールによる基板貫通、或いは、コンタクトホールの深さ不足に伴うコンタクト不良を回避することが可能
半導体基板に形成した深さ１０００Å以下の溝部に形成することにより製造工程数の削減が図られる
　
　　ｂ　請求人の上記主張について検討する。
　　（ａ）まず、「第１及び第２の分離膜を同じ形成方法によって
１回のみの工程で形成できる
　
　　（ｂ）なお、「第１及び第２の分離膜を同じ形成方法によって形成する」することによる「工程数の軽減」という点について一応検討してみる。
　本願明細書において、工程数の軽減に関する記載は、【００１２】、【００２３】、【００２４】及び【００３７】等に記載されており、例えば、
　【００２４】には、「図７（Ａ）及び７（Ｂ）で説明した
熱酸化工程において、基板と素子との間の電気的絶縁、素子間の電気的絶縁といった機能が異なる複数の電気的絶縁膜を、異なる箇所で、且つ同時に形成することができる
電気的絶縁膜を形成するための熱酸化処理は１回のみである
基板と素子との間の絶縁を確保するために設けられる第２の分離膜と、主に素子と素子との間の絶縁を確保するために設けられる第１の分離膜とを同時に形成する
第２の分離膜と第１の分離膜とが、異なる箇所に形成される場合であっても、両分離膜を同じ形成方法によって、１回のみの工程で形成できる
素子の数等の増大に伴う第１の分離膜と第２の分離膜の形成すべき数が増大したとしても、１回のみの工程で形成することができる。従って、形成工程数を軽減することができる
　
　上記本願明細書の記載によれば、「基板と素子との間の絶縁を確保するために設けられる第２の分離膜と、主に素子と素子との間の絶縁を確保するために設けられる第１の分離膜とを同時に形成する。第２の分離膜と第１の分離膜とが、異なる箇所に形成される場合であっても、両分離膜を同じ形成方法によって、１回のみの工程で形成できる。」ということであるが、刊行物１発明においても、「Ｓｉ基体５８の表面に配置され、ＭＯＳトランジスタ（電界効果トランジスタ）８７とバイポーラトランジスタ８６との間にリセスＬＯＣＯＳで形成されたフィールド絶縁膜としてのＳｉＯ２膜６１」と、「下部電極下のＳｉＯ２膜６１」（「ＭＩＭ容量素子８９の下部電極としての多結晶Ｓｉ膜６６ｂの下のＳｉ基体５８の表面側には、厚さ８００ｎｍ程度のリセスＬＯＣＯＳで形成されたフィールド絶縁膜としてのＳｉＯ２膜６１が配置されている」「ＳｉＯ２膜６１」）とは、図３及び【００１８】に記載されているように、同時に形成されるものであるから、上記本願補正発明と同様の効果を有するものである。
　
　そして、本願補正発明の「半導体基板に形成されている深さ１０００Å以下の溝部」との発明特定事項と、明細書に記載された「第２の分離膜」と、「第１の分離膜とを同時に形成する」こと、との両者間に特段の因果関係を見出すことはできない。
　
　　（ｃ）次に、「第２の分離膜を、半導体基板に形成した深さ１０００Å以下の溝部に形成することにより、第２の分離膜上に形成するコンタクトホールの深さと、半導体基板上に形成するコンタクトホールの深さと、を略同一にすることができるようになります。・・（略）・・製造工程数を削減すべく両者の内の一方のコンタクトホールの深さに合わせてエッチング処理を行うようにしても、コンタクトホールによる基板貫通、或いは、コンタクトホールの深さ不足に伴うコンタクト不良を回避することが可能となります。」との点について検討する。
　
　溝部の深さを「１０００Å以下」とする点について、本願明細書の記載を確認すると、以下のとおりである。
　「【００２１】・・（略）・・溝部１ｃの深さが１０００Å程度以下となるようにエッチングするのが好ましい。
溝部１ｃの深さが１０００Å程度以下となるようにする理由は、後の工程で形成されるリセスＬＯＣＯＳ分離膜と半導体基板１の基板面とに段差が生じないようにするためである
　
　即ち、溝部１ｃの深さが１０００Å程度以下となるようにする理由は、「後の工程で形成されるリセスＬＯＣＯＳ分離膜と半導体基板１の基板面とに段差が生じないようにするためである。」と説明されている。
　
　一方、リセスＬＯＣＯＳによるフィールド絶縁膜を形成する際には、その目的の一つとして、上記周知例１〜４に記載のように、半導体基板のリセス周辺の基板面とリセスＬＯＣＯＳにより形成されたフィールド絶縁膜の上側表面とに段差を生じないようにすることは周知の事項であり、刊行物１発明においても、刊行物１の図１及び図３のようにＳｉ基体５８の上側の表面とリセスＬＯＣＯＳで形成されたトランジスタ間及び下側電極下の両フィールド絶縁膜としてのＳｉＯ２膜６１とにおいても段差を生じないようにしていることは明らかである。　
　
　ところで、本願補正発明において、溝部１ｃの深さを１０００Å程度以下とする理由が、「後の工程で形成されるリセスＬＯＣＯＳ分離膜と半導体基板１の基板面とに段差が生じないようにするためである。」との根拠については明らかではなく、本願明細書の記載によれば、例えば、【００２３】には、「リセスＬＯＣＯＳ分離膜５ａとＬＯＣＯＳ分離膜５ｂとは同時に形成されるので、
両膜厚は、同程度である。リセスＬＯＣＯＳ分離膜５ａの膜厚は、６０００Å程度であり、リセスＬＯＣＯＳ分離膜５ａの露出面が半導体基板１の上面とほぼ一致するように形成する
　また、【００３５】の【表１】を参照すれば、「通常ＬＯＣＳ」よりも、溝部の深さが１０００Åの「リセスＬＯＣＳ１」及び溝部の深さが２０００Åの「リセスＬＯＣＳ２」の方が、「【００３６】・・（略）・・通常ＬＯＣＯＳとリセスＬＯＣＳ１及び２とを、ＰｉＰ下部電極の層間絶縁膜の上面からの深さに関して比較すると、
リセスＬＯＣＳ１及び２の方がより深い位置
り半導体基板表面（他の素子であるトランジスタ及び基板電極の形成面）に近い位置で、ＰｉＰ容量素子が形成されている
リセスＬＯＣＳ１及び２の方が、過剰エッチ量が少ない
トランジスタや電極部などの半導体の内部又は上面に形成される素子との形成面とリセスＬＯＣＯＳ分離膜上に形成されるＰｉＰ容量素子などの素子の厚さ又は高さとの差を、従来例に比べて小さくすることができる。その結果、素子の違いによるコンタクトホールの深さの差を低減することができ、過剰エッチによって、コンタクトホールが素子を貫通するリスクが低減できる
　ここで、【表１】のデータを見れば、上記半導体基板により近い位置となる及び過剰エッチ量が少ないとの２つの効果のいずれも、溝部の深さが１０００ÅのリセスＬＯＣＳ１よりも溝部の深さがより深い２０００ÅのリセスＬＯＣＳ２の方が、よりよい効果を示しており、これは、上記【００２３】のリセスＬＯＣＯＳ分離膜５ａにおいて、半導体基板表面とリセスＬＯＣＯＳ分離膜５ａ上面とがほぼ一致するようにするためには、概ね３３３３Å程度の溝が必要であることの裏付けにもなっている。
　
　したがって、「溝部１ｃの深さが１０００Å程度以下」との数値限定により、本願補正発明は、通常のＬＯＣＯＳによる分離膜の形成方法に比べれば、半導体基板により近い位置となる及び過剰エッチ量が少ないとの２つの効果を有していると言えるかも知れないが、これは、当該効果自体は、リセスを形成してからＬＯＣＯＳを行うリセスＬＯＣＯＳ法そのものの効果にすぎず、加えて、上記本願明細書の実施例によれば、２０００Åから１０００Åへと溝深さが浅くなるにつれその効果が弱くなることも鑑みれば、「第２の分離膜」の厚さが特定されていない本願補正発明において「１０００Å」との数値自体に格別な技術的意義を見出すことはできない。
　
　ｅ　独立特許要件の判断の結論
　したがって、本願補正発明は、刊行物１に記載された発明及び刊行物２〜７に記載された周知技術に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。　
　
（３）補正の適否のまとめ
　よって、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明について　
１　本願発明
　平成２４年　８月１３日に提出された手続補正書による手続補正は上記のとおり却下されたので、本願の請求項１〜６に係る発明は、本件補正前の特許請求の範囲の請求項１〜６に記載されたとおりのものであるところ、請求項１に係る発明（以下、「本願発明」という。）は、請求項１に記載された次のとおりのものである。
　「【請求項１】
　半導体基板と、
　前記半導体基板の上面に設けられたＭＯＳＦＥＴと、
　前記半導体基板の表面に形成された第１の分離膜と、
　前記半導体基板の上面において、前記ＭＯＳＦＥＴとともに設けられたＰｉＰ容量素子と、
　前記ＰｉＰ容量素子の下方の前記半導体基板の溝部に形成された素子分離用の第２の分離膜と、を含むことを特徴とする半導体装置。」
　
２　原審の拒絶の理由の概要
　原審の拒絶査定の理由の概要は、
　「請求項１について
　　先の拒絶理由通知において引用した引用文献１には、リセスＬＯＣＯＳ法でフィールド絶縁膜を形成し、当該フィールド絶縁膜上にＭＩＭ容量を形成することが記載されている。
　また、引用文献１には、ＭＯＳトランジスタが形成されることが記載されていると共に、ＭＩＭ容量が形成されないフィールド絶縁膜（第１の分離膜に対応）も記載されている。
　よって、本発明と引用文献１とに差異は認められない。
　また、本発明は引用文献１に記載された発明から当業者が容易に想到し得た発明でもある。」として、「請求項１に係る発明は引用文献１に記載された発明であるか、或いは、引用文献１に記載された発明に基づいて当業者が容易に発明し得たものである。」と判断されたものである。
　そして、上記の引用文献１は、上記「第２［理由］２（２）ア　引用刊行物及びその摘記事項」に記載された刊行物１である。
　
３　引用刊行物及びその摘記事項
　原査定の拒絶の理由に引用された本願の出願日前に頒布された刊行物１の摘記事項及び刊行物１発明は、上記「第２［理由］２（２）ア　引用刊行物及びその摘記事項」に記載されたとおりである。
　
４　対比・判断
（ア）対比
　本願発明は、前記「第２［理由］２（２）イ　当審の判断」で検討した本願補正発明において、半導体基板に形成されている溝部の深さについて「
に形成されている深さ１０００Å以下
　そうすると、本願発明の構成要件を全て含み、さらに他の構成要件を付加したものに相当する本願補正発明と刊行物１発明との対比を行った前記「第２［理由］２（２）イ　当審の判断（ア）対比ａ〜ｅ」に記載した点を踏まえると、本願発明と刊行物１発明とは、全ての構成において一致する。
　よって、本願発明は、刊行物１に記載された発明である。
　
５　むすび 
　以上のとおり、本願の請求項１に係る発明は、刊行物１に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができないものであり、本願の請求項２〜６に係る発明については検討するまでもなく、本願は拒絶すべきものである。
　
　よって、結論のとおり審決する。