(57)【要約】本発明は、磁気トンネル接合のトンネル絶縁膜の欠陥を可能な限り排除し、磁気トンネル接合をメモリセルに使用するＭＲＡＭの不良ビットの発生を抑制するための技術を提供する。本発明による磁気メモリは、基板と、基板の上面側を被覆する層間絶縁膜と、メモリセルと、層間絶縁膜を貫通するプラグとを備えている。メモリセルは、層間絶縁膜の上面側に形成された第１磁性体層と、第１磁性体層の上に形成されたトンネル絶縁層と、トンネル絶縁層の上に形成された第２磁性体層とを含む。プラグは、第１磁性体層に、電気的に接続されている。トンネル絶縁層のうち第１磁性体層と第２磁性体層との間に位置するトンネル電流通過部分のうちの少なくとも一部は、基板の表面に垂直な垂直方向においてプラグにオーバーラップしないように配置されている。
2003092076.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板を被覆する層間絶縁膜と、
メモリセルと、
前記層間絶縁膜を貫通するプラグ
とを備え、
前記メモリセルは、
前記層間絶縁膜の上面側に形成された第１磁性体層と、
前記第１磁性体層の上に形成されたトンネル絶縁層と、
前記トンネル絶縁層の上に形成された第２磁性体層
とを含み、
前記プラグは、前記第１磁性体層に、電気的に接続し、
前記トンネル絶縁層のうち前記第１磁性体層と前記第２磁性体層との間に位置するトンネル電流通過部分のうちの少なくとも一部は、前記基板の表面に垂直な垂直方向において前記プラグにオーバーラップしない
磁気メモリ。
【請求項２】
請求の範囲第１項に記載の磁気メモリにおいて、
前記トンネル電流通過部分の全部が、前記プラグにオーバーラップしない
磁気メモリ。
【請求項３】
請求の範囲第１項に記載の磁気メモリにおいて、
前記層間絶縁膜の表面は、平滑に平坦化されている
磁気メモリ。
【請求項４】
請求の範囲第１項に記載の磁気メモリにおいて、
前記層間絶縁膜と前記第１磁性体層との間に介設され、且つ、前記第１磁性体層よりも抵抗が低い下部電極を備え、
前記第１磁性体層と前記プラグとの電気的接続は、前記下部電極を介して行われ
磁気メモリ。
【請求項５】
請求の範囲第１項に記載の磁気メモリにおいて、
前記プラグは、金属で形成された金属部分を含む
磁気メモリ。
【請求項６】
請求の範囲第５項に記載の磁気メモリにおいて、
前記金属は、タングステンである
磁気メモリ。
【請求項７】
請求の範囲第１項に記載の磁気メモリにおいて、
前記第１磁性体層のうち、一の第１磁性体層との間でトンネル電流が流れる前記第２磁性体層は複数である
磁気メモリ。
【請求項８】
請求の範囲第７項に記載の磁気メモリにおいて、
前記一の第１磁性体層に接続されている前記プラグの数は、前記第２磁性体層の数より少ない
磁気メモリ。
【請求項９】
基板と、
前記基板の上面側に、所定の第１方向に延設された第１配線と、
前記第１配線を被覆する層間絶縁膜と、
前記層間絶縁膜の上面側に形成されたメモリセルと、前記メモリセルは、固定された固定自発磁化を有する第１磁性体層と、記憶データに対応して反転可能な自由自発磁化を有する第２磁性体層と、前記第１磁性体層と前記第２磁性体層との間に介設されているトンネル絶縁層とを含み、
前記記憶データの書換えのとき、前記メモリセルに印加される第１磁界を発生する第１電流を前記第１配線に流す第１電流印加部と、
前記記憶データの読み出しのとき、前記第１磁性体層と前記第２磁性体層との間に電圧を印加する電圧印加部
とを備え、
前記第１配線と前記メモリセルとは、電気的に絶縁されている
磁気メモリ。
【請求項１０】
請求の範囲第９項に記載の磁気メモリにおいて、
前記第１磁性体層と前記第２磁性体層とのうちの一方は、前記第１方向に延設され、
前記磁気メモリは、
更に、
前記電圧印加部と前記メモリセルを電気的に接続し、且つ、前記層間絶縁膜を貫通して、前記一方に接続するプラグを備え、
前記トンネル絶縁層のうち前記第１磁性体層と前記第２磁性体層との間に位置するトンネル電流通過部分のうちの少なくとも一部は、前記基板の表面に垂直な垂直方向において前記プラグにオーバーラップしない
磁気メモリ。
【請求項１１】
請求の範囲第９項に記載の磁気メモリにおいて、
前記第１磁性体層と前記第２磁性体層とのうちの一方に電気的に接続され、かつ、前記第１配線と実質的に垂直な第２方向に延設された第２配線と、
前記第２方向に延設され、且つ、前記第２配線から電気的に絶縁されている第３配線と、
前記記憶データの書換えのとき、前記第２磁性体層に印加される第２磁界を発生する第２電流を前記第３配線に流す第２電流印加部
とを更に備え、
前記電圧印加部は、前記第２配線を介して、前記電圧を前記第１磁性体層と前記第２磁性体層との間に印加する
磁気メモリ。
【請求項１２】
基板と、
前記基板の上面側に形成されたメモリセルと、前記メモリセルは、固定された固定自発磁化を有する第１磁性体層と、記憶データに対応して反転可能な自由自発磁化を有する第２磁性体層と、前記第１磁性体層と前記第２磁性体層との間に介設されているトンネル絶縁層とを含み、
前記第１磁性体層と前記第２磁性体層とのうちの一方に電気的に接続され、且つ、所定の第２方向に延設された第２配線と、
前記第２方向に延設され、且つ、前記第２配線から電気的に絶縁されている第３配線と、
前記記憶データの書換えのとき、前記第２磁性体層に印加される第２磁界を発生する第２電流を前記第３配線に流す第２電流印加部
前記記憶データの読み出しのとき、前記第２配線を介して、前記第１磁性体層と前記第２磁性体層との間に電圧を印加する電圧印加部
とを備えた
磁気メモリ。
【請求項１３】
請求の範囲第１項、第９項、及び第１２項のいずれか一に記載の磁気メモリにおいて、
前記メモリセルは、複数であり、且つ、前記基板の表面に垂直な方向に並んで配置されている
磁気メモリ。
【請求項１４】
固定された固定自発磁化を有する第１磁性体層と、
記憶データに対応して反転可能な自由自発磁化を有する第２磁性体層と、
前記第１磁性体層と前記第２磁性体層との間に介設されているトンネル絶縁層と、
前記第１磁性体層と前記第２磁性体層のいずれからも電気的に絶縁されている第１配線
とを備えた磁気メモリの動作方法であって、
前記第１配線に電流を流すことによって磁界を発生し、前記磁界により前記自由自発磁化を反転するステップと、
前記第１配線を介さずに、前記第１磁性体層と前記第２磁性体層との間に電圧を印加するステップと、
前記電圧によって前記トンネル絶縁層を流れるトンネル電流を検出し、前記トンネル電流に基づいて前記記憶データを判定するステップ
とを備えた
磁気メモリの動作方法。
【請求項１５】
固定された固定自発磁化を有する第１磁性体層と、
記憶データに対応して反転可能な自由自発磁化を有する第２磁性体層と、
前記第１磁性体層と前記第２磁性体層との間に介設されているトンネル絶縁層と、
前記第１磁性体層と前記第２磁性体層のいずれからも電気的に絶縁されている第１配線と、
前記第１磁性体層と前記第２磁性体層のいずれからも電気的に絶縁され、且つ、前記第１配線が延設されている方向と実質的に垂直な方向に延設されている第２配線
とを備えた磁気メモリの動作方法であって、
前記第１配線に第１電流を流し、前記第２配線に第２電流を流すことによって磁界を発生し、前記磁界により前記自由自発磁化を反転するステップと、
前記第１配線及び前記第２配線を介さずに、前記第１磁性体層と前記第２磁性体層との間に電圧を印加するステップと、
前記電圧によって前記トンネル絶縁層を流れるトンネル電流を検出し、前記トンネル電流に基づいて前記記憶データを判定するステップ
とを備えた
磁気メモリの動作方法。
【発明の詳細な説明】
技術分野
本発明は、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：磁気メモリ）に関する。本発明は、特に、ＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  ＭａｇｎｅｔｏＲｅｓｉｓｔａｎｃｅ）効果を発現する磁気トンネル接合（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ：ＭＴＪ）を、データを記憶するメモリセルとして利用するＭＲＡＭに関する。
背景技術
デジタル情報を、強磁性体の自発磁化の方向として記憶するＭＲＡＭは、有力な不揮発性メモリの一つである。自発磁化は、外部から一定以上の大きさを有する磁界が印加されない限り、その方向が保存される。従って、自発磁化の方向として保存されたデジタル情報は、長期間に渡って不揮発的に記憶される。
ＭＲＡＭの読み出しには、ＡＭＲ（Ａｎｉｓｏｔｒｏｐｉｃ  ＭａｇｎｅｔｏＲｅｓｉｓｔａｎｃｅ）効果、ＧＭＲ（Ｇｉａｎｔ  ＭａｇｎｅｔｏＲｅｓｉｓｔａｎｃｅ）効果、及びＴＭＲ効果のような磁気抵抗効果が利用される。ＧＭＲ効果を用いたＭＲＡＭの読み出し、及びＴＭＲ効果を用いたＭＲＡＭの読み出しは、日本国公開特許公報（Ｐ２００１−１９５８７８Ａ）に開示されている。
これらの磁気抵抗効果の中でも、読み出し動作へのＴＭＲ効果の利用は、磁気メモリのメモリセル面積を小さくすることができるため好適である。米国特許Ｎｏ．５，６４０，３４３は、ＴＭＲ効果を利用して読み出し動作を行うＭＲＡＭを開示している。公知のそのＭＲＡＭは、図１に示されているように、ビット線２０１、ワード線２０２、及びビット線２０１とワード線２０２とが重なっている領域のそれぞれに設けられたメモリセル２０３を含む。
図２は、公知のそのＭＲＡＭの断面図である。ビット線２０１は、基板２０４の上に形成されている。ビット線２０１は、第１層間絶縁膜２０５によって被覆されている。第１層間絶縁膜２０５には、開口が設けられ、その開口は、ダイオード２０６及びタングステンビア２０７によって埋め込まれている。
タングステンビア２０７の上には、メモリセル２０３を構成する固定強磁性層（ｐｉｎｎｅｄ  ｆｅｒｒｏｍａｇｎｅｔｉｃ  ｌａｙｅｒ）２０８、トンネル絶縁層２０９、及び自由強磁性層（ｆｒｅｅ  ｆｅｒｒｏｍａｇｎｅｔｉｃ  ｌａｙｅｒ）２１０が順次に形成されている。固定強磁性層２０８、トンネル絶縁層２０９、及び自由強磁性層２１０は、ＴＭＲ効果を示す磁気トンネル接合を形成している。より詳細には、固定強磁性層２０８と、自由強磁性層２１０とは、いずれも強磁性体で形成される。固定強磁性層２０８は、その自発磁化の方向が所定の方向にされるように形成され、自由強磁性層２１０は、その自発磁化が反転可能であるように形成されている。自由強磁性層２１０の自発磁化は、固定強磁性層２０８の自発磁化の方向と同一の方向と、その方向と反対の方向のうちのいずれかの方向を向くことが許されている。自由強磁性層２１０の自発磁化の向きが、データ”１”とデータ”０”とに対応付けられている。トンネル絶縁層２０９はトンネル電流を流すために極めて薄く、その厚さは、典型的には、１〜３ｎｍである。
メモリセル２０３は、第２層間絶縁膜２１１によって被覆されている。既述のワード線２０２は、第２層間絶縁膜２１１を貫通して自由強磁性層２１０に接続されるが、図２には示されていない。
図３は、メモリセル２０３が配置されたメモリセルアレイと、メモリセル２０３にアクセスするための周辺回路とを示す。上述のように、ビット線２０１とワード線２０２とが交差する位置には、メモリセル２０３が配置され、ビット線２０１とワード線２０２とは、メモリセル２０３によって電気的に橋絡されている。ビット線２０１の両端には、行セレクタトランジスタ２１２、２１３が接続され、ワード線２０２の両端には、列セレクタトランジスタ２１４、２１５が接続される。
図３を参照して、メモリセル２０３のデータの書き込みは、以下のようにして行われる。メモリセル２０３のうちのメモリセル２０３ａにデータを書き込む場合、まず、メモリセル２０３ａに接続するビット線２０１ａとワード線２０２ａとが選択される。選択されたビット線２０１ａに接続する行セレクタトランジスタ２１２ａ、２１３ａが活性化される。更に、選択されたワード線２０２ａに接続する列セレクタトランジスタ２１４ａ、２１５ａが活性化される。活性化された列セレクタトランジスタ２１４ａ、２１５ａを介して、ワード線２０２ａには、書き込み電流Ｉ１が流される。更に、活性化された行セレクタトランジスタ２１２ａ、２１３ａを介して、ビット線２０１ａには、書き込み電流Ｉ２が流される。書き込み電流Ｉ１、Ｉ２とが発生する合成磁界により、メモリセル２０３の自由強磁性層２１０が所望の方向に反転され、メモリセル２０３へのデータの書き込みが行われる。
自発磁化を反転するためには、かなり大きな書き込み電流Ｉ１、Ｉ２が必要であり、書き込み電流Ｉ１、Ｉ２は、典型的には、数ｍＡから数１０ｍＡである。従って、行セレクタトランジスタ２１２、２１３と、列セレクタトランジスタ２１４、２１５としては、ゲート幅が大きなＭＯＳトランジスタが使用される。ゲート幅が大きなＭＯＳトランジスタが使用されることは、ＭＲＡＭの周辺回路の面積の増大を招いている。
一方、メモリセル２０３からのデータの読み出しは、ビット線２０１とワード線２０２との間に電圧が印加されたときにメモリセル２０３を流れる読み出し電流Ｉｒを検出することにより行われる。ビット線２０１とワード線２０２との間に電圧が印加されると、メモリセル２０３のトンネル絶縁層２０９には、トンネル現象により、読み出し電流Ｉｒが流れる。読み出し電流Ｉｒの大きさは、ＴＭＲ効果により自由強磁性層２１０の自発磁化の方向に応じて変化する。読み出し電流Ｉｒの大きさによって、自由強磁性層２１０の自発磁化の方向が検出され、メモリセル２０３に書き込まれたデータが識別される。
ＭＲＡＭの信頼性の確保において重要なことの一つは、その製造工程においてメモリセル２０３を熱的劣化、及びエッチングダメージから回避することである。日本国公開特許公報（Ｐ２０００−３５３７９１Ａ）、及び、それに対応する米国特許Ｎｏ．６，１６５，８０３は、磁気メモリ・エレメントを熱的劣化、及びエッチングダメージから回避するために、磁気エレメントブランケット層の一部を絶縁材料に変換することによって磁気メモリ・エレメントを画定することを開示している。
このようなＭＲＡＭの信頼性の確保には、更に、欠陥が実質的に存在しないトンネル絶縁層２０９を形成することが重要である。トンネル絶縁層２０９にピンホールなどの欠陥が存在すると、ビット線２０１とワード線２０２とがショートし、又は、局部的に特性が劣化し、ＭＲＡＭの動作不良の原因になる。
しかし、上述のＭＲＡＭは、トンネル絶縁層２０９に欠陥が発生しやすい構造を有している。図２に示されているように、上述のＭＲＡＭでは、タングステンビア２０７の上に固定強磁性層２０８が形成され、その固定強磁性層２０８の上にトンネル絶縁層２０９が形成されている。タングステンビア２０７は、一般に、タングステン膜を基板の上面側の全面に成長した後に、エッチバック又はＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって第１層間絶縁膜２０５に設けられた開口の中のみにタングステン膜を残すことによって形成される。このとき、エッチバック又はＣＭＰにより、タングステンビア２０７の表面は荒らされる。更に、タングステン膜により、第１層間絶縁膜２０５に設けられた開口が完全に埋め込まれなかった場合には、タングステンビア２０７の中央部に穴が形成されることがある。このように、タングステンビア２０７の表面を完全に平坦にすることは現在の技術では容易なことではない。タングステンビア２０７の表面の凹凸は、固定強磁性層２０８に凹凸を発生させ、更に、その上に形成されたトンネル絶縁層２０９に凹凸を発生させる。トンネル絶縁層２０９に存在する凹凸は、ピンホールなどの欠陥の原因となり、メモリセル２０３の動作不良の原因になる。
トンネル絶縁膜の欠陥を可能な限り排除し、不良ビットの発生を防止する必要性が存在する。
発明の開示
本発明の目的は、磁気トンネル接合のトンネル絶縁膜の欠陥を可能な限り排除し、磁気トンネル接合をメモリセルに使用するＭＲＡＭの不良ビットの発生を抑制するための技術を提供することにある。
本発明の他の目的は、磁気トンネル接合のトンネル絶縁膜の欠陥を可能な限り排除しながら、ＭＲＡＭのメモリセル面積を縮小するための技術を提供することにある。
本発明の更に他の目的は、磁気トンネル接合のトンネル絶縁膜の欠陥を可能な限り排除しながら、ＭＲＡＭの周辺回路の面積を縮小するための技術を提供することにある。
本発明の更に他の目的は、磁気トンネル接合のトンネル絶縁膜の欠陥を可能な限り排除しながら、ＭＲＡＭを高集積化するための技術を提供することにある。
本発明の一の観点において、磁気メモリは、基板と、基板の上面側を被覆する層間絶縁膜と、メモリセルと、層間絶縁膜を貫通するプラグとを備えている。メモリセルは、層間絶縁膜の上面側に形成された第１磁性体層と、第１磁性体層の上に形成されたトンネル絶縁層と、トンネル絶縁層の上に形成された第２磁性体層とを含む。プラグは、第１磁性体層に、電気的に接続されている。トンネル絶縁層のうち第１磁性体層と第２磁性体層との間に位置するトンネル電流通過部分のうちの少なくとも一部は、基板の表面に垂直な垂直方向においてプラグにオーバーラップしないように配置されている。
現状のプロセス技術では、プラグの表面に、ある程度の凹凸が発生することは避けられない。トンネル電流通過部分のうちの少なくとも一部が、表面に凹凸があるプラグにオーバーラップしないように形成されることにより、トンネル電流通過部分のうちオーバラップしていない部分の平滑性が向上され、トンネル電流通過部分に発生する欠陥が減少される。
トンネル電流通過部分に発生する欠陥を、一層に少なくするためには、トンネル電流通過部分の全部が、前記プラグにオーバーラップしないように配置されていることが好ましい
トンネル電流通過部分に発生する欠陥を、一層に少なくするためには、層間絶縁膜の表面は、平滑に平坦化されていることが好ましい。
当該磁気メモリは、層間絶縁膜と第１磁性体層との間に介設され、且つ、第１磁性体層よりも抵抗が低い下部電極を備え、第１磁性体層とプラグとの電気的接続は、下部電極を介して行われることが好ましい。
上述の構造は、プラグが、金属で形成された金属部分を含む場合、特に、タングステンで形成された部分を含む場合に特に有効である。金属、特に、タングステンで形成されたプラグは、その表面に凹凸が発生しやすい。上述の構造は、プラグの表面に凹凸が発生しやすい場合に特に有効である。
当該磁気メモリにおいて、前記第１磁性体層のうちの一の第１磁性体層との間でトンネル電流が流れる前記第２磁性体層は複数であることが好ましい。このような構造は、第２磁性体層をより稠密に配置することを可能にし、当該磁気メモリの高集積化を可能にする。
第２磁性体層をより稠密に配置するためには、前記一の第１磁性体層に接続されているプラグの数は、第２磁性体層の数より少ないことが好ましい。
本発明の他の観点において、本発明による磁気メモリは、基板と、基板の上面側に、所定の第１方向に延設された第１配線と、第１配線を被覆する層間絶縁膜と、層間絶縁膜の上面側に形成されたメモリセルとを備えている。メモリセルは、固定された固定自発磁化を有する第１磁性体層と、記憶データに対応して反転可能な自由自発磁化を有する第２磁性体層と、第１磁性体層と第２磁性体層との間に介設されているトンネル絶縁層とを含む。当該磁気メモリは、更に、前記記憶データの書換えのときにメモリセルに印加される第１磁界を発生する第１電流を第１配線に流す第１電流印加部と、前記記憶データの読み出しのとき、第１磁性体層と第２磁性体層との間に電圧を印加する電圧印加部とを備えている。第１配線とメモリセルとは、電気的に絶縁されている。
このような構成は、メモリセルと第１配線とをプラグで接続する必要性をなくし、プラグの表面の凹凸による、トンネル絶縁膜の欠陥の発生の問題を回避することを容易にする。更にメモリセルと第１配線とをプラグで接続する必要がないことは、磁気メモリの高集積化に有効である。更に、第２磁性体層の自発磁化を反転させるためには、大きな第１電流が必要であるが、このような構成は、電圧印加部に、大きな第１電流を流す必要性をなくし、電圧印加部をより小さな面積のトランジスタで構成することを可能にする。
第１磁性体層と第２磁性体層とのうちの一方の層が前記第１方向に延設され、前記磁気メモリが、更に、電圧印加部とメモリセルとを電気的に接続し、且つ、層間絶縁膜を貫通して、前記一方の層に接続されたプラグを備えている場合、トンネル絶縁層のうち第１磁性体層と第２磁性体層との間に位置するトンネル電流通過部分のうちの少なくとも一部は、基板の表面に垂直な垂直方向においてプラグにオーバーラップしないことが好ましい。
当該磁気メモリは、第１磁性体層と第２磁性体層とのうちの一方に電気的に接続され、かつ、第１配線と実質的に垂直な第２方向に延設された第２配線と、前記第２方向に延設され、且つ、前記第２配線から電気的に絶縁されている第３配線と、前記記憶データの書換えのとき、前記第２磁性体層に印加される第２磁界を発生する第２電流を第３配線に流す第２電流印加部とを更に備え、電圧印加部は、第２配線を介して、前記電圧を第１磁性体層と第２磁性体層との間に印加することが好ましい。第２磁性体層の自発磁化を反転させるためには、大きな第２電流が必要である。このような構成は、大きな第２電流を電圧印加部に流す必要性をなくし、電圧印加部をより小さな面積のトランジスタで構成することを可能にする。
本発明の更に他の観点において、本発明による磁気メモリは、基板と、基板の上面側に形成されたメモリセルを備えている。メモリセルは、固定された固定自発磁化を有する第１磁性体層と、記憶データに対応して反転可能な自由自発磁化を有する第２磁性体層と、第１磁性体層と第２磁性体層との間に介設されているトンネル絶縁層とを含む。当該磁気メモリは、更に、第１磁性体層と第２磁性体層とのうちの一方に電気的に接続され、且つ、所定の第２方向に延設された第２配線と、第２方向に延設され、且つ、第２配線から電気的に絶縁されている第３配線と、前記記憶データの書換えのとき、第２磁性体層に印加される第２磁界を発生する第２電流を第３配線に流す第２電流印加部と、記憶データの読み出しのとき、第２配線を介して、第１磁性体層と第２磁性体層との間に電圧を印加する電圧印加部とを備えている。
当該メモリの高集積化のためには、メモリセルは、基板の表面に垂直な方向に並んで配置されていることが好ましい。
本発明の更に他の観点において、固定された固定自発磁化を有する第１磁性体層と、記憶データに対応して反転可能な自由自発磁化を有する第２磁性体層と、第１磁性体層と第２磁性体層との間に介設されているトンネル絶縁層と、第１磁性体層と第２磁性体層のいずれからも電気的に絶縁されている第１配線とを備えた磁気メモリの動作方法は、
第１配線に電流を流すことによって磁界を発生し、前記磁界により前記自由自発磁化を反転するステップと、
第１配線を介さずに、前記第１磁性体層と前記第２磁性体層との間に電圧を印加するステップと、
前記電圧によって前記トンネル絶縁層を流れるトンネル電流を検出し、前記トンネル電流に基づいて前記記憶データを判定するステップ
とを備えている。
本発明の更に他の観点において、固定された固定自発磁化を有する第１磁性体層と、記憶データに対応して反転可能な自由自発磁化を有する第２磁性体層と、第１磁性体層と第２磁性体層との間に介設されているトンネル絶縁層と、第１磁性体層と第２磁性体層のいずれからも電気的に絶縁されている第１配線と、第１磁性体層と第２磁性体層のいずれからも電気的に絶縁され、且つ、第１配線が延設されている方向と実質的に垂直な方向に延設されている第２配線とを備えた磁気メモリの動作方法は、
第１配線に第１電流を、第２配線に第２電流をそれぞれ流すことによって磁界を発生し、前記磁界により前記自由自発磁化を反転するステップと、
第１配線及び第２配線を介さずに、第１磁性体層と第２磁性体層との間に電圧を印加するステップと、
前記電圧によって前記トンネル絶縁層を流れるトンネル電流を検出し、前記トンネル電流に基づいて前記記憶データを判定するステップ
とを備えている。
本発明は、磁気トンネル接合のトンネル絶縁膜の欠陥を可能な限り排除し、磁気トンネル接合をメモリセルに使用するＭＲＡＭの不良ビットの発生を有効に抑制する。
また、本発明は、磁気トンネル接合のトンネル絶縁膜の欠陥を可能な限り排除しながら、ＭＲＡＭのメモリセル面積を有効に縮小する。
また、本発明は、磁気トンネル接合のトンネル絶縁膜の欠陥を可能な限り排除しながら、ＭＲＡＭの周辺回路の面積を有効に縮小する。
また、本発明は、トンネル絶縁膜の欠陥を可能な限り排除しながら、ＭＲＡＭを高集積化する。
発明を実施するための最良の形態
実施の第１形態
図４は、本発明によるＭＲＡＭの実施の第１形態を示す。当該ＭＲＡＭは、トランジスタ（図示されない）が形成された基板１がビット線２とともに設けられている。ビット線２は、基板１の上に形成されている。ビット線２は、図５に示されているように、ｘ軸方向に延伸するように形成されている。図４に示されているように、ビット線２は、酸化シリコンで形成された層間絶縁膜３で被覆されている。層間絶縁膜３の表面は、ＣＭＰにより、基板１の表面１ａに実質的に平行になるように平坦化され、平滑に加工されている。酸化シリコン膜の表面をＣＭＰによって平滑に加工することは容易である。層間絶縁膜３の上には、メモリセル４が形成されている。
メモリセル４は、層間絶縁膜３を貫通するタングステンプラグ５によってビット線２に電気的に接続されている。図６に示されているように、タングステンプラグ５は、窒化チタンで形成されたバリア層５ａ、及びタングステン層５ｂを含む。タングステンプラグ５は、層間絶縁膜３に設けられた開口を埋め込むように、窒化チタン膜及びタングステン膜を基板１の上面側の全面に順次に形成した後、ＣＭＰを用いて開口の外部にある窒化チタン膜及びタングステン膜を除去することにより形成されている。金属であるタングステン層５ｂを含むタングステンプラグ５の表面を、ＣＭＰにより平坦に加工することは困難であり、形成されたタングステンプラグ５の表面には、多くの場合、かなりの凹凸が存在する。
層間絶縁膜３とメモリセル４とは、厚さ２００ｎｍの層間絶縁膜６で被覆されている。層間絶縁膜６の上には、ワード線７が設けられている。ワード線７は、メモリセル４に接続されている。図５に示されているように、ワード線７は、ビット線２と実質的に垂直なｙ軸方向に延伸するように形成されている。
メモリセル４は、図４に示されているように、順次に積層された、下部磁性体層８、上部磁性体層９、及び、これらに挟まれたトンネル絶縁膜１０によって形成されている。下部磁性体層８、上部磁性体層９、及び、トンネル絶縁膜１０は、磁気トンネル接合を形成している。トンネル絶縁層１０の厚さはトンネル電流が流れる程度に薄く、典型的には１〜３ｎｍである。トンネル絶縁層１０は、プラズマ酸化法によって作製されたアルミナ（Ａｌ２Ｏ３）で形成されている。
図５に示されているように、上部磁性体層９の面積は下部磁性体層８の面積より小さくされ、基板に垂直な方向からみたとき、上部磁性体層９は、下部磁性体層８の内側に位置する。
図７に示されているように、下部磁性体層８は、順次に積層されたタンタル層１１、パーマロイ（Ｎｉ−Ｆｅ）で形成された初期磁性体層１２、Ｉｒ−Ｍｎで形成された反強磁性体層１３、Ｃｏ−Ｆｅで形成された固定強磁性層１４で形成されている。タンタル層１１、初期磁性体層１２、反強磁性体層１３、及び固定強磁性層１４の典型的な厚さは、それぞれ、５ｎｍ、２ｎｍ、１０ｎｍ、及び３ｎｍである。固定強磁性層１４は、強磁性体で形成され、自発磁化を有している。固定強磁性層１４の自発磁化は、反強磁性体層１３から受ける相互作用により固定されている。
上部磁性体層９は、順次に積層された、Ｎｉ−Ｆｅで形成された自由強磁性層１５、第１タンタル層１６、アルミ層１７、及び第２タンタル層１８を含む。自由強磁性層１５、第１タンタル層１６、アルミ層１７、及び第２タンタル層１８の典型的な厚さは、それぞれ、５ｎｍ、５ｎｍ、２０ｎｍ、及び５ｎｍである。自由強磁性層１５は、強磁性体で形成され、自発磁化を有している。自由強磁性層１５は、その自発磁化が反転可能であるように形成されている。自由強磁性層１５の自発磁化は、固定強磁性層１４の自発磁化の方向と同一の方向と、その方向と反対の方向とのうちのいずれかの方向を向くことが許されている。メモリセル４は、デジタル情報を自由強磁性層１５の自発磁化の向きとして記憶する。
図６に示されているように、上部磁性体層９は、その全体が層間絶縁膜３の上方に形成され、上部磁性体層９は、基板１の表面１ａに垂直な垂直方向において、タングステンプラグ５にオーバーラップしていない。このような構造は、トンネル絶縁層１０のうちのトンネル電流が流れるトンネル電流通過部分１０ａに欠陥が発生することを防ぐ。トンネル電流通過部分１０ａは、下部磁性体層８と上部磁性体層９とに挟まれた部分であり、その全体が層間絶縁膜３の上方にある。層間絶縁膜３は高い平滑性を有するから、トンネル電流通過部分１０ａの平滑性も高い。従って、トンネル電流通過部分１０ａには、ピンホールなどの欠陥が発生しにくい。このように、上部磁性体層９の全体が層間絶縁膜３の上方に形成されていることにより、トンネル絶縁層１０のうちのトンネル電流通過部分１０ａに欠陥が発生することが防がれている。
上述のメモリセル４と、タングステンプラグの上方に上部磁性体層が存在するメモリセルとを、それぞれ１０００個試作し、それらの特性を比較することにより、上述の構造を有するメモリセル４の優位性が明らかにされた。試作されたメモリセル４の上部磁性体層９の大きさは、０．６ｘ１．２μｍであり、タングステンプラグ５と上部磁性体層９とのスペースは０．２μｍであり、下部磁性体層８同士のスペースは、０．６μｍであった。このような配置では、メモリセル面積は、３．５μｍ２になる。
試作された１０００個のメモリセル４のうち、下部磁性体層８と上部磁性体層９とがショートしていたものは、２個であった。更に、メモリセル４の素子抵抗の平均は２０ｋΩ、バラツキは１．５％であり、素子抵抗のバラツキが小さかった。メモリセル４のＭＲ比（磁気抵抗比）は、１０ｍＶの電圧印加時で４０％、４００ｍＶの電圧印加時で１５％であり、メモリセル４は、優れた磁気抵抗比を示した。
一方、タングステンプラグの上方に上部磁性体層が存在するメモリセルは、１０００個のうちの５２０個のメモリセルがショートしていた。更に、ショートしていないメモリセルの素子抵抗の平均は１０ｋΩ、バラツキは４０％であり、素子抵抗のバラツキが大きかった。更に、そのＭＲ比は、１０〜３０％であり、ＭＲ比が小さく、且つ、ＭＲ比のバラツキが大きかった。このような劣悪な特性は、タングステンビアの表面が荒いことにより、トンネル絶縁膜の平滑性が悪化し、トンネル絶縁膜に多くの欠陥が発生したことに起因すると考えられる。このように、上述のメモリセル４は、タングステンプラグの上方に上部磁性体層が存在するメモリセルに対して明らかな優位性を示した。
このように、実施の第１形態では、メモリセル４の特性を決定するトンネル電流通過部分１０ａの全体が、タングステンプラグ５にオーバーラップしないように配置され、トンネル電流通過部分１０ａにおける欠陥の発生が抑制されている。これにより、メモリセル４をメモリセルとして使用するＭＲＡＭの不良ビットの発生が抑制されている。
実施の第１形態において、図８に示されているように、タングステンプラグ５の一部分のみについて、当該一部分とトンネル電流通過部分１０ａとがオーバーラップしないように配置されることが可能である。図８の半導体装置では、トンネル電流通過部分１０ａの全体が、タングステンプラグ５にオーバーラップしないように配置されているのではない。このような構造は、ＭＲＡＭの不良ビットの発生をある程度抑制する一方、メモリセル面積の減少を可能にする。但し、ＭＲＡＭの不良ビットの発生の抑制の観点からは、図６に示されているように、トンネル電流通過部分１０ａの全体が、タングステンプラグ５にオーバーラップしないように配置されることが好ましい。
実施の第２形態
図９は、本発明によるＭＲＡＭの実施の第２形態を示す。実施の第２形態のＭＲＡＭは、実施の第１形態とほぼ同様の構造を有する。実施の第２形態のＭＲＡＭと、実施の第１形態のＭＲＡＭとは、メモリセル２１がタングステンプラグ５に直接に接続されず、下部電極層２５を介してタングステンプラグ５に接続されている点において相違している。以下では、実施の第２形態のＭＲＡＭの構造が詳細に説明される。
実施の第２形態のＭＲＡＭは、実施の第１形態と同様に、基板１、ビット線２、層間絶縁膜３、及びタングステンプラグ５を含んでいる。層間絶縁膜３の上には、下部電極層２５が形成されている。下部電極層２５は、タングステンプラグ５を介してビット線２に接続されている。下部電極層２５の上には、メモリセル２１が形成されている。メモリセル２１は、層間絶縁膜６によって被覆されている。メモリセル２１は、層間絶縁膜６の上に形成されたワード線７に接続されている。
メモリセル２１は、下部磁性体層２２、上部磁性体層２３、及びそれらに挟まれたトンネル絶縁層２４により形成されている。トンネル絶縁層２４は、プラズマ酸化法によって作製されたアルミナ（Ａｌ２Ｏ３）で形成されている。トンネル絶縁層２４の厚さはトンネル電流が流れる程度に薄く、典型的には１〜３ｎｍである。
図１０に示されているように、下部磁性体層２２、上部磁性体層２３、及びトンネル絶縁層２４の面積は、下部電極層２５よりも小さく、基板１の表面１ａに垂直な方向からみたとき、下部磁性体層２２、上部磁性体層２３、及びトンネル絶縁層２４は、下部電極層２５の内側に位置する。
図１１は、メモリセル２１及び下部電極層２５の構造を詳細に示す。メモリセル２１の下部磁性体層２２は、パーマロイ（Ｎｉ−Ｆｅ）で形成された初期磁性体層２９、Ｉｒ−Ｍｎで形成された反強磁性体層３０、Ｃｏ−Ｆｅで形成された固定強磁性層３１を含む。初期磁性体層２９、反強磁性体層３０、及び固定強磁性層３１の典型的な厚さは、それぞれ、２ｎｍ、１０ｎｍ、及び３ｎｍである。固定強磁性層３１は、強磁性体で形成され、自発磁化を有している。固定強磁性層３１の自発磁化は、反強磁性体層３０から受ける相互作用により固定されている。
上部磁性体層２３は、Ｎｉ−Ｆｅで形成された自由強磁性層３２、第１タンタル層３３、アルミ層３４、及び第２タンタル層３５を含む。自由強磁性層３２、第１タンタル層３３、アルミ層３４、及び第２タンタル層３５の典型的な厚さは、それぞれ、５ｎｍ、５ｎｍ、２０ｎｍ、及び５ｎｍである。自由強磁性層３２は、強磁性体で形成され、自発磁化を有している。自由強磁性層３２は、その自発磁化が反転可能であるように形成されている。自由強磁性層３２の自発磁化は、固定強磁性層３１の自発磁化の方向と同一の方向と、その方向と反対の方向とのうちのいずれかの方向を向くことが許されている。メモリセル２１は、デジタル情報を自由強磁性層３２の自発磁化の向きとして記憶する。
図１２に示されているように、上部磁性体層２３は、その全体が、平坦な層間絶縁膜３の上方に形成され、上部磁性体層２３は、表面に凹凸が発生しやすいタングステンプラグ５にオーバーラップしていない。これにより、トンネル絶縁層２４のうちのトンネル電流が流れる部分であるトンネル電流通過部分２４ａの平滑性が向上され、トンネル電流通過部分２４ａでの欠陥の発生が防がれている。これにより、実施の第２形態のＭＲＡＭは、その不良ビットの発生が抑制されている。
一方、図１１に示されているように、下部電極層２５は、層間絶縁膜３の上に順次に形成されたタンタル膜２６、アルミ膜２７、及びタンタル膜２８を含む。タンタル膜２６、アルミ膜２７、及びタンタル膜２８の典型的な厚さは、それぞれ５ｎｍ、５０ｎｍ、及び５ｎｍである。下部電極層２５は、下部電極層２５の基板１の表面に平行な方向の電気抵抗が、上述の下部磁性体層２１の基板１の表面に平行な方向の電気抵抗よりも小さくなるような構造を有するように形成されている。
このような構造を有する下部電極層２５は、上部磁性体層２３がタングステンプラグ５にオーバーラップしていない構造が採用されたときに、トンネル電流が流れる経路の電気抵抗を小さくし、記憶データの識別のＳＮ比を向上させる役割を果たす。上部磁性体層２３がタングステンプラグ５にオーバーラップしていない構造の採用により、下部磁性体層２２には、基板１の表面と平行の方向にトンネル電流が流れる。しかし、強磁性体や反強磁性体で形成されている下部磁性体層２２は、エッチングが容易でなく、このような下部磁性体層２２の膜厚は、薄くされる必要がある。下部磁性体層２２の薄膜化は、下部磁性体層２２の基板１の表面と平行の方向に電気抵抗を増大させ、データの読み出し時に、メモリセル２４に流されるトンネル電流のＳＮ比を増加させる。下部電極層２５の存在は、トンネル電流が流れる経路の電気抵抗を小さくし、トンネル電流のＳＮ比を増加させる。
上述の構造を有するメモリセル２１を、１０００個試作して、特性評価を行った。試作されたメモリセル２１の上部磁性体層２３の大きさは、０．６ｘ１．２μｍであり、タングステンプラグ５と上部磁性体層２３とのスペースは０．２μｍであり、下部磁性体層２２同士のスペースは、０．６μｍであった。
試作された１０００個のメモリセル２１のうち、下部磁性体層２２と上部磁性体層２３とがショートしていたものは、３個であった。更に、メモリセル２１の素子抵抗の平均は１９ｋΩ、バラツキは１．８％であり、素子抵抗のバラツキが小さかった。メモリセル２１のＭＲ比（磁気抵抗比）は、１０ｍＶの電圧印加時で３９％、４００ｍＶの電圧印加時で１５％であった。このように、メモリセル２１は、優れた磁気抵抗比を示した。
このように、実施の第２形態では、メモリセル２１の特性を決定するトンネル電流通過部分２４ａの全体が、表面に凹凸が発生しやすいタングステンプラグ５にオーバーラップしないように配置され、トンネル電流通過部分２４ａにおける欠陥の発生が抑制されている。これにより、メモリセル２１をメモリセルとして使用するＭＲＡＭの不良ビットの発生が抑制されている。
更に、実施の第２形態では、下部磁性体層２２の下に、下部磁性体層２２よりも抵抗が小さい下部電極層２５が敷かれ、データの読み出しに使用されるトンネル電流が流される経路の電気抵抗が減少されている。これにより、トンネル電流のＳＮ比が増大されている。
実施の第２形態において、図９のメモリセル２１は、図１３に示されたメモリセル２１’に置換されることが可能である。メモリセル２１’は、下部電極層２５の上に形成された下部磁性体層２２’、上部磁性体層２３’、及びそれらに挟まれたトンネル絶縁層２４’により構成されている。メモリセル２１とメモリセル２１’との違いは、メモリセル２１では、固定された自発磁化を有する固定磁性体層が下部磁性体層２２に、反転可能な自発磁化を有する自由磁性体層が上部磁性体層２３に含まれているのに対し、メモリセル２１’では、反転可能な自発磁化を有する自由磁性体層が下部磁性体層２２’に、固定された自発磁化を有する固定磁性体層が上部磁性体層２３’に含まれている点にある。図１４に示されているように、下部磁性体層２２’、上部磁性体層２３’、及びトンネル絶縁層２４’の面積は、下部電極層２５よりも小さい。
図１５は、メモリセル２１’の構造を詳細に示す。下部電極層２５の最上層であるタンタル膜２８の上には、下部磁性体層２２’が形成されている。下部磁性体層２２’は、Ｎｉ−Ｆｅで形成された自由強磁性層であり、下部磁性体層２２’は、以下において、自由強磁性層２２’と記載されることがある。自由強磁性層２２’は、強磁性体で形成され、その方向が反転可能な自由磁化を有している。自由強磁性層２２’の厚さは，典型的には、５ｎｍである。
下部磁性体層２２’の上には、トンネル絶縁層２４’が形成されている。トンネル絶縁層２４’は、プラズマ酸化法によって作製されたアルミナ（Ａｌ２Ｏ３）で形成されている。トンネル絶縁層２４’の厚さは、トンネル電流が流れる程度に薄く、典型的には、１〜３ｎｍである。
トンネル絶縁層２４’の上には、上部磁性体層２３’が形成されている。上部磁性体層２３’は、Ｃｏ−Ｆｅで形成された固定強磁性層２９’、Ｉｒ−Ｍｎで形成された反強磁性体層３０’第１タンタル層３１’、アルミ層３２’、及び第２タンタル層３３’を含む。固定強磁性層２９’、反強磁性体層３０’第１タンタル層３１’、アルミ層３２’、及び第２タンタル層３３’は、トンネル絶縁層２４’の上に、順次に形成されている。固定強磁性層２９’、反強磁性体層３０’第１タンタル層３１’、アルミ層３２’、及び第２タンタル層３３’の典型的な厚さは、それぞれ、３ｎｍ、１０ｎｍ、５ｎｍ、２０ｎｍ、５ｎｍである。固定強磁性層２９’は、強磁性体で形成され、自発磁化を有している。固定強磁性層２９’の自発磁化は、反強磁性体層３０から受ける相互作用により固定されている。
自由強磁性層２２’がタンタル膜２８の上に形成された構造を有するメモリセル２１’は、自由強磁性層２２’の特性を向上できる点で好ましい。図９のメモリセル２１に含まれるトンネル絶縁膜２４は、アルミニウム膜を酸化することにより形成されるため、アモルファスである。このようなトンネル絶縁膜２４の上に形成された自由強磁性層３２は、配向性が良好でない。このため、自由強磁性層３２が有する自発磁化の反転に必要な磁界の大きさのバラツキが大きい。一方、単体金属で形成されているタンタル膜２８は、ある程度の配向性を有する多結晶膜である。このため、図１５に示されているようにタンタル膜２８の上に形成された自由強磁性層２２’は、その配向性が良好である。良好な配向性を有する自由強磁性層２２’は、その自発磁化の反転に必要な磁界の大きさのバラツキが小さい。バラツキが小さいことは、データ書き込みを確実化し、ＭＲＡＭの信頼性を向上する。
実施の第３形態
図１６は、本発明によるＭＲＡＭの実施の第３形態を示す。実施の第３形態のＭＲＡＭは、実施の第１形態とほぼ同様の構造を有する。実施の第３形態のＭＲＡＭと、実施の第１形態のＭＲＡＭとの相違は、下部磁性体層４１がビット線２が延伸する方向に延設され、一の下部磁性体層４１及びトンネル絶縁層４３の上に複数の上部磁性体層４２が設けられている点、及び、下部磁性体層４１が複数のタングステンプラグ５によってビット線２に接続されている点にある。以下、実施の第３形態のＭＲＡＭが詳細に説明される。
実施の第３形態のＭＲＡＭは、実施の第１形態と同様に、基板１、ビット線２、層間絶縁膜３、及びタングステンプラグ５を含んでいる。層間絶縁膜３の上には、下部磁性体層４１が形成されている。下部磁性体層４１は、実施の第１形態の下部磁性体層８と同様に、基板１側から順次に積層された、タンタル層、パーマロイ（Ｎｉ−Ｆｅ）で形成された初期磁性体層、Ｉｒ−Ｍｎで形成された反強磁性体層、及びＣｏ−Ｆｅで形成された固定強磁性層により形成されている。タンタル層、初期磁性体層、反強磁性体層、及び固定強磁性層の膜厚は、典型的には、５ｎｍ、２ｎｍ、１０ｎｍ、及び３ｎｍである。固定強磁性層は強磁性体であり、自発磁化を有している。その自発磁化は、反強磁性体層によって固定されている。下部磁性体層４１は、ビット線２が延伸するｘ軸方向に延設され、複数のタングステンプラグ５によりビット線２に接続されている。
下部磁性体層４１の上には、アルミナ（Ａｌ２Ｏ３）で形成されたトンネル絶縁層４３が形成されている。トンネル絶縁層４３の厚さはトンネル電流が流れる程度に薄く、典型的には１〜３ｎｍである。
トンネル絶縁層４３の上には、上部磁性体層４２が形成されている。上部磁性体４２は、実施の第１形態の上部磁性体層９と同様に、基板１側から順次に積層された、Ｎｉ−Ｆｅで形成された自由強磁性層、第１タンタル層、アルミ層、及び第２タンタル層で形成されている。自由強磁性層、第１タンタル層、アルミ層、及び第２タンタル層の厚さは、典型的には、それぞれ、５ｎｍ、５ｎｍ、２０ｎｍ、及び５ｎｍである。自由強磁性層は、強磁性体で形成され、自発磁化を有している。自由強磁性層は、その自発磁化が反転可能であるように形成されている。
図１７に示されているように、上部磁性体層４２の面積は下部磁性体層４１の面積より小さくされ、基板に垂直な方向からみたとき、上部磁性体層４２は、下部磁性体層４１の内側に位置する。下部磁性体層４１、トンネル絶縁層４３、及び上部磁性体層４２により、メモリセル４４が形成される。
図１６に示されているように、上部磁性体層４２は、その全体が層間絶縁膜３の上方に形成され、上部磁性体層４２は、表面に凹凸が発生しやすいタングステンプラグ５にオーバーラップしていない。これにより、トンネル絶縁層４３のうちのトンネル電流が流れるトンネル電流通過部分４３ａが平滑化され、トンネル電流通過部分４３ａでの欠陥の発生が防がれている。これにより、実施の第３形態のＭＲＡＭは、その不良ビットの発生が抑制されている。
更に、実施の第３形態のＭＲＡＭは、ｘ軸方向に隣接するメモリセル４４の下部磁性体層４１が分離されておらず、実施の第１形態のＭＲＡＭよりもそのメモリセル面積が小さくされている。実施の第１形態のＭＲＡＭは、図４に示されているように、下部磁性体層８がメモリセル４毎に分離されている。したがって、実施の第１形態のＭＲＡＭは、下部磁性体層８を分離するためのスペースが必要である。そのスペースにより、上部磁性体層９の間隔は大きくなっている。一方、実施の第３形態のＭＲＡＭは、図１６に示されているように、下部磁性体層４１がメモリセル４４毎に分離されておらず、したがって、上部磁性体層４２の間隔は、実施の第１形態のＭＲＡＭの上部磁性体層８の間隔よりも、そのスペースの分だけ小さくすることが可能である。ゆえに、実施の第３形態のＭＲＡＭは、実施の第１形態のＭＲＡＭよりも、そのメモリセル面積を小さくすることができる。
上述の構造を有するメモリセル４４を、１０００個試作して特性評価を行ったところ、ショートしたメモリセル４４の数、素子抵抗のバラツキ、及びＭＲ比は、実施の第１形態と同様に良好だった。
このように、実施の第３形態では、トンネル電流通過部分４３ａの欠陥の発生が抑制され、ＭＲＡＭの不良ビットの発生が抑制されている。更に、実施の第３形態では、より小さいメモリセル面積が実現されている。
実施の第４形態
図１８は、本発明によるＭＲＡＭの実施の第４形態を示す。実施の第４形態のＭＲＡＭは、実施の第２形態とほぼ同様の構造を有する。実施の第４形態のＭＲＡＭと、実施の第２形態のＭＲＡＭとの相違は、下部電極層５１が、ビット線２が延伸する方向（ｘ軸方向）に延設され、一の下部電極層５１の上に複数のメモリセル４５が設けられている点、及び、下部電極層５１が複数のタングステンプラグ５によってビット線２に接続されている点にある。以下、実施の第４形態のＭＲＡＭが詳細に説明される。
実施の第４形態のＭＲＡＭは、実施の第２形態と同様に、基板１、ビット線２、層間絶縁膜３、及びタングステンプラグ５を含んでいる。層間絶縁膜３の上には、下部電極層５１が形成されている。図１９に示されているように、下部電極層５１は、ビット線２が延伸するｘ軸方向に延設され、複数のタングステンプラグ５によりビット線２に接続されている。下部電極層５１は、実施の第２形態の下部電極層２５と同様に、基板１側から順次に積層された第１タンタル膜、アルミ膜、及び第２タンタル膜で形成されている。第１タンタル膜、アルミ膜、及び第２タンタル膜の典型的な厚さは、それぞれ５ｎｍ、５０ｎｍ、及び５ｎｍである。下部電極層５１は、下部電極層５１の基板１の表面に平行な方向の電気抵抗が、後述の下部磁性体層５３の基板１の表面に平行な方向の電気抵抗よりも小さくなるような構造を有している。
図１８に示されているように、下部電極層５１の上には、複数のメモリセル５２が形成されている。メモリセル５２は、下部磁性体層５３、上部磁性体層５４、及びそれらの間に挟まれたトンネル絶縁層５５を含む。下部磁性体層５３は、実施の第２形態の下部磁性体層２２と同様に、基板１側から順次に積層された、パーマロイ（Ｎｉ−Ｆｅ）で形成された初期磁性体層、Ｉｒ−Ｍｎで形成された反強磁性体層、Ｃｏ−Ｆｅで形成された固定強磁性層で形成されている。初期磁性体層、反強磁性体層及び固定強磁性層の典型的な厚さは、それぞれ、２ｎｍ、１０ｎｍ、及び３ｎｍである。固定強磁性層は、強磁性体で形成され、自発磁化を有している。固定強磁性層の自発磁化は、反強磁性体層から受ける相互作用により固定されている。
下部磁性体層５３の上には、トンネル絶縁層５５が形成されている。トンネル絶縁層５５は、アルミナ（Ａｌ２Ｏ３）で形成されている。トンネル絶縁層５５の厚さはトンネル電流が流れる程度に薄く、典型的には１〜３ｎｍである。
上部磁性体層５４は、実施の第２形態の上部磁性体層２３と同様に、基板１側から順次に積層された、Ｎｉ−Ｆｅで形成された自由強磁性層、第１タンタル層、アルミ層、及び第２タンタル層で形成されている。それぞれ、５ｎｍ、５ｎｍ、２０ｎｍ、及び５ｎｍである。自由強磁性層は、強磁性体で形成され、自発磁化を有している。自由強磁性層は、その自発磁化が反転可能であるように形成されている。
図１９に示されているように、上部磁性体層５４の面積は、下部電極層５１よりも小さく、基板１の表面１ａに垂直な方向からみたとき、上部磁性体層５４は、下部電極層５１の内側に位置する。
図１８に示されているように、上部磁性体層５４は、その全体が、平坦な層間絶縁膜３の上方に形成され、上部磁性体層５４は、表面に凹凸が発生しやすいタングステンプラグ５にオーバーラップしていない。これにより、トンネル絶縁層５５のうちのトンネル電流が流れる部分であるトンネル電流通過部分５５ａの平滑性が向上され、トンネル電流通過部分５５ａでの欠陥の発生が防がれている。これにより、実施の第４形態のＭＲＡＭは、その不良ビットの発生が抑制されている。
更に、実施の第４形態のＭＲＡＭは、下部電極層５１が、メモリセル５５毎に分離されておらず、実施の第２形態のＭＲＡＭよりもそのメモリセル面積が小さくされている。実施の第２形態のＭＲＡＭは、図９に示されているように、下部電極層２５がメモリセル２１毎に分離されている。したがって、実施の第２形態のＭＲＡＭは、下部電極層２５を分離するためのスペースが必要である。そのスペースにより、上部磁性体層２３の間隔は大きくなっている。一方、実施の第４形態のＭＲＡＭは、図１８に示されているように、下部電極層５１が、メモリセル４４毎に分離されておらず、したがって、上部磁性体層５４の間隔は、実施の第２形態のＭＲＡＭの上部磁性体層２３の間隔よりも、そのスペースの分だけ小さくすることが可能である。ゆえに、実施の第４形態のＭＲＡＭは、実施の第２形態のＭＲＡＭよりも、そのメモリセル面積を小さくすることができる。
上述の構造を有するメモリセル５２を、１０００個試作して特性評価を行ったところ、ショートしたメモリセル５２の数、素子抵抗のバラツキ、及びＭＲ比は、実施の第２形態と同様に良好であった。
このように、実施の第４形態では、トンネル電流通過部分５５ａの欠陥の発生が抑制され、ＭＲＡＭの不良ビットの発生が抑制されている。更に、実施の第４形態では、より小さいメモリセル面積が実現されている。
更に、実施の第４形態では、下部磁性体層５３の下に、下部磁性体層５３よりも抵抗が小さい下部電極層５１が敷かれ、データの読み出しに使用されるトンネル電流が流される経路の電気抵抗が減少されている。これにより、トンネル電流のＳＮ比が増大されている。
実施の第５形態
図２０は、本発明によるＭＲＡＭの実施の第５形態を示す。実施の第５形態のＭＲＡＭは、実施の第３形態のＭＲＡＭとほぼ同様の構造を有する。即ち、実施の第５形態のＭＲＡＭでは、実施の第３形態と同様に、ビット線２が延伸する方向に延設された一の下部磁性体層６１及びトンネル絶縁層６３の上に複数の上部磁性体層６２が設けられている。
実施の第５形態のＭＲＡＭと、実施の第３形態のＭＲＡＭとの相違は、一の下部磁性体層６１をビット線２に接続するタングステンプラグ５の数が、その下部磁性体層６１の上方に設けられている上部磁性体層６２の数よりも少ない点にある。以下、実施の第５形態のＭＲＡＭが詳細に説明される。
実施の第５形態のＭＲＡＭは、実施の第３形態と同様に、基板１、ビット線２、層間絶縁膜３、及びタングステンプラグ５を含んでいる。層間絶縁膜３の上には、下部磁性体層６１が形成されている。下部磁性体層６１は、実施の第１形態の下部磁性体層８と同様に、基板１側から順次に積層された、タンタル層、パーマロイ（Ｎｉ−Ｆｅ）で形成された初期磁性体層、Ｉｒ−Ｍｎで形成された反強磁性体層、及びＣｏ−Ｆｅで形成された固定強磁性層により形成されている。タンタル層、初期磁性体層、反強磁性体層、及び固定強磁性層の膜厚は、典型的には、５ｎｍ、２ｎｍ、１０ｎｍ、及び３ｎｍである。固定強磁性層は強磁性体であり、自発磁化を有している。その自発磁化は、反強磁性体層によって固定されている。図２１に示されているように、下部磁性体層６１は、ビット線２が延伸するｘ軸方向に延設されている。図２０に示されているように、下部磁性体層６１は、タングステンプラグ５によりビット線２に接続されている。
下部磁性体層６１の上には、アルミナ（Ａｌ２Ｏ３）で形成されたトンネル絶縁層６３が形成されている。トンネル絶縁層６３の厚さはトンネル電流が流れる程度に薄く、典型的には１〜３ｎｍである。
トンネル絶縁層６３の上には、上部磁性体層６２が形成されている。上部磁性体６２は、実施の第１形態の上部磁性体層９と同様に、基板１側から順次に積層された、Ｎｉ−Ｆｅで形成された自由強磁性層、第１タンタル層、アルミ層、及び第２タンタル層で形成されている。自由強磁性層、第１タンタル層、アルミ層、及び第２タンタル層の厚さは、典型的には、それぞれ、５ｎｍ、５ｎｍ、２０ｎｍ、及び５ｎｍである。自由強磁性層は、強磁性体で形成され、自発磁化を有している。自由強磁性層は、その自発磁化が反転可能であるように形成されている。
図２１に示されているように、上部磁性体層６２の面積は下部磁性体層４１の面積より小さくされ、基板に垂直な方向からみたとき、上部磁性体層６２は、下部磁性体層６１の内側に位置する。下部磁性体層６１、トンネル絶縁層６３、及び上部磁性体層６２により、メモリセル６４が形成される。
図２０に示されているように、上部磁性体層６２は、その全体が層間絶縁膜３の上方に形成され、上部磁性体層６２は、表面に凹凸が発生しやすいタングステンプラグ５にオーバーラップしていない。これにより、トンネル絶縁層６３のうちのトンネル電流が流れるトンネル電流通過部分６３ａが平滑化され、トンネル電流通過部分４３ａでの欠陥の発生が防がれている。これにより、実施の第３形態のＭＲＡＭは、その不良ビットの発生が抑制されている。
実施の第５形態のＭＲＡＭでは、一の下部磁性体層６１に接続されているタングステンプラグ５の数が、一の下部磁性体層６１の上方に形成されている上部磁性体層６２の数よりも減少されている。即ち、一の上部磁性体層６２に対応して、一のタングステンプラグ５が設けられているのではない。図２１に示されているように、タングステンプラグ５の数を上部磁性体層６２の数よりも少なくすることにより、上部磁性体層６２をより密に配置することができ、メモリセル面積の縮小化が実現されている。
一の下部磁性体層６１に接続されるタングステンプラグ５は、複数に限られない。一の下部磁性体層６１に接続されるタングステンプラグ５の数が少ないことは、メモリセル面積の縮小化の点で好ましい。
このような構造を有するメモリセル６４を、１０００個試作して特性評価を行ったところ、ショートしたメモリセル６４の数、素子抵抗のバラツキ、及びＭＲ比は、実施の第１形態と同様に良好だった。
このように、実施の第５形態では、トンネル電流通過部分６３ａの欠陥の発生が抑制され、ＭＲＡＭの不良ビットの発生が抑制されている。更に、実施の第５形態では、より小さいメモリセル面積が実現されている。
実施の第６形態
図２２は、本発明によるＭＲＡＭの実施の第６形態を示す。実施の第６形態のＭＲＡＭは、実施の第４形態のＭＲＡＭとほぼ同様の構造を有する。即ち、実施の第６形態のＭＲＡＭでは、実施の第４形態と同様に、ビット線２が延伸する方向に延設された一の下部電極層７１の上に複数のメモリセル７２が設けられている。
実施の第６形態のＭＲＡＭと、実施の第４形態のＭＲＡＭとの相違は、一の下部電極層７１をビット線２に接続するタングステンプラグ５の数が、その下部磁性体層７１の上に設けられているメモリセル７２の数よりも少ない点にある。以下、実施の第６形態のＭＲＡＭを詳細に説明する。
実施の第６形態のＭＲＡＭは、実施の第２形態と同様に、基板１、ビット線２、層間絶縁膜３、及びタングステンプラグ５を含んでいる。層間絶縁膜３の上には、下部電極層７１が形成されている。図２３に示されているように、下部電極層７１は、ビット線２が延伸するｘ軸方向に延設されている。図２２に示されているように、下部電極層７１は、タングステンプラグ５によりビット線２に接続されている。下部電極層７１は、実施の第２形態の下部電極層２５と同様に、基板１側から順次に積層された第１タンタル膜、アルミ膜、及び第２タンタル膜で形成されている。第１タンタル膜、アルミ膜、及び第２タンタル膜の典型的な厚さは、それぞれ５ｎｍ、５０ｎｍ、及び５ｎｍである。下部電極層７１は、下部電極層７１の基板１の表面に平行な方向の電気抵抗が、後述の下部磁性体層７３の基板１の表面に平行な方向の電気抵抗よりも小さくなるような構造を有している。
図２２に示されているように、下部電極層７１の上には、複数のメモリセル７２が形成されている。メモリセル７２は、下部磁性体層７３、上部磁性体層７４、及びそれらの間に挟まれたトンネル絶縁層７５を含む。下部磁性体層７３は、実施の第２形態の下部磁性体層２２と同様に、基板１側から順次に積層された、パーマロイ（Ｎｉ−Ｆｅ）で形成された初期磁性体層、Ｉｒ−Ｍｎで形成された反強磁性体層、Ｃｏ−Ｆｅで形成された固定強磁性層で形成されている。初期磁性体層、反強磁性体層及び固定強磁性層の典型的な厚さは、それぞれ、２ｎｍ、１０ｎｍ、及び３ｎｍである。固定強磁性層は、強磁性体で形成され、自発磁化を有している。固定強磁性層の自発磁化は、反強磁性体層から受ける相互作用により固定されている。
下部磁性体層７３の上には、トンネル絶縁層７５が形成されている。トンネル絶縁層７５は、アルミナ（Ａｌ２Ｏ３）で形成されている。トンネル絶縁層７５の厚さはトンネル電流が流れる程度に薄く、典型的には１〜３ｎｍである。
トンネル絶縁層７５の上には、上部磁性体層７４が形成されている。上部磁性体層７４は、実施の第２形態の上部磁性体層２３と同様に、基板１側から順次に積層された、Ｎｉ−Ｆｅで形成された自由強磁性層、第１タンタル層、アルミ層、及び第２タンタル層で形成されている。自由強磁性層、第１タンタル層、アルミ層、及び第２タンタル層の厚さは、典型的には、それぞれ、５ｎｍ、５ｎｍ、２０ｎｍ、及び５ｎｍである。自由強磁性層は、強磁性体で形成され、自発磁化を有している。自由強磁性層は、その自発磁化が反転可能であるように形成されている。
図２３に示されているように、下部磁性体層７３、上部磁性体層７４、及びトンネル絶縁層７５の面積は、下部電極層７１よりも小さく、基板１の表面１ａに垂直な方向からみたとき、下部磁性体層７３、上部磁性体層７４、及びトンネル絶縁層７５は、下部電極層７１の内側に位置する。
図２２に示されているように、上部磁性体層７４は、その全体が、平坦な第１層間絶膜３の上方に形成され、上部磁性体層７４は、表面に凹凸が発生しやすいタングステンプラグ５にオーバーラップしていない。これにより、トンネル絶縁層７５のうちのトンネル電流が流れる部分であるトンネル電流通過部分７５ａの平滑性が向上され、トンネル電流通過部分７５ａでの欠陥の発生が防がれている。これにより、実施の第７形態のＭＲＡＭは、その不良ビットの発生が抑制されている。
更に、実施の第６形態のＭＲＡＭでは、一の下部電極層７１に接続されているタングステンプラグ５の数が、一の下部電極層７１の上に形成されているメモリセル７２の数よりも減少されている。即ち、一のメモリセル７２に対応して、一のタングステンプラグ５が設けられているのではない。図２２に示されているように、タングステンプラグ５の数をメモリセル７２の数よりも少なくすることにより、メモリセル７２をより密に配置することができ、メモリセル面積の縮小化が実現されている。
ここで、一の下部電極層７１に接続されるタングステンプラグ５は、複数に限られないことに留意されるべきである。一の下部電極層７１に接続されるタングステンプラグ５の数が少ないことは、メモリセル面積の縮小化の点で好ましい。
このような構造を有するメモリセル７２を、１０００個試作して特性評価を行ったところ、ショートしたメモリセル７２の数、素子抵抗のバラツキ、及びＭＲ比は、実施の第１形態と同様に良好であった。
このように、実施の第６形態では、トンネル電流通過部分７５ａの欠陥の発生が抑制され、ＭＲＡＭの不良ビットの発生が抑制されている。更に、実施の第６形態では、より小さいメモリセル面積が実現されている。
更に、実施の第６形態では、下部磁性体層７３の下に、下部磁性体層７３よりも抵抗が小さい下部電極層７１が敷かれ、データの読み出しに使用されるトンネル電流が流される経路の電気抵抗が減少されている。これにより、トンネル電流のＳＮ比が増大されている。
実施の第７形態
図２４は、本発明によるＭＲＡＭの実施の第７形態を示す。実施の第７形態のＭＲＡＭでは、実施の第５形態のＭＲＡＭと異なり、下部磁性体層９１とビット線８５とを電気的に接続するタングステンプラグが設けられない。下部磁性体層９１は、読み出し行セレクタ用トランジスタ８２に接続され、ビット線８５は、書き込み行セレクタ用トランジスタ８３に接続され、下部磁性体層９１とビット線８５とは、電気的に絶縁されている。下部磁性体層９１とビット線８５とを電気的に接続するタングステンプラグが排除されることにより、メモリセル９４の一層に稠密な配置が可能になっている。このような構成の変更に伴い、実施の第７形態のＭＲＡＭは、公知のＭＲＡＭの動作方法と異なる動作方法により、データの書き込みと読み出しが行われる。以下、実施の第７形態のＭＲＡＭを詳細に説明する。
実施の第７形態のＭＲＡＭは、基板８１を備えている。基板８１の表面部には、読み出し行セレクタ用トランジスタ８２と書き込み行セレクタ用トランジスタ８３とが形成されている。読み出し行セレクタ用トランジスタ８２と書き込み行セレクタ用トランジスタ８３とは、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。基板８１は、積層された層間絶縁膜８４によって被覆されている。最上層の層間絶縁膜８４の上には、ビット線８５が形成されている。ビット線８５は、スタックトビア８６によって書き込み行セレクタ用トランジスタ８３のソース／ドレインに電気的に接続されている。ビット線８５は、層間絶縁膜８８によって被覆されている。層間絶縁膜８８は、ＣＭＰによって平滑に平坦化されている。
層間絶縁膜８８の上には、下部磁性体層９１が形成されている。下部磁性体層９１は、実施の第１形態の下部磁性体層８と同様に、基板８１の側から順次に積層されたタンタル層、パーマロイ（Ｎｉ−Ｆｅ）で形成された初期磁性体層、Ｉｒ−Ｍｎで形成された反強磁性体層、及びＣｏ−Ｆｅで形成された固定強磁性層により形成されている。タンタル層、初期磁性体層、反強磁性体層、及び固定強磁性層の膜厚は、典型的には、５ｎｍ、２ｎｍ、１０ｎｍ、及び３ｎｍである。固定強磁性層は強磁性体であり、自発磁化を有している。固定強磁性層の自発磁化は、反強磁性体層によって固定されている。下部磁性体層９１は、ビット線８５が延伸するｘ軸方向に延設されている。
下部磁性体層９１は、スタックトビア８９を介して、読み出し行セレクタ用トランジスタ８２のソース／ドレインに、電気的に接続されている。スタックトビア８９は、交互に直列に積層されたタングステンプラグ８９ａとランド８９ｂとからなる。タングステンプラグ８９ａは、実施の第１形態で説明されたタングステンプラグ５と同一の構造を有しており、タングステンプラグ８９ａの表面には、多くの場合、かなりの凹凸が存在する。下部磁性体層９１は、このような構造を有するタングステンプラグ８９ａにおいてスタックトビア８９に接続されている。
下部磁性体層９１の上には、アルミナ（Ａｌ２Ｏ３）で形成されたトンネル絶縁層９３が形成されている。トンネル絶縁層９３の厚さは、トンネル電流が流れる程度に薄く、典型的には、１〜３ｎｍである。
トンネル絶縁層９３の上には、上部強磁性体層９２が形成されている。上部磁性体層９２は、実施の第１形態の上部磁性体層９と同様に、基板１側から順次に積層された、Ｎｉ−Ｆｅで形成された自由強磁性層、第１タンタル層、アルミ層、及び第２タンタル層で形成されている。自由強磁性層、第１タンタル層、アルミ層、及び第２タンタル層の厚さは、典型的には、それぞれ、５ｎｍ、５ｎｍ、２０ｎｍ、及び５ｎｍである。自由強磁性層は、強磁性体で形成され、自発磁化を有している。自由強磁性層は、その自発磁化が反転可能であるように形成されている。
下部磁性体層９１と上部磁性体層９２とトンネル絶縁層９３とは、メモリセル９４を構成する。
メモリセル９４は、層間絶縁膜９５によって被覆されている。層間絶縁膜９５の上には、ワード線９６が形成されている。ワード線９６は、層間絶縁膜９５に設けられたコンタクト孔を介して、メモリセル９４の上部磁性体層９２に電気的に接続されている。図２５に示されているように、ワード線９６は、ビット線８５が延設されるｘ軸方向と実質的に垂直なｙ軸方向に延設されている。
図２４に示されているように、上部磁性体層９２は、その全体が、平滑に平坦化された層間絶縁膜８８の上方に形成され、表面に凹凸があるタングステンプラグ８９ａにオーバーラップしていない。このような構造は、トンネル絶縁膜９３のうちのトンネル電流が流れる部分であるトンネル電流通過部分の平滑性を向上し、トンネル電流通過部分での欠陥の発生を防ぐ。これにより、実施の第７形態のＭＲＡＭは、その不良ビットの発生が抑制されている。
このような構造を有する実施の第７形態のＭＲＡＭは、従来のＭＲＡＭと異なる方法により、データの書き込み及び読み出しが行われる。図２６は、実施の第７形態のＭＲＡＭの等価回路である。上述のとおり、ビット線８５と下部磁性体層９１とは、ｘ軸方向に延設され、ｙ軸方向に延設されたワード線９６と交差する。ビット線８５の一端は、所定の電位（典型的には、接地電位）を有する端子９９に接続され、他端は、既述の書き込み行セレクタ用トランジスタ８３に接続されている。下部磁性体層９１の一端は、既述の読み出し行セレクタ用トランジスタ８２に接続され、他端は、開放されている。ワード線９６の一端には、列セレクタ用トランジスタ９７が接続され、他端には、列セレクタ用トランジスタ９８が接続されている。
メモリセルとして機能するメモリセル９４は、アレイをなすように配置されている。メモリセル９４は、下部磁性体層９１とワード線９６とを電気的に橋絡する一方、ビット線８５には電気的に接続されていない。ビット線８５は、データの書き込みのときにメモリセル９４に磁界を印加するためにのみ使用され、データの読み出しでは使用されない。データの読み出しでは、下部磁性体層９１自体がビット線として使用される。以下では、データの書き込みのときのみに使用されるビット線８５は、書き込みビット線８５と記載され、下部磁性体層９１は、読み出しビット線９１と記載される。
メモリセル９４へのデータの書き込みは、以下のようにして行われる。例えば、メモリセル９４のうちのメモリセル９４ａにデータを書き込む場合を考える。まず、メモリセル９４ａの近傍で交差するワード線９６ａ及び書き込みビット線８５ａが選択される。選択されたワード線９６ａの両端に接続されている列セレクタ用トランジスタ９７ａ、９８ａが活性化され、ワード線９６ａには、書き込み電流Ｉ１が流される。更に、選択された書き込みビット線８５ａに接続されている書き込みセレクタ用トランジスタ８３ａが活性化されて、書き込みビット線８５には、書き込み電流Ｉ２が流される。書き込み電流Ｉ１、Ｉ２は、典型的には、数ｍＡ〜数１０ｍＡである。書き込み電流Ｉ１と書き込み電流Ｉ２とが発生する磁界により、メモリセル９４へのデータの書き込みが行われる。
一方、メモリセル９４からのデータの読み出しは、以下のようにして行われる。例えば、上述のメモリセル９４ａからデータを読み出す場合、まず、メモリセル９４ａを交差する位置にあるワード線９６ａ及び読み出しビット線（下部磁性体層）９１ａが選択される。続いて、ワード線９６ａの一端に接続されている列セレクタ用トランジスタ９８ａが活性化され、読み出しビット線９１ａに接続されている読み出し行セレクタ用トランジスタ８２が活性化される。続いて、ワード線９６ａと読み出しビット線９１ａとの間に電圧が印加され、メモリセル９４ａに読み出し電流Ｉｒが流される。読み出し電流Ｉｒは、典型的には、数μＡである。読み出し電流Ｉｒに基づいて、メモリセル９４ａに記憶されているデータが判別される。
以上に説明された動作を行う実施の第７形態のＭＲＡＭは、従来にＭＲＡＭと比較して、データの読み出し動作及び書き込み動作に使用される周辺回路の面積の縮小が可能である。図３の従来のＭＲＡＭを参照すると、従来のＭＲＡＭでは、行セレクタトランジスタ２１２、２１３のいずれにも、大きな書き込み電流Ｉ２が流され、従って、行セレクタトランジスタ２１２、２１３としてゲート幅が大きなＭＯＳトランジスタを使用する必要がある。一方、実施の第７形態では、読み出し行セレクタ用トランジスタ８２には、比較的に小さな読み出し電流Ｉｒのみが流され、大きな書き込み電流Ｉ２は流されない。従って、読み出し行セレクタ用トランジスタ８２としては、比較的ゲート幅が小さく、従って面積が小さいＭＯＳトランジスタが使用可能である。このように、実施の第７形態のＭＲＡＭは、従来のＭＲＡＭと比較して、周辺回路の面積の縮小が可能である。
以上に説明されているように、実施の第７形態では、トンネル絶縁膜９３のうちのトンネル電流が流れる部分であるトンネル電流通過部分の平滑性が向上され、トンネル電流通過部分での欠陥の発生が防がれている。これにより、ＭＲＡＭの不良ビットの発生が抑制されている。
更に、実施の第７形態では、下部磁性体層９１とビット線８５とを電気的に接続するタングステンプラグが設けられていない。下部磁性体層９１とビット線８５とを電気的に接続するタングステンプラグが排除されていることにより、メモリセルを密に配置することが可能であり、従って、メモリセル面積の縮小化が可能である。
更に、実施の第７形態では、読み出し行セレクタ用トランジスタ８２として、ゲート幅が小さなＭＯＳトランジスタを使用可能であり、データの読み出し動作及び書き込み動作に使用される周辺回路の面積の縮小が実現されている。
実施の第８形態
図２７は、本発明によるＭＲＡＭの実施の第８形態を示す。実施の第８形態のＭＲＡＭは、実施の第７形態のＭＲＡＭとほぼ同様の構造を有している。実施の第８形態のＭＲＡＭは、メモリセル１０５の下部磁性体層１０２の下に、下部電極層１０１が設けられ、メモリセル１０５とスタックトビア８９との間の電気的接続が、下部電極層１０１を介して行われる点で、実施の第７形態のＭＲＡＭと異なる。以下、実施の第８形態のＭＲＡＭを詳細に説明する。
実施の第８形態のＭＲＡＭは、実施の第７形態のＭＲＡＭと同様に、表面部に読み出し行セレクタ用トランジスタ８２と書き込み行セレクタ用トランジスタ８３とが形成された基板８１を備えている。基板８１は、積層された層間絶縁膜８４によって被覆されている。最上層の層間絶縁膜８４の上には、ビット線８５が形成されている。ビット線８５は、スタックトビア８６によって書き込み行セレクタ用トランジスタ８３のソース／ドレインに電気的に接続されている。ビット線８５は、層間絶縁膜８８によって被覆されている。層間絶縁膜８８は、ＣＭＰによって平滑に平坦化されている。
層間絶縁膜８８の上には、下部電極層１０１が形成されている。下部電極層１０１は、図１１に示されている実施の第２形態の下部電極層２５と同様に、基板８１の側から順次に積層された第１タンタル膜、アルミ膜、及び第２タンタル膜で形成されている。
下部電極層１０１の上には、下部磁性体層１０２が形成されている。下部磁性体層１０２は、図１１に示されている実施の第２形態の下部磁性体層２２と同様に、基板１から順次に積層された、パーマロイ（Ｎｉ−Ｆｅ）で形成された初期磁性体層、Ｉｒ−Ｍｎで形成された反強磁性体層、及びＣｏ−Ｆｅで形成された固定磁性体層から構成されている。初期磁性体層、反強磁性体層、及び固定強磁性層の典型的な厚さは、それぞれ、２ｎｍ、１０ｎｍ、及び３ｎｍである。固定強磁性層は、強磁性体で形成され、自発磁化を有している。固定強磁性層の自発磁化は、反強磁性体層から受ける相互作用により固定されている。
下部磁性体層１０２は、スタックトビア８９を介して、読み出し行セレクタ用トランジスタ８２のソース／ドレインに、電気的に接続されている。スタックトビア８９は、交互に積層されたタングステンプラグ８９ａとランド８９ｂとからなる。
下部磁性体層１０２の上には、アルミナ（Ａｌ２Ｏ３）で形成されたトンネル絶縁層１０４が形成されている。トンネル絶縁層１０４の厚さは、トンネル電流が流れる程度に薄く、典型的には、１〜３ｎｍである。
トンネル絶縁層１０４の上には、上部強磁性体層１０３が形成されている。上部磁性体層１０３は、図１１に示されている実施の第２形態の上部磁性体層２３と同様に、基板１側から順次に積層された、Ｎｉ−Ｆｅで形成された自由強磁性層、第１タンタル層、アルミ層、及び第２タンタル層で形成されている。自由強磁性層、第１タンタル層、アルミ層、及び第２タンタル層の厚さは、典型的には、それぞれ、５ｎｍ、５ｎｍ、２０ｎｍ、及び５ｎｍである。自由強磁性層は、強磁性体で形成され、自発磁化を有している。自由強磁性層は、その自発磁化が反転可能であるように形成されている。
下部磁性体層１０２と上部磁性体層１０３とトンネル絶縁層１０４とは、メモリセル１０５を構成する。
メモリセル１０５は、層間絶縁膜９５によって被覆される。層間絶縁膜９５の上には、ワード線９６が形成されている。ワード線９６は、層間絶縁膜９５に設けられたコンタクト孔を介して、メモリセル１０５の上部磁性体層１０３に電気的に接続されている。図２８に示されているように、ワード線９６は、ビット線８５が延設されるｘ軸方向と実質的に垂直なｙ軸方向に延設されている。
図２７に示されているように、上部磁性体層１０３は、その全体が、平滑に平坦化された層間絶縁膜８８の上方に形成されている。これにより、トンネル絶縁層１０４のうちのトンネル電流が流れる部分であるトンネル電流通過部分の平滑性が向上され、トンネル電流通過部分での欠陥の発生が防がれている。これにより、実施の第７形態のＭＲＡＭは、その不良ビットの発生が抑制されている。
実施の第８形態のＭＲＡＭの書き込み動作及び読み出し動作は、図２６に示された実施の第７形態のＭＲＡＭの下部磁性体層（読み出しビット線）９１の代わりに下部電極層１０１及び下部磁性体層１０２が使用される点以外、実施の第７形態のＭＲＡＭと同一である。実施の第８形態のＭＲＡＭは、実施の第７形態のＭＲＡＭと同様に、読み出し行セレクタ用トランジスタ８２として、ゲート幅が小さなＭＯＳトランジスタを使用可能であり、データの読み出し動作及び書き込み動作に使用される周辺回路の面積の縮小が可能である。
実施の第８形態では、実施の第７形態と同様に、トンネル絶縁層１０４のうちのトンネル電流が流れる部分であるトンネル電流通過部分の平滑性が向上され、トンネル電流通過部分での欠陥の発生が防がれている。また、下部磁性体層９１とビット線８５とを電気的に接続するタングステンプラグが排除されることにより、メモリセル９４の稠密な配置が可能になっている。また、読み出し行セレクタ用トランジスタ８２として、ゲート幅が小さなＭＯＳトランジスタを使用可能であり、データの読み出し動作及び書き込み動作に使用される周辺回路の面積の縮小が可能である。
更に実施の第８形態では、下部磁性体層１０２の下に、下部磁性体層１０２よりも抵抗が小さい下部電極層１０１が敷かれ、読み出し電流が流される経路の電気抵抗が減少されている。これにより、読み出し時のＳＮ比が増大されている。
実施の第９形態
図２９は、本発明によるＭＲＡＭの実施の第９形態を示す。実施の第９形態のＭＲＡＭは、実施の第７形態のＭＲＡＭとほぼ同様の構造を有している。実施の第９形態では、実施の第７形態と同様に、トンネル絶縁膜９３のうちのトンネル電流が流れる部分であるトンネル電流通過部分の平滑性が向上され、トンネル電流通過部分での欠陥の発生が防がれている。更に、下部磁性体層９１とビット線８５とを電気的に接続するタングステンプラグが排除され、メモリセル面積の縮小化が実現されている。
実施の第９形態では、周辺回路の面積を更に低減するために、実施の第７形態のＭＲＡＭに書き込み動作時のみに使用される書き込みワード線１１２が追加される。層間絶縁膜９５とワード線９６とは、層間絶縁膜１１１で被覆され、書き込みワード線１１２は、その層間絶縁膜１１１の上に設けられる。ワード線９６は、読み出し動作時にのみ使用される。書き込みワード線１１２と明瞭に区別されるために、ワード線９６は、以下では、読み出しワード線９６と記載される。図３０に示されているように、読み出しワード線９６は、読み出し列セレクタ用トランジスタ１１３に接続され、書き込みワード線１１２は、書き込み列セレクタ用トランジスタ１１４に接続されている。読み出し列セレクタ用トランジスタ１１３のゲート幅は、書き込み列セレクタ用トランジスタ１１４のゲート幅よりも狭く、したがって、読み出し列セレクタ用トランジスタ１１３の面積は、書き込み列セレクタ用トランジスタ１１４の面積よりも小さい。
図３１は、実施の第９形態のＭＲＡＭの等価回路を示す。書き込みビット線８５及び読み出しビット線（下部磁性体層）９１は、ｘ軸方向に延設され、ｙ軸方向に延設された読み出しワード線９６及び書き込みワード線１１２と交差する。メモリセル９４は、それらが交差する位置に設けられている。但し、メモリセル９４は、読み出しビット線９１と読み出しワード線９６とを電気的に橋絡するように設けられ、書き込みビット線８５及び書き込みワード線１１２からは電気的に接続されていない。
読み出しワード線９６の一端には、読み出し列セレクタ用トランジスタ１１３が接続され、他端は開放されている。書き込みワード線１１２の一端には、書き込み列セレクタ用トランジスタ１１４が接続され、他端は所定の電位（典型的には、接地電位）を有する端子１１５に接続されている。読み出しワード線９６と書き込みワード線１１２とは、互いに絶縁され、電気的に接続されていない。
実施の第９形態では、メモリセル９４へのデータの書き込みは、書き込みビット線８５と書き込みワード線１１２とを用いて行われ、読み出しビット線９１と読み出しワード線９６は使用されない。より詳細には、例えばメモリセル９４のうちのメモリセル９４ａにデータを書き込む場合、まず、メモリセル９４ａの近傍で交差する書き込みワード線１１２ａと書き込みビット線８５ａとが選択される。選択された書き込みワード線１１２ａに接続されている書き込み列セレクタ用トランジスタ１１４ａが活性化され、書き込みワード線１１２ａに書き込み電流Ｉ１が流される。更に、選択された書き込みビット線８５ａに接続されている書き込みセレクタ用トランジスタ８３ａが活性化されて、書き込みビット線８５には、書き込み電流Ｉ２が流される。書き込み電流Ｉ１、Ｉ２は、典型的には、数ｍＡ〜数１０ｍＡである。書き込み電流Ｉ１と書き込み電流Ｉ２とが発生する磁界により、メモリセル９４へのデータの書き込みが行われる。
一方、メモリセル９４からのデータの読み出しは、読み出しビット線９１と読み出しワード線９６とを用いて行われ、書き込みビット線８５と書き込みワード線１１２とは使用されない。例えば、上述のメモリセル９４ａからデータを読み出す場合、まず、メモリセル９４ａを交差する位置にあるワード線９６ａ及び読み出しビット線（下部磁性体層）９１ａが選択される。続いて、ワード線９６ａの一端に接続されている列セレクタ用トランジスタ１１３ａが活性化され、更に、読み出しビット線９１ａに接続されている読み出し行セレクタ用トランジスタ８２が活性化される。続いて、ワード線９６ａと読み出しビット線９１ａとの間に電圧が印加され、メモリセル９４ａに読み出し電流Ｉｒが流される。読み出し電流Ｉｒは、典型的には、数μＡである。読み出し電流Ｉｒに基づいて、メモリセル９４ａに記憶されているデータが判別される。
以上に説明された動作を行う実施の第９形態のＭＲＡＭは、実施の第７形態のＭＲＡＭと同様に、読み出し行セレクタ用トランジスタ８２として、比較的ゲート幅が小さい使用可能であり、周辺回路の面積の縮小が可能である。
更に実施の第９形態のＭＲＡＭは、読み出し列セレクタ用トランジスタ１１３としてゲート幅が小さいＭＯＳトランジスタが使用可能であり、周辺回路の面積の一層の縮小が可能である。図２６の実施の第７形態のＭＲＡＭを参照すると、実施の第７形態のＭＲＡＭでは、列セレクタ用トランジスタ９７、９８のいずれにも、大きな書き込み電流Ｉ１が流され、従って、列セレクタ用トランジスタ９７、９８としてゲート幅が大きなＭＯＳトランジスタを使用する必要がある。一方、実施の第９形態の読み出し列セレクタ用トランジスタ１１３には、比較的に小さな読み出し電流Ｉｒのみが流され、大きな書き込み電流Ｉ１は流されない。従って、読み出し列セレクタ用トランジスタ１１３として、比較的ゲート幅が小さく、従って面積が小さいＭＯＳトランジスタが使用可能である。このように、実施の第９形態のＭＲＡＭは、実施の第７形態のＭＲＡＭと比較して、周辺回路の面積の一層の縮小が可能である。
なお、図３２に示されているように、実施の第８形態のＭＲＡＭ（図２７参照）に、書き込みワード線１１２（及び層間絶縁膜１１１）が追加されることが可能である。書き込みワード線１１２が追加され、且つ、上述の実施の第９形態のＭＲＡＭの動作と同一の動作が行われることにより、周辺回路の面積の一層の縮小が可能である。
実施の第１０形態
図３３は、本発明によるＭＲＡＭの実施の第１０形態を示す。実施の第１０形態では、メモリセルアレイが、基板と垂直な方向に積層され、メモリセルが、一層に高集積化されている。
実施の第１０形態のＭＲＡＭでは、基板１の上面側に、ビット線２、層間絶縁膜３、下部電極２５、メモリセル２１、層間絶縁膜６、及びワード線７が形成されている。ビット線２、層間絶縁膜３、下部電極２５、メモリセル２１、層間絶縁膜６、及びワード線７の構造は、実施の第２形態のＭＲＡＭ（図９参照）と同一である。実施の第２形態で説明されているように、メモリセル２１の特性を決定するトンネル電流通過部分２４ａの全体が、表面に凹凸が発生しやすいタングステンプラグ５にオーバーラップしないように配置されているため、トンネル電流通過部分２４ａにおいて、欠陥が発生しにくい。ビット線２、層間絶縁膜３、下部電極２５、メモリセル２１、層間絶縁膜６、及びワード線７は、メモリセルアレイ部αを構成する。
実施の第１０形態では、このメモリセルアレイ部αが、層間絶縁膜２０によって被覆され、その層間絶縁膜２０の上に、メモリセルアレイ部αと同一の構造を有するメモリセルアレイ部βが形成されている。メモリセルアレイ部βは、ビット線２’、層間絶縁膜３’、下部電極２５’、メモリセル２１’、層間絶縁膜６’、及びワード線７’を含んで構成されている。図３３及び図３４に示されているように、ビット線２’、層間絶縁膜３’、下部電極２５’、メモリセル２１’、層間絶縁膜６’、及びワード線７’の構造は、それぞれ、メモリセルアレイ部αのビット線２、層間絶縁膜３、下部電極２５、メモリセル２１、層間絶縁膜６、及びワード線７の構造と同一である。
メモリセルアレイ部αとメモリセルアレイ部βとが積層されることにより、磁気メモリの集積度が２倍になり、メモリの高集積化が実現される。メモリセルアレイ部βの上面側に、メモリセルアレイ部αと同一の構造を有する他のメモリセルアレイ部が更に積層されることが可能である。更なるメモリセルアレイ部の積層化は、メモリの一層の高集積化を実現する。
以上に説明されているように、実施の第１０形態では、トンネル絶縁層２４のうちのトンネル電流が流れる部分であるトンネル電流通過部分の平滑性が向上され、トンネル電流通過部分での欠陥の発生が防がれている。これにより、実施の第１０形態のＭＲＡＭは、その不良ビットの発生が抑制されている。
更に、実施の第１０形態では、メモリセル２１が形成されているメモリセルアレイ部が基板１と垂直な方向に積層化され、メモリの高集積化が実現されている。
実施の第１形態から実施の第９形態のいずれのＭＲＡＭについても、メモリセルが基板と垂直な方向に積層されることが可能であることに留意されるべきである。
【図面の簡単な説明】
図１は、従来のＭＲＡＭを示し；
図２は、従来のＭＲＡＭを示す断面図であり；
図３は、従来のＭＲＡＭの等価回路を示し；
図４は、本発明によるＭＲＡＭの実施の第１形態を示す断面図であり；
図５は、本発明によるＭＲＡＭの実施の第１形態を示す平面図であり；
図６は、本発明によるＭＲＡＭの実施の第１形態を示す拡大断面図であり；
図７は、本発明によるＭＲＡＭの実施の第１形態を示す拡大断面図であり；
図８は、本発明によるＭＲＡＭの実施の第１形態の変形例を示し；
図９は、本発明によるＭＲＡＭの実施の第２形態を示す断面図であり；
図１０は、本発明によるＭＲＡＭの実施の第２形態を示す平面図であり；
図１１は、本発明によるＭＲＡＭの実施の第２形態を示す拡大断面図であり；
図１２は、本発明によるＭＲＡＭの実施の第２形態を示す拡大断面図であり；
図１３は、本発明によるＭＲＡＭの実施の第２形態の変形例を示す断面図であり；
図１４は、本発明によるＭＲＡＭの実施の第２形態の変形例を示す平面図であり；
図１５は、本発明によるＭＲＡＭの実施の第２形態の変形例を示す拡大断面図であり；
図１６は、本発明によるＭＲＡＭの実施の第３形態を示す断面図であり；
図１７は、本発明によるＭＲＡＭの実施の第３形態を示す平面図であり；
図１８は、本発明によるＭＲＡＭの実施の第４形態を示す断面図であり；
図１９は、本発明によるＭＲＡＭの実施の第４形態を示す平面図であり；
図２０は、本発明によるＭＲＡＭの実施の第５形態を示す断面図であり；
図２１は、本発明によるＭＲＡＭの実施の第５形態を示す平面図であり；
図２２は、本発明によるＭＲＡＭの実施の第６形態を示す断面図であり；
図２３は、本発明によるＭＲＡＭの実施の第６形態を示す平面図であり；
図２４は、本発明によるＭＲＡＭの実施の第７形態を示す断面図であり；
図２５は、本発明によるＭＲＡＭの実施の第７形態を示す平面図であり；
図２６は、実施の第７形態のＭＲＡＭの等価回路を示す図であり；
図２７は、本発明によるＭＲＡＭの実施の第８形態を示す断面図であり；
図２８は、本発明によるＭＲＡＮの実施の第８形態を示す平面図であり；
図２９は、本発明によるＭＲＡＭの実施の第９形態を示す断面図であり；
図３０は、本発明によるＭＲＡＭの実施の第９形態を示す平面図であり；
図３１は、実施の第９形態のＭＲＡＭの等価回路を示す図であり；
図３２は、実施の第９形態のＭＲＡＭの変形例を示す図であり；
図３３は、実施の第１０形態のＭＲＡＭを示す断面図であり；そして
図３４は、実施の第１０形態のＭＲＡＭを示す平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【国際調査報告】
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