(57)【要約】可変抵抗による記憶素子と選択トランジスタとを用いたメモリセルで構成されるメモリアレイにおいて、選択ワード線上の全てのメモリセル中で選択トランジスタが導通することにより、非選択データ線が駆動されるのを回避することが課題である。この課題を解決するために、データ線に平行なソース線を設け、双方を等電位に駆動するプリチャージ回路と、ソース線を選択的に駆動する回路を配置する。この構成により、ロウ及びカラムで選択されたセルにのみ電流経路を生成して読み出し信号を発生することができる。このため、従来と比べて、低電力かつ低ノイズで、集積度の高い相変化メモリなどの不揮発メモリを実現することができる。
2003065377.tif 000002
【特許請求の範囲】
【請求項１】
記憶装置であって、
複数のワード線と、
前記複数のワード線に交差する複数のデータ線と、
前記複数のワード線に交差し、各々が前記複数のデータ線の一つに対をなすように設けられた複数の制御線と、
前記複数のワード線と前記複数のデータ線との交点に配置され、記憶情報に応じて抵抗が変化する記憶素子と第１トランジスタをそれぞれ含む複数のメモリセルと、
前記複数のデータ線と前記複数の制御線を第１電位にプリチャージするためのプリチャージ回路と、
共通データ線と、
前記複数のデータ線の一つを選択して前記共通データ線に接続するための第１スイッチ回路と、
前記複数のデータ線の内選択されたデータ線に対応する前記複数の制御線の一つを選択して第２電位に駆動するための第２スイッチ回路とを備え、
前記複数のワード線のうちの選択されたワード線と、前記複数のデータ線のうちの選択されたデータ線と、前記複数の制御線のうちの選択された制御線との交点に存在する前記複数のメモリセルの一つが選択される記憶装置。
【請求項２】
請求項１において、
前記記憶装置の待機時において、前記プリチャージ回路は、前記複数のデータ線及び前記複数の制御線を前記第１電位にプリチャージし、
前記記憶装置の読み出し時において、前記プリチャージ回路はプリチャージを停止し、前記第１スイッチ回路は前記複数のデータ線の一つを選択して前記共通データ線に接続するとともに、前記第２スイッチ回路は前記選択されたデータ線と対をなす複数の制御線の一つを選択して前記第２電位に接続することにより、
前記選択されたデータ線と前記選択された制御線との間に電位差を発生する記憶装置。
【請求項３】
請求項１において、
前記プリチャージ回路は、前記第１電位を供給するための第１電源線と前記複数のデータ線との間に配置された複数の第１トランジスタと、前記第１電源線と前記複数の制御線との間に配置された複数の第２トランジスタを含み、
前記第１スイッチ回路は、前記共通データ線と前記複数のデータ線との間に配置された複数の第３トランジスタを含み、
前記第２スイッチ回路は、前記第２電位を供給するための第２電源線と前記複数の制御線との間に配置された複数の第４トランジスタを含み、
前記記憶装置の待機時において、前記複数の第１トランジスタと前記複数の第２トランジスタが導通することにより、前記複数のデータ線及び前記複数の制御線を前記第１電位にプリチャージし、
前記記憶装置の読み出し時において、前記複数の第１トランジスタと前記複数の第２トランジスタはオフ状態となり、前記複数の第３トランジスタの一つは前記複数のデータ線の一つを選択して前記共通データ線に接続するとともに、前記第４トランジスタは前記選択されたデータ線と対をなす複数の制御線の一つを選択して前記第２電源線に接続することにより、
前記選択されたデータ線と前記選択された制御線との間に電位差を発生する記憶装置。
【請求項４】
請求項２において、
前記記憶装置の待機時における前記複数のワード線の電位は、前記第１電位よりも低いことを特徴とする記憶装置。
【請求項５】
請求項４において、
前記第１トランジスタのしきい値電圧は、前記記憶装置の制御回路を構成する複数の第２トランジスタのしきい値電圧よりも低い記憶装置。
【請求項６】
請求項１において、前記記憶装置は、前記共通データ線に接続された読み出し回路を更に有する記憶装置。
【請求項７】
請求項１において、
前記メモリセルの前記第１トランジスタはＭＯＳトランジスタであり、前記ＭＯＳトランジスタのソースは対応する前記複数の制御線の一つに接続され、
前記メモリセルの前記記憶素子は２つのノードを持つ抵抗素子であり、一方のノードが対応する前記複数のデータ線の一つに接続され、他方のノードが前記ＭＯＳトランジスタのドレインに接続される記憶装置。
【請求項８】
請求項１において、
前記メモリセルの前記第１トランジスタはＭＯＳトランジスタであり、前記ＭＯＳトランジスタのドレインは対応する前記複数のデータ線の一つに接続され、
前記メモリセルの前記記憶素子は２つのノードを持つ抵抗素子であり、一方のノードが対応する前記複数の制御線の一つに接続され、他方のノードが前記ＭＯＳトランジスタのソースに接続される記憶装置。
【請求項９】
請求項７において、
前記ＭＯＳトランジスタは、ソースとドレイン間の電流経路が対応する前記複数のデータ線の一つに対して斜めに形成される構造を持つ記憶装置。
【請求項１０】
請求項７において、
前記選択トランジスタのＭＯＳトランジスタは、ソースとドレイン間の電流経路が半導体基板表面に垂直な方向に形成される構造を持つ記憶装置。
【請求項１１】
請求項７において、
前記記憶素子の抵抗素子は、ジュール熱を印加することにより結晶状態が変化し、その抵抗値が結晶状態に応じて変化する記憶装置。
【請求項１２】
請求項１において、
前記記憶素子は、カルコゲナイド材料を含む記憶装置。
【請求項１３】
記憶装置であって、
複数のワード線と、
前記複数のワード線に交差する複数のデータ線と、
前記複数のワード線と前記複数のデータ線との交点に配置され、記憶情報に応じて抵抗が変化する記憶素子とＭＯＳトランジスタをそれぞれ含む複数のメモリセルとを備え、
前記ＭＯＳトランジスタは、ソースとドレイン間の電流経路が対応する前記複数のデータ線の一つに対して斜めに形成される構造を持ち、
前記複数のワード線のうちの選択されたワード線に接続された前記複数のメモリセルが選択される記憶装置。
【請求項１４】
請求項１３において、
前記メモリセルの前記記憶素子は２つのノードを持つ抵抗素子であり、一方のノードが対応する前記複数のデータ線の一つに接続され、他方のノードが前記ＭＯＳトランジスタのドレインに接続される記憶装置。
【請求項１５】
請求項１３において、
前記ＭＯＳトランジスタのドレインは対応する前記複数のデータ線の一つに接続され、
前記メモリセルの前記記憶素子は２つのノードを持つ抵抗素子であり、一方のノードが前記ＭＯＳトランジスタのソースに接続される記憶装置。
【請求項１６】
請求項１４において、
前記複数のワード線に交差し、各々が前記複数のデータ線の一つに対をなすように設けられた複数の制御線と、
前記複数のデータ線と前記複数の制御線を第１電位にプリチャージするためのプリチャージ回路と、
共通データ線と、
前記複数のデータ線の一つを選択して前記共通データ線に接続するための第１スイッチ回路と、
前記複数のデータ線の内選択されたデータ線に対応する前記複数の制御線の一つを選択して第２電位に駆動するための第２スイッチ回路とを備え、
前記複数のワード線のうちの選択されたワード線と、前記複数のデータ線のうちの選択されたデータ線と、前記複数の制御線のうちの選択された制御線との交点に存在する前記複数のメモリセルの一つが選択される記憶装置。
【請求項１７】
請求項１６において、
前記記憶装置の待機時において、前記プリチャージ回路は、前記複数のデータ線及び前記複数の制御線を前記第１電位にプリチャージし、
前記記憶装置の読み出し時において、前記プリチャージ回路はプリチャージを停止し、前記第１スイッチ回路は前記複数のデータ線の一つを選択して前記共通データ線に接続するとともに、前記第２スイッチ回路は前記選択されたデータ線と対をなす複数の制御線の一つを選択して前記第２電位に接続することにより、
前記選択されたデータ線と前記選択された制御線との間に電位差を発生する記憶装置。
【請求項１８】
請求項１６において、
前記プリチャージ回路は、前記第１電位を供給するための第１電源線と前記複数のデータ線との間に配置された複数の第１トランジスタと、前記第１電源線と前記複数の制御線との間に配置された複数の第２トランジスタを含み、
前記第１スイッチ回路は、前記共通データ線と前記複数のデータ線との間に配置された複数の第３トランジスタを含み、
前記第２スイッチ回路は、前記第２電位を供給するための第２電源線と前記複数の制御線との間に配置された複数の第４トランジスタを含み、
前記記憶装置の待機時において、前記複数の第１トランジスタと前記複数の第２トランジスタが導通することにより、前記複数のデータ線及び前記複数の制御線を前記第１電位にプリチャージし、
前記記憶装置の読み出し時において、前記複数の第１トランジスタと前記複数の第２トランジスタはオフ状態となり、前記複数の第３トランジスタの一つは前記複数のデータ線の一つを選択して前記共通データ線に接続するとともに、前記第４トランジスタは前記選択されたデータ線と対をなす複数の制御線の一つを選択して前記第２電源線に接続することにより、
前記選択されたデータ線と前記選択された制御線との間に電位差を発生する記憶装置。
【請求項１９】
請求項１４において、
前記記憶素子の抵抗素子は、ジュール熱を印加することにより結晶状態が変化し、その抵抗値が結晶状態に応じて変化する記憶装置。
【請求項２０】
請求項１３において、
前記記憶素子は、カルコゲナイド材料を含む記憶装置。
【発明の詳細な説明】
技術分野
本発明は記憶装置に関し、記憶情報に対応して抵抗に差ができる素子から成るメモリセルを含む記憶装置、特に、カルコゲナイド材料の状態変化を利用して情報を記憶し、その情報による抵抗差を検出して情報を弁別するメモリセルを用いた高速、高集積、高信頼な相変化メモリを含む記憶装置に関する。
背景技術
この明細書で参照される文献のリストは以下の通りであり、文献の参照は文献番号をもってすることとする。［文献１］：アイ・イー・イー・イー、インターナショナル・ソリッド−ステート・サーキッツ・カンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ、第１２２頁から第１２３頁（２００１年）（ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，ＤＩＧＥＳＴ  ＯＦ  ＴＥＣＨＮＩＣＡＬ  ＰＡＰＥＲＳ，ｐｐ．１２２−１２３，２００１）、［文献２］：米国特許第５８８３８２７号（ＵＳＰ５，８８３，８２７）、［文献３］：アイ・イー・イー・イー、インターナショナル・エレクトロン・デバイス・ミーティング、テクニカル・ダイジェスト、第８０３頁から第８０６頁（２００１年）（ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ，ＴＥＣＨＮＩＣＡＬ  ＤＩＧＥＳＴ，ｐｐ．８０３−８０６，２００１）、［文献３］：米国特許第６３１４０１４号（ＵＳＰ６，３１４，０１４）。
［文献１］は、マグネトレジスティブ・ランダム・アクセス・メモリ（ＭＲＡＭ）の高感度なセンス回路を記載する。ＭＲＡＭは、磁気抵抗効果を利用して情報を記憶するが、わずか数十％の磁気抵抗変化率に応じた微小な読み出し信号成分を判別するために、感度の高い読み取り（センス）動作が求められる。
［文献２］は、記憶素子自体に流れる電流によるジュール熱に応じて、記憶素子の結晶状態が変化することにより記憶情報が書き込まれるフェイズ・チェンジ・メモリ（相変化メモリ）を記載する。非晶質（アモルファス）化する際にジュール熱で６００℃を越える温度にして一旦記録層を融解させるために、書き込み電流が大きいという課題があるが、結晶状態に応じて抵抗値が２桁から３桁も変化するいう長所を持っている。このため、読み出し信号が大きく、センス動作が容易である。したがって、相変化メモリは、高集積で高速書き込み可能な不揮発性メモリを実現する可能性がある。
［文献３］は、いわゆる相変化メモリのマトリクス構造を記載する。そのＦＩＧ．２Ｂには、ワード線とカラム選択信号で選択される複数のＱＲＥＡＤを用いて、所定のワード線と所定のカラム線（データ線）との交点にあるメモリセルを選択する構成が開示される。
図２に［文献２］Ｆｉｇ．１２の相変化メモリの構成の略図を示す。即ち、当該相変化メモリは、メモリアレイとロウ（行）デコーダＸＤＥＣ、カラム（列）デコーダＹＤＥＣ、読み出し回路ＲＣ、書き込み回路ＷＣで構成される。メモリアレイは、ワード線ＷＬｐ（ｐ＝１、…、ｎ）とデータ線ＤＬｒ（ｒ＝１、…、ｍ）の各交点にメモリセルＭＣｐｒが配置されてなる。各メモリセルは、直列接続された記憶素子ＲＭと選択トランジスタＱＭが、データ線ＤＬと接地電位との間に挿入された構成である。ワード線ＷＬが選択トランジスタのゲートに、カラム選択線ＹＳｒ（ｒ＝１、…、ｍ）が対応するカラム選択スイッチＱＡｒにそれぞれ接続される。
このような構成により、ロウデコーダＸＤＥＣで選択されたワード線上の選択トランジスタが導通し、さらにカラムデコーダＹＤＥＣで選択されたカラム選択線に対応するカラム選択スイッチが導通することにより、選択メモリセル内に電流経路が形成されて、共通データ線Ｉ／Ｏに読み出し信号が発生される。選択メモリセル内の抵抗値は、記憶情報によって差があるので、共通データ線Ｉ／Ｏに出力される電圧は記憶情報によって差が出る。この差を読み出し回路ＲＣで判別することにより、選択メモリセルの記憶情報が読み出される。
近年の携帯機器市場の拡大に伴い、フェロエレクトリック・ランダム・アクセス・メモリ（ＦｅＲＡＭ）やフラッシュメモリに代表されるような不揮発性メモリの需要が高まっている。しかし、これらのメモリは、読み書き回数が制限されるなどの信頼度、動作速度や消費電力、集積度の面で、それぞれ課題がある。このため、高速かつ低電力の不揮発性メモリとして、前述した磁気抵抗効果を利用したマグネトレジスティブ・ランダム・アクセス・メモリ（ＭＲＡＭ）やフェイズ・チェンジ・メモリ（相変化メモリ）が注目されている。
本願発明者等は、本願に先立ち、ＭＲＡＭや相変化メモリの信号センス方式について検討した。その結果、図２に示したメモリアレイ構成には、以下の点について考慮がなされていないことに気がついた。動作中は、選択ワード線に接続されている全てのメモリセルの選択トランジスタが導通するので、非選択データ線の電位が接地電位でない場合には、非選択セル内にも電流経路が形成される。このため、多数の非選択データ線が充放電される場合があり、消費電力が増加する恐れがある。また、データ線間の容量カップリングノイズにより、選択されたデータ線上に現れた読み出し信号が隣接データ線から干渉を受け、安定な読み出し動作が困難な恐れがある。尚、ＭＲＡＭのメモリセルの読み出し動作における等価回路も図２と同じなので、上記の課題はＭＲＡＭにも共通である。
本発明の課題は、これらの問題を解決することである。すなわち、本発明の目的は、選択ワード線上の全メモリセルのトランジスタが導通することによる問題を回避することである。
発明の開示
本発明の代表的な手段の一つを示せば以下の通りである。即ち、データ線に平行な制御線（ソース線）を設け、この制御線の電位を可変にする。例えば、データ線と制御線の双方を等電位に駆動するプリチャージ回路と、選択制御線を駆動する回路を配置すれば、ロウ（行）及びカラム（列）で選択されたセルにのみ電流経路を生成して読み出し信号を発生することができる。
発明を実施するための最良の形態
＜実施例１＞
以下、本発明の実施例を図面を用いて詳細に説明する。実施例の各ブロックを構成する回路素子は、特に制限されないが、典型的には公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の半導体集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。さらに、相変化を示すカルコゲナイド材料等が集積回路の作成技術にハイブリッドして作成される。
《メモリアレイ構成》
図１は、本発明によるメモリアレイの構成例を示している。同図では、メモリアレイの動作に必要なロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣ、読み出し回路ＲＣ、書き込み回路ＷＣも同時に示されている。この構成の特徴は、データ線に平行なソース線を設け、双方を等電位に駆動するプリチャージ回路と、選択ソース線を選択的に駆動する回路を配置することにより、選択されたワード線と選択されたソース線の交点にある選択セルにのみ電流経路を発生する点にある。
メモリアレイは、図２と同様にｎ×ｍビットのメモリセルを有する構成が示されている。メモリセルを構成する素子は、図４に示した従来例と同じように、選択トランジスタＱＭとカルコゲナイド材料による可変抵抗による記憶素子ＲＭである。
ロウデコーダＸＤＥＣは、ロウアドレスに応じたワード線ＷＬを選択する。また、カラムデコーダＹＤＥＣは、カラムアドレスに応じたカラム選択線ＹＳを駆動する。選択されたカラム選択線ＹＳに応じたカラム選択スイッチＱＡが導通することにより、選択されたメモリセルは、共通データ線Ｉ／Ｏを介して読み出し回路ＲＣおよび書き込み回路ＷＣに接続される。ここでＱＡ１〜ＱＡｍは複数のデータ線（ＤＬ１〜ＤＬｍ）の一つを選択して共通データ線に接続するための第１のスイッチ回路をなすとみることができる。また、ＱＢ１〜ＱＢｍは複数のソース線（ＤＳ１〜ＤＬｍ）の一つを選択してソース電圧供給線に接続するための第２のスイッチ回路をなすと見ることができる。
このメモリアレイ構成は、以下の三つの特徴を有する。第一は、データ線ＤＬに平行な複数（ここではｍ本）のソース線ＳＬｒ（ｒ＝１、…、ｍ）が配置され、列方向のトランジスタＱＭのソースがソース線ＳＬに共通に接続されている点である。第二は、それぞれのソース線ＳＬｒとソース電圧端子ＶＳＬとの間に複数（ここではｍ個）のＮＭＯＳトランジスタＱＢｒ（ｒ＝１、…、ｍ）が挿入され、これらのトランジスタが列デコーダで選択される点である。図１では、これらのゲートに対応するカラム選択線ＹＳｒが直接接続されている例を示している。第三は、対応するデータ線ＤＬとソース線ＳＬをプリチャージ電圧ＶＤＬに駆動する複数にこではｍ個）のＮＭＯＳトランジスタＱＣｒおよびＱＤｒ（ｒ＝１、…、ｍ）が配置され、これらのトランジスタのゲートにプリチャージイネーブル信号ＰＣが接続されている点である。このような構成により、プリチャージ電圧ＶＰＣに駆動された複数のデータ線ＤＬおよびソース線ＳＬの中から、選択したいデータ線に対応するソース線を駆動することができる。つまり、選択したいデータ線及びソース線に接続されたメモリセルにのみ、電圧差を印加することができる。したがって、選択ワード線上の所望のメモリセルにのみ電流経路を形成し、選択データ線にのみ読み出し信号を発生することが可能となる。
なお、プリチャージ回路はＱＣ１、ＱＤ１〜ＱＣｍ、ＱＤｍ全体と解することができ、ＱＣ１とＱＤ１はＤＬ１とＳＬ１の対毎に設けられた要素プリチャージ回路と見ることができる。
《記憶素子の特性》
記憶素子は、少なくともアンチモン（Ｓｂ）とテルル（Ｔｅ）を含むＧｅ−Ｓｂ−Ｔｅ系、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ系などのカルコゲナイド材料を記録層の材料として用いている。カルコゲナイド材料を用いた相変化メモリの特性は、例えば、［文献３］で述べられている。この記憶素子に記憶情報‘０’を書き込む場合、図３に示すように、素子をカルコゲナイド材料の融点Ｔａ以上に熱してから急冷するようなリセットパルスを印加する。リセットパルスを短くして与える全エネルギーを小さくし、冷却時間ｔ１を短く、例えば約１ｎｓに設定することにより、カルコゲナイド材料は高抵抗のアモルファス状態となる。逆に、記憶情報‘１’を書き込む場合、記憶素子を融点よりも低く、ガラス転移点と同じかそれよりも高い結晶化温度Ｔｘより高い温度領域に保つようなセットパルスを印加することにより、カルコゲナイド材料は低抵抗の多結晶状態となる。結晶化に要する時間ｔ２はカルコゲナイド材料の組成によって異なるが、例えば、約５０ｎｓである。同図に示した素子の温度は、記憶素子自身が発するジュール熱、および周囲への熱拡散に依存する。したがって、図４のＩ−Ｖ特性に示すように、書き込み情報に応じた値の電流パルスを記憶素子に印加することにより、記憶素子の結晶状態が制御される。同図は、カルコゲナイド材料を用いた記憶素子の動作原理を模式的に示しており、ＩＷ１からＩＷ０の範囲内のセット電流を印加する場合に記憶情報‘１’が書き込まれ、ＩＷ０以上のリセット電流を印加する場合に記憶情報‘０’が書き込まれることを示している。ただし、どちらの状態を‘０’、どちらの状態を‘１’としても良い。以下では、同図に従い、四通りの書き込み動作を詳しく説明する。
第一に、初期状態‘１’の記憶素子に‘１’書き込みを行う場合、セット電流が印加されると、セット（結晶）状態の低抵抗曲線を辿って初期状態とセット領域との間を往復するので、状態が保持される。第二に、初期状態‘１’の記憶素子に‘０’書き込みを行う場合、リセット電流が印加されると、セット状態の低抵抗曲線を辿ってリセット電流に達する。次に、ジュール熱により部分的に融解が始まるので、導電率が徐々に下がる。さらに、融解が進むと高抵抗状態になる。液相の記憶素子を急冷すると、アモルファス状態に相変化するので、液相時の抵抗よりも若干低いリセット（非晶質）状態の高抵抗曲線を辿って初期状態に戻る。第三に、初期状態‘０’の記憶素子に‘１’書き込みを行う場合、セット電流を印加すると、記憶素子の端子電圧がしきい電圧Ｖｔｈを超えた時に、低抵抗状態にスイッチする。スイッチング後は、ジュール熱によって結晶化が進行する。電流値がセット電流に達すると、結晶化領域が広がって相変化することにより、さらに抵抗値が下がるので、低抵抗曲線を辿って初期状態に戻る。途中から電圧−電流曲線の傾斜がゆるやかになるのは、低抵抗状態へスイッチングしていた領域がスイッチＯＦＦとなり、結晶化による抵抗低下のみが残留するためである。第四に、初期状態‘０’の記憶素子に‘０’書き込みを行う場合、前述したスイッチング後にほとんど結晶化する時間はなく、スイッチングしたことによる低抵抗曲線を辿ってリセット領域に達し、融解、急冷、固化して初期状態に戻る。
このような記憶素子の動作原理から、読み出し時には記憶情報を破壊しないようにするために、最高でもしきい電圧Ｖｔｈより低い電圧に抑制しながら動作しなければならない。実際には、しきい電圧は電圧印加時間にも依存し、時間が長いと低下する傾向があるため、読出し時間内にしきい電圧を越えて低抵抗状態へのスイッチングが起こらない電圧にする必要がある。そこで、これらの原理に基づいた、図１に示したメモリアレイ構成を実現する動作を以下に説明する。
《読み出し動作》
次に、図５に従い、図１に示したアレイ構成を用いたメモリセルの読み出し動作について説明する。ここで、図５は、メモリセルＭＣ１１を選択する場合の動作波形を示している。
まず、待機状態において、プリチャージイネーブル信号ＰＣが電源電圧ＶＤＤ（例えば１．５Ｖ）に保持されているので、ＮＭＯＳトランジスタＱＣおよびＱＤによりデータ線ＤＬおよびソース線ＳＬがプリチャージ電圧ＶＤＬに維持される。ここでＶＤＬは、ＶＤＤよりもトランジスタのしきい電圧だけ降下した値で、例えば１．０Ｖである。また、共通データ線Ｉ／Ｏも、読み出し回路ＲＣによりプリチャージ電圧ＶＤＬにプリチャージされている。
読み出し動作が始まると、電源電圧ＶＤＤとなっているプリチャージイネーブル信号ＰＣが接地電位ＶＳＳに駆動され、接地電位ＶＳＳとなっているカラム選択線ＹＳ１が昇圧電位ＶＤＨ（例えば１．５以上）に駆動されることにより、トランジスタＱＡ１、ＱＢ１が導通する。この時、データ線ＤＬ１は、共通データ線Ｉ／Ｏと等電位にあるのでプリチャージ電圧ＶＤＬに保持されるが、ソース線ＳＬ１はトランジスタＱＢ１によりソース電圧ＶＳＬ（例えば０．５Ｖ）に駆動される。このソース電圧ＶＳＬとプリチャージ電圧ＶＤＬは、プリチャージ電圧ＶＤＬがソース電圧ＶＳＬよりも高く、その差は、抵抗ＲＭの端子電圧が図４に示したような読み出し電圧領域の範囲内に収まるような関係に設定されている。次に、接地電位ＶＳＳとなっているワード線ＷＬ１が昇圧電位ＶＤＨに駆動されると、ワード線ＷＬ１上の全てのメモリセルにおけるトランジスタＱＭが導通する。この時、記憶素子ＲＭに電位差が生じたメモリセルＭＣ１１内に電流経路が発生し、データ線ＤＬ１および共通データ線Ｉ／Ｏが、記憶素子ＲＭの抵抗値に応じた速さでソース電圧ＶＳＬに向かって放電される。同図では、記憶情報‘１’を保持している場合の方が、記憶情報‘０’の場合よりも抵抗値が小さいものとしているので、放電が速い。したがって、記憶情報に応じた信号電圧が発生される。非選択メモリセルＭＣ１２〜ＭＣ１ｍでは記憶素子ＲＭの電位差が０なので、非選択データ線ＤＬ１２〜ＤＬ１ｍはプリチャージ電圧ＶＤＬに保持される。すなわち、ワード線ＷＬ１とソース線ＳＬ１により選択されたメモリセルＭＣ１１のみが、データ線ＤＬ１を通じて読み出し電流を流す。ここで、読み出し回路ＲＣで読み出し情報が弁別された後なら、ワード線ＷＬ１を立ち下げることができる。尚、この弁別が遅い場合にワード線ＷＬ１を立ち上げ続けると、記憶情報‘０’を読み出す場合においても、選択されたデータ線ＤＬ１がソース電圧ＶＳＬ付近まで放電されてしまい、‘０’読み出しの信号電圧と‘１’読み出しの信号電圧との差が減少して、記憶情報を正しく読み出せなくなる場合がある。このような場合には、同図のように、‘０’読み出しの場合のデータ線電圧が参照電圧ＶＤＲを越える前のタイミングで、ワード線ＷＬ１を立ち下げることにより、誤動作を防止できる。ワード線を立ち下げて電流経路を遮断することにより、共通データ線Ｉ／Ｏ上の信号電圧が保持されるので、読み出し回路ＲＣは参照電圧ＶＤＲを基準として発生された正または負の信号を弁別することが可能である。以上の読み出し動作が終了すると、共通データ線Ｉ／Ｏはプリチャージ電位ＶＤＬに駆動されて、待機状態に戻る。
なお、待機状態において、メモリアレイのデータ線やソース線をフローティングとすると、読み出し動作開始時にデータ線と共通データ線を接続した際に、電圧が不定であるデータ線の容量が共通データ線から充電されてしまう。このため、同図ではワード線ＷＬ１に応じてカラム選択線ＹＳ１も立ち下げ、さらに接地電位ＶＳＳとなっているプリチャージイネーブル信号ＰＣを電源電圧ＶＤＤに駆動することにより、データ線およびソース線をプリチャージ電位ＶＤＬに駆動して待機状態としている。また、昇圧電位ＶＤＨは、従来のＤＲＡＭにおいて広く用いられているような電圧であり、電源電圧ＶＤＤとＮＭＯＳトランジスタのしきい電圧ＶＴＮを用いて、ＶＤＨ＞ＶＤＤ＋ＶＴＮの関係を満たすように設定されている。例えば相変化メモリの書き込み動作では、後述するように、読み出し動作よりも大きな電流を流す必要がある。このため、本発明では、ワード線ＷＬとカラム選択線ＹＳを昇圧電位ＶＤＨに駆動してＮＭＯＳトランジスタの抵抗を下げることにより、正確な書き込み動作を行うことができる。また、プリチャージ電圧ＶＤＬをソース電圧ＶＳＬより高く設定することにより、選択ソース線を選択メモリセル中のトランジスタＱＭのソースとし、記憶素子ＲＭの抵抗によらず、トランジスタのゲート−ソース間電圧を確保できる。なお、逆の電位関係であっても、その差が、図３に示したような読み出し電圧領域の範囲内に収まるように設定されているならば、同様の選択動作が可能である。
尚、図５は、ソース線ＳＬ１を駆動してからワード線ＷＬ１を駆動する例であるが、設計の都合によっては、ワード線ＷＬ１を駆動してからソース線ＳＬ１を駆動してもよい。この場合には、最初はワード線ＷＬ１が駆動されて選択トランジスタＱＭが導通するため、記憶素子ＲＭの端子電圧は０Ｖに確保される。その後、ソース線ＳＬ１を駆動すると、記憶素子ＲＭの端子電圧は０Ｖから大きくなるが、その値はソース線ＳＬ１の駆動速度で制御可能で、前述した読み出し領域の範囲に収めることができる。同様に、ワード線ＷＬ１とソース線ＳＬ１を、ほぼ同時に駆動することもできる。また、ワード線ＷＬ１とソース線ＳＬ１のうちで、駆動タイミングの遅い方のパルスに先行してカラム選択線ＹＳ１を駆動すれば、Ｉ／Ｏへの出力待ち時間を減らせるので、アクセス時間が速くなる。もちろんこの場合には、図１に示したトランジスタＱＡ１とＱＢ１を独立に駆動できるように結線を変えればよい。
以上、メモリセルＭＣ１１を選択する例を示したが、同じデータ線上のメモリセルは、それらのワード線電圧が接地電位ＶＳＳに固定されているので選択されることはない。また、他のデータ線とソース線は同じ電位ＶＤＬなので、残りのメモリセルも非選択セルの状態に維持される。尚、上述の読み出し動作は、メモリセル内の抵抗差を検出する場合には、いかなるメモリセル動作にも共通に適用できることは明らかである。したがって、ＭＲＡＭの場合にも効力を発揮する。
以上の説明では、待機状態のワード線を接地電位ＶＳＳとし、選択状態のソース線を０．５Ｖといった正のソース電圧ＶＳＬとしている。この電圧関係は、非選択メモリセルを通じて流れる電流が動作に影響を及ぼさないように設定する。すなわち、ソース線が選択され、ワード線が非選択のメモリセル、例えばメモリセルＭＣ１１を選択する際の非選択メモリセルＭＣ２１〜ＭＣｎ１のトランジスタＱＭが十分オフになるように設定すれば良い。ここで示したように、待機状態のワード線電圧を接地電位ＶＳＳとし、ソース電圧ＶＳＬを正の電圧とすることにより、トランジスタＱＭのしきい値電圧を低くできる。場合によっては、選択されたソース線を接地電位０Ｖとして、待機状態のワード線を負の電圧にすることも可能である。その場合にも、トランジスタＱＭのしきい値電圧を低くできる。待機時のワード線用に負電圧を発生させる必要があるが、選択時のソース線の電圧が、外部から印加される接地電位ＶＳＳであるため安定させ易い。トランジスタＱＭのしきい値電圧を十分高くすれば、選択時のソース線と待機状態のワード線を接地電位０Ｖとしても良い。その場合、外部から印加される接地電位ＶＳＳである上に、待機状態のワード線の容量が安定化容量として働くために、選択時のソース線の電圧をさらに安定なものにできる。
さらに、ここでは、共通データ線Ｉ／Ｏに読み出された信号電圧を、読み出し回路ＲＣにより弁別する動作を説明したが、共通データ線Ｉ／Ｏに流れる電流を弁別する動作も可能である。その場合、読み出し回路ＲＣに、例えば前述の［文献１］に述べられているような、入力インピーダンスが小さいセンス回路を用いる。そのような、電流をセンスする方式にすることにより、共通データ線の配線容量の影響が小さくなり、読み出し時間を短縮できる。
《書き込み動作》
さらに、図６に従い、図１に示したアレイ構成を用いたメモリセルの書き込み動作について説明する。但し、図６は、メモリセルＭＣ１１を選択する場合の動作波形である。
まず、メモリセルＭＣ１１の選択動作は、読み出し動作と同じように行われる。メモリセルＭＣ１１が選択されると、書き込み回路ＷＣが共通データ線Ｉ／Ｏを駆動することにより、書き込み電流ＩＷＣが発生される。‘０’書き込みの場合、図４に示した範囲の値に設定されたリセット電流がメモリセルＭＣ１１に印加される。リセット電流のパルス幅は短く、駆動後は直ちに待機状態に戻って、電流値が０となる。このようなリセット電流により、図３に示したようなリセットパルスと同じジュール熱が発生される。反対に、‘１’書き込みの場合、図４に示した範囲の値に設定されたセット電流が印加される。このパルス幅は約５０ｎｓである。このようなセット電流により、図３に示したようなセットパルスと同じジュール熱が発生される。このように、書き込みパルスの印加時間と電流値は書き込み回路ＷＣで制御されるので、どちらの記憶情報を書き込む場合においても、メモリセルはセット電流のパルス幅だけ選択状態にある。
《メモリセル構造》
次に、メモリアレイの構造の例を説明する。この構造の特徴は、ワード線とデータ線及びソース線に対し、ＭＯＳトランジスタの活性領域を傾けて配置していることである。ソース線を第一金属層、データ線を第二金属層で配線し、データ線に対応してソース線を設けたメモリセル構造を実現している。
図７に、レイアウトを示す。同図で、ＦＬは活性領域パターン、ＦＭはソース線ＳＬや電源給電線などの第一金属層パターン、ＳＭはデータ線ＤＬ用の第二金属層パターン、ＴＭはカラム選択線ＹＳ用の第三金属層パターン、ＦＧはシリコン基板上に形成されたトランジスタの第一ゲート電極パターン、ＦＣＴは第一金属層コンタクトパターン、ＳＣＴは第二金属層コンタクトパターン、ＴＣＴは第三金属層コンタクトパターン、ＷＢＦは記憶素子の下部電極層である。これらのパターンのパターニングには、周知の光リソグラフィを用いることができる。なお、同図では、各下部電極層ＷＢＦ上に記憶素子が形成されている。また、パターン名の後の括弧内に対応するノード名を示しているので、例えば、メモリセルＭＣ１ｍは、ワード線ＷＬ１とデータ線ＤＬｍおよびソース線ＳＬｍとの交点に示した位置に配置されることは、容易に理解できる。
図８は、メモリアレイをデータ線に垂直方向から見た断面を模式的に示した図である。１００はＰ型半導体基板、１０１はＰ型半導体基板内に埋め込まれた素子分離用の絶縁物、１０２は図７中の活性領域パターンＦＬにおけるＮ型拡散層領域、１０３は基板上に形成されたトランジスタのゲート酸化膜、１０４は基板上に形成されたトランジスタのゲート電極、１０５は基板上に形成されたトランジスタに絶縁膜で形成されたサイドウォールある。また、２００はソース線ＳＬや電源給電線などに用いられる第一金属層である。また、２０１はデータ線ＤＬなどに用いられる第二金属層、２０２はカラム選択線ＹＳに用いられる第三金属層、２０３は層間絶縁膜、２０４はＮ型拡散層領域１０２と第一金属層とを接続するコンタクト、２０５は第一金属層と第二金属層とを接続するコンタクトである。さらに、２０８は記憶素子ＲＭの下部電極となるタングステン層、３０４は記憶素子ＲＭとなるカルコゲナイド材料、３０５は絶縁膜、３０６は下部電極２０８とＮ型拡散層領域１０２とを接続するコンタクトである。ここで、図８では、アレイ端からデータ線ＤＬｍとソース線ＳＬｍを見たものとして層名の後の括弧内にノード名を示している。例えば、図８中の１０４で示されたゲート電極のノード名によって、選択トランジスタおよびプリチャージ用トランジスタＱＣｍ、ＱＤｍの配置が容易に理解できる。
金属層とコンタクト、下部電極層２０８は、上層部を形成する際の熱処理による電気特性の劣化と、多数回書換え時のカルコゲナイド材料と電極との化学反応や相互拡散を防ぐために、例えば融点の高いタングステンで形成される。また、コンタクトは、サイドウォール１０７の隙間を埋め込むように形成される。この加工技術は、従来のＤＲＡＭで広く用いられている自己整合プロセスと呼ばれるものである。
本実施例による記憶素子は、図８に示したような絶縁膜３０５を用いて、カルコゲナイド材料３０４と下部電極２０８との接触面積を小さくしているので、抵抗値が大きい。このため、小さな電流で高いジュール熱を発生することができるので、低電力の書き込み動作が可能な相変化メモリを実現することができる。また、図７に示したレイアウトにより、ワード線を最小ピッチの２Ｆ（Ｆは最小加工寸法）、データ線を、ワード線の１．５倍の３Ｆピッチでそれぞれ配置できるので、Ｆの２乗の６倍の相変化メモリセルを実現することができる。
《本実施例の効果》
以上で述べたメモリアレイおよびメモリセルの構成と動作による効果を、以下にまとめる。第一に、本実施例によるメモリアレイは、図１に示したようにデータ線ＤＬに平行なソース線ＳＬが設けられ、メモリセル内の選択トランジスタＱＭのソースが対応するソース線ＳＬに接続された構成とすることにより、読み出し動作における消費電力を低減することができる。具体的には、データ線ＤＬおよびソース線ＳＬに選択トランジスタＱＡ、ＱＢがそれぞれ配置され、さらにプリチャージ用トランジスタＱＣ、ＱＤがそれぞれ配置される。このような構成において、選択したデータ線に対応するソース線をソース電圧ＶＳＬに駆動することができる。このため、選択ワードと選択ソース線の交点のセルにのみ電流経路を形成し、選択データ線にのみ読み出し信号を発生することができる。したがって、非選択データ線の充放電を抑制することにより、例えば相変化メモリやＭＲＡＭの読み出し動作における消費電力を低減することができる。なお、相変化メモリに本発明を適用した場合、書き込み動作においても読み出し動作と同様の選択動作が行われるので、全体として低電力の相変化メモリを実現することができる。
第二に、本実施例によるメモリアレイは、第一の効果で述べたような選択動作により非選択データ線の電位が保たれるので、データ線間の容量カップリングによるノイズが小さく、安定した読み出し信号を発生することができる。したがって、読み出し動作の安定した相変化メモリを実現することができる。
《縦型トランジスタを用いたメモリセル構造》
次に、メモリアレイの構造の別な例を説明する。この構造の特徴は、図１に示したサブアレイ内の選択トランジスタＱＭとして、縦型構造のＭＯＳトランジスタを用いていることである。
図９に、レイアウトを示す。図７と同様に、ＦＬは活性領域パターン、ＦＭはソース線ＳＬなどの第一金属層パターン、ＳＭはデータ線ＤＬ用の第二金属層パターン、ＴＭはカラム選択線ＹＳ用の第三金属層パターン、ＦＧはシリコン基板上に形成されたトランジスタの第一ゲート電極パターン、ＳＧはワード線ＷＬすなわち縦型トランジスタの第二ゲート電極パターン、ＦＣＴは第一金属層コンタクトパターン、ＳＣＴは第二金属層コンタクトパターン、ＴＣＴは第三金属層コンタクトパターンである。ここで、第二ゲート電極パターンＳＧと第二金属層パターンＳＭの交差している領域に縦型トランジスタとカルコゲナイドが積層されて、メモリセルが作られている。これらのパターンのパターニングには、周知の光リソグラフィを用いることができる。なお、同図では、Ａ−Ａ’線がデータ線ＤＬｍ上に、Ｂ−Ｂ’線がデータ線ＷＬ１上に示されているものとしてパターン名の後の括弧内に対応するノード名を示している。例えば、メモリセルＭＣ１ｍは、ワード線ＷＬ１とデータ線ＤＬｍとの交点に示した位置に配置されることは、容易に理解できる。
図１０は、図９に示したＡ−Ａ’線に沿った部分の断面（以下、Ａ−Ａ’断面と呼ぶ）を示している。同様に、図１１は、図９に示したＢ−Ｂ’線に沿った部分の断面（以下、Ｂ−Ｂ’断面と呼ぶ）を示している。これらの図では、１００はＰ型半導体基板、１０１はＰ型半導体基板内に埋め込まれた素子分離用の絶縁物、１０２は図９中の活性領域パターンＦＬにおけるＮ型拡散層領域、１０３は基板上に形成されたトランジスタのゲート酸化膜、１０４は基板上に形成されたトランジスタのゲート電極、１０５は基板上に形成されたトランジスタに絶縁膜で形成されたサイドウォールある。また、２００はソース線ＳＬや電源給電線、共通データ線Ｉ／Ｏなどに用いられる第一金属層、２０１はデータ線ＤＬなどに用いられる第二金属層、２０２はカラム選択線ＹＳに用いられる第三金属層、２０３は層間絶縁膜、２０４はＮ型拡散層領域１０２と第一金属層とを接続するコンタクト、２０５は第一金属層と第二金属層とを接続するコンタクト、２０６は第二金属層と第三金属層とを接続するコンタクト、２０７は第一金属層と基板上に形成されたトランジスタのゲート電極１０４とを接続するコンタクトである。さらに、３０１は縦型トランジスタＰＭのソース電極となるＮ型ポリシリコン、３０２は縦型トランジスタＰＭのチャネルとなる不純物が添加されていない真性ポリシリコン、３０３は縦型トランジスタＰＭのドレイン電極となるＮ型ポリシリコン、３０４は記憶素子ＲＭとなるカルコゲナイド材料、３０５は絶縁膜、３０６は縦型トランジスタの側壁に形成されたゲート酸化膜、３０７は縦型トランジスタのゲート電極すなわちワード線ＷＬ、３０８はデータ線ＤＬとワード線ＷＬとの間に形成された層間絶縁膜、３０９は側壁酸化膜である。ここで、図１０および図１１では、図９と同様に、Ａ−Ａ’線がデータ線ＤＬｍ上に、Ｂ−Ｂ’線がデータ線ＷＬ１上に示されているものとして層名の後の括弧内にノード名を示している。例えば、図１０中の１０４で示されたゲート電極のノード名によって、トランジスタＱＡｍ、ＱＢｍ、ＱＣｍ、ＱＤｍのゲート電極の配置が容易に理解できる。
このように縦型トランジスタを用いることにより、ワード線とデータ線の各交点に形成された所謂クロスポイントセルにできる。すなわち、ワード線とデータ線を最小加工寸法Ｆで加工すると、メモリセルの面積が、Ｆの２乗の４倍となる。したがって、集積度の高い、大容量の相変化メモリを実現することができる。
ここで用いている縦型トランジスタは、オフ状態では、チャネル領域である真性ポリシリコン３０２が完全に空乏化し、いわゆる完全空乏型ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）トランジスタとして動作する。そのため、基板上のＭＯＳトランジスタに比べて、しきい値電圧の調整が困難である。図５に示した読み出し動作に関連して説明したように、選択状態のソース線の電位に対して待機状態のワード線の電位を低くした電圧設定は、この縦型トランジスタのしきい値電圧が低くて良いため、好適である。
以上、１個のカルコゲナイド材料による記憶素子と１個のトランジスタとで構成されるメモリセルを有する相変化メモリについて主に説明してきた。しかし、メモリセルの構成は、これに限定されない。本発明の適用範囲は、すでに述べたように相変化メモリに限らず、記憶情報に応じてメモリセルの抵抗値が異なり、データ線を介して流れる電流を検出することにより記憶情報を読み出すような相変化メモリ以外のメモリにも、本発明を適用できる。例えば、磁気抵抗変化率が低いＭＲＡＭに本発明を適用した場合、低ノイズの読み出し動作が可能であるので、センスアンプに求められる負担を軽減できる。
＜実施例２＞
本実施例では、メモリアレイの別の構成と動作を説明する。図１２は、本実施例によるメモリアレイを示しており、図１と同様にｎ×ｍビットのメモリセルを有する構成が示されている。メモリセルを構成する素子は、図４に示した従来例と同じように、選択トランジスタＱＭとカルコゲナイド材料を用いた可変抵抗による記憶素子ＲＭである。本実施例の特徴は、図１では一本のデータ線毎にソース線を配置していたのに対して、複数のデータ線毎にソース線を配置し、さらに複数の共通データ線に規則的にカラム選択スイッチを接続することにより、複数のメモリセルから記憶情報を同時に読み出す点にある。図１２では、一例として、二本のデータ線毎にソース線を配置し、さらに二本の共通データ線を配置した構成が示されている。以下では、図１と異なる点に注目しながら図１２に示したメモリアレイ構成について説明する。
複数（ここではｔ本）のソース線ＳＬＣｑ（ｑ＝１、…、ｔ）は二本のデータ線毎に配置され、列方向に二列のメモリセルにおけるトランジスタＱＭのソースがソース線ＳＬＣｑに共通に接続される。ここで、ソース線ＳＬＣｑの本数ｔとデータ線ＤＬｒ（ｒ＝１、…、ｍ）の本数ｍとの間には、ｍ＝２ｔの関係が成り立っている。それぞれのソース線ＳＬＣｑとソース電圧端子ＶＳＬとの間には、複数（ここではｔ個）のＮＭＯＳトランジスタＱＢＣｑ（ｑ＝１、…、ｔ）が挿入される。これらのトランジスタは、ソース線ＳＬＣｑに対応する二本のデータ線ＤＬ（２ｑ−１）、ＤＬ２ｑが選択される場合、カラムデコーダＹＤＥＣにより、カラム選択スイッチＱＡ（２ｑ−１）、ＱＡ（２ｑ）と共に選択される。例えば、ソース線ＳＬＣ１に対応する二本のデータ線ＤＬ１、ＤＬ２が選択される場合、トランジスタＱＢＣ１がトランジスタＱＡ１、ＱＡ２と共に選択される。また、ソース線ＳＬＣｑには、プリチャージ電圧ＶＤＬに駆動する複数（ここではｔ個）のＮＭＯＳトランジスタＱＤＣｑ（ｑ＝１、…、ｔ）が配置される。さらに、カラム選択スイッチＱＡ（２ｑ−１）、ＱＡ（２ｑ）は、奇数番めのデータ線ＤＬ（２ｑ−１）を共通データ線Ｉ／Ｏ１、偶数番めのデータ線ＤＬ（２ｑ）を共通データ線Ｉ／Ｏ２に接続するようにそれぞれ接続される。共通データ線Ｉ／Ｏ１とＩ／Ｏ２には、読み出し回路ＲＣ１、ＲＣ２および書き込み回路ＷＣ１、ＷＣ２がそれぞれ配置される。
このような構成により、選択する二つのメモリセルの各々に対して、図５と同じような読み出し動作が可能となる。すなわち、プリチャージ電圧ＶＤＬに駆動された複数のデータ線ＤＬおよびソース線ＳＬＣの中から、選択したい二本のデータ線に対応するソース線を駆動することにより、選択したいデータ線対及びソース線に接続されたメモリセルにのみ、電圧差を印加する。次に、ワード線を選択することにより、所望の二つのメモリセルにのみ電流経路を形成し、選択する二本のデータ線にのみ読み出し信号を発生する。さらに、これらの読み出し信号を、二本の共通データ線Ｉ／Ｏ１、Ｉ／Ｏ２を介した二つの読み出し回路ＲＣ１、ＲＣ２でそれぞれ弁別することにより、２ビットの記憶情報を同時に読み出す。書き込み動作の場合も、選択する二つのメモリセルの各々に対して、図６と同じような書き込み動作が可能となる。すなわち、読み出し動作と同じような選択動作を行い、二つの書き込み回路ＷＣ１、ＷＣ２を用いて共通データ線Ｉ／Ｏ１、Ｉ／Ｏ２に書き込み電流ＩＷＣ１、ＩＷＣ２をそれぞれ発生することにより、２ビットの記憶情報を同時に書き込む。
以上の本実施例により、図１に示したメモリアレイおよびメモリセルの構成と動作による効果に加えて、次の三つの効果が得られる。第一に、複数のデータ線がソース線とカラム選択スイッチを共有することにより、トランジスタ数が減るので、記憶装置のレイアウト面積を低減できることである。
第二に、二つのカラム選択スイッチを同時に選択し、選択したい二本のデータ線に対応するソース線を駆動することにより、所望の二つのメモリセルにのみ電流経路を形成するような選択動作ができる点である。具体的には、２ビットのメモリセルを同時に選択することができるので、語構成の大きな相変化メモリやプリフェッチ動作を適用してデータ転送レートを向上する場合の相変化メモリに好適なメモリアレイを実現することができる。
第三に、図９に示したような構成の相変化メモリセルによるメモリアレイに本発明を適用した場合、ソース線ＳＬＣの抵抗を低減する効果が得られる点である。すなわち、ソース線ＳＬＣを二本のデータ線毎に配置することにより、ソース線ピッチが４Ｆとなるので、ソース線幅を３Ｆに拡張することができる。この場合のソース線幅は、メモリセル一つあたりに換算して３／２倍されたことになるので、ソース線の抵抗は、線幅に反比例して２／３に低減される。したがって、ソース線ＳＬＣの時定数が低減されることにより、さらに高速の相変化メモリを実現することが可能となる。
図１２では、二本のデータ線毎にソース線を平行に配置する例を示したが、データ線の数はこれに限定されず、さらに多数のデータ線毎にソース線を配置することができる。この場合、同時に選択するデータ線の数だけ共通データ線、読み出し回路、書き込み回路をそれぞれ設ければ、本発明は、さらに語構成の大きなメモリや高データ転送レートのメモリを実現するのに好適である。また、相変化メモリと同様に記憶情報に応じてメモリセルの抵抗値が異なり、データ線を介して流れる電流を検出することにより記憶情報を読み出すような相変化メモリ以外のメモリにも、本発明を適用できる。例えば、ＭＲＡＭにも本発明を適用できて、同様の効果を得ることができる。
＜実施例３＞
本実施例では、メモリアレイのさらに別の構成と動作を説明する。本実施例によるメモリアレイの特徴は、図１２に示したメモリアレイ構成を応用して、相補の記憶情報を保持する所謂ツインセルを有する点にある。以下では、この点に注目しながら本実施例によるメモリアレイ構成と動作を説明する。
図１３は、一例として、ｎ×ｍビットのツインセルＭＣＷｐｒ（ｐ＝１、…、ｎ、ｒ＝１、…、ｍ）を有する構成を示している。ツインセルＭＣＷｐｒは、ワード線ＷＬｐ（ｐ＝１、…、ｎ）と複数（ここではｍ組）のデータ線対の各交点に配置される。複数のデータ線対は、複数のトゥルー・データ線ＤＬｒＴ（ｒ＝１、…、ｍ）と、トゥルー・データ線ＤＬｒＴと反対極性の信号が発生される複数のバー・データ線ＤＬｒＢ（ｒ＝１、…、ｍ）でそれぞれ構成される。また、複数（ここではｍ本）のソース線ＳＬＣｒ（ｒ＝１、…、ｍ）が、一組のデータ線対毎に配置される。
ツインセルは、二つの選択トランジスタＱＭＴ、ＱＭＢとカルコゲナイド材料を用いた可変抵抗による二つの記憶素子ＲＭＴ、ＲＭＢで構成される。まず、直列接続した記憶素子ＲＭＴと選択トランジスタＱＭＴをトゥルー・データ線ＤＬＴとソース線ＳＬＣとの間に挿入することにより、一方の極性の記憶情報を保持するメモリセルが構成される。また、直列接続した記憶素子ＲＭＢと選択トランジスタＱＭＢをバー・データ線ＤＬＢとソース線ＳＬＣとの間に挿入することにより、一方のメモリセルとは反対極性の記憶情報を保持する他方のメモリセルが構成される。このような構成により、相補の記憶情報を保持するツインセルを実現することができる。なお、選択トランジスタＱＭＴおよびＱＭＢには、図８に示したように基板上に形成したプレーナ型トランジスタや図１０に示したような縦型トランジスタを適用する。
共通データ線Ｉ／ＯＴおよびＩ／ＯＢは、データ線対に応じて対をなし、読み出し回路ＲＣＤと書き込み回路ＷＣＤがそれぞれ配置される。共通データ線Ｉ／ＯＴと各トゥルー・データ線ＤＬｒＴとの間には、複数（ここではｍ個）のカラム選択スイッチＱＡＴｒ（ｒ＝１、…、ｍ）、共通データ線Ｉ／ＯＢと各バー・データ線ＤＬｒＢとの間には、複数（ここではｍ個）のカラム選択スイッチＱＡＢｒ（ｒ＝１、…、ｍ）がそれぞれ挿入される。また、データ線対とプリチャージ電圧端子ＶＤＬとの間には、データ線対をプリチャージ電圧ＶＤＬに駆動する複数（ここではｍ個）のＮＭＯＳトランジスタＱＣＴｒおよびＱＣＢｒ（ｒ＝１、…、ｍ）がそれぞれ挿入される。
各々のソース線ＳＬＣｒとソース電圧端子ＶＳＬとの間には、図１２と同様に、ソース線ＳＬＣｒをソース電圧ＶＳＬに駆動する複数（ここではｍ個）のＮＭＯＳトランジスタＱＢＣｒ（ｒ＝１、…、ｍ）がそれぞれ配置される。また、ソース線ＳＬＣｒとプリチャージ電圧端子ＶＤＬとの間には、ソース線ＳＬＣをプリチャージ電圧ＶＤＬに駆動する複数（ここではｍ個）のＮＭＯＳトランジスタＱＤＣｒ（ｒ＝１、…、ｍ）がそれぞれ配置される。これらのトランジスタのうち、カラム選択スイッチＱＡＴｒおよびＱＡＢｒの各々はデータ線対に応じて対をなし、図１２に示したメモリアレイと同様に、対応するトランジスタＱＢＣｒと共に、列デコーダで選択される。図１３では、これらのゲートに対応するカラム選択線ＹＳｒ（ｒ＝１、…、ｍ）が直接接続されている例を示している。また、トランジスタＱＣＴｒおよびＱＣＢｒ、ＱＢＣｒのゲートには、プリチャージイネーブル信号ＰＣが共通に接続される。
図１４は、本実施例によるメモリアレイの読み出し動作において、ツインセルＭＣＷ１１を選択する場合の動作波形を示している。まず、プリチャージ電圧ＶＤＬに駆動された複数のデータ線ＤＬおよびソース線ＳＬの中から、選択したいデータ線対に対応するソース線ＳＬＣ１を駆動する。すると、選択したいデータ線対及びソース線に接続されたメモリセルにのみ、電圧差が印加される。そこで、ワード線ＷＬ１を選択することにより、所望のメモリセルＭＣＷ１１にのみ電流経路を形成し、選択データ線ＤＬ１ＴおよびＤＬ１Ｂにのみ相補の読み出し信号を発生する。さらに、相補の読み出し信号を共通データ線Ｉ／ＯＴおよびＩ／ＯＢを介した読み出し回路ＲＣＤで弁別することにより、記憶情報を読み出す。なお、図５について説明したように、ワード線ＷＬ１を立ち上げ続けると、低抵抗状態のメモリセルで駆動されている一方のデータ線がソース電圧ＶＳＬ付近まで放電されてしまい、高抵抗状態のメモリセルで駆動されている他方のデータ線との信号電圧差が減少してしまう。このような動作を防ぐために、図１４のように、高抵抗状態のメモリセルで駆動されている他方のデータ線電圧が参照電圧ＶＤＲを越える前のタイミングで、ワード線ＷＬ１を立ち下げることにより、図５の動作の２倍の信号電圧差を発生する。
図１５は、本実施例によるメモリアレイの書き込み動作において、ツインセルＭＣＷ１１を選択する場合の動作波形を示している。まず、読み出し動作と同様の手順でメモリセルＭＣＷ１１を選択する。次に、書き込み回路ＷＣＤが共通データ線Ｉ／ＯＴおよびＩ／ＯＢを駆動することにより、書き込み電流ＩＷＣＴおよびＩＷＣＢが発生される。ここでは、相補の記憶情報を書き込むので、‘１’書き込みの場合、共通データ線Ｉ／ＯＴにセットパルス（Ｓ（１））、共通データ線Ｉ／ＯＢにリセットパルス（ＲＳ（１））がそれぞれ発生される。また、‘０’書き込みの場合、共通データ線Ｉ／ＯＴにリセットパルス（ＲＳ（０））、共通データ線Ｉ／ＯＢにセットパルス（Ｓ（０））がそれぞれ発生される。なお、どちらの記憶情報を書き込む場合においても、メモリセルはセット電流のパルス幅だけ選択状態にある。
以上で述べたメモリアレイおよびメモリセルの構成と動作により、次の二つの効果が得られる。第一に、データ線対の各々にカラム選択スイッチＱＡＴｒおよびＱＡＢｒを配置し、データ線対に平行なソース線ＳＬＣｒの各々に選択トランジスタＱＢＣｒを配置することにより、ツインセルで構成されたメモリアレイにおいても、図１で述べたような読み出し動作における消費電力の低減効果が得られる。さらに具体的に説明すると、データ線対とワード線の各交点にツインセルが配置され、データ線対の各々にはプリチャージ用トランジスタＱＣＴｒおよびＱＣＢｒ、ソース線ＳＬＣｒの各々にはプリチャージ用トランジスタＱＤＣｒがそれぞれ配置される。このような構成において、一組のカラム選択スイッチを選択すると同時に、対応するソース線を駆動することにより、選択ワードと選択ソース線の交点のセルにのみ電流経路を形成し、選択データ線対にのみ相補の読み出し信号を発生することができる。したがって、非選択データ線対の充放電を抑制することにより、ツインセル方式による相変化メモリの消費電力を低減することができる。
第二に、本実施例によるメモリセルは相補の記憶情報を保持するツインセル構造であるため、記憶情報の弁別に特別な参照信号が不要になると共に、大きな読み出し信号量を発生することができる。すなわち、データ線対に発生された相補の読み出し信号のうち、記憶情報と反対極性の読み出し信号を参照電圧として記憶情報を弁別することができるので、参照信号発生回路が不要となり、回路設計が容易になる。また、図１に示したメモリセルの場合の２倍の読み出し信号量が得られるので、高速な読み出し動作が可能となる。したがって、読み出し動作の速い、相変化メモリを実現することが可能となる。
なお、本実施例の適用範囲は相変化メモリに限らず、記憶情報に応じてメモリセルの抵抗値が異なり、データ線を介して流れる電流を検出することにより記憶情報を読み出すような相変化メモリ以外のメモリにも、本発明を適用できる。例えば、磁気抵抗変化率が低いＭＲＡＭに適用した場合も、従来の２倍の読み出し信号を発生することができるので、安定した読み出し動作のＭＲＡＭを実現することができる。
＜実施例４＞
本実施例では、参照アレイを配置した構成を説明する。本実施例の月的は、図１に示したメモリアレイの読み出し動作に必要な参照信号を発生する手段を提供することにある。以下では、参照信号発生手段の一例としてメモリアレイ毎に参照アレイを配置した構成を、図１６に従って説明する。
メモリアレイＭＡ１、ＭＡ２は、図１と同様にｎ×ｍビットのメモリセルを有する構成が示されている。メモリセルＭＣは、簡単のためブロック記号で示されているが、具体的には図４に示した従来例と同じように、選択トランジスタＱＭとカルコゲナイド材料による可変抵抗による記憶素子ＲＭで構成される。メモリアレイＭＡ１におけるデータ線ＤＬ１ｒ（ｒ＝１、…、ｍ）はＮＭＯＳトランジスタを介して共通データ線Ｉ／Ｏ１に接続され、同様に、メモリアレイＭＡ２におけるデータ線ＤＬ２ｒ（ｒ＝１、…、ｍ）は共通データ線Ｉ／Ｏ２に接続される。
参照アレイＲＡ１、ＲＡ２は、ワード線ＷＬｐ（ｐ＝１、…、ｎ）と参照データ線ＤＬ１Ｒ、ＤＬ２Ｒとの各交点に参照セルＭＣＲｐが配置されてそれぞれなる。参照セルも、簡単のためブロック記号で示されており、具体的にはメモリセルＭＣと同じ選択トランジスタＱＭとカルコゲナイド材料を用いた可変抵抗による記憶素子ＲＭで構成される。選択トランジスタＱＭのソースは、メモリアレイＭＡ１、ＭＡ２の場合と同じように、参照データ線ＤＬ１Ｒ、ＤＬ２Ｒに平行に配置されたソース線ＳＬ１Ｒ、ＳＬ２Ｒに共通に接続される。参照データ線ＤＬ１Ｒとソース線ＳＬ１Ｒには、カラム選択線ＹＳ１Ｒがゲートに共通に接続されたＮＭＯＳトランジスタＱＡＲ、ＱＢＲと、プリチャージ用ＮＭＯＳトランジスタＱＣＲ、ＱＤＲがそれぞれ配置される。同様に、参照データ線ＤＬ２Ｒとソース線ＳＬ２Ｒには、カラム選択線ＹＳ２Ｒがゲートに共通に接続されたＮＭＯＳトランジスタＱＡＲ、ＱＢＲと、プリチャージ用ＮＭＯＳトランジスタＱＣＲ、ＱＤＲがそれぞれ配置される。参照アレイＲＡ１における参照データ線ＤＬ１ＲはトランジスタＱＡＲを介して共通データ線Ｉ／Ｏ１、参照アレイＲＡ２における参照データ線ＤＬ２ＲはトランジスタＱＡＲを介して共通データ線Ｉ／Ｏ２にそれぞれ接続される。したがって、参照アレイＲＡ１、ＲＡ２は、メモリアレイＭＡ１およびＭＡ２からメモリアレイを１列取り出したものと同じ構成であり、メモリアレイにおけるデータ線と同じように、列デコーダＹＤＥＣＲがカラム選択線ＹＳＲ１、ＹＳＲ２を活性化することにより選択される。ただし、カラム選択トランジスタＱＡＲが共通データ線Ｉ／Ｏ１またはＩ／Ｏ２と参照データ線ＤＬ１ＲまたはＤＬ２Ｒとの間に挿入され、トランジスタＱＢＲ、ＱＣＲ、ＱＤＲの各々に参照電圧ＶＤＲが入力されている点が異なる。なお、読み出し回路ＲＣには、共通データ線Ｉ／Ｏ１、Ｉ／Ｏ２がそれぞれ接続され、さらに、列デコーダＹＤＥＣＲで発生されたメモリアレイ選択信号ＭＡＳ１、ＭＡＳ２が入力される。
次に、図１７に従い、図１６に示した参照アレイを用いたメモリアレイの読み出し動作を説明する。本実施例による読み出し動作の特徴は、読み出すメモリセルが配置されたメモリアレイの位置に応じて参照アレイが選択され、共通データ線Ｉ／Ｏ１またはＩ／Ｏ２のどちらか一方に参照電圧ＶＤＲが発生される点である。図１７は、一例として、メモリアレイＭＡ１におけるメモリセルＭＣ１１を選択する場合の動作波形を示している。
まず、待機状態において、プリチャージイネーブル信号ＰＣが電源電圧ＶＤＤ（例えば１．５Ｖ）に保持されているので、メモリアレイＭＡ１、ＭＡ２におけるデータ線ＤＬ１ｒ、ＤＬ２ｒおよびソース線ＳＬ１ｒ、ＳＬ２ｒはプリチャージ電圧ＶＤＬ、参照アレイＲＡ１、ＲＡ２における参照データ線ＤＬＲおよびソース線ＳＬＲは、ＮＭＯＳトランジスタＱＣＲおよびＱＤＲにより参照電圧ＶＤＲに維持される。また、読み出し回路ＲＣにより、共通データ線Ｉ／Ｏ１およびＩ／Ｏ２がプリチャージ電圧ＶＤＬにそれぞれプリチャージされる。
次に、読み出し動作が始まると、接地電位ＶＳＳとなっているメモリアレイ選択信号ＭＡＳ１が電源電圧ＶＤＤに駆動されて、プリチャージ電圧ＶＤＬとなっている共通データ線Ｉ／Ｏ２が参照電圧ＶＤＲに駆動される。続いて、電源電圧ＶＤＤとなっているメモリアレイ選択信号ＭＡＳ１が接地電位ＶＳＳに駆動された後、メモリアレイＭＡ１の選択動作が行われる。ここで、メモリアレイＭＡ１は図１に示したものと同じ構成であるので、カラム選択線ＹＳ１１が活性化されることにより図５と同じように、共通データ線Ｉ／Ｏ１が記憶情報に応じた速さでソース電圧ＶＳＬに向かって放電される。これに対して、参照アレイＲＡ２では、電源電圧ＶＤＤとなっているプリチャージイネーブル信号ＰＣが接地電位ＶＳＳに駆動され、接地電位ＶＳＳとなっているカラム選択線ＹＳ２Ｒが昇圧電位ＶＤＨ（例えば１．５以上）に駆動されることにより、トランジスタＱＡＲ、ＱＢＲが導通する。この時、ソース線ＳＬ２Ｒは引き続き参照電圧電源ＶＤＲに接続されるので、参照データ線ＤＬ２Ｒおよび共通データ線Ｉ／Ｏ２は参照電圧ＶＤＲに保持される。したがって、読み出し回路ＲＣは、共通データ線Ｉ／Ｏ２に発生された参照電圧ＶＤＲを基準として、共通データ線Ｉ／Ｏ１に発生された正または負の信号を弁別して、記憶情報を読み出す。以上の読み出し動作が終了すると、共通データ線Ｉ／Ｏ１、Ｉ／Ｏ２は読み出し回路ＲＣによりプリチャージ電位ＶＤＬに駆動されて、待機状態に戻る。なお、図１７はメモリアレイＭＡ１における記憶情報を読み出す動作を示しているが、メモリアレイＭＡ２におけるメモリセルを選択する場合も、同様な動作が行われる。すなわち、メモリアレイ選択信号ＭＡＳ２が活性化されることにより、プリチャージ電圧ＶＤＬとなっている共通データ線Ｉ／Ｏ１が参照電圧ＶＤＲに駆動される。次に、メモリアレイＭＡ２と参照アレイＲＡ１の選択動作を行い、共通データ線Ｉ／Ｏ２を記憶情報に応じた電位に駆動することにより、記憶情報を読み出す。
以上で述べたメモリアレイおよびメモリセルの構成と動作により、次の二つの効果が得られる。第一に、メモリセルＭＣと同じ構成の参照セルＭＣＲｐをワード線毎に配置したことにより、ワード線駆動雑音を相殺できる点である。一般に、記憶装置は、ワード線を電源電圧以上のパルスで駆動するのに対して、データ線に発生する数百ｍＶの微小信号電圧を分別するので、これらの交点の容量を介してワード線からデータ線に結合する雑音が問題となる。本実施例を用いれば、同相の雑音が読み出しデータ線と参照データ線に重畳されるので、この雑音を相殺することができる。したがって、信号マージンを確保することができて、安定した読み出し動作が可能となる。
第二に、メモリアレイＭＡと参照アレイＲＡが共通データ線Ｉ／Ｏを共有することにより、共通データ線における寄生容量の平衡をとることができる点である。すなわち、共通データ線Ｉ／Ｏに接続されたカラム選択スイッチ用ＮＭＯＳトランジスタＱＡｒおよびＱＡＲの個数を同数とすることにより、トランジスタの拡散容量が等しくなるので、雑音を抑制することができて、さらに安定した読み出し動作が可能となる。
なお、信号マージンが大きく、共通データ線容量の不均衡による雑音の影響が小さい場合は、メモリアレイと参照アレイが共通データ線を共有する構成にしなくとも良い。この場合は、選択するメモリアレイの位置に応じて共通データ線の電位を設定し直す必要がなく、プリチャージを止めてから直ぐに選択動作を行えるので、読み出し時間を短縮することができる。また、本実施例の適用範囲は相変化メモリに限らず、記憶情報に応じてメモリセルの抵抗値が異なり、データ線を介して流れる電流を検出することにより記憶情報を読み出すような相変化メモリ以外のメモリにも、本発明を適用できる。例えば、例えば、磁気抵抗変化率が低いＭＲＡＭに適用した場合も、ワード駆動雑音の相殺と、共通ワード線容量不平衡により発生する雑音の抑制を行うことができて信号マージンが増えるので、安定した読み出し動作のＭＲＡＭを実現することができる。
以上、種々の実施例について、図１に示したように記憶素子ＲＭと選択トランジスタＱＭの順に直列接続した構成のメモリセルＭＣを、データ線ＤＬとソース線ＳＬとの間に挿入したアレイ構成を基に説明してきた。しかし、このメモリセル構成では、記憶素子の抵抗変化率が大きい場合、データ線と非選択メモリセル内部における寄生容量の結合の度合いが記憶情報によって変化して見える。例えば、メモリセルＭＣ１１を選択する際の非選択メモリセルＭＣ２１〜ＭＣｎ１の抵抗値が高い場合と低い場合とを考えると、後者の方の結合が強く見えて、データ線容量が大きくなる。したがって、後者の場合の方が、読み出し速度が遅い。このような問題を避けるには、素子の接続順を変えて、選択トランジスタＱＭと記憶素子ＲＭの順に直列接続したメモリセル構成とするのが望ましい。この構成は、非選択メモリセル内の寄生容量が選択トランジスタによってデータ線から切り離されるので、データ線容量を一定値に抑制し、読み出し速度の低下を防ぐことができる。また、このようなメモリセル構成を用いたメモリアレイにおいても、本発明により、これまで述べてきた実施例と同様の効果が得られる。
本発明のメモリアレイ構成は、これまで説明してきた種々の実施例について共通に、メモリセルに低しきい値電圧の選択トランジスタを用いても待機電流の増加を回避できるという効果も得られる。これは、待機状態において、データ線ＤＬとソース線ＳＬの電位を共通のプリチャージ電位ＶＤＬに保持しているので、選択トランジスタのしきい値電圧が如何なる値であっても、メモリセルには電流が流れないためである。選択トランジスタのしきい値電圧を下げることにより、コンダクタンスが大きくなる。それにより、読出し電流が増加して、動作速度の速い相変化メモリやＭＲＡＭを実現することができる。また、記憶素子と選択トランジスタの直列抵抗で定まる実効的な抵抗変化率が大きくなり、Ｓ／Ｎ比が向上する。したがって、高Ｓ／Ｎの高速動作と待機時の消費電力抑制を両立した相変化メモリやＭＲＡＭを実現することができる。なお、図５に示した読み出し動作に関連して説明したように、ワード線の待機電圧をソース電圧ＶＳＬよりも低く設定することにより、選択トランジスタのしきい値電圧を、非選択ワード線上のメモリセルに流れる電流が動作に影響を及ぼさない値にまで、さらに下げることが可能である。それにより、一層の高速化と高Ｓ／Ｎ化が実現できる。
産業上の利用可能性
本発明は記憶回路、特に相変化メモリやＭＲＡＭ（マグネトレジスティブ・ランダム・アクセス・メモリ）等に好適に適用可能である。
【図面の簡単な説明】
図１は本発明による記憶情報に応じ抵抗が変化する１個の記憶素子と１個の選択トランジスタで構成されるメモリセルを用いたメモリアレイの構成例を示す図、図２は記憶情報に応じ抵抗が変化する１個の記憶素子と１個の選択トランジスタで構成されるメモリセルを用いたメモリアレイ構成の従来例を示す図、
図３は記憶素子の相変化に必要なパルス幅と温度との関係を示す図、
図４は記憶素子の電流−電圧特性を示す図、
図５は本発明のメモリアレイの読み出し動作タイミングを示す図、
図６は本発明のメモリアレイの書き込み動作タイミングを示す図、
図７は本発明のメモリアレイのレイアウトを示す図、
図８は図７のレイアウト図中に示したメモリアレイの構造を模式的に示す断面図、
図９は本発明のメモリアレイの別なレイアウトを示す図、
図１０は図９のレイアウト図中に示したＡ−Ａ’線に沿った部分の構造を示す断面図、
図１１は図９のレイアウト図中に示したＢ−Ｂ’線に沿った部分の構造を示す断面図、
図１２は本発明による記憶情報に応じて抵抗が変化する１個の記憶素子と１個の選択トランジスタで構成されるメモリセルを用いたメモリアレイの別の構成例を示す図、
図１３は本発明による記憶情報に応じて抵抗が変化する２個の記憶素子と２個の選択トランジスタで構成されるメモリセルを用いたメモリアレイの別の構成例を示す図、
図１４は図１３のメモリアレイの読み出し動作タイミングを示す図、
図１５は図１３のメモリアレイの書き込み動作タイミングを示す図、
図１６は本発明による記憶情報に応じて抵抗が変化する１個の記憶素子と１個の選択トランジスタで構成されるメモリセルを用いたメモリアレイの別の構成例を示す図、
図１７は図１６のメモリアレイの読み出し動作タイミングを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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