【事件の表示】
　特願２００６−３２４０１６「差動増幅回路」拒絶査定不服審判事件〔平成２０年　６月１９日出願公開、特開２００８−１４１３５６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯及び本願発明
　
１．手続の経緯
　本願は，平成１８年１１月３０日に出願(出願人　三洋電機株式会社及び三洋半導体株式会社)されたものであって，平成２３年２月２５日付けで拒絶理由が通知され，同年４月２０日付けで意見書とともに手続補正書の提出がなされ，同年５月３１日付けで，オンセミコンダクター・トレーディング・リミテッドを承継人とする出願人名義変更届の提出がなされ，同年１１月１１日付けで拒絶査定され，平成２４年３月１日に拒絶査定不服審判の請求がなされたものであり，また，平成２５年２月７日付けで，セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニーを承継人とする出願人名義変更届の提出がなされたものである。
　
２．本願発明
　本願の請求項１に係る発明(以下「本願発明」という。)は，平成２３年４月２０日付け手続補正書の特許請求の範囲の請求項１に記載された事項(下線は請求人が付与。)により特定される次のとおりのものである。
　
【請求項１】
　第１〜第３定電流源と、
　制御電極との間で閾値電圧を発生させる一方の側の電極が前記第１定電流源と接続され、他方の側の電極が前記第２定電流源と接続され、前記制御電極に第１入力電圧が印加される第１トランジスタと、
　制御電極との間で閾値電圧を発生させる一方の側の電極が前記第１定電流源と接続され、他方の側の電極が前記第３定電流源と接続され、前記制御電極に第２入力電圧が印加される第２トランジスタと、
　制御電極との間で閾値電圧を発生させる一方の側の電極が前記第１又は第２トランジスタの前記他方の側の電極と接続され、前記第１及び第２入力電圧の差に応じた電流を他方の側の電極に出力する第３トランジスタと、
　を備え、
　前記第３トランジスタの前記制御電極
が、前記第１及び第２トランジスタの前記一方の側の電極と接続
　を特徴とする差動増幅回路。
　
　
第２　引用例等
　
１．引用例
　原査定の理由に引用された特開平８−２２８１１５号公報(平成８年９月３日公開。以下「引用例」という。)には，図面とともに次の事項が記載(下線は当審が付与。)されている。
　
(１)　「【０００１】
【産業上の利用分野】
本発明は差動増幅回路に関し、特に同相帰還が施されたＣＭＯＳトランジスタ構成の差動増幅回路に関するものである
【０００２】
【従来の技術】従来のこの種の差動増幅回路の例が特開昭６２−１４４４１２号公報に開示されており、その構成を図４に示している。
図４を参照すると、差動対トランジスタ２０，２１のゲート入力６５，６６には差動入力信号が印加されており、この差動増幅回路の定電流がトランジスタ２８により供給される。また、差動対トランジスタ２０，２１のドレインにはトランジスタ２６，２７よりなる定電流源が設けられている。尚、端子７１はバイアス入力端子である
【０００３】この
差動対トランジスタ２０，２１による差動出力はカスコード接続されたゲート接地型の一対のトランジスタ２２，２５を介して出力端子６８，６９から導出されている（ＶOP，ＶON）。尚、トランジスタ２３，２４の各ゲートにはバイアス端子６７よりバイアスが印加され、トランジスタ２３，トランジスタ４は定電流動作を行うもので、差動対トランジスタ２０，２１の能動負荷として作用する
【０００４】
ゲート接地型トランジスタ２２，２５を設けてワォールデッド型のカスコード増幅回路構成とすることにより、差動対トランジスタ２０，２１から負荷トランジスタ２３，２４を見た出力インピーダンスを軽減し（トランジスタ２３，２４のミラー効果による容量を軽減し）、高速動作をなすと共に、利得の低下をも防止するようになっている
【０００５】これ等トランジスタ２２〜２５による出力回路と同一の構成をトランジスタ３４〜３６により形成して、出力同相信号を検出するようになっており、差動出力端子６８，６９に生じる出力同相信号は、相等しい値を有する抵抗４２，４３の接続点に生成されることになる。
【０００６】この出力同相信号はトランジスタ２９〜３３により構成される誤差増幅回路の一入力（トランジスタ３３のゲート）へ印加され、他入力（トランジスタ３０のゲート端子７２）に供給されている基準同相信号ＶCOMと比較される。この比較結果である誤差信号は、トランジスタ３１，３２によるカレントミラー負荷回路により電流／電圧変換されて、差動増幅回路の定電流トランジスタ２８のゲート制御入力となるのである。
【０００７】こうして同相帰還ループが形成されており、これにより、抵抗４２，４３の接続点の電位は基準同相信号ＶCOMに固定され、結局、出力端子６８，６９の出力同相信号も基準同相信号に一致することになる。
【０００８】
【発明が解決しようとする課題】この様な従来の同相帰還回路では、出力同相信号を検出するのに、直接差動増幅出力ＶOP，ＶON（６８，６９）を用いておらず、出力回路（トランジスタ２２〜２４）とは別に同相信号検出回路（トランジスタ３４〜３６）を設けているために、これ等出力回路と同相信号検出回路との時間応答の差が存在する過渡状態時や、各々の構成素子のバラツキが存在する場合には、検出誤差が大きくなって、出力同相信号が正しく基準同相信号に一致しないという欠点がある。
【０００９】本発明の目的は、正確に出力同相信号を基準同相信号に一致させることができる差動増幅回路を提供することである。
【００１０】
【課題を解決するための手段】本発明による差動増幅回路は、差動対を構成する一対の差動トランジスタと、この差動トランジスタの負荷として動作する一対のソース接地型負荷トランジスタと、基準同相入力信号がゲートに供給されたソースフォロワトランジスタと、このソースフォロワ出力がゲート入力とされ一定電流で駆動されるソース接地型トランジスタと、前記一対のソース接地型負荷トランジスタから導出される差動出力をゲート入力とする一対のソースフォロワトランジスタと、この一対のソースフォロワトランジスタへ前記ソースフォロワトランジスタの駆動電流と等しい駆動電流を供給する手段とを含み、前記一対のソースフォロワトランジスタのソースフォロワ出力から得られる同相信号を前記一対のソース接地型負荷トランジスタのゲート制御入力とし、前記ソースフォロワトランジスタと前記一対のソース接地型負荷トランジスタとの面積比を所定値に設定したことを特徴としている。
【００１１】
【作用】差動増幅回路の出力部から直接に同相信号を検出し、この出力部と同相検出部とにより帰還ループを形成し、当該同相検出部も出力部も帰還ループに含まれる様にして、素子のバラツキの影響がループ利得により圧縮されることになって誤差が極力小に抑えられる。
【００１２】
【実施例】以下、図面を用いて本発明の実施例について説明する。
【００１３】図１は本発明の一実施例の回路図であり、図４と同等部分は同一符号により示す。
本実施例においても、図４の従来例と同様にワォールデッド型のカスコード差動増幅回路構成が採用されており、トランジスタ２０〜２５が図４のトランジスタ２０〜２５と同等のものである。尚、図４におけるトランジスタ２６，２７，２８は図１では定電流源５５，５７，５６と夫々示されている。
【００１５】また、トランジシタ１のソース電流（ドレイン電流でもあり、ＶCOMにより定まる電流）はトランジスタ２，３によるカレントミラー回路を介してトランジスタ４のドレイン電流となっている。そしてこのトランジスタ４のゲートにはトランジスタ５のドレイン出力が入力され、結果としてトランジスタ５→トランジスタ４→トランジスタ３→トランジスタ２→トランジスタ５により形成される帰還ループの働きにより定電流源５０の電流ＩBIASがトランジスタ５に流れ、この電流に応じたゲート・ソース間電圧ＶGS5が定まることになる。
【００１６】以上がバイアス回路を構成しており、このバイアス回路により生成されたバイアス電源、すなわちトランジスタ４に流れる電流と同一電流がトランジスタ６，１０の各ドレインにも生成される。これ等トランジスタ６，１０の各ドレイン電流は、トランジスタ７，８及びトランジスタ９，１０による各帰還ループの作用によりトランジスタ７，１１にも同一電流として流れることになる。
【００１７】これ等トランジスタ７，１１の各ゲート６１，６３には、差動増幅回路の差動出力ＶOP，ＶONがそれぞれ印加されており、トランジスタ７，１１のソースフォロワ出力を、抵抗４０，４１により合成して導出するようになっている。この出力ＶCが差動増幅回路のソース接地型の負荷トランジスタ２３，２４のゲートバイアスとなる様に帰還が施されている。
【００１８】次に、この回路の動作の詳細について説明する。バイアス回路には、トランジスタ５→トランジスタ４→トランジスタ３→トランジスタ２→トランジスタ５により帰還ループが形成されているから、このループの作用により定電流源５０の電流ＩBIASにて定まる電流がトランジスタ５に流れ、この電流に応じてＶGS5が定まることは前述した通りである。
【００１９】また、トランジスタ１のゲートには基準同相入力信号ＶCOMがバイアスとして印加されているので、これまた上記ループの作用によりトランジスタ１のゲート・ソース間電圧ＶGS1は（ＶCOM−ＶGS5）となる様に、トランジスタ１，２に電流が流れることになる。従って、カレントミラー回路のトランジスタ２，３を同一サイズとすれば、トランジスタ４と１の電流は等しくなる。
【００２０】すなわち、トランジスタ４の電流はＶCOMとＶBIASとにより定まることになり、言い換えればトランジスタ４のゲートが接続される節点は低インピーダンスとなる。従って、トランジスタ６，１０のゲートはトランジスタ４のＶGS4により電圧駆動され、結果としてトランジスタ６，１０はトランジスタ４により定電流駆動されることになる。
【００２１】トランジスタ１と４とを流れる電流は等しいので、トランジスタ４，６，１０のサイズを同一とすれば、トランジスタ４，６，１０を流れる電流は全て等しく同一となる。更に、トランジスタ８→トランジスタ７→トランジスタ８の帰還ループの働きにより、トランジスタ６に流れる電流はトランジスタ７へそのまま流れる。トランジスタ１１も同様である。」
（公報第２ページ第１欄〜第３ページ第４欄）
　
(２)　「【００２９】図２は本発明の他の実施例の回路図であり、図１と同等部分は同一符号により示す。本例では、図１の回路において、トランジスタ８，９の各ゲートとトランジスタ７，トランジスタ１１の各ドレインとの間に、レベルシフト作用を有するトランジスタ１２，１３を付加したものである。トランジスタ１２，１３の各ゲートには端子６４より一定バイアスを供給しておき、飽和領域で動作させる様にしている。他の構成は図１のそれと同一となっている。この様に、レベルシフト用トランジスタ１２，１３を用いることにより、トランジスタ７，トランジスタ１１のドレイン電圧を上昇させて、回路の低電圧源動作を可能としている。
【００３０】更に詳しく述べると、トランジスタ７と１１のゲート端子には、制御する差動増幅回路の差動出力ＶOP，ＶONが直接入力されている。従って、同相帰還回路の許容入力範囲はトランジスタ７と１１が飽和領域で動作できる範囲で決まることになる。当然トランジスタ７と１１のドレイン電位が高いほど、許容入力範囲は大きくなる。逆に言えば、許容入力範囲が同じだとすれば、ドレイン電位が高いほど電源電圧が下げられることを意味する。
【００３１】図１と図２の回路のトランジスタ７と１１のドレイン電位を調べると、図１の回路ではＶDD−ＶGS8（ＶGS9）となり、図２の回路ではＶDD−ＶGS8（ＶGS9）＋ＶDsat12（ＶDsat13）で、更にＶDD−ＶDsat(10)に等しい。
【００３２】ここで、ＶDsat＝ＶGS−ＶTであり、飽和電圧と呼ばれ、ＶT（閾値）が０．４〜１Ｖに対し、ＶDsatは０．３Ｖ程度である。従って、図２の回路の方が、図１の回路よりＶGS8 （ＶGS9）−ＶDsat6（ＶDsat10）、即ち０．４〜１Ｖ程度、最低動作電圧が低いと言える。
【００３３】次に、図２の回路の最低動作電圧を求めてみる。簡単のために、全てのトランジスタのＶGSを１Ｖ，ＶDsatを０．５Ｖとする。定電流電源回路も当然、トランジスタ回路で構成されるので、電流源の端子間電圧の最小値はＶDsat，即ち０．５Ｖとなり、従って入力端子６１，６３に印加できる最小値はトランジスタ７（１１）のゲート・ソース間電圧と電流源５１（５２）の最低動作電圧ＶDsatの和で１．５Ｖとなる。
【００３４】従って、今、許容入力範囲が１ＶP-Pとすると、入力端子６１，６３の入力電位の最大値は２．５Ｖとなる。この時のトランジスタ７（１１）のドレイン・ソース間電圧をＶDsatとすると、トランジスタ７（１１）のドレイン電位は２Ｖ、トランジスタ６（１０）のドレイン・ソース間電圧もＶDsatとすれば、結局電源電圧の最低電圧は２．５Ｖとなる。一方、図１の回路では、同様の議論から３．０Ｖとなる。
【００３５】図３は本発明の別の実施例の回路図であり、差動増幅回路として図１のフォールデッド型のカスコード増幅回路の代わりに、一般の２段構成の差動増幅回路を用いたものである。図３において、図１と同等部分は同一符号により示す。
【００３６】即ち、差動対トランジスタ２０，２１のドレイン負荷となるＰチャンネルトランジスタ２６，２７のゲートへ同相帰還出力ＶCを印加するようにしている。この同相帰還出力ＶCを印加すべきトランジスタ素子が図１の例のＮチャンネルの代わりにＰチャンネルとなるものであるから、バイアス回路及び、同相検出回路の各トランジスタ素子も全て図１とは逆導型とする必要があり、よって図１の各符号に対して添字ａを付して示している。
【００３７】尚、図２の回路にも図３の一般の差動増幅回路を適用することができることは明らかである。」
（公報第４ページ第５〜６欄）
　
　なお，引用例には，次の明らかな誤記が認められる。
　
ａ)　上記【０００３】における「この差動対トランジスタ２０，２１による差動出力はカスコード接続されたゲート接地型の一対のトランジスタ２２，２５を介して出力端子６８，６９から導出されている（ＶOP，ＶON）。尚、トランジスタ２３，２４の各ゲートには
バイアス端子６７
トランジスタ４
６７
４
７５
２４
　
ｂ)　上記【０００４】における「ゲート接地型トランジスタ２２，２５を設けて
ワォールデッド型のカスコード増幅回路
ワォールデッド
　
　上記の引用例の記載及び図１，２，４の記載を技術常識に照らせば，次のことがいえる。
　
Ａ)　図１，２記載における「定電流源５５，５６，５７」は，それぞれ，図４記載における「トランジスタ２６，２７，２８」に対応するものであり，差動対トランジスタ(２０，２１)のドレインにはトランジスタ(２６，２７)よりなる定電流源が設けられている。
　このことから，引用例における図１及び図２に記載された差動増幅回路において，差動対を構成するＣＭＯＳトランジスタ(２０)とＣＭＯＳトランジスタ(２１)のうち，一方のＣＭＯＳトランジスタ（２０）については，ソース電極が定電流源(５６)に接続され，ドレイン電極が定電流源(５５)に接続され，そして，他方のＣＭＯＳトランジスタ(２１)については，ソース電極が定電流源(５６)に接続され，ドレイン電極が定電流源(５７)に接続されていることがいえる。
　また，上記ＣＭＯＳトランジスタ(２０，２１)のゲート入力(６５，６６)は，制御電極といえる。そして，ＣＭＯＳトランジスタにおいて，ゲート電極とソース電極との間に，閾値電圧が生じることは周知(本願明細書【００１７】，【００１８】にも記載されている。)である。
　
Ｂ)　引用例における図１及び図２に記載された差動増幅回路において，一対のＣＭＯＳトランジスタ(２２，２５)は，そのゲート電極が端子(６７)に接続され，また，そのソース電極がＣＭＯＳトランジスタ(２０，２１)のドレイン電極と接続されている。さらに，上記ＣＭＯＳトランジスタ(２２，２５)は，ゲート接地型であって，フォールデッド型のカスコード増幅回路を構成し，そして，差動対トランジスタ(２０，２１)による差動出力を出力端子(６８，６９)から，導出するものである。
　このことは，上記ＣＭＯＳトランジスタ(２２，２５)が，「その制御電極との間で閾値電圧を発生させるソース電極がＣＭＯＳトランジスタ(２０)又はＣＭＯＳトランジスタ(２１)のドレイン電極と接続され，前記ＣＭＯＳトランジスタ(２０)及びＣＭＯＳトランジスタ(２１)の入力電圧の差に応じた電流をドレイン電極電極に出力する」ことを意味する。
　
　以上から，引用例には，次の発明（以下「引用例記載発明」という。）が開示されているといえる。
　
　第１〜第３定電流源と，
　制御電極(６５)との間で閾値電圧を発生させる一方の側の電極が前記第１定電流源(５６)と接続され，他方の側の電極が前記第２定電流源(５５)と接続され，前記制御電極(６５)に第１入力電圧が印加される第１トランジスタ(２０)と，
　制御電極(６６)との間で閾値電圧を発生させる一方の側の電極が前記第１定電流源(５６)と接続され，他方の側の電極が前記第３定電流源(５７)と接続され，前記制御電極(６６)に第２入力電圧が印加される第２トランジスタ(２１)と，
　制御電極(６７)との間で閾値電圧を発生させる一方の側の電極が前記第１又は第２トランジスタ(２０，２１)の前記他方の側の電極と接続され、前記第１及び第２入力電圧の差に応じた電流を他方の側の電極に出力する第３トランジスタ(２２，２５)と，
　を備えたこと，
　を特徴とする差動増幅回路。
　
（上記において，括弧書きは，参考として，引用例における参照符号を附したものである。）
　
２．周知例
（１）周知例１
　本件出願の日の前に頒布された特開昭５３−４７７５４号公報(昭和５３年４月２８日公開。以下「周知例１」という。)には，図面とともに次の事項が記載されている。
　
「　第２図および第３図のものは、いずれも、カスコード用バイアス電圧を入力電圧に追従させることによつて、ＦＥＴ２，３のドレイン電圧を入力電圧に追従させるものであり、第２図の場合は、ＦＥＴ２，３の共通ソース電圧を、抵抗１８と定電流源１９でシフトし、トランジスタ５，６のベースに供給している。したがつて、ＦＥＴ２，３のドレイン（すなわちトランジスタ５，６のエミツタ）は入力電圧に追従し、ＦＥＴ２，３のドレイン・ソース間電圧は、電圧シフト回路１８，１９と、トランジスタ５．６のベース・エミツタ間電圧とにつて設定された一定電圧に保たれる。
また、第３図の場合は、カスコード用ＦＥＴ２０，２１のゲートを直接ＦＥＴ２，３の共通ソースに接続したもので、やはりＦＥＴ２，３のドレイン電圧、すなわちＦＥＴ２０，２１のソース電圧は入力電圧に追従し、ＦＥＴ２，３のドレイン・ソース間電圧は、ＦＥＴ２０，２１のゲート・ソース間電圧で決まる一定電圧に保たれる。
ＦＥＴ２，３のドレイン電圧を入力に追従させることによつて、ＦＥＴ２，３のドレイン・ゲート間容量による入力容量の増加を無くすることができるため、周波数特性がさらに改善されるとともに、低域雑音低減のため、ＦＥＴ２，３のドレイン・ソース間電圧を低く設定した場合にも、許容入力の減少や歪の増加が無くなるという効果がある。
（公報第２ページ左下欄〜同ページ右下欄）
　
（２）周知例２
　原査定の理由に引用された特開昭６１−４３０９号公報(昭和６１年１月１０日公開。以下「周知例」という。)には，図面とともに次の事項が記載されている。
　
ア　「３．［発明の詳細な説明］
（技術分野）
　本発明は、差動増幅回路に関し、更に詳細には、接合形電界効果トランジスタ（ＪＦＥＴ）を差勤倹出素子として使用する差動増幅回路に関する。」
（公報第２ページ右上欄）
　
イ　「　
ＪＦＥＴが高出力インピーダンスを示す飽和領域で動作することは通常望ましいことである。ゲート・ドレーン電圧がピンチオフ電圧（Ｖｐ）を超えるとき飽和となる。このモードでは、ＪＦＥＴのチヤンネル領域がピンチオフとなつて、流れ続けるドレーン電流はゲート・ドレーン電圧の変化と実質上無関係となる
（公報第２ページ左下欄〜同ページ右下欄）
　
ウ　「（実施例の説明）
　本発明を以下実施例に従って詳細に説明する。
　
本発明の基本形が第１図に示される。１対の接合形ＪＦＥＴ　Ｊ１及びＪ２が差動増幅段として接続され、それらのソースは一緒に結合され、ゲートは夫々のバイアス電圧を受ける
　
付加的ＪＦＥＴの対Ｊ３及びＪ４は夫々Ｊ１及びＪ２とカスコード接続（即ち直列縦続）され、Ｊ３とＪ４のソースは夫々Ｊ１とＪ２のドレーンに接続される。Ｊ３及びＪ４のゲートはＪ１及びＪ２の共通ソース接続に接続され、それによってＪ３及びＪ４のゲートをＪ１及びＪ２のソースと同じ電圧レベルに保持する
　Ｊ３及びＪ４のドレーンは、夫々、能動負荷回路２に出力電流Ｉ０１及びＩ０２を伝送する。能動負荷回路は、本願と発明者が同一であり、昭和５９年９月２１日に出願された特願昭５９−１９８３９７号（特公平３−６９４４１号）の「ＪＦＥＴ能動負荷入力段」に示される型式のものでもよく、また、能動回路素子を使用する他の負荷回路でもよい。
　回路パラメータを調節してトランジスタの不整合の影響を消去することはできるけれども、Ｊ１，Ｊ２，Ｊ３及びＪ４は望ましくは相互に整合される。トランジスタが整合することによつて、各種トランジスタの０．５ＩＤＳＳに等しい電流を供給するようにＩ１が選定される。ＩＤＳＳは、ＪＦＥＴのゲートとソースが一緒に接続されているとき流れるドレーン電流として定義づけされ、ＪＦＥＴの特性を示すのに使用される共通のパラメータである。差動増幅器のＪＦＥＴは、通常、供給される電流をほぼ等しく分割するので、ＪＦＥＴ　Ｊ１乃至ＪＦＥＴ　Ｊ４は各々０．２５ＩＤＳＳにほぼ等しいソース及びドレーン電流を流す。既知のＪＦＥＴ特性によれば、この電流レベルにおいて、各ＪＦＥＴのゲート・ソース電圧はほぼ０．５Ｖｐに等しくなる。こうして、Ｊ１及びＪ３のソース電圧は夫々のゲート電圧を約０．５Ｖｐだけ超えることになる。
Ｊ１のソースはＪ３のゲートと同じ電圧レベルに保持され、そしてＪ１のドレーンはＪ３のソースと同一電圧レベルに保持されるので、Ｊ１のゲート・ドレーン電圧はほぼ０．５Ｖｐ＋０．５Ｖｐ、即ちほぼＶｐに保持されることになる。同様に、Ｊ２のゲート・ドレーン電圧もほぼＶｐに保持される
　
ＶｐはＪ１及びＪ２を所望の飽和状態に維持するのに必要な最小のゲート・ドレーン電圧であるので、Ｊ１及びＪ２は飽和状態に維持される
（公報第３ページ右上欄〜第４ページ左上欄）
　
　以上の記載を技術常識に照らせば，上記周知例１，２は，次の技術(以下「周知技術」という。)を開示しているといえる。
　
「　差動増幅回路において，
　一対のＦＥＴ（周知例１では「ＦＥＴ２，３」の対，周知例２では「Ｊ１，Ｊ２」の対。以下，同様。）は，差動増幅段として接続され，該一対のＦＥＴを構成するＦＥＴそれぞれには，付加的ＦＥＴ対（「ＦＥＴ２０，２１」，「Ｊ３，Ｊ４」）が，カスコード接続され，
　前記一対のＦＥＴを構成するＦＥＴそれぞれのドレインには，それぞれに前記付加的ＦＥＴ対を構成するＦＥＴそれぞれのソースが接続され，さらに，前記一対のＦＥＴの共通ソース接続には，前記付加的ＦＥＴ対のゲートが接続されることによって，
　前記一対のＦＥＴを構成するＦＥＴのドレイン・ソース電圧を，付加的ＦＥＴ対を構成するＦＥＴのゲート・ソース間電圧と同一電圧レベルに保持する」技術。
　
　
第３　当審の判断
　
１．対比
　本願発明と引用例記載発明を比較すると次の点で一致し，相違する。
　
［一致点］
　第１〜第３定電流源と，
　制御電極との間で閾値電圧を発生させる一方の側の電極が前記第１定電流源と接続され，他方の側の電極が前記第２定電流源と接続され，前記制御電極に第１入力電圧が印加される第１トランジスタと，
　制御電極との間で閾値電圧を発生させる一方の側の電極が前記第１定電流源と接続され，他方の側の電極が前記第３定電流源と接続され，前記制御電極に第２入力電圧が印加される第２トランジスタと，
　制御電極との間で閾値電圧を発生させる一方の側の電極が前記第１又は第２トランジスタの前記他方の側の電極と接続され，前記第１及び第２入力電圧の差に応じた電流を他方の側の電極に出力する第３トランジスタと，
　を備えること，
　を特徴とする差動増幅回路。
　
［相違点］
　本願発明における「第３トランジスタの制御電極」は，「第１及び第２のトランジスタの一方の側の電極」と接続されてなるのに対して，引用例記載発明における「第３のトランジスタの制御電極」は，「第１及び第２のトランジスタの一方の側の電極」と接続されてなるとは限らない点。
　
２．検討
　本願発明は，フォールデッド型のカスコード差動増幅回路の差動増幅段として一段目を構成する第１トランジスタ及び第２トランジスタのそれぞれの「他方の電極」(本願発明の実施例においては，Ｍ１及びＭ２の「ドレイン」)の電圧が，本願の明細書【０００６】や，図６に記載される従来例のように，フォールデッド型のカスコード差動増幅回路の二段目を構成する第３トランジスタを，そのゲート電圧に印加されるバイス電圧(ＶBIAS)で定まる一定の電圧となるように制御するものではなく，前記第３のトランジスタのゲート電圧を，前記「第１トランジスタ及び第２トランジスタ」の「一方の電極」(本願発明の実施例においては，ＦＥＴ　Ｍ１及びＭ２のソース)の電圧に連動するようにして，前記第３トランジスタを制御するようにしたものであると見ることもできる。
　ところで，カスコード差動増幅回路においては，(ａ)一段目を構成するトランジスタのドレイン電圧が一定の電圧になるように制御することもあれば，(ｂ)一段目を構成するトランジスタのソース電圧に連動して変わるようにして，該トランジスタのドレイン−ソース電圧が一定となるように制御することも，共に，従来から用いられてきたものである。
　ここに，後者である，１段目を構成するトランジスタのドレイン電圧が該一段目を構成するトランジスタのソース電圧に連動して変わるように制御することにより，該一段目を構成するトランジスタのドレイン−ソース電圧が一定となるようにしているカスコード差動増幅回路は，周知(例えば，周知例１，２参照。)であって，そのようにカスコード差動増幅回路の二段目のトランジスタを制御することは，ごく普通に行われていたことでもある。そして，カスコード差動増幅回路をフォールテッド型のカスコード差動増幅回路に置き換えたとしても，周知技術と同じ技術思想をこれに適用しようとすることは，当業者がごく自然に想到しうることである。
　それゆえ，引用例記載発明において，フォールテッド型のカスコード差動増幅回路の二段目のトランジスタである「第３トランジスタ」の「制御電極」を「第１及び第２のトランジスタの一方の側の電極」に接続し，本願発明のように構成することは，当業者が容易になし得たものといわざるを得ない。
　
　また，本願発明における「入力電圧によらず安定した差動増幅を可能とする」効果については、上記周知例１，２等が示す周知技術が供する効果にすぎず、本願発明のように構成したことにより，新たにもたらされた効果であるということはできないものである。
　
３．まとめ　
　以上のとおりであるから，本願発明は，引用例記載発明及び周知技術に基づいて，当業者が容易に発明をすることができたものである。
　
　
第４　むすび
　
　以上のとおり，本願発明は，特許法第２９条第２項に規定に該当し，特許を受けることができないものである。
　したがって，他の請求項について論及するまでもなく本願は，拒絶すべきものである。
　よって，結論のとおり審決する。