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　特願２００６−２９８３４０「空乏ストップ層を有するトレンチ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）」拒絶査定不服審判事件〔平成１９年　５月２４日出願公開、特開２００７−１２９２３１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１８年１１月２日（パリ条約による優先権主張２００５年１１月２日、米国）の出願であって、平成２３年７月１９日付けの拒絶理由通知に対して、平成２４年１月２６日に手続補正書及び意見書が提出されたが、同年２月９日付けで拒絶査定がなされ、それに対して、同年６月１２日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後当審において、同年８月２２日付けで審尋がなされ、同年１２月２８日に回答書が提出されたものである。
　
２．補正の却下の決定
【補正の却下の決定の結論】
　平成２４年６月１２日になされた手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２４年６月１２日になされた手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし５を、補正後の特許請求の範囲の請求項１ないし５に補正するものであって、補正前後の請求項は以下のとおりである。
　
（補正前）
　「【請求項１】
　約１００ミクロン未満の厚さを有するフロートゾーンシリコンのＮタイプのウェーハと、
　前記Ｎタイプのウェーハの頂部表面に形成されたＭＯＳゲートを有する接合部パターンおよび金属部と、
　前記Ｎタイプのウェーハの底部表面に隣接して形成された空乏ストップＮ＋バッファゾーンと、
　前記Ｎ＋バッファゾーンに形成され、前記Ｎタイプのウェーハの底部まで延びるＰタイプの弱アノードと、
　前記弱アノードに接続され、それを横断する裏側のメタル接点と、
を備えるトレンチタイプのＩＧＢＴ。
　　【請求項２】
　頂部表面および底部表面を有し、約１００ミクロン未満の厚さを有する、フロートゾーンシリコンのＮタイプのウェーハと、
　前記Ｎタイプのウェーハの頂部表面に形成されたＭＯＳゲートが設けられた接合部パターンと、
　前記Ｎタイプのウェーハの頂部表面に設けられた少なくとも１つの金属層と、
　頂部表面および底部表面を有し、前記Ｎタイプのウェーハの底部表面に隣接するように設けられた空乏ストップＮ＋バッファゾーンと、
　前記Ｎ＋バッファゾーンの底部表面に隣接するように配置されたＰタイプの弱アノードと、
　前記Ｐタイプの弱アノードに接続された裏側の金属接点と、
を備える、トレンチタイプのＩＧＢＴデバイス。
　　【請求項３】
　前記裏側の金属接点は、アルミ層と、前記アルミ層に隣接するように配置されたチタン層と、前記チタン層に隣接するように配置されたニッケル−バナジウム層と、前記ニッケル−バナジウム層に隣接するように配置されたシルバー層とを含む、請求項２記載のＩＧＢＴデバイス。
　　【請求項４】
　前記Ｎ＋バッファゾーンは、打ち込まれた水素を含む、請求項１記載のＩＧＢＴデバイス。
　　【請求項５】
　前記Ｎ＋バッファゾーンは、打ち込まれた水素を含む、請求項２記載のＩＧＢＴデバイス。」
　
（補正後）
　「【請求項１】
　約１００ミクロン未満の厚さを有するフロートゾーンシリコンのＮタイプのウェーハと、
　前記Ｎタイプのウェーハの頂部表面に形成されたＭＯＳゲートを有する接合部パターンおよび金属部であって、前記接合部パターンは横方向に延在する接点領域を有するエミッタ領域を含む、ＭＯＳゲートを有する接合部パターンおよび金属部と、
　前記Ｎタイプのウェーハの底部表面に隣接して形成された空乏ストップＮ＋バッファゾーンと、
　前記Ｎ＋バッファゾーンに形成され、前記Ｎタイプのウェーハの底部まで延びるＰタイプの弱アノードと、
　前記弱アノードに接続され、それを横断する裏側のメタル接点と、
を備えるトレンチタイプのＩＧＢＴ。
　　【請求項２】
　頂部表面および底部表面を有し、約１００ミクロン未満の厚さを有する、フロートゾーンシリコンのＮタイプのウェーハと、
　前記Ｎタイプのウェーハの頂部表面に形成されたＭＯＳゲートが設けられた接合部パターンであって、前記接合部パターンは横方向に延在する接点領域を有するエミッタ領域を含む、ＭＯＳゲートが設けられた接合部パターンと、
　前記Ｎタイプのウェーハの頂部表面に設けられた少なくとも１つの金属層と、
　頂部表面および底部表面を有し、前記Ｎタイプのウェーハの底部表面に隣接するように設けられた空乏ストップＮ＋バッファゾーンと、
　前記Ｎ＋バッファゾーンの底部表面に隣接するように配置されたＰタイプの弱アノードと、
　前記Ｐタイプの弱アノードに接続された裏側の金属接点と、
を備える、トレンチタイプのＩＧＢＴデバイス。
　　【請求項３】
　前記裏側の金属接点は、アルミ層と、前記アルミ層に隣接するように配置されたチタン層と、前記チタン層に隣接するように配置されたニッケル−バナジウム層と、前記ニッケル−バナジウム層に隣接するように配置されたシルバー層とを含む、請求項２記載のＩＧＢＴデバイス。
　　【請求項４】
　前記Ｎ＋バッファゾーンは、打ち込まれた水素を含む、請求項１記載のＩＧＢＴデバイス。
　　【請求項５】
　前記Ｎ＋バッファゾーンは、打ち込まれた水素を含む、請求項２記載のＩＧＢＴデバイス。」
　
（２）新規事項追加の有無及び補正の目的の適否についての検討
　本件補正は、補正前の請求項１及び２に係る発明の発明特定事項である「接合部パターン」について、「横方向に延在する接点領域を有するエミッタ領域を含む」と限定的に減縮する事項を付加する補正であり、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そして、「横方向に延在する接点領域を有するエミッタ領域を含む」という事項は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の【００３９】段落の記載に基づくものであって、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）に規定された新規事項の追加禁止の要件を満たしている。
　
（３）独立特許要件について
（３−１）はじめに
　上記（２）において検討したとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものであるから、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項（以下「特許法第１７条の２第５項」という。）において準用する同法第１２６条第５項の規定に適合するか否かについて、検討する。
　
（３−２）補正後の請求項２に係る発明
　本件補正による補正後の請求項１ないし５に係る発明は、平成２４年６月１２日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし５に記載されている事項により特定されるとおりのものであって、そのうちの補正後の請求項２に係る発明（以下「補正後の発明」という。）は、その特許請求の範囲の請求項２に記載されている事項により特定される上記２．（１）の補正後の請求項２として記載したとおりのものである。
　
（３−３）引用刊行物に記載された発明
（３−３−１）原査定の拒絶の理由に引用され、本願の優先権主張の日前である平成１５年１１月５日に日本国内において頒布された刊行物である特表２００３−５３３０４７号公報（以下「引用刊行物」という。）には、図１ないし５とともに、以下の事項が記載されている。なお、下線は、当合議体において付加したものである（以下同様。）。
　
「　　【０００２】
　　（発明の分野）
　
本発明は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）に関し、より詳細には、フロートゾーン（ノンエピタキシャル）シリコン内のパンチスルー型ＩＧＢＴの新しい構造及びその製造プロセスに関する。
「　　【００２１】
　　（図面の詳細な説明）
　最初に図１には、同時に形成された複数の同じダイを含むウェハ内に形成されたＩＧＢＴダイの小部分が示されている。本明細書においては、用語ダイ及びウェハは、しばしば入れ代わって使用される。デバイス及びその製造方法は良く知られており、米国特許第５，６６１，３１４号明細書及び第５，７９５，７９３号明細書に、典型的なデバイスおよび製造方法が記載されている。一般に、デバイスは以下のような単結晶シリコンウェハ１０内に形成される。すなわち、
単結晶シリコンウェハ１０は、従来のフロートゾーン材料のＰ
+
本体１１を有し、Ｐ
+
本体１１上には、Ｎ
+
エピタキシャル堆積層１２が設けられ、さらにＮ
-
エピタキシャル堆積層１３（接合が形成される）が設けられている。従来のＤＭＯＳ接合パターンが、エピタキシャル層１３の最上面に形成されている。このＤＭＯＳ接合パターンは、間隔を置いて配置された複数のＰ型ベースまたはチャネル領域１４からなり、各領域１４には環状のソース１５が含まれている。
　　　【００２２】
　
次に導電性ポリシリコンゲート格子１６が、従来のゲート酸化物とソース領域１４の外側の間の反転可能なチャネル領域との上を覆っている。次にエミッタ電極１７が、ウェハ１０の最上面に形成され、ゲート格子１６から絶縁されているが、ベース及びソース領域１４及び１５と接触している。コレクタ電極１８が領域１１の底部と接触している。
　　　【００２３】
　前述したように、Ｎ+バッファ層１２の厚さ及び濃度は、デバイスの所望するスイッチング及びブレークダウン特性を得るためのものである。Ｎ+バッファ１２によって、バイポーラトランジスタ１１／１２／１３の注入効率が制御される。Ｐ+基板１１を有するウェハの厚さによって、ウェハ破損の危険を伴わずに製造することができる。しかし、エピタキシャルウェハ１０は高価である。
　　　【００２４】
　
エピタキシャル堆積層を有するウェハの高コストを避けるために、図１のＤＭＯＳパターンを、図２に示すように安価なフロートゾーン材料の表面に形成できることが知られている。図２のデバイスにおいて、ＤＭＯＳ最上部パターン、ならびに最上部の金属及びパッシベーションを、破損することなく処理できる比較的厚いＮ
-
フロートゾーン（ＦＺ）ウェハ２０に形成する。次に底面を研磨しエッチングして、本体厚さ２７を、所望のブレークダウン電圧に依存する値まで小さくする。次に希薄なＰ
-
コレクタ領域２１を形成して、コレクタ電極１８で覆う。コレクタ電極１８は、アルミニウム層２３が、順に、チタン層２４、ニッケル−バナジウム層２５、及び銀層２６で覆われたものからなる。その他の金属も使用できる。ウェハ２０の本体２７はＮ
-
フロートゾーンシリコンであり、本体２７の最上面に図１のＤＭＯＳ接合パターンが設けられている。
　　　【００２５】
　希薄なＰ-アノード２１は、注入しても良いし、アモルファスシリコン層であっても良い。このようなデバイスは、以下の同時係属中の出願に記載されている。IR-1462(IGBT WITH AMORPHOUS SILICON TRANSPARENT COLLECTOR-Richard Francis)、米国特許出願第09/566,219号、2000年5月5日に出願;IR-1673(DIODE WITH WEAK ANODE-Richard Francis, Chiu NgおよびFabrizio Rue Redda)、米国特許出願第09/565,148号、2000年5月5日に出願;IR-1706(ANNEAL-FREE PROCESS FOR FORMING WEAK COLLECTOR-Richard FrancisおよびChiu Ng)、米国特許出願第09/565,928号、200年5月5日に出願;およびIR-1707(PROCESS FOR FORMING SPACED ACTIVATED WEAK COLLECTORS ON THIN IGBT SEMICONDUCTOR WAFERS-Richard FrancisおよびChiu Ng)、米国特許出願第09/565,973号、2000年5月5日に出願。
　　　【００２６】
　図２のデバイスは、ノンパンチスルーモードのオペレーションで動作する。すなわちシリコンを横断する電界は、ウェハまたはダイの底部に到達する前に、ゼロに達する。図３に、図２のデバイスに対する濃度プロファイルを示す。順バイアス下においてウェハを横断する電界が、このパターンに重ねられている。ベース拡散１４のＰ型濃度は、Ｎ-本体２７（典型的に６００Ｖデバイスの場合に２５Ωｃｍ）との接合部で低減し、またＰ-の希薄なアノードは非常に狭く、例えば、０．１−０．５μｍである。本体２７の厚さは、ブレークダウン電圧に大きく依存する。すなわち
本体２７は、６００Ｖデバイスの場合に約８０μｍであり、１７００Ｖブレークダウンに対して約２５０μｍである。
　　　【００２７】
　
図２及び図３に示したデバイスは、図４に示すようにバッファゾーンＮ
+
注入３０を加えることによって、パンチスルーデバイス（図１のデバイスと同様な）として機能するように作製することができる。図４のコンポーネントは、図３のものと同様であり、同じ識別数字を有する。
　
（３−３−２）
　図４からは、Ｎ-フロートゾーン（ＦＺ）ウェハ２０の底部に隣接して配置されたバッファゾーンＮ+注入３０と、該バッファゾーンＮ+注入３０の底部に隣接して配置された希薄なＰ-コレクタ領域２１と、該希薄なＰ-コレクタ領域２１を覆うコレクタ電極１８からなる構造が見て取れる。
　
（３−３−３）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「シリコンからなるＮ-フロートゾーン（ＦＺ）ウェハ２０と、
　前記シリコンからなるＮ-フロートゾーン（ＦＺ）ウェハ２０に間隔を置いて配置された複数のＰ型ベース領域１４と、前記複数のＰ型ベース領域１４に含まれた環状のソース領域１５と、
　ゲート酸化物と前記環状のソース領域１５の外側の間の反転可能なチャネル領域との上を覆う導電性ポリシリコンゲート格子１６と、
　前記シリコンからなるＮ-フロートゾーン（ＦＺ）ウェハ２０の最上面に形成され、前記導電性ポリシリコンゲート格子１６から絶縁され、前記複数のＰ型ベース領域１４及び環状のソース領域１５と接触するエミッタ電極１７と、
　前記シリコンからなるＮ-フロートゾーン（ＦＺ）ウェハ２０の底部に隣接して配置されたバッファゾーンＮ+注入３０と、
　前記バッファゾーンＮ+注入３０の底部に隣接して配置された希薄なＰ-コレクタ領域２１と、
  前記希薄なＰ-コレクタ領域２１を覆うコレクタ電極１８と、
　を備えるＩＧＢＴ。」
　
（３−４）対比・判断
（３−４−１）刊行物発明の「シリコンからなるＮ-フロートゾーン（ＦＺ）ウェハ２０」は、補正後の発明の「フロートゾーンシリコンのＮタイプのウェーハ」に相当する。そして、刊行物発明の「シリコンからなるＮ-フロートゾーン（ＦＺ）ウェハ２０」が、頂部表面と底部表面を有していることは明らかである。
　
（３−４−２）刊行物発明の「環状のソース領域１５」及び「ゲート酸化物と前記環状のソース領域１５の外側の間の反転可能なチャネル領域との上を覆う導電性ポリシリコンゲート格子１６」は、各々補正後の発明の「エミッタ領域」及び「ＭＯＳゲート」に相当する。そして、刊行物発明の「前記シリコンからなるＮ-フロートゾーン（ＦＺ）ウェハ２０に間隔を置いて配置された複数のＰ型ベース領域１４と、前記複数のＰ型ベース領域１４に含まれた環状のソース領域１５と、ゲート酸化物と前記環状のソース領域１５の外側の間の反転可能なチャネル領域との上を覆う導電性ポリシリコンゲート格子１６」からなる構成部分と、補正後の発明の「前記Ｎタイプのウェーハの頂部表面に形成されたＭＯＳゲートが設けられた接合部パターンであって、前記接合部パターンは横方向に延在する接点領域を有するエミッタ領域を含む、ＭＯＳゲートが設けられた接合部パターン」は、「前記Ｎタイプのウェーハの頂部表面に形成されたＭＯＳゲートが設けられた接合部パターンであって、前記接合部パターンは」「エミッタ領域を含む、ＭＯＳゲートが設けられた接合部パターン」という点で、共通する。
　
（３−４−３）刊行物発明の「前記シリコンからなるＮ-フロートゾーン（ＦＺ）ウェハ２０の最上面に形成され、前記導電性ポリシリコンゲート格子１６から絶縁され、前記複数のＰ型ベース領域１４及び環状のソース領域１５と接触するエミッタ電極１７」は、補正後の発明の「前記Ｎタイプのウェーハの頂部表面に設けられた少なくとも１つの金属層」に相当する。
　
（３−４−４）刊行物発明の「前記シリコンからなるＮ-フロートゾーン（ＦＺ）ウェハ２０の底部に隣接して配置されたバッファゾーンＮ+注入３０」は、補正後の発明の「頂部表面および底部表面を有し、前記Ｎタイプのウェーハの底部表面に隣接するように設けられた空乏ストップＮ＋バッファゾーン」に相当する。
　
（３−４−５）刊行物発明の「前記バッファゾーンＮ+注入３０の底部に隣接して配置された希薄なＰ-コレクタ領域２１」は、補正後の発明の「前記Ｎ＋バッファゾーンの底部表面に隣接するように配置されたＰタイプの弱アノード」に相当する。
　
（３−４−６）刊行物発明の「前記希薄なＰ-コレクタ領域２１を覆うコレクタ電極１８」は、補正後の発明の「前記Ｐタイプの弱アノードに接続された裏側の金属接点」に相当する。
　
（３−４−７）刊行物発明の「ＩＧＢＴ」と、補正後の発明の「トレンチタイプのＩＧＢＴデバイス」は、「ＩＧＢＴデバイス」という点で、共通する。
　
（３−４−８）そうすると、補正後の発明と刊行物発明とは、
「頂部表面および底部表面を有する、フロートゾーンシリコンのＮタイプのウェーハと、
　前記Ｎタイプのウェーハの頂部表面に形成されたＭＯＳゲートが設けられた接合部パターンであって、前記接合部パターンはエミッタ領域を含む、ＭＯＳゲートが設けられた接合部パターンと、
　前記Ｎタイプのウェーハの頂部表面に設けられた少なくとも１つの金属層と、
　頂部表面および底部表面を有し、前記Ｎタイプのウェーハの底部表面に隣接するように設けられた空乏ストップＮ＋バッファゾーンと、
　前記Ｎ＋バッファゾーンの底部表面に隣接するように配置されたＰタイプの弱アノードと、
　前記Ｐタイプの弱アノードに接続された裏側の金属接点と、
を備える、トレンチタイプのＩＧＢＴデバイス。」
である点で一致し、次の３点で相違する。
　
（相違点１）補正後の発明では、「フロートゾーンシリコンのＮタイプのウェーハ」が、「約１００ミクロン未満の厚さを有する」のに対し、刊行物発明では、「シリコンからなるＮ-フロートゾーン（ＦＺ）ウェハ２０」の厚さについて、特定がなされていない点。
　
（相違点２）補正後の発明では、「エミッタ領域」が「横方向に延在する接点領域を有する」のに対して、刊行物発明の「環状のソース領域１５」について、そのような特定がなされていない点。
　
（相違点３）補正後の発明の「ＩＧＢＴデバイス」は、「トレンチタイプ」であるのに対し、刊行物発明の「ＩＧＢＴ」は、「トレンチタイプ」ではない点。
　
（３−５）判断
（３−５−１）相違点１について
　引用刊行物の【００２６】段落に、刊行物発明の基となる図２に記載されたデバイスについて、「本体２７」の厚さが、６００Ｖデバイスの場合に「約８０μｍ」であることが記載され、「Ｐ−の希薄なアノード（希薄なＰ−コレクタ領域２１）」の厚さが、「０．１−０．５μｍ」であることが記載されていることから、刊行物発明において、「シリコンからなるＮ-フロートゾーン（ＦＺ）ウェハ２０」の厚さを１００ミクロン未満とすること自体に格別の困難性がないことが明らかである。
　そして、本願明細書の段落【００１４】には、従来技術として、「６００Ｖの電圧のデバイスに対しては、ウェーハを６０〜７０μｍに薄くし、１２００Ｖのデバイスに対しては、１００〜１４０μｍまで薄くする。」と記載され、また、段落【００２７】には、「本体２７の厚さは、ブレークダウン電圧に大きく依存する。従って、本体２７は、６００Ｖのデバイスに対しては約８０ミクロンであり、１７００Ｖのブレークダウンに対しては約２５０ミクロンとなる。」と記載されているように、「フロートゾーンシリコンのＮタイプのウェーハ」の厚さをどのような値にするかは、デバイスに要求される耐圧に応じて、当業者が適宜設定し得た設計的事項にすぎず、その厚さを「約１００ミクロン未満」とした点に、臨界的意義があるとは認められない。
　そうすると、刊行物発明において、「シリコンからなるＮ-フロートゾーン（ＦＺ）ウェハ２０」の厚さを、約１００ミクロン未満にすることにより、補正後の発明のように、「約１００ミクロン未満の厚さを有する、フロートゾーンシリコンのＮタイプのウェーハ」という構成にすることは、当業者が必要に応じて、適宜なし得たことである。
　よって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（３−５−２）相違点２及び３について
　トレンチゲート構造を有するＩＧＢＴは、以下の周知例１ないし４に記載されているように、従来から周知であり、トレンチゲート構造を有するＩＧＢＴにおいて、エミッタ領域が横方向に延在する接点領域を有するようにすることも、以下の周知例３、４に記載されているように、従来から周知の技術である。そして、トレンチゲート構造を有するＩＧＢＴが、プレーナゲート構造を有するＩＧＢＴに比べて、順方向電圧降下が小さく、その結果としてオン抵抗を低減することができることは、当業者にとって技術常識である。
　
（ア）周知例１
　特開２００２−３１４０８３号公報には、図１及び１７とともに、以下の事項が記載されている。
「【００１６】
【発明の実施の形態】以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１は、本発明にかかる半導体装置の一例を示す縦断面図である。
この半導体装置はプレーナーゲート構造のＩＧＢＴであり、たとえば単結晶ＳｉのＦＺウエハよりなるｎ型半導体基板１をベース層２とする。
【００１７】チャネル拡散領域３内にはｎ型のエミッタ拡散領域４が形成されている。エミッタ拡散領域４の一部の上にはゲート絶縁膜６を介してゲート電極７が形成されている。エミッタ電極５はチャネル拡散領域３およびエミッタ拡散領域４に電気的に接続するとともに、絶縁膜８によりゲート電極７から絶縁されている。ベース層２の裏面側にはｎ型の不純物拡散層よりなるフィールドストップ層２４が浅く形成されている。また、ベース層２の裏面側には、フィールドストップ層２４よりも浅いｐ型のコレクタ層９が形成されている。コレクタ電極１０はコレクタ層９の表面に形成されている。」
「【００４９】
図１７に示す構成のＩＧＢＴは、図１に示す構成のＩＧＢＴがプレーナーゲート構造であるのに対して、トレンチゲート構造である点が異なるだけである。
　
（イ）周知例２
　特開２００２−２４６５９６号公報には、図１ないし６とともに、以下の事項が記載されている。
「【００１９】
【発明の実施の形態】（実施の形態１）
図１は、本発明の一実施の形態の半導体装置であるトレンチゲート構造の縦型パワーＭＩＳＦＥＴを示す平面図であり、図２は、このパワーＭＩＳＦＥＴを示す等価回路図である。
【００２０】本実施の形態のＭＩＳＦＥＴは、例えば単結晶珪素からなるｎ＋型半導体基体１に、例えばエピタキシャル成長によってエピタキシャル層２を形成した半導体基板に形成される。このＭＩＳＦＥＴは、半導体基板の外周に沿って矩形環状に設けられたプレート状のフィールド絶縁膜３（図３中にても二重斜線を付す）によって囲まれた領域内に形成され、角部内側に矩形部分を有している。　
【００２１】前記領域内には、平面形状が長方形状となっているトレンチゲート構造のセルを規則的に複数配置し、各ゲートを平面的に格子状に配置して各セルを並列接続したメッシュゲート構造で構成される。　
【００２２】各セルでは、半導体基体１上に形成されたｎ−型の第１半導体層２ａがドレイン領域となり、第１半導体層２ａ上に形成されたｐ型の第２半導体層２ｂがチャネルの形成されるベース領域となり、第２半導体層２ｂ上に形成されたｎ＋型の第３半導体層２ｃがソース領域となる縦型ＦＥＴとなっている。　
【００２３】ゲート導体層４は、半導体基板主面からドレイン領域となるｎ−型第１半導体層２ａに達する溝にゲート絶縁膜５を介して形成される。ゲート導体層４としては、例えば不純物が導入された多結晶珪素を用い、ゲート絶縁膜５としては、例えば、２７ｎｍ程度の熱酸化膜と、５０ｎｍ程度の堆積膜とを順次形成した多層膜で構成されている。セルの形状を長方形とし、各半導体層２ａ，２ｂ，２ｃの側面が（１００）面またはそれに等価な面でストライプ状或いはメッシュ状に形成することによって、ゲート導体層４の電界により前記（１００）面またはそれに等価な面に沿ってキャリア移動が行われるのでモビリティが向上する。」
「【００５０】以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば本発明は、パワーＭＩＳＦＥＴ以外にも、ＩＧＢＴ（Integrated Gate Bipolar Transistor）等にも適用が可能である。
　
（ウ）周知例３
　米国特許出願公開第２００３／０２０１４５４号明細書には、FIG.1とともに、以下の事項が記載されている。なお、翻訳文は、当審において作成した（以下、同じ。）。
「[0001] 
This invention relates to Insulated Gate Bipolar Transistors (IGBTs) and more specifically relates to an IGBT employing a trench topology. 
（翻訳文）
「[0001]　
この発明は絶縁ゲートバイポーラートランジスター(IGBT)に関し、特に、トレンチトポロジーを使用するIGBTに関する。
　
「[0022] The novel structure of FIG. 1 is formed in a common starting wafer 25 of float zone material. However, epitaxial wafers can also be used. The wafer 25 has an N- body which receives adjacent deep trenches 31 and 32 which are lined with thin (for example 1000 Å) silicon dioxide gate insulation layers 33, 34 respectively and are filled with conductive polysilicon gates  35 and 36 respectively which are interconnected (not shown) and have an external gate terminal G, schematically shown. Trenches 31 and 32 may be about 1.5 microns wide, spaced by about 5 to 10 microns and may have a depth of 4 to 9 microns, and preferably about 6.5 microns.  These extend through a P- base diffusion 37 which, at the trench region, is about 5 microns deep (as measured from the top surface of the silicon) for an 8 micron deep trench. 
[0023] Trenches 31 and 32 extend through N+ emitter regions 40 and 41 respectively which are very deep), (2 microns to 4 microns) and have a very short lateral extension, for example (1.5 microns to 3 microns). 
Note that emitter regions 40 and 41 which have shallow shelf contact regions 42 and 43 respectively, which have a lateral extension of about 0.2 microns to 0.5 microns. 
[0024] The critical dimensions of the novel emitter shape are shown in  FIG.1A, and are: 
[0025] W=0.2 to 0.5 microns 
[0026] X=2 to 4 microns 
[0027] Y=1.5 to 3 microns 
[0028] Z=0.3 to 1.0 microns 
[0029] A P+ contact region 50 extends into P- base 37 and between emitter regions 40 and 41. The polysilicon gates 35 and 36 are covered by a suitable insulation oxide 51 and the top surface of the device receives an aluminum or other suitable emitter contact 52. The backside of the device contains a P+ diffusion 54 which receives collector contact 53. 」
（翻訳文）
「［0022］図1の新しい構造は、フロート・ゾーン材料である共通の出発ウェーハ25に形成される。しかしながら、エピタキシャルウェーハを使用することもできる。ウェーハ25は隣接した深い溝31及び32を有するN−ボディを有し、該溝31及び32は、薄い(例えば1000Å)二酸化ケイ素ゲート絶縁層33および34でそれぞれ覆われ、導電性ポリシリコンゲート35及び36でそれぞれ満たされる。該導電性ポリシリコンゲート35及び36は相互に連結され（図示せず）、概略的に示される外部ゲートターミナルＧを有する。溝31および32は約5−10ミクロンによって一定間隔で配置されて、幅約1.5ミクロンでよく、また、4−9ミクロンの深さ、好ましくは約6.5ミクロンの深さでよい。これらは、P−ベース拡散37を貫通して伸び、該P−ベース拡散37は、トレンチ領域において、8ミクロンの深さのトレンチに対して、(シリコンの上表面から測定して)約5ミクロンの深さである。
［0023］溝31及び32は、極めて深い（2ミクロン〜4ミクロン）Ｎ＋エミッタ領域40及び41を貫通して伸び、極めて短い横方向の幅（例えば、1.5ミクロンから3ミクロン）を有している。
エミッタ領域40及び41は、それぞれ、約0.2ミクロンから0.3ミクロンの横方向の幅を有する浅いシェルフコンタクト領域42及び43を有していることに注意されたい。
［0024］新しいエミッター形状の臨界的な寸法は図1Aに示され、以下のとおりである。
［0025］Ｗ＝0.2〜0.5ミクロン
［0026］Ｘ＝2〜4ミクロン
［0027］Ｙ＝1.5〜3ミクロン
［0028］Ｚ＝0.3〜1.0ミクロン
［0029］Ｐ＋コンタクト領域50は、エミッター領域40及び41の間P−ベース37へ伸びる。ポリシリコン・ゲート35及び36は適切な絶縁酸化物51によってカバーされる。また、デバイスの上表面は、アルミニウムあるいは他の適切なエミッターコンタクト52を有する。デバイスの裏面は、P＋拡散54を有し、該P＋拡散54は、コレクタコンタクト53を有する。」
　
（エ）周知例４
　米国特許出願公開第２００４／０１７８４５７号明細書には、FIG.1とともに、以下の事項が記載されている。
「[0015] 
FIG. 1 shows a representative cross-sectional view of the active area of semiconductor device 10 according to the present invention. Semiconductor device 10  shown in FIG. 1 is an IGBT. 
[0016] Referring to FIG. 1, semiconductor device 10 comprises semiconductive body  5. Semiconductive body 5 includes first region 14 of a first conductivity type (base region) which is disposed over second region 11 of a second conductivity type (drift region), and diffused regions 16 (emitter regions). Emitter regions 16 are formed in base region 14 adjacent to opposing walls of trenches 18, which extend from the top surface of semiconductive body 5 to a depth that is below the depth of base region 14 . 
Each trench 18 is lined with a thin gate insulation layer 20, for example, a silicon dioxide layer, and filled with a conductive gate material 22, such as, polysilicon, to form a gate structure. 
[0017] In semiconductor device 10, emitter regions 16 are doped with dopants of a second conductivity type opposite to the first conductivity type. Semiconductor device  10 also includes high conductivity regions 24 of the first conductivity type which extend to a predetermined depth into base region 14. Semiconductor device 10 includes emitter contact 26, which is in electrical contact with high conductivity regions 24 and emitter regions 16, and collector contact 30. Collector contact 30 is in direct electrical contact with conductivity modulating region 12, which is of the first conductivity type. Buffer region 13, which is of the same conductivity type as, but higher concentration than the drift region 11 is disposed between drift region 11 and conductivity modulating region 30. Conductivity modulating region 12 injects carriers into the drift region which results in improving the overall conductivity of the device during operation. Buffer region 13 improves the turn-off speed of the device by reducing the injection rate of the carriers into the drift region and increasing the recombination rate during a switching cycle. 
[0018] Conductive gate material 22 in each trench 18 is electrically isolated from emitter contact 26 by a respective insulation plug 28. Conductive gate material 22 in each trench is electrically connected to a gate contact (not shown) such that the application of an appropriate bias to the gate contact will cause inversion in those portions of base region 14 adjacent to trenches 18 (channel regions) to enable conduction between emitter contact 26 and collector contact 30 as is well known in the art. 
[0019] Semiconductive body 5 in the embodiment shown by FIG. 1 may be comprised of an epitaxially grown semiconductive layer which is formed over a top surface of a float zone monocrystalline semiconductive substrate. Preferably, conductivity modulating region 12 and buffer region 13 are formed in the float zone monocrystalline semiconductive portion of semiconductive body 5, while the remaining features of semiconductor device 10 are formed in the epitaxially grown semiconductive layer. Alternatively, semiconductive body 5 may be comprised entirely of float zone monocrystalline semiconductive material such as monocrystalline silicon. 
[0020] 
Each emitter region 16 in semiconductor device 10 includes vertically oriented portion 15, which extends vertically into base region 14, and horizontally oriented portion 17 which extends laterally away from the top edge of vertically oriented portion 15 , thereby forming an upside down L-shaped structure. 
[0021] The upside down L-shaped structure of emitter regions 16 is advantageous in that the length of vertically oriented portion 15 of an emitter region 16 can be adjusted to achieve the desired length of the channel region; while the length of horizontally oriented portion 17 of an emitter region 16 can be adjusted as desired to obtain the desired cell density. Also, the width of the vertically oriented portion 15 can be controlled thus allowing the designer to control the ability of the device to withstand avalanche. In a device according to the prior art, to achieve a shorter channel region, the emitter region must be driven for a longer period of time. Such a process is time consuming and expensive. In addition, in a drive step to shorten the channel region the lateral width of the emitter region is also increased thereby reducing the cell density that may be achieved, and adversely affecting the ability of the device to withstand avalanche. Thus, having an L-shaped emitter region provides the designer with the flexibility to adjust the vertical depth of the emitter region independent of its lateral width which allows the length of the channel region to be adjusted without affecting the cell density. 」
（翻訳文）
「［0015］図1は、本発明による半導体デバイス10の活性エリアの代表的な断面図を示す。
図1に示される半導体デバイス10はIGBTである。
［0016］図1を参照して、半導体デバイス10は半導体ボディ5を含む。半導体ボディ5は、第2導電型の第2領域11（ドリフト領域)の上に配置された第1導電型の第1領域14領域（ベース領域）と、拡散領域16（エミッタ領域）を含む。エミッタ領域16は、半導体ボディ５の上表面からベース領域14の深さより深いところまで伸びるトレンチ18の反対の壁に隣接するベース領域14に形成される。
各トレンチ18は、ゲート構造を形成するために、例えば、二酸化シリコン層のような薄いゲート絶縁層20で覆われ、ポリシリコンのような導電性ゲート材料22により充填される。
［0017］半導体デバイス10において、エミッタ領域16は、第1導電型とは反対の第2導電型のドーパントでドープされる。半導体デバイス10は、さらに、ベース領域14の中へ予め定められた深さまで伸びる、第1導電型の高導電領域24を含む。半導体デバイス10は、高導電領域24及びエミッタ領域16と電気的に接触するエミッタコンタクト26とコレクタコンタクト30を含む。コレクタコンタクト30は、第1導電型で、導電変調領域12と直接電気的に接触する。ドリフト領域11と同じ導電型であるが、より高い濃度を有するバッファー領域13が、ドリフト領域11と導電変調領域30の間に配置される。導電変調領域12は、ドリフト領域にキャリアーを注入し、その結果、デバイスの動作中に全体的な導電性を改善する。バッファ領域13は、スイッチング・サイクル中に、ドリフト領域の中へのキャリアーの注入量を減少させ、再結合速度を増加させることにより、デバイスのターンオフ速度を改善する。
［0018］各溝18の中の導電性のゲート材料22は、それぞれの絶縁プラグ28によってエミッターコンタクト26から電気的に分離される。各溝の中の導電性のゲート材料22は、ゲートコンタクト(図示せず)に電気的に接続され、それによって、当技術においてよく知られているように、ゲートコンタクトへ適切なバイアスの印加することにより、トレンチ18（チャネル領域）に隣接するベース領域の14 の一部に反転を生じさせ、エミッタコンタクト26とコレクタコンタクト30との間の導通を可能にする。
［0019］図1によって示された具体例における半導体ボディ5は、フロート・ゾーン単結晶半導体基板の表面にエピタキシャル成長された半導体層を含んでよい。好ましくは、導電変調領域12およびバッファー領域13が、半導体ボディ5におけるフロート・ゾーン単結晶半導体の一部分に形成され、半導体デバイス10の残りの部分は、エピタキシャル成長された半導体層に形成される。あるいは、半導体ボディ5は、すべて単結晶シリコンのようなフロート・ゾーン単結晶半導体材料から構成されてもよい。
［0020］
半導体デバイス10において、各エミッタ領域16は、ベース領域14中に垂直に伸びる垂直方向の部分15と、該垂直方向の部分15の上端から横方向に伸びる水平方向の部分17を有しており、これによって、逆Ｌ字型構造となっている。
［0021］エミッタ領域16が逆Ｌ字型構造であることにより、垂直方向の部分15の長さをチャネル領域の望ましい長さに調節することができ、一方、エミッタ領域の16の水平方向の部分17の長さは、望ましいセル密度を得るために望ましい値に調整することができる。また、垂直方向の部分15の幅は、設計者が、アバランシェに耐えるデバイス能力を調整することを可能にするように調整することができる。従来技術によるデバイスでは、より短いチャネル領域を得るために、エミッタ領域は、より長い時間ドライブしなければならない。そのようなプロセスは、時間がかかり、経費もかかる。加えて、チャネル領域を短くするためのドライブステップにおいて、エミッタ領域の水平方向の幅も増加し、そのため、達成すべきセル密度が低減し、反対にアバランシェに耐えるデバイス能力に影響を及ぼす。こうして、Ｌ字型のエミッタ領域は、設計者に対して、水平方向の幅とは独立して垂直方向の深さを調節するために、セル密度に影響を与えることなくチャネル領域の長さを調整できるという柔軟性を与える。」
　
　そうすると、補正後の発明の「Ｐタイプの弱アノード」に相当する「希薄なＰ-コレクタ領域２１」を備える刊行物発明においても、当然、ターンオフエネルギー（ＥOFF）の低下という効果を奏するものと認められるところ、ＩＧＢＴにおいて、導通損失（ＶCEON）を低下させることは、当業者であれば、当然考慮すべき課題であり、刊行物発明におけるＩＧＢＴとして、導通損失を小さくすること、すなわち、オン抵抗を低減するために、周知の構成であるトレンチ型ＩＧＢＴを採用すること、そして、その際にエミッタ領域が横方向に延在する接点領域を有するという周知の構成を採用することにより、補正後の発明のように、「前記接合部パターンは横方向に延在する接点領域を有するエミッタ領域を含む、ＭＯＳゲートを有する接合部パターンおよび金属部と、」「を備える、トレンチタイプのＩＧＢＴデバイス」とすることは、当業者が必要に応じて、適宜なし得たことである。また、それにより奏される効果も当業者の予測を超えるものではない。
　よって、相違点２及び３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（３−６）独立特許要件についてのまとめ
　以上検討したとおり、補正後の発明と刊行物発明との相違点は、いずれも周知の技術を勘案することにより、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（４）補正の却下についてのむすび
　本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成２４年６月１２日になされた手続補正は上記のとおり却下されたので、本願の請求項１ないし５に係る発明は、平成２４年１月２６日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし５に記載されている事項により特定されるとおりのものであって、そのうちの請求項２に係る発明（以下「本願発明」という。）は、その特許請求の範囲の請求項２に記載されている事項により特定される上記２．（１）の補正前の請求項２として記載したとおりのものである。
　
４．刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された刊行物には、上において検討したとおり、上記２．（３−３−１）に記載したとおりの事項及び（３−３−３）で認定したとおりの発明（刊行物発明）が記載されているものと認められる。
　
 ５．判断
　上記２．（２）において検討したとおり、補正後の請求項２に係る発明は、補正前の請求項２に係る発明の発明特定事項である「接合部パターン」について、「横方向に延在する接点領域を有するエミッタ領域を含む」と限定したものである。逆に言えば本件補正前の請求項２に係る発明（本願発明）は，補正後の発明から上記の限定をなくしたものである。
　そうすると、上記２．（３）において検討したように、補正後の発明が，引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものといえる。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。