(57)【要約】本発明の不揮発性フリップフロップは、一対の逆論理のデータを記憶するための一対の記憶ノード（５、６）を有するフリップフロップ部（４）と、スイッチング素子（９、１０）を介して、前記一対の記憶ノード（５、６）とそれぞれ接続され、その抵抗が保存可能に変化する一対の不揮発性抵抗変化素子（１１、１２）とを備え、ストア動作において、前記一対の記憶ノード（５、６）のそれぞれの電位に応じて、前記一対の不揮発性抵抗変化素子（１１、１２）の抵抗を変化させ、リコール動作において、前記一対の記憶ノード（５、６）のそれぞれを前記一対の不揮発性抵抗変化素子（１１、１２）の抵抗の差に応じた電位にすることが可能なように構成されている。
2003085741.tif 000002
【特許請求の範囲】
【請求項１】
一対の逆論理のデータを記憶するための一対の記憶ノードを有するフリップフロップ部と、
前記一対の記憶ノードとそれぞれ接続され、その抵抗が保存可能に変化する一対の不揮発性抵抗変化素子とを備え、
ストア動作において、前記一対の記憶ノードのそれぞれの電位に応じて、前記一対の不揮発性抵抗変化素子の抵抗を変化させ、
リコール動作において、前記一対の記憶ノードのそれぞれを前記一対の不揮発性抵抗変化素子の抵抗の差に応じた電位にすることが可能なように構成された、
不揮発性フリップフロップ。
【請求項２】
ストア動作において、前記一対の記憶ノードのそれぞれの電位に応じて、前記一対の不揮発性抵抗変化素子の一方を高抵抗状態にするとともに他方を低抵抗状態にし、
リコール動作において、前記一対の不揮発性抵抗変化素子の抵抗の差に応じて、前記一対の記憶ノードの一方を高電位にするとともに他方を低電位にするように構成された、
請求の範囲第１項に記載の不揮発性フリップフロップ。
【請求項３】
前記一対の不揮発性抵抗変化素子は、いずれもアモルファス状態においては高抵抗状態となり、結晶状態においては低抵抗状態となる相変化材料で構成されている、
請求の範囲第２項に記載の不揮発性フリップフロップ。
【請求項４】
ストア動作において、前記一対の不揮発性抵抗変化素子の一方がアモルファス状態となり、他方が結晶状態となる、
請求の範囲第３項に記載の不揮発性フリップフロップ。
【請求項５】
前記一対の記憶ノードと一対の不揮発性抵抗変化素子との間には一対のスイッチング素子が挟まれており、
前記一対の不揮発性抵抗変化素子はプレート線と接続されており、
前記一対の記憶ノードの一方の電位が高電位であって、他方の電位が低電位であって、
前記一対のスイッチング素子がオン状態にされて前記一対の記憶ノードと前記プレート線との間に電位差を生じさせることにより、前記一対の不揮発性抵抗変化素子の一方をアモルファス状態にするとともに他方を結晶状態にする、
請求の範囲第４項に記載の不揮発性フリップフロップ。
【請求項６】
前記一対の記憶ノードと前記プレート線との間に電位差を生じさせて、前記一対の不揮発性抵抗変化素子の双方をアモルファス状態とした後、
前記一対の不揮発性抵抗変化素子のいずれか一方を結晶状態に変化させることにより、
前記一対の不揮発性抵抗変化素子の一方をアモルファス状態にするとともに他方を結晶状態にする、
請求の範囲第５項に記載の不揮発性フリップフロップ。
【請求項７】
前記プレート線に高電位の電圧を印加することにより、低電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子をアモルファス状態にし、
前記プレート線に低電位の電圧を印加することにより、高い電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子をアモルファス状態にすることにより、
前記一対の不揮発性抵抗変化素子の双方をアモルファス状態とする、
請求の範囲第６項に記載の不揮発性フリップフロップ。
【請求項８】
前記プレート線に低電位の電圧を印加することにより、高電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子をアモルファス状態にし、
前記プレート線に高電位の電圧を印加することにより、低い電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子をアモルファス状態にすることにより、
前記一対の不揮発性抵抗変化素子の双方をアモルファス状態とする、
請求の範囲第６項に記載の不揮発性フリップフロップ。
【請求項９】
双方ともアモルファス状態となっている一対の不揮発性抵抗変化素子のうち、前記プレート線に低電位の電圧を印加することにより、高電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子を結晶状態にすることにより、
前記一対の不揮発性抵抗変化素子のいずれか一方を結晶状態に変化させる、
請求の範囲第６項に記載の不揮発性フリップフロップ。
【請求項１０】
双方ともアモルファス状態となっている一対の不揮発性抵抗変化素子のうち、前記プレート線に高電位の電圧を印加することにより、低電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子を結晶状態にすることにより、
前記一対の不揮発性抵抗変化素子のいずれか一方を結晶状態に変化させる、
請求の範囲第６項に記載の不揮発性フリップフロップ。
【請求項１１】
前記一対の記憶ノードと前記プレート線との間に電位差を生じさせて、前記一対の不揮発性抵抗変化素子の双方を結晶状態とした後、
前記一対の不揮発性抵抗変化素子のいずれか一方をアモルファス状態に変化させることにより、
前記一対の不揮発性抵抗変化素子の一方をアモルファス状態にするとともに他方を結晶状態にする、
請求の範囲第５項に記載の不揮発性フリップフロップ。
【請求項１２】
前記プレート線に高電位の電圧を印加することにより、低電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子を結晶状態にし、
前記プレート線に低電位の電圧を印加することにより、高い電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子を結晶状態にすることにより、
前記一対の不揮発性抵抗変化素子の双方を結晶状態とする、
請求の範囲第１１項に記載の不揮発性フリップフロップ。
【請求項１３】
前記プレート線に低電位の電圧を印加することにより、高電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子を結晶状態にし、
前記プレート線に高電位の電圧を印加することにより、低い電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子を結晶状態にすることにより、
前記一対の不揮発性抵抗変化素子の双方を結晶状態とする、
請求の範囲第１１項に記載の不揮発性フリップフロップ。
【請求項１４】
双方とも結晶状態となっている一対の不揮発性抵抗変化素子のうち、前記プレート線に低電位の電圧を印加することにより、高電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子をアモルファス状態にすることにより、
前記一対の不揮発性抵抗変化素子のいずれか一方をアモルファス状態に変化させる、
請求の範囲第１１項に記載の不揮発性フリップフロップ。
【請求項１５】
双方とも結晶状態となっている一対の不揮発性抵抗変化素子のうち、前記プレート線に高電位の電圧を印加することにより、低電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子をアモルファス状態にすることにより、
前記一対の不揮発性抵抗変化素子のいずれか一方をアモルファス状態に変化させる、
請求の範囲第１１項に記載の不揮発性フリップフロップ。
【請求項１６】
リコール動作において、
前記一対のスイッチング素子がオン状態にされ、前記プレート線の電位を接地電位から電源電位に向けて上昇させ、
前記フリップフロップ部の電源がオンにされるとともに前記一対のスイッチング素子がオフ状態にされることにより、前記一対の記憶ノードの一方を高電位にするとともに他方を低電位にする、
請求の範囲第５項に記載の不揮発性フリップフロップ。
【請求項１７】
前記一対の不揮発性抵抗変化素子は、強誘電体と少なくとも前記強誘電体の一端にゲート電極が接続されたＭＩＳトランジスタとをそれぞれ有し、
前記一対の記憶ノードの電位に応じてそれぞれの強誘電体の分極が変化し、前記分極に応じてそれぞれの前記ＭＩＳトランジスタの抵抗が変化するように構成された、
請求の範囲第１項に記載の不揮発性フリップフロップ。
【請求項１８】
前記一対の不揮発性抵抗変化素子は、それぞれの前記強誘電体の分極に応じて前記ＭＩＳトランジスタのＶｔ値が変化することにより、前記ＭＩＳトランジスタの抵抗が変化する、請求の範囲第１７項に記載の不揮発性フリップフロップ。
【請求項１９】
ストア動作において、前記一対の記憶ノードのそれぞれの電位に応じて、前記一対の不揮発性抵抗変化素子の一方のＭＩＳトランジスタを高Ｖｔ値とすることにより高抵抗状態にするとともに、他方のＭＩＳトランジスタを低Ｖｔ値とすることにより低抵抗状態にし、
リコール動作において、前記一対の不揮発性抵抗変化素子のＭＩＳトランジスタの抵抗の差に応じて、前記一対の記憶ノードの一方を高電位にするとともに他方を低電位にするように構成された、請求の範囲第１８項に記載の不揮発性フリップフロップ。
【請求項２０】
前記一対の不揮発性抵抗変化素子は、それぞれの前記強誘電体の分極に応じて前記ＭＩＳトランジスタの空乏層の厚みが変化することにより、前記ＭＩＳトランジスタの抵抗が変化する、請求の範囲第１７項に記載の不揮発性フリップフロップ。
【請求項２１】
ストア動作において、前記一対の記憶ノードのそれぞれの電位に応じて、前記一対の不揮発性抵抗変化素子の一方のＭＩＳトランジスタの空乏層の厚みを大きくすることにより前記一方のＭＩＳトランジスタを高抵抗状態にするとともに、他方のＭＩＳトランジスタの空乏層の厚みを小さくすることにより他方のＭＩＳトランジスタを低抵抗状態にし、
リコール動作において、前記一対の不揮発性抵抗変化素子のＭＩＳトランジスタの抵抗の差に応じて、前記一対の記憶ノードの一方を高電位にするとともに他方を低電位にするように構成された、請求の範囲第２０項に記載の不揮発性フリップフロップ。
【発明の詳細な説明】
〔技術分野〕
本発明は、通常時にはフリップフロップにより高速に動作する一方で、電源断時などにおいては抵抗変化素子を用いて不揮発性の動作が可能な不揮発性フリップフロップに関する。
〔技術背景〕
近年の携帯型端末の普及などに伴って、半導体素子の小型化、低消費電力化の要求が高まっている。そのため、このような携帯型端末において不揮発性メモリの必要性が高まってきている。
現在、不揮発性メモリとしてはフラッシュメモリおよび強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などが実用化されている。また、携帯型端末の場合、小型化を図る必要があるため、不揮発性メモリがシリコンデバイスに混載されることもある。
シリコンを中心に構成されるデータ処理素子では、小型化、低消費電力化のみならず、高速化も求められており、いかに高速データ処理を小型、低消費電力で行うのかが課題となっている。
ところで、不揮発性メモリとして代表的なフラッシュメモリは、書き込み動作が遅く、しかも高電圧を必要とする。したがって、携帯型端末に内蔵させる不揮発性メモリとしては不向きである。
一方、強誘電体メモリは、フラッシュメモリと比べて低消費電力で高速動作が可能である。しかしながら、強誘電体メモリをシリコンデバイスに混載する場合、強誘電体の成膜温度が高く、しかも電極にＰｔ（プラチナ）などの貴金属が必要になるなど、プロセスコストが増大するといった問題がある。
また、不揮発性メモリをシリコンデバイスに混載せず、外付けで回路を構成する場合、実装面積が増大するため、機器の小型化および軽量化を実現することができない。さらに、シリコン素子で構成された論理デバイスの動作速度は、不揮発性メモリよりも高速であるため、不揮発性メモリへのデータの入出力が速度のオーバーヘッドとなってしまうという問題がある。
そこで、シリコンデバイスの高速化と、不揮発性メモリの不揮発性であるという利点とを併せた回路構成として、例えば特開２０００−２９３８８９号公報、特開２０００−４８５７６号公報に提案されているような不揮発性回路が提案されている。
これらの公報では、シリコンデバイスで多く用いられるフリップフロップ（ＦＦ）回路と強誘電体キャパシタとを組み合わせ、通常は従来のシリコン論理素子と同様に高速に動作し、必要なときに強誘電体キャパシタへのデータ書き込みを行っている。
以下、特開２０００−２９３８８９号公報の詳細について説明する。第１３図は、従来の不揮発性メモリの構成を示す回路図である。第１３図に示すように、２つのインバータ１０１、１０２は互いの入力と出力とが接続されてフリップフロップ１０３を構成している。このフリップフロップ１０３の２つのノードＱ０、Ｑ１はそれぞれ、トランスファゲートとして機能するＮＭＯＳトランジスタＭ０、Ｍ１を介してビット線ＢＬＮ、ＢＬＴに接続されている。また、ＮＭＯＳトランジスタＭ０、Ｍ１のゲート電極は、共通のワード線ＷＬに接続されている。
また、一端が共通のプレート線ＰＬに接続された強誘電体キャパシタＦ０、Ｆ１は、ノードＱ０、Ｑ１にそれぞれ接続されている。さらに、プレート線ＰＬはプレート線駆動回路１０４に接続されている。
なお、特開２０００−４８５７６号公報では、各ノードＱ０、Ｑ１と各強誘電体キャパシタＦ０、Ｆ１との間にＦＥＴが設けられているが、強誘電体キャパシタＦ０、Ｆ１を用いる基本的な構成はこれらの公報に共通している。
以上のように構成された従来例において、通常時は一般のフリップフロップと同様の動作を行う。一方、電源断時などにおいては強誘電体キャパシタＦ０、Ｆ１への書き込み（ストア）を実行する。この場合、まず通常時では１／２Ｖｃｃ（電源電圧）に設定されているプレート線ＰＬをＶｃｃに設定する。これにより、一対の強誘電体キャパシタＦ０、Ｆ１へは、各ノードＱ０、Ｑ１の電位に応じてそれぞれ逆向きの電界が印加されることになる。したがって、一対の強誘電体キャパシタＦ０、Ｆ１の分極はそれぞれ逆向きに設定されることになる。
一方、強誘電体キャパシタＦ０、Ｆ１からの読み出し（リコール）を行う場合、電源投入と同時にプレート線ＰＬの電位を上昇させる。この場合、分極状態によって、一対の強誘電体キャパシタＦ０、Ｆ１の一方では分極反転が生じ、他方では分極反転が生じない。その結果、実効的なキャパシタンスが異なるため、プレート線ＰＬの電位上昇に伴う各ノードＱ０、Ｑ１の電位上昇に差が生じる。この差を利用してフリップフロップ１０３内部の電位を再設定することにより、リコール動作を終了する。
以上のような従来例においては以下のような問題がある。第１に、前述したとおり、強誘電体は高温での成膜が必要であるとともに、還元雰囲気に弱い。そのため、素子の製造プロセスにおけるエッチング処理、水素還元処理後の酸化処理、および水素による還元を防ぐためのバリア層の形成処理などの追加工程が必要となる。これにより、製造コストが増大するのみならず、微細化を達成することができない。
第２に、強誘電体は、ある閾値電界（抗電界）を超えると分極が反転し、この分極の状態によってデータの有無を判定するが、抗電界以下の電界であっても分極の反転が生じる場合がある。そのため、ストア動作時およびリコール動作時以外の場合に強誘電体に電圧が加わると、抗電界以下であっても、分極状態がわずかながら変化することがある。このような分極状態の変化が繰り返されることによって、分極状態が破壊されるディスターブと呼ばれる現象が生じる。したがって、このディスターブを防止するために、強誘電体に印加される電圧を制御する必要がある。
また、第１３図に示すように、フリップフロップ１０３の各ノードＱ０、Ｑ１と強誘電体キャパシタＦ０、Ｆ１とが直接接続されている場合には、各ノードＱ０、Ｑ１の配線容量が増大することになる。また、フリップフロップ１０３の動作中においても、強誘電体キャパシタＦ０、Ｆ１およびプレート線ＰＬ、さらには別の強誘電体キャパシタなどの経路で各ノードＱ０、Ｑ１に電界が加わることになる。そのため、これらの経路においてリーク電流が存在する。一般に強誘電体キャパシタのリークは、ＳｉＯ２などのシリコンデバイスに使用される絶縁膜および層間膜のリークよりも大きなリーク電流を発生する。フリップフロップ３の動作中には各ノードＱ０、Ｑ１は頻繁に反転するため、その都度順方向および逆方向にリーク電流が発生することになる。
第４に、通常時でのフリップフロップ動作中においても、プレート線ＰＬを１／２Ｖｃｃに固定しておく必要があるため、省電力化を十分に図ることができない。
〔発明の開示〕
本発明はこのような事情に鑑みてなされており、その目的は、抵抗変化素子を用いることにより、通常動作時のリーク電流を少なくするとともに、電気的に安定動作することが可能な不揮発性フリップフロップおよびその制御方法を提供することにある。
この目的を達成するために、本発明に係る不揮発性フリップフロップは、一対の逆論理のデータを記憶するための一対の記憶ノードを有するフリップフロップ部と、前記一対の記憶ノードとそれぞれ接続され、その抵抗が保存可能に変化する一対の不揮発性抵抗変化素子とを備え、ストア動作において、前記一対の記憶ノードのそれぞれの電位に応じて、前記一対の不揮発性抵抗変化素子の抵抗を変化させ、リコール動作において、前記一対の記憶ノードのそれぞれを前記一対の不揮発性抵抗変化素子の抵抗の差に応じた電位にすることが可能なように構成されている。
ここで、「抵抗が保存可能に変化する」とは、抵抗を変化させるために外部から供給されたエネルギーが停止されても、その変化した抵抗が実質的に維持されること、すなわち不揮発性であることをいう。
また、前記発明に係る不揮発性フリップフロップにおいて、ストア動作において、前記一対の記憶ノードのそれぞれの電位に応じて、前記一対の不揮発性抵抗変化素子の一方を高抵抗状態にするとともに他方を低抵抗状態にし、リコール動作において、前記一対の不揮発性抵抗変化素子の抵抗の差に応じて、前記一対の記憶ノードの一方を高電位にするとともに他方を低電位にするように構成されていることが好ましい。
また、前記発明に係る不揮発性フリップフロップにおいて、前記一対の不揮発性抵抗変化素子は、いずれもアモルファス状態においては高抵抗状態となり、結晶状態においては低抵抗状態となる相変化材料で構成されていることが好ましい。
また、前記発明に係る不揮発性フリップフロップにおいて、ストア動作において、前記一対の不揮発性抵抗変化素子の一方がアモルファス状態となり、他方が結晶状態となることが好ましい。
また、前記発明に係る不揮発性フリップフロップにおいて、前記一対の記憶ノードと一対の不揮発性抵抗変化素子との間には一対のスイッチング素子が挟まれており、前記一対の不揮発性抵抗変化素子はプレート線と接続されており、前記一対の記憶ノードの一方の電位が高電位であって、他方の電位が低電位であって、前記一対のスイッチング素子がオン状態にされて前記一対の記憶ノードと前記プレート線との間に電位差を生じさせることにより、前記一対の不揮発性抵抗変化素子の一方をアモルファス状態にするとともに他方を結晶状態にすることが好ましい。
また、前記発明に係る不揮発性フリップフロップにおいて、前記一対の記憶ノードと前記プレート線との間に電位差を生じさせて、前記一対の不揮発性抵抗変化素子の双方をアモルファス状態とした後、前記一対の不揮発性抵抗変化素子のいずれか一方を結晶状態に変化させることにより、前記一対の不揮発性抵抗変化素子の一方をアモルファス状態にするとともに他方を結晶状態にすることが好ましい。
また、前記発明に係る不揮発性フリップフロップにおいて、前記プレート線に高電位の電圧を印加することにより、低電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子をアモルファス状態にし、前記プレート線に低電位の電圧を印加することにより、高い電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子をアモルファス状態にすることにより、前記一対の不揮発性抵抗変化素子の双方をアモルファス状態とすることが好ましい。
また、前記発明に係る不揮発性フリップフロップにおいて、前記プレート線に低電位の電圧を印加することにより、高電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子をアモルファス状態にし、前記プレート線に高電位の電圧を印加することにより、低い電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子をアモルファス状態にすることにより、前記一対の不揮発性抵抗変化素子の双方をアモルファス状態とすることが好ましい。
また、前記発明に係る不揮発性フリップフロップにおいて、双方ともアモルファス状態となっている一対の不揮発性抵抗変化素子のうち、前記プレート線に低電位の電圧を印加することにより、高電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子を結晶状態にすることにより、前記一対の不揮発性抵抗変化素子のいずれか一方を結晶状態に変化させることが好ましい。
また、前記発明に係る不揮発性フリップフロップにおいて、双方ともアモルファス状態となっている一対の不揮発性抵抗変化素子のうち、前記プレート線に高電位の電圧を印加することにより、低電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子を結晶状態にすることにより、前記一対の不揮発性抵抗変化素子のいずれか一方を結晶状態に変化させることが好ましい。
また、前記発明に係る不揮発性フリップフロップにおいて、前記一対の記憶ノードと前記プレート線との間に電位差を生じさせて、前記一対の不揮発性抵抗変化素子の双方を結晶状態とした後、前記一対の不揮発性抵抗変化素子のいずれか一方をアモルファス状態に変化させることにより、前記一対の不揮発性抵抗変化素子の一方をアモルファス状態にするとともに他方を結晶状態にすることが好ましい。
また、前記発明に係る不揮発性フリップフロップにおいて、前記プレート線に高電位の電圧を印加することにより、低電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子を結晶状態にし、前記プレート線に低電位の電圧を印加することにより、高い電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子を結晶状態にすることにより、前記一対の不揮発性抵抗変化素子の双方を結晶状態とすることが好ましい。
また、前記発明に係る不揮発性フリップフロップにおいて、前記プレート線に低電位の電圧を印加することにより、高電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子を結晶状態にし、前記プレート線に高電位の電圧を印加することにより、低い電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子を結晶状態にすることにより、前記一対の不揮発性抵抗変化素子の双方を結晶状態とすることが好ましい。
また、前記発明に係る不揮発性フリップフロップにおいて、双方とも結晶状態となっている一対の不揮発性抵抗変化素子のうち、前記プレート線に低電位の電圧を印加することにより、高電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子をアモルファス状態にすることにより、前記一対の不揮発性抵抗変化素子のいずれか一方をアモルファス状態に変化させることが好ましい。
また、前記発明に係る不揮発性フリップフロップにおいて、双方とも結晶状態となっている一対の不揮発性抵抗変化素子のうち、前記プレート線に高電位の電圧を印加することにより、低電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子をアモルファス状態にすることにより、前記一対の不揮発性抵抗変化素子のいずれか一方をアモルファス状態に変化させることが好ましい。
また、前記発明に係る不揮発性フリップフロップにおいて、リコール動作において、前記一対のスイッチング素子がオン状態にされ、前記プレート線の電位を接地電位から電源電位に向けて上昇させ、前記フリップフロップ部の電源がオンにされるとともに前記一対のスイッチング素子がオフ状態にされることにより、前記一対の記憶ノードの一方を高電位にするとともに他方を低電位にすることが好ましい。
また、前記発明に係る不揮発性フリップフロップにおいて、前記一対の不揮発性抵抗変化素子は、強誘電体と少なくとも前記強誘電体の一端にゲート電極が接続されたＭＩＳトランジスタとをそれぞれ有し、前記一対の記憶ノードの電位に応じてそれぞれの強誘電体の分極が変化し、前記分極に応じてそれぞれの前記ＭＩＳトランジスタの抵抗が変化するように構成されたていることが好ましい。
また、前記発明に係る不揮発性フリップフロップにおいて、前記一対の不揮発性抵抗変化素子は、それぞれの前記強誘電体の分極に応じて前記ＭＩＳトランジスタのＶｔ値が変化することにより、前記ＭＩＳトランジスタの抵抗が変化することが好ましい。
また、前記発明に係る不揮発性フリップフロップにおいて、ストア動作において、前記一対の記憶ノードのそれぞれの電位に応じて、前記一対の不揮発性抵抗変化素子の一方のＭＩＳトランジスタを高Ｖｔ値とすることにより高抵抗状態にするとともに、他方のＭＩＳトランジスタを低Ｖｔ値とすることにより低抵抗状態にし、リコール動作において、前記一対の不揮発性抵抗変化素子のＭＩＳトランジスタの抵抗の差に応じて、前記一対の記憶ノードの一方を高電位にするとともに他方を低電位にするように構成されていることが好ましい。
また、前記発明に係る不揮発性フリップフロップにおいて、前記一対の不揮発性抵抗変化素子は、それぞれの前記強誘電体の分極に応じて前記ＭＩＳトランジスタの空乏層の厚みが変化することにより、前記ＭＩＳトランジスタの抵抗が変化することが好ましい。
また、前記発明に係る不揮発性フリップフロップにおいて、ストア動作において、前記一対の記憶ノードのそれぞれの電位に応じて、前記一対の不揮発性抵抗変化素子の一方のＭＩＳトランジスタの空乏層の厚みを大きくすることにより前記一方のＭＩＳトランジスタを高抵抗状態にするとともに、他方のＭＩＳトランジスタの空乏層の厚みを小さくすることにより他方のＭＩＳトランジスタを低抵抗状態にし、リコール動作において、前記一対の不揮発性抵抗変化素子のＭＩＳトランジスタの抵抗の差に応じて、前記一対の記憶ノードの一方を高電位にするとともに他方を低電位にするように構成されていることが好ましい。
本発明の前記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
〔発明を実施するための最良の形態〕
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
（実施の形態１）
第１図は、本発明の実施の形態１に係る不揮発性フリップフロップの構成を示す回路図である。
（不揮発性フリップフロップの構成について）
第１図に示すとおり、互いの入力と出力とが接続されている一対のインバータ１、２によって帰還回路部３が構成されている。この帰還回路部３の一対のノード５、６は、スイッチングトランジスタ７、８を介して、ビット線ＢＬ１、ＢＬ２にそれぞれ接続されている。また、スイッチングトランジスタ７、８のゲート部は共通のワード線ＷＬに接続されている。
一端が共通のプレート線ＰＬに接続された抵抗変化素子１１、１２は、制御トランジスタ９、１０を介して、ノード５、６にそれぞれ接続されている。また、制御トランジスタ９、１０のゲート部は共通の制御信号線ＣＬに接続されている。
なお、以下では帰還回路部３およびスイッチングトランジスタ７、８を含む部分をフリップフロップ部４と呼ぶことにする。
帰還回路部３における一対のノード５、６の電位は、フリップフロップ部４の電源がオンにされている場合には、論理反転した状態、すなわち一方が電源電位、他方が接地電位となるように保持されている。
第１図に示すように、制御トランジスタ９、１０は帰還回路部３のノード５、６にそれぞれぶら下がった状態であるが、前述した従来例の強誘電体キャパシタの場合と比べて小さな寄生容量とすることが可能であるため、通常動作時におけるフリップフロップ部４に対する負荷の増大はわずかである。また、制御トランジスタ９、１０によって、ノード５、６とプレート線ＰＬとが電気的に分離されているため、プレート線ＰＬを介してノード５、６へリーク電流が流れることもない。
（相変化材料について）
本実施の形態では、抵抗変化素子１０、１１として、相変化材料を用いる。以下、相変化材料の特性について説明する。
相変化材料は、アモルファス状態と結晶状態とで抵抗が異なるため、その相を変化させることによって抵抗を変化させることが可能な材料である。このような相変化材料は一般に光ディスクなどに用いられており、代表的な系としてＧｅ−Ｔｅ−Ｓｂ系がある。以下ではＧｅ２Ｓｂ２Ｔｅ５を例に説明する。
光ディスクにおいては、レーザー光を結晶状態の相変化材料に照射して溶解温度にし、その後急冷することによりその相変化材料をアモルファス状態に変化させてデータを記録する。データの読み出しは、相変化材料の結晶状態とアモルファス状態との光の反射率の差を利用して行われる。
このように光ディスクの場合は相変化材料の光学的な性質の変化を利用しているが、本実施の形態の不揮発性フリップフロップにおいてはその電気的な性質の変化を利用する。すなわち、相変化材料がアモルファス状態にある場合には高抵抗であり、結晶状態にある場合には低抵抗であるという性質を利用する。
第５図は、本発明の実施の形態１に係る不揮発性フリップフロップの抵抗変化素子周辺の配線領域の構成を模式的に示す断面図である。
第５図に示すように、下方に設けられた層間膜５１Ａ上にはＡｌ配線５２、層間膜５１Ｂが順に積層されている。この層間膜５１Ｂにはコンタクトホール５４が形成されており、そのコンタクトホール５４内で、下部バリアメタル層５３、相変化材料５７、上部バリアメタル層５５が順に積層されている。また、層間膜５１Ｂ上には、上部配線５６、層間膜５１Ｃが順に積層されている。ここで、下部バリアメタル層５３はＡｌと相変化材料５７との拡散を防止するための層であり、上部バリアメタル層５５は上部配線５６の材料と相変化材料５７との拡散を防止するための層である。
以上のように構成される抵抗変化素子周辺の配線領域は、次のような手順で作製される。まず、下方に設けられる層間膜５１Ａ上にＡｌ配線５２、ＴｉＡｌＮで構成される下部バリアメタル層５３を順に形成する。そして、その下部バリアメタル層５３の上に層間膜５１Ｂを形成した後、層間膜５１Ｂにコンタクトホール５４を形成する。
次に、基板温度を常温とし、Ｇｅ２Ｓｂ２Ｔｅ５層（相変化材料）５７を基板の表面にスパッタリング法によって形成する。そして、エッチングまたはＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によってコンタクトホール５４の外部のＧｅ２Ｓｂ２Ｔｅ５層５７をエッチングする。その後、Ｇｅ２Ｓｂ２Ｔｅ５層５７の上に上部バリアメタル層５５、上部配線５６、層間膜５１Ｃを順に形成する。
以上に説明した相変化材料で構成される抵抗変化素子において注目すべき点は、抵抗変化素子に電荷を注入することによってＧｅ２Ｓｂ２Ｔｅ５層５７にてジュール熱が発生し、その熱によってＧｅ２Ｓｂ２Ｔｅ５層５７の結晶化が起き、または溶融した後に急冷することによりアモルファス化が起きることである。
したがって、パルス幅の大きい電圧パルスまたは電流パルスがＧｅ２Ｓｂ２Ｔｅ５層５７に加えられた場合であって、溶融温度まで温度が達したとき、その後のパルス断に起因する急冷によってＧｅ２Ｓｂ２Ｔｅ５層５７はアモルファス状態となる。その結果、Ｇｅ２Ｓｂ２Ｔｅ５層５７は高抵抗化する。これに対し、パルス幅の小さい電圧パルスまたは電流パルスがＧｅ２Ｓｂ２Ｔｅ５層５７に加えられた場合、結晶化温度まで温度が達し、Ｇｅ２Ｓｂ２Ｔｅ５層５７は結晶状態となる。その結果、Ｇｅ２Ｓｂ２Ｔｅ５層５７は低抵抗化する。
なお、この場合にさらにパルス幅が小さい電圧パルスまたは電流パルス、もしくは閾値以下の低電圧をＧｅ２Ｓｂ２Ｔｅ５層５７に加えたとしても、結晶化は生じないことになる。
相変化材料の相変化を起こさせるために、どの程度の電圧を印加または電流を供給するのかは、相変化材料の熱伝導と、印加される電圧または供給される電流による温度上昇とによって決定されることになる。相変化材料に印加する電圧を電源電圧とすると、パルス幅の大きい電圧パルスを印加した後に溶融急冷することによってアモルファス状態を実現でき、パルス幅が小さい電圧パルスを印加した場合には結晶状態を実現することができる。また、電位に差を設けることによっても同様にアモルファス状態および結晶状態を実現することができる。したがって、本実施の形態の不揮発性フリップフロップを備えるセル部分の熱設計に応じて、動作に適した抵抗変化が生じるように、相変化材料の膜圧、材料組成比などを調節することになる。
Ｇｅ２Ｓｂ２Ｔｅ５層５７がアモルファス状態の場合の比抵抗値は１００Ωｃｍ程度であり、結晶状態の場合の比抵抗値は０．０５Ωｃｍ程度である。したがって、Ｇｅ２Ｓｂ２Ｔｅ５層５７においては、高抵抗状態と低抵抗状態とで２桁から３桁の抵抗変化が生じる。
（不揮発性フリップフロップの動作について）
次に、本実施の形態の不揮発性フリップフロップの動作について説明する。
（通常の動作について）
まず、通常時のフリップフロップ部４におけるデータ書き込み動作について説明する。一対のビット線ＢＬ１、ＢＬ２に一対の逆論理のデータがそれぞれ設定されているとする。この場合にワード線ＷＬが駆動されてスイッチングトランジスタ７、８がオンとなると、逆論理の一対のデータが帰還回路部３に入力され、ノード５、６にそれぞれ設定される。ここでスイッチングトランジスタ７、８がオフとなると、逆論理の一対のデータがノード５、６にそれぞれ保持されることになる。すなわち、ノード５、６の一方の電位が電源電位に代表される高電位となり、他方の電位が接地電位に代表される低電位となる。
なお、このような通常時のデータ書き込み動作中、制御トランジスタ９、１０は制御信号線ＣＬの信号（通常では接地電位）によってオフとなっている。したがって、帰還回路部３と一対の抵抗変化素子１１、１２とは制御トランジスタ９、１０によって分離された状態となっている。したがって、抵抗変換素子１１、１２に対して電気的な影響は与えられない。
次に通常時のフリップフロップ部４におけるデータ読み出し動作について説明する。前述したような動作により、帰還回路部３の各ノード５、６にはそれぞれ一対の逆論理のデータが保持されている。この場合に、ビット線ＢＬ１、ＢＬ２を接地電位とした後、ワード線ＷＬが駆動されてスイッチングトランジスタ７、８がオンとなると、帰還回路部３の各ノード５、６から一対の逆論理のデータがビット線ＢＬ１、ＢＬ２にそれぞれ導出される。ここでビット線ＢＬ１、ＢＬ２の電位をセンスすることにより、データの読み出しを行うことができる。
このような通常時のフリップフロップ部４におけるデータ読み出し動作中においても、データ書き込み動作中と同様に、帰還回路部３と一対の抵抗変化素子１１、１２とは制御トランジスタ９、１０によって分離された状態となっている。したがって、抵抗変化素子１１、１２に対して電気的な影響は与えられない。
通常時において、本実施の形態の不揮発性フリップフロップは前述したようにしてフリップフロップ部４にてデータの書き込みおよび読み出し動作を行う。この場合は高速動作が可能である。そして、フリップフロップ部４の電源がオフにされる前に、抵抗変化素子１１、１２を用いてストア動作を行う。また、フリップフロップ部４の電源が投入されるとき、または電源が投入される前に、同じくリコール動作を行う。以下では、これらの抵抗変化素子１１、１２を用いたストア動作およびリコール動作の詳細について説明する。
（ストア動作について）
本実施の形態の不揮発性フリップフロップの抵抗変化素子１１、１２を用いたストア動作は次のように行われる。第２図は、本発明の実施の形態１に係る不揮発性フリップフロップのストア動作の一例を示すタイミングチャートである。第２図において、２１はリセットシーケンスを、２２は書き込みシーケンスをそれぞれ示している。ここでリセットシーケンスとは、抵抗変化素子１１、１２の双方をアモルファス状態（高抵抗状態）または結晶状態（低抵抗状態）の何れかの状態に設定する手順をいう。また、第２図において、状態１、状態２はそれぞれ、抵抗変化素子１１、１２が高抵抗状態（Ｈ）であるか、低抵抗状態（Ｌ）であるか、またはその何れであるのかが不定であるかをそれぞれ示している。
帰還回路部３の各ノード５、６に一対の逆論理のデータがそれぞれ設定されている。第２図に示す例においては、ノード５に正のデータ（電源電位）が、ノード６に負のデータ（接地電位）がそれぞれ設定されている。ここで、抵抗変化素子１１、１２の状態は不定である。
まず、プレート線ＰＬを接地電位に設定した状態で、制御信号線ＣＬに１００ｎｓのパルス幅の信号を入力し、パルス制御トランジスタ９、１０をその信号が入力されている間オンにする。これにより、正のデータが設定されているノード５と接続されている抵抗変化素子１１に電源電圧が１００ｎｓのパルス幅で印加される。これにより、抵抗変化素子１１を挟むノード５とプレート線ＰＬは、それぞれ電源電位および接地電位に設定されることになるため、抵抗変化素子１１に電位差が生じ、この抵抗変化素子１１に印加される電圧のパルス幅は１００ｎｓと比較的大きいので、その結果、抵抗変化素子１１がアモルファス状態（高抵抗状態）となる。
次に、プレート線ＰＬを電源電位に設定した状態で、制御信号線ＣＬに１００ｎｓのパルス幅の信号を入力し、制御トランジスタ９、１０をその信号が入力されている間オンにする。これにより、負のデータが設定されているノード６と接続されている抵抗変化素子１２に電源電圧が１００ｎｓのパルス幅で印加される。これにより、抵抗変化素子１２を挟むノード６とプレート線ＰＬは、それぞれ接地電位および電源電位に設定されることになるため、抵抗変化素子１１に電位差が生じ、この抵抗変化素子１１に印加される電圧のパルス幅は１００ｎｓと比較的大きいので、その結果、抵抗変化素子１２がアモルファス状態（高抵抗状態）となる。
以上のようにして抵抗変化素子１１、１２の双方をアモルファス状態にすることにより、リセットシーケンス２１が終了する。なお、本実施の形態のリセットシーケンス２１では抵抗変化素子１１、１２を双方ともアモルファス状態としているが、双方とも結晶状態としてもよい。
次に、プレート線ＰＬを接地電位に戻した状態で、制御信号線ＣＬに１０ｎｓのパルス幅の信号を入力し、制御トランジスタ９、１０をその信号が入力されている間オンにする。これにより、正のデータが設定されているノード５と接続されている抵抗変化素子１１に電源電圧が１０ｎｓのパルス幅で印加される。これにより、抵抗変化素子１１を挟むノード５とプレート線ＰＬは、それぞれ電源電位および接地電位に設定されることになるため、抵抗変化素子１１に電位差が生じ、この抵抗変化素子１１に印加される電圧のパルス幅は１０ｎｓと比較的小さいので、その結果、抵抗変化素子１１が結晶状態（低抵抗状態）となる。一方、負のデータが設定されているノード６と接続されている抵抗変化素子１２には電圧が印加されない。なぜなら、抵抗変化素子１２を挟むノード６とプレート線ＰＬは、いずれも接地電位に設定されることになるため、抵抗変化素子１２に電位差が生じないからである。その結果、抵抗変化素子１２はアモルファス状態（高抵抗状態）を維持する。
以上のようにして、抵抗変化素子１１が低抵抗状態となり、抵抗変化素子１２が高抵抗状態を保持することにより、書き込みシーケンス２２が終了する。そして、この抵抗変化素子１１，１２の抵抗状態は電源が切断されても保存される。すなわち、不揮発である。
（ストア動作の変形例について）
本実施の形態の不揮発性フリップフロップの抵抗変化素子を用いたストア動作は次のようにして行うことも可能である。
第３図は、本発明の実施の形態１に係る不揮発性フリップフロップのストア動作の変形例を示すタイミングチャートである。第３図に示すように、この変形例のリセットシーケンス２１において、プレート線ＰＬを接地電位よりも低い電位に設定した状態で、制御信号線ＣＬに１０ｎｓのパルス幅の信号を供給して制御トランジスタ９、１０をオンにする。前述したように、これにより、正のデータが設定されているノード５と接続されている抵抗変化素子１１に電源電圧が１０ｎｓのパルス幅で印加される。その結果、抵抗変化素子１１がアモルファス状態（高抵抗状態）となる。
第２図に示す例では、抵抗変化素子１１に対して１００ｎｓのパルス幅で電源電圧を印加することによって抵抗変化素子１１をアモルファス状態とした。これに対し、変形例では、抵抗変化素子１１に対して１０ｎｓのパルス幅で電源電圧を印加することによって抵抗変化素子１１をアモルファス状態としている。これは、プレート線ＰＬを接地電位よりも低い電位に設定することにより、電源電圧よりも大きな電圧を抵抗変化素子１１に印加することができるためである。
次に、プレート線ＰＬを電源電位よりも高い電位に設定した状態で、制御信号線ＣＬに１０ｎｓのパルス幅の信号を入力し、制御トランジスタ９、１０をその信号が入力されている間オンにする。前述したように、これにより、負のデータが設定されているノード６と接続されている抵抗変化素子１２に電源電圧が１０ｎｓのパルス幅で印加される。その結果、抵抗変化素子１１がアモルファス状態（高抵抗状態）となる。
第２図に示す例では、抵抗変化素子１２に対して１００ｎｓのパルス幅で電源電圧を印加することによって抵抗変化素子１２をアモルファス状態とした。これに対し、変形例では、抵抗変化素子１２に対して１０ｎｓのパルス幅で電源電圧を印加することによって抵抗変化素子１２をアモルファス状態としている。これは、プレート線ＰＬを電源電位よりも高い電位に設定することにより、電源電圧よりも大きな電圧を抵抗変化素子１２に印加することができるためである。
以上のようにしてリセットシーケンス２１が終了する。変形例における書き込みシーケンス２２は、第２図に示す例における書き込みシーケンス２２と同様である。すなわち、プレート線ＰＬを接地電位に戻した状態で、制御信号線ＣＬに１０ｎｓのパルス幅の信号を供給して制御トランジスタ９、１０をオンにし、それによりノード５、６の電位に応じた電圧を抵抗変化素子１１、１２に１０ｎｓのパルス幅で印加する。これにより、正のデータが設定されているノード５と接続されている抵抗変化素子１１に電源電圧が印加され、抵抗変化素子１１が結晶状態（低抵抗状態）となる。
このように、変形例においても、書き込みシーケンス２２では制御トランジスタ９、１０に供給する信号のパルス幅は１０ｎｓとなる。その結果、変形例では、リセットシーケンス２１および書き込みシーケンス２２の何れにおいても、制御トランジスタ９、１０に供給する信号のパルス幅は１０ｎｓである。すなわち、第２図に示す例のように、リセットシーケンス２１と書き込みシーケンス２２とで異なるパルス幅の信号を制御トランジスタ９、１０に供給する必要はない。したがって、変形例では制御トランジスタ９、１０に供給する信号のパルス幅を一定にすることができ、パルス幅の制御を行う必要がないため、簡便な回路で実現することができるという利点がある。
なお、以上のストア動作において、どの程度のパルス幅の電圧を抵抗変化素子１１、１２に印加すればよいのかは、抵抗変化素子１１、１２が相変化を起こすのに必要な電荷量による。したがって、各ノード５、６とプレート線との電位差と、抵抗変化素子１１、１２が相変化を起こすのに必要な電荷量とに基づいて、抵抗変化素子１１、１２に印加する電圧のパルス幅が決定されることになる。この点については後述するリコール動作においても同様である。
第２図および第３図を参照して前述したストア動作は、通常フリップフロップ部４の電源が切断される直前に実施される。しかしながら、フリップフロップ部４が通常に動作している場合にこのようなストア動作を行うようにすれば、複数のフリップフロップ部４から構成されるフリップフロップ回路についてブロック単位で電源を切断することが可能となる。したがって、フリップフロップ回路の低消費電力化を実現することができる。
（リコール動作について）
次に、本実施の形態の不揮発性フリップフロップのリコール動作について説明する。第４図は、本発明の実施の形態１に係る不揮発性フリップフロップのリコール動作の一例を示すタイミングチャートである。
フリップフロップ部４の電源が切断されている状態において、抵抗変化素子１１、１２の一方がアモルファス状態（高抵抗状態）となっており、他方が結晶状態（低抵抗状態）となっている。第４図に示す例においては、抵抗変化素子１１が低抵抗状態となっており、抵抗変化素子１２が高抵抗状態となっている。
フリップフロップ部４の電源が切断されている場合、各ノード５、６の状態は不定である。したがって、制御トランジスタ９、１０に対してストア動作時よりも小さいパルス幅の電圧を印加するとともに、プレート線ＰＬを接地電位に設定する。これにより、各ノード５、６の電荷を放出させる。なお、フリップフロップ部４の電源が切断されている時間が長時間にわたる場合にはノード５、６の電位は実質的に接地電位となっているため、このような動作は不要である。
次に、制御トランジスタ９、１０がオンの状態のままプレート線ＰＬの電位を徐々に上昇させる。このようにしてプレート線ＰＬの電位を上昇させると、ノード５、６の電位も上昇する。ここで、抵抗変化素子１１、１２の抵抗が２桁程度異なる状態にあるため、低抵抗状態である抵抗変化素子１１に接続されているノード５の方が、高抵抗状態である抵抗変化素子１２に接続されているノード６と比べて、より速く電位が上昇する。このとき、フリップフロップ部４の電源をオンにするのとほぼ同時に制御トランジスタ９、１０をオフすることによって、ノード５、６にデータをリコールすることができる。このようにしてノード５、６にデータをリコールすることができるのは、フリップフロップ部４の電源がオンにされた場合、ノード５、６間の電位差がわずかであっても、その差に応じて一方のノードの電位が接地電位に設定され、他方のノードの電位が電源電位に設定されるためである。
なお、この場合、プレート線ＰＬの電位が電源電位に到達する前に制御トランジスタ９、１０がオフにされるため、抵抗変化素子１１、１２の状態が変化することなくリコール動作が完了することになる。
以上の処理において、プレート線ＰＬの電位が電源電位に留まる時間を制御トランジスタ９、１０に入力される信号のパルス幅よりも短くした場合、抵抗変化素子１１、１２にデータ書き込みされることなくリコール動作を行うことができる。そのため、再ストア動作は不要である。
また、プレート線ＰＬの電位を電源電位よりも低い値までしか上昇させないことによっても、抵抗変化素子１１、１２にデータ書き込みされることなくリコール動作を行うことができる。したがってこの場合も再ストア動作は不要である。
また、前述したリコール動作時において、スイッチングトランジスタ７、８および制御トランジスタ９、１０をオンにし、その後プレート線ＰＬの電位を接地電位とする。次に、ビット線ＢＬ１、ＢＬ２の電位を接地電位から電源電位に上昇させた後にフリップフロップ部４の電源を投入する。このような制御を行うことによって、ビット線ＢＬ１、ＢＬ２に導出されるデータを用いてリコールを行うことができる。したがって、同一のセルが集積されたメモリデバイスおよび不揮発性ロジックにおいて、セル単位でのリコール動作が可能となる。
以上のように、抵抗変化素子として相変化材料を用いた本実施の形態の不揮発性フリップフロップにおいては、抵抗変化素子の抵抗の変化率が２桁以上であること、抵抗を変化させるために電圧または電流のパルスで容易に行えること、データの書き込みおよび読み出しを同一の端子を用いて行うことができるため回路構成が単純であること、などの利点がある。
前述したように、通常の場合ではフリップフロップ部４の電源がオフになる前にストア動作を行い、電源がオンとなった場合、または電源がオンになる前に、データを帰還回路部３に読み出すことによってリコール動作を行う。しかしながら、フリップフロップ部４の電源がオンにある間に、このようなストア動作およびリコール動作を行うことにより、データの一次保存用として本発明の不揮発性フリップフロップを利用してもよいことは言うまでもない。
本実施の形態では、抵抗変化素子１０、１１にパルスを印加して抵抗値を変化させるためにプレート線ＰＬ以外の特別な書き込みラインは不要であるため、回路が簡便になる。また、相変化材料からなる抵抗変化素子１０、１１では、抵抗値の変化が２桁程度以上得られる。したがって、前述した従来例の強誘電体キャパシタを用いた場合のように、微妙な容量変化をセンスする必要がなく、ストア動作およびリコール動作の信頼性が向上する。
なお、本実施の形態では、ワード線ＷＬに接続されたスイッチングトランジスタ７、８を設けているが、このスイッチングトランジスタ７、８の代わりにワード線ＷＬの駆動によって開閉するインバータゲートを用いてもよい。また、本実施の形態では、２つのトランジスタからなる一対のインバータ１、２によって帰還回路部３が構成されているが、抵抗とトランジスタとを電源電位、接地電位間に接続することによって帰還回路部を構成するようにしてもよい。
（実施の形態２）
実施の形態１の不揮発性フリップフロップは抵抗変化素子として相変化材料を用いた。これに対して、実施の形態２の不揮発性フリップフロップは、抵抗変化素子として強誘電体を用いている。
（不揮発性フリップフロップの構成について）
第６図は、本発明の実施の形態２に係る不揮発性フリップフロップの構成を示す回路図である。第６図に示すとおり、抵抗変化素子６１、６２はそれぞれ、強誘電体６３、６４とスイッチング素子（ＭＩＳトランジスタ）６５、６６とを備えている。この抵抗変化素子６１、６２は、半導体基板上に形成されたＭＩＳトランジスタ６５、６６のゲート酸化膜の一部に強誘電体６３を用いた強誘電体ゲートトランジスタである。したがって、以下では抵抗変化素子６１、６２を強誘電体ゲートトランジスタ６１、６２と呼ぶことにする。
（強誘電体ゲートトランジスタの構成について）
第７図は、本発明の実施の形態２に係る不揮発性フリップフロップが備える強誘電体ゲートトランジスタの構成を模式的に示す断面図である。第６図を併せて参照すると、第７図に示すように、本実施の形態の不揮発性フリップフロップが備える強誘電体ゲートトランジスタ６１は、シリコンからなる半導体基板７０の表面にソース領域およびドレイン領域１０１、１０２が形成され、このソース領域およびドレイン領域１０１、１０２の間のチャネル領域１０３上に、絶縁膜７１、フローティング電極７２、強誘電体６３（６４）、上部電極７４が順に積層されて構成されている。本実施の形態では、強誘電体ゲートトランジスタ６１、６２はｎチャネル型ＭＩＳトランジスタである。
強誘電体ゲートトランジスタの構造にはいくつかの種類がある。例えば、強誘電体をシリコン基板のような半導体基板上に直接形成したゲート電極（Ｍ）−強誘電体（Ｆ）−半導体基板（Ｓ）の構造はＭＦＳ構造と呼ばれる。また、強誘電体を半導体基板上に直接形成することが困難であるために、半導体基板と強誘電体との間に絶縁膜層（Ｉ）が形成された構造はＭＦＩＳ構造と呼ばれる。さらに、強誘電体と絶縁膜層との間にフローティング電極が形成された構造はＭＦＭＩＳ構造と呼ばれる。本実施の形態の不揮発性フリップフロップが備える強誘電体ゲートトランジスタはＭＦＭＩＳ構造をなしている。
なお、強誘電体６３としては、ＳｒＢｉ２Ｔａ２Ｏ９などのビスマスを基本とする材料、またはＰＺＴ（ＰｂＺｒＴｉＯ３）などのＰｂ系の材料を用いることができる。
このように構成された強誘電体ゲートトランジスタ６１、６２が備える強誘電体６３、６４の一端は、半導体基板７０、絶縁膜７１、およびフローティング電極７２で構成されるＭＩＳトランジスタ６５、６６のゲート部（フローティング電極７２）と接続されている。このＭＩＳトランジスタ６５、６６の主端子部（ソース領域およびドレイン領域１０１、１０２）は、共通のプレート線ＰＬとノード５、６とにそれぞれ接続されている。
また、強誘電体ゲートトランジスタ６１が備える強誘電体６３の他端は、上部電極７４およびスイッチング素子６８を介してビット線ＢＬ２と接続されるとともに、上部電極７４を介して強誘電体ゲートトランジスタ６２が備える半導体基板７０と接続されている。一方、強誘電体ゲートトランジスタ６２が備える強誘電体６４の他端は、上部電極７４およびスイッチング素子６７を介してビット線ＢＬ１と接続されるとともに、上部電極７４を介して強誘電体ゲートトランジスタ６１が備える半導体基板７０と接続されている。
さらに、スイッチング素子６７、６８のゲート部は、共通の第２のワード線ＷＬ２に接続されている。
なお、本実施の形態の不揮発性フリップフロップのその他の構成については、ワード線ＷＬが第１のワード線ＷＬ１となっている以外は実施の形態１の場合と同様であるので同一符号を付して説明を省略する。
強誘電体ゲートトランジスタ６１、６２は、上部電極７４と半導体基板７０との間に電圧を印加して強誘電体６３、６４の分極を生じさせる。そのときに絶縁膜７１に誘起される電荷によって、ＭＯＳトランジスタの閾値（Ｖｔ）が変化する。この閾値（Ｖｔ）の変化に応じて、強誘電体ゲートトランジスタ６１、６２としては、その抵抗値が変化するので、強誘電体ゲートトランジスタ６１、６２は抵抗変化素子として機能する。
本実施の形態ではこのような原理を利用してデータを記憶する。すなわち、上部電極７４と半導体基板７０との間に印加する電圧を順方向または逆方向に変化させることによって、強誘電体６３、６４の分極の方向を変化させる。そして、その変化に対応するＶｔ値により、１または０のデータを記憶する。
第７図に示したように、強誘電体ゲートトランジスタ６１、６２がｎチャネル型である場合、半導体基板７０に正バイアスの電圧が印加されると、チャネル方向へ順バイアスとなり、電流が流れてしまうおそれがある。そのため、ソース領域およびドレイン領域１０１、１０２をフローティング電位に設定するなどによって順バイアス電流を防止することが必要になる。
なお、強誘電体６３、６４を分極させるために別の手順を採用してもよい。例えば、半導体基板７０の電位を接地電位に設定しておき、上部電極７４に正または負のバイアス電圧を印加することによって、強誘電体６３、６４の分極の方向を変化させるようにしてもよい。
（通常の動作について）
以下、本実施の形態の不揮発性フリップフロップの動作について説明する。
通常時の動作については実施の形態１の場合と同様であるので説明を省略する。なお、この通常時においては、スイッチング素子６７、６８はオフにされている。そのため、ビット線ＢＬ１、ＢＬ２と強誘電体ゲートトランジスタ６１、６２とはそれぞれ電気的に分離された状態になっている。
（ストア動作について）
本実施の形態の不揮発性フリップフロップのストア動作は次のように行われる。第６図において、フリップフロップ部４の電源をオフにする前に、第２のワード線ＷＬ２を駆動してスイッチング素子６７、６８をオンにする。予めビット線ＢＬ１、ＢＬ２に一対の逆論理のデータを設定しておくと、強誘電体ゲートトランジスタ６１、６２の上部電極７４および半導体基板７０に１または０、すなわち電源電位または接地電位がそれぞれ設定される。その結果、一対の強誘電体６３、６４は分極の方向が互いに逆方向に設定されることになる。そして、半導体基板７０に負のバイアス電圧が印加された方の強誘電体ゲートトランジスタ６１または６２のＶｔ値が高い状態となる。一方、半導体基板７０に正のバイアス電圧が印加された方の強誘電体ゲートトランジスタ６１または６２のＶｔ値が低い状態となる。なお、以下では説明の便宜上、強誘電体ゲートトランジスタ６２のＶｔ値が高い状態にあり、強誘電体ゲートトランジスタ６１のＶｔ値が低い状態にあると仮定する。
以上のようにしてストア動作が完了する。このストア動作により得られた抵抗変化素子６１、６２の強誘電体６３、６４の分極状態はバイアス電圧が印加されなくなっても保存されている。そのため、次のようなリコール動作が可能となる。
（リコール動作について）
本実施の形態の不揮発性フリップフロップのリコール動作は、実施の形態１の場合と基本的には同様であり、強誘電体ゲートトランジスタの抵抗差を利用して行われる。
まず、一対のビット線ＢＬ１、ＢＬ２の電位を接地電位とした状態で、第１のワード線ＷＬ１を駆動してスイッチングトランジスタ７、８をオンにする。これにより、帰還回路部３の各ノード５、６の電位が接地電位となる。
次に、制御信号線ＣＬを駆動して制御トランジスタ９、１０をオンにした後、プレート線ＰＬの電位を徐々に上昇させるとともに、帰還回路部３のインバータ１、２の電源電位を上昇させる。このとき、Ｖｔ値が高い状態にある抵抗変化素子６２は高抵抗状態となり、Ｖｔ値が低い状態にある抵抗変化素子６１は低抵抗状態となる。したがって、実施の形態１の場合と同様に、低抵抗状態の抵抗変化素子６１に接続されているノード５の電位上昇が速く、高抵抗状態の抵抗変化素子６２に接続されているノード６の電位上昇が遅くなる。このとき、フリップフロップ部４の電源をオンにするのとほぼ同時に制御トランジスタ９、１０をオフすることによって、ノード５、６にデータをリコールすることができる。
なお、このとき、抵抗変化素子６１、６２の上部電極７４へは０バイアス電圧を印加しているが、このように０バイアス電圧の印加時であっても高抵抗状態または低抵抗状態を保つことができるように抵抗変化素子６１、６２の設計を行えば安定動作が可能となる。
（実施の形態２の変形例１について）
ところで、一対の抵抗変化素子６１、６２のＶｔ値を高い状態に設定し、上部電極７４へ印加するバイアス電圧が０である場合にスイッチング素子６５、６６がオフとなるようにＶｔ値を設定するようにすれば、制御信号線ＣＬおよび制御トランジスタ９、１０が不要となる（第８図参照）。
第８図に示すように、制御信号線および制御トランジスタがない構成であっても、通常の動作時においては、強誘電体ゲートトランジスタ６１、６２はオフ状態となるため、ノード５、６に電気的な影響が与えられることはない。
この場合に、ストア動作時にフリップフロップ部４の電源をオフにしてハイインピーダンス状態とし、プレート線ＰＬも同様にハイインピーダンス状態とすれば、抵抗変化素子６１、６２へのデータ書き込みを行うことができる。
一方リコール時には、０バイアス電圧が印加された場合にＭＩＳトランジスタ６５、６６がオフになるようにＶｔ値が設定されている。そのため、強誘電体ゲートトランジスタ６１、６２の双方のゲート部（フローティング電極７２）にＶｔ値以上の電圧を印加するか、または何れか一方のゲート部がオンになる電圧を双方のゲート部に印加することによってリコール動作が行われる。
また他の例として、第９図に示す構成としてもよい。第９図に示すように、この構成では、強誘電体ゲートトランジスタ６１、６２が備える強誘電体６３、６４の一端はＭＩＳトランジスタ６５、６６のゲート部にそれぞれ接続されている。そして、強誘電体６３、６４の他端は、上部電極７４およびスイッチング素子６７、６８を介してビット線ＢＬ１、ＢＬ２とそれぞれ接続されている。なお、その他の構成については第６図に示す場合と同様である。
（実施の形態２の変形例２について）
さらに他の例として、第１０図に示す構成としてもよい。第１０図に示すように、この構成では、ビット線ＢＬ１、ＢＬ２に加えて別途ビット線ＢＬ３、ＢＬ４を設けている。そして、強誘電体６３、６４の他端が、上部電極７４およびスイッチング素子６７、６８を介してビット線ＢＬ３、ＢＬ４とそれぞれ接続されている。なお、その他の構成については第９図に示す場合と同様である。
これらの第９図および第１０図に示す構成においては、強誘電体ゲートトランジスタにおいて、書き込みを半導体基板と上部電極との間で行う場合において、半導体基板の電位を接地電位で一定とし、上部電極に印加する電圧をプラスおよびマイナス電位とすることにして書き込みを行う。上部電極の電位をプラスまたはマイナスに設定するため、ビットラインＢＬ１、ＢＬ２の電位がフリップフロップ部４に書き込む電圧と異なることになる。そのため、フリップフロップ部４に書き込む通常動作以外にデータを書き込む必要がある。なお、第１０図に示すように、別途ビット線ＢＬ３、ＢＬ４を設けた場合、フリップフロップ部４の動作とは別に強誘電体ゲートトランジスタに書き込みを行うことができるようになる。
（実施の形態３）
実施の形態３の不揮発性フリップフロップは、実施の形態２の場合と同様にして不揮発性抵抗変化素子として強誘電体ゲートトランジスタを用いている。実施の形態３が実施の形態２と異なる点は、半導体層上に形成された強誘電体の分極によってその半導体層の空乏層の厚みを変化させることにより、当該半導体層の抵抗を変化させることにある。
（不揮発性フリップフロップの構成について）
本実施の形態の不揮発性フリップフロップの全体の構成については、第６図を参照して前述した実施の形態１の場合と同様であるので説明を省略する。
（強誘電体ゲートトランジスタの構成について）
第１１図は、本発明の実施の形態３に係る不揮発性フリップフロップが備える強誘電体ゲートトランジスタの構成を模式的に示す断面図である。第６図を併せて参照すると、第１１図に示すように、本実施の形態の不揮発性フリップフロップが備える抵抗変化素子６１は、シリコンからなる半導体層８１上に、強誘電体６３、上部電極８２が順に積層されて構成されている。なお、実施の形態１の場合と同様に、強誘電体６３と半導体層８１との間に絶縁体層を設けてもよい。
以上のように構成された抵抗変化素子６１において、上部電極８２と半導体層８１との間に電圧を印加して強誘電体６３の分極を反転させると、半導体層８１の空乏層の厚みが変化する。このとき、半導体層８１の面内方向の抵抗値は空乏層の厚み変化に相当する分だけ変化することになる。この空乏層の厚みの変化に応じて、強誘電体ゲートトランジスタとしては、その抵抗値が変化するので、強誘電体ゲートトランジスタは抵抗変化素子として機能する。
本実施の形態ではこのような原理を利用してデータを記憶する。すなわち、上部電極８２と半導体層８１との間に印加する電圧を順方向または逆方向に変化させることによって、強誘電体６３の分極の方向を変化させる。そして、その分極の方向の変化に対応して変化する空乏層の厚みにより、１または０のデータを記憶する。
なお、本実施の形態の場合、通常のシリコン基板上にトランジスタを作製する場合と異なり、半導体層８１の空乏層の厚みの変化を利用するだけであるため、半導体層８１の材料の選択肢は広がる。例えば、シリコンの他にも、ＡｌＮ、ＺｎＯ、ＩｎＯ２などの酸化物半導体により半導体層８１を構成してもよい。
以下、本実施の形態の不揮発性フリップフロップの動作について説明する。
通常時の動作については実施の形態１の場合と同様であるので説明を省略する。
（ストア動作について）
本実施の形態の不揮発性フリップフロップのストア動作は次のように行われる。実施の形態２の場合と同様にして、抵抗変化素子６１、６２の上部電極８２または半導体層８１に１または０、すなわち電源電位または接地電位をそれぞれ設定することによって、一対の強誘電体６３、６４の分極の方向を互いに逆方向に設定する。この場合、上部電極８２に正のバイアス電圧が印加された方の抵抗変化素子６１または６２の半導体層８１の空乏層８３の厚みは大きくなる（第１２図（ａ）参照）。一方、半導体基板８１に正のバイアス電圧が印加された方の抵抗変化素子６１または６２の半導体基板８１の空乏層８３の厚みは小さくなる（第１２図（ｂ）参照）。なお、以下では、説明の便宜上、抵抗変化素子６２が備える半導体層８１の空乏層８３の厚みが大きく、抵抗変化素子６１が備える半導体層８１の空乏層８３の厚みが小さいと仮定する。
以上のようにしてストア動作が完了する。
（リコール動作について）
次に、本実施の形態の不揮発性フリップフロップのリコール動作について説明する。
実施の形態２の場合と同様にして帰還回路部３の各ノード５、６の電位が接地電位とした後、制御トランジスタ９、１０をオンにし、プレート線ＰＬの電位を徐々に上昇させるとともに、帰還回路部３のインバータ１、２の電源電位を上昇させる。このとき、空乏層８３の厚みが大きい半導体層８１を備える抵抗変化素子６２は高抵抗状態となり、空乏層８３の厚みが小さい半導体層８１を備える抵抗変化素子６１は低抵抗状態となる。したがって、実施の形態１の場合と同様に、低抵抗状態の抵抗変化素子６１に接続されているノード５の電位上昇が速く、高抵抗状態の抵抗変化素子６２に接続されているノード６の電位上昇が遅くなる。このとき、フリップフロップ部４の電源をオンにするのとほぼ同時に制御トランジスタ９、１０をオフすることによって、ノード５、６にデータをリコールすることができる。
実施の形態２における強誘電体ゲートトランジスタでは、ソースおよびドレインがデータの読み出しの端子になっている。一方、実施の形態３における抵抗変化素子では、半導体層の面内方向の抵抗値の変化を検知できる２点がデータの読み出しの端子になっている。また、何れの実施の形態でも、上部電極と半導体基板との間に電圧を印加することによって強誘電体の分極を反転させ、これによりデータの書き込みを行っているため、上部電極および半導体基板がデータの書き込みの端子になっている。
すなわち、実施の形態２および実施の形態３における抵抗変化素子は、データの書き込みと読み出しとで異なった２つの端子を用いることが可能な４端子素子であることが必要である。したがって、そのような４端子素子であれば、本発明に適用可能である。
（その他の事項）
前述した各実施の形態の不揮発性フリップフロップをマルチプレクサまたはルックアップテーブルを有するフィールドプログラマブルデバイスへ適用した場合、高速にプログラムデータを復活させることができるとともに、フリップフロップ部の通常動作にプログラムデータを抵抗変化素子にストアすることができるようになる。
また、ロジックデバイスで多用されるフリップフロップを本発明の各実施の形態の不揮発性フリップフロップにすることによって、ロジック部分の処理途中のデータなどをフリップフロップ部の近傍で保持することが可能になる。したがって、外部のメモリが不要となるばかりでなく、処理の高速化が図られる。また、不揮発の特性を利用して回路ブロックごとなどの回路規模が小さい範囲で電源を頻繁にオフにすることが可能になるため、消費電力の低減化が図られる。また、フリップフロップが不揮発動作となるため、フリップフロップを基本型とするシフトレジスタなどのデータを保存することができる。このとき、通常の場合はクロックによってデータが移動する構造となっているが、本発明の各実施の形態の不揮発性フリップフロップを用いた場合には不揮発動作が可能になるため、非同期回路などへの適用が可能になるという利点もある。
さらに、本発明の各実施の形態の不揮発性フリップフロップを、複数のビット線および複数のワード線の交点にマトリックス状に配置することによって、通常動作時はＳＲＡＭなどと同等の速度でデータの読み書きを行い、フリップフロップ部の電源がオフになる場合には不揮発動作を行うといった、２つのモードを有した半導体メモリ装置を実現することができる。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
〔産業上の利用の可能性〕
本発明に係る不揮発性フリップフロップは、携帯型端末における不揮発性メモリとして有用である。
【図面の簡単な説明】
第１図は、本発明の実施の形態１に係る不揮発性フリップフロップの構成を示す回路図である。
第２図は、本発明の実施の形態１に係る不揮発性フリップフロップのストア動作の一例を示すタイミングチャートである。
第３図は、本発明の実施の形態１に係る不揮発性フリップフロップのストア動作の変形例を示すタイミングチャートである。
第４図は、本発明の実施の形態１に係る不揮発性フリップフロップのリコール動作の一例を示すタイミングチャートである。
第５図は、本発明の実施の形態１に係る不揮発性フリップフロップの半導体素子周辺の配線領域の構成を模式的に示す断面図である。
第６図は、本発明の実施の形態２に係る不揮発性フリップフロップの構成を示す回路図である。
第７図は、本発明の実施の形態２に係る不揮発性フリップフロップが備える強誘電体ゲートトランジスタの構成を模式的に示す断面図である。
第８図は、本発明の実施の形態２に係る不揮発性フリップフロップの構成の他の例を示す回路図である。
第９図は、本発明の実施の形態２に係る不揮発性フリップフロップの構成の他の例を示す回路図である。
第１０図は、本発明の実施の形態２に係る不揮発性フリップフロップの構成の他の例を示す回路図である。
第１１図は、本発明の実施の形態３に係る不揮発性フリップフロップが備える強誘電体ゲートトランジスタの構成を模式的に示す断面図である。
第１２図（ａ）および（ｂ）は、本発明の実施の形態３に係る不揮発性フリップフロップが備える強誘電体ゲートトランジスタの半導体基板の空乏層の厚みの変化を概念的に示す断面図である。
第１３図は、従来の不揮発性メモリの構成を示す回路図である。
【図１】
2003085741.tif 000003
【図２】
2003085741.tif 000004
【図３】
2003085741.tif 000005
【図４】
2003085741.tif 000006
【図５】
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【図６】
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【図７】
2003085741.tif 000009
【図８】
2003085741.tif 000010
【図９】
2003085741.tif 000011
【図１０】
2003085741.tif 000012
【図１１】
2003085741.tif 000013
【図１２】
2003085741.tif 000014
【図１３】
2003085741.tif 000015
【手続補正書】
【提出日】平成16年7月16日(2004.7.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
一対の逆論理のデータを記憶するための一対の記憶ノードを有するフリップフロップ部と、
前記一対の記憶ノードとそれぞれ接続され、その抵抗が保存可能に変化する一対の不揮発性抵抗変化素子とを備え、
ストア動作において、前記一対の記憶ノードのそれぞれの電位に応じて、前記一対の不揮発性抵抗変化素子の抵抗を変化させ、
リコール動作において、前記一対の記憶ノードのそれぞれを前記一対の不揮発性抵抗変化素子の抵抗の差に応じた電位にすることが可能なように構成された、
不揮発性フリップフロップ。
【請求項２】
ストア動作において、前記一対の記憶ノードのそれぞれの電位に応じて、前記一対の不揮発性抵抗変化素子の一方を高抵抗状態にするとともに他方を低抵抗状態にし、
リコール動作において、前記一対の不揮発性抵抗変化素子の抵抗の差に応じて、前記一対の記憶ノードの一方を高電位にするとともに他方を低電位にするように構成された、
請求項１に記載の不揮発性フリップフロップ。
【請求項３】
前記一対の不揮発性抵抗変化素子は、いずれもアモルファス状態においては高抵抗状態となり、結晶状態においては低抵抗状態となる相変化材料で構成されている、
請求項２に記載の不揮発性フリップフロップ。
【請求項４】
ストア動作において、前記一対の不揮発性抵抗変化素子の一方がアモルファス状態となり、他方が結晶状態となる、
請求項３に記載の不揮発性フリップフロップ。
【請求項５】
前記一対の記憶ノードと一対の不揮発性抵抗変化素子との間には一対のスイッチング素子が挟まれており、
前記一対の不揮発性抵抗変化素子はプレート線と接続されており、
前記一対の記憶ノードの一方の電位が高電位であって、他方の電位が低電位であって、
前記一対のスイッチング素子がオン状態にされて前記一対の記憶ノードと前記プレート線との間に電位差を生じさせることにより、前記一対の不揮発性抵抗変化素子の一方をアモルファス状態にするとともに他方を結晶状態にする、
請求項４に記載の不揮発性フリップフロップ。
【請求項６】
前記一対の記憶ノードと前記プレート線との間に電位差を生じさせて、前記一対の不揮発性抵抗変化素子の双方をアモルファス状態とした後、
前記一対の不揮発性抵抗変化素子のいずれか一方を結晶状態に変化させることにより、
前記一対の不揮発性抵抗変化素子の一方をアモルファス状態にするとともに他方を結晶状態にする、
請求項５に記載の不揮発性フリップフロップ。
【請求項７】
前記プレート線に高電位の電圧を印加することにより、低電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子をアモルファス状態にし、
前記プレート線に低電位の電圧を印加することにより、高い電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子をアモルファス状態にすることにより、
前記一対の不揮発性抵抗変化素子の双方をアモルファス状態とする、
請求項６に記載の不揮発性フリップフロップ。
【請求項８】
前記プレート線に低電位の電圧を印加することにより、高電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子をアモルファス状態にし、
前記プレート線に高電位の電圧を印加することにより、低い電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子をアモルファス状態にすることにより、
前記一対の不揮発性抵抗変化素子の双方をアモルファス状態とする、
請求項６に記載の不揮発性フリップフロップ。
【請求項９】
双方ともアモルファス状態となっている一対の不揮発性抵抗変化素子のうち、前記プレート線に低電位の電圧を印加することにより、高電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子を結晶状態にすることにより、
前記一対の不揮発性抵抗変化素子のいずれか一方を結晶状態に変化させる、
請求項６に記載の不揮発性フリップフロップ。
【請求項１０】
双方ともアモルファス状態となっている一対の不揮発性抵抗変化素子のうち、前記プレート線に高電位の電圧を印加することにより、低電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子を結晶状態にすることにより、
前記一対の不揮発性抵抗変化素子のいずれか一方を結晶状態に変化させる、
請求項６に記載の不揮発性フリップフロップ。
【請求項１１】
前記一対の記憶ノードと前記プレート線との間に電位差を生じさせて、前記一対の不揮発性抵抗変化素子の双方を結晶状態とした後、
前記一対の不揮発性抵抗変化素子のいずれか一方をアモルファス状態に変化させることにより、
前記一対の不揮発性抵抗変化素子の一方をアモルファス状態にするとともに他方を結晶状態にする、
請求項５に記載の不揮発性フリップフロップ。
【請求項１２】
前記プレート線に高電位の電圧を印加することにより、低電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子を結晶状態にし、
前記プレート線に低電位の電圧を印加することにより、高い電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子を結晶状態にすることにより、
前記一対の不揮発性抵抗変化素子の双方を結晶状態とする、
請求項１１に記載の不揮発性フリップフロップ。
【請求項１３】
前記プレート線に低電位の電圧を印加することにより、高電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子を結晶状態にし、
前記プレート線に高電位の電圧を印加することにより、低い電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子を結晶状態にすることにより、
前記一対の不揮発性抵抗変化素子の双方を結晶状態とする、
請求項１１に記載の不揮発性フリップフロップ。
【請求項１４】
双方とも結晶状態となっている一対の不揮発性抵抗変化素子のうち、前記プレート線に低電位の電圧を印加することにより、高電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子をアモルファス状態にすることにより、
前記一対の不揮発性抵抗変化素子のいずれか一方をアモルファス状態に変化させる、
請求項１１に記載の不揮発性フリップフロップ。
【請求項１５】
双方とも結晶状態となっている一対の不揮発性抵抗変化素子のうち、前記プレート線に高電位の電圧を印加することにより、低電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子をアモルファス状態にすることにより、
前記一対の不揮発性抵抗変化素子のいずれか一方をアモルファス状態に変化させる、
請求項１１に記載の不揮発性フリップフロップ。
【請求項１６】
リコール動作において、
前記一対のスイッチング素子がオン状態にされ、前記プレート線の電位を接地電位から電源電位に向けて上昇させ、
前記フリップフロップ部の電源がオンにされるとともに前記一対のスイッチング素子がオフ状態にされることにより、前記一対の記憶ノードの一方を高電位にするとともに他方を低電位にする、
請求項５に記載の不揮発性フリップフロップ。
【請求項１７】
前記一対の不揮発性抵抗変化素子は、強誘電体と少なくとも前記強誘電体の一端にゲート電極が接続されたＭＩＳトランジスタとをそれぞれ有し、
前記一対の記憶ノードの電位に応じてそれぞれの強誘電体の分極が変化し、前記分極に応じてそれぞれの前記ＭＩＳトランジスタの抵抗が変化するように構成された、
請求項１に記載の不揮発性フリップフロップ。
【請求項１８】
前記一対の不揮発性抵抗変化素子は、それぞれの前記強誘電体の分極に応じて前記ＭＩＳトランジスタのＶｔ値が変化することにより、前記ＭＩＳトランジスタの抵抗が変化する、請求項１７に記載の不揮発性フリップフロップ。
【請求項１９】
ストア動作において、前記一対の記憶ノードのそれぞれの電位に応じて、前記一対の不揮発性抵抗変化素子の一方のＭＩＳトランジスタを高Ｖｔ値とすることにより高抵抗状態にするとともに、他方のＭＩＳトランジスタを低Ｖｔ値とすることにより低抵抗状態にし、
リコール動作において、前記一対の不揮発性抵抗変化素子のＭＩＳトランジスタの抵抗の差に応じて、前記一対の記憶ノードの一方を高電位にするとともに他方を低電位にするように構成された、請求項１８に記載の不揮発性フリップフロップ。
【請求項２０】
前記一対の不揮発性抵抗変化素子は、それぞれの前記強誘電体の分極に応じて前記ＭＩＳトランジスタの空乏層の厚みが変化することにより、前記ＭＩＳトランジスタの抵抗が変化する、請求項１７に記載の不揮発性フリップフロップ。
【請求項２１】
ストア動作において、前記一対の記憶ノードのそれぞれの電位に応じて、前記一対の不揮発性抵抗変化素子の一方のＭＩＳトランジスタの空乏層の厚みを大きくすることにより前記一方のＭＩＳトランジスタを高抵抗状態にするとともに、他方のＭＩＳトランジスタの空乏層の厚みを小さくすることにより他方のＭＩＳトランジスタを低抵抗状態にし、
リコール動作において、前記一対の不揮発性抵抗変化素子のＭＩＳトランジスタの抵抗の差に応じて、前記一対の記憶ノードの一方を高電位にするとともに他方を低電位にするように構成された、請求項２０に記載の不揮発性フリップフロップ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通常時にはフリップフロップにより高速に動作する一方で、電源断時などにおいては抵抗変化素子を用いて不揮発性の動作が可能な不揮発性フリップフロップに関する。
【背景技術】
【０００２】
近年の携帯型端末の普及などに伴って、半導体素子の小型化、低消費電力化の要求が高まっている。そのため、このような携帯型端末において不揮発性メモリの必要性が高まってきている。
【０００３】
現在、不揮発性メモリとしてはフラッシュメモリおよび強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）などが実用化されている。また、携帯型端末の場合、小型化を図る必要があるため、不揮発性メモリがシリコンデバイスに混載されることもある。
【０００４】
シリコンを中心に構成されるデータ処理素子では、小型化、低消費電力化のみならず、高速化も求められており、いかに高速データ処理を小型、低消費電力で行うのかが課題となっている。
【０００５】
ところで、不揮発性メモリとして代表的なフラッシュメモリは、書き込み動作が遅く、しかも高電圧を必要とする。したがって、携帯型端末に内蔵させる不揮発性メモリとしては不向きである。
【０００６】
一方、強誘電体メモリは、フラッシュメモリと比べて低消費電力で高速動作が可能である。しかしながら、強誘電体メモリをシリコンデバイスに混載する場合、強誘電体の成膜温度が高く、しかも電極にＰｔ（プラチナ）などの貴金属が必要になるなど、プロセスコストが増大するといった問題がある。
【０００７】
また、不揮発性メモリをシリコンデバイスに混載せず、外付けで回路を構成する場合、実装面積が増大するため、機器の小型化および軽量化を実現することができない。さらに、シリコン素子で構成された論理デバイスの動作速度は、不揮発性メモリよりも高速であるため、不揮発性メモリへのデータの入出力が速度のオーバーヘッドとなってしまうという問題がある。
【０００８】
そこで、シリコンデバイスの高速化と、不揮発性メモリの不揮発性であるという利点とを併せた回路構成として、例えば特開２０００−２９３８８９号公報、特開２０００−４８５７６号公報に提案されているような不揮発性回路が提案されている。
【０００９】
これらの公報では、シリコンデバイスで多く用いられるフリップフロップ（ＦＦ）回路と強誘電体キャパシタとを組み合わせ、通常は従来のシリコン論理素子と同様に高速に動作し、必要なときに強誘電体キャパシタへのデータ書き込みを行っている。
【００１０】
以下、特開２０００−２９３８８９号公報の詳細について説明する。図１３は、従来の不揮発性メモリの構成を示す回路図である。図１３に示すように、２つのインバータ１０１、１０２は互いの入力と出力とが接続されてフリップフロップ１０３を構成している。このフリップフロップ１０３の２つのノードＱ０、Ｑ１はそれぞれ、トランスファゲートとして機能するＮＭＯＳトランジスタＭ０、Ｍ１を介してビット線ＢＬＮ、ＢＬＴに接続されている。また、ＮＭＯＳトランジスタＭ０、Ｍ１のゲート電極は、共通のワード線ＷＬに接続されている。
【００１１】
また、一端が共通のプレート線ＰＬに接続された強誘電体キャパシタＦ０、Ｆ１は、ノードＱ０、Ｑ１にそれぞれ接続されている。さらに、プレート線ＰＬはプレート線駆動回路１０４に接続されている。
【００１２】
なお、特開２０００−４８５７６号公報では、各ノードＱ０、Ｑ１と各強誘電体キャパシタＦ０、Ｆ１との間にＦＥＴが設けられているが、強誘電体キャパシタＦ０、Ｆ１を用いる基本的な構成はこれらの公報に共通している。
【００１３】
以上のように構成された従来例において、通常時は一般のフリップフロップと同様の動作を行う。一方、電源断時などにおいては強誘電体キャパシタＦ０、Ｆ１への書き込み（ストア）を実行する。この場合、まず通常時では１／２Ｖｃｃ（電源電圧）に設定されているプレート線ＰＬをＶｃｃに設定する。これにより、一対の強誘電体キャパシタＦ０、Ｆ１へは、各ノードＱ０、Ｑ１の電位に応じてそれぞれ逆向きの電界が印加されることになる。したがって、一対の強誘電体キャパシタＦ０、Ｆ１の分極はそれぞれ逆向きに設定されることになる。
【００１４】
一方、強誘電体キャパシタＦ０、Ｆ１からの読み出し（リコール）を行う場合、電源投入と同時にプレート線ＰＬの電位を上昇させる。この場合、分極状態によって、一対の強誘電体キャパシタＦ０、Ｆ１の一方では分極反転が生じ、他方では分極反転が生じない。その結果、実効的なキャパシタンスが異なるため、プレート線ＰＬの電位上昇に伴う各ノードＱ０、Ｑ１の電位上昇に差が生じる。この差を利用してフリップフロップ１０３内部の電位を再設定することにより、リコール動作を終了する。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
以上のような従来例においては以下のような問題がある。第１に、前述したとおり、強誘電体は高温での成膜が必要であるとともに、還元雰囲気に弱い。そのため、素子の製造プロセスにおけるエッチング処理、水素還元処理後の酸化処理、および水素による還元を防ぐためのバリア層の形成処理などの追加工程が必要となる。これにより、製造コストが増大するのみならず、微細化を達成することができない。
【００１６】
第２に、強誘電体は、ある閾値電界（抗電界）を超えると分極が反転し、この分極の状態によってデータの有無を判定するが、抗電界以下の電界であっても分極の反転が生じる場合がある。そのため、ストア動作時およびリコール動作時以外の場合に強誘電体に電圧が加わると、抗電界以下であっても、分極状態がわずかながら変化することがある。このような分極状態の変化が繰り返されることによって、分極状態が破壊されるディスターブと呼ばれる現象が生じる。したがって、このディスターブを防止するために、強誘電体に印加される電圧を制御する必要がある。
【００１７】
また、図１３に示すように、フリップフロップ１０３の各ノードＱ０、Ｑ１と強誘電体キャパシタＦ０、Ｆ１とが直接接続されている場合には、各ノードＱ０、Ｑ１の配線容量が増大することになる。また、フリップフロップ１０３の動作中においても、強誘電体キャパシタＦ０、Ｆ１およびプレート線ＰＬ、さらには別の強誘電体キャパシタなどの経路で各ノードＱ０、Ｑ１に電界が加わることになる。そのため、これらの経路においてリーク電流が存在する。一般に強誘電体キャパシタのリークは、ＳｉＯ２などのシリコンデバイスに使用される絶縁膜および層間膜のリークよりも大きなリーク電流を発生する。フリップフロップ３の動作中には各ノードＱ０、Ｑ１は頻繁に反転するため、その都度順方向および逆方向にリーク電流が発生することになる。
【００１８】
第４に、通常時でのフリップフロップ動作中においても、プレート線ＰＬを１／２Ｖｃｃに固定しておく必要があるため、省電力化を十分に図ることができない。
【００１９】
本発明はこのような事情に鑑みてなされており、その目的は、抵抗変化素子を用いることにより、通常動作時のリーク電流を少なくするとともに、電気的に安定動作することが可能な不揮発性フリップフロップを提供することにある。
【課題を解決するための手段】
【００２０】
上述した目的を達成するために、本発明に係る不揮発性フリップフロップは、一対の逆論理のデータを記憶するための一対の記憶ノードを有するフリップフロップ部と、前記一対の記憶ノードとそれぞれ接続され、その抵抗が保存可能に変化する一対の不揮発性抵抗変化素子とを備え、ストア動作において、前記一対の記憶ノードのそれぞれの電位に応じて、前記一対の不揮発性抵抗変化素子の抵抗を変化させ、リコール動作において、前記一対の記憶ノードのそれぞれを前記一対の不揮発性抵抗変化素子の抵抗の差に応じた電位にすることが可能なように構成されている。
【００２１】
ここで、「抵抗が保存可能に変化する」とは、抵抗を変化させるために外部から供給されたエネルギーが停止されても、その変化した抵抗が実質的に維持されること、すなわち不揮発性であることをいう。
【００２２】
また、前記発明に係る不揮発性フリップフロップにおいて、ストア動作において、前記一対の記憶ノードのそれぞれの電位に応じて、前記一対の不揮発性抵抗変化素子の一方を高抵抗状態にするとともに他方を低抵抗状態にし、リコール動作において、前記一対の不揮発性抵抗変化素子の抵抗の差に応じて、前記一対の記憶ノードの一方を高電位にするとともに他方を低電位にするように構成されていることが好ましい。
【００２３】
また、前記発明に係る不揮発性フリップフロップにおいて、前記一対の不揮発性抵抗変化素子は、いずれもアモルファス状態においては高抵抗状態となり、結晶状態においては低抵抗状態となる相変化材料で構成されていることが好ましい。
【００２４】
また、前記発明に係る不揮発性フリップフロップにおいて、ストア動作において、前記一対の不揮発性抵抗変化素子の一方がアモルファス状態となり、他方が結晶状態となることが好ましい。
【００２５】
また、前記発明に係る不揮発性フリップフロップにおいて、前記一対の記憶ノードと一対の不揮発性抵抗変化素子との間には一対のスイッチング素子が挟まれており、前記一対の不揮発性抵抗変化素子はプレート線と接続されており、前記一対の記憶ノードの一方の電位が高電位であって、他方の電位が低電位であって、前記一対のスイッチング素子がオン状態にされて前記一対の記憶ノードと前記プレート線との間に電位差を生じさせることにより、前記一対の不揮発性抵抗変化素子の一方をアモルファス状態にするとともに他方を結晶状態にすることが好ましい。
【００２６】
また、前記発明に係る不揮発性フリップフロップにおいて、前記一対の記憶ノードと前記プレート線との間に電位差を生じさせて、前記一対の不揮発性抵抗変化素子の双方をアモルファス状態とした後、前記一対の不揮発性抵抗変化素子のいずれか一方を結晶状態に変化させることにより、前記一対の不揮発性抵抗変化素子の一方をアモルファス状態にするとともに他方を結晶状態にすることが好ましい。
【００２７】
また、前記発明に係る不揮発性フリップフロップにおいて、前記プレート線に高電位の電圧を印加することにより、低電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子をアモルファス状態にし、前記プレート線に低電位の電圧を印加することにより、高い電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子をアモルファス状態にすることにより、前記一対の不揮発性抵抗変化素子の双方をアモルファス状態とすることが好ましい。
【００２８】
また、前記発明に係る不揮発性フリップフロップにおいて、前記プレート線に低電位の電圧を印加することにより、高電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子をアモルファス状態にし、前記プレート線に高電位の電圧を印加することにより、低い電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子をアモルファス状態にすることにより、前記一対の不揮発性抵抗変化素子の双方をアモルファス状態とすることが好ましい。
【００２９】
また、前記発明に係る不揮発性フリップフロップにおいて、双方ともアモルファス状態となっている一対の不揮発性抵抗変化素子のうち、前記プレート線に低電位の電圧を印加することにより、高電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子を結晶状態にすることにより、前記一対の不揮発性抵抗変化素子のいずれか一方を結晶状態に変化させることが好ましい。
【００３０】
また、前記発明に係る不揮発性フリップフロップにおいて、双方ともアモルファス状態となっている一対の不揮発性抵抗変化素子のうち、前記プレート線に高電位の電圧を印加することにより、低電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子を結晶状態にすることにより、前記一対の不揮発性抵抗変化素子のいずれか一方を結晶状態に変化させることが好ましい。
【００３１】
また、前記発明に係る不揮発性フリップフロップにおいて、前記一対の記憶ノードと前記プレート線との間に電位差を生じさせて、前記一対の不揮発性抵抗変化素子の双方を結晶状態とした後、前記一対の不揮発性抵抗変化素子のいずれか一方をアモルファス状態に変化させることにより、前記一対の不揮発性抵抗変化素子の一方をアモルファス状態にするとともに他方を結晶状態にすることが好ましい。
【００３２】
また、前記発明に係る不揮発性フリップフロップにおいて、前記プレート線に高電位の電圧を印加することにより、低電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子を結晶状態にし、前記プレート線に低電位の電圧を印加することにより、高い電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子を結晶状態にすることにより、前記一対の不揮発性抵抗変化素子の双方を結晶状態とすることが好ましい。
【００３３】
また、前記発明に係る不揮発性フリップフロップにおいて、前記プレート線に低電位の電圧を印加することにより、高電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子を結晶状態にし、  前記プレート線に高電位の電圧を印加することにより、低い電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子を結晶状態にすることにより、前記一対の不揮発性抵抗変化素子の双方を結晶状態とすることが好ましい。
【００３４】
また、前記発明に係る不揮発性フリップフロップにおいて、双方とも結晶状態となっている一対の不揮発性抵抗変化素子のうち、前記プレート線に低電位の電圧を印加することにより、高電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子をアモルファス状態にすることにより、前記一対の不揮発性抵抗変化素子のいずれか一方をアモルファス状態に変化させることが好ましい。
【００３５】
また、前記発明に係る不揮発性フリップフロップにおいて、双方とも結晶状態となっている一対の不揮発性抵抗変化素子のうち、前記プレート線に高電位の電圧を印加することにより、低電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子をアモルファス状態にすることにより、前記一対の不揮発性抵抗変化素子のいずれか一方をアモルファス状態に変化させることが好ましい。
【００３６】
また、前記発明に係る不揮発性フリップフロップにおいて、リコール動作において、前記一対のスイッチング素子がオン状態にされ、前記プレート線の電位を接地電位から電源電位に向けて上昇させ、前記フリップフロップ部の電源がオンにされるとともに前記一対のスイッチング素子がオフ状態にされることにより、前記一対の記憶ノードの一方を高電位にするとともに他方を低電位にすることが好ましい。
【００３７】
また、前記発明に係る不揮発性フリップフロップにおいて、前記一対の不揮発性抵抗変化素子は、強誘電体と少なくとも前記強誘電体の一端にゲート電極が接続されたＭＩＳトランジスタとをそれぞれ有し、前記一対の記憶ノードの電位に応じてそれぞれの強誘電体の分極が変化し、前記分極に応じてそれぞれの前記ＭＩＳトランジスタの抵抗が変化するように構成されたていることが好ましい。
【００３８】
また、前記発明に係る不揮発性フリップフロップにおいて、前記一対の不揮発性抵抗変化素子は、それぞれの前記強誘電体の分極に応じて前記ＭＩＳトランジスタのＶｔ値が変化することにより、前記ＭＩＳトランジスタの抵抗が変化することが好ましい。
【００３９】
また、前記発明に係る不揮発性フリップフロップにおいて、ストア動作において、前記一対の記憶ノードのそれぞれの電位に応じて、前記一対の不揮発性抵抗変化素子の一方のＭＩＳトランジスタを高Ｖｔ値とすることにより高抵抗状態にするとともに、他方のＭＩＳトランジスタを低Ｖｔ値とすることにより低抵抗状態にし、リコール動作において、前記一対の不揮発性抵抗変化素子のＭＩＳトランジスタの抵抗の差に応じて、前記一対の記憶ノードの一方を高電位にするとともに他方を低電位にするように構成されていることが好ましい。
【００４０】
また、前記発明に係る不揮発性フリップフロップにおいて、前記一対の不揮発性抵抗変化素子は、それぞれの前記強誘電体の分極に応じて前記ＭＩＳトランジスタの空乏層の厚みが変化することにより、前記ＭＩＳトランジスタの抵抗が変化することが好ましい。
【００４１】
また、前記発明に係る不揮発性フリップフロップにおいて、ストア動作において、前記一対の記憶ノードのそれぞれの電位に応じて、前記一対の不揮発性抵抗変化素子の一方のＭＩＳトランジスタの空乏層の厚みを大きくすることにより前記一方のＭＩＳトランジスタを高抵抗状態にするとともに、他方のＭＩＳトランジスタの空乏層の厚みを小さくすることにより他方のＭＩＳトランジスタを低抵抗状態にし、リコール動作において、前記一対の不揮発性抵抗変化素子のＭＩＳトランジスタの抵抗の差に応じて、前記一対の記憶ノードの一方を高電位にするとともに他方を低電位にするように構成されていることが好ましい。
【００４２】
本発明の前記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００４３】
本発明の不揮発性フリップフロップは、抵抗変化素子を用いることにより、通常動作時のリーク電流を少なくするとともに、電気的に安定動作することができる。
【発明を実施するための最良の形態】
【００４４】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【００４５】
（実施の形態１）
図１は、本発明の実施の形態１に係る不揮発性フリップフロップの構成を示す回路図である。
【００４６】
（不揮発性フリップフロップの構成について）
図１に示すとおり、互いの入力と出力とが接続されている一対のインバータ１、２によって帰還回路部３が構成されている。この帰還回路部３の一対のノード５、６は、スイッチングトランジスタ７、８を介して、ビット線ＢＬ１、ＢＬ２にそれぞれ接続されている。また、スイッチングトランジスタ７、８のゲート部は共通のワード線ＷＬに接続されている。
【００４７】
一端が共通のプレート線ＰＬに接続された抵抗変化素子１１、１２は、制御トランジスタ９、１０を介して、ノード５、６にそれぞれ接続されている。また、制御トランジスタ９、１０のゲート部は共通の制御信号線ＣＬに接続されている。
【００４８】
なお、以下では帰還回路部３およびスイッチングトランジスタ７、８を含む部分をフリップフロップ部４と呼ぶことにする。
【００４９】
帰還回路部３における一対のノード５、６の電位は、フリップフロップ部４の電源がオンにされている場合には、論理反転した状態、すなわち一方が電源電位、他方が接地電位となるように保持されている。
【００５０】
図１に示すように、制御トランジスタ９、１０は帰還回路部３のノード５、６にそれぞれぶら下がった状態であるが、前述した従来例の強誘電体キャパシタの場合と比べて小さな寄生容量とすることが可能であるため、通常動作時におけるフリップフロップ部４に対する負荷の増大はわずかである。また、制御トランジスタ９、１０によって、ノード５、６とプレート線ＰＬとが電気的に分離されているため、プレート線ＰＬを介してノード５、６へリーク電流が流れることもない。
【００５１】
（相変化材料について）
本実施の形態では、抵抗変化素子１１、１２として、相変化材料を用いる。以下、相変化材料の特性について説明する。
【００５２】
相変化材料は、アモルファス状態と結晶状態とで抵抗が異なるため、その相を変化させることによって抵抗を変化させることが可能な材料である。このような相変化材料は一般に光ディスクなどに用いられており、代表的な系としてＧｅ−Ｔｅ−Ｓｂ系がある。以下ではＧｅ２Ｓｂ２Ｔｅ５を例に説明する。
【００５３】
光ディスクにおいては、レーザー光を結晶状態の相変化材料に照射して溶解温度にし、その後急冷することによりその相変化材料をアモルファス状態に変化させてデータを記録する。データの読み出しは、相変化材料の結晶状態とアモルファス状態との光の反射率の差を利用して行われる。
【００５４】
このように光ディスクの場合は相変化材料の光学的な性質の変化を利用しているが、本実施の形態の不揮発性フリップフロップにおいてはその電気的な性質の変化を利用する。すなわち、相変化材料がアモルファス状態にある場合には高抵抗であり、結晶状態にある場合には低抵抗であるという性質を利用する。
【００５５】
図５は、本発明の実施の形態１に係る不揮発性フリップフロップの抵抗変化素子周辺の配線領域の構成を模式的に示す断面図である。
【００５６】
図５に示すように、下方に設けられた層間膜５１Ａ上にはＡｌ配線５２、層間膜５１Ｂが順に積層されている。この層間膜５１Ｂにはコンタクトホール５４が形成されており、そのコンタクトホール５４内で、下部バリアメタル層５３、相変化材料５７、上部バリアメタル層５５が順に積層されている。また、層間膜５１Ｂ上には、上部配線５６、層間膜５１Ｃが順に積層されている。ここで、下部バリアメタル層５３はＡｌと相変化材料５７との拡散を防止するための層であり、上部バリアメタル層５５は上部配線５６の材料と相変化材料５７との拡散を防止するための層である。
【００５７】
以上のように構成される抵抗変化素子周辺の配線領域は、次のような手順で作製される。まず、下方に設けられる層間膜５１Ａ上にＡｌ配線５２、ＴｉＡｌＮで構成される下部バリアメタル層５３を順に形成する。そして、その下部バリアメタル層５３の上に層間膜５１Ｂを形成した後、層間膜５１Ｂにコンタクトホール５４を形成する。
【００５８】
次に、基板温度を常温とし、Ｇｅ２Ｓｂ２Ｔｅ５層（相変化材料）５７を基板の表面にスパッタリング法によって形成する。そして、エッチングまたはＣＭＰ(Chemical Mechanical Polishing）によってコンタクトホール５４の外部のＧｅ２Ｓｂ２Ｔｅ５層５７をエッチングする。その後、Ｇｅ２Ｓｂ２Ｔｅ５層５７の上に上部バリアメタル層５５、上部配線５６、層間膜５１Ｃを順に形成する。
【００５９】
以上に説明した相変化材料で構成される抵抗変化素子において注目すべき点は、抵抗変化素子に電荷を注入することによってＧｅ２Ｓｂ２Ｔｅ５層５７にてジュール熱が発生し、その熱によってＧｅ２Ｓｂ２Ｔｅ５層５７の結晶化が起き、または溶融した後に急冷することによりアモルファス化が起きることである。
【００６０】
したがって、パルス幅の大きい電圧パルスまたは電流パルスがＧｅ２Ｓｂ２Ｔｅ５層５７に加えられた場合であって、溶融温度まで温度が達したとき、その後のパルス断に起因する急冷によってＧｅ２Ｓｂ２Ｔｅ５層５７はアモルファス状態となる。その結果、Ｇｅ２Ｓｂ２Ｔｅ５層５７は高抵抗化する。これに対し、パルス幅の小さい電圧パルスまたは電流パルスがＧｅ２Ｓｂ２Ｔｅ５層５７に加えられた場合、結晶化温度まで温度が達し、Ｇｅ２Ｓｂ２Ｔｅ５層５７は結晶状態となる。その結果、Ｇｅ２Ｓｂ２Ｔｅ５層５７は低抵抗化する。
【００６１】
なお、この場合にさらにパルス幅が小さい電圧パルスまたは電流パルス、もしくは閾値以下の低電圧をＧｅ２Ｓｂ２Ｔｅ５層５７に加えたとしても、結晶化は生じないことになる。
【００６２】
相変化材料の相変化を起こさせるために、どの程度の電圧を印加または電流を供給するのかは、相変化材料の熱伝導と、印加される電圧または供給される電流による温度上昇とによって決定されることになる。相変化材料に印加する電圧を電源電圧とすると、パルス幅の大きい電圧パルスを印加した後に溶融急冷することによってアモルファス状態を実現でき、パルス幅が小さい電圧パルスを印加した場合には結晶状態を実現することができる。また、電位に差を設けることによっても同様にアモルファス状態および結晶状態を実現することができる。したがって、本実施の形態の不揮発性フリップフロップを備えるセル部分の熱設計に応じて、動作に適した抵抗変化が生じるように、相変化材料の膜圧、材料組成比などを調節することになる。
【００６３】
Ｇｅ２Ｓｂ２Ｔｅ５層５７がアモルファス状態の場合の比抵抗値は１００Ωｃｍ程度であり、結晶状態の場合の比抵抗値は０．０５Ωｃｍ程度である。したがって、Ｇｅ２Ｓｂ２Ｔｅ５層５７においては、高抵抗状態と低抵抗状態とで２桁から３桁の抵抗変化が生じる。
【００６４】
（不揮発性フリップフロップの動作について）
次に、本実施の形態の不揮発性フリップフロップの動作について説明する。
【００６５】
（通常の動作について）
まず、通常時のフリップフロップ部４におけるデータ書き込み動作について説明する。一対のビット線ＢＬ１、ＢＬ２に一対の逆論理のデータがそれぞれ設定されているとする。この場合にワード線ＷＬが駆動されてスイッチングトランジスタ７、８がオンとなると、逆論理の一対のデータが帰還回路部３に入力され、ノード５、６にそれぞれ設定される。ここでスイッチングトランジスタ７、８がオフとなると、逆論理の一対のデータがノード５、６にそれぞれ保持されることになる。すなわち、ノード５、６の一方の電位が電源電位に代表される高電位となり、他方の電位が接地電位に代表される低電位となる。
【００６６】
なお、このような通常時のデータ書き込み動作中、制御トランジスタ９、１０は制御信号線ＣＬの信号（通常では接地電位）によってオフとなっている。したがって、帰還回路部３と一対の抵抗変化素子１１、１２とは制御トランジスタ９、１０によって分離された状態となっている。したがって、抵抗変換素子１１、１２に対して電気的な影響は与えられない。
【００６７】
次に通常時のフリップフロップ部４におけるデータ読み出し動作について説明する。前述したような動作により、帰還回路部３の各ノード５、６にはそれぞれ一対の逆論理のデータが保持されている。この場合に、ビット線ＢＬ１、ＢＬ２を接地電位とした後、ワード線ＷＬが駆動されてスイッチングトランジスタ７、８がオンとなると、帰還回路部３の各ノード５、６から一対の逆論理のデータがビット線ＢＬ１、ＢＬ２にそれぞれ導出される。ここでビット線ＢＬ１、ＢＬ２の電位をセンスすることにより、データの読み出しを行うことができる。
【００６８】
このような通常時のフリップフロップ部４におけるデータ読み出し動作中においても、データ書き込み動作中と同様に、帰還回路部３と一対の抵抗変化素子１１、１２とは制御トランジスタ９、１０によって分離された状態となっている。したがって、抵抗変化素子１１、１２に対して電気的な影響は与えられない。
【００６９】
通常時において、本実施の形態の不揮発性フリップフロップは前述したようにしてフリップフロップ部４にてデータの書き込みおよび読み出し動作を行う。この場合は高速動作が可能である。そして、フリップフロップ部４の電源がオフにされる前に、抵抗変化素子１１、１２を用いてストア動作を行う。また、フリップフロップ部４の電源が投入されるとき、または電源が投入される前に、同じくリコール動作を行う。以下では、これらの抵抗変化素子１１、１２を用いたストア動作およびリコール動作の詳細について説明する。
【００７０】
（ストア動作について）
本実施の形態の不揮発性フリップフロップの抵抗変化素子１１、１２を用いたストア動作は次のように行われる。図２は、本発明の実施の形態１に係る不揮発性フリップフロップのストア動作の一例を示すタイミングチャートである。図２において、２１はリセットシーケンスを、２２は書き込みシーケンスをそれぞれ示している。ここでリセットシーケンスとは、抵抗変化素子１１、１２の双方をアモルファス状態（高抵抗状態）または結晶状態（低抵抗状態）の何れかの状態に設定する手順をいう。また、図２において、状態１、状態２はそれぞれ、抵抗変化素子１１、１２が高抵抗状態（Ｈ）であるか、低抵抗状態（Ｌ）であるか、またはその何れであるのかが不定であるかをそれぞれ示している。
【００７１】
帰還回路部３の各ノード５、６に一対の逆論理のデータがそれぞれ設定されている。図２に示す例においては、ノード５に正のデータ（電源電位）が、ノード６に負のデータ（接地電位）がそれぞれ設定されている。ここで、抵抗変化素子１１、１２の状態は不定である。
【００７２】
まず、プレート線ＰＬを接地電位に設定した状態で、制御信号線ＣＬに１００ｎｓのパルス幅の信号を入力し、パルス制御トランジスタ９、１０をその信号が入力されている間オンにする。これにより、正のデータが設定されているノード５と接続されている抵抗変化素子１１に電源電圧が１００ｎｓのパルス幅で印加される。これにより、抵抗変化素子１１を挟むノード５とプレート線ＰＬは、それぞれ電源電位および接地電位に設定されることになるため、抵抗変化素子１１に電位差が生じ、この抵抗変化素子１１に印加される電圧のパルス幅は１００ｎｓと比較的大きいので、その結果、抵抗変化素子１１がアモルファス状態（高抵抗状態）となる。
【００７３】
次に、プレート線ＰＬを電源電位に設定した状態で、制御信号線ＣＬに１００ｎｓのパルス幅の信号を入力し、制御トランジスタ９、１０をその信号が入力されている間オンにする。これにより、負のデータが設定されているノード６と接続されている抵抗変化素子１２に電源電圧が１００ｎｓのパルス幅で印加される。これにより、抵抗変化素子１２を挟むノード６とプレート線ＰＬは、それぞれ接地電位および電源電位に設定されることになるため、抵抗変化素子１１に電位差が生じ、この抵抗変化素子１１に印加される電圧のパルス幅は１００ｎｓと比較的大きいので、その結果、抵抗変化素子１２がアモルファス状態（高抵抗状態）となる。
【００７４】
以上のようにして抵抗変化素子１１、１２の双方をアモルファス状態にすることにより、リセットシーケンス２１が終了する。なお、本実施の形態のリセットシーケンス２１では抵抗変化素子１１、１２を双方ともアモルファス状態としているが、双方とも結晶状態としてもよい。
【００７５】
次に、プレート線ＰＬを接地電位に戻した状態で、制御信号線ＣＬに１０ｎｓのパルス幅の信号を入力し、制御トランジスタ９、１０をその信号が入力されている間オンにする。これにより、正のデータが設定されているノード５と接続されている抵抗変化素子１１に電源電圧が１０ｎｓのパルス幅で印加される。これにより、抵抗変化素子１１を挟むノード５とプレート線ＰＬは、それぞれ電源電位および接地電位に設定されることになるため、抵抗変化素子１１に電位差が生じ、この抵抗変化素子１１に印加される電圧のパルス幅は１０ｎｓと比較的小さいので、その結果、抵抗変化素子１１が結晶状態（低抵抗状態）となる。一方、負のデータが設定されているノード６と接続されている抵抗変化素子１２には電圧が印加されない。なぜなら、抵抗変化素子１２を挟むノード６とプレート線ＰＬは、いずれも接地電位に設定されることになるため、抵抗変化素子１２に電位差が生じないからである。その結果、抵抗変化素子１２はアモルファス状態（高抵抗状態）を維持する。
【００７６】
以上のようにして、抵抗変化素子１１が低抵抗状態となり、抵抗変化素子１２が高抵抗状態を保持することにより、書き込みシーケンス２２が終了する。そして、この抵抗変化素子１１，１２の抵抗状態は電源が切断されても保存される。すなわち、不揮発である。
【００７７】
（ストア動作の変形例について）
本実施の形態の不揮発性フリップフロップの抵抗変化素子を用いたストア動作は次のようにして行うことも可能である。
【００７８】
図３は、本発明の実施の形態１に係る不揮発性フリップフロップのストア動作の変形例を示すタイミングチャートである。図３に示すように、この変形例のリセットシーケンス２１において、プレート線ＰＬを接地電位よりも低い電位に設定した状態で、制御信号線ＣＬに１０ｎｓのパルス幅の信号を供給して制御トランジスタ９、１０をオンにする。前述したように、これにより、正のデータが設定されているノード５と接続されている抵抗変化素子１１に電源電圧が１０ｎｓのパルス幅で印加される。その結果、抵抗変化素子１１がアモルファス状態（高抵抗状態）となる。
【００７９】
図２に示す例では、抵抗変化素子１１に対して１００ｎｓのパルス幅で電源電圧を印加することによって抵抗変化素子１１をアモルファス状態とした。これに対し、変形例では、抵抗変化素子１１に対して１０ｎｓのパルス幅で電源電圧を印加することによって抵抗変化素子１１をアモルファス状態としている。これは、プレート線ＰＬを接地電位よりも低い電位に設定することにより、電源電圧よりも大きな電圧を抵抗変化素子１１に印加することができるためである。
【００８０】
次に、プレート線ＰＬを電源電位よりも高い電位に設定した状態で、制御信号線ＣＬに１０ｎｓのパルス幅の信号を入力し、制御トランジスタ９、１０をその信号が入力されている間オンにする。前述したように、これにより、負のデータが設定されているノード６と接続されている抵抗変化素子１２に電源電圧が１０ｎｓのパルス幅で印加される。その結果、抵抗変化素子１１がアモルファス状態（高抵抗状態）となる。
【００８１】
図２に示す例では、抵抗変化素子１２に対して１００ｎｓのパルス幅で電源電圧を印加することによって抵抗変化素子１２をアモルファス状態とした。これに対し、変形例では、抵抗変化素子１２に対して１０ｎｓのパルス幅で電源電圧を印加することによって抵抗変化素子１２をアモルファス状態としている。これは、プレート線ＰＬを電源電位よりも高い電位に設定することにより、電源電圧よりも大きな電圧を抵抗変化素子１２に印加することができるためである。
【００８２】
以上のようにしてリセットシーケンス２１が終了する。変形例における書き込みシーケンス２２は、図２に示す例における書き込みシーケンス２２と同様である。すなわち、プレート線ＰＬを接地電位に戻した状態で、制御信号線ＣＬに１０ｎｓのパルス幅の信号を供給して制御トランジスタ９、１０をオンにし、それによりノード５、６の電位に応じた電圧を抵抗変化素子１１、１２に１０ｎｓのパルス幅で印加する。これにより、正のデータが設定されているノード５と接続されている抵抗変化素子１１に電源電圧が印加され、抵抗変化素子１１が結晶状態（低抵抗状態）となる。
【００８３】
このように、変形例においても、書き込みシーケンス２２では制御トランジスタ９、１０に供給する信号のパルス幅は１０ｎｓとなる。その結果、変形例では、リセットシーケンス２１および書き込みシーケンス２２の何れにおいても、制御トランジスタ９、１０に供給する信号のパルス幅は１０ｎｓである。すなわち、図２に示す例のように、リセットシーケンス２１と書き込みシーケンス２２とで異なるパルス幅の信号を制御トランジスタ９、１０に供給する必要はない。したがって、変形例では制御トランジスタ９、１０に供給する信号のパルス幅を一定にすることができ、パルス幅の制御を行う必要がないため、簡便な回路で実現することができるという利点がある。
【００８４】
なお、以上のストア動作において、どの程度のパルス幅の電圧を抵抗変化素子１１、１２に印加すればよいのかは、抵抗変化素子１１、１２が相変化を起こすのに必要な電荷量による。したがって、各ノード５、６とプレート線との電位差と、抵抗変化素子１１、１２が相変化を起こすのに必要な電荷量とに基づいて、抵抗変化素子１１、１２に印加する電圧のパルス幅が決定されることになる。この点については後述するリコール動作においても同様である。
【００８５】
図２および図３を参照して前述したストア動作は、通常フリップフロップ部４の電源が切断される直前に実施される。しかしながら、フリップフロップ部４が通常に動作している場合にこのようなストア動作を行うようにすれば、複数のフリップフロップ部４から構成されるフリップフロップ回路についてブロック単位で電源を切断することが可能となる。したがって、フリップフロップ回路の低消費電力化を実現することができる。
【００８６】
（リコール動作について）
次に、本実施の形態の不揮発性フリップフロップのリコール動作について説明する。図４は、本発明の実施の形態１に係る不揮発性フリップフロップのリコール動作の一例を示すタイミングチャートである。
【００８７】
フリップフロップ部４の電源が切断されている状態において、抵抗変化素子１１、１２の一方がアモルファス状態（高抵抗状態）となっており、他方が結晶状態（低抵抗状態）となっている。図４に示す例においては、抵抗変化素子１１が低抵抗状態となっており、抵抗変化素子１２が高抵抗状態となっている。
【００８８】
フリップフロップ部４の電源が切断されている場合、各ノード５、６の状態は不定である。したがって、制御トランジスタ９、１０に対してストア動作時よりも小さいパルス幅の電圧を印加するとともに、プレート線ＰＬを接地電位に設定する。これにより、各ノード５、６の電荷を放出させる。なお、フリップフロップ部４の電源が切断されている時間が長時間にわたる場合にはノード５、６の電位は実質的に接地電位となっているため、このような動作は不要である。
【００８９】
次に、制御トランジスタ９、１０がオンの状態のままプレート線ＰＬの電位を徐々に上昇させる。このようにしてプレート線ＰＬの電位を上昇させると、ノード５、６の電位も上昇する。ここで、抵抗変化素子１１、１２の抵抗が２桁程度異なる状態にあるため、低抵抗状態である抵抗変化素子１１に接続されているノード５の方が、高抵抗状態である抵抗変化素子１２に接続されているノード６と比べて、より速く電位が上昇する。このとき、フリップフロップ部４の電源をオンにするのとほぼ同時に制御トランジスタ９、１０をオフすることによって、ノード５、６にデータをリコールすることができる。このようにしてノード５、６にデータをリコールすることができるのは、フリップフロップ部４の電源がオンにされた場合、ノード５、６間の電位差がわずかであっても、その差に応じて一方のノードの電位が接地電位に設定され、他方のノードの電位が電源電位に設定されるためである。
【００９０】
なお、この場合、プレート線ＰＬの電位が電源電位に到達する前に制御トランジスタ９、１０がオフにされるため、抵抗変化素子１１、１２の状態が変化することなくリコール動作が完了することになる。
【００９１】
以上の処理において、プレート線ＰＬの電位が電源電位に留まる時間を制御トランジスタ９、１０に入力される信号のパルス幅よりも短くした場合、抵抗変化素子１１、１２にデータ書き込みされることなくリコール動作を行うことができる。そのため、再ストア動作は不要である。
【００９２】
また、プレート線ＰＬの電位を電源電位よりも低い値までしか上昇させないことによっても、抵抗変化素子１１、１２にデータ書き込みされることなくリコール動作を行うことができる。したがってこの場合も再ストア動作は不要である。
【００９３】
また、前述したリコール動作時において、スイッチングトランジスタ７、８および制御トランジスタ９、１０をオンにし、その後プレート線ＰＬの電位を接地電位とする。次に、ビット線ＢＬ１、ＢＬ２の電位を接地電位から電源電位に上昇させた後にフリップフロップ部４の電源を投入する。このような制御を行うことによって、ビット線ＢＬ１、ＢＬ２に導出されるデータを用いてリコールを行うことができる。したがって、同一のセルが集積されたメモリデバイスおよび不揮発性ロジックにおいて、セル単位でのリコール動作が可能となる。
【００９４】
以上のように、抵抗変化素子として相変化材料を用いた本実施の形態の不揮発性フリップフロップにおいては、抵抗変化素子の抵抗の変化率が２桁以上であること、抵抗を変化させるために電圧または電流のパルスで容易に行えること、データの書き込みおよび読み出しを同一の端子を用いて行うことができるため回路構成が単純であること、などの利点がある。
【００９５】
前述したように、通常の場合ではフリップフロップ部４の電源がオフになる前にストア動作を行い、電源がオンとなった場合、または電源がオンになる前に、データを帰還回路部３に読み出すことによってリコール動作を行う。しかしながら、フリップフロップ部４の電源がオンにある間に、このようなストア動作およびリコール動作を行うことにより、データの一次保存用として本発明の不揮発性フリップフロップを利用してもよいことは言うまでもない。
【００９６】
本実施の形態では、抵抗変化素子１０、１１にパルスを印加して抵抗値を変化させるためにプレート線ＰＬ以外の特別な書き込みラインは不要であるため、回路が簡便になる。また、相変化材料からなる抵抗変化素子１０、１１では、抵抗値の変化が２桁程度以上得られる。したがって、前述した従来例の強誘電体キャパシタを用いた場合のように、微妙な容量変化をセンスする必要がなく、ストア動作およびリコール動作の信頼性が向上する。
【００９７】
なお、本実施の形態では、ワード線ＷＬに接続されたスイッチングトランジスタ７、８を設けているが、このスイッチングトランジスタ７、８の代わりにワード線ＷＬの駆動によって開閉するインバータゲートを用いてもよい。また、本実施の形態では、２つのトランジスタからなる一対のインバータ１、２によって帰還回路部３が構成されているが、抵抗とトランジスタとを電源電位、接地電位間に接続することによって帰還回路部を構成するようにしてもよい。
【００９８】
（実施の形態２）
実施の形態１の不揮発性フリップフロップは抵抗変化素子として相変化材料を用いた。これに対して、実施の形態２の不揮発性フリップフロップは、抵抗変化素子として強誘電体を用いている。
【００９９】
（不揮発性フリップフロップの構成について）
図６は、本発明の実施の形態２に係る不揮発性フリップフロップの構成を示す回路図である。図６に示すとおり、抵抗変化素子６１、６２はそれぞれ、強誘電体６３、６４とスイッチング素子（ＭＩＳトランジスタ）６５、６６とを備えている。この抵抗変化素子６１、６２は、半導体基板上に形成されたＭＩＳトランジスタ６５、６６のゲート酸化膜の一部に強誘電体６３を用いた強誘電体ゲートトランジスタである。したがって、以下では抵抗変化素子６１、６２を強誘電体ゲートトランジスタ６１、６２と呼ぶことにする。
【０１００】
（強誘電体ゲートトランジスタの構成について）
図７は、本発明の実施の形態２に係る不揮発性フリップフロップが備える強誘電体ゲートトランジスタの構成を模式的に示す断面図である。図６を併せて参照すると、図７に示すように、本実施の形態の不揮発性フリップフロップが備える強誘電体ゲートトランジスタ６１は、シリコンからなる半導体基板７０の表面にソース領域およびドレイン領域１０１、１０２が形成され、このソース領域およびドレイン領域１０１、１０２の間のチャネル領域１０３上に、絶縁膜７１、フローティング電極７２、強誘電体６３（６４）、上部電極７４が順に積層されて構成されている。本実施の形態では、強誘電体ゲートトランジスタ６１、６２はｎチャネル型ＭＩＳトランジスタである。
【０１０１】
強誘電体ゲートトランジスタの構造にはいくつかの種類がある。例えば、強誘電体をシリコン基板のような半導体基板上に直接形成したゲート電極（Ｍ）−強誘電体（Ｆ）−半導体基板（Ｓ）の構造はＭＦＳ構造と呼ばれる。また、強誘電体を半導体基板上に直接形成することが困難であるために、半導体基板と強誘電体との間に絶縁膜層（Ｉ）が形成された構造はＭＦＩＳ構造と呼ばれる。さらに、強誘電体と絶縁膜層との間にフローティング電極が形成された構造はＭＦＭＩＳ構造と呼ばれる。本実施の形態の不揮発性フリップフロップが備える強誘電体ゲートトランジスタはＭＦＭＩＳ構造をなしている。
【０１０２】
なお、強誘電体６３としては、ＳｒＢｉ２Ｔａ２Ｏ９などのビスマスを基本とする材料、またはＰＺＴ（ＰｂＺｒＴｉＯ３）などのＰｂ系の材料を用いることができる。
【０１０３】
このように構成された強誘電体ゲートトランジスタ６１、６２が備える強誘電体６３、６４の一端は、半導体基板７０、絶縁膜７１、およびフローティング電極７２で構成されるＭＩＳトランジスタ６５、６６のゲート部（フローティング電極７２）と接続されている。このＭＩＳトランジスタ６５、６６の主端子部（ソース領域およびドレイン領域１０１、１０２）は、共通のプレート線ＰＬとノード５、６とにそれぞれ接続されている。
【０１０４】
また、強誘電体ゲートトランジスタ６１が備える強誘電体６３の他端は、上部電極７４およびスイッチング素子６８を介してビット線ＢＬ２と接続されるとともに、上部電極７４を介して強誘電体ゲートトランジスタ６２が備える半導体基板７０と接続されている。一方、強誘電体ゲートトランジスタ６２が備える強誘電体６４の他端は、上部電極７４およびスイッチング素子６７を介してビット線ＢＬ１と接続されるとともに、上部電極７４を介して強誘電体ゲートトランジスタ６１が備える半導体基板７０と接続されている。
【０１０５】
さらに、スイッチング素子６７、６８のゲート部は、共通の第２のワード線ＷＬ２に接続されている。
【０１０６】
なお、本実施の形態の不揮発性フリップフロップのその他の構成については、ワード線ＷＬが第１のワード線ＷＬ１となっている以外は実施の形態１の場合と同様であるので同一符号を付して説明を省略する。
【０１０７】
強誘電体ゲートトランジスタ６１、６２は、上部電極７４と半導体基板７０との間に電圧を印加して強誘電体６３、６４の分極を生じさせる。そのときに絶縁膜７１に誘起される電荷によって、ＭＯＳトランジスタの閾値（Ｖｔ）が変化する。この閾値（Ｖｔ）の変化に応じて、強誘電体ゲートトランジスタ６１、６２としては、その抵抗値が変化するので、強誘電体ゲートトランジスタ６１、６２は抵抗変化素子として機能する。
【０１０８】
本実施の形態ではこのような原理を利用してデータを記憶する。すなわち、上部電極７４と半導体基板７０との間に印加する電圧を順方向または逆方向に変化させることによって、強誘電体６３、６４の分極の方向を変化させる。そして、その変化に対応するＶｔ値により、１または０のデータを記憶する。
【０１０９】
図７に示したように、強誘電体ゲートトランジスタ６１、６２がｎチャネル型である場合、半導体基板７０に正バイアスの電圧が印加されると、チャネル方向へ順バイアスとなり、電流が流れてしまうおそれがある。そのため、ソース領域およびドレイン領域１０１、１０２をフローティング電位に設定するなどによって順バイアス電流を防止することが必要になる。
【０１１０】
なお、強誘電体６３、６４を分極させるために別の手順を採用してもよい。例えば、半導体基板７０の電位を接地電位に設定しておき、上部電極７４に正または負のバイアス電圧を印加することによって、強誘電体６３、６４の分極の方向を変化させるようにしてもよい。
【０１１１】
（通常の動作について）
以下、本実施の形態の不揮発性フリップフロップの動作について説明する。
【０１１２】
通常時の動作については実施の形態１の場合と同様であるので説明を省略する。なお、この通常時においては、スイッチング素子６７、６８はオフにされている。そのため、ビット線ＢＬ１、ＢＬ２と強誘電体ゲートトランジスタ６１、６２とはそれぞれ電気的に分離された状態になっている。
【０１１３】
（ストア動作について）
本実施の形態の不揮発性フリップフロップのストア動作は次のように行われる。図６において、フリップフロップ部４の電源をオフにする前に、第２のワード線ＷＬ２を駆動してスイッチング素子６７、６８をオンにする。予めビット線ＢＬ１、ＢＬ２に一対の逆論理のデータを設定しておくと、強誘電体ゲートトランジスタ６１、６２の上部電極７４および半導体基板７０に１または０、すなわち電源電位または接地電位がそれぞれ設定される。その結果、一対の強誘電体６３、６４は分極の方向が互いに逆方向に設定されることになる。そして、半導体基板７０に負のバイアス電圧が印加された方の強誘電体ゲートトランジスタ６１または６２のＶｔ値が高い状態となる。一方、半導体基板７０に正のバイアス電圧が印加された方の強誘電体ゲートトランジスタ６１または６２のＶｔ値が低い状態となる。なお、以下では説明の便宜上、強誘電体ゲートトランジスタ６２のＶｔ値が高い状態にあり、強誘電体ゲートトランジスタ６１のＶｔ値が低い状態にあると仮定する。
【０１１４】
以上のようにしてストア動作が完了する。このストア動作により得られた抵抗変化素子６１、６２の強誘電体６３、６４の分極状態はバイアス電圧が印加されなくなっても保存されている。そのため、次のようなリコール動作が可能となる。
【０１１５】
（リコール動作について）
本実施の形態の不揮発性フリップフロップのリコール動作は、実施の形態１の場合と基本的には同様であり、強誘電体ゲートトランジスタの抵抗差を利用して行われる。
【０１１６】
まず、一対のビット線ＢＬ１、ＢＬ２の電位を接地電位とした状態で、第１のワード線ＷＬ１を駆動してスイッチングトランジスタ７、８をオンにする。これにより、帰還回路部３の各ノード５、６の電位が接地電位となる。
【０１１７】
次に、制御信号線ＣＬを駆動して制御トランジスタ９、１０をオンにした後、プレート線ＰＬの電位を徐々に上昇させるとともに、帰還回路部３のインバータ１、２の電源電位を上昇させる。このとき、Ｖｔ値が高い状態にある抵抗変化素子６２は高抵抗状態となり、Ｖｔ値が低い状態にある抵抗変化素子６１は低抵抗状態となる。したがって、実施の形態１の場合と同様に、低抵抗状態の抵抗変化素子６１に接続されているノード５の電位上昇が速く、高抵抗状態の抵抗変化素子６２に接続されているノード６の電位上昇が遅くなる。このとき、フリップフロップ部４の電源をオンにするのとほぼ同時に制御トランジスタ９、１０をオフすることによって、ノード５、６にデータをリコールすることができる。
【０１１８】
なお、このとき、抵抗変化素子６１、６２の上部電極７４へは０バイアス電圧を印加しているが、このように０バイアス電圧の印加時であっても高抵抗状態または低抵抗状態を保つことができるように抵抗変化素子６１、６２の設計を行えば安定動作が可能となる。
【０１１９】
（実施の形態２の変形例１について）
ところで、一対の抵抗変化素子６１、６２のＶｔ値を高い状態に設定し、上部電極７４へ印加するバイアス電圧が０である場合にスイッチング素子６５、６６がオフとなるようにＶｔ値を設定するようにすれば、制御信号線ＣＬおよび制御トランジスタ９、１０が不要となる（図８参照）。
【０１２０】
図８に示すように、制御信号線および制御トランジスタがない構成であっても、通常の動作時においては、強誘電体ゲートトランジスタ６１、６２はオフ状態となるため、ノード５、６に電気的な影響が与えられることはない。
【０１２１】
この場合に、ストア動作時にフリップフロップ部４の電源をオフにしてハイインピーダンス状態とし、プレート線ＰＬも同様にハイインピーダンス状態とすれば、抵抗変化素子６１、６２へのデータ書き込みを行うことができる。
【０１２２】
一方リコール時には、０バイアス電圧が印加された場合にＭＩＳトランジスタ６５、６６がオフになるようにＶｔ値が設定されている。そのため、強誘電体ゲートトランジスタ６１、６２の双方のゲート部（フローティング電極７２）にＶｔ値以上の電圧を印加するか、または何れか一方のゲート部がオンになる電圧を双方のゲート部に印加することによってリコール動作が行われる。
【０１２３】
また他の例として、図９に示す構成としてもよい。図９に示すように、この構成では、強誘電体ゲートトランジスタ６１、６２が備える強誘電体６３、６４の一端はＭＩＳトランジスタ６５、６６のゲート部にそれぞれ接続されている。そして、強誘電体６３、６４の他端は、上部電極７４およびスイッチング素子６７、６８を介してビット線ＢＬ１、ＢＬ２とそれぞれ接続されている。なお、その他の構成については図６に示す場合と同様である。
【０１２４】
（実施の形態２の変形例２について）
さらに他の例として、図１０に示す構成としてもよい。図１０に示すように、この構成では、ビット線ＢＬ１、ＢＬ２に加えて別途ビット線ＢＬ３、ＢＬ４を設けている。そして、強誘電体６３、６４の他端が、上部電極７４およびスイッチング素子６７、６８を介してビット線ＢＬ３、ＢＬ４とそれぞれ接続されている。なお、その他の構成については図９に示す場合と同様である。
【０１２５】
これらの図９および図１０に示す構成においては、強誘電体ゲートトランジスタにおいて、書き込みを半導体基板と上部電極との間で行う場合において、半導体基板の電位を接地電位で一定とし、上部電極に印加する電圧をプラスおよびマイナス電位とすることにして書き込みを行う。上部電極の電位をプラスまたはマイナスに設定するため、ビットラインＢＬ１、ＢＬ２の電位がフリップフロップ部４に書き込む電圧と異なることになる。そのため、フリップフロップ部４に書き込む通常動作以外にデータを書き込む必要がある。なお、図１０に示すように、別途ビット線ＢＬ３、ＢＬ４を設けた場合、フリップフロップ部４の動作とは別に強誘電体ゲートトランジスタに書き込みを行うことができるようになる。
【０１２６】
（実施の形態３）
実施の形態３の不揮発性フリップフロップは、実施の形態２の場合と同様にして不揮発性抵抗変化素子として強誘電体ゲートトランジスタを用いている。実施の形態３が実施の形態２と異なる点は、半導体層上に形成された強誘電体の分極によってその半導体層の空乏層の厚みを変化させることにより、当該半導体層の抵抗を変化させることにある。
【０１２７】
（不揮発性フリップフロップの構成について）
本実施の形態の不揮発性フリップフロップの全体の構成については、図６を参照して前述した実施の形態１の場合と同様であるので説明を省略する。
【０１２８】
（強誘電体ゲートトランジスタの構成について）
図１１は、本発明の実施の形態３に係る不揮発性フリップフロップが備える強誘電体ゲートトランジスタの構成を模式的に示す断面図である。図６を併せて参照すると、図１１に示すように、本実施の形態の不揮発性フリップフロップが備える抵抗変化素子６１は、シリコンからなる半導体層８１上に、強誘電体６３、上部電極８２が順に積層されて構成されている。なお、実施の形態１の場合と同様に、強誘電体６３と半導体層８１との間に絶縁体層を設けてもよい。
【０１２９】
以上のように構成された抵抗変化素子６１において、上部電極８２と半導体層８１との間に電圧を印加して強誘電体６３の分極を反転させると、半導体層８１の空乏層の厚みが変化する。このとき、半導体層８１の面内方向の抵抗値は空乏層の厚み変化に相当する分だけ変化することになる。この空乏層の厚みの変化に応じて、強誘電体ゲートトランジスタとしては、その抵抗値が変化するので、強誘電体ゲートトランジスタは抵抗変化素子として機能する。
【０１３０】
本実施の形態ではこのような原理を利用してデータを記憶する。すなわち、上部電極８２と半導体層８１との間に印加する電圧を順方向または逆方向に変化させることによって、強誘電体６３の分極の方向を変化させる。そして、その分極の方向の変化に対応して変化する空乏層の厚みにより、１または０のデータを記憶する。
【０１３１】
なお、本実施の形態の場合、通常のシリコン基板上にトランジスタを作製する場合と異なり、半導体層８１の空乏層の厚みの変化を利用するだけであるため、半導体層８１の材料の選択肢は広がる。例えば、シリコンの他にも、ＡｌＮ、ＺｎＯ、ＩｎＯ２などの酸化物半導体により半導体層８１を構成してもよい。
【０１３２】
以下、本実施の形態の不揮発性フリップフロップの動作について説明する。
【０１３３】
通常時の動作については実施の形態１の場合と同様であるので説明を省略する。
【０１３４】
（ストア動作について）
本実施の形態の不揮発性フリップフロップのストア動作は次のように行われる。実施の形態２の場合と同様にして、抵抗変化素子６１、６２の上部電極８２または半導体層８１に１または０、すなわち電源電位または接地電位をそれぞれ設定することによって、一対の強誘電体６３、６４の分極の方向を互いに逆方向に設定する。この場合、上部電極８２に正のバイアス電圧が印加された方の抵抗変化素子６１または６２の半導体層８１の空乏層８３の厚みは大きくなる（図１２（ａ）参照）。一方、半導体基板８１に正のバイアス電圧が印加された方の抵抗変化素子６１または６２の半導体基板８１の空乏層８３の厚みは小さくなる（図１２（ｂ）参照）。なお、以下では、説明の便宜上、抵抗変化素子６２が備える半導体層８１の空乏層８３の厚みが大きく、抵抗変化素子６１が備える半導体層８１の空乏層８３の厚みが小さいと仮定する。
【０１３５】
以上のようにしてストア動作が完了する。
【０１３６】
（リコール動作について）
次に、本実施の形態の不揮発性フリップフロップのリコール動作について説明する。
【０１３７】
実施の形態２の場合と同様にして帰還回路部３の各ノード５、６の電位が接地電位とした後、制御トランジスタ９、１０をオンにし、プレート線ＰＬの電位を徐々に上昇させるとともに、帰還回路部３のインバータ１、２の電源電位を上昇させる。このとき、空乏層８３の厚みが大きい半導体層８１を備える抵抗変化素子６２は高抵抗状態となり、空乏層８３の厚みが小さい半導体層８１を備える抵抗変化素子６１は低抵抗状態となる。したがって、実施の形態１の場合と同様に、低抵抗状態の抵抗変化素子６１に接続されているノード５の電位上昇が速く、高抵抗状態の抵抗変化素子６２に接続されているノード６の電位上昇が遅くなる。このとき、フリップフロップ部４の電源をオンにするのとほぼ同時に制御トランジスタ９、１０をオフすることによって、ノード５、６にデータをリコールすることができる。
【０１３８】
実施の形態２における強誘電体ゲートトランジスタでは、ソースおよびドレインがデータの読み出しの端子になっている。一方、実施の形態３における抵抗変化素子では、半導体層の面内方向の抵抗値の変化を検知できる２点がデータの読み出しの端子になっている。また、何れの実施の形態でも、上部電極と半導体基板との間に電圧を印加することによって強誘電体の分極を反転させ、これによりデータの書き込みを行っているため、上部電極および半導体基板がデータの書き込みの端子になっている。
【０１３９】
すなわち、実施の形態２および実施の形態３における抵抗変化素子は、データの書き込みと読み出しとで異なった２つの端子を用いることが可能な４端子素子であることが必要である。したがって、そのような４端子素子であれば、本発明に適用可能である。
【０１４０】
（その他の事項）
前述した各実施の形態の不揮発性フリップフロップをマルチプレクサまたはルックアップテーブルを有するフィールドプログラマブルデバイスへ適用した場合、高速にプログラムデータを復活させることができるとともに、フリップフロップ部の通常動作にプログラムデータを抵抗変化素子にストアすることができるようになる。
【０１４１】
また、ロジックデバイスで多用されるフリップフロップを本発明の各実施の形態の不揮発性フリップフロップにすることによって、ロジック部分の処理途中のデータなどをフリップフロップ部の近傍で保持することが可能になる。したがって、外部のメモリが不要となるばかりでなく、処理の高速化が図られる。また、不揮発の特性を利用して回路ブロックごとなどの回路規模が小さい範囲で電源を頻繁にオフにすることが可能になるため、消費電力の低減化が図られる。また、フリップフロップが不揮発動作となるため、フリップフロップを基本型とするシフトレジスタなどのデータを保存することができる。このとき、通常の場合はクロックによってデータが移動する構造となっているが、本発明の各実施の形態の不揮発性フリップフロップを用いた場合には不揮発動作が可能になるため、非同期回路などへの適用が可能になるという利点もある。
【０１４２】
さらに、本発明の各実施の形態の不揮発性フリップフロップを、複数のビット線および複数のワード線の交点にマトリックス状に配置することによって、通常動作時はＳＲＡＭなどと同等の速度でデータの読み書きを行い、フリップフロップ部の電源がオフになる場合には不揮発動作を行うといった、２つのモードを有した半導体メモリ装置を実現することができる。
【０１４３】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１４４】
本発明に係る不揮発性フリップフロップは、携帯型端末における不揮発性メモリとして有用である。
【図面の簡単な説明】
【０１４５】
【図１】本発明の実施の形態１に係る不揮発性フリップフロップの構成を示す回路図である。
【図２】本発明の実施の形態１に係る不揮発性フリップフロップのストア動作の一例を示すタイミングチャートである。
【図３】本発明の実施の形態１に係る不揮発性フリップフロップのストア動作の変形例を示すタイミングチャートである。
【図４】本発明の実施の形態１に係る不揮発性フリップフロップのリコール動作の一例を示すタイミングチャートである。
【図５】本発明の実施の形態１に係る不揮発性フリップフロップの半導体素子周辺の配線領域の構成を模式的に示す断面図である。
【図６】本発明の実施の形態２に係る不揮発性フリップフロップの構成を示す回路図である。
【図７】本発明の実施の形態２に係る不揮発性フリップフロップが備える強誘電体ゲートトランジスタの構成を模式的に示す断面図である。
【図８】本発明の実施の形態２に係る不揮発性フリップフロップの構成の他の例を示す回路図である。
【図９】本発明の実施の形態２に係る不揮発性フリップフロップの構成の他の例を示す回路図である。
【図１０】本発明の実施の形態２に係る不揮発性フリップフロップの構成の他の例を示す回路図である。
【図１１】本発明の実施の形態３に係る不揮発性フリップフロップが備える強誘電体ゲートトランジスタの構成を模式的に示す断面図である。
【図１２】（ａ）および（ｂ）は、本発明の実施の形態３に係る不揮発性フリップフロップが備える強誘電体ゲートトランジスタの半導体基板の空乏層の厚みの変化を概念的に示す断面図である。
【図１３】従来の不揮発性メモリの構成を示す回路図である。
【符号の説明】
【０１４６】
１，２    インバータ
３        帰還回路部
４        フリップフロップ部
５，６    ノード
７，８    スイッチングトランジスタ
９，１０  制御トランジスタ
１１，１２  抵抗変化素子
２１      リセットシーケンス
２２      書き込みシーケンス
５１Ａ，５１Ｂ，５１Ｃ  層間膜
５２      Ａｌ配線
５３      下部バリアメタル層
５４      コンタクトホール
５５      上部バリアメタル層
５６      上部配線
５７      相変化材料
６１，６２  強誘電体ゲートトランジスタ
６３，６４  強誘電体
６５，６６  ＭＩＳトランジスタ
６７，６８  スイッチング素子
７０      半導体基板
７１      絶縁膜
７２      フローティング電極
７４      上部電極
８１      半導体層
８２      上部電極
８３      空乏層
１０１，１０２  ドレイン電極
１０３    フリップフロップ
ＢＬ１，ＢＬ２  ビット線
ＣＬ      制御信号線
ＰＬ      プレート線
ＷＬ      ワード線
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2003085741.tif 000016
【図２】
2003085741.tif 000017
【図３】
2003085741.tif 000018
【図４】
2003085741.tif 000019
【図５】
2003085741.tif 000020
【図６】
2003085741.tif 000021
【図７】
2003085741.tif 000022
【図８】
2003085741.tif 000023
【図９】
2003085741.tif 000024
【図１０】
2003085741.tif 000025
【図１１】
2003085741.tif 000026
【図１２】
2003085741.tif 000027
【図１３】
2003085741.tif 000028
【手続補正書】
【提出日】平成17年4月6日(2005.4.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
一対の逆論理のデータを記憶するための一対の記憶ノードを有するフリップフロップ部と、
前記一対の記憶ノードとそれぞれ接続され、その抵抗が保存可能に変化する一対の不揮発性抵抗変化素子とを備え、
ストア動作において、前記一対の記憶ノードのそれぞれの電位に応じて、前記一対の不揮発性抵抗変化素子の抵抗を変化させ、
リコール動作において、前記一対の記憶ノードのそれぞれを前記一対の不揮発性抵抗変化素子の抵抗の差に応じた電位にすることが可能なように構成された、
不揮発性フリップフロップであって、
ストア動作において、前記一対の記憶ノードのそれぞれの電位に応じて、前記一対の不揮発性抵抗変化素子の一方を高抵抗状態にするとともに他方を低抵抗状態にし、
リコール動作において、前記一対の不揮発性抵抗変化素子の抵抗の差に応じて、前記一対の記憶ノードの一方を高電位にするとともに他方を低電位にするように構成されており、
前記一対の不揮発性抵抗変化素子は、いずれもアモルファス状態においては高抵抗状態となり、結晶状態においては低抵抗状態となる相変化材料で構成されている、
不揮発性フリップフロップ。
【請求項２】
ストア動作において、前記一対の不揮発性抵抗変化素子の一方がアモルファス状態となり、他方が結晶状態となる、
請求項１に記載の不揮発性フリップフロップ。
【請求項３】
前記一対の記憶ノードと一対の不揮発性抵抗変化素子との間には一対のスイッチング素子が挟まれており、
前記一対の不揮発性抵抗変化素子はプレート線と接続されており、
前記一対の記憶ノードの一方の電位が高電位であって、他方の電位が低電位であって、
前記一対のスイッチング素子がオン状態にされて前記一対の記憶ノードと前記プレート線との間に電位差を生じさせることにより、前記一対の不揮発性抵抗変化素子の一方をアモルファス状態にするとともに他方を結晶状態にする、
請求項２に記載の不揮発性フリップフロップ。
【請求項４】
前記一対の記憶ノードと前記プレート線との間に電位差を生じさせて、前記一対の不揮発性抵抗変化素子の双方をアモルファス状態とした後、
前記一対の不揮発性抵抗変化素子のいずれか一方を結晶状態に変化させることにより、
前記一対の不揮発性抵抗変化素子の一方をアモルファス状態にするとともに他方を結晶状態にする、
請求項３に記載の不揮発性フリップフロップ。
【請求項５】
前記プレート線に高電位の電圧を印加することにより、低電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子をアモルファス状態にし、
前記プレート線に低電位の電圧を印加することにより、高い電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子をアモルファス状態にすることにより、
前記一対の不揮発性抵抗変化素子の双方をアモルファス状態とする、
請求項４に記載の不揮発性フリップフロップ。
【請求項６】
前記プレート線に低電位の電圧を印加することにより、高電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子をアモルファス状態にし、
前記プレート線に高電位の電圧を印加することにより、低い電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子をアモルファス状態にすることにより、
前記一対の不揮発性抵抗変化素子の双方をアモルファス状態とする、
請求項４に記載の不揮発性フリップフロップ。
【請求項７】
双方ともアモルファス状態となっている一対の不揮発性抵抗変化素子のうち、前記プレート線に低電位の電圧を印加することにより、高電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子を結晶状態にすることにより、
前記一対の不揮発性抵抗変化素子のいずれか一方を結晶状態に変化させる、
請求項４に記載の不揮発性フリップフロップ。
【請求項８】
双方ともアモルファス状態となっている一対の不揮発性抵抗変化素子のうち、前記プレート線に高電位の電圧を印加することにより、低電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子を結晶状態にすることにより、
前記一対の不揮発性抵抗変化素子のいずれか一方を結晶状態に変化させる、
請求項４に記載の不揮発性フリップフロップ。
【請求項９】
前記一対の記憶ノードと前記プレート線との間に電位差を生じさせて、前記一対の不揮発性抵抗変化素子の双方を結晶状態とした後、
前記一対の不揮発性抵抗変化素子のいずれか一方をアモルファス状態に変化させることにより、
前記一対の不揮発性抵抗変化素子の一方をアモルファス状態にするとともに他方を結晶状態にする、
請求項３に記載の不揮発性フリップフロップ。
【請求項１０】
前記プレート線に高電位の電圧を印加することにより、低電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子を結晶状態にし、
前記プレート線に低電位の電圧を印加することにより、高い電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子を結晶状態にすることにより、
前記一対の不揮発性抵抗変化素子の双方を結晶状態とする、
請求項９に記載の不揮発性フリップフロップ。
【請求項１１】
前記プレート線に低電位の電圧を印加することにより、高電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子を結晶状態にし、
前記プレート線に高電位の電圧を印加することにより、低い電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に低パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子を結晶状態にすることにより、
前記一対の不揮発性抵抗変化素子の双方を結晶状態とする、
請求項９に記載の不揮発性フリップフロップ。
【請求項１２】
双方とも結晶状態となっている一対の不揮発性抵抗変化素子のうち、前記プレート線に低電位の電圧を印加することにより、高電位である一方の記憶ノードと前記プレート線との間に挟まれている一方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記一方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記一方の不揮発性抵抗変化素子をアモルファス状態にすることにより、
前記一対の不揮発性抵抗変化素子のいずれか一方をアモルファス状態に変化させる、
請求項９に記載の不揮発性フリップフロップ。
【請求項１３】
双方とも結晶状態となっている一対の不揮発性抵抗変化素子のうち、前記プレート線に高電位の電圧を印加することにより、低電位である他方の記憶ノードと前記プレート線との間に挟まれている他方の不揮発性抵抗変化素子の両端に電位差を生じさせると共に、前記他方の不揮発性抵抗変化素子に高パルス幅の電圧を印加することにより、前記他方の不揮発性抵抗変化素子をアモルファス状態にすることにより、
前記一対の不揮発性抵抗変化素子のいずれか一方をアモルファス状態に変化させる、
請求項９に記載の不揮発性フリップフロップ。
【請求項１４】
リコール動作において、
前記一対のスイッチング素子がオン状態にされ、前記プレート線の電位を接地電位から電源電位に向けて上昇させ、
前記フリップフロップ部の電源がオンにされるとともに前記一対のスイッチング素子がオフ状態にされることにより、前記一対の記憶ノードの一方を高電位にするとともに他方を低電位にする、
請求項３に記載の不揮発性フリップフロップ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
上述した目的を達成するために、本発明に係る不揮発性フリップフロップは、一対の逆論理のデータを記憶するための一対の記憶ノードを有するフリップフロップ部と、前記一対の記憶ノードとそれぞれ接続され、その抵抗が保存可能に変化する一対の不揮発性抵抗変化素子とを備え、ストア動作において、前記一対の記憶ノードのそれぞれの電位に応じて、前記一対の不揮発性抵抗変化素子の抵抗を変化させ、リコール動作において、前記一対の記憶ノードのそれぞれを前記一対の不揮発性抵抗変化素子の抵抗の差に応じた電位にすることが可能なように構成されており、ストア動作において、前記一対の記憶ノードのそれぞれの電位に応じて、前記一対の不揮発性抵抗変化素子の一方を高抵抗状態にするとともに他方を低抵抗状態にし、リコール動作において、前記一対の不揮発性抵抗変化素子の抵抗の差に応じて、前記一対の記憶ノードの一方を高電位にするとともに他方を低電位にするように構成されており、前記一対の不揮発性抵抗変化素子は、いずれもアモルファス状態においては高抵抗状態となり、結晶状態においては低抵抗状態となる相変化材料で構成されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００９８
【補正方法】変更
【補正の内容】
【００９８】
（参考例１）
参考例１の不揮発性フリップフロップは抵抗変化素子として相変化材料を用いた。これに対して、参考例１の不揮発性フリップフロップは、抵抗変化素子として強誘電体を用いている。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【００９９】
（不揮発性フリップフロップの構成について）
図６は、本発明の参考例１に係る不揮発性フリップフロップの構成を示す回路図である。図６に示すとおり、抵抗変化素子６１、６２はそれぞれ、強誘電体６３、６４とスイッチング素子（ＭＩＳトランジスタ）６５、６６とを備えている。この抵抗変化素子６１、６２は、半導体基板上に形成されたＭＩＳトランジスタ６５、６６のゲート酸化膜の一部に強誘電体６３を用いた強誘電体ゲートトランジスタである。したがって、以下では抵抗変化素子６１、６２を強誘電体ゲートトランジスタ６１、６２と呼ぶことにする。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正の内容】
【０１００】
（強誘電体ゲートトランジスタの構成について）
図７は、本発明の参考例１に係る不揮発性フリップフロップが備える強誘電体ゲートトランジスタの構成を模式的に示す断面図である。図６を併せて参照すると、図７に示すように、本参考例の不揮発性フリップフロップが備える強誘電体ゲートトランジスタ６１は、シリコンからなる半導体基板７０の表面にソース領域およびドレイン領域１０１、１０２が形成され、このソース領域およびドレイン領域１０１、１０２の間のチャネル領域１０３上に、絶縁膜７１、フローティング電極７２、強誘電体６３（６４）、上部電極７４が順に積層されて構成されている。本参考例では、強誘電体ゲートトランジスタ６１、６２はｎチャネル型ＭＩＳトランジスタである。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１０６
【補正方法】変更
【補正の内容】
【０１０６】
なお、本参考例の不揮発性フリップフロップのその他の構成については、ワード線ＷＬが第１のワード線ＷＬ１となっている以外は実施の形態１の場合と同様であるので同一符号を付して説明を省略する。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１０８
【補正方法】変更
【補正の内容】
【０１０８】
本参考例ではこのような原理を利用してデータを記憶する。すなわち、上部電極７４と半導体基板７０との間に印加する電圧を順方向または逆方向に変化させることによって、強誘電体６３、６４の分極の方向を変化させる。そして、その変化に対応するＶｔ値により、１または０のデータを記憶する。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１１１
【補正方法】変更
【補正の内容】
【０１１１】
（通常の動作について）
以下、本参考例の不揮発性フリップフロップの動作について説明する。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１１２
【補正方法】変更
【補正の内容】
【０１１２】
通常時の動作については参考例１の場合と同様であるので説明を省略する。なお、この通常時においては、スイッチング素子６７、６８はオフにされている。そのため、ビット線ＢＬ１、ＢＬ２と強誘電体ゲートトランジスタ６１、６２とはそれぞれ電気的に分離された状態になっている。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１１３
【補正方法】変更
【補正の内容】
【０１１３】
（ストア動作について）
本参考例の不揮発性フリップフロップのストア動作は次のように行われる。図６において、フリップフロップ部４の電源をオフにする前に、第２のワード線ＷＬ２を駆動してスイッチング素子６７、６８をオンにする。予めビット線ＢＬ１、ＢＬ２に一対の逆論理のデータを設定しておくと、強誘電体ゲートトランジスタ６１、６２の上部電極７４および半導体基板７０に１または０、すなわち電源電位または接地電位がそれぞれ設定される。その結果、一対の強誘電体６３、６４は分極の方向が互いに逆方向に設定されることになる。そして、半導体基板７０に負のバイアス電圧が印加された方の強誘電体ゲートトランジスタ６１または６２のＶｔ値が高い状態となる。一方、半導体基板７０に正のバイアス電圧が印加された方の強誘電体ゲートトランジスタ６１または６２のＶｔ値が低い状態となる。なお、以下では説明の便宜上、強誘電体ゲートトランジスタ６２のＶｔ値が高い状態にあり、強誘電体ゲートトランジスタ６１のＶｔ値が低い状態にあると仮定する。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１１５
【補正方法】変更
【補正の内容】
【０１１５】
（リコール動作について）
本参考例の不揮発性フリップフロップのリコール動作は、参考例１の場合と基本的には同様であり、強誘電体ゲートトランジスタの抵抗差を利用して行われる。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１１７
【補正方法】変更
【補正の内容】
【０１１７】
次に、制御信号線ＣＬを駆動して制御トランジスタ９、１０をオンにした後、プレート線ＰＬの電位を徐々に上昇させるとともに、帰還回路部３のインバータ１、２の電源電位を上昇させる。このとき、Ｖｔ値が高い状態にある抵抗変化素子６２は高抵抗状態となり、Ｖｔ値が低い状態にある抵抗変化素子６１は低抵抗状態となる。したがって、参考例１の場合と同様に、低抵抗状態の抵抗変化素子６１に接続されているノード５の電位上昇が速く、高抵抗状態の抵抗変化素子６２に接続されているノード６の電位上昇が遅くなる。このとき、フリップフロップ部４の電源をオンにするのとほぼ同時に制御トランジスタ９、１０をオフすることによって、ノード５、６にデータをリコールすることができる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１１９
【補正方法】変更
【補正の内容】
【０１１９】
（参考例１の変形例１について）
ところで、一対の抵抗変化素子６１、６２のＶｔ値を高い状態に設定し、上部電極７４へ印加するバイアス電圧が０である場合にスイッチング素子６５、６６がオフとなるようにＶｔ値を設定するようにすれば、制御信号線ＣＬおよび制御トランジスタ９、１０が不要となる（図８参照）。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１２４
【補正方法】変更
【補正の内容】
【０１２４】
（参考例１の変形例２について）
さらに他の例として、図１０に示す構成としてもよい。図１０に示すように、この構成では、ビット線ＢＬ１、ＢＬ２に加えて別途ビット線ＢＬ３、ＢＬ４を設けている。そして、強誘電体６３、６４の他端が、上部電極７４およびスイッチング素子６７、６８を介してビット線ＢＬ３、ＢＬ４とそれぞれ接続されている。なお、その他の構成については図９に示す場合と同様である。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０１２６
【補正方法】変更
【補正の内容】
【０１２６】
（参考例２）
参考例２の不揮発性フリップフロップは、参考例１の場合と同様にして不揮発性抵抗変化素子として強誘電体ゲートトランジスタを用いている。参考例２が参考例１と異なる点は、半導体層上に形成された強誘電体の分極によってその半導体層の空乏層の厚みを変化させることにより、当該半導体層の抵抗を変化させることにある。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１２７
【補正方法】変更
【補正の内容】
【０１２７】
（不揮発性フリップフロップの構成について）
本参考例の不揮発性フリップフロップの全体の構成については、図６を参照して前述した参考例１の場合と同様であるので説明を省略する。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０１２８
【補正方法】変更
【補正の内容】
【０１２８】
（強誘電体ゲートトランジスタの構成について）
図１１は、本発明の参考例２に係る不揮発性フリップフロップが備える強誘電体ゲートトランジスタの構成を模式的に示す断面図である。図６を併せて参照すると、図１１に示すように、本参考例の不揮発性フリップフロップが備える抵抗変化素子６１は、シリコンからなる半導体層８１上に、強誘電体６３、上部電極８２が順に積層されて構成されている。なお、参考例１の場合と同様に、強誘電体６３と半導体層８１との間に絶縁体層を設けてもよい。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０１３０
【補正方法】変更
【補正の内容】
【０１３０】
本参考例ではこのような原理を利用してデータを記憶する。すなわち、上部電極８２と半導体層８１との間に印加する電圧を順方向または逆方向に変化させることによって、強誘電体６３の分極の方向を変化させる。そして、その分極の方向の変化に対応して変化する空乏層の厚みにより、１または０のデータを記憶する。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０１３１
【補正方法】変更
【補正の内容】
【０１３１】
なお、本参考例の場合、通常のシリコン基板上にトランジスタを作製する場合と異なり、半導体層８１の空乏層の厚みの変化を利用するだけであるため、半導体層８１の材料の選択肢は広がる。例えば、シリコンの他にも、ＡｌＮ、ＺｎＯ、ＩｎＯ２などの酸化物半導体により半導体層８１を構成してもよい。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０１３２
【補正方法】変更
【補正の内容】
【０１３２】
以下、本参考例の不揮発性フリップフロップの動作について説明する。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０１３３
【補正方法】変更
【補正の内容】
【０１３３】
通常時の動作については参考例１の場合と同様であるので説明を省略する。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０１３４
【補正方法】変更
【補正の内容】
【０１３４】
（ストア動作について）
本参考例の不揮発性フリップフロップのストア動作は次のように行われる。参考例１の場合と同様にして、抵抗変化素子６１、６２の上部電極８２または半導体層８１に１または０、すなわち電源電位または接地電位をそれぞれ設定することによって、一対の強誘電体６３、６４の分極の方向を互いに逆方向に設定する。この場合、上部電極８２に正のバイアス電圧が印加された方の抵抗変化素子６１または６２の半導体層８１の空乏層８３の厚みは大きくなる（図１２（ａ）参照）。一方、半導体基板８１に正のバイアス電圧が印加された方の抵抗変化素子６１または６２の半導体基板８１の空乏層８３の厚みは小さくなる（図１２（ｂ）参照）。なお、以下では、説明の便宜上、抵抗変化素子６２が備える半導体層８１の空乏層８３の厚みが大きく、抵抗変化素子６１が備える半導体層８１の空乏層８３の厚みが小さいと仮定する。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０１３６
【補正方法】変更
【補正の内容】
【０１３６】
（リコール動作について）
次に、本参考例の不揮発性フリップフロップのリコール動作について説明する。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】０１３７
【補正方法】変更
【補正の内容】
【０１３７】
参考例１の場合と同様にして帰還回路部３の各ノード５、６の電位が接地電位とした後、制御トランジスタ９、１０をオンにし、プレート線ＰＬの電位を徐々に上昇させるとともに、帰還回路部３のインバータ１、２の電源電位を上昇させる。このとき、空乏層８３の厚みが大きい半導体層８１を備える抵抗変化素子６２は高抵抗状態となり、空乏層８３の厚みが小さい半導体層８１を備える抵抗変化素子６１は低抵抗状態となる。したがって、参考例１の場合と同様に、低抵抗状態の抵抗変化素子６１に接続されているノード５の電位上昇が速く、高抵抗状態の抵抗変化素子６２に接続されているノード６の電位上昇が遅くなる。このとき、フリップフロップ部４の電源をオンにするのとほぼ同時に制御トランジスタ９、１０をオフすることによって、ノード５、６にデータをリコールすることができる。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】０１３８
【補正方法】変更
【補正の内容】
【０１３８】
参考例１における強誘電体ゲートトランジスタでは、ソースおよびドレインがデータの読み出しの端子になっている。一方、参考例２における抵抗変化素子では、半導体層の面内方向の抵抗値の変化を検知できる２点がデータの読み出しの端子になっている。また、何れの参考例でも、上部電極と半導体基板との間に電圧を印加することによって強誘電体の分極を反転させ、これによりデータの書き込みを行っているため、上部電極および半導体基板がデータの書き込みの端子になっている。
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】０１３９
【補正方法】変更
【補正の内容】
【０１３９】
すなわち、参考例１および参考例２における抵抗変化素子は、データの書き込みと読み出しとで異なった２つの端子を用いることが可能な４端子素子であることが必要である。したがって、そのような４端子素子であれば、本発明に適用可能である。
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】０１４０
【補正方法】変更
【補正の内容】
【０１４０】
（その他の事項）
前述した各参考例の不揮発性フリップフロップをマルチプレクサまたはルックアップテーブルを有するフィールドプログラマブルデバイスへ適用した場合、高速にプログラムデータを復活させることができるとともに、フリップフロップ部の通常動作にプログラムデータを抵抗変化素子にストアすることができるようになる。
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】０１４１
【補正方法】変更
【補正の内容】
【０１４１】
また、ロジックデバイスで多用されるフリップフロップを本発明の各参考例の不揮発性フリップフロップにすることによって、ロジック部分の処理途中のデータなどをフリップフロップ部の近傍で保持することが可能になる。したがって、外部のメモリが不要となるばかりでなく、処理の高速化が図られる。また、不揮発の特性を利用して回路ブロックごとなどの回路規模が小さい範囲で電源を頻繁にオフにすることが可能になるため、消費電力の低減化が図られる。また、フリップフロップが不揮発動作となるため、フリップフロップを基本型とするシフトレジスタなどのデータを保存することができる。このとき、通常の場合はクロックによってデータが移動する構造となっているが、本発明の各参考例の不揮発性フリップフロップを用いた場合には不揮発動作が可能になるため、非同期回路などへの適用が可能になるという利点もある。
【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】０１４２
【補正方法】変更
【補正の内容】
【０１４２】
さらに、本発明の各参考例の不揮発性フリップフロップを、複数のビット線および複数のワード線の交点にマトリックス状に配置することによって、通常動作時はＳＲＡＭなどと同等の速度でデータの読み書きを行い、フリップフロップ部の電源がオフになる場合には不揮発動作を行うといった、２つのモードを有した半導体メモリ装置を実現することができる。
【手続補正３７】
【補正対象書類名】明細書
【補正対象項目名】０１４５
【補正方法】変更
【補正の内容】
【０１４５】
【図１】本発明の実施の形態１に係る不揮発性フリップフロップの構成を示す回路図である。
【図２】本発明の実施の形態１に係る不揮発性フリップフロップのストア動作の一例を示すタイミングチャートである。
【図３】本発明の実施の形態１に係る不揮発性フリップフロップのストア動作の変形例を示すタイミングチャートである。
【図４】本発明の実施の形態１に係る不揮発性フリップフロップのリコール動作の一例を示すタイミングチャートである。
【図５】本発明の実施の形態１に係る不揮発性フリップフロップの半導体素子周辺の配線領域の構成を模式的に示す断面図である。
【図６】本発明の参考例１に係る不揮発性フリップフロップの構成を示す回路図である。
【図７】本発明の参考例１に係る不揮発性フリップフロップが備える強誘電体ゲートトランジスタの構成を模式的に示す断面図である。
【図８】本発明の参考例１に係る不揮発性フリップフロップの構成の他の例を示す回路図である。
【図９】本発明の参考例１に係る不揮発性フリップフロップの構成の他の例を示す回路図である。
【図１０】本発明の参考例１に係る不揮発性フリップフロップの構成の他の例を示す回路図である。
【図１１】本発明の参考例２に係る不揮発性フリップフロップが備える強誘電体ゲートトランジスタの構成を模式的に示す断面図である。
【図１２】（ａ）および（ｂ）は、本発明の参考例２に係る不揮発性フリップフロップが備える強誘電体ゲートトランジスタの半導体基板の空乏層の厚みの変化を概念的に示す断面図である。
【図１３】従来の不揮発性メモリの構成を示す回路図である。
【国際調査報告】
2003085741.tif 000029
2003085741.tif 000030
2003085741.tif 000031
2003085741.tif 000032