【事件の表示】
　特願２００１−５０９０８０「ＮＡＮＤ型フラッシュメモリデバイスを形成する方法」拒絶査定不服審判事件〔平成１３年　１月１８日国際公開、ＷＯ０１／０４９４８、平成１５年　２月　４日国内公表、特表２００３−５０４８７２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２０００年６月２９日（パリ条約による優先権主張外国庁受理１９９９年７月９日、米国）を国際出願日とする出願であって、平成２２年８月４日付けの拒絶理由通知に対して、同年１１月２日に手続補正書及び意見書が提出されたが、平成２３年１月２６日付けで拒絶査定がされた。
　そして、同年５月３０日に審判請求がされるとともに手続補正書が提出され、同年９月１５日付けの最後の拒絶理由通知に対して、同年１０月１７日に手続補正書及び意見書が提出され、その後、平成２４年２月１６日付けで審尋がなされ、同年５月２日に回答書が提出された。
　
第２．補正却下の決定
　
［補正却下の決定の結論］
　平成２３年１０月１７日に提出された手続補正書による補正を却下する。
　
［理由］
１．本件補正の内容
　平成２３年１０月１７日に提出された手続補正書による補正（以下「本件補正」という）は、補正前の特許請求の範囲の請求項１〜１７を補正して、補正後の特許請求の範囲の請求項１〜１６とするものであり、補正前の請求項１と補正後の請求項１は各々次のとおりである。
　
（補正前）
「【請求項１】　ＮＡＮＤ型フラッシュメモリデバイスを形成する方法であって、
　基板（３０）の少なくとも一部の上に第１の酸化物層（３６）を成長させるステップを含み、前記基板はコア領域（３２）および周辺領域（３４）を含み、前記コア領域はフラッシュメモリセル領域（４６）と選択ゲート領域（４４）とを含み、周辺領域は高電圧トランジスタ領域と低電圧トランジスタ領域とを含み、さらに
　前記第１の酸化物層の少なくとも一部の上に第１のドーピングされたアモルファスシリコン層（３８）を蒸着するステップと、
　前記第１のドーピングされたアモルファスシリコン層の少なくとも一部の上に誘電層（４０）を蒸着するステップと、
　コア領域（３２）の選択ゲート領域（４４）ならびに周辺領域（３４）の高電圧トランジスタ領域および低電圧トランジスタ領域における第１の酸化物層（３６）、第１のドーピングされたアモルファスシリコン層（３８）、および誘電層（４０）の部分を除去するステップと、
　コア領域（３２）の選択ゲート領域（４４）ならびに周辺領域（３４）の高電圧トランジスタ領域および低電圧トランジスタ領域における基板（３０）の少なくとも一部の上に第２の酸化物層（４８）を成長させるステップとを含み、前記第２の酸化物層（４８）の厚みは前記第１の酸化物層（３６）の厚みよりも大きく、さらに
　コア領域（３２）の選択ゲート領域（４４）および周辺領域の低電圧トランジスタ領域（５４）における第２の酸化物層（４８）の部分を除去するステップと、
　コア領域の選択ゲート領域（４４）および周辺領域（３４）の低電圧トランジスタ領域（５４）における基板（３０）の少なくとも一部の上に第３の酸化物層（５６、５８）を成長させるステップとを含み、前記第３の酸化物層（５８）の厚みは前記第２の酸化物層（４８）の厚みよりも小さいが前記第１の酸化物層（３６）の厚みよりも大きく、さらに
　誘電層（４０）、第２の酸化物層（４８）および第３の酸化物層（５６、５８）の少なくとも一部の上に第２のドーピングされたアモルファスシリコン層（６０）を蒸着するステップと、
　コア領域のフラッシュメモリセル領域にフラッシュメモリセル（６６）を形成し、コア領域の選択ゲート領域に選択ゲートトランジスタ（６８）を形成し、周辺領域の低電圧トランジスタ領域に低電圧トランジスタ（７２）を形成し、周辺領域の高電圧トランジスタ領域に高電圧トランジスタ（７０）を形成するステップとを含み、
　前記フラッシュメモリデバイスは、前記第１の酸化物層（３６）の上の第１のドーピングされたアモルファスシリコン層（３８）と、前記第１のドーピングされたアモルファスシリコン層の上の誘電層（４０）と、前記誘電層の上の第２のドーピングされたアモルファスシリコン層（６０）とを含み、前記選択ゲートトランジスタ（６８）は前記誘電層の上の第２のドーピングされたアモルファスシリコン層（６０）を含み、前記選択ゲートトランジスタ（６８）は前記第３の酸化物層の上の第２のドーピングされたアモルファスシリコン層（６０）を含み、前記低電圧トランジスタは前記第３の酸化物層（５８）の上の第２のドーピングされたアモルファスシリコン層（６０）を含み、前記高電圧トランジスタ（７０）は第２の酸化物層（４８）の上の第２のドーピングされたアモルファスシリコン層（６０）を含み、
　前記第１の酸化物層はフラッシュメモリセル中のトンネル酸化物層であり、
　前記第３の酸化物層は選択ゲートトランジスタ中のゲート酸化物層であり、
　前記第２の酸化物層（４８）はコア領域（３２）の選択ゲート領域（４４）および周辺領域（３４）においてのみ成長し、
　前記第３の酸化物層（５６、５８）はコア領域（３２）の選択ゲート領域（４４）および周辺領域（３４）の低電圧トランジスタ領域（５４）においてのみ成長する、方法。」
　
（補正後）
「【請求項１】　ＮＡＮＤ型フラッシュメモリデバイスを形成する方法であって、
　基板（３０）の少なくとも一部の上に第１の酸化物層（３６）を成長させるステップを含み、前記基板はコア領域（３２）および周辺領域（３４）を含み、前記コア領域はフラッシュメモリセル領域（４６）と選択ゲート領域（４４）とを含み、周辺領域は高電圧トランジスタ領域と低電圧トランジスタ領域とを含み、さらに
　前記第１の酸化物層の少なくとも一部の上に第１のドーピングされたアモルファスシリコン層（３８）を蒸着するステップと、
　前記第１のドーピングされたアモルファスシリコン層の少なくとも一部の上に誘電層（４０）を蒸着するステップと、
　コア領域（３２）の選択ゲート領域（４４）ならびに周辺領域（３４）の高電圧トランジスタ領域および低電圧トランジスタ領域における第１の酸化物層（３６）、第１のドーピングされたアモルファスシリコン層（３８）、および誘電層（４０）の部分を除去するステップと、
　コア領域（３２）の選択ゲート領域（４４）ならびに周辺領域（３４）の高電圧トランジスタ領域および低電圧トランジスタ領域における基板（３０）の少なくとも一部の上に第２の酸化物層（４８）を成長させるステップとを含み、前記第２の酸化物層（４８）の厚みは前記第１の酸化物層（３６）の厚みよりも大きく、さらに
　コア領域（３２）の選択ゲート領域（４４）および周辺領域の低電圧トランジスタ領域（５４）における第２の酸化物層（４８）の部分を除去するステップと、
　コア領域の選択ゲート領域（４４）および周辺領域（３４）の低電圧トランジスタ領域（５４）における基板（３０）の少なくとも一部の上に第３の酸化物層（５６、５８）を成長させるステップとを含み、前記第３の酸化物層（５８）の厚みは前記第２の酸化物層（４８）の厚みよりも小さいが前記第１の酸化物層（３６）の厚みよりも大きく、さらに
　誘電層（４０）、第２の酸化物層（４８）および第３の酸化物層（５６、５８）の少なくとも一部の上に第２のドーピングされたアモルファスシリコン層（６０）を蒸着するステップと、
　マスクを用いて、前記第２の酸化物層（４８）、前記第３の酸化物層（５６、５８）、および前記アモルファスシリコン層（６０）をエッチングすることにより、コア領域のフラッシュメモリセル領域にフラッシュメモリセル（６６）を形成し、コア領域の選択ゲート領域に選択ゲートトランジスタ（６８）を形成し、周辺領域の低電圧トランジスタ領域に低電圧トランジスタ（７２）を形成し、周辺領域の高電圧トランジスタ領域に高電圧トランジスタ（７０）を形成するステップとを含み、
　前記フラッシュメモリデバイスは、前記第１の酸化物層（３６）の上の第１のドーピングされたアモルファスシリコン層（３８）と、前記第１のドーピングされたアモルファスシリコン層の上の誘電層（４０）と、前記誘電層（４０）の上の第２のドーピングされたアモルファスシリコン層（６０）とを含み、前記選択ゲートトランジスタ（６８）は前記第３の酸化物層（５６）の上の第２のドーピングされたアモルファスシリコン層（６０）を含み、前記低電圧トランジスタ（７２）は前記第３の酸化物層（５８）の上の第２のドーピングされたアモルファスシリコン層（６０）を含み、前記高電圧トランジスタ（７０）は第２の酸化物層（４８）の上の第２のドーピングされたアモルファスシリコン層（６０）を含み、
　前記第１の酸化物層（３６）はフラッシュメモリセル中のトンネル酸化物層であり、
　前記第３の酸化物層（５６）は選択ゲートトランジスタ中のゲート酸化物層であり、
　前記第２の酸化物層（４８）はコア領域（３２）の選択ゲート領域（４４）および周辺領域（３４）においてのみ成長し、
　前記第３の酸化物層（５６、５８）はコア領域（３２）の選択ゲート領域（４４）および周辺領域（３４）の低電圧トランジスタ領域（５４）においてのみ成長する、方法。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、以下のとおりである。
　
（１）補正事項１
　補正前の請求項１の「コア領域のフラッシュメモリセル領域にフラッシュメモリセル（６６）を形成し」を、補正後の請求項１の「マスクを用いて、前記第２の酸化物層（４８）、前記第３の酸化物層（５６、５８）、および前記アモルファスシリコン層（６０）をエッチングすることにより、コア領域のフラッシュメモリセル領域にフラッシュメモリセル（６６）を形成し」と補正すること。
　
（２）補正事項２
　補正前の請求項１の「前記誘電層の上の第２のドーピングされた」を、補正後の請求項１の「前記誘電層（４０）の上の第２のドーピングされた」と補正し、補正前の請求項１の「前記第３の酸化物層の上の第２のドーピングされた」を、補正後の請求項１の「前記第３の酸化物層（５６）の上の第２のドーピングされた」と補正し、補正前の請求項１の「前記低電圧トランジスタは前記第３の酸化物層（５８）の上の」を、補正後の請求項１の「前記低電圧トランジスタ（７２）は前記第３の酸化物層（５８）の上の」と補正し、補正前の請求項１の「前記第１の酸化物層はフラッシュメモリセル中の」を、補正後の請求項１の「前記第１の酸化物層（３６）はフラッシュメモリセル中の」と補正し、補正前の請求項１の「前記第３の酸化物層は選択ゲートトランジスタ中の」を、補正後の請求項１の「前記第３の酸化物層（５６）は選択ゲートトランジスタ中の」と補正すること。
　
（３）補正事項３
　補正前の請求項１の「前記選択ゲートトランジスタ（６８）は前記誘電層の上の第２のドーピングされたアモルファスシリコン層（６０）を含み、前記選択ゲートトランジスタ（６８）は前記第３の酸化物層」を、補正後の請求項１の「前記選択ゲートトランジスタ（６８）は前記第３の酸化物層」と補正すること。
　
（４）補正事項４
　補正前の請求項１２の「トンネル酸化物マスク手順に関するステップは行なわれない」を、補正後の請求項１２の「トンネル酸化物マスクを使用しない」と補正すること。
　
（５）補正事項５
　補正前の請求項１４を、削除すること。
　
（６）補正事項６
　補正前の請求項１５〜１７を、それぞれ、補正後の請求項１４〜１６に繰り上げること。
　
３．新規事項の追加の有無及び補正目的の適否についての検討
（１）補正事項１について
　補正事項１は、補正前の請求項１の「コア領域のフラッシュメモリセル領域にフラッシュメモリセル（６６）を形成し」の前に、補正後の請求項１の「マスクを用いて、前記第２の酸化物層（４８）、前記第３の酸化物層（５６、５８）、および前記アモルファスシリコン層（６０）をエッチングすることにより、」を加える補正であり、「コア領域のフラッシュメモリセル領域にフラッシュメモリセル（６６）を形成し、コア領域の選択ゲート領域に選択ゲートトランジスタ（６８）を形成し、周辺領域の低電圧トランジスタ領域に低電圧トランジスタ（７２）を形成し、周辺領域の高電圧トランジスタ領域に高電圧トランジスタ（７０）を形成するステップ」を具体化することにより、限定的に減縮したものであるから、補正事項１は、特許請求の範囲の減縮を目的とする補正に該当する。
　したがって、補正事項１は、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　
　また、補正事項１によって請求項１に「マスクを用いて、前記第２の酸化物層（４８）、前記第３の酸化物層（５６、５８）、および前記アモルファスシリコン層（６０）をエッチングすることにより、」を加える補正は、本願明細書の段落【００３８】及び図１２に記載された事項に基づくものである。よって、この補正は、本願の願書に最初に添付した明細書又は図面（以下「当初明細書等」という。）のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであるから、当初明細書等に記載された事項の範囲内においてなされたものである。
　したがって、補正事項１は、特許法第１７条の２第３項に規定する要件を満たしている。
　
（２）補正事項２について
　補正事項２は、いずれの補正も、発明を特定する事項に図面の対応する符号を付加することにより、請求項１の記載をより明りょうにする補正であるから、明りようでない記載の釈明を目的とする補正に該当する。
　したがって、補正事項２は、特許法第１７条の２第４項第４号に掲げる明りようでない記載の釈明を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　
　また、補正事項２は、発明を特定する事項に図面の対応する符号を付加する補正であるから、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、補正事項２は、特許法第１７条の２第３項に規定する要件を満たしている。
　
（３）補正事項３について
　補正事項３は、補正前の請求項１の「前記選択ゲートトランジスタ（６８）は前記誘電層の上の第２のドーピングされたアモルファスシリコン層（６０）を含み、前記選択ゲートトランジスタ（６８）は前記第３の酸化物層」から「前記選択ゲートトランジスタ（６８）は前記誘電層の上の第２のドーピングされたアモルファスシリコン層（６０）を含み、」を削除することにより、実施例の記載と整合しない不適切な記載を修正する補正であるから、誤記の訂正を目的とする補正に該当する。
　したがって、補正事項３は、特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　
　また、補正事項３は、請求項１の記載のうち不適切な記載を削除する補正であるから、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、補正事項３は、特許法第１７条の２第３項に規定する要件を満たしている。
　
（４）補正事項４について
　補正事項４は、補正前の請求項１２の「トンネル酸化物マスク手順に関するステップは行なわれない」を、補正後の請求項１２の「トンネル酸化物マスクを使用しない」とする補正であり、請求項の記載を明細書の記載に近づけて明りようにする補正であるから、明りようでない記載の釈明を目的とする補正に該当する。
　したがって、補正事項４は、特許法第１７条の２第４項第４号に掲げる明りようでない記載の釈明を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　
　また、補正事項４は、本願明細書の段落【０００７】、【０００９】、【００２５】に記載された事項に基づくものである。よって、この補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであるから、当初明細書等に記載された事項の範囲内においてなされたものである。
　したがって、補正事項４は、特許法第１７条の２第３項に規定する要件を満たしている。
　
（５）補正事項５について
　補正事項５は、請求項の削除を目的とする補正に該当する。
　したがって、補正事項５は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　
　また、補正事項５は、請求項の削除を目的とする補正であるから、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、補正事項５は、特許法第１７条の２第３項に規定する要件を満たしている。
　
（６）補正事項６について
　補正事項６は、補正事項５において請求項１４を削除したことに伴って、請求項を繰り上げたものであるから、明りようでない記載の釈明を目的とする補正に該当する。
　したがって、補正事項６は、特許法第１７条の２第４項第４号に掲げる明りようでない記載の釈明を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　
　また、補正事項６は、請求項の削除にともなって請求項を繰り上げる補正であるから、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、補正事項６は、特許法第１７条の２第３項に規定する要件を満たしている。
　
（７）新規事項の追加の有無及び補正目的の適否についての検討のまとめ
　以上検討したとおり、補正事項１〜６は、いずれも特許法第１７条の２第４項に規定する要件を満たしているから、本件補正は、特許法第１７条の２第４項に規定する要件を満たしている。
　また、補正事項１〜６は、いずれも特許法第１７条の２第３項に規定する要件を満たしているから、本件補正は、特許法第１７条の２第３項に規定する要件を満たしている。
　
　本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載された事項により特定される発明が、特許出願の際独立して特許を受けることができるものか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法１２６条５項に規定する独立特許要件を満たすか）否かを、請求項１に係る発明について検討する。
　
４．独立特許要件についての検討
（１）本願補正発明
　本件補正による補正後の請求項１〜１６に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１６に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．に補正後の請求項１として記載したとおりのものであり、再掲すると次のとおりである。
　
「【請求項１】　ＮＡＮＤ型フラッシュメモリデバイスを形成する方法であって、
　基板（３０）の少なくとも一部の上に第１の酸化物層（３６）を成長させるステップを含み、前記基板はコア領域（３２）および周辺領域（３４）を含み、前記コア領域はフラッシュメモリセル領域（４６）と選択ゲート領域（４４）とを含み、周辺領域は高電圧トランジスタ領域と低電圧トランジスタ領域とを含み、さらに
　前記第１の酸化物層の少なくとも一部の上に第１のドーピングされたアモルファスシリコン層（３８）を蒸着するステップと、
　前記第１のドーピングされたアモルファスシリコン層の少なくとも一部の上に誘電層（４０）を蒸着するステップと、
　コア領域（３２）の選択ゲート領域（４４）ならびに周辺領域（３４）の高電圧トランジスタ領域および低電圧トランジスタ領域における第１の酸化物層（３６）、第１のドーピングされたアモルファスシリコン層（３８）、および誘電層（４０）の部分を除去するステップと、
　コア領域（３２）の選択ゲート領域（４４）ならびに周辺領域（３４）の高電圧トランジスタ領域および低電圧トランジスタ領域における基板（３０）の少なくとも一部の上に第２の酸化物層（４８）を成長させるステップとを含み、前記第２の酸化物層（４８）の厚みは前記第１の酸化物層（３６）の厚みよりも大きく、さらに
　コア領域（３２）の選択ゲート領域（４４）および周辺領域の低電圧トランジスタ領域（５４）における第２の酸化物層（４８）の部分を除去するステップと、
　コア領域の選択ゲート領域（４４）および周辺領域（３４）の低電圧トランジスタ領域（５４）における基板（３０）の少なくとも一部の上に第３の酸化物層（５６、５８）を成長させるステップとを含み、前記第３の酸化物層（５８）の厚みは前記第２の酸化物層（４８）の厚みよりも小さいが前記第１の酸化物層（３６）の厚みよりも大きく、さらに
　誘電層（４０）、第２の酸化物層（４８）および第３の酸化物層（５６、５８）の少なくとも一部の上に第２のドーピングされたアモルファスシリコン層（６０）を蒸着するステップと、
　マスクを用いて、前記第２の酸化物層（４８）、前記第３の酸化物層（５６、５８）、および前記アモルファスシリコン層（６０）をエッチングすることにより、コア領域のフラッシュメモリセル領域にフラッシュメモリセル（６６）を形成し、コア領域の選択ゲート領域に選択ゲートトランジスタ（６８）を形成し、周辺領域の低電圧トランジスタ領域に低電圧トランジスタ（７２）を形成し、周辺領域の高電圧トランジスタ領域に高電圧トランジスタ（７０）を形成するステップとを含み、
　前記フラッシュメモリデバイスは、前記第１の酸化物層（３６）の上の第１のドーピングされたアモルファスシリコン層（３８）と、前記第１のドーピングされたアモルファスシリコン層の上の誘電層（４０）と、前記誘電層（４０）の上の第２のドーピングされたアモルファスシリコン層（６０）とを含み、前記選択ゲートトランジスタ（６８）は前記第３の酸化物層（５６）の上の第２のドーピングされたアモルファスシリコン層（６０）を含み、前記低電圧トランジスタ（７２）は前記第３の酸化物層（５８）の上の第２のドーピングされたアモルファスシリコン層（６０）を含み、前記高電圧トランジスタ（７０）は第２の酸化物層（４８）の上の第２のドーピングされたアモルファスシリコン層（６０）を含み、
　前記第１の酸化物層（３６）はフラッシュメモリセル中のトンネル酸化物層であり、
　前記第３の酸化物層（５６）は選択ゲートトランジスタ中のゲート酸化物層であり、
　前記第２の酸化物層（４８）はコア領域（３２）の選択ゲート領域（４４）および周辺領域（３４）においてのみ成長し、
　前記第３の酸化物層（５６、５８）はコア領域（３２）の選択ゲート領域（４４）および周辺領域（３４）の低電圧トランジスタ領域（５４）においてのみ成長する、方法。」
　
（２）引用例の表示
　　引用例１：特開平８−３０６８８９号公報
　　引用例２：特開平９−２６０５１３号公報
　　引用例３：特開平４−３０２４７６号公報
　　引用例４：特開平１１−３１７９９号公報
　　　
（３）引用例１の記載、引用発明と、引用例２〜４の記載
（３−１）引用例１の記載
　最後の拒絶理由通知に引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開平８−３０６８８９号公報（以下「引用例１」という。）には、「不揮発性半導体記憶装置及びその製造方法」（発明の名称）に関して、図１〜図１１、図１８とともに、次の記載がある。（ここにおいて、下線は当審が付与したものである。以下同じ。）
　
ア．発明の背景等
「【０００１】
【産業上の利用分野】本発明は、浮遊ゲートを有する２層ゲート構造の不揮発性半導体記憶装置及びその製造方法に関するものである。」
　
「【０００３】従来の不揮発性半導体記憶装置についてＮＡＮＤ型ＥＥＰＲＯＭを参照しながら図１６乃至図２３を用いて説明する。図１６は、ＮＡＮＤ型ＥＥＰＲＯＭの断面図、図１７は、図１６のＡ−Ａ′線に沿う部分の断面図である。図１８乃至図２３は、そのＥＥＲＯＭの製造工程断面図である。シリコン半導体基板１には、素子分離領域であるフィールド酸化膜２が形成されており、それぞれソース／ドレイン領域１５を有するセル領域のメモリセルトランジスタ（トンネル酸化膜がゲート酸化膜）１９、セレクトゲートトランジスタ１８、低圧回路領域のＶM 系トランジスタ２０、高圧回路領域のＶpp系トランジスタ２１がフィールド酸化膜２などの各素子分離領域に囲まれた素子領域に形成されている。メモリセルトランジスタ１９のゲート絶縁膜５は、シリコン酸化膜から構成された膜厚１０ｎｍ程度のトンネル酸化膜からなる。セレクトゲートトランジスタ１８のゲート絶縁膜４は、膜厚１６ｎｍ程度のシリコン酸化物のセレクトゲート酸化膜からなる。ＶM 系トランジスタ２０のゲート絶縁膜１２は、膜厚１６ｎｍ程度のシリコン酸化物のゲート酸化膜からなる。また、Ｖpp系トランジスタ２１のゲート絶縁膜１１は、膜厚３５ｎｍ程度のシリコン酸化物のシリコン酸化膜からなる。」
　
「【００１０】
【発明が解決しようとする課題】前述のように従来技術は、４種類のトランジスタのゲート酸化膜を別々に形成していること、メモリセル部と周辺回路部のゲートの加工を別々に行っていることから工程数が非常に多くなり歩留まり向上が非常に困難であった。また、４種類のゲート酸化膜を形成するためにシリコン酸化膜上にフォトレジストが塗布されることが多く、その結果各酸化膜の信頼性の劣化も引き起こしていた。本発明は、このような事情によりなされたものであり、工程数の削減とゲート酸化膜の信頼性向上をはかる不揮発性半導体記憶装置を提供することを目的としている。」
　
イ．第１の実施例
「【００１４】
【実施例】以下、図面を参照して本発明の実施例を説明する。まず、図１乃至図６を参照して第１の実施例を説明する。
図１は、ＮＡＮＤ型ＥＥＰＲＯＭ構造の不揮発性半導体記憶装置の断面図、図２は、図１のメモリトランジスタ及びセレクトゲートトランジスタが形成された領域の半導体基板の概略平面図、図３乃至図６は、この不揮発性半導体記憶装置の製造工程断面図である。
シリコン半導体基板１には、
セル領域のメモリトランジスタ（トンネル酸化膜がゲート酸化膜）１９、セレクトゲートトランジスタ１８、低圧回路領域のＶM 系トランジスタ２０、高圧回路領域のＶpp系トランジスタ２１がフィールド酸化膜２などの各素子分離領域に囲まれた素子領域に形成されている。メモリトランジスタ１９は、トンネル酸化膜がゲート絶縁膜として用いられる。セレクトゲートトランジスタ１８及びメモリセルトランジスタ１９のゲート絶縁膜５は、シリコン酸化膜から構成された膜厚１０ｎｍ程度のトンネル酸化膜からなる。
【００１５】
ＶM 系トランジスタ２０のゲート絶縁膜１２は、膜厚１６ｎｍ程度のシリコン酸化物のゲート酸化膜からなる。また、Ｖpp系トランジスタ２１のゲート絶縁膜１１は、膜厚３５ｎｍ程度のシリコン酸化膜からなる。トランジスタ１８、１９のゲート絶縁膜５の上に形成されたフローティング状態にある第１のゲート電極６は、例えば、多結晶シリコン膜からなり、その上に層間絶縁膜１０を介して同じく多結晶シリコン膜からなる第２のゲート電極１３が形成されている。
層間絶縁膜１０は、窒化シリコン（Ｓｉ
3
 Ｎ
4
 ）膜８とこの窒化シリコン膜を挟む１対の酸化シリコン（ＳｉＯ
2
 ）膜７、９とから構成されている（図４参照）。
他のＶM 系トランジスタ２０とＶpp系トランジスタ２１のゲート電極１３は、セレクトゲートトランジスタ及びメモリセルトランジスタの第２のゲート電極と同じ多結晶シリコン膜から構成されている。
【００１６】これらトランジスタ２０、２１の第２のゲート電極１３は、層間絶縁膜１６のコンタクト孔を通して外部回路と接続されるＡｌ配線１７に接続されている。また、これらのトランジスタ２０、２１の第２のゲート電極１３も後酸化膜１４が形成されている。次に、この半導体記憶装置の製造工程を説明する。トランジスタのしきい値制御までは、従来の製造工程と同じであるので、図１８を参照する。半導体基板１上に素子分離領域（フィールド酸化膜）２を形成後、半導体基板１を酸素と塩化水素の混合雰囲気中において８００℃で加熱して素子形成領域に膜厚１０ｎｍのシリコン酸化膜（ダミー酸化膜）３を形成する（図１８（ａ）参照）。次に、写真食刻法により素子分離領域２とシリコン酸化膜３上にフォトレジスト３０を形成し、さらにパターニングする。そして、これをマスクにしてリン、砒素などの不純物を所定の領域に所望量イオン注入し、その後フォトレジスト３０を除去する。このイオン注入は、将来形成されるトランジスタのしきい値電圧を制御するために行うもので、必要回数だけ繰り返して行う（図１８（ｂ）参照）。
【００１７】次に、Ｂｕｆｆｅｒｅｄ  ＨＦ溶液により、シリコン酸化膜３を除去し、半導体基板１上の素子形成領域を露出させた後、
８００℃の酸素と塩化水素の混合雰囲気中で加熱して膜厚１０ｎｍ程度のシリコン酸化膜（トンネル酸化膜）５を形成する。さらに、その上にＣＶＤ法などにより膜厚２００ｎｍ程度の第１の多結晶シリコン膜６を堆積し、引き続いて、８５０℃のオキシ塩化リンと窒素と酸素の混合雰囲気中で２０分間加熱して、第１の多結晶シリコン膜６中にリンを添加する（図３）。リンが添加された第１の多結晶シリコン膜６を９００℃の窒素と酸素と塩化水素の混合雰囲気中で加熱して、その表面に膜厚約７ｎｍのポリシリコン酸化膜７を形成する。続けて、ＣＶＤ法などにより膜厚約１５ｎｍのシリコン窒化膜８を堆積し、さらに、それを９５０℃程度の燃焼酸化によって酸化してシリコン窒化膜８上に膜厚約６ｎｍのシリコン酸化膜９を積層形成する。この積層体は、ＯＮＯ（Oxide-Nitride-Oxide)膜であり、第１及び第２の多結晶シリコン膜６、１３の間に介在する層間絶縁膜１０になる（図４）。
【００１８】引き続いて、
パターニングされたフォトレジスト３６をマスクにしてＲＩＥ法などによりＯＮＯ膜１０と第１の多結晶シリコン膜６を選択的に除去し、さらにＢｕｆｆｅｒｅｄ  ＨＦ溶液により露出しているシリコン酸化膜５を除去し、その部分の半導体基板１の表面を露出させる（図５）。フォトレジスト３６を除去した後、半導体基板１を９００℃の酸素と塩化水素の混合雰囲気中で加熱してＶpp系酸化膜として用いられる膜厚約３５ｎｍのシリコン酸化膜１１を形成する。
パターニングしたフォトレジストをマスクにしてＢｕｆｆｅｒｅｄＨＦ溶液を用いてシリコン酸化膜１１を選択的に除去し、所定領域の半導体基板１を露出させる。
このフォトレジストを除去した後に半導体基板１を８５０℃の酸素と塩化水素の混合雰囲気中で加熱してＶM 系酸化膜として用いられる膜厚約１６ｎｍのシリコン酸化膜１２を露出した半導体基板１の所定領域に形成する。
続いて、ＣＶＤ法などにより膜厚約３５０ｎｍの第２の多結晶シリコン膜１３を形成する。さらに、この第２の多結晶シリコン膜１３を９００℃のオキシ塩化リンと窒素と酸素の混合雰囲気中で４０分間加熱してこの中にリンを添加する（図６）。
【００１９】次に、写真食刻法により第２の多結晶シリコン膜１３上にフォトレジスト（図示せず）をパターニングし、
引き続きこれをマスクにしてＲＩＥ法により第２の多結晶シリコン膜１３、ＯＮＯ膜１０、第１の多結晶シリコン膜６を選択的にエッチング加工してメモリトランジスタ及びセレクトゲートトランジスタの積層ゲートを形成する。
このパターニングしたフォトレジストをマスクにしてＲＩＥ法によりシリコン酸化膜１１、１２上の第２の多結晶シリコン膜１３を選択的にエッチング加工して周辺回路のトランジスタの１層ゲートを形成する。
　
ウ．第２の実施例
「【００２１】次に、図７乃至図１１を参照して第２の実施例を説明する。この実施例では、どのトランジスタも２層構造になっていることに特徴がある。図７は、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセル領域および周辺回路を含む半導体基板の断面図、図８は、図７のＡ−Ａ′線及びＢ−Ｂ′線に沿う部分の断面図、図９乃至図１１はこの不揮発性半導体記憶装置を製造する製造工程断面図である。フィールド酸化膜２が形成されたシリコン半導体基板１には、それぞれソース／ドレイン領域１５を有するメモリトランジスタ１９、セレクトゲートトランジスタ１８、低圧回路領域のＶM 系トランジスタ２０、高圧回路領域のＶpp系トランジスタ２１が形成されている。メモリトランジスタ１９のゲート絶縁膜５は、シリコン酸化膜から構成された膜厚１０ｎｍ程度のトンネル酸化膜である。
セレクトゲートトランジスタ１８のゲート絶縁膜４は、膜厚約１６ｎｍのゲート酸化膜である。ＶM 系トランジスタ２０及びＶpp系トランジスタ２１は、セレクトゲートトランジスタ１８のゲート絶縁膜４と同じ膜厚約１６ｎｍのシリコン酸化膜４を用いる。
【００２２】（途中省略）次に、この半導体記憶装置の製造工程を説明する。トランジスタのしきい値制御までは、従来の製造工程と同じであるので、図１８を参照する。半導体基板１上に素子分離領域（フィールド酸化膜）２を形成後、半導体基板１を酸素と塩化水素の混合雰囲気中において８００℃で加熱して素子形成領域に膜厚１０ｎｍのシリコン酸化膜（ダミー酸化膜）３を形成する（図１８（ａ）参照）。
【００２３】次に、写真食刻法により素子分離領域２とシリコン酸化膜３上にフォトレジスト３０を形成し、さらにパターニングする。そしてこれをマスクにしてリン、砒素などの不純物を所定の領域に所望量イオン注入し、その後フォトレジスト３０を除去する。このイオン注入は将来形成されるトランジスタのしきい値電圧を制御するために行うもので必要回数だけ繰り返して行う（図１８（ｂ）参照）。次に、Ｂｕｆｆｅｒｅｄ  ＨＦ溶液により、シリコン酸化膜３を除去し、
半導体基板１の素子形成領域を露出させた後、再び８５０℃の酸素と塩化水素の混合雰囲気中で加熱し、膜厚１６ｎｍのシリコン酸化膜（セレクトゲート酸化膜）４を形成する。
シリコン酸化膜４を選択的にエッチング除去して半導体基板１を部分的に露出させる（図９）。
トンネル酸化膜となる膜厚１０ｎｍ程度のシリコン酸化膜５を半導体基板１の露出した部分に形成する。
ＣＶＤ法により膜厚２００ｎｍ程度の第１の多結晶シリコン膜６を形成する。
【００２４】次に、リンが添加された第１の多結晶シリコン膜６を９００℃の窒素と酸素と塩化水素の混合雰囲気中で加熱し、
この第１の多結晶シリコン膜６上に膜厚７ｎｍのポリシリコン酸化膜７を形成する。さらに続けてＣＶＤ法などにより膜厚１５ｎｍのシリコン窒化膜８を堆積し、さらにそれを９５０℃の燃焼酸化によって酸化しシリコン窒化膜８上に膜厚６ｎｍのシリコン酸化膜９を形成し、層間絶縁膜であるＯＮＯ膜１０にする。引き続きＣＶＤ法などにより３５０ｎｍの第２の多結晶シリコン膜１３を形成する。
写真食刻法により第２の多結晶シリコン膜１３上にフォトレジスト３８を塗布し、これをパターニングする。そして、これをマスクにしてＲＥＩ法などにより第２の多結晶シリコン膜１３、ＯＮＯ膜１０、第１の多結晶シリコン膜６を選択的にエッチング加工を施して各トランジスタの２層構造のゲートを形成する（図１１）。
　
エ．図面の記載
　図５は、「パターニングされたフォトレジスト３６をマスクにしてＲＩＥ法などによりＯＮＯ膜１０と第１の多結晶シリコン膜６を選択的に除去し、さらにＢｕｆｆｅｒｅｄ  ＨＦ溶液により露出しているシリコン酸化膜５を除去し、その部分の半導体基板１の表面を露出させる」（段落【００１８】）工程を説明するものであるが、完成後の不揮発性半導体記憶装置の断面図を表す図１と対比すると、半導体基板１の表面を露出させた部分は、ＶM 系トランジスタ２０を有する低圧回路領域とＶpp系トランジスタ２１を有する高圧回路領域を含む周辺回路領域全体であることが、示されている。
　
　図６は、「ＣＶＤ法などにより膜厚約３５０ｎｍの第２の多結晶シリコン膜１３を形成する」（段落【００１８】）工程を説明するものであるが、第２の多結晶シリコン膜１３は、少なくとも、層間絶縁膜１０と、Ｖpp系酸化膜として用いられる膜厚約３５ｎｍのシリコン酸化膜１１と、ＶM 系酸化膜として用いられる膜厚約１６ｎｍのシリコン酸化膜１２の上に形成されることが、示されている。
　
（３−２）引用発明
　上記（３−１）のア．イ．エ．を総合すれば、引用例１には、次の発明（以下、「引用発明」という。）が記載されているものと認められる。
　
「ＮＡＮＤ型ＥＥＰＲＯＭ構造の不揮発性半導体記憶装置の製造方法であって、
　シリコン半導体基板１上に膜厚１０ｎｍ程度のトンネル酸化膜からなるシリコン酸化膜５を形成する工程を含み、前記半導体基板１はメモリセル領域および周辺回路領域を含み、前記メモリセル領域はメモリトランジスタ１９を形成する領域とセレクトゲートトランジスタ１８を形成する領域を含み、前記周辺回路領域はＶpp系トランジスタ２１を形成する高圧回路領域とＶM 系トランジスタ２０を形成する低圧回路領域を含み、さらに、
　前記シリコン酸化膜５の上にＣＶＤ法などにより第１の多結晶シリコン膜６を形成し、前記第１の多結晶シリコン膜６にリンを添加する工程と、
　リンを添加された前記第１の多結晶シリコン膜６の上に少なくともＣＶＤ法などによりシリコン窒化膜８を堆積することを含むＯＮＯ膜からなる層間絶縁膜１０を形成する工程と、
　前記ＶM 系トランジスタ２０を形成する低圧回路領域と前記Ｖpp系トランジスタ２１を形成する高圧回路領域を含む前記周辺回路領域における前記層間絶縁膜１０とリンを添加された前記第１の多結晶シリコン膜６と前記シリコン酸化膜５とを除去してその部分の前記半導体基板１の表面を露出させる工程と、
　前記周辺回路領域における前記ＶM 系トランジスタ２０を形成する低圧回路領域と前記Ｖpp系トランジスタ２１を形成する高圧回路領域における前記半導体基板１の上にＶpp系酸化膜として用いられる膜厚約３５ｎｍのシリコン酸化膜１１を形成する工程を含み、さらに
　前記周辺回路領域の前記ＶM 系トランジスタ２０を形成する低圧回路領域における前記シリコン酸化膜１１を除去する工程と、
　前記周辺回路領域の前記ＶM 系トランジスタ２０を形成する低圧回路領域における前記半導体基板１の上にＶM 系酸化膜として用いられる膜厚約１６ｎｍのシリコン酸化膜１２を形成する工程を含み、さらに
　前記層間絶縁膜１０と前記シリコン酸化膜１１と前記シリコン酸化膜１２の上にＣＶＤ法などにより第２の多結晶シリコン膜１３を形成し、前記第２の多結晶シリコン膜１３にリンを添加する工程と、
　マスクを用いて前記第２の多結晶シリコン膜１３、前記層間絶縁膜１０、前記第１の多結晶シリコン膜６を選択的にエッチング加工して前記メモリトランジスタ及び前記セレクトゲートトランジスタの積層ゲートを形成するとともに、別のマスクを用いて前記シリコン酸化膜１１上と前記シリコン酸化膜１２上の前記第２の多結晶シリコン膜１３を選択的にエッチング加工して前記周辺回路領域の前記Ｖpp系トランジスタ２１と前記ＶM 系トランジスタ２０のそれぞれの１層ゲートを形成する工程とを含み、
　前記メモリトランジスタ１９は、前記シリコン酸化膜５の上のリンが添加された前記第１の多結晶シリコン膜６と、リンが添加された前記第１の多結晶シリコン膜６の上の前記層間絶縁膜１０と、前記層間絶縁膜１０の上のリンが添加された前記第２の多結晶シリコン膜１３とを含み、前記セレクトゲートトランジスタ１８は、前記シリコン酸化膜５の上のリンが添加された前記第１の多結晶シリコン膜６と、リンが添加された前記第１の多結晶シリコン膜６の上の前記層間絶縁膜１０と、前記層間絶縁膜１０の上のリンが添加された前記第２の多結晶シリコン膜１３とを含み、前記ＶM 系トランジスタ２０は、前記シリコン酸化膜１２の上のリンが添加された前記第２の多結晶シリコン膜１３を含み、前記Ｖpp系トランジスタ２１は、前記シリコン酸化膜１１の上のリンが添加された前記第２の多結晶シリコン膜１３を含み、
　前記シリコン酸化膜５は前記メモリトランジスタ１９のトンネル酸化膜であり、
　前記シリコン酸化膜５は前記セレクトゲートトランジスタ１８のゲート酸化膜であり、
　前記シリコン酸化膜１１は前記周辺回路領域においてのみ成長し、
　前記シリコン酸化膜１２は前記周辺回路領域の前記ＶM 系トランジスタ２０を形成する低圧回路領域においてのみ成長する、方法。」
　
（３−３）引用例２の記載
　最後の拒絶理由通知に引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開平９−２６０５１３号公報（以下「引用例２」という。）には、「半導体装置及びその製造方法」（発明の名称）に関して、図２とともに、次の記載がある。
　
「【０００１】
【発明の属する技術分野】本発明は、半導体装置及びその製造方法に係わり、特に電気的消去可能な不揮発性半導体記憶装置及びその製造方法に関する。」
　
「【００１３】
【実施の形態】以下、図１乃至図４を参照して、本発明の実施例について説明する。図１は、フラッシュメモリのセル部分に着目して示した平面図である。図２（Ａ）〜（Ｄ）と図３（Ｅ）〜（Ｇ）は、図１に示したＡ−Ａ｀とＢ−Ｂ｀の工程断面図である。図４は、ソース領域の不純物濃度の相違による書き換え特性を示したグラフである。
【００１４】図２（Ａ）に示すように、ｐ型半導体基板１の表面には、素子分離領域３が形成されて素子分離が行われている。例えば、前記素子分離は、１０５０℃で熱酸化により２５０ｎｍ形成される。半導体基板上には、トンネル絶縁膜２が存在する。例えば、前記トンネル絶縁膜２は、１０５０℃の熱酸化により８ｎｍ形成される。
【００１５】図２（Ｂ）に示すように、
トンネル絶縁膜２の上に浮遊ゲートとなる第１導電層４を堆積する。
前記第１導電層４には、ＣＶＤ法で形成されたリンがドープされたアモルファスシリコン５０ｎｍを用いる。
例えば、前記絶縁膜５はＣＶＤ法により形成された７ｎｍの酸化膜と、ＣＶＤ法で形成された１０ｎｍの窒化膜と、９５０℃の熱酸化で形成された３ｎｍの酸化膜の３層（ＯＮＯ膜）で形成される。
【００１６】絶縁膜５を形成後、
制御ゲートとなる第２導電層６を堆積する。例えば、前記第２導電層６は、ＣＶＤ法で堆積されるリンがドープされたアモルファスシリコン１２０ｎｍとＣＶＤ法で堆積されるタングステンシリサイド１５０ｎｍの２層で形成される。
　
（３−４）引用例３の記載
　最後の拒絶理由通知に引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開平４−３０２４７６号公報（以下「引用例３」という。）には、「不揮発性半導体記憶装置の製造方法」（発明の名称）に関して、図５、図６、図１０とともに、次の記載がある。
　
「【００３０】実施例４
図５（ａ）および（ｂ）は、本発明の第４の実施例の方法で形成したＥＥＰＲＯＭのメモリセル構造を示す平面図とそのＡ−Ａ´断面図である。図６（ａ）乃至図６（ｈ）は同ＥＥＰＲＯＭの製造工程断面図（図１（ｂ）に対応する）である。
【００３１】これは実施例１では選択トランジスタのゲートをメモリトランジスタの第１導体膜３４で形成したのに対し、この例では選択トランジスタのゲートをメモリトランジスタの第２導体膜３６で形成したことを特徴とするものである。
【００３２】まず、ｐ型シリコン基板３１表面に、素子分離領域５０を形成する（図５および図６には明記していない。図１１（ｄ）参照）。この後図６（ａ）に示すように熱酸化により全面に第１ゲート絶縁膜３３を形成し、さらにこの上層にＣＶＤ法により全面にリンドープの第１層多結晶シリコン膜３４を堆積する。
【００３３】この後、第１層多結晶シリコン膜３４をビット線と平行な方向にメモリ素子間素子分離膜５０上にパターニングし、浮遊ゲートを分離する。この構造は図の断面には表れていない。
【００３４】そして、図６（ｂ）に示すように、第１層多結晶シリコン膜３４の表面に例えば熱酸化により層間絶縁膜３５を形成し、再度、光露光技術により、選択トランジスタのゲート領域及びビット線コンタクト領域に開口をもつレジストパーン６０を形成する。
【００３５】この後図６（ｃ）に示すように、このレジストパターン６０を用いて層間絶縁膜３５および第１層多結晶シリコン膜３４を選択的にエッチング除去し、選択トランジスタのゲート領域に開口５２を形成し、さらに熱酸化により第２ゲート絶縁膜３２を形成し、この上にＣＶＤ法により第２層多結晶シリコン膜３６を形成する。
【００３６】そして、図６（ｄ）に示すように、再度、光露光技術により、メモリトランジスタのゲート部と選択トランジスタのゲート部を分離するためのレジストパーン６０を形成する。
【００３７】
この後図６（ｅ）に示すように、このレジストパターン６０を用いて第２層多結晶シリコン膜３６および層間絶縁膜３５、第１層多結晶シリコン膜３４および第１，第２ゲート絶縁膜３２，３３を順次選択的にエッチングし、メモリトランジスタの浮遊ゲート３４と制御ゲート３６及び選択トランジスタのゲート電極３６のパターン形成を行う。ここでは、このとき選択トランジスタおよびメモリトランジスタのゲート絶縁膜２３，３３をもゲート電極パターンと同様にパターンニングしている。
【００３８】続いて、図６（ｆ）に示すように、これらのゲート電極をマスクとしてイオン注入を行ない、各トランジスタのソース，ドレインとなるｎ＋　型層３７を形成する。　　そしてさらに、公知のＭＯＳデバイスのプロセスにより全面をＣＶＤ絶縁膜３８で覆い、コンタンク孔を開けてアルミニウム膜によるビット線４０を配設し、図１（ｂ）に示したようなＥＥＰＲＯＭが形成される。
【００３９】図５から明らかなようにこの実施例では、選択トランジスタＳＴのゲート電極３６は、メモリトランジスタの制御ゲートと同じ第２層多結晶シリコン膜で形成されている。従って、セル領域の外側で積層ゲート電極をアルミニウム膜により短絡する図１１の従来例と比較して、ビット線間に無駄な余裕を設ける必要がなくなり、メモリセルの高集積化を図ることができる。又、従来の製造工程に比べ、選択トランジスタのゲート電極部における第１層多結晶シリコン膜と第２層多結晶シリコン膜をアルミニウム膜によって短絡するための開口部４１（図１１（ａ））を形成するためのフォトリソグラフィ工程が不用となる。」
　
「【００４６】実施例８
また、前記実施例４では、メモリトランジスタＭＴが１個の場合を示したが、本発明では、複数のメモリトランジスタを直列接続した形のＮＡＮＤセル構造にも適用できる。図１０は、そのようなＮＡＮＤセルをもＥＥＰＲＯＭに本発明を適用した場合の一つのセル部の断面図である。この実施例では４個のメモリトランジスタＭＴ１　〜ＭＴ４　と２個の選択トランジスタＳＴ１　，ＳＴ２　によりＮＡＮＤセルが構成されている。そして、各メモリトランジスタは第１層多結晶シリコン膜による浮遊ゲート３４と第２層多結晶シリコン膜による制御ゲート３６を有し、選択トランジスタＳＴ１　，ＳＴ２　はそれぞれ第２層多結晶シリコン膜のゲート電極３６をもつ。この実施例によっても先の実施例と同様の効果を得ることができる。このような構造では特に、トランジスタ間の間隔を小さく形成でき高集積化に有効である。
【００４７】なお前記実施例では、層間絶縁膜として熱酸化膜１層を用いる場合について説明したが、これを例えば、シリコン酸化膜−シリコン窒化膜の積層構造とした場合、又、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の三層構造とした場合も本発明は有効である。
タンタル酸化物膜等を層間絶縁膜として用いることもできる。このように多層膜を用いることにより層間絶縁膜全体としての膜厚を薄くすることができ、メモリトランジスタと選択トランジスタとの間での段差を小さくすることができる。また、このような構成とすることにより、選択トランジスタのパターニングの際に、窒化膜等がエッチングを抑制する効果を有するため、基板までえぐれるオーバーエッチングを低減することができる。
【００４８】さらに、このような積層構造の絶縁膜を形成するに際し、周辺回路のトランジスタのゲート絶縁膜を積層構造で形成するようにすれば、工程的にも簡略化することができる。また、前記トランジスタが中間電圧（Ｖ）系統のとまた、前記実施例において、メモリトランジスタの浮遊ゲートおよび層間絶縁膜のパターニングは、第２層導体膜の形成後におこなったが、この順序に限定されるものではなく、フォトリソグラフィ工程が１工程増えるという欠点は免れ得ないが第２層導体膜の形成に先立って行うようにしてもよい。」
　
（３−５）引用例４の記載
　最後の拒絶理由通知に引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開平１１−３１７９９号公報（以下「引用例４」という。）には、「不揮発性半導体記憶装置およびその製造方法」（発明の名称）に関して、図１、図２、図４とともに、次の記載がある。
　
「【００１７】
【発明の実施の形態】図１は、この発明の第１の実施形態に係る不揮発性半導体記憶装置を示す断面図である。Ｐ型シリコン基板１０１に選択的にＮウェル１０２、Ｐウェル１０３が形成されている。メモリセルアレイを構成する領域はＮウェル１０２表面内にＰウェル１０３が形成されている。シリコン基板１０１上に選択的にＬＯＣＯＳ法による厚い素子分離膜１０４が形成されている。素子分離膜１０４に分離された素子領域は、例えばメモリセル、選択トランジスタ（選択Ｔｒ）、高耐圧系トランジスタ（Ｖｐｐ系Ｔｒ）、通常電源系トランジスタ（Ｖｃｃ系Ｔｒ）の各部に分けられている。なお、図中の切欠は、前記図３０と同様に、メモリセルと、選択Ｔｒ、Ｖｐｐ系ＴｒおよびＶｃｃ系Ｔｒとが互いに異なる断面で表わされていることを示すものである。
【００１８】上記メモリセル及び選択Ｔｒは、Ｖｃｃ系Ｔｒと同じゲート絶縁膜１０５を有する。ゲート絶縁膜１０５上に浮遊ゲート層となる第１ポリシリコン１０６と制御ゲート層となる第２ポリシリコン層１０７が積層されている。第１ポリシリコン層１０６と第２ポリシリコン層１０７との間には絶縁膜１０９が形成されている。絶縁膜１０９は、例えばＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 積層膜（ＯＮＯ膜）である。なお、選択Ｔｒでは、第１ポリシリコン層１０６は直接に金属配線部材１１２ａと繋がっている個所がある。メモリセルは、第１ポリシリコン層１０６（浮遊ゲート層）が電荷蓄積層となり、第２ポリシリコン層（制御ゲート層）１０７の制御による電荷蓄積層の電荷の授受でプログラム及び消去を行う。このメモリセルを単独あるいは複数個接続してメモリセルユニットが構成される。図１は、制御ゲート（第２ポリシリコン層１０７）が共通なメモリセルの配列の断面であり、例えばこの発明をＮＡＮＤ型ＥＥＰＲＯＭに適用する場合、この断面と垂直な方向に並ぶ所定数のメモリセルでメモリセルユニットが構成される。メモリセルユニットは、それぞれ少なくとも１つの選択トランジスタ（選択Ｔｒとして図示）に接続され、これが複数配置されてメモリセルアレイを構成する（図示せず）。
【００１９】高耐圧系トランジスタ（Ｖｐｐ系Ｔｒ）及び通常電源系トランジスタ（Ｖｃｃ系Ｔｒ）は、ここでは上記メモリセル及び選択Ｔｒを制御する電圧を駆動制御するトランジスタとして示されている。
【００２０】Ｖｐｐ系Ｔｒのゲート絶縁膜１０８は、Ｖｃｃ系Ｔｒのゲート絶縁膜１０５に比べて厚く形成されている。すなわち、その他の、メモリセル、選択Ｔｒ、周辺部のＶｃｃ系Ｔｒの各ゲート絶縁膜は、共通の工程により形成されるゲート絶縁膜１０５であり、実質的に同一の膜である。
【００２１】また、Ｖｐｐ系Ｔｒ及びＶｃｃ系Ｔｒのゲート電極は、すべて第１ポリシリコン層１０６を用いている。この第１ポリシリコン層１０６上には、例えば高ドープの第２ポリシリコン層（制御ゲート層）１０７が形成されている。なお、このＶｐｐ系Ｔｒ及びＶｃｃ系Ｔｒのゲート電極の第１ポリシリコン層１０６上に形成される部材は第２ポリシリコン層（制御ゲート層）１０７とは異なる物質、例えばサリサイドやメタルであってもよい。
【００２２】基板上全面に形成された層間絶縁膜１１０に、選択的に開口部が形成され、選択ＴｒのゲートあるいはＶｐｐ系Ｔｒ及びＶｃｃ系Ｔｒのソース，ドレイン拡散層（Ｎ+ 拡散層、Ｐ+ 拡散層）と金属配線部材１１２が電気的に接続されている。
【００２３】上記構成によれば、ゲート絶縁膜の種類をできるだけ共通化し、周辺トランジスタのゲート酸化の工程を省略することが期待できる。これにより、製造コストの削減された不揮発性半導体記憶装置が実現される。これにつき、以下、製造方法を説明する。
【００２４】図２（ａ）〜（ｃ）は、図１の構成の製造方法を工程順に示す断面図である。まず、図２（ａ）に示すように、シリコン基板１０１に選択的にＮウェル１０２、Ｐウェル１０３を形成する。次に、シリコン基板１０１上に選択的にＬＯＣＯＳ法による３００ｎｍ程度の厚い素子分離膜１０４を形成する。次に、Ｖｐｐ系Ｔｒ（高耐圧系トランジスタ）のゲート絶縁膜１０８を例えば４０ｎｍ形成する。その後、Ｖｐｐ系Ｔｒの形成予定領域をレジスト１１５で覆い、それ以外の領域のゲート絶縁膜１０８を除去する。次に、Ｖｐｐ系Ｔｒ以外の領域、すなわち、メモリセル、選択Ｔｒ、Ｖｃｃ系Ｔｒ各部のゲート絶縁膜１０５を例えば８ｎｍ形成する。
【００２５】レジスト１１５を除去した後、図２（ｂ）に示すように、ゲート絶縁膜１０５，１０８上に第１ポリシリコン層１０６を堆積する。メモリセルの部分のパターニングの後、第１ポリシリコン層１０６上にＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 積層膜（ＯＮＯ膜）の絶縁膜１０９を形成する。
【００２６】次に、図２（ｃ）に示すように、周辺回路のトランジスタ部分の絶縁膜１０９を除去した後、第２ポリシリコン層１０７を堆積する。その後、パターニング、イオン注入工程、層間絶縁膜堆積及び配線形成工程等を経て図１の構成が達成される。
【００２７】上記実施形態では、上述のように
ゲート絶縁膜の種類を積極的に共通化し、周辺回路のトランジスタのゲート酸化の工程を簡略化できる。
　
「【００３０】上記図４の構成では、選択ＴｒとＶｐｐ系Ｔｒのゲート絶縁膜が実質同一膜とされているが、その他の構成として、
選択ＴｒとＶｃｃ系Ｔｒ各部のゲート絶縁膜を実質同一膜として、メモリセルのゲート絶縁膜、Ｖｐｐ系Ｔｒのゲート絶縁膜と相互に異ならせる構成としてもよい。
【００３１】以上においても、前記図１の場合と同様に、ゲート絶縁膜の種類を積極的に共通化しているので、周辺回路のトランジスタのゲート酸化の工程を省略化できる。なお、上述のように、
特に選択トランジスタと周辺回路のトランジスタのゲート絶縁膜を同一膜とすると、選択トランジスタはメモリセルトランジスタに比べてトランジスタ特性上の制約が少ないことから、周辺回路のトランジスタのゲート絶縁膜の膜厚についての自由度はさほど損なわれず、周辺回路のトランジスタのゲート絶縁膜を最適化して高速動作を達成するうえで有利となる。
　
（４）対比
（４−１）次に、本願補正発明と引用発明とを対比する。
　ア．引用発明の「ＮＡＮＤ型ＥＥＰＲＯＭ構造の不揮発性半導体記憶装置の製造方法」において、ＥＥＰＲＯＭ構造の不揮発性半導体記憶装置を消去する方式として、ブロック単位等の複数のメモリをまとめて電気的に消去するように構成されたフラッシュ型のメモリとすることは普通に採用されていることであるので、引用発明の「ＮＡＮＤ型ＥＥＰＲＯＭ構造の不揮発性半導体記憶装置の製造方法」は、本願補正発明の「ＮＡＮＤ型フラッシュメモリデバイスを形成する方法」に相当する。
　
　イ．引用発明の「シリコン半導体基板１上に膜厚１０ｎｍ程度のトンネル酸化膜からなるシリコン酸化膜５を形成する工程を含み、前記半導体基板１はメモリセル領域および周辺回路領域を含み、前記メモリセル領域はメモリトランジスタ１９を形成する領域とセレクトゲートトランジスタ１８を形成する領域を含み、前記周辺回路領域はＶpp系トランジスタ２１を形成する高圧回路領域とＶM 系トランジスタ２０を形成する低圧回路領域を含み」において、引用発明の「シリコン半導体基板１」、「膜厚１０ｎｍ程度のトンネル酸化膜からなるシリコン酸化膜５」、「メモリセル領域」、「周辺回路領域」、「メモリトランジスタ１９を形成する領域」、「セレクトゲートトランジスタ１８を形成する領域」、「Ｖpp系トランジスタ２１を形成する高圧回路領域」、「ＶM 系トランジスタ２０を形成する低圧回路領域」は、それぞれ、本願補正発明の「基板（３０）」、「第１の酸化物層（３６）」、「コア領域（３２）」、「周辺領域（３４）」、「フラッシュメモリセル領域（４６）」、「選択ゲート領域（４４）」、「高電圧トランジスタ領域」、「低電圧トランジスタ領域」に対応するので、引用発明の「シリコン半導体基板１上に膜厚１０ｎｍ程度のトンネル酸化膜からなるシリコン酸化膜５を形成する工程を含み、前記半導体基板１はメモリセル領域および周辺回路領域を含み、前記メモリセル領域はメモリトランジスタ１９を形成する領域とセレクトゲートトランジスタ１８を形成する領域を含み、前記周辺回路領域はＶpp系トランジスタ２１を形成する高圧回路領域とＶM 系トランジスタ２０を形成する低圧回路領域を含み」は、本願補正発明の「基板（３０）の少なくとも一部の上に第１の酸化物層（３６）を成長させるステップを含み、前記基板はコア領域（３２）および周辺領域（３４）を含み、前記コア領域はフラッシュメモリセル領域（４６）と選択ゲート領域（４４）とを含み、周辺領域は高電圧トランジスタ領域と低電圧トランジスタ領域とを含み」に相当する。
　
　ウ．引用発明の「前記シリコン酸化膜５の上にＣＶＤ法などにより第１の多結晶シリコン膜６を形成し、前記第１の多結晶シリコン膜６にリンを添加する工程」において、「ＣＶＤ法」で「形成する」ことは、本願補正発明の「蒸着する」ことに対応するので、引用発明の「前記シリコン酸化膜５の上にＣＶＤ法などにより第１の多結晶シリコン膜６を形成し、前記第１の多結晶シリコン膜６にリンを添加する工程」は、本願補正発明の「前記第１の酸化物層の少なくとも一部の上に第１のドーピングされた」「シリコン層（３８）を蒸着するステップ」に相当する。
　
　エ．引用発明の「リンを添加された前記第１の多結晶シリコン膜６の上に少なくともＣＶＤ法などによりシリコン窒化膜８を堆積することを含むＯＮＯ膜からなる層間絶縁膜１０を形成する工程」において、「層間絶縁膜１０」は、本願補正発明の「誘電層（４０）」に対応するので、引用発明の「リンを添加された前記第１の多結晶シリコン膜６の上に少なくともＣＶＤ法などによりシリコン窒化膜８を堆積することを含むＯＮＯ膜からなる層間絶縁膜１０を形成する工程」は、本願補正発明の「前記第１のドーピングされた」「シリコン層の少なくとも一部の上に誘電層（４０）を」形成「するステップ」に相当する。
　
　オ．引用発明の「前記ＶM 系トランジスタ２０を形成する低圧回路領域と前記Ｖpp系トランジスタ２１を形成する高圧回路領域を含む前記周辺回路領域における前記層間絶縁膜１０とリンを添加された前記第１の多結晶シリコン膜６と前記シリコン酸化膜５とを除去してその部分の前記半導体基板１の表面を露出させる工程」は、本願補正発明の「周辺領域（３４）の高電圧トランジスタ領域および低電圧トランジスタ領域における第１の酸化物層（３６）、第１のドーピングされた」「シリコン層（３８）、および誘電層（４０）の部分を除去するステップ」に相当する。
　
　カ．引用発明の「前記周辺回路領域における前記ＶM 系トランジスタ２０を形成する低圧回路領域と前記Ｖpp系トランジスタ２１を形成する高圧回路領域における前記半導体基板１の上にＶpp系酸化膜として用いられる膜厚約３５ｎｍのシリコン酸化膜１１を形成する工程を含み」において、「Ｖpp系酸化膜として用いられる膜厚約３５ｎｍのシリコン酸化膜１１」は、本願補正発明の「第２の酸化物層（４８）」に対応し、また、引用発明の「Ｖpp系酸化膜として用いられる膜厚約３５ｎｍのシリコン酸化膜１１」の厚みは、本願補正発明の「第１の酸化物層（３６）」に対応する、引用発明の「膜厚１０ｎｍ程度のトンネル酸化膜からなるシリコン酸化膜５」の厚みよりも大きいので、引用発明の「前記周辺回路領域における前記ＶM 系トランジスタ２０を形成する低圧回路領域と前記Ｖpp系トランジスタ２１を形成する高圧回路領域における前記半導体基板１の上にＶpp系酸化膜として用いられる膜厚約３５ｎｍのシリコン酸化膜１１を形成する工程を含み」は、本願補正発明の「周辺領域（３４）の高電圧トランジスタ領域および低電圧トランジスタ領域における基板（３０）の少なくとも一部の上に第２の酸化物層（４８）を成長させるステップとを含み、前記第２の酸化物層（４８）の厚みは前記第１の酸化物層（３６）の厚みよりも大きく」に相当する。
　
　キ．引用発明の「前記周辺回路領域の前記ＶM 系トランジスタ２０を形成する低圧回路領域における前記シリコン酸化膜１１を除去する工程」は、本願補正発明の「周辺領域の低電圧トランジスタ領域（５４）における第２の酸化物層（４８）の部分を除去するステップ」に相当する。
　
　ク．引用発明の「前記周辺回路領域の前記ＶM 系トランジスタ２０を形成する低圧回路領域における前記半導体基板１の上にＶM 系酸化膜として用いられる膜厚約１６ｎｍのシリコン酸化膜１２を形成する工程」において、引用発明の「ＶM 系酸化膜として用いられる膜厚約１６ｎｍのシリコン酸化膜１２」は、本願補正発明の「第３の酸化物層（」「５８）」に対応し、また、引用発明の「ＶM 系酸化膜として用いられる膜厚約１６ｎｍのシリコン酸化膜１２」の厚みは、「Ｖpp系酸化膜として用いられる膜厚約３５ｎｍのシリコン酸化膜１１」よりは小さいが、「膜厚１０ｎｍ程度のトンネル酸化膜からなるシリコン酸化膜５」の厚みよりも大きいので、引用発明の「前記周辺回路領域の前記ＶM 系トランジスタ２０を形成する低圧回路領域における前記半導体基板１の上にＶM 系酸化膜として用いられる膜厚約１６ｎｍのシリコン酸化膜１２を形成する工程」は、本願補正発明の「周辺領域（３４）の低電圧トランジスタ領域（５４）における基板（３０）の少なくとも一部の上に第３の酸化物層（」「５８）を成長させるステップとを含み、前記第３の酸化物層（５８）の厚みは前記第２の酸化物層（４８）の厚みよりも小さいが前記第１の酸化物層（３６）の厚みよりも大きく」に相当する。
　
　ケ．引用発明の「前記層間絶縁膜１０と前記シリコン酸化膜１１と前記シリコン酸化膜１２の上にＣＶＤ法などにより第２の多結晶シリコン膜１３を形成し、前記第２の多結晶シリコン膜１３にリンを添加する工程」において、「ＣＶＤ法」で「形成する」ことは、本願補正発明の「蒸着する」ことに対応するので、引用発明の「前記層間絶縁膜１０と前記シリコン酸化膜１１と前記シリコン酸化膜１２の上にＣＶＤ法などにより第２の多結晶シリコン膜１３を形成し、前記第２の多結晶シリコン膜１３にリンを添加する工程」は、本願補正発明の「誘電層（４０）、第２の酸化物層（４８）および第３の酸化物層（」「５８）の少なくとも一部の上に第２のドーピングされた」「シリコン層（６０）を蒸着するステップ」に相当する。
　
　コ．引用発明の「マスクを用いて前記第２の多結晶シリコン膜１３、前記層間絶縁膜１０、前記第１の多結晶シリコン膜６を選択的にエッチング加工して前記メモリトランジスタ及び前記セレクトゲートトランジスタの積層ゲートを形成するとともに、別のマスクを用いて前記シリコン酸化膜１１上と前記シリコン酸化膜１２上の前記第２の多結晶シリコン膜１３を選択的にエッチング加工して前記周辺回路領域の前記Ｖpp系トランジスタ２１と前記ＶM 系トランジスタ２０のそれぞれの１層ゲートを形成する工程」は、本願補正発明の「マスクを用いて、」「前記」「シリコン層（６０）をエッチングすることにより、コア領域のフラッシュメモリセル領域にフラッシュメモリセル（６６）を形成し、コア領域の選択ゲート領域に選択ゲートトランジスタ（６８）を形成し、周辺領域の低電圧トランジスタ領域に低電圧トランジスタ（７２）を形成し、周辺領域の高電圧トランジスタ領域に高電圧トランジスタ（７０）を形成するステップ」に相当する。
　
　サ．引用発明の「前記メモリトランジスタ１９は、前記シリコン酸化膜５の上のリンが添加された前記第１の多結晶シリコン膜６と、リンが添加された前記第１の多結晶シリコン膜６の上の前記層間絶縁膜１０と、前記層間絶縁膜１０の上のリンが添加された前記第２の多結晶シリコン膜１３とを含み、前記セレクトゲートトランジスタ１８は、前記シリコン酸化膜５の上のリンが添加された前記第１の多結晶シリコン膜６と、リンが添加された前記第１の多結晶シリコン膜６の上の前記層間絶縁膜１０と、前記層間絶縁膜１０の上のリンが添加された前記第２の多結晶シリコン膜１３とを含み、前記ＶM 系トランジスタ２０は、前記シリコン酸化膜１２の上のリンが添加された前記第２の多結晶シリコン膜１３を含み、前記Ｖpp系トランジスタ２１は、前記シリコン酸化膜１１の上のリンが添加された前記第２の多結晶シリコン膜１３を含み」において、引用発明の「前記メモリトランジスタ１９」、「前記ＶM 系トランジスタ２０」、「前記Ｖpp系トランジスタ２１」は、それぞれ、本願補正発明の「前記フラッシュメモリデバイス」、「前記低電圧トランジスタ（７２）」、「前記高電圧トランジスタ（７０）」に対応するので、引用発明の「前記メモリトランジスタ１９は、前記シリコン酸化膜５の上のリンが添加された前記第１の多結晶シリコン膜６と、リンが添加された前記第１の多結晶シリコン膜６の上の前記層間絶縁膜１０と、前記層間絶縁膜１０の上のリンが添加された前記第２の多結晶シリコン膜１３とを含み、」「前記ＶM 系トランジスタ２０は、前記シリコン酸化膜１２の上の前記第２の多結晶シリコン膜１３を含み、前記Ｖpp系トランジスタ２１は、前記シリコン酸化膜１１の上のリンが添加された前記第２の多結晶シリコン膜１３を含み」は、本願補正発明の「前記フラッシュメモリデバイスは、前記第１の酸化物層（３６）の上の第１のドーピングされた」「シリコン層（３８）と、前記第１のドーピングされた」「シリコン層の上の誘電層（４０）と、前記誘電層（４０）の上の第２のドーピングされた」「シリコン層（６０）とを含み、」「前記低電圧トランジスタ（７２）は前記第３の酸化物層（５８）の上の第２のドーピングされた」「シリコン層（６０）を含み、前記高電圧トランジスタ（７０）は第２の酸化物層（４８）の上の第２のドーピングされた」「シリコン層（６０）を含み」に相当する。
　
　シ．引用発明の「前記シリコン酸化膜５は前記メモリトランジスタ１９のトンネル酸化膜であり」は、本願補正発明の「前記第１の酸化物層（３６）はフラッシュメモリセル中のトンネル酸化物層であり」に相当する。
　
　ス．引用発明の「前記シリコン酸化膜１１は前記周辺回路領域においてのみ成長し」は、本願補正発明の「前記第２の酸化物層（４８）は」「周辺領域（３４）においてのみ成長し」に相当する。
　
　セ．引用発明の「前記シリコン酸化膜１２は前記周辺回路領域の前記ＶM 系トランジスタ２０を形成する低圧回路領域においてのみ成長する」ことは、本願補正発明の「前記第３の酸化物層（」「５８）は」「周辺領域（３４）の低電圧トランジスタ領域（５４）においてのみ成長する」ことに相当する。
　
（４−２）そうすると、本願補正発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「ＮＡＮＤ型フラッシュメモリデバイスを形成する方法であって、
　基板（３０）の少なくとも一部の上に第１の酸化物層（３６）を成長させるステップを含み、前記基板はコア領域（３２）および周辺領域（３４）を含み、前記コア領域はフラッシュメモリセル領域（４６）と選択ゲート領域（４４）とを含み、周辺領域は高電圧トランジスタ領域と低電圧トランジスタ領域とを含み、さらに
　前記第１の酸化物層の少なくとも一部の上に第１のドーピングされたシリコン層（３８）を蒸着するステップと、
　前記第１のドーピングされたシリコン層の少なくとも一部の上に誘電層（４０）を形成するステップと、
　周辺領域（３４）の高電圧トランジスタ領域および低電圧トランジスタ領域における第１の酸化物層（３６）、第１のドーピングされたシリコン層（３８）、および誘電層（４０）の部分を除去するステップと、
　周辺領域（３４）の高電圧トランジスタ領域および低電圧トランジスタ領域における基板（３０）の少なくとも一部の上に第２の酸化物層（４８）を成長させるステップとを含み、前記第２の酸化物層（４８）の厚みは前記第１の酸化物層（３６）の厚みよりも大きく、さらに
　周辺領域の低電圧トランジスタ領域（５４）における第２の酸化物層（４８）の部分を除去するステップと、
　周辺領域（３４）の低電圧トランジスタ領域（５４）における基板（３０）の少なくとも一部の上に第３の酸化物層（５８）を成長させるステップとを含み、前記第３の酸化物層（５８）の厚みは前記第２の酸化物層（４８）の厚みよりも小さいが前記第１の酸化物層（３６）の厚みよりも大きく、さらに
　誘電層（４０）、第２の酸化物層（４８）および第３の酸化物層（５８）の少なくとも一部の上に第２のドーピングされたシリコン層（６０）を蒸着するステップと、
　マスクを用いて、前記シリコン層（６０）をエッチングすることにより、コア領域のフラッシュメモリセル領域にフラッシュメモリセル（６６）を形成し、コア領域の選択ゲート領域に選択ゲートトランジスタ（６８）を形成し、周辺領域の低電圧トランジスタ領域に低電圧トランジスタ（７２）を形成し、周辺領域の高電圧トランジスタ領域に高電圧トランジスタ（７０）を形成するステップとを含み、
　前記フラッシュメモリデバイスは、前記第１の酸化物層（３６）の上の第１のドーピングされたシリコン層（３８）と、前記第１のドーピングされたシリコン層の上の誘電層（４０）と、前記誘電層（４０）の上の第２のドーピングされたシリコン層（６０）とを含み、前記低電圧トランジスタ（７２）は前記第３の酸化物層（５８）の上の第２のドーピングされたシリコン層（６０）を含み、前記高電圧トランジスタ（７０）は第２の酸化物層（４８）の上の第２のドーピングされたシリコン層（６０）を含み、
　前記第１の酸化物層（３６）はフラッシュメモリセル中のトンネル酸化物層であり、
　前記第２の酸化物層（４８）は周辺領域（３４）においてのみ成長し、
　前記第３の酸化物層（５８）は周辺領域（３４）の低電圧トランジスタ領域（５４）においてのみ成長する、方法。」
　
《相違点》
《相違点１》
　本願補正発明は、「第１のドーピングされたアモルファスシリコン層（３８）を蒸着するステップ」及び「第２のドーピングされたアモルファスシリコン層（６０）を蒸着するステップ」を有しており、第１及び第２のドーピングされたアモルファスシリコン層（３８，６０）がフラッシュメモリデバイス、選択ゲートトランジスタ、低電圧トランジスタ、高電圧トランジスタの電極となるようエッチング等の種々のステップにより加工されているのに対して、引用発明は、「ＣＶＤ法などにより第１の多結晶シリコン膜６を形成し、前記第１の多結晶シリコン膜６にリンを添加する工程」及び「ＣＶＤ法などにより第２の多結晶シリコン膜１３を形成し、前記第２の多結晶シリコン膜１３にリンを添加する工程」を有しており、第１及び第２の多結晶シリコン膜６，１３がメモリトランジスタ、セレクトゲートトランジスタ、ＶM 系トランジスタ、Ｖpp系トランジスタの電極となるようエッチング等の種々の工程により加工されている点。
　
《相違点２》
　本願補正発明は、「誘電層（４０）を蒸着するステップ」を有するのに対して、引用発明は、本願補正発明の「誘電層（４０）」に対応する、「層間絶縁膜１０」を形成する工程を有するものの、「層間絶縁膜１０」を蒸着のみによって形成していない点。
　
《相違点３》
　本願補正発明は、
「
コア領域（３２）の選択ゲート領域（４４）ならびに周辺領域（３４）の
低電圧トランジスタ領域における
「
コア領域（３２）の選択ゲート領域（４４）ならびに周辺領域（３４）の
低電圧トランジスタ領域における
「
コア領域（３２）の選択ゲート領域（４４）および周辺領域の低電圧トランジスタ領域（５４）における
「
コア領域の選択ゲート領域（４４）および周辺領域（３４）の低電圧トランジスタ領域（５４）における
と記載されている各ステップを有する方法であるとともに、
「前記
選択ゲートトランジスタ（６８）は
低電圧トランジスタ（７２）は
「前記第３の酸化物層（５６）は
選択ゲートトランジスタ
「前記第２の酸化物層（４８）はコア領域（３２）の
選択ゲート領域（４４）および周辺領域（３４）において
「前記第３の酸化物層（５６、５８）は
コア領域（３２）の選択ゲート領域（４４）および周辺領域（３４）の低電圧トランジスタ領域（５４）において
　すなわち、本願補正発明においては、上記下線部で示されているように、「コア領域（３２）」の「選択ゲート領域（４４）」と「周辺領域（３４）」の「低電圧トランジスタ領域（５４）」に対して、アモルファスシリコン層や酸化物層等の成長や除去を行う製造工程が共通化されており、このことによって、「選択ゲートトランジスタ（６８）」と「低電圧ゲートトランジスタ（７２）」が、同じ酸化物層及び同じアモルファスシリコン層を有する、同じ構造のトランジスタとして形成されるものとなっている。
　これに対して、引用発明においては、
「マスクを用いて前記第２の多結晶シリコン膜１３、前記層間絶縁膜１０、前記第１の多結晶シリコン膜６を選択的にエッチング加工して
前記メモリトランジスタ及び前記セレクトゲートトランジスタ
「前記
メモリトランジスタ１９
前記セレクトゲートトランジスタ１８
　すなわち、引用発明においては、本願補正発明の「コア領域（３２）」の「選択ゲート領域（４４）」に対応する、「メモリセル領域」の「セレクトゲートトランジスタ１８を形成する領域」と、本願補正発明の「コア領域（３２）」の「フラッシュメモリセル領域（４６）」に対応する、「メモリセル領域」の「メモリトランジスタ１９を形成する領域」に対して、多結晶シリコン膜等の成長や除去を行う製造工程が共通化されており、このことによって、「メモリトランジスタ１９」と「セレクトゲートトランジスタ１８」が、同じシリコン酸化膜や同じ多結晶シリコン膜を有する、同じ構造のトランジスタに形成されている点。
　
《相違点４》
　本願補正発明は、「マスクを用いて、前記第２の酸化物層（４８）、前記第３の酸化物層（５６、５８）、および前記アモルファスシリコン層（６０）をエッチングすることにより、コア領域のフラッシュメモリセル領域にフラッシュメモリセル（６６）を形成し、コア領域の選択ゲート領域に選択ゲートトランジスタ（６８）を形成し、周辺領域の低電圧トランジスタ領域に低電圧トランジスタ（７２）を形成し、周辺領域の高電圧トランジスタ領域に高電圧トランジスタ（７０）を形成するステップ」を有するのに対して、引用発明は、本願補正発明の「マスクを用いて、」「前記」「シリコン層（６０）をエッチングすることにより、コア領域のフラッシュメモリセル領域にフラッシュメモリセル（６６）を形成し、コア領域の選択ゲート領域に選択ゲートトランジスタ（６８）を形成し、周辺領域の低電圧トランジスタ領域に低電圧トランジスタ（７２）を形成し、周辺領域の高電圧トランジスタ領域に高電圧トランジスタ（７０）を形成するステップ」に対応する、「マスクを用いて前記第２の多結晶シリコン膜１３、」「前記第１の多結晶シリコン膜６を選択的にエッチング加工して前記メモリトランジスタ及び前記セレクトゲートトランジスタの積層ゲートを形成するとともに、別のマスクを用いて前記シリコン酸化膜１１上と前記シリコン酸化膜１２上の前記第２の多結晶シリコン膜１３を選択的にエッチング加工して前記周辺回路領域の前記Ｖpp系トランジスタ２１と前記ＶM 系トランジスタ２０のそれぞれの１層ゲートを形成する工程」を有するものの、本願補正発明の「前記第２の酸化物層（４８）」、「前記第３の酸化物層（」「５８）」に対応する、「Ｖpp系酸化膜として用いられる膜厚約３５ｎｍのシリコン酸化膜１１」と「ＶM 系酸化膜として用いられる膜厚約１６ｎｍのシリコン酸化膜１２」を、本願補正発明のようにエッチングしていない点。
　なお、本願補正発明が、「前記アモルファスシリコン層（６０）」を「エッチング」しているのに対して、引用発明は、「第２の多結晶シリコン膜１３」を「エッチング」している点については、上記相違点１として扱っている。
　
（５）相違点についての判断
（５−１）相違点１について
　ア．引用発明の「前記シリコン酸化膜５の上にＣＶＤ法などにより第１の多結晶シリコン膜６を形成し、前記第１の多結晶シリコン膜６にリンを添加する工程」において、「ＣＶＤ法」で「形成する」ことは、本願補正発明の「蒸着する」ことに対応する。そして、上記「シリコン酸化膜５」は「メモリセルトランジスタ１９」において「トンネル酸化膜」として機能する膜であり、上記「多結晶シリコン膜６」は「メモリセルトランジスタ１９」において上記トンネル酸化膜の上に形成されて「浮遊ゲート」として機能する膜である。
　
　イ．また、引用発明の「ＣＶＤ法などにより第２の多結晶シリコン膜１３を形成し、前記第２の多結晶シリコン膜１３にリンを添加する工程」において、「ＣＶＤ法」で「形成する」ことは、本願補正発明の「蒸着する」ことに対応する。そして、上記「第２の多結晶シリコン膜１３」は、「メモリセルトランジスタ１９」等において「制御ゲート」として機能する膜である。
　
　ウ．一方、引用例２には、フラッシュメモリのセル部分の製造方法が記載されており、「図２（Ｂ）に示すように、
トンネル絶縁膜２の上に浮遊ゲートとなる第１導電層４を堆積
前記第１導電層４には、ＣＶＤ法で形成されたリンがドープされたアモルファスシリコン５０ｎｍを用いる。
制御ゲートとなる第２導電層６を堆積
前記第２導電層６は、ＣＶＤ法で堆積されるリンがドープされたアモルファスシリコン
　
　エ．すると、トンネル絶縁膜２の上に形成され、浮遊ゲートとして使用される導電層や、制御ゲートとして使用される導電層として、ＣＶＤ法によって形成されたアモルファスシリコンからなる層が利用可能であることが引用例２に示されているから、引用発明において、「ＣＶＤ法などにより第１（第２）の多結晶シリコン膜６（１３）を形成し、前記第１（第２）の多結晶シリコン膜６（１３）にリンを添加する」ことに代えて、引用例２に記載の「リンがドープされたアモルファスシリコン」層を「ＣＶＤ法で形成」することを適用することにより、本願補正発明の「第１のドーピングされたアモルファスシリコン層（３８）を蒸着するステップ」及び「第２のドーピングされたアモルファスシリコン層（６０）を蒸着するステップ」となし、これら第１及び第２のドーピングされたアモルファスシリコンを用いて、フラッシュメモリデバイス、選択ゲートトランジスタ、低電圧トランジスタ、高電圧トランジスタの電極として形成することは、当業者が適宜なし得たことである。
　
（５−２）相違点２について
　ア．本願補正発明の「誘電層（４０）を蒸着するステップ」について、本願明細書の段落【００２８】では具体的に「第１のドーピングされたアモルファスシリコン層３８の少なくとも一部の上に誘電層４０が与えられる。
誘電層４０は３つの層すなわち酸化物層４０ａと、窒化物層４０ｂと、別の酸化物層４０ｃとを含むＯＮＯ多層誘電体である。
低圧ＣＶＤ（ＬＰＣＶＤ）によって、温度約７５０Ｃ、２０ｃｃのＳｉＨ
4
、１．２ｌのＮ
2
Ｏおよび圧力６００ｍＴｏｒｒのもとで酸化物層４０ａが蒸着される。次に、温度約７６０Ｃ、６００ｃｃのＮＨ
3
、１００ｃｃのＳｉＨ
2
Ｃｌ
2
および圧力３３０ｍＴｏｒｒのもとで窒化物を蒸着することにより、窒化物層４０ｂを形成する。窒化物層４０ｂを温度約９５０Ｃ、５ｌのＯ
2
および９ｌのＨ
2
のもとで４０分間湿った酸素で酸化することにより、別の酸化物層４０ｃを形成する。
　
　イ．一方、本願補正発明の「誘電層（４０）」に対応する、引用発明の「層間絶縁膜１０」を形成する具体的な方法として、引用例１には、「リンが添加された第１の多結晶シリコン膜６を
９００℃の窒素と酸素と塩化水素の混合雰囲気中で加熱して、その表面に膜厚約７ｎｍのポリシリコン酸化膜７を形成する。続けて、ＣＶＤ法などにより膜厚約１５ｎｍのシリコン窒化膜８を堆積し、さらに、それを９５０℃程度の燃焼酸化によって酸化してシリコン窒化膜８上に膜厚約６ｎｍのシリコン酸化膜９を積層形成する。
　したがって、相違点２については、実質的な相違点とは認められない。
　
　ウ．なお、引用例２に「前記第１導電層４の上に、絶縁膜５を形成する。例えば、前記絶縁膜５は
ＣＶＤ法により形成された７ｎｍの酸化膜
　
（５−３）相違点３について
　ア．引用発明において、本願補正発明の「コア領域（３２）」の「選択ゲート領域（４４）」に対応する、「メモリセル領域」の「セレクトゲートトランジスタ１８を形成する領域」と、本願補正発明の「コア領域（３２）」の「フラッシュメモリセル領域（４６）」に対応する、「メモリセル領域」の「メモリトランジスタ１９を形成する領域」に対して、種々の層の成長や除去などの製造工程を共通化することによって、同じ構造のトランジスタを形成しているのは、「
従来技術は、４種類のトランジスタのゲート酸化膜を別々に形成していること、メモリセル部と周辺回路部のゲートの加工を別々に行っていることから工程数が非常に多くなり歩留まり向上が非常に困難であった。
本発明は、
工程数の削減とゲート酸化膜の信頼性向上をはかる不揮発性半導体記憶装置を提供することを目的としている。
　
　イ．そして、ＮＡＮＤ型ＥＥＰＲＯＭの製造方法において、メモリセル領域と周辺回路領域に複数種類のトランジスタを形成するにあたり、メモリセル領域のセレクトゲートトランジスタと、低電圧トランジスタを含む周辺回路領域のトランジスタにおいて、製造工程を共通化することによって工程数を削減できることは、本願の優先権主張日前に日本国内において頒布された刊行物である周知例１と、引用例１及び引用例４に記載されているように周知の技術である。
　
　ウ．周知例１：特開平５−２９１５８７号公報
　周知例１には、図２〜図５とともに次の記載がある。
　
「【０００９】第２の実施例であるが、シリコン基板の表面に熱酸化によって薄い酸化膜を形成した後、光露光技術によってレジストパターンを作製し不純物注入を行ないウェル（Ｗｅｌｌ）を形成する。表面酸化膜を剥離し新しい酸化膜を形成し第１の多結晶シリコンとシリコン窒化膜と第２の多結晶シリコンを堆積し、光露光技術によってレジストパターンを作製し多結晶シリコン２を剥離しフィールド酸化を行なったのち第１の多結晶シリコンとシリコン窒化膜ならびに表面酸化膜を剥離する。再び、表面熱酸化を行なった後、図２（ａ），（ｂ）に示すように、不純物注入５のための第３の多結晶シリコン９を堆積し光露光技術によってレジストパターンを作製しエッチングによりゲートを形成する。この場合ゲートを形成するためのスリットは選択トランジスターにかかっていてもかからなくても越えていても良いとする。ここで第３の多結晶シリコン９とレジスト４とをマスクにして素子分離領域１１に不純物注入５を行なう。この後レジスト４を剥離しＯＮＯ膜（酸化膜−シリコン窒化膜−酸化膜）６を堆積する（図３）。尚、図３（ａ）では、セル部分を、図３（ｂ）では周辺トランジスタ部分を、図３（ｃ）では選択トランジスタ部分のそれぞれの断面を示す。
その後、周辺トランジスタ（図３（ｂ））では第３の多結晶シリコン９とＯＮＯ膜６とを剥離するが、そのとき同時に選択トランジスタ（図３（ｃ））のＯＮＯ膜６と第３の多結晶シリコン９を剥離してもよい（図４）。選択トランジスタのＯＮＯ膜６と第３の多結晶シリコン９を剥離した場合、第４の多結晶シリコン１０により周辺部のゲートを形成する際に同時に選択トランジスタのゲートも形成する（図５）。
　以上の記載を総合すると、選択トランジスタと周辺トランジスタの製造工程を共通化し、その結果、両者のトランジスタを同じ構造を有するものとすることが記載されている。ここで、上記周辺トランジスタが、高電圧ゲートトランジスタと低電圧ゲートトランジスタを含むことは記載されていないが、ＥＥＰＲＯＭメモリセルに対して、書込や消去の際に高電圧を印加し、読み出しの際に低電圧を利用することは周知の技術であるから、上記周辺トランジスタが低電圧ゲートトランジスタを含み得るものであり、したがって、選択トランジスタと、周辺トランジスタのうち低電圧ゲートトランジスタについて製造工程を共通化することを示唆しているものと認められる。
　
　エ．引用例１には、第２．４．（３）（３−１）のウ．第２の実施例において摘記したように、「セレクトゲートトランジスタ１８のゲート絶縁膜４は、膜厚約１６ｎｍのゲート酸化膜である。ＶM 系トランジスタ２０及びＶpp系トランジスタ２１は、セレクトゲートトランジスタ１８のゲート絶縁膜４と同じ膜厚約１６ｎｍのシリコン酸化膜４を用いる。」（段落【００２１】）、「次に、Ｂｕｆｆｅｒｅｄ  ＨＦ溶液により、シリコン酸化膜３を除去し、
半導体基板１の素子形成領域を露出させた後、
膜厚１６ｎｍのシリコン酸化膜（セレクトゲート酸化膜）４を形成する。次に、
シリコン酸化膜４を選択的にエッチング除去して半導体基板１を部分的に露出させる（図９）。
トンネル酸化膜となる膜厚１０ｎｍ程度のシリコン酸化膜５を半導体基板１の露出した部分に形成する。
ＣＶＤ法により膜厚２００ｎｍ程度の第１の多結晶シリコン膜６を形成する。
この第１の多結晶シリコン膜６上に膜厚７ｎｍのポリシリコン酸化膜７を形成する。さらに続けてＣＶＤ法などにより膜厚１５ｎｍのシリコン窒化膜８を堆積し、さらにそれを９５０℃の燃焼酸化によって酸化しシリコン窒化膜８上に膜厚６ｎｍのシリコン酸化膜９を形成し、層間絶縁膜であるＯＮＯ膜１０にする。引き続きＣＶＤ法などにより３５０ｎｍの第２の多結晶シリコン膜１３を形成する。
写真食刻法により第２の多結晶シリコン膜１３上にフォトレジスト３８を塗布し、これをパターニングする。そして、これをマスクにしてＲＥＩ法などにより第２の多結晶シリコン膜１３、ＯＮＯ膜１０、第１の多結晶シリコン膜６を選択的にエッチング加工を施して各トランジスタの２層構造のゲートを形成する（図１１）。
　以上の記載を総合すると、共通の製造工程を用いて、セレクトゲートトランジスタ１８と、ＶM 系トランジスタ２０を形成し、その結果、両者のトランジスタが同じ構造を有するものとすることが記載されている。
　
　オ．引用例４には、第２．４．（３）（３−５）において摘記したように、「上記実施形態では、上述のように
ゲート絶縁膜の種類を積極的に共通化し、周辺回路のトランジスタのゲート酸化の工程を簡略化できる。
選択ＴｒとＶｃｃ系Ｔｒ各部のゲート絶縁膜を実質同一膜として、メモリセルのゲート絶縁膜、Ｖｐｐ系Ｔｒのゲート絶縁膜と相互に異ならせる構成としてもよい。
選択トランジスタと周辺回路のトランジスタのゲート絶縁膜を同一膜とする
　以上の記載を総合すると、共通の製造工程を用いて、選択トランジスタと周辺回路のＶｃｃ系Ｔｒのゲート絶縁膜を形成することが記載されている。　なお、Ｖｐｐ系Ｔｒとは、高耐圧系トランジスタのことであり、Ｖｃｃ系Ｔｒとは、通常電源系トランジスタのことであり（段落【００１７】）、それぞれ本願補正発明の周辺領域の高電圧トランジスタ領域のトランジスタと低電圧トランジスタ領域のトランジスタに相当するものである。
　
　カ．すると、引用発明において「セレクトゲートトランジスタ１８」を形成するにあたり、「メモリセル領域」の「セレクトゲートトランジスタ１８を形成する領域」と「メモリトランジスタ１９を形成する領域」に対する製造工程を共通化することによって、「セレクトゲートトランジスタ１８」と「メモリトランジスタ１９」を同じ構造のトランジスタとすることに代えて、「メモリセル領域」の「セレクトゲートトランジスタ１８を形成する領域」と「周辺回路領域」の「ＶM 系トランジスタ２０を形成する低圧回路領域」に対する製造工程を共通化することによって、「セレクトゲートトランジスタ１８」と「ＶM 系トランジスタ２０」を同じ構造のトランジスタとすることは、当業者が容易に想到し得たことである。
　この点について、引用発明に含まれる工程に沿って具体的に述べるならば、少なくとも「周辺回路領域」の「ＶM 系トランジスタ２０を形成する低圧回路領域」を含む領域に対して行う製造工程である、
「前記
ＶM 系トランジスタ２０を形成する低圧回路領域
「前記
周辺回路領域における前記ＶM 系トランジスタ２０を形成する低圧回路領域
「前記
周辺回路領域の前記ＶM 系トランジスタ２０を形成する低圧回路領域
「前記
周辺回路領域の前記ＶM 系トランジスタ２０を形成する低圧回路領域
「前記シリコン酸化膜１１は前記
周辺回路領域
「前記シリコン酸化膜１２は前記
周辺回路領域の前記ＶM 系トランジスタ２０を形成する低圧回路領域
の各工程において、「メモリセル領域」の「セレクトゲートトランジスタ１８を形成する領域」に対しても、「周辺回路領域」の「前記ＶM 系トランジスタ２０を形成する低圧回路領域」に対して行う処理と同じ処理を行うようにし、その結果、「セレクトゲートトランジスタ１８」と「ＶM 系トランジスタ２０」をともに、「前記シリコン酸化膜１２の上のリンを添加された前記第２の多結晶シリコン膜１３を含」むものとなし、「前記シリコン酸化膜１２はセレクトゲートトランジスタ１８中のゲート酸化物層」とすることは、当業者が容易に想到し得たことである。
　
（５−４）相違点４について
　ア．本願の優先権主張日前に日本国内において頒布された刊行物である周知例２、３と、引用例３に記載されているように、ゲート電極となる層をエッチングによりパターニングする際に、ゲート絶縁膜となる層もエッチングによりパターニングすることは、周知技術である。
　
　イ．周知例２：特開平３−２２４２６５号公報（特に、第５図（ｈ）、（ｉ）、及び、６頁左上欄１１行〜同頁右上欄２行の記載を参照）には、「次に制御ゲートを形成するための１０００〜４０００Åの第２層多結晶シリコン膜１５を全面に堆積する（第４図（ｈ）、第５図（ｈ））。そしてこれを反応性イオンエッチングによってパターニングして各メモリセルの制御ゲート１５１〜１５４と共に、選択トランジスタのゲート電極である選択ゲート１５５，１５６を形成する。このとき同じ耐エッチングマスクを用いて第１層多結晶シリコン膜１４をパターニングして、チャネル長方向にも分離された各メモリセル毎に独立の浮遊ゲート１４１〜１４４を形成する（第４図（ｉ）、第５図（ｉ））。」（６頁左上欄１１行〜同頁右上欄２行）ことが、記載されている。
　また、第５図（ｉ）には、パターニング後の制御ゲート１５１〜１５３と浮遊ゲート１４１〜１４３からなる積層体及び選択ゲート１５５が形成されているとともに、いずれの上記ゲートも形成されていないシリコン基板１１表面から、ゲート絶縁膜１３１、１３４が除去されていることが、示されている。   
　
　ウ．周知例３：特開昭６２−７３７７４号公報（特に、第１図（ｄ）〜（ｆ）、及び、３頁左上欄１２行〜同頁右上欄１３行の記載を参照）には、「つづいて、全面に膜厚０．４μｍの第２の多結晶シリコン膜３を堆積した後、ＰＯＣｌ３を拡散源としてリンをドープし、第２の多結晶シリコン膜３の層抵抗を２０Ω／□とする（同図（ｄ）図示）。
　次いで、周辺回路部全面を覆い、メモリセル部の所定部分を局所的に覆うホトレジストパターン１１を形成する。その後、ホトレジストパターン１１をマスクとしてメモリセル部の第２の多結晶シリコン膜１０、層間絶縁膜７、第１の多結晶シリコン膜３及び
第１のゲート酸化膜２を反応性イオンエッチング（ＲＩＥ）法により順次エッチングし
第２のゲート酸化膜９をＲＩＥ法により順次エッチングし
　
　エ．引用例３には、特に、図６（ｃ）〜（ｅ）、及び、段落【００３５】〜【００３７】を参照して、「この後図６（ｃ）に示すように、このレジストパターン６０を用いて層間絶縁膜３５および第１層多結晶シリコン膜３４を選択的にエッチング除去し、選択トランジスタのゲート領域に開口５２を形成し、さらに熱酸化により第２ゲート絶縁膜３２を形成し、この上にＣＶＤ法により第２層多結晶シリコン膜３６を形成する。」（段落【００３５】）、「そして、図６（ｄ）に示すように、再度、光露光技術により、メモリトランジスタのゲート部と選択トランジスタのゲート部を分離するためのレジストパーン６０を形成する。（段落【００３６】）、「この後図６（ｅ）に示すように、このレジストパターン６０を用いて第２層多結晶シリコン膜３６および層間絶縁膜３５、第１層多結晶シリコン膜３４および
第１，第２ゲート絶縁膜３２，３３を順次選択的にエッチングし
このとき選択トランジスタおよびメモリトランジスタのゲート絶縁膜２３，３３をもゲート電極パターンと同様にパターンニングしている。
　
　オ．すると、引用発明の「別のマスクを用いて前記シリコン酸化膜１１上と前記シリコン酸化膜１２上の前記第２の多結晶シリコン膜１３を選択的にエッチング加工して前記周辺回路領域の前記Ｖpp系トランジスタ２１と前記ＶM 系トランジスタ２０のそれぞれの１層ゲートを形成する工程」において、「前記シリコン酸化膜１１上と前記シリコン酸化膜１２上の前記第２の多結晶シリコン膜１３を選択的にエッチング加工」する際に、上記ア．〜エ．に記載の周知技術を採用することにより、「前記シリコン酸化膜１１」と、「前記シリコン酸化膜１２」もエッチングするようにして、本願補正発明の「前記第２の酸化物層（４８）、前記第３の酸化物層（５６、５８）」「をエッチングする」ようになすことは、当業者が適宜なし得たことである。
　
（６）判断についてのまとめ
　以上のとおり、上記相違点１〜４に係る構成とすることは、当業者が容易に想到できたものである。
　
（７）独立特許要件についての検討のまとめ
　本願補正発明は、周知の技術事項を勘案することにより、引用例１〜４に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　したがって、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正却下の決定のむすび
　以上の次第で、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により、却下すべきものである。
　
第３．本願発明
１．以上のとおり、本件補正（平成２３年１０月１７日に提出された手続補正書による補正）は却下されたので、本願の請求項１〜１７に係る発明は、平成２３年５月３０日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１７に記載されている事項により特定されるとおりのものであり、そのうち、請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．に補正前の請求項１として記載されたとおりのものであり、再掲すると次のとおりである。
　
【請求項１】
「ＮＡＮＤ型フラッシュメモリデバイスを形成する方法であって、
　基板（３０）の少なくとも一部の上に第１の酸化物層（３６）を成長させるステップを含み、前記基板はコア領域（３２）および周辺領域（３４）を含み、前記コア領域はフラッシュメモリセル領域（４６）と選択ゲート領域（４４）とを含み、周辺領域は高電圧トランジスタ領域と低電圧トランジスタ領域とを含み、さらに
　前記第１の酸化物層の少なくとも一部の上に第１のドーピングされたアモルファスシリコン層（３８）を蒸着するステップと、
　前記第１のドーピングされたアモルファスシリコン層の少なくとも一部の上に誘電層（４０）を蒸着するステップと、
　コア領域（３２）の選択ゲート領域（４４）ならびに周辺領域（３４）の高電圧トランジスタ領域および低電圧トランジスタ領域における第１の酸化物層（３６）、第１のドーピングされたアモルファスシリコン層（３８）、および誘電層（４０）の部分を除去するステップと、
　コア領域（３２）の選択ゲート領域（４４）ならびに周辺領域（３４）の高電圧トランジスタ領域および低電圧トランジスタ領域における基板（３０）の少なくとも一部の上に第２の酸化物層（４８）を成長させるステップとを含み、前記第２の酸化物層（４８）の厚みは前記第１の酸化物層（３６）の厚みよりも大きく、さらに
　コア領域（３２）の選択ゲート領域（４４）および周辺領域の低電圧トランジスタ領域（５４）における第２の酸化物層（４８）の部分を除去するステップと、
　コア領域の選択ゲート領域（４４）および周辺領域（３４）の低電圧トランジスタ領域（５４）における基板（３０）の少なくとも一部の上に第３の酸化物層（５６、５８）を成長させるステップとを含み、前記第３の酸化物層（５８）の厚みは前記第２の酸化物層（４８）の厚みよりも小さいが前記第１の酸化物層（３６）の厚みよりも大きく、さらに
　誘電層（４０）、第２の酸化物層（４８）および第３の酸化物層（５６、５８）の少なくとも一部の上に第２のドーピングされたアモルファスシリコン層（６０）を蒸着するステップと、
　コア領域のフラッシュメモリセル領域にフラッシュメモリセル（６６）を形成し、コア領域の選択ゲート領域に選択ゲートトランジスタ（６８）を形成し、周辺領域の低電圧トランジスタ領域に低電圧トランジスタ（７２）を形成し、周辺領域の高電圧トランジスタ領域に高電圧トランジスタ（７０）を形成するステップとを含み、
　前記フラッシュメモリデバイスは、前記第１の酸化物層（３６）の上の第１のドーピングされたアモルファスシリコン層（３８）と、前記第１のドーピングされたアモルファスシリコン層の上の誘電層（４０）と、前記誘電層の上の第２のドーピングされたアモルファスシリコン層（６０）とを含み、前記選択ゲートトランジスタ（６８）は前記誘電層の上の第２のドーピングされたアモルファスシリコン層（６０）を含み、前記選択ゲートトランジスタ（６８）は前記第３の酸化物層の上の第２のドーピングされたアモルファスシリコン層（６０）を含み、前記低電圧トランジスタは前記第３の酸化物層（５８）の上の第２のドーピングされたアモルファスシリコン層（６０）を含み、前記高電圧トランジスタ（７０）は第２の酸化物層（４８）の上の第２のドーピングされたアモルファスシリコン層（６０）を含み、
　前記第１の酸化物層はフラッシュメモリセル中のトンネル酸化物層であり、
　前記第３の酸化物層は選択ゲートトランジスタ中のゲート酸化物層であり、
　前記第２の酸化物層（４８）はコア領域（３２）の選択ゲート領域（４４）および周辺領域（３４）においてのみ成長し、
　前記第３の酸化物層（５６、５８）はコア領域（３２）の選択ゲート領域（４４）および周辺領域（３４）の低電圧トランジスタ領域（５４）においてのみ成長する、方法。」
　
２．引用例１の記載、引用発明と、引用例２〜４の記載
　引用例１の記載、引用発明、引用例２〜４の記載と、周知例１〜３の記載については、前記第２．４．（３）の（３−１）〜（３−５）と、前記第２．４．（５）の（５−３）ウ．と（５−４）イ．ウ．において認定したとおりである。
　
３．対比・判断 
　前記第２．の２．（１）〜（３）と３．（１）〜（３）で検討したように、本願補正発明は、明りようでない記載の釈明及び誤記の訂正をするとともに、本件補正前の発明の「コア領域のフラッシュメモリセル領域にフラッシュメモリセル（６６）を形成し」を、「マスクを用いて、前記第２の酸化物層（４８）、前記第３の酸化物層（５６、５８）、および前記アモルファスシリコン層（６０）をエッチングすることにより、コア領域のフラッシュメモリセル領域にフラッシュメモリセル（６６）を形成し」と限定したものである。逆に言えば、本件補正前の発明（本願発明）は、本願補正発明から、上記の「マスクを用いて、前記第２の酸化物層（４８）、前記第３の酸化物層（５６、５８）、および前記アモルファスシリコン層（６０）をエッチングすることにより、」という限定をなくすとともに、明りようでない記載及び誤記をもとの記載に戻したものである。
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである本願補正発明が、前記第２．４．において検討したとおり、周知の技術事項を勘案することにより、引用例１〜４に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、明りようでない記載及び誤記を適切に認定した上で、本願発明も、同様の理由により、周知の技術事項を勘案することにより、引用例１〜４に記載された発明に基づいて当業者が容易に発明をすることができたものである。 
　
第４．結言 
　以上のとおり、本願発明は、周知の技術事項を勘案することにより、引用例１〜４に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。