【事件の表示】
　特願２０００−２７３１９２「３ポートコンテントアドレサブルメモリデバイスおよびそれを実現するための方法」拒絶査定不服審判事件〔平成１３年　５月２５日出願公開、特開２００１−１４３４７９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１２年９月８日（優先権主張１９９９年９月１０日、米国）の外国語書面出願であって、平成２２年８月３０日付けで通知された拒絶理由通知に対して、平成２３年１月２８日に意見書及び手続補正書が提出されたが、同８月１８日付けで拒絶査定がされ、これに対し、同年１２月２１日に審判請求がなされるとともに手続補正書が提出されたものである。
　そして、平成２４年１０月３１日付けで当審より通知した拒絶理由通知に対して、平成２５年１月３１日に意見書及び手続補正書が提出されたものである。
　
　
第２．本願発明に対する判断
１．本願発明
　本願の請求項１ないし請求項２３に係る発明は、平成２５年１月３１日に提出された手続補正書により補正された明細書及び図面の記載からみて、その明細書の特許請求の範囲の請求項１ないし請求項２３に記載されるとおりであって、そのうちの、請求項１に係る発明（以下「本願発明」という。）は次のとおりのものである。
　
「３ポートコンテントアドレサブルメモリデバイスであって、
　データを格納するためのコンテントアドレサブルメモリと、
　複数のコンテントアドレサブルメモリデバイスを連結するためのカスケード制御ブロックと、
　前記コンテントアドレサブルメモリ内で検索データを検索するために、前記検索データおよび検索制御信号を、第１のポートを経て受け取るように配置され、前記コンテントアドレサブルメモリにアクセスすることによって検索動作を実行するように構成された検索制御ブロックであって、前記検索動作は複数のクロックサイクルをそれぞれ含む検索サイクル内で実行され、２以上の検索動作が前記複数のコンテントアドレサブルメモリデバイスによって同時に実行可能であり、前記コンテントアドレサブルメモリは第２のポートを経て検索結果を出力する、前記検索制御ブロックと、
　第３のポートを経て、指定されたデータを前記コンテントアドレサブルメモリで読み出しまたは書き込みをすることによって読み出し／書き込み動作を実行するように構成され、前記コンテントアドレサブルメモリにアクセスすることによって読み出し／書き込み動作を実行するように構成されたメンテナンス制御ブロックと、を備える、３ポートコンテントアドレサブルメモリデバイス。」
　
２．当審よりの拒絶理由通知
　平成２４年１０月３１日付けの当審よりの拒絶理由通知の概要は、次のとおりである。
　
「【理由３】この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において頒布された下記の刊行物に記載された発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　　　　　　　　　　　　　　　　　記
　
　　　　　　　　　　＜引　用　刊　行　物　一　覧＞
　　　　　　　引用例１．特開平０８−０７９２６２号公報
　　　　　　　引用例２．特表平０６−５０２７３７号公報
　　　　　　　引用例３．特開平０８−２１２７７６号公報
　　　　　　　引用例４．特開平０５−０２８７７０号公報
　　　　　　　引用例５．特開平０１−２９６４８６号公報
……（中略）……
　したがって、上記相違点１、２はいずれも当業者が容易になし得た範囲に含まれる程度のものであり、請求項１に係る発明は、周知技術を勘案することにより、引用発明１及び引用発明２に基づいて当業者が容易に発明をすることができたものである。
　……（以下、省略）」
　
３．引用例の記載事項と引用発明
３−１．引用例の記載事項
　本願の優先権主張の日前に日本国内において頒布され、当審の拒絶理由通知で引用された刊行物である、特開平０８−０７９２６２号公報（以下「引用例」という。）には、「通信用半導体デバイス」（発明の名称）に関して、図１〜図１１とともに、以下の事項が記載されている（下線は、参考のため、当審において付したものである。以下、他の刊行物についても同様である。）。
　
ａ．「【０００１】
【産業上の利用分野】本発明は、通信回線のスイッチング装置に用いる通信用半導体デバイスに関する。特に
本発明は、高速にデータ転送を行うＡＴＭのスイッチング装置に用いる通信用半導体デバイスに関する
　
ｂ．「【００３６】［実施例１］
（１）
本発明通信用半導体デバイスを使用した、ＡＴＭスイッチング装置
図１は、本発明通信用半導体デバイスを用いた、第１の実施例におけるＡＴＭスイッチング装置のハードウエアブロック図である。図１において、３０１はネットワークターミネータ（ＮＴ）であり、ＡＴＭ回線１５０と装置との絶縁、シリアル／パラレル変換、およびデータのバッファリングを行う。ネットワークターミネータ３０１はＣＰＵバスおよびデータ転送バスを有する。ＣＰＵバスはＣＰＵ１２１に接続されている。
【００３７】
１０２は、本発明通信用半導体デバイスの一例として用いるアドレスプロセッサ（ＡＰ）であり、入力されたデータの検索を行い、予め設定されたシーケンスに従って検索結果を出力する
　……（中略）……
【００４１】１５０は、ＮＮＩ（ネットワーク・ネットワーク・インタフェース）のＡＴＭ回線であり外部のネットワークに接続されている。１６０は、ネットッワークターミネータ３０１によりＡＴＭ回線１５０から絶縁されたＡＴＭデータバスである。１７０は、ＣＰＵバスである。」
　
ｃ．「【００４２】
（２）本発明アドレスプロセッサ（ＡＰ）の構成
図１に示した
本発明アドレスプロセッサ１０２は、交換機に用いることの出来る通信用半導体デバイスである
【００４３】図２を用いて、アドレスプロセッサ１０２のハードウエア構成を説明する。なお、本デバイスは、多くのプログラムと同様に、仕様を明らかにすることにより当業者が容易に生産し、および使用することが出来るものである。そこで、本デバイスのポート構成、ＣＡＭアレイの構成、およびレジスタ構成等の仕様を以下に詳述する。
【００４４】（2-1 ）ポート構成
図２に示すように、
アドレスプロセッサ１０２は入力ポート（INPUT PORT）２１０、出力ポート（OUTPUT PORT ）２２０、およびＣＰＵポート２３０を有する
【００４５】（2-1-1 ）入力ポート
入力ポート２１０は、検索キーデータを入力するポートである
データ（ＩＤ：０〜３１）は、ＷＲパルスに同期して入力される
【００４６】図２において、
入力ポート２１０のＩＰＢＵＳＹ端子は入力ポートへのデータ入力の可否を示す信号を出力する端子であって、他のポート（出力ポートまたはＣＰＵポート）が動作中で入力ポートへのデータ入力を受け付けないときにＬＯＷが出力される
【００４７】
入力ポート２１０に入力された入力データは、データフォーマッタ２１１により予め定義された入力ポートシーケンスに従って結合（コンパウンド）され、３２ビットのデータ（コンパランドデータ）になる。コンパランドデータに従って検索などの処理が行われる
【００４８】（2-1-2 ）出力ポート
出力ポート（OUTPUT PORT ）２２０は、検索結果等のデータを出力するポートである。データ幅は３２ビットであるが、１６ビットまたは８ビットのみが有効であるように設定することもできる。出力ポート２２０のＯＥ端子にＬＯＷが入力されているときに出力ポート２２０のＲＤ端子に対するＬＯＷパルス（ＲＤパルス）が入力されることにより、出力データ（ＯＤ）が出力される
【００４９】
出力ポート２２０のＯＰＢＵＳＹ端子は、出力ポートからのデータ出力の可否を示す信号が出力される端子であり、他のポート（入力ポートまたはＣＰＵポート）が動作中で出力ポートからのデータ出力が出来ないときにＬＯＷが出力される
【００５０】（2-1-3 ）ＣＰＵポート
ＣＰＵポートは、ホストプロセッサとのインタフェース用の１６ビット入出力データバスである
ＣＰＵポートから、以下の操作を行うことが出来る
　
ｄ．「【００５１】（2-1-3-1 ）レジスタの読み書き
チップ内部の各種レジスタへのデータの書き込みおよび読み出しを行うことが出来る
【００５２】（2-1-3-2 ）ＣＡＭテーブルの書き込みと読み出し
ＣＡＭテーブルの書き込みと読み出しは、Memory_ ＡＲ, Memory_ ＨＨＡ, およびMemory_ ＨＥＡレジスタへのアクセスを介して行われる
【００５３】（2-1-3-3 ）各種コマンドの実行。
【００５４】コマンドの実行はコマンドレジスタへ実行命令を書き込むことにより行われる。例えば、
検索実行命令が書き込まれるとアドレスプロセッサ１０２は、ＣＰＵの介在を必要とせずに、定義されたシーケンスに従って入力ポートからデータを入力し
【００５５】（2-1-3-4 ）検索
ＣＰＵポートを介して検索を行うこともできる。コマンドの実行は、ＩＰコマンドレジスタに対するオペコードの書き込みによって行う。」
　
ｅ．「【００５６】（2-2 ）ＣＡＭアレーの構成
図３を用いて、図２に示したＣＡＭアレー２５０のハードウエア構成を説明する。
ＣＡＭアレー２５０は、図３に示すＣＡＭ基本ワードを２０４８個有する。図３において、エンプティビット２５１は、そのワードに有効なテーブルデータが書き込まれているかどうかを示す。有効なデータが書き込まれているときは、０に設定される。ヒット／ミスヒットフラグ２５５は、検索の結果がヒットしたかどうかを示す。アクセスビット２５６は、過去の検索において、ヒットまたはミスヒットが有ったか否かを示す
【００５７】図４を用いて、ＣＡＭアレー２５０の論理構成を説明する。図４に示すように、
ＣＡＭアレー２５０は、ロウ×カラムの論理構成を有する
【００５８】セグメントビットは３ビットであり、０００〜１１１の値によりテーブルのカラム番号が示される。セグメントビットの値が０００のワードから１１１のワードまでがある場合は、テーブルのカラムサイズは８であり、セグメントビット２５３の値が０００のワードのみがある場合は、テーブルのカラムサイズは１である。このように、セグメントビットに書き込む値により、テーブルのカラムサイズが定義される。
【００５９】セグメントビットが０００であるワードは、テーブルの新しいロウが始まることを示す。このワードのバウンダリビット（図３参照）には、１を書き込んでおく。テーブルのカラムサイズｎとロウサイズｍとは、
ｎ  ×  ｍ  ≦  ２０４８
を満たさなくてはならない。２０４８−ｎ×ｍで定義される余りのワードは使用することが出来ない。
検索は、テーブルのカラム毎（図４の縦の行毎）に行う。１つのコンパランドデータを用いて、同一のカラムにある各セグメントを１回参照する
【００６０】テーブルの定義が終了すると、ＣＰＵポート２３０を介して各基本ワードのセグメント２５４（図３参照）に、データを書き込むことが出来る。各セグメントに書き込まれたデータを検索データ（キーデータ）として用いるか否か、および検索によりヒットした場合に出力するターゲットデータとして用いるか否かは、ＣＰＵポート２３０を介してＣＰＵ１２１により定義される。各セグメントに書き込まれたデータは、キーデータおよびターゲットデータの双方に用いることもできる。また、カラム毎に異なる数のセグメントを、検索データまたはターゲットデータとして用いることもできる。電源投入後のＣＡＭテーブルの値は不定なので、ＣＡＭの全てのセグメント（２０４８個のセグメント）にバウンダリビットを書き込むことによってＣＡＭテーブルを設定する。」
　
ｆ．「【００６４】（2-4 ）入力シーケンスの設定方法
アドレスプロセッサ１０２には、データの入力シーケンス（入力ポート上のデータの取り込み、コンパランドデータのマスキング等）を２種類（ＡチャネルおよびＢチャネル）設定することが出来る
【００６５】
各チャネルの入力シーケンスは、最大６４個の入力データに対して設定することが出来る。最大６４個の入力データの中のどの入力データをアドレスプロセッサに取り込むかを、６４ビットのＣＵＴレジスタによって設定する
【００６６】コンパランドレジスタに取り込んだデータの中で、
１つのチャネルの入力シーケンスで検索に用いることの出来る最大のデータ量は、ＣＡＭテーブルの最大カラムサイズ、即ち８個である
　……（中略）……
【００７０】
入力シーケンスは、ＷＲパルスの入力により一つずつ進む。また、ＳＱＲＳＴ端子に対してＬＯＷパルスが入力されるか、ＣＰＵポートからＳＱＲＳＴコマンドが入力されることにより入力シーケンスは先頭に戻る
　
ｇ．「【００７１】（2-5 ）出力シーケンスの設定方法
検索を実行すると、ＣＡＭテーブル中のヒットしたデータ（入力データと一致したＣＡＭテーブルのデータ）のレジスタアドレスがＨＨＡレジスタに格納される。
複数のコンパランドデータのＡＮＤ条件により複数のセグメントに対する検索を行った
ヒットした複数のセグメントの最下位のアドレスがＨＨＡレジスタに格納される
【００７２】検索を実行した後に、コンパランドレジスタ、ＨＨＡレジスタ、およびＣＡＭテーブルから、出力ポートへデータを出力することが出来る。出力するデータおよび出力する順序は出力シーケンスで定める。出力シーケンスは、２種類（ＡチャネルおよびＢチャネル）設定することが出来る。それぞれのチャネルについて、以下の設定を行うことが出来る。」
　
ｈ．「【００７５】（2-6 ）検索の実行
検索条件の設定が終了した後にＳＷＩＯＰコマンドを入力すると、アドレスプロセッサ（ＡＰ）１０２は入出力モード（ＩＯＰモード）に移行し、入力ポート２１０からの入力に従って検索を実行する
【００７６】但し、入力ポートからの最初の入力データに基づいてＡチャネルまたはＢチャネルを選択するように構成しても良い。」
　
ｉ．「【００７９】（３）本実施例におけるアドレスプロセッサ１０２の初期設定
（3-1 ）ＣＡＭアレーの設定
図５に、本発明ＡＴＭスイッチング装置におけるアドレスプロセッサ１０２のＣＡＭアレー２５０の定義（テーブル構成）を示す。本実施例ではカラムサイズを３に設定する。この設定は、ＡＴＭスイッチング装置の電源が投入されたときまたは入力装置１２５から定義の変更入力があったときに、ＣＰＵ１２１が行う。
【００８０】ＣＰＵ１２１は、ＡＴＭコネクションが確立されたときに、スイッチングエレメントユニット１１１の両側のポートで用いるＶＰＩおよびＶＣＩの値を判断する。次にＣＰＵ１２１は、両側のアドレスプロセッサ１０２のＣＡＭアレー２５０から、エンプティビット２５１がハイ（ＨＩＧＨ）であるワードのロウ（行）を探す。次に、各アドレスプロセッサが接続された側のネットワークおよび入力されたセルを出力する出力側のネットワークで用いるＶＰＩおよびＶＣＩの値を、ＣＡＭテーブルに格納する。
【００８１】このとき、セグメント０のカラムの上位２８ビットに入力側のネットワークで用いられているＶＰＩおよびＶＣＩを格納し、下位４ビットに０を格納する。セグメント１のカラムにセルの出力ポート番号を格納する。更に、セグメント２のカラムの上位２８ビットに出力側のネットワークで用いられているＶＰＩおよびＶＣＩを格納し、下位４ビットに０を格納する。また、ＶＰＩおよびＶＣＩを格納したロウ（行）の各ワードのエンプティビットを０に設定して使用中であることを示す。」
　
ｊ．「【００８７】（４）ＡＴＭスイッチング装置の検索動作
図６は、ＡＴＭスイッチング装置がスイッチングを行っているときの、ＣＰＵ１２１の動作を示すフローチャートである。図１および図６を参照して、各アドレスプロセッサ１０２の初期設定が終了し入出力モードに移行した後の、ＣＰＵ１２１の検索動作を説明する。
【００８８】（4-1 ）アドレスプロセッサへのデータ入力
ＮＴ３０１は、１セルのデータが内部のＦＩＦＯに蓄積されると、ＣＰＵ１２１に対して割り込みを発生する。するとＣＰＵ１２１は、スイッチング動作を開始し（Ｓ１００）、ＮＴ３０１からアドレスプロセッサ１０２へ４バイトのデータを転送するように、ＤＭＡＣ１０３を設定する（Ｓ１１０）。
　……（中略）……
【００９０】
アドレスプロセッサ１０２は
入力ポートからＷＴ信号が入力されると、予め設定さている入力シーケンスに従って入力ポート上のデータを読み込んで
４バイトのデータが入力されたときにこれらを単一のコンパランドデータとして扱い、下位４ビットを０にマスクして検索を行う
【００９１】するとＣＰＵ１２１は、
アドレスプロセッサ１０２の第１番目のコンパランドレジスタの値を読み込む
　……（中略）……
【００９４】（4-2 ）アドレスプロセッサ１０２からのデータ出力
次にＣＰＵ１２１は、アドレスプロセッサ１０２からＳＥＵ１１１への４バイトのデータ転送をＤＭＡＣ１０３に設定する（Ｓ２１０）。ＤＭＡＣ１０３は、アドレスプロセッサ１０２の出力ポート２２０にアウトプットイネーブル信号（ＯＥ）およびＲＤを出力してデータを読み出し、ＳＥＵ１１１にＣＳおよびＷＲを出力してデータを書き込むことにより、データの転送を行う。
【００９５】アドレスプロセッサ１０２は、出力ポートにＲＤ信号が入力されると、予め定められた出力シーケンスに従って出力ポートからデータを出力する。即ち、セグメント２に格納された出力側のネットワークのＶＰＩおよびＶＣＩの値と、第１番目のコンパランドレジスタの値との論理和（ＯＲ）を計算し、得られた３２ビットのデータを８ビット毎に出力する。ここで第１番目のコンパランドレジスタの下位４ビットには、入力データのＰＴおよびＣＬＰが格納されており、他のビットは０にされているので、アドレスプロセッサの出力ポートからは、図５の出力側のネットワークにおけるＮＮＩの第１オクテットから第４オクテットの情報が出力される。
　……（中略）……
【００９７】ＳＥＵ１１１に入力されたセルデータは、出力側のポートに転送され、ＣＰＵ１２１からの設定に基づいて出力側のポートのＤＭＡＣ１０３により出力側のポートのＮＴ３０１に転送される（Ｓ２３０）。出力ポートのＮＴ３０１は、転送されたデータをシリアルデータに変換して出力側のＡＴ網１５０に送出する。これにより、本ＡＴＭスイッチング装置に入力されたＡＴＭセルの転送が行うことができる。転送が終了すると、ＣＰＵ１２１は、アドレスプロセッサ１０２に対してＳＱＲＳＴコマンドを発行し、入出力シーケンスを先頭に戻す（Ｓ２４０）。
【００９８】
本実施例によれば、ＣＰＵがＶＰＩおよびＶＣＩの値を読み取って接続先を判断することなく、入力されたセルを他のＡＴＭ網に送信することが出来る
　
３−２．引用発明
　　ア　前記「３−１．引用例の記載事項」におけるａの「本発明は、高速にデータ転送を行うＡＴＭのスイッチング装置に用いる通信用半導体デバイスに関する。」、同ｂの「本発明通信用半導体デバイスを使用した、ＡＴＭスイッチング装置」及び「１０２は、本発明通信用半導体デバイスの一例として用いるアドレスプロセッサ（ＡＰ）であり、入力されたデータの検索を行い、予め設定されたシーケンスに従って検索結果を出力する。」、同ｃの「本発明アドレスプロセッサ１０２は、交換機に用いることの出来る通信用半導体デバイスである。」という各記載から、引用例には、「ＡＴＭスイッチング装置」の「交換機に用いることの出来る通信用半導体デバイス」である「アドレスプロセッサ１０２」が記載されている。
　
　　イ　同ｃの「図２に示すように、アドレスプロセッサ１０２は入力ポート（INPUT PORT）２１０、出力ポート（OUTPUT PORT ）２２０、およびＣＰＵポート２３０を有する。」という記載から、引用例の前記「アドレスプロセッサ１０２」は、「入力ポート（INPUT PORT）２１０」、「出力ポート（OUTPUT PORT ）２２０」及び「ＣＰＵポート２３０」からなる３つのポートを有することが記載されている。
　
　　ウ　同ｃの「図２を用いて、アドレスプロセッサ１０２のハードウエア構成を説明する。……本デバイスのポート構成、ＣＡＭアレイの構成、およびレジスタ構成等の仕様を以下に詳述する。」、同ｅの「図２に示したＣＡＭアレー２５０」との各記載から、引用例の「アドレスプロセッサ１０２」は「ＣＡＭアレー２５０」を有することが記載されている。
　また、同ｅの「図３を用いて、図２に示したＣＡＭアレー２５０のハードウエア構成を説明する。ＣＡＭアレー２５０は、図３に示すＣＡＭ基本ワードを２０４８個有する。図３において、エンプティビット２５１は、そのワードに有効なテーブルデータが書き込まれているかどうかを示す。有効なデータが書き込まれているときは、０に設定される。ヒット／ミスヒットフラグ２５５は、検索の結果がヒットしたかどうかを示す。アクセスビット２５６は、過去の検索において、ヒットまたはミスヒットが有ったか否かを示す。」という記載から、前記「ＣＡＭアレー２５０」には、検索すべき「データ」が格納されていることは明らかである。
　そして、同ｃの「入力ポート２１０に入力された入力データは、データフォーマッタ２１１により予め定義された入力ポートシーケンスに従って結合（コンパウンド）され、３２ビットのデータ（コンパランドデータ）になる。コンパランドデータに従って検索などの処理が行われる。」、同ｅの「ＣＡＭアレー２５０は、ロウ×カラムの論理構成を有する。」及び「検索は、テーブルのカラム毎（図４の縦の行毎）に行う。１つのコンパランドデータを用いて、同一のカラムにある各セグメントを１回参照する。」、同ｇの「複数のコンパランドデータのＡＮＤ条件により複数のセグメントに対する検索を行った」との各記載から、引用例には、「入力ポート２１０に入力された入力データ」を「結合」した「コンパランドデータ」に従って、前記格納されている検索すべき「データ」である「セグメント」の「検索」が行われる、「ロウ×カラムの論理構成」の「ＣＡＭアレー２５０」が記載されている。
　
　　エ　同ｃの「入力ポート２１０は、検索キーデータを入力するポートである。ポート幅は３２ビットであるが、１６ビットまたは８ビットのみが有効であるように設定することが出来る。データ（ＩＤ：０〜３１）は、ＷＲパルスに同期して入力される必要がある。ＷＲの極正は、正論理または負論理に設定することが出来る。」及び「入力ポート２１０のＩＰＢＵＳＹ端子は入力ポートへのデータ入力の可否を示す信号を出力する端子であって、他のポート（出力ポートまたはＣＰＵポート）が動作中で入力ポートへのデータ入力を受け付けないときにＬＯＷが出力される。」という各記載、同ｄの「検索実行命令が書き込まれるとアドレスプロセッサ１０２は、ＣＰＵの介在を必要とせずに、定義されたシーケンスに従って入力ポートからデータを入力し」という記載、同ｆの「アドレスプロセッサ１０２には、データの入力シーケンス（入力ポート上のデータの取り込み、コンパランドデータのマスキング等）を２種類（ＡチャネルおよびＢチャネル）設定することが出来る。」及び「各チャネルの入力シーケンスは、最大６４個の入力データに対して設定することが出来る。最大６４個の入力データの中のどの入力データをアドレスプロセッサに取り込むかを、６４ビットのＣＵＴレジスタによって設定する。」という各記載、及び、同ｆの「入力シーケンスは、ＷＲパルスの入力により一つずつ進む。また、ＳＱＲＳＴ端子に対してＬＯＷパルスが入力されるか、ＣＰＵポートからＳＱＲＳＴコマンドが入力されることにより入力シーケンスは先頭に戻る。」という記載から、引用例の「入力ポート２１０」は、「ＣＡＭアレー２５０」内で前記検索すべき「データ」を検索するための「データ（ＩＤ：０〜３１）」の供給端子と、前記「データ（ＩＤ：０〜３１）」を「定義された」入力「シーケンス」に従って「同期して入力」するための「ＷＲパルス」の供給端子と、「入力シーケンス」を「先頭に戻」す「ＳＱＲＳＴコマンド」が入力される「ＳＱＲＳＴ端子」と、「出力ポート」または「ＣＰＵポート」が「動作中」で「入力ポートへのデータ入力を受け付けないとき」に「ＬＯＷ」の信号を出力する「ＩＰＢＵＳＹ端子」とを備えることが記載されている。
　
　　オ　同ｃの「出力ポート（OUTPUT PORT ）２２０は、検索結果等のデータを出力するポートである。データ幅は３２ビットであるが、１６ビットまたは８ビットのみが有効であるように設定することもできる。出力ポート２２０のＯＥ端子にＬＯＷが入力されているときに出力ポート２２０のＲＤ端子に対するＬＯＷパルス（ＲＤパルス）が入力されることにより、出力データ（ＯＤ）が出力される。」及び「出力ポート２２０のＯＰＢＵＳＹ端子は、出力ポートからのデータ出力の可否を示す信号が出力される端子であり、他のポート（入力ポートまたはＣＰＵポート）が動作中で出力ポートからのデータ出力が出来ないときにＬＯＷが出力される。」という各記載から、引用例の「出力ポート（OUTPUT PORT ）２２０」は、「出力データ（ＯＤ）が出力される」出力端子と、「入力ポートまたはＣＰＵポート」が「動作中でデータ出力が出来ないときにＬＯＷ」の信号を出力する「ＯＰＢＵＳＹ端子」とを備えることが記載されている。
　
　　カ　同ｈの「検索条件の設定が終了した後にＳＷＩＯＰコマンドを入力すると、アドレスプロセッサ（ＡＰ）１０２は入出力モード（ＩＯＰモード）に移行し、入力ポート２１０からの入力に従って検索を実行する。」、同ｃの「出力ポート（OUTPUT PORT ）２２０は、検索結果等のデータを出力するポートである。……出力ポート２２０のＯＥ端子にＬＯＷが入力されているときに出力ポート２２０のＲＤ端子に対するＬＯＷパルス（ＲＤパルス）が入力されることにより、出力データ（ＯＤ）が出力される。」という各記載から、引用例の「アドレスプロセッサ１０２」には、「ＣＡＭアレー２５０」にアクセスすることによって「検索を実行」させて、「検索結果」を「出力ポート（OUTPUT PORT ）２２０」から出力させる動作を制御する制御回路が設けられていることは、当業者にとって自明の事項である。
　
　　キ　同ｃの「ＣＰＵポートは、ホストプロセッサとのインタフェース用の１６ビット入出力データバスである。データ幅は１６ビット、アドレス幅は８ビットである。アドレスは、アドレスプロセッサ内の各種レジスタのアドレスを指定するために用いられる。ＣＰＵポートから、以下の操作を行うことが出来る。」、同ｄの「チップ内部の各種レジスタへのデータの書き込みおよび読み出しを行うことが出来る。」及び「ＣＡＭテーブルの書き込みと読み出しは、Ｍｅｍｏｒｙ＿ＡＲ，Ｍｅｍｏｒｙ＿ＨＨＡ，およびＭｅｍｏｒｙ＿ＨＥＡレジスタへのアクセスを介して行われる。」という記載から、引用例の「アドレスプロセッサ１０２」には、「ＣＰＵポート２３０」の「ホストプロセッサとのインタフェース用の１６ビット入出力データバス」を介して入出力されるデータについての「ＣＡＭテーブルの書き込みと読み出し」動作を制御する制御回路が設けられていることは、当業者にとって自明の事項である。
　
　　ク　以上を総合すると、引用例には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「ＡＴＭスイッチング装置の交換機に用いることの出来る通信用半導体デバイスであるアドレスプロセッサ１０２であって、
　前記アドレスプロセッサ１０２は、
　入力ポート（INPUT PORT）２１０、出力ポート（OUTPUT PORT）２２０及びＣＰＵポート２３０からなる３つのポートと、
　前記入力ポート（INPUT PORT）２１０に入力された入力データを結合したコンパランドデータに従って、格納されている検索すべきデータであるセグメントの検索が行われる、ロウ×カラムの論理構成のＣＡＭアレー２５０と、を有し、
　前記入力ポート（INPUT PORT）２１０は、前記ＣＡＭアレー２５０内で前記検索すべきデータを検索するためのデータ（ＩＤ：０〜３１）の供給端子と、前記データ（ＩＤ：０〜３１）を定義された入力シーケンスに従って同期して入力するためのＷＲパルスの供給端子と、前記入力シーケンスを先頭に戻すＳＱＲＳＴコマンドが入力されるＳＱＲＳＴ端子と、前記出力ポート（OUTPUT PORT）２２０または前記ＣＰＵポート２３０が動作中で前記入力ポート（INPUT PORT）２１０へのデータ入力を受け付けないときにＬＯＷの信号を出力するＩＰＢＵＳＹ端子とを備え、
　前記出力ポート（OUTPUT PORT）２２０は、出力データ（ＯＤ）が出力される出力端子と、前記入力ポート（INPUT PORT）２１０または前記ＣＰＵポート２３０が動作中でデータ出力が出来ないときにＬＯＷの信号を出力するＯＰＢＵＳＹ端子とを備え、
　前記アドレスプロセッサ１０２には、さらに、
　前記ＣＡＭアレー２５０にアクセスすることによって検索を実行させて、検索結果を前記出力ポート（OUTPUT PORT）２２０から出力させる動作を制御する制御回路と、
　前記ＣＰＵポート２３０のホストプロセッサとのインタフェース用の１６ビット入出力データバスを介して入出力されるデータについての、ＣＡＭテーブルの書き込みと読み出し動作を制御する制御回路とが設けられている、
アドレスプロセッサ１０２。」
　
４．コンテントアドレサブルメモリ技術の分野における通常の知識
４−１．各周知例の記載事項
　コンテントアドレサブルメモリ（連想メモリ）に関して、本願の優先権主張の日前に日本国内において頒布された刊行物である、以下の周知例１〜４には、次の事項が記載されている。
　
　　ア　周知例１：特開昭５８−２０３６９６号公報
ａ．「本発明はメモリ回路に関するものであり、連想メモリデバイスを構成する単位として用いるものである。
　
連想メモリ（associative memory）またはCAM（content-addressable memory）と呼ばれるものは、ある条件に合つたデータを読み出す場合に、直接に条件を示す信号を与えるだけでその条件に合つたデータが読み出されるようになつているメモリである
　
ｂ．「以下、本発明の一実施例を図面に基づいて説明する。
第１図は本発明の基本回路である。第２図はこの基本回路をカスケードに接続し、かつ付加回路を加え、連想メモリデバイスとして使えるようにした
　
ｃ．「次に，ある条件に当てはまるデータを検索する場合について説明する。
バスDBUS上にメモリ(1)の内容と比較すべきデータをのせ、信号線CONDには演算するための情報をのせておいてから、データ検索を促す信号SRCHをこの回路に外部から加える
制御回路(5)は、この信号SRCHを受けると、レジスタ(3)がセットされておりかつ演算器(2)から信号S1が入力されている場合には、レジスタ(4)を信号S3によつてセットし、それ以外の場合には信号S4によってリセツトする。こうして外部からは、条件に合つたデータが存在したか否かを、信号S5によつて
知ることができる
　データを抹消したい場合には、抹消したいデータを予め検索してレジスタ(4)をセットしておいた後、データ抹消を促がす信号DELを外部から加える。
　……（中略）……
　最後に、連想メモリとして用い、必要な条件にあつたデータを読み出したい場合の操作について述べる。データを読み出したい時は、先ず読み出したい条件のデータを検索する。検索の結果は信号S5によって外部から知ることができる。
第２図の制御回路(6)では、各メモリから出力される信号S5を見て、ある規準に従つてひとつのメモリ回路を選び、マルチプレクサ(7)にセレクト信号SLCTを出力することで、そのメモリ回路のデータを外部データバスEXDBUSに出力する。
　
　　イ　周知例２：特開平０１−１５９７２９号公報
ｄ．「〔産業上の利用分野〕
　本発明はディジタル情報通信分野に利用される。
　
本発明は
登録パタン記号列容量が拡張可能な記号列照合メモリおよびそのカスケード接続方式に関する
　
ｅ．「〔発明が解決しようとする問題点〕
　前述した従来の記号列照合メモリは、カスケード結合する端子が存在しなかったので、従来の記号列照合メモリを複数個使用する場合は、一致したか否か、一致アドレスコード結果を各記号列照合メモリ個別に読み出す必要があり、記号列照合メモリの使用個数が増えるにつれ、照合結果を得るまでの処理時間が増加する欠点があった。また、ある記号列を入力した際、複数個の記号列照合メモリで一致が生じた場合、多重一致と判定するために、外部回路あるいはソフトウェアの追加が必要である欠点があった。
　本発明の目的は、前記の欠点を除去することにより、
カスケード接続可能な記号列照合メモリ
　
ｆ．「〔実施例〕
　以下、本発明の実施例について図面を参照して説明する。第１図は本発明の記号列照合メモリの一実施例の構成図である。本実施例の記号列照合メモリは、クロック入力端子12から入力された外部クロックによって
データ入力端子11から入力される複数ｎのデータをシフト動作する有限長のシフトレジスタ13
シフトレジスタ13の内容と全アドレスにおける前記記憶手段に格納された内容とを並列に比較し各アドレスごとに一致したか否かを示す比較結果信号26を出力する記憶比較手段としての連想メモリ14
比較結果信号26を入力し一致が存在する場合に一致信号27と、一致が複数個存在する場合に多重一致信号28と
カスケード接続用入力端子19と、カスケード接続用出力端子25と
制御手段20とを備えている
　
ｇ．「第２図は本発明の記号列照合メモリのカスケード接続方式の一実施例を示すブロック構成図で、
第１図に示した本発明のカスケード接続可能な記号列照合メモリを２個カスケード接続した
連想メモリ32を含む第−記号列照合メモリ31と、連想メモリ34を含む第二記号列照合メモリ33と、第一および第二記号列照合メモリ31および33の入力にそれぞれ接続されたデータバス35およびクロック信号線36
第一記号列照合メモリ31のカスケード接続用入力端子19をインアクティブに固定するための接地線37と、第一記号列照合メモリ31のカスケード接続用出力端子25と第二記号列照合メモリ33のカスケード接続用入力端子19とを結ぶ信号線38
一致アドレスコード出力バス39とプライオリティエンコーダ40の出力とをあわせ、連想メモリ32および34の二つを通しての一致アドレスコードを示す出力バス47
　
本発明の特徴は、第２図において、第一記号列照合メモリ31と第二記号列照合メモリ32とを、プライオリティエンコーダ40およびオアゲート43とを用いて、同図に示すように接続したことにある
　次に本実施例の動作について説明する。連想メモリ32内のアドレス「００」および「０１」にそれぞれパタン記号列「ＡＢＣＤＥＦ」、「ＸＹＺ」を、連想メモリ34内のアドレス「００」および「０１」にそれぞれパタン記号列「ＯＰＱＲＳＴＵ」「ＸＹＺ」をあらかじめ登録しておく。クロック信号線36より外部クロックと、データバス35よりそのクロックに同期して照合記号列「ＡＢＣＤＥＦ」を入力すると、連想メモリ32において一致が発生し、バス39には一致アドレスコードの「００」、信号線38および41はアクティブ出力、出力バス47には一致アドレスコード「０００」が出力される。
　このとき信号線44．42および45はインアクティブ出力、記号列照合メモリ33のアドレスコード出力端子18はハイインピーダンスである。同様にして、データバス35より照合記号列「ＯＰＱＲＳＴＵ」を入力すると、連想メモリ34で一致が発生し、バス39には一致アドレスコード「００」が出力され、信号線42はアクティブ出力となり、出力バス47は「１００」となる。このとき、信号線38．41．44および45はインアクティブ出力、第一記号列照合メモリ31のアドレスコード出力端子18はハイインピーダンスとなる。
　
次に同様にして、データバス35より照合記号列「ＸＹＺ」をクロック信号線36からの外部クロックに同期させて入力すると、連想メモリ32および34の両方で一致が生じる。このとき、バス39は一致アドレスコード「０１」となり、信号線41および38はアクティブ出力となる。
　なお、前述の接続方式の実施例においては、
記号列照合メモリ２個をカスケード接続した場合を示したけれども、３個以上になっても第二記号列照合メモリと同様に順次カスケード接続することができる
　
　　ウ　周知例３：特開平０８−１３８３８４号公報
ｈ．「【００２２】
【発明が解決しようとする課題】上記のように構成された連想メモリにおいて、
１つの連想メモリではメモリ容量が不足する場合に、複数の連想メモリをカスケードに接続してアクセスする
外部からは、あたかも１個の連想メモリをアクセスしていると同等の信号の入出力だけで、カスケード接続された複数の連想メモリのアクセスが実現される
　……（中略）……
【００２４】
本発明は、
カスケードに接続された複数の連想メモリに、同時に、検索結果を出力することを指示する信号を入力するだけで、必要な検索結果が出力される構成を備える
　
ｉ．「【００２７】
【課題を解決するための手段】上記第１の目的を達成する
第１発明の連想メモリは、互いにカスケードに接続され同時にアクセスされる拡張機能を備えた、複数のメモリワードそれぞれに各格納データを記憶しておき、検索データを入力し、入力された検索データに対応する格納データが格納されたメモリワードの検索を行う
前記検索結果レジスタがアクセスされた際に、前記識別手段により、最終段に接続されていることが認識された場合に、該検索結果レジスタに格納された検索結果を出力する出力制御回路
　
ｊ．「【００４０】図３は、本発明の連想メモリの第１実施例を表わした回路ブロック図である。図１に示す従来の連想メモリの構成要素と対応する構成要素には、図１に付した番号と同一の番号を付して示し、相違点についてのみ説明する。
【００４１】図３に示す連想メモリには、この連想メモリのＩＤ番号を格納するＩＤ番号レジスタ８が備えられている。このＩＤ番号は、カスケード接続された複数の連想メモリ同士を識別するためのものであり、連想メモリ毎に異なる番号が格納され、外部から入力されるアドレスデータＡＤの上位側のアドレスとして使用される。但し、このＩＤ番号レジスタ８の最上位ビット８ａは、ＩＤ番号としては常に‘０’が格納され、自分がカスケード接続の最終段である場合（単独で使用される場合を含む）に‘１’が格納される。
【００４２】本実施例では、このＩＤ番号レジスタ８の最上位ビット８ａが、本発明にいう識別手段としての識別符号である。この識別手段は、レジスタであっても良くて、端子であっても構わない。
【００４３】又、
この連想メモリには、検索結果レジスタ９が備えられている。この検索結果レジスタ９には、検索の際に、その連想メモリで一致が検出されたか否か、及び、一致が検出された場合に、その一致が検出されたメモリワードのアドレスが格納される。
検索結果レジスタ９には、自分自身で一致が検出されたか否か、上位側に接続された連想メモリで一致が検出されたか否か、及び自分自身を含め上位側に接続された連想メモリの中の、一致が検出された最優先のアドレスが格納される。この検索結果レジスタ９の内容は、ＩＤ番号レジスタ８の最上位ビット８ａに‘１’が格納されていた場合のみ、出力制御回路７を経由して読み出す
【００４４】
図４は、図３に示す連想メモリが、カスケードに接続された状態を示す
同一仕様のｍ個の連想メモリがカスケード接続されており、これらｍ個の連想メモリは、以下に説明するように、外部からは、あたかも大容量の連想メモリが１個だけ備えられているかのように、同時にアクセスされる
　
　　エ　周知例４：特開平０９−０９７４９７号公報
ｋ．「【００２２】ところで、
連想メモリ１個分ではそのメモリ容量が不足する場合等には連想メモリ複数個を備えるシステムが考えられている
そのように構成された連想メモリうちの第１の連想メモリは、上記本発明の連想メモリにおいて、検索により一致が検出された場合に上記結果を上記データ出力端子に伝達し、検索により不一致が検出された場合に上記データ出力端子を連想メモリの内部回路から切り離す出力回路を備えた
　
ｌ．「【００５３】したがってＳＲＡＭ８０では、その途中の検索結果を用いて、最終的な検索結果に対応する確率の高いデータの読出しを開始することができ、全体として高速なデータ処理が可能となる。
図３は、連想メモリを複数個備えたシステムを示す
複数の連想メモリ１０Ａ，１０Ｂ，…，１０Ｎが並列的に、互いに共通の入力バス１００Ａ、共通の出力バス１００Ｂに接続されている
検索の開始を指示する制御信号である検索パルスＷＲ_ が共通的に入力され、これら複数の連想メモリ１０Ａ，１０Ｂ，…，１０Ｎでは同時に検索が行なわれる
【００５４】図４は、図３に示すような、連想メモリを複数個備えたシステムに適合する、本発明の連想メモリの第２の実施形態を示す模式図である。入力バス１００Ａから、データ入力端子１０ａを経由して参照データが入力され、制御線１０１を経由して検索パルスＷＲ_ が入力されると、
メモリ部１１において一致検索が行なわれ、その検索の結果一致が検出されると、その一致が検出されたメモリワードのアドレスＡＤがプライオリティエンコーダ１６から出力されトライステートバッファ１１０に入力される。このトライステートバッファ１１０の出力側は、データ出力端子１０ｂを経由して出力バスに接続されている
　
４−２．各周知例に記載の技術事項
　　ア　周知例１において、「４−１．各周知例の記載事項」におけるｂの「基本回路」が備える「メモリ(1)」は、同ｃの「バスDBUS上にメモリ(1)の内容と比較すべきデータをのせ、信号線CONDには演算するための情報をのせておいてから、データ検索を促す信号SRCHをこの回路に外部から加える。……外部からは、条件に合つたデータが存在したか否かを、信号S5によつてレジスタ(4)がセットされているか否かを見ることで知ることができる。」という記載から、同ａに記載された「CAM（content-addressable memory）」に該当するメモリであると認められる。
　さて、周知例１には、同ｂに「基本回路をカスケードに接続し、かつ付加回路を加え、連想メモリデバイスとして使えるようにした」と、同ｃには「バスDBUS上にメモリ(1)の内容と比較すべきデータをのせ、信号線CONDには演算するための情報をのせておいてから、データ検索を促す信号SRCHをこの回路に外部から加える。制御回路(5)は、この信号SRCHを受けると、レジスタ(3)がセットされておりかつ演算器(2)から信号S1が入力されている場合には、レジスタ(4)を信号S3によつてセットし、それ以外の場合には信号S4によってリセツトする。こうして外部からは、条件に合つたデータが存在したか否かを、信号S5によつてレジスタ(4)がセットされているか否かを見ることで知ることができる。」及び「第２図の制御回路(6)では、各メモリから出力される信号S5を見て、ある規準に従つてひとつのメモリ回路を選び、マルチプレクサ(7)にセレクト信号SLCTを出力することで、そのメモリ回路のデータを外部データバスEXDBUSに出力する。」と、それぞれ、記載されている。
　したがって、周知例１には、コンテントアドレサブルメモリである「メモリ(1)」と「制御回路(5)」とを備えた「基本回路」を、複数個、「カスケードに接続し」、かつ、与えられた「条件に合つたデータ」が前記各「メモリ(1)」に「存在したか否か」を示す「信号S5」が供給される前記「制御回路(5)」とともに、「制御回路(6)」を「加え」ることで、前記複数個の「基本回路」を一つの「連想メモリデバイスとして使える」ように連結すること、が記載されている。
　そして、同ｃの「データを読み出したい時は、先ず読み出したい条件のデータを検索する。検索の結果は信号S5によって外部から知ることができる。第２図の制御回路(6)では、各メモリから出力される信号S5を見て、ある規準に従つてひとつのメモリ回路を選び、マルチプレクサ(7)にセレクト信号SLCTを出力することで、そのメモリ回路のデータを外部データバスEXDBUSに出力する。こうすれば、必要なデータの内容を表わす条件を示せば、条件に合つたデータを読み出せる。即ち連想メモリになる。」という記載から、周知例１において、前記複数個の「基本回路」を一つの「連想メモリデバイスとして使える」ように連結することにより、「読み出したい条件のデータ」の「検索」において複数個の「基本回路」が「検索」されるから、前記「基本回路」に記憶される検索対象の「データ」の記憶容量が増大することは明らかである。
　また、同ｃの前記「第２図の制御回路(6)では、各メモリから出力される信号S5を見て、ある規準に従つてひとつのメモリ回路を選び、マルチプレクサ(7)にセレクト信号SLCTを出力することで、そのメモリ回路のデータを外部データバスEXDBUSに出力する。」という記載において、「制御回路(6)」が「各メモリから出力される信号S5を見て」、「ひとつのメモリ回路を選」ぶことができる以上は、「各メモリ」から「信号S5」が同時期に「出力される」ことは明らかである。したがって、周知例１の複数個の「基本回路」のそれぞれにおける、「条件に合つたデータ」が各コンテントアドレサブルメモリに「存在したか否か」を調べる動作、すなわち、検索動作は同時期に実行されているものと認められる。
　
　　イ　周知例２において、「記号列照合メモリ」は、「４−１．各周知例の記載事項」におけるｆに記載されるように、「データ入力端子11から入力される複数ｎのデータをシフト動作する有限長のシフトレジスタ13」の内容と「全アドレスにおける前記記憶手段に格納された内容とを並列に比較し各アドレスごとに一致したか否かを示す比較結果信号26を出力する記憶比較手段としての連想メモリ14」、及び、前記「連想メモリ14」からの「比較結果信号26」から生成された「一致が存在する」ことを示す「一致信号27」と「一致が複数個存在する」ことを示す「多重一致信号28」とが供給されるとともに、「カスケード接続用入力端子19」と「カスケード接続用出力端子25」とを備えている「制御手段20」を有するものである。
　そして、同ｇには、「第１図に示した本発明のカスケード接続可能な記号列照合メモリを２個カスケード接続した」、「連想メモリ32を含む第−記号列照合メモリ31と、連想メモリ34を含む第二記号列照合メモリ33と、第一および第二記号列照合メモリ31および33の入力にそれぞれ接続されたデータバス35およびクロック信号線36」、「第一記号列照合メモリ31のカスケード接続用入力端子19をインアクティブに固定するための接地線37と、第一記号列照合メモリ31のカスケード接続用出力端子25と第二記号列照合メモリ33のカスケード接続用入力端子19とを結ぶ信号線38」、「一致アドレスコード出力バス39とプライオリティエンコーダ40の出力とをあわせ、連想メモリ32および34の二つを通しての一致アドレスコードを示す出力バス47」、「本発明の特徴は、第２図において、第一記号列照合メモリ31と第二記号列照合メモリ32とを、プライオリティエンコーダ40およびオアゲート43とを用いて、同図に示すように接続したことにある。」及び「記号列照合メモリ２個をカスケード接続した場合を示したけれども、３個以上になっても第二記号列照合メモリと同様に順次カスケード接続することができる。」と、それぞれ、記載されている。
　したがって、周知例２には、「入力される複数ｎのデータ」と「記憶手段に格納された内容とを並列に比較し各アドレスごとに一致したか否かを示す比較結果信号」を出力する「連想メモリ」と、前記「連想メモリ」からの生成された信号が供給されるとともに「カスケード接続用入力端子」及び「カスケード接続用出力端子」を備えている「制御手段20」とを有する複数個の「記号列照合メモリ」を、前記「制御手段20」及びその各「カスケード接続用」の「端子」を用いて「順次カスケード接続する」ことで、「連想メモリ32および34の二つを通しての一致アドレスコード」を「出力バス」に出力すること、すなわち、前記複数個の「記号列照合メモリ」をまとめて１つの「連想メモリ」装置として動作するように連結することが記載されている。
　そして、同ｄの「本発明は……登録パタン記号列容量が拡張可能な記号列照合メモリおよびそのカスケード接続方式に関する。」という記載から、周知例２には、複数個の「記号列照合メモリ」を「順次カスケード接続する」ことで１つの「連想メモリ」装置として連結するのは、「登録パタン記号列容量」を「拡張」させるためであることが記載されている。
　また、同ｇの「次に同様にして、データバス35より照合記号列「ＸＹＺ」をクロック信号線36からの外部クロックに同期させて入力すると、連想メモリ32および34の両方で一致が生じる。このとき、バス39は一致アドレスコード「０１」となり、信号線41および38はアクティブ出力となる。」との記載から、周知例２の前記複数個の「記号列照合メモリ」における記憶比較動作、すなわち、検索動作は同時に実行されていると解される。
　
　　ウ　周知例３には、「４−１．各周知例の記載事項」におけるｈに「１つの連想メモリではメモリ容量が不足する場合に、複数の連想メモリをカスケードに接続してアクセスする……この場合に、外部からは、あたかも１個の連想メモリをアクセスしていると同等の信号の入出力だけで、カスケード接続された複数の連想メモリのアクセスが実現される」と、同ｊに「同一仕様のｍ個の連想メモリがカスケード接続されており、これらｍ個の連想メモリは、以下に説明するように、外部からは、あたかも大容量の連想メモリが１個だけ備えられているかのように、同時にアクセスされる。」と記載されている。したがって、周知例３には、「１つの連想メモリではメモリ容量が不足する場合」に、「同一仕様のｍ個の連想メモリ」を「カスケード接続」して、「これらｍ個の連想メモリ」が「外部からは、あたかも大容量の連想メモリが１個だけ備えられているかのように、同時にアクセスされる」ようになすこと、が記載されている。
　そして、同ｉの「前記検索結果レジスタがアクセスされた際に、前記識別手段により、最終段に接続されていることが認識された場合に、該検索結果レジスタに格納された検索結果を出力する出力制御回路」、同ｊの「この連想メモリには、検索結果レジスタ９が備えられている。この検索結果レジスタ９には、検索の際に、その連想メモリで一致が検出されたか否か、及び、一致が検出された場合に、その一致が検出されたメモリワードのアドレスが格納される。……検索結果レジスタ９には、自分自身で一致が検出されたか否か、上位側に接続された連想メモリで一致が検出されたか否か、及び自分自身を含め上位側に接続された連想メモリの中の、一致が検出された最優先のアドレスが格納される。この検索結果レジスタ９の内容は、ＩＤ番号レジスタ８の最上位ビット８ａに‘１’が格納されていた場合のみ、出力制御回路７を経由して読み出すことができる」という各記載から、前記「ｍ個の連想メモリ」には、それぞれ、各「連想メモリ」における「検索結果」が入力されて「自分自身を含め上位側に接続された連想メモリの中の、一致が検出された最優先のアドレス」を「読み出す」ための「検索結果レジスタ９」と「出力制御回路７」が設けられることが記載されている。この「検索結果レジスタ９」及び「出力制御回路７」は、「ｍ個の連想メモリがカスケード接続」された「１個」の「大容量の連想メモリ」から、特定の「一致が検出された最優先のアドレス」を「読み出す」ための制御回路であるから、前記「ｍ個の連想メモリ」を、「１個」の「大容量の連想メモリ」装置として連結するための制御回路であると解される。
　また、同ｊに「これらｍ個の連想メモリは、以下に説明するように、外部からは、あたかも大容量の連想メモリが１個だけ備えられているかのように、同時にアクセスされる。」、同ｈに「カスケードに接続された複数の連想メモリに、同時に、検索結果を出力することを指示する信号を入力するだけで、必要な検索結果が出力される」と記載されるように、「ｍ個の連想メモリ」に、「同時にアクセス」がなされ、「同時に、検索結果を出力することを指示する信号を入力するだけで、必要な検索結果が出力される」のであるから、前記「ｍ個の連想メモリ」における「検索」の動作は同時に実行されていることは明らかである。
　
　　エ　周知例４において、「４−１．各周知例の記載事項」におけるｋの「連想メモリ１個分ではそのメモリ容量が不足する場合等には連想メモリ複数個を備えるシステムが考えられている。」、同ｌの「複数の連想メモリ１０Ａ，１０Ｂ，…，１０Ｎが並列的に、互いに共通の入力バス１００Ａ、共通の出力バス１００Ｂに接続されている。」という各記載から、周知例４には、「連想メモリ１個分ではそのメモリ容量が不足する場合」に、「複数の連想メモリ１０Ａ，１０Ｂ，…，１０Ｎ」を「互いに共通の入力バス１００Ａ、共通の出力バス１００Ｂ」の間に「並列的」に「接続」することが記載されている。
　ここで、本願明細書の段落【００３２】における「カスケード制御ブロック２３７は、複数のコンテントアドレサブルメモリを連結し、指定されたデータのエントリを数多く保持できるようにするために、一組のＣＡＭチップ２００を並列接続できるように構成されている。」と記載されている。当該記載を参酌すれば、周知例４における「複数の連想メモリ１０Ａ，１０Ｂ，…，１０Ｎ」を「並列的」に「接続」することは、前記「複数の連想メモリ１０Ａ，１０Ｂ，…，１０Ｎ」を、本願発明でいう「カスケード」に接続することに他ならない。
　そして、同ｋの「連想メモリ１個分ではそのメモリ容量が不足する場合等には連想メモリ複数個を備えるシステムが考えられている。」、同ｌの「メモリ部１１において一致検索が行なわれ、その検索の結果一致が検出されると、その一致が検出されたメモリワードのアドレスＡＤがプライオリティエンコーダ１６から出力されトライステートバッファ１１０に入力される。このトライステートバッファ１１０の出力側は、データ出力端子１０ｂを経由して出力バスに接続されている。」という各記載から、周知例４の「プライオリティエンコーダ１６」と「トライステートバッファ１１０」は、前記「複数の連想メモリ１０Ａ，１０Ｂ，…，１０Ｎ」からの信号が供給されて、前記「複数の連想メモリ１０Ａ，１０Ｂ，…，１０Ｎ」を一つの「連想メモリ」の「システム」として連結するための制御手段であると認められる。
　また、周知例４には、同ｌに、「検索の開始を指示する制御信号である検索パルスＷＲ_ が共通的に入力され、これら複数の連想メモリ１０Ａ，１０Ｂ，…，１０Ｎでは同時に検索が行なわれる。」と記載されている。
　
　　オ　以上のア〜エから、コンテントアドレサブルメモリ（連想メモリ）の技術分野において、
「それぞれ、コンテントアドレサブルメモリと当該コンテントアドレサブルメモリからの出力が供給される制御回路とを有するコンテントアドレサブルメモリ回路を、複数個、前記制御回路を用いてカスケードに接続・連結することにより、この接続・連結された複数個のコンテントアドレサブルメモリ回路と前記制御回路とから、検索すべきデータの記憶容量を大きくした一つのコンテントアドレサブルメモリ装置を構築すること」、
及び、
「前記複数個のコンテントアドレサブルメモリ回路が接続・連結されたコンテントアドレサブルメモリ装置において、各コンテントアドレサブルメモリ回路における検索動作を同時に実行すること」、
は、コンテントアドレサブルメモリ（連想メモリ）技術の分野における通常の知識を有する者にとっては、本願の優先権主張の日において、既に、広く知られ、慣用されていた周知技術であったと認められる。
　
５．対比
５−１．本願発明と引用発明との対比
　本願発明と、引用発明とを対比する。
　
　　ア　引用発明の「格納されている検索すべきデータであるセグメントの検索が行われる、ロウ×カラムの論理構成のＣＡＭアレー２５０」は、「検索すべきデータであるセグメント」を「格納」する「ＣＡＭ」すなわちコンテントアドレサブルメモリであるので、本願発明の「データを格納するためのコンテントアドレサブルメモリ」に相当する。
　
　　イ　引用発明の「前記検索すべきデータを検索するためのデータ（ＩＤ：０〜３１）」は、本願発明の「検索データ」に相当し、引用発明の「前記データ（ＩＤ：０〜３１）を定義された入力シーケンスに従って同期して入力するためのＷＲパルス」及び「前記入力シーケンスを先頭に戻すＳＱＲＳＴコマンド」は、本願発明の「検索制御信号」に相当する。
　したがって、引用発明の「前記ＣＡＭアレー２５０内で前記検索すべきデータを検索するためのデータ（ＩＤ：０〜３１）の供給端子と、前記データ（ＩＤ：０〜３１）を定義された入力シーケンスに従って同期して入力するためのＷＲパルスの供給端子と、前記入力シーケンスを先頭に戻すＳＱＲＳＴコマンドが入力されるＳＱＲＳＴ端子と」を「備え」る「入力ポート（INPUT PORT）２１０」は、本願発明の「前記コンテントアドレサブルメモリ内で検索データを検索するため」に「前記検索データおよび検索制御信号」を「受け取るように配置され」た「第１のポート」に相当する。
　また、引用発明の「出力データ（ＯＤ）が出力される出力端子を備え前記出力ポート（OUTPUT PORT）２２０」において、「出力データ（ＯＤ）」は、「ＣＡＭアレー２５０にアクセスすることによって検索を実行させて、検索結果を前記出力ポート（OUTPUT PORT）２２０から出力させ」ているときは、「検索結果」である。したがって、引用発明の「出力データ（ＯＤ）が出力される出力端子を備え前記出力ポート（OUTPUT PORT）２２０」は、本願発明の「検索結果を出力」する「第２ポート」に相当する。
　
　ところで、一般に、コンテントアドレサブルメモリにおける検索動作は、検索データの取り込みと、前記検索データと格納されているデータとの照合と、検索結果の出力というシーケンスによって行われる。引用例においても、「３−１．引用例の記載事項」のｊに「アドレスプロセッサ１０２は……入力ポートからＷＴ信号が入力されると、予め設定さている入力シーケンスに従って入力ポート上のデータを読み込んで……４バイトのデータが入力されたときにこれらを単一のコンパランドデータとして扱い、下位４ビットを０にマスクして検索を行う……ＣＡＭテーブルには、ＡＴＭの呼が設定されたときに図２に示すデータが格納されている。検索を行った結果、ＣＡＭに格納されたデータの中にヒットしたデータがあるとＡＰからＣＰＵ１２１に対して割り込みが発生する（Ｓ１２０）。」、同ｇに「検索を実行すると、ＣＡＭテーブル中のヒットしたデータ（入力データと一致したＣＡＭテーブルのデータ）のレジスタアドレスがＨＨＡレジスタに格納される。」と記載され、引用例の検索動作が、「入力シーケンスに従って入力ポート上のデータ」の「読み込」み、「ＣＡＭテーブルのデータ」に「入力データと一致した」ものがあるかどうかを調べる「検索」、「ＣＡＭテーブル中のヒットしたデータ」の出力というサイクルで、順を追って実行されることが記載されている。
　してみれば、引用発明の「検索」の「動作」は、複数のクロックサイクルにわたる前記サイクル内で実行されることは、技術常識を参酌すれば当業者にとって自明の事項である。
　また、引用発明の「前記ＣＡＭアレー２５０にアクセスすることによって検索を実行させて、検索結果を前記出力ポート（OUTPUT PORT）２２０から出力させる動作を制御する制御回路」は、「前記ＣＡＭアレー２５０」における「検索」の「動作」を制御する機能を有するものであるから、検索制御ブロックであるといえる。
　そして、この「前記ＣＡＭアレー２５０にアクセスすることによって検索を実行させて、検索結果を前記出力ポート（OUTPUT PORT）２２０から出力させる動作を制御する制御回路」は、「入力ポート（INPUT PORT）２１０」で受け取る、「前記ＣＡＭアレー２５０内で前記検索すべきデータを検索するためのデータ（ＩＤ：０〜３１）」と「前記データ（ＩＤ：０〜３１）を定義された入力シーケンスに従って同期して入力するためのＷＲパルス」と「前記入力シーケンスを先頭に戻すＳＱＲＳＴコマンド」とにより前記「検索」の「動作」を「制御」していることは、自明である。
　
　これに対して、本願発明は「前記検索動作は複数のクロックサイクルをそれぞれ含む」とともに、「２以上の検索動作が前記複数のコンテントアドレサブルメモリデバイスによって同時に実行可能」である。
　してみれば、前記「複数のクロックサイクル」を「含む」のは、「前記複数のコンテントアドレサブルメモリデバイスよって同時に実行」される「２以上の検索動作」の「それぞれ」であると認められる。
　そして、本願発明の「検索動作」は、「複数のクロックサイクル」を「含む検索サイクル内で実行され」るから、本願明細書の段落【００１５】に記載されるように、「複数のクロックサイクルに渡る検索サイクル内で実行される」と認められる。
　
　以上から、引用発明の「前記ＣＡＭアレー２５０にアクセスすることによって検索を実行させて、検索結果を前記出力ポート（OUTPUT PORT）２２０から出力させる動作を制御する制御回路」と、本願発明の「前記コンテントアドレサブルメモリ内で検索データを検索するために、前記検索データおよび検索制御信号を、第１のポートを経て受け取るように配置され、前記コンテントアドレサブルメモリにアクセスすることによって検索動作を実行するように構成された検索制御ブロックであって、前記検索動作は複数のクロックサイクルをそれぞれ含む検索サイクル内で実行され、２以上の検索動作が前記複数のコンテントアドレサブルメモリデバイスによって同時に実行可能であり、前記コンテントアドレサブルメモリは第２のポートを経て検索結果を出力する、前記検索制御ブロック」とは、「前記コンテントアドレサブルメモリ内で検索データを検索するために、前記検索データおよび検索制御信号を、第１のポートを経て受け取るように配置され、前記コンテントアドレサブルメモリにアクセスすることによって検索動作を実行するように構成された検索制御ブロックであって、前記検索動作は複数のクロックサイクル」を「含む検索サイクル内で実行され」、「前記コンテントアドレサブルメモリは第２のポートを経て検索結果を出力する、前記検索制御ブロック」である点で一致している。
　
　　ウ　引用発明の「前記ＣＰＵポート２３０」は、本願発明の「第３のポート」に相当する。
　したがって、引用発明の「前記ＣＰＵポート２３０のホストプロセッサとのインタフェース用の１６ビット入出力データバスを介して入出力されるデータについての、ＣＡＭテーブルの書き込みと読み出し動作を制御する制御回路」は、本願発明の「第３のポートを経て、指定されたデータを前記コンテントアドレサブルメモリで読み出しまたは書き込みをすることによって読み出し／書き込み動作を実行するように構成され、前記コンテントアドレサブルメモリにアクセスすることによって読み出し／書き込み動作を実行するように構成されたメンテナンス制御ブロック」に相当する。
　
　　エ　引用発明の「アドレスプロセッサ１０２」は、コンテントアドレサブルメモリである「ＣＡＭアレー２５０」と、「入力ポート（INPUT PORT）２１０、出力ポート（OUTPUT PORT）２２０及びＣＰＵポート２３０からなる３つのポート」が「有し」ている。
　したがって、引用発明の「アドレスプロセッサ１０２」は、本願発明の「３ポートコンテントアドレサブルメモリデバイス」に相当する。
　
５−２．一致点及び相違点
　前項のア〜エから、本願発明と引用発明とは、以下の点で一致するとともに、以下の各点で相違する。
（一致点）
「３ポートコンテントアドレサブルメモリデバイスであって、
　データを格納するためのコンテントアドレサブルメモリと、
　前記コンテントアドレサブルメモリ内で検索データを検索するために、前記検索データおよび検索制御信号を、第１のポートを経て受け取るように配置され、前記コンテントアドレサブルメモリにアクセスすることによって検索動作を実行するように構成された検索制御ブロックであって、前記検索動作は複数のクロックサイクルを含む検索サイクル内で実行され、前記コンテントアドレサブルメモリは第２のポートを経て検索結果を出力する、前記検索制御ブロックと、
　第３のポートを経て、指定されたデータを前記コンテントアドレサブルメモリで読み出しまたは書き込みをすることによって読み出し／書き込み動作を実行するように構成され、前記コンテントアドレサブルメモリにアクセスすることによって読み出し／書き込み動作を実行するように構成されたメンテナンス制御ブロックと、を備える、３ポートコンテントアドレサブルメモリデバイス。」
　
（相違点１）
　本願発明は「複数のコンテントアドレサブルメモリデバイスを連結するためのカスケード制御ブロック」を備えるのに対して、引用発明はそのような構成を有していない点。
　
（相違点２）
　本願発明において、「検索動作」は複数のクロックサイクルを「それぞれ」含む検索サイクル内で実行され、「２以上の検索動作が前記複数のコンテントアドレサブルメモリデバイスによって同時に実行可能であ」るのに対して、引用発明はそのような構成を有していない点。
　
６．当審の判断
６−１．相違点１及び２について
　　ア　引用例の「アドレスプロセッサ１０２」は、「ＡＴＭスイッチング装置の交換機に用いることの出来る通信用半導体デバイス」である。
　そして、引用例の段落【００９４】〜【００９５】における「ＤＭＡＣ１０３は、アドレスプロセッサ１０２の出力ポート２２０にアウトプットイネーブル信号（ＯＥ）およびＲＤを出力してデータを読み出し、ＳＥＵ１１１にＣＳおよびＷＲを出力してデータを書き込むことにより、データの転送を行う。」及び「アドレスプロセッサ１０２は、出力ポートにＲＤ信号が入力されると、予め定められた出力シーケンスに従って出力ポートからデータを出力する。即ち、セグメント２に格納された出力側のネットワークのＶＰＩおよびＶＣＩの値と、第１番目のコンパランドレジスタの値との論理和（ＯＲ）を計算し、得られた３２ビットのデータを８ビット毎に出力する。……アドレスプロセッサの出力ポートからは、図５の出力側のネットワークにおけるＮＮＩの第１オクテットから第４オクテットの情報が出力される。」（「３−１．引用例の記載事項」のｊ参照）との記載から、引用発明の「アドレスプロセッサ１０２」を「ＡＴＭスイッチング装置の交換機」に用いるときは、「前記入力ポート（INPUT PORT）２１０に入力された入力データを結合したコンパランドデータに従って」、「ＣＡＭアレー２５０」に「格納されている検索すべきデータであるセグメントの検索」を行うことで、「データの転送」を行う「接続先」を判断すると解される。
　
　　イ　ここで、引用例の段落【００３７】には「アドレスプロセッサ（ＡＰ）」は、「入力されたデータの検索を行い、予め設定されたシーケンスに従って検索結果を出力する。本実施例では、ネットワークターミネータ３０１からスイッチングエレメントユニット１１１にセルデータを転送する場合にアドレスプロセッサを用いる。」（「３−１．引用例の記載事項」のｂ参照）こと、同段落【００９８】には「本実施例によれば、ＣＰＵがＶＰＩおよびＶＣＩの値を読み取って接続先を判断することなく、入力されたセルを他のＡＴＭ網に送信することが出来る。」（「３−１．引用例の記載事項」のｊ参照）ことが、記載されている。
　一方、引用例の図１をみれば、スイッチングエレメントユニット１１１には、多数のＡＴＭ通信回線１５０が接続されている。そして、一般に、一つのＡＴＭ通信回線には「接続先」として多数の端末が接続されることを考慮すれば、引用例の「アドレスプロセッサ１０２」を「ＡＴＭスイッチング装置の交換機」に用いるときは、当該「アドレスプロセッサ１０２」が「入力されたセルを他のＡＴＭ網に送信する」か否かを「判断」しなければならない、前記「送信」対象の「接続先」の候補は、より多数になると認められる。
　してみれば、前記アのように、「ＣＡＭアレー２５０」に「格納されている検索すべきデータであるセグメントの検索」を行うことで、「データの転送」を行う「接続先」を判断するのであるから、上記のように、判断しなければならない「接続先」の候補が多数になるときは、当然に、多数個の「検索すべきデータであるセグメント」を「格納」できる大容量の記憶手段が必要となるものである。
　すなわち、引用例には、多数個の「検索すべきデータであるセグメント」を「格納」できる大容量の記憶手段を設けようとすることが、示唆されていると認められる。
　
　　ウ　ここで、「４−２．各周知例に記載の技術事項」のオで指摘したように、
「それぞれ、コンテントアドレサブルメモリと当該コンテントアドレサブルメモリからの出力が供給される制御回路とを有するコンテントアドレサブルメモリ回路を、複数個、前記制御回路を用いてカスケードに接続・連結することにより、この接続・連結された複数個のコンテントアドレサブルメモリ回路と前記制御回路とから、検索すべきデータの記憶容量を大きくした一つのコンテントアドレサブルメモリ装置を構築すること」、
及び、
「前記複数個のコンテントアドレサブルメモリ回路が接続・連結されたコンテントアドレサブルメモリ装置において、各コンテントアドレサブルメモリ回路における検索動作を同時に実行すること」、
は、コンテントアドレサブルメモリ（連想メモリ）技術の分野における通常の知識を有する者にとっては、本願の優先権主張の日において、既に、広く知られ、慣用されていた周知技術であった。
　
　　エ　してみれば、引用発明において、多数個の「検索すべきデータであるセグメント」を「格納」できる大容量の記憶手段を提供するために、前記周知技術のように、複数の「アドレスプロセッサ１０２」をカスケードに接続・連結して、「検索すべきデータ」の記憶容量を大きくした一つのコンテントアドレサブルメモリ装置を構築するための制御回路を設けて、相違点１に係る構成となすことは、当業者が容易に想到し得たものと認められる。
　
　　オ　このとき、「５−１．本願発明と引用発明との対比」のイにおいて指摘したように、コンテントアドレサブルメモリにおける検索動作は、一般に、検索データの取り込みと、前記検索データと格納されているデータとの照合と、検索結果の出力とからなるシーケンスによって行われるものであり、引用例の検索動作も、「入力シーケンスに従って入力ポート上のデータ」の「読み込」み、「ＣＡＭテーブルのデータ」に「入力データと一致した」ものがあるかどうかを調べる「検索」、「ＣＡＭテーブル中のヒットしたデータ」の出力というサイクルで、順を追って実行されるものである。
　してみれば、前記カスケードに接続・連結された複数の「アドレスプロセッサ１０２」の「それぞれ」において、「入力データ」の取り込みと「格納されている検索すべきデータであるセグメントの検索」と「検索結果」の出力とからなるシーケンスを有する「検索動作」を、複数のクロックサイクルを含むサイクル内で実行することは、当業者であれば当然になしたものと認められ、そして、このシーケンスを有する「検索動作」を、前記周知技術のように、カスケードに接続・連結された複数の「アドレスプロセッサ１０２」において同時に実行することも、当業者であれば当然になしたものと認められる。
　よって、引用発明において、相違点２に係る構成を採用することは、当業者であれば当然になしたものと認められる。
　
６−２．小括
　以上のとおりであるから、相違点１及び２は、周知技術を参酌すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　そして、本願発明の効果も、引用発明及び周知技術から、当業者が予期し得たものである。
　したがって、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものと認められる。
　
　
第３．結言
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。