【事件の表示】
　特願２００７−２２２４６１「混合信号処理回路を有するプローブカードおよび被試験カード」拒絶査定不服審判事件〔平成２０年１１月２７日出願公開、特開２００８−２８６７７３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　
　本願は、平成１９年８月２９日の出願（優先権主張日：２００７年５月１８日、台湾）であって、明細書及び特許請求の範囲について、平成２２年１０月４日付けで補正がなされ（以下、「補正１」という。）、平成２３年４月７日付け（送達：同年同月１２日）で拒絶査定がなされ、これに対し、同年８月１１日に拒絶査定不服審判が請求されたものである。
  そして、本願の請求項１に係る発明は、補正１によって補正された特許請求の範囲の請求項１に記載された事項により特定されるとおりのものと認められるところ、その請求項１に係る発明は次のとおりである。 
　
「混合信号モジュールとテストインターフェースとを備える試験機であって、
前記混合信号モジュールは、
ロジック信号を生成する少なくとも一つのロジック信号生成回路と、
クロックパルス信号を生成する少なくとも一つのクロックパルス信号生成回路と、を含み、
前記テストインターフェースは、
被試験素子と電気的に接続するために用いられる電気コネクタと、
前記テストインターフェース上に配置される複数の混合信号生成回路と、
前記テストインターフェース上に配置され、前記電気コネクタおよび前記複数の混合信号生成回路と電気的に接続する複数のピン電気チャンネルと、を含み、
前記ロジック信号と前記クロックパルス信号が、複数の金属ワイヤを通して前記複数のピン電気チャンネルと接続する、
試験機。」（以下、「本願発明」という。）。 
　
２．刊行物に記載の事項・発明
　
　これに対して、原査定の拒絶の理由に引用され、本願優先権主張日前に頒布された刊行物である特開２００２−１６２４５０号公報（発明の名称：半導体集積回路の試験装置および半導体集積回路の試験方法、出願人：三菱電機株式会社　外１名、公開日：平成１４年６月７日、以下、「刊行物１」という。）には、次の事項が図面とともに記載されている。
　
（１−１）
「【００１９】
【実施の形態】実施の形態１．図１はこの発明による半導体集積回路の試験装置に実施の形態１の構成を示す図である。（ａ）図はテスト回路基板（ＤＵＴボード）部分の上面図、（ｂ）図はその側面図、（ｃ）図は試験機（テスタ）部分の構成図である。
【００２０】この実施の形態１の試験装置は、テスト回路基板（ＤＵＴボード）１０、テスト補助装置（ＢＯＳＴ装置）２０、及び試験機（テスタ）４０を備えている。
【００２１】テスト回路基板１０は、この実施の形態１では、被試験半導体集積回路（ＤＵＴ）１１として、モールド型ＩＣを対象とするものである。モールド型ＩＣは半導体集積回路（ＩＣ）チップをモールド樹脂で覆い、モールド樹脂から複数の端子を導出したものである。このＤＵＴ１１のＩＣチップは、例えばワンチップのミックス・ド・シグナル型システムＬＳＩであり、１つのチップ内にデジタル信号をアナログ信号に変換するＤ／Ａ変換器と、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器を含むものである。ＤＵＴ１１としては、複数のチップを共通の回路基板上に集積したミックス・ド・シグナル型の混成集積回路（ハイブリッドＩＣ）も使用することができる。
【００２２】テスト回路基板１０は被試験半導体集積回路（ＤＵＴ）１１の端子を挿入するＤＵＴソケット１２を有し、その周りに多数の接続端子１３と、テスト用のリレー・コンデンサ群１４を配置したものである。
【００２３】テスト回路基板１０の下部には、テストヘッド１５が配置されている。このテストヘッド１５は、テスト回路基板１０に接続される多数の接続ピン１６を有し、この接続ピン１６を介してＤＵＴ１１とテストに必要な信号のやりとりを行う。
【００２４】テスト補助装置（ＢＯＳＴ装置）２０はテスト回路基板１０の近傍に配置される。この実施の形態１では、テスト補助装置２０はテスト補助基板２１（ＢＯＳＴボード）２１上に構成され、このＢＯＳＴボード２１はＤＵＴボード１０の上に搭載される。ＤＵＴボード１０の上には、そのためのソケット１７が固定されており、ＢＯＳＴボード２１はこのソケット１７に挿入されるコネクタ２２を下面に有し、このコネクタ２２をソケット１７に挿入して、ＤＵＴボード１０上に支持され、このソケット１７を経てテストヘッド１５との信号のやりとりが行われる。
【００２５】ＢＯＳＴボード２１は、BUILT-OFF-SELF-TESTの略称であり、これはテスタ４０に依存せず、ＤＵＴ内部で自己テスト（ＢＩＳＴ：BUILT-IN-SELF-TEST）を担うテスト回路を補助するＤＵＴ外部試験補助装置の基板であり、ＡＤ／ＤＡ測定部２３、制御部２４、ＤＳＰ解析部２５、メモリ部２６、電源部２７を有している。
【００２６】テスタ４０はテストパターン発生器（ＴＰＧ）４１、電源部４２、ピンエレクトロニクス部４３を有し、ＢＯＳＴボード２１に対して、電源電圧Ｖｄを供給し、ＢＯＳＴボード２１との間でＢＯＳＴ制御信号４４をやりとりする。この制御信号４４には、テスタ４０からＢＯＳＴボード２１、ＤＵＴボード１０への指令信号だけでなく、ＢＯＳＴボード２１からテスタ４０へのテスト解析結果信号も含まれる。テスタ４０からＢＯＳＴボード２１へ入力されるテスト解析Ｎｏ．、コードなどを含む制御信号４４は、テストプログラムに記述されたテスト信号条件に基づき、テスタ４０に内蔵されたテストパターン発生器４１により、他のＤＵＴ１１のテストと同様に、テストパターン信号として発生させ、複数の信号入出力ピンを備えたテスタ４０のピンエレクトロニクス部４３を通して、ＢＯＳＴボード２１、ＤＵＴボード１０に供給される。一方、ＢＯＳＴボード２１から出力されるテスト解析結果（Ｐａｓｓ／Ｆａｉｌ情報）は、テスタ４０のピンエレクトロニクス部４３に送られ、このピンレクトロニクス部４３の判定部にて、テストパターン信号との比較、判定に基づき、その結果情報を取り込む。
【００２７】図２は実施の形態１における電気回路の構成を示すブロック図である。ＤＵＴ１１は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路５１と、デジタル信号をアナログ信号に変換するＤ／Ａ変換回路５２を含んでいる。
【００２８】ＢＯＳＴボード２１は、ＤＵＴ１１のＡ／Ｄ変換回路５１に対してアナログ試験信号を供給する試験用Ｄ／Ａ変換回路６１と、ＤＵＴ１１のＤ／Ａ変換回路５２からのアナログ試験出力をデジタル試験出力に変換する試験用Ａ／Ｄ変換回路６２とを有し、さらにＤＡＣ入力データ回路（ＤＡＣカウンタ）６３、データ書き込み制御回路６４、測定データメモリアドレスカウンタ６５、測定データメモリ６６、基準クロック回路６７、クロック発生回路６８、及びＤＳＰ解析部６９を有する。ＤＳＰ解析部６９はＤＳＰプログラムＲＯＭ７０を有している
【００２９】試験用Ｄ／Ａ変換回路６１、試験用Ａ／Ｄ変換回路６２、ＤＡＣ入力データ回路６３、データ書き込み制御回路６４、測定データメモリアドレスカウンタ６５は、図１のＤ／Ａ、Ａ／Ｄ測定部２３に含まれており、測定データメモリ６６はメモリ部２６に、またＤＳＰ解析部６９はＤＳＰ解析部２５に含まれている。
【００３０】試験用のデジタル試験信号（テストデータ）はＤＡＣ入力データ回路６３に蓄えられており、テスタ４０からの指令に基づいて、このＤＡＣ入力データ回路６３からのテストデータは、ＤＵＴ１１のＤ／Ａ変換回路５２とＢＯＳＴボード２１の試験用Ｄ／Ａ変換回路６１とに供給される。Ｄ／Ａ変換回路６１に供給されたデジタル試験信号（テストデータ）はアナログ試験信号に変換されて、ＤＵＴ１１のＡ／Ｄ変換回路５１に供給され、このＤＵＴ１１のＡ／Ｄ変換回路５１でデジタル試験出力に変換され、測定データメモリ６６に供給される。一方、ＤＡＣ入力データ回路６３から直接ＤＵＴ１１のＤ／Ａ変換回路５２に供給されたデジタル試験信号は、Ｄ／Ａ変換回路５２でアナログ試験出力に変換され、これがＢＯＳＴボード２１の試験用Ａ／Ｄ変換回路６２によりデジタル試験出力に変換され、測定データメモリ６６に供給される。測定データメモリ６６は、これらのＤＵＴ１１のＡ／Ｄ変換回路５１から供給されるデジタル試験出力と、Ｄ／Ａ変換回路５２からＡ／Ｄ変換回路６２を経て供給されるデジタル試験出力とを、順次決められたアドレスに記憶する。
【００３１】ＤＵＴ１１のＡ／Ｄ変換回路５１、ＢＯＳＴボード２１のＡ／Ｄ変換回路６２は、順次アナログ信号をデジタル信号に変換するが、１つのデジタル信号を発生する毎にＢＵＳＹ信号をそれぞれ出力する。これらのＢＵＳＹ信号は、ともにＢＯＳＴボード２１上のデータ書き込み制御回路６４に供給される。データ書き込み制御回路６４は、供給されたＢＵＳＹ信号に基づき、ＤＡＣ入力データ回路６３のデジタルテストデータをデータ単位毎に次のデジタルテストデータに順次進め、また測定データメモリアドレスカウンタ６５に対しては、測定データメモリ６６のアドレスを順次進めるように作用する。
【００３２】このように、ＢＵＳＹ信号により、ＤＡＣ入力データ回路６３では、ＤＵＴ１１で変換されるデジタルテストデータのコードが進められ、また測定データメモリ６６では、ＤＵＴ１１で変換されたデジタル試験出力を記憶するアドレスが順次進められる結果、ＤＵＴ１１では、Ａ／Ｄ変換回路５１、Ｄ／Ａ変換回路５２において順次試験に必要な変換が進められ、その変換された測定データが測定データメモリ６６に順次記憶されていく。以降は、ＢＯＳＴボード２１のＤＳＰ解析部６９で設定された最終コードになるまで、変換テストが進められ、その結果が測定データメモリ６６にすべて記憶される。
【００３３】上記ＤＵＴ１１のＡ／Ｄ変換回路５１、Ｄ／Ａ変換回路５２による変換試験の終了後、ＢＯＳＴボード２１上のＤＳＰ解析部６９はＤＳＰプログラムＲＯＭ７０に記憶されたプログラムを用いて、測定データメモリ６６に記憶されている変換データを順次読み出し、変換特性の解析を行う。この解析は、Ａ／Ｄ変換特性パラメータ、Ｄ／Ａ変換特性パラメータ、微分直線性、積分非直線性誤差などの算出を含み、解析結果（Ｐａｓｓ／Ｆａｉｌ情報）がＢＯＳＴボード２１からテスタ４０に送信され、テスタ４０でテスト結果処理が行われる。
【００３４】実施の形態１において、ＢＯＳＴボード２１がＤＵＴボード１０の近傍に配置され、ＤＵＴ１１のＡ／Ｄ変換回路５１、Ｄ／Ａ変換回路５２の変換試験を行う機能を備えているので、この変換試験はＢＯＳＴボード２１上で実行することができる。この結果、ＤＵＴボード１０とＢＯＳＴボード２１間のアナログ測定系ラインを短縮でき、ノイズによる測定誤差の発生を充分小さく抑制し、高精度の試験を実現でき、併せてＤＵＴボード１０とその近傍のＢＯＳＴボード２１間の信号のやりとりに基づき、より高速度で試験を行うことができる。ＢＯＳＴボード２１とテスタ４０との間は、アナログ測定系ラインをなくすることができ、試験精度の向上が図られる。またＢＯＳＴボード２１上で、必要な変換試験を終了して、テスタ４０にはその結果を送信するので、変換データをテスタ４０に送信するものに比べ、試験速度の向上を図ることができる。
【００３５】実施の形態１において、ＤＵＴ１１のＡ／Ｄ変換回路５１、Ｄ／Ａ変換回路５２の変換試験機能がＢＯＳＴボード２１上に配置されるので、テスタ４０にはそのための大きな機能を付加する必要がなく、このためテスタ４０の高価格化を防ぎ、従来の低速のテスタを流用することも可能となる。なお、特別な測定機能を持ったテスタ４０を製作する場合、テスタのハードウエア構成による機能拡張に対して制約があり、またテスタ本来の改造を併発するため、開発コストが高騰するおそれがある。実施の形態１によれば、一般的なテスタに標準的に装備されているテストパターン発生器、ピンエレクトロニクスを利用するので、各種テスタ仕様、制約に影響を受けずにＢＯＳＴボードの構成、制御が可能であり、各種テスタへの適用が可能となる。」
　
　ここで、ＢＯＳＴボード２１には、テスタ４０の「ピンエレクトロニクス部４３のピンと結合する何らかのピン」を備えていることは明らかであるから、
　
　以上の記載事項を総合すると、刊行物１には次の発明が記載されていると認められる。
　
【刊行物１に記載された発明】　
「試験機（テスタ）４０（混合信号モジュールに相当。）とテスト補助装置（ＢＯＳＴ装置）２０（テストインターフェースに相当。）とを備える試験装置（試験機に相当。）であって、
前記試験機（テスタ）４０（混合信号モジュールに相当。）は、
テストパターン信号を発生するテストパターン発生器（ＴＰＧ）４１（ロジック信号を生成する少なくとも一つのロジック信号生成回路に相当。）、
を含み、
前記テスト補助装置（ＢＯＳＴ装置）２０（テストインターフェースに相当。）は、
クロック信号を発生するクロック発生回路６８（クロックパルス信号を生成する少なくとも一つのクロックパルス信号生成回路に相当。）、
を含み、
前記テスト補助装置（ＢＯＳＴ装置）２０（テストインターフェースに相当。）は、
被試験半導体集積回路（ＤＵＴ）１１（被試験素子に相当。）と電気的に接続するために用いられるＤＵＴソケット１２（電気コネクタに相当。）と、
前記テスト補助装置（ＢＯＳＴ装置）２０（テストインターフェースに相当。）上に配置される、試験用Ｄ／Ａ変換回路６１及び試験用Ａ／Ｄ変換回路６２（複数の混合信号生成回路に相当。）と、
前記テスト補助装置（ＢＯＳＴ装置）２０（テストインターフェースに相当。）上に配置され、前記ＤＵＴソケット１２（電気コネクタに相当。）および前記試験用Ｄ／Ａ変換回路６１及び試験用Ａ／Ｄ変換回路６２（複数の混合信号生成回路に相当。）と電気的に接続する、ピンエレクトロニクス部４３のピンと結合する何らかのピン（複数のピン電気チャンネルに相当。）と、を含み、
前記テストパターン信号（ロジック信号に相当。）が、複数の金属ワイヤを通して前記ピンエレクトロニクス部４３のピンと結合する何らかのピン（複数のピン電気チャンネルに相当。）と接続する、
試験装置（試験機に相当。）。」（以下、「刊行物１に記載された発明」という。）
　
３．対比
　
　本願発明と刊行物１に記載された発明とを対比する。
　
　刊行物１に記載された発明における、「試験機（テスタ）４０」、「テスト補助装置（ＢＯＳＴ装置）２０」、「試験装置」、「テストパターン信号を発生するテストパターン発生器（ＴＰＧ）４１」、「クロック信号を発生するクロック発生回路６８」、「テスト補助装置（ＢＯＳＴ装置）２０」、「被試験半導体集積回路（ＤＵＴ）１１」、「電気的に接続するために用いられるＤＵＴソケット１２」、「試験用Ｄ／Ａ変換回路６１及び試験用Ａ／Ｄ変換回路６２」、「ピンエレクトロニクス部４３のピンと結合する何らかのピン」、「テストパターン信号（ロジック信号」は、それぞれ、
　本願発明における、「混合信号モジュール」、「テストインターフェース」、「試験機」、「ロジック信号を生成する少なくとも一つのロジック信号生成回路」、「クロックパルス信号を生成する少なくとも一つのクロックパルス信号生成回路」、「テストインターフェース」、「被試験素子」、「電気コネクタ」、「複数の混合信号生成回路」、「複数のピン電気チャンネル」、「ロジック信号」に相当する。
　
　してみると、両者の一致点、相違点は、以下のとおりである。
　
【一致点】
「混合信号モジュールとテストインターフェースとを備える試験機であって、
前記混合信号モジュールは、
ロジック信号を生成する少なくとも一つのロジック信号生成回路、
を含み、
前記テストインターフェースは、
被試験素子と電気的に接続するために用いられる電気コネクタと、
前記テストインターフェース上に配置される複数の混合信号生成回路と、
前記テストインターフェース上に配置され、前記電気コネクタおよび前記複数の混合信号生成回路と電気的に接続する複数のピン電気チャンネルと、を含み、
前記ロジック信号が、複数の金属ワイヤを通して前記複数のピン電気チャンネルと接続する、
試験機。」
　
【相違点】
　　本願発明では、
　混合信号モジュールが、クロックパルス信号を生成する少なくとも一つのクロックパルス信号生成回路を含んでおり、
  クロックパルス信号が、複数の金属ワイヤを通して前記複数のピン電気チャンネルと接続する、のに対し、
　　刊行物１に記載された発明では、
　テスト補助装置（ＢＯＳＴ装置）２０（テストインターフェースに相当。）が、クロック信号を発生するクロック発生回路６８（クロックパルス信号を生成する少なくとも一つのクロックパルス信号生成回路に相当。）を含んでおり、
  クロック信号（クロックパルス信号に相当。）が、複数の金属ワイヤを通してピンエレクトロニクス部４３のピンと結合する何らかのピン（複数のピン電気チャンネルに相当。）とは接続していない点。
　
４．判断
　
　前記相違点について検討する。
　
　クロック信号を発生するクロック発生回路６８（クロックパルス信号を生成する少なくとも一つのクロックパルス信号生成回路に相当。）を、テスト補助装置（ＢＯＳＴ装置）２０（テストインターフェースに相当。）に設けるか、試験機（テスタ）４０（混合信号モジュールに相当。）に設けるかは、回路配置や信号線の長さを考慮して、当業者が適宜決定し得る設計事項にすぎない。
　
　したがって、刊行物１に記載された発明において、その試験機（テスタ）４０（混合信号モジュールに相当。）が、クロック信号を発生するクロック発生回路６８（クロックパルス信号を生成する少なくとも一つのクロックパルス信号生成回路に相当。）を含むように構成し、
  クロック信号（クロックパルス信号に相当。）が、テストパターン信号（ロジック信号に相当。）と同様に、複数の金属ワイヤを通してピンエレクトロニクス部４３のピンと結合する何らかのピン（複数のピン電気チャンネルに相当。）と接続するようにすることは当業者ならば容易に想到し得たことである。
　
　そして、本願発明の作用効果も、刊行物１に記載された発明から当業者が予測可能なものであって格別のものではない。
　
５．むすび
　
　したがって、本願発明は、刊行物１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　以上のとおりであるから、本願は拒絶すべきものであり、よって、結論のとおり審決する。