【事件の表示】
　特願２００５−　９９７３９「低ノイズ及び高性能のＬＳＩ素子、レイアウト及びその製造方法」拒絶査定不服審判事件〔平成１７年１０月１３日出願公開、特開２００５−２８６３４１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１７年３月３０日（パリ条約による優先権主張２００４年３月３０日、大韓民国、２００５年２月２８日、アメリカ合衆国）の出願であって、平成２３年７月２６日付けの拒絶理由通知に対して、同年１１月１日に意見書及び手続補正書が提出され、同年１２月２２日付けの最後の拒絶理由通知に対して、平成２４年３月１４日に意見書及び手続補正書が提出されたが、同年５月７日付けで同年３月１４日に提出された手続補正書でされた手続補正が却下されるとともに拒絶査定がなされ、これに対して、同年８月２３日に拒絶査定を不服とする審判請求がなされるとともに手続補正書が提出され、同年１０月１８日付けの審尋に対して、平成２５年１月１５日に回答書が提出されたものである。
　
　
第２．補正却下の決定
［補正却下の決定の結論］
　平成２４年８月２３日に提出された手続補正書によりなされた手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１．本件補正の内容
　本件補正は、特許請求の範囲を補正するものであり、その内容は以下のとおりである。
　
〈補正事項１〉
　本件補正前の請求項１に、「前記ストレスコントロール膜が、ＰＭＯＳ素子のチャンネルには電流を増大させるように圧縮応力を印加し、ＮＭＯＳ素子のチャンネルには電流を増大させるように引張応力を印加する」との発明特定事項を追加して、本件補正後の請求項１とする。
　
〈補正事項２〉
　本件補正前の請求項１２に、「前記ストレスコントロール膜が、ＰＭＯＳ素子のチャンネルには電流を増大させるように圧縮応力を印加し、ＮＭＯＳ素子のチャンネルには電流を増大させるように引張応力を印加する」との発明特定事項を追加して、本件補正後の請求項９とする。
　
〈補正事項３〉
　本件補正前の請求項９〜１１、１８を削除する。
　
〈補正事項４〉
　本件補正前の請求項１２を引用する本件補正前の請求項１３〜１７、本件補正前の請求項１を引用する本件補正前の請求項１９〜２０、及び、本件補正前の請求項２０を引用する本件補正前の請求項２１を、それぞれ、本件補正後の請求項９を引用する本件補正後の請求項１０〜１４、本件補正後の請求項１を引用する本件補正後の請求項１５〜１６、及び、本件補正後の請求項１６を引用する本件補正後の請求項１７とする。
　
２．新規事項の有無
（１）補正事項１及び２について
　補正事項１及び２は、審判請求書における「この補正は、出願時の本願明細書段落［０００３］、段落［００１８］の記載等に基づくものです。」との主張のとおり、本願の願書に最初に添付した明細書の段落【０００３】の「チャンネル領域での引張応力は、ＮＭＯＳトランジスタでは、電流増加を招くが、……チャンネル領域での圧縮応力は、ＰＭＯＳトランジスタでは電流増加を招く」との記載、及び、同段落【００１８】の「一実施例において、第１ＣＭＯＳ構造の第１素子と、第１ＣＭＯＳ構造の第２素子とにストレスが印加される。……一実施例において、前記第１ＣＭＯＳ構造の第１素子はＰＭＯＳ素子であり、前記第１ＣＭＯＳ構造の第２素子はＮＭＯＳ素子であり、前記ＰＭＯＳ素子は、そのチャンネルに印加される圧縮応力を有し、前記ＮＭＯＳ素子はそのチャンネルに印加される引張応力を有する。」との記載に基づいていると認められる。
　したがって、補正事項１及び２は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたものである。
　
（２）補正事項３及び４について
　補正事項３及び４が、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたことは、明らかである。
　
（３）新規事項の有無の検討のまとめ
　したがって、本件補正は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　よって、本件補正は、特許法第１７条の２第３項の規定に適合する。
　
３．補正目的の適否
（１）補正事項１について
　補正事項１は、本件補正前の「前記第１……ＭＯＳ素子に近接して前記回路上にストレスコントロール膜を形成する」ことを含む「前記第１ＭＯＳ素子のチャンネルにストレスを印加する段階」が、「前記ストレスコントロール膜が、ＰＭＯＳ素子のチャンネルには電流を増大させるように圧縮応力を印加し、ＮＭＯＳ素子のチャンネルには電流を増大させるように引張応力を印加する」段階であることを、限定するものである。
　したがって、補正事項１は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（２）補正事項２について
　補正事項２は、本件補正前の「記第１ＭＯＳ素子上に形成されたストレスコントロール膜をさらに含み、前記ストレスコントロール膜は前記第１ＭＯＳ素子にストレスを印加する」ことが、「前記ストレスコントロール膜が、ＰＭＯＳ素子のチャンネルには電流を増大させるように圧縮応力を印加し、ＮＭＯＳ素子のチャンネルには電流を増大させるように引張応力を印加する」ことであることを、限定するものである。
　したがって、補正事項２は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（３）補正事項３について
　補正事項３は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の第１号に掲げる請求項の削除を目的とするものに該当する。
　
（４）補正事項４について
　補正事項４は、請求項の項番を変更するとともに、引用する他の請求項の項番を変更する補正であるが、これらは、補正事項３の請求項の削除に伴って必然的に生じる補正である。
　したがって、補正事項４は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の第１号に掲げる請求項の削除を目的とするものに該当する。
　
（５）補正目的の適否のまとめ
　以上から、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に規定する要件を満たす。
　
４．独立特許要件
　以上のとおり、本件補正は、特許請求の範囲の減縮を目的とする補正を含んでいる。
　そこで、次に、本件補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものかどうかを、その請求項１に係る発明について検討する。
　
（１）補正発明
　本件補正後の請求項１に係る発明（以下「補正発明」という。）は、平成２４年８月２３日に提出された手続補正書によって補正された特許請求の範囲の請求項１に記載される、次のとおりのものである。
　
「回路の第１領域に第１導電型の第１ＭＯＳ素子を形成する段階と、
　前記回路の第２領域に第１導電型の第２ＭＯＳ素子を形成する段階と、
　前記第１ＭＯＳ素子のチャンネルにストレスを印加する段階と、を含み、
　前記第１ＭＯＳ素子のチャンネルにストレスを印加する段階は、前記第１及び第２ＭＯＳ素子に近接して前記回路上にストレスコントロール膜を形成する段階を含み、
　前記ストレスコントロール膜が、ＰＭＯＳ素子のチャンネルには電流を増大させるように圧縮応力を印加し、ＮＭＯＳ素子のチャンネルには電流を増大させるように引張応力を印加する
　ことを特徴とする回路製造方法。」
　
（２）引用例の記載と引用発明
（２−１）引用例の記載
　原査定の根拠となった最後の拒絶理由通知に引用され、本願の最先の優先権主張の日前に国内で頒布された刊行物である、特開２００３−０８６７０８号公報（以下「引用例」という。）には、「半導体装置及びその製造方法」（発明の名称）に関して、図１〜４３とともに、次の記載がある（下線は、参考のため、当審において付したもの。以下、他の刊行物についても同様である。）。
　
　　ア　発明の属する技術分野
ａ．「【０００１】
【発明の属する技術分野】本発明は、半導体装置に関し、特に、
ｎチャネル電界効果型トランジスタとｐチャネル電界効果型トランジスタからなる相補型電界効果トランジスタ
　
　　イ　発明が解決しようとする課題
ｂ．「【００１０】上述したように、ＬＳＩ等の半導体装置においては、トランジスタの高速化が必須となっているが、リソグラフィ技術も限界に近づきつつあり、微細化以外の方法による、ドレイン電流の向上も検討されているが、結晶欠陥や、製造装置の新規導入によるコストの問題などがあった。
【００１１】本発明の目的は、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタのドレイン電流特性に優れた半導体装置を効果的に実現することである。」
　
　　ウ　課題を解決するための手段
ｃ．「【００１４】図２は、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示すグラフである。
【００１５】図２に示す結果は、Ｓｉ（００１）面上に、ドレイン電流が〈１１０〉軸に平行に流れるように形成されたトランジスタに対して応力負荷実験を行ったものである。なお、評価した電界効果トランジスタのゲート長は０．２μｍである。また、応力の方向は
電界効果トランジスタのチャネルを流れるドレイン電流
　
　　エ　発明の実施の形態
ｄ．「【００９２】
【発明の実施の形態】以下、本発明の第１実施例を図１から図３、図８および図３１を用いて説明する。
　……（中略）……
【００９４】本発明の第１の実施例の半導体装置は、図１に示すように、シリコン基板１の主面に形成されたｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０と、これらトランジスタ１０、３０の上面に形成された応力制御絶縁膜１９、３９で構成される。
　……（中略）……
【００９９】
シリコン基板１上に形成されたｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタは、所望の回路が構成されるように、図３１に示すように、コンタクトプラグや配線等によって電気的に接続される
【０１００】また、
図１の例については、コンタクトプラグや配線等は省略してあり、図３１の例を除き、他の実施例についても同様にコンタクトプラグや配線等は省略してある
【０１０１】応力制御膜１９と応力制御膜３９とは、主として窒化珪素（ＳｉＮ）からなり、化学気相成長法、あるいはスパッタ法によって形成される。応力制御膜１９の膜応力は、応力制御膜３９の膜応力よりも引張側の応力である。
【０１０２】ＬＳＩ等の半導体装置の開発においては、電界効果トランジスタのドレイン電流の向上（ドレイン電流の増加）が年々進められている。本願発明者らは、ドレイン電流が応力によって変化することを明らかにし、ｐチャネル型電界効果トンジスタと、ｎチャネル型電界効果トランジスタを有する相補型電界効果トランジスタにおいて、ｎチャネル型、ｐチャネル型双方のトランジスタのドレイン電流を効果的に向上させる方法を見出した。
【０１０３】図２は、電界効果トランジスタのドレイン電流の応力依存性を示すグラフである。図２より、
ｎチャネル型電界効果トランジスタでは、引張応力によってドレイン電流が増加し、ｐチャネル型電界効果トランジスタでは、逆に、圧縮応力によってドレイン電流が増加する
【０１０４】一方、図３はゲート電極上面を覆うＳｉＮの膜応力が、ドレイン電流が流れる部分（チャネル）の応力（ドレイン電流に平行方向でチャネル面内の応力）に与える影響を有限要素法により応力解析した結果を示すグラフである。図３に示すように、ゲート電極を覆う膜の膜応力が引張側に強くなると、チャネル部分の応力も引張側に強くなることを明らかとなっている。
【０１０５】これは、ゲート電極を内包する膜がソース・ドレイン領域の上面にまで拡張して形成されており、この部分の膜の引張応力（膜の収縮）がチャネル部分の応力を引張側にシフトさせるためには発生する現象であると考えられる。
【０１０６】したがって、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置においては、
ｎチャネル型電界効果トランジスタのゲート電極を覆う膜には、膜応力が引張応力側の膜を用い、ｐチャネル型電界効果トランジスタのゲート電極を覆う膜には、膜応力が、ｎチャネル型の膜より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型の両方のドレイン電流の向上が期待できる
　……（中略）……
【０１０９】本発明の第１実施例の半導体装置は、図1に示すように、ｎチャネル型電界効果トランジスタ１０の上面には、ゲート電極１５の少なくとも一部を内包し、シリサイド１８が形成されているソース・ドレイン領域１２、１３に接する応力制御膜１９が形成され、ｐチャネル型電界効果トランジスタ３０のゲート電極３５の少なくとも一部を内包し、シリサイド３８の形成されているソース・ドレイン領域３２、３３に接する応力制御膜３９が形成されており、応力制御膜１９の膜応力は、応力制御膜３９の膜応力より引張側の応力、より好ましくは、応力制御膜１９は引張応力、応力制御膜３９は圧縮応力である。
【０１１０】その結果、チャネル部分のドレイン電流に平行方向のチャネル面内の応力は、ｎチャネル型では、強い引張応力が得られ、逆に、ｐチャネル型では、ｎチャネル型より圧縮側の応力が得られるため、ｎチャネル型、ｐチャネル型の両方のドレイン電流の向上できるという効果が得られる。
　……（中略）……
【０１１３】また、応力制御膜１９と応力制御膜３９は、同じ成膜装置を用いて、成膜条件を変えることによっても得られるので、新規に装置を導入しなくとも対応できるという効果が得られる。」
　
ｅ．「【０１３５】次に、
その他の形態
【０１３６】この
その他の形態と第１実施例との違いは、応力制御膜１９１及び３９１で示される二つの膜の応力を異ならせるために、膜の組成が互いに異なるようにしたこと
【０１３７】第１実施例においては、膜の組成を仮に変えない場合であっても効果がある点で好ましい。しかし、別な組成を作る為の工程が増す恐れを受け入れればこの構成を採ることも好ましい。
【０１３８】具体的には、主として窒化珪素（ＳｉＮ）からなる応力制御膜１９１に対して、応力制御膜３９１は、応力制御膜１９１と同様な膜に、窒化珪素（ＳｉＮ）膜が、シリコン（Ｓｉ）、窒素（Ｎ）、酸素（Ｏ）、ゲルマニウム（Ｇｅ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）の内、少なくとも一つを過剰に含有するように、打ち込んで形成している。
【０１３９】なお、その他の形態の第１実施例は、ｎチャネル型、ｐチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、応力制御膜１９１、３９１を用いる例であり、その他の部分については、他の構造や材料であっても構わない。
【０１４０】本実施例の半導体装置の応力制御膜１９１、３９１の製造工程は、例えば次のようになる。
(１)
シリコン基板１の主面上にｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを形成
【０１４１】（２）
ｎチャネル型、ｐチャネル型電界効果トランジスタの上面全面に、応力制御膜１９１になる窒化珪素（ＳｉＮ）膜を、例えばスパッタ法、あるいは、化学気層成長法等により成膜する
【０１４２】（３）
ｐチャネル型電界効果トランジスタ３０の上面以外の部分はマスク４をして、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、あるいは窒素（Ｎ）、あるいは酸素（Ｏ）、あるいはアルゴン（Ａｒ）等の不活性元素をイオン注入する
【０１４３】（４）マスク４を除去した後、層間絶縁膜３を形成する。これにより、図１０に示す構造の半導体装置が製造される。
【０１４４】次に、本発明のその他の形態の第１実施例である半導体装置の作用効果を説明する。本発明の第２実施例によれば、応力制御膜１９１が上面全面に成膜された（図１２）後に、 
ｐチャネル型電界効果トランジスタを覆う部分にはイオン注入され
結果、応力制御膜３９１の膜応力は、応力制御膜１９１に比べて圧縮側にシフトする
【０１４５】したがって、チャネル部分のドレイン電流に平行方向のチャネル面内応力も圧縮側にシフトし、ｐチャネル型電界効果トランジスタのドレイン電流を向上できる効果が得られる。また、本発明のその他の形態の第１実施例によれば、応力制御膜の主成分の窒化珪素（ＳｉＮ）の成膜は一度だけでもよい。第１実施例のように、異なる膜応力の窒化珪素を成膜する場合には、成膜装置を二台使用するか、もしくは、一台で成膜条件をその都度変えることが好ましい。成膜条件を変えることが困難な場合や、装置を複数台用意できない場合であっても、本発明のその他の形態の第実施例であれば、一台の成膜装置を用いて、
ｎチャネル型、ｐチャネル型、両方の電界効果トランジスタのドレイン電流の向上が図れるという効果が得られる
【０１４６】このように、例えば、応力制御膜１９と応力制御膜３９とで、不純物濃度が異なるようにすれば、応力制御膜１９と応力制御膜３９とで、応力が互いに異なるように構成することができるので、新規に装置を導入しなくとも対応できる。」
　
ｆ．「【０２１７】次に、
本発明の第１０実施例
実際のデバイス回路適用例である
本発明を適用した2NAND回路
【０２１８】本発明を適用した電気回路は、図32に示すように、２つのｐチャネル型電界効果トランジスタP1、P2と、２つのｎチャネル型電界効果トランジスタN1、N2からなる2NAND回路である。これらのトランジスタN1、N2、P1、P2は、それぞれ、図33に示すトランジスタN1、N2、P1、P2に対応する。
【０２１９】1つの2NAND回路は、図33において、ゲート電極FGを共有するpチャネル型電界効果トランジスタP1とnチャネル型電界効果トランジスタN2、そして同様にP2とN1と、それぞれのトランジスタの電気的な接続を図るための、コンタクトプラグCONT、や配線MLによって構成される。ここで、前記pチャネル型電界効果トランジスタP1、P2は一つのアクティブACT1上に、nチャネル型電界効果トランジスタN1、N2は一つのアクティブACT2上に形成される。
【０２２０】本実施例の半導体装置は、2NAND回路を複数個、連続して並べた繰り返しパターンである。すなわち、図34に示すように、pチャネル型電界効果トランジスタP1、P2と、nチャネル型電界効果トランジスタN1、N2を複数個、繰り返し並べた、nチャネル型電界効果トランジスタが連続した領域NMと、pチャネル型電界効果トランジスタが連続した領域PMにより構成される。
【０２２１】ここで、本実施例においては、第２実施例に述べた応力制御膜が、引張応力の膜応力であり、nチャネル型、pチャネル型電界効果トランジスタの形成部分、それぞれに、図33、34に示す平面パターンで形成される。すなわち、回路レイアウト全面を被覆する応力制御膜のうち，pチャネル型電界効果トランジスタのドレイン電流が流れる方向の応力制御膜が、pチャネル型電界効果トランジスタのアクティブに挟まれたフィールド上において不連続となっていることを特徴としている。（応力制御膜209は、図33に示すトランジスタ回路において、pチャネル型電界効果トランジスタのアクティブに挟まれたフィールド上以外の部分、トランジスタのゲート電極長手方向や、nチャネル型電界効果トランジスタの連続方向には、応力制御膜は他の素子上まで連続して形成される。）これを巨視的に見ると、図34のように、pチャネル型電界効果トランジスタが多数形成される領域PMにおいて、応力制御膜209にはスリット（膜が不連続となっている部分）が形成されている。
　……（中略）……
【０２２７】なお、
本実施例に示した2NAND回路は、本発明を実際の電気回路レイアウトに適用した例の一つである。平面レイアウトは、本実施例以外のものであっても構わないし、適用する電気回路は、例えば、AND回路、NOR回路、OR回路、入出力バッファ回路であっても構わない
【０２２８】以下、本実施例の作用効果について説明する。第２実施例に述べたように、電界効果トランジスタのチャネル部分の応力は、応力制御膜9の領域の広さにより制御することができる。第２実施例の図14は、主として、チャネルに平行方向の応力をnチャネル型、pチャネル型電界効果トランジスタで適正化するものである。
【０２２９】ところが、図2に示したように、nチャネル型、pチャネル型電界効果トランジスタのドレイン電流は、チャネルに平行方向の応力だけではなく、チャネルに直角方向の応力によっても大きく変化し、チャネルに直角方向の引張応力100MPaあたり、nチャネル型電界効果トランジスタは約2％増加、pチャネル型電界効果トランジスタは約7％減少する。
【０２３０】実際のデバイス回路においては、膜は平面的に形成されるため、トランジスタのチャネル部分には、2軸の応力、すなわち、チャネルに平行方向と直角方向の応力が作用する。膜応力が引張応力である応力制御膜を、回路全面に一様に成膜した場合には、トランジスタのチャネル部分には平行方向、直角方向ともに、引張応力が作用する。
【０２３１】nチャネル型電界効果トランジスタについては、チャネルに平行、直角方向ともに引張応力は、ドレイン電流を増加させることになるので、特性の向上が期待できる。
【０２３２】ところが、pチャネル型電界効果トランジスタは、チャネルに平行方向の引張応力はドレイン電流を減少させるので、この引張応力を低減させる必要がある。しかし、チャネルに直角方向についてはドレイン電流を増加させることができるので、これを有効に活用したい。
【０２３３】そこで、本実施例の半導体装置によれば、回路全面に被覆した応力制御膜のうち、pチャネル型電界効果トランジスタのチャネルに平行方向について、応力制御膜を除去することによって、pチャネル型電界効果トランジスタのチャネルに平行方向の引張応力を低減させることができる。それ以外の方向、nチャネル型電界効果トランジスタのチャネルに平行方向や、nチャネル型、pチャネル型電界効果トランジスタのチャネルに直角方向については、引張応力を作用させることができる。
【０２３４】したがって、nチャネル型、pチャネル型電界効果トランジスタともに、チャネル面内の2軸方向の応力制御がなされるので、nチャネル型、pチャネル型ともにドレイン電流が増加できるという効果が得られる。」
　
ｇ．「【０２５３】次に、本発明の第１２実施例を図35(a)と、図39から図43を用いて説明する。本実施例は、
第１０実施例の製造方法
【０２５４】本実施例の製造方法は以下の通りである。
（1）
シリコン基板201上に電界効果トランジスタ230
を形成し、応力制御膜209を上面全面に形成する
（2）応力制御膜209の上面に、応力制御膜209を加工するマスク204を形成する。マスクパターンは、応力制御のための加工とコンタクトプラグ207形成のための加工の両方を兼ねるようにする。（図40）
（3）
応力制御膜209をエッチングにより、加工する
（4）層間絶縁膜203を形成し、コンタクトプラグ207の形成部分のみに孔を開ける。（図42）
（5）コンタクトプラグ207を形成する。（図43）
（6）上層の配線223、層間絶縁膜220等を形成する。（図35(a)）
本実施例によれば、応力制御膜209の応力制御の加工プロセスと、コンタクトプラグ形成のための自己整合コンタクトのプロセスが、同じマスクを用いて、同時に行うことができる。したがって、製造コストに優れた信頼性の高い半導体装置が得られるという効果が得られる。」
　
　　オ　効果
ｈ．「【０２５６】
【発明の効果】本発明によれば、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を効果的に実現することができる。」
　
（２−２）引用発明
　前記「（２−１）引用例の記載」のｅに記載された、「ｎチャネル型、ｐチャネル型電界効果トランジスタの上面全面」に「成膜」された「応力制御膜１９１になる窒化珪素（ＳｉＮ）膜」は、「ｐチャネル型電界効果トランジスタを覆う部分にはイオン注入され」た後でも、前記「ｎチャネル型」の「電界効果トランジスタ」の「上面」には残存する。
　そして、この、前記「ｎチャネル型」の「電界効果トランジスタ」の「上面」に残存した「応力制御膜１９１」により、前記「ｎチャネル型」の「電界効果トランジスタ」の「ドレイン電流の向上が図れるという効果が得られる」ことが、同ｅには記載されている。
　してみれば、同ｄの「ｎチャネル型電界効果トランジスタでは、引張応力によってドレイン電流が増加」するとの記載、及び、同ｄの「ｎチャネル型電界効果トランジスタのゲート電極を覆う膜には、膜応力が引張応力側の膜を用い……ることにより、ｎチャネル型……のドレイン電流の向上が期待できる」との記載によれば、前記「ｎチャネル型、ｐチャネル型電界効果トランジスタの上面全面」に「成膜」した「応力制御膜１９１」は「膜応力が引張応力側の膜」であると認められる。
　
　一方、同ｅの「応力制御膜１９１が上面全面に成膜された（図１２）後に、 ｐチャネル型電界効果トランジスタを覆う部分にはイオン注入され、その部分の膜の原子密度はイオン注入前に比べて密になる。その結果、応力制御膜３９１の膜応力は、応力制御膜１９１に比べて圧縮側にシフトする。」との記載から、「ｐチャネル型電界効果トランジスタを覆う部分」に「成膜」された前記「応力制御膜１９１」は、「イオン注入され」たことにより、「膜応力」が「圧縮側にシフト」した「応力制御膜３９１」になることが記載されている。
　そして、同ｅの「したがって、チャネル部分のドレイン電流に平行方向のチャネル面内応力も圧縮側にシフトし、ｐチャネル型電界効果トランジスタのドレイン電流を向上できる効果が得られる。」、及び、同ｄの「ｐチャネル型電界効果トランジスタのゲート電極を覆う膜には、膜応力が、ｎチャネル型の膜より、圧縮応力側の膜を用いることにより……ｐチャネル型の……ドレイン電流の向上が期待できる。」との記載から、「ｐチャネル型電界効果トランジスタ３０」の覆う前記「応力制御膜３９１」は、上述のように「膜応力」が「圧縮側にシフト」した結果、「膜応力」が「圧縮応力側の膜」になったと認められる。
　
　したがって、前記「（２−１）引用例の記載」のａ〜ｇの記載（特にｄの記載）を総合すると、引用例には、次の発明（以下「引用発明」という。）が記載されていると認められる。
　
「コンタクトプラグや配線等によって電気的に接続することで所望の回路を構成するための、シリコン基板１上に形成された相補型電界効果トランジスタの製造方法であって、
　前記シリコン基板１の主面上に、ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを形成する工程と、
　前記ｎチャネル型電界効果トランジスタ１０及び前記ｐチャネル型電界効果トランジスタ３０の上面全面に、膜応力が引張応力側の膜である応力制御膜１９１を成膜する工程と、
　前記ｐチャネル型電界効果トランジスタ３０の上面以外の部分はマスク４をして、不活性元素をイオン注入する結果、前記ｐチャネル型電界効果トランジスタ３０の上面の前記応力制御膜１９１を、その膜応力を圧縮側にシフトさせて、膜応力が圧縮応力側の膜である応力制御膜３９１とする工程を含み、
　前記ｎチャネル型電界効果トランジスタ１０及び前記ｐチャネル型電界効果トランジスタ３０の、両方のチャネルを流れるドレイン電流を増加させることを特徴とする、ｎチャネル電界効果型トランジスタとｐチャネル電界効果型トランジスタからなる相補型電界効果トランジスタの製造方法。」
　
（３）対比
（３−１）補正発明と引用発明との対比
　補正発明と引用発明とを対比する。
　
　　ア　引用発明においては、「ｎチャネル型電界効果トランジスタ１０」と「ｐチャネル型電界効果トランジスタ３０」とで、「相補型電界効果トランジスタ」を形成していると認められる。
　ところで、補正発明の「前記ストレスコントロール膜が、ＰＭＯＳ素子のチャンネルには電流を増大させるように圧縮応力を印加し、ＮＭＯＳ素子のチャンネルには電流を増大させるように引張応力を印加する」との発明特定事項は、「出願時の本願明細書段落［０００３］、段落［００１８］の記載等に基づくものです。」と審判請求書に記載されている。そして、本願明細書の段落【００１８】には、「前記第１ＣＭＯＳ構造の第１素子はＰＭＯＳ素子であり、前記第１ＣＭＯＳ構造の第２素子はＮＭＯＳ素子であり、前記ＰＭＯＳ素子は、そのチャンネルに印加される圧縮応力を有し、前記ＮＭＯＳ素子はそのチャンネルに印加される引張応力を有する。」と記載され、そのチャンネルに印加される圧縮応力を有するＰＭＯＳ素子と、そのチャンネルに印加される引張応力を有するＮＭＯＳ素子とで、第１ＣＭＯＳ構造を形成することが記載されている。
　一方、引用発明において、「ｐチャネル型電界効果トランジスタ３０」の「上面」に設けられた「膜応力が圧縮応力側の膜である応力制御膜３９１」と、「ｎチャネル型電界効果トランジスタ１０」の「上面」に「成膜」された「膜応力が引張応力側の膜である応力制御膜１９１」は、引用例の段落【０１０４】の「ゲート電極上面を覆うＳｉＮの膜応力が、ドレイン電流が流れる部分（チャネル）の応力（ドレイン電流に平行方向でチャネル面内の応力）に与える」との記載によれば、それぞれの「トランジスタ」のチャネルに「応力」を与える膜であると解される。
　したがって、引用発明の、「上面」に「膜応力が圧縮応力側の膜である応力制御膜３９１」が設けられた「ｐチャネル型電界効果トランジスタ３０」と、「上面」に「膜応力が引張応力側の膜である応力制御膜１９１を成膜」した「ｎチャネル型電界効果トランジスタ１０」は、それぞれ、補正発明の「チャネル」に「圧縮応力」を「印加」した「ＰＭＯＳ素子」と、「チャネル」に「引張応力」を「印加」した「ＮＭＯＳ素子」に相当する。
　してみれば、本願明細書の前記段落【００１８】の「前記第１ＣＭＯＳ構造……において、前記第１素子は……ＰＭＯＳ素子である。」との記載を参酌すれば、引用発明の前記「ｐチャネル型電界効果トランジスタ３０」は、上記のように補正発明の「チャネル」に「圧縮応力」を「印加」した「ＰＭＯＳ素子」に相当するとともに、補正発明の「第１導電型の第１ＭＯＳ素子」にも相当する。
　そして、引用発明において、「ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを形成」する「前記シリコン基板１の主面上」の領域は、「所望の回路を構成するため」の「前記シリコン基板１の主面上」の領域であると認められる。
　
　以上から、引用発明の、「ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを形成」する「前記シリコン基板１の主面上」の領域に「ｐチャネル型電界効果トランジスタ３０」を「形成」する「工程」は、補正発明の「回路の第１領域に第１導電型の第１ＭＯＳ素子を形成する段階」に相当する。
　
　　イ　引用発明においては、「前記ｎチャネル型電界効果トランジスタ１０及び前記ｐチャネル型電界効果トランジスタ３０の上面全面に、膜応力が引張応力側の膜である、応力制御膜１９１を成膜」した後に「前記ｐチャネル型電界効果トランジスタ３０の上面以外の部分はマスク４をして、不活性元素をイオン注入する結果、前記ｐチャネル型電界効果トランジスタ３０の上面の前記応力制御膜１９１を、その膜応力を圧縮側にシフトさせて、膜応力が圧縮応力側の膜である応力制御膜３９１とする工程」を経ることにより、前記「ｐチャネル型電界効果トランジスタ３０」の「上面」に「成膜」された「応力制御膜１９１」は、「膜応力が圧縮応力側の膜である応力制御膜３９１」となる。
　そして、前記「膜応力が圧縮応力側の膜である応力制御膜３９１」による「応力」は、前記アで指摘したように、前記「ｐチャネル型電界効果トランジスタ３０」のチャネルに与えられる。
　したがって、引用発明の「前記ｎチャネル型電界効果トランジスタ１０及び前記ｐチャネル型電界効果トランジスタ３０の上面全面に、膜応力が引張応力側の膜である、応力制御膜１９１を成膜」した後に「前記ｐチャネル型電界効果トランジスタ３０の上面以外の部分はマスク４をして、不活性元素をイオン注入する結果、前記ｐチャネル型電界効果トランジスタ３０の上面の前記応力制御膜１９１を、その膜応力を圧縮側にシフトさせて、膜応力が圧縮応力側の膜である応力制御膜３９１とする工程」は、補正発明の「前記第１ＭＯＳ素子のチャンネルにストレスを印加する段階」に相当する。
　
　　ウ　引用発明の「膜応力が引張応力側の膜である応力制御膜１９１」及び「膜応力が圧縮応力側の膜である応力制御膜３９１」は、いずれも、補正発明の「ストレスコントロール膜」に相当する。
　
　　エ　そして、引用発明の「前記ｎチャネル型電界効果トランジスタ１０及び前記ｐチャネル型電界効果トランジスタ３０の上面全面に、膜応力が引張応力側の膜である応力制御膜１９１を成膜する工程」と、補正発明の「前記第１及び第２ＭＯＳ素子に近接して前記回路上にストレスコントロール膜を形成する段階」とは、「第１」「ＭＯＳ素子に近接して前記回路上にストレスコントロール膜を形成する段階」である点で共通する。
　
　　オ　引用発明においては、「前記ｐチャネル型電界効果トランジスタ３０の上面部分の前記応力制御膜１９１を、その膜応力を圧縮側にシフトさせて、膜応力が圧縮応力側の膜である応力制御膜３９１とする」ことで「前記ｐチャネル型電界効果トランジスタ３０」の「チャネルを流れるドレイン電流を増加させ」ている。ここで、「電界効果トランジスタ」は、ソースとドレインとの間のチャネルを流れる電流をゲートにより制御する素子であり、「前記ｐチャネル型電界効果トランジスタ３０」の「チャネル」を流れない「ドレイン電流」が漏れ電流として存在するとしても、「前記ｐチャネル型電界効果トランジスタ３０」の「チャネル」を流れる「ドレイン電流」が「増加」すれば、当然に、「前記ｐチャネル型電界効果トランジスタ３０」の「チャネル」を流れる「電流」が増加するものと認められる。
　したがって、引用発明の「前記ｐチャネル型電界効果トランジスタ３０の上面の前記応力制御膜１９１を、その膜応力を圧縮側にシフトさせて、膜応力が圧縮応力側の膜である応力制御膜３９１」として「前記ｐチャネル型電界効果トランジスタ３０」の「チャネルを流れるドレイン電流を増加させる」ことは、補正発明の「前記ストレスコントロール膜が、ＰＭＯＳ素子のチャンネルには電流を増大させるように圧縮応力を印加」することに相当する。
　
　　カ　同様に、引用発明の「前記ｎチャネル型」の「電界効果トランジスタ」の「上面」に「膜応力が引張応力側の膜である、応力制御膜１９１」を残存させて「前記ｎチャネル型電界効果トランジスタ１０」の「チャネルを流れるドレイン電流を増加させる」ことは、補正発明の「前記ストレスコントロール膜」が「ＮＭＯＳ素子のチャンネルには電流を増大させるように引張応力を印加する」ことに相当する。
　
　　キ　そして、引用発明の「所望の回路を構成するための、シリコン基板１上に形成された相補型電界効果トランジスタの製造方法」は、補正発明の「回路製造方法」に相当する。
　
（３−２）一致点及び相違点
　そうすると、補正発明と引用発明との一致点と相違点は、次のとおりとなる。
　
《一致点》
「回路の第１領域に第１導電型の第１ＭＯＳ素子を形成する段階と、
　前記第１ＭＯＳ素子のチャンネルにストレスを印加する段階と、を含み、
　前記第１ＭＯＳ素子のチャンネルにストレスを印加する段階は、前記第１ＭＯＳ素子に近接して前記回路上にストレスコントロール膜を形成する段階を含み、
　前記ストレスコントロール膜が、ＰＭＯＳ素子のチャンネルには電流を増大させるように圧縮応力を印加し、ＮＭＯＳ素子のチャンネルには電流を増大させるように引張応力を印加する
　ことを特徴とする回路製造方法。」
　
《相違点１》
　補正発明の「回路製造方法」は「前記回路の第２領域に第１導電型の第２ＭＯＳ素子を形成する段階」を含むのに対して、引用発明は、「ｐチャネル型電界効果トランジスタ３０」と同じ導電型のｐチャネル型電界効果トランジスタを、「ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを形成」する「前記シリコン基板１の主面上」の領域以外の領域に形成する工程を有するかどうかは不明である点。
　
《相違点２》
　補正発明は「前記第１及び第２ＭＯＳ素子に近接して前記回路上にストレスコントロール膜を形成する」のに対して、引用発明は「前記ｎチャネル型及び前記ｐチャネル型電界効果トランジスタの上面全面に、膜応力が引張応力側の膜である、応力制御膜１９１を成膜する」点。
　
（４）相違点１及び２についての判断
　　ア　引用発明は、「シリコン基板１上に形成された相補型電界効果トランジスタ」を「コンタクトプラグや配線等によって電気的に接続する」ことで「所望の回路を構成する」ものである。
　そして、引用例には、「（２−１）引用例の記載」の「エ　発明の実施の形態」におけるｆで摘記したように、それぞれ複数個の、チャネルに印加される応力が制御されたｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを、電気的に接続することで、「第１０実施例」として「2NAND回路」を形成すること（段落【０２１７】〜【０２１８】、【０２２８】〜【０２３４】）、「適用する電気回路は、例えば、AND回路、NOR回路、OR回路、入出力バッファ回路であっても構わない。」こと（段落【０２２７】）が記載されている。
　すなわち、引用発明の「前記シリコン基板１の主面上」に形成された、「ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０」を「コンタクトプラグや配線等によって電気的に接続する」ことで、「2NAND回路」や「AND回路、NOR回路、OR回路」等の論理回路を「シリコン基板１」の上に集積化して形成することが、引用例には少なくとも示唆されていると認められる。
　
　　イ　また、引用例には、「（２−１）引用例の記載」の「エ　発明の実施の形態」におけるｇで摘記したように、段落【０２５３】〜【０２５４】に、前記「第１０実施例」の「製造方法」として、
「（1）シリコン基板201上に電界効果トランジスタ230、シリサイド218、217等を形成し、応力制御膜209を上面全面に形成する。（図39）
（2）応力制御膜209の上面に、応力制御膜209を加工するマスク204を形成する。マスクパターンは、応力制御のための加工とコンタクトプラグ207形成のための加工の両方を兼ねるようにする。（図40）
（3）応力制御膜209をエッチングにより、加工する。（図41）
（4）層間絶縁膜203を形成し、コンタクトプラグ207の形成部分のみに孔を開ける。（図42）
（5）コンタクトプラグ207を形成する。（図43）
（6）上層の配線223、層間絶縁膜220等を形成する。（図35(a)）」
という、６工程からなる前記「製造方法」が記載されている。
　そして、図３９には、基板上の全面にわたり形成された複数の電界効果トランジスタの間の領域も含み、前記基板の上面全面に、応力制御膜209を形成することが示されている。
　
　　ウ　さて、基板上に論理回路を集積化する場合は、前記論理回路に信号を入出力するバッファ回路が併せて設けられることは当然であるが、前記論理回路と前記バッファ回路を、それぞれ、基板上の異なる領域に形成することも、以下に示す周知例１〜２に記載されるように、半導体技術においては常套手段にすぎない。
　
　周知例１：特開平０７−１６９８３８号公報
　本願の最先の優先権主張の日前に国内で頒布された刊行物である前記周知例１には、「半導体集積回路装置」（発明の名称）に関して、図１とともに、次の記載がある
ａ．「【００２７】本実施例は、セミカスタム方式のうちゲートアレイ方式を採用する半導体集積回路装置に本発明を適用した実施例である。図１は、ゲートアレイ方式を採用する半導体集積回路装置の平面レイアウトを示す。
【００２８】前記
半導体集積回路装置１は単結晶珪素からなる半導体基板を主体に構成する
半導体基板の周辺領域において、複数のバッファ回路セル３が配列される
【００２９】前記
半導体基板の中央領域は論理回路領域を構成する。この論理回路領域は標準化された複数の基本セル４１を配置する
　
　周知例２：特開２００１−２５０９１６号公報
　本願の最先の優先権主張の日前に国内で頒布された刊行物である前記周知例２には、「半導体集積回路」（発明の名称）に関して、図１とともに、次の記載がある
ｂ．「【００３２】図１は、この発明の実施の形態１にかかるＩＣのチップ配置を示す図である。
このＩＣは、内部論理回路が配置された内部論理回路領域１と
入出力回路（入力回路，出力回路または双方向回路）が配置された入出力バッファ回路領域であって、入出力コントロール回路領域２を有する入出力バッファ回路領域５と、入出力バッファ回路領域５以外の通常の入出力バッファ回路領域６
を備えている
　
　　エ　してみれば、引用発明において、引用例に少なくとも示唆されるように、「前記シリコン基板１の主面上」に形成された「ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０」を「コンタクトプラグや配線等によって電気的に接続する」ことで、「2NAND回路」や「AND回路、NOR回路、OR回路」等の論理回路を「シリコン基板１」の上に集積化するに際して、前記論理回路に信号を入出力するバッファ回路を、前記「シリコン基板１」の上の、前記論理回路を形成する領域とは異なる領域に形成することは、当業者であれば当然になしたものと認められる。
　
　　オ　そして、前記信号を入出力するバッファ回路を、ＣＭＯＳすなわち「相補型電界効果トランジスタ」を用いて形成することは、周知例を敢えて示すまでもなく、きわめて周知な慣用手段にすぎない。
　すなわち、引用発明において、前記論理「回路を構成するため」の「ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０」を「形成」する「前記シリコン基板１の主面上」の領域とは異なる領域に、前記「ｐチャネル型電界効果トランジスタ３０」と同じ導電型のｐチャネル型電界効果トランジスタを含む「相補型電界効果トランジスタ」を用いるバッファ回路を形成する工程を設けることで、相違点１に係る構成を備えるようにすることは、当業者であれば、適宜なし得たものと認められる。
　
　　カ　このとき、引用発明において、前記論理「回路を構成するため」の一つの工程である「前記ｎチャネル型電界効果トランジスタ１０及び前記ｐチャネル型電界効果トランジスタ３０の上面全面に、膜応力が引張応力側の膜である応力制御膜１９１を成膜する工程」において、引用例の段落【０２５４】の「応力制御膜209を上面全面に形成する」との記載、及び、引用例の図３９における基板の上面全面に応力制御膜209を形成するとの図示態様のように、前記「応力制御膜１９１」を、「前記ｎチャネル型電界効果トランジスタ１０及び前記ｐチャネル型電界効果トランジスタ３０の上面全面」を含む「シリコン基板１」の上面全面に「成膜」することにより、前記「応力制御膜１９１」を、上記の「相補型電界効果トランジスタ」を用いるバッファ回路におけるｐチャネル型電界効果トランジスタの「上面」にも「成膜」して、相違点２に係る構成を備えるようにすることは、当業者が容易に想到し得たものと認められる。
　
（５）独立特許要件の検討のまとめ
　以上のとおり、前記相違点は、引用例に記載の発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　したがって、補正発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
５．小括
　以上のとおりであるから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　以上のとおり、本件補正（平成２４年８月２３日に提出された手続補正書による手続補正）は却下されたので、本願の請求項１〜２１に係る発明は、平成２３年１１月１日に提出された手続補正書によって補正された明細書、特許請求の範囲又は図面の記載からみて、その特許請求の範囲の請求項１〜２１に記載されたとおりのものであり、そのうち、請求項１に係る発明（以下「本願発明」という。）は、次のとおりである。
　
「回路の第１領域に第１導電型の第１ＭＯＳ素子を形成する段階と、
　前記回路の第２領域に第１導電型の第２ＭＯＳ素子を形成する段階と、
　前記第１ＭＯＳ素子のチャンネルにストレスを印加する段階と、を含み、
　前記第１ＭＯＳ素子のチャンネルにストレスを印加する段階は、前記第１及び第２ＭＯＳ素子に近接して前記回路上にストレスコントロール膜を形成する段階を含む
　ことを特徴とする回路製造方法。」
　
２．引用例の記載と引用発明
　引用例の記載については、前記「第２．補正却下の決定」の「４．独立特許要件」の「（２）引用例の記載と引用発明」において、それぞれ、「（２−１）引用例の記載」で摘記したとおりであり、引用発明については、同「（２−２）引用発明」において認定したとおりである。
　
３．対比・判断
　前記「第２．補正却下の決定」の「１．本件補正の内容」における「〈補正事項１〉」で示したように、本件補正後の請求項１に係る発明（すなわち、補正発明）は、本件補正前の請求項１に係る発明（すなわち、本願発明）に対し、「前記ストレスコントロール膜が、ＰＭＯＳ素子のチャンネルには電流を増大させるように圧縮応力を印加し、ＮＭＯＳ素子のチャンネルには電流を増大させるように引張応力を印加する」ことを限定したものである。
　逆に言えば、本願発明は、補正発明から、上記の限定をなくしたものである。
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、前記「第２．補正却下の決定」の「４．独立特許要件」において検討したとおり、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
　
第４．結言
　以上のとおり、本願発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　
 　よって、結論のとおり審決する。