【事件の表示】
　特願２００７−２８２９４２「半導体装置」拒絶査定不服審判事件〔平成２１年　５月２１日出願公開、特開２００９−１１１２１７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１９年１０月３１日の出願であって、平成２３年１月２７日付けの拒絶理由通知に対して、同年４月４日に意見書及び手続補正書が提出されたが、平成２４年３月２８日付けで拒絶査定がなされた。
　これに対し、同年７月３日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年１０月１８日付けで審尋がなされ、同年１２月２１日に回答書が提出された。
　
第２　平成２４年７月３日に提出された手続補正書による補正についての却下の決定
［補正の却下の決定の結論］ 
　平成２４年７月３日に提出された手続補正書による補正（以下「本件補正」という。）を却下する。 
 　 
［理由］ 
１　本件補正の内容
  本件補正は、補正前の特許請求の範囲の請求項１〜１２を、補正後の特許請求の範囲の請求項１〜１１と補正するとともに、明細書の補正を行うものであり、補正前後の請求項１は、それぞれ次のとおりである。
　
（補正前）
「【請求項１】
　基板と、
　前記基板の第１表面に配置されたゲート電極、ソース電極およびドレイン電極と、
　前記ゲート電極と前記ソース電極間に配置されたゲート・ソース間活性領域と、
　前記ゲート電極と前記ドレイン電極間に配置されたゲート・ドレイン間活性領域と、
　前記ゲート電極と前記ソース電極および前記ドレイン電極の下部の前記基板上に配置された活性領域と、
　前記活性領域，前記ゲート・ソース間活性領域および前記ゲート・ドレイン間活性領域に隣接して配置された非活性領域と
　を備え、
　前記ゲート・ソース間活性領域の幅が、前記ゲート・ドレイン間活性領域の幅よりも広く、前記ゲート・ソース間活性領域の幅が、前記ソース電極から前記ゲート電極に向かっ
て狭くなる形状を有し、かつ前記ドレイン電極を中心に前記ゲート電極および前記ソース
電極を折り返した平面パターン形状を備えることを特徴とする半導体装置。」
　
 （補正後）
「【請求項１】
　基板と、
　前記基板の第１表面に配置されたゲート電極、ソース電極およびドレイン電極と、
　前記ゲート電極と前記ソース電極間に配置されたゲート・ソース間活性領域と、
　前記ゲート電極と前記ドレイン電極間に配置されたゲート・ドレイン間活性領域と、
　前記ゲート電極と前記ソース電極および前記ドレイン電極の下部の前記基板上に配置された活性領域と、
　前記活性領域，前記ゲート・ソース間活性領域および前記ゲート・ドレイン間活性領域に隣接して配置された非活性領域と
　を備え、
　前記ゲート・ソース間活性領域の幅が、前記ゲート・ドレイン間活性領域の幅よりも広く、前記ゲート・ソース間活性領域の幅が、前記ソース電極から前記ゲート電極に向かって狭くなる形状を有し、かつ前記ドレイン電極を中心に前記ゲート電極および前記ソース電極を折り返した平面パターン形状からなる単位素子を複数個並列に配置してチャネル幅を拡張し、
　前記基板は、ＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を備えることを特徴とする半導体装置。」
　
２　本件補正についての検討
（１）補正事項の整理
　本件補正を整理すると次のとおりである。
［補正事項１］
　補正前の請求項１及び２に記載された「平面パターン形状を備える」を「平面パターン形状からなる単位素子を複数個並列に配置してチャネル幅を拡張し、」として、それぞれ補正後の請求項１及び２とする。
　
［補正事項２］
　補正前の請求項１及び２に、「前記基板は、ＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を備える」との記載をそれぞれ付加して、補正後の請求項１及び２とする。
　
［補正事項３］
　補正前の請求項１１及び１２に記載された「前記基板領域」を、いずれも「前記基板」として、それぞれ補正後の請求項１及び２とする。
　
［補正事項４］
　補正前の明細書の段落【００２３】及び【００２４】を補正する。
　
（２）新規事項の追加の有無及び補正の目的の適否についての検討
　以下、補正事項１〜補正事項４について検討する。
　
ア　補正事項１について
（ア）補正事項１により補正された事項は、本願の願書に最初に添付された明細書（以下「当初明細書」という。また、本願の願書に最初に添付された明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。）の段落【００８６】及び【００９５】並びに図１３（ａ）及び図１４（ａ）に記載されているから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たしている。
　
（イ）補正事項１は、補正前の請求項１に係る発明の発明特定事項である「前記ドレイン電極を中心に前記ゲート電極および前記ソース電極を折り返した平面パターン形状を備える」を、「前記ドレイン電極を中心に前記ゲート電極および前記ソース電極を折り返した平面パターン形状からなる単位素子を複数個並列に配置してチャネル幅を拡張し、」と限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものである。
　したがって、補正事項１は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第１７条の２第５項に規定する要件を満たしている。
　
イ　補正事項２について
（ア）補正事項２により補正された事項は、当初明細書等の段落【００４０】及び【０１１０】並びに図２に記載されているから、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たしている。
　
（イ）補正事項２は、補正前の請求項１に係る発明の発明特定事項である「基板」について、「前記基板は、ＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を備える」という構成を追加して、補正前の請求項１に記載された発明を特定するために必要な事項を限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものである。
　したがって、補正事項２は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第１７条の２第５項に規定する要件を満たしている。
　
ウ　補正事項３について
補正事項３は、補正前の請求項の誤記を訂正するものであり、特許法第１７条の２第５項第３号に掲げる誤記の訂正を目的とするものに該当するから、特許法第１７条の２第５項に規定する要件を満たしている。
　また、補正事項３が、特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
エ　補正事項４について
　補正事項４により補正された事項は、当初明細書等の段落【００８６】及び【００９５】並びに図１３（ａ）及び図１４（ａ）に記載されており、補正事項４は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項４は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たしている。
　
オ　新規事項の追加の有無及び補正の目的の適否についてのまとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第５項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか）について、以下において検討する。 
　
（３）独立特許要件について 
ア　本件補正後の発明 
　本件補正後の請求項１に係る発明は、上記「１　本件補正の内容」の「（補正後）」に記載したとおりである。 
 　　　 
イ　引用例の記載と引用発明 
（ア）引用例１：特開平８−２０３９２３号公報
　原査定の拒絶の理由で引用された、本願の出願前に日本国内において頒布された刊行物である特開平８−２０３９２３号公報（以下「引用例１」という。）には、「半導体素子及びその製造方法」（発明の名称）に関して、図１〜１４とともに以下の事項が記載されている（下線は当審で付加した。以下同じ。）。
　
ａ　「【請求項１】　
基板にチャネル領域、ソース領域、及びドレイン領域と、
前記ソース領域上にソース電極と、
前記ドレイン領域上にドレイン電極と、
前記チャネル領域上ゲート電極とを、
備えた半導体素子において、
前記チャネル領域は、
前記ソース領域から前記ドレイン領域にかけて、階段状又は緩やかに厚みを薄くした、
ことを特徴とする半導体素子。
　
ｂ　「【０００１】
【産業上の利用分野】本発明は、半導体素子及びその製造方法に関するものであり、特にゲート電極直下のチャネル膜厚又は不純物濃度をソース領域からドレイン領域にかけて階段状、又は緩やかに小さく又は濃度を薄くする半導体素子及びその製造方法に関するものである。」
　
ｃ「【０００２】
【従来の技術】一般に、ＧａＡｓ等の化合物半導体素子は、電子移動度が大きいために
高速化が図れる
(I) 閾値電圧がシフトする。
(II)　チャネルコンダクタンスｇm が低下する。
(III) ドレインコンダクタンスｇd が大きくなる。
　この短チャネル効果を抑制する方法として、以下の方法（１）〜（３）がある。」
　
ｄ 「【０００４】図２の構造においては、ＦＥＴはドレイン電極５ｂ近傍のゲート電極６が接触していない薄膜のｎ層領域３ｂとｐ層領域２とにより図３（ａ）〜（ｂ）に示すように、ドレインコンダクタンスｇd が小さくなり、飽和線の傾きがほぼ０となり、飽和特性が改善される。しかし、ドレイン電極５ｂ側のｎ層領域３ｂでは、その薄膜による高抵抗分だけＲon抵抗が増大することになる。このＲon抵抗が増大すると、このような構造のＦＥＴを増幅器に用いた場合等において、図２に示すドレイン電流と負荷抵抗による直線（負荷線）との交点の電圧が大きくなり、低電源での使用時に振幅の幅がとりにくいという問題がある。すなわち、チャネル領域の薄膜化すると、ショートチャネル効果の抑制ができ、飽和特性が改善されるが、Ｒon抵抗が増大するという問題があり、薄膜化と低抵抗化とは、トレードオフの関係がある。また、ゲート電極６の直下の活性層３ａの薄層化も非常に短いゲート長さ（〜Ｌg ０．１μｍ）となる場合には、作製に限界がある。図４は、従来の化合物半導体ＦＥＴの製造方法を示す製造工程図である。」
　
ｅ　「【０００６】
【発明が解決しようとする課題】しかしながら、従来の化合物半導体素子及びその製造方法においては、次のような課題があった。ゲート直下のチャネル領域となるｎ層領域３がソース電極５ａからドレイン電極５ｂ方向にかけて、そのチャネル厚み、濃度分布が一定であるため、ｎ層領域３を薄膜化するとソース抵抗、ドレイン抵抗が高くなるという問題点がある。その一方、ソース抵抗とドレイン抵抗を下げる方向にｎ層領域３の膜厚を設定すると、ドレインコンダクタンスが高くなり、短いチャネル効果を起こしやすいという問題点があった。」
　
ｆ　「【０００８】
【作用】第１の発明によれば、以上のように半導体素子を構成したので、
ソース側からドレイン側にかけてチャネル領域の厚みを薄くしたので、ソース側では抵抗が低く、ドレイン側では抵抗が高くなり
オン抵抗を増大を抑制
　
ｇ　「【０００９】
【実施例】
第１の実施例
図１は、本発明の第１の実施例の半導体素子を示す図である。この半導体素子が従来の半導体素子と異なる点は、チャネル領域の厚みをソース領域からドレイン領域にかけて階段状に薄く変化させたことである。この
半導体素子は、半絶縁性ＧａＡｓ基板２１に形成
ソース領域とドレイン領域とには
ｎ
+ 
層領域２３ａ、２３ｂがそれぞれ形成されている
ｎ
+ 
層領域２３ａと２３ｂとの間は、ソース領域側のｎ
+ 
層領域２３ａからドレイン領域側のｎ
+ 
層領域２３ｂｂにかけて、階段状に厚みが浅くなるチャネル領域であるｎ層領域２２が形成されている
ソース領域付近の抵抗が小さくなるため、オン抵抗（Ｒon）を増加させることがない
　
ｈ　「【００２８】（１）　本実施例では、化合物半導体基板を用いたがシリコン基板上に形成するＭＥＳＦＥＴであってもよい。
（２）…（略）…　
（４）　本実施例では、
ＭＥＳＦＥＴ構造の半導体素子を例としたがＨＥＭＴ構造のものであってもよい
　
（イ）引用発明
　以上、図１、５及び６を参酌してまとめると、引用例１には以下の発明（以下「引用発明」という。）が記載されている。
　
「半絶縁性基板に形成されたチャネル領域であるｎ層領域、並びに、ｎ＋領域がそれぞれ形成されているソース領域、及びドレイン領域と、
前記ソース領域上にソース電極と、
前記ドレイン領域上にドレイン電極と、
前記チャネル領域上にゲート電極とを、
備えたＭＥＳＦＥＴ構造又はＨＥＭＴ構造の半導体素子において、
前記チャネル領域は、
前記ソース領域から前記ドレイン領域にかけて、階段状又は緩やかに厚みを薄くした、
ことを特徴とするＭＥＳＦＥＴ構造又はＨＥＭＴ構造の半導体素子。」
　
ウ　対比
　本件補正後の請求項１に係る発明（以下「補正発明」という。）と引用発明とを対比する。
（ア）引用発明は、「半絶縁性基板に形成されたチャネル領域であるｎ層領域、並びに、ｎ＋領域がそれぞれ形成されているソース領域、及びドレイン領域」を備えたものであり、引用発明の「『チャネル領域であるｎ層領域、並びに、ｎ＋領域がそれぞれ形成されているソース領域、及びドレイン領域』が形成された『半絶縁性基板』」は、補正発明の「基板」に相当する。
　
（イ）さらに、引用発明は、「前記ソース領域上にソース電極と、　前記ドレイン領域上にドレイン電極と、　前記チャネル領域上にゲート電極」を備えたものであるから、引用例１の図１、５及び６も参照すると、補正発明と引用発明とは、「前記基板の第１表面に配置されたゲート電極、ソース電極およびドレイン電極」を備える点で一致する。
　
（ウ）引用発明の「チャネル領域であるｎ層領域」は、「半導体素子」の「活性領域」であることは当業者には明らかであるとともに、引用例１の図１、５及び６も参照すると、当該「チャネル領域であるｎ層領域」は、「『ゲート電極とソース電極間』及び『ゲート電極とドレイン電極間』」並びに『ゲート電極の下部』に配置」されたものであるといえるから、補正発明と引用発明とは、「前記ゲート電極と前記ソース電極間に配置されたゲート・ソース間活性領域と、　前記ゲート電極と前記ドレイン電極間に配置されたゲート・ドレイン間活性領域」とを備える点で一致する。
　さらに、上記（ア）における検討も勘案すると、引用発明の「ゲート電極の下部」に配置された当該「チャネル領域であるｎ層領域」は、補正発明の「『前記ゲート電極』『の下部の前記基板上に配置された活性領域』」に相当する。
　他方、引用発明の「ソース領域、及びドレイン領域」も、「半導体素子」の「活性領域」であることは当業者には明らかであるとともに、引用発明は、「前記ソース領域上にソース電極と、前記ドレイン領域上にドレイン電極」を備えた半導体素子であるから、上記（ア）における検討も勘案すると、引用発明の当該「ソース領域、及びドレイン領域」は、補正発明の「前記ソース電極および前記ドレイン電極の下部の前記基板上に配置された活性領域」に相当する。
　以上から、補正発明と引用発明とは、「前記ゲート電極と前記ソース電極および前記ドレイン電極の下部の前記基板上に配置された活性領域」を備える点で一致する。
　
（エ）引用発明は、「半絶縁性基板に形成されたチャネル領域であるｎ層領域、並びに、ｎ＋領域がそれぞれ形成されているソース領域、及びドレイン領域」を備えたものであること、並びに、技術常識及び引用例１の図１、５、６を勘案すると、当該「チャネル領域であるｎ層領域、並びに、ｎ＋領域がそれぞれ形成されているソース領域、及びドレイン領域」は、当該「半絶縁性基板」における「半絶縁性」のままの部分に隣接して配置された領域であるといえ、さらに、当該「半絶縁性基板」における「半絶縁性」のままの部分が「非活性領域」であることは当業者には明らかである。
　したがって、上記（ウ）における検討も勘案すると、補正発明と引用発明とは、「前記活性領域，前記ゲート・ソース間活性領域および前記ゲート・ドレイン間活性領域に隣接して配置された非活性領域」を備える点で一致する。
　
（オ）引用発明の「半導体素子」は、「ＭＥＳＦＥＴ構造又はＨＥＭＴ構造の半導体素子」であり、一般に「ＨＥＭＴ構造の半導体素子」は、「ヘテロ接合エピタキシャル層」を備えるものであることは技術常識である。
　また、引用発明の「半導体素子」は補正発明の「半導体装置」に相当する。
　
（カ）以上をまとめると、補正発明と引用発明の一致点及び相違点は次のとおりである。
＜一致点＞ 
「基板と、
　前記基板の第１表面に配置されたゲート電極、ソース電極およびドレイン電極と、
　前記ゲート電極と前記ソース電極間に配置されたゲート・ソース間活性領域と、
　前記ゲート電極と前記ドレイン電極間に配置されたゲート・ドレイン間活性領域と、
　前記ゲート電極と前記ソース電極および前記ドレイン電極の下部の前記基板上に配置された活性領域と、
　前記活性領域，前記ゲート・ソース間活性領域および前記ゲート・ドレイン間活性領域に隣接して配置された非活性領域と
　を備え、
　前記基板は、ヘテロ接合エピタキシャル層を備えることを特徴とする半導体装置。」
　
＜相違点１＞
　補正発明は、「前記ゲート・ソース間活性領域の幅が、前記ゲート・ドレイン間活性領域の幅よりも広く、前記ゲート・ソース間活性領域の幅が、前記ソース電極から前記ゲート電極に向かって狭くなる形状を有」するものであるのに対し、引用発明の半導体素子は、「前記チャネル領域は、前記ソース領域から前記ドレイン領域にかけて、階段状又は緩やかに厚みを薄くした」、「ＭＥＳＦＥＴ構造又はＨＥＭＴ構造の半導体素子」であるものの、「ゲート電極とソース電極間」及び「ゲート電極とドレイン電極間」それぞれの「チャネル領域」の幅については特定されていない点。
　
＜相違点２＞
　補正発明は、「前記ドレイン電極を中心に前記ゲート電極および前記ソース電極を折り返した平面パターン形状からなる単位素子を複数個並列に配置してチャネル幅を拡張」するものであるのに対し、引用発明の半導体素子は、「前記ドレイン電極を中心に前記ゲート電極および前記ソース電極を折り返した平面パターン形状からなる単位素子」を「複数個並列に配置してチャネル幅を拡張」するものではない点。
　
＜相違点３＞
　補正発明は、「前記基板は、ＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層」を備える半導体装置であるのに対し、引用発明は、「ＭＥＳＦＥＴ構造又はＨＥＭＴ構造」の半導体装置（半導体素子）であるものの、ＭＥＳＦＥＴ構造又はＨＥＭＴ構造について基板全体の具体的な層の構成は特定されていない点。
　
エ　判断
（ア）相違点１について
ａ　例えば、下記の周知文献１〜４に示すように、一般に、ＭＥＳＦＥＴ構造又はＨＥＭＴ構造などの半導体装置において、チャネルの抵抗は、チャネル幅を調整することによっても制御可能であることは、当業者における技術常識である。
　
（ａ）周知例１：特開昭４９−４０４８４号公報（原査定の拒絶の理由で引用された引用文献２）
・「(ii)梯形チヤンネルを有する本発明のトランジスターは一種のチヤンネル巾不均一の電界効果型トランジスターにして、
ソース端のチヤンネル巾の増加を利用
より大きい相互コンダクタンスおよびドレイン電流
　
・「本発明の
梯形チヤンネルを有する
電界効果型トランジスター
　本発明のトランジスターの製造法はN／P＋のウエフア上にマスクを利用してボロンを第２図の両側のゲート(5)のP＋部分に拡散させ、そのあとでチヤンネル(4)両部に再びマスクを利用してりんを第２図のドレイン(1)とソース(3)の部分に拡散させ、最後にアルミニウムを第２図の斜線部分にメツキして、そこからアルミニウム線(6)を引き出してドレインD(1)およびソースS(3)とする。」（第２ページ左上欄第８〜２０行）
　
・「…（略）…図中の記号の寸法　ａ＝３μ、ｂ＝４μ、…（略）…」（第２ページ右上欄第９〜１０行）
　
・「このように本発明の梯形チヤンネルを有する平面接合式電界効果型トランジスターは構造簡単にして、
より高い遮断周波数が得られ、
より大きい相互コンダクタンスとドレイン電流が得られる
　
・第１図から、「『梯形チヤンネル（N）(4)』、すなわち『台形チヤンネル』の上底の長さ」、すなわち「ドレインD（N＋）(1)側のチヤンネル巾」は2aであり、「下底の長さ」、すなわち「ソースS（N＋）(3)側のチヤンネル巾」は2bであり、2bは2aより広いことが見てとれる。
　
（ｂ）周知例２：特開平４−３６８１７９号公報
・「【請求項１】　
チャネルを少なくとも１本以上有する電界効果型トランジスタ
ゲート電極下のチャネルの幅が、
ソース側の領域において、広くなっている
　
・「【０００２】
【先行技術】先ず図４を用いて、１本以上のチャネルを利用した電界効果型トランジスタを説明する。
【０００３】図４は素子の平面図で、１はソース電極、２はドレイン電極、３はゲート電極、４はチャネル、５は電子のない空乏層である。このような電界効果型トランジスタにおいては、チャネル内の電子は一次元となり、散乱の自由度が一つになるため散乱が抑制され、移動度・飽和速度が向上する。このため高速なスイッチング動作が期待されている。
【０００４】しかしながら、
チャネル幅が狭い
即ち、ソース抵抗が大きくなり、この抵抗により駆動電流が制限され、本来の高速な動作が妨げられる
【０００５】
【発明が解決しようとする課題】本発明の目的は、
高速のスイッチング動作が可能
　
・「【０００７】
【作用】図１に本発明の電界効果型トランジスタの一例を示し、この図に基づいて本発明の作用及び詳細な構成を説明する。
【０００８】図において、１，２はそれぞれソース電極、ドレイン電極であり、電極材料としては例えば、ＡｕＧｅ／Ｎｉ等が用いられる。３はゲート電極で、例えばＡｕ／Ｔｉ等が用いられる。
４は、
チャネルであり、ゲート電極下のソース側でチャネル幅は広がった構造
【０００９】本発明において、チャネルの幅は特に限定しないが、０．００１μｍ〜０．５μｍの細線チャネルの場合に特に顕著な効果を示す。広くなっている領域の幅は細部よりわずかでも広ければ効果がみられ、
広げることでソース抵抗が電界効果型トランジスタの電流−電圧特性に及ぼす影響を低減することが可能となり、高速スイッチング動作が達成される
【００１０】本発明において、
広くなる部分の形状は、矩形状あるいは徐々に広がる形状のいずれとしても良い
　
・「【００１８】
【発明の効果】本発明により、電界効果型トランジスタの
ソース抵抗を小さくすることが可能となり、その結果駆動電流や相互コンダスタンスを大きくできるという利点を有する
　
（ｃ）周知例３：特開平５−２９１３０１号公報
・「【０００１】
【産業上の利用分野】この発明は電界効果トランジスタ及びその製造方法に関し、特に、ゲート・ドレイン耐圧の高耐圧化と
ソース抵抗の低減化
　
・「【００１８】次に、上記レジスト６を除去し、…（略）…ゲート金属３ａを蒸着させると、図２(b) に示すように、１段のリセスからなるリセス型ゲート電極３が形成される。尚、ここでは、
能動層領域（チャネル領域）の幅が狭くなってソース抵抗が高く
　
（ｄ）周知例４：特開２０００−２５２３０１号公報
・「【０００１】
【発明の属する技術分野】本発明は、半導体技術に係り、特に
ソース抵抗を増加させることなく
　
・「【０００３】
【発明が解決しようとする課題】しかしながら従来技術には、ソース側にはドレイン側ほどの高電界が生じないにもかかわらず、ドレイン側及びソース側のｎ＋層領域Ｐ１８の頂点に面取りを設けているため、
ＦＥＴのチャネル幅を狭めることとなり、その結果、ソース抵抗の増大を引き起こし、高周波でのＦＥＴ特性が劣化する
　
・「【０００５】
【課題を解決するための手段】本発明の請求項１に記載の要旨は、…（略）…。また本発明の請求項２に記載の要旨は、
ソース抵抗を増加させることなく
当該ソース側のチャネル幅が当該ドレイン側より広く形成されているＦＥＴ構造を有する
　
・「【０００６】
【発明の実施の形態】高出力用途のＧａＡｓ電界効果型トランジスタは通常高出力を得るために高ドレイン電圧で動作している。その場合、ゲート−ドレイン間に高電圧がかかるためドレイン側ゲートエッジが高電界になる。この時、ゲートフィンガーの両端部の動作層領域とアイソレーション注入領域の境界領域はバイアスしない状態でもｎ−ｉ構造による内蔵電界が生じるため電界集中が起こりやすくなっている。そのため、あるしきい値電界を越えた場合に破壊が生じやすいという問題がある。この問題を改善するためにｎ＋層領域のエッジに面取りを設ける構造が採用されているが、ソース側に面取りを設けた場合、
チャネル幅が縮小することによるソース抵抗の増加が生じ、素子特性を低下させるという問題がある
　
ｂ　しかも、上記の周知例１には、梯形チヤンネルを有する電界効果型トランジスターであって、ソース(3)側のチヤンネル巾はドレイン(1)側のチヤンネル巾より大きく、かつゲート(2)とソース(3)との間のチヤンネル(4)の幅が、ソース(3)からゲート(2)に向かって狭くなる形状を有するものにおいて、より高い遮断周波数が得られ、より大きい相互コンダクタンスとドレイン電流が得られることが記載されており、上記の周知例２には、チャネルを少なくとも１本以上有する電界効果型トランジスタであって、ゲート電極下のチャネルの幅が、ソース側の領域において広くなっており、広くなる部分の形状は、矩形状あるいは徐々に広がる形状のいずれとしても良いものにおいて、ソース抵抗を小さくすることが可能となり、その結果駆動電流や相互コンダクタンスを大きくできるという利点を有することが記載されているように、一般に、高周波又は高速スイッチング用トランジスタにおいて、ソース側のチャネル幅をドレイン側のチャネル幅よりも広くし、ゲート・ソース間のチャネル幅を、ソース側からゲート側に向かって狭くなる形状のものとすることで、相互コンダクタンスを大きくする、すなわちオン抵抗を小さくすることは、当業者における周知技術である。
　
ｃ　他方、引用発明は、「前記チャネル領域は、前記ソース領域から前記ドレイン領域にかけて、階段状又は緩やかに厚みを薄くした」ものであり、上記「イ（ア）引用例１」の摘記事項「ｅ」及び「ｇ」における、ソース側からドレイン側にかけてチャネル領域の厚みを薄くすることで、ソース領域付近の抵抗を小さくなるために、オン抵抗を増加させることがない旨の記載を勘案すると、引用発明は、「前記チャネル領域は、前記ソース領域から前記ドレイン領域にかけて、階段状又は緩やかに厚みを薄く」することで、ソース領域付近の「チャネルの抵抗」を小さくできるとの作用効果を奏するものであるといえる。
　
ｄ　そして、引用発明の半導体素子は、「ＭＥＳＦＥＴ構造又はＨＥＭＴ構造の半導体素子」、すなわち、高周波又は高速スイッチング用トランジスタであるといえるから、引用発明において、ソース領域付近のチャネル抵抗を小さくして、オン抵抗を増加させないための手段として、チャネル領域の厚みを調整する代わりに、すなわち、「前記チャネル領域は、前記ソース領域から前記ドレイン領域にかけて、階段状又は緩やかに厚みを薄く」するとの構成に代え、上記周知技術に基づき、ソース側のチャネル幅をドレイン側のチャネル幅よりも広くし、ゲート・ソース間のチャネル幅を、ソース側からゲート側に向かって狭くなる形状のものを採用することは、当業者であれば容易になし得たことである。
　
ｅ　したがって、引用発明において、相違点１に係る補正発明の構成を採用することは、当業者であれば容易になし得たことである。
　よって、相違点１は当業者が容易になし得た範囲に含まれる程度のものである。
　
（イ）相違点２について
ａ　一般に、高周波半導体素子や高速スイッチング用トランジスタにおいて、ドレイン電極を中心にゲート電極およびソース電極を折り返した平面パターン形状からなる単位素子を複数個並列に配置してチャネル幅を拡張することは、下記の周知例５〜７に記載されているように、普通に行われている周知技術である。
　
（ａ）周知例５：特開２００７−１７３５５６号公報（原査定の拒絶の理由で引用された引用文献３）
・「【００２０】
　図４はこの発明の一実施の形態に係る
高周波半導体素子
　図１においては、素子一つの例を示しているが、図４の高周波半導体素子は複数個のｐ−ＨＥＭＴの素子を有する例である。通常
出力電力を大きくする
　ｐ−ＨＥＭＴ４６においては、二つのｐ−ＨＥＭＴ１０の素子のソース電極２０またはレイン電極２２を共有するように配置し、ソース電極２０を対称軸としてソース側活性領域１６ｂが、また
ドレイン電極２２を対称軸としてドレイン側活性領域１６ａが配置する
　さらに…（略）…。
　このように
ｐ−ＨＥＭＴ４６はｐ−ＨＥＭＴ１０の素子を複数個連続して配設することにより、所望の出力電力を有する高周波半導体素子を構成している
　
（ｂ）周知例６：特開２００２−２１７４２５号公報
・「【００３５】素子主動作領域用台状部２における複数のソース領域（オーミックコンタクト領域）６１ａ，６１ｂ…（略）…，６１ｄの上には図２に示すように、複数のソース電極７Ｓがそれぞれ配置されている。又、複数のドレイン領域（オーミックコンタクト領域）６２ｅ，６２ｆ…（略）…，６２ｉの上には、複数のドレイン電極７Ｄがそれぞれ配置されている。
複数のドレイン電極７Ｄ及び複数のソース電極７Ｓは、互いに平行且つ交互に配置
【００３６】又、対をなすそれぞれのソース電極７Ｓとドレイン電極７Ｄとの間のソース電極７Ｓ近傍には、それぞれゲート電極１３ｐ，１３ｑ，１３ｒ…（略）…，１３ｗが形成されている。即ち、１組のソース領域６１ａ、ゲート電極１３ｐ，ドレイン領域６２ｅで第１のユニットセルを構成している。又、１組のソース領域６１ａ、ゲート電極１３ｑ，ドレイン領域６２ｆで第２のユニットセルを、１組のソース領域６１ｂ、ゲート電極１３ｒ，ドレイン領域６２ｆで第３のユニットセルを構成している。このようにユニットセルが
複数個並列接続されてマルチチャネル構造のＨＥＭＴ２０１を構成
　
（ｃ）周知例７：特開２００７−２４３０１８号公報（原査定の拒絶の理由で引用された引用文献４）
・「【発明が解決しようとする課題】
【０００５】
　したがって本発明は前記に鑑みてなされたものでその目的とするところは、発熱領域が集中して配置されていることによって熱抵抗が増大することを防止し、チップ面積を大きくすることなく発熱領域を分散させ、かつ
高周波特性を犠牲にすることのない
　
・「【０００９】
　以下本発明の実施形態につき詳細に説明する。図１は本発明の第1の実施形態における高出力FET半導体チップの概念図を表したものである。まず、１００μm長のゲートフィンガー電極を持つ単位ＦＥＴのゲートを６本をまとめて一個のセル１１とする。このセル１１の大きさは、１００μm×１２０μmとなる。セル１１はバイアホール１２付のソース電極配線１３にソースフィンガー電極１３ａが４本櫛状に接続され、ゲート電極配線１４はゲートフィンガー電極１４ａが６本櫛状に接続される。さらにドレイン電極配線１５にドレインフィンガー電極１５ａが３本櫛状に接続される構成になっている。
【００１０】
　従来構造では、図８に示したように、このセル１１が１２個並列に接続されていて、１２０μm×１２＝１４４０μmの動作領域長を形成している。本発明における第1の実施形態においてはこのセル１１を半導体チップの長手方向にフィンガー電極を平行に配置する。従来例と同じチップサイズを考えた場合、縦に２つのセル、横に６つセルを配置でき、その結果長手方向には各セル１１の間に隙間がとることが可能となる。その隙間に、ソースフィンガー電極１３ａを接続したバイアホール１２付
ソース電極配線１３と
ゲート電極配線１４と
ドレイン電極配線１５を対称性を鑑みて配置した構造
　
ｂ　上記「（ア）相違点１について」の「ｄ」で検討したように、引用発明において、上記「（ア）相違点１について」の「ｂ」に記載の周知技術に基づき、半導体素子のソース側のチャネル幅をドレイン側のチャネル幅よりも広くし、ゲート・ソース間のチャネル幅を、ソース側からゲート側に向かって狭くなる形状のものを採用するならば、その際に、上記「ａ」に記載の普通に行われている周知技術に基づき、当該半導体素子を元に、「ドレイン電極を中心にゲート電極及びソース電極を折り返した平面パターン形状からなる単位素子を複数個並列に配置してチャネル幅を拡張」するものとすることは当業者であれば適宜なし得たことである。
　
ｃ　したがって、引用発明において、相違点２に係る補正発明の構成を採用することは、当業者であれば適宜なし得たことである。
　よって、相違点２は当業者が適宜なし得た範囲に含まれる程度のものである。
　
（ウ）相違点３について
ａ　一般に、ＭＥＳＦＥＴ構造又はＨＥＭＴ構造を有する半導体装置において、基板として、ＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を備えるものを用いることは、下記の周知例８、９に記載されているように、普通に行われている周知技術である。
　
（ａ）周知例８：特開２００１−１５６０８１号公報
・「【０００２】
【従来の技術】ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ等の窒化ガリウム系半導体は直接遷移を有し、バンドギャップが１．９５ｅＶから６ｅＶまで変化するため、レーザーダイオード等の発光デバイスの材料として有望視されている。また、
ＧａＮは
高周波のパワーデバイス材料
ＡｌＧａＮ／ＧａＮヘテロ接合構造
高周波動作が期待
【０００３】この材料はＳｉやＧｅ等のｎ型ドーパントをドープすることによりｎ型特性を示し、電界効果トランジスタ（ＦＥＴ）への展開が図られている。一般にはショットキ電極にショットキ金属を用いた
ＭＥＳＦＥＴ
　
（ｂ）周知例９：特開２００１−１１０７０１号公報
・「【０００２】
【従来の技術】ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ等の窒化ガリウム系半導体は直接遷移を有し、バンドギャップが１．９５ｅＶから６ｅＶまで変化するため、緑色領域から紫外領域の発光デバイスの材料として有望視されている。特に、近年は情報処理機器の高密度化を実現するための青紫領域における半導体レーザの開発が盛んに行われている。また、
ＧａＮは
高周波のパワーデバイス材料
ＡｌＧａＮ／ＧａＮヘテロ接合構造
【０００３】この材料はＳｉ，Ｇｅ等のｎ型ドーパントをドープすることによりｎ型特性を示し、電界効果トランジスタ（ＦＥＴ）への展開が図られている。特に、材料の輸送特性に優れた
ＡｌＧａＮ／ＧａＮ系ＨＥＭＴ
　
ｂ　引用発明の半導体素子は、「ＭＥＳＦＥＴ構造又はＨＥＭＴ構造の半導体素子」であるから、引用発明において、前記周知技術に基づき、基板として、ＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を備えるものを採用することは当業者であれば適宜なし得たことである。
　よって、相違点３は当業者が適宜なし得た範囲に含まれる程度のものである。
　
（エ）判断についてのまとめ
　以上検討したとおり、相違点１〜３は、いずれも当業者が容易になし得た範囲又は適宜なし得た範囲に含まれる程度のものである。
　したがって、補正発明は、引用発明、並びに周知技術及び技術常識に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
オ　独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合しない。
　
３　補正の却下の決定についてのむすび　 
　以上のとおりであるから、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１〜１２に係る発明は、平成２３年４月４日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１２に記載されている事項により特定されるものであり、その請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定されるとおりのものである。
　
２　引用例の記載と引用発明
　原査定の拒絶の理由で引用された、本願の出願前に日本国内において頒布された刊行物である特開平８−２０３９２３号公報（引用例１、再掲）には、「半導体素子及びその製造方法」（発明の名称）に関して、図１〜１４とともに上記「第２　２（３）イ（ア）引用例１」に記載した事項が記載されており、引用例１には上記「第２　２（３）イ（イ）引用発明」に記載したとおりの引用発明が記載されている。
  
３　対比・判断
　本願発明は、上記「第２　２　本件補正についての検討」で検討した補正発明における限定事項を省いたものである。
　そうすると、上記「第２　２　本件補正についての検討」において検討したとおり、補正発明は、引用発明、並びに周知技術及び技術常識に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明、並びに周知技術及び技術常識に基づいて、当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により、特許を受けることができない。
  
第４　むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。