【事件の表示】
　特願２００７−１８２５８９「リードデータ用のシステムレイテンシーレベライゼーション」拒絶査定不服審判事件〔平成１９年１０月１８日出願公開、特開２００７−２７２９２９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　この出願は、平成１４年３月１２日（パリ条約による優先権主張２００１年３月１３日、米国）を国際出願日とする特願２００２−５７２５７９号の一部を平成１９年７月１１日に新たな特許出願としたもので、平成２２年７月２０日付けで拒絶理由が通知され、これに対し、平成２３年１月２４日に手続補正がなされたが、平成２３年５月２３日付けで拒絶査定がなされ、これに対し、平成２３年９月２７日に拒絶査定不服の審判が請求され、同時に手続補正がなされたものである。
　
第２　平成２３年９月２７日付け手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成２３年９月２７日付けの手続補正（以下、「本件補正」という。）を却下する。
［理由］
１．本件補正前及び本件補正後の本願発明
　本件補正は、特許請求の範囲についてするもので、請求項１については、本件補正前の請求項１の「コントローラ回路」について、「前記外部メモリコントローラが発行した命令に応答して、前記外部メモリコントローラに対して、リードデータとしてキャリブレーションパターンを出力する」との限定を付加するものであるから、少なくとも請求項１については、特許法第１７条の２第４項第２号（特許請求の範囲の減縮）に掲げる事項を目的とするものである。
　
　そこで、本件補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する特許法第１２６条第５項に規定する要件を満たすか）否かを、請求項１に係る発明（以下、「本願補正発明」という。）について以下に検討する。
　
　本願補正発明は、次のとおりのものである。
「【請求項１】
　メモリアレイと、
　前記メモリアレイに結合したコントロール回路と、
　前記コントロール回路に結合した少なくとも１本のコンフィギュレーションラインを備えたメモリデバイスであって、
　前記コントロール回路が、外部メモリコントローラから通知されるオフセットに基づいて、前記メモリデバイスの最小デバイスリードレイテンシーに前記少なくとも１本のコンフィギュレーションライン上の有効な信号の状態に基づいたクロックサイクル数を加えたデバイスリードレイテンシーで前記メモリデバイスをオペレートし、
　前記コントロール回路が、前記外部メモリコントローラが発行した命令に応答して、前記外部メモリコントローラに対して、リードデータとしてキャリブレーションパターンを出力することにより、複数の前記メモリデバイスが同一のクロックサイクルでデータを出力する
　ことを特徴とするメモリデバイス。」
　
２．引用例
　原査定の拒絶の理由に引用された、本願の原出願の優先日前に頒布された刊行物である、国際公開第９８／１５８９７号（以下、「引用例」という。）には、図面とともに以下の技術事項が記載されている。
（なお、行数は、引用例各頁の行数表示に従った。また、翻訳は、引用例のパテントファミリーである、特表２００１−５０５６８４号公報に基づくものである。）
（ア）「In performing a typical data read operation, a memory controller (usually the CPU or a dedicated memory controller in larger systems) sends a read command to a particular memory chip. This command is propagated to the chip along one or more lines of a command bus. When received by the particular chip, the command causes the chip to locate and direct an output from its internal memory array onto a data bus, as a return data signal intended for the memory controller. The output then propagates along the data bus, which may or may not travel the same route as the command bus. In the example just given, there are four sources of time delay, including the propagation time of a read command from the controller to the chip, the time required for the chip to power its internal registers and channel the proper output onto the data bus, and the time required for propagation of the output back to the controller. 」（第１頁第１７行〜第２頁第３行）（翻訳：典型的なデータ読出し操作を実行する際に、メモリコントローラ（通常、ＣＰＵ、または、より大きいシステムでは専用のメモリコントローラ）は、読み出しコマンドを特定のメモリチップに送る。このコマンドは、１本または複数本のコマンドバスに沿って、チップに伝えられる。特定のチップにより受けとられるとき、コマンドにより、チップは、メモリコントローラのためのリターンデータ信号として、その内部のメモリアレイからデータバス上へ、出力を見つけて送り出す。その後、出力はデータバスに沿って伝わり、これは、コマンドバスと同じ経路を伝わってもよいし、同じ経路でなくてもよい。この与えられた例では、コントローラからチップへの読み出しコマンドの伝搬時間、チップの内部レジスタに電力を供給し適切な出力をデータバスに伝えるのにチップに必要な時間、およびコントローラーへ出力を戻す伝搬に必要な時間も含めて、時間遅延の４つの源がある。）
　
（イ）「FIG. 1 illustrates a hypothetical memory system 21 which is accessed by a CPU 22. The memory system 21 includes a memory controller 23, a command bus 25, a data bus 27, and two memory devices 29 and 31 which are, in the example of FIG. 1, RAM chips. The command bus includes a system clock signal 33, issued by the controller, a data read signal 35, and an address bus 37. Each of the RAM chips 29 and 31 are presumed to be at different distances from the controller 23 from the standpoint of bus wiring, such that commands take a slightly different amount of time to reach each chip. 」（第２頁第１９〜２９行）（翻訳：図１は、ＣＰＵ２２によりアクセスされる仮定的なメモリシステム２１を示す。メモリシステム２１は、メモリコントローラ２３、コマンドバス２５、データバス２７および２つのメモリデバイス２９と３１を備え、メモリデバイス２９および３１は、図１の例ではＲＡＭチップである。コマンドバスは、システムクロック信号３３（コントローラにより発行される）、データ読出し信号３５およびアドレスバス３７を有する。ＲＡＭチップ２９および３１のそれぞれは、バス配線の見地から、コントローラ２３から異なる距離にあると推定されるので、コマンドがそれぞれのチップに達するのにかかる時間は、わずかに異なる。）
　
（ウ）「It will be noted that the address bus and data bus have been indicated, in this example, to have similar propagation times associated with them, though this result will not necessarily be the case in memory system designs in which the command bus and data bus are separately routed. 」（第３頁第３１行〜第４頁第２行）（翻訳：この例では、アドレスバスおよびデータバスが、それらに関連する同様の伝搬時間を持つよう示されていることに注意すべきである（コマンドバスとデータバスが別々の経路をもつメモリシステムの設計では、この結果は必ずしも生じないけれども）。）
　
（エ）「A first form of the invention provides a memory system having a controller and at least two memory devices, with at least one data bus coupling the controller with each memory device. The controller sends a command to both of the memory devices, which provide a reply back to the controller. When sending a command, the controller begins timing, and awaits receipt of the reply, when the controller is able to determine an elapsed time. Once this is done for both memory devices, the controller determines a maximum travel time and adjusts the response time of at least one of the two memory devices.」（第５頁第８〜１８行）（翻訳：この発明の第１の形は、コントローラおよび少なくとも２つのメモリデバイスを持つメモリシステムを提供し、少なくとも１つのデータバスは、コントローラをそれぞれのメモリデバイスに連結する。コントローラは、両方のメモリデバイスにコマンドを送り、メモリデバイスは、コントローラに応答を送り返す。コマンドを送るとき、コントローラは、時間を測り始めて応答の受信を待ち、その後経過時間を判断することができる。両方のメモリデバイスについてこれが行われると、コントローラは、最大のトラベル時間(travel time)を判断し、２つのメモリデバイスのうち少なくとも１つの応答時間を調整する。）（当審注：特表２００１−５０５６８４号公報では、第１文中は「・・・メモリジステムを提供し」と翻訳されているが、「メモリジステム」が「メモリシステム」の誤記であることは明らかであるので、上記のとおり翻訳した。）
　
（オ）「In more particular aspects of the invention, the memory device can include a configuration mode which the device is directed to enter by a system controller. The controller preferably writes a configuration command to a mode register of the memory device, which causes the device to monitor the data bus connecting the device to the controller; the device monitors the bus to detect both an input strobe and a predetermined data word from the controller. When the memory device detects this data word, it latches a reply word onto the data bus together with an output strobe, preferably derived locally by the device from the system clock. The controller uses the output strobe to notify it that incoming data on the data bus is valid, and consequently may be used to determine elapsed time. From this elapsed time, the controller determines the delay time suitable to the particular device, and loads it into the device's buffer. Preferably, this result is performed by detecting a maximum of all response times, and by loading into each buffer a number of clock cycles which delays latching of the corresponding chip's output to synchronize response to the maximum time.」（第６頁第９〜２９行）（翻訳：この発明のより具体的な側面では、メモリデバイスは構成モードを備え、デバイスは、システムコントローラにより、このモードに入るよう命令されることができる。コントローラは、構成コマンドをメモリデバイスのモードレジスタに書き込むのが好ましく、これにより、デバイスは、デバイスをコントローラに接続するデータバスを監視するようになる。デバイスはバスを監視し、コントローラからの入力ストローブおよび予め決められたデータ語の両方を検出する。メモリデバイスがこのデータ語を検出するとき、メモリデバイスは、好ましくはシステムクロックからデバイスにより局所的に導き出される出力ストローブと一緒に、応答語をデータバス上に取り込む。コントローラは出力ストローブを使用し、データバス上の入って来るデータが有効であって、その結果経過時間を判断するのに用いることができるということを認識する。この経過時間から、コントローラは、特定のデバイスに適切な遅延時間を判断し、それをデバイスのバッファにロードする。すべての応答時間のうち最大のものを検出することにより、およびその最大時間に応答を同期させるよう、対応するチップの出力のラッチを遅らせるクロックサイクル数を、それぞれのバッファにロードすることにより、この結果が実行されるのが好ましい。）
　
（カ）「Preferably, the controller 103 during the configuration mode separately enables each memory chip 105, by programming a configuration command into a mode register of the chip (seen in FIG. 5, and described below) , which then causes only that chip to be active and to enter a mode where it listens to its corresponding baby-bus. When a chip 105 in this mode detects an input strobe (including a predetermined data transmission to it along the data bus) , it responsively transmits a predetermined response word back onto the data bus, together with the output strobe 112, which is then used to latch the predetermined response word into the controller 103. Receipt of the output strobe 112 and the predetermined response word indicates to a comparison mechanism 118 of the controller 103 that it should freeze an internal timer, which has been incremented with each system clock pulse elapsed since the controller issued the input strobe, and load that counter's contents into memory internal to the controller, both into a memory spot 114 representing a maximum count (if the counter represents a maximum) , and also into a slot 116 dedicated to the particular chip 105. Once the controller has polled all of the memory chips 105, it then calculates an offset for each chip by which each chip is to delay its output, such that data read operations provide data to the memory controller at the maximum response time. In other words, the controller 103 subtracts the response time for each chip from the maximum, to obtain the offset, and it then programs each chip 105 with the appropriate offset.」（第１０頁第２０行〜第１１頁第１４行）（翻訳：構成モード中のコントローラ１０３は、構成コマンドをチップのモードレジスタにプログラムすることにより、それぞれのメモリチップ１０５を別々にイネーブルし（図５および以下に示されるように）、これにより、そのチップのみがアクティブされ、その対応するべビーバスに耳をかたむけるモードに確実に入るようにさせるのが好ましい。このモードにおいてチップ１０５が入力ストローブを検出する時（データバスに沿った、チップへの予め決められたデータ転送を含めて）、チップ１０５は応答して、予め決められた応答語を、出力ストローブ１１２と一緒にデータバス上に送り返す。その後、出力ストローブ１１２は、予め決められた応答語をコントローラ１０３に取り込む（latch：ラッチ）のに使用される。出力ストローブ１１２および予め決められた応答語の受信は、コントローラ１０３の比較メカニズム１１８に、内部タイマーを凍結すべきことを示す。内部タイマーは、コントローラが入力ストローブを発行してから経過したそれぞれのシステムクロックパルスで歩進（インクリメンタル）されている。さらに、カウンタの内容をコントローラの内部にあるメモリ、すなわち最大カウントを表すメモリスポット１１４（カウンタが最大を示すならば）および特定のチップ１０５に専用のスロット１１６の両方にロードすべきことを示す。コントローラがメモリチップ１０５のすべてをポーリングすると、コントローラは、それぞれのチップのオフセットを計算し、その分だけそれぞれのチップがその出力を遅らせられ、データ読み出し操作が、最大の応答時間でメモリコントローラにデータを提供するようにする。言い換えると、コントローラ１０３は、最大の応答時間からそれぞれのチップの応答時間を減算し、オフセットを得て、それぞれのチップ１０５を適切なオフセットでプログラムする。）
　
（キ）「In the configuration mode, the DRAM will simply monitor the baby-bus 107 for a predetermined data word, which will be accompanied by an input strobe to strobe the data word into a sync detect register 137. In response to detection of the data word, the timing and control logic will immediately cause a predetermined response word to be fed to an output latch 139 from a memory space 141, which the timing and control logic will enable via a sync control line 143. The predetermined response word will thereby be immediately gated back onto the baby-bus 107 and sent to the controller, usually on the local clock pulse immediately subsequent to presentation of the response word to the output latch 139. Accompanied by an output strobe, the predetermined response word is latched into the controller immediately upon receipt, and used to stop the internal timer of the controller's comparison mechanism 118. 」（第１２頁第１７〜３３行）（翻訳：構成モードでは、ＤＲＡＭは、予め決められたデータ語（このデータ語は入力ストローブにより伴われる）についてベビーバス１０７を単に監視し、データ語を同期検出レジスタ１５９にストローブする。データ語の検出に応答して、タイミングおよび制御論理は、予め決められた応答語が、メモリ空間１４１から出力ラッチ１３９に即座に送られるようにし、タイミングおよび制御論理は、同期制御線１４３を介して出力ラッチ１３９をイネーブルする。それにより、通常は出力ラッチ１３９への応答語の提示のすぐ次のローカルクロックパルスで、予め決められた応答語は、即座にゲートされてベビーバス１０７上に戻り、コントローラに送られる。出力ストローブにより伴われた、予め決められた応答語は、受信時に即座にコントローラに取り込まれ、コントローラの比較メカニズム１１８の内部タイマーを停止するのに使用される。）
　
（ク）「Returning to FIG. 4, the controller programs delay by loading an offset into the DRAM 123; it performs this programming by writing a number of clock pulses into an internal buffer 153 of the DRAM. Subsequently, when the DRAM 123 receives a data read command outside of the configuration mode, it processes the command in the normal fashion. However, when the product of the read command is presented at the output latch, that product is not immediately gated onto the data bus on the subsequent local clock pulse. Rather, the internal timing and control logic 121 withholds enablement of the sync control line 143 to delay output by an amount indicated by the buffer. Preferably, the buffer is combined with a timer for this purpose, which begins a countdown upon the detection of each read command received by the chip.」（第１４頁第１〜１５行）（翻訳：図４を再び参照すると、コントローラは、ＤＲＡＭ１２３にオフセットをロードすることにより遅延をプログラムする。コントローラは、ＤＲＡＭの内部バッファ１５３にクロックパルス数を書き込むことによりこのプログラム設定を行う。次に、ＤＲＡＭ１２３が、構成モード外でデータ読み出しコマンドを受け取るとき、ＤＲＡＭ１２３は、通常のやり方でそのコマンドを処理する。しかし、読み出しコマンドによる結果が出力ラッチにあるとき、その結果物は、次のローカルクロックパルスで、すぐにはデータバス上にゲートされない。逆に、内部タイミングおよび制御論理１３１は、同期制御線１４３のイネーブルを差し控え、バッファにより示される量だけ出力を遅くさせる。このため、バッファはタイマーと組み合わされるのが好ましく、タイマーは、チップにより受け取られるそれぞれの読み出しコマンドの検出時にカウントダウンを始める。）
  
（ケ）「Importantly, there are a number equivalent implementations of this delay structure that will readily occur to those of skill in the art; for example, offset could be achieved by designing each memory device and the system to provide output at a predetermined clock cycle, but to program a number to make the output available early in response to buffer contents. Alternatively, each memory device could have multiple modes, with delay achieved by selecting one of several modes. Alternatively, delay could be implemented by circuit external to each memory device. These environments, as well as other modifications that will occur to those having skill in memory system design, are contemplated as being within the spirit of the present invention.」（第１４頁第１６〜２９行）（翻訳：当該技術分野の当業者には容易に明らかなように、この遅延構造のいくつかの等価な実現があるということは重要である。たとえば、予め決められたクロックサイクルで出力を提供するけれど、バッファの内容に応答して「早期に」入手可能な出力を作る「ある数」をプログラムするよう、それぞれのメモリデバイスおよびシステムを設計することにより、オフセットを達成することができる。代わりに、それぞれのメモリデバイスは、いくつかのモードのうちの１つを選択することで達成される遅延で、複数のモードを持つことができる。さらに、遅延は、それぞれのメモリデバイスの外部の回路により実現することもできる。メモリシステム設計における技術を持つ当業者に明らかな他の改良と同様に、これらの実施形態は、この発明の精神の範囲内にあるよう意図されている。）
　
　また、ＦＩＧ．４のメモリデバイスのブロック図には、「DRAM CORE 141」（ＤＲＡＭコア１４１）と「Timing Address Control Logic  131」（タイミングアドレス制御論理１３１）とがTiming（タイミング）信号及びAddress（アドレス）信号によって結合されていることが示されている。
　
　上記引用例記載事項及び図面の記載を総合勘案すると、引用例には、次の発明の（以下、「引用発明」という。）が記載されていると認められる（なお、「メモリデバイス」と、「チップ」及び「ＤＲＡＭ」とは同義であるので、用語を統一した。また「メモリ空間１４１」と「ＤＲＡＭコア１４１」とは同義であり、また、「タイミングアドレス制御論理１３１」と「タイミングおよび制御論理１３１」とは同義であるので、それぞれの用語を統一した。）。
　
「コントローラおよび少なくとも２つのメモリデバイスを持つメモリシステムのメモリデバイスであって、
　メモリデバイスは、メモリ空間１４１に結合されたタイミングおよび制御論理１３１とバッファとを含み、
　構成モード（configuration mode）では、コントローラは、メモリデバイスにコマンドを送り、メモリデバイスは、コントローラに応答を送り返し、コマンドを送るとき、コントローラは、時間を測り始めて応答の受信を待ち、その後経過時間を判断し、メモリデバイスのうち少なくとも１つの応答時間を調整し、
　メモリデバイスの応答は、タイミングおよび制御論理１３１が、予め決められた応答語を、出力ストローブと一緒にデータバス上に送り返すことであり、
　コントローラは、すべての応答時間のうち最大のものを検出することにより、およびその最大時間に応答を同期させるよう、対応するメモリデバイスの出力のラッチを遅らせるクロックサイクル数を、最大の応答時間からそれぞれのチップの応答時間を減算したオフセットとして得て、それぞれのバッファにロードし、
　メモリデバイスが、データ読み出しコマンドを受け取るとき、メモリデバイスは、通常のやり方でそのコマンドを処理するが、結果物はすぐにはデータバス上にゲートされず、メモリデバイスのタイミングおよび制御論理１３１は、バッファにより示される量だけ出力を遅くさせ、
　コントローラは、データ読み出し操作が、最大の応答時間でコントローラにデータを提供するようにした、
　メモリデバイス。」
　
３．対比
　本願補正発明を引用発明と比較する。
　引用発明における「メモリ空間１４１」が、本願補正発明の「メモリアレイ」に相当する。
　次に、引用発明における「タイミングおよび制御論理１３１」が、本願補正発明の「コントロール回路」に相当する。
　次に、引用発明における「コントローラ」が、本願補正発明の「外部メモリコントローラ」に相当する。
　次に、引用発明における「最大の応答時間からそれぞれのチップの応答時間を減算したオフセット」は、それぞれのメモリデバイスの「バッファにロード」されているから、本願補正発明の「外部メモリコントローラから通知されるオフセット」に相当する。
　次に、引用発明の「メモリデバイス」が、「データ読み出しコマンドを受け取るとき、メモリデバイスは、通常のやり方でそのコマンドを処理するが、結果物はすぐにはデータバス上にゲートされず」、構成モード（configuration mode）で求められた「クロックサイクル数」だけ「出力を遅く」させることと、本願補正発明の「前記メモリデバイスの最小デバイスリードレイテンシーに前記少なくとも１本のコンフィギュレーションライン上の有効な信号の状態に基づいたクロックサイクル数を加えたデバイスリードレイテンシーで前記メモリデバイスをオペレート」することとは、「前記メモリデバイスの最小デバイスリードレイテンシーに、コンフィギュレーションに応じたクロックサイクル数を加えたデバイスリードレイテンシーで前記メモリデバイスをオペレート」する点で共通する。
　次に、引用発明の「コントローラ」がメモリデバイスに送る「コマンド」が、本願補正発明の「前記外部メモリコントローラが発行した命令」に相当する。
　次に、引用発明において「出力ストローブと一緒にデータバス上に送り返す」「予め決められた応答語」は、「メモリデバイスのうち少なくとも１つの応答時間を調整」するためのものであるから、本願補正発明の「キャリブレーションパターン」とは、「キャリブレーションのための信号」である点で共通する。
　従って、引用発明において「メモリデバイス」の「タイミングおよび制御論理１３１が」、「コントローラ」が送った「コマンド」の応答として、「予め決められた応答語を、出力ストローブと一緒にデータバス上に送り返すこと」と、本願補正発明の「前記コントロール回路が、前記外部メモリコントローラが発行した命令に応答して、前記外部メモリコントローラに対して、リードデータとしてキャリブレーションパターンを出力すること」とは、「前記コントロール回路が、前記外部メモリコントローラが発行した命令に応答して、前記外部メモリコントローラに対して、リードデータとしてキャリブレーションのための信号を出力すること」の点で共通する。
　次に、引用発明の「メモリデバイス」において、「データ読み出し操作が、最大の応答時間でコントローラにデータを提供する」よう、「最大時間に応答を同期させる」ことと、本願補正発明の「複数の前記メモリデバイスが同一のクロックサイクルでデータを出力する」こととは、「複数の前記メモリデバイスが同一のクロックサイクルでデータを読み出し可能とする」点で共通する。
　
　すると、本願補正発明と引用発明とは、次の点で一致する。
＜一致点＞
メモリアレイと、
　前記メモリアレイに結合したコントロール回路
を備えたメモリデバイスであって、
　前記コントロール回路が、外部メモリコントローラから通知されるオフセットに基づいて、前記メモリデバイスの最小デバイスリードレイテンシーに、コンフィギュレーションに応じたクロックサイクル数を加えたデバイスリードレイテンシーで前記メモリデバイスをオペレートし、
　前記コントロール回路が、前記外部メモリコントローラが発行した命令に応答して、前記外部メモリコントローラに対して、リードデータとしてキャリブレーションのための信号を出力することにより、複数の前記メモリデバイスが同一のクロックサイクルでデータを読み出し可能とする
　ことを特徴とするメモリデバイス。
　
　一方で、両者は次の点で相違する。
＜相違点１＞
　本願補正発明のメモリデバイスは、「コントロール回路に結合した少なくとも１本のコンフィギュレーションライン」を備え、メモリデバイスの最小デバイスリードレイテンシーに加える「クロックサイクル数」を「前記少なくとも１本のコンフィギュレーションライン上の有効な信号の状態に基づいた」ものとしているのに対し、引用発明のメモリデバイスでは、「タイミングおよび制御論理１３１」（本願補正発明の「コントロール回路」に相当する。以下同様。）にコンフィギュレーションラインが結合しておらず、また、「データ読み出しコマンドを受け取るとき、メモリデバイスは、通常のやり方でそのコマンドを処理するが、結果物はすぐにはデータバス上にゲートされず」、「出力を遅くさせ」る「クロックサイクル数」（「前記メモリデバイスの最小デバイスリードレイテンシー」に「加え」る「クロックサイクル数」）は、構成モード（configuration mode）で求めた後、「バッファにロード」されており、「前記少なくとも１本のコンフィギュレーションライン上の有効な信号の状態に基づいた」ものではない点。
　
＜相違点２＞
　本願補正発明では、「複数の前記メモリデバイスが同一のクロックサイクルでデータを出力する」のに対し、引用発明では、「データ読み出し操作が、最大の応答時間でコントローラにデータを提供する」よう、「最大時間に応答を同期させ」ている点。
　
＜相違点３＞
　本願補正発明では「キャリブレーションのための信号」が「キャリブレーションパターン」であるのに対し、引用発明では「出力ストローブと一緒にデータバス上に送り返す」「予め決められた応答語」である点。
　
４．判断
　そこで上記相違点について検討すると、
＜相違点１＞について：
　半導体集積回路において、複数の制御信号の組合せにより動作の設定を行うことは周知の事項である（例えば、特開平１１−６６８９５号公報第４欄第６〜９行の「複数の動作モードを指定する場合、外部からの制御信号、たとえば複数の制御信号の組合せにより動作モードを指定することが一般に行なわれる」との記載、特開平１０−２０８４６８号公報第７欄第２７〜３０行の「リードコマンド入力時に専用ピンを用いてバースト長の設定またはＣＡＳレーテンシの設定を行なうようにしても良いことはいうまでもない。」との記載参照。）。
　よって、引用発明において、「タイミングおよび制御論理１３１」（コントロール回路）に「複数の制御信号」（コンフィギュレーションライン）を結合させ、「データ読み出しコマンドを受け取るとき、メモリデバイスは、通常のやり方でそのコマンドを処理するが、結果物はすぐにはデータバス上にゲートされず」、「出力を遅くさせ」る「クロックサイクル数」（「前記メモリデバイスの最小デバイスリードレイテンシー」に「加え」る「クロックサイクル数」）を構成モード（configuration mode）で求めた後、「バッファにロード」することに代え、「複数の制御信号の組合せ」（前記少なくとも１本のコンフィギュレーションライン上の有効な信号の状態）に基づいたものとすることは、当業者が容易になし得たことである。
　
＜相違点２＞について：
　直野典彦、ダイレクトラムバス技術を使った高速メモリシステムの設計　第８回、Ｉｎｔｅｒｆａｃｅ、第２５巻、第１１号、１９９９年１１月１日発行、ＣＱ出版株式会社、ｐ．１８４〜１９５に「これを防ぐため，一般的に初期化において「ｔＣＡＣのレベライズ」という方法を用います．
　図１４に示すように，レベライズとはすべてのＤＲＡＭのｔＣＡＣを等しくするということです．ここでｔＣＡＣというのは，あるバスにおいてコントローラがリードコマンドＲＤを発行してデータＱが帰ってくるまでの時間です．ＤＲＡＭ自体のもつレイテンシだけではなく，バス伝搬遅延がこのｔＣＡＣに含まれているという点が，ＳＤＲＡＭとは異なる概念になっています．」（第１９２頁右欄第９行〜第１９３頁左欄第３行）と記載されているとおり、コントローラがリードコマンドＲＤを発行してデータＱが帰ってくるまでの時間に、ＤＲＡＭ自体のもつレイテンシだけではなく，バス伝搬遅延を含めるか否かは、メモリシステムに応じて、当業者が適宜決定すべき事項である。
　よって、引用発明において、前記「２．引用例」の摘記事項（ア）に記載された時間遅延の源のうち、「コントローラからチップへの読み出しコマンドの伝搬時間」、及び「チップの内部レジスタに電力を供給し適切な出力をデータバスに伝えるのにチップに必要な時間」のみを考慮し、メモリデバイスが、「データ読み出しコマンド」を受け取ったとき、「最大の応答時間でコントローラにデータを提供」することに代え、「結果物」を「同期させ」て「データバス上にゲート」させる（複数の前記メモリデバイスが同一のクロックサイクルでデータを出力する）ようにすることは、当業者が適宜なし得たことである。
　
＜相違点３＞について：
　「キャリブレーションのための信号」を「キャリブレーションパターン」とすることは、例えば、特開平１１−１８７０００号公報（第【００２４】段落第２〜３文の「従って、図１１のディレイライン２３を用いれば、データ信号ＤＱの遅延時間を調整することが出来る。以上説明されたシフトレジスタ２１、位相比較器２２、及びディレイライン２３を用いれば、図８のスキュー低減回路１０に於て、データ信号ＤＱとしてキャリブレーションパターンが入力されたときに、このキャリブレーションパターンをクロック信号ＤＣＬＫの位相に合わせることが出来る。」参照。）、及び、中林祥恵、ダイレクトラムバス技術を使った高速メモリシステムの設計　第１０回、Ｉｎｔｅｒｆａｃｅ、第２６巻、第１号、２０００年１月１日発行、ＣＱ出版株式会社、ｐ．１８６〜１９４（第１９０頁左欄第１８行〜第１９１頁左欄第２行の「●タイミングパラメータの設定」欄に記載された、「リードのパケットを入れてからリードデータがコントローラに返ってくるまでの遅延時間ｔＣＡＣ」を計測し「リード・レベライゼーション（read levelization）」を行うための「全ビットが1の32バイトデータ(FFH×32)」参照。）に記載されているように、周知の事項である。
　よって、引用発明において、「メモリデバイスのうち少なくとも１つの応答時間を調整」するための信号として、「出力ストローブと一緒にデータバス上に送り返す」「予め決められた応答語」に代え、「キャリブレーションパターン」を用いるようにすることは、当業者が容易になし得たことである。
　
　また、本願補正発明の作用効果も、引用発明及び周知事項に基づいて当業者が予測し得たものである。
　
５．本件補正についての結び
　以上のとおり、本願補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　したがって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
  
第３　本願発明について
１．本願発明
  平成２３年９月２７日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜３６に係る発明は、平成２３年１月２４日付け手続補正書によって補正された特許請求の範囲の請求項１〜３６に記載されたとおりのものであるところ、請求項１に係る発明（以下、「本願発明」という。）は、
次のとおりのものである。
「【請求項１】
　メモリアレイと、
　前記メモリアレイに結合したコントロール回路と、
　前記コントロール回路に結合した少なくとも１本のコンフィギュレーションラインを備えたメモリデバイスであって、
　前記コントロール回路が、外部メモリコントローラから通知されるオフセットに基づいて、前記メモリデバイスの最小デバイスリードレイテンシーに前記少なくとも１本のコンフィギュレーションライン上の有効な信号の状態に基づいたクロックサイクル数を加えたデバイスリードレイテンシーで前記メモリデバイスをオペレートすることにより、複数の前記メモリデバイスから出力されるデータが同一のクロックサイクルで出力される
　ことを特徴とするメモリデバイス。」
　
２．引用例
　原査定の拒絶の理由で引用された引用例及びその記載事項は、前記「第２［理由］２．」に記載したとおりである。
　
３．対比・判断
　本願発明は、上記「第２［理由］」で検討した本願補正発明から、「コントローラ回路」についての「前記外部メモリコントローラが発行した命令に応答して、前記外部メモリコントローラに対して、リードデータとしてキャリブレーションパターンを出力する」との限定を省いたものに相当する。
　そうすると、本願発明の発明特定事項を全て含み、更に他の事項を付加したものに相当する本願補正発明が、前記「第２［理由］４．」に記載したとおり、引用例に記載された発明及び周知事項に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用例に記載された発明及び周知事項に基づいて当業者が容易に発明をすることができたものである。
　
４．むすび
　以上のとおり、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものである。
　したがって、その余の請求項について論及するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。