【事件の表示】
　特願２００８−５０９０６８「半導体装置の製造方法」拒絶査定不服審判事件〔平成１８年１１月２日国際公開、ＷＯ２００６／１１６４６６、平成２０年１１月６日国内公表、特表２００８−５３８８６８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００６年４月２４日（パリ条約に基づく優先権主張　外国庁受理２００５年４月２５日、アメリカ合衆国）を国際出願とする出願であって、平成２２年２月２５日付けの拒絶理由通知に対して同年８月２日に意見書及び手続補正書が提出されたが、平成２３年６月３０日付けで拒絶査定がなされた。
　それに対して、同年１１月４日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２４年３月２８日付けで審尋がなされ、同年７月３１日に回答書が提出された。
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２３年１１月４日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２３年１１月４日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜６を補正して、補正後の特許請求の範囲の請求項１〜５とするものであり、補正前後の請求項１は、各々次のとおりである。
　
（補正前）
　「【請求項１】
　ウェハ（４０２）にシャロー分離トレンチ構造（４４６）を製造する半導体装置の製造方法（３００）であって、
　前記ウェハの基板上に多層絶縁−電荷トラッピング−絶縁スタックを形成するステップ（３１０）と、
　ウェハの周辺領域から前記多層絶縁−電荷トラッピング−絶縁スタックを除去するステップ（３１２）とを備え、それによって前記多層絶縁−電荷トラッピング−絶縁スタックを前記ウェハのコア領域に規定し、さらに、
　前記基板の前記周辺領域上にゲート絶縁層を形成するステップ（３１４）と、
　前記コア領域の多層絶縁−電荷トラッピング−絶縁スタックと、前記周辺領域の前記ゲート絶縁物との上に第１のポリシリコン層を形成するステップ（３１６）と、
　分離トレンチを、コア領域の第１のポリシリコン層および多層絶縁−電荷トラッピング−絶縁スタックを貫通して、ならびに周辺領域の第１のポリシリコン層およびゲート絶縁層を貫通して、基板に同時形成するステップ（３１８）とを備え、それによって前記周辺領域の分離トレンチの開口幅が前記コア領域の分離トレンチの開口幅よりも大きくなるように分離トレンチを規定し、さらに、
　前記分離トレンチを絶縁物で充填するステップ（３２６）と、
　第１のポリシリコン層と充填したトレンチとの上に第２のポリシリコン層を形成するステップ（３３２）とを備える、半導体装置の製造方法。」
　
（補正後）
　「【請求項１】
　ウェハ（４０２）にシャロー分離トレンチ構造（４４６）を製造する半導体装置の製造方法（３００）であって、
　前記ウェハの基板上に多層絶縁−電荷トラッピング−絶縁スタックを形成するステップ（３１０）と、
　ウェハの周辺領域から前記多層絶縁−電荷トラッピング−絶縁スタックを除去するステップ（３１２）とを備え、それによって前記多層絶縁−電荷トラッピング−絶縁スタックを前記ウェハのコア領域に規定し、さらに、
　前記基板の前記周辺領域上にゲート絶縁層を形成するステップ（３１４）と、
　前記コア領域の多層絶縁−電荷トラッピング−絶縁スタックと、前記周辺領域の前記ゲート絶縁物との上に第１のポリシリコン層を形成するステップ（３１６）と、
　分離トレンチを、コア領域の第１のポリシリコン層および多層絶縁−電荷トラッピング−絶縁スタックを貫通して、ならびに周辺領域の第１のポリシリコン層およびゲート絶縁層を貫通して、基板に同時形成するステップ（３１８）とを備え、それによって前記周辺領域の分離トレンチの開口幅が前記コア領域の分離トレンチの開口幅よりも大きくなるように分離トレンチを規定し、さらに、
　分離トレンチをコア領域および周辺領域に同時形成した後に、分離トレンチの底部に対応する基板にドーパントイオン種を注入するステップ（３７０）と、
　基板にドーパントイオン種を注入した後に、前記分離トレンチを絶縁物で充填するステップ（３２６）と、
　第１のポリシリコン層と充填したトレンチとの上に第２のポリシリコン層を形成するステップ（３３２）とを備える、半導体装置の製造方法。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「さらに、　前記分離トレンチを絶縁物で充填するステップ（３２６）」を、「さらに、　分離トレンチをコア領域および周辺領域に同時形成した後に、分離トレンチの底部に対応する基板にドーパントイオン種を注入するステップ（３７０）と、　基板にドーパントイオン種を注入した後に、前記分離トレンチを絶縁物で充填するステップ（３２６）」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項２を削除するとともに、当該削除に伴って、請求項の番号を修正すること。
　
（３）補正事項３
　補正前の請求項３の「請求項２に記載の」を、「請求項１に記載の」と補正して、補正後の請求項２とすること。
　
（４）補正事項４
　補正前の請求項６の「さらに、　前記分離トレンチを絶縁物で充填するステップ」を、「さらに、　分離トレンチを基板に形成した後に、分離トレンチの底部に対応する基板にドーパントイオン種を注入するステップ（３７０）と、　基板にドーパントイオン種を注入した後に、前記分離トレンチを絶縁物で充填するステップ」と補正して、補正後の請求項５とすること。
　
３．新規事項の追加の有無及び補正の目的の適否についての検討
（１）補正事項１について
　補正事項１により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の００５０段落等に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　また、補正事項１は、補正前の請求項１に係る発明の発明特定事項である「分離トレンチを、コア領域の第１のポリシリコン層および多層絶縁−電荷トラッピング−絶縁スタックを貫通して、ならびに周辺領域の第１のポリシリコン層およびゲート絶縁層を貫通して、基板に同時形成するステップ（３１８）」及び「前記分離トレンチを絶縁物で充填するステップ（３２６）」について技術的に限定を加えるものであるから、当該補正事項１は、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするもの該当する。
　したがって、補正事項２は、特許法第１７条の２第４項に規定する要件を満たす。
　また、補正事項２が、特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（３）補正事項３について
　補正事項３により補正された補正後の請求項２の内容は、補正前の請求項３の内容と実質的に同じであるから、補正事項３は、実質的なものではない。
　
（４）補正事項４について
　補正事項４により補正された部分は、当初明細書の００５０段落等に記載されているものと認められるから、補正事項４は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項４は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項４は、補正前の請求項６に係る発明の発明特定事項である「分離トレンチを、前記周辺領域の前記第１のポリシリコン層およびゲート絶縁層を貫通して前記基板に形成するステップ」及び「前記分離トレンチを絶縁物で充填するステップ」について技術的に限定を加えるものであるから、当該補正事項４は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項４は、特許法第１７条の２第４項に規定する要件を満たす。
　
（５）新規事項の追加の有無及び補正の目的の適否についてのまとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。
　
４．独立特許要件についての検討
（１）補正後の発明
　本願の本件補正による補正後の請求項１〜５に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１．の「（補正後）」の箇所に記載したとおりのものであり、再掲すると次のとおりである。
　
　「【請求項１】
　ウェハ（４０２）にシャロー分離トレンチ構造（４４６）を製造する半導体装置の製造方法（３００）であって、
　前記ウェハの基板上に多層絶縁−電荷トラッピング−絶縁スタックを形成するステップ（３１０）と、
　ウェハの周辺領域から前記多層絶縁−電荷トラッピング−絶縁スタックを除去するステップ（３１２）とを備え、それによって前記多層絶縁−電荷トラッピング−絶縁スタックを前記ウェハのコア領域に規定し、さらに、
　前記基板の前記周辺領域上にゲート絶縁層を形成するステップ（３１４）と、
　前記コア領域の多層絶縁−電荷トラッピング−絶縁スタックと、前記周辺領域の前記ゲート絶縁物との上に第１のポリシリコン層を形成するステップ（３１６）と、
　分離トレンチを、コア領域の第１のポリシリコン層および多層絶縁−電荷トラッピング−絶縁スタックを貫通して、ならびに周辺領域の第１のポリシリコン層およびゲート絶縁層を貫通して、基板に同時形成するステップ（３１８）とを備え、それによって前記周辺領域の分離トレンチの開口幅が前記コア領域の分離トレンチの開口幅よりも大きくなるように分離トレンチを規定し、さらに、
　分離トレンチをコア領域および周辺領域に同時形成した後に、分離トレンチの底部に対応する基板にドーパントイオン種を注入するステップ（３７０）と、
　基板にドーパントイオン種を注入した後に、前記分離トレンチを絶縁物で充填するステップ（３２６）と、
　第１のポリシリコン層と充填したトレンチとの上に第２のポリシリコン層を形成するステップ（３３２）とを備える、半導体装置の製造方法。」
　
（２）引用刊行物に記載された発明
（２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００４−２４７６３３号公報（以下「引用例」という。）には、図１、２及び５２〜６７とともに、次の記載がある（ここにおいて、下線は当合議体が付加したものである。以下同じ。）。
　
ａ．「【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の構造と製法に関し、特に、マイクロコンピュータに代表される論理演算機能を有する半導体装置と同一基板上に搭載する不揮発性半導体記憶装置の製造技術に関わるものである
【０００２】
【従来の技術】
半導体不揮発性メモリセルを論理用半導体装置と同一のシリコン基板上に混載することで、高機能の半導体装置を実現することが可能になる。
　
ｂ．「【００１０】
【発明の実施の形態】
図１及び図２は、本発明の製造方法を適用する際の前提となる、半導体不揮発性メモリセルの１例である。これらは、情報記憶のためにトラップ膜を用いることを特徴としている。動作方式として、ソースサイド・インジェクションと呼ばれるホットエレクトロン注入、及びメモリゲートに電圧を印加することで生じる電界を利用したトンネル消去を用いることが出来る。尚、図中の文字表示のない斜線部は酸化物層を示す。それぞれ、動作時の電圧印加法も表１及び表２に記した。表１は図１の装置、表２は図２の装置に関するものである。以降、本発明の実施形態である製造工程を説明するに当たり、図１または図２の構造を用いる。
【００１１】
（表略）
具体的な実施の諸形態を説明するに先立って、図面で用いる主な符号を説明しておく。これらは、便宜的に用いた符号である。これらの符号は、以下に示す諸実施の形態において同様である
（１）主な構成部材或いは部位に関する符号
ＰＳＵＢ：Ｐ型シリコン基板、ＰＡＤＯＸ：熱酸化膜、ＰＡＤＳＩＮシリコン窒化膜
（２）半導体集積回路の各素子領域に関する符号
ＬＶＰＭＯＳ：論理用ＰチャネルＭＯＳ型トランジスタ形成領域
ＬＶＮＭＯＳ：論理用ＮチャネルＭＯＳ型トランジスタ形成領域
ＨＶＰＭＯＳ：不揮発性情報書換え用の高耐圧用ＰチャネルＭＯＳ型トランジスタ形成領域
ＨＶＮＭＯＳ：不揮発性情報書換え用の高耐圧用ＮチャネルＭＯＳ型トランジスタ形成領域
ＣＡＰ：静電容量形成領域
ＣＥＬＬ：不揮発性記憶素子形成領域
ＬＮＷＬ：ＬＶＰＭＯＳ用Ｎ型ウェル
ＬＰＷＬ：ＬＶＮＭＯＳ用Ｐ型ウェル
ＨＮＷＬ：ＨＶＰＭＯＳ用Ｎ型ウェル
ＨＰＷＬ：ＨＶＮＭＯＳ用Ｐ型ウェル
ＭＰＷＬ：ＣＥＬＬ用Ｐ型ウェル
　
ｃ．「【００７２】
＜実施の形態４＞
図５２から図６７を用いて、第４の実施形態を説明する。この実施形態は、トラップ膜を被着した後に、浅溝素子分離構造を形成する方法であり、且つ記憶用ＭＯＳ型トランジスタを、メモリセル選択用ＭＯＳ型トランジスタより先に形成するものである。
【００７３】
図５２を説明する。Ｐ型シリコン基板（ＰＳＵＢ）表面に、熱酸化膜（ＰＲＥＯＸ）を形成する。ここでの厚さは２０ナノメートルとするが、本発明の実施に当たっては、この数値に限定するものではない。
【００７４】
図５３は、図５２に続く工程である。ここでＭＥを形成する（ウエル形成時の熱処理後、ＰＲＥＯＸ除去前にＭＥは形成される）、熱酸化膜（ＰＲＥＯＸ）をフッ酸で全て除去した後、熱酸化膜（ＢＯＴＯＸ）を形成する。その膜厚は１．５ナノメートルとする。その直上に、トラップ膜（ＭＳＩＮ）を堆積する。その膜厚は１０ナノメートルとする。更に、トラップ膜（ＭＳＩＮ）の直上に、酸化膜（ＴＯＰＯＸ）を堆積する。その膜厚は５ナノメートルとする
　
ｄ．「【００７５】
図５４は、図５３に続く工程である。フォトリソグラフィ技術とウェットエッチングを用いて、不揮発性記憶素子形成領域（ＣＥＬＬ）以外の酸化膜（ＴＯＰＯＸ）、トラップ膜（ＭＳＩＮ）、熱酸化膜（ＢＯＴＯＸ）を選択的に除去する
その後、露出したシリコン基板表面に、膜厚２０ナノメートルの熱酸化膜（ＨＶＯＸ）を形成する。
【００７６】
図５５は、図５４に続く工程である。既知の手法を用いて、ＰチャネルＭＯＳ型トランジスタ（ＬＶＰＭＯＳ）及びＮチャネルＭＯＳ型トランジスタ（ＬＶＮＭＯＳ）を形成する領域から、熱酸化膜（ＨＶＯＸ）を選択的に除去する。
熱処理を施した後に熱酸化を行い、ＰチャネルＭＯＳ型トランジスタ（ＬＶＰＭＯＳ）及びＮチャネルＭＯＳ型トランジスタ（ＬＶＮＭＯＳ）を形成する領域に、熱酸化膜（ＬＶＯＸ）を形成する。その後、全面にノンドープのポリシリコン（ＰＯＬＹ１）を堆積する。その膜厚は３０ナノメートルとする。
【００７７】
図５６は、図５５に続く工程である。フォトリソグラフィー技術とドライエッチングを用いて、素子分離用の浅溝１を開口する。その後、全面にシリコン酸化膜（ＳＧＩＯＸ）を堆積して、開口した浅溝１を全て充填する
【００７８】
図５７は、図５６に続く工程である。化学的機械研磨法を用いて、シリコン基板上に存在するシリコン窒化膜（ＳＧＩＳＩＮ）が露出するまで、シリコン酸化膜（ＳＧＩＯＸ）を除去する。図６０の説明で示した、シリコン窒化膜（ＳＧＩＳＩＮ）が無い場合には、ノンドープのポリシリコン（ＰＯＬＹ１）が露出するまでシリコン酸化膜（ＳＧＩＯＸ）を除去することとする。
【００７９】
図５８は、図５７に続く工程である。残ったシリコン窒化膜（ＳＧＩＳＩＮ）を熱リン酸で除去すると、その直下のポリシリコン（ＰＯＬＹ１）が露出する。このポリシリコン（ＰＯＬＹ１）は、将来、ゲート電極の構成要素になるので、研磨の際に、熱酸化膜ＨＶＯＸやＬＶＯＸが見えるまでに除去してはならない。シリコン窒化膜（ＳＧＩＳＩＮ）を熱リン酸で除去し、フッ酸洗浄を行った後、全面にノンドープのポリシリコン層（ＰＯＬＹ２）を堆積する。
　
（２−２）引用例においては、「ＨＶＮＭＯＳ」等の各トランジスタに関連する記号が、トランジスタ自体、及びトランジスタが形成される領域の両方の意味で用いられているとともに、トランジスタの呼び名についても色々な名称が用いられていて紛らわしいので、以下においては、００１１段落に記載された定義に従って統一的に記述することにする。
　００７２段落以降に説明されている「実施の形態４」に注目すると、図５６から、当該「実施の形態４」においては、「素子分離用の浅溝１」は、少なくとも、「不揮発性記憶素子形成領域（ＣＥＬＬ）」内、「不揮発性記憶素子形成領域（ＣＥＬＬ）」と「不揮発性情報書換え用の高耐圧用ＮチャネルＭＯＳ型トランジスタ形成領域（ＨＶＮＭＯＳ）」間、「不揮発性情報書換え用の高耐圧用ＮチャネルＭＯＳ型トランジスタ形成領域（ＨＶＮＭＯＳ）」と「不揮発性情報書換え用の高耐圧用ＰチャネルＭＯＳ型トランジスタ形成領域（ＨＶＰＭＯＳ）」間、「不揮発性情報書換え用の高耐圧用ＰチャネルＭＯＳ型トランジスタ形成領域（ＨＶＰＭＯＳ）」と「論理用ＮチャネルＭＯＳ型トランジスタ形成領域（ＬＶＮＭＯＳ）」間及び「論理用ＮチャネルＭＯＳ型トランジスタ形成領域（ＬＶＮＭＯＳ）」と「論理用ＰチャネルＭＯＳ型トランジスタ形成領域（ＬＶＰＭＯＳ）」間に形成されていることが見て取れる。
　
（２−３）したがって、引用例には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「Ｐ型シリコン基板（ＰＳＵＢ）表面に、熱酸化膜（ＢＯＴＯＸ）を形成し、前記熱酸化膜（ＢＯＴＯＸ）の直上に、トラップ膜（ＭＳＩＮ）を堆積し、前記トラップ膜（ＭＳＩＮ）の直上に、酸化膜（ＴＯＰＯＸ）を堆積する工程と、
　不揮発性記憶素子形成領域（ＣＥＬＬ）以外の前記酸化膜（ＴＯＰＯＸ）、前記トラップ膜（ＭＳＩＮ）及び前記熱酸化膜（ＢＯＴＯＸ）を選択的に除去する工程と、
　不揮発性情報書換え用の高耐圧用ＰチャネルＭＯＳ型トランジスタ形成領域（ＨＶＰＭＯＳ）及び不揮発性情報書換え用の高耐圧用ＮチャネルＭＯＳ型トランジスタ形成領域（ＨＶＮＭＯＳ）の露出した前記Ｐ型シリコン基板（ＰＳＵＢ）表面に、熱酸化膜（ＨＶＯＸ）を形成する工程と、
　論理用ＰチャネルＭＯＳ型トランジスタ形成領域（ＬＶＰＭＯＳ）及び論理用ＮチャネルＭＯＳ型トランジスタ形成領域（ＬＶＮＭＯＳ）の前記Ｐ型シリコン基板（ＰＳＵＢ）表面に、熱酸化膜（ＬＶＯＸ）を形成する工程と、
　全面にノンドープのポリシリコン（ＰＯＬＹ１）を堆積する工程と、
　フォトリソグラフィー技術とドライエッチングを用いて、少なくとも、前記不揮発性記憶素子形成領域（ＣＥＬＬ）内、前記不揮発性記憶素子形成領域（ＣＥＬＬ）と前記不揮発性情報書換え用の高耐圧用ＮチャネルＭＯＳ型トランジスタ形成領域（ＨＶＮＭＯＳ）間、前記不揮発性情報書換え用の高耐圧用ＮチャネルＭＯＳ型トランジスタ形成領域（ＨＶＮＭＯＳ）と前記不揮発性情報書換え用の高耐圧用ＰチャネルＭＯＳ型トランジスタ形成領域（ＨＶＰＭＯＳ）間、前記不揮発性情報書換え用の高耐圧用ＰチャネルＭＯＳ型トランジスタ形成領域（ＨＶＰＭＯＳ）と前記論理用ＮチャネルＭＯＳ型トランジスタ形成領域（ＬＶＮＭＯＳ）間及び前記論理用ＮチャネルＭＯＳ型トランジスタ形成領域（ＬＶＮＭＯＳ）と前記論理用ＰチャネルＭＯＳ型トランジスタ形成領域（ＬＶＰＭＯＳ）間に、素子分離用の浅溝１を開口する工程と、
　全面にシリコン酸化膜（ＳＧＩＯＸ）を堆積して、開口した前記浅溝１を全て充填する工程と、
　化学的機械的研磨法を用いて、前記ノンドープのポリシリコン（ＰＯＬＹ１）が露出するまで前記シリコン酸化膜（ＳＧＩＯＸ）を除去する工程と、
　全面にノンドープのポリシリコン層（ＰＯＬＹ２）を堆積する工程と、
　を備える不揮発性半導体記憶装置の製造方法。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「Ｐ型シリコン基板（ＰＳＵＢ）」は、補正発明の「ウェハ（４０２）」に相当する。
　また、引用発明の「全面にシリコン酸化膜（ＳＧＩＯＸ）を堆積して、開口した前記浅溝１を全て充填する工程と、　化学的機械的研磨法を用いて、前記ノンドープのポリシリコン（ＰＯＬＹ１）が露出するまで前記シリコン酸化膜（ＳＧＩＯＸ）を除去する工程」によってできる構造は、補正発明の「シャロー分離トレンチ構造（４４６）」に相当する。
　したがって、補正発明と引用発明とは、「ウェハ（４０２）にシャロー分離トレンチ構造（４４６）を製造する半導体装置の製造方法（３００）」である点で一致する。
　
（３−２）引用発明の「熱酸化膜（ＢＯＴＯＸ）を形成し、前記熱酸化膜（ＢＯＴＯＸ）の直上に、トラップ膜（ＭＳＩＮ）を堆積し、前記トラップ膜（ＭＳＩＮ）の直上に、酸化膜（ＴＯＰＯＸ）を堆積する工程」によって得られる積層膜は、補正発明の「多層絶縁−電荷トラッピング−絶縁スタック」に相当するから、引用発明の「Ｐ型シリコン基板（ＰＳＵＢ）表面に、熱酸化膜（ＢＯＴＯＸ）を形成し、前記熱酸化膜（ＢＯＴＯＸ）の直上に、トラップ膜（ＭＳＩＮ）を堆積し、前記トラップ膜（ＭＳＩＮ）の直上に、酸化膜（ＴＯＰＯＸ）を堆積する工程」は、補正発明の「前記ウェハの基板上に多層絶縁−電荷トラッピング−絶縁スタックを形成するステップ（３１０）」に相当する。
　
（３−３）引用発明の「不揮発性記憶素子形成領域（ＣＥＬＬ）」は、補正発明の「ウェハのコア領域」に相当する。
　また、引用発明の「不揮発性記憶素子形成領域（ＣＥＬＬ）以外」の領域、すなわち、「不揮発性情報書換え用の高耐圧用ＰチャネルＭＯＳ型トランジスタ形成領域（ＨＶＰＭＯＳ）」、「不揮発性情報書換え用の高耐圧用ＮチャネルＭＯＳ型トランジスタ形成領域（ＨＶＮＭＯＳ）」、「論理用ＰチャネルＭＯＳ型トランジスタ形成領域（ＬＶＰＭＯＳ）」及び「論理用ＮチャネルＭＯＳ型トランジスタ形成領域（ＬＶＮＭＯＳ）」は、補正発明の「ウェハの周辺領域」に相当する。
　したがって、引用発明の「不揮発性記憶素子形成領域（ＣＥＬＬ）以外の前記酸化膜（ＴＯＰＯＸ）、前記トラップ膜（ＭＳＩＮ）及び前記熱酸化膜（ＢＯＴＯＸ）を選択的に除去する工程」は、補正発明の「ウェハの周辺領域から前記多層絶縁−電荷トラッピング−絶縁スタックを除去するステップ（３１２）とを備え、それによって前記多層絶縁−電荷トラッピング−絶縁スタックを前記ウェハのコア領域に規定」することに相当する。
　
（３−４）引用発明の「不揮発性情報書換え用の高耐圧用ＰチャネルＭＯＳ型トランジスタ形成領域（ＨＶＰＭＯＳ）及び不揮発性情報書換え用の高耐圧用ＮチャネルＭＯＳ型トランジスタ形成領域（ＨＶＮＭＯＳ）の露出した前記Ｐ型シリコン基板（ＰＳＵＢ）表面に、熱酸化膜（ＨＶＯＸ）を形成する工程」及び「論理用ＰチャネルＭＯＳ型トランジスタ形成領域（ＬＶＰＭＯＳ）及び論理用ＮチャネルＭＯＳ型トランジスタ形成領域（ＬＶＮＭＯＳ）の前記Ｐ型シリコン基板（ＰＳＵＢ）表面に、熱酸化膜（ＬＶＯＸ）を形成する工程」は、補正発明の「前記基板の前記周辺領域上にゲート絶縁層を形成するステップ（３１４）」に相当する。
　
（３−５）引用発明の「全面にノンドープのポリシリコン（ＰＯＬＹ１）を堆積する工程」は、補正発明の「前記コア領域の多層絶縁−電荷トラッピング−絶縁スタックと、前記周辺領域の前記ゲート絶縁物との上に第１のポリシリコン層を形成するステップ（３１６）」に相当する。
　
（３−６）引用発明の「素子分離用の浅溝１」は、補正発明の「分離トレンチ」に相当する。
　そして、引用例の「素子分離用の浅溝１」が、「ノンドープのポリシリコン（ＰＯＬＹ１）」、並びに「熱酸化膜（ＢＯＴＯＸ）」、「トラップ膜（ＭＳＩＮ）」及び「酸化膜（ＴＯＰＯＸ）」からなる積層膜、並びに「熱酸化膜（ＨＶＯＸ）」及び「熱酸化膜（ＬＶＯＸ）」を貫通して形成されていることは、そのようにしなければ支障なく素子の分離が行えないことからも、また、引用例の図５５の記載等からも明らかである。
　したがって、引用発明の「『フォトリソグラフィー技術とドライエッチングを用いて、少なくとも、前記不揮発性記憶素子形成領域（ＣＥＬＬ）内』、『前記不揮発性情報書換え用の高耐圧用ＮチャネルＭＯＳ型トランジスタ形成領域（ＨＶＮＭＯＳ）と前記不揮発性情報書換え用の高耐圧用ＰチャネルＭＯＳ型トランジスタ形成領域（ＨＶＰＭＯＳ）間、前記不揮発性情報書換え用の高耐圧用ＰチャネルＭＯＳ型トランジスタ形成領域（ＨＶＰＭＯＳ）と前記論理用ＮチャネルＭＯＳ型トランジスタ形成領域（ＬＶＮＭＯＳ）間及び前記論理用ＮチャネルＭＯＳ型トランジスタ形成領域（ＬＶＮＭＯＳ）と前記論理用ＰチャネルＭＯＳ型トランジスタ形成領域（ＬＶＰＭＯＳ）間に、素子分離用の浅溝１を開口する工程』」は、補正発明の「分離トレンチを、コア領域の第１のポリシリコン層および多層絶縁−電荷トラッピング−絶縁スタックを貫通して、ならびに周辺領域の第１のポリシリコン層およびゲート絶縁層を貫通して、基板に同時形成するステップ（３１８）」に相当する。
　
（３−７）引用発明の「全面にシリコン酸化膜（ＳＧＩＯＸ）を堆積して、開口した前記浅溝１を全て充填する工程と、　化学的機械的研磨法を用いて、前記ノンドープのポリシリコン（ＰＯＬＹ１）が露出するまで前記シリコン酸化膜（ＳＧＩＯＸ）を除去する工程」は、補正発明の「前記分離トレンチを絶縁物で充填するステップ（３２６）」に相当する。
　
（３−８）引用発明の「全面にノンドープのポリシリコン層（ＰＯＬＹ２）を堆積する工程」は、補正発明の「第１のポリシリコン層と充填したトレンチとの上に第２のポリシリコン層を形成するステップ（３３２）」に相当する。
　
（３−９）以上を総合すると、補正発明と引用発明とは、
　
　「ウェハ（４０２）にシャロー分離トレンチ構造（４４６）を製造する半導体装置の製造方法（３００）であって、
　前記ウェハの基板上に多層絶縁−電荷トラッピング−絶縁スタックを形成するステップ（３１０）と、
　ウェハの周辺領域から前記多層絶縁−電荷トラッピング−絶縁スタックを除去するステップ（３１２）とを備え、それによって前記多層絶縁−電荷トラッピング−絶縁スタックを前記ウェハのコア領域に規定し、さらに、
　前記基板の前記周辺領域上にゲート絶縁層を形成するステップ（３１４）と、
　前記コア領域の多層絶縁−電荷トラッピング−絶縁スタックと、前記周辺領域の前記ゲート絶縁物との上に第１のポリシリコン層を形成するステップ（３１６）と、
　分離トレンチを、コア領域の第１のポリシリコン層および多層絶縁−電荷トラッピング−絶縁スタックを貫通して、ならびに周辺領域の第１のポリシリコン層およびゲート絶縁層を貫通して、基板に同時形成するステップ（３１８）とを備え、さらに、
　前記分離トレンチを絶縁物で充填するステップ（３２６）と、
　第１のポリシリコン層と充填したトレンチとの上に第２のポリシリコン層を形成するステップ（３３２）とを備える、半導体装置の製造方法。」
　
　である点で一致し、次の点で相違する。
　
（相違点１）
　補正発明は、「前記周辺領域の分離トレンチの開口幅が前記コア領域の分離トレンチの開口幅よりも大きくなるように分離トレンチを規定」しているのに対して、引用発明は、補正発明の「分離トレンチ」に相当する「素子分離用の浅溝１」について、そのような特定がなされていない点。
　
（相違点２）
　補正発明は、「分離トレンチをコア領域および周辺領域に同時形成した後に、分離トレンチの底部に対応する基板にドーパントイオン種を注入するステップ（３７０）」を備え、「前記分離トレンチを絶縁物で充填するステップ（３２６）」を、「基板にドーパントイオン種を注入した後に」行っているのに対して、引用発明は、そのような工程を備えていない点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
（４−１−１）引用例の図５６〜５８には、各々６個の「素子分離用の浅溝１」が記載されているが、これらの図を参照すると、「不揮発性情報書換え用の高耐圧用ＮチャネルＭＯＳ型トランジスタ形成領域（ＨＶＮＭＯＳ）」と「不揮発性情報書換え用の高耐圧用ＰチャネルＭＯＳ型トランジスタ形成領域（ＨＶＰＭＯＳ）」間、「不揮発性情報書換え用の高耐圧用ＰチャネルＭＯＳ型トランジスタ形成領域（ＨＶＰＭＯＳ）」と「論理用ＮチャネルＭＯＳ型トランジスタ形成領域（ＬＶＮＭＯＳ）」間及び「論理用ＮチャネルＭＯＳ型トランジスタ形成領域（ＬＶＮＭＯＳ）」と「論理用ＰチャネルＭＯＳ型トランジスタ形成領域（ＬＶＰＭＯＳ）」間に設けられている「素子分離用の浅溝１」の開口幅の方が、「不揮発性記憶素子形成領域（ＣＥＬＬ）」内に設けられている「素子分離用の浅溝１」の開口幅よりも明らかに大きいことが見て取れるから、引用発明においても、補正発明のように、「前記周辺領域の分離トレンチの開口幅が前記コア領域の分離トレンチの開口幅よりも大きくなるように分離トレンチを規定」しているものと認められる。
　したがって、相違点１は存在しない。
　
（４−１−２）相違点１については以上のとおりであるが、仮に、引用発明が、補正発明のように、「前記周辺領域の分離トレンチの開口幅が前記コア領域の分離トレンチの開口幅よりも大きくなるように分離トレンチを規定」しているとまではいえず、相違点１が存在する場合についても予備的に検討する。
　一般に、半導体集積回路装置において、高い集積度を得るために、メモリセルが形成される領域の分離トレンチの開口幅を、他の領域の分離トレンチの開口幅よりも小さくすることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例１及び２にも記載されているように、当業者における周知技術である。
　
ａ．周知例１：特開２０００−１２６７８号公報
　上記周知例１には、図１０とともに次の記載がある。
　
　「【０００６】
一般に、メモリ回路領域では集積度を上げるため、素子の存在する活性領域のみならずトレンチの領域も小さく製作されなければならない。よって、ロジック回路領域でのトレンチよりもメモリ回路領域でのトレンチの方が、幅が狭く形成される。図１０は、トランジスタを省略してトレンチのみを示した端面図であり、ロジック回路領域５に形成されたトレンチ２００よりもメモリ回路領域４に形成されたトレンチ２の方が、幅が狭い
　
　上記記載及び図１０の記載から、上記周知例１には、半導体集積回路装置において、メモリセルが形成される領域（メモリ回路領域４）の分離トレンチの開口幅を、他の領域（ロジック経路領域５）の分離トレンチの開口幅よりも小さくすることが記載されているものと認められる。
　
ｂ．周知例２：特開２０００−３２３５６４号公報
　上記周知例２には、図４とともに、次の記載がある。
　
　「【０００２】
【従来の技術】フラッシュメモリ等の半導体装置が微細化するに伴い、半導体装置内に形成されている多数のトランジスタ素子間を電気的に分離する必要がある
（途中略）
【０００４】
そこで、素子間分離領域の占有面積を縮小するために、半導体基板に素子分離溝（トレンチ）を形成し、この素子分離溝内にシリコン酸化膜などの誘電体材料を埋め込むトレンチアイソレーション技術が注目されるようになった
【０００５】
ここで、このトレンチアイソレーション技術を使用して、半導体装置（フラッシュメモリ）を製造するための従来の製造方法を図４（ａ）〜（ｃ）を用いて説明する
（途中略）
【００１１】
このようにして作成した半導体装置では，メモリセル領域５２内に形成された分離幅の狭い第１の素子分離溝６２と、周辺回路領域５４内に形成された分離幅の広い第２素子分離溝６４との間で、溝の深さが同じになっている
　
　上記記載及び図４の記載から、上記周知例２には、フラッシュメモリにおいて、メモリセルが形成される領域（メモリセル領域５２）の分離トレンチの開口幅を、他の領域（周辺回路領域５４）の分離トレンチの開口幅よりも小さくすることが記載されているものと認められる。
　
（４−１−３）そして、高い集積度を得るということは、メモリをはじめとする半導体集積回路装置の技術分野における不断の技術課題ともいえるものであるから、引用発明に接した当業者であれば、高い集積度を得るために、上記周知技術を適用して、「不揮発性記憶素子形成領域（ＣＥＬＬ）」内に設けられている「素子分離用の浅溝１」の開口幅を、「不揮発性情報書換え用の高耐圧用ＮチャネルＭＯＳ型トランジスタ形成領域（ＨＶＮＭＯＳ）」と「不揮発性情報書換え用の高耐圧用ＰチャネルＭＯＳ型トランジスタ形成領域（ＨＶＰＭＯＳ）」間、「不揮発性情報書換え用の高耐圧用ＰチャネルＭＯＳ型トランジスタ形成領域（ＨＶＰＭＯＳ）」と「論理用ＮチャネルＭＯＳ型トランジスタ形成領域（ＬＶＮＭＯＳ）」間及び「論理用ＮチャネルＭＯＳ型トランジスタ形成領域（ＬＶＮＭＯＳ）」と「論理用ＰチャネルＭＯＳ型トランジスタ形成領域（ＬＶＰＭＯＳ）」間に設けられている「素子分離用の浅溝１」の開口幅よりも小さくすること、すなわち、補正発明のように、「前記周辺領域の分離トレンチの開口幅が前記コア領域の分離トレンチの開口幅よりも大きくなるように分離トレンチを規定」する構成とすることは、適宜なし得たことである。
　したがって、仮に相違点１が存在する場合であっても、当該相違点１は、当業者が適宜なし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
（４−２−１）一般に、半導体集積回路装置の製造方法において、分離部分におけるリークを少なくして分離を良好に行うために、トレンチを形成した後に不純物イオン（ドーパントイオン種）を注入し、その後、当該トレンチを絶縁物で充填することは、例えば、本願の優先権主張に日前に日本国内において頒布された刊行物である下記周知例３及び４にも記載されているように、当業者における周知技術である。
　
ａ．周知例３：特開２００３−３３８５６６号公報
　上記周知例３には、図３〜８とともに次の記載がある。
　
　「【００４３】
次に、上述のように構成された第１の実施形態に係るＮＯＲ型フラッシュメモリを製造する方法について説明する。
（途中略）
【００４９】その後、周辺領域を覆いフラッシュメモリセル部のみを露出させるレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしてエッチングを行う。フラッシュメモリセル部内においては、シリコン窒化膜２２、シリコン酸化膜５及びサイドウォール８もマスクとして機能するため、これらに覆われていない半導体基板１のみがエッチングされる。
この結果、図８に示すように、溝２１が形成される。更に、レジスト膜、シリコン窒化膜２２、シリコン酸化膜５及びサイドウォール８をマスクとしてボロンイオンを溝２１の底部にイオン注入することにより、チャネルストップ拡散層７を形成する。このときのドーズ量は、例えば５×１０
１２
乃至１×１０
１３
ｃｍ
−２
程度であり、加速電圧は、例えば２０乃至４０ｋｅＶであり、傾斜角度（入射角度）は、例えば０°である。その後、レジスト膜を除去し、例えばＣＶＤ法により層間絶縁膜９を全面に形成し、更に、配線（図示せず）の形成等を行う。
　
　上記記載及び図８の記載から、上記周知例３には、ＮＯＲ型フラッシュメモリの製造方法において、トレンチ（溝２１）を形成した後に不純物イオン（ボロンイオン）を注入し、その後、当該トレンチを絶縁物（層間絶縁膜９）で充填することが記載されているものと認められる。
　
ｂ．周知例４：特開２００４−８７８４３号公報
　上記周知例４には、図２〜１０とともに次の記載がある。
　
　「【発明の属する技術分野】
本発明は、半導体装置に関するもので、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（電気的消去、書き込み可能な半導体メモリ）に適用される。」
　「【００５１】
図２乃至図１０は、本発明の第１実施の形態に関わるＮＡＮＤ型フラッシュメモリの製造方法の一例を示している
（途中略）
【００５５】
次に、図４に示すように、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法などのドライエッチング法を用いて、レジスト膜１５をマスクに、多結晶シリコン膜１４、酸化シリコン膜１２，１３及びシリコン基板１１を、順次、エッチングする。その結果、多結晶シリコン膜１４には、フローティングゲート電極を形成するために必要なスリットが形成される。
【００５６】
また、このエッチングにより、シリコン基板１１内には、トレンチ１６Ａ，１６Ｂが形成される
（途中略）
【００６０】
この後、イオン注入法を用いて、レジスト膜１５をマスクに、トレンチ１６Ａ，１６Ｂの底部のシリコン基板１１内に、反転防止層（例えば、ｐ型不純物領域）１７を形成する。
【００６１】
次に、図５に示すように、プラズマＣＶＤ法を用いて、トレンチ１６Ａ，１６Ｂを完全に満たす酸化シリコン膜１８を形成する。
　
　上記記載並びに図４及び５の記載から、上記周知例４には、ＮＡＮＤ型フラッシュメモリの製造方法において、トレンチトレンチ１６Ａ，１６Ｂを形成した後に不純物イオン（ｐ型不純物）を注入し、その後、当該トレンチ１６Ａ，１６Ｂを絶縁物酸化シリコン膜１８で充填することが記載されているものと認められる。
　
（４−２−２）そして、シャロー分離トレンチ構造を含めた素子分離構造を形成するに際して、分離部分におけるリークを少なくして分離を良好に行なうことは、当業者が当然に念頭に置いている技術課題であるから、引用発明に接した当業者であれば、分離部分におけるリークを少なくして分離を良好に行なうために、「素子分離用の浅溝１を開口する工程」の後に不純物イオンを注入し、その後、「全面にシリコン酸化膜（ＳＧＩＯＸ）を堆積して、開口した前記浅溝１を全て充填する工程」を実行すること、すなわち、補正発明のように、「分離トレンチをコア領域および周辺領域に同時形成した後に、分離トレンチの底部に対応する基板にドーパントイオン種を注入するステップ（３７０）」を備え、「前記分離トレンチを絶縁物で充填するステップ（３２６）」を、「基板にドーパントイオン種を注入した後に」行う構成とすることは、容易になし得たことである。
　したがって、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３）判断についてのまとめ
　補正発明と引用発明との相違点については、以上のとおりであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
（５）独立特許要件についてのまとめ
　以上検討したとおり、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２３年１１月４日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項１〜６に係る発明は、平成２２年８月２日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜６に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００４−２４７６３３号公報（引用例）には、上記第２．４．（２）に記載したとおりの事項及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的事項を付加した発明である補正発明は、上記第２．４．において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。