(57)【要約】【課題】低電圧で動作可能な位相補間器を提供する。【解決手段】初期化回路７１０は、第１信号Ｓ１と第２信号Ｓ２がともに第１レベルである期間、キャパシタＣ１の電圧ＶＣ１を初期化する。複数の回路ユニット７２０は、中間ライン７０６と第２ライン７０４の間に並列に接続される。出力回路７３０は、キャパシタＣ１の電圧ＶＣ１が所定のしきい値ＶＴＨとクロスすると、レベルが変化する出力信号ＳＯＵＴを生成する。各回路ユニット７２０は、中間ライン７０６と第２ライン７０４の間に直列に設けられる抵抗Ｒｇおよび第１経路７２４と、第１経路７２４と並列な第２経路７２６を含む。第１経路７２４は、第１信号Ｓ１が第２レベルであり、かつ入力コードの対応するビットが第１値であるときオンとなるよう構成され、第２経路７２６は、第２信号Ｓ２が第２レベルであり、かつ入力コードの対応するビットが第２値であるときオンとなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１レベルから第２レベルに遷移する第１信号を受ける第１入力ノードと、
前記第１信号から遅延して、前記第１レベルから前記第２レベルに遷移する第２信号を受ける第２入力ノードと、
第１電圧が供給される第１ラインと、
第２電圧が供給される第２ラインと、
中間ラインと、
一端が前記中間ラインと接続されるキャパシタと、
前記第１信号と前記第２信号がともに前記第１レベルである期間、前記キャパシタの電圧を初期化する初期化回路と、
入力コードの複数のビットに対応し、前記中間ラインと前記第２ラインの間に並列に接続された複数の回路ユニットと、
前記キャパシタの電圧が所定のしきい値とクロスすると、レベルが変化する出力信号を生成する出力回路と、
を備え、
各回路ユニットは、
前記中間ラインと前記第２ラインの間に直列に設けられる抵抗および第１経路と、
前記第１経路と並列に設けられる第２経路と、
を含み、
前記第１経路は、前記第１信号が前記第２レベルであり、かつ前記入力コードの対応するビットが第１値であるときオンとなるよう構成され、前記第２経路は、前記第２信号が前記第２レベルであり、かつ前記入力コードの対応するビットが第２値であるときオンとなるように構成されることを特徴とする位相補間器。
【請求項２】
前記第１経路および前記第２経路はそれぞれ、第１スイッチおよび第２スイッチを含み、
前記第１経路の前記第１スイッチには、前記第１信号が入力され、
前記第２経路の前記第１スイッチには、前記第２信号が入力され、
前記第１経路の前記第２スイッチには、前記入力コードの対応するビットが入力され、
前記第２経路の前記第２スイッチには、前記入力コードの対応するビットの相補信号が入力されることを特徴とする請求項１に記載の位相補間器。
【請求項３】
前記第２スイッチは、前記第１スイッチと前記抵抗の間に設けられることを特徴とする請求項２に記載の位相補間器。
【請求項４】
前記第１経路および前記第２経路はそれぞれ、前記第１スイッチを挟んで前記第２スイッチと反対側に設けられた第３スイッチをさらに含み、
前記第１経路の前記第３スイッチには、前記入力コードの対応するビットが入力され、
前記第２経路の前記第３スイッチには、前記入力コードの対応するビットの相補信号が入力されることを特徴とする請求項２または３に記載の位相補間器。
【請求項５】
前記抵抗の一端は前記第２ラインと接続され、前記第１経路は、前記抵抗の他端と前記中間ラインの間に設けられることを特徴とする請求項１に記載の位相補間器。
【請求項６】
前記抵抗の一端は前記中間ラインと接続され、前記第１経路は、前記抵抗の他端と前記第２ラインの間に設けられることを特徴とする請求項１に記載の位相補間器。
【請求項７】
前記初期化回路は、
前記第１ラインと前記中間ラインの間に設けられる初期化トランジスタと、
前記第１信号と前記第２信号がともに前記第１レベルである期間、前記初期化トランジスタをオンする論理ゲートと、
を含むことを特徴とする請求項１から６のいずれかに記載の位相補間器。
【請求項８】
前記キャパシタは可変キャパシタであることを特徴とする請求項１から７のいずれかに記載の位相補間器。
【請求項９】
Ｎ個（Ｎ≧２）のステージを備え、各ステージは、第１位相補間器および第２位相補間器を含み、
ｉ番目（１≦ｉ≦Ｎ−１）のステージの前記第１位相補間器の出力ノードは、（ｉ＋１）番目のステージの前記第１位相補間器および前記第２位相補間器それぞれの第１入力ノードと接続され、
ｉ番目のステージの前記第２位相補間器の出力ノードは、（ｉ＋１）番目のステージの前記第１位相補間器および前記第２位相補間器それぞれの第２入力ノードと接続され、
前記第１位相補間器および前記第２位相補間器はそれぞれ、前記第１入力ノードに第１信号を、前記第２入力ノードに第２信号を受け、制御データに応じたタイミングにエッジを有する出力信号を生成可能に構成され、
前記第１位相補間器および前記第２位相補間器は、請求項１から８のいずれかに記載の位相補間器を含むことを特徴とするタイミング発生器。
【請求項１０】
セット信号を生成するセット信号発生器と、
リセット信号を生成するリセット信号発生器と、
を備え、
前記セット信号発生器と前記リセット信号発生器の少なくとも一方は、請求項９に記載のタイミング発生器を含み、
前記セット信号発生器の出力信号に応じて第１レベル、前記リセット信号発生器の出力信号に応じて第２レベルに遷移するパルス信号を出力することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相補間器に関する。
【背景技術】
【０００２】
半導体集積回路（以下、ＩＣ）において、２つの信号の位相を内分して得られる中間的な位相を生成するために、位相補間器が利用される。信号の位相は、その信号のエッジで対応付けられる（特許文献１〜９参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２７３０４８号公報
【特許文献２】特開２００２−１９０７２４号公報
【特許文献３】特開２００３−８７１１３号公報
【特許文献４】特開２００６−３１９９６６号公報
【特許文献５】特開２００１−３３９２８０号公報
【特許文献６】特開２０１１−２５９２８６号公報
【特許文献７】特開２０１３−４６２７１号公報
【特許文献８】特開２０１２−２３１３８９４号公報
【特許文献９】国際公開ＷＯ２０１２／１６７２３９号公報
【非特許文献】
【０００４】
【非特許文献１】Aravind Tharayil Narayanan et al.,、"A Fractional-N Sub-Sampling PLL using a Pipelined Phase-Interpolator With an FoM of .250 dB"、IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 51, NO. 7, JULY 2016
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、従来と異なる位相補間器の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、位相補間器に関する。位相補間器は、第１レベルから第２レベルに遷移する第１信号を受ける第１入力ノードと、第１信号から遅延して、第１レベルから第２レベルに遷移する第２信号を受ける第２入力ノードと、第１電圧が供給される第１ラインと、第２電圧が供給される第２ラインと、中間ラインと、一端が中間ラインと接続されるキャパシタと、第１信号と第２信号がともに第１レベルである期間、キャパシタの電圧を初期化する初期化回路と、入力コードの複数のビットに対応し、中間ラインと第２ラインの間に並列に接続された複数の回路ユニットと、キャパシタの電圧が所定のしきい値とクロスすると、レベルが変化する出力信号を生成する出力回路と、を備える。各回路ユニットは、中間ラインと第２ラインの間に直列に設けられる抵抗および第１経路と、第１経路と並列に設けられる第２経路と、を含む。第１経路は、第１信号が第２レベルであり、かつ入力コードの対応するビットが第１値であるときオンとなるよう構成され、第２経路は、第２信号が第２レベルであり、かつ入力コードの対応するビットが第２値であるときオンとなるように構成される。
【０００７】
この態様によると、第１信号に対する第２信号の遅延時間をＴＰ、回路ユニットの個数をＮとするとき、出力信号の位相を、ＴＰ／Ｎを単位遅延幅として制御できる。
【０００８】
キャパシタの充電電流あるいは放電電流（充放電電流と総称する）を規定する電流源が不要であるため、一実施の形態において、低電圧動作が可能となる。
【０００９】
また電流源を用いる構成では、電流源をバイアスするバイアス回路が必要であり、動作開始時の遅延が問題となり得る。一方、この態様ではバイアス回路が不要であるため、一実施の形態において、動作開始時にバイアス回路の起動を待たずに位相補間動作が可能となる。
【００１０】
また抵抗や電流源を用いず、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのみでキャパシタを放電（あるいは充電）する構成では、ＭＯＳトランジスタのゲート長Ｌにもとづいて充放電電流を規定する必要があるが、この場合、電流を小さくするためにゲート長Ｌを大きくするとゲート容量が大きくなり、消費電力が増大する。一方、ＭＯＳトランジスタのチャネル幅Ｗにもとづいて充放電電流を調節する手法をとることも可能であるが、電流を小さくするためにチャネル幅Ｗを小さくすることは、バラツキ増大を招き、性能が低下することになる。加えて、チャネル幅Ｗの最小幅には、プロセス製造上の限界がある。そのため、ＭＯＳＦＥＴのパラメータＷ／Ｌのみによる充放電電流の設計手法では、低消費電力と高性能を両立することは難しい。これに対して、この態様では、抵抗によって充放電電流を規定することができる。したがって一実施の形態において、第１スイッチのゲート容量を小さくすることも可能であり、消費電力を低減できる。
【００１１】
さらには、キャパシタの容量と抵抗の抵抗値の両方をパラメータとした回路設計が可能であるため、精度、回路面積、消費電力などのバランスを考慮した設計が可能となる。
【００１２】
第１経路および第２経路はそれぞれ、第１スイッチおよび第２スイッチを含んでもよい。第１経路の第１スイッチには、第１信号が入力され、第２経路の第１スイッチには、第２信号が入力され、第１経路の第２スイッチには、入力コードの対応するビットが入力され、第２経路の第２スイッチには、入力コードの対応するビットの相補信号が入力されてもよい。
【００１３】
第２スイッチは、第１スイッチと抵抗の間に設けられてもよい。これにより、逆の場合に比べて、ＤＮＬ（微分非直線性誤差）、ＩＮＬ（積分非直線性誤差）を改善できる。
【００１４】
第１経路および第２経路はそれぞれ、第１スイッチを挟んで第２スイッチと反対側に設けられた第３スイッチをさらに含んでもよい。第１経路の第３スイッチには、入力コードの対応するビットが入力され、第２経路の第３スイッチには、入力コードの対応するビットの相補信号が入力されてもよい。
これにより、抵抗側および中間ライン側両方に対するクロックフィードスルーおよびチャージインジェクションの影響を抑制でき、ＤＮＬ（微分非直線性誤差）、ＩＮＬ（積分非直線性誤差）をさらに小さくできる。
【００１５】
抵抗の一端は第２ラインと接続され、第１経路は、抵抗の他端と中間ラインの間に設けられてもよい。
【００１６】
抵抗の一端は中間ラインと接続され、第１経路は、抵抗の他端と第２ラインの間に設けられてもよい。
【００１７】
初期化回路は、第１ラインと中間ラインの間に設けられる初期化トランジスタと、第１信号と第２信号がともに第１レベルである期間、初期化トランジスタをオンする論理ゲートと、を含んでもよい。
【００１８】
キャパシタは可変キャパシタであってもよい。キャパシタの他端は接地されてもよい。
【００１９】
本発明の別の態様はタイミング発生器に関する。タイミング発生器は、複数の上述した位相補間器の組み合わせで構成される。タイミング発生器は、Ｎ個（Ｎ≧２）のステージを備え、各ステージは、第１位相補間器および第２位相補間器を含む。ｉ番目（１≦ｉ≦Ｎ−１）のステージの第１位相補間器の出力ノードは、（ｉ＋１）番目のステージの第１位相補間器および第２位相補間器それぞれの第１入力ノードと接続される。ｉ番目のステージの第２位相補間器の出力ノードは、（ｉ＋１）番目のステージの第１位相補間器および第２位相補間器それぞれの第２入力ノードと接続される。第１位相補間器および第２位相補間器はそれぞれ、第１入力ノードに第１信号を、第２入力ノードに第２信号を受け、制御データに応じたタイミングにエッジを有する出力信号を生成可能に構成される。
【００２０】
この態様によれば、各ステージにおける分解能Ｋを設計パラメータとすることができ、この分解能Ｋとステージの個数Ｎに応じて、タイミング発生器全体としての分解能を規定できる。理論上は、基準信号の周波数に制限されずに、無限に高い時間分解能を得ることができる。またエッジにタイミング情報を有する信号がマルチプレクサ（アナログスイッチ）を通過しないため、高精度なタイミング制御が可能となる。また、各ステージの分解能Ｋを調整することで、ステージの個数Ｎを抑える設計が可能であり、ステージ数の増加に伴うバラツキの抑制も可能となる。
【００２１】
Ｎ番目のステージでは、第１位相補間器と第２位相補間器の一方が省略されてもよい。これにより回路面積を小さくできる。
【００２２】
ｉ番目（１≦ｉ≦Ｎ−１）のステージにおいて、第１位相補間器と第２位相補間器の出力信号のエッジは、そのステージの時間分解能に相当する時間差を有してもよい。たとえば各ステージにおいて、第１位相補間器と第２位相補間器には、値が１異なるコードが供給されてもよい。これにより、最高の時間分解能を得ることができる。
【００２３】
１番目のステージにおいて、第１位相補間器および第２位相補間器の第１入力ノードには、共通の第１基準信号が入力され、第１位相補間器および第２位相補間器の第２入力ノードには、共通の第２基準信号が入力されてもよい。
【００２４】
１番目のステージにおいて、第１位相補間器の第１入力ノードには第１基準信号が入力され、第１位相補間器の第２入力ノードと第２位相補間器の第１入力ノードには、共通の第２基準信号が入力され、第２位相補間器の第２入力ノードには、第３基準信号が入力されてもよい。
【００２５】
位相補間器は、キャパシタと、（i）第１信号に応じて、第１タイミングの発生後に、制御データに応じた電流量でキャパシタを充電または放電し、(ii)第２信号に応じて、第２タイミングの発生後に、一定の電流量でキャパシタを充電または放電する充放電回路と、キャパシタの電圧がしきい値に達するとレベルが変化する出力信号を生成する出力回路と、を含んでもよい。
【００２６】
ある態様において位相補間器は、第１レベルから第２レベルに遷移する第１信号を受ける第１入力ノードと、第１信号から遅延して、第１レベルから第２レベルに遷移する第２信号を受ける第２入力ノードと、第１電圧が供給される第１ラインと、第２電圧が供給される第２ラインと、中間ラインと、一端が中間ラインと接続されるキャパシタと、第１信号と第２信号がともに第１レベルである期間、キャパシタの電圧を初期化する初期化回路と、入力コードの複数のビットに対応し、中間ラインと第２ラインの間に並列に接続された複数の回路ユニットと、キャパシタの電圧が所定のしきい値とクロスすると、レベルが変化する出力信号を生成する出力回路と、を備える。各回路ユニットは、中間ラインと第２ラインの間に直列に設けられる抵抗および第１経路と、第１経路と並列に設けられる第２経路と、を含む。第１経路は、第１信号が第２レベルであり、かつ入力コードの対応するビットが第１値であるときオンとなるよう構成され、第２経路は、第２信号が第２レベルであり、かつ入力コードの対応するビットが第２値であるときオンとなるように構成される。
【００２７】
この態様によると、第１信号に対する第２信号の遅延時間をＴＰ、回路ユニットの個数をＮとするとき、出力信号の位相を、ＴＰ／Ｎを単位遅延幅として制御できる。
【００２８】
キャパシタの充電電流あるいは放電電流（充放電電流と総称する）を規定する電流源が不要であるため、一実施の形態において、低電圧動作が可能となる。
【００２９】
また電流源を用いる構成では、電流源をバイアスするバイアス回路が必要であり、動作開始時の遅延が問題となり得る。一方、この態様ではバイアス回路が不要であるため、一実施の形態において、動作開始時にバイアス回路の起動を待たずに位相補間動作が可能となる。
【００３０】
また抵抗や電流源を用いず、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのみでキャパシタを放電（あるいは充電）する構成では、ＭＯＳトランジスタのゲート長Ｌにもとづいて充放電電流を規定する必要があるが、この場合、電流を小さくするためにゲート長Ｌを大きくするとゲート容量が大きくなり、消費電力が増大する。一方、ＭＯＳトランジスタのチャネル幅Ｗにもとづいて充放電電流を調節する手法をとることも可能であるが、電流を小さくするためにチャネル幅Ｗを小さくすることは、バラツキ増大を招き、性能が低下することになる。加えて、チャネル幅Ｗの最小幅には、プロセス製造上の限界がある。そのため、ＭＯＳＦＥＴのパラメータＷ／Ｌのみによる充放電電流の設計手法では、低消費電力と高性能を両立することは難しい。これに対して、この態様では、抵抗によって充放電電流を規定することができる。したがって一実施の形態において、第１スイッチのゲート容量を小さくすることも可能であり、消費電力を低減できる。
【００３１】
さらには、キャパシタの容量と抵抗の抵抗値の両方をパラメータとした回路設計が可能であるため、精度、回路面積、消費電力などのバランスを考慮した設計が可能となる。
【００３２】
第１経路および第２経路はそれぞれ、第１スイッチおよび第２スイッチを含んでもよい。第１経路の第１スイッチには、第１信号が入力され、第２経路の第１スイッチには、第２信号が入力され、第１経路の第２スイッチには、入力コードの対応するビットが入力され、第２経路の第２スイッチには、入力コードの対応するビットの相補信号が入力されてもよい。
【００３３】
第２スイッチは、第１スイッチと抵抗の間に設けられてもよい。これにより、逆の場合に比べて、ＤＮＬ（微分非直線性誤差）、ＩＮＬ（積分非直線性誤差）を改善できる。
【００３４】
第１経路および第２経路はそれぞれ、第１スイッチを挟んで第２スイッチと反対側に設けられた第３スイッチをさらに含んでもよい。第１経路の第３スイッチには、入力コードの対応するビットが入力され、第２経路の第３スイッチには、入力コードの対応するビットの相補信号が入力されてもよい。
これにより、抵抗側および中間ライン側両方に対するクロックフィードスルーおよびチャージインジェクションの影響を抑制でき、ＤＮＬ（微分非直線性誤差）、ＩＮＬ（積分非直線性誤差）をさらに小さくできる。
【００３５】
抵抗の一端は第２ラインと接続され、第１経路は、抵抗の他端と中間ラインの間に設けられてもよい。
【００３６】
抵抗の一端は中間ラインと接続され、第１経路は、抵抗の他端と第２ラインの間に設けられてもよい。
【００３７】
初期化回路は、第１ラインと中間ラインの間に設けられる初期化トランジスタと、第１信号と第２信号がともに第１レベルである期間、初期化トランジスタをオンする論理ゲートと、を含んでもよい。
【００３８】
キャパシタは可変キャパシタであってもよい。キャパシタの他端は接地されてもよい。
【００３９】
本発明の別の態様は、半導体集積回路に関する。半導体集積回路は、遅延パルス発生器を備える。遅延パルス発生器は、セット信号を生成するセット信号発生器と、リセット信号を生成するリセット信号発生器と、を備えてもよい。セット信号発生器とリセット信号発生器の少なくとも一方は、上述のいずれかのタイミング発生器を含んでもよい。遅延パルス発生器は、セット信号発生器の出力信号に応じて第１レベル、リセット信号発生器の出力信号に応じて第２レベルに遷移するパルス信号を出力してもよい。
【００４０】
パルス信号は、パルス幅変調信号であってもよい。両側のエッジを変調する場合、セット信号発生器とリセット信号発生器の両方を、上述のタイミング発生器で構成してもよい。片側のエッジのみを変調する場合、セット信号発生器とリセット信号発生器の一方のみを、上述のタイミング発生器で構成し、他方は固定遅延回路で構成してもよい。
【００４１】
半導体集積回路は、Ｄ級アンプのコントローラ、ＤＣ／ＤＣコンバータのコントローラ、ＬＥＤドライバのコントローラ、モータのコントローラであってもよい。
【００４２】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【００４３】
さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【発明の効果】
【００４４】
本発明のある態様によれば、従来と異なる位相補間器を提供できる。
【図面の簡単な説明】
【００４５】
【図１】第１の実施の形態に係る位相補間器の回路図である。
【図２】第１実施例に係る位相補間器の回路図である。
【図３】図３（ａ）〜（ｃ）は、出力回路の構成例の回路図である。
【図４】出力回路の別の構成例の回路図である。
【図５】出力回路の別の構成例の回路図である。
【図６】キャパシタの構成例の回路図である。
【図７】位相補間器の動作波形図である。
【図８】図８（ａ）、（ｂ）は、位相補間器の動作を説明する等価回路図である。
【図９】位相補間器の動作の制御コードの依存性を説明する図である。
【図１０】第１の比較技術に係る位相補間器の簡略化された回路図である。
【図１１】第２の比較技術に係る位相補間器の簡略化された回路図である。
【図１２】第１実施例に係る位相補間器の回路図である。
【図１３】第２実施例に係る位相補間器の回路図である。
【図１４】図１４（ａ）〜（ｃ）は、第１〜第３実施例に係る位相補間器それぞれの動作波形図である。
【図１５】図１５（ａ）、（ｂ）は、第１〜第３実施例に係る位相補間器それぞれの、入力コードと遅延量の関係を示す図である。
【図１６】図１６（ａ）は、第１〜第３実施例に係る位相補間器それぞれのＤＮＬを示す図であり、図１６（ｂ）は、第１〜第３実施例に係る位相補間器それぞれのＩＮＬを示す図である。
【図１７】第２の実施の形態に係る位相補間器の回路図である。
【図１８】第４実施例に係る位相補間器の回路図である。
【図１９】第５実施例に係る位相補間器の回路図である。
【図２０】第３の実施の形態に係る位相補間器の回路図である。
【図２１】第６実施例に係る位相補間器の回路図である。
【図２２】図２１の位相補間器の動作波形図である。
【図２３】図２３（ａ）〜（ｃ）は、従来のタイミング発生器の回路図である。
【図２４】図２４（ａ）、（ｂ）は、従来の位相補間器を用いたタイミング発生器の回路図である。
【図２５】実施の形態に係るタイミング発生器のブロック図である。
【図２６】位相補間器の基本動作を説明する図である。
【図２７】図２５のタイミング発生器の動作波形図である。
【図２８】図２５のタイミング発生器のパイプライン動作を説明する図である。
【図２９】第１変形例に係るタイミング発生器の回路図である。
【図３０】タイミング発生器を用いた遅延パルス発生器の回路図である。
【図３１】デジタル制御のスイッチング電源のブロック図である。
【図３２】モータ駆動システムのブロック図である。
【図３３】図３３（ａ）、（ｂ）は、オーディオ回路のブロック図である。
【図３４】発光装置のブロック図である。
【発明を実施するための形態】
【００４６】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００４７】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
【００４８】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
【００４９】
（第１の実施の形態）
図１は、第１の実施の形態に係る位相補間器７００の回路図である。位相補間器７００は、第１入力ノードＩＮ１、第２入力ノードＩＮ２および出力ノードＯＵＴを有する。２つの入力ノードＩＮ１，ＩＮ２には、第１タイミングφＡにエッジを有する第１信号Ｓ１と、第２タイミングφＢにエッジを有する第２信号Ｓ２が入力される。位相補間器７００は、入力コードＤＣＮＴに応じたタイミングφＯＵＴにエッジを有する出力信号ＳＯＵＴを生成し、出力ノードＯＵＴから出力する。ここでは理解の容易化のために、第１タイミングφＡは、第２タイミングφＢに先行するものとし、それらの時間差をＴＰとする。この時間差ＴＰを基準時間ＴＰとも称する。また、この実施の形態ではタイミング（位相）を規定するエッジは、ポジエッジ（立ち上がりエッジ、リーディングエッジ）とする。
【００５０】
位相補間器７００は、第１ライン７０２、第２ライン７０４、中間ライン７０６、キャパシタＣ１、初期化回路７１０、複数の回路ユニット７２０＿１〜７２０＿Ｎ、出力回路７３０および入力バッファ７４０を備える。回路ユニット７２０の個数Ｎは、位相補間器７００の階調数（時間分解能）、言い換えれば入力コードＤＣＮＴの階調数に対応しており、入力コードＤＣＮＴをサーモメータコードで表記したときのビット数と等しい。
【００５１】
第１ライン７０２には第１電圧が、第２ライン７０４には第２電圧が供給されている。本実施の形態において第１電圧は電源電圧ＶＤＤ、第２電圧は接地電圧ＶＳＳ（ＶＧＮＤ）であり、したがって第１ライン７０２は電源ライン、第２ライン７０４は接地ラインとなる。
【００５２】
キャパシタＣ１の一端は中間ライン７０６と接続され、他端は接地されてその電位が固定されている。
【００５３】
初期化回路７１０は、第１ライン７０２と中間ライン７０６の間に設けられ、第１信号Ｓ１と第２信号Ｓ２がともに第１レベル（ローレベル）である期間、キャパシタＣ１の電圧（キャパシタ電圧ＶＣ１という）を初期化する。ここでは初期化電圧は、第１ライン７０２の電源電圧ＶＤＤである。
【００５４】
複数の回路ユニット７２０＿１〜７２０＿Ｎは、中間ライン７０６と第２ライン７０４の間に並列に接続される。複数の回路ユニット７２０＿１〜７２０＿Ｎは、キャパシタＣ１の電荷を放電する機能を有する。
【００５５】
出力回路７３０は、キャパシタ電圧ＶＣ１が所定のしきい値ＶＴＨとクロスするとレベルが変化する出力信号ＳＯＵＴを生成する。キャパシタ電圧ＶＣ１と所定のしきい値ＶＴＨがクロスするタイミングが出力タイミングφＯＵＴであり、出力信号ＳＯＵＴは出力タイミングφＯＵＴにエッジを有する。その限りでないが、たとえば出力回路７３０は、たとえばＣＭＯＳインバータあるいはバッファ、電圧コンパレータ、ダイナミックラッチ回路、レベルシフト回路など、電圧信号を２値化する電圧比較手段で構成できる。
【００５６】
複数の回路ユニット７２０＿１〜７２０＿Ｎは同様に構成される。各回路ユニット７２０は、抵抗Ｒｇ、第１経路７２４、第２経路７２６を含む。
【００５７】
抵抗Ｒｇの一端は、第２ライン７０４と接続される。第１経路７２４は、抵抗Ｒｇの他端と中間ライン７０６の間に設けられる。第１経路７２４は、第１信号Ｓ１が第２レベル（ハイ）であり、かつ入力コードＤＣＮＴの対応するビットｓｅｌが第１値（ここでは１とする）であるときオンとなる。
【００５８】
また第２経路７２６は、抵抗Ｒｇの他端と中間ライン７０６の間に、第１経路７２４と並列に設けられる。第２経路７２６は、第２信号Ｓ２が第２レベル（ハイ）であり、かつ入力コードＤＣＮＴの対応するビットｓｅｌが第２値（ここでは０とする）であるときオンとなる。
【００５９】
以上が位相補間器７００の基本構成である。
この位相補間器７００は、回路構成がシンプルであり、電流源を有しないため、低電圧で動作である。また、詳しくは後述するように、プロセスばらつき、電源電圧変動、温度変動の影響を受けにくく、また高速で起動させることができる。
【００６０】
また抵抗Ｒｇのばらつきは、第１信号Ｓ１および第２信号Ｓ２のエッジのタイミングφＡ，φＢの相対時間差内に圧縮されて現れるため、その影響は実質的に無視できる。これにより、抵抗Ｒｇを高精度にトリミングするなどの処理が不要となる。
【００６１】
本発明は、図１のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な実施例や変形例を説明する。
【００６２】
（第１実施例）
図２は、第１実施例に係る位相補間器７００Ａの回路図である。初期化回路７１０は、ＰＭＯＳトランジスタである初期化トランジスタＭＰ１と、論理ゲート７１２を含む。論理ゲート７１２は、第１信号Ｓ１と第２信号Ｓ２の論理和に応じた信号を、初期化トランジスタＭＰ１のゲートに出力する。この例では論理ゲート７１２はＯＲゲートであり、第１信号Ｓ１と第２信号Ｓ２が両方ローレベルの期間、初期化トランジスタＭＰ１がオンとなり、キャパシタ電圧ＶＣ１がＶＤＤに初期化される。
【００６３】
第１経路７２４は、直列に接続された第１スイッチＳＷＡ１〜第３スイッチＳＷＡ３を含む。同様に第２経路７２６は、直列に接続された第１スイッチＳＷＢ１〜第３スイッチＳＷＢ３を含む。
【００６４】
第１スイッチＳＷＡ１，ＳＷＢ１はＮＭＯＳトランジスタであり、それぞれのゲートには、第１信号Ｓ１，Ｓ２が入力される。第１経路７２４の第１スイッチＳＷＡ１は、第１信号Ｓ１が第２レベル（ハイ）の期間にオンとなり、第２経路７２６の第１スイッチＳＷＢ１は、第２信号Ｓ２が第２レベル（ハイ）の期間にオンとなる。入力バッファ７４０は、第１信号Ｓ１、第２信号Ｓ２に応じて複数の回路ユニット７２０に含まれる複数の第１スイッチＳＷＡ１，ＳＷＢ１を駆動する。なお、第１信号Ｓ１および第２信号Ｓ２を生成する回路の出力インピーダンスが十分に低い場合（駆動能力が高い場合）、入力バッファ７４０は省略してもよい。
【００６５】
第１経路７２４の第２スイッチＳＷＡ２と第３スイッチＳＷＡ３のペアは、第２経路７２６の第２スイッチＳＷＢ２と第３スイッチＳＷＢ３のペアと相補的にオン（オフ）する。第２スイッチおよび第３スイッチＳＷＡ２，ＳＷＡ２，ＳＷＢ２，ＳＷＢ２は、第１スイッチＳＷＡ１，ＳＷＢ１と同型のトランジスタ（すなわちＮＭＯＳトランジスタ）を用いればよい。
【００６６】
位相補間器７００に入力される入力コードＤＣＮＴはＮビットのサーモメータコードとすることができ、サーモメータコードは、Ｎ個のビットｓｅｌ［０］〜ｓｅｌ［Ｎ−１］を含む。各ビットｓｅｌは、複数の回路ユニット７２０のうち対応するひとつに供給される。各回路ユニット７２０＿ｉ（１≦ｉ≦Ｎ）において、第１経路７２４の第２スイッチＳＷＡ２と第３スイッチＳＷＡ３のペアは、対応するビットｓｅｌ［ｉ−１］に応じて制御され、第２経路７２６の第２スイッチＳＷＢ２と第３スイッチＳＷＢ３のペアは、対応するビットｓｅｌ［ｉ−１］の反転信号＃ｓｅｌ［ｉ−１］に応じて制御される。反転信号＃ｓｅｌは、インバータ７２２によって生成することができる。
【００６７】
複数の回路ユニット７２０＿１〜７２０＿Ｎに関して、第１経路７２４（もしくは第２経路７２６）が導通状態であるときに、その経路のインピーダンスは等しいものとし、そのインピーダンスをＲとする。第１経路７２４のインピーダンスＲは、抵抗Ｒｇの抵抗値と、複数のスイッチＳＷＡ１〜ＳＷＡ３のオン抵抗の合計であり、第２経路７２６のインピーダンスＲは、抵抗Ｒｇの抵抗値と、複数のスイッチＳＷＢ１〜ＳＷＢ３のオン抵抗の合計である。
【００６８】
図３（ａ）〜（ｃ）は、出力回路７３０の構成例の回路図である。図３（ａ）の出力回路７３０は、ＣＭＯＳインバータである。図３（ｂ）の出力回路７３０は、差動アンプを用いた電圧コンパレータである。図３（ｃ）の出力回路７３０は、レベルシフト回路を利用して構成される。
【００６９】
図４は、出力回路７３０の構成例の回路図である。図４の出力回路７３０は、ダイナミックラッチ回路を利用して構成される。キャパシタ電圧ＶＣ１は、ダイナミックラッチ回路のイネーブル端子（ラッチ端子、クロック入力）に入力される。この出力回路７３０にはさらにリセット信号ＲＳＴ（反転論理）が入力されており、電圧比較動作前に初期化可能に構成される。初期化された状態では出力ＳＯＵＴはハイである。キャパシタ電圧ＶＣ１がしきい値ＶＴＨとクロスすると、ダイナミックラッチ回路が活性化し、ＶＤＤとＶＧＮＤの電圧比較が行われ、出力ＳＯＵＴがローレベルに遷移する。
【００７０】
出力回路７３０は、位相補間器７００の後段の回路と一体に形成されてもよい。たとえば位相補間器７００の後段に、差動フリップフロップが配置される場合、出力回路７３０は差動フリップフロップに内蔵することができる。図５は、出力回路７３０が組み込まれた差動フリップフロップの回路図である。図５の出力回路７３０の構成は図４のダイナミックラッチ回路と同様である。
【００７１】
図６は、キャパシタＣ１の構成例の回路図である。キャパシタＣ１は、可変容量で構成してもよい。可変容量の構成は特に限定されず、公知技術を用いればよい。キャパシタＣ１に加えて、あるいはそれに代えて、抵抗Ｒｇを可変抵抗としてもよい。
【００７２】
以上が位相補間器７００Ａの構成である。続いて位相補間器７００Ａの動作を説明する。
図７は、位相補間器７００Ａの動作波形図である。ここではＮ＝４を例とする。時刻ｔ０より前において、第１信号Ｓ１、第２信号Ｓ２はともにローレベルであり、したがってキャパシタ電圧ＶＣ１は初期値である電源電圧ＶＤＤに初期化されている。第１信号Ｓ１、第２信号Ｓ２がローレベルであるから、第１スイッチＳＷＡ１、ＳＷＢ１はともにオフであり、第１経路７２４、第２経路７２６は遮断状態であり、キャパシタＣ１に電荷が保持される。
【００７３】
図８（ａ）、（ｂ）は、位相補間器７００の動作を説明する等価回路図である。図８（ａ）は、第１信号Ｓ１がハイレベル、第２信号Ｓ２がローレベルの状態、すなわち図７の時刻ｔ０〜ｔ１を表す。また図８（ｂ）は、第１信号Ｓ１および第２信号Ｓ２が両方ハイレベルの状態、すなわち図７の時刻ｔ１以降を表す。キャパシタ電圧ＶＣ１がしきい値電圧ＶＴＨとクロスすると、出力信号ＳＯＵＴが遷移する。
【００７４】
位相補間器７００に入力されるサーモメータコードｓｅｌ［Ｎ−１：０］のうち、値が１であるビットの個数をＫとする。ただし、０≦Ｋ≦Ｎである。
【００７５】
図８（ａ）の状態では、キャパシタＣ１は、Ｋ個の抵抗Ｒの並列接続回路７２１ａによって放電される。並列接続回路７２１ａの抵抗は、Ｒ／Ｋであり、時定数はＣ Ｒ／Ｋである。したがって図Ａの時刻ｔ１におけるキャパシタ電圧ＶＣ１（ｔ１）は、式（１）で表される。
ＶＣ１（ｔ１）＝ＶＤＤ・ｅｘｐ（−ＴＰ／（Ｃ Ｒ／Ｋ））    …（１）
【００７６】
図８（ｂ）の状態では、制御コードＤＣＮＴの値（すなわちＫ）に依存せず、キャパシタＣ１は、Ｎ個すべての抵抗Ｒの並列接続回路７２１ｂによって放電される。並列接続回路７２１ｂの抵抗はＲ／Ｎであり、時定数はＣ Ｒ／Ｎである。
【００７７】
式（１）の電圧ＶＣ１（ｔ１）を初期値として、電圧ＶＣ１がしきい値電圧ＶＴＨに低下するのに要する時間τは、式（２）で表される。
τ＝Ｃ Ｒ／Ｎ ｌｎ（ＶＣ１（ｔ１）／ＶＴＨ）    …（２）
【００７８】
式（１）を式（２）に代入すると、式（３）を得る。
τ＝Ｃ Ｒ／Ｎ ｌｎ（ＶＤＤ・ｅｘｐ（−ＴＰ／（Ｃ Ｒ／Ｋ））／ＶＴＨ）
＝Ｃ Ｒ／Ｎ ｛ｌｎ（ＶＤＤ／ＶＴＨ）−ＴＰ／（Ｃ Ｒ／Ｋ））｝
＝Ｃ Ｒ／Ｎ ｌｎ（ＶＤＤ／ＶＴＨ）−ＴＰ Ｋ／Ｎ    （３）
【００７９】
したがって、時刻ｔ０から時刻ｔ３までの遅延時間ＴＤＥＬＡＹは、式（４）で表される。
ＴＤＥＬＡＹ＝ＴＰ＋τ
＝Ｃ Ｒ／Ｎ ｌｎ（ＶＤＤ／ＶＴＨ）＋ＴＰ （Ｎ−Ｋ）／Ｎ    （４）
【００８０】
式（４）の右辺第１項は制御コードに依存しない定数（オフセット遅延）である。したがって実施の形態に係る位相補間器７００によれば、基準時間ＴＰ／Ｎを時間分解能（単位遅延幅）として、出力信号ＳＯＵＴの位相φＯＵＴを制御することができる。
【００８１】
定電流源でキャパシタを放電（あるいは充電）すると、キャパシタ電圧は直線的に変化する。一方、抵抗でキャパシタを放電（あるいは充電）すると、キャパシタ電圧はＣＲ時定数でＣＲ時定数で決まる指数関数にしたがって非直線的に変化する。したがって、直感的には、抵抗を用いると、定電流源を用いる場合に比べて精度が劣化するように思われる。しかしながら、式（４）は、遅延時間を単位遅延幅ＴＰ／Ｎ刻みで正確に制御可能であることを数学的に示しており、抵抗を用いることのデメリットは存在しない。抵抗を用いることのメリットについては後述する。
【００８２】
この位相補間器７００により正確な位相遅延を発生させるためには、（Ｎ−Ｋ）＝１であるときの遅延時間ＴＤＥＬＡＹが、基準時間ＴＰより大きくなければならない。そうすると、基準時間ＴＰは、以下の範囲で用いることができる。
ＴＰ＜Ｃ Ｒ ｌｎ（ＶＤＤ／ＶＴＨ）／（Ｎ−１）
【００８３】
なお、初期化されたキャパシタＣ１を、Ｎ個すべての回路ユニット７２０で放電したときに、放電開始から基準時間ＴＰの経過後に、キャパシタ電圧ＶＣ１がしきい値電圧ＶＴＨとクロスするように、インピーダンスＲおよびキャパシタＣを定めてもよい。言い換えれば、以下の関係式が成り立つように、ＲとＣを定めてもよい。
ＴＰ＝Ｃ Ｒ／Ｎ ｌｎ（ＶＤＤ／ＶＴＨ）    …（５）
【００８４】
式（５）を式（４）に代入すると、式（６）を得る。
ＴＤＥＬＡＹ＝ＴＰ＋ＴＰ／Ｎ×（Ｎ−Ｋ）      …（６）
を得る。つまりＫ＝Ｎの場合に、出力信号ＳＯＵＴの位相を、第２信号Ｓ２の位相と一致させることができる。
【００８５】
図９は、位相補間器７００の動作の制御コードの依存性を説明する図である。ここでは理解の容易化のためキャパシタ電圧ＶＣ１の電圧変化を直線で表す。また式（５）を満たすように回路が設計されているものとする。図９には、制御コードｓｅｌ［３：０］＝[１１１１]〜［００００］それぞれの波形が示される。なお、制御コードはサーモメータコードであり、１の個数のみに意味があり、ビットの順序に本質的な意味はないことに留意されたい。図９から明らかなように、出力信号ＳＯＵＴの位相φＯＵＴを、制御コードｓｅｌ[３：０]に応じて制御することができる。
【００８６】
以上が位相補間器７００Ａの動作である。続いて位相補間器７００Ａの利点を説明する。位相補間器７００の利点は、いくつかの比較技術との対比によって明確となる。
【００８７】
（第１の比較技術）
図１０は、第１の比較技術に係る位相補間器７００Ｒの簡略化された回路図である。なお、比較技術を公知技術と認定してはならない。位相補間器７００Ｒの回路ユニット７２０Ｒは、回路ユニット７２０の抵抗Ｒｇに代えて、電流源ＣＳが設けられる。この位相補間器７００Ｒでは、電流源ＣＳの両端間電圧ΔＶを、飽和電圧ＶＳＡＴより大きく維持しなければならない。そのため、電源電圧ＶＤＤを小さくすることができず、また消費電力が大きくなってしまう。
【００８８】
これに対して実施の形態に係る位相補間器７００では、電流源ＣＳが存在しないため、電源電圧ＶＤＤを低くすることができ、消費電力を下げることができる。たとえば、０．１８μｍ〜２８ｎｍのプロセス世代では、ＭＯＳトランジスタのしきい値は、Ｖｔｈ＝０．２５〜０．７Ｖ、オーバードライバ電圧はＶｏｄ＝０．１５〜０．２Ｖ程度である。したがって、実施の形態に係る位相補間器７００では、ＶＤＤ＝１Ｖ以下での動作が可能であり、製作したサンプルでは、０．６Ｖ以下での動作も可能であった。
【００８９】
また比較技術のように電流源ＣＳを用いると、電流源ＣＳをバイアスするためのバイアス回路７５０が必要となるため、回路面積の点でも有利である。また、バイアス電圧のノイズの影響を考慮する必要がないため、レイアウトが容易となる。
【００９０】
さらに比較技術では、ＩＣの電源投入後、バイアス回路７５０が起動して初めて、位相補間器７００Ｒが動作可能となる。
【００９１】
これに対して実施の形態に係る位相補間器７００では、ＩＣの電源投入後、直ちに動作可能となる。
【００９２】
（第２の比較技術）
図１１は、第２の比較技術に係る位相補間器７００Ｓの簡略化された回路図である。位相補間器７００Ｓの回路ユニット７２０Ｓは、図１０の位相補間器７００Ｒから電流源ＣＳを省略した構成である。この比較技術では、第１経路７２４のインピーダンスＲは、第１スイッチＳＷＡ１およびスイッチＳＷＡ２のオン抵抗の合計で規定され、第２経路７２６のインピーダンスＲは、第１スイッチＳＷＢ１およびスイッチＳＷＢ２のオン抵抗の合計で規定される。
【００９３】
位相補間器７００Ｓの消費電力を下げるためには、インピーダンスＲを高くして、放電電流を小さくすることが望ましい。しかしながら位相補間器７００Ｓにおいて、スイッチＳＷＡ１、ＳＷＡ２（ＳＷＢ１，ＳＷＢ２）のオン抵抗を大きくするためには、ＭＯＳトランジスタのゲート長Ｌを長くしなければならない。ゲート長Ｌが長くなると、ＭＯＳトランジスタのゲート容量が増大するため、ゲート電圧のスルーレートが低下し、スイッチング損失が増大する。また、スイッチをターンオン、あるいはターンオフさせるために必要なゲート駆動電流も増大する。このため図１１の位相補間器７００Ｓでは、消費電力の低下に限界がある。
【００９４】
一方、ＭＯＳトランジスタのチャネル幅Ｗにもとづいて充放電電流を調節する手法をとることも可能であるが、電流を小さくするためにチャネル幅Ｗを小さくすることは、バラツキ増大を招き、性能が低下することになる。加えて、チャネル幅Ｗの最小幅には、プロセス製造上の限界がある。そのため、ＭＯＳＦＥＴのパラメータＷ／Ｌのみによる充放電電流の設計手法では、低消費電力と高性能を両立することは難しい。
【００９５】
これに対して位相補間器７００（７００Ａ、あるいは後出の７００Ｂ，７００Ｃ）によれば、抵抗Ｒｇの抵抗値を大きくすれば、ＳＷＡ１〜ＳＷＡ３，ＳＷＢ１〜ＳＷＢ３のゲート長Ｌを長くする必要がないため、スイッチング損失を低減でき、またゲート駆動電流を低減でき、チャネル幅Ｗを小さくする必要がないため、バラツキの増加およびそれに伴う性能の低下を抑制できる。
【００９６】
（第２実施例）
図１２は、第２実施例に係る位相補間器７００Ｂの回路図である。この実施例では、図２の回路ユニット７２０から、中間ライン７０６側の第３スイッチＳＷＡ３，ＳＷＢ３が省略されている。その他の構成は、位相補間器７００Ａと同様である。第２実施例によっても、制御コードに応じた位相を有する出力信号ＳＯＵＴを生成できる。また第１実施例に関連して説明したのと同様の利点を有する。
【００９７】
（第３実施例）
図１３は、第３実施例に係る位相補間器７００Ｃの回路図である。この実施例では、図２の回路ユニット７２０から、抵抗Ｒｇ側の第２スイッチＳＷＡ２，ＳＷＢ２が省略されている。その他の構成は、位相補間器７００Ａと同様である。第３実施例によっても、制御コードに応じた位相を有する出力信号ＳＯＵＴを生成できる。また第１実施例に関連して説明したのと同様の利点を有する。
【００９８】
（比較評価）
続いて、第１〜第３実施例に係る位相補間器７００Ａ，７００Ｂ，７００Ｃの特性を比較する。
【００９９】
図１４（ａ）〜（ｃ）は、第１〜第３実施例に係る位相補間器７００Ａ〜７００Ｃそれぞれの動作波形図である。図１４（ａ）〜（ｃ）はシミュレーション結果であり、ＶＤＤ＝１．５Ｖ、Ｎ＝１６である。図１４（ａ）〜（ｃ）を対比すると、第１信号Ｓ１、第２信号Ｓ２が遷移するタイミングにおけるキャパシタ電圧ＶＣ１の振る舞いが異なっている。
【０１００】
図１５（ａ）、（ｂ）は、第１〜第３実施例に係る位相補間器７００Ａ〜７００Ｃそれぞれの、入力コードと遅延量の関係を示す図である。図１５（ｂ）は、入力コードがゼロであるときの遅延量がゼロになるようにオフセットした相対遅延時間を示す。
【０１０１】
図１６（ａ）は、第１〜第３実施例に係る位相補間器７００Ａ〜７００ＣそれぞれのＤＮＬを示す図であり、図１６（ｂ）は、第１〜第３実施例に係る位相補間器７００Ａ〜７００ＣそれぞれのＩＮＬを示す図である。
【０１０２】
シミュレーション結果について説明する。
・第１実施例
より詳しくは、第１実施例７００Ａに関連する図１４（ａ）を参照すると、図９に示すような最も理想に近い波形で動作する。第１経路７２４側に着目すると、第１スイッチＳＷＡ１の両側にスイッチＳＷＡ２，ＳＷＡ３が設けたことにより、第１スイッチＳＷＡ１におけるクロックフィードスルーおよびチャージインジェクションが抑制されていることに起因する。
【０１０３】
すなわち、第１信号Ｓ１が入力される第１スイッチＳＷＡ１の上下のスイッチＳＷＡ２，ＳＷＡ３をオフできるため、第１スイッチＳＷＡ１のクロックフィードスルー、チャージインジェクションによる中間ライン７０６への不要な、あるいは好ましくないチャージが抑制され、不要な電圧変動が抑制される。
【０１０４】
さらに上下のスイッチＳＷＡ２，ＳＷＡ３をオフできるため、ＳＷＡ１とＳＷＡ２間のノード、ＳＷＡ１とＳＷＡ３の間のノードに対する不要な、あるいは好ましくないチャージが抑制され、これにより中間ライン７０６の電圧ＶＣ１への不要な影響が取り除かれている。第２経路７２６側についても同様である。
【０１０５】
第１実施例では、上述のように、上側、下側両方に対するチャージインジェクション、クロックフィードスルーの影響が抑制されているため、図１６（ａ）、（ｂ）に示すように、ＩＮＬ，ＤＮＬともに、ゼロに近いきわめて良好な特性を示している。
【０１０６】
・第２実施例
第２実施例７００Ｂに関連する図１４（ｂ）を参照すると、上側のスイッチＳＷＡ３が無いため、第１スイッチＳＷＡ１のクロックフィードスルー、チャージインジェクションにより、中間ライン７０６への不要なチャージが発生し、キャパシタ電圧ＶＣ１が変動する（作用１）。
【０１０７】
さらに上側のスイッチＳＷＡ３が無いため、第１スイッチＳＷＡ１がターンオンしたときに、ＳＷＡ１とＳＷＡ２間のノードに対する不要な、あるいは好ましくないチャージが発生し、中間ライン７０６の電荷から不要なディスチャージを発生させる（作用２）。
【０１０８】
図１６（ａ）を参照すると、ＤＮＬの初めのコードでズレが大きく、少しずつ減少し、理想に近づくが、最終的に理想と交わることはなく、中間のコード（６から７）を境界として、ＤＮＬが増加する。これは、作用１と作用２は互いに相殺しあうが、作用１の方がわずかに大きい影響をもつためであり、わずかに遅延が大きくなり、結果としてＤＮＬが増加する。ＤＮＬが理想より大きいため、図１６（ｂ）に示すようにＩＮＬは単調増加を示す。
【０１０９】
・第３実施例
第３実施例７００Ｃに関連する図１４（ｃ）では、上側のスイッチＳＷＡ３が存在するため、第１スイッチＳＷＡ１から中間ライン７０６へのクロックフィードスルー、チャージインジェクションは抑制されている。
【０１１０】
一方、下側のスイッチＳＷＡ２が無いため、第１スイッチＳＷＡ１がターンオンしたときに、ＳＷＡ１とＳＷＡ３の間のノードの余分なチャージが発生する。このチャージによって、抵抗Ｒｇの上側ノードの電圧が下がり、第１スイッチＳＷＡ１のゲートソース間電圧Ｖｇｓが大きくなり、オン抵抗が小さくなり、中間ライン７０６の放電が早まってしまう。
【０１１１】
図１６（ａ）を参照すると、第３実施例ではＤＮＬのズレがマイナス側に大きくなる。これは、第２実施例とは異なり、ディスチャージの影響が大きいことに起因する。そのため図１６（ｂ）に示すようにＩＮＬも大きく減少していく。
【０１１２】
これらの比較結果から、第１、第２、第３実施例の順で、すぐれた特性を示す。したがって、回路素子数が大きくて構わない場合には、第１実施例を採用するとよい。一方、特性を妥協できる場合には、第２実施例を採用することで回路面積を小さくできる。第３実施例を積極的に採用すべき理由は見当たらないが、要求される性能によっては、第３実施例であっても十分に有用である。
【０１１３】
（第２の実施の形態）
図１７は、第２の実施の形態に係る位相補間器７００Ｃの回路図である。この位相補間器７００Ｃは、第１の実施の形態に係る位相補間器７００（図１）と抵抗Ｒｇの配置が異なっている。すなわち第１の実施の形態では、抵抗Ｒｇが第１経路７２４よりも第２ライン７０４側に設けられていたのに対して、第２の実施の形態に係る位相補間器７００Ｃでは、抵抗Ｒｇが第１経路７２４よりも中間ライン７０６側に設けられている。この位相補間器７００Ｃによっても、第１の実施の形態と同じ効果を得ることができる。
【０１１４】
（第４実施例）
続いて、第２の実施の形態に係る位相補間器７００Ｃの具体的な構成例を説明する。図１８は、第４実施例に係る位相補間器７００Ｄの回路図である。位相補間器７００Ｄにおいて、第１経路７２４、第２経路７２６の構成は、図２のそれらと同様である。これにより、クロックフィードスルーおよびチャージインジェクションの影響を抑制でき、ＤＮＬ（微分非直線性誤差）、ＩＮＬ（積分非直線性誤差）を小さくできる。
【０１１５】
（第５実施例）
図１９は、第５実施例に係る位相補間器７００Ｅの回路図である。位相補間器７００Ｅでは、第１経路７２４から、第２ライン７０４側のスイッチＳＷＡ２が省略され、また第２経路７２６からも、第２ライン７０４側のスイッチＳＷＢ２が省略されている。
【０１１６】
第５実施例では、第１スイッチＳＷＡ１と抵抗Ｒｇの間には第３スイッチＳＷＡ３が設けられ、第１スイッチＳＷＢ１と抵抗Ｒｇの間には、第３スイッチＳＷＢ３が設けられる。したがって第３スイッチＳＷＡ３，ＳＷＢ３によって、抵抗側に対するクロックフィードスルーおよびチャージインジェクションの影響を抑制できる。
【０１１７】
一方、第２ライン７０４が接地ライン（あるいは電源ライン）の場合、そのインピーダンスは十分に低いため、第１スイッチＳＷＡ１、第１スイッチＳＷＢ１のソース側へのチャージインジェクション、クロックフィードスルーが発生しても、第２ライン７０４の電位の変動は無視できる。したがって第２スイッチＳＷＡ２、第２スイッチＳＷＢ２を省略したとしても、第４実施例と遜色の無いＤＮＬ，ＩＮＬを実現できる。第５実施例は、トランジスタの個数を減らすことができるため、回路面積を小さくできる。
【０１１８】
（第３の実施の形態）
図２０は、第３の実施の形態に係る位相補間器７００Ｆの回路図である。第１、第２の実施の形態では、第１信号Ｓ１、第２信号Ｓ２のポジエッジの位相に着目したが、第３の実施の形態では、ネガエッジ（立ち下がりエッジ、トレーリングエッジ）をトリガとして動作する。位相補間器７００Ｆは、図１の位相補間器７００を天地反転した構成を有する。
【０１１９】
（第６実施例）
図２１は、第６実施例に係る位相補間器７００Ｇの回路図である。回路ユニット７２０において、第１経路７２４、第２経路７２６はそれぞれ、第１実施例と同様に、３個のスイッチＳＷＡ１〜ＳＷＡ３，ＳＷＢ１〜ＳＷＢ３を含む。各スイッチはＰＭＯＳトランジスタである。
【０１２０】
初期化回路７１０は、ＮＭＯＳトランジスタである初期化トランジスタＭＮ１と、論理ゲート７１２を含む。この実施例では、論理ゲート７１２はＡＮＤ（論理積）ゲートである。
【０１２１】
図２２は、図２１の位相補間器７００Ｇの動作波形図である。図２０〜図２２を参照して説明したように、ネガエッジをトリガとする位相補間器７００も構成できる。また図２１の位相補間器７００ＧからスイッチＳＷＡ３，ＳＷＢ３を省略してもよい。あるいは図２１の位相補間器７００ＧからスイッチＳＷＡ２，ＳＷＢ２を省略してもよい。
【０１２２】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【０１２３】
第２の実施の形態（図１７〜図１９）に関しても、天地反転してＰチャンネルとＮチャンネルを入れ替えた構成も本発明の一態様として有効である。
【０１２４】
第１経路７２４の上側、下側の両方に抵抗Ｒｇを挿入し、第１経路７２４と並列に第２経路７２６を接続してもよい。
【０１２５】
制御コードＤＣＮＴがＭビットのバイナリコードとして与えられる場合、制御コードＤＣＮＴを複数のビットｓｅｌ［０］〜ｓｅｌ［Ｎ−１］に展開すればよい。これには、バイナリコードをサーモメータコードに変換するデコーダを用いてもよいが、簡易には以下の処理を行ってもよい。たとえばＭ＝３の場合、Ｎ＝２Ｍ＝８階調の制御が可能である。この場合、バイナリのＭＳＢ（Most Significant Bit）を、ｓｅｌ[０]〜ｓｅｌ［３］とし、バイナリの２ビット目を、ｓｅｌ[４]〜ｓｅｌ［５］とし、バイナリのＬＳＢ（Least Significant Bit）を、ｓｅｌ［６］としてもよい。
【０１２６】
（用途）
続いて、位相補間器の用途を説明する。上述した位相補間器は、タイミング発生器に用いることができる。はじめに図２３、図２４を参照して公知のタイミング発生器について、機能や構成を説明する。本明細書において、任意のタイミング（位相）を発生する回路を、タイミング発生器と称する。
【０１２７】
図２３（ａ）〜（ｃ）は、従来のタイミング発生器の回路図である。図２３（ａ）のタイミング発生器１０は、デジタルのカウンタ１２および判定器１４を含む。カウンタ１２には、目標となるタイミングに応じた初期値ＩＮＩＴがセットされる。基準となるタイミングでカウンタ１２をアクティブにすると、カウント動作が開始する。判定器１４は、カウンタ１２のカウント値が所定値になると、出力ＯＵＴを変化させる。出力ＯＵＴは、基準となるタイミングから、ＴＣＫ×ＩＮＩＴだけ遅延した信号となる。このタイミング発生器１０における時間分解能はＴＣＫであり、カウンタ１２に与えるクロック信号ＣＬＫの周波数による制約を受ける。
【０１２８】
図２３（ｂ）のタイミング発生器２０は、直列に接続された複数の遅延要素（バッファ）Ｄ１〜ＤＮと、複数の遅延要素の出力タップを選択するセレクタ２２を含む。この構成における時間分解能は、遅延要素の遅延時間τｄによる制約を受ける。遅延時間τｄは製造バラツキ、温度、電源電圧条件により大きく変わるため、通常は遅延時間τｄを安定化するためのフィードバックループが構築される。
【０１２９】
図２３（ｃ）のタイミング発生器３０は、ＰＬＬ（Phase Locked Loop）回路を含む。ＰＬＬ回路は、位相比較器ＰＣ、チャージポンプＣＰ、ＶＣＯ（Voltage Controlled Oscillator）３２および分周器３４を含む。ＶＣＯ３２は、リング発振器を含み、リング発振器に設けられた複数のタップから、セレクタ３６によってひとつのクロックが選択可能となっている。図２３（ｃ）のタイミング発生器３０は回路面積が大きく、また消費電力が大きい。またフィードバックループが安定化されるまでに時間を要するため、起動時間が長いという問題がある。
【０１３０】
図２３（ａ）〜（ｃ）のタイミング発生器を用いると、それを利用した応用回路の速度の上限もしくは最小値遅延値が、タイミング発生器によって制約を受ける。そこで別のアプローチとして、位相補間器（ＰＩ：Phase Interpolator）を利用した回路が提案されている（非特許文献１）。非特許文献１には、２入力、３出力の位相補間器（フェーズブレンダとも称される）を多段に接続する回路構成が開示されている。図２４（ａ）、（ｂ）は、従来の位相補間器を用いたタイミング発生器の回路図である。図２４（ａ）のタイミング発生器４０は、トーナメント状に配置された複数の位相補間器４２で構成される。この方式の場合、Ｍビット（２Ｍ階調）の分解能を得るために、（２×２Ｍ−１）個の位相補間器４２が必要であり、回路面積が膨大となる。またタイミングの異なる２Ｍ個の位相出力φｏｕｔの中の出力から一つを選択するためのマルチプレクサ４４が必要である。さらに、最終的な出力に寄与しない信号経路の位相補間器４２も動作するため、無駄な電力消費が発生している。
【０１３１】
図２４（ｂ）のタイミング発生器５０は、直列に接続された複数の位相補間器５２およびマルチプレクサ５４を備えるパイプライン型で構成される。この方式の場合、Ｍビット（２Ｍ階調）の分解能を得るために、（Ｍ＋１）個の位相補間器５２とＭ個のマルチプレクサ５４で済むため、図２４（ａ）のタイミング発生器４０に比べて回路面積を大幅に削減できる。
【０１３２】
実施の形態に係る位相補間器は、従来のタイミング発生器にも採用することができるが、従来のタイミング発生器には以下の問題がある。本発明者は、図２４（ｂ）のタイミング発生器５０について検討した結果、以下の課題を認識するに至った。図２４（ｂ）のタイミング発生器５０では、中間的な信号がマルチプレクサ（アナログスイッチ）５４を通過する。
【０１３３】
各マルチプレクサ５４は、常に２つの信号経路が選択されるが、選択される２つの信号経路の遅延量は完全に同一であることが求められる。言い換えれば、タイミング発生器５０のタイミング制御の線形性（すなわち実効的な時間分解能）は、マルチプレクサ５４の遅延量のバラツキによって制約を受ける。
【０１３４】
加えて、パルス信号がマルチプレクサを通過すると、波形歪みが発生する。この波形歪みも、タイミング発生器５０のタイミング制御の線形性を劣化させる要因となる。
【０１３５】
さらに、時間分解能を１ビット高めるごとに、位相補間器５２およびマルチプレクサ５４の組み合わせを１段追加する必要がある。これは時間分解能１ビットの向上と引き替えに、遅延量のバラツキが増大することを意味し、このトレードオフの関係により、時間分解能の向上が大きな制約を受ける。
【０１３６】
以下では、従来のタイミング発生器よりも高精度なタイミング発生器について説明する。
【０１３７】
図２５は、実施の形態に係るタイミング発生器１００のブロック図である。タイミング発生器１００は、複数の位相補間器ＰＩの組み合わせで構成される。
【０１３８】
位相補間器ＰＩは、２つの入力ノードＩＮ１，ＩＮ２とひとつの出力ノードＯＵＴを有する。２つの入力ノードＩＮ１，ＩＮ２には、第１タイミングφＡにエッジを有する第１信号Ｓ１と、第２タイミングφＢにエッジを有する第２信号Ｓ２が入力される。位相補間器ＰＩは、制御データに応じたタイミングφＯＵＴにエッジを有する出力信号を生成し、出力ノードＯＵＴから出力する。ここでは理解の容易化のために、第１タイミングφＡは、第２タイミングφＢに先行するものとする。
【０１３９】
図２６は、位相補間器ＰＩの基本動作を説明する図である。時刻ｔ０に入力ノードＩＮ１の第１信号Ｓ１のエッジが発生し、時刻ｔ０から所定時間ΔＴ経過後の時刻ｔ１に、入力ノードＩＮ２の第２信号Ｓ２のエッジが発生する。この位相補間器ＰＩの階調数をＫ（Ｋ≧２）とすると、時間分解能ΔｔはΔＴ／Ｋで与えられる。位相補間器ＰＩには、制御データＤＣＮＴが与えられ、この制御データＤＣＮＴの値を１０進数でｄとするとき、出力信号ＳＯＵＴのエッジの発生する時刻ｔ２（出力タイミングφＯＵＴ）は、以下の式で与えられる。
ｔ２＝ｔ１＋τ＋ｄ×Δｔ
τは所定のオフセット遅延量であり、τ≧０である。
【０１４０】
位相補間器ＰＩの構成は特に限定されず、公知技術を用いてもよいし、後述する構成を採用してもよい。
【０１４１】
図２５に戻る。タイミング発生器１００は、Ｎ個（Ｎ≧２）のステージ１１０＿１〜１１０＿Ｎを備える。各ステージ１１０は、第１位相補間器（以下、主補間器という）１１２および第２位相補間器（以下、副補間器という）１１４を含む。
【０１４２】
ｉ番目（１≦ｉ≦Ｎ−１）のステージ１１０＿ｉの主補間器１１２の出力ノードＯＵＴは、（ｉ＋１）番目のステージ１１０＿（ｉ＋１）の主補間器１１２および副補間器１１４それぞれの第１入力ノードＩＮ１と接続される。またｉ番目のステージ１１０＿ｉの副補間器１１４の出力ノードＯＵＴは、（ｉ＋１）番目のステージ１１０＿（ｉ＋１）の主補間器１１２および副補間器１１４それぞれの第２入力ノードＩＮ２と接続される。
【０１４３】
１番目のステージ１１０＿１の主補間器１１２、副補間器１１４には、一点鎖線で示すように、２つの基準信号ＲＥＦ１，ＲＥＦ２を与えてもよい。一方の基準信号ＲＥＦ２のエッジは、他方ＲＥＦ１のエッジから所定時間ΔＴ０遅延している。
【０１４４】
各ステージは、異なる階調数Ｋを有することができ、ｉ番目のステージの階調数をＫｉ（Ｋ≧２）と表す。もちろんすべてのステージの階調数を同じにしてもよい。
【０１４５】
各ステージ１１０には、制御データＤＣＮＴ[ｉ]が与えられる。主補間器１１２は、制御データＤＣＮＴ[ｉ]の値ｄｉに応じたタイミングφＯＵＴＡ［ｉ］にエッジを有する出力信号ＳＯＵＴＡ［ｉ］を発生する。
【０１４６】
一方、副補間器１１４は、主補間器１１２のタイミングφＯＵＴＡ［ｉ］から所定の遅延時間ΔＴ[ｉ]、遅れたタイミングφＯＵＴＢ[ｉ]にエッジを有する出力信号ＳＯＵＴＢ［ｉ］を発生する。
【０１４７】
主補間器１１２および副補間器１１４にはそれぞれ、制御データＤＣＮＴ[ｉ]に応じた値ｄＡ［ｉ]，ｄＢ［ｉ]が供給される。
【０１４８】
たとえば、主補間器１１２と副補間器１１４の構成が同一の場合、主補間器１１２と副補間器１１４に与えるコードに所定の差Ｊ[ｉ]を与えればよい。
ｄＡ［ｉ]＝ｄｉ
ｄＢ［ｉ]＝ｄｉ＋Ｊｉ
とすればよい。Ｊ[ｉ]は定数であり、好ましくは１であるが、任意の別の値を用いてもよく、遅延時間ΔＴ［ｉ］は以下の式で表される。
ΔＴ[ｉ]＝Δｔ[ｉ−１］×Ｊ[ｉ]
【０１４９】
以下では、Ｊ[ｉ]＝１とし、遅延時間ΔＴ［ｉ］は時間分解能Δｔ［ｉ］と等しいものとし、以下の関係式が成り立つ。
Δｔ［ｉ］＝Δｔ[ｉ−１]／Ｋｉ
【０１５０】
あるいは、主補間器１１２と副補間器１１４に同じ値ｄｉを与えたときに、所定の遅延時間ΔＴ［ｉ］が発生するように、主補間器１１２と副補間器１１４の回路構成に変更を加えてもよい。
【０１５１】
Ｎ番目のステージ１１０＿Ｎでは、主補間器１１２と副補間器１１４の一方を省略してもよい。これにより回路面積を小さくできる。
【０１５２】
以上がタイミング発生器１００の構成である。続いてその動作を説明する。図２７は、図２５のタイミング発生器１００の動作波形図である。
【０１５３】
ここでは理解の容易化のために、Ｎ＝２、Ｋ１＝Ｋ２＝４とする。また、各ステージのオフセット遅延量τをゼロとしている。１番目のステージに、時間差ΔＴ０を有する基準信号ＲＥＦ１とＲＥＦ２が入力される。図２７には、ｄ１＝１、ｄ２＝３を与えたときの動作が示される。
【０１５４】
１番目のステージの主補間器１１２の出力ＳＯＵＴＡ［１］のエッジのタイミングφＡ[１]は、時刻ｔ２に発生する。
ｔ２＝ｔ１＋Δｔ［１］×ｄ１＝ｔ１＋Δｔ［１］
１番目のステージの副補間器１１４の出力ＳＯＵＴＢ［１］のエッジのタイミングφＢ[１]は、時刻ｔ３に発生する。
ｔ３＝ｔ２＋ΔＴ［１］
【０１５５】
２番目のステージの主補間器１１２の出力ＳＯＵＴＡ［２］のエッジのタイミングφＡ[２]は、時刻ｔ４に発生する。
ｔ４＝ｔ３＋Δｔ［２］×ｄ２＝ｔ３＋３×Δｔ［２］
２番目のステージの副補間器１１４の出力ＳＯＵＴＢ［２］のエッジのタイミングφＢ[２]は、時刻ｔ５に発生する。
ｔ５＝ｔ４＋ΔＴ[２]
【０１５６】
この例では、２番目のステージの主補間器１１２の出力ＳＯＵＴＡ［２］が、タイミング発生器１００の出力として取り出される。出力ＳＯＵＴＡ［２］のエッジφＯＵＴＡ［２］は、２つの制御データＤＣＮＴに応じた位相を有している。
【０１５７】
図２８は、図２５のタイミング発生器のパイプライン動作を説明する図である。Ｍｉは、ｉ番目のステージの分解能を表しており、Ｋｉ＝２Ｍｉの関係が成り立つ。ステージが進む毎に、前のステージの２つの出力の時間差ΔＴが、１／２Ｍｉ倍となり、時間分解能が高くなっていく。
【０１５８】
以上がタイミング発生器１００の動作である。このタイミング発生器１００によれば、ステージの段数Ｎを増やすにしたがい、また、各ステージの分解能Ｋｉを高めるにしたがい、位相の分解能を高めることができる。一般化すると、タイミング発生器１００の階調数は、Ｋ１×Ｋ２×・・・×ＫＮとなる。ステージ数をＮ，Ｋ１＝Ｋ２＝・・・＝ＫＮ＝Ｋとすれば、ＫＮ階調での位相制御が可能となり、時間分解能はΔＴ０／ＫＮとなる。たとえばＫ＝１６、Ｎ＝２の場合、２５６階調（８ビット相当）の制御が可能である。
【０１５９】
タイミング発生器１００は、以下のような利点を有する。
第１に、タイミング発生器１００は、微細な時間分解能を得るために、必ずしも高速なクロックを必要としない。低速なクロックしか存在せず、２つの基準信号ＲＥＦ１，ＲＥＦ２の時間差ΔＴ０が大きい場合には、ステージ数を増やす、および／または、各ステージの階調数を増やすことにより、時間分解能を高くすることができる。
【０１６０】
第２に、タイミング発生器１００は回路面積が小さく、また消費電力も小さいという利点を有する。具体的には図２４（ａ）のタイミング発生器４０との対比において、同じ時間分解能を得るために必要な位相補間器ＰＩの個数を大幅に減らすことができる。また図２４（ｂ）のタイミング発生器５０も含めた対比においては、ステージごとの分解能Ｋを高めることで、同じ時間分解能を得るために必要なステージ数を減らすことができる。
【０１６１】
加えてタイミング発生器１００ではすべての位相補間器ＰＩが出力に寄与しており、無駄な消費電力が発生しておらず、消費電力の観点からも有利である。
【０１６２】
さらに消費電力に関連して、タイミング発生器１００は、２つの基準信号ＲＥＦ１，ＲＥＦ２が変化したときだけ動作するため、無駄な消費電力が発生しない。
【０１６３】
第３に、タイミング発生器１００は、信号経路上にアナログスイッチ（マルチプレクサ）が不要であり、かつ各ステージの分解能Ｋｉによりステージ数Ｎを調整できるという利点を有する。上述したように、図２４（ｂ）のタイミング発生器５０は、信号経路上のマルチプレクサ（スイッチ）５２によって、時間分解能が低下し、あるいは制約を受ける。また、図２４（ｂ）のタイミング発生器５０では、必要な時間分解能に応じてステージ数を増やさなければならない。ステージ数が増加すると、遅延量のバラツキを大きく受けることになり、タイミング制御の線形性が劣化し、実効的な時間分解能が低下する。これに対してタイミング発生器１００では、信号経路を切りかえる必要がなく、マルチプレクサが不要であり、時間分解能を向上させても、ステージ数の増加を抑えることも可能であるため、数ｐｓ以下の時間分解能を、高い線形性で実現できる。もっともタイミング発生器１００を、数十ｐｓ〜サブｎｓの時間分解能が要求されるアプリケーションに用いてもよい。
【０１６４】
第４に、タイミング発生器１００はフィードバックループを有しないため、起動が高速であるという利点がある。
【０１６５】
第５に、タイミング発生器１００の位相補間器として、図１〜２２を参照して説明した位相補間器を用いることにより、プロセスばらつき、電源電圧変動、温度変動の影響を受けにくくなるという利点がある。
【０１６６】
続いてタイミング発生器１００の変形例を説明する。
【０１６７】
（第１変形例）
図２９は、第１変形例に係るタイミング発生器１００の回路図である。１番目のステージ１１０＿１において、主補間器１１２の第１入力ノードＮ１には基準信号ＲＥＦ１が、主補間器１１２の第２入力ノードＮ２と副補間器１１４の第１入力ノードＮ１には、共通の基準信号ＲＥＦ２が、副補間器１１４の第２入力ノードＮ２には、基準信号ＲＥＦ３が入力される。
【０１６８】
（第２変形例）
実施の形態では主補間器１１２を基準として、副補間器１１４の出力を遅延させる場合を説明したが、その限りでなく、副補間器１１４の出力を基準として、主補間器１１２の出力を先行させてもよい。
ｄＡ［ｉ]＝ｄｉ−Ｊ[ｉ]
ｄＢ［ｉ]＝ｄｉ
【０１６９】
（用途）
続いて、タイミング発生器１００の用途を説明する。図３０は、タイミング発生器１００を用いた遅延パルス発生器２００の回路図である。遅延パルス発生器２００は、セット信号発生器２１０、リセット信号発生器２２０、出力回路２３０、基準信号発生器２４０を備える。セット信号発生器２１０、リセット信号発生器２２０の少なくとも一方は、図２４のタイミング発生器１００を備える。
【０１７０】
基準信号発生器２４０は、所定の周波数を有する基準信号ＲＥＦ１，ＲＥＦ２を生成し、セット信号発生器２１０およびリセット信号発生器２２０に供給する。セット信号発生器２１０は、制御データＤＣＮＴ＿ＳＥＴに対応するタイミングｔ１にエッジを有するセット信号ＳＳＥＴを生成する。リセット信号発生器２２０は、制御データＤＣＮＴ＿ＲＥＳＥＴに対応するタイミングｔ２にエッジを有するリセット信号ＳＲＥＳＥＴを生成する。出力回路２３０はセット信号ＳＳＥＴに応答して第１レベル（たとえばハイ）、リセット信号ＳＲＥＳＥＴに応答して第２レベル（たとえばロー）に遷移するパルス信号ＳＯＵＴを生成する。出力回路２３０の構成は限定されず、フリップフロップやラッチで構成することができる。
【０１７１】
この遅延パルス発生器２００は、制御データＤＣＮＴ＿ＳＥＴ，ＤＣＮＴ＿ＲＥＳＥＴに応じて、パルス信号ＳＯＵＴのエッジを任意のタイミングｔ１，ｔ２に設定できる。遅延パルス発生器２００は、たとえばデジタルパルス幅変調器（ＤＰＭＷ）として利用できる。
【０１７２】
デジタルパルス幅変調器として利用する場合には、パルス信号ＳＯＵＴの周期は一定であるから、制御データＤＣＮＴ＿ＳＥＴ，ＤＣＮＴ＿ＲＥＳＥＴの一方の値（すなわちパルス信号ＳＯＵＴのポジエッジ（立ち上がりエッジ、リーディングエッジ）とネガエッジ（立ち下がりエッジ、トレーリングエッジ）の一方のタイミング）を固定し、他方を可変とすることで、パルス幅（ハイ区間またはロー区間の長さ）を変化させることができる。
【０１７３】
あるいは、パルス信号ＳＯＵＴのポジエッジのタイミングを固定する場合、リセット信号発生器２２０のみをタイミング発生器１００を用いて構成し、セット信号発生器２１０は遅延回路で構成してもよい。反対にパルス信号ＳＯＵＴのネガエッジのタイミングを固定する場合、セット信号発生器２１０のみをタイミング発生器１００を用いて構成し、リセット信号発生器２２０は遅延回路で構成してもよい。
【０１７４】
続いて、遅延パルス発生器２００の用途を説明する。遅延パルス発生器２００は、デジタルのさまざまなコントローラＩＣ（Integrated Circuit）に用いることができる。
【０１７５】
図３１は、デジタル制御のスイッチング電源３００のブロック図である。スイッチング電源３００は、コントローラ４００に加えて、周辺回路３１０を備える。図３１には降圧（Buck）コンバータを示すが、周辺回路３１０のトポロジーはそれに限定されず、昇圧コンバータ、昇降圧コンバータ、フライバックコンバータやフォワードコンバータなどさまざまな回路構成を取り得る。
【０１７６】
コントローラ４００は、一つの半導体チップに集積化されたＩＣ（Integrated Circuit）である。トランジスタＭＨ，ＭＬはコントローラ４００に集積化されてもよい。コントローラ４００のフィードバック（ＦＢ）ピンには、出力電圧ＶＯＵＴに応じたフィードバック信号ＶＦＢが入力される。Ａ／Ｄコンバータ４１０は、フィードバック信号ＶＦＢをデジタル信号ＤＦＢに変換する。デジタルコントローラ４２０は、デジタル信号ＤＦＢが目標値ＤＲＥＦに近づくように、デューティ比指令値ＤＵＴＹをフィードバック制御する。デジタルコントローラ４２０は、ＰＩ（比例・積分）制御器あるいはＰＩＤ（比例・積分・微分）制御器を含む。
【０１７７】
デジタルパルス幅変調器４３０は、図３０の遅延パルス発生器２００のアーキテクチャを用いて構成され、デューティ比指令値ＤＵＴＹに応じたパルス幅を有するハイサイドパルスＳＨと、それと相補的なローサイドパルスＳＬを生成する。ハイサイドドライバ４４０Ｈ、ローサイドドライバ４４０Ｌはそれぞれ、ハイサイドパルスＳＨ、ローサイドパルスＳＬに応じて、周辺回路３１０のトランジスタＭＨ，ＭＬを駆動する。
【０１７８】
この例では定電圧出力を説明したが、定電流出力にも本発明は適用可能である。
【０１７９】
図３２は、モータ駆動システム５００のブロック図である。モータ駆動システム５００は、三相モータ５０２、三相インバータ５１０、回転数検出器５２０およびモータコントローラ６００を備える。
【０１８０】
回転数検出器５２０は、三相モータ５０２の回転数を示す回転数信号ＳＤＥＴを生成する。モータコントローラ６００は、回転数信号ＳＤＥＴが示す現在の回転数が目標回転数に近づくように、三相インバータ５１０を制御する。
【０１８１】
モータコントローラ６００は一つの半導体チップに集積化されたＩＣ（Integrated Circuit）である。モータコントローラ６００は、デジタルコントローラ６１０、デジタルパルス変調器６２０Ｕ〜６２０Ｗ、ゲートドライバ６３０Ｕ〜６３０Ｗを備える。
【０１８２】
デジタルコントローラ６１０は、回転数信号ＳＤＥＴが示す現在の回転数が目標回転数に近づくように、デューティ比指令値ＤＵＴＹ＿Ｕ〜ＤＵＴＹ＿Ｗを生成する。デジタルコントローラ６１０の構成や制御方式は特に限定されず、公知技術を用いればよい。デジタルパルス変調器６２０Ｕ〜６３０Ｗは、対応するデューティ比指令値ＤＵＴＹ＿Ｕ〜ＤＵＴＹ＿Ｗに応じたパルス幅を有するパルス信号ＳＯＵＴ＿Ｕ〜ＳＯＵＴ＿Ｗを生成する。ゲートドライバ６３０Ｕ〜６３０Ｗは、対応するパルス信号ＳＯＵＴ＿Ｕ〜ＳＯＵＴ＿Ｗに応じて、三相インバータ５１０の対応するレグを駆動する。
【０１８３】
この例では、回転数制御のシステムを説明したが、トルク制御や位置制御のモータ駆動システムにも本発明は適用可能である。また、デジタルパルス変調器６２０およびゲートドライバ６３０をひとつのＩＣに集積化してもよい。
【０１８４】
図３３（ａ）、（ｂ）は、オーディオ回路のブロック図である。図３３（ａ）はシングルエンド方式であり、図３３（ｂ）はＢＴＬ（Bridged Transformerless）方式であるが、基本構成は同様である。オーディオ回路８００は、電気音響変換素子８０２、フィルタ８０４およびオーディオＩＣ８２０を備える。電気音響変換素子８０２は、スピーカあるいはヘッドホンであり、電気信号を音響信号に変換する。フィルタ８０４は、オーディオＩＣ８２０が生成するＰＷＭ（Pulse Width Modulation）信号の高周波成分を除去し、電気音響変換素子８０２に供給する。
【０１８５】
オーディオＩＣ８２０は、デジタルパルス幅変調器８２２、ゲートドライバ８２４、Ｄ級アンプ８２６を備える。デジタルパルス幅変調器８２２は、デジタルオーディオ信号ＤＩＮをＰＷＭ信号ＳＰＷＭに変換する。ゲートドライバ８２４は、ＰＷＭ信号に応じてＤ級アンプ８２６を駆動する。
【０１８６】
図３３（ａ）、（ｂ）において、デジタルパルス幅変調器８２２を、上述の遅延パルス発生器２００のアーキテクチャを用いて構成することができる。
【０１８７】
図３４は、発光装置のブロック図である。発光装置９００は、ＬＥＤ９０２、調光回路９０４、ＤＣ／ＤＣコンバータ９０６およびＬＥＤドライバコントローラ９２０を備える。
【０１８８】
ＤＣ／ＤＣコンバータ９０６は、ＬＥＤ９０２に駆動電圧ＶＯＵＴを供給するとともに、一定量に安定化された電流ＩＬＥＤを出力する。ＤＣ／ＤＣコンバータ９０６のトポロジーは限定されず、同期整流型の降圧コンバータであってもよい。あるいはＤＣ／ＤＣコンバータ９０６は昇圧コンバータや、フライバックコンバータであってもよい。センス抵抗ＲＳは、ＬＥＤ９０２（もしくは調光回路９１０）に流れる電流ＩＬＥＤを検出するためにＬＥＤ９０２と直列に設けられる。調光回路９１０は、ＬＥＤ９０２に流れる電流ＩＬＥＤを、目標輝度に応じたデューティ比でスイッチングする。調光回路９１０は、ＬＥＤ９０２と並列なバイパススイッチ９１２と、デジタルパルス幅変調器９１４を含む。デジタルパルス幅変調器９１４は、ＬＥＤ９０２の目標輝度に応じたデューティ比のＰＷＭ信号を生成し、ＰＷＭ信号に応じてバイパススイッチ９１２を駆動する。デジタルパルス幅変調器９１４は上述の遅延パルス発生器２００のアーキテクチャを用いて構成することができる。
【０１８９】
ＬＥＤドライバコントローラ９２０は、ＤＣ／ＤＣコンバータ９０６の出力電流ＩＬＥＤが一定となるように、ＤＣ／ＤＣコンバータ９０６のスイッチング素子９０８を駆動する。Ａ／Ｄコンバータ９２２は、電流ＩＬＥＤがある程度大きい動作領域では、電流検出信号ＶＣＳの一方をデジタル値に変換する。コントローラ９２４は、電流検出信号ＶＣＳが目標値に近づくように、デューティ比指令値ＤＵＴＹを生成する（定電流モード）。電流ＩＬＥＤが小さい動作領域では、電流検出信号ＶＣＳの検出が困難であるため、Ａ／Ｄコンバータ９２２は、出力電圧ＶＯＵＴをデジタル値に変換する。コントローラ９２４は出力電圧ＶＯＵＴが目標値に近づくように、デューティ比指令値ＤＵＴＹを生成する（定電圧モード）。デジタルパルス幅変調器９２６は、デューティ比指令値ＤＵＴＹに応じたＰＷＭ信号ＳＰＷＭを生成する。ドライバ９２８は、ＰＷＭ信号ＳＰＷＭに応じて、ＤＣ／ＤＣコンバータ９０６のスイッチング素子を駆動する。デジタルパルス幅変調器９２６を、上述の遅延パルス発生器２００のアーキテクチャを用いて構成してもよい。
【０１９０】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【０１９１】
１００…タイミング発生器、１１０…ステージ、１１２…主補間器、１１４…副補間器、ＰＩ…位相補間器、２００…遅延パルス発生器、２１０…セット信号発生器、２２０…リセット信号発生器、２３０…出力回路、３００…スイッチング電源、３１０…周辺回路、４００…コントローラ、４１０…Ａ／Ｄコンバータ、４２０…デジタルコントローラ、４３０…デジタルパルス幅変調器、４４０…ドライバ、５００…モータ駆動システム、５０２…三相モータ、５１０…三相インバータ、５２０…回転数検出器、６００…モータコントローラ、６１０…デジタルコントローラ、６２０…デジタルパルス変調器、６３０…ゲートドライバ、８００…オーディオ回路、８０２…電気音響変換素子、８０４…フィルタ、８２０…オーディオＩＣ、８２２…デジタルパルス幅変調器、８２４…ゲートドライバ、８２６…Ｄ級アンプ、９００…発光装置、９０２…ＬＥＤ、９０６…ＤＣ／ＤＣコンバータ、９１０…調光回路、９１２…バイパススイッチ、９１４…デジタルパルス幅変調器、９２０…ＬＥＤドライバコントローラ、９２２…Ａ／Ｄコンバータ、９２４…コントローラ、９２６…デジタルパルス幅変調器、９２８…ドライバ、Ｓ１…第１信号、Ｓ２…第２信号、出力信号ＳＯＵＴ、７００…位相補間器、ＩＮ１…第１入力ノード、ＩＮ２…第２入力ノード、ＯＵＴ…出力ノード、７０２…第１ライン、７０４…第２ライン、７０６…中間ライン、Ｃ１…キャパシタ、７１０…初期化回路、７１２…論理ゲート、７２０…回路ユニット、７２１…並列接続回路、７２２…インバータ、７２４…第１経路、７２６…第２経路、７３０…出力回路、７４０…入力バッファ、Ｒｇ…抵抗、ＳＷＡ１，ＳＷＢ１…第１スイッチ、ＳＷＡ２，ＳＷＢ２…第２スイッチ、ＳＷＡ３，ＳＷＢ３…第３スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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