(57)【要約】【課題】トランジスタの性能がばらついていても、増幅回路の出力電圧範囲が狭くなることを抑制すること。【解決手段】増幅回路１１０は、カスコード型インバータである。レプリカ回路１３０は、増幅回路１１０のレプリカ回路である。電流電圧生成回路１４０は、レプリカ回路１３０の出力電圧に基づいて、増幅回路１１０のカスコード素子のバイアス電圧であって、増幅回路１１０の入力段のトランジスタのドレイン電圧が飽和ドレイン電圧になるバイアス電圧を生成する。そして、電流電圧生成回路１４０は、生成したバイアス電圧を増幅回路のカスコード素子およびレプリカ回路のカスコード素子に供給する。【選択図】図１
2019022195.tif 000002
【特許請求の範囲】
【請求項１】
カスコード型インバータを用いた増幅回路のレプリカ回路と、
前記レプリカ回路の出力電圧に基づいて、前記増幅回路のカスコード素子のバイアス電圧であって、前記増幅回路の入力段のトランジスタのドレイン電圧が飽和ドレイン電圧になるバイアス電圧を生成し、生成した前記バイアス電圧を前記増幅回路のカスコード素子および前記レプリカ回路のカスコード素子に供給する生成回路と、
を備えることを特徴とするバイアス回路。
【請求項２】
前記増幅回路はＴＩＡ（Ｔｒａｎｓｉｍｐｅｄａｎｃｅ  Ａｍｐｌｉｆｉｅｒ）であることを特徴とする請求項１に記載のバイアス回路。
【請求項３】
前記生成回路は、ゲートが前記レプリカ回路の入力段のトランジスタのゲートと接続されたＭＯＳトランジスタと、前記ＭＯＳトランジスタと接続されたＭＯＳダイオードと、を備え、
前記ＭＯＳトランジスタと前記ＭＯＳダイオードと前記レプリカ回路のカスコード素子のゲートとの接続点が前記増幅回路のカスコード素子のゲートに接続されている、
ことを特徴とする請求項１または２に記載のバイアス回路。
【請求項４】
一端が電源またはグランドに接続され、他端が前記ＭＯＳトランジスタと前記ＭＯＳダイオードと前記レプリカ回路のカスコード素子のゲートとの接続点に接続されたダイオードまたは抵抗を備えることを特徴とする請求項３に記載のバイアス回路。
【請求項５】
入力光を電気信号に変換する変換部と、
前記変換部によって変換された前記電気信号をカスコード型インバータにより増幅する増幅回路と、
前記増幅回路のレプリカ回路と、
前記レプリカ回路の出力電圧に基づいて、前記増幅回路のカスコード素子のバイアス電圧であって、前記増幅回路の入力段のトランジスタのドレイン電圧が飽和ドレイン電圧になるバイアス電圧を生成し、生成した前記バイアス電圧を前記増幅回路のカスコード素子および前記レプリカ回路のカスコード素子に供給する生成回路と、
を備えることを特徴とする光受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイアス回路および光受信機に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳインバータの出力を入力にフィードバックする光論理入力回路が知られている（たとえば、下記特許文献１参照。）。ＣＭＯＳはＣｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略である。また、カスコード型のＣＭＯＳインバータを用いたＴＩＡなどの増幅回路が知られている。ＴＩＡはＴｒａｎｓｉｍｐｅｄａｎｃｅ  Ａｍｐｌｉｆｉｅｒの略である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６３−３６６１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した従来技術では、カスコード型のＣＭＯＳインバータに用いるトランジスタの性能がばらつくと、そのＣＭＯＳインバータを用いる増幅回路の出力電圧範囲が狭くなる場合がある。たとえば、カスコード型のＣＭＯＳインバータに用いるトランジスタの閾値電圧が低いと、そのＣＭＯＳインバータを用いる増幅回路の出力電圧範囲が狭くなる。
【０００５】
１つの側面では、本発明は、トランジスタの性能がばらついていても、増幅回路の出力電圧範囲が狭くなることを抑制することができるバイアス回路および光受信機を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するため、１つの実施態様では、カスコード型インバータを用いた増幅回路のレプリカ回路と、前記レプリカ回路の出力電圧に基づいて、前記増幅回路のカスコード素子のバイアス電圧であって、前記増幅回路の入力段のトランジスタのドレイン電圧が飽和ドレイン電圧になるバイアス電圧を生成し、生成した前記バイアス電圧を前記増幅回路のカスコード素子および前記レプリカ回路のカスコード素子に供給する生成回路と、を備えるバイアス回路および光受信機が提案される。
【発明の効果】
【０００７】
本発明の一側面によれば、トランジスタの性能がばらついていても、増幅回路の出力電圧範囲が狭くなることを抑制することができるという効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施の形態１にかかる増幅回路およびバイアス回路の一例を示す図である。
【図２】図２は、実施の形態１にかかるバイアス回路の動作の一例を示す図である。
【図３】図３は、実施の形態１にかかる増幅回路の信号出力範囲の一例を示す図である。
【図４】図４は、実施の形態１にかかるトランジスタのサイズによる飽和ドレイン電圧の調整の一例を示す図である。
【図５】図５は、実施の形態１にかかるトランジスタの電流による飽和ドレイン電圧の調整の一例を示す図である。
【図６】図６は、実施の形態１にかかるバイアス回路による出力信号範囲の拡大の一例を示す図である。
【図７】図７は、実施の形態１にかかるバイアス回路を含む光受信機の一例を示す図である。
【図８】図８は、実施の形態１にかかる光受信機を含む光モジュールの一例を示す図である。
【図９】図９は、実施の形態１にかかる光モジュールの１チップ回路を用いた構成の一例を示す図である。
【図１０】図１０は、実施の形態２にかかる増幅回路およびバイアス回路の一例を示す図である。
【図１１】図１１は、実施の形態２にかかる増幅回路およびバイアス回路の他の一例を示す図である。
【発明を実施するための形態】
【０００９】
以下に図面を参照して、本発明にかかるバイアス回路および光受信機の実施の形態を詳細に説明する。
【００１０】
（実施の形態１）
（実施の形態１にかかる増幅回路およびバイアス回路）
図１は、実施の形態１にかかる増幅回路およびバイアス回路の一例を示す図である。図１に示す増幅回路１１０は、バイアス回路１２０によるバイアス対象の増幅回路である。たとえば、増幅回路１１０は電流信号を電圧信号に変換するＴＩＡである。ＴＩＡはＴｒａｎｓｉｍｐｅｄａｎｃｅ  Ａｍｐｌｉｆｉｅｒ（インピーダンス変換増幅器）の略である。図１に示すように、増幅回路１１０は、入力端子１１１と、出力端子１１２と、帰還抵抗１１３と、ＰＭＯＳトランジスタ１１４ａ，１１６ａと、ＮＭＯＳトランジスタ１１４ｂ，１１６ｂと、定電圧源１１５ａと、グランド１１５ｂと、を含む。
【００１１】
増幅回路１１０においては、ＰＭＯＳトランジスタ１１４ａおよびＮＭＯＳトランジスタ１１４ｂによりＣＭＯＳインバータが実現される。ＣＭＯＳはＣｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（相補型金属酸化膜半導体）の略である。また、増幅回路１１０において、ＰＭＯＳトランジスタ１１６ａおよびＮＭＯＳトランジスタ１１６ｂは、それぞれＰＭＯＳトランジスタ１１４ａおよびＮＭＯＳトランジスタ１１４ｂに対してカスコード素子として設けられる。すなわち、増幅回路１１０はカスコード型のＣＭＯＳインバータを用いた増幅回路（たとえばＴＩＡ）である。
【００１２】
入力端子１１１には、増幅回路１１０による増幅対象の信号（電気信号）が入力される。出力端子１１２は、帰還抵抗１１３を介して入力端子１１１と接続されている。入力端子１１１へ入力された信号は、増幅されて出力端子１１２から出力される。
【００１３】
ＰＭＯＳトランジスタ１１４ａおよびＮＭＯＳトランジスタ１１４ｂのそれぞれは、ソースを共通端子、ゲートを入力端子、ドレインを出力端子とするソース接地回路（入力段トランジスタ）である。
【００１４】
たとえば、ＰＭＯＳトランジスタ１１４ａは、ソースが定電圧源１１５ａ（Ｖdd）に接続され、ドレインがＰＭＯＳトランジスタ１１６ａのソースに接続され、ゲートが入力端子１１１に接続されたｐ型のＭＯＳＦＥＴである。ＭＯＳＦＥＴはＭｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ（絶縁ゲート型電界効果トランジスタ）の略である。
【００１５】
ＮＭＯＳトランジスタ１１４ｂは、ソースがグランド１１５ｂ（Ｖss）に接続（接地）され、ドレインがＮＭＯＳトランジスタ１１６ｂのソースに接続され、ゲートが入力端子１１１に接続されたｎ型のＭＯＳＦＥＴである。
【００１６】
ＰＭＯＳトランジスタ１１６ａおよびＮＭＯＳトランジスタ１１６ｂのそれぞれは、ゲートを共通端子として、ソースを入力端子、ドレインを出力端子とするゲート接地回路（カスコード素子）である。
【００１７】
たとえば、ＰＭＯＳトランジスタ１１６ａは、ソースがＰＭＯＳトランジスタ１１４ａのドレインに接続され、ドレインが出力端子１１２と帰還抵抗１１３との接続点に接続されている。また、ＰＭＯＳトランジスタ１１６ａのゲートにはバイアス回路１２０からのバイアス電圧が入力される。
【００１８】
ＮＭＯＳトランジスタ１１６ｂは、ソースがＮＭＯＳトランジスタ１１４ｂのドレインに接続され、ドレインが出力端子１１２と帰還抵抗１１３との接続点に接続されている。また、ＮＭＯＳトランジスタ１１６ｂのゲートにはバイアス回路１２０からのバイアス電圧が入力される。
【００１９】
このように、増幅回路１１０は、ソース接地回路とゲート接地回路との直列接続（カスコード接続）により実現されるカスコード増幅器である。このような増幅回路１１０において、たとえばカスコード素子であるＰＭＯＳトランジスタ１１６ａおよびＮＭＯＳトランジスタ１１６ｂの閾値電圧Ｖthが製造ばらつきにより小さくなると、増幅回路１１０の出力電圧の範囲が狭くなる（たとえば図３参照）。
【００２０】
出力電圧の範囲が狭くなるとは、たとえば出力電圧の振幅が狭くなることである。出力電圧の範囲が広くなるとは、たとえば出力電圧の振幅が大きくなることである。製造ばらつきとは、たとえば、複数の増幅回路１１０をウェハで製造する場合におけるウェハ間の製造ばらつきである。
【００２１】
バイアス回路１２０は、レプリカ回路１３０と、電流電圧生成回路１４０と、を含む。レプリカ回路１３０は、増幅回路１１０と同一構成の回路である。増幅回路１１０と同一構成の回路は、電気的な特性が増幅回路１１０と同じである回路であって、たとえば各トランジスタの接続関係や各トランジスタのサイズ（たとえばゲート幅）が増幅回路１１０と同一の回路である。
【００２２】
ただし、増幅回路１１０と同一構成の回路は、各トランジスタの接続関係が増幅回路１１０と同じであり、増幅回路１１０と比べて各トランジスタの大きさを所定数倍、または所定数分の一にした回路等であってもよい。
【００２３】
たとえば、レプリカ回路１３０は、帰還抵抗１３３と、ＰＭＯＳトランジスタ１３４ａ，１３６ａと、ＮＭＯＳトランジスタ１３４ｂ，１３６ｂと、定電圧源１３５ａと、グランド１３５ｂと、を含む。これらのレプリカ回路１３０の各構成は、それぞれ増幅回路１１０の帰還抵抗１１３、ＰＭＯＳトランジスタ１１４ａ，１１６ａ、ＮＭＯＳトランジスタ１１４ｂ，１１６ｂ、定電圧源１１５ａおよびグランド１１５ｂに対応する。
【００２４】
また、レプリカ回路１３０のＰＭＯＳトランジスタ１３６ａのゲートは、増幅回路１１０のＰＭＯＳトランジスタ１１６ａのゲートと接続されている。また、レプリカ回路１３０のＮＭＯＳトランジスタ１３６ｂのゲートは、増幅回路１１０のＮＭＯＳトランジスタ１１６ｂのゲートと接続されている。
【００２５】
電流電圧生成回路１４０は、レプリカ回路１３０の出力電圧から電流および電圧を生成する。そして、電流電圧生成回路１４０は、生成した電圧を増幅回路１１０のＰＭＯＳトランジスタ１１６ａおよびＮＭＯＳトランジスタ１１６ｂ（カスコード素子）の各ゲートに供給する。
【００２６】
たとえば、電流電圧生成回路１４０は、ＰＭＯＳトランジスタ１４１ａと、ＮＭＯＳトランジスタ１４１ｂと、定電圧源１４２ａ，１４４ｂと、グランド１４２ｂ，１４４ａと、ＮＭＯＳダイオード１４３ａと、ＰＭＯＳダイオード１４３ｂと、を備える。
【００２７】
ＰＭＯＳトランジスタ１４１ａおよびＮＭＯＳダイオード１４３ａにより、増幅回路１１０におけるｎチャネルのカスコード素子であるＮＭＯＳトランジスタ１１６ｂのゲートに供給されるバイアス電圧が生成される。
【００２８】
ＰＭＯＳトランジスタ１４１ａは、ＰＭＯＳトランジスタ１１４ａと同じサイズのｐ型のＭＯＳＦＥＴである。また、ＰＭＯＳトランジスタ１４１ａは、ソースが定電圧源１４２ａ（Ｖdd）と接続され、ドレインがＮＭＯＳダイオード１４３ａのドレインと接続されている。また、ＰＭＯＳトランジスタ１４１ａのゲートは、ＰＭＯＳトランジスタ１３４ａのゲートと接続されている。
【００２９】
ＮＭＯＳダイオード１４３ａは、ソースがグランド１４４ａ（Ｖss）に接続され、ドレインがゲートおよびＰＭＯＳトランジスタ１４１ａのドレインと接続されたｎ型のＭＯＳＦＥＴである。また、ＮＭＯＳダイオード１４３ａのサイズは、たとえばレプリカ回路１３０のＮＭＯＳトランジスタ１３４ｂおよびＮＭＯＳトランジスタ１３６ｂのサイズの１／４倍とする。
【００３０】
また、ＰＭＯＳトランジスタ１４１ａとＮＭＯＳダイオード１４３ａとの接続点は、レプリカ回路１３０のＮＭＯＳトランジスタ１３６ｂのゲートに接続されている。また、このＰＭＯＳトランジスタ１４１ａとＮＭＯＳダイオード１４３ａとの接続点は、ＮＭＯＳトランジスタ１１６ｂのゲートにバイアス供給源として接続されている。
【００３１】
ＮＭＯＳトランジスタ１４１ｂおよびＰＭＯＳダイオード１４３ｂにより、増幅回路１１０におけるｐチャネルのカスコード素子であるＰＭＯＳトランジスタ１１６ａのゲートに供給されるバイアス電圧が生成される。
【００３２】
ＮＭＯＳトランジスタ１４１ｂは、ＮＭＯＳトランジスタ１１４ｂと同じサイズのｎ型のＭＯＳＦＥＴである。また、ＮＭＯＳトランジスタ１４１ｂは、ソースがグランド１４２ｂ（Ｖss）に接続され、ドレインがＰＭＯＳダイオード１４３ｂのドレインと接続されている。また、ＮＭＯＳトランジスタ１４１ｂのゲートは、ＮＭＯＳトランジスタ１３４ｂのゲートと接続されている。
【００３３】
ＰＭＯＳダイオード１４３ｂは、ソースが定電圧源１４４ｂ（Ｖdd）に接続され、ドレインがゲートおよびＮＭＯＳトランジスタ１４１ｂのドレインと接続されたｐ型のＭＯＳＦＥＴである。また、ＰＭＯＳダイオード１４３ｂのサイズは、たとえばレプリカ回路１３０のＰＭＯＳトランジスタ１３４ａおよびＰＭＯＳトランジスタ１３６ａのサイズの１／４倍とする。
【００３４】
また、ＮＭＯＳトランジスタ１４１ｂとＰＭＯＳダイオード１４３ｂとの接続点は、レプリカ回路１３０のＰＭＯＳトランジスタ１３６ａのゲートに接続されている。また、このＮＭＯＳトランジスタ１４１ｂとＰＭＯＳダイオード１４３ｂとの接続点は、ＰＭＯＳトランジスタ１１６ａのゲートにバイアス供給源として接続されている。
【００３５】
（実施の形態１にかかるバイアス回路の動作）
図２は、実施の形態１にかかるバイアス回路の動作の一例を示す図である。図２において、図１に示した部分と同様の部分については同一の符号を付して説明を省略する。また、ＰＭＯＳトランジスタ１１４ａ、ＰＭＯＳトランジスタ１１６ａ、ＰＭＯＳトランジスタ１３４ａ、ＰＭＯＳトランジスタ１３６ａおよびＰＭＯＳトランジスタ１４１ａのゲート幅をＷpとする。この場合に、ＰＭＯＳダイオード１４３ｂのゲート幅は（１／４）・Ｗpである。また、ＮＭＯＳトランジスタ１１４ｂ、ＮＭＯＳトランジスタ１１６ｂ、ＮＭＯＳトランジスタ１３４ｂ、ＮＭＯＳトランジスタ１３６ｂおよびＮＭＯＳトランジスタ１４１ｂのゲート幅をＷnとする。この場合に、ＮＭＯＳダイオード１４３ａのゲート幅は（１／４）・Ｗnである。
【００３６】
増幅回路１１０の出力端子１１２からの出力電圧の範囲は、入力段トランジスタであるＰＭＯＳトランジスタ１１４ａおよびＮＭＯＳトランジスタ１１４ｂのドレイン電圧が大きいほど狭くなる。
【００３７】
一方で、入力段トランジスタであるＮＭＯＳトランジスタ１１４ｂを飽和領域で動作させるには、最小限のドレイン電圧（飽和ドレイン電圧Ｖdsat_n）をＮＭＯＳトランジスタ１１４ｂに与えればよい。同様に、入力段トランジスタであるＰＭＯＳトランジスタ１１４ａを飽和領域で動作させるには、ＰＭＯＳトランジスタ１１４ａに飽和ドレイン電圧Ｖdd−Ｖdsat_pを与えればよい。飽和ドレイン電圧は、たとえばドレイン電流が飽和する最小のドレイン電圧である。
【００３８】
すなわち、ＮＭＯＳトランジスタ１１４ｂのドレイン電圧をＶdsat_nに設定することで、ＮＭＯＳトランジスタ１１４ｂが飽和領域で動作し、かつ増幅回路１１０の出力電圧範囲が広くなる。また、ＰＭＯＳトランジスタ１１４ａのドレイン電圧をＶdd−Ｖdsat_pに設定することで、ＰＭＯＳトランジスタ１１４ａが飽和領域で動作し、かつ増幅回路１１０の出力電圧範囲が広くなる。
【００３９】
バイアス回路１２０は、ＮＭＯＳトランジスタ１１４ｂのドレイン電圧がＶdsat_nになり、かつＰＭＯＳトランジスタ１１４ａのドレイン電圧がＶdd−Ｖdsat_pになるようにバイアス電圧を生成する。
【００４０】
レプリカ回路１３０は、バイアス対象である増幅回路１１０と同一構成であるため、レプリカ回路１３０に流れる電流は増幅回路１１０と同じである。
【００４１】
また、電流電圧生成回路１４０におけるＰＭＯＳトランジスタ１４１ａのゲート・ソース間電圧はレプリカ回路１３０におけるＰＭＯＳトランジスタ１３４ａのゲート・ソース間電圧と同じである。このため、電流電圧生成回路１４０に流れるＤＣ電流ＩDC（直流電流）は、レプリカ回路１３０に流れるＤＣ電流ＩDCと同じ、すなわち増幅回路１１０に流れるＤＣ電流と同じである。
【００４２】
そして、ＮＭＯＳダイオード１４３ａのトランジスタのサイズは、レプリカ回路１３０のＮＭＯＳトランジスタ１３４ｂ，１３６ｂのサイズの１／４の（１／４）・Ｗnである。これにより、ＮＭＯＳダイオード１４３ａにおいてＶth＋２・Ｖdsat_nの電圧が発生する。
【００４３】
また、ＮＭＯＳダイオード１４３ａにおいて発生したＶth＋２・Ｖdsat_nの電圧は、レプリカ回路１３０のカスコード素子であるＮＭＯＳトランジスタ１３６ｂのゲートに印加される。また、ＮＭＯＳトランジスタ１３６ｂのゲート・ソース間電圧はＶth＋Ｖdsat_nとなる。このため、ＮＭＯＳトランジスタ１３４ｂのドレイン電圧は、（Ｖth＋２・Ｖdsat_n）−（Ｖth＋Ｖdsat_n）＝Ｖdsat_nに設定される。
【００４４】
これにより、レプリカ回路１３０と同一構成の増幅回路１１０における入力段トランジスタであるＮＭＯＳトランジスタ１１４ｂのドレイン電圧をＶdsat_nに設定することができる。したがって、ＮＭＯＳトランジスタ１１４ｂが飽和領域で動作し、かつ増幅回路１１０の出力電圧範囲が広く（下限が低く）なる。
【００４５】
同様に、ＰＭＯＳダイオード１４３ｂのトランジスタのサイズは、レプリカ回路１３０のＰＭＯＳトランジスタ１３４ａ，１３６ａのサイズの１／４の（１／４）・Ｗpである。これにより、ＰＭＯＳダイオード１４３ｂにおいてＶdd−（Ｖth＋２・Ｖdsat_p）の電圧が発生する。
【００４６】
また、ＰＭＯＳダイオード１４３ｂにおいて発生したＶdd−（Ｖth＋２・Ｖdsat_p）の電圧は、レプリカ回路１３０のカスコード素子であるＰＭＯＳトランジスタ１３６ａのゲートに印加される。また、ＰＭＯＳトランジスタ１３６ａのゲート・ソース間電圧はＶth＋Ｖdsat_pとなる。このため、ＰＭＯＳトランジスタ１３４ａのドレイン電圧は、（Ｖdd−（Ｖth＋２・Ｖdsat_p））＋（Ｖth＋Ｖdsat_p）＝Ｖdd−Ｖdsat_pに設定される。
【００４７】
これにより、レプリカ回路１３０と同一構成の増幅回路１１０における入力段トランジスタであるＰＭＯＳトランジスタ１１４ａのドレイン電圧をＶdd−Ｖdsat_pに設定することができる。したがって、ＰＭＯＳトランジスタ１１４ａが飽和領域で動作し、かつ増幅回路１１０の出力電圧範囲が広く（上限が高く）なる。
【００４８】
（実施の形態１にかかる増幅回路の信号出力範囲）
図３は、実施の形態１にかかる増幅回路の信号出力範囲の一例を示す図である。図３において、縦軸は電圧を示す。図３のＧＮＤはグランドを示す。出力信号３１１，３１２は、仮にＰＭＯＳトランジスタ１１６ａおよびＮＭＯＳトランジスタ１１６ｂの各ゲートに一定のバイアス電圧ＶBを印加した場合に出力端子１１２から出力される信号を参考として示している。
【００４９】
また、出力信号３１１は、カスコード素子であるＰＭＯＳトランジスタ１１６ａおよびＮＭＯＳトランジスタ１１６ｂの閾値電圧Ｖthが製造ばらつきにより比較的大きい場合に出力端子１１２から出力される信号を参考として示している。また、出力信号３１２は、カスコード素子であるＰＭＯＳトランジスタ１１６ａおよびＮＭＯＳトランジスタ１１６ｂの閾値電圧Ｖthが製造ばらつきにより比較的小さい場合に出力端子１１２から出力される信号を参考として示している。
【００５０】
ＰＭＯＳトランジスタ１１６ａおよびＮＭＯＳトランジスタ１１６ｂの各ゲートに一定のバイアス電圧ＶBを印加した場合の出力信号３１１，３１２は、上限電圧がＶthになり、下限電圧がＶB−Ｖthになる。したがって、Ｖthが小さいと出力信号３１１，３１２の範囲が狭くなる。
【００５１】
出力信号３２１，３２２は、ＰＭＯＳトランジスタ１１６ａおよびＮＭＯＳトランジスタ１１６ｂの各ゲートにバイアス回路１２０からのバイアス電圧ＶBを印加した場合に出力端子１１２から出力される信号を示している。また、出力信号３２１は、カスコード素子であるＰＭＯＳトランジスタ１１６ａおよびＮＭＯＳトランジスタ１１６ｂの閾値電圧Ｖthが製造ばらつきにより比較的大きい場合に出力端子１１２から出力される信号を示している。また、出力信号３２２は、カスコード素子であるＰＭＯＳトランジスタ１１６ａおよびＮＭＯＳトランジスタ１１６ｂの閾値電圧Ｖthが製造ばらつきにより比較的小さい場合に出力端子１１２から出力される信号を示している。
【００５２】
上述したように、バイアス回路１２０を用いることにより、ＰＭＯＳトランジスタ１１６ａのゲートにはバイアス電圧としてＶdd−（Ｖth＋２・Ｖdsat_p）が印加される。また、バイアス回路１２０を用いることにより、ＮＭＯＳトランジスタ１１６ｂのゲートにはバイアス電圧としてＶth＋２・Ｖdsat_nが印加される。
【００５３】
この場合に、出力信号３２１，３２２は、上限電圧がＶdd−２・Ｖdsat_pになり、下限電圧が２・Ｖdsat_nになる。したがって、出力信号３２１，３２２の範囲はＶthに影響を受けないため、製造ばらつきによってＶthが小さくなっても出力信号３２１，３２２の範囲が狭くならない。なお、一般的にＶth＞＞Ｖdsat_pかつＶth＞＞Ｖdsat_nである。
【００５４】
（実施の形態１にかかるトランジスタのサイズによる飽和ドレイン電圧の調整）
図４は、実施の形態１にかかるトランジスタのサイズによる飽和ドレイン電圧の調整の一例を示す図である。図４に示すトランジスタ４１０は、サイズがＷ／Ｌのトランジスタである。Ｗはトランジスタのゲート幅であり、Ｌはトランジスタのゲート長である。トランジスタ４１０の飽和ドレイン電圧をＶdsatとすると、Ｖdsatは式４１１のように表すことができる。式４１１において、Ｉは直流電流を示し、μは半導体中の電子の移動度を示し、Ｃoxは酸化膜容量を示す。
【００５５】
図４に示すトランジスタ４２０は、トランジスタ４１０のサイズを４倍にしたトランジスタ、すなわちサイズが４・Ｗ／Ｌのトランジスタである。トランジスタ４２０の飽和ドレイン電圧は式４２１のように表すことができる。すなわち、トランジスタ４２０の飽和ドレイン電圧は、トランジスタ４１０の飽和ドレイン電圧の１／２倍の（１／２）・Ｖdsatとなる。このように、トランジスタのサイズ（ゲート幅／ゲート長）を４倍にすると飽和ドレイン電圧を１／２倍にすることができる。
【００５６】
図４に示すトランジスタ４３０は、トランジスタ４１０のサイズを１／４倍にしたトランジスタ、すなわちサイズが（１／４）・Ｗ／Ｌのトランジスタである。トランジスタ４３０の飽和ドレイン電圧は式４３１のように表すことができる。すなわち、トランジスタ４３０の飽和ドレイン電圧は、トランジスタ４１０の飽和ドレイン電圧の２倍の２・Ｖdsatとなる。このように、トランジスタのサイズ（ゲート幅／ゲート長）を１／４倍にすると飽和ドレイン電圧を２倍にすることができる。
【００５７】
たとえば図１，図２に示した各トランジスタのうちＮＭＯＳダイオード１４３ａおよびＰＭＯＳダイオード１４３ｂと異なる各トランジスタには、たとえば図４に示したトランジスタ４１０を適用することができる。図１，図２に示した各トランジスタのうちＮＭＯＳダイオード１４３ａおよびＰＭＯＳダイオード１４３ｂの各トランジスタには、たとえば図４に示したトランジスタ４３０を適用することができる。
【００５８】
図４に示したように、トランジスタのサイズ（ゲート幅／ゲート長）により、飽和ドレイン電圧を調整することができる。なお、たとえば図２においてはゲート幅によりトランジスタのサイズを調整する場合について説明したが、トランジスタのサイズは、ゲート長により調整してもよいし、ゲート幅およびゲート長の両方により調整してもよい。
【００５９】
（実施の形態１にかかるトランジスタの電流による飽和ドレイン電圧の調整）
図５は、実施の形態１にかかるトランジスタの電流による飽和ドレイン電圧の調整の一例を示す図である。図５において、図２に示した部分と同様の部分については同一の符号を付して説明を省略する。
【００６０】
図５に示すように、ＰＭＯＳトランジスタ１４１ａに流れるＤＣ電流をレプリカ回路１３０に流れるＤＣ電流ＩDCの４倍の４・ＩDCとしてもよい。この場合は、ＰＭＯＳトランジスタ１４１ａのサイズをＰＭＯＳトランジスタ１３４ａおよびＰＭＯＳトランジスタ１３６ａのサイズＷpの４倍の４・Ｗpとする。また、ＮＭＯＳダイオード１４３ａのトランジスタのサイズをＮＭＯＳトランジスタ１３４ｂおよびＮＭＯＳトランジスタ１３６ｂのサイズＷnと同じにする。
【００６１】
また、ＮＭＯＳトランジスタ１４１ｂに流れるＤＣ電流をレプリカ回路１３０に流れるＤＣ電流ＩDCの４倍の４・ＩDCとしてもよい。この場合は、ＮＭＯＳトランジスタ１４１ｂのサイズをＮＭＯＳトランジスタ１３４ｂおよびＮＭＯＳトランジスタ１３６ｂのサイズＷnの４倍の４・Ｗnとする。また、ＰＭＯＳダイオード１４３ｂのトランジスタのサイズをＰＭＯＳトランジスタ１３４ａおよびＰＭＯＳトランジスタ１３６ａのサイズＷpと同じにする。
【００６２】
図５に示したように、トランジスタおよびＤＣ電流によって、ＮＭＯＳダイオード１４３ａおよびＰＭＯＳダイオード１４３ｂの飽和ドレイン電圧を２・Ｖdsatとすることができる。図５に示した各トランジスタのうちＮＭＯＳダイオード１４３ａおよびＰＭＯＳダイオード１４３ｂの各トランジスタには、たとえば図４に示したトランジスタ４１０を適用することができる。図５に示した各トランジスタのうちＰＭＯＳトランジスタ１４１ａおよびＮＭＯＳトランジスタ１４１ｂの各トランジスタには、たとえば図４に示したトランジスタ４２０を適用することができる。
【００６３】
（実施の形態１にかかるバイアス回路による出力信号範囲の拡大）
図６は、実施の形態１にかかるバイアス回路による出力信号範囲の拡大の一例を示す図である。図６において、縦軸は増幅回路１１０の出力端子１１２から出力される信号の電圧値を示す。横方向の第１条件〜第５条件は、トランジスタの性能、電源電圧および接合温度の互いに異なる組み合わせである。
【００６４】
出力電圧上限６１１は、仮にＰＭＯＳトランジスタ１１６ａおよびＮＭＯＳトランジスタ１１６ｂの各ゲートに一定のバイアス電圧を印加した場合に出力端子１１２から出力される信号の電圧値の上限のシミュレーション結果を参考として示している。出力電圧下限６１２は、仮にＰＭＯＳトランジスタ１１６ａおよびＮＭＯＳトランジスタ１１６ｂの各ゲートに一定のバイアス電圧を印加した場合に出力端子１１２から出力される信号の電圧値の下限のシミュレーション結果を参考として示している。
【００６５】
出力電圧上限６２１は、ＰＭＯＳトランジスタ１１６ａおよびＮＭＯＳトランジスタ１１６ｂの各ゲートにバイアス回路１２０からのバイアス電圧を印加した場合に出力端子１１２から出力される信号の電圧値の上限のシミュレーション結果を示している。出力電圧下限６２２は、ＰＭＯＳトランジスタ１１６ａおよびＮＭＯＳトランジスタ１１６ｂの各ゲートにバイアス回路１２０からのバイアス電圧を印加した場合に出力端子１１２から出力される信号の電圧値の下限のシミュレーション結果を示している。
【００６６】
出力電圧上限６１１および出力電圧下限６１２と出力電圧上限６２１および出力電圧下限６２２とを比較すると、トランジスタの性能がばらついても、バイアス回路１２０を用いることで増幅回路１１０の出力電圧範囲が広くなることがわかる。
【００６７】
（実施の形態１にかかるバイアス回路を含む光受信機）
図７は、実施の形態１にかかるバイアス回路を含む光受信機の一例を示す図である。図７において、図１，図２，図５に示した部分と同様の部分については同一の符号を付して説明を省略する。図７に示す光受信機７００は、ＰＤ７０１と、ＴＩＡ７０２と、バイアス回路１２０と、を備える。ＰＤはＰｈｏｔｏ  Ｄｅｔｅｃｔｏｒの略である。ＴＩＡはＴｒａｎｓｉｍｐｅｄａｎｃｅ  Ａｍｐｌｉｆｉｅｒ（インピーダンス変換増幅器）の略である。
【００６８】
ＰＤ７０１は、入力された光信号を電気信号（電流信号）に変換する。そして、ＰＤ７０１は、変換した電気信号をＴＩＡ７０２へ出力する。ＴＩＡ７０２は、ＰＤ７０１から出力された電気信号を電流信号から電圧信号に変換する。そして、ＴＩＡ７０２は、変換した電気信号を出力する。また、ＴＩＡ７０２は、バイアス回路１２０によるバイアス対象の回路であり、たとえば上述した増幅回路１１０である。
【００６９】
バイアス回路１２０は、たとえば上述したバイアス電圧をＴＩＡ７０２のカスコード素子（たとえば増幅回路１１０のＰＭＯＳトランジスタ１１６ａおよびＮＭＯＳトランジスタ１１６ｂ）のゲートへ供給する。これにより、ＴＩＡ７０２の出力信号範囲を広くし、高品質な電気信号を出力することが可能になる。
【００７０】
（実施の形態１にかかる光受信機を含む光モジュール）
図８は、実施の形態１にかかる光受信機を含む光モジュールの一例を示す図である。図８において、図７に示した部分と同様の部分については同一の符号を付して説明を省略する。図８に示す光モジュール８００は、光受信機７００および電気送信機８１０を備える。光受信機７００のＴＩＡ７０２は、変換した電気信号を電気送信機８１０へ出力する。
【００７１】
電気送信機８１０は、ＴＩＡ７０２から出力された電気信号の処理を行う。そして、電気送信機８１０は、処理を行った電気信号を送信する。電気送信機８１０による電気信号の処理には、たとえば、電気信号の識別（復号）、または電気信号のアナログ信号からデジタル信号への変換などである。または、電気信号の処理には、電気信号のシリアル信号からパラレル信号への変換などが含まれてもよい。
【００７２】
図８に示した光モジュール８００は、たとえば、サーバ間のデータ通信、モジュール間のデータ通信、ＣＰＵのデータ通信などの各データ通信に使用される高速インターコネクト回路や、各種の光通信に適用可能である。ＣＰＵはＣｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ（中央処理装置）の略である。
【００７３】
（実施の形態１にかかる光モジュールの１チップ回路を用いた構成）
図９は、実施の形態１にかかる光モジュールの１チップ回路を用いた構成の一例を示す図である。図８に示した光モジュール８００は、たとえば図９に示すようにＰＤ７０１およびＣＭＯＳ回路９１０により実現することができる。ＰＤ７０１は、変換した電気信号をＣＭＯＳ回路９１０へ出力する。
【００７４】
ＣＭＯＳ回路９１０は、図８に示したＴＩＡ７０２、バイアス回路１２０および電気送信機８１０を１チップに含めた回路である。図９に示したように、光モジュール８００について、図８に示した各電気回路を１チップで実現する構成としてもよい。ただし、光モジュール８００の構成はこのような構成に限らず、たとえば図８に示した各電気回路を複数の電気回路により実現してもよい。
【００７５】
このように、実施の形態１にかかるバイアス回路１２０は、カスコード型インバータである増幅回路１１０のレプリカ回路１３０を備える。また、バイアス回路１２０は、レプリカ回路１３０の出力電圧に基づいて、増幅回路１１０のカスコード素子（ＰＭＯＳトランジスタ１１６ａおよびＮＭＯＳトランジスタ１１６ｂ）のバイアス電圧を生成する。
【００７６】
このとき、バイアス回路１２０は、増幅回路１１０の入力段のトランジスタ（ＰＭＯＳトランジスタ１１４ａおよびＮＭＯＳトランジスタ１１４ｂ）のドレイン電圧が飽和ドレイン電圧になるバイアス電圧を生成する。そして、バイアス回路１２０は、生成したバイアス電圧を、増幅回路１１０のカスコード素子およびレプリカ回路のカスコード素子（ＰＭＯＳトランジスタ１３６ａおよびＮＭＯＳトランジスタ１３６ｂ）に供給する。
【００７７】
これにより、増幅回路１１０の出力電圧範囲は、増幅回路１１０のカスコード素子（ＰＭＯＳトランジスタ１１６ａおよびＮＭＯＳトランジスタ１１６ｂ）の閾値電圧に依存しなくなる。このため、増幅回路１１０のトランジスタの性能がばらついていても、増幅回路１１０の出力電圧範囲が狭くなることを抑制することができる。
【００７８】
増幅回路１１０は、たとえばＴＩＡとすることができる。これにより、たとえばＰＤ７０１によって入力光から変換された電気信号を電流信号から電圧信号に変換し、変換した信号の電圧範囲が狭くなることを抑制することができる。このため、たとえば電圧信号の識別を精度よく行うことができる。
【００７９】
また、バイアス電圧を生成する電流電圧生成回路１４０は、たとえば、ゲートがレプリカ回路１３０の入力段のトランジスタのゲートと接続されたＭＯＳトランジスタと、そのＭＯＳトランジスタと接続されたＭＯＳダイオードと、を備える。電流電圧生成回路１４０のＭＯＳトランジスタは、たとえば上述のＰＭＯＳトランジスタ１４１ａやＮＭＯＳトランジスタ１４１ｂである。電流電圧生成回路１４０のＭＯＳダイオードは、たとえば上述のＮＭＯＳダイオード１４３ａやＰＭＯＳダイオード１４３ｂである。そして、電流電圧生成回路１４０のＭＯＳトランジスタと、電流電圧生成回路１４０のＭＯＳダイオードと、レプリカ回路１３０のカスコード素子のゲートと、の接続点が増幅回路１１０のカスコード素子のゲートに接続されている。
【００８０】
また、電流電圧生成回路１４０のＭＯＳトランジスタの飽和ドレイン電圧は、レプリカ回路１３０の入力段のトランジスタおよびカスコード素子の飽和ドレイン電圧と同じである。また、電流電圧生成回路１４０のＭＯＳダイオードの飽和ドレイン電圧は、レプリカ回路１３０の入力段のトランジスタおよびカスコード素子の飽和ドレイン電圧の２倍である。これにより、増幅回路１１０の入力段のトランジスタのドレイン電圧が飽和ドレイン電圧になるバイアス電圧を生成することができる。
【００８１】
（実施の形態２）
実施の形態２について、実施の形態１と異なる部分について説明する。実施の形態２においては、バイアス電圧の出力点の電位を所定の範囲内に調整するための構成について説明する。
【００８２】
（実施の形態２にかかる増幅回路およびバイアス回路）
図１０は、実施の形態２にかかる増幅回路およびバイアス回路の一例を示す図である。図１０において、図１に示した部分と同様の部分については同一の符号を付して説明を省略する。図１０に示すように、実施の形態２にかかるバイアス回路１２０の電流電圧生成回路１４０は、図１に示した構成に加えてスイッチ１０１０，１０２０、対地ダイオード１０１１、グランド１０１２、対電源ダイオード１０２１および定電圧源１０２２を備える。
【００８３】
バイアス回路１２０におけるＰＭＯＳトランジスタ１１６ａへのバイアス電圧の出力点Ｖｂｐの電位が高くなり過ぎると、ＰＭＯＳトランジスタ１３６ａおよびＰＭＯＳダイオード１４３ｂがオフになり、バイアス回路１２０が正常に動作できない場合がある。これに対して、バイアス電圧の出力点Ｖｂｐとグランド１０１２との間にスイッチ１０１０および対地ダイオード１０１１を接続することにより、バイアス電圧の出力点Ｖｂｐの電位が高くなり過ぎることを防止することができる。
【００８４】
これにより、たとえば対地ダイオード１０１１の順方向のオン電圧が０．６［Ｖ］の場合に、スイッチ１０１０がオンの状態でバイアス電圧の出力点Ｖｂｐの電位が０．６［Ｖ］以上になると、対地ダイオード１０１１がオンになり対地方向に電流が流れる。このため、バイアス電圧の出力点Ｖｂｐの上限電位を０．６［Ｖ］にし、バイアス回路１２０が正常に動作できなくなることを防止することができる。
【００８５】
また、バイアス回路１２０におけるＮＭＯＳトランジスタ１１６ｂへのバイアス電圧の出力点Ｖｂｎの電位が低くなり過ぎると、ＮＭＯＳトランジスタ１３６ｂおよびＮＭＯＳダイオード１４３ａがオフになり、バイアス回路１２０が正常に動作できない場合がある。これに対して、バイアス電圧の出力点Ｖｂｎと定電圧源１０２２との間にスイッチ１０２０および対電源ダイオード１０２１を接続することにより、バイアスＶｂｎの電位が低くなり過ぎることを防止することができる。
【００８６】
これにより、たとえば対電源ダイオード１０２１の順方向のオン電圧が０．６［Ｖ］の場合に、スイッチ１０２０がオンの状態でバイアス電圧の出力点Ｖｂｎの電位がＶdd−０．６［Ｖ］以下になると、対電源ダイオード１０２１がオンになり対電源方向に電流が流れる。このため、バイアス電圧の出力点Ｖｂｎの下限電位をＶdd−０．６［Ｖ］にし、バイアス回路１２０が正常に動作できなくなることを防止することができる。
【００８７】
たとえば、バイアス回路１２０の動作開始時にスイッチ１０１０，１０２０をオンにし、その後はスイッチ１０１０，１０２０をオフにすることで、バイアス回路１２０を正常な動作点に迅速に移行させることができる。また、スイッチ１０１０，１０２０を常時オンにする構成や、スイッチ１０１０，１０２０を省いた構成としてもよい。
【００８８】
図１１は、実施の形態２にかかる増幅回路およびバイアス回路の他の一例を示す図である。図１１において、図１０に示した部分と同様の部分については同一の符号を付して説明を省略する。図１１に示すように、実施の形態２にかかるバイアス回路１２０の電流電圧生成回路１４０は、図１０に示した対地ダイオード１０１１および対電源ダイオード１０２１に代えて抵抗１１１２，１１２２を備える。
【００８９】
バイアス電圧の出力点Ｖｂｐとグランド１０１２との間にスイッチ１０１０および抵抗１１１２を接続することにより、出力点Ｖｂｐの電位が高くなり過ぎることを防止することができる。たとえば、対地ダイオード１０１１の順方向のオン電圧が０．６［Ｖ］の場合に、スイッチ１０１０がオンの状態でバイアス電圧の出力点Ｖｂｐの電位が０．６［Ｖ］以上になると対地方向に電流が流れる。このため、バイアス電圧の出力点Ｖｂｐの上限電位を０．６［Ｖ］にし、バイアス回路１２０が正常に動作できなくなることを防止することができる。
【００９０】
また、バイアス電圧の出力点Ｖｂｎと定電圧源１０２２との間にスイッチ１０２０および抵抗１１２２を接続することにより、バイアス電圧の出力点Ｖｂｎの電位が低くなり過ぎることを防止することができる。たとえば、対電源ダイオード１０２１の順方向のオン電圧が０．６［Ｖ］の場合に、スイッチ１０２０がオンの状態でバイアス電圧の出力点Ｖｂｎの電位がＶdd−０．６［Ｖ］以下になると、対電源方向に電流が流れる。このため、バイアス電圧の出力点Ｖｂｎの下限電位をＶdd−０．６［Ｖ］にし、バイアス回路１２０が正常に動作できなくなることを防止することができる。
【００９１】
たとえば、バイアス回路１２０の動作開始時にスイッチ１０１０，１０２０をオンにし、その後はスイッチ１０１０，１０２０をオフにすることで、バイアス回路１２０を正常な動作点に迅速に移行させることができる。
【００９２】
また、スイッチ１０１０，１０２０を常時オンにする構成や、スイッチ１０１０，１０２０を省いた構成としてもよい。この場合は、抵抗１１１２，１１２２の抵抗値を十分に大きい抵抗値にする。たとえば、抵抗１１１２，１１２２の抵抗値を、電流をコピーするトランジスタ（たとえばＰＭＯＳトランジスタ１４１ａやＮＭＯＳトランジスタ１４１ｂ）よりも十分に大きくする。
【００９３】
このように、実施の形態２にかかるバイアス回路１２０は、実施の形態１にかかるバイアス回路１２０と同様に、トランジスタの性能がばらついていても、増幅回路１１０の出力電圧範囲が狭くなることを抑制することができる。
【００９４】
また、バイアス回路１２０は、一端が定電圧源１０２２またはグランド１０１２に接続され、他端がバイアス電圧の出力点に接続されたダイオード（対地ダイオード１０１１や対電源ダイオード１０２１）を備える。または、バイアス回路１２０は、一端が定電圧源１０２２またはグランド１０１２に接続され、他端がバイアス電圧の出力点に接続された抵抗（抵抗１１１２や抵抗１１２２）を備える。バイアス電圧の出力点は、たとえば、電流電圧生成回路１４０のＭＯＳトランジスタと、電流電圧生成回路１４０のＭＯＳダイオードと、レプリカ回路１３０のカスコード素子のゲートと、の接続点である。
【００９５】
これにより、バイアス電圧の出力点の電位を所定の範囲内に調整し、バイアス回路１２０が正常に動作できなくなることを防止することができる。
【００９６】
以上説明したように、バイアス回路および光受信機によれば、トランジスタの性能がばらついていても、増幅回路の出力電圧範囲が狭くなることを抑制することができる。
【００９７】
たとえば、従来、光受信機に用いられるトランスインピーダンスアンプ（ＴＩＡ）の構成に、カスコード型インバータを用いた構成がある。カスコード素子を用いた回路を動作させるためには、カスコード素子にバイアス電圧を供給することを要する。しかしながら、たとえば固定電位によるバイアス手法だと、回路の製造ばらつきによるトランジスタの閾値電圧のばらつきによって、ＴＩＡの信号出力範囲を広くとれない場合がある。
【００９８】
これに対して、上述した各実施の形態によれば、ＴＩＡの入力段トランジスタのドレイン電圧が、トランジスタが動作する必要最小限の電圧値である飽和ドレイン電圧となるようにバイアス電圧をカスコード素子に与えることができる。このため、トランジスタの閾値電圧がばらついても、ＴＩＡの出力信号範囲が狭くなることを抑制することができる。
【００９９】
上述した各実施の形態に関し、さらに以下の付記を開示する。
【０１００】
（付記１）カスコード型インバータを用いた増幅回路のレプリカ回路と、
前記レプリカ回路の出力電圧に基づいて、前記増幅回路のカスコード素子のバイアス電圧であって、前記増幅回路の入力段のトランジスタのドレイン電圧が飽和ドレイン電圧になるバイアス電圧を生成し、生成した前記バイアス電圧を前記増幅回路のカスコード素子および前記レプリカ回路のカスコード素子に供給する生成回路と、
を備えることを特徴とするバイアス回路。
【０１０１】
（付記２）前記増幅回路はＴＩＡ（Ｔｒａｎｓｉｍｐｅｄａｎｃｅ  Ａｍｐｌｉｆｉｅｒ）であることを特徴とする付記１に記載のバイアス回路。
【０１０２】
（付記３）前記生成回路は、ゲートが前記レプリカ回路の入力段のトランジスタのゲートと接続されたＭＯＳトランジスタと、前記ＭＯＳトランジスタと接続されたＭＯＳダイオードと、を備え、
前記ＭＯＳトランジスタと前記ＭＯＳダイオードと前記レプリカ回路のカスコード素子のゲートとの接続点が前記増幅回路のカスコード素子のゲートに接続されている、
ことを特徴とする付記１または２に記載のバイアス回路。
【０１０３】
（付記４）前記ＭＯＳトランジスタの飽和ドレイン電圧は、前記レプリカ回路の入力段のトランジスタおよびカスコード素子の飽和ドレイン電圧と同じであり、
前記ＭＯＳダイオードの飽和ドレイン電圧は、前記レプリカ回路の入力段のトランジスタおよびカスコード素子の飽和ドレイン電圧の２倍である、
ことを特徴とする付記３に記載のバイアス回路。
【０１０４】
（付記５）一端が電源またはグランドに接続され、他端が前記ＭＯＳトランジスタと前記ＭＯＳダイオードと前記レプリカ回路のカスコード素子のゲートとの接続点に接続されたダイオードまたは抵抗を備えることを特徴とする付記３または４に記載のバイアス回路。
【０１０５】
（付記６）入力光を電気信号に変換する変換部と、
前記変換部によって変換された前記電気信号をカスコード型インバータにより増幅する増幅回路と、
前記増幅回路のレプリカ回路と、
前記レプリカ回路の出力電圧に基づいて、前記増幅回路のカスコード素子のバイアス電圧であって、前記増幅回路の入力段のトランジスタのドレイン電圧が飽和ドレイン電圧になるバイアス電圧を生成し、生成した前記バイアス電圧を前記増幅回路のカスコード素子および前記レプリカ回路のカスコード素子に供給する生成回路と、
を備えることを特徴とする光受信機。
【符号の説明】
【０１０６】
１１０  増幅回路
１１１  入力端子
１１２  出力端子
１１３，１３３  帰還抵抗
１１４ａ，１１６ａ，１３４ａ，１３６ａ，１４１ａ  ＰＭＯＳトランジスタ
１１４ｂ，１１６ｂ，１３４ｂ，１３６ｂ，１４１ｂ  ＮＭＯＳトランジスタ
１１５ａ，１３５ａ，１４２ａ，１４４ｂ，１０２２  定電圧源
１１５ｂ，１３５ｂ，１４２ｂ，１４４ａ，１０１２  グランド
１２０  バイアス回路
１３０  レプリカ回路
１４０  電流電圧生成回路
１４３ａ  ＮＭＯＳダイオード
１４３ｂ  ＰＭＯＳダイオード
３１１，３１２，３２１，３２２  出力信号
４１０，４２０，４３０  トランジスタ
４１１，４２１，４３１  式
６１１，６２１  出力電圧上限
６１２，６２２  出力電圧下限
７００  光受信機
７０１  ＰＤ
７０２  ＴＩＡ
８００  光モジュール
８１０  電気送信機
９１０  ＣＭＯＳ回路
１０１０，１０２０  スイッチ
１０１１  対地ダイオード
１０２１  対電源ダイオード
１１１２，１１２２  抵抗
【図１】
2019022195.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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