(57)【要約】【課題】チップサイズやコストの増大を抑制した光電変換装置を提供すること。【解決手段】入射光に応じて光電変換を行って画素データを出力する光電変換手段２２、及び、前記光電変換手段により光電変換された電荷をリセットしてリセット信号を出力するリセット手段２４を画素ごとに有する画素ブロック１３と、基準信号を生成する基準信号出力手段を有する信号生成ブロックと、前記基準信号に相関二重サンプリングを行って補正データを生成し、前記画素データと前記リセット信号に相関二重サンプリングを行って出力信号を生成する信号処理ブロック１１と、を有し、前記信号処理ブロックは、前記出力信号を前記補正データで補正することを特徴とする光電変換装置１００を提供する。【選択図】図１
2019022095.tif 000002
【特許請求の範囲】
【請求項１】
入射光に応じて光電変換を行って画素データを出力する光電変換手段、及び、前記光電変換手段により光電変換された電荷をリセットしてリセット信号を出力するリセット手段を画素ごとに有する画素ブロックと、
基準信号を生成する基準信号出力手段を有する信号生成ブロックと、
前記基準信号に相関二重サンプリングを行って補正データを生成し、前記画素データと前記リセット信号に相関二重サンプリングを行って出力信号を生成する信号処理ブロックと、を有し、
前記信号処理ブロックは、前記出力信号を前記補正データで補正することを特徴とする光電変換装置。
【請求項２】
前記基準信号は前記リセット手段が出力するリセット信号と同じか、又は、同じと見なせる大きさであることを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記画素は更に前記画素データ又は前記リセット信号を増幅する第一の増幅回路を有し、
前記信号生成ブロックは前記基準信号を増幅する第二の増幅回路を有し、
前記リセット手段と前記基準信号出力手段は同じ回路であり、前記第一の増幅回路と前記第二の増幅回路は同じ回路であることを特徴とする請求項１又は２に記載の光電変換装置。
【請求項４】
前記信号処理ブロックはアナログ信号を増幅させる増幅回路、及び、アナログ信号をデジタル信号に変換するＡＤ変換回路を有し、
前記増幅回路又は前記ＡＤ変換回路の少なくとも一方は複数であり、
前記増幅回路と前記ＡＤ変換回路の組み合わせを１つの処理系統とする場合、前記処理系統ごとに前記出力信号を前記補正データで補正することを特徴とする請求項１〜３のいずれか１項に記載の光電変換装置。
【請求項５】
前記信号生成ブロックが出力する前記基準信号が安定するまでの間、
前記信号処理ブロックは、前記補正データを生成するが前記出力信号の補正には使用しない空回り動作を行い、
空回り動作の後に生成した前記補正データを前記出力信号の補正に使用することを特徴とする請求項４に記載の光電変換装置。
【請求項６】
前記信号処理ブロックのそれぞれの前記処理系統が前記空回り動作を行い、
前記空回り動作の回数はそれぞれの前記処理系統で同じであることを特徴とする請求項５に記載の光電変換装置。
【請求項７】
前記光電変換装置の制約により定まる第一期間よりも、前記空回り動作の開始から一連の画素の前記出力信号が出力される第二期間の方が短い場合、
前記第二期間が経過してから前記第一期間が経過するまでの間も、前記信号処理ブロックは待機状態にならず、常に、前記空回り動作を継続する請求項５又は６に記載の光電変換装置。
【請求項８】
前記信号処理ブロックは、前記第一期間の前記出力信号を、前記第一期間の前記補正データ、及び、前記出力信号が出力された前記第一期間よりも過去の前記第一期間の前記補正データに重み付けして補正する請求項７に記載の光電変換装置。
【請求項９】
前記信号処理ブロックは、前記第一期間の前記出力信号を、前記第一期間の前記補正データ、及び、前記出力信号が出力された前記第一期間よりも後の前記第一期間の前記補正データに重み付けして補正する請求項７又は８に記載の光電変換装置。
【請求項１０】
前記信号処理ブロックは、画素が有する増幅回路を複数の画素で共有することを特徴とする請求項３に記載の光電変換装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の光電変換装置を有する撮像装置。
【請求項１２】
画素ブロックの光電変換手段が入射光に応じて光電変換を行って画素データを出力するステップと、
リセット手段が、前記光電変換手段により光電変換された電荷をリセットしてリセット信号を出力するステップと、
信号生成ブロックの基準信号出力手段が基準信号を生成するステップと、
信号処理ブロックが、前記基準信号に相関二重サンプリングを行って補正データを生成し、前記画素データと前記リセット信号に相関二重サンプリングを行って出力信号を生成するステップと、
前記信号処理ブロックが、前記出力信号を前記補正データで補正するステップと、
を有する光電変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置、撮像装置、及び、光電変換方法に関する。
【背景技術】
【０００２】
光電変換装置は、光電変換機能を有する画素ブロックと、信号処理ブロック、及び、これらを駆動するための駆動ブロックを有するように形成される。光電変換装置は画素ブロックと、信号処理ブロック、及び、駆動ブロックを一体化するのに有利なＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術によって製造され、デジタルスチルカメラ、ビデオカメラ、及び、複写機等、さまざまな撮像装置で使用されている。
【０００３】
光電変換装置の信号処理ブロックとしてＰＧＡ（Programmable Gain Amplifier）及びＡＤＣ（Analog-to-Digital Converter）を用い、画素ブロックから出力されるリセット信号とシグナル信号を各々ＡＤ（Analog/Digital）変換した後、両者の差分をとることでノイズを除去するＤ−ＣＤＳ(Digital correlated double sampling)方式が知られている（例えば、特許文献１参照。）。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の光電変換装置では、画素ごとにリセット信号とシグナル信号をＡＤ変換する必要があり、決められた時間内に処理するためには大規模なＡＤＣが必要であるという問題があった。大規模なＡＤＣが画素ブロック及び駆動ブロックと共にＩＣチップに実装されると、チップサイズが大きくなりコストが増大してしまう。
【０００５】
一方、リセット信号をＡＤ変換せず、シグナル信号のみをＡＤ変換する場合は小規模のＡＤＣを実現することが可能だが、Ｄ−ＣＤＳによるノイズ除去が困難になり、画質が低下してしまう(固定パターンノイズが発生する)。
【０００６】
本発明は、上記課題に鑑み、チップサイズやコストの増大を抑制した光電変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、入射光に応じて光電変換を行って画素データを出力する光電変換手段、及び、前記光電変換手段により光電変換された電荷をリセットしてリセット信号を出力するリセット手段を画素ごとに有する画素ブロックと、基準信号を生成する基準信号出力手段を有する信号生成ブロックと、前記基準信号に相関二重サンプリングを行って補正データを生成し、前記画素データと前記リセット信号に相関二重サンプリングを行って出力信号を生成する信号処理ブロックと、を有し、前記信号処理ブロックは、前記出力信号を前記補正データで補正することを特徴とする光電変換装置を提供する。
【発明の効果】
【０００８】
チップサイズやコストの増大を抑制した光電変換装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】光電変換装置の概略的な構成図の一例である。
【図２】ダミー画素信号生成ブロックの配置を説明する図の一例である。
【図３】信号処理ブロックの概略的な機能を説明する図の一例である。
【図４】Ａ−ＣＤＳ回路の動作を説明するタイミングチャート図の一例である。
【図５】クランプ用基準電圧Vcomを説明する図の一例である。
【図６】ダミー画素信号を用いた補正について説明する図の一例である。
【図７】比較のためダミー画素信号生成ブロックがない場合の信号処理を説明する図である。
【図８】処理系統ごとの補正について説明する図の一例である。
【図９】複数のダミー画素データを用いた補正を説明する図の一例である。
【図１０】ダミー画素信号生成ブロックから出力される信号（Vds、Vdr）の大きさの時間的な変化の様子を表している。
【図１１】処理系統が複数ある場合のダミー画素データと画素データを表す図である。
【図１２】空白期間と消費電力の関係の一例を示す図である。
【図１３】空白期間を空回り動作とした場合のダミー画素データ及び画素データを説明する図である。
【図１４】補正される画素データよりも過去の複数のラインのダミー画素データによる補正を説明する図の一例である。
【図１５】１ライン後のダミー画素データによる補正を説明する図の一例である。
【図１６】光電変換装置の全体的な処理の流れを説明するフローチャート図の一例である。
【図１７】Ａ−ＣＤＳ信号を説明する図の一例である。
【発明を実施するための形態】
【００１０】
以下、本発明を実施するための形態の一例として、光電変換装置１００及び光電変換装置１００が行う光電変換方法について図面を参照しながら説明する。
【００１１】
図１は、光電変換装置１００の概略的な構成図の一例を示す。光電変換装置１００は、駆動ブロック１５、画素ブロック１３、ダミー画素信号生成ブロック１４、ＳＷブロック１２、及び、信号処理ブロック１１を有する。
【００１２】
画素ブロック１３は、光を電圧に変換する複数の画素２１を有する。画素ブロック１３は、１つの画素２１ごとに、入射光に応じて光電変換を行う光電変換素子（ＰＤ２２）と、光電変換された電荷をリセットするリセット部２４と、１つ以上の増幅回路２６（第一の増幅回路）を有する。
【００１３】
画素の具体的な構成として、光電変換素子としてＰＤ（Photo Detector）２２を有する。ＰＤ２２のアノードが接地電圧に接続され、ＰＤ２２のカソードが転送スイッチＴＸに接続される。転送スイッチＴＸの他方は、増幅回路(例えばソースフォロワ)２６、及び、リセットスイッチＲＴに接続される。リセットスイッチＲＴとリセット電源２３をあわせてリセット部２４という。
【００１４】
転送スイッチＴＸと、増幅回路２６と、リセットスイッチＲＴが接続される領域をフロートディフュージョン領域ＦＤという。フロートディフュージョン領域ＦＤは電荷電圧変換を行う。リセットスイッチＲＴにはリセット電源２３からリセット電圧Vrdが印加される。なお、ＰＤ２２の上部（図に対し視点側）にはカラーフィルター及びマイクロレンズの少なくとも一方が形成されることがある。
【００１５】
これら、リセットスイッチＲＴ、転送スイッチＴＸ、ＰＤ２２、及び増幅回路２６で１つの画素２１が形成され、リセットスイッチＲＴと転送スイッチＴＸは、一例として１つのNch形Tr（Ｎ型のトランジスタ）で形成される。
【００１６】
ダミー画素信号生成ブロック１４は、光によらず出力される基準信号を発生する基準信号生成部２８、及び、１つ以上の増幅回路２７（第二の増幅回路）を有する。基準信号生成部２８はスイッチＳＴと基準電圧電源２５を有している。
【００１７】
ダミー画素信号生成ブロック１４が出力する信号（ダミー画素信号）は、画素ブロック１３で生成されたリセット信号と同レベルに設定されている。例えば、リセット電源２３のリセット電圧Vrdと基準電圧電源２５の基準電圧Vddは同じか又は同じと見なすことができる。これによりダミー画素信号生成ブロック１４の信号と画素ブロック１３からの信号とでレベル依存のノイズが等しくなる。
【００１８】
更に、画素２１内のリセット部２４と、ダミー画素信号生成ブロック１４の基準信号生成部２８を同じ回路とし、画素２１内の増幅回路２６と、ダミー画素信号生成ブロック１４の増幅回路２７とを同じ回路にすることで、駆動能力が等しくなり、駆動能力に起因するノイズ等を打ち消すことができる。
【００１９】
ＳＷブロック１２は、画素ブロック１３からの信号とダミー画素信号生成ブロック１４からの信号とを切り替えて信号処理ブロック１１に出力する。
【００２０】
信号処理ブロック１１は、画素ブロック１３が光電変換した信号及びダミー画素信号生成ブロック１４が出力した信号に対し、増幅、クランプ動作、及び、信号処理（例えばＡ−ＣＤＳ(Correlated Double Sampling)）を施す。なお、Ａ−ＣＤＳの"Ａ"はAnalogを意味する。
【００２１】
駆動ブロック１５は、画素ブロック１３、ダミー画素信号生成ブロック１４、及び、ＳＷブロック１２を駆動するための制御信号を出力する。
【００２２】
信号処理ブロック１１は、画素ブロック１３の信号を処理する前に、ダミー画素信号生成ブロック１４が生成した信号を処理し、処理した信号で画素ブロック１３の信号を補正することで固定パターンノイズを除去する。なお、信号処理の順番はこれに限定されたものではない。画素２１ごとに補正用の信号(クランプ信号)を取得する必要がないため、全画素分のリセット信号に相当する信号を取得する必要がなく、ＡＤ変換するデータ数を大幅に減らすことができ、ＡＤ変換器の規模を小さくできる。つまり、チップサイズが小となりコストダウンできる。
【００２３】
画素２１が有するリセット部２４について説明する。リセット部２４はＰＤ２２が光電変換して保持する電荷をリセットする。リセットされた信号は光によらず出力される信号(リセット信号:Vr)である。一方、ＰＤ２２が光電変換した信号(シグナル信号:Vs)は光によって出力される。
【００２４】
これら２つの信号には共通のノイズ(リセットノイズ等:Vn)が含まれるため、これを除去するために信号処理ブロック１１が、２つの信号の差分をとり、正味の画素の有効信号を得る相関二重サンプリング（ＣＤＳ）という処理を行う。信号処理ブロック１１はデジタルで処理するためＤ−ＣＤＳ（Digital correlated double sampling)と称してもよい。ただし、共通に入らないノイズαは残る。したがって、有効信号は以下のように算出される。
・有効信号 ＝ (Vr+Vn)-(Vs+Vn)+α=Vr-Vs+α
本実施形態では２つの信号の差分を取得する方法としてＡ−ＣＤＳと呼ばれる方法を用いる。Ａ−ＣＤＳの詳細については後述する。なお、以降の説明は簡略化のため、Ｖｎはないものとして説明する。
【００２５】
信号処理ブロック１１は、画素ブロック１３とダミー画素信号生成ブロック１４の各々から出力された信号に対してＡ−ＣＤＳを実行する。例えば、まず、ダミー画素信号生成ブロック１４から出力された信号でＡ−ＣＤＳを行ってダミー画素データ（これが補正に使用されるため補正データという場合がある）を生成する。補正データの生成方法については後述する。次に、信号処理ブロック１１は、画素ブロック１３から出力された信号でＡ−ＣＤＳを実行し、この処理された信号を補正データで補正して出力する。
【００２６】
なお、図１の画素ブロック１３内の画素において、複数の画素２１で増幅回路２６を共有してもよい。増幅回路２６を共有することで回路面積を縮小できる。この場合、複数の画素２１に接続された１つの増幅回路２６が画素ブロック１３に形成される。
【００２７】
＜ダミー画素信号生成ブロック１４＞
図２は、ダミー画素信号生成ブロック１４の配置を説明する図の一例である。図２（ａ）〜（ｃ）はダミー画素信号生成ブロック１４の配置のいくつかの例を示すものであり、これらに限定されるものではなく、ダミー画素信号生成ブロック１４の配置は適宜、設計される。
【００２８】
図２では、画素ブロック１３に並列に複数のダミー画素信号生成ブロック１４が配置されている。まず、図２（ａ）では画素ブロック１３の長手方向に隣接して、１２個の画素２１に対し４つのダミー画素信号生成ブロック１４が配置されている。図２（ｂ）では、１２個の画素２１に対し４つのダミー画素信号生成ブロック１４が配置されている点は同じだが、４つのダミー画素信号生成ブロック１４のうち２つは画素ブロック１３の長手方向に隣接して配置され、残りの２つは画素ブロック１３内に配置されている。図２（ｃ）では、画素ブロック１３の長手方向に隣接して両側にそれぞれ２個のダミー画素信号生成ブロック１４が配置され、短近方向に２個のダミー画素信号生成ブロック１４が配置されている。
【００２９】
信号処理ブロック１１はこれら複数のダミー画素信号生成ブロック１４の信号の平均を算出することでランダムノイズ成分を除去する。図２（ａ）のように必ずしも一箇所のダミー画素信号生成ブロック１４の信号の平均を算出するのでなく、図２（ｂ）や（ｃ）のようにダミー画素信号生成ブロック１４が分散して配置されると、平均を算出した際に位置に依存する信号の相違による影響（位置依存）を低減できる。
【００３０】
＜Ａ−ＣＤＳ動作について＞
図３は、信号処理ブロック１１の概略的な機能を説明する図の一例である。信号処理ブロック１１には、ＳＷブロック１２を介して画素ブロック１３からシグナル信号とリセット信号が入力され、ＳＷブロック１２を介してダミー画素信号生成ブロック１４からダミー画素信号が入力される。
【００３１】
信号処理ブロック１１はＡ−ＣＤＳブロック３１とＡＤＣブロック３２を有する。シグナル信号とリセット信号はＡ−ＣＤＳブロック３１に入力される。Ａ−ＣＤＳブロック３１は複数のＡ−ＣＤＳ回路４１を有する。Ａ−ＣＤＳ回路４１は差動増幅回路４２を有し、差動増幅回路４２の正極にはクランプ用基準電圧Vcomが印加され、負極には並列なコンデンサＣ２及びスイッチSvcomを介して差動増幅回路４２の出力信号Voutが帰還される。したがって、スイッチSvcomが閉じている場合、差動増幅回路４２の出力は負極にフィードバックされ、クランプ用基準電圧を出力する。スイッチSvcomが開いている場合、差動増幅回路４２の出力はコンデンサＣ２に蓄積される。
【００３２】
ここでは説明の便宜上、画素１のシグナル信号→リセット信号→次の画素２のシグナル信号→リセット信号という順番でＡ−ＣＤＳ回路４１に信号が入力した場合を説明する。しかし、これに限定したものではなく、画素１のリセット信号→画素２のリセット信号→画素１のシグナル信号→画素２のシグナル信号の順に入力されてもよい。
【００３３】
Ａ−ＣＤＳ回路４１は、シグナル信号に対してクランプ用基準電圧(Vcom)でクランプする。クランプとは出力される信号を固定（この場合はクランプ用基準電圧(Vcom)）することを言う。続いてＡ−ＣＤＳ回路４１にはリセット信号が入力されるが、Ａ−ＣＤＳ回路４１は先ほどのシグナル信号とリセット信号の差を増幅して出力することでＡ−ＣＤＳ信号を出力する。詳細については図４にて説明する。
【００３４】
画素ブロック１３からシグナル信号やリセット信号が出力されていない場合、Ａ−ＣＤＳ回路４１はスイッチSpxoを開いて、Vin（負極への入力電圧）をあるレベルに固定する目的でスイッチSpxoが設置されている。しかし、スイッチSpxoがなくてもクランプ・増幅動作は可能である。以下ではスイッチSpxoがある場合の説明を行う。
【００３５】
ＡＤＣブロック３２は１つ以上のＡＤＣ回路４３を有し、ＡＤＣ回路４３はスイッチＳｒとＡＤ変換部４４を有する。ＡＤＣ回路４３はＡ−ＣＤＳ信号をＡＤ変換（アナログ信号をデジタル信号に変換）して、デジタル信号処理ブロック３３に出力する。
【００３６】
<<Ａ−ＣＤＳ回路の動作>>
図４はＡ−ＣＤＳ回路４１の動作を説明するタイミングチャート図の一例である。各時刻ｔ１〜ｔ９の動作について説明する。ｔ２´〜ｔ９´の動作はｔ２〜ｔ９の動作と同様である。
t1…スイッチSpxoが開き、スイッチSvcom が閉じている。差動増幅回路４２の帰還がかかり差動増幅回路４２はクランプ用基準電圧(Vcom)をVoutから出力する。
t2…画素１からシグナル信号の入力が開始されるが、スイッチSpxoが開いているのでVoutはかわらない。
t3…スイッチSpxoが閉じる(Spxoが導通する)ことで、画素１からのシグナル信号の入力によりコンデンサＣ１に電荷が保存される。コンデンサＣ１の静電容量をＣ１、画素１からのシグナル信号をVsとすると、保存される電荷Ｑ１はＱ１＝Ｃ１×(Vcom-Vs)である。スイッチSvcom が閉じているので画素１からのシグナル信号はVcomレベルにクランプされてVoutから出力される。
t4…スイッチSvcomが開くことでクランプレベルが確定する。すなわち、Vout=Vcomである。また、コンデンサＣ２に電荷が貯まり始める。
t5…スイッチSpxoが開く。この時、コンデンサＣ１,Ｃ２にたまる電荷が確定する。電荷は保存されている。
t6…画素ブロック１３から出力されていたシグナル信号がリセット信号に切り替わる。スイッチSpxoは開いたままであるため、コンデンサＣ１,Ｃ２に保存された電荷に変化はない。なお、図では連続的にシグナル信号からリセット信号に変化しているが、途中、中間電位を出力してもよい。
t7…スイッチSvcomが開いた状態でスイッチSpxoが閉じることで、リセット信号の入力が開始される。スイッチSvcomが開いたままなので、コンデンサＣ１，Ｃ２の差動増幅回路４２の入力側の総電荷は保持されたままである。コンデンサＣ１の入力側の電圧はVs(画素ブロック１３のシグナル信号)から画素ブロック１３からのリセット信号の電圧であるVrに変化しているため、この電圧差分に相当する電荷(Vr-Vs)*C1がコンデンサＣ２に移動する。このため、Vout=Vcom-(Vr-Vs)×C１/C2が出力される。このVoutがＡ−ＣＤＳ信号である。
【００３７】
なお、コンデンサＣ１，Ｃ２が可変容量であれば、自由に増幅率を変更できる。
【００３８】
また、本実施形態ではＡ−ＣＤＳ回路４１のみの増幅であるが、回路面積及び設計の難易度を考慮して、ＡＤＣ回路４３にて増幅(ＡＤＣ基準電圧レベルの変更も含む)してもよい。
t8…スイッチSrが閉じて、ＡＤＣ回路４３がＡ−ＣＤＳ信号のサンプリングを開始する。
t9…スイッチSrが開いて、ＡＤＣ回路４３のサンプリングが終了すると共に、ＡＤ変換を開始する。
【００３９】
＜クランプ用基準電圧Vcom＞
図５は、クランプ用基準電圧Vcomを説明する図の一例である。図５ではオペアンプの正極に２つの抵抗ｒ１，ｒ２でＡＤＣトップ側基準電圧ＶｔとＡＤＣボトム側基準電圧Ｖｂの差が分圧して入力される。したがって、オペアンプ４５はＡＤＣトップ側基準電圧ＶｔとＡＤＣボトム側基準電圧Ｖｂの間の値を出力する。
【００４０】
クランプ用基準電圧Vcom のレベルはＡＤＣ用基準電圧と同じレベルであってもよいが、ノイズやオフセット等でＡＤＣの変換レンジをオーバーしてしまうことを考慮すると、ＡＤＣ用基準電圧のトップ側とボトム側の間にあることが望ましい。また、少しでもＡＤＣのダイナミックレンジを大きくとるため、クランプ用基準電圧VcomとＡＤＣ用基準電圧のトップ側とボトム側とのずれは極力少ない方がよく、ＡＤＣ用基準電圧のトップ側とボトム側の電圧から作成することが望ましい。
【００４１】
＜補正について＞
図６は、ダミー画素信号を用いた補正について説明する図の一例である。信号処理ブロック１１はＡ−ＣＤＳ回路４１、ＡＤＣ回路４３、及びデジタル信号処理ブロック３３を有する。Ａ−ＣＤＳ回路４１やＡＤＣ回路４３などのアナログ回路はある固定のオフセット成分をもっている。それらを各々,Voff,Voff2で示す。画素ブロック１３からはリセット信号としてVr、シグナル信号としてVsが入力され、ダミー画素信号生成ブロック１４からはダミーリセット信号Vdr、ダミーシグナル信号Vdsが入力される。ダミーリセット信号Vdrとダミーシグナル信号Vdsはいずれも基準信号生成部２８から出力される信号であり、基準電圧電源２５が増幅された電圧である。したがって、ダミーリセット信号Vdr＝ダミーシグナル信号Vdsである。
【００４２】
上記の画素ブロック１３からのシグナル信号とリセット信号のＡ−ＣＤＳ処理に先立って、Ａ−ＣＤＳ回路４１はクランプレベルであるVcomにダミー画素信号をクランプし、Ａ−ＣＤＳ処理を行う。その結果、Ａ−ＣＤＳ回路４１はダミー画素信号生成ブロック１４から出力されたダミーリセット信号Vdr及びダミーシグナル信号Vdsを、
Vcom-(Vdr-Vds)+Voff
として出力する。
【００４３】
同様に、画素１から読み出された信号として
Vcom-(Vr1-Vs1)+Voff
がＡ−ＣＤＳ回路４１から出力され、
画素２から読み出された信号として
Vcom-(Vr2-Vs2)+Voff
がＡ−ＣＤＳ回路４１から出力される。
【００４４】
ＡＤＣ回路４３はこれらをＡＤ変換するので、ＡＤＣ回路４３のオフセットVoof2が加わる。以上から、ＡＤＣ回路４３が出力する信号は以下のようになる。ＡＤ変換後なので実際はデジタルデータである。
ダミー画素信号 … Vcom-(Vdr-Vds)+Voff+Voff2・・・（Ａ´）
画素１         … Vcom-(Vr1-Vs1)+Voff+Voff2・・・（１）
画素２         … Vcom-(Vr2-Vs2)+Voff+Voff2・・・（２）
Vdr=Vdsであるため、デジタル信号処理ブロック３３において、（１）-（Ａ´）、（２）-（Ａ´）を実施することで、本来の画像信号であるVr1-Vs1及びVr2-Vs2の信号を得ることができる。すなわち、ダミー画素信号生成ブロック１４からの信号のＡ−ＣＤＳ信号と、画素ブロック１３からの信号のＡ−ＣＤＳ信号の差異を算出することで、本来の画像信号を得られる。したがって、（Ａ´）のダミー画素信号は補正データということができる。また、事前にダミー画素信号がＡ−ＣＤＳ処理されるので、画素１，２等のＡ−ＣＤＳ信号が生成されると都度、補正できる。したがって、チップサイズやコストを低減できる。
【００４５】
ダミー画素信号生成ブロック１４が出力する信号（ダミー画素信号）が画素ブロック１３で生成されたリセット信号と同レベルに設定されていることについて補足する。ダミーリセット信号Vdr及びダミーシグナル信号VdsがVr1と大きく異なると、本来はＡ−ＣＤＳ回路にてVcom-(Vdr-Vds)+Voffとなって欲しいが、Vcom-(Vdr-Vds)+Voff3のようになるおそれがある。例えば、アンプのオフセットはどのような入力レベルに対しても一定のオフセットではなく、入力レベルによってオフセットが大きく変わる。例えば、入力レベルに比例してオフセットが変わるものもあれば、あるレベル以下だと急にオフセットが増えたりする。本実施形態では、ダミー画素信号生成ブロック１４であっても、極力、画素と同じレベルを出力するようにし、Ａ−ＣＤＳ回路への入力レベルを等しくすることで、Voffを同程度の大きさにそろえることができる。
【００４６】
＜ダミー画素信号生成ブロックがない場合との比較＞
図７は、比較のためダミー画素信号生成ブロック１４がない場合の信号処理を説明する図である。図６と同様に、信号処理ブロック１１はＡ−ＣＤＳ回路４１、ＡＤＣ回路４３、及び、デジタル信号処理ブロック３３を有する。これらが有するオフセット成分は図６と同様とする。
【００４７】
Ａ−ＣＤＳ回路４１は画素ブロック１３からの信号をクランプレベルであるVcomにクランプし、Ａ−ＣＤＳ信号を出力する。その結果、画素１から読み出された信号としてVcom-(Vr1-Vs1)+Voffの信号及びVcom+voffがＡ−ＣＤＳ回路４１から出力される(図７ではダミー画素信号生成ブロックがないのでVdrとVdsはゼロである)。また、画素２から読み出された信号としてVcom-(Vr2-Vs2)+Voff及びVcom+Voffが、Ａ−ＣＤＳ回路４１から出力される。
【００４８】
ＡＤＣ回路４３が更にこれらをＡＤ変換することでオフセットVoff2が加わる。したがって、ＡＤＣ回路４３の出力は以下のようになる。
仮想補正データ … Vcom+Voff+Voff2・・・（１-ａ´）
画素１         … Vcom-(Vr1-Vs1)+Voff+Voff2・・・（１-ｂ´）
仮想補正データ … Vcom+Voff+Voff2・・・（２-ａ´）
画素２         … Vcom-(Vr2-Vs2)+Voff+Voff2・・・（２-ｂ´）
デジタル信号処理ブロック３３において、（１-ｂ´）−（１-ａ´）、及び、（２-ｂ´）−（２-ａ´）を実行することで、本来の画像信号であるVr1-Vs1及びVr2-Vs2の信号を得ることができる。しかし、比較例と本実施形態とではＡＤ変換を行う回数が大きく異なる。例えば1000画素を処理する場合を比較する。
本実施形態・・・１つのダミー画素データ + 画素1000データ=1001データをＡＤ変換
比較技術・・・画素ごとに２データ×1000画素分=2000データをＡＤ変換
したがって、１０００画素の場合でもＡＤ変換する回数が９９９回も異なる。本実施形態では、画素ごとに仮想補正データ(特にクランプ用基準電圧Vcom)を取得する必要がないため、全画素分のリセット信号相当のデータを取得する必要がなく、ＡＤ変換するデータ数を大幅に減らすことができる。この結果、ＡＤＣブロック３２の規模を小さくできる。つまり、チップサイズが小となりコストダウンできる。
【００４９】
図７で（１-ａ´）をＡＤ変換して、以降は（１-ｂ´）、（２-ｂ´）をＡＤ変換し、（１-ａ´）で（２-ａ´）を、（１-ａ´）で（３-ａ´）を補正するという考えもある。しかし、この方法では（１-ａ´）だけ繰り返し使用されるため、十分な補正効果が得られるとは限らず有効ではない（画素１だけ他の画素と特性が異なってしまう)。
【００５０】
＜Ａ−ＣＤＳ回路とＡＤＣ回路の処理系統＞
Ａ−ＣＤＳ回路４１及びＡＤＣ回路４３が複数ある場合、Ａ−ＣＤＳ回路４１ごと又はＡＤＣ回路４３ごとにオフセットが異なるため、Ａ−ＣＤＳ回路４１とＡＤＣ回路４３が組み合わせられた処理系統ごとに補正を行うことが有効である。
【００５１】
図８は、処理系統ごとの補正について説明する図の一例である。図８（ａ）はＡ−ＣＤＳ回路４１とＡＤＣ回路４３の組み合わせを示し、図８（ｂ）は図８（ａ）から抽出される処理系統を示す。
【００５２】
図８（ａ）では、４つのＡ−ＣＤＳ回路（区別するため符号を１〜４とする）及び２つのＡＤＣ回路（区別するため符号を１、２とする）がある。
【００５３】
Ａ−ＣＤＳ回路１、３はＡＤＣ回路１と接続され、Ａ−ＣＤＳ回路２、４はＡＤＣ回路２と接続されている。したがって、図８（ｂ）に示すように４つの処理系統がある。
【００５４】
処理系統は４系統あるため、ダミー画素信号生成ブロック１４から出力され処理されたダミー画素データも４系統分が得られる。デジタル信号処理ブロック３３は系統ごとに補正する。すなわち、処理系統１を通って出力された画素１，５は、ダミー画素信号生成ブロック１４から処理系統１を通って出力されたダミー画素データで補正する。他の３処理系統についても同様である。
【００５５】
また、図９に示すように、ダミー画素データは１処理系統ごとに１つ(正確にはVdrとVdsの２信号)である必要はない。図９は複数のダミー画素データを用いた補正を説明する図の一例である。図９（ａ）では１処理系統の１つのダミー画素データ１で画素データ１と５が補正されている。これに対し図９（ｂ）では１処理系統から４つのダミー画素データ１〜４が生成されている。デジタル信号処理ブロック３３は、１つの処理系統から生成された複数のダミー画素データ１〜４を取得し、平均（アベレージ）を算出して画素データ１、５を補正する。こうすることでランダムノイズ成分を除去できる。
【００５６】
＜補正データの立ち上がりから安定するまで＞
ダミー画素信号生成ブロック１４が安定していない状態で出力されるダミー画素データは正しいデータでない可能性があるため、画素データの補正に使用することは適切でない。図１０を用いて詳細を説明する。
【００５７】
図１０は、ダミー画素信号生成ブロック１４から出力される信号（Vds、Vdr）の大きさの時間的な変化の様子を表している。ダミー画素信号生成ブロック１４が動作し始めた初期状態では、
(i)基準電圧が安定していない
(ii)負荷変動が大きい
などの理由から本来の値とは異なるダミーリセット信号Vdrとダミーシグナル信号Vdsが出力される。このような現象を、以下、「回路が安定していない」と表現する。このような安定していない信号から生成されるダミー画素データは補正データとして使われるべきではない。図１０では、VdsとVdrが交互に出力されているが、時間と共に徐々に安定している。この時間は例えば光電変換装置１００の起動時（電源ＯＮ）からの経過時間である。
【００５８】
そこで、これを防ぐため、光電変換装置１００は、ダミー画素信号生成ブロック１４、Ａ−ＣＤＳ回路４１、又は、ＡＤＣ回路４３を動作させるが、得られたダミー画素データを補正データとして利用しない動作を行う。ダミー画素データは得られるが処理に使用されないので、このような処理を、以下、「空回り動作」という。つまり、空回り動作でこれらの回路を安定させ、その後、補正データとして使用できるダミー画素データを生成し、画素ブロック１３からの画素データを取得するという動作を行う。図１０の符号１０１で示した補正データは空回り動作のものであるため補正には使用されない。なお、空回り動作の回数又は時間は、予め定められているものとする。
【００５９】
ダミー画素信号生成ブロック１４を空回り動作に使用することで、新たに空回り用のブロックを設ける必要がなく、制御タイミングの変更だけで空回り動作を実現できるという別の効果も得られる。
【００６０】
＜処理系統が複数ある場合の空回り動作＞
図１１は、処理系統が複数ある場合のダミー画素データと画素データを表す図である。図１１（ａ）は処理系統１のデータを示し、図１１（ｂ）は処理系統２のデータを示す。
【００６１】
処理系統が複数ある場合、処理系統ごとに回路を安定化させるために、処理系統ごとに空回り動作が行われることが好ましい。一般に、処理系統間で同じ種類の回路が使用されるため、回路の安定化に要する時間も処理系統間でほぼ等しいはずである。したがって、空回り動作の回数は処理系統間で等しくすることが好ましい。設計の容易化や処理系統間の特性差をなくすという点でも空回り動作数をそろえた方がよい。図１１では処理系統の全てで空回り動作が２回になっている。
【００６２】
＜ラインと空白期間＞
図１２は空白期間と消費電力の関係の一例を示す図である。図１２（ａ）を用いて空白期間について説明する。光電変換装置１００では、一連の全ての画素を出力し、再度、空回り動作を開始するまでに必要な期間を１ラインと定義する。光電変換装置１００を例えばスキャナーとして利用する場合、この１ラインの期間はメカ側の制約(紙送り時間等）できまることが多い。そのため、空回り開始後、一連の全ての画素を出力するまでの期間(例えば80us：第二期間)が1ラインの期間(例えば100us：第一期間)内に十分収まっている場合、画素を出力してから次の空回りを開始するまで回路が動作していないことになる。一連の全ての画素は、例えば、主走査方向にある１列の画素をいう。
【００６３】
図１２（ａ）に示すように、100us-80us=20usの間、回路が動作していない。このような回路が動作しない期間を空白期間と呼ぶ。
【００６４】
図１２（ｂ）に示すように、この空白期間を消費電力の低減に利用することが考えられる。図示するように、１ラインよりも短い期間で画素Ｘの処理が終了しているため、画素Ｘの処理の終了から空回り動作までが空白期間になる。空白期間の間、消費電流を節約する目的で、光電変換装置１００は回路（例えば、ダミー画素信号生成ブロック１４，Ａ−ＣＤＳ回路４１、ＡＤＣ回路４３等）を待機状態に設定することも可能である。
【００６５】
しかし、図１２（ｃ）に示すように、消費電流の変化が次のラインの空回り動作やその後の動作にも影響を与えてしまうことがある。すなわち、次のラインの空回り動作の間に消費電力が元の値に復帰せず、ダミー画素データ１、２が意図した出力値にならない。当然ながらこのダミー画素データ１、２で画素データを補正することは好ましくない。
【００６６】
補足すると、例えば、配線抵抗１０Ωの電源(GNDにも流れるが、説明の容易化のため省略)に流れている電流が100mA変化すると、オームの法則によりＡ−ＣＤＳ回路４１の電源電圧は１V変化することになる(IRドロップは1V)。
【００６７】
つまり、消費電流が変化するということは回路の電源電圧が変化するということであり、回路の電源電圧が変化すると、回路各々がもつ電源変動除去比により、少なからず回路の出力に影響を与える。
【００６８】
このため、空白期間であっても回路を待機状態にせず、常に（絶えず）空回り動作を継続することが好ましい。
【００６９】
図１３は、空白期間を空回り動作とした場合のダミー画素データ及び画素データを説明する図である。図１３（ａ）の空白期間については図１２（ａ）と同様であるが、図１３（ｂ）に示すように空白期間が空回り動作に充当されている。光電変換装置１００は一連の全ての画素の処理が終わると１ラインの期間が終了するまで、空回り動作を行う。こうすることで、消費電力が低下せずダミー画素データ１、２が意図した出力値にならないことを抑制できる。
【００７０】
なお、空白期間における空回り動作が困難な場合がある。例えば、空白期間が５０nsであるのに対して１つの空回り動作に60ns必要とする場合、光電変換装置１００は空回りを開始せず、前の状態を維持する（通電状態のまま処理を行わない）ことが好ましい。空回り動作を空回り動作の途中で終了させると消費電流の変化が発生するためである。
【００７１】
＜1ライン以上以前のダミー画素データによる補正＞
デジタル信号処理ブロック３３は、ダミー画素データによりＡ−ＣＤＳ回路４１及びＡＤＣ回路４３のオフセットを補正すると説明した。このオフセットには時間的に変動する成分(1ラインごとに変動する成分：ライン変動成分)と時間的に変動しない成分(固定オフセット)がある。オフセットの主要因がライン変動成分のみである場合は直前の(同じライン内の)ダミー画素データで画素データを補正することが有効である。
【００７２】
しかし、固定オフセットが主要因である場合は必ずしも同じラインのダミー画素データだけで補正する必要はない。むしろ、同じラインのダミー画素データでだけで補正すると、そのラインのダミー画素データに単発でノイズがのった場合、このダミー画素データで補正された画素データの全ての特性が悪くなる。
【００７３】
そのため、図１４に示すように、あるＸライン目の画素データを補正する場合、Ｘライン目のダミー画素データＤｘ、Ｘ−１ライン目のダミー画素データＤｘ−１、Ｘ−２ライン目のダミー画素データＤｘ−２等、以前のダミー画素データも利用することが有効である。図１４は、補正される画素データよりも過去の複数のラインのダミー画素データによる補正を説明する図の一例である。図１４では、Ｘラインの画素データがＸ−１ラインのダミー画素データとＸ−２ラインのダミー画素データで補正されている。
【００７４】
補正には、単純に以前のダミー画素データの平均（Ｘラインのダミー画素データ=（Ｄｘ + Ｄｘ−１ + Ｄｘ−２)／３)を使用してよい。また、ライン変動成分を考慮し、重み付けすることがなお好ましい。例えば、重みの大きさは補正される画素データが含まれるラインに近いラインのダミー画素データほど大きくなるように「Ｄｘ ＞ Ｄｘ−１ ＞ Ｄｘ−２」とする。
【００７５】
＜1ライン後のダミー画素データによる補正＞
デジタル信号処理ブロック３３は過去のラインのダミー画素データだけでなく、補正対象のラインよりも時間的に後のラインのダミー画素データで補正してもよい。
【００７６】
図１５は１ライン後のダミー画素データによる補正を説明する図の一例である。ライン変動成分を考慮すると、ある画素データを補正する場合、この画素データを取得した時刻と近い時刻に取得したダミー画素データで補正する方がよい。そのため、画素データと同ライン(Ｘライン目)、Ｘ−１ライン、及び、Ｘ−２ライン目のダミー画素データだけを利用するのではなく、補正される画素データが含まれるラインの後のＸ＋１ライン目のダミー画素データも合わせて利用するのがよい。
【００７７】
ただし、Ｘライン目の全画素データに対してＸ＋１ライン目のダミー画素データで補正しようとすると、全画素データを一時的にメモリに記憶しておく必要があるため、回路規模が大きくなってしまう。そのため、デジタル信号処理ブロック３３がＸ＋１ライン目のダミー画素データを利用するのはＸライン目の画素データの多くても半分程度に留めることが好ましい。
【００７８】
＜全体的な処理の流れ＞
図１６は、光電変換装置１００の全体的な処理の流れを説明するフローチャート図の一例である。図１６の処理は例えば光電変換装置１００が起動することでスタートする。また、図１６の処理は処理系統ごとに実行される。
【００７９】
まず、光電変換装置１００はダミー画素信号生成ブロック１４の信号が安定するまで待つため空回り動作を行う（Ｓ１０）。すなわち、ダミー画素信号生成ブロック１４、Ａ−ＣＤＳ回路４１、又は、ＡＤＣ回路４３を動作させるが、得られたダミー画素データを破棄するなどして補正データとして利用しない動作を行う。
【００８０】
空回り動作が終わると光電変換装置１００の信号処理ブロック１１はダミー画素信号生成ブロックの信号をＡ−ＣＤＳしてダミー画素データを生成する（Ｓ２０）。ダミー画素データは１つ以上であればよい。複数のダミー画素データが生成された場合は複数のダミー画素データの平均が補正に利用される。
【００８１】
次に、光電変換装置１００の信号処理ブロック１１は画素ブロックの信号をＡ−ＣＤＳ処理して画素データを生成する（Ｓ３０）。すなわち、画素ブロック１３が出力する一連の画素２１の画素データを生成する。
【００８２】
次に、光電変換装置１００の信号処理ブロック１１は各画素データを１つ以上のダミー画素データで補正する（Ｓ４０）。すなわち、画素データからダミー画素データを減算して、本来の画像信号であるVr1-Vs1及びVr2-Vs2の信号を生成する。
【００８３】
信号処理ブロックは予め決まっている一連の画素の処理が終了したか否かを判断する（Ｓ５０）。一連の画素の処理は例えば１主走査方向分の画素である。
【００８４】
ステップＳ５０の判断がＮｏの場合、処理はステップＳ３０に戻り画素データの生成が繰り返される。
【００８５】
ステップＳ５０の判断がＹｅｓ、光電変換装置１００は次のラインが始まるまで空回り動作を行う（Ｓ６０）。
【００８６】
光電変換装置１００はこのような処理を繰り返し実行する。１つ目のラインが終了したとはステップＳ１０の空回り動作が不要なので、２ライン目からはステップＳ２０〜Ｓ６０が実行される。
【００８７】
＜Ａ−ＣＤＳ信号について＞
図１７は、Ａ−ＣＤＳ信号を説明する図の一例である。図１７（ａ）は相関二重サンプリングを説明する図の一例であり、図１７（ｂ）はＡ−ＣＤＳ回路により得られるＡ−ＣＤＳ信号を説明する図の一例である。
【００８８】
図１７（ａ）に示すように、シグナル信号とリセット信号がサンプリングされる。両者の差分をとることが相関二重サンプリングである。
【００８９】
一方、Ａ−ＣＤＳ回路は反転アンプを使用しているのでクランプ信号基準で、下側にＡ−ＣＤＳ信号を出力する。この動作をＡ−ＣＤＳ動作と呼ぶ。Ａ−ＣＤＳ動作では通常、ゲイン(増幅)をかけるが、ゲインをかけなれば、リセット信号とシグナル信号の差分≒クランプ信号とＡ−ＣＤＳ信号の差分になる。クランプ信号とＡ−ＣＤＳ信号をそれぞれＡＤ変換し、その差分がＤ―ＣＤＳ(デジタルＣＤＳ)となる。
【００９０】
＜まとめ＞
以上説明したように、本実施形態の光電変換装置１００は、ダミー画素信号生成ブロック１４により生成したダミー画素信号を補正データとして、画素データを補正するので、従来よりも少ないＡＤ変換の回数で固定パターンノイズを除去することができる。このため、チップサイズ及びコストを低減できる。
【００９１】
＜その他の適用例＞
以上、本発明を実施するための最良の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。
【００９２】
例えば、本実施形態の光電変換装置１００は、デジタルスチルカメラ、デジタルビデオカメラ、スキャナー、スマートフォンなどのカメラ、及び、複写機等、さまざまな撮像装置で使用可能である。
【００９３】
また、以上の実施例で示した図３などの構成例は、信号処理ブロック１１の処理の理解を容易にするために、主な機能に応じて分割したものである。しかし、各処理単位の分割の仕方や名称によって本願発明が制限されることはない。信号処理ブロック１１は、処理内容に応じて更に多くの処理単位に分割することもできる。また、１つの処理単位が更に多くの処理を含むように分割することもできる。
【００９４】
なお、リセット部２４はリセット手段の一例であり、ＡＤＣ回路４３はＡＤ変換回路の一例であり、基準信号生成部２８は基準信号出力手段の一例であり、ＰＤ２２は光電変換手段の一例である。
【符号の説明】
【００９５】
１１        信号処理ブロック
１３        画素ブロック
１４        ダミー画素信号生成ブロック
２１        画素
２４        リセット部
２８        基準信号生成部
３１        Ａ−ＣＤＳブロック
３２        ＡＤＣブロック
３３        デジタル信号処理ブロック
４１        Ａ−ＣＤＳ回路
４２        差動増幅回路
４３        ＡＤＣ回路
４４        ＡＤ変換部
１００      光電変換装置
【先行技術文献】
【特許文献】
【００９６】
【特許文献１】特許第436501号公報
【図１】
2019022095.tif 000003
【図２】
2019022095.tif 000004
【図３】
2019022095.tif 000005
【図４】
2019022095.tif 000006
【図５】
2019022095.tif 000007
【図６】
2019022095.tif 000008
【図７】
2019022095.tif 000009
【図８】
2019022095.tif 000010
【図９】
2019022095.tif 000011
【図１０】
2019022095.tif 000012
【図１１】
2019022095.tif 000013
【図１２】
2019022095.tif 000014
【図１３】
2019022095.tif 000015
【図１４】
2019022095.tif 000016
【図１５】
2019022095.tif 000017
【図１６】
2019022095.tif 000018
【図１７】
2019022095.tif 000019