(57)【要約】【課題】制御部の動作停止時にも過電流から回路を保護すると共に、負荷への電源電圧の出力を停止しないこと。【解決手段】ＦＥＴ１に流れる電流を検知するコンパレータＩＣ１と、コンパレータＩＣ１の検知結果に基づき過電流を検知すると、ＦＥＴ１をオフすると共に、ＦＥＴ１をオフ状態に保持するラッチ部１０５と、を備え、ラッチ部１０５は、制御部１０１が制御信号ＤＲＶ２によりＦＥＴ２をオンするタイミングで、ＦＥＴ１のオフ状態を解除する。【選択図】図１
2019022304.tif 000002
【特許請求の範囲】
【請求項１】
一次巻線及び二次巻線を有するトランスと、
前記トランスの前記一次巻線に直列に接続された第一のスイッチング素子と、
前記トランスの前記一次巻線に並列に接続された第二のスイッチング素子と、
前記第二のスイッチング素子に直列に接続され、前記第二のスイッチング素子とともに前記トランスの前記一次巻線に並列に接続されたコンデンサと、
前記トランスの前記二次巻線に誘起された電圧に応じた情報を出力するフィードバック手段と、
前記フィードバック手段から入力された前記情報に基づいて、第一の制御信号により前記第一のスイッチング素子のオン又はオフを制御し、第二の制御信号により前記第二のスイッチング素子のオン又はオフを制御する制御手段と、
を備え、
前記制御手段は、前記第一のスイッチング素子と前記第二のスイッチング素子をともにオフさせるデッドタイムを挟んで前記第一のスイッチング素子と前記第二のスイッチング素子を交互にオン又はオフさせるスイッチング動作を行う電源装置であって、
前記第一のスイッチング素子に流れる電流を検知する第一の電流検知手段と、
前記第一の電流検知手段の検知結果に基づき過電流を検知すると、前記第一のスイッチング素子をオフすると共に、前記第一のスイッチング素子をオフ状態に保持する第一の保持手段と、
を備え、
前記第一の保持手段は、前記制御手段が前記第二の制御信号により前記第二のスイッチング素子をオンするタイミングで、前記第一のスイッチング素子のオフ状態を解除することを特徴とする電源装置。
【請求項２】
前記第一の保持手段は、前記第一のスイッチング素子をオンする前記第一の制御信号を前記第一のスイッチング素子をオフする状態に設定することにより、前記第一のスイッチング素子をオフ状態に保持することを特徴とする請求項１に記載の電源装置。
【請求項３】
前記第一のスイッチング素子に流れる平均電流値を検知する第二の電流検知手段と、
前記第二の電流検知手段の検知結果に基づき、前記第一のスイッチング素子の過電流を検知すると、前記第一のスイッチング素子及び前記第二のスイッチング素子をオフすると共に、前記第一のスイッチング素子及び前記第二のスイッチング素子をオフ状態に保持する前記第二の保持手段と、を備えることを特徴とする請求項２に記載の電源装置。
【請求項４】
前記第二の保持手段は、前記第一のスイッチング素子及び前記第二のスイッチング素子のオフ状態の設定を解除しないことを特徴とする請求項３に記載の電源装置。
【請求項５】
前記制御手段は、前記制御手段を動作させるクロック信号を生成する生成部を有し、
前記生成部は、前記クロック信号が停止しても所定時間が経過すると再発振して前記クロック信号を出力することを特徴とする請求項１から請求項４のいずれか１項に記載の電源装置。
【請求項６】
前記制御手段は、前記制御手段を動作させるクロック信号を生成する生成部と、前記生成部より出力される前記クロック信号の停止を検知する検知部と、を有し、
前記検知部は、前記クロック信号が停止したことを検知すると、前記生成部に再発振して前記クロック信号を出力させるための復帰信号を出力することを特徴とする請求項１から請求項４のいずれか１項に記載の電源装置。
【請求項７】
一次巻線及び二次巻線を有するトランスと、
前記トランスの前記一次巻線に直列に接続された第一のスイッチング素子と、
前記トランスの前記一次巻線に並列に接続された第二のスイッチング素子と、
前記第二のスイッチング素子に直列に接続され、前記第二のスイッチング素子とともに前記トランスの前記一次巻線に並列に接続されたコンデンサと、
前記トランスの前記二次巻線に誘起された電圧に応じた情報を出力するフィードバック手段と、
前記フィードバック手段から入力された前記情報に基づいて、第一の制御信号により前記第一のスイッチング素子のオン又はオフを制御し、第二の制御信号により前記第二のスイッチング素子のオン又はオフを制御する制御手段と、
を備え、
前記制御手段は、前記第一のスイッチング素子と前記第二のスイッチング素子をともにオフさせるデッドタイムを挟んで前記第一のスイッチング素子と前記第二のスイッチング素子を交互にオン又はオフさせるスイッチング動作を行う電源装置であって、
前記制御手段は、前記制御手段の状態を示す状態信号を出力し、
前記制御手段が出力する前記状態信号に基づいて、前記制御手段の動作停止を検知する検知手段と、
前記検知手段が前記制御手段の動作停止を検知すると、前記第一のスイッチング素子をオフすると共に、前記第一のスイッチング素子をオフ状態に保持する保持手段と、
を備え、
前記保持手段は、前記状態信号が前記制御手段の動作停止の状態から正常動作を示す状態に切り替わると、前記第一のスイッチング素子のオフ状態を解除することを特徴とする電源装置。
【請求項８】
前記制御手段は、クロック信号により動作し、前記クロック信号が出力されている場合には、正常動作の状態を示す前記状態信号を出力し、前記クロック信号が停止したときには、動作停止の状態を示す前記状態信号を出力することを特徴とする請求項７に記載の電源装置。
【請求項９】
前記制御手段は、前記制御手段が前記第二の制御信号により前記第二のスイッチング素子をオンするタイミングで、前記状態信号を前記制御手段の動作停止の状態から正常動作の状態に切り替えることを特徴とする請求項８に記載の電源装置。
【請求項１０】
前記制御手段は、前記クロック信号を生成する生成部を有し、
前記生成部は前記クロック信号が停止しても、所定時間が経過すると再発振して前記クロック信号を出力することを特徴とする請求項８又は請求項９に記載の電源装置。
【請求項１１】
前記制御手段は、前記クロック信号を生成する生成部と、前記生成部より出力される前記クロック信号の停止を検知する検知部と、を有し、
前記検知部は、前記クロック信号が停止したことを検知すると、前記生成部に再発振して前記クロック信号を出力させるための復帰信号を出力することを特徴とする請求項８又は請求項９に記載の電源装置。
【請求項１２】
一次巻線及び二次巻線を有するトランスと、
前記トランスの前記一次巻線に直列に接続された第一のスイッチング素子と、
前記トランスの前記一次巻線に並列に接続された第二のスイッチング素子と、
前記第二のスイッチング素子に直列に接続され、前記第二のスイッチング素子とともに前記トランスの前記一次巻線に並列に接続されたコンデンサと、
前記トランスの前記二次巻線に誘起された電圧に応じた情報を出力するフィードバック手段と、
前記フィードバック手段から入力された前記情報に基づいて、第一の制御信号により前記第一のスイッチング素子のオン又はオフを制御し、第二の制御信号により前記第二のスイッチング素子のオン又はオフを制御する制御手段と、
を備え、
前記制御手段は、前記第一のスイッチング素子と前記第二のスイッチング素子をともにオフさせるデッドタイムを挟んで前記第一のスイッチング素子と前記第二のスイッチング素子を交互にオン又はオフさせるスイッチング動作を行う電源装置であって、
前記第一のスイッチング素子に流れる電流を検知する電流検知手段と、
前記電流検知手段の検知結果に基づき過電流を検知すると、前記第一のスイッチング素子をオフすると共に、前記第一のスイッチング素子をオフ状態に保持する保持手段と、
を備え、
前記制御手段は、クロック信号により動作し、前記クロック信号が出力されている場合には、正常動作の状態を示す状態信号を出力し、前記クロック信号が停止したときには、動作停止の状態を示す前記状態信号を出力し、
前記保持手段は、前記状態信号が前記制御手段の動作停止の状態から正常動作の状態に切り替わると、前記第一のスイッチング素子のオフ状態を解除することを特徴とする電源装置。
【請求項１３】
前記制御手段は、前記制御手段が前記第二の制御信号により前記第二のスイッチング素子をオンするタイミングで、前記状態信号を前記制御手段の動作停止の状態から正常動作の状態に切り替えることを特徴とする請求項１２に記載の電源装置。
【請求項１４】
一次巻線及び二次巻線を有するトランスと、
前記トランスの前記一次巻線に直列に接続されたスイッチング素子と、
前記トランスの前記一次巻線に並列に接続されたスナバ回路と、
前記トランスの前記二次巻線に誘起された電圧に応じた情報を出力するフィードバック手段と、
前記フィードバック手段から入力された前記情報に基づいて、制御信号により前記スイッチング素子のオン又はオフを制御する制御手段と、
を備える電源装置であって、
前記スイッチング素子に流れる電流を検知する電流検知手段と、
前記電流検知手段の検知結果に基づき過電流を検知すると、前記スイッチング素子をオフすると共に、前記スイッチング素子をオフ状態に保持する保持手段と、
を備え、
前記制御手段は、クロック信号により動作し、前記クロック信号が出力されている場合には、正常動作の状態を示す状態信号を出力し、前記クロック信号が停止したときには、動作停止の状態を示す前記状態信号を出力し、
前記保持手段は、前記状態信号が前記制御手段の動作停止の状態から正常動作の状態に切り替わると、前記スイッチング素子のオフ状態を解除することを特徴とする電源装置。
【請求項１５】
記録材に画像形成を行う画像形成手段と、
請求項１から請求項１４のいずれか１項に記載の電源装置と、
を備えることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置及び画像形成装置に関し、特に、クロック信号で動作するデジタル制御部を有する電源装置に関する。
【背景技術】
【０００２】
商用電源等から入力された交流電圧を直流電圧に変換するスイッチング電源装置では、消費電力を低減するため、スイッチング電源装置の効率改善が求められている。特にレーザビームプリンタ（ＬＢＰ）などの画像形成装置は、重負荷から軽負荷まで使用時の負荷範囲が広い。そのため、画像形成装置に実装されるスイッチング電源装置には、広い負荷範囲で電源効率が求められる。例えば特許文献１では、重負荷から軽負荷までの広い負荷範囲で効率のよいスイッチング電源装置では、マイクロプロセッサによるデジタル制御を利用する方法が提案されている。ここで、スイッチング電源装置の効率は、スイッチング電源装置に供給された電力と、スイッチング電源装置が出力する電力との比率で表される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−０１７８４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、スイッチング電源装置の制御部は、ノイズの影響を受ける場合がある。例えばノイズにより制御部の動作が停止して、スイッチング素子がオン状態で保持されてしまうと、過電流が流れ、過電流保護回路が動作することがある。その結果、スイッチング電源装置の出力が停止して、負荷への電力供給が停止すると、負荷の動作が停止し、ユーザビリティが低下してしまうという課題が生じる。
【０００５】
本発明は、このような状況のもとでなされたもので、制御部の動作停止時にも過電流から回路を保護すると共に、負荷への電源電圧の出力を停止しないことを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明では、以下の構成を備える。
【０００７】
（１）一次巻線及び二次巻線を有するトランスと、前記トランスの前記一次巻線に直列に接続された第一のスイッチング素子と、前記トランスの前記一次巻線に並列に接続された第二のスイッチング素子と、前記第二のスイッチング素子に直列に接続され、前記第二のスイッチング素子とともに前記トランスの前記一次巻線に並列に接続されたコンデンサと、前記トランスの前記二次巻線に誘起された電圧に応じた情報を出力するフィードバック手段と、前記フィードバック手段から入力された前記情報に基づいて、第一の制御信号により前記第一のスイッチング素子のオン又はオフを制御し、第二の制御信号により前記第二のスイッチング素子のオン又はオフを制御する制御手段と、を備え、前記制御手段は、前記第一のスイッチング素子と前記第二のスイッチング素子をともにオフさせるデッドタイムを挟んで前記第一のスイッチング素子と前記第二のスイッチング素子を交互にオン又はオフさせるスイッチング動作を行う電源装置であって、前記第一のスイッチング素子に流れる電流を検知する第一の電流検知手段と、前記第一の電流検知手段の検知結果に基づき過電流を検知すると、前記第一のスイッチング素子をオフすると共に、前記第一のスイッチング素子をオフ状態に保持する第一の保持手段と、を備え、前記第一の保持手段は、前記制御手段が前記第二の制御信号により前記第二のスイッチング素子をオンするタイミングで、前記第一のスイッチング素子のオフ状態を解除することを特徴とする電源装置。
【０００８】
（２）一次巻線及び二次巻線を有するトランスと、前記トランスの前記一次巻線に直列に接続された第一のスイッチング素子と、前記トランスの前記一次巻線に並列に接続された第二のスイッチング素子と、前記第二のスイッチング素子に直列に接続され、前記第二のスイッチング素子とともに前記トランスの前記一次巻線に並列に接続されたコンデンサと、前記トランスの前記二次巻線に誘起された電圧に応じた情報を出力するフィードバック手段と、前記フィードバック手段から入力された前記情報に基づいて、第一の制御信号により前記第一のスイッチング素子のオン又はオフを制御し、第二の制御信号により前記第二のスイッチング素子のオン又はオフを制御する制御手段と、を備え、前記制御手段は、前記第一のスイッチング素子と前記第二のスイッチング素子をともにオフさせるデッドタイムを挟んで前記第一のスイッチング素子と前記第二のスイッチング素子を交互にオン又はオフさせるスイッチング動作を行う電源装置であって、前記制御手段は、前記制御手段の状態を示す状態信号を出力し、前記制御手段が出力する前記状態信号に基づいて、前記制御手段の動作停止を検知する検知手段と、前記検知手段が前記制御手段の動作停止を検知すると、前記第一のスイッチング素子をオフすると共に、前記第一のスイッチング素子をオフ状態に保持する保持手段と、を備え、前記保持手段は、前記状態信号が前記制御手段の動作停止の状態から正常動作を示す状態に切り替わると、前記第一のスイッチング素子のオフ状態を解除することを特徴とする電源装置。
【０００９】
（３）一次巻線及び二次巻線を有するトランスと、前記トランスの前記一次巻線に直列に接続された第一のスイッチング素子と、前記トランスの前記一次巻線に並列に接続された第二のスイッチング素子と、前記第二のスイッチング素子に直列に接続され、前記第二のスイッチング素子とともに前記トランスの前記一次巻線に並列に接続されたコンデンサと、前記トランスの前記二次巻線に誘起された電圧に応じた情報を出力するフィードバック手段と、前記フィードバック手段から入力された前記情報に基づいて、第一の制御信号により前記第一のスイッチング素子のオン又はオフを制御し、第二の制御信号により前記第二のスイッチング素子のオン又はオフを制御する制御手段と、を備え、前記制御手段は、前記第一のスイッチング素子と前記第二のスイッチング素子をともにオフさせるデッドタイムを挟んで前記第一のスイッチング素子と前記第二のスイッチング素子を交互にオン又はオフさせるスイッチング動作を行う電源装置であって、前記第一のスイッチング素子に流れる電流を検知する電流検知手段と、前記電流検知手段の検知結果に基づき過電流を検知すると、前記第一のスイッチング素子をオフすると共に、前記第一のスイッチング素子をオフ状態に保持する保持手段と、を備え、前記制御手段は、クロック信号により動作し、前記クロック信号が出力されている場合には、正常動作の状態を示す状態信号を出力し、前記クロック信号が停止したときには、動作停止の状態を示す前記状態信号を出力し、前記保持手段は、前記状態信号が前記制御手段の動作停止の状態から正常動作の状態に切り替わると、前記第一のスイッチング素子のオフ状態を解除することを特徴とする電源装置。
【００１０】
（４）一次巻線及び二次巻線を有するトランスと、前記トランスの前記一次巻線に直列に接続されたスイッチング素子と、前記トランスの前記一次巻線に並列に接続されたスナバ回路と、前記トランスの前記二次巻線に誘起された電圧に応じた情報を出力するフィードバック手段と、前記フィードバック手段から入力された前記情報に基づいて、制御信号により前記スイッチング素子のオン又はオフを制御を制御する制御手段と、を備える電源装置であって、前記スイッチング素子に流れる電流を検知する電流検知手段と、前記電流検知手段の検知結果に基づき過電流を検知すると、前記スイッチング素子をオフすると共に、前記スイッチング素子をオフ状態に保持する保持手段と、を備え、前記制御手段は、クロック信号により動作し、前記クロック信号が出力されている場合には、正常動作の状態を示す状態信号を出力し、前記クロック信号が停止したときには、動作停止の状態を示す前記状態信号を出力し、前記保持手段は、前記状態信号が前記制御手段の動作停止の状態から正常動作の状態に切り替わると、前記スイッチング素子のオフ状態を解除することを特徴とする電源装置。
【００１１】
（５）記録材に画像形成を行う画像形成手段と、前記（１）〜前記（４）のいずれか１項に記載の電源装置と、を備えることを特徴とする画像形成装置。
【発明の効果】
【００１２】
本発明によれば、制御部の動作停止時にも過電流から回路を保護すると共に、負荷への電源電圧の出力を停止しないことができる。
【図面の簡単な説明】
【００１３】
【図１】実施例１の電源回路の概略図
【図２】実施例１の制御部の構成を示す概略図
【図３】実施例１の制御部の構成を示す概略図
【図４】実施例１の制御方法の説明図
【図５】実施例１の制御方法を説明するための簡易回路図
【図６】実施例２の電源回路の概略図
【図７】実施例２の制御部の構成を示す概略図
【図８】実施例２の制御方法の説明図
【図９】実施例１及び実施例２の電源回路の概略図
【図１０】実施例３の画像形成装置を示す図
【発明を実施するための形態】
【００１４】
以下に、図面を参照して本発明の実施の形態について詳細に説明する。
【実施例１】
【００１５】
［電源装置の構成］
図１は実施例１のアクティブクランプ方式を用いたスイッチング電源回路の概略を示す回路図である。商用電源等の交流電源１０は交流電圧を出力しており、全波整流手段であるブリッジダイオードＢＤ１で整流された電圧は、スイッチング電源回路１００に入力されている。平滑用コンデンサＣ３は整流された電圧の平滑手段として用いられ、平滑用コンデンサＣ３の低い側の電位を電位ＤＣＬ、高い側の電位を電位ＤＣＨとする。スイッチング電源回路１００は、平滑用コンデンサＣ３に充電された入力電圧Ｖｉｎから、絶縁された二次側へ電源電圧Ｖ１１（出力電圧Ｖ１１ともいう）を出力する。本実施例では、スイッチング電源回路１００は、電源電圧Ｖ１１の一例として、例えば５Ｖの一定の電圧を出力する。
【００１６】
スイッチング電源回路１００は、一次側に一次巻線Ｐ１、補助巻線Ｐ２、二次側に二次巻線Ｓ１を備えた絶縁型のトランスＴ１を有している。トランスＴ１の一次巻線Ｐ１から二次巻線Ｓ１には、後述する図４（Ａ）で説明するスイッチング動作によってエネルギーが供給されている。トランスＴ１の補助巻線Ｐ２は、一次巻線Ｐ１に印加された入力電圧Ｖｉｎのフォワード電圧を、ダイオードＤ４及びコンデンサＣ４で整流平滑し、電源電圧Ｖ１を供給するために用いられる。
【００１７】
スイッチング電源回路１００の一次側には、トランスＴ１の一次巻線Ｐ１に第１のスイッチング素子である電界効果トランジスタ（以下、ＦＥＴとする）ＦＥＴ１が直列に接続されている。電圧クランプ用のコンデンサＣ２と第２のスイッチング素子であるＦＥＴ２は直列に接続されている。直列に接続された電圧クランプ用のコンデンサＣ２とＦＥＴ２は、トランスＴ１の一次巻線Ｐ１に並列に接続されている。スイッチング電源回路１００の一次側には、ＦＥＴ１及びＦＥＴ２の制御手段として、制御部１０１及びＦＥＴ駆動部１０２を有している。ＦＥＴ１と並列に接続された電圧共振用のコンデンサＣ１は、ＦＥＴ１及びＦＥＴ２のスイッチオフ時の損失を低減するために設けられている。電圧共振用のコンデンサＣ１を設けずに、ＦＥＴ１のドレイン端子とソース端子間の容量を用いてもよい。後述するゼロ電圧でスイッチング素子をオンする動作を容易にするため、電圧共振用のコンデンサＣ１は、電圧クランプ用のコンデンサＣ２に比べて、小さい静電容量のものが選択されている。なお、本実施例のダイオードＤ１は、ＦＥＴ１のボディーダイオードである。同様に、ダイオードＤ２はＦＥＴ２のボディーダイオードである。
【００１８】
スイッチング電源回路１００の二次側には、トランスＴ１の二次巻線Ｓ１に生じるフライバック電圧の二次側の整流平滑手段であるダイオードＤ１１及びコンデンサＣ１１を有している。トランスＴ１の二次巻線Ｓ１に誘起された電圧はダイオードＤ１１及びコンデンサＣ１１によって整流平滑され、電源電圧Ｖ１１として出力される。また、スイッチング電源回路１００の二次側には、二次側に出力される電源電圧Ｖ１１に応じた情報を一次側にフィードバックするフィードバック手段として、フィードバック部１１５を有している（図中、点線枠部）。なお、本実施例の制御部１０１には、発振器などによって生成されたクロック信号で動作するＣＰＵ、ＡＳＩＣ等の演算制御素子を用いている。制御部１０１の詳細は図２で説明する。これにより、制御信号ＤＲＶ１（第一の制御信号）及び制御信号ＤＲＶ２（第二の制御信号）の複雑な波形制御を簡易で安価な回路構成で実現できる。
【００１９】
制御部１０１のＶＣ端子とＧ端子の間には、ＤＣ／ＤＣコンバータ１０４によって生成された電源電圧Ｖ２が、ＤＣ／ＤＣコンバータ１０４のＯＵＴ端子から供給されている。制御部１０１は、フィードバック部１１５からＦＢ端子に入力された電圧信号に基づき、制御信号ＤＲＶ１及び制御信号ＤＲＶ２を出力しており、ＦＥＴ駆動部１０２を介してＦＥＴ１及びＦＥＴ２の制御を行っている。ここで、制御信号ＤＲＶ１はＦＥＴ１を駆動するための信号、制御信号ＤＲＶ２はＦＥＴ２を駆動するための信号である。
【００２０】
ＦＥＴ駆動部１０２は、制御部１０１から入力された制御信号ＤＲＶ１に応じてＦＥＴ１のゲート駆動信号ＤＬを生成し、制御信号ＤＲＶ２に応じてＦＥＴ２のゲート駆動信号ＤＨを生成する回路である。ＦＥＴ駆動部１０２のＶＣ端子とＧ端子の間には、補助巻線Ｐ２で生成された電源電圧Ｖ１が供給されている。また、ＦＥＴ２を駆動するため、コンデンサＣ５及びダイオードＤ５で構成されるチャージポンプ回路によって、ＶＨ端子とＧＨ端子の間に電源電圧Ｖ１が供給されている。ＦＥＴ駆動部１０２は、ハイ（ｈｉｇｈ）レベルの制御信号ＤＲＶ１が入力されると、ＦＥＴ１のゲート駆動信号ＤＬをハイレベルとし、これによりＦＥＴ１がオン状態となる。同様に、ＦＥＴ駆動部１０２は、ハイレベルの制御信号ＤＲＶ２が入力されると、ＦＥＴ２のゲート駆動信号ＤＨをハイレベルとし、これによりＦＥＴ２がオン状態となる。
【００２１】
ＤＣ／ＤＣコンバータ１０４は、３端子レギュレータ又は降圧型スイッチング電源回路であり、ＶＣ端子とＧ端子間に入力された電源電圧Ｖ１を変換して、ＯＵＴ端子から電源電圧Ｖ２を出力している。起動回路１０３は、３端子レギュレータ又は降圧型スイッチング電源であり、ＶＣ端子とＧ端子間に入力された入力電圧Ｖｉｎを変換して、ＯＵＴ端子から電源電圧Ｖ１を出力している。起動回路１０３は、補助巻線Ｐ２から供給される電源電圧Ｖ１が所定の電圧値以下の場合のみ動作する回路であり、スイッチング電源回路１００の起動時に電源電圧Ｖ１を供給するために用いられる。
【００２２】
［フィードバック部］
フィードバック部１１５は、電源電圧Ｖ１１を所定の一定電圧に制御するために用いられる。電源電圧Ｖ１１の電圧値は、シャントレギュレータＩＣ５のリファレンス端子ＲＥＦの基準電圧、抵抗Ｒ５２及び抵抗Ｒ５３によって設定される。電源電圧Ｖ１１が所定の電圧（ここでは５Ｖ）より高くなると、シャントレギュレータＩＣ５のカソード端子Ｋから電流が流れ、プルアップ抵抗Ｒ５１を介してフォトカプラＰＣ５の二次側ダイオードが導通状態となる。これにより、フォトカプラＰＣ５の一次側フォトトランジスタが動作し、コンデンサＣ６から電荷を放電する。このため、制御部１０１のＦＢ端子の電圧（以下、ＦＢ端子電圧という）が低下する。一方、電源電圧Ｖ１１が５Ｖより低くなると、二次側ダイオードが非導通状態となる。これにより、フォトカプラＰＣ５の一次側フォトトランジスタがオフ状態となり、電源電圧Ｖ２から抵抗Ｒ２を介してコンデンサＣ６を充電する電流が流れる。このため、制御部１０１のＦＢ端子電圧が上昇する。このように、フィードバック部１１５は、電源電圧Ｖ１１の変動に応じて制御部１０１のＦＢ端子電圧を変化させる。
【００２３】
制御部１０１は、フィードバック部１１５から入力されたＦＢ端子電圧を検知することで、電源電圧Ｖ１１を所定の一定電圧に制御するためのフィードバック制御を行っている。このように、制御部１０１はＦＢ端子電圧を監視することによって、電源電圧Ｖ１１を間接的にフィードバック制御することができる。
【００２４】
［制御部１０１の構成］
図２（Ａ）は、制御部１０１の内部構成を示すブロック図である。制御部１０１は、内部に生成部であるクロック発振部１３１、ＰＷＭ出力部１３３、演算制御部１３６、記憶部１３７、記憶部１３８、ＡＤ変換部１３９を備えた１チップのマイクロコンピュータである。記憶部１３７はＲＡＭであり、記憶部１３８は、ＲＯＭやフラッシュメモリ（ＦＬＡＳＨ）で構成されている。演算制御部１３６は、クロック発振部１３１のクロック信号に基づき動作しており、記憶部１３８に記憶された命令及びデータを、記憶部１３７に読み込んだうえで、逐次演算を行う制御部である。演算制御部１３６は、ＡＤ変換部１３９が検知したＦＢ端子から入力されたＡＤ＿ＦＢ信号に基づき、ＰＷＭ出力部１３３の２つの制御信号ＤＲＶ１、ＤＲＶ２の設定値（制御開始タイミング、周期、デューティ）を制御する。これにより、ＦＥＴ１及びＦＥＴ２のオン・オフ制御を行っている。
【００２５】
ところで、前述した制御部１０１の誤動作状態の一例として、外来ノイズ等によりクロック発振部１３１の動作が停止することでクロック信号が出力されなくなり、その結果、演算制御部１３６の処理が停止してしまう（継続できなくなる）場合がある。図２（Ａ）の制御部１０１のクロック発振部１３１は、ノイズ等によりクロック信号の出力が停止しても所定時間経過すると自動復帰する機能を有している。そのため、クロック信号が停止し、演算制御部１３６の処理が停止する（継続できなくなる）状態を経過した後に、クロック発振部１３１が再発振してクロック信号が出力されることで、演算制御部１３６は、停止していた処理を再開することができる。
【００２６】
図２（Ｂ）は、内部にクロック発振部１３１が出力するクロック信号を監視し、クロック信号が停止したことを検知すると、復帰信号を出力する検知部であるクロック復帰部１４１を備えた制御部１０７の内部構成を示すブロック図である。クロック発振部１３１は、復帰信号が入力されると、再発振してクロック信号を出力する。また、図２（Ｃ）は、外部にクロック発振部１３１が出力するクロック信号を監視し、クロック信号が停止したことを検知すると、復帰信号を出力する検知部である外部監視部１４２を備えた制御部１０８の内部構成を示すブロック図である。クロック発振部１３１は、復帰信号が入力されると、再発振してクロック信号を出力する。このように、制御部１０１の代わりに、図２（Ｂ）に示した制御部１０７や図２（Ｃ）に示した制御部１０８のような構成でもよい。
【００２７】
［電流検知部］
図１（Ａ）を用いて、一点鎖線で囲まれた電流検知部１２０について説明する。電流検知部１２０は、瞬間的な電流に対する過電流検知回路（以下、ＯＣＰ回路という）と、平均電流に対する過電流検知回路（以下、ＯＬＰ回路という）から構成されている。第一の電流検知手段であるＯＣＰ回路は、コンパレータＩＣ１と分圧抵抗Ｒ２２、Ｒ２３から構成され、コンパレータＩＣ１の出力端子は、第一の保持手段であるラッチ部１０５に接続されている。一方、第二の電流検知手段であるＯＬＰ回路は、平均電流値を検知する平均電流検知部１１９とコンパレータＩＣ２と分圧抵抗Ｒ２４、Ｒ２５から構成され、コンパレータＩＣ２の出力端子は、第二の保持手段であるラッチ部１０６に接続されている。
【００２８】
図１（Ｂ）は、ラッチ部１０５の内部構成を示す回路図である。ラッチ部１０５は、ＰＮＰ型トランジスタＴｒ１、ＮＰＮ型トランジスタＴｒ２、Ｔｒ３（以下、単にトランジスタＴｒ１、Ｔｒ２、Ｔｒ３という）、コンデンサＣｒ１、ダイオードＤ２３や抵抗等から構成されている。図１（Ｃ）は、ラッチ部１０６の内部構成を示す回路図であり、ラッチ部１０６はＰＮＰ型トランジスタＴｒ４、ＮＰＮ型トランジスタＴｒ５（以下、単にトランジスタＴｒ４、Ｔｒ５という）、コンデンサＣｒ２、ダイオードＤ２４や抵抗等から構成されている。なお、図１（Ａ）に示すＯＣＰ回路、ＯＬＰ回路や図１（Ｂ）、（Ｃ）に示すラッチ部１０５、１０６の回路構成は一例であり、本発明はこれら回路構成に限定されるものではなく、他の素子を用いた構成でもよい。また、図２（Ａ）に示した制御部１０１の代わりに、例えば図３に示した制御部１０９のように、制御部１０９の内部に図１（Ａ）に示す電流検知部１２０を設けてもよい。そして、電流検知部１２０により、電流検知抵抗Ｒ２１を流れる電流Ｉｐに応じて、ＰＷＭ出力部１３３から出力される制御信号ＤＲＶ１及び制御信号ＤＲＶ２を出力停止させるような構成でもよい。
【００２９】
［スイッチング電源回路の制御方法］
図４は、制御部１０１によるアクティブクランプ方式を用いたスイッチング電源回路１００の制御方法の説明図である。図４において、（ｉ）はＦＥＴ１のゲート駆動信号ＤＬに対応する制御信号ＤＲＶ１の波形を示し、（ｉｉ）はＦＥＴ２のゲート駆動信号ＤＨに対応する制御信号ＤＲＶ２の波形を示している。また、図４において、（ｉｉｉ）はＦＥＴ１のドレイン電流の波形を示し、（ｉｖ）はＦＥＴ１のドレイン端子とソース端子間の電圧の波形を示し、（ｖ）はクロック発振部１３１のクロック信号の波形を示す。図４（Ｂ）の（ｖｉ）は、後述するラッチ部１０５のコンデンサＣｒ１の充電電位であるラッチ電圧Ｖｒ１の波形を示している。なお、横軸はいずれも時間を示す。図５は、図４に示す複数の期間（〔１〕〜〔３〕）における電流の流れを、簡易回路図と共に示したものである。以下に、各期間の動作を説明する。なお、図５では、トランスＴ１をリーケージインダクタンスＬｒ、結合インダクタンスＬｓ、理想トランスＴｉに分割して示している。また、図５の回路中に、それぞれの期間〔１〕〜〔３〕で流れる電流を濃い実線矢印で示している。
【００３０】
［スイッチング期間］
まず、正常なスイッチング動作について図４（Ａ）を用いて説明する。図４（Ａ）の（ｖ）に示すように、制御部１０１の内部のクロック発振部１３１が正常に動作しているときクロック信号が出力され続ける。スイッチング期間は、制御部１０１が、ＦＥＴ１とＦＥＴ２を共にオフさせるデッドタイムを挟んでＦＥＴ１とＦＥＴ２を交互にオン又はオフさせて繰り返し制御する期間である。スイッチング期間におけるＦＥＴ２と電圧クランプ用のコンデンサＣ２を用いた動作（以下、アクティブクランプ動作という）を図４（Ａ）と図５の〔１〕〜〔３〕で説明する。
【００３１】
ＦＥＴ１がオン状態の間は、トランスＴ１のリーケージインダクタンスＬｒ、結合インダクタンスＬｓに電流が流れている（図４（Ａ）（ｉｉｉ）参照）。図５に示す〔１〕の期間は、ＦＥＴ１が時間ＴＬ１の間オン状態となった後オフ状態となり、デッドタイムを経てＦＥＴ２がオン状態となった期間である。ＦＥＴ１がオン状態の間に流れた電流によって、トランスＴ１から、ＦＥＴ２又はダイオードＤ２を介して、電圧クランプ用のコンデンサＣ２の＋端子側に充電を行う状態となる。リーケージインダクタンスＬｒによるキックバック電圧は電圧クランプ用のコンデンサＣ２によって吸収することができるため、ＦＥＴ１のドレイン端子とソース端子間に印加されるサージ電圧を抑制できる。電圧クランプ用のコンデンサＣ２の電圧が上昇すると、ダイオードＤ１１がオン状態となり、トランスＴ１の二次巻線Ｓ１を介して、スイッチング電源回路１００の二次側に電力が供給される状態になる。
【００３２】
図５に示す〔２〕の期間では、電圧クランプ用のコンデンサＣ２と、トランスＴ１のリーケージインダクタンスＬｒ及び結合インダクタンスＬｓとの共振によって、コンデンサＣ２の＋端子側からＦＥＴ２を介してトランスＴ１に電流が流れる状態となる。電圧クランプ用のコンデンサＣ２の電圧が低下すると、二次側のダイオードＤ１１が非導通状態となり、スイッチング電源回路１００の二次側に電力が供給されない状態になる。更に、ＦＥＴ２の導通状態を保持することで、電圧クランプ用のコンデンサＣ２からトランスＴ１のリーケージインダクタンスＬｒ及び結合インダクタンスＬｓに流れる電流が増加する。
【００３３】
図５に示す〔３〕の期間は、ＦＥＴ１及びＦＥＴ２が共にオフ状態となっているデッドタイム期間である。図５の〔３〕の期間では、ＦＥＴ２をオフ状態にすることで、トランスＴ１の一次巻線Ｐ１に接続されたコンデンサの容量が電圧クランプ用のコンデンサＣ２と電圧共振用のコンデンサＣ１の合成容量の値から、電圧共振用のコンデンサＣ１の容量に減少する。そのため、トランスＴ１のリーケージインダクタンスＬｒ及び結合インダクタンスＬｓに流れる電流によって、電圧共振用のコンデンサＣ１に充電されていた電荷を、平滑用コンデンサＣ３に回生することができる。上述した回生の動作が終了すると、ダイオードＤ１が導通した状態となる。図５に示す〔３〕の期間が終了し、ダイオードＤ１が導通した状態で、ＦＥＴ１をオン状態にすることで、ＦＥＴ１はゼロボルトの状態でオフ状態からオン状態へと移行するスイッチング動作を行うことができる。ＦＥＴ１がゼロボルトの状態でオフ状態からオン状態へと移行するスイッチング動作を、以下、ゼロボルトスイッチングという。このように、ＦＥＴ２がオン状態となってから、平滑用コンデンサＣ３への回生の動作が終了するまでの動作を、アクティブクランプ動作という。ＦＥＴ１は、その後時間ＴＬ２の間オン状態となる。
【００３４】
このように、図４（Ａ）、図５の〔１〕〜〔３〕で説明したアクティブクランプ動作における電圧クランプ用のコンデンサＣ２とＦＥＴ２の働きによって、ＦＥＴ１のサージ電圧を抑制することができる。また、電圧共振用のコンデンサＣ１の電荷を、平滑用コンデンサＣ３に回生することができ、更に、ＦＥＴ１のゼロボルトスイッチングを行うことができる。よって、アクティブクランプ方式を用いることで、図４（Ａ）に示すスイッチング期間において、スイッチング電源回路１００の効率を改善できる。
【００３５】
［ＯＬＰ回路の動作］
次に、図１（Ａ）を参照して、ＯＬＰ回路の動作について説明する。ＦＥＴ１に流れた電流は、電流検知抵抗Ｒ２１及び平均電流検知部１１９によって平均電流電圧Ｉａｖとして検知され、コンパレータＩＣ２の−端子に入力される。コンパレータＩＣ２は、電源電圧Ｖ２、分圧抵抗Ｒ２４、Ｒ２５によって設定され、＋端子に入力される基準電圧Ｉａｖｏと平均電流検知部１１９の検知結果である平均電流電圧Ｉａｖとを比較する。そして、コンパレータＩＣ２は、平均電流電圧Ｉａｖが基準電圧Ｉａｖｏよりも大きいとき、ロー（Ｌｏｗ）レベルのＩａｖＯｆｆ信号をラッチ部１０６に出力する。なお、正常動作時にはＯＬＰ回路が動作しないように、基準電圧Ｉａｖｏは、正常時の平均電流電圧Ｉａｖよりも大きい値が設定される。したがって、正常動作時にはコンパレータＩＣ２の出力端子はハイインピーダンス状態（オープンコレクタ）となる。
【００３６】
次に、ラッチ部１０６の動作について説明する。図１（Ａ）及び図１（Ｃ）に示したように、ラッチ部１０６には電源電圧Ｖ２、電位ＤＣＬ及びＩａｖＯｆｆ信号が入力され、ラッチ部１０６からはＤＲＶＯｆｆ信号が出力される。正常動作時には、コンパレータＩＣ２の出力端子はハイインピーダンス状態となるため、トランジスタＴｒ４のベース端子電圧はエミッタ端子と同電位となり、トランジスタＴｒ４はオフ状態となる。その結果、トランジスタＴｒ５のベース−エミッタ間電圧は、トランジスタＴｒ５がオンする閾値電圧よりも低くなるため、トランジスタＴｒ５はオフ状態となり、トランジスタＴｒ５のコレクタ端子はハイインピーダンス状態となる。したがって、ＤＲＶＯｆｆ信号はハイインピーダンス状態となる。
【００３７】
負荷短絡などの異常動作時には、平均電流電圧Ｉａｖの値が基準電圧Ｉａｖｏよりも大きくなり、コンパレータＩＣ２の出力端子からはローレベルのＩａｖＯｆｆ信号が出力される。そのため、トランジスタＴｒ４のベース端子電圧はローレベルとなり、トランジスタＴｒ４がオンする。そして、トランジスタＴｒ４がオンすることにより、トランジスタＴｒ４を介して、電源電圧Ｖ２がコンデンサＣｒ２及びトランジスタＴｒ５のベース端子に印加される。電源電圧Ｖ２がコンデンサＣｒ２に充電されることにより、コンデンサＣｒ２の充電電位であるラッチ電圧Ｖｒ２により、トランジスタＴｒ５のベース−エミッタ間電圧は閾値電圧よりも高い状態を保持し続けるため、トランジスタＴｒ５はオン状態となる。その結果、トランジスタＴｒ５のコレクタ端子はローレベルとなり、ＤＲＶＯｆｆ信号はローレベルとなる。
【００３８】
トランジスタＴｒ４のベース端子電圧は、トランジスタＴｒ５のコレクタ端子電圧よりもダイオードＤ２４の順方向電圧Ｖｆだけ高い電圧となり、トランジスタＴｒ４のベース−エミッタ間電圧は、トランジスタＴｒ４が十分にオンできる電圧となる。コンデンサＣｒ２に充電された電位によって、トランジスタＴｒ５のベース−エミッタ間電圧は閾値電圧よりも高い状態を保持されているため、トランジスタＴｒ５はオン状態が保持され、ＤＲＶＯｆｆ信号もローレベルで保持される。そのため、制御信号ＤＲＶ１は、制御部１０１から出力される制御信号ＤＲＶ１がハイレベル又はローレベルに関係なく、ダイオードＤ２２を介してローレベルとなる。その結果、ＦＥＴ駆動部１０２から出力されるＦＥＴ１のゲート駆動信号ＤＬは強制的にローレベルとなる。同様に、制御信号ＤＲＶ２も、制御部１０１から出力される制御信号ＤＲＶ２がハイレベル又はローレベルに関係なく、ダイオードＤ２０を介してローレベルとなる。その結果、ＦＥＴ駆動部１０２から出力されるＦＥＴ２のゲート駆動信号ＤＨは強制的にローレベルとなる。このように、平均電流を検知してスイッチング電源を止めることで、出力端のレアショートや定格外の負荷を引かれても安全にスイッチング電源を停止することができる。
【００３９】
［ＯＣＰ回路の動作］
次に、図１（Ａ）を参照して、ＯＣＰ回路の動作について説明する。ＦＥＴ１に流れた電流は、電流検知抵抗Ｒ２１で検知電圧Ｉｐに電流電圧変換され、コンパレータＩＣ１の−端子に入力される。コンパレータＩＣ１は、電源電圧Ｖ２を分圧抵抗Ｒ２２、Ｒ２３により分圧し＋端子に入力される基準電圧Ｉｐｏと検知電圧Ｉｐとを比較し、検知電圧Ｉｐが基準電圧Ｉｐｏよりも大きい場合には、ローレベルのＩｐＯｆｆ信号をラッチ部１０５に出力する。なお、正常動作時にはＯＣＰ回路が動作しないように、基準電圧Ｉｐｏは正常時の検知電圧Ｉｐよりも大きい値が設定される。したがって、正常動作時には、コンパレータＩＣ１の出力端子はハイインピーダンス状態となる。
【００４０】
次に、ラッチ部１０５の動作について説明する。図１（Ａ）及び図１（Ｂ）に示したように、ラッチ部１０５には、電源電圧Ｖ２、電位ＤＣＬ、ＩｐＯｆｆ信号、及び制御信号ＤＲＶ２が入力され、ラッチ部１０５からはＤＲＶ１Ｏｆｆ信号が出力される。正常動作時には、コンパレータＩＣ１の出力端子はハイインピーダンス状態となるため、トランジスタＴｒ１のベース端子電圧はエミッタ端子と同電位となり、トランジスタＴｒ１はオフ状態となる。そのため、トランジスタＴｒ２のベース−エミッタ間電圧は閾値電圧より低くなるため、トランジスタＴｒ２はオフ状態となり、トランジスタＴｒ２のコレクタ端子はハイインピーダンス状態となる。したがって、ＤＲＶ１Ｏｆｆ信号はハイインピーダンス状態となる。
【００４１】
［制御部１０１の異常時の動作］
次に、本実施例の特徴である、制御部１０１の誤動作時にスイッチング電源回路１００を保護する動作について詳細に説明する。外部からノイズ等が印加されたとき、制御部１０１が誤動作し、ＰＷＭ出力部１３３のＰＷＭ出力が一時的に停止してしまう場合がある。ＰＷＭ出力部１３３のＰＷＭ出力が停止してしまう場合の一例として、クロック発振部１３１から出力されるクロック信号が停止する制御部１０１の誤動作状態を例に説明を行う。クロック発振部１３１のクロック信号の停止時の動作の詳細について図４（Ｂ）に示す。クロック信号が停止することにより、ＰＷＭ出力部１３３から出力されるＰＷＭ信号である制御信号ＤＲＶ１及び制御信号ＤＲＶ２の制御ができなくなり、クロック信号が停止した時点での制御信号ＤＲＶ１及び制御信号ＤＲＶ２の状態が保持されることになる。図４（Ｂ）中の（ａ）〜（ｅ）は、タイミング（時刻）を示している。以下では、図４（Ｂ）を参照して、各タイミングにおける回路動作について説明する。
【００４２】
（タイミングａ）スイッチング動作
タイミング（ａ）は、制御部１０１から制御信号ＤＲＶ２はハイレベルで出力され、制御信号ＤＲＶ１がローレベルで出力されている時点である（図４（Ｂ）（ｉ）、（ｉｉ））。このとき、ＦＥＴ１はオフ状態、ＦＥＴ２はオン状態であり、スイッチング動作を行っている。
【００４３】
（タイミングｂ）クロック信号停止
タイミング（ｂ）は、外乱ノイズ等により、制御部１０１のクロック発振部１３１から出力されるクロック信号が停止した時点を示している（図４（Ｂ）（ｖ））。クロック信号が停止すると、制御部１０１の演算制御部１３６も動作を停止する。その結果、ＰＷＭ出力部１３３から出力される制御信号ＤＲＶ１及び制御信号ＤＲＶ２は、クロック信号が停止した時点の状態、すなわち制御信号ＤＲＶ１はハイレベル、制御信号ＤＲＶ２はローレベルで保持される。そのため、制御信号ＤＲＶ１がハイレベルの状態でＰＷＭ出力部１３３のＰＷＭ出力が保持されると、制御信号ＤＲＶ１のハイレベルの状態の期間が長くなり（図４（Ｂ）（ｉ））、その間、ＦＥＴ１はオン状態が保持され続ける。その結果、ＦＥＴ１のドレイン電流が流れ続ける（図４（Ｂ）（ｉｉｉ））。なお、図１（Ａ）に示すように、ＦＥＴ１のドレイン電流は、電流検知抵抗Ｒ２１によって電流・電圧変換され、検知電圧Ｉｐとして検知される。また、図４（Ｂ）の（ｉ）の制御信号ＤＲＶ１の信号波形において、タイミング（ｂ）とタイミング（ｃ）との間の破線は、クロック信号の停止がなければ、制御信号ＤＲＶ１がハイレベルからローレベルに立ち下がるタイミングを示している。
【００４４】
（タイミングｃ）ＯＣＰ回路の動作
タイミング（ｃ）は、前述したＯＣＰ回路が動作する時点を示している。図１（Ａ）及び図１（Ｂ）を参照して、ＯＣＰ回路及びラッチ部１０５の動作について説明する。ＦＥＴ１のドレイン電流が流れ続けることで、検知電圧Ｉｐが基準電圧Ｉｐｏよりも大きくなると、コンパレータＩＣ１の出力端子からは、ローレベルのＩｐＯｆｆ信号が出力される。これにより、ラッチ部１０５のトランジスタＴｒ１のベース端子電圧はローレベルとなり、トランジスタＴｒ１がオンする。トランジスタＴｒ１がオンすることにより、トランジスタＴｒ１を介して、電源電圧Ｖ２がコンデンサＣｒ１及びトランジスタＴｒ２のベース端子に印加される。コンデンサＣｒ１に充電された電位により、トランジスタＴｒ２のベース−エミッタ間電圧は閾値電圧よりも高い状態となるため、トランジスタＴｒ２はオン状態となる。その結果、トランジスタＴｒ２のコレクタ端子はローレベルとなり、ＤＲＶ１Ｏｆｆ信号はローレベルとなる。トランジスタＴｒ１のベース端子はトランジスタＴｒ２のコレクタ端子電圧よりもダイオードＤ２３の順方向電圧Ｖｆだけ高い電圧となり、トランジスタＴｒ１のベース−エミッタ間電圧はトランジスタＴｒ１が十分にオンできる電圧となる。コンデンサＣｒ１に充電された電位であるラッチ電位Ｖｒ１によって、トランジスタＴｒ２のベース−エミッタ間電圧は閾値電圧よりも高い状態を保持されているため、トランジスタＴｒ２はオン状態で保持され、ＤＲＶ１Ｏｆｆ信号もローレベルで保持される。
【００４５】
ＤＲＶ１ＯＦＦ信号がローレベルであるため、制御部１０１から出力される制御信号ＤＲＶ１はハイレベル又はローレベルに関係なく、ＦＥＴ駆動部１０２に入力される制御信号ＤＲＶ１はダイオードＤ２１を介してローレベルとなる。その結果、ＦＥＴ駆動部１０２から出力されるＦＥＴ１のゲート駆動信号ＤＬは強制的にローレベルとなる。これにより、ＦＥＴ１はオフ状態となり、ドレイン電流が流れなくなる（図４（Ｂ）（ｉｉｉ））。このタイミングが、図４（Ｂ）に示すタイミング（ｃ）である。
【００４６】
なお、上述したように、ＯＣＰ回路及びラッチ部１０５によって制御信号ＤＲＶ１がローレベルに保持された後は、ＦＥＴ１はオフ状態となるため、ＦＥＴ１のドレイン電流は流れなくなる。そのため、電流検知抵抗Ｒ２１により検知される検知電圧Ｉｐは低下し、基準電圧Ｉｐｏよりも低い電圧に低下すると、コンパレータＩＣ１の出力端子から出力されるＩｐＯｆｆ信号もローレベルからハイインピーダンス状態となる。このようにして、ノイズ等によりクロック信号が停止してもＯＣＰ回路によりＦＥＴ１がオフ状態となるため、ＦＥＴ１が過電流で破壊することなくスイッチング動作を停止させることができる。
【００４７】
（タイミングｄ）クロック信号再発振
タイミング（ｄ）は、外乱ノイズ等がなくなり、クロック発振部１３１が自動復帰して、再発振してクロック信号を出力した時点を示している。なお、クロック発振部１３１の復帰は、前述した図２（Ａ）の自動復帰でも、図２（Ｂ）、（Ｃ）の復帰信号による復帰でもよい。制御部１０１の動作は、クロック信号が停止時点（タイミング（ｂ））の状態から再開されるため、制御信号ＤＲＶ１はハイレベルの状態で保持されている。しかし、上述したＯＣＰ回路のラッチ部１０５の動作（図４（Ｂ）（ｖｉ）に示すラッチ電圧Ｖｒ１）によって、制御部１０１の動作が再開されても、ＦＥＴ１はオフ状態のままで保持されている。これにより、クロック信号が再発振した時点（タイミング（ｄ））でＦＥＴ１がオンし、ハードスイッチング状態となることを防止することができる。なお、制御部１０１の動作は、クロック信号が停止時点（タイミング（ｂ））の状態から再開されるため、制御信号ＤＲＶ１は、クロック信号が再発振してから所定の時間が経過した時点で、ローレベルとなる。すなわち、タイミング（ｂ）からクロック信号が停止しなければ制御信号ＤＲＶ１がローレベルに立ち下がるタイミング（図４（Ｂ）（ｉ）の破線部）までの時間が経過した時点で、制御信号ＤＲＶ１は、ローレベルとなる。
【００４８】
（タイミングｅ）ラッチ部の解除
タイミング（ｅ）は、ラッチ部１０５のラッチ状態が解除した時点を示している。ラッチ状態が解除されるときの回路動作について図１（Ａ）、（Ｂ）及び図４（Ｂ）を参照して説明する。制御部１０１からハイレベルの制御信号ＤＲＶ２が出力され（図４（Ｂ）（ｉｉ））、ラッチ部１０５に入力されると、トランジスタＴｒ３のベース−エミッタ間電圧が閾値電圧よりも高い状態となり、トランジスタＴｒ３がオンする。トランジスタＴｒ３がオン状態になると、コンデンサＣｒ１に充電されている電荷がトランジスタＴｒ３を介して放電される（図４（Ｂ）（ｖｉ））。その結果、トランジスタＴｒ２のベース−エミッタ間電圧は閾値電圧よりも低い状態になり、トランジスタＴｒ２はオフする。また、トランジスタＴｒ１のベース端子電圧はエミッタ端子と同電位となり、トランジスタＴｒ１はオフする。トランジスタＴｒ１がオフすると電源電圧Ｖ２がコンデンサＣｒ１に供給されなくなるため、トランジスタＴｒ２のベース−エミッタ間電圧は閾値電圧よりも低い状態のままとなる。これにより、ラッチ部１０５のＤＲＶ１Ｏｆｆ信号による制御信号ＤＲＶ１のローレベルの保持が解除される。
【００４９】
なお、ここでは、制御信号ＤＲＶ１がハイレベルのときにクロック信号が停止した場合のＯＣＰ回路によりＦＥＴ１がオン状態で保持され、ＦＥＴ１が破壊されることを防止する回路動作について説明した。制御信号ＤＲＶ１がローレベルの場合には、制御信号ＤＲＶ２がハイレベル又はローレベルに関係なく、ＦＥＴ１がオン状態となることはないため、ここでの回路動作の説明は省略する。また、本実施例では、制御部１０１の動作が再開されるタイミング（ｄ）を検知することができない。制御部１０１の動作が再開されるタイミング（ｄ）を検知するには、後述する図６のスイッチング電源回路２００の判断部２０２のように、制御部１０１の動作が再開されたことを検知する回路を設ける必要がある。
【００５０】
本実施例のスイッチング電源回路１００では、制御信号ＤＲＶ２がハイレベルになった時点で、ラッチ部１０５から出力されるＤＲＶ１Ｏｆｆ信号による、制御信号ＤＲＶ１のローレベル状態の保持が解除される。そのため、クロック信号の再発振により制御部１０１の動作が再開されたことを検知する回路を設ける必要がなく、最適なタイミングでスイッチング動作を再開できることを特徴としている。その結果、外乱ノイズ等により制御部１０１が誤動作し、図４（Ｂ）で説明したようにＯＣＰ回路による過電流保護を行った場合にも、出力電圧Ｖ１１の出力を保持することができ、ユーザビリティとスイッチング電源回路１００の信頼性を両立することができる。
【００５１】
更に、本実施例では、スイッチング１回毎にＦＥＴ１のドレイン電流の過電流を検知してＦＥＴ１のスイッチングを止めるＯＣＰ回路と、ドレイン電流の平均電流を検知してＦＥＴ１及びＦＥＴ２のスイッチングを止めるＯＬＰ回路を併用している。これにより、短期間の過電流によるＦＥＴ１の破壊をＯＣＰ回路で保護すると共に、長期間の過電流によるＦＥＴ１及びＦＥＴ２の熱破壊をＯＬＰ回路で保護することができ、スイッチング電源回路１００の安全性や信頼性を高めることができる。また、ＯＣＰ回路は、図４（Ｂ）で説明した、制御部１０１の動作が停止した際の保護動作に加えて、出力電圧Ｖ１１の負荷がショートした場合の保護動作としても用いることができる。
【００５２】
ところで、実施例１ではクロック信号の誤動作を例に説明したが、本発明はこれに限定されるものではない。クロック信号の停止以外にも、制御部１０１の内部の誤動作によって、ＰＷＭ出力部１３３のＰＷＭ出力が一時的に停止してしまい、ＦＥＴ１のオン期間が通常の制御時よりも長くなるような誤動作に対して有効である。
【００５３】
以上説明したように、本実施例によれば、制御部の動作停止時にも過電流から回路を保護すると共に、負荷への電源電圧の出力を停止しないことができる。
【実施例２】
【００５４】
実施例１では、外乱ノイズ等によりクロック信号が停止した場合に、ＯＣＰ回路がＦＥＴ１に過電流が流れることを検知し、制御信号ＤＲＶ１をローレベルにすることにより、強制的にＦＥＴ１をオフ状態にする回路動作について説明した。実施例２では、制御部から出力される動作状態を表す信号に基づいて、制御部の異常時に強制的にＦＥＴ１をオフ状態にする回路動作について説明する。
【００５５】
［スイッチング電源装置の構成］
図６は、実施例２のアクティブクランプ方式を用いたスイッチング電源回路２００の概略を示す回路図である。図６（Ａ）では、実施例１の図１（Ａ）の回路図と比べて、図１（Ａ）の制御部１０１、電流検知部１２０が削除され、制御部２０１、判断部２０２、ラッチ部２０３が追加されている。なお、実施例１の図１（Ａ）と同じ構成には同一の符号を付し、説明を省略する。
【００５６】
［制御部の構成］
図７（Ａ）は、本実施例の制御部２０１の内部構成を示すブロック図である。制御部２０１では、実施例１で説明した制御部１０１の構成に、制御部２０１の動作状態に応じてハイレベル又はローレベルのＳＴＡＴＵＳ信号（状態信号）を出力する状態発信部２３１が追加されている。状態発信部２３１を除くその他の構成は、実施例１の制御部１０１と同一の構成であるため、ここでの説明を省略する。
【００５７】
状態発信部２３１は、クロック発振部１３１のクロック信号の出力を監視する。そして、後述する図８（ｖ）、（ｖ’）に示すように、外部からノイズ等により、クロック発振部１３１から出力されるクロック信号が停止したとき（図８のタイミング（ｂ））、状態発信部２３１は、ＳＴＡＴＵＳ信号をローレベルに設定する。そして、状態発信部２３１は、クロック発振部１３１からのクロック信号が再度、出力されると（図８のタイミング（ｃ））、ＳＴＡＴＵＳ信号をハイレベルに設定する（図８（ｖ’））。なお、ＳＴＡＴＵＳ信号は、図８（ｖ’）に示す波形に限定されるものではなく、ＳＴＡＴＵＳ信号をクロック発振部１３１から出力されるクロック信号が停止したときにはハイレベルにし、クロック信号が正常に戻ったときにはローレベルに設定してもよい。また、クロック発振部１３１から出力されるクロック信号が停止したとき、ＳＴＡＴＵＳ信号の出力を停止し、クロック信号が正常に戻ったとき、ＳＴＡＴＵＳ信号を出力するようにしてもよい。また、図７（Ｂ）に示すように、内部構成が、実施例１の図２（Ｃ）に示した、クロック信号の外部監視部１４２を設けた制御部１０１に、状態発信部２３１を設けた制御部２０１の構成でもよい。
【００５８】
［ラッチ部の構成］
図６（Ａ）に示したように、スイッチング電源回路２００は保持手段であるラッチ部２０３を有する。図６（Ｂ）は、ラッチ部２０３の内部構成を示す回路図である。ラッチ部２０３には、ＳＴＡＴＵＳ信号、ＳＴＡＴＵＳＯｆｆ信号、電位ＤＣＬが入力され、ＤＲＶＯｆｆ信号が出力される。ラッチ部２０３では、実施例１の図１（Ｂ）に示すラッチ部１０５と比べて、制御信号ＤＲＶ２の代わりにＳＴＡＴＵＳ信号が、ＩｐＯｆｆ信号の代わりにＳＴＡＴＵＳＯｆｆ信号が、ＤＲＶ１Ｏｆｆ信号の代わりにＤＲＶＯｆｆ信号が用いられている。ラッチ部２０３の回路構成は、実施例１のラッチ部１０５と同様であり、同じ回路素子には同じ符号を付与し、ここでの説明を省略する。したがって、ラッチ部２０３においては、実施例１のラッチ部１０５と同様に、ＳＴＡＴＵＳＯｆｆ信号がローレベルになると、トランジスタＴｒ１、ＴＲ２がオン状態となる。そして、トランジスタＴｒ１、ＴＲ２がオン状態となると、ダイオードＤ２１、Ｄ２５を介して制御信号ＤＲＶ１及び制御信号ＤＲＶ２がローレベルとなる。このように、ＳＴＡＴＵＳＯｆｆ信号によりＤＲＶＯｆｆ信号を制御することができる。また、ＳＴＡＴＵＳ信号がローレベルからハイレベルになると、トランジスタＴｒ３がオン状態となり、コンデンサＣｒ１に充電された電荷が放電される。これにより、トランジスタＴｒ２がオフして、ＤＲＶＯｆｆ信号はハイインピーダンス状態となり、ラッチ状態が解除される。
【００５９】
［判断部の構成と動作］
図６（Ａ）に示すように、スイッチング電源回路２００は、検知手段である判断部２０２を有する。また、図６（Ｃ）に示すように、判断部２０２は、電源電圧Ｖ２、ＤＣＬ電位、ＳＴＡＴＵＳ信号が入力され、ＳＴＡＴＵＳＯｆｆ信号を出力する。判断部２０２は、制御部２０１から出力されるＳＴＡＴＵＳ信号に基づいてＳＴＡＴＵＳＯｆｆ信号を制御し、判断部２０２から出力されたＳＴＡＴＵＳＯｆｆ信号はラッチ部２０３に入力される。判断部２０２の一例として、図６（Ｃ）に複数の抵抗とＮＰＮ型トランジスタＴｒ２１、Ｔｒ２２（以下、単にトランジスタＴｒ２１、Ｔｒ２２という）で構成された回路を示す。なお、判断部２０２は図６（Ｃ）に示す回路構成に限定されるものではなく、例えばＦＥＴやオペアンプ、コンパレータ等のＩＣを用いた構成や、判断部２０２を制御部２０１内部に有する構成でもよい。
【００６０】
次に、図６（Ｂ）及び図６（Ｃ）を参照して、判断部２０２の動作について説明する。クロック発振部１３１からクロック信号が出力されているときには、制御部２０１から出力されるＳＴＡＴＵＳ信号はハイレベルである。そのため、判断部２０２のトランジスタＴｒ２１のベース−エミッタ間電圧は閾値電圧よりも高い状態となり、トランジスタＴｒ２１はオン状態となる。電源電圧Ｖ２は、トランジスタＴｒ２１のコレクタ端子と、抵抗を介してトランジスタＴｒ２３のベース端子に印加されている。トランジスタＴｒ２１がオン状態のときには、トランジスタＴｒ２２のベース−エミッタ間電圧は閾値電圧よりも低い状態であり、トランジスタＴｒ２２はオフ状態である。したがって、トランジスタＴｒ２２のコレクタ端子はハイインピーダンス状態となり、ＳＴＡＴＵＳＯｆｆ信号もハイインピーダンス状態となる。
【００６１】
ラッチ部２０３では、入力されるＳＴＡＴＵＳＯｆｆ信号がハイインピーダンス状態のときには、トランジスタＴｒ１のベース端子電圧はエミッタ端子と同電位となり、トランジスタＴｒ１はオフ状態となる。そのため、トランジスタＴｒ２のベース−エミッタ間電圧は閾値電圧よりも低い状態となり、トランジスタＴｒ２はオフ状態となる。したがって、ＤＲＶＯｆｆ信号はハイインピーダンス状態となる。
【００６２】
一方、クロック発振部１３１からのクロック信号の出力が停止したとき、制御部２０１から出力されるＳＴＡＴＵＳ信号はローレベルとなる。そのため、判断部２０２のトランジスタＴｒ２１のベース−エミッタ間電圧は閾値電圧よりも低い状態となり、トランジスタＴｒ２１はオフ状態となる。その結果、電源電圧Ｖ２が、抵抗を介してトランジスタＴｒ２２のベース端子に印加されるため、トランジスタＴｒ２２のベース−エミッタ間電圧は閾値電圧よりも高い状態となり、トランジスタＴｒ２２はオン状態となる。そのため、トランジスタＴｒ２２のコレクタ端子に接続されているＳＴＡＴＵＳＯｆｆ信号はローレベルとなる。
【００６３】
ラッチ部２０３において、ＳＴＡＴＵＳＯｆｆ信号がローレベルになると、トランジスタＴｒ１はオン状態となり、そのため、トランジスタＴｒ２のベース−エミッタ間電圧は閾値電圧よりも高い状態となり、トランジスタＴｒ２はオン状態となる。これにより、ＤＲＶＯｆｆ信号はローレベルとなる。ＤＲＶＯＦＦ信号がローレベルになることより、制御部２０１から出力される制御信号ＤＲＶ１がハイレベル又はローレベルに関係なく、ダイオードＤ２１を介して制御信号ＤＲＶ１がローレベルとなる。そのため、ＦＥＴ駆動部１０２から出力されるＦＥＴ１のゲート駆動信号ＤＬは強制的にローレベルとなる。同様に、制御信号ＤＲＶ２もダイオードＤ２５を介してローレベルとなり、ＦＥＴ駆動部１０２から出力されるＦＥＴ２のゲート駆動信号ＤＨは強制的にローレベルとなる。このように、制御部２０１のクロック信号が正常状態か否かを表すＳＴＡＴＵＳ信号に応じて、判断部２０２がＦＥＴ１を制御できる点が、ＯＣＰ回路の出力に応じて制御部１０１がＦＥＴ１を制御する実施例１の構成と異なる。
【００６４】
［制御部２０１の異常時の動作］
次に、本実施例の特徴である、制御部２０１の誤動作時にスイッチング電源回路２００を保護する動作について詳細に説明する。本実施例においても、実施例１と同様に、制御部２０１のＰＷＭ出力部１３３のＰＷＭ出力が停止してしまう場合の一例として、クロック発振部１３１から出力されるクロック信号が停止する制御部２０１の誤動作状態を例に説明を行う。クロック発振部１３１のクロック信号の停止時の動作の詳細について図８に示す。図８において、（ｉ）はＦＥＴ１のゲート駆動信号ＤＬに対応する制御信号ＤＲＶ１の波形を示し、（ｉｉ）はＦＥＴ２のゲート駆動信号ＤＨに対応する制御信号ＤＲＶ２の波形を示している。また、図８において、（ｉｉｉ）はＦＥＴ１のドレイン電流の波形を示し、（ｉｖ）はＦＥＴ１のドレイン端子とソース端子間の電圧の波形を示し、（ｖ）はクロック発振部１３１のクロック信号の波形を示している。更に、図８において、（ｖ’）はＳＴＡＴＵＳ信号の状態を示し、（ｖｉ）はラッチ電圧Ｖｒ１の波形を示している。なお、横軸はいずれも時間を示す。
【００６５】
図６（Ａ）に示すスイッチング電源回路２００は、実施例１の図１（Ａ）のスイッチング電源回路１００と同様に、クロック信号が停止することにより、ＰＷＭ出力部１３３から出力される制御信号ＤＲＶ１及び制御信号ＤＲＶ２の制御ができなくなる。その結果、クロック信号が停止した時点での制御信号ＤＲＶ１及び制御信号ＤＲＶ２の状態が保持されることになる。図８中の（ａ）〜（ｃ）は、タイミング（時刻）を示している。以下では、図８を参照して、各タイミングにおける回路動作について説明する。
【００６６】
（タイミングａ）スイッチング動作
タイミング（ａ）は、制御部２０１からハイレベルの制御信号ＤＲＶ２が出力され、制御信号ＤＲＶ１がローレベルで出力されている時点である（図８（ｉ）、（ｉｉ））。このとき、ＦＥＴ１はオフ状態、ＦＥＴ２はオン状態であり、スイッチング動作を行っている。また、図８（ｖ’）に示すように、制御部２０１のクロック信号が正常に動作している期間では、ＳＴＡＴＵＳ信号はハイレベルとなっている。
【００６７】
（タイミングｂ）クロック信号停止
タイミング（ｂ）は、外乱ノイズ等により、制御部２０１のクロック発振部１３１から出力されるクロック信号が停止した時点を示している（図８（ｖ））。クロック信号が停止すると、制御部１０１の演算制御部１３６も動作を停止する。その結果、ＰＷＭ出力部１３３から出力される制御信号ＤＲＶ１及び制御信号ＤＲＶ２は、クロック信号が停止した時点の状態、すなわち制御信号ＤＲＶ１はハイレベル、制御信号ＤＲＶ２はローレベルで保持される。なお、図８の（ｉ）の制御信号ＤＲＶ１の信号波形において、タイミング（ｂ）とタイミング（ｃ）との間の破線は、クロック信号の停止がなければ、制御信号ＤＲＶ１がハイレベルからローレベルに立ち下がるタイミングを示している。
【００６８】
また、ＳＴＡＴＵＳ信号に示したように、クロック信号が停止するとＳＴＡＴＵＳ信号はローレベルとなる（図８（ｖ’））。図６（Ｃ）において、ＳＴＡＴＵＳ信号がローレベルとなるため、判断部２０２のトランジスタＴｒ２１のベース−エミッタ間電圧は、閾値電圧よりも低い状態となり、トランジスタＴｒ２１はオフ状態となる。これにより、トランジスタＴｒ２２のベース端子には抵抗を介して電源電圧Ｖ２が印加されるため、トランジスタＴｒ２２のベース−エミッタ間電圧は閾値電圧よりも高い状態となり、トランジスタＴｒ２２はオン状態となる。その結果、トランジスタＴｒ２２のコレクタ端子に接続されているＳＴＡＴＵＳＯｆｆ信号はローレベルとなる。
【００６９】
図６（Ｂ）において、ＳＴＡＴＵＳＯｆｆ信号がローレベルとなることにより、ラッチ部２０３のトランジスタＴｒ１、Ｔｒ２はオン状態となり、ＤＲＶＯｆｆ信号はローレベルとなる。これにより、制御部２０１から出力される制御信号ＤＲＶ１及び制御信号ＤＲＶ２は共にローレベルとなる（図８（ｉ）、（ｉｉ））。その結果、ＦＥＴ駆動部１０２から出力されるＦＥＴ１のゲート駆動信号ＤＬ、ＦＥＴ２のゲート駆動信号ＤＨは共に強制的にローレベルとなる（図８（ｉｉｉ））。このように、ノイズ等によりクロック信号が停止しても、ＳＴＡＴＵＳ信号（図８（ｖ’））と判断部２０２とによって、スイッチング素子ＦＥＴ１を破壊することなく、安全にスイッチング動作を停止させることができる。また、図８（ｉｉｉ）において、破線で示すドレイン電流の電流波形は、実施例１においてＯＣＰ回路により過電流が検知されるまでに流れるＦＥＴ１のドレイン電流の波形（図４（Ｂ）（ｉｉｉ））を示している。本実施例では、ＦＥＴ１に過電流が流れる前に、ＦＥＴ１のスイッチング動作を停止できる点が実施例１の場合と異なっている点である。
【００７０】
（タイミングｃ）クロック信号再発振
タイミング（ｃ）は、外乱ノイズ等がなくなり、クロック発振部１３１が自動復帰して、再発振してクロック信号を出力した時点を示している。制御部２０１が正常に動作すると、ＳＴＡＴＵＳ信号がハイレベルになる（図８（ｖ’））。これにより、判断部２０２のトランジスタＴｒ２１がオン状態となり、トランジスタＴｒ２２はオフ状態となってＳＴＡＴＵＳＯｆｆ信号はローレベルからハイインピーダンス状態となる。また、ラッチ部２０３は、ＳＴＡＴＵＳ信号がハイレベルになると、トランジスタＴｒ３がオン状態となり、トランジスタＴｒ１、Ｔｒ２はオフ状態となって、ＤＲＶＯｆｆ信号はハイインピーダンス状態となる。その結果、ラッチ部２０３によるＦＥＴ１のスイッチングの停止が解除される。
【００７１】
制御部２０１の動作は、クロック信号が停止時点（タイミング（ｂ））の状態から再開されるため、制御信号ＤＲＶ１はハイレベルの状態で保持されている。そのため、クロック信号が再発振した時点（タイミング（ｃ））でＦＥＴ１がオンし、ハードスイッチング状態が生じてしまい、サージ電流が発生してしまう（図８（ｉｉｉ））。なお、制御部２０１の動作は、クロック信号が停止時点（タイミング（ｂ））の状態から再開されるため、制御信号ＤＲＶ１は、クロック信号が再発振してから所定の時間が経過した時点で、ローレベルとなる。すなわち、タイミング（ｂ）からクロック信号が停止しなければ制御信号ＤＲＶ１がローレベルに立ち下がるタイミング（図８（ｉ）の破線部）までの時間が経過した時点で、制御信号ＤＲＶ１は、ローレベルとなる。
【００７２】
上述したように、本実施例によれば、スイッチング期間中にクロック信号が予期せぬ停止をした場合でも、制御部２０１の状態を示すＳＴＡＴＵＳ信号に基づいて判断部２０２がＦＥＴ１のスイッチング動作を停止する。これにより、実施例１よりも早くスイッチング動作を停止させることができる。更に、制御部２０１が正常な状態に復帰したときに判断部２０２によるＦＥＴ１のスイッチングの停止を解除することで、電源回路を復帰させることができる。これにより、スイッチング電源回路から負荷への電力供給を停止させることなく、出力電圧を保持することができる。
【００７３】
上述したように、本実施例では、クロック信号が停止すると、ＳＴＡＴＵＳ信号はハイレベルからローレベルとなる。その結果、ラッチ部２０３がラッチ状態となって、ＦＥＴ駆動部１０２から出力されるＦＥＴ１のゲート駆動信号ＤＬがローレベルとなり、ＦＥＴ１のスイッチング動作が停止され、ＦＥＴ１の過電流が防止される。ところが、クロック信号が出力されると、ＳＴＡＴＵＳ信号はローレベルからハイレベルとなり、ラッチ部２０３のラッチ状態が解除される。そのとき、制御信号ＤＲＶ１はハイレベルの状態で保持されているため、クロック信号が再発振した時点でＦＥＴ１がオンし、ハードスイッチング状態が生じてしまう。そこで、制御部２０１の状態発信部２３１がＳＴＡＴＵＳ信号をローレベルからハイレベルに切り替えるタイミングをクロック信号が出力されたタイミングから、クロック出力が出力され、かつＤＲＶ２信号がオン状態となったタイミングに変更する。これにより、実施例１と同様に、上述したハードスイッチングが防止され、ＦＥＴ１のサージ電流の発生を防止することができると共に、ＦＥＴ１の過電流の発生を防止することができる。
【００７４】
以上説明したように、本実施例によれば、制御部の動作停止時にも過電流から回路を保護すると共に、負荷への電源電圧の出力を停止しないことができる。
【００７５】
［その他の実施例］
ところで、実施例１、２で説明したスイッチング電源回路１００、２００は、フライバック方式の電源回路であったが、フォワード方式の電源回路やアクティブクランプ方式ではないスイッチング電源回路でも、上述した回路構成を適用することができる。図９（Ａ）は、トランスＴ１の二次側出力にフォワード電圧を利用する、アクティブクランプ方式を用いたスイッチング電源回路７０１の回路構成を示す回路図である。図９（Ａ）において、制御部７０３は、実施例２の図６（Ａ）の制御部２０１とＦＥＴ駆動部１０２の機能を有する制御部であり、ＦＥＴ１及びＦＥＴ２のオン・オフ制御を行うと共に、クロック信号の出力状態に応じたＳＴＡＴＵＳ信号を出力する。なお、ＳＴＡＴＵＳ信号がローレベルからハイレベルに切り替えるタイミングは、クロック出力が出力され、かつＦＥＴ２を駆動するゲート駆動信号ＤＨがオン状態となったタイミングとする。また、コンパレータＩＣ１、電源電圧Ｖ２を分圧する分圧抵抗Ｒ２２、Ｒ２３、電流検知抵抗Ｒ２１等で構成されるＯＣＰ回路は、実施例１の図１（Ａ）と同様であり、ここでの説明を省略する。また、ラッチ部７０５の回路構成は不図示であるが、実施例２の図６（Ｂ）に示すラッチ部２０３と同様である。図９（Ａ）のラッチ部７０５のＩｐＯｆｆ信号は、図８（Ｂ）のＳＴＡＴＵＳＯｆｆ信号に対応し、ダイオード７０６のカソード端子に出力される信号は、図８（Ｂ）のＤＲＶＯｆｆ信号に対応する。また、トランスＴ１の二次側は、トランスＴ１の二次巻線Ｓ１に生じるフォワード電圧の二次側の整流平滑手段であるダイオードＤ９１、Ｄ９２、コンデンサＣ１１、及びコイルＬ９１を有している。なお、図９（Ａ）では、実施例１の図１（Ａ）、実施例２の図６（Ａ）に示す交流電源１０、ブリッジダイオードＢＤ１、起動回路１０３、ＤＣ／ＤＣコンバータ１０４、フィードバック部１１５等の記載は省略している。
【００７６】
スイッチング電源回路７０１では、実施例１、２と同様に、ＦＥＴ１のスイッチング期間中にクロック信号が予期せぬ停止をした場合でも、ＯＣＰ回路及びラッチ部７０５が動作し、ＦＥＴ１のスイッチング動作を停止する。これにより、安全にスイッチングを停止させることができる。更に、クロック信号が正常に再発振した後は、ＳＴＡＴＵＳ信号やＦＥＴ２のゲート駆動信号ＤＨに同期してスイッチング動作を再開することでＦＥＴ１を損傷させることなく、スイッチング電源回路７０１のスイッチング動作を復帰させることができる。
【００７７】
また、図９（Ｂ）は、図９（Ａ）からアクティブクランプ回路部分を削除し、スナバ回路ＳＫ１を追加したスイッチング電源回路７０２である。図９（Ｂ）は、スナバ回路ＳＫ１と、制御部７０４がＦＥＴ１しかオン・オフ制御をしないことを除き、図９（Ａ）の回路構成と同様であり、ここでの説明を省略する。スイッチング電源回路７０２では、図９（Ａ）のスイッチング電源回路７０１と同様に、ＯＣＰ回路とラッチ部７０５により、ＦＥＴ１の過電流による損傷が防止される。更に、スイッチング電源回路７０２では、制御部７０４のクロック発振部から正常にクロック信号が出力されると、スイッチング電源回路７０２のスイッチング動作が正常に復帰する。
【００７８】
以上説明したように、その他の実施例においても、制御部の動作停止時にも過電流から回路を保護すると共に、負荷への電源電圧の出力を停止しないことができる。
【実施例３】
【００７９】
実施例１、２で説明した電源装置であるスイッチング電源回路は、例えば画像形成装置の低圧電源、すなわちコントローラ（制御部）やモータ等の駆動部へ電力を供給する電源として適用可能である。以下に、実施例１、２のスイッチング電源回路を有する電源装置が適用される画像形成装置の構成を説明する。
【００８０】
［画像形成装置の構成］
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図１０に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ３００は、静電潜像が形成される像担持体としての感光ドラム３１１、感光ドラム３１１を一様に帯電する帯電部３１７（帯電手段）、感光ドラム３１１に形成された静電潜像をトナーで現像する現像部３１２（現像手段）を備えている。そして、感光ドラム３１１に現像されたトナー像をカセット３１６から供給された記録材としてのシート（不図示）に転写部３１８（転写手段）によって転写して、シートに転写したトナー像を定着器３１４で定着してトレイ３１５に排出する。この感光ドラム３１１、帯電部３１７、現像部３１２、転写部３１８が画像形成部である。また、レーザビームプリンタ３００は、実施例１、２で説明したスイッチング電源回路１００、２００を有する電源装置５００を備えている。なお、電源装置５００を適用可能な画像形成装置は、図１０に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム３１１上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。
【００８１】
レーザビームプリンタ３００は、画像形成部による画像形成動作や、シートの搬送動作を制御するコントローラ３２０を備えており、実施例１、２に記載のスイッチング電源回路１００、２００は、例えばコントローラ３２０に電力を供給する。また、実施例１、２に記載のスイッチング電源回路１００、２００は、感光ドラム３１１を回転するため又はシートを搬送する各種ローラ等を駆動するためのモータ等の駆動部に電力を供給する。
【００８２】
本実施例の電源装置５００が実施例１のスイッチング電源回路１００を備えている場合には、スイッチング期間中にクロック信号が予期せぬ停止をした場合でも、ＯＣＰ回路及びラッチ部１０５が動作し、スイッチング動作を停止させることができる。これにより、安全に電源装置５００を停止させることができる。更に、クロック信号が正常に再発振した後、制御信号ＤＲＶ２に同期してスイッチングを再開することでＦＥＴ１を損傷させることなく、電源装置５００を復帰させ、続けて画像形成装置を自動復帰させることができる。
【００８３】
また、本実施例の電源装置５００が実施例２のスイッチング電源回路２００を備えている場合には、クロック信号が予期せぬ停止をした場合でも、制御部２０１の状態を示すＳＴＡＴＵＳ信号と判断部２０２が動作し、スイッチング動作を停止する。これにより、スイッチング電源回路１００を備える電源装置５００の場合よりも早く、ＦＥＴ１のスイッチング動作を停止させることができる。更に、制御部２０１が正常な状態になったときに判断部２０２によりＦＥＴ１のスイッチング動作の停止を解除することで、電源装置５００を復帰させ、続けて画像形成装置を自動復帰させることができる。
【００８４】
以上説明したように、本実施例によれば、制御部の動作停止時にも過電流から回路を保護すると共に、負荷への電源電圧の出力を停止しないことができる。
【符号の説明】
【００８５】
ＤＲＶ２      制御信号
ＦＥＴ１      電界効果トランジスタ
ＦＥＴ２      電界効果トランジスタ
ＩＣ１        コンパレータ
１０１        制御部
１０５        ラッチ部
【図１】
2019022304.tif 000003
【図２】
2019022304.tif 000004
【図３】
2019022304.tif 000005
【図４】
2019022304.tif 000006
【図５】
2019022304.tif 000007
【図６】
2019022304.tif 000008
【図７】
2019022304.tif 000009
【図８】
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【図９】
2019022304.tif 000011
【図１０】
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