(57)【要約】【課題】素子数および回路面積の増大を伴わず、かつ発振を起こさずに安定動作できる過電流保護機能の付いた演算増幅器を提供すること。【解決手段】この演算増幅器１０は、差動増幅部１２と出力部１４と過電流保護部１６とを有している。差動増幅部１２は、一対の入力端子２２，２４および一対の差動出力端子２６，２８を有する入力回路１８と、一対のＰＭＯＳトランジスタ３０，３２からなる電流ミラー回路２０とで構成される。過電流保護部１６のＰＭＯＳトランジスタ４４は、そのソース端子が電流ミラー回路２０の基準側のＰＭＯＳトランジスタ３０のゲート端子およびドレイン端子に接続され、そのドレイン端子が負極側の電源電圧端子４２に接続され、そのゲート端子が入力回路１８の非反転側の差動出力端子２８、電流ミラー回路２０の出力側のＰＭＯＳトランジスタ３２のドレイン端子および出力部１４のソース電流出力用のＰＭＯＳトランジスタ３６のゲート端子に接続されている。【選択図】  図１
2019022179.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の入力端子と、前記第１および第２の入力端子間の電位差を増幅して差動の出力を取り出すための第１および第２の差動出力端子とを有し、第１の電源電圧端子と前記第１および第２の差動出力端子との間にそれぞれ接続され、制御端子同士を接続して電流ミラー回路を構成する第１および第２のトランジスタを含む差動増幅部と、
前記第１の電源電圧端子と負荷または後段の回路との間に設けられ、制御端子が前記第２の差動出力端子に接続されている第３のトランジスタを含む出力部と、
前記第１のトランジスタの制御端子と第２の電源電圧端子との間に設けられ、制御端子が前記第３のトランジスタの制御端子に接続されている第４のトランジスタを含む過電流保護部と、
を有する演算増幅器。
【請求項２】
前記第１、第２および第４のトランジスタの間に形成されるループ経路の伝達関数が第１および第２のポールと第１のゼロ点とを有し、前記第１のゼロ点の周波数が前記第１のポールの周波数と前記第２のポールの周波数との間にある、請求項１記載の演算増幅器。
【請求項３】
前記伝達関数のループ利得の周波数特性において、前記第１のポールの周波数がユニティゲイン周波数より低く、前記第２のポールの周波数がユニティゲイン周波数より高い、請求項２に記載の演算増幅器。
【請求項４】
前記伝達関数のループ利得の周波数特性において、前記第１のゼロ点の周波数がユニティゲイン周波数より高い、請求項３に記載の演算増幅器。
【請求項５】
前記過電流保護部が、前記第４のトランジスタと前記第２の電源電圧端子との間に接続されている第１の定電流源を有する、請求項１〜４のいずれか一項に記載の演算増幅器。
【請求項６】
前記出力部が、前記第３のトランジスタと前記第２の電源電圧端子との間に接続されている第２の定電流源を有する、請求項１〜５のいずれか一項に記載の演算増幅器。
【請求項７】
前記第３のトランジスタの第２の端子と前記第１または第２の入力端子のいずれか一方との間に帰還回路を有する、請求項１〜６のいずれか一項に記載の演算増幅器。
【請求項８】
第１および第２の入力端子と、前記第１および第２の入力端子間の電位差に応じた差動の出力を取り出すための第１および第２の差動出力端子とを有する入力回路と、
第１の端子が第１の電源電圧端子に接続され、第２の端子が前記入力回路の第１の差動出力端子に接続され、制御端子が前記第２の端子に接続される第１のトランジスタと、
第１の端子が前記第１の電源電圧端子に接続され、第２の端子が前記入力回路の第２の差動出力端子に接続され、制御端子が前記第１のトランジスタの制御端子に接続される第２のトランジスタと、
第１の端子が前記第１の電源電圧端子に接続され、第２の端子が負荷または後段の回路に接続され、制御端子が前記入力回路の第２の差動出力端子に接続される第３のトランジスタと、
第１の端子が前記第１のトランジスタの制御端子に接続され、第２の端子が第２の電源電圧端子に接続され、制御端子が前記第３のトランジスタの制御端子に接続される第４のトランジスタと、
を有する演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電流を防止する過電流保護機能の付いた演算増幅器に関する。
【背景技術】
【０００２】
一般に、演算増幅器は、２つの入力端子と１つの出力端子を有する半導体集積回路であって、両入力端子間に直流および／または交流の信号を入力してその電圧差をＡ倍（Ａは利得）に増幅して出力するように構成されている。演算増幅器の開放利得は非常に高いため、通常の演算増幅器は出力端子と反転入力端子との間に負帰還回路を備えるフィードバックシステムとして用いられている。
【０００３】
従来より、出力振幅に制限を与えることが可能な電圧制限機能付きの演算増幅器が多く知られている。この種の演算増幅器は、典型的には、出力部の出力電圧を検出してその検出値が基準値を超えたときに出力部の入力電流を制限することにより、電圧制限を受けた出力電圧を得るようにしている（たとえば特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−３０３０５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
演算増幅器は、閉ループのフィードバックシステムとして用いられるときは、両入力端子の間に仮想接地（イマジナリ・ショート）の条件が成り立つように、出力端子に接続された負荷へ出力電流を供給する。ところが、負荷のインピーダンスが極度に低いときは、仮想接地の条件が満たされるように、つまり出力電圧（負荷インピーダンス×出力電流）が入力電圧に等しくなるように演算増幅器内の各部が動作することによって、過大な出力電流が流れる。この過電流によって、多量の熱が発生し、当該演算増幅器を含む半導体集積回路や周囲の外部回路が壊れ、あるいは誤動作することがある。
【０００６】
このような過電流を制限ないし抑制するため、従来の演算増幅器は上記電圧制限機能と同様の手法を採っている。すなわち、出力電流を検出してそれが基準値を超えたときに演算増幅器内部の増幅作用に制限をかけて、出力電流を制限するようにしている。しかしながら。この手法は、電流検出回路や比較回路等を必要とし、それによって、演算増幅器を構成する素子（主にトランジスタ）の数および演算増幅器全体の回路面積が著しく増大するという問題がある。また、出力電流を検出してその電流検出値を表す電圧または電流の信号を差動増幅部にフィードバックして出力電流を制限することも可能であるが、この技法を採ると、演算増幅器の内部で発振が起こりやすく、動作が不安定になりやすい。
【０００７】
本発明は、上記従来技術の課題を解決するものであり、素子数および回路面積の増大を伴わず、かつ発振を起こさずに安定動作できる過電流保護機能の付いた演算増幅器を提供する。
【課題を解決するための手段】
【０００８】
本発明の第１の観点における演算増幅器は、第１および第２の入力端子と、前記第１および第２の入力端子の電位差を増幅して差動の出力を取り出すための第１および第２の差動出力端子とを有し、第１の電源電圧端子と前記第１および第２の差動出力端子との間にそれぞれ設けられ、各々の制御端子同士を接続して電流ミラー回路を構成する第１および第２のトランジスタを含む差動増幅部と、前記第１の電源電圧端子と負荷または後段の回路との間に設けられ、制御端子が前記第２の差動出力端子に接続されている第３のトランジスタを含む出力部と、前記第１のトランジスタの制御端子と第２の電源電圧端子との間に設けられ、制御端子が前記第３のトランジスタの制御端子に接続されている第４のトランジスタを含む過電流保護部とを有する。
【０００９】
本発明の第２の観点における演算増幅器は、第１および第２の入力端子と、前記第１および第２の入力端子の電位差に応じた差動の出力を取り出すための第１および第２の差動出力端子とを有する入力回路と、第１の端子が第１の電源電圧端子に接続され、第２の端子が前記入力回路の第１の差動出力端子に接続され、制御端子が前記第２の端子に接続される第１のトランジスタと、第１の端子が前記第１の電源電圧端子に接続され、第２の端子が前記入力回路の第２の差動出力端子に接続され、制御端子が前記第１のトランジスタの制御端子に接続される第２のトランジスタと、第１の端子が前記第１の電源電圧端子に接続され、第２の端子が負荷または後段の回路に接続され、制御端子が前記入力回路の第２の差動出力端子に接続される第３のトランジスタと、第１の端子が前記第１のトランジスタの制御端子に接続され、第２の端子が第２の電源電圧端子に接続され、制御端子が前記第３のトランジスタの制御端子に接続される第４のトランジスタとを有する。
【００１０】
上記構成の演算増幅器においては、第１および第２の入力端子間に仮想接地の条件が成立して平衡状態で動作するときは、過電流保護部（第４のトランジスタ）がオフ状態に保持され、入力回路、電流ミラー回路（第１、第２のトランジスタ）および出力部（第３のトランジスタ）が過電流保護部の影響を受けることなく所期の動作を行うことができる。そして、出力部に抵抗値の低い負荷が接続された場合などで、差動増幅部あるいは入力回路が出力電流を増加させても、第１および第２の入力端子間に仮想接地の状態が成立させられない非平衡状態で動作するとき、出力電流を増加させる原因である第３のトランジスタの制御端子の電圧の低下を過電流保護部（第４のトランジスタ）が検知し、第１のトランジスタから第４のトランジスタを通して第２の電源電圧端子へ流れる電流パスが生成する。この新たに追加された電流パスにより第１のトランジスタに流れる電流量が増加し、電流ミラー回路の作用により第２のトランジスタに流れる電流量を増加させることができる。第２のトランジスタにおける電流量の増加は、第３のトランジスタの制御端子の電圧を上昇させるように働くため、第３のトランジスタの制御端子の電圧の低下を抑制することができる。その結果、仮想接地を成立させるための演算増幅器の動作を緩和し、出力電流を制限することができる。
【００１１】
しかも、上記構成の演算増幅器においては、過電流保護部（第４のトランジスタ）が作動する際に差動増幅部と過電流保護部との間に形成されるループ経路の伝達関数がポールおよびゼロ点の周波数位置や位相余裕等に関して有利な特性が得られるので、発振を起こさずに安定動作することができる。
【００１２】
本発明の好適な一態様によれば、第１、第２および第４のトランジスタの間に形成されるループ経路の伝達関数が第１および第２のポールと第１のゼロ点とを有し、第１のゼロ点の周波数が第１のポールの周波数と第２のポールの周波数との間にある。
【００１３】
さらに、好適な一態様によれば、上記伝達関数のループ利得の周波数特性において、第１のポールの周波数がユニティゲイン周波数より低くて、第２のポールの周波数がユニティゲイン周波数より高い特性が得られる。さらには、伝達関数のループ利得の周波数特性において、第１のゼロ点の周波数がユニティゲイン周波数より高い特性が得られる。
【発明の効果】
【００１４】
本発明の演算増幅器によれば、上記のような構成および作用により、素子数および回路面積の増大を伴わず、かつ発振を起こさずに安定に動作して、過電流を防止することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態における演算増幅器の回路構成を示す図である。
【図２】図１の演算増幅器における入力回路の一例を示す図である。
【図３】図１の演算増幅器から過電流防止部を取り除いた演算増幅器（参考例１）の回路構成を示す図である。
【図４】ボルテージ・フォロアを示す図である。
【図５】図１の演算増幅器（実施形態）および図３の演算増幅器（参考例１）の出力電流特性を測定するために用いた実験回路の構成を示す図である。
【図６】図１の演算増幅器（実施形態）および図３の演算増幅器（参考例１）の出力電流特性を比較して示す図である。
【図７】図１の演算増幅器（実施形態）の内部の伝達関数に関係する寄生容量の分布を示す図である。
【図８】図１の演算増幅器（実施形態）の内部の伝達関数のループ利得および位相の周波数特性を示す図である。
【図９】実施形態とは異なる過電流防止機能の付いた演算増幅器（参考例２）の回路構成を示す図である。
【図１０】図９の演算増幅器（第２の参考例）の内部の伝達関数に関係する寄生容量の分布を示す図である。
【図１１】図９の演算増幅器（参考例２）の内部の伝達関数のループ利得および位相の周波数特性を示す図である。
【図１２】図１の演算増幅器（実施形態）および図９の演算増幅器（参考例２）の出力電流特性を比較して示す図である。
【図１３】図１の演算増幅器（実施形態）の一変形例を示す図である。
【図１４】図１の演算増幅器における入力回路の別の構成例を示す図である。
【発明を実施するための形態】
【００１６】
以下、添付図を参照して本発明の実施形態を説明する。
［実施形態の回路構成］
【００１７】
図１に、本発明の一実施形態における演算増幅器の回路構成を示す。この演算増幅器１０は、ＭＯＳＦＥＴを主たる回路素子とする半導体集積回路（ＩＣ）であり、基本構成として、差動増幅部１２と出力部１４と過電流保護部１６とを有している。
【００１８】
差動増幅部１２は、入力回路１８と電流ミラー回路２０とで構成される。入力回路１８は、一対の入力端子つまり反転入力端子（第１の入力端子）２２および非反転入力端子（第２の入力端子）２４と、両入力端子２２，２４の電位差に応じた差動の出力を取り出すための一対の差動出力端子２６，２８とを有している。
【００１９】
電流ミラー回路２０は、トランジスタ特性の略等しい一対のＰＭＯＳトランジスタ３０，３２によって構成されている。より詳しくは、この実施形態において第１のトランジスタである基準側のＰＭＯＳトランジスタ３０は、そのソース端子（第１の端子）が正極性の一定の電源電圧＋Ｖｃｃを与える正極側（第１）の電源電圧端子３４に接続され、そのドレイン端子（第２の端子）が入力回路１８の反転側（第１）の差動出力端子２６に接続され、そのゲート端子（制御端子）がドレイン端子に接続されている。また、この実施形態において第２のトランジスタである出力側のＰＭＯＳトランジスタ３２は、そのソース端子（第１の端子）が正極側の電源電圧端子３４に接続され、そのドレイン端子（第２の端子）が入力回路１８の非反転側（第２）の差動出力端子２８に接続され、そのゲート端子（制御端子）が基準側のＰＭＯＳトランジスタ３０のゲート端子に接続されている。
【００２０】
出力部１４は、ソース電流出力用のＰＭＯＳトランジスタ３６とシンク電流出力用の定電流源３８とを有している。詳しくは、ＰＭＯＳトランジスタ３６は、そのソース端子（第１の端子）が正極側の電源電圧端子３４に接続され、そのドレイン端子（第２の端子）がこの演算増幅器１０の出力端子４０に接続され、そのゲート端子（制御端子）が入力回路１８の非反転側の差動出力端子２８および電流ミラー回路２０の出力側のＰＭＯＳトランジスタ３２のドレイン端子に接続されている。定電流源３８は、出力端子４０と負極性の一定の電源電圧−Ｖｃｃを与える負極側（第２）の電源電圧端子４２との間に設けられ、出力端子４０から電源電圧端子４２へ向かう方向に一定の電流を流すように動作する。図示省略するが、定電流源３８は、一定の電流を供給できる任意の回路構成でよく、たとえば１個のＮＭＯＳトランジスタで構成することもできる。出力端子４０は、負荷または後段の回路（図示せず）に接続される。
【００２１】
過電流保護部１６は、１個のＰＭＯＳトランジスタ４４によって構成されている。詳しくは、ＰＭＯＳトランジスタ４４は、そのソース端子（第１の端子）が電流ミラー回路２０の基準側のＰＭＯＳトランジスタ３０のゲート端子およびドレイン端子に接続され、そのドレイン端子（第２の端子）が負極側の電源電圧端子４２に接続され、そのゲート端子（制御端子）が入力回路１８の非反転側の差動出力端子２８、電流ミラー回路２０の出力側のＰＭＯＳトランジスタ３２のドレイン端子および出力部１４のソース電流出力用のＰＭＯＳトランジスタ３６のゲート端子に接続されている。
【００２２】
上記構成の演算増幅器１０において、入力回路１８は、たとえば図２に示すように特性の略等しい一対のＮＭＯＳトランジスタ４６，４８および１個の定電流源５０で構成することができる。この構成例において、一方のＮＭＯＳトランジスタ４６は、そのソース端子が定電流源５０を介して負極側の電源電圧端子４２に接続され、そのドレイン端子が反転側の差動出力端子２６を介して電流ミラー回路２０の基準側のＰＭＯＳトランジスタ３０のドレイン端子に接続され、そのゲート端子が反転入力端子２２に接続されている。他方のＮＭＯＳトランジスタ４８は、そのソース端子がＮＭＯＳトランジスタ４６のソース端子と共通に定電流源５０を介して負極側の電源電圧端子４２に接続され、そのドレイン端子が非反転側の差動出力端子２８を介して電流ミラー回路２０の出力側のＰＭＯＳトランジスタ３２のドレイン端子に接続され、そのゲート端子が非反転入力端子２４に接続されている。定電流源５０は、たとえば定電流源３８と同様の構成を有するものでよい。図示省略するが、反転入力端子２２および非反転入力端子２４の片方または双方に一定の直流バイアス電圧を与えるバイアス回路を備えてもよい。
［参考例１の回路構成および作用］
【００２３】
上記のような回路構成を有する図１および図２の演算増幅器（実施形態）から過電流保護部１６（ＰＭＯＳトランジスタ４４）を取り除いて得られる演算増幅器１０Ａの回路構成を、参考例１として図３に示す。この演算増幅器１０Ａは過電流保護機能を有していない。
【００２４】
この演算増幅器１０Ａにおいて出力端子４０と反転入力端子２２とを短絡接続すると、図４に示すようにボルテージ・フォロア回路となる。ここで、出力端子４０に負荷Ｚを接続し、非反転入力端子２４に交流信号源５２を接続すると、演算増幅器１０Ａは次のように動作する。なお、演算増幅器１０Ａの入力回路１８は図２の構成を有するものとする。
【００２５】
いま、直流的に仮想接地の条件が成立して平衡状態になっているときに、信号源５２からの交流信号ｖの電圧レベルが増大する方向に変化すると、入力回路１８において非反転側のＮＭＯＳトランジスタ４８のドレイン電流が増加する。定電流源５０の作用により両ＮＭＯＳトランジスタ４６，４８のドレイン電流を足し合わせた合成電流は常に一定であるから、非反転側のＮＭＯＳトランジスタ４８のドレイン電流が増加することによって、反転側のＮＭＯＳトランジスタ４６のドレイン電流が減少し、バランスが崩れる。
【００２６】
ここで、反転側のＮＭＯＳトランジスタ４６のドレイン電流は、電流ミラー回路２０の基準側のＰＭＯＳトランジスタ３０のドレイン電流と同じである。したがって、ＮＭＯＳトランジスタ４６のドレイン電流が減少すると、ＰＭＯＳトランジスタ３０のドレイン電流も同じく減少する。これにより、電流ミラー回路２０においては、電流ミラーの作用により、出力側のＰＭＯＳトランジスタ３２のドレイン電流も減少する。しかし、飽和状態で動作するＰＭＯＳトランジスタ３２は、入力回路１８のＮＭＯＳトランジスタ４８の増加した電流を賄うように、ドレイン−ソース間電圧を拡げ、ドレイン電流を増加させるように動作する。一方、飽和領域あるいは線形領域（３極管領域）で動作するＮＭＯＳトランジスタ４８は、ＰＭＯＳトランジスタ３２の減少した電流に対応するように、ドレイン−ソース間電位を狭くし、ドレイン電流を減少させるように動作する。こうして、ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ４８のドレイン−ソース間電圧の変化により、ＰＭＯＳトランジスタ３６のゲート電位が下がって、ドレイン電流つまりソース出力電流が増加し、出力端子４０の電位（出力電圧）が上昇する。
【００２７】
出力電圧が上昇すると、帰還回路を介して入力回路１８の反転入力端子２４の電位つまり反転側のＮＭＯＳトランジスタ４６のゲート電位が上昇し、ＮＭＯＳトランジスタ４６のドレイン電流が増大して非反転側のＮＭＯＳトランジスタ４８のドレイン電流との差を縮める。こうして、両入力端子間２２，２４間の電位差をなくすように、つまり交流的にも仮想接地の状態が成立するようにフィードバックシステムが働く。
【００２８】
交流信号ｖの電圧レベルが減少する方向に変化するときも、上記と逆方向にバランスが崩れるものの、やはり両入力端子間２２，２４間の電位差をなくすように、つまり交流的にも仮想接地の状態が成立するように差動増幅部１２および出力部１４のフィードバックシステムが動作する。
【００２９】
なお、交流信号ｖの電圧レベルが正極性のときは、出力部１４において、ＰＭＯＳトランジスタ３６のドレイン電流（ソース出力電流）が定電流源３８のシンク出力電流よりも大きく、その差分の電流が出力端子４０からグランドに向かって負荷Ｚを流れる。交流信号ｖの電圧レベルが負極性のときは、ＰＭＯＳトランジスタ３６のドレイン電流（ソース出力電流）が定電流源３８のシンク出力電流よりも小さく、その差分の電流がグランドから出力端子４０に向かって負荷Ｚを流れる。こうして、負荷Ｚには入力信号ｖに等しい出力信号が供給される。
【００３０】
しかしながら、この演算増幅器１０Ａは、過電流保護部を備えていないため、負荷Ｚのインピーダンスが極度に低いときは、直流レベルで出力部１４から負荷Ｚに過大なソース出力電流が流れる。すなわち、非反転入力端子２４に直流バイアスの電圧を印加すると、入力回路１８においては、上記と同様にバランスが崩れて、非反転側のＮＭＯＳトランジスタ４８のドレイン電流が増加しようとし、その反射的効果として反転側のＮＭＯＳトランジスタ４６のドレイン電流が減少する。そうすると、電流ミラー回路２０においては、基準側のＰＭＯＳトランジスタ３０のドレイン電流が減少し、電流ミラーの作用により、出力側のＰＭＯＳトランジスタ３２のドレイン電流も減少する。この場合も、飽和状態で動作するＰＭＯＳトランジスタ３２は、入力回路１８のＮＭＯＳトランジスタ４８の増加した電流を賄うように、ドレイン−ソース間電圧を拡げ、ドレイン電流を増加させるように動作する。一方、飽和領域あるいは線形領域（３極管領域）で動作するＮＭＯＳトランジスタ４８は、ＰＭＯＳトランジスタ３２の減少した電流に対応するように、ドレイン−ソース間電位を狭くし、ドレイン電流を減少させるように動作する。こうして、ＰＭＯＳトランジスタ３２とＰＭＯＳトランジスタ４８のドレイン−ソース間電圧の変化により、ＰＭＯＳトランジスタ３６のゲート電位が下がって、ドレイン電流つまりソース出力電流が増加し、出力端子４０の電位（出力電圧）が上昇する。
【００３１】
こうして、出力部１４のＰＭＯＳトランジスタ３６より非常に大きな直流のソース出力電流が負荷Ｚに流れる。このソース出力電流の増大によって負荷Ｚの電圧降下つまり出力端子４０の電位（出力電圧）が上昇し、この出力電圧の上昇が反転入力端子２２にフィードバックされ、非反転入力端子２４と反転入力端子２２との間に仮想接地の条件が成立する。しかし、負荷Ｚのインピーダンスが極度に低いと、ソース出力電流が増大しても出力電圧が上昇せず、フィードバックされた反転入力端子２２の電圧も上昇しない。このため非反転側入力端子２４と反転入力端子２２の間に仮想接地の条件が成り立たず、入力回路１８の非反転側のＮＭＯＳトランジスタ４８と反転側のＮＭＯＳトランジスタ４６のドレイン電流のバランスが崩れた非平衡状態が続き、出力端子４０から増大したソース出力電流が流れ続ける。その結果、定格値を超える著しく大きな過電流が演算増幅器１０Ａの内部（特に出力部１４のＰＭＯＳトランジスタ３６）および負荷Ｚを流れる。
一般に、演算増幅器においては、出力電流が大きいほど消費電力も大きい。そして、消費電力には最大定格値が定められている。この消費電力の最大定格値を超えるような出力電流が流れるとき、これを過電流とみなしてよい。
［実施形態の作用（その１）］
【００３２】
図１に示す本発明の実施形態における演算増幅器１０は、上記のように、参考例１の演算増幅器１０Ａに過電流保護部１６を付加した構成を有している。この演算増幅器１０において、過電流保護部１６のＰＭＯＳトランジスタ４４は、上記のように、そのソース端子が電流ミラー回路２０の基準側のＰＭＯＳトランジスタ３０のゲート端子およびドレイン端子に接続され、そのドレイン端子（第２の端子）が負極側の電源電圧端子４２に接続され、そのゲート端子（制御端子）が入力回路１８の非反転側の差動出力端子２８、電流ミラー回路２０の出力側のＰＭＯＳトランジスタ３２のドレイン端子および出力部１４のソース電流出力用のＰＭＯＳトランジスタ３６のゲート端子に接続されている。
【００３３】
この演算増幅器１０において、負荷Ｚのインピーダンスが適正な範囲内にあり、仮想接地が成立して直流的に平衡状態であるときは、過電流保護部１６のＰＭＯＳトランジスタ４４は、直流的に平衡状態であるときは、電流ミラー回路２０の基準側のＰＭＯＳトランジスタ３０のゲート端子およびドレイン端子の電位と出力側のＰＭＯＳトランジスタ３２のドレイン端子の電位が略同電位になり、過電流保護部１６のＰＭＯＳトランジスタ３２のドレイン端子が略同電位になり、過電流保護部１６のＰＭＯＳトランジスタ４４のソース・ゲート間電圧が閾値以下であり、オフ状態に保持される。これにより、入力信号に対して演算増幅器１０の差動増幅部１２および出力部１４は参考例１の演算増幅器１０Ａの場合と同様に動作する。すなわち、演算増幅器１０が平衡状態にあるときは、過電流保護部１６（ＰＭＯＳトランジスタ４４）は差動増幅部１２および出力部１４の動作に影響を及ぼさない。
【００３４】
この演算増幅器１０においても、負荷Ｚのインピーダンスが極度に低いとき（一般に消費電力の最大定格値に対応するインピーダンスよりも低いとき）は、上記参考例１の演算増幅器１０Ａと同様に内部（特に差動増幅部１２）が直流的に非平衡状態になる。しかしながら、差動増幅部１２の直流的にアンバランスな動作によって出力部１４のＰＭＯＳトランジスタ３６のゲート電位が一定のレベルまで低下すると、過電流保護部１６のＰＭＯＳトランジスタ４４がオンする。すると、電流ミラー回路２０の基準側のＰＭＯＳトランジスタ３０のゲート端子およびドレイン端子からオン状態のＰＭＯＳトランジスタ４４を介して負極性の電源電圧端子４２に至る電流経路（バイパス）が形成される。これにより、入力回路１８の両ＮＭＯＳトランジスタ４６，４８間でドレイン電流のバランスが崩れて、反転側のＮＭＯＳトランジスタ４６が電流ミラー回路２０の基準側のＰＭＯＳトランジスタ３０から引き抜く電流を減少させても、オン状態のＰＭＯＳトランジスタ４４を経由する電流バイパスの存在により、ＰＭＯＳトランジスタ３０のドレイン電流自体は減少しない。このため、電流ミラーの作用により、出力側のＰＭＯＳトランジスタ３２のドレイン電流も十分な大きさを確保し、これが入力回路１８の非反転側のＮＭＯＳトランジスタ４８におけるドレイン電流の増加分を賄うこととなる。その結果、出力部１４においては、ＰＭＯＳトランジスタ３６のゲート電位が著しく低下することはないので、過大なドレイン電流（ソース出力電流）が流れることはない。
【００３５】
本発明者は、この実施形態の演算増幅器１０および参考例１の演算増幅器１０について、図５に示すように、ボルテージ・フォロア結線の下で、出力端子４０に抵抗５４および直流バイアス電源５６を直列に接続するとともに、非反転入力端子にパルス電源５８および直流バイアス電源６０を接続して、それぞれの出力電流特性を測定する実験を行った。
【００３６】
この実験では、抵抗５４の抵抗値を極低い５０Ωとし、直流バイアス電源５６，６０の出力電圧を同じ２．５Ｖとした。そして、パルス電源５８よりパルス幅が５０μｓｅｃ、ピーク値が１Ｖの矩形パルスを出力させて、その時に出力端子４０から抵抗５４に流れた出力電流Ｉｏｕｔを測定した。
【００３７】
その結果、図６に示すように、参考例１の演算増幅器１０Ａによるボルテージ・フォロア回路では、約１１ｍＡの過大な出力電流Ｉｏｕｔが流れた。これに対して、実施形態の演算増幅器１０Ａによるボルテージ・フォロア回路では、出力電流Ｉｏｕｔが約１．４ｍＡに制限された。
［実施形態の作用（その２）］
【００３８】
さらに、この実施形態の演算増幅器１０においては、過電流保護部１６（ＰＭＯＳトランジスタ４４）が作用するときは、以下に述べるように、演算増幅器１０の内部で発振（寄生発振）を起こさずに各部が安定に動作するようになっている。
【００３９】
図７に、演算増幅器１０の内部の伝達関数に関係する主な寄生容量ＣＡ，ＣＢ，ＣＣの分布を示す。寄生容量ＣＡは、電流ミラー回路２０の基準側のＰＭＯＳトランジスタ３０のゲート端子およびドレイン端子とその付近のグランド電位部材との間に有意な値で存在する。寄生容量ＣＢは、電流ミラー回路２０の出力側のＰＭＯＳトランジスタ３２のドレイン端子とその付近のグランド電位部材との間に有意な値で存在する。そして、寄生容量ＣＣは、過電流保護部１６のＰＭＯＳトランジスタ４４のゲート・ソース間に有意な値で存在する。
【００４０】
ここで、図７に点線で示すように電流ミラー回路２０（ＰＭＯＳトランジスタ３０，３２）と過電流保護部１６のＰＭＯＳトランジスタ４４との間に形成される閉ループ経路の伝達関数ＡＨは、次の式（１）で表される。
ＡＨ＝−Ａｖ（１＋ｓ／ωＺ１）／（１＋ｓ／ωＰ１）（１＋ｓ／ωＰ２）‥‥（１）
【００４１】
上式（１）において、ＡｖはＤＣ利得、ｓはｊωである。また、ωＰ１は寄生容量ＣＢに起因して発生する一次（第１）ポールの角周波数、ωＰ２は寄生容量ＣＡ，ＣＣに起因して発生する二次（第２）ポールの角周波数、ωＺ１は寄生容量ＣＣに起因して発生するゼロ点の角周波数である。これらのパラメータＡｖ，ωＰ１，ωＰ２，ωＺ１は、それぞれ次の式（２）（３）（４）（５）で表される。
Ａｖ＝（ｇｍ３２ｒＯ３２）・（ｇｍ４４／（ｇｍ３０＋ｇｍ４４）  ‥‥（２）
ωＰ１＝２πｆＰ１＝１／ＣＢｒＯ３２  ‥‥（３）
ωＰ２＝２πｆＰ２＝（ｇｍ３０＋ｇｍ４４）／（ＣＡ＋ＣＣ）  ‥‥（４）
ωＺ１＝２πｆＺ１＝ｇｍ４４／ＣＣ  ‥‥（５）
ここで、ｇｍ３０，ｇｍ３２，ｇｍ４４はそれぞれＰＭＯＳトランジスタ３０，３２，４４のトランスコンダクタンスである。ｒＯ３２はＰＭＯＳトランジスタ３２の出力抵抗である。ｆＰ１，ｆＰ２はそれぞれ一次および二次ポールの周波数、ｆＺ１はゼロ点の周波数である。
【００４２】
図８に、この実施形態における上記伝達関数ＡＨのループ利得および位相の周波数特性（ボーデ線図）のシミュレーション結果を示す。このシミュレーションでは、各ＰＭＯＳトランジスタ３０，３２，４４のパラメータ（トランスコンダクタンスｇｍ，出力抵抗ｒｏ）を次のように設定した。
（ア）ＰＭＯＳトランジスタ３０：
ｇｍ３０＝２４３．７μＡ／Ｖ、ｒＯ３０＝１．１７ＭΩ
（イ）ＰＭＯＳトランジスタ３２：
ｇｍ３２＝２４８．３μＡ／Ｖ、ｒＯ３２＝２．１６ＭΩ
（ウ）ＰＭＯＳトランジスタ４４：
ｇｍ４４＝２１１．６μＡ／Ｖ、ｒＯ４４＝３６３．５ｋΩ
（エ）寄生容量（ＣＡ，ＣＢ，ＣＣ）：
ＣＡ＝２．８ｐＦ，ＣＢ＝１５ｐＦ、ＣＣ＝１２．８ｐＦ
【００４３】
これらのパラメータ値から、上式（２）よりＡｖ＝４７．９ｄＢ、上式（３）（４）（５）よりｆＰ１＝４．９１ｋＨｚ、ｆＰ２＝４．６５ＭＨｚ、ｆＺ１＝２．６３ＭＨｚであった。このように、一次ポールの周波数ｆＰ１，二次ポールの周波数ｆＰ２およびゼロ点の周波数ｆＺ１の間には、ｆＰ１＜ｆＺ１＜ｆＰ２の関係が成立する。
【００４４】
なお、この演算増幅器１０では、入力回路１８の非反転側のＮＭＯＳトランジスタ４８と電流ミラー回路２０の出力側のＰＭＯＳトランジスタ３２とによってソース接地増幅回路が形成されている。上記伝達関数ＡＨのルーフ゜利得は、このソース接地増幅回路の利得に相当する。
【００４５】
図８に示すように、直流および約１００Ｈｚ以下の低周波数領域では、ループ利得が一定に保たれ、位相の遅れも生じない。しかし、周波数が高くなると、カットオフ周波数つまり一次ポール（ｆＰ１＝４．９１ｋＨｚ）の手前からループ利得が減少し、位相も遅れるようになる。そして、二次ポール（ｆＰ２＝４．６５ＭＨｚ）付近でループ利得の減少率および位相遅れが一段と増大する。
【００４６】
しかし、この実施形態では、一次ポール（ｆＰ１＝４．９１ｋＨｚ）と二次ポール（ｆＰ２＝４．６５ＭＨｚ）との間にゼロ点（ｆＺ１＝２．６３ＭＨｚ）が存在するために、このゼロ点付近でループ利得の減少率および位相遅れが補償ないし緩和されるとともに、ユニティゲイン周波数（約１ＭＨｚ）が二次ポール（ｆＰ２＝４．６５ＭＨｚ）の周波数より低くなっている。これにより、ユニティゲイン周波数で位相余裕が十分（約４５度）確保されており、この演算増幅器２０のフィードバックシステムは発振しないで安定動作することがわかる。
【００４７】
実際、図６（および図１２）に示すように、実施形態における演算増幅器１０のボルテージ・フォロア回路は図５の検証実験において発振しないで安定動作することが確認されている。
【００４８】
このように、この実施形態の演算増幅器１０によれば、出力端子４０に接続される負荷または後段回路のインピーダンスが極度に低いことによって仮想接地が成立しない状態（非平衡状態）になったときでも、発振を起こさずに安定に動作して、過電流を効果的に防止することができる。
【００４９】
また、この実施形態の演算増幅器１０は、出力段にソースフォロア回路等のバッファ回路を設けていないので最大出力範囲の犠牲がないことも利点である。加えて、過電流保護部１６を必要最小限の素子（ＰＭＯＳトランジスタ４４）で構成していること、したがって演算増幅器１０の素子数が少なくて回路面積を節約できることも実用上大きな利点である。
［参考例２の構成および作用］
【００５０】
図９に、本実施形態のものとは異なる過電流保護機能を付けた演算増幅器１０Ｂ（参考例２）の回路構成を示す。
【００５１】
この参考例２の演算増幅器１０Ｂは、上記参考例１の演算増幅器１０Ａ（図３）に出力電流フィードバック式の過電流保護部６２を付加した構成を有している。この過電流保護部６２は、出力部１４のＰＭＯＳトランジスタ３６と電流モニタ用のＰＭＯＳトランジスタ６４と、ＰＭＯＳトランジスタ６４より出力される検出電流をミラーするための一対のＮＭＯＳトランジスタ６８，７０からなる電流ミラー回路６６と、両電源電圧端子３４，４２間で電流ミラー回路６６の出力側のＮＭＯＳトランジスタ７０と直列に接続される定電流源７２と、電流バイパス用のＰＭＯＳトランジスタ７４とを有している。ここで、ＰＭＯＳトランジスタ７４は、そのソース端子が差動増幅部１２の電流ミラー回路２０の基準側のＰＭＯＳトランジスタ３０のゲート端子およびドレイン端子に接続され、そのドレイン端子が負極性の電源電圧端子４２に接続され、そのゲート端子が定電流源７２とＮＭＯＳトランジスタ７０との間のノードＮに接続されている。
【００５２】
この過電流保護部６２においては、電流モニタ用のＰＭＯＳトランジスタ６４が出力部１４のＰＭＯＳトランジスタ３６のドレイン電流に比例したドレイン電流（モニタ電流）を電流ミラー回路６６に供給し、電流ミラー回路６６がそのモニタ電流をノードＮ側にミラーし、このノードＮでモニタ電流が電圧変換されて電流バイパス用のＰＭＯＳトランジスタ７４のゲート端子に与えられ、ノードＮの電位に応じてＰＭＯＳトランジスタ７４がオンまたはオフするようになっている。
【００５３】
この演算増幅器１０Ｂが、仮想接地を成り立たせて平衡状態で動作しているときは、ノードＮの電位が回路の最高電位（＋ＶＣＣ）付近になるように設計することで、ＰＭＯＳトランジスタ７４をオフ状態に保持することができる。そして、仮想接地が成り立たず、出力部１４のＰＭＯＳトランジスタ３６のドレイン電流が増大すると、モニタ電流も増大し、電流ミラー回路６６の電流ミラー作用を経てノードＮの電位が下がり、ＰＭＯＳトランジスタ７４がオンする。すると、電流ミラー回路２０の基準側のＰＭＯＳトランジスタ３０のゲート端子およびドレイン端子からオン状態のＰＭＯＳトランジスタ７４を介して負極性の電源電圧端子４２に至る電流経路（バイパス）が形成される。これにより、本実施形態と同様に、ＰＭＯＳトランジスタ３６のゲート電位の低下を抑制して、ＰＭＯＳトランジスタ３６より負荷に流れるソース出力電流を制限することができる。
【００５４】
しかしながら、この参考例２の演算増幅器１０Ｂは、以下に説明するように、過電流保護部６２の動作の安定性に問題がある。
【００５５】
図１０に、演算増幅器１０Ｂの内部の伝達関数に関係する主な寄生容量Ｃａ，Ｃｂ，ＣＣ，Ｃｄの分布を示す。寄生容量Ｃａ，Ｃｂは、本実施形態の演算増幅器１０（図７）における寄生容量ＣＡ，ＣＢとそれぞれ同じものである。寄生容量Ｃｃは、過電流保護部１６の電流バイパス用のＰＭＯＳトランジスタ７４のゲート・ソース間に有意な値で存在する。寄生容量Ｃｄは、電流ミラー回路６６の出力側のＰＭＯＳトランジスタ７０のドレイン端子とその付近のグランド電位部材との間に有意な値で存在する。
【００５６】
ここで、図１０に点線で示すように、差動増幅部１２の電流ミラー回路２０（ＰＭＯＳトランジスタ３０，３２）と、過電流保護部６２の電流検出用のＰＭＯＳトランジスタ６４、電流ミラー回路６６（ＰＭＯＳトランジスタ６８，７０）および電流バイパス用のＰＭＯＳトランジスタ７４との間に形成される閉ループ経路の伝達関数Ａｈは、次の式（６）で表される。
Ａｈ＝−Ａｖ（１＋ｓ／ωｚ１）／（１＋ｓ／ωＰ１）（１＋ｓ／ωＰ２）（１＋ｓ／ωＰ３）  ‥‥（６）
【００５７】
上式（６）において、ＡｖはＤＣ利得、ｓはｊωである。また、ωｐ１は寄生容量Ｃｂに起因して発生する一次（第１）ポールの角周波数、ωｐ２は寄生容量Ｃｄに起因して発生する二次（第２）ポールの角周波数、ωｐ３は寄生容量Ｃａ，Ｃｃに起因して発生する三次（第３）ポールの角周波数、ωＺ１は寄生容量ＣＣ（ＣＭＯＳトランジスタ７４のゲート・ソース間キャパシタ）に起因して発生するゼロ点の角周波数である。これらのパラメータＡｖ，ωｐ１，ωｐ２，ωｐ３，ωｚ１は、それぞれ次の式（７）（８）（９）（１０）（１１）で表される。
Ａｖ＝（ｇｍ３２ｒＯ３２）・（ｇｍ７４／（ｇｍ３０＋ｇｍ７４）・（ｇｍ７０ｒＯ７０）・（ｇｍ６４／ｇｍ６８）  ‥‥（７）
ωｐ１＝２πｆｐ１＝１／ＣｂｒＯ３２  ‥‥（８）
ωｐ２＝２πｆｐ２＝１／ＣｄｒＯ７０  ‥‥（９）
ωｐ３＝２πｆｐ３＝（ｇｍ３０＋ｇｍ４４）／（Ｃａ＋Ｃｃ）  ‥‥（１０）
ωｚ１＝２πｆｚ１＝ｇｍ７４／Ｃｃ  ‥‥（１１）
ここで、ｇｍ３０，ｇｍ３２，ｇｍ６４，ｇｍ６８，ｇｍ７０，ｇｍ７４はそれぞれＰＭＯＳトランジスタ３０，３２，６４，６８，７０，７４のトランスコンダクタンスである。ｒＯ３２，ｒＯ７０はそれぞれＰＭＯＳトランジスタ３２，７０の出力抵抗である。ｆｐ１，ｆｐ２，ｆｐ３はそれぞれ一次、二次および三次ポールの周波数、ｆｚ１はゼロ点の周波数である。
【００５８】
図１１に、この実施形態における上記伝達関数ＡＨのループ利得および位相の周波数特性（ボーデ線図）のシミュレーション結果を示す。このシミュレーションでは、各ＰＭＯＳトランジスタ３０，３２，６４，６８，７０，７４のパラメータ（トランスコンダクタンスｇｍ，出力抵抗ｒｏ）を次のように設定した。
（カ）ＰＭＯＳトランジスタ３０：
ｇｍ３０＝２４６．４μＡ／Ｖ、ｒＯ３０＝１．１５ＭΩ
（キ）ＰＭＯＳトランジスタ３２：
ｇｍ３２＝２４６．８９μＡ／Ｖ、ｒＯ３２＝１．２６ＭΩ
（ク）ＰＭＯＳトランジスタ６４：
ｇｍ６４＝３２６．８μＡ／Ｖ、ｒＯ６４＝１．８９ＭΩ
（ケ）ＰＭＯＳトランジスタ６８：
ｇｍ６８＝３５２．６μＡ／Ｖ、ｒＯ６８＝１．３９ＭΩ
（コ）ＰＭＯＳトランジスタ７０：
ｇｍ７０＝３５７．９μＡ／Ｖ、ｒＯ７０＝８９２．８ｋΩ
（サ）ＰＭＯＳトランジスタ７４：
ｇｍ７４＝２１５．６μＡ／Ｖ、ｒＯ７４＝３５５．４ｋΩ
（シ）寄生容量（Ｃａ，Ｃｂ，Ｃｃ，Ｃｄ）：
Ｃａ＝２．８ｐＦ，Ｃｂ＝１５ｐＦ、Ｃｃ＝１２．８ｐＦ、Ｃｄ＝２８８ｆＦ
【００５９】
上記のパラメータ値から、上式（７）よりＡｖ＝９２．７ｄＢ、上式（８）（９）（１０）（１１）よりｆｐ１＝８．４２ｋＨｚ、ｆｐ２＝６１９ｋＨｚ、ｆｐ３＝４．７１ＭＨｚ、ｆｚ１＝２．６８ＭＨｚであった。このように、一次ポールの周波数ｆｐ１，二次ポールの周波数ｆｐ２，三次ポールの周波数ｆｐ３およびゼロ点の周波数ｆＺ１の間には、ｆＰ１＜ｆＰ２＜ｆＺ１＜ｆＰ３の関係が成立する。ここで、二次ポールの周波数（ｆｐ２＝６１９ｋＨｚ）がゼロ点の周波数（ｆｚ１＝２．６８ＭＨｚ）より低い値になるのは、過電流保護部６２の電流ミラー回路６６の出力側のＰＭＯＳトランジスタ７０の出力抵抗（ｒＯ７０＝８９２．８ｋΩ）が大きいためである。
【００６０】
図１１に示すように、この演算増幅器１０Ｂにおいては、周波数が高くなるにつれて、カットオフ周波数つまり一次ポール（ｆｐ１＝８．４２ｋＨｚ）の手前からループ利得が減少し、位相も遅れるようになる。そして、一次ポールに続けて二次ポール（ｆｐ２＝６１９ｋＨｚ）が発生するため、比較的低い周波数の段階でループ利得の減少率および位相遅れが一段と増大する。このため、二次ポールより高いゼロ点（ｆｚ１＝２．６８ＭＨｚ）でのループ利得減少率の緩和および位相補償の効き目が弱くなる。しかも、ＤＣ利得（Ａｖ＝９２．７ｄＢ）が大きいため、ユニティゲイン周波数（約２０ＭＨｚ）が三次ポールの周波数（ｆｐ３＝４．７１ＭＨｚ）よりも高い。このため、ユニティゲイン周波数（約２０ＭＨｚ）での位相遅れは１８０°以上であり（位相余裕はなく）、発振して不安定動作しやすい特性となっている。
【００６１】
実際、本発明者が参考例２の演算増幅器１０Ｂについて図５のボルテージ・フォロア結線により本実施形態の演算増幅器１０および参考例１の演算増幅器１０Ａに対するのと同様の検証実験を行った結果、図１２に示すように出力電流Ｉｏｕｔを制限することはできるものの、発振して不安定動作することが確認された。
［他の実施形態又は変形例］
【００６２】
以上、本発明の好適な実施形態について説明したが、上述した実施形態は本発明を限定するものではない。当業者にあっては、具体的な実施態様において本発明の技術思想および技術範囲から逸脱せずに種々の変形・変更を加えることが可能である。
【００６３】
たとえば、図１３に示すように、上記実施形態の過電流保護部１６において、ＰＭＯＳトランジスタ４４と負極側の電源電圧端子４２との間に定電流源８０を設ける構成を好適に採ることができる。上記伝達関数ＡＨのループ経路において、ＰＭＯＳトランジスタ４４は電流ミラー回路２０の基準側のＰＭＯＳトランジスタ３０とソースフォロア回路を構成し、定電流源８０が設けられていないときは利得１で動作する。しかし、定電流源８０を設けることで、ＰＭＯＳトランジスタ４４を線形領域（３極管領域）で動作させて、そのＤＣ利得を下げ、ひいてはループ利得ＡＨのＤＣ利得Ａｖを下げることができる。これにより、伝達関数ＡＨの周波数特性（図８）において各ポールおよびゼロ点の位置を変えずにループ利得ＡＨの全体を下げることが可能であり、それによってユニティゲイン周波数を低周波側にシフトさせ、位相余裕をさらに増大させることができる。
【００６４】
また、上記実施形態の演算増幅器１０において、図２に示すような入力回路１８の回路構成は一例であり、差動入力の機能を有し、かつ電流ミラー回路２０と協働して所望の差動出力機能を奏するものであれば任意の回路構成が可能であり、たとえば図１４に示すような回路構成を有してもよい。
【００６５】
図１４において、入力回路１８は、略同じ特性を有し、互いにソース端子を接続している一対のＰＭＯＳトランジスタ８２，８４と、正極側の電源電圧端子３４と両ＰＭＯＳトランジスタ８２，８４のソース端子との間に設けられる定電流源８６と、両ＰＭＯＳトランジスタ８２，８４のドレイン端子とグランド電位の電源電圧端子４５との間にそれぞれ設けられる定電流源８８，９０とを有している。電流ミラー回路２０の両ＰＭＯＳトランジスタ３０，３２のドレイン端子と入力回路１８の定電流源８８，９０との間にＮＭＯＳトランジスタ９２，９４がそれぞれ設けられる。これらのＮＭＯＳトランジスタ９２，９４は、それぞれゲート端子が固定電圧ＶＢに接続されるゲート接地増幅回路として動作し、そのソース端子のインピーダンスが低く、ドレイン端子のインピーダンスが高い特性を持つ。また、これらのＮＭＯＳトランジスタ９２，９４は、入力差動対のＰＭＯＳトランジスタ８２，８４に入力された電圧信号により発生した電流信号を低インピーダンスであるソース端子から入力し、ドレイン端子から電流信号を出力する効果を持つ。そのため、ＮＭＯＳトランジスタ９２，９４は、入力差動対のＰＭＯＳトランジスタ８２，８４で発生した電流信号を差動増幅部１２へ伝送する役割を持つ。
【００６６】
上記構成の演算増幅器１０においては、入力差動対のトランジスタ（８２，８４）がＰＭＯＳトランジスタであるため、信号を零ボルト付近の電圧レベルで入力しても安定に差動増幅の動作をすることができる。
また、上記実施形態の演算増幅器１０において、各部のＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換え、各部のＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換える変形も可能である。さらには、演算増幅器１０の回路素子にバイポーラ・トランジスタを用いる構成も可能である。出力端子４０と負荷Ｚとの間にバッファ回路や中間増幅段等の任意の回路を設ける構成も可能である。
【符号の説明】
【００６７】
１０    演算増幅器
１２    差動増幅部
１４    出力部
１６    過電流保護部
１８    入力回路
２０    電流ミラー回路
２２    反転入力端子
２４    非反転入力端子
２６    反転側の差動出力端子
２８    非反転側の差動出力端子
３０    ＰＭＯＳトランジスタ
３２    ＰＭＯＳトランジスタ
３４    正極側の電源電圧端子
３６    ＰＭＯＳトランジスタ
３８    電流源
４０    出力端子
４２    負側の電源電圧端子
４５    グランド電位の電源電圧端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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