(57)【要約】【課題】音質を劣化させることなく音データの時間軸上の位置を微細に調整する。【解決手段】信号処理装置１２は、複数のビットで構成されるサンプルデータを第１周期毎に含むパラレル形式の第１音データＹａ_ｎ（ｎ＝１〜Ｎ）を、複数のビットの各々を第１周期よりも短い第２周期毎に配列したシリアル形式の第２音データＹｂ_ｎに変換するパラレル／シリアル変換回路２２_ｎと、第２周期を単位とする遅延時間だけ第２音データＹｂ_ｎを遅延させる遅延回路２３_ｎと、遅延回路２３_ｎによる遅延後の第２音データＹｂ_ｎをアナログの音響信号Ｚ_ｎに変換するＤ／Ａ変換回路２４_ｎとを具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のビットで構成されるサンプルデータを第１周期毎に含むパラレル形式の第１音データを、前記複数のビットの各々を第１周期よりも短い第２周期毎に配列したシリアル形式の第２音データに変換するパラレル／シリアル変換回路と、
前記第２周期を単位とする遅延時間だけ前記第２音データを遅延させる遅延回路と、
前記遅延回路による遅延後の前記第２音データをアナログの音響信号に変換するＤ／Ａ変換回路と
を具備する信号処理装置。
【請求項２】
前記第２周期を単位とする可変の遅延時間を前記遅延回路に指示する制御部
を具備する請求項１の信号処理装置。
【請求項３】
前記Ｄ／Ａ変換回路による変換後の音響信号を出力装置に出力するための接続端子
を具備する請求項１または請求項２の信号処理装置。
【請求項４】
複数のビットで構成されるサンプルデータを第１周期毎に含むパラレル形式の第１音データを、前記複数のビットの各々を第１周期よりも短い第２周期毎に配列したシリアル形式の第２音データに変換するパラレル／シリアル変換回路と、
前記第２音データを遅延させる遅延回路を含む出力装置に前記パラレル／シリアル変換回路による変換後の第２音データを出力するための接続端子と、
前記第２周期を単位とする可変の遅延時間を前記遅延回路に指示する制御部と
を具備する信号処理装置。
【請求項５】
前記制御部は、前記出力装置の型式に応じた遅延時間を前記遅延回路に指示する
請求項３または請求項４の信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、音を表すデジタルデータ（以下「音データ」という）を処理する技術に関する。
【背景技術】
【０００２】
音声または楽音等の各種の音を表す音データを処理する信号処理装置が従来から提案されている。例えば特許文献１に開示された音信号処理装置においては、音データを構成する各サンプルデータの期間を規定するワードクロックが当該音データとともに伝送される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−１７３６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば音響ホール等に設置される音響システムでは、複数のチャンネルの相互間で音データの位相を微細に調整することが重要である。特許文献１を含む従来の技術では、音データに付与される遅延時間が、ワードクロックの周期を単位とした時間長に制限される。したがって、音データの位相（すなわち遅延時間）を充分に微細に調整することは困難である。なお、音データにおいて相前後する複数のサンプルデータの間で補間処理（リサンプリング）を実行することで、ワードクロックの周期よりも短い時間だけ音データを遅延させる構成も想定される。しかし、補間処理により音質が劣化するという問題がある。以上の事情を考慮して、本発明の好適な態様は、音質を劣化させることなく音データの時間軸上の位置を微細に調整することを目的とする。
【課題を解決するための手段】
【０００５】
以上の課題を解決するために、本発明の好適な態様に係る信号処理装置は、複数のビットで構成されるサンプルデータを第１周期毎に含むパラレル形式の第１音データを、前記複数のビットの各々を第１周期よりも短い第２周期毎に配列したシリアル形式の第２音データに変換するパラレル／シリアル変換回路と、前記第２周期を単位とする遅延時間だけ前記第２音データを遅延させる遅延回路と、前記遅延回路による遅延後の前記第２音データをアナログの音響信号に変換するＤ／Ａ変換回路とを具備する。以上の態様では、パラレル形式の第１音データがシリアル形式の第２音データに変換され、変換後の第２音データの各ビットが配列される第２周期を単位とする遅延時間だけ第２音データが遅延される。すなわち、補間処理（リサンプリング）を実行することなく、第１周期よりも短い時間を単位として第２音データの時間軸上の位置が調整される。したがって、再生音の音質を劣化させることなく第２音データの時間軸上の位置を微細に調整することが可能である。
本発明の他の態様に係る信号処理装置は、複数のビットで構成されるサンプルデータを第１周期毎に含むパラレル形式の第１音データを、前記複数のビットの各々を第１周期よりも短い第２周期毎に配列したシリアル形式の第２音データに変換するパラレル／シリアル変換回路と、前記第２音データを遅延させる遅延回路を含む出力装置に前記パラレル／シリアル変換回路による変換後の第２音データを出力するための接続端子と、前記第２周期を単位とする可変の遅延時間を前記遅延回路に指示する制御部とを具備する。以上の態様では、パラレル形式の第１音データがシリアル形式の第２音データに変換され、変換後の第２音データの各ビットが配列される第２周期を単位とする遅延時間だけ第２音データが遅延される。すなわち、補間処理（リサンプリング）を実行することなく、第１周期よりも短い時間を単位として第２音データの時間軸上の位置が調整される。したがって、再生音の音質を劣化させることなく第２音データの時間軸上の位置を微細に調整することが可能である。
【図面の簡単な説明】
【０００６】
【図１】本発明の第１実施形態に係る音響システムの構成を示すブロック図である。
【図２】パラレル／シリアル変換回路および遅延回路の動作の説明図である。
【図３】遅延回路の構成を示すブロック図である。
【図４】参照テーブルの模式図である。
【図５】遅延制御処理のフローチャートである。
【図６】事前測定処理のフローチャートである。
【図７】事前測定処理を実行する場面を示すブロック図である。
【図８】第２実施形態に係る音響システムの構成を示すブロック図である。
【図９】第３実施形態における参照テーブルの模式図である。
【図１０】第３実施形態における事前測定処理のフローチャートである。
【図１１】第３実施形態の事前測定処理を実行する場面を示すブロック図である。
【図１２】変形例における音響システムの構成を示すブロック図である。
【図１３】変形例における出力装置の接続の態様を示すブロック図である。
【発明を実施するための形態】
【０００７】
＜第１実施形態＞
図１は、本発明の第１実施形態に係る音響システム１００の構成を示すブロック図である。第１実施形態の音響システム１００は、楽音または音声等の各種の音響を再生するマルチチャンネルのオーディオシステムである。図１に例示される通り、音響システム１００は、信号供給装置１１と信号処理装置１２とＮ個の出力装置１３_１〜１３_Ｎとを具備する（Ｎは２以上の自然数）。なお、音響システム１００の任意の２個以上の要素を一体に構成してもよい。例えば、信号供給装置１１と信号処理装置１２とを一体に構成してもよい。
【０００８】
信号供給装置１１は、音声または楽音等の各種の音響を表すＭチャンネルの音データＸ_１〜Ｘ_Ｍを信号処理装置１２に供給する信号源である（Ｍは自然数）。例えば、可搬型または内蔵型の記録媒体から音データＸ_１〜Ｘ_Ｍを読み出す再生装置が信号供給装置１１の好適例である。また、音楽配信サーバ等の他装置から通信網を介して音データＸ_１〜Ｘ_Ｍを受信する通信装置を、信号供給装置１１として利用してもよい。
【０００９】
信号処理装置１２は、信号供給装置１１から供給されるＭチャンネルの音データＸ_１〜Ｘ_ＭからＮチャンネルのアナログの音響信号Ｚ_１〜Ｚ_Ｎを生成する。信号処理装置１２は、相異なるチャンネルに対応するＮ個の接続端子Ｃ_１〜Ｃ_Ｎを具備する。各接続端子_ｎ（ｎ＝１〜Ｎ）には、出力装置１３_ｎが着脱可能に接続される。信号処理装置１２が生成した任意の１チャンネルの音響信号Ｚ_ｎは、接続端子Ｃ_ｎを介して出力装置１３_ｎに供給される。なお、信号処理装置１２の入力チャンネル数Ｍと出力チャンネル数Ｎとの異同は不問である。
【００１０】
第１実施形態の各出力装置１３_ｎは、増幅装置１４_ｎと放音装置１５_ｎとを具備する。各増幅装置１４_ｎは、音響信号Ｚ_ｎを増幅して出力する。例えばＡ級増幅器、Ｂ級増幅器またはＤ級増幅器等の任意の構成の増幅器が増幅装置１４_ｎとして利用される。放音装置１５_ｎは、例えばスピーカまたはヘッドホンであり、増幅装置１４_ｎによる増幅後の音響信号Ｚ_ｎが表す音を再生する。なお、増幅装置１４_ｎと放音装置１５_ｎとは一体に構成されてもよいし別体で構成されてもよい。Ｎ個の放音装置１５_１〜１５_Ｎにより、例えば音響ホール等の音響空間に設置されるラインアレイスピーカが構成される。
【００１１】
図１に例示される通り、信号処理装置１２は、音響処理装置２０と制御ユニット３０とを具備する。音響処理装置２０は、信号供給装置１１から供給されるＭチャンネルの音データＸ_１〜Ｘ_ＭからＮチャンネルの音響信号Ｚ_１〜Ｚ_Ｎを生成する。第１実施形態の音響処理装置２０は、処理回路２１とＮ個の単位回路Ｕ_１〜Ｕ_Ｎとを具備する。なお、処理回路２１とＮ個の単位回路Ｕ_１〜Ｕ_Ｎとを別体で構成してもよい。
【００１２】
処理回路２１は、Ｍチャンネルの音データＸ_１〜Ｘ_ＭからＮチャンネルのデジタルの音データＹａ_１〜Ｙａ_Ｎを生成するデジタル信号処理回路（ＤＳＰ）である。具体的には、処理回路２１は、再生音の音像の定位を調整する処理、および、再生音の周波数特性を調整する処理等の各種の音響処理を実行することで、Ｍチャンネルの音データＸ_１〜Ｘ_ＭからＮチャンネルの音データＹａ_１〜Ｙａ_Ｎを生成する。任意の１個の単位回路Ｕ_ｎには、処理回路２１が生成した第ｎ番目のチャンネルの音データＹａ_ｎが供給される。
【００１３】
各単位回路Ｕ_ｎは、音データＹａ_ｎからアナログの音響信号Ｚ_ｎを生成する。第１実施形態の単位回路Ｕ_ｎは、図１に例示される通り、パラレル／シリアル変換回路２２_ｎ（ＰＳＣ：Parallel-to-Serial Converter）と遅延回路２３_ｎとＤ／Ａ変換回路２４_ｎ（ＤＡＣ：Digital-to-Analog Converter）とを含んで構成される。
【００１４】
パラレル／シリアル変換回路２２_ｎは、処理回路２１からパラレル形式で供給される音データＹａ_ｎ（第１音データの例示）をシリアル形式の音データＹｂ_ｎ（第２音データの例示）に変換する。図２に例示される通り、音データＹａ_ｎは、Ｋ個のビットＢ_１〜Ｂ_Ｋで構成されるサンプルデータＳを周期Ｔ１（第１周期の例示）毎に含むパラレル形式のデジタルデータである。すなわち、音データＹａ_ｎの１個のサンプルデータＳを構成するＫ個のビットＢ_１〜Ｂ_Ｋが、単位回路Ｕ_ｎのパラレル／シリアル変換回路２２_ｎに対して周期Ｔ１毎に並列に供給される。周期Ｔ１はワードクロックの１周期に相当する。なお、複数のサンプルデータＳを周期Ｔ１内に含めてもよい。
【００１５】
図２に例示される通り、音データＹｂ_ｎは、サンプルデータＳのＫ個のビットＢ_１〜Ｂ_Ｋの各々を周期Ｔ２毎に時系列に配列したビット列である。周期Ｔ２は周期Ｔ１よりも短い。具体的には、周期Ｔ２は、周期Ｔ１の１／Ｎに相当する時間長（すなわちビットクロックの１周期）である。各単位回路Ｕ_ｎのパラレル／シリアル変換回路２２_ｎから出力された音データＹｂ_ｎは、当該単位回路Ｕ_ｎの遅延回路２３_ｎに供給される。
【００１６】
図１の遅延回路２３_ｎは、パラレル／シリアル変換回路２２_ｎから供給される音データＹｂ_ｎを遅延時間τ_ｎだけ遅延させる。図２に例示される通り、遅延時間τ_ｎは、周期Ｔ２を単位とする時間長に設定される。すなわち、遅延時間τ_ｎは、周期Ｔ２の整数倍の時間長である。また、遅延時間τ_ｎは、周期Ｔ１よりも短い時間長に設定される。なお、遅延時間τ_ｎを、周期Ｔ１の整数倍の時間長と周期Ｔ２の整数倍の時間長との合計としてもよい。
【００１７】
図３は、遅延回路２３_ｎの具体的な構成を示すブロック図である。図３に例示される通り、第１実施形態の遅延回路２３_ｎは、複数の遅延器Ｄと選択回路２３１とを含んで構成される。複数の遅延器Ｄは相互に直列に接続される。第１段目の遅延器Ｄには、パラレル／シリアル変換回路２２_ｎから出力された音データＹｂ_ｎの各ビットＢ_ｋ（ｋ＝１〜Ｋ）が周期Ｔ２で順次に供給され、第２段目以降の各遅延器Ｄには、前段の遅延器Ｄによる遅延後のビットＢ_ｋが供給される。各遅延器Ｄは、順次に供給されるビットＢ_ｋを周期Ｔ２に相当する時間だけ遅延させて出力する。
【００１８】
選択回路２３１は、複数の遅延器Ｄの何れかを選択する。選択回路２３１が選択した１個の遅延器Ｄから順次に出力されるビットＢ_ｋの時系列が、遅延後の音データＹｂ_ｎとしてＤ／Ａ変換回路２４_ｎに出力される。したがって、選択回路２３１が何れの遅延器Ｄを選択するかに応じて、音データＹｂ_ｎに付与される遅延時間τ_ｎが可変に制御される。前述の通り、１個の遅延器Ｄの遅延時間は周期Ｔ２に相当する。したがって、周期Ｔ２を単位とする可変の遅延時間τ_ｎが遅延回路２３_ｎにより音データＹｂ_ｎに付与される。図２では、周期Ｔ２の２個分に相当する遅延時間τ_ｎだけ遅延回路２３_ｎが音データＹｂ_ｎを遅延させる場合が例示されている。
【００１９】
図１のＤ／Ａ変換回路２４は、遅延回路２３_ｎによる遅延後の音データＹｂ_ｎをアナログの音響信号Ｚ_ｎに変換する。Ｄ／Ａ変換回路２４_ｎによる変換後の音響信号Ｚ_ｎが接続端子Ｃ_ｎを介して増幅装置１４_ｎに供給される。各接続端子Ｃ_ｎには多様な型式の出力装置を選択的に接続可能である。
【００２０】
図１の制御ユニット３０（制御部の例示）は、音響処理装置２０を制御するコントローラであり、制御装置３１と記憶装置３２とを具備する。制御装置３１は、例えばＣＰＵ（Central Processing Unit）等の演算処理回路であり、記憶装置３２に記憶されたプログラムを実行することで音響処理装置２０の各要素を制御する。記憶装置３２は、制御装置３１が実行するプログラムと制御装置３１が使用する各種のデータとを記憶する。例えば半導体記録媒体または磁気記録媒体等の公知の記録媒体、または複数種の記録媒体の組合せが記憶装置３２の好適例である。
【００２１】
第１実施形態の制御装置３１は、音響処理装置２０の複数の遅延回路２３_ｎの各々に対して遅延時間τ_ｎ（τ_１〜τ_Ｎ）を指示する。各単位回路Ｕ_ｎの遅延回路２３_ｎは、制御装置３１から指示された遅延時間τ_ｎだけ音データＹｂ_ｎを遅延させる。制御装置３１による各遅延時間τ_ｎの設定には、記憶装置３２に記憶された図４の参照テーブルＲが使用される。
【００２２】
図４に例示される通り、第１実施形態の参照テーブルＲは、接続端子Ｃ_ｎに接続可能な出力装置の型式毎に遅延時間ｔ０（ｔ０_ａ，ｔ０_ｂ，…）が登録されたデータテーブルである。具体的には、増幅装置の型式と放音装置の型式との組合せ毎に遅延時間ｔ０が記憶される。遅延時間ｔ０は、音データＹｂ_ｎに付与される遅延時間τ_ｎの候補となる時間長である。したがって、遅延時間ｔ０は、周期Ｔ２を単位とする時間長（すなわち周期Ｔ２の整数倍の時間長）に設定される。制御装置３１は、接続端子Ｃ_ｎに実際に接続された出力装置１３の型式に応じた遅延時間ｔ０を参照テーブルＲから検索し、当該遅延時間ｔ０を遅延時間τ_ｎとして単位回路Ｕ_ｎの遅延回路２３_ｎに指示する。遅延回路２３_ｎは、制御装置３１から指示された遅延時間τ_ｎだけ音データＹｂ_ｎを遅延させる。
【００２３】
出力装置１３_ｎに対する音響信号Ｚ_ｎの供給が開始されてから当該音響信号Ｚ_ｎに応じた放音を出力装置１３_ｎが実際に開始するまでの遅延時間は、出力装置１３_ｎの型式（構成や種別）に応じて相違し得る。そこで、第１実施形態の参照テーブルＲでは、単位回路Ｕ_ｎに対する音データＹａ_ｎの供給の開始から、出力装置１３_ｎが当該音データＹａ_ｎに応じた放音を開始するまでの遅延時間が所定の目標値に均一化されるように、出力装置の型式毎に遅延時間ｔ０が設定される。例えば、遅延時間が長い出力装置の型式ほど、遅延時間ｔ０は短い時間に設定される。したがって、各出力装置１３_ｎによる放音のタイミングをＮチャンネルについて高精度に合致させることが可能である。
【００２４】
図５は、制御装置３１が各単位回路Ｕ_ｎの遅延時間τ_ｎを制御する処理（以下「遅延制御処理」という）のフローチャートである。例えば信号処理装置１２の電源の投入または利用者からの指示を契機として図５の遅延制御処理が開始される。
【００２５】
遅延制御処理を開始すると、制御装置３１は、Ｎチャンネルの各々について出力装置１３_ｎの型式（具体的には増幅装置１４_ｎの型式および放音装置１５_ｎの型式）を特定する（Ｓａ１）。出力装置１３_ｎの型式を特定する方法は任意であるが、例えば、出力装置１３_ｎ（増幅装置１４_ｎおよび放音装置１５_ｎの各々）との通信により当該出力装置１３_ｎの型式の情報を取得する方法、または、利用者が入力した情報から出力装置１３_ｎの型式を特定する方法が採用され得る。
【００２６】
制御装置３１は、出力装置１３_ｎについて特定した型式に対応する遅延時間ｔ０を、Ｎチャンネルの各々について参照テーブルＲから検索する（Ｓａ２）。そして、制御装置３１は、参照テーブルＲから各チャンネルについて検索した遅延時間ｔ０を、当該チャンネルの遅延時間τ_ｎとして各遅延回路２３_ｎに指示する（Ｓａ３）。各遅延回路２３_ｎは、制御装置３１から指示された遅延時間τ_ｎだけ音データＹｂ_ｎを遅延させる。
【００２７】
以上に説明した遅延制御処理に先立ち、制御装置３１は、参照テーブルＲを作成する処理（以下「事前測定処理」という）を実行する。図６は、事前測定処理のフローチャートであり、図７は、事前測定処理の説明図である。図７に例示される通り、Ｎ個の放音装置１５_１〜１５_Ｎにそれぞれ対応するＮ個の収音装置１８_１〜１８_Ｎが設置された状態で事前測定処理が実行される。出力装置１３_ｎ（放音装置１５_ｎ）と収音装置１８_ｎとの間の距離δは、Ｎチャンネルについて共通する。
【００２８】
図７の状態において、制御装置３１は、事前測定用の音を表すデジタルデータ（以下「測定データ」という）Ｑを音響処理装置２０のＮ個の単位回路Ｕ_１〜Ｕ_Ｎに対して共通に供給する（Ｓｂ１）。単位回路Ｕ_ｎは、測定データＱから音響信号Ｚ_ｎを生成して出力し、出力装置１３_ｎは音響信号Ｚ_ｎに応じた音を再生する。各収音装置１８_ｎは、出力装置１３_ｎによる再生音を収音し、当該再生音を表す収音信号Ｐ_ｎを生成する。制御装置３１は、単位回路Ｕ_ｎおよび出力装置１３_ｎを経由したＮチャンネルの収音信号Ｐ_１〜Ｐ_Ｎを取得する（Ｓｂ２）。
【００２９】
制御装置３１は、Ｎチャンネルの収音信号Ｐ_１〜Ｐ_Ｎの位相を相互に比較することで、単位回路Ｕ_ｎに対する音データＹａ_ｎの供給から出力装置１３_ｎによる放音までの遅延時間がＮチャンネルにわたり所定の目標値となるように、チャンネル毎に遅延時間ｔ０を設定する（Ｓｂ３）。すなわち、Ｎチャンネルにわたり遅延時間の差異が低減されるように各チャンネルの遅延時間ｔ０が設定される。制御装置３１は、音響処理装置２０の各接続端子Ｃ_ｎに接続された出力装置１３_ｎの型式を特定し、Ｎチャンネルの各々について出力装置１３_ｎの型式と遅延時間ｔ０との対応を参照テーブルＲに登録する（Ｓｂ４）。なお、各出力装置１３_ｎの型式は、例えば当該出力装置１３_ｎから取得可能な情報または利用者が入力した情報から特定される。
【００３０】
以上の説明から理解される通り、第１実施形態では、パラレル形式の音データＹａ_ｎがシリアル形式の音データＹｂ_ｎに変換され、変換後の音データＹｂ_ｎの各ビットＢ_ｋが配列される周期Ｔ２を単位とする遅延時間τ_ｎだけ音データＹｂ_ｎが遅延される。すなわち、補間処理（リサンプリング）を実行することなく、周期Ｔ１よりも短い時間を単位として音データＹｂ_ｎの時間軸上の位置が調整される。したがって、再生音の音質を劣化させることなく音データＹｂ_ｎの時間軸上の位置を微細に調整することが可能である。
【００３１】
第１実施形態では特に、遅延回路２３_ｎの遅延時間τ_ｎが制御装置３１からの指示に応じて変更される。したがって、接続端子Ｃ_ｎに接続される出力装置１３_ｎの遅延特性（レイテンシ）の影響を低減できるという利点がある。例えば、第１実施形態の例示の通り、各音響信号Ｚ_ｎの再生音のタイミングをＮチャンネルにわたり相互に合致させることが可能である。
【００３２】
＜第２実施形態＞
本発明の第２実施形態を説明する。なお、以下に例示する各形態において作用または機能が第１実施形態と同様である要素については、第１実施形態の説明で使用した符号を流用して各々の詳細な説明を適宜に省略する。
【００３３】
図８は、第２実施形態における音響システム１００の構成を示すブロック図である。第２実施形態の音響システム１００は、単位回路Ｕ_ｎおよび出力装置１３_ｎの構成が第１実施形態とは相違する。
【００３４】
図８に例示される通り、第２実施形態におけるＮ個の単位回路Ｕ_１〜Ｕ_Ｎの各々は、パラレル／シリアル変換回路２２_ｎ（ＰＳＣ）を含んで構成される。第１実施形態で例示した遅延回路２３_ｎおよびＤ／Ａ変換回路２４_ｎは第２実施形態の単位回路Ｕ_ｎに含まれない。パラレル／シリアル変換回路２２_ｎは、第１実施形態と同様に、処理回路２１からパラレル形式で供給される音データＹａ_ｎ（第１音データの例示）をシリアル形式の音データＹｂ_ｎ（第２音データの例示）に変換する。パラレル／シリアル変換回路２２_ｎによる変換後の音データＹｂ_ｎが接続端子Ｃ_ｎを介して出力装置１３_ｎに供給される。
【００３５】
図８に例示される通り、第２実施形態におけるＮ個の出力装置１３_１〜１３_Ｎの各々は、遅延回路２３_ｎとＤ／Ａ変換回路２４_ｎと増幅装置１４_ｎと放音装置１５_ｎとを具備する。なお、出力装置１３_ｎの２個以上の要素を一体に構成してもよい。例えば、遅延回路２３_ｎとＤ／Ａ変換回路２４_ｎと増幅装置１４_ｎとは一体の機器（信号受信器）として構成される。
【００３６】
遅延回路２３_ｎは、第１実施形態と同様に、接続端子Ｃ_ｎから供給される音データＹｂ_ｎを遅延時間τ_ｎだけ遅延させる。遅延回路２３_ｎの具体的な構成は、例えば、図４を参照して前述した構成である。第２実施形態においても、遅延回路２３_ｎの遅延時間τ_ｎは、周期Ｔ２を単位とする時間長（すなわち周期Ｔ２の整数倍の時間長）に設定される。したがって、第２実施形態においても第１実施形態と同様に、再生音の音質を劣化させることなく音データＹｂ_ｎの時間軸上の位置を微細に調整することが可能である。
【００３７】
Ｄ／Ａ変換回路２４_ｎは、第１実施形態と同様に、遅延回路２３_ｎによる遅延後の音データＹｂ_ｎをアナログの音響信号Ｚ_ｎに変換する。第１実施形態と同様に、増幅装置１４_ｎは音響信号Ｚ_ｎを増幅し、放音装置１５_ｎは、増幅後の音響信号Ｚ_ｎが表す音を再生する。
【００３８】
第２実施形態の制御装置３１は、第１実施形態と同様に、例えばＣＰＵ等の演算処理回路２１で構成される。第２実施形態の制御装置３１は、Ｎ個の出力装置１３_１〜１３_Ｎの各々における遅延回路２３_ｎに対して遅延時間τ_ｎを指示する。各遅延回路２３_ｎは、制御装置３１から指示された遅延時間τ_ｎだけ音データＹｂ_ｎを遅延させる。したがって、第２実施形態においても第１実施形態と同様に、接続端子Ｃ_ｎに接続される出力装置１３_ｎの遅延特性の影響を低減できるという利点がある。
【００３９】
なお、第１実施形態と同様に、制御装置３１による各遅延時間τ_ｎの設定には、記憶装置３２に記憶された図４の参照テーブルＲが使用される。制御装置３１が各遅延回路２３_ｎの遅延時間τ_ｎを設定する遅延制御処理（図５）、および、制御装置３１が参照テーブルＲを作成する事前測定処理（図６）の内容は、第１実施形態と同様である。
【００４０】
＜第３実施形態＞
図９は、第３実施形態の制御装置３１が遅延時間τ_ｎの設定（遅延制御処理）に使用する参照テーブルＲの模式図である。第３実施形態においては、放音装置１５_ｎに対する音響信号Ｚ_ｎの供給が開始されてから当該音響信号Ｚ_ｎに応じた放音を放音装置１５_ｎが実際に開始するまでの遅延時間（すなわち放音装置１５_ｎの遅延時間）が、Ｎ個の放音装置１５_１〜１５_Ｎにわたり相等しい場合を想定する。他方、増幅装置１４_ｎによる増幅の遅延時間は、Ｎ個の増幅装置１４_１〜１４_Ｎの各々について相違し得る。以上の事情を考慮して、第３実施形態の参照テーブルＲは、接続端子Ｃ_ｎと放音装置１５_ｎとの間に接続可能な増幅装置の型式毎に遅延時間ｔ０（ｔ０_ａ，ｔ０_ｂ，…）が登録されたデータテーブルである。遅延時間ｔ０は、第１実施形態と同様に、遅延時間τ_ｎの候補となる時間長であり、周期Ｔ２を単位とする時間長（すなわち周期Ｔ２の整数倍の時間長）に設定される。
【００４１】
第３実施形態の各単位回路Ｕ_ｎおよび各出力装置１３_ｎの構成は第１実施形態または第２実施形態と同様である。第３実施形態の制御装置３１は、増幅装置１４_ｎの型式に応じた遅延時間ｔ０を参照テーブルＲから検索し、当該遅延時間ｔ０を遅延時間τ_ｎとして遅延回路２３_ｎに設定する。
【００４２】
図１０は、第３実施形態の制御装置３１が参照テーブルＲを作成する事前測定処理のフローチャートであり、図１１は事前測定処理の説明図である。図１１に例示される通り、Ｎ個の増幅装置１４_１〜１４_Ｎの各々の出力端子が制御ユニット３０に接続された状態で事前測定処理が実行される。
【００４３】
図１１の状態において、制御装置３１は、図１０に例示される通り、事前測定用の音を表す測定データＱを音響処理装置２０のＮ個の単位回路Ｕ_１〜Ｕ_Ｎに対して共通に供給する（Ｓｃ１）。測定データＱの供給により各単位回路Ｕ_ｎから音響信号Ｚ_ｎが増幅装置１４_ｎに出力され、各増幅装置１４_ｎからは増幅後の音響信号Ｚ_ｎが出力される。制御装置３１は、増幅装置１４_ｎから出力されたＮチャンネルの音響信号Ｚ_１〜Ｚ_Ｎを取得する（Ｓｃ２）。
【００４４】
制御装置３１は、Ｎチャンネルの音響信号Ｚ_１〜Ｚ_Ｎの位相を相互に比較することで、単位回路Ｕ_ｎに対する音データＹａ_ｎの供給から増幅装置１４_ｎによる音響信号Ｚ_ｎの出力までの遅延時間がＮチャンネルにわたり所定の目標値となるように、チャンネル毎に遅延時間ｔ０を設定する（Ｓｃ３）。そして、制御装置３１は、各増幅装置１４_ｎの型式を特定し、Ｎチャンネルの各々について増幅装置１４_ｎの型式と遅延時間ｔ０との対応を参照テーブルＲに登録する（Ｓｃ４）。なお、各増幅装置１４_ｎの型式は、例えば増幅装置１４_ｎから取得可能な情報または利用者が入力した情報から特定される。
【００４５】
＜変形例＞
以上に例示した実施形態は多様に変形され得る。具体的な変形の態様を以下に例示する。以下の例示から任意に選択された２以上の態様を併合してもよい。
【００４６】
（１）第１実施形態においては、単位回路Ｕ_ｎが遅延回路２３_ｎおよびＤ／Ａ変換回路２４_ｎを含む構成を例示し、第２実施形態においては、出力装置１３_ｎが遅延回路２３_ｎおよびＤ／Ａ変換回路２４_ｎを含む構成を例示したが、第１実施形態と第２実施形態とを併合してもよい。具体的には、図１２に例示される通り、ＮチャンネルのうちのＮ１チャンネル（Ｎ１＜Ｎ）については、第１実施形態と同様に、遅延回路２３_ｎおよびＤ／Ａ変換回路２４_ｎが単位回路Ｕ_ｎに搭載される。他方、Ｎチャンネルのうち残余のＮ２チャンネル（Ｎ２＝Ｎ−Ｎ１）については、第２実施形態と同様に、遅延回路２３_ｎおよびＤ／Ａ変換回路２４_ｎが出力装置１３_ｎに搭載される。以上の構成においても、第１実施形態または第２実施形態と同様の効果が実現される。
【００４７】
（２）第１実施形態の事前測定処理においては、Ｎ個の放音装置１５_１〜１５_Ｎにそれぞれ対応するＮ個の収音装置１８_１〜１８_Ｎを設置したが、事前測定処理においてＮチャンネルの収音信号Ｐ_１〜Ｐ_Ｎを収録する方法は以上の例示に限定されない。例えば、Ｎ個の放音装置１５_１〜１５_Ｎの各々に対応した位置に１個の収音装置１８を順次に移動させることで、Ｎチャンネルの収音信号Ｐ_１〜Ｐ_Ｎを収録してもよい。すなわち、放音装置１５_ｎから距離δの位置に収音装置１８を配置して収音信号Ｐ_ｎを収録する処理が、Ｎ個の放音装置１５_１〜１５_Ｎの各々について時分割で順次に実行される。
【００４８】
（３）前述の各形態では、遅延時間τ_ｎを調整することで各出力装置１３_ｎによる放音のタイミングを合致させる場合を例示したが、各出力装置１３_ｎによる放音のタイミングの関係は以上の例示に限定されない。例えば、Ｎ個の出力装置１３_１〜１３_Ｎの各々による放音のタイミングが所定の時間ずつ相違するように、遅延回路２３_ｎの遅延時間τ_ｎをチャンネル毎に設定してもよい。以上の構成によれば、各遅延回路２３_ｎの遅延時間τ_ｎを調整することで、例えばＮ個の出力装置１３_１〜１３_Ｎの全体から放射される音波が伝播する方向を制御すること（すなわち音響空間内の音場制御）が可能である。
【００４９】
（４）前述の各形態では、チャンネル毎に１個の出力装置１３_ｎを接続端子Ｃ_ｎに接続したが、チャンネル毎に複数の出力装置１３_ｎを設置することも可能である。例えば、図１３に例示される通り、接続端子Ｃ_ｎに対して３個の出力装置１３_ｎ（１３_ｎ１，１３_ｎ２，１３_ｎ３）が接続される。図１３の各出力装置１３_ｎは、第２実施形態で例示した通り、遅延回路２３_ｎとＤ／Ａ変換回路２４_ｎと増幅装置１４_ｎと放音装置１５_ｎとを具備する。出力装置１３_ｎ１の遅延回路２３_ｎ１の入力端が接続端子Ｃ_ｎに接続される。出力装置１３_ｎ２の遅延回路２３_ｎ２の入力端は、例えば出力装置１３_ｎ１の遅延回路２３_ｎ１の出力端に接続され、出力装置１３_ｎ３の遅延回路２３_ｎ３の入力端は、例えば出力装置１３_ｎ２の遅延回路２３_ｎ２の出力端に接続される。各遅延回路２３_ｎ（１３_ｎ１，１３_ｎ２，１３_ｎ３）の遅延時間τ_ｎは、制御装置３１からの指示に応じて可変に設定される。図１３の構成においても前述の各形態と同様の効果が実現される。
【符号の説明】
【００５０】
１００…音響システム、１１…信号供給装置、１２…信号処理装置、１３_ｎ（１３_１〜１３_Ｎ）…出力装置、１４_ｎ（１４_１〜１４_Ｎ）…増幅装置、１５_ｎ（１５_１〜１５_Ｎ）…放音装置、２１…処理回路、Ｕ_ｎ（Ｕ_１〜Ｕ_Ｎ）…単位回路、２２_ｎ（２２_１〜２２_Ｎ）…パラレル／シリアル変換回路、２３_ｎ（２３_１〜２３_Ｎ）…遅延回路、２４_ｎ（２４_１〜２４_Ｎ）…Ｄ／Ａ変換回路、３０…制御ユニット、３１…制御装置、３２…記憶装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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