(57)【要約】【課題】ＺＶＳ動作が可能な力率改善回路を提供する。【解決手段】力率改善回路は、１以上の第１のアーム回路と、極性切り替えアームと、１以上の第２のアーム回路と、第１のノードと第２のノードとの間に接続された電流蓄積用インダクタと、第１から第６のスイッチ素子のスイッチング動作を制御する制御部と、を備える。制御部は、第１の入力端子に入力される入力電圧と閾値とを比較し、入力電圧が閾値よりも大きい場合には、第１のアーム回路と第２のアーム回路との間に位相差を設ける位相差制御を行い、入力電圧が閾値以下の場合には、第１のアーム回路と第２のアーム回路との間に位相差を設けない非位相差制御を行う。【選択図】図３
2019022396.tif 000002
【特許請求の範囲】
【請求項１】
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、
直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、
前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、
前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上の第１のアーム回路と、
前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアームと、
前記第１の入力端子と第２のノードとの間に接続された第２のインダクタ、前記第２のノードと前記第１の出力端子との間に接続された第５のスイッチ素子、及び、前記第２のノードと前記第２の出力端子との間に接続された第６のスイッチ素子を少なくとも有する１以上の第２のアーム回路と、
前記第１のノードと前記第２のノードとの間に接続された電流蓄積用インダクタと、
前記交流電圧の極性に応じて、前記第１のスイッチ素子から第６のスイッチ素子までのスイッチング動作を制御する制御部と、
を備え、
前記制御部は、
前記第１の入力端子に入力される入力電圧と閾値とを比較し、前記入力電圧が前記閾値よりも大きい場合には、前記第１のアーム回路と前記第２のアーム回路との間に位相差を設ける位相差制御を行い、前記入力電圧が前記閾値以下の場合には、前記第１のアーム回路と前記第２のアーム回路との間に位相差を設けない非位相差制御を行う、
ことを特徴とする力率改善回路。
【請求項２】
前記閾値は、前記第１の出力端子と前記第２の出力端子との間の出力電圧の２分の１である、
ことを特徴とする請求項１に記載の力率改善回路。
【請求項３】
前記制御部は、
前記位相差制御を行う場合には、前記位相差を予め定められた時間とする、
ことを特徴とする請求項１又は２に記載の力率改善回路。
【請求項４】
前記制御部は、
前記位相差制御を行う場合には、前記入力電圧が大きくなるほど、前記位相差を大きくする、
ことを特徴とする請求項１又は２に記載の力率改善回路。
【請求項５】
前記制御部は、
前記位相差制御を行う場合には、前記位相差を、前記入力電圧に正比例する時間とする、
ことを特徴とする請求項４に記載の力率改善回路。
【請求項６】
前記制御部は、
前記位相差制御を行う場合には、前記位相差を、
【数１】
2019022396.tif 000005
で計算する、
ことを特徴とする請求項５に記載の力率改善回路。
ｔｄｉｆｆは位相差時間、Ｖｉｎは入力電圧、Ｖｏｕｔは出力電圧、Ｃは第１から第６までのスイッチ素子の寄生容量、ＬＲは第１及び第２インダクタのインダクタンス。
【請求項７】
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上の第１のアーム回路と、前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアームと、前記第１の入力端子と第２のノードとの間に接続された第２のインダクタ、前記第２のノードと前記第１の出力端子との間に接続された第５のスイッチ素子、及び、前記第２のノードと前記第２の出力端子との間に接続された第６のスイッチ素子を少なくとも有する１以上の第２のアーム回路と、前記第１のノードと前記第２のノードとの間に接続された電流蓄積用インダクタと、前記交流電圧の極性に応じて、前記第１のスイッチ素子から第６のスイッチ素子までのスイッチング動作を制御する制御部と、を備える力率改善回路の制御方法であって、
前記制御部により、前記第１の入力端子に入力される入力電圧と閾値とを比較し、前記入力電圧が前記閾値よりも大きい場合には、前記第１のアーム回路と前記第２のアーム回路との間に位相差を設ける位相差制御を行い、前記入力電圧が前記閾値以下の場合には、前記第１のアーム回路と前記第２のアーム回路との間に位相差を設けない非位相差制御を行う、
ことを特徴とする、力率改善回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、力率改善回路及び力率改善回路の制御方法に関する。
【背景技術】
【０００２】
従来、インターリーブ方式の力率改善（Power  Factor  Correction）回路がある（例えば、特許文献１参照）。この従来の力率改善回路は、マスターアーム回路（第１のアーム回路と称されても良い）と、スレーブアーム回路（第２のアーム回路と称されても良い）と、極性切換アーム回路と、を備える。この従来の力率改善回路では、２つのインダクタの電流の位相がずれているので、一方のインダクタの電流が、他方のインダクタの電流を打ち消す方向に流れる。従って、入力コンデンサ及び出力コンデンサのリップル電流を低減できる。しかし、この従来の力率改善回路では、ＺＶＳ（Zero  Volt  Switching）動作が困難である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−２３６０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、ＺＶＳ動作が可能な力率改善回路及び力率改善回路の制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様の力率改善回路は、
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、
直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、
前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、
前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上の第１のアーム回路と、
前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアームと、
前記第１の入力端子と第２のノードとの間に接続された第２のインダクタ、前記第２のノードと前記第１の出力端子との間に接続された第５のスイッチ素子、及び、前記第２のノードと前記第２の出力端子との間に接続された第６のスイッチ素子を少なくとも有する１以上の第２のアーム回路と、
前記第１のノードと前記第２のノードとの間に接続された電流蓄積用インダクタと、
前記交流電圧の極性に応じて、前記第１のスイッチ素子から第６のスイッチ素子までのスイッチング動作を制御する制御部と、
を備え、
前記制御部は、
前記第１の入力端子に入力される入力電圧と閾値とを比較し、前記入力電圧が前記閾値よりも大きい場合には、前記第１のアーム回路と前記第２のアーム回路との間に位相差を設ける位相差制御を行い、前記入力電圧が前記閾値以下の場合には、前記第１のアーム回路と前記第２のアーム回路との間に位相差を設けない非位相差制御を行う、
ことを特徴とする。
【０００６】
前記力率改善回路において、
前記閾値は、前記第１の出力端子と前記第２の出力端子との間の出力電圧の２分の１である、
ことを特徴とする。
【０００７】
前記力率改善回路において、
前記制御部は、
前記位相差制御を行う場合には、前記位相差を予め定められた時間とする、
ことを特徴とする。
【０００８】
前記力率改善回路において、
前記制御部は、
前記位相差制御を行う場合には、前記入力電圧が大きくなるほど、前記位相差を大きくする、
ことを特徴とする。
【０００９】
前記力率改善回路において、
前記制御部は、
前記位相差制御を行う場合には、前記位相差を、前記入力電圧に正比例する時間とする、
ことを特徴とする。
【００１０】
前記力率改善回路において、
前記制御部は、
前記位相差制御を行う場合には、前記位相差を、
【数１】
2019022396.tif 000003
で計算する、
ことを特徴とする。
ｔｄｉｆｆは位相差時間、Ｖｉｎは入力電圧、Ｖｏｕｔは出力電圧、Ｃは第１から第６までのスイッチ素子の寄生容量、ＬＲは第１及び第２インダクタのインダクタンスである。
【００１１】
本発明の一態様の力率改善回路の制御方法は、
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上の第１のアーム回路と、前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアームと、前記第１の入力端子と第２のノードとの間に接続された第２のインダクタ、前記第２のノードと前記第１の出力端子との間に接続された第５のスイッチ素子、及び、前記第２のノードと前記第２の出力端子との間に接続された第６のスイッチ素子を少なくとも有する１以上の第２のアーム回路と、前記第１のノードと前記第２のノードとの間に接続された電流蓄積用インダクタと、前記交流電圧の極性に応じて、前記第１のスイッチ素子から第６のスイッチ素子までのスイッチング動作を制御する制御部と、を備える力率改善回路の制御方法であって、
前記制御部により、前記第１の入力端子に入力される入力電圧と閾値とを比較し、前記入力電圧が前記閾値よりも大きい場合には、前記第１のアーム回路と前記第２のアーム回路との間に位相差を設ける位相差制御を行い、前記入力電圧が前記閾値以下の場合には、前記第１のアーム回路と前記第２のアーム回路との間に位相差を設けない非位相差制御を行う、
ことを特徴とする。
【発明の効果】
【００１２】
本発明の一態様の力率改善回路及び力率改善回路の制御方法は、ＺＶＳ動作を可能にすることができるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】図１は、比較例の力率改善回路の回路構成を示す図である。
【図２】図２は、比較例の力率改善回路の動作波形の一例を示す図である。
【図３】図３は、第１の実施の形態の力率改善回路の回路構成を示す図である。
【図４】図４は、第１の実施の形態の力率改善回路の動作波形の一例を示す図である。
【図５】図５は、第２の実施の形態の力率改善回路の回路構成を示す図である。
【発明を実施するための形態】
【００１４】
以下に、本発明の力率改善回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
【００１５】
（第１の実施の形態）
以下、第１の実施の形態について説明するが、第１の実施の形態の理解の容易のため、先に比較例について説明する。
［比較例］
図１は、比較例の力率改善回路の回路構成を示す図である。力率改善回路１は、インターリーブ方式により、力率を改善する。力率改善回路１は、交流（例えば、５０Ｈｚ又は６０Ｈｚ）の入力電圧Ｖｉｎの供給を電源２から受けて、入力電圧Ｖｉｎより高い直流の出力電圧Ｖｏｕｔを負荷４に出力する、昇圧回路である。比較例では、入力電圧Ｖｉｎの実効値が２００Ｖであるとし、出力電圧Ｖｏｕｔの目標電圧が４００Ｖであるとする。つまり、力率改善回路１は、実効値２００Ｖの入力電圧Ｖｉｎの供給を受けて、４００Ｖの出力電圧Ｖｏｕｔを出力するものとする。
【００１６】
力率改善回路１は、入力電圧Ｖｉｎが供給される第１の入力端子１１及び第２の入力端子１２を含む。力率改善回路１は、入力電圧Ｖｉｎを検出する第１の電圧検出器１３を含む。第１の電圧検出器１３は、第１の入力端子１１と第２の入力端子１２との間に接続されている。
【００１７】
力率改善回路１は、出力電圧Ｖｏｕｔを出力する第１の出力端子１４及び第２の出力端子１５を含む。力率改善回路１は、出力電圧Ｖｏｕｔを平滑するための出力コンデンサＣ１を含む。出力コンデンサＣ１は、第１の出力端子１４と第２の出力端子１５との間に接続されている。また、力率改善回路１は、出力電圧Ｖｏｕｔを検出する第２の電圧検出器１６を含む。第２の電圧検出器１６は、第１の出力端子１４と第２の出力端子１５との間に接続されている。
【００１８】
第１の出力端子１４と第２の出力端子１５との間には、負荷４が、接続されている。負荷４は、出力電圧Ｖｏｕｔを異なる直流電圧に変換するＤＣ−ＤＣコンバータが例示されるが、これに限定されない。
【００１９】
力率改善回路１は、第１のインダクタＬ１を含む。第１のインダクタＬ１の一端は、第１の入力端子１１に接続されている。第１のインダクタＬ１の他端は、第１のノードＮ１に接続されている。また、力率改善回路１は、第２のインダクタＬ２を含む。第２のインダクタＬ２の一端は、第１の入力端子１１に接続されている。第２のインダクタＬ２の他端は、第２のノードＮ２に接続されている。
【００２０】
力率改善回路１は、第１及び第２のスイッチ素子（例えば、Ｎチャネル型電界効果トランジスタ（ＭＯＳＦＥＴ））Ｑ１及びＱ２を含む。第１のノードＮ１は、第１のスイッチ素子Ｑ１のソース−ドレイン経路を介して、第１の出力端子１４に接続されている。また、第１のノードＮ１は、第２のスイッチ素子Ｑ２のドレイン−ソース経路を介して、第２の出力端子１５に接続されている。
【００２１】
第１のインダクタＬ１、並びに、第１及び第２のスイッチ素子Ｑ１及びＱ２が、第１のアーム回路１７を構成する。
【００２２】
第１のアーム回路１７は、マスターアームと称されても良いし、スレーブアームと称されても良い。また、本実施の形態では、力率改善回路１が１個の第１のアーム回路１７を含むこととしたが、これに限定されない。力率改善回路１は、並列接続され、第１及び第２のゲートパルス信号Ｐ１及びＰ２で制御される、２個以上の第１のアーム回路１７を含んでいても良い。
【００２３】
また、第１のアーム回路１７は、ハイサイドの１個の第１のスイッチ素子Ｑ１を含んでいるが、これに限定されない。第１のアーム回路１７は、ソース−ドレイン経路が並列接続され、第１のゲートパルス信号Ｐ１で制御される、ハイサイドの２個以上のスイッチ素子を含んでいても良い。また、第１のアーム回路１７は、ローサイドの１個の第２のスイッチ素子Ｑ２を含んでいるが、これに限定されない。第１のアーム回路１７は、ソース−ドレイン経路が並列接続され、第２のゲートパルス信号Ｐ２で制御される、ローサイドの２個以上のスイッチ素子を含んでいても良い。ハイサイドのスイッチ素子の個数と、ローサイドのスイッチ素子の個数は、同数が好適である。
【００２４】
力率改善回路１は、第３及び第４のスイッチ素子Ｑ３及びＱ４を含む。第２の入力端子１２は、第３のスイッチ素子Ｑ３のソース−ドレイン経路を介して、第１の出力端子１４に接続されている。また、第２の入力端子１２は、第４のスイッチ素子Ｑ４のドレイン−ソース経路を介して、第２の出力端子１５に接続されている。
【００２５】
第３及び第４のスイッチ素子Ｑ３及びＱ４が、極性切り替えアーム回路１８を構成する。
【００２６】
極性切り替えアーム回路１８は、ハイサイドの１個の第３のスイッチ素子Ｑ３を含んでいるが、これに限定されない。極性切り替えアーム回路１８は、ソース−ドレイン経路が並列接続され、第３のゲートパルス信号Ｐ３で制御される、ハイサイドの２個以上のスイッチ素子を含んでいても良い。また、極性切り替えアーム回路１８は、ローサイドの１個の第４のスイッチ素子Ｑ４を含んでいるが、これに限定されない。極性切り替えアーム回路１８は、ソース−ドレイン経路が並列接続され、第４のゲートパルス信号Ｐ４で制御される、ローサイドの２個以上のスイッチ素子を含んでいても良い。ハイサイドのスイッチ素子の個数と、ローサイドのスイッチ素子の個数は、同数が好適である。
【００２７】
力率改善回路１は、第５及び第６のスイッチ素子Ｑ５及びＱ６を含む。第２のノードＮ２は、第５のスイッチ素子Ｑ５のソース−ドレイン経路を介して、第１の出力端子１４に接続されている。また、第２のノードＮ２は、第６のスイッチ素子Ｑ６のドレイン−ソース経路を介して、第２の出力端子１５に接続されている。
【００２８】
第２のインダクタＬ２、並びに、第５及び第６のスイッチ素子Ｑ５及びＱ６が、第２のアーム回路１９を構成する。
【００２９】
第２のアーム回路１９は、スレーブアームと称されても良いし、マスターアームと称されても良い。また、本実施の形態では、力率改善回路１が１個の第２のアーム回路１９を含むこととしたが、これに限定されない。力率改善回路１は、並列接続され、第５及び第６のゲートパルス信号Ｐ５及びＰ６で制御される、２個以上の第２のアーム回路１９を含んでいても良い。第２のアーム回路１９の個数と、第１のアーム回路１７の個数は、同数が好適である。
【００３０】
また、第２のアーム回路１９は、ハイサイドの１個の第５のスイッチ素子Ｑ５を含んでいるが、これに限定されない。第２のアーム回路１９は、ソース−ドレイン経路が並列接続され、第５のゲートパルス信号Ｐ５で制御される、ハイサイドの２個以上のスイッチ素子を含んでいても良い。また、第２のアーム回路１９は、ローサイドの１個の第６のスイッチ素子Ｑ６を含んでいるが、これに限定されない。第２のアーム回路１９は、ソース−ドレイン経路が並列接続され、第６のゲートパルス信号Ｐ６で制御される、ローサイドの２個以上のスイッチ素子を含んでいても良い。ハイサイドのスイッチ素子の個数と、ローサイドのスイッチ素子の個数は、同数が好適である。
【００３１】
第１の入力端子１１に入力される入力電流Ｉｉｎは、第１のアーム回路１７に流れる電流ＩＬ１と、第２のアーム回路１９に流れる電流ＩＬ２と、の和である。
【００３２】
なお、本実施の形態では、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までがＮチャネル型ＭＯＳＦＥＴであることとしたが、これに限定されない。第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までは、シリコンパワーデバイス、ＧａＮパワーデバイス、ＳｉＣパワーデバイス、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）などでも良い。
【００３３】
第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までは、第１の寄生ダイオード（ボディダイオード）Ｄ１から第６の寄生ダイオードＤ６までを、夫々有する。寄生ダイオードとは、ＭＯＳＦＥＴのバックゲートとソース及びドレインとの間のｐｎ接合である。第１の寄生ダイオードＤ１から第６の寄生ダイオードＤ６までは、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までのオフ時の過渡的な逆起電力を逃すためのフリーホイールダイオードとして利用可能である。
【００３４】
力率改善回路１は、電流蓄積用インダクタＬ３を有する。電流蓄積用インダクタＬ３の一端は、第１のノードＮ１に接続されている。電流蓄積用インダクタＬ３の他端は、第２のノードＮ２に接続されている。
【００３５】
電流蓄積用インダクタＬ３の断面積は、第１のインダクタＬ１の断面積及び第２のインダクタＬ２の断面積よりも小さく設定されていると好ましい。
【００３６】
電流蓄積用インダクタＬ３に流れる電流ＩＬ３の平均値は、第１のインダクタＬ１に流れる電流ＩＬ１の平均値及び第２のインダクタＬ２に流れる電流ＩＬ２の平均値よりも小さくなるように設定されていると好ましい。
【００３７】
電流蓄積用インダクタＬ３のインダクタンスは、第１のインダクタＬ１のインダクタンス及び第２のインダクタＬ２のインダクタンスよりも大きく設定されていると好ましい。
【００３８】
力率改善回路１は、制御部５０を含む。制御部５０は、ＣＰＵ（Central  Processing  Unit）とプログラムを利用して、実現可能である。
【００３９】
制御部５０は、入力電圧Ｖｉｎの極性に応じて、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までのゲート−ソース間の電圧を制御することにより、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までのスイッチング動作を制御する。制御部５０は、ＰＷＭ（Pulse  Width  Modulation）信号である、第１のゲートパルス信号Ｐ１から第６のゲートパルス信号Ｐ６までを、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までのゲートに、夫々出力する。なお、第１のゲートパルス信号Ｐ１から第６のゲートパルス信号Ｐ６までには、デッドタイムｔｄが設定されている。デッドタイムｔｄは、１ｎｓから１０ｎｓ程度が例示されるが、これに限定されない。
【００４０】
制御部５０は、出力電圧Ｖｏｕｔが目標電圧（４００Ｖ）になるように、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までを制御する。
【００４１】
制御部５０は、第１の電圧検出器１３で検出された入力電圧Ｖｉｎと、第２の電圧検出器１６で検出された出力電圧Ｖｏｕｔと、に基づいて、第１、第２、第５及び第６のゲートパルス信号Ｐ１、Ｐ２、Ｐ５及びＰ６の周波数（スイッチング周波数）と、オン時間Ｔｏｎと、第１のアーム回路１７と第２のアーム回路１９との位相差時間ｔｄｉｆｆと、を計算する。制御部５０は、計算した周波数と、オン時間Ｔｏｎと、位相差時間ｔｄｉｆｆと、に基づいて、第１、第２、第５及び第６のゲートパルス信号Ｐ１、Ｐ２、Ｐ５及びＰ６を、第１、第２、第５及び第６のスイッチ素子Ｑ１、Ｑ２、Ｑ５及びＱ６のゲートに、夫々出力する。
【００４２】
制御部５０の動作について、説明する。
【００４３】
制御部５０は、入力電圧Ｖｉｎの極性が正相である場合には、極性切り替えアーム回路１８内の第３のスイッチ素子Ｑ３をオフし且つ第４のスイッチ素子Ｑ４をオンする。
【００４４】
そして、制御部５０は、第３のスイッチ素子Ｑ３をオフし且つ第４のスイッチ素子Ｑ４をオンした状態で、第１及び第２のスイッチ素子Ｑ１及びＱ２を相補的にオン／オフを切り替えるように制御しつつ、第５及び第６のスイッチ素子Ｑ５及びＱ６を相補的にオン／オフを切り替えるように制御する。
【００４５】
例えば、制御部５０は、入力電圧Ｖｉｎが正相である場合において、第２、第４及び第６のスイッチ素子Ｑ２、Ｑ４及びＱ６をオンし且つ第１、第３及び第５のスイッチ素子Ｑ１、Ｑ３及びＱ５をオフした第１の状態から、第２のスイッチ素子Ｑ２をオフし且つ第１のスイッチ素子Ｑ１をオンした第２の状態に制御する。
【００４６】
さらに、制御部５０は、第２の状態に制御した後、第２の状態から、第６のスイッチ素子Ｑ６をオフした第３の状態に制御する。そして、制御部５０は、第３の状態に制御した後、第３の状態から、第５のスイッチ素子Ｑ５をオンした第４の状態に制御する。
【００４７】
また、制御部５０は、第４の状態に制御した後、第４の状態から、第１のスイッチ素子Ｑ１をオフした第５の状態に制御する。そして、制御部５０は、第５の状態に制御した後、第５の状態から、第２のスイッチ素子Ｑ２をオンした第６の状態に制御する。
【００４８】
また、制御部５０は、第６の状態に制御した後、第６の状態から、第５のスイッチ素子Ｑ５をオフした第７の状態に制御する。そして、制御部５０は、第７の状態に制御した後、第７の状態から、第６のスイッチ素子Ｑ６をオンした第８の状態に制御する。
【００４９】
また、制御部５０は、第８の状態に制御した後、第８の状態から、第２のスイッチ素子Ｑ２をオフした第９の状態に制御する。そして、制御部５０は、第９の状態に制御した後、第９の状態から、第１のスイッチ素子Ｑ１をオンした第１０の状態に制御する。
【００５０】
以上の制御により、入力電圧Ｖｉｎの極性が正相である場合には、電流ＩＬ１及びＩＬ２が、第４のスイッチ素子Ｑ４を介して、第２の入力端子１２に流れることとなる。
【００５１】
一方、制御部５０は、入力電圧Ｖｉｎの極性が逆相である場合には、極性切り替えアーム回路１８内の第３のスイッチ素子Ｑ３をオンし且つ第４のスイッチ素子Ｑ４をオフする。
【００５２】
そして、制御部５０は、第３のスイッチ素子Ｑ３をオンし且つ第４のスイッチ素子Ｑ４をオフした状態で、第１及び第２のスイッチ素子Ｑ１及びＱ２を相補的にオン／オフを切り替えるように制御しつつ、第５及び第６のスイッチ素子Ｑ５及びＱ６を相補的にオン／オフを切り替えるように制御する。
【００５３】
この制御により、入力電圧Ｖｉｎの極性が逆相である場合には、電流ＩＬ１及びＩＬ２が、第３のスイッチ素子Ｑ３を介して第１の入力端子１１に流れることとなる。
【００５４】
なお、入力電圧Ｖｉｎの極性が逆相である場合の、第１及び第２のスイッチ素子Ｑ１及びＱ２を相補的にオン／オフを切り替えるように制御しつつ、第５及び第６のスイッチ素子Ｑ５及びＱ６を相補的にオン／オフを切り替えるように制御する具体的な動作は、上述の入力電圧Ｖｉｎが正相である場合の第１の状態から第１０の状態までの制御と同様である。
【００５５】
図２は、比較例の力率改善回路の動作波形の一例を示す図である。図２は、入力電圧Ｖｉｎの極性が正相である場合の、力率改善回路１の動作波形の一例を示す図である。
【００５６】
制御部５０は、入力電圧Ｖｉｎが正相である場合において、第２、第４及び第６のスイッチ素子Ｑ２、Ｑ４及びＱ６をオンし且つ第１、第３及び第５のスイッチ素子Ｑ１、Ｑ３及びＱ５をオフした第１の状態に制御する。
【００５７】
次に、制御部５０は、タイミングｔ１において、第２のスイッチ素子Ｑ２をオフする。次に、制御部５０は、タイミングｔ１からデッドタイムｔｄ経過後のタイミングｔ２において、第１のスイッチ素子Ｑ１をオンした第２の状態に制御する。このとき、第２のスイッチ素子Ｑ２のドレイン−ソース間電圧ＶｄｓＱ２が出力電圧Ｖｏｕｔ相当になる。
【００５８】
次に、制御部５０は、タイミングｔ３において、第２の状態から、第６のスイッチ素子Ｑ６をオフした第３の状態に制御する。このとき、第６のスイッチ素子Ｑ６のドレイン−ソース間電圧ＶｄｓＱ６が出力電圧Ｖｏｕｔ相当になる。
【００５９】
これにより、電流蓄積用インダクタＬ３には、タイミングｔ２からタイミングｔ３までの期間に、出力電圧Ｖｏｕｔ相当の電圧ＶＬ３が印加され、電流蓄積用インダクタＬ３に電流ＩＬ３が蓄積される。このとき、電流蓄積用インダクタＬ３が寄生ダイオードＤ５の寄生容量を放電し、第５のスイッチ素子Ｑ５のドレイン−ソース間電圧が０Ｖになる。
【００６０】
これにより、第５のスイッチ素子Ｑ５のＺＶＳ動作が可能になる。
【００６１】
次に、制御部５０は、タイミングｔ３からデッドタイムｔｄ経過後のタイミングｔ４において、第５のスイッチ素子Ｑ５をオンした第４の状態に制御する。このとき、電流蓄積用インダクタＬ３が第１のスイッチ素子Ｑ１及び第５のスイッチ素子Ｑ５を介して短絡されるので、電流蓄積用インダクタＬ３の電流ＩＬ３が保持される。
【００６２】
タイミングｔ２からタイミングｔ４までの期間が、第１のアーム回路１７と第２のアーム回路１９との間の位相差時間ｔｄｉｆｆである。
【００６３】
次に、制御部５０は、タイミングｔ５において、第４の状態から、第１のスイッチ素子Ｑ１をオフした第５の状態に制御する。このとき、電流蓄積用インダクタＬ３が寄生ダイオードＤ２の寄生容量を放電し、第２のスイッチ素子Ｑ２のドレイン−ソース間電圧ＶｄｓＱ２が０Ｖになる。
【００６４】
これにより、第２のスイッチ素子Ｑ２のＺＶＳ動作が可能になる。
【００６５】
タイミングｔ２からタイミングｔ５までの期間が、オン時間Ｔｏｎである。
【００６６】
次に、制御部５０は、タイミングｔ５からデッドタイムｔｄ経過後のタイミングｔ６において、第２のスイッチ素子Ｑ２をオンした第６の状態に制御する。
【００６７】
次に、制御部５０は、タイミングｔ７において、第６の状態から、第５のスイッチ素子Ｑ５をオフした第７の状態に制御する。これにより、電流蓄積用インダクタＬ３には、タイミングｔ６からタイミングｔ７までの期間に、第３の状態と逆方向の出力電圧Ｖｏｕｔ相当の電圧が印加され、電流蓄積用インダクタＬ３に電流ＩＬ３が蓄積される。このとき、電流蓄積用インダクタＬ３が寄生ダイオードＤ６の寄生容量を放電し、第６のスイッチ素子Ｑ６のドレイン−ソース間電圧ＶｄｓＱ６が０Ｖになる。
【００６８】
これにより、第６のスイッチ素子Ｑ６のＺＶＳ動作が可能になる。
【００６９】
次に、制御部５０は、タイミングｔ７からデッドタイムｔｄ経過後のタイミングｔ８において、第７の状態から、第６のスイッチ素子Ｑ６をオンした第８の状態に制御する。このとき、電流蓄積用インダクタＬ３が第２のスイッチ素子Ｑ２及び第６のスイッチ素子Ｑ６を介して短絡され、電流蓄積用インダクタＬ３の電流が保持される。
【００７０】
次に、制御部５０は、タイミングｔ９において、第８の状態から、第２のスイッチ素子Ｑ２をオフした第９の状態に制御する。このとき、電流蓄積用インダクタＬ３が寄生ダイオードＤ１の寄生容量を放電し、第１のスイッチ素子Ｑ１のドレイン−ソース間電圧ＶｄｓＱ１が０Ｖになる。
【００７１】
これにより、第１のスイッチ素子Ｑ１のＺＶＳ動作が可能になる。
【００７２】
次に、制御部５０は、タイミングｔ９からデッドタイムｔｄ経過後のタイミングｔ１０において、第９の状態から、第１のスイッチ素子Ｑ１をオンした第１０の状態に制御する。
【００７３】
制御部５０は、以降同様の制御を実行する。
【００７４】
なお、第２のスイッチ素子Ｑ２を制御するための第２のゲートパルス信号Ｐ２の位相と、第６のスイッチ素子Ｑ６を制御するための第６のゲートパルス信号Ｐ６の位相とは、位相差時間ｔｄｉｆｆだけずれている。同様に、第１のスイッチ素子Ｑ１を制御するための第１のゲートパルス信号Ｐ１の位相と、第５のスイッチ素子Ｑ５を制御するための第５のゲートパルス信号Ｐ５の位相とは、位相差時間ｔｄｉｆｆだけずれている。
【００７５】
力率改善回路１は、第１のノードＮ１と第２のノードＮ２との間に接続された、電流蓄積用インダクタＬ３を備える。電流蓄積用インダクタＬ３が、第１のスイッチ素子Ｑ１、第２のスイッチ素子Ｑ２、第５のスイッチ素子Ｑ５、又は、第６のスイッチ素子Ｑ６がオフの時に、これらのスイッチ素子Ｑの寄生ダイオードＤの寄生容量を放電する。従って、第１のスイッチ素子Ｑ１、第２のスイッチ素子Ｑ２、第５のスイッチ素子Ｑ５、及び、第６のスイッチ素子Ｑ６のＺＶＳ動作が可能になる。
【００７６】
しかし、力率改善回路１では、電流蓄積用インダクタＬ３に電流ＩＬ３が流れる。この電流ＩＬ３により、電流蓄積用インダクタＬ３及び各スイッチ素子Ｑの導通損、並びに、電流蓄積用インダクタＬ３の鉄損が発生する。これらの損失を抑制することが望ましい。
【００７７】
［第１の実施の形態］
第１の実施の形態の力率改善回路は、電流蓄積用インダクタＬ３及び各スイッチ素子Ｑの導通損、並びに、電流蓄積用インダクタＬ３の鉄損を抑制するために、位相差制御と、非位相差制御と、を切り替えて実行する。位相差制御は、第１のアーム回路１７と第２のアーム回路１９との間に位相差を設ける制御である。非位相差制御は、第１のアーム回路１７と第２のアーム回路１９との間に位相差を設けない制御である。
【００７８】
図３は、第１の実施の形態の力率改善回路の回路構成を示す図である。なお、比較例と同じ構成要素には、同じ参照符号を付して、説明を省略する。
【００７９】
第１の実施の形態の力率改善回路１Ａは、比較例の制御部５０に代えて、制御部５０Ａを備える。制御部５０Ａは、閾値記憶部５１と、判定部５２と、位相差計算部５３と、駆動部５４と、を含む。
【００８０】
閾値記憶部５１は、位相差制御と非位相差制御のどちらを行うか、を判定するための、電圧の閾値Ｖｔｈを記憶する。閾値Ｖｔｈは、有線通信又は無線通信経由で書き換え可能であっても良い。本実施の形態では、Ｖｔｈ＝１／２・Ｖｏｕｔとするが、これに限定されない。Ｖｔｈ≦１／２・Ｖｏｕｔであれば良い。
【００８１】
再び図３を参照すると、判定部５２は、入力電圧Ｖｉｎと、閾値Ｖｔｈと、を比較する。判定部５２は、入力電圧Ｖｉｎが閾値Ｖｔｈより大きい場合は、位相差制御を駆動部５４に行わせるための、ローレベルの判定信号Ｓ１を駆動部５４に出力する。一方、判定部５２は、入力電流Ｉｉｎが選択した閾値以下の場合には、非位相差制御を駆動部５４に行わせるための、ハイレベルの判定信号Ｓ１を駆動部５４に出力する。
【００８２】
位相差計算部５３は、判定信号Ｓ１がローレベルである場合、即ち位相差制御を行う場合に、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔに基づいて、位相差時間ｔｄｉｆｆを計算して、駆動部５４に出力する。
【００８３】
位相差計算部５３は、入力電圧Ｖｉｎが大きくなるほど、力率改善のために、位相差時間ｔｄｉｆｆを大きくすることが好ましい。また、位相差計算部５３は、力率改善のために、位相差時間ｔｄｉｆｆを、入力電圧Ｖｉｎに正比例する時間とすることが好ましい。
【００８４】
例えば、位相差計算部５３は、次の式（１）で位相差時間ｔｄｉｆｆを計算すると好ましい。但し、これに限定されない。
【００８５】
【数２】
2019022396.tif 000004
【００８６】
式（１）において、Ｃは、第１の寄生ダイオードＤ１から第６の寄生ダイオードＤ６までの寄生容量である。ＬＲは、第１のインダクタＬ１及び第２のインダクタＬ２のインダクタンスである。
【００８７】
駆動部５４は、位相差制御及び非位相差制御のいずれの場合にも、出力電圧Ｖｏｕｔが目標電圧（４００Ｖ）になるように、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までを制御する。
【００８８】
駆動部５４は、位相差制御及び非位相差制御のいずれの場合にも、入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔと、に基づいて、第１、第２、第５及び第６のゲートパルス信号Ｐ１、Ｐ２、Ｐ５及びＰ６の周波数（スイッチング周波数）と、オン時間Ｔｏｎと、を計算する。駆動部５４は、計算した周波数と、オン時間Ｔｏｎと、位相差計算部５３で計算された位相差時間ｔｄｉｆｆと、に基づいて、第１、第２、第５及び第６のゲートパルス信号Ｐ１、Ｐ２、Ｐ５及びＰ６を、第１、第２、第５及び第６のスイッチ素子Ｑ１、Ｑ２、Ｑ５及びＱ６のゲートに、夫々出力する。
【００８９】
制御部５０Ａの位相差制御の制御動作は、比較例の制御部５０と同様であるので、説明を省略する。
【００９０】
制御部５０Ａの非位相差制御の制御動作について、説明する。
【００９１】
第１のアーム回路１７及び第２のアーム回路１９は、昇圧チョッパ回路と同様の回路構成を有する。従って、力率改善回路１は、非位相差制御の場合には、昇圧チョッパ回路と同様の動作を行う。
【００９２】
具体的には、制御部５０Ａは、入力電圧Ｖｉｎの極性が正相である場合には、極性切り替えアーム回路１８内の第３のスイッチ素子Ｑ３をオフし且つ第４のスイッチ素子Ｑ４をオンする。
【００９３】
そして、制御部５０Ａは、第３のスイッチ素子Ｑ３をオフし且つ第４のスイッチ素子Ｑ４をオンした状態で、第１及び第５のスイッチ素子Ｑ１及びＱ５と、第２及び第６のスイッチ素子Ｑ２及びＱ６と、を相補的にオン／オフを切り替えるように制御する。
【００９４】
例えば、制御部５０Ａは、入力電圧Ｖｉｎが正相である場合において、第２、第４及び第６のスイッチ素子Ｑ２、Ｑ４及びＱ６をオンし且つ第１、第３及び第５のスイッチ素子Ｑ１、Ｑ３及びＱ５をオフした第１の状態から、第２及び第６のスイッチ素子Ｑ２及びＱ６をオフし且つ第１及び第５のスイッチ素子Ｑ１及びＱ５をオンした第２の状態に制御する。
【００９５】
さらに、制御部５０Ａは、第２の状態に制御した後、第２の状態から、第１及び第５のスイッチ素子Ｑ１及びＱ５をオフした第３の状態に制御する。
【００９６】
そして、制御部５０Ａは、第３の状態に制御した後、第３の状態から、第２及び第６のスイッチ素子Ｑ２及びＱ６をオンした第４の状態に制御する。
【００９７】
また、制御部５０Ａは、第４の状態に制御した後、第４の状態から、第２及び第６のスイッチ素子Ｑ２及びＱ６をオフした第５の状態に制御する。
【００９８】
以上の制御により、入力電圧Ｖｉｎの極性が正相である場合には、電流ＩＬ１及び電流ＩＬ２が、第４のスイッチ素子Ｑ４を介して、第２の入力端子１２に流れることとなる。
【００９９】
一方、制御部５０Ａは、入力電圧Ｖｉｎの極性が逆相である場合には、極性切り替えアーム回路１８内の第３のスイッチ素子Ｑ３をオンし且つ第４のスイッチ素子Ｑ４をオフする。
【０１００】
そして、制御部５０は、第３のスイッチ素子Ｑ３をオンし且つ第４のスイッチ素子Ｑ４をオフした状態で、第１及び第５のスイッチ素子Ｑ１及びＱ５と、第２及び第６のスイッチ素子Ｑ２及びＱ６と、を相補的にオン／オフを切り替えるように制御する。
【０１０１】
この制御により、入力電圧Ｖｉｎの極性が逆相である場合には、電流ＩＬ１及び電流ＩＬ２が、第３のスイッチ素子Ｑ３を介して第１の入力端子１１に流れることとなる。
【０１０２】
なお、入力電圧Ｖｉｎの極性が逆相である場合の、第１及び第５のスイッチ素子Ｑ１及びＱ５と、第２及び第６のスイッチ素子Ｑ２及びＱ６と、を相補的にオン／オフを切り替えるように制御する具体的な動作は、上述の入力電圧Ｖｉｎが正相である場合の第１の状態から第５の状態までの制御と同様である。
【０１０３】
力率改善回路１Ａの第１のアーム回路１７では、第１のスイッチ素子Ｑ１及び第２のスイッチ素子Ｑ２がオフの期間において、第１のインダクタＬ１と寄生ダイオードＤ２の寄生容量Ｃとで構成されるＬＣ直列回路が自由振動する。自由振動の際、第１のノードＮ１の中心電圧はＶｉｎであり、電圧振幅は（Ｖｏｕｔ−Ｖｉｎ）である。第２のアーム回路１９も、第１のアーム回路１７と同様である。
【０１０４】
Ｖｉｎ≦１／２・Ｖｏｕｔである期間について、検討する。この期間では、第２のスイッチ素子Ｑ２のドレイン−ソース間電圧ＶｄｓＱ２は、自由振動電圧の逆相側で、０Ｖに至る。従って、力率改善回路１Ａは、電流蓄積用インダクタＬ３の電流ＩＬ３に依らずに、第２のスイッチ素子Ｑ２のＺＶＳ動作が可能になる。また、第１のスイッチ素子Ｑ１のドレイン−ソース間電圧ＶｄｓＱ１は、自由振動電圧の正相側で、０Ｖに至る。従って、力率改善回路１Ａは、電流蓄積用インダクタＬ３の電流ＩＬ３に依らずに、第１のスイッチ素子Ｑ１のＺＶＳ動作が可能になる。第２のアーム回路１９も、第１のアーム回路１７と同様である。
【０１０５】
そこで、制御部５０Ａは、Ｖｉｎ≦１／２・Ｖｏｕｔである期間においては、第１のアーム回路１７と第２のアーム回路１９との間の位相差時間ｔｄｉｆｆを０ｎｓにする。即ち、制御部５０Ａは、Ｖｉｎ≦１／２・Ｖｏｕｔの期間においては、第１のアーム回路１７と第２のアーム回路１９との間に位相差を設けない、非位相差制御を行う。
【０１０６】
第１のアーム回路１７と第２のアーム回路１９との間の位相差時間ｔｄｉｆｆが０ｎｓであれば、電流蓄積用インダクタＬ３の両端の電位が同じになる。つまり、電流蓄積用インダクタＬ３の両端間の電圧ＶＬ３が０Ｖになる。従って、電流蓄積用インダクタＬ３に電流ＩＬ３が流れない。これにより、力率改善回路１Ａは、電流蓄積用インダクタＬ３及び各スイッチ素子Ｑの導通損、並びに、電流蓄積用インダクタＬ３の鉄損を抑制できる。
【０１０７】
Ｖｉｎ＞１／２・Ｖｏｕｔである期間について、検討する。この期間では、第２のスイッチ素子Ｑ２のドレイン−ソース間電圧ＶｄｓＱ２は、自由振動電圧の逆相側で、０Ｖに至らない。第２のアーム回路１９も、第１のアーム回路１７と同様である。
【０１０８】
そこで、制御部５０Ａは、Ｖｉｎ＞１／２・Ｖｏｕｔの期間においては、第１のアーム回路１７と第２のアーム回路１９との間の位相差時間ｔｄｉｆｆを０ｎｓより大きい値にする。即ち、制御部５０Ａは、Ｖｉｎ＞１／２・Ｖｏｕｔの期間においては、位相差制御を行う。これにより、電流蓄積用インダクタＬ３が、第１のスイッチ素子Ｑ１、第２のスイッチ素子Ｑ２、第５のスイッチ素子Ｑ５、又は、第６のスイッチ素子Ｑ６がオフの時に、これらのスイッチ素子Ｑの寄生ダイオードＤの寄生容量を放電する。従って、力率改善回路１Ａは、第１のスイッチ素子Ｑ１、第２のスイッチ素子Ｑ２、第５のスイッチ素子Ｑ５、及び、第６のスイッチ素子Ｑ６のＺＶＳ動作が可能になる。
【０１０９】
なお、本実施の形態では、Ｖｔｈ＝１／２・Ｖｏｕｔとしたが、これに限定されない。Ｖｔｈ≦１／２・Ｖｏｕｔであれば良い。
【０１１０】
図４は、第１の実施の形態の力率改善回路の動作波形の一例を示す図である。閾値Ｖｔｈが大きいほど、位相差制御を行わない非位相差制御期間７１及び７３が長くなり、位相差制御を行う位相差制御期間７２が短くなる。従って、閾値Ｖｔｈが大きいほど、電流蓄積用インダクタＬ３及び各スイッチ素子Ｑの導通損、並びに、電流蓄積用インダクタＬ３の鉄損を抑制できる。従って、閾値Ｖｔｈは、Ｖｔｈ≦１／２・Ｖｏｕｔの範囲内で最大である、Ｖｔｈ＝１／２・Ｖｏｕｔとすることが好ましい。本実施の形態では、出力電圧Ｖｏｕｔが４００Ｖであるので、閾値Ｖｔｈは２００Ｖとすることが好ましい。
【０１１１】
なお、本実施の形態では、力率改善回路１Ａが、閾値記憶部５１及び判定部５２を備え、判定部５２が、判定信号Ｓ１を駆動部５４に出力することとした。しかしながら、力率改善回路１Ａが、閾値記憶部５１及び判定部５２を備えず、判定信号Ｓ１が外部回路から駆動部５４に供給されることとしても良い。これにより、力率改善回路１Ａは、制御部５０Ａの制御負荷を抑制できる。
【０１１２】
また、力率改善回路１Ａは、位相差制御と非位相差制御との切り替わり目において、１ｍｓ程度であれば、制御動作を停止することが許容できる。
【０１１３】
（第２の実施の形態）
図５は、第２の実施の形態の力率改善回路の回路構成を示す図である。なお、比較例又は第１の実施の形態と同じ構成要素には、同じ参照符号を付して、説明を省略する。
【０１１４】
力率改善回路１Ｂは、第１の実施の形態の制御部５０Ａに代えて、制御部５０Ｂを含む。制御部５０Ｂは、位相差計算部５３（図３参照）に代えて、位相差記憶部５６を含む。
【０１１５】
位相差記憶部５６は、位相差制御を行う場合の、予め定められた位相差時間ｔｄｉｆｆを記憶する。位相差時間ｔｄｉｆｆは、有線通信又は無線通信経由で書き換え可能であっても良い。位相差時間ｔｄｉｆｆは、３００ｎｓが例示されるが、これに限定されない。
【０１１６】
比較例の力率改善回路１のように、全期間において位相差制御を行う場合について、検討する。入力電圧Ｖｉｎのゼロクロス付近では、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに昇圧する昇圧幅が大きいので、スイッチング周波数を高くする必要がある。スイッチング周波数が高いと、オン時間Ｔｏｎが取り得る上限値が小さい。オン時間Ｔｏｎの取り得る上限値が小さいと、位相差時間ｔｄｉｆｆの取り得る上限値が小さい。従って、入力電圧Ｖｉｎのゼロクロス付近での位相差時間ｔｄｉｆｆを全期間において使用して、位相差制御を行うこととすると、入力電圧Ｖｉｎのピーク付近での力率改善効果が好適に得られない。
【０１１７】
一方、力率改善回路１Ｂのように、位相差制御期間７２だけで位相差制御を行う場合について、検討する。入力電圧Ｖｉｎの閾値Ｖｔｈ付近では、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに昇圧する昇圧幅が、ゼロクロス付近と比較して小さいので、スイッチング周波数を低くできる。スイッチング周波数が低いと、オン時間Ｔｏｎが取り得る上限値が大きい。オン時間Ｔｏｎの取り得る上限値が大きいと、位相差時間ｔｄｉｆｆの取り得る上限値が大きい。従って、入力電圧Ｖｉｎの閾値Ｖｔｈ付近での位相差時間ｔｄｉｆｆを、位相差制御期間７２において使用して、位相差制御を行うこととしても、入力電圧Ｖｉｎのピーク付近での力率改善効果が好適に得られる。
【０１１８】
そこで、力率改善回路１Ｂは、位相差制御を行う場合に、予め定められた位相差時間ｔｄｉｆｆを利用する。これにより、力率改善回路１Ｂは、位相差時間ｔｄｉｆｆの計算負荷を抑制でき、制御部５０Ｂの制御負荷を抑制できる。
【０１１９】
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１２０】
１、１Ａ、１Ｂ  力率改善回路
２  電源
４  負荷
１１  第１の入力端子
１２  第２の入力端子
１３  第１の電圧検出器
１４  第１の出力端子
１５  第２の出力端子
１６  第２の電圧検出器
１７  第１のアーム回路
１８  極性切り替えアーム回路
１９  第２のアーム回路
５０、５０Ａ、５０Ｂ  制御部
５１  閾値記憶部
５２  判定部
５３  位相差計算部
５４  駆動部
５６  位相差記憶部
Ｌ１  第１のインダクタ
Ｌ２  第２のインダクタ
Ｑ１  第１のスイッチ素子
Ｑ２  第２のスイッチ素子
Ｑ３  第３のスイッチ素子
Ｑ４  第４のスイッチ素子
Ｑ５  第５のスイッチ素子
Ｑ６  第６のスイッチ素子
Ｃ１  出力コンデンサ
Ｎ１  第１のノード
Ｎ２  第２のノード
【図１】
2019022396.tif 000006
【図２】
2019022396.tif 000007
【図３】
2019022396.tif 000008
【図４】
2019022396.tif 000009
【図５】
2019022396.tif 000010