(57)【要約】【課題】電力効率改善を図ることが可能な力率改善回路を提供する。【解決手段】力率改善回路は、第１のインダクタ、第１のスイッチ素子、及び、第２のスイッチ素子を少なくとも有する１以上の第１のアーム回路と、第３のスイッチ素子、及び、第４のスイッチ素子を少なくとも有する極性切り替えアームと、第２のインダクタ、第５のスイッチ素子、及び、第６のスイッチ素子を少なくとも有する１以上の第２のアーム回路と、第１から第６のスイッチ素子のスイッチング動作を制御する制御部と、を備える。制御部は、入力電流が閾値よりも大きい場合には、第１アーム回路及び第２アーム回路の両方を動作させるダブルアーム制御を行い、入力電流が閾値以下の場合には、第１アーム回路だけを動作させるシングルアーム制御を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、
直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、
前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、
前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上の第１のアーム回路と、
前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアームと、
前記第１の入力端子と第２のノードとの間に接続された第２のインダクタ、前記第２のノードと前記第１の出力端子との間に接続された第５のスイッチ素子、及び、前記第２のノードと前記第２の出力端子との間に接続された第６のスイッチ素子を少なくとも有する１以上の第２のアーム回路と、
前記交流電圧の極性に応じて、前記第１のスイッチ素子から第６のスイッチ素子までのスイッチング動作を制御する制御部と、
を備え、
前記制御部は、
前記第１の入力端子に入力される入力電流と閾値とを比較し、前記入力電流が前記閾値よりも大きい場合には、前記第１のアーム回路及び前記第２のアーム回路の両方を動作させるダブルアーム制御を行い、前記入力電流が前記閾値以下の場合には、前記第１のアーム回路だけを動作させるシングルアーム制御を行う、
ことを特徴とする、力率改善回路。
【請求項２】
前記制御部は、
前記シングルアーム制御を行うシングルアーム制御期間における、前記第１のスイッチ素子及び前記第２のスイッチ素子のオン時間を、前記シングルアーム制御期間において前記ダブルアーム制御を行うと仮定した場合の、前記第１のスイッチ素子及び前記第２のスイッチ素子のオン時間の２倍にする、
ことを特徴とする、請求項１に記載の力率改善回路。
【請求項３】
前記制御部は、
前記交流電圧の瞬時電圧と、前記ダブルアーム制御を行う場合の前記第１のスイッチ素子及び前記第２のスイッチ素子のオン時間と、に基づいて、前記入力電流のピーク値を計算し、
前記入力電流のピーク値と、予め定められた係数と、の積により、前記閾値を計算する、
ことを特徴とする、請求項１又は２に記載の力率改善回路。
【請求項４】
前記係数は、０．５である、
ことを特徴とする、請求項３に記載の力率改善回路。
【請求項５】
前記制御部は、
前記入力電流のピーク値と、予め定められた複数の係数の各々と、の積により、複数の前記閾値を計算し、
前記直流電圧の値に応じて、複数の前記閾値の内の１つを選択する、
ことを特徴とする、請求項３に記載の力率改善回路。
【請求項６】
前記制御部は、
前記直流電圧が予め定められた電圧閾値よりも大きい場合には、複数の前記閾値の内の第１の閾値を選択し、前記直流電圧が予め定められた電圧閾値以下の場合には、複数の前記閾値の内の、前記第１の閾値よりも小さい第２の閾値を選択する、
ことを特徴とする、請求項５に記載の力率改善回路。
【請求項７】
前記制御部は、
前記交流電圧の極性が正極性であり且つ前記シングルアーム制御を行う場合には、前記第１のアーム回路だけを動作させ、前記交流電圧の極性が逆極性であり且つ前記シングルアーム制御を行う場合には、前記第２のアーム回路だけを動作させる、
ことを特徴とする、請求項１から６のいずれか１項に記載の力率改善回路。
【請求項８】
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上の第１のアーム回路と、前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアームと、前記第１の入力端子と第２のノードとの間に接続された第２のインダクタ、前記第２のノードと前記第１の出力端子との間に接続された第５のスイッチ素子、及び、前記第２のノードと前記第２の出力端子との間に接続された第６のスイッチ素子を少なくとも有する１以上の第２のアーム回路と、前記交流電圧の極性に応じて、前記第１のスイッチ素子から第６のスイッチ素子までのスイッチング動作を制御する制御部と、を備える力率改善回路の制御方法であって、
前記制御部により、前記第１の入力端子に入力される入力電流と閾値とを比較し、前記入力電流が前記閾値よりも大きい場合には、前記第１のアーム回路及び前記第２のアーム回路の両方を動作させるダブルアーム制御を行い、前記入力電流が前記閾値以下の場合には、前記第１のアーム回路だけを動作させるシングルアーム制御を行う、
ことを特徴とする、力率改善回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、力率改善回路及び力率改善回路の制御方法に関する。
【背景技術】
【０００２】
従来、インターリーブ方式の力率改善（Power  Factor  Correction）回路がある（例えば、特許文献１参照）。この従来の力率改善回路は、マスターアーム回路（第１のアーム回路と称されても良い）と、スレーブアーム回路（第２のアーム回路と称されても良い）と、極性切換アーム回路と、を備える。この従来の力率改善回路では、２つのインダクタの電流の位相がずれているので、一方のインダクタの電流が、他方のインダクタの電流を打ち消す方向に流れる。従って、入力コンデンサ及び出力コンデンサのリップル電流を低減できる。
【０００３】
しかし、入力電圧のゼロクロス付近では、以下のような事情がある。各インダクタの電流が小さいので、２つのインダクタの電流が互いに打ち消し合うメリットが小さい。従って、入力コンデンサ及び出力コンデンサのリップル電流を低減するメリットが小さい。
【０００４】
一方、電圧昇圧量が大きく、スイッチ素子を短い周期でスイッチングさせる必要がある。従って、制御負担が大きいというデメリットがある。
【０００５】
また、スイッチ素子を短い周期でスイッチングさせるので、スイッチ素子のスイッチング損失及びゲート駆動損失の絶対量が多い。加えて、入力電圧のゼロクロス付近は、変換電力が小さい領域である。従って、変換電力に対する、スイッチ素子のスイッチング損失及びゲート駆動損失の割合が高い。よって、電力効率が低下するというデメリットがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１５−２３６０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、電力効率改善を図ることが可能な力率改善回路及び力率改善回路の制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様の力率改善回路は、
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、
直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、
前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、
前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上の第１のアーム回路と、
前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアームと、
前記第１の入力端子と第２のノードとの間に接続された第２のインダクタ、前記第２のノードと前記第１の出力端子との間に接続された第５のスイッチ素子、及び、前記第２のノードと前記第２の出力端子との間に接続された第６のスイッチ素子を少なくとも有する１以上の第２のアーム回路と、
前記交流電圧の極性に応じて、前記第１のスイッチ素子から第６のスイッチ素子までのスイッチング動作を制御する制御部と、
を備え、
前記制御部は、
前記第１の入力端子に入力される入力電流と閾値とを比較し、前記入力電流が前記閾値よりも大きい場合には、前記第１のアーム回路及び前記第２のアーム回路の両方を動作させるダブルアーム制御を行い、前記入力電流が前記閾値以下の場合には、前記第１のアーム回路だけを動作させるシングルアーム制御を行う、
ことを特徴とする。
【０００９】
前記力率改善回路において、
前記制御部は、
前記シングルアーム制御を行うシングルアーム制御期間における、前記第１のスイッチ素子及び前記第２のスイッチ素子のオン時間を、前記シングルアーム制御期間において前記ダブルアーム制御を行うと仮定した場合の、前記第１のスイッチ素子及び前記第２のスイッチ素子のオン時間の２倍にする、
ことを特徴とする。
【００１０】
前記力率改善回路において、
前記制御部は、
前記交流電圧の瞬時電圧と、前記ダブルアーム制御を行う場合の前記第１のスイッチ素子及び前記第２のスイッチ素子のオン時間と、に基づいて、前記入力電流のピーク値を計算し、
前記入力電流のピーク値と、予め定められた係数と、の積により、前記閾値を計算する、
ことを特徴とする。
【００１１】
前記力率改善回路において、
前記係数は、０．５である、
ことを特徴とする。
【００１２】
前記力率改善回路において、
前記制御部は、
前記入力電流のピーク値と、予め定められた複数の係数の各々と、の積により、複数の前記閾値を計算し、
前記直流電圧の値に応じて、複数の前記閾値の内の１つを選択する、
ことを特徴とする。
【００１３】
前記力率改善回路において、
前記制御部は、
前記直流電圧が予め定められた電圧閾値よりも大きい場合には、複数の前記閾値の内の第１の閾値を選択し、前記直流電圧が予め定められた電圧閾値以下の場合には、複数の前記閾値の内の、前記第１の閾値よりも小さい第２の閾値を選択する、
ことを特徴とする。
【００１４】
前記力率改善回路において、
前記制御部は、
前記交流電圧の極性が正極性であり且つ前記シングルアーム制御を行う場合には、前記第１のアーム回路だけを動作させ、前記交流電圧の極性が逆極性であり且つ前記シングルアーム制御を行う場合には、前記第２のアーム回路だけを動作させる、
ことを特徴とする。
【００１５】
本発明の一態様の力率改善回路の制御方法は、
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を有する第１のアーム回路と、前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を有する極性切り替えアームと、前記第１の入力端子と第２のノードとの間に接続された第２のインダクタ、前記第２のノードと前記第１の出力端子との間に接続された第５のスイッチ素子、及び、前記第２のノードと前記第２の出力端子との間に接続された第６のスイッチ素子を有する第２のアーム回路と、前記交流電圧の極性に応じて、前記第１のスイッチ素子から第６のスイッチ素子までのスイッチング動作を制御する制御部と、を備える力率改善回路の制御方法であって、
前記制御部により、前記第１入力端子に入力される入力電流と閾値とを比較し、前記入力電流が前記閾値よりも大きい場合には、前記第１アーム回路及び第２アーム回路の両方を動作させるダブルアーム制御を行い、前記入力電流が前記閾値以下の場合には、前記第１アーム回路だけを動作させるシングルアーム制御を行う、
ことを特徴とする。
【発明の効果】
【００１６】
本発明の一態様の力率改善回路及び力率改善回路の制御方法は、電力効率改善を図ることができるという効果を奏する。
【図面の簡単な説明】
【００１７】
【図１】図１は、第１の実施の形態の力率改善回路の回路構成を示す図である。
【図２】図２は、第１の実施の形態の力率改善回路の動作波形の一例を示す図である。
【図３】図３は、比較例の力率改善回路の動作波形の一例を示す図である。
【図４】図４は、第１の実施の形態の力率改善回路の動作波形の一例を示す図である。
【図５】図５は、第２の実施の形態の力率改善回路の回路構成を示す図である。
【発明を実施するための形態】
【００１８】
以下に、本発明の力率改善回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
【００１９】
（第１の実施の形態）
図１は、第１の実施の形態の力率改善回路の回路構成を示す図である。力率改善回路１は、インターリーブ方式により、力率を改善する。力率改善回路１は、交流（例えば、５０Ｈｚ又は６０Ｈｚ）の入力電圧Ｖｉｎの供給を電源２から受けて、入力電圧Ｖｉｎより高い直流の出力電圧Ｖｏｕｔを負荷４に出力する、昇圧回路である。本実施の形態では、入力電圧Ｖｉｎの実効値が２００Ｖであるとし、出力電圧Ｖｏｕｔの目標電圧が４００Ｖであるとする。つまり、力率改善回路１は、実効値２００Ｖの入力電圧Ｖｉｎの供給を受けて、４００Ｖの出力電圧Ｖｏｕｔを出力するものとする。
【００２０】
電源２と力率改善回路１との間には、ノイズフィルタ３が設けられている。ノイズフィルタ３は、主にコモンモードノイズを抑制するフィルタである。ノイズフィルタ３は、第１のアクロスザラインコンデンサ３１と、コモンモードフィルタ３２と、第２のアクロスザラインコンデンサ３３と、を含む。コモンモードフィルタ３２は、第１の巻線３２ａ及び第２の巻線３２ｂを、コア３２ｃ（例えば、フェライトコア又はアモルファスコア）に、同じ方向に巻いたものである。
【００２１】
第１のアクロスザラインコンデンサ３１の両端は、電源２の両端に夫々接続されている。コモンモードフィルタ３２の第１の巻線３２ａの一端は、第１のアクロスザラインコンデンサ３１の一端に接続されている。コモンモードフィルタ３２の第２の巻線３２ｂの一端は、第１のアクロスザラインコンデンサ３１の他端に接続されている。第２のアクロスザラインコンデンサ３３の一端は、コモンモードフィルタ３２の第１の巻線３２ａの他端に接続されている。第２のアクロスザラインコンデンサ３３の他端は、コモンモードフィルタ３２の第２の巻線３２ｂの他端に接続されている。
【００２２】
コモンモードノイズは、第１の巻線３２ａ及び第２の巻線３２ｂを、同方向に流れる。従って、コア３２ｃ内部に発生する磁束も、同方向になり、互いに強め合う。その結果、コモンモードフィルタ３２のインピーダンスが、大きくなる。これにより、ノイズフィルタ３は、コモンモードノイズを抑制できる。
【００２３】
力率改善回路１は、入力電圧Ｖｉｎが供給される第１の入力端子１１及び第２の入力端子１２を含む。力率改善回路１は、入力電圧Ｖｉｎを検出する第１の電圧検出器１３を含む。第１の電圧検出器１３は、第１の入力端子１１と第２の入力端子１２との間に接続されている。
【００２４】
力率改善回路１は、出力電圧Ｖｏｕｔを出力する第１の出力端子１４及び第２の出力端子１５を含む。力率改善回路１は、出力電圧Ｖｏｕｔを平滑するための出力コンデンサＣ１を含む。出力コンデンサＣ１は、第１の出力端子１４と第２の出力端子１５との間に接続されている。また、力率改善回路１は、出力電圧Ｖｏｕｔを検出する第２の電圧検出器１６を含む。第２の電圧検出器１６は、第１の出力端子１４と第２の出力端子１５との間に接続されている。
【００２５】
第１の出力端子１４と第２の出力端子１５との間には、負荷４が、接続されている。負荷４は、出力電圧Ｖｏｕｔを異なる直流電圧に変換するＤＣ−ＤＣコンバータが例示されるが、これに限定されない。
【００２６】
力率改善回路１は、第１のインダクタＬ１を含む。第１のインダクタＬ１の一端は、第１の入力端子１１に接続されている。第１のインダクタＬ１の他端は、第１のノードＮ１に接続されている。また、力率改善回路１は、第２のインダクタＬ２を含む。第２のインダクタＬ２の一端は、第１の入力端子１１に接続されている。第２のインダクタＬ２の他端は、第２のノードＮ２に接続されている。
【００２７】
力率改善回路１は、第１及び第２のスイッチ素子（例えば、Ｎチャネル型電界効果トランジスタ（ＭＯＳＦＥＴ））Ｑ１及びＱ２を含む。第１のノードＮ１は、第１のスイッチ素子Ｑ１のソース−ドレイン経路を介して、第１の出力端子１４に接続されている。また、第１のノードＮ１は、第２のスイッチ素子Ｑ２のドレイン−ソース経路を介して、第２の出力端子１５に接続されている。
【００２８】
第１のインダクタＬ１、並びに、第１及び第２のスイッチ素子Ｑ１及びＱ２が、第１のアーム回路１７を構成する。
【００２９】
第１のアーム回路１７は、マスターアームと称されても良いし、スレーブアームと称されても良い。また、本実施の形態では、力率改善回路１が１個の第１のアーム回路１７を含むこととしたが、これに限定されない。力率改善回路１は、並列接続され、第１及び第２のゲートパルス信号Ｐ１及びＰ２で制御される、２個以上の第１のアーム回路１７を含んでいても良い。
【００３０】
また、第１のアーム回路１７は、ハイサイドの１個の第１のスイッチ素子Ｑ１を含んでいるが、これに限定されない。第１のアーム回路１７は、ソース−ドレイン経路が並列接続され、第１のゲートパルス信号Ｐ１で制御される、ハイサイドの２個以上のスイッチ素子を含んでいても良い。また、第１のアーム回路１７は、ローサイドの１個の第２のスイッチ素子Ｑ２を含んでいるが、これに限定されない。第１のアーム回路１７は、ソース−ドレイン経路が並列接続され、第２のゲートパルス信号Ｐ２で制御される、ローサイドの２個以上のスイッチ素子を含んでいても良い。ハイサイドのスイッチ素子の個数と、ローサイドのスイッチ素子の個数は、同数が好適である。
【００３１】
力率改善回路１は、第３及び第４のスイッチ素子Ｑ３及びＱ４を含む。第２の入力端子１２は、第３のスイッチ素子Ｑ３のソース−ドレイン経路を介して、第１の出力端子１４に接続されている。また、第２の入力端子１２は、第４のスイッチ素子Ｑ４のドレイン−ソース経路を介して、第２の出力端子１５に接続されている。
【００３２】
第３及び第４のスイッチ素子Ｑ３及びＱ４が、極性切り替えアーム回路１８を構成する。
【００３３】
極性切り替えアーム回路１８は、ハイサイドの１個の第３のスイッチ素子Ｑ３を含んでいるが、これに限定されない。極性切り替えアーム回路１８は、ソース−ドレイン経路が並列接続され、第３のゲートパルス信号Ｐ３で制御される、ハイサイドの２個以上のスイッチ素子を含んでいても良い。また、極性切り替えアーム回路１８は、ローサイドの１個の第４のスイッチ素子Ｑ４を含んでいるが、これに限定されない。極性切り替えアーム回路１８は、ソース−ドレイン経路が並列接続され、第４のゲートパルス信号Ｐ４で制御される、ローサイドの２個以上のスイッチ素子を含んでいても良い。ハイサイドのスイッチ素子の個数と、ローサイドのスイッチ素子の個数は、同数が好適である。
【００３４】
力率改善回路１は、第５及び第６のスイッチ素子Ｑ５及びＱ６を含む。第２のノードＮ２は、第５のスイッチ素子Ｑ５のソース−ドレイン経路を介して、第１の出力端子１４に接続されている。また、第２のノードＮ２は、第６のスイッチ素子Ｑ６のドレイン−ソース経路を介して、第２の出力端子１５に接続されている。
【００３５】
第２のインダクタＬ２、並びに、第５及び第６のスイッチ素子Ｑ５及びＱ６が、第２のアーム回路１９を構成する。
【００３６】
第２のアーム回路１９は、スレーブアームと称されても良いし、マスターアームと称されても良い。また、本実施の形態では、力率改善回路１が１個の第２のアーム回路１９を含むこととしたが、これに限定されない。力率改善回路１は、並列接続され、第５及び第６のゲートパルス信号Ｐ５及びＰ６で制御される、２個以上の第２のアーム回路１９を含んでいても良い。第２のアーム回路１９の個数と、第１のアーム回路１７の個数は、同数が好適である。
【００３７】
また、第２のアーム回路１９は、ハイサイドの１個の第５のスイッチ素子Ｑ５を含んでいるが、これに限定されない。第２のアーム回路１９は、ソース−ドレイン経路が並列接続され、第５のゲートパルス信号Ｐ５で制御される、ハイサイドの２個以上のスイッチ素子を含んでいても良い。また、第２のアーム回路１９は、ローサイドの１個の第６のスイッチ素子Ｑ６を含んでいるが、これに限定されない。第２のアーム回路１９は、ソース−ドレイン経路が並列接続され、第６のゲートパルス信号Ｐ６で制御される、ローサイドの２個以上のスイッチ素子を含んでいても良い。ハイサイドのスイッチ素子の個数と、ローサイドのスイッチ素子の個数は、同数が好適である。
【００３８】
第１の入力端子１１に入力される入力電流Ｉｉｎは、第１のアーム回路１７に流れる電流Ｉ１と、第２のアーム回路１９に流れる電流Ｉ２と、の和である。
【００３９】
なお、本実施の形態では、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までがＮチャネル型ＭＯＳＦＥＴであることとしたが、これに限定されない。第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までは、シリコンパワーデバイス、ＧａＮパワーデバイス、ＳｉＣパワーデバイス、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）などでも良い。
【００４０】
第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までは、第１の寄生ダイオード（ボディダイオード）Ｄ１から第６の寄生ダイオードＤ６までを、夫々有する。寄生ダイオードとは、ＭＯＳＦＥＴのバックゲートとソース及びドレインとの間のｐｎ接合である。第１の寄生ダイオードＤ１から第６の寄生ダイオードＤ６までは、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までのオフ時の過渡的な逆起電力を逃すためのフリーホイールダイオードとして利用可能である。
【００４１】
力率改善回路１は、制御部５０を含む。制御部５０は、ＣＰＵ（Central  Processing  Unit）とプログラムを利用して、実現可能である。
【００４２】
制御部５０は、入力電圧Ｖｉｎの極性に応じて、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までのゲート−ソース間の電圧を制御することにより、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までのスイッチング動作を制御する。制御部５０は、ＰＷＭ（Pulse  Width  Modulation）信号である、第１のゲートパルス信号Ｐ１から第６のゲートパルス信号Ｐ６までを、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までのゲートに、夫々出力する。なお、第１のゲートパルス信号Ｐ１から第６のゲートパルス信号Ｐ６までには、デッドタイムｔｄが設定されている。デッドタイムｔｄは、１ｎｓから１０ｎｓ程度が例示されるが、これに限定されない。
【００４３】
制御部５０は、入力電流Ｉｉｎと閾値Ｔｈαとを比較し、入力電流Ｉｉｎが閾値Ｔｈαよりも大きい場合には、第１のアーム回路１７及び第２のアーム回路１９の両方を動作させる制御を行う。一方、制御部５０は、入力電流Ｉｉｎが閾値Ｔｈα以下の場合には、第１のアーム回路１７だけ（又は第２のアーム回路１９だけ）を動作させる制御を行う。本実施形態においては、第１のアーム回路１７及び第２のアーム回路１９の両方を動作させる制御を、ダブルアーム制御といい、第１のアーム回路１７だけ（又は第２のアーム回路１９だけ）を動作させる制御を、シングルアーム制御という。
【００４４】
制御部５０は、係数記憶部５１と、ピーク入力電流計算部５２と、閾値計算部５３と、判定部５４と、駆動部５５と、を含む。
【００４５】
係数記憶部５１は、閾値Ｔｈαを計算するための係数αを記憶する。係数αは、有線通信又は無線通信経由で書き換え可能であっても良い。係数αは、０．５が例示されるが、これに限定されない。
【００４６】
入力電圧Ｖｉｎの瞬時電圧と、ダブルアーム制御を行う場合の第１、第２、第５及び第６のスイッチ素子Ｑ１、Ｑ２、Ｑ５及びＱ６の、１周期の中でのオン時間Ｔｏｎ−ｄと、の積は、入力電流Ｉｉｎを表す指標値として使用できる。
【００４７】
そこで、ピーク入力電流計算部５２は、入力電圧Ｖｉｎの瞬時電圧と、オン時間Ｔｏｎ−ｄと、に基づいて、入力電流Ｉｉｎのピーク値Ｉｉｎ−ｐを計算する。
【００４８】
閾値計算部５３は、入力電流Ｉｉｎのピーク値Ｉｉｎ−ｐと、係数αと、の積により、閾値Ｔｈαを計算する。係数αが０．５に設定されている場合には、閾値Ｔｈαは、入力電流Ｉｉｎのピーク値Ｉｉｎ−ｐの１／２になる。
【００４９】
なお、係数αは、第２のアクロスザラインコンデンサ３３の能力に応じて設定されると、好ましい。例えば、第２のアクロスザラインコンデンサ３３の静電容量が大きければ大きいほど、第２のアクロスザラインコンデンサ３３の電圧リップルは小さくなる。つまり、第２のアクロスザラインコンデンサ３３の静電容量が大きければ大きいほど、入力電流Ｉｉｎの電流リップルが大きくても、第２のアクロスザラインコンデンサ３３の電圧リップルが小さく抑制される。従って、第２のアクロスザラインコンデンサ３３の静電容量が大きければ大きいほど、係数αを大きく設定することが可能である。
【００５０】
また、第２のアクロスザラインコンデンサ３３の耐圧が大きければ大きいほど、第２のアクロスザラインコンデンサ３３は、大きな電圧リップルに耐えられる。つまり、第２のアクロスザラインコンデンサ３３の耐圧が大きければ大きいほど、入力電流Ｉｉｎの電流リップルが大きくても、第２のアクロスザラインコンデンサ３３は、電圧リップルに耐えられる。従って、第２のアクロスザラインコンデンサ３３の耐圧が大きければ大きいほど、係数αを大きく設定することが可能である。
【００５１】
従って、例えば、係数αは、０．５をベース値とし、第２のアクロスザラインコンデンサ３３の静電容量又は耐圧が大きいほど大きく設定され、第２のアクロスザラインコンデンサ３３の静電容量又は耐圧が小さいほど小さく設定されることが、可能である。
【００５２】
判定部５４は、入力電圧Ｖｉｎの瞬時電圧と、オン時間Ｔｏｎ−ｄと、に基づいて、現在の入力電流Ｉｉｎを計算する。そして、判定部５４は、入力電流Ｉｉｎと閾値Ｔｈαとを比較し、入力電流Ｉｉｎが閾値Ｔｈαよりも大きい場合には、ダブルアーム制御を駆動部５５に行わせるための、ローレベルの判定信号Ｓ１を駆動部５５に出力する。一方、判定部５４は、入力電流Ｉｉｎが閾値Ｔｈα以下の場合には、シングルアーム制御を駆動部５５に行わせるための、ハイレベルの判定信号Ｓ１を駆動部５５に出力する。
【００５３】
なお、本実施の形態では、ピーク入力電流計算部５２及び判定部５４が、第１の電圧検出器１３で検出された入力電圧Ｖｉｎとオン時間Ｔｏｎ−ｄとに基づいて、入力電流Ｉｉｎを計算することとしたが、これに限定されない。力率改善回路１は、入力電流Ｉｉｎを検出する電流検出器を備えても良い。本実施の形態では、ピーク入力電流計算部５２及び判定部５４が、第１の電圧検出器１３で検出された入力電圧Ｖｉｎとオン時間Ｔｏｎ−ｄとに基づいて、入力電流Ｉｉｎを計算することとした理由は、次の通りである。
【００５４】
駆動部５５が第１、第２、第５及び第６のゲートパルス信号Ｐ１、Ｐ２、Ｐ５及びＰ６を計算するために、力率改善回路１は、第１の電圧検出器１３及び第２の電圧検出器１６を備える必要がある。従って、ピーク入力電流計算部５２及び判定部５４が、第１の電圧検出器１３で検出された入力電圧Ｖｉｎとオン時間Ｔｏｎ−ｄとに基づいて、入力電流を計算することとすれば、新たなハードウェア（電流検出器）の追加が不要になるからである。
【００５５】
駆動部５５は、判定部５４から供給される判定信号Ｓ１がローレベルの場合には、ダブルアーム制御を行う。駆動部５５は、判定信号Ｓ１がハイレベルの場合には、シングルアーム制御を行う。
【００５６】
駆動部５５は、ダブルアーム制御及びシングルアーム制御のいずれの場合にも、出力電圧Ｖｏｕｔが目標電圧（４００Ｖ）になるように、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までを制御する。
【００５７】
駆動部５５は、ダブルアーム制御を行う場合は、第１の電圧検出器１３で検出された入力電圧Ｖｉｎと、第２の電圧検出器１６で検出された出力電圧Ｖｏｕｔと、に基づいて、第１、第２、第５及び第６のゲートパルス信号Ｐ１、Ｐ２、Ｐ５及びＰ６の周波数（スイッチング周波数）と、オン時間Ｔｏｎ−ｄと、第１のアーム回路１７と第２のアーム回路１９との位相差時間ｔｄｉｆｆと、を計算する。駆動部５５は、計算した周波数と、オン時間Ｔｏｎ−ｄと、位相差時間ｔｄｉｆｆと、に基づいて、第１、第２、第５及び第６のゲートパルス信号Ｐ１、Ｐ２、Ｐ５及びＰ６を、第１、第２、第５及び第６のスイッチ素子Ｑ１、Ｑ２、Ｑ５及びＱ６のゲートに、夫々出力する。
【００５８】
駆動部５５は、シングルアーム制御を行う場合は、第１の電圧検出器１３で検出された入力電圧Ｖｉｎと、第２の電圧検出器１６で検出された出力電圧Ｖｏｕｔと、に基づいて、第１及び第２のゲートパルス信号Ｐ１及びＰ２の周波数（スイッチング周波数）と、オン時間Ｔｏｎ−ｓと、を計算する。
【００５９】
駆動部５５は、シングルアーム制御を行うシングルアーム制御期間における、第１のスイッチ素子Ｑ１及び第２のスイッチ素子Ｑ２のオン時間Ｔｏｎ−ｓを、シングルアーム制御期間においてダブルアーム制御を行うと仮定した場合の、第１のスイッチ素子Ｑ１及び第２のスイッチ素子Ｑ２のオン時間Ｔｏｎ−ｄの２倍にする。つまり、駆動部５５は、Ｔｏｎ−ｓ＝２・Ｔｏｎ−ｄとする。これは、ダブルアーム制御を行う場合には、第１のアーム回路１７及び第２のアーム回路１９の２個のアーム回路が電力変換を担うところ、シングルアーム制御を行う場合には、第１のアーム回路１７だけが、電力変換を担わなければならないからである。つまり、シングルアーム制御を行う場合は、第１のアーム回路１７は、ダブルアーム制御を行う場合の２倍の電力変換を行わなければならないからである。駆動部５５は、計算した周波数と、オン時間Ｔｏｎ−ｓと、に基づいて、第１及び第２のゲートパルス信号Ｐ１及びＰ２を、第１及び第２のスイッチ素子Ｑ１及びＱ２のゲートに、夫々出力する。
【００６０】
制御部５０のダブルアーム制御時の動作について、説明する。
【００６１】
制御部５０は、入力電圧Ｖｉｎの極性が正相である場合には、極性切り替えアーム回路１８内の第３のスイッチ素子Ｑ３をオフし且つ第４のスイッチ素子Ｑ４をオンする。
【００６２】
そして、制御部５０は、第３のスイッチ素子Ｑ３をオフし且つ第４のスイッチ素子Ｑ４をオンした状態で、第１及び第２のスイッチ素子Ｑ１及びＱ２を相補的にオン／オフを切り替えるように制御しつつ、第５及び第６のスイッチ素子Ｑ５及びＱ６を相補的にオン／オフを切り替えるように制御する。
【００６３】
例えば、制御部５０は、入力電圧Ｖｉｎが正相である場合において、第２、第４及び第６のスイッチ素子Ｑ２、Ｑ４及びＱ６をオンし且つ第１、第３及び第５のスイッチ素子Ｑ１、Ｑ３及びＱ５をオフした第１の状態から、第２のスイッチ素子Ｑ２をオフし且つ第１のスイッチ素子Ｑ１をオンした第２の状態に制御する。
【００６４】
さらに、制御部５０は、第２の状態に制御した後、第２の状態から、第６のスイッチ素子Ｑ６をオフした第３の状態に制御する。
【００６５】
そして、制御部５０は、第３の状態に制御した後、第３の状態から、第５のスイッチ素子Ｑ５をオンした第４の状態に制御する。
【００６６】
また、制御部５０は、第４の状態に制御した後、第４の状態から、第１のスイッチ素子Ｑ１をオフした第５の状態に制御する。
【００６７】
そして、制御部５０は、第５の状態に制御した後、第５の状態から、第２のスイッチ素子Ｑ２をオンした第６の状態に制御する。
【００６８】
また、制御部５０は、第６の状態に制御した後、第６の状態から、第５のスイッチ素子Ｑ５をオフした第７の状態に制御する。
【００６９】
そして、制御部５０は、第７の状態に制御した後、第７の状態から、第６のスイッチ素子Ｑ６をオンした第８の状態に制御する。
【００７０】
また、制御部５０は、第８の状態に制御した後、第８の状態から、第２のスイッチ素子Ｑ２をオフした第９の状態に制御する。
【００７１】
そして、制御部５０は、第９の状態に制御した後、第９の状態から、第１のスイッチ素子Ｑ１をオンした第１０の状態に制御する。
【００７２】
以上の制御により、入力電圧Ｖｉｎの極性が正相である場合には、電流Ｉ１及びＩ２が、第４のスイッチ素子Ｑ４を介して、第２の入力端子１２に流れることとなる。
【００７３】
一方、制御部５０は、入力電圧Ｖｉｎの極性が逆相である場合には、極性切り替えアーム回路１８内の第３のスイッチ素子Ｑ３をオンし且つ第４のスイッチ素子Ｑ４をオフする。
【００７４】
そして、制御部５０は、第３のスイッチ素子Ｑ３をオンし且つ第４のスイッチ素子Ｑ４をオフした状態で、第１及び第２のスイッチ素子Ｑ１及びＱ２を相補的にオン／オフを切り替えるように制御しつつ、第５及び第６のスイッチ素子Ｑ５及びＱ６を相補的にオン／オフを切り替えるように制御する。
【００７５】
この制御により、入力電圧Ｖｉｎの極性が逆相である場合には、電流Ｉ１及びＩ２が、第３のスイッチ素子Ｑ３を介して第１の入力端子１１に流れることとなる。
【００７６】
なお、入力電圧Ｖｉｎの極性が逆相である場合の、第１及び第２のスイッチ素子Ｑ１及びＱ２を相補的にオン／オフを切り替えるように制御しつつ、第５及び第６のスイッチ素子Ｑ５及びＱ６を相補的にオン／オフを切り替えるように制御する具体的な動作は、上述の入力電圧Ｖｉｎが正相である場合の第１の状態から第１０の状態までの制御と同様である。
【００７７】
図２は、第１の実施の形態の力率改善回路の動作波形の一例を示す図である。図２は、入力電圧Ｖｉｎの極性が正相である場合の、力率改善回路１のダブルアーム制御時の動作波形の一例を示す図である。
【００７８】
制御部５０は、入力電圧Ｖｉｎが正相である場合において、第２、第４及び第６のスイッチ素子Ｑ２、Ｑ４及びＱ６をオンし且つ第１、第３及び第５のスイッチ素子Ｑ１、Ｑ３及びＱ５をオフした第１の状態に制御する。次に、制御部５０は、タイミングｔ１において、第２のスイッチ素子Ｑ２をオフする。次に、制御部５０は、タイミングｔ１からデッドタイムｔｄ経過後のタイミングｔ２において、第１のスイッチ素子Ｑ１をオンした第２の状態に制御する。
【００７９】
次に、制御部５０は、タイミングｔ３において、第２の状態から、第６のスイッチ素子Ｑ６をオフした第３の状態に制御する。次に、制御部５０は、タイミングｔ３からデッドタイムｔｄ経過後のタイミングｔ４において、第５のスイッチ素子Ｑ５をオンした第４の状態に制御する。タイミングｔ２からタイミングｔ４までの期間が、第１のアーム回路１７と第２のアーム回路１９との間の位相差時間ｔｄｉｆｆである。
【００８０】
次に、制御部５０は、タイミングｔ５において、第４の状態から、第１のスイッチ素子Ｑ１をオフした第５の状態に制御する。タイミングｔ２からタイミングｔ５までの期間が、オン時間Ｔｏｎ−ｄである。次に、制御部５０は、タイミングｔ５からデッドタイムｔｄ経過後のタイミングｔ６において、第２のスイッチ素子Ｑ２をオンした第６の状態に制御する。次に、制御部５０は、タイミングｔ７において、第６の状態から、第５のスイッチ素子Ｑ５をオフした第７の状態に制御する。タイミングｔ４からタイミングｔ７までの期間が、オン時間Ｔｏｎ−ｄである。
【００８１】
次に、制御部５０は、タイミングｔ７からデッドタイムｔｄ経過後のタイミングｔ８において、第７の状態から、第６のスイッチ素子Ｑ６をオンした第８の状態に制御する。次に、制御部５０は、タイミングｔ９において、第８の状態から、第２のスイッチ素子Ｑ２をオフした第９の状態に制御する。タイミングｔ６からタイミングｔ９までの期間が、オン時間Ｔｏｎ−ｄである。次に、制御部５０は、タイミングｔ９からデッドタイムｔｄ経過後のタイミングｔ１０において、第９の状態から、第１のスイッチ素子Ｑ１をオンした第１０の状態に制御する。
【００８２】
制御部５０は、以降同様の制御を実行する。
【００８３】
なお、第２のスイッチ素子Ｑ２を制御するための第２のゲートパルス信号Ｐ２の位相と、第６のスイッチ素子Ｑ６を制御するための第６のゲートパルス信号Ｐ６の位相とは、位相差時間ｔｄｉｆｆだけずれている。同様に、第１のスイッチ素子Ｑ１を制御するための第１のゲートパルス信号Ｐ１の位相と、第５のスイッチ素子Ｑ５を制御するための第５のゲートパルス信号Ｐ５の位相とは、位相差時間ｔｄｉｆｆだけずれている。
【００８４】
制御部５０のシングルアーム制御時の動作について、説明する。
【００８５】
第１のアーム回路１７は、昇圧チョッパ回路と同様の回路構成を有する。従って、力率改善回路１は、シングルアーム制御の場合には、昇圧チョッパ回路と同様の動作を行う。
【００８６】
具体的には、制御部５０は、入力電圧Ｖｉｎの極性が正相である場合には、極性切り替えアーム回路１８内の第３のスイッチ素子Ｑ３をオフし且つ第４のスイッチ素子Ｑ４をオンする。
【００８７】
そして、制御部５０は、第３のスイッチ素子Ｑ３をオフし且つ第４のスイッチ素子Ｑ４をオンした状態で、第１及び第２のスイッチ素子Ｑ１及びＱ２を相補的にオン／オフを切り替えるように制御する。
【００８８】
例えば、制御部５０は、入力電圧Ｖｉｎが正相である場合において、第２及び第４のスイッチ素子Ｑ２及びＱ４をオンし且つ第１、第３、第５及び第６のスイッチ素子Ｑ１、Ｑ３、Ｑ５及びＱ６をオフした第１の状態から、第２のスイッチ素子Ｑ２をオフし且つ第１のスイッチ素子Ｑ１をオンした第２の状態に制御する。
【００８９】
さらに、制御部５０は、第２の状態に制御した後、第２の状態から、第１のスイッチ素子Ｑ１をオフした第３の状態に制御する。そして、制御部５０は、第３の状態に制御した後、第３の状態から、第２のスイッチ素子Ｑ２をオンした第４の状態に制御する。また、制御部５０は、第４の状態に制御した後、第４の状態から、第２のスイッチ素子Ｑ２をオフした第５の状態に制御する。
【００９０】
以上の制御により、入力電圧Ｖｉｎの極性が正相である場合には、電流Ｉ１が、第４のスイッチ素子Ｑ４を介して、第２の入力端子１２に流れることとなる。
【００９１】
一方、制御部５０は、入力電圧Ｖｉｎの極性が逆相である場合には、極性切り替えアーム回路１８内の第３のスイッチ素子Ｑ３をオンし且つ第４のスイッチ素子Ｑ４をオフする。
【００９２】
そして、制御部５０は、第３のスイッチ素子Ｑ３をオンし且つ第４のスイッチ素子Ｑ４をオフした状態で、第１及び第２のスイッチ素子Ｑ１及びＱ２を相補的にオン／オフを切り替えるように制御する。
【００９３】
この制御により、入力電圧Ｖｉｎの極性が逆相である場合には、電流Ｉ１が、第３のスイッチ素子Ｑ３を介して第１の入力端子１１に流れることとなる。
【００９４】
なお、入力電圧Ｖｉｎの極性が逆相である場合の、第１及び第２のスイッチ素子Ｑ１及びＱ２を相補的にオン／オフを切り替えるように制御する具体的な動作は、上述の入力電圧Ｖｉｎが正相である場合の第１の状態から第５の状態までの制御と同様である。
【００９５】
図３は、比較例の力率改善回路の動作波形の一例を示す図である。図３は、入力電圧Ｖｉｎの極性が正相の期間８１の全部でダブルアーム制御を行う場合の、力率改善回路１の動作波形の一例を示す図である。
【００９６】
入力電圧Ｖｉｎの極性が正相の期間８１でダブルアーム制御を行う場合には、第１のアーム回路１７を流れる電流Ｉ１の包絡線及び第２のアーム回路１９を流れる電流Ｉ２の包絡線は、正弦波状になる。
【００９７】
図４は、第１の実施の形態の力率改善回路の動作波形の一例を示す図である。図４は、入力電圧Ｖｉｎの極性が正相である場合の、力率改善回路１の動作波形の一例を示す図である。
【００９８】
係数αが０．５に設定されている場合には、入力電流Ｉｉｎが、入力電流Ｉｉｎのピーク値Ｉｉｎ−ｐの１／２より大きい期間７２が、ダブルアーム制御を行う期間である。そして、入力電流Ｉｉｎが、入力電流Ｉｉｎのピーク値Ｉｉｎ−ｐの１／２以下の期間７１及び７３が、シングルアーム制御を行う期間である。
【００９９】
期間７２では、制御部５０は、ダブルアーム制御を行う。従って、期間７２では、電流Ｉ１及びＩ２の波形は、比較例（図３参照）と同様である。
【０１００】
期間７１及び７３では、制御部５０は、第１のアーム回路１７だけを動作させ、第２のアーム回路１９を動作させない。従って、期間７１及び７３では、第２のアーム回路１９を流れる電流Ｉ２は、０である。一方、期間７１及び７３では、第１のアーム回路１７は、第２のアーム回路１９の分まで電力変換を担わなければならない。また、期間７１及び７３では、Ｔｏｎ−ｓ＝２・Ｔｏｎ−ｄである。従って、期間７１及び７３では、第１のアーム回路１７を流れる電流Ｉ１は、比較例（図３参照）の同じ期間の電流Ｉ１の概ね２倍になる。
【０１０１】
上記の通り、力率改善回路１は、入力電流Ｉｉｎが閾値Ｔｈより大きい領域では、ダブルアーム制御を行う。
【０１０２】
入力電流Ｉｉｎが閾値Ｔｈより大きい領域では、電流Ｉ１及びＩ２が大きいので、電流Ｉ１及びＩ２が互いに打ち消し合うメリットが大きい。
【０１０３】
また、入力電圧Ｖｉｎが大きい領域では、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに昇圧する昇圧量が小さいので、第１、第２、第５及び第６のスイッチ素子Ｑ１、Ｑ２、Ｑ５及びＱ６を長い周期、つまり低いスイッチング周波数でスイッチングさせれば足りる。第１、第２、第５及び第６のスイッチ素子Ｑ１、Ｑ２、Ｑ５及びＱ６のスイッチング周期が長いと、制御部５０の制御負担のデメリットが小さい。
【０１０４】
また、第１、第２、第５及び第６のスイッチ素子Ｑ１、Ｑ２、Ｑ５及びＱ６のスイッチング周期が長いと、第１、第２、第５及び第６のスイッチ素子Ｑ１、Ｑ２、Ｑ５及びＱ６のスイッチング損失及びゲート駆動損失の絶対量が少ない。加えて、入力電圧Ｖｉｎが大きい領域は、変換電力が大きい領域である。そのため、変換電力に対する、第１、第２、第５及び第６のスイッチ素子Ｑ１、Ｑ２、Ｑ５及びＱ６のスイッチング損失及びゲート駆動損失の割合が低い。即ち、電力効率低下のデメリットが小さい。
【０１０５】
従って、力率改善回路１は、入力電流Ｉｉｎが閾値Ｔｈより大きい領域では、ダブルアーム制御を行うことにより、第２のアクロスザラインコンデンサ３３及び出力コンデンサＣ１のリップル電流を低減でき、電力効率改善を図ることが可能である。
【０１０６】
力率改善回路１は、入力電流Ｉｉｎが閾値Ｔｈ以下の領域では、シングルアーム制御を行う。
【０１０７】
入力電流Ｉｉｎが閾値Ｔｈ以下の領域、つまり、入力電圧Ｖｉｎのゼロクロス付近では、電流Ｉ１及びＩ２が小さいので、電流Ｉ１及びＩ２が互いに打ち消し合うメリットが小さい。
【０１０８】
また、入力電圧Ｖｉｎのゼロクロス付近では、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに昇圧する昇圧量が大きいので、第１、第２、第５及び第６のスイッチ素子Ｑ１、Ｑ２、Ｑ５及びＱ６を短い周期でスイッチングさせる必要がある。第１、第２、第５及び第６のスイッチ素子Ｑ１、Ｑ２、Ｑ５及びＱ６のスイッチング周期が短いと、制御部５０の制御負担が大きいというデメリットがある。
【０１０９】
また、第１、第２、第５及び第６のスイッチ素子Ｑ１、Ｑ２、Ｑ５及びＱ６のスイッチング周期が短いと、第１、第２、第５及び第６のスイッチ素子Ｑ１、Ｑ２、Ｑ５及びＱ６のスイッチング損失及びゲート駆動損失の絶対量が多い。加えて、入力電圧Ｖｉｎのゼロクロス付近は、変換電力が小さい領域である。そのため、変換電力に対する、第１、第２、第５及び第６のスイッチ素子Ｑ１、Ｑ２、Ｑ５及びＱ６のスイッチング損失及びゲート駆動損失の割合が高い。即ち、電力効率低下のデメリットが大きい。
【０１１０】
従って、力率改善回路１は、入力電流Ｉｉｎが閾値Ｔｈ以下の領域では、シングルアーム制御を行うことにより、第５及び第６のスイッチ素子Ｑ５及びＱ６のスイッチング動作を抑制して、第５及び第６のスイッチ素子Ｑ５及びＱ６のスイッチング損失及びゲート駆動損失を抑制することにより、電力効率改善を図ることが可能である。
【０１１１】
また、係数αが０．５に設定されている場合には、シングルアーム制御を行う期間（期間７１と期間７３との和）と、ダブルアーム制御を行う期間（期間７２）と、の比率が、概ね１：１になる。これにより、シングルアーム制御のメリット及びデメリットと、ダブルアーム制御のメリット及びデメリットと、のバランスが好適になる。
【０１１２】
なお、制御部５０は、入力電圧Ｖｉｎの極性が正極性であり且つシングルアーム制御を行う場合には、第１のアーム回路１７だけを動作させ、入力電圧Ｖｉｎの極性が逆極性であり且つシングルアーム制御を行う場合には、第２のアーム回路１９だけを動作させても良い。これにより、力率改善回路１は、第１のアーム回路１７の発熱と、第２のアーム回路１９の発熱と、の偏りを抑制できる。
【０１１３】
（第２の実施の形態）
第１の実施の形態では、出力電圧Ｖｏｕｔの目標電圧を４００Ｖとした。しかしながら、出力電圧Ｖｏｕｔの目標電圧が変わる場合が考えられる。例えば、負荷４が、通常動作時には４００Ｖを要求するが、低電圧（低消費電力）動作時（例えば、スリープモード時）には３９０Ｖを要求する場合がある。
【０１１４】
第２の実施の形態では、出力電圧Ｖｏｕｔの目標電圧が、第１の目標電圧（例えば、４００Ｖ）と、第２の目標電圧（例えば、３９０Ｖ）と、に変わるものとする。
【０１１５】
図５は、第２の実施の形態の力率改善回路の回路構成を示す図である。なお、第１の実施の形態と同じ構成要素には、同じ参照符号を付して、説明を省略する。
【０１１６】
力率改善回路１Ａは、第１の実施の形態の制御部５０に代えて、制御部５０Ａを含む。制御部５０Ａは、係数記憶部５１Ａと、ピーク入力電流計算部５２と、閾値計算部５３Ａと、判定部５４Ａと、駆動部５５Ａと、出力電圧閾値記憶部５６と、を含む。
【０１１７】
係数記憶部５１Ａは、閾値Ｔｈα及びＴｈβを計算するための係数α及びβを記憶する。係数α及びβは、有線通信又は無線通信経由で書き換え可能であっても良い。係数αは、０．５が例示されるが、これに限定されない。係数βは、０．４が例示されるが、これに限定されない。
【０１１８】
第２の目標電圧（３９０Ｖ）が第１の目標電圧（４００Ｖ）よりも低い場合には、係数βは、係数αよりも小さいことが好ましい。第２の目標電圧（例えば、４１０Ｖ）が第１の目標電圧（４００Ｖ）よりも高い場合には、係数βは、係数αよりも大きいことが好ましい。
【０１１９】
閾値計算部５３Ａは、入力電流のピーク値Ｉｉｎ−ｐと、係数αと、の積により、閾値Ｔｈαを計算する。また、閾値計算部５３Ａは、入力電流のピーク値Ｉｉｎ−ｐと、係数βと、の積により、閾値Ｔｈβを計算する。
【０１２０】
出力電圧閾値記憶部５６は、出力電圧Ｖｏｕｔの閾値Ｖｔｈを記憶する。閾値Ｖｔｈは、有線通信又は無線通信経由で書き換え可能であっても良い。閾値Ｖｔｈは、第１の目標電圧（４００Ｖ）と、第２の目標電圧（３９０Ｖ）と、の間の値である。例えば、閾値Ｖｔｈは、３９５Ｖが例示されるが、これに限定されない。閾値Ｖｔｈは、３９４Ｖや３９６Ｖであっても良い。
【０１２１】
判定部５４Ａは、出力電圧Ｖｏｕｔと、閾値Ｖｔｈと、を比較する。判定部５４Ａは、出力電圧Ｖｏｕｔが閾値Ｖｔｈより大きい場合は、閾値Ｔｈα及びＴｈβの内の閾値Ｔｈαを選択する。判定部５４Ａは、出力電圧Ｖｏｕｔが閾値Ｖｔｈ以下である場合は、閾値Ｔｈα及びＴｈβの内の閾値Ｔｈβを選択する。
【０１２２】
判定部５４Ａは、入力電圧Ｖｉｎの瞬時電圧と、オン時間Ｔｏｎ−ｄと、に基づいて、現在の入力電流Ｉｉｎを計算する。そして、判定部５４Ａは、入力電流Ｉｉｎと、閾値Ｔｈα及びＴｈβの内の選択した閾値と、を比較する。判定部５４Ａは、入力電流Ｉｉｎが選択した閾値よりも大きい場合には、ダブルアーム制御を駆動部５５Ａに行わせるための、ローレベルの判定信号Ｓ１を駆動部５５Ａに出力する。一方、判定部５４Ａは、入力電流Ｉｉｎが選択した閾値以下の場合には、シングルアーム制御を駆動部５５Ａに行わせるための、ハイレベルの判定信号Ｓ１を駆動部５５Ａに出力する。
【０１２３】
駆動部５５Ａには、目標電圧を指定する信号Ｓ２が供給される。信号Ｓ２がローレベルの場合には、第１の目標電圧（４００Ｖ）が指定される。信号Ｓ２がハイレベルの場合には、第２の目標電圧（３９０Ｖ）が指定される。
【０１２４】
駆動部５５Ａは、ダブルアーム制御及びシングルアーム制御のいずれの場合にも、出力電圧Ｖｏｕｔが第１の目標電圧（４００Ｖ）又は第２の目標電圧（３９０Ｖ）になるように、第１のスイッチ素子Ｑ１から第６のスイッチ素子Ｑ６までを制御する。駆動部５５Ａの具体的な制御内容は、第１の実施の形態の駆動部５５と同様であるので、説明を省略する。
【０１２５】
第２の目標電圧（３９０Ｖ）が指定され、出力電圧Ｖｏｕｔが低下した場合に、第１の目標電圧（４００Ｖ）の場合の閾値Ｔｈαが使用されると、シングルアーム制御期間（図４の期間７１及び７３参照）は変わらないのに対し、ダブルアーム制御期間（図４の期間７２参照）が短くなってしまい、ダブルアーム制御のメリットが減少してしまう。
【０１２６】
そこで、力率改善回路１Ａは、２個の係数α及びβを記憶し、出力電圧Ｖｏｕｔに応じて、係数α及びβの内の一方を選択する。これにより、力率改善回路１Ａは、シングルアーム制御期間（図４の期間７１及び７３参照）と、ダブルアーム制御期間（図４の期間７２参照）と、のバランスを調整することができる。これにより、力率改善回路１Ａは、ダブルアーム制御のメリットが減少してしまうことを抑制できる。
【０１２７】
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１２８】
１、１Ａ  力率改善回路
２  電源
３  ノイズフィルタ
４  負荷
１１  第１の入力端子
１２  第２の入力端子
１３  第１の電圧検出器
１４  第１の出力端子
１５  第２の出力端子
１６  第２の電圧検出器
１７  第１のアーム回路
１８  極性切り替えアーム回路
１９  第２のアーム回路
５０、５０Ａ  制御部
５１、５１Ａ  係数記憶部
５２  ピーク入力電流計算部
５３、５３Ａ  閾値計算部
５４、５４Ａ  判定部
５５、５５Ａ  駆動部
５６  出力電圧閾値記憶部
Ｌ１  第１のインダクタ
Ｌ２  第２のインダクタ
Ｑ１  第１のスイッチ素子
Ｑ２  第２のスイッチ素子
Ｑ３  第３のスイッチ素子
Ｑ４  第４のスイッチ素子
Ｑ５  第５のスイッチ素子
Ｑ６  第６のスイッチ素子
Ｃ１  出力コンデンサ
Ｎ１  第１のノード
Ｎ２  第２のノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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