(57)【要約】【課題】精度劣化を抑制した時間デジタル変換回路を実現する。【解決手段】時間デジタル変換回路（１ａ）は、発振回路（２）と、位相サンプリング回路（３）と、クロック生成回路（４ａ）と、カウンタ回路（５）と、スタート信号入力からストップ信号入力までの時間を示すデジタル信号を出力するデコード回路（６ａ）とを備える。【選択図】図５
2019092073.tif 000002
【特許請求の範囲】
【請求項１】
複数の位相信号を出力する発振回路と、
上記複数の位相信号が入力され、スタート信号入力後に入力されるストップ信号の入力に起因して、複数の位相信号の各々をサンプリングし、サンプリングした結果に応じた出力信号を出力する位相サンプリング回路と、
上記複数の位相信号の１つが入力され、上記ストップ信号の入力に起因して、当該１つの位相信号をラッチして出力するクロック生成回路と、
上記クロック生成回路の出力をカウントして、上記発振回路の周期をカウントする、カウンタ回路と、
上記位相サンプリング回路の出力信号と、上記カウンタ回路のカウンタ値と、上記クロック生成回路の出力又は内部状態とを参照して、上記スタート信号入力から上記ストップ信号入力までの時間を示すデジタル信号を出力するデコード回路と
を備えることを特徴とする時間デジタル変換回路。
【請求項２】
上記デコード回路は、
上記クロック生成回路の出力又は内部状態と、
上記位相サンプリング回路の出力信号と
に応じた参照信号を生成し、
タイミングエラーが発生したことを検出する
ことを特徴とする請求項１に記載の時間デジタル変換回路。
【請求項３】
上記位相サンプリング回路は、キャパシタとスイッチとから構成されるアナログ信号サンプリング回路を備え、
上記各サンプリング回路は、位相信号をアナログ電圧信号としてサンプリングする
ことを特徴とする請求項１又は２に記載の時間デジタル変換回路。
【請求項４】
上記クロック生成回路は、シュミットトリガ回路を含み、
上記カウンタ回路には、
上記シュミットトリガ回路により整形されたクロック信号が入力される
ことを特徴とする請求項１から３までの何れか１項に記載の時間デジタル変換回路。
【請求項５】
上記発振回路は、リング型発振回路であり、
差動型遅延素子により構成される差動発振回路であることを特徴とする請求項１から４までの何れか１項に記載の時間デジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時間デジタル変換回路に関する。
【背景技術】
【０００２】
従来、電圧・電流信号がアナログデジタル信号処理に一般的に用いられる。また、AD変換回路、DA変換回路、又はアナログフィルタ等が信号処理回路として挙げられる。一方、超微細CMOSプロセスでは、低電源電圧のため電圧・電流信号のダイナミックレンジを確保することが難しく、高性能なAD変換回路、DA変換回路、アナログフィルタを実現することが難しい。しかしながら、デジタル回路は微細化の恩恵をうけるため低電源電圧下でも高速動作可能となり、デジタル回路の時間分解能は向上する。時間信号を信号処理に用いることで、超微細CMOSプロセスで高精度な信号処理を行うことが可能であるが、時間信号をアナログデジタル信号処理に用いる場合、時間デジタル変換回路が必要である。また、ダイナミックレンジを確保するためには、時間デジタル変換回路の高精度化が必須である。
【０００３】
時間デジタル変換回路には様々な回路方式があるが、発振回路を用いる時間デジタル変換回路は、高いダイナミックレンジを簡単な構成で実現できる回路方式である。
【０００４】
以下の特許文献１及び非特許文献１においては、準安定性（metastability）の問題を回避する為の時間デジタル変換回路が提案されている。非特許文献２及び３においては、発振回路を用いる時間デジタル変換回路において、発振回路の位相出力信号を0,1の２値デジタル信号として扱うのではなく、細分化した電圧レベルを有するアナログ信号として扱い、位相をより緻密に解釈することにより高精度化を可能とする技術が提示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許２０１５／００７７２７９Ａ１号明細書（２０１５年３月１９日公開）
【非特許文献】
【０００６】
【非特許文献１】Matthias Fugger, Attila Kinali, Christoph Lenzen, and Thomas Polzer, “Metastability-Aware Memory-Efficient Time-to-Digital Converters”, In IEEE International Symposium on Asynchronous Circuits and Systems (ASYNC), 2017
【非特許文献２】Shingo Mandai, “A 780x800 um2 Multichannel Digital Silicon Photomultiplier With Column-Parallel Time-to-Digital Converter and Basic Characterization”, IEEE Trans. on Nuclear Science vol. 61, Browse Journals & Magazines, no. 1, Feb., 2014, page 44-52
【非特許文献３】Singo Mandai, “Multichannel Digital Silicon Photomultipliers for Time-of-Flight PET”, TU Delft Library, the Netherlands, 1, July, 2014, page 74-80, 87-92
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述のような非特許文献２および非特許文献３に記載の高精度化技術では、
・セットアップ時間違反によるラッチ回路の準安定性
・ホールド時間違反によるラッチ回路の準安定性
・クロックスキュー
・素子間の個体差によるデジタル回路のタイミングのずれ
などに由来する精度劣化に関して課題がある。
【０００８】
非特許文献２及び３に記載に記載された時間デジタル変換回路においては、上述の精度劣化を回避するための方法は提案されていない。
【０００９】
本発明の一態様は、以上の課題を鑑みてなされたものであり、精度劣化を抑制した時間デジタル変換回路を実現することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明の一態様に係る時間デジタル変換回路は、複数の位相信号を出力する発振回路と、上記複数の位相信号が入力され、スタート信号入力後に入力されるストップ信号の入力に起因して、複数の位相信号の各々をサンプリングし、サンプリングした結果に応じた出力信号を出力する位相サンプリング回路と、上記複数の位相信号の１つが入力され、上記ストップ信号の入力に起因して、当該１つの位相信号をラッチして出力するクロック生成回路と、上記クロック生成回路の出力をカウントして、上記発振回路の周期をカウントするカウンタ回路と、上記位相サンプリング回路の出力信号と、上記カウンタ回路のカウンタ値と、上記クロック生成回路の出力又は内部状態とを参照して、上記スタート信号入力から上記ストップ信号入力までの時間を示すデジタル信号を出力するデコード回路とを備える。
【発明の効果】
【００１１】
本発明の一態様によれば、精度劣化を抑制した時間デジタル変換回路を実現できる。
【図面の簡単な説明】
【００１２】
【図１】従来の時間デジタル変換回路の一例である。
【図２】位相サンプリング回路のデジタル出力から、時間デジタル変換回路の出力信号の計算に係る値を求める為のルックアップテーブルを示す従来の図である。
【図３】各素子又は回路における出力信号の一例を示すタイミング図である。
【図４】準安定性の問題またはタイミングのずれが発生した場合の一例を示すタイミング図である。
【図５】時間デジタル変換回路を示す概略図である。
【図６】ルックアップテーブルを示す図である。
【図７】各素子又は回路における出力信号の一例を示すタイミング図である。
【図８】準安定性の問題またはタイミングのずれが発生した場合の一例を示すタイミング図である。
【図９】第１から第４の位相サンプリング回路の構成例である。
【発明を実施するための形態】
【００１３】
〔実施形態１〕
まず、図１を参照しながら、本発明の前提構成である時間デジタル変換回路について説明する。
【００１４】
図１は、本発明の前提構成である時間デジタル変換回路１を示す概略図である。
【００１５】
図１に示す通り、時間デジタル変換回路１は、発振回路２、位相サンプリング回路３ａ〜３ｄ、クロック生成回路４、カウンタ回路５、及びデコード回路６を備える。
【００１６】
時間デジタル変換回路１には、START端子８からのSTART信号と、STOP端子９からのSTOP信号とが入力され、START信号がLow(0)からHigh(1)へ変化した時点から、STOP信号がLowからHighへ変化した時点間の時間を計測する。
【００１７】
発振回路２は、非反転型の遅延素子２１〜２４と、遅延素子２４の出力PHI3を反転して遅延素子２１にフィードバックする反転素子２５とを備えるリング型発振回路である。
【００１８】
遅延素子２１〜２４はデジタル信号入力端子、デジタル信号出力端子、及びenable制御端子を有し、上記デジタル信号入力端子に入力されるデジタル信号を上記デジタル信号出力端子から所定の一定時間遅延させ、位相出力信号（PHI0〜3）として出力する。遅延素子２１〜２４は、START信号の入力に起因して発振を開始し、enable制御端子からの入力がLowである場合、遅延動作せず、予め設定された所定のデジタル値を出力し、enable制御端子からの入力がHighの場合、遅延動作をする。上記enable制御端子は時間デジタル変換回路１の時間計測開始信号であるSTART端子に接続される。
【００１９】
なお、時間デジタル変換回路１が備える発振回路は、リング型ではない発振回路であって、同様の機能又は相当する機能が実現できる発振回路であってもよい。
【００２０】
位相サンプリング回路（群）３は、第１の位相サンプリング回路３ａ、第２の位相サンプリング回路３ｂ、第３の位相サンプリング回路３ｃ、及び第４の位相サンプリング回路３ｄを備える。
【００２１】
第１から第４の位相サンプリング回路３ａ〜３ｄは、発振回路２からの位相出力信号(PHI0〜3)をアナログ信号としてサンプリングし、所定の電圧レベルと比較しデジタル値(DPHI0〜3)を出力する。
【００２２】
位相サンプリング回路３ａは、発振回路２の出力信号を増幅するバッファ回路３１ａと、上記出力信号をサンプリングするためのキャパシタ（コンデンサ）３２ａと、サンプリングされた出力信号をある基準電圧レベルと比較し、その比較結果をデジタル信号として出力するコンパレータ回路３３ａと、サンプリング直後から一定時間経過後にコンパレータ回路３３ａを動作させるための遅延回路３４ａとを備える。なお、位相信号とは、周期的に同じ波形を有する信号を意味する。
【００２３】
また、図１に示すように、第２から第４の位相サンプリング回路３ｂ〜３ｄについても、位相サンプリング回路３ａが備える部材とそれぞれ対応する部材を備える。
【００２４】
第１から第４の位相サンプリング回路３ａ〜３ｄは、時間計測停止信号であるSTOP信号がLowからHighになった時点における位相信号（PHI0〜3）の電圧レベルをサンプリングする。
【００２５】
クロック生成回路４は、ラッチ回路４１とシュミットトリガ回路４２とを備える。
【００２６】
ラッチ回路４１は、HighまたはLowの1bitに相当する値を保持できる回路である。ラッチ回路４１には、発振回路２の位相出力信号PHI3と、STOP信号とが入力され、STOP信号がLowの間、位相出力信号PHI3の値をそのままシュミットトリガ回路４２へ出力するが、STOP信号がHighの間、STOP信号がLowからHighへ変化した時点での出力信号の値を保持する。
【００２７】
シュミットトリガ回路４２は、入力信号のノイズを除去できる回路である。シュミットトリガ回路４２は、大小２つの閾値を有し、入力信号が大きい方の閾値よりも大きい値であった場合、Highである信号を出力し、入力信号が小さい方の閾値よりも小さい値であった場合、Lowである信号を出力する。入力信号が小さい方の閾値以上且つ大きい方の閾値以下である場合は、直前の出力を引き続き出力する。
【００２８】
シュミットトリガ回路４２は、ラッチ回路４１のセットアップ/ホールド時間違反による準安定性の問題を回避するために、ラッチ回路４１の後段に配置するのが好ましい。
【００２９】
即ち、クロック生成回路４は、シュミットトリガ回路４２を含み、カウンタ回路５には、シュミットトリガ回路４２により整形されたクロック信号が入力される。
【００３０】
クロック生成回路４の動作により、START信号がHighに設定され、STOP信号がHighとなるまでの期間の、発振回路２の発振周期をカウンタ回路５にて計数することができる。
【００３１】
カウンタ回路５は、複数のフリップフロップから構成されるリップルカウンタ方式のカウンタであり、入力信号のHighからLowへの立下りをカウントする。
【００３２】
デコード回路６は、位相サンプリング回路３ａ〜３ｄの出力DPHI0〜3と、カウンタ回路５のデジタル出力MSB_CNTとからデコードを行う。
【００３３】
図２は、位相サンプリング回路３ａ〜３ｄのデジタル出力DPI0〜DPI3から、時間デジタル変換回路１の出力信号DOUTの計算に係る値であるLSB_DECを求める為のルックアップテーブルを示す図である。例えば、DPHI0=1、DPHI1=1、DPHI2=1、DPHI3=0である場合、図２よりLSB_DECの値は３となる。
【００３４】
LSB_DECとカウンタ回路５の出力MSB_CNTとより、デコード回路６の出力DOUTを次式にしたがって計算し、時間デジタル変換回路１の出力信号とする。
DOUT=LSB_DEC+MSB_CNT・8
上記のようなデコードを行うことで、カウンタ回路５からのカウント値（MSB_CNT）と位相サンプリング回路３の出力信号(DPHI0〜3)とに基づいた値を出力する高分解能の時間デジタル変換回路１を実現することができるという効果を奏する。
【００３５】
しかしながら、時間デジタル変換回路１はpico-secondオーダーの信号を扱うため、予期しないタイミングのずれや準安定性の問題が発生するという副次的な問題がある。
【００３６】
以下、準安定性の問題について、図３と図４とに基づいて説明する。
【００３７】
図３は、各素子又は回路における出力信号の一例を示すタイミング図である。
【００３８】
図３は、図示しないタイミングT0でSTART信号がHighに設定され、TnにおいてPHI3（クロック生成回路４の入力信号）のHighからLowへの立下りをN回カウントした後、次にPHI3が立ち下がるカウントの直前であって、ほぼ同一のタイミングTS2において、STOP信号がLowからHighになった場合を示している。
【００３９】
TS2の時点でのPHI0=0, PHI1=0, PHI2=0, PHI3=1がサンプリングされるため、DPHI0=0,DPHI1=0,DPHI2=0,DPHI3=1が位相サンプリング回路から出力される。また、図２からLSB_DEC=7である。そしてリップルカウンタの値はＮで、MSB_CNT=Nであるので、DOUT=7+8Nとなる。図３はタイミングのずれや準安定性の問題が無い理想的な場合である。
【００４０】
図４は、準安定性の問題またはタイミングのずれが発生した場合の一例を示すタイミング図である。
【００４１】
図４は、図３において示す場合と同様、図示しないタイミングT0でSTART信号がHighに設定され、TnにおいてPHI3の立下りをN回カウントした後、次のPHI3が立下がるカウントの直前であって、ほぼ同一のタイミングTS2においてSTOP信号がLowからHighになった場合を示している。
【００４２】
しかしながら図３において示した場合とは異なり、クロック生成回路４内のラッチ回路４１の準安定性の問題またはタイミングのずれの発生により、TS2よりも前にPHI3の立下りがカウンタ回路５によりカウントされている。
【００４３】
上記の場合、DPHI0=0,DPHI1=0,DPHI2=0,DPHI3=1であるので図２からLSB_DEC=7であるが、カウンタ回路のカウント値がＮ＋１になるため、MSB_CNT=N+1になり、DOUT=7+8・(N+1)となる。
【００４４】
上記の様に、準安定性の問題またはタイミングのずれの発生により、測定結果（DOUT）が異なる値となる場合が発生する。このような事が発生すると測定の精度が劣化してしまう。
【００４５】
次に、図５〜図９を参照しながら、本願発明の実施形態１に係る時間デジタル変換回路１ａについて説明する。時間デジタル変換回路１ａは、ラッチ回路の準安定性の問題やデジタル回路のタイミングのずれによる精度劣化を回避するものである。
【００４６】
なお便宜上、上述の時間デジタル変換回路１を用いた説明における部材と同じ機能を有する部材については、同じ符号を付記し、説明を省略する。
【００４７】
図５は、時間デジタル変換回路１ａを示す概略図である。図５に示すように、時間デジタル変換回路１ａは、発振回路２、位相サンプリング回路（群）３、クロック生成回路４ａ、カウンタ回路５、及びデコード回路６ａを含む。
発振回路２は、遅延素子をリング状に配置したリング型発振回路であり、また、説明を簡単化するため１入力１出力の遅延素子からなるシングルエンド型である。２入力２出力の遅延素子をリング状に形成した差動型かつリング型発振回路も構成可能である。
【００４８】
差動型発振回路を用いることにより、電源、グランドノイズの影響を受けにくい時間デジタル変換回路を実現できる。
【００４９】
位相サンプリング回路３が備える第１から第４の位相サンプリング回路３ａ〜３ｄは、発振回路２からの位相出力信号(PHI0〜3)をアナログ信号としてサンプリングし、所定の電圧レベルと比較しデジタル値(DPHI0〜3)を出力する。
【００５０】
クロック生成回路４ａは、シュミットトリガ回路４２を含み、カウンタ回路５には、シュミットトリガ回路４２により整形されたクロック信号が入力される。
【００５１】
準安定性の問題によりラッチ回路４１から極短い寄生パルスが生じる可能性がある。このとき、本発明に示す補正方法を用いる場合であっても、準安定性の問題を回避できない。シュミットトリガ回路４２を設けることで該準安定性の問題をより確実に回避することができる。
【００５２】
デコード回路６ａには、位相サンプリング回路３ａ〜３ｄのデジタル出力DPHI0、DPHI1、DPHI2、及びDPHI3と、カウンタ回路５のデジタル出力MSB_CNTとに加え、クロック生成回路４ａが備えるラッチ回路４１の出力信号CLK3が入力される点において、図１に示す時間デジタル変換回路１とは構成が異なる。
【００５３】
なお、上記の構成は一例であって、本発明を実施する場合に、必ずしも時間デジタル変換回路１ａと同一の構成でなければならないことを意味しない。
【００５４】
図６は、ルックアップテーブルを示す図である。
【００５５】
図６に示すルックアップテーブルにより、位相サンプリング回路３ａ〜３ｄのデジタル出力DPI0〜DPI3と、クロック生成回路４ａの出力信号とから、時間デジタル変換回路１ａの出力信号DOUTの計算に係る値であるLSB_DECとMSB_CALとを求めることができる。例えば、DPHI0=1、DPHI1=1、DPHI2=0、DPHI3=0、CLK3=0である場合、図６よりLSB_DEC=2、MSB_CAL=0となる。
【００５６】
LSB_DEC、MSB_CAL、及びカウンタ回路５の出力信号MSB_CNTより、デコード回路６ａの出力DOUT’を次式にしたがって計算し、時間デジタル変換回路１ａの出力信号とする。
DOUT’=LSB_DEC+(MSB_CAL+MSB_CNT)・8
上述の記載は、デコード回路６ａは、位相サンプリング回路３ａ〜３ｄのデジタル出力DPI0〜DPI3と、クロック生成回路４ａの出力CLK3とからLSB_DEC及び、新たな参照信号であるMSB_CALを生成し、上記参照信号と、カウンタ回路５のカウンタ値MSB_CNTとに応じたデジタル信号DOUT’を出力すると言い換えることもできる。また、参照信号LSB_DECに併せてMSB_CALの値をデコード回路６ａの出力DOUT’の計算に用いることで、後述するように、準安定性の問題又はタイミングのずれに由来する不整合を補正することができる。
【００５７】
MSB_CALの値を確認することで、準安定性・クロックスキュー・タイミングずれによる不整合が発生したかどうかを確認することができる。具体的には、MSB_CALの値が0であれば、上記不整合は発生していないが、MSB_CALの値が1又は-1であれば、上記不整合が発生している。
【００５８】
図７は、各素子又は回路における出力信号の一例を示すタイミング図である。
【００５９】
図７は、準安定性の問題やタイミングのずれが発生しない理想的な場合を示すタイミング図であって、START信号が既にHighレベル(1)となっている場合において、STOP信号がLowからHighへ切り替わる時点でのタイミング図である。
【００６０】
START信号がHighである期間、発振回路２が発振動作を行い、遅延素子２１〜２４の出力波形はPHI0〜3に示す波形となる。
【００６１】
カウンタ回路５はSTART信号がHighとなってからのクロック生成回路４ａの出力信号のHighからLowへの立下りをカウントし、0,1,…,N-1, Nと出力が更新される。位相サンプリング回路３ａ〜３ｄはSTOP信号が１に変化した時点での遅延素子出力をサンプリングし、遅延素子のHighレベルとLowレベルの中間値と比較して0または1を出力する。各コンパレータ回路は、STOP信号が1となった瞬間に、サンプリングされたPHI0〜3の値に応じて、０または１の値を出力する(一例として本実施形態においては（DPHI0,  DPHI1,  DPHI2,  DPHI3) = (0, 0, 0, 1)）。また、クロック生成回路４ａにおいて、発振回路２の出力信号PHI3からの入力値がラッチされる（一例として本実施形態においては、CLK3=1の状態が保持される）。上記のサンプリングまたはラッチされた値 DPHI0〜3およびCLK3より、図６に従い、LSB_DEC=7, MSB_CAL=0となり、DOUT’は、理想的な値である7+8Nとなる。
【００６２】
本発明の時間デジタル変換回路１ａにおいて、ラッチ回路４１の準安定性の問題やデジタル回路のタイミングのずれが発生してもカウンタ回路５の出力と位相サンプリング回路３ａ〜３ｄの出力に不整合が発生せず、準安定性の問題やタイミングのずれに由来する問題を回避できることを説明する。
【００６３】
図８は、ラッチ回路４１において不整合が発生した場合の一例を示すタイミング図である。
【００６４】
図７と同じ位相の信号については説明を省略し、異なる点についてのみ説明する。
【００６５】
図８は、準安定性の問題またはタイミングのずれが発生した場合の一例を示すタイミング図である。
【００６６】
図８に示すように、ラッチ回路４１の出力信号CLK3の位相が、回路バラツキ等により発振回路２の出力信号PHI3の位相よりも少し進んでいる為、STOP信号が1となる時点において、PHI3とCLK3とにタイミングのズレが生じ、ラッチ回路４１はHigh(1)ではなく、Low(0)を保持するため、CLK3はLow(0)となる。
【００６７】
上記の場合に、図２にしたがって、時間デジタル変換回路１ａの出力を計算すると、DOUT(補正なし)=15+8Nとなり、該タイミングのずれにより、DOUT(理想)と異なる値に落ち着く。一方、図６にしたがって算出すると、DOUT’(補正あり)=7+8Nとなり、DOUT(理想)と同じ値となる。このことから、該補正方法に従うとタイミングのずれが発生しても時間デジタル変換回路１ａの性能劣化とはならない。
【００６８】
なお、デコード回路６ａは、ラッチ回路４１からの出力信号CLK3、換言するとクロック生成回路４ａの内部状態が得られる構成であれば、ラッチ回路４１とデコード回路６ａとが直接的に接続される構成に限定されない。
【００６９】
即ち、デコード回路６ａは、クロック生成回路４ａの出力信号CLK3又は内部状態と、位相サンプリング回路３ａ〜３ｄの出力信号DPHI0〜DPHI3とに応じたLSB_DEC及び参照信号であるMSB_CALを生成し、タイミングエラーが発生したことを検出する。
【００７０】
このように、LSB_DECに併せて参照信号MSB_CALの値をデコード回路６ａの出力DOUT’の計算に用いることで、換言すると、位相サンプリング回路３ａ〜３ｄの出力信号DPHI0〜DPHI3に併せてクロック生成回路４ａの出力信号CLK3又は内部状態をデコード回路６ａの出力DOUT’の計算に用いることで、準安定性の問題又はタイミングのずれに由来する不整合を補正することができる。
【００７１】
上述したように、時間デジタル変換回路１ａは、複数の位相信号を出力する発振回路２と、上記複数の位相信号が入力され、上記スタート信号入力後に入力されるストップ信号の入力に起因して、複数の位相信号の各々をサンプリングし、サンプリングした結果に応じた出力信号を出力する位相サンプリング回路３ａ〜３ｄと、上記複数の位相信号の１つが入力され、上記ストップ信号の入力に起因して、当該１つの位相信号をラッチして出力するクロック生成回路４ａと、クロック生成回路４ａの出力をカウントして、発振回路２の周期をカウントする、カウンタ回路５と、位相サンプリング回路３ａ〜３ｄの出力信号と、カウンタ回路５のカウンタ値と、クロック生成回路４ａの出力又は内部状態とを参照して、上記スタート信号入力から上記ストップ信号入力までの時間を示すデジタル信号を出力するデコード回路６ａとを備える。
【００７２】
上記の構成によれば、精度劣化を抑制した時間デジタル変換回路１ａを実現できる。
【００７３】
以下、位相サンプリング回路３の構成例について説明する。
【００７４】
図９は、第１から第４の位相サンプリング回路３ａ〜３ｄの構成例である。
【００７５】
位相サンプリング回路３ａ〜３ｄは、入力信号をキャパシタ３２とコンパレータ入力端子とに伝えるために配置されたスイッチング素子MN1及びMP2から構成されるインバータ回路と、該インバータ回路の出力端子とキャパシタ３２間に配置されたサンプリング用スイッチSW1と、サンプリングされた電圧信号を保持するためのキャパシタ３２と、電源電圧VDDとグランドレベルの中間電圧を生成するための抵抗R1及びR2と、該中間電圧レベルとサンプリングされた電圧信号を比較してロジックレベルとしてHigh又はLowである信号を出力するコンパレータ回路３３とを備える。
【００７６】
スイッチング素子MN1及びMP2は、ＦＥＴ（Field effect transistor、電界効果トランジスタ）であって、第１から第４の位相サンプリング回路３ａ〜３ｄにおけるバッファ回路３１ａ〜３１ｄの構成要素に相当する。
【００７７】
STOP信号がLowである場合、キャパシタ３２はインバータ回路の出力端子に接続され、発振回路２の出力電圧の反転信号がキャパシタ３２に伝わる。STOP信号がLowからHighへ変化した瞬間に、サンプリング用スイッチSW1は遮断され、その瞬間の電圧値がキャパシタ３２に保持される。キャパシタ３２に保持された電圧が安定化するのを待って、STOP信号がコンパレータ回路３３に伝わり、キャパシタ３２に保持された電圧と該中間電圧レベルとが比較され、コンパレータ回路３３は、ロジックレベルとしてHigh又はLowである信号を出力する。
【００７８】
このように、位相サンプリング回路３ａ〜３ｄは、キャパシタ３２とスイッチSW1とから構成されるアナログ信号サンプリング回路を備え、上記各サンプリング回路は、位相信号をアナログ電圧信号としてサンプリングする。
【００７９】
発振回路２の各位相信号をアナログ信号として扱い、キャパシタ３２に保持された電圧を該１つの中間電圧レベルだけではなく、複数の基準電圧レベルと比較したり、各位相信号を組み合わせて比較することで、位相サンプリング回路の時間分解能を向上することができる。
【００８０】
本実施形態のようなデコードを行うことで、カウンタ回路５におけるカウント値(MSB_CNT)、発振回路２の位相信号(DPHI0〜3)、及びSTOP信号によりラッチされたラッチ回路４１からの出力信号 (CLK3)とに基づいた値を出力する、高分解能の時間デジタル変換回路１ａを実現することができる。
【００８１】
本実施形態においては、説明を簡単化するため、位相サンプリング回路３ａ〜３ｄの入力信号は、発振回路２の対応する出力信号１入力とし、コンパレータ回路３３ａ〜３３ｄにおいて比較される所定の電圧レベルを各入力信号(PHI0〜3)のHighレベルとLowレベルの中間値としたが、非特許文献２、３に記載のような構成にしても本発明は成り立つ。また、ここでは説明を簡略化するため、発振回路２はシングルエンド方式としたが、フル差動の発振回路を用いる方がより性能向上しやすい。
【００８２】
〔まとめ〕
本発明の態様１に係る時間デジタル変換回路１ａは、複数の位相信号を出力する発振回路２と、上記複数の位相信号が入力され、スタート信号入力後に入力されるストップ信号の入力に起因して、複数の位相信号の各々をサンプリングし、サンプリングした結果に応じた出力信号を出力する位相サンプリング回路３ａ〜３ｄと、上記複数の位相信号の１つが入力され、上記ストップ信号の入力に起因して、当該１つの位相信号をラッチして出力するクロック生成回路４ａと、上記クロック生成回路４ａの出力をカウントして、上記発振回路の周期をカウントする、カウンタ回路５と、上記位相サンプリング回路３ａ〜３ｄの出力信号と、上記カウンタ回路５のカウンタ値と、上記クロック生成回路４ａの出力又は内部状態とを参照して、上記スタート信号入力から上記ストップ信号入力までの時間を示すデジタル信号を出力するデコード回路６ａとを備える構成である。
【００８３】
上記の構成によれば、精度劣化を抑制した時間デジタル変換回路１ａを実現できる。
【００８４】
本発明の態様２に係る時間デジタル変換回路１ａは、上記の態様１において、上記デコード回路６ａは、上記クロック生成回路４ａの出力又は内部状態と、上記位相サンプリング回路３ａ〜３ｄの出力信号とに応じた参照信号を生成し、タイミングエラーが発生したことを検出する構成としてもよい。
【００８５】
上記の構成によれば、クロック生成回路４ａの出力CLK3又は内部状態と、上記位相サンプリング回路３ａ〜３ｄの出力信号DPHI0〜DPHI3とに応じた参照信号をデコード回路６ａの出力DOUT’の計算に用いることで、準安定性の問題又はタイミングのずれに由来する不整合を補正することができる。
【００８６】
本発明の態様３に係る時間デジタル変換回路１ａは、上記の態様１又は２において、上記位相サンプリング回路３ａ〜３ｄは、キャパシタ３２とスイッチSW1とから構成されるアナログ信号サンプリング回路を備え、上記各サンプリング回路は、位相信号をアナログ電圧信号としてサンプリングする構成としてもよい。
【００８７】
上記の構成によれば、発振回路２の各位相信号をアナログ信号として扱い、キャパシタ３２に保持された電圧を該１つの中間電圧レベルだけではなく、複数の基準電圧レベルと比較したり、各位相信号を組み合わせて比較することで、位相サンプリング回路の時間分解能を向上することができる。
【００８８】
本発明の態様４に係る時間デジタル変換回路１ａは、上記の態様１から３までの何れかにおいて、上記クロック生成回路４ａは、シュミットトリガ回路４２を含み、上記カウンタ回路５には、上記シュミットトリガ回路４２により整形されたクロック信号が入力される構成としてもよい。
【００８９】
上記の構成によれば、シュミットトリガ回路４２を設けることで準安定性の問題をより確実に回避することができる。
【００９０】
上記の構成によれば、カウンタ回路５における誤検知を防止できる効果を奏する。
【００９１】
本発明の態様５に係る時間デジタル変換回路１ａは、上記の態様１から４までの何れかにおいて、上記発振回路２は、リング型発振回路であり、差動型遅延素子により構成される差動発振回路である構成としてもよい。
【００９２】
上記の構成によれば、差動型発振回路を用いることにより、電源、グランドノイズの影響を受けにくい時間デジタル変換回路を実現できる。
【００９３】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。
【符号の説明】
【００９４】
１、１ａ  時間デジタル変換回路
２  発振回路
３、３ａ〜３ｄ  位相サンプリング回路
４、４ａ  クロック生成回路
５  カウンタ回路
６、６ａ  デコード回路
８  START端子
９  STOP端子
２１〜２４  遅延素子
２５  反転素子
３１ａ〜３１ｄ  バッファ回路
３２ａ〜３２ｄ  キャパシタ（コンデンサ）
３３ａ〜３３ｄ  コンパレータ回路
３４ａ〜３４ｄ  遅延回路
４１  ラッチ回路
４２  シュミットトリガ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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