(57)【要約】【課題】コスト上昇およびスイッチング周波数の変動を回避し、ＦＥＴの更なる高周波動作化のため駆動波形の立ち上がりおよび立ち下がりをよくする。【解決手段】直流入力端子２ａとスイッチング素子５との間にＬＣ共振回路４が接続され、ＬＣ共振回路４は、入力端子２ａに接続される接続部４ａおよびスイッチング素子５に接続される接続部４ｂを有し、インダクタンスを含む電流経路、およびインダクタンスとキャパシタンスの直列回路を含む電流経路が各接続部４ａ，４ｂ間に形成された１端子対回路網として構成され、かつ各接続部４ａ，４ｂ間のインピーダンスの周波数特性において２つの共振周波数を有して、低域の第１の共振周波数がスイッチング素子５のスイッチング周波数より高く、かつ第１の共振周波数でインピーダンスが極大となり、高域の第２の共振周波数がスイッチング周波数の略２倍となると共にインピーダンスが極小となるように構成されている。【選択図】図１
2019009645.tif 000002
【特許請求の範囲】
【請求項１】
直流電圧が入力される正負２つの直流入力端子と、
駆動対象のＦＥＴのゲート端子およびソース端子に接続される２つの出力端子と、
スイッチング素子と、
前記スイッチング素子の両端間に接続された共振キャパシタンスと、
前記直流入力端子間に前記スイッチング素子と共に直列に接続されたＬＣ共振回路とを備え、前記スイッチング素子のスイッチング動作時に前記両端間に発生する電圧を前記ＦＥＴ用の駆動電圧として前記２つの出力端子間に出力するＦＥＴ駆動回路であって、
前記ＬＣ共振回路は、
前記２つの直流入力端子のうちの一方の直流入力端子に接続される第１接続部および前記スイッチング素子に接続される第２接続部を有すると共に、インダクタンスを含んで構成される電流経路、およびインダクタンスとキャパシタンスとの直列回路を含んで構成される電流経路が当該第１接続部および当該第２接続部間に形成された１端子対回路網として構成され、かつ当該第１接続部および当該第２接続部間のインピーダンスの周波数特性において２つの共振周波数を有して、当該２つの共振周波数のうちの低域の第１の共振周波数が前記スイッチング素子のスイッチング周波数より高くなると共に当該第１の共振周波数での前記インピーダンスが極大となり、当該２つの共振周波数のうちの高域の第２の共振周波数が前記スイッチング周波数の略２倍となると共に当該第２の共振周波数での前記インピーダンスが極小となるように構成されているＦＥＴ駆動回路。
【請求項２】
前記ＬＣ共振回路は、
前記インピーダンスの周波数特性において前記第２の共振周波数よりも高い周波数帯域にさらに２つの共振周波数を有して、当該２つの共振周波数のうちの低域の第３の共振周波数での前記インピーダンスが極大となり、当該２つの共振周波数のうちの高域の第４の共振周波数が前記スイッチング周波数の略４倍となると共に当該第４の共振周波数での前記インピーダンスが極小となるように構成されている請求項１記載のＦＥＴ駆動回路。
【請求項３】
前記ＬＣ共振回路は、
第１のインダクタンス、第２のインダクタンスおよび第１のキャパシタンスを内部に含み、
前記第１接続部および前記第２接続部間に前記第１のインダクタンスが接続されると共に、
前記第１接続部および前記第２接続部間に前記第２のインダクタンスと前記第１のキャパシタンスとが直列に接続されている請求項１記載のＦＥＴ駆動回路。
【請求項４】
前記ＬＣ共振回路は、
第３のインダクタンス、第４のインダクタンスおよび第２のキャパシタンスを内部に含み、
前記第１接続部および前記第２接続部間に前記第３のインダクタンスと前記第４のインダクタンスとが直列に接続されると共に、
前記第４のインダクタンスに前記第２のキャパシタンスが並列に接続されている請求項１記載のＦＥＴ駆動回路。
【請求項５】
前記ＬＣ共振回路は、
第５のインダクタンス、第６のインダクタンス、第７のインダクタンス、第３のキャパシタンスおよび第４のキャパシタンスを内部に含み、
前記第１接続部および前記第２接続部間に前記第５のインダクタンスが接続され、
前記第１接続部および前記第２接続部間に前記第６のインダクタンスと前記第３のキャパシタンスとが直列に接続され、
かつ前記第１接続部および前記第２接続部間に前記第７のインダクタンスと前記第４のキャパシタンスとが直列に接続されている請求項２記載のＦＥＴ駆動回路。
【請求項６】
前記ＬＣ共振回路は、
第８のインダクタンス、第９のインダクタンス、第１０のインダクタンス、第５のキャパシタンスおよび第６のキャパシタンスを内部に含み、
前記第１接続部および前記第２接続部間に前記第８のインダクタンスと前記第９のインダクタンスと前記第１０のインダクタンスとが直列に接続され、
前記第９のインダクタンスに前記第５のキャパシタンスが並列に接続され、
かつ前記第１０のインダクタンスに前記第６のキャパシタンスが並列に接続されている請求項２記載のＦＥＴ駆動回路。
【請求項７】
前記ＬＣ共振回路は、
第１１のインダクタンス、第１２のインダクタンス、第１３のインダクタンス、第７のキャパシタンスおよび第８のキャパシタンスを内部に含み、
前記第１接続部および前記第２接続部間に前記第１１のインダクタンスと前記第１２のインダクタンスと前記第１３のインダクタンスとがこの順に直列に接続され、
前記第１２のインダクタンスおよび前記第１３のインダクタンスの直列回路に前記第７のキャパシタンスが並列に接続され、
かつ前記第１３のインダクタンスに前記第８のキャパシタンスが並列に接続されている請求項２記載のＦＥＴ駆動回路。
【請求項８】
前記ＬＣ共振回路は、
第１４のインダクタンス、第１５のインダクタンス、第１６のインダクタンス、第９のキャパシタンスおよび第１０のキャパシタンスを内部に含み、
前記第１接続部および前記第２接続部間に前記第１４のインダクタンスが接続され、
前記第１接続部および前記第２接続部間に前記第９のキャパシタンスと前記第１０のキャパシタンスと前記第１６のインダクタンスとがこの順に直列に接続され、
かつ前記第１０のキャパシタンスおよび前記第１６のインダクタンスの直列回路に前記第１５のインダクタンスが並列に接続されている請求項２記載のＦＥＴ駆動回路。
【請求項９】
前記ＬＣ共振回路は、
第１７のインダクタンス、第１８のインダクタンス、第１９のインダクタンス、第１１のキャパシタンスおよび第１２のキャパシタンスを内部に含み、
前記第１接続部および前記第２接続部間に前記第１７のインダクタンスと前記第１１のキャパシタンスと前記第１８のインダクタンスとがこの順に直列に接続され、
前記第１１のキャパシタンスおよび前記第１８のインダクタンスの直列回路に前記第１９のインダクタンスが並列に接続され、
かつ前記第１８のインダクタンスに前記第１２のキャパシタンスが並列に接続されている請求項２記載のＦＥＴ駆動回路。
【請求項１０】
前記ＬＣ共振回路は、
第２０のインダクタンス、第２１のインダクタンス、第２２のインダクタンス、第１３のキャパシタンスおよび第１４のキャパシタンスを内部に含み、
前記第１接続部および前記第２接続部間に前記第２０のインダクタンスと前記第１３のキャパシタンスと前記第２１のインダクタンスとがこの順に直列に接続され、
かつ前記第１３のキャパシタンスおよび前記第２１のインダクタンスの直列回路に前記第２２のインダクタンスと前記第１４のキャパシタンスとがそれぞれ並列に接続されている請求項２記載のＦＥＴ駆動回路。
【請求項１１】
前記ＬＣ共振回路は、
内部に磁気結合されているインダクタンスを含んでいる請求項１から１０のいずれかに記載のＦＥＴ駆動回路。
【請求項１２】
前記スイッチング素子は、Ｅ級スイッチング動作をする請求項１から１１のいずれかに記載のＦＥＴ駆動回路。
【請求項１３】
前記スイッチング素子の一端と前記２つの出力端子のうちの一方の出力端子とを接続する経路、および前記スイッチング素子の他端と当該２つの出力端子のうちの他方の出力端子とを接続する経路のうちの少なくとも一方に直流カット用キャパシタンスが接続されている請求項１から１２のいずれかに記載のＦＥＴ駆動回路。
【請求項１４】
前記スイッチング素子の一端と前記２つの出力端子のうちの一方の出力端子とを接続する経路、および前記スイッチング素子の他端と当該２つの出力端子のうちの他方の出力端子とを接続する経路の双方に前記直流カット用キャパシタンスが接続されている請求項１３記載のＦＥＴ駆動回路。
【請求項１５】
前記駆動電圧に直流バイアスを付与するバイアス付与回路が前記２つの出力端子間に接続されている請求項１３または１４記載のＦＥＴ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンバータ、インバータおよびスイッチング電源などにスイッチング素子として使用されるＦＥＴ（電界効果型トランジスタ）を駆動するＦＥＴ駆動回路に関するものである。
【背景技術】
【０００２】
高スイッチング周波数でＦＥＴ（例えば、ＭＯＳＦＥＴ）を動作させるためのＦＥＴ駆動回路として、共振型のＦＥＴ駆動回路がよく知られている（下記の非特許文献１および特許文献１参照）。
【０００３】
非特許文献１には、この文献中の図５において、駆動対象としてのＦＥＴのゲート端子とソース端子との間に接続されたスイッチ素子（ＭＯＳＦＥＴ）と、駆動対象のＦＥＴのゲート端子に接続されてこのスイッチ素子の負荷ネットワークとして機能するＬＣ共振回路とを備えて構成されて、台形の共振ゲート駆動電圧をＦＥＴに出力し得る自励型のＦＥＴ駆動回路が開示されている。
【０００４】
また、特許文献１には、一端が駆動対象としてのＦＥＴのゲート端子に接続されたインダクタと、電源電圧が出力される電源の一端とインダクタの他端との間に接続された第１のスイッチと、電源のこの一端とインダクタの一端との間に接続された第３のスイッチと、接地された電源の他端とインダクタの他端との間に接続された第２のスイッチと、電源のこの他端とインダクタの一端との間に接続された第４のスイッチとを備えたＦＥＴ駆動回路が開示されている。このＦＥＴ駆動回路では、この４つのスイッチがこの文献中の図３に示されるタイミングで駆動されることにより、インダクタにプリチャージングを生じさせ、これによって駆動対象のＦＥＴのゲート容量を高速に充放電すること（つまり、ゲート−ソース間電圧の電圧勾配をより急勾配にすること、言い換えれば、立ち上がりおよび立ち下がりの各時間をより短くすること）が可能となっている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Very-High-Frequency Resonant Boost Converters、IEEE TRANSACTIONS ON POWER ELECTRONICS, VOL.24, NO. 6, JUNE 2009, PP 1654-1665.
【特許文献】
【０００６】
【特許文献１】特表２００７−５０１５４４号公報（第６−８頁、第１，３図）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の非特許文献１のＦＥＴ駆動回路には、自励型のため、設計が複雑になるという課題と共にスイッチング周波数が変動することがあるという課題がある。また、２次高調波成分を抑えるＬＣ共振回路が、駆動回路内の各部に独立して分散しているため、高周波でスイッチング駆動動作する際に実装パターンの引き回しの影響が大きくなるという課題と共に、この影響によって共振駆動動作を最適化、安定化させることが難しい等の課題もある。加えて、部品実装コストダウン（生産コスト低減）、部品実装面積縮小（装置の小型化）、および装置全体としての動作を最適化させるための調整が難しい等の課題もある。一方、上記の特許文献１のＦＥＴ駆動回路には、他励型であることから上記した非特許文献１のＦＥＴ駆動回路での課題（設計が複雑となる、スイッチング周波数が変動するという課題）は生じないものの、４つのスイッチが必要となるため、回路のコストが上昇すると共に、クロス導通を防ぐためのデッドタイム設定が必要なことから、更なる高周波動作が困難になるという課題が生じる。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、駆動対象のＦＥＴのゲート端子に供給する駆動波形の立ち上がりおよび立ち下がりの電圧勾配をより大きくし得る（つまり、この駆動波形の立ち上がりおよび立ち下がりの各時間をより短くし得る）と共に、スイッチング周波数の変動を回避しつつ、スイッチの数を低減することで部品実装コストダウン（生産コスト低減）、部品実装面積縮小（装置の小型化）の点で有利で、且つより低損失で、高周波動作が可能とするＦＥＴ駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成すべく、本発明に係るＦＥＴ駆動回路では、直流電圧が入力される正負２つの直流入力端子と、駆動対象のＦＥＴのゲート端子およびソース端子に接続される２つの出力端子と、スイッチング素子と、前記スイッチング素子の両端間に接続された共振キャパシタンスと、前記直流入力端子間に前記スイッチング素子と共に直列に接続されたＬＣ共振回路とを備え、前記スイッチング素子のスイッチング動作時に前記両端間に発生する電圧を前記ＦＥＴ用の駆動電圧として前記２つの出力端子間に出力するＦＥＴ駆動回路であって、前記ＬＣ共振回路は、前記２つの直流入力端子のうちの一方の直流入力端子に接続される第１接続部および前記スイッチング素子に接続される第２接続部を有すると共に、インダクタンスを含んで構成される電流経路、およびインダクタンスとキャパシタンスとの直列回路を含んで構成される電流経路が当該第１接続部および当該第２接続部間に形成された１端子対回路網として構成され、かつ当該第１接続部および当該第２接続部間のインピーダンスの周波数特性において２つの共振周波数を有して、当該２つの共振周波数のうちの低域の第１の共振周波数が前記スイッチング素子のスイッチング周波数より高くなると共に当該第１の共振周波数での前記インピーダンスが極大となり、当該２つの共振周波数のうちの高域の第２の共振周波数が前記スイッチング周波数の略２倍となると共に当該第２の共振周波数での前記インピーダンスが極小となるように構成されている。
【００１０】
この場合、前記ＬＣ共振回路は、第１のインダクタンス、第２のインダクタンスおよび第１のキャパシタンスを内部に含み、前記第１接続部および前記第２接続部間に前記第１のインダクタンスが接続されると共に、前記第１接続部および前記第２接続部間に前記第２のインダクタンスと前記第１のキャパシタンスとが直列に接続されている。
【００１１】
あるいは、前記ＬＣ共振回路は、第３のインダクタンス、第４のインダクタンスおよび第２のキャパシタンスを内部に含み、前記第１接続部および前記第２接続部間に前記第３のインダクタンスと前記第４のインダクタンスとが直列に接続されると共に、前記第４のインダクタンスに前記第２のキャパシタンスが並列に接続されている。
【００１２】
本発明に係るＦＥＴ駆動回路では、前記ＬＣ共振回路は、前記インピーダンスの周波数特性において前記第２の共振周波数よりも高い周波数帯域にさらに２つの共振周波数を有して、当該２つの共振周波数のうちの低域の第３の共振周波数での前記インピーダンスが極大となり、当該２つの共振周波数のうちの高域の第４の共振周波数が前記スイッチング周波数の略４倍となると共に当該第４の共振周波数での前記インピーダンスが極小となるように構成されている。
【００１３】
この場合、前記ＬＣ共振回路は、第５のインダクタンス、第６のインダクタンス、第７のインダクタンス、第３のキャパシタンスおよび第４のキャパシタンスを内部に含み、前記第１接続部および前記第２接続部間に前記第５のインダクタンスが接続され、前記第１接続部および前記第２接続部間に前記第６のインダクタンスと前記第３のキャパシタンスとが直列に接続され、かつ前記第１接続部および前記第２接続部間に前記第７のインダクタンスと前記第４のキャパシタンスとが直列に接続されている。
【００１４】
あるいは、前記ＬＣ共振回路は、第８のインダクタンス、第９のインダクタンス、第１０のインダクタンス、第５のキャパシタンスおよび第６のキャパシタンスを内部に含み、前記第１接続部および前記第２接続部間に前記第８のインダクタンスと前記第９のインダクタンスと前記第１０のインダクタンスとが直列に接続され、前記第９のインダクタンスに前記第５のキャパシタンスが並列に接続され、かつ前記第１０のインダクタンスに前記第６のキャパシタンスが並列に接続されている。
【００１５】
あるいは、前記ＬＣ共振回路は、第１１のインダクタンス、第１２のインダクタンス、第１３のインダクタンス、第７のキャパシタンスおよび第８のキャパシタンスを内部に含み、前記第１接続部および前記第２接続部間に前記第１１のインダクタンスと前記第１２のインダクタンスと前記第１３のインダクタンスとがこの順に直列に接続され、前記第１２のインダクタンスおよび前記第１３のインダクタンスの直列回路に前記第７のキャパシタンスが並列に接続され、かつ前記第１３のインダクタンスに前記第８のキャパシタンスが並列に接続されている。
【００１６】
あるいは、前記ＬＣ共振回路は、第１４のインダクタンス、第１５のインダクタンス、第１６のインダクタンス、第９のキャパシタンスおよび第１０のキャパシタンスを内部に含み、前記第１接続部および前記第２接続部間に前記第１４のインダクタンスが接続され、前記第１接続部および前記第２接続部間に前記第９のキャパシタンスと前記第１０のキャパシタンスと前記第１６のインダクタンスとがこの順に直列に接続され、かつ前記第１０のキャパシタンスおよび前記第１６のインダクタンスの直列回路に前記第１５のインダクタンスが並列に接続されている。
【００１７】
あるいは、前記ＬＣ共振回路は、第１７のインダクタンス、第１８のインダクタンス、第１９のインダクタンス、第１１のキャパシタンスおよび第１２のキャパシタンスを内部に含み、前記第１接続部および前記第２接続部間に前記第１７のインダクタンスと前記第１１のキャパシタンスと前記第１８のインダクタンスとがこの順に直列に接続され、前記第１１のキャパシタンスおよび前記第１８のインダクタンスの直列回路に前記第１９のインダクタンスが並列に接続され、かつ前記第１８のインダクタンスに前記第１２のキャパシタンスが並列に接続されている。
【００１８】
あるいは、前記ＬＣ共振回路は、第２０のインダクタンス、第２１のインダクタンス、第２２のインダクタンス、第１３のキャパシタンスおよび第１４のキャパシタンスを内部に含み、前記第１接続部および前記第２接続部間に前記第２０のインダクタンスと前記第１３のキャパシタンスと前記第２１のインダクタンスとがこの順に直列に接続され、かつ前記第１３のキャパシタンスおよび前記第２１のインダクタンスの直列回路に前記第２２のインダクタンスと前記第１４のキャパシタンスとがそれぞれ並列に接続されている。
【００１９】
本発明に係るＦＥＴ駆動回路では、前記ＬＣ共振回路は、内部に磁気結合されているインダクタンスを含んでいる。
【００２０】
本発明に係るＦＥＴ駆動回路では、前記スイッチング素子は、Ｅ級スイッチング動作をする構成としている。
【００２１】
本発明に係るＦＥＴ駆動回路では、前記スイッチング素子の一端と前記２つの出力端子のうちの一方の出力端子とを接続する経路、および前記スイッチング素子の他端と当該２つの出力端子のうちの他方の出力端子とを接続する経路のうちの少なくとも一方に直流カット用キャパシタンスが接続されている。
【００２２】
この場合、前記スイッチング素子の一端と前記２つの出力端子のうちの一方の出力端子とを接続する経路、および前記スイッチング素子の他端と当該２つの出力端子のうちの他方の出力端子とを接続する経路の双方に前記直流カット用キャパシタンスが接続されていてもよい。
【００２３】
本発明に係るＦＥＴ駆動回路では、前記駆動電圧に直流バイアスを付与するバイアス付与回路が前記２つの出力端子間に接続されている。
【発明の効果】
【００２４】
本発明によれば、２つの共振周波数（第１の共振周波数と第２の共振周波数）を有するインピーダンス特性のＬＣ共振回路、または４つの共振周波数（第１の共振周波数〜第４の共振周波数）を有するインピーダンス特性のＬＣ共振回路を備えたＦＥＴ駆動回路では、スイッチング素子にＯＮ／ＯＦＦを繰り返させることで、駆動対象のＦＥＴを駆動するための駆動電圧を出力端子間から出力することが可能となる。ここで、このインピーダンス特性を有するＬＣ共振回路を用いることで、スイッチング素子のＯＦＦ時にその両端間に印加される電圧について、スイッチング周波数の２次高調波成分（または２次高調波成分および４次高調波成分）を減衰させることができ、これにより、矩形により近い波形にすることができる。このことから、このＦＥＴ駆動回路によれば、スイッチング素子の両端間に印加される電圧を低くできるため、低耐圧の低ＯＮ抵抗値のスイッチング素子を使うことが可能となり、駆動回路自体の損失（導通損失）の低減が可能となる。同時に駆動対象のＦＥＴのゲート駆動電圧のピーク値を低くできるため、駆動対象のＦＥＴのゲート電圧についてのディレーティングを低く保つことも可能となり、このＦＥＴの信頼度を向上させることができる。また、このＦＥＴ駆動回路によれば、スイッチング素子の両端間に印加される電圧の立ち上がりおよび立ち下がりの各時間を一層短くすること（立ち上がりおよび立ち下がりの各電圧勾配を一層急勾配にすること）ができるため、駆動回路自体のスイッチング損失の一層の低減が可能となる。同時に駆動対象のＦＥＴのゲート駆動電圧の立ち上がりおよび立ち下がりの各時間についても一層短くすること（立ち上がりおよび立ち下がりの各電圧勾配を一層急勾配にすること）ができ、これにより、ＦＥＴでのゲート駆動損失を一層低減すること（ＦＥＴを一層低損失で駆動すること）ができるため、ＦＥＴでのスイッチング損失及び導通損失を一層低減することができる。また、このＦＥＴ駆動回路によれば、ＦＥＴのゲート−ソース間の特性にある入力インダクタンスと入力キャパシタンスとの電流共振により駆動損失の低減が可能となる。また、このＦＥＴ駆動回路によれば、スイッチング素子は１個でよいため、より多くのスイッチング素子を使用する構成と比較して部品コストの上昇、部品実装コストの上昇、および部品実装面積拡大を回避でき、回路のシンプル化を達成できる。また、クロス導通を防ぐためのデッドタイム設定がないため、更なる高周波での駆動が可能となる。また、他励型であることからスイッチング周波数の変動を回避することもできる。また、このＦＥＴ駆動回路によれば、ＦＥＴの駆動振幅電圧が直流入力電圧に依存するため、直流入力電圧を調整することにより、駆動振幅電圧を自由に調整することができる。また、特に高周波でスイッチング動作をさせる場合、高周波のスイッチング電流が流れるパターンの引き回しが長いと、様々な弊害を生じるが、上記のインピーダンス特性のＬＣ共振回路を有するＦＥＴ駆動回路によれば、パターンの引き回しを極力短くすること、その結果としてノイズによる影響を受ける、逆にノイズを放出する等のノイズの影響を抑えることが容易となる。また、部品を集約することで、素子特性の変動差を小さく抑えることが可能となり、動作の安定性に寄与することができる。さらに、生産コストの低減、装置の小型化、装置の動作の最適化も達成できる。
【図面の簡単な説明】
【００２５】
【図１】ＦＥＴ駆動回路１の回路構成を模式的に示した構成図である。
【図２】最適化インピーダンス特性Ｚを有するＬＣ共振回路４の２つの共振周波数を有する場合および４つの共振周波数を有する場合の各周波数特性を説明するための説明図である。
【図３】２つの共振周波数を有する最適化インピーダンス特性Ｚを備えた第１実施例のＬＣ共振回路４についての回路図である。
【図４】２つの共振周波数を有する最適化インピーダンス特性Ｚを備えた第２実施例のＬＣ共振回路４についての回路図である。
【図５】４つの共振周波数を有する最適化インピーダンス特性Ｚを備えた第３実施例のＬＣ共振回路４についての回路図である。
【図６】４つの共振周波数を有する最適化インピーダンス特性Ｚを備えた第４実施例のＬＣ共振回路４についての回路図である。
【図７】４つの共振周波数を有する最適化インピーダンス特性Ｚを備えた第５実施例のＬＣ共振回路４についての回路図である。
【図８】４つの共振周波数を有する最適化インピーダンス特性Ｚを備えた第６実施例のＬＣ共振回路４についての回路図である。
【図９】４つの共振周波数を有する最適化インピーダンス特性Ｚを備えた第７実施例のＬＣ共振回路４についての回路図である。
【図１０】４つの共振周波数を有する最適化インピーダンス特性Ｚを備えた第８実施例のＬＣ共振回路４についての回路図である。
【図１１】図３〜図４のいずれかのＬＣ共振回路４を備えたＦＥＴ駆動回路１の動作を説明するための波形図である。
【図１２】図５〜図１０のいずれかのＬＣ共振回路４を備えたＦＥＴ駆動回路１の動作を説明するための波形図である。
【発明を実施するための形態】
【００２６】
以下、本発明の好適な実施の形態について説明する。なお、本発明の対象は以下の実施形態に限定されるものではない。また以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれると共に、その構成要素は、適宜組み合わせることが可能である。
【００２７】
図面を参照して、発明の実施の形態を詳細に説明する。なお、図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。
【００２８】
まず、図１を参照して、ＦＥＴ駆動回路の一例としてのＦＥＴ駆動回路１の構成について説明する。
【００２９】
ＦＥＴ駆動回路１は、一対の直流入力端子２ａ，２ｂ（以下、特に区別しないときには「直流入力端子２」ともいう）、一対の出力端子３ａ，３ｂ（以下、特に区別しないときには「出力端子３」ともいう）、ＬＣ共振回路４、スイッチング素子５、共振キャパシタンス６、直流カット用キャパシタンス７（以下、単に「キャパシタンス７」ともいう）、およびバイアス付与回路８を備え、駆動対象としてのＦＥＴ（一例としてＭＯＳＦＥＴ）１１への駆動電圧Ｖ４を出力端子３ａ，３ｂ間から出力可能に構成されている。
【００３０】
具体的には、一対の直流入力端子２ａ，２ｂの間には、基準電位（本例では共通グランドＧ）に接続された直流入力端子２ｂを低電位側として、直流入力電圧Ｖ１が入力される。一対の出力端子３ａ，３ｂの間には、基準電位に接続された出力端子３ｂを基準とするパルス状の駆動電圧Ｖ４が出力される。
【００３１】
スイッチング素子５は、ＭＯＳＦＥＴやバイポートランジスタなどで構成されている。ＦＥＴ駆動回路１は、スイッチング素子５が不図示の制御回路から出力される駆動信号電圧Ｖｐに同期してＯＮ／ＯＦＦ動作（スイッチング動作）することにより（他励型に構成されて）、直流入力端子２から入力される直流入力電圧Ｖ１を駆動電圧Ｖ４に変換して出力端子３から出力する。
【００３２】
ＬＣ共振回路４は、最適化インピーダンス特性Ｚを有して、共振キャパシタンス６および駆動対象のＦＥＴ１１のゲート−ソース間の入力特性（ゲート−ソース間に直列状態で入力インダクタンスと入力キャパシタンス（いずれも図示せず）とが等価的に存在するとの入力特性）と共に、スイッチング素子５のＯＮ／ＯＦＦに対する応答負荷となる。
【００３３】
ＬＣ共振回路４は、２つの外部接続端子（第１接続部４ａおよび第２接続部４ｂ）を有する１端子対回路網（２端子回路網）で構成されている。なお、ＬＣ共振回路４は、内部に含むインダクタンスとキャパシタンスを集約化して構成された２端子素子の１つの電子部品としての複合共振インピーダンス素子としてもよい。
【００３４】
また、ＬＣ共振回路４は、２つの接続部４ａ，４ｂ間に、等価的にインダクタンスのみで構成される電流経路（インダクタンスを含んで構成される電流経路の一例）と、等価的にインダクタンスおよびキャパシタンスの直列回路のみで構成される電流経路（インダクタンスおよびキャパシタンスの直列回路を含んで構成される電流経路の一例）とを並列に有していて、各接続部４ａ，４ｂ間から見たインピーダンスの周波数特性として図２に示すような最適化インピーダンス特性Ｚを有するように形成されている。
【００３５】
また、ＬＣ共振回路４の各接続部４ａ，４ｂのうちの一方（本例では接続部４ａ）は直流入力端子２ａに接続され、各接続部４ａ，４ｂのうちの他方（本例では接続部４ｂ）はスイッチング素子５の一端に接続されている。スイッチング素子５の他端は、直流入力端子２ｂに接続されている。よって、スイッチング素子５がＯＮの時、直流入力端子２ａ→ＬＣ共振回路４→スイッチング素子５→直流入力端子２ｂの直流電流ループが形成される。図１では、ＬＣ共振回路４が、直流入力端子２ａ，２ｂのうちの正側の直流入力端子２ａに接続されているので、上記の電流ループとなるが、ＬＣ共振回路４が負側の直流入力端子２ｂに接続される構成でもよく、この構成の場合の直流電流ループは、直流入力端子２ａ→スイッチング素子５→ＬＣ共振回路４→直流入力端子２ｂとなる。
【００３６】
具体的に、ＬＣ共振回路４のこのインピーダンスの周波数特性（最適化インピーダンス特性Ｚ）について説明すると、ＬＣ共振回路４は、その回路構成により、図２において破線で示すように、低域側から高域側に向けて順に、第１の共振周波数および第２の共振周波数（２つの共振周波数）を有する最適化インピーダンス特性Ｚに形成されることもできるし、図２において実線で示すように、低域側から高域側に向けて順に、第１の共振周波数、第２の共振周波数、第３の共振周波数および第４の共振周波数（４つの共振周波数）を有する最適化インピーダンス特性Ｚに形成されることもできる。このいずれの最適化インピーダンス特性Ｚにおいても、第１の共振周波数は、スイッチング素子５のスイッチング周波数より高くなり、第２の共振周波数がスイッチング周波数の略２倍の周波数となる。また、第３の共振周波数および第４の共振周波数は、上記したように第２の共振周波数よりも高い周波数帯域に存在しており、第３の共振周波数および第４の共振周波数のうちの高域の第４の共振周波数がスイッチング周波数の略４倍の周波数となっている。また、インピーダンスは、第１の共振周波数および第３の共振周波数で極大となり、かつ第２の共振周波数および第４の共振周波数で極小となっている。
【００３７】
スイッチング素子５の両端間には、ＯＦＦ期間において、スイッチング周波数と同じ周波数で電圧Ｖ２が発生するが、ＬＣ共振回路４が上記したようにスイッチング周波数の偶数倍（上記の例では、２倍、または２倍および４倍）でインピーダンスが極小となり、この結果、スイッチング素子５の両端間に発生する電圧Ｖ２の波形を構成する高調波成分のうちの偶数成分（上記の例では、２次高調波成分、または２次高調波成分および４次高調波成分）がＬＣ共振回路４によって減衰させられる。一方、ＬＣ共振回路４は、上記したように第１の共振周波数で極大、または第１の共振周波数および第３の共振周波数で極大となることから、これに起因して、電圧Ｖ２の波形を構成する高調波成分のうちの奇数成分（主として３次高調波成分）は基本波成分（１次高調波成分）と共に減衰させられずに残る。この結果、２次高調波成分（または２次高調波成分および４次高調波成分）が含まれているときの電圧Ｖ２の不図示の波形と比較して、２次高調波成分が減衰させられた電圧Ｖ２については図１１に示すように矩形に近い波形となり、また２次高調波成分および４次高調波成分が減衰させられた電圧Ｖ２については図１２に示すように矩形により近い波形となることから、電圧ピーク値を低く（直流入力電圧Ｖ１の略２倍にまで）抑えることと、立ち上がりおよび立ち下がりの双方の時間を短くすること（立ち上がりおよび立ち下がりの双方の電圧勾配を急勾配にすること）が可能になる。この結果、スイッチング素子５の両端に印加される電圧Ｖ２、さらに出力端子３から出力されるパルス状の駆動電圧Ｖ４についても、図１１，１２に示すように、ピーク値を低く且つ立ち上がりおよび立ち下がりがより急峻（立ち上がりおよび立ち下がりの各電圧勾配がより急勾配）とすることができる。そのことから、スイッチング素子５には低耐圧の低ＯＮ抵抗値の素子を使うことが可能となり、その結果、導通損失を低減することが可能となる。また、スイッチング損失も低減され、駆動回路全体の低損失効果を高めることが可能となる。一方、駆動対象のＦＥＴ１１はゲート電圧のディレーティングを低く保つことが可能となり、その結果、ＦＥＴ１１の信頼度を向上させることが可能となる。また、ＦＥＴ１１のスイッチング損失と導通損失とを低減することが可能となる。
【００３８】
次に、この最適化インピーダンス特性Ｚを有するＬＣ共振回路４の具体的な回路構成の実施例について、図３から図１０までを用いて説明する。
【００３９】
図３はＬＣ共振回路４の第１実施例であり、上記の２つの共振周波数（第１の共振周波数と第２の共振周波数）を有している。このＬＣ共振回路４は、第１のインダクタンス４０１と、第２のインダクタンス４０２と、第１のキャパシタンス４３１とを備え、第１接続部４ａおよび第２接続部４ｂ間に第１のインダクタンス４０１が接続されると共に、両接続部４ａ，４ｂ間に第２のインダクタンス４０２および第１のキャパシタンス４３１が直列に接続されて構成されている。
【００４０】
また、図４はＬＣ共振回路４の第２実施例であり、上記の２つの共振周波数（第１の共振周波数と第２の共振周波数）を有している。このＬＣ共振回路４は、第３のインダクタンス４０３と、第４のインダクタンス４０４と、第２のキャパシタンス４３２とを備え、第１接続部４ａおよび第２接続部４ｂ間に第３のインダクタンス４０３および第４のインダクタンス４０４が直列に接続されると共に、第４のインダクタンス４０４に第２のキャパシタンス４３２が並列に接続されて構成されている。
【００４１】
また、図５はＬＣ共振回路４の第３実施例であり、上記の４つの共振周波数（第１の共振周波数〜第４の共振周波数）を有している。このＬＣ共振回路４は、第５のインダクタンス４０５と、第６のインダクタンス４０６と、第７のインダクタンス４０７と、第３のキャパシタンス４３３と、第４のキャパシタンス４３４とを備え、第１接続部４ａおよび第２接続部４ｂ間に第５のインダクタンス４０５が接続され、両接続部４ａ，４ｂ間に第６のインダクタンス４０６および第３のキャパシタンス４３３が直列に接続され、かつ両接続部４ａ，４ｂ間に第７のインダクタンス４０７および第４のキャパシタンス４３４が直列に接続されて構成されている。
【００４２】
また、図６はＬＣ共振回路４の第４実施例であり、上記の４つの共振周波数（第１の共振周波数〜第４の共振周波数）を有している。このＬＣ共振回路４は、第８のインダクタンス４０８と、第９のインダクタンス４０９と、第１０のインダクタンス４１０と、第５のキャパシタンス４３５と、第６のキャパシタンス４３６とを備え、第１接続部４ａおよび第２接続部４ｂ間に第８のインダクタンス４０８と第９のインダクタンス４０９と第１０のインダクタンス４１０が直列に接続され、第９のインダクタンス４０９に第５のキャパシタンス４３５が並列に接続され、かつ第１０のインダクタンス４１０に第６のキャパシタンス４３６が並列に接続されて構成されている。
【００４３】
また、図７はＬＣ共振回路４の第５実施例であり、上記の４つの共振周波数（第１の共振周波数〜第４の共振周波数）を有している。このＬＣ共振回路４は、第１１のインダクタンス４１１と、第１２のインダクタンス４１２と、第１３のインダクタンス４１３と、第７のキャパシタンス４３７と、第８のキャパシタンス４３８とを備え、第１接続部４ａおよび第２接続部４ｂ間に第１１のインダクタンス４１１と第１２のインダクタンス４１２と第１３のインダクタンス４１３とがこの順に直列に接続され、第１２のインダクタンス４１２および第１３のインダクタンス４１３の直列回路に第７のキャパシタンス４３７が並列に接続され、かつ第１３のインダクタンス４１３に第８のキャパシタンス４３８が並列に接続されて構成されている。
【００４４】
また、図８はＬＣ共振回路４の第６実施例であり、上記の４つの共振周波数（第１の共振周波数〜第４の共振周波数）を有している。このＬＣ共振回路４は、第１４のインダクタンス４１４と、第１５のインダクタンス４１５と、第１６のインダクタンス４１６と、第９のキャパシタンス４３９と、第１０のキャパシタンス４４０とを備え、第１接続部４ａおよび第２接続部４ｂ間に第１４のインダクタンス４１４が接続され、両接続部４ａ，４ｂ間に第９のキャパシタンス４３９と第１０のキャパシタンス４４０と第１６のインダクタンス４１６とがこの順に直列に接続され、かつ第１０のキャパシタンス４４０および第１６のインダクタンス４１６の直列回路に第１５のインダクタンス４１５が並列に接続されて構成されている。
【００４５】
また、図９はＬＣ共振回路４の第７実施例であり、上記の４つの共振周波数（第１の共振周波数〜第４の共振周波数）を有している。このＬＣ共振回路４は、第１７のインダクタンス４１７と、第１８のインダクタンス４１８と、第１９のインダクタンス４１９と、第１１のキャパシタンス４４１と、第１２のキャパシタンス４４２とを備え、第１接続部４ａおよび第２接続部４ｂ間に第１７のインダクタンス４１７と第１１のキャパシタンス４４１と第１８のインダクタンス４１８とがこの順に直列に接続され、第１１のキャパシタンス４４１および第１８のインダクタンス４１８の直列回路に第１９のインダクタンス４１９が並列に接続され、かつ第１８のインダクタンス４１８に第１２のキャパシタンス４４２が並列に接続されて構成されている。
【００４６】
また、図１０はＬＣ共振回路４の第８実施例であり、上記の４つの共振周波数（第１の共振周波数〜第４の共振周波数）を有している。このＬＣ共振回路４は、第２０のインダクタンス４２０と、第２１のインダクタンス４２１と、第２２のインダクタンス４２２と、第１３のキャパシタンス４４３と、第１４のキャパシタンス４４４とを備え、第１接続部４ａおよび第２接続部４ｂ間に第２０のインダクタンス４２０と第１３のキャパシタンス４４３と第２１のインダクタンス４２１とがこの順に直列に接続され、かつ第１３のキャパシタンス４４３および第２１のインダクタンス４２１の直列回路に第２２のインダクタンス４２２と第１４のキャパシタンス４４４とがそれぞれ並列に接続されて構成されている。
【００４７】
また、ＬＣ共振回路４は、その内部の複数のインダクタにおいて磁気結合されているインダクタを含んでいてもよい。一例として図５の回路を例に挙げて説明すると、第５のインダクタンス４０５、第６のインダクタンス４０６および第７のインダクタンス４０７のうちの少なくとも２つが、互いに磁気結合されたインダクタで構成されていてもよい。これにより、簡単な回路構成で４つの共振周波数（第１共振周波数〜第４共振周波数）を有するＬＣ共振回路を実現すると同時に磁気コアの個数を減らして、低コストと最適化が容易となる。また、インダクタのコアのコア特性が変動した時に、個々のインダクタとしての素子特性の変動差を小さく抑える事が可能となり動作の安定性に寄与する。
【００４８】
共振キャパシタンス６は、スイッチング素子５の両端に接続された共振スイッチングのための共振キャパシタンスであるが、スイッチング素子５が半導体素子の場合には、スイッチング素子５が持つ接合部のキャパシタンス（スイッチング素子５の出力容量）を含めても良いし、接合部のキャパシタンスのみで構成しても良い。
【００４９】
キャパシタンス７は、スイッチング素子５の両端間と出力端子間３ａ，３ｂを相互に接続する経路内に接続されている。図１のＦＥＴ駆動回路１では、一例として、キャパシタンス７は、その一端がスイッチング素子５の一端に接続され、かつその他端が出力端子３ａに接続されることにより、スイッチング素子５の一端と出力端子３ａを接続する経路内に接続されているが、この構成に代えて、その一端がスイッチング素子５の他端に接続され、かつその他端が出力端子３ｂに接続されることにより、スイッチング素子５の他端と出力端子３ｂを接続する経路内に接続される構成でも良い。また、双方にキャパシタンス７が接続されていてもよい。また、キャパシタンス７は、スイッチング素子５のＯＦＦ期間において、スイッチング素子５の他端（共通グランドＧ）を基準としてその一端に発生する電圧Ｖ２に含まれる直流成分を除去して出力する機能（直流カット機能）を有している。
【００５０】
バイアス付与回路８は、上記のようにキャパシタンス７において直流成分が除去された電圧Ｖ２に対して、直流電圧（直流バイアス）Ｖ３を付与することで、駆動電圧Ｖ４を生成する。これにより、駆動電圧Ｖ４は、図１１や図１２に示すように、直流成分が除去された電圧Ｖ２の零電位が直流電圧Ｖ３分だけシフトした電圧として生成される。また、バイアス付与回路８は、例えば、図１に示すように、直流電圧Ｖ３を出力する直流電源８ａと、キャパシタンス７の他端にこの直流電圧Ｖ３を供給するダイオード８ｂとで構成することができるが、この構成に限定されるものではない。この場合、直流電圧Ｖ３は、ダイオード８ｂの順方向電圧分だけ減ぜられた状態でキャパシタンス７の他端に供給されるが、理解の容易のため、本例ではこの順方向電圧は無視するもの（順方向電圧はゼロボルト）とする。
【００５１】
次に、図１に示したＦＥＴ駆動回路１の基本動作について、最初に、図１１の定常動作波形図を参照して、ＬＣ共振回路４が図２に示す２つの共振周波数（第１の共振周波数と第２の共振周波数）を有する最適化インピーダンス特性Ｚのときの各期間における動作波形について詳細に説明する。
【００５２】
各期間における動作波形について、まずは、時間ｔ０から時間ｔ１までの期間での動作について説明する。時間ｔ（＝ｔ０）の時、スイッチング素子５のＯＮ／ＯＦＦを制御する制御回路から出力される駆動信号電圧Ｖｐは、スイッチング素子５をＯＮとするためハイレベルになり、時間ｔ（＝ｔ１）までにハイレベルを維持する。よって、時間ｔ０から時間ｔ１までの期間は、スイッチング素子５がＯＮし、スイッチング素子５の両端間に印加される電圧Ｖ２は零であり、共振キャパシタンス６に流れる電流ｉｃは零である。スイッチング素子５に流れる電流ｉｓは、最適化インピーダンス特性Ｚを有するＬＣ共振回路４のインピーダンス特性と駆動対象のＦＥＴ１１のゲート−ソース間の特性によって、零から負値へジャンプし、その後、負の共振ピーク（極小値）を経て、緩やかに上昇する。また、入力電流として、最適化インピーダンス特性Ｚを有するＬＣ共振回路４に流れる電流ｉ１は共振電流となるため、この期間内に負と正の最大値（ピーク値）を有する。一方、この期間にＦＥＴ１１のゲート端子へ流れる電流ｉ４は、負のピーク値から上昇し、その後、零値にクリップされ、時間ｔ（＝ｔ１）まで零値を維持する。
【００５３】
次に、図１１の時間ｔ１から時間ｔ２までの期間の動作について説明する。時間ｔ（＝ｔ１）でスイッチング素子５への駆動信号電圧Ｖｐは、スイッチング素子５をＯＦＦとするためローレベルになり、時間ｔ（＝ｔ２）までローレベルを維持する。したがって、時間ｔ１から時間ｔ２までの間にスイッチング素子５がＯＦＦし、このＯＦＦになった直後からスイッチング素子５の両端間に印加される電圧Ｖ２は、最適化インピーダンス特性Ｚを有するＬＣ共振回路４のインピーダンス特性とＦＥＴ１１のゲート−ソース間の特性によって、共振して零から直流入力電圧Ｖ１の略２倍の振幅電圧まで急勾配で上昇し（短時間に立ち上がり）、３つの共振ピーク（極大となる１回目の共振ピーク、極小となる２回目の共振ピーク、および極大となる３回目の共振ピーク）を経た後に急勾配で降下して（短時間に立ち下がり）、時間ｔ（＝ｔ２）で零に戻ると共に、時間に対する導関数（時間に対する電圧変化率）も零となる。つまり、スイッチング素子５は、Ｅ級スイッチングで高効率でのスイッチング動作を行う。
【００５４】
また、この期間内にスイッチング素子５をＯＦＦとさせることで、それまでスイッチング素子５に流れていた電流ｉｓは零となり、共振キャパシタンス６に流れる電流ｉｃに切り替わる。この場合、ＬＣ共振回路４に入力電流として流れる電流ｉ１は時間ｔ（＝ｔ１）で最大値で、そのあと、１つの負の共振ピーク（極小となる共振ピーク）と１つの正の共振ピーク（極大となる共振ピーク）とを経て、時間ｔ（＝ｔ２）で最小値となる。一方、ＦＥＴ１１のゲート端子へ流れる電流ｉ４は、時間ｔ（＝ｔ１）で零値となった直後から上昇して共振し、３つの共振ピーク（極大となる１回目の共振ピーク、極小となる２回目の共振ピーク、および極大となる３回目の共振ピーク）を経て、時間ｔ（＝ｔ２）で最小値となる。したがって、共振キャパシタンス６には、電流ｉ１と電流ｉ４の差分の電流が電流ｉｃとして流れる。
【００５５】
また、時間ｔ０から時間ｔ２までの期間において、上記した電圧波形でスイッチング素子５の両端間に印加される電圧Ｖ２は、キャパシタンス７において直流成分が除去されると共に、バイアス付与回路８から直流電圧Ｖ３が付与されて、駆動電圧Ｖ４として出力端子３ａ，３ｂを介してＦＥＴ１１のゲート−ソース間に出力される。
【００５６】
その後の図１１中の時間ｔ２から時間ｔ３までの期間は、前述した時間ｔ０から時間ｔ１までの期間の動作と同様であり、さらにその後の時間ｔ３から時間ｔ４までの期間は、前述した時間ｔ１から時間ｔ２までの期間の動作と同様である。つまり、時間ｔ０から時間ｔ２までの期間の動作が、それ以降の期間のおいても繰り返される。なお、スイッチング素子５をＯＮ／ＯＦＦ制御する駆動信号電圧ＶｐのＯＮ時間およびＯＦＦ時間が同じ場合の動作例を挙げて説明したが、スイッチング素子５のＯＮ時間とＯＦＦ時間とが異なる場合は各部の動作電圧と動作電流ピーク時間が異なる場合もある。
【００５７】
このように、２つの共振周波数（第１の共振周波数と第２の共振周波数）を有する最適化インピーダンス特性ＺのＬＣ共振回路４を備えたＦＥＴ駆動回路１では、スイッチング素子５への駆動信号電圧Ｖｐの出力によってスイッチング素子５のＯＮ／ＯＦＦを繰り返させることで、駆動対象のＦＥＴ１１のソース端子の電位を基準としてＦＥＴ１１のゲート端子に駆動電圧Ｖ４を出力することが可能となっている。ここで、最適化インピーダンス特性Ｚを有するＬＣ共振回路４を用いることで、スイッチング素子５のＯＦＦ時にその両端間に印加される電圧Ｖ２について、スイッチング周波数の２次高調波成分を減衰させることができ、これにより、矩形に近い波形にすることができる。このことから、このＦＥＴ駆動回路１によれば、スイッチング素子５の両端間に印加される電圧Ｖ２のピーク値を低くできるため、低耐圧の低ＯＮ抵抗値のスイッチング素子を使うことが可能となり、導通損失を一層低減し、低損失効果を高めることが可能となる。また、電圧Ｖ２、ひいては駆動電圧Ｖ４のピーク値を低くできるため、駆動対象のＦＥＴ１１のゲート電圧についてのディレーティングを低く保つことが可能となり、ＦＥＴ１１の信頼度を向上させることができる。また、このＦＥＴ駆動回路１によれば、電圧Ｖ２の立ち上がりおよび立ち下がりの各時間、ひいては駆動電圧Ｖ４の立ち上がりおよび立ち下がりの各時間についても短くすること（立ち上がりおよび立ち下がりの各電圧勾配を急勾配にすること）ができる。これにより、スイッチング素子５ではスイッチング損失の一層の低減、駆動対象のＦＥＴ１１ではスイッチング損失と導通損失とを低減すること（駆動対象のＦＥＴ１１を低損失で動作させること）ができる。また、このＦＥＴ駆動回路１によれば、スイッチング素子はスイッチング素子５の１個でよいため、より多くのスイッチング素子を使用する構成と比較して部品コストの上昇、部品実装コストの上昇、および部品実装面積の拡大を回避できると共に、回路のシンプル化を達成できる。また、クロス導通を防ぐためのデッドタイム設定がないため、更なる高周波での駆動が可能となる。また、他励型であることからスイッチング周波数の変動を回避することもできる。
【００５８】
続いて、図１に示したＦＥＴ駆動回路１の基本動作について、図１２の定常動作波形図を参照して、ＬＣ共振回路４が図２に示す４つの共振周波数（第１の共振周波数〜第４の共振周波数）を有する最適化インピーダンス特性Ｚのときの各期間における動作波形について詳細に説明する。
【００５９】
各期間における動作波形について、まずは、時間ｔ０から時間ｔ１までの期間での動作について説明する。時間ｔ（＝ｔ０）の時、スイッチング素子５のＯＮ／ＯＦＦを制御する制御回路から出力される駆動信号電圧Ｖｐは、スイッチング素子５をＯＮとするためハイレベルになり、時間ｔ（＝ｔ１）までにハイレベルを維持する。よって、時間ｔ０から時間ｔ１までの期間は、スイッチング素子５がＯＮし、スイッチング素子５の両端間に印加される電圧Ｖ２は零であり、共振キャパシタンス６に流れる電流ｉｃは零である。スイッチング素子５に流れる電流ｉｓは、最適化インピーダンス特性Ｚを有するＬＣ共振回路４のインピーダンス特性と駆動対象のＦＥＴ１１のゲート−ソース間の特性によって、零から負値へジャンプし、その後、負の共振ピーク（極小値）を経て、緩やかに上昇する。また、入力電流として、最適化インピーダンス特性Ｚを有するＬＣ共振回路４に流れる電流ｉ１は共振電流となるため、この期間内に負と正の最大値（ピーク値）を有する。一方、この期間にＦＥＴ１１のゲート端子へ流れる電流ｉ４は、負のピーク値から上昇し、その後、零値にクリップされ、時間ｔ（＝ｔ１）まで零値を維持する。
【００６０】
次に、図１２の時間ｔ１から時間ｔ２までの期間の動作について説明する。時間ｔ（＝ｔ１）でスイッチング素子５への駆動信号電圧Ｖｐは、スイッチング素子５をＯＦＦとするためローレベルになり、時間ｔ（＝ｔ２）までローレベルを維持する。したがって、時間ｔ１から時間ｔ２までの間にスイッチング素子５がＯＦＦし、このＯＦＦになった直後からスイッチング素子５の両端間に印加される電圧Ｖ２は、最適化インピーダンス特性Ｚを有するＬＣ共振回路４のインピーダンス特性とＦＥＴ１１のゲート−ソース間の特性によって、共振して零から直流入力電圧Ｖ１の略２倍の振幅電圧まで急勾配で上昇し（短時間に立ち上がり）、５つの共振ピーク（極大となる１回目の共振ピーク、極小となる２回目の共振ピーク、極大となる３回目の共振ピーク、極小となる４回目の共振ピーク、および極大となる５回目の共振ピーク）を経た後に急勾配で降下して（短時間に立ち下がり）、時間ｔ（＝ｔ２）で零に戻ると共に、時間に対する導関数（時間に対する電圧変化率）も零となる。つまり、スイッチング素子５は、Ｅ級スイッチング動作をする。
【００６１】
また、この期間内にスイッチング素子５をＯＦＦとさせることで、それまでスイッチング素子５に流れていた電流ｉｓは零となり、共振キャパシタンス６に流れる電流ｉｃに切り替わる。この場合、ＬＣ共振回路４に入力電流として流れる電流ｉ１は時間ｔ（＝ｔ１）で最大値で、そのあと、４つの共振ピーク（極小となる１回目の負の共振ピーク、極大となる２回目の正の共振ピーク、極小となる３回目の負の共振ピーク、および極大となる４回目の正の共振ピーク）を経て、時間ｔ（＝ｔ２）で最小値となる。一方、ＦＥＴ１１のゲート端子へ流れる電流ｉ４は、時間ｔ（＝ｔ１）で零値となった直後から上昇して共振し、３つの共振ピーク（極大となる１回目の共振ピーク、極小となる２回目の共振ピーク、および極大となる３回目の共振ピーク）を経て、時間ｔ（＝ｔ２）で最小値となる。したがって、共振キャパシタンス６には、電流ｉ１と電流ｉ４の差分の電流が電流ｉｃとして流れる。
【００６２】
また、時間ｔ０から時間ｔ２までの期間において、上記した電圧波形でスイッチング素子５の両端間に印加される電圧Ｖ２は、キャパシタンス７において直流成分が除去されると共に、バイアス付与回路８から直流電圧Ｖ３が付与されて、駆動電圧Ｖ４として出力端子３ａ，３ｂを介してＦＥＴ１１のゲート−ソース間に出力される。
【００６３】
その後の図１２中の時間ｔ２から時間ｔ３までの期間は、前述した時間ｔ０から時間ｔ１までの期間の動作と同様であり、さらにその後の時間ｔ３から時間ｔ４までの期間は、前述した時間ｔ１から時間ｔ２までの期間の動作と同様である。つまり、時間ｔ０から時間ｔ２までの期間の動作が、それ以降の期間のおいても繰り返される。なお、スイッチング素子５をＯＮ／ＯＦＦ制御する駆動信号電圧ＶｐのＯＮ時間およびＯＦＦ時間が同じ場合の動作例を挙げて説明したが、スイッチング素子５のＯＮ時間とＯＦＦ時間とが異なる場合は各部の動作電圧と動作電流ピーク時間が異なる場合もある。
【００６４】
このように、４つの共振周波数（第１の共振周波数〜第４の共振周波数）を有する最適化インピーダンス特性ＺのＬＣ共振回路４を備えたＦＥＴ駆動回路１では、スイッチング素子５への駆動信号電圧Ｖｐの出力によってスイッチング素子５のＯＮ／ＯＦＦを繰り返させることで、駆動対象のＦＥＴ１１のソース端子の電位を基準としてＦＥＴ１１のゲート端子に駆動電圧Ｖ４を出力することが可能となっている。ここで、最適化インピーダンス特性Ｚを有するＬＣ共振回路４を用いることで、スイッチング素子５のＯＦＦ時にその両端間に印加される電圧Ｖ２について、スイッチング周波数の２次高調波成分および４次高調波成分を減衰させることができ、これにより、矩形により近い波形にすることができる。このことから、このＦＥＴ駆動回路１によれば、スイッチング素子５の両端間に印加される電圧Ｖ２のピーク値を低くできるため、低耐圧の低ＯＮ抵抗値の素子を使うことが可能となり、導通損失を一層低減し、低損失効果を高めることが可能となる。また、電圧Ｖ２、ひいては駆動電圧Ｖ４のピーク値を低くできるため、駆動対象のＦＥＴ１１のゲート電圧についてのディレーティングを低く保つことが可能となり、ＦＥＴ１１の信頼度を向上させることができる。また、このＦＥＴ駆動回路１によれば、電圧Ｖ２の立ち上がりおよび立ち下がりの各時間、ひいては駆動電圧Ｖ４の立ち上がりおよび立ち下がりの各時間についても一層短くすること（立ち上がりおよび立ち下がりの各電圧勾配を一層急勾配にすること）ができる。これにより、スイッチング素子５ではスイッチング損失の一層の低減、駆動対象のＦＥＴ１１ではスイッチング損失と導通損失とを一層低減すること（駆動対象のＦＥＴ１１を一層低損失で動作させること）ができる。また、このＦＥＴ駆動回路１によれば、スイッチング素子はスイッチング素子５の１個でよいため、より多くのスイッチング素子を使用する構成と比較して部品コストの上昇、部品実装コストの上昇、および部品実装面積の拡大を回避できると共に、回路のシンプル化を達成できる。また、クロス導通を防ぐためのデッドタイム設定がないため、更なる高周波での駆動が可能となる。また、他励型であることからスイッチング周波数の変動を回避することもできる。
【００６５】
また、上記した２つの共振周波数を有する最適化インピーダンス特性ＺのＬＣ共振回路４を備えたＦＥＴ駆動回路１、および上記した４つの共振周波数を有する最適化インピーダンス特性ＺのＬＣ共振回路４を備えたＦＥＴ駆動回路１（以下では、この２つのＦＥＴ駆動回路１について「各ＦＥＴ駆動回路１」ともいう）によれば、このＬＣ共振回路４により、スイッチング素子５の両端間に印加される電圧Ｖ２の振幅を直流入力電圧Ｖ１の略２倍にできることから、直流入力電圧Ｖ１を変更することで、駆動電圧Ｖ４の振幅についても駆動対象のＦＥＴ１１に適合した振幅に容易に調整することができる。また、電圧Ｖ２の振幅を直流入力電圧Ｖ１の略２倍に抑制できることに起因して、スイッチング素子５の耐圧を下げることができ、これに付随して低ＯＮ抵抗のスイッチング素子をスイッチング素子５に選定することができる。その結果、スイッチング素子５における導通損失（ＯＮ損失）を減らすことを達成でき、低損失効果をさらに高めることが可能となる。また、最適化インピーダンス特性Ｚを有するＬＣ共振回路４を用いることで高周波のスイッチング動作において最適化が容易となる。
【００６６】
また、上記した各ＦＥＴ駆動回路１によれば、キャパシタンス７で電圧Ｖ２の直流成分を除去し、この直流成分の除去された電圧Ｖ２に基づいて駆動電圧Ｖ４を生成する構成を採用したことにより、ＦＥＴ１１のソース端子の電位を基準として負電圧となる駆動電圧Ｖ４をＦＥＴ１１のゲート端子に印加（出力）して、ＦＥＴ１１をより確実に、かつ速やかにＯＦＦ状態に移行させることができる。なお、キャパシタンス７およびバイアス付与回路８を用いずに、電圧Ｖ２をそのまま駆動電圧Ｖ４としてＦＥＴ１１に出力する構成を採用してもよいのは勿論である。
【００６７】
また、上記した各ＦＥＴ駆動回路１によれば、バイアス付与回路８を備え、キャパシタンス７において直流成分の除去された電圧Ｖ２に対してこのバイアス付与回路８から直流電圧Ｖ３を付与して駆動電圧Ｖ４として生成する構成を採用したことにより、駆動電圧Ｖ４をＦＥＴ１１のゲートに正方向（ＯＮ時）、負方向（ＯＦＦ時）の正負に分割して印加することが可能となる。また、直流電圧Ｖ３の電圧値（直流バイアス値）により、その分割電圧レベルを任意に調整することができる。
【００６８】
なお、上記した各ＦＥＴ駆動回路１では、キャパシタンス７を、スイッチング素子５の一端と出力端子３ａとの間に接続したり、またはスイッチング素子５の他端と出力端子３ｂとの間に接続したりすることで、電圧Ｖ２の直流成分を除去する構成としているが、スイッチング素子５の一端と出力端子３ａとの間、およびスイッチング素子５の他端と出力端子３ｂとの間の双方に接続する構成を採用することもできる。この構成によれば、スイッチング素子５側の電位と、出力端子３ａ，３ｂ側の電位とを直流的に分離することが可能となることから、例えば、図示はしないが、互いに直列に接続された２つのＦＥＴ（高電位側のＦＥＴのソース端子が、低電位側のＦＥＴのドレイン端子に接続されて直列接続された２つのＦＥＴ）における高電位側のＦＥＴについても、直流的に分離された駆動電圧Ｖ４を生成して出力することで駆動することができる。
【符号の説明】
【００６９】
１  ＦＥＴ駆動回路
２ａ，２ｂ  直流入力端子
３ａ，３ｂ  出力端子
４  ＬＣ共振回路
４ａ  第１接続部
４ｂ  第２接続部
５  スイッチング素子
６  共振キャパシタンス
７  キャパシタンス７
８  バイアス付与回路
８ａ  直流電源
８ｂ  ダイオード
１１  ＦＥＴ
Ｖ１  直流電圧
Ｖ２  スイッチング素子５の両端間に印加される電圧
Ｖ３  直流電圧（直流バイアス）
Ｖ４  駆動電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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