(57)【要約】      （修正有）【課題】オン抵抗の低減が可能な半導体装置及びその製造方法を提供する。【解決手段】半導体装置１１０は、第１〜第３電極６１〜６３、第１〜第３半導体領域１０〜３０を含む。第１電極６１は、第２、第３電極６２、６３の間にある。第１半導体領域１０は、Ａｌｘ１Ｇａ１−ｘ１Ｎを含む。第１半導体領域１０の第１〜第３部分領域１１〜１３は、第１〜第３電極６１〜６３から離れている。第１部分領域１１は、第２、第３部分領域１２、１３よりも厚い。第２半導体領域２０は、Ａｌｘ２Ｇａ１−ｘ２Ｎ（ｘ２＜ｘ１）を含む。第２半導体領域２０の第４〜第６部分領域２４〜２６は、夫々第１電極６１と第１部分領域１１の間、第２電極６２と第２部分領域１２の間、第３電極６３と第３部分領域１３の間にある。第４部分領域２４は、第５、第６部分領域２５、２６よりも薄い。【選択図】図１
2019009231.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、
第２電極と、
第３電極であって、前記第３電極は第１方向において前記第２電極から離れ、前記第１電極の前記第１方向における位置は、前記第２電極の前記第１方向における位置と、前記第３電極の前記第１方向における位置と、の間にある、前記第３電極と、
Ａｌｘ１Ｇａ１−ｘ１Ｎ（０＜ｘ１≦１）を含む第１半導体領域であって、前記第１方向と交差する第２方向において前記第１電極から離れた第１部分領域と、前記第２方向において前記第２電極から離れた第２部分領域と、前記第２方向において前記第３電極から離れた第３部分領域と、を含み、前記第１部分領域の前記第２方向に沿う第１厚さは、前記第２部分領域の前記第２方向に沿う第２厚さよりも厚く、前記第３部分領域の前記第２方向に沿う第３厚さよりも厚い、前記第１半導体領域と、
Ａｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ１）を含む第２半導体領域であって、前記第２方向において前記第１電極と前記第１部分領域との間に位置する第４部分領域と、前記第２方向において前記第２電極と前記第２部分領域との間に位置する第５部分領域と、前記第２方向において前記第３電極と前記第３部分領域との間に位置する第６部分領域と、を含み、前記第４部分領域の前記第２方向に沿う第４厚さは、前記第５部分領域の前記第２方向に沿う第５厚さよりも薄く、前記第６部分領域の前記第２方向に沿う第６厚さよりも薄い、前記第２半導体領域と、
Ａｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３≦１、ｘ２＜ｘ３）を含む第３半導体領域であって、前記第２方向において前記第２電極と前記第５部分領域との間に位置する第７部分領域と、前記第２方向において前記第３電極と前記第６部分領域との間に位置する第８部分領域と、を含む前記第３半導体領域と、
を備えた半導体装置。
【請求項２】
第１電極と、
第２電極と、
第３電極であって、前記第３電極は第１方向において前記第２電極から離れ、前記第１電極の前記第１方向における位置は、前記第２電極の前記第１方向における位置と、前記第３電極の前記第１方向における位置と、の間にある、前記第３電極と、
Ａｌｘ１Ｇａ１−ｘ１Ｎ（０＜ｘ１≦１）を含む第１半導体領域であって、前記第１方向と交差する第２方向において前記第１電極から離れた第１部分領域と、前記第２方向において前記第２電極から離れた第２部分領域と、前記第２方向において前記第３電極から離れた第３部分領域と、を含む、前記第１半導体領域と、
Ａｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ１）を含む第２半導体領域であって、前記第２方向において前記第１電極と前記第１部分領域との間に位置する第４部分領域と、前記第２方向において前記第２電極と前記第２部分領域との間に位置する第５部分領域と、前記第２方向において前記第３電極と前記第３部分領域との間に位置する第６部分領域と、を含む、前記第２半導体領域と、
Ａｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３≦１、ｘ２＜ｘ３）を含む第３半導体領域であって、前記第２方向において前記第２電極と前記第５部分領域との間に位置する第７部分領域と、前記第２方向において前記第３電極と前記第６部分領域との間に位置する第８部分領域と、を含む前記第３半導体領域と、
を備え、
前記第１部分領域の一部は、前記第１方向において、前記第５部分領域と前記第６部分領域との間に位置した半導体装置。
【請求項３】
前記第２方向において前記第１電極と前記第４部分領域との間に設けられ、Ａｌｘ４Ｇａ１−ｘ４Ｎ（０＜ｘ４≦１、ｘ２＜ｘ４）を含む第４半導体領域をさらに備えた請求項１または２に記載の半導体装置。
【請求項４】
前記ｘ４は、前記ｘ３よりも低い、請求項３記載の半導体装置。
【請求項５】
Ａｌｘ５Ｇａ１−ｘ５Ｎ（０＜ｘ５≦１、ｘ２＜ｘ５）を含む第５半導体領域をさらに備え、
前記第５半導体領域は、
前記第２方向において前記第５部分領域と前記第７部分領域との間に設けられた第９部分領域と、
前記第２方向において前記第６部分領域と前記第８部分領域との間に設けられた第１０領域と、
を含む、請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記ｘ５は、前記ｘ３よりも低い、請求項５記載の半導体装置。
【請求項７】
前記第９部分領域の前記第２方向に沿う第９厚さは、前記第７部分領域の前記第２方向に沿う第７厚さよりも薄く、
前記第１０部分領域の前記第２方向に沿う第１０厚さは、前記第８部分領域の前記第２方向に沿う第８厚さよりも薄い、請求項５または６に記載の半導体装置。
【請求項８】
前記ｘ３は、０．１５以上０．５以下であり、
前記第７部分領域の前記第２方向に沿う第７厚さは、５ｎｍ以上５０ｎｍ以下である、請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
前記第１方向において、前記第１電極の少なくとも一部は、前記第５部分領域と前記第６部分領域との間に位置した、請求項１〜８のいずれか１つに記載の半導体装置。
【請求項１０】
Ａｌｘ１Ｇａ１−ｘ１Ｎ（０＜ｘ１≦１）を含む第１半導体膜と、前記第１半導体膜の上に設けられたＡｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ１）を含む第２半導体膜と、を含む積層体の一部の上に設けられたマスクを用いて、前記第２半導体膜の一部及び前記第１半導体膜の一部を除去し、前記第１半導体膜から第１半導体領域を形成し、前記第１半導体領域は、第１〜第３部分領域を含み、前記第１部分領域の一部は、第１方向において前記第２部分領域と第３部分領域との間に位置し、前記第１方向は、前記第１半導体膜から前記第２半導体膜に向かう第２方向と交差し、
前記第２部分領域の上に位置するＡｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ１）を含む第５部分領域、及び、前記第３部分領域の上に位置するＡｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ１）を含む第６部分領域を形成し、
前記第５部分領域の上に位置するＡｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３≦１、ｘ２＜ｘ３）を含む第７部分領域、及び、前記第６部分領域の上に位置するＡｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３≦１、ｘ２＜ｘ３）を含む第８部分領域を形成し、
前記マスクを除去し、
前記第２半導体膜の他部の上に絶縁膜を形成し、
前記絶縁膜の上に位置する第１電極、前記第７部分領域の上に位置する第２電極、及び、前記第８部分領域の上に位置する第３電極を形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
例えば窒化物半導体を用いたトランジスタなどの半導体装置がある。半導体装置において、オン抵抗の低減が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１０９０８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、オン抵抗の低減が可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、半導体装置は、第１〜第３電極、及び、第１〜第３半導体領域を含む。前記第３電極は第１方向において前記第２電極から離れる。前記第１電極の前記第１方向における位置は、前記第２電極の前記第１方向における位置と、前記第３電極の前記第１方向における位置と、の間にある。前記第１半導体領域は、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０＜ｘ１≦１）を含む。前記第１半導体領域は、前記第１方向と交差する第２方向において前記第１電極から離れた第１部分領域と、前記第２方向において前記第２電極から離れた第２部分領域と、前記第２方向において前記第３電極から離れた第３部分領域と、を含む。前記第１部分領域の前記第２方向に沿う第１厚さは、前記第２部分領域の前記第２方向に沿う第２厚さよりも厚く、前記第３部分領域の前記第２方向に沿う第３厚さよりも厚い。前記第２半導体領域は、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ１）を含む。前記第２半導体領域は、前記第２方向において前記第１電極と前記第１部分領域との間に位置する第４部分領域と、前記第２方向において前記第２電極と前記第２部分領域との間に位置する第５部分領域と、前記第２方向において前記第３電極と前記第３部分領域との間に位置する第６部分領域と、を含む。前記第４部分領域の前記第２方向に沿う第４厚さは、前記第５部分領域の前記第２方向に沿う第５厚さよりも薄く、前記第６部分領域の前記第２方向に沿う第６厚さよりも薄い。前記第３半導体領域は、Ａｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３≦１、ｘ２＜ｘ３）を含む。前記第３半導体領域は、前記第２方向において前記第２電極と前記第５部分領域との間に位置する第７部分領域と、前記第２方向において前記第３電極と前記第６部分領域との間に位置する第８部分領域と、を含む。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体装置を例示する模式的断面図である。
【図２】図２は、半導体装置の特性を例示するグラフ図である。
【図３】図３（ａ）〜図３（ｆ）は、実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。
【図４】図４（ａ）及び図４（ｂ）は、第１実施形態に係る別の半導体装置を例示する模式的断面図である。
【図５】図５は、第２実施形態に係る半導体装置を例示する模式的断面図である。
【図６】図６は、第３実施形態に係る半導体装置を例示する模式的断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）  
図１は、第１実施形態に係る半導体装置を例示する模式的断面図である。  
図１に示すように、本実施形態に係る半導体装置１１０は、第１〜第３電極６１〜６３、第１半導体領域１０、第２半導体領域２０、及び、第３半導体領域３０を含む。この例では、絶縁膜６５がさらに設けられている。
【０００９】
第３電極６３は、第１方向において、第２電極６２から離れる。
【００１０】
第１方向をＸ軸方向とする。Ｘ軸方向に対して垂直な１つの軸をＺ軸方向とする。Ｘ軸方向及びＺ軸方向に対して垂直な方向をＹ軸方向とする。
【００１１】
第１方向(Ｘ軸方向）において、第１電極６１は、第２電極６２と第３電極６３との間に位置する。
【００１２】
例えば、第１電極６１の第１方向における位置は、第２電極６２の第１方向における位置と、第３電極６３の第１方向における位置と、の間にある。
【００１３】
第１半導体領域１０は、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０＜ｘ１≦１）を含む。第１半導体領域は、ＡｌＧａＮである。
【００１４】
第１半導体領域１０は、これらの電極から、第２方向において離れる。第２方向は、第１方向と交差する。第２方向は、例えばＺ軸方向である。第１半導体領域１０は、第１部分領域１１、第２部分領域１２及び第３部分領域１３を含む。第１部分領域１１は、第２方向において第１電極６１から離れる。第２部分領域１２は、第２方向において第２電極６２から離れる。第３部分領域１３は、第２方向において第３電極６３から離れる。これらの部分領域は、互いに連続している。
【００１５】
第１部分領域１１の第２方向に沿う第１厚さｔ１は、第２部分領域１２の第２方向に沿う第２厚さｔ２よりも厚い。第１厚さｔ１は、第３部分領域１３の第２方向に沿う第３厚さｔ３よりも厚い。第１半導体領域１０は、凸部（第１部分領域１１）を有する。
【００１６】
第２半導体領域２０は、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ１）を含む。第２半導体領域２０は、例えば、ＧａＮである。第２半導体領域２０における不純物濃度は、例えば、１０１７／ｃｍ３以下である。不純物は、例えば、シリコン（Ｓｉ）または炭素（Ｃ）である。第２半導体領域２０は、例えばｉ−ＧａＮである。
【００１７】
第２半導体領域２０は、第４部分領域２４、第５部分領域２５及び第６部分領域２６を含む。第４部分領域２４は、第２方向において第１電極６１と第１部分領域１１との間に位置する。第５部分領域２５は、第２方向において第２電極６２と第２部分領域１２との間に位置する。第６部分領域２６は、第２方向において第３電極６３と第３部分領域１３との間に位置する。
【００１８】
第４部分領域２４の第２方向に沿う第４厚さｔ４は、第５部分領域２５の第２方向に沿う第５厚さｔ５よりも薄い。第４厚さｔ４は、第６部分領域２６の第２方向に沿う第６厚さｔ６よりも薄い。
【００１９】
実施形態においては、第１部分領域１１の一部は、第１方向（Ｘ軸方向）において、第５部分領域２５と第６部分領域２６との間に位置している。
【００２０】
第３半導体領域３０は、Ａｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３≦１、ｘ２＜ｘ３）を含む。第３半導体領域３０は、例えば、ＡｌＧａＮである。第３半導体領域３０は、第７部分領域３７及び第８部分領域３８を含む。第７部分領域３７は、第２方向において第２電極６２と第５部分領域２５との間に位置する。第８部分領域３８は、第２方向において第３電極６３と第６部分領域２６との間に位置する。
【００２１】
絶縁膜６５は、第２方向において第１電極６１と第４部分領域２４との間に設けられた部分６５ｐを含む。
【００２２】
この例では、第４半導体領域４０が設けられている。第４半導体領域４０は、第２方向において第１電極６１と第４部分領域２４との間に設けられる。第４半導体領域４０は、Ａｌｘ４Ｇａ１−ｘ４Ｎ（０＜ｘ４≦１、ｘ２＜ｘ４）を含む。この場合、絶縁膜６５は、第２方向において第１電極６１と第４半導体領域４０との間に設けられた部分６５ｐを含む。
【００２３】
この例では、基板１０ｓ及び第６半導体領域１６がさらに設けられる。第６半導体領域１６は、Ａｌを含む窒化物半導体を含む。第２方向において、基板１０ｓと第１半導体領域１０との間に、第６半導体領域１６が位置する。第６半導体領域１６は、基板１０ｓ及び第１半導体領域１０と接する。第６半導体領域１６は、例えば、構造に積層された複数のＡｌＮ膜及び複数のＡｌＧａＮ膜を含む。例えば、複数のＡｌＧａＮ膜において、基板１０ｓの側から第１半導体領域１０の側に向かって、Ａｌの組成比が段階的に低くなる。例えば、複数のＡｌＧａＮ膜のＡｌの組成比は、０よりも高く、１以下である。
【００２４】
例えば、基板１０ｓの上に、上記の第６半導体領域１６が結晶成長され、その上に、第１半導体領域１０が結晶成長される。第６半導体領域１６は、例えば、バッファ層である。
【００２５】
例えば、第２電極６２は、第７部分領域３７と電気的に接続される。第２電極６２は、第７部分領域３７とオーミック接触する。第３電極６３は、第８部分領域３８と電気的に接続される。第３電極６３は、第８部分領域３８とオーミック接触する。第２電極６２は、例えば、ソース電極として機能する。第３電極６３は、例えば、ドレイン電極として機能する。第１電極６１は、例えば、ゲート電極として機能する。絶縁膜６５は、例えば、ゲート絶縁膜として機能する。半導体装置１１０は、例えば、トランジスタである。
【００２６】
半導体装置１１０のゲート電極の下において、厚い第１部分領域１１（例えばＡｌＧａＮ膜）の上に、薄い第４部分領域２４（例えばＧａＮ膜）が設けられる。このため、ゲート電極の下においては、二次元電子ガス（2 Dimensional Electron Gas：２ＤＥＧ)の発生が抑制される。これにより、オフ時のリーク電流を抑制できる。すなわち、良好なノーマリオフ特性が得られる。
【００２７】
一方、ゲート電極の下を除く部分において、厚いＧａＮ膜（第５部分領域２５及び第６部分領域２６）が設けられる。このため、例えば、第５部分領域２５と第７部分領域３７との間の界面の近傍部分、及び、第６部分領域２６と第８部分領域３８との間の界面の近傍部分において、二次元電子ガスが生じやすい。このため、オン時に電流がながれ易い。オン抵抗を低減できる。
【００２８】
実施形態によれば、オン抵抗を低減することができる。そして、高いしきい値電圧が得られる。良好なノーマリオフ特性が得られる。
【００２９】
図２は、半導体装置の特性を例示するグラフ図である。  
図２には、第１参考例の半導体装置１１９ａの特性、及び、第２参考例の半導体装置１１９ｂの特性も例示されている。
【００３０】
半導体装置１１９ａにおいては、第１半導体領域１０が設けられない。そして、第２半導体領域２０において、第４部分領域２４、第５部分領域２５及び第６部分領域２６のそれぞれの厚さは、互いに同じである。
【００３１】
半導体装置１１９ｂにおいては、第１半導体領域１０が設けられる。第１半導体領域１０において、第１部分領域１１、第２部分領域１２及び第３部分領域１３のそれぞれの厚さは、互いに同じである。そして、第２半導体領域２０において、第４部分領域２４、第５部分領域２５及び第６部分領域２６のそれぞれの厚さは、互いに同じである。
【００３２】
図２の横軸は、ゲート電圧Ｖｇ（Ｖ）である。縦軸は、ドレイン電流Ｉｄ（×１０−５Ａ）である。図２において、ドレイン電圧は１Ｖである。
【００３３】
図２に示すように、第１参考例の半導体装置１１９ａにおいては、ゲート電圧Ｖｇが０Ｖのときに大きなドレイン電流Ｉｄが流れる。すなわち、ノーマリオフ動作ができない。これは、半導体装置１１９ａにおいては、ゲート電極の下において、二次元電子ガスが形成されることが原因であると考えられる。
【００３４】
第２参考例の半導体装置１１９ｂにおいては、ゲート電圧Ｖｇが０Ｖのときにドレイン電流Ｉｄは小さい。ノーマリオフ動作が得られる。ゲート電極の下における二次元電子ガスの形成が抑制されるためであると考えられる。しかしながら、半導体装置１１９ｂにおいては、オン時のドレイン電流Ｉｄが小さい。ゲート電極の下を除く部分においても二次元電子ガスの形成が抑制されるためであると考えられる。
【００３５】
これに対して、実施形態に係る半導体装置１１０においては、ゲート電圧Ｖｇが０Ｖのときにドレイン電流Ｉｄは小さい。良好なノーマリオフ動作が得られる。そして、オン時のドレイン電流Ｉｄが大きい。低いオン抵抗が得られる。これは、ゲート電極の下部分において、二次元電子ガスの形成が抑制され、ゲート電極の下を除く部分においては二次元電子ガスが形成されるためであると考えられる。
【００３６】
このように、実施形態によれば、オン抵抗を低減することができる。そして、高いしきい値電圧が得られる。良好なノーマリオフ特性が得られる。
【００３７】
半導体装置１１０においては、第１半導体領域１０に凸部（第１部分領域１１）が設けられる。これにより、例えば、オフ時において、第２電極６２と第３電極６３との間の経路を流れる電流（リーク電流）を抑制することができる。このリーク電流の経路は、Ｘ軸方向に沿う部分を有する。この経路が、凸部（第１部分領域１１）によって、例えば、遮断される。半導体装置１１０においては、リーク電流を抑制できる。
【００３８】
第１半導体領域１０におけるＡｌの組成比ｘ１は、例えば、０．０５以上０．３以下であることが好ましい。第１半導体領域１０におけるこのようなＡｌの組成比により、例えば、しきい値電圧を大きくすることができる。
【００３９】
第２半導体領域２０におけるＡｌの組成比ｘ２は、例えば、０以上０．１５以下であることが好ましい。第２半導体領域２０におけるこのようなＡｌの組成比により、例えば、ドレイン電流Ｉｄを大きくすることができる。
【００４０】
第３半導体領域３０におけるＡｌの組成比ｘ３は、例えば、０．１５以上０．５以下であることが好ましい。第３半導体領域３０におけるこのようなＡｌの組成比により、例えば、ドレイン電流Ｉｄを大きくすることができる。
【００４１】
第３半導体領域３０において、第７部分領域３７の第２方向に沿う第７厚さｔ７は、例えば、５ｎｍ以上５０ｎｍ以下であることが好ましい。これにより、例えば、ドレイン電流Ｉｄを大きくすることができる。同様に、第３半導体領域３０において、第８部分領域３８の第２方向に沿う第８厚さｔ８は、例えば、５ｎｍ以上５０ｎｍ以下であることが好ましい。
【００４２】
実施形態において、第４部分領域２４の第４厚さｔ４は、例えば、第５部分領域２５の第５厚さｔ５の０．１倍以上０．５倍以下であることが好ましい。第４厚さｔ４が第５厚さｔ５の０．１倍よりも薄いとき、例えば、ゲート電極の下部分において、オン動作時の抵抗が高くなりやすい。このため、オン抵抗が高くなりやすい。第４厚さｔ４が第５厚さｔ５の０．５倍よりも厚いとき、例えば、ゲート電極の下部分と、ゲート電極の下を除く部分と、の間において、二次元電子ガス濃度の差が小さくなる。このため、オン抵抗が高くなりやすい。第４厚さｔ４は、例えば、第６部分領域２６の第６厚さｔ６の０．１倍以上０．５倍以下であることが好ましい。
【００４３】
実施形態において、第４部分領域２４の第４厚さｔ４は、例えば、２０ｎｍ以上５００ｎｍ以下であることが好ましい。第４部分領域２４の第４厚さｔ４が２０ｎｍよりも薄いとき、例えば、ゲート電極の下部分において、オン動作時の抵抗が高くなりやすい。このため、オン抵抗が高くなりやすい。第４部分領域２４の第４厚さｔ４が５００ｎｍよりも厚いとき、例えば、ゲート電極の下部分において、二次元電子ガスが形成されやすい。このため、ノーマリオフ動作が得られ難くなる。
【００４４】
実施形態において、第１部分領域１１の第１厚さｔ１は、第２部分領域１２の第２厚さｔ２の２倍以上１０倍以下であることが好ましい。第１厚さｔ１が第２厚さｔ２の２倍よりも薄いとき、例えば、オフ時において、第２電極６２と第３電極６３との間の経路を流れる電流（リーク電流）の抑制効果が小さい。第１厚さｔ１が第２厚さｔ２の１０倍よりも厚いとき、オフ時において、第２電極６２と第３電極６３との間の経路を流れる電流（リーク電流）が増大しやすくなる。第１厚さｔ１は、例えば、第３部分領域１３の第３厚さｔ３の２倍以上１０倍以下であることが好ましい。
【００４５】
実施形態において、第１部分領域１１の第１厚さｔ１は、例えば、５０ｎｍ以上１０００ｎｍ以下であることが好ましい。第１部分領域１１の第１厚さｔ１が５０ｎｍよりも薄いとき、例えば、ゲート電極の下部分において、二次元電子ガスが形成されやすい。このため、ノーマリオフ動作が得られ難くなる。第１部分領域１１の第１厚さｔ１が１０００ｎｍよりも厚いとき、例えば、ゲート電極の下部分において、オン動作時の抵抗が高くなりやすい。このため、オン抵抗が高くなりやすい。
【００４６】
第４半導体領域４０が設けられる場合、第４半導体領域４０におけるＡｌの組成比は、第３半導体領域３０におけるＡｌの組成比よりも低いことが好ましい。例えば、組成比ｘ４は、組成比ｘ３よりも低い。例えば、第４半導体領域４０におけるＡｌの組成比は、第３半導体領域３０におけるＡｌの組成比以下でも良い。例えば、組成比ｘ４は、組成比ｘ３以下である。組成比ｘ４は、例えば、０．１以上０．３以下である。このような組成比のときに、例えば、ゲート電極の下部分のチャネル抵抗が低くなる。例えば、低い特性オン抵抗が得られる。
【００４７】
第４半導体領域４０の第２方向（Ｚ軸方向）に沿う厚さは、例えば、２以上１０ｎｍ以下である。このような厚さのときに、例えば、ノーマリオフ動作が得られやすい。
【００４８】
基板１０ｓは、例えば、シリコン基板、サファイア基板、ＳｉＣ基板、または、ＧａＮ基板などを含む。基板１０ｓの上に、結晶性のよい窒化物半導体層が形成できる。
【００４９】
第６半導体領域１６は、例えば、超格子を含んでも良い。超格子において、例えば、ＡｌＧａＮとＡｌＮとが、周期的に積層される。第６半導体領域１６は、例えば、バッファ層でも良い。
【００５０】
第１半導体領域１０は、バッファ層（第６半導体領域１６）の一部でも良い。
【００５１】
絶縁膜６５は、例えば、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、Ｇａ２Ｏ３及びＡｌＯＮからなる群から選択された少なくとも１つを含む。絶縁膜６５は、例えば、酸化物、窒化物及び酸窒化物からなる群から選択された少なくとも１つを含む。
【００５２】
以下、半導体装置１１０の製造方法の例について説明する。  
図３（ａ）〜図３（ｆ）は、実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。  
図３（ａ）に示すように、積層体ＳＢを準備する。積層体ＳＢは、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０＜ｘ１≦１）を含む第１半導体膜１０ｆと、第１半導体膜１０ｆの上に設けられたＡｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ１）を含む第２半導体膜２０ｆと、を含む。この例では、基板１０ｓの上に、バッファ層となる第６半導体領域１６が形成され、その上に、第１半導体膜１０ｆ及び第２半導体膜２０ｆが形成される。これらの半導体領域及び半導体膜は、エピタキシャル成長により形成される。
【００５３】
この例では、積層体ＳＢは、第４半導体膜４０ｆをさらに含む。第４半導体膜４０ｆは、Ａｌｘ４Ｇａ１−ｘ４Ｎ（０＜ｘ４≦１、ｘ２＜ｘ４）を含む。このＡｌｘ４Ｇａ１−ｘ４Ｎ（０＜ｘ４≦１、ｘ２＜ｘ４）は、第２半導体膜２０ｆの上に設けられる。
【００５４】
図３（ｂ）に示すように、積層体ＳＢの一部の上にマスクＭ１を形成する。マスクＭ１は、例えば、ＳｉＯ２膜である。マスクＭ１は、例えば、フォトリソグラフィーとエッチングにより形成される。
【００５５】
図３（ｃ）に示すように、積層体ＳＢの一部の上に設けられたマスクＭ１を用いて、第２半導体膜２０ｆの一部及び第１半導体膜１０ｆの一部を除去する。第４半導体膜４０ｆが設けられる場合には、第２半導体膜２０ｆの一部及び第１半導体膜１０ｆの一部の除去は、第４半導体膜４０ｆの一部の除去を含む。除去においては、例えば、エッチング（例えばドライエッチング）が行われる。例えば、ＭＯＣＶＤ装置内で、Ｈ２ガスを用いたエッチングが行われても良い。エッチングは、第１半導体膜１０ｆの一部まで行われる。
【００５６】
これにより、第１半導体膜１０ｆから第１半導体領域１０が形成される。第１半導体領域１０は、第１〜第３部分領域１１〜１３を含む。第１部分領域１１の一部は、第１方向（Ｘ軸方向）において、第２部分領域１２と第３部分領域１３との間に位置する。この第１方向は、第１半導体膜１０ｆから第２半導体膜２０ｆに向かう第２方向（Ｚ軸方向）と交差する。
【００５７】
第１部分領域１１とマスクＭ１との間において、第２半導体膜２０ｆから第４部分領域２４が形成される。
【００５８】
図３（ｄ）に示すように、第５部分領域２５及び第６部分領域２６を形成する。すなわち、結晶の選択再成長を行う。第５部分領域２５は、第２部分領域１２の上に位置するＡｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ１）を含む。第６部分領域２６は、第３部分領域１３の上に位置するＡｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ１）を含む。第４部分領域２４、第５部分領域２５及び第６部分領域２６は、第２半導体領域２０となる。
【００５９】
さらに、第７部分領域３７及び第８部分領域３８を形成する。第７部分領域３７は、第５部分領域２５の上に位置するＡｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３≦１、ｘ２＜ｘ３）を含む。第８部分領域３８は、第６部分領域２６の上に位置するＡｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３≦１、ｘ２＜ｘ３）を含む。第７部分領域３７及び第８部分領域３８から第３半導体領域３０が形成される。
【００６０】
マスクを除去する。
【００６１】
図３（ｅ）に示すように、第２半導体膜２０ｆの他部（残存部分）の上に絶縁膜６５を形成する。この例では、絶縁膜６５は、第３半導体領域３０の少なくとも一部を覆う。絶縁膜６５は、第４半導体領域４０の少なくとも一部を覆う。絶縁膜６５は、第７部分領域３７の一部の上、及び、第８部分領域３８の一部の上には設けられなくて良い。例えば、エッチングなどにより、絶縁膜６５の一部が除去される。
【００６２】
図３（ｆ）に示すように、第１〜第３電極６１〜６３を形成する。第１電極６１は、絶縁膜６５の上に位置する。第２電極６２は、第７部分領域３７の上に位置する。第３電極６３は、第８部分領域３８の上に位置する。
【００６３】
これにより、半導体装置の製造方法が製造される。
【００６４】
上記の製造方法においては、ゲート電極（第１電極６１）の下に位置する半導体領域はエッチングなどの処理が行われない。このため、この半導体領域の表面において、ダメージが生じにくい。例えば、ゲート電極を形成する領域において、半導体膜をエッチングする場合には、この領域にダメージが生じやすい。これにより、例えば、リーク電流が大きくなる場合がある。例えば、しきい値電圧が変動し易くなる場合がある。このとき、上記の製造方法によれば、半導体膜におけるダメージが抑制でき、小さいリーク電流が得られる。例えば、しきい値電圧の変動を小さくできる。
【００６５】
半導体装置１１０においては、第１半導体領域１０の第１領域１１の厚さ、及び、第２半導体領域２０の第４部分領域２４の厚さのそれぞれは、結晶成長する膜厚で制御できる。このため、しきい値電圧を制御しやすい。第２半導体領域２０において、第５部分領域２５及び第６部分領域２６のそれぞれの厚さは、例えば、第１半導体膜１０ｆのエッチング深さで制御できる。このため、ドレイン電流を制御しやすい。例えば、オン抵抗を低減しやすい。
【００６６】
半導体装置１１０においては、第２半導体領域２０における厚さが互いに異なる部分（第４部分領域２４、第５部分領域２５及び第６部分領域２６）が、第１半導体領域１０の凸部に応じて形成できる。例えば、凸部の高さが、第２半導体領域２０における厚さの差に対応する。第２半導体領域２０における厚さの差を、高い制御性で得ることができる。
【００６７】
図４（ａ）及び図４（ｂ）は、第１実施形態に係る別の半導体装置を例示する模式的断面図である。  
図４（ａ）に示すように、本実施形態に係る別の半導体装置１１０ａにおいては、第４部分領域２４の一部が、Ｘ軸方向（第１方向）において、第７部分領域３７の一部と第８部分領域３８の一部との間にある。例えば、図３（ｄ）に関して説明した工程において、第５部分領域２５及び第６部分領域２６の上面の高さが第４部分領域２４の上面よりも下である場合にこのような構造が形成される。半導体装置１１０ａにおけるこれ以外の構成は、半導体装置１１０の構成と同じである。
【００６８】
図４（ｂ）に示すように、本実施形態に係る別の半導体装置１１０ｂにおいては、第４半導体領域４０の少なくとも一部が、Ｘ軸方向（第１方向）において、第５部分領域２５の一部と第６部分領域２６の一部との間にある。例えば、図３（ｄ）に関して説明した工程において、第５部分領域２５及び第６部分領域２６の上面の高さが第４部分領域２４の上面よりも上である場合にこのような構造が形成される。半導体装置１１０ｂにおけるこれ以外の構成は、半導体装置１１０の構成と同じである。
【００６９】
半導体装置１１０ａ及び１１０ｂにおいても、オン抵抗を低減することができる。そして、高いしきい値電圧が得られる。良好なノーマリオフ特性が得られる。
【００７０】
（第２実施形態）  
図５は、第２実施形態に係る半導体装置を例示する模式的断面図である。  
図５に示すように、本実施形態に係る半導体装置１２０においても、第１〜第３電極６１〜６３、第１半導体領域１０、第２半導体領域２０、及び、第３半導体領域３０を含む。この例では、第４半導体領域４０がさらに設けられている。半導体装置１２０においては、第５半導体領域５０がさらに設けられる。半導体装置１２０におけるこれ以外の構成は、半導体装置１１０の構成と同じである。以下、第５半導体領域５０の例について説明する。
【００７１】
第５半導体領域５０は、Ａｌｘ５Ｇａ１−ｘ５Ｎ（０＜ｘ５≦１、ｘ２＜ｘ５）を含む。第５半導体領域５０は、例えば、ＡｌＧａＮである。第５半導体領域５０は、第９部分領域５０ａ及び第１０部分領域５０ｂは、第２方向（Ｚ軸方向）において、第５部分領域２５と第７部分領域３７との間に設けられる。第１０部分領域５０ｂは、第２方向において、第６部分領域２６と第８部分領域３８との間に設けられる。
【００７２】
例えば、第５半導体領域５０におけるＡｌ組成比ｘ５は、第３半導体領域３０におけるＡｌ組成比ｘ３よりも低いことが好ましい。Ａｌ組成比ｘ５は、例えば、０．０５以上０．３以下である。
【００７３】
例えば、第５半導体領域５０におけるＡｌ組成比ｘ５は、第４半導体領域４０におけるＡｌ組成比ｘ４以上であることが好ましい。
【００７４】
これにより、例えば、第２半導体領域２０と第５半導体領域５０との間の界面の近傍領域、及び、第５半導体領域５０と第３半導体領域３０との間の界面の近傍領域に、二次元電子ガスが形成され易くなる。これにより、電子の走行する経路（チャネル層）の数が２となる。２二次元電子ガスにおけるキャリア濃度が増大する。これにより、ドレイン電流が増加する。半導体装置１２０においては、さらに低いオン抵抗が得られる。
【００７５】
第５半導体領域５０の厚さは、第３半導体領域３０の厚さよりも薄いことが好ましい。例えば、第９部分領域５０ａの第２方向（Ｚ軸方向）に沿う第９厚さｔ９は、第７部分領域３７の第２方向に沿う第７厚さｔ７よりも薄い。例えば、第１０部分領域５０ｂの第２方向に沿う第１０厚さｔ１０は、第８部分領域３８の第２方向に沿う第８厚さｔ８よりも薄い。これにより、第２半導体領域２０と第５半導体領域５０との間の界面の近傍領域に生じる二次元電子ガスのキャリア濃度が上昇する。これにより、より低いオン抵抗が得られる。
【００７６】
第９厚さｔ９及び第１０厚さｔ１０のそれぞれは、例えば、２ｎｍ以上１０ｎｍ以下（例えば、約５ｎｍ）である。
【００７７】
半導体装置１２０において、半導体装置１１０ａ及び１１０ｂに関して説明した構成が適用されても良い。
【００７８】
（第３実施形態）  
図６は、第３実施形態に係る半導体装置を例示する模式的断面図である。  
図６に示すように、本実施形態に係る半導体装置１３０においても、第１〜第３電極６１〜６３、第１半導体領域１０、第２半導体領域２０、及び、第３半導体領域３０を含む。この例では、第４半導体領域４０及び第５半導体領域５０がさらに設けられている。半導体装置１３０においては、第２半導体領域２０の上面に凹部が設けられ、この凹部に第１電極６１が設けられている。半導体装置１３０におけるこれ以外の構成は、半導体装置１２０の構成と同じである。以下、第２半導体領域２０の凹部及びその周辺の構造の例について説明する。
【００７９】
半導体装置１３０においては、第１方向（Ｘ軸方向）において、第１電極６１の少なくとも一部は、第５部分領域２５と第６部分領域２６との間に位置している。例えば、図３（ｄ）に関した工程において、第５部分領域２５及び第６部分領域２６を厚く形成する。例えば、第５部分領域２５の上面及び第６部分領域２６の上面が、第４部分領域２４の上面よりも上に位置する。このような場合に、第２半導体領域２０に凹部（第４部分領域２４）が形成される。
【００８０】
この例では、第４半導体領域４０が設けられている。第１方向（Ｘ軸方向）において、第４半導体領域４０の少なくとも一部は、第５部分領域２５と第６部分領域２６との間に位置しても良い。
【００８１】
半導体装置１３０においても、オン抵抗を低減することができる。そして、高いしきい値電圧が得られる。良好なノーマリオフ特性が得られる。
【００８２】
実施形態は、以下の構成（例えば技術案）を含んでも良い。  
（構成１）  
第１電極と、
第２電極と、
第３電極であって、前記第３電極は第１方向において前記第２電極から離れ、前記第１電極の前記第１方向における位置は、前記第２電極の前記第１方向における位置と、前記第３電極の前記第１方向における位置と、の間にある、前記第３電極と、
Ａｌｘ１Ｇａ１−ｘ１Ｎ（０＜ｘ１≦１）を含む第１半導体領域であって、前記第１方向と交差する第２方向において前記第１電極から離れた第１部分領域と、前記第２方向において前記第２電極から離れた第２部分領域と、前記第２方向において前記第３電極から離れた第３部分領域と、を含み、前記第１部分領域の前記第２方向に沿う第１厚さは、前記第２部分領域の前記第２方向に沿う第２厚さよりも厚く、前記第３部分領域の前記第２方向に沿う第３厚さよりも厚い、前記第１半導体領域と、
Ａｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ１）を含む第２半導体領域であって、前記第２方向において前記第１電極と前記第１部分領域との間に位置する第４部分領域と、前記第２方向において前記第２電極と前記第２部分領域との間に位置する第５部分領域と、前記第２方向において前記第３電極と前記第３部分領域との間に位置する第６部分領域と、を含み、前記第４部分領域の前記第２方向に沿う第４厚さは、前記第５部分領域の前記第２方向に沿う第５厚さよりも薄く、前記第６部分領域の前記第２方向に沿う第６厚さよりも薄い、前記第２半導体領域と、
Ａｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３≦１、ｘ２＜ｘ３）を含む第３半導体領域であって、前記第２方向において前記第２電極と前記第５部分領域との間に位置する第７部分領域と、前記第２方向において前記第３電極と前記第６部分領域との間に位置する第８部分領域と、を含む前記第３半導体領域と、
を備えた半導体装置。
（構成２）  
前記第４厚さは、前記第５厚さの０．１倍以上０．５倍以下である、構成１記載の半導体装置。
（構成３）  
前記第１厚さは、前記第２厚さの２倍以上１０倍以下である、構成１または２に記載の半導体装置。
（構成４）  
第１電極と、
第２電極と、
第３電極であって、前記第３電極は第１方向において前記第２電極から離れ、前記第１電極の前記第１方向における位置は、前記第２電極の前記第１方向における位置と、前記第３電極の前記第１方向における位置と、の間にある、前記第３電極と、
Ａｌｘ１Ｇａ１−ｘ１Ｎ（０＜ｘ１≦１）を含む第１半導体領域であって、前記第１方向と交差する第２方向において前記第１電極から離れた第１部分領域と、前記第２方向において前記第２電極から離れた第２部分領域と、前記第２方向において前記第３電極から離れた第３部分領域と、を含む、前記第１半導体領域と、
Ａｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ１）を含む第２半導体領域であって、前記第２方向において前記第１電極と前記第１部分領域との間に位置する第４部分領域と、前記第２方向において前記第２電極と前記第２部分領域との間に位置する第５部分領域と、前記第２方向において前記第３電極と前記第３部分領域との間に位置する第６部分領域と、を含む、前記第２半導体領域と、
Ａｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３≦１、ｘ２＜ｘ３）を含む第３半導体領域であって、前記第２方向において前記第２電極と前記第５部分領域との間に位置する第７部分領域と、前記第２方向において前記第３電極と前記第６部分領域との間に位置する第８部分領域と、を含む前記第３半導体領域と、
を備え、
前記第１部分領域の一部は、前記第１方向において、前記第５部分領域と前記第６部分領域との間に位置した半導体装置。
（構成５）  
前記第２方向において前記第１電極と前記第４部分領域との間に設けられた部分を含む絶縁膜をさらに備えた、構成１〜４のいずれか１つに記載の半導体装置。
（構成６）  
前記第２方向において前記第１電極と前記第４部分領域との間に設けられ、Ａｌｘ４Ｇａ１−ｘ４Ｎ（０＜ｘ４≦１、ｘ２＜ｘ４）を含む第４半導体領域をさらに備えた構成１〜４のいずれか１つに記載の半導体装置。
（構成７）  
前記ｘ４は、前記ｘ３よりも低い、構成６記載の半導体装置。
（構成８）  
前記ｘ４は、０．１以上０．３以下である、構成６または７に記載の半導体装置。
（構成９）  
前記第４半導体領域の前記第２方向に沿う厚さは、１ｎｍ以上１０ｎｍ以下である、構成６〜８のいずれか１つに記載の半導体装置。
（構成１０）  
前記第２方向において前記第１電極と前記第４半導体領域との間に設けられた部分を含む絶縁膜をさらに備えた、構成６〜９のいずれか１つに記載の半導体装置。
（構成１１）  
前記第１方向において、前記第４半導体領域の少なくとも一部は、前記第５部分領域と前記第６部分領域との間に位置した、構成６〜１０のいずれか１つに記載の半導体装置。
（構成１２）  
Ａｌｘ５Ｇａ１−ｘ５Ｎ（０＜ｘ５≦１、ｘ２＜ｘ５）を含む第５半導体領域をさらに備え、
前記第５半導体領域は、
前記第２方向において前記第５部分領域と前記第７部分領域との間に設けられた第９部分領域と、
前記第２方向において前記第６部分領域と前記第８部分領域との間に設けられた第１０領域と、
を含む、構成１〜１１のいずれか１つに記載の半導体装置。
（構成１３）  
前記ｘ５は、前記ｘ３よりも低い、構成１２記載の半導体装置。
（構成１４）  
前記第９部分領域の前記第２方向に沿う第９厚さは、前記第７部分領域の前記第２方向に沿う第７厚さよりも薄く、
前記第１０部分領域の前記第２方向に沿う第１０厚さは、前記第８部分領域の前記第２方向に沿う第８厚さよりも薄い、構成１２または１３に記載の半導体装置。
（構成１５）  
前記ｘ３は、０．１５以上０．５以下であり、
前記第７部分領域の前記第２方向に沿う第７厚さは、５ｎｍ以上５０ｎｍ以下である、構成１〜１４のいずれか１つに記載の半導体装置。
（構成１６）  
前記第１方向において、前記第１電極の少なくとも一部は、前記第５部分領域と前記第６部分領域との間に位置した、構成１〜１５のいずれか１つに記載の半導体装置。
（構成１７）  
基板と
Ａｌを含む窒化物半導体を含む第６半導体領域と、
をさらに備え、
前記第２方向において、前記基板と前記第１半導体領域との間に前記第６半導体領域が位置し、前記第６半導体領域は、前記基板及び前記第１半導体領域と接した、構成１〜１６のいずれか１つに記載の半導体装置。
（構成１８）  
前記第２電極は、前記第７部分領域と電気的に接続され、
前記第３電極は、前記第８部分領域と電気的に接続された、構成１〜１７のいずれか１つに記載の半導体装置。
（構成１９）  
Ａｌｘ１Ｇａ１−ｘ１Ｎ（０＜ｘ１≦１）を含む第１半導体膜と、前記第１半導体膜の上に設けられたＡｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ１）を含む第２半導体膜と、を含む積層体の一部の上に設けられたマスクを用いて、前記第２半導体膜の一部及び前記第１半導体膜の一部を除去し、前記第１半導体膜から第１半導体領域を形成し、前記第１半導体領域は、第１〜第３部分領域を含み、前記第１部分領域の一部は、第１方向において前記第２部分領域と第３部分領域との間に位置し、前記第１方向は、前記第１半導体膜から前記第２半導体膜に向かう第２方向と交差し、
前記第２部分領域の上に位置するＡｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ１）を含む第５部分領域、及び、前記第３部分領域の上に位置するＡｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ１）を含む第６部分領域を形成し、
前記第５部分領域の上に位置するＡｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３≦１、ｘ２＜ｘ３）を含む第７部分領域、及び、前記第６部分領域の上に位置するＡｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３≦１、ｘ２＜ｘ３）を含む第８部分領域を形成し、
前記マスクを除去し、
前記第２半導体膜の他部の上に絶縁膜を形成し、
前記絶縁膜の上に位置する第１電極、前記第７部分領域の上に位置する第２電極、及び、前記第８部分領域の上に位置する第３電極を形成する、半導体装置の製造方法。
（構成２０）  
前記積層体は、前記第２半導体膜の上に設けられたＡｌｘ４Ｇａ１−ｘ４Ｎ（０＜ｘ４≦１、ｘ２＜ｘ４）を含む第４半導体膜をさらに含み、
前記第２半導体膜の一部及び前記第１半導体膜の一部の前記除去は、前記第４半導体膜の一部の除去を含む、構成１９記載の半導体装置の製造方法。
【００８３】
実施形態によれば、オン抵抗の低減が可能な半導体装置及びその製造方法が提供できる。
【００８４】
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
【００８５】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる電極、半導体領域、絶縁膜及び基板などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【００８６】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００８７】
その他、本発明の実施の形態として上述した半導体装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００８８】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００８９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９０】
１０…第１半導体領域、  １０ｆ…第１半導体膜、  １０ｓ…基板、  １１〜１３…第１〜第３部分領域、  １６…第６半導体領域、  ２０…第２半導体領域、  ２０ｆ…第２半導体膜、  ２４〜２６…第４〜第６部分領域、  ３０…第３半導体領域、  ３７、３８…第７、第８部分領域、  ４０…第４半導体領域、  ４０ｆ…半導体膜、  ５０…第５半導体領域、  ５０ａ、５０ｂ…第９、第１０部分領域、  ６１〜６３…第１〜第３電極、  ６５…絶縁膜、  ６５ｐ…部分、  １１０、１１０ａ、１１０ｂ、１１９ａ、１１９ｂ、１２０、１３０…半導体装置、  Ｉｄ…ドレイン電流、  Ｍ１…マスク、  ＳＢ…積層体、  Ｖｇ…ゲート電圧、  ｔ１〜ｔ１０…第１〜第１０厚さ
【図１】
2019009231.tif 000003
【図２】
2019009231.tif 000004
【図３】
2019009231.tif 000005
【図４】
2019009231.tif 000006
【図５】
2019009231.tif 000007
【図６】
2019009231.tif 000008
【手続補正書】
【提出日】平成30年1月17日(2018.1.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
第４半導体領域４０の第２方向（Ｚ軸方向）に沿う厚さは、例えば、２ｎｍ以上１０ｎｍ以下である。このような厚さのときに、例えば、ノーマリオフ動作が得られやすい。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
これにより、半導体装置が製造される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【００６５】
半導体装置１１０においては、第１半導体領域１０の第１部分領域１１の厚さ、及び、第２半導体領域２０の第４部分領域２４の厚さのそれぞれは、結晶成長する膜厚で制御できる。このため、しきい値電圧を制御しやすい。第２半導体領域２０において、第５部分領域２５及び第６部分領域２６のそれぞれの厚さは、例えば、第１半導体膜１０ｆのエッチング深さで制御できる。このため、ドレイン電流を制御しやすい。例えば、オン抵抗を低減しやすい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
第５半導体領域５０は、Ａｌｘ５Ｇａ１−ｘ５Ｎ（０＜ｘ５≦１、ｘ２＜ｘ５）を含む。第５半導体領域５０は、例えば、ＡｌＧａＮである。第５半導体領域５０は、第９部分領域５０ａ及び第１０部分領域５０ｂを含む。第９部分領域５０ａは、第２方向（Ｚ軸方向）において、第５部分領域２５と第７部分領域３７との間に設けられる。第１０部分領域５０ｂは、第２方向において、第６部分領域２６と第８部分領域３８との間に設けられる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正の内容】
【００７４】
これにより、例えば、第２半導体領域２０と第５半導体領域５０との間の界面の近傍領域、及び、第５半導体領域５０と第３半導体領域３０との間の界面の近傍領域に、二次元電子ガスが形成され易くなる。これにより、電子の走行する経路（チャネル層）の数が２となる。二次元電子ガスにおけるキャリア濃度が増大する。これにより、ドレイン電流が増加する。半導体装置１２０においては、さらに低いオン抵抗が得られる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
実施形態は、以下の構成（例えば技術案）を含んでも良い。  
（構成１）  
第１電極と、
第２電極と、
第３電極であって、前記第３電極は第１方向において前記第２電極から離れ、前記第１電極の前記第１方向における位置は、前記第２電極の前記第１方向における位置と、前記第３電極の前記第１方向における位置と、の間にある、前記第３電極と、
Ａｌｘ１Ｇａ１−ｘ１Ｎ（０＜ｘ１≦１）を含む第１半導体領域であって、前記第１方向と交差する第２方向において前記第１電極から離れた第１部分領域と、前記第２方向において前記第２電極から離れた第２部分領域と、前記第２方向において前記第３電極から離れた第３部分領域と、を含み、前記第１部分領域の前記第２方向に沿う第１厚さは、前記第２部分領域の前記第２方向に沿う第２厚さよりも厚く、前記第３部分領域の前記第２方向に沿う第３厚さよりも厚い、前記第１半導体領域と、
Ａｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ１）を含む第２半導体領域であって、前記第２方向において前記第１電極と前記第１部分領域との間に位置する第４部分領域と、前記第２方向において前記第２電極と前記第２部分領域との間に位置する第５部分領域と、前記第２方向において前記第３電極と前記第３部分領域との間に位置する第６部分領域と、を含み、前記第４部分領域の前記第２方向に沿う第４厚さは、前記第５部分領域の前記第２方向に沿う第５厚さよりも薄く、前記第６部分領域の前記第２方向に沿う第６厚さよりも薄い、前記第２半導体領域と、
Ａｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３≦１、ｘ２＜ｘ３）を含む第３半導体領域であって、前記第２方向において前記第２電極と前記第５部分領域との間に位置する第７部分領域と、前記第２方向において前記第３電極と前記第６部分領域との間に位置する第８部分領域と、を含む前記第３半導体領域と、
を備えた半導体装置。
（構成２）  
前記第４厚さは、前記第５厚さの０．１倍以上０．５倍以下である、構成１記載の半導体装置。
（構成３）  
前記第１厚さは、前記第２厚さの２倍以上１０倍以下である、構成１または２に記載の半導体装置。
（構成４）  
第１電極と、
第２電極と、
第３電極であって、前記第３電極は第１方向において前記第２電極から離れ、前記第１電極の前記第１方向における位置は、前記第２電極の前記第１方向における位置と、前記第３電極の前記第１方向における位置と、の間にある、前記第３電極と、
Ａｌｘ１Ｇａ１−ｘ１Ｎ（０＜ｘ１≦１）を含む第１半導体領域であって、前記第１方向と交差する第２方向において前記第１電極から離れた第１部分領域と、前記第２方向において前記第２電極から離れた第２部分領域と、前記第２方向において前記第３電極から離れた第３部分領域と、を含む、前記第１半導体領域と、
Ａｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ１）を含む第２半導体領域であって、前記第２方向において前記第１電極と前記第１部分領域との間に位置する第４部分領域と、前記第２方向において前記第２電極と前記第２部分領域との間に位置する第５部分領域と、前記第２方向において前記第３電極と前記第３部分領域との間に位置する第６部分領域と、を含む、前記第２半導体領域と、
Ａｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３≦１、ｘ２＜ｘ３）を含む第３半導体領域であって、前記第２方向において前記第２電極と前記第５部分領域との間に位置する第７部分領域と、前記第２方向において前記第３電極と前記第６部分領域との間に位置する第８部分領域と、を含む前記第３半導体領域と、
を備え、
前記第１部分領域の一部は、前記第１方向において、前記第５部分領域と前記第６部分領域との間に位置した半導体装置。
（構成５）  
前記第２方向において前記第１電極と前記第４部分領域との間に設けられた部分を含む絶縁膜をさらに備えた、構成１〜４のいずれか１つに記載の半導体装置。
（構成６）  
前記第２方向において前記第１電極と前記第４部分領域との間に設けられ、Ａｌｘ４Ｇａ１−ｘ４Ｎ（０＜ｘ４≦１、ｘ２＜ｘ４）を含む第４半導体領域をさらに備えた構成１〜４のいずれか１つに記載の半導体装置。
（構成７）  
前記ｘ４は、前記ｘ３よりも低い、構成６記載の半導体装置。
（構成８）  
前記ｘ４は、０．１以上０．３以下である、構成６または７に記載の半導体装置。
（構成９）  
前記第４半導体領域の前記第２方向に沿う厚さは、１ｎｍ以上１０ｎｍ以下である、構成６〜８のいずれか１つに記載の半導体装置。
（構成１０）  
前記第２方向において前記第１電極と前記第４半導体領域との間に設けられた部分を含む絶縁膜をさらに備えた、構成６〜９のいずれか１つに記載の半導体装置。
（構成１１）  
前記第１方向において、前記第４半導体領域の少なくとも一部は、前記第５部分領域と前記第６部分領域との間に位置した、構成６〜１０のいずれか１つに記載の半導体装置。
（構成１２）  
Ａｌｘ５Ｇａ１−ｘ５Ｎ（０＜ｘ５≦１、ｘ２＜ｘ５）を含む第５半導体領域をさらに備え、
前記第５半導体領域は、
前記第２方向において前記第５部分領域と前記第７部分領域との間に設けられた第９部分領域と、
前記第２方向において前記第６部分領域と前記第８部分領域との間に設けられた第１０部分領域と、
を含む、構成１〜１１のいずれか１つに記載の半導体装置。
（構成１３）  
前記ｘ５は、前記ｘ３よりも低い、構成１２記載の半導体装置。
（構成１４）  
前記第９部分領域の前記第２方向に沿う第９厚さは、前記第７部分領域の前記第２方向に沿う第７厚さよりも薄く、
前記第１０部分領域の前記第２方向に沿う第１０厚さは、前記第８部分領域の前記第２方向に沿う第８厚さよりも薄い、構成１２または１３に記載の半導体装置。
（構成１５）  
前記ｘ３は、０．１５以上０．５以下であり、
前記第７部分領域の前記第２方向に沿う第７厚さは、５ｎｍ以上５０ｎｍ以下である、構成１〜１４のいずれか１つに記載の半導体装置。
（構成１６）  
前記第１方向において、前記第１電極の少なくとも一部は、前記第５部分領域と前記第６部分領域との間に位置した、構成１〜１５のいずれか１つに記載の半導体装置。
（構成１７）  
基板と
Ａｌを含む窒化物半導体を含む第６半導体領域と、
をさらに備え、
前記第２方向において、前記基板と前記第１半導体領域との間に前記第６半導体領域が位置し、前記第６半導体領域は、前記基板及び前記第１半導体領域と接した、構成１〜１６のいずれか１つに記載の半導体装置。
（構成１８）  
前記第２電極は、前記第７部分領域と電気的に接続され、
前記第３電極は、前記第８部分領域と電気的に接続された、構成１〜１７のいずれか１つに記載の半導体装置。
（構成１９）  
Ａｌｘ１Ｇａ１−ｘ１Ｎ（０＜ｘ１≦１）を含む第１半導体膜と、前記第１半導体膜の上に設けられたＡｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ１）を含む第２半導体膜と、を含む積層体の一部の上に設けられたマスクを用いて、前記第２半導体膜の一部及び前記第１半導体膜の一部を除去し、前記第１半導体膜から第１半導体領域を形成し、前記第１半導体領域は、第１〜第３部分領域を含み、前記第１部分領域の一部は、第１方向において前記第２部分領域と第３部分領域との間に位置し、前記第１方向は、前記第１半導体膜から前記第２半導体膜に向かう第２方向と交差し、
前記第２部分領域の上に位置するＡｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ１）を含む第５部分領域、及び、前記第３部分領域の上に位置するＡｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ１）を含む第６部分領域を形成し、
前記第５部分領域の上に位置するＡｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３≦１、ｘ２＜ｘ３）を含む第７部分領域、及び、前記第６部分領域の上に位置するＡｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３≦１、ｘ２＜ｘ３）を含む第８部分領域を形成し、
前記マスクを除去し、
前記第２半導体膜の他部の上に絶縁膜を形成し、
前記絶縁膜の上に位置する第１電極、前記第７部分領域の上に位置する第２電極、及び、前記第８部分領域の上に位置する第３電極を形成する、半導体装置の製造方法。
（構成２０）  
前記積層体は、前記第２半導体膜の上に設けられたＡｌｘ４Ｇａ１−ｘ４Ｎ（０＜ｘ４≦１、ｘ２＜ｘ４）を含む第４半導体膜をさらに含み、
前記第２半導体膜の一部及び前記第１半導体膜の一部の前記除去は、前記第４半導体膜の一部の除去を含む、構成１９記載の半導体装置の製造方法。