(57)【要約】【課題】絶縁膜上のレジストに良好な開口パターンを形成可能な半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、基板上に設けられた半導体をプラズマＣＶＤ法によって形成した絶縁膜で覆う工程と、絶縁膜の表面をマイクロ波プラズマに曝す工程と、絶縁膜の表面上にレジストを形成した後、電子ビーム露光によって当該レジストに開口を形成する工程と、開口を介して絶縁膜をドライエッチングする工程と、を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板上に設けられた半導体をプラズマＣＶＤ法によって形成した絶縁膜で覆う工程と、
前記絶縁膜の表面をマイクロ波プラズマに曝す工程と、
前記絶縁膜の前記表面上にレジストを形成した後、電子ビーム露光によって当該レジストに開口を形成する工程と、
前記開口を介して前記絶縁膜をドライエッチングする工程と、
を備える半導体装置の製造方法。
【請求項２】
前記絶縁膜は、１３．５６ＭＨｚの周波数に設定されたプラズマＣＶＤ法によって形成される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記マイクロ波プラズマは、２．４５ＧＨｚの周波数にて形成された酸素プラズマである、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜をドライエッチングする前記工程後、前記半導体の表面をエッチングする工程をさらに備える、請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置として、例えば下記特許文献１に記載される高電子移動度トランジスタ（ＨＥＭＴ：High  Electron  Mobility  Transistor）が挙げられる。下記特許文献１には、三層のレジストマスクを用いることによって、断面Ｔ字形状のゲートを有するＨＥＭＴが開示されている。上記特許文献１では、半導体積層体を覆う絶縁膜上に三層のレジストマスクを形成した後、各レジストマスクにゲート形成用の開口を形成する。そして、当該開口を介して絶縁膜を除去し、半導体積層体においてゲートに接する部分を露出させる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−８５０５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記特許文献１のような開口の形成方法では、最下層のレジストマスクに対して露光及び現像すると、当該レジストマスクと絶縁膜との界面にて開口パターンが崩れ当該界面に隙間が生じてしまう。このような隙間が形成されたレジストマスクを用いて絶縁膜を除去すると、当該隙間にエッチングの残滓が入り込んでしまう。この残滓がゲートに含まれる場合、もしくは半導体積層体の表面上に残存する場合、ＨＥＭＴの特性が劣化してしまう。
【０００５】
本発明の目的は、絶縁膜上のレジストに良好な開口パターンを形成可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一側面に係る半導体装置の製造方法は、基板上に設けられた半導体をプラズマＣＶＤ法によって形成した絶縁膜で覆う工程と、絶縁膜の表面をマイクロ波プラズマに曝す工程と、絶縁膜の表面上にレジストを形成した後、電子ビーム露光によって当該レジストに開口を形成する工程と、開口を介して絶縁膜をドライエッチングする工程と、を備える。
【発明の効果】
【０００７】
本発明によれば、絶縁膜上のレジストに良好な開口パターンを形成可能な半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態に係る半導体装置の一例である高電子移動度トランジスタを示す概略断面図である。
【図２】図２（ａ）〜（ｃ）は、実施形態に係るＨＥＭＴの製造方法を説明する図である。
【図３】図３（ａ）〜（ｃ）は、実施形態に係るＨＥＭＴの製造方法を説明する図である。
【図４】図４（ａ）〜（ｃ）は、実施形態に係るＨＥＭＴの製造方法を説明する図である。
【図５】図５（ａ），（ｂ）は、実施形態に係るＨＥＭＴの製造方法を説明する図である。
【図６】図６（ａ）は、従来のＨＥＭＴの製造方法を説明するための図である。図６（ｂ）は、従来においてレジストに照射される電子の一部の動きを示す模式図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、以下の説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
【００１０】
図１は、本実施形態に係る製造方法によって製造されるＨＥＭＴの一例を示す断面図である。図１に示されるように、ＨＥＭＴ１は、基板１０、バッファ層１１、電子走行層１４、電子供給層１５、埋込層１６、ストッパ層１７、キャップ層１８、第１絶縁膜１９、第２絶縁膜２０、ソース２１、ドレイン２２、及びゲート２３を備える。ＨＥＭＴ１では、電子走行層１４と電子供給層１５との界面に２次元電子ガスが生じる。
【００１１】
本実施形態において、バッファ層１１、電子走行層１４、電子供給層１５、埋込層１６、ストッパ層１７、及びキャップ層１８は、半導体積層体Ｓを構成する。半導体積層体Ｓには、ストッパ層１７及びキャップ層１８の一部が除去されてなる開口Ｏが設けられている。開口Ｏを介して埋込層１６の一部が露出している。開口Ｏ上には、ゲート２３が設けられている。
【００１２】
本実施形態において、半導体積層体Ｓに含まれる各層の厚さは、互いに異なってもよい。例えば、バッファ層１１の厚さは１０ｎｍであり、電子走行層１４の厚さは５００ｎｍであり、電子供給層１５の厚さは３０ｎｍであり、埋込層１６の厚さは３０ｎｍであり、ストッパ層１７の厚さは２ｎｍであり、キャップ層１８の厚さは８０ｎｍである。また、第１絶縁膜１９の厚さは３００ｎｍであり、第２絶縁膜２０の厚さは３００ｎｍである。
【００１３】
基板１０は、結晶成長用の基板である。基板１０としては、半導体積層体Ｓの材料系に応じて種々の基板が選択される。本実施形態では、半導体積層体ＳがＧａＡｓ系半導体からなり、基板１０はＧａＡｓ基板である。
【００１４】
バッファ層１１は、半導体積層体Ｓの結晶性を高めるために設けられる半導体層であり、例えばアンドープＧａＡｓ層である。なお、アンドープＧａＡｓ層とは、例えばその不純物濃度が１×１０１５ｃｍ−３よりも小さいＧａＡｓ層とする。電子供給層１５は、電子走行層１４に電子を供給する半導体層であり、例えばｎ型ＡｌＧａＡｓ層である。電子走行層１４は、ＨＥＭＴ１におけるチャネル半導体層であり、例えばアンドープＩｎＧａＡｓ層である。
【００１５】
埋込層１６は、電子供給層１５を保護するための半導体層であり、例えばｎ型ＧａＡｓ層である。埋込層１６において開口Ｏによって露出する部分には、電子供給層１５を露出する開口１６ａが設けられている。この開口１６ａには、ゲート２３が埋め込まれている。ストッパ層１７及びキャップ層１８は、電子供給層１５とソース２１との間、及び電子供給層１５とドレイン２２との間に設けられる半導体層である。ストッパ層１７及びキャップ層１８は、電子供給層１５とゲート２３との間には設けられない。ストッパ層１７は例えばｎ型ＡｌＧａＡｓ層であり、キャップ層１８は、例えばｎ型ＧａＡｓ層である。
【００１６】
第１絶縁膜１９は、キャップ層１８上に設けられる絶縁性の膜であって、ソース２１及びドレイン２２の一部を覆っている。第１絶縁膜１９は、Ｓｉを含有する無機絶縁膜であり、例えばＳｉＮ膜、ＳｉＯ２膜等である。第１絶縁膜１９は、例えばプラズマＣＶＤ法によって形成される。
【００１７】
第２絶縁膜２０は、半導体積層体Ｓ上に設けられる絶縁性の膜であって、第１絶縁膜１９と、ストッパ層１７及びキャップ層１８において第１絶縁膜１９から露出する部分と、埋込層１６とを覆っている。第２絶縁膜２０は、Ｓｉを含有する無機絶縁膜であり、例えばＳｉＮ膜、ＳｉＯ２膜等である。第２絶縁膜２０には、埋込層１６の開口１６ａに重なる開口２０ａが設けられる。開口２０ａには、ゲート２３が埋め込まれている。
【００１８】
ソース２１及びドレイン２２は、キャップ層１８上に設けられた金属電極である。ソース２１及びドレイン２２のそれぞれは、オーミック電極であり、例えばＡｕ層とＧｅ層とＮｉ層との積層構造を合金化（アロイ）することにより得られる。
【００１９】
ゲート２３は、ソース２１及びドレイン２２の間に位置し、開口１６ａ，２０ａを介して電子供給層１５に接する金属電極である。ゲート２３は、断面Ｔ字形状を呈するＴ型ゲート電極である。ゲート２３は、半導体積層体Ｓの積層方向に沿って電子供給層１５から突出する突出部２３ａと、突出部２３ａの先端から広がる庇部２３ｂとを有する。ゲート２３と電子供給層１５との接触長さ（ゲート長）は、例えば０．１μｍである。ゲート長は、突出部２３ａの幅に相当する。庇部２３ｂは、半導体積層体Ｓ、第１絶縁膜１９、第２絶縁膜２０、ソース２１及びドレイン２２に接していない。庇部２３ｂにおいて突出部２３ａに重なっていない部分は、半導体積層体Ｓに向かって湾曲してもよい。ゲート２３は、例えばショットキ金属層と金（Ａｕ）層との積層構造を有してもよい。ショットキ金属層は、例えばタングステンシリサイド（ＷＳｉ）層である。Ａｕ層は、ゲート抵抗低減化のためにショットキ金属層上に設けられる。
【００２０】
次に、図２〜図５を用いながら、本実施形態に係るＨＥＭＴ１の製造方法について説明する。図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、及び図５（ａ），（ｂ）は、本実施形態に係るＨＥＭＴ１の製造方法を説明する図である。
【００２１】
まず、図２（ａ）に示されるように、基板１０上に半導体積層体Ｓをエピタキシャル成長する（第１工程）。第１工程では、有機金属気相成長法（以下、ＭＯＣＶＤ法とする）によって、バッファ層１１として機能するアンドープＧａＡｓ層、電子走行層１４として機能するアンドープＩｎＧａＡｓ層、電子供給層１５として機能するｎ型ＡｌＧａＡｓ層、埋込層１６として機能するＧａＡｓ層、ストッパ層１７として機能するｎ型ＡｌＧａＡｓ層、及びキャップ層１８として機能するｎ型ＧａＡｓ層を、基板１０として機能するＧａＡｓ基板上に順に成長する。各半導体層を成長するとき、例えばＡｌ（アルミニウム）源としてトリメチルアルミニウム（ＴＭＡ）を用い、Ｇａ（ガリウム）源としてトリメチルガリウム（ＴＭＧ）を用い、Ｉｎ（インジウム）源としてトリメチルインジウム（ＴＭＩ）を用い、Ａｓ（ヒ素）源としてアルシン（ＡｓＨ３）を用いる。また、キャリアガスとして、例えばＨ２（水素）ガスが用いられる。
【００２２】
次に、図２（ｂ）に示されるように、ソース２１及びドレイン２２をキャップ層１８上に形成する（第２工程）。第２工程では、まずキャップ層１８の一部を露出するレジストパターンを形成する。続いて、例えばＡｕ層と、Ｇｅ層と、Ｎｉ層とを順に蒸着した後、レジストパターンを除去する。これにより、レジストパターン上に設けられていた各金属層がリフトオフされ、キャップ層１８上に直接形成された金属層が残存する。そして、例えば４００℃〜５００℃、約１分間の加熱処理を半導体積層体Ｓに施すことによって、Ａｕ層とＧｅ層とＮｉ層との積層構造を合金化し、ソース２１及びドレイン２２を形成する。
【００２３】
次に、図２（ｃ）に示されるように、半導体積層体ＳをプラズマＣＶＤ法によって形成した絶縁膜３１で覆う（第３工程）。第３工程では、半導体積層体Ｓだけでなく、ソース２１及びドレイン２２を被覆する絶縁膜３１を形成する。絶縁膜３１は、Ｓｉを含有する無機絶縁膜であり、例えばＳｉＮ膜、ＳｉＯ２膜等である。本実施形態では、周波数（ＲＦ）を１３．５６ＭＨｚに設定し、成膜温度を３００℃に設定した条件にて、アンモニア（ＮＨ３）ガス及びＳｉＨ４（シラン）ガスを用いて、厚さ３００ｎｍの窒化ケイ素膜を形成する。
【００２４】
次に、図３（ａ）に示されるように、絶縁膜３１の表面３１ａをマイクロ波プラズマＭＰに曝す（第４工程）。第４工程では、まず、絶縁膜３１が形成された半導体積層体ＳをプラズマＣＶＤ装置から取り出し、マイクロ波プラズマ発生装置に収容する。続いて、Ｏ２（酸素）ガスの流量を５０００ｓｃｃｍ、Ｈ２ガスの流量を５００ｓｃｃｍ、Ｎ２ガスの流量を５００ｓｃｃｍ、温度を室温、マイクロ波の周波数を２．４５ＧＨｚ、マイクロ波の出力を１０００Ｗの条件にて、マイクロ波プラズマＭＰを発生させる。そして、室温の上記装置内にて、３０秒間、絶縁膜３１の表面３１ａをマイクロ波プラズマＭＰに曝す。マイクロ波プラズマＭＰは、上記周波数にて形成された酸素プラズマである。
【００２５】
次に、図３（ｂ）に示されるように、絶縁膜３１の表面３１ａ上にレジスト４１を形成した後、レジスト４１に開口４１ａを形成する（第５工程）。第５工程では、まず、スピンコートなどの公知の方法にてレジスト４１を絶縁膜３１の表面３１ａ上に形成する。レジスト４１は、例えば電子線によって露光されるＥＢレジストである。本実施形態では、塩素系レジストであるα−クロロアクリレートとα−メチルスチレンとの共重合体（例えば、日本ゼオン株式会社製のＺＥＰ５２０ＡもしくはＺＥＰ５２０Ａ−７）が用いられる。続いて、ソース２１とドレイン２２との間に位置するレジスト４１の一部に電子ビーム露光を施す。そしてレジスト４１において露光した箇所を現像して除去することによって、ソース２１とドレイン２２との間に開口４１ａを形成する。開口４１ａによって、絶縁膜３１の一部が露出する。開口４１ａの開口幅Ｗ１は、例えば０．５μｍ程度であり、ソース２１とドレイン２２との間隔よりも狭い。このため、ソース２１とドレイン２２との間に位置し、且つ、ソース２１またはドレイン２２と重ならない絶縁膜３１の一部上には、レジスト４１が残存する。
【００２６】
次に、図３（ｃ）に示されるように、レジスト４１の開口４１ａを介して絶縁膜３１と、キャップ層１８と、ストッパ層１７とを順にエッチングする（第６工程）。第６工程では、まず、開口４１ａを介して絶縁膜３１をドライエッチングし、開口１９ａを有する第１絶縁膜１９を形成する。例えば、エッチングガスをＳＦ６（六フッ化硫黄）ガス、エッチングガスの流量を３０ｓｃｃｍ、圧力を１Ｐａ、マイクロ波の出力を１５０Ｗ、バイアスパワーを２０Ｗと設定し、絶縁膜３１をプラズマエッチングする。開口１９ａの幅は、開口４１ａの開口幅Ｗ１と略同一である。開口１９ａは、ソース２１とドレイン２２との間に位置しており、且つ、ソース２１及びドレイン２２のいずれに対しても離間している。
【００２７】
続いて、開口１９ａにて露出した半導体積層体Ｓの表面をエッチングする。例えば、エッチングガスをＳＦ６ガスとＳｉＣｌ４（四塩化ケイ素）ガスとの混合ガス、エッチングガスの流量を２０ｓｃｃｍ、圧力を２．０Ｐａ、マイクロ波の出力を４０Ｗと設定し、キャップ層１８をドライエッチングする。キャップ層１８をエッチングするとき、ストッパ層１７がエッチングストップ層として機能する。そして、ストッパ層１７をエッチングすることによって半導体積層体Ｓに開口Ｏを形成する。例えば、エッチングガスをＳＦ６ガスとＳｉＣｌ４ガスとの混合ガス、エッチングガスの流量を４０ｓｃｃｍ、圧力を２．０Ｐａ、マイクロ波の出力を４０Ｗと設定し、ストッパ層１７をドライエッチングする。ストッパ層１７をエッチングするとき、埋込層１６がエッチングストップ層として機能する。
【００２８】
次に、図４（ａ）に示されるように、半導体積層体Ｓ及び第１絶縁膜１９を覆う絶縁膜３２を形成する（第７工程）。第７工程では、Ｓｉを含有する無機絶縁膜であり、例えばＳｉＮ膜、ＳｉＯ２膜等である絶縁膜３２を形成する。本実施形態では、絶縁膜３２として、絶縁膜３１と同様の条件にて厚さ３００ｎｍの窒化ケイ素膜を形成する。
【００２９】
次に、図４（ｂ）に示されるように、絶縁膜３２上にレジスト４２〜４４を順に形成する（第８工程）。第８工程では、まず絶縁膜３２上にレジスト４２を形成する。レジスト４２は、例えば、α−クロロアクリレートとα−メチルスチレンとの共重合体よりも露光感度が高いＥＢレジストである。このため、レジスト４２には、レジスト４１よりも微細なパターンが形成できる。本実施形態では、レジスト４２として、アクリル樹脂であるポリメチルメタクリレート（ＰＭＭＡ）が用いられる。レジスト４２の厚さは、例えば１０ｎｍ以上４０ｎｍ以下である。続いて、レジスト４２上にレジスト４３を形成する。本実施形態では、レジスト４３として、ポリメチルグルタルイミド（ＰＭＧＩ）が用いられる。レジスト４３の厚さは、例えば５００ｎｍ以上９００ｎｍ以下である。続いて、レジスト４３上にレジスト４４を形成する。本実施形態では、レジスト４４として、α−クロロアクリレートとα−メチルスチレンとの共重合体が用いられる。このため、レジスト４４の露光感度は、レジスト４２よりも低い。レジスト４４の厚さは、例えば２０ｎｍ以上５０ｎｍ以下である。
【００３０】
次に、図４（ｃ）に示されるように、レジスト４２〜４４のそれぞれに開口４２ａ〜４４ａを形成する（第９工程）。第９工程では、まず、レジスト４４において開口Ｏに重なる部分の一部に電子線を照射し、当該一部を露光させる。続いて、レジスト４４において露光した部分を現像して除去する。これにより、開口幅Ｗ４を有する開口４４ａを形成する。開口幅Ｗ４は、例えば０．５μｍ以上０．９μｍ以下である。
【００３１】
続いて、レジスト４４の開口４４ａを介してレジスト４３をウェットエッチングし、開口４３ａをレジスト４３に形成する。開口４３ａの開口幅Ｗ３は、開口４４ａの開口幅Ｗ４よりも大きく、例えば１μｍ以上２μｍ以下である。続いて、開口４４ａ，４３ａを介してレジスト４２において開口Ｏに重なる部分の一部に電子線を照射し、当該一部を露光させる。続いて、レジスト４４において露光した部分を現像して除去することによって、開口４２ａを形成する。開口４２ａの開口幅Ｗ２は、開口幅Ｗ３，Ｗ４よりも小さく、例えば５０ｎｍ以上３００ｎｍ以下である。
【００３２】
次に、図５（ａ）に示されるように、開口４２ａ〜４４ａから露出する絶縁膜３２を除去する（第１０工程）。第１０工程では、上記第６工程と同様の条件にて絶縁膜３２の一部をドライエッチングし、開口２０ａを有する第２絶縁膜２０を形成する。また、第１０工程では、第２絶縁膜２０の形成後、開口２０ａを介して半導体積層体Ｓの表面をエッチングする。本実施形態では、開口２０ａから露出する埋込層１６をドライエッチングにて除去し、開口１６ａを形成する。なお、開口１６ａ，２０ａの開口幅は、開口４２ａの開口幅Ｗ２と略同一である。
【００３３】
次に、図５（ｂ）に示されるように、ゲート２３を形成する（第１１工程）。第１１工程では、開口４４ａを介して、開口１６ａ，２０ａ，４２ａ，４３ａに埋め込まれるゲート２３を形成する。開口４２ａの開口幅Ｗ２は開口４３ａの開口幅Ｗ３よりも狭いので、断面Ｔ字形状を呈するゲート２３を容易に形成できる。ゲート２３の形成後、レジスト４２〜４４を除去する。これにより、ゲート２３の形成時にレジスト４４上に設けられた金属層５１をリフトオフする。以上の工程を経て、図１に示されるＨＥＭＴ１を形成する。
【００３４】
以上に説明した本実施形態に係る半導体装置であるＨＥＭＴ１の製造方法によって奏される作用効果について、図６（ａ），（ｂ）に示されるＨＥＭＴの製造方法を参照しつつ説明する。図６（ａ）は、従来のＨＥＭＴの製造方法を説明するための図である。図６（ｂ）は、従来においてレジスト４１に照射される電子の一部の動きを示す模式図である。
【００３５】
まず、従来のＨＥＭＴの製造方法によって発生する問題について説明する。従来においては、本実施形態と異なり、絶縁膜３１に対してマイクロ波プラズマを照射しない。このため従来においては、絶縁膜３１を形成した後、直ちにレジスト４１を形成している。この場合、図６（ａ）に示されるように、開口４１ａを形成するとき、開口４１ａ付近におけるレジスト４１の一部が同時に除去される。これにより、開口４１ａ付近における絶縁膜３１とレジスト４１との間に不定形の隙間６１ができてしまう傾向にある。このような隙間６１には、開口４１ａを介して絶縁膜３１、キャップ層１８、及びストッパ層１７を除去するときに発生する残渣が入り込むことがある。この残渣が露出した埋込層１６上に残存する、もしくは後にゲート２３内に入り込むと、ＨＥＭＴ１の特性が劣化してしまう。
【００３６】
レジスト４１に隙間６１が形成される現象について検討すると、図６（ｂ）に示されるように、レジスト４１に照射される電子線ＥＢを構成する電子Ｅの一部が、レジスト４１と絶縁膜３１との界面Ｂに沿って拡がる可能性が見出された。上述したように、従来においては、絶縁膜３１である窒化ケイ素膜をプラズマＣＶＤ法によって形成した後、直ちにレジスト４１を形成している。このため、窒化ケイ素膜（特にその表面）が帯電していることによって、レジスト４１と窒化ケイ素膜との界面に到達した電子線の電子が窒化ケイ素膜の界面に沿って拡がると推察される。特に窒化ケイ素膜が正に帯電している場合、絶縁膜３１とレジスト４１との界面に到達した電子は、当該界面上の正電荷を順次補償しつつ、当該界面に沿って容易に拡がると推察される。これによりレジスト４１には、後に開口４１ａが形成される箇所だけでなく、当該箇所の周辺に不定形状の露光パターンが設けられる。したがって、上記界面近傍に位置するレジスト４１が露光し、図６（ａ）に示される隙間６１が形成されやすくなる。
【００３７】
そこで、本実施形態においては、プラズマＣＶＤ法によって絶縁膜３１を形成した後、その表面３１ａをマイクロ波プラズマに曝している。すなわち本実施形態においては、絶縁膜３１の表面３１ａを、絶縁膜３１の形成時に曝されるプラズマとは異なるプラズマに曝す。これにより、表面３１ａが帯電されている状態を中和できる。そして本実施形態では、マイクロ波プラズマに曝した表面３１ａ上にレジスト４１を設け、開口４１ａを形成するためにレジスト４１に電子線を照射する。このとき、レジスト４１と絶縁膜３１との界面に到達した電子が当該界面に沿って拡がりにくくなる。したがって、本実施形態に係るＨＥＭＴ１の製造方法によれば、絶縁膜３１上のレジスト４１に良好なパターンを形成することが可能である。
【００３８】
本実施形態では、絶縁膜３１は、１３．５６ＭＨｚの周波数に設定されたプラズマＣＶＤ法によって形成される。このため、絶縁膜３１の表面３１ａの帯電状態をマイクロ波プラズマによって容易に中和できる。
【００３９】
本実施形態では、マイクロ波プラズマは、２．４５ＧＨｚの周波数にて形成された酸素プラズマである。このため、絶縁膜３１の表面３１ａが正に帯電していたとしても、表面３１ａを良好に中和できる。
【００４０】
本実施形態では、絶縁膜３１をドライエッチングした後、開口１９ａを介して半導体積層体Ｓの表面をエッチングする。このため、半導体積層体Ｓにおいて開口１９ａから露出する部分の表面状態を整えることができる。
【００４１】
なお、レジストに照射される電子線を構成する電子の一部が、レジストと絶縁膜との界面にて乱反射していることによっても、レジストに隙間が形成される可能性がある。この場合もまた、レジストには、後に開口が形成される箇所だけでなく、当該箇所の周辺に不定形状の露光パターンが設けられる。ＨＥＭＴの性能は、レジストの開口の形状の精度が高まることによって安定化する傾向にある。このため、高い加速電圧を設定した条件にて電子線をレジストに照射することが一般的である。しかしながらこの場合、レジストと絶縁膜との界面にて電子が乱反射する確率が高まってしまう。上記界面にて電子が乱反射する確率を抑えるために、加速電圧を低く設定することが考えられる。しかしながらこの場合においては、レジストに良好なパターンが形成されなくなる。以上より、単に電子線の条件を変更しただけでは、レジストに対して良好なパターンが形成されない。なお、絶縁膜の表面を原子レベルにて平滑化することによっても、上記界面における電子の乱反射は抑制可能である。しかしながら、絶縁膜の表面の原子レベルでの平滑化は、極めて困難である。これに対して、本実施形態によれば、レジスト４１と絶縁膜３１との界面における電子Ｅの乱反射も抑制可能である。したがって、本実施形態によれば、上記乱反射によるレジスト４１への影響を抑制可能である。
【００４２】
加えて本実施形態では、絶縁膜３２に接するレジスト４２として、α−クロロアクリレートとα−メチルスチレンとの共重合体よりも電子線に対する露光感度が低いＰＭＭＡが用いられる。これにより、絶縁膜３２とレジスト４２との界面にて電子が乱反射した場合も反応しにくくなるため、良好な露光パターンがレジスト４２に設けられる。レジスト４２に対するパターン形成工程は、ＨＥＭＴ１の性能に最も関係するゲート長を決定する工程である。したがって、レジスト４２としてＰＭＭＡを用いることによって、良好な性能を備えるＨＥＭＴ１を製造できる。
【００４３】
本発明による半導体装置の製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では、ＨＥＭＴに本発明を適用した例について説明しているが、本発明の製造方法は、ＨＥＭＴ以外の様々な電界効果トランジスタに適用可能である。また、上記実施形態では半導体積層体がＧａＡｓ系半導体からなっているが、これに限られない。加えて、上記実施形態では基板上に半導体積層体が設けられているが、これに限られない。例えば、基板上には単層構造の半導体層が設けられてもよい。
【００４４】
上記本実施形態では、絶縁膜３１のみにマイクロ波プラズマを曝しているが、これに限られない。例えば、絶縁膜３２に対してもマイクロ波プラズマを曝してもよい。この場合、レジスト４２を絶縁膜３２上に形成する前に、絶縁膜３２の表面に対してマイクロ波プラズマを曝す。この場合、レジスト４２に対してより良好なパターンを形成できるので、ＨＥＭＴ１のゲート長を精度よく定めることができる。また、ゲート２３内に残渣が入り込みにくくなる。
【００４５】
上記実施形態では、装置内の温度を室温として絶縁膜の表面をマイクロ波プラズマに曝しているが、これに限られない。例えば、装置内を室温よりも高い温度（例えば２５０℃）に設定した状態にて、絶縁膜の表面をマイクロ波プラズマに曝してもよい。この場合、当該表面の帯電状態の中和を促進できる。
【符号の説明】
【００４６】
１…ＨＥＭＴ、１０…基板、１１…バッファ層、１４…電子走行層、１５…電子供給層、１６…埋込層、１６ａ…開口、１７…ストッパ層、１８…キャップ層、１９…第１絶縁膜、１９ａ…開口、２０…第２絶縁膜、２０ａ…開口、２１…ソース、２２…ドレイン、２３…ゲート、３１，３２…絶縁膜、３１ａ…表面、４１〜４４…レジスト、４１ａ〜４４ａ…開口、６１…隙間、ＭＰ…マイクロ波プラズマ、Ｏ…開口、Ｓ…半導体積層体、Ｗ１〜Ｗ４…開口幅。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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