(57)【要約】【課題】薄膜抵抗体の抵抗値ばらつきを低減し、アナログＩＣにおけるブリーダー抵抗回路において  正確な分圧比を保持できる高精度のブリーダー抵抗回路を提供する。【解決手段】薄膜抵抗体２００は高抵抗領域１００とその両端に形成された低抵抗体１０３を有する。高抵抗領域１００は第一高抵抗領域１０１と第二高抵抗領域１０２とからなり、矩形に形成された第一高抵抗領域１０１の短手方向（第１方向）の両側に接して第二高抵抗領域１０２が形成されている。短手方向と直交する長手方向において第一高抵抗領域１０１と第二高抵抗領域は同じ長さを有し、第一高抵抗領域１０１の長手方向の両端面と第二高抵抗領域の長手方向の両端面は同一の平面をなしている。【選択図】図１
2019175931.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成されたポリシリコン膜で構成された第一高抵抗領域と、
前記絶縁膜上に形成された前記ポリシリコン膜で構成され、電流が流れる向きに平行である第１方向の両側面を前記第一高抵抗領域により挟まれて配置された第二高抵抗領域と、
前記絶縁膜上に形成された前記ポリシリコン膜で構成され、前記第一高抵抗領域と前記第二高抵抗領域の前記第１方向に直交する第２方向の両側面に形成された低抵抗領域と、を有し、
前記第一高抵抗領域のシート抵抗値は前記第二高抵抗領域のシート抵抗値よりも高いことを特徴とする半導体装置。
【請求項２】
前記第一高抵抗領域のシート抵抗値は前記第二高抵抗領域のシート抵抗値の１０倍以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第一高抵抗領域ならびに前記第二高抵抗領域は、第１導電型の不純物を導入した前記ポリシリコン膜により形成されたことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第一高抵抗領域ならびに前記第二高抵抗領域は、第２導電型の不純物を導入した前記ポリシリコン膜により形成されたことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項５】
前記第一高抵抗領域は、ノンドープの前記ポリシリコン膜により形成され、前記第二高抵抗領域は、第１導電型の不純物または第２導電型の不純物を導入した前記ポリシリコン膜により形成されたことを特徴とする請求項１記載の半導体装置。
【請求項６】
半導体基板上に形成された絶縁膜の上に、ノンドープのポリシリコン膜を形成する工程と、
前記ノンドープのポリシリコン膜に不純物を第１イオン注入して、第１導電型の第一不純物領域を形成する工程と、
前記第１導電型を導入した前記ポリシリコン膜上に形成した第１のレジストパターンをマスクとして第２イオン注入し、前記ポリシリコン膜に前記第一不純物領域より高濃度の第１導電型の第二不純物領域を形成する工程と、
前記第１導電型を導入した前記ポリシリコン膜上に形成した第３のレジストパターンをマスクとして第３イオン注入し、前記ポリシリコン膜に前記第二不純物領域よりも高濃度の第１導電型の第三不純物領域を形成する工程と、
前記第３のレジストパターンを除去した後、前記第１導電型を導入した前記ポリシリコン膜に、前記第一不純物領域と前記第二不純物領域と前記第三不純物領域を覆う第２のレジストパターンをマスクとして前記ポリシリコン膜をエッチングする工程と、
前記第一不純物領域と前記第二不純物領域と前記第三不純物領域とを有する前記ポリシリコン膜を熱処理して、第一高抵抗領域と第二高抵抗領域と低抵抗領域とを有する薄膜抵抗体とする工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特に薄膜抵抗体を有する半導体装置や、薄膜抵抗体を使用したブリーダー抵抗回路及び該ブリーダー抵抗回路を有する半導体装置に関する。
【背景技術】
【０００２】
電圧検出器などのアナログＩＣでは、一般に複数のポリシリコン抵抗体からなるブリーダー抵抗が使用される。
例えば、ボルテージディテクタを例にすれば、基準電圧回路で発生した基準電圧とブリーダー抵抗回路で分圧された分圧電圧とを誤差増幅器で比較することにより電圧の検出が行われる。従ってブリーダー抵抗回路で分圧された分圧電圧の精度がきわめて重要となる。ブリーダー抵抗回路の分圧精度が悪いと誤差増幅器への入力電圧がバラツキ、所定の解除あるいは検出電圧が得られなくなってしまう。
【０００３】
ブリーダー抵抗の分圧精度を高めるために、これまで様々な工夫がなされており、高精度のアナログＩＣを作製するために高精度の抵抗分圧比を得る目的でポリシリコン抵抗体の上面あるいは下面に設置した導電体の電位を固定することで、所望の抵抗値（分圧比）を得るように工夫している例もある（例えば、特許文献１参照。）
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−３２１２２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図６に示すように、従来のブリーダー抵抗回路は、複数の薄膜抵抗体からなり、高抵抗領域３０１と両端に低抵抗領域３０３を有する構成である。薄膜抵抗体４００のそれぞれ４０１〜４０６は同じ幅のマスクによって形成されるため、同一幅の薄膜抵抗体が形成されると期待される。しかしながら、それぞれの薄膜抵抗体の幅はＷ２〜Ｗ５に比べ、幅Ｗ１とＷ６が細く形成される傾向にある。このように、半導体製造工程において、各薄膜抵抗体に加工ばらつきを生じてしまうと、ブリーダー抵抗回路内の複数の薄膜抵抗体の抵抗値を一定に揃えることが困難で、アナログＩＣに必要とされる抵抗分圧比を高い精度で達成することが困難であるという問題点があった。
【０００６】
本発明は、上記課題に鑑みなされたもので、加工ばらつきによる薄膜抵抗体の抵抗値ばらつきを低減し、アナログＩＣにおけるブリーダー抵抗回路において正確な分圧比を保持できる高精度のブリーダー抵抗回路、及び、このブリーダー抵抗回路を用いた高精度な半導体装置、例えばボルテージディテクタ、ボルテージレギュレータ等の半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題解決のために、本発明の実施例に係る半導体装置においては以下の手段を用いた。
【０００８】
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成されたポリシリコン膜で構成された第一高抵抗領域と、
前記絶縁膜上に形成された前記ポリシリコン膜で構成され、電流が流れる向きに平行である第１方向の両側面を前記第一高抵抗領域により挟まれて配置された第二高抵抗領域と、
前記絶縁膜上に形成された前記ポリシリコン膜で構成され、前記第一高抵抗領域と前記第二高抵抗領域の前記第１方向に直交する第２方向の両側面に形成された低抵抗領域と、を有し、
前記第一高抵抗領域のシート抵抗値は前記第二高抵抗領域のシート抵抗値よりも高いことを特徴とする半導体装置とした。
【０００９】
また、本発明の他の実施例に係る半導体装置の製造方法においては以下の手段を用いた。
【００１０】
半導体基板上に形成された絶縁膜の上に、ノンドープのポリシリコン膜を形成する工程と、
前記ノンドープのポリシリコン膜に不純物を第１イオン注入して、第１導電型の第一不純物領域を形成する工程と、
前記第１導電型を導入した前記ポリシリコン膜上に形成した第１のレジストパターンをマスクとして第２イオン注入し、前記ポリシリコン膜に前記第一不純物領域より高濃度の第１導電型の第二不純物領域を形成する工程と、
前記第１導電型を導入した前記ポリシリコン膜上に形成した第３のレジストパターンをマスクとして第３イオン注入し、前記ポリシリコン膜に前記第二不純物領域よりも高濃度の第１導電型の第三不純物領域を形成する工程と、
前記第３のレジストパターンを除去した後、前記第１導電型を導入した前記ポリシリコン膜に、前記第一不純物領域と前記第二不純物領域と前記第三不純物領域を覆う第２のレジストパターンをマスクとして前記ポリシリコン膜をエッチングする工程と、
前記第一不純物領域と前記第二不純物領域と前記第三不純物領域とを有する前記ポリシリコン膜を熱処理して、第一高抵抗領域と第二高抵抗領域と低抵抗領域とを有する薄膜抵抗体とする工程と、
を備えることを特徴とする半導体装置の製造方法とした。
【発明の効果】
【００１１】
上記手段を用いることで、薄膜抵抗体を有するブリーダー抵抗回路を用いたアナログＩＣにおいて、加工ばらつきによる薄膜抵抗体の抵抗値ばらつきを低減でき、アナログＩＣにおけるブリーダー抵抗回路において正確な分圧比を保持できる高精度のブリーダー抵抗回路、及び、このようなブリーダー抵抗回路を用いた高精度なボルテージディテクタ、ボルテージレギュレータ等の半導体装置を得ることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施例にかかる半導体装置の薄膜抵抗体の平面図である。
【図２】本発明の第２の実施例形態にかかる半導体装置の薄膜抵抗体の平面図である。
【図３】本発明の第１の実施形態にかかる半導体装置の薄膜抵抗体の製造工程を示す断面図である。
【図４】本発明によるブリーダー抵抗回路を用いたボルテージディテクタの一実施例のブロック図である。
【図５】本発明によるブリーダー抵抗回路を用いたボルテージレギュレータの一実施例のブロック図である。
【図６】従来の半導体装置の薄膜抵抗体の平面図である。
【発明を実施するための形態】
【００１３】
以下に、本発明の実施の形態について図面に基づいて説明する。
図１は、本発明の第１の実施例にかかる半導体装置の薄膜抵抗体の平面図である。薄膜抵抗体２００は高抵抗領域１００とその両端に形成された低抵抗体１０３を有する。高抵抗領域１００は第一高抵抗領域１０１と第二高抵抗領域１０２とからなり、矩形に形成された第二高抵抗領域１０２の短手方向（第１方向）の両側に接して第一高抵抗領域１０１が形成されている。短手方向と直交する長手方向において第一高抵抗領域１０１と第二高抵抗領域は同じ長さを有し、第一高抵抗領域１０１の長手方向の両端面と第二高抵抗領域の長手方向の両端面は同一の平面をなしている。そして、その平面、すなわち高抵抗領域１００の長手方向の両端には低抵抗領域が接している。
【００１４】
第一高抵抗領域１０１と第二高抵抗領域１０２と低抵抗領域１０３は同一層のポリシリコン膜にボロンなどのＰ型の不純物を導入した薄膜である。薄膜抵抗体２００の表面を被覆して層間絶縁膜が設けられ、層間絶縁膜には低抵抗領域１０３を部分的に露出するコンタクトホール１０４が形成されている。このコンタクトホール１０４は他の抵抗体あるいは内部回路等と金属配線を介して電気的接続を行うために用いられる。
【００１５】
ここで、第一高抵抗領域１０１のシート抵抗値は、第二高抵抗領域１０２のシート抵抗値に比べて高くなるように不純物濃度を調整して形成されており、以下の効果を一層顕著に奏するために１０倍以上の差をもたせるように設定されることが望ましく、例えば、第二高抵抗領域１０２のシート抵抗値が５ｋΩ/□である場合、第一高抵抗領域１０１のシート抵抗値は５０ｋΩ/□以上となるように設定されている。
【００１６】
また、第一高抵抗領域１０１および、第二高抵抗領域１０２には、ボロンなどのＰ型の不純物に代えてリンやヒ素などのＮ型の不純物を導入してＮ型の導電型を有するポリシリコン薄膜抵抗体を形成しても良い。更に、第一高抵抗領域１０１のシート抵抗値を一層高めるため、第一高抵抗領域１０１をノンドープのポリシリコン薄膜により形成することも良い。
【００１７】
また、第一高抵抗領域１０１の幅は、半導体製造加工ばらつきの２倍以上の幅を有するように設定されている。例えば、加工ばらつきがプラスマイナス０．１ｕｍであれば、第一高抵抗領域１０１の幅を０．２ｕｍ以上に設定する。
【００１８】
さらに、第一高抵抗領域１０１の幅は、第二高抵抗領域１０２の幅と同等かそれ以上の幅を有するように設定されている。例えば、第二高抵抗領域１０２の幅が１ｕｍの場合には、第一高抵抗領域１０１の幅は１ｕｍかそれ以上に設定する。
これらの薄膜抵抗体を複数組み合わせて、ブリーダー抵抗回路が構成されている。
【００１９】
図１に示した例によれば、半導体の製造工程において、薄膜抵抗体の加工ばらつきを生じてしまった場合でも、加工ばらつきを生じる部分は、高いシート抵抗値を有する第一高抵抗領域１０１であるため、薄膜抵抗体全体の抵抗値の変動を小さく抑えることができる。
【００２０】
薄膜抵抗体全体の抵抗値は、第一高抵抗領域１０１と第二高抵抗領域１０２の組合せにより規定されるが、第一高抵抗領域１０１のシート抵抗値は第二高抵抗領域１０２のシート抵抗値より高く、例えば１０倍以上に設定されているため、加工ばらつきで第一高抵抗領域１０１の幅が多少変動しても、その影響は従来の薄膜抵抗体全体が高抵抗領域１０２で形成されていた場合の１／１０以下に低減される。
【００２１】
ここで、図６に示した従来の半導体装置の薄膜抵抗体と比較して、本発明の半導体装置の薄膜抵抗体の加工ばらつきについて説明する。従来の薄膜抵抗体３００はフォトリソ工程およびエッチング工程によって線幅が決められ、Ｗ２〜Ｗ５の線幅に比べ、Ｗ１およびＷ６の線幅が細いことは既に述べたが、その要因の一つ目はフォトリソ工程での現像時の現像促進種の生成である。ポジ型レジストを利用してレジストパターンを形成する場合、アルカリ現像液（例えば、ＴＭＡＨ）を用いて露光された領域が除去される。このとき、生成したレジストが溶け込んだアルカリ現像液は現像を促進する働きを持つ現像促進種を生成するため、薄膜抵抗体群の端部に位置する４０１、４０６を形成するためのレジストパターンが４０２〜４０５を形成するためのレジストパターンよりも細くなる。これは４０２〜４０５を形成するためのレジストパターンの両側に小面積の現像領域が存在するのに対し、４０１、４０６を形成するためのレジストパターンの片側に大面積の現像領域が存在することに起因する。
【００２２】
要因の２つ目はエッチング工程でのマイクロローディング効果である。これは４０２〜４０５を形成するためのレジストパターンの両側に小面積のエッチング領域が存在するのに対し、４０１、４０６を形成するためのレジストパターンの片側に大面積のエッチング領域が存在することに起因する。
【００２３】
以上のように、各薄膜抵抗体の周囲の現像面積やエッチング面積が同一でないことが原因で加工ばらつきが生じることから、本出願人は加工ばらつきを抑えるべく、図１（ｂ）に示す構成とした。薄膜抵抗体２０１〜２０６は隣接して設けられ、薄膜抵抗体２０１〜２０６の外側（外周）はフォトリソ工程およびエッチング工程によって形成される。よって、高抵抗領域１００の外側に位置する第一高抵抗領域１０１の片面はフォトリソ工程およびエッチング工程によって形成され、そのＢ−Ｂ’方向の幅Ｗ１１〜Ｗ６１の線幅ばらつきは従来の薄膜抵抗体と同じである。これに対し、高抵抗領域１００の内側に位置する第二高抵抗領域１０２の場合は、その周囲を覆うレジストパターンを形成した後、それをマスクとしてイオン注入して抵抗領域を形成する。そのため、そのレジストパターン形成にて現像される領域の形状および面積は薄膜抵抗体２０１〜２０６の全てにおいて同じである。従って、フォトリソ工程において、薄膜抵抗体２０１〜２０６間で線幅ばらつきは生じない。第二高抵抗領域１０２にはフォトリソ工程に続くイオン注入工程にて不純物が導入されるが、イオン注入される領域はマスクとして利用するレジストパターンの開口領域によって決まる。上記のようにレジストパターンの形状及び面積は同一であるから、薄膜抵抗体２０１〜２０６において第二高抵抗領域１０２の幅Ｗ１２〜Ｗ６２線幅のばらつきは生じ難い。
【００２４】
以上のように、第二高抵抗領域１０２へイオン注入による不純物導入をし、第二高抵抗領域１０２の周囲に、第二高抵抗領域１０２よりも高抵抗の第一高抵抗領域１０１を形成することで、薄膜抵抗体２０１〜２０６間の抵抗値ばらつきを低減することができる。
【００２５】
図２は、本発明の第２の実施例形態にかかる半導体装置の薄膜抵抗体の平面図である。第一高抵抗領域１０１の幅が、加工ばらつきによって細くなっている例を示したものである。薄膜抵抗体全体の抵抗値は、第一高抵抗領域１０１と第二高抵抗領域１０２の組合せにより規定されるが、第一高抵抗領域１０１のシート抵抗値は第二高抵抗領域１０２のシート抵抗値の１０倍以上に設定されているため、図２に示したように、加工ばらつきによって第一高抵抗領域１０１の幅が細くなってしまった場合でも、その影響は、薄膜抵抗体全体を第二高抵抗領域１０２で形成していた従来の薄膜抵抗体に比べて小さく抑えられる。
【００２６】
例えば、従来、薄膜抵抗体全体が１ｕｍ幅の第二高抵抗領域１０２で形成され、加工ばらつきにより、０．１ｕｍの細りを生じた場合には、細りを生じた薄膜抵抗体と、細りの無い薄膜抵抗体とでは、１０％もの抵抗値の差が生じてしまう。
【００２７】
一方、本発明に拠り、１ｕｍの幅の第二高抵抗領域１０２と、その側面を覆うように同じく１ｕｍの幅の第一高抵抗領域１０１とによって薄膜抵抗体を形成した場合には、製造加工ばらつきに拠り局所的に薄膜抵抗体の幅が０．１ｕｍ細ったとしても、細りを生じるのは第一高抵抗領域１０１のみであり、第一高抵抗領域１０１のシート抵抗値は、第二高抵抗領域１０２のシート抵抗値の１０倍以上高いため、細りを生じた薄膜抵抗体と、細りの無い薄膜抵抗体との抵抗値の差は１％以下に大きく低減することができる。
【００２８】
図３は、本発明の第１の実施形態にかかる半導体装置の薄膜抵抗体の製造工程を示す断面図である。
図３（ａ）に示すように、半導体基板１０の上に絶縁膜２０を２０００Å〜８０００Åの膜厚で堆積した後、さらにノンドープのポリシリコン膜３０を５００Å〜２０００Åの膜厚で堆積し、次いで、ポリシリコン膜３０にＰ型の不純物、例えばＢＦ２をイオン注入Ｄ１して、第一不純物領域３０ａを形成する。なお、第一不純物領域３０ａをノンドープのポリシリコン膜とする場合はイオン注入Ｄ１工程をせずとも良い。
【００２９】
次いで、図３（ｂ）に示すように、ポリシリコン膜３０の上にレジストパターン４０ａを形成する。レジストパターン４０ａには、後に第二高抵抗領域１０２となる開口部が形成されおり、この開口部を介してポリシリコン膜３０にＰ型の不純物、例えばＢＦ２をイオン注入Ｄ２して、第二不純物領域３０ｂを形成する。ここで、イオン注入Ｄ２では前のイオン注入Ｄ１に比べ高濃度の不純物を導入する。レジストパターン４０ａ除去後、図１に示す低抵抗領域１０３となる領域が開口するようにレジストパターンを形成し、Ｐ型の不純物、例えばＢＦ２をポリシリコン膜３０にイオン注入して第三不純物領域を形成する。ここで注入される不純物は先のイオン注入Ｄ２に比べ極めて高濃度であって、注入時のドーズ量は３Ｅ１５ａｔｏｍｓ／ｃｍ２〜６Ｅ１５ａｔｏｍｓ／ｃｍ２である。
【００３０】
なお、レジストパターン４０ａの側面には定在波に起因する波面が形成されるが、本工程においてはＰＥＢ（ＰＯＳＴ  ＥＸＰＯＳＵＲＥ  ＢＡＫＥ）を用いることで定在波の影響を緩和し、安定な線幅が得られるようにしている。
【００３１】
レジストパターン４０ａ除去後、図３（ｃ）に示すように、３種のＰ型の不純物領域、第一不純物領域３０ａと第二不純物領域３０ｂと第三不純物領域を覆うようにレジストパターン４０ｂを形成し、これをマスクとしてポリシリコン膜３０をエッチングする。エッチングされた領域の平面構造は図１（ａ）に示すとおりである。
【００３２】
レジストパターン４０ｂ除去後、第一不純物領域３０ａと第二不純物領域３０ｂと第三不純物領域とを有するポリシリコン膜に７００℃〜９５０℃の熱処理をして、第一高抵抗領域１０１と第二高抵抗領域１０２と低抵抗領域とを有する薄膜抵抗体が出来上がる。このようにして得られた、薄膜抵抗体２００を構成する各部位のシート抵抗値は高い方から順に第一高抵抗領域、第二高抵抗領域、低抵抗領域となる。
上記では、Ｐ型の抵抗を形成する一例について説明したが、Ｎ型の抵抗を形成する場合はリンやヒ素をイオン種として選択すれば良い。
【００３３】
図４は、本発明によるブリーダー抵抗回路を用いたボルテージディテクタの一実施例のブロック図である。
図１、図２に示した本発明による複数の薄膜抵抗体によって構成された高精度な分圧比を有するブリーダー抵抗回路を用いることにより、高精度な半導体装置、例えばボルテージディテクタ、ボルテージレギュレータ等の半導体装置を得ることができる。
【００３４】
図４の例では、簡単のため単純な回路の例を示したが、実際の製品には必要に応じて機能を追加すればよい。ボルテージディテクタの基本的な回路構成要素は基準電圧回路９０１、ブリーダー抵抗回路９０２、誤差増幅器９０４であり他にＮ型トランジスタ９０８、Ｐ型トランジスタ９０７などが付加されている。以下に簡単に動作の一部を説明する。
【００３５】
誤差増幅器９０４の反転入力はブリーダー抵抗９０２に分圧された分圧電圧Ｖｒ、即ちＲＢ／（ＲＡ＋ＲＢ）＊ＶＤＤとなる。基準電圧回路９０１の基準電圧Ｖｒｅｆは、電源電圧ＶＤＤが所定の検出電圧Ｖｄｅｔの時の分圧電圧Ｖｒに等しく設定される。即ち、Ｖｒｅｆ＝ＲＢ／（ＲＡ＋ＲＢ）＊Ｖｄｅｔとする。電源電圧ＶＤＤが所定電圧Ｖｄｅｔ以上の時は、誤差増幅器９０４の出力がＬＯＷとなるように設計されるので、Ｐ型トランジスタ９０７はＯＮし、Ｎ型トランジスタ９０８がＯＦＦとなり出力ＯＵＴには電源電圧ＶＤＤが出力される。そして、ＶＤＤが低下し検出電圧Ｖｄｅｔ以下になると出力ＯＵＴにはＶＳＳが出力される。
【００３６】
このように、基本的な動作は、基準電圧回路９０１で発生した基準電圧Ｖｒｅｆとブリーダー抵抗回路９０２で分圧された分圧電圧Ｖｒとを誤差増幅器９０４で比較することにより行われる。従ってブリーダー抵抗回路９０２で分圧された分圧電圧Ｖｒの精度がきわめて重要となる。ブリーダー抵抗回路９０２の分圧精度が悪いと誤差増幅器９０４への入力電圧がバラツキ、所定の解除あるいは検出電圧が得られなくなってしまう。本発明によるブリーダー抵抗回路を用いることにより高精度の分圧が可能となるためＩＣとしての製品歩留まりが向上したり、より高精度なボルテージディテクタを製造したりする事が可能となる。
【００３７】
図５は、本発明によるブリーダー抵抗回路を用いたボルテージレギュレータの一実施例のブロック図である。
図５では、簡単のため単純な回路の例を示したが、実際の製品には必要に応じて機能を追加すればよい。ボルテージレギュレータの基本的な回路構成要素は基準電圧回路９０１、ブリーダー抵抗回路９０２、誤差増幅器９０４そして電流制御トランジスタとして働くＰ型トランジスタ９０７などである。以下に簡単に動作の一部を説明する。
【００３８】
誤差増幅器９０４は、ブリーダー抵抗回路９０２によって分圧された分圧電圧Ｖｒと基準電圧回路９０１で発生した基準電圧Ｖｒｅｆとを比較し、入力電圧ＶＩＮの変化に因らない一定した所定の出力電圧ＶＯＵＴを得るために必要なゲート電圧をＰ型トランジスタ９１０に供給する。ボルテージレギュレータにおいても図４で説明したボルテージディテクタの場合と同様に、基本的な動作は、基準電圧回路９０１で発生した基準電圧Ｖｒｅｆとブリーダー抵抗回路９０２で分圧された分圧電圧Ｖｒとを誤差増幅器９０４で比較することにより行われる。従ってブリーダー抵抗回路９０２で分圧された分圧電圧Ｖｒの精度がきわめて重要となる。ブリーダー抵抗回路９０２の分圧精度が悪いと誤差増幅器９０４への入力電圧がバラツキ、一定した所定の出力電圧ＶＯＵＴが得られなくなってしまう。本発明によるブリーダー抵抗回路を用いることにより高精度の分圧が可能となるためＩＣとしての製品歩留まりが向上したり、より高精度なボルテージレギュレータを製造したりする事が可能となる。
【００３９】
以上のとおり、本発明による薄膜抵抗体を用いることにより、半導体の製造工程において、薄膜抵抗体の加工ばらつきを生じてしまった場合でも、加工ばらつきを生じる部分は、第一高抵抗領域であるため、薄膜抵抗体の抵抗値の変動を小さく抑えることができ、本発明による薄膜抵抗体を有するブリーダー抵抗回路を用いたアナログＩＣにおいて、加工ばらつきによる薄膜抵抗体の抵抗値ばらつきを低減でき、アナログＩＣにおけるブリーダー抵抗回路において正確な分圧比を保持できる高精度のブリーダー抵抗回路、及び、このようなブリーダー抵抗回路を用いた高精度なボルテージディテクタ、ボルテージレギュレータ等の半導体装置を得ることができる。
【符号の説明】
【００４０】
１０    半導体基板
２０    絶縁膜
３０    ポリシリコン膜
３０ａ  第一不純物領域
３０ｂ  第二不純物領域
４０ａ、４０ｂ  レジスト膜
１００  高抵抗領域
１０１  第一高抵抗領域
１０２  第二高抵抗領域
１０３  低抵抗領域
１０４  コンタクトホール
２００、２０１、２０２、２０３、２０４、２０５、２０６  薄膜抵抗体
３０１  高抵抗領域
３０３  低抵抗領域
４００、４０１、４０２、４０３、４０４、４０５、４０６  薄膜抵抗体
９０１  基準電圧回路
９０２  ブリーダー抵抗回路
９０４  誤差増幅器
９０７  Ｐ型トランジスタ
９０８  Ｎ型トランジスタ
Ｄ１、Ｄ２  イオン注入
Ｗ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５、Ｗ６  高抵抗領域の幅
Ｗ１１、Ｗ２１、Ｗ３１、Ｗ４１、Ｗ５１、Ｗ６１  高抵抗領域の幅
Ｗ１２、Ｗ２２、Ｗ３２、Ｗ４２、Ｗ５２、Ｗ６２  第一抵抗領域の幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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