(57)【要約】【課題】熱応力を抑制することができる半導体装置を提供する。【解決手段】半導体装置は、化合物半導体基板に設けられたコレクタ層、ベース層及びエミッタ層を含むバイポーラトランジスタと、コレクタ層、ベース層及びエミッタ層にそれぞれ接するコレクタ電極、ベース電極及びエミッタ電極と、を有する半導体素子と、半導体素子の一方の面に設けられた保護層と、保護層に設けられたコンタクトホールを介してエミッタ電極と電気的に接続されるエミッタ再配線層と、化合物半導体基板の表面に対して垂直な方向において、エミッタ再配線層とエミッタ層との間に設けられた応力緩和層と、を有する。【選択図】図４
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【特許請求の範囲】
【請求項１】
化合物半導体基板に設けられたコレクタ層、ベース層及びエミッタ層を含むバイポーラトランジスタと、前記コレクタ層、前記ベース層及び前記エミッタ層にそれぞれ接するコレクタ電極、ベース電極及びエミッタ電極と、を有する半導体素子と、
前記半導体素子の一方の面に設けられた保護層と、
前記保護層に設けられたコンタクトホールを介して前記エミッタ電極と電気的に接続されるエミッタ再配線層と、
前記化合物半導体基板の表面に対して垂直な方向において、前記エミッタ再配線層と前記エミッタ層との間に設けられた応力緩和層と、
を有する半導体装置。
【請求項２】
前記半導体素子は、
複数の前記エミッタ層と、
複数の前記エミッタ層のそれぞれに設けられた複数の前記エミッタ電極と、を有し、
複数の前記エミッタ層は、共通の前記エミッタ再配線層と電気的に接続される、
請求項１に記載の半導体装置。
【請求項３】
前記エミッタ層の少なくとも一部は、平面視で前記エミッタ再配線層と重なって設けられる、
請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記応力緩和層は、タングステン、若しくはモリブデン、若しくはタンタル、若しくはチタン、若しくはクロムの金属のいずれか１つ以上を含む、又は前記金属のいずれか１つ以上を含む化合物、又は前記金属のいずれか１つ以上を含む合金、のいずれかを有する、
請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記応力緩和層は、厚さが１００ｎｍ以上である、
請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体素子は、複数の前記エミッタ電極ごとに離隔して設けられた複数のエミッタ配線を有し、
複数の前記エミッタ層は、それぞれ前記エミッタ配線を介して前記エミッタ再配線層と電気的に接続される、
請求項２に記載の半導体装置。
【請求項７】
前記応力緩和層は、前記化合物半導体基板の表面に対して垂直な方向において、前記エミッタ再配線層と前記保護層との間に設けられる、
請求項１から請求項５のいずれか１項に記載の半導体装置。
【請求項８】
前記応力緩和層は、少なくとも前記コンタクトホールの底面と重なる領域に設けられている、
請求項７に記載の半導体装置。
【請求項９】
前記応力緩和層は、前記コンタクトホールの底面において、前記エミッタ電極と直接、接している、
請求項７又は請求項８に記載の半導体装置。
【請求項１０】
前記応力緩和層は、前記エミッタ電極である、
請求項１から請求項５のいずれか１項に記載の半導体装置。
【請求項１１】
前記半導体素子は、
前記コレクタ電極、前記ベース電極及び前記エミッタ電極を覆う第１絶縁層と、
前記第１絶縁層の上に設けられ、前記エミッタ電極に接して設けられたエミッタ配線と、を有し、
前記応力緩和層は、前記エミッタ配線に設けられる、
請求項１から請求項５のいずれか１項に記載の半導体装置。
【請求項１２】
支持基板と、
前記エミッタ再配線層に接続されたバンプを有し、
前記半導体素子は、バンプを介して前記支持基板に接続される、
請求項１から請求項１１のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
携帯端末等のパワーアンプモジュールを構成するトランジスタとして、ヘテロ接合型のバイポーラトランジスタが知られている。特許文献１に記載されている半導体装置は、半導体素子のエミッタ電極と、ピラーバンプとを接続する再配線が設けられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１５／１０４９６７号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
エミッタ電極の上側に銅等で形成された再配線が設けられている場合、エミッタ層などの半導体層の熱膨張係数と、再配線の熱膨張係数との差に起因してエミッタ層などに熱応力が発生する。熱応力の発生により、トランジスタの特性が低下するなど、半導体装置の信頼性が低下する可能性がある。
【０００５】
本発明は、熱応力を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一側面の半導体装置は、化合物半導体基板に設けられたコレクタ層、ベース層及びエミッタ層を含むバイポーラトランジスタと、前記コレクタ層、前記ベース層及び前記エミッタ層にそれぞれ接するコレクタ電極、ベース電極及びエミッタ電極と、を有する半導体素子と、前記半導体素子の一方の面に設けられた保護層と、前記保護層に設けられたコンタクトホールを介して前記エミッタ電極と電気的に接続されるエミッタ再配線層と、前記化合物半導体基板の表面に対して垂直な方向において、前記エミッタ再配線層と前記エミッタ層との間に設けられた応力緩和層と、を有する。
【発明の効果】
【０００７】
本発明の半導体装置によれば、熱応力を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１実施形態に係る半導体装置の斜視図である。
【図２】図２は、図１のＩＩ−ＩＩ’線に沿う断面図である。
【図３】図３は、第１実施形態に係る半導体装置が有する半導体素子の一部を含む領域を模式的に示す平面図である。
【図４】図４は、図３のＩＶ−ＩＶ’線に沿う断面図である。
【図５】図５は、第１実施形態に係る半導体装置が有する表面実装部品と、バンプとの接続を模式的に示す断面図である。
【図６】図６は、第１実施形態に係る第１応力緩和層の厚さと、応力変化率との関係を示すグラフである。
【図７】図７は、第１実施形態の第１変形例に係る半導体装置の概略断面構成を示す断面図である。
【図８】図８は、第１実施形態の第２変形例に係る半導体装置の概略断面構成を示す断面図である。
【図９】図９は、第１実施形態の第３変形例に係る半導体装置の概略断面構成を示す断面図である。
【図１０】図１０は、第１実施形態の第４変形例に係る半導体装置の概略断面構成を示す断面図である。
【図１１】図１１は、第２実施形態に係る半導体装置の概略断面構成を示す断面図である。
【図１２】図１２は、第２実施形態に係るエミッタ電極の厚さと、応力変化率との関係を示すグラフである。
【図１３】図１３は、第３実施形態に係る半導体装置の概略断面構成を示す断面図である。
【図１４】図１４は、第３実施形態に係る第１応力緩和層の厚さと、応力変化率との関係を示すグラフである。
【図１５】図１５は、第３実施形態の変形例に係る半導体装置の概略断面構成を示す断面図である。
【図１６】図１６は、第４実施形態に係る半導体素子の概略断面構成を示す断面図である。
【図１７】図１７は、第４実施形態に係る半導体装置の概略断面構成を示す断面図である。
【発明を実施するための形態】
【０００９】
以下に、本発明の半導体装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。各実施の形態は例示であり、異なる実施の形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもない。第２実施形態以降では第１実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【００１０】
（第１実施形態）
図１は、第１実施形態に係る半導体装置の斜視図である。図２は、図１のＩＩ−ＩＩ’線に沿う断面図である。図２に示すように、本実施形態の半導体装置１は、支持基板８１と、半導体素子３と、表面実装部品１００と、第１樹脂層２１と、再配線層５と、バンプ９と、を有する。半導体素子３は、ヘテロ接合型のバイポーラトランジスタ（ＨＢＴ：Heterojunction  Bipolar  Transistor）を備える。表面実装部品（ＳＭＤ：surface  mount  device）１００は、インダクタや容量素子などである。半導体素子３及び表面実装部品１００は、それぞれ接着層８２、８３により、支持基板８１の上に接着される。支持基板８１として、例えば、金属基板や、アルミナなどのセラミック基板等を用いることができる。なお、図２では、説明を分かりやすくするために、半導体素子３及び表面実装部品１００を１つずつ示しているが、半導体装置１は、複数の半導体素子３及び複数の表面実装部品１００を有していてもよい。また図２では、半導体素子３や表面実装部品１００と再配線層５との接続部の表示は簡略化のため省略している。詳細は図４、図５で別途示すように、コンタクトホールＨ３、Ｈ５、Ｈ９などを介して、半導体素子３や表面実装部品１００と再配線層５は接続されている。
【００１１】
第１樹脂層２１は、半導体素子３及び表面実装部品１００を覆って支持基板８１の上に設けられる。第１樹脂層２１は、絶縁性の樹脂材料が用いられた保護層である。第１樹脂層２１の上に再配線層５が設けられる。再配線層５は、第１エミッタ再配線層５４、第２エミッタ再配線層５６（図４参照）等の再配線層を有し、半導体素子３とバンプ９とを電気的に接続する。また、再配線層５は、表面実装部品１００とバンプ９とを電気的に接続する。
【００１２】
図１に示すように、バンプ９は、半導体装置１の一方の面に複数設けられる。バンプ９は、半導体装置１の外部端子であり、例えばハンダ等の金属により形成される。なお、複数のバンプ９は、同じ形状を有し、行列状に等間隔に配置されている。ただし、図１はあくまで例示であり、複数のバンプ９は、異なる形状、大きさを有していてもよく、異なる配置間隔を有していてもよい。
【００１３】
図３は、第１実施形態に係る半導体装置が有する半導体素子の一部を含む領域を模式的に示す平面図である。図４は、図３のＩＶ−ＩＶ’線に沿う断面図である。図５は、第１実施形態に係る半導体装置が有する表面実装部品と、バンプとの接続を模式的に示す断面図である。なお、図３では、半導体素子３と、半導体素子３の上側に設けられた各種再配線との関係を模式的に示している。
【００１４】
図４に示すように、半導体素子３は、化合物半導体基板３１と、サブコレクタ層３２と、コレクタ層３３と、ベース層３４と、エミッタ層３５と、コレクタ電極３８と、ベース電極３７と、エミッタ電極３６と、を有する。また、半導体素子３は、第１絶縁層４１と、第２絶縁層４２と、第１絶縁層４１の上に設けられたコレクタ配線４８、ベース配線４７（図３参照）及びエミッタ配線４６と、を有する。
【００１５】
化合物半導体基板３１は、例えば、半絶縁性ＧａＡｓ（ヒ化ガリウム）基板である。化合物半導体基板３１の上に、サブコレクタ層３２、コレクタ層３３、ベース層３４、エミッタ層３５の順に設けられている。サブコレクタ層３２は高濃度ｎ型ＧａＡｓ層であり、厚さは、例えば０．５μｍ程度である。コレクタ層３３はｎ型ＧａＡｓ層であり、厚さは、例えば１μｍ程度である。ベース層３４はｐ型ＧａＡｓ層であり、厚さは、例えば１００ｎｍ程度である。なお、化合物半導体基板３１の上において、サブコレクタ層３２と隣り合ってアイソレーション層３２ａが設けられている。アイソレーション層３２ａは、イオン注入技術により絶縁化される。アイソレーション層３２ａにより素子間が絶縁される。
【００１６】
エミッタ層３５は、真性エミッタ層３５ａと、エミッタメサ層３５ｂとを含む。真性エミッタ層３５ａ及びエミッタメサ層３５ｂは、この順でベース層３４の上に設けられている。真性エミッタ層３５ａは、ｎ型ＩｎＧａＰ（インジウムガリウムリン）層であり、厚さは、例えば３０ｎｍ以上４０ｎｍ以下である。エミッタメサ層３５ｂは、高濃度ｎ型ＧａＡｓ層と高濃度ｎ型ＩｎＧａＡｓ層とを含む。高濃度ｎ型ＧａＡｓ層と高濃度ｎ型ＩｎＧａＡｓ層の厚さは、それぞれ例えば１００ｎｍ程度である。エミッタメサ層３５ｂの高濃度ｎ型ＩｎＧａＡｓ層は、エミッタ電極３６とのオーミックコンタクトを行うために設けられる。
【００１７】
真性エミッタ層３５ａの上にエミッタメサ層３５ｂが設けられることで、真性エミッタ層３５ａは、本来のエミッタの動作領域となり、バイポーラトランジスタとして電流が流れる。真性エミッタ層３５ａは、平面視で、エミッタメサ層３５ｂと同一の形状、サイズを有している。また、ベース層３４の上には、真性エミッタ層３５ａと同じｎ型ＩｎＧａＰ層である保護層３５ｃが設けられる。つまり、ベース層３４の上に設けられたｎ型ＩｎＧａＰ層のうち、エミッタメサ層３５ｂと重なる領域が真性エミッタ層３５ａとして機能し、エミッタメサ層３５ｂと重ならない領域が保護層３５ｃとして機能する。
【００１８】
図４に示すように、コレクタ電極３８は、サブコレクタ層３２に接して、サブコレクタ層３２の上に設けられている。コレクタ電極３８は、ＡｕＧｅ（金ゲルマニウム）膜、Ｎｉ（ニッケル）膜、Ａｕ（金）膜の順に積層された積層膜を有する。ＡｕＧｅ膜の膜厚は、例えば６０ｎｍである。Ｎｉ膜の膜厚は、例えば１０ｎｍである。Ａｕ膜の膜厚は、例えば２００ｎｍである。
【００１９】
ベース電極３７は、ベース層３４に接して、ベース層３４の上に設けられている。ベース電極３７は、Ｔｉ膜、Ｐｔ膜、Ａｕ膜の順に積層された積層膜である。Ｔｉ膜の膜厚は、例えば５０ｎｍである。Ｐｔ膜の膜厚は、例えば５０ｎｍである。Ａｕ膜の膜厚は、例えば２００ｎｍである。
【００２０】
エミッタ電極３６は、エミッタ層３５のエミッタメサ層３５ｂと接して、エミッタメサ層３５ｂの上に設けられている。エミッタ電極３６は、Ｔｉ（チタン）膜である。Ｔｉ膜の膜厚は、例えば５０ｎｍである。
【００２１】
第１絶縁層４１は、エミッタ電極３６、ベース電極３７及びコレクタ電極３８を覆って、サブコレクタ層３２及びアイソレーション層３２ａの上に設けられている。第１絶縁層４１は、例えばＳｉＮ（窒化シリコン）層である。第１絶縁層４１は、単層でもよく、或いは、複数の窒化物層又は酸化物層が積層されていてもよい。第１絶縁層４１は、ＳｉＮ層と樹脂層の積層構造を有していてもよい。
【００２２】
エミッタ配線４６、ベース配線４７（図３参照）及びコレクタ配線４８は、第１絶縁層４１の上に設けられている。エミッタ配線４６、ベース配線４７及びコレクタ配線４８は、例えばＡｕ（金）膜である。エミッタ配線４６、ベース配線４７及びコレクタ配線４８の厚さは、例えば１μｍ程度である。第１絶縁層４１には、エミッタ電極３６、ベース電極３７及びコレクタ電極３８にそれぞれ対応してコンタクトホールＨ１、Ｈ２等が設けられる。エミッタ配線４６は、コンタクトホールＨ２を介してエミッタ電極３６と接続される。コレクタ配線４８は、コンタクトホールＨ１を介してコレクタ電極３８と接続される。なお、図示は省略するが、ベース配線４７も第１絶縁層４１に設けられたコンタクトホールを介してベース電極３７と接続される。
【００２３】
第２絶縁層４２は、エミッタ配線４６、ベース配線４７及びコレクタ配線４８を覆って、第１絶縁層４１の上に設けられている。第２絶縁層４２は、ＳｉＮ単層膜、或いは、ＳｉＮ単層膜の上に樹脂層が形成された積層構造である。第２絶縁層４２は、複数の窒化物層又は酸化物層が積層された積層膜であってもよい。第２絶縁層４２は、いわゆるパッシベーション膜である。第２絶縁層４２には、エミッタ配線４６及びコレクタ配線４８とそれぞれ重なる位置にコンタクトホールＨ４、Ｈ６が設けられている。エミッタ配線４６及びコレクタ配線４８は、コンタクトホールＨ４、Ｈ６の底面に露出する。
【００２４】
半導体素子３は、１つの化合物半導体基板３１（ウエハ）に多数形成され、ダイシングなどにより個片化されて半導体チップとして支持基板８１に搭載される。
【００２５】
第１樹脂層２１は、半導体素子３の第２絶縁層４２の上に設けられる。第１樹脂層２１の上に再配線層５が設けられる。再配線層５は、第１エミッタ再配線層５４、第２エミッタ再配線層５６、第１コレクタ再配線層５５、第２コレクタ再配線層５７、第１応力緩和層５１及び第２応力緩和層５２を有する。
【００２６】
第１エミッタ再配線層５４及び第１コレクタ再配線層５５は、第１樹脂層２１の上側に設けられる。第１樹脂層２１には、エミッタ配線４６及びコレクタ配線４８とそれぞれ重なる位置にコンタクトホールＨ３、Ｈ５が設けられている。第１樹脂層２１のコンタクトホールＨ３は、第２絶縁層４２のコンタクトホールＨ４と連通する。また、第１樹脂層２１のコンタクトホールＨ５は、第２絶縁層４２のコンタクトホールＨ６と連通する。
【００２７】
第１応力緩和層５１は、第１エミッタ再配線層５４と接して、第１エミッタ再配線層５４の下側に設けられる。言い換えると、第１応力緩和層５１は、化合物半導体基板３１の表面に対して垂直な方向において、第１エミッタ再配線層５４とエミッタ層３５との間に設けられる。また、第１応力緩和層５１は、コンタクトホールＨ３、Ｈ４の底面及び側面に設けられる。コンタクトホールＨ３、Ｈ４が設けられていない領域では、第１応力緩和層５１は、第１樹脂層２１と第１エミッタ再配線層５４との間に設けられる。第１エミッタ再配線層５４及び第１応力緩和層５１は、コンタクトホールＨ３、Ｈ４を介してエミッタ配線４６と電気的に接続される。これにより、第１エミッタ再配線層５４は、エミッタ電極３６を介してエミッタ層３５と電気的に接続される。
【００２８】
第２応力緩和層５２は、第１コレクタ再配線層５５と接して、第１コレクタ再配線層５５の下側に設けられる。言い換えると、第２応力緩和層５２は、化合物半導体基板３１の表面に対して垂直な方向において、第１コレクタ再配線層５５とコレクタ層３３との間に設けられる。第２応力緩和層５２は、コンタクトホールＨ５、Ｈ６の底面及び側面に設けられる。また、第２応力緩和層５２は、コンタクトホールＨ５、Ｈ６が設けられていない領域では、第１樹脂層２１と第１コレクタ再配線層５５との間に設けられる。第１コレクタ再配線層５５及び第２応力緩和層５２は、コンタクトホールＨ５、Ｈ６を介してエミッタ配線４６と電気的に接続される。これにより、第１コレクタ再配線層５５は、コレクタ電極３８を介してコレクタ層３３と電気的に接続される。
【００２９】
図４に示すように、第１応力緩和層５１は、第１エミッタ再配線層５４の下面の全領域に設けられている。ただし、第１応力緩和層５１は、第１エミッタ再配線層５４の一部に重なって設けられていてもよく、少なくともコンタクトホールＨ３、Ｈ４の底面に設けられていればよい。第２応力緩和層５２も同様に、第１コレクタ再配線層５５の一部に重なって設けられていてもよく、少なくともコンタクトホールＨ５、Ｈ６の底面に設けられていればよい。
【００３０】
第１エミッタ再配線層５４及び第１コレクタ再配線層５５は、例えばＣｕ（銅）又はＡｌ（アルミニウム）等の金属材料が用いられる。第１エミッタ再配線層５４及び第１コレクタ再配線層５５の膜厚は、例えば、５μｍ以上２０μｍ以下程度である。第１応力緩和層５１及び第２応力緩和層５２は、高融点金属又はその化合物、合金であり、例えばＴｉＷ（タングステンチタン）、Ｔｉ（チタン）、Ｗ（タングステン）、ＷＳｉ（タングステンシリサイド）などである。第１応力緩和層５１及び第２応力緩和層５２は、単層であってもよく、異なる材料を複数積層した積層膜であってもよい。
【００３１】
第２樹脂層２２は、第１エミッタ再配線層５４及び第１コレクタ再配線層５５を覆って、第１樹脂層２１の上に設けられる。第２樹脂層２２には、第１エミッタ再配線層５４及び第１コレクタ再配線層５５とそれぞれ重なる位置にコンタクトホールＨ７、Ｈ８が設けられている。第１エミッタ再配線層５４及び第１コレクタ再配線層５５は、それぞれコンタクトホールＨ７、Ｈ８の底面に露出する。
【００３２】
第３樹脂層２３、第２エミッタ再配線層５６及び第２コレクタ再配線層５７は、第２樹脂層２２の上に設けられる。第２エミッタ再配線層５６及び第２コレクタ再配線層５７は、第３樹脂層２３の開口部分に設けられる。第２エミッタ再配線層５６は、コンタクトホールＨ７を介して第１エミッタ再配線層５４と接続される。第２コレクタ再配線層５７は、コンタクトホールＨ８を介して第１コレクタ再配線層５５と接続される。第２エミッタ再配線層５６及び第２コレクタ再配線層５７には、それぞれバンプ９が設けられる。
【００３３】
以上のような構成により、半導体素子３のエミッタ層３５及びコレクタ層３３は、再配線層５の各再配線を介して、バンプ９に電気的に接続される。
【００３４】
次に、図３を参照して、半導体素子３のエミッタ層３５と、第１エミッタ再配線層５４との配置関係について説明する。なお、図３では第１応力緩和層５１及び第２応力緩和層５２の図示を省略している。また、図３では、第１エミッタ再配線層５４、第１コレクタ再配線層５５、第２エミッタ再配線層５６及び第２コレクタ再配線層５７は、二点鎖線で示している。
【００３５】
図３に示すように、コレクタ層３３、ベース層３４及びエミッタ層３５は、それぞれ２つずつ設けられている。すなわち、半導体素子３は、コレクタ層３３、ベース層３４及びエミッタ層３５を有する単位トランジスタが２つ設けられている。コレクタ層３３、ベース層３４及びエミッタ層３５にそれぞれ設けられたコレクタ電極３８、ベース電極３７及びエミッタ電極３６も複数設けられている。図３では、複数のコレクタ層３３、複数のベース層３４及び複数のエミッタ層３５は、第２方向Ｄｙに配列される。また、第２方向Ｄｙにおいて、コレクタ電極３８、エミッタ電極３６、ベース電極３７、コレクタ電極３８、エミッタ電極３６、ベース電極３７、コレクタ電極３８の順に設けられる。２つのベース電極３７、２つのエミッタ電極３６及び３つのコレクタ電極３８の、第１方向Ｄｘでの位置は重なって設けられる。
【００３６】
ここで、第１方向Ｄｘ及び第２方向Ｄｙは、化合物半導体基板３１の表面に平行な方向であり、第１方向Ｄｘと第２方向Ｄｙとは直交する。また、図３では、それぞれ２つのコレクタ層３３、ベース層３４及びエミッタ層３５が設けられているが、半導体素子３は、それぞれ３つ以上の単位トランジスタを有していてもよい。この場合、コレクタ電極３８、ベース電極３７及びエミッタ電極３６の数も、単位トランジスタの数に対応して適宜変更できる。
【００３７】
図３に示すように、２つのエミッタ層３５は、第１エミッタ再配線層５４と重なって設けられる。２つのエミッタ層３５は、平面視で、第１エミッタ再配線層５４の外周の内側にある。エミッタ層３５とほぼ同一位置の２つのエミッタ電極３６も、平面視で第１エミッタ再配線層５４と重なって設けられる。すなわちトランジスタの半導体層であるエミッタ層３５の直上に第１エミッタ再配線層５４が設けられる。また、この２つのエミッタ層３５は、離隔して設けられ、互いにつながっていない。さらにエミッタ配線４６も、離隔して設けられ、２つのエミッタ層３５にそれぞれ対応して個別に設けられている。つまり、２つのエミッタ層３５は、エミッタ配線４６では互いにつながっていない。
【００３８】
図４に示すように、２つのエミッタ層３５は、第１エミッタ再配線層５４及び第１応力緩和層５１を介して相互に電気的に接続される。すなわち、２つの単位トランジスタは、第１エミッタ再配線層５４により１つに接続される。これにより、半導体素子３の複数の単位トランジスタは、１つのトランジスタとして機能する。
【００３９】
本実施形態では、第１エミッタ再配線層５４は、半導体素子３の内部に設けられたエミッタ配線４６とは異なる層に設けられる。そして、複数のエミッタ層３５は共通の第１エミッタ再配線層５４に接続される。これにより、半導体素子３の内部に、複数のエミッタ層３５を接続する配線を設ける必要がない。より具体的には、Ａｕで形成されるエミッタ配線４６等を２層以上設ける必要がない。このため、半導体素子３の製造コストを低減できる。
【００４０】
図３に示すように、第１エミッタ再配線層５４は、２つのベース電極３７及び３つのコレクタ電極３８とも重なって設けられる。半導体素子３のコレクタ配線４８は、第１エミッタ再配線層５４と重ならない位置に設けられる。コレクタ配線４８は、第２方向Ｄｙ、すなわちコレクタ電極３８の配列方向に沿って設けられる。コレクタ配線４８は、第１方向Ｄｘに延在する３つのコレクタ接続配線４８ａを有する。３つのコレクタ接続配線４８ａは、それぞれ３つのコレクタ電極３８と接続される。この結果、３つのコレクタ電極３８は、共通のコレクタ配線４８に接続される。
【００４１】
第１コレクタ再配線層５５は、第１エミッタ再配線層５４と重ならない位置に設けられ、少なくとも一部がコレクタ配線４８と重なる。これにより、コレクタ配線４８と第１コレクタ再配線層５５とを電気的に接続できる。
【００４２】
なお、第２エミッタ再配線層５６は、少なくとも一部が第１エミッタ再配線層５４と重なって設けられていればよい。第２コレクタ再配線層５７も同様に、少なくとも一部が第１コレクタ再配線層５５と重なって設けられていればよい。第２エミッタ再配線層５６及び第２コレクタ再配線層５７を設ける位置、形状等は、接続されるバンプ９の位置等に応じて適宜変更できる。本実施形態の半導体装置１は、第１エミッタ再配線層５４、第２エミッタ再配線層５６、第１コレクタ再配線層５５及び第２コレクタ再配線層５７を有する。このため、バンプ９と半導体素子３との接続の自由度が向上する。このため、半導体装置１は、バンプ９の形状や配置によらず、半導体素子３とバンプ９との接続を容易に行うことができる。
【００４３】
なお、エミッタ層３５は、第１エミッタ再配線層５４の外周の内側に設けられているが、エミッタ層３５の少なくとも一部が第１エミッタ再配線層５４と重なって設けられていてもよい。エミッタ層３５が第１エミッタ再配線層５４の外周よりも外側に設けられた部分を有すると、エミッタ層３５からの放熱性については少し低下する。しかし、この場合であっても、エミッタ層３５の一部は第１エミッタ再配線層５４に覆われており、近接した第１エミッタ再配線層５４から放熱することができる。
【００４４】
図３に示すように、ベース電極３７の一端には、ベース接続部３７ａが設けられている。ベース接続部３７ａは、第２方向Ｄｙに延在し、第１方向Ｄｘでエミッタ電極３６と隣り合って配置される。ベース配線４７は、ベース接続部３７ａを介してベース電極３７と接続される。また、ベース配線４７は、下地電極４４を介して抵抗素子４５に接続される。２つのベース配線４７、２つの下地電極４４及び２つの抵抗素子４５は、それぞれ２つのベース電極３７に対応して設けられている。
【００４５】
さらに２つの抵抗素子４５は、共通の第１信号供給配線４３Ａに接続される。また、２つの下地電極４４と重なって共通の第２信号供給配線４３Ｂが設けられる。下地電極４４と第２信号供給配線４３Ｂとの層間にはＳｉＮ膜が設けられている。これにより、下地電極４４と第２信号供給配線４３Ｂとは、ＭＩＭ（Metal-Insulator-Metal）構造となり、下地電極４４と第２信号供給配線４３Ｂとの間にＭＩＭ容量が形成される。ベース層３４への高周波信号は、第２信号供給配線４３Ｂから供給される。また、ベース層３４へのＤＣバイアス電流は、第１信号供給配線４３Ａから抵抗素子４５を介して供給される。抵抗素子４５はトランジスタの電流安定化の効果を有する。抵抗素子４５は、例えばＴａＮ（窒化タンタル）、ＮｉＣｒ（ニッケルクロム）などの材料を用いることができる。
【００４６】
なお、図示は省略するが、第２信号供給配線４３Ｂは、再配線層５に設けられた第２ベース再配線層を介してバンプ９に接続される。これにより、バンプ９から第２信号供給配線４３Ｂに高周波信号が供給される。同様に、第１信号供給配線４３Ａは、例えばバイアス回路などを介して、再配線層５に設けられた第１ベース再配線層に接続される。これにより、バンプ９から第１信号供給配線４３ＡにＤＣバイアス電流となる信号が供給される。
【００４７】
次に、表面実装部品１００とバンプ９との接続構成について説明する。図５に示すように、再配線層５は、さらに第１ＳＭＤ再配線層５８、第２ＳＭＤ再配線層５９及び第３応力緩和層５３を有する。第１ＳＭＤ再配線層５８、第２ＳＭＤ再配線層５９及び第３応力緩和層５３は、それぞれ図４に示す第１エミッタ再配線層５４、第２エミッタ再配線層５６及び第１応力緩和層５１と同層に設けられる。第１ＳＭＤ再配線層５８は、第１樹脂層２１の上側に設けられる。第１樹脂層２１には、表面実装部品１００の端子と重なる位置にコンタクトホールＨ９が設けられている。
【００４８】
第３応力緩和層５３は、第１ＳＭＤ再配線層５８と接して、第１ＳＭＤ再配線層５８の下側に設けられる。言い換えると、第３応力緩和層５３は、支持基板８１の表面に対して垂直な方向において、第１ＳＭＤ再配線層５８と表面実装部品１００との間に設けられる。第１ＳＭＤ再配線層５８及び第３応力緩和層５３は、コンタクトホールＨ９を介して表面実装部品１００と電気的に接続される。
【００４９】
第２樹脂層２２には、第１ＳＭＤ再配線層５８と重なる位置にコンタクトホールＨ１０が設けられている。第１ＳＭＤ再配線層５８は、コンタクトホールＨ１０の底面に露出する。第２ＳＭＤ再配線層５９は、第２樹脂層２２の上に設けられる。第２ＳＭＤ再配線層５９は、コンタクトホールＨ１０を介して第１ＳＭＤ再配線層５８と接続される。第２ＳＭＤ再配線層５９にはバンプ９が設けられる。以上のような構成により、支持基板８１に設けられた表面実装部品１００は、再配線層５を介して、バンプ９に電気的に接続される。
【００５０】
次に、半導体素子３に作用する熱応力について説明する。本実施形態の半導体装置１は、図４に示すように、第１エミッタ再配線層５４の下層部に第１応力緩和層５１が設けられている。第１応力緩和層５１は、上述した高融点金属である。高融点金属の熱膨張係数は、エミッタ層３５等のＧａＡｓ層の熱膨張係数に近い値である。これにより、半導体素子３のエミッタ層３５に作用する熱応力を緩和させることができる。
【００５１】
図６は、第１実施形態に係る第１応力緩和層の厚さと、応力変化率との関係を示すグラフである。図６のグラフ１は、第１応力緩和層５１の厚さｔ１（図４参照）と応力変化率の関係を、第１応力緩和層５１の材料ごとに示している。第１応力緩和層５１の材料として、Ｍｏ（モリブデン）、Ｔａ（タンタル）、Ｔｉ（チタン）、Ｗ（タングステン）を用いた。図６の応力変化率は、シミュレーションにより評価した結果を示す。なお、シミュレーションの条件として、図３及び図４に示すトランジスタ構造及び再配線構造での評価を行っている。エミッタ層３５は、平面視での形状は、長さ（第２方向Ｄｙの長さ）４μｍ、幅（第１方向Ｄｘの長さ）３０μｍに設定されている。第１エミッタ再配線層５４は、Ｃｕであり、平面視での形状は、長さ３００μｍ、幅８０μｍであり、厚さは１０μｍとした。図６は、実装時の典型的な温度２３０℃から、１５０℃に下げたときに発生する熱応力を計算した結果を示す。
【００５２】
図６に示すように、グラフ１の横軸は第１応力緩和層の厚さｔ１を示す。縦軸は、エミッタ層３５における熱応力の変化量を示す。熱応力の変化量は、第１応力緩和層５１の厚さｔ１がｔ１＝０の場合の熱応力を基準とした相対値で示す。図６に示すように、第１応力緩和層５１としてＭｏ、Ｔａ、Ｔｉ、Ｗのいずれを用いた場合であっても、第１応力緩和層５１の厚さｔ１が厚くなるにしたがって、エミッタ層３５に作用する熱応力が低下する。第１応力緩和層５１の厚さｔ１が１００ｎｍ（０．１μｍ）以上の場合、応力変化率を約３％以上低減できる。特に、第１応力緩和層５１としてＭｏ、Ｗを用いた場合に、厚さｔ１が１００ｎｍ以上で、応力変化率を約５％以上低減できる。ここで、第１応力緩和層５１を配置することによってエミッタ層３５に発生する熱応力を２％低減させると、バイポーラトランジスタの通電寿命が約３５倍に延びることが確認されている。このため、厚さｔ１は、１００ｎｍ（０．１μｍ）以上とすることが好ましい。
【００５３】
第１応力緩和層５１としてＭｏ、Ｗを用いた場合に、第１応力緩和層５１としてＴａ、Ｔｉを用いた場合よりも応力変化率を低減できる。厚さｔ１が約２００ｎｍよりも大きい場合、第１応力緩和層５１としてＷを用いた場合の応力変化率は、Ｍｏを用いた場合の応力変化率よりも小さくなる。例えば、厚さｔ１が３００ｎｍにおいて、Ｔｉ、Ｔａ、Ｍｏ、Ｗの順に応力変化率が小さくなる傾向を示す。また、厚さｔ１が０ｎｍ以上、３００ｎｍ以下の範囲での応力変化率の傾きは、厚さｔ１が３００ｎｍよりも大きい範囲で、の応力変化率の傾きよりも大きい。
【００５４】
Ｍｏ、Ｔａ、Ｔｉ、Ｗなどの金属の熱膨張係数が、エミッタ層３５等のＧａＡｓ層の熱膨張係数に近い値のため、エミッタ層３５に作用する熱応力が低下する。すなわち、第１応力緩和層５１が厚膜の金属で形成されて緩和層として作用し、第１エミッタ再配線層５４のＣｕと、エミッタ層３５等のＧａＡｓ層との熱膨張係数の差異に起因する熱応力を抑制することができる。また図６に示すように、高融点金属のうち、熱膨張係数の小さいＷが最も応力変化率が小さい。すなわち、Ｗは最も応力低減量が大きい。第１応力緩和層５１として熱膨張係数の小さい材料を用いることで、熱応力を抑制することができる可能性がある。
【００５５】
図６では、第１エミッタ再配線層５４の材料としてＣｕを用いた場合を説明したが、Ａｌを用いた場合でも同様である。Ａｌの熱膨張係数は２３ｐｐｍ／℃であり、Ｃｕと同様に、エミッタ層３５等のＧａＡｓ層の熱膨張よりも大きい。また、第１応力緩和層５１の他の材料として、Ｃｒ（クロム）を用いることができる。第１応力緩和層５１の他の材料として、Ｗ、Ｍｏ、Ｔｉ、Ｔａ、Ｃｒの合金、化合物であってもよい。化合物は、例えばＴａＮ、ＷＳｉ、ＴｉＷなど、高融点金属の窒化物又は珪素化合物（シリサイド）等を含む。第１応力緩和層５１はこれらの材料の積層膜としてもよい。これらの高融点金属の化合物、合金を用いた場合であっても、図６と同様に熱応力を抑制することができる。高融点金属の化合物、合金を用いる場合には、熱応力抑制の効果の高いＷ又はＭｏを含む化合物、合金が好ましい。
【００５６】
このように、本実施形態の半導体装置１は、第１エミッタ再配線層５４の下層部に第１応力緩和層５１が設けられていることにより、半導体素子３のエミッタ層３５に作用する熱応力を抑制できる。半導体装置１は、例えば、半導体素子３の組立て工程や、実装工程等で温度変化が生じた場合でも、ＧａＡｓ等のトランジスタの半導体領域と、第１エミッタ再配線層５４とで熱応力が発生することを抑制できる。
【００５７】
上述したように、熱応力は、エミッタ層３５等（ＧａＡｓ層、ＩｎＧａＰ層など）の熱膨張係数と、第１エミッタ再配線層５４等の再配線層の熱膨張係数との差に起因する。例えば、ＧａＡｓ層の熱膨張係数は６ｐｐｍ／℃である。また、ＩｎＧａＰ層の熱膨張係数も５から６ｐｐｍ／℃であり、ＧａＡｓ層の熱膨張係数に近い。これに対し、各種再配線層を構成するＣｕの熱膨張係数は１７ｐｐｍ／℃であり、ＧａＡｓ層及びＩｎＧａＰ層よりも大きい。本実施形態では、第１応力緩和層５１により熱応力を抑制できるため、半導体活性層（特にエミッタ層３５、ベース層３４）にダメージが発生することを抑制できる。これにより、半導体装置１は、半導体層へのダメージにより半導体層に結晶欠陥等が発生し、この結果、高温での通電動作時に、バイポーラトランジスタの電流増幅率が、短時間で低下してしまうことを防止することができる。これにより、バイポーラトランジスタを備えた半導体装置１は、信頼性が向上する。
【００５８】
本実施形態では、第１応力緩和層５１が設けられているため、第１エミッタ再配線層５４と平面視で重なる位置に、エミッタ層３５を配置しても熱応力が緩和できる。ここで、エミッタ層３５はバイポーラトランジスタの発熱領域である。バイポーラトランジスタで発生した熱は、第１エミッタ再配線層５４により効果的に放熱されるため、半導体装置１は、特にパワートランジスタ用途のバイポーラトランジスタであっても温度上昇を抑止できる。この結果、半導体装置１は、バイポーラトランジスタの性能の低下を抑制して、高周波特性を向上できる。
【００５９】
また、第１エミッタ再配線層５４とエミッタ層３５との間に第１応力緩和層５１が設けられている。このため第１エミッタ再配線層５４としてＣｕを主体とした材料を用いた場合であっても、Ｃｕが、製造途中の熱処理などにより拡散し、エミッタ層３５、ベース層３４などの半導体領域に達することを抑制できる。これにより、半導体装置１は、Ｃｕ汚染を抑制して、トランジスタ特性の劣化を抑制できる。
【００６０】
図６では、第１応力緩和層５１について説明したが、第２応力緩和層５２（図４参照）及び第３応力緩和層５３でも同様の効果が得られる。すなわち、半導体装置１は、第２応力緩和層５２により、サブコレクタ層３２及びコレクタ層３３に作用する熱応力を抑制することができる。半導体装置１は、第３応力緩和層５３により、表面実装部品１００に作用する熱応力を抑制することができる。
【００６１】
なお、図３から図６に示す半導体装置１の構成は、適宜変更することができる。例えば、図４に示すエミッタ電極３６、ベース電極３７及びコレクタ電極３８を省略してもよい。この場合、半導体装置１は、エミッタ配線４６が直接エミッタ層３５にコンタクトする構成とすることができる。同様に、半導体装置１は、ベース配線４７、コレクタ配線４８が、それぞれベース層３４、サブコレクタ層３２に直接コンタクトする構成とすることができる。
【００６２】
（第１実施形態の第１変形例）
図７は、第１実施形態の第１変形例に係る半導体装置の概略断面構成を示す断面図である。なお、図７は、半導体装置１の半導体素子３が設けられた部分と、表面実装部品１００が設けられた部分とを模式的につなげて示している。なお、以下の説明においては、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
【００６３】
図７に示すように、本変形例の半導体装置１Ａでは、半導体素子３及び表面実装部品１００の下面及び側面を覆って第１樹脂層２１が設けられている。半導体素子３及び表面実装部品１００の上面には、第４樹脂層２４が設けられている。つまり、本変形例では、支持基板８１及び接着層８２、８３（図４、５参照）が設けられていない。このため、半導体装置１Ａはパッケージ高さを抑制することができる。
【００６４】
第４樹脂層２４は、再配線層５と半導体素子３との間に設けられ、且つ、再配線層５と表面実装部品１００との間に設けられる。第４樹脂層２４には、エミッタ配線４６及びコレクタ配線４８とそれぞれ重なる位置にコンタクトホールＨ３Ａ、Ｈ５Ａが設けられている。また、第４樹脂層２４には、表面実装部品１００の端子と重なる位置にコンタクトホールＨ９ａが設けられている。第４樹脂層２４のコンタクトホールＨ３Ａは、第２絶縁層４２のコンタクトホールＨ４と連通する。また、第４樹脂層２４のコンタクトホールＨ５Ａは、第２絶縁層４２のコンタクトホールＨ６と連通する。
【００６５】
第１エミッタ再配線層５４及び第１応力緩和層５１は、コンタクトホールＨ３Ａ、Ｈ４を介してエミッタ配線４６と電気的に接続される。これにより、第１エミッタ再配線層５４は、エミッタ電極３６を介してエミッタ層３５と電気的に接続される。同様に、第１コレクタ再配線層５５及び第２応力緩和層５２は、コンタクトホールＨ５Ａ、Ｈ６を介してコレクタ配線４８と電気的に接続される。第１ＳＭＤ再配線層５８及び第３応力緩和層５３は、コンタクトホールＨ９ａを介して表面実装部品１００と電気的に接続される。
【００６６】
本変形例では、半導体素子３の上面及び表面実装部品１００の上面は、第４樹脂層２４に接している。半導体素子３の上面の高さ方向の位置と、表面実装部品１００の上面の高さ方向の位置は、第４樹脂層２４の下面の位置と一致する。つまり、半導体素子３と再配線層５との間隔と、表面実装部品１００と再配線層５との間隔が同等となる。このため、半導体装置１Ａは、半導体素子３の高さと、表面実装部品１００の高さが異なる場合であっても、再配線層５の各種配線との接続を容易に行うことができる。
【００６７】
（第１実施形態の第２変形例）
図８は、第１実施形態の第２変形例に係る半導体装置の概略断面構成を示す断面図である。図８に示すように、本変形例の半導体装置１Ｂでは、再配線層５Ａは、第１エミッタ再配線層５４と、第１コレクタ再配線層５５と、第２樹脂層２２と、を有する。つまり、半導体装置１Ｂは、図５に示す、第２エミッタ再配線層５６と、第２コレクタ再配線層５７と、第３樹脂層２３とを省略できる。また、半導体装置１Ｂは、図５に示す第２ＳＭＤ再配線層５９も省略できる。
【００６８】
図８に示すように、第１エミッタ再配線層５４は、第２樹脂層２２に設けられたコンタクトホールＨ７を介してバンプ９と接続される。また、第１コレクタ再配線層５５は、第２樹脂層２２に設けられたコンタクトホールＨ８を介してバンプ９と接続される。図示は省略するが、表面実装部品１００（図５参照）も第１ＳＭＤ再配線層５８によりバンプ９と接続される。
【００６９】
本変形例の半導体装置１Ｂは、再配線層５Ａの積層数を少なくすることができる。このため、半導体装置１Ｂはパッケージ高さを抑制することができる。また、半導体装置１Ｂは、半導体素子３とバンプ９との接続工程及び表面実装部品１００とバンプ９との接続工程を簡略化して製造コストを抑制することができる。
【００７０】
（第１実施形態の第３変形例）
図９は、第１実施形態の第３変形例に係る半導体装置の概略断面構成を示す断面図である。図９に示すように、本変形例の半導体装置１Ｃにおいて、半導体素子３Ａの第１絶縁層４１の上に第１樹脂層２１が設けられている。再配線層５Ｂは、第１樹脂層２１の上に設けられている。すなわち、半導体装置１Ｃは、図４に示すエミッタ配線４６、コレクタ配線４８、第２絶縁層４２等を省略できる。
【００７１】
本変形例では、第１エミッタ再配線層５４Ａ及び第１応力緩和層５１は、コンタクトホールＨ２、Ｈ３を介して、エミッタ電極３６に接続される。また、第１コレクタ再配線層５５Ａ及び第２応力緩和層５２は、コンタクトホールＨ１、Ｈ５Ａを介してコレクタ電極３８に接続される。本変形例では、複数のエミッタ電極３６は、第１エミッタ再配線層５４Ａ及び第２エミッタ再配線層５６Ａにより、電気的に接続される。同様に、複数のコレクタ電極３８は、第１コレクタ再配線層５５Ａ及び第２コレクタ再配線層５７Ａにより互いに電気的に接続される。
【００７２】
再配線層５Ｂは、エミッタ電極３６に接続される再配線層と、コレクタ電極３８に接続される再配線層と、ベース電極３７に接続される再配線層（図示しない）とが、必要に応じて、平面視で交差するように配置される。例えば、複数のコレクタ電極３８は、共通の第１コレクタ再配線層５５Ａに接続される。第１コレクタ再配線層５５Ａの平面視での構成は、図３に示すコレクタ配線４８と同様の構成とすることができる。第２コレクタ再配線層５７Ａは、コンタクトホールＨ１を介して第１コレクタ再配線層５５Ａと接続される。バンプ９は、コンタクトホールＨ８を介して第２コレクタ再配線層５７Ａと接続される。
【００７３】
複数の第１エミッタ再配線層５４Ａ及び複数の第１応力緩和層５１は、複数のエミッタ電極３６に対応して、離隔して設けられる。第２エミッタ再配線層５６Ａは、コンタクトホールＨ７を介して複数の第１エミッタ再配線層５４Ａと接続される。これにより、複数のエミッタ電極３６は、共通の第２エミッタ再配線層５６Ａに電気的に接続される。バンプ９は、コンタクトホールＨ７ａを介して第２エミッタ再配線層５６Ａと接続される。第２エミッタ再配線層５６Ａの少なくとも一部は、平面視で第１エミッタ再配線層５４Ａと重なって設けられる。また、第２エミッタ再配線層５６Ａは、平面視で第１コレクタ再配線層５５Ａの一部と交差して設けられる。
【００７４】
本変形例の半導体装置１Ｃは、半導体素子３Ａに設けられたエミッタ配線４６、コレクタ配線４８（図４参照）等による接続構成を、再配線層５Ｂの各再配線層で実現できる。このため、半導体装置１Ｃは、例えばＡｕ等で形成されるエミッタ配線４６、コレクタ配線４８等を省略できるため、半導体素子３Ａの製造コストを抑制できる。なお、図９に示す再配線層５Ｂの構成はあくまで一例であり、適宜変更することができる。
【００７５】
（第１実施形態の第４変形例）
図１０は、第１実施形態の第４変形例に係る半導体装置の概略断面構成を示す断面図である。図１０に示すように、本変形例の半導体装置１Ｄにおいて、第１応力緩和層５１は、コンタクトホールＨ３、Ｈ４の底面Ｈ４ａに設けられている。第１エミッタ再配線層５４は、底面Ｈ４ａに設けられた第１応力緩和層５１を介してエミッタ配線４６と電気的に接続される。また、第１エミッタ再配線層５４のうち、第１応力緩和層５１が設けられていない部分は、第１樹脂層２１の上に設けられる。
【００７６】
同様に、第２応力緩和層５２は、コンタクトホールＨ５、Ｈ６の底面Ｈ６ａに設けられている。第１コレクタ再配線層５５は、底面Ｈ６ａに設けられた第２応力緩和層５２を介してコレクタ配線４８と電気的に接続される。第１コレクタ再配線層５５のうち、第２応力緩和層５２が設けられていない部分は、第１樹脂層２１の上に設けられる。
【００７７】
第１応力緩和層５１は、第１エミッタ再配線層５４とエミッタ電極３６とが接続される領域に設けられるため、エミッタ層３５に作用する熱応力を効果的に抑制できる。本変形例のように、第１応力緩和層５１が第１エミッタ再配線層５４の一部に重なって設けられている場合であっても、半導体装置１Ｄは、エミッタ層３５に作用する熱応力を抑制することができる。
【００７８】
（第２実施形態）
図１１は、第２実施形態に係る半導体装置の概略断面構成を示す断面図である。図１２は、第２実施形態に係るエミッタ電極の厚さと、応力変化率との関係を示すグラフである。図１１に示すように、本実施形態の半導体装置１Ｅにおいて、再配線層５Ｃは第１応力緩和層５１、第２応力緩和層５２（図４参照）を有していない。すなわち、第１エミッタ再配線層５４は、第１樹脂層２１の上に設けられ、コンタクトホールＨ３、Ｈ４を介して、エミッタ配線４６に直接コンタクトする。第１コレクタ再配線層５５も、第１樹脂層２１の上に設けられ、コンタクトホールＨ５、Ｈ６を介して、コレクタ配線４８に直接コンタクトする。
【００７９】
半導体素子３Ｂのエミッタ電極３６Ａは、高融点金属又はその化合物、合金が用いられる。エミッタ電極３６Ａは、上述した第１応力緩和層５１と同様の材料が用いられ、特に、Ｗ又はＭｏ、或いはＷ又はＭｏを含む化合物、合金が好ましい。エミッタ電極３６Ａは、エミッタ層３５の上に設けられる。エミッタ電極３６Ａは、化合物半導体基板３１の表面に対して垂直な方向において、第１エミッタ再配線層５４とエミッタ層３５との間に設けられる。これにより、エミッタ電極３６Ａは、エミッタ層３５に作用する熱応力を抑制できる。本実施形態では、エミッタ電極３６Ａは、エミッタ層３５に接して設けられているため、エミッタ層３５に作用する熱応力を効果的に抑制することができる。
【００８０】
図１２のグラフ２は、エミッタ電極３６Ａの厚さｔ２（図１１参照）と応力変化率の関係を、エミッタ電極３６Ａの材料ごとに示している。エミッタ電極３６Ａの材料として、Ｍｏ、Ｗを用いた。図１２の応力変化率は、シミュレーションにより評価した結果を示す。なお、シミュレーションの条件は、第１応力緩和層５１の厚さｔ２をｔ２＝０としており、その他の条件は第１実施形態と同様である。また、図１２の縦軸はエミッタ電極３６Ａの厚さｔ２がｔ２＝０の場合の熱応力を基準とした相対値で示す。
【００８１】
図１２に示すように、エミッタ電極３６ＡとしてＭｏ、Ｗのいずれを用いた場合であっても、エミッタ電極３６Ａの厚さｔ２が厚くなるにしたがって、エミッタ層３５に作用する熱応力が低下する。エミッタ電極３６Ａの厚さｔ２が１００ｎｍ（０．１μｍ）以上の場合、応力変化率を少なくとも２％以上低減できる。特に、エミッタ電極３６ＡとしてＷを用いた場合に、厚さｔ１が１００ｎｍ以上で、応力変化率を約５％以上低減できる。
【００８２】
エミッタ電極３６ＡとしてＷを用いた場合の応力変化率の傾きは、Ｍｏを用いた場合の応力変化率の傾きよりも大きい。エミッタ電極３６ＡとしてＷを用いた場合に、エミッタ電極３６ＡとしてＭｏを用いた場合よりも応力変化率を低減できる。このため、エミッタ電極３６ＡとしてＷを用いることがより好ましい。なお、図１２では、エミッタ電極３６ＡとしてＭｏ、Ｗの例を示したが、他の材料として、第１実施形態と同様に、Ｍｏ、Ｗの化合物、合金、Ｔｉ、Ｔａ、Ｃｒ又はＴｉ、Ｔａ、Ｃｒの合金、化合物であってもよい。
【００８３】
以上のように、本実施形態においても、エミッタ電極３６Ａとして高融点金属又はその化合物、合金を用いることにより、半導体装置１Ｅは、エミッタ層３５に作用する熱応力を抑制できることが示された。また、エミッタ電極３６Ａに限られず、コレクタ電極３８及びベース電極３７の材料として、エミッタ電極３６Ａと同じ高融点金属又はその化合物、合金を用いてもよい。
【００８４】
また、本実施形態の変形例として、図１１において、エミッタ電極３６Ａが設けられず、直接エミッタ配線４６がエミッタ層３５に接していてもよい。即ち、半導体装置１Ｅは、エミッタ配線４６がエミッタ電極を兼用した構造となり、製造コストを下げることができる。この場合でも、エミッタ配線４６の下層部の金属に上述の高融点金属を用いることで応力緩和層とすれば、第２実施形態と同様の効果が得られる。
【００８５】
（第３実施形態）
図１３は、第３実施形態に係る半導体装置の概略断面構成を示す断面図である。図１４は、第３実施形態に係る第１応力緩和層の厚さと、応力変化率との関係を示すグラフである。本実施形態の半導体装置１Ｆにおいて、第１応力緩和層５１Ａは、半導体素子３Ｃのエミッタ配線４６の下に設けられている。第１応力緩和層５１Ａは、第１絶縁層４１とエミッタ配線４６との間に設けられる。第１応力緩和層５１Ａは、コンタクトホールＨ２の底面及び側面に設けられて、エミッタ電極３６と接する。これにより、エミッタ配線４６は、第１応力緩和層５１Ａを介してエミッタ電極３６と電気的に接続される。
【００８６】
第２応力緩和層５２Ａは、半導体素子３Ｃのコレクタ配線４８及びコレクタ接続配線４８ａの下に設けられている。第２応力緩和層５２Ａは、第１絶縁層４１とコレクタ配線４８との間に設けられる。また、第２応力緩和層５２Ａは、第１絶縁層４１とコレクタ接続配線４８ａとの間に設けられる。第２応力緩和層５２Ａは、コンタクトホールＨ１の底面及び側面に設けられて、コレクタ電極３８と接する。これにより、コレクタ配線４８は、第２応力緩和層５２Ａを介してコレクタ電極３８と電気的に接続される。
【００８７】
本実施形態において、第１応力緩和層５１Ａは、化合物半導体基板３１の表面に対して垂直な方向において、第１エミッタ再配線層５４とエミッタ層３５との間に設けられる。これにより、第１応力緩和層５１Ａは、エミッタ層３５に作用する熱応力を抑制できる。
【００８８】
図１４のグラフ３は、第１応力緩和層５１Ａの厚さｔ３（図１３参照）と応力変化率の関係を、第１応力緩和層５１Ａの材料ごとに示している。第１応力緩和層５１Ａの材料として、Ｍｏ、Ｗを用いた。図１４の応力変化率は、シミュレーションにより評価した結果を示す。なお、シミュレーションの条件は、第１応力緩和層５１Ａの厚さｔ３をｔ３＝０としており、その他の条件は第１実施形態と同様である。また、図１４の縦軸は、第１応力緩和層５１Ａの厚さｔ３がｔ３＝０の場合の熱応力を基準とした相対値で示す。
【００８９】
図１４に示すように、第１応力緩和層５１ＡとしてＭｏ、Ｗのいずれを用いた場合であっても、第１応力緩和層５１Ａの厚さｔ３が厚くなるにしたがって、エミッタ層３５に作用する熱応力が低下する。第１応力緩和層５１Ａの厚さｔ３が１００ｎｍ（０．１μｍ）以上の場合、応力変化率が少なくとも２％以上低減する。厚さｔ３が１００ｎｍでは、第１応力緩和層５１ＡとしてＭｏを用いた場合に、Ｗを用いた場合よりも応力変化率が低減する。
【００９０】
厚さｔ３が約５３０ｎｍよりも小さい範囲では、第１応力緩和層５１ＡとしてＭｏを用いた場合の応力変化率は、Ｗを用いた場合の応力変化率よりも小さい。厚さｔ３が約５３０ｎｍ以上の範囲では、第１応力緩和層５１ＡとしてＷを用いた場合の応力変化率は、Ｍｏを用いた場合の応力変化率よりも小さい。第１応力緩和層５１ＡとしてＷを用いた場合での応力変化率の傾きは、厚さｔ３が３００ｎｍ以上の範囲でも一定となっている。第１応力緩和層５１Ａを薄く形成する場合には、Ｍｏを用いることがより好ましい。第１応力緩和層５１Ａを厚く形成する場合には、Ｗを用いることがより好ましい。なお、図１４では、第１応力緩和層５１ＡとしてＭｏ、Ｗの例を示したが、他の材料として、第１実施形態と同様に、Ｍｏ、Ｗの化合物、合金、Ｔｉ、Ｔａ、Ｃｒ又はＴｉ、Ｔａ、Ｃｒの合金、化合物であってもよい。
【００９１】
以上のように、本実施形態においても、第１応力緩和層５１Ａとして高融点金属又はその化合物、合金を用いることにより、半導体装置１Ｆは、エミッタ層３５に作用する熱応力を抑制できることが示された。また、第２応力緩和層５２Ａの材料として、第１応力緩和層５１Ａと同じ高融点金属又はその化合物、合金を用いてもよい。第１応力緩和層５１Ａ及び第２応力緩和層５２Ａは、エミッタ配線４６及びコレクタ配線４８の形成工程と同じ工程に形成できる。このため、半導体装置１Ｆは、半導体素子３の製造コストを抑制できる。
【００９２】
（第３実施形態の変形例）
図１５は、第３実施形態の変形例に係る半導体装置の概略断面構成を示す断面図である。本実施形態の半導体装置１Ｇにおいて、第１応力緩和層５１Ｂは、半導体素子３Ｄのエミッタ配線４６の上に設けられている。第１応力緩和層５１Ｂは、エミッタ配線４６と第２絶縁層４２との間に設けられる。第１応力緩和層５１Ｂは、コンタクトホールＨ３、Ｈ４の底面に露出して第１エミッタ再配線層５４と接続される。
【００９３】
第２応力緩和層５２Ｂは、半導体素子３Ｃのコレクタ配線４８及びコレクタ接続配線４８ａの上に設けられている。第２応力緩和層５２Ｂは、第２絶縁層４２とコレクタ配線４８との間に設けられる。また、第２応力緩和層５２Ｂは、第２絶縁層４２とコレクタ接続配線４８ａとの間に設けられる。第２応力緩和層５２Ｂは、コンタクトホールＨ５、Ｈ６の底面に露出して、第１コレクタ再配線層５５と接続される。
【００９４】
本実施形態において、第１応力緩和層５１Ｂは、化合物半導体基板３１の表面に対して垂直な方向において、第１エミッタ再配線層５４とエミッタ層３５との間に設けられる。第１応力緩和層５１Ｂの材料は、上述した高融点材料等を用いることができる。これにより、図１３、図１４と同様に、第１応力緩和層５１Ｂは、エミッタ層３５に作用する熱応力を抑制できる。
【００９５】
（第４実施形態）
図１６は、第４実施形態に係る半導体素子の概略断面構成を示す断面図である。図１７は、第４実施形態に係る半導体装置の概略断面構成を示す断面図である。図１６に示すように、半導体素子３Ｅは、第１実施形態と同様に、化合物半導体基板３１と、半導体層６とを有する。半導体層６は、サブコレクタ層３２、コレクタ層３３、ベース層３４、エミッタ層３５等を含む。第２絶縁層４２の上に再配線層５Ｄが設けられている。
【００９６】
再配線層５Ｄは、第１エミッタ再配線層５４Ｂ、第１コレクタ再配線層５５Ｂ、第１応力緩和層５１Ｃ、第２応力緩和層５２Ｃ、第５樹脂層２５及び第６樹脂層２６を有する。第５樹脂層２５及び第６樹脂層２６は、第２絶縁層４２の上にこの順で積層される。第５樹脂層２５の上に第１応力緩和層５１Ｃ及び第１エミッタ再配線層５４Ｂが設けられている。
【００９７】
第１応力緩和層５１Ｃは、第１エミッタ再配線層５４Ｂに接して、第１エミッタ再配線層５４Ｂの下に設けられている。第１応力緩和層５１Ｃは、第２絶縁層４２のコンタクトホールＨ２及び第５樹脂層２５のコンタクトホールＨ１４の底面及び側面に設けられる。これにより、第１応力緩和層５１Ｃ及び第１エミッタ再配線層５４Ｂは、エミッタ配線４６と電気的に接続される。この結果、複数のエミッタ電極３６は、共通の第１エミッタ再配線層５４Ｂと電気的に接続される。
【００９８】
第２応力緩和層５２Ｃ及び第１コレクタ再配線層５５Ｂも第５樹脂層２５の上に設けられる。第２応力緩和層５２Ｃは、第１コレクタ再配線層５５Ｂに接して、第１コレクタ再配線層５５Ｂの下に設けられている。第２応力緩和層５２Ｃは、第２絶縁層４２のコンタクトホールＨ６及び第５樹脂層２５のコンタクトホールＨ１５の底面及び側面に設けられる。これにより、第２応力緩和層５２Ｃ及び第１コレクタ再配線層５５Ｂは、コレクタ配線４８と電気的に接続される。この結果、複数のコレクタ電極３８は、共通の第１コレクタ再配線層５５Ｂと電気的に接続される。
【００９９】
第６樹脂層２６は、第１エミッタ再配線層５４Ｂ及び第１コレクタ再配線層５５Ｂを覆って第５樹脂層２５の上に設けられる。第１エミッタ再配線層５４Ｂは、コンタクトホールＨ１６を介してバンプ３９と接続される。第１コレクタ再配線層５５Ｂは、コンタクトホールＨ１７を介してバンプ３９と接続される。バンプ３９は、半導体素子３Ｅの実装用端子である。
【０１００】
半導体素子３Ｅ及び再配線層５Ｄは、１つの化合物半導体基板３１（ウエハ）に多数形成される。半導体素子３Ｅ及び再配線層５Ｄは、ダイシングなどにより個片化されて半導体チップとして支持基板８１Ａ（図１７参照）に搭載される。
【０１０１】
図１７に示すように、半導体装置１Ｈは、支持基板８１Ａと、半導体素子３Ｅと、表面実装部品１００とを有する。支持基板８１Ａは、例えば多層の配線層が形成された樹脂基板を用いることができる。個片化された半導体素子３Ｅは、再配線層５Ｄ及びバンプ３９を介して支持基板８１Ａに実装される。本実施形態では、支持基板８１Ａから再配線層５Ｄ、半導体層６、化合物半導体基板３１の順に配置されるように実装される。また、表面実装部品１００は、バンプ１０９を介して支持基板８１Ａに実装される。半導体素子３Ｅ及び表面実装部品１００を覆って樹脂層２が設けられる。
【０１０２】
半導体素子３Ｅには、同じウエハ上に形成された再配線層５Ｄとバンプ３９とが設けられる。このため、半導体装置１Ｈは、従来のフリップチップ実装等により容易に半導体素子３Ｅの実装を行うことができる。
【０１０３】
なお、上記した実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。
【０１０４】
半導体装置１、１Ａ、…、１Ｈは、下記の態様をとることができる。
【０１０５】
（１）本発明の一側面の半導体装置は、化合物半導体基板に設けられたコレクタ層、ベース層及びエミッタ層を含むバイポーラトランジスタと、前記コレクタ層、前記ベース層及び前記エミッタ層にそれぞれ接するコレクタ電極、ベース電極及びエミッタ電極と、を有する半導体素子と、
前記半導体素子の一方の面に設けられた保護層（第１樹脂層２１）と、
前記保護層に設けられたコンタクトホールを介して前記エミッタ電極と電気的に接続されるエミッタ再配線層と、
前記化合物半導体基板の表面に対して垂直な方向において、前記エミッタ再配線層と前記エミッタ層との間に設けられた応力緩和層と、
を有する。
【０１０６】
これによれば、応力緩和層が設けられていることにより、エミッタ再配線層の熱膨張係数と、エミッタ層の熱膨張係数との差異に起因する熱応力を抑制することができる。したがって、熱応力によりエミッタ層にダメージが発生することを抑制でき、バイポーラトランジスタの電流増幅率が、短時間で低下してしまうのを防止することができる。これにより、バイポーラトランジスタを備えた半導体装置は、信頼性が向上する。
【０１０７】
（２）前記半導体素子は、
複数の前記エミッタ層と、
複数の前記エミッタ層のそれぞれに設けられた複数の前記エミッタ電極と、を有し、
複数の前記エミッタ層は、共通の前記エミッタ再配線層と電気的に接続される、
上記（１）に記載の半導体装置。
【０１０８】
これによれば、半導体素子の一方の面に設けられたエミッタ再配線層が設けられているため、半導体素子の内部で複数のエミッタ層を接続する配線を設ける必要がない。半導体素子は、Ａｕ等で形成されるエミッタ配線を２層以上設ける必要がない。このため、半導体素子の製造コストを低減できる。
【０１０９】
（３）前記エミッタ層の少なくとも一部は、平面視で前記エミッタ再配線層と重なって設けられる、
上記（１）又は上記（２）に記載の半導体装置。
【０１１０】
これによれば、バイポーラトランジスタで発生した熱がエミッタ再配線層により効果的に放熱されるため、半導体装置は、特にパワートランジスタ用途のバイポーラトランジスタであっても温度上昇を抑止できる。この結果、半導体装置は、バイポーラトランジスタの性能の低下を抑制して、高周波特性を向上できる。
【０１１１】
（４）前記応力緩和層は、タングステン、若しくはモリブデン、若しくはタンタル、若しくはチタン、若しくはクロムの金属のいずれか１つ以上を含む、又は前記金属のいずれか１つ以上を含む化合物、又は前記金属のいずれか１つ以上を含む合金、のいずれかを有する、
上記（１）から上記（３）のいずれか１つに記載の半導体装置。
【０１１２】
これによれば、応力緩和層として上記の高融点材料を用いることにより、半導体装置は、エミッタ層に作用する熱応力を効果的に抑制することができる。
【０１１３】
（５）前記応力緩和層は、厚さが１００ｎｍ以上である、
上記（１）から上記（４）のいずれか１つに記載の半導体装置。
【０１１４】
これによれば、応力緩和層の厚さを１００ｎｍ以上とすることにより、半導体装置は、エミッタ層に作用する熱応力を効果的に抑制することができる。
【０１１５】
（６）前記半導体素子は、複数の前記エミッタ電極ごとに離隔して設けられた複数のエミッタ配線を有し、
複数の前記エミッタ層は、それぞれ前記エミッタ配線を介して前記エミッタ再配線層と電気的に接続される、
上記（２）に記載の半導体装置。
【０１１６】
これによれば、半導体素子に含まれるエミッタ配線は、複数の前記エミッタ電極ごとに設けられている。このため、半導体素子の内部に設けられるエミッタ配線、コレクタ配線、ベース配線を複数層設ける必要がない。このため、半導体装置は、半導体素子の製造コストを低減できる。
【０１１７】
（７）前記応力緩和層は、前記化合物半導体基板の表面に対して垂直な方向において、前記エミッタ再配線層と前記保護層との間に設けられる、
上記（１）から上記（５）のいずれか１つに記載の半導体装置。
【０１１８】
これによれば、応力緩和層が設けられていることにより、エミッタ層に作用する熱応力を抑制することができる。また、応力緩和層は、エミッタ層から離れた位置に設けられており、再配線層に用いられるＣｕがエミッタ層に拡散することを抑制できる。
【０１１９】
（８）前記応力緩和層は、少なくとも前記コンタクトホールの底面と重なる領域に設けられている、
上記（７）に記載の半導体装置。
【０１２０】
これによれば、応力緩和層は、再配線層とエミッタ電極とが接続される領域に設けられるため、エミッタ層に作用する熱応力を抑制できる。
【０１２１】
（９）前記応力緩和層は、前記コンタクトホールの底面において、前記エミッタ電極と直接、接している、
上記（７）又は上記（８）に記載の半導体装置。
【０１２２】
これによれば、半導体素子の内部に、エミッタ電極等と接続される配線が設けられていないため、半導体装置は、半導体素子の製造コストを低減できる。
【０１２３】
（１０）前記応力緩和層は、前記エミッタ電極である、
上記（１）から上記（５）のいずれか１つに記載の半導体装置。
【０１２４】
これによれば、エミッタ電極は、エミッタ層に接して設けられているため、エミッタ層に作用する熱応力を効果的に抑制することができる。
【０１２５】
（１１）前記半導体素子は、
前記コレクタ電極、前記ベース電極及び前記エミッタ電極を覆う第１絶縁層と、
前記第１絶縁層の上に設けられ、前記エミッタ電極に接して設けられたエミッタ配線と、を有し、
前記応力緩和層は、前記エミッタ配線に設けられる、
上記（１）から上記（５）のいずれか１つに記載の半導体装置。
【０１２６】
これによれば、応力緩和層は、エミッタ配線の形成工程と同じ工程に形成できるため、半導体装置は、半導体素子の製造コストを抑制できる。
【０１２７】
（１２）支持基板と、
前記エミッタ再配線層に接続されたバンプを有し、
前記半導体素子は、バンプを介して前記支持基板に接続される、
上記（１）から上記（１１）のいずれか１つに記載の半導体装置。
【０１２８】
これによれば、半導体素子は、従来の実装方法を用いて容易に支持基板に実装できる。
【符号の説明】
【０１２９】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇ、１Ｈ  半導体装置
２  樹脂層
３、３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅ  半導体素子
５、５Ａ、５Ｂ、５Ｃ、５Ｄ  再配線層
６  半導体層
９、３９、１０９  バンプ
２１  第１樹脂層
２２  第２樹脂層
２３  第３樹脂層
３１  化合物半導体基板
３２  サブコレクタ層
３３  コレクタ層
３４  ベース層
３５  エミッタ層
３６、３６Ａ  エミッタ電極
３７  ベース電極
３８  コレクタ電極
４１  第１絶縁層
４２  第２絶縁層
４６  エミッタ配線
４７  ベース配線
４８  コレクタ配線
５１、５１Ａ、５１Ｂ、５１Ｃ  第１応力緩和層
５２、５２Ａ、５２Ｂ、５２Ｃ  第２応力緩和層
５３  第３応力緩和層
５４、５４Ａ、５４Ｂ  第１エミッタ再配線層
５５、５５Ａ、５５Ｂ  第１コレクタ再配線層
５６、５６Ａ  第２エミッタ再配線層
５７、５７Ａ  第２コレクタ再配線層
５８  第１ＳＭＤ再配線層
５９  第２ＳＭＤ再配線層
８１、８１Ａ  支持基板
１００  表面実装部品
【図１】
2019149485.tif 000003
【図２】
2019149485.tif 000004
【図３】
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【図４】
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【図５】
2019149485.tif 000007
【図６】
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【図７】
2019149485.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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