(57)【要約】【課題】構成が簡単であり、かつ高精度な構成を備えなくとも、テストモード設定が可能であり、端子の増加を抑制する。【解決手段】ＬＳＩに対しテストを行うために、複数種Ｎのテストモードに対応してＮ本のテストモード信号をＬＳＩに与えるテストモード設定回路において、アナログ信号をディジタル信号に変換するＡ／Ｄ変換装置１０を備え、前記Ａ／Ｄ変換装置１０にアナログテストモード信号を入力し、出力されたディジタル信号に基づきＮ本のテストモード信号を作成してＬＳＩに与える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＬＳＩに対しテストを行うために、複数種Ｎのテストモードに対応してＮ本のテストモード信号をＬＳＩに与えるテストモード設定回路において、
アナログ信号をディジタル信号に変換するＡ／Ｄ変換装置を備え、
前記Ａ／Ｄ変換装置にアナログテストモード信号を入力し、出力されたディジタル信号に基づきＮ本のテストモード信号を作成してＬＳＩに与えることを特徴とするテストモード設定回路。
【請求項２】
前記Ａ／Ｄ変換装置には、
アナログ信号をディジタル信号に変換してシリアル出力するシリアルＡ／Ｄ変換回路と、
前記シリアルＡ／Ｄ変換回路の出力を入力し、パラレル信号として出力するシフトレジスタと、
が備えられ、
前記Ａ／Ｄ変換装置以外に、前記シフトレジスタの出力信号からＮ本のテストモード信号を作成するデコーダ
が備えられていることを特徴とする請求項１に記載のテストモード設定回路。
【請求項３】
前記Ａ／Ｄ変換装置には、
アナログ信号をパラレルなディジタル信号に変換して出力するパラレルＡ／Ｄ変換回路と、
前記パラレルＡ／Ｄ変換回路の出力信号からＮ本のテストモード信号を作成するデコーダと
が備えられていることを特徴とする請求項１に記載のテストモード設定回路。
【請求項４】
前記デコーダの前段の回路の全出力ビット中の上位所定ビットを、前記デコーダに入力することを特徴とする請求項２または３に記載のテストモード設定回路。
【請求項５】
前記デコーダの前段の回路の全出力ビットを前記デコーダに入力し、これに対応して得られる所定出力信号をまとめてＮの論理演算回路に入力し、前記論理演算回路の出力をＮ本のテストモード信号とすることを特徴とする請求項２または３に記載のテストモード設定回路。
【請求項６】
前記シリアルＡ／Ｄ変換回路は、複数のアナログ信号を入力する入力端子を有し、
シフトレジスタは、前記入力端子の数に対応した数が設けられていることを特徴とする請求項２に記載のテストモード設定回路。
【請求項７】
前記デコーダの前段の回路の全出力ビット中の上位所定ビットを、前記デコーダに入力することを特徴とする請求項６に記載のテストモード設定回路。
【請求項８】
ＬＳＩの入力バッファを前記Ａ／Ｄ変換装置として用いたことを特徴とする請求項１乃至７のいずれか１項に記載のテストモード設定回路。
【請求項９】
ＬＳＩの入力バッファと、
前記入力バッファの出力側に設けられたＡＤ変換回路と、
前記ＡＤ変換回路の出力に基づきディジタル値作成する論理回路と
を具備した構成を、前記Ａ／Ｄ変換装置として用い、
前記ＡＤ変換回路の出力と、前記論理回路の出力によりＮ本のテストモード信号を作成することを特徴とする請求項１乃至７のいずれか１項に記載のテストモード設定回路。
【請求項１０】
前記ＬＳＩの動作電源電圧と前記Ａ／Ｄ変換装置を含むテストモード設定回路の動作電源電圧とを異ならせて、テストモードを実行する際にのみ前記テストモード設定回路に所定動作電源電圧を与えることを特徴とする請求項１乃至９のいずれか１項に記載のテストモード設定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＬＳＩに対してテストを行うためのテストモード設定回路に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩが大規模化するに従って回路構成が複雑化し、必要とするＩＰ（Intellectual property core）が増加傾向となっている。このようなＬＳＩのテストには、数多くのテストモードが必要となり、テストモードが多くなると多くのテスト端子が必要となり、ＬＳＩの大型化を招来するため大きな問題となっている。
【０００３】
従来のテストモード設定回路は、１６種のテストモードを実行するためには、例えば、図１に示すように、デコーダ１００から図２の真理値表に示すように、１６本の出力信号を得るためには、４ビットの入力が必要であり、これに伴って入力信号のテスト端子ＴＥＳＴ０〜ＴＥＳＴ３が必要となる。また、デコーダ１００を稼働状態とするために、イネーブル信号の端子ＴＥＳＴＥＮが必要である。従って、合計で５個の端子が必要となり、ＬＳＩの大型化を招来する可能性がある。
【０００４】
上記に対し、特許文献１には、Ａ／Ｄコンバータを用いたテストモード制御を行うモード設定回路が開示されている。このモード設定回路では、電源検知回路１０５によりユーザ保証電位を超える電圧を検知するようにし、マイコンの電源電圧を上昇させて、電源検知回路１０５が上記ユーザ保証電位を超える電圧を検知してテストモードに移行するようにしている。これによって、ユーザに特に規定を設けることなくモード専用ピンの削減を行っている。
【０００５】
また、特許文献２には、アナログ入力信号によりテストモードの設定を行うことが開示されている。この特許文献２の発明は、テストモードの設定用のアナログ信号に誤差があっても正しく所望のテストモードを設定できるようにするものである。具体的には、テストモードの設定用のアナログ信号の立上がり時間の違いに応じて複数のテストモードを設定するものである。
【０００６】
更に、特許文献３には、Ａ／Ｄコンバータを備えたＬＳＩにおいて、このＡ／Ｄコンバータの出力を用いてテストを行うテスト回路が開示されている。即ち、テストモードの際には、テストデコード回路７から所定のディジタル信号が出力されるようにし、Ａ／Ｄコンバータの出力をＲＯＭやＲＡＭに与えてディジタル信号処理を行わせ、この結果を出力端子４から出力するものである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１５５６５９号公報
【特許文献２】特開２０１３−１４９０２６号公報
【特許文献３】特開２００２−５９９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記の特許文献１のテストモード設定回路では、電源検知回路１０５が上記ユーザ保証電位を超える電圧を検知してテストモードに移行している間（時間）の入力信号を有効とするため、テストモードに移行している間（時間）の制御を正確に適切に行う必要があり、比較的詳細な制御が必要であるという問題がある。
【０００９】
また、特許文献２のテストモード設定回路では、アナログ信号に誤差があっても正しく所望のテストモードを設定できるように、Ａ／Ｄコンバータの出力をＣＰＵへ与え、ＣＰＵが必要な補正を行っており、処理と構成が複雑であるという問題がある。
【００１０】
更に、特許文献３のテスト回路は、Ａ／Ｄコンバータの出力の上位３ビットをモード切り換えに用いているが、自らもテスト対象の回路であり、高精度なものである必要がある。
【００１１】
本発明は、上記のような従来のテストモード設定回路の現状に鑑みてなされたもので、その目的は、構成が簡単であり、かつ高精度な構成を備えなくとも、テストモード設定が可能であり、端子の増加を抑制することが可能なテストモード設定回路を提供することである。
【課題を解決するための手段】
【００１２】
本発明に係るテストモード設定回路は、ＬＳＩに対しテストを行うために、複数種Ｎのテストモードに対応してＮ本のテストモード信号をＬＳＩに与えるテストモード設定回路において、アナログ信号をディジタル信号に変換するＡ／Ｄ変換装置を備え、前記Ａ／Ｄ変換装置にアナログテストモード信号を入力し、出力されたディジタル信号に基づきＮ本のテストモード信号を作成してＬＳＩに与えることを特徴とする。
【００１３】
本発明に係るテストモード設定回路では、前記Ａ／Ｄ変換装置には、アナログ信号をディジタル信号に変換してシリアル出力するシリアルＡ／Ｄ変換回路と、前記シリアルＡ／Ｄ変換回路の出力を入力し、パラレル信号として出力するシフトレジスタとが備えられ、前記Ａ／Ｄ変換装置以外に、前記シフトレジスタの出力信号からＮ本のテストモード信号を作成するデコーダとが備えられていることを特徴とする。
【００１４】
本発明に係るテストモード設定回路では、前記Ａ／Ｄ変換装置には、アナログ信号をパラレルなディジタル信号に変換して出力するパラレルＡ／Ｄ変換回路と、前記パラレルＡ／Ｄ変換回路の出力信号からＮ本のテストモード信号を作成するデコーダとが備えられていることを特徴とする。
【００１５】
本発明に係るテストモード設定回路では、前記デコーダの前段の回路の全出力ビット中の上位所定ビットを、前記デコーダに入力することを特徴とする。
【００１６】
本発明に係るテストモード設定回路では、前記デコーダの前段の回路の全出力ビットを前記デコーダに入力し、これに対応して得られる所定出力信号をまとめてＮの論理演算回路に入力し、前記論理演算回路の出力をＮ本のテストモード信号とすることを特徴とする。
【００１７】
本発明に係るテストモード設定回路では、前記シリアルＡ／Ｄ変換回路は、複数のアナログ信号を入力する入力端子を有し、シフトレジスタは、前記入力端子の数に対応した数が設けられていることを特徴とする。
【００１８】
本発明に係るテストモード設定回路では、ＬＳＩの入力バッファを前記Ａ／Ｄ変換装置として用いたことを特徴とする。
【００１９】
本発明に係るテストモード設定回路では、前記Ａ／Ｄ変換装置には、入力を保持するバッファと、前記バッファの出力を変更したディジタル値とする論理回路とを具備し、前記バッファの出力と、前記論理回路の出力によりＮ（Ｎ＝２）本のテストモード信号を作成することを特徴とする。
【００２０】
本発明に係るテストモード設定回路では、ＬＳＩの入力バッファと、前記入力バッファの出力側に設けられたＡＤ変換回路と、前記ＡＤ変換回路の出力に基づきディジタル値作成する論理回路とを具備した構成を、前記Ａ／Ｄ変換装置として用い、前記ＡＤ変換回路の出力と、前記論理回路の出力によりＮ本のテストモード信号を作成することを特徴とする。
【００２１】
本発明に係るテストモード設定回路では前記ＬＳＩの動作電源電圧と前記Ａ／Ｄ変換装置を含むテストモード設定回路の動作電源電圧とを異ならせて、テストモードを実行する際にのみ前記テストモード設定回路に所定動作電源電圧を与えることを特徴とする。
【発明の効果】
【００２２】
本発明に係るテストモード設定回路は、アナログ信号をディジタル信号に変換するＡ／Ｄ変換装置を備え、前記Ａ／Ｄ変換装置にアナログテストモード信号を入力し、出力されたディジタル信号に基づきＮ本のテストモード信号を作成してＬＳＩに与えるので、構成が簡単であり、Ａ／Ｄ変換装置をテストモード設定専用とすることができるため、高精度な構成を備えなくとも、テストモード設定が可能であり、端子の増加を抑制することが可能である。
【図面の簡単な説明】
【００２３】
【図１】従来のテストモード設定回路の構成を示すブロック図。
【図２】図１のテストモード設定回路に用いられているデコーダの真理値表を示す図。
【図３】第１の実施形態に係るテストモード設定回路の構成を示すブロック図。
【図４】第２の実施形態に係るテストモード設定回路の構成を示すブロック図。
【図５】第３の実施形態に係るテストモード設定回路の構成を示すブロック図。
【図６】第４の実施形態に係るテストモード設定回路の構成を示すブロック図。
【図７】第５の実施形態に係るテストモード設定回路の構成を示すブロック図。
【図８】入力バッファの構成を示すブロック図。
【図９】第６の実施形態に係るテストモード設定回路の構成を示すブロック図。
【図１０】誤動作防止の構成を備えるＬＳＩの構成を示す図。
【発明を実施するための形態】
【００２４】
以下、添付図面を参照して本発明に係るテストモード設定回路の実施形態を説明する。図３には、本発明に係るテストモード設定回路の第１の実施形態の構成が示されている。このテストモード設定回路では、Ａ／Ｄ変換装置１０が、シリアルＡ／Ｄ変換回路１１、シフトレジスタ１２、コントローラ１３を備えている。Ａ／Ｄ変換装置１０は、アナログ信号をディジタル信号に変換するものであり、テストモード設定回路には上記Ａ／Ｄ変換装置１０以外に、デコーダ１８が備えられている。
【００２５】
シリアルＡ／Ｄ変換回路１１は、ＴＥＳＴ０端子から入力されるアナログ信号をディジタル信号に変換してシリアル出力するものである。シフトレジスタ１２は、シリアルＡ／Ｄ変換回路１１から出力信号を受けて、パラレル信号として出力するものである。本実施形態において、シフトレジスタ１２は、４ビット（Ｑ［３：０］）のパラレル信号を出力する。
【００２６】
コントローラ１３は、ＴＥＳＴＥＮ端子からのイネーブル信号と、システムのクロックＣＬＫを受けて、シリアルＡ／Ｄ変換回路１１、シフトレジスタ１２へ制御信号を与える。具体的には、ＣＳＢ信号とＳＤＩＮ信号によりシリアルＡ／Ｄ変換回路１１を稼働状態とし、ＣＳＢ信号によりシフトレジスタ１２を稼働状態とする。出力クロックＣＬＫ０をシリアルＡ／Ｄ変換回路１１とシフトレジスタ１２のクロックとして与えて動作を行わせる。
【００２７】
以上のコントローラ１３の制御によって４個のクロックが出力されると、シフトレジスタ１２には、シリアルＡ／Ｄ変換回路１１による４ビットの出力データが蓄積される。コントローラ１３は、デコーダ１８へイネーブル信号ＥＮ０を出力して、シフトレジスタ１２から出力される４ビットのパラレル信号をデコードさせて最大で１６本のテストモード信号を出力させる。この最大で１６本のテストモード信号をＬＳＩ中のテスト対象回路に与えることができる。この構成によれば、シリアルＡ／Ｄ変換回路１１は１クロック毎に１または０を出力すればよいので、高精度な分解能のものでなくともよい。
【００２８】
上記の第１の実施形態では、シリアルＡ／Ｄ変換回路１１、シフトレジスタ１２を用いたが、シリアルＡ／Ｄ変換回路１１をパラレルＡ／Ｄ変換回路とし、シフトレジスタ１２をパラレルデータを保持するレジスタに代えた構成としてもよい。この場合でも、パラレルＡ／Ｄ変換回路は、ＬＳＩのシステムのものを転用するものではないので、高精度なものとしなくともよい。
【００２９】
図４に、第２の実施形態に係るテストモード設定回路の構成を示す。本実施形態では、シリアルＡ／Ｄ変換回路１１の出力信号を受けるシフトレジスタ１２Ａを、６ビット（Ｑ［５：０］）として出力するものである。シフトレジスタ１２Ａの出力中の上位４ビットをデコーダ１８が取り込んで、デコードして最大で１６本のテストモード信号を出力する。本実施形態では、６ビットの出力中の上位４ビットを用いるので、Ａ／Ｄ変換回路の分解能の低い側（上位ビット側）に依拠した構成することができ、高精度な分解能のものでなくともよい。この実施形態においても、シリアルＡ／Ｄ変換回路１１をパラレルＡ／Ｄ変換回路とし、シフトレジスタ１２Ａをパラレルデータを保持するレジスタに代えた構成としてもよい。
【００３０】
図５に、第３の実施形態に係るテストモード設定回路の構成を示す。この実施形態では、図４に示したシリアルＡ／Ｄ変換回路１１、シフトレジスタ１２Ａを用い、シフトレジスタ１２Ａの６ビット（Ｔ［５：０］）をデコーダ１８Ａにより受け取る構成を備えている。デコーダ１８Ａは、６ビット入力を４８本の出力信号にデコードする。４８本の出力信号の隣接する３本づつをＯＲゲート１７−０〜１７−１５に与える。ＯＲゲート１７−０〜１７−１５から１本づつの合計１６本の出力信号を得て、これをＬＳＩ中のテスト対象回路に与えることができる。本実施形態では、デコーダ１８Ａの出力において分解能を低くしている。この実施形態においても、シリアルＡ／Ｄ変換回路１１をパラレルＡ／Ｄ変換回路とし、シフトレジスタ１２Ａをパラレルデータを保持するレジスタに代えた構成としてもよい。
【００３１】
図６に、第４の実施形態に係るテストモード設定回路の構成を示す。この実施形態では、２つのアナログ信号入力端子を有するシリアルＡ／Ｄ変換回路１１Ａを用いている。２つのアナログ信号入力端子には、ＴＥＳＴ０端子とＴＥＳＴ１端子とからアナログ信号が与えられる。シリアルＡ／Ｄ変換回路１１Ａの出力を２つのシフトレジスタ１２Ｂ−１、１２Ｂ−２へ与える。
【００３２】
コントローラ１３Ａは、２つのイネーブル端子ＥＮ１Ｏ、ＥＮ２Ｏを備えており、イネーブル端子ＥＮ１Ｏからイネーブル信号をシフトレジスタ１２Ｂ−１へ与え、イネーブル端子ＥＮ２Ｏからイネーブル信号をシフトレジスタ１２Ｂ−２へ与える。イネーブル端子ＥＮ１Ｏからのイネーブル信号がアクティブのときに、ＴＥＳＴ０端子へアナログ信号を与える。また、イネーブル端子ＥＮ２Ｏからのイネーブル信号がアクティブのときに、ＴＥＳＴ１端子へアナログ信号を与える。コントローラ１３Ａは、出力クロックＣＬＫ０をとシフトレジスタ１２Ｂ−１、１２Ｂ−２のクロックとして与えて動作を行わせる。
【００３３】
イネーブル端子ＥＮ１Ｏからのイネーブル信号がアクティブのときに動作するシフトレジスタ１２Ｂ−１も、イネーブル端子ＥＮ２Ｏからのイネーブル信号がアクティブのときに動作するシフトレジスタ１２Ｂ−２も、３ビット（Ｑ［２：０］）のパラレル信号を出力する。
【００３４】
デコーダ１８Ｂは２入力であり、下位２ビット（Ｄ［１：０］）の入力をシフトレジスタ１２Ｂ−１からの上位２ビットにより取り込み、上位２ビット（Ｄ［３：２］）の入力をシフトレジスタ１２Ｂ−２からの上位２ビットにより取り込む。デコーダ１８Ｂは全体で４ビット入力であり、最大で１６本のテストモード信号を出力させることができる。
【００３５】
以上の構成によりシリアルＡ／Ｄ変換回路１１Ａは３ビットという低分解能であり、しかもデコーダ１８Ｂによって上位２ビットを取り込むので、更に分解能を低くすることが可能である。本実施形態のシリアルＡ／Ｄ変換回路１１ＡをパラレルＡ／Ｄ変換回路に代え、シフトレジスタ１２Ｂ−１、１２Ｂ−２を２つのパラレル入力レジスタに代えてもよい。
【００３６】
図７に、第５の実施形態に係るテストモード設定回路の構成を示す。この実施形態では、基本的に第２の実施形態の構成を採用する。但し、デコーダ１８Ａでは、シフトレジスタ１２Ａの６ビットの出力（Ｑ［５：０］）中の上位１ビットと下位１ビットを捨てて、６ビット中における中央の４ビットを入力（Ｄ［３：０］）としている。
【００３７】
この構成において、コントローラ１３からデコーダ１８へイネーブル信号ＥＮ０を出力してデコーダ１８を動作させるだけでは、フェイルセーフという理由で不十分となるため、ＮＡＮＤゲート２１とＯＲゲート２２を用いている。ＮＡＮＤゲート２１には、シフトレジスタ１２Ａからデコーダ１８Ａが入力している４ビットの信号を入力し、ＯＲゲート２２に、このＮＡＮＤゲート２１の出力信号とコントローラ１３からのイネーブル信号ＥＮ０を入力させ、ＯＲゲート２２の出力をデコーダ１８のイネーブル端子ＥＮへ与える。この構成によって、誤動作という事態を防ぐことができる。
【００３８】
本実施形態では、シフトレジスタ１２Ａの６ビットの出力（Ｑ［５：０］）中の上位１ビットと下位１ビットを捨てて、６ビット中における中央の４ビットを採用するため、分解能を低くすることができる。この実施形態においても、シリアルＡ／Ｄ変換回路１１をパラレルＡ／Ｄ変換回路とし、シフトレジスタ１２Ａをパラレルデータを保持するレジスタに代えた構成としてもよい。
【００３９】
図８に、入力バッファの構成を示す。この入力バッファでは、入力を保持するバッファ３１と、上記バッファの出力を変更したディジタル値とする論理回路であるＮＡＮＤゲート３２とによりＡ／Ｄ変換装置が作成されている。入力バッファ３１の役割は、ＬＳＩに直接信号を取り込むとＬＳＩ内部のトランジスタがサージ電圧やノイズ等によるゲート破壊を防ぐことであり、入力バッファ３１は保護回路を含んだ正転バッファを意味するものである。
【００４０】
上記バッファ３１には、入力端子Ａから入力信号が入力される。ＮＡＮＤゲート３２の一方の入力には、バッファ３１の出力が与えられ、ＮＡＮＤゲート３２の他方の入力には、信号ＰＩが入力される。この入力バッファは、「０」または「1」の２ステート出力である。従って、各実施形態のＡ／Ｄ装置１０として２ビットの出力のものを採用する場合には、この入力バッファをそのままＡ／Ｄ装置１０に代えて構成することができる。即ち、この実施形態では、ＬＳＩの入力バッファをＡ／Ｄ変換装置として用いたことを特徴とするものである。
【００４１】
上記の入力バッファにＡＤＣ（Ａ／Ｄ変換回路）３３を組み込んで３ビットのＡ／Ｄ変換回路とする。図９に、第５の実施形態に係るテストモード設定回路の要部構成を示す。この実施形態では、２ビット出力のＡＤＣ３３をバッファ３１の出力側に接続する。つまり、多値化(本実施形態では４値)のため、図８の入力バッファにＡＤＣを内蔵したものである。ＡＤＣ３３に対しテストモード設定回路とするイネーブル信号ＥＮを与える。バッファ３１に入力端子Ａからアナログ信号が入力される。
【００４２】
ＡＤＣ３３のクロックは、イネーブル信号ＥＮに基づき内部で発生させるか、図示しないが外部からＡＤＣ３３へ与える。ＮＡＮＤゲート３４は、３入力とし、ＡＤＣ３３の２出力と、入力バッファとして用いる場合の信号ＰＩが入力される。ＡＤＣ３３の出力信号Ｚ０、Ｚ１及びＮＡＮＤゲート３４の出力信号ＰＯをデコーダに与えてテストモード設定信号を与える。この構成により２〜３ビット程度の低分解能のＡ／Ｄ変換回路によるテストモード設定回路を実現することができる。ＮＡＮＤ３２やＮＡＮＤ３４は、出力ＰＯを次のＩＯバッファの入力ＰＩに接続しＬＳＩの全ＩＯ端子にツリー状にすることで簡易的にＩＯバッファの入力が正常に機能するかをテストすることができる。ＡＤＣ３３は入力信号をサンプリングするので、図９のＡＤＣ３３はサンプリングクロックの発振器を内蔵することになり、またＡＤＣ３３の出力を保持する機能（イネーブル信号ＥＮが、オンで更新し、オフで保持する等）も備えている。
【００４３】
即ち、この実施形態では、ＬＳＩの入力バッファと、前記入力バッファの出力側に設けられたＡＤ変換回路と、前記ＡＤ変換回路の出力に基づきディジタル値作成する論理回路とを具備した構成を、前記Ａ／Ｄ変換装置として用いたものである。そして、前記ＡＤ変換回路の出力と、前記論理回路の出力によりＮ本のテストモード信号を作成することを特徴とする。
【００４４】
図１０は、上述の各実施形態に係るテストモード設定回路を誤動作させない構成を示す。各実施形態に係るテストモード設定回路（Ａ／Ｄ変換装置１０とデコーダを含む）４０、ＬＳＩ中のテスト対象回路５０が、ＬＳＩ６０に含まれている。
【００４５】
上記ＬＳＩ中のテスト対象回路５０の動作電源電圧ＶＬと上記テストモード設定回路４０の動作電源電圧ＶＴとを異ならせて、テストモードを実行する際にのみ上記テスト対象回路５０に所定動作電源電圧ＶＴを与える。一般的に、ＶＬ＜ＶＴとする。これによって、Ａ／Ｄ変換装置に動作電源電圧ＶＴが与えられたときのみにテストモード設定動作が実行され、通常の電源電圧によって誤ってテストモードへ移行することはない。
【符号の説明】
【００４６】
１０  Ａ／Ｄ変換装置
１１、１１Ａ  Ａ／Ｄ変換回路
１２、１２Ａ、１２Ｂ  シフトレジスタ
１３、１３Ａ  コントローラ
１８、１８Ａ、１８Ｂ  デコータ
４０  テストモード設定回路
５０  テスト対象回路
６０  ＬＳＩ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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