(57)【要約】【課題】炭化珪素を使用したパワートランジスタでのリーク電流を低減することにより、パワートランジスタを含む半導体装置の性能向上を図る。【解決手段】半導体装置は、炭化珪素を主成分とするエピタキシャル層ＥＰＩ上に形成されたパワートランジスタを含む。このとき、パワートランジスタは、ゲート電極ＧＥの側壁に形成された絶縁膜ＯＸＦと、ゲート電極ＧＥおよび絶縁膜ＯＸＦを覆うように形成された層間絶縁膜ＩＬとを備える。そして、絶縁膜ＯＸＦの密度は、層間絶縁膜ＩＬの密度よりも高い。また、絶縁膜ＯＸＦは、ゲート電極ＧＥに含まれる導電型不純物の最大不純物濃度の１／１００以下の不純物濃度で導電型不純物を含有する。【選択図】図１３
2019009357.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素を主成分とするエピタキシャル層上に形成されたパワートランジスタを含み、
前記パワートランジスタは、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、かつ、導電型不純物を含有するゲート電極と、
前記ゲート電極の側壁に形成された第１絶縁膜と、
前記ゲート電極および前記第１絶縁膜を覆うように形成された第２絶縁膜と、
を備え、
前記第１絶縁膜の密度は、前記第２絶縁膜の密度よりも高く、
前記第１絶縁膜は、前記ゲート電極に含まれる前記導電型不純物の最大不純物濃度の１／１００以下の不純物濃度で導電型不純物を含有する、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１絶縁膜は、酸化シリコン膜である、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記ゲート電極に含まれる前記導電型不純物の不純物濃度は、１０２０／ｃｍ３以上である、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚よりも厚い、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記ゲート絶縁膜の膜厚は、８０ｎｍ以下である、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記パワートランジスタは、ＬＤＤ構造とは異なるソース領域を有する、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記エピタキシャル層は、オフ角を有する、半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第１絶縁膜の膜厚は、前記第２絶縁膜の膜厚よりも薄い、半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記ゲート電極の角部は、ラウンド形状をしている、半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記パワートランジスタをオンする際、前記ゲート電極には、しきい値電圧以上の第１電圧が印加され、
前記パワートランジスタをオフする際、前記ゲート電極には、絶対値が前記第１電圧と同じで、かつ、前記第１電圧とは極性が反対の第２電圧が印加される、半導体装置。
【請求項１１】
炭化珪素を主成分とするエピタキシャル層に形成されたパワートランジスタを含む、半導体装置の製造方法であって、
（ａ）ゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上にポリシリコン膜を形成する工程、
（ｃ）前記ポリシリコン膜をパターニングして、ゲート電極を形成する工程、
（ｄ）熱酸化法を使用して、前記ゲート電極の表面に第１絶縁膜を形成する工程、
（ｅ）前記ゲート電極の内部に導電型不純物を導入する工程、
を備え、
前記（ｅ）工程では、前記ゲート電極の端部と前記ゲート電極の側壁に形成された前記第１絶縁膜とを覆うマスクを使用する、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記（ｂ）工程では、導電型不純物が導入されていないノンドープの前記ポリシリコン膜を形成する、半導体装置の製造方法。
【請求項１３】
請求項１１に記載の半導体装置の製造方法において、
前記（ｅ）工程では、イオン注入法を使用する、半導体装置の製造方法。
【請求項１４】
請求項１１に記載の半導体装置の製造方法において、
前記（ｅ）工程は、
（ｅ１）前記マスクから露出する前記ゲート電極に、導電型不純物を含有する膜を接触させる工程、
（ｅ２）前記膜から前記導電型不純物を前記ゲート電極の内部に拡散させる工程、
を有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、炭化珪素（ＳｉＣ）を使用した半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２０１０−２１２６３６号公報（特許文献１）には、ポリシリコン膜からなるゲート電極の中央部にだけ導電型不純物を導入することにより、ゲート電極に正バイアスを印加した際に、ゲート電極の端部に発生する空乏層を延ばして、ゲート電極の端部近傍における電界を緩和する技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２１２６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
持続可能な社会の実現における最も重要な課題は、エネルギー資源の枯渇と、二酸化炭素等の温室効果ガスの過量排出である。このため、エネルギー効率に優れ、かつ、二酸化炭素の排出量の少ない電力変換装置が重要となってきている。電力変換装置の多くは、スイッチング素子であるパワートランジスタを含む半導体装置で構成されている。このため、半導体装置の損失低減が電力変換装置の省エネルギー化に直結する。
【０００５】
ここで、半導体装置の損失低減技術として、４Ｈ型炭化珪素（４Ｈ−ＳｉＣ、以下ではＳｉＣと記載）でパワートランジスタを形成する方法が注目されている。しかしながら、本発明者が検討したところ、炭化珪素を使用した現状のパワートランジスタにおいては、リーク電流の低減が改善の余地として顕在化することが判明した。このため、炭化珪素を使用したパワートランジスタにおいては、リーク電流を低減することが望まれている。
【０００６】
本発明の目的は、炭化珪素を使用したパワートランジスタでのリーク電流を低減することにより、パワートランジスタを含む半導体装置の性能向上を図ることにある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態における半導体装置は、炭化珪素を主成分とするエピタキシャル層上に形成されたパワートランジスタを含む。このとき、パワートランジスタは、エピタキシャル層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、かつ、導電型不純物を含有するゲート電極と、ゲート電極の側壁に形成された第１絶縁膜と、ゲート電極および第１絶縁膜を覆うように形成された第２絶縁膜とを備える。そして、第１絶縁膜の密度は、前記第２絶縁膜の密度よりも高い。また、第１絶縁膜は、ゲート電極に含まれる導電型不純物の最大不純物濃度の１／１００以下の不純物濃度で導電型不純物を含有する。
【発明の効果】
【０００９】
一実施の形態によれば、炭化珪素を使用したパワートランジスタを含む半導体装置の性能向上を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】鉄道車両に適用される３相モータシステム（電力変換装置）の一例を示すブロック図である。
【図２】図１に示すコンバータとインバータの回路構成を示す回路図である。
【図３】３相インバータの一部を取り出した図である。
【図４】「誤点孤」のメカニズムを説明する図である。
【図５】「誤点孤」を説明する図である。
【図６】「誤点孤」によるショートを説明する図である。
【図７】「誤点孤」の防止策を説明する図である。
【図８】「誤点孤」の防止策を説明する図である。
【図９】本発明者が見出した改善の余地を説明する図である。
【図１０】ゲート絶縁膜における電界強度が小さい場合において、ゲート絶縁膜によるポテンシャル障壁を模式的に示す図である。
【図１１】ゲート絶縁膜における電界強度が大きくなる場合において、ゲート絶縁膜によるポテンシャル障壁を模式的に示す図である。
【図１２】炭化珪素を使用したパワートランジスタにおいて、ゲート電極の端部におけるリーク電流の増加を抑制するデバイス構造を示す図である。
【図１３】実施の形態におけるＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図１４】ＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。
【図１５】図１４に続くＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。
【図１６】図１５に続くＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。
【図１７】図１６に続くＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。
【図１８】図１７に続くＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。
【図１９】図１８に続くＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。
【図２０】図１９に続くＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。
【図２１】図２０に続くＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。
【図２２】変形例１を説明する図である。
【図２３】変形例２を説明する図である。
【発明を実施するための形態】
【００１１】
実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１２】
なお、本明細書において、ワイドバンドギャップ半導体材料とは、珪素のバンドギャップ（１．１２ｅＶ）よりも大きなバンドギャップを持つ半導体材料を言い、例えば、炭化珪素（２．２０〜３．０２ｅＶ）、窒化ガリウム（３．３９ｅＶ）、ダイヤモンド（５．４７ｅＶ）などが含まれる。ワイドバンドギャップ半導体装置とは、このようなワイドバンドギャップ半導体材料を基板とした半導体装置をいうものとする。
【００１３】
＜３相モータシステムの構成例＞
図１は、例えば、鉄道車両に適用される３相モータシステム（電力変換装置）の一例を示すブロック図である。図１に示すように、鉄道車両には、架線ＲＴからパンタグラフＰＧを介して電力が供給される。このとき、架線ＲＴから供給される高圧交流電圧は、例えば、２５ｋＶまたは１５ｋＶである。架線ＲＴからパンタグラフＰＧを介して鉄道車両に供給される高圧交流電圧は、絶縁型の主変圧器ＭＴＲによって、例えば、３．３ｋＶの交流電圧に降圧される。この降圧された交流電圧は、コンバータＣＯＮによって直流電圧（３．３ｋＶ）に順変換される。その後、コンバータＣＯＮによって変換された直流電圧は、キャパシタＣＬを介してインバータＩＮＶによって、それぞれ位相が１２０度ずれた３相交流電圧に変換される。そして、インバータＩＮＶで変換された３相交流電圧は、３相モータＭＴに供給される。この結果、３相モータＭＴが駆動することにより、車輪ＷＨＬを回転させることができ、これによって、鉄道車両を走行させることができる。
【００１４】
このように、鉄道車両の３相モータシステムには、コンバータＣＯＮやインバータＩＮＶが含まれている。図２は、図１に示すコンバータＣＯＮとインバータＩＮＶの回路構成を示す回路図である。図２に示すように、コンバータＣＯＮおよびインバータＩＮＶのそれぞれは、６個のパワートランジスタＱと６個のフリーホイールダイオードＦＲＤとから構成されている。例えば、インバータＩＮＶに着目すると、３相（Ｕ相、Ｖ相、Ｗ相）のそれぞれに対応して、上アーム（ハイサイドスイッチ）と下アーム（ローサイドスイッチ）が設けられており、上アームと下アームのそれぞれは、互いに並列接続された１個のパワートランジスタＱと１個のフリーホイールダイオードＦＲＤから構成されていることになる。このとき、パワートランジスタＱは、スイッチング素子として機能する一方、フリーホイールダイオードＦＲＤは、例えば、３相モータＭＴに含まれるインダクタンスに起因する還流電流を流す整流素子として機能する。
【００１５】
以上のように、インバータＩＮＶやコンバータＣＯＮなどの電力変換機器の中で、パワートランジスタＱやフリーホイールダイオードＦＲＤなどのパワー半導体素子は、スイッチング機能や整流機能を有する主要な構成部品として使用されている。例えば、パワートランジスタＱとしては、シリコン（Ｓｉ）を基板材料として使用したＩＧＢＴ(Insulated Gate Bipolar Transistor）が使用され、フリーホイールダイオードＦＲＤとしては、シリコンを基板材料として使用したｐｎ接合ダイオードが使用されている。
【００１６】
この点に関し、近年では、パワー半導体素子の基板材料として、シリコンよりもバンドギャップの大きなワイドバンドギャップ半導体材料を使用することが検討され、このワイドバンドギャップ半導体材料を使用したパワー半導体素子の開発が進められている。なぜなら、ワイドバンドギャップ半導体材料は、シリコンよりもバンドギャップが大きいことに起因して、シリコンよりも絶縁破壊電界強度が高いからである。つまり、ワイドバンドギャップ半導体材料を使用したパワー半導体素子では、シリコンよりも絶縁破壊電界強度が高いことから、シリコンを基板材料として使用したパワー半導体素子よりもドリフト層（エピタキシャル層）の厚さを薄くしても耐圧を確保することができる。さらには、ワイドバンドギャップ半導体材料を使用したパワー半導体素子では、ドリフト層の厚さを薄くすることによって、オン抵抗の低減を図ることができる。すなわち、ワイドバンドギャップ半導体材料を基板材料として使用したパワー半導体素子では、トレードオフの関係にある耐圧の確保とオン抵抗の低減との両立を図ることができる利点が得られるのである。
【００１７】
例えば、ワイドバンドギャップ半導体材料としては、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドなどを挙げることができるが、以下では、特に、ＳｉＣに着目して説明することにする。
【００１８】
ワイドバンドギャップ半導体材料であるＳｉＣは、シリコンに対して、絶縁破壊電界強度が約一桁高いため、パワー半導体素子の低オン抵抗化が可能である。これは、上述したように、絶縁破壊電界強度が高いと、薄いドリフト層（エピタキシャル層）でも耐圧を確保できる結果、ドリフト層を薄くすることによってオン抵抗の低減を図ることができるからである。さらに、ＳｉＣの熱伝導率は、シリコンの熱伝導率の約３倍で、かつ、高温でも半導体物性に優れていることから、高温での使用にも適している。
【００１９】
したがって、近年では、シリコンを基板材料として使用したパワー半導体素子に対し、ＳｉＣを基板材料として使用したパワー半導体素子に置き換えることが検討されている。具体的に、インバータＩＮＶを例に挙げると、インバータＩＮＶの構成部品であるスイッチング素子と整流素子のうち、整流素子であるフリーホイールダイオードＦＲＤとして、シリコンを基板材料として使用したｐｎ接合ダイオードから、ＳｉＣを基板材料として使用したｐｎ接合ダイオード（以下、ＳｉＣ−ｐｎ接合ダイオードという）に置き換える開発が先行している。
【００２０】
さらには、スイッチング素子であるパワートランジスタＱとして、Ｓｉ−ＩＧＢＴから、ＳｉＣを基板材料として使用したパワーＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳＦＥＴという）に置き換えることも検討されている。なぜなら、ＳｉＣ−ＭＯＳＦＥＴは、Ｓｉ−ＩＧＢＴに比べて、１デバイスあたりの耐圧が高いため、部品点数を少なくすることができるからである。この結果、３相モータシステムのサイズ（体積）を小さくすることができる。このことは、例えば、３相モータシステムを含む床下部品の小型化によって、鉄道車両の低床化を図ることができる。また、床下部品の小型化によって、鉄道車両の一部に蓄電池ＳＢ（図１参照）を新たに設置できるスペースを確保することができるので、鉄道車両が走行していない場合、車輪ＷＨＬを経由して電力を架線ＲＴに戻さずに、蓄電池ＳＢに電力を蓄積することができる。この結果、鉄道車両の回生効率を向上することができる。言い換えれば、鉄道システムのライフサイクルコストを低減することができる。
【００２１】
本実施の形態では、特に、パワートランジスタをＳｉＣ−ＭＯＳＦＥＴから構成することを前提として、このＳｉＣ−ＭＯＳＦＥＴの性能向上を図る工夫を施すことにより、インバータＩＮＶに代表される電力変換装置の性能向上を図ることを目的としている。以下に、ＳｉＣ−ＭＯＳＦＥＴに対する工夫を施した本実施の形態における技術的思想について説明する。まず、本実施の形態における技術的思想を想到する前提となる改善の余地について説明し、その後、本実施の形態における技術的思想について説明する。
【００２２】
＜改善の検討＞
図３は、３相インバータの一部を取り出した図である。図３において、電源端子ＶＴとグランド端子ＧＴとの間には、ハイサイドスイッチ（上アーム）を構成するパワートランジスタＱ１とローサイドスイッチ（下アーム）を構成するパワートランジスタＱ２とが直列接続された第１レグが図示されている。また、図３においては、ハイサイドスイッチ（上アーム）を構成するパワートランジスタＱ３とローサイドスイッチ（下アーム）を構成するパワートランジスタＱ４とが直列接続された第２レグも図示されている。
【００２３】
図３において、例えば、パワートランジスタＱ１とパワートランジスタＱ４とをオンする一方、パワートランジスタＱ２とパワートランジスタＱ３とをオフする。これにより、太い矢印で示すように、電源端子ＶＴ→オンしたパワートランジスタＱ１→負荷であるモータＭＴ→オンしたパワートランジスタＱ４→グランド端子ＧＴの経路で電流を流すことができ、これによって、負荷であるモータＭＴを駆動することができる。
【００２４】
このとき、図３に示すように、パワートランジスタＱ１をオンさせるためには、パワートランジスタＱ１のゲート電極に「＋１５Ｖ」を印加する。同様に、パワートランジスタＱ４をオンさせるためには、パワートランジスタＱ４のゲート電極に「＋１５Ｖ」を印加する。一方、図３に示すように、パワートランジスタＱ２をオフさせるためには、パワートランジスタＱ２のゲート電極に「−８Ｖ」を印加する。同様に、パワートランジスタＱ３をオフさせるためには、パワートランジスタＱ３のゲート電極に「−８Ｖ」を印加する。
【００２５】
ここで、図４に示すように、電源端子ＶＴには、「１５００Ｖ」が供給され、かつ、パワートランジスタＱ１がオンしていることから、ノードＶ１の電位は、「１５００Ｖ」となる。一方、パワートランジスタＱ２には、ドレインとゲート電極との間に寄生容量ＣＰが存在することから、ノードＶ１の電位が「１５００Ｖ」になると、寄生容量ＣＰによって、ゲート電極のゲート電圧Ｖ２は、「−８Ｖ」から上昇する。具体的には、図５に示すように、ノードＶ１の電位が「１５００Ｖ」になると、寄生容量ＣＰによる容量カップリングによって、パワートランジスタＱ２のゲート電圧Ｖ２は、「−８Ｖ」から上昇する。このとき、図５に示すように、パワートランジスタＱ２のゲート電圧Ｖ２が、パワートランジスタＱ２のしきい値電圧を超えると、オフしているパワートランジスタＱ２が、誤ってオンすることになる。このように、本来、オフしているべきパワートランジスタＱ２が、オンする現象は「誤点孤」と呼ばれる。すなわち、パワートランジスタＱ２をオフするために、パワートランジスタＱ２のゲート電圧Ｖ２を「−８Ｖ」にする構成では、上述した「誤点孤」生じやすくなるのである。そして、オフすべきパワートランジスタＱ２に「誤点孤」が生じると、図６に示すように、パワートランジスタＱ１とパワートランジスタＱ２とが同時にオンすることになる。この結果、電源端子ＶＴとグランド端子ＧＴとがショートすることになり、これによって、電源端子ＶＴとグランド端子ＧＴとの間に、太い矢印で示す大電流が流れることになる。そして、電源端子ＶＴとグランド端子ＧＴとの間に大電流が流れることにより、３相インバータから構成される電力変換装置が発熱して破壊に至ることになる。以上のことから、３相インバータから構成される電力変換装置の信頼性を向上する観点からは、「誤点孤」を抑制する対策が必要される。
【００２６】
この点に関し、例えば、図７に示すように、オフすべきパワートランジスタＱ２のゲート電圧Ｖ２を「−８Ｖ」から「−１５Ｖ」にする対策が取られている。すなわち、オフすべきパワートランジスタＱのゲート電極に印加する負電圧の絶対値を大きくする対策が取られている。この場合、図８に示すように、オフすべきパワートランジスタＱ２のゲート電圧Ｖ２が寄生容量による容量カップリングによって上昇しても、しきい値電圧に達するまでのマージンが大きくなる。このことから、パワートランジスタＱ２の「誤点孤」が生じにくくなり、電源端子ＶＴとグランド端子ＧＴとの間のショートを抑制することができる。したがって、オフすべきパワートランジスタＱ２のゲート電極に印加する負電圧の絶対値を大きくする対策は、「誤点孤」を抑制して、電力変換装置の信頼性を向上する観点から有用である。ところが、「誤点孤」を抑制するために、オフすべきパワートランジスタＱ２のゲート電極に印加する負電圧の絶対値を大きくする対策では新たな改善の余地が存在することを本発明者は見出したので、以下では、この点について説明する。
【００２７】
図９は、本発明者が見出した改善の余地を説明する図である。図９においては、いわゆる縦型のパワートランジスタの模式的な断面構造が示されている。図９において、パワートランジスタは、ｎ型半導体層からなるエピタキシャル層ＥＰＩに形成されている。
【００２８】
具体的に、図９に示すように、エピタキシャル層ＥＰＩ内には、ｐ型半導体層からなるウェル領域ＷＬが形成されており、このウェル領域ＷＬの表面にソース領域ＳＲとボディコンタクト領域ＢＣとが形成されている。ソース領域は、ｎ型半導体領域から構成される一方、ボディコンタクト領域ＢＣは、ウェル領域ＷＬよりも不純物濃度の高いｐ型半導体領域から構成されている。
【００２９】
そして、図９に示すように、エピタキシャル層ＥＰＩの表面上とウェル領域ＷＬの表面上とソース領域ＳＲの表面上とにわたって、ゲート絶縁膜ＧＯＸが形成されている。さらに、ゲート絶縁膜ＧＯＸ上にゲート電極ＧＥが形成され、かつ、ゲート電極ＧＥを覆い、かつ、ゲート絶縁膜ＧＯＸ上にわたって、層間絶縁膜ＩＬが形成されている。
【００３０】
ここで、図９に示すように、ゲート電極ＧＥに負電圧を印加すると、ゲート電極ＧＥに電子が蓄積される。これにより、エピタキシャル層ＥＰＩの表面（反転層）とチャネル層の表面（蓄積層）とソース領域ＳＲの表面（反転層）とに正電荷（正孔）が誘起される。この結果、図９の矢印で示す電界が発生する。特に、図９に示すように、ゲート電極ＧＥの端部においては、電界集中が生じて電界強度が大きくなる。このようにゲート電極ＧＥに負電圧を印加すると、ゲート電極ＧＥの端部で電界強度が大きくなる結果、ゲート電極ＧＥと半導体基板との間に発生するリーク電流が増加することになる。
【００３１】
特に、ゲート電極ＧＥに負電圧を印加すると、ゲート電極ＧＥの端部におけるリーク電流の増加が顕在化する。例えば、ゲート電極ＧＥに正電圧を印加する場合、ゲート電極ＧＥがｎ型不純物を導入したポリシリコン膜から構成されていることを考慮すると、ゲート電極ＧＥとゲート絶縁膜ＧＯＸとの間の界面からゲート電極ＧＥ側に形成される空乏層が延びる。そして、空乏層自体は、絶縁層として機能することを考慮すると、ゲート電極ＧＥに正電圧を印加する場合には、実質的にゲート絶縁膜ＧＯＸの厚さが厚くなることを意味する。この結果、ゲート電極ＧＥに正電圧を印加する場合には、ゲート電極ＧＥの端部における電界集中が緩和されて、電界集中に起因するリーク電流の増加は顕在化しにくくなるのである。これに対し、ゲート電極ＧＥに負電圧を印加する場合には、ゲート電極ＧＥに正電圧を印加する場合のような空乏層は生じないため、空乏層による電界集中の緩和効果も期待できない。したがって、ゲート電極ＧＥと半導体基板との間のリーク電流は、特に、ゲート電極ＧＥに負電圧を印加する場合に顕在化するのである。そして、「誤点孤」を抑制するためにゲート電極ＧＥに印加する負電圧の絶対値を大きくすると、さらに、ゲート電極ＧＥの端部における電界集中が生じやすくなり、これによって、ゲート電極ＧＥと半導体基板との間のリーク電流の増加が顕在化するのである。つまり、「誤点孤」を抑制して電力変換装置の信頼性を向上する対策として、オフすべきパワートランジスタのゲート電極に印加する負電圧の絶対値を大きくする対策を採用すると、ゲート電極ＧＥの端部における電界集中が増大するという副作用が顕在化するのである。
【００３２】
そこで、以下では、まず、電界集中によって電界強度が増加すると、ゲート電極ＧＥと半導体基板との間を流れるリーク電流が増加するメカニズムについて説明する。
【００３３】
＜＜電界集中によってリーク電流が増加するメカニズム＞＞
図１０は、ゲート絶縁膜における電界強度が小さい場合において、ゲート絶縁膜によるポテンシャル障壁を模式的に示す図である。図１０において、ゲート電極に負電圧を印加すると、ゲート電極に電子が蓄積される。そして、ゲート電極に存在する電子が基板側に抜けるとリーク電流が発生することになるが、この場合、ゲート電極に存在する電子は、幅が「Ｌ１」のポテンシャル障壁をトンネルする必要がある。ただし、ゲート絶縁膜によるポテンシャル障壁の傾きは、電界強度が小さい場合には緩やかである。このため、ポテンシャル障壁の幅「Ｌ１」は大きく、ゲート電極に存在する電子がゲート絶縁膜によるポテンシャル障壁をトンネルする確率は低くなる。このことは、ゲート電極から基板に流れる電子電流（ＦＮトンネル電流）が少なくなることを意味し、言い換えれば、基板からゲート電極に流れるリーク電流が少なくなることを意味する。
【００３４】
これに対し、図１１は、ゲート絶縁膜における電界強度が大きくなる場合において、ゲート絶縁膜によるポテンシャル障壁を模式的に示す図である。図１１において、ゲート電極に存在する電子が基板側に抜けるとリーク電流が発生することになるが、この場合、ゲート電極に存在する電子は、幅が「Ｌ２」のポテンシャル障壁をトンネルする必要がある。ここで、ゲート絶縁膜によるポテンシャル障壁の傾きは、電界強度が大きくなる場合には急峻となる。このため、ポテンシャル障壁の幅「Ｌ２」は、図１０におけるポテンシャル障壁の幅「Ｌ１」より小さくなる。この結果、ゲート電極に存在する電子がゲート絶縁膜によるポテンシャル障壁をトンネルする確率は高くなる。このことは、ゲート電極から基板に流れる電子電流（ＦＮトンネル電流）が多くなることを意味し、言い換えれば、基板からゲート電極に流れるリーク電流が多くなることを意味する。
【００３５】
以上のようなメカニズムによって、ゲート絶縁膜の内部に存在する電界強度が大きくなると、基板からゲート電極に流れるリーク電流が増加することになるのである。すなわち、「誤点孤」を抑制する対策として、オフすべきパワートランジスタのゲート電極に印加する負電圧の絶対値を大きくすると、ゲート電極の端部における電界強度が増大する結果、リーク電流が増加することになるのである。
【００３６】
＜＜炭化珪素を使用したパワートランジスタに特有の事情＞＞
上述したように、ゲート電極の端部における電界強度が増大すると、リーク電流が増加することになる。この点に関し、炭化珪素を使用したパワートランジスタでは、シリコンを使用したパワートランジスタよりも、ゲート電極の端部における電界強度が増大する結果、リーク電流の増加が顕在化しやすくなる。以下に、この点について説明する。
【００３７】
まず、炭化珪素からなるエピタキシャル層は、酸化されにくいため、ゲート電極を形成した後のライト酸化を使用することが困難な事情が存在する。例えば、シリコンからなるエピタキシャル層においては、エピタキシャル層上にゲート絶縁膜を形成し、その後、ゲート絶縁膜上にゲート電極を形成した後にライト酸化が実施される。このライト酸化により、ゲート電極の端部に酸化シリコン膜が形成されるため、ゲート電極の端部における実質的なゲート絶縁膜の厚さが厚くなる結果、ゲート電極の端部における電界集中を抑制できる。このライト酸化によって、ゲート電極の端部における実質的なゲート絶縁膜の厚さが厚くなるのは、ゲート絶縁膜を酸素分子や酸素を含む分子が通り抜けて、シリコンからなるエピタキシャル層が酸化されるからである。ところが、炭化珪素からなるエピタキシャル層を使用する場合においては、ライト酸化によって、ゲート絶縁膜を酸素分子や酸素を含む分子が通り抜けても、炭化珪素からなるエピタキシャル層は酸化されないため、ゲート電極の端部における実質的なゲート絶縁膜の厚さが厚くならないのである。つまり、シリコンを使用したパワートランジスタでは、ライト酸化を実施することにより、ゲート電極の端部における実質的なゲート絶縁膜の厚さを厚くできる結果、ゲート電極の端部における電界集中を抑制できる。これに対し、炭化珪素を使用したパワートランジスタでは、ライト酸化を実施しても、炭化珪素が酸化されにくい性質を有していることに起因して、ゲート電極の端部における実質的なゲート絶縁膜の厚さを厚くできない結果、ゲート電極の端部における電界集中を抑制することが困難となるのである。したがって、炭化珪素を使用したパワートランジスタでは、ゲート電極の端部における電界集中を抑制するためにライト酸化を使用するという対策が有効ではない事情が存在する。
【００３８】
次に、炭化珪素を使用したパワートランジスタにおいては、炭化珪素からなるエピタキシャル層の表面に存在する「ステップバンチング」に起因して、この「ステップバンチング」とゲート電極の端部との交点でリーク電流が増加するという事情が存在する。ここでいう「ステップバンチング」とは、炭化珪素をエピタキシャル成長する際に生じる段差をいう。具体的に、炭化珪素のエピタキシャル成長技術として、ステップフロー成長法が使用される。このステップフロー成長法とは、良好なエピタキシャル成長を実現するために、例えば、｛０００１｝面から数度（例えば、４度や８度）のオフセット角（オフ角）を導入した面に対して、エピタキシャル成長を実施する方法である。ステップフロー成長法を使用して形成されたエピタキシャル層には、原理的にオフ角が存在しており、｛０００１｝面は、水平面に対してオフ角の分だけ傾いた左右非対称な結晶構造をしている。この結果、エピタキシャル層の表面には、オフ角に起因する段差が存在し、この段差が「ステップバンチング」と呼ばれるものである。そして、本発明者の検討の結果、炭化珪素を使用したパワートランジスタにおいては、「ステップバンチング」とゲート電極の端部との交点でリーク電流が増加することが突き止められた。したがって、パワートランジスタの信頼性を向上する観点から、炭化珪素を使用したパワートランジスタでは、シリコンを使用したパワートランジスタに比べて、ゲート電極の端部におけるリーク電流を抑制することが極めて重要であるという事情が存在する。
【００３９】
さらに、炭化珪素を使用したパワートランジスタでは、シリコンを使用したパワートランジスタよりもゲート絶縁膜の厚さが薄くなる傾向があり、ゲート絶縁膜の薄厚化によって、ゲート絶縁膜の内部に加わる電界強度が大きくなる。例えば、炭化珪素からなるエピタキシャル層の表面には、「ステップバンチング」と呼ばれる微細な段差が存在するとともに、未結合手やゲート絶縁膜中に残存する炭素原子に起因して、炭化珪素を使用したパワートランジスタでは、シリコンを使用したパワートランジスタに比べて、チャネルの電子移動度が低下する。したがって、炭化珪素を使用したパワートランジスタでは、シリコンを使用したパワートランジスタに比べて、チャネル抵抗が大きくなる。このことから、炭化珪素を使用したパワートランジスタでは、ゲート絶縁膜の厚さを薄くすることにより、ゲート容量を増加させて、チャネルに発生させる電子密度を増加させることにより、チャネル抵抗を低減することが行なわれている。このような理由から、炭化珪素を使用したパワートランジスタでは、シリコンを使用したパワートランジスタよりもゲート絶縁膜の厚さが薄くなる傾向がある。この結果、ゲート絶縁膜の内部における電界強度が大きくなる結果、特に、ゲート電極の端部におけるリーク電流の増加が顕在化するのである。
【００４０】
以上のことから、上述した複数の事情によって、炭化珪素を使用したパワートランジスタでは、シリコンを使用したパワートランジスタよりも、ゲート電極の端部におけるリーク電流の増加が問題点として顕在化しやすくなるのである。
【００４１】
＜＜本発明者が見出した新たな知見＞＞
そこで、炭化珪素を使用したパワートランジスタでは、ゲート電極の端部におけるリーク電流の増加を抑制する対策が取られている。具体的に、図１２は、炭化珪素を使用したパワートランジスタにおいて、ゲート電極の端部におけるリーク電流の増加を抑制するデバイス構造を示す図である。図１２において、ゲート電極ＧＥを覆うように、絶縁膜ＯＸＦが設けられている、この絶縁膜ＯＸＦは、例えば、熱酸化法により形成された酸化シリコン膜から構成されており、ＣＶＤ（Chemical Vapor Deposition）法によって形成された酸化シリコン膜からなる層間絶縁膜ＩＬよりも密度の高い膜である。このような絶縁膜ＯＸＦをゲート電極ＧＥの側壁に形成することにより、ゲート電極ＧＥの端部におけるリーク電流の発生を抑制することができる。つまり、ゲート電極ＧＥの側壁に緻密で絶縁耐性の高い絶縁膜ＯＸＦを形成している結果、ゲート電極ＧＥの端部におけるリーク電流の発生を抑制することができると考えられる。
【００４２】
ところが、本発明者は、ゲート電極ＧＥの端部におけるリーク電流を低減するためには、ゲート電極ＧＥの側壁に緻密で絶縁耐性の高い絶縁膜ＯＸＦを形成するだけでは十分ではないことを見出した。すなわち、ゲート電極ＧＥに負電圧を印加した際のリーク電流は、ゲート電極ＧＥの側壁に形成された絶縁膜ＯＸＦの膜質に強く依存することを本発明者は新たに見出したのである。具体的には、ゲート電極ＧＥの側壁に形成された絶縁膜ＯＸＦの内部にｎ型不純物であるリンが高濃度に含まれていると、ゲート電極ＧＥの側壁に絶縁膜ＯＸＦを形成しても、ゲート電極ＧＥの端部におけるリーク電流の低減を充分に図ることができないという新たな知見を本発明者は見出したのである。
【００４３】
ここで、絶縁膜ＯＸＦの内部にｎ型不純物が導入される理由は、以下の通りである。すなわち、ゲート電極ＧＥは、ポリシリコン膜から形成されているが、ゲート電極ＧＥの低抵抗化を図るため、ポリシリコン膜の内部には、高濃度のｎ型不純物が導入されている。したがって、例えば、ポリシリコン膜に導入されたｎ型不純物を活性化させるための熱処理によって、ポリシリコン膜の内部からゲート電極ＧＥの側壁に形成されている絶縁膜ＯＸＦの内部にｎ型不純物が拡散する。この結果、絶縁膜ＯＸＦの内部にもｎ型不純物が導入されてしまうのである。
【００４４】
この点に関し、絶縁膜ＯＸＦの内部にｎ型不純物であるリンが高濃度に含まれていると、ゲート電極ＧＥの側壁に絶縁膜ＯＸＦを形成しても、ゲート電極ＧＥの端部におけるリーク電流の低減を充分に図ることができないメカニズムについて説明する。具体的には、以下に示す２つのメカニズムによって、ゲート電極ＧＥの側壁に絶縁膜ＯＸＦを形成しても、ゲート電極ＧＥの端部におけるリーク電流が増加するのである。
【００４５】
まず、第１メカニズムについて説明する。例えば、シリコンにｎ型不純物を導入すると、シリコンの伝導帯の直下近傍にｎ型不純物によるドナー準位が形成される。これに対し、絶縁膜ＯＸＦにｎ型不純物が導入された場合においても、上述したドナー準位と同じエネルギーレベルにｎ型不純物に起因したトラップ準位（ミッドギャップ準位）が形成される。なぜなら、絶縁膜ＯＸＦのバンドギャップは、シリコンのバンドギャップに比べて遥かに大きいことから、シリコンでは、伝導帯の直下近傍に形成されるエネルギー準位は、絶縁膜ＯＸＦでは、バンドギャップの中央付近のエネルギー準位となるからである。この結果、絶縁膜ＯＸＦの内部にｎ型不純物が高濃度に導入されていると、絶縁膜ＯＸＦのバンドギャップの中間付近に多量のトラップ準位が形成され、このトラップ準位を介して、絶縁膜ＯＸＦにおいても、価電子帯から伝導帯への電子の励起が可能となる。この結果、さらに、伝導帯に励起された電子が価電子帯の正孔と再結合することによって、絶縁膜ＯＸＦにおいてリーク電流が増加することになるのである。
【００４６】
続いて、第２メカニズムについて説明する。例えば、絶縁膜ＯＸＦに導入されたｎ型不純物はイオン化している場合がある。この場合、ｎ型不純物は正電荷を有し、かつ、ゲート電極ＧＥには負電圧が印加されることにより電子が蓄積されていることから、ゲート電極ＧＥと絶縁膜ＯＸＦとの界面には、例えば、図１１に示すゲート絶縁膜と同様に急峻なポテンシャル障壁が生じることになる。このような急峻なポテンシャル障壁では、例えば、図１１に示すように、ポテンシャル障壁の幅「Ｌ２」が小さくなることから、ＦＮトンネル電流が流れやすくなり、このＦＮトンネル電流がリーク電流となるのである。特に、絶縁膜ＯＸＦ中に含まれるｎ型不純物の濃度が高濃度になることは、それだけ、イオン化したｎ型不純物が多くなることを意味する。したがって、絶縁膜ＯＸＦ内にｎ型不純物が高濃度に導入されると、ゲート電極ＧＥと絶縁膜ＯＸＦとの界面には、さらに急峻なポテンシャル障壁が生じることになり、これによって、ＦＮトンネル電流（リーク電流）が増加するのである。
【００４７】
以上のことから、ｎ型不純物のエネルギー準位に起因した第１メカニズムと、ｎ型不純物のイオン化に起因した第２メカニズムによって、ゲート電極ＧＥの側壁に形成された絶縁膜ＯＸＦの内部にｎ型不純物であるリンが高濃度に含まれていると、ゲート電極ＧＥの端部におけるリーク電流の低減を図ることができなくなるのである。
【００４８】
そこで、本実施の形態では、上述した新たな知見に基づいて、ゲート電極ＧＥの端部におけるリーク電流を低減する工夫を施している。以下に、この工夫を施した本実施の形態における技術的思想について説明することにする。
【００４９】
＜ＳｉＣパワーＭＯＳＦＥＴの構成＞
本実施の形態によるワイドバンドギャップ半導体装置を構成するｎチャネル型のＳｉＣパワーＭＯＳＦＥＴの構造について図１３を用いて説明する。
【００５０】
図１３は、本実施の形態におけるＳｉＣパワーＭＯＳＦＥＴの要部断面図である。図１３に示すように、炭化珪素（ＳｉＣ）を主成分とするｎ＋型のＳｉＣからなる基板１Ｓの表面（第１主面）上に、ｎ＋型のＳｉＣを主成分とする基板１Ｓよりも不純物濃度の低い炭化珪素（ＳｉＣ）を主成分とするｎ−型のエピタキシャル層ＥＰＩ（ドリフト層）が形成されている。このｎ−型のエピタキシャル層ＥＰＩの厚さは、例えば５μｍ〜２０μｍ程度であり、例えば４度や８度のオフセット角（オフ角）を有する。
【００５１】
ここで、本明細書でいう「主成分」とは、部材を構成する構成材料のうち、最も多く含まれている材料成分のことをいい、例えば、「炭化珪素を主成分とするエピタキシャル層」とは、エピタキシャル層が炭化珪素を最も多く含んでいることを意味している。本明細書で「主成分」という言葉を使用する意図は、例えば、エピタキシャル層が基本的に炭化珪素から構成されているが、その他に不純物を含む場合を排除するものではないことを表現するために使用している。
【００５２】
ｎ−型のエピタキシャル層ＥＰＩ内には、ｎ−型のエピタキシャル層ＥＰＩの表面から所定の深さを有するｐ型のウェル領域（ボディ領域）ＷＬが形成されている。さらに、ｐ型のウェル領域ＷＬ内には、ｎ−型のエピタキシャル層ＥＰＩの表面から所定の深さを有し、ｐ型のウェル領域ＷＬの端部と離間するようにｎ＋型のソース領域ＳＲが形成されている。このソース領域ＳＲは、ＬＤＤ構造とは異なる構造を有する。ｐ型のウェル領域ＷＬのエピタキシャル層ＥＰＩの表面からの深さは、例えば、０．５μｍ〜２．０μｍ程度である。また、ｎ＋型のソース領域ＳＲのエピタキシャル層ＥＰＩの表面からの深さは、例えば０．１μｍ〜０．４μｍ程度である。
【００５３】
さらに、ｎ−型のエピタキシャル層ＥＰＩの表面から所定の深さを有し、かつ、ｐ型のウェル領域ＷＬ内に、ｐ型のウェル領域ＷＬの電位を固定するｐ＋＋型のボディコンタクト領域ＢＣが形成されている。ｐ＋＋型のボディコンタクト領域ＢＣのエピタキシャル層ＥＰＩの表面からの深さは、例えば、０．０５μｍ〜０．２μｍ程度である。
【００５４】
さらに、基板１Ｓの裏面（第２主面）には、裏面シリサイド層ＢＳＬが形成され、この裏面シリサイド層ＢＳＬと接触するように裏面電極ＢＥが形成されている。
【００５５】
なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順にｎ型不純物の不純物濃度は高くなることを示している。
【００５６】
ｎ＋型のＳｉＣからなる基板１Ｓの不純物濃度の好ましい範囲は、例えば、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３、ｎ−型のエピタキシャル層ＥＰＩの不純物濃度の好ましい範囲は、例えば、１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３である。また、ｐ＋＋型のボディコンタクト領域ＢＣの不純物濃度の好ましい範囲は、例えば、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３、ｐ型のウェル領域ＷＬの不純物濃度の好ましい範囲は、例えば、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３である。また、ｎ＋型のソース領域ＳＲの不純物濃度の好ましい範囲は、例えば、１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３である。さらに、ゲート電極ＧＥに含まれるｎ型不純物（リン）の不純物濃度は、１０２０／ｃｍ３以上である。
【００５７】
ソース領域ＳＲからウェル領域ＷＬを介してエピタキシャル層ＥＰＩへと連なる領域の基板１Ｓ表面には、ゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸと接するように、ポリシリコン膜からなるゲート電極ＧＥが形成されている。ゲート電極ＧＥを構成するポリシリコン膜の導電型は、例えば、ｎ＋型である。ゲート電極ＧＥは、例えば、熱酸化法で形成された酸化シリコン膜からなる絶縁膜ＯＸＦで覆われている。そして、絶縁膜ＯＸＦと接触するように、例えば、ＣＶＤ法で形成された酸化シリコン膜からなる層間絶縁膜ＩＬが形成されている。このとき、絶縁膜ＯＸＦの密度は、層間絶縁膜ＩＬの密度よりも高くなっている。また、絶縁膜ＯＸＦの膜厚は、層間絶縁膜ＩＬの膜厚よりも薄くなっている。絶縁膜ＯＸＦは、ゲート電極ＧＥの側壁に形成されるが、この絶縁膜ＯＸＦは、ソース領域ＳＲをいわゆるＬＤＤ構造とするためのサイドウォールスペーサではなく、ゲート電極ＧＥの端部におけるリーク電流を低減する機能を有する膜である。特に、本実施の形態におけるＳｉＣパワーＭＯＳＦＥＴにおいては、ソース領域ＳＲは、ＬＤＤ構造をしていないため、サイドウォールスペーサは設けられていない。本実施の形態における絶縁膜ＯＸＦは、一般的なサイドウォールスペーサに比べて、緻密で絶縁耐性の高い膜である。具体的に、本実施の形態における絶縁膜ＯＸＦは、熱酸化法で形成される酸化シリコン膜であるのに対し、例えば、一般的なサイドウォールスペーサは、ＣＶＤ法に形成された酸化シリコン膜である点で相違する。そして、絶縁膜ＯＸＦの膜厚は、ゲート絶縁膜ＧＯＸの膜厚よりも厚い。なお、本実施の形態におけるＳｉＣパワーＭＯＳＦＥＴにおいて、ゲート絶縁膜ＧＯＸの膜厚は、８０ｎｍ以下である。
【００５８】
さらに、層間絶縁膜ＩＬに形成された開口部ＯＰの底面においては、ｎ＋型のソース領域ＳＲの一部およびｐ＋＋型のボディコンタクト領域ＢＣが露出し、これらの表面に金属シリサイド層ＳＬが形成されている。そして、ｎ＋型のソース領域ＳＲの一部およびｐ＋＋型のボディコンタクト領域ＢＣは、金属シリサイド層ＳＬを介して、ソース電極ＳＥと電気的に接続されている。また、基板１Ｓは、裏面シリサイド層ＢＳＬを介して、裏面電極（ドレイン電極）ＢＥと電気的に接続されている。
【００５９】
ここで、ゲート電極ＧＥには外部からゲート電位が印加され、ソース電極ＳＥには外部からソース電位が印加され、ドレイン電極ＤＥには外部からドレイン電位が印加される。
【００６０】
このように構成されているＳｉＣパワーＭＯＳＦＥＴは、例えば、図７に示すパワートランジスタＱ１〜Ｑ４として使用される。図７に示すように、ＳｉＣパワーＭＯＳＦＥＴをオンする際には、ＳｉＣパワーＭＯＳＦＥＴのゲート電極に、しきい値電圧以上の第１電圧（＋１５Ｖ）が印加される。一方、ＳｉＣパワーＭＯＳＦＥＴをオフする際には、ＳｉＣパワーＭＯＳＦＥＴのゲート電極に、絶対値が第１電圧と同じで、かつ、第１電圧とは極性が反対の第２電圧（−１５Ｖ）が印加される。
【００６１】
本実施の形態における半導体装置は、炭化珪素（ＳｉＣ）を主成分とするエピタキシャル層ＥＰＩ上に形成されたＳｉＣパワーＭＯＳＦＥＴを含む。このとき、ＳｉＣパワートランジスタは、エピタキシャル層ＥＰＩ上に形成されたゲート絶縁膜ＧＯＸと、ゲート絶縁膜ＧＯＸ上に形成され、かつ、ｎ型不純物（導電型不純物）を含有するゲート電極ＧＥと、ゲート電極ＧＥの側壁に形成された絶縁膜ＯＸＦと、ゲート電極ＧＥおよび絶縁膜ＯＸＦを覆うように形成された層間絶縁膜ＩＬとを備える。ここで、絶縁膜ＯＸＦの密度は、層間絶縁膜ＩＬの密度よりも高い。また、絶縁膜ＯＸＦは、ゲート電極ＧＥに含まれるｎ型不純物（導電型不純物）の最大不純物濃度の１／１００以下の不純物濃度でｎ型不純物（導電型不純物）を含有する。
【００６２】
＜実施の形態における構造上の特徴＞
次に、本実施の形態における構造上の特徴点について説明する。本実施の形態における構造上の特徴点は、例えば、図１３において、ゲート電極ＧＥの側壁に形成されている絶縁膜ＯＸＦに導入されているｎ型不純物（リン）の不純物濃度が、ゲート電極ＧＥに含有されているｎ型不純物（リン）の最大不純物濃度の１／１００以下である点にある。具体的に、ゲート電極ＧＥに含有されているｎ型不純物の最大不純物濃度は、１０２０／ｃｍ３以上のオーダーであるのに対し、絶縁膜ＯＸＦに含有されているｎ型不純物（リン）の不純物濃度は、１０１８／ｃｍ３以下のオーダーである。これにより、本実施の形態におけるＳｉＣパワーＭＯＳＦＥＴによれば、クリティカルポイントであるゲート電極ＧＥの端部におけるリーク電流を低減することができる。この結果、本実施の形態におけるＳｉＣパワーＭＯＳＦＥＴを使用した電力変換装置の信頼性を向上することができる。
【００６３】
特に、本実施の形態における絶縁膜ＯＸＦは、熱酸化法で形成された酸化シリコン膜から構成されており、例えば、ＣＶＤ法で形成された酸化シリコン膜である層間絶縁膜ＩＬよりも緻密で絶縁耐性の高い膜である。このため、本実施の形態におけるＳｉＣパワーＭＯＳＦＥＴによれば、ゲート電極ＧＥの端部におけるリーク電流を低減することができると考えられる。ところが、ｎ型不純物のエネルギー準位に起因した第１メカニズムと、ｎ型不純物のイオン化に起因した第２メカニズムによって、ゲート電極ＧＥの側壁に形成された絶縁膜ＯＸＦの内部にｎ型不純物であるリンが高濃度に含まれていると、ゲート電極ＧＥの端部におけるリーク電流の低減を図ることができなくなる。この点に関し、本実施の形態における構造上の特徴点によれば、ゲート電極ＧＥの側壁に形成されている絶縁膜ＯＸＦに導入されているｎ型不純物（リン）の不純物濃度は、ゲート電極ＧＥに含有されているｎ型不純物（リン）の最大不純物濃度の１／１００以下である。これにより、本実施の形態におけるＳｉＣパワーＭＯＳＦＥＴによれば、ゲート電極ＧＥの側壁に形成されている絶縁膜ＯＸＦに導入されているｎ型不純物（リン）の不純物濃度が低いため、緻密で絶縁耐性に優れた膜という熱酸化法で形成された酸化シリコン膜の利点を最大限に発揮することができる。したがって、本実施の形態におけるＳｉＣパワーＭＯＳＦＥＴによれば、ゲート電極ＧＥの端部におけるリーク電流を低減することができる。
【００６４】
一方、本実施の形態におけるＳｉＣパワーＭＯＳＦＥＴでは、ゲート電極ＧＥに含有されているｎ型不純物の最大不純物濃度は、１０２０／ｃｍ３以上のオーダーであることから、ゲート電極ＧＥの低抵抗化を図ることができる。したがって、本実施の形態におけるＳｉＣパワーＭＯＳＦＥＴによれば、ゲート電極ＧＥの側壁に形成されている絶縁膜ＯＸＦに導入されているｎ型不純物（リン）の不純物濃度が、ゲート電極ＧＥに含有されているｎ型不純物（リン）の最大不純物濃度の１／１００以下であるという特徴点によって、ゲート電極ＧＥの低抵抗化を確保しながら、ゲート電極ＧＥの端部におけるリーク電流の低減を図ることができる。すなわち、本実施の形態における特徴点は、ゲート電極ＧＥにおける低抵抗化とゲート電極ＧＥの端部におけるリーク電流の低減とを両立できる点で優れた技術的思想であることがわかる。このように、本実施の形態における構造上の特徴点によれば、電力変換装置の信頼性向上と性能向上とを両立できる点で大きな有用性を有する。
【００６５】
＜ＳｉＣパワーＭＯＳＦＥＴの製造方法＞
本実施の形態におけるＳｉＣパワーＭＯＳＦＥＴは、上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
【００６６】
まず、図１４に示すように、ｎ＋型の４Ｈ−ＳｉＣ基板を主成分とする基板１Ｓを用意する。基板１Ｓには、ｎ型不純物が導入されている、このｎ型不純物は、例えば、窒素（Ｎ）であり、このｎ型不純物の不純物濃度は、例えば１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲である。また、ｎ＋型のＳｉＣ基板からなる基板１Ｓは、Ｓｉ面とＣ面との両面を有するが、基板１Ｓの表面はＳｉ面またはＣ面のどちらであってもよい。
【００６７】
次に、基板１Ｓの表面（第１主面）にエピタキシャル成長法により炭化珪素を主成分とするｎ−型のエピタキシャル層ＥＰＩを形成する。このとき、エピタキシャル成長法に替えて、イオン注入法によりｎ−型のエピタキシャル層ＥＰＩを形成してもよい。ｎ−型のエピタキシャル層ＥＰＩには、基板１Ｓの不純物濃度よりも低いｎ型不純物が導入されている。ｎ−型のエピタキシャル層ＥＰＩの不純物濃度は、ＳｉＣパワーＭＯＳＦＥＴの素子定格に依存するが、例えば、１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３の範囲である。また、ｎ−型のエピタキシャル層ＥＰＩの厚さは、例えば、５μｍ〜２０μｍである。
【００６８】
続いて、ｎ−型のエピタキシャル層ＥＰＩの表面上に第１レジストパターンを形成する。そして、第１レジストパターンをマスクとして、ｎ−型のエピタキシャル層ＥＰＩにｐ型不純物、例えば、アルミニウム原子（Ａｌ）をイオン注入することにより、ｎ−型のエピタキシャル層ＥＰＩ内にｐ型のウェル領域ＷＬを形成する。ｐ型のウェル領域ＷＬのエピタキシャル層ＥＰＩの表面からの深さは、例えば、０．５μｍ〜２．０μｍ程度である。また、ｐ型のウェル領域ＷＬの不純物濃度は、例えば、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３の範囲である。次に、第１レジストパターンを除去した後、ｎ−型のエピタキシャル層ＥＰＩの表面上に第２レジストパターンを形成する。続いて、第２レジストパターンをマスクとして、ｐ型のウェル領域ＷＬにｎ型不純物、例えば、窒素原子（Ｎ）またはリン原子（Ｐ）をイオン注入することにより、ｐ型のウェル領域ＷＬ内にｎ＋型のソース領域ＳＲを形成する。ｎ＋型のソース領域ＳＲのエピタキシャル層ＥＰＩの表面からの深さは、例えば、０．１μｍ〜０．４μｍ程度である。
【００６９】
ｐ型のウェル領域ＷＬにイオン注入されるｎ型不純物として、窒素原子（Ｎ）またはリン原子（Ｐ）を例示したが、ｎ＋型のソース領域ＳＲのエピタキシャル層ＥＰＩの表面からの深さを浅くするために、浅い接合を形成することが容易であるｎ型不純物であればよい。例えば、窒素分子（Ｎ２）、フッ化窒素（ＮＦ）、二フッ化窒素（ＮＦ２）、三フッ化窒素（ＮＦ３）、リン分子（Ｐ２）、ホスフィン（ＰＨ３）、フッ化リン（ＰＦ）、二フッ化リン（ＰＦ２）、または三フッ化リン（ＰＦ３）、あるいは、上述したガス種の混合ガスを用いてもよい。なお、ｎ＋型のソース領域ＳＲの不純物濃度は、例えば、１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３の範囲である。
【００７０】
続いて、第２レジストパターンを除去した後、ｎ−型のエピタキシャル層ＥＰＩの表面上に第３レジストパターンを形成する。第３レジストパターンには、続く工程においてｐ＋＋型のボディコンタクト領域ＢＣが形成される領域のみに開口領域が設けられている。そして、第３レジストパターンをマスクとして、ｐ型のウェル領域ＷＬにｐ型不純物、例えば、アルミニウム原子（Ａｌ）をイオン注入することにより、ｐ型のウェル領域ＷＬ内にｐ＋＋型のボディコンタクト領域ＢＣを形成する。
【００７１】
ｐ＋＋型のボディコンタクト領域ＢＣのエピタキシャル層ＥＰＩの表面からの深さは、例えば、０．０５〜μｍ０．２μｍ程度である。ｐ＋＋型のボディコンタクト領域ＢＣの不純物濃度は、例えば、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３の範囲である。
【００７２】
次に、第３レジストパターンを除去した後、ｎ−型のエピタキシャル層ＥＰＩの表面にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、基板１Ｓを熱酸化することで形成された酸化珪素膜（ＳｉＯ２膜）、もしくは、熱ＣＶＤ（Chemical Vapor Deposition）法により形成された酸化珪素膜、または、窒化珪素膜（ＳｉＮ膜）、酸窒化珪素膜（ＳｉＯＮ膜）からなる。ゲート絶縁膜ＧＯＸの厚さは、例えば、０．０１μｍ〜０．１０μｍ程度である。
【００７３】
その後、図１５に示すように、ゲート絶縁膜ＧＯＸ上に、導電型不純物が導入されていないノンドープのポリシリコン膜ＰＦを形成する。ポリシリコン膜ＰＦは、多結晶状態でＣＶＤ法により成膜するか、もしくは、アモルファス状態でＣＶＤ法により成膜し、この膜を７００〜９００℃程度の温度でアニールして結晶化させることで形成する。
【００７４】
次に、図１６に示すように、ポリシリコン膜ＰＦ上に第４レジストパターンを形成する。そして、第４レジストパターンをマスクとして、ポリシリコン膜ＰＦをドライエッチング法により加工することで、ポリシリコン膜ＰＦからなるゲート電極ＧＥを形成する。
【００７５】
続いて、図１７に示すように、例えば、基板１Ｓを１０００℃程度で加熱する熱酸化法により、ポリシリコン膜からなるゲート電極ＧＥの表面に酸化シリコン膜からなる絶縁膜ＯＸＦを形成する。そして、図１８に示すように、ゲート電極ＧＥの端部とゲート電極ＧＥの側壁に形成された絶縁膜ＯＸＦとを覆い、かつ、ゲート電極ＧＥの上部に形成された絶縁膜ＯＸＦの一部領域を開口する開口部ＯＰを有するレジストパターンＰＲを形成する。その後，レジストパターンＰＲをマスクとしたイオン注入法により、ゲート電極ＧＥの内部にｎ型不純物（リン）を導入する。その後、基板１Ｓを８００℃程度に加熱することにより、ゲート電極ＧＥに導入したｎ型不純物（リン）の活性化を行なう。
【００７６】
その後、図１９に示すように、レジストパターンＰＲを除去した後、ゲート絶縁膜ＧＯＸおよび絶縁膜ＯＸＦを覆うように、ｎ−型のエピタキシャル層ＥＰＩの表面上に、例えば、プラズマＣＶＤ法により、酸化シリコン膜からなる層間絶縁膜ＩＬを形成する。
【００７７】
続いて、図２０に示すように、層間絶縁膜ＩＬ上に第５レジストパターンを形成する。そして、第５レジストパターンをマスクとして、層間絶縁膜ＩＬおよびゲート絶縁膜ＧＯＸをドライエッチング法により加工して、ｎ＋型のソース領域ＳＲの一部およびｐ＋＋型のボディコンタクト領域ＢＣに達するコンタクトホールＣＮＴを形成する。
【００７８】
次に、図２１に示すように、第５レジストパターンを除去した後、コンタクトホールＣＮＴの底面に露出しているｎ＋型のソース領域ＳＲの一部およびｐ＋＋型のボディコンタクト領域ＢＣのそれぞれの表面に金属シリサイド層ＳＬを形成する。
【００７９】
金属シリサイド層ＳＬを形成する工程では、まず、図示は省略するが、ｎ−型のエピタキシャル層ＥＰＩの表面上に層間絶縁膜ＩＬおよびコンタクトホールＣＮＴの内部（側面および底面）を覆うように、例えば、スパッタリング法により、例えば、ニッケル膜（Ｎｉ膜）からなる第１金属膜を堆積する。この第１金属膜の厚さは、例えば０．０５μｍ程度である。その後、５００〜９００℃の熱処理を施すことにより、コンタクトホールＣＮＴの底面において、第１金属膜とｎ−型のエピタキシャル層ＥＰＩとを反応させて、例えば、ニッケルシリサイド層（ＮｉＳｉ層）からなる金属シリサイド層ＳＬをコンタクトホールＣＮＴの底面に露出しているｎ＋型のソース領域ＳＲの一部およびｐ＋＋型のボディコンタクト領域ＢＣのそれぞれの表面に形成する。そして、未反応の第１金属膜をウェットエッチング法により除去する。ウェットエッチング法には、例えば硫酸過水が用いられる。
【００８０】
続いて、図示は省略するが、基板１Ｓの裏面に、例えば、スパッタリング法により第２金属膜を堆積する。この第２金属膜の厚さは、例えば、０．１μｍ程度である。
【００８１】
そして、図１３に示すように、８００〜１２００℃の熱処理を施すことにより、第２金属膜と基板１Ｓとを反応させて、基板１Ｓの裏面側に裏面シリサイド層ＢＳＬを形成する。その後、裏面シリサイド層ＢＳＬを覆うように、裏面電極ＢＥ（ドレイン電極）を形成する。裏面電極ＢＥの厚さは、例えば、０．４μｍ程度である。
【００８２】
次に、図示は省略するが、レジストパターンをマスクとしたドライエッチング法により層間絶縁膜ＩＬを加工して、ゲート電極ＧＥに達する開口部を形成する。
【００８３】
そして、図１３に示すように、ｎ＋型のソース領域ＳＲの一部およびｐ＋＋型のボディコンタクト領域ＢＣのそれぞれの表面に形成された金属シリサイド層ＳＬに達するコンタクトホールＣＮＴ、ならびに、ゲート電極ＧＥに達する開口部（図示は省略）の内部を含む層間絶縁膜ＩＬ上に第３金属膜を堆積する。この第３金属膜は、例えばチタン膜（Ｔｉ膜）と窒化チタン膜（ＴｉＮ膜）とアルミニウム膜（Ａｌ膜）との積層膜から構成される。アルミニウム膜の厚さは、例えば、２．０μｍ以上が望ましい。続いて、第３金属膜を加工することにより、金属シリサイド層ＳＬを介してｎ＋型のソース領域ＳＲの一部と電気的に接続するソース電極ＳＥ、およびゲート電極ＧＥと電気的に接続するゲート電極用配線（図示は省略）を形成する。その後、ゲート電極ＧＥ、ソース電極ＳＥ、および、裏面電極ＢＥ（ドレイン電極）にそれぞれ外部配線が電気的に接続される。以上のようにして、本実施の形態におけるＳｉＣパワーＭＩＯＳＦＥＴを製造することができる。
【００８４】
＜実施の形態における製法上の特徴＞
続いて、本実施の形態における製法上の特徴点について説明する。本実施の形態における製法上の第１特徴点は、例えば、図１７において、熱酸化法を使用することにより、ゲート電極ＧＥを構成するｎ型不純物が導入されていないノンドープのポリシリコン膜の表面に、酸化シリコン膜からなる絶縁膜ＯＸＦを形成する点にある。これにより、本実施の形態では、ノンドープのポリシリコン膜を使用しているため、熱酸化法で形成される絶縁膜ＯＸＦの内部にｎ型不純物が導入されることはない。これにより、本実施の形態における製法上の第１特徴点によれば、ゲート電極ＧＥの端部におけるリーク電流の増加の原因となる絶縁膜ＯＸＦへの高濃度のｎ型不純物の混入を防止できる。
【００８５】
例えば、図１５において、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦを形成する際に、ｎ型不純物を導入したポリシリコン膜ＰＦを形成することも考えられる。この場合、図１６に示すゲート電極ＧＥには、既に、この高濃度の不純物濃度でｎ型不純物が導入されている。このため、ゲート電極ＧＥの内部にｎ型不純物を導入する工程を新たに追加することなく、ゲート電極ＧＥの内部に高濃度の不純物濃度でｎ型不純物を導入することができ、これによって、ゲート電極ＧＥの低抵抗化を図ることができる。ただし、この場合、ゲート電極ＧＥの側壁に絶縁膜ＯＸＦを形成する際に実施される高温の熱処理で、ゲート電極ＧＥの内部に導入されているｎ型不純物が、絶縁膜ＯＸＦの内部にまで拡散してしまう。この結果、絶縁膜ＯＸＦの内部に高濃度のｎ型不純物が導入されることになり、これによって、ゲート電極ＧＥの端部におけるリーク電流の増加が顕在化してしまう。
【００８６】
これに対し、本実施の形態では、図１５において、予めｎ型不純物が導入されたポリシリコン膜ＰＦを形成するのではなく、ｎ型不純物の導入されていないノンドープのポリシリコン膜ＰＦを形成している。そして、本実施の形態では、熱酸化法による高温の熱処理によって、このノンドープのポリシリコン膜ＰＦの表面に酸化シリコン膜からなる絶縁膜ＯＸＦを形成している。この場合、そもそも、ノンドープのポリシリコン膜ＰＦの内部には、ｎ型不純物が導入されていないため、その後の高温の熱処理によっても、ポリシリコン膜ＰＦからｎ型不純物が拡散して絶縁膜ＯＸＦの内部にまでｎ型不純物が導入されることを効果的に抑制することができる。この結果、本実施の形態では、ゲート電極ＧＥの端部におけるリーク電流の増加の原因となる絶縁膜ＯＸＦへの高濃度のｎ型不純物の混入を防止できる。ただし、この場合、ゲート電極ＧＥには、ｎ型不純物が導入されていないため、現状のままでは、ゲート電極ＧＥの抵抗が高抵抗となってしまう。そこで、本実施の形態では、ポリシリコン膜の成膜工程とは別のイオン注入工程で、ゲート電極ＧＥの内部に高濃度の不純物濃度でｎ型不純物を導入している。このとき、ゲート電極ＧＥの全体にｎ型不純物を導入すると、その後のｎ型不純物を活性化するための熱処理で、ゲート電極ＧＥからゲート電極ＧＥの側壁に形成されている絶縁膜ＯＸＦの内部にｎ型不純物が拡散しやすくなり、これによって、絶縁膜ＯＸＦの内部に高濃度の不純物濃度でｎ型不純物が混入してしまうことになる。このことから、本実施の形態では、絶縁膜ＯＸＦの内部にｎ型不純物が混入することを抑制する工夫を施しており、この工夫点が本実施の形態における製法上の第２特徴点である。以下では、本実施の形態における製法上の第２特徴点について説明することにする。
【００８７】
本実施の形態における製法上の第２特徴点は、例えば、図１８に示すように、ゲート電極ＧＥの端部とゲート電極ＧＥの側壁に形成された絶縁膜ＯＸＦとを覆い、かつ、ゲート電極ＧＥの上部に形成された絶縁膜ＯＸＦの一部領域を開口する開口部ＯＰを有するマスク（レジストパターンＰＲ）を使用したイオン注入法により、ゲート電極ＧＥの内部にｎ型不純物を導入する点にある。これにより、本実施の形態によれば、ゲート電極ＧＥのうちｎ型不純物が導入される部位と、ゲート電極ＧＥの側壁に形成された絶縁膜ＯＸＦとが離間していることから、イオン注入工程において、絶縁膜ＯＸＦの内部にｎ型不純物が導入されてしまうことを抑制することができる。そして、ゲート電極ＧＥのうちｎ型不純物が導入される部位と、ゲート電極ＧＥの側壁に形成された絶縁膜ＯＸＦとが離間していることから、イオン注入工程後に実施されるｎ型不純物を活性化させるための熱処理によるｎ型不純物の拡散が生じても、ゲート電極ＧＥの側壁に形成された絶縁膜ＯＸＦへの高濃度の不純物濃度でのｎ型不純物の混入が抑制される。したがって、本実施の形態における製法上の第２特徴点によれば、ゲート電極ＧＥの側壁に形成された絶縁膜ＯＸＦに導入されるｎ型不純物の不純物濃度を、ゲート電極ＧＥに含まれるｎ型不純物の最大不純物濃度の１／１００以下にすることができる。この結果、本実施の形態における製法上の第２特徴点によれば、ゲート電極ＧＥの低抵抗化を実現するために充分な不純物濃度でｎ型不純物をゲート電極ＧＥの内部に導入することができる一方で、ゲート電極ＧＥの側壁に形成されている絶縁膜ＯＸＦへの高濃度の不純物濃度でのｎ型不純物の混入を抑制することができる。したがって、本実施の形態によれば、ゲート電極ＧＥの低抵抗化と、ゲート電極ＧＥの端部におけるリーク電流の抑制とを両立することができる。これにより、本実施の形態によれば、半導体装置の性能向上を図りながら、半導体装置の信頼性向上を図ることができるという顕著な効果を得ることができる。
【００８８】
＜変形例１＞
前記実施の形態では、例えば、図１８に示すように、ゲート電極ＧＥの端部とゲート電極ＧＥの側壁に形成された絶縁膜ＯＸＦとを覆い、かつ、ゲート電極ＧＥの上部に形成された絶縁膜ＯＸＦの一部領域を開口する開口部ＯＰを有するマスクとして、レジストパターンＰＲを使用する例について説明した。ただし、前記実施の形態における技術的思想は、これに限らず、例えば、図２２に示すように、ゲート電極ＧＥの端部とゲート電極ＧＥの側壁に形成された絶縁膜ＯＸＦとを覆い、かつ、ゲート電極ＧＥの上面の一部領域を開口する開口部ＯＰを有するマスクとして、酸化シリコン膜からなるハードマスクＨＭを使用してもよい。この場合、開口部ＯＰから露出する絶縁膜ＯＸＦは、ハードマスクＨＭと同じ酸化シリコン膜から形成されているため、図２２に示すように、ハードマスクＨＭに開口部ＯＰを形成する際、開口部ＯＰの底面から露出する絶縁膜ＯＸＦも除去される。
【００８９】
＜変形例２＞
前記変形例１では、ハードマスクＨＭを使用したイオン注入法によって、ゲート電極ＧＥの内部にｎ型不純物を導入する例について説明した。ただし、前記実施の形態における技術的思想は、これに限らず、例えば、図２３に示すように、開口部ＯＰを有するハードマスクＨＭを形成した後、ハードマスクＨＭから露出するゲート電極ＧＥに、ｎ型不純物純物を含有する膜であるＰＳＧ膜を接触させ、その後、例えば、熱処理を施すことにより、ＢＰＳＧ膜からｎ型不純物をゲート電極の内部に拡散させるようにしてもよい。この場合の熱処理は、イオン注入後に実施される活性化アニールに比べて低温である。このため、ゲート電極ＧＥの側壁に形成されている絶縁膜ＯＸＦにまでリン（Ｐ）が拡散することを抑制することができる点で有用である。
【００９０】
＜変形例３＞
前記実施の形態では、例えば、図１５〜図１７に示すように、ｎ型不純物が導入されていないノンドープのポリシリコン膜ＰＦを加工してゲート電極ＧＥを形成した後、ノンドープのポリシリコン膜ＰＦからなるゲート電極ＧＥの表面に絶縁膜ＯＸＦを形成する例について説明した。ただし、前記実施の形態における技術的思想は、これに限らず、例えば、ｎ型不純物が低濃度の不純物濃度で導入されているポリシリコン膜ＰＦを加工してゲート電極ＧＥを形成した後、ゲート電極ＧＥの表面に絶縁膜ＯＸＦを形成するようにしてもよい。この場合においても、ノンドープのポリシリコン膜ＰＦを使用する場合には及ばないが、ｎ型不純物が高濃度の不純物濃度で導入されているポリシリコン膜ＰＦを使用する場合に比べて、絶縁膜ＯＸＦへのｎ型不純物の混入を抑制することができる。
【００９１】
ノンドープのポリシリコン膜ＰＦを使用する場合には、熱酸化法によるゲート電極ＧＥの表面への絶縁膜ＯＸＦの形成レートが小さくなるのに対し、ｎ型不純物が低濃度の不純物濃度で導入されているポリシリコン膜ＰＦを使用する場合には、熱酸化法によるゲート電極ＧＥの表面への絶縁膜ＯＸＦの形成レートを大きくすることができる。ただし、本変形例３の場合には、その後、例えば、図１８に示す工程を追加して、ゲート電極ＧＥの低抵抗化を図るため、ゲート電極ＧＥの内部にｎ型不純物を導入する必要がある。
【００９２】
＜変形例４＞
さらに、前記実施の形態におけるＳｉＣパワーＭＯＳＦＥＴの構造に加えて、ゲート電極ＧＥの角部をラウンド形状にするように構成してもよい。これにより、ゲート電極ＧＥの端部における電界集中を緩和することができる。このことから、本変形例４によれば、ゲート電極ＧＥの側壁に形成された絶縁膜ＯＸＦに導入されるｎ型不純物の不純物濃度を、ゲート電極ＧＥに含まれるｎ型不純物の最大不純物濃度の１／１００以下にする構成と、ゲート電極ＧＥの角部をラウンド形状にする構成との相乗効果によって、ゲート電極ＧＥの端部におけるリーク電流の増加を抑制することができる。
【００９３】
＜変形例５＞
前記実施の形態では、ｎ型不純物の一例として、リン（Ｐ）を取り上げて、前記実施の形態における技術的思想を説明したが、前記実施の形態における技術的思想は、これに限らず、ｎ型不純物にも幅広く適用することができる。例えば、リン以外のｎ型不純物としては、砒素（Ａｓ）を挙げることができる。特に、砒素は、リンに比べて重いため、拡散しにくいことから、前記実施の形態における技術的思想を適用すると、絶縁膜ＯＸＦに混入するｎ型不純物（砒素）の不純物濃度をさらに低くすることができる。つまり、ｎ型不純物として砒素を採用することは、ゲート電極ＧＥの側壁に形成される絶縁膜ＯＸＦに混入するｎ型不純物の量を低減して、ゲート電極ＧＥの端部におけるリーク電流の発生を抑制する観点から有用である。
【００９４】
＜変形例６＞
前記実施の形態では、ＳｉＣパワーＭＯＳＦＥＴのゲート電極ＧＥにリンに代表されるｎ型不純物を導入する形態について説明したが、前記実施の形態における技術的思想は、これに限らず、ＳｉＣパワーＭＯＳＦＥＴのゲート電極ＧＥにボロン（Ｂ）に代表されるｐ型不純物を導入する形態にも適用することができる。
【００９５】
特に、ｎチャネル型のＳｉＣパワーＭＯＳＦＥＴにおいては、ゲート電極ＧＥにｐ型不純物を導入することにより、しきい値電圧を上昇させることができる。このことは、「誤点孤」を抑制できることを意味する。なぜなら、例えば、図５からもわかるように、容量カップリングによって、オフすべきＳｉＣパワートランジスタのゲート電圧Ｖ２がしきい値電圧を超えると「誤点孤」が生じることから、しきい値電圧が高ければ、オフすべきＳｉＣパワートランジスタのゲート電圧Ｖ２がしきい値電圧を超えにくくなるからである。
【００９６】
そして、ｎチャネル型のＳｉＣパワーＭＯＳＦＥＴにおいて、ゲート電極ＧＥにｐ型不純物を導入する構成では、ゲート電極ＧＥに負電圧を印加すると、ゲート電極ＧＥとゲート絶縁膜ＧＯＸとの界面近傍のゲート電極ＧＥに空乏層が形成される。この空乏層は、絶縁層として機能することを考慮すると、ゲート電極ＧＥの端部において、実質的に、ゲート絶縁膜ＧＯＸの厚さが厚くなることになる。このことは、ゲート電極ＧＥの端部における電界強度が緩和されることを意味する。この結果、本変形例６の構成では、ゲート電極ＧＥに負電圧を印加した場合において、ゲート電極ＧＥの端部におけるリーク電流の増加を抑制することができるのである。
【００９７】
一方、ｎチャネル型のＳｉＣパワーＭＯＳＦＥＴにおいて、ゲート電極ＧＥにｐ型不純物を導入する構成では、ゲート電極ＧＥに正電圧を印加する場合に、ゲート電極ＧＥに空乏層ができないことから、ゲート電極ＧＥに負電圧を印加する場合のように、実質的なゲート絶縁膜ＧＯＸの厚膜化によるリーク電流の低減効果は得られないと考えられる。その上、前記実施の形態からの類推により、ゲート電極ＧＥの側壁に形成されている絶縁膜ＯＸＦに混入するｐ型不純物によって、ゲート電極ＧＥの端部におけるリーク電流の増加が懸念される。
【００９８】
この点に関し、「＜＜本発明者が見出した新たな知見＞＞」の欄で説明した第１メカニズムについては、以下に示すことが推察される。すなわち、ｎ型不純物の準位（ドナー準位）よりもｐ型不純物の準位（アクセプタ準位）は、エネルギー準位の低い位置にある。このことは、絶縁膜ＯＸＦのバンドギャップ内において、ｎ型不純物に起因するトラップ準位よりもエネルギー準位の低い位置にｐ型不純物に起因するトラップ準位が形成されることを意味する。そして、このことは、絶縁膜ＯＸＦにｐ型不純物が混入されている構成の方が、絶縁膜ＯＸＦにｎ型不純物が混入されている構成よりも、トラップ準位を介した価電子帯から伝導帯への電子の励起が起こりにくくなることを意味する。したがって、上述した第１メカニズムによるリーク電流の増加は、絶縁膜ＯＸＦにｎ型不純物が混入される構成よりも、絶縁膜ＯＸＦにｐ型不純物が混入される構成の方が顕在化しにくくなると考えられる。
【００９９】
さらに、「＜＜本発明者が見出した新たな知見＞＞」の欄で説明した第１メカニズムについては、以下に示すことが推察される。すなわち、ｎ型不純物は正電荷を有し、かつ、ゲート電極ＧＥには負電圧が印加されることにより電子が蓄積されていることから、ゲート電極ＧＥと絶縁膜ＯＸＦとの界面には、例えば、図１１に示すゲート絶縁膜と同様に急峻なポテンシャル障壁が生じることになる。このような急峻なポテンシャル障壁では、例えば、図１１に示すように、ポテンシャル障壁の幅「Ｌ２」が小さくなることから、ＦＮトンネル電流が流れやすくなり、このＦＮトンネル電流がリーク電流となるのである。
【０１００】
これに対し、ｎ型不純物とは異なり、ｐ型不純物は負電荷を有することから、ゲート電極ＧＥと絶縁膜ＯＸＦとの界面に形成されるポテンシャル障壁の傾斜は逆に緩やかになる。そして、ゲート電極ＧＥには正電圧が印加されることにより電子が蓄積されていないことから、ＦＮトンネル電流は流れにくくなる。
【０１０１】
以上のことから、上述した第１メカニズムおよび第２メカニズムに起因するリーク電流の増加は、絶縁膜ＯＸＦにｎ型不純物が混入される構成よりも、絶縁膜ＯＸＦにｐ型不純物が混入される構成では顕在化しにくくなる。したがって、例えば、絶縁膜ＯＸＦにｐ型不純物が混入される本変形例６の構成において、絶縁膜ＯＸＦに含まれるｐ型不純物の不純物濃度は、ゲート電極ＧＥに含まれるｐ型不純物の最大不純物濃度の１／１０以下であるという構成においても、充分に、ゲート電極ＧＥの端部におけるリーク電流の増加を抑制することができる。
【０１０２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１０３】
（付記１）
炭化珪素を主成分とするエピタキシャル層上に形成されたパワートランジスタを含み、
前記パワートランジスタは、
前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、かつ、ｐ型不純物を含有するゲート電極と、
前記ゲート電極の側壁に形成された第１絶縁膜と、
前記ゲート電極および前記第１絶縁膜を覆うように形成された第２絶縁膜と、
を備え、
前記第１絶縁膜の密度は、前記第２絶縁膜の密度よりも高く、
前記第１絶縁膜は、前記ゲート電極に含まれる前記ｐ型不純物の最大不純物濃度の１／１０以下の不純物濃度でｐ型不純物を含有する、半導体装置。
【０１０４】
（付記２）
付記１に記載の半導体装置において、
前記ｐ型不純物は、ボロンである、半導体装置。
【符号の説明】
【０１０５】
ＥＰＩ  エピタキシャル層
ＧＥ  ゲート電極
ＧＯＸ  ゲート絶縁膜
ＩＬ  層間絶縁膜
ＯＸＦ  絶縁膜
ＳＲ  ソース領域
【図１】
2019009357.tif 000003
【図２】
2019009357.tif 000004
【図３】
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【図４】
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【図５】
2019009357.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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