(57)【要約】【課題】作製工程における歩留まりが高く、電気的信頼性の高いＭＩＭ構造の薄膜キャパシタを有するキャパシタ内蔵ガラス基板、キャパシタ内蔵回路基板及びキャパシタ内蔵ガラス基板の製造方法を提供する。【解決手段】キャパシタ内蔵ガラス基板は、ガラス基板の一方の面および貫通孔に形成される下部電極層と、下部電極上に形成されている密着層と、密着層上に形成されている誘電体層と誘電体層上に形成されている上部電極からなり、密着層が導電性酸化物から成る。これによりＭＩＭキャパシタ構造を歩留まり良く形成でき、電気的信頼性の高いキャパシタ内蔵ガラス基板を得る事ができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
貫通孔を備えたガラス基板と、
前記ガラス基板の表裏面と前記貫通孔に形成した下部電極層と、
前記下部電極層上に形成した密着層と、
前記密着層上に形成した誘電体層と、
前記誘電体層上に形成した上部電極層とを、備え、
前記下部電極層および前記密着層と前記誘電体層と前記上部電極層とで、キャパシタを構成し、
前記密着層が導電性酸化物層から成る、
ことを特徴とするキャパシタ内蔵ガラス基板。
【請求項２】
前記導電性酸化物層がインジウムとスズの酸化物から成る、若しくはインジウムとスズの酸化物にその重量と同量以下の金属酸化物を含む化合物から成る、
ことを特徴とする請求項１に記載のキャパシタ内蔵ガラス基板。
【請求項３】
請求項１又は２に記載のキャパシタ内蔵ガラス基板を備え、前記下部電極層と、前記密着層と、前記誘電体層と、前記上部電極層をパターニングして成る、
ことを特徴とするキャパシタ内蔵回路基板。
【請求項４】
抵抗、インダクタ、キャパシタの少なくとも１つを実装して成る、
ことを特徴とする請求項３に記載のキャパシタ内蔵回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ内蔵ガラス基板，及びキャパシタ内蔵回路基板に関する。
【背景技術】
【０００２】
電子機器の高機能化及び小型化に伴って、半導体装置を構成する配線基板の高密度化の要求が高まっている。その中で、回路配線の微細化に合わせて、抵抗、キャパシタ、インダクタのような受動部品も更なる小型化が求められている。しかし、更なる電子機器の小型化要求が非常に高いレベルで求められており、これら受動部品の小型化と基板表面への高密度実装のみでは、もはや対応に限界がある。
【０００３】
そこでこのような問題を解決すべく、実装基板に受動素子を内蔵化する技術が提案されている（特許文献１）。例えば特許文献１の方法によれば、受動素子を印刷や真空成膜法などで形成することでセラミック多層基板内に内蔵し、小型化を可能としている。さらにセラミック多層基板内に形成することによって配線長を短くすることが可能となるので、高周波ノイズを軽減することが出来る。しかしながら、セラミック多層基板は一般的に製造コストが高いという問題がある。
【０００４】
一方、比較的安価な基板の材料としては、一般的にガラスエポキシ樹脂に代表される有機材料がある。このような従来の有機材料を用いたキャパシタ内蔵基板では、有機基板にキャビティーを設けチップコンデンサーを埋設する手法が行われている。この手法では、チップコンデンサーの占有体積が大きくなるために、配線引き回しに制約が生じるという問題がある。また、コア基板が有機基板である場合、チップコンデンサーの埋設により基板の平坦性が低下するという問題もある。さらにチップ部品との線熱膨張係数の差から、接続信頼性が低下する問題もある。
【０００５】
また、有機コア基板を用いて多層回路内にＭＩＭ構造（Ｍｅｔａｌ  ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）のキャパシタを内蔵する場合、有機コア基板が誘電体層と比較すると線熱膨張係数が大きいことが原因で、熱サイクルによって誘電体層が剥離する、あるいは誘電体層にクラックが生じる虞れがある。そのため、キャパシタのショートあるいはオープン不良の発生に起因する信頼性低下の問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１５１１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
これに対し、近年ガラスへの穴あけ技術の進歩により、例えば、３００μm厚のガラスに対して内径１００μm以下の小径貫通孔を１５０μmピッチ以下で形成できるようになってきている。このような加工技術の進歩により、ガラス材料を用いた電子回路基板が注目され始めている。
【０００８】
ガラス材料をコアに用いた回路基板（以下、ガラス回路基板という）は、ガラスの線熱膨張係数（ＣＴＥ）が２ｐｐｍ／Ｋ〜８ｐｐｍ／Ｋと小さくシリコンチップと整合するため実装信頼性が高く、さらに平坦性に優れるため高精度な実装が可能になる。加えて、ガラスは平坦性に優れるために微細配線形成性や、高速伝送性にも優れている。さらにガラスの透明性、化学的安定性、高弾性、かつ安価である特徴を生かした電子回路基板への応用が研究されており、半導体装置用インターポーザー、撮像素子用回路基板、通信機器用のＬＣ分波器（デュプレクサ）等の製品化が期待されている。これらガラスをコア基板とする電子回路には、デカップリングコンデンサーやＬＣ回路等を形成する必要性があることから、キャパシタを内蔵する要求が高まってきている。しかるに、ガラス基板に、どのようにして低コストで信頼性が高いキャパシタを内蔵するかという課題がある。
【０００９】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは作製工程における歩留まりが高く、電気的信頼性の高いキャパシタを有するキャパシタ内蔵ガラス基板およびキャパシタ内蔵回路基板を提供することにある。
【課題を解決するための手段】
【００１０】
本発明のキャパシタ内蔵ガラス基板は、
貫通孔を備えたガラス基板と、
前記ガラス基板の表裏面と前記貫通孔に形成した下部電極層と、
前記下部電極層上に形成した密着層と、
前記密着層上に形成した誘電体層と、
前記誘電体層上に形成した上部電極層とを、備え、
前記下部電極層および前記密着層と前記誘電体層と前記上部電極層とで、キャパシタを構成し、
前記密着層が導電性酸化物層から成る、ことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、作製工程における歩留まりが高く、電気的信頼性の高いキャパシタを有するキャパシタ内蔵ガラス基板およびキャパシタ内蔵回路基板を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係るキャパシタ内蔵ガラス基板の作製方法の一例を示す概略側面図である。
【図２】本発明の実施形態に係るキャパシタ内蔵ガラス基板の作製方法の一例を示す概略側面図である。
【図３】本実施形態におけるキャパシタ内蔵ガラス基板の応用例を示した概略側面図である。
【図４】本実施形態におけるキャパシタ内蔵ガラス基板の応用例を示した概略側面図である。
【発明を実施するための形態】
【００１３】
以下、本実施形態に係るキャパシタ内蔵ガラス回路基板について図１，図２を用いて詳細を説明する。
【００１４】
図１，図２は、本実施形態に係るガラス直上に、１層の配線層を形成してなるガラス基板の製造工程を示す概略側面図である。図３，図４は本実施形態におけるキャパシタ内蔵ガラス基板の応用例（キャパシタ内蔵回路基板）を示した図である。
【００１５】
なお、以下の説明において、同一要素又は同一機能を有する各部分には、同一符号を用いて、重複する説明は省略する。又、本明細書中、「上」とはガラス基板から遠ざかる方向をいい、「下」とはガラス基板に近づく方向をいう。
【００１６】
（キャパシタ内蔵ガラス基板の製造方法）
まず図１（ａ)に示すように、ガラス基板１００を準備する。ガラス基板１００は、光透過性を有する透明のガラス材料である。ガラスの成分またはガラスに含有される各成分の配合比率、更にガラスの製造方法は特に限定されない。例えば、ガラスとしては、無アルカリガラス、アルカリガラス、ホウ珪酸ガラス、石英ガラス、サファイアガラス、感光性ガラスなどが挙げられるが、ケイ酸塩を主成分とするいずれのガラス材料を用いてもよい。さらに、その他のいわゆるガラス材料を用いても良い。ただし、本実施形態にかかる半導体用途では、無アルカリガラスを用いるのが望ましい。
【００１７】
また、ガラス基板１００の厚みは１ｍｍ以下が好ましいが、ガラスの貫通孔形成プロセスの容易性や製造時のハンドリング性を考慮すれば、より好ましくは０．１ｍｍ以上、０．８ｍｍ以下である。
【００１８】
ガラス基板１００の製造方法としては、フロート法、ダウンドロー法、フュージョン法、アップドロー法、ロールアウト法などが挙げられるが、いずれの方法によって作製されたガラス材料を用いてもよく、特に限定されない。ガラスの線膨張係数は−１ｐｐｍ／Ｋ以上、１５．０ｐｐｍ／Ｋ以下とすることが望ましい。ガラスの線膨張係数が−1ｐｐｍ/Ｋ未満である場合、ガラス材料自体を選定することが困難となり安価に作成できなくなってしまう。一方、ガラスの線膨張係数が１５．０ｐｐｍ/Ｋを超えた場合、他層との熱膨張係数の差異が大きく信頼性が低下してしまい、また、本実施形態の基板にシリコンチップを実装する際に、シリコンチップとの接続信頼性の低下を招く。より好ましくはガラスの線膨張係数は０．５ｐｐｍ／Ｋ以上、８．０ｐｐｍ／Ｋ以下、更に好ましくは１．０ｐｐｍ／Ｋ以上、４．０ｐｐｍ／Ｋ以下である。
【００１９】
また、ガラス基板１００にはあらかじめ反射防止膜またはＩＲカットフィルター等の機能膜が形成されていてもよい。また、強度付与、帯電防止付与、着色、テクスチャー制御などの機能が付与されても良い。これら機能膜の例として、強度付与にはハードコート膜、帯電防止付与については、帯電防止膜、着色については、光学フィルター膜、テクスチャー制御においては、アンチグレア、光散乱膜などが挙げられるが、この限りではない。これら機能膜の形成方法としては、蒸着、スパッタリング法、ウエット方式などの成膜技術が用いられる。
【００２０】
続いて図１（ｂ）に示すように、ガラス基板１００に貫通孔１０１を形成する。貫通孔１０１の断面形状や径は特に限定されない。貫通孔の公知形成方法としては、レーザー加工、放電加工、感光性レジスト材料を用いる場合ではサンドブラスト加工、ドライエッチング、フッ化水素酸等によるケミカルエッチング加工が挙げられる。さらに感光性ガラスを用いてもガラスコアを作成することが可能である。好ましくはレーザー加工、放電加工が簡便でスループットが良いことから用いることが望ましい。用いることができるレーザーは、ＣＯ２レーザー、ＵＶレーザー、ピコ秒レーザー、フェムト秒レーザーなどから選択することができる。
【００２１】
続いて、図１（ｃ）に示すように、ガラス基板１００の表裏面および貫通孔１０１の側面に金属薄膜層１０２Ａを形成する。金属薄膜層１０２Ａはセミアディティブ工法における配線形成用において、電解めっきの給電層として作用する。ガラス基板１００上及び貫通孔１０１に設けられる金属薄膜層１０２Ａは、例えば、スパッタリング法、またはＣＶＤ法などにより形成され、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＺｎＯ、ＰＺＴ、ＴｉＮ、Ｃｕ３Ｎ４、Ｃｕ合金単体もしくは複数組み合わせたものを適用することができる。
本実施形態では、電気特性、製造の容易性の観点およびコスト面を考慮して、ガラスと密着が良好なチタン層、続いて銅層を順次スパッタリング法で形成する。ガラス基板上の回路形成用のチタンと銅層の合計の膜厚は、セミアディティブ法による微細な配線形成に有利なことから１μｍ以下とするのが望ましい。かかる膜厚を１μｍより厚くした場合、ピッチ３０μm以下の微細配線形成が困難であるからである。
【００２２】
ガラス基板１００上と、貫通孔１０１にチタン層及び銅層の金属薄膜層１０２Ａを形成した後に、無電解めっき層１０２Ｂを形成する。チタン層及び銅層のみである場合、貫通孔１０１の側面すべてに金属皮膜を形成することができない。本実施形態によれば、無電解めっき法によって貫通孔１０１内に金属層を増強することで、後に形成される貫通孔１０１の接続信頼性を向上させることが出来る。
【００２３】
無電解めっき層を形成する手法としては、無電解銅めっき、無電解ニッケルめっきが挙げられるが、ガラスあるいはチタン、銅層との密着性がよいことから無電解ニッケルめっきを行うと好ましい。ニッケルめっき層が厚い場合、微細な配線形成が困難となってしまうばかりでなく、膜応力増加による密着性低下してしまう。そのため、無電解ニッケルめっき厚は１μm以下が望ましい。また、より好ましくは、無電解ニッケルめっき厚は０．５μm以下であり、さらに好ましくは０．３μm以下である。また、無電解ニッケルめっき皮膜には還元剤に由来する共析物であるリンや、無電解ニッケルめっき液中に含まれる硫黄や鉛やビスマスなどが含まれていてもよい。
【００２４】
以上の工程を経て、貫通孔１０１が形成されたガラス基板上に、金属薄膜層１０２Ａと無電解めっき層１０２Ｂとを合わせたシード金属層１０２が形成された基板（図１（ｃ））が得られる。
【００２５】
続いて、図１（ｄ）に示すように、フォトレジストパターン１０３を形成する。フォトレジストパターンの形成方法について記載する。まずはシード金属層１０２上の全面にフォトレジスト層（不図示）を形成する。形成するフォトレジストはネガ型ドライフィルムレジスト、ネガ型液状レジスト、ポジ型液状レジストが挙げられるが、レジスト層形成が簡便でかつ安価であることから、ネガ型フォトレジストとすることが望ましい。
【００２６】
レジスト層形成方法であるが、例えばネガ型ドライフィルムレジストであればロールラミネート法、真空ラミネート法が挙げられる。液状ネガ型、あるいはポジ型レジストである場合はスリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。これらレジスト層の形成方法は特に限定されない。
【００２７】
続いて、フォトレジスト層に所望の回路パターンを公知のフォトリソグラフィー法によって形成する。レジストパターンは後の電解めっき層が形成される部分が露出するように位置合わせの上、露光、現像処理することによってパターニングする。レジスト層の厚みであるが、後工程の電解めっき厚にも依存するが、５μm以上、２５μm以下とすることが望ましい。レジスト層の厚みが５μmより薄い場合、導体回路層となる電解めっき層を５μm以上に増膜できなくなり、回路の接続信頼性が低下する可能性がある。一方、レジスト層の厚みが２５μmより厚くなる場合、ピッチ３０μm以下の微細配線を形成することが困難となる。こうして図１（ｄ）に示すように、フォトレジストパターン１０３が形成されたガラス基板を得る。
【００２８】
続いて、図１（ｅ）に示すように、電解めっき層１０４を電解めっき法により形成する。電解めっき法は電解ニッケルめっき、電解銅めっき電解、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきとすると、簡便で安価で、電気伝導性が良好であるので望ましい。電解銅めっきの厚みは３μm以上、３０μm以下とすることが望ましい。電解銅めっきの厚みが３μm未満の場合、後のエッチング処理によっては回路が消失してしまう危険性があり、さらに回路の接続信頼性、電気伝導性が低下する危険性がある。一方、電解銅めっき厚が３０μmを超えた場合、３０μm厚以上のレジスト層を形成する必要があり、製造コストがかかるとともに、さらにはレジスト解像性が低下することから、ピッチ３０μm以下の微細な配線形成が困難となってしまう。より好ましくは電解銅めっきの厚みは５μm以上、２５μm以下であり、さらに好ましくは１０μm以上、２０μm以下である。
【００２９】
続いて、図１（ｆ）に示すように、電解めっきにより配線形成した後に不要となったフォトレジストパターン１０３を除去し、シード金属層１０２を露出させる。レジスト除去方法は限定されないが、例えば、アルカリ水溶液によって剥離除去することが出来る。
【００３０】
続いて、図１（ｇ）に示すように、シード金属層１０２を除去し、回路を電気的に分断することによって、後述するように貫通孔が形成された際にガラス基板上に、シード金属層１０２と電解めっき層１０４とを合わせた下部電極層１０５を形成する。シード金属層１０２の除去方法は特に限定されることはないが、無電解Ｎｉ層、銅層、チタン層を順次化学エッチングにより除去する方法を用いることが出来る。エッチング液の種類は除去する金属種により適宜選択され、特に限定されない。
【００３１】
続いて、本実施形態におけるＭＩＭ(Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ)キャパシタの製造方法を、図１（ｇ）の矢印Ａで示す枠で囲った部分の拡大図としての図２を用いて説明する。図２では、本実施形態の一部代表する説明図としてガラス基板上に形成された銅回路上へのＭＩＭキャパシタ形成の一例を記載してあるが、本実施形態ではガラス回路基板の直上にＭＩＭキャパシタを作成することに限定されない。すなわち電子回路が形成されたガラス回路基板上に絶縁樹脂層を形成した後に、回路形成を繰り返すことで多層回路としてもよく、多層回路中の任意配線層上にＭＩＭキャパシタを形成してもよい。
【００３２】
図２（ａ）に一部を示すように、下部電極層１０５を形成した後、続いて図２（ｂ）に記載するように下部電極層１０５上の全面に渡り、密着層１１０、誘電体層１１１、金属薄膜層１０２Ａ’を順次堆積形成する。上記層の成膜方法としては、真空蒸着法、スパッタリング法、イオンプレーティング法、ＭＢＥ法、レーザーアブレーション法、ＦＦ２３ＶＤ法が挙げられるが、特に限定されない。
【００３３】
本実施形態における密着層１１０は、誘電体層１１１と下部電極層１０５の密着性を向上させる層であり、絶縁物ではない導電性酸化物を用いて形成する。導電性酸化物を用いる理由は、誘電体層１１１と下部電極層１０５の密着性が、既存技術で多く用いられている金属膜に比べより高まるからである。更に、密着層が導電性を持つことによって、ＭＩＭキャパシタの誘電体層１１１のみの比誘電率でキャパシタの静電容量を規定できる為、金属絶縁物の密着層よりも構造として簡易なキャパシタを形成できる点でも、従来のＭＩＭキャパシタより優れる。
【００３４】
ここで、導電性酸化物層としては、インジウムとスズの酸化物（ＩＴＯ）,酸化亜鉛（ＺｎＯ）,インジウムとセリウムの酸化物（ＩＣＯ）、又は、これら及びこれらの重量と同量以下の金属酸化物を含む化合物が挙げられる。またそれらを複数組み合わせたものや、Ｓｎをドープしたものであってもよい。本実施形態では電気伝導性、製造の容易性の観点およびコスト面を考慮してＩＴＯ層を選択するが、これに限定されない。密着層の厚みは特に規定されないが、１０ｎｍ以上、１μm以下とすることが望ましい。密着層の厚みが１０nm未満である場合、密着強度が不十分となる可能性がある。一方、密着層の厚みが１μmを超える場合、成膜時間がかかりすぎて量産性に欠けるばかりでなく、不要部分を除去する工程でさらに時間がかかってしまう。より好ましくは密着層の厚みは１０ｎｍ以上、５００ｎｍ以下である。
【００３５】
本実施形態における図２（ｂ）記載の誘電体層１１１は、絶縁性、比誘電率の観点からアルミナ、シリカ、シリコンナイトライド、タンタルオキサイド、酸化チタン、チタン酸カルシウム、チタン酸バリウム、チタン酸ストロンチウムから選択することが出来る。これら誘電体層の厚みは１０ｎｍ以上、５μｍ以下とすることが望ましい。誘電体層の厚みが１０ｎｍ未満である場合、絶縁性を保つことが出来ずにキャパシタとしての機能が発現しない。また、誘電体層の厚みが５μｍを超える場合、成膜時間がかかりすぎて量産性に欠けるばかりでなく、不要部分を除去する工程でさらに時間がかかってしまう。より好ましくは誘電体層の厚みは５０ｎｍ以上、１μｍ以下である。
【００３６】
誘電体層１１１の上面に形成する金属薄膜層１０２Ａ’は、ガラス基板１００上に形成した金属薄膜層１０２Ａと同じ層構成を用いてよく、金属薄膜層１０２Ａと同様にセミアディティブ工法における配線形成用において、電解めっきの給電層として作用する。誘電体層１１１上に設けられる金属薄膜層１０２Ａ’は、例えば、スパッタリング法、またはＣＶＤ法などにより形成され、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＺｎＯ、ＰＺＴ、ＴｉＮ、Ｃｕ３Ｎ４、Ｃｕ合金単体もしくは複数組み合わせたものを適用することができる。
【００３７】
本実施形態では、電気特性、製造の容易性の観点およびコスト面を考慮して、ガラスと密着が良好なチタン層、続いて銅層を順次スパッタリング法で形成する。ガラス基板上の回路形成用のチタンと銅層の合計の膜厚は、セミアディティブ法による微細な配線形成に有利なことから１μｍ以下とするのが望ましい。
【００３８】
続いて、図２（ｃ）に記載するように、フォトレジストパターン１０３を形成する。フォトレジストパターン１０３の形成は、前記と同方法で行ってもよい。この場合、フォトレジストパターン１０３は下部電極層１０５の内側まで形成する。
【００３９】
続いて、図２（ｄ）で金属薄膜層１０２Ａ’を用いて、電解めっき法によって上部電極層１１２を形成する。電解めっき法は電解ニッケルめっき、電解銅めっき電解、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきとすると、簡便で安価で、電気伝導性が良好であるから望ましい。
【００４０】
電解銅めっきの厚みは３μｍ以上、３０μｍ以下とすることが望ましい。電解銅めっきの厚みが３μｍ未満の場合、後のエッチング処理によっては回路が消失してしまう危険性があるとともに、さらに回路の接続信頼性、電気伝導性が低下する危険性がある。一方、電解銅めっき厚が３０μｍを超える場合、３０μｍ厚以上のレジスト層を形成する必要があり、製造コストがかかるとともに、さらにはレジスト解像性が低下することから、ピッチ３０μｍ以下の微細な配線形成が困難となってしまう。より好ましくは電解銅めっきの厚みが５μｍ以上、２５μｍ以下であり、さらに望ましくは１０μｍ以上、２０μｍ以下である。上述したように、フォトレジストパターン１０３は誘電体層１１１の内側まで形成されているため、上部電極層１１２は誘電体層１１１の内側（下部電極層１０５の真上）にのみ形成される。
【００４１】
続いて、図２（ｅ）で不要になったフォトレジストパターン１０３を除去する。フォトレジストパターン１０３の除去は、公知のアルカリ水溶液で除去剥離処理を行うことが出来る。
【００４２】
続いて、図２（ｆ）で不要になった部分の金属薄膜層１０２Ａ’、誘電体層１１１、密着層１１０を除去する。シード金属層１０２’の除去方法は特に限定されることはないが、銅層、チタン層を順次化学エッチングにより除去する方法を用いることが出来る。エッチング液の種類は除去する金属種により適宜選択され、特に限定されない。誘電体層１１１や密着層１１０の除去方法も特に限定されないが、化学エッチング液を用いる他に、ドライエッチング法により除去してもよい。上述の工程を通すことにより、下部電極層１０５および密着層１１０と誘電体層１１１と上部電極層１１２とでＭＩＭキャパシタ１２０が形成される。
【００４３】
続いて、図３、図４を用いて本実施形態によるキャパシタ内蔵ガラス基板及び電子部品の応用例を説明する。図３、図４に示すようにガラス基板１００上にＭＩＭキャパシタ１２０を形成した後に、絶縁樹脂層１３０、通孔１３１の形成と、導体回路１３２の形成とを公知のセミアディティブ法あるいはサブトラクティブ法を用いて行い、これを繰り返すことによって多層配線を形成してもよい。さらに外部接続端子１３３を形成した後に、はんだボール１３４を形成してもよい。
【００４４】
本実施形態による回路基板は、図３に示すように片面に外部接続端子（はんだボール１３４）があってもよく、図４に示すように両面にあっても良い。さらに半導体チップ１３５、チップ部品（例えば抵抗、インダクタ、キャパシタの少なくとも１つ）１３６を実装してもよい。また半導体チップ１３５には、例えば抵抗、インダクタ、キャパシタ等が内蔵されている。
【００４５】
以下に多層配線の形成方法について説明する。多層配線の形成方法は公知方法を用いることができる。
【００４６】
多層配線層の絶縁樹脂層１３０として使用できる例としては、エポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー及びこれらの複合材料、あるいは感光性ポリイミド樹脂、感光性ポリベンゾオキサゾール、感光性アクリル−エポキシ樹脂等がある。絶縁樹脂の形成方法は特に限定されないが、シート状のものであれば真空ラミネート、真空プレス、ロールラミネート法を用いることが出来る。液状のものであれば、スリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。
【００４７】
絶縁層の厚みであるが、好ましくは５μｍ以上、５０μｍ以下である。絶縁層の厚みが５０μｍを超えた場合、絶縁樹脂層に形成できる通孔１３１を小径化が難しくなるため、配線の高密度化が不利となってしまう。一方、絶縁層の厚みが５μｍ未満である場合、層間絶縁性を確保することが困難となる。
【００４８】
多層配線中の通孔１３１の形成は、非感光性絶縁樹脂であればレーザー加工を用いることができる。使用するレーザーは、ＣＯ２レーザー、ＵＶレーザー、ピコ秒レーザー、フェムト秒レーザーなどが挙げられるが、ＵＶレーザー、ＣＯ２レーザーは比較的簡便に用いることができるから望ましい。感光性絶縁樹脂であればフォトリソグラフィー法によって形成することが出来る。貫通孔形成後に適宜過マンガン酸溶液によるデスミアを行うことで、樹脂表面の粗化と貫通孔内をクリーニングして導体回路１３２との密着性向上を行うことが望ましい。あるいはプラズマ処理によって、樹脂表面及びビア内部をクリーニングする方法を行っても良い。
【００４９】
導体回路１３２の形成方法としては、公知の方法を用いることが出来る。すなわち貫通孔形成後の樹脂上全面に、１μm前後のシード層として薄膜金属層を形成する。シード層の形成方法としては、公知の無電解めっき法、あるいはスパッタリング法により薄膜金属層を形成することが出来る。無電解めっき法を用いる場合は無電解銅めっき、あるいは無電解ニッケルめっき層を形成することが望ましい。また、無電解めっきの触媒であるパラジウム層が樹脂−めっき層界面にあっても良い。スパッタリング法を用いる場合はＣｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、Ｃｕ合金単体もしくは複数組み合わせたものを適用することができる。チタン層/銅層のスパッタ層であると密着性良好であり、且つ後のエッチング除去が簡便となるため望ましい。
【００５０】
樹脂上に金属層を形成した後の配線形成方法は、公知のセミアディティブ法であれば、フォトリソグラフィー法によるレジストパターン形成、電解めっき、レジスト剥離、シード層除去により回路形成することができる。サブトラクティブ法であれば、シード層上全面に電解めっき、レジストパターン形成、エッチング、レジスト剥離の工程により回路層を形成することが可能である。電解めっきは電解銅めっきとすることが、電気伝導性やコストの観点から望ましい。
【００５１】
図３、図４に示す絶縁樹脂層１３０は最外層であれば、ソルダーレジストを用いても良く、特に限定されない。また、外部接続端子１３３に表面処理を行ってもよい。表面処理を行うことで、はんだボール１３４との接合性が向上する。表面処理は、スズやスズの合金めっき皮膜、無電解Ｎｉ−Ｐ／無電解Ｐｄ−Ｐ／Ａｕめっき皮膜、もしくは無電解Ｎｉ−Ｐ／Ａｕめっき皮膜などを成膜することができる。または、プレソルダー処理、または、ＯＳＰ（Ｏｒｇａｎｉｃ  Ｓｏｌｄｅｒａｂｉｌｉｔｙ  Ｐｒｅｓｅｒｖａｔｉｖｅ）等の有機皮膜処理が施されてもよい。
【００５２】
はんだボール１３４は、スクリーン印刷法、はんだボール振込み搭載法、電解めっき法等によって形成することができる。はんだボールの組成はスズ、銀、銅、ビスマス、鉛、亜鉛、インジウム、アンチモンなど一種、もしくは複数種を混合したものを用いることができ、これら金属材料の混合比は問わない。はんだの代わりにワイヤーボンディング用のパッドを設けてもよい。
【００５３】
＜作用効果＞
次に、上述したようなキャパシタ内蔵ガラス基板の構成とその製造方法を用いた場合の作用効果について、図２を参照にして説明する。
【００５４】
本実施形態の図２（ｂ）〜（ｇ）のように、密着層として導電性酸化物を用いることにより、従来適用されている金属密着層よりも更に強固な密着性を得ることができる。ＭＩＭキャパシタ１２０を構成する各層の密着性が強い場合、環境試験や製造工程において回路のオープン不良や各キャパシタ素子が持つ静電容量の不均一不良の発生率が減少し、歩留まり向上の効果が見込めると共に、電気的信頼性の高いキャパシタ内蔵ガラス基板を得る事ができる。
【００５５】
以上述べたように本実施形態によれば、基板として線熱膨張係数が低く弾性率が高いガラスを使用することによって、熱サイクルによる寸法変動が少ないキャパシタ内蔵基板および電子部品を製造することが出来る。これにより、熱サイクルをかけたときの電子回路の接続信頼性、外部接続端子の接続信頼性を確保することが出来る。
【００５６】
さらに本実施形態のキャパシタ内蔵ガラス基板の製造方法によれば、ガラス基板の下部電極層を形成する面にガラス基板の厚みよりも浅い深さの溝を形成し、前記ガラス基板の溝に対して溝の底面及び側面を覆う形状で金属薄膜を含む電極層を形成し、前記ガラス基板の誘電体層を形成する面側からガラス基板をエッチングし、前記ガラス基板のエッチングされた表面と平滑な下部電極層を露出・形成し、ガラス基板のエッチングされた表面側に誘電体層を形成し、前記誘電体層の上に上部電極層を形成することができる。この製造方法により、薄膜ＭＩＭキャパシタの誘電体層の厚みのバラつきを低減できる。そのため、作製工程における歩留まりが高く、電気的信頼性の高いＭＩＭ構造のキャパシタ内蔵ガラス基板を提供することが可能となる。
【実施例】
【００５７】
本実施形態に係るガラス基板を有する多層配線基板をもとに、図１，図２を参照しながら、多層配線基板の製造方法を説明する。
【００５８】
まず、図１（ａ）に示すように、ガラス基板１００（日本電気硝子株式会社製ＯＡ−１０Ｇ、０．５ｍｍ厚、線熱膨張係数  ３ｐｐｍ/K）を準備した。続いて図１（ｂ）に示すようにピコ秒レーザー加工機を用いて貫通孔１０１の径がトップ径８０μｍ、ボトム径６０μｍとなるように貫通孔１０１を形成した。
【００５９】
さらに図１（ｃ）に記載するように、ガラス基板１００の表裏面と貫通孔１０１の側面に、金属薄膜層１０２Ａとしてスパッタ法を用いてチタンを５０ｎｍ、銅を３００ｎｍ成膜した。さらに貫通孔１０１内の金属薄膜層１０２Ａの増膜を目的として、無電解めっき層１０２Ｂとして０．１μｍ厚みの無電解ニッケルめっき層を形成した。以上よりチタン、銅、ニッケルからなるシード金属層１０２を形成した。
【００６０】
続いて、図１（ｄ）に示すように２５μｍ厚の感光性ドライフィルムレジストを、ガラス表層のシード金属層１０２上にロールラミネートによって設け、フォトリソグラフィーによってフォトレジストパターン１０３を形成した。次に、図１（ｅ）に示すように１５μｍ厚みとなるように電解銅めっき層１０４を形成した後に、フォトレジストパターン１０３をアルカリ溶液中で剥離することにより、図１（ｆ）に示す基板を得た。
【００６１】
さらにシード金属層１０２のＮｉ層を硝酸−過酸化水素混合エッチング液、Ｃｕ層を硫酸−過酸化水素混合エッチング液、Ｔｉ層を水酸化カリウム−過酸化水素エッチング液を用いて順次溶解除去し、下部電極層１０５を有するガラスコア基板（図１（ｇ））を得た。
【００６２】
次に、図２を用いて、本実施形態におけるＭＩＭキャパシタの形成について説明する。図２（ａ）に記載するガラス基材上に形成された下部電極層１０５上全面に、密着層１１０としてＩＴＯ層を２０ｎｍになるようにスパッタ法で形成した。続いて、誘電体層１１１として、アルミナ層を３００ｎｍになるようにスパッタ法で成膜した。続いて、金属薄膜層１０２Ａ’として、スパッタ法を用いてチタンを５０ｎｍ、銅を３００ｎｍ成膜し、図２（ｂ）に示す基板を得た。
【００６３】
続いて、図２（ｃ）に示すように２５μｍ厚の感光性ドライフィルムレジストを、金属薄膜層１０２Ａ’上にロールラミネートによって設け、フォトリソグラフィーによってフォトレジストパターン１０３を形成した。次に、図２（ｄ）に示すように８μｍ厚みとなるように上部電極層１１２を形成した後に、フォトレジストパターン１０３をアルカリ溶液中で剥離することにより、図２（ｅ）に示す基板を得た。
【００６４】
続いて、金属薄膜層１０２Ａ’のＣｕ層を硫酸−過酸化水素混合エッチング液、Ｔｉ層を水酸化カリウム−過酸化水素エッチング液を用いて順次溶解除去した。次に、誘電体層１１１のアルミナ層をドライエッチング法により除去し、下部電極層１０５を有するガラスコア基板（図１（ｇ））を得た。
【００６５】
次に、図２を用いて、本実施形態におけるＭＩＭキャパシタの形成について説明する。図２（ａ）に記載するガラス基材上に形成された下部電極層１０５上全面に、密着層１１０としてＩＴＯ層を２０ｎｍ、誘電体層１１１としてアルミナ層を２００ｎｍ、金属薄膜層１０２Ａ’としてチタン／銅をそれぞれ５０ｎｍ／３００ｎｍ、順次スパッタリング法により形成し、図２（ｂ）に示す基板を得た。
【００６６】
続いて、上部全面にドライフィルムレジストを真空ラミネートにてレジスト層を形成した。続いて、図２（ｃ）に記載するように、公知フォトリソグラフィー法によりフォトレジストパターン１０３を形成した。
【００６７】
続いて、上部電極層１１２として銅めっき層を電解めっき法により厚さ１０μｍで形成し、図２（ｄ）に示す基板を得た。
【００６８】
さらに、フォトレジストパターン１０３をアルカリ水溶液で剥離除去後、金属薄膜層１０２Ａ’を硫酸−過酸化水素エッチング液で溶解除去した。続いて、ドライエッチング法で誘電体層１１１の形状を形成した。最後に、密着層１１０を硝酸エッチング液で溶解除去することで、本実施形態であるＭＩＭキャパシタ１２０を形成した。
【００６９】
さらに厚み４０μｍのビルトアップ樹脂であるＧＸ−Ｔ３１（味の素ファインテクノ製）を用いて、真空ラミネートにより絶縁樹脂層を表裏両面に形成後、ＵＶレーザー加工機で直径６０μｍの貫通孔を形成した。さらにデスミア処理、無電解銅めっき処理によって厚さ０．８μｍの無電解銅めっき層を形成した後に、厚さ２５μｍのドライフィルムレジスト層を表裏両面に形成した。
【００７０】
フォトリソグラフィーによりレジストパターンを形成後、電解銅めっきによって厚さ１５μｍの導体回路層を表裏各層の多層回路層を形成した。以上の多層回路形成を繰り返すことで、ビルトアップ多層回路をガラスコア配線上表裏に各２層の回路層を形成した。表裏最外層はソルダーレジスト層を形成し、フォトリソグラフィーすることによって外部接続端子で実施例のキャパシタ内蔵多層ガラス回路基板を得た。さらに図３に示すように、外部接続端子１３３表面にニッケル−金めっきを行いさらに、はんだボール１３４を形成することで、キャパシタ内蔵ガラス回路基板を作製した。
【００７１】
［比較例］
比較例と実施例とで異なる点は、実施例では密着層１１０を導電性酸化物のＩＴＯで形成したのに対し、比較例ではそれに代わり金属のチタンで形成したことである。
【００７２】
比較例とその製造方法を図１、図２を用いて説明するが、図１（ａ）〜図２（ａ）、図２（ｄ）〜図２（ｅ）は実施例と同じ製造方法になるため、詳細は割愛する。
【００７３】
比較例では、図２（ｂ）に示す密着層としてチタン５０ｎｍをスパッタリング法により形成した。続いて、実施例と同様に誘電体層１１１としてアルミナ層を２００ｎｍ、金属薄膜層１０２Ａ’としてチタン／銅をそれぞれ５０ｎｍ／３００ｎｍ、順次スパッタリング法により形成した。
【００７４】
比較例では、図２（ｅ）に示す基板から図２（ｇ）の基板を得る際に、金属薄膜層１０２Ａ’を硫酸−過酸化水素エッチング液で溶解除去した。続いて、ドライエッチング法で誘電体層１１１の形状を形成した。最後に、密着層１１０を金属薄膜層１０２Ａ’を溶解除去したエッチング液と同じ硫酸−過酸化水素エッチング液で溶解除去することで、ＭＩＭキャパシタ１２０を形成した。
【００７５】
以上の実施例及び比較例において、図２（ｇ）のＭＩＭキャパシタ１２０の電気的品質、信頼性に顕著な差が確認されたため、結果を下記に記載する。
【００７６】
実施例・・・ＭＩＭキャパシタを１００個作製し、導通検査を行ったところ、上部電極層と下部電極層間でショートやオープン不良が発生した素子は無かった。また、ＪＩＳ  Ｋ５４００に示されるクロスカット試験を実施した際にも、剥離が起こらなかった。
【００７７】
比較例・・・ＭＩＭキャパシタを１００個作製し、導通検査を行ったところ、上部電極層と下部電極層間でオープン不良が発生した素子が１０個存在した。また、ＪＩＳ  Ｋ５４００に示されるクロスカット試験を実施した際にも、剥離が発生した素子が８個存在した。以上より密着層としてＩＴＯを用いることによる効果が確認された。
【００７８】
上述の実施形態は一例であって、その他、具体的な細部構造等については適宜に変更可能であることは勿論である。
【産業上の利用可能性】
【００７９】
本発明によれば、ガラス基板を有するキャパシタ内蔵ガラス基板を高い信頼性で製造することが可能となる。本発明のキャパシタ内蔵ガラス回路基板は、半導体パッケージ基板、インターポーザー、光学素子用基板の製造、あるいは電子部品の製造に利用することができる。
【符号の説明】
【００８０】
１００…ガラス基板、
１０１…貫通孔、
１０２Ａ、１０２Ａ’…金属薄膜層、
１０２Ｂ…無電解めっき層、
１０２…シード金属層、
１０３…フォトレジストパターン、
１０４…電解めっき層、
１０５…下部電極層、
１１０…密着層、
１１１…誘電体層、
１１２…上部電極層、
１２０…ＭＩＭキャパシタ、
１３０…絶縁樹脂層（ソルダーレジスト層）、
１３１…通孔、
１３２…導体回路、
１３３…外部接続端子、
１３４…はんだボール、
１３５…半導体チップ、
１３６…チップ部品、
【図１】
2019197791.tif 000003
【図２】
2019197791.tif 000004
【図３】
2019197791.tif 000005
【図４】
2019197791.tif 000006