(57)【要約】【課題】インダクタにおける配線間ショートによる不良を容易に選別可能とする。【解決手段】複数のインダクタ（第１インダクタ５ａ、第２インダクタ５ｂ）を複数の配線層に形成し、複数の配線層のそれぞれにおいて、第１インダクタ５ａの金属層と第２インダクタ５ｂの金属層とは、それぞれ内周から外周に向かって同じ方向に周回しながら延伸し、第１インダクタ５ａの金属層と第２インダクタ５ｂの金属層とは互いに隣接するように配置される。【選択図】図１
2019009343.tif 000002
【特許請求の範囲】
【請求項１】
増幅回路が形成される内部回路領域と、
前記内部回路領域の周辺領域に形成される第１インダクタ及び第２インダクタとを有し、
前記第１インダクタ及び前記第２インダクタは複数の配線層に形成される金属層を有し、
前記複数の配線層のそれぞれにおいて、前記第１インダクタの金属層と前記第２インダクタの金属層とはそれぞれ内周から外周に向かって前記周辺領域を同じ方向に周回しながら延伸し、前記第１インダクタの金属層と前記第２インダクタの金属層とは互いに隣接するように配置される半導体装置。
【請求項２】
請求項１において、
前記増幅回路の非反転入力には前記第１インダクタが接続され、前記増幅回路の反転入力には前記第２インダクタが前記第１インダクタとは逆相で接続される半導体装置。
【請求項３】
請求項１において、
前記内部回路領域に第１増幅回路及び第２増幅回路が形成されており、
前記第１増幅回路の非反転入力には前記第１インダクタが接続され、前記第２増幅回路の非反転入力には前記第２インダクタが前記第１インダクタとは逆相で接続され、
前記第１増幅回路の出力は前記第１増幅回路の反転入力にフィードバックされ、前記第２増幅回路の出力は前記第２増幅回路の反転入力にフィードバックされ、前記第１増幅回路の反転入力と前記第１増幅回路の反転入力とは抵抗を介して接続される半導体装置。
【請求項４】
請求項１において、
前記複数の配線層は第１の配線層と前記第１の配線層の直上または直下に形成される第２の配線層とを含み、
前記第１の配線層に形成された前記第１インダクタの金属層は、前記第２の配線層に形成された前記第１インダクタの金属層と平面視で同じ位置に配置され、前記第１の配線層に形成された前記第２インダクタの金属層は、前記第２の配線層に形成された前記第２インダクタの金属層と平面視で同じ位置に配置されている半導体装置。
【請求項５】
請求項４において、
前記第１の配線層に形成された前記第１インダクタの金属層は前記第２の配線層に形成された前記第１インダクタの金属層とビアにより電気的に接続されており、
前記第１の配線層に形成された前記第２インダクタの金属層は前記第２の配線層に形成された前記第２インダクタの金属層とビアにより電気的に接続されている半導体装置。
【請求項６】
請求項１において、
前記複数の配線層は第１の配線層と前記第１の配線層の直上または直下に形成される第２の配線層とを含み、
前記第１の配線層に形成された前記第１インダクタの金属層は、前記第２の配線層に形成された前記第１インダクタの金属層と平面視で異なる位置に配置され、前記第１の配線層に形成された前記第２インダクタの金属層は、前記第２の配線層に形成された前記第２インダクタの金属層と平面視で異なる位置に配置されている半導体装置。
【請求項７】
請求項１において、
前記内部回路領域において、前記複数の配線層に前記増幅回路の配線層が形成される半導体装置。
【請求項８】
請求項１において、
前記第１インダクタ及び前記第２インダクタの上下左右を覆うようにシールド部材が配置される半導体装置。
【請求項９】
非反転入力と反転入力とを有する演算増幅回路と、
第１インダクタと、
第２インダクタとを有し、
前記演算増幅回路の前記非反転入力は前記第１インダクタを介して基準電位に接続され、
前記演算増幅回路の前記反転入力は前記第１インダクタとは逆相で前記第２インダクタに接続され、
前記演算増幅回路の出力は、第１の抵抗及び前記第２インダクタを介して前記演算増幅回路の前記非反転入力にフィードバックされ、
前記演算増幅回路、前記第１インダクタ及び前記第２インダクタは一つの半導体基板上に形成され、前記第１インダクタ及び前記第２インダクタは前記半導体基板上に形成される複数の配線層に形成される金属層を有し、前記複数の配線層のそれぞれにおいて、前記第１インダクタの金属層と前記第２インダクタの金属層とはそれぞれ内周から外周に向かって前記演算増幅回路が形成される領域の周辺領域を同じ方向に周回しながら延伸し、前記第１インダクタの金属層と前記第２インダクタの金属層とは互いに隣接するように配置されている増幅回路。
【請求項１０】
請求項９において、
前記演算増幅回路の出力がフィードバックされる電位点は第２の抵抗を介して前記基準電位に接続される増幅回路。
【請求項１１】
請求項９において、
それぞれ前記演算増幅回路、前記第１インダクタ及び前記第２インダクタが一つの半導体基板上に形成されている第１のチップと第２のチップとを含み、
前記第１のチップの前記演算増幅回路の出力がフィードバックされる電位点と前記第２のチップの前記演算増幅回路の出力がフィードバックされる電位点とが第２の抵抗を介して接続される増幅回路。
【請求項１２】
それぞれ非反転入力と反転入力とを有する第１演算増幅回路及び第２演算増幅回路と、
第１インダクタと、
第２インダクタとを有し、
前記第１演算増幅回路の前記非反転入力は前記第１インダクタを介して基準電位に接続され、
前記第２演算増幅回路の前記非反転入力は前記第１インダクタとは逆相で接続された第２インダクタを介して前記基準電位に接続され、
前記第１演算増幅回路の出力は、第１の抵抗を介して前記第１演算増幅回路の前記非反転入力にフィードバックされ、
前記第２演算増幅回路の出力は、第２の抵抗を介して前記第２演算増幅回路の前記非反転入力にフィードバックされ、
前記第１演算増幅回路の出力がフィードバックされる電位点と前記第２演算増幅回路の出力がフィードバックされる電位点とは第３の抵抗を介して接続され、
前記第１演算増幅回路、前記第２演算増幅回路、前記第１インダクタ及び前記第２インダクタは一つの半導体基板上に形成され、前記第１インダクタ及び前記第２インダクタは前記半導体基板上に形成される複数の配線層に形成される金属層を有し、前記複数の配線層のそれぞれにおいて、前記第１インダクタの金属層と前記第２インダクタの金属層とはそれぞれ内周から外周に向かって前記第１演算増幅回路及び前記第２演算増幅回路が形成される領域の周辺領域を同じ方向に周回しながら延伸し、前記第１インダクタの金属層と前記第２インダクタの金属層とは互いに隣接するように配置されている増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は配線層にて形成したインダクタを有する半導体装置及びそれを用いた増幅回路に関する。
【背景技術】
【０００２】
電力線を流れる電力量を検出する電力計には、インダクタが用いられている。電力線を流れる電流量が変化すると、電力線から発生する磁界の強度が変化し、インダクタにはこの磁界の変化に応じた電力が発生する。電力計はインダクタに発生した電力をモニタすることにより、電力線を流れる電力量を検出する。
【０００３】
特許文献１には内部回路の周囲の配線層を利用して電力検出用のインダクタを設けた半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−８６５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
インダクタを磁気センサとして用いる場合、インダクタ（コイル）の巻数を増やすほどセンサ感度を高くすることができる。このため、特許文献１に開示される半導体装置においては、インダクタは複数の配線層においてそれぞれ複数周引き回される配線により実現されている。
【０００６】
インダクタの巻数を増やすため、複数周引き回されるインダクタ間の配線間隔は狭く形成されることになるが、半導体製造工程においては一定の確率でパーティクル（ゴミ）が付着することが避けられない。パーティクルがインダクタを構成する配線間に付着した場合、配線間でショート（短絡）が発生する。この場合、インダクタはＤＣ的に同電位であるため、ショートが発生してもインダクタとしては機能するが、ショートによりインダクタの巻数が減少したのと同等の意味を持つ。すなわち、ショート本数分起電力が低下することにより、磁気センサ特性の低下につながる。このため、インダクタにショートの生じた半導体装置は選別することが望ましいが、従来はこの選別が困難であった。
【０００７】
磁気センサは電力線に電流が流れることで発生する磁気により起電力を発生させる仕組みであるため、通常の半導体テスタでは直接的な特性測定ができず、インダクタの直列抵抗値を測定することで不良の検出を行っていた。しかしながら、配線層の抵抗値のバラツキは一般的に10％を超えている。このため、半導体製造工程においてインダクタを構成する配線同士でショートが発生しても、配線層抵抗値のバラツキ幅を大きく超えない限り、半導体テスタでは不良判定できない。
【０００８】
このため、インダクタの配線間ショートに起因する磁気センサの特性劣化、バラツキの増加を選別できず、センサの要求精度によってはそれらを補償するための機構がさらに必要となる。このことは、電力計の部品点数が増加することにもつながるため、インダクタにおける配線間ショートによる劣化が生じた半導体装置を選別可能にすることが望ましい。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
複数のインダクタ（第１インダクタ、第２インダクタ）を複数の配線層に形成し、複数の配線層のそれぞれにおいて、第１インダクタの金属層と第２インダクタの金属層とは、それぞれ内周から外周に向かって同じ方向に周回しながら延伸し、第１インダクタの金属層と第２インダクタの金属層とは互いに隣接するように配置される。
【発明の効果】
【００１１】
半導体装置に形成されるインダクタの配線不良の選別がより容易に実行できる。
【図面の簡単な説明】
【００１２】
【図１】実施例１に係る半導体装置の構成を示す平面図である。
【図２】実施例１における図１のＡ−Ａ’断面図である。
【図３】増幅回路とインダクタの接続関係を説明する図である。
【図４】実施例２における図１のＡ−Ａ’断面図である。
【図５】増幅回路の接続関係を説明する図である。
【図６】増幅回路の接続関係を説明する図である。
【発明を実施するための形態】
【実施例１】
【００１３】
図１は、実施例１に係る半導体装置１の構成を示す平面図である。図２は、図１のＡ−Ａ’断面図である。図１および図２を用いて半導体装置１の構成を説明する。
【００１４】
半導体装置１は、基板２、多層配線層３、内部回路領域４、インダクタ５、シールド部材６〜９を備えている。シールド部材６〜９がインダクタ５を上下左右から取り囲むことにより、インダクタ５から発生するノイズが内部回路領域４に伝搬する、または内部回路領域４に形成される内部回路から発生するノイズあるいは外部ノイズがインダクタ５に侵入するのを防止している。
【００１５】
半導体装置１は磁気センサを構成するものであり、内部回路領域４には少なくとも増幅回路が形成されている。内部回路領域４は増幅回路等を構成するトランジスタ１０を有しており、トランジスタ１０は基板２上に形成されている。なお、基板２上には素子分離膜１１が形成されており、トランジスタ１０が形成される素子形成領域を他の領域から分離している。
【００１６】
トランジスタ１０及び素子分離膜１１上には、多層配線層３が形成されている。多層配線層３は複数の配線層を有している。各配線層は内部配線１２及び異なる層の内部配線同士を接続するビア１３を有している。内部配線同士は絶縁膜により互いに電気的に分離されている。図の例では、内部配線１２は絶縁膜に埋め込まれているが、内部配線１２が絶縁膜上に形成されていてもよい。内部配線１２は内部回路領域４の回路を構成する配線や電源配線である。
【００１７】
インダクタ５は内部回路領域の周辺領域において、少なくとも一つの内部配線１２と同一層に形成されている。図に示すように複数の配線層を用いて形成することが望ましい。複数の配線層を用いて形成することにより、インダクタ５による磁界の変化の検出感度を高めることができるためである。インダクタ５の構成については後述するが、インダクタ５は２層目以上の配線層から、少なくとも最上層より下の配線層までの配線層を用いて形成されている。
【００１８】
第１シールド部材６及び第２シールド部材７は、いずれもインダクタ５が形成されている配線層より下の配線層から、インダクタ５が形成されている配線層より上の配線層まで連続して形成されている。第１シールド部材６及び第２シールド部材７はいずれの配線層においても、内部配線１２と同一層の金属層、ビア１３と同一層のスリットビアが全周にわたって設けられている。これにより、第１シールド部材６及び第２シールド部材７とは、壁状の金属層として形成されている。なお、スリットビアではなく、柱状のビアを所定間隔で配置してもよい。
【００１９】
また、インダクタ５が形成されている配線層より一つの上の配線層には上部シールド部材８が形成されており、インダクタ５が形成されている配線層より一つの下の配線層には下部シールド部材９が形成されている。上部シールド部材８は、第１シールド部材６の最上層の金属層と第２シールド部材７の最上層の金属層とをつないだものであり、インダクタ５の上方を覆っている。下部シールド部材９は、第１シールド部材６の最下層の金属層と第２シールド部材７の最下層の金属層とをつないだものであり、インダクタ５の下方を覆っている。
【００２０】
実施例１におけるインダクタ５の構成について説明する。インダクタ５は互いに分離された第１インダクタ５ａと第２インダクタ５ｂとを有している。各配線層において第１インダクタ５ａを構成する金属層と第２インダクタ５ｂを構成する金属層とはそれぞれ内周から外周に向かって周辺領域を同じ方向に周回しながら延伸し、互いに隣接するように配置されている。また、ある配線層に形成された前記第１インダクタの金属層は、その直上および／または直下の配線層に形成された前記第１のインダクタの金属層と平面視で同じ位置に配置され、ある配線層に形成された前記第２インダクタの金属層は、その直上および／または直下の配線層に形成された前記第２のインダクタの金属層と平面視で同じ位置に配置されている。すなわち、インダクタ５が形成される配線層において、第１インダクタ５ａを構成する金属層の直上および／または直下の配線層には第１インダクタ５ａを構成する金属層が存在し、第２インダクタ５ｂを構成する金属層の直上および／または直下の配線層には第２インダクタ５ｂを構成する金属層が存在している。そして、複数の配線層に形成された第１インダクタ５ａの金属層はスリットビアもしくは所定間隔の柱状のビアで接続されている。同様に、複数の配線層に形成された第２インダクタ５ｂの金属層はスリットビアもしくは所定間隔の柱状のビアで接続されている。インダクタを事実上の単層として構成するため、インダクタ５の層間接続はできるだけ低抵抗に接続することが望ましい。実施例１のインダクタにおいては、低抵抗のコイルを複数周引き回して形成することにより、センサ感度を高くすることができる。なお、図面ではインダクタ５の平面レイアウトは簡略化して示しているが、センサ感度を高めるために各配線層において数十周の金属層を引き回して形成されている。また、インダクタ５ａとインダクタ５ｂとは全線にわたって並走している必要はなく、インダクタの端部など部分的に並走していない領域が存在していてもよいが、並走していない領域においてはインダクタ５ａ同士、インダクタ５ｂ同士は少なくとも最小間隔で隣接しないように配置することが望ましい。
【００２１】
図３を用いて内部回路領域４に形成される演算増幅回路３１とインダクタ５との接続関係を説明する。図３の例では、演算増幅回路３１の非反転入力（＋）は第１インダクタ５ａを介して基準電位（Ｖｒｅｆ）に接続され、演算増幅回路３１の反転入力（−）は第２インダクタ５ｂ及び抵抗３２を介して基準電位（Ｖｒｅｆ）に接続されている。演算増幅回路３１の出力（Ｖｏｕｔ）は抵抗３３を介して電位点３４にフィードバックされている。ここで、第２インダクタ５ｂは第１インダクタ５ａとは逆相で接続されている。図の例では、第１インダクタ５ａの端部Ａ１は基準電位側に接続され、第１インダクタ５ａの端部Ａ０が演算増幅回路３１の非反転入力（＋）側に接続され、第２インダクタ５ｂの端部Ｂ１は演算増幅回路３１の反転入力（−）側に接続され、第２インダクタ５ｂの端部Ｂ０が基準電位（抵抗３２）側に接続されている。もちろん、第１インダクタ５ａ及び第２インダクタ５ｂをそれぞれ逆にして接続してもよい。このように接続することにより、電力線に電流が流れることで発生する磁気により発生する起電力が第１インダクタ５ａと第２インダクタ５ｂとでは逆向きになる。したがって、演算増幅回路３１で加算され、増幅することができる。
【００２２】
実施例１の構成により、インダクタ５を構成する金属層は上下左右に隣接する他の金属層とは異なる電位となるため、インダクタ５のショート不良は、半導体装置の選別段階において第１インダクタ５ａと第２インダクタ５ｂとの間でオープン／ショートテストを実施することにより確実に除くことが可能になる。また、磁気センサの特性に影響するパラメータはセンサ面積のみであり、このバラツキは０とみなしてよいため、実施例１の構成の磁気センサの特性劣化／バラツキも事実上０とすることができる。
【００２３】
実施例１の変形例として、図２に示したインダクタ５の層間接続に代えて、各配線層に形成される第１インダクタ５ａを構成する金属層をその端部でその直上および／または直下の配線層に形成される第１インダクタ５ａを構成する金属層と直列接続し、同様に第２インダクタ５ｂを構成する金属層をその端部でその直上および／または直下の配線層に形成される第２インダクタ５ｂを構成する金属層と直列接続することも可能である。このとき、第１インダクタ５ａまたは第２インダクタ５ｂを構成する各配線層の金属層はすべて同相に接続される。
【００２４】
変形例のインダクタにおいて、各配線層に形成する金属層の幅が実施例１と同じであるとするとインダクタの寄生抵抗は、およそ実施例１のインダクタに比べて形成される層数倍高くなるが、コイルの巻き数を大きくすることによりセンサ感度を高くすることができる。また、変形例の構成では、インダクタ５を構成する金属層は、各配線層において左右に隣接する他の金属層とは異なる電位となるため、半導体装置の選別段階において各配線層におけるインダクタ５のショート不良は第１インダクタ５ａと第２インダクタ５ｂとの間でオープン／ショートテストを実施することにより確実に除くことが可能になる。その一方で、ある配線層に形成された第１インダクタ５ａを構成する金属層とその直上および／または直下の配線層に形成された第１インダクタ５ａを構成する金属層がショートした場合は検知することが困難である。第２インダクタ５ｂについても同様である。しかし、変形例では同層に形成されたインダクタ同士のショート選別することは可能になるため、磁気センサの特性劣化／バラツキの発生を従来よりも低減させることが可能になる。
【実施例２】
【００２５】
実施例２は、インダクタ５の構成が実施例１と異なる。実施例１と異なる部分を中心に説明する。図４に、実施例２の半導体装置の断面図（図１に示すＡ−Ａ’断面図相当）を示す。
【００２６】
実施例２におけるインダクタ５の構成について説明する。インダクタ５は互いに分離された第１インダクタ５ｃと第２インダクタ５ｄを有している。各配線層において第１インダクタ５ｃを構成する金属層と第２インダクタ５ｄを構成する金属層とが互いに隣接するように配置されている点は実施例１と共通である。したがって、図１の平面図においては、第１インダクタ５ａを第１インダクタ５ｃに、第２インダクタ５ｂを第２インダクタ５ｄと読み替えればよい。実施例２においては、各配線層における第１インダクタ５ｃと第２インダクタ５ｄの平面レイアウトが異なり、ある配線層に形成された前記第１インダクタの金属層は、その直上および／または直下の配線層に形成された前記第１のインダクタの金属層と平面視で異なる位置に配置され、ある配線層に形成された前記第２インダクタの金属層は、その直上および／または直下の配線層に形成された前記第２のインダクタの金属層と平面視で異なる位置に配置されている。
【００２７】
図４の例では、インダクタ５が形成される配線層において、第１インダクタ５ｃを構成する金属層の直上および／または直下の配線層には第２インダクタ５ｄを構成する金属層が配置され、第２インダクタ５ｄを構成する金属層の直上および／または直下の配線層には第２インダクタ５ｄを構成する金属層が配置されている。なお、各配線層に形成される第１インダクタ５ｃを構成する金属層はその端部でその直上および／または直下の配線層に形成される第１インダクタ５ｃを構成する金属層と直列接続され、同様に第２インダクタ５ｄを構成する金属層はその端部でその直上および／または直下の配線層に形成される第２インダクタ５ｄを構成する金属層と直列接続される。ここで、第１インダクタ５ｃまたは第２インダクタ５ｄを構成する各配線層の金属層はすべて同相に接続される。
【００２８】
実施例２のインダクタにおいては、各配線層に形成する金属層の幅が同じであるとするとインダクタの寄生抵抗は、およそ実施例１のインダクタに比べて形成される層数倍高くなるが、コイルの巻き数を大きくすることによりセンサ感度を高くすることができる。また、実施例２の構成では、インダクタ５を構成する金属層は、各配線層において左右に隣接する他の金属層とは異なる電位となるため、半導体装置の選別段階において各配線層におけるインダクタ５のショート不良は第１インダクタ５ｃと第２インダクタ５ｄとの間でオープン／ショートテストを実施することにより確実に除くことが可能になる。その一方で、ある配線層に形成された第１インダクタ５ｃを構成する金属層とその直上および／または直下の配線層に形成された第１インダクタ５ｃを構成する金属層がショートした場合は検知することが困難である。第２インダクタ５ｄについても同様である。ただし、各配線層において平面視での第１インダクタ５ｃを構成する金属層と第２インダクタ５ｄを構成する金属層との配置が異なるため、異なる層の第１インダクタ５ｃを構成する金属層同士または異なる層の第２インダクタ５ｄを構成する金属層同士は実施例１の変形例よりもより距離を離して配置することが可能になる。実施例２でも同層に形成されたインダクタ同士のショート選別することは可能であり、実施例１の変形例よりも層間でのショートの発生を抑制することができ、磁気センサの特性劣化／バラツキの発生を従来よりも低減させることが可能になる。
【００２９】
以下、実施例１、実施例２として記載した半導体装置の共通の変形例について説明する。
【００３０】
図５は内部回路領域４に形成される増幅回路の構成例である。演算増幅回路５１の非反転入力（＋）は第１インダクタ５ａ（５ｃ）を介して基準電位（Ｖｒｅｆ）に接続され、演算増幅回路５２の非反転入力（＋）に第２インダクタ５ｂ（５ｄ）を介して基準電位（Ｖｒｅｆ）に接続されている。演算増幅回路５１の出力（Ｖ１ｏｕｔ）は抵抗５３を介して電位点５６にフィードバックされており、演算増幅回路５２の出力（Ｖ２ｏｕｔ）は抵抗５４を介して電位点５７にフィードバックされている。電位点５６と電位点５７とは抵抗５５を介して接続されている。第１インダクタ５ａ（５ｃ）と第２インダクタ５ｂ（５ｄ）とは逆相で接続されている。例えば、実施例１のインダクタ構成の場合、第１インダクタ５ａの端部Ａ１は基準電位側に接続され、第１インダクタ５ａの端部Ａ０が演算増幅回路５１の非反転入力（＋）側に接続され、第２インダクタ５ｂの端部Ｂ０は基準電位側に接続され、第２インダクタ５ｂの端部Ｂ１が演算増幅回路５２の非反転入力（＋）側に接続されている。
【００３１】
なお、図５の増幅回路は１チップの内部回路として実現されるものであるが、図３の演算増幅回路をもつ半導体装置を２チップ用いて、増幅回路を構成することもできる。図６にその回路構成を示す。半導体装置６１の演算増幅回路３１ａの非反転入力（＋）は第１インダクタ５ａ（５ｃ）を介して基準電位（Ｖｒｅｆ）に接続され、半導体装置６２の演算増幅回路３１ｂの非反転入力（＋）は第１インダクタ５ａ（５ｃ）を介して基準電位（Ｖｒｅｆ）に接続されている。また、電位点３４ａと電位点３４ｂとは抵抗３２を介して接続されている。このように２チップで構成することにより、異なる位置で同じ磁界を検出することにより、外部ノイズを相殺して精度の高い電流の検出が可能になる。
【００３２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。たとえば、内部回路領域に増幅回路だけでなく、増幅回路で検出したアナログ信号をデジタル信号に変換するＡ／Ｄ変換器や、Ａ／Ｄ変換器からの出力を演算する演算処理回路を搭載することも可能である。
【符号の説明】
【００３３】
１：半導体装置、２：基板、３：多層配線層、４：内部回路領域、５：インダクタ、６：第１シールド部材、７：第２シールド部材、８：上部シールド部材、９：下部シールド部材、１０：トランジスタ、１１：素子分離膜、１２：金属配線、１３：ビア。
【図１】
2019009343.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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