(57)【要約】【課題】トランジスタの特性劣化を抑制する。【解決手段】実施形態の半導体装置は、基板の上方に第１酸化物（４１）、第１窒化物（４２）、第１導電体（４３、４４）、及び第２窒化物（４５）が順に積層された第１積層体（ＢＹＰ１）と、基板上に設けられて第１積層体を挟む第１拡散領域（３７＿１）と、を含む第１トランジスタ（ＴｒＰ１）と、基板の上方に第２酸化物、第２導電体、及び第３窒化物が順に積層された第２積層体と、基板上に設けられて第２積層体を挟む第２拡散領域と、を含む第２トランジスタを備える。第１トランジスタは、第１拡散領域上に設けられた第３酸化物（４８）と、第３酸化物上、及び第２窒化物上に連続して設けられた第４窒化物（４９）と、を更に含む。第２トランジスタは、第２拡散領域上、及び第３窒化物上に連続して設けられた第４酸化物と、第４酸化物上に設けられた第５窒化物と、を更に含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
基板の上方に第１酸化物、第１窒化物、第１導電体、及び第２窒化物が順に積層された第１積層体と、前記基板上に設けられて前記第１積層体を挟む第１拡散領域と、を含む第１トランジスタと、
前記基板の上方に第２酸化物、第２導電体、及び第３窒化物が順に積層された第２積層体と、前記基板上に設けられて前記第２積層体を挟む第２拡散領域と、を含む第２トランジスタと、
を備え、
前記第１トランジスタは、
前記第１拡散領域上に設けられた第３酸化物と、
前記第３酸化物上、及び前記第２窒化物上に連続して設けられた第４窒化物と、
を更に含み、
前記第２トランジスタは、
前記第２拡散領域上、及び前記第３窒化物上に連続して設けられた第４酸化物と、
前記第４酸化物上に設けられた第５窒化物と、
を更に含む、半導体装置。
【請求項２】
前記第１導電体は、ボロン（Ｂ）がドープされた多結晶シリコンを含む、請求項１記載の半導体装置。
【請求項３】
前記第１積層体における前記第１酸化物及び前記第１窒化物を合わせたシリコン酸化膜厚換算の合計厚さは、前記第２積層体における前記第２酸化物のシリコン酸化膜厚換算の厚さより薄い、請求項２記載の半導体装置。
【請求項４】
前記第２導電体は、リン（Ｐ）がドープされた多結晶シリコンを含む、請求項１記載の半導体装置。
【請求項５】
前記第１拡散領域と前記第３酸化物との界面は、前記第１積層体の下方における前記基板の上面よりも上方に位置する、請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３１５２２１５号公報
【特許文献２】米国特許第９３７３６３０号明細書
【特許文献３】米国特許第９５３０８５５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
トランジスタの特性劣化を抑制する。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１トランジスタ及び第２トランジスタを備える。上記第１トランジスタは、基板の上方に第１酸化物、第１窒化物、第１導電体、及び第２窒化物が順に積層された第１積層体と、上記基板上に設けられて上記第１積層体を挟む第１拡散領域と、を含む。上記第２トランジスタは、上記基板の上方に第２酸化物、第２導電体、及び第３窒化物が順に積層された第２積層体と、上記基板上に設けられて上記第２積層体を挟む第２拡散領域と、を含む。上記第１トランジスタは、上記第１拡散領域上に設けられた第３酸化物と、上記第３酸化物上、及び上記第２窒化物上に連続して設けられた第４窒化物と、を更に含む。上記第２トランジスタは、上記第２拡散領域上、及び上記第３窒化物上に連続して設けられた第４酸化物と、上記第４酸化物上に設けられた第５窒化物と、を更に含む。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体メモリの構成を説明するためのブロック図。
【図２】第１実施形態に係る半導体メモリのメモリセルアレイの構成を説明するための回路図。
【図３】第１実施形態に係る半導体メモリのＮＡＮＤストリングの構造を説明するための断面図。
【図４】第１実施形態に係る半導体メモリのメモリ領域、引出し領域、及び周辺領域の構造を説明するための断面図。
【図５】第１実施形態に係る半導体メモリの周辺領域に形成されるＰ型トランジスタの構成を説明するための断面図。
【図６】第１実施形態に係る半導体メモリの周辺領域に形成されるＰ型トランジスタの構成を説明するための断面図。
【図７】第１実施形態に係る半導体メモリの周辺領域に形成されるＮ型トランジスタの構成を説明するための断面図。
【図８】第１実施形態に係る半導体メモリのトランジスタの製造方法を説明するための断面図。
【図９】第１実施形態に係る半導体メモリのトランジスタの製造方法を説明するための断面図。
【図１０】第１実施形態に係る半導体メモリのトランジスタの製造方法を説明するための断面図。
【図１１】第１実施形態に係る半導体メモリのトランジスタの製造方法を説明するための断面図。
【図１２】第１実施形態に係る半導体メモリのトランジスタの製造方法を説明するための断面図。
【図１３】第１実施形態に係る半導体メモリのトランジスタの製造方法を説明するための断面図。
【図１４】第１実施形態に係る半導体メモリの製造方法を説明するための断面図。
【図１５】第１実施形態に係る半導体メモリの製造方法を説明するための断面図。
【図１６】第１実施形態に係る半導体メモリの製造方法を説明するための断面図。
【図１７】第１実施形態に係る半導体メモリの製造方法を説明するための断面図。
【図１８】第１実施形態に係る半導体メモリの製造方法を説明するための断面図。
【図１９】第１実施形態に係る半導体メモリの製造方法を説明するための断面図。
【図２０】第１実施形態に係る半導体メモリの製造方法を説明するための断面図。
【図２１】第１実施形態に係る半導体メモリの製造方法を説明するための断面図。
【図２２】第１実施形態に係る半導体メモリの製造方法を説明するための断面図。
【図２３】第１実施形態に係る半導体メモリの製造方法を説明するための断面図。
【図２４】第１実施形態に係る半導体メモリの製造方法を説明するための断面図。
【図２５】第１実施形態に係る効果を説明するための模式図。
【図２６】第２実施形態に係る半導体メモリの周辺領域に形成されるＰ型トランジスタの構成を説明するための断面図。
【図２７】第２実施形態に係る半導体メモリの周辺領域に形成されるＰ型トランジスタの構成を説明するための断面図。
【図２８】第２実施形態に係る半導体メモリの周辺領域に形成されるＮ型トランジスタの構成を説明するための断面図。
【図２９】第２実施形態に係る半導体メモリのトランジスタの製造方法を説明するための断面図。
【図３０】第２実施形態に係る半導体メモリのトランジスタの製造方法を説明するための断面図。
【図３１】第２実施形態に係る半導体メモリのトランジスタの製造方法を説明するための断面図。
【図３２】第２実施形態に係る半導体メモリのトランジスタの製造方法を説明するための断面図。
【図３３】第２実施形態に係る半導体メモリのトランジスタの製造方法を説明するための断面図。
【図３４】第２実施形態に係る半導体メモリのトランジスタの製造方法を説明するための断面図。
【図３５】第２実施形態に係る半導体メモリのトランジスタの製造方法を説明するための断面図。
【図３６】第２実施形態に係る半導体メモリのトランジスタの製造方法を説明するための断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示するものである。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。
【０００８】
１．  第１実施形態
以下に、第１実施形態に係る半導体メモリについて説明する。
【０００９】
１．１  構成について
１．１．１  半導体メモリの構成について
図１は、第１実施形態に係る半導体メモリの構成を説明するためのブロック図である。図１に示すように、半導体メモリ１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体メモリ１は、例えば、メモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバ１４、ロウデコーダ１５、及びセンスアンプ１６を備えている。
【００１０】
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、不揮発性メモリセルの集合であり、例えばデータの消去単位となる。メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられ、各メモリセルは、１本のビット線及び１本のワード線に関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【００１１】
コマンドレジスタ１１は、半導体メモリ１が外部のメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作を実行させる命令や、書き込み動作を実行させる命令を含んでいる。
【００１２】
アドレスレジスタ１２は、半導体メモリ１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ及びページアドレスＰＡを含んでいる。ブロックアドレスＢＡは、各種動作の対象となるメモリセルを含むブロックＢＬＫの選択に使用される。ページアドレスＰＡは、各種動作の対象となるメモリセルに関連付けられたワード線の選択に使用される。
【００１３】
シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいて、半導体メモリ１全体の動作を制御する。例えばシーケンサ１３は、ドライバ１４、ロウデコーダ１５、及びセンスアンプ１６を制御して、メモリコントローラ２から受信したデータＤＡＴの書き込み動作を実行する。
【００１４】
ドライバ１４は、シーケンサ１３の制御に基づいて、所望の電圧を生成する。そしてドライバ１４は、アドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、例えば選択されたワード線に印加する電圧と、非選択のワード線に印加する電圧とを、対応する信号線にそれぞれ印加する。
【００１５】
ロウデコーダ１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、１つのブロックＢＬＫを選択する。そしてロウデコーダ１５は、ドライバ１４が各信号線に印加した電圧を、例えば選択ワード線及び非選択ワード線にそれぞれ印加する。
【００１６】
センスアンプ１６は、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプ１６は、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定した読み出しデータＤＡＴをメモリコントローラ２に送信する。
【００１７】
半導体メモリ１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインタフェース規格をサポートしている。例えばメモリコントローラ２は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを送信し、レディビジー信号ＲＢｎを受信し、入出力信号Ｉ／Ｏを送受信する。信号ＣＬＥは、受信した信号Ｉ／ＯがコマンドＣＭＤであることを半導体メモリ１に通知する信号である。信号ＡＬＥは、受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを半導体メモリ１に通知する信号である。信号ＷＥｎは、信号Ｉ／Ｏの入力を半導体メモリ１に命令する信号である。信号ＲＥｎは、信号Ｉ／Ｏの出力を半導体メモリ１に命令する信号である。信号ＲＢｎは、半導体メモリ１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。信号Ｉ／Ｏは、例えば８ビットの信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、書き込みデータＤＡＴ、読み出しデータ等を含み得る。
【００１８】
以上で説明した半導体メモリ１及びメモリコントローラ２は、それらの組み合わせにより一つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００１９】
１．１．２  メモリセルアレイの回路構成について
図２は、第１実施形態におけるメモリセルアレイ１０の回路構成の一例を示している。以下に、第１実施形態におけるメモリセルアレイ１０の回路構成について、１つのブロックＢＬＫに注目して説明する。
【００２０】
ブロックＢＬＫは、例えば図２に示すように４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。例えばＮＡＮＤストリングＮＳは、９６個のメモリセルトランジスタＭＴ０〜ＭＴ９５並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
【００２１】
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を備え、データを不揮発に保持する。各ＮＡＮＤストリングＮＳに含まれたメモリセルトランジスタＭＴ０〜ＭＴ９５は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。同一ブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ９５の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ９５に共通接続されている。各ストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの記憶する１ビットデータの集合は、“ページ”と呼ばれている。
【００２２】
選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。同一ブロックＢＬＫ内のストリングユニットＳＵ０〜ＳＵ３にそれぞれ含まれた選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。各ブロックＢＬＫで同一列に対応する選択トランジスタＳＴ１のドレインは、それぞれ対応するビット線ＢＬに共通接続されている。同一ブロックＢＬＫ内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続されている。各ブロックＢＬＫの選択トランジスタＳＴ２のソースは、複数のブロックＢＬＫ間でソース線ＳＬに共通接続されている。
【００２３】
なお、メモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数と、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数とは、任意の個数に設計することが出来る。ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの本数は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数に基づいて変更される。
【００２４】
１．１．３  メモリセルアレイの構造について
図３は、第１実施形態に係る半導体メモリのメモリセルアレイの構造を説明するための断面図である。具体的には、図３には、或るブロックＢＬＫ内の１つのＮＡＮＤストリングＮＳの断面構造の一例が示される。なお、図３では、ワード線ＷＬ間に設けられる絶縁体（層間絶縁膜）が適宜省略されて示される。
【００２５】
図３に示すように、半導体基板２０の上部にはＮ型ウェル領域２１が形成され、Ｎ型ウェル領域２１の上部にはＰ型ウェル領域２２が更に形成される。Ｐ型ウェル領域２２の上方には、絶縁体を介して導電体２３〜２６が順に設けられている。導電体２３〜２６は、半導体基板２０の表面と平行な面に沿って広がる板状に形成される。導電体２３〜２６はそれぞれ、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ４７、ワード線ＷＬ４８〜ＷＬ９５、及び選択ゲート線ＳＧＤとして機能する。
【００２６】
半導体ピラーＭＨは、導電体２６の上方からＰ型ウェル領域２２に達するように、導電体２３〜２６を通過して設けられる。半導体ピラーＭＨは、例えば、ブロック絶縁膜２７、絶縁膜２８、トンネル酸化膜２９、及び導電性の半導体膜３０を含んでいる。半導体ピラーＭＨを形成するメモリホールの内壁にブロック絶縁膜２７が設けられ、ブロック絶縁膜２７の内壁に絶縁膜２８が設けられ、絶縁膜２８の内壁にトンネル酸化膜２９が設けられ、トンネル酸化膜２９の内側に半導体膜３０が埋め込まれている。尚、半導体膜３０内には、更に異なる材料膜が形成されていても良い。
【００２７】
また、半導体ピラーＭＨは、下層半導体ピラーＬＭＨと、上層半導体ピラーＨＭＨと、半導体ピラー接合部ＭＨＪＴと、を含む。下層半導体ピラーＬＭＨ及び上層半導体ピラーＨＭＨはそれぞれ、半導体ピラー接合部ＭＨＪＴの下方及び上方に位置する。より具体的には、下層半導体ピラーＬＭＨは、半導体ピラー接合部ＭＨＪＴの下面上から、Ｐ型ウェル領域２２の上面上に達する。上層半導体ピラーＨＭＨは、導電体２６の上方から半導体ピラー接合部ＭＨＪＴの上面上に達する。
【００２８】
半導体ピラー接合部ＭＨＪＴと下層半導体ピラーＬＭＨとの接合面において、半導体ピラー接合部ＭＨＪＴの下面における半導体膜３０の径は、下層半導体ピラーＬＭＨの上面における半導体膜３０の径より大きい。また、半導体ピラー接合部ＭＨＪＴと上層半導体ピラーＨＭＨとの接合面において、半導体ピラー接合部ＭＨＪＴの上面における半導体膜３０の径は、上層半導体ピラーＨＭＨの下面における半導体膜３０の径より大きい。
【００２９】
このような半導体ピラーＭＨの構成において、絶縁膜２８がメモリセルトランジスタＭＴの電荷蓄積層として機能し、半導体膜３０内にＮＡＮＤストリングＮＳのチャネルが形成される。そして、半導体ピラーＭＨと導電体２３とが交差する部分が選択トランジスタＳＴ２として機能し、半導体ピラーＭＨと導電体２４とが交差する部分がメモリセルトランジスタＭＴ０〜ＭＴ４７として機能し、半導体ピラーＭＨと導電体２５とが交差する部分がメモリセルトランジスタＭＴ４８〜ＭＴ９５として機能し、半導体ピラーＭＨと導電体２６とが交差する部分が選択トランジスタＳＴ１として機能する。
【００３０】
なお、図３に示した構造はあくまで一例であり、その他の構造についても適宜適用可能である。例えば、図３に示した半導体基板２０と導電体２３との間には、ソース線ＳＬとして機能する導電体（図示せず）が更に設けられてもよい。また、当該導電体と半導体基板２０との間には、ロウデコーダ１５やセンスアンプ１６として機能する周辺回路が構成される積層構造体（図示せず）が更に設けられてもよい。
【００３１】
１．１．４  メモリセルアレイの周辺の構成について
次に、第１実施形態に係る半導体メモリにおけるメモリセルアレイの周辺の構成について説明する。図４は、第１実施形態に係る半導体メモリの周辺領域の構成を説明するための断面図である。
【００３２】
図４では、メモリ領域Ａ１、引出し領域Ａ２、及び周辺領域Ａ３が示される。メモリ領域Ａ１及び引出し領域Ａ２は、導電体２３〜２６及び絶縁体３１〜３４の積層構造体により形成される。より具体的には、メモリ領域Ａ１は、当該積層構造体のうち、図３において説明されたＮＡＮＤストリングＮＳが形成される領域である。また、引出し領域Ａ２は、メモリ領域Ａ１から延伸する導電体２３〜２６及び絶縁体３１〜３４が階段状に形成される領域である。周辺領域Ａ３は、メモリ領域Ａ１及び引出し領域Ａ２の周辺に位置する領域であり、例えば、ロウデコーダ１５やセンスアンプ１６等を構成するメモリセルアレイ１０の周辺回路が形成される領域である。
【００３３】
図４に示すように、メモリ領域Ａ１及び引出し領域Ａ２において、Ｐ型ウェル領域２２と導電体２３との間、及び導電体２３〜２４の各層の間には、絶縁体３１が設けられる。絶縁体３１、並びに導電体２３及び２４が設けられる層は、ＮＡＮＤストリングＮＳの下層半導体ピラーＬＭＨが形成される層に相当する。最上層の導電体２４と、最下層の導電体２５との間には、絶縁体３２が設けられる。絶縁体３２が設けられる層は、ＮＡＮＤストリングＮＳの半導体ピラー接合部ＭＨＪＴが形成される層に相当する。導電体２５〜２６の各層の間には、絶縁体３３が設けられる。導電体２６の上方には、絶縁体３４が設けられる。絶縁体３３及び３４、並びに導電体２５及び２６が設けられる層は、ＮＡＮＤストリングＮＳの上層半導体ピラーＨＭＨが形成される層に相当する。
【００３４】
引出し領域Ａ２において、導電体２３〜２６、及び絶縁体３１〜３４は、複数のステップを有する階段状に形成される。導電体２３〜２６は、当該階段構造の各ステップの上面に位置するように設けられる。当該階段構造の各ステップの上面上には、図示しないコンタクトプラグが設けられ、導電体２３〜２６の各々と電気的に接続される。これにより、導電体２３〜２６は、コンタクトプラグを介して上方に引き出される。
【００３５】
周辺領域Ａ３において、半導体基板２０には、素子分離領域（ＳＴＩ：Shallow trench isolation）として機能する絶縁体３６が設けられる。絶縁体３６は、例えば、Ｐ型ウェル領域２２から絶縁された領域を形成する。半導体基板２０のうちＰ型ウェル領域２２から絶縁された領域の上部には、Ｎ型ウェル領域３５（３５＿１及び３５＿２）が形成される。つまり、周辺領域Ａ３における半導体基板２０の上部には、絶縁体３６を挟んで、Ｐ型ウェル領域２２、並びにＮ型ウェル領域３５＿１及び３５＿２が形成される。
【００３６】
Ｎ型ウェル領域３５＿１及び３５＿２上にはそれぞれ、Ｐ型トランジスタＴｒＰ１及びＴｒＰ２が設けられる。具体的には、Ｐ型トランジスタＴｒＰ１は、Ｎ型ウェル領域３５＿１の上部に設けられたＰ＋型不純物拡散領域３７＿１と、当該Ｐ＋型不純物拡散領域３７＿１に挟まれた領域においてＮ型ウェル領域３５＿１の上方に設けられた積層体ＢＹＰ１と、を含む。同様に、Ｐ型トランジスタＴｒＰ２は、Ｎ型ウェル領域３５＿２の上部に設けられたＰ＋型不純物拡散領域３７＿２と、当該Ｐ＋型不純物拡散領域３７＿２に挟まれた領域においてＮ型ウェル領域３５＿２の上方に設けられた積層体ＢＹＰ２と、を含む。Ｐ＋型不純物拡散領域３７＿１及び３７＿２はそれぞれ、Ｐ型トランジスタＴｒＰ１及びＴｒＰ２のソース又はドレインとして機能する。積層体ＢＹＰ１及びＢＹＰ２はそれぞれ、Ｐ型トランジスタＴｒＰ１及びＴｒＰ２のゲートとして機能する。積層体ＢＹＰ１及びＢＹＰ２の上方にはそれぞれ、Ｐ型トランジスタＴｒＰ１及びＴｒＰ２のゲートに達するように、コンタクトプラグ３９＿１及び３９＿２が設けられる。コンタクトプラグ３９＿１及び３９＿２は、例えば、タングステン（Ｗ）を含む。
【００３７】
コンタクトプラグ３９＿１は、下層コンタクトプラグＬＣＳＰ１と、上層コンタクトプラグＨＣＳＰ１と、コンタクトプラグ接合部ＣＳＪＴＰ１と、を含む。下層コンタクトプラグＬＣＳＰ１及び上層コンタクトプラグＨＣＳＰ１はそれぞれ、コンタクトプラグ接合部ＣＳＪＴＰ１の下方及び上方に位置する。より具体的には、下層コンタクトプラグＬＣＳＰ１は、コンタクトプラグ接合部ＣＳＪＴＰ１の下面上から、Ｐ型トランジスタＴｒＰ１のゲートの上面上に達する。上層コンタクトプラグＨＣＳＰ１は、絶縁体３４が設けられた層からコンタクトプラグ接合部ＣＳＪＴＰ１の上面上に達する。コンタクトプラグ接合部ＣＳＪＴＰ１は、例えば、半導体ピラー接合部ＭＨＪＴと同様、絶縁体３２が設けられた層と同じ層に設けられる。
【００３８】
コンタクトプラグ接合部ＣＳＪＴＰ１と下層コンタクトプラグＬＣＳＰ１との接合面において、コンタクトプラグ接合部ＣＳＪＴＰ１の下面の径（面積）は、下層コンタクトプラグＬＣＳＰ１の上面の径（面積）より大きい。また、コンタクトプラグ接合部ＣＳＪＴＰ１と上層コンタクトプラグＨＣＳＰ１との接合面において、コンタクトプラグ接合部ＣＳＪＴＰ１の上面の径は、上層コンタクトプラグＨＣＳＰ１の下面の径より大きい。
【００３９】
同様に、コンタクトプラグ３９＿２は、下層コンタクトプラグＬＣＳＰ２と、上層コンタクトプラグＨＣＳＰ２と、コンタクトプラグ接合部ＣＳＪＴＰ２と、を含む。コンタクトプラグ３９＿２における下層コンタクトプラグＬＣＳＰ２、接合部ＣＳＪＴＰ２、及び上層コンタクトプラグＨＣＳＰ２の関係は、コンタクトプラグ３９＿１における下層コンタクトプラグＬＣＳＰ１、接合部ＣＳＪＴＰ１、及び上層コンタクトプラグＨＣＳＰ１の関係と同様である。
【００４０】
Ｐ型ウェル領域２２上には、Ｎ型トランジスタＴｒＮが設けられる。より具体的には、Ｎ型トランジスタＴｒＮは、Ｐ型ウェル領域２２の上部に設けられたＮ＋型不純物拡散領域３８と、当該Ｎ＋型不純物拡散領域３８に挟まれた領域においてＰ型ウェル領域２２の上方に設けられた積層体ＢＹＮと、を含む。Ｎ＋型不純物拡散領域３８は、Ｎ型トランジスタＴｒＮのソースまたはドレインとして機能する。積層体ＢＹＮは、Ｎ型トランジスタＴｒＮのゲートとして機能する。積層体ＢＹＮの上方には、Ｎ型トランジスタＴｒＮのゲートに達するように、コンタクトプラグ４０が設けられる。コンタクトプラグ４０は、例えば、タングステン（Ｗ）を含む。
【００４１】
コンタクトプラグ４０は、下層コンタクトプラグＬＣＳＮと、上層コンタクトプラグＨＣＳＮと、コンタクトプラグ接合部ＣＳＪＴＮと、を含む。下層コンタクトプラグＬＣＳＮ及び上層コンタクトプラグＨＣＳＮはそれぞれ、コンタクトプラグ接合部ＣＳＪＴＮの下方及び上方に位置する。より具体的には、下層コンタクトプラグＬＣＳＮは、コンタクトプラグ接合部ＣＳＪＴＮの下面上から、Ｎ型トランジスタＴｒＮのゲートの上面上に達する。上層コンタクトプラグＨＣＳＮは、絶縁体３４が設けられた層からコンタクトプラグ接合部ＣＳＪＴＮの上面上に達する。コンタクトプラグ接合部ＣＳＪＴＮは、例えば、半導体ピラー接合部ＭＨＪＴと同様、絶縁体３２が設けられた層と同じ層に設けられる。
【００４２】
コンタクトプラグ接合部ＣＳＪＴＮと下層コンタクトプラグＬＣＳＮの接合面において、コンタクトプラグ接合部ＣＳＪＴＮの下面の径は、下層コンタクトプラグＬＣＳＮの上面の径より大きい。また、コンタクトプラグ接合部ＣＳＪＴＮと上層コンタクトプラグＨＣＳＮとの接合面において、コンタクトプラグ接合部ＣＳＪＴＮの上面の径は、上層コンタクトプラグＨＣＳＮの下面の径より大きい。
【００４３】
なお、図４及び以降の図では図示が省略されているが、Ｐ型トランジスタＴｒＰ１及びＴｒＰ２、並びにＮ型トランジスタＴｒＮのソース及びドレインの各々には、それぞれコンタクトプラグ３９＿１、３９＿２、及び４０と同様のコンタクトプラグ（図示せず）が形成され得る。すなわち、ソースに対応するコンタクトプラグ、及びドレインに対応するコンタクトプラグは、コンタクトプラグ３９＿１、３９＿２、及び４０と同様に、下層コンタクトプラグ、上層コンタクトプラグ、及びこれらを結合するコンタクトプラグ接合部が形成され得る。
【００４４】
１．１．５  トランジスタの構成について
次に、第１実施形態に係る半導体メモリの周辺領域に形成されるトランジスタの構成について、図５〜図７を用いて説明する。図５〜図７はそれぞれ、図４において説明されたＰ型トランジスタＴｒＰ１及びＴｒＰ２、並びにＮ型トランジスタＴｒＮの構成の詳細を説明するための断面図である。
【００４５】
まず、図５を参照してＰ型トランジスタＴｒＰ１の構成について説明する。Ｐ型トランジスタＴｒＰ１は、例えば、Ｐ型トランジスタＴｒＰ２よりも低耐圧のＰ型トランジスタであり、Ｐ型トランジスタＴｒＰ２よりもシリコン酸化膜厚換算のゲート絶縁膜の厚さ（ＥＯＴ：Equivalent oxide thickness）を薄くすることにより、より小さい閾値電圧によって動作し得る。
【００４６】
図５に示すように、Ｎ型ウェル領域３５＿１のうち、Ｐ＋型不純物拡散領域３７＿１に囲まれた領域（Ｐ型トランジスタＴｒＰ１のチャネル領域）の上方には、積層体ＢＹＰ１が設けられる。積層体ＢＹＰ１は、例えば、酸化物４１、窒化物４２、導電体４３、導電体４４、窒化物４５、酸化物４６、及び酸化物４７を含む。より具体的には、Ｐ型トランジスタＴｒＰ１のチャネル領域の上面上には、積層体ＢＹＰ１のうちの酸化物４１の膜、窒化物４２の膜、導電体４３の膜、導電体４４の膜、及び窒化物４５の膜がこの順に積層される。
【００４７】
酸化物４１は、ゲート絶縁膜として機能し、例えば、二酸化ケイ素（ＳｉＯ２）を含む。
【００４８】
窒化物４２は、酸化物４１の上面上の一部に設けられ、例えば、窒化ケイ素（ＳｉＮ）を含む。窒化物４２は、酸化物４１と合わせてゲート絶縁膜として機能すると共に、導電体４３にドープされたＰ＋型不純物が酸化物４１を介してＮ型ウェル領域３５＿１に拡散することを抑制する機能を有する。
【００４９】
なお、上述の通り、Ｐ型トランジスタＴｒＰ１を小さい閾値電圧によって動作させるため、酸化物４１及び窒化物４２のシリコン酸化膜厚換算の合計厚さは、例えば、４ナノメートル（ｎｍ）未満の膜厚で形成されることが好ましい。好適な例の一つとして、酸化物４１及び窒化物４２のシリコン酸化膜厚換算の合計厚さは、例えば、３ナノメートル（ｎｍ）程度で形成され得る。
【００５０】
導電体４３は、ゲートとして機能し、例えば、Ｐ＋型不純物としてボロン（Ｂ）がドープされたポリシリコン（多結晶シリコン）を含む。導電体４４は、導電体４３と下層コンタクトプラグＬＣＳＰ１との間を低抵抗に接続し得る電極として機能し、例えば、タングステンシリサイド（ＷＳｉ）を含む。つまり、導電体４３及び４４は、Ｐ＋型不純物をドープした多結晶シリコン上に金属シリサイドを積層させたポリサイド（polycide）構造を構成する。
【００５１】
窒化物４５は、キャップ層として機能し、例えば、窒化ケイ素（ＳｉＮ）を含む。
【００５２】
窒化物４２、導電体４３、導電体４４、及び窒化物４５の側面上、並びに酸化物４１の上面（窒化物４２が設けられた領域を除く）上には、酸化物４６の膜が設けられる。また、酸化物４６上を覆うように、酸化物４７が設けられる。酸化物４６及び４７は、側壁として機能し、例えば、二酸化ケイ素（ＳｉＯ２）を含む。
【００５３】
Ｐ＋型不純物拡散領域３７＿１の上部には、半導体基板２０の保護膜として機能する酸化物４８の膜が設けられる。酸化物４８は、例えば、半導体基板２０を基板酸化して形成され、例えば、二酸化ケイ素（ＳｉＯ２）を含む。
【００５４】
窒化物４５、並びに酸化物４７及び４８の上面上には、窒化物４９の膜が連続して設けられる。窒化物４９は、例えば、窒化ケイ素（ＳｉＮ）を含む。
【００５５】
なお、ハッチングが省略されているが、積層体ＢＹＰ１の周囲の空間を埋め込むように、Ｐ＋型不純物拡散領域３７＿１の上方における窒化物４９の上面上には層間絶縁膜として機能する絶縁体５０の膜が設けられる。絶縁体５０は、例えば、ＮＳＧ（Non-doped silicate glass）を含む。
【００５６】
絶縁体５０の上面上、及び積層体ＢＹＰ１の上面上に形成された窒化物４９の上面上には、窒化物５１の膜が設けられる。
【００５７】
窒化物５１は、例えば、窒化ケイ素（ＳｉＮ）を含み、下層コンタクトプラグＬＣＳＰ１、及びＰ型トランジスタＴｒＰ１のソース及びドレインの各々に電気的に接続されるコンタクトプラグ（図示せず）を設けるために形成されるコンタクトホールをエッチングする際のストッパとして機能する。窒化物５１の上面上には、酸化物５２の膜が設けられる。酸化物５２は、例えば、二酸化ケイ素（ＳｉＯ２）を含む。
【００５８】
なお、ハッチングが省略されているが、酸化物５２の上面上には、層間絶縁膜として機能する絶縁体５３の膜が設けられる。絶縁体５３は、例えば、ｄＴＥＯＳ（プラズマＣＶＤ（Chemical vapor deposition）によりＴＥＯＳ（Tetraethyl ortho-silicate）から形成されるシリコン酸化物）を含む。
【００５９】
下層コンタクトプラグＬＣＳＰ１は、絶縁体５３、酸化物５２、並びに窒化物５１、４９及び４５を通過して導電体４４に達するように設けられる。下層コンタクトプラグＬＣＳＰ１は、酸化物５２の層よりも下方において、導電体４４、窒化物４５、窒化物４９、窒化物５１と接する。つまり、下層コンタクトプラグＬＣＳＰ１は、酸化物５２の層よりも下方において、酸化物と接しないように設けられる。
【００６０】
次に、図６を参照してＰ型トランジスタＴｒＰ２の構成について説明する。Ｐ型トランジスタＴｒＰ２は、例えば、Ｐ型トランジスタＴｒＰ１よりも高耐圧のＰ型トランジスタであり、Ｐ型トランジスタＴｒＰ１よりもシリコン酸化膜厚換算のゲート絶縁膜の厚さを厚くすることにより、より大きい閾値電圧によって動作し得る。
【００６１】
図６に示すように、Ｎ型ウェル領域３５＿２のうち、Ｐ＋型不純物拡散領域３７＿２に囲まれた領域（Ｐ型トランジスタＴｒＰ２のチャネル領域）の上方には、積層体ＢＹＰ２が設けられる。積層体ＢＹＰ２は、例えば、酸化物６１ｐ、導電体６２ｐ、導電体６３ｐ、窒化物６４ｐ、酸化物６５ｐ、及び酸化物６６ｐを含む。より具体的には、Ｐ型トランジスタＴｒＰ２のチャネル領域の上面上には、積層体ＢＹＰ２のうちの酸化物６１ｐの膜、導電体６２ｐの膜、導電体６３ｐの膜、及び窒化物６４ｐの膜がこの順に積層される。
【００６２】
酸化物６１ｐは、ゲート絶縁膜として機能し、例えば、二酸化ケイ素（ＳｉＯ２）を含む。上述の通り、酸化物６１ｐのシリコン酸化膜厚換算の厚さは、Ｐ型トランジスタＴｒＰ１よりも大きい閾値電圧によって動作させるため、酸化物４１及び窒化物４２のシリコン酸化膜厚換算の合計厚さより厚く形成される。具体的には、例えば、酸化物６１ｐのシリコン酸化膜厚換算の厚さは、例えば、５ナノメートル（ｎｍ）以上で形成されることが好ましい。好適な例の一つとして、酸化物６１ｐのシリコン酸化膜厚換算の厚さは、例えば、７ナノメートル（ｎｍ）程度で形成され得る。
【００６３】
導電体６２ｐは、ゲートとして機能し、例えば、Ｎ＋型不純物としてリン（Ｐ）がドープされたポリシリコンを含む。導電体６３ｐは、導電体６２ｐと下層コンタクトプラグＬＣＳＰ２との間を低抵抗に接続し得る電極として機能し、例えば、タングステンシリサイド（ＷＳｉ）を含む。つまり、導電体６２ｐ及び６３ｐは、Ｎ＋型不純物をドープした多結晶シリコン上に金属シリサイドを積層させたポリサイド構造を構成する。
【００６４】
窒化物６４ｐは、キャップ層として機能し、例えば、窒化ケイ素（ＳｉＮ）を含む。
【００６５】
導電体６２ｐ、導電体６３ｐ、及び窒化物６４ｐの側面上、並びに酸化物６１ｐの上面（導電体６２ｐが設けられた領域を除く）上には、酸化物６５ｐの膜が設けられる。また、酸化物６５ｐ上を覆うように、酸化物６６ｐが設けられる。酸化物６５ｐ及び６６ｐは、側壁として機能し、例えば、二酸化ケイ素（ＳｉＯ２）を含む。
【００６６】
Ｐ＋型不純物拡散領域３７＿２の上面上、窒化物６４ｐの上面上、及び酸化物６６ｐの上面上には、酸化物６７ｐの膜が連続して設けられる。酸化物６７ｐは、例えば、二酸化ケイ素（ＳｉＯ２）を含む。
【００６７】
酸化物６７ｐの上面上には、窒化物６８ｐの膜が設けられる。窒化物６８ｐは、例えば、窒化ケイ素（ＳｉＮ）を含む。
【００６８】
なお、ハッチングが省略されているが、積層体ＢＹＰ２の周囲の空間を埋め込むように、Ｐ＋型不純物拡散領域３７＿２の上方における窒化物６８ｐの上面上には層間絶縁膜として機能する絶縁体６９ｐの膜が設けられる。絶縁体６９ｐは、例えば、ＮＳＧを含む。
【００６９】
絶縁体６９ｐの上面上、及び積層体ＢＹＰ２の上方に形成された窒化物６８ｐの上面上には、窒化物７０ｐの膜が設けられる。窒化物７０ｐは、例えば、窒化ケイ素（ＳｉＮ）を含み、コンタクトプラグＬＣＳＰ２、及びＰ型トランジスタＴｒＰ２のソース及びドレインの各々に電気的に接続されるコンタクトプラグ（図示せず）を設けるために形成されるコンタクトホールをエッチングする際のストッパとして機能する。窒化物７０ｐの上面上には、酸化物７１ｐの膜が設けられる。酸化物７１ｐは、例えば、二酸化ケイ素（ＳｉＯ２）を含む。
【００７０】
なお、ハッチングが省略されているが、酸化物７１ｐの上面上には、絶縁体７２ｐの膜が設けられる。絶縁体７２ｐは、例えば、ｄＴＥＯＳを含む。
【００７１】
下層コンタクトプラグＬＣＳＰ２は、絶縁体７２ｐ、酸化物７１ｐ、窒化物７０ｐ及び６８ｐ、酸化物６７ｐ、並びに窒化物６４ｐを通過して導電体６３ｐに達するように設けられる。下層コンタクトプラグＬＣＳＰ２は、酸化物７１ｐの層よりも下方において、導電体６３ｐ、窒化物６４ｐ、酸化物６７ｐ、窒化物６８ｐ、及び窒化物７０ｐと接する。つまり、下層コンタクトプラグＬＣＳＰ２は、酸化物７１ｐの層よりも下方において、酸化物６７ｐと接し得る。
【００７２】
次に、図７を参照してＮ型トランジスタＴｒＮの構成について説明する。
【００７３】
図７以降において、Ｎ型トランジスタＴｒＮは、便宜的に、Ｐ型トランジスタＴｒＰ１と同程度のシリコン酸化膜厚換算の厚さのゲート絶縁膜を有する場合が示されているが、これに限られない。すなわち、本実施形態に係るＮ型トランジスタＴｒＮは、Ｐ型トランジスタＴｒＰ１と同程度のシリコン酸化膜厚換算の厚さのゲート絶縁膜を有する場合、及びＰ型トランジスタＴｒＰ２と同程度のシリコン酸化膜厚換算の厚さのゲート絶縁膜を有する場合のいずれの場合も含み得る。
【００７４】
図７に示すように、Ｐ型ウェル領域２２のうち、Ｎ＋型不純物拡散領域３８に囲まれた領域（Ｎ型トランジスタＴｒＮのチャネル領域）の上方には、積層体ＢＹＮが設けられる。積層体ＢＹＮは、例えば、酸化物６１ｎ、導電体６２ｎ、導電体６３ｎ、窒化物６４ｎ、酸化物６５ｎ、及び酸化物６６ｎを含む。より具体的には、Ｎ型トランジスタＴｒＮのチャネル領域の上面上には、積層体ＢＹＮのうちの酸化物６１ｎの膜、導電体６２ｎの膜、導電体６３ｎの膜、窒化物６４ｎの膜がこの順に積層される。積層体ＢＹＮの構造は、酸化物６１ｎのシリコン酸化膜厚換算の厚さが酸化物６１ｐのシリコン酸化膜厚換算の厚さと異なり得る（酸化物４１及び窒化物４２のシリコン酸化膜厚換算の合計厚さと同程度で有り得る）点を除き、積層体ＢＹＰ２と同様の構造である。
【００７５】
酸化物６１ｎは、ゲート絶縁膜として機能し、例えば、二酸化ケイ素（ＳｉＯ２）を含む。上述の通り、Ｎ型トランジスタＴｒＮは、Ｐ型トランジスタＴｒＰ１と同程度の耐圧能力を有する場合と、Ｐ型トランジスタＴｒＰ２と同程度の耐圧能力を有する場合との、いずれの場合も取り得る。このため、酸化物６１ｎのシリコン酸化膜厚換算の厚さは、４ナノメートル（ｎｍ）未満である場合も、５ナノメートル（ｎｍ）以上である場合もあり得る。なお、Ｐ型トランジスタＴｒＰ１と同程度の耐圧能力を有する場合の好適な例の一つとして、酸化物６１ｎのシリコン酸化膜厚換算の厚さは、例えば、３ナノメートル（ｎｍ）程度で形成され得る。また、Ｐ型トランジスタＴｒＰ２と同程度の耐圧能力を有する場合の好適な例の一つとして、酸化物６１ｎのシリコン酸化膜厚換算の厚さは、例えば、７ナノメートル（ｎｍ）程度で形成され得る。
【００７６】
導電体６２ｎは、ゲートとして機能し、例えば、Ｎ＋型不純物としてリン（Ｐ）がドープされた多結晶シリコンを含む。導電体６３ｎは、導電体６２ｎと下層コンタクトプラグＬＣＳＮとの間を低抵抗に接続し得る電極として機能し、例えば、タングステンシリサイド（ＷＳｉ）を含む。つまり、導電体６２ｎ及び６３ｎは、Ｎ＋型不純物をドープした多結晶シリコン上に金属シリサイドを積層させたポリサイド構造を構成する。
【００７７】
窒化物６４ｎは、キャップ層として機能し、例えば、窒化ケイ素（ＳｉＮ）を含む。
【００７８】
導電体６２ｎ、導電体６３ｎ、及び窒化物６４ｎの側面上、並びに酸化物６１ｎの上面（導電体６２ｎが設けられた領域を除く）上には、酸化物６５ｎの膜が設けられる。また、酸化物６５ｎ上を覆うように、酸化物６６ｎが設けられる。酸化物６５ｎ及び６６ｎは、側壁として機能し、例えば、二酸化ケイ素（ＳｉＯ２）を含む。
【００７９】
Ｎ＋型不純物拡散領域３８の上面上、窒化物６４ｎの上面上、及び酸化物６６ｎの上面上には、酸化物６７ｎの膜が連続して設けられる。酸化物６７ｎは、例えば、二酸化ケイ素（ＳｉＯ２）を含む。
【００８０】
酸化物６７ｎの上面上には、窒化物６８ｎの膜が設けられる。窒化物６８ｎは、例えば、窒化ケイ素（ＳｉＮ）を含む。
【００８１】
なお、ハッチングが省略されているが、積層体ＢＹＮの周囲の空間を埋め込むように、Ｎ＋型不純物拡散領域３８の上方における窒化物６８ｎの上面上には層間絶縁膜として機能する絶縁体６９ｎの膜が設けられる。絶縁体６９ｎは、例えば、ＮＳＧを含む。
【００８２】
絶縁体６９ｎの上面上、及び積層体ＢＹＮの上方に形成された窒化物６８ｎの上面上には、窒化物７０ｎの膜が設けられる。窒化物７０ｎは、例えば、窒化ケイ素（ＳｉＮ）を含み、コンタクトプラグＬＣＳＮ、及びＮ型トランジスタＴｒＮのソース及びドレインの各々に電気的に接続されるコンタクトプラグ（図示せず）を設けるために形成されるコンタクトホールをエッチングする際のストッパとして機能する。窒化物７０ｎの上面上には、酸化物７１ｎの膜が設けられる。酸化物７１ｎは、例えば、二酸化ケイ素（ＳｉＯ２）を含む。
【００８３】
なお、ハッチングが省略されているが、酸化物７１ｎの上面上には、層間絶縁膜として機能する絶縁体７２ｎの膜が設けられる。絶縁体７２ｎは、例えば、ｄＴＥＯＳを含む。
【００８４】
下層コンタクトプラグＬＣＳＮは、絶縁体７２ｎ、酸化物７１ｎ、窒化物７０ｎ及び６８ｎ、酸化物６７ｎ、並びに窒化物６４ｎを通過して導電体６３ｎに達するように設けられる。下層コンタクトプラグＬＣＳＮは、酸化物７１ｎの層よりも下方において、導電体６３ｎ、窒化物６４ｎ、酸化物６７ｎ、窒化物６８ｎ、及び窒化物７０ｎと接する。つまり、下層コンタクトプラグＬＣＳＮは、酸化物７１ｎの層よりも下方において、酸化物６７ｎと接し得る。
【００８５】
１．２  半導体メモリの製造方法について
次に、第１実施形態に係る半導体メモリの製造方法について説明する。
【００８６】
１．２．１  トランジスタの製造方法について
まず、第１実施形態に係る半導体メモリの周辺領域Ａ３において形成されるトランジスタＴｒＰ及びＴｒＮの製造方法について、図８〜図１４を用いて説明する。図８〜図１４では、周辺領域Ａ３に形成されるＰ型トランジスタＴｒＰ１及びＴｒＰ２、並びにＮ型トランジスタＴｒＮの製造工程が示される。
【００８７】
図８に示すように、Ｎ型ウェル領域３５＿１の上方に積層体ＢＹＰ１が形成され、Ｎ型ウェル領域３５＿１の上部において積層体ＢＹＰ１を挟む領域にＰ＋型不純物拡散領域３７＿１が形成される。Ｎ型ウェル領域３５＿２の上方に積層体ＢＹＰ２が形成され、Ｎ型ウェル領域３５＿２の上部において積層体ＢＹＰ２を挟む領域にＰ＋型不純物拡散領域３７＿２が形成される。Ｐ型ウェル領域２２の上方に積層体ＢＹＮが形成され、Ｐ型ウェル領域２２の上部において積層体ＢＹＮを挟む領域にＮ＋型不純物拡散領域３８が形成される。積層体ＢＹＰ１、ＢＹＰ２、及びＢＹＮのうち、同等の構造及び機能を有する箇所については、例えば、同一の工程により形成することができる。また、Ｐ＋型不純物拡散領域３７＿１及び３７＿２の形成については、同一の工程により形成することができる。
【００８８】
なお、上述の通り、積層体ＢＹＰ１内の酸化物４１及び窒化物４２のシリコン酸化膜厚換算の合計厚さは、積層体ＢＹＰ２内の酸化物６１ｐのシリコン酸化膜厚換算の厚さよりも薄くなるように形成される。積層体ＢＹＰ１は、酸化物４１と導電体４３との間に窒化物４２を含むように形成され、積層体ＢＹＰ２及びＢＹＮはそれぞれ、酸化物６１ｐ及び導電体６２ｐの間、及び酸化物６１ｎ及び導電体６２ｎの間に窒化物を含まない。積層体ＢＹＰ１内の導電体４３にはボロン（Ｂ）がドープされ、積層体ＢＹＰ２内の導電体６２ｐ及び積層体ＢＹＮ内の導電体６２ｎにはリン（Ｐ）がドープされる。
【００８９】
続いて、図９に示すように、周辺領域Ａ３の全面にわたり、酸化物６７（６７ｐ又は６７ｎ）の膜が設けられる。これにより、Ｐ＋型不純物拡散領域３７＿１及び３７＿２上、Ｎ＋型不純物拡散領域３８上、並びに積層体ＢＹＰ１、ＢＹＰ２、及びＢＹＮ上は、連続する酸化物６７の膜に覆われる。
【００９０】
続いて、図１０に示すように、酸化物６７のうち、Ｐ＋型不純物拡散領域３７＿１上、及び積層体ＢＹＰ１上に設けられた部分を除去するためのウェットエッチングが実行される。ウェットエッチングに際しては、酸化物６７のうち、Ｐ＋型不純物拡散領域３７＿２上、Ｎ＋型不純物拡散領域３８上、並びに積層体ＢＹＰ２及びＢＹＮ上に設けられた部分の上面上には、例えば、図示しないマスクが設けられる。これにより、Ｐ＋型不純物拡散領域３７＿１の上面、及び積層体ＢＹＰ１の側面及び上面が露出する。
【００９１】
続いて、図１１に示すように、例えば熱処理を実行することにより、露出したＰ＋型不純物拡散領域３７＿１の上部を基板酸化させる。これにより、Ｐ＋型不純物拡散領域３７＿１の表面には、酸化物４８の膜が形成される。一方、積層体ＢＹＰ１上、及び酸化物６７上には、新たな酸化物の膜は形成されない。
【００９２】
なお、上述の通り、酸化物６７は、Ｐ＋型不純物拡散領域３７＿２上、及びＮ＋型不純物拡散領域３８上に成膜されるが、酸化物４８は、Ｐ＋型不純物拡散領域３７＿１の上部を酸化させて形成される。このため、Ｐ＋型不純物拡散領域３７＿１と酸化物４８との界面は、Ｐ＋型不純物拡散領域３７＿２及びＮ＋型不純物拡散領域３８と酸化物６７との界面よりも下方に位置する。
【００９３】
続いて、図１２に示すように、酸化物４８上、積層体ＢＹＰ１上、及び酸化物６７上に、窒化物４９（又は６８ｐ若しくは６８ｎ）が連続して設けられる。これにより、周辺領域Ａ３は、連続する窒化物４９の膜により覆われる。
【００９４】
続いて、図１３に示すように、周辺領域Ａ３にわたって、例えば、積層体ＢＹＰ１の上面に相当する位置まで絶縁体５０（又は６９ｐ若しくは６９ｎ）が設けられる。これにより、積層体ＢＹＰ１、ＢＹＰ２、及びＢＹＮの上面は露出しつつ、積層体ＢＹＰ１、ＢＹＰ２及びＢＹＮの側面は、絶縁体５０により覆われる。
【００９５】
絶縁体５０の上面上、及び窒化物４９の上面上（絶縁体５０が設けられた領域を除く）には、窒化物５１（又は７０ｐ若しくは７０ｎ）の膜が設けられる。また、窒化物５１の上面上には、酸化物５２（又は７１ｐ若しくは７１ｎ）が設けられる。
【００９６】
以上により、周辺領域Ａ３において、図５〜図７にそれぞれ示されたＰ型トランジスタＴｒＰ１及びＴｒＰ２、並びにＮ型トランジスタＴｒＮのうち、コンタクトプラグ３９＿１、３９＿２、及び４０がそれぞれ形成される直前の構造が形成される。
【００９７】
１．２．２  コンタクトプラグの製造方法について
続いて、第１実施形態に係る半導体メモリの周辺領域において形成されたトランジスタのゲートに接続されるコンタクトプラグの製造方法について、図１４〜図２４を用いて説明する。図１４〜図２４では、Ｐ型トランジスタＴｒＰ１及びＴｒＰ２、並びにＮ型トランジスタＴｒＮのゲートに、それぞれコンタクトプラグとして機能するコンタクトプラグ３９＿１、３９＿２、及び４０が接続されるまでの工程が示される。
【００９８】
図１４に示すように、周辺領域Ａ３には、図８〜図１３において説明されたＰ型トランジスタＴｒＰ１及びＴｒＰ２、並びにＮ型トランジスタＴｒＮが形成される。また、メモリ領域Ａ１及び引出し領域Ａ２には、階段状の積層体のうち、半導体ピラーＭＨのうちの下層半導体ピラーＬＭＨ及び半導体ピラー接合部ＭＨＪＴが形成される予定の高さまでの構造（以下、便宜的に「下側積層構造」とも言う。）が形成されている。
【００９９】
より具体的には、メモリ領域Ａ１及び引出し領域Ａ２において、Ｐ型ウェル領域２２上に絶縁体３１並びに置換材８１及び８２が交互に積層される。具体的には、最下層の絶縁体３１の上面上に置換材８１が設けられ、以降は絶縁体３１及び置換材８２が交互に積層される。置換材８１及び８２は、例えば、窒化ケイ素（ＳｉＮ）を含む。最上層の置換材８２の上方には、絶縁体３２が設けられる。引出し領域Ａ２において、絶縁体３１及び３２、並びに置換材８１及び８２の積層体は、置換材８１及び８２が各ステップの上面に位置するように、階段状に形成される。具体的には、例えば、絶縁体３２の上面上には、メモリ領域Ａ１、引出し領域Ａ２、及び周辺領域Ａ３にわたって、図示しないマスクが設けられる。続いて、リソグラフィによって当該マスクにパターンを形成した後、得られたパターンに基づいて下側積層構造の異方性エッチングを行うことと、マスクパターンをスリミングすることによりその一部分を除去することと、が順次繰り返される。これにより、下側積層構造が階段状になるようにエッチングすることができる。この後、酸化物５２の上方には、例えば、下側積層構造の周囲を埋め込む位置（例えば、絶縁体３２と同層）まで絶縁体５３（又は７２ｐ若しくは７２ｎ）が設けられる。
【０１００】
また、メモリ領域Ａ１の下側積層構造において、下層半導体ピラーＬＭＨ及び半導体ピラー接合部ＭＨＪＴが設けられる予定の領域には、下層メモリホールＬＨが形成される。
【０１０１】
続いて、図１５に示すように、周辺領域Ａ３において、下層コンタクトプラグＬＣＳＰ１及びコンタクトプラグ接合部ＣＳＪＴＰ１が設けられる予定の領域には、下層コンタクトホールＬＣＳＰＨ１が形成される。下層コンタクトプラグＬＣＳＰ２及びコンタクトプラグ接合部ＣＳＪＴＰ２が設けられる予定の領域には、下層コンタクトホールＬＣＳＰＨ２が形成される。下層コンタクトプラグＬＣＳＮ及びコンタクトプラグ接合部ＣＳＪＴＮが設けられる予定の領域には、下層コンタクトホールＬＣＳＮＨが形成される。
【０１０２】
より具体的には、下層コンタクトホールＬＣＳＰＨ１、ＬＣＳＰＨ２、及びＬＣＳＮＨの形成に際し、下層メモリホールＬＨは、図示しないマスクによって予め埋め込まれる。その後、絶縁体５３及び３２の上面上には、例えば、図示しないマスクが形成される。絶縁体５３は、例えば、リソグラフィ工程によってマスクが除去されることにより、下層コンタクトプラグＬＣＳＰ１、ＬＣＳＰ２、及びＬＣＳＮの各々が設けられる予定の領域が露出する。その後、絶縁体５３のうちマスクが除去された領域には、例えば、ＲＩＥ（Reactive ion etching）による異方性エッチングによって、下層コンタクトホールＬＣＳＰＨ１、ＬＣＳＰＨ２、及びＬＣＳＮＨが形成される。下層コンタクトホールＬＣＳＰＨ１、ＬＣＳＰＨ２、及びＬＣＳＮＨは、例えば、絶縁体５３を通過して、それぞれ積層体ＢＹＰ１の窒化物４５の上面、積層体ＢＹＰ２の窒化物６４ｐの上面、及び積層体ＢＹＮの窒化物６４ｎの上面に達する。また、下層メモリホールＬＨ内を埋め込んでいたマスクは、適宜除去される。
【０１０３】
なお、下層コンタクトホールＬＣＳＰＨ１、ＬＣＳＰＨ２、及びＬＣＳＮＨの形成に際しては、Ｐ型トランジスタＴｒＰ１、ＴｒＰ２、及びＮ型トランジスタＴｒＮのソース及びドレインの各々にそれぞれ接続されるコンタクトプラグを形成するための下層コンタクトホール（図示せず）も同時に形成され得る。この場合、上述したエッチング工程において、窒化物５１（又は７０ｐ若しくは７０ｎ）は、下層コンタクトホールの形成に対するストッパとして機能する。このため、更に下層コンタクトホールＬＣＳＰＨ１に対するエッチングを進行させて窒化物４５の上面まで達した際、Ｐ型トランジスタＴｒＰ１のソース及びドレインの各々にそれぞれ接続されるコンタクトプラグに対応する下層コンタクトホールに対するエッチングが酸化物４８まで達することを抑制することができる。
【０１０４】
これにより、後述する工程において、Ｐ型トランジスタＴｒＰ１のソース及びドレインの各々にそれぞれ接続されるコンタクトプラグに対応する下層コンタクトホールに犠牲材が埋め込まれた際に、当該犠牲材と窒化物４２とが酸化物４８及び４１を介して物理的に接続されることが抑制される。
【０１０５】
続いて、図１６に示すように、下層コンタクトホールＬＣＳＰＨ１、ＬＣＳＰＨ２、及びＬＣＳＮＨ、並びに下層メモリホールＬＨの各々の内部にはそれぞれ、下層コンタクトプラグＬＣＳＰ１、ＬＣＳＰ２、及びＬＣＳＮ、並びに下層半導体ピラーＬＭＨの各々が形成される予定の高さまで、犠牲材９１＿１、９１＿２、９２、及び９３が同時に埋め込まれる。犠牲材９１＿１、９１＿２、９２、及び９３は、例えば、アモルファスシリコンを含む。なお、当該工程に際して、各トランジスタのソース及びドレインの各々にそれぞれ接続されるコンタクトプラグに対応する下層コンタクトホールに対しても、犠牲材が同時に埋め込まれ得る。
【０１０６】
より具体的には、例えば、下層コンタクトホールＬＣＳＰＨ１、ＬＣＳＰＨ２、及びＬＣＳＮＨ、並びに下層メモリホールＬＨはそれぞれ、犠牲材９１＿１、９１＿２、９２、及び９３によって完全に埋め込まれた後、コンタクトプラグ接合部ＣＳＪＴＰ１、ＣＳＪＴＰ２、及びＣＳＪＴＮ、並びに半導体ピラー接合部ＭＨＪＴの各々が形成される予定の深さまでエッチバックされる。
【０１０７】
これにより、窒化物４５、６４ｐ、及び６４ｎはそれぞれ、犠牲材９１＿１、９１＿２、及び９２（並びに絶縁体５３）を介して、下側積層構造と物理的に接続され得る。
【０１０８】
続いて、図１７に示すように、下層コンタクトホールＬＣＳＰＨ１、ＬＣＳＰＨ２、及びＬＣＳＮＨ、並びに下層メモリホールＬＨはそれぞれ、コンタクトプラグ接合部ＣＳＪＴＰ１、ＣＳＪＴＰ２、及びＣＳＪＴＮ、並びに半導体ピラー接合部ＭＨＪＴの形状がその上部に同時に形成される。なお、当該工程に際して、各トランジスタのソース及びドレインの各々にそれぞれ接続されるコンタクトプラグに対応する下層コンタクトホールの上部に対しても、コンタクトプラグ結合部の形状が同時に形成され得る。
【０１０９】
より具体的には、絶縁体５３及び３２の上面上に図示しないマスクが設けられた後、絶縁体５３及び３２を選択的に除去し得るウェットエッチングが実行される。これにより、絶縁体５３及び３２は、犠牲材９１＿１、９１＿２、９２、及び９３がエッチバックされたことによって露出した部分から横方向に浸食される。このため、下層コンタクトホールＬＣＳＰＨ１、ＬＣＳＰＨ２、及びＬＣＳＮＨ、並びに下層メモリホールＬＨの開口部（すなわち、コンタクトプラグ接合部ＣＳＪＴＰ１、ＣＳＪＴＰ２、及びＣＳＪＴＮ、並びに半導体ピラー接合部ＭＨＪＴが形成される予定の領域）の径が広がる。
【０１１０】
その後、コンタクトプラグ接合部ＣＳＪＴＰ１、ＣＳＪＴＰ２、及びＣＳＪＴＮ、並びに半導体ピラー接合部ＭＨＪＴの形状が形成された部分にはそれぞれ、犠牲材９１＿１、９１＿２、９２、及び９３が再び埋め込まれる。
【０１１１】
続いて、図１８に示すように、メモリ領域Ａ１、引出し領域Ａ２、及び周辺領域Ａ３の全面にわたり、置換材８３及び８４並びに絶縁体３３及び３４の積層体（以下、便宜的に「上側積層構造」とも言う。）が形成される。具体的には、例えば、絶縁体３２及び５３、並びに犠牲材９１＿１、９１＿２、９２、及び９３の上面上には、置換材８３及び絶縁体３３が交互に積層される。最上層の絶縁体３３の上面上には、置換材８４が設けられる。置換材８４の上面上には、絶縁体３４が設けられる。置換材８３及び８４は、例えば、窒化ケイ素（ＳｉＮ）を含む。
【０１１２】
すなわち、Ｐ型トランジスタＴｒＰ１及びＴｒＰ２、並びにＮ型トランジスタＴｒＮはそれぞれ、犠牲材９１＿１、９１＿２、及び９２を介して、上側積層構造と物理的に接続され得る。
【０１１３】
続いて、図１９に示すように、上側積層構造は、引出し領域Ａ２において階段状に形成される。具体的には、例えば、絶縁体３４の上面上には、メモリ領域Ａ１、引出し領域Ａ２、及び周辺領域Ａ３にわたって、図示しないマスクが設けられる。続いて、リソグラフィによって当該マスクにパターンを形成した後、得られたパターンに基づいて上側積層構造の異方性エッチングを行うことと、マスクパターンをスリミングすることによりその一部分を除去することと、が順次繰り返される。これにより、上側積層構造が階段状になるようにエッチングすることができる。更に、上側積層構造のうち、上述の異方性エッチングによって除去された空間には、例えば、絶縁体５３が埋め込まれる。
【０１１４】
続いて、図２０に示すように、メモリ領域Ａ１において、ＮＡＮＤストリングＮＳが形成される。より具体的には、異方性エッチングによって上層メモリホールを形成し、半導体ピラー接合部ＭＨＪＴまで埋め込まれた犠牲材９３の上面上を露出させた後、当該犠牲材９３がウェットエッチングによって除去される。これにより、下層半導体ピラーＬＭＨ、半導体ピラー接合部ＭＨＪＴ、及び上層半導体ピラーＨＭＨが形成される予定の空間を含むメモリホールが形成される。そして、メモリホールの内壁にブロック絶縁膜２７が、ブロック絶縁膜２７の内壁に絶縁膜２８が、絶縁膜２８の内壁にトンネル酸化膜２９が、トンネル酸化膜２９の内側に半導体膜３０が順次形成される。
【０１１５】
続いて、図２１に示すように、置換材８１〜８４が導電体２３〜２６に置換される。上述のように、置換材８１〜８４は、いずれも窒化膜であるため、例えば、酸化膜である絶縁体３１〜３４に対して窒化膜の選択比を大きく取ることができるウェットエッチングにより、同時に除去することができる。その後、置換材８１〜８４が除去されたことにより生じた空間に、それぞれ導電体２３〜２６が成膜される。導電体２３〜２６は、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ９５、及び選択ゲート線ＳＧＤとして機能する。
【０１１６】
続いて、図２２に示すように、上層コンタクトプラグＨＣＳＰ１、ＨＣＳＰ２、及びＨＣＳＮの各々が設けられる予定の領域にはそれぞれ、上層コンタクトホールＨＣＳＰＨ１、ＨＣＳＰＨ２、及びＨＣＳＮＨが形成される。なお、当該工程に際して、各トランジスタのソース及びドレインの各々にそれぞれ接続されるコンタクトプラグに対応する下層コンタクトホールに対しても、上層コンタクトホールが同時に形成され得る。
【０１１７】
より具体的には、絶縁体５３及び３４の上面上には、メモリ領域Ａ１、引出し領域Ａ２、及び周辺領域Ａ３の全面にわたり、例えば、ＣＶＤによって図示しないマスクが形成される。絶縁体５３は、例えば、リソグラフィ工程によってマスクが除去されることにより、上層コンタクトプラグＨＣＳＰ１、ＨＣＳＰ２、及びＨＣＳＮの各々が設けられる予定の領域が露出する。その後、絶縁体５３のうちマスクが除去された領域には、例えば、ＲＩＥによる異方性エッチングによって、上層コンタクトホールＨＣＳＰＨ１、ＨＣＳＰＨ２、及びＨＣＳＮＨが形成される。上層コンタクトホールＨＣＳＰＨ１、ＨＣＳＰＨ２、及びＨＣＳＮＨはそれぞれ、犠牲材９１＿１の上面、犠牲材９１＿２の上面、及び犠牲材９２の上面に達する。
【０１１８】
続いて、図２３に示すように、犠牲材９１＿１、９１＿２、及び９２がウェットエッチングによって除去され、下層コンタクトホールＬＣＳＰＨ１、ＬＣＳＰＨ２、及びＬＣＳＮＨが再び形成される。これにより、下層コンタクトホールＬＣＳＰＨ１、ＬＣＳＰＨ２、及びＬＣＳＮＨの底において、それぞれ積層体ＢＹＰ１の窒化物４５、積層体ＢＹＰ２の窒化物６４ｐ、及び積層体ＢＹＮの窒化物６４ｎが露出する。窒化物４５、６４ｐ、及び６４ｎはそれぞれ、例えば、ＲＩＥによる異方性エッチングによって、下層コンタクトホールＬＣＳＰＨ１、ＬＣＳＰＨ２、及びＬＣＳＮＨに沿って除去される。これにより、下層コンタクトホールＬＣＳＰＨ１、ＬＣＳＰＨ２、及びＬＣＳＮＨの底において、それぞれ積層体ＢＹＰ１の導電体４４、積層体ＢＹＰ２の導電体６３ｐ、及び積層体ＢＹＮの導電体６３ｎが露出する。
【０１１９】
なお、当該工程に際して、各トランジスタのソース及びドレインの各々にそれぞれ接続されるコンタクトプラグに対応する下層コンタクトホールを再び形成し、拡散領域を露出させる工程が実行され得る。
【０１２０】
続いて、図２４に示すように、下層コンタクトホールＬＣＳＰＨ１及び上層コンタクトホールＨＣＳＰＨ１にコンタクトプラグ３９＿１が埋め込まれ、下層コンタクトホールＬＣＳＰＨ２及び上層コンタクトホールＨＣＳＰＨ２にコンタクトプラグ３９＿２が埋め込まれる。また、下層コンタクトホールＬＣＳＮＨ及び上層コンタクトホールＨＣＳＮＨにコンタクトプラグ４０が埋め込まれる。なお、当該工程に際して、各トランジスタのソース及びドレインの各々にそれぞれ接続されるコンタクトプラグを埋め込む工程が同時に実行され得る。
【０１２１】
以上により、Ｐ型トランジスタＴｒＰ１及びＴｒＰ２、並びにＮ型トランジスタＴｒＮの各々のゲートはそれぞれ、コンタクトプラグ３９＿１、３９＿２、及び４０を介して上方に引き出される。
【０１２２】
１．３  本実施形態に係る効果
第１実施形態によれば、トランジスタの特性劣化を抑制することができる。本効果について、説明する。
【０１２３】
図２５は、第１実施形態に係る効果を説明するための模式図である。図２５では、半導体メモリ１の製造工程において、Ｐ型トランジスタＴｒＰ１の上方に設けられた下層コンタクトホールＬＣＳＰＨ１に犠牲材９１＿１が埋め込まれた状態が示される。図２５は、例えば、図１８に対応する。
【０１２４】
図２５に示すように、犠牲材９１＿１に用いられるアモルファスシリコンは、絶縁体に用いられるｄＴＥＯＳや、酸化物に用いられる二酸化ケイ素（ＳｉＯ２）と共に、水素イオンＨ＊を容易に伝播させる媒体となり得る。水素イオンＨ＊は、例えば、半導体メモリ１の製造工程において、例えば、下側積層構造の形成及び、上側積層構造の形成の際に、置換材８１〜８４、及び絶縁体３１〜３４の内部に発生し得る。
【０１２５】
また、水素イオンＨ＊は、窒化物に用いられる窒化ケイ素（ＳｉＮ）の結合を切断し得る。このため、水素イオンＨ＊は、窒化物４２に作用することにより、導電体４３にドープされたボロン（Ｂ）のＮ型ウェル領域３５＿１への拡散を抑制する、という窒化物４２の機能を低下させ得る。ボロン（Ｂ）がＮ型ウェル領域３５＿１に拡散すると、Ｐ型トランジスタＴｒＰ１の閾値電圧が予期しない範囲で変動し得るため、Ｐ型トランジスタＴｒＰ１の特性が劣化し得る。このため、Ｐ型トランジスタＴｒＰ１の製造に際しては、窒化物４２へ水素イオンＨ＊を侵入させ得る経路が遮断されることが好ましい。
【０１２６】
第１実施形態によれば、Ｐ型トランジスタＴｒＰ１の窒化物４５の上面上には、酸化物を挟むことなく、窒化物４９が設けられる。これにより、犠牲材９１＿１は、酸化物５２の層よりも下方において、窒化物４２と物理的に接続された酸化物と接しない。このため、犠牲材９１＿１を介してＰ型トランジスタＴｒＰ１の上方まで伝播された水素イオンＨ＊が窒化物４２に到達することを抑制することができる。したがって、窒化物４２の結合が切断されることを抑制することができ、ひいては、Ｐ型トランジスタＴｒＰ１の閾値電圧が変動することを抑制することができる。
【０１２７】
また、Ｐ＋型不純物拡散領域３７＿１の上部には、基板酸化によって酸化物４８の膜が形成される。これにより、窒化物４５の上面上に酸化物の膜を形成することなく、Ｐ＋型不純物拡散領域３７＿１と窒化物４９との間に酸化物４８を設けることができる。このため、窒化物４９によるストレスに起因してＰ＋型不純物拡散領域３７＿１に結晶欠陥が発生することを抑制することができる。したがって、Ｐ＋型不純物拡散領域３７＿１を保護しつつ、窒化物４２の結合が切断されることを抑制することができる。
【０１２８】
また、積層体ＢＹＰ１、ＢＹＰ２、及びＢＹＮが形成された後、周辺領域Ａ３にわたって酸化物６７の膜が連続して設けられる。そして、Ｐ＋型不純物拡散領域３７＿１及び積層体ＢＹＰ１の窒化物４５の上面上から酸化物６７が除去される。これにより、Ｐ型トランジスタＴｒＰ２及びＮ型トランジスタＴｒＮについては、基板酸化の工程を要することなく酸化物６７を設けることができる。このため、Ｐ＋型不純物拡散領域３７＿２及びＮ＋型不純物拡散領域３８の上部が基板酸化によって目減りすることを抑制することができる。したがって、Ｐ型トランジスタＴｒＰ２及びＮ型トランジスタＴｒＮ（特に、高耐圧のトランジスタ）における耐圧の劣化を抑制することができる。
【０１２９】
なお、コンタクトプラグ３９＿１内に犠牲材９１＿１が埋め込まれる態様の一例として、コンタクトプラグ３９＿１が下層コンタクトプラグＬＣＳＰ１、上層コンタクトプラグＨＣＳＰ１、及びコンタクトプラグ接合部ＣＳＪＴ１の３つの部分に分けて、段階的に形成される場合が想定される。
【０１３０】
第１実施形態によれば、メモリ領域Ａ１及び引出し領域Ａ２において、階段状の積層構造は、下側積層構造と、上側積層構造とに分けて段階的に形成される。これに伴い、半導体ピラーＭＨは、下層半導体ピラーＬＭＨ、半導体ピラー接合部ＭＨＪＴ、及び上層半導体ピラーＨＭＨが段階的に形成される。コンタクトプラグ３９＿１、３９＿２、及び４０は、下層半導体ピラーＬＭＨ、半導体ピラー接合部ＭＨＪＴ、及び上層半導体ピラーＨＭＨの形成に伴って、下層コンタクトプラグＬＣＳＰ１、ＬＣＳＰ２、及びＬＣＳＮ、コンタクトプラグ接合部ＣＳＪＴＰ１、ＣＳＪＴＰ２、及びＣＳＪＴＮ、並びに上層コンタクトプラグＨＣＳＰ１、ＨＣＳＰ２、及びＨＣＳＮが段階的に形成される。
【０１３１】
コンタクトプラグ３９＿１、３９＿２、及び４０に用いられるタングステン（Ｗ）は、半導体メモリ１の他の部分の製造工程の影響を受け、その特性を劣化させやすいことが知られている。例えば、タングステン（Ｗ）は、熱処理の際の熱を受けることによって膜の界面剥がれが発生しやすい。また、タングステン（Ｗ）は、ウェットエッチングに使用される薬液によって腐食しやすい。第１実施形態によれば、下層コンタクトホールＬＣＳＰＨ１、ＬＣＳＰＨ２、及びＨＣＳＮＨの形成後、上層コンタクトホールＨＣＳＰＨ１、ＨＣＳＰＨ２、及びＨＣＳＮＨの形成までの間、下層コンタクトホールＬＣＳＰＨ１、ＬＣＳＰＨ２、及びＨＣＳＮＨにはそれぞれ、タングステン（Ｗ）の代替として犠牲材９１＿１、９１＿２、及び９２が埋め込まれる。このように、犠牲材９１＿１、９１＿２、及び９２を用いることにより、半導体メモリ１の製造工程における各種処理に起因するコンタクトプラグ３９＿１、３９＿２、及び４０の劣化を抑制することができる。
【０１３２】
なお、下層コンタクトホールＬＣＳＰＨ１、ＬＣＳＰＨ２、及びＨＣＳＮＨにそれぞれ犠牲材９１＿１、９１＿２、及び９２を埋め込む工程は、下層メモリホールＬＨに犠牲材９３を埋め込む工程と同時に実行される。また、コンタクトプラグ接合部ＣＳＪＴＰ１、ＣＳＪＴＰ２、及びＣＳＪＴＮの形状を形成する工程は、半導体ピラー接合部ＭＨＪＴの形状を形成する工程と同時に実行される。これにより、コンタクトプラグ３９＿１、３９＿２、及び４０を形成するために要する工程増加を抑制することができる。
【０１３３】
また、下層コンタクトホールＬＣＳＰＨ１、ＬＣＳＰＨ２、及びＨＣＳＮＨの形成に際しては、ソース及びドレインの各々に接続されるコンタクトプラグに対応する下層コンタクトホールについても同時に形成され得る。第１実施形態によれば、窒化物４９の上面上、及びＰ＋型不純物拡散領域３７＿１の上方に窒化物５１が形成される。これにより、エッチングによって下層コンタクトホールＬＣＳＰＨ１が窒化物４５に達する際、ソース及びドレインの各々に接続されるコンタクトプラグに対応する下層コンタクトホールが酸化物４８に達することを抑制することができる。このため、当該下層コンタクトホールに埋め込まれる犠牲材が、酸化物４８及び４１を介して、窒化物４２と接続される可能性を抑制することができる。したがって、ソース及びドレインの各々に接続されるコンタクトプラグに埋め込まれた犠牲材を介して水素イオンＨ＊が窒化物４２に伝播することを抑制することができる。
【０１３４】
２．  第２実施形態
次に、第２実施形態に係る半導体メモリについて説明する。第２実施形態では、Ｐ型トランジスタＴｒＰ１及びＴｒＰ２、並びにＮ型トランジスタＴｒＮの拡散領域が、チャネル領域に対して上方にかさ上げされている点において、第１実施形態と異なる。以下の説明では、第１実施形態と異なる構成及び処理工程について主に説明し、同等の構成及び処理工程については、その説明を省略する。
【０１３５】
２．１  トランジスタの構成について
図２６〜図２８は、第２実施形態に係る半導体メモリの周辺領域に形成されるトランジスタの構成の詳細を説明するための断面図である。図２６〜図２８はそれぞれ、第１実施形態において説明された図５〜図７に対応する。
【０１３６】
まず、図２６を参照してＰ型トランジスタＴｒＰ１の構成について説明する。
【０１３７】
図２６に示すように、第２実施形態に係るＰ型トランジスタＴｒＰ１は、Ｐ＋型不純物拡散領域３７＿１Ａを有する。Ｐ＋型不純物拡散領域３７＿１Ａの上面は、積層体ＢＹＰ１の下面（すなわち、Ｐ型トランジスタＴｒＰ１のチャネル領域と、酸化物４１との界面）よりも上方に位置する。なお、図２６の例では、Ｐ＋型不純物拡散領域３７＿１Ａの上面は、導電体４３の下面より上方、かつ上面より下方に位置する場合が示されているが、これに限られない。Ｐ＋型不純物拡散領域３７＿１Ａの上面は、積層体ＢＹＰ１の上面及び下面の間の任意の位置に設定可能である。
【０１３８】
なお、第２実施形態に係るＰ型トランジスタＴｒＰ１に係る積層体ＢＹＰ１等のその他の構成は、図５において説明された第１実施形態に係るＰ型トランジスタＴｒＰ１の構成と同様であるため、その説明を省略する。
【０１３９】
次に、図２７を参照してＰ型トランジスタＴｒＰ２の構成について説明する。
【０１４０】
図２７に示すように、第２実施形態に係るＰ型トランジスタＴｒＰ２は、Ｐ＋型不純物拡散領域３７＿２Ａを有する。Ｐ＋型不純物拡散領域３７＿２Ａの上面は、積層体ＢＹＰ２の下面（すなわち、Ｐ型トランジスタＴｒＰ２のチャネル領域と、酸化物６１ｐとの界面）よりも上方に位置する。図２７の例では、Ｐ＋型不純物拡散領域３７＿２Ａの上面は、導電体６２ｐの下面より上方、かつ上面より下方に位置する場合が示されているが、これに限られない。Ｐ＋型不純物拡散領域３７＿２Ａの上面は、積層体ＢＹＰ２の上面及び下面の間の任意の位置に設定可能である。
【０１４１】
なお、第２実施形態に係るＰ型トランジスタＴｒＰ２に係る積層体ＢＹＰ２等のその他の構成は、図６において説明された第１実施形態に係るＰ型トランジスタＴｒＰ２の構成と同様であるため、その説明を省略する。
【０１４２】
次に、図２８を参照してＮ型トランジスタＴｒＮの構成について説明する。
【０１４３】
図２８に示すように、第２実施形態に係るＮ型トランジスタＴｒＮは、Ｎ＋型不純物拡散領域３８Ａを有する。Ｎ＋型不純物拡散領域３８Ａの上面は、積層体ＢＹＮの下面（すなわち、Ｎ型トランジスタＴｒＮのチャネル領域と、酸化物６１ｎとの界面）よりも上方に位置する。図２８の例では、Ｎ＋型不純物拡散領域３８Ａの上面は、導電体６２ｎの下面より上方、かつ上面より下方に位置する場合が示されているが、これに限られない。Ｎ＋型不純物拡散領域３８Ａの上面は、積層体ＢＹＮの上面及び下面の間の任意の位置に設定可能である。
【０１４４】
なお、第２実施形態に係るＮ型トランジスタＴｒＮに係る積層体ＢＹＮ等のその他の構成は、図７において説明された第１実施形態に係るＮ型トランジスタＴｒＮの構成と同様であるため、その説明を省略する。
【０１４５】
２．２  トランジスタの製造方法について
次に、第２実施形態に係る半導体メモリの周辺領域において形成されるトランジスタの製造方法について、図２９〜図３６を用いて説明する。図２９〜図３６はそれぞれ、周辺領域Ａ３に形成されるＰ型トランジスタＴｒＰ１及びＴｒＰ２、並びにＮ型トランジスタＴｒＮの製造工程を示す。このうち、図３１〜図３６はそれぞれ、第１実施形態において説明された図８〜図１３に対応する。
【０１４６】
まず、図２９に示すように、Ｎ型ウェル領域３５＿１の上方に積層体ＢＹＰ１が形成され、Ｎ型ウェル領域３５＿２の上方に積層体ＢＹＰ２が形成され、Ｐ型ウェル領域２２の上方に積層体ＢＹＮが形成される。
【０１４７】
続いて、図３０に示すように、Ｐ＋型不純物拡散領域３７＿１Ａ及び３７＿２Ａ、並びにＮ＋型不純物拡散領域３８Ａが形成される予定の領域をエピタキシャル成長させる。これにより、Ｐ型トランジスタＴｒＰ１及びＴｒＰ２、並びにＮ型トランジスタＴｒＮの拡散領域が形成される予定の領域が、各々のトランジスタのチャネル領域に対して上方にかさ上げされた形状が形成される。
【０１４８】
続いて、図３１に示すように、Ｐ＋型不純物のイオン注入によって、Ｎ型ウェル領域３５＿１上部のうちの積層体ＢＹＰ１を挟む２つの領域にＰ＋型不純物拡散領域３７＿１Ａが形成されると共に、Ｎ型ウェル領域３５＿２上部のうちの積層体ＢＹＰ２を挟む２つの領域にＰ＋型不純物拡散領域３７＿２Ａが形成される。また、Ｎ＋型不純物のイオン注入によって、Ｐ型ウェル領域２２上部において積層体ＢＹＮを挟む２つの領域にＮ＋型不純物拡散領域３８Ａが形成される。
【０１４９】
続いて、図３２に示すように、周辺領域Ａ３の全面にわたり、酸化物６７の膜が設けられる。これにより、Ｐ＋型不純物拡散領域３７＿１Ａ及びＰ＋型不純物拡散領域３７＿２Ａ上、Ｎ＋型不純物拡散領域３８Ａ上、並びに積層体ＢＹＰ１、ＢＹＰ２、及びＢＹＮ上は、連続する酸化物６７の膜に覆われる。
【０１５０】
続いて、図３３に示すように、酸化物６７のうち、Ｐ＋型不純物拡散領域３７＿１Ａの上面、及び積層体ＢＹＰ１の側面及び上面をウェットエッチングによって露出させる。
【０１５１】
続いて、図３４に示すように、ウェットエッチングによって露出したＰ＋型不純物拡散領域３７＿１Ａの上部を基板酸化させる。これにより、Ｐ＋型不純物拡散領域３７＿１Ａの表面には、酸化物４８の膜が形成される。一方、積層体ＢＹＰ１上、及び酸化物６７上には、新たな酸化物の膜は形成されない。
【０１５２】
なお、上述の通り、酸化物６７は、Ｐ＋型不純物拡散領域３７＿２Ａ上、及びＮ＋型不純物拡散領域３８Ａ上に成膜されるが、酸化物４８は、Ｐ＋型不純物拡散領域３７＿１Ａを酸化させて形成される。このため、Ｐ＋型不純物拡散領域３７＿１Ａと酸化物４８との界面は、Ｐ＋型不純物拡散領域３７＿２Ａ及びＮ＋型不純物拡散領域３８Ａと酸化物６７との界面よりも下方に位置する。
【０１５３】
また、上述の通り、Ｐ＋型不純物拡散領域３７＿１Ａは、エピタキシャル成長によって上方にかさ上げされている。このため、基板酸化によって酸化物４８を形成した後においても、Ｐ＋型不純物拡散領域３７＿１Ａと酸化物４８との界面は、Ｐ型トランジスタＴｒＰ１のチャネル領域と酸化物４１との界面より上方に位置し得る。
【０１５４】
続いて、図３５に示すように、酸化物４８上、積層体ＢＹＰ１上、及び酸化物６７上には、窒化物４９が連続して設けられる。これにより、周辺領域Ａ３は、連続する窒化物４９の膜により覆われる。
【０１５５】
続いて、図３６に示すように、周辺領域Ａ３にわたって、例えば、積層体ＢＹＰ１の上面に相当する位置まで絶縁体５０が設けられる。これにより、積層体ＢＹＰ１、ＢＹＰ２、及びＢＹＮの上面は露出しつつ、積層体ＢＹＰ１、ＢＹＰ２及びＢＹＮの側面は、絶縁体５０により覆われる。
【０１５６】
絶縁体５０の上面上、及び窒化物４９の上面上には、窒化物５１の膜が設けられる。また、窒化物５１の上面上には、酸化物５２が設けられる。
【０１５７】
以上により、周辺領域Ａ３において、図２６〜２８に示されたＰ型トランジスタＴｒＰ１及びＴｒＰ２、並びにＮ型トランジスタＴｒＮのうち、コンタクトプラグ３９＿１、３９＿２、及び４０が形成される直前の構造が形成される。
【０１５８】
２．３  本実施形態に係る効果
第２実施形態によれば、Ｐ＋型不純物拡散領域３７＿１Ａ及び３７＿２Ａ、並びにＮ＋型不純物拡散領域３８Ａが形成される予定の領域は、エピタキシャル成長によってかさ上げされる。これにより、Ｐ＋型不純物拡散領域３７＿１Ａと酸化物４８との界面は、Ｎ型ウェル領域３５＿１と酸化物４１との界面よりも上方に位置する。このため、基板酸化することによってＰ型トランジスタＴｒＰ１の拡散領域が目減りする分を、エピタキシャル成長によるかさ上げ分によって相殺することができる。したがって、Ｐ＋型不純物拡散領域３７＿１Ａの厚さが確保され、ひいては、Ｐ型トランジスタＴｒＰ１の特性が劣化することを抑制することができる。
【０１５９】
３．  その他
その他、上述の第１実施形態及び第２実施形態は、例えば、以下のように変形可能である。
【０１６０】
上述の第１実施形態及び第２実施形態では、電荷蓄積層を有するメモリセルトランジスタＭＴを３次元に配置する構成の半導体メモリ１について説明したが、これに限定されない。上記各実施形態において説明した引出し領域Ａ２及び周辺領域Ａ３における構造及び製造工程は、その他の半導体記憶装置においても適用することが可能である。例えば、上記各実施形態において説明した引出し領域Ａ２及び周辺領域Ａ３における構造及び製造工程は、相変化メモリセルを３次元に配置する構成の半導体記憶装置に適用されても良いし、強誘電体薄膜材料を用いたメモリセルを３次元に配置する構成の半導体記憶装置に適用されても良い。
【０１６１】
また、上述の実施形態では、メモリ領域Ａ１の形成方法として、Ｐ型ウェル領域２２上に絶縁体３１、３２及び窒化ケイ素（ＳｉＮ）を含む置換材８１、８２を交互に積層して第１積層体を形成し、更に第１積層体の上方に、絶縁体３３、３４及び窒化ケイ素（ＳｉＮ）を含む置換材８３、８４を交互に積層した第２積層体を形成した後、置換材８１、８２、８３、８４を導電体２３、２４、２５、２６に置換する場合を説明したが、これに限定されない。例えば、窒化ケイ素（ＳｉＮ）の代わりに金属やシリコン等を含む部材を使用して、このような導電性の部材及び絶縁体３１〜３４の積層構造体をＰ型ウェル領域２２上に形成し、積層構造体中の導電性の部材を他の部材に置換することなく、そのまま選択ゲート線ＳＧＳ、ＳＧＤ、及びワード線ＷＬ０〜ＷＬ９５として機能させても良い。
【０１６２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１６３】
１…半導体メモリ、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバ、１５…ロウデコーダ、１６…センスアンプ、２０…半導体基板、２１、３５…Ｎ型ウェル領域、２２…Ｐ型ウェル領域、２３、２４、２５、２６、４３、４４、６２、６３…導電体、２７…ブロック絶縁膜、２８…絶縁膜、２９…トンネル酸化膜、３０…半導体膜、３１、３２、３３、３４、３６、５０、５３、６９、７２…絶縁体、３７…Ｐ＋型不純物拡散領域、３８…Ｎ＋型不純物拡散領域、３９、４０…コンタクトプラグ、４１、４６、４７、４８、５２、６１、６５、６６、６７、７１…酸化物、４２、４５、４９、５１、６４、６８、７０…窒化物、８１、８２、８３、８４…置換材、９１、９２、９３…犠牲材。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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