(57)【要約】【課題】スイッチング動作を用いずに、簡便な回路構成によりオフセット電圧の低減をリアルタイムで実行可能な増幅回路。【解決手段】直列に接続された第１トランジスタおよび第２トランジスタを含む出力回路と、第１トランジスタのゲート端子に供給される第１ゲート電圧および第２トランジスタのゲート端子に供給される第２ゲート電圧に基づき、出力回路の出力信号に含まれるオフセット電流に対応する電圧を抽出する抽出回路と、オフセット電流に対応する電圧の大きさに応じて、出力回路の出力信号に含まれるオフセット電流を調整する調整回路とを備える増幅回路を提供する。【選択図】図２
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【特許請求の範囲】
【請求項１】
直列に接続された第１トランジスタおよび第２トランジスタを含む出力回路と、
前記第１トランジスタのゲート端子に供給される第１ゲート電圧および前記第２トランジスタのゲート端子に供給される第２ゲート電圧に基づき、前記出力回路の出力信号に含まれるオフセット電流に対応する電圧を抽出する抽出回路と、
前記オフセット電流に対応する電圧の大きさに応じて、前記出力回路の出力信号に含まれる前記オフセット電流を調整する調整回路と
を備える増幅回路。
【請求項２】
前記抽出回路は、
前記第１トランジスタに対応し、前記第１ゲート電圧がゲート端子に供給される第３トランジスタと、
前記第２トランジスタに対応し、前記第２ゲート電圧がゲート端子に供給される第４トランジスタと
を有し、
前記第３トランジスタおよび前記第４トランジスタは直列に接続され、前記第３トランジスタおよび前記第４トランジスタの間の電圧を、前記オフセット電流に対応する電圧とする、請求項１に記載の増幅回路。
【請求項３】
前記第３トランジスタは、直流成分を通過させるフィルタ回路を介して、前記第１ゲート電圧がゲート端子に供給される、請求項２に記載の増幅回路。
【請求項４】
前記第４トランジスタは、直流成分を通過させるフィルタ回路を介して、前記第２ゲート電圧がゲート端子に供給される、請求項２または３に記載の増幅回路。
【請求項５】
前記抽出回路は、前記第１トランジスタの素子サイズに対する前記第３トランジスタの素子サイズの比と、前記第２トランジスタの素子サイズに対する前記第４トランジスタの素子サイズの比とが、同一になるように、前記第３トランジスタ、および前記第４トランジスタが形成される、請求項２から４のいずれか一項に記載の増幅回路。
【請求項６】
差動入力信号に応じて２つのシングルエンド出力信号を出力する入力回路を有し、
前記２つのシングルエンド出力信号の一方の第１のシングルエンド出力信号が、前記第１ゲート電圧として前記第１トランジスタのゲート端子に供給され、
前記２つのシングルエンド出力信号の他方の第２のシングルエンド出力信号が、前記第２ゲート電圧として前記第２トランジスタのゲート端子に供給される、請求項１から５のいずれか一項に記載の増幅回路。
【請求項７】
差動入力信号に応じて１つのシングルエンド出力信号を出力する入力回路を有し、
前記１つのシングルエンド出力信号が、前記第１ゲート電圧として前記第１トランジスタのゲート端子に供給され、
予め定められた第１バイアス電圧が、前記第２ゲート電圧として前記第２トランジスタのゲート端子に供給される、請求項１から５のいずれか一項に記載の増幅回路。
【請求項８】
前記入力回路は、
電源と、
前記電源にそれぞれ接続される第５トランジスタおよび第６トランジスタを含むミラー回路と、
第７トランジスタおよび第８トランジスタを含む差動対と、
前記差動対および基準電位の間に設けられた第９トランジスタと、
を有し、
前記電源および前記基準電位の間において、
前記第５トランジスタ、前記第７トランジスタ、および前記第９トランジスタが直列に接続され、
前記第６トランジスタ、前記第８トランジスタ、および前記第９トランジスタが直列に接続され、
前記ミラー回路は、前記第５トランジスタおよび前記第６トランジスタの一方に、当該ミラー回路を流れる電流を制御する電流制御回路が設けられる、請求項６または７に記載の増幅回路。
【請求項９】
前記電流制御回路は、前記第５トランジスタおよび前記第６トランジスタの一方と並列に接続される第１０トランジスタを含み、
前記第１０トランジスタのゲート端子には、前記調整回路が出力する調整信号が供給される、請求項８に記載の増幅回路。
【請求項１０】
前記電流制御回路は、前記第５トランジスタおよび前記第６トランジスタの他方と並列に接続される第１１トランジスタを含み、
前記第１１トランジスタのゲート端子には、予め定められた第２バイアス電圧が供給される、請求項９に記載の増幅回路。
【請求項１１】
前記出力回路は、
電源と、
前記電源にそれぞれ接続される前記第１トランジスタおよび第１２トランジスタを含むミラー回路と、
第１３トランジスタおよび第１４トランジスタを含む差動対と、
前記差動対および基準電位の間に設けられた前記第２トランジスタと、
前記第１トランジスタおよび前記第１２トランジスタの一方に、当該ミラー回路を流れる電流を制御する電流制御回路と、
を有し、
前記電源および前記基準電位の間において、
前記第１トランジスタ、前記第１４トランジスタ、および前記第２トランジスタが直列に接続され、
前記第１２トランジスタ、前記第１３トランジスタ、および前記第２トランジスタが直列に接続される、請求項２から４のいずれか一項に記載の増幅回路。
【請求項１２】
前記抽出回路は、前記第１トランジスタの素子サイズに対する前記第３トランジスタの素子サイズの比と、前記第２トランジスタの素子サイズを１／２にした素子サイズに対する前記第４トランジスタの素子サイズの比とが、同一になるように、前記第３トランジスタ、および前記第４トランジスタが形成される、請求項１１に記載の増幅回路。
【請求項１３】
前記電流制御回路は、前記第１トランジスタおよび前記第１２トランジスタの一方と並列に接続される第１０トランジスタを含み、
前記第１０トランジスタのゲート端子には、前記調整回路が出力する調整信号が供給される、請求項１１または１２に記載の増幅回路。
【請求項１４】
前記電流制御回路は、前記第１トランジスタおよび前記第１２トランジスタの他方と並列に接続される第１１トランジスタを含み、
前記第１１トランジスタのゲート端子には、予め定められた第２バイアス電圧が供給される、請求項１３に記載の増幅回路。
【請求項１５】
前記調整回路は、予め定められた参照電圧と、前記オフセット電流に対応する電圧とを比較する比較回路を有し、当該比較回路の比較結果を前記調整信号として前記電流制御回路に供給する、請求項９、１０、１３、および１４のいずれか一項に記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路に関する。
【背景技術】
【０００２】
従来、差動増幅回路は、回路を構成する素子のミスマッチ等により、出力オフセット電圧が発生することがあった。例えば、増幅回路の負荷抵抗が数Ωと小さい場合、このようなオフセット電圧が生じると、ＤＣ電流が定常的に流れ、消費電流が増大してしまうことになる。また、出力電圧精度が必要な場合、このようなオフセット電圧が誤差の原因となってしまうことがある。また、当該オフセット電圧は、差動増幅回路毎にその大きさが異なって発生するので、回路毎に調整しなければならなかった。
【０００３】
このような課題を解決するため、差動増幅回路の出力オフセットをキャンセルする技術が参考文献１、参考文献２に開示されている。参考文献１は、キャパシタとスイッチを用いて電圧のモニターと蓄積を行い、スイッチング動作を行うことで出力オフセットの発生を低減することが記載されている。参考文献２は、コンパレータとＤＡＣ回路を備え、出力オフセットが最小となるＤＡＣ設定を探し、デジタル的に制御することで出力オフセットの発生を低減することが記載されている。
特許文献１  特開２００７−２２８３８８号公報
特許文献２  特開２０１２−１５６９３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、スイッチを用いる場合、スイッチング動作によってノイズが発生することがある。また、コンパレータおよびＤＡＣ回路を用いる場合、予め設定された動作を実行することになるので、リアルタイムのオフセットキャンセルを実行することが困難になってしまう。例えば、オフセット電圧は、温度および電源電圧等の変動に伴って変化することがあり、このようなオフセット電圧の変化に対応してキャンセルすることができなくなってしまう。
【０００５】
なお、このようなオフセットキャンセル回路等を用いずに、ＤＣカットコンデンサを直列に挿入することで、出力オフセットの伝搬を遮断することも考えられる。しかしながら、差動増幅回路がオーディオアンプ等のように、数十Ｈｚ〜数十ｋＨｚの帯域を増幅し、また、次段のインピーダンスが小さい場合等は、容量値の大きいコンデンサが必要となるので、差動増幅回路の回路規模と比較してコンデンサの設置面積が増加してしまう。
【課題を解決するための手段】
【０００６】
本発明の第１の態様においては、直列に接続された第１トランジスタおよび第２トランジスタを含む出力回路と、第１トランジスタのゲート端子に供給される第１ゲート電圧および第２トランジスタのゲート端子に供給される第２ゲート電圧に基づき、出力回路の出力信号に含まれるオフセット電流に対応する電圧を抽出する抽出回路と、オフセット電流に対応する電圧の大きさに応じて、出力回路の出力信号に含まれるオフセット電流を調整する調整回路とを備える増幅回路を提供する。
【０００７】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００８】
【図１】増幅回路１００の一例を示す。
【図２】本実施形態に係る増幅回路２００の構成例を示す。
【図３】本実施形態に係る入力回路１１０の構成例を示す。
【図４】本実施形態に係る増幅回路２００の第１変形例を示す。
【図５】本実施形態に係る増幅回路２００の第２変形例を示す。
【発明を実施するための形態】
【０００９】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１０】
図１は、増幅回路１００の一例を示す。増幅回路１００は、差動入力の増幅回路を有し、入力電圧Ｖｉを増幅した増幅信号を出力電圧Ｖｏとして出力する。図１は、増幅回路１００が負荷２０を介してコモン電圧Ｖｃｏｍに接続され、負荷２０に出力電圧Ｖｏおよびコモン電圧Ｖｃｏｍの電位差を供給する例を示す。なお、負荷２０は、抵抗成分を有する素子でよい。コモン電圧Ｖｃｏｍは、予め定められた電圧でよく、一例として、電源電圧ＶＤＤの略半分の電圧ＶＤＤ／２である。増幅回路１００は、入力端子１２と、出力端子１４と、入力回路１１０と、出力回路１２０とを備える。
【００１１】
入力端子１２は、入力電圧Ｖｉを入力する。出力端子１４は、出力電圧Ｖｏを出力する。入力回路１１０は、差動入力信号に応じて２つのシングルエンド出力信号を出力する。図１は、差動入力信号の正側信号をＶｉｐとし、負側信号をＶｉｎとした例を示す。なお、図１は、差動入力信号の正側信号Ｖｉｐが、入力電圧Ｖｉである例を示す。また、図１は、第１のシングルエンド出力信号をＶｏｎ１とし、第１のシングルエンド出力信号をレベルシフトした第２のシングルエンド出力信号をＶｏｎ２とした例を示す。
【００１２】
入力回路１１０は、増幅器１１２を有する。増幅器１１２は、差動入力信号を増幅する。増幅器１１２は、差動入力のオペアンプを含んでよい。入力回路１１０は、２つのシングルエンド出力信号を出力回路１２０に供給する。
【００１３】
出力回路１２０は、２つのシングルエンド出力信号に応じて、出力電圧Ｖｏを出力する。出力回路１２０は、第１トランジスタ１２２および第２トランジスタ１２４を有する。第１トランジスタ１２２および第２トランジスタ１２４は、電源ＶＤＤおよび基準電位３０の間において、直列に接続される。例えば、第１トランジスタ１２２および第２トランジスタ１２４がＦＥＴの場合、第１トランジスタ１２２のソース端子が電源ＶＤＤに接続され、ドレイン端子が第２トランジスタ１２４のドレイン端子に接続される。また、第２トランジスタ１２４のソース端子は、基準電位３０に接続される。なお、基準電位３０は、グラウンド電位でよく、一例として、０Ｖである。
【００１４】
また、第１トランジスタ１２２のゲート端子には、第１のシングルエンド出力信号Ｖｏｎ１が供給され、第２トランジスタ１２４のゲート端子には、第２のシングルエンド出力信号Ｖｏｎ２が供給される。第１トランジスタ１２２は、ＰＭＯＳトランジスタでよく、第２トランジスタ１２４は、ＮＭＯＳトランジスタでよい。出力回路１２０は、第１トランジスタ１２２および第２トランジスタ１２４の間から出力電圧Ｖｏを出力する。なお、出力電圧Ｖｏは、差動入力信号の負側信号Ｖｉｎとして、入力回路１１０にフィードバックされる。
【００１５】
即ち、増幅回路１００は、出力電圧Ｖｏが入力電圧Ｖｉと略同一となるように制御され、ボルテージフォロワとして動作する。このような増幅回路１００は、出力電圧Ｖｏにオフセット電圧が生じていない理想的な動作状態の場合、負荷２０には定常的な電流がほとんど流れない。しかしながら、回路を構成する素子のミスマッチ、環境変動、および経時変化等により、出力電圧Ｖｏにオフセット電圧が重畳してしまうことがある。この場合、入力電圧Ｖｉのコモン電圧をＶｃｏｍとしたとき、負荷２０にオフセット電圧に応じた電流が定常的に流れ、増幅回路１００の消費電力が増加してしまう。また、オフセット電圧は、増幅回路１００の出力電圧Ｖｏの誤差成分となって精度の低下を引き起こすことがある。
【００１６】
このようなオフセット電圧を低減させる場合、当該オフセット電圧は増幅回路１００毎に異なるので、増幅回路１００毎に回路定数等を調整しなければならない。また、オフセット電圧が継時変化に伴って発生する場合、時間の経過に応じて回路定数等を調整しなければならない。また、オフセット電圧が環境変動に伴って発生する場合、当該環境変動に応じてリアルタイムで回路定数等を調整しなければならないこともある。
【００１７】
そこで、本実施形態に係る増幅回路は、スイッチング動作を用いずに、簡便な回路構成によりオフセット電圧の低減をリアルタイムで実行可能とする。このような増幅回路について、次に説明する。
【００１８】
図２は、本実施形態に係る増幅回路２００の構成例を示す。本実施形態に係る増幅回路２００において、図１に示された増幅回路１００の動作と略同一のものには同一の符号を付け、説明を省略する。増幅回路２００は、入力端子１２と、出力端子１４と、入力回路１１０と、出力回路１２０と、抽出回路２１０と、調整回路２２０とを備える。
【００１９】
入力端子１２、出力端子１４、入力回路１１０、および出力回路１２０は、図１で説明した動作と同様に、ボルテージフォロワとして動作する。即ち、図１および図２に示す入力回路１１０および出力回路１２０は、それぞれゲイン段を構成し、２段のＡＢ級差動増幅回路として動作する例を示す。この場合、入力電圧Ｖｉのコモン電圧をＶｃｏｍとし、入力回路１１０の差動入力信号の正側信号Ｖｉｐが負側信号Ｖｉｎと等しい場合（Ｖｉｐ＝Ｖｉｎ）、理想的には、出力回路１２０の出力電圧Ｖｏがコモン電圧Ｖｃｏｍと略一致する（Ｖｏ＝Ｖｃｏｍ）。即ち、負荷２０に流れる直流電流は零となる。
【００２０】
しかしながら、実際の入力回路１１０および出力回路１２０は、オフセット電圧が発生するので、Ｖｏ＝Ｖｃｏｍ＋Ｖｏｆｓとなる。ここで、オフセット電圧をＶｏｆｓとした。例えば、入力電圧Ｖｉがコモン電圧Ｖｃｏｍを基準とした正弦波信号の場合、Ｖｉ＝Ｖｃｏｍ＋Ａ・ｓｉｎ（ωｔ）と表すことができ、出力電圧Ｖｏは、Ｖｏ＝Ｖｃｏｍ＋Ａ・ｓｉｎ（ωｔ）＋Ｖｏｆｓとなる。このようなオフセット電圧Ｖｏｆｓにより、負荷２０に直流電流であるオフセット電流Ｉｏｆｓが流れることになる。ここで、負荷２０の抵抗値をＲ０とすると、オフセット電流Ｉｏｆｓは、Ｖｏｆｓ／Ｒ０となる。即ち、負荷２０の抵抗値Ｒ０が小さくなると、消費電力が増大する。
【００２１】
抽出回路２１０は、出力回路１２０の出力信号に含まれるオフセット電流Ｉｏｆｓに対応する電圧を抽出する。抽出回路２１０は、第１トランジスタ１２２のゲート端子に供給される第１ゲート電圧および第２トランジスタ１２４のゲート端子に供給される第２ゲート電圧に基づき、オフセット電流Ｉｏｆｓに対応する電圧を抽出する。
【００２２】
ここで、オフセット電流Ｉｏｆｓが零ではない場合、出力電圧Ｖｏを正側から駆動する第１トランジスタ１２２に流れる直流電流と、負側から駆動する第２トランジスタ１２４に流れる直流電流との間に差異が発生することになる。抽出回路２１０は、このような直流電流の差異に対応する電圧を抽出する。抽出回路２１０は、第３トランジスタ２１２と、第４トランジスタ２１４と、第１フィルタ２１６と、第２フィルタ２１８とを有する。
【００２３】
第３トランジスタ２１２は、第１ゲート電圧がゲート端子に供給される。第３トランジスタ２１２は、第１トランジスタ１２２に対応し、例えば、第１トランジスタ１２２と同様のＰＭＯＳトランジスタである。第４トランジスタ２１４は、第２ゲート電圧がゲート端子に供給される。第４トランジスタ２１４は、第２トランジスタ１２４に対応し、例えば、第２トランジスタ１２４と同様のＮＭＯＳトランジスタである。
【００２４】
第３トランジスタ２１２および第４トランジスタ２１４は、電源ＶＤＤおよび基準電位３０の間において、直列に接続される。第３トランジスタ２１２および第４トランジスタ２１４は、例えば、第３トランジスタ２１２のソース端子が電源ＶＤＤに接続され、ドレイン端子が第４トランジスタ２１４のドレイン端子に接続される。また、第４トランジスタ２１４のソース端子は、基準電位３０に接続される。
【００２５】
第３トランジスタ２１２の素子サイズは、第１トランジスタ１２２の素子サイズと略同一であることが望ましい。この場合、第４トランジスタ２１４の素子サイズは、第２トランジスタ１２４の素子サイズと略同一であることが望ましい。即ち、第３トランジスタ２１２および第４トランジスタ２１４は、第１トランジスタ１２２および第２トランジスタ１２４のレプリカとして動作することが望ましい。
【００２６】
また、抽出回路２１０は、第１トランジスタ１２２の素子サイズに対する第３トランジスタ２１２の素子サイズの比と、第２トランジスタ１２４の素子サイズに対する第４トランジスタ２１４の素子サイズの比とが、同一になるように、第３トランジスタ２１２、および第４トランジスタ２１４が形成されてよい。一例として、第３トランジスタ２１２の素子サイズが第１トランジスタ１２２の素子サイズの１／１０程度に、第４トランジスタ２１４の素子サイズが第２トランジスタ１２４の素子サイズの１／１０程度に、それぞれ形成される。
【００２７】
このように、第３トランジスタ２１２および第４トランジスタ２１４は、第１トランジスタ１２２および第２トランジスタ１２４のスケーリングされたレプリカとして動作してもよい。抽出回路２１０は、第３トランジスタ２１２および第４トランジスタ２１４の間の電圧を、調整回路２２０に供給する。
【００２８】
第１フィルタ２１６は、直流成分を通過させる。第１フィルタ２１６は、例えば、当該増幅回路２００に入力する入力電圧Ｖｉ＝Ｖｃｏｍ＋Ａ・ｓｉｎ（ωｔ）のうち、直流成分Ｖｃｏｍを通過させて交流成分Ａ・ｓｉｎ（ωｔ）の通過を阻止する、ローパスフィルタとして機能する。第１フィルタ２１６は、第１トランジスタ１２２のゲート端子および第３トランジスタ２１２のゲート端子の間に設けられる。即ち、第３トランジスタ２１２は、第１フィルタ２１６を介して、第１ゲート電圧がゲート端子に供給される。
【００２９】
第２フィルタ２１８は、直流成分を通過させる。第２フィルタ２１８は、第１フィルタと略同一の回路でよい。第２フィルタ２１８は、第２トランジスタ１２４のゲート端子および第４トランジスタ２１４のゲート端子の間に設けられる。即ち、第４トランジスタ２１４は、第２フィルタ２１８を介して、第２ゲート電圧がゲート端子に供給される。
【００３０】
このように、第１トランジスタ１２２および第２トランジスタ１２４のレプリカとして動作する第３トランジスタ２１２および第４トランジスタ２１４は、第１ゲート電圧および第２ゲート電圧の直流成分がゲート電圧としてそれぞれ供給される。したがって、第３トランジスタ２１２および第４トランジスタ２１４は、第１トランジスタ１２２および第２トランジスタ１２４の出力信号のうち、直流成分であるオフセット電流Ｉｏｆｓに対応する電圧を抽出して出力することができる。
【００３１】
即ち、抽出回路２１０は、第１トランジスタ１２２および第２トランジスタ１２４にそれぞれ流れる直流電流に対応する信号を抽出して比較することができる。例えば、第１トランジスタ１２２の直流電流の方が第２トランジスタ１２４の直流電流よりも大きい場合、第３トランジスタ２１２に流れる直流電流は、第４トランジスタ２１４に流れる直流電流よりも大きくなる。即ち、抽出回路２１０が出力する電圧は、第１トランジスタ１２２に流れる直流電流が第２トランジスタ１２４に流れる直流電流よりも大きいほど、ＶＤＤ側により近い電圧となる。
【００３２】
また、例えば、第１トランジスタ１２２の直流電流の方が第２トランジスタ１２４の直流電流よりも小さい場合、第３トランジスタ２１２に流れる直流電流は、第４トランジスタ２１４に流れる直流電流よりも小さくなる。即ち、抽出回路２１０が出力する電圧は、第１トランジスタ１２２に流れる直流電流が第２トランジスタ１２４に流れる直流電流よりも小さいほど、基準電位側により近い電圧となる。
【００３３】
なお、第３トランジスタ２１２および第４トランジスタ２１４が略同一形状のトランジスタで形成され、第１トランジスタ１２２および第２トランジスタ１２４にそれぞれ流れる直流電流が略等しい場合、第３トランジスタ２１２および第４トランジスタ２１４にそれぞれ流れる直流電流は、略等しくなる。この場合、抽出回路２１０が出力する電圧は、ＶＤＤ／２により近い電圧となる。以上のように、本実施形態に係る抽出回路２１０は、第１トランジスタ１２２および第２トランジスタ１２４にそれぞれ流れる直流電流の電流コンバータとして機能する。
【００３４】
調整回路２２０は、抽出回路２１０のオフセット電流に対応する電圧の大きさに応じて、出力回路１２０の出力信号に含まれるオフセット電流Ｉｏｆｓを調整する。調整回路２２０は、比較回路２２２および参照電圧Ｖｒｅｆを有する。比較回路２２２は、参照電圧Ｖｒｅｆと、オフセット電流Ｉｏｆｓに対応する電圧とを比較する。ここで、参照電圧Ｖｒｅｆは、予め定められた電圧でよい。調整回路２２０は、当該比較回路２２２の比較結果を調整信号として入力回路１１０に供給する。
【００３５】
比較回路２２２は、例えば、入力する参照電圧Ｖｒｅｆおよび電圧が一致するようにフィードバック動作する増幅回路を有する。即ち、比較回路２２２は、電流バランス用アンプとして機能する。なお、参照電圧Ｖｒｅｆは、第１トランジスタ１２２および第２トランジスタ１２４にそれぞれ流れる直流電流が略等しい場合に抽出回路２１０が出力する電圧と略等しい電圧であることが望ましい。参照電圧Ｖｒｅｆは、一例として、ＶＤＤ／２と略一致する電圧である。即ち、調整回路２２０は、オフセット電流Ｉｏｆｓを低減させるように、調整信号を生成して入力回路１１０にフィードバックする。
【００３６】
ここで、本実施形態に係る入力回路１１０は、調整回路２２０から供給される調整信号に応じて、オフセット電流Ｉｏｆｓを調整可能に構成される。このような入力回路１１０について、次に説明する。
【００３７】
図３は、本実施形態に係る入力回路１１０の構成例を示す。入力回路１１０は、差動入力信号に応じて２つのシングルエンド出力信号を出力する。入力回路１１０は、電源ＶＤＤ、第５トランジスタ２３２、第６トランジスタ２３４、第７トランジスタ２３６、第８トランジスタ２３８、第９トランジスタ２４２、電流制御回路２５０、およびレベルシフト回路２６２を有する。
【００３８】
第５トランジスタ２３２および第６トランジスタ２３４は、電源ＶＤＤにそれぞれ接続されるミラー回路を構成する。例えば、第５トランジスタ２３２および第６トランジスタ２３４は、ソース端子が電源ＶＤＤにそれぞれ接続され、ゲート端子が第５トランジスタ２３２のドレイン端子にそれぞれ接続される。第５トランジスタ２３２および第６トランジスタ２３４は、ＰＭＯＳトランジスタでよい。
【００３９】
第７トランジスタ２３６および第８トランジスタ２３８は、差動対を構成する。例えば、第７トランジスタ２３６のドレイン端子は第５トランジスタ２３２のドレイン端子に、第８トランジスタ２３８のドレイン端子は第６トランジスタ２３４のドレイン端子に、それぞれ接続される。差動対には、差動信号が入力される。例えば、第７トランジスタ２３６のゲート端子には、差動入力信号の負側信号Ｖｉｎが入力し、第８トランジスタ２３８のゲート端子には、差動入力信号の正側信号Ｖｉｐが入力する。第７トランジスタ２３６および第８トランジスタ２３８は、ＮＭＯＳトランジスタでよい。
【００４０】
第９トランジスタ２４２は、差動対および基準電位３０の間に設けられる。例えば、第９トランジスタ２４２は、ドレイン端子が第７トランジスタ２３６および第８トランジスタ２３８のソース端子に接続され、ソース端子が基準電位３０に接続される。第９トランジスタ２４２のゲート端子には、予め定められたバイアス電圧Ｖｂｎが入力する。ここで、バイアス電圧Ｖｂｎは、略一定の電圧でよい。第９トランジスタ２４２は、ＮＭＯＳトランジスタでよい。
【００４１】
このように、電源ＶＤＤおよび基準電位３０の間において、第５トランジスタ２３２、第７トランジスタ２３６、および第９トランジスタ２４２が直列に接続される。また、電源ＶＤＤおよび基準電位３０の間において、第６トランジスタ２３４、第８トランジスタ２３８、および第９トランジスタ２４２が直列に接続される。
【００４２】
電流制御回路２５０は、調整回路２２０から受け取る調整信号に応じて、ミラー回路を流れる電流を制御する。電流制御回路２５０は、例えば、ミラー回路の第５トランジスタ２３２および第６トランジスタ２３４の一方に設けられる。電流制御回路２５０は、第５トランジスタ２３２および第６トランジスタ２３４の一方と並列に接続される第１０トランジスタ２５２を含む。図３は、電流制御回路２５０が第６トランジスタ２３４と並列に接続される第１０トランジスタ２５２を含む例を示す。
【００４３】
即ち、第１０トランジスタ２５２は、ドレイン端子が第６トランジスタ２３４のドレイン端子に接続され、ソース端子が第６トランジスタ２３４のソース端子に接続される。また、第１０トランジスタ２５２のゲート端子には、調整回路２２０が出力する調整信号が供給される。即ち、第１０トランジスタ２５２は、調整信号に応じた可変電流源として動作する。これにより、電流制御回路２５０は、第６トランジスタ２３４が出力する電流に、調整信号に応じた電流を加えて、ミラー回路から出力する電流を制御することができる。即ち、第１０トランジスタ２５２は、オフセット電流Ｉｏｆｓ調整用トランジスタとして機能する。第１０トランジスタ２５２は、ＰＭＯＳトランジスタでよい。
【００４４】
また、電流制御回路２５０は、第５トランジスタ２３２および第６トランジスタ２３４の両方に設けられてもよい。例えば、電流制御回路２５０は、第５トランジスタ２３２および第６トランジスタ２３４の他方と並列に接続される第１１トランジスタ２５４を含む。図３は、電流制御回路２５０が第５トランジスタ２３２と並列に接続される第１１トランジスタ２５４を含む例を示す。
【００４５】
即ち、第１１トランジスタ２５４は、ドレイン端子が第５トランジスタ２３２のドレイン端子に接続され、ソース端子が第５トランジスタ２３２のソース端子に接続される。また、第１１トランジスタ２５４のゲート端子には、予め定められた第２バイアス電圧Ｖｂｐが供給される。第２バイアス電圧Ｖｂｐは、略一定の電圧でよい。即ち、第１１トランジスタ２５４は、定電流源として動作する。第１１トランジスタ２５４は、ＰＭＯＳトランジスタでよい。
【００４６】
これにより、電流制御回路２５０は、第５トランジスタ２３２が出力する電流に、第２バイアス電圧Ｖｂｐに応じた電流を加えて、ミラー回路から出力する電流を制御することができる。第１１トランジスタ２５４が流す電流の電流量は、第７トランジスタ２３６および第８トランジスタ２３８の差動対のサイズと、オフセット電圧Ｖｏｆｓの発生範囲および／または調整可能範囲等とを考慮して、予め定められることが望ましい。
【００４７】
例えば、第１１トランジスタ２５４の電流量が、第１０トランジスタ２５２の電流量よりも大きい場合、第７トランジスタ２３６の電流量は、第８トランジスタ２３８の電流量よりも大きくなる。即ち、差動入力信号の負側信号Ｖｉｎが正側信号Ｖｉｐよりも大きくなる。ここで、差動入力信号の負側信号Ｖｉｎは、出力回路１２０の出力電圧Ｖｏに相当するので、出力電圧Ｖｏを上昇させることになる。例えば、入力電圧Ｖｉのコモン電圧がＶｃｏｍであることから、出力電圧Ｖｏ＞Ｖｃｏｍとなる。
【００４８】
また、例えば、第１１トランジスタ２５４の電流量が、第１０トランジスタ２５２の電流量よりも小さい場合、第７トランジスタ２３６の電流量は、第８トランジスタ２３８の電流量よりも小さくなる。即ち、差動入力信号の負側信号Ｖｉｎが正側信号Ｖｉｐよりも小さくなる。したがって、例えば、入力電圧Ｖｉのコモン電圧がＶｃｏｍであることから、出力電圧Ｖｏ＜Ｖｃｏｍとなり、出力電圧Ｖｏを下降させることになる。
【００４９】
以上のように、本実施形態の入力回路１１０は、電流制御回路２５０が制御したミラー回路の出力を、第１のシングルエンド出力信号Ｖｏｎ１として出力する。図３は、第６トランジスタ２３４および第８トランジスタ２３８の間から第１のシングルエンド出力信号Ｖｏｎ１を出力する例を示す。
【００５０】
レベルシフト回路２６２は、第６トランジスタ２３４および第８トランジスタ２３８の間の第１のシングルエンド出力信号Ｖｏｎ１のレベルをシフトする。図３の例において、レベルシフト回路２６２は、第１のシングルエンド出力信号Ｖｏｎ１のレベルを負側にシフトした信号を生成して、第２のシングルエンド出力信号Ｖｏｎ２として出力する。このように、入力回路１１０は、調整信号に応じて調整した２つのシングルエンド出力信号を出力回路１２０に供給する。即ち、一方の第１のシングルエンド出力信号Ｖｏｎ１が、第１ゲート電圧として第１トランジスタ１２２のゲート端子に供給され、他方の第２のシングルエンド出力信号Ｖｏｎ２が、第２ゲート電圧として第２トランジスタ１２４のゲート端子に供給される。
【００５１】
以上のように、本実施形態に係る増幅回路２００は、第１トランジスタ１２２および第２トランジスタ１２４にそれぞれ流れる直流電流を一致させるように、フィードバック動作できる。これにより、増幅回路２００は、負荷２０に流れる直流電流をほぼゼロにさせるので、オフセット電圧Ｖｏｆｓの発生を低減させることができる。
【００５２】
なお、抽出回路２１０が有する第３トランジスタ２１２および第４トランジスタ２１４のそれぞれサイズは、第１トランジスタ１２２および第２トランジスタ１２４のサイズの１／１０から１／１００程度にスケーリングしてよい。このようにスケーリングすることにより、増幅回路２００は、消費電力をほとんど増加させずに、オフセット電圧Ｖｏｆｓを低減できる。また、第３トランジスタ２１２、第４トランジスタ２１４、および比較回路２２２は、直流成分を増幅できればよく、帯域の狭い安価な増幅素子を用いることができる。
【００５３】
また、比較回路２２２は、非線形性を有する場合があり、数ｍＶから数十ｍＶ程度のオフセット電圧が生じることがある。この場合、第１トランジスタ１２２および第２トランジスタ１２４の動作点と、第３トランジスタ２１２および第４トランジスタ２１４の動作点との間に、当該オフセット電圧に対応する誤差が生じることがある。しかしながら、第３トランジスタ２１２および第４トランジスタ２１４は、飽和領域で動作するので、ドレイン・ソース間の電圧が数ｍＶから数十ｍＶ程度変動したとしても電流量に対する影響は大変小さく、抽出回路としてのレプリカ機能はほとんど変わらないため、増幅回路２００のオフセット電圧Ｖｏｆｓはほとんど変動しない。
【００５４】
したがって、比較回路２２２は、オフセット電圧を低減させた高精度な増幅器を用いなくてもよい。即ち、増幅回路２００は、安価で簡便な抽出回路２１０および調整回路２２０を用いることにより、スイッチ回路を設けることなく、リアルタイムのオフセットキャンセルを実行することができる。
【００５５】
以上の本実施形態に係る増幅回路２００は、ＡＢ級差動増幅回路を例に説明したが、これに限定されることはない。例えば、増幅回路２００は、Ａ級増幅回路を構成してもよい。この場合の増幅回路２００について、図４を用いて説明する。
【００５６】
図４は、本実施形態に係る増幅回路２００の第１変形例を示す。第１変形例に係る増幅回路２００において、図２および図３に示された増幅回路２００の動作と略同一のものには同一の符号を付け、説明を省略する。増幅回路２００は、図２の増幅回路２００と同様に、負荷２０を駆動するボルテージフォロワとして動作する。第１変形例の入力回路１１０は、差動入力信号に応じて１つのシングルエンド出力信号を出力する。例えば、入力回路１１０は、図３で説明したレベルシフト回路２６２がなくてよい。
【００５７】
また、第１変形例の出力回路１２０は、第１トランジスタ１２２および第２トランジスタ１２４のうち、一方のトランジスタのゲート端子に入力回路１１０のシングルエンド出力信号が供給され、他方のトランジスタのゲート端子に予め定められた電圧が供給される。図４は、シングルエンド出力信号が、第１ゲート電圧として第１トランジスタ１２２のゲート端子に供給され、予め定められた第１バイアス電圧Ｖｂｎｏが、第２ゲート電圧として第２トランジスタ１２４のゲート端子に供給される例を示す。ここで、第１バイアス電圧Ｖｂｎｏは、略一定の電圧でよい。
【００５８】
また、第１変形例の抽出回路２１０および調整回路２２０は、図２で説明した抽出回路２１０および調整回路２２０と略同一でよい。なお、第２ゲート電圧が略一定の電圧であることから、抽出回路２１０は、第２フィルタ２１８がなくてもよい。
【００５９】
以上の第１変形例に係る増幅回路２００は、図２および図３で説明した抽出回路２１０および調整回路２２０の動作と同様に、第１トランジスタ１２２および第２トランジスタ１２４にそれぞれ流れる直流電流を一致させるように、フィードバック動作できる。したがって、増幅回路２００は、スイッチ回路を設けることなく、リアルタイムのオフセットキャンセルを実行することができる。
【００６０】
以上の本実施形態に係る増幅回路２００は、入力回路１１０および出力回路１２０の２段のゲイン段を有する増幅回路を例に説明したが、これに限定されることはない。例えば、増幅回路２００は、３段以上のゲイン段を有してもよい。これに代えて、増幅回路２００は、１段のゲイン段を有する構成であってもよい。この場合の増幅回路２００について、図５を用いて説明する。
【００６１】
図５は、本実施形態に係る増幅回路２００の第２変形例を示す。第２変形例に係る増幅回路２００において、図２、図３、および図４に示された増幅回路２００の動作と略同一のものには同一の符号を付け、説明を省略する。増幅回路２００は、図２の増幅回路２００と同様に、負荷２０を駆動するボルテージフォロワとして動作する。図５は、増幅回路２００が、１段のゲイン段として出力回路１２０を備える例を示す。第２変形例の出力回路１２０は、電源ＶＤＤ、第１トランジスタ１２２、第２トランジスタ１２４、第１２トランジスタ３３２、第１３トランジスタ３３６、第１４トランジスタ３３８、および電流制御回路２５０を有する。
【００６２】
第１トランジスタ１２２および第１２トランジスタ３３２は、電源ＶＤＤにそれぞれ接続されるミラー回路を構成する。例えば、第１トランジスタ１２２および第１２トランジスタ３３２は、ソース端子が電源ＶＤＤにそれぞれ接続され、ゲート端子が第１２トランジスタ３３２のドレイン端子にそれぞれ接続される。第１トランジスタ１２２および第１２トランジスタ３３２は、ＰＭＯＳトランジスタでよい。
【００６３】
第１３トランジスタ３３６および第１４トランジスタ３３８は、差動対を構成する。例えば、第１３トランジスタ３３６のドレイン端子は第１２トランジスタ３３２のドレイン端子に、第１４トランジスタ３３８のドレイン端子は第１トランジスタ１２２のドレイン端子に、それぞれ接続される。また、第１３トランジスタ３３６のゲート端子には、入力電圧Ｖｉが入力し、第１４トランジスタ３３８のゲート端子は、第１４トランジスタ３３８のドレイン端子と接続される。また、第１４トランジスタ３３８のドレイン端子およびゲート端子は、出力端子１４に接続される。第１３トランジスタ３３６および第１４トランジスタ３３８は、ＮＭＯＳトランジスタでよい。
【００６４】
第２トランジスタ１２４は、差動対および基準電位３０の間に設けられる。例えば、第２トランジスタ１２４は、ドレイン端子が第１３トランジスタ３３６および第１４トランジスタ３３８のソース端子に接続され、ソース端子が基準電位３０に接続される。第２トランジスタ１２４のゲート端子には、予め定められたバイアス電圧Ｖｂｎが入力する。ここで、バイアス電圧Ｖｂｎは、略一定の電圧でよい。第２トランジスタ１２４は、ＮＭＯＳトランジスタでよい。
【００６５】
このように、電源ＶＤＤおよび基準電位３０の間において、第１トランジスタ１２２、第１４トランジスタ３３８、および第２トランジスタ１２４が直列に接続され、第１２トランジスタ３３２、第１３トランジスタ３３６、および第２トランジスタ１２４が直列に接続される。
【００６６】
また、電流制御回路２５０は、調整回路２２０から受け取る調整信号に応じて、ミラー回路を流れる電流を制御する。電流制御回路２５０は、例えば、ミラー回路の第１トランジスタ１２２および第１２トランジスタ３３２の一方に設けられる。電流制御回路２５０は、第１トランジスタ１２２および第１２トランジスタ３３２の一方と並列に接続される第１０トランジスタ２５２を含む。図５は、電流制御回路２５０が第１トランジスタ１２２と並列に接続される第１０トランジスタ２５２を含む例を示す。
【００６７】
即ち、第１０トランジスタ２５２は、ドレイン端子が第１トランジスタ１２２のドレイン端子に接続され、ソース端子が第１トランジスタ１２２のソース端子に接続される。また、第１０トランジスタ２５２のゲート端子には、調整回路２２０が出力する調整信号が供給される。これにより、電流制御回路２５０は、第１トランジスタ１２２が出力する電流に、調整信号に応じた電流を加えて、ミラー回路から出力する電流を制御することができる。第１０トランジスタ２５２は、ＰＭＯＳトランジスタでよい。
【００６８】
また、電流制御回路２５０は、第１トランジスタ１２２および第１２トランジスタ３３２の両方に設けられてもよい。例えば、電流制御回路２５０は、第１トランジスタ１２２および第１２トランジスタ３３２の他方と並列に接続される第１１トランジスタ２５４を含む。図５は、電流制御回路２５０が第１２トランジスタ３３２と並列に接続される第１１トランジスタ２５４を含む例を示す。
【００６９】
即ち、第１１トランジスタ２５４は、ドレイン端子が第１２トランジスタ３３２のドレイン端子に接続され、ソース端子が第１２トランジスタ３３２のソース端子に接続される。また、第１１トランジスタ２５４のゲート端子には、予め定められた第２バイアス電圧Ｖｂｐが供給される。第２バイアス電圧Ｖｂｐは、略一定の電圧でよい。即ち、第１１トランジスタ２５４は、定電流源として動作する。第１１トランジスタ２５４は、ＰＭＯＳトランジスタでよい。
【００７０】
これにより、電流制御回路２５０は、第１２トランジスタ３３２が出力する電流に、第２バイアス電圧Ｖｂｐに応じた電流を加えて、ミラー回路から出力する電流を制御することができる。第１１トランジスタ２５４が流す電流の電流量は、第１３トランジスタ３３６および第１４トランジスタ３３８の差動対のサイズと、オフセット電圧Ｖｏｆｓの発生範囲および／または調整可能範囲等とを考慮して、予め定められることが望ましい。
【００７１】
以上のように、本実施形態の出力回路１２０は、電流制御回路２５０が制御したミラー回路の出力を、出力電圧Ｖｏとする。図５は、第１トランジスタ１２２および第１４トランジスタ３３８の間から出力電圧Ｖｏを出力する例を示す。また、第１トランジスタ１２２のゲート端子に供給される第１ゲート電圧と、第２トランジスタ１２４のゲート端子に供給される第２ゲート電圧とが、抽出回路２１０に供給される。
【００７２】
例えば、第３トランジスタ２１２は、第１ゲート電圧がゲート端子に供給される。また、第４トランジスタ２１４は、予め定められたバイアス電圧Ｖｂｎが、第２ゲート電圧として、ゲート端子に供給される。第２変形例の抽出回路２１０および調整回路２２０は、図２で説明した抽出回路２１０および調整回路２２０と略同一でよい。なお、第２ゲート電圧が略一定の電圧であることから、抽出回路２１０は、第２フィルタ２１８がなくてもよい。
【００７３】
以上の第２変形例に係る増幅回路２００は、図２および図３で説明した抽出回路２１０および調整回路２２０の動作と同様に、第１トランジスタ１２２および第２トランジスタ１２４にそれぞれ流れる直流電流を一致させるように、フィードバック動作できる。したがって、増幅回路２００は、スイッチ回路を設けることなく、リアルタイムのオフセットキャンセルを実行することができる。
【００７４】
以上の第２変形例に係る増幅回路２００は、第２トランジスタ１２４が差動対を構成する第１３トランジスタ３３６および第１４トランジスタ３３８にそれぞれ接続される。即ち、第２トランジスタ１２４を流れる電流は、第１３トランジスタ３３６および第１４トランジスタ３３８に分岐して流れることになる。したがって、例えば、出力電圧Ｖｏを負側から駆動する第１４トランジスタ３３８に流れる電流は、第２トランジスタ１２４に流れる電流の略１／２となる。
【００７５】
例えば、第１トランジスタ１２２、第２トランジスタ１２４、第１２トランジスタ３３２が略同一のサイズに形成される場合、第４トランジスタ２１４は、第３トランジスタ２１２のサイズの略１／２のサイズに形成される。
【００７６】
即ち、第２変形例の抽出回路２１０は、第１トランジスタ１２２の素子サイズに対する第３トランジスタ２１２の素子サイズの比と、第２トランジスタ１２４の素子サイズを１／２にした素子サイズに対する第４トランジスタ２１４の素子サイズの比とが、略同一になるように、第３トランジスタ２１２、および第４トランジスタ２１４が形成されてよい。これにより、抽出回路２１０の第３トランジスタ２１２および第４トランジスタ２１４は、第１トランジスタ１２２および第１４トランジスタ３３８をそれぞれ流れる直流電流をより正確に反映させて比較することができる。
【００７７】
以上の本実施形態に係る増幅回路２００において、増幅回路を構成するトランジスタがＭＯＳトランジスタである例を説明したが、これに限定されることはない。それぞれのトランジスは、バイポーラトランジスタでもよい。また、本実施形態において、増幅回路２００がボルテージフォロワを構成する例を説明したが、これに限定されることはなく、反転増幅回路または他の構成でもよい。また、差動増幅回路は、全差動の増幅構成でもよい。
【００７８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７９】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００８０】
１２  入力端子、１４  出力端子、２０  負荷、３０  基準電位、１００  増幅回路、１１０  入力回路、１１２  増幅器、１２０  出力回路、１２２  第１トランジスタ、１２４  第２トランジスタ、２００  増幅回路、２１０  抽出回路、２１２  第３トランジスタ、２１４  第４トランジスタ、２１６  第１フィルタ、２１８  第２フィルタ、２２０  調整回路、２２２  比較回路、２３２  第５トランジスタ、２３４  第６トランジスタ、２３６  第７トランジスタ、２３８  第８トランジスタ、２４２  第９トランジスタ、２５０  電流制御回路、２５２  第１０トランジスタ、２５４  第１１トランジスタ、２６２  レベルシフト回路、３３２  第１２トランジスタ、３３６  第１３トランジスタ、３３８  第１４トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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