(57)【要約】【課題】ダイパッド部とリード部の半導体素子搭載側の全ての電鋳層の高さのバラツキを最小限に抑えて、半導体素子と電鋳層との接続状態を良好にすることができ、且つ、製造時の歩留まりを格段に向上させることの可能な半導体素子搭載用基板の提供。【解決手段】導電性基板の一方の側の面上に電鋳層のダイパッド部１１、ダイパッド部周囲に電鋳層のリード部１２を有し、夫々の電鋳層は、第１の層と底面が第１の層より小さい第２の層との２段構造を有し、ダイパッド部の電鋳層は、一つの第１の層の上に複数の第２の層が配置されてなり、ダイパッド部における個々の第２の層の底面と、リード部における第２の層の底面とが略同程度の大きさに形成されている。【選択図】図１
2019009238.tif 000002
【特許請求の範囲】
【請求項１】
導電性基板の一方の側の面上に形成された電鋳層からなるダイパッド部と、前記ダイパッド部の周囲に形成された電鋳層からなる複数のリード部を有し、
前記ダイパッド部と前記リード部の夫々の前記電鋳層は、前記導電性基板の一方の側から順に、第１の層と、底面の大きさが前記第１の層よりも小さい柱状の第２の層とを有する、２段構造に形成され、
前記ダイパッド部の前記電鋳層は、一つの前記第１の層の上に複数の前記第２の層が配置されてなり、
前記ダイパッド部における個々の前記第２の層の底面と、前記リード部における前記第２の層の底面とが略同程度の大きさに形成されていることを特徴とする半導体素子搭載用基板。
【請求項２】
電鋳層からなり、半導体素子を搭載するダイパッド部と、
前記ダイパッド部の周囲に形成された電鋳層からなり、前記半導体素子の電極と接続する内部接続用端子面を有する複数のリード部と、
前記半導体素子と前記ダイパッド部の半導体素子搭載面とを接続する接続部材と、
前記半導体素子の電極と前記リード部の前記内部接続用端子面とを電気的に接続する接続部材と、
前記半導体素子が搭載された空間領域を封止する封止樹脂と、を有し、
前記ダイパッド部と前記リード部の夫々の前記電鋳層は、半導体素子搭載側とは反対側から順に、第１の層と、底面の大きさが前記第１の層よりも小さい柱状の第２の層とを有する、２段構造に形成され、
前記ダイパッド部の前記電鋳層は、一つの前記第１の層の上に複数の前記第２の層が配置されてなり、
前記ダイパッド部における個々の前記第２の層の底面と、前記リード部における前記第２の層の底面とが略同程度の大きさに形成されていることを特徴とする半導体装置。
【請求項３】
導電性基板の一方の側の面におけるダイパッド部、リード部に対応する領域を開口し、それ以外の領域を覆う第１のレジストマスクを形成するとともに、前記導電性基板の他方の側の面全体を覆う第１のレジストマスクを形成する工程と、
前記第１のレジストマスクが形成された前記導電性基板にソフトエッチング加工を施し、前記ダイパッド部と前記リード部に対応する夫々の領域に深さが極浅の凹部を形成する工程と、
前記導電性基板の一方の面の側から、第１の電鋳を施し、前記導電性基板の一方の側の面から突出する第１の層を形成する工程と、
前記導電性基板の一方の側の面に形成した前記第１のレジストマスクを除去する工程と、
前記導電性基板の一方の側の面における、前記リード部に対応する領域に形成した前記第１の層の上に、底面の大きさが前記第１の層よりも小さくなるように開口するとともに、前記ダイパッド部に対応する領域に形成した前記第１の層の上に、前記リード部に対応する領域に形成した前記第１の層の上の開口と略同程度の大きさで複数箇所が開口する第２のレジストマスクを形成する工程と、
前記第１の層の上に、第２の電鋳を施し、柱状の第２の層を形成する工程と、
前記導電性基板の面に形成したレジストマスクを除去する工程と、
を有することを特徴とする半導体素子搭載用基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子搭載用基板及び半導体装置、並びに半導体素子搭載用基板の製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話に代表されるように電子機器の小型・軽量化が急速に進み、それに用いる半導体装置も小型・軽量化・高機能化が要求され、特に、半導体装置の厚みの薄型化が要求されている。それらの要求に応えるため、QFP(Quad  Flat  Package)等の金属材料を加工したリードフレームを用いた半導体装置から、次のような製造方法により製造される半導体装置が開発されてきている。
【０００３】
例えば、導電性を有する基材の一方の側の面に、所定のパターニングを施したレジストマスクを形成し、電鋳を施すことによりレジストマスクから露出した基材に導電性金属をめっきして半導体素子搭載用のダイパッド部と、内側で半導体素子の電極と接続するための内部接続用端子となるとともに外側でプリント基板等の外部機器と接続するための外部接続用端子となるリード部とを形成する。そして、レジストマスクを除去することで半導体素子搭載用基板を形成する。更に、形成した半導体素子搭載用基板に半導体素子をワイヤボンディング実装又はフリップチップ実装し、樹脂封止を行った後、導電性基板を除去して、ダイパッド部やリード部における半導体素子搭載側とは反対側の面を露出させる。これにより、半導体装置が完成する。このような半導体装置及びその製造方法によれば、リード部等を電鋳形成し、樹脂封止後に、導電性を有する基板を除去することで、半導体装置の厚みを薄くすることができる。
このような半導体装置は、例えば、次の特許文献１、２に記載されている。
【０００４】
そして、この種の半導体装置では、複数の半導体素子を同時に組み込むSiP(System in Package)あるいはSoP(System on Package)が考案され、一つの基板に半導体装置を複数組み合わせて搭載し一つの半導体装置とする小型化が推進されている。このような半導体装置に用いる半導体素子搭載用基板は、ダイパッド部とリード部の明確な形状的特徴が無くなり、封止樹脂内部で複数の内部接続用端子面に接続する複数の半導体素子に対応した位置に配列され、電気的に孤立した状態で内部接続用端子の裏面側は封止樹脂から露出して外部接続用端子として機能するような形態となっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３６２６０７５号公報
【特許文献２】特許第４５０８０６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、上述した複数の半導体素子を同時に組み込む半導体装置等の製造においては、内部接続用端子面にフリップチップ実装等の表面実装を行うことで、半導体素子の電極を複数の内部接続用端子と接続するが、ダイパッド部とリード部の夫々を構成する半導体素子搭載側の個々の電鋳層の高さに大きなバラツキがあると、半導体素子との接続不良が生じる虞がある。
【０００７】
しかしながら、特許文献１と特許文献２に記載されているような半導体装置では、底面の大きさの異なるダイパッド部とリード部を構成する電鋳層の高さを均一にして半導体素子搭載部の平滑化を図ることは難しい。
即ち、電鋳層が形成される過程の特性として電鋳層形成溶液内で半導体素子搭載用基板に電解法にて金属を析出させる際に、電鋳エリアにおける端縁部は、エッジ効果により形成される電鋳層の高さが、中央部に比べて高くなる傾向がある、また、電鋳エリアが広い部分では電流密度が低くなり形成される電鋳層の高さが下がり、電鋳エリアが狭い部分では電流密度が高くなり形成される電鋳層の高さが上がる傾向がある。さらに、電鋳エリアが広い部分では電流密度の変化の影響を大きく受けて、形成される電鋳層の高さが、電柱エリア内の位置によって大きく異なる傾向がある。
このような特性により、底面積の広いダイパッド部を構成する電鋳層における端縁部と中央部や、大きさの異なるダイパッド部とリード部を構成する電鋳層には、高さのバラツキが大きく生じ易い。
【０００８】
しかるに、特許文献１と特許文献２には、半導体素子が搭載されるダイパッド部の平面度や、底面の大きさの異なるダイパッド部とリード部を構成する電鋳層の高さのバラツキ（即ち、高さの最大値と最小値との差）に関する着目がない。
【０００９】
そして、従来、底面の大きさの異なるダイパッド部とリード部を構成する電鋳層を有する半導体素子搭載用基板においては、一般に、全体の電鋳層の高さに対するダイパッド部を構成する電鋳層における端縁部と中央部の高さの差や、ダイパッド部とリード部を構成する電鋳層の高さの最大値と最小値との差が、１０％〜２０％以上生じ易く、多列型の半導体素子搭載用基板の製造において歩留まりが悪くなっていた。
【００１０】
また、最近では、半導体装置の薄型化・小型化及び集積化を目的として、半導体素子と通電用端子との接続方式がワイヤボンディング実装から、フリップチップ実装に変わる傾向にある。
しかるに、フリップチップ実装では、ダイパッド部やリード部を構成する電鋳層の全体的な高さの平滑化が重要であり、半導体素子と電鋳層との接続状態を良好にするためには、ダイパッド部とリード部を構成する電鋳層の高さの最大値と最小値との差を１０μｍ以下に抑えることが不可欠となる。
【００１１】
本発明は、上記従来の課題を鑑みてなされたものであり、ダイパッド部とリード部における、半導体素子搭載側の全ての電鋳層の高さのバラツキを最小限に抑えて、半導体素子と電鋳層との接続状態を良好にすることができ、且つ、製造時の歩留まりを格段に向上させることの可能な半導体素子搭載用基板及び半導体装置、並びに半導体素子搭載用基板の製造方法を提供することを目的としている。
【００１２】
上記目的を達成するため、本発明の一態様に係る半導体素子搭載用基板は、導電性基板の一方の側の面上に形成された電鋳層からなるダイパッド部と、前記ダイパッド部の周囲に形成された電鋳層からなる複数のリード部を有し、前記ダイパッド部と前記リード部の夫々の前記電鋳層は、前記導電性基板の一方の側から順に、第１の層と、底面の大きさが前記第１の層よりも小さい柱状の第２の層とを有する、２段構造に形成され、前記ダイパッド部の前記電鋳層は、一つの前記第１の層の上に複数の前記第２の層が配置されてなり、前記ダイパッド部における個々の前記第２の層の底面と、前記リード部における前記第２の層の底面とが略同程度の大きさに形成されていることを特徴としている。
【００１３】
また、本発明の他の態様に係る半導体装置は、電鋳層からなり、半導体素子を搭載するダイパッド部と、前記ダイパッド部の周囲に形成された電鋳層からなり、前記半導体素子の電極と接続する内部接続用端子面を有する複数のリード部と、前記半導体素子と前記ダイパッド部の半導体素子搭載面とを接続する接続部材と、前記半導体素子の電極と前記リード部の前記内部接続用端子面とを電気的に接続する接続部材と、前記半導体素子が搭載された空間領域を封止する封止樹脂と、を有し、前記ダイパッド部と前記リード部の夫々の前記電鋳層は、半導体素子搭載側とは反対側から順に、第１の層と、底面の大きさが前記第１の層よりも小さい柱状の第２の層とを有する、２段構造に形成され、前記ダイパッド部の前記電鋳層は、一つの前記第１の層の上に複数の前記第２の層が配置されてなり、前記ダイパッド部における個々の前記第２の層の底面と、前記リード部における前記第２の層の底面とが略同程度の大きさに形成されていることを特徴としている。
【００１４】
また、本発明の他の態様に係る半導体素子搭載用基板の製造方法は、導電性基板の一方の側の面におけるダイパッド部、リード部に対応する領域を開口し、それ以外の領域を覆う第１のレジストマスクを形成するとともに、前記導電性基板の他方の側の面全体を覆う第１のレジストマスクを形成する工程と、前記第１のレジストマスクが形成された前記導電性基板にソフトエッチング加工を施し、前記ダイパッド部と前記リード部に対応する夫々の領域に深さが極浅の凹部を形成する工程と、前記導電性基板の一方の面の側から、第１の電鋳を施し、前記導電性基板の一方の側の面から突出する第１の層を形成する工程と、前記導電性基板の一方の側の面に形成した前記第１のレジストマスクを除去する工程と、前記導電性基板の一方の側の面における、前記リード部に対応する領域に形成した前記第１の層の上に、底面の大きさが前記第１の層よりも小さくなるように開口するとともに、前記ダイパッド部に対応する領域に形成した前記第１の層の上に、前記リード部に対応する領域に形成した前記第１の層の上の開口と略同程度の大きさで複数箇所が開口する第２のレジストマスクを形成する工程と、前記第１の層の上に、第２の電鋳を施し、柱状の第２の層を形成する工程と、前記導電性基板の面に形成したレジストマスクを除去する工程と、を有することを特徴としている。
【発明の効果】
【００１５】
本発明によれば、ダイパッド部とリード部における、半導体素子搭載側の全ての電鋳層の高さのバラツキを最小限に抑えて、半導体素子と電鋳層との接続状態を良好にすることができ、且つ、製造時の歩留まりを格段に向上させることの可能な半導体素子搭載用基板及び半導体装置、並びに半導体素子搭載用基板の製造方法が得られる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係る半導体素子搭載用基板の構成を示す説明図で、(a)はその一例を示す上面図、(b)は(a)のＡ−Ａ断面図、(c)は(b)の半導体素子搭載用基板を用いたワイヤボンディング実装による半導体素子搭載例を示す図、(d)は(b)の半導体素子搭載用基板を用いたフリップチップ実装による半導体素子搭載例を示す図である。
【図２】本発明の一実施形態に係る半導体装置の構成を示す断面図である。
【図３】図１(a)に示す半導体素子搭載用基板が多列配列された態様の一例を示す説明図である。
【図４】本実施形態の半導体素子搭載用基板の構成の変形例を示す説明図で、(a)は一変形例を示す上面図、(b)は他の変形例を示す上面図、(c)はさらに他の変形例を示す上面図である。
【図５】本発明の一実施形態に係る半導体素子搭載用基板の製造方法における製造工程の一例を示す説明図である。
【図６】図５の製造方法により製造した半導体素子搭載用基板を用いた半導体装置の製造工程の一例を示す説明図である。
【図７】本発明の実施例及び比較例の半導体素子搭載用基板の構成並びにこれらの半導体素子搭載用基板におけるダイパッド部及びリード部を構成する電鋳層の高さ測定位置を示す説明図で、(a)は実施例１の半導体素子搭載用基板を示す上面図、(b)は実施例２の半導体装置搭載用基板を示す上面図、(c)は実施例３の半導体装置搭載用基板を示す上面図、(d)は実施例４の半導体装置搭載用基板を示す上面図、(e)は比較例１の半導体素子搭載用基板の構成を示す上面図である。
【図８】実施例１〜４及び比較例１の半導体素子搭載用基板の夫々を多列配列した多列型半導体装置搭載用基板における、ダイパッド部及びリード部を構成する電鋳層の高さの測定対象とした多列型半導体装置搭載用基板を示す説明図である。
【図９】実施例１〜４及び比較例１の半導体素子搭載用基板の夫々を多列配列した多列型半導体装置搭載用基板における、ダイパッド部及びリード部を構成する電鋳層の高さの測定結果を示す表である。
【図１０】実施例１〜４及び比較例１の半導体素子搭載用基板の夫々を多列配列した多列型半導体装置搭載用基板における、ダイパッド部及びリード部を構成する電鋳層の高さの測定結果を示すグラフで、(a)は実施例１における測定結果を示すグラフ、(b)は実施例２における測定結果を示すグラフ、(c)は実施例３における測定結果を示すグラフ、(d)は実施例４における測定結果を示すグラフ、(e)は比較例１における測定結果を示すグラフである。
【図１１】従来の半導体素子搭載用基板を示す説明図で、(a)は断面図、(b)は(a)の半導体素子搭載用基板を用いたワイヤボンディング実装による半導体素子搭載例を示す図、(c)は(a)半導体素子搭載用基板を用いたフリップチップ実装による半導体素子搭載例を示す図である。
【発明を実施するための形態】
【００１７】
実施形態の説明に先立ち、本発明を導出するに至った経緯及び本発明の作用効果について詳細に説明する。
【００１８】
まず、図１１を用いて、従来の半導体素子搭載用基板におけるダイパッド部の半導体素子搭載面とリード部の内部接続用端子面の形状及び高さについて説明する。図１１中、１０は導電性基板、１１はダイパッド部、１２はリード部である。
従来の半導体素子搭載用基板では、図１１(a)に示すように、ダイパッド部１１の半導体素子搭載面（図１１(a)における上側の面）は、端縁部がリード部１２の内部接続用端子面（図１１(a)における上側の面）とほぼ同じ高さを有し、中央部がリード部１２の内部接続用端子面よりも低く凹んだ、凹面に形成されている。このため、従来の半導体素子搭載用基板においては、ダイパッド部１１の半導体素子搭載面とリード部１２の内部接続用端子面との高さ位置にバラツキが生じる。
【００１９】
このようなダイパッド部１１の半導体素子搭載面とリード部１２の内部接続用端子面を備えた半導体素子搭載用基板においては、図１１(b)に示すように、ダイパッド部１１の半導体素子搭載面に搭載された半導体素子２０’の端子部とリード部の内部接続用端子面とをボンディングワイヤ１５’を用いたワイヤボンディング実装にて接続する場合には、ダイパッド部１１の半導体素子搭載面に半導体素子２０’をダイボンディングする接続部材として、導電性樹脂ペースト（図１１(b)においては図示を省略）が用いられる。
しかるに、樹脂ペーストは変形自在で量を調整でき、ダイパッド部１１の半導体素子搭載面にダイボンディングされる半導体素子２０’との接続部材となる変形自在なペーストの量を調整することで接続強度を調整できる。
このため、従来の半導体素子搭載用基板においては、ダイパッド部の半導体素子搭載面に搭載された半導体素子の端子部とリード部の内部接続用端子面とをワイヤボンディング実装にて接続する場合、ダイパッド部の半導体素子搭載面とリード部の内部接続用端子面との高さ位置のバラツキによって大きな問題が生じることは無い。
【００２０】
これに対し、図１１(c)に示すように、ダイパッド部１１の半導体素子搭載面に搭載された半導体素子２０の端子部とリード部１２の内部接続用端子面とをフリップチップ実装にて接続する場合には、ダイパッド部１１の半導体素子搭載面に半導体素子２０をダイボンディングする接続部材として、半導体素子２０の端子部とリード部１２の内部接続用端子面とを接続する接続部材と同様の半田ボール１５が用いられる。
しかるに、半田ボール１５は、略均一な大きさを有する。このため、ダイパッド部１１の半導体素子搭載面とリード部１２の内部接続用端子面との高さ位置のバラツキがあると、ダイパッド部１１の半導体素子搭載面の中央部に設けられる半田ボール１５と半導体素子２０との間に隙間を生じ易く、半田ボール１５を溶解させてダイパッド部１１の半導体素子搭載面と半導体素子２０とを接合したときに、ダイパッド部１１の半導体素子搭載面の中央部で接合強度不足を生じる虞がある。
このように、従来の半導体素子搭載用基板においては、ダイパッド部の半導体素子搭載面に搭載された半導体素子の端子部とリード部の内部接続用端子面とをフリップチップ実装にて接続する場合、ダイパッド部の半導体素子搭載面とリード部の内部接続用端子面との高さ位置のバラツキによって大きな問題が生じる虞がある。
【００２１】
そこで、本発明者らは、ダイパッド部の半導体素子搭載面とリード部の内部接続用端子面との高さ位置のバラツキが生じる原因について検討、考察した。
半導体素子搭載用基板におけるダイパッド部及びリード部は、導電性基板に電鋳を施すことにより形成される。上述のように、電鋳層が形成される過程の特性として電鋳層形成溶液内で導電性基板に電解法にて金属を析出させる際に、電鋳エリアにおける端縁部は、エッジ効果により形成される電鋳層の高さが、中央部に比べて高くなる傾向がある、また、電鋳エリアが広い部分は電流密度が低くなり形成される電鋳層の高さが下がり、電鋳エリアが狭い部分は電流密度が高くなり形成される電鋳層の高さが上がる傾向がある。さらに、電鋳エリアが広い部分では電流密度の変化の影響を大きく受けて、形成される電鋳層の高さが、電鋳エリア内の位置によって大きく異なる傾向がある。このような特性により、底面積の広いダイパッド部を構成する電鋳層における端縁部と中央部や、大きさの異なるダイパッド部とリード部を構成する電鋳層には、高さのバラツキが大きく生じ易い。
ここで、本発明者らは、ダイパッド部の底面積をリード部の底面積とほぼ同程度に形成すれば、電鋳層の高さのバラツキを抑えることができると考えた。
しかし、導電性基板に形成するダイパッド部の底面積を変えると、外部機器との接続に悪影響を与える虞がある。
【００２２】
このような考察過程を経て、本発明者らは、ダイパッド部における外部機器との接続側の面の大きさを変えることなく、ダイパッド部とリード部の半導体素子搭載側の電鋳層の高さをほぼ同程度にするために、電鋳層を外部機器との接続側の層と半導体素子搭載側の層とからなる２段構造とし、ダイパッド部の電鋳層における半導体素子搭載側の層の底面積をリード部の電鋳層における半導体素子搭載側の層の底面積と同程度に小さくすることを着想し、本発明を導出するに至った。
【００２３】
本発明の半導体素子搭載用基板は、導電性基板の一方の側の面上に形成された電鋳層からなるダイパッド部と、ダイパッド部の周囲に形成された電鋳層からなる複数のリード部を有し、ダイパッド部とリード部の夫々の電鋳層は、導電性基板の一方の側から順に、第１の層と、底面の大きさが第１の層よりも小さい柱状の第２の層とを有する、２段構造に形成され、ダイパッド部の電鋳層は、一つの第１の層の上に複数の第２の層が配置されてなり、ダイパッド部における個々の第２の層の底面とリード部における第２の層の底面とが略同程度の大きさに形成されている。
【００２４】
また、本発明の半導体装置は、電鋳層からなり、半導体素子を搭載するダイパッド部と、ダイパッド部の周囲に形成された電鋳層からなり、半導体素子の電極と接続する内部接続用端子面を有する複数のリード部と、半導体素子とダイパッド部の半導体素子搭載面とを接続する接続部材と、半導体素子の電極とリード部の内部接続用端子面とを電気的に接続する接続部材と、半導体素子が搭載された空間領域を封止する封止樹脂と、を有し、ダイパッド部とリード部の夫々の電鋳層は、半導体素子搭載側とは反対側から順に、第１の層と、底面の大きさが第１の層よりも小さい柱状の第２の層とを有する、２段構造に形成され、ダイパッド部の電鋳層は、一つの第１の層の上に複数の第２の層が配置されてなり、ダイパッド部における個々の第２の層の底面と、リード部における第２の層の底面とが略同程度の大きさに形成されている。
【００２５】
本発明の半導体素子搭載用基板及び半導体装置のように、ダイパッド部とリード部の夫々の電鋳層が、導電性基板の一方の側から順に、第１の層と、底面の大きさが第１の層よりも小さい柱状の第２の層とを有する、２段構造に形成され、ダイパッド部の電鋳層が、一つの第１の層の上に複数の第２の層が配置されてなり、ダイパッド部における個々の第２の層の底面と、リード部における第２の層の底面とが略同程度の大きさに形成された構成にすれば、ダイパッド部とリード部における第２の層を略同じ高さに形成することができる。また、このとき、第１の層を薄く形成することで、ダイパッド部とリード部における第１の層の高さのバラツキを最小限に抑えることができる。
その結果、ダイパッド部の半導体素子搭載面とリード部の内部接続用端子面との高さ位置のバラツキを最小限に抑え、半導体素子搭載用に形成される全ての電鋳層の高さを平滑化できる。
【００２６】
しかも、ダイパッド部の電鋳層における半導体素子搭載側の層の底面積が小さくなるため、ダイパッド部の個々の第２の層は、電流密度の変化の影響を大きく受け難く、形成される電鋳層の高さが、電鋳エリア内の位置によって大きく異なることがない。
その結果、多列型の半導体素子搭載用基板の製造において、電鋳層の形成に際し、多列配列される個々の半導体素子搭載用基板に対応する夫々の位置で導電性基板が受ける電流密度に変動が生じても、個々の半導体素子搭載用基板におけるダイパッド部の半導体素子搭載面とリード部の内部接続用端子面との高さ位置のバラツキを最小限に抑えて、半導体素子搭載用に形成される全ての電鋳層の高さを平滑化でき、歩留まりが格段に向上する。
【００２７】
また、第１の層は、外部機器との接続に対応できる大きさを維持するため、外部機器との接続に悪影響を与えない。
そして、半導体素子搭載用に形成される全ての電鋳層の高さを平滑化した本発明の半導体素子搭載用基板によれば、半導体素子をフリップチップ実装で表面実装する場合において、ダイパッド部の半導体素子搭載面とリード部の内部接続用端子面との高さ位置のバラツキがない。このため、本発明の半導体素子搭載用基板を用いて製造した半導体装置において、ダイパッド部の半導体素子搭載面に接続部材として設けられる半田ボールが、半導体素子搭載面の端部、中央部のそれぞれにおいて均等に半導体素子と接続し、ダイパッド部の半導体素子搭載面の中央部で接合強度不足を生じない。
【００２８】
また、本発明の半導体素子搭載用基板のように構成すれば、多列配列された半導体素子搭載用基板であっても、配列位置にかかわらず、個々の半導体素子搭載用基板についての、ダイパッド部とリード部とにおける、全ての第２の層が形成された位置での、電鋳層の導電性基板の一方の側の面からの高さの最大値と最小値との差を、全ての第２の層が形成された位置での、電鋳層の導電性基板の一方の側の面からの高さの平均の１０％以下にすることができる。
例えば、多列配列された半導体素子搭載用基板であっても、配列位置にかかわらず、個々の半導体素子搭載用基板についての、ダイパッド部とリード部とにおける、全ての第２の層が形成された位置での、電鋳層の導電性基板の一方の側の面からの高さの平均が７０μｍ以上である場合、全ての第２の層が形成された位置での、電鋳層の導電性基板の一方の側の面からの高さの最大値と最小値との差が７μｍ以下にすることができる。
【００２９】
また、本発明の半導体装置のように構成すれば、多列配列された半導体素子搭載用基板を用いて製造される半導体装置であっても、配列位置にかかわらず、個々の半導体装置についての、ダイパッド部とリード部とにおける、全ての第２の層が形成された位置での、電鋳層の封止樹脂の半導体素子搭載側とは反対側の面からの高さの最大値と最小値との差が、全ての第２の層が形成された位置での、電鋳層の封止樹脂の半導体素子搭載側とは反対側の面からの高さの平均の１０％以下にすることができる。
例えば、多列配列された半導体素子搭載用基板を用いて製造される半導体装置であっても、配列位置にかかわらず、個々の半導体装置についての、ダイパッド部とリード部とにおける、全ての第２の層が形成された位置での、電鋳層の封止樹脂の半導体素子搭載側とは反対側の面からの高さの平均が７０μｍ以上であり、全ての第２の層が形成された位置での、電鋳層の封止樹脂の半導体素子搭載側とは反対側の面からの高さの最大値と最小値との差が７μｍ以下にすることができる。
【００３０】
ダイパッド部とリード部とにおける、全ての第２の層が形成された位置での、電鋳層の高さの最大値と最小値との差が７μｍ以下であれば、半導体素子をフリップチップ実装で表面実装する場合において、半田ボールの接続不良が生じない。
【００３１】
なお、本発明の半導体素子搭載用基板は、導電性基板の一方の側の面におけるダイパッド部、リード部に対応する領域を開口し、それ以外の領域を覆う第１のレジストマスクを形成するとともに、導電性基板の他方の側の面全体を覆う第１のレジストマスクを形成する工程と、第１のレジストマスクが形成された導電性基板にソフトエッチング加工を施し、ダイパッド部とリード部に対応する夫々の領域に深さが極浅の凹部を形成する工程と、導電性基板の一方の面の側から、第１の電鋳を施し、導電性基板の一方の側の面から突出する第１の層を形成する工程と、導電性基板の一方の側の面に形成した第１のレジストマスクを除去する工程と、導電性基板の一方の側の面における、リード部に対応する領域に形成した第１の層の上に、底面の大きさが第１の層よりも小さくなるように開口するとともに、ダイパッド部に対応する領域に形成した第１の層の上に、リード部に対応する領域に形成した第１の層の上の開口と略同程度の大きさで複数箇所が開口する第２のレジストマスクを形成する工程と、第１の層の上に、第２の電鋳を施し、柱状の第２の層を形成する工程と、導電性基板の面に形成したレジストマスクを除去する工程と、を有することにより製造できる。
【００３２】
従って、本発明によれば、ダイパッド部とリード部における、半導体素子搭載側の全ての電鋳層の高さのバラツキを最小限に抑えて、半導体素子と電鋳層との接続状態を良好にすることができ、且つ、製造時の歩留まりを格段に向上させることの可能な半導体素子搭載用基板及び半導体装置、並びに半導体素子搭載用基板の製造方法が得られる。
【００３３】
以下、本発明の実施形態について図面を参照して説明する。
図１は本発明の一実施形態に係る半導体素子搭載用基板の構成を示す説明図で、(a)はその一例を示す上面図、(b)は(a)の一例のＡ−Ａ断面図、(c)は(b)の半導体素子搭載用基板を用いたワイヤボンディング実装による半導体素子搭載例を示す図、(d)は(b)の半導体素子搭載用基板を用いたフリップチップ実装による半導体素子搭載例を示す図である。図２は本発明の一実施形態に係る半導体装置の構成を示す断面図である。図３は図１(a)に示す半導体素子搭載用基板が多列配列された態様の一例を示す説明図である。図４は本実施形態の半導体素子搭載用基板の構成の変形例を示す説明図で、(a)は一変形例を示す上面図、(b)は他の変形例を示す上面図、(c)はさらに他の変形例を示す上面図である。
【００３４】
本実施形態の半導体素子搭載用基板１は、図１(a)、図１(b)に示すように、導電性基板１０と、ダイパッド部１１と、複数のリード部１２とを有する。
導電性基板１０は、半導体素子が搭載された領域を封止樹脂で封止した樹脂封止体から剥離除去可能な金属材料で構成されている。導電性基板１０を構成する金属材料は、一般的には、ＳＵＳ材を用いる。なお、導電性基板１０を構成する金属材料は、導電性が得られるものであれば、特に限定はなく、Ｎｉ合金、または、銅合金材等にＮｉあるいはＮｉ合金等のめっきが施されたものであってもよい。
【００３５】
ダイパッド部１１は、導電性基板１０の一方の側（図１(b)における上側）の面上に形成された電鋳層で構成されている。ダイパッド部１１の電鋳層は、導電性基板１０の一方の側から順に、第１の層１１ａと、底面の大きさが第１の層１１ａよりも小さい柱状の第２の層１１ｂとを有する、２段構造に形成されている。また、ダイパッド部１１における一つの第１の層１１ａの上には、複数の第２の層１１ｂが配置されている。なお、図１では、ダイパッド部１１における第２の層１１ａが、１６分割されて配置された例を示している。
【００３６】
リード部１２は、導電性基板１０の一方の側の面上に形成された電鋳層で構成されている。リード部１２の電鋳層は、導電性基板１０の一方の側から順に、第１の層１２ａと、底面の大きさが第１の層１２ａよりも小さい柱状の第２の層１２ｂとを有する、２段構造に形成されている。
【００３７】
また、ダイパッド部１１における個々の第２の層１１ｂの底面と、リード部１２における第２の層１２ｂの底面とが、略同程度の大きさ（ここでは、面積の比率が０．５〜２倍の範囲内に収まる大きさを「略同程度の大きさ」とする）に形成されている。
そして、ダイパッド部１１とリード部１２とにおける、全ての第２の層１１ｂ、１２ｂが形成された位置での、電鋳層の導電性基板１０の一方の側の面からの高さの最大値と最小値との差が、全ての第２の層１１ｂ、１２ｂが形成された位置での、電鋳層の導電性基板１０の一方の側の面からの高さの平均の１０％以下になっている。
【００３８】
図１(b)の半導体素子搭載用基板を用いて、ダイパッド部１１に搭載された半導体素子２０’の端子部とリード部１２とをワイヤ１５’を用いたワイヤボンディング実装にて接続する場合、図１(c)に示すように、ダイパッド部１１とリード部１２とにおける、全ての第２の層１１ｂ、１２ｂが形成された位置での、電鋳層の導電性基板１０の一方の側の面からの高さのバラツキが極めて小さくなるため、ダイパッド部１１にダイボンディングされる半導体素子の連結部材となるベーストの量の調整が不要となる。
また、図１(b)の半導体素子搭載用基板を用いて、ダイパッド部１１に搭載された半導体素子２０の端子部とリード部１２とをフリップチップ実装にて接続する場合、図１(d)に示すように、ダイパッド部１１とリード部１２とにおける、全ての第２の層１１ｂ、１２ｂが形成された位置での、電鋳層の導電性基板１０の一方の側の面からの高さのバラツキが極めて小さくなる。このため、ダイパッド部１１に接合される半導体素子２０との連結部材となる半田ボール１５がダイパッド部１１における端縁部から中央部に形成される夫々の第２の層１２ｂに均等の高さ位置で接続され、半導体素子搭載面の中央部に設けられる半田ボール１５と半導体素子２０との間に隙間を生じることなく密着し、ダイパッド部１１の半導体素子搭載面の中央部で接合強度不足を生じない。
【００３９】
本実施形態の半導体素子搭載用基板を用いた半導体装置は、例えば、図１(d)に示したフリップチップ実装にて、ダイパッド部１１に搭載された半導体素子２０の端子部とリード部１２とを接続し、さらに半導体素子搭載側を封止樹脂で封止した樹脂封止体から導電性基板を除去することによって形成される。
詳しくは、例えば、図２に示すように、ダイパッド部１１と、リード部１２と、半導体素子２０と、接続部材としての半田ボール１５と、封止樹脂３０を有して構成されている。
ダイパッド部１１、リード部１２の構成は、図１の半導体素子搭載用基板１と同じである。そして、ダイパッド部１１とリード部１２とにおける、全ての第２の層１１ｂ、１２ｂが形成された位置での、電鋳層の封止樹脂３０の半導体素子搭載側とは反対側の面からの高さの最大値と最小値との差が、全ての第２の層１１ｂ、１２ｂが形成された位置での、電鋳層の封止樹脂３０の半導体素子搭載側とは反対側の面からの高さの平均の１０％以下になっている。
【００４０】
なお、本実施形態の半導体素子搭載用基板は、図３に示すように、多列配列した状態に形成される。
また、ダイパッド部１１において分割配置される第２の層１１ｂは、隣り合う第２の層１１ｂやリード部１２における第２の層１２ｂとの間隔が広くなるにつれて電流密度にバラツキが生じ、間隔を広くするほどバラつきが高くなる特性に注意して可能な限り近づける必要がある。
また、半導体素子搭載用基板におけるダイパッド部、リード部の配置は、図１の例に限定されるものではなく、例えば、図４(a)に示すように、ダイパッド部１１が半導体素子搭載用基板の中央に配置され、ダイパッド部１１の周囲にリード部１２が二重に均等配置された構成や、図４(b)に示すように、ダイパッド部１１が半導体素子搭載用基板の中央よりも右下にずれた位置に配置され、他の領域にリード部１２が均等配置された構成や、図４(c)に示すように、ダイパッド部１１が半導体素子搭載用基板の左上と右下の二箇所に配置され、他の領域にリード部１２が均等配置された構成であってもよい。
【００４１】
次に、本実施形態の半導体素子搭載用基板の製造方法について図５を用いて説明する。図５は本発明の一実施形態に係る半導体素子搭載用基板の製造方法における製造の一例を示す説明図である。なお、今まで説明した構成要素については、同一の参照符号を付し、その説明を省略する。
【００４２】
まず、導電性基板１０を用意する（図５(a)参照）。使用する導電性基板１０の材質は、導電性が得られるものであれば特に限定はないが、一般的にＳＵＳ材を用いる。また、導電性基板１０は、Ｎｉ合金、または、銅合金材等にＮｉあるいはＮｉ合金等のめっきが施されたものであってもよい。
【００４３】
次に、導電性基板１０の両面を、第１のレジスト層Ｒ１で被覆する（図５(b)参照）。第１のレジスト層Ｒ１の被覆は、ドライフィルムレジストのラミネート、若しくは液状レジストの塗布、乾燥によるレジスト層の被覆等、従来からの公知の方法を用いて行うことができる。
【００４４】
次に、第１のレジストマスク４０を形成する（図５(c)参照）。より詳しくは、まず、導電性基板１０の一方の側の面（図５においては上側の面）を覆う第１のレジスト層Ｒ１に対し、所望のダイパッド部やリード部を構成する電鋳層における第１の層に対応するパターンが形成された図示しないガラスマスク（紫外光遮蔽ガラスマスク）を被せて露光を行うとともに、導電性基板１０の他方の側の面（図５においては下側の面）を覆う第１のレジスト層Ｒ１の全面に露光を行う。
【００４５】
なお、導電性基板１０の一方の側の面（図５においては上側の面）を覆う第１のレジスト層Ｒ１に対するガラスマスクのパターンは、例えば、図１(a)や、図４(a)〜図４(c)に示した、半導体素子搭載領域におけるダイパッド部１１及びリード部１２の配置位置に対応したパターンが適用可能である。
次に、両面の第１のレジスト層Ｒ１を現像し、導電性基板１０の一方の側の面における、電鋳を施して第１の層を形成する部分（未硬化部分）を除去して開口を形成し、導電性基板１０の面を露出させ、それ以外の領域を覆う第１のレジストマスク４０を形成するとともに、導電性基板１０の他方の側の面全体を覆う第１のレジストマスク４０を形成する。
【００４６】
次に、導電性基板１０の一方の側に露出した面にソフトエッチング加工を施し、導電性基板１０の露出面に付着していた酸化膜を除去するとともに、ダイパッド部とリード部に対応する夫々の領域に深さが極浅の凹部１０ａ１、１０ａ２を形成する（図５(d)参照）。ここで、後工程において形成される第１の電鋳層により構成される外部機器との接続用端子に有る程度の厚さを確保するとともに、第２の電鋳層を形成するための第２のレジストマスクを形成する際に、導電性基板１０から突出する第１の電鋳層の厚さを、導電性基板１０との間にエアーの噛み込みが生じない程度に薄く形成する必要がある。このため、凹部１０ａ１、１０ａ２を形成するために施すソフトエッチング加工の深さを、例えば、導電性基板１０における一方の側の面から１０μｍとし、後述する第１の電鋳工程で形成する第１の電鋳層の導電性基板１０における一方の側の面からの突出高さを５μｍとして第１の電鋳層の全厚を１５μｍとすることが出来るようにする。
なお、ソフトエッチング加工は、ハロゲンを含む酸性液による酸処理にて行う。その他には、電解酸処理でもよい。酸処理は、導電性基板１０の面上に、酸性液を供給する。酸性液の供給方法は、スプレー等による噴霧供給であってもよいし、酸性液に導電性基板１０を浸漬させることによる供給であってもよい。導電性基板１０の面に付着していた酸化膜を除去後、連続してソフトエッチング加工を施し、所望の深さの凹部１０ａ１、１０ａ２を形成する。
【００４７】
次に、導電性基板１０の一方の面の側から、第１の電鋳を施し、夫々の凹部１０ａ１、１０ａ２を埋め、さらに、導電性基板１０の一方の側の面から突出する第１の層１１ａ、１２ａを形成する（図５(e)参照）。より詳しくは、凹部１０ａへの第１の層１１ａ、１２ａの形成の前処理として導電性基板１０の凹部１０ａ１、１０ａ２の面の活性化処理を行い、その後、電解めっきを施して、第１の層１１ａ，１２ａとしてダイパッド部及びリード部に対応するめっき層を形成する。第１のめっき層１１ａ，１２ａは、ＡｕとＮｉの積層とし、例えば、露出した導電性基板１０の凹部１０ａ１、１０ａ２の面にＡｕ０．００３μｍを析出させた後に、Ｎｉ１５μｍを積層させる。
【００４８】
次に、導電性基板１０の一方の側の面に形成した第１のレジストマスク４０を除去する（図５(f)参照）。導電性基板１０の他方の側の面に形成した第１のレジストマスク４０は可能であればそのまま残すのが好ましい。
これにより、導電性基板の一方の側の面上に、電鋳形成されたダイパッド部１１の第１の層１１ａ及びリード部１２の第１の層１２ａが現れる。
【００４９】
次に、導電性基板１０の一方の側の面を、第２のレジスト層Ｒ２で被覆する（図５(g)参照）。第２のレジスト層Ｒ２の被覆は、第１のレジスト層Ｒ１と同様の方法を用いて行うことができる。
【００５０】
次に、リード部１２に対応する領域に形成した第１の層１２ａの上に、底面の大きさが第１の層１２ａよりも小さくなるように開口するとともに、ダイパッド部１１に対応する領域に形成した一つの第１の層１１ａの上に、リード部１２に対応する領域に形成した第１の層１２ａの上の開口と略同程度の大きさで複数箇所が開口する第２のレジストマスク４１を形成する（図５(h)参照）。より詳しくは、まず、導電性基板１０の一方の側の面（図５においては上側の面）を覆う第２のレジスト層Ｒ２に対し、所望のダイパッド部やリード部を構成する電鋳層における第２の層に対応するパターンが形成された図示しないガラスマスク（紫外光遮蔽ガラスマスク）を被せて露光を行う。
上述のように、第１の層１１ａ、１２ａの導電性基板１０の一方の側の面からの突出高さを５μｍ以内に抑えておくことで、第２のレジストマスク４１と導電性基板１０との間にエアーの噛み込みが生じないようにすることが重要である。エアーの噛み込みを生じた場合、その部分に後述する第２の電鋳工程でめっき液の染み込みを生じてめっき金属がエアー噛み込み部分に析出してダイパッド部やリード部の電気的なショート不良を生じる虞がある。このため、第２のレジストマスク４１においては、ダイパッド部１１とリード部１２の夫々の第１の層１１ａ、１２ａの端縁よりも０．０３ｍｍ以上内側に開口を形成する。
更には、第２のレジストマスク４１における、ダイパッド部とリード部を構成する電鋳層における第２の層を形成するための夫々の開口は、同程度の大きさに設定するのが好ましい。同程度の大きさに設定すれば、電鋳形成する第２の層の高さのバラツキを抑えることができる。なお、開口については、多少の変形形状は許容可能である。
【００５１】
次に、第１の層の上に、第２の電鋳を施し、ダイパッド部１１とリード部１２とにおける、全ての第２の層１１ｂ、１２ｂが形成された位置での、電鋳層の導電性基板１０の一方の側の面からの高さの最大値と最小値との差が、全ての第２の層１１ｂ、１２ｂが形成された位置での、電鋳層の導電性基板１０の一方の側の面からの高さの平均の１０％となるように、柱状の第２の層１１ｂ、１２ｂを形成する（図５(i)参照）。より詳しくは、第２の層１１ｂ、１２ｂの形成の前処理として導電性基板１０に形成した第１の層１１ａ、１２ａの面の活性化処理を行い、その後、電解めっきを施して、柱状の第２の層１１ｂ，１２ｂとしてダイパッド部１１及びリード部１２の夫々を構成する２段構成の電鋳層における上層のめっき層を形成する。第２のめっき層１１ｂ，１２ｂは、例えば、ＮｉとＡｕとＡｇの積層とし、露出した第１のめっき層１１ａ，１２ａの表面にＮｉ６５μｍを析出させた後に、順に、Ａｕ０．００３μｍ、Ａｇ２．５μｍを積層させる。
【００５２】
次に、導電性基板１０の一方の側の面に形成した第２のレジストマスク４１と他方の側の面に形成した第１のレジストマスク４０を剥離する（図５(j)参照）。これにより、例えば、図１(a)、図１(b)に示した構成を備えた、本実施形態の半導体素子搭載用基板１が得られる。
【００５３】
次に、本実施形態の半導体装置の製造方法について図６を用いて説明する。図６は図５の製造方法により製造した半導体素子搭載用基板を用いた半導体装置の製造工程の一例を示す説明図である。
【００５４】
まず、図５(i)に示した半導体素子搭載用基板１を準備する（図６(a)参照）。
次に、半導体素子搭載用基板１のダイパッド部１１における第２の層１１ｂの上面に半導体素子２０を搭載するとともに、半導体素子２０の電極とリード部１２における第２の層１２ｂの上面とを電気的に接続する（図６(b)参照）。なお、図６(b)は、便宜上、フリップチップ実装により半導体素子を表面実装する例を示している。図６(b)の例では、半導体素子２０とダイパッド部１１との接続、半導体素子２０の電極とリード部１２との電気的な接続を、半田ボール１５等を介して行う。
【００５５】
なお、半導体素子の搭載は、半田ボール等を用いたフリップチップ実装による接続ではなく、Ａｕワイヤ等を用いて間接的にダイパッド部上に半導体素子を搭載するとともに、電極とリード部との電気的接続を行うワイヤボンディング実装による接続を採用してもよい。
【００５６】
次に、導電性基板１０の半導体素子２０を搭載した空間領域を、封止樹脂３０で封止し樹脂封止体を形成する（図６(c)参照）。
【００５７】
次に、封止樹脂３０で封止した樹脂封止体から導電性基板１０を引き剥がして除去する（図６(d)参照）。このとき、第１の電鋳工程前に導電性基板１０のめっき範囲を予め酸処理して酸化膜を除去し、ソフトエッチング加工を施した半導体素子搭載用基板１を用いたことで、半導体装置の製造工程における、例えば、樹脂封止の際の加熱処理により、酸化膜が封止樹脂と密着して導電性基板１０が剥がれ難くなる等の影響を受けずに、導電性基板を容易に引き剥がすことが出来、電鋳層からなる端子の封止樹脂３０からの抜け不具合を防止することが出来る。
【００５８】
最後に、所定の半導体装置の寸法になるように切断する（図６(e)参照）。これにより、例えば、図２に示した構成を備えた、本実施形態の半導体装置が完成する（図６(f)参照）。
【００５９】
本実施形態の半導体素子搭載用基板１によれば、ダイパッド部１１とリード部１２の夫々の電鋳層が、導電性基板１０の一方の側から順に、第１の層１１ａ、１１ｂと、底面の大きさが第１の層よりも小さい柱状の第２の層１１ｂ、１２ｂとを有する、２段構造に形成され、ダイパッド部１１の電鋳層が、一つの第１の層１１ａの上に複数の第２の層１１ｂが配置されてなり、ダイパッド部１１における個々の第２の層１１ｂの底面とリード部１２における第２の層１２ｂの底面とが略同程度の大きさに形成された構成にしたので、ダイパッド部１１とリード部１２における第２の層１１ｂ、１２ｂを略同じ高さに形成することができる。また、このとき、第１の層１１ａを薄く形成することで、ダイパッド部１１とリード部１２における第１の層１１ａ、１２ａの高さのバラツキを最小限に抑えることができる。その結果、ダイパッド部１１の半導体素子搭載面とリード部１２の内部接続用端子面との高さ位置のバラツキを最小限に抑え、半導体素子搭載用に形成される全ての電鋳層の高さを平滑化できる。
【００６０】
しかも、ダイパッド部１１の電鋳層における半導体素子搭載側の層の底面積が小さくなるため、ダイパッド部１１の個々の第２の層１１ｂは、電流密度の変化の影響を大きく受け難く、形成される電鋳層の高さが、電鋳エリア内の位置によって大きく異なることがない。
その結果、多列型の半導体素子搭載用基板の製造において、電鋳層の形成に際し、多列配列される個々の半導体素子搭載用基板に対応する夫々の位置で導電性基板が受ける電流密度に変動が生じても、個々の半導体素子搭載用基板１におけるダイパッド部１１の半導体素子搭載面とリード部１２の内部接続用端子面との高さ位置のバラツキを最小限に抑えて、半導体素子搭載用に形成される全ての電鋳層の高さを平滑化でき、歩留まりが格段に向上する。
【００６１】
また、第１の層１１ａ、１２ａは、外部機器との接続に対応できる大きさを維持するため、外部機器との接続に悪影響を与えない。
そして、半導体素子搭載用に形成される全ての電鋳層の高さを平滑化した本実施形態の半導体素子搭載用基板１によれば、半導体素子をフリップチップ実装で表面実装する場合において、ダイパッド部１１の半導体素子搭載面とリード部１２の内部接続用端子面との高さ位置のバラツキがない。このため、本実施形態の半導体素子搭載用基板１を用いて製造した半導体装置において、ダイパッド部１１の半導体素子搭載面に接続部材として設けられる半田ボール１５が、半導体素子搭載面の端部、中央部のそれぞれにおいて均等に半導体素子２０と接続し、ダイパッド部１１の半導体素子搭載面の中央部で接合強度不足を生じない。
【００６２】
また、本実施形態の半導体素子搭載用基板１によれば、ダイパッド部１１とリード部１２とにおける、全ての第２の層１１ｂ、１２ｂが形成された位置での、電鋳層の導電性基板１０の一方の側の面からの高さの平均が７０μｍ以上であり、全ての第２の層１１ｂ、１２ｂが形成された位置での、電鋳層の導電性基板１０の一方の側の面からの高さの最大値と最小値との差が７μｍ以下であるので、半導体素子２０をフリップチップ実装で表面実装する場合において、半田ボール１５の接続不良が生じない。
【００６３】
従って、本実施形態によれば、ダイパッド部とリード部における、半導体素子搭載側の全ての電鋳層の高さのバラツキを最小限に抑えて、半導体素子と電鋳層との接続状態を良好にすることができ、且つ、製造時の歩留まりを格段に向上させることの可能な半導体素子搭載用基板及び半導体装置、並びにそれらの製造方法が得られる。
【実施例】
【００６４】
次に、本発明の実施例の半導体素子搭載用基板を説明する。
【００６５】
実施例１
実施例１では、図１(a)に示した構成と同様、ダイパッド部１１が半導体素子搭載用基板の中央に配置され、ダイパッド部１１の周囲にリード部１２が均等配置された構成の半導体素子搭載用基板（図７(a)参照）が、図８に示すように４行１２列に多列配列された多列型半導体素子搭載用基板を製造した。
詳しくは、まず、導電性基板１０として板厚０．２ｍｍのＳＵＳ材（ＳＵＳ４３０）を幅１４０ｍｍの長尺板状に加工し（図５(a)参照）、次に、第１のレジスト層Ｒ１として厚み０．０２５ｍｍの感光性ドライフィルムレジストを導電性基板１０の両面に貼り付けた（図５(b)参照）。
【００６６】
次に、導電性基板１０の一方の側の面を覆う第１のレジスト層Ｒ１の上に、図１(a)で示した半導体素子搭載用のダイパッド部と外部と接続するためのリード部を構成する電鋳層における第１の層に対応する所望のパターンが形成されたガラスマスクを被せ、紫外光で露光を行うとともに、導電性基板１０の他方の側の面を覆う第１のレジスト層Ｒ１の全面に紫外光で露光を行った。
【００６７】
その後、炭酸ナトリウム溶液を用いて、第１のレジスト層Ｒ１を構成するドライフィルムレジストにおける、紫外光の照射が遮られて感光しなかった未硬化部位のドライフィルムレジストを溶かす現像処理を行った。そして、導電性基板１０の一方の側の面におけるリード部を構成する電鋳層における第１の層に対応する開口の大きさが０．３ｍｍ×０．３ｍｍ、ダイパッド部を構成する電鋳層における第１の層に対応する開口の大きさが２．０ｍｍ×２．０ｍｍである第１のレジストマスク４０を形成するとともに、導電性基板１０の他方の側の面全体を覆う第１のレジストマスク４０を形成した（図５(c)参照）。
【００６８】
次に、導電性基板１０の一方の側における第１のレジストマスク４０の開口より露出したＳＵＳ材表面に付着していた酸化膜を塩酸で除去した。その後、すぐに、エッチング液を用いて、約１０μｍのソフトエッチング加工を施し、凹部１０ａ１、１０ａ２を形成した（図５(d)参照）。
【００６９】
次に、導電性基板１０の一方の面の側から、導電性基板１０の凹部１０ａ１、１０ａ２に第１の電鋳としての電気めっきを、Ａｕめっき０．００３μｍ、Ｎｉめっき１５μｍの順番に施し、凹部１０ａ１、１０ａ２を埋め、さらに、導電性基板１０の一方の側の面から突出する第１の層１１ａ、１２ａを形成した（図５(e)参照）。
【００７０】
次に、水酸化ナトリウム溶液を用いて第１のレジストマスク４０を構成するドライフィルムレジストを剥離した（図５(f)参照）。
次に、第２のレジスト層Ｒ２として厚み０．０２５ｍｍの感光性ドライフィルムレジストを導電性基板１０の両面に貼り付けた（図５(g)参照）。
【００７１】
次に、導電性基板１０の一方の側の面を覆う第２のレジスト層Ｒ２の上に、半導体素子搭載用のダイパッド部とリード部を構成する電鋳層における第２の層に対応する所望のパターンを形成したガラスマスクを被せ、紫外光で露光を行うとともに、導電性基板１０の他方の側の面を覆う第２のレジスト層Ｒ２の全面に紫外光で露光を行った。
【００７２】
その後、炭酸ナトリウム溶液を用いて、第２のレジスト層Ｒ２を構成するドライフィルムレジストにおける、紫外光の照射が遮られて感光しなかった未硬化のドライフィルムレジストを溶かす現像処理を行った。そして、導電性基板１０の一方の側の面におけるリード部を構成する電鋳層における第２の層に対応する開口の大きさが０．２ｍｍ×０．２ｍｍ、ダイパッド部を構成する電鋳層における第１の層の上に１６個均等に分割配列された、第２の層に対応する開口の大きさが０．２ｍｍ×０．２ｍｍである第２のレジストマスク４１を形成した（図５(h)参照）。
【００７３】
次に、導電性基板１０の一方の側における第２のレジストマスク４１の開口より露出した第１の層１１ａ、１２ａの面を活性化処理し第２の電鋳としての電気めっきを、Ｎｉめっき６５μｍ、Ａｕめっき０．００３μｍ、Ａｇめっき２．５μｍの順番に施し、柱状の第２の層１１ｂ、１２ｂを形成した（図５(i)参照）。
【００７４】
次に、水酸化ナトリウム溶液を用いて第２のレジストマスク４１を構成するドライフィルムレジストを剥離し、本発明の実施例１に係る半導体素子搭載用基板１を得た（図５(j)参照）。
【００７５】
また、実施例１に係る半導体素子搭載用基板１を準備し（図６(a)参照）、半導体素子搭載用基板１のダイパッド部１１における第２の層１１ｂの上面に半導体素子２０を搭載するとともに、半導体素子２０の電極とリード部１２における第２の層１２ｂの上面とをフリップチップ実装にて接続した（図６(b)参照）。次に、半導体素子２０を搭載した空間領域を封止樹脂３０で封止し樹脂封止体を形成した（図６(c)参照）後、樹脂封止体から導電性基板１０を引き剥がして除去した（図６(d)参照）。最後に、所定の半導体装置の寸法になるように切断し（図６(e)参照）、本発明の実施例１に係る半導体装置を完成させた（図６(f)参照）。
【００７６】
実施例２〜４及び比較例１
実施例２〜４では、レジストマスク４０、４１を形成するパターンを、図４(a)〜図４(c)に示す構成に対応させたものとして、実施例１と同様の材料及び手順で多列型半導体素子搭載用基板を製造した。詳しくは、実施例２では、図４(a)に示した構成と同様、ダイパッド部１１が半導体素子搭載用基板の中央に配置され、ダイパッド部１１の周囲にリード部１２が二重に均等配置された構成の半導体素子搭載用基板（図７(b)参照）が、図８に示すように４行１２列に多列配列された多列型半導体素子搭載用基板を製造した。また、実施例３では、図４(b)に示した構成と同様、ダイパッド部１１が半導体素子搭載用基板の中央よりも右下にずれた位置に配置され、他の領域にリード部１２が均等配置された構成の半導体素子搭載用基板（図７(c)参照）が、図８に示すように４行１２列に多列配列された多列型半導体素子搭載用基板を製造した。また、実施例４では、図４(c)に示した構成と同様、ダイパッド部１１が半導体素子搭載用基板の左上と右下の二箇所に配置され、他の領域にリード部１２が均等配置された構成の半導体素子搭載用基板（図７(d)参照）が、図８に示すように４行１２列に多列配列された多列型半導体素子搭載用基板を製造した。
比較例１では、ダイパッド部１１が半導体素子搭載用基板の中央に配置され、ダイパッド部１１の周囲にリード部１２が均等配置され、ダイパッド部とリード部を構成する夫々の電鋳層が、異なる大きさで半導体素子搭載側の上面に至るまで柱状に形成され、ダイパッド部を構成する電鋳層における上層が分割されていない形態の半導体素子搭載用基板（図７(e)参照）が、図８に示すように４行１２列に多列配列された多列型半導体素子搭載用基板を製造した。詳しくは、製造においては、第１のレジストマスクを形成後、第１の電鋳としての電気めっきを、Ａｕめっき０．００３μｍ、Ｎｉめっき１５μｍの順番に施した後に、続けて、Ｎｉめっき６５μｍ、Ａｕめっき０．００３μｍ、Ａｇめっき２．５μｍの順番に施し、第２のレジストマスクの形成と、第２の電鋳工程は行わなかった。その他は、実施例１と同様の材料及び手順で多列型半導体素子搭載用基板を製造した。
【００７７】
なお、長尺板状の導電性基板に対して電鋳を施した場合、長尺板状の導電性基板における端縁領域で電流密度が高くなり易い。
このため、実施例１〜４、比較例１の多列型半導体素子搭載用基板の製造工程における電鋳層の形成に際しては、長尺板状の導電性基板における端縁領域近傍に制御板を対向配置して電流密度を下げ、制御板を対向配置していない、長尺板状の導電性基板における中央領域の電流密度が相対的に上がるように調整した。
これにより、比較例１の多列型半導体素子搭載用基板の製造においては、ダイパッド部の電鋳層における半導体素子搭載側の層の底面積が大きいため電流密度の変化の影響を大きく受け、端縁領域に位置する半導体素子搭載用基板における電鋳層の高さが、中央領域に位置する半導体素子搭載用基板における電鋳層の高さに比べて低く形成された。
そこで、比較例１の多列型半導体素子搭載用基板の製造においては、端縁領域に位置する半導体素子搭載用基板における電鋳層の高さが、設計値の高さに到達するように電鋳時間を調整した。
【００７８】
実施例１〜４、比較例１の夫々の半導体素子搭載用基板に対し、ダイパッド部とリード部とにおける、第２の層の上面（比較例１では電鋳層の上面）が形成された位置での電鋳層の導電性基板の一方の側の面からの高さを測定した。
具体的には、実施例１〜４、比較例１の夫々において、図８に示すように、半導体素子搭載用基板が４行１２列に多列配列された、多列型半導体素子搭載用基板のうちから、行と列の両端に位置する半導体素子搭載用基板（図８において夫々丸囲み数字１、３で示す、（１，１）、（４，１２）の行列位置に位置する半導体素子搭載用基板）と、行と列の略中央に位置する半導体素子搭載用基板（図８において丸囲み数字２で示す、（２，６）の行列位置に位置する半導体素子搭載用基板）を測定対象の半導体素子搭載用基板として選んだ。
そして、実施例１〜４では、測定対象として選んだ夫々の半導体素子搭載用基板において、図７(a)〜図７(d)に示すように、一方の対角線方向に配置された第２の層が形成された位置（図７(a)〜図７(d)の夫々において、白抜き数字１〜６で示す位置）を測定位置として選び、夫々の測定位置における電鋳層の導電性基板の一方の側の面からの高さを測定した。
また、比較例１では、測定対象として選んだ夫々の半導体素子搭載用基板において、図７(e)に示すように、実施例１〜４の半導体素子搭載用基板における測定位置に対応する位置（図７(e)において、白抜き数字１〜６で示す位置）を測定箇所として選び、夫々の測定位置における電鋳層の導電性基板の一方の側の面からの高さを測定した。
次に、実施例１〜４、比較例１の夫々において、測定対象となった半導体素子搭載用基板ごとに、電鋳層の導電性基板の一方の側の面からの高さの測定値の最大値と最小値との差を検出し、検出した差を比較した。
測定結果を図９、図１０に示す。
【００７９】
図９に示すように、実施例１〜４の半導体素子搭載用基板では、測定対象となった夫々の半導体素子搭載用基板内の夫々の測定箇所における電鋳層の導電性基板の一方の側の面からの高さの最小値と最大値の差が、測定対象１で２〜６μｍ、測定対象２で５〜６μｍ、測定対象３で２〜５μｍとなり、いずれも７μｍを下回る範囲に収まった。また、電鋳層の導電性基板の一方の側の面からの平均高さに対するバラツキは、測定対象１で３〜７％、測定対象２で７〜８％、測定対象３で３〜７％となり、いずれも１０％を下回る範囲に収まった。
これに対し、比較例１の半導体素子搭載用基板では、測定対象となった夫々の半導体素子搭載用基板内の夫々の測定箇所における電鋳層の導電性基板の一方の側の面からの高さの最小値と最大値の差が測定対象１で１３μｍ、測定対象２で５μｍ、測定対象３で１０μｍとなり、測定対象１と測定対象３において、７μｍを上回る結果となった。また、電鋳層の導電性基板の一方の側の面からの平均高さに対するバラツキは、測定対象１で１７％、測定対象２で５％、測定対象３で１３％となり、測定対象１と測定対象３において、１０％を上回る結果となった。
また、実施例１〜４の多列型半導体素子搭載用基板は、図１０(a)〜図１０(d)に示すように、測定対象１と、測定対象２と、測定対象３とで、電鋳層の導電性基板の一方の側の面からの高さ及び高さのバラツキが略同じであるのに対し、比較例１の多列型半導体素子搭載用基板は、図１０(e)に示すように、測定対象１と、測定対象２と、測定対象３とで、高さ及び高さのバラツキが大きく異なった。
【００８０】
以上、本発明の好ましい実施形態及び実施例について詳説したが、本発明は、上述した実施形態及び実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施形態及び実施例に種々の変形及び置換を加えることができる。
【産業上の利用可能性】
【００８１】
本発明の半導体素子搭載用基板及び半導体装置、並びにそれらの製造方法は、特に、フリップチップ実装等の表面実装により半導体素子を搭載することが求められる分野に有用である。
【符号の説明】
【００８２】
１            半導体素子搭載用基板
１０          導電性基板
１１          ダイパッド部
１１ａ        第１の（電鋳）層
１１ｂ        第２の（電鋳）層
１２          リード部
１２ａ        第１の（電鋳）層
１２ｂ        第２の（電鋳）層
１５          半田ボール（接続部材）
１５’        ボンディングワイヤ（接続部材）
２０、２０’  半導体素子
３０          封止樹脂
４０          第１のレジストマスク
４１          第２のレジストマスク
６１          電極
Ｒ１          第１のレジスト層
Ｒ２          第２のレジスト層
【図１】
2019009238.tif 000003
【図２】
2019009238.tif 000004
【図３】
2019009238.tif 000005
【図４】
2019009238.tif 000006
【図５】
2019009238.tif 000007
【図６】
2019009238.tif 000008
【図７】
2019009238.tif 000009
【図８】
2019009238.tif 000010
【図９】
2019009238.tif 000011
【図１０】
2019009238.tif 000012
【図１１】
2019009238.tif 000013