(57)【要約】【課題】サージ電圧の検出が可能な半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１のアノードと第１のカソードを有し、第１のアノードが第１及び第２の電極、及び、第１のゲート電極を有する第１のトランジスタの第１及び第２の電極のいずれか一方に電気的に接続される第１のダイオードと、第１の一端及び他端を有し、第１の一端が第１のカソードに電気的に接続され、第１の他端が直流電源の正極に電気的に接続される第１の電気抵抗と、第２の一端及び他端を有し、第２の他端が第１のカソードに電気的に接続される第１のキャパシタと、第３の一端及び他端を有し、第３の一端が直流電源の負極に電気的に接続され、第３の他端が第１のキャパシタの第２の一端に電気的に接続される第２のキャパシタと、第２のキャパシタの第３の一端と第３の他端との間に、第２のキャパシタに電気的に並列に接続される第２のスイッチング素子と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のアノードと第１のカソードを有し、前記第１のアノードが第１の電極、第２の電極、及び、第１のゲート電極を有する第１のトランジスタの前記第１の電極及び前記第２の電極のいずれか一方に電気的に接続される第１のダイオードと、
第１の一端と第１の他端を有し、前記第１の一端が前記第１のカソードに電気的に接続され、前記第１の他端が正極と負極を有する直流電源の前記正極に電気的に接続される第１の電気抵抗又は第１のスイッチング素子と、
第２の一端と第２の他端を有し、前記第２の他端が前記第１のカソードに電気的に接続される第１のキャパシタと、
第３の一端と第３の他端を有し、前記第３の一端が前記負極に電気的に接続され、前記第３の他端が前記第１のキャパシタの前記第２の一端に電気的に接続される第２のキャパシタと、
前記第２のキャパシタの前記第３の一端と前記第３の他端との間に、前記第２のキャパシタに電気的に並列に接続される第２のスイッチング素子と、
を備える半導体装置。
【請求項２】
前記第１のキャパシタの前記第２の一端に電気的に接続されるサンプルホールド回路を、
更に備える請求項１記載の半導体装置。
【請求項３】
前記第２のキャパシタの容量は前記第１のキャパシタの容量よりも大きい請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第２のキャパシタの容量は前記第１のキャパシタの容量の１０倍以上である請求項１ないし請求項３いずれか一項記載の半導体装置。
【請求項５】
前記第２のスイッチング素子は、第３の電極、第４の電極、及び、第２のゲート電極を有する第２のトランジスタであり、前記第３の電極が前記負極に電気的に接続され、前記第４の電極が前記第２のキャパシタの前記第３の他端に電気的に接続される請求項１ないし請求項４いずれか一項記載の半導体装置。
【請求項６】
第４の一端と第４の他端を有し、前記第４の一端が前記第３の電極に電気的に接続され、前記第４の他端が前記第２のゲート電極に電気的に接続される第３のキャパシタと、
第５の一端と第５の他端を有し、前記第５の一端が前記第３のキャパシタの前記第４の一端に電気的に接続され、前記第５の他端が前記第３のキャパシタの前記第４の他端に電気的に接続される第２の電気抵抗と、
第６の一端と第６の他端を有し、前記第６の一端が前記第２の電気抵抗の前記第５の他端に電気的に接続され、前記第６の他端が前記第１のアノードに電気的に接続される第３の電気抵抗と、
を更に備える請求項５記載の半導体装置。
【請求項７】
前記第１のアノードと前記第３の電気抵抗との間に電気的に接続される第５のキャパシタを、更に備える請求項６記載の半導体装置。
【請求項８】
第２のアノードと第２のカソードを有し、前記第２のアノードが前記第３のキャパシタの前記第４の他端に電気的に接続され、前記第２のカソードが前記第１のアノードに電気的に接続され、前記第３の電気抵抗及び前記第５のキャパシタと電気的に並列に設けられた第２のダイオードを、更に備える請求項７記載の半導体装置。
【請求項９】
第１の電極、第２の電極、及び、第１のゲート電極を有する第１のトランジスタと、
第１のアノードと第１のカソードを有し、前記第１のアノードが前記第１の電極及び前記第２の電極のいずれか一方に電気的に接続される第１のダイオードと、
第１の一端と第１の他端を有し、前記第１の一端が前記第１のカソードに電気的に接続され、前記第１の他端が正極と負極を有する直流電源の前記正極に電気的に接続される第１の電気抵抗又は第１のスイッチング素子と、
第２の一端と第２の他端を有し、前記第２の他端が前記第１のカソードに電気的に接続される第１のキャパシタと、
第３の一端と第３の他端を有し、前記第３の一端が前記負極に電気的に接続され、前記第３の他端が前記第１のキャパシタの前記第２の一端に電気的に接続される第２のキャパシタと、
前記第２のキャパシタの前記第３の一端と前記第３の他端との間に、前記第２のキャパシタに電気的に並列に接続される第２のスイッチング素子と、
を備える電力変換装置。
【請求項１０】
前記第１のトランジスタの前記第１のゲート電極に電気的に接続される可変抵抗と、
前記第１のキャパシタの前記第２の一端の電圧値に基づき前記可変抵抗の抵抗値を制御する制御部を、更に備える請求項９記載の電力変換装置。
【請求項１１】
前記第１のキャパシタの前記第２の一端に電気的に接続されるサンプルホールド回路を、更に備え、
前記制御部は、前記サンプルホールド回路から出力される電圧値に基づき前記可変抵抗の抵抗値を制御する請求項１０記載の電力変換装置。
【請求項１２】
前記第２のキャパシタの容量は前記第１のキャパシタの容量よりも大きい請求項９ないし請求項１１いずれか一項記載の電力変換装置。
【請求項１３】
前記第２のキャパシタの容量は前記第１のキャパシタの容量の１０倍以上である請求項９ないし請求項１２いずれか一項記載の電力変換装置。
【請求項１４】
請求項９ないし請求項１３いずれか一項記載の電力変換装置を備える駆動装置。
【請求項１５】
請求項９ないし請求項１３いずれか一項記載の電力変換装置を備える車両。
【請求項１６】
請求項９ないし請求項１３いずれか一項記載の電力変換装置を備える昇降機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置、電力変換装置、駆動装置、車両、及び、昇降機に関する。
【背景技術】
【０００２】
高速でスイッチング動作するパワートランジスタでは、例えば、ターンオフの際に、寄生インダクタンスに起因するサージ電圧が生ずる場合がある。サージ電圧が生ずるとゲート絶縁膜の破壊生じたり、回路のリンギングが生じたりするため問題となる。サージ電圧は高電圧であり、かつ、短時間に発生するため検出することが困難である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６３−１７１３７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、サージ電圧の検出が可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１のアノードと第１のカソードを有し、前記第１のアノードが第１の電極、第２の電極、及び、第１のゲート電極を有する第１のトランジスタの前記第１の電極及び前記第２の電極のいずれか一方に電気的に接続される第１のダイオードと、第１の一端と第１の他端を有し、前記第１の一端が前記第１のカソードに電気的に接続され、前記第１の他端が正極と負極を有する直流電源の前記正極に電気的に接続される第１の電気抵抗又は第１のスイッチング素子と、第２の一端と第２の他端を有し、前記第２の他端が前記第１のカソードに電気的に接続される第１のキャパシタと、第３の一端と第３の他端を有し、前記第３の一端が前記負極に電気的に接続され、前記第３の他端が前記第１のキャパシタの前記第２の一端に電気的に接続される第２のキャパシタと、前記第２のキャパシタの前記第３の一端と前記第３の他端との間に、前記第２のキャパシタに電気的に並列に接続される第２のスイッチング素子と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の半導体装置の回路図。
【図２】第１の実施形態の電力変換装置の回路図。
【図３】サージ電圧の波形の一例を示す図。
【図４】第１の実施形態の半導体装置のサージ電圧の検出特性を示す図
【図５】第１の実施形態の半導体装置の変形例の回路図。
【図６】第２の実施形態の電力変換装置の回路図。
【図７】第２の実施形態の半導体装置の回路図。
【図８】第３の実施形態の半導体装置の回路図。
【図９】第４の実施形態の半導体装置の回路図。
【図１０】第５の実施形態の半導体装置の回路図。
【図１１】第６の実施形態の駆動装置の模式図。
【図１２】第７の実施形態の車両の模式図。
【図１３】第８の実施形態の車両の模式図。
【図１４】第９の実施形態の昇降機の模式図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００８】
また、本明細書中、半導体装置とは、複数の素子がワンチップ化されたＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、複数の電子部品が配置された電子回路基板、又は、ディスクリート半導体等の複数の素子が組み合わされたパワーモジュールを包含する概念である。
【０００９】
（第１の実施形態）
本実施形態の半導体装置は、第１のアノードと第１のカソードを有し、第１のアノードが第１の電極、第２の電極、及び、第１のゲート電極を有する第１のトランジスタの第１の電極及び第２の電極のいずれか一方に電気的に接続される第１のダイオードと、第１の一端と第１の他端を有し、第１の一端が第１のカソードに電気的に接続され、第１の他端が正極と負極を有する直流電源の正極に電気的に接続される第１の電気抵抗又は第１のスイッチング素子と、第２の一端と第２の他端を有し、第２の他端が第１のカソードに電気的に接続される第１のキャパシタと、第３の一端と第３の他端を有し、第３の一端が負極に電気的に接続され、第３の他端が第１のキャパシタの第２の一端に電気的に接続される第２のキャパシタと、第２のキャパシタの第３の一端と第３の他端との間に、第２のキャパシタに電気的に並列に接続される第２のスイッチング素子と、を備える。
【００１０】
また、本実施形態の電力変換装置は、第１の電極、第２の電極、及び、第１のゲート電極を有する第１のトランジスタと、第１のアノードと第１のカソードを有し、第１のアノードが第１の電極及び第２の電極のいずれか一方に電気的に接続される第１のダイオードと、第１の一端と第１の他端を有し、第１の一端が第１のカソードに電気的に接続され、第１の他端が正極と負極を有する直流電源の正極に電気的に接続される第１の電気抵抗又は第１のスイッチング素子と、第２の一端と第２の他端を有し、第２の他端が第１のカソードに電気的に接続される第１のキャパシタと、第３の一端と第３の他端を有し、第３の一端が負極に電気的に接続され、第３の他端が第１のキャパシタの第２の一端に電気的に接続される第２のキャパシタと、第２のキャパシタの第３の一端と第３の他端との間に、第２のキャパシタに電気的に並列に接続される第２のスイッチング素子と、を備える。
【００１１】
図１は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、サージ電圧検出回路１１０である。
【００１２】
図２は、本実施形態の電力変換装置の回路図である。本実施形態の電力変換装置は、サージ電圧検出回路１１０を備えるインバータ回路２１０である。
【００１３】
図１は、インバータ回路２１０の一部を示す図である。図１は、サージ電圧検出回路１１０の構成の詳細を示す図である。
【００１４】
図２に示すインバータ回路２１０は、３組のローサイドトランジスタ１０（第１のトランジスタ）とハイサイドトランジスタ２０、３個のサージ電圧検出回路１１０、正端子Ｐ、負端子Ｎ、出力端子Ｕ、出力端子Ｖ、出力端子Ｗ、検出端子Ｄ’を備える。正端子Ｐは直流電源３０の正極３０ａに接続され、負端子Ｎは直流電源３０の負極３０ｂに接続される。例えば、平滑キャパシタ４０が、正端子Ｐと負端子Ｎとの間に、直流電源３０に並列に設けられる。インバータ回路２１０は、３相インバータである。検出端子Ｄ’からサージ電圧検出回路１１０によるサージ電圧の検出結果が出力される。
【００１５】
直流電源３０の電圧は、例えば、２００Ｖ以上１５００Ｖ以下である。
【００１６】
ローサイドトランジスタ１０、及び、ハイサイドトランジスタ２０は、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）である。ローサイドトランジスタ１０とハイサイドトランジスタ２０には、例えば、図示しない還流ダイオードが接続される。
【００１７】
サージ電圧検出回路１１０は、例えば、複数の素子がワンチップ化されたＩＣ、又は、複数の電子部品が配置された電子回路基板である。サージ電圧検出回路１１０は、ローサイドトランジスタ１０とハイサイドトランジスタ２０との間に生ずるサージ電圧を検出する。
【００１８】
図１には、インバータ回路２１０の３組のローサイドトランジスタ１０とハイサイドトランジスタ２０の内、出力端子Ｕに接続される１組のローサイドトランジスタ１０とハイサイドトランジスタ２０を示す。また、その１組のローサイドトランジスタ１０とハイサイドトランジスタ２０に接続されるサージ電圧検出回路１１０を示す。
【００１９】
サージ電圧検出回路１１０は、ダイオード１１１（第１のダイオード）、電気抵抗１１２（第１の電気抵抗）、キャパシタ１１３（第１のキャパシタ）、キャパシタ１１４（第２のキャパシタ）、スイッチング素子１１５（第２のスイッチング素子）、サンプルホールド回路１１６、スイッチング素子１１７、入力端子Ａ、入力端子Ｂ、入力端子Ｉ、検出端子Ｄを備える。
【００２０】
インバータ回路２１０のローサイドトランジスタ１０は、エミッタ電極１０ａ（第１の電極）、コレクタ電極１０ｂ（第２の電極）、ゲート電極１０ｃ（第１のゲート電極）を有する。インバータ回路２１０のハイサイドトランジスタ２０は、エミッタ電極２０ａ、コレクタ電極２０ｂ、ゲート電極２０ｃを有する。
【００２１】
サージ電圧検出回路１１０の入力端子Ａは、直流電源３０の正極３０ａに電気的に接続される。サージ電圧検出回路１１０の入力端子Ｂは、直流電源３０の負極３０ｂに電気的に接続される。
【００２２】
サージ電圧検出回路１１０の入力端子Ｉは、ローサイドトランジスタ１０のコレクタ電極１０ｂ、及び、ハイサイドトランジスタ２０のエミッタ電極２０ａに電気的に接続される。入力端子Ｉは、電子回路内でサージ電圧が発生する可能性がある箇所に電気的に接続される。
【００２３】
サージ電圧検出回路１１０の検出端子Ｄから、サージ電圧の検出結果が出力される。
【００２４】
ダイオード１１１は、アノード１１１ａ（第１のアノード）、カソード１１１ｂ（第１のカソード）を有する。入力端子Ｉは、アノード１１１ａに電気的に接続される。アノード１１１ａは、ローサイドトランジスタ１０のコレクタ電極１０ｂ、及び、ハイサイドトランジスタ２０のエミッタ電極２０ａに電気的に接続される。
【００２５】
電気抵抗１１２は、端部１１２ａ（第１の一端）と端部１１２ｂ（第１の他端）を有する。端部１１２ａは、ダイオード１１１のカソード１１１ｂに電気的に接続される。端部１１２ｂは、入力端子Ａを介して直流電源３０の正極３０ａに電気的に接続される。電気抵抗１１２は、サージ電圧によるＹ位置の電圧上昇をリセットする機能を備える。
【００２６】
キャパシタ１１３は、端部１１３ａ（第２の一端）と端部１１３ｂ（第２の他端）を有する。端部１１３ｂは、ダイオード１１１のカソード１１１ｂに電気的に接続される。
【００２７】
キャパシタ１１４は、端部１１４ａ（第３の一端）と端部１１４ｂ（第３の他端）を有する。端部１１４ａは、入力端子Ｂを介して直流電源３０の負極３０ｂに電気的に接続される。端部１１４ｂは、キャパシタ１１３の端部１１３ａに電気的に接続される。
【００２８】
キャパシタ１１４の容量は、例えば、キャパシタ１１３の容量よりも大きい。例えば、キャパシタ１１４の容量は、キャパシタ１１３の容量の１０倍以上である。
【００２９】
スイッチング素子１１５は、キャパシタ１１４の端部１１４ａと端部１１４ｂとの間に、電気的に並列に接続される。スイッチング素子１１５は、例えば、トランジスタである。スイッチング素子１１５は、キャパシタ１１３とキャパシタ１１４との間（図１のＺ位置）の電圧を、直流電源３０の負極３０ｂの電位にリセットする機能を備える。
【００３０】
サンプルホールド回路１１６は、オペアンプ１１６ａ、ダイオード１１６ｂ、キャパシタ１１６ｃで構成される。サンプルホールド回路１１６は、オペアンプ１１６ａに入力された電圧のピーク値を所定の期間、維持する機能を備える。ピーク値を所定の期間、維持する機能を備えるのであれば、サンプルホールド回路１１６の構成は、必ずしも図１の構成に限られるものではない。
【００３１】
スイッチング素子１１７は、キャパシタ１１６ｃと電気的に並列に設けられる。スイッチング素子１１７は、例えば、トランジスタである。スイッチング素子１１７は、サンプルホールド回路１１６の出力側の電圧を、直流電源３０の負極３０ｂの電位にリセットする機能を備える。
【００３２】
スイッチング素子１１５及びスイッチング素子１１７のオン・オフ動作は、例えば、スイッチング制御部５０で制御される。スイッチング制御部５０は、例えば、マイクロコンピュータである。スイッチング制御部５０は、例えば、サージ電圧検出回路１１０の外に設けられる。
【００３３】
次に、本実施形態の半導体装置及び電力変換装置の作用及び効果について説明する。
【００３４】
高速でスイッチング動作するパワートランジスタでは、例えば、ターンオフの際に、寄生インダクタンスに起因するサージ電圧が生ずる場合がある。サージ電圧が生ずるとゲート絶縁膜の破壊生じたり、回路のリンギングが生じたりするため問題となる。
【００３５】
パワートランジスタに生ずるサージ電圧のピーク値は、電圧が数百ボルトと高く、かつ、ピークのパルス幅が数十ナノ秒と短い。このため、例えば、図１にその回路構成を示すような既存のサンプルホールド回路１１６のみでは、サージ電圧のピーク値を検出することが困難である。
【００３６】
本実施形態によれば、ダイオード１１１の整流作用により、サージ電圧のピーク値を一定の時間維持し、かつ、キャパシタ１１３とキャパシタ１１４の容量分割により、サージ電圧のピーク値を低減させて検出できる。したがって、パワートランジスタに生ずる高電圧かつ短時間のサージ電圧の、ピーク値を検出するサージ電圧検出回路を実現することが可能となる。また、本実施形態によれば、インバータ回路等の電力変換装置内に組み込み可能な簡易な構成のサージ電圧検出回路が実現できる。以下、詳述する。
【００３７】
図１中のＹ位置の電圧は、定常状態では、入力端子Ａを介して直流電源３０の正極３０ａの電圧に固定される。以下、直流電源３０の正極３０ａの電圧が４００Ｖである場合を例に説明する。
【００３８】
図１中のＺ位置、すなわち、キャパシタ１１３とキャパシタ１１４との間の位置の電圧は、定常状態では、直流電源３０の負極３０ｂの電圧にリセットされている。電圧のリセットは、Ｚ位置を、スイッチング素子１１５と入力端子Ａを介して直流電源３０の負極３０ｂにショートされることで可能となる。以下、直流電源３０の負極３０ｂの電圧が０Ｖである場合を例に説明する。
【００３９】
図３は、図１中のＸ位置に生じ得るサージ電圧の波形の一例を示す図である。図３に示すように、サージ電圧のピーク値は、例えば、１００Ｖであり、ピークのパルス幅は、例えば、２０ナノ秒である。
【００４０】
Ｘ位置にピーク値が１００Ｖのサージ電圧が生ずると、ダイオード１１１を介してＹ位置の電圧も１００Ｖ上昇し、５００Ｖとなる。ダイオード１１１の整流作用により、Ｘ位置のサージ電圧が収まりＸ位置の電圧が４００Ｖに戻った後も、Ｙ位置の電圧は一定期間、サージ電圧分が上乗せされた５００Ｖに保たれる。したがって、時間的な余裕が生じるため、サージ電圧の検出が容易になる。
【００４１】
図１中のＺ位置の電圧は、キャパシタ１１３とキャパシタ１１４の容量分割により、５００Ｖより低い電圧に低減される。特に、定常状態では、Ｚ位置が０Ｖにリセットされていることにより、Ｚ位置の電圧は、サージ電圧による上昇分（＝１００Ｖ）のみが容量分割された電圧となる。したがって、検出するサージ電圧のピーク値が低減し、ピーク値の検出が容易となる。また、サージ電圧検出の際のＳ／Ｎ比（Ｓｉｇｎａｌ／Ｎｏｉｓｅ比）が向上する。
【００４２】
Ｚ位置の電圧は、Ｙ位置の電圧が一定期間維持されることにより、一定期間維持される。また、Ｚ位置の電圧は、キャパシタ１１３とキャパシタ１１４の容量比を調整することにより、サージ電圧のピーク値から大幅に低減できる。したがって、既存の構成のサンプルホールド回路１１６により検出することが可能である。サンプルホールド回路１１６から出力された電圧は、検出端子Ｄで検出される。
【００４３】
図４は、本実施形態の半導体装置のサージ電圧の検出特性を示す図である。図４は、図３のサージ電圧の波形を図１のＸ位置に入力した場合の、検出端子Ｄで検出される電圧のシミュレーション結果を示す。図４は、検出された電圧に対し、サージ電圧検出回路１１０の利得を補正した後の電圧を示している。
【００４４】
図４から明らかなように、サージ電圧検出回路１１０により、サージ電圧のピーク値である１００Ｖが検出可能である。
【００４５】
検出端子Ｄで検出されたサージ電圧のピーク値を用いて、例えば、アラーム信号を発生させることが可能である。また、検出端子Ｄで検出されたサージ電圧のピーク値を用いて、例えば、インバータ回路２１０のローサイドトランジスタ１０、及び、ハイサイドトランジスタ２０をオフ状態にする動作をさせることも可能となる。
【００４６】
なお、サージ電圧のピーク値を検出した後、Ｙ位置の電圧は、電気抵抗１１２が直流電源３０の正極３０ａに電気的に接続されていることにより、定常状態の４００Ｖに戻る。また、Ｚ位置の電圧は、スイッチング素子１１５をオン動作させることにより０Ｖに戻る。また、検出端子Ｄの電圧は、スイッチング素子１１７をオン動作させることにより０Ｖに戻る。
【００４７】
ダイオード１１１の寄生容量は小さいため、サージ電圧検出回路１１０を設けることによるインバータ回路２１０の損失の増大は最小限に抑制される。
【００４８】
Ｙ位置の電圧を十分に低減させる観点から、キャパシタ１１４の容量は、キャパシタ１１３の容量よりも大きいことが好ましい。Ｙ位置の電圧を十分に低減させる観点から、キャパシタ１１４の容量は、キャパシタ１１３の容量の１０倍以上であることが好ましい。
【００４９】
（変形例）
図５は、本実施形態の変形例の半導体装置の回路図である。変形例の半導体装置は、サージ電圧検出回路１９０である。電気抵抗１１２に代えて、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１１８を備える点で、図１の実施形態の半導体装置と異なっている。ＭＯＳＦＥＴ１１８は、第１のスイッチング素子の一例である。
【００５０】
ＭＯＳＦＥＴ１１８は、ソース電極１１８ａ（第１の一端）、ドレイン電極１１８ｂ（第１の他端）、ゲート電極１１８ｃを有する。ゲート電極１１８ｃに印加する電圧を制御することによりＭＯＳＦＥＴ１１８のオン状態とオフ状態が切り替わり、スイッチング素子として機能する。
【００５１】
第１のスイッチング素子をＭＯＳＦＥＴ１１８にすることで、速いリセット動作が実現される。
【００５２】
以上、本実施形態およびその変形例によれば、パワートランジスタに生ずる高電圧かつ短時間のサージ電圧の、ピーク値を検出するサージ電圧検出回路を実現することが可能となる。また、インバータ回路等の電力変換装置内に組み込み可能な簡易な構成のサージ電圧検出回路が実現できる。さらに、サージ電圧のピーク値を検出するサージ電圧検出回路を備えたインバータ回路が実現できる。
【００５３】
（第２の実施形態）
本実施形態の電力変換装置は、第１のトランジスタの第１のゲート電極に電気的に接続される可変抵抗と、第１のキャパシタの第２の一端の電圧値に基づき可変抵抗の抵抗値を制御する制御部を、更に備える点で、第１の実施形態の電源駆動回路と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
【００５４】
図６は、本実施形態の電力変換装置の回路図である。本実施形態の電力変換装置は、サージ電圧検出回路１２０を備えるインバータ回路２２０である。図７は、本実施形態の電力変換装置の一部を示す図である。
【００５５】
図７は、本実施形態の半導体装置の回路図である。図７は、サージ電圧検出回路１２０の構成の詳細を示す図である。
【００５６】
本実施形態のインバータ回路２２０は、パワートランジスタのゲート電圧を動的に制御する、いわゆる、アクティブゲートコントロールを実現する。
【００５７】
インバータ回路２２０は、可変抵抗６０を備える。可変抵抗６０は、ローサイドトランジスタ１０（第１のトランジスタ）のゲート電極１０ｃ（第１のゲート電極）、及び、ハイサイドトランジスタ２０のゲート電極２０ｃのそれぞれに電気的に接続される。
【００５８】
サージ電圧検出回路１２０は、サンプルホールド回路１１６、アナログデジタルコンバータ１２１、マイクロコンピュータ１２２（制御部）を備える。
【００５９】
キャパシタ１１３（第１のキャパシタ）の端部１１３ａ（第２の一端）の電圧値、すなわち、Ｚ位置の電圧値がサンプルホールド回路１１６、アナログデジタルコンバータ１２１を経由してマイクロコンピュータ１２２に入力される。
【００６０】
Ｚ位置の電圧値は、サージ電圧のピーク値に基づいている。マイクロコンピュータ１２２は、Ｚ位置の電圧値から導きだされるサージ電圧のピーク値に基づき、可変抵抗６０の抵抗値を変化させる指令を出す。その結果、ローサイドトランジスタ１０及びハイサイドトランジスタ２０のゲート充放電電流が変化し、サージ電圧が所定の電圧値以下になるようインバータ回路２２０が制御される。
【００６１】
可変抵抗６０は、抵抗が可変であれば、その構成が限定されるものではない。例えば、可変抵抗６０は、アナログ動作するＭＯＳＦＥＴである。マイクロコンピュータ１２２からの指令により、例えば、ＭＯＳＦＥＴのゲート電圧が変化し、抵抗が変化する。また、例えば、可変抵抗６０は、並列に接続される複数のＭＯＳＦＥＴである。オン状態とオフ状態のＭＯＳＦＥＴの個数を切り替えることで、抵抗が変化する。
【００６２】
スイッチング素子１１５のオン・オフ動作も、マイクロコンピュータ１２２からの指令により、制御される。
【００６３】
以上、本実施形態によれば、サージ電圧検出回路を用いて動的にパワートランジスタのゲート電圧を制御することで、サージ電圧を抑制するインバータ回路が実現できる。
【００６４】
（第３の実施形態）
本実施形態の半導体装置は、第２のスイッチング素子が、第３の電極、第４の電極、及び、第２のゲート電極を有する第２のトランジスタであり、第３の電極が負極に電気的に接続され、第４の電極が第２のキャパシタの第３の他端に電気的に接続される点で第１の実施形態と異なる。また、第４の一端と第４の他端を有し、第４の一端が第３の電極に電気的に接続され、第４の他端が第２のゲート電極に電気的に接続される第３のキャパシタと、第５の一端と第５の他端を有し、第５の一端が第３のキャパシタの第４の一端に電気的に接続され、第５の他端が第３のキャパシタの第４の他端に電気的に接続される第２の電気抵抗と、第６の一端と第６の他端を有し、第６の一端が第２の電気抵抗の第５の他端に電気的に接続され、第６の他端が第１のアノードに電気的に接続される第３の電気抵抗と、を更に備える点で第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、記述を省略する。
【００６５】
図８は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、サージ電圧検出回路１３０である。
【００６６】
サージ電圧検出回路１３０は、ダイオード１１１（第１のダイオード）、電気抵抗１１２（第１の電気抵抗）、キャパシタ１１３（第１のキャパシタ）、キャパシタ１１４（第２のキャパシタ）、スイッチング素子１１５（第２のスイッチング素子）、サンプルホールド回路１１６、スイッチング素子１１７、入力端子Ａ、入力端子Ｂ、入力端子Ｉ、検出端子Ｄ、キャパシタ１３１（第３のキャパシタ）、電気抵抗１３２（第２の電気抵抗）、電気抵抗１３３（第３の電気抵抗）を備える。
【００６７】
スイッチング素子１１５は、ＭＯＳＦＥＴである。ＭＯＳＦＥＴは、ソース電極１１５ａ（第３の電極）、ドレイン電極１１５ｂ（第４の電極）、ゲート電極１１５ｃ（第２のゲート電極）を有する。ソース電極１１５ａは、入力端子Ｂを間に介して、直流電源３０の負極３０ｂに電気的に接続される。ドレイン電極１１５ｂは、キャパシタ１１４の端部１１４ｂに電気的に接続される。
【００６８】
キャパシタ１３１は、端部１３１ａ（第４の一端）と端部１３１ｂ（第４の他端）を有する。端部１３１ａは、ソース電極１１５ａに電気的に接続される。端部１３１ｂは、ゲート電極１１５ｃに電気的に接続される。
【００６９】
電気抵抗１３２は、端部１３２ａ（第５の一端）と端部１３２ｂ（第５の他端）を有する。端部１３２ａは、キャパシタ１３１の端部１３１ａに電気的に接続される。端部１３２ｂは、キャパシタ１３１の端部１３１ｂに電気的に接続される。
【００７０】
電気抵抗１３３は、端部１３３ａ（第６の一端）と端部１３３ｂ（第６の他端）を有する。端部１３３ａは、電気抵抗１３２の端部１３２ｂに電気的に接続される。端部１３３ｂは、ダイオード１１１のアノード１１１ａに電気的に接続される。
【００７１】
図８中のＸ位置にサージ電圧が生じた場合に、そのサージ電圧は電気抵抗１３２と電気抵抗１３３とで抵抗分割され、キャパシタ１３１とゲート電極１１５ｃに供給される。スイッチング素子１１５は、検出端子Ｄでサージ電圧のピーク値が検出された後、所定の時間遅延して自動的にオン状態になり、Ｚ位置の電圧が０Ｖにリセットされる。その後、ゲート電極１１５ｃが低下し、スイッチング素子１１５は、自動的にオフ状態になる。
【００７２】
本実施形態によれば、第１の実施形態同様、パワートランジスタに生ずる高電圧かつ短時間のサージ電圧の、ピーク値を検出するサージ電圧検出回路を実現することが可能となる。また、インバータ回路等の電力変換装置内に組み込み可能な簡易な構成のサージ電圧検出回路が実現できる。さらに、サージ電圧検出回路の自動リセットが可能となる。
【００７３】
（第４の実施形態）
本実施形態の半導体装置は、第１のアノードと第３の電気抵抗との間に電気的に接続される第５のキャパシタを、更に備える点で第３の実施形態と異なる。以下、第３の実施形態と重複する内容については、記述を省略する。
【００７４】
図９は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、サージ電圧検出回路１４０である。
【００７５】
サージ電圧検出回路１４０は、ダイオード１１１（第１のダイオード）、電気抵抗１１２（第１の電気抵抗）、キャパシタ１１３（第１のキャパシタ）、キャパシタ１１４（第２のキャパシタ）、スイッチング素子１１５（第２のスイッチング素子）、サンプルホールド回路１１６、スイッチング素子１１７、入力端子Ａ、入力端子Ｂ、入力端子Ｉ、検出端子Ｄ、キャパシタ１３１（第３のキャパシタ）、電気抵抗１３２（第２の電気抵抗）、電気抵抗１３３（第３の電気抵抗）、キャパシタ１４１（第５のキャパシタ）を備える。
【００７６】
キャパシタ１４１は、ダイオード１１１のアノード１１１ａと電気抵抗１３３との間に電気的に接続される。
【００７７】
本実施形態によれば、第３の実施形態同様、サージ電圧検出回路の自動リセットが可能となる。さらに、第３の実施形態と比較して、キャパシタ１４１によりサージ電圧の直流成分が遮断されることにより、サージ電圧検出回路１４０の付加による電力変換装置等の損失が低減する。
【００７８】
（第５の実施形態）
本実施形態の半導体装置は、第２のアノードと第２のカソードを有し、第２のアノードが第３のキャパシタの第４の他端に電気的に接続され、第２のカソードが第１のアノードに電気的に接続され、第３の電気抵抗及び第５のキャパシタと電気的に並列に設けられた第２のダイオードを、更に備える点で第４の実施形態と異なる。以下、第４の実施形態と重複する内容については、記述を省略する。
【００７９】
図１０は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、サージ電圧検出回路１５０である。
【００８０】
サージ電圧検出回路１５０は、ダイオード１１１（第１のダイオード）、電気抵抗１１２（第１の電気抵抗）、キャパシタ１１３（第１のキャパシタ）、キャパシタ１１４（第２のキャパシタ）、スイッチング素子１１５（第２のスイッチング素子）、サンプルホールド回路１１６、スイッチング素子１１７、入力端子Ａ、入力端子Ｂ、入力端子Ｉ、検出端子Ｄ、キャパシタ１３１（第３のキャパシタ）、電気抵抗１３２（第２の電気抵抗）、電気抵抗１３３（第３の電気抵抗）、キャパシタ１４１（第５のキャパシタ）、ダイオード１５１（第２のダイオード）を備える。
【００８１】
ダイオード１５１は、アノード１５１ａ（第２のアノード）とカソード１５１ｂ（第２のカソード）を有する。アノード１５１ａは、キャパシタ１３１の端部１３１ｂに電気的に接続される。カソード１５１ｂは、ダイオード１１１のアノード１１１ａに電気的に接続される。ダイオード１５１は、電気抵抗１３３及びキャパシタ１４１と電気的に並列に設けられる。
【００８２】
本実施形態によれば、第４の実施形態同様、サージ電圧検出回路の自動リセットが可能となる。さらに、第４の実施形態と比較して、ダイオード１５１を設けることによりスイッチング素子１１５のオフ動作が速くなる。
【００８３】
（第６の実施形態）
本実施形態の駆動装置は、第１の実施形態の電力変換装置を備える駆動装置である。
【００８４】
図１１は、本実施形態の駆動装置の模式図である。駆動装置１０００は、モーター３４０と、インバータ回路２１０を備える。インバータ回路２１０から出力される交流電圧により、モーター３４０が駆動する。
【００８５】
本実施形態によれば、サージ電圧の検出が可能なインバータ回路２１０を備えることで、駆動装置１０００の特性が向上する。
【００８６】
（第７の実施形態）
本実施形態の車両は、第１の実施形態の電力変換装置を備える車両である。
【００８７】
図１２は、本実施形態の車両の模式図である。本実施形態の車両１１００は、鉄道車両である。車両１１００は、モーター３４０と、インバータ回路２１０を備える。
【００８８】
インバータ回路２１０から出力される交流電圧により、モーター３４０が駆動する。モーター３４０により車両１１００の車輪９０が回転する。
【００８９】
本実施形態によれば、サージ電圧の検出が可能なインバータ回路２１０を備えることで、車両１１００の特性が向上する。
【００９０】
（第８の実施形態）
本実施形態の車両は、第１の実施形態の電力変換装置を備える車両である。
【００９１】
図１３は、本実施形態の車両の模式図である。本実施形態の車両１２００は、自動車である。車両１２００は、モーター３４０と、インバータ回路２１０を備える。
【００９２】
インバータ回路２１０から出力される交流電圧により、モーター３４０が駆動する。モーター３４０により車両１２００の車輪９０が回転する。
【００９３】
本実施形態によれば、サージ電圧の検出が可能なインバータ回路２１０を備えることで、車両１２００の特性が向上する。
【００９４】
（第９の実施形態）
本実施形態の昇降機は、第１の実施形態の電力変換装置を備える昇降機である。
【００９５】
図１４は、本実施形態の昇降機（エレベータ）の模式図である。本実施形態の昇降機１３００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター３４０と、インバータ回路２１０を備える。
【００９６】
インバータ回路２１０から出力される交流電圧により、モーター３４０が駆動する。モーター３４０により巻上機６１６が回転し、かご６１０が昇降する。
【００９７】
本実施形態によれば、サージ電圧の検出が可能なインバータ回路２１０を備えることで、昇降機１３００の特性が向上する。
【００９８】
第１ないし第５の実施形態及び変形例では、電力変換装置としてインバータ回路を例に説明したが、電力変換装置としてＤＣ−ＤＣコンバータを適用することも可能である。また、サージ電圧検出回路によって、電力変換装置のトランジスタに生ずるサージ電圧を検出する場合を例に説明したが、電力変換装置以外に使用されるトランジスタに生ずるサージ電圧の検出に実施形態及び変形例のサージ電圧検出回路を適用することも可能である。
【００９９】
また、第６ないし第９の実施形態において、本発明の半導体装置及び電力変換装置を駆動装置、車両、又は、エレベータに適用する場合を例に説明したが、本発明の半導体装置及び電力変換装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
【０１００】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０１】
１０      ローサイドトランジスタ（第１のトランジスタ）
１０ａ    エミッタ電極（第１の電極）
１０ｂ    コレクタ電極（第２の電極）
１０ｃ    ゲート電極（第１のゲート電極）
２０      ハイサイドトランジスタ
３０      直流電源
３０ａ    正極
３０ｂ    負極
６０      可変抵抗
１１０    サージ電圧検出回路（半導体装置）
１１１    ダイオード（第１のダイオード）
１１１ａ  アノード（第１のアノード）
１１１ｂ  カソード（第１のカソード）
１１２    電気抵抗（第１の電気抵抗）
１１２ａ  端部（第１の一端）
１１２ｂ  端部（第１の他端）
１１３    キャパシタ（第１のキャパシタ）
１１３ａ  端部（第２の一端）
１１３ｂ  端部（第２の他端）
１１４    キャパシタ（第２のキャパシタ）
１１４ａ  端部（第３の一端）
１１４ｂ  端部（第３の他端）
１１５    スイッチング素子（第２のスイッチング素子、第２のトランジスタ）
１１５ａ  ソース電極（第３の電極）
１１５ｂ  ドレイン電極（第４の電極）
１１５ｃ  ゲート電極（第２のゲート電極）
１１６    サンプルホールド回路
１１８    ＭＯＳＦＥＴ（第１のスイッチング素子）
１１８ａ  ソース電極（第１の一端）
１１８ｂ  ドレイン電極（第１の他端）
１１８ｃ  ゲート電極
１２０    サージ電圧検出回路（半導体装置）
１２２    マイクロコンピュータ（制御部）
１３０    サージ電圧検出回路（半導体装置）
１３１    キャパシタ（第３のキャパシタ）
１３１ａ  端部（第４の一端）
１３１ｂ  端部（第４の他端）
１３２    電気抵抗（第２の電気抵抗）
１３２ａ  端部（第５の一端）
１３２ｂ  端部（第５の他端）
１３３    電気抵抗（第３の電気抵抗）
１３３ａ  端部（第６の一端）
１３３ｂ  端部（第６の他端）
１４０    サージ電圧検出回路（半導体装置）
１４１    キャパシタ（第５のキャパシタ）
１５０    サージ電圧検出回路（半導体装置）
１５１    ダイオード（第２のダイオード）
１５１ａ  アノード（第２のアノード）
１５１ｂ  カソード（第２のカソード）
１９０    サージ電圧検出回路（半導体装置）
２１０    インバータ回路（電力変換装置）
２２０    インバータ回路（電力変換装置）
１０００  駆動装置
１１００  車両
１２００  車両
１３００  昇降機
【図１】
2019009914.tif 000003
【図２】
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【図３】
2019009914.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2019009914.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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