(57)【要約】      （修正有）【課題】高周波スイッチングによる寄生容量の充放電を抑制し、半導体スイッチング素子の損失を低減した電力変換装置を実現するための電力変換回路を提供する。【解決手段】回路パターンが形成された２層以上の複数の層で構成された回路基板ＣＢと、回路基板の回路パターンと接続されて、電力変換を行うためのスイッチングを行う複数の半導体スイッチング素子１０２ａー１０２ｄと、を含む。回路基板において、複数の半導体スイッチング素子を駆動する異なるノードの複数の制御グランドパターンを、平面視で重ならないように配置した。【選択図】図７
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【特許請求の範囲】
【請求項１】
回路パターンが形成された２層以上の複数の層で構成された回路基板と、
前記回路基板の回路パターンと接続されて電力変換を行うためのスイッチングを行う複数の半導体スイッチング素子と、
を含み、
前記回路基板において、前記複数の半導体スイッチング素子を駆動する異なるノードの複数の制御グランドパターンを平面視で重ならないように配置した、電力変換回路。
【請求項２】
前記複数の半導体スイッチング素子がワイドバンドギャップ半導体からなる、請求項１に記載の電力変換回路。
【請求項３】
前記複数の半導体スイッチング素子で構成された少なくとも一つのハーフブリッジ回路と、
前記ハーフブリッジ回路を構成する第一の半導体スイッチング素子のソースと接続され、前記第一の半導体スイッチング素子を駆動するドライバのグランドと接続される第一の制御グランドパターンと、
前記ハーフブリッジ回路を構成し、前記第一の半導体スイッチング素子とソースを共通としない第二の半導体スイッチング素子のソースと接続され、前記第二の半導体スイッチング素子を駆動するドライバのグランドと接続される第二の制御グランドパターンと、
を含み、
前記第一の制御グランドパターンと前記第二の制御グランドパターンとが前記回路基板の積層方向において重ならない位置に設けられた、
請求項１または２に記載の電力変換回路。
【請求項４】
前記複数の半導体スイッチング素子で構成された少なくとも一つのハーフブリッジ回路と、
前記ハーフブリッジ回路を構成する第一の半導体スイッチング素子のソースと接続され、前記第一の半導体スイッチング素子を駆動するドライバのグランドと接続される第一の制御グランドパターンと、
前記ハーフブリッジ回路を構成し、前記第一の半導体スイッチング素子とソースを共通としない第二の半導体スイッチング素子のソースと接続され、前記第二の半導体スイッチング素子を駆動するドライバのグランドと接続される第二の制御グランドパターンと、
を含み、
前記第一の制御グランドパターンと前記第二の制御グランドパターンとが前記回路基板の同一層の異なる位置に配置された、
請求項１または２に記載の電力変換回路。
【請求項５】
前記第一の制御グランドパターンを基準とする第一の制御電源パターンと、前記第二の制御グランドパターンを基準とする第二の制御電源パターンとが、前記回路基板の同一層の異なる位置に配置された請求項３または４に記載の電力変換回路。
【請求項６】
前記第一の制御グランドパターンと前記第二の制御グランドパターンが、前記電力変換回路の筐体と絶縁されている請求項３から５までのいずれか１項に記載の電力変換回路。
【請求項７】
前記第一の制御グランドパターンと前記第一の制御電源パターン、および前記第二の制御グランドパターンと前記第二の制御電源パターンは、それぞれ前記回路基板の積層方向において重なる位置に設けられた、請求項５に記載の電力変換回路。
【請求項８】
前記第一の半導体スイッチング素子と前記第二の半導体スイッチング素子は、一つのハーフブリッジ回路を構成する上下アームの半導体スイッチング素子である、請求項３から７までのいずれか１項に記載の電力変換回路。
【請求項９】
前記ハーフブリッジ回路を複数含み、前記第一の半導体スイッチング素子と前記第二の半導体スイッチング素子は、異なるハーフブリッジ回路を構成する上アームの半導体スイッチング素子である、請求項３から７までのいずれか１項に記載の電力変換回路。
【請求項１０】
前記複数の半導体スイッチング素子は、ＧａＮを材料とする半導体スイッチング素子である、請求項１から９までのいずれか１項に記載の電力変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数の半導体スイッチング素子を有する電力変換装置のための電力変換回路に関し、特に半導体スイッチング素子を駆動する絶縁回路の基板パターンの構成に関するものである。
【背景技術】
【０００２】
電力変換装置では、半導体スイッチング素子を直列接続したハーフブリッジ構造を持つ回路を用いる場合が多い。直列接続された半導体スイッチング素子の駆動回路は、それぞれに異なるＧＮＤ(基準電位)を設ける必要があり、例えば絶縁電源回路を用いて実現される。特に数百ボルト級を扱う用途では、回路と筐体の絶縁が必要になり、ハーフブリッジ構造の下アームの半導体スイッチング素子のＧＮＤとして、筐体とは異なるＧＮＤが必要となる。さらに、ハーフブリッジ構造を２つ持つフルブリッジ構造の場合には、２つのハーフブリッジ構造の下アームの半導体スイッチング素子のＧＮＤは共通で良い。ただし、上アームの半導体スイッチング素子のＧＮＤは、別々に設ける必要があり、異なるノードのためのＧＮＤが多く配置されることとなる(例えば、特許文献１、特許文献２参照)。
【０００３】
特許文献１は、ハーフブリッジ構造を３つ持つインバータ回路の３つの上アームの半導体スイッチング素子それぞれと、下アームの半導体スイッチング素子を有して構成されている。そして、特許文献１は、合計４つの異なるノードのためのそれぞれのＧＮＤ及び電源が、光により絶縁されて用いられている。
特許文献２も同様に、ハーフブリッジ構造を３つ有する。そして、特許文献２は、３つのインバータ回路の１つのハーフブリッジ構造に対して、ブートストラップ構造を用いることにより、上下アームの半導体スイッチング素子の駆動回路として共通の電源が用いられている。すなわち、特許文献２は、異なるノード毎のＧＮＤが必要となり、インバータ回路としては、合計４つの異なるノードのためのそれぞれのＧＮＤが用いられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−２０８０１７号公報
【特許文献２】特開２０１５−１７１２３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術には、以下のような課題がある。
ＧＮＤは、一般的に、大きい面積を塗り潰したベタパターンにて構成される。異なるノードのＧＮＤが複数存在すると、異なるノードのためのＧＮＤが、平面視、すなわち基板面と直交する方向から見て、重なる傾向にある。ここで、半導体スイッチング素子の材料として、ワイドバンドギャップを持つＧａＮ(Gallium Nitride)またはＳｉＣ(Silicon Carbide)を用いる場合を考える。この場合、ワイドバンドギャップ半導体は、高速動作が可能であるという特徴から、スイッチングを高周波化することができる。この結果、周辺の受動部品を小さくすることで、電力変換装置を小さくすることが可能となる。
【０００６】
このとき、異なるノードのための複数のＧＮＤが平面視において重なっていると、その間に寄生容量が存在することになる。例えば、ハーフブリッジを構成する下アームの半導体スイッチング素子を駆動するＧＮＤと、上アームの半導体スイッチング素子を駆動するＧＮＤと、が平面視において重なっているとする。この場合、平面視において重なっているＧＮＤ間の電圧がスイッチング周期に応じて変動するため、寄生容量に電荷が充放電される。これにより、充放電される電荷は、ＯＮ状態の半導体スイッチング素子を経由することとなる。この結果、半導体スイッチング素子の損失が増大するという問題があった。
【０００７】
また、ワイドバンドギャップを持つ半導体スイッチング素子を用いると、スイッチング速度を速くすることができる。この結果、異なるノードの複数のＧＮＤ間の寄生容量の充放電速度も早くなる。寄生容量が充放電する際に流れる電流の影響で、ドライバ−半導体スイッチング素子間のＧＮＤ配線の寄生インダクタンスに電圧降下が発生する。これにより、半導体スイッチング素子のゲートにノイズが重畳し、動作が不安定になるという問題があった。
【０００８】
この発明は、上記のような課題を解決するためになされたものであり、広義にはワイドバンドギャップを持つ半導体スイッチング素子に限ることなく、高周波スイッチングによる寄生容量の充放電を抑制し、半導体スイッチング素子の損失を低減した電力変換装置を実現するための電力変換回路を得ることを目的とする。
【課題を解決するための手段】
【０００９】
この発明は、回路パターンが形成された２層以上の複数の層で構成された回路基板と、
前記回路基板の回路パターンと接続されて電力変換を行うためのスイッチングを行う複数の半導体スイッチング素子と、を含み、前記回路基板において、前記複数の半導体スイッチング素子を駆動する異なるノードの複数の制御グランドパターンを平面視で重ならないように配置した、電力変換回路にある。
【発明の効果】
【００１０】
この発明においては、半導体スイッチング素子を駆動する異なるノードの複数のＧＮＤの回路パターンを平面視で重ならないように配置する。これにより、異なるノードのＧＮＤ間の寄生容量を削減し、高周波スイッチングする際の半導体スイッチング素子の損失を低減することができる。
【図面の簡単な説明】
【００１１】
【図１】この発明の実施の形態１による電力変換回路を含む電力変換装置の回路の一例を示す図である。
【図２】この発明の実施の形態１による電力変換回路の寄生容量の電流経路を説明するための図である。
【図３】この発明の実施の形態１による電力変換回路の寄生容量の電流経路を説明するための図である。
【図４】この発明の実施の形態１による電力変換回路の寄生容量の電流経路を説明するための図である。
【図５】この発明の実施の形態１による電力変換回路の寄生容量の電流経路を説明するための図である。
【図６】この発明の実施の形態１による電力変換回路の寄生容量の電流経路を説明するための図である。
【図７】この発明の実施の形態１による電力変換回路の回路基板の回路パターン構成の一例、特に制御ＧＮＤパターンを示した図である。
【図８】この発明の実施の形態１による電力変換回路の回路基板の回路パターン構成の別の例、特に制御ＧＮＤパターンおよび制御電源パターンを示した図である。
【図９】この発明の実施の形態２による電力変換回路の回路基板の回路パターン構成の一例、特に制御ＧＮＤパターンを示した図である。
【図１０】この発明の実施の形態２による電力変換回路の回路基板の回路パターン構成の別の例、特に制御ＧＮＤパターンおよび制御電源パターンを示した図である。
【図１１】この発明の実施の形態２による電力変換回路の回路基板の回路パターン構成のさらに別の一例、特に制御ＧＮＤパターンを示した図である。
【発明を実施するための形態】
【００１２】
以下、この発明による電力変換装置のための電力変換回路を各実施の形態に従って図面を用いて説明する。なお、各実施の形態において、同一もしくは相当部分は同一符号で示し、重複する説明は省略する。
【００１３】
実施の形態１．
図１は、この発明の実施の形態１による電力変換回路を含む電力変換装置の一例を示す回路図である。この図１を用いて、半導体スイッチング素子を駆動する異なるノードのための複数の制御ＧＮＤ（制御基準電位）を有する回路基板パターンについて説明する。以下、グランドをＧＮＤと記載する場合がある。
【００１４】
図１に示す電力変換装置の一例は、絶縁型のフルブリッジＤＣ／ＤＣコンバータであり、電力変換器である単相インバータ１０２と、整流回路１０５と、単相インバータ１０２と整流回路１０５との間を電気的に絶縁して接続するトランス１０４と、を備える。
【００１５】
単相インバータ１０２は、入力電源１００および入力コンデンサ１０１とそれぞれに並列に接続され、入力コンデンサ１０１の直流電圧Ｖｉｎを交流電圧に変換するインバータである。単相インバータ１０２は、ソース−ドレイン方向に逆導通特性をもつＧａＮ(窒化ガリウム：Gallium Nitride)を材料とする４つの半導体スイッチング素子１０２ａ−１０２ｄ(以降、単に半導体スイッチング素子と呼ぶ)をフルブリッジ構成してなる。そして、フルブリッジ構成された単相インバータ１０２の出力は、トランス１０４の一次巻線１０４ａに接続されている。
【００１６】
整流回路１０５は、トランス１０４の二次巻線１０４ｂに接続されている。そして、整流回路１０５は、整流素子(半導体素子)としての４つのダイオード１０５ａ−１０５ｄをフルブリッジ構成してなる。整流回路１０５の出力側では、整流回路１０５に直列に出力平滑用のリアクトル１０６が接続され、また整流回路１０５に並列に出力コンデンサ１０７が接続されている。そして、出力コンデンサ１０７の両端から負荷１０８へ直流電圧Ｖｏｕｔが出力される。
【００１７】
更に、主回路の外部には、主回路と絶縁された制御回路１０９が配置されている。入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔは、それぞれの絶縁素子１１０ａ，１１０ｂを介して制御回路１０９へ入力され、制御回路１０９によってそれぞれモニタされる。制御回路１０９は、出力電圧Ｖｏｕｔが目標電圧になるように、半導体スイッチング素子１０２ａ−１０２ｄへのゲート信号１１０を出力し、半導体スイッチング素子１０２ａ−１０２ｄのオンＤｕｔｙ(オン期間)を制御する。半導体スイッチング素子１０２ａ−１０２ｄをドライブするためには、それぞれにドライバ１０３ａ−１０３ｄが接続されている。ドライバ１０３ａ−１０３ｄは、ゲート配線２１０ａ−２１０ｄを介して半導体スイッチング素子１０２ａ−１０２ｄのゲートと接続され、ソース配線２１１ａ−２１１ｄを介して半導体スイッチング素子１０２ａ−１０２ｄのソースと接続されている。制御回路１０９からのゲート信号１１０は、それぞれの絶縁素子１１０ｃ−１１０ｆを介して、ドライバ１０３ａ−１０３ｄに入力される。なお、半導体スイッチング素子１０２ａ−１０２ｄは、ＧａＮに限らず、ソース・ドレイン間に並列接続されたダイオードを含むＳｉＣ(シリコンカーバイド：Silicon Carbide)またはダイヤモンド系の材料を用いた半導体スイッチング素子でもよい。
【００１８】
また、ドライバ１０３ａには、制御電源(１)１１１ａと制御ＧＮＤ(１)１１２ａが配置され、ドライバ１０３ｂには、制御電源(２)１１１ｂと制御ＧＮＤ(２)１１２ｂが配置され、ドライバ１０３ｃには、制御電源(３)１１１ｃと制御ＧＮＤ(３)１１２ｃが配置されている。制御電源(１)１１１ａと制御ＧＮＤ(１)１１２ａ、制御電源(２)１１１ｂと制御ＧＮＤ(２)１１２ｂ、制御電源(３)１１１ｃと制御ＧＮＤ(３)１１２ｃは、それぞれ絶縁されている。
【００１９】
一方、ドライバ１０３ｄは、駆動する半導体スイッチング素子１０２ｄのソースが、半導体スイッチング素子１０２ｂのソースと同ノードのため、ドライバ１０３ｂと同じ制御電源(２)１１１ｂと制御ＧＮＤ(２)１１２ｂが配置されている。
【００２０】
次に、図２から図４を参照して、図１の回路動作として、異なるノードの制御ＧＮＤ間の寄生容量の影響について、詳細に説明する。ここでは、異なるノードの制御ＧＮＤ１１２ａと１１２ｂのパターン間寄生容量１１３を例として、説明する。
【００２１】
図２は、単相インバータ１０２における半導体スイッチング素子１０２ｂ，１０２ｃが、オン状態からオフ状態になる場合の電流の流れを示したものである。なお、図２から図６では、整流回路１０５側の部分の図示は、省略されている。半導体スイッチング素子１０２ｂ，１０２ｃがオン状態のときは、実線Ａの方向に従って、
入力コンデンサ１０１→半導体スイッチング素子１０２ｃ→トランス１０４の一次巻線１０４ａ→半導体スイッチング素子１０２ｂ→入力コンデンサ１０１、
の順に電流が流れる。
【００２２】
半導体スイッチング素子１０２ｂ，１０２ｃがオフ状態となると、点線Ｂの方向に従って、
トランス一次巻線１０４ａ→制御ＧＮＤ１１２ａ→パターン間寄生容量１１３→制御ＧＮＤ１１２ｂ→半導体スイッチング素子１０２ｂのドレイン−ソース間寄生容量→トランス一次巻線１０４ａ、
の順に電流が流れる。この結果、パターン間寄生容量１１３が充電される。このとき、パターン間寄生容量１１３に充電される電荷は、トランス一次巻線１０４ａを流れることとなる。このため、パターン間寄生容量１１３が大きいほど、トランス一次側１０４ａに流れる電流が大きくなり、トランス一次側１０４ａの損失が大きくなる。
【００２３】
なお、厳密に言えば、半導体スイッチング素子１０２ｂ，１０２ｃがオフすると、半導体スイッチング素子１０２ａ，１０２ｄのドレイン−ソース間寄生容量が放電し、半導体スイッチング素子１０２ｂ，１０２ｄのドレイン−ソース間寄生容量が充電される。ただし、これらの寄生容量は小さいものとして、ここでは省略している。
【００２４】
図３は、４つの半導体スイッチング素子１０２ａ−１０２ｄがオフ状態から、２つの半導体スイッチング素子１０２ａ，１０２ｄがオン状態になる場合の電流の流れを示したものである。半導体スイッチング素子１０２ａ−１０２ｄがオフ状態のときは、電流が流れない。半導体スイッチング素子１０２ａ，１０２ｄがオン状態となると、点線Ｂの方向に従って、
入力コンデンサ１０１→半導体スイッチング素子１０２ａ→トランス１０４の一次巻線１０４ａ→半導体スイッチング素子１０２ｄ→入力コンデンサ１０１、
の順に電流が流れ、寄生容量の電流経路として、
入力コンデンサ１０１→半導体スイッチング素子１０２ａ→制御ＧＮＤ１１２ａ→パターン間寄生容量１１３→制御ＧＮＤ１１２ｂ→入力コンデンサ１０１
の順に電流が流れる。この結果、パターン間寄生容量１１３に電荷が蓄えられる。このときに充電される電荷は、半導体スイッチング素子１０２ａを流れる。このため、パターン間寄生容量１１３が大きいほど、半導体スイッチング素子１０２ａに流れる電流が大きくなり、半導体スイッチング素子１０２ａの損失が大きくなる。
【００２５】
なお、厳密に言えば、半導体スイッチング素子１０２ａ，１０２ｄがオンすると、半導体スイッチング素子１０２ａ，１０２ｄのドレイン−ソース間寄生容量が放電し、半導体スイッチング素子１０２ｂ，１０２ｄのドレイン−ソース間寄生容量が充電される。ただし、これらの寄生容量は小さいものとして、ここでは省略している。
【００２６】
図４は、４つの半導体スイッチング素子１０２ａ−１０２ｄがオフ状態から、２つの半導体スイッチング素子１０２ｂ，１０２ｃがオン状態になる場合の電流の流れを示したものである。半導体スイッチング素子１０２ａ−１０２ｄがオフ状態のときは、電流が流れない。半導体スイッチング素子１０２ｂ，１０２ｃがオン状態となると、点線Ｂの方向に従って、
入力コンデンサ１０１→半導体スイッチング素子１０２ｃ→トランス１０４の一次巻線１０４ａ→半導体スイッチング素子１０２ｂ→入力コンデンサ１０１、
の順に電流が流れ、寄生容量の電流経路として、
パターン間寄生容量１１３→制御ＧＮＤ１１２ａ→半導体スイッチング素子１０２ｂ→制御ＧＮＤ１１２ｂ→パターン間寄生容量１１３
の順に電流が流れる。この結果、パターン間寄生容量１１３の電荷が放電される。このときに放電される電荷は、半導体スイッチング素子１０２ｂを流れる。このため、パターン間寄生容量１１３が大きいほど、半導体スイッチング素子１０２ｂに流れる電流が大きくなり、半導体スイッチング素子１０２ｂの損失が大きくなる。
【００２７】
なお、厳密に言えば、半導体スイッチング素子１０２ｂ，１０２ｃがオンすると、半導体スイッチング素子１０２ａ，１０２ｄのドレイン−ソース間寄生容量が充電し、半導体スイッチング素子１０２ｂ，１０２ｄのドレイン−ソース間寄生容量が放電される。ただし、これらの寄生容量は小さいものとして、ここでは省略している。
【００２８】
図２から図４では、異なるノードの制御ＧＮＤ１１２ａと１１２ｂのパターン間寄生容量１１３を、一例として説明したが、異なるノードの制御ＧＮＤ１１２ｃと１１２ｂのパターン間寄生容量についても、同様のことが言える。
【００２９】
次に、異なるノードの制御ＧＮＤ間の寄生容量の影響について、異なるノードの制御ＧＮＤ１１２ａと１１２ｃのパターン間寄生容量１１４の場合を、図５、図６を参照して説明する。図５は、４つの半導体スイッチング素子１０２ａ−１０２ｄがオフ状態から、半導体スイッチング素子１０２ｂ，１０２ｃがオン状態になる場合の電流の流れを示したものである。半導体スイッチング素子１０２ａ−１０２ｄがオフ状態のときは、電流が流れない。半導体スイッチング素子１０２ｂ，１０２ｃがオン状態となると、点線Ｂの方向に従って、
入力コンデンサ１０１→半導体スイッチング素子１０２ｃ→トランス１０４の一次巻線１０４ａ→半導体スイッチング素子１０２ｂ→入力コンデンサ１０１、
の順に電流が流れ、寄生容量の電流経路として、
入力コンデンサ１０１→半導体スイッチング素子１０２ｃ→制御ＧＮＤ１１２ｃ→パターン間寄生容量１１４→制御ＧＮＤ１１２ａ→半導体スイッチング素子１０２ｂ→入力コンデンサ１０１
の順に電流が流れる。この結果、パターン間寄生容量１１４を充電する。このときに充電される電荷は、半導体スイッチング素子１０２ｂ，１０２ｃを流れる。このため、パターン間寄生容量１１４が大きいほど、半導体スイッチング素子１０２ｂ，１０２ｃに流れる電流が大きくなり、半導体スイッチング素子１０２ｂ，１０２ｃの損失が大きくなる。
【００３０】
図６は、半導体スイッチング素子１０２ｂ，１０２ｃがオン状態からオフ状態になる場合の電流の流れを示したものである。半導体スイッチング素子１０２ｂ，１０２ｃがオン状態のときは、実線Ａの方向に従って、
入力コンデンサ１０１→半導体スイッチング素子１０２ｃ→トランス１０４の一次巻線１０４ａ→半導体スイッチング素子１０２ｂ→入力コンデンサ１０１、
の順に電流が流れる。
半導体スイッチング素子１０２ｂ，１０２ｃがオフ状態となると、点線Ｂの方向に従って、
パターン間寄生容量１１４→トランス一次巻線１０４ａ→制御ＧＮＤ１１２ａ→パターン間寄生容量１１４
の順に電流が流れる。この結果、パターン間寄生容量１１４の電荷が放電される。
【００３１】
このときに放電される電荷は、トランス一次巻線１０４ａを流れる。このため、パターン間寄生容量１１４が大きいほど、トランス一次巻線１０４ａに流れる電流が大きくなり、トランス一次巻線１０４ａの損失が大きくなる。
【００３２】
図５、図６では、半導体スイッチング素子１０２ａ−１０２ｄがオフ状態から、半導体スイッチング素子１０２ｂ，１０２ｃがオン状態、その後にオフ状態になる一例を示した。同様に、半導体スイッチング素子１０２ａ−１０２ｄがオフ状態から、半導体スイッチング素子１０２ａ，１０２ｄがオン状態、その後にオフ状態になる場合にも、パターン間寄生容量１１４が充放電される。
【００３３】
また、図２から図６のいずれにおいても、パターン間寄生容量１１３またはパターン間寄生容量１１４を充放電する際に、ドライバ１０３ａ−１０３ｄの制御ＧＮＤと半導体スイッチング素子１０２ａ−１０２ｄを接続するソース配線２１１ａ−２１１ｄ(図１参照)に電流が流れる。このとき、ソース配線２１１ａ−２１１ｄにインダクタンスがあると、電圧降下が生じる。この電圧降下は、半導体スイッチング素子１０２ａ−１０２ｄのゲート電圧に足し合わされる。このため、電圧降下は、ゲート電圧へのノイズとなり、意図しない半導体スイッチング素子１０２ａ−１０２ｄのオンまたはオフの原因となり、動作が不安定となるおそれがある。
【００３４】
この発明では、以上説明した、パターン間寄生容量１１３，１１４の充放電による、半導体スイッチング素子１０２ａ−１０２ｄ及びトランス１０４の一次巻線１０４ａでの損失増大、半導体スイッチング素子１０２ａ−１０２ｄの不安定動作を抑制することができる。
【００３５】
以下、この発明の実施の形態１による電力変換装置のための電力変換回路の回路基板構成について説明する。図７は、この発明の実施の形態１による電力変換回路の回路基板構成の一例を示す。以下、半導体スイッチング素子を駆動する異なるノードのための複数の制御ＧＮＤ１１２ａ−１１２ｃの回路基板パターンについて説明する。
【００３６】
図７は、図１の回路を構成する半導体スイッチング素子１０２ａ−１０２ｄと、これらの半導体スイッチング素子１０２ａ−１０２ｄを駆動するドライバ１０３ａ−１０３ｄと、ドライバ１０３ａ−１０３ｄに接続される制御ＧＮＤ１１２ａ−１１２ｃのパターンの一例を示したものである。図１と同一もしくは相当部分は同一符号で示す。
【００３７】
以下、図７から図１１において、制御電源１１１ａ−１１１ｃに関わる回路パターンを制御電源パターン１１１ａ−１１１ｃとして示し、制御ＧＮＤ１１２ａ−１１２ｃに関わる回路パターンを制御ＧＮＤパターン１１２ａ−１１２ｃとして示す。また、第１層から第４層の回路パターンをそれぞれ、塗り潰し、斜め線、ドット柄、ストライブの模様で示す。
【００３８】
ガラスエポキシを基材とする少なくとも２層以上の複数の層を持つ回路基板ＣＢには、半導体スイッチング素子１０２ａ−１０２ｄを実装するスルーホールＴＨが設けられる。ここで、半導体スイッチング素子１０２ａ−１０２ｄは、ドレイン(Ｄ)、ゲート(Ｇ)、ソース(Ｓ)の３端子のリードを持つ挿入部品である例である。
【００３９】
半導体スイッチング素子１０２ａのドレイン端子Ｄと半導体スイッチング素子１０２ｃのドレイン端子Ｄが、第３層に設けられた基板パターン２０１により、入力コンデンサ１０１の正極に接続されている。半導体スイッチング素子１０２ｂのソース端子Ｓと半導体スイッチング素子１０２ｄのソース端子Ｓが、第２層に設けられた基板パターン２０２により、入力コンデンサ１０１の負極に接続されている。
【００４０】
また、半導体スイッチング素子１０２ａのソース端子Ｓと半導体スイッチング素子１０２ｂのドレイン端子Ｄが、第３層に設けられた基板パターン２０３により、トランスの一次巻線１０４ａ側の第一端子に接続されている。また、半導体スイッチング素子１０２ｃのソース端子Ｓと半導体スイッチング素子１０２ｄのドレイン端子Ｄが、第４層に設けられた基板パターン２０４により、トランスの一次巻線１０４ａ側の第二端子に接続されている。
【００４１】
半導体スイッチング素子１０２ａ−１０２ｄのゲートＧが、基板パターンであるゲート配線２１０ａ−２１０ｄにより、ドライバ１０３ａ−１０３ｄに接続されている。また、半導体スイッチング素子１０２ａ−１０２ｄのソースＳが、基板パターンであるソース配線２１１ａ−２１１ｄにより、ドライバ１０３ａ−１０３ｄに接続されている。
【００４２】
ドライバ１０３ａ−１０３ｄの周囲には、それぞれ絶縁された制御ＧＮＤパターン１１２ａ−１１２ｃがベタパターンにて配置される。ここで、各制御ＧＮＤパターン１１２ａ−１１２ｃは、それぞれ回路基板ＣＢの積層方向において平面視した際に、重なる領域がないように配置される。回路基板ＣＢの積層方向とは、図７の紙面と直交する方向である。各制御ＧＮＤパターン１１２ａ−１１２ｃは、それぞれ重なることなく、絶縁電源２２０に接続される。なお、ドライバ１０３ａ−１０３ｄのＧＮＤ端子(図示省略)は、例えばＶＩＡにより各制御ＧＮＤパターン１１２ａ−１１２ｃに接続される。
【００４３】
このように、異なるノードの制御ＧＮＤパターン１１２ａ−１１２ｃを、積層方向において平面視した際に重ねないように配置することで、制御ＧＮＤ１１２ａと制御ＧＮＤ１１２ｂ、制御ＧＮＤ１１２ｃと制御ＧＮＤ１１２ｂ、制御ＧＮＤ１１２ａと制御ＧＮＤ１１２ｃ、のパターン間寄生容量を小さくすることができる。これにより、半導体スイッチング素子１０２ａ−１０２ｄのスイッチング時の、パターン間寄生容量の充放電による、半導体スイッチング素子１０２ａ−１０２ｄ及びトランスの一次巻線１０４ａの損失増大を抑制することができる。さらに、半導体スイッチング素子１０２ａ−１０２ｄのスイッチング時に、パターン間寄生容量の充放電によるソース配線２１１ａ−２１１ｄに流れる電流が削減できる。これにより、半導体スイッチング素子１０２ａ−１０２ｄのゲートにノイズが重畳して動作が不安定になる状態を防止し、半導体スイッチング素子１０２ａ−１０２ｄを安定に動作させることができる。
【００４４】
なお、絶縁電源２２０は、各制御ＧＮＤパターン１１２ａ−１１２ｃに対応したドライバ１０３ａ−１０３ｄを駆動する、図１に示す制御電源１１１ａ−１１１ｃの役割を果たす。図８に示すように、制御電源パターン１１１ａ−１１１ｃのそれぞれは、互いに対となる制御ＧＮＤパターン１１２ａ−１１２ｃのそれぞれと、異なる層で、回路基板ＣＢの積層方向で重なるように配線される。このように、制御ＧＮＤパターン１１２ａ−１１２ｃと、制御電源パターン１１１ａ−１１１ｃとを配線することで、対となる配線間のそれぞれにパターン間寄生容量が生成され、より安定した電源が実現できる。
【００４５】
図７では、制御ＧＮＤパターン１１２ａが第３層、制御ＧＮＤパターン１１２ａの両側の２つの制御ＧＮＤパターン１１２ｂが第２層、右側の制御ＧＮＤパターン１１２ｃが第４層に形成されている。
図８は、制御ＧＮＤパターンは図７そのままとし、それぞれの制御ＧＮＤパターンに適当な制御電源パターンを重ねている例である。制御電源パターン１１１ａは第４層（ストライブ）、制御電源パターン１１１ｂは第３層（ドット柄）、制御電源パターン１１１ｃは第３層（ドット柄）に形成され、図７の制御ＧＮＤパターンに重ねられている。
【００４６】
本実施の形態１における各配線の回路基板の層への割り当ては、あくまでも一例であり、図７，図８に示す実施例に限るものではない。また、半導体スイッチング素子１０２ａ−１０２ｄの配列も一例であり、この実施例に限るものではない。また、本実施の形態１では、回路基板は、４層基板である例を示したが、層数は、これに限定されることはなく、例えば、６層以上の層数を持つ基板であってもよい。
【００４７】
本実施の形態では、半導体スイッチング素子１０２ａ−１０２ｄとそれぞれに接続するドライバ１０３ａ−１０３ｄが直結されている例を示したが、半導体スイッチング素子１０２ａ−１０２ｄとそれぞれに接続するドライバ１０３ａ−１０３ｄ間に抵抗、コンデンサ、フェライトビーズ等(図示省略)の素子が挿入されていてもよい。
【００４８】
実施の形態２．
以下、この発明の実施の形態２について説明する。
実施の形態１では、異なるノードの絶縁ＧＮＤ、すなわち制御電源パターンを、積層方向において平面視した際に重ねないように配置する例を示した。これに対して、本実施の形態２では、異なるノードの絶縁ＧＮＤを回路基板の同一層の異なる位置にて配線する例を示す。本実施の形態２におけるパターン配置例を、図９、図１０を用いて詳細に説明する。なお、図９、図１０において、図７、図８と同じ構成要素は、同じ符号とし、図７、図８との違いを中心に、以下に説明する。対象となる回路構成は、図１と同じである。
【００４９】
実施の形態１では、ソース配線２１１ａ−２１１ｄを、これらに接続されるパワー配線を構成する基板パターン２０２−２０３と同じ層とし、ソース配線２１１ａ−２１１ｄと接続される制御ＧＮＤパターン１１２ａ−１１２ｃをソース配線２１１ａ−２１１ｄと同じ層としていた。本実施の形態２では、図９に示すように、ソース配線２１１ａ−２１１ｄを全て共に同一層の例えば第１層に配列し、さらに、制御ＧＮＤパターン１１２ａ−１１２ｃを共に同一層の例えば第２層の異なる位置に配置している。なお、ドライバ１０３ａ−１０３ｄのＧＮＤ端子(図示省略)は、例えばＶＩＡにより各制御ＧＮＤパターン１１２ａ−１１２ｃに接続される。
【００５０】
このように異なるノードの制御ＧＮＤパターン１１２ａ−１１２ｃを回路基板の同一層に配置することで、制御ＧＮＤ１１２ａと制御ＧＮＤ１１２ｂ、制御ＧＮＤ１１２ｃと制御ＧＮＤ１１２ｂ、制御ＧＮＤ１１２ａと制御ＧＮＤ１１２ｃ、のそれぞれのパターン間寄生容量を小さくすることができる。これにより、半導体スイッチング素子１０２ａ−１０２ｄのスイッチング時に、パターン間寄生容量の充放電による、半導体スイッチング素子１０２ａ−１０２ｄ及びトランスの一次巻線１０４ａの損失増大を抑制することができる。また、半導体スイッチング素子１０２ａ−１０２ｄのスイッチング時に、パターン間寄生容量の充放電によるソース配線２１１ａ−２１１ｄに流れる電流が削減できる。これにより、のゲートにノイズが重畳して動作が不安定になる状態を防止し、半導体スイッチング素子１０２ａ−１０２ｄを安定に動作させることができる。
【００５１】
なお、絶縁電源２２０は、各制御ＧＮＤパターン１１２ａ−１１２ｃに対応したドライバ１０３ａ−１０３ｄを駆動する、図１に示す制御電源１１１ａ−１１１ｃの役割を果たす。図１０に示すように、制御電源パターン１１１ａ−１１１ｃのぞれぞれは、互いに対となる制御ＧＮＤパターン１１２ａ−１１２ｃのそれぞれと、異なる層で配線されるとともに、制御電源パターン１１１ａ−１１１ｃ同士は、同一層の例えば第３層の異なる位置に配置される。
【００５２】
このように、本実施の形態２は、各制御ＧＮＤパターン１１２ａ−１１２ｃのそれぞれ、および制御電源パターン１１１ａ−１１１ｃのぞれぞれを、同一層の異なる位置に配置する配線パターンを採用している。このような配線パターンを用いることで、パターン間寄生容量を小さく抑える効果を得た上で、限られた基板の領域を効率的に使用して回路パターンを設計することが可能となる。これにより、センサ等の素子および配線のレイアウト設計が容易となり、電力変換回路基板及び電力変換装置の小型化が実現できる。さらに、制御電源パターン１１１ａ−１１１ｃを、対となる制御ＧＮＤパターン１１２ａ−１１２ｃと、回路基板ＣＢの積層方向で重ねて配置するような配線パターンとしてもよい。このように、制御ＧＮＤパターン１１２ａ−１１２ｃと、制御電源パターン１１１ａ−１１１ｃとを配線することで、対となる配線間のぞれぞれにパターン間寄生容量が生成され、より安定した電源が実現できる。
【００５３】
なお、図９では、各制御ＧＮＤパターン１１２ａ−１１２ｃ全てを同一層に配する例を示したが、これに限るものではない。各制御ＧＮＤパターン１１２ａ−１１２ｃの一部を他の配線層に配置してもよい。図１１では、同一ノードである２つの制御ＧＮＤパターン１１２ｂの配線間に、他のノードの配線である制御ＧＮＤパターン１１２ａがある。そこで、物理的に離れている２つの制御ＧＮＤパターン１１２ｂ間を、例えば第１層配線３１０、および第１層配線３１０の両端に設けられた層間接続用ＶＩＡ３０１にて接続している。
【００５４】
このように、同一層で構成される各制御ＧＮＤパターン１１２ａ−１１２ｃにおいて、同一ノードでありながら、その配線間に他のノードの配線があるために、互いに物理的に離れている場合には、他の層の配線で接続することで、絶縁電源２２０までの配線数を削減することができる。これにより、電力変換回路基板の小型化が可能となり、電力変換回路および電力変換装置の小型化につながる。
【００５５】
本実施の形態における各配線の回路基板の層への割り当ては、あくまでも一例であり、この発明は、この一例に限られるものではない。また、半導体スイッチング素子１０２ａ−１０２ｄの配列は、一例であり、この一例に限られるものではない。また、本実施の形態２では、回路基板は、４層基板である例を示したが、層数は、これに限定されることはなく、例えば、６層以上の層数を持つ回路基板であってもよい。一方、１つのハーフブリッジを構成する２つの半導体スイッチング素子の場合は、２層の回路基板で本発明に係る電力変換回路を実現することが可能である。
【００５６】
なお、高電圧を扱う電力変換回路の場合、制御ＧＮＤパターン(１１２ａ−１１２ｃ)は、電力変換回路または電力変換装置の筐体と絶縁されている。また、図７から図１１においては、絶縁電源２２０、トランスの一次巻線１０４ａ、入力コンデンサ１０１は、回路基板ＣＢの外側に設けられている。ただし、これらは、半導体スイッチング素子１０２ａ−１０２ｄおよびドライバ１０３ａ−１０３ｄと共に回路基板ＣＢの表面または回路基板ＣＢ内に実装されていてもよい。
【００５７】
この発明においては、ワイドバンドギャップを持つ半導体スイッチング素子を駆動する異なるノードの複数のＧＮＤの回路基板の回路パターンを回路基板の平面視で重ならないように配置する。すなわち、異なるノードの複数のＧＮＤの回路基板の回路パターンを回路基板の積層方向において重ならない位置、または同一層の異なる位置に配置する。これにより、異なるノードのＧＮＤ間の寄生容量を削減し、高周波スイッチングする際の半導体スイッチング素子の損失を低減することができ、ひいては、電力変換回路の効率向上、半導体スイッチング素子の冷却構造簡素化による電力変換回路の小型化、低コスト化が実現できる。また、高速スイッチング時における、ドライバ−半導体スイッチング素子間のＧＮＤ配線の寄生インダクタンスに流れる電流も小さくできるため、安定した高速スイッチングを実現できる。
【符号の説明】
【００５８】
１００  入力電源、１０１  入力コンデンサ、１０２  単相インバータ(電力変換器)、
１０２ａ−１０２ｄ  半導体スイッチング素子、１０３ａ−１０３ｄ  ドライバ、
１０４  トランス、１０４ａ  一次巻線、１０４ｂ  二次巻線、
１０５  整流回路、１０５ａ−１０５ｄ  ダイオード、１０６  リアクトル、
１０７  出力コンデンサ、１０８  負荷、１０９  制御回路、
１１０ａ−１１０ｆ  絶縁素子、１１１ａ−１１１ｃ  制御電源(制御電源パターン)、
１１２ａ−１１２ｃ  制御ＧＮＤ(制御ＧＮＤ(グランド)パターン)、
１１３，１１４  パターン間寄生容量、２０１−２０４  基板パターン(配線)、
２１０ａ  ゲート配線、２１１ａ  ソース配線、２２０  絶縁電源、
３１０  第１層配線、ＣＢ  回路基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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