(57)【要約】      （修正有）【課題】１クロックで１つの演算処理を可能とすることでメモリアクセスを高速化し、演算処理時間の短縮化を図ることができるプログラマブルコントローラのメモリアクセス制御システムを提供する。【解決手段】プログラマブルコントローラのメモリアクセス制御システムは演算回路を備え、演算回路はアプリケーションプログラム格納用メモリ「ＰＭ」２とアプリケーションデータ格納用メモリ「ＤＭ」３と演算用ＬＳＩ４と管理用ＣＰＵ５とを備えている。このＰＭ２およびＤＭ３には、同期メモリが採用されている。メモリアクセス制御システムは、ＰＭ２およびＤＭ３のアドレスを先行出力する。また、先行出力されたアドレスをＰＣセーブレジスタに維持しながらアドレス出力とデータリードと演算とを１クロックで実行する。【選択図】図２
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【特許請求の範囲】
【請求項１】
アプリケーションプログラム格納用メモリと、
アプリケーションデータ格納用メモリと、
前記アプリケーションプログラム格納用メモリに格納されたアプリケーションプログラムを実行する演算用ＬＳＩと、
前記演算用ＬＳＩの実行する前記アプリケーションプログラムの演算処理以外の処理を実行する管理用ＣＰＵと、を備え、
前記アプリケーションプログラム格納用メモリおよび前記アプリケーションデータ格納用メモリには同期メモリが採用され、
前記アプリケーションプログラム格納用メモリおよび前記アプリケーションデータ格納用メモリのアドレスを先行出力し、
前記アドレスの先行出力をセーブレジスタに維持しながらアドレス出力およびデータリード・演算を１クロックで実行する
ことを特徴とするプログラマブルコントローラのメモリアクセス制御システム。
【請求項２】
前記演算用ＬＳＩの次の演算に応じて前記セーブレジスタのアドレスの状態を決定して保存する
ことを特徴とする請求項１記載のメモリアクセス制御システム。
【請求項３】
前記決定の要因が前記アドレスのインクリメントであれば、次に実行する命令のアドレスを前記セーブレジスタに保存し、
前記要因が前記アドレスのデクリメントであれば、前に実行した命令のアドレスを前記セーブレジスタに保存し、
前記要因が演算結果に基づくアドレス設定であれば、該演算結果に基づくアドレスを前記セーブレジスタに保存し、
前記要因が前記アドレスを変化させないことであれば、前記アドレスを変更することなく、前記セーブレジスタに保存する
ことを特徴とする請求項２記載のプログラマブルコントローラのメモリアクセス制御システム。
【請求項４】
前記管理用ＣＰＵのメモリアクセス中において、
前記決定の要因が前記アドレスのインクリメントであれば、前記セーブレジスタのアドレスを次の命令のアドレスに書き換えて保存し、
前記要因が前記アドレスのデクリメントであれば、前記セーブレジスタのアドレスを前の命令のアドレスに書き換えて保存し、
前記要因が演算結果に基づくアドレスの設定であれば、前記セーブレジスタのアドレスを該演算結果に基づく値に書き換えて保存し、
前記要因が前記アドレスを変化させないことであれば、前記セーブレジスタのアドレスをそのまま保持する
ことを特徴とする請求項２または３記載のプログラマブルコントローラのメモリアクセス制御システム。
【請求項５】
アプリケーションプログラム格納用メモリと、
アプリケーションデータ格納用メモリと、
前記アプリケーションプログラム格納用メモリに格納されたアプリケーションプログラムを実行する演算用ＬＳＩと、
前記演算用ＬＳＩの実行する前記アプリケーションプログラムの演算処理以外の処理を実行する管理用ＣＰＵと、を備え、
前記アプリケーションプログラム格納用メモリおよび前記アプリケーションデータ格納用メモリには同期メモリが採用されたプログラマブルコントローラのメモリアクセス制御方法であって、
前記アプリケーションプログラム格納用メモリおよび前記アプリケーションデータ格納用メモリのアドレスを先行出力するステップと、
前記アドレスの先行出力をセーブレジスタに維持しながらアドレス出力およびデータリード・演算を１クロックで実行するステップと、
を有することを特徴とするプログラマブルコントローラのメモリアクセス制御方法。
【請求項６】
前記演算用ＬＳＩの次の演算に応じて前記セーブレジスタのアドレスの状態を決定して保存するセーブステップを有する
ことを特徴とする請求項５記載のメモリアクセス制御方法。
【請求項７】
前記セーブステップは、
前記決定の要因が前記アドレスのインクリメントであれば、次に実行する命令のアドレスを前記セーブレジスタに保存するステップと、
前記要因が前記アドレスのデクリメントであれば、前に実行した命令のアドレスを前記セーブレジスタに保存するステップと、
前記要因が演算結果に基づくアドレス設定であれば、該演算結果に基づくアドレスを前記セーブレジスタに保存するステップと、
前記要因が前記アドレスを変化させないことであれば、前記アドレスを変更することなく、前記セーブレジスタに保存するステップと、
を有することを特徴とする請求項６記載のプログラマブルコントローラのメモリアクセス制御方法。
【請求項８】
前記管理用ＣＰＵのメモリアクセス中において、
前記セーブステップは、
前記決定の要因が前記アドレスのインクリメントであれば、前記セーブレジスタに保存されたアドレスを次の命令のアドレスに書き換えて保存するステップと、
前記要因が前記アドレスのデクリメントであれば、前記セーブレジスタのアドレスを前の命令のアドレスに書き換えて保存するステップと、
前記要因が演算結果に基づくアドレスの設定であれば、前記セーブレジスタのアドレスを該演算結果に基づく値に書き換えて保存するステップと、
前記要因が前記アドレスを変化させないことであれば、前記セーブレジスタのアドレスをそのまま保持するステップと、
を有することを特徴とする請求項６または７記載のプログラマブルコントローラのメモリアクセス制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブルコントローラ（ｐｒｏｇｒａｍｍａｂｌｅ  ｌｏｇｉｃ  ｃｏｎｔｒｏｌｌｅｒ／以下、「ＰＬＣ」と省略する。）のアプリケーションプログラム格納用メモリ（以下、「ＰＭ」と省略する。）およびアプリケーションデータ格納用メモリ（以下、「ＤＭ」と省略する。）へのアクセスを制御する技術に関する。
【背景技術】
【０００２】
図１に基づき一般的なＰＬＣの演算回路を説明する。この演算回路１は、ＰＭ２，ＤＭ３，演算用ＬＳＩ４，管理用ＣＰＵ５を備え、演算用ＬＳＩ４はラダープログラムなどのアプリケーションプログラムを実行する一方、管理用ＣＰＵ５は演算処理以外の処理を実行する。
【０００３】
この演算用ＬＳＩ４は、図２中のプログラムカウンタ（メモリ番地を管理するレジスタ／以下、「ＰＣ」と省略する。）７をアドレスとして、ＰＭ２に格納されているアプリケーションプログラムを順次実行する。このとき演算用ＬＳＩ４は、演算速度を向上させるため、複数の処理を並列に処理して実行するパイプライン方式が採用されているため、アプリケーションのプリフェチ処理やアプリケーションデータのプリリード処理を並列して順次実行している。
【０００４】
演算用ＬＳＩ４がＰＭ２やＤＭ３へアクセスする際のアドレスは、ＰＣ７やＤＭアドレスポインタ（以下、「ＤＰ６」と省略する。）となる。したがって、通常の演算実行中、ＰＣ６はＰＭ２へのアドレスとなる一方、ＤＰ６はＤＭ３のアドレスとなって演算処理が実行される。
【０００５】
ただし、プログラミングツール（Ｐｒｏｇｒａｍｍｉｎｇ  Ａｎｄ  Ｄｅｂｕｇ  Ｔｏｏｌ／ＰＡＤＴ）や上位監視装置からのモニタリング処理が実行されると、矢印Ｑ１，Ｑ２に示すように、演算用ＬＳＩ４の演算実行中に管理用ＣＰＵ５からＰＭ２やＤＭ３へのアクセスが行われる。この場合には、ＰＭ２およびＤＭ３へのアドレス出力は、ＰＣ７・ＤＣ６と管理用ＣＰＵアドレス８とのマルチプレクサ（ＭＵＸ）出力となる。
【０００６】
このマルチプレクサ（ＭＵＸ）出力の場合、一般的に信号の伝播遅延が大きく、メモリアクセスの高速化の弊害を生じるおそれがある。特にパイプライン方式の場合、メモリアクセス処理が低下することで、同時に処理される他の処理の実行時間が長期化し、演算実行時間の遅延を招くおそれがある。そこで、非特許文献１のＰＬＣのメモリアクセス方式が提案されている。
【先行技術文献】
【特許文献】
【０００７】
【非特許文献１】発明協会公開技法公技番号２０１０−５０５６０３
【発明の概要】
【発明が解決しようとする課題】
【０００８】
非特許文献１のメモリアクセス方式は、管理用ＣＰＵ５からＰＭ２，ＤＭ３へのアクセスが発生した際に演算用ＬＳＩ４がアクセスしようとしていたアドレスを保持しておくセーブレジスタ、即ちＰＣＳ「ＰＣセーブレジスタ」，ＤＡＳ「ＤＡ（ＤＭアドレスレジスタ）セーブレジスタ」を用いて高速化を図っている。
【０００９】
しかしながら、非特許文献１のメモリアクセス方式は、１つの演算を実行するにあたり、図３中の矢印Ｐ１に示すように、アドレスの確定からデータ出力の遅延が大きい。したがって、アドレス出力（Ｔ１）およびデータリード・演算（Ｔ２）を行うことを前提とすれば、１つの演算実行に２クロックを要する。この点で非特許文献１のメモリアクセス方式では、メモリアクセスの遅延を解消できなおそれがある。
【００１０】
本発明は、このような従来の問題を解決するためになされ、１クロックで１つの演算実行を可能とすることでメモリアクセスを高速化し、演算処理時間の短縮化を図っている。
【課題を解決するための手段】
【００１１】
（１）本発明の一態様は、
アプリケーションプログラム格納用メモリと、
アプリケーションデータ格納用メモリと、
前記アプリケーションプログラム格納用メモリに格納されたアプリケーションプログラムを実行する演算用ＬＳＩと、
前記演算用ＬＳＩの実行する前記アプリケーションプログラムの演算処理以外の処理を実行する管理用ＣＰＵと、を備え、
前記アプリケーションプログラム格納用メモリおよび前記アプリケーションデータ格納用メモリには同期メモリが採用され、
前記アプリケーションプログラム格納用メモリおよび前記アプリケーションデータ格納用メモリのアドレスを先行出力し、
前記アドレスの先行出力をセーブレジスタに維持しながらアドレス出力およびデータリード・演算を１クロックで実行する
ことを特徴とするプログラマブルコントローラのメモリアクセス制御システムに関する。
【００１２】
（２）本発明の他の態様は、
アプリケーションプログラム格納用メモリと、
アプリケーションデータ格納用メモリと、
前記アプリケーションプログラム格納用メモリに格納されたアプリケーションプログラムを実行する演算用ＬＳＩと、
前記演算用ＬＳＩの実行する前記アプリケーションプログラムの演算処理以外の処理を実行する管理用ＣＰＵと、を備え、
前記アプリケーションプログラム格納用メモリおよび前記アプリケーションデータ格納用メモリには同期メモリが採用されたプログラマブルコントローラのメモリアクセス制御方法であって、
前記アプリケーションプログラム格納用メモリおよび前記アプリケーションデータ格納用メモリのアドレスを先行出力するステップと、
前記アドレスの先行出力をセーブレジスタに維持しながらアドレス出力およびデータリード・演算を１クロックで実行するステップと、
を有することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、メモリアクセスを高速化し、演算処理時間の短縮化を図ることができる。
【図面の簡単な説明】
【００１４】
【図１】一般的なＰＬＣの演算回路の構成図。
【図２】同  マルチプレクサ（ＭＵＸ）出力を示す概略図。
【図３】非特許文献１の演算処理を示す概略図。
【図４】本発明の実施形態に係るプログラマブルコントローラのメモリアクセス制御システムの演算処理を示す概略図。
【図５】同  アプリケーションプログラム格納用メモリへのアクセスを示す概略図。
【図６】実施例１に係るＰＣＳのアドレス保存動作を示すフローチャート。
【図７】実施例２に係るＰＣＳの変更動作を示すフローチャート。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態に係るＰＬＣのメモリアクセス制御システムを説明する。このメモリアクセス制御システムは、メモリアクセスを高速化することで演算処理時間の短縮化を図っている。
【００１６】
このメモリアクセスの高速化を実現するため、同期メモリを用いたメモリからのデータリードをパイプライン化する。これにより図３のアドレス出力（Ｔ１）およびデータリード・演算（Ｔ２）を２クロックで実行する方式を改善する。
【００１７】
すなわち、前記メモリアクセス制御システムによれば、図４に示すように、動作開始時にアドレスを先行出力する（Ｔ１´）。このアドレスの先行出力を維持しながら動作することにより、演算用ＬＳＩ４の１クロックでデータリード・演算（Ｔ２）を実行することが可能となる。
【００１８】
≪基本構成≫
（１）前記メモリアクセス制御システムは、図１に示す演算回路１を備える。この演算回路１は、前述のようにＰＭ２，ＤＭ３，演算用ＬＳＩ４，管理用ＣＰＵ５を備え、ＰＭ２およびＤＭ３に同期メモリを採用する。
【００１９】
この同期メモリは、入力されたアドレスを内部で保持しておき、クロックの動作によってデータ出力するメモリであり、パイプライン動作を構築するのに優れており、非同期のメモリと比較して出力遅延時間が少なく（図４中の矢印Ｐ２参照。）、高速アクセスに適している。
【００２０】
図５中の２０は、ＰＭ２にアクセスする前記メモリアクセス制御システムを示している。ここではＰＭ２へのアクセスのみを示しているが、ＤＭ３へのアクセスはＰＭ２,ＰＣ７をＤＭ３，ＤＰ６にそれぞれ読み替えて同様に実行される。
【００２１】
このときＰＭ２へのアドレス出力は、ＰＣ７と管理用ＣＰＵアドレス８とＡＵＬＯＴ（演算結果）１２とのマルチプレクサ（ＭＵＸ）となっているものの、同期メモリを用いることでデータのリードに関してもパイプライン構造とすることができる。
【００２２】
これにより演算用ＬＳＩ４は、従来２クロックで１つの演算を実行していたものの、前述のように１クロックで１つの演算を実行することが可能となる。なお、図５中のＰＡ５は、プログラムメモリに対するアドレス（メモリ番地）を示し、演算用ＬＳＩ４のＰＣ（プログラムカウンタ）７と同義であるが、実際のメモリに出力されるアドレス値として区別している。
【００２３】
（２）以下、演算用ＬＳＩ４のアドレス（ＰＣ７）の出力について説明する。ここではアドレスの出力は、前述のように演算用ＬＳＩ４の演算の実行に対して先行して行われる。この先行出力されたアドレスは、ＰＣセーブレジスタ（以下、「ＰＣＳ」と省略する。）１０に保存される。
【００２４】
このとき従来は、１つの演算を実行する際に直前のアドレスを出力していたため、演算用ＬＳＩ４の次の動作を考慮することなく、単純に現在のアドレスをＰＣＳ１０に保存（セーブ）すればよかった。
【００２５】
ところが、先行して出力していたアドレスを置き換える形で管理用ＣＰＵ５のメモリアクセス、即ち矢印Ｑ１の管理用ＣＰＵアドレス８の出力が発生した場合などには演算用ＬＳＩ４の演算動作に戻る際に正しくデータのリードができなくなるおそれがある。
【００２６】
そこで、前記メモリアクセス制御システム２０では、先行してアドレスを出力する際にＰＣＳ１０の値を演算用ＬＳＩ４の次の演算動作を予想して変更する機能が追加されている。この場合に演算用ＬＳＩ４の次の演算動作を予測したアドレスの状態、即ちＰＣ７の次の状態を決定する要因としては、（Ａ）現在のＰＣ７をインクリメントまたはデクリメントする場合、（Ｂ）演算用ＬＳＩの演算結果に基づいて異なる値のＰＣ７を用いる場合、（Ｃ）ＰＣ７を変化させない場合の３パターンが想定される。
【００２７】
≪実施例≫
以下、実施例１，２に基づき前記メモリアクセス制御システム２０におけるＰＣＳ１０の値の変更機能を説明する。
【００２８】
（１）実施例１
まず、実施例１として、ＰＣＳ１０にアドレスデータを保存する動作を考察する。ここで演算用ＬＳＩ４のメモリアクセス中に管理用ＣＰＵ５のメモリアクセスが発生（開始）した場合、通常は演算用ＬＳＩ４のメモリアクセスが完了すると同時にＰＣ７のアドレスをＰＣＳ１０に保存する。
【００２９】
ただし、前記メモリアクセス制御システム２０では、アドレスを先行出力するため、管理用ＣＰＵ５のメモリアクセス完了後は、アドレスを演算用ＬＳＩ４が次に演算動作するＰＣ７の値に戻す必要がある。
【００３０】
そこで、先行出力されたアドレスをＰＣＳ１０に保存する際には、ＰＣ７の値を直接ＰＣＳ１０に保存するのではなく、演算用ＬＳＩ４の次の演算動作を想定した変更命令１１を通知し、変更命令１１の内容に従ったアドレスがＰＣＳ１１に保存される。以下、図６に基づき具体的な処理ステップ（Ｓ０１〜Ｓ０６）を説明する。
【００３１】
Ｓ０１，Ｓ０２：ＰＣＳ１０へのアドレス保存処理、即ちＰＣＳ保存動作は変更命令１１の通知により開始される。このアドレス保存処理が開始されると、まず変更命令１１の内容がインクリメントか否かが確認される（Ｓ０１）。
【００３２】
この確認の結果、変更命令１１の内容がインクリメントであれば、一つ後に実行する命令のアドレス、即ち現在のＰＣ７の指定するメモリ番地の一つ後のアドレス「ＰＣ＋１」がＰＣＳ１１に保存される（Ｓ０２）。
【００３３】
これにより演算用ＬＳＩ４は、次に実行する命令が格納されているアドレスをＰＣ７から読み出し、順次に実行することが可能となる。なお、Ｓ０１の確認の結果、変更命令１１の内容がインクリメントでなければＳ０３に進む。
【００３４】
Ｓ０３：Ｓ０４：つぎに変更命令１１の内容がデクリメントか否かが確認される（Ｓ０３）。この確認の結果、変更命令１１の内容がデクリメントであれば、一つ前の命令のアドレス、即ち現在のＰＣ７の指定するメモリ番地の一つ前のアドレス「ＰＣ−１」がＰＣＳ１１に保存される（Ｓ０４）。なお、Ｓ０３の確認の結果、変更命令１１の内容がデクリメントでなければＳ０５に進む。
【００３５】
Ｓ０５〜Ｓ０７：さらに変更命令１１の内容が演算用ＬＳＩ４の演算結果に基づくＰＣ７の設定、即ち演算結果に基づくロードであるか否かが確認される（Ｓ０５）。
【００３６】
この確認の結果、演算結果に基づくロードであれば、ＰＣ７に演算結果（ＡＬＵＯＴ）に基づく値（メモリ番地）がＰＣＳ１１に保存される（Ｓ０６）。一方、Ｓ０５の確認の結果、演算結果に基づくロードでなければ、変更命令１１をＰＣ７のアドレスをそのまま保持する命令と解釈する。この場合には、従来と同様にＰＣ７のアドレスを変更することなく、ＰＣＳ１１に直接保存する（Ｓ０７）。
【００３７】
このように前記メモリアクセス制御システム２０によれば、先行出力されたメモリアドレスについて、管理用ＣＰＵアクセス開始時にＰＣＳ１０の保存動作（Ｓ０２，Ｓ０４，Ｓ０６，Ｓ０７）が実行される。
【００３８】
これにより管理用ＣＰＵ５のメモリアクセス完了後には、演算用ＬＳＩ４の次の演算動作のためのＰＣ７がＰＣＳ１０にセットされ、メモリアクセスの遅延を最小限に抑えることができる。
【００３９】
したがって、前記メモリアクセス制御システム２０によれば、ＰＣＳ１１を従来のセーブレジスタとしてのみ用いるのではなく、次動作のためのプリセットレジスタとして使用することが可能となる。その結果、同期メモリを用いた演算用ＬＳＩ４の１クロックでの演算実行のみならず、管理用ＣＰＵ５からのアクセスによる演算用ＬＳＩ４のメモリアクセス遅延の抑制を図ることができる。
【００４０】
（２）実施例２
つぎに実施例２として、管理用ＣＰＵ５のメモリアクセス中の動作を考察する。ここでは管理用ＣＰＵ５のメモリアクセス発生のタイミングでは、演算用ＬＳＩ４のメモリアクセスがないものの、管理用ＣＰＵ５のメモリアクセス中に演算用ＬＳＩ４のメモリアクセスが開始した場合などを想定する。
【００４１】
このとき管理用ＣＰＵ５のメモリアクセス完了後には演算用ＬＤＩ４が次に演算動作するＰＣ７の値に戻す必要が生じる。ただし、ＰＣ７からＰＣＳ１０への保存は、管理用ＣＰＵ５のメモリアクセス開始のタイミングで行われる。
【００４２】
したがって、管理用ＣＰＵ５のアクセス中は、ＰＣＳ１０への保存動作ではなく、ＰＣＳ１１の値自体の書き換えが必要となる。このとき演算用ＬＳＩ４の次の演算動作を想定した変更命令１１が通知され、通知された変更命令１１の内容に従った変更が施されたアドレスにＰＣＳ１０が書き換えて保存する（ＰＣＳ変更処理）。以下、ＰＣＳ変更処理の具合的な処理ステップ（Ｓ１１〜Ｓ１７）を説明する。
【００４３】
Ｓ１１，Ｓ１２：管理用ＣＰＵ５のアクセス中に変更命令１１が通知されるとＰＣＳ変更処理が開始される。このＰＣＳ変更処理が開始されると、まず変更命令１１の内容がインクリメントか否かが確認される（Ｓ１１）。
【００４４】
この確認の結果、変更命令１１の内容がインクリメントであれば、一つ後に実行する命令のアドレス、即ち現在のＰＣ７の指定するメモリ番地の一つ後のアドレス「ＰＣ＋１」にＰＣＳ１１が書き換えられる（Ｓ１２）。
【００４５】
これにより演算用ＬＳＩ４は、実施例１（Ｓ０２）と同様に次に実行する命令が格納されているアドレスをＰＣ７から読み出し、順次に実行することができる。なお、Ｓ１１の確認の結果、変更命令１１の内容がインクリメントでなければＳ１３に進む。
【００４６】
Ｓ１３，Ｓ１４：つぎに変更命令１１の内容がデクリメントか否かが確認される（Ｓ１３）。この確認の結果、変更命令１１の内容がデクリメントであれば、一つ前の命令のアドレス、即ち現在のＰＣ７の指定するメモリ番地の一つ前のアドレス「ＰＣ−１」にＰＣＳ１１が書き換えられる。なお、Ｓ１３の確認の結果、変更命令１１の内容がデクリメントでなければＳ１５に進む。
【００４７】
Ｓ１５〜Ｓ１７：さらに変更命令１１の内容が演算用ＬＳＩ４の演算結果に基づくＰＣ７の設定、即ち演算結果に基づくロードであるか否かが確認される（Ｓ１５）。この確認の結果、演算結果に基づくロードであれば、ＰＣ７に演算結果（ＡＬＵＯＴ）に基づく値（メモリ番地）にＰＣＳ１１が書き換えられる（Ｓ１６）。
【００４８】
一方、Ｓ１５の確認の結果、演算結果に基づくロードでなければ、変更命令１１をＰＣ７のアドレスをそのまま保持する命令と解釈する。この場合には、ＰＣ７のアドレスを変更することなく、ＰＣＳ１１に保持する（Ｓ１７）。
【００４９】
このように前記メモリアクセス制御システム２０によれば、管理用ＣＰＵ５のメモリアクセス中にＰＣＳ１０の変更処理（Ｓ１２，Ｓ１４，Ｓ１６，Ｓ１７）が実行される。これにより管理用ＣＰＵ５のアクセス完了後に演算用ＬＳＩ４の次の演算動作のためのＰＣ７がＰＣＳ１０にセットされ、この点で実施例１と同様の効果を得ることができる。
【００５０】
なお、本発明は上記実施形態に限定されるものではなく、各請求項に記載された範囲内で変形して実施することができる。例えば演算用ＬＳＩ４の次の演算動作を想定したＰＣＳ１０へのアドレス保存処理およびＰＣＳ変更処理が実現できればよく、変更命令１１を通知することなく前記両処理を実行してもよいものとする。
【符号の説明】
【００５１】
１…演算回路
２…アプリケーションプログラム格納用メモリ（ＰＭ）
３…アプリケーションデータ格納用メモリ（ＤＭ）
４…演算用ＬＳＩ
５…管理用ＣＰＵ
６…ＤＭアドレスポインタ（ＤＰ）
７…プログラムカウンタ（ＰＣ）
８…管理用ＣＰＵアドレス
９…プログラムメモリに対するアドレス
１０…ＰＣセーブレジスタ
１１…変更命令
２０…メモリアクセス制御システム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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