(57)【要約】【課題】動作安定性の高い負昇圧チャージポンプを提供する。【解決手段】負昇圧チャージポンプ１は、それぞれ電荷転送トランジスタＭ１１〜Ｍ１５を含む負昇圧ユニット１０〜５０と、電荷転送トランジスタＭ１１〜Ｍ１５それぞれのバックゲートの接続先をドレイン及びソースのいずれか低電位側に切り替える低電位ホールド回路１１０〜１５０と、電荷転送トランジスタＭ１１〜Ｍ１５それぞれのバックゲートとドレイン（またはソース）との間に接続されて電荷転送トランジスタＭ１１〜Ｍ１５と共にオン／オフされるホールド補助トランジスタＭ４１〜Ｍ４５と、を有し、接地電圧ＶＳＳよりも低い負の出力電圧ＶＮを生成する。なお、負昇圧ユニット１０〜５０は、接地電圧ＶＳＳの入力端と出力電圧ＶＮの出力端との間に直列接続されており、位相の異なる４相のクロック信号ＣＬＫ１〜ＣＬＫ４を用いて駆動される。【選択図】図７
2019092303.tif 000002
【特許請求の範囲】
【請求項１】
電荷転送トランジスタを含む負昇圧ユニットと、
前記電荷転送トランジスタのバックゲートの接続先をドレイン及びソースのいずれか低電位側に切り替える低電位ホールド回路と、
前記電荷転送トランジスタのバックゲートとドレインまたはソースとの間に接続されて前記電荷転送トランジスタと共にオン／オフされるホールド補助トランジスタと、
を有し、
接地電圧よりも低い負の出力電圧を生成することを特徴とする負昇圧チャージポンプ。
【請求項２】
前記負昇圧ユニットは、前記接地電圧の入力端と前記出力電圧の出力端との間に複数段直列接続されており、位相の異なる４相のクロック信号を用いて駆動されることを特徴とする請求項１に記載の負昇圧チャージポンプ。
【請求項３】
前記負昇圧ユニットは、
ドレインがユニット入力端に接続されてソースがユニット出力端に接続された前記電荷転送トランジスタと、
ゲートが前記ユニット入力端に接続されてドレインが前記電荷転送トランジスタのゲートに接続されてソース及びバックゲートが前記ユニット出力端に接続された放電トランジスタと、
第１端が前記ユニット出力端に接続されて第２端が第１クロック入力端に接続されたフライングキャパシタと、
第１端が前記電荷転送トランジスタのゲートに接続されて第２端が第２クロック入力端に接続されたゲートキャパシタと、
を含むことを特徴とする請求項１または請求項２に記載の負昇圧チャージポンプ。
【請求項４】
前記低電位ホールド回路は、
ドレインが前記電荷転送トランジスタのドレインに接続されてゲートが前記電荷転送トランジスタのソースに接続されてソース及びバックゲートが前記電荷転送トランジスタのバックゲートに接続された第１トランジスタと、
ドレインが前記電荷転送トランジスタのソースに接続されてゲートが前記電荷転送トランジスタのドレインに接続されてソース及びバックゲートが前記電荷転送トランジスタのバックゲートに接続された第２トランジスタと、
を含むことを特徴とする請求項３に記載の負昇圧チャージポンプ。
【請求項５】
前記電荷転送トランジスタ、前記放電トランジスタ、前記第１トランジスタ、及び、前記第２トランジスタは、いずれも、Ｎチャネル型であることを特徴とする請求項４に記載の負昇圧チャージポンプ。
【請求項６】
最後段の負昇圧ユニットは、ドレインがユニット入力端に接続されてゲートとソース及びバックゲートがユニット出力端に接続されたＮチャネル型の電荷転送トランジスタを含むことを特徴とする請求項２に記載の負昇圧チャージポンプ。
【請求項７】
最前段の負昇圧ユニットは、ドレインがユニット入力端に接続されてゲートとソース及びバックゲートがユニット出力端に接続されたＮチャネル型の電荷転送トランジスタと、第１端が前記ユニット出力端に接続されて第２端がクロック入力端に接続されたフライングキャパシタと、を含むことを特徴とする請求項２に記載の負昇圧チャージポンプ。
【請求項８】
最前段の負昇圧ユニットは、ソースとバックゲートがユニット入力端に接続されてゲートとドレインがユニット出力端に接続されたＰチャネル型の電荷転送トランジスタと、第１端が前記ユニット出力端に接続されて第２端がクロック入力端に接続されたフライングキャパシタと、を含むことを特徴とする請求項２に記載の負昇圧チャージポンプ。
【請求項９】
請求項５に記載の負昇圧チャージポンプを集積化して成る半導体装置であって、
Ｐ型半導体基板と、
前記Ｐ型半導体基板に形成されたＮ型ウェルと、
前記Ｎ型ウェルに形成された複数のＰ型ウェルと、
を有し、
前記電荷転送トランジスタ、前記ホールド補助トランジスタ、前記第１トランジスタ、並びに、前記第２トランジスタは、前記複数のＰ型ウェルをそれぞれのバックゲートとすることを特徴とする半導体装置。
【請求項１０】
請求項１〜請求項８のいずれか一項に記載の負昇圧チャージポンプを有することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書中に開示されている発明は、負昇圧チャージポンプに関する。
【背景技術】
【０００２】
従来より、接地電圧よりも低い負の出力電圧を生成する負昇圧チャージポンプが様々なアプリケーションで利用されている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１及び特許文献２を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４７７５８４４号明細書（図１２、図１６）
【特許文献２】特許第４４４５３９５号明細書（図５、図１３、図１６〜図１８）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の負昇圧チャージポンプは、その動作安定性の向上（＝定量的予測の難しい寄生ｎｐｎトランジスタの動作抑制）について、さらなる改善の余地があった。
【０００６】
本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、動作安定性の高い負昇圧チャージポンプを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本明細書中に開示されている負昇圧チャージポンプは、電荷転送トランジスタを含む負昇圧ユニットと、前記電荷転送トランジスタのバックゲートの接続先をドレイン及びソースのいずれか低電位側に切り替える低電位ホールド回路と、前記電荷転送トランジスタのバックゲートとドレインまたはソースとの間に接続されて前記電荷転送トランジスタと共にオン／オフされるホールド補助トランジスタと、を有し、接地電圧よりも低い負の出力電圧を生成する構成（第１の構成）とされている。
【０００８】
なお、第１の構成から成る負昇圧チャージポンプにおいて、前記負昇圧ユニットは、前記接地電圧の入力端と前記出力電圧の出力端との間に複数段直列接続されており、位相の異なる４相のクロック信号を用いて駆動される構成（第２の構成）にするとよい。
【０００９】
また、上記第１または第２の構成から成る負昇圧チャージポンプにおいて、前記負昇圧ユニットは、ドレインがユニット入力端に接続されてソースがユニット出力端に接続された前記電荷転送トランジスタと、ゲートが前記ユニット入力端に接続されてドレインが前記電荷転送トランジスタのゲートに接続されてソース及びバックゲートが前記ユニット出力端に接続された放電トランジスタと、第１端が前記ユニット出力端に接続されて第２端が第１クロック入力端に接続されたフライングキャパシタと、第１端が前記電荷転送トランジスタのゲートに接続されて第２端が第２クロック入力端に接続されたゲートキャパシタと、を含む構成（第３の構成）にするとよい。
【００１０】
また、上記第３の構成から成る負昇圧チャージポンプにおいて、前記低電位ホールド回路は、ドレインが前記電荷転送トランジスタのドレインに接続されてゲートが前記電荷転送トランジスタのソースに接続されてソース及びバックゲートが前記電荷転送トランジスタのバックゲートに接続された第１トランジスタと、ドレインが前記電荷転送トランジスタのソースに接続されてゲートが前記電荷転送トランジスタのドレインに接続されてソース及びバックゲートが前記電荷転送トランジスタのバックゲートに接続された第２トランジスタと、を含む構成（第４の構成）にするとよい。
【００１１】
また、上記第４の構成から成る負昇圧チャージポンプにおいて、前記電荷転送トランジスタ、前記放電トランジスタ、前記第１トランジスタ、及び、前記第２トランジスタは、いずれも、Ｎチャネル型である構成（第５の構成）にするとよい。
【００１２】
また、上記第２の構成から成る負昇圧チャージポンプにおいて、最後段の負昇圧ユニットは、ドレインがユニット入力端に接続されてゲートとソース及びバックゲートがユニット出力端に接続されたＮチャネル型の電荷転送トランジスタを含む構成（第６の構成）にするとよい。
【００１３】
また、上記第２の構成から成る負昇圧チャージポンプにおいて、最前段の負昇圧ユニットは、ドレインがユニット入力端に接続されてゲートとソース及びバックゲートがユニット出力端に接続されたＮチャネル型の電荷転送トランジスタと、第１端が前記ユニット出力端に接続されて第２端がクロック入力端に接続されたフライングキャパシタと、を含む構成（第７の構成）にするとよい。
【００１４】
また、上記第２の構成から成る負昇圧チャージポンプにおいて、最前段の負昇圧ユニットは、ソースとバックゲートがユニット入力端に接続されてゲートとドレインがユニット出力端に接続されたＰチャネル型の電荷転送トランジスタと、第１端が前記ユニット出力端に接続されて第２端がクロック入力端に接続されたフライングキャパシタと、を含む構成（第８の構成）にするとよい。
【００１５】
また、本明細書中に開示されている半導体装置は、上記第５の構成から成る負昇圧チャージポンプを集積化して成り、Ｐ型半導体基板と、前記Ｐ型半導体基板に形成されたＮ型ウェルと、前記Ｎ型ウェルに形成された複数のＰ型ウェルとを有し、前記電荷転送トランジスタ、前記ホールド補助トランジスタ、前記第１トランジスタ、並びに、前記第２トランジスタは、前記複数のＰ型ウェルをそれぞれのバックゲートとする構成（第９の構成）とされている。
【００１６】
また、本明細書中に開示されている不揮発性半導体記憶装置は、上記第１〜第８いずれかの構成から成る負昇圧チャージポンプを有する構成（第１０の構成）とされている。
【発明の効果】
【００１７】
本明細書中に開示されている発明によれば、動作安定性の高い負昇圧チャージポンプを提供することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】負昇圧チャージポンプの比較例を示す回路図
【図２】４相クロック駆動を示すタイミングチャート
【図３】電荷転送トランジスタに寄生素子が付随する様子を示す回路図
【図４】電荷転送トランジスタに寄生素子が付随する様子を示す縦断面図
【図５】全ての負昇圧ユニットに寄生素子が付随する様子を示す回路図
【図６】低電位ホールド動作を示す波形図
【図７】負昇圧チャージポンプの第１実施形態を示す回路図
【図８】負昇圧チャージポンプの縦断面図
【図９】基板に付随する寄生ダイオードを明示した負昇圧チャージポンプの回路図
【図１０】ホールド補助動作を示す波形図
【図１１】負昇圧チャージポンプの第２実施形態を示す回路図
【図１２】負昇圧チャージポンプの第３実施形態を示す回路図
【図１３】負昇圧チャージポンプの第４実施形態を示す回路図
【図１４】負昇圧チャージポンプの第５実施形態を示す回路図
【発明を実施するための形態】
【００１９】
＜比較例＞
負昇圧チャージポンプの新規な実施形態を説明するに先立ち、まず、これと対比される比較例について簡単に説明する。図１は、負昇圧チャージポンプの比較例を示す回路図である。本比較例の負昇圧チャージポンプ１は、複数段（例えば５段）の負昇圧ユニット１０〜５０と、低電位ホールド回路１１０〜１５０と、出力キャパシタＣｏと、を有し、接地電圧ＶＳＳ（＝０Ｖ）よりも低い負の出力電圧ＶＮを生成する。なお、負昇圧ユニットの段数については、出力電圧ＶＮの目標値に応じて任意に調整すればよい。
【００２０】
＜負昇圧ユニット＞
引き続き、図１を参照しながら、負昇圧ユニット１０〜５０それぞれの回路構成について個別具体的に説明する。
【００２１】
負昇圧ユニット１０は、電荷転送トランジスタＭ１１（ＮＭＯＳＦＥＴ）と、放電トランジスタＭ２１（ＮＭＯＳＦＥＴ）と、フライングキャパシタＣ１１と、ゲートキャパシタＣ２１と、を含む。
【００２２】
電荷転送トランジスタＭ１１のドレインは、ユニット入力端ａ（＝負昇圧ユニット１０の入力端）として、接地電圧ＶＳＳの入力端に接続されている。電荷転送トランジスタＭ１１のソースは、ユニット出力端ｂ（＝負昇圧ユニット１０の出力端）として、負昇圧ユニット２０の入力端に接続されている。
【００２３】
放電トランジスタＭ２１のゲートは、電荷転送トランジスタＭ１１のドレイン（＝ユニット入力端ａ）に接続されている。放電トランジスタＭ２１のドレインは、電荷転送トランジスタＭ１１のゲートに接続されている。放電トランジスタＭ２１のソース及びバックゲートは、いずれも電荷転送トランジスタＭ１１のソース（＝ユニット出力端ｂ）に接続されている。
【００２４】
フライングキャパシタＣ１１の第１端は、電荷転送トランジスタＭ１１のソース（＝ユニット出力端ｂ）に接続されている。フライングキャパシタＣ１１の第２端は、第１クロック入力端ｃとして、クロック信号ＣＬＫ３の入力端に接続されている。
【００２５】
ゲートキャパシタＣ２１の第１端は、電荷転送トランジスタＭ１１のゲートに接続されている。ゲートキャパシタＣ２１の第２端は、第２クロック入力端ｄとして、クロック信号ＣＬＫ１の入力端に接続されている。
【００２６】
負昇圧ユニット２０は、電荷転送トランジスタＭ１２（ＮＭＯＳＦＥＴ）と、放電トランジスタＭ２２（ＮＭＯＳＦＥＴ）と、フライングキャパシタＣ１２と、ゲートキャパシタＣ２２と、を含む。
【００２７】
電荷転送トランジスタＭ１２のドレインは、負昇圧ユニット２０の入力端として、負昇圧ユニット１０の出力端に接続されている。電荷転送トランジスタＭ１２のソースは、負昇圧ユニット２０の出力端として、負昇圧ユニット３０の入力端に接続されている。
【００２８】
放電トランジスタＭ２２のゲートは、電荷転送トランジスタＭ１２のドレインに接続されている。放電トランジスタＭ２２のドレインは、電荷転送トランジスタＭ１２のゲートに接続されている。放電トランジスタＭ２２のソース及びバックゲートは、いずれも電荷転送トランジスタＭ１２のソースに接続されている。
【００２９】
フライングキャパシタＣ１２の第１端は、電荷転送トランジスタＭ１２のソースに接続されている。フライングキャパシタＣ１２の第２端は、第１クロック入力端として、クロック信号ＣＬＫ４の入力端に接続されている。
【００３０】
ゲートキャパシタＣ２２の第１端は、電荷転送トランジスタＭ１２のゲートに接続されている。ゲートキャパシタＣ２２の第２端は、第２クロック入力端として、クロック信号ＣＬＫ２の入力端に接続されている。
【００３１】
負昇圧ユニット３０は、電荷転送トランジスタＭ１３（ＮＭＯＳＦＥＴ）と、放電トランジスタＭ２３（ＮＭＯＳＦＥＴ）と、フライングキャパシタＣ１３と、ゲートキャパシタＣ２３と、を含む。
【００３２】
電荷転送トランジスタＭ１３のドレインは、負昇圧ユニット３０の入力端として、負昇圧ユニット２０の出力端に接続されている。電荷転送トランジスタＭ１３のソースは、負昇圧ユニット３０の出力端として、負昇圧ユニット４０の入力端に接続されている。
【００３３】
放電トランジスタＭ２３のゲートは、電荷転送トランジスタＭ１３のドレインに接続されている。放電トランジスタＭ２３のドレインは、電荷転送トランジスタＭ１３のゲートに接続されている。放電トランジスタＭ２３のソース及びバックゲートは、いずれも電荷転送トランジスタＭ１３のソースに接続されている。
【００３４】
フライングキャパシタＣ１３の第１端は、電荷転送トランジスタＭ１３のソースに接続されている。フライングキャパシタＣ１３の第２端は、第１クロック入力端として、クロック信号ＣＬＫ３の入力端に接続されている。
【００３５】
ゲートキャパシタＣ２３の第１端は、電荷転送トランジスタＭ１３のゲートに接続されている。ゲートキャパシタＣ２３の第２端は、第２クロック入力端として、クロック信号ＣＬＫ１の入力端に接続されている。
【００３６】
負昇圧ユニット４０は、電荷転送トランジスタＭ１４（ＮＭＯＳＦＥＴ）と、放電トランジスタＭ２４（ＮＭＯＳＦＥＴ）と、フライングキャパシタＣ１４と、ゲートキャパシタＣ２４と、を含む。
【００３７】
電荷転送トランジスタＭ１４のドレインは、負昇圧ユニット４０の入力端として、負昇圧ユニット３０の出力端に接続されている。電荷転送トランジスタＭ１４のソースは、負昇圧ユニット４０の出力端として、負昇圧ユニット５０の入力端に接続されている。
【００３８】
放電トランジスタＭ２４のゲートは、電荷転送トランジスタＭ１４のドレインに接続されている。放電トランジスタＭ２４のドレインは、電荷転送トランジスタＭ１４のゲートに接続されている。放電トランジスタＭ２４のソース及びバックゲートは、いずれも電荷転送トランジスタＭ１４のソースに接続されている。
【００３９】
フライングキャパシタＣ１４の第１端は、電荷転送トランジスタＭ１４のソースに接続されている。フライングキャパシタＣ１４の第２端は、第１クロック入力端として、クロック信号ＣＬＫ４の入力端に接続されている。
【００４０】
ゲートキャパシタＣ２４の第１端は、電荷転送トランジスタＭ１４のゲートに接続されている。ゲートキャパシタＣ２４の第２端は、第２クロック入力端として、クロック信号ＣＬＫ２の入力端に接続されている。
【００４１】
負昇圧ユニット５０は、電荷転送トランジスタＭ１５（ＮＭＯＳＦＥＴ）と、放電トランジスタＭ２５（ＮＭＯＳＦＥＴ）と、ゲートキャパシタＣ２５と、を含む。
【００４２】
電荷転送トランジスタＭ１５のドレインは、負昇圧ユニット５０の入力端として、負昇圧ユニット４０の出力端に接続されている。電荷転送トランジスタＭ１５のソースは、負昇圧ユニット５０の出力端として、出力電圧ＶＮの出力端に接続されている。
【００４３】
放電トランジスタＭ２５のゲートは、電荷転送トランジスタＭ１５のドレインに接続されている。放電トランジスタＭ２５のドレインは、電荷転送トランジスタＭ１５のゲートに接続されている。放電トランジスタＭ２５のソース及びバックゲートは、いずれも電荷転送トランジスタＭ１５のソースに接続されている。
【００４４】
ゲートキャパシタＣ２５の第１端は、電荷転送トランジスタＭ１５のゲートに接続されている。ゲートキャパシタＣ２５の第２端は、クロック入力端として、クロック信号ＣＬＫ１の入力端に接続されている。
【００４５】
出力キャパシタＣｏの第１端は、出力電圧ＶＮの出力端に接続されている。出力キャパシタＣｏの第２端は、接地電圧ＶＳＳの印加端に接続されている。
【００４６】
このように、負昇圧ユニット１０〜５０は、接地電圧ＶＳＳの入力端と出力電圧ＶＮの出力端との間に直列接続されており、位相の異なる４相のクロック信号ＣＬＫ１〜ＣＬＫ４を用いて駆動される。
【００４７】
＜４相クロック駆動＞
図２は、４相クロック駆動を示すタイミングチャートであり、上から順に、クロック信号ＣＬＫ１〜ＣＬＫ４が描写されている。クロック信号ＣＬＫ１〜ＣＬＫ４は、いずれもハイレベル（例えば電源電圧ＶＣＣ）とローレベル（例えば接地電圧ＶＳＳ）との間で、パルス駆動される。
【００４８】
なお、本図の例において、クロック信号ＣＬＫ１は、時刻ｔ４でハイレベルに立ち上がり、時刻ｔ５でローレベルに立ち下がる。クロック信号ＣＬＫ２は、時刻ｔ１でローレベルに立ち下がり、時刻ｔ８でハイレベルに立ち上がり、時刻ｔ９でローレベルに立ち下がる。クロック信号ＣＬＫ３は、時刻ｔ２でハイレベルに立ち上がり、時刻ｔ７でローレベルに立ち下がる。クロック信号ＣＬＫ４は、時刻ｔ３でローレベルに立ち下がり、時刻ｔ６でハイレベルに立ち上がる。
【００４９】
期間Ｔ１（＝時刻ｔ１〜ｔ２）では、クロック信号ＣＬＫ１〜ＣＬＫ３がローレベルとなり、クロック信号ＣＬＫ４がハイレベルとなる。なお、時刻ｔ１におけるクロック信号ＣＬＫ２の立下りに伴い、ゲートキャパシタＣ２２を介して電荷転送トランジスタＭ１２のゲート・ソース間電圧が低下するので、電荷転送トランジスタＭ１２がオフする。電荷転送トランジスタＭ１４についても同様である。
【００５０】
期間Ｔ２（＝時刻ｔ２〜ｔ３）では、クロック信号ＣＬＫ１及びＣＬＫ２がローレベルとなり、クロック信号ＣＬＫ３及びＣＬＫ４がハイレベルとなる。なお、時刻ｔ２におけるクロック信号ＣＬＫ３の立上りに伴い、フライングキャパシタＣ１１を介して放電トランジスタＭ２２のゲート・ソース間電圧が上昇するので、放電トランジスタＭ２２がオンする。放電トランジスタＭ２４についても同様である。一方、クロック信号ＣＬＫ３がハイレベルに立ち上がると、フライングキャパシタＣ１１を介して放電トランジスタＭ２１のゲート・ソース間電圧が低下するので、放電トランジスタＭ２１がオフする。
【００５１】
期間Ｔ３（＝時刻ｔ３〜ｔ４）では、クロック信号ＣＬＫ１、ＣＬＫ２及びＣＬＫ４がローレベルとなり、クロック信号ＣＬＫ３がハイレベルとなる。なお、時刻ｔ３におけるクロック信号ＣＬＫ４の立下りに伴い、フライングキャパシタＣ１２を介して放電トランジスタＭ２３のゲート・ソース間電圧が低下するので、放電トランジスタＭ２３がオフする。放電トランジスタＭ２５についても同様である。
【００５２】
期間Ｔ４（＝時刻ｔ４〜ｔ５）では、クロック信号ＣＬＫ２及びＣＬＫ４がローレベルとなり、クロック信号ＣＬＫ１及びＣＬＫ３がハイレベルとなる。なお、時刻ｔ４におけるクロック信号ＣＬＫ１の立上りに伴い、ゲートキャパシタＣ２１を介して電荷転送トランジスタＭ１１のゲート・ソース間電圧が上昇するので、電荷転送トランジスタＭ１１がオンする。電荷転送トランジスタＭ１３及びＭ１５についても同様である。
【００５３】
期間Ｔ５（＝時刻ｔ５〜ｔ６）では、クロック信号ＣＬＫ１、ＣＬＫ２及びＣＬＫ４がローレベルとなり、クロック信号ＣＬＫ３がハイレベルとなる。なお、時刻ｔ５におけるクロック信号ＣＬＫ１の立下りに伴い、ゲートキャパシタＣ２１を介して電荷転送トランジスタＭ１１のゲート・ソース間電圧が低下するので、電荷転送トランジスタＭ１１がオフする。電荷転送トランジスタＭ１３及びＭ１５についても同様である。
【００５４】
期間Ｔ６（＝時刻ｔ６〜ｔ７）では、クロック信号ＣＬＫ１及びＣＬＫ２がローレベルとなり、クロック信号ＣＬＫ３及びＣＬＫ４がハイレベルとなる。なお、時刻ｔ６におけるクロック信号ＣＬＫ４の立上りに伴い、フライングキャパシタＣ１２を介して放電トランジスタＭ２３のゲート・ソース間電圧が上昇するので、放電トランジスタＭ２３がオンする。放電トランジスタＭ２５についても同様である。
【００５５】
期間Ｔ７（＝時刻ｔ７〜ｔ８）では、クロック信号ＣＬＫ１〜ＣＬＫ３がローレベルとなり、クロック信号ＣＬＫ４がハイレベルとなる。なお、時刻ｔ７におけるクロック信号ＣＬＫ３の立下りに伴い、フライングキャパシタＣ１１を介して放電トランジスタＭ２２のゲート・ソース間電圧が低下するので、放電トランジスタＭ２２がオフする。放電トランジスタＭ２４についても同様である。一方、クロック信号ＣＬＫ３がローレベルに立ち下がると、フライングキャパシタＣ１１を介して放電トランジスタＭ２１のゲート・ソース間電圧が上昇するので、放電トランジスタＭ２１がオンする。
【００５６】
期間Ｔ８（＝時刻ｔ８〜ｔ９）では、クロック信号ＣＬＫ１及びＣＬＫ３がローレベルとなり、クロック信号ＣＬＫ２及びＣＬＫ４がハイレベルとなる。なお、時刻ｔ８におけるクロック信号ＣＬＫ２の立上りに伴い、ゲートキャパシタＣ２２を介して電荷転送トランジスタＭ１２のゲート・ソース間電圧が上昇するので、電荷転送トランジスタＭ１２がオンする。電荷転送トランジスタＭ１４についても同様である。
【００５７】
上記したように、位相の異なる４相のクロック信号ＣＬＫ１〜ＣＬＫ４に同期して、期間Ｔ１〜Ｔ８が繰り返されることにより、接地電圧ＶＳＳ（＝０Ｖ）よりも低い負の出力電圧ＶＮが生成される。
【００５８】
＜低電位ホールド回路＞
図１に戻り、低電位ホールド回路１１０〜１５０それぞれの回路構成について、個別具体的に説明する。
【００５９】
低電位ホールド回路１１０は、トランジスタＭ３０及びＭ３１（いずれもＮＭＯＳＦＥＴ）を含む。トランジスタＭ３０のドレインとトランジスタＭ３１のゲートは、いずれも電荷転送トランジスタＭ１１のドレインに接続されている。トランジスタＭ３０のゲートとトランジスタＭ３１のドレインは、いずれも電荷転送トランジスタＭ１１のソースに接続されている。トランジスタＭ３０及びＭ３１それぞれのソース及びバックゲートは、いずれも電荷転送トランジスタＭ１１のバックゲートに接続されている。
【００６０】
低電位ホールド回路１２０は、トランジスタＭ３２及びＭ３３（いずれもＮＭＯＳＦＥＴ）を含む。トランジスタＭ３２のドレインとトランジスタＭ３３のゲートは、いずれも電荷転送トランジスタＭ１２のドレインに接続されている。トランジスタＭ３２のゲートとトランジスタＭ３３のドレインは、いずれも電荷転送トランジスタＭ１２のソースに接続されている。トランジスタＭ３２及びＭ３３それぞれのソース及びバックゲートは、いずれも電荷転送トランジスタＭ１２のバックゲートに接続されている。
【００６１】
低電位ホールド回路１３０は、トランジスタＭ３４及びＭ３５（いずれもＮＭＯＳＦＥＴ）を含む。トランジスタＭ３４のドレインとトランジスタＭ３５のゲートは、いずれも電荷転送トランジスタＭ１３のドレインに接続されている。トランジスタＭ３４のゲートとトランジスタＭ３５のドレインは、いずれも電荷転送トランジスタＭ１３のソースに接続されている。トランジスタＭ３４及びＭ３５それぞれのソース及びバックゲートは、いずれも電荷転送トランジスタＭ１３のバックゲートに接続されている。
【００６２】
低電位ホールド回路１４０は、トランジスタＭ３６及びＭ３７（いずれもＮＭＯＳＦＥＴ）を含む。トランジスタＭ３６のドレインとトランジスタＭ３７のゲートは、いずれも電荷転送トランジスタＭ１４のドレインに接続されている。トランジスタＭ３６のゲートとトランジスタＭ３７のドレインは、いずれも電荷転送トランジスタＭ１４のソースに接続されている。トランジスタＭ３６及びＭ３７それぞれのソース及びバックゲートは、いずれも電荷転送トランジスタＭ１４のバックゲートに接続されている。
【００６３】
低電位ホールド回路１５０は、トランジスタＭ３８及びＭ３９（いずれもＮＭＯＳＦＥＴ）を含む。トランジスタＭ３８のドレインとトランジスタＭ３９のゲートは、いずれも電荷転送トランジスタＭ１５のドレインに接続されている。トランジスタＭ３８のゲートとトランジスタＭ３９のドレインは、いずれも電荷転送トランジスタＭ１５のソースに接続されている。トランジスタＭ３８及びＭ３９それぞれのソース及びバックゲートは、いずれも電荷転送トランジスタＭ１５のバックゲートに接続されている。
【００６４】
例えば、電荷転送トランジスタＭ１１のソースがドレインよりも低電圧である場合、トランジスタＭ３０がオフしてトランジスタＭ３１がオンする。従って、電荷転送トランジスタＭ１１のバックゲートは、トランジスタＭ３１を介して電荷転送トランジスタＭ１１のソースに接続される。これとは反対に、電荷転送トランジスタＭ１１のドレインがソースよりも低電圧である場合、トランジスタＭ３０がオンしてトランジスタＭ３１がオフする。従って、電荷転送トランジスタＭ１１のバックゲートは、トランジスタＭ３０を介して電荷転送トランジスタＭ１１のドレインに接続される。
【００６５】
すなわち、低電位ホールド回路１１０は、電荷転送トランジスタＭ１１のバックゲートの接続先をドレイン及びソースのいずれか低電位側に切り替える。低電位ホールド回路１２０〜１５０についても同様である。
【００６６】
次に、低電位ホールド回路１１０〜１５０の導入意義について、図３〜図５を参照しながら詳細に説明する。
【００６７】
図３及び図４は、それぞれ、負昇圧チャージポンプ１に低電位ホールド回路１１０〜１５０が導入されておらず、電荷転送トランジスタＭ１５のバックゲートとソースとの間がショートされているという仮定の下、電荷転送トランジスタＭ１５に寄生素子が付随する様子を示す回路図及び縦断面図である。
【００６８】
両図で示すように、低電位ホールド回路１５０が未導入である場合、電荷転送トランジスタＭ１５には、寄生ダイオードＤ１とｎｐｎ型の寄生トランジスタＱ１が付随する。
【００６９】
なお、寄生ダイオードＤ１は、電荷転送トランジスタＭ１５のバックゲートＢＧに相当するＰ型ウェル２０４（ないしはＰ型不純物拡散層２２１）をアノードとし、電荷転送トランジスタＭ１５のドレインＤに相当するＮ型不純物拡散層２１５をカソードとするように付随している。
【００７０】
一方、寄生トランジスタＱ１は、Ｐ型ウェル２０４（ないしＰ型不純物拡散層２２１）をベースとし、Ｎ型不純物拡散層２１５をエミッタとし、Ｐ型ウェル２０４を内包するＮ型ウェル２０１をコレクタとするように付随している。
【００７１】
ここで、Ｐ型半導体基板２００には、所定の基板電圧（例えば接地電圧ＶＳＳ）が印加されており、Ｎ型ウェル２０１には、基板電圧以上の一定電圧（例えば接地電圧ＶＳＳまたは電源電圧ＶＤＤ）が印加されている。
【００７２】
基本的に、電荷転送トランジスタＭ１５のソース電圧ＶＳ（＝出力電圧ＶＮ）は、ドレイン電圧ＶＤよりも低いので、Ｐ型ウェル２０４とＮ型不純物拡散層２０５とのＰＮ接合が順バイアスになることはない。
【００７３】
しかしながら、何らかの要因で、電荷転送トランジスタＭ１５のバックゲート電位が持ち上がり、上記のＰＮ接合が順バイアスになると、寄生ダイオードＤ１及び寄生トランジスタＱ１のラッチアップが生じる。
【００７４】
このようなラッチアップが生じると、寄生トランジスタＱ１のコレクタ電流により、フライングキャパシタＣ１４の第１端に現れるノード電圧（＝電荷転送トランジスタＭ１５のドレイン電圧ＶＤ）が充電される。その結果、電荷転送トランジスタＭ１５のドレインＤからソースＳに受け渡される電荷転送量が減少するので、負昇圧チャージポンプ１の効率が低下してしまう。
【００７５】
なお、図３及び図４では、最後段の電荷転送トランジスタＭ１５のみに着目したが、複数段の負昇圧ユニット１０〜５０を備えた負昇圧チャージポンプ１では、図５で示すように、全ての電荷転送トランジスタＭ１１〜Ｍ１５に寄生ダイオードＤ１及び寄生トランジスタＱ１が付随しているので、それぞれに上記と同様の課題がある。
【００７６】
そこで、負昇圧チャージポンプ１では、先にも述べたように、電荷転送トランジスタＭ１１〜１５それぞれのバックゲートの接続先を、それぞれのドレイン及びソースのいずれか低電位側に切り替える低電位ホールド回路１１０〜１５０が導入されている。
【００７７】
図６は、低電位ホールド回路１５０における低電位ホールド動作を示す波形図であり、上から順に、クロック信号ＣＬＫ１〜ＣＬＫ４、並びに、電荷転送トランジスタＭ１５のゲート電圧ＶＧ（実線）、ドレイン電圧ＶＤ（小破線）、ソース電圧ＶＳ（大破線）、及び、バックゲート電圧ＶＢＧ（太い実線）が描写されている。なお、本図における時刻ｔ１〜ｔ９は、それぞれ、図２のそれと対応している。
【００７８】
本図で示したように、低電位ホールド回路１５０の導入により、電荷転送トランジスタＭ１５のバックゲート電圧ＶＢＧを、ドレイン電圧ＶＤ及びソース電圧ＶＳのいずれか低い方（より正確には、これをトランジスタＭ３８またはＭ３９のドレイン・ソース間電圧だけさらに引き下げた電圧）に切り替えることができる（特に時刻ｔ３〜ｔ４を参照）。なお、低電位ホールド回路１１０〜１４０についても、上記と同様に理解すればよい。
【００７９】
このように、低電位ホールド回路１１０〜１５０が導入された比較例の負昇圧チャージポンプ１であれば、寄生ダイオードＤ１及び寄生トランジスタＱ１のラッチアップを抑制することができるので、その効率を高めることが可能となる。
【００８０】
ただし、電荷転送トランジスタＭ１１〜Ｍ１５それぞれのオン期間には、それぞれのドレイン・ソース間が短絡されるので、それぞれのドレイン電圧ＶＤとソース電圧ＶＳとの電圧差が小さくなる。その結果、低電位ホールド回路１１０〜１５０では、電荷転送トランジスタＭ１１〜Ｍ１５それぞれのバックゲート電圧ＶＢＧを低インピーダンスでホールドすることができなくなるので、負昇圧チャージポンプ１の安定動作を保証することが難しくなる。以下では、上記の課題を解消することのできる実施形態について説明する。
【００８１】
＜第１実施形態＞
図７は、負昇圧チャージポンプ１の第１実施形態を示す回路図である。本実施形態の負昇圧チャージポンプ１は、先出の比較例（図１）をベースとしつつ、ホールド補助トランジスタＭ４１〜Ｍ４５（ＮＭＯＳＦＥＴ）が追加されている。そこで、比較例と同様の構成要素については、図１と同一の符号を付すことにより重複した説明を割愛し、以下では第１実施形態の特徴部分について重点的な説明を行う。
【００８２】
本図で示すように、ホールド補助トランジスタＭ４１〜Ｍ４５それぞれのドレインは、電荷転送トランジスタＭ１１〜Ｍ１５それぞれのドレインに接続されている。ホールド補助トランジスタＭ４１〜Ｍ４５それぞれのソース及びバックゲートは、電荷転送トランジスタＭ１１〜Ｍ１５それぞれのバックゲートに接続されている。
【００８３】
また、ホールド補助トランジスタＭ４１〜Ｍ４５それぞれのゲートは、電荷転送トランジスタＭ１１〜Ｍ１５それぞれのゲートに接続されている。このような接続により、ホールド補助トランジスタＭ４１〜Ｍ４５は、それぞれ、電荷転送トランジスタＭ１１〜Ｍ１５と同期してオン／オフされる。
【００８４】
図８は、負昇圧チャージポンプ１（特に、最後段の電荷転送トランジスタＭ１５と、これに接続されるトランジスタＭ３８及びＭ３９、並びに、ホールド補助トランジスタＭ４５）の縦断面図である。
【００８５】
本図で示すように、負昇圧チャージポンプ１が集積化される半導体装置のＰ型半導体基板２００（Ｐ−ｓｕｂ）には、Ｎ型埋設層（Ｂ／Ｌ［buried layer］）に相当するＮ型ウェル２０１が形成されている。なお、Ｐ型半導体基板２００には、所定の基板電圧（例えば接地電圧ＶＳＳ）が印加されており、Ｎ型ウェル２０１には、基板電圧以上の一定電圧（例えば接地電圧ＶＳＳまたは電源電圧ＶＤＤ）が印加されている。
【００８６】
Ｎ型ウェル２０１には、４つのＰ型ウェル２０２〜２０５が形成されている。なお、Ｐ型ウェル２０２〜２０５は、それぞれ、ホールド補助トランジスタＭ４５、トランジスタＭ３８、電荷転送トランジスタＭ１５、及び、トランジスタＭ３９それぞれのバックゲートに相当する。
【００８７】
また、Ｎ型ウェル２０１には、Ｐ型ウェル２０２〜２０５それぞれの周囲において、Ｎ型不純物拡散層２０６〜２１０が形成されている。なお、Ｎ型不純物拡散層２０６〜２１０は、それぞれ、Ｎ型埋設層のコンタクトに相当する。
【００８８】
Ｐ型ウェル２０２〜２０５には、それぞれ、Ｎ型不純物拡散層２１１及び２１２、Ｎ型不純物拡散層２１３及び２１４、Ｎ型不純物拡散層２１５及び２１６、並びに、Ｎ型不純物拡散層２１７及び２１８が形成されている。
【００８９】
なお、Ｎ型不純物拡散層２１１及び２１２、Ｎ型不純物拡散層２１３及び２１４、Ｎ型不純物拡散層２１５及び２１６は、並びに、Ｎ型不純物拡散層２１７及び２１８は、それぞれ、ホールド補助トランジスタＭ４５、トランジスタＭ３８、電荷転送トランジスタＭ１５、及び、トランジスタＭ３９それぞれのドレイン及びソースに相当する。
【００９０】
また、Ｐ型ウェル２０２〜２０５には、それぞれ、Ｐ型不純物拡散層２１９〜２２２が形成されている。なお、Ｐ型不純物拡散層２１９〜２２２は、それぞれ、Ｐ型ウェル２０２〜２０５のコンタクトに相当する。
【００９１】
さらに、Ｐ型ウェル２０２〜２０５それぞれのチャネル領域上には、ホールド補助トランジスタＭ４５、トランジスタＭ３８、電荷転送トランジスタＭ１５、及び、トランジスタＭ３９それぞれのゲート２２３〜２２６が形成されている。
【００９２】
ホールド補助トランジスタＭ４５、トランジスタＭ３８、及び、電荷転送トランジスタＭ１５それぞれのドレイン（Ｎ型不純物拡散層２１１、２１３、２１５）と、トランジスタＭ３９のゲート２２６は、いずれも、ドレイン電圧ＶＤの印加端に接続されている。
【００９３】
トランジスタＭ３８のゲート２２４、電荷転送トランジスタＭ１５のソース（Ｎ型不純物拡散層２１６）と、トランジスタＭ３９のドレイン（Ｎ型不純物拡散層２１７）は、いずれも、ソース電圧ＶＳ（＝出力電圧ＶＮ）の印加端に接続されている。
【００９４】
ホールド補助トランジスタＭ４５のゲート２２３と、電荷転送トランジスタＭ１５のゲート２２５は、いずれも、ゲート電圧ＶＧの印加端に接続されている。
【００９５】
ホールド補助トランジスタＭ４５のソースとバックゲート（Ｎ型不純物拡散層２１２、Ｐ型不純物拡散層２１９）、トランジスタＭ３８のソースとバックゲート（Ｎ型不純物拡散層２１４、Ｐ型不純物拡散層２２０）、電荷転送トランジスタ１５のバックゲート（Ｐ型不純物拡散層２２１）、及び、トランジスタＭ３９のソースとバックゲート（Ｎ型不純物拡散層２１８、Ｐ型不純物拡散層２２２）は、いずれも、バックゲート電圧ＶＢＧの印加端に接続されている。
【００９６】
なお、電荷転送トランジスタＭ１５には、寄生ダイオードＤ１及びＤ２が付随する。より具体的に述べると、寄生ダイオードＤ１は、Ｐ型ウェル２０４をアノードとし、Ｎ型不純物拡散層２１５をカソードとするように付随している。一方、寄生ダイオードＤ２は、Ｐ型ウェル２０４をアノードとし、Ｎ型不純物拡散層２１６をカソードとするように付随している。
【００９７】
また、Ｐ型ウェル２０２〜２０５とＮ型ウェル２０１との間、及び、Ｐ型半導体基板２０１とＮ型ウェル２０１との間にも、それぞれ、寄生ダイオードＤ１１及びＤ１２が付随する。より具体的に述べると、寄生ダイオードＤ１１は、Ｐ型ウェル２０２〜２０５それぞれをアノードとし、Ｎ型ウェル２０１をカソードとするように付随している。一方、寄生ダイオードＤ１２は、Ｐ型半導体基板２００をアノードとし、Ｎ型ウェル２０１をカソードとするように付随している。
【００９８】
このような寄生素子の存在を鑑みると、先出の図７は、図９のように書き改めることができる。ただし、Ｎ型ウェル２０１とＰ型ウェル２０２〜２０５を省略し、Ｐ型半導体基板２００自体をホールド補助トランジスタＭ４５、トランジスタＭ３８、電荷転送トランジスタＭ１５、及び、トランジスタＭ３９それぞれのバックゲートとしても構わない。
【００９９】
上記したように、本実施形態の負昇圧チャージポンプ１には、電荷転送トランジスタＭ１１〜Ｍ１５それぞれのバックゲートとドレインとの間に接続されて、電荷転送トランジスタＭ１１〜Ｍ１５と共にオン／オフされるホールド補助トランジスタＭ４１〜Ｍ４５が追加されている。以下では、ホールド補助トランジスタＭ４５のホールド補助動作を例示してその作用効果を説明する。
【０１００】
図１０は、ホールド補助トランジスタＭ４５のホールド補助動作を示す波形図である。なお、本図の上段には、クロック信号ＣＬＫ１〜ＣＬＫ４が描写されている。また、本図の中段と下段には、それぞれ、ホールド補助トランジスタＭ４５の導入時／未導入時における各部電圧の挙動として、電荷転送トランジスタＭ１５のゲート電圧ＶＧ（実線）、ドレイン電圧ＶＤ（小破線）、ソース電圧ＶＳ（大破線）、及び、バックゲート電圧ＶＢＧ（太い実線）が描写されている。なお、本図における時刻ｔ１〜ｔ８は、それぞれ、図２または図６のそれと対応している。
【０１０１】
本図の下段で示すように、ホールド補助トランジスタＭ４５の未導入時には、電荷転送トランジスタＭ１５のオン期間（＝時刻ｔ４〜ｔ５）において、電荷転送トランジスタＭ１５のバックゲートが高インピーダンスとなり、バックゲート電圧ＶＢＧが不定となる。
【０１０２】
一方、本図の中段で示すように、ホールド補助トランジスタＭ４５の導入時には、電荷転送トランジスタＭ１５のオン期間（＝時刻ｔ４〜ｔ５）において、ホールド補助トランジスタＭ４５がオンするので、電荷転送トランジスタＭ１５のバックゲートがドレインと短絡される。その結果、バックゲート電圧ＶＢＧは、ドレイン電圧ＶＤに固定される。
【０１０３】
なお、本図では、ホールド補助トランジスタＭ４５のホールド補助動作を例示したが、ホールド補助トランジスタＭ４１〜Ｍ４４においても、上記と同様の作用効果を享受することができる。
【０１０４】
このように、ホールド補助トランジスタＭ４１〜Ｍ４５を導入することにより、電荷転送トランジスタＭ１１〜Ｍ１５それぞれのオン期間には、ホールド補助トランジスタＭ４１〜Ｍ４５がオンするので、電荷転送トランジスタＭ１１〜Ｍ１５のバックゲートを低インピーダンスに維持することができる。その結果、定量的予測の難しい寄生トランジスタＱ１（図３または図５を参照）の動作を効果的に抑制することができるので、負昇圧チャージポンプ１の動作安定性を向上することが可能となる。
【０１０５】
なお、特許文献１のトランジスタＭ１は、あくまで、スタートアップ直前にオンしてラッチアップを防止するものであり、チャージポンプ動作時にはオフされているので、上記のホールド補助トランジスタＭ４１〜Ｍ４５に相当するものではない。
【０１０６】
また、特許文献２のゲート電圧設定ＭＯＳは、あくまで、トランスファーＭＯＳの「ゲート電位」をドレインに接続する接続回路の役割を果たすものであり、上記のホールド補助トランジスタＭ４１〜Ｍ４５に相当するものではない。
【０１０７】
＜第２実施形態＞
図１１は、負昇圧チャージポンプ１の第２実施形態を示す回路図である。本実施形態で示したように、ホールド補助トランジスタＭ４１〜Ｍ４５それぞれのドレインは、電荷転送トランジスタＭ１１〜Ｍ１５それぞれのソースに接続しても構わない。
【０１０８】
＜第３実施形態＞
図１２は、負昇圧チャージポンプ１の第３実施形態を示す回路図である。本実施形態で示したように、最後段の負昇圧ユニット５０は、ドレインがユニット入力端ａとして負昇圧ユニット１４０の出力端に接続され、ゲートとソース及びバックゲートがユニット出力端ｂとして出力電圧ＶＮの出力端に接続されたＮチャネル型の電荷転送トランジスタＭ１５のみを含む構成としてもよい。このように接続された電荷転送トランジスタＭ１５は、カソードがユニット入力端ａに接続されて、アノードがユニット出力端ｂに接続されたダイオードと等価な電荷転送スイッチとして機能する。
【０１０９】
＜第４実施形態＞
図１３は、負昇圧チャージポンプ１の第４実施形態を示す回路図である。本実施形態で示したように、最前段の負昇圧ユニット６０は、ドレインがユニット入力端ａとして接地電圧ＶＳＳの入力端に接続され、ゲートとソース及びバックゲートがユニット出力端ｂとして負昇圧ユニット１０の入力端に接続された電荷転送トランジスタＭ１６（ＮＭＯＳＦＥＴ）と、第１端がユニット出力端ｂに接続されて第２端がクロック入力端ｃとしてクロック信号ＣＬＫ４の入力端に接続されたフライングキャパシタＣ１６と、を含む構成としてもよい。なお、上記のように接続された電荷転送トランジスタＭ１６は、カソードがユニット入力端ａに接続されて、アノードがユニット出力端ｂに接続されたダイオードと等価な電荷転送スイッチとして機能する。
【０１１０】
＜第５実施形態＞
図１４は、負昇圧チャージポンプ１の第５実施形態を示す回路図である。本実施形態で示したように、最前段の負昇圧ユニット６０は、ソースとバックゲートがユニット入力端ａとして接地電圧ＶＳＳの入力端に接続され、ゲートとドレインがユニット出力端ｂとして負昇圧ユニット１０の入力端に接続された電荷転送トランジスタＭ１６Ｐ（ＰＭＯＳＦＥＴ）と、第１端がユニット出力端ｂに接続されて第２端がクロック入力端ｃとしてっクロック信号ＣＬＫ４の入力端に接続されたフライングキャパシタＣ１６と、を含む構成としてもよい。なお、上記のように接続された電荷転送トランジスタＭ１６Ｐは、カソードがユニット入力端ａに接続されて、アノードがユニット出力端ｂに接続されたダイオードと等価な電荷転送スイッチとして機能する。
【０１１１】
＜不揮発性半導体記憶装置＞
なお、上記の負昇圧チャージポンプ１は、不揮発性半導体記憶装置に内蔵することが可能である。例えば、電気的にデータの書き換えが可能なフラッシュメモリは、データの書き込み時に正負の高電圧を必要とする。従って、フラッシュメモリの負電圧生成手段として、負昇圧チャージポンプ１を内蔵すれば、装置外部から供給される電源電圧を負昇圧することにより、装置内部で所望の負電圧を生成することが可能となる。
【０１１２】
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１１３】
本明細書中に開示されている負昇圧チャージポンプは、例えば、不揮発性半導体記憶装置の負電圧生成手段として利用することが可能である。
【符号の説明】
【０１１４】
１    負昇圧チャージポンプ
１０〜６０    負昇圧ユニット
１１０〜１５０    低電位ホールド回路
Ｍ１１〜Ｍ１６    電荷転送トランジスタ（ＮＭＯＳＦＥＴ）
Ｍ１６Ｐ    電荷転送トランジスタ（ＰＭＯＳＦＥＴ）
Ｍ２１〜Ｍ２５    放電トランジスタ（ＮＭＯＳＦＥＴ）
Ｍ３０〜Ｍ３９    第１トランジスタ、第２トランジスタ（ＮＭＯＳＦＥＴ）
Ｍ４１〜Ｍ４５    ホールド補助トランジスタ（ＮＭＯＳＦＥＴ）
Ｃ１１〜Ｃ１４、Ｃ１６    フライングキャパシタ
Ｃ２１〜Ｃ２５    ゲートキャパシタ
Ｃｏ    出力キャパシタ
Ｄ１、Ｄ２、Ｄ１１、Ｄ１２    寄生ダイオード
Ｑ１    寄生トランジスタ（ｎｐｎ型）
ａ    ユニット入力端
ｂ    ユニット出力端
ｃ    第１クロック入力端
ｄ    第２クロック入力端
２００    Ｐ型半導体基板
２０１    Ｎ型ウェル（Ｎ型埋設層）
２０２〜２０５    Ｐ型ウェル（バックゲート）
２０６〜２１０    Ｎ型不純物拡散層（Ｎ型埋設層のコンタクト）
２１１〜２１８    Ｎ型不純物拡散層（ソース、ドレイン）
２１９〜２２２    Ｐ型不純物拡散層（バックゲートのコンタクト）
２２３〜２２６    ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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