(57)【要約】      （修正有）【課題】複数の参照電圧生成部間の個体バラツキによる参照電圧間の誤差に起因する画質不良を抑制し、撮像画像の画質を向上する撮像装置を提供する。【解決手段】撮像装置において、ＣＭＯＳイメージセンサ１は、アナログ−デジタル変換部１３Ａ、１３Ｂは光電変換部を含む画素２が配置された画素アレイ部１１から、画素行単位で出力される各画素の信号を並行処理してデジタル信号に変換する。参照電圧生成部１４Ａ、１４Ｂはアナログ−デジタル変換部に対応して設けられ、ＡＤ変換に用いる参照電圧を生成する。電圧設定部１７は複数の画素電圧レベルを設定し、アナログ−デジタル変換部を通して出力する。画像処理部は、画素アレイ部の各画素の信号をＡＤ変換した結果に対して補正を行うための補正量を算出する演算部としての機能を有し、複数の画素電圧レベルのそれぞれを、アナログ−デジタル変換部でＡＤ変換した結果に基づいて補正量を算出する。【選択図】図１
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【特許請求の範囲】
【請求項１】
光電変換部を含む画素が配置されて成る画素アレイ部から、複数の画素行単位で出力される各画素の信号を並行処理してデジタル信号に変換する複数のアナログ−デジタル変換部、
複数のアナログ−デジタル変換部に対応して設けられ、アナログ−デジタル変換に用いる参照電圧を生成する複数の参照電圧生成部、
複数の画素電圧レベルを設定し、複数のアナログ−デジタル変換部のそれぞれを通して出力する電圧設定部、及び、
画素アレイ部の各画素の信号をアナログ−デジタル変換した結果に対して補正を行うための補正量を算出する演算部を備え、
演算部は、複数の画素電圧レベルのそれぞれを、複数のアナログ−デジタル変換部のそれぞれでアナログ−デジタル変換した結果に基づいて補正量を算出する、
撮像装置。
【請求項２】
演算部は、複数の参照電圧生成部が生成する各参照電圧の設定が同じである場合における、各参照電圧間のアナログ−デジタル変換性能の誤差を補正するための補正量を算出する、
請求項１に記載の撮像装置。
【請求項３】
演算部は、複数の参照電圧間の画素電圧レベルに対するアナログ−デジタル変換値の特性差に基づいて補正量を算出する、
請求項１に記載の撮像装置。
【請求項４】
複数の画素電圧レベルは、黒レベルに設定された第１の画素電圧レベル、及び、白レベルに設定された第２の画素電圧レベルを含む、
請求項１に記載の撮像装置。
【請求項５】
演算部は、画素電圧レベルに対するアナログ−デジタル変換値の特性において、第１の画素電圧レベルの設定時の撮像フレーム内のアナログ−デジタル変換値に基づく特性、及び、第２の画素電圧レベルの設定時の撮像フレーム内のアナログ−デジタル変換値に基づく特性の違いから補正量を算出する、
請求項４に記載の撮像装置。
【請求項６】
演算部は、画素電圧レベルに対するアナログ−デジタル変換値の特性の傾き及び切片の違いから補正量を算出する、
請求項５に記載の撮像装置。
【請求項７】
演算部は、１撮像フレームのアナログ−デジタル変換値を、第１の画素電圧レベル及び第２の画素電圧レベル別に積算し、アナログ−デジタル変換値の平均値を取得し、この取得した平均値を基に、画素電圧レベルに対するアナログ−デジタル変換値の特性の傾き及び切片の誤差量を算出する、
請求項６に記載の撮像装置。
【請求項８】
電圧設定部は、画素アレイ部内に形成されたダミー画素から成る、
請求項１に記載の撮像装置。
【請求項９】
ダミー画素は、複数の参照電圧生成部のそれぞれに対応して、少なくとも１画素列分設けられている、
請求項８に記載の撮像装置。
【請求項１０】
第１半導体基板及び第２半導体基板の少なくとも２つの半導体基板が積層された積層構造において、
画素アレイ部は、第１半導体基板に形成され、
ダミー画素は、第１半導体基板以外の半導体基板に形成されている、
請求項９に記載の撮像装置。
【請求項１１】
演算部は、算出した補正量を用いて、画素アレイ部の各画素の信号をアナログ−デジタル変換した結果に対して補正を行う、
請求項１に記載の撮像装置。
【請求項１２】
演算部は、画素アレイ部の基板外に設けられた画像処理部から成り、
画像処理部は、算出した補正量を用いて、画素アレイ部の有効画素のアナログ−デジタル変換結果に対して補正を行う、
請求項１１に記載の撮像装置。
【請求項１３】
演算部は、画素アレイ部の基板外に設けられた外部演算装置から成り、
外部演算装置は、算出した補正量を、画素アレイ部の基板内に設けられた信号処理部に供給し、
信号処理部は、外部演算装置から供給される補正量を用いて、画素アレイ部の有効画素のアナログ−デジタル変換結果に対して補正を行う、
請求項１１に記載の撮像装置。
【請求項１４】
演算部は、画素アレイ部の基板内に設けられた信号処理部から成り、
信号処理部は、算出した補正量を用いて、画素アレイ部の有効画素のアナログ−デジタル変換結果に対して補正を行う、
請求項１１に記載の撮像装置。
【請求項１５】
光電変換部を含む画素が配置されて成る画素アレイ部から、複数の画素行単位で出力される各画素の信号をデジタル信号に並行処理して変換する複数のアナログ−デジタル変換部、及び、
複数のアナログ−デジタル変換部に対応して設けられ、アナログ−デジタル変換に用いる参照電圧を生成する複数の参照電圧生成部を備える撮像装置の信号処理に当たって、
複数の画素電圧レベルを設定し、複数のアナログ−デジタル変換部のそれぞれを通して出力し、
複数の画素電圧レベルのそれぞれを、複数のアナログ−デジタル変換部のそれぞれでアナログ−デジタル変換した結果に基づいて、画素アレイ部の各画素の信号をアナログ−デジタル変換した結果に対して補正を行うための補正量を算出する、
撮像装置の信号処理方法。
【請求項１６】
光電変換部を含む画素が配置されて成る画素アレイ部から、複数の画素行単位で出力される各画素の信号を並行処理してデジタル信号に変換する複数のアナログ−デジタル変換部、
複数のアナログ−デジタル変換部に対応して設けられ、アナログ−デジタル変換に用いる参照電圧を生成する複数の参照電圧生成部、
複数の画素電圧レベルを設定し、複数のアナログ−デジタル変換部のそれぞれを通して出力する電圧設定部、及び、
画素アレイ部の各画素の信号をアナログ−デジタル変換した結果に対して補正を行うための補正量を算出する演算部を備え、
演算部は、複数の画素電圧レベルのそれぞれを、複数のアナログ−デジタル変換部のそれぞれでアナログ−デジタル変換した結果に基づいて補正量を算出する、
撮像装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像装置及び撮像装置の信号処理方法、並びに、電子機器に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサ等の撮像素子において、画素が行列状に配置されて成る画素アレイ部（画素群）に対し、列方向に並列にアナログ−デジタル変換（以下、「ＡＤ変換」と記述する場合がある）を行う、所謂、列並列アナログ−デジタル変換方式が知られている。この種の撮像素子において、近年、撮像素子の画素数が増大傾向にある一方、単位時間当たりの撮像フレーム出力数（フレームレート）も高速化の傾向にある。
【０００３】
列並列アナログ−デジタル変換方式の撮像素子において、単位時間当たりのＡＤ変換処理数を多くし、ＡＤ変換から撮像フレーム出力までの処理速度を向上させることで、フレームレートを向上させることができる。そのフレームレート向上の手法の一つとして、複数の画素行について、並行して、列並列ＡＤ変換を行う技術がある。この従来技術では、画素アレイ部を挟んで上下に、例えば２系統の列並列ＡＤ変換部を配置する構成が採られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２５２６０５号公報（特に、段落番号［０１４４］及び図１７）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の従来技術では、所謂、ランプ波（ＲＡＭＰ波）の参照電圧を生成する参照電圧生成部が、２系統の列並列ＡＤ変換部毎に設けられる。しかしながら、参照電圧生成部を複数持つことで、ランプ波の参照電圧の設定が同じであっても、複数の参照電圧生成部間の個体バラツキにより、ランプ波の参照電圧間に微小ながら差異が生じる。この参照電圧間の微小な差異が、撮像フレームに対する横筋による画質不良、もしくは、ＡＤ変換領域間の段差として現れ、撮像画像の画質が悪化する一因となる。
【０００６】
本開示は、複数の参照電圧生成部間の個体バラツキによる参照電圧間の誤差に起因する画質不良を抑制し、撮像画像の画質の向上を図ることができる撮像装置及びその信号処理方法、並びに、当該撮像装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を達成するための本開示の撮像装置は、
光電変換部を含む画素が配置されて成る画素アレイ部から、複数の画素行単位で出力される各画素の信号を並行処理してデジタル信号に変換する複数のアナログ−デジタル変換部、
複数のアナログ−デジタル変換部に対応して設けられ、アナログ−デジタル変換に用いる参照電圧を生成する複数の参照電圧生成部、
複数の画素電圧レベルを設定し、複数のアナログ−デジタル変換部のそれぞれを通して出力する電圧設定部、及び、
画素アレイ部の各画素の信号をアナログ−デジタル変換した結果に対して補正を行うための補正量を算出する演算部を備え、
演算部は、複数の画素電圧レベルのそれぞれを、複数のアナログ−デジタル変換部のそれぞれでアナログ−デジタル変換した結果に基づいて補正量を算出する。
【０００８】
また、上記の目的を達成するための本開示の撮像装置の信号処理方法は、
光電変換部を含む画素が配置されて成る画素アレイ部から、複数の画素行単位で出力される各画素の信号を並行処理してデジタル信号に変換する複数のアナログ−デジタル変換部、及び、
複数のアナログ−デジタル変換部に対応して設けられ、アナログ−デジタル変換に用いる参照電圧を生成する複数の参照電圧生成部を備える撮像装置の信号処理に当たって、
複数の画素電圧レベルを設定し、複数のアナログ−デジタル変換部のそれぞれを通して出力し、
複数の画素電圧レベルのそれぞれを、複数のアナログ−デジタル変換部のそれぞれでアナログ−デジタル変換した結果に基づいて、画素アレイ部の各画素の信号をアナログ−デジタル変換した結果に対して補正を行うための補正量を算出する。
【０００９】
また、上記の目的を達成するための本開示の電子機器は、上記の構成の撮像装置を有する。
【００１０】
上記の構成の撮像装置、その信号処理方法、あるいは、電子機器において、複数の画素電圧レベルのそれぞれを、複数のアナログ−デジタル変換部のそれぞれでＡＤ変換することで、そのＡＤ変換結果は、複数の参照電圧生成部間の個体バラツキに起因する参照電圧間のＡＤ変換性能の誤差を含むものとなる。従って、ＡＤ変換の結果から、ＡＤ変換性能の誤差を補正するための補正量を算出できる。そして、当該補正量を用いて補正処理を行うことにより、複数の参照電圧生成部間の個体バラツキによる参照電圧間のＡＤ変換性能誤差に起因する画質不良を抑制可能になる。
【発明の効果】
【００１１】
本開示によれば、複数の参照電圧生成部間の個体バラツキによる参照電圧間のＡＤ変換性能誤差に起因する画質不良を抑制できるため、撮像画像の画質の向上を図ることができる。尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。
【図面の簡単な説明】
【００１２】
【図１】図１は、本開示の実施形態に係るＣＭＯＳイメージセンサの基本的な構成の概略を示す概略構成図である。
【図２】図２は、画素の回路構成の一例を示す回路図である。
【図３】図３は、列並列型アナログ−デジタル変換部の構成の一例を示すブロック図である。
【図４】図４は、積層型のチップ構造の概略を示す分解斜視図である。
【図５】図５は、本開示の撮像装置のシステム構成の概略を示すブロック図である。
【図６】図６は、画素電圧レベルとＡＤ変換値との関係を示す特性図である。
【図７】図７は、実施例１に係るＡＤ変換性能誤差の算出についての説明図である。
【図８】図８は、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のＡＤ変換性能誤差を補正する処理手順の一例を示すフローチャートである。
【図９】図９Ａ及び図９Ｂは、誤差補正の適用を開始するフレームタイミングについての説明図である。
【図１０】図１０は、実施例２に係るＣＭＯＳイメージセンサの構成の概略を示す概略構成図である。
【図１１】図１１は、ダミー画素の回路構成の一例を示す回路図である。
【図１２】図１２は、実施例３に係る信号処理部の構成の一例を示すブロック図である。
【図１３】図１３は、実施例４に係る信号処理部の構成の一例を示すブロック図である。
【図１４】図１４は、本開示に係る技術の適用例を示す図である。
【図１５】図１５は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。
【図１６】図１６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【図１７】図１７は、撮像部の設置位置の例を示す図である。
【発明を実施するための形態】
【００１３】
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の撮像素子及びその信号処理方法、並びに、電子機器、全般に関する説明
２．本開示の実施形態に係る撮像素子
２−１．ＣＭＯＳイメージセンサの例
２−２．単位画素の構成例
２−３．チップ構造
２−４．２つの参照電圧生成部に起因する画質不良について
２−５．本開示の撮像装置のシステム構成
２−６．実施形態の説明
２−６−１．実施例１
２−６−２．実施例２
２−６−３．実施例３
２−６−４．実施例４
２−６−５．実施形態の変形例
２−６−６．実施形態の応用例
３．本開示の電子機器
３−１．カメラモジュール
３−２．移動体への応用例
４．本開示がとることができる構成
【００１４】
＜本開示の撮像装置及びその信号処理方法、並びに、電子機器、全般に関する説明＞
本開示の撮像装置及びその信号処理方法、並びに、電子機器にあっては、演算部について、複数の参照電圧生成部が生成する各参照電圧の設定が同じである場合における、各参照電圧間のアナログ−デジタル変換性能の誤差を補正するための補正量を算出する構成とすることができる。更に、演算部について、複数の参照電圧間の画素電圧レベルに対するアナログ−デジタル変換値の特性差に基づいて補正量を算出する構成とすることができる。
【００１５】
上述した好ましい構成を含む本開示の撮像装置及びその信号処理方法、並びに、電子機器にあっては、複数の画素電圧レベルについて、黒レベルに設定された第１の画素電圧レベル、及び、白レベルに設定された第２の画素電圧レベルを含む構成とすることができる。更に、演算部について、画素電圧レベルに対するアナログ−デジタル変換値の特性において、第１の画素電圧レベルの設定時の撮像フレーム内のアナログ−デジタル変換値に基づく特性、及び、第２の画素電圧レベルの設定時の撮像フレーム内のアナログ−デジタル変換値に基づく特性の違いから補正量を算出する構成とすることができる。
【００１６】
更に、上述した好ましい構成を含む本開示の撮像装置及びその信号処理方法、並びに、電子機器にあっては、演算部について、画素電圧レベルに対するアナログ−デジタル変換値の特性の傾き及び切片の違いから補正量を算出する構成とすることができる。演算部について、１撮像フレームのアナログ−デジタル変換値を、第１の画素電圧レベル及び第２の画素電圧レベル別に積算し、アナログ−デジタル変換値の平均値を取得し、この取得した平均値を基に、画素電圧レベルに対するアナログ−デジタル変換値の特性の傾き及び切片の誤差量を算出する構成とすることができる。
【００１７】
あるいは又、上述した好ましい構成を含む本開示の撮像装置及びその信号処理方法、並びに、電子機器にあっては、電圧設定部について、画素アレイ部内に形成されたダミー画素から成り、ダミー画素は、複数の参照電圧生成部のそれぞれに対応して、少なくとも１画素列分設けられる構成とすることができる。また、第１半導体基板及び第２半導体基板の少なくとも２つの半導体基板が積層された積層構造において、画素アレイ部を第１半導体基板に形成されるとき、ダミー画素については、第１半導体基板以外の半導体基板に形成することが好ましい。
【００１８】
あるいは又、上述した好ましい構成を含む本開示の撮像装置及びその信号処理方法、並びに、電子機器にあっては、演算部について、算出した補正量を用いて、画素アレイ部の各画素の信号をアナログ−デジタル変換した結果に対して補正を行う構成とすることができる。このとき、演算部が画素アレイ部の基板外に設けられた画像処理部から成り、当該画像処理部において、算出した補正量を用いて、画素アレイ部の有効画素のアナログ−デジタル変換結果に対して補正を行う構成とすることができる。
【００１９】
あるいは又、上述した好ましい構成を含む本開示の撮像装置及びその信号処理方法、並びに、電子機器にあっては、演算部が画素アレイ部の基板外に設けられた外部演算装置から成り、外部演算装置で算出した補正量を、画素アレイ部の基板内に設けられた信号処理部に供給する。そして、当該信号処理部において、外部演算装置から供給される補正量を用いて、画素アレイ部の有効画素のアナログ−デジタル変換結果に対して補正を行う構成とすることができる。
【００２０】
あるいは又、上述した好ましい構成を含む本開示の撮像装置及びその信号処理方法、並びに、電子機器にあっては、演算部が画素アレイ部の基板内に設けられた信号処理部から成り、当該信号処理部において、算出した補正量を用いて、画素アレイ部の有効画素のアナログ−デジタル変換結果に対して補正を行う構成とすることができる。
【００２１】
＜本開示の実施形態に係る撮像素子＞
先ず、本開示の実施形態に係る撮像素子の基本的な構成について説明する。ここでは、本実施形態に係る撮像素子として、Ｘ−Ｙアドレス方式の撮像素子の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製された撮像素子である。
【００２２】
［ＣＭＯＳイメージセンサの例］
図１は、本開示の実施形態に係るＣＭＯＳイメージセンサの基本的な構成の概略を示す概略構成図である。本実施形態に係るＣＭＯＳイメージセンサ１は、光電変換部を含む画素２が半導体基板１０上に、行方向及び列方向に、即ち、行列状に２次元配置されて成る画素アレイ部１１を有する。ここで、行方向とは画素行の画素２の配列方向（所謂、水平方向）を言い、列方向とは画素列の画素２の配列方向（所謂、垂直方向）を言う。
【００２３】
画素２は、光電変換部で光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。画素２の構造については、半導体基板１０において、配線層が形成される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることもできるし、表面（正面）から照射される光を取り込む表面照射型の画素構造とすることもできる。
【００２４】
図１では、図示を省略しているが、一般的に、画素アレイ部１１には、オプティカルブラック（ＯＰＢ）領域が設けられる。このオプティカルブラック領域の画素は、黒レベルの基準となるレベルを得るための遮光された画素であり、通常、撮像出力に用いられる画素（以下、「有効画素」と記述する場合がある）の外側に設けられる。
【００２５】
画素アレイ部１１において、行列状の画素配列に対し、画素行毎に画素駆動線３１1〜３１m（以下、総称して「画素駆動線３１」と記述する場合がある）が行方向に沿って配線されている。また、画素列毎に垂直信号線３２A1〜３２An及び垂直信号線３２B1〜３２Bn（以下、総称して「垂直信号線３２」と記述する場合がある）が列方向に沿って配線されている。画素駆動線３１は、画素２から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線３１について１本の配線として図示しているが、１本に限られるものではない。画素駆動線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。
【００２６】
画素列毎に配線された２本の垂直信号線のうち、垂直信号線３２A1〜３２Anは、例えば奇数行の画素行の画素信号の読み出しに用いられ、垂直信号線３２B1〜３２Bnは、例えば偶数行の画素行の画素信号の読み出しに用いられる。すなわち、画素列毎に垂直信号線３２が２本ずつ配線された構成とすることで、２行単位で画素信号の読み出しが可能となっている。
【００２７】
画素アレイ部１１の周辺領域には、画素２を駆動する周辺回路部として、例えば、行選択部１２、アナログ−デジタル変換部１３Ａ，１３Ｂ、参照電圧生成部１４Ａ，１４Ｂ、水平転送走査部１５Ａ，１５Ｂ、信号処理部１６、電圧設定部１７、及び、タイミング制御部１８等が設けられている。すなわち、本実施形態に係るＣＭＯＳイメージセンサ１は、アナログ−デジタル変換部及び水平転送走査部が、画素アレイ部１１の上下に２系統有することで、ＡＤ変換から撮像フレームの出力までの処理速度を向上させ、フレームレートの向上を図る構成となっている。
【００２８】
以下に、画素アレイ部１１の周辺回路部、即ち、行選択部１２、アナログ−デジタル変換部１３Ａ，１３Ｂ、参照電圧生成部１４Ａ，１４Ｂ、水平転送走査部１５Ａ，１５Ｂ、信号処理部１６、電圧設定部１７、及び、タイミング制御部１８について説明する。
【００２９】
行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【００３０】
読出し走査系は、画素アレイ部１１から画素信号を読み出すために、画素アレイ部１１の画素２を行単位で順に選択走査する。画素２から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対し、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。この掃出し走査系による掃出し走査により、読出し行の画素２の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００３１】
アナログ−デジタル変換部１３Ａ，１３Ｂは、垂直信号線３２1〜３２nの各々に対応して設けられた複数のＡＤ変換器の集合から成り、垂直信号線３２を通して画素列毎に出力される２行分のアナログの画素信号を並行してＡＤ変換する列並列型のアナログ−デジタル変換部である。より具体的には、アナログ−デジタル変換部１３Ａは、例えば奇数行の各画素信号をＡＤ変換を行い、アナログ−デジタル変換部１３Ｂは、例えば偶数行の各画素信号をＡＤ変換を行う。
【００３２】
列並列アナログ−デジタル変換部１３Ａ，１３Ｂにおけるアナログ−デジタル変換器としては、参照信号比較型のアナログ−デジタル変換器の一例であるシングルスロープ型アナログ−デジタル変換器が用いられる。列並列アナログ−デジタル変換部１３Ａ，１３Ｂの具体的な構成の詳細については後述する。
【００３３】
シングルスロープ型アナログ−デジタル変換器では、時間が経過するにつれて電圧値が徐々に変化する、ランプ波（ＲＡＭＰ波）の参照電圧ＲＡＭＰが用いられる。そのため、ランプ波の参照電圧ＲＡＭＰを生成する参照電圧生成部１４Ａ，１４Ｂが、２系統のアナログ−デジタル変換部１３Ａ，１３Ｂの近傍に配置されている。参照電圧生成部１４Ａ，１４Ｂは、例えばデジタル−アナログ変換（ＤＡ変換）回路によって構成することができる。
【００３４】
２系統のアナログ−デジタル変換部１３Ａ，１３Ｂにおいて、同一の条件でＡＤ変換を行うために、ランプ波の参照電圧ＲＡＭＰについて、参照電圧生成部１４Ａ，１４Ｂ間で同一設定とされる。ここで、「同一設定」とは、厳密に同一設定である場合の他、実質的に同一設定である場合も含む意味であり、設計上あるいは製造上生ずる種々のばらつきの存在は許容される。
【００３５】
因みに、２系統のアナログ−デジタル変換部１３Ａ，１３Ｂで同じ波形の参照電圧ＲＡＭＰを用いるには、一般的には、一つの参照電圧生成部を２系統のアナログ−デジタル変換部１３Ａ，１３Ｂ間で共用することになる。しかしながら、例えば、ＤＡ変換回路などから構成される参照電圧生成部の回路規模は大きいため、画素アレイ部１１の周辺領域において、２系統のアナログ−デジタル変換部１３Ａ，１３Ｂから同等の距離に参照電圧生成部の配置スペースを確保することは困難である。このような理由から、２系統のアナログ−デジタル変換部１３Ａ，１３Ｂ毎にその近傍に、参照電圧生成部１４Ａ，１４Ｂが配置されている。
【００３６】
水平転送走査部１５Ａ，１５Ｂは、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２の信号の読み出しに際し、画素列の走査や画素列のアドレスを制御する。そして、水平転送走査部１５Ａ，１５Ｂによる制御の下に、アナログ−デジタル変換部１３Ａ，１３Ｂでデジタル信号に変換された画素信号が読み出され、信号処理部１６へ出力される。具体的には、水平転送走査部１５Ａからは、画素アレイ部１１の奇数行の画素信号が信号処理部１６へ出力され、水平転送走査部１５Ｂからは、画素アレイ部１１の偶数行の画素信号が信号処理部１６へ出力される。
【００３７】
信号処理部１６は、水平転送走査部１５Ａから供給される奇数行の画素信号と、水平転送走査部１５Ｂから供給される偶数行の画素信号とを、画素アレイ部１１の画素行の順番に並び替える信号処理を行う。信号処理部１６は更に、画素アレイ部１１の画素行の順番に並び替えられた画素信号に対して、例えば、増幅処理、演算処理等の種々の信号処理を行う。
【００３８】
電圧設定部１７は、本実施形態の特徴部分の一つであり、複数の画素電圧レベル、例えば、第１の画素電圧レベル及び第２の画素電圧レベルを設定し、２系統のアナログ−デジタル変換部１３Ａ，１３Ｂのそれぞれを通して出力する。この電圧設定部１７の作用の詳細については後述する。
【００３９】
タイミング制御部１８は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これら生成した信号を基に、行選択部１２アナログ−デジタル変換部１３Ａ，１３Ｂ、水平転送走査部１５Ａ，１５Ｂ、信号処理部１６、及び、電圧設定部１７等の駆動制御を行う。
【００４０】
上述したように、本実施形態に係るＣＭＯＳイメージセンサ１は、列方向において、画素アレイ部１１を挟んで一方側（図の上側）及び他方側（図の下側）にそれぞれアナログ−デジタル変換部や水平転送走査部等を配置し、画素信号を２つの画素行単位で上下に読み出す構成となっている。この上下読出しの構成によれば、ＡＤ変換から撮像フレームの出力までの処理速度を向上させることができるため、フレームレートの向上を図ることができる。
【００４１】
尚、本実施形態では、画素信号を読み出すに当たって、アナログ−デジタル変換部や水平転送走査部等を２系統有する構成を例示したが、２系統に限られるものではなく、又、偶数系統に限られるものでもない。すなわち、アナログ−デジタル変換部や水平転送走査部等を３系統以上の複数系統有する構成であってもよい。
【００４２】
［画素の回路構成例］
図２は、画素２の回路構成の一例を示す回路図である。画素２は、光電変換部として、例えば、フォトダイオード２１を有している。画素２は、フォトダイオード２１に加えて、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する画素構成となっている。
【００４３】
尚、ここでは、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとして、例えばＮチャネルのＭＯＳ型電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）を用いている。但し、ここで例示した４つのトランジスタ２２〜２５の導電型（チャネル）の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００４４】
この画素２に対して、先述した画素駆動線３１として、複数の画素駆動線が同一画素行の各画素２に対して共通に配線されている。これら複数の画素駆動線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の画素駆動線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
【００４５】
フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。ここで、増幅トランジスタ２４のゲート電極が電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。
【００４６】
転送トランジスタ２２のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。
【００４７】
リセットトランジスタ２３は、高電位側電源ＶDDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧ＶDDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。
【００４８】
増幅トランジスタ２４は、ゲート電極がフローティングディフュージョンＦＤに、ドレイン電極が高電位側電源ＶDDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して垂直信号線３２に接続される。そして、増幅トランジスタ２４と、垂直信号線３２の一端に接続される電流源Ｉとは、フローティングディフュージョンＦＤの電圧を垂直信号線３２の電位に変換するソースフォロワを構成している。
【００４９】
選択トランジスタ２５は、ドレイン電極が増幅トランジスタ２４のソース電極に接続され、ソース電極が垂直信号線３２に接続されている。選択トランジスタ２５のゲート電極には、高レベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線３２に伝達する。
【００５０】
尚、選択トランジスタ２５については、高電位側電源電圧ＶDDのノードと増幅トランジスタ２４のドレイン電極との間に接続する回路構成を採ることもできる。また、本例では、画素２の画素回路として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。
【００５１】
［アナログ−デジタル変換部の構成例］
次に、列並列型のアナログ−デジタル変換部１３Ａ，１３Ｂの具体的な構成について説明する。図３は、アナログ−デジタル変換部１３Ａ，１３Ｂの構成の一例を示すブロック図である。ここでは、一方のアナログ−デジタル変換部１３Ｂの構成を示しているが、他方のアナログ−デジタル変換部１３Ａの構成も同じである。
【００５２】
アナログ−デジタル変換部１３Ｂは、垂直信号線３２B1〜３２Bnの各々に対応して設けられた複数のシングルスロープ型アナログ−デジタル変換器の集合から成る。ここでは、ｎ列目のシングルスロープ型アナログ−デジタル変換器１３０を例に挙げて説明する。
【００５３】
シングルスロープ型アナログ−デジタル変換器１３０は、比較器１３１、カウンタ回路１３２、及び、ラッチ回路１３３を有する回路構成となっている。シングルスロープ型アナログ−デジタル変換器１３０には、参照電圧生成部１４Ｂから、ランプ波の参照電圧ＲＡＭＰが供給される。
【００５４】
比較器１３１は、画素２から読み出され、垂直信号線３２を通して出力されるアナログの画素信号を比較入力とし、参照電圧生成部１４Ｂで生成される参照電圧ＲＡＭＰを基準入力とし、両信号を比較する。そして、比較器１３１は、例えば、参照電圧ＲＡＭＰが画素信号よりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照電圧ＲＡＭＰが画素信号以下のときに出力が第２の状態（例えば、低レベル）になる。そして、比較器１３１は、画素信号の信号レベルに応じた、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号を比較結果として出力する。
【００５５】
カウンタ回路１３２には、比較器１３１に対する参照電圧ＲＡＭＰの供給開始タイミングと同じタイミングで、タイミング制御部１８からクロック信号ＣＬＫが与えられる。そして、カウンタ回路１３２は、クロック信号ＣＬＫに同期してカウント動作を行うことによって、比較器１３１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。このカウンタ回路１３２のカウント結果（カウント値）が、アナログの画素信号をデジタル化したデジタル値となる。
【００５６】
ラッチ回路１３３は、カウンタ回路１３２のカウント結果であるデジタル値を保持（ラッチ）する。また、ラッチ回路１３３は、信号レベルの画素信号に対応するＤ相のカウント値と、リセットレベルの画素信号に対応するＰ相のカウント値との差分をとることにより、ノイズ除去処理の一例である、ＣＤＳ（Correlated Double Sampling;相関二重サンプリング）を行う。そして、水平転送走査部１５Ｂによる制御の下に、ラッチしたデジタル値を出力する。
【００５７】
上述したように、シングルスロープ型アナログ−デジタル変換器１３０の集合から成る列並列アナログ−デジタル変換部１３Ｂでは、参照電圧生成部１４Ｂで生成される、線形に変化するアナログ値の参照電圧ＲＡＭＰと、画素２から出力されるアナログの画素信号との大小関係が変化するまでの時間情報からデジタル値を得る。尚、上記の例では、画素列に対して１対１の関係でアナログ−デジタル変換器１３０が配置されて成るアナログ−デジタル変換部１３Ｂを例示したが、複数の画素列を単位としてアナログ−デジタル変換器１３０が配置されて成るアナログ−デジタル変換部１３Ｂとすることも可能である。
【００５８】
［チップ構造］
上記の構成のＣＭＯＳイメージセンサ１では、チップ（半導体集積回路）構造として、所謂、平置型のチップ構造（所謂、平置構造）を例示したが、平置型のチップ構造に限られるものではない。ここで、平置型のチップ構造とは、図１に示すように、画素アレイ部１１と同じ半導体基板１０上に、画素アレイ部１１の周辺の回路部分を形成した構造である。具体的には、平置型のチップ構造では、画素アレイ部１１と同じ半導体基板１０上に、行選択部１２、アナログ−デジタル変換部１３Ａ，１３Ｂ、参照電圧生成部１４Ａ，１４Ｂ、水平転送走査部１５Ａ，１５Ｂ、信号処理部１６、電圧設定部１７、及び、タイミング制御部１８等が形成されている。
【００５９】
チップ（半導体集積回路）構造として、平置型のチップ構造の他に、積層型のチップ構造を例示することができる。図４に、積層型のチップ構造の概略を分解斜視図で示す。図４に示すように、積層型のチップ構造（所謂、積層構造）は、第１半導体基板１０Ａ及び第２半導体基板１０Ｂの少なくとも２つの半導体基板が積層された構造となっている。この積層構造において、画素アレイ部１１は、１層目の第１半導体基板１０Ａに形成される。また、行選択部１２、アナログ−デジタル変換部１３Ａ，１３Ｂ、参照電圧生成部１４Ａ，１４Ｂ、水平転送走査部１５Ａ，１５Ｂ、信号処理部１６、電圧設定部１７、及び、タイミング制御部１８等の回路部分は、２層目の第２半導体基板１０Ｂに形成される。そして、１層目の第１半導体基板１０Ａと２層目の第２半導体基板１０Ｂとは、ビア（ＶＩＡ）やＣｕ−Ｃｕ接続などの接続部１９を通して電気的に接続される。
【００６０】
この積層構造のＣＭＯＳイメージセンサ１によれば、第１半導体基板１０Ａとして画素アレイ部１１を形成できるだけの大きさ（面積）のもので済むため、１層目の第１半導体基板１０Ａのサイズ（面積）、ひいては、チップ全体のサイズを小さくできる。更に、１層目の第１半導体基板１０Ａには画素２の作製に適したプロセスを適用でき、２層目の第２半導体基板１０Ｂには回路部分の作製に適したプロセスを適用できるため、ＣＭＯＳイメージセンサ１の製造に当たって、プロセスの最適化を図ることができるメリットもある。特に、回路部分の作製に当たっては、先端プロセスの適用が可能になる。
【００６１】
尚、ここでは、第１半導体基板１０Ａ及び第２半導体基板１０Ｂが積層されて成る２層構造の積層構造を例示したが、積層構造としては、２層構造に限られるものではなく、３層以上の構造とすることもできる。そして、３層以上の積層構造の場合、行選択部１２、アナログ−デジタル変換部１３Ａ，１３Ｂ、参照電圧生成部１４Ａ，１４Ｂ、水平転送走査部１５Ａ，１５Ｂ、信号処理部１６、電圧設定部１７、及び、タイミング制御部１８等の回路部分については、２層目以降の半導体基板に分散して形成することができる。
【００６２】
［２つの参照電圧生成部に起因する画質不良について］
ところで、本実施形態に係るＣＭＯＳイメージセンサ１にあっては、フレームレートの向上を目的として、上下読出しの構成を採っていることから、参照電圧生成部が複数、例えばアナログ−デジタル変換部１３Ａ，１３Ｂのそれぞれに対応して２つの参照電圧生成部１４Ａ，１４Ｂが設けられている。参照電圧生成部が複数の場合、２つの参照電圧生成部１４Ａ，１４Ｂ間でランプ波の参照電圧ＲＡＭＰの出力設定が同一（同一設定）とされる。
【００６３】
しかしながら、参照電圧ＲＡＭＰの出力設定が同一であったとしても、２つの参照電圧生成部１４Ａ，１４Ｂ間に製造上の個体バラツキによる性能の差異が生ずることは避けられず、参照電圧生成部１４Ａ，１４Ｂ間の個体バラツキに起因して、それぞれの参照電圧ＲＡＭＰ間のＡＤ変換性能に微小ながら差異が生じる。その結果、それぞれの参照電圧ＲＡＭＰによる画素行のＡＤ変換結果に横筋の成分が発生する。すなわち、複数の参照電圧ＲＡＭＰ間の微小な差異が、撮像フレームに対する横筋による画質不良、もしくは、ＡＤ変換領域間の段差として現れ、撮像画像の画質が悪化する一因となる。
【００６４】
上記の複数の参照電圧ＲＡＭＰ間のＡＤ変換性能の誤差（差異）に対する補正を、参照電圧生成部１４Ａ，１４Ｂ自体に施すことは、本来、それが理想である。しかしながら、参照電圧生成部１４Ａ，１４Ｂ間の製造上の個体バラツキの差異が、参照電圧生成部１４Ａ，１４Ｂ自体の動作設定分解能よりも微小である場合は、その差異を補正することができない。また、そのような微小差異を参照電圧生成部１４Ａ，１４Ｂ自体で可能な構成を採ると、アナログ回路規模が増大し、チップ面積の増大となる。
【００６５】
［本開示の撮像装置のシステム構成］
本開示の撮像装置のシステム構成の概略を図５に示す。本開示の撮像装置は、上記の構成のＣＭＯＳイメージセンサ１に加えて、ＣＭＯＳイメージセンサ１以外のチップに設けられた画像処理部３及び制御部４を備える構成となっている。画像処理部３は、画像処理プロセッサ等から成り、上述した複数の参照電圧ＲＡＭＰ間のＡＤ変換性能の誤差（差異）に対する補正処理を行う。その詳細については後述する。制御部４は、例えば、ＭＰＵ（Micro Processing Unit）等のプロセッサから成り、画像処理部３での補正処理を含むシステム全体の制御を行う。
【００６６】
［実施形態の説明］
複数の参照電圧ＲＡＭＰ間のＡＤ変換性能誤差について、デジタルデータ上での補正を実現するために、ＣＭＯＳイメージセンサ１は、複数の画素電圧レベルを設定し、複数の画素電圧レベルのそれぞれを、２系統のアナログ−デジタル変換部１３Ａ，１３Ｂのそれぞれを通して出力する電圧設定部１７を備えている。尚、図１には、電圧設定部１７で設定した複数の画素電圧レベルを、垂直信号線３２1〜３２nの全てに供給する形態を表しているが、必ずしも全てに供給することに限られるものではなく、垂直信号線３２1〜３２nの一部あるいは一本に供給する形態であってもよい。
【００６７】
そして、画像処理部３において、デジタルデータ上で補正を行うための補正量の算出処理、及び、その算出した補正量に基づくデジタルデータ上での補正処理が行われる。具体的には、画像処理部３は、複数の画素電圧レベルのそれぞれを、アナログ−デジタル変換部１３Ａ，１３のそれぞれでＡＤ変換した結果（撮像フレーム）に基づいて、デジタルデータ上で補正を行うための補正量を算出する。この補正量は、複数の参照電圧ＲＡＭＰ間のＡＤ変換性能誤差の誤差量でもある。
【００６８】
すなわち、画像処理部３は、画素アレイ部１１の各画素（有効画素）２の信号のＡＤ変換結果に対して補正を行うための補正量を算出する演算部としての機能を有している。画像処理部３は更に、補正量を算出する演算機能に加えて、当該演算機能で算出した補正量を用いて、画素アレイ部１１の各画素２の信号をアナログ−デジタル変換部１３Ａ，１３でＡＤ変換した結果、即ち、撮像フレーム出力後のデジタルデータに対して補正を行う補正機能を有している。
【００６９】
このようにして、本実施形態では、例えば２つの参照電圧生成部１４Ａ，１４Ｂを備えるＣＭＯＳイメージセンサ１において、参照電圧ＲＡＭＰが同一設定である場合の参照電圧生成部１４Ａ，１４Ｂ間の個体バラツキに起因する、複数の参照電圧ＲＡＭＰ間のＡＤ変換性能の誤差（差異）を、それぞれのＡＤ変換後の撮像フレームからデジタル値として算出する。そして、その後の有効画素についての撮像フレームに対して、複数の参照電圧ＲＡＭＰ間のＡＤ変換性能誤差が減少する方向に、その誤差量（デジタル値）に応じた補正量を用いてデジタルデータ上で補正を行う。
【００７０】
以下に、参照電圧ＲＡＭＰの出力設定が同一である場合における、複数の参照電圧ＲＡＭＰ間のＡＤ変換性能誤差を、有効画素についての撮像フレームの出力後のデジタルデータ上で補正するための具体的な実施例について説明する。
【００７１】
（実施例１）
実施例１は、複数の参照電圧ＲＡＭＰ間のＡＤ変換性能誤差を、それぞれのＡＤ変換後の撮像フレームからデジタル値として算出する例である。実施例１では、複数の参照電圧ＲＡＭＰ間の画素電圧レベルに対するＡＤ変換値の差異は、画素電圧レベルとＡＤ変換値との関係を示す図６の線形特性において、当該線形特性の傾き及び切片の両方に発生すると考える。以降、便宜上、線形特性の傾きの差異を「ゲイン誤差」と呼び、切片の差異を「オフセット誤差」と呼ぶこととする。尚、図６では、複数の参照電圧ＲＡＭＰを、参照電圧ＲＡＭＰ１及び参照電圧ＲＡＭＰ２の２つとしている。
【００７２】
ゲイン誤差及びオフセット誤差をそれぞれデジタル値として算出するために、本実施形態に係るＣＭＯＳイメージセンサ１は電圧設定部１７を備えている。電圧設定部１７は、複数の画素電圧レベル、例えば、第１の画素電圧レベル及び第２の画素電圧レベルを設定し、垂直信号線３２1〜３２nを通して、２系統のアナログ−デジタル変換部１３Ａ，１３Ｂに供給する。そして、２系統のアナログ−デジタル変換部１３Ａ，１３Ｂはそれぞれ、参照電圧ＲＡＭＰ１及び参照電圧ＲＡＭＰ２を用いて、奇数行／偶数行の画素行単位で、第１の画素電圧レベル及び第２の画素電圧レベルについてＡＤ変換を実行する。
【００７３】
より具体的には、電圧設定部１７による画素電圧レベルの設定の下で、例えば１撮像フレーム期間分、参照電圧ＲＡＭＰ１及び参照電圧ＲＡＭＰ２に基づくＡＤ変換を並行して行うことで、複数の参照電圧ＲＡＭＰ間のＡＤ変換性能誤差の補正のための撮像フレーム（以下、「補正用画素フレーム」と記述する）を出力する。この補正用画素フレームの出力を、少なくとも２種類の画素電圧レベルの設定、即ち、第１の画素電圧レベル及び第２の画素電圧レベルの設定の下に行う。
【００７４】
第１の画素電圧レベル及び第２の画素電圧レベルを設定したときに出力される補正用画素フレーム１及び補正用画素フレーム２には、参照電圧ＲＡＭＰ１及び参照電圧ＲＡＭＰ２によるＡＤ変換画素が含まれている。但し、各補正用画素フレーム毎の画素電圧レベルは同じとし、１撮像フレーム分のＡＤ変換を終えてから、画素電圧レベルを変更（第１の画素電圧レベル→第２の画素電圧レベル）して、次の補正用画素フレームのＡＤ変換を行うこととする。
【００７５】
補正用画素フレーム１及び補正用画素フレーム２に基づく補正量の算出、及び、有効画素についての撮像フレーム出力後のデジタルデータに対する補正量に基づく補正の各処理は、画像処理部３において行われる。以下に、画像処理部３での処理について具体的に説明する。
【００７６】
画像処理部３は、第１の画素電圧レベル及び第２の画素電圧レベルが設定されたそれぞれのフレーム毎に、即ち、補正用画素フレーム１及び補正用画素フレーム２毎に、１撮像フレーム中でＡＤ変換した画素値（ＡＤ変換値）を、適用した参照電圧ＲＡＭＰ１及び参照電圧ＲＡＭＰ２別に積算し、ＡＤ変換値の平均値を取得する。この取得したＡＤ変換値の平均値に基に、図７に示すように、横軸を設定画素電圧レベル、縦軸をＡＤ変換値（平均値）とした参照電圧ＲＡＭＰ１，ＲＡＭＰ２別のＡＤ変換性能の１次近似式を得ることができる。
【００７７】
そして、この１次近似式から、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のゲイン誤差及びオフセット誤差の各誤差量を算出することができる。参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のゲイン誤差量については、第１の画素電圧レベル及び第２の画素電圧レベルの電圧差が大きいほど算出を確実に行うことができる。このような観点から、第１の画素電圧レベルを黒レベルＶbに設定し、第２の画素電圧レベルを白レベルＶwに設定することが好ましい。この画素電圧レベルの設定により、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のゲイン誤差量を確実に算出することができる。
【００７８】
参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のゲイン誤差及びオフセット誤差の各誤差量の算出については、参照電圧ＲＡＭＰ１，ＲＡＭＰ２毎のＡＤ変換値の積算を、補正用画素フレーム１及び補正用画素フレーム２の出力段階で画素出力順に逐次行えばよい。従って、画像処理部３では、フレームメモリ等の記憶手段を用いなくても各誤差量の算出を行うことができる。
【００７９】
次に、画像処理部３において実行される、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のＡＤ変換性能誤差を補正する、具体的には、ゲイン誤差及びオフセット誤差の各誤差についてデジタル補正する手法について説明する。
【００８０】
参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のゲイン誤差及びオフセット誤差の算出を、電圧設定部１７による画素電圧レベルの設定の下に行った後、ＡＤ変換対象画素を画素アレイ部１１内の有効画素についての撮像フレームの出力を行う。そして、参照電圧ＲＡＭＰ１，ＲＡＭＰ２の一方を基準の参照電圧とし、他方の参照電圧でＡＤ変換された有効画素の撮像フレームの画素値（ＡＤ変換値）全てに対して、誤差が解消する方向にゲイン誤差を乗算（又は、除算）し、オフセット誤差を加算（又は、減算）する。以上の処理により、有効画素の撮像フレームに対して、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のＡＤ変換性能誤差について、デジタルデータ上での補正が行われる。
【００８１】
ここで、図５のシステム構成において実行される、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のＡＤ変換性能誤差を補正する処理手順の一例について、図８のフローチャートを用いて説明する。この一連の処理は、例えば、制御部４を構成するプロセッサによる制御の下に実行される。
【００８２】
プロセッサは、ＣＭＯＳイメージセンサ１のリセット／スタンバイを解除し（ステップＳ１１）、次いで、内部電圧の安定化を待ち（ステップＳ１２）、次いで、電圧設定部１７による画素電圧レベルの設定を行う（ステップＳ１３）。このときの電圧設定部１７による画素電圧レベルの設定は、例えば、第１の画素電圧レベル（例えば、黒レベルＶb）の設定となる。
【００８３】
次に、プロセッサは、電圧設定部１７による画素電圧レベルの設定の下に、アナログ−デジタル変換部１３Ａ，１３Ｂでの参照電圧ＲＡＭＰ１，ＲＡＭＰ２に基づくＡＤ変換処理を経て補正用画素フレームを出力する（ステップＳ１４）。この処理では、第１の画素電圧レベル（黒レベルＶb）の設定の下での補正用画素フレーム１の出力となる。次に、プロセッサは、参照電圧ＲＡＭＰ１，ＲＡＭＰ２毎にＡＤ変換値を積算し、ＡＤ変換値の平均値を算出し（ステップＳ１５）、次いで、電圧設定部１７での電圧設定の変更が必要か否かを判断する（ステップＳ１６）。
【００８４】
電圧設定部１７での電圧設定の変更が必要であれば、電圧設定部１７による電圧設定を第１の画素電圧レベルから第２の画素電圧レベル（例えば、白レベルＶw）に変更し（ステップＳ１７）、ステップＳ１４に戻る。そして、第２の画素電圧レベル（白レベルＶw）の設定の下に、ＡＤ変換処理を経て補正用画素フレーム（即ち、補正用画素フレーム２）を出力し（ステップＳ１４）、次いで、参照電圧ＲＡＭＰ１，ＲＡＭＰ２毎にＡＤ変換値を積算し、ＡＤ変換値の平均値を算出する（ステップＳ１５）。
【００８５】
第２の画素電圧レベルの設定の下での処理が完了した後、プロセッサは、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のゲイン誤差及びオフセット誤差の各誤差量を算出し（ステップＳ１８）、次いで、有効画素についての撮像フレームを出力し（ステップＳ１９）、しかる後、デジタルデータ上での補正処理を行う（ステップＳ２０）。ステップＳ１８及びステップＳ２０の各処理は、画像処理部３の処理である。
【００８６】
上記の手順に則っていれば、補正用画素フレームを出力し、ゲイン誤差及びオフセット誤差の算出後、それら誤差補正の適用を開始するフレームタイミングは、図９Ａに示すように、補正用画素フレームの出力後であれば任意のタイミングでよい。尚、誤差補正の適用は、必ずしも、ある撮像フレームの先頭から開始する必要はなく、撮像フレーム出力中の任意ラインから適用開始しても構わない。この場合、誤差補正の適用を開始した時点の撮像フレームについては、撮像フレームの途中から誤差補正が行われるが、その撮像フレームの出力が終われば、その後の撮像フレームは先頭から全ラインで誤差補正されることになる。
【００８７】
（実施例２）
実施例２は、電圧設定部１７としてダミー画素を用いる例である。実施例２に係るＣＭＯＳイメージセンサ１の構成の概略を図１０に示す。
【００８８】
ダミー画素は、画素電圧レベルを設定する電圧設定部１７の一例であり、画素アレイ部１１の領域内に設けられる。画素アレイ部１１の領域は、有効画素領域１１Ａ、オプティカルブラック（ＯＰＢ）領域１１Ｂ、及び、ダミー画素領域１１Ｃに分けられている。そして、有効画素領域１１Ａには、撮像出力に用いられる有効画素（図１の画素２に相当）が配置されている。オプティカルブラック領域１１Ｂには、黒レベルの基準となるレベルを得るための遮光されたＯＰＢ画素が配置されている。
【００８９】
ダミー画素領域１１Ｃには、複数の画素電圧レベルを設定するためのダミー画素、例えばダミー画素２Ａ及びダミー画素２Ｂが配置されている。ダミー画素２Ａ及びダミー画素２Ｂは、本来の画素２（有効画素／ＯＰＢ画素）と違って、光電変換部（フォトダイオード）を持たないが、本来の画素２と同様に、垂直信号線３２に接続されている。具体的には、ダミー画素２Ａは、奇数行の画素信号を伝送する垂直信号線３２Anに接続され、ダミー画素２Ｂは、偶数行の画素信号を伝送する垂直信号線３２Bnに接続されている。
【００９０】
ダミー画素２Ａ及びダミー画素２Ｂは、複数の参照電圧生成部１４Ａ，１４Ｂのそれぞれに対応して、少なくとも１画素列分設けられる。本例では、ダミー画素２Ａ及びダミー画素２Ｂを１画素列（例えば、ｎ行目の１画素列）だけ設ける場合を例示しているが、全画素列に対して設けてもよいし、複数画素列に対して設けてもよい。また、ダミー画素２Ａ及びダミー画素２Ｂをそれぞれ、１画素行分だけではなく、複数画素行分設けるようにしてもよい。
【００９１】
図１１に、ダミー画素２Ａ及びダミー画素２Ｂの回路構成の一例を示す。ダミー画素２Ａ／ダミー画素２Ｂの垂直信号線３２への接続は、タイミング制御部１８による制御の下に、行選択部１２からダミー画素選択信号ＤＭＳＥＬを、選択トランジスタ２５のゲート電極に与えることによって行われる。画素電圧レベルについては、増幅トランジスタ２４のゲート電極を、セレクタ２６を介して、電源電圧ＶDDのノードに接続された可変抵抗２７のライン、もしくは、チップ外部端子と直接接続されるラインに接続することによって設定することができる。画素電圧レベルの大きさについては、可変抵抗２７の抵抗値の調整によって任意に設定することができる。
【００９２】
第１の画素電圧レベル及び第２の画素電圧レベルの設定、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のゲイン誤差及びオフセット誤差の算出、及び、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のＡＤ変換性能誤差のデジタルデータ上での補正などの処理については、実施例１の場合と同様である。
【００９３】
図１０に示す構成では、平置型のチップ構造において、ダミー画素２Ａ及びダミー画素２Ｂを画素アレイ部１１の一部に配置する構成を例示している。ダミー画素２Ａ及びダミー画素２Ｂは、任意の画素電圧レベルを設定する回路部である。従って、平置型のチップ構造において、ダミー画素２Ａ及びダミー画素２Ｂを、必ずしも、フォトダイオードを含む有効画素（画素２）が配置される層に配置しなくてもよい。
【００９４】
また、ダミー画素２Ａ及びダミー画素２Ｂについては、平置型のチップ構造への適用に限られるものではなく、図４に示す積層型のチップ構造に対しても適用可能である。積層型のチップ構造に適用する場合には、ダミー画素２Ａ及びダミー画素２Ｂを、有効画素が形成される層とは別の層、即ち、画素アレイ部１１が形成される半導体基板以外の半導体基板に形成することが好ましい。これにより、ダミー画素２Ａ及びダミー画素２Ｂを有効画素と同数程度配置することが可能になる。その結果、より多くのダミー画素数の下に、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のゲイン誤差及びオフセット誤差の算出をより正確に行うことができる。
【００９５】
（実施例３）
実施例３は、外部で求めた参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のゲイン誤差及びオフセット誤差を用いて、ＣＭＯＳイメージセンサ１の内部で、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のＡＤ変換性能誤差の補正処理を行う例である。この補正処理は、例えば、図１の信号処理部１６で行うことができる。ＡＤ変換性能誤差の補正処理を行う機能を有する信号処理部１６を備えるＣＭＯＳイメージセンサ１は、本開示の撮像装置の一例である。
【００９６】
実施例３に係る信号処理部１６の構成の一例を図１２に示す。図１２に示すように、実施例３に係る信号処理部１６は、不揮発性メモリ１６１、乗算回路１６２、及び、加算回路１６３を有するデジタル回路構成となっている。信号処理部１６には、例えば、ロジックテスタなどの外部演算装置５を用いて算出された、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のゲイン誤差及びオフセット誤差の各情報が与えられる。すなわち、実施例３では、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のゲイン誤差及びオフセット誤差の算出は、演算部の一例である外部演算装置５で行われることになる。
【００９７】
外部演算装置５から信号処理部１６に与えられる、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のゲイン誤差及びオフセット誤差の各情報は、不揮発性メモリ１６１に記憶保持される。そして、この不揮発性メモリ１６１に記憶保持されたゲイン誤差及びオフセット誤差の各情報を用いて、乗算回路１６２及び加算回路１６３において、デジタルデータ上での補正が行われる。
【００９８】
具体的には、参照電圧ＲＡＭＰ１，ＲＡＭＰ２の一方を基準とし、他方でＡＤ変換された有効画素の撮像フレームのＡＤ変換値全てに対して、乗算回路１６２で誤差が解消する方向にゲイン誤差を乗算し、加算回路１６３でオフセット誤差を加算する。この信号処理部１６での処理により、有効画素の撮像フレームに対して、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のＡＤ変換性能誤差のデジタルデータ上での補正が行われる。
【００９９】
そして、上述した参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のゲイン誤差及びオフセット誤差の算出、これら誤差情報の不揮発性メモリ１６１への記憶、及び、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のＡＤ変換性能誤差の補正の各処理を、撮像素子の量産試験工程として行うようにする。これにより、撮像素子の撮像と撮像フレームの出力（つまり、ストリーミング）の途中で、補正用画素フレームを出力させることなく、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間の誤差補正が行われた状態で撮像素子を出荷できる。
【０１００】
（実施例４）
実施例４は、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のゲイン誤差及びオフセット誤差の算出、及び、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のＡＤ変換性能誤差の補正の各処理を、ＣＭＯＳイメージセンサ１の内部で行う例である。これらの処理は、例えば、図１の信号処理部１６で行うことができる。ゲイン誤差及びオフセット誤差の算出、及び、ＡＤ変換性能誤差の補正の各処理を行う機能を有する信号処理部１６を備えるＣＭＯＳイメージセンサ１は、本開示の撮像装置の一例である。
【０１０１】
実施例４に係る信号処理部１６の構成の一例を図１３に示す。図１３に示すように、実施例３に係る信号処理部１６は、フレームメモリ１６４、積算平均回路１６５1、積算平均回路１６５2、参照電圧間誤差情報記憶部１６６、ゲイン、オフセット誤差算出回路１６７、及び、参照電圧間誤差補正回路１６８を有するデジタル回路構成となっている。
【０１０２】
実施例４に係る信号処理部１６において、フレームメモリ１６４は、水平転送走査部１５Ａ，１５Ｂから供給されるＡＤ変換値を１撮像フレーム分記憶保持する。積算平均回路１６３1は、フレームメモリ１６４に記憶保持された、参照電圧ＲＡＭＰ１に基づく補正用撮像フレームのＡＤ変換値について積算し、ＡＤ変換値の平均値を算出する。積算平均回路１６３2は、フレームメモリ１６４に記憶保持された、参照電圧ＲＡＭＰ２に基づく補正用撮像フレームのＡＤ変換値について積算し、ＡＤ変換値の平均値を算出する。
【０１０３】
参照電圧間誤差情報記憶部１６６は、積算平均回路１６５1及び積算平均回路１６５2で算出されたＡＤ変換値の平均値を、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のゲイン誤差及びオフセット誤差に関する情報として記憶する。具体的には、参照電圧間誤差情報記憶部１６６には、参照電圧ＲＡＭＰ１に基づく補正用撮像フレームについての、第１の画素電圧レベルの設定時のＡＤ変換値の平均値１６６１、及び、第２の画素電圧レベルの設定時のＡＤ変換値の平均値１６６２が記憶される。参照電圧間誤差情報記憶部１６６には、更に、参照電圧ＲＡＭＰ２に基づく補正用撮像フレームについての、第１の画素電圧レベルの設定時のＡＤ変換値の平均値１６６３、及び、第２の画素電圧レベルの設定時のＡＤ変換値の平均値１６６４が記憶される。
【０１０４】
ゲイン、オフセット誤差算出回路１６７は、参照電圧間誤差情報記憶部１６６に記憶保持された参照電圧間誤差情報に基づいて、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のゲイン誤差及びオフセット誤差の各誤差量を、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のＡＤ変換性能誤差として算出する。参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のゲイン誤差及びオフセット誤差の各誤差量の算出については、実施例１の算出手法を用いることができる。
【０１０５】
参照電圧間誤差補正回路１６８は、ゲイン、オフセット誤差算出回路１６７で算出された、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のゲイン誤差及びオフセット誤差の各誤差量を用いて、参照電圧ＲＡＭＰ１，ＲＡＭＰ２間のＡＤ変換性能誤差の補正を行う。具体的には、参照電圧間誤差補正回路１６８は、フレームメモリ１６４に記憶保持された、有効画素についての撮像フレームのＡＤ変換値全てに対して、誤差が解消する方向にゲイン誤差を乗算（又は、除算）し、オフセット誤差を加算（又は、減算）することにより、デジタルデータ上での補正を行う。
【０１０６】
上述したように、実施例４では、画素アレイ部１１と共に半導体基板１０上に形成された信号処理部１６が、ゲイン誤差及びオフセット誤差の算出、及び、ＡＤ変換性能誤差の補正の各処理を行う演算部として機能する。この実施例４によれば、複数の参照電圧間のＡＤ変換性能誤差の算出、及び、当該ＡＤ変換性能誤差の補正の各処理を、ＣＭＯＳイメージセンサ１の内部で行うことで、撮像フレームのストリーミング中に、ＡＤ変換性能誤差の補正前後で補正用画素フレームが出力されることを防ぐことができる。
【０１０７】
（実施形態の変形例）
上記の実施形態では、画素が行列状に配置されて成るＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本開示に係る技術は、ＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本開示に係る技術は、画素が行列状に２次元配置されて成るＸ−Ｙアドレス方式の撮像装置（撮像素子）全般に対して適用可能である。
【０１０８】
また、本開示に係る技術は、可視光の入射光量の分布を検知して画像として撮像する撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する撮像装置全般に対して適用可能である。
【０１０９】
（実施形態の応用例）
以上説明した本実施形態に係るＣＭＯＳイメージセンサ１は、例えば図１４に示すように、可視光、赤外光、紫外光、Ｘ線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。
【０１１０】
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【０１１１】
＜本開示の電子機器＞
本開示に係る技術は、様々な製品に適用することができる。以下に、より具体的な適用例について説明する。ここでは、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像素子を用いる複写機などの電子機器に適用する場合について説明する。
【０１１２】
［カメラモジュール］
図１５は、本開示の電子機器の一例である、デジタルスチルカメラやビデオカメラ等のカメラモジュールの構成例を示すブロック図である。
【０１１３】
図１５に示すように、本例に係るカメラモジュール１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ(Digital Signal Processor)回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
【０１１４】
撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
【０１１５】
フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
【０１１６】
操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１１７】
上述したカメラモジュール１００は、ビデオカメラやデジタルスチルカメラ、更には、スマートフォン、携帯電話機等のモバイル機器向けカメラモジュールとして用いることができる。そして、このカメラモジュール１００において、撮像部１０２として、先述した実施形態に係る撮像装置を用いることでは、当該撮像装置は、複数の参照電圧生成部間の個体バラツキによる参照電圧間のＡＤ変換性能誤差に起因する画質不良の抑制によって撮像画像の画質の向上を図ることができるため、高画質の撮影画像を得ることができる。
【０１１８】
［移動体への応用例］
本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される撮像素子として実現されてもよい。
【０１１９】
図１６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システム７０００の概略的な構成例を示すブロック図である。車両制御システム７０００は、通信ネットワーク７０１０を介して接続された複数の電子制御ユニットを備える。図１６に示した例では、車両制御システム７０００は、駆動系制御ユニット７１００、ボディ系制御ユニット７２００、バッテリ制御ユニット７３００、車外情報検出ユニット７４００、車内情報検出ユニット７５００、及び統合制御ユニット７６００を備える。これらの複数の制御ユニットを接続する通信ネットワーク７０１０は、例えば、ＣＡＮ（Controller  Area  Network）、ＬＩＮ（Local  Interconnect  Network）、ＬＡＮ（Local  Area  Network）又はＦｌｅｘＲａｙ（登録商標）等の任意の規格に準拠した車載通信ネットワークであってよい。
【０１２０】
各制御ユニットは、各種プログラムにしたがって演算処理を行うマイクロコンピュータと、マイクロコンピュータにより実行されるプログラム又は各種演算に用いられるパラメータ等を記憶する記憶部と、各種制御対象の装置を駆動する駆動回路とを備える。各制御ユニットは、通信ネットワーク７０１０を介して他の制御ユニットとの間で通信を行うためのネットワークＩ／Ｆを備えるとともに、車内外の装置又はセンサ等との間で、有線通信又は無線通信により通信を行うための通信Ｉ／Ｆを備える。図１６では、統合制御ユニット７６００の機能構成として、マイクロコンピュータ７６１０、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０、音声画像出力部７６７０、車載ネットワークＩ／Ｆ７６８０及び記憶部７６９０が図示されている。他の制御ユニットも同様に、マイクロコンピュータ、通信Ｉ／Ｆ及び記憶部等を備える。
【０１２１】
駆動系制御ユニット７１００は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット７１００は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。駆動系制御ユニット７１００は、ＡＢＳ（Antilock  Brake  System）又はＥＳＣ（Electronic  Stability  Control）等の制御装置としての機能を有してもよい。
【０１２２】
駆動系制御ユニット７１００には、車両状態検出部７１１０が接続される。車両状態検出部７１１０には、例えば、車体の軸回転運動の角速度を検出するジャイロセンサ、車両の加速度を検出する加速度センサ、あるいは、アクセルペダルの操作量、ブレーキペダルの操作量、ステアリングホイールの操舵角、エンジン回転数又は車輪の回転速度等を検出するためのセンサのうちの少なくとも一つが含まれる。駆動系制御ユニット７１００は、車両状態検出部７１１０から入力される信号を用いて演算処理を行い、内燃機関、駆動用モータ、電動パワーステアリング装置又はブレーキ装置等を制御する。
【０１２３】
ボディ系制御ユニット７２００は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット７２００は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット７２００には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット７２００は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０１２４】
バッテリ制御ユニット７３００は、各種プログラムにしたがって駆動用モータの電力供給源である二次電池７３１０を制御する。例えば、バッテリ制御ユニット７３００には、二次電池７３１０を備えたバッテリ装置から、バッテリ温度、バッテリ出力電圧又はバッテリの残存容量等の情報が入力される。バッテリ制御ユニット７３００は、これらの信号を用いて演算処理を行い、二次電池７３１０の温度調節制御又はバッテリ装置に備えられた冷却装置等の制御を行う。
【０１２５】
車外情報検出ユニット７４００は、車両制御システム７０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット７４００には、撮像部７４１０及び車外情報検出部７４２０のうちの少なくとも一方が接続される。撮像部７４１０には、ＴｏＦ（Time  Of  Flight）カメラ、ステレオカメラ、単眼カメラ、赤外線カメラ及びその他のカメラのうちの少なくとも一つが含まれる。車外情報検出部７４２０には、例えば、現在の天候又は気象を検出するための環境センサ、あるいは、車両制御システム７０００を搭載した車両の周囲の他の車両、障害物又は歩行者等を検出するための周囲情報検出センサのうちの少なくとも一つが含まれる。
【０１２６】
環境センサは、例えば、雨天を検出する雨滴センサ、霧を検出する霧センサ、日照度合いを検出する日照センサ、及び降雪を検出する雪センサのうちの少なくとも一つであってよい。周囲情報検出センサは、超音波センサ、レーダ装置及びＬＩＤＡＲ（Light  Detection  and  Ranging、Laser  Imaging  Detection  and  Ranging）装置のうちの少なくとも一つであってよい。これらの撮像部７４１０及び車外情報検出部７４２０は、それぞれ独立したセンサないし装置として備えられてもよいし、複数のセンサないし装置が統合された装置として備えられてもよい。
【０１２７】
ここで、図１７は、撮像部７４１０及び車外情報検出部７４２０の設置位置の例を示す。撮像部７９１０，７９１２，７９１４，７９１６，７９１８は、例えば、車両７９００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部のうちの少なくとも一つの位置に設けられる。フロントノーズに備えられる撮像部７９１０及び車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として車両７９００の前方の画像を取得する。サイドミラーに備えられる撮像部７９１２，７９１４は、主として車両７９００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部７９１６は、主として車両７９００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０１２８】
尚、図１７には、それぞれの撮像部７９１０，７９１２，７９１４，７９１６の撮影範囲の一例が示されている。撮像範囲ａは、フロントノーズに設けられた撮像部７９１０の撮像範囲を示し、撮像範囲ｂ，ｃは、それぞれサイドミラーに設けられた撮像部７９１２，７９１４の撮像範囲を示し、撮像範囲ｄは、リアバンパ又はバックドアに設けられた撮像部７９１６の撮像範囲を示す。例えば、撮像部７９１０，７９１２，７９１４，７９１６で撮像された画像データが重ね合わせられることにより、車両７９００を上方から見た俯瞰画像が得られる。
【０１２９】
車両７９００のフロント、リア、サイド、コーナ及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０は、例えば超音波センサ又はレーダ装置であってよい。車両７９００のフロントノーズ、リアバンパ、バックドア及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２６，７９３０は、例えばＬＩＤＡＲ装置であってよい。これらの車外情報検出部７９２０〜７９３０は、主として先行車両、歩行者又は障害物等の検出に用いられる。
【０１３０】
図１６に戻って説明を続ける。車外情報検出ユニット７４００は、撮像部７４１０に車外の画像を撮像させるとともに、撮像された画像データを受信する。また、車外情報検出ユニット７４００は、接続されている車外情報検出部７４２０から検出情報を受信する。車外情報検出部７４２０が超音波センサ、レーダ装置又はＬＩＤＡＲ装置である場合には、車外情報検出ユニット７４００は、超音波又は電磁波等を発信させるとともに、受信された反射波の情報を受信する。車外情報検出ユニット７４００は、受信した情報に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、降雨、霧又は路面状況等を認識する環境認識処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、車外の物体までの距離を算出してもよい。
【０１３１】
また、車外情報検出ユニット７４００は、受信した画像データに基づいて、人、車、障害物、標識又は路面上の文字等を認識する画像認識処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した画像データに対して歪補正又は位置合わせ等の処理を行うとともに、異なる撮像部７４１０により撮像された画像データを合成して、俯瞰画像又はパノラマ画像を生成してもよい。車外情報検出ユニット７４００は、異なる撮像部７４１０により撮像された画像データを用いて、視点変換処理を行ってもよい。
【０１３２】
車内情報検出ユニット７５００は、車内の情報を検出する。車内情報検出ユニット７５００には、例えば、運転者の状態を検出する運転者状態検出部７５１０が接続される。運転者状態検出部７５１０は、運転者を撮像するカメラ、運転者の生体情報を検出する生体センサ又は車室内の音声を集音するマイク等を含んでもよい。生体センサは、例えば、座面又はステアリングホイール等に設けられ、座席に座った搭乗者又はステアリングホイールを握る運転者の生体情報を検出する。車内情報検出ユニット７５００は、運転者状態検出部７５１０から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。車内情報検出ユニット７５００は、集音された音声信号に対してノイズキャンセリング処理等の処理を行ってもよい。
【０１３３】
統合制御ユニット７６００は、各種プログラムにしたがって車両制御システム７０００内の動作全般を制御する。統合制御ユニット７６００には、入力部７８００が接続されている。入力部７８００は、例えば、タッチパネル、ボタン、マイクロフォン、スイッチ又はレバー等、搭乗者によって入力操作され得る装置によって実現される。統合制御ユニット７６００には、マイクロフォンにより入力される音声を音声認識することにより得たデータが入力されてもよい。入力部７８００は、例えば、赤外線又はその他の電波を利用したリモートコントロール装置であってもよいし、車両制御システム７０００の操作に対応した携帯電話又はＰＤＡ（Personal  Digital  Assistant）等の外部接続機器であってもよい。入力部７８００は、例えばカメラであってもよく、その場合搭乗者はジェスチャにより情報を入力することができる。あるいは、搭乗者が装着したウェアラブル装置の動きを検出することで得られたデータが入力されてもよい。さらに、入力部７８００は、例えば、上記の入力部７８００を用いて搭乗者等により入力された情報に基づいて入力信号を生成し、統合制御ユニット７６００に出力する入力制御回路などを含んでもよい。搭乗者等は、この入力部７８００を操作することにより、車両制御システム７０００に対して各種のデータを入力したり処理動作を指示したりする。
【０１３４】
記憶部７６９０は、マイクロコンピュータにより実行される各種プログラムを記憶するＲＯＭ（Read  Only  Memory）、及び各種パラメータ、演算結果又はセンサ値等を記憶するＲＡＭ（Random  Access  Memory）を含んでいてもよい。また、記憶部７６９０は、ＨＤＤ（Hard  Disc  Drive）等の磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス又は光磁気記憶デバイス等によって実現してもよい。
【０１３５】
汎用通信Ｉ／Ｆ７６２０は、外部環境７７５０に存在する様々な機器との間の通信を仲介する汎用的な通信Ｉ／Ｆである。汎用通信Ｉ／Ｆ７６２０は、ＧＳＭ（登録商標）（Global  System  of  Mobile  communications）、ＷｉＭＡＸ、ＬＴＥ（Long  Term  Evolution）若しくはＬＴＥ−Ａ（LTE−Advanced）などのセルラー通信プロトコル、又は無線ＬＡＮ（Ｗｉ−Ｆｉ（登録商標）ともいう）、Ｂｌｕｅｔｏｏｔｈ（登録商標）などのその他の無線通信プロトコルを実装してよい。汎用通信Ｉ／Ｆ７６２０は、例えば、基地局又はアクセスポイントを介して、外部ネットワーク（例えば、インターネット、クラウドネットワーク又は事業者固有のネットワーク）上に存在する機器（例えば、アプリケーションサーバ又は制御サーバ）へ接続してもよい。また、汎用通信Ｉ／Ｆ７６２０は、例えばＰ２Ｐ（Peer  To  Peer）技術を用いて、車両の近傍に存在する端末（例えば、運転者、歩行者若しくは店舗の端末、又はＭＴＣ（Machine  Type  Communication）端末）と接続してもよい。
【０１３６】
専用通信Ｉ／Ｆ７６３０は、車両における使用を目的として策定された通信プロトコルをサポートする通信Ｉ／Ｆである。専用通信Ｉ／Ｆ７６３０は、例えば、下位レイヤのＩＥＥＥ８０２．１１ｐと上位レイヤのＩＥＥＥ１６０９との組合せであるＷＡＶＥ（Wireless  Access  in  Vehicle  Environment）、ＤＳＲＣ（Dedicated  Short  Range  Communications）、又はセルラー通信プロトコルといった標準プロトコルを実装してよい。専用通信Ｉ／Ｆ７６３０は、典型的には、車車間（Vehicle  to  Vehicle）通信、路車間（Vehicle  to  Infrastructure）通信、車両と家との間（Vehicle  to  Home）の通信及び歩車間（Vehicle  to  Pedestrian）通信のうちの１つ以上を含む概念であるＶ２Ｘ通信を遂行する。
【０１３７】
測位部７６４０は、例えば、ＧＮＳＳ（Global  Navigation  Satellite  System）衛星からのＧＮＳＳ信号（例えば、ＧＰＳ（Global  Positioning  System）衛星からのＧＰＳ信号）を受信して測位を実行し、車両の緯度、経度及び高度を含む位置情報を生成する。尚、測位部７６４０は、無線アクセスポイントとの信号の交換により現在位置を特定してもよく、又は測位機能を有する携帯電話、ＰＨＳ若しくはスマートフォンといった端末から位置情報を取得してもよい。
【０１３８】
ビーコン受信部７６５０は、例えば、道路上に設置された無線局等から発信される電波あるいは電磁波を受信し、現在位置、渋滞、通行止め又は所要時間等の情報を取得する。尚、ビーコン受信部７６５０の機能は、上述した専用通信Ｉ／Ｆ７６３０に含まれてもよい。
【０１３９】
車内機器Ｉ／Ｆ７６６０は、マイクロコンピュータ７６１０と車内に存在する様々な車内機器７７６０との間の接続を仲介する通信インタフェースである。車内機器Ｉ／Ｆ７６６０は、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＮＦＣ（Near  Field  Communication）又はＷＵＳＢ（Wireless  USB）といった無線通信プロトコルを用いて無線接続を確立してもよい。また、車内機器Ｉ／Ｆ７６６０は、図示しない接続端子（及び、必要であればケーブル）を介して、ＵＳＢ（Universal  Serial  Bus）、ＨＤＭＩ（登録商標）（High-Definition  Multimedia  Interface）、又はＭＨＬ（Mobile  High-definition  Link）等の有線接続を確立してもよい。車内機器７７６０は、例えば、搭乗者が有するモバイル機器若しくはウェアラブル機器、又は車両に搬入され若しくは取り付けられる情報機器のうちの少なくとも１つを含んでいてもよい。また、車内機器７７６０は、任意の目的地までの経路探索を行うナビゲーション装置を含んでいてもよい。車内機器Ｉ／Ｆ７６６０は、これらの車内機器７７６０との間で、制御信号又はデータ信号を交換する。
【０１４０】
車載ネットワークＩ／Ｆ７６８０は、マイクロコンピュータ７６１０と通信ネットワーク７０１０との間の通信を仲介するインタフェースである。車載ネットワークＩ／Ｆ７６８０は、通信ネットワーク７０１０によりサポートされる所定のプロトコルに則して、信号等を送受信する。
【０１４１】
統合制御ユニット７６００のマイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、各種プログラムにしたがって、車両制御システム７０００を制御する。例えば、マイクロコンピュータ７６１０は、取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット７１００に対して制御指令を出力してもよい。例えば、マイクロコンピュータ７６１０は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced  Driver  Assistance  System）の機能実現を目的とした協調制御を行ってもよい。また、マイクロコンピュータ７６１０は、取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行ってもよい。
【０１４２】
マイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、車両と周辺の構造物や人物等の物体との間の３次元距離情報を生成し、車両の現在位置の周辺情報を含むローカル地図情報を作成してもよい。また、マイクロコンピュータ７６１０は、取得される情報に基づき、車両の衝突、歩行者等の近接又は通行止めの道路への進入等の危険を予測し、警告用信号を生成してもよい。警告用信号は、例えば、警告音を発生させたり、警告ランプを点灯させたりするための信号であってよい。
【０１４３】
音声画像出力部７６７０は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１６の例では、出力装置として、オーディオスピーカ７７１０、表示部７７２０及びインストルメントパネル７７３０が例示されている。表示部７７２０は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。表示部７７２０は、ＡＲ（Augmented  Reality）表示機能を有していてもよい。出力装置は、これらの装置以外の、ヘッドホン、搭乗者が装着する眼鏡型ディスプレイ等のウェアラブルデバイス、プロジェクタ又はランプ等の他の装置であってもよい。出力装置が表示装置の場合、表示装置は、マイクロコンピュータ７６１０が行った各種処理により得られた結果又は他の制御ユニットから受信された情報を、テキスト、イメージ、表、グラフ等、様々な形式で視覚的に表示する。また、出力装置が音声出力装置の場合、音声出力装置は、再生された音声データ又は音響データ等からなるオーディオ信号をアナログ信号に変換して聴覚的に出力する。
【０１４４】
尚、図１６に示した例において、通信ネットワーク７０１０を介して接続された少なくとも二つの制御ユニットが一つの制御ユニットとして一体化されてもよい。あるいは、個々の制御ユニットが、複数の制御ユニットにより構成されてもよい。さらに、車両制御システム７０００が、図示されていない別の制御ユニットを備えてもよい。また、上記の説明において、いずれかの制御ユニットが担う機能の一部又は全部を、他の制御ユニットに持たせてもよい。つまり、通信ネットワーク７０１０を介して情報の送受信がされるようになっていれば、所定の演算処理が、いずれかの制御ユニットで行われるようになってもよい。同様に、いずれかの制御ユニットに接続されているセンサ又は装置が、他の制御ユニットに接続されるとともに、複数の制御ユニットが、通信ネットワーク７０１０を介して相互に検出情報を送受信してもよい。
【０１４５】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部７９１０，７９１２，７９１４，７９１６，７９１８や車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０に適用され得る。そして、本開示に係る技術を適用することにより、複数の参照電圧生成部間の個体バラツキによる参照電圧間のＡＤ変換性能誤差に起因する画質不良の抑制によって撮像画像の画質の向上を図ることができるため、例えば、撮像対象を高精度にて検出可能な車両制御システムを構築できる。
【０１４６】
＜本開示がとることができる構成＞
本開示は、以下のような構成をとることもできる。
【０１４７】
≪Ａ．撮像装置≫
［Ａ−１］光電変換部を含む画素が配置されて成る画素アレイ部から、複数の画素行単位で出力される各画素の信号を並行処理してデジタル信号に変換する複数のアナログ−デジタル変換部、
複数のアナログ−デジタル変換部に対応して設けられ、アナログ−デジタル変換に用いる参照電圧を生成する複数の参照電圧生成部、
複数の画素電圧レベルを設定し、複数のアナログ−デジタル変換部のそれぞれを通して出力する電圧設定部、及び、
画素アレイ部の各画素の信号をアナログ−デジタル変換した結果に対して補正を行うための補正量を算出する演算部を備え、
演算部は、複数の画素電圧レベルのそれぞれを、複数のアナログ−デジタル変換部のそれぞれでアナログ−デジタル変換した結果に基づいて補正量を算出する、
撮像装置。
［Ａ−２］演算部は、複数の参照電圧生成部が生成する各参照電圧の設定が同じである場合における、各参照電圧間のアナログ−デジタル変換性能の誤差を補正するための補正量を算出する、
上記［Ａ−１］に記載の撮像装置。
［Ａ−３］演算部は、複数の参照電圧間の画素電圧レベルに対するアナログ−デジタル変換値の特性差に基づいて補正量を算出する、
上記［Ａ−１］又は上記［Ａ−２］に記載の撮像装置。
［Ａ−４］複数の画素電圧レベルは、黒レベルに設定された第１の画素電圧レベル、及び、白レベルに設定された第２の画素電圧レベルを含む、
上記［Ａ−１］乃至上記［Ａ−３］のいずれかに記載の撮像装置。
［Ａ−５］演算部は、画素電圧レベルに対するアナログ−デジタル変換値の特性において、第１の画素電圧レベルの設定時の撮像フレーム内のアナログ−デジタル変換値に基づく特性、及び、第２の画素電圧レベルの設定時の撮像フレーム内のアナログ−デジタル変換値に基づく特性の違いから補正量を算出する、
上記［Ａ−４］に記載の撮像装置。
［Ａ−６］演算部は、画素電圧レベルに対するアナログ−デジタル変換値の特性の傾き及び切片の違いから補正量を算出する、
上記［Ａ−５］に記載の撮像装置。
［Ａ−７］演算部は、１撮像フレームのアナログ−デジタル変換値を、第１の画素電圧レベル及び第２の画素電圧レベル別に積算し、アナログ−デジタル変換値の平均値を取得し、この取得した平均値を基に、画素電圧レベルに対するアナログ−デジタル変換値の特性の傾き及び切片の誤差量を算出する、
上記［Ａ−６］に記載の撮像装置。
［Ａ−８］電圧設定部は、画素アレイ部内に形成されたダミー画素から成る、
上記［Ａ−１］乃至上記［Ａ−７］のいずれかに記載の撮像装置。
［Ａ−９］ダミー画素は、複数の参照電圧生成部のそれぞれに対応して、少なくとも１画素列分設けられている、
上記［Ａ−８］に記載の撮像装置。
［Ａ−１０］第１半導体基板及び第２半導体基板の少なくとも２つの半導体基板が積層された積層構造において、
画素アレイ部は、第１半導体基板に形成され、
ダミー画素は、第１半導体基板以外の半導体基板に形成されている、
上記［Ａ−９］に記載の撮像装置。
［Ａ−１１］演算部は、算出した補正量を用いて、画素アレイ部の各画素の信号をアナログ−デジタル変換した結果に対して補正を行う、
上記［Ａ−１］乃至上記［Ａ−１０］のいずれかに記載の撮像装置。
［Ａ−１２］演算部は、画素アレイ部の基板外に設けられた画像処理部から成り、
画像処理部は、算出した補正量を用いて、画素アレイ部の有効画素のアナログ−デジタル変換結果に対して補正を行う、
上記［Ａ−１１］に記載の撮像装置。
［Ａ−１３］演算部は、画素アレイ部の基板外に設けられた外部演算装置から成り、
外部演算装置は、算出した補正量を、画素アレイ部の基板内に設けられた信号処理部に供給し、
信号処理部は、外部演算装置から供給される補正量を用いて、画素アレイ部の有効画素のアナログ−デジタル変換結果に対して補正を行う、
上記［Ａ−１１］に記載の撮像装置。
［Ａ−１４］演算部は、画素アレイ部の基板内に設けられた信号処理部から成り、
信号処理部は、算出した補正量を用いて、画素アレイ部の有効画素のアナログ−デジタル変換結果に対して補正を行う、
上記［Ａ−１１］に記載の撮像装置。
【０１４８】
≪Ｂ．撮像装置の信号処理方法≫
［Ｂ−１］光電変換部を含む画素が配置されて成る画素アレイ部から、複数の画素行単位で出力される各画素の信号をデジタル信号に並行処理して変換する複数のアナログ−デジタル変換部、及び、
複数のアナログ−デジタル変換部に対応して設けられ、アナログ−デジタル変換に用いる参照電圧を生成する複数の参照電圧生成部を備える撮像装置の信号処理に当たって、
複数の画素電圧レベルを設定し、複数のアナログ−デジタル変換部のそれぞれを通して出力し、
複数の画素電圧レベルのそれぞれを、複数のアナログ−デジタル変換部のそれぞれでアナログ−デジタル変換した結果に基づいて、画素アレイ部の各画素の信号をアナログ−デジタル変換した結果に対して補正を行うための補正量を算出する、
撮像装置の信号処理方法。
［Ｂ−２］複数の参照電圧生成部が生成する各参照電圧の設定が同じである場合における、各参照電圧間のアナログ−デジタル変換性能の誤差を補正するための補正量を算出する、
上記［Ｂ−１］に記載の撮像装置の信号処理方法。
［Ｂ−３］複数の参照電圧間の画素電圧レベルに対するアナログ−デジタル変換値の特性差に基づいて補正量を算出する、
上記［Ｂ−１］又は上記［Ｂ−２］に記載の撮像装置の信号処理方法。
［Ｂ−４］複数の画素電圧レベルは、黒レベルに設定された第１の画素電圧レベル、及び、白レベルに設定された第２の画素電圧レベルを含む、
上記［Ｂ−１］乃至上記［Ｂ−３］のいずれかに記載の撮像装置の信号処理方法。
［Ｂ−５］画素電圧レベルに対するアナログ−デジタル変換値の特性において、第１の画素電圧レベルの設定時の撮像フレーム内のアナログ−デジタル変換値に基づく特性、及び、第２の画素電圧レベルの設定時の撮像フレーム内のアナログ−デジタル変換値に基づく特性の違いから補正量を算出する、
上記［Ｂ−４］に記載の撮像装置の信号処理方法。
［Ｂ−６］画素電圧レベルに対するアナログ−デジタル変換値の特性の傾き及び切片の違いから補正量を算出する、
上記［Ｂ−５］に記載の撮像装置の信号処理方法。
［Ｂ−７］１撮像フレームのアナログ−デジタル変換値を、第１の画素電圧レベル及び第２の画素電圧レベル別に積算し、アナログ−デジタル変換値の平均値を取得し、この取得した平均値を基に、画素電圧レベルに対するアナログ−デジタル変換値の特性の傾き及び切片の誤差量を算出する、
上記［Ｂ−６］に記載の撮像装置の信号処理方法。
［Ｂ−８］電圧設定部は、画素アレイ部内に形成されたダミー画素から成る、
上記［Ｂ−１］乃至上記［Ｂ−７］のいずれかに記載の撮像装置の信号処理方法。
［Ｂ−９］ダミー画素は、複数の参照電圧生成部のそれぞれに対応して、少なくとも１画素列分設けられている、
上記［Ｂ−８］に記載の撮像装置の信号処理方法。
［Ｂ−１０］第１半導体基板及び第２半導体基板の少なくとも２つの半導体基板が積層された積層構造において、
画素アレイ部は、第１半導体基板に形成され、
ダミー画素は、第１半導体基板以外の半導体基板に形成されている、
上記［Ｂ−９］に記載の撮像装置の信号処理方法。
［Ｂ−１１］算出した補正量を用いて、画素アレイ部の各画素の信号をアナログ−デジタル変換した結果に対して補正を行う、
上記［Ｂ−１］乃至上記［Ｂ−１０］のいずれかに記載の撮像装置の信号処理方法。
［Ｂ−１２］画素アレイ部の基板外に設けられた画像処理部で補正量を算出し、
画像処理部において、算出した補正量を用いて、画素アレイ部の有効画素のアナログ−デジタル変換結果に対して補正を行う、
上記［Ｂ−１１］に記載の撮像装置の信号処理方法。
［Ｂ−１３］画素アレイ部の基板外に設けられた外部演算装置で補正量を算出し、
外部演算装置において、算出した補正量を、画素アレイ部の基板内に設けられた信号処理部に供給し、
信号処理部において、外部演算装置から供給される補正量を用いて、画素アレイ部の有効画素のアナログ−デジタル変換結果に対して補正を行う、
上記［Ｂ−１１］に記載の撮像装置の信号処理方法。
［Ｂ−１４］画素アレイ部の基板内に設けられた信号処理部において、補正量を算出し、この算出した補正量を用いて、画素アレイ部の有効画素のアナログ−デジタル変換結果に対して補正を行う、
上記［Ｂ−１１］に記載の撮像装置の信号処理方法。
【０１４９】
≪Ｃ．電子機器≫
［Ｃ−１］光電変換部を含む画素が配置されて成る画素アレイ部から、複数の画素行単位で出力される各画素の信号を並行処理してデジタル信号に変換する複数のアナログ−デジタル変換部、
複数のアナログ−デジタル変換部に対応して設けられ、アナログ−デジタル変換に用いる参照電圧を生成する複数の参照電圧生成部、
複数の画素電圧レベルを設定し、複数のアナログ−デジタル変換部のそれぞれを通して出力する電圧設定部、及び、
画素アレイ部の各画素の信号をアナログ−デジタル変換した結果に対して補正を行うための補正量を算出する演算部を備え、
演算部は、複数の画素電圧レベルのそれぞれを、複数のアナログ−デジタル変換部のそれぞれでアナログ−デジタル変換した結果に基づいて補正量を算出する、
撮像装置を有する電子機器。
［Ｃ−２］演算部は、複数の参照電圧生成部が生成する各参照電圧の設定が同じである場合における、各参照電圧間のアナログ−デジタル変換性能の誤差を補正するための補正量を算出する、
上記［Ｃ−１］に記載の電子機器。
［Ｃ−３］演算部は、複数の参照電圧間の画素電圧レベルに対するアナログ−デジタル変換値の特性差に基づいて補正量を算出する、
上記［Ｃ−１］又は上記［Ｃ−２］に記載の電子機器。
［Ｃ−４］複数の画素電圧レベルは、黒レベルに設定された第１の画素電圧レベル、及び、白レベルに設定された第２の画素電圧レベルを含む、
上記［Ｃ−１］乃至上記［Ｃ−３］のいずれかに記載の電子機器。
［Ｃ−５］演算部は、画素電圧レベルに対するアナログ−デジタル変換値の特性において、第１の画素電圧レベルの設定時の撮像フレーム内のアナログ−デジタル変換値に基づく特性、及び、第２の画素電圧レベルの設定時の撮像フレーム内のアナログ−デジタル変換値に基づく特性の違いから補正量を算出する、
上記［Ｃ−４］に記載の電子機器。
［Ｃ−６］演算部は、画素電圧レベルに対するアナログ−デジタル変換値の特性の傾き及び切片の違いから補正量を算出する、
上記［Ｃ−５］に記載の電子機器。
［Ｃ−７］演算部は、１撮像フレームのアナログ−デジタル変換値を、第１の画素電圧レベル及び第２の画素電圧レベル別に積算し、アナログ−デジタル変換値の平均値を取得し、この取得した平均値を基に、画素電圧レベルに対するアナログ−デジタル変換値の特性の傾き及び切片の誤差量を算出する、
上記［Ｃ−６］に記載の電子機器。
［Ｃ−８］電圧設定部は、画素アレイ部内に形成されたダミー画素から成る、
上記［Ｃ−１］乃至上記［Ｃ−７］のいずれかに記載の電子機器。
［Ｃ−９］ダミー画素は、複数の参照電圧生成部のそれぞれに対応して、少なくとも１画素列分設けられている、
上記［Ｃ−８］に記載の電子機器。
［Ｃ−１０］第１半導体基板及び第２半導体基板の少なくとも２つの半導体基板が積層された積層構造において、
画素アレイ部は、第１半導体基板に形成され、
ダミー画素は、第１半導体基板以外の半導体基板に形成されている、
上記［Ｃ−９］に記載の電子機器。
［Ｃ−１１］演算部は、算出した補正量を用いて、画素アレイ部の各画素の信号をアナログ−デジタル変換した結果に対して補正を行う、
上記［Ｃ−１］乃至上記［Ｃ−１０］のいずれかに記載の電子機器。
［Ｃ−１２］演算部は、画素アレイ部の基板外に設けられた画像処理部から成り、
画像処理部は、算出した補正量を用いて、画素アレイ部の有効画素のアナログ−デジタル変換結果に対して補正を行う、
上記［Ｃ−１１］に記載の電子機器。
［Ｃ−１３］演算部は、画素アレイ部の基板外に設けられた外部演算装置から成り、
外部演算装置は、算出した補正量を、画素アレイ部の基板内に設けられた信号処理部に供給し、
信号処理部は、外部演算装置から供給される補正量を用いて、画素アレイ部の有効画素のアナログ−デジタル変換結果に対して補正を行う、
上記［Ｃ−１１］に記載の電子機器。
［Ｃ−１４］演算部は、画素アレイ部の基板内に設けられた信号処理部から成り、
信号処理部は、算出した補正量を用いて、画素アレイ部の有効画素のアナログ−デジタル変換結果に対して補正を行う、
上記［Ｃ−１１］に記載の電子機器。
【符号の説明】
【０１５０】
１・・・ＣＭＯＳイメージセンサ、２・・・画素、３・・・画像処理部、４・・・制御部、５・・・外部演算装置、１１・・・画素アレイ部、１２・・・行選択部、１３Ａ，１３Ｂ・・・アナログ−デジタル変換部、１４Ａ，１４Ｂ・・・参照電圧生成部、１５Ａ，１５Ｂ・・・水平転送走査部、１６・・・信号処理部、１７・・・電圧設定部、１８・・・タイミング制御部、２１・・・フォトダイオード、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、３１1〜３１m・・・画素駆動線、３２A1〜３２An，３２B1〜３２Bn・・・垂直信号線
【図１】
2019153987.tif 000003
【図２】
2019153987.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2019153987.tif 000017
【図１６】
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【図１７】
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