(57)【要約】【課題】寄生容量に因る動作不安定を抑制することができるＰＬＬ回路およびＣＤＲ装置を提供する。【解決手段】ＰＬＬ回路は、位相比較器、チャージポンプ２０、ループフィルタ３０、電圧制御発振器４０、分周器および位相補償部７０を備える。ループフィルタ３０は、抵抗器３１、第１容量素子３２および第２容量素子３３を含む。位相補償部７０は、チャージポンプ２０に対して並列に設けられ、オープンループ伝達関数に微分項を付与する。位相補償部７０は、位相比較器から出力される位相差信号を入力するバッファ７１と、バッファ７１の出力端とループフィルタ３０の入力端との間に設けられた第３容量素子７２と、を含む。【選択図】図９
2019153962.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧値を入力し、この制御電圧値に応じた周波数を有する発振信号を出力する電圧制御発振器と、
前記電圧制御発振器から出力される発振信号または該発振信号を分周した信号を帰還発振信号として入力するとともに、入力信号をも入力し、これら帰還発振信号と入力信号との間の位相差を検出して、この位相差を表す位相差信号を出力する位相比較器と、
前記位相比較器から出力される位相差信号を入力して、この位相差信号が表す位相差に応じた充放電電流を出力するチャージポンプと、
前記チャージポンプから出力される充放電電流を入力し、この充放電量に応じて増減される前記制御電圧値を前記電圧制御発振器へ出力するループフィルタと、
前記チャージポンプに対して並列に設けられ、オープンループ伝達関数に微分項を付与する位相補償部と、
を備えるＰＬＬ回路。
【請求項２】
前記ループフィルタは、前記チャージポンプから出力される充放電電流を第１端に入力する抵抗器と、前記抵抗器の第２端に接続された第１容量素子と、前記抵抗器の前記第１端に接続された第２容量素子とを含み、
前記位相補償部は、前記位相比較器から出力される位相差信号を入力するバッファと、前記バッファの出力端と前記抵抗器の前記第１端との間に設けられた第３容量素子とを含む、
請求項１に記載のＰＬＬ回路。
【請求項３】
前記チャージポンプのコンダクタンスｇｍ、前記抵抗器の抵抗値Ｒ、前記第２容量素子の容量値Ｃ２、前記第３容量素子の容量値ＣＳおよび前記バッファのゲインＡの間に、
ＡＣＳ／ｇｍ＝（Ｃ２＋ＡＣＳ）Ｒなる関係を有する、
請求項２に記載のＰＬＬ回路。
【請求項４】
前記第２容量素子と前記第３容量素子とは同一構成の素子である、
請求項２または３に記載のＰＬＬ回路。
【請求項５】
前記位相補償部は、前記バッファおよび前記第３容量素子を各々含むＭ個の組が互いに並列に接続されてなる、
請求項２〜４の何れか１項に記載のＰＬＬ回路。
【請求項６】
前記位相補償部は、前記Ｍ個の組のうちの何れかの１または複数の組において、前記バッファと前記第３容量素子との間または前記第３容量素子と前記ループフィルタとの間に設けられたスイッチを含む、
請求項５に記載のＰＬＬ回路。
【請求項７】
前記位相補償部は、前記Ｍ個の組のうちの何れかの１または複数の組において、前記バッファと前記第３容量素子との間または前記第３容量素子と前記ループフィルタとの間に設けられた第１スイッチと、前記第３容量素子と前記第１スイッチとの接続点とバイアス電位端との間に設けられた第２スイッチと、を含む、
請求項５に記載のＰＬＬ回路。
【請求項８】
前記バッファは、ＭＯＳトランジスタおよび負荷を含み、前記ＭＯＳトランジスタのゲートが前記位相差信号を入力し、前記ＭＯＳトランジスタのドレインが第１基準電位端に接続され、前記ＭＯＳトランジスタのソースが前記第３容量素子に接続され、前記ＭＯＳトランジスタのソースと第２基準電位端との間に前記負荷が設けられている、
請求項２〜７の何れか１項に記載のＰＬＬ回路。
【請求項９】
前記バッファは、偶数個のインバータ回路が縦続接続されてなる、
請求項２〜７の何れか１項に記載のＰＬＬ回路。
【請求項１０】
前記偶数個のインバータ回路のうちの何れかの１または複数のインバータ回路は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み、前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタそれぞれのドレインが互いに接続されてなる出力端を有し、前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタそれぞれのゲートに共通に入力される信号の論理反転信号を前記出力端から出力する、
請求項９に記載のＰＬＬ回路。
【請求項１１】
前記偶数個のインバータ回路のうちの何れかの１または複数のインバータ回路は、ＭＯＳトランジスタおよび負荷を含み、前記ＭＯＳトランジスタのドレインと第１基準電位端との間に前記負荷が設けられ、前記ＭＯＳトランジスタのソースが第２基準電位端に接続され、前記ＭＯＳトランジスタのゲートに入力される信号の論理反転信号を前記ＭＯＳトランジスタのドレインから出力する、
請求項９に記載のＰＬＬ回路。
【請求項１２】
前記偶数個のインバータ回路のうちの何れかの１または複数のインバータ回路は、ＭＯＳトランジスタ、負荷および電流源を含み、前記ＭＯＳトランジスタのドレインと第１基準電位端との間に前記負荷が設けられ、前記ＭＯＳトランジスタのソースと第２基準電位端との間に前記電流源が設けられ、前記ＭＯＳトランジスタのゲートに入力される信号の論理反転信号を前記ＭＯＳトランジスタのドレインから出力する、
請求項９に記載のＰＬＬ回路。
【請求項１３】
クロックが埋め込まれたデジタル信号を入力し、このデジタル信号に基づいてデータおよびクロックを復元して、その復元データおよび復元クロックを出力するＣＤＲ装置であって、
前記復元クロックが指示するタイミングで前記デジタル信号のデータをサンプリングして、そのサンプリングしたデータを前記復元データとして前記復元クロックに同期して出力するサンプラと、
前記入力信号として前記復元データを前記位相比較器に入力し、前記電圧制御発振器から前記発振信号として前記復元クロックを出力するともに、前記復元クロックを前記サンプラに与える請求項１〜１２の何れか１項に記載のＰＬＬ回路と、
を備えるＣＤＲ装置。
【請求項１４】
クロックが埋め込まれたデジタル信号を入力し、このデジタル信号に基づいてデータおよびクロックを復元して、その復元データおよび復元クロックを出力するＣＤＲ装置であって、
前記復元クロックが指示するタイミングで前記デジタル信号のデータをサンプリングして、そのサンプリングしたデータを前記復元データとして前記復元クロックに同期して出力するサンプラと、
前記位相比較器として第１位相比較器および第２位相比較器を備え、前記電圧制御発振器から前記発振信号として前記復元クロックを出力するともに、前記復元クロックを前記サンプラに与える請求項１〜１２の何れか１項に記載のＰＬＬ回路と、
前記第１位相比較器に入力される前記帰還発振信号と基準クロックとの間で周波数が同期しているか否かを検出する周波数同期検出部と、
前記周波数同期検出部により周波数同期が検出されない第１期間では、前記入力信号として基準発振信号を入力する前記第１位相比較器から出力される位相差信号を選択して前記チャージポンプへ出力し、前記周波数同期検出部により周波数同期が検出されている第２期間では、前記入力信号として前記復元データを入力する前記第２位相比較器から出力される位相差信号を選択して前記チャージポンプへ出力する選択部と、
を備えるＣＤＲ装置。
【請求項１５】
前記チャージポンプ、前記ループフィルタ、前記電圧制御発振器および前記位相補償部のうちの何れかは、前記第１期間と前記第２期間とで互いに異なるパラメータ値を有する、
請求項１４に記載のＣＤＲ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路およびＣＤＲ装置に関するものである。
【背景技術】
【０００２】
一般に、ＰＬＬ（Phase  Locked  Loop）回路は、位相比較器、チャージポンプ、ループフィルタおよび電圧制御発振器（Voltage  Controlled  Oscillator、ＶＣＯ）を備え、これらによりループが構成されている（特許文献１参照）。ＰＬＬ回路は、入力される発振信号の周波数を定数倍した周波数を有する発振信号を出力する周波数シンセサイザとして用いられる。また、ＰＬＬ回路は、ＣＤＲ（Clock  Data  Recovery）装置において入力されるデジタル信号に埋め込まれたクロックを復元することができる。
【０００３】
ＰＬＬ回路は以下のように動作する。電圧制御発振器に制御電圧値が入力されると、この制御電圧値に応じた周波数を有する発振信号が電圧制御発振器から出力される。電圧制御発振器から出力される発振信号、または、この発振信号を分周した信号が、帰還発振信号として位相比較器に入力される。また、この帰還発振信号に加えて他の入力信号（発振信号またはデジタル信号）も位相比較器に入力される。位相比較器において、入力信号と帰還発振信号との間の位相差が検出されて、この検出された位相差を表す位相差信号がチャージポンプへ出力される。
【０００４】
この位相差信号を入力するチャージポンプから、この位相差信号が表す位相差に応じた充放電電流が出力される。この充放電電流はループフィルタに入力される。ループフィルタは、互いに直列的に接続された抵抗器および第１容量素子を含み、これらに対して並列的に設けられた第２容量素子をも含む。ループフィルタは、この充放電量に応じて増減される制御電圧値を電圧制御発振器へ出力する。ループフィルタから出力される制御電圧値が電圧制御発振器に入力されて、この制御電圧値に応じた周波数を有する発振信号が電圧制御発振器から出力される。
【０００５】
このようなループを有するＰＬＬ回路において、位相比較器により検出される位相差が小さくなるように、ループフィルタから出力されて電圧制御発振器に入力される制御電圧値が或る値に収束していく。そして、電圧制御発振器から、入力される発振信号の周波数を定数倍した周波数を有する発振信号が出力され、或いは、入力されるデジタル信号に埋め込まれたクロックが復元されて出力される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第４０８９０３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＰＬＬ回路において、ループフィルタと電圧制御発振器との間の配線または電圧制御発振器の構成に起因する寄生容量があると、その寄生容量がループフィルタの第２容量素子に付加されることになる。その結果、ＰＬＬ回路の動作が不安定になる場合があり、また、ＰＬＬ回路を備えるＣＤＲ装置のクロックおよびデータの復元動作も不安定になる場合がある。
【０００８】
本発明は、上記問題点を解消する為になされたものであり、寄生容量に因る動作不安定を抑制することができるＰＬＬ回路およびＣＤＲ装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明のＰＬＬ回路は、(1) 制御電圧値を入力し、この制御電圧値に応じた周波数を有する発振信号を出力する電圧制御発振器と、(2) 電圧制御発振器から出力される発振信号または該発振信号を分周した信号を帰還発振信号として入力するとともに、入力信号をも入力し、これら帰還発振信号と入力信号との間の位相差を検出して、この位相差を表す位相差信号を出力する位相比較器と、(3) 位相比較器から出力される位相差信号を入力して、この位相差信号が表す位相差に応じた充放電電流を出力するチャージポンプと、(4) チャージポンプから出力される充放電電流を入力し、この充放電量に応じて増減される制御電圧値を電圧制御発振器へ出力するループフィルタと、(5) チャージポンプに対して並列に設けられ、オープンループ伝達関数に微分項を付与する位相補償部と、を備える。
【００１０】
本発明のＰＬＬ回路において、好適には、ループフィルタは、チャージポンプから出力される充放電電流を第１端に入力する抵抗器と、抵抗器の第２端に接続された第１容量素子と、抵抗器の第１端に接続された第２容量素子とを含み、位相補償部は、位相比較器から出力される位相差信号を入力するバッファと、バッファの出力端と抵抗器の第１端との間に設けられた第３容量素子とを含む。
【００１１】
本発明のＰＬＬ回路は、チャージポンプのコンダクタンスｇｍ、抵抗器の抵抗値Ｒ、第２容量素子の容量値Ｃ２、第３容量素子の容量値ＣＳおよびバッファのゲインＡの間に、ＡＣＳ／ｇｍ＝（Ｃ２＋ＡＣＳ）Ｒなる関係を有するのが好適である。また、第２容量素子と第３容量素子とは同一構成の素子であるのが好適である。
【００１２】
本発明のＰＬＬ回路において、好適には、位相補償部は、バッファおよび第３容量素子を各々含むＭ個の組が互いに並列に接続されてなる。位相補償部は、Ｍ個の組のうちの何れかの１または複数の組において、バッファと第３容量素子との間または第３容量素子とループフィルタとの間に設けられたスイッチを含むのが好適である。また、位相補償部は、Ｍ個の組のうちの何れかの１または複数の組において、バッファと第３容量素子との間または第３容量素子とループフィルタとの間に設けられた第１スイッチと、第３容量素子と第１スイッチとの接続点とバイアス電位端との間に設けられた第２スイッチとを含むのも好適である。
【００１３】
本発明のＰＬＬ回路において、好適には、バッファは、ＭＯＳトランジスタおよび負荷を含み、ＭＯＳトランジスタのゲートが位相差信号を入力し、ＭＯＳトランジスタのドレインが第１基準電位端に接続され、ＭＯＳトランジスタのソースが第３容量素子に接続され、ＭＯＳトランジスタのソースと第２基準電位端との間に負荷が設けられている。
【００１４】
本発明のＰＬＬ回路において、好適には、バッファは、偶数個のインバータ回路が縦続接続されてなる。偶数個のインバータ回路のうちの何れかの１または複数のインバータ回路は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタそれぞれのドレインが互いに接続されてなる出力端を有し、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタそれぞれのゲートに共通に入力される信号の論理反転信号を出力端から出力する構成とすることができる。或いは、偶数個のインバータ回路のうちの何れかの１または複数のインバータ回路は、ＭＯＳトランジスタおよび負荷を含み、ＭＯＳトランジスタのドレインと第１基準電位端との間に負荷が設けられ、ＭＯＳトランジスタのソースが第２基準電位端に接続され、ＭＯＳトランジスタのゲートに入力される信号の論理反転信号をＭＯＳトランジスタのドレインから出力する構成とすることができる。或いは、偶数個のインバータ回路のうちの何れかの１または複数のインバータ回路は、ＭＯＳトランジスタ、負荷および電流源を含み、ＭＯＳトランジスタのドレインと第１基準電位端との間に負荷が設けられ、ＭＯＳトランジスタのソースと第２基準電位端との間に電流源が設けられ、ＭＯＳトランジスタのゲートに入力される信号の論理反転信号をＭＯＳトランジスタのドレインから出力する構成とすることができる。
【００１５】
本発明のＣＤＲ装置は、クロックが埋め込まれたデジタル信号を入力し、このデジタル信号に基づいてデータおよびクロックを復元して、その復元データおよび復元クロックを出力するＣＤＲ装置であって、(1) 復元クロックが指示するタイミングでデジタル信号のデータをサンプリングして、そのサンプリングしたデータを復元データとして復元クロックに同期して出力するサンプラと、(2) 入力信号として復元データを位相比較器に入力し、電圧制御発振器から発振信号として復元クロックを出力するともに、復元クロックをサンプラに与える上記の本発明のＰＬＬ回路と、を備える。
【００１６】
本発明のＣＤＲ装置は、クロックが埋め込まれたデジタル信号を入力し、このデジタル信号に基づいてデータおよびクロックを復元して、その復元データおよび復元クロックを出力するＣＤＲ装置であって、(1) 復元クロックが指示するタイミングでデジタル信号のデータをサンプリングして、そのサンプリングしたデータを復元データとして復元クロックに同期して出力するサンプラと、(2) 位相比較器として第１位相比較器および第２位相比較器を備え、電圧制御発振器から発振信号として復元クロックを出力するともに、復元クロックをサンプラに与える上記の本発明のＰＬＬ回路と、(3) 第１位相比較器に入力される帰還発振信号と基準クロックとの間で周波数が同期しているか否かを検出する周波数同期検出部と、(4) 周波数同期検出部により周波数同期が検出されない第１期間では、入力信号として基準発振信号を入力する第１位相比較器から出力される位相差信号を選択してチャージポンプへ出力し、周波数同期検出部により周波数同期が検出されている第２期間では、入力信号として復元データを入力する第２位相比較器から出力される位相差信号を選択してチャージポンプへ出力する選択部と、を備える。チャージポンプ、ループフィルタ、電圧制御発振器および位相補償部のうちの何れかは、第１期間と第２期間とで互いに異なるパラメータ値を有するのが好適である。
【発明の効果】
【００１７】
本発明のＰＬＬ回路およびＣＤＲ装置は、寄生容量に因る動作不安定を抑制することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、第１比較例のＰＬＬ回路１Ａの構成を示す図である。
【図２】図２は、第１比較例のＰＬＬ回路１Ａのループフィルタ３０等の構成例を示す図である。
【図３】図３は、第１比較例のＰＬＬ回路１Ａの位相領域モデルを示す図である。
【図４】図４は、第１比較例のＰＬＬ回路１Ａの周波数特性（ゲインおよび位相）を示す図である。
【図５】図５は、見掛け上の容量値Ｃ２が大きくなったときの第１比較例のＰＬＬ回路１Ａの周波数特性（ゲインおよび位相）を示す図である。
【図６】図６は、第２比較例のＰＬＬ回路１Ｂの構成を示す図である。
【図７】図７は、第２比較例のＰＬＬ回路１Ｂの周波数特性（ゲインおよび位相）を示す図である。
【図８】図８は、本実施形態のＰＬＬ回路１Ｃの構成を示す図である。
【図９】図９は、本実施形態のＰＬＬ回路１Ｃのループフィルタ３０および位相補償部７０等の構成例を示す図である。
【図１０】図１０は、本実施形態のＰＬＬ回路１Ｃの位相領域モデルを示す図である。
【図１１】図１１は、本実施形態のＰＬＬ回路１Ｃの周波数特性（ゲインおよび位相）を示す図である。
【図１２】図１２は、位相補償部７０の第２構成例の構成を示す図である。
【図１３】図１３は、位相補償部７０の第３構成例の構成を示す図である。
【図１４】図１４は、位相補償部７０の第４構成例の構成を示す図である。
【図１５】図１５は、位相補償部７０の第５構成例の構成を示す図である。
【図１６】図１６は、バッファ７１の第１構成例を示す図である。
【図１７】図１７は、バッファ７１の第２構成例を示す図である。
【図１８】図１８は、バッファ７１の第３構成例を示す図である。
【図１９】図１９は、インバータ回路の第１構成例を示す図である。
【図２０】図２０は、インバータ回路の第２構成例を示す図である。
【図２１】図２１は、インバータ回路の第３構成例を示す図である。
【図２２】図２２は、インバータ回路の第４構成例を示す図である。
【図２３】図２３は、インバータ回路の第５構成例を示す図である。
【図２４】図２４は、本実施形態のＣＤＲ装置２Ａの構成を示す図である。
【図２５】図２５は、本実施形態のＣＤＲ装置２Ａの第１期間および第２期間それぞれにおける各パラメータ値の一例を示す表である。
【図２６】図２６は、他の実施形態のＣＤＲ装置２Ｂの構成を示す図である。
【図２７】図２７は、送信器３および受信器４を備える送受信システムの構成を示す図である。
【図２８】図２８は、送信器３と受信器４との間におけるデータおよび周波数同期信号の送受を説明する図である。
【発明を実施するための形態】
【００１９】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００２０】
図１は、第１比較例のＰＬＬ回路１Ａの構成を示す図である。ＰＬＬ回路１Ａは、位相比較器１０、チャージポンプ２０、ループフィルタ３０、電圧制御発振器４０および分周器５０を備える。図２は、ループフィルタ３０等の構成例を示す図である。ループフィルタ３０は、抵抗器３１、第１容量素子３２および第２容量素子３３を含む。
【００２１】
位相比較器１０は、分周器５０から出力される帰還発振信号を入力するとともに、入力信号をも入力する。入力信号は、周波数が一定である基準発振信号であってもよいし、各ビットの期間が一定であるデジタル信号であってもよい。位相比較器１０は、これら帰還発振信号と入力信号との間の位相差を検出して、この位相差を表す位相差信号をチャージポンプ２０へ出力する。位相差信号は、帰還発振信号および入力信号のうち何れの信号の位相が進んでいるかを表す。
【００２２】
チャージポンプ２０は、位相比較器１０から出力される位相差信号を入力して、この位相差信号が表す位相差に応じた充放電電流をループフィルタ３０へ出力する。チャージポンプ２０からループフィルタ３０へ出力される充放電電流は、基準発振信号および入力信号のうち何れの信号の位相が進んでいるかに応じて極性が異なる。ループフィルタ３０は、チャージポンプ２０から出力される充放電電流を入力し、この充放電量に応じて増減される制御電圧値を電圧制御発振器４０へ出力する。
【００２３】
ループフィルタ３０は、図２に示されるように、チャージポンプ２０から出力される充放電電流を第１端に入力する抵抗器３１と、抵抗器３１の第２端と接地電位端との間に設けられた第１容量素子３２と、抵抗器３１の第１端と接地電位端との間に設けられた第２容量素子３３と、を含む。チャージポンプ２０の出力端および電圧制御発振器４０の入力端は、ループフィルタ３０の抵抗器３１の第１端と接続されている。
【００２４】
電圧制御発振器４０は、ループフィルタ３０から出力される制御電圧値を入力し、この制御電圧値に応じた周波数を有する発振信号を出力する。分周器５０は、電圧制御発振器４０から出力される発振信号を入力し、この発振信号をＮ分周して帰還発振信号を生成し、この帰還発振信号を位相比較器１０へ出力する。
【００２５】
位相比較器１０、チャージポンプ２０、ループフィルタ３０、電圧制御発振器４０および分周器５０はループを構成している。このループにおいて、位相比較器１０に入力される帰還発振信号と入力信号との間の位相差が小さくなるように、チャージポンプ２０からループフィルタ３０へ充放電電流が入力される。そして、このループの動作が安定した状態では、電圧制御発振器４０から出力される発振信号は、入力信号の周波数をＮ倍した周波数を有する。なお、分周器５０は設けられなくてもよく、この場合には、電圧制御発振器４０から出力される発振信号は基準発振信号の周波数と同じ周波数を有し、分周比Ｎ＝１とする。
【００２６】
位相比較器１０に入力される入力信号はCLKIN(t)＝cos(ωt) で表される。ωtは位相を表す。Φ＝ωtとおくと、位相Φの時間微分は入力信号CLKIN(t)の周波数ωであり、位相Φは周波数ωの時間積分である。したがって、位相に対する応答を調べることＰＬＬ回路の安定性を確認することができる。ＰＬＬ回路の周波数特性は位相領域モデル（phase domain model）で表され、ＰＬＬ回路の伝達関数Ｈ(ｓ)は入力φinと出力φoutとの比で示される。ここで、ｓ＝ｊωｍであり、ｊは虚数単位である。ωｍは、位相の変調周波数であり、入力信号CLKINの周波数とは異なる。
【００２７】
チャージポンプ２０のコンダクタンスをｇｍとする。ループフィルタ３０の抵抗器３１の抵抗値をＲとし、第１容量素子３２の容量値をＣ１とし、第２容量素子３３の容量値をＣ２とする。電圧制御発振器４０の特性（制御電圧値に対する発振信号の周波数の依存性）をＫVCOとする。
【００２８】
チャージポンプ２０およびループフィルタ３０の伝達関数Ｈlpf(ｓ)は下記（１）式で表される。ＰＬＬ回路１Ａのオープンループ伝達関数Ｈopen(ｓ)は下記（２）式で表される。ω１は、伝達関数におけるゼロ点の変調周波数であり、下記（３）式で表される。ω２は、伝達関数における極の変調周波数であり、下記（４）式で表される。図３は、第１比較例のＰＬＬ回路１Ａの位相領域モデルを示す図である。
【００２９】
【数１】
2019153962.tif 000003
【００３０】
【数２】
2019153962.tif 000004
【００３１】
【数３】
2019153962.tif 000005
【００３２】
【数４】
2019153962.tif 000006
【００３３】
図４は、第１比較例のＰＬＬ回路１Ａの周波数特性（ゲインおよび位相）を示す図である。ゲインが０ｄＢになるωｍにおいて位相が１８０°であると、ＰＬＬ回路は不安定になる。ゲインが０ｄＢになるωｍにおいて位相が９０°に近いほど、ＰＬＬ回路は安定になる。ゲインが０ｄＢになるωｍにおいて位相が１８０°からどの程度離れているかを位相余裕という。例えば、ゲインが０ｄＢになるωｍにおいて位相が９０°である場合、位相余裕は９０°（=180-90）となる。
【００３４】
ＰＬＬ回路を設計する際には、ゲインが０ｄＢになるωｍがω１とω２との間にあるのが好ましい。このような条件を満たすことで、位相余裕が９０°に近い値となり、ＰＬＬ回路の特性が安定する。また、経験的に、ω２は、ω１の１０〜５０倍程度であるのが好ましいとされている（下記（５）式）。このことから、第１容量素子３２の容量値Ｃ１と第２容量素子３３の容量値Ｃ２とは下記（６）式を満たすのが好ましい。
【００３５】
【数５】
2019153962.tif 000007
【００３６】
【数６】
2019153962.tif 000008
【００３７】
しかしながら、ループフィルタ３０と電圧制御発振器４０との間の配線に寄生容量が存在する場合があり、また、電圧制御発振器４０の構成に起因する寄生容量が存在する場合がある。このような寄生容量は、ループフィルタ３０の第２容量素子３３に付加されることになる。その結果、第２容量素子３３の見掛け上の容量値Ｃ２は大きくなる。そして、見掛け上の容量値Ｃ２が大きくなると、上記（５）式，（６）式が満たされなくなり、ＰＬＬ回路は不安定となる。
【００３８】
図５は、見掛け上の容量値Ｃ２が大きくなったときの第１比較例のＰＬＬ回路１Ａの周波数特性（ゲインおよび位相）を示す図である。この図に示されるように、見掛け上の容量値Ｃ２が大きくなると、ω１は変化しない一方で、ω２は小さくなり、ω１とω２との間隔は狭くなる。そして、ゲインが０ｄＢになるωｍにおいて位相は１８０°に近くなり、位相余裕は小さくなる。また、ゲインを０ｄＢに設定可能な範囲が狭くなるので、素子の特性のバラツキによっては不安定になる。よって、ＰＬＬ回路は、不安的になり、意図した周波数の発振信号を出力することができない。不安定とは、位相が１８０°となるωｍにおいてゲインが０ｄＢでない場合、ＰＬＬ回路がそのωｍにおいて発振、リンギングまたはリンギングの兆候を示すことである。
【００３９】
このような問題を解消するため、第２容量素子３３の見掛け上の容量値Ｃ２が大きくなってω２が小さくなるのに応じて、ω１を小さくすることが考えられる。ω１を小さくするには、上記（３）式から分かるように、Ｃ１Ｒを大きくする必要がある。また、上記（６）を満たすように、第１容量素子３２のＣ１を大きくする必要がある。ただし、オープンループ伝達関数Ｈopen(ｓ)の安定性に影響を与えないように、Ｃ１を大きくするのに応じて、他のパラメータの値を変更するのが望ましい。上記（２）式から、Ｃ１をＫ倍にするのに応じて、ｇｍをＫ倍にするとともにＲをＫ分の１にする第１の方法、および、ＫVCOをＫ倍にするとともにＲをＫ分の１にする第２の方法、の２とおりが考えられる。
【００４０】
しかし、これらの方法では次のような問題が生じる。Ｃ１をＫ倍にするためには、第１容量素子３２の面積をＫ倍にする必要がある。ｇｍをＫ倍にする第１の方法では、チャージポンプから出力される電流量をＫ倍にする必要があり、消費電力が大きくなる。ＫVCOをＫ倍にする第２の方法では、電圧制御発振器の消費電力が大きくなり、ランダムノイズに対する電圧制御発振器の感度が高くなる。また、電圧制御発振器のＫVCOを大きくするには限界がある。ＬＣ-ＶＣＯのＫVCOの一般的な値としては１〜２ＧＨｚ／Ｖである。高いＫVCOを持つ電圧制御発振器はインバータを多段に接続したリングオシレータで実現できる。しかし、前述したとおりランダムノイズが大きくなり高速のデータレート（数十Gbps）のシステムではランダムノイズの影響（数ps）が大きく現実的でない。一般的には高速のデータレートを持つシステムではランダムノイズが小さいＬＣ-ＶＣＯが使用される。
【００４１】
したがって、第２容量素子３３の見掛け上の容量値Ｃ２が大きくなるのに応じて第１容量素子３２のＣ１を大きくすることは、面積が増大するだけでなく消費電力も増大するので、好ましくない。
【００４２】
特許文献１には、このような問題を解消することを意図した発明が開示されている。特許文献１に開示された発明のＰＬＬ回路は、図６に示される構成を有する。
【００４３】
図６は、第２比較例のＰＬＬ回路１Ｂの構成を示す図である。図１に示された第１比較例のＰＬＬ回路１Ａの構成と比較すると、図２に示される第２比較例のＰＬＬ回路１Ｂは、アンプ６０を更に備える点で相違する。
【００４４】
アンプ６０は、ループフィルタ３０と電圧制御発振器４０との間に挿入されている。アンプ６０を設けることにより、電圧制御発振器４０の構成に起因する寄生容量と、ループフィルタ３０の第２容量素子３３とを、互いに分離することができる。これにより、電圧制御発振器４０の構成に起因する寄生容量がループフィルタ３０の第２容量素子３３に付加されることを抑制して、第２容量素子３３の見掛け上の容量値Ｃ２が大きくなることを抑制することができる。
【００４５】
第２比較例のＰＬＬ回路１Ｂのオープンループ伝達関数Ｈopen(ｓ)は下記（７）式で表される。ωｔ＝１／τ である。この式に示されるように、アンプ６０の周波数特性を表す因子（１／(ｓτ＋１)）がオープンループ伝達関数Ｈopen(ｓ)に追加される。図７は、第２比較例のＰＬＬ回路１Ｂの周波数特性（ゲインおよび位相）を示す図である。アンプ６０による容量分離効果を得るには、ωｔ＞ω２とすることが必要である。その為には、アンプ６０は、高速である必要があるので、面積が増大するだけでなく消費電力も増大するので、好ましくない。
【００４６】
【数７】
2019153962.tif 000009
【００４７】
以下に説明する実施形態のＰＬＬ回路１Ｃは、寄生容量に因る動作不安定を抑制することができ、また、面積の増大および消費電力の増大を抑制することができる。
【００４８】
図８は、本実施形態のＰＬＬ回路１Ｃの構成を示す図である。ＰＬＬ回路１Ｃは、位相比較器１０、チャージポンプ２０、ループフィルタ３０、電圧制御発振器４０、分周器５０および位相補償部７０を備える。図９は、ループフィルタ３０および位相補償部７０等の構成例を示す図である。図１に示された第１比較例のＰＬＬ回路１Ａの構成と比較すると、図８に示される本実施形態のＰＬＬ回路１Ｃは、位相補償部７０を更に備える点で相違する。なお、分周器５０は設けられなくてもよく、この場合には、電圧制御発振器４０から出力される発振信号は基準発振信号の周波数と同じ周波数を有し、分周比Ｎ＝１とする。
【００４９】
位相補償部７０は、チャージポンプ２０に対して並列に設けられ、オープンループ伝達関数に微分項を付与する。位相補償部７０は、位相比較器１０から出力される位相差信号を入力するバッファ７１と、バッファ７１の出力端とループフィルタ３０の入力端（抵抗器３１の第１端）との間に設けられた第３容量素子７２と、を含む。バッファ７１のゲインＡは正値である。バッファ７１のゲインＡは、固定であってもよいし、可変であってもよい。第３容量素子７２の容量値ＣＳも、固定であってもよいし、可変であってもよい。
【００５０】
第３容量素子７２と第２容量素子３３とは、同一構成の素子であるのが好適である。これにより、第３容量素子７２および第２容量素子３３それぞれの温度特性を互いに同じにすることができる。例えば、第３容量素子７２および第２容量素子３３は、共にＭＩＭ（Metal  Insulator  Metal）構成であってもよいし、或いは、共にＭＯＳトランジスタにおいてソースとドレインとを互いに電気的に接続した構成であってもよい。
【００５１】
チャージポンプ２０、ループフィルタ３０および位相補償部７０の伝達関数Ｈlpf(ｓ)は下記（８）式で表される。ＰＬＬ回路１Ｃのオープンループ伝達関数Ｈopen(ｓ)は下記（９）式で表される。図１０は、本実施形態のＰＬＬ回路１Ｃの位相領域モデルを示す図である。このように、位相補償部７０は、ＰＬＬ回路１Ｃのオープンループ伝達関数Ｈopen(ｓ)に微分項（ｓＡＣＳＲ）を付与している。
【００５２】
【数８】
2019153962.tif 000010
【００５３】
【数９】
2019153962.tif 000011
【００５４】
上記（９）式を変形すると下記（１０）式になる。前の（２）式と比較すると、この（１０）式は、右辺の４つの因子のうち第１因子の点で相違する。この第１因子の分子にあるｓＡＣＳ／ｇｍ＋１ は、伝達関数にゼロ点が追加されていることを表す。
【００５５】
【数１０】
2019153962.tif 000012
【００５６】
一般に、Ｃ１はＣ２より十分に大きい（上記（６）式）。また、Ｃ１はＡＣＳより十分に大きくすることができる。例えば、Ｃ１は数十ｐＦであり、Ｃ２は数ｐＦであり、ＣＳは数百ｆＦである。したがって、Ｃ１はＣ２＋ＡＣＳ より十分に大きくすることができる。この場合、（１０）式は下記（１１）式になる。
【００５７】
【数１１】
2019153962.tif 000013
【００５８】
さらに、下記（１２）式の関係を満たすように各パラメータ値を設定すると、（１１）式の右辺の第１因子を値１にすることができる。この場合、（１１）式は下記（１３）式になる。なお、第３容量素子７２と第２容量素子３３とが同一構成の素子であって、第３容量素子７２および第２容量素子３３それぞれの温度特性が互いに同じであれば、温度の変動があっても（１１）式の関係は満たされることになる。
【００５９】
【数１２】
2019153962.tif 000014
【００６０】
【数１３】
2019153962.tif 000015
【００６１】
このように、チャージポンプ２０に対して並列に位相補償部７０を設けることで、寄生容量が見掛け上の容量値Ｃ２に与える影響を抑制することができ、寄生容量に因る動作不安定を抑制することができる。
【００６２】
ただし、上記（１２）式の関係が満たされない場合には、位相余裕が若干損なわれることになる。この場合、上記（１１）式は下記（１４）式で表される。この（１４）式中のω１は下記（１５）式で表され、ω２は下記（１６）式で表され、ω３は下記（１７）式で表される。図１１は、本実施形態のＰＬＬ回路１Ｃの周波数特性（ゲインおよび位相）を示す図である。この場合、ω１＜ω３となるように各パラメータ値を設定する必要がある。
【００６３】
【数１４】
2019153962.tif 000016
【００６４】
【数１５】
2019153962.tif 000017
【００６５】
【数１６】
2019153962.tif 000018
【００６６】
【数１７】
2019153962.tif 000019
【００６７】
第２比較例のＰＬＬ回路１Ｂは、アンプ６０を備える構成であることから、このアンプ６０の面積および消費電力の増大が問題となる。これに対して、本実施形態のＰＬＬ回路１Ｃは、バッファ７１および第３容量素子７２を含む位相補償部７０を備える構成である。第３容量素子７２の容量値ＣＳは数百ｆＦであり、位相補償部７０の面積はアンプ６０の面積の１０分の１程度にすることができる。また、位相補償部７０はＤＣ電流が流れない（または、ＤＣ電流が流れるとしても僅かである）ので、位相補償部７０の消費電力はアンプ６０の消費電力の１０分の１程度にすることができる。
【００６８】
次に、本実施形態のＰＬＬ回路１Ｃの位相補償部７０の構成例について更に説明する。位相補償部７０は、図９に示されるように、バッファ７１および第３容量素子７２を１組のみ含む第１構成例であってもよいが、図１２〜図１５に示されるように、バッファ７１および第３容量素子７２を各々含むＭ個の組が互いに並列に接続されてなる構成例であってもよい。Ｍは２以上の整数である。
【００６９】
図１２は、位相補償部７０の第２構成例の構成を示す図である。この図に示される第２構成例の位相補償部７０Ａは、バッファ７１１〜７１Ｍおよび容量素子７２１〜７２Ｍを含む。バッファ７１１〜７１Ｍのうちのバッファ７１ｍと容量素子７２１〜７２Ｍのうちの容量素子７２ｍとを含む組を第ｍ組として、第１〜第Ｍの組が互いに並列に接続されている。
【００７０】
図１３は、位相補償部７０の第３構成例の構成を示す図である。この図に示される第３構成例の位相補償部７０Ｂは、バッファ７１１〜７１Ｍ、容量素子７２１〜７２Ｍおよびスイッチ７３１〜７３Ｍを含む。バッファ７１ｍ、容量素子７２ｍおよびスイッチ７３ｍを含む組を第ｍ組として、第１〜第Ｍの組が互いに並列に接続されている。この第３構成例の位相補償部７０Ｂでは、スイッチ７３ｍは、容量素子７２ｍの後段に設けられている。
【００７１】
図１４は、位相補償部７０の第４構成例の構成を示す図である。この図に示される第４構成例の位相補償部７０Ｃは、バッファ７１１〜７１Ｍ、容量素子７２１〜７２Ｍおよびスイッチ７３１〜７３Ｍを含む。バッファ７１ｍ、容量素子７２ｍおよびスイッチ７３ｍを含む組を第ｍ組として、第１〜第Ｍの組が互いに並列に接続されている。この第４構成例の位相補償部７０Ｃでは、スイッチ７３ｍは、バッファ７１ｍと容量素子７２ｍとの間に設けられている。
【００７２】
第３構成例（図１３）および第４構成例（図１４）では、第１〜第Ｍの組の全てにスイッチ７３ｍが設けられてもよいし、第１〜第Ｍの組のうちの何れかの１または複数の組にスイッチ７３ｍが設けられてもよい。第３構成例および第４構成例では、スイッチ７３１〜７３Ｍそれぞれのオン／オフの設定に応じて、位相補償の程度を調整することができる。
【００７３】
図１５は、位相補償部７０の第５構成例の構成を示す図である。この図に示される第５構成例の位相補償部７０Ｄは、バッファ７１１〜７１Ｍ、容量素子７２１〜７２Ｍ，スイッチ７３１〜７３Ｍおよびスイッチ７４１〜７４Ｍを含む。バッファ７１ｍ、容量素子７２ｍ、スイッチ７３ｍおよびスイッチ７４ｍを含む組を第ｍ組として、第１〜第Ｍの組が互いに並列に接続されている。この第５構成例の位相補償部７０Ｄでは、スイッチ７３ｍは、バッファ７１ｍと容量素子７２ｍとの間に設けられている。また、スイッチ７４ｍは、容量素子７２ｍとスイッチ７３ｍとの接続点と、バイアス電位ＶＢが入力されるバイアス電位端との間に設けられている。同じ組に含まれるスイッチ７３ｍおよびスイッチ７４ｍのうち一方がオンに設定されるとき他方はオフに設定される。
【００７４】
第５構成例（図１５）では、第１〜第Ｍの組の全てにスイッチ７３ｍ，７４ｍが設けられてもよいし、第１〜第Ｍの組のうちの何れかの１または複数の組にスイッチ７３ｍ，７４ｍが設けられてもよい。この第５構成例でも、スイッチ７３１〜７３Ｍそれぞれのオン／オフの設定に応じて、位相補償の程度を調整することができる。
【００７５】
また、第５構成例では、或る第ｍ組において、スイッチ７３ｍがオフであるとき、スイッチ７４ｍがオンに設定されるので、容量素子７２ｍとスイッチ７３ｍとの接続点の電位はバイアス電位ＶＢで安定している。したがって、第５構成例では、第ｍ組のスイッチ７３ｍをオフからオンに転じたときの位相補償動作の不安定性を回避することができる。
【００７６】
なお、第５構成例（図１５）は第４構成例（図１４）に対してスイッチ７４１〜７４Ｍを追加したものであるが、第３構成例（図１３）に対してもスイッチ７４１〜７４Ｍを追加してもよい。
【００７７】
次に、位相補償部７０（７０Ａ〜７０Ｄ）に含まれるバッファ７１（７１１〜７１Ｍ）の構成例について、図１６〜図２３を用いて説明する。
【００７８】
図１６は、バッファ７１の第１構成例を示す図である。この図に示される第１構成例のバッファ７１Ａは、ＮＭＯＳトランジスタ２０１および負荷２０２を含む。ＮＭＯＳトランジスタ２０１のゲートは、位相比較器１０から出力される位相差信号を入力する。ＮＭＯＳトランジスタ２０１のドレインは電源電位端（第１基準電位端）に接続される。ＮＭＯＳトランジスタ２０１のソースは第３容量素子７２に接続される。ＮＭＯＳトランジスタ２０１のソースと接地電位端（第２基準電位端）との間に負荷２０２が設けられている。
【００７９】
図１７は、バッファ７１の第２構成例を示す図である。この図に示される第２構成例のバッファ７１Ｂは、ＰＭＯＳトランジスタ２１１および負荷２１２を含む。ＰＭＯＳトランジスタ２１１のゲートは、位相比較器１０から出力される位相差信号を入力する。ＰＭＯＳトランジスタ２１１のドレインは接地電位端（第１基準電位端）に接続される。ＰＭＯＳトランジスタ２１１のソースは第３容量素子７２に接続される。ＰＭＯＳトランジスタ２１１のソースと電源電位端（第２基準電位端）との間に負荷２１２が設けられている。
【００８０】
第１構成例（図１６）および第２構成例（図１７）では、ＭＯＳトランジスタのソースから第３容量素子７２へ出力される信号の論理レベルは、ＭＯＳトランジスタのゲートに入力される位相差信号の論理レベルと同じである。すなわち、バッファ７１Ａ，７１Ｂのゲインは正値である。バッファ７１Ａまたはバッファ７１Ｂを多段に縦続接続してもよい。
【００８１】
図１８は、バッファ７１の第３構成例を示す図である。この図に示される第３構成例のバッファ７１Ｃは、２個のインバータ回路２２１，２２２が縦続接続された構成を有する。縦続接続されるインバータ回路の個数は、２個であってもよいし、一般に偶数個であってもよい。これにより、バッファ７１Ｃのゲインは正値となる。これら偶数個のインバータ回路のうちの何れかの１または複数のインバータ回路は、図１９〜図２３に示される構成を有するものであってよい。また、異なる構成を有するインバータ回路が縦続接続されてもよい。
【００８２】
図１９は、インバータ回路の第１構成例を示す図である。この図に示される第１構成例のインバータ回路２２０Ａは、ＰＭＯＳトランジスタ３０１およびＮＭＯＳトランジスタ３０２を含む。ＰＭＯＳトランジスタ３０１のソースは電源電位端に接続される。ＮＭＯＳトランジスタ３０２のソースは接地電位端に接続される。このインバータ回路２２０Ａは、ＰＭＯＳトランジスタ３０１およびＮＭＯＳトランジスタ３０２それぞれのドレインが互いに接続されてなる出力端を有し、ＰＭＯＳトランジスタ３０１およびＮＭＯＳトランジスタ３０２それぞれのゲートに共通に入力される信号の論理反転信号を出力端から出力する。
【００８３】
図２０は、インバータ回路の第２構成例を示す図である。この図に示される第２構成例のインバータ回路２２０Ｂは、ＮＭＯＳトランジスタ３１１および負荷３１２を含む。ＮＭＯＳトランジスタ３１１のドレインと電源電位端（第１基準電位端）との間に負荷３１２が設けられている。ＮＭＯＳトランジスタ３１１のソースは接地電位端（第２基準電位端）に接続されている。このインバータ回路２２０Ｂは、ＮＭＯＳトランジスタ３１１のゲートに入力される信号の論理反転信号を、ＮＭＯＳトランジスタ３１１のドレインから出力する。
【００８４】
図２１は、インバータ回路の第３構成例を示す図である。この図に示される第３構成例のインバータ回路２２０Ｃは、ＰＭＯＳトランジスタ３２１および負荷３２２を含む。ＰＭＯＳトランジスタ３２１のドレインと接地電位端（第１基準電位端）との間に負荷３２２が設けられている。ＰＭＯＳトランジスタ３２１のソースは電源電位端（第２基準電位端）に接続されている。このインバータ回路２２０Ｃは、ＰＭＯＳトランジスタ３２１のゲートに入力される信号の論理反転信号を、ＰＭＯＳトランジスタ３２１のドレインから出力する。
【００８５】
図２２は、インバータ回路の第４構成例を示す図である。この図に示される第４構成例のインバータ回路２２０Ｄは、ＮＭＯＳトランジスタ３３１、負荷３３２および電流源３３３を含む。ＮＭＯＳトランジスタ３３１のドレインと電源電位端（第１基準電位端）との間に負荷３３２が設けられている。ＮＭＯＳトランジスタ３３１のソースと接地電位端（第２基準電位端）との間に電流源３３３が設けられている。このインバータ回路２２０Ｄは、ＮＭＯＳトランジスタ３３１のゲートに入力される信号の論理反転信号を、ＮＭＯＳトランジスタ３３１のドレインから出力する。
【００８６】
図２３は、インバータ回路の第５構成例を示す図である。この図に示される第５構成例のインバータ回路２２０Ｅは、ＰＭＯＳトランジスタ３４１、負荷３４２および電流源３４３を含む。ＰＭＯＳトランジスタ３４１のドレインと接地電位端（第１基準電位端）との間に負荷３４２が設けられている。ＰＭＯＳトランジスタ３４１のソースと電源電位端（第２基準電位端）との間に電流源３４３が設けられている。このインバータ回路２２０Ｅは、ＰＭＯＳトランジスタ３４１のゲートに入力される信号の論理反転信号を、ＰＭＯＳトランジスタ３４１のドレインから出力する。
【００８７】
次に、ＰＬＬ回路を備えるＣＤＲ装置について説明する。ＣＤＲ装置は、クロックが埋め込まれたデジタル信号（例えば８Ｂ１０Ｂ又は１２８Ｂ１３０Ｂのコーディングデータ）を入力し、このデジタル信号に基づいてデータおよびクロックを復元して、その復元データおよび復元クロックを出力するものである。ＣＤＲ装置は、ＰＬＬ回路およびサンプラを備えて構成される。ＣＤＲ装置において、サンプラは、復元クロックが指示するタイミングでデジタル信号のデータをサンプリングして、そのサンプリングしたデータを復元データとして復元クロックに同期して出力する。ＰＬＬ回路は、入力信号として復元データを位相比較器に入力し、電圧制御発振器から発振信号として復元クロックを出力するともに、復元クロックをサンプラに与える。ＣＤＲ装置は、図８に示される位相補償部７０を含むＰＬＬ回路１Ｃを備えることにより、寄生容量に因る動作不安定を抑制することができる。位相比較器１０はBang-Bang型のものであるのが好適である。
【００８８】
ＣＤＲ装置は図２４に示される構成を有するのが好適である。図２４は、本実施形態のＣＤＲ装置２Ａの構成を示す図である。ＣＤＲ装置２Ａは、第１位相比較器１０Ａ、第２位相比較器１０Ｂ、チャージポンプ２０、ループフィルタ３０、電圧制御発振器４０、分周器５０、位相補償部７０、サンプラ８０、周波数同期検出部９０および選択部１００を備える。
【００８９】
これらのうち、第１位相比較器１０Ａ、チャージポンプ２０、ループフィルタ３０、電圧制御発振器４０、分周器５０および位相補償部７０を含むループは、第１のＰＬＬ回路を構成している。第２位相比較器１０Ｂ、チャージポンプ２０、ループフィルタ３０、電圧制御発振器４０および位相補償部７０を含むループは、第２のＰＬＬ回路を構成している。これら第１および第２のＰＬＬ回路において、チャージポンプ２０、ループフィルタ３０、電圧制御発振器４０および位相補償部７０は共通に設けられている。これら第１および第２のＰＬＬ回路は、図８に示される位相補償部７０を含むＰＬＬ回路１Ｃと同等の構成である。ただし、第２のＰＬＬ回路は、分周器５０を含まない。
【００９０】
サンプラ８０は、クロックが埋め込まれたデジタル信号を入力し、電圧制御発振器４０から発振信号として出力される復元クロックが指示するタイミングでデジタル信号のデータをサンプリングして、そのサンプリングしたデータを復元データとして復元クロックに同期して第２位相比較器１０Ｂへ出力する。
【００９１】
第２位相比較器１０Ｂは、入力信号として復元データを入力するとともに、電圧制御発振器４０から発振信号として出力される復元クロックを入力する。そして、第２位相比較器１０Ｂは、これら復元クロックと復元データとの間の位相差を検出して、この位相差を表す位相差信号を選択部１００へ出力する。第２位相比較器１０ＢはBang-Bang型のものであるのが好適である。
【００９２】
第１位相比較器１０Ａは、入力信号として基準クロックを入力するとともに、分周器５０から出力される帰還発振信号を入力する。そして、第１位相比較器１０Ａは、これら帰還発振信号と基準クロックとの間の位相差を検出して、この位相差を表す位相差信号を選択部１００へ出力する。
【００９３】
周波数同期検出部９０は、第１位相比較器１０Ａに入力される帰還発振信号と基準クロックとの間で周波数が同期しているか否かを検出する。選択部１００は、周波数同期検出部９０により周波数同期が検出されない第１期間では、入力信号として基準発振信号を入力する第１位相比較器１０Ａから出力される位相差信号を選択してチャージポンプへ出力する。選択部１００は、周波数同期検出部９０により周波数同期が検出されている第２期間では、入力信号として復元データを入力する第２位相比較器１０Ｂから出力される位相差信号を選択してチャージポンプへ出力する。チャージポンプ２０は、選択部１００により選択されて出力された位相差信号を入力する。
【００９４】
このＣＤＲ装置２Ａでは、周波数同期がとれていない第１期間では、基準クロックを入力する第１位相比較器１０Ａを含む第１のＰＬＬ回路が動作する。一方、周波数同期がとれている第２期間では、サンプラ８０から出力される復元データを入力する第２位相比較器１０Ｂを含む第２のＰＬＬ回路が動作する。したがって、基準クロックを用いた第１のＰＬＬ回路の動作を短時間で安定化することができて、入力されるデジタル信号に基づくデータおよびクロックの復元を早期に開始することができる。
【００９５】
また、このＣＤＲ装置２Ａでは、チャージポンプ２０、ループフィルタ３０、電圧制御発振器４０および位相補償部７０のうちの何れかは、第１期間と第２期間とで互いに異なるパラメータ値を有するのが好適である。例えば、第１期間と第２期間とでは、分周比Ｎが互いに異なり、要求される帯域幅も互いに異なる。これに応じて、チャージポンプ２０のコンダクタンスｇｍ、抵抗器３１の抵抗値Ｒ、第１容量素子３２の容量値Ｃ１、第２容量素子３３の容量値Ｃ２、電圧制御発振器４０の特性ＫVCO、バッファ７１のゲインＡおよび第３容量素子７２の容量値ＣＳのうちの何れかを調整することで、第１期間および第２期間の双方において好適なオープンループ伝達関数Ｈopen(ｓ)を実現することができる。
【００９６】
図２５は、本実施形態のＣＤＲ装置２Ａの第１期間および第２期間それぞれにおける各パラメータ値の一例を示す表である。この例では、分周比Ｎは、第１期間では２００であるのに対して、第２期間では１である。要求される帯域幅は、第１期間では１ＭＨｚであるのに対して、第２期間では１０ＭＨｚである。これに応じて、ｇｍは、第１期間では５０μＡであったところ、第２期間では１０μＡとする。Ｒは、第１期間では２０ｋΩであったところ、第２期間では１ｋΩとする。また、ＣＳは、第１期間では１ｐＦであったところ、第２期間では０.５ｐＦとする。なお、第１期間および第２期間の何れにおいても、Ｃ１は１０ｐＦであり、ＫVCOは２ＧＨｚ／Ｖであり、Ｃ２は５ｐＦである。このように各パラメータ値を調整することで、第１期間および第２期間の双方において好適なオープンループ伝達関数Ｈopen(ｓ)を実現することができる。
【００９７】
図２６は、他の実施形態のＣＤＲ装置２Ｂの構成を示す図である。図２４に示されたＣＤＲ装置２Ａの構成と比較すると、この図２６に示されるＣＤＲ装置２Ｂは、分周器５１を更に備える点で相違する。図２７は、送信器３および受信器４を備える送受信システムの構成を示す図である。ＣＤＲ装置２Ｂは受信器４に含まれる。図２８は、送信器３と受信器４との間におけるデータおよび周波数同期信号の送受を説明する図である。送信器３から受信器４へ、デジタル信号のデータが送られる。受信器４から送信器３へ、周波数同期検出部９０による検出結果を表す周波数同期信号が送られる。
【００９８】
送信器３から受信器４へ送られるデジタル信号が１０１０１０・・・のように一定周期の繰り返しパターンのデータである場合に、分周器５１は、そのデジタル信号を分周して基準クロックを生成し、その基準クロックを第１位相比較器１０Ａへ出力する。第１位相比較器１０Ａは、その基準クロックを入力するとともに、分周器５０から出力される帰還発振信号を入力する。そして、第１位相比較器１０Ａは、これら帰還発振信号と基準クロックとの間の位相差を検出して、この位相差を表す位相差信号を選択部１００へ出力する。
【００９９】
周波数同期検出部９０は、第１位相比較器１０Ａに入力される帰還発振信号と基準クロックとの間で周波数が同期しているか否かを検出する。送信器３から受信器４へ送られるデジタル信号が一定周期の繰り返しパターンのデータであって、周波数同期検出部９０により周波数同期が検出されない第１期間では、受信器４から送信器３へ送られる周波数同期信号はローレベルである。周波数同期検出部９０により周波数同期が検出されている第２期間になると、受信器４から送信器３へ送られる周波数同期信号はハイレベルに転じる。送信器３は、周波数同期信号がハイレベルに転じたことを受けて、例えば８Ｂ１０Ｂ等でコーディングされたデータを受信器４へ送信開始する。
【０１００】
選択部１００は、周波数同期検出部９０により周波数同期が検出されない第１期間では、入力信号として基準発振信号を入力する第１位相比較器１０Ａから出力される位相差信号を選択してチャージポンプへ出力する。選択部１００は、周波数同期検出部９０により周波数同期が検出されている第２期間では、入力信号として復元データを入力する第２位相比較器１０Ｂから出力される位相差信号を選択してチャージポンプへ出力する。チャージポンプ２０は、選択部１００により選択されて出力された位相差信号を入力する。
【０１０１】
このＣＤＲ装置２Ｂは、送信器３から送られて来た一定周期の繰り返しパターンのデータに基づいて、基準クロックを用いた第１のＰＬＬ回路の動作を短時間で安定化することができて、入力されるデジタル信号に基づくデータおよびクロックの復元を早期に開始することができる。
【符号の説明】
【０１０２】
１Ａ〜１Ｃ…ＰＬＬ回路、２Ａ，２Ｂ…ＣＤＲ装置、３…送信器、４…受信器、１０…位相比較器、１０Ａ…第１位相比較器、１０Ｂ…第２位相比較器、２０…チャージポンプ、３０…ループフィルタ、３１…抵抗器、３２…第１容量素子、３３…第２容量素子、４０…電圧制御発振器、５０，５１…分周器、６０…アンプ、７０，７０Ａ〜７０Ｄ…位相補償部、７１，７１１〜７１Ｍ…バッファ、７２，７２１〜７２Ｍ…第３容量素子、７３１〜７３Ｍ，７４１〜７４Ｍ…スイッチ、８０…サンプラ、９０…周波数同期検出部、１００…選択部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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