(57)【要約】【課題】簡易な構成で半導体スイッチング素子の誤動作を抑制することができる半導体スイッチング素子の駆動回路および半導体スイッチング装置を提供する。【解決手段】駆動回路１は、半導体スイッチング素子Ｑ１の第１の主電極Ｄ１および第２の主電極Ｓ１間の導通または遮断を制御する。駆動回路１は、第１の制御電極Ｇ１に対して、第１の制御電極Ｇ１の寄生容量の充放電を制御するための電圧を印加する制御部２と、第１の制御電極Ｇ１および第２の主電極Ｓ１の間に接続される補助スイッチング素子Ｑ２と、第１の制御電極Ｇ１の寄生容量の充電電流を用いて補助スイッチング素子Ｑ２を遮断状態に保持する一方で、第１の制御電極Ｇ１の寄生容量の放電電流を用いて補助スイッチング素子Ｑ２を導通状態に保持する保持手段とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１および第２の主電極ならびに第１の制御電極を有する半導体スイッチング素子の前記第１および第２の主電極間の導通または遮断を制御する駆動回路であって、
前記第１の制御電極に対して、前記第１の制御電極の寄生容量の充放電を制御するための電圧を印加する制御部と、
前記第１の制御電極および前記第２の主電極の間に接続される補助スイッチング素子と、
前記第１の制御電極の寄生容量の充電電流を用いて前記補助スイッチング素子を遮断状態に保持する一方で、前記第１の制御電極の寄生容量の放電電流を用いて前記補助スイッチング素子を導通状態に保持する保持手段とを備える、半導体スイッチング素子の駆動回路。
【請求項２】
前記補助スイッチング素子は、前記半導体スイッチング素子の前記第１の制御電極に電気的に接続された第２の制御電極および第３の主電極と、前記半導体スイッチング素子の前記第２の主電極に電気的に接続された第４の主電極とを有し、前記第２の制御電極および前記第３の主電極間の電圧が閾値電圧以下のときに、前記第３および第４の主電極間が導通するように構成され、
前記保持手段は、
前記第２の制御電極および前記第３の主電極の間に電気的に接続された整流回路と、
前記整流回路と電気的に並列に接続された容量素子とを含む、請求項１に記載の半導体スイッチング素子の駆動回路。
【請求項３】
前記補助スイッチング素子は、正の閾値電圧を有するノーマリオン型のトランジスタで構成され、
前記保持手段は、
前記第１の制御電極の寄生容量の放電電流を前記整流回路に流すことにより、前記第２の制御電極および前記第３の主電極間の電圧を前記閾値電圧よりも低い電圧に保持する一方で、
前記第１の制御電極の寄生容量の充電電流により生じる前記容量素子の端子間電圧を用いて、前記第２の制御電極および前記第３の主電極間の電圧を前記閾値電圧よりも高い電圧に保持する、請求項２に記載の半導体スイッチング素子の駆動回路。
【請求項４】
前記整流回路は、前記第３の主電極から前記第２の制御電極に向かう方向を順方向として、前記第３の主電極および前記第２の制御電極の間に電気的に接続された第１の定電圧ダイオードを含む、請求項３に記載の半導体スイッチング素子の駆動回路。
【請求項５】
前記整流回路は、
前記第２の制御電極から前記第３の主電極に向かう方向を順方向として、前記第２の制御電極および前記第３の主電極の間に電気的に接続された少なくとも１個以上の第１のダイオードと、
前記第３の主電極から前記第２の制御電極に向かう方向を順方向として、前記第２の制御電極および前記第３の主電極の間に電気的に接続された第２のダイオードとを含む、請求項３に記載の半導体スイッチング素子の駆動回路。
【請求項６】
前記補助スイッチング素子は、ノーマリオン型のＰチャネルＭＯＳＦＥＴ、ノーマリオン型のＰチャネルＩＧＢＴ、またはＰチャネルＪＦＥＴである、請求項３から５のいずれか１項に記載の半導体スイッチング素子の駆動回路。
【請求項７】
前記補助スイッチング素子は、負の閾値電圧を有するノーマリオフ型のトランジスタで構成され、
前記保持手段は、
前記第１の制御電極の寄生容量の充電電流を前記整流回路に流すことにより、前記第２の制御電極および前記第３の主電極間の電圧を前記閾値電圧よりも高い電圧に保持する一方で、
前記第１の制御電極の寄生容量の放電電流により生じる前記容量素子の端子間電圧を用いて、前記第２の制御電極および前記第３の主電極間の電圧を前記閾値電圧以下の電圧に保持する、請求項２に記載の半導体スイッチング素子の駆動回路。
【請求項８】
前記整流回路は、前記第２の制御電極から前記第３の主電極に向かう方向を順方向として、前記第２の制御電極および前記第３の主電極の間に電気的に接続された第３のダイオードを含み、
前記保持手段は、前記整流回路から前記制御部に向かう方向を順方向として、前記整流回路および前記制御部の間に電気的に接続された第２の定電圧ダイオードをさらに含む、請求項７に記載の半導体スイッチング素子の駆動回路。
【請求項９】
前記保持手段は、前記第１の制御電極および前記第２の主電極の間に電気的に接続された抵抗素子をさらに含む、請求項８に記載の半導体スイッチング素子の駆動回路。
【請求項１０】
前記補助スイッチング素子は、ノーマリオフ型のＰチャネルＭＯＳＦＥＴまたはノーマリオフ型のＩＧＢＴである、請求項７から９のいずれか１項に記載の半導体スイッチング素子の駆動回路。
【請求項１１】
前記補助スイッチング素子および前記整流回路は、前記半導体スイッチング素子と同一のパッケージ内に収容されており、
前記パッケージは、前記容量素子の一方端が接続される第１の端子、および前記容量素子の他方端が接続される第２の端子を有する、請求項７から１０のいずれか１項に記載の半導体スイッチング素子の駆動回路。
【請求項１２】
前記容量素子は、前記整流回路の静電容量を用いて形成される、請求項２から１１のいずれか１項に記載の半導体スイッチング素子の駆動回路。
【請求項１３】
前記第１および第２の主電極ならびに前記第１の制御電極を有する前記半導体スイッチング素子と、
前記第１および第２の主電極間に接続される電源と、
請求項１から１２のいずれか１項に記載の半導体スイッチング素子の駆動回路とを備える、半導体スイッチング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体スイッチング素子の駆動回路および半導体スイッチング装置に関する。
【背景技術】
【０００２】
電力変換装置などを構成する半導体スイッチング装置の電力用半導体スイッチング素子として、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）またはＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）などの電圧制御型の半導体スイッチング素子が広く用いられている。
【０００３】
電圧制御型の半導体スイッチング素子の駆動回路は、外部からオン指令が入力されると、半導体スイッチング素子を導通状態（オン状態）に遷移（ターンオン）させるための電圧を半導体スイッチング素子の制御電極に印加する。ターンオンさせるための電圧は、半導体スイッチング素子の閾値電圧よりも高い電圧に設定されている。
【０００４】
また、駆動回路は、外部からオフ指令が入力されると、半導体スイッチング素子を遮断状態（オフ状態）に遷移（ターンオフ）させるための電圧を半導体スイッチング素子の制御電極に印加する。ターンオフさせるための電圧は、半導体スイッチング素子の閾値電圧よりも低い電圧に設定されている。
【０００５】
しかしながら、上記の駆動回路においては、半導体スイッチング素子がオフ状態であるときに、制御電極に電圧ノイズが重畳することかある。電圧ノイズに起因して閾値電圧よりも高い電圧が制御電極に印加されることにより、半導体スイッチング素子が誤ってターンオンしてしまうことがある。半導体スイッチング素子が誤ってターンオンすることによって、電力変換装置の内部で電気的短絡が発生し、故障に至る可能性がある。
【０００６】
このような半導体スイッチング素子の誤動作を抑制する機能を備えた駆動回路として、たとえば、特開２０１７−５６９８号公報（特許文献１）には、ＩＧＢＴのゲート端子に制御信号を印加するゲートドライバに、ＩＧＢＴのコレクタ・ゲート間容量により生成される電流を放電させるためのクランプ端子を設ける構成が開示されている。この駆動回路にはさらに、ＩＧＢＴのゲートおよびエミッタ間に接続される外部キャパシタと、ゲートドライバの出力信号を反転させる信号反転部と、信号反転部の出力信号に基づいて、外部キャパシタに電源を供給するスイッチング部とが設けられている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１７−５６９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記特許文献１に記載される駆動回路では、制御信号の反転信号をスイッチング部に入力するための信号反転部、およびＩＧＢＴのゲート端子とゲートドライバのクランプ端子とを接続するための配線が必要となる。そのため、駆動回路の構成が複雑になることが懸念される。
【０００９】
この発明はこのような課題を解決するためになされたものであって、その目的は、簡易な構成で半導体スイッチング素子の誤動作を抑制することができる半導体スイッチング素子の駆動回路および半導体スイッチング装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明に係る駆動回路は、第１および第２の主電極ならびに第１の制御電極を有する半導体スイッチング素子の第１および第２の主電極間の導通または遮断を制御する。駆動回路は、第１の制御電極に対して、第１の制御電極の寄生容量の充放電を制御するための電圧を印加する制御部と、第１の制御電極および第２の主電極の間に接続される補助スイッチング素子と、第１の制御電極の寄生容量の充電電流を用いて補助スイッチング素子を遮断状態に保持する一方で、第１の制御電極の寄生容量の放電電流を用いて補助スイッチング素子を導通状態に保持する保持手段とを備える。
【００１１】
好ましくは、補助スイッチング素子は、半導体スイッチング素子の第１の制御電極に電気的に接続された第２の制御電極および第３の主電極と、半導体スイッチング素子の第２の主電極に電気的に接続された第４の主電極とを有する。補助スイッチング素子は、第２の制御電極および前記第３の主電極間の電圧が閾値電圧以下のときに、第３および第４の主電極間が導通するように構成される。保持手段は、第２の制御電極および第３の主電極の間に電気的に接続された整流回路と、整流回路と電気的に並列に接続された容量素子とを含む。
【００１２】
好ましくは、補助スイッチング素子は、正の閾値電圧を有するノーマリオン型のトランジスタで構成される。保持手段は、第１の制御電極の寄生容量の放電電流を整流回路に流すことにより、第２の制御電極および第３の主電極間の電圧を閾値電圧よりも低い電圧に保持する一方で、第１の制御電極の寄生容量の充電電流により生じる容量素子の端子間電圧を用いて、第２の制御電極および第３の主電極間の電圧を閾値電圧よりも高い電圧に保持する。
【００１３】
好ましくは、整流回路は、第３の主電極から第２の制御電極に向かう方向を順方向として、第３の主電極および第２の制御電極の間に電気的に接続された第１の定電圧ダイオードを含む。
【００１４】
好ましくは、整流回路は、第２の制御電極から第３の主電極に向かう方向を順方向として、第２の制御電極および第３の主電極の間に電気的に接続された少なくとも１個以上の第１のダイオードと、第３の主電極から第２の制御電極に向かう方向を順方向として、第２の制御電極および第３の主電極の間に電気的に接続された第２のダイオードとを含む。
【００１５】
好ましくは、補助スイッチング素子は、ノーマリオン型のＰチャネルＭＯＳＦＥＴ、ノーマリオン型のＰチャネルＩＧＢＴ、またはＰチャネルＪＦＥＴである。
【００１６】
好ましくは、補助スイッチング素子は、負の閾値電圧を有するノーマリオフ型のトランジスタで構成される。保持手段は、第１の制御電極の寄生容量の充電電流を整流回路に流すことにより、第２の制御電極および第３の主電極間の電圧を閾値電圧よりも高い電圧に保持する一方で、第１の制御電極の寄生容量の放電電流により生じる容量素子の端子間電圧を用いて、第２の制御電極および第３の主電極間の電圧を閾値電圧以下の電圧に保持する。
【００１７】
好ましくは、整流回路は、第２の制御電極から第３の主電極に向かう方向を順方向として、第２の制御電極および第３の主電極の間に電気的に接続された第３のダイオードを含む。保持手段は、整流回路から制御部に向かう方向を順方向として、整流回路および制御部の間に電気的に接続された第２の定電圧ダイオードをさらに含む。
【００１８】
好ましくは、保持手段は、第１の制御電極および第２の主電極の間に電気的に接続された抵抗素子をさらに含む。
【００１９】
好ましくは、補助スイッチング素子は、ノーマリオフ型のＰチャネルＭＯＳＦＥＴまたはノーマリオフ型のＩＧＢＴである。
【００２０】
好ましくは、補助スイッチング素子および整流回路は、半導体スイッチング素子と同一のパッケージ内に収容されている。パッケージは、容量素子の一方端が接続される第１の端子、および容量素子の他方端が接続される第２の端子を有する。
【００２１】
好ましくは、容量素子は、整流回路の静電容量を用いて形成される。
本発明に係る半導体スイッチング装置は、第１および第２の主電極ならびに第１の制御電極を有する半導体スイッチング素子と、第１および第２の主電極間に接続される電源と、上記いずれかに記載の半導体スイッチング素子の駆動回路とを備える。
【発明の効果】
【００２２】
この発明によれば、簡易な構成で半導体スイッチング素子の誤動作を抑制することができる半導体スイッチング素子の駆動回路および半導体スイッチング装置を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１に係る半導体スイッチング素子およびその駆動回路の構成を示す回路図である。
【図２】図１に示した補助スイッチング素子の電気的特性を模式的に示す図である。
【図３】本発明の実施の形態１に係る駆動回路による半導体スイッチング素子のターンオン動作を説明するための図である。
【図４】本発明の実施の形態１に係る駆動回路による半導体スイッチング素子のターンオフ動作を説明するための図である。
【図５】制御部の出力電圧、半導体スイッチング素子のゲート電圧、および補助スイッチング素子のゲート電圧の動作波形図である。
【図６】比較例１に係る駆動回路の構成を示す図である。
【図７】比較例１に係る半導体スイッチング装置の構成を示す回路図である。
【図８】比較例１に係る半導体スイッチング装置の動作を説明するための動作波形図である。
【図９】本実施の形態１に係る半導体スイッチング装置の構成を示す回路図である。
【図１０】本実施の形態１に係る半導体スイッチング装置の動作を説明するための動作波形図である。
【図１１】比較例２に係る駆動回路の構成を示す図である。
【図１２】本発明の実施の形態１の変形例に係る駆動回路の構成を示す回路図である。
【図１３】本実施の形態１に係る駆動回路の第１実装例を説明する図である。
【図１４】本実施の形態１に係る駆動回路の第２実装例を説明する図である。
【図１５】本実施の形態１に係る駆動回路の第３実装例を説明する図である。
【図１６】本実施の形態１に係る駆動回路の第４実装例を説明する図である。
【図１７】本実施の形態１に係る駆動回路の第５実装例を説明する図である。
【図１８】第５実装例に係るパッケージの外観を模式的に示す平面図である。
【図１９】本発明の実施の形態２に係る駆動回路の構成を示す回路図である。
【図２０】図１９に示した補助スイッチング素子の電気的特性を模式的に示す図である。
【図２１】本発明の実施の形態２に係る駆動回路による半導体スイッチング素子のターンオン動作を説明するための図である。
【図２２】本発明の実施の形態２に係る駆動回路による半導体スイッチング素子のターンオフ動作を説明するための図である。
【図２３】本発明の実施の形態２の第１変形例に係る駆動回路の構成を示す回路図である。
【図２４】本発明の実施の形態２の第２変形例に係る駆動回路の構成を示す回路図である。
【図２５】本発明の実施の形態２の第３変形例に係る駆動回路の構成を示す回路図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下では図中の同一または相当部分には同一符号を付してその説明は原則的には繰返さないものとする。
【００２５】
［実施の形態１］
図１は、本発明の実施の形態１に係る半導体スイッチング素子Ｑ１およびその駆動回路１の構成を示す回路図である。半導体スイッチング素子Ｑ１は、電力用半導体スイッチング素子であって、直流電力を交流電力に変換する逆変換器、交流電力を直流電力に変換する順変換器などの電力変換器に含まれている。図１では、半導体スイッチング素子Ｑ１としてＮチャネルＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）を例示しているが、必ずしもＭＯＳＦＥＴに限定されるものではなく、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）などの電圧制御型の半導体スイッチング素子であってもよい。
【００２６】
半導体スイッチング素子Ｑ１は、ドレイン電極Ｄ１、ソース電極Ｓ１およびゲート電極Ｇ１を有し、ゲート電極Ｇ１に印加される電圧に従ってドレイン電極Ｄ１およびソース電極Ｓ１間が導通または遮断する、自己消弧型半導体スイッチング素子である。ドレイン電極Ｄ１はこの発明における「第１の主電極」の一実施例に対応し、ソース電極Ｓ１は「第２の主電極」の一実施例に対応し、ゲート電極Ｇ１は「第１の制御電極」の一実施例に対応する。
【００２７】
半導体スイッチング素子Ｑ１のドレイン電極Ｄ１およびソース電極Ｓ１間には、ダイオードＦＤ１が逆並列に（すなわち、ドレイン電極ＤがダイオードＦＤ１のカソード側となるように）接続されている。ダイオードＦＤ１は、半導体スイッチング素子Ｑ１のオフ時にフリーホイール電流を流すために設けられている。
【００２８】
図１の例では、半導体スイッチング素子Ｑ１のドレイン電極Ｄ１は負荷３を介して直流電源４（電源電圧ＶＣＣ）の正極端子に電気的に接続され、半導体スイッチング素子Ｑ１のソース電極Ｓは直流電源４の負極端子に電気的に接続されている。すなわち、ドレイン電極Ｄ１にはソース電極Ｓ１よりも高い電圧が印加されている。
【００２９】
図１を参照して、駆動回路１は、半導体スイッチング素子Ｑ１のドレイン電極Ｄ１およびソース電極Ｓ１間の導通（オン）または遮断（オフ）を制御する回路であって、制御部２を有する。
【００３０】
制御部２は、半導体スイッチング素子Ｑ１を導通状態（オン状態）に遷移（ターンオン）させるための電圧（以下、「ターンオン電圧」とも称する。）を半導体スイッチング素子Ｑ１のゲート電極Ｇ１に印加する。ターンオン電圧は、ソース電極Ｓ１に対して正の電圧であって、半導体スイッチング素子Ｑ１の閾値電圧Ｖｔｈ１よりも高い電圧である。これにより、半導体スイッチング素子Ｑ１がターンオンし、導通状態となる。
【００３１】
具体的には、半導体スイッチング素子Ｑ１のゲート電極Ｇ１に正電圧が印加されると、ゲート電極Ｇ１の寄生容量を充電するためにゲート電流が流れる。ゲート寄生容量は、ゲート電極Ｇ１およびソース電極Ｓ１間に形成される寄生容量（ゲート・ソース間容量Ｃｇｓ）と、ゲート電極Ｇ１およびドレイン電極Ｄ１間に形成される寄生容量（ゲート・ドレイン間容量Ｇｇｄ）とからなる。ゲート電流によってゲート・ソース間容量Ｃｇｓが充電され、ゲート・ソース間電圧（以下、「ゲート電圧ＶＧＳ１」とも称する）が上昇する。ゲート電圧ＶＧＳ１が閾値電圧Ｖｔｈ１を超えると、半導体スイッチング素子Ｑ１がオンし始める。ゲート・ソース間容量Ｃｇｓおよびゲート・ドレイン間容量Ｃｇｄがターンオン電圧に到達し、充電が完了すると、ゲート電流が流れなくなる。以降は、ターンオン電圧がゲート電極Ｇ１に継続的にかかり、半導体スイッチング素子Ｑ１はオン状態を維持する。
【００３２】
制御部２は、また、半導体スイッチング素子Ｑ１を遮断状態（オフ状態）に遷移（ターンオフ）させるための電圧（以下、「ターンオフ電圧」とも称する。）を半導体スイッチング素子Ｑ１のゲート電極Ｇ１に印加する。ターンオフ電圧は、０Ｖまたはソース電極Ｓと等しい電圧である。
【００３３】
半導体スイッチング素子Ｑ１のターンオフ時には、ゲート寄生容量（ゲート・ソース間容量Ｃｇｓおよびゲート・ドレイン間容量Ｃｇｄ）に蓄積されていた電荷が放電されるため、ゲート電流（放電電流）が流れる。ゲート寄生容量の放電が完了してゲート電圧ＶＧＳ１が閾値電圧Ｖｔｈ１を下回ると、ゲート電流が流れなくなり、半導体スイッチング素子Ｑ１はオフ状態を維持する。
【００３４】
このように、駆動回路１において、制御部２は、半導体スイッチング素子Ｑ１のゲート電極Ｇ１に対して、半導体スイッチング素子Ｑ１のゲート寄生容量の充放電を制御するための電圧を印加するように構成される。
【００３５】
しかしながら、電圧制御型の半導体スイッチング素子Ｑ１においては、ゲート電圧ＶＧＳ１が０Ｖであってオフ状態であるときに、制御部２の出力に重畳した電圧ノイズがゲート電極Ｇ１に印加されることで、半導体スイッチング素子Ｑ１が誤ってターンオンしてしまうという問題がある。半導体スイッチング素子Ｑ１が誤ってターンオンすることによって、半導体スイッチング素子Ｑ１を含む回路においては、電気的短絡が発生して故障に至る場合がある。
【００３６】
このような半導体スイッチング素子Ｑ１の誤ったターンオン動作を抑制するためには、オフ状態の半導体スイッチング素子Ｑ１のゲート電圧ＶＧＳ１を０Ｖに固定することで、半導体スイッチング素子Ｑ１をオフ状態に保持させる必要がある。本実施の形態１に係る駆動回路１は、オフ状態の半導体スイッチング素子Ｑ１のゲート電圧ＶＧＳ１を０Ｖに保持するための構成として、補助スイッチング素子Ｑ２、ダイオードＤｉ１、キャパシタＣ１および定電圧ダイオードＺＤ１を有する。
【００３７】
補助スイッチング素子Ｑ２は、半導体スイッチング素子Ｑ１のゲート電極Ｇ１およびソース電極Ｓ１の間に電気的に接続される。補助スイッチング素子Ｑ２は、ドレイン電極Ｄ２、ソース電極Ｓ２およびゲート電極Ｇ２を有し、ゲート電極Ｇ２に印加される電圧に従ってドレイン電極Ｄ２およびソース電極Ｓ２間が導通または遮断する。ドレイン電極Ｄはこの発明における「第３の主電極」の一実施例に対応し、ソース電極Ｓは「第４の主電極」の一実施例に対応し、ゲート電極Ｇは「第２の制御電極」の一実施例に対応する。
【００３８】
補助スイッチング素子Ｑ２のゲート電極Ｇ２およびソース電極Ｓ２は半導体スイッチング素子Ｑ１のゲート電極Ｇ１と電気的に接続され、ドレイン電極Ｄ２は半導体スイッチング素子Ｑ１のソース電極Ｓ１と電気的に接続されている。
【００３９】
補助スイッチング素子Ｑ２は、Ｐチャネルトランジスタで構成される。図１の例では、補助スイッチング素子Ｑ２としてＰチャネルＭＯＳＦＥＴを例示しているが、必ずしもＭＯＳＦＥＴに限定されるものではなく、ＩＧＢＴなどの電圧制御型の半導体スイッチング素子であってもよい。
【００４０】
本実施の形態１では、補助スイッチング素子Ｑ２は、ノーマリオフ型のＰチャネルＭＯＳＦＥＴで構成される。すなわち、補助スイッチング素子Ｑ２は、負の閾値電圧Ｖｔｈ２を有する。図２に、補助スイッチング素子Ｑ２の電気的特性を模式的に示す。図２に示すように、ソース電極Ｓ２にドレイン電極Ｄ２よりも高い電圧がかかった状態で、ゲート・ソース間電圧（以下、「ゲート電圧ＶＧＳ２」とも称する）を下げていった場合、ゲート電圧ＶＧＳ２が閾値電圧Ｖｔｈ２（＜０）となると、ソース電極Ｓ２からドレイン電極Ｄ２に向かってドレイン電流ＩＤが流れ始める。なお、図２ではドレイン電極Ｄ２からソース電極Ｓ２に向かう方向を正方向としている。
【００４１】
補助スイッチング素子Ｑ２がターンオンすると、半導体スイッチング素子Ｑ１では、ゲート電極Ｇ１およびソース電極Ｓ１の間が電気的に短絡されるため、ゲート電圧ＶＧＳ１が０Ｖとなり、結果的に半導体スイッチング素子Ｑ１はオフ状態となる。すなわち、補助スイッチング素子Ｑ２をオン状態に保持することができれば、半導体スイッチング素子Ｑ１をオフ状態に保持することができる。
【００４２】
一方、ソース電極Ｓ２に対して正の電圧がゲート電極Ｇ２に印加されると、補助スイッチング素子Ｑ２はターンオフし、オフ状態となる。補助スイッチング素子Ｑ２がオフ状態となると、半導体スイッチング素子Ｑ１では、ゲート電極Ｇ１およびソース電極Ｓ１が電気的に分離されることとなる。したがって、制御部２からゲート電極Ｇ１に正電圧を印加することで、半導体スイッチング素子Ｑ１をターンオンすることができる。
【００４３】
ダイオードＤｉ１は、アノードが補助スイッチング素子Ｑ２のゲート電極Ｇ２に電気的に接続され、カソードが補助スイッチング素子Ｑ２のソース電極Ｓ２に電気的に接続される。すなわち、ダイオードＤｉ１は、補助スイッチング素子Ｑ２のゲート電極Ｇ２からソース電極Ｓ２に向かう方向を順方向として、ゲート電極Ｇ２およびソース電極Ｓ２の間に電気的に接続される。ダイオードＤｉ１は本発明における「整流回路」の一実施例に対応する。
【００４４】
キャパシタＣ１は、ダイオードＤｉ１と電気的に並列に接続される。キャパシタＣ１は本発明における「容量素子」の一実施例に対応する。キャパシタＣ１としては、ダイオードＤｉ１に外付けされたキャパシタを用いてもよいし、回路構成上等価な位置にあるダイオードＤｉ１の静電容量を用いてもよい。
【００４５】
定電圧ダイオード（ツェナーダイオード）ＺＤ１は、アノードがダイオードＤｉ１のアノードに電気的に接続され、カソードが制御部２に電気的に接続される。すなわち、定電圧ダイオードＺＤ１は、ダイオードＤｉ１のアノードから制御部２に向かう方向を順方向として、ダイオードＤｉ１のアノードおよび制御部２の間に電気的に接続される。定電圧ダイオードＺＤ１は本発明における「第２の定電圧ダイオード」の一実施例に対応する。ダイオードＤｉ１としては、ＰＮ接合型のダイオードやショットキーバリアダイオードなどを用いることができる。
【００４６】
本実施の形態１に係る駆動回路１において、ダイオードＤｉ１、キャパシタＣ１および定電圧ダイオードＺＤ１は、半導体スイッチング素子Ｑ１がオン状態のときには、補助スイッチング素子Ｑ２をオフ状態に保持する一方で、半導体スイッチング素子Ｑ１がオフ状態のときには、補助スイッチング素子Ｑ２をオン状態に保持するための「保持手段」を構成する。
【００４７】
具体的には、半導体スイッチング素子Ｑ１のターンオン時には、図３に矢印で示すように、ゲート電流（ゲート寄生容量の充電電流）が流れる。ゲート電流は、定電圧ダイオードＺＤ１およびダイオードＤｉ１を経由して半導体スイッチング素子Ｑ１のゲート電極Ｇ１からドレイン電極Ｄ１およびソース電極Ｓ１に向かって流れる。ゲート・ソース間容量Ｃｇｓが充電されることによって半導体スイッチング素子Ｑ１がオン状態となると、ドレイン電極Ｄ１からソース電極Ｓ１に向かってドレイン電流が流れる。
【００４８】
このとき、補助スイッチング素子Ｑ２においては、ゲート電圧ＶＧＳ２がダイオードＤｉ１の順方向電圧ＶＦに等しい正の電圧となるため、オフ状態となる。半導体スイッチング素子Ｑ１がオンの間、順方向電圧ＶＦ相当のゲート電圧ＶＧＳ１が印加されるため、補助スイッチング素子Ｑ２はオフ状態に保持されることとなる。
【００４９】
これに対して、半導体スイッチング素子Ｑ１のターンオフ動作時には、半導体スイッチング素子Ｑ１のゲート寄生容量の蓄積電荷が放電されるため、放電電流が流れる。放電電流は、図４に矢印で示すように、ダイオードＤｉ１に流れず、キャパシタＣ１に流れる。放電電流によってキャパシタＣ１が充電されることにより、キャパシタＣ１の端子間電圧が増加する。キャパシタＣ１の端子間電圧は、補助スイッチング素子Ｑ２のゲート電圧ＶＧＳ２に相当するため、ゲート電圧ＶＧＳ２は負の電圧となる。補助スイッチング素子Ｑ２のゲート電圧ＶＧＳ２が閾値電圧Ｖｔｈ２を下回ったとき、補助スイッチング素子Ｑ２がターンオンする。
【００５０】
補助スイッチング素子Ｑ２がターンオンすると、半導体スイッチング素子Ｑ１のゲート寄生容量の放電が完了するとともに、キャパシタＣ１の充電が完了する。キャパシタＣ１の蓄積電荷によってゲート電圧ＶＧＳ２は閾値電圧Ｖｔｈ２以下に保持されるため、補助スイッチング素子Ｑ２はオン状態に保持されることとなる。
【００５１】
このように、半導体スイッチング素子Ｑ１のゲート寄生容量の充電時（半導体スイッチング素子Ｑ１のターンオン時）には、充電電流が定電圧ダイオードＺＤ１およびダイオードＤｉ１を通ってゲート電極Ｇ１に流れ込むため、ノーマリオフ型の補助スイッチング素子Ｑ２がオフ状態に保持される。これに対して、半導体スイッチング素子Ｑ１のゲート寄生容量の放電時（半導体スイッチング素子Ｑ１のターンオフ時）には、放電電流がキャパシタＣ１に流れ込むため、キャパシタＣ１の端子間電圧によって補助スイッチング素子Ｑ２がオン状態に保持される。したがって、オフ状態の半導体スイッチング素子Ｑ１のゲート電圧ＶＧＳ１を０Ｖに固定することができるため、電圧ノイズによる半導体スイッチング素子Ｑ１の誤ったターンオン動作を抑制することができる。
【００５２】
図５は、制御部２の出力電圧Ｖ１、半導体スイッチング素子Ｑ１のゲート電圧ＶＧＳ１、および補助スイッチング素子Ｑ２のゲート電圧ＶＧＳ２の動作波形図である。
【００５３】
図５に示すように、制御部２の出力電圧Ｖ１が正の電圧（たとえば１５Ｖ）であるときには、出力電圧Ｖ１に対して、定電圧ダイオードＺＤ１のツェナー電圧（降伏電圧）ＶＺおよびダイオードＤｉ１の順方向電圧ＶＦによる電圧降下分低下した正のゲート電圧ＶＧＳ１（たとえば１１Ｖ程度）が半導体スイッチング素子Ｑ１のゲート電極Ｇ１に印加される。半導体スイッチング素子Ｑ１がオンのとき、補助スイッチング素子Ｑ２のゲート電圧ＶＧＳ２は、ダイオードＤｉ１の順方向電圧ＶＦに維持されるため、補助スイッチング素子Ｑ２はオフとなる。
【００５４】
制御部２の出力電圧Ｖ１が０Ｖであるときには、半導体スイッチング素子Ｑ１のゲート電圧ＶＧＳ１も０Ｖとなり、半導体スイッチング素子Ｑ１がオフする。補助スイッチング素子Ｑ２は、ゲート電圧ＶＧＳ２が半導体スイッチング素子Ｑ２の閾値電圧Ｖｔｈ２程度に維持されるため、補助スイッチング素子Ｑ２はオンに保持される。
【００５５】
次に、図６および図７に示す比較例を参照しながら、本実施の形態１に係る駆動回路１の作用効果について説明する。
【００５６】
［比較例１］
図６は、比較例１に係る駆動回路１０の構成を示す図である。比較例１に係る駆動回路１０は、半導体スイッチング素子Ｑ１のドレイン電極Ｄ１およびソース電極Ｓ１間のオンまたはオフを制御する回路であって、制御部２、補助スイッチング素子Ｑ３および抵抗素子Ｒ１を備える。
【００５７】
制御部２は、図１に示した駆動回路１における制御部２と同じ構成を有しており、半導体スイッチング素子Ｑ１のゲート電極Ｇ１にターンオン電圧（＞０）およびターンオフ電圧（＝０）を印加する。
【００５８】
補助スイッチング素子Ｑ３は、半導体スイッチング素子Ｑ１のゲート電極Ｇ１およびソース電極Ｓ１の間に電気的に接続される。補助スイッチング素子Ｑ２は、ＰＮＰトランジスタで構成される。補助スイッチング素子Ｑ３のエミッタＥおよびベースＢは半導体スイッチング素子Ｑ１のゲート電極Ｇ１と電気的に接続され、コレクタＣは半導体スイッチング素子Ｑ１のソース電極Ｓ１と電気的に接続される。補助スイッチング素子Ｑ３は、ベースＢに印加される電圧に従ってエミッタＥおよびコレクタＣ間が導通または遮断する。
【００５９】
抵抗素子Ｒ１は、補助スイッチング素子Ｑ３のエミッタＥおよびベースＢの間に電気的に接続される。
【００６０】
比較例１に係る駆動回路１０においては、制御部２から半導体スイッチング素子Ｑ１のゲート電極Ｇ１にターンオン電圧が印加されると、抵抗素子Ｒ１を経由して半導体スイッチング素子Ｑ１のゲート容量（ゲート・ソース間容量Ｃｇｓおよびゲート・ドレイン間容量Ｃｇｄ）にゲート電流が流れ、ゲート容量が充電される。このとき、抵抗素子Ｒ１では、ベースＢ側の端子を高電位とし、エミッタＥ側の端子を低電位とする電圧が生じる。これにより、補助スイッチング素子Ｑ３は、正のベース・エミッタ間電圧ＶＢＥを受けてターンオフする。
【００６１】
一方、制御部２から半導体スイッチング素子Ｑ１のゲート電極Ｇ１にターンオフ電圧が印加されると、ゲート容量の蓄積電荷が放電されるため、ゲート電極Ｇ１から制御部２に向かってゲート電流（放電電流）が流れる。抵抗素子Ｒ１では、ゲート電流が流れることにより、エミッタＥ側の端子を高電位とし、ベースＢ側の端子を低電位とする電圧が生じる。よって、補助スイッチング素子Ｑ３は、負のベース・エミッタ間電圧ＶＢＥを受けてターンオンする。
【００６２】
比較例１に係る駆動回路１０においても、半導体スイッチング素子Ｑ１がターンオフすると、補助スイッチング素子Ｑ３がターンオンするため、半導体スイッチング素子Ｑ１のゲート電圧ＶＧＳ１＝０とすることができる。しかしながら、比較例１では、ゲート寄生容量の放電が完了してゲート電流が流れなくなると、抵抗素子Ｒ１の端子間に電圧を発生させることができないため、補助スイッチング素子Ｑ３をオン状態に保持することができなくなる。この状態で半導体スイッチング素子Ｑ１のゲート電極Ｇ１に電圧ノイズが印加された場合、半導体スイッチング素子Ｑ１が誤ってターンオンすることが懸念される。
【００６３】
図７は、比較例１に係る駆動回路１０を用いて構成した半導体スイッチング装置の構成を示す回路図である。比較例１に係る半導体スイッチング装置は、半導体スイッチング素子Ｑ１ａおよびＱ１ｂと、負荷３と、直流電源４と、駆動回路１０とを備える。
【００６４】
比較例１に係る半導体スイッチング装置は、ハーフブリッジ回路を有する。すなわち、半導体スイッチング素子Ｑ１ａおよびＱ１ｂは、直流電源４の正極端子および負極端子の間に電気的に直列に接続される。半導体スイッチング素子Ｑ１ａ，Ｑ１ｂの各々は、図６に示した比較例１に係る駆動回路１０によって、交互にオンオフするように駆動される。負荷３は、誘導性負荷であって、半導体スイッチング素子Ｑ１ａおよびＱ１ｂの接続点と直流電源４の負極端子の間に電気的に接続される。
【００６５】
図８には、図７に示す半導体スイッチング装置の動作を説明するための動作波形図を示す。図８（Ａ）は、半導体スイッチング素子Ｑ１ｂのゲート電圧ＶＧＳ１の波形を示す。図８（Ｂ）は、半導体スイッチング素子Ｑ１ａおよびＱ１ｂの接続点に出力される電圧Ｖｏおよび負荷３に流れる電流ｉＬの波形を示す。図８（Ｃ）は、図８（Ａ）に示す波形を部分的に拡大した波形を示す。
【００６６】
図８を参照して、半導体スイッチング素子Ｑ１ｂのゲート電圧ＶＧＳ１が正の電圧のときには、半導体スイッチング素子Ｑ１ｂがオンとなるため、出力電圧Ｖｏ＝０Ｖとなり、電流ｉＬは一定となる。半導体スイッチング素子Ｑ１ｂのゲート電圧ＶＧＳ１＝０Ｖのときには、半導体スイッチング素子Ｑ１ｂがオフとなる。このとき、半導体スイッチング素子Ｑ１ａはオンとなるため、出力電圧Ｖｏは直流電源４の電源電圧に等しくなり、電流ｉＬは増加する。
【００６７】
図８（Ａ）および（Ｃ）に示すように、比較例１に係る電力変換器においては、ゲート電圧ＶＧＳ１＝０Ｖの期間において、ゲート電圧ＶＧＳ１に電圧ノイズが重畳している。この電圧ノイズがターンオン電圧と同等レベルである場合、半導体スイッチング素子Ｑ１ｂが誤ってターンオンする可能性がある。
【００６８】
図９は、本実施の形態１に係る駆動回路１を用いて構成した半導体スイッチング装置の構成を示す回路図である。本実施の形態１に係る半導体スイッチング装置は、駆動回路１０に代えて駆動回路１を有する点が比較例１に係る半導体スイッチング装置と異なる。その他の点については、比較例１と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００６９】
図１０は、図９に示す半導体スイッチング装置の動作を説明するための動作波形図である。図１０（Ａ）は、半導体スイッチング素子Ｑ１ｂのゲート電圧ＶＧＳ１の波形を示す。図１０（Ｂ）は、半導体スイッチング素子Ｑ１ａおよびＱ１ｂの接続点に出力される電圧Ｖｏおよび負荷３に流れる電流ｉＬの波形を示す。図１０（Ｃ）は、図８（Ａ）に示す波形を部分的に拡大した波形を示す。
【００７０】
図１０（Ａ）〜（Ｃ）に示す波形は、図８（Ａ）〜（Ｃ）に示した波形とそれぞれ同様である。ただし、図１０（Ａ）および（Ｃ）を参照して、ゲート電圧ＶＧＳ１＝０Ｖとなる期間にゲート電圧ＶＧＳ１に重畳する電圧ノイズが、比較例１での電圧ノイズの２０分の１程度に抑えられている。よって、電圧ノイズによる誤ったターンオン動作をより確実に抑制することができる。
【００７１】
［比較例２］
図１１は、比較例２に係る駆動回路２０の構成を示す図である。比較例２に係る駆動回路２０は、半導体スイッチング素子Ｑ１のコレクタ電極Ｃ１およびエミッタ電極Ｅ１間のオンまたはオフを制御する回路であって、制御部２１、抵抗素子Ｒ，Ｒｇ１，Ｒｇ２、スイッチング素子Ｑ４，Ｑ５、補助スイッチング素子Ｑ６、外部キャパシタＣ２３、および反転回路ＮＯＴ１１を備える。半導体スイッチング素子Ｑ１は、ＮチャネルＩＧＢＴで構成されている。
【００７２】
制御部２１は、半導体スイッチング素子Ｑ１のゲート電極Ｇ１に制御信号を印加する。スイッチング素子Ｑ４およびＱ５は、電源電圧ＶＣＣを供給する電源ノードと接地電圧を供給する接地ノードとの間に電気的に直列に接続される。スイッチング素子Ｑ４はＮＰＮトランジスタで構成され、スイッチング素子Ｑ５はＰＮＰトランジスタで構成される。抵抗素子Ｒは、制御部２の制御信号の出力ノードＯＵＴと、スイッチング素子Ｑ４およびＱ５の接続点との間に接続される。抵抗素子Ｒｇ１は、スイッチング素子Ｑ４のエミッタと半導体スイッチング素子Ｑ１のゲート電極Ｇ１との間に接続され、抵抗素子Ｒｇ２は、スイッチング素子Ｑ５のエミッタと半導体スイッチング素子Ｑ１のゲート電極Ｇ１との間に接続される。
【００７３】
制御部２１からＨ（論理ハイ）レベルの制御信号が出力されると、スイッチング素子Ｑ４がオンし、スイッチング素子Ｑ５がオフすることにより、電源ノードから抵抗素子Ｒｇ１を介してゲート電極Ｇ１に正の電圧が印加される。これにより、半導体スイッチング素子Ｑ１がターンオンする。
【００７４】
制御部２１からＬ（論理ロー）レベルの制御信号が出力されると、スイッチング素子Ｑ４がオフし、スイッチング素子Ｑ４がオンすることにより、接地ノードから抵抗素子Ｒｇ２を介してゲート電極Ｇ１に接地電圧が印加される。これにより、半導体スイッチング素子Ｑ１がターンオフする。
【００７５】
補助スイッチング素子Ｑ６は、半導体スイッチング素子Ｑ１のゲート電極Ｇ１と接地ノードとの間に、外部キャパシタＣ２と直列に接続される。補助スイッチング素子Ｑ６はＮＰＮトランジスタで構成されており、コレクタがゲート電極Ｇ１に接続され、エミッタが外部キャパシタＣ２の一方端に接続される。補助スイッチング素子Ｑ６のベースは、スイッチング素子Ｑ４およびＱ５の接続点と電気的に接続される。該接続点と補助スイッチング素子Ｑ６のベースとの間には反転回路ＮＯＴ１が接続される。
【００７６】
半導体スイッチング素子Ｑ１のゲート電極Ｇ１は、さらに、制御部２１のクランプ端子２２に接続されている。クランプ端子２２を介して半導体スイッチング素子Ｑ１のゲートおよびドレインの間に流れる電流を放電させることができる。
【００７７】
反転回路ＮＯＴ１は制御部２１から出力される制御信号を反転させる。補助スイッチング素子Ｑ６は、反転回路ＮＯＴ１の出力信号に基づいて、外部キャパシタＣ２に電源を供給する。制御信号がＨレベルのときには、反転回路ＮＯＴ１は、オフ信号を補助スイッチング素子Ｑ６のベースに出力して外部キャパシタＣ２をオープンさせる。一方、制御信号がＬレベルのときには、反転回路ＮＯＴ１はオン信号を補助スイッチング素子Ｑ６に出力して外部キャパシタＣ２をショートさせる。
【００７８】
比較例２に係る駆動回路２０においては、制御信号の反転信号を補助スイッチング素子Ｑ６のベースに入力するための反転回路ＮＯＴ１、および半導体スイッチング素子Ｑ１のゲート電極Ｇ１と駆動回路２０のクランプ端子２２とを接続するための配線が必要となる。そのため、駆動回路の構成が複雑になることが懸念される。
【００７９】
これに対して、本実施の形態１に係る駆動回路１においては、半導体スイッチング素子Ｑ１のゲート寄生容量の放電電流を用いて補助スイッチング素子Ｑ２をオン状態に保持できるため、反転回路および配線を用いず、簡易な構成で半導体スイッチング素子Ｑ１の誤ったターンオン動作を抑制することが可能となる。
【００８０】
［変形例］
次に、図１２を用いて、本実施の形態１に係る駆動回路１の変形例について説明する。
【００８１】
図１２は、本発明の実施の形態１の変形例に係る駆動回路１の構成を示す回路図である。本変形例に係る駆動回路１は、実施の形態１に係る駆動回路１に対して抵抗素子Ｒ２を付加したものである。
【００８２】
抵抗素子Ｒ２は、半導体スイッチング素子Ｑ１のゲート電極Ｇ１およびソース電極Ｓ１の間に、補助スイッチング素子Ｑ２と電気的に直列に接続される。抵抗素子Ｒ２の抵抗値は例えば１ｋΩ〜１ＭΩ程度である。
【００８３】
駆動回路１においては、半導体スイッチング素子Ｑ１のターンオフ時に流れるゲート電流（ゲート寄生容量の放電電流）によってキャパシタＣ１が充電され、放電完了後においても、キャパシタＣ１の蓄積電荷により、補助スイッチング素子Ｑ２には閾値電圧Ｖｔｈ２相当のゲート電圧ＶＧＳ２が継続的に印加されるため、補助スイッチング素子Ｑ２をオン状態に保持（すなわち、半導体スイッチング素子Ｑ１をオフ状態に保持）することができる。
【００８４】
しかしながら、半導体スイッチング素子Ｑ１のオフ期間には、キャパシタＣ１に並列接続されるダイオードＤｉ１のリーク電流（逆方向電流）によって、キャパシタＣ１に蓄積された電荷が徐々に放電されることがある。そのため、オフ期間が長くなると、キャパシタＣ１の放電が進むことによって、補助スイッチング素子Ｑ２をオン状態に保つことができなくなることがある。補助スイッチング素子Ｑ２がオフになると、半導体スイッチング素子Ｑ１のゲート電極Ｇ１は、電圧が印加されないフロート状態になる。そのため、電圧ノイズによって半導体スイッチング素子Ｑ１が誤ってターンオンすることが懸念される。
【００８５】
本変形例において、抵抗素子Ｒ２は、半導体スイッチング素子Ｑ１のゲート電極Ｇ１がフロート状態となっても、半導体スイッチング素子Ｑ１のゲート電極Ｇ１の電位をソース電極Ｓ１の電位に固定するためのプルダウン抵抗を構成する。これによれば、キャパシタＣ１の放電が進み、補助スイッチング素子Ｑ２をオン状態に保持できない状況となっても、抵抗素子Ｒ２によってゲート電極Ｇ１の電位がソース電極Ｓ１の電位に固定されることにより、半導体スイッチング素子Ｑ１をオフ状態に保持することができる。
【００８６】
なお、半導体スイッチング素子Ｑ１のターンオン時、ゲート電流は高抵抗の抵抗素子Ｒ２に流れ込むことがないため、半導体スイッチング素子Ｑ１の駆動には影響がない。
【００８７】
［駆動回路の実装例］
次に、図１３から図１８を参照して、本実施の形態１に係る駆動回路１の実装例について説明する。駆動回路１は、半導体スイッチング素子Ｑ１と同じパッケージに実装することができる。
【００８８】
図１３は、本実施の形態１に係る駆動回路１の第１実装例を説明する図である。図１３を参照して、第１実施例では、駆動回路１の制御部２を除く構成素子は、半導体スイッチング素子Ｑ１と同じパッケージ１００に収容されている。具体的には、同一基板上に半導体スイッチング素子Ｑ１、補助スイッチング素子Ｑ２、ダイオードＤｉ１、定電圧ダイオードＺＤ１、キャパシタＣ１の各々のチップが搭載され、この基板が樹脂などで形成されたケースによって封止されている。
【００８９】
パッケージ１００には、制御部２を接続するための端子Ｔ１，Ｔ２および、負荷３および直流電源４を接続するための端子Ｔ３，Ｔ４が設けられている。端子Ｔ１〜Ｔ４の各々は、パッケージ１００ら引き出された金属リードで構成されている。なお、図１３以降に示す実装例においては、端子Ｔ２と端子Ｔ４とを別体としているが、両端子は同電位であるため１つの端子で構成することができる。
【００９０】
図１４は、本実施の形態１に係る駆動回路１の第２実装例を説明する図である。図１４を参照して、第２実装例は、第１実装例に対して、定電圧ダイオードＺＤ１がパッケージ１０１に対して外付けされている点が異なる。
【００９１】
具体的には、パッケージ１０１の端子Ｔ１は、ダイオードＤｉ１のアノードと電気的に接続されており、この端子Ｔ１に外部から定電圧ダイオードＺＤ１のアノードを接続する構成となっている。
【００９２】
第２実装例では、定電圧ダイオードＺＤ１を外付けとしたことにより、定電圧ダイオードＺＤ１のツェナー電圧ＶＺを調整することが可能となる。半導体スイッチング素子Ｑ１のターンオン時には、制御部２の出力電圧をツェナー電圧ＶＺおよびダイオードＤｉ１の順方向電圧ＶＦを足し合わせた電圧分降下させた電圧が、ターンオン電圧としてゲート電極Ｇ１に印加される。制御部２の出力電圧および半導体スイッチング素子Ｑ１のターンオン電圧に応じて、適当なツェナー電圧ＶＺを有する定電圧ダイオードＺＤ１を用いることができる。
【００９３】
図１５は、本実施の形態１に係る駆動回路１の第３実装例を説明する図である。図１５を参照して、第３実装例は、第１実装例に対して、定電圧ダイオードＺＤ１、ダイオードＤｉ１およびキャパシタＣ１がパッケージ１０１に対して外付けされている点が異なる。
【００９４】
第３実装例では、半導体スイッチング素子Ｑ１および補助スイッチング素子Ｑ２のみが同じパッケージ１０２に収容されている。パッケージ１０１において、端子Ｔ１は、半導体スイッチング素子Ｑ１のゲート電極Ｇ１と電気的に接続されている。端子Ｔ２は、半導体スイッチング素子Ｑ１のソース電極Ｓ１および補助スイッチング素子Ｑ２のドレイン電極Ｄ２と電気的に接続されている。パッケージ１０２には、補助スイッチング素子Ｑ２のゲート電極Ｇ２と電気的に接続される端子Ｔ５がさらに設けられている。
【００９５】
第３実装例によれば、スイッチング素子のみをパッケージに収容したことでパッケージを小型化するとともに、ダイオードＤｉ１、キャパシタＣ１および定電圧ダイオードＺＤ１の各々を任意に選択することが可能となる。例えば、キャパシタＣ１については、半導体スイッチング素子Ｑ１のオフ時間の長さに応じて容量を選択することができる。オフ時間が長い半導体スイッチング素子Ｑ１に対しては、容量の大きいキャパシタＣ１を用いることで、オフ時間中にキャパシタＣ１の蓄積電荷が放電される場合であっても、半導体スイッチング素子Ｑ１をオフに保持することができる。
【００９６】
図１６は、本実施の形態１に係る駆動回路１の第４実装例を説明する図である。図１６を参照して、第４実装例は、第１実装例に対して、定電圧ダイオードＺＤ１およびキャパシタＣ１がパッケージ１０３に対して外付けされている点が異なる。
【００９７】
第４実装例では、端子Ｔ１は、ダイオードＤｉ１のアノードと電気的に接続される。パッケージ１０３には、キャパシタＣ１を接続するための端子Ｔ５，Ｔ６が設けられている。
【００９８】
第４実装例によれば、定電圧ダイオードＺＤ１およびキャパシタＣ１の各々を任意に選択することができる。第２実装例（図１４）と同様、制御部２の出力電圧および半導体スイッチング素子Ｑ１のターンオン電圧に応じて、適当なツェナー電圧ＶＺを有する定電圧ダイオードＺＤ１を用いることができる。また、第３実装例（図１５）と同様、半導体スイッチング素子Ｑ１のオフ時間の長さに応じて、適当な容量を有するキャパシタＣ１を用いることができる。
【００９９】
図１７は、本実施の形態１に係る駆動回路１の第５実装例を説明する図である。図１７を参照して、第５実装例は、第１実装例に対して、キャパシタＣ１がパッケージ１０４に対して外付けされている点が異なる。
【０１００】
第５実装例では、端子Ｔ１は、定電圧ダイオードＺＤ１のカソードと電気的に接続される。パッケージ１０４には、キャパシタＣ１を接続するための端子Ｔ５，Ｔ６が設けられている。
【０１０１】
第５実装例によれば、第３実装例（図１５）および第４実装例（図１６）と同様、半導体スイッチング素子Ｑ１のオフ時間の長さに応じて、適当な容量を有するキャパシタＣ１を用いることができる。
【０１０２】
図１８は、第５実装例に係るパッケージ１０４の外観を模式的に示す平面図である。図１８を参照して、パッケージ１０４は直方体の形状を有しており、直方体の１つの側面からは、端子Ｔ１〜Ｔ６を構成する複数の金属リードが互いに平行に引き出されている。端子Ｔ５，Ｔ６にそれぞれ対応する２本のリード間には、キャパシタＣ１を接続することができる。端子Ｔ５のリードの隣りには、端子Ｔ１のリード、端子Ｔ３のリードおよび端子Ｔ２（およびＴ４）のリードはこの順に並べて配置されている。
【０１０３】
［実施の形態２］
実施の形態１では、補助スイッチング素子Ｑ２にノーマリオフ型のＰチャネルトランジスタを用いる構成について説明したが、ノーマリオン型のＰチャネルトランジスタを用いても、実施の形態１と同様の作用効果を得ることができる。
【０１０４】
実施の形態２では、補助スイッチング素子Ｑ２としてノーマリオン型のＰチャネルトランジスタを備えた駆動回路１の構成および動作について説明する。
【０１０５】
図１９は、この発明の実施の形態２に係る駆動回路１の構成を示す回路図である。図１９を参照して、本実施の形態２に係る駆動回路１は、制御部２、補助スイッチング素子Ｑ２、定電圧ダイオードＺＤ２およびキャパシタＣ１を有する。
【０１０６】
制御部２は、半導体スイッチング素子Ｑ１のゲート電極Ｇ１に対して、半導体スイッチング素子Ｑ１のゲート寄生容量（ゲート・ソース間容量Ｃｇｓおよびゲート・ドレイン間容量Ｃｇｄ）の充放電を制御するための電圧を印加する。
【０１０７】
補助スイッチング素子Ｑ２は、半導体スイッチング素子Ｑ１のゲート電極Ｇ１およびソース電極Ｓ１の間に電気的に接続される。補助スイッチング素子Ｑ２のゲート電極Ｇ２（第２の制御電極）およびソース電極Ｓ２（第４の主電極）は半導体スイッチング素子Ｑ１のゲート電極Ｇ１と電気的に接続され、ドレイン電極Ｄ２（第３の主電極）は半導体スイッチング素子Ｑ１のソース電極Ｓ１と電気的に接続されている。
【０１０８】
本実施の形態２では、補助スイッチング素子Ｑ２は、ノーマリオン型のＰチャネルＭＯＳＦＥＴで構成される。すなわち、補助スイッチング素子Ｑ２は、正の閾値電圧Ｖｔｈ２を有する。図２０に、補助スイッチング素子Ｑ２の電気的特性を模式的に示す。図２０に示すように、ソース電極Ｓ２にドレイン電極Ｄ２よりも高い電圧がかかった状態で、ゲート電圧ＶＧＳ２を下げていった場合、ゲート電圧ＶＧＳ２が閾値電圧Ｖｔｈ２（＞０）となると、ソース電極Ｓ２からドレイン電極Ｄ２に向かってドレイン電流ＩＤが流れ始める。なお、図２０ではドレイン電極Ｄ２からソース電極Ｓ２に向かう方向を正方向としている。
【０１０９】
定電圧ダイオードＺＤ２は、カソードが補助スイッチング素子Ｑ２のゲート電極Ｇ２に電気的に接続され、アノードが補助スイッチング素子Ｑ２のソース電極Ｓ２に電気的に接続される。すなわち、定電圧ダイオードＺＤ２は、補助スイッチング素子Ｑ２のソース電極Ｓ２からゲート電極Ｇ２に向かう方向を順方向として、ゲート電極Ｇ２およびソース電極Ｓ２の間に電気的に接続される。定電圧ダイオードＺＤ２は本発明における「第１の定電圧ダイオード」の一実施例に対応する。
【０１１０】
キャパシタＣ１は、定電圧ダイオードＺＤ２と電気的に並列に接続される。キャパシタＣ１としては、定電圧ダイオードＺＤ２に外付けされたキャパシタを用いてもよいし、回路構成上等価な位置にある定電圧ダイオードＺＤ２の静電容量を用いてもよい。
【０１１１】
本実施の形態２に係る駆動回路１において、定電圧ダイオードＺＤ２およびキャパシタＣ１は、半導体スイッチング素子Ｑ１がオン状態のときには、補助スイッチング素子Ｑ２をオフ状態に保持する一方で、半導体スイッチング素子Ｑ１がオフ状態のときには、補助スイッチング素子Ｑ２をオン状態に保持するための「保持手段」を構成する。
【０１１２】
具体的には、半導体スイッチング素子Ｑ１のターンオン時には、図２１に矢印で示すように、ゲート電流（ゲート寄生容量の充電電流）が流れる。ゲート電流は、定電圧ダイオードＺＤ１に流れず、キャパシタＣ１に流れる。ゲート電流によってキャパシタＣ１が充電されることで、キャパシタＣ１の端子間電圧が増加する。キャパシタＣ１の端子間電圧が定電圧ダイオードＺＤ２のツェナー電圧ＶＺに達すると、定電圧ダイオードＺＤ２が導通し、ゲート電流は定電圧ダイオードＺＤ２を経由してゲート寄生容量に流れ込む。
【０１１３】
このとき、補助スイッチング素子Ｑ２においては、キャパシタＣ１の蓄積電荷によって、ゲート電圧ＶＧＳ２が定電圧ダイオードＺＤ２のツェナー電圧ＶＺに等しい正の電圧となる。定電圧ダイオードＺＤ２のツェナー電圧ＶＺを補助スイッチング素子Ｑ２の閾値電圧Ｖｔｈ２よりも高い電圧に設定することで、補助スイッチング素子Ｑ２はオフ状態となる。半導体スイッチング素子Ｑ１がオンの間、ツェナー電圧ＶＺ相当のゲート電圧ＶＧＳ２が印加されるため、補助スイッチング素子Ｑ２はオフ状態に保持されることとなる。
【０１１４】
これに対して、半導体スイッチング素子Ｑ１のターンオフ時には、半導体スイッチング素子Ｑ１のゲート寄生容量の蓄積電荷が放電されるため、放電電流が流れる。放電電流は、図２２に矢印で示すように、定電圧ダイオードＺＤ２を順方向に流れる。このとき、キャパシタＣ１の蓄積電荷も放電される。これにより、補助スイッチング素子Ｑ２のソース電極Ｓ２およびゲート電極Ｇ２の間の電圧は、定電圧ダイオードＺＤ２の順方向電圧ＶＦに相当する電圧となる。すなわち、補助スイッチング素子Ｑ２のゲート電圧ＶＧＳ２は負の電圧となり、閾値電圧Ｖｔｈ２よりも低い電圧となる。したがって、補助スイッチング素子Ｑ２はターンオンする。
【０１１５】
補助スイッチング素子Ｑ２がターンオンすると、半導体スイッチング素子Ｑ１のゲート寄生容量の放電が完了する。ゲート電圧ＶＧＳ２は０となり、閾値電圧Ｖｔｈ２以下に保持されるため、補助スイッチング素子Ｑ２はオン状態に保持されることとなる。
【０１１６】
このように、半導体スイッチング素子Ｑ１のゲート寄生容量の充電時（半導体スイッチング素子Ｑ１のターンオン時）には、充電電流がキャパシタＣ１に流れ込むため、キャパシタＣ１の端子間電圧によって、ノーマリオン型の補助スイッチング素子Ｑ２がオフ状態に保持される。これに対して、半導体スイッチング素子Ｑ１のゲート寄生容量の放電時（半導体スイッチング素子Ｑ１のターンオフ時）には、定電圧ダイオードＺＤ２にゲート電流が流れ込むため、ゲート電圧ＶＧＳ２が負の電圧となり、ノーマリオン型の補助スイッチング素子Ｑ２がオン状態に保持される。したがって、オフ状態の半導体スイッチング素子Ｑ１のゲート電圧ＶＧＳ１を０Ｖに固定することができるため、電圧ノイズによる半導体スイッチング素子Ｑ１の誤ったターンオン動作を抑制することができる。
【０１１７】
次に、図２３から図２５を参照して、本実施の形態２に係る駆動回路１の変形例について説明する。
【０１１８】
［変形例１］
図２３は、本発明の実施の形態２の第１変形例に係る駆動回路１の構成を示す回路図である。第１変形例に係る駆動回路１は、実施の形態２に係る駆動回路１における定電圧ダイオードＺＤ２を、複数のダイオードＤｉ２〜Ｄｉ５を有する整流回路に置き換えたものである。その他の点については、実施の形態２と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【０１１９】
ダイオードＤｉ２〜Ｄｉ４は、補助スイッチング素子Ｑ２のゲート電極Ｇ２およびソース電極Ｓ２の間に電気的に直列に接続される。ダイオードＤｉ２〜Ｄｉ４の各々は、アノードが補助スイッチング素子Ｑ２のゲート電極Ｇ２に電気的に接続され、カソードが補助スイッチング素子Ｑ２のソース電極Ｓ２に電気的に接続される。すなわち、ダイオードＤｉ２〜Ｄｉ４の直列回路は、補助スイッチング素子Ｑ２のソース電極Ｓ２からゲート電極Ｇ２に向かう方向を順方向として、ゲート電極Ｇ２およびソース電極Ｓ２の間に電気的に接続される。
【０１２０】
なお、図２３の例では、直列接続されるダイオードの個数を３個としているが、各ダイオードの順方向電圧ＶＦの合計値が補助スイッチング素子Ｑ２の閾値電圧Ｖｔｈ２よりも高いことを条件として、少なくとも１以上の個数とすることができる。
【０１２１】
ダイオードＤｉ５は、ダイオードＤｉ２〜Ｄｉ４の直列回路に対して逆並列に接続される。ダイオードＤｉ５は、アノードが補助スイッチング素子Ｑ２のソース電極Ｓ２に電気的に接続され、カソードが補助スイッチング素子Ｑ２のゲート電極Ｇ２に電気的に接続される。すなわち、ダイオードＤｉ５、補助スイッチング素子Ｑ２のゲート電極Ｇ２からソース電極Ｓ２に向かう方向を順方向として、ゲート電極Ｇ２およびソース電極Ｓ２の間に電気的に接続される。
【０１２２】
第１変形例に係る駆動回路１において、ダイオードＤｉ２〜Ｄｉ５からなる整流回路は、補助スイッチング素子Ｑ２のゲート電極Ｇ２からソース電極Ｓ２に向かう電流を遮断する一方で、ソース電極Ｓ２からゲート電極Ｇ２に向かう電流を流すように構成される。したがって、半導体スイッチング素子Ｑ１のターンオフ時には、ゲート電流は、図２１と同様にキャパシタＣ１を流れることとなる。キャパシタＣ１の端子間電圧が増加し、ダイオードＤｉ２〜Ｄｉ４の直列回路全体の順方向電圧ＶＦに達すると、ゲート電流は直列回路を経由して半導体スイッチング素子Ｑ１のゲート寄生容量に流れ込む。
【０１２３】
半導体スイッチング素子Ｑ１のターンオフ時には、ゲート電流は、ダイオードＤｉ５を順方向に流れる。このとき、キャパシタＣ１の蓄積電荷も放電される。これにより、補助スイッチング素子Ｑ２のソース電極Ｓ２およびゲート電極Ｇ２の間の電圧は、ダイオードＤｉ５の順方向電圧ＶＦに相当する電圧となる。すなわち、補助スイッチング素子Ｑ２のゲート電圧ＶＧＳ２は負の電圧となり、閾値電圧Ｖｔｈ２よりも低い電圧となる。したがって、補助スイッチング素子Ｑ２はターンオンする。補助スイッチング素子Ｑ２がターンオンすると、ゲート電圧ＶＧＳ２は０となり、閾値電圧Ｖｔｈ２以下に保持されるため、補助スイッチング素子Ｑ２はオン状態に保持される。
【０１２４】
このように、第１変形例に係る駆動回路１において、ダイオードＤｉ２〜Ｄｉ５からなる整流回路およびキャパシタＣ１は、本発明における「保持手段」を構成する。したがって、第１変形例に係る駆動回路１においても、上述した実施の形態２に係る駆動回路１と同様の作用効果を得ることができる。
【０１２５】
［変形例２］
図２４は、本発明の実施の形態２の第２変形例に係る駆動回路１の構成を示す回路図である。第２変形例に係る駆動回路１は、補助スイッチング素子Ｑ２をＰチャネルのＪＦＥＴ（Junction  Field  Effect  Transistor；接合型電界効果トランジスタ）で構成した点が実施の形態２に係る駆動回路１と異なる。その他の点については、実施の形態２と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【０１２６】
ＪＦＥＴは、一般的にノーマリオン型の半導体スイッチング素子である。そのため、図２４に示すように、補助スイッチング素子Ｑ２に好適に用いることができる。定電圧ダイオードＺＤ２のツェナー電圧ＶＺをＰチャネルＪＦＥＴの閾値電圧Ｖｔｈ２よりも高くすることで、上述した実施の形態２に係る駆動回路１と同様の動作を実現することができる。
【０１２７】
［変形例３］
図２５は、本発明の実施の形態２の第３変形例に係る駆動回路１の構成を示す回路図である。第３変形例に係る駆動回路１は、図２４に示した第２変形例に係る駆動回路１における定電圧ダイオードＺＤ１を、複数のダイオードＤｉ２〜Ｄｉ５を有する整流回路に置き換えたものである。
【０１２８】
図２５を参照して、整流回路は、図２３に示した第１変形例１に係る駆動回路１における整流回路と共通している。すなわち、整流回路は、補助スイッチング素子Ｑ２（ＰチャネルＪＦＥＴ）のゲート電極Ｇ２からソース電極Ｓ２に向かう電流を遮断する一方で、ソース電極Ｓ２からゲート電極Ｇ２に向かう電流を流すように構成される。そして、整流回路およびキャパシタＣ１は、本発明における「保持手段」を構成するため、第３変形例に係る駆動回路１においても、上述した実施の形態２に係る駆動回路１と同様の作用効果を得ることができる。
【０１２９】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。この発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１３０】
１，１０，２０  駆動回路、２  制御部、３  負荷、４  直流電源、２１  クランプ端子、１００〜１０４  パッケージ、Ｑ１，Ｑ１ａ，Ｑ１ｂ  半導体スイッチング素子、Ｑ２，Ｑ３  補助スイッチング素子、Ｑ４，Ｑ５  スイッチング素子、Ｃ１，Ｃ２  キャパシタ、ＦＤ１，ＦＤ１ａ，ＦＤ１ｂ，ＦＤ２，Ｄｉ１〜Ｄｉ５  ダイオード、ＺＤ１，ＺＤ２  定電圧ダイオード、Ｒ１，Ｒ２，Ｒ  抵抗素子、ＮＯＴ１  反転回路、Ｔ１〜Ｔ６  端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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