(57)【要約】【課題】集積度が高い集積回路装置を提供する。【解決手段】実施形態に係る集積回路装置は、第１方向に延び、前記第１方向に対して交差した第２方向に沿って配列された複数の第１配線と、前記複数の第１配線に接した第１コンタクトと、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１方向に延び、前記第１方向に対して交差した第２方向に沿って配列された複数の第１配線と、
前記複数の第１配線に接した第１コンタクトと、
を備えた集積回路装置。
【請求項２】
前記第１コンタクトは、前記複数の第１配線における前記第１方向及び前記第２方向を含む平面に対して交差した第３方向に向いた第１面、並びに、前記第２方向に向いた第２面の一部に接した請求項１記載の集積回路装置。
【請求項３】
前記第２面における前記第１コンタクトに接した領域の前記第３方向における長さは、前記第１面の前記第２方向における長さの半分以上である請求項２記載の集積回路装置。
【請求項４】
前記複数の第１配線のうちの少なくとも１本に接した第２コンタクトをさらに備え、
前記第１配線は前記第１コンタクトと前記第２コンタクトの間に配置された請求項１〜３のいずれか１つに記載の集積回路装置。
【請求項５】
前記第１方向に延び、前記第１方向における長さが前記第１配線の前記第１方向における長さよりも長い複数の第２配線をさらに備え、
前記第２方向において、前記複数の第１配線及び前記複数の第２配線は、同じ周期で配列されている請求項１〜４のいずれか１つに記載の集積回路装置。
【請求項６】
前記第２方向において、前記第１配線は、前記複数の第２配線の間に配置された請求項５記載の集積回路装置。
【請求項７】
基板と、
前記基板上に設けられ、相互に離隔した複数の第１電極膜と、
前記複数の第１電極膜を貫く半導体部材と、
前記第１電極膜と前記半導体部材との間に設けられた電荷蓄積部材と、
をさらに備え、
前記半導体部材は前記第２配線に接続された請求項５または６に記載の集積回路装置。
【請求項８】
前記基板と前記複数の第１電極膜との間に設けられた第３配線と、
前記第３配線と前記複数の第１電極膜との間に設けられた第２電極膜と、
をさらに備え、
前記第２コンタクトは前記第３配線に接続されており、
前記半導体部材は前記第２電極膜に接続された請求項７記載の集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、集積回路装置に関する。
【背景技術】
【０００２】
近年、メモリセルを３次元的に集積させた積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置においては、半導体基板上に電極膜と絶縁膜が交互に積層された積層体が設けられており、積層体を貫く半導体ピラーが設けられている。そして、電極膜と半導体ピラーの交差部分毎にメモリセルトランジスタが形成される。このような積層型の半導体記憶装置においても、より一層の高集積化が要求されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−０５５０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、集積度が高い集積回路装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る集積回路装置は、第１方向に延び、前記第１方向に対して交差した第２方向に沿って配列された複数の第１配線と、前記複数の第１配線に接した第１コンタクトと、を備える。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る集積回路装置を示す平面図である。
【図２】図１に示すＡ−Ａ’線による断面図である。
【図３】図２の一部拡大断面図である。
【図４】（ａ）及び（ｂ）は、実施形態に係る集積回路装置の製造方法を示す図である。
【図５】（ａ）及び（ｂ）は、実施形態に係る集積回路装置の製造方法を示す図である。
【図６】（ａ）及び（ｂ）は、実施形態に係る集積回路装置の製造方法を示す図である。
【図７】（ａ）及び（ｂ）は、実施形態に係る集積回路装置の製造方法を示す図である。
【図８】（ａ）及び（ｂ）は、実施形態に係る集積回路装置の製造方法を示す図である。
【図９】（ａ）及び（ｂ）は、実施形態に係る集積回路装置の製造方法を示す図である。
【発明を実施するための形態】
【０００７】
以下、実施形態について説明する。
図１は、本実施形態に係る集積回路装置を示す平面図である。
図２は、図１に示すＡ−Ａ’線による断面図である。
図３は、図２の一部拡大断面図である。
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。
本実施形態に係る集積回路装置は、積層型のＮＡＮＤフラッシュメモリである。
【０００８】
図１及び図２に示すように、本実施形態に係る集積回路装置１（以下、単に「装置１」ともいう）においては、シリコン基板１０が設けられている。シリコン基板１０上には、シリコン酸化膜１１が設けられている。
【０００９】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０とシリコン酸化膜１１との界面に対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、この界面に対して垂直な方向を「Ｚ方向」とする。また、Ｚ方向のうち、シリコン基板１０からシリコン酸化膜１１に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
【００１０】
また、本明細書において、「シリコン基板」とは、シリコン（Ｓｉ）を主成分とする基板をいう。例えば、シリコン基板１０はシリコンの単結晶により形成されている。他の構成要素についても同様であり、構成要素の名称に材料名が含まれている場合は、その構成要素の主成分はその材料である。また、一般にシリコンは半導体材料であるため、特段の説明が無い限り、シリコン基板は半導体基板である。他の部材についても同様であり、原則として、その部材の特性は、主成分の特性を反映している。例えば、シリコン酸化膜１１はシリコン酸化物（ＳｉＯ）を主成分とする絶縁膜である。
【００１１】
シリコン基板１０の上層部分及びシリコン酸化膜１１内には、セル下回路１２が形成されている。セル下回路１２には、ｎ形ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、ｐ形ＭＯＳＦＥＴ、抵抗素子及び容量素子等の回路要素が形成されている。図２においては、ｎ形ＭＯＳＦＥＴ１３のみを例示している。シリコン酸化膜１１内には配線１４が多段に設けられており、配線１４をシリコン基板１０に接続するコンタクト１５、及び、配線１４同士を接続するビア１６も設けられている。
【００１２】
シリコン酸化膜１１上には、ソース電極膜１８が設けられている。ソース電極膜１８においては、例えば、金属層とポリシリコン層（図示せず）が積層されている。ソース電極膜１８上には、シリコン酸化膜２１及び電極膜２２がＺ方向に沿って交互に積層されている。交互に積層された複数のシリコン酸化膜２１及び複数の電極膜２２により、積層体２０が形成されている。
【００１３】
積層体２０においては、メモリセル領域Ｒｍと、貫通コンタクト領域Ｒｔが設定されている。Ｘ方向において、貫通コンタクト領域Ｒｔはメモリセル領域Ｒｍ間に配置されている。
【００１４】
メモリセル領域Ｒｍにおいては、Ｚ方向に延び積層体２０を貫くシリコンピラー２５が設けられている。シリコンピラー２５はＸＹ平面に沿って２次元的に配列されている。シリコンピラー２５はポリシリコンからなり、その形状は下端部が閉塞した略円筒形である。シリコンピラー２５の下端はソース電極膜１８に接続され、上端は積層体２０の上面に露出している。シリコンピラー２５内には、例えばシリコン酸化物からなる略円柱形のコア部材（図示せず）が設けられている。
【００１５】
シリコンピラー２５の側面上には、メモリ膜２６が設けられている。メモリ膜２６の形状は略円筒形である。メモリ膜２６においては、内側から外側に向かって、トンネル絶縁膜、電荷蓄積膜及びブロック絶縁膜がこの順に設けられている。トンネル絶縁膜は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、単層のシリコン酸化膜、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたＯＮＯ膜である。電荷蓄積膜は電荷を蓄積する能力がある膜であり、例えば電子のトラップサイトを含む材料からなり、例えば、シリコン窒化物（ＳｉＮ）からなる。ブロック絶縁膜は、装置１の駆動電圧の範囲内の電圧が印加されても実質的に電流を流さない膜であり、例えば、単層のシリコン酸化膜、又は、シリコン酸化層とアルミニウム酸化層等の高誘電率層が積層された多層膜である。なお、電荷蓄積膜はポリシリコン等の導電性材料により形成してもよい。この場合、電荷蓄積膜は電極膜２２毎に分断される。
【００１６】
シリコンピラー２５の周囲に電荷蓄積膜を含むメモリ膜２６が設けられていることにより、シリコンピラー２５と電極膜２２との間に電荷蓄積膜が配置され、シリコンピラー２５と電極膜２２との交差部分毎にメモリセルトランジスタが形成される。このため、１本のシリコンピラー２５について、複数のメモリセルトランジスタがＺ方向に沿って配列され、直列に接続される。また、メモリセル領域Ｒｍには複数本のシリコンピラー２５が平面的に配列されているため、メモリセルトランジスタは２次元的に配列されている。上述のセル下回路１２は、メモリセルトランジスタに対してデータの書込、読出及び消去を行う駆動回路の一部であり、例えばセンスアンプを含んでいる。
【００１７】
一方、貫通コンタクト領域Ｒｔにおいては、Ｚ方向に延びる貫通コンタクト３０が設けられている。貫通コンタクト３０の形状は、中心軸がＺ方向に延びる逆円錐台形又は円柱形である。貫通コンタクト３０の周囲には電極膜２２は設けられておらず、シリコン酸化膜２９が設けられている。また、貫通コンタクト領域Ｒｔには、シリコンピラー２５は設けられていない。貫通コンタクト３０は、積層体２０及びソース電極膜１８を貫通し、その下端は、セル下回路１２の最上層の配線１４に接続されている。例えば、貫通コンタクト３０は、複数層の配線１４、ビア１６及びコンタクト１５を介して、ｎ形ＭＯＳＦＥＴ１３のソース・ドレイン領域に接続されている。
【００１８】
図３に示すように、貫通コンタクト３０においては、例えばタングステン（Ｗ）からなる本体部３０ａと、例えば、チタン窒化層（ＴｉＮ）及びチタン層（Ｔｉ）が積層されたバリアメタル層３０ｂが設けられている。バリアメタル層３０ｂは、本体部３０ａの側面上及び下面上に形成されている。
【００１９】
図２に示すように、積層体２０上には、シリコン酸化膜３１、シリコン酸化膜３２、シリコン窒化膜３３及びシリコン酸化膜３４がこの順に設けられている。シリコン酸化膜３１内には、プラグ３５が設けられている。プラグ３５の下端はシリコンピラー２５の上端に接続されている。
【００２０】
図１及び図２に示すように、シリコン酸化膜３２、シリコン窒化膜３３及びシリコン酸化膜３４内には、Ｙ方向に延びる複数のビット線３６が設けられている。複数のビット線３６は、Ｘ方向において同じ周期で配列されている。但し、ビット線３６の長さ及び接続対象は、領域によって異なっている。以下、メモリセル領域Ｒｍに配置されたビット線３６を「ビット線３６ｍ」ともいい、貫通コンタクト領域Ｒｔに配置されたビット線３６を「ビット線３６ｔ」ともいう。
【００２１】
メモリセル領域Ｒｍにおいては、ビット線３６ｍは積層体２０の直上域全体にわたって延びており、プラグ３５の上端に接続されている。貫通コンタクト領域Ｒｔにおいては、ビット線３６ｔは短く分断されており、貫通コンタクト３０の直上域及びその周囲のみに設けられている。ビット線３６ｔはプラグ３５には接続されていない。後述するように、ビット線３６ｔのうちの何本かは、貫通コンタクト３０及び後述するコンタクト４０に接続されている。
【００２２】
図３に示すように、各ビット線３６においては、例えば銅（Ｃｕ）からなる本体部３６ａと、例えば、チタン窒化層及びチタン層が積層されたバリアメタル層３６ｂが設けられている。バリアメタル層３６ｂは、本体部３６ａの側面上及び下面上に形成されている。
【００２３】
図２に示すように、シリコン酸化膜３４上及びビット線３６上には、シリコン炭窒化膜（ＳｉＣＮ）３７が設けられており、シリコン炭窒化膜３７上には、シリコン酸化膜３８が設けられている。
【００２４】
そして、貫通コンタクト領域Ｒｔにおいては、シリコン炭窒化膜３７及びシリコン酸化膜３８内に、コンタクト４０が設けられている。コンタクト４０の形状は、中心軸がＺ方向に延びる逆円錐台形又は円柱形である。コンタクト４０は、例えば、アルミニウム（Ａｌ）により形成されている。
【００２５】
コンタクト４０は、貫通コンタクト領域ＲｔのＸ方向中央部付近に配置された複数のビット線３６ｔ上に設けられ、これらの複数のビット線３６ｔに接している。コンタクト４０が接しているビット線３６ｔのうち少なくとも１本のビット線３６ｔの下面は、貫通コンタクト３０の上面に接している。これにより、コンタクト４０は少なくとも１本のビット線３６ｔを介して、貫通コンタクト３０に接続されている。なお、貫通コンタクト領域ＲｔのＸ方向両端部に配置されたビット線３６ｔは、コンタクト４０に接していなくてもよい。
【００２６】
また、コンタクト４０は、ビット線３６ｔの上面３６ｕ及び側面３６ｓの上部に接している。側面３６ｓにおけるコンタクト４０が接している領域のＺ方向における長さＨは、上面３６ｕのＸ方向における幅Ｗの半分以上である。すなわち、Ｈ≧（Ｗ／２）である。
【００２７】
シリコン酸化膜３８上にはシリコン酸化膜３９が設けられている。シリコン酸化膜３９内には、上層配線４１が設けられている。上層配線４１の下面はコンタクト４０の上面に接続されている。
【００２８】
集積回路装置１においては、上層配線４１が、コンタクト４０、ビット線３６ｔ、貫通コンタクト３０を介して、セル下回路１２内の配線１４に接続されている。この配線１４は、例えば、ビア１６、他の配線１４、コンタクト１５を介して、ｎ形ＭＯＳＦＥＴ１３のソース・ドレイン領域に接続されている。
【００２９】
次に、本実施形態に係る集積回路装置の製造方法について説明する。
図４（ａ）及び（ｂ）〜図９（ａ）及び（ｂ）は、本実施形態に係る集積回路装置の製造方法を示す図である。図４（ａ）は平面図であり、図４（ｂ）は図４（ａ）に示すＡ−Ａ’線による断面図である。図５（ａ）及び（ｂ）〜図９（ａ）及び（ｂ）についても同様である。
【００３０】
先ず、図２に示すように、シリコン基板１０上にシリコン酸化膜１１を形成する。このとき、シリコン基板１０の上層部分内及びシリコン酸化膜１１内に、セル下回路１２を形成する。次に、シリコン酸化膜１１上に金属層及びポリシリコン層を堆積させて、ソース電極膜１８を形成する。次に、ソース電極膜１８における貫通コンタクト３０が形成される予定の領域を開口する。
【００３１】
次に、ソース電極膜１８上にシリコン酸化膜２１及びシリコン窒化膜（図示せず）を交互に形成することにより、積層体２０を形成する。次に、積層体２０におけるメモリセル領域Ｒｍに配置された部分に、Ｚ方向に延びるメモリホール５１を形成する。メモリホール５１には積層体２０を貫通させて、ソース電極膜１８に到達させる。次に、メモリホール５１の内面上にブロック絶縁膜、電荷蓄積膜及びトンネル絶縁膜をこの順に形成することにより、メモリ膜２６を形成する。次に、シリコンを堆積させることにより、メモリホール５１内におけるメモリ膜２６の表面上に、シリコンピラー２５を形成する。次に、シリコン酸化物を堆積させて、コア部材（図示せず）を形成する。
【００３２】
次に、積層体２０を貫通し、シリコン酸化膜１１内の配線１４に到達するように、コンタクトホール５２を形成する。次に、コンタクトホール５２の内面上にシリコン酸化膜２９を形成する。次に、コンタクトホール５２内に貫通コンタクト３０を形成する。貫通コンタクト３０は、セル下回路１２の配線１４に接続させる。
【００３３】
次に、積層体２０内にＸ方向に延びるスリット（図示せず）を形成する。スリットには積層体２０を貫通させる。次に、例えばウェットエッチング等の等方性エッチングを施すことにより、スリットを介して、積層体２０のシリコン窒化膜（図示せず）を除去する。次に、シリコン窒化膜を除去したあとのスペース内に、スリットを介してタングステン等の導電性材料を埋め込むことにより、電極膜２２を形成する。
【００３４】
次に、積層体２０上にシリコン酸化膜３１を形成する。次に、シリコン酸化膜３１内におけるシリコンピラー２５の直上域に、プラグ３５を形成する。プラグ３５の下端はシリコンピラー２５の上端に接続させる。次に、シリコン酸化膜３２、シリコン窒化膜３３及びシリコン酸化膜３４をこの順に形成する。
【００３５】
次に、図４（ａ）及び（ｂ）に示すように、アモルファスシリコン膜５３を形成する。次に、レジスト材料を塗布して乾燥させることにより、下層レジスト膜５４を形成する。下層レジスト膜５４の主成分は炭素（Ｃ）である。次に、シリコン酸化膜５５を形成する。シリコン酸化膜５５は、例えば、ＳＯＧ（Spin on Glass：スピン・オン・ガラス）法によって形成する。
【００３６】
次に、レジスト材料を塗布し乾燥させ、リソグラフィを施すことにより、シリコン酸化膜５５上の全面に、Ｙ方向に延びるラインアンドスペース状のトップレジスト膜５６を形成する。トップレジスト膜５６は、メモリセル領域Ｒｍ及び貫通コンタクト領域Ｒｔの双方にわたって周期的に配列させる。
【００３７】
次に、図５（ａ）及び（ｂ）に示すように、トップレジスト膜５６をマスクとして、シリコン酸化膜５５及び下層レジスト膜５４に対してＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施す。これにより、トップレジスト膜５６のラインアンドスペース状のパターンが下層レジスト膜５４に転写される。
【００３８】
次に、図６（ａ）及び（ｂ）に示すように、全面にシリコン窒化物を堆積させる。次に、ＲＩＥ等の異方性エッチングを施す。これにより、堆積されたシリコン窒化物が下層レジスト膜５４の側面上のみに残留して、側壁５８となる。側壁５８の配列周期は下層レジスト膜５４の配列周期の半分になる。
【００３９】
次に、図７（ａ）及び（ｂ）に示すように、レジスト材料を塗布し乾燥させることにより、下層レジスト膜５９を形成する。以下、下層レジスト膜５４は下層レジスト膜５９の一部として図示する。次に、例えば、ＳＯＧ法により、シリコン酸化膜６１を形成する。次に、貫通コンタクト領域Ｒｔにおける貫通コンタクト３０の直上域及びその周囲の領域を除く領域に、トップレジスト膜６２を形成する。トップレジスト膜６２はＹ方向に沿って断続的に形成する。
【００４０】
次に、図８（ａ）及び（ｂ）に示すように、トップレジスト膜６２及び側壁５８をマスクとしてＲＩＥ等の異方性エッチングを施す。これにより、アモルファスシリコン膜５３、シリコン酸化膜３４、シリコン窒化膜３３及びシリコン酸化膜３２に、Ｙ方向に延びるトレンチ６３ｍ及び６３ｔが形成される。このとき、貫通コンタクト領域Ｒｔにはトップレジスト膜６２が形成されているため、貫通コンタクト領域Ｒｔに形成されるトレンチ６３ｔは、メモリセル領域Ｒｍに形成されるトレンチ６３ｍよりも短い。トレンチ６３ｔの底面には、貫通コンタクト３０が露出する。トレンチ６３ｍの底面には、プラグ３５が露出する。
【００４１】
次に、図９（ａ）及び（ｂ）に示すように、全面にチタンを堆積させ、全面にチタン窒化物を堆積させることにより、トレンチ６３ｍ及び６３ｔの内面上に、バリアメタル層３６ｂを形成する。次に、銅を堆積させることにより、トレンチ６３ｍ及び６３ｔ内に、本体部３６ａを形成する。次に、全面にＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）等の平坦化処理を施す。これにより、トレンチ６３ｍ内にビット線３６ｍが形成され、トレンチ６３ｔ内にビット線３６ｔが形成される。
【００４２】
次に、シリコン酸化膜３４、ビット線３６ｔ及び３６ｍ上に、シリコン炭窒化膜３７を形成し、その上に、例えばＴＥＯＳ（Tetraethyl orthosilicate：Si(OC2H5)4）を原料としたプラズマＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、シリコン酸化膜３８を形成する。
【００４３】
次に、リソグラフィ及びＲＩＥにより、シリコン酸化膜３８内及びシリコン炭窒化膜３７内に、コンタクトホール６５を形成する。コンタクトホール６５は、貫通コンタクト３０の直上域を含む領域に形成する。このとき、ＲＩＥはシリコン酸化膜３４の上部まで進行し、コンタクトホール６５の底面はシリコン酸化膜３４の上面よりも下方に位置する。この結果、コンタクトホール６５内にビット線３６ｔの上面３６ｕ及び側面３６ｓの上部が露出する。
【００４４】
次に、ドライプロセスにより、コンタクトホール６５の内面を洗浄する。例えば、アンモニアガス（ＮＨ３）、酸素ガス（Ｏ２）又は窒素ガス（Ｎ２）のイオンを加速してコンタクトホール６５の内面に衝突させることにより、コンタクトホール６５の形成に伴って発生した残渣物を除去する。
【００４５】
次に、図１及び図２に示すように、ウェーハを加熱しながら、スパッタ法によってアルミニウムを堆積させることにより、コンタクトホール６５内にコンタクト４０を形成する。コンタクト４０は、ビット線３６ｔの上面３６ｕ及び側面３６ｓの上部に接触する。
【００４６】
次に、シリコン酸化膜３８上にシリコン酸化膜３９を形成する。次に、シリコン酸化膜３９内に上層配線４１を形成する。上層配線４１の下面はコンタクト４０の上面に接触させる。このようにして、本実施形態に係る集積回路装置１が製造される。
【００４７】
次に、本実施形態の効果について説明する。
本実施形態においては、コンタクト４０の下地として、複数本のビット線３６ｔを用いている。ビット線３６ｔの形状は、ビット線３６ｍと同じ周期で配列されたラインアンドスペース状であるため、ビット線３６ｍ及びビット線３６ｔを同じ工程で形成することができる。また、ビット線３６ｍとビット線３６ｔとの境界付近でリソグラフィの精度が悪化することも抑制できる。このため、メモリセル領域Ｒｃにおける貫通コンタクト領域Ｒｔとの境界付近にダミーのビット線３６ｍを設ける必要がなく、集積回路装置１の高集積化を図ることができる。
【００４８】
また、本実施形態においては、ビット線３６ｔの上面３６ｕの他に、側面３６ｓの上部もコンタクト４０に接しているため、ビット線３６ｔとコンタクト４０との接触面積が大きい。このため、ビット線３６ｔとコンタクト４０の間の抵抗が低い。
【００４９】
更に、本実施形態においては、図９（ａ）及び（ｂ）に示すように、複数本のビット線３６ｔ上にコンタクトホール６５を形成することにより、エッチングがシリコン酸化膜３４の上部まで進行し、ビット線３６ｔの側面３６ｓが露出する。このため、仮に、塩酸、フッ酸又はＴＭＹ（コリン水溶液）等の薬液を用いたウェットプロセスによりコンタクトホール６５の内面を洗浄すると、ビット線３６ｔのバリアメタル層３６ｂが薬液によって溶解し、薬液がバリアメタル層３６ｂに沿って貫通コンタクト３０まで浸入する可能性がある。この場合、ビット線３６ｔ及び貫通コンタクト３０が損傷を受けてしまう。これに対して、本実施形態においては、コンタクトホール６５の内面をドライプロセスによって洗浄しているため、薬液が浸入することがなく、ビット線３６ｔ及び貫通コンタクト３０が損傷を受けることがない。
【００５０】
なお、本実施形態においては、集積回路装置が積層型の半導体記憶装置である例を示したが、これには限定されない。同一方向に延びる複数本の配線上にコンタクトが設けられた集積回路装置であれば、本実施形態と同様な効果を得ることができる。例えば、集積回路装置は、平面型のＮＡＮＤフラッシュメモリであってもよい。
【００５１】
以上説明した実施形態によれば、集積度が高い集積回路装置を実現することができる。
【００５２】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００５３】
１：集積回路装置、１０：シリコン基板、１１：シリコン酸化膜、１２：セル下回路、１３：ｎ形ＭＯＳＦＥＴ、１４：配線、１５：コンタクト、１６：ビア、１８：ソース電極膜、２０：積層体、２１：シリコン酸化膜、２２：電極膜、２５：シリコンピラー、２６：メモリ膜、２９：シリコン酸化膜、３０：貫通コンタクト、３０ａ：本体部、３０ｂ：バリアメタル層、３１：シリコン酸化膜、３２：シリコン酸化膜、３３：シリコン窒化膜、３４：シリコン酸化膜、３５：プラグ、３６：ビット線、３６ａ：本体部、３６ｂ：バリアメタル層、３６ｍ：ビット線、３６ｓ：側面、３６ｔ：ビット線、３６ｕ：上面、３７：シリコン炭窒化膜、３８：シリコン酸化膜、３９：シリコン酸化膜、４０：コンタクト、４１：上層配線、５１：メモリホール、５２：コンタクトホール、５３：アモルファスシリコン膜、５４：下層レジスト膜、５５：シリコン酸化膜、５６：トップレジスト膜、５８：側壁、５９：下層レジスト膜、６１：シリコン酸化膜、６２：トップレジスト膜、６３ｍ：トレンチ、６３ｔ：トレンチ、６５：コンタクトホール、Ｈ：長さ、Ｒｍ：メモリセル領域、Ｒｔ：貫通コンタクト領域、Ｗ：幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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