(57)【要約】【課題】ＳＰＡＤを用いて光を検出する光検出器において、ＳＰＡＤが光を検出したタイミングを精度よく推定できるようにする技術を提供する。【解決手段】光検出器１Ａは、ＳＰＡＤ、クエンチ抵抗、パルス出力部と、を有する複数の受光部２と、エッジ検出回路２０Ａと、加算器４０と、を備える。ＳＰＡＤは、フォトンの入射に応答するように構成される。クエンチ抵抗、パルス出力部は、複数のＳＰＡＤ毎に、ＳＰＡＤが応答するとパルス信号を出力するように構成される。エッジ検出回路２０Ａ、加算器４０は、予め設定された周期で入力されるクロックを受ける毎に、最新のクロックと直前のクロックとの間の期間に、パルス出力部がパルス信号を検出しない状態からパルス信号を検出した状態に変化したことを表すエッジについて、該エッジの個数を認識するように構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
光を検出する光検出器（１）であって、
フォトンの入射に応答するように構成された複数のＳＰＡＤ（４）と、
前記複数のＳＰＡＤ毎に、前記ＳＰＡＤが応答するとパルス信号を出力するように構成された複数の信号出力部（６、８）と、
予め設定された周期で入力されるクロックを受ける毎に、最新のクロックと直前のクロックとの間の期間に、前記信号出力部が前記パルス信号を検出しない状態から前記パルス信号を検出した状態に変化したことを表すエッジについて、該エッジの個数を認識するように構成されたエッジ認識部（２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ、４０）と、
を備えた光検出器。
【請求項２】
請求項１に記載の光検出器であって、
前記エッジ認識部は、前記エッジを認識する機能を有するクロック同期回路（２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ）
をさらに備えた光検出器。
【請求項３】
請求項１または請求項２に記載の光検出器であって、
予め設定された周期で入力されるクロックを受ける毎に、前記パルス信号に基づいて、応答しているＳＰＡＤの個数を表す応答数を認識するように構成された応答数認識部（２０Ｃ、７０、加算器４０）、
をさらに備えた光検出器。
【請求項４】
請求項３に記載の光検出器であって、
前記応答数認識部は、パルス信号を認識する機能を有するクロック同期回路（２０Ｃ、７０）、
をさらに備えた光検出器。
【請求項５】
請求項３または請求項４に記載の光検出器であって、
前記エッジを認識したタイミングおよび該タイミング毎の前記エッジの個数に応じて当該光検出器が光を検出したタイミングを表す検出タイミングを認識するように構成されたタイミング認識部（５６、５７）、
をさらに備えた光検出器。
【請求項６】
請求項５に記載の光検出器であって、
前記エッジの個数の時系列に沿った変化状態に基づいて前記変化状態が予め設定された条件を満たす仮のタイミングを認識し、前記仮のタイミングと、受光量がピークとなる真のタイミングと、の時間差を表す補正時間を取得し、前記仮のタイミングに対して前記補正時間分だけ補正したタイミングを前記検出タイミングとするように構成されたタイミング補正部（５７）、
をさらに備えた光検出器。
【請求項７】
請求項６に記載の光検出器であって、
当該光検出器の受光環境に応じて前記補正時間を演算するように構成された補正演算部（５７）、
をさらに備えた光検出器。
【請求項８】
請求項７に記載の光検出器であって、
前記補正演算部は、前記受光環境として、当該光検出器に入射される光の強さに応じて前記補正時間を演算する
ように構成された光検出器。
【請求項９】
請求項５〜請求項８の何れか１項に記載の光検出器であって、
前記応答数に応じて光の強さを認識するように構成された強度認識部（５６、５７）、
をさらに備えた光検出器。
【請求項１０】
請求項９に記載の光検出器であって、
前記強度認識部は、前記エッジ認識部がエッジを認識したタイミングよりも遅い時期に前記応答数認識部が認識した応答数を、前記エッジの個数に対応する光の強さとして認識する
ように構成された光検出器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ＳＰＡＤを用いて光を検出する技術に関する。
【背景技術】
【０００２】
下記の特許文献１には、クロックに同期して複数のＳＰＡＤの応答の有無を検出することでＳＰＡＤに入射される光を検出する技術が提案されている。下記の特許文献１の技術では、応答しているＳＰＡＤの数（以下、ＳＰＡＤの応答数）をクロックに同期して検出し、光の強さが強くなるにつれてＳＰＡＤの応答数が増加するように構成するものと考えられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−０８１２５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の技術では、ＳＰＡＤが応答している時間、すなわちＳＰＡＤがパルスを出力する時間、が長くなるほど、ＳＰＡＤの応答数がピークとなるタイミングが光の強さのピークとなる真のタイミングに対して遅れる傾向がある。したがって、特許文献１の技術では、ＳＰＡＤの応答数から光を検出したタイミングを精度よく推定することが難しいという問題がある。
【０００５】
本開示は、ＳＰＡＤを用いて光を検出する光検出器において、ＳＰＡＤが光を検出したタイミングを精度よく推定できるようにする技術を提供する。
【課題を解決するための手段】
【０００６】
本開示の光検出器は、複数のＳＰＡＤ（４）と、複数の信号出力部（６、８）と、エッジ認識部（２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ、４０）と、を備える。
複数のＳＰＡＤは、フォトンの入射に応答するように構成される。複数の信号出力部は、複数のＳＰＡＤ毎に、ＳＰＡＤが応答するとパルス信号を出力するように構成される。
【０００７】
エッジ認識部は、予め設定された周期で入力されるクロックを受ける毎に、最新のクロックと直前のクロックとの間の期間に、信号出力部がパルス信号を検出しない状態からパルス信号を検出した状態に変化したことを表すエッジについて、該エッジの個数を認識するように構成される。
【０００８】
このような光検出器によれば、クロックを受ける毎にエッジの個数を認識するので、ＳＰＡＤの応答数を認識する構成と比較して、ＳＰＡＤが応答している時間の影響を受けにくい構成とすることができる。よって、エッジの個数を用いれば、光検出器が光を検出したタイミングを精度よく推定することができる。
【０００９】
なお、この欄および特許請求の範囲に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本開示の技術的範囲を限定するものではない。また、請求項５の記載は、請求項３または請求項４の従属項としているが、請求項６以下の請求項の記載を考慮しない場合、請求項１〜請求項４の何れか１項の従属項とすることができる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態の光検出器の構成を示すブロック図である。
【図２】光検出器の構成を表す説明図である。
【図３】第１実施形態において光検出器モデルの作動例（その１）である。
【図４】受光量、エッジ値、レベル値の時間変化の一例を示すグラフ（その１）である。
【図５】受光量、エッジ値、レベル値の時間変化の一例を示すグラフ（その２）である。
【図６】第１実施形態において光検出器モデルの作動例（その２）である。
【図７】第２実施形態のエッジ検出回路の構成を示すブロック図である。
【図８】第３実施形態の光検出器の構成を示すブロック図である。
【図９】第４実施形態の光検出器の構成を示すブロック図である。
【図１０】第４実施形態において光検出器モデルの作動例（その１）である。
【図１１】第４実施形態において光検出器モデルの作動例（その２）である。
【図１２】第５実施形態の光検出器の構成を示すブロック図である。
【図１３】光が強い場合のＳＰＡＤの応答例を示す説明図である。
【図１４】光が弱い場合のＳＰＡＤの応答例を示す説明図である。
【図１５】光量による補正に用いるマップの一例を示すグラフである。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら、本開示の実施形態を説明する。
［１．第１実施形態］
［１−１．構成］
図１に示す光検出器１Ａは、アバランシェフォトダイオード（以下、ＡＰＤ）、特にＳＰＡＤを用いて光を検出する装置である。光検出器１Ａは、例えば、レーザレーダ等の信号光を発する装置における受光装置として利用され、信号光を射出したタイミングに対する反射光を受けたタイミングを認識する機能を有する。
【００１２】
なお、ＳＰＡＤは、Single Photon Avalanche Diode の略である。ＳＰＡＤは、逆バイアス電圧としてブレイクダウン電圧よりも高い電圧を印加することにより動作する。ＳＰＡＤはフォトンの入射によりブレイクダウンするため、この種の光検出器は、通常、ＳＰＡＤがブレイクダウンしたときの電圧変化を検出して、所定パルス幅のデジタルパルス（以下、パルス信号）を出力するよう構成される。
【００１３】
光検出器１Ａは、図１に示すように、複数の受光部２と、複数のエッジ検出回路２０Ａと、を備える。また、光検出器１Ａは、加算器４０、演算部５０を備えてもよい。
複数の受光部２は、図２に示すように、縦・横方向に格子状に配置されることにより、光検出用の一つの画素を構成する受光部アレイ１０を構成している。それぞれの受光部２は、フォトンが入射されると、その応答としてパルス信号を出力するように構成される。それぞれの受光部２は、図２に示すように、ＳＰＡＤ４と、クエンチ抵抗６と、パルス出力部８とを備える。
【００１４】
ＳＰＡＤ４は、カソードが逆バイアス電圧ＶＢに接続され、アノードがクエンチ抵抗６およびパルス出力部８に接続される。クエンチ抵抗６は、ＳＰＡＤ４への通電経路に直列接続されている。
【００１５】
クエンチ抵抗６は、ＳＰＡＤ４に逆バイアス電圧ＶＢを印加すると共に、ＳＰＡＤ４にフォトンが入射してＳＰＡＤ４がブレイクダウンしたときに、ＳＰＡＤ４に流れる電流により電圧降下を発生して、ＳＰＡＤ４のガイガー放電を停止させるものである。なお、クエンチ抵抗６は、所定の抵抗値を有する抵抗素子、或いは、ゲート電圧にてオン抵抗を設定することのできるＭＯＳＦＥＴ、等にて構成される。
【００１６】
また、パルス出力部８は、ＳＰＡＤ４とクエンチ抵抗６との接続点に接続されている。パルス出力部８は、ＳＰＡＤ４がブレイクダウンしていないときに値１を出力する。また、パルス出力部８は、ＳＰＡＤ４がブレイクダウンして、クエンチ抵抗６に電流が流れ、クエンチ抵抗６の両端に閾値電圧以上の電圧が発生したときに、上述したパルス信号として、値０となるデジタルパルスを出力する。つまり、クエンチ抵抗６およびパルス出力部８は、複数のＳＰＡＤ４毎に、ＳＰＡＤ４が応答するとパルス信号を出力するように構成される。
【００１７】
それぞれのエッジ検出回路２０Ａは、受光部２毎に備えられており、受光部２によるパルス信号が得られない状態から得られた状態に変化したことを示すエッジを検出する機能を有する。それぞれのエッジ検出回路２０Ａは、図１に示すように、インバータ２１，２４，２４と、クロック同期部２２，２３と、ＮＡＮＤ２５とを備える。
【００１８】
インバータ２１，２４，２４は、入力を反転して出力する論理回路における周知のインバータとして構成される。クロック同期部２２，２３は、周期的なパルスであるクロック（ＣＬＫ）が入力され、クロックが入力される毎に、クロック入力時の入力信号値を出力するクロック同期回路として構成される。
【００１９】
ここでの入力信号値は、受光部側のクロック同期部２２ではインバータ２１の出力、加算器側のクロック同期部２３では受光部側のクロック同期部２２の出力である。また、クロック同期部２２，２３は、例えば、Ｄフリップフロップ等として構成される。
【００２０】
本実施形態の構成では、受光部２からの信号がインバータ２１にて反転されて受光部側のクロック同期部２２に入力される。受光部側のクロック同期部２２は、クロックが入力される毎にインバータ２１より入力された値を出力する。
【００２１】
受光部側のクロック同期部２２の出力は、加算器側のクロック同期部２３の入力となる。加算器側のクロック同期部２３は、受光部側のクロック同期部２２と同様のクロックが入力されると、クロック入力時の入力値を出力する。クロック同期部２２，２３は、共通のクロックに同期するため、加算器側のクロック同期部２３の出力は、受光部側のクロック同期部２２からの出力に対して、１クロック分だけ遅れる。この特性を利用して、クロック同期部２２，２３からの出力が異なる値になったことをエッジとして検出する。
【００２２】
なお、加算器側のクロック同期部２３の出力は、インバータ２４によって反転されてＮＡＮＤ２５に入力される。ＮＡＮＤ２５には、受光部側のクロック同期部２２からの出力も入力され、ＮＡＮＤ２５はこれらの入力の否定論理積を出力する。この構成により、クロック同期部２２，２３からの出力が値１から値０に変化した場合だけ、エッジとして検出することができる。
【００２３】
ＮＡＮＤ２５からの出力は、インバータ２６によって反転され、エッジ検出回路２０Ａの出力となる。
加算器４０は、それぞれのエッジ検出回路２０Ａから出力されたパルスを加算して出力する周知の加算器である。加算器４０からの出力は、演算部５０に入力される。つまり、エッジ検出回路２０Ａ、加算器４０は、予め設定された周期で入力されるクロックを受ける毎に、最新のクロックと直前のクロックとの間の期間に、ＳＰＡＤ４がパルス信号を検出しない状態からパルス信号を検出した状態に変化したことを表すエッジについて、該エッジの個数を認識するように構成される。
【００２４】
なお、クロック間で得られるエッジの個数については、エッジ値とも表記する。また、クロックを受ける毎に、パルス信号を出力している受光部２の個数を表す応答数、つまり、値０を出力している受光部２の個数を、レベル値として表記する。レベル値は、応答しているＳＰＡＤ４の個数を示すため、入射される光の強さを示す値ともいえる。
【００２５】
このように構成された受光部２からは、周囲の光量に応じた頻度でパルス信号が出力される。このため、受光部２に太陽光等の強い光が入射したときには、受光部２から単位時間当たりに出力されるパルス信号の数、つまり、パルスレート、が著しく増加する。
【００２６】
演算部５０は、ＣＰＵ５１と、ＲＡＭ、ＲＯＭ、フラッシュメモリ等の半導体メモリ（以下、メモリ５２）と、を有する周知のマイクロコンピュータを中心に構成される。演算部５０の各種機能は、ＣＰＵ５１が非遷移的実体的記録媒体に格納されたプログラムを実行することにより実現される。この例では、メモリ５２が、プログラムを格納した非遷移的実体的記録媒体に該当する。
【００２７】
また、このプログラムが実行されることで、プログラムに対応する方法が実行される。なお、非遷移的実体的記録媒体とは、記録媒体のうちの電磁波を除く意味である。また、演算部５０を構成するマイクロコンピュータの数は１つでも複数でもよい。
【００２８】
［１−２．処理および作動］
演算部５０は、ＣＰＵ５１がプログラムを実行することで実現される機能の構成として、図１に示すように、ピーク検出部５６と、タイミング補正部５７と、を備える。演算部５０を構成するこれらの要素を実現する手法はソフトウェアに限るものではなく、その一部または全部の要素について、一つあるいは複数のハードウェアを用いて実現してもよい。例えば、上記機能がハードウェアである電子回路によって実現される場合、その電子回路は多数の論理回路を含むデジタル回路、またはアナログ回路、あるいはこれらの組合せによって実現してもよい。
【００２９】
ここで、ＳＰＡＤ４が４個である光検出器モデルの作動例を図３に示す。レベル値は、応答しているＳＰＡＤ４の数が最大となるタイミングで最大値を示す。図３に示す例では、ＳＰＡＤ［３］が応答したときに、レベル値が４となり最大値となる。なお、図３や後述する図６、図１０、図１２では、受光部２をＳＰＡＤ［Ｎ］と表記する。ただし、Ｎは４つの受光部２のうちの１つを番号によって特定するための数字であり、０，１，２，３の何れかである。
【００３０】
一方で、エッジ値は、ＳＰＡＤ４から出力が値０になったときだけカウントされる。よって、レベル値が最大になるタイミングとエッジ値が最大になるタイミングは異なる。図３に示す例では、ＳＰＡＤ［０］およびＳＰＡＤ［１］が応答したときに、エッジ値が２となり最大値となる。
【００３１】
ここで、本実施形態の光検出器１Ａにおいて信号光による受光量、つまり、複数のＳＰＡＤ４に入射される光の量と、エッジ値と、レベル値との関係は、例えば、図４に示すようになる。
【００３２】
図４を参照すると、信号光による受光量が増加すれば、レベル値およびエッジ値が増加し、レベル値はエッジ値に対して大きな値となることが分かる。ただし、エッジ値は、信号光による受光量が最大となる真のタイミングＰと、エッジ値が最大となるタイミングＥとの差を示す時間差ΔＴ１が、信号光による受光量が最大となるタイミングＰと、レベル値が最大となるタイミングＬとの差を示す時間差ΔＴ３よりも、時間差ΔＴ２分だけ小さい。なお、時間差ΔＴ２は、エッジ値が最大となるタイミングＥとレベル値が最大となるタイミングＬとの差である。
【００３３】
なお、真のタイミングＰは、光検出器１Ａに照射される光の量が最大となる理論的なタイミングであるが、この真のタイミングＰは、光検出器１Ａで検出することはできないため、真のタイミングＰを利用する場合には、予め実験的に求められたタイミングを用いる。
【００３４】
このため、光を受けたタイミングを検出するには、レベル値が最大となるタイミングＬを利用するよりも、エッジ値が最大となるタイミングＥを利用することが好ましいといえる。そこで、演算部５０は、エッジ値が最大となるタイミングＥを利用し、下記のような処理を行うことで、より精度よく光を受けたタイミングを検出できるようにする。
【００３５】
すなわち、ピーク検出部５６としての機能では、エッジを認識したタイミングＥおよび該タイミング毎のエッジの個数に応じて当該光検出器１Ａが光を検出したタイミングを認識する。具体的には、ピーク検出部５６としての機能では、エッジの個数がピークとなるタイミングＥを認識する。このタイミングＥを光検出器１Ａが光を検出したタイミングとしてもよいが、本実施形態では、より正確なタイミングを認識するために、タイミング補正部５７の機能でエッジの個数がピークとなるタイミングＥを補正する。
【００３６】
具体的には、タイミング補正部５７としての機能では、エッジの個数がピークとなるタイミングＥに対して、受光量がピークとなるタイミングＰとの時間差ΔＴ１として予め設定された補正時間分だけ補正し、このタイミングを、光を検出したタイミングとして認識する。
【００３７】
［１−３．効果］
以上詳述した第１実施形態によれば、以下の効果を奏する。
（１ａ）上記の光検出器１Ａは、複数のＳＰＡＤ４と、複数のクエンチ抵抗６と、複数のパルス出力部８と、エッジ検出回路２０Ａ、加算器４０と、を備える。
【００３８】
複数のＳＰＡＤ４は、フォトンの入射に応答するように構成される。複数のクエンチ抵抗６、パルス出力部８は、複数のＳＰＡＤ４毎に、ＳＰＡＤ４が応答するとパルス信号を出力するように構成される。
【００３９】
エッジ検出回路２０Ａ、加算器４０は、予め設定された周期で入力されるクロックを受ける毎に、最新のクロックと直前のクロックとの間の期間に、ＳＰＡＤ４がパルス信号を検出しない状態からパルス信号を検出した状態に変化したことを表すエッジについて、該エッジの個数を認識するように構成される。
【００４０】
このような光検出器１Ａによれば、クロックを受ける毎にエッジの個数を認識するので、ＳＰＡＤ４の応答数を認識する構成と比較して、ＳＰＡＤ４が応答している時間の影響を受けにくい構成とすることができる。よって、エッジの個数を用いれば、光検出器１Ａが光を検出したタイミングを精度よく推定することができる。
【００４１】
（１ｂ）なお、図４に示す例では、信号光による受光量のピークが１つである例について説明したが、図５に示すように、複数の物体によって信号光が反射された場合等、信号光による受光量のピークが２つ以上である場合もあり得る。このような場合、信号光による受光量のピークが２つ以上であるにも拘らず、レベル値のピークが１つとして検出される場合がある。
【００４２】
このようになるのは、図６に示すように、ある１または複数のＳＰＡＤ、ここではＳＰＡＤ［０］およびＳＰＡＤ［１］の応答が終了するタイミングで、他の１または複数のＳＰＡＤ、ここでは、ＳＰＡＤ［２］およびＳＰＡＤ［３］の応答が開始すると、信号光による受光量が変化しているにも拘らず、レベル値が受光量に追従して変化しない現象が生じるからである。
【００４３】
このように信号光による受光量のピークが２つ以上であっても、エッジ値については、図５および図６に示すように、信号光による受光量に応じて増減する。したがって、このような光検出器１Ａによれば、受光量のピークが２つ以上である場合であっても、良好に光を検出したタイミングを推定することができる。
【００４４】
（１ｃ）上記の光検出器１Ａにおいてエッジ検出回路２０Ａは、エッジを認識する機能を有するクロック同期回路として構成される。
このような光検出器１Ａによれば、クロック同期回路というハードウェアでエッジを認識する機能を実現するので、ソフトウェアを用いる構成と比較して簡素な構成でエッジを認識することができる。
【００４５】
（１ｄ）上記の光検出器１Ａにおいて演算部５０は、エッジを認識したタイミングおよび該タイミング毎のエッジの個数に応じて光検出器１Ａが光を検出したタイミングを認識するように構成される。
【００４６】
このような光検出器１Ａによれば、演算部５０による処理を用いて光検出器１Ａが光を検出したタイミングを認識することができる。
（１ｅ）上記の光検出器１Ａにおいて演算部５０は、エッジの個数がピークとなるタイミングＥを認識し、エッジの個数がピークとなるタイミングＥに対して、受光量がピークとなるタイミングＰとの時間差ΔＴ１として予め設定された時間分だけ補正したタイミングを、光を検出したタイミングとして認識するように構成される。
【００４７】
このような光検出器１Ａによれば、エッジの個数がピークとなるタイミングＥに対して、受光量がピークとなるタイミングＰとの時間差を考慮して光を検出したタイミングを正確に求めることができる。
【００４８】
［２．第２実施形態］
［２−１．第１実施形態との相違点］
第２実施形態は、基本的な構成は第１実施形態と同様であるため、相違点について以下に説明する。なお、第１実施形態と同じ符号は、同一の構成を示すものであって、先行する説明を参照する。
【００４９】
前述した第１実施形態では、２つのクロック同期部２２，２３を有するエッジ検出回路２０Ａを備えた。これに対し、第２実施形態では、１つのクロック同期部３３を有するエッジ検出回路２０Ｂを備えた点で、第１実施形態と相違する。
【００５０】
［２−２．構成］
第２実施形態の光検出器１Ｂは、第１実施形態の光検出器１Ａが備えたエッジ検出回路２０Ａに換えて、図７示すエッジ検出回路２０Ｂを備える。
【００５１】
エッジ検出回路２０Ｂは、前述のインバータ２１の出力に、ＮＡＮＤ３１、インバータ３２、およびクロック同期部３３が、順に直列に接続され、クロック同期部３３からの出力がエッジ検出回路２０Ｂの出力となる。また、クロック同期部３３からの出力は、インバータ３４にも入力され、インバータ３４の出力はＮＡＮＤ３１に入力される。
【００５２】
ＮＡＮＤ３１には、インバータ２１および３４の出力が入力され、これらの否定論理積を出力する。なお、クロック同期部３３は、前述のクロック同期部２２，２３と同様の構成とされる。
【００５３】
この構成では、受光部２からの出力が値１から値０に変化した直後だけ、ＮＡＮＤ３１からの出力が値０となり、演算部５０にてエッジが認識される。
［２−３．効果］
以上詳述した第２実施形態によれば、前述した第１実施形態の効果（１ａ）を奏し、さらに、以下の効果を奏する。
【００５４】
（２ａ）上記のエッジ検出回路２０Ｂを備えた光検出器１Ｂによれば、１つのクロック同期部３３だけを備えるので、複数のクロック同期部を備える構成と比較して、回路を小型化することができる。
【００５５】
［３．第３実施形態］
［３−１．第１実施形態との相違点］
前述した第１実施形態では、エッジ検出回路２０Ａおよびエッジの個数を加算する１つの加算器４０を備えた。これに対し、第２実施形態では、エッジ検出回路２０Ｃおよび加算器６０を備えた点で、第１実施形態と相違する。
【００５６】
［３−２．構成］
エッジ検出回路２０Ｃは、第１実施形態のエッジ検出回路２０Ａと概ね同様の構成であるが、図８に示すように、受光部側のクロック同期部２２の出力が加算器６０に入力されるよう構成される点が異なる。この構成では、加算器６０には、受光部２からパルス信号が出力されているか否かの信号が入力される。演算部５０は、加算器６０の出力を認識することで、クロックを受ける毎に、応答数を認識することができる。
【００５７】
［３−３．処理］
演算部５０は、加算器４０の出力であるエッジの個数に加えて、加算器６０の出力である応答数も加味して処理を行う。具体的には、演算部５０は、エッジの個数に応じて光を受けたタイミングを認識する処理を行い、応答数に応じて光の強さを認識する処理を行う。
【００５８】
図４に示すように、光の強さは、エッジ値よりもレベル値のほうがより大きな値が出力されるため、レベル値を用いるほうが精度よく光の強さを認識することができる。
［３−４．効果］
以上詳述した第３実施形態によれば、前述した第１実施形態の効果（１ａ）を奏し、さらに、以下の効果を奏する。
【００５９】
（３ａ）上記の光検出器１Ｃにおいて、エッジ検出回路２０Ｃおよび加算器４０は、予め設定された周期で入力されるクロックを受ける毎に応答数を認識するように構成される。
【００６０】
このような光検出器１Ｃによれば、エッジの個数だけでなく応答数を認識することができる。
（３ｂ）上記の光検出器１Ｃにおいて、エッジ検出回路２０Ｃは、パルス信号を認識する機能を有するクロック同期回路として構成される。
【００６１】
このような光検出器１Ｃによれば、クロック同期回路というハードウェアでパルス信号を認識する機能を実現するので、ソフトウェアを用いる構成と比較して簡素な構成でパルス信号を認識することができる。
【００６２】
（３ｃ）上記の光検出器１Ｃにおいて、エッジ検出回路２０Ｃは、エッジを認識する機能とパルス信号を認識する機能とが、共通するクロック同期回路で構成される。
このような光検出器１Ｃによれば、１つのクロック同期回路で複数の機能を備えるので、別個のクロック同期回路とする構成と比較して、回路を小型化することができる。
【００６３】
（３ｄ）上記の光検出器１Ｃにおいて演算部５０は、応答数に応じて光の強さを認識するように構成される。
このような光検出器１Ｃによれば、応答数に応じて任意のタイミングにおける光の強さを認識することができる。
【００６４】
［４．第４実施形態］
［４−１．第３実施形態との相違点］
前述した第３実施形態では、加算器４０，６０を並列に配置し、それぞれの出力を用いて処理を行う。これに対し、第４実施形態では、１つの加算器４０だけを用いてエッジ値およびレベル値を認識する点で相違する。
【００６５】
［４−２．構成］
第４実施形態の光検出器１Ｄは、図９に示すように、複数のレベル検出回路７０をさらに備える。また、複数のエッジ検出回路２０Ａに換えて、１つのエッジ検出回路２０Ｄを備える。
【００６６】
レベル検出回路７０は、受光部２に対応してそれぞれ設けられる。レベル検出回路７０は、インバータ７１およびクロック同期部７２を備える。インバータ７１には、受光部２からの出力が入力され、インバータ７１からの出力は、クロック同期部７２に入力される。クロック同期部７２の出力は、レベル検出回路７０の出力となる。なお、クロック同期部７２は、前述のクロック同期部２２，２３と同様の構成とされる。
【００６７】
複数のレベル検出回路７０の出力は、加算器４０にて加算され、エッジ検出回路２０Ｄに入力される。エッジ検出回路２０Ｄは、例えば、エッジ検出回路２０Ａのインバータ２１を除いた構成等、エッジを検知するための任意の構成とされる。
【００６８】
［４−３．作動その１］
ここで、ＳＰＡＤ４が４個である光検出器モデルの作動例を図１０に示す。光検出器１Ｄでは、レベル値が変化したタイミングをエッジとして認識し、その際のレベル値が出力される。
【００６９】
図１０に示す例では、例えば、光検出器１Ｄは、レベル値が０から２に変化したタイミングで、エッジ値２が認識し、レベル値が２から３に変化したタイミングで、エッジ値３が認識される。なお、光検出器１Ｄは、レベル値が減少した場合にはエッジ値０と認識する。
【００７０】
［４−４．作動その２］
上記のように、エッジ値が最大となるタイミングＥとレベル値が最大となるタイミングＬとはΔＴ２分だけ差があるため、エッジ値に対応するレベル値としては、エッジ値を認識したときよりも遅いタイミングでのレベル値を採用してもよい。
【００７１】
演算部５０は、タイミング補正部５７の機能で、エッジ値として、応答数のピークがエッジの数のピークよりも遅れる分だけ遅延したタイミングでのレベル値を認識するとよい。図１１に示す例では、エッジを検出したタイミングから３クロック分だけ遅延したタイミングのレベル値を認識するように構成している。
【００７２】
［４−５．効果］
以上詳述した第４実施形態によれば、前述した第１実施形態の効果（１ａ）を奏し、さらに、以下の効果を奏する。
【００７３】
（４ａ）上記の光検出器１Ｄにおいては、レベル検出回路７０とエッジ検出回路とを直列に接続するので、レベル値が変化したタイミングでのレベル値を認識することができる。エッジ値は、レベル値の増加数によって認識できる。よって、エッジ値とレベル値とを１種類のデータだけで認識することができる。
【００７４】
（４ｂ）上記の光検出器１Ｄにおいては、エッジ検出回路２０Ｄ、および加算器４０によってエッジを認識したタイミングよりも、応答数のピークがエッジの数のピークよりも遅れる分だけ遅い時期に認識した応答数を、エッジの個数に対応する光の強さとして認識するように構成される。
【００７５】
このような光検出器１Ｄによれば、応答数のピークがエッジの数のピークよりも遅れて検出される特性を利用することができるので、応答数のピークがエッジの数のピークよりも遅れる分だけ遅い時期での応答数を利用すれば、エッジの個数に対応する光の強さを精度よく認識することができる。
【００７６】
［５．第５実施形態］
［５−１．第４実施形態との相違点］
前述した第４実施形態では、ソフトウェアでの処理として、応答数のピークがエッジの数のピークよりも遅れる分だけ遅い時期に認識した応答数を、エッジの個数に対応する光の強さとして認識する構成を実現したが、この構成はハードウェアで実現してもよい。第５実施形態の光検出器１Ｅでは、図１２に示すように、第３実施形態の構成に対して、加算器４０の出力を遅延させて出力する遅延回路８０を備え、遅延回路８０を介した出力を利用する点で相違する。なお、第５実施形態のエッジ検出回路２０Ｅは、第３実施形態のエッジ検出回路２０Ｃと同等のものである。
【００７７】
［５−２．構成および効果］
遅延回路８０は、エッジの個数の加算結果を入力し、応答数のピークがエッジの数のピークよりも遅れる分だけ、エッジの個数を出力するタイミングを遅延させて出力する。すると、演算部５０では、エッジの個数の入力と、応答数の入力とが、適切に対応した状態となる。つまり、応答数がエッジに対して遅れる特性を有する分だけ補正した状態で演算部５０に入力させることができる。
【００７８】
なお、遅延回路８０は、例えば、前述のクロック同期部を遅延させるクロック数に応じて複数段接続することで構成することができる。
［６．第６実施形態］
［６−１．第１実施形態との相違点］
前述した第１実施形態では、光検出器１Ａの受光環境に拘わらず、エッジの個数がピークとなるタイミングＥに対して、受光量がピークとなるタイミングＰとの時間差ΔＴ１として予め設定された時間分だけ補正したタイミングを、光を検出したタイミングとして認識するように構成した。一方、第６実施形態では、光検出器１Ｆの受光環境に応じて、時間差ΔＴ１に対応する補正時間を演算するように構成される。
【００７９】
なお、以下の説明では、タイミング補正部５７がマップを用いて補正時間を演算する構成について説明するが、この構成に限らず、受光環境を示すパラメータを入力すると補正時間を返す数式を用いて補正時間を演算してもよい。
【００８０】
［６−２．構成］
タイミング補正部５７は、受光環境のうちの光の強さに応じて補正時間を求める。光の強さとは、入射光量の大小を示す値であり、本実施形態ではエッジ値のピークの高さ、エッジ値の最大値Ｅｍａｘを採用する。なお、光の強さを検出するには、例えば、レベル値のピークの高さや、レベル値またはエッジ値の変化率（例えば図４のレベル値やエッジ値のグラフにおける特定の点における接線の傾き）の大きさを採用してもよい。
【００８１】
光の強さが比較的強い場合には、図１３に示すように、入射光量がピークとなるタイミングＡ１とエッジ値が最大値ＥｍａｘとなるタイミングＡ２との時間差ΔＴＡが比較的小さくなる。光の強さが強い場合には、入射光量が多いため、比較的短時間で多くのＳＰＡＤ４が応答してしまい、入射光量がピークとなる頃には大多数のＳＰＡＤ４が応答してしまっているからである。
【００８２】
一方で、光の強さが弱い場合には、図１４に示すように、入射光量がピークとなるタイミングＢ１とエッジ値が最大値ＥｍａｘとなるタイミングＢ２との時間差ΔＴＢが時間差ΔＴＡに対して大きくなる。光の強さが弱い場合には、入射光量が少ないため、光量の増加に追従して徐々にＳＰＡＤ４が応答するからである。
【００８３】
図１３に示す光が強い例では、光の検出初期である［Ａ］の期間に応答数が８増加し、光の強さがピークとなる［Ｂ］の期間および光の強さが弱くなる［Ｃ］の期間には、応答数が８よりも少ない４や３だけ増加している。図１４に示す光が弱い例では、［Ａ］の期間に応答数が１増加し、［Ｂ］および［Ｃ］の期間には、応答数が１よりも多い３や４増加している。つまり、光が強い場合には、検出初期に多くのＳＰＡＤ４が応答し、その後の期間で応答数の増加が鈍化する。この結果、光が強い場合と光が弱い場合とでは、エッジ値が最大値ＥｍａｘとなるタイミングＡ２、Ｂ２に差異が生じる。
【００８４】
そこで、本実施形態のタイミング補正部５７は、図１５に示すようなマップに従って光の強さに応じた補正時間を求める。すなわち、エッジ値の最大値Ｅｍａｘが大きくなるにつれて、補正量が減少するマップを採用する。エッジ値の最大値Ｅｍａｘが大きくなると、入射光量がピークとなるタイミングより前にＳＰＡＤ４が飽和に近づき、本来のエッジ値が最大値Ｅｍａｘとなるタイミングよりも、このタイミングが近距離側にずれるためである。
【００８５】
［６−３．効果］
以上詳述した第６実施形態によれば、前述した第１実施形態の効果（１ａ）を奏し、さらに、以下の効果を奏する。
【００８６】
（６ａ）上記の光検出器１Ｆにおいてタイミング補正部５７は、光検出器１Ｆの受光環境に応じて補正時間を演算するように構成される。
このような光検出器１Ｆによれば、光検出器１Ｆの受光環境に応じて補正時間を演算するので、受光環境が変化したときに、その変化に対応させることができる。よって、より精度よく検出タイミングを推定することができる。
【００８７】
（６ｂ）上記の光検出器１Ｆにおいてタイミング補正部５７は、光検出器１Ｆに入射される光の強さに応じて補正時間を演算するように構成される。ＳＰＡＤ４は光の強さが強くなると、早期に飽和し、エッジ値が最大値Ｅｍａｘとなるタイミングが変化する傾向があるため、この傾向を用いて補正を行う。
【００８８】
このような光検出器１Ｆによれば、光検出器１Ｆに入射される光の強さに応じて補正時間を演算するので、エッジ値が最大値Ｅｍａｘとなるタイミングの変化に対応して補正時間を演算することができる。よって、より精度よく検出タイミングを推定することができる。
【００８９】
なお、エッジ値の最大値Ｅｍａｘとなるタイミングでなく、仮のタイミングを用いてもよい。ここでの仮のタイミングとは、エッジの数の時系列に沿った変化状態に基づいて、この変化状態が予め設定された条件を満たすタイミングを表す。具体的に仮のタイミングとは、検出タイミングを得るための基準となるタイミングであればよく、例えば、計算上のレベル値が最大値となるタイミング、レベル値が増加して所定の値となるタイミング等の所定の条件を満たす任意のタイミングを採用してもよい。
【００９０】
［７．他の実施形態］
以上、本開示の実施形態について説明したが、本開示は上述の実施形態に限定されることなく、種々変形して実施することができる。
【００９１】
（７ａ）上記第４実施形態では、エッジの個数に対応する光の強さを求める構成をソフトウェアの処理として実現し、上記第５実施形態では、エッジの個数に対応する光の強さを求める構成をハードウェアとして実現したが、これに限定されるものではない。例えば、エッジの個数に対応する光の強さを求める構成は、ソフトウェアの処理として実現してもよいし、ハードウェアとして実現してもよいし、またこれらの組み合わせによって実現してもよい。
【００９２】
（７ｂ）上記の実施形態では、エッジ検出回路２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅを用いてエッジを検出するように構成したが、エッジ検出回路２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅに換えてレベル検出回路７０と同等の回路を備えてもよい。この場合、演算部５０がソフトウェアによる処理によって、レベル値の増加数をエッジの数として認識することでエッジを検出するように構成してもよい。
【００９３】
（７ｃ）上記実施形態における１つの構成要素が有する複数の機能を、複数の構成要素によって実現したり、１つの構成要素が有する１つの機能を、複数の構成要素によって実現したりしてもよい。また、複数の構成要素が有する複数の機能を、１つの構成要素によって実現したり、複数の構成要素によって実現される１つの機能を、１つの構成要素によって実現したりしてもよい。また、上記実施形態の構成の一部を省略してもよい。また、上記実施形態の構成の少なくとも一部を、他の上記実施形態の構成に対して付加または置換してもよい。なお、特許請求の範囲に記載した文言から特定される技術思想に含まれるあらゆる態様が本開示の実施形態である。
【００９４】
（７ｄ）上述した光検出器１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆの他、当該光検出器１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆを構成要素とするシステム、当該光検出器１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆの一部の構成としてコンピュータを機能させるためのプログラム、このプログラムを記録した半導体メモリ等の非遷移的実態的記録媒体、光検出方法など、種々の形態で本開示を実現することもできる。
【００９５】
［８．実施形態の構成と本開示の構成との対応関係］
上記実施形態において、クエンチ抵抗６、パルス出力部８は、本開示でいう信号出力部に相当し、エッジ検出回路２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ、加算器４０は、本開示でいうエッジ認識部に相当する。また、上記実施形態において、エッジ検出回路２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ、レベル検出回路７０は、本開示でいうクロック同期回路に相当し、エッジ検出回路２０Ｃ、レベル検出回路７０、加算器４０は、本開示でいう応答数認識部に相当する。
【００９６】
また、上記実施形態において、ピーク検出部５６、タイミング補正部５７は、本開示でいうタイミング認識部、強度認識部に相当し、上記実施形態において、タイミング補正部５７は、本開示でいう補正演算部に相当する。
【符号の説明】
【００９７】
１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ…光検出器、２…受光部、６…クエンチ抵抗、８…パルス出力部、１０…受光部アレイ、２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ…エッジ検出回路、２１，２４，２６，３２，３４，７１…インバータ、２２，２３，３３，７２…クロック同期部、４０，６０…加算器、５０…演算部、５１…ＣＰＵ、５２…メモリ、５６…ピーク検出部、５７…タイミング補正部、７０…レベル検出回路、８０…遅延回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2019009221.tif 000014
【図１３】
2019009221.tif 000015
【図１４】
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【図１５】
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