(57)【要約】      （修正有）【課題】低消費電力で同相電圧入力耐性を向上した逐次比較型ＡＤ変換器を提供する。【解決手段】逐次比較型ＡＤ変換器は、第１の容量ＤＡ変換器５０ａと、第２の容量ＤＡ変換器５０ｂと、第１の容量ＤＡ変換器の出力と第２の容量ＤＡ変換器の出力を比較するコンパレータ１と、コンパレータの比較結果に基づいて第１の容量ＤＡ変換器と第２の容量ＤＡ変換器に制御信号を供給する逐次比較論理部２と、サンプリング期間に、第１の入力アナログ信号と第２の入力アナログ信号をインピーダンス分圧して得られる同相電圧を第１の容量ＤＡ変換器と第２の容量ＤＡ変換器に供給する同相電圧検出供給回路８０と、を備える。サンプリング期間終了後に、第１の容量ＤＡ変換器の出力と第２の容量ＤＡ変換器の出力をコンパレータで比較し、その比較結果に基づいて、比較処理を繰り返すことで逐次比較結果のデジタル信号を出力する。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１の入力アナログ信号をサンプリングしサンプリング値に対応した電圧を出力する第１の容量ＤＡ変換器と、
第２の入力アナログ信号をサンプリングしサンプリング値に対応した電圧を出力する第２の容量ＤＡ変換器と、
前記第１の容量ＤＡ変換器の出力と前記第２の容量ＤＡ変換器の出力を比較するコンパレータと、
前記コンパレータの比較結果に基づいて前記第１の容量ＤＡ変換器と前記第２の容量ＤＡ変換器に制御信号を供給する逐次比較論理部と、
サンプリング期間に、第１の入力アナログ信号と第２の入力アナログ信号をインピーダンス分圧して得られる同相電圧を前記第１の容量ＤＡ変換器と前記第２の容量ＤＡ変換器に供給する同相電圧検出供給回路と、
を備え、
サンプリング期間に、前記第１の容量ＤＡ変換器は前記同相電圧を基準に前記第１の入力アナログ信号のサンプリングを行い、前記第２の容量ＤＡ変換器は前記同相電圧を基準に前記第２の入力アナログ信号のサンプリングを行い、
サンプリング期間終了後に、前記第１の容量ＤＡ変換器の出力と前記第２の容量ＤＡ変換器の出力を前記コンパレータで比較し、その比較結果に基づいて前記逐次比較論理部の制御信号で前記第１および第２の容量ＤＡ変換器の出力電圧を変更して、比較処理を繰り返すことで逐次比較結果のデジタル信号を出力する逐次比較型ＡＤ変換器。
【請求項２】
請求項１に記載の逐次比較型ＡＤ変換器において、
前記第１の容量ＤＡ変換器および前記第２の容量ＤＡ変換器は、
一定の係数で重み付けされた複数の容量素子と、
前記逐次比較論理部の制御信号によりそれぞれの容量素子と基準電圧とを接続するスイッチアレイを備えるものである逐次比較型ＡＤ変換器。
【請求項３】
請求項２に記載の逐次比較型ＡＤ変換器において、
前記第１の容量ＤＡ変換器と前記第２の容量ＤＡ変換器に供給する基準電圧は、第１の基準電圧と第１の基準電圧よりも低い第２の基準電圧である逐次比較型ＡＤ変換器。
【請求項４】
請求項１に記載の逐次比較型ＡＤ変換器において、
前記第１の入力アナログ信号と前記第２の入力アナログ信号の間に接続された２つの抵抗素子を用いて前記インピーダンス分圧を行うことを特徴とする逐次比較型ＡＤ変換器。
【請求項５】
請求項１に記載の逐次比較型ＡＤ変換器において、
前記第１のアナログ入力信号と前記第２のアナログ入力信号は、同相成分と差動成分を有する信号である逐次比較型ＡＤ変換器。
【請求項６】
請求項１に記載の逐次比較型ＡＤ変換器において、前記第１の入力アナログ信号と前記第２の入力アナログ信号の間に接続された２つの容量素子を用いて前記インピーダンス分圧を行うことを特徴とする逐次比較型ＡＤ変換器。
【請求項７】
請求項１に記載の逐次比較型ＡＤ変換器において、
前記同相電圧検出供給回路とコモン電圧とを切り替えるスイッチを備え、前記第１のＤＡ変換器と前記第２のＤＡ変換器にコモン電圧を供給可能とした逐次比較型ＡＤ変換器。
【請求項８】
請求項１に記載の逐次比較型ＡＤ変換器において、
前記同相電圧検出供給回路は、前記第１の容量ＤＡ変換器と前記第２の容量ＤＡ変換器により構成され、前記インピーダンス分圧を前記第１の容量ＤＡ変換器の容量素子と前記第２の容量ＤＡ変換器の容量素子を用いて行うことを特徴とする逐次比較型ＡＤ変換器。
【請求項９】
請求項８に記載の逐次比較型ＡＤ変換器において、
前記第１の容量ＤＡ変換器の容量素子、および、前記第２の容量ＤＡ変換器の容量素子を直流電位を用いて少なくとも１回以上充放電することを特徴とする逐次比較型ＡＤ変換器。
【請求項１０】
請求項８に記載の逐次比較型ＡＤ変換器において、
前記第１の容量ＤＡ変換器の容量素子、および、前記第２の容量ＤＡ変換器の容量素子をグランド電位を用いて少なくとも１回以上充放電することを特徴とする逐次比較型ＡＤ変換器。
【請求項１１】
請求項１に記載の逐次比較型ＡＤ変換器において、更に、
前記第１の容量ＤＡ変換器と前記第２の容量ＤＡ変換器の出力側に、それぞれ容量素子を接続し、前記容量素子に抵抗ＤＡ変換器を接続した逐次比較型ＡＤ変換器。
【請求項１２】
第１の容量ＤＡ変換器と、第２の容量ＤＡ変換器と、コンパレータと、逐次比較論理部と、同相電圧検出供給回路を備える差動入力の逐次比較型ＡＤ変換器であって、
サンプリング期間に、前記同相電圧検出供給回路は第１の入力アナログ信号と第２の入力アナログ信号をインピーダンス分圧して前記第１の容量ＤＡ変換器と前記第２の容量ＤＡ変換器の第１の端子に接続し、前記第１の入力アナログ信号と前記第２の入力アナログ信号はそれぞれ前記第１の容量ＤＡ変換器と前記第２の容量ＤＡ変換器の第２の端子に接続してサンプリングを行い、
サンプリング期間終了後に、前記第１の容量ＤＡ変換器の出力と前記第２の容量ＤＡ変換器の出力を前記コンパレータで比較し、その比較結果に基づいて前記逐次比較論理部の制御信号で前記第１の容量ＤＡ変換器および前記第２の容量ＤＡ変換器の出力値を変更して、逐次比較処理を繰り返すことでデジタル値を出力する逐次比較型ＡＤ変換器。
【請求項１３】
差動検出信号を出力するセンサと、前記センサの差動検出信号を入力とする逐次比較型ＡＤ変換器を備えるセンサ装置であって、
前記逐次比較型ＡＤ変換器は、
第１の入力アナログ信号をサンプリングしサンプリング値に対応する電圧を出力する第１の容量ＤＡ変換器と、
第２の入力アナログ信号をサンプリングしサンプリング値に対応する電圧を出力する第２の容量ＤＡ変換器と、
前記第１の容量ＤＡ変換器の出力と前記第２の容量ＤＡ変換器の出力を比較するコンパレータと、
前記コンパレータの比較結果に基づいて前記第１の容量ＤＡ変換器と前記第２の容量ＤＡ変換器に制御信号を供給する逐次比較論理部と、
サンプリング期間に、第１の入力アナログ信号と第２の入力アナログ信号をインピーダンス分圧して得られる同相電圧を前記第１の容量ＤＡ変換器と前記第２の容量ＤＡ変換器に供給する同相電圧検出供給回路と、
を備え、
サンプリング期間に、前記第１の容量ＤＡ変換器は前記同相電圧を基準に前記第１の入力アナログ信号のサンプリングを行い、前記第２の容量ＤＡ変換器は前記同相電圧を基準に前記第２の入力アナログ信号のサンプリングを行い、
サンプリング期間終了後に、前記第１の容量ＤＡ変換器の出力と前記第２の容量ＤＡ変換器の出力を前記コンパレータで比較し、その比較結果に基づいて前記逐次比較論理部の制御信号で前記第１および第２の容量ＤＡ変換器の出力電圧を変更して、比較処理を繰り返すことで逐次比較結果のデジタル信号を出力するセンサ装置。
【請求項１４】
請求項１３に記載のセンサ装置において、
前記センサは、静電容量型ＭＥＭＳセンサであり、
さらに、前記静電容量型ＭＥＭＳセンサと前記逐次比較型ＡＤ変換器の間にＣ／Ｖ変換アンプを備えていることを特徴とするセンサ装置。
【請求項１５】
請求項１３に記載のセンサ装置において、
前記第１の容量ＤＡ変換器と前記第２の容量ＤＡ変換器には、第１の基準電圧と第１の基準電圧よりも低い第２の基準電圧が供給されており、
前記差動検出信号の振幅に応じて、前記第１の基準電圧と前記第２の基準電圧の差を可変することを特徴とするセンサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較型ＡＤ変換器およびセンサ装置に関する。
【背景技術】
【０００２】
入力されるアナログ信号をデジタル信号に変換するアナログデジタル変換器(ADC : Analogue Digital Converter)として、逐次比較型ＡＤ変換器が知られている。逐次比較型ＡＤ変換器は、アナログ入力信号をサンプリングし、サンプリング値を逐次比較処理することで、逐次比較結果のデジタル信号を出力する。
【０００３】
インフラモニタ用のセンサ、自動車用のセンサや制御装置、医療用計測器など多くの分野で、センサとＡＤ変換器を搭載した半導体回路が用いられている。例えば、振動センサなどでは、大量生産可能で低コスト化が可能なことから、センサにＭＥＭＳ(メムス、Micro Electro Mechanical Systems)が用いられる。特に精度が求められる用途では、ＭＥＭＳ構造を差動構成とし、信号を２倍化し同相ノイズをキャンセルすることで、S/N比の向上が図られる。ＭＥＭＳを構成する可変容量対の容量値は製造ばらつきなどにより、設計値からずれてしまう。結果として、可変容量対は入力信号による差動の容量変化だけでなく、製造ばらつきなどで発生する容量ずれによる同相成分を含みうる。一般に、前者の容量変化値に比べ、後者の容量ずれの方が100倍以上大きいため、同相成分に対して利得を持たず差動成分のみを増幅する多段のアンプを通った後においてもなお、ＡＤ変換器に入力される信号は、本来不要である同相成分のほうが差動成分よりも大きいことが多い。
【０００４】
本技術分野の背景技術として、差動ＡＤ変換器を駆動するインターフェイス回路にオペアンプ(演算増幅器)を用いて、同相電圧を所望の電圧値に制御し、差動信号を差動ＡＤ変換器に入力する技術がある。例えば、特開２０１５−２３５８１号公報(特許文献１)に記載の技術がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−２３５８１号公報
【特許文献２】米国特許第８３９５５３８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
差動構成の逐次比較型ＡＤ変換器において、差動入力に大きな同相成分が存在すると、コンパレータ(比較器)の誤動作やノイズ劣化が問題となる。これを防ぐために、同相成分を含む入力が入っても良好に動作するように同相電圧入力耐性の向上が求められている。
【０００７】
特許文献１では、同相電圧の制御にオペアンプを用いている。インフラモニタ用センサなどの低電力性能が求められる用途では、オペアンプ追加による消費電力増が課題となる。
【０００８】
そこで、低消費電力で同相電圧入力耐性を向上した逐次比較型ＡＤ変換器およびセンサ装置を提供する。
【課題を解決するための手段】
【０００９】
上記課題を解決する本発明の「逐次比較型ＡＤ変換器」の一例を挙げるならば、
第１の入力アナログ信号をサンプリングしサンプリング値に対応した電圧を出力する第１の容量ＤＡ変換器と、第２の入力アナログ信号をサンプリングしサンプリング値に対応した電圧を出力する第２の容量ＤＡ変換器と、前記第１の容量ＤＡ変換器の出力と前記第２の容量ＤＡ変換器の出力を比較するコンパレータと、前記コンパレータの比較結果に基づいて前記第１の容量ＤＡ変換器と前記第２の容量ＤＡ変換器に制御信号を供給する逐次比較論理部と、サンプリング期間に、第１の入力アナログ信号と第２の入力アナログ信号をインピーダンス分圧して得られる同相電圧を前記第１の容量ＤＡ変換器と前記第２の容量ＤＡ変換器に供給する同相電圧検出供給回路と、を備え、サンプリング期間に、前記第１の容量ＤＡ変換器は前記同相電圧を基準に前記第１の入力アナログ信号のサンプリングを行い、前記第２の容量ＤＡ変換器は前記同相電圧を基準に前記第２の入力アナログ信号のサンプリングを行い、サンプリング期間終了後に、前記第１の容量ＤＡ変換器の出力と前記第２の容量ＤＡ変換器の出力を前記コンパレータで比較し、その比較結果に基づいて前記逐次比較論理部の制御信号で前記第１および第２の容量ＤＡ変換器の出力電圧を変更して、比較処理を繰り返すことで逐次比較結果のデジタル信号を出力する逐次比較型ＡＤ変換器である。
【発明の効果】
【００１０】
本発明によれば、低消費電力で同相電圧入力耐性を向上した逐次比較型ＡＤ変換器およびセンサ装置を実現できる。上記した以外の課題、構成および効果は、以下の発明を実施するための形態の説明により明らかにされる。
【図面の簡単な説明】
【００１１】
【図１】センサ装置の一例を示す図である。
【図２】同相成分のないＡＤ変換器の入力信号を示す図である。
【図３】同相成分を含むＡＤ変換器の入力信号を示す図である。
【図４】第１の実施例の逐次比較型ＡＤ変換器を示す回路図である。
【図５】第１の実施例の逐次比較型ＡＤ変換器を駆動するクロック(スイッチ信号)を示す図である。
【図６】第２の実施例の逐次比較型ＡＤ変換器を示す回路図である。
【図７Ａ】第３の実施例のセンサ装置を示す図である。
【図７Ｂ】第３の実施例のセンサ装置の変形例を示す図である。
【図８Ａ】第３の実施例のＣ／Ｖ変換アンプを示す図である。
【図８Ｂ】第３の実施例のＣ／Ｖ変換アンプの別の例を示す図である。
【図９】第４の実施例の逐次比較型ＡＤ変換器を示す回路図である。
【図１０】第５の実施例の逐次比較型ＡＤ変換器を示す回路図である。
【図１１】第４、第５の実施例の逐次比較型ＡＤ変換器を駆動するクロック(スイッチ信号)を示す図である。
【発明を実施するための形態】
【００１２】
実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。本発明の思想ないし趣旨から逸脱しない範囲で、その具体的構成を変更し得ることは当業者であれば容易に理解される。
【００１３】
以下に説明する発明の構成で、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、重複する説明は省略することがある。
【００１４】
本明細書等における「第１」、「第２」などの表記は、構成要素を識別するために付するものであり、必ずしも、数または順序を限定するものではない。また、構成要素の識別のための番号は文脈毎に用いられ、一つの文脈で用いた番号が、他の文脈で必ずしも同一の構成を示すとは限らない。また、ある番号で識別された構成要素が、他の番号で識別された構成要素の機能を兼ねることを妨げるものではない。
【００１５】
図１に、センサ(センシングエレメント)とＡＤ変換器(ＡＤＣ)を組み合わせたセンサ装置の一例を示す。図１は静電容量型ＭＥＭＳ加速度センサの構成を示しており、差動の静電容量型ＭＥＭＳ200、Ｃ／Ｖ変換アンプ300a、300b、逐次比較型ＡＤＣ100の順に接続されている。静電容量型ＭＥＭＳ200は、外部から印加される加速度信号による慣性力により可動電極が動き、それにより容量値Cがそれぞれ＋ΔC、−ΔCだけ差動で変化する。ＭＥＭＳにはキャリアクロック電圧も印加されており、これにより、前記容量値の変化が電荷の変化に変換されるとともに振幅変調される。前記振幅変調された電荷の変化は、ＭＥＭＳに接続されたＣ／Ｖ変換アンプ300a、300bにより電圧変化に変換される。逐次比較型ＡＤＣ100は、前記増幅された電圧変化のアナログ信号をデジタル値に変換する。なお、ＭＥＭＳの容量値の固定成分Cをキャリアクロック電圧で充放電することにともなう同相電荷成分は、反転キャリアクロック電圧と２つのＣ／Ｖ変換アンプの入力の間に挿入された容量値Cの２つの固定容量素子400による同相充放電電荷により理想的にはキャンセルされる。
【００１６】
しかし、ＭＥＭＳに製造のばらつきなどにより容量のずれがある場合には、ＭＥＭＳの容量値はそれぞれC＋CCM＋CDF＋ΔC、C＋CCM−CDF−ΔCと表される。ただし、CCMは容量ばらつきの内の同相成分、CDFは差動成分である。
【００１７】
ＭＥＭＳの容量のずれに応じて、ＡＤＣには差動入力のプラス側の入力アナログ信号VINP＝VCM(t)＋VDF(t)とマイナス側の入力アナログ信号VINN＝VCM(t)−VDF(t)が入力される。ここで、VCM(t)は同相成分、VDF(t)は差動成分である。CCM＝0の時はVCM＝0となるため、図２に示すような同相成分のない信号がＡＤＣに入力されるため、ＡＤＣは差動成分VDF(t)のみを変換することが可能である。一方で、CCMが非ゼロの値の時は、図３に示すような同相成分を含む信号がＡＤＣに入力されるため、ＡＤＣは同相成分VCM(t)を含んだ信号を変換する。その際に、前記同相成分が大きいとＡＤＣ内部のコンパレータが誤動作したり、雑音が増大したりするため、結果としてＡＤＣの分解能が低下する。
【００１８】
この課題を解決し、同相電圧入力耐性を向上する本発明の実施の形態を、以下に説明する。
【実施例１】
【００１９】
図４は、本発明の第１の実施例を説明する回路図である。また、図５は逐次比較型ＡＤ変換器を駆動するクロック(スイッチ信号)を示す図である。逐次比較型ＡＤ変換器は、差動入力のプラス側のアナログ信号VINPとマイナス側のアナログ信号VINNを入力し、ＡＤ変換したデジタル値を出力する。図４の逐次比較型ＡＤ変換器は、プラス側のアナログ信号VINPが入力する容量デジタルアナログ変換器(ＤＡＣ)50a、マイナス側のアナログ信号VINNが入力する容量デジタルアナログ変換器(ＤＡＣ)50b、コンパレータ1、逐次比較論理部2、ノード17a、17bを含んで構成される。容量ＤＡＣ50aは、一定の係数で重み付けされたN個の容量素子4a(容量値CN−1)、・・・、5a(容量値C1)、6a(容量値C0)と、ノード16aと、スイッチ3aと、スイッチアレイ60aを含み構成される。スイッチアレイ60aの内、スイッチ9a、12a、15aは図５に示すクロック(スイッチ信号)Φ1のハイ/ローでオン/オフが制御され、スイッチ7a、10a、13aはクロック(スイッチ信号)Φ2のハイ/ローでオン/オフが制御され、スイッチ8a、11a、14aはクロック(スイッチ信号)Φ2Bのハイ/ローでオン/オフが制御される。スイッチ3aは、クロックΦ1のハイ/ローでオン/オフが制御される。容量ＤＡＣ50bの説明は、容量ＤＡＣ50aの説明と同様であるため省略する。
【００２０】
同相電圧検出供給回路80はノード16a、16bに接続され、同相電圧検出供給回路80で検出した同相電圧が供給される。同相電圧検出供給回路80には、ノード17a、17bを介して入力アナログ信号VINP、VINNが接続され、スイッチ20a、20bを介して抵抗素子21a、21bでインピーダンス分圧されて、ノード25に分圧された電圧が生成される。ノード25は、容量素子24を介して固定電位(ＡＣグランド)に接続され、またスイッチ22を介して容量ＤＡＣ50a、50bのノード16a、16bに接続される。ノード16aとノード16bは同電位である。また、ノード16aとノード16bはスイッチ23を介してコモン電位(VCM)に接続されている。
【００２１】
続けて、図４の逐次比較型ＡＤ変換器の動作を説明する。容量ＤＡＣ50a、50bは、Φ1がハイの期間(サンプリング期間T1)に、スイッチ3a、9a、12a、15aおよびスイッチ3b、9b、12b、15bがオンとなり、ノード16a、16bを介して同相電圧検出供給回路80の出力電圧が接続され、ノード17a、17bを介して入力アナログ信号VINP、VINNをサンプリングする。そして、容量素子4a、5a、6aと容量素子4b、5b、6bに充電する。次に、Φ1がローとなる期間(逐次比較期間T2)に、スイッチ3a、9a、12a、15aはオフとなり、スイッチ8a、10a、13aがオンとなることで、容量素子4aがVREFLに接続され、それ以外の容量素子5a、6aはVREFHに接続され、−VINP＋(VREFH＋VREFL)/2の電圧値が容量ＤＡＣ50aの出力に生成される。また、容量ＤＡＣ50bは、スイッチ7b、11b、14bがオンとなり、−VINN＋(VREFH＋VREFL)/2の電圧値が出力される。コンパレータ1は、容量ＤＡＣ50aの出力電圧と容量ＤＡＣ50bの出力電圧の差である−(VINP−VINN)の正負符号判定を行う。VINP−VINNが正（非負）であれば、スイッチ8aはオフ、スイッチ7aがオンになることで、容量素子4aの接続はVREFLからVREFHに切り換わる。この時、右隣の容量の接続はVREFHからVREFLに切り換える。また、容量ＤＡＣ50bに関しては、容量ＤＡＣ50aに対してVREFHとVREFLへの接続を逆にした動作が行われる。これにより、容量ＤＡＣ50aの出力電圧と容量ＤＡＣ50bの出力電圧の差は、−{VINP−VINN−(VREFH−VREFL)/2}へと変化して、コンパレータ1が、その正負の符号判定を行う。一方、前記VINP−VINNが負であった場合は、容量素子4aの接続はVREFLのままで、右隣の容量の接続はVREFHからVREFLに切り換わる。また、容量ＤＡＣ50bに関しては容量ＤＡＣ50aに対してVREFHとVREFLへの接続を逆にした動作が行われる。これにより、容量ＤＡＣ50aの出力電圧と容量ＤＡＣ50bの出力電圧の差は、−{VINP−VINN＋(VREFH−VREFL)/2}へと変化して、コンパレータ1が、その正負の符号判定を行う。
【００２２】
以降同様にして、順次、より小さい容量素子に対してVREFH、VREFLへの接続を切り換えていきながら、コンパレータ1により、容量ＤＡＣ50aの出力と容量ＤＡＣ50bの出力の差電圧の符号判定を逐次行う。前記の切り換えは、逐次比較論理部2により行われ、コンパレータ1の判定結果に応じてクロックΦ2、Φ2Bを生成し、基準電圧VREFHまたはVREFLを選択し続けるとともに、各判定結果を保持している。そして、これらの判定結果がＡＤ変換結果のビット列として、逐次比較論理部２から出力される。
【００２３】
次に図４の同相電圧検出供給回路80の動作を説明する。同相電圧検出供給回路80において、スイッチ20a、20b、22はクロックΦCMのハイ/ローでオン/オフが制御される。スイッチ23はクロックΦCMBのハイ/ローでオン/オフが制御される。図５に示すように、ΦCMがハイで、ΦCMBがローの時に、スイッチ20a、20b、22がオン、スイッチ23がオフとなり、入力アナログ信号VINP、VINNの同相成分が抵抗素子21a、21bによりインピーダンス分圧され、ノード25及びスイッチ22を介して容量ＤＡＣ50a、50bのノード16a、16bに接続される。
【００２４】
ここで逐次比較型ＡＤ変換器の入力アナログ信号は一般性を失わずに、VINP＝VCM(t)＋VDF(t)、VINN＝VCM(t)−VDF(t)と書ける。ここで、VCM(t)は同相成分、VDF(t)は差動成分である。この時、ノード25の電圧VCMRはインピーダンス分圧され
VCMR＝(VINP＋VINN)/2＝VCM(t)
となる。ノード25の電圧は、ノード16a、16bに加えられるため、コモン電圧VCMRに対してVINP、VINNをサンプリングした電圧は
VSAMPP＝VINP−VCMR＝＋VDF(t)
VSAMPN＝VINN−VCMR＝−VDF(t)
となる。
【００２５】
すなわち、コンパレータ１に入力する信号の同相成分はキャンセルされる。これにより、コンパレータを構成する差動入力ＭＯＳトランジスタの動作電位を適正に保つことができるため、コンパレータが正常に動作できる。また、コンパレータの雑音はコンパレータの入力の同相電位に依存するため、低雑音を維持することができる。これらにより、入力アナログ信号VINP、VINNに同相成分が存在する場合でも、差動成分を高分解能でＡＤ変換することが可能となる。
【００２６】
抵抗素子21aと抵抗素子21bの接続点と、接地電位(グランド)または固定電位(ACグランド)との間に容量素子24を挿入してもよい。抵抗素子21aと抵抗素子21bの抵抗値をともにRとし、容量素子24の容量値をCとすると、抵抗素子21aと抵抗素子21bの接続点のノード上に捕捉される入力同相成分の周波数帯域幅は1/(πRC)となるため、これが入力同相成分に含まれる主要成分の周波数と同程度になるように例えばRCの値を選定してもよい。周波数帯域幅を大きくし過ぎると、ノード22上に高周波成分が残存してしまい、それが、逐次比較期間T2において、オフとなっているスイッチ3a、3bを寄生容量結合により通り抜けてしまい、その寄生容量結合量のスイッチ3a、3b間のミスマッチにより、幾分、分解能を低下させるためである。
【００２７】
通常、第１の基準電圧VREFHは電源電圧VDD、第２の基準電圧VREFLはグランド電位とすることが多いが、サーボ構成のＭＥＭＳ加速度センサでは、サーボ制御の進行とともに、ＭＥＭＳの可動電極が平衡位置に近づいていき、そのため、前記ΔCはゼロに近づいていく。そのため、サーボ制御が十分に収束した後は、ＡＤＣの入力アナログ信号VINP、VINNに含まれる差動成分は小さい。ＡＤＣの差動信号入力可能範囲はVREFH−VREFLで決まるため、前記信号の性質に着目して、例えば、VREFH=0.75VDD、VREFL=0.25VDDのように、VREFH−VREFLを縮小して与えることで、量子化誤差を低減することが可能である。量子化誤差はVREFH−VREFLに比例するためである。ただし、この時、差動成分が小さいため、より入力信号VINP、VINNに含まれる同相成分の影響を受けてしまい、ＡＤ変換後のＳＮ比が低下する課題があったが、本発明の構成を用いることで同相成分の影響を抑制し、良好なＳＮ比を得ることが可能である。
【００２８】
従来の逐次比較型ＡＤ変換器と同様の動作をさせる場合は、ΦCMがローで、ΦCMBがハイとすることで、ノード16a、16bに、スイッチ23を介してコモン電圧VCMを接続すれば良い。
【００２９】
ΦCM、ΦCMBを制御することで、逐次比較型ＡＤ変換器の動作状態に依らず、任意のタイミングで本構成の同相電圧検出供給機能のオン/オフを制御可能である。本構成の同相電圧検出供給機能をオンにした場合、サンプリング完了時、すなわち、スイッチ3aとスイッチ3bがオフになった瞬間に、スイッチ3aから容量素子4a、5a、6aに向けて放出される電荷（チャージインジェクション、およびクロックフィードスルー）と、スイッチ3bから容量素子4b、5b、6bに向けて放出される電荷の間のわずかなミスマッチによりノイズが生じ、分解能がわずかに低下する。そのため、極めて高い分解能を得たい場合は、同相電圧検出供給機能をオフにして、従来の動作をさせてもよい。
【００３０】
本実施例によれば、入力アナログ信号VINP、VINNの同相成分が抵抗素子によりインピーダンス分圧され、スイッチを介して容量ＤＡＣ50a、50bに供給される。そのため、ＡＤ変換器に入力される信号に同相成分が含まれる場合でも、差動成分を高分解能でＡＤ変換することが可能となる。そして、オペアンプなどのアクティブ素子を用いることなく、低消費電力で同相電圧入力耐性を向上した逐次比較型ＡＤ変換器を実現できる。
【実施例２】
【００３１】
図６は、本発明の第２の実施例を説明する回路図である。図６の構成では図４の構成と異なり、容量ＤＡＣ50a、50bに加えて容量素子31a、31bと、抵抗デジタルアナログ変換器(ＲＤＡＣ)30を備える。容量素子31a、31bは、容量ＤＡＣ50a、50bの最下位bitの容量素子6a、6bの容量値C0と同じ値である。抵抗ＤＡＣ30は、抵抗ストリング型またはR−2Rラダー型で構成される。容量ＤＡＣ50a、50bで上位ビットを変換するに加え、抵抗ＤＡＣ30で下位ビットの変換を行うことで、ＡＤ変換器の分解能を高めることが可能である。たとえば、特許文献２にそのような動作が開示されている。本構成においても、同相電圧検出供給回路80の構成及び動作については実施例１と同様である。
【００３２】
本実施例によれば、実施例１の効果に加えて、抵抗ＤＡ変換器で下位ビットの変換を行うことで、逐次比較型ＡＤ変換器の分解能を高めることができる。
【実施例３】
【００３３】
本発明の第３の実施例は、差動信号を出力するセンサと本発明の逐次比較型ＡＤ変換器を組み合わせたセンサ装置である。図７Ａに、第３の実施例のセンサ装置を示す。
【００３４】
センサ装置は、差動信号を出力する静電容量型ＭＥＭＳ200と、容量変化を電圧変化に変換するＣ／Ｖ変換アンプ300a、300bと、増幅された信号を入力しＡＤ変換されたデジタル値を出力する実施例１または実施例２に記載した逐次比較型ＡＤ変換器100から構成されている。差動の静電容量型ＭＥＭＳは、固定電極と可動電極を備えており、外部から印加される加速度による慣性力により可動電極が動き、それにより可動電極と固定電極との間の容量値Cがそれぞれ＋ΔC、−ΔCだけ差動で変化する。この時、静電容量型ＭＥＭＳ200のＭＥＭＳ電極1の容量値はCa＋ΔC、ＭＥＭＳ電極2の容量値はCb−ΔCのため、(Ca＋Cb)/2の同相成分が存在する。理想的には、ＭＥＭＳの容量値の固定成分Cをキャリアクロック電圧で充放電することにともなう同相電荷成分は、反転キャリアクロック電圧と２つのＣ／Ｖ変換アンプの入力の間に挿入された容量値Cの２つの固定容量素子(400)による同相充放電電荷によりキャンセルされるが、現実には製造バラツキなどにより、(Ca＋Cb)/2はCからずれるため、その差分に比例した同相電荷成分が生じる。そのため、前記容量値の変化ΔCに比例した振幅変調された差動電荷信号に加えて、前記の同相電荷成分が存在する。前記差動電荷信号と前記同相電荷成分は、ＭＥＭＳに接続されたＣ／Ｖ変換アンプ300a、300bにより電圧変化に変換される。同相成分を有する差動入力のプラス側のアナログ信号VINPとマイナス側のアナログ信号VINNを、実施例１または実施例２に記載した逐次比較型ＡＤ変換器100に入力することにより、同相成分を抑圧して差動の容量変化に比例した電圧信号をＡＤ変換しデジタル値を出力することができる。静電容量型ＭＥＭＳと、逐次比較型ＡＤ変換器を含む検出回路は一体の半導体素子として構成しても良い。図７Ａで、静電容量型ＭＥＭＳ200は差動型の構成としたが、片側が加速度信号によって容量変化しない固定容量の場合でも、同様に本発明は有効である。
【００３５】
図７Ｂに、本実施例のセンサ装置の変形例を示す。この変形例は、ペアで差動の静電容量型ＭＥＭＳ200を用いる。ＭＥＭＳ電極1の容量値はCa＋ΔC、ＭＥＭＳ電極2の容量値はCb−ΔCで、それぞれにキャリアクロックと反転キャリアクロックを印加することにより、生成される電荷量は(Ca−Cb)＋２ΔCに比例する。また、ＭＥＭＳ電極3の容量値はCc−ΔC、ＭＥＭＳ電極4の容量値はCd＋ΔCで、それぞれにキャリアクロックと反転キャリアクロックを印加することにより、生成される電荷量は(Cc−Cd)−２ΔCに比例する。理想的にはCa＝Cb＝Cc＝Cd＝Cのため、この構成により、固定容量による電荷をほぼキャンセルすると共に、差動成分が２倍になるが、実際にはＭＥＭＳの製造のばらつき等により(Ca−Cb＋Cc−Cd)/2の同相成分が生じる。同相成分を有する差動入力のプラス側のアナログ信号VINPとマイナス側のアナログ信号VINNを、実施例１または実施例２に記載した逐次比較型ＡＤ変換器100に入力することにより、同相成分を抑圧してＡＤ変換しデジタル値を出力することができる。
【００３６】
図８Ａに、Ｃ／Ｖ変換アンプ300a、300bの一例を示す。Ｃ／Ｖ変換アンプ300aは、容量型のいわゆるオペアンプ反転増幅器の構成であり、入力容量はＭＥＭＳの可変容量、帰還容量は固定の容量値の容量素子82である。ただし、高抵抗値の帰還抵抗83を帰還経路に並列に挿入している。その理由は、オペアンプ81の入力リーク電流などを補償する直流電流フィード経路を確保するためである。これに対して、帰還抵抗83のかわりにリセットスイッチを用いてもよいが、その場合、リセットスイッチによるサンプリングノイズの影響で、帰還抵抗による方法よりもノイズは大きい。なお、高抵抗値の帰還抵抗83による熱雑音は、帰還抵抗83と帰還容量82によるローパスフィルタ特性により抑圧できる。なお、Ｃ／Ｖ変換アンプ300bの構成と動作はＣ／Ｖ変換アンプ300aと同様である。
【００３７】
図８Ｂに、Ｃ／Ｖ変換アンプの別の構成の例を示す。図８Ａとの違いは、一つの完全差動オペアンプ87を用いている点である。それ以外の構成や動作自体は図８Ａにおける説明と同様である。
【００３８】
なお、本実施例では静電容量型ＭＥＭＳ加速度センサを例に説明したが、本発明はセンシングエレメントとして差動信号を出力するセンサ一般に用いることができる。
【実施例４】
【００３９】
本発明の第４の実施例を図９に示す。本実施例では、図４の抵抗素子21a、21bを容量素子91a、91bに置換している。実施例１では、入力アナログ信号VINP、VINNの同相成分が抵抗素子21a、21bによりインピーダンス分圧されて生成されるが、本実施例では、同相電圧検出供給および電荷量設定回路900の容量素子91a、91bによりインピーダンス分圧されて生成される。
【００４０】
基本的な動作は実施例１と同様であるため、以下、異なる点に関して説明する。本実施例では、図４における容量素子24を備えないほうがよい。容量素子24を備えた場合、容量素子91aと容量素子91bの接続点に生成される電圧が、入力アナログ信号VINP、VINNの同相成分からずれてしまうためである。本実施例では、容量素子91aと容量素子91bの接続点のノード上に全周波数帯域の入力同相成分が捕捉されるため、スイッチ3a、スイッチ3bのサイズを比較的小さく設計することで、それらのオフ時の寄生容量結合による前記捕捉された入力同相成分の通り抜け、および、それにともなう分解能低下を抑制すればよい。
【００４１】
また、本実施例ではさらに、スイッチ92、スイッチ93a、スイッチ93bを備えている。これらのスイッチがない場合、ノード16a、16bは、同相電圧検出供給機能のオン時（ΦCM＝ハイ、ΦCMBを＝ロー）に、電気的にアイソレーションされた状態となる。前記インピーダンス分圧により入力アナログ信号VINP、VINNの同相成分を生成するためには、ノード16a、16bに接続された全ての容量素子（すなわち、容量素子91a、91b、4a、5a、6a、4b、5b、6b）の電極上の合計の電荷量がゼロ（または、一定値）である必要がある。本実施例では、同相電圧検出供給機能のオン時において、容量素子91aと容量素子91bの接続点とグランドまたはＡＣグランド（固定電位）との間に挿入されたスイッチ92をオンとし、かつ、ノード17aと前記グランドまたはＡＣグランドとの間に挿入されたスイッチ93aをオンとし、かつ、ノード17bと前記グランドまたはＡＣグランドとの間に挿入されたスイッチ93bをオンとし、かつ、スイッチ3a、スイッチ3b、スイッチ9a、スイッチ12a、スイッチ15a、スイッチ9b、スイッチ12b、スイッチ15bをオンとすることで、前記容量素子91a、91b、4a、5a、6a、4b、5b、6bの両電極間がショートされ、前記ノード16a、16bに接続された全ての容量素子の電極上の合計の電荷量をゼロに設定することができる。
【００４２】
スイッチ92、スイッチ93a、スイッチ93bは、ΦRSTがハイの期間にオンとなる。本実施例では、図１１のタイミングチャートに示した通り、例えば、逐次比較期間T2の終了時に、すなわち、全ビットの判定が完了した後に、ΦRSTをハイとし、かつ、スイッチ3a、スイッチ3b、スイッチ9a、スイッチ12a、スイッチ15a、スイッチ9b、スイッチ12b、スイッチ15bをオンとするためにΦ1をハイとすることで、前記合計の電荷量のゼロへの設定をＡＤ変換ごとに定期的に行っている。これにより、オフ状態の各スイッチを介したリーク電流やコンパレータの入力リーク電流などに起因して前記合計の電荷量がゼロから遷移してしまうのを抑制することができる。なお、ΦRSTをハイとした時にVINP、VINNはグランドまたはＡＣグランドにショートされるため、ＡＤ変換器の入力の前にスイッチを挿入し、ΦRSTをハイとした時は、前記スイッチをオフにすることで、ＡＤ変換器の前段のアンプなどの回路の出力がグランドまたはＡＣグランドにショートされないようにしてもよい。
【実施例５】
【００４３】
本発明の第５の実施例を図１０に示す。本実施例では、実施例４における容量素子91a、91bとスイッチ20a、20b、22を取り除いた電荷量設定回路1000で構成される。本実施例では、入力アナログ信号VINP、VINNの同相成分を生成するためのインピーダンス分圧を、容量素子4a、5a、6aと容量素子4b、5b、6bを用いて行っている。すなわち、実施例４における容量素子91aの代わりを容量素子4a、5a、6aの合計の容量値が行っており、また、容量素子91bの代わりを容量素子4b、5b、6bの合計の容量値が行っている。これにより、ノード16aとノード16bには実施例４と同様に、全周波数帯域の入力同相成分が捕捉される。そのため、実施例１や実施例４と同様な動作を行い、同様な効果を得ることができる。本実施例においても、ΦRSTをハイとした時にVINP、VINNはグランドまたはＡＣグランドにショートされるため、ＡＤ変換器の入力の前にスイッチを挿入し、ΦRSTをハイとした時は、前記スイッチをオフにすることで、ＡＤ変換器の前段のアンプなどの回路の出力がグランドまたはＡＣグランドにショートされないようにしてもよい。
【００４４】
本実施例においても、例えば図１１に示したタイミングチャートで動作することができる。逐次比較期間T2の終了時に、すなわち、全ビットの判定が完了した後に、ΦRSTをハイとし、かつ、Φ1をハイとすることで、ノード16a、16bに接続された全ての容量素子（すなわち、容量素子4a、5a、6a、4b、5b、6b）の電極上の合計の電荷量をゼロに設定する。次に、Φ1はハイのままで、ΦRSTをローとすることで、入力アナログ信号VINP、VINNが容量素子4a、5a、6a、4b、5b、6bに印加されるが、この時に、ノード16aとノード16bには、容量素子4a、5a、6aと容量素子4b、5b、6bによるインピーダンス分圧のため、入力アナログ信号VINP、VINNの同相成分が生成される。そのため、実施例１において説明した通り、容量素子4a、5a、6a、4b、5b、6bに充電される電荷は、実施例１や実施例４などと同様に、入力アナログ信号VINP、VINNの同相成分を含まない。そのため、実施例１や実施例４などと同様に、同相電圧入力耐性を向上した逐次比較型ＡＤ変換器を実現できる。
【００４５】
なお、逐次比較型ＡＤ変換器としては、図４において、ノード16aにVINPを接続し、ノード16bにVINNを接続し、ノード17aとノード17bにコモン電位VCMを接続してサンプリングする回路も知られている。この回路においても、抵抗素子21aまたは容量素子91aをノード16aに接続し、抵抗素子21bまたは容量素子91bをノード16bに接続し、かつ、抵抗素子21aと抵抗素子21bの接続点、または、容量素子91aと容量素子91bの接続点をノード17aとノード17bに接続することで、実施例１や実施例４と同様な動作を行い、同様な効果を得ることができる。その際、図９におけるスイッチ93a、スイッチ93bは、それぞれノード16a、ノード16bに接続すればよい。また、実施例５に対応する動作を行うためには、図１０において、ノード16aにVINPを接続し、ノード16bにVINNを接続した回路において、スイッチ93a、スイッチ93bを、それぞれノード16a、ノード16bに接続し、かつ、ノード17aとノード17bをショートしてスイッチ92に接続すればよい。これにより、実施例５と同様な動作を行い、同様な効果を得ることができる。
【符号の説明】
【００４６】
1: コンパレータ
2: 逐次比較論理部
3a, 3b: スイッチ
4a, 4b, 5a, 5b, 6a, 6b: 容量素子
7a, 7b, 8a, 8b, 9a, 9b: スイッチ
10a, 10b, 11a, 11b, 12a, 12b: スイッチ
13a, 13b, 14a, 14b, 15a, 15b: スイッチ
16a, 16b: ノード
17a, 17b: ノード
20a, 20b: スイッチ
21a, 21b: 抵抗素子
22, 23: スイッチ
24: 容量素子
25: ノード
30: 抵抗ＤＡＣ
31a, 31b: 容量素子
50a, 50b: 容量ＤＡＣ
60a, 60b: スイッチアレイ
80: 同相電圧検出供給回路
100: 逐次比較型ＡＤＣ
200: 静電容量型ＭＥＭＳ
300a, 300b: Ｃ／Ｖ変換アンプ
400: 容量素子
81, 84: オペアンプ
82, 85: 容量素子
83, 86: 抵抗素子
87: 完全差動オペアンプ
91a, 91b: 容量素子
92, 93a, 93b: スイッチ
900: 同相電圧検出供給および電荷量設定回路
1000: 電荷量設定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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