(57)【要約】【課題】Ｇａ２Ｏ３系結晶から構成されるＭＯＳ型ショットキーダイオードであって、トレンチＭＯＳ構造に起因するオン抵抗の異常増加が抑えられたトレンチＭＯＳ型ショットキーダイオード、及びその製造方法を提供する。【解決手段】一実施の形態として、Ｇａ２Ｏ３系単結晶からなる第１の半導体層１０と、第１の半導体層１０と反対側の面に開口するトレンチ１２を有する、Ｇａ２Ｏ３系単結晶からなる第２の半導体層１１と、第２の半導体層１１上に形成されたアノード電極１３と、第１の半導体層１０上に形成されたカソード電極１４と、トレンチ１２の内面を覆う絶縁膜１５と、トレンチ１２内に絶縁膜１５に覆われるように埋め込まれたトレンチ電極１６と、を備え、第２の半導体層１１が、トレンチ１２の内面を含む領域に厚さ０．８μｍ以下の絶縁性のドライエッチングダメージ層１１ａを有する、トレンチＭＯＳ型ショットキーダイオード１を提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｇａ２Ｏ３系単結晶からなる第１の半導体層と、
前記第１の半導体層に積層される層であって、その前記第１の半導体層と反対側の面に開口するトレンチを有する、Ｇａ２Ｏ３系単結晶からなる第２の半導体層と、
前記第２の半導体層の前記第１の半導体層と反対側の面上に形成されたアノード電極と、
前記第１の半導体層の前記第２の半導体層と反対側の面上に形成されたカソード電極と、
前記第２の半導体層の前記トレンチの内面を覆う絶縁膜と、
前記第２の半導体層の前記トレンチ内に前記絶縁膜に覆われるように埋め込まれ、前記アノード電極に接触するトレンチ電極と、
を備え、
前記第２の半導体層が、前記トレンチの内面を含む領域に厚さ０．８μｍ以下の絶縁性のドライエッチングダメージ層を有する、
トレンチＭＯＳ型ショットキーダイオード。
【請求項２】
前記ドライエッチングダメージ層の厚さが０．５μｍ以下である、
請求項１に記載のトレンチＭＯＳ型ショットキーダイオード。
【請求項３】
前記第２の半導体層の主面がｂ軸に平行な面であり、
前記トレンチが［０１０］方向に直交する線状の平面パターンを有する、
請求項１又は２に記載のトレンチＭＯＳ型ショットキーダイオード。
【請求項４】
Ｇａ２Ｏ３系単結晶からなる第１の半導体層と、
前記第１の半導体層に積層される層であって、その前記第１の半導体層と反対側の面に開口するトレンチを有する、Ｇａ２Ｏ３系単結晶からなる第２の半導体層と、
前記第２の半導体層の前記第１の半導体層と反対側の面上に形成されたアノード電極と、
前記第１の半導体層の前記第２の半導体層と反対側の面上に形成されたカソード電極と、
前記第２の半導体層の前記トレンチの内面を覆う絶縁膜と、
前記第２の半導体層の前記トレンチ内に前記絶縁膜に覆われるように埋め込まれ、前記アノード電極に接触するトレンチ電極と、
を備え、
前記第２の半導体層が、ドライエッチングダメージを含まない層である、
トレンチＭＯＳ型ショットキーダイオード。
【請求項５】
前記第２の半導体層の主面がｂ軸に平行な面であり、
前記トレンチが［０１０］方向に平行な線状の平面パターンを有する、
請求項４に記載のトレンチＭＯＳ型ショットキーダイオード。
【請求項６】
Ｇａ２Ｏ３系単結晶からなる第１の半導体層とＧａ２Ｏ３系単結晶からなる第２の半導体層との積層体を準備する工程と、
ドライエッチングにより、前記第２の半導体層の前記第１の半導体層と反対側の面に開口するトレンチを形成する工程と、
アニール処理により、前記第２の半導体層の前記トレンチの内面を含む領域に形成された、絶縁性のドライエッチングダメージ層を薄くする工程と、
前記第２の半導体層の前記トレンチの内面を覆うように絶縁膜を形成する工程と、
前記第２の半導体層の前記トレンチ内に、前記絶縁膜に覆われるようにトレンチ電極を埋め込む工程と、
前記第２の半導体層の前記第１の半導体層と反対側の面上に、前記トレンチ電極に接触するようにアノード電極を形成する工程と、
前記第１の半導体層の前記第２の半導体層と反対側の面上に、カソード電極を形成する工程と、
を含む、
トレンチＭＯＳ型ショットキーダイオードの製造方法。
【請求項７】
前記アニール処理の温度が７００℃以上である、
請求項６に記載のトレンチＭＯＳ型ショットキーダイオードの製造方法。
【請求項８】
前記第２の半導体層の主面がｂ軸に平行な面であり、
前記トレンチが［０１０］方向に直交する線状の平面パターンを有する、
請求項６又は７に記載のトレンチＭＯＳ型ショットキーダイオードの製造方法。
【請求項９】
Ｇａ２Ｏ３系単結晶からなる第１の半導体層とＧａ２Ｏ３系単結晶からなる第２の半導体層との積層体を準備する工程と、
ドライエッチングにより、前記第２の半導体層の前記第１の半導体層と反対側の面に開口するトレンチを形成する工程と、
ウェットエッチングにより、前記第２の半導体層の前記トレンチの内面を含む領域に形成された、絶縁性のドライエッチングダメージ層を除去する工程と、
前記第２の半導体層の前記トレンチの内面を覆うように絶縁膜を形成する工程と、
前記第２の半導体層の前記トレンチ内に、前記絶縁膜に覆われるようにトレンチ電極を埋め込む工程と、
前記第２の半導体層の前記第１の半導体層と反対側の面上に、前記トレンチ電極に接触するようにアノード電極を形成する工程と、
前記第１の半導体層の前記第２の半導体層と反対側の面上に、カソード電極を形成する工程と、
を含む、
トレンチＭＯＳ型ショットキーダイオードの製造方法。
【請求項１０】
前記第２の半導体層の主面がｂ軸に平行な面であり、
前記トレンチが［０１０］方向に平行な線状の平面パターンを有する、
請求項９に記載のトレンチＭＯＳ型ショットキーダイオードの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチＭＯＳ型ショットキーダイオード及びその製造方法に関する。
【背景技術】
【０００２】
従来のショットキーダイオードの１種として、トレンチＭＯＳ型ショットキーダイオードが知られている（例えば、特許文献１）。
【０００３】
トレンチＭＯＳ型ショットキーバリアダイオードは、そのトレンチＭＯＳ構造により、半導体層の抵抗を増加することなく、高い耐圧を得ることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１７／１８８１０５号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
トレンチＭＯＳ型ショットキーバリアダイオードにおいては、半導体層のトレンチが形成される層は、トレンチの存在によって電流経路が狭められ、トレンチによって電流経路の面積が１／ｎに狭められた場合、電気抵抗率がトレンチの形成されていない層のｎ倍になることが予測される。しかしながら、Ｇａ２Ｏ３系のトレンチＭＯＳ型ショットキーバリアダイオードにおいては、実際には、トレンチによって電流経路の面積が１／ｎに狭められた層の電気抵抗率が、トレンチの形成されていない層の電気抵抗率のｎ倍を大きく超えることが、本発明者らによって確認されている。
【０００６】
このため、Ｇａ２Ｏ３系のトレンチＭＯＳ型ショットキーバリアダイオードにおいては、オン抵抗の値が、期待される値より格段に大きくなってしまうという問題がある。
【０００７】
本発明の目的は、Ｇａ２Ｏ３系結晶から構成されるＭＯＳ型ショットキーダイオードであって、トレンチＭＯＳ構造に起因するオン抵抗の異常増加が抑えられたトレンチＭＯＳ型ショットキーダイオード、及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様は、上記目的を達成するために、下記［１］〜［５］のトレンチＭＯＳ型ショットキーダイオード、及び下記［６］〜［１０］のトレンチＭＯＳ型ショットキーダイオードの製造方法を提供する。
【０００９】
［１］Ｇａ２Ｏ３系単結晶からなる第１の半導体層と、前記第１の半導体層に積層される層であって、その前記第１の半導体層と反対側の面に開口するトレンチを有する、Ｇａ２Ｏ３系単結晶からなる第２の半導体層と、前記第２の半導体層の前記第１の半導体層と反対側の面上に形成されたアノード電極と、前記第１の半導体層の前記第２の半導体層と反対側の面上に形成されたカソード電極と、前記第２の半導体層の前記トレンチの内面を覆う絶縁膜と、前記第２の半導体層の前記トレンチ内に前記絶縁膜に覆われるように埋め込まれ、前記アノード電極に接触するトレンチ電極と、を備え、前記第２の半導体層が、前記トレンチの内面を含む領域に厚さ０．８μｍ以下の絶縁性のドライエッチングダメージ層を有する、トレンチＭＯＳ型ショットキーダイオード。
【００１０】
［２］前記ドライエッチングダメージ層の厚さが０．５μｍ以下である、前記［１］に記載のトレンチＭＯＳ型ショットキーダイオード。
【００１１】
［３］前記第２の半導体層の主面がｂ軸に平行な面であり、前記トレンチが［０１０］方向に直交する線状の平面パターンを有する、前記［１］又は［２］に記載のトレンチＭＯＳ型ショットキーダイオード。
【００１２】
［４］Ｇａ２Ｏ３系単結晶からなる第１の半導体層と、前記第１の半導体層に積層される層であって、その前記第１の半導体層と反対側の面に開口するトレンチを有する、Ｇａ２Ｏ３系単結晶からなる第２の半導体層と、前記第２の半導体層の前記第１の半導体層と反対側の面上に形成されたアノード電極と、前記第１の半導体層の前記第２の半導体層と反対側の面上に形成されたカソード電極と、前記第２の半導体層の前記トレンチの内面を覆う絶縁膜と、前記第２の半導体層の前記トレンチ内に前記絶縁膜に覆われるように埋め込まれ、前記アノード電極に接触するトレンチ電極と、を備え、前記第２の半導体層が、ドライエッチングダメージを含まない層である、トレンチＭＯＳ型ショットキーダイオード。
【００１３】
［５］前記第２の半導体層の主面がｂ軸に平行な面であり、前記トレンチが［０１０］方向に平行な線状の平面パターンを有する、前記［４］に記載のトレンチＭＯＳ型ショットキーダイオード。
【００１４】
［６］Ｇａ２Ｏ３系単結晶からなる第１の半導体層とＧａ２Ｏ３系単結晶からなる第２の半導体層との積層体を準備する工程と、ドライエッチングにより、前記第２の半導体層の前記第１の半導体層と反対側の面に開口するトレンチを形成する工程と、アニール処理により、前記第２の半導体層の前記トレンチの内面を含む領域に形成された、絶縁性のドライエッチングダメージ層を薄くする工程と、前記第２の半導体層の前記トレンチの内面を覆うように絶縁膜を形成する工程と、前記第２の半導体層の前記トレンチ内に、前記絶縁膜に覆われるようにトレンチ電極を埋め込む工程と、前記第２の半導体層の前記第１の半導体層と反対側の面上に、前記トレンチ電極に接触するようにアノード電極を形成する工程と、前記第１の半導体層の前記第２の半導体層と反対側の面上に、カソード電極を形成する工程と、を含む、トレンチＭＯＳ型ショットキーダイオードの製造方法。
【００１５】
［７］前記アニール処理の温度が７００℃以上である、前記［６］に記載のトレンチＭＯＳ型ショットキーダイオードの製造方法。
【００１６】
［８］前記第２の半導体層の主面がｂ軸に平行な面であり、前記トレンチが［０１０］方向に直交する線状の平面パターンを有する、前記［６］又は［７］に記載のトレンチＭＯＳ型ショットキーダイオードの製造方法。
【００１７】
［９］Ｇａ２Ｏ３系単結晶からなる第１の半導体層とＧａ２Ｏ３系単結晶からなる第２の半導体層との積層体を準備する工程と、ドライエッチングにより、前記第２の半導体層の前記第１の半導体層と反対側の面に開口するトレンチを形成する工程と、ウェットエッチングにより、前記第２の半導体層の前記トレンチの内面を含む領域に形成された、絶縁性のドライエッチングダメージ層を除去する工程と、前記第２の半導体層の前記トレンチの内面を覆うように絶縁膜を形成する工程と、前記第２の半導体層の前記トレンチ内に、前記絶縁膜に覆われるようにトレンチ電極を埋め込む工程と、前記第２の半導体層の前記第１の半導体層と反対側の面上に、前記トレンチ電極に接触するようにアノード電極を形成する工程と、前記第１の半導体層の前記第２の半導体層と反対側の面上に、カソード電極を形成する工程と、を含む、トレンチＭＯＳ型ショットキーダイオードの製造方法。
【００１８】
［１０］前記第２の半導体層の主面がｂ軸に平行な面であり、前記トレンチが［０１０］方向に平行な線状の平面パターンを有する、前記［９］に記載のトレンチＭＯＳ型ショットキーダイオードの製造方法。
【発明の効果】
【００１９】
本発明によれば、Ｇａ２Ｏ３系結晶から構成されるＭＯＳ型ショットキーダイオードであって、トレンチＭＯＳ構造に起因するオン抵抗の異常増加が抑えられたトレンチＭＯＳ型ショットキーダイオード、及びその製造方法を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】図１は、実施の形態に係るトレンチＭＯＳ型ショットキーダイオードの垂直断面図である。
【図２】図２は、トレンチの平面パターンの典型例を示す、トレンチＭＯＳ型ショットキーダイオードの水平断面図である。
【図３】図３（ａ）〜（ｃ）は、実施の形態に係るトレンチＭＯＳ型ショットキーダイオードの製造工程を示す垂直断面図である。
【図４】図４（ａ）〜（ｂ）は、実施の形態に係るトレンチＭＯＳ型ショットキーダイオードの製造工程を示す垂直断面図である。
【図５】図５は、実施例に係るトレンチＭＯＳ型ショットキーダイオードの電流−電圧特性を示すグラフである。
【図６】図６（ａ）、（ｂ）は、ドライエッチングダメージ層の厚さを算出するために用いた構造モデル及びその回路を示す。
【図７】図７は、表１のドライエッチングダメージ層の厚さとアニール処理温度の関係をプロットしたグラフである。
【発明を実施するための形態】
【００２１】
〔実施の形態〕
（トレンチＭＯＳ型ショットキーダイオードの構成）
図１は、実施の形態に係るトレンチＭＯＳ型ショットキーダイオード１の垂直断面図である。トレンチＭＯＳ型ショットキーダイオード１は、トレンチＭＯＳ領域を有する縦型のＧａ２Ｏ３系のショットキーダイオードである。
【００２２】
トレンチＭＯＳ型ショットキーダイオード１は、第１の半導体層１０と、第１の半導体層１０に積層される層であって、その第１の半導体層１０と反対側の面１７に開口するトレンチ１２を有する第２の半導体層１１と、第２の半導体層１１の面１７上に形成されたアノード電極１３と、第１の半導体層１０の第２の半導体層１１と反対側の面上に形成されたカソード電極１４と、第２の半導体層１１のトレンチ１２の内面を覆う絶縁膜１５と、第２の半導体層１１のトレンチ１２内に絶縁膜１５に覆われるように埋め込まれ、アノード電極１３に接触するトレンチ電極１６と、を有する。
【００２３】
トレンチＭＯＳ型ショットキーダイオード１においては、アノード電極１３とカソード電極１４との間に順方向電圧（アノード電極１３側が正電位）を印加することにより、第２の半導体層１１から見たアノード電極１３と第２の半導体層１１との界面のエネルギー障壁が低下し、アノード電極１３からカソード電極１４へ電流が流れる。
【００２４】
一方、アノード電極１３とカソード電極１４との間に逆方向電圧（アノード電極１３側が負電位）を印加したときは、ショットキー障壁により、電流は流れない。アノード電極１３とカソード電極１４との間に逆方向電圧を印加すると、アノード電極１３と第２の半導体層１１との界面及び絶縁膜１５と第２の半導体層１１との界面から空乏層が拡がる。
【００２５】
一般的に、ショットキーダイオードの逆方向リーク電流の上限は１μＡとされている。本実施の形態では、１μＡのリーク電流が流れるときの逆方向電圧を耐圧と定義する。
【００２６】
本実施の形態に係るトレンチＭＯＳ型ショットキーダイオード１は、トレンチＭＯＳ構造を有するため、半導体層の抵抗を増加することなく、高い耐圧を得ることができる。すなわち、トレンチＭＯＳ型ショットキーダイオード１は、高耐圧かつ低損失のショットキーダイオードである。
【００２７】
第１の半導体層１０は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ２Ｏ３系単結晶からなる。第１の半導体層１０のドナー濃度Ｎｄ’は、例えば、１．０×１０１８以上かつ１．０×１０２０ｃｍ−３以下である。第１の半導体層１０の厚さＴｓは、例えば、１０〜６００μｍである。第１の半導体層１０は、例えば、Ｇａ２Ｏ３系単結晶基板である。
【００２８】
ここで、Ｇａ２Ｏ３系単結晶とは、Ｇａ２Ｏ３単結晶、又は、Ａｌ、Ｉｎ等の元素が添加されたＧａ２Ｏ３単結晶をいう。例えば、Ａｌ及びＩｎが添加されたＧａ２Ｏ３単結晶である（ＧａｘＡｌｙＩｎ（１−ｘ−ｙ））２Ｏ３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）単結晶であってもよい。Ａｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。なお、上記のＧａ２Ｏ３単結晶は、例えば、β型の結晶構造を有する。
【００２９】
第２の半導体層１１は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ２Ｏ３系単結晶からなる。第２の半導体層１１のドナー濃度Ｎｄは、第１の半導体層１０のドナー濃度Ｎｄよりも低い。第２の半導体層１１は、例えば、Ｇａ２Ｏ３系単結晶基板である第１の半導体層１０上にエピタキシャル成長したエピタキシャル層である。
【００３０】
なお、第１の半導体層１０と第２の半導体層１１との間に、高濃度のドナーを含む高ドナー濃度層を形成してもよい。この高ドナー濃度層は、例えば、基板である第１の半導体層１０上に第２の半導体層１１をエピタキシャル成長させる場合に用いられる。第２の半導体層１１の成長初期は、ドーパントの取り込み量が不安定であったり、基板である第１の半導体層１０からのアクセプタ不純物の拡散があったりするため、第１の半導体層１０上に第２の半導体層１１を直接成長させると、第２の半導体層１１の第１の半導体層１０との界面に近い領域が高抵抗化する場合がある。このような問題を避けるため、高ドナー濃度層が用いられる。高ドナー濃度層の濃度は、例えば、第２の半導体層１１よりも高い濃度に設定され、より好ましくは、第１の半導体層１０よりも高い濃度に設定される。
【００３１】
第２の半導体層１１のドナー濃度が増加するほど、トレンチＭＯＳ型ショットキーバリアダイオード１の各部の電界強度が増加する。第２の半導体層１１中のアノード電極１３直下の領域中の最大電界強度、第２の半導体層１１中の最大電界強度、及び絶縁膜１５中の最大電界強度を低く抑えるためには、第２の半導体層１１のドナー濃度がおよそ１．０×１０１７ｃｍ−３以下であることが好ましい。一方、ドナー濃度が小さくなるほど第２の半導体層１１の抵抗が大きくなり、順方向損失が増加してしまうため、例えば１２００Ｖ以下の耐圧を確保する場合には、３．０×１０１６ｃｍ−３以上であることが好ましい。また、より高い耐圧を得るためには、ドナー濃度を例えば１．０×１０１６ｃｍ−３程度まで下げてもよい。
【００３２】
第２の半導体層１１の厚さＴｅが増加するほど、第２の半導体層１１中の最大電界強度及び絶縁膜１５中の最大電界強度が低減する。第２の半導体層１１の厚さＴｅをおよそ３μｍ以上にすることにより、第２の半導体層１１中の最大電界強度及び絶縁膜１５中の最大電界強度を効果的に低減することができる。これらの電界強度の低減と、トレンチＭＯＳ型ショットキーバリアダイオード１の小型化の観点から、第２の半導体層１１の厚さＴｅはおよそ３μｍ以上かつ９μｍ以下であることが好ましい。
【００３３】
トレンチ１２の深さＤｔによってトレンチＭＯＳ型ショットキーバリアダイオード１の各部の電界強度が変化する。第２の半導体層１１中のアノード電極１３直下の領域中の最大電界強度、第２の半導体層１１中の最大電界強度、及び絶縁膜１５中の最大電界強度を低く抑えるためには、トレンチ１２の深さＤｔがおよそ１．５μｍ以上かつ６μｍ以下であることが好ましい。
【００３４】
トレンチ１２の幅Ｗｔは、狭いほど導通損失を低減できるが、狭いほど製造難易度が上がり、それに起因して製造歩留まりが低下するため、０．３μｍ以上かつ５μｍ以下であることが好ましい。
【００３５】
第２の半導体層１１の隣接するトレンチ１２の間のメサ形状部分の幅Ｗｍが低減するほど、第２の半導体層１１中のアノード電極１３直下の領域中の最大電界強度が低減する。第２の半導体層１１中のアノード電極１３直下の領域中の最大電界強度を低く抑えるためには、メサ形状部分の幅Ｗｍが４μｍ以下であることが好ましい。一方、メサ形状部分の幅が小さいほどトレンチ１２の製造難度が上がるため、メサ形状部分の幅Ｗｍが０．２５μｍ以上であることが好ましい。
【００３６】
絶縁膜１５の誘電率が増加するほど、絶縁膜１５中の最大電界強度が低減するため、絶縁膜１５は誘電率が高い材料からなることが好ましい。例えば、絶縁膜１５の材料としてＡｌ２Ｏ３（比誘電率がおよそ９．３）、ＨｆＯ２（比誘電率がおよそ２２）を用いることができるが、誘電率の高いＨｆＯ２を用いることが特に好ましい。
【００３７】
また、絶縁膜１５の厚さＴｉが増加するほど、第２の半導体層１１中の最大電界強度が低減するが、絶縁膜１５中の最大電界強度およびアノード電極１３直下の領域中の最大電界強度が増加する。製造容易性の観点からは、絶縁膜１５の厚さは小さい方が好ましく、３００ｎｍ以下であることがより好ましい。ただし、当然ながら、トレンチ電極１６と第２の半導体層１１の間に直接電流がほとんど流れない程度の厚さは必要である。
【００３８】
トレンチ電極１６の材料は、導電性を有するものであれば特に限定されず、例えば、高濃度でドーピングされた多結晶Ｓｉや、Ｎｉ、Ａｕ等の金属を用いることができる。
【００３９】
トレンチＭＯＳ型ショットキーダイオード１中の電界強度は、上述のように、隣接する２つのトレンチ１２の間のメサ形状部分の幅、トレンチ１２の深さＤｔ、絶縁膜１５の厚さＴｉ等の影響を受けるが、トレンチ１２の平面パターンにはほとんど影響を受けない。このため、第２の半導体層１１のトレンチ１２の平面パターンは特に限定されない。
【００４０】
図２は、トレンチ１２の平面パターンの典型例を示す、トレンチＭＯＳ型ショットキーダイオード１の水平断面図である。
【００４１】
図２に示されるトレンチ１２は、ライン状の平面パターンを有する。図１に示されるトレンチＭＯＳ型ショットキーダイオード１の断面は、図２に示されるトレンチＭＯＳ型ショットキーダイオード１の切断線Ａ−Ａに沿った切断面に相当する。
【００４２】
アノード電極１３は、第２の半導体層１１とショットキー接触する。アノード電極１３は、Ｐｔ、Ｐｄ、Ａｕ、Ｎｉ、Ａｇ、Ｃｕ、Ａｌ、Ｍｏ、Ｗ、Ｉｎ、Ｔｉ、多結晶Ｓｉおよびそれらの酸化物や窒化物、合金等の材料からなる。アノード電極１３と第２の半導体層１１のショットキー界面の逆方向リーク電流は、アノード電極１３と第２の半導体層１１との界面の障壁の高さ（バリアハイト）が高いほど小さくなる。一方、バリアハイトが高い金属をアノード電極１３に用いた場合、順方向の立ち上がり電圧が上昇するため、順方向損失が増加する。よって、逆方向リーク電流が最大で１μＡ程度となるバリアハイトを持つ材料を選択することが好ましい。例えば逆方向耐圧が６００Ｖから１２００Ｖの場合、バリアハイトを０．７ｅＶ程度とすることで、逆方向リーク電流を１μＡ程度に抑えたまま、最も順方向損失を低減できる。
【００４３】
アノード電極１３は、異なる金属膜を積層した多層構造、例えば、Ｃｕ／Ｎｉ／Ａｌ、Ｐｔ／Ａｕ、Ｐｔ／Ａｌ、Ｐｄ／Ａｕ、Ｐｄ／Ａｌ、Ｐｔ／Ｔｉ／Ａｕ、又はＰｄ／Ｔｉ／Ａｕを有してもよい。アノード電極１３は、トレンチ電極１６と一体に形成されてもよい。この場合、アノード電極１３とトレンチ電極１６が上述の異なる金属膜を積層した多層構造を有してもよい。
【００４４】
カソード電極１４は、第１の半導体層１０とオーミック接触する。カソード電極１４は、Ｔｉ等の金属からなる。カソード電極１４は、異なる金属膜を積層した多層構造、例えば、Ｔｉ／Ｎｉ／Ａｕ、Ｔｉ／Ａｕ、又はＴｉ／Ａｌ、を有してもよい。カソード電極１４と第１の半導体層１０を確実にオーミック接触させるため、カソード電極１４の第１の半導体層１０と接触する層がＴｉからなることが好ましい。
【００４５】
上述のように、本発明者らは、Ｇａ２Ｏ３系のトレンチＭＯＳ型ショットキーバリアダイオードにおいては、トレンチによって電流経路の面積が１／ｎに狭められた層の電気抵抗率が、トレンチの形成されていない層の電気抵抗率のｎ倍を大きく超えることを発見した。すなわち、後述する特別な処理を行わない限り、トレンチＭＯＳ型ショットキーダイオード１において、第２の半導体層１１のトレンチ１２によって電流経路の面積が１／ｎに狭められた層の電気抵抗率が、第２の半導体層１１のトレンチ１２の形成されていない層の電気抵抗率のｎ倍を大きく超える。
【００４６】
そして、本発明者らは、鋭意研究の結果、トレンチ１２を形成する際のドライエッチングによりダメージを受けた層であるドライエッチングダメージ層１１ａが絶縁性を有し、電流経路を狭めていることがその主な原因であることを見出した。すなわち、第２の半導体層１１のトレンチ１２が形成されている層では、トレンチ１２と、トレンチ１２の内面を含む領域に形成されたドライエッチングダメージ層１１ａによって電流経路が狭められている。
【００４７】
トレンチＭＯＳ型ショットキーダイオード１において、第２の半導体層１１のドライエッチングダメージ層１１ａは、アニール処理により、形成された直後より薄くなっている。ドライエッチングダメージ層１１ａ内のダメージは、トレンチ１２の内面から離れるほど小さくなるため、ダメージの回復が進むとドライエッチングダメージ層１１ａは薄くなる。
【００４８】
アニール処理されたドライエッチングダメージ層１１ａの厚さＴｄは、１．０μｍ以下であり、例えば、Ｇａ２Ｏ３系単結晶の蒸発が生じてもドライエッチングダメージ層１１ａを効果的に薄くしたい場合は、０．８μｍ以下とすることができる。ただし、Ｇａ２Ｏ３系単結晶の蒸発に起因するトレンチＭＯＳ型ショットキーダイオード１のデバイス特性の低下を抑えたい場合は、厚さＴｄを０．１μｍ以上とすることが好ましい。
【００４９】
ドライエッチングダメージ層１１ａは、ウェットエッチングにより除去してもよい。ウェットエッチングを用いた場合、トレンチ１２の形状がＧａ２Ｏ３系単結晶のファセットに依存した意図しないものになる場合はあるが、ほぼ完全にドライエッチングダメージ層１１ａを除去することができる。この場合、第２の半導体層１１は、ドライエッチングダメージを含まないことになる。
【００５０】
しかしながら、第２の半導体層１１の結晶方位によっては、ウェットエッチングのエッチングレートが極端に小さくなるため、ウェットエッチングによるドライエッチングダメージ層１１ａの除去は実施できない。例えば、第２の半導体層１１の主面が（００１）面などのｂ軸に平行な面であり、トレンチ１２が［０１０］方向に平行な線状の平面パターンを有する場合、ウェットエッチングによるドライエッチングダメージ層１１ａの除去は実施できるが、第２の半導体層１１の主面が（００１）面などのｂ軸に平行な面であり、トレンチ１２が［０１０］方向に直交する線状の平面パターンを有する場合、ウェットエッチングによるドライエッチングダメージ層１１ａの除去は実施できないことが確認されている。
【００５１】
このため、ウェットエッチングによるドライエッチングダメージ層１１ａの除去が実施できない場合には、アニール処理によるドライエッチングダメージの回復は特に重要である。  
【００５２】
（トレンチＭＯＳ型ショットキーダイオードの製造方法）
以下に、トレンチＭＯＳ型ショットキーダイオード１の製造方法の一例を示す。
【００５３】
図３（ａ）〜（ｃ）、図４（ａ）〜（ｂ）は、実施の形態に係るトレンチＭＯＳ型ショットキーダイオード１の製造工程を示す垂直断面図である。
【００５４】
まず、図３（ａ）に示されるように、Ｇａ２Ｏ３系単結晶基板等の第１の半導体層１０上に、ＨＶＰＥ（Hydride Vapor Phase Epitaxy）法等によりＧａ２Ｏ３系単結晶をエピタキシャル成長させ、第２の半導体層１１を形成する。
【００５５】
次に、図３（ｂ）に示されるように、フォトリソグラフィとドライエッチングにより、第２の半導体層１１の上面にトレンチ１２を形成する。このとき、ドライエッチングによるダメージにより、第２の半導体層１１のトレンチ１２の内面を含む領域に厚さ１．４μｍ程度の絶縁性のドライエッチングダメージ層１１ａが形成される。
【００５６】
このドライエッチングの好ましい条件は、例えば、エッチングガスがＢＣｌ３（３０ｓｃｃｍ）、圧力が１．０Ｐａ、アンテナ出力が１６０Ｗ、バイアス出力が１７Ｗ、時間が９０分である。
【００５７】
次に、図３（ｃ）に示されるように、アニール処理により、ドライエッチングダメージ層１１ａを薄くする。このアニール処理の温度は、４００℃以上であり、例えば、Ｇａ２Ｏ３系単結晶の蒸発が生じてもドライエッチングダメージ層１１ａを効果的に薄くしたい場合は、およそ７００℃以上とすることができる。ただし、Ｇａ２Ｏ３系単結晶の蒸発に起因するトレンチＭＯＳ型ショットキーダイオード１のデバイス特性の低下を抑えたい場合は、アニール処理の温度を１１５０℃以下とすることが好ましい。また、アニール処理の時間は、例えば、１〜６０分である。
【００５８】
ここで、アニール処理によりドライエッチングダメージ層１１ａを薄くする代わりに、ウェットエッチングによりドライエッチングダメージ層１１ａを除去してもよい。このウェットエッチングの条件は、例えば、リン酸をエッチャントとして、１２０〜１３０℃で１５分間である。また、アニール処理とウェットエッチング処理を併用してもよい。この場合、ドライエッチングダメージ層１１ａを薄くしてから除去するため、ウェットエッチングによる除去量を減らし、トレンチ１２の形状を目的のものに近づけることができる。
【００５９】
次に、図４（ａ）に示されるように、絶縁膜１５を形成する。まず、ＡＬＤ（Atomic Layer Deposition）法等により、トレンチ１２の内面を覆うように第２の半導体層１１の上面にＨｆＯ２等からなる絶縁膜１５を形成する。ＨｆＯ２の成膜条件は特に限定されないが、例えば、Ｈｆの原料としてＴＤＭＡＨを、酸化剤としてＯ３を用い、ＴＤＭＡＨを０．２５秒間、Ｏ３を０．１５秒間ずつ交互に供給して成膜する。そのときの基板温度は２５０℃とする。
【００６０】
次に、ＣＭＰ（Chemical Mechanical Polishing）等の平坦化処理により、絶縁膜１５のトレンチ１２の外側の部分（トレンチ１２の間のメサ形状部分上の部分）を除去する。
【００６１】
次に、図４（ｂ）に示されるように、アノード電極１３を形成する。まず、電子ビーム蒸着等により、トレンチ電極１６とアノード電極１３を連続的、一体的に形成する。
【００６２】
トレンチ電極１６とアノード電極１３の蒸着の前に、ＣＭＰの研磨剤などを除去する目的で硫酸過水による処理を行う。塩酸、硝酸、硫酸、フッ酸、バッファードフッ酸等の硫酸過水以外の処理液を用いる場合は、立ち上がり電圧が０．８〜１．０Ｖ程度で固定されることを防ぐため、それらの処理液による処理の後に硫酸過水もしくは過酸化水素水を用いた処理を行う。
【００６３】
次に、フォトエッチング等により、アノード電極１３を円形等の所定の形状にパターニングする。
【００６４】
その後、電子ビーム蒸着等により、第１の半導体層１０の底面にカソード電極１４を形成し、トレンチＭＯＳ型ショットキーダイオード１を得る。
【００６５】
（実施の形態の効果）
上記実施の形態によれば、絶縁性のドライエッチングダメージ層１１ａをアニール処理により薄くする、又はウェットエッチングにより除去することにより、Ｇａ２Ｏ３系結晶から構成されるトレンチＭＯＳ型ショットキーダイオード１のオン抵抗の異常増加が抑えることができる。
【実施例１】
【００６６】
アニール処理によりドライエッチングダメージ層１１ａを薄くすることによる効果を実験により確かめた。
【００６７】
図５は、トレンチＭＯＳ型ショットキーダイオード１の電流−電圧特性を示すグラフである。図５は、トレンチ１２の間のメサ形状部分の幅Ｗｍ、トレンチ１２の幅Ｗｔ、トレンチ１２の深さＤｔがそれぞれおよそ２μｍ、４μｍ、３μｍであるトレンチＭＯＳ型ショットキーダイオード１の電流−電圧特性を示す。
【００６８】
図５の「処理無」は、アニール処理を行っていない状態における特性を示し、「３００℃」、「５００℃」、「７００℃」は、それぞれの温度のアニール処理を行った後の状態における特性を示す。
【００６９】
図５は、アニール処理を実施することによりオン抵抗が減少し、また、アニール処理の温度が上がるほどオン抵抗が減少することを示している。これは、アニール処理により絶縁性のドライエッチングダメージ層１１ａが薄くなり、第２の半導体層１１のトレンチ１２が形成されている層の電流経路が拡がったことによると考えられる。
【００７０】
次に、アニール処理温度とドライエッチングダメージ層１１ａの厚さＴｄとの関係を実験及び実験値に基づく計算により求めた。以下、ドライエッチングダメージ層１１ａの厚さＴｄを導出する方法について説明する。
【００７１】
まず、トレンチＭＯＳ型ショットキーダイオード１におけるアノード電極１３とカソード電極１４の間の電気抵抗Ｒは、次の式１で示されるように、第１の半導体層１０の電気抵抗Ｒｓ、第２の半導体層１１のトレンチ１２が形成されていない層の電気抵抗Ｒｅ、第２の半導体層１１のトレンチ１２が形成されている層の電気抵抗Ｒｔの合計で表される。
【００７２】
【数１】
2019153645.tif 000003
【００７３】
第１の半導体層１０の電気抵抗Ｒｓは、次の式２で表される。ここで、ｑは素電荷（１．６×１０−１９Ｃ）、μｓは第１の半導体層１０における電子移動度、Ｎｓは第１の半導体層１０におけるドナー濃度である。
【００７４】
【数２】
2019153645.tif 000004
【００７５】
第２の半導体層１１のトレンチ１２が形成されていない層の電気抵抗Ｒｅは、次の式３で表される。ここで、μｅは第２の半導体層１１における電子移動度、Ｎｅは第２の半導体層１１におけるドナー濃度である。
【００７６】
【数３】
2019153645.tif 000005
【００７７】
第２の半導体層１１のトレンチ１２が形成されている層の電気抵抗Ｒｔは、アノード電極１３とカソード電極１４の間の電気抵抗Ｒの実測値と式１〜３から求めることができる。
【００７８】
図６（ａ）、（ｂ）は、ドライエッチングダメージ層１１ａの厚さＴｄを算出するために用いた構造モデル及びその回路を示す。図６（ａ）は、両側をトレンチ１２に挟まれた、第２の半導体層１１（のドライエッチングダメージ層１１ａが形成されていない領域）とドライエッチングダメージ層１１ａを含むメサ形状部分の構造モデルである。
【００７９】
図６（ａ）の構造モデルでは、図６（ｂ）の回路図に示されるように、中央の第２の半導体層１１とその両側のドライエッチングダメージ層１１ａが並列に接続されていると捉えることができる。このため、第２の半導体層１１の電気抵抗をＲｘ、ドライエッチングダメージ層１１ａの電気抵抗をＲdとすると、第２の半導体層１１のトレンチ１２が形成されている層の電気抵抗Ｒｔは、次の式４で表される。
【００８０】
【数４】
2019153645.tif 000006
【００８１】
ここで、ドライエッチングダメージ層１１ａの電気抵抗Ｒdは、ドライエッチングダメージ層１１ａのドナー濃度をＮｄとすれば、ドライエッチングダメージ層１１ａの厚さＴｄ、隣接するトレンチ１２の間のメサ形状部分の幅Ｗｍ、トレンチ１２の幅Ｗｔを用いて、次の式５で表される。
【００８２】
【数５】
2019153645.tif 000007
【００８３】
また、第２の半導体層１１の電気抵抗Ｒｘは、次の式６で表される。
【００８４】
【数６】
2019153645.tif 000008
【００８５】
ドライエッチングダメージ層１１ａのドナー濃度をＮｄを第２の半導体層１１のドナー濃度Ｎｅの１／１００と仮定すると、式４〜６からドライエッチングダメージ層１１ａの厚さＴｄを算出するための式７が導かれる。
【００８６】
【数７】
2019153645.tif 000009
【００８７】
次の表１に、本実施例の測定及び計算に用いた、アニール処理温度の異なる５種のトレンチＭＯＳ型ショットキーダイオード１（試料Ａ〜Ｅ）の各部のパラメーター、及び算出されたＲｓ、Ｒｅ、Ｒｔ、Ｔｄの値を示す。  
【００８８】
【表１】
2019153645.tif 000010
【００８９】
図７は、表１のドライエッチングダメージ層１１ａの厚さＴｄとアニール処理温度の関係をプロットしたグラフである。
【００９０】
図７は、アニール処理の温度が４００℃を超えたあたりからドライエッチングダメージ層１１ａの厚さＴｄが低減し始め、およそ１１７０℃でほぼ零になることを示している。
【００９１】
一方で、アニール処理の温度が大きくなるほど第２の半導体層１１などを構成するＧａ２Ｏ３系単結晶の蒸発量が大きくなる。具体的には、アニール処理の温度がおよそ７００℃以上になるとＧａ２Ｏ３系単結晶が蒸発し始め、およそ９００℃以上になるとＧａ２Ｏ３系単結晶の蒸発によって第２の半導体層１１の表面の形状が変化し始め、１１５０℃を超えると第２の半導体層１１の表面の形状の変化がトレンチＭＯＳ型ショットキーダイオード１のデバイス特性が明確に低下するほどに大きくなる。
【００９２】
このため、例えば、Ｇａ２Ｏ３系単結晶の蒸発が生じてもドライエッチングダメージ層１１ａを効果的に薄くしたい場合は、アニール処理の温度をおよそ７００℃以上とすることができる。ただし、Ｇａ２Ｏ３系単結晶の蒸発に起因するトレンチＭＯＳ型ショットキーダイオード１のデバイス特性の低下を抑えたい場合は、アニール処理の温度を１１５０℃以下とすることが好ましい。
【００９３】
より具体的には、例えば、Ｇａ２Ｏ３系単結晶をほとんど蒸発させずにドライエッチングダメージ層１１ａを薄くしたい場合はアニール処理の温度をおよそ４００℃以上、７００℃未満の範囲内とし、Ｇａ２Ｏ３系単結晶の蒸発を第２の半導体層１１の表面の変形がない程度に抑えた上で効果的にドライエッチングダメージ層１１ａを薄くしたい場合はアニール処理の温度をおよそ７００℃以上、９００℃未満の範囲内とし、Ｇａ２Ｏ３系単結晶を蒸発させてでもドライエッチングダメージ層１１ａの厚さＴｄを大きく低減したい場合はアニール処理の温度をおよそ９００℃以上、１１５０℃以下の範囲内とすることができる。
【００９４】
したがって、表１、図６に示されるドライエッチングダメージ層１１ａの厚さとオン抵抗の関係から、例えば、Ｇａ２Ｏ３系単結晶の蒸発が生じてもドライエッチングダメージ層１１ａを効果的に薄くしたい場合は、ドライエッチングダメージ層１１ａの厚さＴｄをおよそ０．８μｍ以下とすることができる。ただし、Ｇａ２Ｏ３系単結晶の蒸発に起因するトレンチＭＯＳ型ショットキーダイオード１のデバイス特性の低下を抑えたい場合は、厚さＴｄを０．１μｍ以上とすることが好ましい。
【００９５】
より具体的には、例えば、Ｇａ２Ｏ３系単結晶をほとんど蒸発させずにドライエッチングダメージ層１１ａを薄くしたい場合はドライエッチングダメージ層１１ａの厚さをおよそ０．８μｍより大きく、１．０μｍ以下の範囲内とし、Ｇａ２Ｏ３系単結晶の蒸発を第２の半導体層１１の表面の変形がない程度に抑えた上で効果的にドライエッチングダメージ層１１ａを薄くしたい場合はドライエッチングダメージ層１１ａの厚さをおよそ０．５μｍより大きく、０．８μｍ以下の範囲内とし、Ｇａ２Ｏ３系単結晶を蒸発させてでもドライエッチングダメージ層１１ａの厚さを大きく低減したい場合はドライエッチングダメージ層１１ａの厚さをおよそ０．１μｍ以上、０．５μｍ以下の範囲内とすることができる。
【００９６】
以上、本発明の実施の形態、実施例を説明したが、本発明は、上記実施の形態、実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００９７】
また、上記に記載した実施の形態、実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態、実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
【符号の説明】
【００９８】
１…トレンチＭＯＳ型ショットキーダイオード、  １０…第１の半導体層、  １１…第２の半導体層、  １１ａ…ドライエッチングダメージ層、  １２…トレンチ、  １３…アノード電極、  １４…カソード電極、  １５…絶縁膜、  １６…トレンチ電極、  ２２…絶縁体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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