(57)【要約】【課題】レーザ共振器を構成する端面上に順に積層される絶縁膜及び金属膜を有する量子カスケード半導体レーザにおいて、絶縁膜の破壊を抑えることを目的とする。【解決手段】ＱＣＬ１は、主面２０ａ、裏面２０ｂ、基板端面２０ｃを有する半導体基板２０と、上面３０ａ及び積層端面３０ｂを有し、主面２０ａ上に設けられる半導体積層３０と、上部電極５０と、下部電極６０と、積層端面３０ｂ上及び基板端面２０ｃ上に設けられ、上部電極５０上にわたって延びる金属膜７２と、Ｚ方向と交差する上面７５ｃを有し、Ｙ方向において上部電極５０と金属膜７２との間に設けられ、アンドープ又は半絶縁性の半導体を含む半導体絶縁部７５と、を備え、金属膜７２は、積層端面３０ｂ上から上面７５ｃ上にわたって設けられ、主面２０ａを基準として上面７５ｃが上面３０ａよりも高い位置に設けられている。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１方向において互いに対向する主面及び裏面、並びに前記第１方向と直交する第２方向と交差する基板端面を有する半導体基板と、
前記第１方向において前記主面とは反対側に設けられる第１表面、前記基板端面を含む平面内に含まれる積層端面、前記積層端面から前記第２方向に沿って延びるコア層、及び前記コア層上に設けられるクラッド層を有し、前記主面上に設けられる半導体積層と、
前記第１表面上に設けられる第１電極と、
前記裏面上に設けられる第２電極と、
前記積層端面上及び前記基板端面上に設けられた金属膜と、
前記第１方向と交差する第２表面を有し、前記第２方向において前記第１電極と前記金属膜との間に設けられ、アンドープ又は半絶縁性の半導体を含む半導体絶縁部と、
を備え、
前記金属膜は、前記積層端面上から前記第２表面上にわたって設けられ、
前記第１方向において、前記主面を基準として前記第２表面が前記第１表面よりも高い位置に設けられている、量子カスケード半導体レーザ。
【請求項２】
前記第１表面は、第１領域、及び、前記第２方向において前記積層端面と前記第１領域との間に位置する第２領域を含み、
前記第１電極は、前記第１領域上に設けられ、
前記半導体絶縁部は、前記第２領域上に設けられる、請求項１に記載の量子カスケード半導体レーザ。
【請求項３】
前記半導体絶縁部は、前記第２方向において前記第１電極と対向する側面を有し、
前記側面は、前記第１方向における前記第１表面側を向くように前記積層端面に対して傾斜する、請求項２に記載の量子カスケード半導体レーザ。
【請求項４】
前記半導体絶縁部は、前記積層端面上に延びる、請求項１に記載の量子カスケード半導体レーザ。
【請求項５】
前記半導体絶縁部は、前記金属膜に接している、請求項４に記載の量子カスケード半導体レーザ。
【請求項６】
前記積層端面と前記金属膜との間に設けられる絶縁膜を更に備える、請求項１〜４のいずれか１項に記載の量子カスケード半導体レーザ。
【請求項７】
前記絶縁膜は、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、アルミナ、ＢＣＢ樹脂、及びポリイミド樹脂のうち少なくとも一つを含む、請求項６に記載の量子カスケード半導体レーザ。
【請求項８】
アンドープ又は半絶縁性の半導体を含む２つの電流ブロック部を更に備え、
前記半導体積層は、前記第１方向及び前記第２方向と直交する第３方向において互いに対向する両側面を有し、前記第２方向に延びるメサ形状を呈しており、
前記２つの電流ブロック部は、前記両側面をそれぞれ埋め込んでおり、前記半導体絶縁部と同一材料から構成される、請求項１〜７のいずれか１項に記載の量子カスケード半導体レーザ。
【請求項９】
前記半導体絶縁部は、Ｆｅ、Ｔｉ、Ｃｒ、及びＣｏのうち少なくとも一つの遷移金属がドープされた半絶縁性の半導体を含む、請求項１〜８のいずれか１項に記載の量子カスケード半導体レーザ。
【請求項１０】
前記金属膜は、Ａｕを含む、請求項１〜９のいずれか１項に記載の量子カスケード半導体レーザ。
【請求項１１】
前記クラッド層は、ＩｎＰ層である、請求項１〜１０のいずれか１項に記載の量子カスケード半導体レーザ。
【請求項１２】
前記半導体基板は、ＩｎＰ基板である、請求項１〜１１のいずれか１項に記載の量子カスケード半導体レーザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、量子カスケード半導体レーザに関するものである。
【背景技術】
【０００２】
非特許文献１に開示された量子カスケード半導体レーザ（ＱＣＬ：Quantum Cascade Laser）は、下部電極と、半導体基板と、半導体積層と、上部電極とが順次積層された構成を有している。このＱＣＬのレーザ共振器を構成する端面上には、絶縁膜を介して金属膜が設けられる。絶縁膜には、ＳｉＯ２が用いられており、金属膜には、Ａｕが用いられている。このＱＣＬは、電子部品上に半田を介して実装される。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】S.R.Darvish, et al. “High-power,continuous-wave operation of distributed-feedback quantum-cascade lasers at λ〜7.8μm”, Applied Physics Letters 89, 251119, 2006.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＱＣＬには、下部電極と、半導体基板と、半導体積層と、上部電極とが順次積層された構造を備えるものがある。このようなＱＣＬのレーザ共振器を構成する端面上には、当該端面におけるレーザ光の反射率を高める為に、反射膜として金属膜が成膜されることがある。しかし、金属膜を当該端面上に直接成膜すると、当該端面において半導体素子部の各層が短絡（ショート）することによってＱＣＬの動作不良を招くおそれがある。従って、当該端面と金属膜との間に、下地層として絶縁膜が設けられることが望ましい（例えば非特許文献１参照）。これら絶縁膜及び金属膜は、当該端面と対向する側から当該端面上に順に成膜される。このとき、絶縁膜及び金属膜は、上部電極上及び下部電極上への回り込みにより、上部電極上及び下部電極上にも成膜される場合がある。このようにして絶縁膜及び金属膜が成膜されたＱＣＬを、例えば半田を介して電子部品上に実装すると、下部電極上の金属膜が、半田に接触する。このように金属膜が半田に接触した状態で、レーザ発振の為に上部電極と下部電極との間に電圧（例えば１０Ｖ以上の高電圧）が印加されると、下部電極に印加された電圧が、半田を介して金属膜に印加される。その結果、上部電極上の金属膜と上部電極との間に、絶縁膜を介して同等の電圧が印加される。
【０００５】
しかしながら、回り込みにより成膜される上部電極上の絶縁膜の厚さは、当該端面上の絶縁膜の厚さよりも極めて薄く（例えば数分の一程度）なり易いので、このような極めて薄い絶縁膜を介して上部電極上の金属膜と上部電極との間に例えば１０Ｖ以上の高電圧が印加されると、その間の絶縁膜が破壊されるおそれがある。その結果、絶縁膜の破壊された部分を経由して当該端面付近に大電流（いわゆる突入電流）が流れ、例えば端面破壊等の故障がＱＣＬに生じるおそれがある。
【０００６】
なお、上部電極上の絶縁膜の厚さを厚くしようとすると、これに伴い、当該端面上の絶縁膜の厚さを更に厚く（例えば数倍程度）する必要がある。この場合、絶縁膜を当該端面上に成膜する時間が増大（例えば数倍程度）するので、ＱＣＬの生産性が低下する。加えて、このような極めて厚い絶縁膜が当該端面上に成膜されると、その絶縁膜に発生する応力が増大することによる当該端面の劣化や、絶縁膜の亀裂、絶縁膜の当該端面からの剥離等が生じるおそれがある。
【０００７】
本発明は、このような問題点に鑑みてなされたものであり、レーザ共振器を構成する端面上に順に積層される絶縁膜及び金属膜を有する量子カスケード半導体レーザにおいて、絶縁膜の破壊を抑えることを目的とする。
【課題を解決するための手段】
【０００８】
本発明の量子カスケード半導体レーザは、第１方向において互いに対向する主面及び裏面、並びに第１方向と直交する第２方向と交差する基板端面を有する半導体基板と、第１方向において主面とは反対側に設けられる第１表面、基板端面を含む平面内に含まれる積層端面、積層端面から第２方向に沿って延びるコア層、及びコア層上に設けられるクラッド層を有し、主面上に設けられる半導体積層と、第１表面上に設けられる第１電極と、裏面上に設けられる第２電極と、積層端面上及び基板端面上に設けられた金属膜と、第１方向と交差する第２表面を有し、第２方向において第１電極と金属膜との間に設けられ、アンドープ又は半絶縁性の半導体を含む半導体絶縁部と、を備え、金属膜は、積層端面上から第２表面上にわたって設けられ、第１方向において、主面を基準として第２表面が第１表面よりも高い位置に設けられている。
【発明の効果】
【０００９】
本発明によれば、レーザ共振器を構成する端面上に順に積層される絶縁膜及び金属膜を有する量子カスケード半導体レーザにおいて、絶縁膜の破壊を抑えることができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、一実施形態の量子カスケード半導体レーザが実装された状態を示す斜視図である。
【図２】図２は、図１の量子カスケード半導体レーザの斜視図である。
【図３】図３は、図１のIII−III線に沿った断面図である。
【図４】図４（ａ）〜図４（ｃ）は、図１の量子カスケード半導体レーザの作製工程を示す図である。
【図５】図５（ａ）〜図５（ｃ）は、図１の量子カスケード半導体レーザの作製工程を示す図である。
【図６】図６（ａ）〜図６（ｃ）は、図１の量子カスケード半導体レーザの作製工程を示す図である。
【図７】図７（ａ）及び図７（ｂ）は、図１の量子カスケード半導体レーザの作製工程を示す図である。
【図８】図８（ａ）及び図８（ｂ）は、図１の量子カスケード半導体レーザの作製工程を示す図である。
【図９】図９は、図１の量子カスケード半導体レーザの作製工程を示す図である。
【図１０】図１０は、比較例としての量子カスケード半導体レーザの斜視図である。
【図１１】図１１は、図１０のＸI−ＸI線に沿った断面図である。
【図１２】図１２は、第１変形例による量子カスケード半導体レーザの断面図である。
【図１３】図１３は、第２変形例による量子カスケード半導体レーザの断面図である。
【図１４】図１４は、図１３の量子カスケード半導体レーザの作製工程を示す図である。
【図１５】図１５は、第２変形例の別の例による量子カスケード半導体レーザの断面図である。
【図１６】図１６は、第３変形例による量子カスケード半導体レーザの断面図である。
【図１７】図１７は、第３変形例による量子カスケード半導体レーザの断面図である。
【図１８】図１８（ａ）〜図１８（ｃ）は、図１６及び図１７の量子カスケード半導体レーザの作製工程を示す図である。
【図１９】図１９（ａ）〜図１９（ｃ）は、図１６及び図１７の量子カスケード半導体レーザの作製工程を示す図である。
【図２０】図２０は、第４変形例による量子カスケード半導体レーザの断面図である。
【図２１】図２１は、第４変形例による量子カスケード半導体レーザの断面図である。
【図２２】図２２（ａ）〜図２２（ｃ）は、図２０及び図２１の量子カスケード半導体レーザの作製工程を示す図である。
【図２３】図２３（ａ）〜図２３（ｃ）は、図２０及び図２１の量子カスケード半導体レーザの作製工程を示す図である。
【図２４】図２４（ａ）〜図２４（ｃ）は、図２０及び図２１の量子カスケード半導体レーザの作製工程を示す図である。
【発明を実施するための形態】
【００１１】
［本発明の実施形態の説明］
最初に、本発明の実施形態の内容を列記して説明する。本発明の一実施形態の量子カスケード半導体レーザは、第１方向において互いに対向する主面及び裏面、並びに第１方向と直交する第２方向と交差する基板端面を有する半導体基板と、第１方向において主面とは反対側に設けられる第１表面、基板端面を含む平面内に含まれる積層端面、積層端面から第２方向に沿って延びるコア層、及びコア層上に設けられるクラッド層を有し、主面上に設けられる半導体積層と、第１表面上に設けられる第１電極と、裏面上に設けられる第２電極と、積層端面上及び基板端面上に設けられる金属膜と、第１方向と交差する第２表面を有し、第２方向において第１電極と金属膜との間に設けられ、アンドープ又は半絶縁性の半導体を含む半導体絶縁部と、を備え、金属膜は、積層端面上から第２表面上にわたって設けられ、第１方向において、主面を基準として第２表面が第１表面よりも高い位置に設けられている。
【００１２】
上述した量子カスケード半導体レーザでは、例えば半田を介して第２電極が電子部品上に搭載され、第１電極と第２電極との間に電圧（例えば１０Ｖ以上の高電圧）が印加されることにより、レーザ光が発振する。このとき、金属膜に半田が接触して、第２電極に印加された電圧が半田を介して金属膜に印加されると、金属膜と第１電極との間にも当該電圧が印加される。金属膜と第１電極との間に設けられる絶縁膜は薄く形成され易いので、当該電圧によって絶縁膜が破壊されるおそれがある。しかし、上述した量子カスケード半導体レーザでは、第２方向において第１電極と金属膜との間に半導体絶縁部が設けられており、且つその半導体絶縁部の第２表面上に金属膜が設けられる。そして、第２表面は、第１表面よりも高い位置に設けられているので、第１電極と金属膜との間の絶縁領域（すなわち絶縁膜及び半導体絶縁部とから成る領域）を十分に確保することができる。すなわち、第１電極と金属膜との間の絶縁耐性を高めることができる。従って、上述した量子カスケード半導体レーザによれば、第２表面上の金属膜と第１電極との間に絶縁膜を介して当該電圧が印加されても、当該電圧による絶縁膜の破壊を抑えることができる。その結果、その絶縁膜の破壊に起因する端面破壊等による、上述した量子カスケード半導体レーザの素子特性の劣化を抑えることができる。
【００１３】
また、上述した量子カスケード半導体レーザでは、第１表面は、第１領域、及び、第２方向において積層端面と第１領域との間に位置する第２領域を含み、第１電極は、第１領域上に設けられ、半導体絶縁部は、第２領域上に設けられてもよい。
【００１４】
また、上述した量子カスケード半導体レーザでは、半導体絶縁部は、第２方向において第１電極と対向する側面を有し、側面は、第１方向における第１表面側を向くように積層端面に対して傾斜してもよい。これにより、例えば金属膜を第２方向から積層端面上に成膜する際に、金属膜が、第２表面から側面上に回り込み難くすることができる。すなわち、金属膜が、第２表面上から側面上及び第１電極上にわたって成膜され難くすることができる。これにより、金属膜と第１電極との接触による短絡の発生を抑えることができる。その結果、その短絡の発生に起因する、上述した量子カスケード半導体レーザの動作不良の発生を抑えることができる。
【００１５】
また、上述した量子カスケード半導体レーザでは、半導体絶縁部は、積層端面上に延びてもよい。これにより、積層端面の近傍の電気抵抗をより大きくすることができ、積層端面の近傍を流れるリーク電流を低減することができる。その結果、上述した量子カスケード半導体レーザの素子特性を向上させる（例えば閾値電流を低減する）ことができる。また、上述した量子カスケード半導体レーザでは、半導体絶縁部は、金属膜に接していてもよい。このように、半導体絶縁部と金属膜との間に、例えば半導体ではない材料から構成される絶縁膜等を介在させないようにすることで、積層端面における放熱性を高めることができる。その結果、上述した量子カスケード半導体レーザの素子特性及び信頼性を高めることができる。また、半導体絶縁部を、積層端面と金属膜との間を電気的に絶縁する絶縁膜として機能させることができる。
【００１６】
また、上述した量子カスケード半導体レーザは、積層端面と金属膜との間に設けられる絶縁膜を更に備えてもよい。これにより、積層端面と金属膜との接触による短絡の発生を抑えることができる。その結果、その短絡の発生に起因する、上述した量子カスケード半導体レーザの動作不良の発生を抑えることができる。また、上述した量子カスケード半導体レーザは、絶縁膜は、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、アルミナ、ＢＣＢ樹脂、及びポリイミド樹脂のうち少なくとも一つを含んでもよい。これらは、積層端面及び基板端面の保護膜として優れた耐久性や絶縁性を有する。また、これらは、例えばスパッタ、ＣＶＤ、又はスピンコートといった一般的な誘電体膜成膜方法を用いて積層端面上及び基板端面上に容易に成膜される。すなわち、上述した量子カスケード半導体レーザの作製工程に絶縁膜の成膜工程を容易に導入することができる。
【００１７】
また、上述した量子カスケード半導体レーザは、アンドープ又は半絶縁性の半導体を含む２つの電流ブロック部を更に備え、半導体積層は、第１方向及び第２方向と直交する第３方向において互いに対向する両側面を有し、第２方向に延びるメサ形状を呈しており、２つの電流ブロック部は、両側面をそれぞれ埋め込んでおり、半導体絶縁部と同一材料から構成されてもよい。これにより、半導体絶縁部と２つの電流ブロック部とを一括して成長させることができ、上述した量子カスケード半導体レーザの作製工程を簡略化することができる。すなわち、上述した量子カスケード半導体レーザを容易に作製することができる。その結果、上述した量子カスケード半導体レーザの生産性を向上させることができる。
【００１８】
また、上述した量子カスケード半導体レーザでは、半導体絶縁部は、Ｆｅ、Ｔｉ、Ｃｒ、及びＣｏのうち少なくとも一つの遷移金属がドープされた半絶縁性の半導体を含んでもよい。これらの遷移金属がドープされた半導体は、電子に対して十分に高い電気抵抗特性（例えば１０５Ωｃｍ以上）を有するので、半導体絶縁部の材料として好適である。
【００１９】
また、上述した量子カスケード半導体レーザでは、金属膜は、Ａｕを含んでもよい。これにより、積層端面及び基板端面において、金属膜を、例えば９０％を超える高反射率を有する反射膜として有効に機能させることができる。
【００２０】
また、上述した量子カスケード半導体レーザでは、クラッド層は、ＩｎＰ層でもよい。ＩｎＰは、中赤外域の発振光に対して透明（光吸収を示さない）であるので、クラッド層の材料として好適である。また、ＩｎＰは２元混晶でありＩｎＰ基板に格子整合するので、ＩｎＰ層をＩｎＰ基板上に良好に結晶成長させることができる。また、ＩｎＰの熱伝導性は良好である為、クラッド層を介してコア層からの熱を良好に放出できる。これにより、上述した量子カスケード半導体レーザの温度特性を高めることができる。
【００２１】
また、上述した量子カスケード半導体レーザでは、半導体基板は、ＩｎＰ基板でもよい。中赤外域の量子カスケード半導体レーザを構成する半導体積層は、ＩｎＰに近い格子定数を有する。従って、半導体基板をＩｎＰ基板とすることにより、半導体基板上において半導体積層を良好な結晶品質にて成長させることができる。また、ＩｎＰは中赤外域の光に対して透明であるので、ＩｎＰ基板をコア層に対するクラッド層として機能させることができる。
【００２２】
［本発明の実施形態の詳細］
本発明の実施形態の量子カスケード半導体レーザの具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００２３】
（実施形態）
図１は、一実施形態の量子カスケード半導体レーザ（ＱＣＬ）１が実装された状態を示す斜視図である。なお、図１には、理解の容易の為、ＸＹＺ直交座標系が示されている。ＱＣＬ１は、シングルモードの光を発振する分布帰還（ＤＦＢ）型の素子であり、例えば３μｍ〜２０μｍの中赤外域での発振が可能である。図１に示されるように、ＱＣＬ１は、キャリア２上に実装されたサブマウント３上に半田４を介して実装されている。具体的には、ＱＣＬ１は、エピアップ形態（エピタキシャル成長した側が上面になるように配置する形態）にて、サブマウント３上に半田４を用いてダイボンド実装される。ＱＣＬ１の後述する下部電極は、サブマウント３及び半田４を介してキャリア２と電気的に接続される。また、ＱＣＬ１の後述する上部電極上には、ＱＣＬ１に給電する為のワイヤ５の一端が接続されている。ワイヤ５の他端は、図示しないボンディングパッドに接続される。ＱＣＬ１の上部電極は、ワイヤ５を介して、ボンディングパッドと電気的に接続される。キャリア２及びボンディングパッドは、図示しない外部電源と電気的に接続される。そして、外部電源から所定の電圧をＱＣＬ１の上部電極及び下部電極に印加することにより、ＱＣＬ１がターンオンしてＱＣＬ１の内部に電流が流れ、ＱＣＬ１がレーザ発振する。
【００２４】
なお、キャリア２のＸ方向及びＹ方向の長さＷ１，Ｌ１はそれぞれ、例えば４ｍｍ〜８ｍｍであり、キャリア２のＺ方向の厚さＨ１は、例えば１ｍｍ〜８ｍｍである。サブマウント３のＸ方向及びＹ方向の長さＷ２，Ｌ２はそれぞれ、例えば1ｍｍ〜４ｍｍ、２ｍｍ〜４ｍｍであり、サブマウント３のＺ方向の厚さＨ２は、例えば０．１ｍｍ〜０．５ｍｍである。また、サブマウント３には、例えばＡＩＮ又はＣｕＷ等が用いられ、キャリア２には、例えばＣｕ又はＣｕＷが用いられる。また、半田４には、例えばＡｕＳｎ、Ｉｎ又は銀ペースト等が用いられ、ワイヤ５には、例えばＡｕ線等が用いられる。
【００２５】
図２は、図１のＱＣＬ１の斜視図である。図３は、図１のIII−III線に沿ったＹＺ断面図である。図２及び図３に示されるように、ＱＣＬ１は、半導体素子部１０と、絶縁膜７１と、金属膜７２と、半導体絶縁部７５とを備える。半導体素子部１０は、埋め込みヘテロストラクチャー（ＢＨ）の電流狭窄構造を有する。半導体素子部１０は、共振方向（Ｙ方向）を長手方向とする直方体状を呈している。なお、半導体素子部１０のＹ方向の長さＬ３は、例えば１ｍｍ〜３ｍｍであり、半導体素子部１０のＸ方向の長さＷ３は、例えば４００μｍ〜８００μｍであり、半導体素子部１０のＺ方向の長さ（厚さ）Ｈ３は、例えば１００μｍ〜２００μｍである。半導体素子部１０は、Ｙ方向において互いに対向する後端面１０ａ及び前端面１０ｂを有する。また、半導体素子部１０は、半導体基板２０、半導体積層３０、２つの電流ブロック部４０、上部電極（第１電極）５０、及び下部電極（第２電極）６０を有する。
【００２６】
半導体基板２０は、図３に示されるように、半田４を介してサブマウント３上に搭載されている。半導体基板２０は、例えばｎ型のＩｎＰ基板である。半導体基板２０は、上部電極５０及び下部電極６０に電圧を印加して半導体積層３０に電流を供給する為に、導電性を有する。なお、ＱＣＬ１では、キャリアとしては電子が用いられるので、半導体基板２０の導電型は、通常ｎ型である。半導体基板２０はコア層３３に対する下部クラッド層として機能する。なお、半導体基板２０は、下部クラッド層として機能しなくてもよく、その場合には、半導体基板２０とコア層３３との間に下部クラッド層が設けられる。半導体基板２０は、主面２０ａ、裏面２０ｂ、及び基板端面２０ｃを含む。主面２０ａと裏面２０ｂとは、厚さ方向（第１方向であるＺ方向）において互いに対向している。裏面２０ｂは、主面２０ａに対して、半導体基板２０のＺ方向におけるサブマウント３側に配置される。なお、一例では、主面２０ａと裏面２０ｂとのＺ方向における距離（すなわち、半導体基板２０のＺ方向の厚さ）は、１００ｎｍである。基板端面２０ｃは、Ｙ方向（第２方向）と交差しており、主面２０ａと裏面２０ｂとを繋いでいる。基板端面２０ｃは、後端面１０ａに含まれる。
【００２７】
半導体積層３０は、半導体基板２０の主面２０ａ上に設けられる。半導体積層３０は、Ｚ方向と交差する上面（第１表面）３０ａ、及びＹ方向と交差する積層端面３０ｂを含む。上面３０ａは、Ｚ方向において主面２０ａとは反対側に設けられる。上面３０ａは、領域３０ｃ（第１領域）、及び、Ｙ方向において積層端面３０ｂと領域３０ｃとの間に位置する領域３０ｄ（第２領域）を含む。領域３０ｃ及び領域３０ｄは、Ｙ方向に沿って配列されている。領域３０ｃは、上面３０ａの領域３０ｄを除く領域であり、前端面１０ｂに繋がっている。領域３０ｄは、上面３０ａのＹ方向における一端部に設けられる領域であり、後端面１０ａに繋がっている。積層端面３０ｂは、基板端面２０ｃを含む平面内に含まれる。すなわち、積層端面３０ｂは、基板端面２０ｃを含む後端面１０ａに含まれる。また、半導体積層３０は、メサ形状を呈している。すなわち、半導体積層３０は、Ｘ方向における所定幅ＷＭを有すると共にＹ方向に沿って延びるストライプ形状を呈しており、ＱＣＬ１のＸ方向における中央部分に位置している。半導体積層３０は、Ｙ方向において互いに対向する両端面、並びにＸ方向において互いに対向する両側面を含む。半導体積層３０の両端面は、ＱＣＬ１のレーザ共振器を構成する為のミラーとなっている。両端面のうち一方の端面は、積層端面３０ｂに含まれる。半導体積層３０は、半導体基板２０上に順に積層される、バッファ層３２、コア層３３、回折格子層３４、上部クラッド層３５、及びコンタクト層３６を含む。
【００２８】
バッファ層３２及び上部クラッド層３５は、例えばｎ型のＩｎＰ層である。バッファ層３２は、半導体基板２０と共に、コア層３３に対する下部クラッド層として機能する。上部クラッド層３５は、回折格子層３４を介してコア層３３上に設けられている。なお、バッファ層３２は、半導体積層３０に設けられていなくてもよい。この場合、コア層３３が半導体基板２０の主面２０ａ上に設けられる。コア層３３は、積層端面３０ｂからＹ方向に沿って延びている。コア層３３は、複数の単位構造を有する。複数の単位構造は、積層方向（Ｚ方向）に並んで配置されており、隣り合う単位構造同士が互いに接している。単位構造の数は、例えば数十である。各単位構造は、量子井戸層（数ｎｍ厚）とバリア層（数ｎｍ厚）とがＺ方向に沿って交互に積層された超格子列を構成する。量子井戸層には、ＧａＩｎＡｓ又はＧａＩｎＡｓＰが用いられることが多く、バリア層には、ＡｌＩｎＡｓが用いられることが多い。また、各単位構造は、一つの活性層と、一つの注入層とから成る。活性層は、発光領域である。注入層は、活性層にキャリアを注入する為に設けられる。一例では、活性層及び注入層は、Ｚ方向に沿って互いに積層され、ＧａＩｎＡｓ／ＡｌＩｎＡｓの超格子列を構成する。
【００２９】
ここで、ＱＣＬ１の発光原理を簡単に説明する。ＱＣＬ１では、キャリアとしては電子のみが利用され、活性層内の伝導帯において電子がサブバンド間を遷移することにより発光が生じる。その発光により生じた光がＱＣＬ１のレーザ共振器内にて増幅されることにより、ＱＣＬ１は、中赤外域でのレーザ光を発振する。具体的には、ＱＣＬ１では、活性層内の伝導帯において次に述べる３準位レーザ動作を実現する。まず、注入層から活性層の上位準位へトンネリングにより電子が注入される。この電子は、活性層の上位準位から下位準位に遷移する。このとき、この遷移に応じて、遷移エネルギー（上位準位と下位準位とのサブバンド間のエネルギー差）に相当する波長の光が放出される。下位準位に遷移した電子は、ＬＯフォノン散乱により、短い緩和時間でもって基底準位に非発光遷移する。なお、上記のような電子の振る舞いは、ＬＯフォノン散乱を共鳴的に生じさせる為に下位準位と基底準位とのエネルギー差がＬＯフォノンのエネルギーとなるように設計されていることに起因する。このように電子が短い緩和時間でもって基底準位に非発光遷移することにより、活性層において上位準位と下位準位との間に反転分布が実現される。基底準位に緩和した電子は、所定の電界によって次段の注入層の上位準位へ移動する。以降、同様の動作を例えば数十周期にわたって繰り返すことにより、ＱＣＬ１のレーザ発振に必要な利得が得られる。ここで、量子井戸層及びバリア層の材料組成、及びこれらの層の膜厚を適切に選択し、上位準位と下位準位とのエネルギー差を適宜調節することにより、例えば３μｍ〜２０μｍの中赤外域での発振が可能なＱＣＬ１が実現される。
【００３０】
回折格子層３４には、図３に示されるように、Ｙ方向に沿って凹部と凸部とが周期Λで交互に繰り返し配列される凹凸パターンから成る回折格子３４ａが形成されている。なお、回折格子３４ａは、凸部となる回折格子層３４上にレジストを周期Λの間隔でパターニングしたのち、凹部となる回折格子層３４の一部をＺ方向において周期的にエッチングすることによって形成される。周期Λは適宜設定されるものであり、この周期Λに対応するブラッグ波長の光のみが、回折格子にて選択的に反射されて、レーザ共振器内にて増幅される。これにより、ＱＣＬ１は、このブラッグ波長のみでのシングルモードのレーザ光を発振する。回折格子層３４の性能は、レーザ共振器内において前進する導波光と後進する導波光との結合の大きさを示す結合係数で表される。ＱＣＬ１がシングルモードのレーザ光を良好に発振する為には、大きな結合係数が得られる回折格子３４ａを用いることが望ましい。従って、回折格子層３４の材料としては、大きな結合係数を実現する為に有利な高屈折率の半導体が用いられる。一例では、回折格子層３４には、例えばアンドープ又はｎ型のＧａＩｎＡｓ等が用いられる。
【００３１】
コンタクト層３６は、上部電極５０との間で良好なオーミックコンタクトを実現する。コンタクト層３６は、その良好なオーミックコンタクトの実現の為に、バンドギャップが小さく且つ半導体基板２０に格子整合することが可能な材料を含むことが望ましい。コンタクト層３６は、例えばｎ型のＧａＩｎＡｓである。なお、上部クラッド層３５と上部電極５０との間で良好なオーミックコンタクトが実現できる場合には、半導体積層３０にコンタクト層３６が設けられていなくてもよい。
【００３２】
図２に示す２つの電流ブロック部４０は、半導体積層３０に電流（キャリア）を狭窄するための電流狭窄層として機能する。２つの電流ブロック部４０は、半導体積層３０の両側面をそれぞれ埋め込んでいる。換言すれば、２つの電流ブロック部４０は、半導体基板２０の主面２０ａ上において、半導体積層３０の両側面上にそれぞれ配置されている。各電流ブロック部４０には、アンドープ又は半絶縁性の半導体が用いられる。これらの半導体は、キャリアである電子に対して電気抵抗が高いので、電流ブロック部４０の材料として好適である。半導体の半絶縁性は、例えばＦｅ、Ｔｉ、Ｃｒ、及びＣｏといった遷移金属をＩＩＩ−Ｖ化合物半導体に添加（ドープ）して、電子をトラップする深い準位を禁制帯中に形成することによって実現される。上記の遷移金属が添加されたＩＩＩ−Ｖ化合物半導体は、電子に対して例えば１０５Ωｃｍ以上の十分に高い電気抵抗特性を有する。上記の遷移金属としてはＦｅが好適である。なお、アンドープの半導体が電子に対して十分に高い電気抵抗性を有する場合には、アンドープの半導体を電流ブロック部４０に適用してもよい。アンドープ又は半絶縁性のＩＩＩ−Ｖ化合物半導体としては、例えばＩｎＰ、ＧａＩｎＡｓ、ＡｌＩｎＡｓ、ＧａＩｎＡｓＰ、及びＡｌＧａＩｎＡｓ等が挙げられる。これらの半導体は、半導体基板２０と格子整合し、例えば分子線エピタキシー（ＭＢＥ）及び有機金属気相成長法（ＯＭＶＰＥ）等の一般的な成長方法を用いて成長される。
【００３３】
上部電極５０及び下部電極６０は、コア層３３に電流を供給する為に設けられる。上部電極５０及び下部電極６０には、例えばＴｉ／Ａｕ、Ｔｉ／Ｐｔ／Ａｕ、又はＡｕ／Ｇｅが用いられる。上部電極５０は、例えばカソード電極である。上部電極５０は、半導体積層３０の上面３０ａ上（具体的にはコンタクト層３６上）及び電流ブロック部４０上に設けられる。より詳細には、上部電極５０は、上面３０ａの領域３０ｃ上に設けられており、領域３０ｄ上には設けられていない。下部電極６０は、例えばアノード電極である。下部電極６０は、半導体基板２０の裏面２０ｂと半田４との間に設けられる。下部電極６０は、上部電極５０に対してプラスの電位にある。
【００３４】
なお、コア層３３と半導体基板２０との間、及び、コア層３３と上部クラッド層３５との間に、光閉じ込め層が設けられてもよい。光閉じ込め層のバンドギャップは、半導体基板２０及び上部クラッド層３５のバンドギャップよりも小さく、コア層３３のバンドギャップよりも大きい。これにより、バッファ層３２から注入された電子は、光閉じ込め層によって阻止されること無く、コア層３３へ効率よく注入される。上記のようなバンドギャップの大小関係が満たされる場合、光閉じ込め層の屈折率は、半導体基板２０及び上部クラッド層３５よりも大きく、コア層３３の屈折率よりも小さい。従って、半導体基板２０及び上部クラッド層３５は、コア層３３において発生した光を、コア層３３及び光閉じ込め層に閉じ込めるように働き、その結果、コア層３３への光の閉じ込めが強められる。光閉じ込め層は、コア層３３への導波光の閉じ込めを強化するために、半導体基板２０及び上部クラッド層３５よりも高い屈折率を有しており且つ半導体基板２０に格子整合することが可能な材料からなることが望ましい。光閉じ込め層には、例えばアンドープ又はｎ型のＧａＩｎＡｓが用いられる。
【００３５】
絶縁膜７１は、半導体素子部１０のＹ方向における後端面１０ａ側に設けられており、積層端面３０ｂ及び基板端面２０ｃと、金属膜７２との間に設けられる。具体的には、絶縁膜７１は、積層端面３０ｂ上及び基板端面２０ｃ上に設けられ、領域３０ｄ上及び下部電極６０上にわたって延びている。絶縁膜７１は、積層端面３０ｂ及び基板端面２０ｃを全て覆い、下部電極６０の後端面１０ａ側の端部を全て覆う。後端面１０ａ上の絶縁膜７１のＹ方向の厚さは、領域３０ｄ上の絶縁膜７１のＺ方向の厚さ、及び下部電極６０上の絶縁膜７１のＺ方向の厚さよりも大きい。一例では、後端面１０ａ上の絶縁膜７１のＹ方向の厚さは、１００ｎｍ〜２００ｎｍであり、領域３０ｄ上及び下部電極６０上の絶縁膜７１のＺ方向の厚さは、２０ｎｍ〜３０ｎｍである。絶縁膜７１は、例えばＳｉＯ２、ＳｉＯＮ、ＳｉＮ、Ａｌ２Ｏ３（アルミナ）、ＢＣＢ樹脂、ポリイミド樹脂のうち少なくとも一つを含む誘電体膜である。金属膜７２は、絶縁膜７１を介して、積層端面３０ｂ及び基板端面２０ｃ上に設けられ、領域３０ｄ上及び下部電極６０上にわたって延びている。金属膜７２は、積層端面３０ｂ及び基板端面２０ｃを全て覆い、下部電極６０の後端面１０ａ側の端部を全て覆う。金属膜７２は、領域３０ｃ上には延びておらず、上部電極５０に直接接触していない。金属膜７２は、例えばＡｕを含み、例えば９０％を超える高反射率を有する。半田４は、サブマウント３上において基板端面１０ｃに至る範囲に設けられている。下部電極６０上にわたって延びる金属膜７２は、半田４と接触する。あるいは、金属膜７２は基板端面２０ｃを覆うが下部電極６０ｃ上にはわたって延びない場合もある。この場合でも、基板端面２０ｃ上の金属膜７２の下部が、半田４と接触する。下部電極６０ｃにわたって延びない金属膜７２は、後述の金属膜７２を成膜する工程において、基板端面１０ｃまで至る長い保護板９０を用いる場合に得られる。
【００３６】
半導体絶縁部７５は、Ｘ方向に沿って延びる直方体状を呈している。半導体絶縁部７５は、領域３０ｄ上に設けられ、Ｙ方向において上部電極５０と金属膜７２との間に設けられている。具体的には、半導体絶縁部７５は、Ｙ方向において上部電極５０と絶縁膜７１及び金属膜７２との間に設けられており、Ｚ方向において領域３０ｄと絶縁膜７１及び金属膜７２との間に設けられている。半導体絶縁部７５は、側面７５ａ、側面７５ｂ、上面（第２表面）７５ｃ、及び下面７５ｄを有する。側面７５ａ及び側面７５ｂは、Ｙ方向と交差しており、後端面１０ａと平行な平面に沿っている。一例では、側面７５ａ及び側面７５ｂは、Ｙ方向と直交する。側面７５ａは、Ｙ方向において上部電極５０と対向している。側面７５ｂは、Ｙ方向において側面７５ａとは反対側に設けられる。側面７５ｂは、絶縁膜７１により全て覆われている。上面７５ｃ及び下面７５ｄは、Ｚ方向と交差する。一例では、側面７５ａ及び側面７５ｂは、Ｚ方向と直交する。上面７５ｃは、Ｚ方向において絶縁膜７１と対向している。上面７５ｃ上には、絶縁膜７１及び金属膜７２の縁が位置している。すなわち、絶縁膜７１及び金属膜７２は、積層端面３０ｂ上から上面７５ｃ上にわたって延びている。上面７５ｃは、Ｚ方向において、半導体基板２０の主面２０ａを基準として、上面３０ａの領域３０ｄよりも高い位置に設けられている。換言すれば、上面７５ｃは、Ｚ方向において、上部電極５０に対して領域３０ｄとは反対側に位置している。下面７５ｄは、Ｚ方向において上面７５ｃとは反対側に設けられており、領域３０ｄと対向している。
【００３７】
半導体絶縁部７５のＺ方向の厚さ（すなわち、上面７５ｃと下面７５ｄとのＺ方向の距離）は、例えば１μｍ〜２μｍであり、より好ましくは例えば１．５〜２μｍである。また、半導体絶縁部７５のＹ方向の幅（すなわち、側面７５ａと側面７５ｂとのＹ方向の距離）は、領域３０ｄ上にて結晶成長する際の異常結晶等の結晶劣化の発生を避ける為に、例えば１０μｍ以上に設定される。この半導体絶縁部７５のＹ方向の幅は、半導体絶縁部７５の上面７５ｃの良好な平坦性の為に、例えば７０μｍ以上に設定される。半導体絶縁部７５には、電流ブロック部３７に適用することができる材料と同じ材料を適用することができる。すなわち、半導体絶縁部７５は、アンドープ又は半絶縁性の半導体を含む。そして、半導体の半絶縁性は、例えばＦｅ、Ｔｉ、Ｃｒ、及びＣｏといった遷移金属をＩＩＩ−Ｖ化合物半導体に添加（ドープ）して、電子をトラップする深い準位を禁制帯中に形成することによって実現される。なお、アンドープ又は半絶縁性のＩＩＩ−Ｖ化合物半導体としては、例えばＩｎＰ、ＧａＩｎＡｓ、ＡｌＩｎＡｓ、ＧａＩｎＡｓＰ、及びＡｌＧａＩｎＡｓ等が挙げられる。
【００３８】
以上の構成を備えるＱＣＬ１の作製方法の一例について、以下に説明する。図４（ａ）〜図４（ｃ）、図５（ａ）〜図５（ｃ）、図６（ａ）〜図６（ｃ）、図７（ａ）及び図７（ｂ）、図８（ａ）及び図８（ｂ）、並びに図９は、図１のＱＣＬ１の作製工程を示す図である。なお、図４（ａ）〜図４（ｃ）、図６（ａ）〜図６（ｃ）、並びに図７（ａ）及び図７（ｂ）は、図１のIII−III線に沿った断面に対応するＹＺ断面を示しており、図５（ａ）〜図５（ｃ）は、ＸＺ断面を示している。まず、半導体基板２０となるウェハを準備する。そして、１回目の結晶成長工程にて、例えばＭＢＥ及びＯＭＶＰＥ等の成長方法を用いて、ウェハの主面上に、バッファ層３２、コア層３３、及び回折格子層３４をこの順に結晶成長させる。その後、回折格子層３４上にレジスト８０を塗布する。続いて、図４（ａ）に示されるように、通常のフォトリソグラフィ技術によって回折格子３４ａのためのパターンをレジスト８０に形成する。このとき、Ｘ方向におけるレジスト８０のパターンの幅をΛとする。続いて、回折格子層３４に対してＺ方向においてエッチングを行うことにより、図４（ｂ）に示されるように、回折格子３４ａのための周期構造が回折格子層３４上に形成される。
【００３９】
次に、２回目の結晶成長工程にて、図４（ｃ）に示されるように、回折格子層３４上に上部クラッド層３５、コンタクト層３６、及び、半導体絶縁部７５となる半絶縁性の半導体層７６をこの順に結晶成長させる。次に、図５（ａ）に示されるように、通常のフォトリソグラフィ技術によって半導体積層３０となる領域上の半導体層７６上にマスク８１を形成する。なお、半導体積層３０となる領域とは、Ｘ方向における所定幅ＷＭを有しており、ＱＣＬ１のＸ方向における中央においてＹ方向に延在する領域である。なお、マスク８１には、例えば絶縁膜７１の材料と同じ材料が用いられる。すなわち、マスク８１には、ＳｉＮ、ＳｉＯＮ、アルミナ、及びＳｉＯ２のうち少なくとも１つを含む誘電体材料が用いられる。
【００４０】
その後、このマスク８１を用いて、半導体層７６、コンタクト層３６、上部クラッド層３５、回折格子層３４、コア層３３、バッファ層３２、及び半導体基板２０に対してＺ方向においてエッチングすることによって、図５（ｂ）に示されるように、メサ状の半導体積層３０が形成される。なお、半導体積層３０のエッチングとしては、ドライエッチング又はウェットエッチングを適用することができるが、ドライエッチングを適用することが好ましい。その理由は、半導体積層３０の所定幅ＷＭは、ＱＣＬ１の素子特性に大きく影響するので、垂直エッチング性に優れるドライエッチングによれば、所定幅ＷＭを精度良く加工することができるからである。ドライエッチングとして、例えば反応性イオンエッチング（ＲＩＥ）を使用できる。反応性イオンエッチングでは、プラズマ状のエッチングガスが用いられる。
【００４１】
次に、３回目の結晶成長工程にて、半導体層７６上にマスク８１を残した状態にて、例えばＦｅを添加したＩｎＰ等の半絶縁性の半導体層を成長する。このとき、図５（ｃ）に示されるように、マスク８１の上には結晶成長がされず、半導体積層３０の両側面上の２つの領域（すなわち、図５（ｂ）においてエッチングにより除去された部分に対応する２つの領域）をそれぞれ埋め込むように当該半導体層が成長される。このようにして、２つの電流ブロック部４０が形成される。次に、マスク８１を除去した後、図６（ａ）に示されるように、通常のフォトリソグラフィ技術によって、領域３０ｄ上に設けられた半導体層７６上にマスク８２を形成する。マスク８２は、マスク８１と同じ材料にて構成される。その後、このマスク８１を用いて半導体層７６に対してＺ方向においてエッチングすることによって、マスク８２により覆われた半導体層７６のみが残存する。このようにして、図６（ｂ）に示されるように、半導体絶縁部７５が形成される。
【００４２】
次に、図６（ｃ）に示されるように、通常のフォトリソグラフィ技術によって半導体絶縁部７５上にレジスト８３をパターニングし、上部電極５０となる金属膜５１を、レジスト８３上及び領域３０ｃ上に形成する。その後、レジスト８３をリフトオフにより除去すると、半導体絶縁部７５上から、レジスト８３、及びレジスト８３上の金属膜５１が同時に除去される。このようにして、図７（ａ）に示されるように、領域３０ｃ上にのみ設けられる上部電極５０が形成される。その後、研磨等によりウェハの厚さを劈開可能な厚さ（例えば１００〜２００μｍ）まで薄くした後、図７（ｂ）に示されるように、下部電極６０を半導体基板２０の裏面２０ｂ上に形成する。
【００４３】
以上の工程を経ると、図８（ａ）に示されるように、ウェハ全面において、半導体絶縁部７５が形成された複数の半導体素子部１０がＸ方向及びＹ方向にて整列した状態にて形成される。なお、図８（ａ）には、複数の半導体素子部１０を個々に分割する際における各半導体素子部１０間の境界線Ｂ１，Ｂ２が示されている。境界線Ｂ１は、Ｘ方向に沿っており、境界線Ｂ２は、Ｙ方向に沿っている。そして、境界線Ｂ１にて複数の半導体素子部１０を劈開することによって、境界線Ｂ１に沿ってウェハに亀裂を生じさせる。これにより、ウェハが境界線Ｂ１に沿って分割され、図８（ｂ）に示されるようなチップバー８５が形成される。チップバー８５は、Ｘ方向に沿って配列される複数の半導体素子部１０、及び半導体素子部１０に形成された半導体絶縁部７５から成る。チップバー８５は、Ｙ方向においてＱＣＬ１の後端面１０ａを含む端面８５ａを有する。半導体絶縁部７５は、チップバー８５のＹ方向における端面８５ａ側に設けられる。
【００４４】
続いて、絶縁膜７１及び金属膜７２を端面８５ａ上に成膜する工程について説明する。まず、図９に示されるように、チップバー８５の所望の領域に絶縁膜７１を成膜する為に、２枚の保護板９０を用意する。所望の領域とは、チップバー８５の端面８５ａを含む一部の領域である。領域３０ｄは、当該一部の領域を含む。保護板９０は、Ｘ方向を長手方向とする長方形薄板状を呈している。図９に示されるように、１枚の保護板９０を用いて、チップバー８５の当該一部の領域を除く他の領域に含まれる上部電極５０を全て覆う。このとき、保護板９０は、半導体絶縁部７５のＹ方向における側面７５ａ（図３参照）側の一部も覆う。そして、もう１枚の保護板９０を用いて、チップバー８５の当該他の領域に含まれる下部電極６０を全て覆う。次に、端面８５ａ上に絶縁膜７１を成膜する。具体的には、例えばＣＶＤやスパッタを用いて、絶縁膜７１の構成原子を、端面８５ａと対向する側から当該端面８５ａ上に堆積させる。端面８５ａと対向する側とは、端面８５ａの法線方向において端面８５ａと対向する位置を指す。このとき、絶縁膜７１は、半導体絶縁部７５の上面７５ｃ上及び下部電極６０上への回り込みにより、上面７５ｃ上及び下部電極６０上にも成膜される。このようにして、絶縁膜７１がチップバー８５の当該一部の領域に形成される。
【００４５】
続けて、端面８５ａ上の絶縁膜７１の上に金属膜７２を成膜する。具体的には、例えば電子ビーム蒸着を用いて、金属膜７２の構成原子を端面８５ａと対向する側から端面８５ａ上に堆積させる。このとき、金属膜７２は、上面７５ｃ上及び下部電極６０上への回り込みにより、上面７５ｃ上及び下部電極６０上の絶縁膜７１上にも成膜される。このようにして、金属膜７２がチップバー８５の当該一部の領域に形成される。
【００４６】
なお、金属膜７２を成膜するときに用いる保護板９０のＹ方向の長さは、絶縁膜７１を成膜するときに用いる保護板９０のＹ方向の長さよりも長い。これにより、上面７５ｃ上の絶縁膜７１の縁が、上面７５ｃ上の金属膜７２の縁に対して、Ｙ方向における端面８５ａとは反対側に位置する。最後に、Ｙ方向に沿った境界線Ｂ２（図８（ｂ）参照）に沿ってチップバー８５を劈開することによって、境界線Ｂ２に沿ってウェハに亀裂を生じさせる。これにより、チップバー８５が境界線Ｂ２に沿って個々に分割される。最終的に、図１に示したようなＱＣＬ１が形成される。
【００４７】
以上に説明した、本実施形態のＱＣＬ１によって得られる効果を、従来技術の課題と共に説明する。ＱＣＬは、例えば環境ガス分析、医療診断、及び産業加工といった今後高い成長が期待される技術分野において使用可能な光源として有望視されている。ＱＣＬは、中赤外域（例えば波長３μｍ〜３０μｍ）のレーザ発振光を生成することが可能である。ＱＣＬは、小型化及び低コスト化を実現する光源として期待されおり、現在盛んに開発されている。特に、中赤外域で有望なガスセンシング分野においては、特定ガスの吸収線のみを検知する必要があることから、中赤外域における単一モード動作が可能なＤＦＢ型のＱＣＬの開発が主流となっている。このようなＱＣＬでは、原理上、LOフォノン散乱等に起因する非発光再結合が顕著に生じる為、ＱＣＬのレーザ発振に必要な閾値電流が数百ｍＡ〜数Ａと増大し、これに伴い、ＱＣＬの消費電力も増大する。このような閾値電流の増大は、ＱＣＬの実用化を阻む一因である。そこで、このような閾値電流の増大を抑えるために、ＱＣＬのレーザ共振器を構成する端面に金属膜を設けることが考えられる。
【００４８】
ここで、金属膜が当該端面上に設けられたＱＣＬの構造を比較例として説明する。図１０は、比較例としてのＱＣＬ１００の斜視図である。図１１は、図１０のＸI−ＸI線に沿った断面図である。なお、各図には、理解の容易の為、ＸＹＺ直交座標系が示されている。また、このＱＣＬ１００は、実際には例えばサブマウント上に半田４を介して実装されるので、図１１には、ＱＣＬ１００の下に半田４が付着した状態が示されている。このＱＣＬ１００の電流狭窄構造は、本実施形態のＱＣＬ１の構造と同様の埋め込みヘテロストラクチャーである。ＱＣＬ１００は、図１０に示されるように、半導体素子部１０と、絶縁膜７１と、金属膜７２とを備える。
【００４９】
ＱＣＬ１００と本実施形態のＱＣＬ１との相違点は、ＱＣＬ１００が半導体絶縁部７５を備えていない点である。従って、上部電極５０は、上面３０ａを全て覆っている。また、絶縁膜７１及び金属膜７２は、上部電極５０上にわたって延びている。このＱＣＬ１００を、半田４を介してサブマウント上に実装すると、下部電極６０上の金属膜７２が、半田４に接触する。このように金属膜７２が半田４に接触した状態で、ＱＣＬ１００のレーザ発振の為に上部電極５０と下部電極６０との間に電圧（例えば１０Ｖ以上の高電圧）が印加されると、下部電極６０に印加された電圧が、半田４を介して金属膜７２に印加される。その結果、上部電極５０上の金属膜７２と上部電極５０との間に、絶縁膜７１を介して当該電圧が印加される。
【００５０】
しかしながら、上部電極５０上の絶縁膜７１の厚さＴ２は、上述したように、後端面１０ａ上の絶縁膜７１の厚さＴ１よりも極めて薄くなり易いので、このような極めて薄い絶縁膜７１を介して上部電極５０上の金属膜７２と上部電極５０との間に例えば１０Ｖ以上の高電圧が印加されると、その間の絶縁膜７１が破壊されるおそれがある。その結果、絶縁膜７１の破壊された部分を経由して後端面１０ａ付近に大電流（いわゆる突入電流）が流れ、例えば端面破壊等の故障がＱＣＬ１００に生じるおそれがある。なお、上部電極５０上の絶縁膜７１の厚さを厚くしようとすると、これに伴い、後端面１０ａ上の絶縁膜７１の厚さを更に厚く（例えば数倍程度）する必要がある。この場合、絶縁膜７１を後端面１０ａ上に成膜する時間が増大（例えば数倍程度）するので、ＱＣＬ１００の生産性が低下する。加えて、このような極めて厚い絶縁膜７１が後端面１０ａ上に成膜されると、その絶縁膜７１に発生する応力が増大することによる後端面１０ａの劣化や、絶縁膜７１の亀裂、絶縁膜７１の後端面１０ａからの剥離等が生じるおそれがある。
【００５１】
これに対し、本実施形態のＱＣＬ１では、図３に示されるように、領域３０ｄと金属膜７２との間に半導体絶縁部７５が設けられており、且つその半導体絶縁部７５の上面７５ｃが、半導体積層３０の上面３０ａよりも高い位置に設けられているので、上部電極５０と金属膜７２との間の絶縁領域（すなわち絶縁膜７１と半導体絶縁部７５とから成る領域）を十分に確保することができる。すなわち、上部電極５０と金属膜７２との間の絶縁耐性を高めることができる。従って、上述したＱＣＬ１によれば、上面７５ｃ上の金属膜７２と上部電極５０との間に絶縁膜７１を介して当該電圧が印加されても、当該電圧による絶縁膜７１の破壊を抑えることができる。その結果、その絶縁膜７１の破壊に起因する端面破壊等による、ＱＣＬ１の素子特性の劣化を抑えることができる。また、半導体絶縁部７５は、領域３０ｄと金属膜７２との間に介在するので、上部電極５０と金属膜７２との接触を抑えることができる。従って、上部電極５０と金属膜７２との接触による短絡の発生を抑えることができる。
【００５２】
また、本実施形態のように、絶縁膜７１は、積層端面３０ｂと金属膜７２との間に設けられ、上面７５ｃ上にわたって延びてもよい。これにより、積層端面３０ｂと金属膜７２との接触による短絡の発生を抑えることができる。その結果、その短絡の発生に起因するＱＣＬ１の動作不良の発生を抑えることができる。また、本実施形態のように、絶縁膜７１は、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、アルミナ、ＢＣＢ樹脂、及びポリイミド樹脂のうち少なくとも一つを含んでもよい。これらは、後端面１０ａの保護膜として、優れた耐久性や絶縁性を有する。また、これらは、例えばスパッタ、ＣＶＤ、又はスピンコートといった一般的な誘電体膜成膜方法を用いて後端面１０ａ上に容易に成膜される。すなわち、ＱＣＬ１の作製工程に絶縁膜７１の成膜工程を容易に導入することができる。
【００５３】
また、本実施形態のように、半導体絶縁部７５は、Ｆｅ、Ｔｉ、Ｃｒ、及びＣｏのうち少なくとも一つの遷移金属がドープされた半絶縁性の半導体を含んでもよい。これらの遷移金属がドープされた半導体は、電子に対して十分に高い電気抵抗特性（例えば１０５Ωｃｍ以上）を有するので、半導体絶縁部７５の材料として好適である。
【００５４】
また、本実施形態のように、金属膜７２は、Ａｕを含んでもよい。これにより、後端面１０ａにおいて、金属膜７２を、例えば９０％を超える反射率を有する高反射膜として有効に機能させることができる。
【００５５】
また、本実施形態のように、上部クラッド層３５は、ＩｎＰ層でもよい。ＩｎＰは、中赤外域の発振光に対して透明（光吸収を示さない）であるので、上部クラッド層３５の材料として好適である。また、ＩｎＰは２元混晶でありＩｎＰの半導体基板２０に格子整合するので、ＩｎＰ層をＩｎＰ基板上に良好に結晶成長させることができる。また、ＩｎＰの熱伝導性は良好である為、上部クラッド層３５を介してコア層３３からの熱を良好に放出できる。これにより、ＱＣＬ１の温度特性を高めることができる。
【００５６】
また、本実施形態のように、半導体基板２０は、ＩｎＰ基板でもよい。ＱＣＬ１を構成する半導体積層３０は、ＩｎＰに近い格子定数を有する。従って、半導体基板２０をＩｎＰ基板とすることにより、半導体基板２０上において半導体積層３０を良好な結晶品質にて成長させることができる。また、ＩｎＰは、中赤外域の光に対して透明であるので、ＩｎＰ基板をコア層３３に対する下部クラッド層として機能させることができる。
【００５７】
（第１変形例）
図１２は、上記実施形態の第１変形例によるＱＣＬ１Ａの断面図である。なお、図１２では、ＱＣＬ１Ａの半導体積層３０を含むＹＺ断面を示している。本変形例と上記実施形態との相違点は、半導体絶縁部の側面の傾斜である。上記実施形態の半導体絶縁部７５の側面７５ａは、後端面１０ａと平行な平面に沿っていたが、本変形例の半導体絶縁部７５Ａの側面７５ｅは、後端面１０ａと平行な平面に対して傾斜し（すなわち積層端面３０ｂと平行な平面に対して傾斜し）、逆メサ形状に形成される。具体的には、図１２に示されるように、側面７５ｅは、Ｚ方向における上面３０ａ側を向くように積層端面３０ｂと平行な平面に対して傾斜している。言い換えると、側面７５ｅの法線ベクトルが、Ｚ方向における上面３０ａ側に向くように傾斜している。ここで、Ｚ方向における上面３０ａ側に向くとは、側面７５ｅの法線ベクトルがＺ方向の成分を含み、且つ該成分が上面３０ａ側を向いていることをいう。積層端面３０ｂに対する側面７５ｅの傾斜の角度は、例えば０度より大きく９０度より小さい範囲内である。
【００５８】
このように側面７５ｅを傾斜させることにより、金属膜７２を後端面１０ａ上にＹ方向から成膜する際に、金属膜７２が、上面７５ｃ上から側面７５ｅ上に回り込み難くすることができる。すなわち、金属膜７２が、上面７５ｃ上から側面７５ｅ上及び上部電極５０上にわたって成膜され難くすることができる。これにより、金属膜７２と上部電極５０との接触による短絡の発生を抑えることができる。その結果、その短絡の発生に起因するＱＣＬ１Ａの動作不良の発生を抑えることができる。
【００５９】
なお、本変形例のＱＣＬ１Ａの作製方法と、上記実施形態のＱＣＬ１の作製方法との相違点は、半導体層７６に対してＺ方向においてエッチングする工程（図６（ｂ）参照）である。すなわち、本変形例のＱＣＬ１Ａの作製方法では、この工程において、エッチングとして異方性エッチングが可能なウェットエッチングを適用する。そして、側面７５ｅの結晶面方位、及びエッチャントを適宜選択することにより、積層端面３０ｂに対して傾斜する側面７５ｅが形成される。その他の工程は、上記実施形態と同じであるので、説明を省略する。
【００６０】
（第２変形例）
図１３は、上記実施形態の第２変形例によるＱＣＬ１Ｂの断面図である。なお、図１３では、ＱＣＬ１Ｂの半導体積層３０を含むＹＺ断面を示している。本変形例と上記実施形態との相違点は、半導体絶縁部の形状である。すなわち、本変形例の半導体絶縁部７５Ｂは、積層端面３０ｂ上に延びた形状を呈している。具体的には、半導体絶縁部７５Ｂは、半導体基板２０まで延びている。半導体絶縁部７５Ｂの側面７５ａは、Ｙ方向において積層端面３０ｂ及び半導体基板２０と対向しており、積層端面３０ｂを全て覆っている。下面７５ｄは、半導体基板２０上に位置している。このように半導体絶縁部７５Ｂが積層端面３０ｂ上に延びることにより、後端面１０ａの近傍の電気抵抗をより大きくすることができ、後端面１０ａの近傍を流れるリーク電流を低減することができる。その結果、ＱＣＬ１Ｂの素子特性を向上させる（例えば閾値電流を低減する）ことができる。また、半導体絶縁部７５ＢのＺ方向の厚さが、上記実施形態の半導体絶縁部７５のＺ方向の厚さよりも大きくなるので、後端面１０ａ付近の絶縁膜７１の破壊を更に抑えることができる。
【００６１】
続いて、本変形例によるＱＣＬ１Ｂの作製方法の一例について、以下に説明する。図１４（ａ）〜図１４（ｃ）は、図１３のＱＣＬ１Ｂの作製工程を示す図である。本変形例によるＱＣＬ１Ｂの作製方法は、２つの電流ブロック部４０を形成する工程（図５（ｃ）参照）までは上記実施形態と同じであるので、その工程までの説明については省略する。但し、本変形例では、２回目の結晶成長工程において、回折格子層３４上にコンタクト層３６まで結晶成長させ、半導体層７６（図４（ｃ）参照）はコンタクト層３６上に結晶成長させない。従って、２つの電流ブロック部４０を形成する工程を経ると、コンタクト層３６上に半導体層７６が形成されておらず、コンタクト層３６が最上層に位置する。
【００６２】
その後、図１４（ａ）に示されるように、通常のフォトリソグラフィ技術によって領域３０ｃ上にマスク８４を形成する。マスク８４は、マスク８１と同じ材料にて構成される。その後、半導体積層３０に対して、Ｚ方向においてエッチングする。このとき、図１４（ｂ）に示されるように、半導体積層３０のマスク８４にて覆われている領域は残存し、半導体積層３０のマスク８４にて覆われない領域は、コンタクト層３６から半導体基板２０までエッチングが行われる。このとき、半導体積層３０のマスク８４にて覆われている領域と、半導体積層３０のエッチングが行われた領域との境界に、積層端面３０ｂが形成される。次に、図１４（ｃ）に示されるように、マスク８４を残存させた状態で、４回目の結晶成長工程にて、積層端面３０ｂ上に半導体絶縁部７５Ｂを成長させる。その後の工程（上部電極５０を上面３０ａ上に形成する工程）以降の工程は、上記実施形態と同じであるので、説明を省略する。
【００６３】
図１５は、本変形例の別の例によるＱＣＬ１Ｃの断面図である。なお、図１５では、ＱＣＬ１Ｃの半導体積層３０を含むＹＺ断面を示している。ＱＣＬ１Ｃでは、半導体絶縁部７５Ｂが金属膜７２に直接接している。すなわち、ＱＣＬ１Ｃでは、積層端面３０ｂ上に絶縁膜７１が設けられていない。半導体絶縁部７５Ｂの側面７５ｂは、金属膜７２によって全て覆われている。このように、積層端面３０ｂ上に、絶縁膜７１が設けられておらず、高い熱伝導性を有する半導体絶縁部７５Ｂが設けられることにより、積層端面３０ｂにおける放熱性を高めることができる。その結果、ＱＣＬ１Ｃの素子特性及び信頼性を高めることができる。また、半導体絶縁部７５Ｂを絶縁膜として機能させることができる。なお、このようなＱＣＬ１Ｃを作製する際には、ＱＣＬ１Ｂの作製方法と同じ工程を経る。但し、ＱＣＬ１Ｃの作製方法では、端面８５ａ上に絶縁膜７１を成膜する工程を省く。
【００６４】
（第３変形例）
図１６及び図１７は、上記実施形態の第３変形例によるＱＣＬ１Ｄの断面図である。なお、図１６は、半導体積層３０の領域３０ｃを含むＸＺ断面を示している。また、図１７は、半導体積層３０の領域３０ｄを含むＸＺ断面を示している。本変形例と上記実施形態との相違点は、２つの電流ブロック部及び半導体絶縁部の構成である。すなわち、本変形例のＱＣＬ１Ｄの半導体絶縁部７５と２つの電流ブロック部４０とは、同一材料から構成される。そして、半導体絶縁部７５と２つの電流ブロック部４０とを一括して成長させる。半導体絶縁部７５は、Ｚ方向において上部電極５０に対して半導体基板２０とは反対側に突出するので、半導体絶縁部７５と一括して成長される電流ブロック部４０も、Ｚ方向において上部電極５０に対して半導体基板２０とは反対側に突出する。
【００６５】
このＱＣＬ１Ｄの作製方法の一例について、以下に説明する。図１８（ａ）〜図１８（ｃ）、並びに図１９（ａ）〜図１９（ｃ）は、図１６及び図１７のＱＣＬ１Ｄの作製工程を示す図である。なお、図１８（ａ）〜図１８（ｃ）は、同一工程におけるＱＣＬ１Ｄの断面を示している。図１９（ａ）〜図１９（ｃ）は、図１８（ａ）〜図１８（ｃ）の工程の後の同一工程におけるＱＣＬ１Ｄの断面を示している。また、図１８（ａ）及び図１９（ａ）は、ＱＣＬ１Ｄの半導体積層３０を含むＹＺ断面を示している。また、図１８（ｂ）は、図１８（ａ）のXVIIIｂ−XVIIIｂ線に沿ったＸＺ断面を示しており、図１８（ｃ）は、図１８（ａ）のXVIIIｃ−XVIIIｃ線に沿ったＸＺ断面を示している。また、図１９（ｂ）は、図１９（ａ）のXIXｂ−XIXｂ線に沿ったＸＺ断面を示しており、図１９（ｃ）は、図１９（ａ）のXIXｃ−XIXｃ線に沿ったＸＺ断面を示している。
【００６６】
本変形例によるＱＣＬ１Ｄの作製方法は、メサ状の半導体積層３０が形成される工程（図５（ｂ）参照）までは上記実施形態と同じであるので、その工程までの説明については省略する。但し、本変形例では、２回目の結晶成長工程において、回折格子層３４上にコンタクト層３６まで結晶成長させ、半導体層７６はコンタクト層３６上に結晶成長させない。従って、メサ状の半導体積層３０が形成される工程を経ると、コンタクト層３６上に半導体層７６が形成されておらず、コンタクト層３６が最上層に位置する。
【００６７】
メサ状の半導体積層３０が形成される工程の後、マスク８１を除去し、図１８（ａ）及び図１８（ｂ）に示されるように、メサ状の半導体積層３０の上面３０ａ上にマスク８６を形成する。マスク８６は、図１８（ａ）〜図１８（ｃ）に示されるように、領域３０ｃのみを覆い、領域３０ｄは覆わない。マスク８６は、上記実施形態のマスク８１と同じ材料にて構成される。次に、図１９（ａ）〜図１９（ｃ）に示されるように、２つの電流ブロック部４０を半導体積層３０の両側面上に結晶成長させ、半導体絶縁部７５を領域３０ｄ上に結晶成長させる。このとき、２つの電流ブロック部４０及び半導体絶縁部７５は、マスク８６の上には成長しない。このようにして、２つの電流ブロック部４０及び半導体絶縁部７５が一括して形成される。その後、マスク８６を除去する。その後の工程（上部電極５０を領域３０ｃ上に形成する工程）以降の工程は、上記実施形態と同じであるので、説明を省略する。
【００６８】
このように、半導体絶縁部７５と２つの電流ブロック部４０とを一括して成長させることにより、ＱＣＬ１Ｄの作製工程を簡略化することができる。すなわち、ＱＣＬ１Ｄを容易に作製することができる。その結果、ＱＣＬ１Ｄの生産性を向上させることができる。また、半導体絶縁部７５及び電流ブロック部４０は、同一材料にて一括形成される単結晶であることにより、半導体絶縁部７５と電流ブロック部４０との界面において欠陥が生じ難い。従って、この欠陥に起因するＱＣＬ１Ｄの素子特性の低下、及び信頼性の低下を抑えることができる。また、ＱＣＬ１Ｄにおいても上記実施形態と同様の効果を奏することができる。
【００６９】
（第４変形例）
図２０及び図２１は、第４変形例によるＱＣＬ１Ｅの断面図である。なお、図２０は、半導体積層３０を含むＸＺ断面を示しており、図２１は、半導体絶縁部７５Ｂを含むＸＺ断面を示している。本変形例と上記実施形態との相違点は、２つの電流ブロック部及び半導体絶縁部の構成である。すなわち、本変形例のＱＣＬ１Ｅは、第２変形例の半導体絶縁部７５Ｂを備えており、その半導体絶縁部７５Ｂと２つの電流ブロック部４０とが、同一材料から構成される。そして、半導体絶縁部７５Ｂと２つの電流ブロック部４０とを一括して成長させる。半導体絶縁部７５Ｂは、Ｚ方向において上部電極５０に対して半導体基板２０とは反対側に突出するので、半導体絶縁部７５Ｂと一括して成長される電流ブロック部４０も、Ｚ方向において上部電極５０に対して半導体基板２０とは反対側に突出する。
【００７０】
このＱＣＬ１Ｅの作製方法の一例について、以下に説明する。図２２（ａ）〜図２２（ｃ）、図２３（ａ）〜図２３（ｃ）、並びに図２４（ａ）〜図２４（ｃ）は、図２０及び図２１のＱＣＬ１Ｅの作製工程を示す図である。なお、図２２（ａ）〜図２２（ｃ）は、同一工程におけるＱＣＬ１Ｅの断面を示している。図２３（ａ）〜図２３（ｃ）は、図２２（ａ）〜図２２（ｃ）の工程の後の同一工程におけるＱＣＬ１Ｅの断面を示している。図２４（ａ）〜図２４（ｃ）は、図２３（ａ）〜図２３（ｃ）の工程の後の同一工程におけるＱＣＬ１Ｅの断面を示している。また、図２２（ａ）、図２３（ａ）及び図２４（ａ）は、ＱＣＬ１Ｅの半導体積層３０を含むＹＺ断面を示している。また、図２２（ｂ）は、図２２（ａ）のXXIIｂ−XXIIｂ線に沿ったＸＺ断面を示しており、図２２（ｃ）は、図２２（ａ）のXXIIｃ−XXIIｃ線に沿ったＸＺ断面を示している。また、図２３（ｂ）は、図２３（ａ）のXXIIIｂ−XXIIIｂ線に沿ったＸＺ断面を示しており、図２３（ｃ）は、図２３（ａ）のXXIIIｃ−XXIIIｃ線に沿ったＸＺ断面を示している。また、図２４（ｂ）は、図２４（ａ）のXXIVｂ−XXIVｂ線に沿ったＸＺ断面を示しており、図２４（ｃ）は、図２４（ａ）のXXIVｃ−XXIVｃ線に沿ったＸＺ断面を示している。
【００７１】
本変形例によるＱＣＬ１Ｅの作製方法は、２回目の結晶成長工程（図４（ｃ）参照）までは上記実施形態と同じであるので、その工程までの説明については省略する。但し、本変形例では、２回目の結晶成長工程において、回折格子層３４上にコンタクト層３６まで結晶成長させ、半導体層７６はコンタクト層３６上に結晶成長させない。従って、２回目の結晶成長工程を経ると、コンタクト層３６上に半導体層７６が形成されておらず、コンタクト層３６が最上層に位置する。
【００７２】
その後、図２２（ａ）〜図２２（ｃ）に示されるように、上面３０ａ上にマスク８６を形成する。マスク８６は、領域３０ｃのみを覆い、領域３０ｄは覆わない。次に、図２３（ａ）〜図２３（ｃ）に示されるように、このマスク８６を用いて、コンタクト層３６、上部クラッド層３５、回折格子層３４、コア層３３、バッファ層３２、及び半導体基板２０に対してＺ方向においてエッチングする。これにより、図２３（ｂ）に示されるように、メサ状の半導体積層３０が形成される。このとき、図２３（ａ）に示されるように、半導体積層３０のマスク８６にて覆われた領域と、半導体積層３０のエッチングが行われた領域との境界に、積層端面３０ｂが形成される。
【００７３】
次に、図２４（ａ）〜図２４（ｃ）に示されるように、２つの電流ブロック部４０を半導体積層３０の両側面上に結晶成長させ、半導体絶縁部７５Ｂを積層端面３０ｂ上に結晶成長させる。このとき、２つの電流ブロック部４０及び半導体絶縁部７５Ｂは、マスク８６の上には成長しない。このようにして、２つの電流ブロック部４０及び半導体絶縁部７５Ｂが一括して形成される。その後、マスク８６を除去する。その後の工程（上部電極５０を上面３０ａ上に形成する工程）以降の工程は、上記実施形態と同じであるので、説明を省略する。このように、半導体絶縁部７５Ｂと２つの電流ブロック部４０とを一括して成長させる場合も、第３変形例のＱＣＬ１Ｄと同様の効果を奏することができる。
【００７４】
本発明の量子カスケード半導体レーザは、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上述した実施形態及び各変形例を、必要な目的及び効果に応じて互いに組み合わせてもよい。また、上述した実施形態及び各変形例では、半導体絶縁部及び金属膜が、半導体素子部のＹ方向における後端面側にのみ設けられていたが、半導体絶縁部及び金属膜は、半導体素子部の前端面側にのみ設けられてもよく、半導体素子部の前端面及び後端面の両方に設けられてもよい。また、上述した実施形態及び各変形例では、ＱＣＬは埋め込みヘテロストラクチャーを有していたが、例えば半導体積層３０の両側面上に絶縁膜（例えばＳｉＯ２等の誘電体膜）を成膜したハイメサ構造等の他の任意の構造を有してもよい。また、上述した実施形態及び各変形例では、回折格子層３４を有するＤＦＢ型のＱＣＬを説明したが、これに限定されることはない。すなわち、上述した実施形態及び各変形例は、例えば回折格子層３４を有さないファブリーペロー（ＦＰ）型のＱＣＬにも同様に適用できる。このＦＰ型のＱＣＬは、ＤＦＢ型のＱＣＬと同様の改善を提供できる。また、上述した実施形態及び各変形例では、上部電極がカソード電極であり、下部電極がアノード電極である場合を例示したが、上部電極がアノード電極であり、下部電極がカソード電極であってもよく、この場合にも上述した実施形態及び各変形例の効果と同様の効果が得られる。
【符号の説明】
【００７５】
１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ…量子カスケード半導体レーザ、２…キャリア、３…サブマウント、４…半田、５…ワイヤ、１０…半導体素子部、１０ａ…後端面、１０ｂ…前端面、２０…半導体基板、２０ａ…主面、２０ｂ…裏面、２０ｃ…基板端面、３０ｃ，３０ｄ…領域、３０…半導体積層、３０ａ，７５ｃ…上面、３０ｂ…積層端面、３２…バッファ層、３３…コア層、３４…回折格子層、３４ａ…回折格子、３５…上部クラッド層、３６…コンタクト層、４０…電流ブロック部、５０…上部電極、６０…下部電極、７１…絶縁膜、７２…金属膜、７５，７５Ａ，７５Ｂ…半導体絶縁部、７５ａ、７５ｂ…側面、７５ｄ…下面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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