(57)【要約】【課題】製造が容易な半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、半導体板と、前記半導体板内に設けられた第１電極部材と、前記半導体板の第１面上に設けられ、前記第１電極部材を覆う第１絶縁膜と、前記第１絶縁膜上に設けられ、前記第１面に接続された第１パッドと、前記第１絶縁膜上に設けられ、前記第１パッドから離隔した第２パッドと、前記第２パッドを前記第１電極部材に接続するコンタクトと、を備える。前記第１電極部材は、前記第１パッドの直下域に配置された第１部分と、前記第２パッドの直下域に配置された第２部分と、を有する。前記第１部分における幅方向両端部の上面は、前記第１部分おける幅方向中央部の上面よりも上方に位置する。前記第２部分の上面における幅方向端部と幅方向中央部との高さの差は、前記第１部分の上面における幅方向端部と幅方向中央部との高さの差よりも小さい。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体板と、
前記半導体板内に設けられた第１電極部材と、
前記半導体板の第１面上に設けられ、前記第１電極部材を覆う第１絶縁膜と、
前記第１絶縁膜上に設けられ、前記第１面に接続された第１パッドと、
前記第１絶縁膜上に設けられ、前記第１パッドから離隔した第２パッドと、
前記第２パッドを前記第１電極部材に接続するコンタクトと、
を備え、
前記第１電極部材は、
前記第１パッドの直下域に配置された第１部分と、
前記第２パッドの直下域に配置された第２部分と、
を有し、
前記第１部分における幅方向両端部の上面は、前記第１部分おける幅方向中央部の上面よりも上方に位置し、
前記第２部分の上面における幅方向端部と幅方向中央部との高さの差は、前記第１部分の上面における幅方向端部と幅方向中央部との高さの差よりも小さい半導体装置。
【請求項２】
前記第２部分の幅は前記第１部分の幅よりも小さい請求項１記載の半導体装置。
【請求項３】
前記第２部分の厚さは前記第１部分の厚さよりも薄い請求項１または２に記載の半導体装置。
【請求項４】
前記半導体板の第２面上に設けられた第３パッドと、
前記第１電極部材と前記第３パッドとの間に設けられ、幅が前記第１部分の幅よりも小さい第２電極部材と、
をさらに備えた請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第２電極部材は、
下部分と、
前記下部分上に設けられ、幅が前記下部分よりも太い上部分と、
を有した請求項４記載の半導体装置。
【請求項６】
半導体層の上部に第１方向に延びるトレンチを形成する工程と、
前記トレンチの内面上に第１絶縁膜を形成すると共に、前記トレンチの下部内に第１電極部材を形成する工程と、
前記トレンチの上部内に第２絶縁膜を形成する工程と、
第１領域において、前記第２絶縁膜の上面に第１凹部を形成する工程と、
前記第１領域から見て前記第１方向に位置する第２領域において、前記第１絶縁膜の上面及び前記第２絶縁膜の上面に、前記第１凹部よりも広く、前記第１凹部よりも深い第２凹部を形成する工程と、
前記半導体層の露出面上に第３絶縁膜を形成する工程と、
前記第１凹部を埋め切り、前記第２凹部を埋め切らない導電膜を形成する工程と、
前記導電膜を選択的に除去することにより、前記第１凹部内及び前記第２凹部の内面上に第２電極部材を形成する工程と、
前記半導体層及び前記第２電極部材を覆うように第４絶縁膜を形成する工程と、
前記第４絶縁膜内に前記第２電極部材における前記第１凹部内に形成された部分に接続されたコンタクトを形成する工程と、
を備えた半導体装置の製造方法。
【請求項７】
前記第２電極部材を形成する工程は、
前記第２領域において前記トレンチの直上域を覆うマスクを形成する工程と、
前記マスクを用いて前記導電膜に対して等方性エッチングを施す工程と、
を有した請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、半導体チップの下面上にドレインパッドを設け、上面上にソースパッド及びゲートパッドを設けた縦型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）が開発されている。このような縦型ＭＯＳＦＥＴにおいて、半導体チップ内の電界分布を制御するために、半導体チップ内にフィールドプレート電極を埋め込む技術が提案されている。この場合、ゲート電極は、フィールドプレート電極上にライン状に設けられ、コンタクトを介してゲートパッドに接続される。しかしながら、平面構造の微細化に伴い、コンタクトをゲート電極に確実に接続することが困難になる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−０３３０７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、製造が容易な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、半導体板と、前記半導体板内に設けられた第１電極部材と、前記半導体板の第１面上に設けられ、前記第１電極部材を覆う第１絶縁膜と、前記第１絶縁膜上に設けられ、前記第１面に接続された第１パッドと、前記第１絶縁膜上に設けられ、前記第１パッドから離隔した第２パッドと、前記第２パッドを前記第１電極部材に接続するコンタクトと、を備える。前記第１電極部材は、前記第１パッドの直下域に配置された第１部分と、前記第２パッドの直下域に配置された第２部分と、を有する。前記第１部分における幅方向両端部の上面は、前記第１部分おける幅方向中央部の上面よりも上方に位置する。前記第２部分の上面における幅方向端部と幅方向中央部との高さの差は、前記第１部分の上面における幅方向端部と幅方向中央部との高さの差よりも小さい。
【０００６】
実施形態に係る半導体装置の製造方法は、半導体層の上部に第１方向に延びるトレンチを形成する工程と、前記トレンチの内面上に第１絶縁膜を形成すると共に、前記トレンチの下部内に第１電極部材を形成する工程と、前記トレンチの上部内に第２絶縁膜を形成する工程と、第１領域において、前記第２絶縁膜の上面に第１凹部を形成する工程と、前記第１領域から見て前記第１方向に位置する第２領域において、前記第１絶縁膜の上面及び前記第２絶縁膜の上面に、前記第１凹部よりも広く、前記第１凹部よりも深い第２凹部を形成する工程と、前記半導体層の露出面上に第３絶縁膜を形成する工程と、前記第１凹部を埋め切り、前記第２凹部を埋め切らない導電膜を形成する工程と、前記導電膜を選択的に除去することにより、前記第１凹部内及び前記第２凹部の内面上に第２電極部材を形成する工程と、前記半導体層及び前記第２電極部材を覆うように第４絶縁膜を形成する工程と、前記第４絶縁膜内に前記第２電極部材における前記第１凹部内に形成された部分に接続されたコンタクトを形成する工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る半導体装置を示す平面図である。
【図２】（ａ）は図１に示すＡ−Ａ’線による断面図であり、（ｂ）は図１に示すＢ−Ｂ’線による断面図である。
【図３】（ａ）及び（ｂ）は、実施形態に係る半導体装置のゲート電極を示す斜視図である。
【図４】（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】実施形態に係る半導体装置の製造方法を示す平面図である。
【図７】（ａ）は図６に示すＡ−Ａ’線による断面図であり、（ｂ）は図６に示すＢ−Ｂ’線による断面図である。
【図８】図６に示すＣ−Ｃ’線による断面図である。
【図９】（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３】（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法を示す断面図である。
【図１４】（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法を示す断面図である。
【図１５】（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法を示す断面図である。
【図１６】（ａ）及び（ｂ）は、比較例に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、本発明の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す平面図である。
図２（ａ）は図１に示すＡ−Ａ’線による断面図であり、（ｂ）は図１に示すＢ−Ｂ’線による断面図である。
図３（ａ）及び（ｂ）は、本実施形態に係る半導体装置のゲート電極を示す斜視図であり、相互に異なる方向から見た図である。
【０００９】
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、図１において、ゲート電極２６は数本のみを示し、他は省略している。また、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。
本実施形態に係る半導体装置は、例えば、縦型の電力用半導体装置であり、例えば、縦型ＭＯＳＦＥＴである。
【００１０】
図１、図２（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置１においては、シリコン板１０が設けられている。本明細書において、「シリコン板」とは、シリコン（Ｓｉ）を主成分とする板状の部材をいう。他の構成要素についても同様であり、構成要素の名称に材料名が含まれている場合は、その構成要素の主成分はその材料である。また、一般にシリコンは半導体材料であるため、特段の説明が無い限り、シリコン板は半導体板である。他の部材についても同様であり、原則として、その部材の特性は、主成分の特性を反映している。シリコン板１０は、例えば、単結晶のシリコンにより形成されている。
【００１１】
シリコン板１０の上面１０ａ上には、ソースパッド３１及びゲートパッド３２が相互に離隔して設けられている。ソースパッド３１の面積はゲートパッド３２の面積よりも大きい。また、シリコン板１０の下面１０ｂ上には、ドレインパッド３３が設けられている。ソースパッド３１及びゲートパッド３２は、例えば、アルミニウム（Ａｌ）等の金属材料により形成されている。ドレインパッド３３は、例えば、チタンニッケル金（ＴｉＮｉＡｕ）合金等の金属材料により形成されている。
【００１２】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン板１０の厚さ方向を「Ｚ方向」とし、ソースパッド３１及びゲートパッド３２の配列方向を「Ｘ方向」とし、Ｚ方向及びＸ方向に対して直交する方向を「Ｙ方向」とする。また、Ｚ方向のうち、下面１０ｂから上面１０ａに向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。Ｚ方向から見て、ソースパッド３１が設けられている領域をセル領域Ｒｃといい、ゲートパッド３２が設けられている領域をゲート領域Ｒｇという。半導体装置１においては、主としてセル領域Ｒｃにおいて、ドレインパッド３３とソースパッド３１との間に電流が流れる。
【００１３】
シリコン板１０においては、導電形がｎ＋＋形のドレイン層１１、導電形がｎ−形のドリフト層１２、導電形がｐ形のベース層１３、導電形がｎ＋＋形のソース層１４がこの順に積層されている。但し、Ｚ方向から見て、ドレイン層１１及びドリフト層１２はセル領域Ｒｃ及びゲート領域Ｒｇの双方に配置されており、ベース層１３及びソース層１４はセル領域Ｒｃのみに配置されている。
【００１４】
ドレイン層１１のドナー濃度及びソース層１４のドナー濃度は、ドリフト層１２のドナー濃度よりも高い。ドレイン層１１、ドリフト層１２、ベース層１３及びソース層１４は、一体的に形成されており、その境界は必ずしも明瞭ではない。ドレイン層１１はシリコン板１０の下面１０ｂを構成し、ソース層１４はシリコン板１０の上面１０ａを構成している。ドレイン層１１はドレインパッド３３に接し、ドレインパッド３３に接続されている。
【００１５】
シリコン板１０の上部内には、Ｘ方向に延びるトレンチ２０が複数本形成されている。トレンチ２０はセル領域Ｒｃからゲート領域Ｒｇにわたって配置されている。トレンチ２０の下端は、ドリフト層１２内に位置している。トレンチ２０におけるドリフト層１２内に位置した部分の内面上には、シリコン酸化膜２１が設けられている。シリコン酸化膜２１の下部の側面上には、シリコン酸化膜２２が設けられている。
【００１６】
トレンチ２０内には、導電性材料、例えばポリシリコンからなるフィールドプレート（ＦＰ）電極２４が設けられている。ＦＰ電極２４の下部２４ａはシリコン酸化膜２２に挟まれており、上部２４ｂはシリコン酸化膜２２上に位置し、シリコン酸化膜２１に接している。このため、上部２４ｂの幅、すなわち、Ｙ方向の長さは、下部２４ａの幅よりも大きい。ＦＰ電極２４の上端はシリコン酸化膜２１の上端よりも下方に位置している。例えば、ＦＰ電極２４には、ソースパッド３１と同じ電位が印加される。
【００１７】
ＦＰ電極２４上であって、シリコン酸化膜２１に挟まれた位置には、シリコン酸化膜２５が設けられている。セル領域Ｒｃにおいては、Ｚ方向におけるシリコン酸化膜２５の上端の位置はシリコン酸化膜２１の上端の位置と略等しく、ドリフト層１２とベース層１３との界面の位置と略等しい。一方、ゲート領域Ｒｇにおいては、シリコン酸化膜２１の上端の位置はシリコン酸化膜２５の上端の位置よりも高い。
【００１８】
トレンチ２０内におけるシリコン酸化膜２５上には、ゲート電極２６が設けられている。ゲート電極２６は、ＦＰ電極２４の直上域に配置され、Ｘ方向に延びる。ゲート電極２６は、導電性材料、例えば、ポリシリコンにより一体的に形成されている。
【００１９】
図２（ａ）及び（ｂ）、図３（ａ）及び（ｂ）に示すように、ゲート電極２６のうち、セル領域Ｒｃに配置された部分２６ａの形状は、ゲート領域Ｒｇに配置された部分２６ｅの形状とは異なる。以下、ゲート電極２６の形状について、詳細に説明する。
【００２０】
部分２６ａは、その長手方向（Ｘ方向）に直交する断面（ＹＺ断面）の形状が凹字状である。すなわち、部分２６ａの幅方向（Ｙ方向）の両端部２６ｂは、幅方向の中央部２６ｃに対して、トレンチ２０の内面に沿って上方に起立している。このため、両端部２６ｂの上面は、中央部２６ｃの上面よりも上方に位置している。
【００２１】
一方、部分２６ｅは、その長手方向（Ｘ方向）に直交する断面（ＹＺ断面）の形状が略矩形状である。このため、部分２６ｅの上面は略平坦である。部分２６ｅの上面における幅方向（Ｙ方向）の両端部と幅方向の中央部とのＺ方向における差は、部分２６ａの上面における幅方向の両端部と中央部とのＺ方向における差Ｄよりも短い。なお、部分２６ｅの上面における幅方向の両端部と幅方向の中央部とのＺ方向における差は、図２（ｂ）に示す例では、略ゼロである。また、部分２６ｅの幅は部分２６ａの幅よりも狭く、部分２６ｅの厚さは部分２６ａ全体の厚さよりも薄い。Ｚ方向において、部分２６ｅの上面は部分２６ａの上端と略同じ位置にあり、部分２６ｅの下面は部分２６ａの下面よりも上方に位置する。このため、シリコン酸化膜２５における部分２６ｅの直下域に配置された部分は、部分２６ａの直下域に配置された部分よりも厚い。
【００２２】
セル領域Ｒｃにおいて、シリコン板１０とゲート電極２６との間には、例えばシリコン酸化物からなるゲート絶縁膜２７が設けられている。シリコン板１０上には、ゲート電極２６を覆うように、シリコン酸化膜２８が設けられている。シリコン酸化膜２８上には、ＢＰＳＧ（Boron Phosphorous Silicate Glass：ボロン−リン添加シリコン酸化物）膜２９が設けられている。ソースパッド３１及びゲートパッド３２は、ＢＰＳＧ膜２９上に配置されている。
【００２３】
シリコン酸化膜２８内及びＢＰＳＧ膜２９内には、Ｚ方向に延びるコンタクト３４及び３５が設けられている。コンタクト３４の下端はソース層１４に接続されており、上端はソースパッド３１に接続されている。コンタクト３５の下端はゲート電極２６の部分２６ｅの上面に接続されており、コンタクト３５の上端はゲートパッド３２の下面に接続されている。コンタクト３４及び３５は、例えばタングステン（Ｗ）等の金属材料により形成されている。
【００２４】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図４（ａ）及び（ｂ）〜図５（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。
図４（ａ）に示す断面は図１に示すＡ−Ａ’線による断面に相当し、（ｂ）に示す断面は図１に示すＢ−Ｂ’線による断面に相当する。図５（ａ）〜（ｂ）についても同様である。
図６は、本実施形態に係る半導体装置の製造方法を示す平面図である。
図７（ａ）は図６に示すＡ−Ａ’線による断面図であり、（ｂ）は図６に示すＢ−Ｂ’線による断面図である。
図８は、図６に示すＣ−Ｃ’線による断面図である。
【００２５】
図９（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。
図９（ａ）に示す断面は図６に示すＡ−Ａ’線による断面に相当し、（ｂ）に示す断面は図６に示すＢ−Ｂ’線による断面に相当する。
図１０は、本実施形態に係る半導体装置の製造方法を示す断面図である。
図１０に示す断面は図６に示すＣ−Ｃ’線による断面に相当する。
図１１（ａ）及び（ｂ）〜図１５（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。
図１１（ａ）に示す断面は図１に示すＡ−Ａ’線による断面に相当し、（ｂ）に示す断面は図１に示すＢ−Ｂ’線による断面に相当する。図１２（ａ）〜図１５（ｂ）についても同様である。
【００２６】
先ず、図４（ａ）及び（ｂ）に示すように、シリコン基板１１ａを用意する。シリコン基板１１ａは低抵抗基板であり、例えばリン（Ｐ）を含み、導電形はｎ＋＋形である。次に、シリコン基板１１ａの上面上に、シリコンをエピタキシャル成長させることにより、導電形がｎ−形のドリフト層１２を形成する。次に、ドリフト層１２の上部に、Ｘ方向に延びるトレンチ２０を複数本形成する。
【００２７】
次に、シリコン酸化物を堆積させることにより、トレンチ２０の内面上に、シリコン酸化膜２１を形成する。次に、トレンチ２０の下部内において、シリコン酸化膜２１の表面上に、シリコン酸化膜２２を形成する。次に、ポリシリコンを堆積させることにより、トレンチ２０内にＦＰ電極２４を形成する。ＦＰ電極２４のうち、シリコン酸化膜２２によって挟まれた部分が下部２４ａとなり、シリコン酸化膜２２上に配置された部分が上部２４ｂとなる。上部２４ｂは下部２４ａよりも太い。また、ＦＰ電極２４の上面は、ドリフト層１２の上面よりも下方に位置させる。
【００２８】
次に、シリコン酸化物を堆積させることにより、トレンチ２０内におけるＦＰ電極２４上に、シリコン酸化膜２５を形成する。次に、ドライエッチングを施すことにより、ドリフト層１２上に堆積したシリコン酸化物を除去する。次に、ドリフト層１２上、シリコン酸化膜２１上及びシリコン酸化膜２５上に、レジストマスク４１を形成する。レジストマスク４１においては、ゲート領域Ｒｇに配置されたシリコン酸化膜２５の直上域に、開口部４１ａを形成する。
【００２９】
次に、図５（ａ）及び（ｂ）に示すように、レジストマスク４１（図４（ａ）及び（ｂ）参照）をマスクとして、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施す。これにより、ゲート領域Ｒｇにおいて、シリコン酸化膜２５の上部に凹部４２が形成される。このとき、シリコン酸化膜２１はエッチングしない。次に、レジストマスク４１を除去する。
【００３０】
次に、図６、図７（ａ）及び（ｂ）、図８に示すように、ゲート領域Ｒｇを覆い、セル領域Ｒｃを露出させるように、レジストマスク４３を形成する。レジストマスク４３のセル領域Ｒｃ側の端縁４３ａは、凹部４２のセル領域Ｒｃ側の端縁４２ａよりもセル領域Ｒｃ側に配置する。端縁４３ａと端縁４２ａとの距離は、次の図９（ａ）及び（ｂ）、図１０に示す工程におけるエッチング量以下とし、例えば、１μｍ以下とする。
【００３１】
次に、図９（ａ）及び（ｂ）、図１０に示すように、レジストマスク４３をマスクとして、シリコン酸化物に対するＣＤＥ（Chemical Dry Etching)等の等方性エッチングを施す。これにより、セル領域Ｒｃにおいて、シリコン酸化膜２１及び２５に凹部４４が形成される。凹部４４は、凹部４２よりも深く形成する。また、凹部４４はシリコン酸化膜２１及び２５の双方を除去して形成されるため、シリコン酸化膜２５のみ除去して形成された凹部４２よりも広くなる。このとき、レジストマスク４３の直下域に回り込むようにエッチングが進行することにより、凹部４４は凹部４２に連通される。次に、レジストマスク４３を除去する。
【００３２】
次に、図１１（ａ）及び（ｂ）に示すように、熱酸化処理を施す。これにより、ドリフト層１２の露出面上に、ゲート絶縁膜２７が形成される。
【００３３】
次に、図１２（ａ）及び（ｂ）に示すように、例えば、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition：低圧化学気相成長）法により、シリコンを堆積させることにより、ポリシリコン膜２６ｓを形成する。ポリシリコン膜２６ｓの厚さは、凹部４２を埋め切り、凹部４４は埋め切らないような厚さとする。
【００３４】
次に、図１３（ａ）及び（ｂ）に示すように、セル領域Ｒｃにおいて、凹部４４の直上域に、レジストマスク４５を形成する。レジストマスク４５はゲート領域Ｒｇには形成しない。そして、シリコンに対して、ＣＤＥ等の等方性エッチングを施す。
【００３５】
これにより、図１４（ａ）及び（ｂ）に示すように、セル領域Ｒｃにおいては、ポリシリコン膜２６ｓにおけるレジストマスク４５によって覆われていない部分が除去され、次いで、レジストマスク４５の直下域に配置された部分も側方から除去されて、凹部４４の内面上に堆積された部分が残留する。この結果、ポリシリコン膜２６ｓからゲート電極２６の部分２６ａが形成される。一方、ゲート領域Ｒｇにおいては、ポリシリコン膜２６ｓが上面側から均一にエッチバックされて、凹部４２内に配置された部分が残留する。これにより、ポリシリコン膜２６ｓからゲート電極２６の部分２６ｅが形成される。部分２６ａ及び２６ｅにより、ゲート電極２６が形成される。その後、レジストマスク４５を除去する。
【００３６】
次に、図１５（ａ）及び（ｂ）に示すように、セル領域Ｒｃにおいて、アクセプタとなる不純物、例えば、ボロン（Ｂ）をイオン注入することにより、ドリフト層１２の上部にｐ形のベース層１３を形成する。次に、セル領域Ｒｃにおいて、ドナーとなる不純物、例えば、リン（Ｐ）をイオン注入することにより、ベース層１３の上部にｎ＋＋形のソース層１４を形成する。
【００３７】
次に、アンドープのシリコン酸化物を堆積させることにより、全面にシリコン酸化膜２８を形成する。シリコン酸化膜２８の上面には、ゲート電極２６等の形状を反映した凹凸が形成される。次に、ボロン及びリンを含有したシリコン酸化物を堆積させて、ＢＰＳＧ膜２９を形成する。ＢＰＳＧ膜２９の上面にも、ゲート電極２６等の形状を反映した凹凸が形成される。次に、温度が例えば９００℃の熱処理を施すことにより、ＢＰＳＧ膜２９を粘性流動させて、ＢＰＳＧ膜２９の上面を平坦化する。次に、全面にレジストマスク４６を形成する。レジストマスク４６には、ソース層１４の直上域にホール４６ａを形成すると共に、ゲート電極２６の部分２６ｅの直上域にホール４６ｂを形成する。
【００３８】
次に、ＲＩＥ等の異方性エッチングを施す。これにより、ＢＰＳＧ膜２９及びシリコン酸化膜２８において、ホール４６ａの直下域にソース層１４に到達するコンタクトホール４７が形成されると共に、ホール４６ｂの直下域にゲート電極２６の部分２６ｅに到達するコンタクトホール４８が形成される。次に、レジストマスク４６を除去する。
【００３９】
次に、図１、図２（ａ）及び（ｂ）に示すように、例えばタングステン等の金属材料を堆積させて、エッジバックすることにより、コンタクトホール４７内にコンタクト３４を形成すると共に、コンタクトホール４８内にコンタクト３５を形成する。
【００４０】
次に、全面にアルミニウムを堆積させて、パターニングすることにより、セル領域Ｒｃにソースパッド３１を形成すると共に、ゲート領域Ｒｇにゲートパッド３２を形成する。次に、シリコン基板１１ａを下面から研削して、薄くする。これにより、シリコン基板１１ａがドレイン層１１となる。次に、例えばスパッタリング法により、ドレイン層１１の下面上にドレインパッド３３を形成する。このようにして、本実施形態に係る半導体装置１が製造される。
【００４１】
次に、本実施形態の効果について説明する。
本実施形態においては、セル領域Ｒｃにおいて、ゲート電極２６の部分２６ａの断面形状が凹字状である。これにより、トレンチ２０を太く形成しても、図１２（ａ）に示す工程において、ポリシリコン膜２６ｓを過剰に厚く形成することなく、必要なゲート長を有したゲート電極２６を形成することができる。
【００４２】
トレンチ２０を太く形成することにより、トレンチ２０内にシリコン酸化膜２１及び２２を二重に形成し、ＦＰ電極２４とドリフト層１２との距離をＺ方向の位置に応じて異ならせることができる。より具体的には、ＦＰ電極２４の下部２４ａとドリフト層１２との距離は、シリコン酸化膜２１及び２２の合計の厚さとし、ＦＰ電極２４の上部２４ｂとドリフト層１２との距離は、シリコン酸化膜２１の厚さとすることができる。これにより、シリコン板１０内の電界分布を精密に制御することができ、例えば電界集中を緩和することができる。
【００４３】
一方、ゲート領域Ｒｇにおいては、ゲート電極２６の部分２６ｅの断面形状が矩形状であり、部分２６ｅの上面が平坦である。これにより、図１５（ｂ）に示す工程において、レジストマスク４６のホール４６ｂの位置がＹ方向において多少ずれたとしても、コンタクトホール４８が部分２６ｅから外れることがなく、コンタクト３５をゲート電極２６に確実に接続することができる。このため、ホール４６ｂの位置合わせのマージンが大きく、半導体装置１の製造が容易である。
【００４４】
また、本実施形態においては、図５（ｂ）に示す工程において、ゲート領域Ｒｇに凹部４２を形成し、図９（ｂ）に示す工程において、セル領域Ｒｃに凹部４２よりも深くて広い凹部４４を形成し、図１２（ａ）及び（ｂ）に示す工程において、ポリシリコン膜２６ｓを凹部４２を埋め切り凹部４４を埋め切らないような厚さに形成し、図１４（ａ）及び（ｂ）に示す工程において、ポリシリコン膜２６ｓに対して等方性エッチングを施している。これにより、図３（ａ）及び（ｂ）に示すゲート電極２６を形成することができる。
【００４５】
次に、比較例について説明する。
図１６（ａ）及び（ｂ）は、本比較例に係る半導体装置を示す断面図である。
図１６（ａ）及び（ｂ）に示すように、本比較例においては、図４（ａ）及び（ｂ）、図５（ａ）及び（ｂ）に示す凹部４２を形成する工程を実施せずに、図９（ａ）及び（ｂ）、図１０に示す工程において、凹部４４をゲート領域Ｒｇにも形成する。これにより、本比較例に係る半導体装置１０１においては、ゲート電極１２６におけるゲート領域Ｒｇに配置された部分１２６ｅの断面形状が、セル領域Ｒｃに配置された部分１２６ａの断面形状と同様に、凹字状となる。そして、コンタクト３５を、ゲート電極１２６の部分１２６ｅの幅方向（Ｙ方向）の両端部１２６ｂの上面に接続する。
【００４６】
本比較例においては、コンタクト３５をゲート電極１２６の両端部１２６ｂの上面に到達させる必要があるが、上述の実施形態のゲート電極２６の部分２６ｅと比較して、本比較例のゲート電極１２６の両端部１２６ｂの幅は狭いため、コンタクト３５のＹ方向における位置合わせのマージンが少ない。仮に、コンタクト３５がゲート電極１２６の中央部１２６ｃ側にずれると、形状不良となり、コンタクト３５がゲート電極１２６に接続されない可能性がある。また、コンタクト３５がゲート電極１２６の外側にずれると、コンタクト３５がソース層１４に短絡されてしまう可能性がある。このため、本比較例に係る半導体装置１０１を製造する際には、コンタクト３５を精密に位置合わせする必要があり、製造が困難である。
【００４７】
以上説明した実施形態によれば、製造が容易な半導体装置及びその製造方法を実現することができる。
【００４８】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００４９】
１：半導体装置、１０：シリコン板、１０ａ：上面、１０ｂ：下面、１１：ドレイン層、１１ａ：シリコン基板、１２：ドリフト層、１３：ベース層、１４：ソース層、２０：トレンチ、２１、２２：シリコン酸化膜、２４：フィールドプレート（ＦＰ）電極、２４ａ：下部、２４ｂ：上部、２５：シリコン酸化膜、２６：ゲート電極、２６ａ：部分、２６ｂ：両端部、２６ｃ：中央部、２６ｅ：部分、２６ｓ：ポリシリコン膜、２７：ゲート絶縁膜、２８：シリコン酸化膜、２９：ＢＰＳＧ膜、３１：ソースパッド、３２：ゲートパッド、３３：ドレインパッド、３４、３５：コンタクト、４１：レジストマスク、４１ａ：開口部、４２：凹部、４２ａ：端縁、４３：レジストマスク、４３ａ：端縁、４４：凹部、４５、４６：レジストマスク、４６ａ、４６ｂ：ホール、４７、４８：コンタクトホール、１０１：半導体装置、１２６：ゲート電極、１２６ａ：部分、１２６ｂ：両端部、１２６ｃ：中央部、１２６ｅ：部分、Ｄ：差、Ｒｃ：セル領域、Ｒｇ：ゲート領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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