(57)【要約】【課題】信号の入力が開始されたときに、出力される信号の波形が乱れるおそれを低減することが可能な出力回路を提供すること。【解決手段】第１のノードに印加される第１の電圧に基づいて第２のノードに第２の電圧を出力するレギュレーターと、第１の信号が入力され、前記第２の電圧に基づいて動作するプリドライバーと、前記プリドライバーからの信号が入力され、第２の信号を出力する出力ドライバーと、を備え、前記レギュレーターは、前記プリドライバーが待機状態である間は、前記第１のノードと前記第２のノードとを短絡し、前記プリドライバーが前記待機状態から通常動作状態に移行した後に、前記第２の電圧が前記第１の電圧と異なる電圧になるように制御する、出力回路。【選択図】図１
2019149773.tif 000002
【特許請求の範囲】
【請求項１】
第１のノードに印加される第１の電圧に基づいて第２のノードに第２の電圧を出力するレギュレーターと、
第１の信号が入力され、前記第２の電圧に基づいて動作するプリドライバーと、
前記プリドライバーからの信号が入力され、第２の信号を出力する出力ドライバーと、を備え、
前記レギュレーターは、
前記プリドライバーが待機状態である間は、前記第１のノードと前記第２のノードとを短絡し、
前記プリドライバーが前記待機状態から通常動作状態に移行した後に、前記第２の電圧が前記第１の電圧と異なる電圧になるように制御する、出力回路。
【請求項２】
前記レギュレーターに制御信号を供給する制御回路を備え、
前記レギュレーターは、
前記第１のノードと前記第２のノードとの間に電気的に接続され、ゲート電圧に基づいて前記第２のノードに電流を供給する第１のトランジスターと、
前記第２の電圧に基づいて前記第１のトランジスターのゲート電圧をフィードバック制御する増幅器と、
前記制御信号に基づいて、前記第１のトランジスターのゲート電圧を制御し、前記第１のノードと前記第２のノードとを短絡させる第２のトランジスターと、を含む、請求項１に記載の出力回路。
【請求項３】
前記第１のノードと前記第２のノードとが短絡している期間は前記増幅器の動作が停止する、請求項２に記載の出力回路。
【請求項４】
前記第１のトランジスターは、ディプリーション型のＮＭＯＳトランジスターである、請求項２又は３に記載の出力回路。
【請求項５】
前記制御回路は、リセット信号がリセット端子に入力され、前記第１の信号がクロック端子に入力されるＤ型のフリップフロップ回路である、請求項２から４のいずれか１項に記載の出力回路。
【請求項６】
請求項１から５のいずれか１項に記載の出力回路と、
前記第１の信号を生成するクロック信号生成回路と、を備えた、発振器。
【請求項７】
請求項１から５のいずれか１項に記載の出力回路と、
前記出力回路から出力される前記第２の信号が入力されるクロック信号入力回路と、を備えた、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路、発振器及び電子機器に関する。
【背景技術】
【０００２】
特許文献１の図１０には、メイン電流源、メイン電流源に駆動信号を供給する駆動回路、及び駆動回路に電源電圧を供給する電源回路を備えた相補型電流源回路が記載されている。この相補型電流源回路では、駆動回路はメイン電流源から切り離された電源回路から電源電圧が供給されて入力信号に応じた駆動信号を出力し、メイン電流源は駆動回路からの駆動信号に応じて差動のスイッチングトランジスターをオン／オフして差動電流を出力する。そして、メイン電流源から出力される電流を電圧に変換することにより、入力信号に応じた論理レベルであり、かつ、振幅や傾きが調整された差動信号が得られるので、出力回路として利用することができる。このような構成の出力回路によれば、メイン電流源の電源電圧が増減したとしても、駆動回路に電源電圧を供給する電源回路は一定の電圧を維持するため、メイン電流源が生成する差動信号の波形の変化を抑制することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−３３５８８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の相補型電流源回路を用いた出力回路では、駆動回路の消費電流が変化すると、駆動回路に供給される電源電圧が変化してしまう。したがって、現実的には、出力される差動信号を所望の波形に保つことが難しい。これを解決するためには、後述するように、オペアンプを用いて電源電圧と基準電圧を比較し、電源電圧をより一定に保つ電圧制御機構を設けることが望ましい。しかしながら、この場合であっても、特に、起動時などに信号の入力が開始されるときには、駆動回路が電源回路から大電流を引き込み始めると、電圧制御機構が適正に作用するまでには時間を要するため、電源回路から供給される電圧が瞬時的に大きく低下してしまう。そのため、出力される信号の波形が乱れてしまう問題がある。
【課題を解決するための手段】
【０００５】
本発明に係る出力回路の一態様は、
第１のノードに印加される第１の電圧に基づいて第２のノードに第２の電圧を出力するレギュレーターと、
第１の信号が入力され、前記第２の電圧に基づいて動作するプリドライバーと、
前記プリドライバーからの信号が入力され、第２の信号を出力する出力ドライバーと、を備え、
前記レギュレーターは、
前記プリドライバーが待機状態である間は、前記第１のノードと前記第２のノードとを短絡し、
前記プリドライバーが前記待機状態から通常動作状態に移行した後に、前記第２の電圧が前記第１の電圧と異なる電圧になるように制御する。
【０００６】
前記出力回路の一態様は、
前記レギュレーターに制御信号を供給する制御回路を備え、
前記レギュレーターは、
前記第１のノードと前記第２のノードとの間に電気的に接続され、ゲート電圧に基づいて前記第２のノードに電流を供給する第１のトランジスターと、
前記第２の電圧に基づいて前記第１のトランジスターのゲート電圧をフィードバック制御する増幅器と、
前記制御信号に基づいて、前記第１のトランジスターのゲート電圧を制御し、前記第１のノードと前記第２のノードとを短絡させる第２のトランジスターと、を含んでもよい。
【０００７】
前記出力回路の一態様において、
前記第１のノードと前記第２のノードとが短絡している期間は前記増幅器の動作が停止してもよい。
【０００８】
前記出力回路の一態様において、
前記第１のトランジスターは、ディプリーション型のＮＭＯＳトランジスターであってもよい。
【０００９】
前記出力回路の一態様において、
前記制御回路は、リセット信号がリセット端子に入力され、前記第１の信号がクロック端子に入力されるＤ型のフリップフロップ回路であってもよい。
【００１０】
本発明に係る発振器の一態様は、
前記出力回路の一態様と、
前記第１の信号を生成するクロック信号生成回路と、を備えている。
【００１１】
本発明に係る電子機器の一態様は、
前記出力回路の一態様と、
前記出力回路から出力される前記第２の信号が入力されるクロック信号入力回路と、を備えている。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態の出力回路の構成を示す図。
【図２】比較例１の出力回路の構成を示す図。
【図３】比較例２の出力回路の構成を示す図。
【図４】比較例２の出力回路の動作波形例を示す図。
【図５】第１実施形態の出力回路の動作波形例を示す図。
【図６】図５の下段に示される出力信号の波形の一部を拡大表示した図。
【図７】図５の下段に示される出力信号の波形の一部を拡大表示した図。
【図８】第２実施形態の出力回路の構成を示す図。
【図９】比較例３の出力回路の構成を示す図。
【図１０】本実施形態の発振器の機能ブロック図。
【図１１】本実施形態の電子機器の機能ブロック図。
【図１２】本実施形態の電子機器の具体的な構成例を示す図。
【図１３】本実施形態の電子機器の具体的な他の構成例を示す図。
【発明を実施するための形態】
【００１３】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００１４】
１．出力回路
１−１．第１実施形態
図１は、第１実施形態の出力回路１の構成を示す図である。図１に示すように、第１実施形態の出力回路１は、プリドライバー１０、プリドライバー１１、出力ドライバー１２、レギュレーター１３、バイパスキャパシター１４及びフリップフロップ回路１５を有している。ノードＮ１は、出力回路１の電源端子（不図示）と電気的に接続されたノードであり、電源電圧ＶＤＤが印加される。
【００１５】
ノードＮ３は、プリドライバー１０，１１の入力端子と電気的に接続されたノードであり、入力信号ＣＩＮが入力される。
【００１６】
プリドライバー１０，１１は、入力信号ＣＩＮが入力され、レギュレーター電圧ＶＤＤＬに基づいて動作する。そして、プリドライバー１０は駆動信号ＣＫを生成し、プリドライバー１１は駆動信号ＣＫＢを生成する。プリドライバー１０は、直列に接続された３つのインバーター回路１０１，１０２，１０３を備えており、プリドライバー１１は、直列に接続された２つのインバーター回路１１１，１１３及びダミーのインバーター回路１１２を備えている。インバーター回路１１２は、プリドライバー１１の遅延時間をプリドライバー１０の遅延時間に合わせる役割を果たしている。よって、プリドライバー１０は反転回路であり、プリドライバー１１は非反転回路であるので、駆動信号ＣＫ，ＣＫＢは互いに位相が反転した相補の信号となる。駆動信号ＣＫ，ＣＫＢは、出力ドライバー１２に入力される。
【００１７】
出力ドライバー１２は、プリドライバー１０，１１からの信号が入力され、出力信号を出力する。出力ドライバー１２は、ノードＮ１側に定電流源１２１、グラウンド側に抵抗１２２を備えており、これらの間にＰチャンネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるＰＭＯＳトランジスター１２３，１２４及びＮチャンネル型のＭＯＳＦＥＴであるＮＭＯＳトランジスター１２５，１２６を有している。これら４つのＭＯＳトランジスター１２３，１２４，１２５，１２６は、図示されるようにブリッジ回路を構成している。
【００１８】
ＰＭＯＳトランジスター１２３とＮＭＯＳトランジスター１２５のゲート端子同士は互いに接続されており、これらのゲート端子には駆動信号ＣＫが入力される。また、ＰＭＯＳトランジスター１２３とＮＭＯＳトランジスター１２５のドレイン端子同士は互いに接続されており、これらのドレイン端子は出力回路１の出力端子ＯＵＴと電気的に接続されている。同様に、ＰＭＯＳトランジスター１２４とＮＭＯＳトランジスター１２６のゲート端子同士は互いに接続されており、これらのゲート端子には駆動信号ＣＫＢが入力される。また、ＰＭＯＳトランジスター１２４とＮＭＯＳトランジスター１２６のドレイン端子同士は互いに接続されており、これらのドレイン端子は出力回路１の出力端子ＯＵＴＢと電気的に接続されている。出力端子ＯＵＴとＯＵＴＢとの間には負荷抵抗２が接続される。
【００１９】
駆動信号ＣＫがローレベル（グラウンドレベル）であり、かつ、駆動信号ＣＫＢがハイレベル（例えば、レギュレーター電圧ＶＤＤＬレベル）である場合は、ＭＯＳトランジスター１２３，１２６が導通となり、かつ、ＭＯＳトランジスター１２４，１２５が非導通となり、定電流源１２１が出力する電流は、ＰＭＯＳトランジスター１２３、負荷抵抗２、ＮＭＯＳトランジスター１２６及び抵抗１２２を経由してグラウンドへと流れる。すなわち、出力端子ＯＵＴの電位が出力端子ＯＵＴＢの電位よりも高くなる。論理的には出力端子ＯＵＴが「ハイ」、出力端子ＯＵＴＢが「ロー」の状態に相当する。
【００２０】
一方、駆動信号ＣＫがハイレベルであり、かつ、駆動信号ＣＫＢがローレベルである場合は、ＭＯＳトランジスター１２４，１２５が導通となり、かつ、ＭＯＳトランジスター
１２３，１２６が非導通となり、定電流源１２１が出力する電流は、ＰＭＯＳトランジスター１２４、負荷抵抗２、ＮＭＯＳトランジスター１２５及び抵抗１２２を経由してグラウンドへと流れる。すなわち、出力端子ＯＵＴＢの電位が出力端子ＯＵＴの電位よりも高くなる。論理的には出力端子ＯＵＴが「ロー」、出力端子ＯＵＴＢが「ハイ」の状態に相当する。
【００２１】
例えば、出力回路１が標準的なＬＶＤＳ（Low Voltage Differential Signaling）形式の信号を出力する場合、定電流源１２１の出力電流は３．５ｍＡ、負荷抵抗２は１００Ωである。この場合、負荷抵抗２の両端（出力端子ＯＵＴ，ＯＵＴＢ）に現れる出力信号は、それぞれ、振幅が３５０ｍＶの相補信号となる。これらの出力信号の中心電圧（オフセット電圧）は抵抗１２２の抵抗値によって定まり、出力信号が標準的なＬＶＤＳ形式の信号である場合は１．２５Ｖとなるように調整される。この調整を自動で行うために、抵抗１２２は電圧制御可変抵抗であることが多い。その具体的な仕組みは公知であるため、ここでは説明を省略する。
【００２２】
４つのＭＯＳトランジスター１２３，１２４，１２５，１２６は、３．５ｍＡの電流を瞬時にオンオフしなければならないため、駆動能力の高いＭＯＳトランジスターが適用される。したがって、ＭＯＳトランジスター１２３，１２４，１２５，１２６の各ゲート端子を駆動するプリドライバー１０，１１にも高い駆動能力が必要となる。
【００２３】
第１実施形態の出力回路１は、レギュレーター１３を備えている。レギュレーター１３は、ＰＭＯＳトランジスター１３１，１３２、ＮＭＯＳトランジスター１３３、オペアンプ１３４、キャパシター１３５及び抵抗１３６，１３７を有している。レギュレーター１３は、ノードＮ１に印加される電源電圧ＶＤＤに基づいてノードＮ２に一定のレギュレーター電圧ＶＤＤＬを出力する。具体的には、レギュレーター１３は、電源電圧ＶＤＤを降圧して一定のレギュレーター電圧ＶＤＤＬを生成し、ノードＮ２に出力する。
【００２４】
ＰＭＯＳトランジスター１３２は、ノードＮ１とノードＮ２との間に電気的に接続され、ゲート電圧に基づいてノードＮ２に電流を供給する。すなわち、レギュレーター１３からノードＮ２への出力電流は、ＰＭＯＳトランジスター１３２を介して供給される。レギュレーター電圧ＶＤＤＬを抵抗１３６，１３７で分圧した帰還電圧ＶＦＢがオペアンプ１３４の非反転入力端子（＋）に入力され、他方の反転入力端子（−）には安定な基準電圧ＶＲが入力される。帰還電圧ＶＦＢの大小に依存してオペアンプ１３４の出力電圧ＶＧ１が上下し、それにつれてＰＭＯＳトランジスター１３２のゲート電圧が上下し、その電流供給能力が増減する。帰還電圧ＶＦＢが基準電圧ＶＲよりも高ければ、オペアンプ１３４の出力電圧ＶＧ１は上昇し、ＰＭＯＳトランジスター１３２の電流供給能力を低下させる。帰還電圧ＶＦＢが基準電圧ＶＲよりも低ければ、その逆である。このように、オペアンプ１３４は、レギュレーター電圧ＶＤＤＬに基づいてＰＭＯＳトランジスター１３２のゲート電圧をフィードバック制御する増幅器として機能する。
【００２５】
結果として、帰還電圧ＶＦＢと基準電圧ＶＲとがほぼ等しくなった状態で回路が釣り合うため、レギュレーター電圧ＶＤＤＬは、次式（１）で与えられ、電源電圧ＶＤＤには依存しない安定な電圧となる。式（１）においてＲ１は抵抗１３６の抵抗値であり、Ｒ２は抵抗１３７の抵抗値である。
【００２６】
【数１】
2019149773.tif 000003
【００２７】
なお、ＰＭＯＳトランジスター１３２のゲート端子とドレイン端子の間に接続されたキ
ャパシター１３５は、上記の電圧制御機構の安定化を図るためのものである。キャパシター１３５と直列に抵抗が挿入されることも多いが、図１では当該抵抗は省略されている。
【００２８】
レギュレーター１３の出力ノードであるノードＮ２とグラウンドとの間には、バイパスキャパシター１４が接続される。バイパスキャパシター１４により、レギュレーター電圧ＶＤＤＬは、電源電圧ＶＤＤの素早い変動に対してより安定し、また、レギュレーター電圧ＶＤＤＬに基づいて動作するプリドライバー１０，１１の急峻な消費電流な変化に対しても、より安定する。その効果は、バイパスキャパシター１４の容量を大きくするほど高くなる。
【００２９】
なお、駆動信号ＣＫ，ＣＫＢがＰＭＯＳトランジスター１２３，１２４を遮断することができるように、駆動信号ＣＫ，ＣＫＢの波高値、すなわちレギュレーター電圧ＶＤＤＬは、ＰＭＯＳトランジスター１２３，１２４のソース端子の電圧以上の値であることが望まれる。また、入力信号ＣＩＮについても、その前段に適切なレベル調整機構を設けて、波高値をレギュレーター電圧ＶＤＤＬに一致させておくことが望ましい。
【００３０】
フリップフロップ回路１５は、Ｄ型（データタイプ）のフリップフロップ回路であり、データ端子Ｄ、クロック端子Ｃ、出力端子Ｑ、反転出力端子ＱＢ、およびリセット端子ＲＢを備えている。データ端子Ｄには電源電圧ＶＤＤが入力され、リセット信号ＲＳＴＢが入力され、クロック端子Ｃには入力信号ＣＩＮが入力される。
【００３１】
フリップフロップ回路１５は、リセット端子ＲＢにローレベルのリセット信号ＲＳＴＢが入力されると、出力端子Ｑがローレベル、反転出力端子ＱＢがハイレベルの状態にリセットされ、その状態が維持される。また、リセット信号ＲＳＴＢがハイレベルの状態でクロック端子Ｃに入力される信号の立ち上がりエッジにおいて、データ端子Ｄの論理レベルが出力端子Ｑに、その反転論理レベルが反転出力端子ＱＢにコピーされる。データ端子Ｄは、電源電圧ＶＤＤが供給されるため論理的にはハイレベルであるから、クロック端子Ｃに入力される入力信号ＣＩＮの立ち上がりエッジにおいて、出力端子Ｑからハイレベル、反転出力端子ＱＢからローレベルが出力されることとなる。入力信号ＣＩＮの波高値をレギュレーター電圧ＶＤＤＬと一致させている場合には、クロック端子Ｃには波高値をＶＤＤに変換するレベルシフター回路（不図示）を付加することが望ましい。もしくは、フリップフロップ回路１５をレギュレーター電圧ＶＤＤＬの下で動作させ、出力端子Ｑおよび反転出力端子ＱＢに前記レベルシフター回路を付加してもよい。
【００３２】
ＮＭＯＳトランジスター１３３は、ソース端子がグラウンドに接続され、ドレイン端子がＰＭＯＳトランジスター１３２のゲート端子に接続され、ゲート端子がフリップフロップ回路１５の反転出力端子ＱＢに接続されている。また、ＰＭＯＳトランジスター１３１は、オペアンプ１３４の電源ラインに挿入されており、フリップフロップ回路１５の反転出力端子ＱＢがハイレベルであるときにオペアンプ１３４への電源供給が停止する。
【００３３】
いま、フリップフロップ回路１５の反転出力端子ＱＢがハイレベルであるとすると、ＮＭＯＳトランジスター１３３は導通状態となり、ＰＭＯＳトランジスター１３２のゲート端子の電位はグラウンドレベルに引き下げられる。このとき、ＰＭＯＳトランジスター１３１がオペアンプ１３４の電源ラインを遮断するため、ノードＮ１からオペアンプ１３４及びＮＭＯＳトランジスター１３３を経由してグラウンドへと電流が流れることはない。ＰＭＯＳトランジスター１３２は、ゲート端子の電位がグラウンドレベルに引き下げられるため、電流供給能力が最大の状態となり、レギュレーター電圧ＶＤＤＬは電源電圧ＶＤＤに近いレベルまで引き上げられる。
【００３４】
フリップフロップ回路１５のリセット端子ＲＢには、図示しない外部回路からリセット
信号ＲＳＴＢが入力される。当該外部回路は、入力信号ＣＩＮとしてパルスが入力されない状態からパルスが入力され得る状態に遷移する時に、リセット信号ＲＳＴＢとしてローレベルのパルスを出力する。入力信号ＣＩＮとしてパルスが入力されない状態からパルスが入力され得る状態に遷移する時としては、電源投入時、出力端子ＯＵＴ，ＯＵＴＢからの信号の出力を停止する出力停止モードからの復帰時、出力回路１を含む装置が低消費電力の状態となるスタンバイモードからの復帰時等が挙げられる。例えば、外部回路である不図示のパワーオンリセット回路が、電源投入時、すなわち、電源電圧ＶＤＤが立ち上がってからしばらくの間はローレベルのリセット信号ＲＳＴＢを出力してもよい。また、例えば、外部回路である不図示の制御回路が、出力停止モードやスタンバイモードからの復帰時に所定期間ローレベルとなるリセット信号ＲＳＴＢを出力してもよい。そして、フリップフロップ回路１５のリセット端子ＲＢにリセット信号ＲＳＴＢとしてローレベルのパルスが入力されると反転出力端子ＱＢはハイレベルにリセットされ、上述の機能により、レギュレーター電圧ＶＤＤＬは電源電圧ＶＤＤに近いレベルに維持されることとなる。
【００３５】
その後、一定の待機時間を経て、出力回路１に入力信号ＣＩＮが入力され始めると、入力信号ＣＩＮはフリップフロップ回路１５のクロック端子Ｃに入力され、入力信号ＣＩＮの立ち上がりエッジにおいて、フリップフロップ回路１５の反転出力端子ＱＢはローレベルへと転じる。その結果、ＮＭＯＳトランジスター１３３は遮断状態、ＰＭＯＳトランジスター１３１は導通状態へと遷移する。これにより、レギュレーター１３は前述した動作状態に移行する。
【００３６】
このように、フリップフロップ回路１５の反転出力端子ＱＢから出力される信号はレギュレーター１３の動作を制御する制御信号として機能する。換言すれば、フリップフロップ回路１５は、レギュレーター１３に制御信号を供給する制御回路として機能する。また、ＮＭＯＳトランジスター１３３は、当該制御信号に基づいて、ＰＭＯＳトランジスター１３２のゲート電圧を制御し、ノードＮ１とノードＮ２とを短絡させるトランジスターとして機能する。そして、レギュレーター１３は、電源電圧ＶＤＤがノードＮ１に印加された以降、ＰＭＯＳトランジスター１３２が、電流供給能力が最大の状態となり、ノードＮ１とノードＮ２とを短絡し、ノードＮ１とノードＮ２とが短絡している期間は、ＰＭＯＳトランジスター１３１が遮断状態となり、オペアンプ１３４の動作が停止する。さらに、レギュレーター１３は、プリドライバー１０，１１に入力信号ＣＩＮの入力が開始された以降に、オペアンプ１３４により、レギュレーター電圧ＶＤＤＬが一定になるように制御する。
【００３７】
なお、第１実施形態の出力回路１において、ノードＮ１、ノードＮ２、電源電圧ＶＤＤ及びレギュレーター電圧ＶＤＤＬは、それぞれ、本発明の「第１のノード」、「第２のノード」、「第１の電圧」及び「第２の電圧」に相当する。また、ＰＭＯＳトランジスター１３２、ＮＭＯＳトランジスター１３３、入力信号ＣＩＮ及び出力端子ＯＵＴ，ＯＵＴＢから出力される信号は、それぞれ、本発明の「第１のトランジスター」、「第２のトランジスター」、「第１の信号」及び「第２の信号」に相当する。
【００３８】
次に、第１実施形態の出力回路１を比較例の出力回路と比較することにより、その効能を説明する。図２は比較例１の出力回路３の構成を示す図であり、図３は比較例２の出力回路４の構成を示す図である。図２及び図３において、図１と同じ構成要素には同じ符号が付されている。
【００３９】
図２に示すように、比較例１の出力回路３は、第１実施形態の出力回路１に対して、レギュレーター１３、バイパスキャパシター１４及びフリップフロップ回路１５が削除され、プリドライバー１０，１１は、ノードＮ１に供給される電源電圧ＶＤＤに基づいて動作する。
【００４０】
また、図３に示すように、比較例２の出力回路４は、第１実施形態の出力回路１に対して、ＭＯＳトランジスター１３１，１３３及びフリップフロップ回路１５が削除され、オペアンプ１３４の電源ラインはノードＮ１と電気的に接続されている。
【００４１】
図３に示す比較例１の出力回路３では、出力端子ＯＵＴ，ＯＵＴＢに現れる出力信号の立ち上がりエッジ及び立ち下がりエッジは、プリドライバー１０，１１の駆動能力に依存する。電源電圧ＶＤＤが高いほどプリドライバーの駆動能力が強まり、出力信号の立ち上がりエッジ及び立ち下がりエッジは急峻となる。逆に、電源電圧ＶＤＤが低いほどプリドライバーの駆動能力が弱まり、出力信号の立ち上がりエッジ及び立ち下がりエッジは緩慢となる。
【００４２】
出力回路３を用いたシステムを組む上では、出力信号の立ち上がりエッジや立ち下がりエッジは、ある程度急峻でなければならない。反面、出力信号の立ち上がりエッジや立ち下がりエッジがあまり急峻過ぎると、配線の寄生インダクタンスによってリンギングが発生したり、信号経路からノイズが放射されたりする問題が発生する。このため、両エッジは適度な勾配でなければならない。しかし、プリドライバー１０，１１の駆動能力が電源電圧ＶＤＤに依存しているため、電源電圧ＶＤＤを所定の範囲で任意に選択可能な仕様である場合には、高い電源電圧ＶＤＤでエッジが急峻になり過ぎたり、低い電源電圧ＶＤＤでエッジが緩慢になり過ぎたりして、所望の傾きのエッジを維持することが難しくなる。
【００４３】
さらに、プリドライバー１０，１１が出力する駆動信号ＣＫ，ＣＫＢの波高値が電源電圧ＶＤＤに依存することに起因して、出力パルスのデューティー比も増減する。結果として、出力端子ＯＵＴに現れる出力信号の波形と出力端子ＯＵＴＢに現れる出力信号の波形との交差電圧も、電源電圧ＶＤＤに依存して上下してしまう。この２つの出力信号は中心電圧で交差することが理想的であるため、この現象も避けるべき問題である。
【００４４】
これに対して、図３に示す比較例２の出力回路４や図１に示す第１実施形態の出力回路１では、プリドライバー１０，１１は、ノードＮ２に供給される安定なレギュレーター電圧ＶＤＤＬを電源電圧として動作するため、電源電圧ＶＤＤが高くても低くても、その駆動能力は一定に保たれる。また、駆動信号ＣＫ，ＣＫＢの波高値は、レギュレーター電圧ＶＤＤＬにほぼ等しく、一定となる。したがって、出力信号の波形は、電源電圧ＶＤＤに依らずにほぼ同一となる。つまり、設計段階でレギュレーター電圧ＶＤＤＬ等を適切に調整しておけば、出力信号の立ち上がりエッジ及び立ち下がりエッジを所望の傾きとすることができる。
【００４５】
しかしながら、プリドライバー１０，１１は、出力ドライバー１２のＭＯＳトランジスター１２３，１２４，１２５，１２６を駆動する必要性から、高い駆動能力を有している。したがって、図３に示す比較例２の出力回路４では、入力信号ＣＩＮが入力されると、入力信号ＣＩＮのエッジ毎に、プリドライバー１０，１１は、レギュレーター１３から大電流を引き込む。通常動作状態においては、レギュレーター電圧ＶＤＤＬは前述の式（１）で与えられる所望の値に維持されるが、待機状態から通常動作に移行するような急激な状態変化に対しては、オペアンプ１３４を介した電圧制御機構の作用が間に合わず、レギュレーター電圧ＶＤＤＬが瞬時的に大きく低下してしまう。この現象を、図４を用いて具体的に説明する。なお、本実施形態において、プリドライバーの待機状態とは、プリドライバー１０，１１に入力信号ＣＩＮが入力されていない状態をいう。また、プリドライバーの通常動作状態とは、プリドライバー１０，１１が入力信号ＣＩＮに応じて動作している状態をいう。
【００４６】
図４は、比較例２の出力回路４に入力信号ＣＩＮとしてクロック信号が入力された場合
の動作波形例を示しており、上段はレギュレーター電圧ＶＤＤＬの波形を示しており、下段は出力端子ＯＵＴ，ＯＵＴＢに出力される出力信号の波形を示している。図４において、横軸は時刻であり、出力回路４に入力信号ＣＩＮが入力され始める時刻を０としている。また、電源電圧ＶＤＤは３．３Ｖであり、レギュレーター電圧ＶＤＤＬは約２．５Ｖに設定されている。
【００４７】
時刻０よりも前の期間は、例えば、電源投入後の待機時間に相当する。この待機時間では、出力回路４の各部の電位は既に安定化しているものの、入力信号ＣＩＮは入力されておらず、ノードＮ３は０Ｖに保たれている。したがって、出力端子ＯＵＴ（実線表示）は「ロー」、出力端子ＯＵＴＢ（破線表示）は「ハイ」の論理状態に維持されている。具体的には、出力端子ＯＵＴの電位は１．４２５Ｖ程度であり、出力端子ＯＵＴＢの電位は１．０７５Ｖ程度である。
【００４８】
時刻０において待機時間が終了すると、ノードＮ３に入力信号ＣＩＮが入力され始める。すると、プリドライバー１０，１１が動作を開始するが、プリドライバー１０，１１は入力信号ＣＩＮの立ち上がりエッジ及び立ち下がりエッジにおいて、大電流の供給を必要とする。レギュレーター１３のＰＭＯＳトランジスター１３２が即座に供給電流を増やせれば問題はないが、実際は不可能であり、レギュレーター電圧ＶＤＤＬが１Ｖ付近まで低下してしまっている。レギュレーター電圧ＶＤＤＬが低下するに連れて帰還電圧ＶＦＢも低下するため、オペアンプ１３４がそれを検知して出力電圧ＶＧ１を低下させる。これにより、ＰＭＯＳトランジスター１３２の電流供給能力が増加してレギュレーター電圧ＶＤＤＬは上昇に転ずるが、レギュレーター電圧ＶＤＤＬが２．５Ｖに復帰するまでには約１μｓを要している。
【００４９】
レギュレーター電圧ＶＤＤＬが低下している期間は駆動信号ＣＫ，ＣＫＢの振幅も低下してしまう。本来であれば、ＰＭＯＳトランジスター１２３，１２４はどちらか一方が遮断されていなければならないが、駆動信号ＣＫ，ＣＫＢの双方の振幅が１Ｖ程度に低下してしまうと、両者ともに導通した状態となってしまう。結果として、図４の下段に示されるように、出力端子ＯＵＴ，ＯＵＴＢともに電源電圧ＶＤＤのレベルである３．３Ｖ付近まで上昇してしまう。この間は、入力信号ＣＩＮが出力端子ＯＵＴ，ＯＵＴＢに伝搬していないため、比較例２の出力回路４を用いたシステムにおいては、意図せぬ不具合が発生する危険性が高い。
【００５０】
なお、バイパスキャパシター１４の容量値を大きくすることでレギュレーター電圧ＶＤＤＬの低下度合いは軽減されるが、出力回路４を集積化する場合は搭載可能なバイパスキャパシター１４の容量値が制限されるため、その効果には限度がある。また、仮にバイパスキャパシター１４を大容量にすることができたとしても、出力回路４を起動する際、レギュレーター電圧ＶＤＤＬが所望の電圧値に到達するまでに長い時間を要することになり、長い待機時間が必要となるという問題が生じる。したがって、バイパスキャパシター１４だけでレギュレーター電圧ＶＤＤＬが低下する問題を解消することは困難である。
【００５１】
このような問題を解消するために、図１に示される第１実施形態の出力回路１では、比較例２の出力回路４に対して、ＭＯＳトランジスター１３１，１３３及びフリップフロップ回路１５が追加されている。ＭＯＳトランジスター１３１，１３３及びフリップフロップ回路１５が追加されたことによる第１実施形態の出力回路１の効能を、図５を用いて具体的に説明する。
【００５２】
図５は、第１実施形態の出力回路１に入力信号ＣＩＮとしてクロック信号が入力された場合の動作波形例を示しており、図４と同様、上段はレギュレーター電圧ＶＤＤＬの波形を示しており、下段は出力端子ＯＵＴ，ＯＵＴＢに出力される出力信号の波形を示してい
る。図４と同様、図５においても、横軸は時刻であり、出力回路１に入力信号ＣＩＮが入力され始める時刻を０としている。また、電源電圧ＶＤＤは３．３Ｖであり、レギュレーター電圧ＶＤＤＬは約２．５Ｖに設定されている。
【００５３】
時刻０よりも前の待機時間では、レギュレーター電圧ＶＤＤＬは電源電圧ＶＤＤとほぼ等しく、約３．３Ｖに維持されている。時刻０において待機時間が終了し、入力信号ＣＩＮが入力されると、プリドライバー１０，１１は大電流を消費するが、ＰＭＯＳトランジスター１３２は既に電流供給能力が最大の状態に維持されているため、何ら問題は生じない。レギュレーター１３は、入力信号ＣＩＮの最初の立ち上がりエッジに応じて通常動作状態に移行し、図５の上段に示されるように、レギュレーター電圧ＶＤＤＬは徐々に所定の２．５Ｖへと近づいて行く。その間の電圧の低下はスムーズであり、図４で見られるような１Ｖ付近まで電圧が低下する現象は見られない。したがって、ＰＭＯＳトランジスター１２３，１２４が双方ともに導通状態となることにより、出力信号のレベルが跳ね上がる問題も生じていない。図５の下段に示されるように、待機時間が終了した直後であっても、出力信号は所望の振幅で振れており、入力信号ＣＩＮの論理レベルが出力端子ＯＵＴ，ＯＵＴＢへ適切に伝搬している。
【００５４】
図６及び図７は、図５の下段に示される出力信号の波形の一部を拡大表示したものである。図６は時刻０前後の波形を示しており、図７は時刻３μｓ付近の波形を示している。図７に示すように、通常動作状態では、出力端子ＯＵＴ，ＯＵＴＢに出力される２つの出力信号は、それぞれ立ち上がりエッジ及び立ち下がりエッジが急峻過ぎず緩慢過ぎない所望の傾きであり、かつ、中心電圧の１．２５Ｖで交差する理想的な波形が実現されている。また、図６に示すように、出力信号が出力し始めた時点では、駆動信号ＣＫ，ＣＫＢの波高値が高いため、２つの出力信号の波形は、図７に示す通常動作状態の波形と若干異なってはいるが、パルス波形としては実用上全く問題のない程度の波形が実現されている。
【００５５】
以上に説明したように、第１実施形態の出力回路１では、レギュレーター１３は、プリドライバー１０，１１が待機状態である間は、ノードＮ１とノードＮ２とを短絡し、プリドライバー１０，１１が待機状態から通常動作状態に移行した後に、ノードＮ２の電圧が電源電圧ＶＤＤと異なるレギュレーター電圧ＶＤＤＬになるように制御する。
【００５６】
具体的には、フリップフロップ回路１５にリセット信号ＲＳＴＢとしてローレベルのパルスが入力され、フリップフロップ回路１５からの制御信号に基づいてＮＭＯＳトランジスター１３３が導通状態となり、ＰＭＯＳトランジスター１３２のゲート電圧がグラウンドレベルとなることにより、ノードＮ１とノードＮ２とが短絡する。これにより、ＰＭＯＳトランジスター１３２が、電流供給能力が最大の状態となる。また、ノードＮ１とノードＮ２とが短絡している期間は、ＰＭＯＳトランジスター１３１が遮断状態となり、オペアンプ１３４の動作が停止する。その後、一定の待機時間を経て、入力信号ＣＩＮの入力が開始されると、フリップフロップ回路１５からの制御信号に基づいて、ＮＭＯＳトランジスター１３３が遮断状態となるとともに、ＰＭＯＳトランジスター１３１が導通状態となってオペアンプ１３４が動作することにより、レギュレーター電圧ＶＤＤＬが一定になるように制御される。
【００５７】
このように、第１実施形態の出力回路１によれば、入力信号ＣＩＮの入力が開始されるまでに、ＰＭＯＳトランジスター１３２が、電流供給能力が最大の状態となることにより、入力信号ＣＩＮの入力が開始されたときに、プリドライバー１０，１１に大電流を供給することができるので、出力信号の波形が乱れるおそれを低減することができる。また、入力信号ＣＩＮの入力が開始されたときに、プリドライバー１０，１１に大電流を供給することができるので、レギュレーター電圧ＶＤＤＬを安定化させるための大容量のバイパスキャパシターも不要である。
【００５８】
１−２．第２実施形態
図８は、第２実施形態の出力回路１の構成を示す図である。図８において、図１と同様の構成要素には同じ符号が付されている。図８に示すように、第２実施形態の出力回路１では、第１実施形態の出力回路１に対して、レギュレーター１３がレギュレーター１６に置き換わっている。
【００５９】
レギュレーター１６は、ＮＭＯＳトランジスター１６１，１６２、ＰＭＯＳトランジスター１６３、オペアンプ１６４及び抵抗１６６，１６７を有している。図１に示したレギュレーター１３と同様、レギュレーター１６は、ノードＮ１に印加される電源電圧ＶＤＤに基づいてノードＮ２に一定のレギュレーター電圧ＶＤＤＬを出力する。具体的には、レギュレーター１６は、電源電圧ＶＤＤを降圧して一定のレギュレーター電圧ＶＤＤＬを生成し、ノードＮ２に出力する。
【００６０】
ＮＭＯＳトランジスター１６２は、ノードＮ１とノードＮ２との間に電気的に接続され、ゲート電圧に基づいてノードＮ２に電流を供給する。すなわち、レギュレーター１６からノードＮ２への出力電流は、ＮＭＯＳトランジスター１６２を介して供給される。レギュレーター電圧ＶＤＤＬを抵抗１６６，１６７で分圧した帰還電圧ＶＦＢがオペアンプ１６４の反転入力端子（−）に入力され、他方の非反転入力端子（＋）には安定な基準電圧ＶＲが入力される。帰還電圧ＶＦＢの大小に依存してオペアンプ１６４の出力電圧ＶＧ２が上下し、それにつれてＮＭＯＳトランジスター１６２のゲート電圧が上下し、その電流供給能力が増減する。帰還電圧ＶＦＢが基準電圧ＶＲよりも高ければ、オペアンプ１６４の出力電圧ＶＧ２は下降し、ＮＭＯＳトランジスター１６２の電流供給能力を低下させる。帰還電圧ＶＦＢが基準電圧ＶＲよりも低ければ、その逆である。このように、オペアンプ１６４は、レギュレーター電圧ＶＤＤＬに基づいてＮＭＯＳトランジスター１６２のゲート電圧をフィードバック制御する増幅器として機能する。
【００６１】
結果として、帰還電圧ＶＦＢと基準電圧ＶＲとがほぼ等しくなった状態で回路が釣り合う。したがって、抵抗１６６の抵抗値をＲ１、抵抗１６７の抵抗値をＲ２とすると、レギュレーター１６が出力するレギュレーター電圧ＶＤＤＬは、図１に示したレギュレーター１３と同様、前述の式（１）で与えられ、電源電圧ＶＤＤには依存しない安定な電圧となる。
【００６２】
なお、図１に示したレギュレーター１３ではキャパシター１３５が必要であったが、レギュレーター１６では、ＰＭＯＳトランジスター１３２に代えてＮＭＯＳトランジスター１６２が設けられていることにより、制御ループの位相余裕を十分に大きくすることができるため、電圧制御機構の安定化を図るための位相補償用のキャパシターは不要である。
【００６３】
ＰＭＯＳトランジスター１６３はソース端子がノードＮ１に接続され、ドレイン端子がＮＭＯＳトランジスター１６２のゲート端子に接続され、ゲート端子がフリップフロップ回路１５の出力端子Ｑに接続されている。また、ＮＭＯＳトランジスター１６１は、オペアンプ１６４のグラウンドラインに挿入されており、フリップフロップ回路１５の出力端子Ｑがローレベルであるときにオペアンプ１６４への電源供給が停止する。
【００６４】
いま、フリップフロップ回路１５の出力端子Ｑがローレベルであるとすると、ＰＭＯＳトランジスター１６３は導通状態となり、ＮＭＯＳトランジスター１６２のゲート端子の電位は電源電圧ＶＤＤレベルに引き上げられる。このとき、ＮＭＯＳトランジスター１６１がオペアンプ１６４のグラウンドラインを遮断するため、ノードＮ１からＰＭＯＳトランジスター１６３及びオペアンプ１６４を経由してグラウンドへと電流が流れることはない。ＮＭＯＳトランジスター１６２は、ゲート端子の電位が電源電圧ＶＤＤレベルに引き
上げられるため、電流供給能力が最大の状態となり、レギュレーター電圧ＶＤＤＬは電源電圧ＶＤＤに近いレベルまで引き上げられる。なお、実際には、ＮＭＯＳトランジスター１６２のゲート端子とソース端子との間の電位差がＮＭＯＳトランジスター１６２の閾値電圧Ｖｔｈ以上である必要があるため、レギュレーター電圧ＶＤＤＬはオペアンプ１６４の出力電圧ＶＧ２よりも閾値電圧Ｖｔｈ分だけ低くなる。したがって、レギュレーター電圧ＶＤＤＬを電源電圧ＶＤＤに近いレベルまで引き上げるためには、ＮＭＯＳトランジスター１６２は、閾値電圧Ｖｔｈが低いディプリーション型のＮＭＯＳトランジスターであることが望ましい。
【００６５】
第１実施形態の出力回路１と同様、第２実施形態の出力回路１でも、フリップフロップ回路１５のリセット端子ＲＢに、図示しない外部回路からリセット信号ＲＳＴＢとしてローレベルのパルスが入力されると、フリップフロップ回路１５の出力端子Ｑはローレベルにリセットされる。そして、上述の機能により、レギュレーター電圧ＶＤＤＬは電源電圧ＶＤＤに近いレベルに維持されることとなる。
【００６６】
その後、一定の待機時間を経て、第２実施形態の出力回路１に入力信号ＣＩＮが入力され始めると、入力信号ＣＩＮはフリップフロップ回路１５のクロック端子Ｃに入力され、入力信号ＣＩＮの立ち上がりエッジにおいて、フリップフロップ回路１５の出力端子Ｑはハイレベルへと転じる。その結果、ＰＭＯＳトランジスター１６３は遮断状態、ＮＭＯＳトランジスター１６１は導通状態へと遷移する。これにより、レギュレーター１６は前述した動作状態に移行する。
【００６７】
このように、フリップフロップ回路１５の出力端子Ｑから出力される信号はレギュレーター１６の動作を制御する制御信号として機能する。換言すれば、フリップフロップ回路１５は、レギュレーター１６に制御信号を供給する制御回路として機能する。また、ＰＭＯＳトランジスター１６３は、当該制御信号に基づいて、ＮＭＯＳトランジスター１６２のゲート電圧を制御し、ノードＮ１とノードＮ２とを短絡させるトランジスターとして機能する。そして、レギュレーター１６は、電源電圧ＶＤＤがノードＮ１に印加された以降、ＮＭＯＳトランジスター１６２が、電流供給能力が最大の状態となり、ノードＮ１とノードＮ２とを短絡し、ノードＮ１とノードＮ２とが短絡している期間は、ＮＭＯＳトランジスター１６１が遮断状態となり、オペアンプ１６４の動作が停止する。さらに、レギュレーター１６は、プリドライバー１０，１１に入力信号ＣＩＮの入力が開始された以降に、オペアンプ１６４により、レギュレーター電圧ＶＤＤＬが一定になるように制御する。
【００６８】
図８に示す第２実施形態の出力回路１におけるその他の構成は、図１に示した第１実施形態の出力回路１と同様であるため、その説明を省略する。
【００６９】
次に、第２実施形態の出力回路１を比較例の出力回路と比較することにより、その効能を説明する。図９は比較例３の出力回路５の構成を示す図である。図９において、図８と同じ構成要素には同じ符号が付されている。
【００７０】
図９に示すように、比較例３の出力回路５は、第２実施形態の出力回路１に対して、ＭＯＳトランジスター１６１，１６３及びフリップフロップ回路１５が削除され、オペアンプ１６４のグラウンドラインはグラウンドと電気的に接続されている。
【００７１】
図８に示す第２実施形態の出力回路１や図９に示す比較例３の出力回路５では、プリドライバー１０，１１は、ノードＮ２に供給される安定なレギュレーター電圧ＶＤＤＬを電源電圧として動作するため、電源電圧ＶＤＤが高くても低くても、その駆動能力は一定に保たれる。また、駆動信号ＣＫ，ＣＫＢの波高値は、レギュレーター電圧ＶＤＤＬにほぼ等しく、一定となる。したがって、出力信号の波形は、電源電圧ＶＤＤに依らずにほぼ同
一となる。つまり、設計段階でレギュレーター電圧ＶＤＤＬ等を適切に調整しておけば、出力信号の立ち上がりエッジ及び立ち下がりエッジを所望の傾きとすることができる。
【００７２】
しかしながら、プリドライバー１０，１１は、出力ドライバー１２のＭＯＳトランジスター１２３，１２４，１２５，１２６を駆動する必要性から、高い駆動能力を有している。したがって、図９に示す比較例３の出力回路５では、入力信号ＣＩＮが入力されると、入力信号ＣＩＮのエッジ毎に、プリドライバー１０，１１は、レギュレーター１６から大電流を引き込む。通常動作状態においては、レギュレーター電圧ＶＤＤＬは前述の式（１）で与えられる所望の値に維持されるが、入力信号ＣＩＮが入力されていない待機状態から通常動作に移行するような急激な状態変化に対しては、オペアンプ１６４を介した電圧制御機構の作用が間に合わず、レギュレーター電圧ＶＤＤＬが瞬時的に大きく低下してしまう。
【００７３】
このような問題を解消するために、図８に示される第２実施形態の出力回路１では、比較例３の出力回路５に対して、ＭＯＳトランジスター１６１，１６３及びフリップフロップ回路１５が追加されている。第２実施形態の出力回路１において、待機時間では、レギュレーター電圧ＶＤＤＬは電源電圧ＶＤＤとほぼ等しい。待機時間が終了し、入力信号ＣＩＮが入力されると、プリドライバー１０，１１は大電流を消費するが、ＮＭＯＳトランジスター１６２は既に電流供給能力が最大の状態に維持されているため、何ら問題は生じない。レギュレーター１６は、入力信号ＣＩＮの最初の立ち上がりエッジに応じて通常動作状態に移行し、レギュレーター電圧ＶＤＤＬは徐々に所望の値へと近づいて行く。その間の電圧の低下はスムーズであり、電圧が大きく低下する現象は生じない。したがって、ＰＭＯＳトランジスター１２３，１２４が双方ともに導通状態となることにより、出力信号のレベルが跳ね上がる問題も生じない。そのため、待機時間が終了した直後であっても、出力信号は所望の振幅で振れるため、入力信号ＣＩＮの論理レベルが出力端子ＯＵＴ，ＯＵＴＢへ適切に伝搬する。そして、通常動作状態では、出力端子ＯＵＴ，ＯＵＴＢに出力される２つの出力信号は、それぞれ立ち上がりエッジ及び立ち下がりエッジが急峻過ぎず緩慢過ぎない所望の傾きであり、かつ、中心電圧で交差する理想的な波形が実現される。
【００７４】
なお、第２実施形態の出力回路１において、ノードＮ１、ノードＮ２、電源電圧ＶＤＤ及びレギュレーター電圧ＶＤＤＬは、それぞれ、本発明の「第１のノード」、「第２のノード」、「第１の電圧」及び「第２の電圧」に相当する。また、ＮＭＯＳトランジスター１６２、ＰＭＯＳトランジスター１６３、入力信号ＣＩＮ及び出力端子ＯＵＴ，ＯＵＴＢから出力される信号は、それぞれ、本発明の「第１のトランジスター」、「第２のトランジスター」、「第１の信号」及び「第２の信号」に相当する。また、本実施形態において、プリドライバーの待機状態とは、プリドライバー１０，１１に入力信号ＣＩＮが入力されていない状態をいう。また、プリドライバーの通常動作状態とは、プリドライバー１０，１１が入力信号ＣＩＮに応じて動作している状態をいう。
【００７５】
以上に説明したように、第２実施形態の出力回路１では、レギュレーター１６は、プリドライバー１０，１１が待機状態である間は、ノードＮ１とノードＮ２とを短絡し、プリドライバー１０，１１が待機状態から通常動作状態に移行した後に、ノードＮ２の電圧が電源電圧ＶＤＤと異なるレギュレーター電圧ＶＤＤＬになるように制御する。
【００７６】
具体的には、フリップフロップ回路１５にリセット信号ＲＳＴＢとしてローレベルのパルスが入力され、フリップフロップ回路１５からの制御信号に基づいてＰＭＯＳトランジスター１６３が導通状態となり、ＮＭＯＳトランジスター１６２のゲート電圧がＶＤＤレベルとなることにより、ノードＮ１とノードＮ２とが短絡する。これにより、ＮＭＯＳトランジスター１６２が、電流供給能力が最大の状態となる。また、ノードＮ１とノードＮ
２とが短絡している期間は、ＮＭＯＳトランジスター１６１が遮断状態となり、オペアンプ１３４の動作が停止する。その後、一定の待機時間を経て、入力信号ＣＩＮの入力が開始されると、フリップフロップ回路１５からの制御信号に基づいて、ＰＭＯＳトランジスター１６３が遮断状態となるとともに、ＮＭＯＳトランジスター１６１が導通状態となってオペアンプ１６４が動作することにより、レギュレーター電圧ＶＤＤＬが一定になるように制御される。
【００７７】
このように、第２実施形態の出力回路１によれば、入力信号ＣＩＮの入力が開始されるまでに、ＮＭＯＳトランジスター１６２が、電流供給能力が最大の状態となることにより、入力信号ＣＩＮの入力が開始されたときに、プリドライバー１０，１１に大電流を供給することができるので、出力信号の波形が乱れるおそれを低減することができる。また、入力信号ＣＩＮの入力が開始されたときに、プリドライバー１０，１１に大電流を供給することができるので、レギュレーター電圧ＶＤＤＬを安定化させるための大容量のバイパスキャパシターも不要である。
【００７８】
なお、第１実施形態の出力回路１では、ＰＭＯＳトランジスター１３２の電流供給能力は、ソース端子に供給される電源電圧ＶＤＤとゲート端子に供給されるオペアンプ１３４の出力電圧ＶＧ１との電位差によって決まる。そのため、電源電圧ＶＤＤに高周波のノイズが重畳されると、ＰＭＯＳトランジスター１３２の電流供給能力が変動し、結果としてレギュレーター電圧ＶＤＤＬの変動量が大きくなりやすい。これに対して、第２実施形態の出力回路１では、ＮＭＯＳトランジスター１６２の電流供給能力は、ソース端子に供給されるレギュレーター電圧ＶＤＤＬとゲート端子に供給されるオペアンプ１６４の出力電圧ＶＧ２との電位差によって決まる。そのため、電源電圧ＶＤＤに高周波のノイズが重畳されても、ＮＭＯＳトランジスター１６２の電流供給能力の変動量が小さく、結果としてレギュレーター電圧ＶＤＤＬの変動量を小さくすることができる。さらに、ＮＭＯＳトランジスター１６２のゲート端子に供給される電圧の変動を低減させるために、オペアンプ１６４の出力端子とＮＭＯＳトランジスター１６２のゲート端子との間にハイカットフィルター（例えば、ローパスフィルター）を設けてもよい。前述の通り、レギュレーター１６は、位相補償用のキャパシターが不要なほどに制御ループが安定しているので、制御ループにハイカットフィルターを設けても問題が生じにくい。
【００７９】
１−３．変形例
上記の各実施形態では、出力回路１がＬＶＤＳ形式の信号を出力する例を挙げて説明したが、出力回路１はこれ以外の形式の信号を出力してもよい。例えば、出力回路１は、ＨＣＳＬ（High-Speed Current Steering Logic）、ＰＥＣＬ（Positive Emitter Coupled Logic）等の形式の信号を出力してもよい。
【００８０】
また、第１実施形態では、出力回路１にＰＭＯＳトランジスター１３１がオペアンプ１３４とは別に設けられているが、ＰＭＯＳトランジスター１３１及びオペアンプ１３４に代えて、ＰＭＯＳトランジスター１３１に相当するＭＯＳトランジスターを有するオペアンプが設けられてもよい。同様に、第２実施形態では、出力回路１にＮＭＯＳトランジスター１６１がオペアンプ１６４とは別に設けられているが、ＮＭＯＳトランジスター１６１及びオペアンプ１６４に代えて、ＮＭＯＳトランジスター１６１に相当するＭＯＳトランジスターを有するオペアンプが設けられてもよい。
【００８１】
また、上記の各実施形態では、入力信号ＣＩＮに基づいて、ＭＯＳトランジスター１３３，１６３が導通状態から遮断状態に移行し、ＭＯＳトランジスター１３１，１６１が遮断状態から導通状態に移行しているが、ＭＯＳトランジスター１３１，１３３，１６１，１６３の状態が移行するタイミングはこれに限られない。例えば、出力回路１の起動から入力信号ＣＩＮの最初のパルスが入力されるまでの最大時間をＴ１とした場合、出力回路
１の起動からＴ１以上の所定時間Ｔ２が経過した時に、制御信号に基づいて、ＭＯＳトランジスター１３３，１６３が導通状態から遮断状態に移行し、ＭＯＳトランジスター１３１，１６１が遮断状態から導通状態に移行するように変形してもよい。この変形例の出力回路１は、起動からＴ２時間経過後にアクティブとなる制御信号が入力されてもよいし、起動からＴ２時間経過後に制御信号を出力する回路を備えていてもよい。この変形例の出力回路１においても、レギュレーター１３又はレギュレーター１６は、プリドライバー１０，１１に入力信号ＣＩＮの入力が開始されたときに、ＰＭＯＳトランジスター１３２又はＮＭＯＳトランジスター１６２の電流供給能力が最大となり、その後、レギュレーター電圧ＶＤＤＬが一定になるように制御するので、上記の各実施形態と同様の効果が得られる。
【００８２】
２．発振器
図１０は、本実施形態の発振器２００の機能ブロック図である。図１０に示すように、本実施形態の発振器２００は、集積回路素子２０１と振動子２０２とを含んで構成されている。
【００８３】
振動子２０２としては、例えば、水晶振動子、ＳＡＷ（Surface Acoustic Wave）共振素子、その他の圧電振動素子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子などを用いることができる。
【００８４】
本実施形態では、集積回路素子２０１は、１チップの集積回路（ＩＣ：Integrated Circuit）として構成されており、ＸＧ端子、ＸＤ端子、ＳＣＬ端子、ＳＤＡ端子、ＶＤＤ端子、ＶＳＳ端子、ＯＵＴ端子及びＯＵＴＢ端子を備えている。集積回路素子２０１は、上記のいずれかの実施形態又は変形例の出力回路１を含む。さらに、集積回路素子２０１は、発振用回路２１０、制御回路２２０、レギュレーター２３０、ＰＬＬ回路２４０、分周回路２５０及びパワーオンリセット回路２６０を含む。なお、集積回路素子２０１は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。
【００８５】
集積回路素子２０１の各回路はＶＳＳ端子を介して供給されるグラウンド電圧（０Ｖ）を基準として動作する。
【００８６】
パワーオンリセット回路２６０は、例えば、ＲＣ回路を有しており、ＶＤＤ端子を介して供給される電源電圧ＶＤＤが所定の電圧を超えると、ＲＣ回路の時定数に応じた所定時間の経過後にローレベルからハイレベルに遷移するリセット信号を生成する。このリセット信号は、前述のリセット信号ＲＳＴＢとして出力回路１に入力される。なお、パワーオンリセット回路２６０が生成するリセット信号は、制御回路２２０、ＰＬＬ回路２４０にも供給され、リセット信号がハイレベルに遷移すると、これらの各回路が動作を開始する。
【００８７】
レギュレーター２３０は、電源電圧ＶＤＤに基づいて、グラウンド電圧を基準とする所定の電圧を生成する。レギュレーター２３０が生成した電圧は、発振用回路２１０及びＰＬＬ回路２４０の電源電圧となる。また、レギュレーター２３０は、電源電圧ＶＤＤに基づいて前述の基準電圧ＶＲを生成し、出力回路１に出力する。
【００８８】
発振用回路２１０は、ＸＧ端子を介して振動子２０２の一端と接続され、ＸＤ端子を介して振動子２０２の他端と接続されている。発振用回路２１０は、ＸＧ端子を介して入力される振動子２０２の出力信号を増幅し、増幅した信号を、ＸＤ端子を介して振動子２０２にフィードバックすることで、振動子２０２を発振させる。例えば、振動子２０２と発振用回路２１０により構成される発振回路は、ピアース発振回路、インバーター型発振回路、コルピッツ発振回路、ハートレー発振回路などの種々のタイプの発振回路であっても
よい。
【００８９】
ＰＬＬ回路２４０は、発振用回路２１０から出力される発振信号に位相同期され、当該発振信号の周波数を逓倍して分周した発振信号を生成して出力する。ＰＬＬ回路２４０の逓倍数や分周比は制御信号ＰＬＬＣＴＲＬによって設定される。
【００９０】
本実施形態では、ＰＬＬ回路２４０は、フラクショナルＮ−ＰＬＬ回路である。具体的には、ＰＬＬ回路２４０は、位相比較器２４１、チャージポンプ２４２、ローパスフィルター２４３、電圧制御発振器２４４、分周回路２４５及び分周回路２４６を含んで構成されている。
【００９１】
位相比較器２４１は、発振用回路２１０が出力する発振信号と分周回路２４５が出力する発振信号の位相差を比較し、比較結果をパルス電圧として出力する。
【００９２】
チャージポンプ２４２は、位相比較器２４１が出力するパルス電圧を電流に変換し、ローパスフィルター２４３は、チャージポンプ２４２が出力する電流を平滑化して電圧に変換する。
【００９３】
電圧制御発振器２４４は、ローパスフィルター２４３の出力電圧に応じて周波数が変化する発振信号を出力する。例えば、電圧制御発振器２４４は、インダクターと可変容量素子とを用いて構成されるＬＣ発振回路によって実現される。
【００９４】
分周回路２４５は、制御信号ＰＬＬＣＴＲＬによって設定された分周比（整数分周比）で、電圧制御発振器２４４が出力する発振信号を整数分周した発振信号を出力する。分周回路２４５の分周比は、整数値Ｎの付近の範囲の複数の整数値に時系列に変化し、その時間平均値はＮ＋Ｆ／Ｍとなる。したがって、発振用回路２１０から出力される発振信号の位相と分周回路２４５から出力される発振信号の位相が同期した定常状態では、電圧制御発振器２４４から出力される発振信号の周波数ｆＶＣＯと発振用回路２１０から出力される発振信号の周波数ｆＯＳＣとは次式（２）の関係を満たす。
【００９５】
【数２】
2019149773.tif 000004
【００９６】
分周回路２４６は、制御信号ＰＬＬＣＴＲＬによって設定された分周比で、電圧制御発振器２４４が出力する発振信号を整数分周した発振信号を出力する。
【００９７】
分周回路２５０は、ＰＬＬ回路２４０（分周回路２４６）から出力される発振信号を、制御信号ＯＵＴＣＴＲＬによって設定された分周比で分周したクロック信号を出力する。このクロック信号は前述の入力信号ＣＩＮとして出力回路１に入力される。
【００９８】
このように、振動子２０２、発振用回路２１０、ＰＬＬ回路２４０及び分周回路２５０は、出力回路１の入力信号ＣＩＮとしてクロック信号を生成するクロック信号生成回路２７０を構成する。
【００９９】
出力回路１は、前述のノードＮ１（図１、図８等参照）に電源電圧ＶＤＤが供給されて動作し、入力信号ＣＩＮ、基準電圧ＶＲ、リセット信号ＲＳＴＢに基づいて、互いに極性が反転した２つの出力信号を生成し、出力端子ＯＵＴ，ＯＵＴＢから出力する。なお、出力回路１の出力端子ＯＵＴ，ＯＵＴＢはそれぞれ集積回路素子２０１のＯＵＴ端子及びＯＵＴＢ端子と接続されており、例えば、集積回路素子２０１の外部において、ＯＵＴ端子
及びＯＵＴＢ端子の間に前述の負荷抵抗２が接続される。
【０１００】
制御回路２２０は、上述した制御信号ＰＬＬＣＴＲＬや制御信号ＯＵＴＣＴＲＬを生成する。具体的には、制御回路２２０は、Ｉ２Ｃ（Inter-Integrated Circuit）バス対応のインターフェース回路と記憶回路（例えば、レジスター）（いずれも不図示）を有しており、不図示の外部装置からＳＣＬ端子を介して入力されるシリアルクロック信号に同期してＳＤＡ端子を介して入力されるシリアルデータ信号を受け取り、受け取ったシリアルデータに従って各種のデータを記憶回路に記憶する。そして、制御回路２２０は、記憶回路に記憶された各種のデータに基づいて、各制御信号を生成する。なお、制御回路２２０が有するインターフェース回路は、Ｉ２Ｃバス対応のインターフェース回路に限らず、例えば、ＳＰＩ（Serial Peripheral Interface）バス対応のインターフェース回路等であってもよい。
【０１０１】
以上のように構成された本実施形態の発振器２００は、振動子２０２から出力される発振信号に基づいて設定に応じた周波数のクロック信号を生成して出力するものであり、例えば、クロック信号生成装置（クロックジェネレーター）として利用可能である。
【０１０２】
なお、図１０では、電源投入時（電源電圧ＶＤＤの立ち上がり時）にパワーオンリセット回路２６０から出力されるリセット信号がリセット信号ＲＳＴＢとして出力回路１に入力されているが、電源投入時に限らず、クロック信号生成回路２７０からクロック信号が出力されない状態からクロック信号が出力され得る状態に遷移する時にリセット信号ＲＳＴＢが供給されてもよい。クロック信号生成回路２７０からクロック信号が出力されない状態からクロック信号が出力され得る状態に遷移する時とは、電源投入時以外にも、例えば、集積回路素子２０１のＯＵＴ端子及びＯＵＴＢ端子からのクロック信号の出力を停止する出力停止モードからの復帰時や、発振器２００が低消費電力の状態となるスタンバイモードからの復帰時等が挙げられる。例えば、集積回路素子２に、出力停止モードを設定するためのＯＥ（Output Enable）端子を追加し、ＯＥ端子から入力される信号がローレベル（無効）の時は、発振用回路２１０及びＰＬＬ回路２４０を動作させる一方、分周回路２５０からのクロック信号の出力を停止させるようにしてもよい。また、例えば、集積回路素子２に、スタンバイモードを設定するためのＳＴ（STanby）端子を設け、ＳＴ端子から入力される信号がハイレベル（有効）の時は、発振用回路２１０及びＰＬＬ回路２４０の動作を停止させるようにしてもよい。そして、例えば、制御回路２２０が、ＯＥ端子から入力される信号がローレベルからハイレベルに遷移した時、あるいは、ＳＴ端子から入力される信号がハイレベルからローレベルに遷移した時に、リセット信号ＲＳＴＢとしてローレベルのパルスを出力すればよい。
【０１０３】
以上に説明した本実施形態の発振器２００によれば、クロック信号生成回路２７０の後段に出力回路１を備えていることにより、クロック信号生成回路２７０からクロック信号の出力が開始されたときに、出力回路１のプリドライバー１０，１１に大電流が供給されるので、出力されるクロック信号の波形が乱れるおそれを低減することができる。
【０１０４】
なお、本発明に係る発振器は、発振器２００以外にも、ＰＬＬ回路を有さない発振器、ＴＣＸＯ（Temperature Compensated Crystal Oscillator）等の温度補償機能を有する発振器、ＶＣＸＯ（Voltage Controlled Crystal Oscillator）等の周波数制御機能を有する発振器などにも適用可能である。
【０１０５】
３．電子機器
図１１は、本実施形態の電子機器の構成の一部を示す機能ブロック図である。図１１に示すように、本実施形態の電子機器３００は、クロック信号出力回路３１２とクロック信号入力回路３２０とを含む。
【０１０６】
クロック信号出力回路３１２は、例えば、ＬＶＤＳ形式等の互いに極性が反転した差動クロック信号ＣＫＰ，ＣＫＮを出力する。クロック信号出力回路３１２として、上記の各実施形態の出力回路１を適用することができる。
【０１０７】
電子機器３００は、発振器３１０を含んでもよい。発振器３１０は、クロック信号生成回路３１１とクロック信号出力回路３１２とを含む。クロック信号生成回路３１１は、所望の周波数のクロック信号を生成する。クロック信号出力回路３１２は、クロック信号生成回路３１１が生成したクロック信号に基づいて、差動クロック信号ＣＫＰ，ＣＫＮを出力する。この差動クロック信号ＣＫＰ，ＣＫＮは、発振器３１０の外部に出力される。発振器３１０として、例えば、上記の実施形態の発振器２００を適用することができる。この場合、発振器２００が有するクロック信号生成回路２７０及び出力回路１が、クロック信号生成回路３１１及びクロック信号出力回路３１２にそれぞれ対応する。
【０１０８】
クロック信号入力回路３２０は、クロック信号出力回路３１２から出力されるクロック信号である差動クロック信号ＣＫＰ，ＣＫＮが入力される。
【０１０９】
図１２は、電子機器３００の具体的な構成例を示す図である。図１２において、図１１と同様の構成要素には同じ符号が付されている。図１２に示す電子機器３００は、液晶表示装置等の表示装置であり、データ送信装置３０１、データ受信装置３０２及び表示部３０３を含む。
【０１１０】
データ送信装置３０１は、発振器３１０、データ信号生成回路３１３、データ信号出力回路３１４及び制御回路３１５を含む。
【０１１１】
発振器３１０は、クロック信号生成回路３１１とクロック信号出力回路３１２とを含み、差動クロック信号ＣＫＰ，ＣＫＮを出力する。
【０１１２】
データ信号生成回路３１３は、表示部３０３に表示される画像に対応するデータ信号を生成する。例えば、データ信号生成回路３１３は、不図示のインターフェース回路を介して、データ送信装置３０１の外部装置から画像の元となる元画像データを受信し、元画像データに応じたデータ信号を生成する。
【０１１３】
データ信号出力回路３１４は、データ信号生成回路３１３が生成したデータ信号に基づいて、クロック信号生成回路３１１が生成したクロック信号に同期した、互いに極性が反転した差動データ信号ＤＰ，ＤＮを出力する。
【０１１４】
制御回路３１５は、発振器３１０、データ信号生成回路３１３及びデータ信号出力回路３１４の動作を制御する。
【０１１５】
データ受信装置３０２は、クロック信号入力回路３２０、データ信号入力回路３２１、シリアル／パラレル変換回路３２２、メモリー３２３、表示制御回路３２４及び駆動回路３２５を含む。
【０１１６】
クロック信号入力回路３２０は、差動クロック信号ＣＫＰ，ＣＫＮが入力され、差動クロック信号ＣＫＰ，ＣＫＮを差動増幅したクロック信号を生成する。
【０１１７】
データ信号入力回路３２１は、差動データ信号ＤＰ，ＤＮが入力され、差動データ信号ＤＰ，ＤＮを差動増幅したシリアルデータを生成する。
【０１１８】
シリアル／パラレル変換回路３２２は、クロック信号入力回路３２０が生成したクロック信号に同期して、データ信号入力回路３２１が生成したシリアルデータをパラレルデータに変換する。
【０１１９】
シリアル／パラレル変換回路３２２によりパラレルデータに変換された画像データは、メモリー３２３に記憶される。メモリー３２３は、ＲＡＭ等により構成されており、パラレルデータに変換された画像データを少なくとも１フレーム分記憶することができる。
【０１２０】
表示制御回路３２４は、メモリー３２３から１フレーム分の画像データの読み出し、読み出した画像データに対するガンマ補正等の画像処理、画像処理した画像データのメモリー３２３への書き込み、メモリー３２３に書き込んだ画像データを駆動回路３２５に転送する処理等を行う。
【０１２１】
駆動回路３２５は、メモリー３２３から転送された画像データに基づいて、表示部３０３の各データ線（不図示）に供給するデータ信号を出力する。また、駆動回路３２５は、表示部３０３の各走査線（不図示）を順番に選択する走査信号を出力する。
【０１２２】
表示部３０３は、複数のデータ線（不図示）と、複数のデータ線と交差する方向に延在する複数の走査線（不図示）と、各データ線と各走査線とが交差する位置に設けられた複数の画素（不図示）とを有している。走査信号によって選択された走査線と各データ線とが交差する位置に設けられた各画素に、各駆動線に供給されるデータ信号に応じた電圧が保持され、これにより表示部３０３に画像が表示される。
【０１２３】
図１３は、電子機器３００の具体的な他の構成例を示す図である。図１３において、図１１と同様の構成要素には同じ符号が付されている。図１３に示す電子機器３００は、スキャナー機能を有する印刷装置であり、スキャナー３０４、印刷制御装置３０５及び印刷ヘッド３０６を含む。
【０１２４】
スキャナー３０４は、発振器３１０、イメージセンサー３４０、データ信号生成回路３４３、データ信号出力回路３４４、制御回路３４５を含む。
【０１２５】
発振器３１０は、クロック信号生成回路３１１とクロック信号出力回路３１２とを含み、差動クロック信号ＣＫＰ，ＣＫＮを出力する。
【０１２６】
イメージセンサー３４０は、紙等の媒体に形成された画像から反射した光を受けて、光電変換により得られる信号に基づく画像信号を生成する。
【０１２７】
データ信号生成回路３４３は、イメージセンサー３４０が生成した画像信号をＡ／Ｄ変換してデジタルのデータ信号を生成する。
【０１２８】
データ信号出力回路３４４は、データ信号生成回路３４３が生成したデータ信号に基づいて、クロック信号生成回路３１１が生成したクロック信号に同期した、互いに極性が反転した差動データ信号ＤＰ，ＤＮを出力する。
【０１２９】
制御回路３４５は、発振器３１０、イメージセンサー３４０、データ信号生成回路３４３及びデータ信号出力回路３４４の動作を制御する。
【０１３０】
印刷制御装置３０５は、クロック信号入力回路３２０、データ信号入力回路３５１、シリアル／パラレル変換回路３５２、メモリー３５３、印刷制御回路３５４及び駆動回路３５５を含む。
【０１３１】
クロック信号入力回路３２０は、差動クロック信号ＣＫＰ，ＣＫＮが入力され、差動クロック信号ＣＫＰ，ＣＫＮを差動増幅したクロック信号を生成する。
【０１３２】
データ信号入力回路３５１は、差動データ信号ＤＰ，ＤＮが入力され、差動データ信号ＤＰ，ＤＮを差動増幅したシリアルデータを生成する。
【０１３３】
シリアル／パラレル変換回路３５２は、クロック信号入力回路３２０が生成したクロック信号に同期して、データ信号入力回路３５１が生成したシリアルデータをパラレルデータに変換する。
【０１３４】
シリアル／パラレル変換回路３５２によりパラレルデータに変換された画像データは、メモリー３５３に記憶される。メモリー３５３は、ＲＡＭ等により構成されており、パラレルデータに変換された画像データを少なくとも１ページ分記憶することができる。
【０１３５】
印刷制御回路３５４は、メモリー３５３から１ページ分の画像データの読み出し、読み出した画像データに対する各種の画像処理、画像処理した画像データのメモリー３５３への書き込み、メモリー３５３に書き込んだ画像データを駆動回路３５５に転送する処理等を行う。
【０１３６】
駆動回路３５５は、メモリー３５３から転送された画像データに基づいて、印刷ヘッド３０６の各吐出部（不図示）に供給する駆動信号を出力する。
【０１３７】
印刷ヘッド３０６の各吐出部は、供給された駆動信号に応じた量のインクを紙等の媒体に吐出し、あるいはインクを吐出せず、これにより、媒体に画像が形成される。
【０１３８】
本実施形態の電子機器３００によれば、クロック信号出力回路３１２として前述の出力回路１を適用し、あるいは、発振器３１０として前述の発振器２００を適用することにより、差動クロック信号ＣＫＰ，ＣＫＮの波形の乱れが低減されるので、高い信頼性を実現することができる。
【０１３９】
このような電子機器３００としては種々の電子機器が考えられ、例えば、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、スマートフォンや携帯電話機などの移動体端末、ディジタルカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。
【０１４０】
なお、図１１、図１２及び図１３では、クロック信号出力回路３１２に入力されるクロック信号は、クロック信号生成回路３１１が生成しているが、クロック信号出力回路３１２を含む装置（データ送信装置３０１、スキャナー３０４等）の外部から供給されてもよい。
【０１４１】
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１４２】
上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。
【０１４３】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０１４４】
１…出力回路、２…負荷抵抗、３，４…出力回路、１０…プリドライバー、１１…プリドライバー、１２…出力ドライバー、１３…レギュレーター、１４…バイパスキャパシター、１５…フリップフロップ回路、１６…レギュレーター、１０１，１０２，１０３…インバーター回路、１１１，１１２，１１３…インバーター回路、１２１…定電流源、１２２…抵抗、１２３，１２４…ＰＭＯＳトランジスター、１２５，１２６…ＮＭＯＳトランジスター、１３１，１３２…ＰＭＯＳトランジスター、１３３…ＮＭＯＳトランジスター、１３４…オペアンプ、１３５…キャパシター、１３６，１３７…抵抗、１６１，１６２…ＮＭＯＳトランジスター、１６３…ＰＭＯＳトランジスター、１６４…オペアンプ、１６６，１６７…抵抗、２００…発振器、２０１…集積回路素子、２０２…振動子、２１０…発振用回路、２２０…制御回路、２３０…レギュレーター、２４０…ＰＬＬ回路、２４１…位相比較器、２４２…チャージポンプ、２４３…ローパスフィルター、２４４…電圧制御発振器、２４５…分周回路、２４６…分周回路、２５０…分周回路、２６０…パワーオンリセット回路、２７０…クロック信号生成回路、３００…電子機器、３１０…発振器、３１１…クロック信号生成回路、３１２…クロック信号出力回路、３２０…クロック信号入力回路、３０１…データ送信装置、３０２…データ受信装置、３０３…表示部、３０４…スキャナー、３０５…印刷制御装置、３０６…印刷ヘッド、３１０…発振器、３１３…データ信号生成回路、３１４…データ信号出力回路、３１５…制御回路、３２０…クロック信号入力回路、３２１…データ信号入力回路、３２２…シリアル／パラレル変換回路、３２３…メモリー、３２４…表示制御回路、３２５…駆動回路、３４０…イメージセンサー、３４３…データ信号生成回路、３４４…データ信号出力回路、３４５…制御回路、３５１…データ信号入力回路、３５２…シリアル／パラレル変換回路、３５３…メモリー、３５４…印刷制御回路、３５５…駆動回路
【図１】
2019149773.tif 000005
【図２】
2019149773.tif 000006
【図３】
2019149773.tif 000007
【図４】
2019149773.tif 000008
【図５】
2019149773.tif 000009
【図６】
2019149773.tif 000010
【図７】
2019149773.tif 000011
【図８】
2019149773.tif 000012
【図９】
2019149773.tif 000013
【図１０】
2019149773.tif 000014
【図１１】
2019149773.tif 000015
【図１２】
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【図１３】
2019149773.tif 000017