(57)【要約】【課題】複数のビット線からなるパラレル信号路を介してＤ／Ａ変換部にディジタル値を出力するデータ出力装置において、各ビット線の間で信号の伝送のタイミングを揃えること。【解決手段】データ出力装置であるＦＰＧＡ１に、複数のビット線の各々の信号を遅延させるためにビット線Ｄ０〜Ｄ３毎に、互いに並列に接続されると共に遅延量が互に異なる複数の遅延部４０〜４６を設け、セレクタ５０〜５３により１個の遅延部を選択できるように構成する。遅延量を設定しようとしているビット線に論理「１」を、当該ビット線以外のビット線に論理「０」を割り当てたビットパターンをパラレル信号路に読み出し、Ｄ／Ａ変換部２及びＡ／Ｄ変換部２１を介してディジタル値を取得し、前記ビットパターンとディジタル値とを比較して比較結果に基づいて適切な遅延量を選択する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
複数のビット線からなるパラレル信号路を介してディジタル／アナログ変換部にディジタル値を出力するデータ出力装置において、
前記複数のビット線の各々の信号を遅延させるためにビット線毎に設けられ、互いに並列に接続されると共に遅延量が互に異なる複数の遅延部と、
前記複数の遅延部の間で切り替えて１個の遅延部を選択する選択部と、
前記パラレル信号路を介して前記ディジタル／アナログ変換部にテストデータを送ると共に当該ディジタル／アナログ変換部の出力に基づいて、複数の遅延部の中から適切な遅延部を判定し、判定された遅延部を前記選択部に選択させる遅延量設定部と、を備えたことを特徴とするデータ出力装置。
【請求項２】
前記ディジタル／アナログ変換部から出力されたアナログ信号をディジタル信号に変換するアナログ／ディジタル変換部を備え、
前記遅延量設定部は、前記各ビット線について、前記複数の遅延部の中から遅延部を１個ずつ選択し、選択された各遅延部毎に前記パラレル信号路にテストデータを送るステップと、前記テストデータと前記アナログ／ディジタル変換部から得られた、当該テストデータに対応するディジタル値とを比較するステップと、このステップで得られた比較結果に基づいて適切な遅延部を判定し、判定された遅延部を前記選択部を介して選択するステップと、を実行するように構成されていることを特徴とする請求項１記載のデータ出力装置。
【請求項３】
前記テストデータは、遅延部を設定しようとしているビット線に論理「１」を、当該ビット線以外のビット線に論理「０」を割り当てた第１のビットパターンを含むことを特徴とする請求項２記載のデータ出力装置。
【請求項４】
前記テストデータは、第１のビットパターンが複数回繰り返され、繰り返される第１のビットパターンの間に、すべてのビット線に論理「０」を割り当てた第２のビットパターンが介在していることを特徴とする請求項３記載のデータ出力装置。
【請求項５】
前記遅延量設定部により設定されたパラレル信号路における遅延部の組み合わせが温度毎に記憶される記憶部と、
パラレル信号路が位置する雰囲気の温度を検出する温度検出部と、を備え、
前記遅延量設定部は、前記温度検出部にて検出された温度検出値に基づいて前記記憶部からパラレル信号路における遅延部の組み合わせを読み出し、読み出した遅延部の組み合わせとなるように前記選択部に遅延部を選択させる機能を備えていることを特徴とする請求項１ないし４のいずれか一項に記載のデータ出力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル信号処理を行う集積回路にて生成された信号をＤ／Ａ（ディジタル／アナログ）変換部に出力するデータ出力装置に関する。
【背景技術】
【０００２】
ディジタル信号処理を行う集積回路にて生成された信号をＤ／Ａ変換部（ＤＡＣ）にてアナログ信号に変換する例として、ＦＰＧＡ（Field Programmable Gate Alley）にて生成された信号をアナログ信号に変換する例が挙げられる。より具体的な例としては、ＦＰＧＡ内の波形データメモリから波形データを読み出し、この波形データをＤ／Ａ変換部にてアナログ信号に変換してアナログ波形を出力する例が挙げられる。出力されたアナログパルスは例えば発振器のＰＬＬに取り込まれるリファレンスパルスを生成するために用いられる。
【０００３】
Ｄ／Ａ変換部は、Ｄ／Ａ変換の動作のためのクロックの立ち上がりに対して、ディジタルデータがどれくらいの時間前に確定（発生）し、どれくらい後までホールドされているか、についての仕様が決められている。前者の時間はセットアップ時間であり、後者の時間はホールド時間である。従って、ＦＰＧＡとＤ／Ａ変換部との間の例えば３２ビットのパラレル信号路において、各ビット線（各ビット信号路）における信号の伝送のタイミングは、セットアップ時間とホールド時間とを満足するように設計すればよい。
【０００４】
クロックの周波数が低い場合には、各ビット線の信号の伝送のタイミングは、セットアップ時間とホールド時間とに対するマージンを大きく取れるので問題は起こらないが、クロックの周波数が高くなると、マージンが小さくなるため、各ビット線の間で信号の伝送のタイミングが高い精度で揃っている必要がある。  
しかしながら各部位のレイアウトなどによっては、各ビット線の長さの一致性が低くなることがあるため、各ビットの信号がＤ／Ａ変換部に到達するタイミングの差異が顕在化してしまう場合がある。この場合には、Ｄ／Ａ変換部において入力されたディジタル値に対して正しいアナログ値が得られなくなってしまう。
【０００５】
特許文献１には、２つのディジタル回路の各々にクロック信号を供給する電子機器において、各クロック信号の間で位相差が生じることによる不具合を回避するため、遅延素子を利用してクロックを遅延させ、接続数の異なる遅延素子のいずれかを選択することにより、クロック信号の位相を調整する技術が開示されている。この技術は、クロック信号の位相を調整する手法であるが、パラレル信号路の各ビット線の信号伝送のタイミングを揃えるためのものではない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−９５９６５公報（段落０００２、０００４及び０００７）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、複数のビット線からなるパラレル信号路を介してディジタル／アナログ変換部にディジタル値を出力するデータ出力装置において、各ビット線の間で信号の伝送のタイミングを揃えることができ、正確なＤ／Ａ変換を行うことができる技術を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、複数のビット線からなるパラレル信号路を介してディジタル／アナログ変換部にディジタル値を出力するデータ出力装置において、
前記複数のビット線の各々の信号を遅延させるためにビット線毎に設けられ、互いに並列に接続されると共に遅延量が互に異なる複数の遅延部と、
前記複数の遅延部の間で切り替えて１個の遅延部を選択する選択部と、
前記パラレル信号路を介して前記ディジタル／アナログ変換部にテストデータを送ると共に当該ディジタル／アナログ変換部の出力に基づいて、複数の遅延部の中から適切な遅延部を判定し、判定された遅延部を前記選択部に選択させる遅延量設定部と、を備えたことを特徴とする。
【発明の効果】
【０００９】
本発明は、ディジタル／アナログ変換部にディジタル値を出力するデータ出力装置において、ビット線毎に、互いに並列に接続されると共に遅延量が互に異なる複数の遅延部を設けている。そしてパラレル信号路を介して前記ディジタル／アナログ変換部にテストデータを送ると共に当該ディジタル／アナログ変換部の出力に基づいて、複数の遅延部の中から適切な遅延部を判定して、その遅延部を選択している。従って、各ビット線の間で信号の伝送のタイミングを揃えることができ、正確なＤ／Ａ変換を行うことができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態の全体構成を示すブロック図である。
【図２】図１に示す遅延調整部の詳細を示すブロック図である。
【図３】本発明の実施形態の動作を示すフローチャートである。
【図４】複数の遅延部の中から適切な遅延部を判定するための判定テーブルを示す説明図である。
【発明を実施するための形態】
【００１１】
図１は本発明の実施形態に係るデータ出力装置を含む電子機器を示しており、電子機器は、例えばＰＬＬを用いた発振回路におけるリファレンスパルスを生成するＤＤＳ（Direct Digital Synthesizer）として構成されている。ＤＤＳは、ＦＰＧＡ１とＤ／Ａ変換部（ＤＡＣ）２とを備えており、ＦＰＧＡ１とＤ／Ａ変換部２とは互いに異なるパッケージ内に回路部分を設けて構成され、回路基板に装着されている。
【００１２】
ＦＰＧＡ１は、波形データメモリ１１と、データが書きこまれた順序に従ってデータを読み出す、先入れ先出し機能を備えたメモリ（ＦＩＦＯメモリ）１２と、ＦＩＦＯメモリ１２の出力（読み出し）ポートに接続されたパラレル信号路の途中に介在して設けられた遅延調整部３と、を備えている。  
ＦＰＧＡ１においては、外部からの周波数指令値に応じて波形データメモリ１１から波形データが読み出されてＦＩＦＯメモリ１２に書きこまれ、ＦＩＦＯメモリ１２から例えば３２ビットのパラレルデータが遅延調整部３を介してＤ／Ａ変換部２に送られる。波形データメモリ１１の後段に設けられているデータ切替え部１３は、波形データと後述のテストデータとを切り替えるためのものである。  
なお、パラレルデータとしては既述のように実機では例えば３２ビットが用いられるが、本実施形態では、説明の便宜上及び図示の便宜上から４ビットのパラレルデータとして取り扱うこととする。
【００１３】
図２は、遅延調整部３の詳細な構成を示している。図２においてＤ０〜Ｄ３は夫々４ビットを構成するパラレル信号路の各ビット線である。各ビット線Ｄ０〜Ｄ３には、互いに並列に接続されると共に信号の遅延量が互に異なる複数の遅延部、この例では７個の遅延部４０〜４６が設けられている。なお、Ｄ０は最下位ビット、Ｄ３は最上位ビットに対応する。遅延部４１は、遅延素子が１個接続され、遅延部４２は、２個の遅延素子が直列に接続され、遅延部４３〜４６は、夫々３〜６個の遅延素子が直列に接続されている。図２中、白丸部位が遅延素子を示している。  
以下の説明において、個別的な遅延部を示すときには符号４０〜４６を割り当て、総括的な遅延部を示すときには符号４を割り当てるものとする。
【００１４】
遅延部４０は遅延素子が設けられていないが、即ち信号路だけであるが、遅延量はゼロも含めていることから、遅延部４として取り扱っている。この例では、遅延素子１個につき、１ｐｓ（picosecond）の遅延量が発生するように遅延素子が構成されている。従って、遅延部４０を選択すれば遅延量はゼロであり、遅延部４１を選択すれば遅延量は１ｐｓであり、遅延部４２を選択すれば遅延量は２ｐｓであり、…遅延部４６を選択すれば遅延量は６ｐｓである。
【００１５】
図２において、５０〜５３はセレクタであり、各セレクタ５０〜５３は、遅延部４０〜４６から１個の遅延部４を選択できるように構成されている。遅延部４を選択するための選択信号は、後述の切替え指令出力部６からセレクタ５０〜５３毎に出力される３ビットの信号により構成されており、３ビットのディジタル値に応じた遅延部４が選択される。例えばビット線Ｄ０においては遅延部４０が選択され、ビット線Ｄ１においては遅延部４３が選択され、ビット線Ｄ２においては遅延部４２が選択され、ビット線Ｄ３においては遅延部４１が選択されたとすると、ビット線Ｄ０〜Ｄ３の遅延量は、夫々０ｐｓ、３ｐｓ、２ｐｓ、１ｐｓとなる。
【００１６】
図１に戻って、７はテストデータメモリである。テストデータメモリ７は、各ビット線Ｄ０〜Ｄ３毎に、７つの遅延部４０〜４６の中から適切な遅延部４を選択するために用いられる４ビットのディジタルデータであるテストデータ（確認用のビットパターン）が記憶されている。本実施形態では、ビット線Ｄ０〜Ｄ３について順番に（１ビット毎に）適切な遅延部４を決定する手法を採用しており、ビット線Ｄ０〜Ｄ３の各々に対して専用のテストデータが用意されている。即ち、テストデータとしては後述のように４種類のビットパターンが用意されている。
【００１７】
具体的には最下位ビットに対応するビット線Ｄ０に対しては、「０００１」が用意され、ビット線Ｄ１に対しては、「００１０」が用意され、ビット線Ｄ２に対しては、「０１００」が用意され、ビット線Ｄ３に対しては、「１０００」が用意されている。即ち適切な遅延部４を判定するために行われるビット線に対応するビットが論理「１」であり、他のビット線に対応するビットが論理「０」である。これらのビットパターンは、第１のビットパターンに相当する。  
そしてテストデータメモリ７は、各ビット線に割り当てられた４種類の各々と、全ビット線Ｄ０〜Ｄ３が「０」となる、第２のビットパターンである「００００」のビットパターンと、が交互に例えば１０００回繰り返されて読み出されるように構成されている。従って例えばビット線Ｄ１について適切な遅延部４を判定しようとする場合には、「０００１」、「００００」が交互にパラレル信号路（ビット線Ｄ０〜Ｄ３）に出力されることになる。
【００１８】
このためテストデータメモリ７は、各ビット線Ｄ０〜Ｄ３に割り当てられた４種類のビットパターンの時系列データが読み出されるメモリであると言うこともできる。
【００１９】
図１中、２１は、Ｄ／Ａ変換部２にて得られたアナログ信号をディジタル信号に変換するためのＡ／Ｄ変換部２１である。８１はテストデータとＡ／Ｄ変換部２１から得られた、当該テストデータに対応するディジタル値とを比較する比較部である。８２は、比較部８１により得られたビット線毎の比較結果を判定用のデータとして例えばテーブルの形式で記憶する判定用メモリである。８３は、判定用のデータに基づいて適切な遅延部４を判定する判定部である。既述の切替え指令出力部６は、遅延調整部３のセレクタ５０〜５３（図２参照）に対して、判定部８３にて判定された遅延部４を選択するように選択指令を出力する機能を備えている。
【００２０】
テストデータメモリ７、比較部８１、判定用メモリ８２、判定部８３及び切替え指令出力部６は、各ビット線Ｄ０〜Ｄ３の遅延量を設定するための遅延量設定部１００を構成している。遅延量設定部１００は、後述のステップを実行するようにロジック回路が構成されている。  
これらロジック回路は、例えば図示しないクロック源から供給されるクロックにより動作する。またこのクロックはＦＰＧＡ１からクロック供給路２０を介してＤ／Ａ変換部２に供給される。
【００２１】
次に上述実施形態の作用について説明する。ＦＰＧＡ１を含む装置の電源を投入すると、遅延調整部３が初期化される。初期化の態様としては、例えばビット線Ｄ０〜Ｄ３の各遅延量が+０ｐｓに設定される（遅延部４０が選択される）。次いでテストモードが実行され、テストモードでは、ビット線Ｄ０からＤ１、Ｄ２、Ｄ３の順番で図２に示す遅延調整部３を介して信号の遅延量の設定、即ち遅延部４０〜４６の中から適切な遅延部４を選択する動作を行う。より具体的には、遅延量の設定を行おうとするビット線について、遅延部４０〜４６を順次選択し、遅延部４を選択する毎にテストデータをＤ／Ａ変換部２に送る。そして当該テストデータとＡ／Ｄ変換部２１を介して得られたディジタル値とを比較してその比較結果に基づいて適切な遅延部４を選択する。
【００２２】
図３は、遅延部４の設定作業を詳細に示すフローチャートである。初期化の状態をステップＳ１として示している。先ずビット線Ｄ０について遅延量の選択を行うように遅延量設定部１００内のロジック回路が動作する（ステップＳ２）。次にテストデータメモリ１１からテストデータをパラレル信号路に読み出す。即ち「０００１」と「００００」とを交互に１０００回読み出し、読み出されたテストデータが遅延調整部３を介してＤ／Ａ変換部２に送られ、Ｄ／Ａ変換部２にて得られたアナログ信号はＡ／Ｄ変換部２１にてディジタル信号に変換される（ステップＳ３）。  
Ａ／Ｄ変換部２１においてアナログ信号を確実に採取するためには、Ｄ／Ａ変換部２よりも変換速度を遅くし、タイミングマージンを増やすことが好ましい。この点については後述する。
【００２３】
Ｄ０以外の他のビット線Ｄ１、Ｄ２、Ｄ３については、テストデータにおいてビットに「０」が割り当てられているため、この例では遅延部４０に設定されているが、いずれの遅延部４に設定されていても当該作業に影響を及ぼさない。  
このようにＡ／Ｄ変換部２１からは、テストデータを構成する確認パターンである４ビットのディジタル値が順次合計２０００個出力されるが、第２のビットパターンである「００００」については、信号の遅延の影響を受けないのでＡ／Ｄ変換部２１からは、必ず「００００」が出力される。
【００２４】
一方第１のビットパターンである「０００１」については、ビット線Ｄ０における信号の遅延量によっては、Ｄ／Ａ変換部１１に規定されているセットアップ時間及びホールド時間のいずれかが満足されない状態になる。この場合には、遅延量が適切ではなく、Ａ／Ｄ変換部２１から得られるディジタル値（ビットパターン）は、「００００」になる場合もある。このため比較部８１により、テストデータメモリ７から読み出したテストデータである時系列データを構成する確認用のビットパターンと、当該確認用のビットパターンに対応する、Ａ／Ｄ変換部２１から得られるビットパターンとを比較し、比較結果に基づいて判定用メモリ８２に判定用テーブルを作成する。
【００２５】
比較結果とは、この例では１０００個の第１のビットパターンについて一致、不一致を把握して得られた不一致の割合を指す。不一致の割合がしきい値を越えていれば遅延量は不合格、不一致の割合がしきい値以下であれば遅延量は合格であると決めておき、その結果を判定用テーブルに書き込む（ステップＳ４）。今、遅延量が不合格であると判断されたとすると、ビット線Ｄ０においては、０ｐｓの遅延量は不合格であるということになる。
【００２６】
比較部８１では、例えばデータメモリ１１から読み出した確認用の４ビットのビットパターン（第１のビットパターン）と、Ａ／Ｄ変換部２１から得られる４ビットのビットパターンとを毎回（１組毎に）比較し、１０００個の第１のビットパターンの各々について一致、不一致を記録し、不一致の割合を求めるようにしてもよい。
【００２７】
また比較部８１において、第１のビットパターンについて１組づつ比較するのではなく、例えば複数（組）の第１のビットパターンについて比較するようにしてもよい。この場合、Ａ／Ｄ変換部２１で得られた複数例えば１４個のクロック分のデータを比較部８１内のメモリに記憶し、データメモリ７から読み出した確認用のビットパターンと比較する。１４個のクロック分のデータは、Ａ／Ｄ変換部２１で１クロックごとに得られた４ビットのデータが１４個並んだものである。従って比較部８１では、データメモリ７から読み出した「０００１」、「００００」のセットが７個並んだデータと、Ａ／Ｄ変換部２１で１クロックごとに得られた４ビットのデータが１４個並んだデータ（５６ビット分のデータ）とが比較されることになる。そしてすべてのビットが一致した場合に「一致」と判定し、不一致となった割合を求め、既述のように不一致の割合がしきい値以下であれば遅延量は合格であると決めておく。
【００２８】
この例は、Ａ／Ｄ変換部２１においてアナログ信号を確実に採取するための（Ａ／Ｄ変換部２１におけるデータ変換のタイミングマージンを確保した）一手法である。  
またＡ／Ｄ変換部２１においてアナログ信号を確実に採取するための他の例を挙げておく。この例では、データメモリ７から１クロックごとに１組の第１のビットパターン、第２のビットパターンを順次読み出してＤ／Ａ変換部１１にて変換する一方、２クロック毎に、即ち当該クロックの周波数を１／２に分周したクロックによりＡ／Ｄ変換部２１の出力データを読み出す。そして、データメモリ７から１クロックごとに読み出したビットパターンとＡ／Ｄ変換部２１から前記１／２に分周したクロックごとに読み出したビットパターンとを比較部８１にて比較する。データメモリ７からは既述のように「０００１」、「００００」が交互に読み出されることから、Ａ／Ｄ変換部２１からデータを読み出す、１／２に分周したクロックは、データメモリ７からビットパターンを最初に読み出すときのクロックを含むクロックである。Ｄ／Ａ変換部１１にてデータが適切に変換されれば、データメモリ７から読み出された「０００１」と、当該「０００１」に対応するビットパターンとが比較部８１にて比較されることになる。
【００２９】
続いてステップＳ５を経由し、遅延部４０から遅延部４１に切替える。即ち遅延量＋１ｐｓを選択する（ステップＳ６）。そして同様にしてテストデータメモリ１１からテストデータである「０００１」と「００００」とを交互に１０００回読み出し、同様の処理を行って、合否を判定用テーブルに書き込む。以後、遅延量が＋６ｐｓに至るまで各遅延量毎に同様の処理を行い、合否の判定が判定用テーブルに書きこまれる。図４は、判定テーブルの一例を示しており、ビット線Ｄ０について見ると、遅延量が＋２ｐｓ、＋３ｐｓ、＋４ｐｓの場合に合格（○印で示している）となっており、その他の遅延量では不合格（×印で示している）となっている。この例では、判定テーブルにおいて合格が３つ並んだときに中央の合格に相当する遅延量を適切なものとして判定するようにしており、このためビット線Ｄ０においては、＋３ｐｓの遅延量を適切な遅延量として判定する。従って遅延部４３が選択されることになる。
【００３０】
その後、ビット線Ｄ０よりも一つ上位ビットのビット線Ｄ１についてもステップＳ７、Ｓ８を経由して、＋０ｐｓの遅延量から開始して同様の処理がされる。この場合に用いられるテストデータである第１のビットパターンは、既述のようにビット線Ｄ１についてだけ「１」が含まれるように構成される。従って、「００１０」と「００００」とを交互に１０００回パラレル信号路に読み出す。第１のビットパターンである「００１０」については、ビット線Ｄ１における信号の遅延量によっては、Ｄ／Ａ変換部１１に規定されているセットアップ時間及びホールド時間のいずれかが満足されない状態になる。このため遅延量に応じて合格、不合格が生じ、判定用テーブルに各遅延量毎に合否の結果が書きこまれる。
【００３１】
図４に示すように、ビット線Ｄ１について見ると、遅延量が＋１ｐｓ、＋２ｐｓ、＋３ｐｓの場合に合格となっており、その他の遅延量では不合格となっている。このためビット線Ｄ１においては、＋２ｐｓの遅延量を適切な遅延量として判定する。従って遅延部４２が選択されることになる。同様にしてビット線Ｄ２、Ｄ３についても遅延量の設定処理が行われ、図４に示すように判定テーブルに合否が書きこまれる。図４の例においては、ビット線Ｄ２については、＋２ｐｓの遅延量を適切な遅延量として判定し、ビット線Ｄ３については、＋３ｐｓの遅延量を適切な遅延量として判定する。
【００３２】
こうしてビット線Ｄ０〜Ｄ３の各々について、適切な遅延量（遅延部４）が判定され、判定された遅延量が選択されるように切替え指令出力部６から各セレクタ５０〜５３に切替え指令が出力されて、適切な遅延量が設定される。その後、通常の運転が行われる。即ち、ＦＰＧＡ１に発振器の出力周波数の設定値（周波数指令値）が入力され、周波数指令値に応じて波形データメモリ１１から波形データが読み出されてＤ／Ａ変換され、後段の発振器のＰＬＬ回路のリファレンスパルスが生成される。
【００３３】
なお、この例では電源投入により遅延調整部が初期化され、遅延量を設定するための作業が行われるが、例えばＦＰＧＡ１に対してテストモードを手動で設定できるように構成し、テストモードが設定されたときに、遅延量を設定するための既述の作業が行われるように構成してもよい。
【００３４】
上述実施形態によれば、各ビット線Ｄ０〜Ｄ３について、複数の遅延量（遅延部）の中から遅延量を１個ずつ選択し、選択された各遅延量毎に、テストデータを用いてＤ／Ａ変換部２によるＤ／Ａ変換前後の比較をしている。そしてテストデータとしては、遅延量を設定しようとしているビット線に論理「１」を、当該ビット線以外のビット線に論理「０」を割り当てたビットパターンを用いている。従って高い確実性をもって、各ビット線Ｄ０〜Ｄ３の遅延量として適切な遅延量を選択することができ、このため各ビット線Ｄ０〜Ｄ３の間で信号の伝送のタイミングを揃えることができ、正確なＤ／Ａ変換を行うことができる。
【００３５】
各ビット線Ｄ０〜Ｄ３の遅延量の選択の手法としては上述の例に限られるものではない。例えば各ビット線Ｄ０〜Ｄ３の遅延量をいずれも＋０ｐｓから順番に＋６ｐｓまで設定し、選択された遅延量毎に、各ビット線Ｄ０〜Ｄ３に対していずれも「１」が割り当てられているビットパターン、即ち「１１１１」のビットパターンをパラレル信号路に出力するようにしてもよい。この場合より具体的には、選択された遅延量毎に、「１１１１」と「００００」とを交互に所定回数、例えば１０００回ずつテストデータをパラレル信号路に読み出し、元のビットパターンと得られたビットパターンとを比較して、各ビット線における遅延量の合否を判定するようにしてもよい。
【００３６】
また上述の実施形態におけるテストデータは、矩形波であるが、正弦波を構成するビットパターン群を用いてもよい。この場合には、遅延量が適切であるか否かの判定手法としては、Ｄ／Ａ変換部２にて変換した周波数信号についてＦＦＴ解析を行い、規定以上のスプリアスが存在しなければ適切であるとして判定する手法が挙げられる。
【００３７】
また本発明は、次のように構成してもよい。温度ごとに上述の実施形態のようにして各ビット線Ｄ０〜Ｄ３の遅延量の適切な組み合わせを事前に取得しておく。例えばＦＰＧＡ１が配置される回路基板に温度検出部を設け、電源を投入して温度検出部の温度検出値が安定したときに、図３に示すフローチャートを実行して、各ビット線Ｄ０〜Ｄ３の遅延量の適切な組み合わせを取得し、メモリに記憶しておく。この操作をＦＰＧＡ１が置かれる雰囲気温度を例えば恒温槽により種々変えて行うことにより、パラレル信号路が位置する雰囲気温度毎に、この例では温度検出値毎に、各ビット線Ｄ０〜Ｄ３の遅延量の適切な組み合わせが求まる。
【００３８】
このような構成を採用すれば、電子機器を実際に使用するときに電源を投入すると、温度検出部の温度検出値が安定したときに当該温度検出値に対応する、各ビット線Ｄ０〜Ｄ３の遅延量の適切な組み合わせがメモリから読み出されて設定される。従って電子機器が使用される外部の温度が変わっても、各ビット線の信号伝送のタイミングが揃う。
【符号の説明】
【００３９】
１            ＦＰＧＡ
１１          波形データメモリ
１２          ＦＩＦＯメモリ
２            Ｄ／Ａ変換部
３            遅延調整部
Ｄ０〜Ｄ３    ビット線
４１〜４４    遅延部
５０〜５３    セレクタ
６            切替え指令出力部
７            テストデータメモリ
８１          比較部
８２          判定用メモリ
８３          判定部
１００        遅延量設定部
【図１】
2019092012.tif 000003
【図２】
2019092012.tif 000004
【図３】
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【図４】
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