(57)【要約】【課題】記憶装置の周辺回路の占有面積を縮小する。単位面積当たりの記憶容量の大きい記憶装置を提供する。【解決手段】メモリセルアレイと、高耐圧のトランジスタを含む回路部と、が同じ基板上に設けられた構成とする。メモリセルアレイは、複数のメモリトランジスタが縦方向に積層された構成を有する。そして、メモリトランジスタが有する半導体層と、高耐圧のトランジスタが有する半導体層とを、同じ半導体膜を加工して形成する。またメモリトランジスタと、高耐圧のトランジスタとがそれぞれ有する半導体層に、酸化物半導体を適用する。【選択図】図１
2019009259.tif 000002
【特許請求の範囲】
【請求項１】
メモリトランジスタと、トランジスタと、を有する半導体装置であって、
前記メモリトランジスタは、第１の導電層、第２の導電層、第３の導電層、第１の絶縁層、第２の絶縁層、第３の絶縁層及び第１の半導体層を有し、
前記トランジスタは、第４の導電層、第５の導電層、第４の絶縁層、及び第２の半導体層を有し、
前記第１の導電層は、開口を有し、
前記第１の絶縁層は、前記開口の内側に接して設けられ、
前記第２の絶縁層は、前記第１の絶縁層の内側に接して設けられ、
前記第３の絶縁層は、前記第２の絶縁層の内側に接して設けられ、
前記第１の半導体層は、前記第３の絶縁層の内側に接して設けられ、且つ、前記第１の導電層の前記開口よりも上下方向に突出して設けられ、
前記第２の導電層は、前記第１の半導体層の底部に接して設けられ、
前記第３の導電層は、前記第１の半導体層の上部に接して設けられ、
前記第４の導電層及び前記第５の導電層は、前記第２の半導体層にそれぞれ接して設けられ、
前記第４の絶縁層は、前記第２の半導体層に接して設けられ、
前記第５の導電層は、前記第４の絶縁層を介して前記第２の半導体層と重なる部分を有し、
前記第１の絶縁層、前記第３の絶縁層、及び前記第４の絶縁層は、それぞれ酸化物を含み、
前記第２の絶縁層は、窒化物を含み、
前記第１の半導体層と、前記第２の半導体層とは、同じ金属酸化物を含む、
半導体装置。
【請求項２】
請求項１において、
前記第３の導電層と、前記第４の導電層と、前記第５の導電層とは、互いに同じ金属元素を含む、
半導体装置。
【請求項３】
請求項１または請求項２において、
前記第１の半導体層と、前記第２の半導体層とは、同じ金属酸化物膜を加工して形成されていることを特徴とする、
半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第３の導電層、前記第４の導電層、及び前記第５の導電層は、互いに同じ導電膜を加工して形成されていることを特徴とする、
半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記第１の導電層と、前記第４の導電層とは、電気的に接続されている、
半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
基板を有し、
前記メモリトランジスタは、前記基板上に複数設けられ、
複数の前記メモリトランジスタは、前記基板の一面に対して垂直方向に積層して設けられていることを特徴とする、
半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記第１の半導体層及び前記第２の半導体層は、第１の半導体膜と、第２の半導体膜の積層構造を有し、
前記第１の半導体膜と、前記第２の半導体膜とは、結晶性が異なることを特徴とする、
半導体装置。
【請求項８】
請求項１乃至請求項６のいずれか一において、
前記第１の半導体層及び前記第２の半導体層は、第１の半導体膜と、第２の半導体膜の積層構造を有し、
前記第１の半導体膜と、前記第２の半導体膜とは、組成が異なることを特徴とする、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置に関する。本発明の一態様は、記憶装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。
【０００３】
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置等は半導体装置の一態様である。また、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装置を有している場合がある。
【背景技術】
【０００４】
近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積層して形成することが有効である（特許文献１、特許文献２参照）。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。
【０００５】
また、特許文献３には、酸化物半導体を用いた不揮発性の記憶装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許公開２０１１／００６５２７０号公報
【特許文献２】米国特許第９６３４０９７号公報
【特許文献３】米国特許公開２０１６／００７９２６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
記憶装置はデータを格納するメモリセルアレイの他に、書き込みや読み出し動作を制御するための制御回路を有する。一般にメモリセルアレイの駆動電圧は制御回路よりも高いため、制御回路で生成された信号に基づいてメモリセルアレイを駆動する駆動回路には、高耐圧な素子が必要となる。しかしながら、このような高耐圧なトランジスタなどの素子は、制御回路を構成する素子よりもサイズが大きいため、メモリセルの数（すなわち記憶容量）が増大することに伴って、駆動回路を含む周辺回路の占有面積も増大してしまうといった問題があった。
【０００８】
本発明の一態様は、周辺回路の占有面積を縮小することを課題の一とする。または、単位面積当たりの記憶容量の大きい半導体装置を提供することを課題の一とする。または、生産性の高い半導体装置を提供することを課題の一とする。または、新規な半導体装置、または記憶装置を提供することを課題の一とする。
【０００９】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
【課題を解決するための手段】
【００１０】
本発明の一態様は、メモリトランジスタと、トランジスタと、を有する半導体装置である。メモリトランジスタは、第１の導電層、第２の導電層、第３の導電層、第１の絶縁層、第２の絶縁層、第３の絶縁層及び第１の半導体層を有する。トランジスタは、第４の導電層、第５の導電層、第４の絶縁層、及び第２の半導体層を有する。第１の導電層は開口を有し、第１の絶縁層は当該開口の内側に接して設けられ、第２の絶縁層は第１の絶縁層の内側に接して設けられ、第３の絶縁層は第２の絶縁層の内側に接して設けられ、第１の半導体層は第３の絶縁層の内側に接して設けられ、且つ、第１の導電層の開口よりも上下方向に突出して設けられる。また第２の導電層は第１の半導体層の底部に接して設けられ、第３の導電層は第１の半導体層の上部に接して設けられる。第４の導電層及び第５の導電層は、第２の半導体層にそれぞれ接して設けられる。第４の絶縁層は第２の半導体層に接して設けられる。第５の導電層は第４の絶縁層を介して第２の半導体層と重なる部分を有する。さらに、第１の絶縁層、第３の絶縁層、及び第４の絶縁層は、それぞれ酸化物を含む。さらに第２の絶縁層は、窒化物を含む。また、第１の半導体層と、第２の半導体層とは、同じ金属酸化物を含む。
【００１１】
また、上記において、第３の導電層と、第４の導電層と、第５の導電層とは、互いに同じ金属元素を含むことが好ましい。
【００１２】
また、上記において、第１の半導体層と、第２の半導体層とは、同じ金属酸化物膜を加工して形成されていることが好ましい。
【００１３】
また、上記において、第３の導電層、第４の導電層、及び第５の導電層は、互いに同じ導電膜を加工して形成されていることが好ましい。
【００１４】
また、上記において、第１の導電層と、第４の導電層とは、電気的に接続されていることが好ましい。
【００１５】
また、上記において、基板を有することが好ましい。このとき、メモリトランジスタは、当該基板上に複数設けられていることが好ましい。さらに、複数のメモリトランジスタは、基板の一面に対して垂直方向に積層して設けられていることが好ましい。
【００１６】
また、上記において、第１の半導体層及び第２の半導体層は、第１の半導体膜と、第２の半導体膜の積層構造を有することが好ましい。このとき、第１の半導体膜と、第２の半導体膜とは、結晶性が異なることが好ましい。または、第１の半導体膜と、第２の半導体膜とは、組成が異なることが好ましい。
【発明の効果】
【００１７】
本発明の一態様によれば、周辺回路の占有面積を縮小できる。または、単位面積当たりの記憶容量の大きい半導体装置を提供できる。または、生産性の高い半導体装置を提供できる。または、新規な半導体装置、または記憶装置を提供できる。
【００１８】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。
【図面の簡単な説明】
【００１９】
【図１】半導体装置の上面図及び断面図。
【図２】半導体装置の斜視図。
【図３】半導体装置の上面図。
【図４】半導体装置の断面図。
【図５】半導体装置の作製方法例を説明する図。
【図６】半導体装置の作製方法例を説明する図。
【図７】半導体装置の作製方法例を説明する図。
【図８】半導体装置の作製方法例を説明する図。
【図９】半導体装置の作製方法例を説明する図。
【図１０】半導体装置の作製方法例を説明する図。
【図１１】半導体装置の作製方法例を説明する図。
【図１２】半導体装置の作製方法例を説明する図。
【図１３】半導体装置の作製方法例を説明する図。
【図１４】半導体装置の作製方法例を説明する図。
【図１５】半導体装置の作製方法例を説明する図。
【図１６】半導体装置の作製方法例を説明する図。
【図１７】半導体装置の作製方法例を説明する図。
【図１８】記憶装置のブロック図及び回路図。
【図１９】記憶装置の三次元構造例を示す図。
【図２０】記憶装置の三次元構造例を示す図。
【図２１】記憶装置の三次元構造例を示す図。
【図２２】記憶装置の回路図。
【図２３】記憶装置の動作例を説明する回路図。
【図２４】記憶装置の構成例。
【図２５】ＡＩシステムのブロック図。
【図２６】ＡＩシステムのブロック図。
【図２７】ＩＣの構成例。
【図２８】電子機器の構成例。
【図２９】電子機器の構成例。
【発明を実施するための形態】
【００２０】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２１】
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００２２】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２３】
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
【００２４】
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を含む。
【００２５】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２６】
また、本明細書等において、トランジスタのソース、又はドレインのどちらか一方のことを「第１電極」と呼び、ソース、又はドレインの他方を「第２電極」とも呼ぶことがある。なお、ゲートについては「ゲート」又は「ゲート電極」とも呼ぶ。
【００２７】
本明細書等において、金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ  ＦＥＴと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
【００２８】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の構成例、作製方法例、回路構成、及びその動作方法例について説明する。
【００２９】
本発明の一態様は、メモリセルアレイと、高耐圧のトランジスタを含む回路部と、が同じ基板上に設けられた構成を有する。メモリセルアレイは、複数のメモリトランジスタが厚さ方向（縦方向）に積層された構成を有する。そのため、高耐圧のトランジスタをメモリセルアレイの近傍に配置することが可能となり、半導体装置の占有面積を縮小することができる。
【００３０】
ここで、メモリトランジスタが有する半導体層と、高耐圧のトランジスタが有する半導体層とは、同じ半導体膜を加工して形成される。これにより、各半導体層の形成工程を兼ねることができるため、作製工程を簡略化することができ、半導体装置の作製コストを低減できる。さらに、メモリセルアレイに接続される配線等と、高耐圧のトランジスタが有するソース電極、ドレイン電極、またはゲート電極等とが、同じ導電膜を加工して形成されることが好ましい。
【００３１】
また、メモリトランジスタと、高耐圧のトランジスタとがそれぞれ有する半導体層に、酸化物半導体を適用することが好ましい。酸化物半導体を用いたトランジスタは、シリコンを用いたトランジスタ等に比べて、ソース−ドレイン間の耐圧を高めることが可能なため、回路部を構成するトランジスタに好適に用いることができる。また酸化物半導体を用いたトランジスタは、シリコンに比べてゲート絶縁層の厚さを厚くしても駆動能力が低下しにくいという特徴を有するため、ゲート耐圧を向上させることが可能で、このようなトランジスタを回路部及びメモリトランジスタに用いることで、信頼性を高めることができる。
【００３２】
ここで、メモリセルアレイを制御する制御回路上に重畳するように、上記メモリセルアレイや高耐圧トランジスタを含む回路部を設けることが好ましい。例えば制御回路を単結晶シリコン基板上に形成したＣＭＯＳ回路等で構成し、その上部に、メモリセルアレイや回路部を形成することで実現できる。これにより、さらに半導体装置の占有面積を縮小することができるため、一枚の単結晶シリコン基板あたりのチップ数が増大し、作製コストを低減できる。
【００３３】
以下では、より具体的な例について図面を参照して説明する。
【００３４】
［構成例］
以下では、半導体装置７００のメモリトランジスタ、メモリセルアレイ７００Ｍ、及び回路部７００Ｄが有するトランジスタの構成について、図面を参照して説明する。
【００３５】
〔メモリセルアレイ〕
図１（Ａ）は、半導体装置７００の上面図であり、図１（Ｂ）は、図１（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、図１（Ｃ）は、図１（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、メモリストリングを説明する断面図である。
【００３６】
また、図１（Ｄ）は、図１（Ｂ）において、一点鎖線で囲まれた部分を拡大した断面図、または斜視図であり、メモリセルとして機能するメモリトランジスタを説明する図である。なお、以下においては、図１に示すように、ｘ軸、ｙ軸、ｚ軸からなる直交座標系を便宜上設定して説明する。ここで、ｘ軸およびｙ軸は、半導体装置７００を設ける基板７２０の上面に平行にとり、ｚ軸は基板７２０の上面に垂直にとる。
【００３７】
半導体装置７００は、基板７２０上に、メモリセルアレイ７００Ｍと、回路部７００Ｄとを有する。図１では、回路部７００Ｄが有するトランジスタ７５０を示している。
【００３８】
メモリセルアレイ７００Ｍは、基板７２０上に、複数の導電層７０１（導電層７０１＿１乃至導電層７０１＿ｍ：ｍは、２以上の自然数）、導電層７０２、複数の絶縁層７０３（絶縁層７０３＿１乃至絶縁層７０３＿３）、複数の酸化物層７０４（酸化物層７０４＿１乃至酸化物層７０４＿３）、複数の導電層７０５（導電層７０５＿１乃至導電層７０５＿３）、複数の導電層７０６（導電層７０６＿１乃至導電層７０６＿３）、複数の接続層７０７（接続層７０７＿１乃至接続層７０７＿ｍ）、複数の導電層７０８（導電層７０８＿１乃至導電層７０８＿ｍ）、複数の絶縁層７２２、絶縁層７２４等を有する。
【００３９】
導電層７０１または導電層７０２と、絶縁層７２２とは交互に積層され、さらにこれを覆うように設けられた絶縁層７２４を含む積層体を構成する。絶縁層７０３は、該積層体を貫通するように形成された開口部の内側に設けられる。酸化物層７０４は、絶縁層７０３の内側に設けられる。導電層７０５は、酸化物層７０４の上端部と電気的に接続するように設けられる。導電層７０６は、酸化物層７０４の下端部と電気的に接続するように設けられる。接続層７０７は、導電層７０１と電気的に接続する。導電層７０８は、接続層７０７と電気的に接続する。
【００４０】
なお、図１（Ｂ）では、複数の導電層７０１を表すために、導電層７０１を３段以上表示しているが、本実施の形態は図１（Ｂ）に限られることなく、少なくとも導電層７０１を２段以上有していればよい。また図１（Ｂ）等では、ｘ方向に配列する複数の柱状の開口部内に設けられる絶縁層７０３及び酸化物層７０４、並びに導電層７０６及び導電層７０５等を表すために、これらを３つ示しているが、これに限られることなく、少なくとも２つ以上有していればよい。
【００４１】
ここで、図１（Ａ）および図１（Ｂ）に示すように、導電層７０１はｘ軸方向に延伸して設けられる。また、図１（Ｂ）および図１（Ｃ）に示すように、絶縁層７０３および酸化物層７０４はｚ軸方向に延伸して設けられる。絶縁層７０３は、柱状の酸化物層７０４の側周辺を囲うように設けられている。つまり、導電層７０１と、絶縁層７０３および酸化物層７０４と、は互いに垂直に交差して設けられることが好ましい。また、図１（Ｂ）に示すように、接続層７０７は柱状に形成されており、ｚ軸方向に延伸して設けられる。また、導電層７０８をｙ軸方向に延伸して設けてもよい。また、導電層７０５に接続される配線ＢＬとして機能する導電層をｙ軸方向に延伸して設けてもよい。なお、導電層７０５の一部を配線ＢＬとして機能させ、当該導電層をｙ軸方向に延伸して設けてもよい。
【００４２】
柱状の酸化物層７０４は、ｚ軸方向の下端において、導電層７０６と電気的に接続し、上端において、導電層７０５と電気的に接続する。また、図１（Ｃ）に示すように、導電層７０６は、隣り合う２つの柱状の酸化物層７０４の下端と電気に接続し、該２つの柱状の酸化物層７０４の上端は、それぞれ、電気的に分離した導電層７０５と、電気的に接続する。
【００４３】
ここで、導電層７０１と、絶縁層７０３および酸化物層７０４と、が交差する領域近傍がメモリトランジスタ（メモリトランジスタ７１０）として機能する。また、導電層７０２と、絶縁層７０３および酸化物層７０４と、が交差する領域近傍が選択トランジスタ（ビット線側選択トランジスタ：ＳＤＴ、またはソース線側選択トランジスタ：ＳＳＴ）として機能する。これらのメモリトランジスタおよび選択トランジスタのチャネル長方向はｚ軸に平行になる。メモリトランジスタまたは選択トランジスタが電気的に直列に接続されており、これらがメモリストリングを構成している。
【００４４】
なお、本実施の形態に示す半導体装置の構成は一例であり、本発明は、本実施の形態に係る図面等に示す、回路素子および配線等の、個数および配置等に限定されるものではない。本実施の形態に係る半導体装置が有する、回路素子および配線等の、個数および配置等は、回路構成や駆動方法に合わせて適宜設定することができる。
【００４５】
メモリセルアレイ７００Ｍ及び回路部７００Ｄを設ける基板７２０は絶縁表面を有していることが好ましい。絶縁表面を有する基板としては、表面に絶縁膜が形成された半導体基板、絶縁性基板、表面に絶縁膜が形成された導電性基板などを用いればよい。半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの半導体基板などを用いればよい。また、絶縁性基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などを用いればよい。また、前述の半導体基板内部に絶縁性の領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いてもよい。また、導電性基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などを用いればよい。
【００４６】
導電層７０１は、メモリトランジスタ７１０のゲートとして機能し、ワード線と電気的に接続する。すなわち、導電層７０１、接続層７０７、および導電層７０８は、ワード線の一部としても機能する。ここで、導電層７０１は、図１（Ｂ）に示すように、下層の導電層７０１が上層の導電層７０１よりＡ２側に延伸した、階段状に設けられることが好ましい。このように、導電層７０１を設けることにより、下層の導電層７０１の上面の一部の領域が、より上層の導電層７０１と重ならないため、導電層７０１各層の当該領域と各接続層７０７を接続させることができる。
【００４７】
導電層７０１として、シリコンや、金属など、導電性を有する材料を用いることができる。導電層７０１として、シリコンを用いる場合、アモルファスシリコンや、ポリシリコンを用いることができる。また、シリコンに導電性を持たせるため、ｐ型不純物やｎ型不純物を添加してもよい。また、シリコンを含む導電性材料として、チタン、コバルト、またはニッケルを含むシリサイドを導電層７０１として用いることができる。また、金属材料を導電層７０１に用いる場合、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。
【００４８】
導電層７０２は、絶縁層７２２を介して導電層７０１の上に設けられる。導電層７０２は、選択トランジスタ（ビット線側選択トランジスタ：ＳＤＴ、およびソース線側選択トランジスタ：ＳＳＴ）のゲートとして機能する。また、導電層７０２は、導電層７０１と同様の材料を用いることができる。また、導電層７０２は、導電層７０１と同じ材料を用いてもよいし、異なる材料を用いてもよい。導電層７０１、および導電層７０２は、用途に応じて、仕事関数などを考慮し、決定すればよい。
【００４９】
導電層７０１および導電層７０２の、上層または下層に設けられる絶縁層７２２として、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などを用いることができる。酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、もしくは空孔を有する酸化シリコンまたは樹脂は、比誘電率が低いため、絶縁層７２２に用いることは好適である。
【００５０】
一方、絶縁層７２２として、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを用いることも可能だが、これらは比誘電率が高いため、２つの導電層７０１の間、または導電層７０１と導電層７０２との間に寄生容量が生じる場合がある。そのため、デバイスの設計、用途に応じて絶縁層７２２に用いる材料を決めることができる。
【００５１】
また、導電層７０１、導電層７０２等を覆う絶縁層７２４としては、絶縁層７２２と同様の材料を用いることができる。
【００５２】
酸化物層７０４、絶縁層７０３、および導電層７０１（導電層７０１＿１乃至導電層７０１＿ｍのいずれか一）により、メモリトランジスタ７１０が構成される。図１（Ｂ）、（Ｃ）には、メモリトランジスタ７１０がｍ段（ｍは２以上の自然数）積層している例を示している。
【００５３】
導電層７０５は、酸化物層７０４と電気的に接続し、ソース線ＳＬ、またはビット線ＢＬの一部として機能する。導電層７０５として、金属元素を含む導電性材料を用いることが好ましい。また、導電層７０５と酸化物層７０４の界面には、導電層７０５が有する金属元素と、酸化物層７０４の成分とを含む金属化合物層が形成されていることが好ましい。該金属化合物が形成されることで、導電層７０５と、酸化物層７０４とのコンタクト抵抗が低減するため好ましい。または、酸化物層７０４に含まれる酸素を、導電層７０５が吸収し、酸化物層７０４の、導電層７０５と酸化物層７０４の界面近傍の抵抗を低減することで、導電層７０５と、酸化物層７０４とのコンタクト抵抗を低減することができる。
【００５４】
導電層７０５として、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、および銅から選ばれた一、または複数の金属元素を含む導電性材料を用いることが好ましい。
【００５５】
導電層７０６は、図１（Ｃ）に示すように、ビット線ＢＬの一部として機能する導電層７０５と電気的に接続する酸化物層７０４と、ソース線ＳＬの一部として機能する導電層７０５と電気的に接続する酸化物層７０４と、電気的に接続することで、メモリストリングを構成する。図１（Ａ）中の一点鎖線で囲まれた領域は、１つのメモリストリングを表している。なお、図１（Ａ）では３つのメモリストリングが明示されているが、実際には１つのメモリセルアレイが有するメモリストリングの数は偶数であることが好ましく、２ｎ（ｎは１以上の自然数）であることがより好ましい。
【００５６】
導電層７０６は、導電層７０５と同様の材料を用いることができる。また、導電層７０６は、導電層７０５と同じ材料を用いてもよいし、異なる材料を用いてもよい。
【００５７】
また、導電層７０６と酸化物層７０４の界面には、導電層７０６が有する金属元素と、酸化物層７０４の成分とを含む金属化合物層が形成されていることが好ましい。該金属化合物が形成されることで、導電層７０６と、酸化物層７０４とのコンタクト抵抗が低減するため好ましい。または、酸化物層７０４に含まれる酸素を、導電層７０６が吸収し、酸化物層７０４の、導電層７０６と酸化物層７０４の界面近傍の抵抗を低減することで、導電層７０６と、酸化物層７０４とのコンタクト抵抗を低減することができる。
【００５８】
図１（Ｄ）は、１つのメモリトランジスタ７１０及びその近傍の拡大図を示している。図１（Ｄ）に示すように、絶縁層７０３は、絶縁層７０３ａ、絶縁層７０３ｂ、および絶縁層７０３ｃを有する。絶縁層７０３ａは、導電層７０１側に設けられ、絶縁層７０３ｃは、酸化物層７０４側に設けられ、絶縁層７０３ｂは、絶縁層７０３ａと絶縁層７０３ｃの間に設けられる。絶縁層７０３ａはゲート絶縁層として機能し、絶縁層７０３ｂは電荷蓄積層として機能し、絶縁層７０３ｃはトンネル絶縁層として機能する。
【００５９】
ここで、図２（Ａ）には、１つのメモリトランジスタ７１０及びその近傍の斜視図を示している。
【００６０】
絶縁層７０３ａとして、酸化シリコンや、酸化窒化シリコンを用いることが好ましい。また、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有する酸化物を用いてもよい。また、これらを積層して絶縁層７０３ａとしてもよい。
【００６１】
絶縁層７０３ｂは、電荷蓄積層として機能する材料を用いることが好ましく、窒化シリコンや、窒化酸化シリコンを用いることが好ましい。また、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有する酸化物を用いてもよい。
【００６２】
絶縁層７０３ｃとして、酸化シリコンや、酸化窒化シリコンを用いることが好ましい。また、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有する酸化物を用いてもよい。また、これらを積層して絶縁層７０３ｃとしてもよい。また、絶縁層７０３ｃは、絶縁層７０３ａより薄いことが好ましい。詳細は後述するが、メモリトランジスタへのデータの書き込み、または消去において、絶縁層７０３ｃを通って、酸化物層７０４と絶縁層７０２ｂの間で、電荷の移動が行われる。すなわち、絶縁層７０３ｃは、トンネル絶縁層として機能する。
【００６３】
特に、導電層７０１、導電層７０２、および絶縁膜を有する積層体に設けられた開口に絶縁層７０３を形成する場合、開口の底部に形成された絶縁層７０３は、ドライエッチングなどを用いた異方性エッチングにより除去する必要がある。異方性エッチングの際、絶縁層７０３ｃは、側面においても、プラズマ、ラジカル、ガス、薬液などに曝される。これらによって絶縁層７０３ｃの側面がダメージを受けると、絶縁層７０３ｃにトラップセンターが生じ、トランジスタの電気特性に影響を与える場合がある。トラップセンターの生成を抑制するためには、絶縁層７０３ｃの側面は、エッチングによるダメージに対して高い耐性を有していることが求められる。この場合、絶縁層７０３ｃとして、酸化アルミニウム、酸化シリコンと酸化アルミニウムの積層、または酸化窒化シリコンと酸化アルミニウムの積層を用いることが好ましい。
【００６４】
絶縁層７０３ａ、絶縁層７０３ｂ、および絶縁層７０３ｃは、ＡＬＤ法やＣＶＤ法を用いて形成することができる。また、絶縁層７０３ａ、絶縁層７０３ｂ、および絶縁層７０３ｃの界面の汚染を防ぐためには、同一チャンバー内で、または複数のチャンバーを有するマルチチャンバ方式の成膜装置を用いて、大気雰囲気に曝すことなく、連続で成膜することが好ましい。
【００６５】
酸化物層７０４は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。酸化物半導体は、シリコンなどからなる半導体と比較して、トランジスタのオン特性が良好で、高い移動度が得られるため、好ましい。
【００６６】
例えば、酸化物層７０４として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物層７０４として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
【００６７】
図２（Ｂ）、（Ｃ）には、酸化物層７０４を積層構造とした場合の例を示している。
【００６８】
図２（Ｂ）に示すように、メモリトランジスタ７１０は絶縁層７０３ｃ側に設けられる酸化物層７０４ａと酸化物層７０４ａの内側に設けられる酸化物層７０４ｂを有することが好ましい。このとき、酸化物層７０４ａは、酸化物層７０４ｂに対して、相対的にエネルギーギャップの広い酸化物を用いることが好ましい。ここで、エネルギーギャップの広い酸化物を、ワイドギャップ、エネルギーギャップの狭い酸化物をナローギャップと呼ぶことがある。
【００６９】
酸化物層７０４ａをナローギャップとし、酸化物層７０４ｂをワイドギャップとする場合、酸化物層７０４ａの伝導帯下端のエネルギーが、酸化物層７０４ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物層７０４ａの電子親和力が、酸化物層７０４ｂの電子親和力より小さいことが好ましい。
【００７０】
また、酸化物層７０４ａと酸化物層７０４ｂは、各金属原子の原子数比が異なる組み合わせにすることが好ましい。具体的には、酸化物層７０４ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物層７０４ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物層７０４ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物層７０４ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物層７０４ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物層７０４ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
【００７１】
酸化物層７０４ａには、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、またはＩｎ：Ｇａ：Ｚｎ＝１：１：１の組成およびその近傍の組成を有する金属酸化物を用いることができる。また、酸化物層７０４ｂには、例えばＩｎ：Ｇａ：Ｚｎ＝４：２：３から４．１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ：Ｇａ：Ｚｎ＝５：１：６の組成およびその近傍の組成を有する金属酸化物を用いることができる。これらの酸化物層７０４ａおよび酸化物層７０４ｂを上記の原子数比の関係を満たして組み合わせることが好ましい。例えば、酸化物層７０４ａを、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の組成およびその近傍の組成を有する金属酸化物、酸化物層７０４ｂを、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３から４．１の組成およびその近傍の組成を有する金属酸化物とするのが好ましい。なお、上記組成は、基板上に形成された酸化物中の原子数比、またはスパッタターゲットにおける原子数比を示す。
【００７２】
また、酸化物層７０４ａとして、後述する、ＣＡＡＣ−ＯＳを用い、酸化物層７０４ｂとして、ＣＡＣ−ＯＳを用いることが好ましい。酸化物層７０４ａとして、ＣＡＡＣ−ＯＳを用いる場合、ｃ軸は、図１（Ａ）などに示すｘ−ｙ平面に平行、すなわちｚ軸に垂直で、かつ開口の側面から中心に向かうように配向することが好ましい。
【００７３】
ここで、酸化物層７０４ａと酸化物層７０４ｂの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物層７０４ａと酸化物層７０４ｂの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物層７０４ａと酸化物層７０４ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
【００７４】
具体的には、酸化物層７０４ａと酸化物層７０４ｂが、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物層７０４ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物層７０４ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。これにより、酸化物層７０４ａと酸化物層７０４ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、メモリトランジスタ７１０は高いオン電流を得られる。
【００７５】
図２（Ｂ）に示すように、酸化物層７０４ｂは、酸化物層７０４ａに囲まれるように設けられている。このような構成の場合、酸化物層７０４に、導電層７０５から導電層７０６への方向、あるいは導電層７０６から導電層７０５への方向（すなわちｚ軸方向）にキャリアを流す際、ナローギャップを有する成分において、主にキャリアが流れる。このため、上記構成を用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
【００７６】
また、酸化物層７０４ｂと、絶縁層７０３ｃと、の間に酸化物層７０４ａを設けることで、キャリアパスとなる酸化物層７０４ｂと、絶縁層７０３ｃが直接接することがなく、トラップセンターの形成を抑制することができる。半導体（酸化物半導体）と、絶縁層との界面に形成されたトラップセンターは、電子を捕獲し、トランジスタのしきい値電圧をプラス方向に変動させるため、トランジスタの信頼性や、オン、オフ特性に悪影響を及ぼす恐れがある。よって、当該酸化物を用いるトランジスタは、トラップセンターによる電気特性の影響を受けることがないため、オン状態においてより高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。また、当該トランジスタ、および当該トランジスタを用いた半導体装置は、高い信頼性を得ることができる。
【００７７】
図２（Ｄ）に示すメモリトランジスタ７１０は、絶縁層７０３ａ、絶縁層７０３ｂ、および絶縁層７０３ｃの内側に、酸化物層７０４ａが設けられ、酸化物層７０４ａの内側に酸化物層７０４ｂが設けられ、酸化物層７０４ｂの内側に酸化物層７０４ｃが設けられている。また、酸化物層７０４ｃの内側には、絶縁層７１１が埋め込まれるように設けられていてもよい。なお、絶縁層７１１は、必ずしも設けなくてよく、酸化物層７０４ｃの内側は、空洞でもよい。
【００７８】
酸化物層７０４ｂは、酸化物層７０４ａ、および酸化物層７０４ｃに挟まれるように設けられる。このとき、酸化物層７０４ｃは、酸化物層７０４ａと同様にワイドギャップであることが好ましい。ワイドギャップである酸化物層７０４ｃを設けることで、酸化物層７０４を流れるキャリアを酸化物層７０４ｂに閉じ込めることができ、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
【００７９】
また、酸化物層７０４ｃの内側に絶縁層７１１を設ける場合、絶縁層７１１は、酸化物層７０４に酸素を供給できる材料であることが好ましい。絶縁層７１１として、水素や窒素を極力含まない酸化物を用いることで、酸化物層７０４に酸素を供給できる場合がある。酸化物層７０４に酸素を供給することで、酸化物層７０４中に含まれる水素や水などの不純物を除去することができ、酸化物層７０４は高純度化する。不純物が極力低減された酸化物を酸化物層７０４として用いることで、メモリトランジスタ、および当該トランジスタを用いた半導体装置は、高い信頼性を得ることができる。
【００８０】
また、絶縁層７１１として、水素や窒素などの不純物を供給できる材料を用いることもできる。絶縁層７１１に水素や窒素を含む酸化物を用いることで、酸化物層７０４に水素や窒素を供給できる場合がある。酸化物層７０４に水素や窒素を供給することで、酸化物層７０４の抵抗値が下がる場合がある。酸化物層７０４の抵抗値を、回路動作の弊害にならない程度に下げることで、より低い駆動電圧で、メモリトランジスタを動作させることができる。また、メモリトランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
【００８１】
図２（Ｄ）には、選択トランジスタ（ビット線側トランジスタ：ＳＤＴ、またはソース線側トランジスタ：ＳＳＴ）及びその近傍における斜視図を示している。
【００８２】
図２（Ｄ）に示すように、選択トランジスタには電荷蓄積層を設けなくてもよい。よって、ビット線側トランジスタ：ＳＤＴ、およびソース線側トランジスタ：ＳＳＴにおいて、絶縁層７０３として絶縁層７０３ｂおよび絶縁層７０３ｃを設けず、絶縁層７０３ａのみを設ける構成にしてもよい。
【００８３】
なお、図２（Ｄ）において、酸化物層７０４を単層で示しているが、これに限らない。酸化物層７０４は、上記で例示した、２層構造または３層構造としてもよいし、４層以上の積層構造でもよい。また、酸化物層７０４の内側に、絶縁層７１１が設けられていてもよい。
【００８４】
なお、メモリトランジスタ７１０が設けられる、積層体に形成された開口は、図１（Ａ）や、図２の各図において、上面を円形状としているがこれに限られるものではなく、例えば上面を楕円形状としてもよいし、三角形、四角形などの多角形状にしてもよい。また、多角形状とする場合、角部が丸みを帯びている形状としてもよい。また、当該開口の上面形状や断面形状に合わせて、絶縁層７０３、および酸化物層７０４の上面形状や断面形状も変化することがある。また、当該開口は、上方（導電層７０５側）の開口の断面積と比較して、下方（導電層７０６側）の開口の断面積が狭くなるような形状としてもよい。
【００８５】
〔接続構成例〕
図３は、メモリトランジスタを６段有するメモリセルアレイ７００Ｍを複数組み合わせた記憶装置７００Ａを説明する上面図である。なお、図３では、説明を容易にするため、一部の構成要素を省略している。例えば、導電層７０１上に設けられる選択トランジスタ（ビット線側トランジスタ：ＳＤＴ、およびソース線側トランジスタ：ＳＳＴ）や、それらの構成要件である導電層７０２は、省略している。また、ビット線ＢＬやソース線ＳＬの一部として機能する導電層７０５、およびワード線ＷＬの一部として機能する導電層７０８は、実線にて示している。
【００８６】
記憶装置７００Ａにおいて、各メモリセルアレイ７００Ｍは、６段のメモリトランジスタを有するメモリストリングを４つ有する。
【００８７】
メモリストリングのビット線側の端は、それぞれ異なるビット線ＢＬ（ＢＬ＿１乃至ＢＬ＿４）と電気的に接続する。一方、メモリストリングのソース線側の端は、ソース線ＳＬと電気的に接続されており、共通の電位が与えられている。ソース線ＳＬは、接地されていてもよいし、一定の電位が与えられていてもよい。また、回路の動作に合わせて、電位を変動させてもよい。
【００８８】
導電層７０１＿１乃至導電層７０１＿６は、それぞれ異なるワード線ＷＬと電気的に接続する。ビット線側の導電層７０１＿１乃至導電層７０１＿６は、それぞれＷＬａ＿１乃至ＷＬａ＿６と電気的に接続し、ソース線側の導電層７０１＿１乃至導電層７０１＿６は、それぞれＷＬｂ＿１乃至ＷＬｂ＿６と電気的に接続する。
【００８９】
ビット線ＢＬ（ＢＬ＿１乃至ＢＬ＿４）、およびワード線（ＷＬａ＿１乃至ＷＬａ＿６、およびＷＬｂ＿１乃至ＷＬｂ＿６）を適宜選択することで、メモリセルアレイ７００Ｍ内の任意のメモリトランジスタを選択することができる。また、選択されたメモリトランジスタに対して、書き込み、読み出し、消去などを行うことができる。
【００９０】
また、各メモリストリングには、選択トランジスタ（図示しない）が設けられているため、記憶装置７００Ａ内の任意のメモリセルアレイ７００Ｍを選択し、選択されたメモリセルアレイ７００Ｍ内の任意のメモリトランジスタに対して、書き込み、読み出し、消去などを行うことができる。
【００９１】
〔回路部〕
回路部７００Ｄには、少なくとも１つ以上のトランジスタ７５０が設けられている。図１（Ａ）、（Ｂ）には、回路部７００Ｄの例として、トランジスタ７５０を示している。トランジスタ７５０は、チャネルが形成される半導体層に金属酸化物が適用され、極めて耐圧の高いトランジスタである。
【００９２】
トランジスタ７５０は、酸化物層７５１、導電層７５２、導電層７５３ａ、導電層７５３ｂ、及び絶縁層７５４を有する。酸化物層７５１は、絶縁層７２４上に設けられる。絶縁層７５４は酸化物層７５１上に設けられ、その一部はゲート絶縁層として機能する。導電層７５２は絶縁層７５４上に設けられ、その一部はゲート電極として機能する。導電層７５３ａ及び導電層７５３ｂは、それぞれ酸化物層７５１と接して設けられ、ソース電極またはドレイン電極として機能する。
【００９３】
ここで、酸化物層７５１は、上記メモリトランジスタ７１０が有する酸化物層７０４と同じ酸化物膜を加工して形成されていることが好ましい。さらに、導電層７５３ａ及び導電層７５３ｂは、上記メモリセルアレイ７００Ｍの導電層７０５や導電層７０８と同じ導電膜を加工して形成されていることが好ましい。
【００９４】
これにより、トランジスタ７５０の作製工程の一部を、メモリセルアレイ７００Ｍの作製工程と兼ねることができるため、低コストでメモリセルアレイ７００Ｍと回路部７００Ｄとを同一基板上に形成することができる。
【００９５】
絶縁層７５４は、上記絶縁層７０３ａと同様の材料を用いることができる。
【００９６】
導電層７５２は、上記導電層７０１等と同様の材料を用いることができる。
【００９７】
続いて、トランジスタ７５０とメモリセルアレイ７００Ｍとの接続例について説明する。
【００９８】
図４（Ａ）には、トランジスタ７５０の拡大図を示している。さらに図４（Ａ）では、トランジスタ７５０と電気的に接続する１つのワード線と、１つのメモリストリングの断面概略図を示している。
【００９９】
図４（Ａ）では、トランジスタ７５０を覆って、複数の開口を有する絶縁層７６１が設けられている。また絶縁層７６１の開口を埋める複数の接続層（接続層７６２、接続層７６３、接続層７６４ａ、接続層７６４ｂ等）が設けられている。また、絶縁層７６１上には、配線として機能する複数の導電層（導電層７６５、導電層７６６ａ、導電層７６６ｂ等）が設けられている。
【０１００】
トランジスタ７５０の導電層７５３ｂは、接続層７６４ｂを介して導電層７６６ｂと電気的に接続されている。また、トランジスタ７５０の導電層７５３ａと、導電層７０１とは、接続層７０７、導電層７０８、接続層７６３、導電層７６６ａ、及び接続層７６４ａを介して電気的に接続されている。また、導電層７０５は、接続層７６２を介して導電層７６５と電気的に接続されている。
【０１０１】
このような構成とすることで、トランジスタ７５０とワード線として機能する導電層７０１とを電気的に接続することができる。
【０１０２】
ここで、図４（Ａ）に示すトランジスタ７５０は、半導体層として機能する酸化物層７５１の上面の一部、及び側面に接して導電層７５３ａと導電層７５３ｂとが設けられている。また、絶縁層７５４と導電層７５２とは、それぞれ導電層７５３ａ及び導電層７５３ｂと重畳する部分を有する。図４（Ａ）に示すトランジスタは７５０の構造は、ＴＧＴＣ（Ｔｏｐ−Ｇａｔｅ−Ｂｏｔｔｏｍ−Ｃｏｎｔａｃｔ）型のトランジスタと言うことができる。
【０１０３】
図４（Ｂ）には、図４（Ａ）とは一部の構成が異なる断面構成例を示している。
【０１０４】
図４（Ｂ）に示すトランジスタ７５０は、酸化物層７５１の端部と、導電層７５３ａの端部または導電層７５３ｂの端部が、それぞれ一致している。また導電層７５３ａ及び導電層７５３ｂの下には酸化物層７５１が存在し、導電層７５３ａ及び導電層７５３ｂと絶縁層７２４とが接しないように形成されている。このような構成とすることで、導電層７５３ａ及び導電層７５３ｂ等に絶縁層７２４中の酸素が拡散することを防ぐことができ、絶縁層７２４から酸化物層７５１に供給しうる酸素の量が減少することを防止できるとともに、導電層７５３ａ及び導電層７５３ｂが酸化されて導電性が低下することを抑制することができる。
【０１０５】
図４（Ｂ）に示すような構成は、例えば酸化物層７５１となる酸化物膜と、導電層７５３ａ及び導電層７５３ｂとなる導電膜を積層した積層膜を成膜し、酸化物層７５１となる領域を残すように当該積層膜を加工し、続いて、酸化物層７５１上のチャネル形成領域と重なる導電膜の一部をエッチングにより除去することで、形成することができる。
【０１０６】
ここで、導電層７０８と接続層７０７との間に、酸化物層７５１と同じ酸化物を含む酸化物層７５１ａが形成される場合がある。酸化物層７５１ａは、導電層７０８や接続層７０７と接するため、工程中にかかる熱などにより、膜中の酸素が引き抜かれることや、水素が供給されることなどによって、キャリア密度が十分に高い状態、すなわち十分に低抵抗化された状態となっている。そのため、酸化物層７５１ａが設けられることによる電気抵抗の上昇の影響はほとんどないと言える。
【０１０７】
以上が構成例についての説明である。
【０１０８】
［金属酸化物］
以下では、上記構成例で例示した酸化物層７０４、および酸化物層７５１等に適用可能な金属酸化物について説明する。
【０１０９】
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０１１０】
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ‐Ｍ‐Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせることもできる。
【０１１１】
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【０１１２】
〔金属酸化物の構成〕
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
【０１１３】
なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌ）、およびＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
【０１１４】
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【０１１５】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【０１１６】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【０１１７】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
【０１１８】
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ  ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
【０１１９】
〔金属酸化物の構造〕
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０１２０】
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０１２１】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
【０１２２】
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【０１２３】
ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損（ＶＯ：ｏｘｙｇｅｎ  ｖａｃａｎｃｙともいう）など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
【０１２４】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０１２５】
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ  ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
【０１２６】
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
【０１２７】
〔金属酸化物を有するトランジスタ〕
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
【０１２８】
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０１２９】
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０１３０】
また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０１３１】
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
【０１３２】
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０１３３】
〔不純物〕
ここで、金属酸化物中における各不純物の影響について説明する。
【０１３４】
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１３５】
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０１３６】
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１３７】
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０１３８】
不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、トランジスタのオフ電流を低減し、安定した電気特性を付与することができる。
【０１３９】
［作製方法例］
以下では、図１で例示した半導体装置７００の作製方法の一例について、図５乃至図１７を参照して説明する。なお、図５乃至図１７の各図において、（Ａ）はｚ軸方向から見た上面図であり、（Ｂ）は（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、（Ｃ）は（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図である。
【０１４０】
まず、絶縁表面を有する基板７２０上に導電層７０６を形成し、導電層７０６を覆うように、絶縁膜７２１を形成する（図５参照）。
【０１４１】
導電層７０６は、まず導電層７０６となる導電膜を形成し、リソグラフィー法を用いて加工し、導電層７０６を形成することができる。ただし、導電層７０６、および絶縁膜７２１の形成方法はこれに限らない。基板７２０上に絶縁膜７２１を形成し、絶縁膜７２１の不要な部分を除去することで、溝や開口を形成し、該溝や該開口部に導電層７０６を埋め込むように形成してもよい。このような導電層の形成方法をダマシン法（シングルダマシン法、デュアルダマシン法）と呼ぶ場合がある。ダマシン法で形成された導電層７０６、および絶縁膜７２１上にさらに絶縁膜を形成することで、図５に示す構造を得ることができる。
【０１４２】
導電層７０６や、絶縁膜７２１の形成は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
【０１４３】
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ  ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ  ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法に分けることができる。
【０１４４】
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【０１４５】
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【０１４６】
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
【０１４７】
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができ、半導体装置の生産性を高めることができる場合もある。
【０１４８】
なお、リソグラフィー法では、まず、フォトマスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電膜、半導体膜または絶縁膜などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。
【０１４９】
また、レジストマスクの代わりに絶縁膜や導電膜からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。
【０１５０】
該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
【０１５１】
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置などを用いることができる。
【０１５２】
導電膜のエッチングにハードマスクを用いる場合、当該エッチング処理は、ハードマスクの形成に用いたレジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。上記導電膜のエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
【０１５３】
導電層７０６となる導電膜は、スパッタリング法を用いて、金属元素を含む導電膜を形成することが好ましい。また、ＣＶＤ法を用いて形成することもできる。
【０１５４】
絶縁膜７２１の表面は、必要に応じて、平坦化処理が行われていることが好ましい。平坦化処理には、化学機械研磨（ＣＭＰ）法やリフロー法を用いることができる。
【０１５５】
続いて、絶縁膜７２１上に導電膜７０１Ａ、および絶縁膜７２２Ａを交互に積層する。本実施の形態では、絶縁膜７２１上に導電膜７０１Ａを形成し、導電膜７０１Ａ上に絶縁膜７２２Ａを形成する例を示しているが、形成の順序はこれに限らない。絶縁膜７２１上に絶縁膜７２２Ａを形成し、絶縁膜７２２Ａ上に導電膜７０１Ａを形成してもよい。導電膜７０１Ａ、および絶縁膜７２２Ａの形成には、ＣＶＤ法を用いることができる。また、スパッタリング法を用いてもよい。
【０１５６】
また、本実施の形態では、導電膜７０１Ａ、および絶縁膜７２２Ａの積層数は限られない。求められる半導体装置の性能に応じて、それぞれ２層以上形成することができる。例えば、導電膜７０１Ａ、および絶縁膜７２２Ａは、それぞれ１６層、３２層、６４層、または１２８層形成してもよいし、２００層以上形成してもよい。
【０１５７】
続いて、最も上側に位置する絶縁膜７２２Ａ上に導電膜７０２Ａを形成する。その後、導電膜７０２Ａの上にマスク７２３を形成する（図６参照）。導電膜７０２Ａは、導電膜７０１Ａと同様な方法を用い、同様な材料を用いて形成することができる。なお、導電膜７０２Ａは、導電膜７０１Ａと同じ方法で形成してもよいし、異なる方法で形成してもよい。また、導電膜７０２Ａは、導電膜７０１Ａと同じ材料でもよいし、異なる材料でもよい。
【０１５８】
次に、導電膜７０２Ａ、導電膜７０１Ａ、および絶縁膜７２２Ａを加工し、図７（Ｂ）に示すような階段状の導電膜７０１Ｂ、導電膜７０２Ｂ、および絶縁膜７２２Ｂを形成する。導電膜７０２Ａ、導電膜７０１Ａ、および絶縁膜７２２Ａの加工において、導電膜７０２Ａ、導電膜７０１Ａ、および絶縁膜７２２Ａのエッチングと、マスク７２３のスリミングを交互に行うことで、階段状の導電膜７０１Ｂ、導電膜７０２Ｂ、および絶縁膜７２２Ｂを形成することができる。導電膜７０２Ａ、導電膜７０１Ａ、および絶縁膜７２２Ａの加工により、マスク７２３は、幅、厚さ共に縮小し、マスク７２３Ａとなる（図７参照）。
【０１５９】
次に、マスク７２３Ａを除去し、絶縁層７２４を形成する。絶縁層７２４は、ＣＶＤ法を用いて形成することができる。絶縁層７２４は、ＣＭＰ法や、リフロー法を用いて、平坦化処理されていることが好ましい。続いて、絶縁層７２４上にマスク７２５を形成する（図８参照）。平坦化された絶縁層７２４上にマスク７２５を形成すると、リソグラフィーの精度が向上するため好ましい。
【０１６０】
次に、マスク７２５を用いて、絶縁層７２４、導電膜７０２Ｂ、導電膜７０１Ｂ、絶縁膜７２２Ｂ、および絶縁膜７２１を加工する（図９参照）。該加工により、メモリトランジスタのゲートとして機能し、ワード線と電気的に接続する導電層７０１と、選択トランジスタのゲートとして機能する導電層７０２が形成される。また、絶縁膜７２２Ｂは、該加工により絶縁層７２２となる。
【０１６１】
その後、マスク７２５を除去する。次に、上記加工により除去された部分を埋め込むように絶縁層７２６を形成する。絶縁層７２６は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁層７２６を形成してもよい。絶縁層７２６は、ＣＭＰ法や、リフロー法を用いて、平坦化処理されていることが好ましい。ＣＭＰ法を用いて平坦化処理を行う場合、絶縁層７２４の表面が露出するまで絶縁層７２６を研磨してもよい。また、絶縁層７２４が消失しない程度に、絶縁層７２４と絶縁層７２６とを一緒に研磨してもよい。
【０１６２】
次に、絶縁層７２４を、リソグラフィー法を用いて加工し、導電層７０１が露出するように第１の開口を形成する（図１０参照）。第１の開口は、階段状に形成された導電層７０１それぞれに対して形成する。また、図示しないが、導電層７０２が露出する開口も同時に形成することが好ましい。
【０１６３】
次に、上記第１の開口に埋め込むように接続層７０７を形成する。接続層７０７は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、熱ＣＶＤ法やＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＣＶＤとＡＬＤ法とを組み合わせて接続層７０７を形成してもよい。また、接続層７０７は、複数の層からなる積層構造を有していてもよい。接続層７０７は、絶縁層７２４上、および第１の開口内部に接続層７０７となる導電膜を形成し、ＣＭＰなどを用いて不要な導電膜を除去することで、形成することができる。
【０１６４】
次に、絶縁層７２４、導電層７０２、導電層７０１、絶縁層７２２、および絶縁膜７２１を、リソグラフィー法を用いて加工し、導電層７０６が露出するように第２の開口を形成する（図１１参照）。
【０１６５】
次に、絶縁層７２４、および接続層７０７上、および第２の開口内部に、絶縁層７０３となる絶縁膜７０３Ａを形成する（図１２参照）。なお、図示しないが、絶縁膜７０３Ａは、絶縁層７０３ａとなる絶縁膜と、絶縁層７０３ｂとなる絶縁膜と、絶縁層７０３ｃとなる絶縁膜を順次積層して形成すればよい。絶縁膜７０３Ａは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁膜７０３Ａを形成してもよい。絶縁層７０３ａとなる絶縁膜、絶縁層７０３ｂとなる絶縁膜、および絶縁層７０３ｃとなる絶縁膜は、同じ成膜装置で形成されてもよいし、異なる成膜装置で形成されてもよい。なお、絶縁層７０３ｃが、絶縁層７０３ａより薄くなるように、絶縁層７０３ｃとなる絶縁膜は、絶縁層７０３ａとなる絶縁膜よりも薄く形成することが好ましい。
【０１６６】
次に、第２の開口底部に形成された絶縁膜７０３Ａを除去し、絶縁層７０３を得る（図１３参照）。絶縁膜７０３Ａの除去には、異方性エッチングを用いることが好ましい。このとき、絶縁層７２４、および接続層７０７上の絶縁膜７０３Ａも除去されるため、絶縁層７０３は、第２の開口の側壁のみに設けられる。第２の開口底部の絶縁膜７０３Ａを除去することで、再び導電層７０６が露出する。
【０１６７】
ここで、図１３（Ｄ）に示すように、第２の開口上部に位置する絶縁層７０３のうち、絶縁層７０３ｂ、および絶縁層７０３ｃを除去することが好ましい。図１３（Ｄ）は、図１３（Ｂ）における一点鎖線で囲まれた部分の拡大図である。まず第２の開口内部に後工程にて容易に除去可能な犠牲層７２７を埋め込むように形成し、第２の開口内部の所望の深さまで、エッチングなどにより除去する。該エッチングにより、露出した絶縁層７０３ｃ、および絶縁層７０３ｂを順次除去することで、導電層７０２の水平方向（ｘ−ｙ方向）に位置する絶縁層７０３を、絶縁層７０３ａのみとすることができる。この場合、選択トランジスタＳＳＴ、ＳＤＴのゲート絶縁膜は、絶縁層７０３ａにより構成される。絶縁層７０３ｃ、および絶縁層７０３ｂの除去後、犠牲層７２７を除去する。
【０１６８】
次に、第２の開口内部、及び絶縁層７２４上に、酸化物膜７０４Ａを形成する（図１４参照）。酸化物膜７０４Ａは、後に酸化物層７０４及び酸化物層７５１となる膜である。ここで、酸化物膜７０４Ａを積層膜とする場合には、２層または３層の酸化物膜を順次形成すればよい。このとき、トランジスタ７５０に適用される酸化物層７５１もまた、同様の積層構造とすることができる。
【０１６９】
酸化物膜７０４Ａは、ＣＶＤ法、ＡＬＤ法、またはスパッタリング法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法、スパッタリング法、またはＣＶＤ法のうち２以上を組み合わせて酸化物膜７０４Ａを形成してもよい。酸化物膜７０４Ａを積層膜とする場合には、酸化物層７０４ａとなる酸化物膜と酸化物層７０４ｂとなる酸化物膜、または酸化物層７０４ａとなる酸化物膜、酸化物層７０４ｂとなる酸化物膜、および酸化物層７０４ｃとなる酸化物膜を順次成膜する。ここで、異なる酸化物膜は同じ成膜装置で形成されてもよいし、異なる成膜装置で形成されてもよい。
【０１７０】
また、酸化物膜７０４Ａの内側に、絶縁層７１１を形成してもよい。絶縁層７１１は、ＣＶＤ法、またはＡＬＤ法等で形成することができる。絶縁層７１１は、メモリトランジスタや、該メモリトランジスタを有する半導体装置に必要な特性に合わせて、酸化物層７０４に酸素を供給する材料や、水素を供給する材料を用いることができる。
【０１７１】
ここで、酸化物膜７０４Ａは、導電層７０６と接するように形成する。酸化物膜７０４Ａと、導電層７０６が接することで、導電層７０６と酸化物膜７０４Ａの界面には、導電層７０６が有する金属元素と、酸化物膜７０４Ａの成分とを含む金属化合物層が形成される場合がある。該金属化合物が形成されることで、導電層７０６と、後の酸化物層７０４とのコンタクト抵抗が低減するため好ましい。また、酸化物膜７０４Ａの底部近傍に含まれる酸素を、導電層７０６が吸収する場合がある。このとき、酸化物膜７０４Ａの、導電層７０６との界面近傍の抵抗が低減し、導電層７０６と、後の酸化物層７０４とのコンタクト抵抗が低減するため好ましい。酸化物膜７０４Ａと、導電層７０６が接する状態で、熱処理を行うことで、酸化物膜７０４Ａの一部はより低抵抗化し、導電層７０６と、後の酸化物層７０４とのコンタクト抵抗がより低減する。熱処理は、窒素を含む雰囲気で、２００℃以上５００℃以下、このましくは、３００℃以上４００℃以下で行うことが好ましい。
【０１７２】
続いて、酸化物膜７０４Ａ上に、マスク７３１を形成し、当該マスク７３１を用いて酸化物膜７０４Ａの不要な部分をエッチングする（図１５参照）。これにより、柱状の酸化物層７０４と、薄膜状の酸化物層７５１とを同時に形成することができる。その後、マスク７３１を除去する。
【０１７３】
ここで、絶縁層７１１を形成した場合には、マスク７３１を除去した後、エッチングにより酸化物層７５１及び酸化物層７０４上の絶縁層７１１を除去することが好ましい。
【０１７４】
続いて、導電膜を成膜し、リソグラフィー法を用いて加工することにより、導電層７０５、導電層７０８、導電層７５３ａ、及び導電層７５３ｂを形成する（図１６参照）。
【０１７５】
なお図示しないが、導電膜のエッチングの条件によっては、酸化物層７５１の上部が薄膜化する場合がある。また、導電膜のエッチングの条件によっては、絶縁層７２４の導電層７０５、導電層７０８、導電層７５３ａ、及び導電層７５３ｂに覆われない部分が薄膜化する場合がある。
【０１７６】
続いて、絶縁層７５４となる絶縁膜と、導電層７５２となる導電膜とを順次成膜し、リソグラフィー法を用いて加工することにより、絶縁層７５４と、導電層７５２を形成する（図１７参照）。以上の工程により、トランジスタ７５０を形成することができる。
【０１７７】
なお、絶縁層７５４となる絶縁膜をエッチングせずに、導電層７５２となる導電膜のみをエッチングしてもよい。このとき、絶縁層７５４は導電層７０５や導電層７０８等を覆うように設けられる。
【０１７８】
なお、図４（Ｂ）に示すトランジスタを形成する場合には、まず酸化物膜７０４Ａと、導電層７５３ａ等となる導電膜とを積層した積層膜を形成し、酸化物層７５１となる領域等を残すように当該積層膜を加工する。その後、酸化物層７５１上のチャネル形成領域と重なる導電膜の一部をエッチングにより除去することで、形成することができる。これにより、より微細なトランジスタ７５０を作製することができる。
【０１７９】
以降の工程では、回路構成に応じて図４（Ａ）で例示した絶縁層７６１、接続層７６２、接続層７６３、接続層７６４ａ、接続層７６４ｂ、導電層７６５、導電層７６６ａ、及び導電層７６６ｂ等を形成すればよい。またこれよりも上部に、さらに絶縁層と、接続層と、配線として機能する導電層と、を積層して形成してもよい。
【０１８０】
以上のようにメモリセルアレイを作製することにより、各層ごとにメモリトランジスタを作製するためのパターン形成を行うことなく、複数の層のメモリトランジスタを一括で作製することができる。さらに、上記の方法でメモリセルアレイを作製する場合、メモリトランジスタの層数を増やしても、メモリトランジスタのパターン形成およびエッチング処理の工程数が増えない。このように、メモリセルアレイ作製の工程を短縮することができるので、生産性の高い半導体装置を提供することができる。
【０１８１】
さらに、メモリセルアレイの半導体層として機能する酸化物層と、トランジスタの半導体層として機能する酸化物層とを同時に形成することで、工程の増加を最小限に抑えつつ、メモリセルアレイの近傍にトランジスタを形成することができる。さらに、メモリセルアレイに接続する配線と、トランジスタのソース電極及びドレイン電極とを同時に形成することで、さらに工程を簡略化できる。
【０１８２】
以上が半導体装置の作製方法についての説明である。
【０１８３】
［記憶装置の構成例］
図１８（Ａ）に、３次元構造のＮＡＮＤ型不揮発性記憶装置（３Ｄ  ＮＡＮＤ）の構成例を示す。図１８（Ａ）に示す記憶装置１００は、制御回路１０５、メモリセルアレイ１１０、及び周辺回路を有する。
【０１８４】
制御回路１０５は、記憶装置１００全体を統括的に制御し、データの書き込み、データの読み出しを行う機能を有する。制御回路１０５は、外部からのコマンド信号を処理して、周辺回路の制御信号を生成する。図１８（Ａ）には、周辺回路として、行デコーダ１２１、行ドライバ１２２、センスアンプ１２３、ソース線ドライバ１２４、入出力回路１２５、バッファ１２６等が設けられている。
【０１８５】
メモリセルアレイ１１０は、複数のメモリストリング１１２を有する。図１８（Ｂ）にメモリストリング１１２の回路構成例を示す。メモリストリング１１２において、ビット線ＢＬとソース線ＳＬ間に、選択トランジスタＳＳＴ、メモリトランジスタＭＴ１乃至ＭＴ２ｋ（ｋは１以上の整数）、選択トランジスタＳＤＴが電気的に直列接続されている。
【０１８６】
なお、メモリトランジスタＭＴ１乃至ＭＴ２ｋを区別しない場合、メモリトランジスタＭＴと呼ぶ。その他の要素についても同様である。
【０１８７】
選択トランジスタＳＳＴ、ＳＤＴ、メモリトランジスタＭＴ１乃至ＭＴ２ｋは、それぞれ、前述した通り、チャネルが金属酸化物で形成されているトランジスタである。メモリトランジスタＭＴは電荷蓄積層を備えており、不揮発性メモリセルを構成する。
【０１８８】
選択トランジスタＳＳＴ、ＳＤＴのゲートは、それぞれ、選択ゲート線ＳＧＬ、ＤＧＬに電気的に接続されている。メモリトランジスタＭＴ１乃至ＭＴ２ｋのゲートは、それぞれ、ワード線ＷＬ１乃至ＷＬ２ｋに電気的に接続されている。ビット線ＢＬは列方向に延在し、選択ゲート線ＳＧＬ、ＤＧＬ、ワード線ＷＬは行方向に延在する。
【０１８９】
入出力回路１２５は、メモリセルアレイ１１０への書き込みデータを一時的に保持こと、メモリセルアレイ１１０から読み出されたデータを一時的に保持すること等を行う。
【０１９０】
ソース線ドライバ１２４は、ソース線ＳＬを駆動する。
【０１９１】
ビット線ＢＬはセンスアンプ１２３に電気的に接続される。センスアンプ１２３は、データの読み出し時において、メモリストリング１１２からビット線ＢＬに読みだされた電圧を検知し、増幅する。また、データの書き込み時において、書き込みデータに応じた電圧をビット線ＢＬに入力する。
【０１９２】
行デコーダ１２１は、外部から入力されるアドレスデータをデコードし、アクセスされる行を選択する。行ドライバ１２２は、行デコーダ１２１のデコード結果に応じて、データの書込み、読出し、および消去に必要な電圧を、選択信号線ＤＧＬ、ＳＧＬ、ワード線ＷＬに入力する。
【０１９３】
バッファ１２６は、行デコーダ１２１とワード線ＷＬとの間に位置し、ワード線ＷＬに与える電圧を安定化させる機能を有する。また、スイッチング素子を有し、セレクタとしての機能を有していてもよい。
【０１９４】
図１８（Ｃ）に、バッファ１２６に用いることのできるインバータ回路１２６ａを示す。インバータ回路１２６ａは、トランジスタＭ１とトランジスタＭ２が直列に接続された構成を有する。またトランジスタＭ１のゲートは入力信号が入力される入力端子ＩＮが接続され、トランジスタＭ２のゲートは上記入力信号を反転した信号が入力される入力信号ＩＮＢが接続される。インバータ回路１２６ａの出力端子ＯＵＴには、例えばワード線ＷＬが接続される。
【０１９５】
図１８（Ｄ）に、バッファ１２６に用いることのできるスイッチ回路１２６ｂを示す。スイッチ回路１２６ｂは、トランジスタＭ３を有する。トランジスタＭ３のゲートは入力端子ＳＷが接続され、ソースまたはドレインの一方は入力端子ＩＮが接続され、他方は出力端子ＯＵＴが接続される。入力端子ＳＷに入力される選択信号により、入力端子ＩＮと出力端子ＯＵＴの導通または非導通が制御される。
【０１９６】
上記で例示した、高耐圧のトランジスタ７５０は、例えばバッファ１２６、行ドライバ１２２、センスアンプ１２３、ソース線ドライバ１２４等が有するトランジスタに適用することができる。またバッファ１２６にトランジスタ７５０を適用する場合、例えばインバータ回路１２６ａのトランジスタＭ１及びトランジスタＭ２の少なくとも一方や、スイッチ回路１２６ｂのトランジスタＭ３に適用することができる。
【０１９７】
図１９乃至図２１に、メモリセルアレイ１１０の三次元積層構造例を示す。図１９は、メモリセルアレイ１１０の三次元構造例を回路図で模式的に示した図である。図２０は、メモリセルアレイ１１０の三次元構造例を示す斜視図である。図２１は、ワード線ＷＬと導電層７０１の接続部の三次元構造例を示す斜視図である。
【０１９８】
図１９に示すように、メモリセルアレイ１１０は、センスアンプ１２３が形成されている領域に積層して設けられている。これにより、記憶装置１００のレイアウト面積を縮小することができる。各ワード線ＷＬは、高耐圧のトランジスタを有するバッファ１２６と電気的に接続され、バッファ１２６はその下部に設けられた行ドライバ１２２に電気的に接続されている。なお、図１９では行ドライバ１２２をバッファ１２６の下部に設けた例を示したが、行ドライバ１２２の一部または全部を高耐圧のトランジスタで構成し、バッファ１２６と並べて配置してもよい。
【０１９９】
また図２０及び図２１に示すように、同じ段の導電層７０１でも、ビット線ＢＬ側の導電層７０１ａはワード線ＷＬａに接続され、ソース線ＳＬ側の導電層７０１ｂはワード線ＷＬｂに接続される。なお、図１９乃至図２１には、１のメモリストリング１１２あたり、８個のメモリトランジスタＭＴ１乃至ＭＴ８を設けた例を示している。
【０２００】
ここで、上記ではメモリセルアレイ１１０として、電荷蓄積層を備えるメモリトランジスタが適用されたメモリストリング１１２を有する例を示した。このようなメモリトランジスタとしては、例えば、ＭＯＮＯＳ構造を有するトランジスタ、ＳＯＮＯＳ構造を有するトランジスタ、または、浮遊ゲート（Ｆｌｏａｔｉｎｇ  Ｇａｔｅ）構造を有するトランジスタなどがある。
【０２０１】
なお、メモリセルアレイ１１０に適用できるメモリセルはこれに限られない。図２２（Ａ）、（Ｂ）に、異なる構成を有するメモリセルの回路図の例を示す。
【０２０２】
図２２（Ａ）には、２つのメモリセル１３１を示している。メモリセル１３１は、トランジスタＭと、容量素子Ｃを有する。またメモリセル１３１には、ワード線ＷＬ１またはワード線ＷＬ２と、ビット線ＢＬと、所定の電位が与えられる配線ＰＬとが接続されている。
【０２０３】
トランジスタＭは、ゲートがワード線ＷＬ１またはワード線ＷＬ２と接続し、ソースまたはドレインの一方がビット線ＢＬと接続し、ソースまたはドレインの他方が容量素子Ｃの一方の電極と接続する。容量素子Ｃは、他方の電極が配線ＰＬと接続する。
【０２０４】
メモリセル１３１は、容量素子Ｃに電荷を蓄積することで、データを保持することができる。
【０２０５】
トランジスタＭに、酸化物半導体が適用され、極めてオフ電流の小さいトランジスタを適用することで、シリコンが適用されたトランジスタを用いた場合に比べて、データ保持期間を極めて長いものとすることができる。そのため、リフレッシュ動作の頻度を低減できるため、極めて消費電力の低いメモリセルを実現できる。
【０２０６】
図２２（Ｂ）には、２つのメモリセル１３２を示している。メモリセル１３２は、トランジスタＭ１、トランジスタＭ２、及び容量素子Ｃを有する。またメモリセル１３２には、ワード線ＷＬ１またはワード線ＷＬ２と、ビット線ＢＬと、選択信号線として機能する配線ＳＬ１または配線ＳＬ２と、読み出し信号線として機能する配線ＲＬ１または配線ＲＬ２と、所定の信号が与えられる配線ＰＬが接続されている。
【０２０７】
トランジスタＭ１は、ゲートがワード線ＷＬ１またはワード線ＷＬ２と接続し、ソースまたはドレインの一方がビット線ＢＬと接続し、ソースまたはドレインの他方が容量素子Ｃの一方の電極、及びトランジスタＭ２のゲートと接続する。トランジスタＭ２は、ソースまたはドレインの一方が配線ＳＬ１または配線ＳＬ２と接続し、ソースまたはドレインの他方が配線ＲＬ１または配線ＲＬ２と接続する。容量素子Ｃは、他方の電極が配線ＰＬと接続する。
【０２０８】
メモリセル１３２は、トランジスタＭ２のゲートが接続されるノードの電位を保持することで、データを保持することができる。また、トランジスタＭ２にかかる電位に応じて、トランジスタＭ２の導通状態が変化するため、配線ＳＬ１（または配線ＳＬ２）と配線ＲＬ１（または配線ＲＬ２）との間に流れる電流を検知することで、非破壊でデータを読み出すことができる。
【０２０９】
トランジスタＭ１に、酸化物半導体が適用され、極めてオフ電流の小さいトランジスタを適用することで、シリコンが適用されたトランジスタを用いた場合に比べて、データ保持期間を極めて長いものとすることができる。またトランジスタＭ２には、単結晶シリコンを適用したトランジスタを適用することが好ましい。
【０２１０】
［記憶装置の回路動作について］
次に、メモリストリング１１２へのデータの書き込みと読み出し動作について、図２３（Ａ）乃至（Ｃ）を用いて説明する。なお、以降において、ワード線ＷＬ１乃至ワード線ＷＬ２ｋを共有するメモリトランジスタＭＴのまとまりをページと呼ぶ。
【０２１１】
図２３（Ａ）乃至（Ｃ）では、一例として、メモリストリング１１２がメモリトランジスタＭＴ１乃至ＭＴ８を有する例を示しているが、メモリトランジスタＭＴの数はこれに限定されない。
【０２１２】
〔消去動作〕
メモリトランジスタＭＴにデータを書き込む場合は、書き込み動作の前にデータを消去しておくことが好ましい。なお、データを消去する動作をリセット動作ともいう場合がある。消去動作は、メモリストリング１１２（ブロックともいう）ごとに行う。例えば、データを消去したいブロックを選択し、図２３（Ａ）に示すように、ワード線ＷＬ１乃至ＷＬ８には低電位（メモリトランジスタＭＴ１乃至ＭＴ８が非導通となる電位、例えば０Ｖ）を印加し、ソース線ＳＬおよびビット線ＢＬに消去電位ＶＥを印加し、選択トランジスタＳＤＴおよび選択トランジスタＳＳＴを導通させることで行うことができる。リセット動作により、メモリトランジスタＭＴ１乃至ＭＴ８のそれぞれの電荷蓄積層に蓄積された電子を引き抜くことができる。これにより、メモリトランジスタＭＴ１乃至ＭＴ８は、データ“１”を保持している状態となる。
【０２１３】
なお、データの書き換えを行わないメモリトランジスタＭＴのデータは、ブロックの消去動作の前に別のメモリ領域に格納しておくことが好ましい。
【０２１４】
〔書き込み動作〕
まず、データの書き込み動作について図２３（Ｂ）を用いて説明する。
【０２１５】
データの書き込み動作は、上述したページごとに行うことができる。まず、書き込みを行うページのワード線に書き込み電位（例えば１５Ｖ）を印加し、書き込みを行わないページのワード線に正電位（トランジスタが導通する電位、例えば３Ｖ）を印加する。ここでは、図２３（Ｂ）に示すように、まずワード線ＷＬ１に書き込み電位を印加し、ワード線ＷＬ２乃至ＷＬ８に正電位を印加する。そして、選択トランジスタＳＳＴを非導通状態とし、選択トランジスタＳＤＴを導通状態とする。そうすることで、ビット線ＢＬの電位に応じたデータがメモリトランジスタＭＴ１に書き込まれる。具体的には、ビット線ＢＬの電位が低い電位（例えば０Ｖ）である場合、ワード線ＷＬ１に印加された書き込み電位との電位差が大きくなることによってメモリトランジスタＭＴ１の電荷蓄積層に電子が注入される。また、ビット線ＢＬの電位が正電位である場合、ワード線ＷＬ１に印加された書き込み電位との電位差が小さくなることによって、メモリトランジスタＭＴ１の電荷蓄積層には電子が注入されない。即ち、ビット線ＢＬに低い電位が印加された場合にはメモリトランジスタＭＴ１に  データ“０”が書き込まれ、正電位が印加された場合にはメモリトランジスタＭＴ１セルのデータは“１”のままとなる。
【０２１６】
ここで、ビット線ＢＬにメモリストリング１１２ごとに異なる電位を印加することで、ページごとのデータの書き込みを行うことができる。
【０２１７】
なお、メモリトランジスタＭＴに多値のデータを書き込むこともできる。例えば、ビット線ＢＬなどの電位や、電位を印加する時間によってメモリトランジスタの電荷蓄積層に注入される電荷量を制御すればよい。
【０２１８】
〔読み出し動作〕
次に、データの読み出し動作について図２３（Ｃ）を用いて説明する。
【０２１９】
データの読み出し動作も、ページごとに行うことができる。まず、読み出しを行うページのワード線に低い電位（例えば０Ｖ）を印加し、読み出しを行わないページのワード線に正電位（トランジスタが導通する電位、例えば３Ｖ）を印加する。ここでは、図２３（Ｃ）に示すように、まずワード線ＷＬ１に低い電位を印加し、ワード線ＷＬ２乃至ＷＬ８に正電位を印加する。そして、選択トランジスタＳＳＴおよび選択トランジスタＳＳＴを導通状態とする。また、ビット線ＢＬに読み出し電位（例えば１Ｖ）を印加し、ソース線ＳＬに低い電位（例えば０Ｖ）を印加する。このとき、メモリトランジスタがｄａｔａ”１”であればメモリストリング１１２に電流が流れ、ビット線ＢＬの電位が降下する。メモリトランジスタＭＴ１が記憶するデータが”０”であれば、メモリストリング１１２に電流は流れず、ビット線ＢＬの電位は変化しない。センスアンプ１２３は、ビット線ＢＬの電位を検知し、増幅する。以上により、メモリストリング１１２のデータを読み出すことができる。
【０２２０】
ここで、各メモリストリング１１２のデータをビット線ＢＬに読み出すことで、ページ単位でデータを読み出すことができる。
【０２２１】
以上が記憶装置の回路動作についての説明である。
【０２２２】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２２３】
（実施の形態２）
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図２４にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
【０２２４】
図２４（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
【０２２５】
図２４（Ｂ）はＳＤカードの外観の模式図であり、図２４（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
【０２２６】
図２４（Ｄ）はＳＳＤの外観の模式図であり、図２４（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
【０２２７】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２２８】
（実施の形態３）
本実施の形態では、図２５を用いて、上記実施の形態に示す半導体装置を適用した、ＡＩシステムについて説明を行う。
【０２２９】
図２５はＡＩシステム４０４１の構成例を示すブロック図である。ＡＩシステム４０４１は、演算部４０１０と、制御部４０２０と、入出力部４０３０を有する。
【０２３０】
演算部４０１０は、アナログ演算回路４０１１と、ＤＯＳＲＡＭ４０１２と、ＮＯＳＲＡＭ４０１３と、ＦＰＧＡ４０１４と、３Ｄ−ＮＡＮＤ４０１５を有する。
【０２３１】
ここで、ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。
【０２３２】
また、ＮＯＳＲＡＭ（登録商標）とは「Ｎｏｎｖｏｌａｔｉｌｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭ、ＮＯＳＲＡＭは、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ。）のオフ電流が低いことを利用したメモリである。なお、以下において、ＮＯＳＲＡＭのようにＯＳトランジスタを用いたメモリ装置を、ＯＳメモリと呼ぶ場合がある。
【０２３３】
制御部４０２０は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）４０２１と、ＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）４０２２と、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）４０２３と、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）４０２４と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）４０２５と、メモリコントローラ４０２６と、電源回路４０２７と、ＰＭＵ（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  Ｕｎｉｔ）４０２８と、を有する。
【０２３４】
入出力部４０３０は、外部記憶制御回路４０３１と、音声コーデック４０３２と、映像コーデック４０３３と、汎用入出力モジュール４０３４と、通信モジュール４０３５と、を有する。
【０２３５】
演算部４０１０は、ニューラルネットワークによる学習または推論を実行することができる。
【０２３６】
アナログ演算回路４０１１はＡ／Ｄ（アナログ／デジタル）変換回路、Ｄ／Ａ（デジタル／アナログ）変換回路、および積和演算回路を有する。
【０２３７】
アナログ演算回路４０１１はＯＳトランジスタを用いて形成することが好ましい。ＯＳトランジスタを用いたアナログ演算回路４０１１は、アナログメモリを有し、学習または推論に必要な積和演算を、低消費電力で実行することが可能になる。
【０２３８】
ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯＳＲＡＭ４０１２は、ＣＰＵ４０２１から送られてくるデジタルデータを一時的に格納するメモリである。ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを含むメモリセルと、Ｓｉトランジスタを含む読み出し回路部を有する。上記メモリセルと読み出し回路部は、積層された異なる層に設けることができるため、ＤＯＳＲＡＭ４０１２は、全体の回路面積を小さくすることができる。
【０２３９】
ニューラルネットワークを用いた計算は、入力データが１０００を超えることがある。上記入力データをＳＲＡＭに格納する場合、ＳＲＡＭは回路面積に制限があり、記憶容量が小さいため、上記入力データを小分けにして格納せざるを得ない。ＤＯＳＲＡＭ４０１２は、限られた回路面積でも、メモリセルを高集積に配置することが可能であり、ＳＲＡＭに比べて記憶容量が大きい。そのため、ＤＯＳＲＡＭ４０１２は、上記入力データを効率よく格納することができる。
【０２４０】
ＮＯＳＲＡＭ４０１３はＯＳトランジスタを用いた不揮発性メモリである。ＮＯＳＲＡＭ４０１３は、フラッシュメモリや、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの他の不揮発性メモリと比べて、データを書き込む際の消費電力が小さい。また、フラッシュメモリやＲｅＲＡＭのように、データを書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。
【０２４１】
また、ＮＯＳＲＡＭ４０１３は、１ビットの２値データの他に、２ビット以上の多値データを記憶することができる。ＮＯＳＲＡＭ４０１３は多値データを記憶することで、１ビット当たりのメモリセル面積を小さくすることができる。
【０２４２】
また、ＮＯＳＲＡＭ４０１３は、デジタルデータの他にアナログデータを記憶することができる。そのため、アナログ演算回路４０１１は、ＮＯＳＲＡＭ４０１３をアナログメモリとして用いることもできる。ＮＯＳＲＡＭ４０１３は、アナログデータのまま記憶することができるため、Ｄ／Ａ変換回路やＡ／Ｄ変換回路が不要である。そのため、ＮＯＳＲＡＭ４０１３は周辺回路の面積を小さくすることができる。なお、本明細書においてアナログデータとは、３ビット（８値）以上分解能を有するデータのことを指す。上述した多値データがアナログデータに含まれる場合もある。
【０２４３】
ニューラルネットワークの計算に用いられるデータやパラメータは、一旦、ＮＯＳＲＡＭ４０１３に格納することができる。上記データやパラメータは、ＣＰＵ４０２１を介して、ＡＩシステム４０４１の外部に設けられたメモリに格納してもよいが、内部に設けられたＮＯＳＲＡＭ４０１３の方が、より高速且つ低消費電力に上記データやパラメータを格納することができる。また、ＮＯＳＲＡＭ４０１３は、ＤＯＳＲＡＭ４０１２よりもビット線を長くすることができるので、記憶容量を大きくすることができる。
【０２４４】
ＦＰＧＡ４０１４は、ＯＳトランジスタを用いたＦＰＧＡである。ＡＩシステム４０４１は、ＦＰＧＡ４０１４を用いることによって、ハードウェアで後述する、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの、ニューラルネットワークの接続を構成することができる。上記のニューラルネットワークの接続をハードウェアで構成することで、より高速に実行することができる。
【０２４５】
ＦＰＧＡ４０１４はＯＳトランジスタを有するＦＰＧＡである。ＯＳ−ＦＰＧＡは、ＳＲＡＭで構成されるＦＰＧＡよりもメモリの面積を小さくすることができる。そのため、コンテキスト切り替え機能を追加しても面積増加が少ない。また、ＯＳ−ＦＰＧＡはブースティングによりデータやパラメータを高速に伝えることができる。
【０２４６】
３Ｄ−ＮＡＮＤ４０１５は酸化物半導体を用いた不揮発性メモリである。３Ｄ−ＮＡＮＤ４０１５は、高集積化されたメモリであり、単位面積あたりの記憶容量の大きい。
【０２４７】
また、３Ｄ−ＮＡＮＤ４０１５は、１ビットの２値データの他に、２ビット以上の多値データを記憶することができる。３Ｄ−ＮＡＮＤ４０１５は多値データを記憶することで、１ビット当たりのメモリセル面積を、さらに小さくすることができる。
【０２４８】
また、３Ｄ−ＮＡＮＤ４０１５として、例えば、上記実施の形態に示す半導体装置を用いることができる。これにより、メモリセルにおける占有面積を低減することができるので、３Ｄ−ＮＡＮＤ４０１５をさらに高集積化させることができる。よって、３Ｄ−ＮＡＮＤ４０１５の単位面積当たりの記憶容量を増加させることができる。
【０２４９】
ＡＩシステム４０４１は、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を１つのダイ（チップ）の上に設けることができる。そのため、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。また、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４は、同じ製造プロセスで作製することができる。そのため、ＡＩシステム４０４１は、低コストで作製することができる。
【０２５０】
なお、演算部４０１０は、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を、全て有する必要はない。ＡＩシステム４０４１が解決したい課題に応じて、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４の一または複数を、選択して設ければよい。
【０２５１】
ＡＩシステム４０４１は、解決したい課題に応じて、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの演算を実行することができる。ＰＲＯＭ４０２５は、これらの演算を実行するためのプログラムを保存することができる。また、これらプログラムの一部または全てを、ＮＯＳＲＡＭ４０１３または３Ｄ−ＮＡＮＤ４０１５に保存してもよい。３Ｄ−ＮＡＮＤ４０１５は、高集積化されたメモリであり、単位面積あたりの記憶容量が大きいので、大容量のプログラムを保存することができる。
【０２５２】
ライブラリとして存在する既存のプログラムは、ＧＰＵの処理を前提としているものが多い。そのため、ＡＩシステム４０４１はＧＰＵ４０２２を有することが好ましい。ＡＩシステム４０４１は、学習と推論で用いられる積和演算のうち、律速となる積和演算を演算部４０１０で実行し、それ以外の積和演算をＧＰＵ４０２２で実行することができる。そうすることで、学習と推論を高速に実行することができる。
【０２５３】
電源回路４０２７は、論理回路用の低電圧電位を生成するだけではなく、アナログ演算のための電位生成も行う。電源回路４０２７はＯＳメモリを用いてもよい。電源回路４０２７は、基準電位をＯＳメモリに保存することで、消費電力を下げることができる。
【０２５４】
ＰＭＵ４０２８は、ＡＩシステム４０４１の電力供給を一時的にオフにする機能を有する。
【０２５５】
ＣＰＵ４０２１およびＧＰＵ４０２２は、レジスタとしてＯＳメモリを有することが好ましい。ＣＰＵ４０２１およびＧＰＵ４０２２はＯＳメモリを有することで、電力供給がオフになっても、ＯＳメモリ中にデータ（論理値）を保持し続けることができる。その結果、ＡＩシステム４０４１は、電力を節約することができる。
【０２５６】
ＰＬＬ４０２３は、クロックを生成する機能を有する。ＡＩシステム４０４１は、ＰＬＬ４０２３が生成したクロックを基準に動作を行う。ＰＬＬ４０２３はＯＳメモリを有することが好ましい。ＰＬＬ４０２３はＯＳメモリを有することで、クロックの発振周期を制御するアナログ電位を保持することができる。
【０２５７】
ＡＩシステム４０４１は、ＤＲＡＭなどの外部メモリにデータを保存してもよい。そのため、ＡＩシステム４０４１は、外部のＤＲＡＭとのインターフェースとして機能するメモリコントローラ４０２６を有することが好ましい。また、メモリコントローラ４０２６は、ＣＰＵ４０２１またはＧＰＵ４０２２の近くに配置することが好ましい。そうすることで、データのやり取りを高速に行うことができる。
【０２５８】
制御部４０２０に示す回路の一部または全ては、演算部４０１０と同じダイの上に形成することができる。そうすることで、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。
【０２５９】
ニューラルネットワークの計算に用いられるデータは外部記憶装置（ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）など）に保存される場合が多い。そのため、ＡＩシステム４０４１は、外部記憶装置とのインターフェースとして機能する外部記憶制御回路４０３１を有することが好ましい。
【０２６０】
ニューラルネットワークを用いた学習と推論は、音声や映像を扱うことが多いので、ＡＩシステム４０４１は音声コーデック４０３２および映像コーデック４０３３を有する。音声コーデック４０３２は、音声データのエンコード（符号化）およびデコード（復号）を行い、映像コーデック４０３３は、映像データのエンコードおよびデコードを行う。
【０２６１】
ＡＩシステム４０４１は、外部センサから得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は汎用入出力モジュール４０３４を有する。汎用入出力モジュール４０３４は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）やＩ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）などを含む。
【０２６２】
ＡＩシステム４０４１は、インターネットを経由して得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は、通信モジュール４０３５を有することが好ましい。
【０２６３】
アナログ演算回路４０１１は、多値のフラッシュメモリをアナログメモリとして用いてもよい。しかし、フラッシュメモリは書き換え可能回数に制限がある。また、多値のフラッシュメモリは、エンベディッドで形成する（演算回路とメモリを同じダイの上に形成する）ことが非常に難しい。
【０２６４】
また、アナログ演算回路４０１１は、ＲｅＲＡＭをアナログメモリとして用いてもよい。しかし、ＲｅＲＡＭは書き換え可能回数に制限があり、記憶精度の点でも問題がある。さらに、２端子でなる素子でありため、データの書き込みと読み出しを分ける回路設計が複雑になる。
【０２６５】
また、アナログ演算回路４０１１は、ＭＲＡＭをアナログメモリとして用いてもよい。しかし、ＭＲＡＭは抵抗変化率が低く、記憶精度の点で問題がある。
【０２６６】
以上を鑑み、アナログ演算回路４０１１は、ＯＳメモリをアナログメモリとして用いることが好ましい。
【０２６７】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２６８】
（実施の形態４）
［ＡＩシステムの応用例］
本実施の形態では、上記実施の形態に示すＡＩシステムの応用例について図２６を用いて説明を行う。
【０２６９】
図２６（Ａ）は、図２５で説明したＡＩシステム４０４１を並列に配置し、バス線を介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ａである。
【０２７０】
図２６（Ａ）に図示するＡＩシステム４０４１Ａは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎ（ｎは自然数）を有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、バス線４０９８を介して互いに接続されている。
【０２７１】
また図２６（Ｂ）は、図２５で説明したＡＩシステム４０４１を図２６（Ａ）と同様に並列に配置し、ネットワークを介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ｂである。
【０２７２】
図２６（Ｂ）に図示するＡＩシステム４０４１Ｂは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎを有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、ネットワーク４０９９を介して互いに接続されている。
【０２７３】
ネットワーク４０９９は、ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎのそれぞれに通信モジュールを設け、無線または有線による通信を行う構成とすればよい。通信モジュールは、アンテナを介して通信を行うことができる。例えばＷｏｒｌｄ  Ｗｉｄｅ  Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネット、ＰＡＮ（Ｐｅｒｓｏｎａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）等のコンピュータネットワークに各電子装置を接続させ、通信を行うことができる。無線通信を行う場合、通信プロトコル又は通信技術として、ＬＴＥ（Ｌｏｎｇ  Ｔｅｒｍ  Ｅｖｏｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ  Ｄａｔａ  Ｒａｔｅｓ  ｆｏｒ  ＧＳＭ  Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ  ２０００）、Ｗ−ＣＤＭＡ（登録商標）などの通信規格、またはＷｉ−Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。
【０２７４】
図２６（Ａ）、（Ｂ）の構成とすることで、外部のセンサ等で得られたアナログ信号を別々のＡＩシステムで処理することができる。例えば、生体情報のように、脳波、脈拍、血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった各種センサで取得し、別々のＡＩシステムでアナログ信号を処理することができる。別々のＡＩシステムのそれぞれで信号の処理、または学習を行うことで一つのＡＩシステムあたりの情報処理量を少なくできる。そのため、より少ない演算量で信号の処理、または学習を行うことができる。その結果、認識精度を高めることができる。それぞれのＡＩシステムで得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握することができるといったことが期待できる。
【０２７５】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０２７６】
（実施の形態５）
本実施の形態は、上記実施の形態に示すＡＩシステムが組み込まれたＩＣの一例を示す。
【０２７７】
上記実施の形態に示すＡＩシステムは、ＣＰＵ等のＳｉトランジスタでなるデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、３Ｄ−ＮＡＮＤ、ＯＳ−ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリを、１のダイに集積することができる。
【０２７８】
図２７に、ＡＩシステムを組み込んだＩＣの一例を示す。図２７に示すＡＩシステムＩＣ７０００は、リード７００１及び回路部７００３を有する。ＡＩシステムＩＣ７０００は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装された基板（実装基板７００４）が完成する。回路部７００３には、上記実施の形態で示した各種の回路が１のダイに設けられている。回路部７００３は、先の実施の形態に示すように、積層構造をもち、Ｓｉトランジスタ層７０３１、配線層７０３２、ＯＳトランジスタ層７０３３に大別される。ＯＳトランジスタ層７０３３をＳｉトランジスタ層７０３１に積層して設けることができるため、ＡＩシステムＩＣ７０００の小型化が容易である。
【０２７９】
図２７では、ＡＩシステムＩＣ７０００のパッケージにＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）を適用しているが、パケージの態様はこれに限定されない。
【０２８０】
ＣＰＵ等のデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、３Ｄ−ＮＡＮＤ、ＯＳ−ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリは、全て、Ｓｉトランジスタ層７０３１、配線層７０３２およびＯＳトランジスタ層７０３３に形成することができる。すなわち、上記ＡＩシステムを構成する素子は、同一の製造プロセスで形成することが可能である。そのため、本実施の形態に示すＩＣは、構成する素子が増えても製造プロセスを増やす必要がなく、上記ＡＩシステムを低コストで組み込むことができる。
【０２８１】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２８２】
（実施の形態６）
［電子機器］
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図２８および図２９に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
【０２８３】
図２８（Ａ）に示すロボット２０００は、演算装置２００１、センサ２００２、ライト２００３、リフト２００４、駆動部２００５、移動機構２０１１を備えており、移動しながら静止画や動画を撮影することができる。このようなロボットは、警備システムや、監視システムとして用いることができる。
【０２８４】
ロボット２０００は、さらに、通信手段２００６、スピーカ２００７、マイクロフォン２００８、表示部２００９、発光部２０１０などを備えていてもよい。
【０２８５】
演算装置２００１には、本発明の一態様に係る半導体装置を用いることができる。また、演算装置２００１には、本発明の一態様に係るＡＩシステムが組み込まれたＩＣを用いることができる。センサ２００２は、ロボット２０００の周囲を撮影する、カメラとしての機能を有する。ライト２００３は、センサ２００２でロボット２０００の周囲を撮影する際のライトとして用いることができる。なお、センサ２００２で、静止画を撮影する際には、ライト２００３は、フラッシュライトとして機能することが好ましい。センサ２００２は、リフト２００４を介して、ロボット本体と接続されている。センサ２００２の高さは、リフト２００４により調整することができる。リフト２００４は、伸縮式であることが好ましい。また、リフト２００４は、複数のブームにより構成された折り畳み式のものでもよい。また、ロボット２０００には、駆動部２００５と、駆動部２００５に接続された移動機構２０１１が設けられているため、センサ２００２による撮像範囲、すなわち監視範囲が広がり、好ましい。
【０２８６】
通信手段２００６は、センサ２００２により撮像された情報を管理者や、管理者が所有するサーバへ送信することができる。また、センサ２００２により撮像された情報を演算装置２００１にて解析し、犯罪、事故、火災などの非常事態と判断された場合は、警備会社、警察、消防、医療機関、土地や建物のオーナーへ連絡することができる。スピーカ２００７は、犯罪者への警告、怪我人や急病人への問いかけ、避難の誘導など、ロボット周囲に情報の発信を行うことができる。マイクロフォン２００８は、ロボット２０００周囲の音声の取得に用いることができる。また、通信手段２００６、およびスピーカ２００７と合わせて用いることで、ロボット２０００は電話としての機能を有することができる。ロボット２０００周囲にいる人は、管理者や任意の人と会話することができる。表示部２００９は、任意の情報を表示することができる。非常時の場合は、災害情報や避難経路を表示することができる。また、通信手段２００６、スピーカ２００７、およびマイクロフォン２００８と合わせて用いることで、ロボット２０００はテレビ電話としての機能を有することができる。ロボット２０００周囲にいる人は、管理者や任意の人と表示部２００９を見ながら会話することができる。
【０２８７】
発光部２０１０は、ロボット２０００の進行方向や停止状態を文字や光で示すことができる。また、非常事態を示してもよい。
【０２８８】
図２８（Ｂ）は、ロボット２０００の構成を示すブロック図である。演算装置２００１は、センサ２００２により得られた映像などの情報から、ライト２００３の点灯や消灯、明るさの調整を行う。また、リフト２００４の高さの調整、あるいは、駆動部２００５の制御を行い、ロボット２０００や、センサ２００２の位置合わせを行う。また、駆動部２００５の動作状況を、発光部２０１０を用いて示すことができる。また、通信手段２００６を用いて、センサ２００２やマイクロフォン２００８から得られたロボット２０００の周囲の情報を管理者、または管理者が所有するサーバに送信することができる。また、演算装置２００１や、管理者の判断により、スピーカ２００７や表示部２００９を用いて、ロボット２０００の周囲に情報を発信することができる。
【０２８９】
センサ２００２に用いるセンサとして、周囲が暗くても撮像が可能なセンサを用いる場合は、ライト２００３は設けなくてもよい。このようなセンサとして、受光部にセレン（Ｓｅ）を用いたイメージセンサを用いることができる。
【０２９０】
このようなロボット２０００は、商業施設や、オフィスの警備に用いることができる。センサ２００２やマイクロフォン２００８から得られた情報は、演算装置２００１やサーバに保存される。保存された情報は、ＡＩシステムにより解析され、物品の紛失や破損、不審者の侵入、火災などの災害などの異常の有無を判断する。情報の解析には、ディープラーニングを用いてもよい。異常が発生したと判断した場合、ロボット２０００は、管理者への連絡および周囲への情報発信を行い、周囲の状況を記録する。
【０２９１】
また、ロボット２０００は、農作物の生育状況の監視に用いてもよい。田んぼや畑に設置されたロボット２０００は、センサ２００２により、農作物の葉、あるいは実の形、大きさ、色を監視し、病気になっていないか、害虫の付着が無いかを判断する。ロボット２０００には、移動機構２０１１が設けられているため、広範囲の農作物の生育状況を監視することができる。また、ロボット２０００には、リフト２００４が設けられているため、農作物の種類や、生育状況によらず、任意の高さの葉や実を監視することができる。監視結果は、通信手段２００６を用いて生産者に送られ、生産者は、農作物に必要な肥料や農薬の種類、量、散布時期を判断することができる。また、演算装置２００１を用いて、監視結果を、ＡＩシステムにより解析し、農作物に必要な、肥料や農薬の種類、量、散布時期を判断して、生産者に通知してもよい。監視結果の解析には、ディープラーニングを用いてもよい。
【０２９２】
図２９（Ａ）は、ロボット３００１を用いた、仕分けシステム３０００を示す。ロボット３００１は、演算装置３００２、ブーム３００３、およびアーム３００４を備えている。また、ロボット３００１は有線、または無線の通信手段３０１１を備えていてもよい。また、仕分けシステム３０００は、センサ３００９を有する筐体３００８を備えている。筐体３００８は、通信手段３０１０を有している。筐体３００８は、仕分けシステム３０００、または仕分け作業エリアの天井、壁、梁（いずれも図示せず）に設けられる。また、筐体３００８は、ロボット３００１に設けられていてもよい。例えば、ブーム３００３、またはアーム３００４に設けられていてもよい。筐体３００８がロボット３００１に設けられている場合は、センサ３００９により得られた情報は、通信手段３０１０、および通信手段３０１１を介さず、演算装置３００２に送られ、処理されてもよい。
【０２９３】
ブーム３００３は、可動式となっており、アーム３００４を所望の位置に配置することができる。また、アーム３００４は伸縮式としてもよい。所望の物品３００７上に配置されたアームを伸ばし、所望の物品３００７を掴み、アーム３００４を縮めた後、ブーム３００３によりアーム３００４を移動してもよい。
【０２９４】
仕分けシステム３０００は、容器３００５内の物品３００７を容器３００６に移動させることができる。容器３００５と容器３００６は、同一形状でも良いし、異なる形状でもよい。また、一つの容器３００５に入れられた複数の物品３００７を複数の容器３００６に振り分けて移動してもよい。
【０２９５】
容器３００５、および容器３００６として、コンテナ、段ボール箱、商品を梱包する箱、ケース、フィルム、または袋、食品保管用のバット、弁当箱などが用いられる。また、容器３００５、および容器３００６の少なくとも一方は、鍋やフライパンなどの調理器具でもよい。
【０２９６】
演算装置３００２には、本発明の一態様に係る半導体装置を用いることができる。また、演算装置３００２には、本発明の一態様に係るＡＩシステムが組み込まれたＩＣを用いることができる。
【０２９７】
センサ３００９は、容器３００５の位置、容器３００６の位置、容器３００５内、および容器３００５内の物品３００７の状態を読み取り、通信手段３０１０を用いて演算装置３００２に情報を送信する。情報の送信は無線または、有線で行う。また、通信手段３０１０を用いずに、有線にて情報を送信してもよい。演算装置３００２は、送信された情報の解析を行う。ここで、物品３００７の状態とは、形、数、物品３００７同士の重なりなどのことを指す。演算装置３００２は、センサ３００９からの情報をもとに解析を行い、物品３００７の詳細情報を導出する。演算装置３００２、またはロボット３００１と通信可能なサーバに保存されたデータと比較し、物品３００７の三次元形状や、堅さ（柔らかさ）を導出する。また、物品３００７の三次元形状や堅さ（柔らかさ）から、アーム３００４の形状を変えることができる。
【０２９８】
物品３００７の詳細情報を導出するには、ＡＩシステムを用いた解析を利用することができる。情報の解析には、ディープラーニングを用いてもよい。
【０２９９】
図２９（Ｂ）は、一対の板３０２１が水平方向に移動し、物品３００７を挟むことができるアームである。一対の板３０２１が中心に向かって水平方向に移動することで、物品３００７を挟むことができる。このようなアームは、物品３００７を面で捉えることができ、立方体や直方体など、柱状の形を有する物品３００７を掴むのに適している。図２９（Ｃ）は、複数のバー３０２２が水平方向に移動し、物品３００７を挟むことができるアームである。複数のバー３０２２が中心に向かって水平方向に移動することで、物品３００７を挟むことができる。このようなアームは、物品３００７を点で捉えることができ、球状の形を有する物品３００７、または物品３００７の形が一定でない場合、すなわち不定型な物品３００７を掴むに適している。なお、図２９（Ｃ）では、バー３０２２の数を４本としたが、本実施の形態はこれに限らない。バー３０２２は３本でもよいし、５本以上でも良い。図２９（Ｄ）は、一対の板３０２３が、共通の軸を中心に、お互いが近づくように回転することで物品３００７を挟むことができるアームである。このようなアームは、物品３００７を面で捉えることができ、紙やフィルムなど、薄膜状の形を有する物品３００７を掴むのに適している。図２９（Ｅ）は、一対のかぎ状の板３０２４が、共通の軸を中心に、お互いの先端が近づくように回転することで物品３００７を挟むことができるアームである。このようなアームは、物品３００７を点、または線で捉えることができ、紙やフィルムなど、薄膜状の形を有する物品３００７や、より小さい粒状の形を有する物品３００７を掴むのに適している。また、図２９（Ｆ）に示すように、アームの先端にヘラ３０２５を取り付け、より小さい粒状の形を有する物品３００７をすくってもよい。
【０３００】
図２９（Ａ）乃至図２９（Ｆ）に示すアームは、一例であり、本発明の一態様はこれらの形状に限らない。また、各アームの用途の説明も一例であり、本発明の一態様はこれらの記載に限らない。
【０３０１】
ロボット３００１は、演算装置３００２からの信号に基づき、ブーム３００３を動かし、アーム３００４を、容器３００５内の所望の物品３００７上に移動する。伸縮式のアーム３００４の場合、アーム３００４を伸ばし、アーム３００４の先端を物品３００７の高さまで降ろす。アームの先端を動かし、所望の物品３００７を掴む。物品３００７を掴んだまま、アームを縮める。再びブーム３００３を動かし、アーム３００４を、容器３００６の所望の位置に移動する。このとき、容器３００６に対する物品３００７の角度を調整する為、アーム３００４を回転してもよい。アーム３００４を伸ばし、物品３００７を容器３００６に配置し、アーム３００４は、物品３００７を放す。以上の操作を繰り返し行い、ロボット３００１は、物品３００７を容器３００５から容器３００６に移動させることができる。
【０３０２】
容器３００５、および容器３００６の位置情報、および物品３００７の状態をＡＩシステムを用いて解析しているため、物品３００７の形状や堅さによらず、確実に物品３００７を移動することができる。物品３００７の例としては、立方体、または直方体の箱、または任意の形状の箱やケースに詰められた物品だけでなく、卵、ハンバーグやコロッケなど、成形された加工食品、ジャガイモやトマトなど、不定形な野菜などの食品、ネジやナットなどの機械部品、紙やフィルムなどの薄膜などが挙げられる。本実施の形態に示した仕分けシステム３０００は、物品３００７の形状や堅さを考慮してアームの形状を変えることができるため、上記に例示した物品３００７を、形状や堅さによらず、容器３００５から容器３００６に移動させることができる。
【０３０３】
例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。
【０３０４】
また、例えば、上述した電子機器の演算装置などに、上記ＡＩシステムが組み込まれたＩＣを用いることができる。これにより、本実施の形態に示す電子機器は、ＡＩシステムによって、状況に応じた的確な動作を、低消費電力で行うことができる。
【０３０５】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０３０６】
１００    記憶装置
１０５    制御回路
１１０    メモリセルアレイ
１１２    メモリストリング
１２１    行デコーダ
１２２    行ドライバ
１２３    センスアンプ
１２４    ソース線ドライバ
１２５    入出力回路
１２６    バッファ
１２６ａ    インバータ回路
１２６ｂ    スイッチ回路
１３１    メモリセル
１３２    メモリセル
７００    半導体装置
７００Ａ    記憶装置
７００Ｄ    回路部
７００Ｍ    メモリセルアレイ
７０１    導電層
７０１＿ｍ    導電層
７０１＿１    導電層
７０１＿６    導電層
７０１ａ    導電層
７０１Ａ    導電膜
７０１ｂ    導電層
７０１Ｂ    導電膜
７０２    導電層
７０２Ａ    導電膜
７０２ｂ    絶縁層
７０２Ｂ    導電膜
７０３    絶縁層
７０３＿１    絶縁層
７０３＿３    絶縁層
７０３ａ    絶縁層
７０３Ａ    絶縁膜
７０３ｂ    絶縁層
７０３ｃ    絶縁層
７０４    酸化物層
７０４＿１    酸化物層
７０４＿３    酸化物層
７０４ａ    酸化物層
７０４Ａ    酸化物膜
７０４ｂ    酸化物層
７０４ｃ    酸化物層
７０５    導電層
７０５＿１    導電層
７０５＿３    導電層
７０６    導電層
７０６＿１    導電層
７０６＿３    導電層
７０７    接続層
７０７＿ｍ    接続層
７０７＿１    接続層
７０８    導電層
７０８＿ｍ    導電層
７０８＿１    導電層
７１０    メモリトランジスタ
７１１    絶縁層
７２０    基板
７２１    絶縁膜
７２２    絶縁層
７２２Ａ    絶縁膜
７２２Ｂ    絶縁膜
７２３    マスク
７２３Ａ    マスク
７２４    絶縁層
７２５    マスク
７２６    絶縁層
７２７    犠牲層
７３１    マスク
７５０    トランジスタ
７５１    酸化物層
７５１ａ    酸化物層
７５２    導電層
７５３ａ    導電層
７５３ｂ    導電層
７５４    絶縁層
７６１    絶縁層
７６２    接続層
７６３    接続層
７６４ａ    接続層
７６４ｂ    接続層
７６５    導電層
７６６ａ    導電層
７６６ｂ    導電層
１１００    ＵＳＢメモリ
１１０１    筐体
１１０２    キャップ
１１０３    ＵＳＢコネクタ
１１０４    基板
１１０５    メモリチップ
１１０６    コントローラチップ
１１１０    ＳＤカード
１１１１    筐体
１１１２    コネクタ
１１１３    基板
１１１４    メモリチップ
１１１５    コントローラチップ
１１５０    ＳＳＤ
１１５１    筐体
１１５２    コネクタ
１１５３    基板
１１５４    メモリチップ
１１５５    メモリチップ
１１５６    コントローラチップ
２０００    ロボット
２００１    演算装置
２００２    センサ
２００３    ライト
２００４    リフト
２００５    駆動部
２００６    通信手段
２００７    スピーカ
２００８    マイクロフォン
２００９    表示部
２０１０    発光部
２０１１    移動機構
３０００    システム
３００１    ロボット
３００２    演算装置
３００３    ブーム
３００４    アーム
３００５    容器
３００６    容器
３００７    物品
３００８    筐体
３００９    センサ
３０１０    通信手段
３０１１    通信手段
３０２１    板
３０２２    バー
３０２３    板
３０２４    板
３０２５    ヘラ
４０１０    演算部
４０１１    アナログ演算回路
４０１２    ＤＯＳＲＡＭ
４０１３    ＮＯＳＲＡＭ
４０１４    ＦＰＧＡ
４０２０    制御部
４０２１    ＣＰＵ
４０２２    ＧＰＵ
４０２３    ＰＬＬ
４０２５    ＰＲＯＭ
４０２６    メモリコントローラ
４０２７    電源回路
４０２８    ＰＭＵ
４０３０    入出力部
４０３１    外部記憶制御回路
４０３２    音声コーデック
４０３３    映像コーデック
４０３４    汎用入出力モジュール
４０３５    通信モジュール
４０４１    ＡＩシステム
４０４１＿ｎ    ＡＩシステム
４０４１＿１    ＡＩシステム
４０４１Ａ    ＡＩシステム
４０４１Ｂ    ＡＩシステム
４０９８    バス線
４０９９    ネットワーク
７０００    ＡＩシステムＩＣ
７００１    リード
７００２    プリント基板
７００３    回路部
７００４    実装基板
７０３１    Ｓｉトランジスタ層
７０３２    配線層
７０３３    ＯＳトランジスタ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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