(57)【要約】【課題】誤点弧対策用の素子の破損を防止できるゲート駆動回路を提供する。【解決手段】上下アームを構成するスイッチング素子Ｓ１、Ｓ２（第１のスイッチング素子）をスイッチング制御する制御回路Ｚ１と、スイッチング素子Ｓ１、Ｓ２のゲート端子と制御回路Ｚ１との間に接続されたゲート抵抗Ｒ１とを備えたゲート駆動回路３１、３２であって、スイッチング素子Ｓ１、Ｓ２のゲート端子から制御回路Ｚ１に向けて順方向に接続するダイオードＤ１と、抵抗Ｒ３とからなる直列回路がゲート抵抗Ｒ１と並列に接続され、直列回路における抵抗Ｒ３の両端間の電位差によってターンオンするトランジスタＱ１（第２のスイッチング素子）がスイッチング素子Ｓ１、Ｓ２のゲート端子とソース端子（低電位側端子）との間に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
上下アームを構成する第１のスイッチング素子をスイッチング制御する制御回路と、
前記第１のスイッチング素子のゲート端子と前記制御回路との間に接続されたゲート抵抗と備えたゲート駆動回路であって、
前記第１のスイッチング素子のゲート端子から前記制御回路に向けて順方向に接続するダイオードと、抵抗とからなる直列回路が前記ゲート抵抗と並列に接続され、
前記直列回路における前記抵抗の両端間の電位差によってターンオンする第２のスイッチング素子が前記第１のスイッチング素子のゲート端子と低電位側端子との間に接続されていることを特徴とするゲート駆動回路。
【請求項２】
前記第２のスイッチング素子は、コンデンサを介して前記第１のスイッチング素子の低電位側端子と接続されていることを特徴とする請求項１記載のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、上下アームを構成するスイッチング素子を駆動するゲート駆動回路に関する。
【背景技術】
【０００２】
図４に示すように、スイッチングスピードの速いSJ-MOSFETやSiC-MOSFET等のスイッチング素子Ｓ１、Ｓ２で上下アームを構成した場合、ターンオンしたスイッチング素子（図４に示す例ではＳ１）の逆側のスイッチング素子（図４に示す例ではＳ２）のドレイン−ソース間電圧ＶＤＳが大きい速度ｄＶＤＳ／ｄｔで上昇する。そして、図１に矢印で示すように、スイッチング素子Ｓ２のミラー容量ＣＤＧを介してドライバ回路１０にサージ電流（ＩＤＧ＝ＣＤＧ×ｄＶＤＳ／ｄｔ）が流れ込む。すると、ゲート電位ＶＧＳがゲート抵抗Ｒ１と制御回路Ｚ１のゲートインピーダンスＲ２とによって、ＶＧＳ＝（Ｒ１＋Ｒ２）×ＩＤＧに上昇して誤点弧を引き起こす時がある。
【０００３】
このような誤点弧対策として、図５のようなゲート駆動回路が提案されている（例えば、特許文献１、２参照）。図５（ａ）に示すゲート駆動回路１１、１２では、サージ電流によってゲート電位ＶＧＳが上昇するとターンオンするトランジスタＱ１をスイッチング素子Ｓ２のゲート・ソース間に接続することで、誤点弧を防止している。また、図５（ｂ）に示すゲート駆動回路２１、２２では、サージ電流によってゲート電位ＶＧＳが上昇するとターンオンするトランジスタＱ１とコンデンサＣ１とからなる直列回路をスイッチング素子Ｓ２のゲート・ソース間に接続することで、誤点弧を防止している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−３２４９６６号公報
【特許文献２】特開２０１２−２３９０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術において、スイッチング素子Ｓ２のゲート電位ＶＧＳは、ターンオン時にゲート容量ＣＧとゲート抵抗Ｒ１によってなだらかに立ち上がる。そのため、ゲート抵抗Ｒ１の両端に瞬間的に電位差が発生する。すなわち、ゲート容量ＣＧはゲート電圧ＶＧが印加されるまで０Ｖであるため、ゲート電圧立ち上がりの瞬間は短絡と見なせ、ゲート駆動回路１１、１２のゲート電圧立ち上がり時の等価回路は、図６に示すようになる。従って、ゲート電圧立ち上がり時には、ゲート電圧ＶＧがゲート抵抗Ｒ１と並列に接続されているトランジスタＱ１のベース−エミッタ間電圧Ｖｂｅにも印加される。そのため、ゲート電圧ＶＧ（例えば、１０〜１５Ｖ）がトランジスタＱ１のベース−エミッタ間電圧Ｖｂｅの最大定格（例えば、５〜７Ｖ）を上回る場合、過電圧によるストレスによりトランジスタＱ１が破損に至ってしまう虞があるという問題点があった。
【０００６】
本発明の目的は、従来技術の上記問題を解決し、誤点弧対策用の素子の破損を防止できるゲート駆動回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明のゲート駆動回路は、上下アームを構成する第１のスイッチング素子をスイッチング制御する制御回路と、前記第１のスイッチング素子のゲート端子と前記制御回路との間に接続されたゲート抵抗と備えたゲート駆動回路であって、前記第１のスイッチング素子のゲート端子から前記制御回路に向けて順方向に接続するダイオードと、抵抗とからなる直列回路が前記ゲート抵抗と並列に接続され、前記直列回路における前記抵抗の両端間の電位差によってターンオンする第２のスイッチング素子が前記第１のスイッチング素子のゲート端子と低電位側端子との間に接続されていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、制御回路によるゲート電圧立ち上がり時に、ストレスとなる過電圧が誤点弧対策用の素子として設けた第２のスイッチング素子に印加されることがないため、第２のスイッチング素子の破損を防止でき、安定的に誤点弧を防止することができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】本発明に係るゲート駆動回路の実施の形態の回路構成を示す回路構成図である。
【図２】図１に示すゲート駆動回路のゲート電圧立ち上がり時の等価回路である。
【図３】本発明に係るゲート駆動回路の他の実施の形態の回路構成を示す回路構成図である。
【図４】スイッチング素子で上下アームを構成した場合の誤点弧を説明する説明図である。
【図５】従来のゲート駆動回路の回路構成を示す回路構成図である。
【図６】図５（ａ）に示すゲート駆動回路のゲート電圧立ち上がり時の等価回路である。
【発明を実施するための形態】
【００１０】
以下、図を参照して本発明の実施の形態を詳細に説明する。なお、以下の実施の形態において、同様の機能を示す構成には、同一の符号を付して適宜説明を省略する。
【００１１】
本実施の形態のゲート駆動回路３１、３２は、図１を参照すると、上下アームを構成するスイッチング素子Ｓ１、Ｓ２をそれぞれ駆動する回路である。ゲート駆動回路３１、３２は、同一構成であるため、以下、ゲート駆動回路３２について説明し、ゲート駆動回路３１の説明は省略する。
【００１２】
スイッチング素子Ｓ１、Ｓ２は、スイッチングスピードの速いSJ（スーパー ジャンクション）MOSFETやSiC（シリコンカーバイド）MOSFET等が用いられる
【００１３】
ゲート駆動回路３２は、スイッチング素子Ｓ２をスイッチング制御する制御回路Ｚ１と、ゲート抵抗Ｒ１と、ダイオードＤ１と、抵抗Ｒ３と、トランジスタＱ１とを備えている。なお、図１に示すＲ２は、制御回路Ｚ１のゲートインピーダンスである。
【００１４】
ゲート抵抗Ｒ１は、スイッチング素子Ｓ２における寄生振動を防止する目的で、スイッチング素子Ｓ２のゲート端子（制御端子）と制御回路Ｚ１との間に接続されている。
【００１５】
ダイオードＤ１は、カソードがゲート抵抗Ｒ１と制御回路Ｚ１との接続点に、アノードが抵抗Ｒ３を介してゲート抵抗Ｒ１とスイッチング素子Ｓ２のゲート端子との接続点にそれぞれ接続されている。すなわち、スイッチング素子Ｓ２のゲート端子から制御回路Ｚ１に向けて順方向に接続するダイオードＤ１と、抵抗Ｒ３とからなる直列回路がゲート抵抗Ｒ１と並列に接続されている。
【００１６】
トランジスタＱ１は、スイッチング素子Ｓ２のゲート端子とソース端子（低電位側端子）との間に接続され、スイッチング素子Ｓ２のゲート端子から流れ込むサージ電流によってゲート電位ＶＧＳが上昇すると、抵抗Ｒ３の両端間の電位差によってターンオンし、ゲート電位ＶＧＳをソース電位ＶＳにクランプし、誤点弧を防止する。
【００１７】
本実施の形態では、トランジスタＱ１としてＰＮＰトランジスタを用い、エミッタがゲート抵抗Ｒ１とスイッチング素子Ｓ２のゲート端子との接続点に、コレクタがスイッチング素子Ｓ２のソース端子に、ベースがダイオードＤ１のアノードと抵抗Ｒ３との接続点にそれぞれ接続されている。
【００１８】
図２は、ゲート駆動回路３２のゲート電圧立ち上がり時の等価回路である。図２に示すように、トランジスタＱ１のベース−エミッタ間はダイオードＤＱで表せる。従って、ダイオードＤ１とダイオードＤＱとからなる直列回路がゲート抵抗Ｒ１と並列に接続されていると見なすことができ、ゲート電圧立ち上がり時にダイオードＤ１とダイオードＤＱとからなる直列回路に逆方向のゲート電圧ＶＧが印加されることになる。この場合、ダイオードＤＱに印加される電圧はダイオードＤ１とダイオードＤＱとのインピーダンスによって決まることになるが、ダイオードＤＱ（トランジスタＱ１のベース−エミッタ間）には抵抗Ｒ３が並列に接続されているため、ゲート電圧ＶＧはダイオードＤ１に支配的に印加されることになる。これにより、ゲート電圧立ち上がり時にトランジスタＱ１のベースエミッタ間（ダイオードＤＱ）に過電圧が印加されなくなるため、トランジスタＱ１が破損することを防止できる。
【００１９】
また、図３に示すゲート駆動回路４１、４２のように、スイッチング素子Ｓ１、Ｓ２のゲート端子とソース端子との間に、トランジスタＱ１とコンデンサＣ１とを直列に接続しても良い。トランジスタＱ１とコンデンサＣ１とを直列に接続することで、サージ電流によるゲート電位ＶＧＳの上昇に伴ってトランジスタＱ１がターンオンすると、コンデンサＣ１によってスイッチング素子Ｓ１、Ｓ２の入力容量が大きくなる。従って、スイッチング素子Ｓ１、Ｓ２のゲート電位ＶＧＳの上昇が抑制され、誤点弧が防止される。
【００２０】
この場合も、トランジスタＱ１のベース−エミッタ間には抵抗Ｒ３が並列に接続されているため、ゲート電圧立ち上がり時にゲート電圧ＶＧはダイオードＤ１に支配的に印加され、トランジスタＱ１が破損することを防止できる。
【００２１】
以上説明したように、本実施の形態によれば、上下アームを構成するスイッチング素子Ｓ１、Ｓ２（第１のスイッチング素子）をスイッチング制御する制御回路Ｚ１と、スイッチング素子Ｓ１、Ｓ２のゲート端子と制御回路Ｚ１との間に接続されたゲート抵抗Ｒ１と備えたゲート駆動回路３１、３２であって、スイッチング素子Ｓ１、Ｓ２のゲート端子から制御回路Ｚ１に向けて順方向に接続するダイオードＤ１と、抵抗Ｒ３とからなる直列回路がゲート抵抗Ｒ１と並列に接続され、直列回路における抵抗Ｒ３の両端間の電位差によってターンオンするトランジスタＱ１（第２のスイッチング素子）がスイッチング素子Ｓ１、Ｓ２のゲート端子とソース端子（低電位側端子）との間に接続されている。
この構成により、制御回路Ｚ１によるゲート電圧立ち上がり時に、ストレスとなる過電圧が誤点弧対策用の素子として設けたトランジスタＱ１に印加されることがないため、トランジスタＱ１の破損を防止でき、安定的に誤点弧を防止することができる。
【００２２】
さらに、本実施の形態は、トランジスタＱ１は、コンデンサＣ１を介してスイッチング素子Ｓ１、Ｓ２のソース端子と接続されている。
この構成を採用しても、同様にストレスとなる過電圧がトランジスタＱ１に印加されることがないため、トランジスタＱ１の破損を防止でき、安定的に誤点弧を防止することができる。
【００２３】
以上、本発明を具体的な実施形態で説明したが、上記実施形態は一例であって、本発明の趣旨を逸脱しない範囲で変更して実施できることは言うまでもない。
【符号の説明】
【００２４】
１１、１２、２１、２２、３１、３２、４１、４２  ゲート駆動回路
Ｄ１、ＤＱ  ダイオード
Ｒ１  ゲート抵抗
Ｒ２  ゲートインピーダンス
Ｒ３  抵抗
Ｑ１  トランジスタ
Ｚ１  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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