(57)【要約】【課題】半導体レーザの特性を向上させる。【解決手段】基板と、活性層１０６と、ｐ型クラッド層１１０との間に、ｐ型電子オーバーフロー防止層１０８を有する半導体レーザにおいて、ｐ型電子オーバーフロー防止層（ｐ型ＡｌＸＩｎ１−ＸＡｓ層）１０８とｐ型クラッド層１１０との間にバンドギャップが大きいｐ型歪み層（ｐ型ＡｌＺＩｎ１−ＺＡｓ層、但し、ｚ＞ｘ）１０９を設ける。このように、ｐ型歪み層（ｐ型ＡｌＺＩｎ１−ＺＡｓ層）１０９を設けることで、価電子帯のヘテロスパイクの高さが低減され、正孔を活性層に注入する際の障壁が低くなるため、素子抵抗を抑制でき、半導体レーザの発熱を低減することができる。また、伝導帯のエネルギーバンドにおいては、伝導帯の障壁（ΔＥｃ）が高くなり、電子のオーバーフローを効果的に防止することができる。【選択図】図３
2019009196.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成されたＩＩＩ−Ｖ族化合物半導体よりなる第１半導体層と、
前記第１半導体層の上方に形成されたＩＩＩ−Ｖ族化合物半導体よりなる第２半導体層と、
前記第１半導体層と前記第２半導体層との間に形成されたＩＩＩ−Ｖ族化合物半導体よりなる第３半導体層と、
前記第３半導体層と前記第２半導体層との間に形成されたＩＩＩ−Ｖ族化合物半導体よりなる第４半導体層と、を有し、
前記第１半導体層は、前記第２半導体層より屈折率が大きく、
前記第４半導体層は、前記第３半導体層よりバンドギャップが大きい、半導体レーザ。
【請求項２】
請求項１記載の半導体レーザにおいて、
前記第１半導体層は、井戸層と障壁層とが交互に積層された多重量子井戸構造体よりなり、
前記第３半導体層は、前記障壁層のバンドギャップより大きい、半導体レーザ。
【請求項３】
請求項２記載の半導体レーザにおいて、
前記第４半導体層の価電子帯の上端エネルギーは、前記第３半導体層の価電子帯の上端エネルギーより低い、半導体レーザ。
【請求項４】
請求項３記載の半導体レーザにおいて、
前記第４半導体層の伝導帯の下端エネルギーは、前記第３半導体層の伝導帯の下端エネルギーより高い、半導体レーザ。
【請求項５】
請求項４記載の半導体レーザにおいて、
前記第２半導体層の伝導帯の下端エネルギーは、前記第４半導体層の伝導帯の下端エネルギーより低く、
前記第２半導体層の価電子帯の上端エネルギーは、前記第４半導体層の価電子帯の上端エネルギーより低い、半導体レーザ。
【請求項６】
請求項２記載の半導体レーザにおいて、
前記第３半導体層は、ＡｌｘＩｎ１−ｘＡｓよりなり、
前記第４半導体層は、ＡｌｚＩｎ１−ｚＡｓよりなり、
前記ＡｌｚＩｎ１−ｚＡｓは、前記ＡｌｘＩｎ１−ｘＡｓよりＡｌ組成割合が大きく、ｚ＞ｘである、半導体レーザ。
【請求項７】
請求項６記載の半導体レーザにおいて、
前記第２半導体層は、ＩｎＰよりなる、半導体レーザ。
【請求項８】
請求項６記載の半導体レーザにおいて、
前記第４半導体層は、引っ張り歪を有する、半導体レーザ。
【請求項９】
請求項８記載の半導体レーザにおいて、
前記第４半導体層は、第１層と、前記第１層上の第２層とを有し、
前記第２層のＡｌ組成割合は、前記第１層のＡｌ組成割合より大きい、半導体レーザ。
【請求項１０】
請求項２記載の半導体レーザにおいて、
前記第３半導体層および前記第４半導体層は、ＡｌＧａＩｎＡｓよりなる、半導体レーザ。
【請求項１１】
請求項１０記載の半導体レーザにおいて、
前記第３半導体層は、ＡｌｘＧａｙＩｎ１−ｘ−ｙＡｓよりなり、
前記第４半導体層は、ＡｌｓＧａｔＩｎ１−ｓ−ｔＡｓよりなり、
前記ＡｌｓＧａｔＩｎ１−ｓ−ｔＡｓは、前記ＡｌｘＧａｙＩｎ１−ｘ−ｙＡｓより、Ｉｎ組成割合が小さく、１−ｓ−ｔ＜１−ｘ−ｙである、半導体レーザ。
【請求項１２】
請求項１１記載の半導体レーザにおいて、
前記第２半導体層は、ＩｎＰよりなる、半導体レーザ。
【請求項１３】
請求項１１記載の半導体レーザにおいて、
前記第４半導体層は、引っ張り歪を有する、半導体レーザ。
【請求項１４】
請求項１０記載の半導体レーザにおいて、
前記第４半導体層は、第１層と、前記第１層上の第２層とを有し、
前記第２層は、前記第１層よりバンドギャップが大きい、半導体レーザ。
【請求項１５】
基板と、
前記基板の上方に形成されたＩＩＩ−Ｖ族化合物半導体よりなる第１半導体層と、
前記第１半導体層の上方に形成されたＩＩＩ−Ｖ族化合物半導体よりなる第２半導体層と、
前記第１半導体層と前記第２半導体層との間に形成されたＩＩＩ−Ｖ族化合物半導体よりなる第３半導体層と、
前記第３半導体層と前記第２半導体層との間に形成されたＩＩＩ−Ｖ族化合物半導体よりなる第４半導体層と、を有し、
前記第１半導体層は、前記第２半導体層より屈折率が大きく、
前記第４半導体層は、前記第３半導体層よりバンドギャップが大きく、
前記第４半導体層と、前記第３半導体層との接合は、タイプＩの接合である、半導体レーザ。
【請求項１６】
請求項１５記載の半導体レーザにおいて、
前記第４半導体層と、前記第２半導体層との接合は、タイプＩＩの接合である、半導体レーザ。
【請求項１７】
請求項１６記載の半導体レーザにおいて、
前記第３半導体層は、ＡｌｘＩｎ１−ｘＡｓよりなり、
前記第４半導体層は、ＡｌｚＩｎ１−ｚＡｓよりなり、
前記ＡｌｚＩｎ１−ｚＡｓは、前記ＡｌｘＩｎ１−ｘＡｓよりＡｌ組成割合が大きく、ｚ＞ｘである、半導体レーザ。
【請求項１８】
請求項１７記載の半導体レーザにおいて、
前記第２半導体層は、ＩｎＰよりなる、半導体レーザ。
【請求項１９】
請求項１６記載の半導体レーザにおいて、
前記第３半導体層および前記第４半導体層は、ＡｌＧａＩｎＡｓよりなる、半導体レーザ。
【請求項２０】
請求項１９記載の半導体レーザにおいて、
前記第３半導体層は、ＡｌｘＧａｙＩｎ１−ｘ−ｙＡｓよりなり、
前記第４半導体層は、ＡｌｓＧａｔＩｎ１−ｓ−ｔＡｓよりなり、
前記ＡｌｓＧａｔＩｎ１−ｓ−ｔＡｓは、前記ＡｌｘＧａｙＩｎ１−ｘ−ｙＡｓより、Ｉｎ組成割合が小さく、１−ｓ−ｔ＜１−ｘ−ｙであり、
前記第２半導体層は、ＩｎＰよりなる、半導体レーザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体レーザに関し、例えば、ＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザに好適に利用できるものである。
【背景技術】
【０００２】
１０Ｇｂｐｓ以上の高速で動作する光通信用の半導体レーザ（半導体装置）は、伝導帯側のバンドオフセットが大きく、電子の閉じ込め効果が強いことから、高温でも活性層からの電子のオーバーフローを抑制できるＡｌＧａＩｎＡｓ系の半導体材料が用いられている。
【０００３】
例えば、特許文献１（特開平１１-５４８３７号公報）には、多重量子井戸層とクラッド（ｐ−ＡｌＩｎＡｓ）層との間にＳＣＨ層を有する半導体レーザが開示されている。そして、ＳＣＨ層上には、ｐ型ＩｎＧａＡｓＰからなる半導体層が設けられている。
【０００４】
また、特許文献２（特開２００９−１０５４５８号公報）には、ＩｎＧａＡｌＡｓ−ＭＱＷとｐ型ＩｎＰクラッド層との間に、ｐ型ＩｎＧａＡｌＡｓ−ＧＲＩＮ−ＳＣＨ層とｐ型ＩｎＡｌＡｓ電子ストップ層とを有する半導体レーザが開示されている。そして、ｐ型ＩｎＡｌＡｓ電子ストップ層上には、ｐ型ＩｎＧａＡｓＰからなる回折格子層が設けられている。
【０００５】
また、特許文献３（特開２０１０−２１２６６４号公報）には、ｎ型ＡｌＧａＩｎＡｓ光ガイド層と、歪補償多重量子井戸活性層と、ｐ型ＡｌＧａＩｎＡｓ光ガイド層と、ｐ型ＡｌＩｎＡｓ電子オーバーフロー防止層とからなる活性層導波路を有する半導体レーザが開示されている。そして、ｐ型ＡｌＩｎＡｓ電子オーバーフロー防止層上には、ｐ型ＩｎＧａＡｓＰからなる保護層が設けられている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１-５４８３７号公報
【特許文献２】特開２００９−１０５４５８号公報
【特許文献３】特開２０１０−２１２６６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者は、上記のようなＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザの研究開発に従事しており、その性能の向上について、鋭意検討している。その過程において、ＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザの性能を向上させるために、その構造に関し、更なる改善の余地があることが判明した。特に、高温での動作特性を改善し得る半導体レーザにおいて、例えば、非温調で動作可能なように、できるだけ発熱を抑えることができることが望ましい。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本願において開示される一実施の形態に示される半導体レーザは、基板と、活性層と、クラッド層との間に、電子オーバーフロー防止層を有する半導体レーザにおいて、電子オーバーフロー防止層とクラッド層との間に歪み層を設ける。歪み層は、電子オーバーフロー防止層よりバンドギャップが大きい。
【００１１】
本願において開示される一実施の形態に示される半導体レーザは、基板と、活性層と、クラッド層との間に、電子オーバーフロー防止層を有する半導体レーザにおいて、電子オーバーフロー防止層とクラッド層との間に歪み層を設ける。歪み層は、電子オーバーフロー防止層よりバンドギャップが大きく、歪み層と、電子オーバーフロー防止層との接合は、タイプＩの接合であり、ｐ型歪み層と、クラッド層との接合は、タイプＩＩの接合である。
【発明の効果】
【００１２】
本願において開示される以下に示す代表的な実施の形態に示される半導体レーザによれば、半導体レーザの特性を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１の半導体レーザの構成を示す断面斜視図である。
【図２】実施の形態１の半導体レーザのメサ部およびその上下の層の構成を示す断面図である。
【図３】実施の形態１の半導体レーザのバンド構造を示す模式図である。
【図４】実施の形態１の半導体レーザの製造工程を示す断面斜視図である。
【図５】実施の形態１の半導体レーザの製造工程を示す断面斜視図であって、図４に続く製造工程を示す断面斜視図である。
【図６】実施の形態１の半導体レーザの製造工程を示す断面斜視図であって、図５に続く製造工程を示す断面斜視図である。
【図７】実施の形態１の半導体レーザの製造工程を示す断面斜視図であって、図６に続く製造工程を示す断面斜視図である。
【図８】実施の形態１の半導体レーザの製造工程を示す断面斜視図であって、図７に続く製造工程を示す断面斜視図である。
【図９】実施の形態１の半導体レーザの製造工程を示す断面斜視図であって、図８に続く製造工程を示す断面斜視図である。
【図１０】実施の形態１の半導体レーザの製造工程を示す断面斜視図であって、図９に続く製造工程を示す断面斜視図である。
【図１１】実施の形態１の応用例１の半導体レーザのメサ部およびその上下の層の構成を示す断面図である。
【図１２】実施の形態１の応用例２の半導体レーザのメサ部およびその上下の層の構成を示す断面図である。
【図１３】実施の形態２の半導体レーザの構成を示す断面斜視図である。
【図１４】実施の形態２の半導体レーザの製造工程を示す断面斜視図である。
【図１５】実施の形態２の半導体レーザの製造工程を示す断面斜視図であって、図１４に続く製造工程を示す断面斜視図である。
【図１６】実施の形態２の半導体レーザの製造工程を示す断面斜視図であって、図１５に続く製造工程を示す断面斜視図である。
【図１７】実施の形態３の半導体レーザを用いた光通信システムの一例を示すブロック図である。
【図１８】比較例１の半導体レーザの構成を示す断面図である。
【図１９】比較例１の半導体レーザのバンド構造を示す模式図である。
【図２０】比較例２の半導体レーザの構成を示す断面図である。
【図２１】比較例２の半導体レーザのバンド構造を示す模式図である。
【図２２】比較例３の半導体レーザの構成を示す断面図である。
【図２３】比較例３の半導体レーザのバンド構造を示す模式図である。
【図２４】タイプＩおよびタイプＩＩのバンド構造を示す模式図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１６】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
【００１８】
また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１９】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体レーザについて詳細に説明する。
【００２０】
［構造説明］
図１は、本実施の形態の半導体レーザの構成を示す断面斜視図である。図１に示すように、本実施の形態の半導体レーザ（半導体装置）は、基板１０１の上方に配置された活性層１０６を含むメサ部と、メサ部の両側を埋め込む電流ブロック層（２０１、２０２）とを有する。基板１０１およびこの基板１０１上に形成される複数の層は、ＩＩＩ−Ｖ族化合物半導体である。ＩＩＩ−Ｖ族化合物半導体において、ＩＩＩ族の元素と、Ｖ族の元素の組成比は、１：１である。上記メサ部は、光導波路となる。上記電流ブロック層（２０１、２０２）は、後述するｎ側電極３０１およびｐ側電極３０２より注入された電流を光導波路以外に流さないように電流をブロックする。以下に、本実施の形態の半導体レーザを図１を参照しながら、さらに詳細に説明する。
【００２１】
図１に示す本実施の形態の半導体レーザは、基板１０１と、基板１０１の表面部に配置された回折格子１０２と、ｎ型ガイド層１０３と、ｎ型バッファ層１０４とを有する。これらは、下から順に配置されている。
【００２２】
そして、ｎ型バッファ層１０４の略中央部には、Ｙ方向に延在するメサ部が設けられている。メサ部は、ｎ型光ガイド層１０５、活性層１０６、ｐ型光ガイド層１０７、ｐ型電子オーバーフロー防止層１０８およびｐ型歪み層１０９が下から順に積層された積層体と、この積層体の上面および側面を覆う、ｐ型第１クラッド層（保護層）１１０ａと、を有する。
【００２３】
さらに、本実施の形態の半導体レーザにおいては、メサ部の両側を埋め込むように、電流ブロック層２０１、２０２が設けられている。加えて、メサ部および電流ブロック層２０１、２０２上には、ｐ型第２クラッド層１１０ｂおよびｐ型コンタクト層１１１が下から順に配置されている。
【００２４】
このように、本実施の形態の半導体レーザは、活性層１０６が上層および下層に配置された逆導電型のＩＩＩ−Ｖ族化合物半導体層により挟まれた構造を有している。
【００２５】
そして、最上層のｐ型コンタクト層１１１上には、ｐ側電極３０２が配置され、ｎ型基板１０１の裏面には、ｎ側電極３０１が配置されている。
【００２６】
基板１０１は、例えば、ｎ型ＩｎＰ層よりなる。この基板１０１は、ｎ型クラッド層としても機能する。回折格子１０２は、基板１０１の表面部の凹凸よりなる。ｎ型ガイド層１０３は、回折格子１０２を構成する基板１０１の表面部の凹部を埋めるように設けられている。このｎ型ガイド層１０３は、例えば、ｎ型ＩｎＧａＡｓＰ層よりなる。ｎ型バッファ層１０４は、例えば、ｎ型ＩｎＰ層よりなる。ｎ型光ガイド層１０５は、例えば、ｎ型ＡｌＧａＩｎＡｓ層よりなる。活性層１０６は、例えば、複数のノンドープのＡｌＧａＩｎＡｓ層よりなる。具体的には、ＩＩＩ族の元素の組成の異なるＡｌＧａＩｎＡｓ井戸層とＡｌＧａＩｎＡｓ障壁層を、交互に積層した多重量子井戸構造体よりなる。ＡｌＧａＩｎＡｓ井戸層のバンドギャップは、ＡｌＧａＩｎＡｓ障壁層のバンドキャップより小さい（図３参照）。ｐ型光ガイド層１０７は、例えば、ｐ型ＡｌＧａＩｎＡｓ層よりなる。ｐ型電子オーバーフロー防止層１０８は、例えば、ｐ型ＡｌＩｎＡｓ層よりなる。具体的には、ｐ型ＡｌｘＩｎ１−ｘＡｓ層よりなる。ｘは、例えば、０．４８程度である。ｐ型歪み層１０９は、ｐ型電子オーバーフロー防止層１０８の材料より、バンドギャップが大きい材料よりなる。例えば、ｐ型ＡｌｘＩｎ１−ｘＡｓ層より、バンドギャップが大きい、ｐ型ＡｌｚＩｎ１−ｚＡｓ層（ｚ＞ｘ）よりなる。このように、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９は、ｐ型電子オーバーフロー防止層（ｐ型ＡｌｘＩｎ１−ｘＡｓ層）１０８より、Ａｌ組成が高い（ｚ＞ｘ）。このため、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９は、引っ張り歪を有している。ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９の膜厚、歪み量は臨界膜厚を超えない程度に設定することが望ましい。ｐ型第１クラッド層１１０ａは、例えば、ｐ型ＩｎＰ層よりなる。電流ブロック層２０１は、例えば、ＦｅドープＩｎＰ層よりなる。電流ブロック層２０２は、例えば、ｎ型ＩｎＰ層よりなる。ｐ型第２クラッド層１１０ｂは、例えば、ｐ型ＩｎＰ層よりなる。ｐ型第１クラッド層１１０ａと、ｐ型第２クラッド層１１０ｂとは、ｐ型クラッド層１１０を構成する。ｐ型コンタクト層１１１は、例えば、ｐ型ＩｎＧａＡｓ層よりなる。ｐ側電極３０２は、例えば、チタン（Ｔｉ）膜と、その上の白金（Ｐｔ）膜と、その上の金（Ａｕ）膜との積層膜、ｎ側電極３０１は、例えば、金とゲルマニウムの合金（ＡｕＧｅ）膜と、その上の金とニッケルの合金（ＡｕＮｉ）膜との積層膜よりなる。
【００２７】
ここで、本実施の形態においては、ｐ型電子オーバーフロー防止層１０８と、ｐ型クラッド層１１０との間に、ｐ型電子オーバーフロー防止層１０８より、バンドギャップが大きいｐ型歪み層１０９を設けたので、価電子帯のヘテロスパイクの高さが低減され、正孔を活性層に注入する際の障壁が低くなる。
【００２８】
また、伝導帯においては、ｐ型歪み層１０９のエネルギーバンドが、ｐ型電子オーバーフロー防止層１０８よりもさらに高くなるため、伝導帯の障壁が高くなり、電子のオーバーフローを効果的に防止することができる。
【００２９】
図２は、本実施の形態の半導体レーザのメサ部およびその上下の層の構成を示す断面図である。具体的には、図２においては、基板（ｎ型ＩｎＰ層）１０１からｐ型クラッド層（ｐ型ＩｎＰ層）１１０までの層の積層状態が示されている。図３は、本実施の形態の半導体レーザのバンド構造を示す模式図である。図３（ａ）は、基板（ｎ型ＩｎＰ層）１０１、ｎ型光ガイド層（ｎ型ＡｌＧａＩｎＡｓ層）１０５、活性層（ＡｌＧａＩｎＡｓ井戸層、ＡｌＧａＩｎＡｓ障壁層）１０６、ｐ型光ガイド層（ｐ型ＡｌＧａＩｎＡｓ層）１０７、ｐ型電子オーバーフロー防止層（ｐ型ＡｌｘＩｎ１−ｘＡｓ層）１０８、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９、ｐ型クラッド層（ｐ型ＩｎＰ層）１１０のバンド構造を示す。回折格子１０２、ｎ型ガイド層（ｎ型ＩｎＧａＡｓＰ層）１０３、ｎ型バッファ層（ｎ型ＩｎＰ層）１０４のバンド構造は省略している。なお、Ｅｇは、各層のバンドキャップ（バンドギャップエネルギー）を示す。各層において、バンドキャップは、伝導帯の下端のエネルギーと価電子帯の上端のエネルギーとの差である。
【００３０】
図３（ｂ）は、ｐ型電子オーバーフロー防止層（ｐ型ＡｌｘＩｎ１−ｘＡｓ層）１０８、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９、ｐ型クラッド層（ｐ型ＩｎＰ層）１１０の価電子帯のバンド構造の概略を示す。
【００３１】
図３（ａ）に示すように、本実施の形態において、ｐ型電子オーバーフロー防止層１０８〜ｐ型クラッド層１１０における、価電子帯のバンド不連続量ΔＥｖは、ｐ型電子オーバーフロー防止層（ｐ型ＡｌｘＩｎ１−ｘＡｓ層）１０８、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９、ｐ型クラッド層（ｐ型ＩｎＰ層）１１０のそれぞれの界面の間において、ΔＥｖ１、ΔＥｖ２に分配される。ΔＥｖ１は、ｐ型電子オーバーフロー防止層（ｐ型ＡｌｘＩｎ１−ｘＡｓ層）１０８の価電子帯の上端のエネルギーと、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９の価電子帯の上端のエネルギーとの差である。ΔＥｖ２は、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９の価電子帯の上端のエネルギーと、ｐ型クラッド層（ｐ型ＩｎＰ層）１１０の価電子帯の上端のエネルギーとの差である。
【００３２】
図１８は、比較例１の半導体レーザの構成を示す断面図である。図１８に示すように、比較例１においては、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９が設けられていない。図１９は、比較例１の半導体レーザのバンド構造を示す模式図である。図１９（ａ）は、基板（ｎ型ＩｎＰ層）１０１、ｎ型光ガイド層（ｎ型ＡｌＧａＩｎＡｓ層）１０５、活性層（ＡｌＧａＩｎＡｓ井戸層、ＡｌＧａＩｎＡｓ障壁層）１０６、ｐ型光ガイド層（ｐ型ＡｌＧａＩｎＡｓ層）１０７、ｐ型電子オーバーフロー防止層（ｐ型ＡｌｘＩｎ１−ｘＡｓ層）１０８、ｐ型クラッド層（ｐ型ＩｎＰ層）１１０のバンド構造を示す。回折格子１０２、ｎ型ガイド層（ｎ型ＩｎＧａＡｓＰ層）１０３、ｎ型バッファ層（ｎ型ＩｎＰ層）１０４のバンド構造は省略している。図１９（ｂ）は、ｐ型電子オーバーフロー防止層（ｐ型ＡｌｘＩｎ１−ｘＡｓ層）１０８、ｐ型クラッド層（ｐ型ＩｎＰ層）１１０の価電子帯のバンド構造の概略を示す。
【００３３】
この比較例１においては、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９が設けられていないため、ΔＥｖは１７０ｍｅＶと大きくなる（図１９（ａ））。これに対し、本実施の形態においては、価電子帯のヘテロスパイクの高さが低減される（図３（ｂ）、図１９（ｂ）参照）。例えば、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９の歪み量を−０．５％とすると、ΔＥｖ１、ΔＥｖ２は、それぞれ４５ｍｅＶと１２５ｍｅＶ程度に、分割される。また、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９の歪み量を−１．０％とすると、ΔＥｖ１、ΔＥｖ２は、それぞれ１００ｍｅＶと７０ｍｅＶ程度に分割される。
【００３４】
このように、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９を設けることで、価電子帯のヘテロスパイクの高さが低減され、正孔を活性層に注入する際の障壁が低くなるため、素子抵抗を抑制でき、半導体レーザの発熱を低減することができる。また、歪み量（Ａｌ組成ｚ）を調整することで、ΔＥｖ１、ΔＥｖ２の割合を調整することが可能となる。
【００３５】
また、伝導帯のエネルギーバンドにおいては、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９のエネルギーバンドは、ｐ型電子オーバーフロー防止層（ｐ型ＡｌｘＩｎ１−ｘＡｓ層）１０８よりもさらに高くなるため、伝導帯のバンド不連続量ΔＥｃがさらに拡大する。ΔＥｃは、ｐ型光ガイド層（ｐ型ＡｌＧａＩｎＡｓ層）１０７または上記ＡｌＧａＩｎＡｓ障壁層の伝導帯の下端のエネルギーと、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９の伝導帯の下端のエネルギーとの差である。
【００３６】
この比較例１においては、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９が設けられていないめ、ΔＥｃは１５０ｍｅＶ〜２００ｍｅＶ程度である。これに対し、本実施の形態のように、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９を設けることで、伝導帯のバンド不連続量ΔＥｃを大きくすることができる。例えば、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９の歪み量を−０．５％とすると、ΔＥｃは２５０ｍｅＶ〜３００ｍｅＶ程度となる。また、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９の歪み量を−１．０％とすると、ΔＥｃは３５０ｍｅＶ〜４００ｍｅＶ程度となる。
【００３７】
このように、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９を設けることで、伝導帯の障壁（ΔＥｃ）が高くなり、電子のオーバーフローを効果的に防止することができる。
【００３８】
図２０は、比較例２の半導体レーザの構成を示す断面図である。図２１は、比較例２の半導体レーザのバンド構造を示す模式図である。図２０に示すように、比較例２においては、ｐ型電子オーバーフロー防止層（ｐ型ＡｌＩｎＡｓ層）１０８とｐ型クラッド層（ｐ型ＩｎＰ層）１１０との間に、ｐ型ＩｎＧａＡｓＰ層１２２が設けられている。なお、比較例２においては、基板１０１と、ｎ型光ガイド層１０５との間に、ｎ型ＡｌＩｎＡｓ層よりなるクラッド層１２１が設けられている。
【００３９】
この比較例２においては、ｐ型電子オーバーフロー防止層（ｐ型ＡｌＩｎＡｓ層）１０８とｐ型クラッド層（ｐ型ＩｎＰ層）１１０との間の層（ｐ型ＩｎＧａＡｓＰ層）のバンドギャップがｐ型電子オーバーフロー防止層１０８より小さい（図２１（ａ）参照）。この場合には、ΔＥｖ１は小さくなるものの、ΔＥｖ２が大きく、大きなヘテロスパイクは残ったままとなっている（図２１（ｂ）参照）。
【００４０】
図２２は、比較例３の半導体レーザの構成を示す断面図である。図２３は、比較例３の半導体レーザのバンド構造を示す模式図である。図２２に示すように、比較例３においては、ｐ型電子オーバーフロー防止層（ｐ型ＡｌＩｎＡｓ層）１０８とｐ型クラッド層（ｐ型ＩｎＰ層）１１０との間に、ｐ型ＩｎＧａＡｓＰ層２２２が設けられている。
【００４１】
この比較例３においては、ｐ型電子オーバーフロー防止層（ｐ型ＡｌＩｎＡｓ層）１０８とｐ型クラッド層（ｐ型ＩｎＰ層）１１０との間の層（ｐ型ＩｎＧａＡｓＰ層）のバンドギャップがｐ型電子オーバーフロー防止層１０８より小さい（図２３（ａ））。この場合には、ΔＥｖがΔＥｖ１、ΔＥｖ２に分配され小さくなるため、価電子帯のヘテロスパイクの高さが低減される。しかしながら、伝導帯において、伝導帯のバンド不連続量ΔＥｃが小さく（図２３（ａ））、伝導帯の電子が活性層１０６からｐ型クラッド層１１０へ漏れ出てしまう恐れがあり、これにより、活性層１０６で正孔と電子を効率よく再結合させることができない。これに対し、本実施の形態においては、前述したように、電子のオーバーフローを効果的に抑制することができ、活性層１０６で正孔と電子を効率よく再結合させることができる。
【００４２】
以上の比較例２、３と本実施の形態との比較から、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９とｐ型電子オーバーフロー防止層（ｐ型ＡｌＩｎＡｓ層）１０８との接合（ヘテロ接合）は、タイプＩの接合であることが好ましい。また、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９とｐ型クラッド層（ｐ型ＩｎＰ層）１１０との接合（ヘテロ接合）は、タイプＩＩの接合であることが好ましい。図２４は、タイプＩおよびタイプＩＩのバンド構造を示す模式図である。
【００４３】
タイプＩの接合とは、図２４（ａ）に示すように、第１層Ａのバンドギャップエネルギーより第２層Ｂのバンドギャップエネルギーが大きく、第１層Ａの伝導帯の下端のエネルギーが、第２層Ｂの伝導帯の下端のエネルギーより低く、第１層Ａの価電子帯の上端のエネルギーが、第２層Ｂの価電子帯の上端のエネルギーより高い状態での接合を言う。
【００４４】
タイプＩＩの接合とは、図２４（ｂ）に示すように、第１層Ａの伝導帯の下端のエネルギーが、第２層Ｂの伝導帯の下端のエネルギーより高く、第１層Ａの価電子帯の上端のエネルギーが、第２層Ｂの価電子帯の上端のエネルギーより高く、第２層Ｂの伝導帯の下端のエネルギーが、第１層Ａの価電子帯の上端のエネルギーより高い状態での接合を言う。
【００４５】
以上、詳細に説明したように、本実施の形態においては、ｐ型電子オーバーフロー防止層１０８と、ｐ型クラッド層１１０との間に、ｐ型電子オーバーフロー防止層１０８よりバンドギャップが大きいｐ型歪み層１０９を設けたので、ｐ型歪み層１０９の価電子帯の上端のエネルギーが、ｐ型電子オーバーフロー防止層１０８の価電子帯の上端のエネルギーとｐ型クラッド層１１０の価電子帯の上端のエネルギーとの間に位置する。よって、ΔＥｖを段階的に小さくすることができ、これらの３層の接合界面での価電子帯のヘテロスパイクを低減することができる。このため、効率よく活性層１０６へ正孔を注入でき、活性層１０６でその電子と正孔とを再結合させることができる。これにより、半導体レーザの動作特性を向上することができる。また、活性層１０６への正孔の注入が容易になることで、素子抵抗を低減することができる。その結果、電流の注入による発熱を抑制することができる。
【００４６】
また、伝導帯の下端のエネルギーについては、ｐ型歪み層１０９の伝導帯の下端のエネルギーを、ｐ型電子オーバーフロー防止層１０８の伝導帯の下端のエネルギーよりも高くすることができるため、伝導帯のバンド不連続量ΔＥｃを大きくすることができ、電子のオーバーフローを効果的に抑制することができる。これにより、電子のエネルギーが高くなる高温においても、ｐ型歪み層１０９が電子をブロックし、効率よく活性層１０６へ電子を注入し、活性層１０６でその電子と正孔とを再結合させることができる。これにより、半導体レーザの動作特性を向上することができる。
【００４７】
このように、本実施の形態の半導体レーザは、上記の価電子帯における効果と、上記伝導帯における効果を併せ持つため、動作特性の向上、具体的には、動作電流を低減し、最大光出力や信頼性を向上するとともに、高温での高速変調動作特性を向上することができる。
【００４８】
特に、２５Ｇｂ／ｓ以上の高い高速変調動作を実現するために共振器長を１２０μｍ〜２００μｍと短くした半導体レーザにおいては、活性層１０６内のキャリア密度が高くなるため高温での特性が悪化しやすいが、本実施の形態のように、ｐ型歪み層１０９を導入することにより、高温においても良好な特性を得ることができる。
【００４９】
［製法説明］
次いで、図４〜図１０を参照しながら、本実施の形態の半導体レーザの製造方法を説明するとともに、当該半導体レーザの構成をより明確にする。図４〜図１０は、本実施の形態の半導体レーザの製造工程を示す断面斜視図である。
【００５０】
図４に示すように、基板１０１として、例えばｎ型不純物が導入されたインジウムリン（ＩｎＰ）からなる基板を準備する。この基板の表面（成長面）は、（１００）面である。
【００５１】
次いで、基板１０１の表面部に、回折格子１０２を形成する。基板１０１上に、ストライプ状のフォトレジスト膜（図示せず）を電子ビーム露光法または干渉露光法などを用いて形成し、このフォトレジスト膜をマスクとして、基板１０１の表面部をウエットエッチングすることにより、凹部を形成する。この後、フォトレジスト膜を除去する。これにより、ライン状の凸部および凹部が、交互に配置された回折格子１０２を形成することができる。凹部の幅およびピッチ（凸部の幅）は、例えば、２００ｎｍ程度である。
【００５２】
次いで、図５に示すように、回折格子１０２の凹部を埋め込むようにｎ型ガイド層１０３を形成し、さらに、その上に、ｎ型バッファ層１０４を形成する。例えば、上記回折格子１０２上に、ｎ型ガイド層１０３として、ｎ型ＩｎＧａＡｓＰ層を形成する。例えば、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy、有機金属気相成長）装置を用い、キャリアガスと原料ガスを、装置内に導入しながら、ｎ型ガイド層（ｎ型ＩｎＧａＡｓＰ層）１０３を結晶成長させる。キャリアガスには、水素ガスを用いる。原料ガスには、ＩＩＩ−Ｖ族化合物半導体層の構成元素を含むガスを用いる。例えば、ｎ型ガイド層（ｎ型ＩｎＧａＡｓＰ層）１０３の成膜の際には、Ｉｎ、Ｇａ、Ａｓ、Ｐ原料として、トリメチルインジウム（ＴＭＩｎ）、トリエチルガリウム（ＴＥＧａ）、ＡｓＨ３、ＰＨ３を、をそれぞれ用い、ｎ型不純物の原料として、ジシラン（Ｓｉ２Ｈ６）を用いる。ｎ型ガイド層（ｎ型ＩｎＧａＡｓＰ層）１０３の厚さは、例えば、３０ｎｍ程度であり、ｎ型不純物の濃度（キャリア濃度）は、１×１０１８ｃｍ−３程度である。また、ｎ型ガイド層（ｎ型ＩｎＧａＡｓＰ層）１０３のバンドギャップ相当の組成波長は、１１３０ｎｍ〜１１７０ｎｍ程度である。続いて、ｎ型ガイド層（ｎ型ＩｎＧａＡｓＰ層）１０３上に、ｎ型バッファ層１０４として、ｎ型ＩｎＰ層を形成する。例えば、上記トリエチルガリウム（ＴＥＧａ）およびＡｓＨ３の供給を停止し、ｎ型ＩｎＰ層を形成する。ｎ型バッファ層（ｎ型ＩｎＰ層）１０４の厚さは、例えば、３０ｎｍ程度であり、ｎ型不純物の濃度（キャリア濃度）は、１×１０１８ｃｍ−３程度である。
【００５３】
次いで、図６に示すように、基板１０１をＭＯＶＰＥ装置から取り出し、ｎ型バッファ層（ｎ型ＩｎＰ層）１０４上に選択的に、マスク膜４０１を形成する。例えば、ｎ型バッファ層（ｎ型ＩｎＰ層）１０４上に、マスク膜４０１として、酸化シリコン膜を熱ＣＶＤ法などを用いて堆積する。次いで、マスク膜（酸化シリコン膜）４０１上に、メサ部の形成領域に開口部を有するフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、マスク膜（酸化シリコン膜）４０１をエッチングする。これにより、メサ部の形成領域の両側にのみマスク膜４０１が形成され、メサ部の形成領域において、ｎ型バッファ層（ｎ型ＩｎＰ層）１０４が露出する。ｎ型バッファ層（ｎ型ＩｎＰ層）１０４の露出領域、即ち、メサ部の形成領域は、平面視において略矩形状であり、その幅（Ｗ１）は、例えば、１〜２μｍ程度である。また、マスク膜４０１は、平面視において略矩形状であり、その幅（Ｗ２）は、３〜２０μｍ程度である。マスク膜４０１の延在方向は、［０１１］方向である。なお、ここでは、マスク膜４０１の外側において、ｎ型バッファ層（ｎ型ＩｎＰ層）１０４が露出している領域ａが存在する。
【００５４】
次いで、図７に示すように、マスク膜４０１間において露出した、ｎ型バッファ層（ｎ型ＩｎＰ層）１０４上に、メサ部を形成する。
【００５５】
具体的には、マスク膜４０１間において露出したｎ型バッファ層（ｎ型ＩｎＰ層）１０４上に、ｎ型光ガイド層１０５、活性層１０６、ｐ型光ガイド層１０７、ｐ型電子オーバーフロー防止層１０８、ｐ型歪み層１０９およびｐ型第１クラッド層１１０ａを順次成長させる。この成長工程においては、マスク膜４０１上に層は成長しないため、マスク膜４０１間において露出したｎ型バッファ層（ｎ型ＩｎＰ層）１０４上に、メサ部が形成される。
【００５６】
例えば、基板１０１をＭＯＶＰＥ装置に設置し、ｎ型バッファ層（ｎ型ＩｎＰ層）１０４上に、ｎ型光ガイド層１０５として、ｎ型ＡｌＧａＩｎＡｓ層を形成する。例えば、キャリアガスと原料ガスを、装置内に導入しながら、ｎ型光ガイド層（ｎ型ＡｌＧａＩｎＡｓ層）１０５を結晶成長させる。キャリアガスには、水素ガスを用いる。原料ガスにはＩＩＩ−Ｖ族化合物半導体層の構成元素を含むガスである、トリメチルアルミニウム（ＴＭＡｌ）、トリエチルガリウム（ＴＥＧａ）、トリメチルインジウム（ＴＭＩｎ）、ＡｓＨ３を、をそれぞれ用い、ｎ型不純物の原料として、ジシラン（Ｓｉ２Ｈ６）を用いる。ｎ型光ガイド層（ｎ型ＡｌＧａＩｎＡｓ層）１０５の厚さは、例えば、５０ｎｍ程度であり、ｎ型不純物の濃度（キャリア濃度）は、１×１０１７ｃｍ−３程度である。
【００５７】
続いて、ｎ型光ガイド層（ｎ型ＡｌＧａＩｎＡｓ層）１０５上に、活性層１０６として、ＩＩＩ族元素の組成の異なるＡｌＧａＩｎＡｓ井戸層とＡｌＧａＩｎＡｓ障壁層を交互に積層した多重量子井戸構造体を結晶成長させる。活性層（ＡｌＧａＩｎＡｓ井戸層とＡｌＧａＩｎＡｓ障壁層）１０６の成膜の際には、Ａｌ、Ｇａ、Ｉｎ、Ａｓ原料として、トリメチルアルミニウム（ＴＭＡｌ）、トリエチルガリウム（ＴＥＧａ）、トリメチルインジウム（ＴＭＩｎ）、ＡｓＨ３をそれぞれ用い、ＩＩＩ族元素（Ａｌ、Ｇａ、Ｉｎ）の原料の流量を切り替える。これにより、ＩＩＩ族元素の組成の異なるＡｌＧａＩｎＡｓ井戸層とＡｌＧａＩｎＡｓ障壁層を交互に積層することができる。ＡｌＧａＩｎＡｓ井戸層は、ノンドープであり、５ｎｍ程度の膜厚であり、ＡｌＧａＩｎＡｓ障壁層は、ノンドープであり、１０ｎｍ程度の膜厚である。ＡｌＧａＩｎＡｓ井戸層は圧縮歪を有し、ＡｌＧａＩｎＡｓ障壁層は、引っ張り歪を有し、活性層１０６は、歪補償構造となっている。活性層１０６の総膜厚は、例えば、１００から２００ｎｍ程度である。
【００５８】
続いて、活性層（ＡｌＧａＩｎＡｓ井戸層とＡｌＧａＩｎＡｓ障壁層）１０６上に、ｐ型光ガイド層１０７として、ｐ型ＡｌＧａＩｎＡｓ層を形成する。ｐ型光ガイド層（ｐ型ＡｌＧａＩｎＡｓ層）１０７の成膜の際には、Ａｌ、Ｇａ、Ｉｎ、Ａｓ原料として、トリメチルアルミニウム（ＴＭＡｌ）、トリエチルガリウム（ＴＥＧａ）、トリメチルインジウム（ＴＭＩｎ）、ＡｓＨ３をそれぞれ用い、ｐ型不純物の原料として、ジエチル亜鉛（ＤＥＺｎ）を用いる。ｐ型光ガイド層（ｐ型ＡｌＧａＩｎＡｓ層）１０７の厚さは、例えば、５０ｎｍ程度であり、ｐ型不純物の濃度（キャリア濃度）は、５×１０１７ｃｍ−３程度である。
【００５９】
続いて、ｐ型光ガイド層（ｐ型ＡｌＧａＩｎＡｓ層）１０７上に、ｐ型電子オーバーフロー防止層１０８として、ｐ型ＡｌＩｎＡｓ層を形成する。
【００６０】
ｐ型電子オーバーフロー防止層（ｐ型ＡｌｘＩｎ１−ｘＡｓ層）１０８の成膜の際には、Ａｌ、Ｉｎ、Ａｓ原料として、トリメチルアルミニウム（ＴＭＡｌ）、トリメチルインジウム（ＴＭＩｎ）、ＡｓＨ３をそれぞれ用い、ｐ型不純物の原料として、ジエチル亜鉛（ＤＥＺｎ）を用いる。ｐ型電子オーバーフロー防止層（ｐ型ＡｌｘＩｎ１−ｘＡｓ層）１０８の厚さは、例えば、２０ｎｍ程度であり、ｐ型不純物の濃度（キャリア濃度）は、１×１０１８ｃｍ−３程度である。
【００６１】
続いて、ｐ型電子オーバーフロー防止層（ｐ型ＡｌｘＩｎ１−ｘＡｓ層）１０８上に、ｐ型歪み層１０９として、ｐ型ＡｌｚＩｎ１−ｚＡｓ層を形成する。但し、ｚ＞ｘ、即ち、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９のＡｌ組成が、ｐ型電子オーバーフロー防止層（ｐ型ＡｌｘＩｎ１−ｘＡｓ層）１０８のＡｌ組成より大きくなるように、原料ガスの流量を調整する。例えば、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９の成膜の際には、Ａｌ原料であるトリメチルアルミニウム（ＴＭＡｌ）の流量を大きくして、成膜を行う。ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９の厚さは、例えば、２０ｎｍ程度であり、ｐ型不純物の濃度（キャリア濃度）は、１×１０１８ｃｍ−３程度である。ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９の膜厚および歪み量は、臨界膜厚を超えない程度に設定することが望ましい。例えば、歪み量が−０．５％の場合の膜厚は５０ｎｍ以下、歪み量が−１．０％の場合の膜厚は２０ｎｍ以下とすることが好ましい。
【００６２】
これまでの工程により、マスク膜４０１間において露出した、ｎ型バッファ層（ｎ型ＩｎＰ層）１０４上に、ｎ型光ガイド層１０５、活性層１０６、ｐ型光ガイド層１０７、ｐ型電子オーバーフロー防止層１０８、ｐ型歪み層１０９が下から順に積層された積層体が形成される。
【００６３】
続いて、上記積層体の上面および側面を覆うように、ｐ型第１クラッド層１１０ａとして、ｐ型ＩｎＰ層を形成する。例えば、ｐ型第１クラッド層（ｐ型ＩｎＰ層）１１０ａの成膜の際には、例えば、原料ガスには、Ｉｎ、Ｐ原料として、トリメチルインジウム（ＴＭＩｎ）、ＰＨ３を、をそれぞれ用い、ｐ型不純物の原料として、ジエチル亜鉛（ＤＥＺｎ）を用いる。ｐ型第１クラッド層（ｐ型ＩｎＰ）１１０ａの厚さは、例えば、５０ｎｍ〜２００ｎｍ程度であり、ｐ型不純物の濃度（キャリア濃度）は、１×１０１８ｃｍ−３程度である。
【００６４】
これにより、上記積層体（ｎ型光ガイド層１０５、活性層１０６、ｐ型光ガイド層１０７、ｐ型電子オーバーフロー防止層１０８、ｐ型歪み層１０９）およびこれを覆うｐ型第１クラッド層（ｐ型ＩｎＰ）１１０ａよりなるメサ部を形成することができる。このように、ＭＯＶＰＥ法によれば、原料ガスを切り替えることにより、連続してメサ部を構成する各層を形成することができる。なお、本実施の形態においては、マスク膜４０１の外側（図６の領域ａ）において露出したｎ型バッファ層（ｎ型ＩｎＰ層）１０４上にもメサ部と同様の構造体が成長するが、レーザとして機能するものではない（図７の両端部参照）。
【００６５】
次いで、図８に示すように、マスク膜（酸化シリコン膜）４０１をエッチングにより除去し、メサ部の上面上に、マスク膜４０２を形成する。例えば、基板１０１をＭＯＶＰＥ装置から取り出し、マスク膜（酸化シリコン膜）４０１をエッチングにより除去した後、メサ部の上面上にのみ、マスク膜４０２を形成する。具体的には、全面に熱ＣＶＤ法などを用いて酸化シリコン膜を堆積（図示せず）し、メサ部の上面のみにフォトレジスト膜（図示せず）を形成する。次いで、フォトレジスト膜をマスクとして酸化シリコン膜を除去し、その後、フォトレジスト膜を除去することにより、メサ部の上面上にのみ、酸化シリコン膜よりなるマスク膜４０２を形成する。
【００６６】
次いで、図９に示すように、メサ部の両側を埋め込むように、電流ブロック層２０１、２０２を形成する。例えば、基板１０１をＭＯＶＰＥ装置に設置し、マスク膜４０２以外の領域、即ち、メサ部の側面（ｐ型第１クラッド層（ｐ型ＩｎＰ層）１１０ａ）およびｎ型バッファ層（ｎ型ＩｎＰ層）１０４上に、電流ブロック層２０１として、ＦｅをドープしたＩｎＰ層（ＦｅドープＩｎＰ層）を形成する。この層は、導入したＦｅにより、電子がトラップされるため、高抵抗層となる。
【００６７】
例えば、キャリアガスと原料ガスを、装置内に導入しながら、電流ブロック層（ＦｅドープＩｎＰ層）２０１を結晶成長させる。例えば、電流ブロック層（ＦｅドープＩｎＰ層）２０１の成膜の際には、原料ガスには、Ｉｎ、Ｐ原料として、トリメチルインジウム（ＴＭＩｎ）、ＰＨ３を、をそれぞれ用い、Ｆｅを導入するためフェロセン（Ｃｐ２Ｆｅ）を用いる。電流ブロック層（ＦｅドープＩｎＰ層）２０１の厚さは、例えば、６００ｎｍ程度であり、不純物（Ｆｅ）の濃度（電子トラップ濃度）は、５×１０１７ｃｍ−３程度である。
【００６８】
続いて、電流ブロック層（ＦｅドープＩｎＰ層）２０１上に、電流ブロック層２０２として、ｎ型ＩｎＰ層を形成する。
【００６９】
例えば、電流ブロック層（ｎ型ＩｎＰ層）２０２の成膜の際には、原料ガスには、Ｉｎ、Ｐ原料として、トリメチルインジウム（ＴＭＩｎ）、ＰＨ３をそれぞれ用い、ｎ型不純物の原料として、ジシラン（Ｓｉ２Ｈ６）を用いる。電流ブロック層（ｎ型ＩｎＰ層）２０２の厚さは、例えば、２００ｎｍ程度であり、ｎ型不純物の濃度（キャリア濃度）は、１×１０１８ｃｍ−３程度である。
【００７０】
次いで、図１０に示すように、マスク膜（酸化シリコン膜）４０２をエッチングにより除去し、メサ部の上面および電流ブロック層（ｎ型ＩｎＰ層）２０２上に、ｐ型第２クラッド層１１０ｂを形成する。例えば、基板１０１をＭＯＶＰＥ装置から取り出し、マスク膜（酸化シリコン膜）４０２をエッチングにより除去した後、基板１０１をＭＯＶＰＥ装置に設置し、メサ部の上面および電流ブロック層（ｎ型ＩｎＰ層）２０２上に、ｐ型第２クラッド層１１０ｂとして、ｐ型ＩｎＰ層を形成する。例えば、ｐ型第２クラッド層（ｐ型ＩｎＰ層）１１０ｂの成膜の際には、原料ガスには、Ｉｎ、Ｐ原料として、トリメチルインジウム（ＴＭＩｎ）、ＰＨ３をそれぞれ用い、ｐ型不純物の原料として、ジエチル亜鉛（ＤＥＺｎ）を用いる。ｐ型第２クラッド層（ｐ型ＩｎＰ層）１１０ｂの厚さは、例えば、１５００ｎｍ程度であり、ｐ型不純物の濃度（キャリア濃度）は、１×１０１８ｃｍ−３程度である。続いて、ｐ型第２クラッド層（ｐ型ＩｎＰ層）１１０ｂ上に、ｐ型コンタクト層１１１として、ｐ型ＩｎＧａＡｓ層を形成する（図１参照）。
【００７１】
例えば、ｐ型コンタクト層（ｐ型ＩｎＧａＡｓ層）１１１の成膜の際には、Ｉｎ、Ｇａ、Ａｓ原料として、トリメチルインジウム（ＴＭＩｎ）、トリエチルガリウム（ＴＥＧａ）、ＡｓＨ３をそれぞれ用い、ｐ型不純物の原料として、ジエチル亜鉛（ＤＥＺｎ）を用いる。ｐ型コンタクト層（ｐ型ＩｎＧａＡｓ層）１１１の厚さは、例えば、３００ｎｍ程度であり、ｐ型不純物の濃度（キャリア濃度）は、１×１０１９ｃｍ−３程度である。
【００７２】
この後、ｐ型コンタクト層（ｐ型ＩｎＧａＡｓ層）１１１上に、ｐ側電極３０２を形成する。例えば、ｐ型コンタクト層（ｐ型ＩｎＧａＡｓ層）１１１上に、チタン（Ｔｉ）膜、白金（Ｐｔ）膜および金（Ａｕ）膜を、蒸着法などにより順次形成する。次いで、必要に応じて、チタン（Ｔｉ）膜、白金（Ｐｔ）膜および金（Ａｕ）膜の積層膜（図示せず）をパターニングした後、加熱処理を施すことによりこれらの金属を合金化し、半導体層とのオーミック接触を図る。パターニングとは、所望の形状の膜をマスクとして、下層の膜をエッチングするなどして、所望の形状に加工することを言う。
【００７３】
次いで、基板１０１の裏面側を上面とし、基板１０１の裏面を研磨することにより、基板１０１を薄膜化する。次いで、基板１０１の裏面に、例えば、金とゲルマニウムの合金（ＡｕＧｅ）膜と、金とニッケルの合金（ＡｕＮｉ）膜とを、蒸着法などにより順次形成する。次いで、加熱処理を施すことによりこれらの金属を合金化することにより、ｎ側電極３０１を形成する（図１参照）。
【００７４】
この後、複数のチップ領域を有する基板１０１をチップ領域ごとに切り出す。まず、チップ領域間を劈開する。即ち、あるチップ領域とその隣のチップ領域との間において、劈開線に沿って劈開する。これにより、劈開面（Ｘ方向に延在する面）が形成される。次いで、一方の劈開面に反射防止膜を形成し、他方の劈開面に高反射膜を形成する。反射防止膜としては、例えば、反射率が０．１％となるような、酸化チタン（ＴｉＯ２）／アルミナ（Ａｌ２Ｏ３）の２層体などを使用する。各層は、例えば、スパッタ法などにより形成する。また、高反射膜としては、例えば、反射率が７５％以上となるような、アルミナ（Ａｌ２Ｏ３）／アモルファスシリコン（α−Ｓｉ）の多層体などを使用する。各層は、例えば、スパッタ法などにより形成する。さらに、基板１０１を、チップ領域のＹ方向に延在する辺に沿って切断する。これにより、チップ片が切り出される。この半導体レーザの共振器長（上記劈開面間の距離、メサ部のＹ方向の長さ）は、１２０μｍ〜２００μｍである。
【００７５】
以上の工程により、本実施の形態の半導体レーザを形成することができる。
【００７６】
（応用例１）
上記実施の形態（図１、図２）においては、ｐ型電子オーバーフロー防止層１０８と、ｐ型歪み層１０９とを、ｐ型ＡｌＩｎＡｓ層で構成したが、Ｇａを含むＡｌＧａＩｎＡｓ層としてもよい。図１１は、本応用例の半導体レーザのメサ部およびその上下の層の構成を示す断面図である。
【００７７】
この場合、ｐ型電子オーバーフロー防止層１０８として、ＡｌＧａＩｎＡｓ層を用い、ｐ型歪み層１０９として、ｐ型電子オーバーフロー防止層１０８の材料より、バンドギャップが大きいＡｌＧａＩｎＡｓ層を用いる。例えば、ｐ型電子オーバーフロー防止層１０８として、ｐ型ＡｌｘＧａｙＩｎ１−ｘ−ｙＡｓ層を用い、ｐ型歪み層１０９として、ＡｌｓＧａｔＩｎ１−ｓ−ｔＡｓ層を用いる。この場合、ｐ型歪み層１０９において、ＡｌとＧａを足した組成を高く（ｓ＋ｔ＞ｘ＋ｙ）、または、Ｉｎ組成を低く（１−ｓ−ｔ＜１−ｘ−ｙ）するなどして、ｐ型歪み層１０９のバンドギャップがｐ型電子オーバーフロー防止層１０８より大きくなるように、調整することができる。
【００７８】
（応用例２）
上記実施の形態（図１、図２）においては、ｐ型歪み層１０９を単層で構成したが、ｐ型歪み層１０９を多層膜としてもよい。図１２は、本応用例の半導体レーザのメサ部およびその上下の層の構成を示す断面図である。図１２（ａ）は、ｐ型歪み層１０９を２層膜とした場合、図１２（ｂ）は、ｐ型歪み層１０９をｍ層膜とした場合を示す。
【００７９】
図１２（ａ）に示すように、ｐ型歪み層１０９は、ｐ型電子オーバーフロー防止層１０８側から、第１ｐ型歪み層１０９−１と、第２ｐ型歪み層１０９−２との２層膜よりなる。この場合、第１ｐ型歪み層１０９−１は、ｐ型電子オーバーフロー防止層１０８よりバンドギャップが大きく、第２ｐ型歪み層１０９−２は、第１ｐ型歪み層１０９−１よりバンドギャップが大きい。第１ｐ型歪み層１０９−１は、ｐ型電子オーバーフロー防止層１０８よりＡｌ組成が大きく、第２ｐ型歪み層１０９−２は、第１ｐ型歪み層１０９−１よりＡｌ組成が大きい。
【００８０】
図１２（ｂ）に示すように、ｐ型歪み層１０９は、ｐ型電子オーバーフロー防止層１０８側から、第１ｐ型歪み層１０９−１、…、第（ｍ−１）ｐ型歪み層１０９−（ｍ−１）と、第ｍｐ型歪み層１０９−ｍのｍ層膜よりなる（ｍは正の整数）。この場合、第１ｐ型歪み層１０９−１は、ｐ型電子オーバーフロー防止層１０８よりバンドギャップが大きく、第ｍｐ型歪み層１０９−ｍは、第（ｍ−１）ｐ型歪み層１０９−（ｍ−１）よりバンドギャップが大きい。第１ｐ型歪み層１０９−１は、ｐ型電子オーバーフロー防止層１０８よりＡｌ組成が大きく、第ｍｐ型歪み層１０９−ｍは、第（ｍ−１）ｐ型歪み層１０９−（ｍ−１）よりＡｌ組成が大きい。具体的には、ｐ型電子オーバーフロー防止層１０８を、ｐ型ＡｌｘＩｎ１−ｘＡｓ層とし、ｐ型歪み層１０９を、下から順に、ｐ型ＡｌＺ１Ｉｎ１−Ｚ１Ａｓ層、…、ｐ型ＡｌＺ（ｍ−１）Ｉｎ１−Ｚ（ｍ−１）Ａｓ層、ｐ型ＡｌＺｍＩｎ１−ＺｍＡｓ層の多層膜とした場合、ｘ＜ｚ１＜…＜ｚ（ｍ−１）＜ｚｍとなる。
【００８１】
（実施の形態２）
本実施の形態においては、リッジ部を構成する凸状のｐ型クラッド層を有する半導体レーザについて説明する。なお、実施の形態１の場合と同様の箇所には同一の符号を付し、その詳細な説明を省略する。
【００８２】
［構造説明］
図１３は、本実施の形態の半導体レーザの構成を示す断面斜視図である。図１３に示すように、本実施の形態の半導体レーザは、ｐ型クラッド層１１０が凸状にパターニングされ、その上部にｐ型コンタクト層１１１が設けられている。凸状のｐ型クラッド層１１０とｐ型コンタクト層１１１の積層部（リッジ部）は、平面視において、ストライプ状（ライン状）であり、Ｙ方向に延在している。
【００８３】
本実施の形態の半導体レーザは、実施の形態１と同様に、基板１０１を用い、その上に順次積層された、複数のＩＩＩ−Ｖ族化合物半導体層を有する。具体的には、実施の形態１の場合と同様に、基板（ｎ型ＩｎＰ層）１０１上に、回折格子１０２、ｎ型ガイド層（ｎ型ＩｎＧａＡｓＰ層）１０３、ｎ型バッファ層（ｎ型ＩｎＰ層）１０４、ｎ型光ガイド層（ｎ型ＡｌＧａＩｎＡｓ層）１０５が順次設けられている。さらにその上に、活性層（ＡｌＧａＩｎＡｓ井戸層、ＡｌＧａＩｎＡｓ障壁層）１０６、ｐ型光ガイド層（ｐ型ＡｌＧａＩｎＡｓ層）１０７、ｐ型電子オーバーフロー防止層（ｐ型ＡｌｘＩｎ１−ｘＡｓ層）１０８、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９が順次設けられている。ｐ型歪み層１０９は、ｐ型電子オーバーフロー防止層１０８の材料より、バンドギャップが大きい材料よりなる。例えば、ｐ型ＡｌｘＩｎ１−ｘＡｓ層より、バンドギャップが大きい、ｐ型ＡｌｚＩｎ１−ｚＡｓ層（ｚ＞ｘ）よりなる。このｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９は、ｐ型電子オーバーフロー防止層（ｐ型ＡｌｘＩｎ１−ｘＡｓ層）１０８より、Ａｌ組成が高い（ｚ＞ｘ）。このため、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９は、引っ張り歪を有している。ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９の膜厚、歪み量は臨界膜厚を超えない程度に設定することが望ましい。
【００８４】
そして、ｐ型歪み層（ｐ型ＡｌｚＩｎ１−ｚＡｓ層）１０９上には、ｐ型クラッド層（ｐ型ＩｎＰ層）１１０が設けられ、このｐ型クラッド層（ｐ型ＩｎＰ層）１１０は凸状に加工されている。凸状のｐ型クラッド層（ｐ型ＩｎＰ層）１１０の上面には、ｐ型コンタクト層１１１が設けられている。凸状のｐ型クラッド層（ｐ型ＩｎＰ層）１１０とｐ型コンタクト層１１１との積層部がリッジ部となる。リッジ部の幅は、例えば、１．０μｍ〜２．０μｍ程度である。また、凸状のｐ型クラッド層（ｐ型ＩｎＰ層）１１０の側面およびｐ型クラッド層（ｐ型ＩｎＰ層）１１０の凸部以外の領域（薄膜部）上には、絶縁膜（例えば、酸化シリコン膜）３０３が設けられている。そして、ｐ型コンタクト層１１１および絶縁膜（例えば、酸化シリコン膜）３０３上には、ｐ側電極３０２が設けられ、基板１０１の裏面には、ｎ側電極３０１が設けられている。
【００８５】
本実施の形態の半導体レーザにおいては、リッジ部の下方の活性層（ＡｌＧａＩｎＡｓ井戸層、ＡｌＧａＩｎＡｓ障壁層）１０６が光導波路となり、リッジ部の両側の絶縁膜（例えば、酸化シリコン膜）３０３は、電流をリッジ部に注入するための電流ブロックの機能を有している。
【００８６】
このように、本実施の形態においても、実施の形態１の場合と同様に、ｐ型電子オーバーフロー防止層１０８と、ｐ型クラッド層１１０との間に、ｐ型電子オーバーフロー防止層１０８より、バンドギャップが大きいｐ型歪み層１０９を設けたので、価電子帯のヘテロスパイクの高さが低減され、正孔を活性層に注入する際の障壁が低くなる。
【００８７】
また、伝導帯においては、ｐ型歪み層１０９のエネルギーバンドが、ｐ型電子オーバーフロー防止層１０８よりもさらに高くなるため、伝導帯の障壁が高くなり、電子のオーバーフローを効果的に防止することができる。
【００８８】
［製法説明］
次いで、図１４〜図１６を参照しながら、本実施の形態の半導体レーザの製造方法を説明するとともに、当該半導体レーザの構成をより明確にする。図１４〜図１６は、本実施の形態の半導体レーザの製造工程を示す断面斜視図である。なお、実施の形態１の場合と同様の工程については、その詳細な説明を省略する。
【００８９】
図１４に示すように、基板１０１として、実施の形態１の場合と同様に、例えばｎ型不純物が導入されたインジウムリン（ＩｎＰ）からなる基板を準備し、この基板１０１の表面部に、回折格子１０２を形成する。回折格子１０２の凹部の幅およびピッチ（凸部の幅）は、例えば、２００ｎｍ程度である。
【００９０】
次いで、図１５に示すように、回折格子１０２の凹部を埋め込むようにｎ型ガイド層１０３を形成し、さらに、その上に、ｎ型バッファ層１０４を形成する。ｎ型ガイド層１０３およびｎ型バッファ層１０４は、実施の形態１の場合と同様にして形成することができる。
【００９１】
次いで、ｎ型バッファ層（ｎ型ＩｎＰ層）１０４上に、ｎ型光ガイド層１０５、活性層１０６、ｐ型光ガイド層１０７、ｐ型電子オーバーフロー防止層１０８、ｐ型歪み層１０９、ｐ型クラッド層１１０およびｐ型コンタクト層１１１を順次成長させる。これらの各層は、実施の形態１の場合と同様の原料ガスを用いて、ＭＯＶＰＥ法により形成することができる。また、各層の膜厚や不純物濃度も実施の形態１の場合と同様とすることができる。但し、本実施の形態においては、ｐ型クラッド層１１０が単層で形成されているため、ｐ型クラッド層１１０の膜厚は、例えば、１５００ｎｍ程度とする。本実施の形態においては、ｎ型バッファ層（ｎ型ＩｎＰ層）１０４上の全面に、上記各層を順次形成する（図１５）。
【００９２】
次いで、図１６に示すように、ｐ型クラッド層１１０およびｐ型コンタクト層１１１をパターニングすることにより、リッジ部を形成する。例えば、ｐ型コンタクト層１１１上に、リッジ部の形成領域を覆う酸化シリコン膜（図示せず）をフォトリソグラフィー法により形成し、この酸化シリコン膜をマスクとして、ｐ型コンタクト層１１１とｐ型クラッド層１１０をエッチングする。エッチングとしては、ドライエッチングまたはウエットエッチングを用いることができる。このエッチングの際、ｐ型クラッド層１１０の下部が残存するように、エッチングを行う。このように、ｐ型歪み層１０９の表面上に薄いｐ型クラッド層（薄膜部）１１０を残存させることで、Ａｌを含有するｐ型歪み層１０９の酸化を抑制することができる。
【００９３】
次いで、ｐ型クラッド層１１０上にのみ、絶縁膜３０３を形成する。具体的には、全面に熱ＣＶＤ法などを用いて酸化シリコン膜を堆積し、フォトレジスト膜（図示せず）を形成する。次いで、ｐ型コンタクト層１１１上、即ち、リッジ部上のみ、フォトレジスト膜を除去し、次いでリッジ部上の酸化シリコン膜を除去する。これにより、ｐ型クラッド層１１０の凸部側面および薄膜部上は、酸化シリコン膜よりなる絶縁膜３０３で覆われ、ｐ型コンタクト層１１１上、即ち、リッジ部上の絶縁膜３０３は、除去される。
【００９４】
次いで、絶縁膜３０３およびｐ型コンタクト層１１１上に、ｐ側電極３０２を形成する。例えば、ｐ型コンタクト層（ｐ型ＩｎＧａＡｓ層）１１１上に、チタン（Ｔｉ）膜、白金（Ｐｔ）膜および金（Ａｕ）膜を、蒸着法などにより順次形成する。次いで、必要に応じて、チタン（Ｔｉ）膜、白金（Ｐｔ）膜および金（Ａｕ）膜の積層膜（図示せず）をパターニングした後、加熱処理を施すことによりこれらの金属を合金化し、半導体層とのオーミック接触を図る。
【００９５】
次いで、実施の形態１の場合と同様にして、基板１０１の裏面側を薄膜化し、ｎ側電極３０１を形成する（図１３参照）。
【００９６】
この後、実施の形態１の場合と同様に、複数のチップ領域を有する基板１０１をチップ領域ごとに切り出す。まず、チップ領域間を劈開する。即ち、あるチップ領域とその隣のチップ領域との間において、劈開線に沿って劈開する。これにより、劈開面（Ｘ方向に延在する面）が形成される。次いで、一方の劈開面に反射防止膜を形成し、他方の劈開面に高反射膜を形成する。反射防止膜としては、例えば、反射率が０．１％となるような、酸化チタン（ＴｉＯ２）／アルミナ（Ａｌ２Ｏ３）の２層体などを使用する。各層は、例えば、スパッタ法などにより形成する。また、高反射膜としては、例えば、反射率が７５％以上となるような、アルミナ（Ａｌ２Ｏ３）／アモルファスシリコン（α−Ｓｉ）の多層体などを使用する。各層は、例えば、スパッタ法などにより形成する。さらに、チップ領域のＹ方向に延在する辺に沿って切断する。これにより、チップ片が切り出される。この半導体レーザの共振器長は、例えば、１２０μｍ〜２００μｍである。
【００９７】
以上の工程により、本実施の形態の半導体レーザを形成することができる。
【００９８】
本実施の形態の半導体レーザにおいても、実施の形態１の応用例１で説明したように、ｐ型電子オーバーフロー防止層１０８と、ｐ型歪み層１０９とを、Ｇａを含むＡｌＧａＩｎＡｓ層としてもよい。
【００９９】
この場合も、ｐ型電子オーバーフロー防止層１０８として、ＡｌＧａＩｎＡｓ層を用い、ｐ型歪み層１０９として、ｐ型電子オーバーフロー防止層１０８の材料より、バンドギャップが大きいＡｌＧａＩｎＡｓ層を用いる。例えば、ｐ型電子オーバーフロー防止層１０８として、ｐ型ＡｌｘＧａｙＩｎ１−ｘ−ｙＡｓ層を用い、ｐ型歪み層１０９として、ＡｌｓＧａｔＩｎ１−ｓ−ｔＡｓ層を用いる。この場合、ｐ型歪み層１０９において、ＡｌとＧａを足した組成を高く（ｓ＋ｔ＞ｘ＋ｙ）、または、Ｉｎ組成を低く（１−ｓ−ｔ＜１−ｘ−ｙ）するなどして、ｐ型歪み層１０９のバンドギャップがｐ型電子オーバーフロー防止層１０８より大きくなるように、調整することができる。
【０１００】
また、本実施の形態の半導体レーザにおいても、実施の形態１の応用例２で説明したように、ｐ型歪み層１０９を多層膜としてもよい。ｐ型歪み層１０９を、下から順に、バンドギャップが大きくなる多層膜で構成する。例えば、ｐ型電子オーバーフロー防止層１０８を、ｐ型ＡｌｘＩｎ１−ｘＡｓ層とし、ｐ型歪み層１０９を、下から順に、ｐ型ＡｌＺ１Ｉｎ１−Ｚ１Ａｓ層、…、ｐ型ＡｌＺ（ｍ−１）Ｉｎ１−Ｚ（ｍ−１）Ａｓ層、ｐ型ＡｌＺｍＩｎ１−ＺｍＡｓ層の多層膜とした場合、ｘ＜ｚ１＜…＜ｚ（ｍ−１）＜ｚｍとなる。
【０１０１】
（実施の形態３）
上記実施の形態１、２で説明した半導体レーザの適用箇所に制限はないが、例えば、光通信システムに上記半導体レーザを用いることができる。
【０１０２】
この光通信システムは、例えば、データセンター間通信などに用いられる光通信システムに適用可能である。図１７は、本実施の形態の半導体レーザを用いた光通信システムの一例を示すブロック図である。
【０１０３】
図１７に示すように、本実施の形態の光通信システムは、送信機５０６と、受信機５１３と、これらの間を接続する光ファイバ５０７とを有する。
【０１０４】
送信機５０６は、発振波長の異なる複数の半導体レーザ５０１〜５０４を有する。半導体レーザ５０１〜５０４から出力された光信号は、光合波器５０５にて合流され、光ファイバ５０７に伝わる。この送信機５０６は、例えば、ペルチェ素子などに代表される温度制御機構を備えていない場合がある。
【０１０５】
受信機５１３は、受信波長の異なる複数の受光素子５０９〜５１２を有する。送信機５０６から送信され、光ファイバ５０７にて伝送された光信号は、光分波器５０８にて波長毎に分波されて、各受光素子５０９〜５１２にて情報として取り出される。
【０１０６】
このような光通信システムの半導体レーザ５０１〜５０４として、実施の形態１、２で説明した半導体レーザを適用することができる。実施の形態１、２で説明した半導体レーザは、発熱を低減することができ、高温での特性に優れる。このため、例えば、送信機５０６に温度制御機構を備えていない場合であっても、半導体レーザの動作特性を維持することができ、特性の良好な光信号の伝送を行うことができる。また、温度制御機構のコストを抑えることで、安価なシステムを構築することが可能となる。また、高温環境下での使用が可能となる。
【０１０７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０８】
例えば、応用例１のＡｌＧａＩｎＡｓ層よりなるｐ型歪み層１０９に、応用例２の多層構造を適用し、ｐ型歪み層１０９を、下から順に、バンドギャップが大きくなる多層膜で構成してもよい。
［付記１］
基板と、
前記基板の上方に形成されたＩＩＩ−Ｖ族化合物半導体よりなる第１半導体層と、
前記第１半導体層の上方に形成されたＩＩＩ−Ｖ族化合物半導体よりなる第２半導体層と、
前記第１半導体層と前記第２半導体層との間に形成されたＩＩＩ−Ｖ族化合物半導体よりなる第３半導体層と、
前記第３半導体層と前記第２半導体層との間に形成されたＩＩＩ−Ｖ族化合物半導体よりなる第４半導体層と、を有し、
前記第１半導体層は、前記第２半導体層より屈折率が大きく、
前記第４半導体層は、前記第３半導体層よりバンドギャップが大きい、半導体レーザ。
［付記２］
基板と、
前記基板の上方に形成されたＩＩＩ−Ｖ族化合物半導体よりなる第１半導体層と、
前記第１半導体層の上方に形成されたＩＩＩ−Ｖ族化合物半導体よりなる第２半導体層と、
前記第１半導体層と前記第２半導体層との間に形成されたＩＩＩ−Ｖ族化合物半導体よりなる第３半導体層と、
前記第３半導体層と前記第２半導体層との間に形成されたＩＩＩ−Ｖ族化合物半導体よりなる第４半導体層と、を有し、
前記第１半導体層は、前記第２半導体層より屈折率が大きく、
前記第４半導体層は、前記第３半導体層よりバンドギャップが大きく、
前記第４半導体層と、前記第３半導体層との接合は、タイプＩの接合である、半導体レーザ。
［付記３］
付記１または２記載の半導体レーザにおいて、
前記基板の上方に形成され、平面視においてライン状の凸部と、
前記凸部の両側に形成されたＩＩＩ−Ｖ族化合物半導体よりなる第５半導体層と、
を有し、
前記凸部は、前記第１半導体層と、前記第２半導体層と、前記第３半導体層と、前記第４半導体層と、を有し、
前記第５半導体層は、前記第１半導体層、前記第２半導体層、前記第３半導体層および前記第４半導体層より抵抗が高い、半導体レーザ。
［付記４］
付記１または２記載の半導体レーザにおいて、
前記基板の上方に形成され、平面視においてライン状の凸部と、
前記凸部の両側に形成された絶縁膜と、
を有し、
前記凸部は、前記第２半導体層よりなる、半導体レーザ。
【符号の説明】
【０１０９】
１０１  基板
１０２  回折格子
１０３  ｎ型ガイド層
１０４  ｎ型バッファ層
１０５  ｎ型光ガイド層
１０６  活性層
１０７  ｐ型光ガイド層
１０８  ｐ型電子オーバーフロー防止層
１０９  ｐ型歪み層
１０９−１  第１ｐ型歪み層
１０９−２  第２ｐ型歪み層
１０９−ｍ  第ｍｐ型歪み層
１０９−（ｍ−１）  第（ｍ−１）ｐ型歪み層
１１０  ｐ型クラッド層
１１０ａ  ｐ型第１クラッド層
１１０ｂ  ｐ型第２クラッド層
１１１  ｐ型コンタクト層
１２１  クラッド層
１２２  ｐ型ＩｎＧａＡｓＰ層
２０１  電流ブロック層
２０２  電流ブロック層
２２２  ｐ型ＩｎＧａＡｓＰ層
３０１  ｎ側電極
３０２  ｐ側電極
３０３  絶縁膜
４０１  マスク膜
４０２  マスク膜
５０１  半導体レーザ
５０２  半導体レーザ
５０３  半導体レーザ
５０４  半導体レーザ
５０５  光合波器
５０６  送信機
５０７  光ファイバ
５０８  光分波器
５０９  受光素子
５１０  受光素子
５１１  受光素子
５１２  受光素子
５１３  受信機
ａ  領域
【図１】
2019009196.tif 000003
【図２】
2019009196.tif 000004
【図３】
2019009196.tif 000005
【図４】
2019009196.tif 000006
【図５】
2019009196.tif 000007
【図６】
2019009196.tif 000008
【図７】
2019009196.tif 000009
【図８】
2019009196.tif 000010
【図９】
2019009196.tif 000011
【図１０】
2019009196.tif 000012
【図１１】
2019009196.tif 000013
【図１２】
2019009196.tif 000014
【図１３】
2019009196.tif 000015
【図１４】
2019009196.tif 000016
【図１５】
2019009196.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
2019009196.tif 000024
【図２３】
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【図２４】
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