(57)【要約】【課題】ＡＤＣが配置された固体撮像素子において、画素信号の読出し速度を向上させる。【解決手段】画素ブロックには、複数の画素が配列される。駆動回路は、画素ブロックを駆動して複数の画素信号を同時に出力させる。比較器は、複数の画素信号を逐次選択して当該選択した画素信号と所定の基準信号とを比較する。制御部は、比較器の比較結果に基づいて所定の基準信号を更新させるための制御信号を生成する。基準信号更新部は、制御信号に従って所定の基準信号を更新する。【選択図】図８
2019092143.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が配列された画素ブロックと、
前記画素ブロックを駆動して複数の画素信号を同時に出力させる駆動回路と、
前記複数の画素信号を逐次選択して当該選択した画素信号と所定の基準信号とを比較する比較器と、
前記比較器の比較結果に基づいて前記所定の基準信号を更新させるための制御信号を生成する制御部と、
前記制御信号に従って前記所定の基準信号を更新する基準信号更新部と
を具備する固体撮像素子。
【請求項２】
前記比較器は、
前記複数の画素信号のうち互いに異なる画素信号がゲートに入力される複数の画素側トランジスタと、
正側出力ノードと負側出力ノードとに接続されたカレントミラー回路と、
前記正側出力ノードおよび前記負側出力ノードの一方にドレインが接続され、前記所定の基準信号がゲートに入力される基準側トランジスタと、
所定の選択信号に従って前記複数の画素側トランジスタのいずれかを選択して当該選択したトランジスタのドレインと前記正側出力ノードおよび前記負側出力ノードの他方とを接続する比較器内選択部と
を備え、
前記比較器は、前記正側出力ノードおよび前記負側出力ノードから前記比較結果を出力する
請求項１記載の固体撮像素子。
【請求項３】
前記比較器は、
所定のイネーブル信号に従って前記複数の画素側トランジスタと前記基準側トランジスタとに一定の電流を供給する電流源トランジスタをさらに備え、
前記カレントミラー回路は、各々のゲートに前記所定のイネーブル信号が入力された一対のカレントミラートランジスタを備える
請求項２記載の固体撮像素子。
【請求項４】
前記カレントミラー回路は、
各々のゲートが互いに接続された一対のカレントミラートランジスタと、
前記一対のカレントミラートランジスタの一方のドレインと前記一対のカレントミラートランジスタのそれぞれの前記ゲートとの間の経路を前記所定のイネーブル信号に従って開閉するイネーブルスイッチと
を備える
請求項２記載の固体撮像素子。
【請求項５】
前記比較器は、前記所定の選択信号に従って前記複数の画素側トランジスタのうち選択されていないトランジスタのドレインおよびソースを短絡する短絡部をさらに備える
請求項２記載の固体撮像素子。
【請求項６】
前記比較器は、前記複数の画素側トランジスタのそれぞれについてキャパシタをさらに備え、
前記複数の画素信号は、互いに異なる信号線を介して出力され、
前記複数の画素側トランジスタのそれぞれのゲートは、互いに異なる前記キャパシタを介して互いに異なる前記信号線に接続される
請求項２記載の固体撮像素子。
【請求項７】
前記比較部は、所定のリセット信号に従って前記キャパシタのそれぞれを初期化するリセット部をさらに備える請求項６記載の固体撮像素子。
【請求項８】
前記比較器は、上側比較器および下側比較器を備え、
前記駆動回路は、前記複数の画素信号の半分を前記上側比較器および前記下側比較器の一方に出力し、前記複数の画素信号の残りを前記上側比較器および前記下側比較器の他方に出力する
請求項１記載の固体撮像素子。
【請求項９】
前記複数の画素信号のうち所定数の画素信号を選択して前記比較器に供給する比較外選択部をさらに具備する
請求項１記載の固体撮像素子。
【請求項１０】
前記駆動回路は、前記複数の画素信号のそれぞれのリセットレベルを出力させた後に前記複数の画素信号のそれぞれの信号レベルを出力させ、
前記比較器は、前記リセットレベルと前記所定の基準信号とを比較した後に前記信号レベルと前記所定の基準信号とを比較する
請求項１記載の固体撮像素子。
【請求項１１】
前記画素ブロックは、前記複数の画素が所定方向に配列された列からなり、
前記比較器は、前記列ごとに配置される
請求項１記載の固体撮像素子。
【請求項１２】
所定数の前記画素ブロックは、画素領域内において二次元格子状に配列され、
前記画素ブロック内において、前記複数の画素は二次元格子状に配列され、
前記比較器は、前記画素ブロックの列ごとに配列される
請求項１記載の固体撮像素子。
【請求項１３】
前記画素ブロックには、それぞれが浮遊拡散層を共有する複数の画素からなる複数の共有ブロックが設けられる
請求項１２記載の固体撮像素子。
【請求項１４】
所定数の前記画素ブロックは、画素領域内において二次元格子状に配列され、
前記画素領域において隣接する一対の画素は、一対の像の位相差を検出するための画素である
請求項１記載の固体撮像素子。
【請求項１５】
前記複数の画素は、ベイヤー配列により配列される
請求項１記載の固体撮像素子。
【請求項１６】
所定数の前記画素ブロックは、画素領域内において二次元格子状に配列され、
前記画素領域において隣接する複数の画素のそれぞれは、同一の色の光を光電変換して画素信号を生成する
請求項１記載の固体撮像素子。
【請求項１７】
前記基準信号更新部は、
複数の容量と、
前記制御信号に従って前記複数の容量のそれぞれの一端の電位を変更する電位制御部と
を備え、
前記制御部は、疑似乱数に基づいて前記複数の容量のうち所定個数を選択して当該選択した容量のそれぞれの電位を変更させる前記制御信号を生成する
請求項１記載の固体撮像素子。
【請求項１８】
前記比較器は、
前記複数の画素信号のうち互いに異なる画素信号がゲートに入力される複数の画素側トランジスタと、
前記所定の基準信号がゲートに入力される基準側トランジスタと、
所定の選択信号に従って前記複数の画素側トランジスタのソースおよびドレインに、ソース側ノードおよびドレイン側ノードの中間電位を供給する比較器内制御部と
を備える
請求項１記載の固体撮像素子。
【請求項１９】
前記複数の画素信号の切替えのたびに前記ソース側ノードの電位を初期値にするソースリセットスイッチをさらに具備する
請求項１８記載の固体撮像素子。
【請求項２０】
所定のサンプリング信号に同期して前記中間電位をサンプリングして保持するサンプルホールド回路をさらに具備する
請求項１８記載の固体撮像素子。
【請求項２１】
前記中間電位を生成するレプリカ回路をさらに具備する
請求項１８記載の固体撮像素子。
【請求項２２】
所定数の前記比較器が配列され、
前記レプリカ回路は前記比較器のそれぞれの内部に配置される
請求項２１記載の固体撮像素子。
【請求項２３】
所定数の前記比較器が配列され、
前記レプリカ回路は前記所定数の比較器により共有される
請求項２１記載の固体撮像素子。
【請求項２４】
前記レプリカ回路は、所定のバイアス電圧がゲートに入力されるレプリカ回路内トランジスタを備える
請求項２１記載の固体撮像素子。
【請求項２５】
前記レプリカ回路は、前記レプリカ回路内トランジスタと前記比較器内制御部との間に挿入された固定抵抗をさらに備える
請求項２４記載の固体撮像素子。
【請求項２６】
前記レプリカ回路は、前記レプリカ回路内トランジスタと前記比較器内制御部との間に挿入された可変抵抗をさらに備える
請求項２４記載の固体撮像素子。
【請求項２７】
前記比較器は、
前記複数の画素信号のうち互いに異なる画素信号がゲートに入力される複数の画素側トランジスタと、
前記所定の基準信号がゲートに入力される基準側トランジスタと
を備え、
前記固体撮像素子は、前記複数の画素側トランジスタのそれぞれのソース電圧およびドレイン電圧を生成して供給するレプリカ回路をさらに備える
請求項１記載の固体撮像素子。
【請求項２８】
前記比較器は、
前記複数の画素信号のうち互いに異なる画素信号がゲートに入力される複数の画素側トランジスタと、
前記所定の基準信号がゲートに入力される基準側トランジスタと、
所定の制御信号に従って前記複数の基準側トランジスタのソースおよびドレインに、ソース側ノードおよびドレイン側ノードの中間電位を供給する比較器内制御部と
を備える
請求項１記載の固体撮像素子。
【請求項２９】
前記比較器内制御部は、所定の選択信号に従って前記複数の画素側トランジスタのソースおよびドレインに前記中間電位をさらに供給する
請求項２８記載の固体撮像素子。
【請求項３０】
前記複数の画素信号の切替えのたびに前記ソース側ノードの電位を初期値にするソースリセットスイッチをさらに具備する
請求項２９記載の固体撮像素子。
【請求項３１】
所定のサンプリング信号に同期して前記中間電位をサンプリングして保持するサンプルホールド回路をさらに具備する
請求項２８記載の固体撮像素子。
【請求項３２】
前記中間電位を生成するレプリカ回路をさらに具備する
請求項２８記載の固体撮像素子。
【請求項３３】
所定数の前記比較器が配列され、
前記レプリカ回路は前記比較器のそれぞれの内部に配置される
請求項３２記載の固体撮像素子。
【請求項３４】
所定数の前記比較器が配列され、
前記レプリカ回路は前記所定数の比較器により共有される
請求項３２記載の固体撮像素子。
【請求項３５】
前記レプリカ回路は、所定のバイアス電圧がゲートに入力されるレプリカ回路内トランジスタを備える
請求項３２記載の固体撮像素子。
【請求項３６】
前記レプリカ回路は、前記レプリカ回路内トランジスタと前記比較器内制御部との間に挿入された固定抵抗をさらに備える
請求項３５記載の固体撮像素子。
【請求項３７】
前記レプリカ回路は、前記レプリカ回路内トランジスタと前記比較器内制御部との間に挿入された可変抵抗をさらに備える
請求項３５記載の固体撮像素子。
【請求項３８】
複数の画素が配列された画素ブロックと、
前記画素ブロックを駆動して複数の画素信号を同時に出力させる駆動回路と、
前記複数の画素信号を逐次選択して当該選択した画素信号と所定の基準信号とを比較する比較器と、
前記比較器の比較結果に基づいて前記所定の基準信号を更新させるための制御信号を生成する制御部と、
前記制御信号に従って前記所定の基準信号を更新する基準信号更新部と、
前記比較結果からなる画素データを処理する画像処理部と
を具備する電子機器。
【請求項３９】
駆動回路が、複数の画素が配列された画素ブロックを駆動して複数の画素信号を同時に出力させる駆動手順と、
比較器が、前記複数の画素信号を逐次選択して当該選択した画素信号と所定の基準信号とを比較する比較手順と、
制御部が、前記比較器の比較結果に基づいて前記所定の基準信号を更新させるための制御信号を生成する制御手順と、
基準信号更新部が、前記制御信号に従って前記所定の基準信号を更新する基準信号更新手順と
を具備する固体撮像素子の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。詳しくは、二次元格子状に複数の画素が配列された固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。
【背景技術】
【０００２】
従来より、撮像装置などにおいて、アナログの画素信号をデジタル信号に変換するためにＡＤＣ（Analog to Digital Converter）が用いられている。例えば、二次元格子状に複数の画素を配列した画素領域と、その画素領域における列ごとにシングルスロープ型のＡＤＣを配置したカラム信号処理部とを設けた固体撮像素子が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２３４２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述の従来技術では、列ごとに配置したＡＤＣのＡＤ変換により、行単位で画素信号を読み出すことができる。しかしながら、この従来技術では、読出し速度を向上させることが困難である。上述の固体撮像素子は、１行ずつ順番に行を駆動して画素信号を出力させ、その信号が静定するセトリングタイムが経過した後にＡＤ変換を行うため、セトリングタイムとＡＤ変換に要する時間との合計が１行の読出し時間となる。セトリングタイムは一定であるため、読出し時間を短くして読出し速度を速くするには、ＡＤ変換における量子化ビット数を少なくすればよいが、画像データの画質が低下するため望ましくない。また、列ごとにＡＤＣを２つ設ければ、２行を同時に駆動してＡＤ変換を行い、全行の読出し速度を２倍にすることができるが、ＡＤＣの個数が増大するため、望ましくない。このように、画像データの画質の低下や回路規模の増大を抑制しつつ、読出し速度を速くするのは困難である。
【０００５】
本技術はこのような状況に鑑みて生み出されたものであり、ＡＤＣが配置された固体撮像素子において、画素信号の読出し速度を向上させることを目的とする。
【課題を解決するための手段】
【０００６】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、複数の画素が配列された画素ブロックと、上記画素ブロックを駆動して複数の画素信号を同時に出力させる駆動回路と、上記複数の画素信号を逐次選択して当該選択した画素信号と所定の基準信号とを比較する比較器と、上記比較器の比較結果に基づいて上記所定の基準信号を更新させるための制御信号を生成する制御部と、上記制御信号に従って上記所定の基準信号を更新する基準信号更新部とを具備する固体撮像素子、および、その制御方法である。これにより、複数の画素信号が逐次選択されて基準信号と比較されるという作用をもたらす。
【０００７】
また、この第１の側面において、上記比較器は、上記複数の画素信号のうち互いに異なる画素信号がゲートに入力される複数の画素側トランジスタと、正側出力ノードと負側出力ノードとに接続されたカレントミラー回路と、上記正側出力ノードおよび上記負側出力ノードの一方にドレインが接続され、上記所定の基準信号がゲートに入力される基準側トランジスタと、所定の選択信号に従って上記複数の画素側トランジスタのいずれかを選択して当該選択したトランジスタのドレインと上記正側出力ノードおよび上記負側出力ノードの他方とを接続する比較器内選択部とを備え、上記比較器は、上記正側出力ノードおよび上記負側出力ノードから上記比較結果を出力してもよい。これにより、複数の画素側トランジスタのいずれかのドレインと正側出力ノードおよび負側出力ノードの他方とが接続されるという作用をもたらす。
【０００８】
また、この第１の側面において、上記比較器は、所定のイネーブル信号に従って上記複数の画素側トランジスタと上記基準側トランジスタとに一定の電流を供給する電流源トランジスタをさらに備え、上記カレントミラー回路は、各々のゲートに上記所定のイネーブル信号が入力された一対のカレントミラートランジスタを備えてもよい。これにより、比較器が有効または無効に制御されるという作用をもたらす。
【０００９】
また、この第１の側面において、上記カレントミラー回路は、各々のゲートが互いに接続された一対のカレントミラートランジスタと、上記一対のカレントミラートランジスタの一方のドレインと上記一対のカレントミラートランジスタのそれぞれの上記ゲートとの間の経路を上記所定のイネーブル信号に従って開閉するイネーブルスイッチとを備えてもよい。これにより、比較器が有効または無効に制御されるという作用をもたらす。
【００１０】
また、この第１の側面において、上記比較器は、上記所定の選択信号に従って上記画素側トランジスタのうち選択されていないトランジスタのドレインおよびソースを短絡する短絡部をさらに備えてもよい。これにより、選択されていないトランジスタのドレインおよびソースが短絡されるという作用をもたらす。
【００１１】
また、この第１の側面において、上記比較器は、上記複数の画素側トランジスタのそれぞれについてキャパシタをさらに備え、上記複数の画素信号は、互いに異なる信号線を介して出力され、上記複数の画素側トランジスタのそれぞれのゲートは、互いに異なる上記キャパシタを介して互いに異なる上記信号線に接続されてもよい。これにより、キャパシタに画素信号が保持されるという作用をもたらす。
【００１２】
また、この第１の側面において、上記比較部は、所定のリセット信号に従って上記キャパシタのそれぞれを初期化するリセット部をさらに備えてもよい。これにより、キャパシタが初期化されるという作用をもたらす。
【００１３】
また、この第１の側面において、上記比較器は、上側比較器および下側比較器を備え、上記駆動回路は、上記複数の画素信号の半分を上記上側比較器および上記下側比較器の一方に出力し、上記複数の画素信号の残りを上記上側比較器および上記下側比較器の他方に出力してもよい。これにより、上側比較器および下側比較器が並列に動作するという作用をもたらす。
【００１４】
また、この第１の側面において、上記複数の画素信号のうち所定数の画素信号を選択して上記比較器に供給する比較外選択部をさらに具備してもよい。これにより、複数の画素信号のうち所定数が逐次選択されて基準信号と比較されるという作用をもたらす。
【００１５】
また、この第１の側面において、上記駆動回路は、上記複数の画素信号のそれぞれのリセットレベルを出力させた後に上記複数の画素信号のそれぞれの信号レベルを出力させ、上記比較器は、上記リセットレベルと上記所定の基準信号とを比較した後に上記信号レベルと上記所定の基準信号とを比較してもよい。これにより、リセットレベルと信号レベルとが順にＡＤ変換されるという作用をもたらす。
【００１６】
また、この第１の側面において、上記画素ブロックは、上記複数の画素が所定方向に配列された列からなり、上記比較器は、上記列ごとに配置されてもよい。これにより、列ごとにＡＤ変換が実行されるという作用をもたらす。
【００１７】
また、この第１の側面において、所定数の上記画素ブロックは、画素領域内において二次元格子状に配列され、上記画素ブロック内において、上記複数の画素は二次元格子状に配列され、上記比較器は、上記画素ブロックの列ごとに配列されてもよい。これにより、画素ブロックの列ごとにＡＤ変換が実行されるという作用をもたらす。
【００１８】
また、この第１の側面において、上記画素ブロックには、それぞれが浮遊拡散層を共有する複数の画素からなる複数の共有ブロックが設けられてもよい。これにより、共有ブロックが設けられた画素ブロック内の複数の画素のそれぞれの画素信号が逐次選択されるという作用をもたらす。
【００１９】
また、この第１の側面において、所定数の上記画素ブロックは、画素領域内において二次元格子状に配列され、上記画素領域において隣接する一対の画素は、一対の像の位相差を検出するための画素であってもよい。これにより、位相差から焦点が検出されるという作用をもたらす。
【００２０】
また、この第１の側面において、上記複数の画素は、ベイヤー配列により配列されてもよい。これにより、ベイヤー配列で配列された複数の画素のそれぞれの画素信号が逐次選択されるという作用をもたらす。
【００２１】
また、この第１の側面において、所定数の上記画素ブロックは、画素領域内において二次元格子状に配列され、上記画素領域において隣接する複数の画素のそれぞれは、同一の色の光を光電変換して画素信号を生成してもよい。これにより、隣接する複数の画素が同色の画素ブロックからの画素信号がＡＤ変換されるという作用をもたらす。
【００２２】
また、この第１の側面において、上記基準信号更新部は、複数の容量と、上記制御信号に従って上記複数の容量のそれぞれの一端の電位を変更する電位制御部とを備え、上記制御部は、疑似乱数に基づいて上記複数の容量のうち所定個数を選択して当該選択した容量のそれぞれの電位を変更させる上記制御信号を生成してもよい。これにより、複数の容量のうち所定個数がランダムに選択されるという作用をもたらす。
【００２３】
また、この第１の側面において、上記比較器は、上記複数の画素信号のうち互いに異なる画素信号がゲートに入力される複数の画素側トランジスタと、上記所定の基準信号がゲートに入力される基準側トランジスタと、所定の選択信号に従って上記複数の画素側トランジスタのソースおよびドレインに、ソース側ノードおよびドレイン側ノードの中間電位を供給する比較器内制御部とを備えてもよい。これにより、画素側トランジスタのソースおよびドレインに中間電位が供給されるという作用をもたらす。
【００２４】
また、この第１の側面において、上記複数の画素信号の切替えのたびに上記ソース側ノードの電位を初期値にするソースリセットスイッチをさらに具備してもよい。これにより、画素信号の切り替えのたびにソース側ノードがリセットされるという作用をもたらす。
【００２５】
また、この第１の側面において、所定のサンプリング信号に同期して上記中間電位をサンプリングして保持するサンプルホールド回路をさらに具備してもよい。これにより、逐次選択前に中間電位がサンプリングおよび保持されるという作用をもたらす。
【００２６】
また、この第１の側面において、上記中間電位を生成するレプリカ回路をさらに具備してもよい。これにより、レプリカ回路からの中間電位が供給されるという作用をもたらす。
【００２７】
また、この第１の側面において、所定数の上記比較器が配列され、上記レプリカ回路は上記比較器のそれぞれの内部に配置されてもよい。これにより、比較器内で生成された中間電位が供給されるという作用をもたらす。
【００２８】
また、この第１の側面において、所定数の上記比較器が配列され、上記レプリカ回路は上記所定数の比較器により共有されてもよい。これにより、所定数の比較器により共有されたレプリカ回路からの中間電位が供給されるという作用をもたらす。
【００２９】
また、この第１の側面において、上記レプリカ回路は、所定のバイアス電圧がゲートに入力されるレプリカ回路内トランジスタを備えてもよい。これにより、レプリカ回路内トランジスタを設けたレプリカ回路からの中間電位が供給されるという作用をもたらす。
【００３０】
また、この第１の側面において、上記レプリカ回路は、上記レプリカ回路内トランジスタと上記比較器内制御部との間に挿入された固定抵抗をさらに備えてもよい。これにより、一定の中間電位が供給されるという作用をもたらす。
【００３１】
また、この第１の側面において、上記レプリカ回路は、上記レプリカ回路内トランジスタと上記比較器内制御部との間に挿入された可変抵抗をさらに備えてもよい。これにより、可変抵抗により調整された中間電位が供給されるという作用をもたらす。
【００３２】
また、この第１の側面において、上記比較器は、上記複数の画素信号のうち互いに異なる画素信号がゲートに入力される複数の画素側トランジスタと、上記所定の基準信号がゲートに入力される基準側トランジスタとを備え、上記固体撮像素子は、上記複数の画素側トランジスタのそれぞれのソース電圧およびドレイン電圧を生成して供給するレプリカ回路をさらに備えてもよい。これにより、画素側トランジスタのそれぞれのソース電圧およびドレイン電圧がレプリカ回路により生成されるという作用をもたらす。
【００３３】
また、この第１の側面において、上記比較器は、上記複数の画素信号のうち互いに異なる画素信号がゲートに入力される複数の画素側トランジスタと、上記所定の基準信号がゲートに入力される基準側トランジスタと、所定の制御信号に従って上記複数の基準側トランジスタのソースおよびドレインに、ソース側ノードおよびドレイン側ノードの中間電位を供給する比較器内制御部とを備えてもよい。これにより、基準側トランジスタのソースおよびドレインに中間電位が供給されるという作用をもたらす。
【００３４】
また、この第１の側面において、前記比較器内制御部は、所定の選択信号に従って前記複数の画素側トランジスタのソースおよびドレインに前記中間電位をさらに供給してもよい。これにより、画素側トランジスタのソースおよびドレインに中間電位が供給されるという作用をもたらす。
【００３５】
また、この第１の側面において、前記複数の画素信号の切替えのたびに前記ソース側ノードの電位を初期値にするソースリセットスイッチをさらに具備してもよい。これにより、画素信号の切り替えのたびにソース側ノードがリセットされるという作用をもたらす。
【００３６】
また、この第１の側面において、所定のサンプリング信号に同期して前記中間電位をサンプリングして保持するサンプルホールド回路をさらに具備してもよい。これにより、逐次選択前に中間電位がサンプリングおよび保持されるという作用をもたらす。
【００３７】
また、この第１の側面において、前記中間電位を生成するレプリカ回路をさらに具備してもよい。これにより、レプリカ回路からの中間電位が供給されるという作用をもたらす。
【００３８】
また、この第１の側面において、所定数の前記比較器が配列され、前記レプリカ回路は前記比較器のそれぞれの内部に配置されてもよい。これにより、比較器内で生成された中間電位が供給されるという作用をもたらす。
【００３９】
また、この第１の側面において、所定数の前記比較器が配列され、前記レプリカ回路は前記所定数の比較器により共有されてもよい。これにより、所定数の比較器により共有されたレプリカ回路からの中間電位が供給されるという作用をもたらす。
【００４０】
また、この第１の側面において、前記レプリカ回路は、所定のバイアス電圧がゲートに入力されるレプリカ回路内トランジスタを備えてもよい。これにより、レプリカ回路内トランジスタを設けたレプリカ回路からの中間電位が供給されるという作用をもたらす。
【００４１】
また、この第１の側面において、前記レプリカ回路は、前記レプリカ回路内トランジスタと前記比較器内制御部との間に挿入された固定抵抗をさらに備えてもよい。これにより、一定の中間電位が供給されるという作用をもたらす。
【００４２】
また、この第１の側面において、前記レプリカ回路は、前記レプリカ回路内トランジスタと前記比較器内制御部との間に挿入された可変抵抗をさらに備えてもよい。これにより、可変抵抗により調整された中間電位が供給されるという作用をもたらす。
【００４３】
また、本技術の第２の側面は、複数の画素が配列された画素ブロックと、上記画素ブロックを駆動して複数の画素信号を同時に出力させる駆動回路と、上記複数の画素信号を逐次選択して当該選択した画素信号と所定の基準信号とを比較する比較器と、上記比較器の比較結果に基づいて上記所定の基準信号を更新させるための制御信号を生成する制御部と、上記制御信号に従って上記所定の基準信号を更新する基準信号更新部と、上記比較結果からなる画素データを処理する画像処理部とを具備する電子機器である。これにより、複数の画素信号が逐次選択されてＡＤ変換され、画像処理が実行されるという作用をもたらす。
【発明の効果】
【００４４】
本技術によれば、ＡＤＣが配置された固体撮像素子において、画素信号の読出し速度を向上させることができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００４５】
【図１】本技術の第１の実施の形態における電子機器の一構成例を示すブロック図である。
【図２】本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。
【図３】本技術の第１の実施の形態における画素領域の平面図の一例である。
【図４】本技術の第１の実施の形態における画素の一構成例を示す回路図である。
【図５】本技術の第１の実施の形態におけるカラム信号処理部の一構成例を示すブロック図である。
【図６】本技術の第１の実施の形態におけるＳＡＲＡＤＣ（Successive Approximation Register Analog to Digital Converter）の一構成例を示すブロック図である。
【図７】本技術の第１の実施の形態における比較器の一構成例を示す回路図である。
【図８】本技術の第１の実施の形態における比較器の別の構成例を示す回路図である。
【図９】本技術の第１の実施の形態における固体撮像素子の全体図の一例である。
【図１０】本技術の第１の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。
【図１１】本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。
【図１２】本技術の第１の実施の形態の変形例における画素領域の平面図の一例である。
【図１３】本技術の第２の実施の形態における画素領域の平面図の一例である。
【図１４】本技術の第２の実施の形態における共有ブロックの一構成例を示す回路図である。
【図１５】本技術の第２の実施の形態の変形例における画素領域の平面図の一例である。
【図１６】本技術の第３の実施の形態におけるＳＡＲＡＤＣの一構成例を示すブロック図である。
【図１７】本技術の第３の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。
【図１８】本技術の第４の実施の形態における固体撮像素子の一構成例を示すブロック図である。
【図１９】本技術の第５の実施の形態の変形例における画素領域の平面図の一例である。
【図２０】本技術の第５の実施の形態におけるカラム信号処理部の一構成例を示すブロック図である。
【図２１】本技術の第５の実施の形態におけるＳＡＲＡＤＣごとにＮ本の垂直信号線を配線した際のカラム信号処理部の一構成例を示すブロック図である。
【図２２】本技術の第５の実施の形態におけるＳＡＲＡＤＣの一構成例を示すブロック図である。
【図２３】本技術の第５の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。
【図２４】本技術の第６の実施の形態における画素領域の平面図の一例である。
【図２５】本技術の第６の実施の形態における下側カラム信号処理部の一構成例を示すブロック図である。
【図２６】本技術の第７の実施の形態におけるＤＡＣの一構成例を示すブロック図である。
【図２７】本技術の第７の実施の形態におけるＳＡＲロジック回路の一構成例を示すブロック図である。
【図２８】本技術の第７の実施の形態における画素信号１行目の逐次比較４ビット目までのＤＡＣの制御例を説明するための図である。
【図２９】本技術の第７の実施の形態における画素信号２行目の逐次比較４ビット目までのＤＡＣの制御例を説明するための図である。
【図３０】本技術の第７の実施の形態における画素信号３行目の逐次比較４ビット目までのＤＡＣの制御例を説明するための図である。
【図３１】本技術の第８の実施の形態における比較器の一構成例を示すブロック図である。
【図３２】本技術の第８の実施の形態における電位変動の一例を示すタイミングチャートである。
【図３３】本技術の第８の実施の形態の変形例における固体撮像素子の一構成例を示すブロック図である。
【図３４】本技術の第８の実施の形態の変形例における比較器の一構成例を示すブロック図である。
【図３５】本技術の第９の実施の形態における比較器の一構成例を示すブロック図である。
【図３６】本技術の第１０の実施の形態における比較器の一構成例を示すブロック図である。
【図３７】本技術の第１０の実施の形態における比較器の制御例の一例を示すタイミングチャートである。
【図３８】本技術の第１１の実施の形態における比較器の一構成例を示すブロック図である。
【図３９】本技術の第１１の実施の形態における比較器の制御例の一例を示すタイミングチャートである。
【図４０】本技術の第１２の実施の形態における比較器の一構成例を示すブロック図である。
【図４１】本技術の第１３の実施の形態における比較器の一構成例を示すブロック図である。
【図４２】車両制御システムの概略的な構成例を示すブロック図である。
【図４３】撮像部の設置位置の一例を示す説明図である。
【発明を実施するための形態】
【００４６】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（ＳＡＲＡＤＣが２つの画素信号を逐次選択する例）
２．第２の実施の形態（ＳＡＲＡＤＣが２つの共有ブロックからの画素信号を逐次選択する例）
３．第３の実施の形態（キャパシタが配置されたＳＡＲＡＤＣが画素信号を逐次選択する例）
４．第４の実施の形態（上側および下側のＳＡＲＡＤＣが２つの画素信号を逐次選択する例）
５．第５の実施の形態（ＳＡＲＡＤＣが４つの画素信号を逐次選択する例）
６．第６の実施の形態（マルチプレクサからの２つの画素信号をＳＡＲＡＤＣが逐次選択する例）
７．第７の実施の形態（容量の組合せを変更し、ＳＡＲＡＤＣが２つの画素信号を逐次選択する例）
８．第８の実施の形態（ＳＡＲＡＤＣが２つの画素信号を逐次選択し、中間電位を供給する例）
９．第９の実施の形態（ＳＡＲＡＤＣが２つの画素信号を逐次選択し、可変抵抗により調整した中間電位を供給する例）
１０．第１０の実施の形態（ＳＡＲＡＤＣが２つの画素信号を逐次選択し、ソース側電位をリセットする例）
１１．第１１の実施の形態（ＳＡＲＡＤＣが２つの画素信号を逐次選択し、中間電位をサンプリングして保持する例）
１２．第１２の実施の形態（ＳＡＲＡＤＣが２つの画素信号を逐次選択し、レプリカ回路によりドレイン電圧およびソース電圧を生成する例）
１３．第１３の実施の形態（ＳＡＲＡＤＣが２つの画素信号を逐次選択し、基準側にも中間電位を供給する例）
１４．移動体への応用例
【００４７】
＜１．第１の実施の形態＞
［電子機器の構成例］
図１は、本技術の第１の実施の形態における電子機器１００の一構成例を示すブロック図である。この電子機器１００は、画像データを撮像するための機器であり、光学系１１０、固体撮像素子２００、画像処理部１２０、メモリ１３０、撮像制御部１４０およびモニタ１５０を備える。電子機器１００としては、スマートフォン、ＩｏＴ（Internet of Things）カメラや車載カメラなどが想定される。
【００４８】
光学系１１０は、被写体からの入射光を集光して固体撮像素子２００に導くものである。光学系１１０は、１枚以上の光学レンズを含む。
【００４９】
固体撮像素子２００は、撮像制御部１４０の制御に従って画像データを撮像するものである。この固体撮像素子２００は、撮像した画像データを画像処理部１２０に信号線２０９を介して供給する。
【００５０】
撮像制御部１４０は、固体撮像素子２００を制御するものである。この撮像制御部１４０は、撮像タイミングを示す垂直同期信号や、露光時間を制御する信号などを固体撮像素子２００に信号線１４９を介して供給する。また、撮像制御部１４０は、例えば、撮像を開始させるための操作（シャッターボタンの押下など）が行われたときに、垂直同期信号の供給を開始する。
【００５１】
画像処理部１２０は、画像データに対して、デモザイク処理やホワイトバランス処理などの所定の画像処理を実行するものである。この画像処理部１２０は、処理後の画像データをメモリ１３０やモニタ１５０に信号線１２８および１２９を介して供給する。メモリ１３０は、画像データを記憶するものである。モニタ１５０は、画像データを表示するものである。
【００５２】
［固体撮像素子の構成例］
図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、センサチップ２０１と、そのセンサチップ２０１に積層された回路チップ２０２とを備える。
【００５３】
センサチップ２０１には、複数の画素が二次元格子状に配列された画素領域２２０が配置される。また、回路チップ２０２には、垂直駆動回路２１０、カラム信号処理部２４０、タイミング制御回路２５０および出力回路２６０が配置される。
【００５４】
垂直駆動回路２１０は、画素を駆動して画素信号をカラム信号処理部２４０へ出力させるものである。カラム信号処理部２４０は、列ごとに、画素信号に対してＡＤ（Analog to Digital）変換処理を実行し、出力回路２６０に供給するものである。出力回路２６０は、カラム信号処理部２４０からのデータに対してＣＤＳ（Correlated Double Sampling）処理などを実行し、画像処理部１２０へ出力するものである。また、出力回路２６０においては、ＣＤＳ処理の他、画像データのコントラストに基づいて焦点を検出するコントラストＡＦ（Auto Focus）処理が必要に応じて実行される。
【００５５】
タイミング制御回路２５０は、垂直同期信号に同期して、垂直駆動回路２１０、カラム信号処理部２４０および出力回路２６０のそれぞれの動作タイミングを制御するものである。
【００５６】
図３は、本技術の第１の実施の形態における画素領域２２０の平面図の一例である。この画素領域２２０には、複数の画素２３０が二次元格子状に、例えば、ベイヤー配列により配列される。ベイヤー配列においては、赤色の画素信号を生成するＲ（Red）の画素２３０と、緑色の画素信号を生成するＧ（Green）の画素２３０と、青色の画素信号を生成するＢ（Blue）の画素２３０とが配列される。なお、画素２３０は、ベイヤー配列以外の方式により、配列してもよい。
【００５７】
また、画素２３０の列ごとに、垂直方向に垂直信号線ＶＳＬ１およびＶＳＬ２が配線される。画素領域２２０内の列の総数をＭ（Ｍは、整数）とすると、合計で２×Ｍ本の垂直信号線が配線される。垂直方向において隣接する２つの画素２３０の一方は、垂直信号線ＶＳＬ１に接続され、他方は垂直信号線ＶＳＬ２に接続される。例えば、２ｋ（ｋは、整数）行目の画素２３０は、垂直信号線ＶＳＬ１に接続され、２ｋ＋１行目の画素２３０は、垂直信号線ＶＳＬ２に接続される。これらの２ｋ行目および２ｋ＋１行目の２画素からなる集合を、画素ブロック２２１とする。また、垂直信号線ＶＳＬ１は、画素信号ＡＩＮＰ１を伝送し、垂直信号線ＶＳＬ２は、画素信号ＡＩＮＰ２を伝送する。
【００５８】
垂直駆動回路２１０は、画素ブロック２２１の行を順に選択して駆動し、その行において画素ブロック２２１ごとに画素信号ＡＩＮＰ１およびＡＩＮＰ２を同時に出力させる。言い換えれば、垂直駆動回路２１０は、画素２３０の２ｋ行目および２ｋ＋１行目を同時に駆動する。なお、垂直駆動回路２１０は、特許請求の範囲に記載の駆動回路の一例である。
【００５９】
［画素回路の構成例］
図４は、本技術の第１の実施の形態における画素２３０の一構成例を示す回路図である。この画素２３０は、フォトダイオード２３１、転送トランジスタ２３２、リセットトランジスタ２３３、浮遊拡散層２３４、増幅トランジスタ２３５および選択トランジスタ２３６を備える。
【００６０】
フォトダイオード２３１は、受光した光を光電変換して電荷を生成するものである。このフォトダイオード２３１は、半導体基板において回路を配置する面を表面として、表面に対する裏面に配置される。このような固体撮像素子は、裏面照射型の固体撮像素子と呼ばれる。なお、裏面照射型の代わりに、表面にフォトダイオード２３１を配置する表面照射型の構成を用いることもできる。
【００６１】
転送トランジスタ２３２は、垂直駆動回路２１０からの転送信号ＴＲＧに従ってフォトダイオード２３１から浮遊拡散層２３４へ電荷を転送するものである。浮遊拡散層２３４は、転送された電荷を蓄積して、蓄積した電荷の量に応じた電圧を生成するものである。
【００６２】
リセットトランジスタ２３３は、垂直駆動回路２１０からのリセット信号ＲＳＴｐに従って浮遊拡散層２３４から電荷を引き抜いて、電荷量を初期化するものである。増幅トランジスタ２３５は、浮遊拡散層２３４の電圧を増幅するものである。選択トランジスタ２３６は、垂直駆動回路２１０からの選択信号ＳＥＬｐに従って、増幅された電圧の信号を画素信号として垂直信号線（例えば、ＶＳＬ１）を介してカラム信号処理部２４０へ出力するものである。
【００６３】
垂直駆動回路２１０は、露光が終了する直前の所定のタイミングにおいて、２ｋ行目および２ｋ＋１行目に同時にリセット信号ＲＳＴｐを供給して（言い換えれば、駆動して）画素信号ＡＩＮＰ１およびＡＩＮＰ２を同時に出力させる。このリセット時の画素信号のレベルを以下、「リセットレベル」と称する。カラム信号処理部２４０は、列ごとに２つのリセットレベルを逐次選択してＡＤ変換し、出力回路２６０へ出力する。
【００６４】
また、垂直駆動回路２１０は、露光終了時のタイミングにおいて、２ｋ行目および２ｋ＋１行目に同時に転送信号ＴＲＧを供給して（言い換えれば、駆動して）画素信号ＡＩＮＰ１およびＡＩＮＰ２を同時に出力させる。この信号転送時の画素信号のレベルを以下、「信号レベル」と称する。カラム信号処理部２４０は、列ごとに２つの信号レベルを逐次選択してＡＤ変換し、出力回路２６０へ出力する。
【００６５】
そして、出力回路２６０は、画素２３０ごとに、リセットレベルと信号レベルとの差分を、ｋＴＣノイズ（リセットノイズ）を除去した正味の画素データとして求める。この処理は、ＣＤＳ処理と呼ばれる。ＣＤＳ処理により、固体撮像素子２００は、ノイズの少ない画像データを撮像することができる。
【００６６】
なお、画素２３０の回路構成は、光電変換により画素信号を生成することができるものであれば、図４に例示した構成に限定されない。
【００６７】
［カラム信号処理部の構成例］
図５は、本技術の第１の実施の形態におけるカラム信号処理部２４０の一構成例を示すブロック図である。このカラム信号処理部２４０は、列ごとに、定電流源２４１および２４２とＳＡＲＡＤＣ３００とを備える。画素領域２２０内の画素列の総数をＭとすると、合計でＭ個のＳＡＲＡＤＣ３００が配置される。
【００６８】
定電流源２４１は、垂直信号線ＶＳＬ１に一定の電流を供給するものである。定電流源２４２は、垂直信号線ＶＳＬ２に一定の電流を供給するものである。
【００６９】
ＳＡＲＡＤＣ３００は、対応する列の垂直信号線ＶＳＬ１およびＶＳＬ２に接続される。このＳＡＲＡＤＣ３００は、これらの垂直信号線からの画素信号ＡＩＮＰ１およびＡＩＮＰ２を逐次選択してＡＤ変換するものである。ＳＡＲＡＤＣ３００は、ＡＤ変換後のデジタル信号ＤＯＵＴを出力回路２６０へ出力する。
【００７０】
［ＳＡＲＡＤＣの構成例］
図６は、本技術の第１の実施の形態におけるＳＡＲＡＤＣ３００の一構成例を示すブロック図である。このＳＡＲＡＤＣ３００は、比較器３１０、ＳＡＲ（Successive Approximation Register）ロジック回路３５０およびＤＡＣ（Digital to Analog Converter）３６０を備える。比較器３１０の入力端子は、サンプル・ホールド回路を介さずに垂直信号線ＶＳＬ１およびＶＳＬ２と直接接続されている。
【００７１】
ここで、近年、いわゆるスマートフォンやウェアラブルデバイスなどの小型端末で用いられる固体撮像素子は、画素サイズが１マイクロメートル（μｍ）程度と微細であり、サンプル・ホールド回路を設けるのは困難である。その理由として、サンプル・ホールド回路を設けると、その回路により生じるノイズ（いわゆるｋＴＣノイズ）を抑えるにはサンプル・ホールド回路内の容量を大きくするしかなく、回路面積が増加してしまうためである。また、ＡＤＣの入力容量が大きくなってしまう。つまり、垂直信号線の負荷容量が増大することに伴ってセトリング速度が低下してしまい、全体として、処理速度が低下することとなる。また垂直信号線を切り替えた際に、サンプル・ホールド回路の容量を再度充電する必要があり、垂直信号線の切り替えに伴う余分なセトリング時間を必要としてしまう。
【００７２】
これに対し、ＳＡＲＡＤＣ３００では、サンプルホールド回路を設けずに、垂直信号線を切り替えることが可能であるため、サンプル・ホールド回路を用いる構成によるノイズ発生が生じない。そのため、画質の劣化を抑制することができる。また、サンプル・ホールド回路を設ける場合と比較して、固体撮像素子２００の実装面積や消費電力を低減することができる。
【００７３】
比較器３１０は、タイミング制御回路２５０の制御に従って画素信号ＡＩＮＰ１およびＡＩＮＰ２を逐次選択して、その選択した信号と所定の基準信号ＡＩＮＤＡＣとを比較するものである。この比較器３１０は、比較結果を示す差動信号をＳＡＲロジック回路３５０に出力する。この差動信号は、正側信号ＣＭＰと負側信号ｘＣＭＰとからなる。
【００７４】
ここで、タイミング制御回路２５０は、信号線選択信号とイネーブル信号ＥＮとを比較器３１０に供給して、その動作を制御する。信号線選択信号は、垂直信号線ＶＳＬ１およびＶＳＬ２のいずれかを選択させるための信号であり、選択信号ＳＥＬ１、ｘＳＥＬ１、ＳＥＬ２、ｘＳＥＬ２からなる。垂直信号線ＶＳＬ１を選択させる場合には、例えば、選択信号ＳＥＬ１およびｘＳＥＬ２がハイレベルに、残りの信号はローレベルに設定される。一方、垂直信号線ＶＳＬ２を選択させる場合には、例えば、選択信号ＳＥＬ２およびｘＳＥＬ１がハイレベルに、残りの信号はローレベルに設定される。
【００７５】
また、イネーブル信号ＥＮは、比較器３１０を有効または無効に制御するための信号である。例えば、比較器３１０を有効にする場合に、イネーブル信号ＥＮにハイレベルが設定される。一方、比較器３１０を無効にする場合に、イネーブル信号ＥＮにローレベルが設定される。
【００７６】
ＳＡＲロジック回路３５０は、比較器３１０の比較結果に基づいて、画素信号に近似するような基準信号ＡＩＮＤＡＣの値を示すデジタル信号を求めてレジスタに保持し、その値に基準信号ＡＩＮＤＡＣを更新させるための制御信号ＣＴＬを生成するものである。ＤＡＣ３６０は、制御信号ＣＴＬに対するＤＡ（Digital to Analog）変換により、アナログの基準信号ＡＩＮＤＡＣを更新するものである。なお、ＳＡＲロジック回路３５０は、特許請求の範囲に記載の制御部の一例である。ＤＡＣ３６０は、特許請求の範囲に記載の基準信号更新部の一例である。
【００７７】
初期状態において基準信号ＡＩＮＤＡＣのレベルは、所定の参照電圧をＶＲＥＦとして、例えば、初期値ＶＲＥＦ／２に設定される。そして、比較器３１０は、選択した画素信号と、初期値の基準信号ＡＩＮＤＡＣとを比較する。画素信号が基準信号ＡＩＮＤＡＣより大きい場合、ＳＡＲロジック回路３５０は、デジタル信号ＤＯＵＴのＭＳＢ（Most Significant Bit）を「１」にする。そして、ＳＡＲロジック回路３５０は、基準信号ＡＩＮＤＡＣをＶＲＥＦ／４の分、上昇させる。
【００７８】
一方、画素信号が基準信号ＡＩＮＤＡＣ以下の場合、ＳＡＲロジック回路３５０は、デジタル信号ＤＯＵＴのＭＳＢを「０」にする。そして、ＳＡＲロジック回路３５０は、基準信号ＡＩＮＤＡＣをＶＲＥＦ／４の分、降下させる。
【００７９】
そして、比較器３１０は、次の比較を行い、画素信号が基準信号ＡＩＮＤＡＣより大きい場合、ＳＡＲロジック回路３５０は、ＭＳＢの次の桁を「１」にする。そして、ＳＡＲロジック回路３５０は、基準信号ＡＩＮＤＡＣをＶＲＥＦ／８の分、上昇させる。
【００８０】
一方、画素信号が基準信号ＡＩＮＤＡＣ以下の場合、ＳＡＲロジック回路３５０は、ＭＳＢの次の桁を「０」にする。そして、ＳＡＲロジック回路３５０は、基準信号ＡＩＮＤＡＣをＶＲＥＦ／８の分、降下させる。
【００８１】
以下、同様の手順が、ＬＳＢ（Least Significant Bit）まで継続される。これにより、アナログの画素信号が、デジタル信号ＤＯＵＴにＡＤ変換される。ＡＤ変換の終了時にＳＡＲロジック回路３５０は、デジタル信号ＤＯＵＴを出力回路２６０に出力する。このデジタル信号ＤＯＵＴは、画素信号（リセットレベルまたは信号レベル）をＡＤ変換したデータ（すなわち、画素データ）を示す。
【００８２】
なお、タイミング制御回路２５０は、ＤＡＣ３６０の参照電圧ＶＲＥＦを変更することにより、ＳＡＲＡＤＣ３００のゲインを制御することができる。ゲインは、例えば、「１」乃至「８」倍の範囲で制御される。
【００８３】
［比較器の構成例］
図７は、本技術の第１の実施の形態における比較器３１０の一構成例を示す回路図である。この比較器３１０は、カレントミラートランジスタ３１１および３１２と、イネーブルスイッチ３１３と、選択スイッチ３１４および３１７と、画素側トランジスタ３１５および３１８と、短絡スイッチ３１６および３１９とを備える。また、比較器３１０は、基準側トランジスタ３２０と、電流源トランジスタ３２１とを備える。カレントミラートランジスタ３１１および３１２として、例えば、ｐＭＯＳ（p-channel Metal Oxide Semiconductor）トランジスタが用いられる。また、画素側トランジスタ３１５、画素側トランジスタ３１８、基準側トランジスタ３２０および電流源トランジスタ３２１として、例えば、ｎＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタが用いられる。
【００８４】
カレントミラートランジスタ３１１のゲートは、カレントミラートランジスタ３１２のゲートに接続され、ソースは電源に接続される。また、カレントミラートランジスタ３１１のドレインは、正側出力ノード３２２に接続される。カレントミラートランジスタ３１２のソースは電源に接続され、ドレインは、負側出力ノード３２３に接続される。
【００８５】
イネーブルスイッチ３１３は、タイミング制御回路２５０からのイネーブル信号ＥＮに従って、カレントミラートランジスタ３１１および３１２のそれぞれのゲートと負側出力ノード３２３との間の経路を開閉するものである。例えば、イネーブル信号ＥＮがハイレベル（有効）の場合にイネーブルスイッチ３１３は閉状態に移行し、イネーブル信号ＥＮがローレベル（無効）の場合にイネーブルスイッチ３１３は開状態に移行する。カレントミラートランジスタ３１１および３１２とイネーブルスイッチ３１３とからなる回路は、カレントミラー回路として機能する。
【００８６】
選択スイッチ３１４は、タイミング制御回路２５０からの選択信号ＳＥＬ１に従って画素側トランジスタ３１５のドレインと正側出力ノード３２２との間の経路を開閉するものである。例えば、選択信号ＳＥＬ１がハイレベルである（すなわち、垂直信号線ＶＳＬ１が選択された）場合に選択スイッチ３１４は閉状態に移行し、選択信号ＳＥＬ１がローレベルである場合に選択スイッチ３１４は開状態に移行する。
【００８７】
画素側トランジスタ３１５のゲートは垂直信号線ＶＳＬ１に接続され、ソースは電流源トランジスタ３２１のドレインに接続される。
【００８８】
短絡スイッチ３１６は、選択信号ｘＳＥＬ１に従って、画素側トランジスタ３１５のソースおよびドレインを短絡するものである。例えば、選択信号ｘＳＥＬ１がハイレベルである（すなわち、垂直信号線ＶＳＬ１が選択されていない）場合に短絡スイッチ３１６は閉状態に移行してソースおよびドレインを短絡する。一方、選択信号ｘＳＥＬ１がローレベルである場合に短絡スイッチ３１６は、開状態に移行する。
【００８９】
選択スイッチ３１７は、タイミング制御回路２５０からの選択信号ＳＥＬ２に従って画素側トランジスタ３１８のドレインと正側出力ノード３２２との間の経路を開閉するものである。例えば、選択信号ＳＥＬ２がハイレベルである（すなわち、垂直信号線ＶＳＬ２が選択された）場合に選択スイッチ３１７は閉状態に移行し、選択信号ＳＥＬ２がローレベルである場合に選択スイッチ３１７は開状態に移行する。なお、選択スイッチ３１４および３１７からなる回路は、特許請求の範囲に記載の比較器内選択部の一例である。
【００９０】
画素側トランジスタ３１８のゲートは垂直信号線ＶＳＬ２に接続され、ソースは電流源トランジスタ３２１のドレインに接続される。
【００９１】
短絡スイッチ３１９は、選択信号ｘＳＥＬ２に従って、画素側トランジスタ３１８のソースおよびドレインを短絡するものである。例えば、選択信号ｘＳＥＬ２がハイレベルである（すなわち、垂直信号線ＶＳＬ２が選択されていない）場合に短絡スイッチ３１９は閉状態に移行してソースおよびドレインを短絡する。一方、選択信号ｘＳＥＬ２がローレベルである場合に短絡スイッチ３１９は、開状態に移行する。なお、短絡スイッチ３１６および３１９からなる回路は、特許請求の範囲に記載の短絡部の一例である。
【００９２】
基準側トランジスタ３２０のゲートには、ＤＡＣ３６０からの基準信号ＡＩＮＤＡＣが入力され、ソースは電流源トランジスタ３２１のドレインに接続され、ドレインは負側出力ノード３２３に接続される。
【００９３】
正側出力ノード３２２および負側出力ノード３２３からは、正側信号ＣＭＰおよび負側信号ｘＣＭＰがＳＡＲロジック回路３５０へ出力される。これらの正側信号ＣＭＰおよび負側信号ｘＣＭＰからなる差動信号は、選択された垂直信号線からの画素信号と基準信号ＡＩＮＤＡＣとの比較結果を示す。
【００９４】
電流源トランジスタ３２１のゲートには一定のバイアス電圧Ｖbiasが入力され、ソースは、接地端子に接続される。
【００９５】
上述の構成により、垂直信号線ＶＳＬ１が選択された場合には、選択スイッチ３１４が閉状態に移行して、画素側トランジスタ３１５のドレインと正側出力ノード３２２とを接続する。また、選択スイッチ３１７は開状態に移行して、選択されない方の画素側トランジスタ３１８のドレインをハイインピーダンスにする。さらに、短絡スイッチ３１９は、選択されない方の画素側トランジスタ３１８のソースおよびドレインを短絡する。
【００９６】
一方、垂直信号線ＶＳＬ２が選択された場合には、選択スイッチ３１７が閉状態に移行して、画素側トランジスタ３１８のドレインと正側出力ノード３２２とを接続する。また、選択スイッチ３１４は開状態に移行して、選択されない方の画素側トランジスタ３１５のドレインをハイインピーダンスにする。さらに、短絡スイッチ３１６は、選択されない方の画素側トランジスタ３１５のソースおよびドレインを短絡する。
【００９７】
このように、選択されない方の画素側トランジスタのドレインをハイインピーダンスにし、そのソースおよびドレインを短絡することにより、選択されない方の垂直信号線からのノイズの影響を抑制することができる。すなわち、ノイズ耐性を向上させることができる。
【００９８】
また、イネーブル信号ＥＮをローレベルにすることにより、イネーブルスイッチ３１３が開状態となるため、比較器３１０の比較動作を無効にすることができる。タイミング制御回路２５０は、例えば、ＡＤ変換を行わない期間においてイネーブル信号ＥＮにより比較器３１０を無効にすることによって、消費電力を削減することができる。なお、図８に例示するように、イネーブルスイッチ３１３を削除し、カレントミラートランジスタ３１１および３１２と電流源トランジスタ３２１とのそれぞれのゲートにイネーブル信号ＥＮを入力してもよい。この場合にタイミング制御回路２５０は、例えば、比較器３１０が比較を行うタイミングにおいてイネーブル信号ＥＮをハイレベルにする。また、タイミング制御回路２５０は、ＳＡＲロジック回路３５０がレジスタを更新中の期間や、ＤＡＣ３６の基準信号を更新中の期間においてイネーブル信号ＥＮをローレベルにする。これにより、さらに消費電力を削減することができる。
【００９９】
図９は、本技術の第１の実施の形態における固体撮像素子２００の全体図の一例である。画素ブロック２２１には、２つの画素２３０が垂直方向に配列される。垂直駆動回路２１０は、画素ブロック２２１を駆動して、２つの画素信号（ＡＩＮＰ１およびＡＩＮＰ２）を垂直信号線ＶＳＬ１およびＶＳＬ２を介して同時に出力させる。
【０１００】
そして、ＳＡＲＡＤＣ３００において、比較器３１０は、画素信号ＡＩＮＰ１およびＡＩＮＰ２を逐次選択して、その信号と基準信号ＡＩＮＤＡＣとを比較する。
【０１０１】
ＳＡＲロジック回路３５０は、比較器３１０の比較結果に基づいて、基準信号ＡＩＮＤＡＣを更新させるための制御信号ＣＴＬを生成してＤＡＣ３６０に供給する。ＤＡＣ３６０は、その制御信号ＣＴＬに従って、基準信号ＡＩＮＤＡＣを更新し、比較器３１０に供給する。
【０１０２】
［固体撮像素子の動作例］
図１０は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。垂直駆動回路２１０は、タイミングＴ０において、リセット信号ＲＳＴｐにより画素ブロック２２１を駆動して、リセットレベルＲ１およびＲ２を同時に出力させる。また、タイミング制御回路２５０は、ＳＡＲＡＤＣ３００を初期化する。ここで、ＳＡＲＡＤＣ３００の初期化とは、ＳＡＲＡＤＣ３００内の基準信号ＡＩＮＤＡＣおよびデジタル信号ＤＯＵＴを初期値にすることを意味する。
【０１０３】
リセットレベルＲ１およびＲ２が静定するまでのセトリングタイムが経過したタイミングＴ１においてタイミング制御回路２５０は、選択信号によりＳＡＲＡＤＣ３００を制御してリセットレベルＲ１のＡＤ変換を開始させる。リセットレベルＲ１のＡＤ変換完了時のタイミングＴ１１においてタイミング制御回路２５０は、選択信号によりＳＡＲＡＤＣ３００を制御してリセットレベルＲ２のＡＤ変換を開始させる。これらのＡＤ変換が完了するタイミングＴ２までの間において、アナログのリセットレベルＲ１およびＲ２は、保持される。また、ＡＤ変換されたリセットレベルは、出力回路２６０により保持される。
【０１０４】
ＡＤ変換が完了したタイミングＴ２において垂直駆動回路２１０は、転送信号ＴＲＧにより画素ブロック２２１を駆動して、信号レベルＳ１およびＳ２を同時に出力させる。また、タイミング制御回路２５０は、ＳＡＲＡＤＣ３００を初期化する。
【０１０５】
信号レベルＳ１およびＳ２が静定するまでのセトリングタイムが経過したタイミングＴ３においてタイミング制御回路２５０は、選択信号によりＳＡＲＡＤＣ３００を制御して信号レベルＳ１のＡＤ変換を開始させる。信号レベルＳ１のＡＤ変換完了時のタイミングＴ３１においてタイミング制御回路２５０は、選択信号によりＳＡＲＡＤＣ３００を制御して信号レベルＳ２のＡＤ変換を開始させる。これらのＡＤ変換が完了するタイミングＴ４までの間において、アナログの信号レベルＳ１およびＳ２は保持される。そして、出力回路２６０は、ＡＤ変換された信号レベルを取得し、その信号レベルと、保持しておいたリセットレベルとの差分を求める。
【０１０６】
上述の画素ブロック２２１の駆動およびＡＤ変換は、画素ブロック２２１の行ごとに実行される。画素ブロック２２１の１行は、画素２３０の２行に相当するため、タイミングＴ０やＴ２において２行を同時に駆動することにより、それらの２行を順に駆動する場合と比較して、画像データの読出し速度を向上させることができる。ここで、読出し速度は、画素２３０を駆動してからＡＤ変換が完了するまでの時間により、一定値（例えば、画素データのデータサイズ）を除した値を意味する。
【０１０７】
また、ＡＤ変換をＳＡＲＡＤＣ３００により実行するため、シングルスロープ型のＡＤＣによりＡＤ変換を実行する場合と比較して、ＡＤ変換の速度を速くすることができる。
【０１０８】
図１１は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。
【０１０９】
固体撮像素子２００内の垂直駆動回路２１０は、まず、２ｋ行目および２ｋ＋１行目をリセット信号ＲＳＴｐにより同時に初期化する（ステップＳ９０１）。リセットレベルＲ１およびＲ２が静定した後にＳＡＲＡＤＣ３００は、リセットレベルＲ１をＡＤ変換し（ステップＳ９０２）、次にリセットレベルＲ２をＡＤ変換する（ステップＳ９０３）。
【０１１０】
そして、垂直駆動回路２１０は、２ｋ行目および２ｋ＋１行目において転送信号ＴＲＧにより同時に電荷の転送を行わせる（ステップＳ９０４）。信号レベルＳ１およびＳ２が静定した後にＳＡＲＡＤＣ３００は、信号レベルＳ１をＡＤ変換し（ステップＳ９０５）、次に信号レベルＳ２をＡＤ変換する（ステップＳ９０６）。
【０１１１】
そして、出力回路２６０は、ＣＤＳ処理を実行する（ステップＳ９０７）。固体撮像素子２００は、全行の読出しが完了したか否かを判断する（ステップＳ９０８）。全行の読出しが完了していない場合に（ステップＳ９０８：Ｎｏ）、固体撮像素子２００は、ステップＳ９０１以降を繰り返し実行する。一方、全行の読出しが完了した場合に（ステップＳ９０８：Ｙｅｓ）、固体撮像素子２００は、画像データを撮像する動作を終了する。複数の画像データを撮像する場合には、例えば、垂直同期信号に同期してステップＳ９０１乃至Ｓ９０８が繰り返し実行される。
【０１１２】
このように、本技術の第１の実施の形態によれば、垂直駆動回路２１０が２つの画素信号を同時に出力させ、比較器３１０がそれらを逐次選択して比較することにより、画素信号を１つずつ出力させて比較する場合よりも読出し速度を向上させることができる。
【０１１３】
［第１の変形例］
上述の第１の実施の形態では、固体撮像素子２００は、コントラストＡＦ方式を用いて焦点を検出していたが、コントラストＡＦは、位相差ＡＦ方式と比較して、ＡＦ速度が遅くなってしまう。この第１の実施の形態の変形例の固体撮像素子２００は、位相差ＡＦ方式を用いて焦点を検出する点において第１の実施の形態と異なる。
【０１１４】
図１２は、本技術の第１の実施の形態の変形例における画素領域２２０の平面図の一例である。この第１の実施の形態の変形例の画素領域２２０には、長方形の画素が配列される。
【０１１５】
また、画素領域２２０においては、同色の一対の画素が、水平方向に隣接して配列される。例えば、Ｇの画素２９１の右側にＧの画素２９２が配置される。その画素２９２の右側に一対のＢ画素が配列される。画素２９１および２９２の下方には一対のＲ画素が配置され、それらの右側には２つのＧ画素が配置される。
【０１１６】
そして、隣接する同色の一対の画素には、同一のマイクロレンズが設けられる。図１１における一点鎖線は、マイクロレンズの位置を表す。これらの一対の画素の一方には、瞳分割された２つの像の一方の入射光が入力され、一対の画素の他方には、瞳分割された２つの像の他方の入射光が入力される。出力回路２６０は、画素データから２つの像の位相差を求め、その位相差から焦点を検出する位相差ＡＦ処理を実行する。
【０１１７】
このように、本技術の第１の実施の形態の変形例によれば、位相差ＡＦ方式を用いることにより、コントラストＡＦ方式を用いる場合と比較して、高速に焦点を検出することができる。
【０１１８】
＜２．第２の実施の形態＞
上述の第１の実施の形態では、画素２３０ごとに、浮遊拡散層２３４や選択トランジスタ２３６を配置していたが、画素数が多くなるほど回路規模が増大するおそれがある。この第２の実施の形態の固体撮像素子２００は、複数の画素が浮遊拡散層等を共有する点において第１の実施の形態と異なる。
【０１１９】
図１３は、本技術の第２の実施の形態における画素領域２２０の平面図の一例である。第２の実施の形態の画素領域２２０において、画素ブロック２２１には、２つの共有ブロック２７０が垂直方向に配列される。それぞれの共有ブロック２７０には、浮遊拡散層を共有する複数の画素が配列される。例えば、４行×２列の８画素が共有ブロック２７０に配列される。これらの画素は、第１の実施の形態と同様にベイヤー配列により配列される。なお、共有ブロック２７０内の画素数は、８個に限定されない。
【０１２０】
また、ＳＡＲＡＤＣ３００は、画素ブロック２２１の列ごとに配列される。言い換えれば、ＳＡＲＡＤＣ３００は、画素の２列ごとに配列される。また、垂直信号線は、画素ブロック２２１の列ごとに２本配線される。例えば、画素領域２２０内の画素列の総数をＭとすると、ＳＡＲＡＤＣ３００は、合計でＭ／２個配列され、垂直信号線は、合計でＭ本配線される。また、画素ブロック２２１内の２つの共有ブロック２７０は、互いに異なる垂直信号線に接続される。
【０１２１】
図１４は、本技術の第１の実施の形態における共有ブロック２７０の一構成例を示す回路図である。この共有ブロック２７０は、転送トランジスタ２７１、２７２、２７５、２７６、２７９、２８０、２８３および２８４と、フォトダイオード２７３、２７４、２７７、２７８、２８１、２８２、２８５および２８６とを備える。また、共有ブロック２７０は、リセットトランジスタ２８７、浮遊拡散層２８８、増幅トランジスタ２８９および選択トランジスタ２９０を備える。転送トランジスタ２７１等のトランジスタとして、例えば、ｎＭＯＳトランジスタが用いられる。
【０１２２】
フォトダイオード２７３、２７４、２７７、２７８、２８１、２８２、２８５および２８６のそれぞれは、受光した光を光電変換して電荷を生成するものである。
【０１２３】
転送トランジスタ２７１は、垂直駆動回路２１０からの転送信号ＴＲＧ０に従ってフォトダイオード２７３から浮遊拡散層２８８へ電荷を転送するものである。転送トランジスタ２７２は、垂直駆動回路２１０からの転送信号ＴＲＧ１に従ってフォトダイオード２７４から浮遊拡散層２８８へ電荷を転送するものである。
【０１２４】
転送トランジスタ２７５は、垂直駆動回路２１０からの転送信号ＴＲＧ２に従ってフォトダイオード２７７から浮遊拡散層２８８へ電荷を転送するものである。転送トランジスタ２７６は、垂直駆動回路２１０からの転送信号ＴＲＧ３に従ってフォトダイオード２７８から浮遊拡散層２８８へ電荷を転送するものである。
【０１２５】
また、転送トランジスタ２７９は、垂直駆動回路２１０からの転送信号ＴＲＧ４に従ってフォトダイオード２８１から浮遊拡散層２８８へ電荷を転送するものである。転送トランジスタ２８０は、垂直駆動回路２１０からの転送信号ＴＲＧ５に従ってフォトダイオード２８２から浮遊拡散層２８８へ電荷を転送するものである。
【０１２６】
転送トランジスタ２８３は、垂直駆動回路２１０からの転送信号ＴＲＧ６に従ってフォトダイオード２８５から浮遊拡散層２８８へ電荷を転送するものである。転送トランジスタ２８４は、垂直駆動回路２１０からの転送信号ＴＲＧ７に従ってフォトダイオード２８６から浮遊拡散層２８８へ電荷を転送するものである。
【０１２７】
浮遊拡散層２８８は、転送された電荷を蓄積して、蓄積した電荷の量に応じた電圧を生成するものである。リセットトランジスタ２８７は、垂直駆動回路２１０からのリセット信号ＲＳＴｐに従って浮遊拡散層２８８から電荷を引き抜いて、電荷量を初期化するものである。増幅トランジスタ２８９は、浮遊拡散層２８８の電圧を増幅するものである。選択トランジスタ２９０は、垂直駆動回路２１０からの選択信号ＳＥＬｐに従って、増幅された電圧の信号を画素信号として垂直信号線ＶＳＬ１等を介してカラム信号処理部２４０へ出力するものである。
【０１２８】
垂直駆動回路２１０は、画素ブロック２２１を駆動して、上側の共有ブロック２７０内のいずれかの画素の画素信号と下側の共有ブロック２７０内のいずれかの画素の画素信号とを同時に出力させる。
【０１２９】
このように、本技術の第２の実施の形態によれば、複数の画素が浮遊拡散層２８８や選択トランジスタ２９０を共有するため、浮遊拡散層２８８等を共有しない構成と比較して、画素当たりの回路規模を削減することができる。
【０１３０】
［変形例］
上述の第２の実施の形態では、ベイヤー配列により画素を画素領域２２０に配列していたが、ベイヤー配列では同色の画素が隣り合っていないため、同色の複数の画素データを画素加算する際に画質が低下するおそれがある。この第２の実施の形態の変形例の固体撮像素子２００は、同色の複数の画素を隣接して配置した点において第２の実施の形態と異なる。
【０１３１】
図１５は、本技術の第２の実施の形態の変形例における画素領域２２０の平面図の一例である。同図に例示するように、第２の実施の形態の変形例では、同色の４個の画素が隣接して配置される。例えば、Ｇの画素２９３が共有ブロック２７０の左上に配置され、その右側にＧの画素２９４が配置される。また、画素２９３の下方にＧの画素２９５が配置され、その右側にＧの画素２９６が配置される。共有ブロック２７０において残りには、Ｒ画素が４つ配置される。その右側の共有ブロック２７０には、４個のＢ画素と４個のＧ画素とが配置される。
【０１３２】
出力回路２６０は、画素加算モードなどにおいて、隣接する同色の４個の画素データを画素加算する。
【０１３３】
また、垂直駆動回路２１０は、ダイナミックレンジを拡大するモードにおいて、隣接する同色の４個の画素のうち半分の露光時間を、残りの露光時間と異なる値に設定する。例えば、垂直駆動回路２１０は、画素２９３と、その右下の画素２９６とを露光時間ＴＳに亘って露光させる。次に、垂直駆動回路２１０は、画素２９４と、その左下の画素２９５とを、露光時間ＴＳより長い露光時間ＴＬに亘って露光させる。そして、出力回路２６０は、露光時間ＴＳで露光した画素データと、露光時間ＴＬで露光した画素データとをアルファ合成などにより合成する。これにより、ダイナミックレンジを拡大することができる。
【０１３４】
このように、本技術の第２の実施の形態の変形例によれば、同色の複数の画素を隣接して配置したため、隣接する画素の色が異なるベイヤー配列の場合と比較して、画素加算した画像データの画質を向上させることができる。
【０１３５】
＜３．第３の実施の形態＞
上述の第１の実施の形態では、ＳＡＲＡＤＣ３００内にサンプル・ホールドを行うためのキャパシタを配置していなかった。しかし、この構成では、ＡＤ変換に要する時間が長くなると、画素２３０が保持した画素信号のレベルが変動して、ＡＤ変換の誤差が大きくなるおそれがある。この第３の実施の形態のＳＡＲＡＤＣ３００は、キャパシタを備える点において第１の実施の形態と異なる。
【０１３６】
図１６は、本技術の第３の実施の形態におけるＳＡＲＡＤＣ３００の一構成例を示すブロック図である。この第３の実施の形態のＳＡＲＡＤＣ３００は、キャパシタ３８１および３８２と、リセットスイッチ３７１および３７２とをさらに備える点において第１の実施の形態と異なる。
【０１３７】
キャパシタ３８１の一端は垂直信号線ＶＳＬ１に接続され、他端は比較器３１０の入力端子に接続される。キャパシタ３８２の一端は垂直信号線ＶＳＬ２に接続され、他端は比較器３１０の入力端子に接続される。
【０１３８】
リセットスイッチ３７１は、タイミング制御回路２５０からのリセット信号ＲＳＴａに従って、キャパシタ３８１の比較器３１０側の端子と、低インピーダンスの固定電位との間の経路を開閉するものである。リセットスイッチ３７２は、リセット信号ＲＳＴａに従って、キャパシタ３８２の比較器３１０側の端子と固定電位との間の経路を開閉するものである。例えば、リセット信号ＲＳＴａがハイレベルの場合にリセットスイッチ３７１および３７２は閉状態に移行する。これにより、キャパシタ３８１および３８２のそれぞれの電荷量が初期化される。一方、リセット信号ＲＳＴａがローレベルの場合にリセットスイッチ３７１および３７２は開状態に移行し、ハイインピーダンスとなる。なお、リセットスイッチ３７１および３７２からなる回路は、特許請求の範囲に記載のリセット部の一例である。
【０１３９】
図１７は、本技術の第３の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。画素ブロック２２１が初期化されるタイミングＴ０から、セトリングタイムが経過するタイミングＴ１までの間において、タイミング制御回路２５０は、リセット信号ＲＳＴａによりリセットスイッチ３７１および３７２を閉状態にする。これにより、キャパシタ３８１および３８２の電荷量が初期化される。
【０１４０】
そして、タイミングＴ１において、タイミング制御回路２５０は、リセット信号ＲＳＴａによりリセットスイッチ３７１および３７２を開状態にする。これにより、リセットスイッチ３７１および３７２はハイインピーダンスとなる。このときに、リセットノイズがキャパシタ３８１および３８２に保持される。一方、画素２３０もリセットレベルを保持し続ける。そして、リセットレベルのＡＤ変換が完了するタイミングＴ３まで、タイミング制御回路２５０は、リセットスイッチ３７１および３７２を開状態に維持する。
【０１４１】
また、タイミングＴ２から信号レベルが静定するタイミングＴ３までの間においても、タイミング制御回路２５０は、リセットスイッチ３７１および３７２を開状態のままにする。これにより、キャパシタ３８１および３８２の片側が解放端のままの状態であり続けるため、容量電荷が移動せず、新たにｋＴＣノイズが印加されることを回避することができる。タイミングＴ３から、次に画素２３０をリセットするタイミングまで、タイミング制御回路２５０は、リセットスイッチ３７１および３７２を開状態に維持する。
【０１４２】
なお、第３の実施の形態では、画素２３０ごとに、浮遊拡散層２３４等を配置しているが、第２の実施の形態のように、複数の画素が浮遊拡散層等を共有する構成としてもよい。
【０１４３】
このように、本技術の第３の実施の形態によれば、ＳＡＲＡＤＣ３００内に画素信号を保持するキャパシタ３８１および３８２を設けることにより、ＡＤ変換中の画素信号の変動を抑制することができる。
【０１４４】
＜４．第４の実施の形態＞
上述の第１の実施の形態では、１つのカラム信号処理部２４０が２ｋ行目と２ｋ＋１行目の画素信号を逐次選択してＡＤ変換していたが、行数が増大するほど、ＡＤ変換の回数が増加し、読出し速度が低下してしまう。この第４の実施の形態の固体撮像素子２００は、２つのカラム信号処理部を配置した点において第１の実施の形態と異なる。
【０１４５】
図１８は、本技術の第４の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、カラム信号処理部２４０の代わりに、上側カラム信号処理部２４５と下側カラム信号処理部２４６とを備える点において第１の実施の形態と異なる。
【０１４６】
画素ブロック２２１には、４つの画素２３０が垂直方向に配列される。また、垂直駆動回路２１０は、それらの画素２３０を駆動して４ｋ行目と４ｋ＋１行目の画素信号を上側カラム信号処理部２４５に出力させ、４ｋ＋２行目と４ｋ＋３行目の画素信号とを下側カラム信号処理部２４６に出力させる。
【０１４７】
上側カラム信号処理部２４５は、４ｋ行目と４ｋ＋１行目の画素信号をＡＤ変換し、下側カラム信号処理部２４６は、４ｋ＋２行目と４ｋ＋３行目の画素信号をＡＤ変換する。
【０１４８】
なお、第４の実施の形態では、画素２３０ごとに、浮遊拡散層２３４等を配置しているが、第２の実施の形態のように、複数の画素が浮遊拡散層等を共有する構成としてもよい。
【０１４９】
このように、本技術の第４の実施の形態によれば、上側カラム信号処理部２４５と下側カラム信号処理部２４６とが並列にＡＤ変換を行うことにより、それらの一方のみを設ける場合と比較して読出し速度を２倍にすることができる。
【０１５０】
＜５．第５の実施の形態＞
上述の第１の実施の形態では、列ごとにＳＡＲＡＤＣ３００を配置していたが、列数が増大するほど、ＳＡＲＡＤＣ３００の個数が多くなり、カラム信号処理部２４０の回路規模が大きくなるおそれがある。この第５の実施の形態の固体撮像素子２００は、２列ごとにＳＡＲＡＤＣ３００を配置した点において第１の実施の形態と異なる。
【０１５１】
図１９は、本技術の第５の実施の形態の変形例における画素領域２２０の平面図の一例である。第５の実施の形態の画素領域２２０においては、画素ブロック２２１ごとに、２行×２列に４つの画素２３０が配列される。また、２列ごとに、垂直信号線ＶＳＬ１乃至ＶＳＬ４の４本が配線される。画素領域２２０内の画素列の総数をＭとすると、合計で２×Ｍ本の垂直信号線が配線される。画素ブロック２２１内の４画素は、互いに異なる垂直信号線に接続される。
【０１５２】
なお、画素ブロック２２１内に４画素を配列して、画素ブロック２２１の列ごとに４本の垂直信号線を配線しているが、垂直信号線の本数は２本以上であれば、４本に限定されない。すなわち、画素ブロック２２１内にＮ（Ｎは２以上の整数）画素を配列して、Ｎ本の垂直信号線を配線することができる。ただし、Ｎは、２乃至１６が妥当な値である。
【０１５３】
また、第５の実施の形態では、画素２３０ごとに、浮遊拡散層２３４等を配置しているが、第２の実施の形態のように、複数の画素が浮遊拡散層等を共有する構成としてもよい。
【０１５４】
図２０は、本技術の第５の実施の形態におけるカラム信号処理部２４０の一構成例を示すブロック図である。この第５の実施の形態のカラム信号処理部２４０は、２列ごとに、定電流源２４１、２４２、２４３および２４４とＳＡＲＡＤＣ３００とを備える。画素領域２２０内の画素列の総数をＭとすると、合計でＭ／２個のＳＡＲＡＤＣ３００が配置される。ＳＡＲＡＤＣ３００ごとの垂直信号線をＮ本とする場合には、図２１に例示するように、Ｎ本の垂直信号線がＳＡＲＡＤＣ３００に入力される。
【０１５５】
図２２は、本技術の第５の実施の形態におけるＳＡＲＡＤＣ３００の一構成例を示すブロック図である。この第５の実施の形態のＳＡＲＡＤＣ３００は、キャパシタ３８１、３８２、３８３および３８４と、リセットスイッチ３７１、３７２、３７３および２７４とをさらに備える点において第１の実施の形態と異なる。
【０１５６】
リセットスイッチ３７１および３７２と、キャパシタ３８１および３８２との接続構成は、第３の実施の形態と同様である。
【０１５７】
キャパシタ３８３の一端は垂直信号線ＶＳＬ３に接続され、他端は比較器３１０の入力端子に接続される。キャパシタ３８４の一端は垂直信号線ＶＳＬ４に接続され、他端は比較器３１０の入力端子に接続される。
【０１５８】
リセットスイッチ３７３は、タイミング制御回路２５０からのリセット信号ＲＳＴａに従って、キャパシタ３８３の比較器３１０側の端子と、固定電位との間の経路を開閉するものである。リセットスイッチ３７４は、リセット信号ＲＳＴａに従って、キャパシタ３８４の比較器３１０側の端子と固定電位との間の経路を開閉するものである。
【０１５９】
また、比較器３１０には、選択スイッチ３１４、画素側トランジスタ３１５および短絡スイッチ３１６からなる回路と同様の回路が、垂直信号線ＶＳＬ３およびＶＳＬ４のそれぞれについて、さらに追加される。
【０１６０】
図２３は、本技術の第５の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。タイミング制御回路２５０は、タイミングＴ０において、リセット信号ＲＳＴｐにより画素ブロック２２１を駆動して、リセットレベルＲ１乃至Ｒ４を同時に出力させる。また、タイミング制御回路２５０は、ＳＡＲＡＤＣ３００を初期化する。
【０１６１】
セトリングタイムが経過したタイミングＴ１においてタイミング制御回路２５０は、選択信号によりＳＡＲＡＤＣ３００を制御してリセットレベルＲ１のＡＤ変換を開始させる。リセットレベルＲ１のＡＤ変換完了時のタイミングＴ１１においてタイミング制御回路２５０は、リセットレベルＲ２のＡＤ変換を開始させる。そしてタイミング制御回路２５０は、リセットレベルＲ２のＡＤ変換完了時のタイミングＴ１２においてリセットレベルＲ３のＡＤ変換を開始させ、リセットレベルＲ３のＡＤ変換完了時のタイミングＴ１３においてリセットレベルＲ４のＡＤ変換を開始させる。
【０１６２】
ＡＤ変換が完了したタイミングＴ２において垂直駆動回路２１０は、転送信号ＴＲＧにより画素ブロック２２１を駆動して、信号レベルＳ１乃至Ｓ４を同時に出力させる。また、タイミング制御回路２５０は、ＳＡＲＡＤＣ３００を初期化する。
【０１６３】
セトリングタイムが経過したタイミングＴ３においてタイミング制御回路２５０は、選択信号によりＳＡＲＡＤＣ３００を制御して信号レベルＳ１のＡＤ変換を開始させる。信号レベルＳ１のＡＤ変換完了時のタイミングＴ３１においてタイミング制御回路２５０は、信号レベルＳ２のＡＤ変換を開始させる。そしてタイミング制御回路２５０は、信号レベルＳ２のＡＤ変換完了時のタイミングＴ３２において信号レベルＳ３のＡＤ変換を開始させ、信号レベルＳ３のＡＤ変換完了時のタイミングＴ３３において信号レベルＳ４のＡＤ変換を開始させる。なお、リセットスイッチ３７１乃至３７４の制御タイミングは、第３の実施の形態と同様である。
【０１６４】
ここで、固体撮像素子が、２ｋ行目のリセット（または電荷転送）と並列に、２ｋ＋１行目の画素信号のＡＤ変換を実行するパイプライン処理を実行する方法も考えられる。しかし、このパイプライン処理では、パイプライン処理を実行しない場合と比較して読出し速度を２倍までしか高速化することができない。これは、垂直信号線の駆動速度は、ＡＤ変換速度と比較して遅く、セトリングタイムにより律速されてしまい、パイプライン処理そのものを高速化することができないためである。
【０１６５】
これに対して、固体撮像素子２００では、パイプライン処理を行っておらず、複数の画素を同時にリセットし、セトリング後のタイミングＴ１以降に逐次選択してＡＤ変換している。このため、読出し速度がセトリングタイムにより律速されることがなく、読出し速度を２倍よりも速くすることができる。
【０１６６】
このように、本技術の第５の実施の形態によれば、２列ごとにＳＡＲＡＤＣ３００を配置することにより、列ごとにＳＡＲＡＤＣ３００を配置する場合と比較して、ＳＡＲＡＤＣ３００の個数を削減することができる。これにより、カラム信号処理部２４０の回路規模、実装面積や消費電力を低減することができる。
【０１６７】
＜６．第６の実施の形態＞
上述の第１の実施の形態では、列ごとにＳＡＲＡＤＣ３００を配置していたが、列数が増大するほど、ＳＡＲＡＤＣ３００の個数が多くなり、カラム信号処理部２４０の回路規模が大きくなるおそれがある。この第６の実施の形態の固体撮像素子２００は、ＳＡＲＡＤＣ３００の前段にマルチプレクサを配置した点において第１の実施の形態と異なる。
【０１６８】
図２４は、本技術の第６の実施の形態における画素領域２２０の平面図の一例である。この第６の実施の形態の画素領域２２０において、画素ブロック２２１のそれぞれには、４行×２列の８個の共有ブロック２７０が配列される。それぞれの共有ブロック２７０の構成は、第２の実施の形態と同様である。また、共有ブロック２７０の２列（言い換えれば、画素の４列）ごとに、垂直信号線ＶＳＬ１乃至ＶＳＬ８の８本が配線される。画素領域２２０内の画素列の総数をＭとすると、垂直信号線は、合計で２×Ｍ本配線される。画素ブロック２２１内の共有ブロック２７０は、互いに異なる垂直信号線に接続される。
【０１６９】
また、固体撮像素子２００には、第４の実施の形態と同様に上側カラム信号処理部２４５と下側カラム信号処理部２４６とが配置される。
【０１７０】
垂直駆動回路２１０は、画素ブロック２２１を駆動して、それぞれの共有ブロック２７０に１個の画素信号を出力させる。共有ブロック２７０は、８個であるため、８個の画素信号が同時に出力される。これらの８個の画素信号のうち４個は、上側カラム信号処理部２４５によりＡＤ変換され、残りの４個は、下側カラム信号処理部２４６によりＡＤ変換される。例えば、２個のＲ画素の画素信号と２個のＢ画素の画素信号とを上側カラム信号処理部２４５がＡＤ変換し、４個のＧ画素の画素信号を下側カラム信号処理部２４６がＡＤ変換する。
【０１７１】
なお、画素ブロック２２１内の共有ブロック２７０の個数は８個に限定されず、共有ブロック２７０内の画素数も８個に限定されない。
【０１７２】
図２５は、本技術の第６の実施の形態における下側カラム信号処理部２４６の一構成例を示すブロック図である。この下側カラム信号処理部２４６は、画素ブロック２２１の列（言い換えれば、画素の４列）ごとに、マルチプレクサ２４７、ＳＡＲＡＤＣ３００、定電流源２４１および定電流源２４２を２個ずつ備える。画素領域２２０内の画素列の総数をＭ列とすると、マルチプレクサ２４７やＳＡＲＡＤＣ３００は、合計でＭ／２個ずつ配置される。上側カラム信号処理部２４５の構成は、下側カラム信号処理部２４６と同様である。
【０１７３】
マルチプレクサ２４７は、タイミング制御回路２５０からの選択信号に従って、垂直信号線ＶＳＬ１乃至ＶＳＬ８のうち２本を選択するものである。このマルチプレクサ２４７は、選択した２本からの画素信号をＳＡＲＡＤＣ３００へ出力する。
【０１７４】
タイミング制御回路２５０は、下側カラム信号処理部２４６が処理する４個の画素信号のうち、２個を伝送する垂直信号線を１個目のマルチプレクサ２４７に選択させ、残りを２個目のマルチプレクサ２４７に選択させる。なお、マルチプレクサ２４７は、特許請求の範囲に記載の比較器外選択部の一例である。
【０１７５】
また、垂直信号線ＶＳＬ１乃至ＶＳＬ８は、回路チップ２０２内で分岐して２個のマルチプレクサ２４７に入力される。図２３における四角のマークは、チップの境界の端子を示す。なお、チップの境界は、この構成に限定されない。例えば、マルチプレクサ２４７の入力端子をチップの境界としてもよいし、マルチプレクサ２４７の出力端子をチップの境界としてもよい。
【０１７６】
このように、本技術の第６の実施の形態によれば、マルチプレクサ２４７が８個の画素信号のうち２個を選択し、それらをＳＡＲＡＤＣ３００が逐次比較することにより、２列ごとにＳＡＲＡＤＣ３００を配置することができる。これにより、カラム信号処理部２４０の回路規模、実装面積や消費電力を低減することができる。
【０１７７】
＜７．第７の実施の形態＞
上述の第１の実施の形態では、垂直方向に並んだ画素を同じＳＡＲＡＤＣ３００でＡＤ変換するために、そのリニアリティのばらつきに起因して画像データにおいて縦筋が生じるおそれがある。この第７の実施の形態のＳＡＲＡＤＣ３００は、ＤＡＣ３６０内の容量の組合せをランダムに変更して、制御を行うことで縦筋を抑制する点において第１の実施の形態と異なる。
【０１７８】
図２６は、本技術の第７の実施の形態におけるＤＡＣ３６０の一構成例を示すブロック図である。このＤＡＣ３６０は、容量３６１−１乃至３６１−７と、容量３６２−１乃至３６２−１３と、電位制御スイッチ３６３−１乃至３６３−２０とを備える。これらの容量３６１−１乃至３６１−７と、容量３６２−１乃至３６２−１３とのそれぞれの一端は、共通に比較器３１０の入力端子に接続され、その電位の信号が基準信号ＡＩＮＤＡＣとして供給される。
【０１７９】
容量３６１−１乃至３６１−７は、デジタル信号ＤＯＵＴの上位の所定ビット（例えば、上位３ビット）を生成するために用いられる容量であり、画素ブロック２２１の行が選択されるたびに、組合せがランダムに変更される。例えば、これらの容量の値は全て同一であり、所定の単位容量値をＣとして、１６Ｃに設定される。
【０１８０】
容量３６２−１乃至３６２−１３は、デジタル信号ＤＯＵＴの下位の所定ビット（例えば、５ビット目からＬＳＢまで）を生成するために用いられる容量である。例えば、８Ｃ、４Ｃ、２Ｃ、１Ｃおよび０．５Ｃなどの各種の容量値が設定される。
【０１８１】
電位制御スイッチ３６３−１乃至３６３−２０は、容量３６１−１乃至３６１−７と容量３６２−１乃至３６２−１３とのそれぞれの両端のうち比較器３１０に接続されていない方の一端の電位を変更するものである。電位制御スイッチ３６３−１乃至３６３−２０のそれぞれには互いに異なる容量が対応付けられ、それらのスイッチは、対応する容量の一端を互いに異なる電位ＶＲＣ、ＶＲＴおよびＶＲＢのいずれかに接続する。例えば、電位ＶＲＣは、初期値の電位であり、初期状態において全ての容量は電位ＶＲＣに接続される。電位ＶＲＴは、電位ＶＲＣより高い電位（ＶＲＣの２倍など）であり、電位ＶＲＢは、電位ＶＲＣより低い電位（接地電位など）である。
【０１８２】
また、電位制御スイッチ３６３−１乃至３６３−２０には、ＳＡＲロジック回路３５０からの制御信号ＣＴＬｅｎおよびＣＴＬｕｄが入力され、それぞれのスイッチは、それらの制御信号に従って接続先を切り替える。
【０１８３】
制御信号ＣＴＬｅｎは、容量ごとに、その容量の一端の電位をＶＲＣに接続するか否かを示す信号である。例えば、容量が２０個である場合、制御信号ＣＴＬｅｎのデータサイズは、２０ビットである。
【０１８４】
制御信号ＣＴＬｕｄは、容量ごとに、その容量の一端の電位を電位ＶＲＴ、ＶＲＢの接続するか否かを示す信号である。例えば、容量が２０個である場合、制御信号ＣＴＬｕｄのデータサイズは、２０ビットである。
【０１８５】
図２７は、本技術の第７の実施の形態におけるＳＡＲロジック回路３５０の一構成例を示すブロック図である。このＳＡＲロジック回路３５０は、下位ビット生成部３５１、上位ビット生成部３５２および疑似乱数生成部３５３を備える。
【０１８６】
下位ビット生成部３５１は、逐次比較制御により、容量３６２−１乃至３６２−１３に対応する下位ビットを生成するものである。ここで、下位ビットの生成において、制御信号ＣＴＬｅｎ、制御信号ＣＴＬｕｄにより指定される容量の順序は固定である。例えば、逐次比較５ビット目を生成する際は、容量３６２−１が指定され、次の６ビット目を生成する際は、容量３６２−２が指定される。
【０１８７】
上位ビット生成部３５２は、逐次比較制御により、容量３６１−１乃至３６１−７に対応する上位ビットを生成するものである。この上位ビットの生成において、制御信号ＣＴＬｅｎ、制御信号ＣＴＬｕｄにより指定される容量の組合せは、画素の行が選択されるたびに変更される。
【０１８８】
疑似乱数生成部３５３は、上位ビット生成部３５２の制御に従って疑似乱数を生成するものである。
【０１８９】
下位ビット生成部３５１および上位ビット生成部３５２は、比較器３１０の比較結果に基づいて制御信号ＣＴＬｅｎおよびＣＴＬｕｄを生成してＤＡＣ３６０に供給し、デジタル信号ＤＯＵＴを生成して出力する。
【０１９０】
この逐次比較制御において、上位ビット生成部３５２は、例えば、逐次比較２ビット目の基準信号ＡＩＮＤＡＣを生成する際に、４ビットを論理値「１」にし、残りを論理値「０」にした７ビットの疑似乱数を疑似乱数生成部３５３に生成させる。そして、上位ビット生成部３５２は、その４ビットに対応した制御信号ＣＴＬｅｎ、制御信号ＣＴＬｕｄをＤＡＣ３６０に供給する。
【０１９１】
そして、逐次比較３ビット目の基準信号ＡＩＮＤＡＣを生成する際に、上位ビット生成部３５２は、２ビット目の生成時に論理値「１」にしたビットを除く３ビットのうち２ビットを論理値「１」にした７ビットの疑似乱数を疑似乱数生成部３５３に生成させる。上位ビット生成部３５２は、その２ビットに対応した制御信号ＣＴＬｅｎ、制御信号ＣＴＬｕｄをＤＡＣ３６０に供給する。
【０１９２】
続いて、逐次比較４ビット目の基準信号ＡＩＮＤＡＣを生成する際に、上位ビット生成部３５２は、逐次比較２ビット目生成時と逐次比較３ビット目生成時とに論理値「１」にしたビットを除く残りの１ビットに対応した制御信号ＣＴＬｅｎ、制御信号ＣＴＬｕｄをＤＡＣ３６０に供給する。
【０１９３】
図２８は、本技術の第７の実施の形態における画素信号の１行目の逐次比較４ビット目までのＤＡＣ３６０の制御例を説明するための図である。同図におけるａは、２ビット目を生成する際のＤＡＣ３６０の状態の一例を示す図である。同図におけるｂは、３ビット目を生成する際のＤＡＣ３６０の状態の一例を示す図であり、同図におけるｃは、４ビット目を生成する際のＤＡＣ３６０の状態の一例を示す図である。
【０１９４】
まず、上位ビット生成部３５２は、比較器３１０の比較結果に基づいて基準信号ＡＩＮＤＡＣを生成する。そして、逐次比較２ビット目の基準信号ＡＩＮＤＡＣを生成する際に、上位ビット生成部３５２は、７ビットの疑似乱数により、容量３６１−１乃至３６１−７のうちランダムに４つを選択する。例えば、２進数で「１１１１０００」の疑似乱数が生成された場合、容量３６１−１乃至３６１−４が選択される。これらの容量値が１６Ｃである場合、６４Ｃの合成容量が得られる。また、上位ビット生成部３５２は、前回の比較器３１０の比較結果に基づいて電位ＶＲＴおよびＶＲＢのいずれに接続するかを指定する。例えば、比較結果ＣＭＰが論理値「１」であった場合には、基準信号ＡＩＮＤＡＣを上昇させるため、同図におけるａに例示するように容量３６１−１乃至３６１−４を電位ＶＲＴに接続させる。
【０１９５】
そして、逐次比較３ビット目の基準信号ＡＩＮＤＡＣを生成する際に、上位ビット生成部３５２は、７ビットの疑似乱数により、既に選択済みの４つを除いた残り３つの容量のうちからランダムに２つを選択する。例えば、２進数で「００００１１０」の疑似乱数が生成された場合、容量３６１−５および３６１−６が選択される。これらの容量値が１６Ｃである場合、３２Ｃの合成容量が得られる。また、上位ビット生成部３５２は、前回の比較器３１０の比較結果に基づいて電位ＶＲＴおよびＶＲＢのいずれに接続するかを指定する。例えば、比較結果ＣＭＰが論理値「０」であった場合には、基準信号ＡＩＮＤＡＣを降下させるため、同図におけるａに例示するように容量３６１−５および３６１−６を、電位ＶＲＢに接続させる。
【０１９６】
そして、逐次比較４ビット目の基準信号ＡＩＮＤＡＣを生成する際に、上位ビット生成部３５２は、既に選択済みの６つを除いた残り１つの容量を選択する。例えば、容量３６１−７が選択され、この容量値は１６Ｃである。また、上位ビット生成部３５２は、前回の比較器３１０の比較結果に基づいて電位ＶＲＴおよびＶＲＢのいずれに接続するかを指定する。例えば、比較結果ＣＭＰが論理値「１」であった場合には、基準信号ＡＩＮＤＡＣを上昇させるため、同図におけるａに例示するように容量３６１−７を、電位ＶＲＴに接続させる。
【０１９７】
なお、上記の例ではビット生成毎に疑似乱数の生成を実施したが、逐次比較２ビット目を生成する際に逐次比較４ビット目までの疑似乱数を一度に生成してもよい。この場合には、疑似乱数生成部３５３内などに、疑似乱数を保持するためのメモリが追加され、ＳＡＲロジック回路３５０は、そのメモリから疑似乱数を読み出して容量の組合せを変更する。
【０１９８】
５ビット目以降は、下位ビット生成部３５１により固定の順序で容量が選択される。
【０１９９】
図２９は、本技術の第７の実施の形態における画素信号２行目の逐次比較４ビット目までのＤＡＣ３６０の制御例を説明するための図である。同図におけるａは、２ビット目を生成する際のＤＡＣ３６０の状態の一例を示す図である。同図におけるｂは、３ビット目を生成する際のＤＡＣ３６０の状態の一例を示す図であり、同図におけるｃは、４ビット目を生成する際のＤＡＣ３６０の状態の一例を示す図である。
【０２００】
逐次比較２ビット目生成時に２進数で「００１１１１０」の疑似乱数が生成された場合、同図におけるａに例示するように、容量３６１−３乃至３６１−６が選択される。３ビット目生成時に２進数で「１１０００００」の疑似乱数が生成された場合、同図におけるｂに例示するように、容量３６１−１および３６１−２が選択される。４ビット目生成時には、同図におけるｃに例示するように、残りの容量３６１−７が選択される。
【０２０１】
図３０は、本技術の第７の実施の形態における画素信号３行目の逐次比較４ビット目までのＤＡＣ３６０の制御例を説明するための図である。同図におけるａは、２ビット目を生成する際のＤＡＣ３６０の状態の一例を示す図である。同図におけるｂは、３ビット目を生成する際のＤＡＣ３６０の状態の一例を示す図であり、同図におけるｃは、４ビット目を生成する際のＤＡＣ３６０の状態の一例を示す図である。
【０２０２】
逐次比較２ビット目生成時に２進数で「１０００１１１」の疑似乱数が生成された場合、同図におけるａに例示するように、容量３６１−１と容量３６１−５乃至３６１−７とが選択される。３ビット目生成時に２進数で「００１１０００」の疑似乱数が生成された場合、同図におけるｂに例示するように、容量３６１−３および３６１−４が選択される。４ビット目生成時には、同図におけるｃに例示するように、残りの容量３６１−２が選択される。
【０２０３】
画素信号４行目以降も同様に、行が選択されるたびに、容量３６１−１乃至３６１−７の組合せがランダムに変更される。
【０２０４】
垂直方向に並んだ画素を同じＳＡＲＡＤＣ３００でＡＤ変換すると、そのリニアリティのばらつきに起因して、容量の組合せを変更しない第１の実施の形態では、画像データに縦筋が生じるおそれがある。これに対して、第７の実施の形態では、ＳＡＲロジック回路３５０が、行ごとにランダムに容量の組合せを変更するため、ＳＡＲＡＤＣ３００が持つ固定のエラーパターンを変化させることができる。行ごとのエラーパターンの変化により、画像データにおいて、エラーパターンが分散され、縦筋の発生を抑制することができる。
【０２０５】
なお、ＤＡＣ３６０内の容量の個数を２０個としているが、容量は２個以上であれば、２０個に限定されない。また、２０個の容量のうち上位４ビットに対応する７個の組合せをランダムに変更しているが、ランダムに組合せを変更する容量の個数は７個に限定されない。例えば、全ての容量について、組合せをランダムに変更してもよい。また、上位４ビットについて、容量の組合せをランダムに変更しているが、組合せを変更するビット列は上位４ビットに限定されない。例えば、上位２ビットや上位３ビットについて容量の組合せをランダムに変更してもよい。
【０２０６】
また、疑似乱数生成部３５３をＳＡＲロジック回路３５０の内部に配置しているが、ＳＡＲロジック回路３５０の外部に配置することもできる。
【０２０７】
また、基準信号ＡＩＮＤＡＣをシングルエンド信号としているが、差動信号としてもよい。この場合には、ＤＡＣ３６０内において、複数の容量と電位制御スイッチとが正側と負側とのそれぞれに配置される。そして、上位ビット生成部３５２は、行が選択されるたびに、正側の容量と負側の容量とのそれぞれの組合せをランダムに変更する。
【０２０８】
このように、本技術の第７の実施の形態によれば、ＳＡＲロジック回路３５０は、疑似乱数に基づいて容量を選択するため、行ごとに容量の組合せをランダムに変更することができる。これにより、ＳＡＲＡＤＣ３００のエラーパターンを行ごとに変化させて縦筋を抑制し、画質を向上させることができる。
【０２０９】
＜８．第８の実施の形態＞
上述の第１の実施の形態では、比較器３１０において、垂直信号線ＶＳＬ１およびＶＳＬ２を切り替えていたが、切替えの際に切り替え先の垂直信号線の電位が大きく変動することがある。そして、この変動に起因して画素側トランジスタ毎の黒レベルずれやストリーキングが発生するおそれがある。この第８の実施の形態の比較器３１０は、切替え先のトランジスタのソースおよびドレインに、中間電位を供給することにより、切替え時の電位変動を抑制する点において第１の実施の形態と異なる。
【０２１０】
図３１は、本技術の第８の実施の形態における比較器３１０の一構成例を示すブロック図である。この第８の実施の形態の比較器３１０は、電流源４０１、イネーブル制御トランジスタ４０２と、画素側トランジスタ３１５および３１８と、基準側トランジスタ３２０と、レプリカ回路４２０とを備える。また、比較器３１０は、選択スイッチ３１４、３１７、４０４および４０６と、短絡スイッチ３１６、３１９、４０３および４０５と、固定抵抗４０７および４０８とを備える。レプリカ回路４２０は、電流源４２１と、固定抵抗４２２乃至４２４と、レプリカ回路内トランジスタ４２５とを備える。イネーブル制御トランジスタ４０２およびレプリカ回路内トランジスタ４２５として、例えば、ｎＭＯＳトランジスタが用いられる。また、第８の実施の形態では、画素側トランジスタ３１５等の各トランジスタとして、ｐＭＯＳトランジスタが用いられる。
【０２１１】
電流源４０１およびイネーブル制御トランジスタ４０２は、電源端子とドレイン側ノード４１１との間において直列に接続される。また、イネーブル制御トランジスタ４０２のゲートには、イネーブル信号ＥＮが入力される。
【０２１２】
ソース側ノード４１１とドレイン側ノード４１２との間において、画素側トランジスタ３１５および３１８は並列に接続される。また、画素側トランジスタ３１５のゲートには垂直信号線ＶＳＬ１からの画素信号ＡＩＮＰ１が入力され、画素側トランジスタ３１８のゲートには垂直信号線ＶＳＬ１からの画素信号ＡＩＮＰ２が入力される。ドレイン側ノード４１２と接地端子との間には固定抵抗４０７が挿入される。ドレイン側ノード４１２から負側信号ｘＣＭＰが出力される。
【０２１３】
基準側トランジスタ３２０のゲートには基準信号ＡＩＮＤＡＣが入力され、ソースはソース側ノード４１１に接続され、ドレインは固定抵抗４０８に接続される。固定抵抗４０８の他端は、接地端子に接続される。基準側トランジスタ３２０および固定抵抗４０８の接続点から正側信号ＣＭＰが出力される。
【０２１４】
選択スイッチ３１４は、選択信号ＳＥＬ１に従って、画素側トランジスタ３１５のソースと、ソース側ノード４１１との間の経路を開閉するものである。選択スイッチ４０４は、選択信号ＳＥＬ１に従って、画素側トランジスタ３１５のドレインと、ドレイン側ノード４１２との間の経路を開閉するものである。
【０２１５】
短絡スイッチ３１６は、選択信号ｘＳＥＬ１に従って画素側トランジスタ３１５のソースと固定抵抗４２２および４２３の接続点との間の経路を開閉するものである。短絡スイッチ４０３は、選択信号ｘＳＥＬ１に従って画素側トランジスタ３１５のドレインと固定抵抗４２２および４２３の接続点との間の経路を開閉するものである。
【０２１６】
選択スイッチ３１７は、選択信号ＳＥＬ２に従って、画素側トランジスタ３１８のソースと、ソース側ノード４１１との間の経路を開閉するものである。選択スイッチ４０６は、選択信号ＳＥＬ２に従って、画素側トランジスタ３１８のドレインと、ドレイン側ノード４１２との間の経路を開閉するものである。
【０２１７】
短絡スイッチ３１９は、選択信号ｘＳＥＬ２に従って画素側トランジスタ３１８のソースと固定抵抗４２２および４２３の接続点との間の経路を開閉するものである。短絡スイッチ４０５は、選択信号ｘＳＥＬ２に従って画素側トランジスタ３１８のソドレインと固定抵抗４２２および４２３の接続点との間の経路を開閉するものである。
【０２１８】
また、レプリカ回路４２０において、電流源４２１、レプリカ回路内トランジスタ４２５および固定抵抗４２４は、電源端子と接地端子との間において直列に接続される。また、固定抵抗４２２および４２３は、レプリカ回路内トランジスタ４２５のドレインおよびソースの間において直列に接続される。レプリカ回路内トランジスタ４２５のゲートには、所定のバイアス電圧Ｖｂが供給される。
【０２１９】
上述の構成により、レプリカ回路４２０は、ソース側ノード４１１とドレイン側ノード４１２との中間の中間電位を生成する。そして、選択スイッチ３１４等は、選択信号により選択された画素側トランジスタのソースおよびドレインをソース側ノード４１１およびドレイン側ノード４１２に接続する。ここで、ＡＩＮP1からＡＩＮP2に切り替えるため、選択スイッチ３１４等が切替え先の画素側トランジスタを接続した際に、そのトランジスタのドレインおよびソースの電位が変動する。第１の実施の形態では、ドレインの電位変動が、切替え先の垂直信号線にキックバックしてしまう。このキックバックに起因して、比較器３１０の出力に誤差が生じ、黒レベルずれやストリーキングが発生してしまうおそれがある。
【０２２０】
そこで、第８の実施の形態では、短絡スイッチ３１６等が、切替えの前に、切替え先の画素側トランジスタのソースおよびドレインをレプリカ回路４２０と接続しておき、それらに中間電位を供給する。これにより、切替えの際に、画素側トランジスタのソース電圧Ｖｓが変動した際に、そのトランジスタのドレイン電圧Ｖｄも変動し、その波形はソース電圧Ｖｓと逆相であるため、これらが打ち消し合って、キックバック量を抑制することができる。
【０２２１】
なお、短絡スイッチ３１６、３１９、４０３および４０５からなる回路は、特許請求の範囲に記載の比較器内制御部の一例である。
【０２２２】
また、２本の垂直信号線ＶＳＬを切り替えているが、３本以上の垂直信号線を切り替えることもできる。この場合には、選択スイッチや短絡スイッチを垂直信号線の本数に応じて追加すればよい。
【０２２３】
図３２は、本技術の第８の実施の形態における電位変動の一例を示すタイミングチャートである。タイミングＴ１１において、垂直信号線ＶＳＬ１から垂直信号線ＶＳＬ２に切り替え、リセットレベルＲ１およびＲ２を順にＡＤ変換する場合を考える。垂直信号線ＶＳＬ１から垂直信号線ＶＳＬ２の切替えの際に、画素トランジスタ３１８のドレイン電圧Ｖｄが変動する。その一方で、ソース電圧Ｖｓも変動し、その波形はドレイン電圧Ｖｄと逆相である。このため、これらが相殺してキックバック量が抑制され、切替え先の垂直信号線ＶＳＬ２の電位の変動が抑制される。
【０２２４】
このように、本技術の第８の実施の形態によれば、比較器３１０は、画素側トランジスタのソースおよびドレインに中間電位を供給しておくため、切替えの際のキックバック量を低減して黒レベルずれやストリーキングを抑制することができる。
【０２２５】
［変形例］
上述の第１の実施の形態では、ＳＡＤＡＤＣ３００ごとにレプリカ回路４２０を配置していたが、配置するＳＡＤＡＤＣ３００が多くなるほど、レプリカ回路４２０の個数が多くなり、回路規模が増大してしまう。この第１の実施の形態の変形例における固体撮像素子２００は、複数のＳＡＲＡＤＣ３００がレプリカ回路４２０を共有する点において第１の実施の形態と異なる。
【０２２６】
図３３は、本技術の第８の実施の形態の変形例における固体撮像素子２００の一構成例を示すブロック図である。この第２の実施の形態の固体撮像素子２００において、複数本（例えば、８本）の垂直信号線に対して、１つのＳＡＲＡＤＣ３００が接続される。また、レプリカ回路４２０は、２つ配置され、複数のＳＡＤＲＡＣ３００により、これらのレプリカ回路４２０が共有される。レプリカ回路４２０の個数は２つに限定されず、例えば、１つであってもよい。また、センサチップ２０１には、複数の画素２３０が配置され、回路チップ２０２には、ＳＡＲＡＤＣ３００やレプリカ回路４２０などが配置される。
【０２２７】
図３４は、本技術の第８の実施の形態の変形例における比較器３１０の一構成例を示すブロック図である。この第８の実施の形態の変形例の比較器３１０は、レプリカ回路４２０が内部に配置されない点において第８の実施の形態と異なる。
【０２２８】
このように、本技術の第８の実施の形態の変形例によれば、複数のＳＡＲＡＤＣ３００がレプリカ回路４２０を共有するため、ＳＡＲＡＤＣ３００ごとにレプリカ回路４２０を配置する場合と比較して、回路規模を削減することができる。
【０２２９】
＜９．第９の実施の形態＞
上述の第８の実施の形態では、レプリカ回路４２０が一定の中間電位を供給していたが、レプリカ回路４２０内の素子の製造ばらつきにより、中間電位が設計値からずれてしまうおそれがある。この第９の実施の形態のレプリカ回路４２０は、可変抵抗により、中間電位を調整する点において第８の実施の形態と異なる。
【０２３０】
図３５は、本技術の第９の実施の形態における比較器３１０の一構成例を示すブロック図である。この第９の実施の形態の比較器３１０は、レプリカ回路４２０において、固定抵抗４２２および４２３の代わりに可変抵抗４２６および４２７が配置される点において第８の実施の形態と異なる。
【０２３１】
可変抵抗４２６および４２７のそれぞれの抵抗値は、中間電位が設計値と略一致するように、工場出荷時などに作業者やアプリケーションの実行により設定される。そして、設定値は、レジスタなどに保持される。
【０２３２】
なお、第９の実施の形態において、第８の実施の形態の変形例のように、レプリカ回路４２０を複数のＳＡＲＡＤＣ３００が共有する構成とすることもできる。
【０２３３】
このように、本技術の第９の実施の形態によれば、レプリカ回路４２０内に可変抵抗４２６および４２７を配置したため、それらの抵抗値の変更により中間電位を調整することができる。
【０２３４】
＜１０．第１０の実施の形態＞
上述の第９の実施の形態では、レプリカ回路４２０が中間電位を生成していたが、ソース側ノード４１１の電位変動により、切替えの際に中間電位からソース電位への変動量が入力毎に大きく変わるおそれがある。この第１０の実施の形態の比較器３１０は、画素信号の切替えのたびにソース側ノード４１１の電位を初期値にリセットする点において第９の実施の形態と異なる。
【０２３５】
図３６は、本技術の第１０の実施の形態における比較器３１０の一構成例を示すブロック図である。この第１０の実施の形態の比較器３１０は、ソースリセットスイッチ４０９をさらに配置した点において第１の実施の形態と異なる。
【０２３６】
ソースリセットスイッチ４０９は、画素信号の切り替えのたびにソース側ノード４１１の電位をリセットするものである。このソースリセットスイッチ４０９は、タイミング制御回路２５０からのソースリセット信号ｓＲＳＴに従ってソース側ノード４１１と、電流源４２１および可変抵抗４２６の接続点との間の経路を開閉する。
【０２３７】
図３７は、本技術の第１０の実施の形態における比較器３１０の制御例の一例を示すタイミングチャートである。タイミングＴ１乃至Ｔ１１までの間に亘ってタイミング制御回路２５０は、ハイレベルの選択信号ＳＥＬ１を供給して、信号レベルＳ１のＡＤ変換を実行させる。そして、タイミングＴ１１からタイミングＴ１２までの期間内にタイミング制御回路２５０は、ソースリセット信号ｓＲＳＴを供給してソース側ノード４１１の電位をリセットさせる。次に、タイミング制御回路２５０は、タイミングＴ１２乃至Ｔ２までの間に亘って、ハイレベルの選択信号ＳＥＬ２を供給して、信号レベルＳ２のＡＤ変換を実行させる。
【０２３８】
第９の実施の形態で画素信号（データもしくは信号レベルなど）を切り替える際に、切替え前後でソース側ノード４１１の電位が遷移すると、中間電位からソースへの変動量が画素トランジスタ毎に変わりキックバック量に差分が生じてしまう。これにより、比較器３１０の比較結果が期待値と異なる値になるおそれがある。
【０２３９】
これに対して、第１０の実施の形態では、画素信号を切り替えるたびにタイミング制御回路２５０が、ソース側ノード４１１の電位をリセットしている。これにより、画素信号のそれぞれについて中間電位からソース電位への遷移量が同一となり、キックバック量に差分が生じなくなる。
【０２４０】
また、第１０の実施の形態においてタイミング制御回路２５０は、選択信号ＳＥＬｎ（ｎは整数）がハイレベルになったときから、全てのＡＤ変換が終了するまでの期間に亘って、選択信号ｘＳＥＬｎをローレベルにしている。例えば、選択信号ＳＥＬ１がハイレベルになったタイミングＴ１から、信号レベルＳ１およびＳ２のＡＤ変換が終了するタイミングＴ２までの間に亘って選択信号ｘＳＥＬ１がローレベルに設定される。このように切替えの際に、切替え前の選択信号ｘＳＥＬ１に対応する画素側トランジスタ３１５のソースおよびドレインがレプリカ回路４２０に再度接続されないように制御することにより、中間電位の揺れを抑制することができる。
【０２４１】
なお、比較器３１０は、２つの画素信号を切り替えているが、３つ以上の画素信号を切り替える構成とすることもできる。また、第１０の実施の形態において、第８の実施の形態の変形例のように、レプリカ回路４２０を複数のＳＡＲＡＤＣ３００が共有する構成とすることもできる。
【０２４２】
このように、本技術の第１０の実施の形態によれば、比較器３１０が、画素信号の切替えのたびにソース側ノード４１１の電位をリセットするため、切替えの際のソース側ノード４１１の画素トランジスタ毎の電位遷移を抑制することができる。
【０２４３】
＜１１．第１１の実施の形態＞
上述の第１０の実施の形態では、レプリカ回路４２０が中間電位を生成していたが、ソース側ノード４１１のリセットや電源揺れなどにより、中間電位が変動するおそれがある。この第１１の実施の形態の比較器３１０は、サンプルホールド回路により、中間電位の変動を抑制する点において第１０の実施の形態と異なる。
【０２４４】
図３８は、本技術の第１１の実施の形態における比較器３１０の一構成例を示すブロック図である。この第１１の実施の形態の比較器３１０は、サンプルホールド回路４３０をさらに配置した点において第１０の実施の形態と異なる。
【０２４５】
サンプルホールド回路４３０は、タイミング制御回路２５０からのサンプリング信号ＳＭＰに同期して、中間電位をサンプリングし、保持するものである。このサンプルホールド回路４３０は、サンプリング信号ＳＭＰに同期してサンプリングを行うサンプリングスイッチ４３１と、サンプリングされた電位を保持する容量４３２とを備える。
【０２４６】
図３９は、本技術の第１１の実施の形態における比較器３１０の制御例の一例を示すタイミングチャートである。タイミング制御回路２５０は、例えば、最初のＡＤ変換が開始されるタイミングＴ１の直前において、サンプリング信号ＳＭＰにより中間電位のサンプリングおよび保持を実行させる。そして、全てのＡＤ変換終了後に、再度サンプリングが行われる。なお、サンプリングのタイミングは、同図に例示したタイミングに限定されない。例えば、画素信号が切り替えられるたびに、その直前にサンプルホールド回路４３０がサンプリングすることもできる。
【０２４７】
なお、比較器３１０は、２つの画素信号を切り替えているが、３つ以上の画素信号を切り替える構成とすることもできる。また、第１１の実施の形態において、第８の実施の形態の変形例のように、レプリカ回路４２０を複数のＳＡＲＡＤＣ３００が共有する構成とすることもできる。
【０２４８】
このように、本技術の第１１の実施の形態によれば、サンプルホールド回路４３０が、中間電位をサンプリングして保持するため、ソース側ノード４１１のリセットや電源揺れなどによる中間電位の揺れを抑制することができる。
【０２４９】
＜１２．第１２の実施の形態＞
上述の第８の実施の形態では、固定抵抗４２２および４２３とレプリカ回路内トランジスタ４２５とにより中間電位を生成していた。しかし、固定抵抗４２２および４２３を用いずにレプリカ回路４２０を構成することもできる。この第１２の実施の形態のレプリカ回路４２０は、固定抵抗４２２および４２３が配置されない点において第８の実施の形態と異なる。
【０２５０】
図４０は、本技術の第１２の実施の形態における比較器３１０の一構成例を示すブロック図である。この第１２の実施の形態の比較器３１０は、固定抵抗４２２および４２３が配置されない点において第８の実施の形態と異なる。また、レプリカ回路内トランジスタ４２５のソースおよびドレインは、短絡スイッチ３１６、４０３、３１９および４０５を介して、画素側トランジスタ３１５および３１８のそれぞれのソースおよびドレインに接続される。
【０２５１】
上述の構成により、画素側トランジスタ３１５および３１８のそれぞれのソースおよびドレインへの電圧をバイアス電圧Ｖｂにより生成することができる。この場合、レプリカ回路４２０は、そのレプリカ回路４２０以外の比較器３１０内の回路である本回路と同様の電流密度となるように構成される。このため、消費電流は、第８の実施の形態と比較して増大するおそれがある。なお、アプリケーションに応じて、ノイズに対する要求が緩く、キックバックによるノイズが多少生じてもよい場合には、レプリカ回路４２０と本回路との電流密度を多少変えてもよい。
【０２５２】
なお、第１２の実施の形態において、第８の実施の形態の変形例のように、レプリカ回路４２０を複数のＳＡＲＡＤＣ３００が共有する構成とすることもできる。
【０２５３】
このように、本技術の第１２の実施の形態によれば、固定抵抗４２２および４２３を用いずにレプリカ回路４２０を構成したため、第８の実施の形態と比較してレプリカ回路４２０の回路規模を削減することができる。
【０２５４】
＜１３．第１３の実施の形態＞
上述の第８の実施の形態では、画素側トランジスタのソースおよびドレインに中間電位を供給して画素側のキックバックを抑制していたが、ＤＡＣ３５０側のキックバックを抑制することもできる。この第１３の実施の形態の比較器３１０は、基準側トランジスタ３２０のソースおよびドレインに中間電位を供給する点において第８の実施の形態と異なる。
【０２５５】
図４１は、本技術の第１３の実施の形態における比較器３１０の一構成例を示すブロック図である。この第１３の実施の形態の比較器３１０は、短絡スイッチ４４１および４４２と選択スイッチ４４３および４４４とをさらに備える点において第８の実施の形態と異なる。
【０２５６】
短絡スイッチ４４１は、選択信号ｘＳＥＬｄａｃに従って基準側トランジスタ３２０のソースと固定抵抗４２２および４２３の接続点との間の経路を開閉するものである。短絡スイッチ４４２は、選択信号ｘＳＥＬｄａｃに従って基準側トランジスタ３２０のドレインと固定抵抗４２２および４２３の接続点との間の経路を開閉するものである。
【０２５７】
選択スイッチ４４３は、選択信号ＳＥＬｄａｃに従って、基準側トランジスタ３２０のソースと、ソース側ノード４１１との間の経路を開閉するものである。選択スイッチ４４４は、選択信号ＳＥＬｄａｃに従って、基準側トランジスタ３２０のドレインと、ドレイン側ノード４１２との間の経路を開閉するものである。選択信号ＳＥＬｄａｃは、例えば、逐次比較によるＡＤ変換の期間にハイレベルに制御され、それ以外の期間にローレベルに制御される。選択信号ｘＳＥＬｄａｃは、選択信号ＳＥＬｄａｃを反転した信号であってもよいし、図３９のｘＳＥＬと同様の制御であってもよい。
【０２５８】
なお、第１３の実施の形態において、比較器３１０は、２つの画素信号を切り替えているが、３つ以上の画素信号を切り替える構成とすることもできる。また、第８の実施の形態の変形例のように、レプリカ回路４２０を複数のＳＡＲＡＤＣ３００が共有する構成とすることもできる。また、第９の実施の形態のように、レプリカ回路４２０内に可変抵抗４２６および４２７を配置することもできる。また、第１０の実施の形態のように、ソースリセットスイッチ４０９をさらに配置することもできる。また、第１１の実施の形態のように、サンプルホールド回路４３０をさらに配置することもできる。
【０２５９】
このように、本技術の第１３の実施の形態によれば、比較器３１０は、基準側トランジスタ３２０のソースおよびドレインに中間電位を供給しておくため、基準側においても切替えの際のキックバック量を低減することができる。
【０２６０】
＜１４．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【０２６１】
図４２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【０２６２】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
【０２６３】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【０２６４】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０２６５】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【０２６６】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【０２６７】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【０２６８】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
【０２６９】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０２７０】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【０２７１】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【０２７２】
図４３は、撮像部１２０３１の設置位置の例を示す図である。
【０２７３】
図４３では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【０２７４】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０２７５】
なお、図４３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【０２７６】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【０２７７】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０２７８】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【０２７９】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【０２８０】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、図１に例示した電子機器１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
【０２８１】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【０２８２】
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
【０２８３】
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
【０２８４】
なお、本技術は以下のような構成もとることができる。
（１）複数の画素が配列された画素ブロックと、
前記画素ブロックを駆動して複数の画素信号を同時に出力させる駆動回路と、
前記複数の画素信号を逐次選択して当該選択した画素信号と所定の基準信号とを比較する比較器と、
前記比較器の比較結果に基づいて前記所定の基準信号を更新させるための制御信号を生成する制御部と、
前記制御信号に従って前記所定の基準信号を更新する基準信号更新部と
を具備する固体撮像素子。
（２）前記比較器は、
前記複数の画素信号のうち互いに異なる画素信号がゲートに入力される複数の画素側トランジスタと、
正側出力ノードと負側出力ノードとに接続されたカレントミラー回路と、
前記正側出力ノードおよび前記負側出力ノードの一方にドレインが接続され、前記所定の基準信号がゲートに入力される基準側トランジスタと、
所定の選択信号に従って前記複数の画素側トランジスタのいずれかを選択して当該選択したトランジスタのドレインと前記正側出力ノードおよび前記負側出力ノードの他方とを接続する比較器内選択部と
を備え、
前記比較器は、前記正側出力ノードおよび前記負側出力ノードから前記比較結果を出力する
前記（１）記載の固体撮像素子。
（３）前記比較器は、
所定のイネーブル信号に従って前記複数の画素側トランジスタと前記基準側トランジスタとに一定の電流を供給する電流源トランジスタをさらに備え、
前記カレントミラー回路は、各々のゲートに前記所定のイネーブル信号が入力された一対のカレントミラートランジスタを備える
前記（２）記載の固体撮像素子。
（４）前記カレントミラー回路は、
各々のゲートが互いに接続された一対のカレントミラートランジスタと、
前記一対のカレントミラートランジスタの一方のドレインと前記一対のカレントミラートランジスタのそれぞれの前記ゲートとの間の経路を前記所定のイネーブル信号に従って開閉するイネーブルスイッチと
を備える前記（２）記載の固体撮像素子。
（５）前記比較器は、前記所定の選択信号に従って前記複数の画素側トランジスタのうち選択されていないトランジスタのドレインおよびソースを短絡する短絡部をさらに備える
前記（２）から（４）のいずれかに記載の固体撮像素子。
（６）前記比較器は、前記複数の画素側トランジスタのそれぞれについてキャパシタをさらに備え、
前記複数の画素信号は、互いに異なる信号線を介して出力され、
前記複数の画素側トランジスタのそれぞれのゲートは、互いに異なる前記キャパシタを介して互いに異なる前記信号線に接続される
前記（２）から（５）のいずれかに記載の固体撮像素子。
（７）前記比較部は、所定のリセット信号に従って前記キャパシタのそれぞれを初期化するリセット部をさらに備える前記（６）記載の固体撮像素子。
（８）前記比較器は、上側比較器および下側比較器を備え、
前記駆動回路は、前記複数の画素信号の半分を前記上側比較器および前記下側比較器の一方に出力し、前記複数の画素信号の残りを前記上側比較器および前記下側比較器の他方に出力する
前記（１）から（７）のいずれかに記載の固体撮像素子。
（９）前記複数の画素信号のうち所定数の画素信号を選択して前記比較器に供給する比較外選択部をさらに具備する
前記（１）から（８）のいずれかに記載の固体撮像素子。
（１０）前記駆動回路は、前記複数の画素信号のそれぞれのリセットレベルを出力させた後に前記複数の画素信号のそれぞれの信号レベルを出力させ、
前記比較器は、前記リセットレベルと前記所定の基準信号とを比較した後に前記信号レベルと前記所定の基準信号とを比較する
前記（１）から（９）のいずれかに記載の固体撮像素子。
（１１）前記画素ブロックは、前記複数の画素が所定方向に配列された列からなり、
前記比較器は、前記列ごとに配置される
前記（１）から（１０）のいずれかに記載の固体撮像素子。
（１２）所定数の前記画素ブロックは、画素領域内において二次元格子状に配列され、
前記画素ブロック内において、前記複数の画素は二次元格子状に配列され、
前記比較器は、前記画素ブロックの列ごとに配列される
前記（１）から（１０）のいずれかに記載の固体撮像素子。
（１３）前記画素ブロックには、それぞれが浮遊拡散層を共有する複数の画素からなる複数の共有ブロックが設けられる
前記（１２）記載の固体撮像素子。
（１４）所定数の前記画素ブロックは、画素領域内において二次元格子状に配列され、
前記画素領域において隣接する一対の画素は、一対の像の位相差を検出するための画素である
前記（１）から（１３）のいずれかに記載の固体撮像素子。
（１５）前記複数の画素は、ベイヤー配列により配列される
前記（１）から（１４）のいずれかに記載の固体撮像素子。
（１６）所定数の前記画素ブロックは、画素領域内において二次元格子状に配列され、
前記画素領域において隣接する複数の画素のそれぞれは、同一の色の光を光電変換して画素信号を生成する
前記（１）から（１４）のいずれかに記載の固体撮像素子。
（１７）前記基準信号更新部は、
複数の容量と、
前記制御信号に従って前記複数の容量のそれぞれの一端の電位を変更する電位制御部と
を備え、
前記制御部は、疑似乱数に基づいて前記複数の容量のうち所定個数を選択して当該選択した容量のそれぞれの電位を変更させる前記制御信号を生成する
前記（１）から（１６）のいずれかに記載の固体撮像素子。
（１８）前記比較器は、
前記複数の画素信号のうち互いに異なる画素信号がゲートに入力される複数の画素側トランジスタと、
前記所定の基準信号がゲートに入力される基準側トランジスタと、
所定の選択信号に従って前記複数の画素側トランジスタのソースおよびドレインに、ソース側ノードおよびドレイン側ノードの中間電位を供給する比較器内制御部と
を備える
前記（１）から（１７）のいずれかに記載の固体撮像素子。
（１９）前記複数の画素信号の切替えのたびに前記ドレイン側ノードの電位を初期値にするドレインリセットスイッチをさらに具備する
請求項１８記載の固体撮像素子。
（２０）所定のサンプリング信号に同期して前記中間電位をサンプリングして保持するサンプルホールド回路をさらに具備する
前記（１８）または（１９）に記載の固体撮像素子。
（２１）前記中間電位を生成するレプリカ回路をさらに具備する
前記（１８）から（２０）のいずれかに記載の固体撮像素子。
（２２）所定数の前記比較器が配列され、
前記レプリカ回路は前記比較器のそれぞれの内部に配置される
前記（２１）記載の固体撮像素子。
（２３）所定数の前記比較器が配列され、
前記レプリカ回路は前記所定数の比較器により共有される
前記（２１）記載の固体撮像素子。
（２４）前記レプリカ回路は、所定のバイアス電圧がゲートに入力されるレプリカ回路内トランジスタを備える
前記（２１）から（２３）のいずれかに記載の固体撮像素子。
（２５）前記レプリカ回路は、前記レプリカ回路内トランジスタと前記比較器内制御部との間に挿入された固定抵抗をさらに備える
前記（２４）に記載の固体撮像素子。
（２６）前記レプリカ回路は、前記レプリカ回路内トランジスタと前記比較器内制御部との間に挿入された可変抵抗をさらに備える
前記（２４）に記載の固体撮像素子。
（２７）前記比較器は、
前記複数の画素信号のうち互いに異なる画素信号がゲートに入力される複数の画素側トランジスタと、
前記所定の基準信号がゲートに入力される基準側トランジスタと
を備え、
前記固体撮像素子は、前記複数の画素側トランジスタのそれぞれのソース電圧およびドレイン電圧を生成して供給するレプリカ回路をさらに備える
前記（１）から（１７）のいずれかに記載の固体撮像素子。
（２８）前記比較器は、
前記複数の画素信号のうち互いに異なる画素信号がゲートに入力される複数の画素側トランジスタと、
前記所定の基準信号がゲートに入力される基準側トランジスタと、
所定の制御信号に従って前記複数の基準側トランジスタのソースおよびドレインに、ソース側ノードおよびドレイン側ノードの中間電位を供給する比較器内制御部と
を備える
前記（１）から（１７）のいずれかに記載の固体撮像素子。
（２９）前記比較器内制御部は、所定の選択信号に従って前記複数の画素側トランジスタのソースおよびドレインに前記中間電位をさらに供給する
前記（２８）記載の固体撮像素子。
（３０）前記複数の画素信号の切替えのたびに前記ソース側ノードの電位を初期値にするソースリセットスイッチをさらに具備する
前記（２９）記載の固体撮像素子。
（３１）所定のサンプリング信号に同期して前記中間電位をサンプリングして保持するサンプルホールド回路をさらに具備する
前記（２８）から（３０）のいずれかに記載の固体撮像素子。
（３２）前記中間電位を生成するレプリカ回路をさらに具備する
前記（２８）から（３１）のいずれかに記載の固体撮像素子。
（３３）所定数の前記比較器が配列され、
前記レプリカ回路は前記比較器のそれぞれの内部に配置される
前記（３２）記載の固体撮像素子。
（３４）所定数の前記比較器が配列され、
前記レプリカ回路は前記所定数の比較器により共有される
前記（３２）に記載の固体撮像素子。
（３５）前記レプリカ回路は、所定のバイアス電圧がゲートに入力されるレプリカ回路内トランジスタを備える
前記（３２）から（３４）のいずれかに記載の固体撮像素子。
（３６）前記レプリカ回路は、前記レプリカ回路内トランジスタと前記比較器内制御部との間に挿入された固定抵抗をさらに備える
前記（３５）記載の固体撮像素子。
（３７）前記レプリカ回路は、前記レプリカ回路内トランジスタと前記比較器内制御部との間に挿入された可変抵抗をさらに備える
前記（３５）記載の固体撮像素子。
（２９）複数の画素が配列された画素ブロックと、
前記画素ブロックを駆動して複数の画素信号を同時に出力させる駆動回路と、
前記複数の画素信号を逐次選択して当該選択した画素信号と所定の基準信号とを比較する比較器と、
前記比較器の比較結果に基づいて前記所定の基準信号を更新させるための制御信号を生成する制御部と、
前記制御信号に従って前記所定の基準信号を更新する基準信号更新部と、
前記比較結果からなる画素データを処理する画像処理部と
を具備する電子機器。
（３０）駆動回路が、複数の画素が配列された画素ブロックを駆動して複数の画素信号を同時に出力させる駆動手順と、
比較器が、前記複数の画素信号を逐次選択して当該選択した画素信号と所定の基準信号とを比較する比較手順と、
制御部が、前記比較器の比較結果に基づいて前記所定の基準信号を更新させるための制御信号を生成する制御手順と、
基準信号更新部が、前記制御信号に従って前記所定の基準信号を更新する基準信号更新手順と
を具備する固体撮像素子の制御方法。
【符号の説明】
【０２８５】
１００  電子機器
１１０  光学系
１２０  画像処理部
１３０  メモリ
１４０  撮像制御部
１５０  モニタ
２００  固体撮像素子
２０１  センサチップ
２０２  回路チップ
２１０  垂直駆動回路
２２０  画素領域
２２１、画素ブロック
２３０、２９１〜２９６  画素
２３１、２７３、２７４、２７７、２７８、２８１、２８２、２８５、２８６  フォトダイオード
２３２、２７１、２７２、２７５、２７６、２７９、２８０、２８３、２８４、  転送トランジスタ
２３３、２８７、  リセットトランジスタ
２３４、２８８  浮遊拡散層
２３５、２８９  増幅トランジスタ
２３６、２９０  選択トランジスタ
２４０  カラム信号処理部
２４１〜２４４  定電流源
２４５  上側カラム信号処理部
２４６  下側カラム信号処理部
２４７  マルチプレクサ
２５０  タイミング制御回路
２６０  出力回路
２７０  共有ブロック
３００  ＳＡＲＡＤＣ
３１０  比較器
３１１、３１２  カレントミラートランジスタ
３１３  イネーブルスイッチ
３１４、３１７、４０４、４０６、４４３、４４４  選択スイッチ
３１５、３１８  画素側トランジスタ
３１６、３１９、４０３、４０５、４４１、４４２  短絡スイッチ
３２０  基準側トランジスタ
３２１  電流源トランジスタ
３５０  ＳＡＲ（Successive Approximation Register）ロジック回路
３５１  下位ビット生成部
３５２  上位ビット生成部
３５３  疑似乱数生成部
３６０  ＤＡＣ（Digital to Analog Converter）
３６１−１〜３６１−７、３６２−１〜３６２−１３、４３２  容量
３６３−１〜３６３−２０  電位制御スイッチ
３７１〜３７４  リセットスイッチ
３８１〜３８４  キャパシタ
４０１、４２１  電流源
４０２  イネーブル制御トランジスタ
４０７、４０８、４２２、４２３、４２４  固定抵抗
４０９  ドレインリセットスイッチ
４２０  レプリカ回路
４２５  レプリカ回路内トランジスタ
４２６、４２７  可変抵抗
４３０  サンプルホールド回路
４３１  サンプリングスイッチ
１２０３１  撮像部
【図１】
2019092143.tif 000003
【図２】
2019092143.tif 000004
【図３】
2019092143.tif 000005
【図４】
2019092143.tif 000006
【図５】
2019092143.tif 000007
【図６】
2019092143.tif 000008
【図７】
2019092143.tif 000009
【図８】
2019092143.tif 000010
【図９】
2019092143.tif 000011
【図１０】
2019092143.tif 000012
【図１１】
2019092143.tif 000013
【図１２】
2019092143.tif 000014
【図１３】
2019092143.tif 000015
【図１４】
2019092143.tif 000016
【図１５】
2019092143.tif 000017
【図１６】
2019092143.tif 000018
【図１７】
2019092143.tif 000019
【図１８】
2019092143.tif 000020
【図１９】
2019092143.tif 000021
【図２０】
2019092143.tif 000022
【図２１】
2019092143.tif 000023
【図２２】
2019092143.tif 000024
【図２３】
2019092143.tif 000025
【図２４】
2019092143.tif 000026
【図２５】
2019092143.tif 000027
【図２６】
2019092143.tif 000028
【図２７】
2019092143.tif 000029
【図２８】
2019092143.tif 000030
【図２９】
2019092143.tif 000031
【図３０】
2019092143.tif 000032
【図３１】
2019092143.tif 000033
【図３２】
2019092143.tif 000034
【図３３】
2019092143.tif 000035
【図３４】
2019092143.tif 000036
【図３５】
2019092143.tif 000037
【図３６】
2019092143.tif 000038
【図３７】
2019092143.tif 000039
【図３８】
2019092143.tif 000040
【図３９】
2019092143.tif 000041
【図４０】
2019092143.tif 000042
【図４１】
2019092143.tif 000043
【図４２】
2019092143.tif 000044
【図４３】
2019092143.tif 000045