(57)【要約】【課題】はんだの塗布量の制御に依らず、バンプ高さが揃った半導体チップを提供する。【解決手段】半導体チップは、主面を有する半導体基板と、半導体基板の主面上に形成された第１電極と、半導体基板の主面上に形成された第２電極と、第１電極の一部の上に形成された第１絶縁層と、第１電極の他の一部及び第１絶縁層の上に形成された第１バンプであって、第１電極と電気的に接続された第１バンプと、第２電極の上に形成された第２バンプであって、半導体基板の主面の平面視において、第１バンプの面積より大きい面積を有する第２バンプと、を備え、第１絶縁層により、半導体基板の主面の法線方向における半導体基板の主面から第１バンプの上面までの距離が調整される。【選択図】図２
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【特許請求の範囲】
【請求項１】
主面を有する半導体基板と、
前記半導体基板の主面上に形成された第１電極と、
前記半導体基板の主面上に形成された第２電極と、
前記第１電極の一部の上に形成された第１絶縁層と、
前記第１電極の他の一部及び前記第１絶縁層の上に形成された第１バンプであって、前記第１電極と電気的に接続された第１バンプと、
前記第２電極の上に形成された第２バンプであって、前記半導体基板の主面の平面視において、前記第１バンプの面積より大きい面積を有する第２バンプと、
を備え、
前記第１絶縁層により、前記半導体基板の主面の法線方向における前記半導体基板の主面から前記第１バンプの上面までの距離が調整される、半導体チップ。
【請求項２】
前記半導体基板の主面から前記第１バンプの上面までの前記法線方向における距離の最大値と、前記半導体基板の主面から前記第２バンプの上面までの前記法線方向における距離の最大値とが等しい、
請求項１に記載の半導体チップ。
【請求項３】
前記半導体チップは、
前記第１電極の前記他の一部及び前記第１絶縁層の上に形成された第１金属層と、
前記第２電極の上に形成された第２金属層と、
をさらに備え、
前記第１バンプは、前記第１金属層の上に形成され、
前記第２バンプは、前記第２金属層の上に形成された、
請求項１又は２に記載の半導体チップ。
【請求項４】
前記半導体チップは、
前記第２電極の一部の上であって前記第２バンプの下に形成された第２絶縁層をさらに備え、
前記第１絶縁層の前記法線方向における厚みは、前記第２絶縁層の前記法線方向における厚みより厚く、
前記第２絶縁層により、前記半導体基板の主面から前記第２バンプの上面までの前記法線方向における距離が調整される、
請求項１から３のいずれか一項に記載の半導体チップ。
【請求項５】
前記半導体チップは、
前記第２電極の一部の上であって前記第２バンプの下に形成された第２絶縁層をさらに備え、
前記半導体基板の主面の平面視において、前記第１絶縁層の面積が前記第１バンプの面積に占める割合は、前記第２絶縁層の面積が前記第２バンプの面積に占める割合よりも大きく、
前記第２絶縁層により、前記半導体基板の主面から前記第２バンプの上面までの前記法線方向における距離が調整される、
請求項１から３のいずれか一項に記載の半導体チップ。
【請求項６】
前記半導体チップは、
前記第１絶縁層の上であって前記第１バンプの下に形成された第３絶縁層をさらに備える、
請求項１から５のいずれか一項に記載の半導体チップ。
【請求項７】
前記半導体チップは、
前記半導体基板の主面上に形成されたトランジスタをさらに備え、
前記第１電極は、前記トランジスタの上に形成され、
前記第１電極の前記他の一部は、前記トランジスタの直上に位置する、
請求項１から６のいずれか一項に記載の半導体チップ。
【請求項８】
前記第１及び第２バンプはＣｕピラーバンプである、
請求項１から７のいずれか一項に記載の半導体チップ。
【請求項９】
前記第１及び第２バンプは、それぞれ、前記第１及び第２電極の上に順に積層されたＣｕ層及びはんだ層を含む、
請求項８に記載の半導体チップ。
【請求項１０】
前記半導体基板は、化合物半導体を含む、
請求項１から９のいずれか一項に記載の半導体チップ。
【請求項１１】
主面を有する半導体基板と、
前記半導体基板の主面上に形成された第１電極と、
前記半導体基板の主面上に形成された第２電極と、
前記第１電極の一部の上に形成された第１絶縁層と、
前記第１電極の他の一部及び前記第１絶縁層の上に形成された第１バンプであって、前記第１電極と電気的に接続された第１バンプと、
前記第２電極の上に形成された第２バンプであって、前記半導体基板の主面の平面視において、前記第１バンプの面積より大きい面積を有する第２バンプと、
を備え、
前記半導体基板の主面から前記第１バンプの上面までの前記半導体基板の主面の法線方向における距離の最大値と、前記半導体基板の主面から前記第２バンプの上面までの前記法線方向における距離の最大値とが等しい、半導体チップ。
【請求項１２】
主面を有する半導体基板と、
前記半導体基板の主面上に形成され、トランジスタを構成しない第１半導体層と、
前記半導体基板の主面上に形成され、トランジスタのベース層を構成する第２半導体層と、
前記第１半導体層の上に形成された第４絶縁層と、
前記第４絶縁層の上に形成された第１バンプと、
前記第２半導体層の上に形成された第２バンプと、
を備え、
前記半導体基板の主面の平面視において、前記第２バンプの面積は、前記第１バンプの面積より大きい、半導体チップ。
【請求項１３】
前記第１半導体層は前記第１バンプと電気的に接続されず、前記第２半導体層は、前記第２バンプと電気的に接続される、
請求項１２に記載の半導体チップ。
【請求項１４】
前記半導体チップは、
前記第１半導体層の上であって前記第４絶縁層の下に形成された第３金属層をさらに備える、
請求項１２又は１３に記載の半導体チップ。
【請求項１５】
前記半導体チップは、
前記半導体基板の主面上に前記第１半導体層と並んで形成された素子をさらに備え、
前記素子の少なくとも一部と、前記第１半導体層の少なくとも一部が、前記第１バンプの下に形成された、
請求項１２から１４のいずれか一項に記載の半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップに関する。
【背景技術】
【０００２】
半導体チップを基板に実装する方法の一つに、バンプを用いたフリップチップ技術がある。フリップチップ技術においては、半導体チップと基板との接続不良を防ぐため、また各々のバンプにかかる応力を緩和して接続の信頼性を向上するため、各々のバンプの高さを揃えることが求められる。例えば、仮にバンプの高さが異なると、半導体チップを基板に実装する際に、高さの低いバンプが基板側のパッドに接触せず、半導体チップと基板との電気的接続に不具合が発生し得る。
【０００３】
この点、例えば、特許文献１には、半導体基板上に形成された中間層の厚みに応じて、バンプごとにはんだの塗布量を調整し、バンプの体積を変える構成が開示されている。当該構成によれば、半導体デバイスの表面からバンプの頂点までの高さが揃うため、半導体パッケージと基板との接続の不具合を回避することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−９６１９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述のフリップチップ技術において、近年、電子機器の小型化及び高密度化に対応するため、はんだバンプに比べて小径化及び狭ピッチ化が可能で、かつ放熱特性及び電気特性にも優れたＣｕピラーバンプが採用され始めている。当該Ｃｕピラーバンプにおいては、一般的に、Ｃｕ層及びはんだ層がめっき工法により連続形成される。従って、はんだの塗布量は下地であるＣｕ層の面積によって制限されるため、上述の特許文献１に示されるようにバンプごとにはんだの塗布量を調整することは困難である。また、バンプごとにはんだの体積が異なると、特にピッチが狭い場合におけるはんだの制御が困難である。
【０００６】
本発明は、かかる事情に鑑みてなされたものであり、はんだの塗布量の制御に依らず、バンプ高さが揃った半導体チップを提供することを目的とする。
【課題を解決するための手段】
【０００７】
かかる目的を達成するため、本発明の一側面に係る半導体チップは、主面を有する半導体基板と、半導体基板の主面上に形成された第１電極と、半導体基板の主面上に形成された第２電極と、第１電極の一部の上に形成された第１絶縁層と、第１電極の他の一部及び第１絶縁層の上に形成された第１バンプであって、第１電極と電気的に接続された第１バンプと、第２電極の上に形成された第２バンプであって、半導体基板の主面の平面視において、第１バンプの面積より大きい面積を有する第２バンプと、を備え、第１絶縁層により、半導体基板の主面の法線方向における半導体基板の主面から第１バンプの上面までの距離が調整される。
【０００８】
本発明の一側面に係る半導体チップは、主面を有する半導体基板と、半導体基板の主面上に形成された第１電極と、半導体基板の主面上に形成された第２電極と、第１電極の一部の上に形成された第１絶縁層と、第１電極の他の一部及び第１絶縁層の上に形成された第１バンプであって、第１電極と電気的に接続された第１バンプと、第２電極の上に形成された第２バンプであって、半導体基板の主面の平面視において、第１バンプの面積より大きい面積を有する第２バンプと、を備え、半導体基板の主面から第１バンプの上面までの半導体基板の主面の法線方向における距離の最大値と、半導体基板の主面から第２バンプの上面までの法線方向における距離の最大値とが等しい。
【０００９】
本発明の一側面に係る半導体チップは、主面を有する半導体基板と、半導体基板の主面上に形成され、トランジスタを構成しない第１半導体層と、半導体基板の主面上に形成され、トランジスタのベース層を構成する第２半導体層と、第１半導体層の上に形成された第４絶縁層と、第４絶縁層の上に形成された第１バンプと、第２半導体層の上に形成された第２バンプと、を備え、半導体基板の主面の平面視において、第２バンプの面積は、第１バンプの面積より大きい。
【発明の効果】
【００１０】
本発明によれば、はんだの塗布量の制御に依らず、バンプ高さが揃った半導体チップを提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態に係る半導体チップ１００Ａの平面図である。
【図２】図１のＩＩ−ＩＩ線断面図である。
【図３】面積が異なる４つのＣｕピラーバンプの厚みの測定値を表したグラフである。
【図４】絶縁層の占有率に応じたＣｕピラーバンプのかさ上げ量のシミュレーション結果を示すグラフである。
【図５】本発明の第２実施形態に係る半導体チップ１００Ｂの平面図である。
【図６】図５のＶＩ−ＶＩ線断面図である。
【図７】本発明の第３実施形態に係る半導体チップ１００Ｃの断面図である。
【図８Ａ】本発明の第４実施形態に係る半導体チップ１００Ｄの平面図である。
【図８Ｂ】本発明の第５実施形態に係る半導体チップ１００Ｅの平面図である。
【図８Ｃ】本発明の第６実施形態に係る半導体チップ１００Ｆの平面図である。
【図８Ｄ】本発明の第７実施形態に係る半導体チップ１００Ｇの平面図である。
【図９Ａ】本発明の第１実施形態に係る半導体チップ１００Ａの製造方法の手順を示す図である。
【図９Ｂ】本発明の第１実施形態に係る半導体チップ１００Ａの製造方法の手順を示す図である。
【図９Ｃ】本発明の第１実施形態に係る半導体チップ１００Ａの製造方法の手順を示す図である。
【図９Ｄ】本発明の第１実施形態に係る半導体チップ１００Ａの製造方法の手順を示す図である。
【図９Ｅ】本発明の第１実施形態に係る半導体チップ１００Ａの製造方法の手順を示す図である。
【図９Ｆ】本発明の第１実施形態に係る半導体チップ１００Ａの製造方法の手順を示す図である。
【図９Ｇ】本発明の第１実施形態に係る半導体チップ１００Ａの製造方法の手順を示す図である。
【図９Ｈ】本発明の第１実施形態に係る半導体チップ１００Ａの製造方法の手順を示す図である。
【図９Ｉ】本発明の第１実施形態に係る半導体チップ１００Ａの製造方法の手順を示す図である。
【図９Ｊ】本発明の第１実施形態に係る半導体チップ１００Ａの製造方法の手順を示す図である。
【図１０】本発明の第８実施形態に係る半導体チップ１００Ｈの平面図である。
【図１１】図１０のＸＩ−ＸＩ線断面図である。
【図１２】本発明の第９実施形態に係る半導体チップ１００Ｉの断面図である。
【図１３】半導体層７０及び金属層１１０の挿入によるＣｕピラーバンプのかさ上げ量のシミュレーション結果を示すグラフである。
【図１４Ａ】本発明の第１０実施形態に係る半導体チップ１００Ｊの平面図である。
【図１４Ｂ】本発明の第１１実施形態に係る半導体チップ１００Ｋの平面図である。
【図１４Ｃ】本発明の第１２実施形態に係る半導体チップ１００Ｌの平面図である。
【図１４Ｄ】本発明の第１３実施形態に係る半導体チップ１００Ｍの平面図である。
【図１４Ｅ】本発明の第１４実施形態に係る半導体チップ１００Ｎの平面図である。
【図１４Ｆ】本発明の第１５実施形態に係る半導体チップ１００Ｏの平面図である。
【図１５】図１４ＦのＸＶ−ＸＶ線断面図である。
【図１６】本発明の第１６実施形態に係る半導体チップ１００Ｐの断面図である。
【図１７】本発明の第１７実施形態に係る半導体チップ１００Ｑの断面図である。
【図１８Ａ】本発明の第９実施形態に係る半導体チップ１００Ｉの製造方法の手順を示す図である。
【図１８Ｂ】本発明の第９実施形態に係る半導体チップ１００Ｉの製造方法の手順を示す図である。
【図１８Ｃ】本発明の第９実施形態に係る半導体チップ１００Ｉの製造方法の手順を示す図である。
【図１８Ｄ】本発明の第９実施形態に係る半導体チップ１００Ｉの製造方法の手順を示す図である。
【図１８Ｅ】本発明の第９実施形態に係る半導体チップ１００Ｉの製造方法の手順を示す図である。
【図１８Ｆ】本発明の第９実施形態に係る半導体チップ１００Ｉの製造方法の手順を示す図である。
【図１８Ｇ】本発明の第９実施形態に係る半導体チップ１００Ｉの製造方法の手順を示す図である。
【図１８Ｈ】本発明の第９実施形態に係る半導体チップ１００Ｉの製造方法の手順を示す図である。
【図１８Ｉ】本発明の第９実施形態に係る半導体チップ１００Ｉの製造方法の手順を示す図である。
【図１８Ｊ】本発明の第９実施形態に係る半導体チップ１００Ｉの製造方法の手順を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。以下の図面の記載において、同一又は類似の構成要素は同一又は類似の符号で表している。図面は例示であり、各部の寸法や形状は模式的なものであり、本願発明の技術的範囲を当該実施形態に限定して解するべきではない。
【００１３】
まず、図１及び図２を参照しつつ、本発明の第１実施形態に係る半導体チップ１００Ａについて説明する。ここで、図１は、本発明の第１実施形態に係る半導体チップ１００Ａの平面図であり、図２は、図１のＩＩ−ＩＩ線断面図である。
【００１４】
図２に示されるように、半導体チップ１００Ａは、半導体基板１０と、半導体基板１０の上に形成された回路形成領域２０と、複数のＣｕピラーバンプ３０ａ，３０ｂ，３０ｃと、を含む。半導体基板１０は、例えば対向する主面１１及び主面１２を有する平板状を成す。半導体基板１０の材料は、特に限定されないが、例えば化合物半導体を主成分として含む。なお、図１は半導体基板１０の主面１１の側を平面視した平面図である。
【００１５】
回路形成領域２０には、例えば、トランジスタ等の能動素子、抵抗素子、容量素子又はインダクタンス素子等の受動素子、若しくは配線、絶縁膜又はパッシベーション膜等が形成される。そして、これらの能動素子、受動素子、配線、絶縁膜及びパッシベーション膜等の組み合わせにより電気回路が形成される。本実施形態においては、例えば、回路形成領域２０に複数のトランジスタ２１ａ〜２１ｅが形成され、当該複数のトランジスタ２１ａ〜２１ｅの上に、それぞれ、複数の電極２２ａ〜２２ｅが形成されている。また、電極２２ａ〜２２ｃの上に電極２３ａが形成され、電極２２ｄ，２２ｅの上に電極２３ｂが形成されている。また、トランジスタが形成されていない領域において、半導体基板１０の主面１１上に電極２２ｆ及び電極２３ｃが順に積層されている。
【００１６】
複数のトランジスタ２１ａ〜２１ｅ及び複数の電極２２ａ〜２２ｆの周囲領域は、絶縁層４０によって充填されている。また、絶縁層４０及び複数の電極２３ａ〜２３ｃの上には、保護膜としての絶縁層４１及び絶縁層４２が順に積層されている。なお、絶縁層４１及び絶縁層４２は、Ｃｕピラーバンプ３０ａ〜３０ｃと電極２３ａ〜２３ｃとの電気的接続を提供するために開口部４３ａ〜４３ｃを有する。絶縁層４０〜４２の材料は特に限定されないが、例えば絶縁層４０，４２は樹脂を主成分として含み、絶縁層４１はＳｉＮを主成分として含む。なお、絶縁層４０〜４２は、ＳｉＯ2、ポリイミド樹脂、ポリベンゾオキサゾール樹脂（ＰＢＯ）、ベンゾシクロブテン樹脂（ＢＣＢ）、又はエポキシ樹脂等を主成分として含んでいてもよい。
【００１７】
複数の電極２３ａ〜２３ｃの上には、それぞれ、めっきシード層２４ａ〜２４ｃが形成されている。めっきシード層２４ａ〜２４ｃは、それぞれ、電極２３ａ〜２３ｃ及び後述する絶縁層５０，５２の上、さらには開口部４３ａ〜４３ｃの内壁面に沿うように成膜されている。具体的には、めっきシード層２４ａは、電極２３ａの上の開口部４３ａに成膜されている。また、めっきシード層２４ｂは、電極２３ｂの一部の上に形成された絶縁層５０の上と、当該絶縁層５０が形成されていない領域（すなわち、電極２３ｂの他の一部）の上と、開口部４３ｂの内壁面とに沿うように成膜されている。また、めっきシード層２４ｃは、電極２３ｃの一部の上に形成された絶縁層５２の上と、当該絶縁層５２が形成されていない領域（すなわち、電極２３ｃの他の一部）の上と、開口部４３ｃの内壁面とに沿うように成膜されている。このように薄い金属膜が成膜されることにより、絶縁層５０，５２の上であっても、Ｃｕピラーバンプ３０ａ〜３０ｃをめっき工法によって形成することが可能となる。
【００１８】
めっきシード層２４ａ〜２４ｃの上には、それぞれ、Ｃｕピラーバンプ３０ａ〜３０ｃが形成されている。電極２３ａの上には、めっきシード層２４ａを挟んでＣｕピラーバンプ３０ａが形成されている。電極２３ｂの上には、めっきシード層２４ｂを挟んでＣｕピラーバンプ３０ｂが形成されている。電極２３ｃの上には、めっきシード層２４ｃを挟んでＣｕピラーバンプ３０ｃが形成されている。Ｃｕピラーバンプ３０ａ〜３０ｃは、それぞれ、めっきシード層２４ａ〜２４ｃの形状に沿うように、開口部４３ａ〜４３ｃの内部に至るまで充填される。これにより、Ｃｕピラーバンプ３０ａ〜３０ｃが、それぞれ、めっきシード層２４ａ〜２４ｃを経由して電極２３ａ〜２３ｃと電気的に接続される。Ｃｕピラーバンプ３０ａ〜３０ｃは、半導体チップ１００Ａを基板に実装する際に、半導体チップ１００Ａを基板に固定しつつ外部との電気的接続を提供する機能を有する。なお、Ｃｕピラーバンプ３０ａとＣｕピラーバンプ３０ｂとの関係においては、Ｃｕピラーバンプ３０ａ、めっきシード層２４ａ及び電極２３ａは、それぞれ、第２バンプ、第２金属層及び第２電極の一具体例であり、Ｃｕピラーバンプ３０ｂ、めっきシード層２４ｂ及び電極２３ｂは、それぞれ、第１バンプ、第１金属層及び第１電極の一具体例である。一方、Ｃｕピラーバンプ３０ｂとＣｕピラーバンプ３０ｃとの関係においては、Ｃｕピラーバンプ３０ｂ、めっきシード層２４ｂ及び電極２３ｂは、それぞれ、第２バンプ、第２金属層及び第２電極の一具体例であり、Ｃｕピラーバンプ３０ｃ、めっきシード層２４ｃ及び電極２３ｃは、それぞれ、第１バンプ、第１金属層及び第１電極の一具体例である。
【００１９】
図１に示されるように、Ｃｕピラーバンプ３０ａ，３０ｂの半導体基板１０の主面１１の平面視における形状（以下、単に「平面形状」とも呼ぶ。）は、長軸方向の長さ及び短軸方向の幅を有する楕円形状であり、Ｃｕピラーバンプ３０ｃの当該平面形状は円形状である。また、本実施形態においては、図１に示されるように、半導体基板１０の主面１１の平面視におけるＣｕピラーバンプ３０ａ〜３０ｃの面積（以下、単に「面積」とも呼ぶ。）がそれぞれ異なっている。具体的には、Ｃｕピラーバンプ３０ａはＣｕピラーバンプ３０ｂより面積が大きく、Ｃｕピラーバンプ３０ｂはＣｕピラーバンプ３０ｃより面積が大きく、Ｃｕピラーバンプ３０ｃは面積が最も小さい。このように、Ｃｕピラーバンプを用いると、バンプの平面形状及び面積の大きさを任意に形成することができる。
【００２０】
また、図２に示されるように、Ｃｕピラーバンプ３０ａ〜３０ｃは、それぞれ、銅（Ｃｕ）を主成分として含む柱状のＣｕ層３１ａ〜３１ｃの上に、はんだを主成分として含むはんだ層３２ａ〜３２ｃが積層された二層構造を成す。はんだ層の材料は特に限定されないが、例えばＳｎＡｇ系、ＳｎＡｇＣｕ系、ＳｎＣｕ系、又はＳｎＰｂ系等であってもよい。このように、Ｃｕピラーバンプは、はんだ層の土台としてＣｕ層が柱状に構築されるため、はんだのみから成るバンプに比べて小径化及び狭ピッチ化が可能となる。従って、電子機器の小型化及び高密度化に対応する場合に好ましい。また、Ｃｕピラーバンプは、はんだバンプに比べて放熱特性及び電気特性に優れる。
【００２１】
また、本明細書においては、図２に示されるように、例えば半導体基板１０の主面１１の法線方向において、Ｃｕピラーバンプ３０ａの底面（すなわち、めっきシード層２４ａとＣｕ層３１ａとの境界）からＣｕピラーバンプ３０ａの上面（すなわち、はんだ層３２ａの上面）までの長さを「Ｃｕピラーバンプ３０ａの厚みＴ」と呼ぶ。また、例えば、当該法線方向における、半導体基板１０の主面１１からＣｕピラーバンプ３０ａの上面までの長さを「Ｃｕピラーバンプの高さＨ」と呼ぶ。このことは、他のＣｕピラーバンプ及び他の構成要素においても同様である。
【００２２】
ここで、Ｃｕピラーバンプは、一般的にめっき工法により形成されるが、面積が異なるＣｕピラーバンプが混在する場合、当該面積の相違がめっき液の供給量及びめっき電流分布に影響し、バンプの厚みに差が生じる。また、回路形成領域に形成される素子等の相違により、回路形成領域の高さが均一でない場合においてもバンプの高さに差が生じる。これにより、１つの半導体チップにおいて各々のバンプの高さが揃っていなければ、半導体チップを基板に実装する際に均一に接続されないことがある。従って、高さの低いバンプが基板側のパッドに接触せず、半導体チップと基板との電気的接続に不具合が発生したり、一部のバンプに応力が集中し、半導体チップと基板との接続信頼性が低下したりする等の問題が発生し得る。
【００２３】
この点、半導体チップ１００Ａにおいては、Ｃｕピラーバンプ３０ａ〜３０ｃの高さを調整するため、Ｃｕピラーバンプ３０ａに比べて面積が小さいＣｕピラーバンプ３０ｂ，３０ｃと電極２３ｂ，２３ｃとの間に、それぞれ、絶縁層５０〜５２が挿入されている。具体的には、面積が最も大きいＣｕピラーバンプ３０ａにおいては、Ｃｕピラーバンプ３０ｂ，３０ｃに比べて厚みが厚くなるため、絶縁層は形成されていない。一方、面積が中間の大きさであるＣｕピラーバンプ３０ｂにおいては、電極２３ｂの平面視における中央付近（すなわち、電極２３ｂの一部）の上に絶縁層５０が形成されている。また、面積が最も小さいＣｕピラーバンプ３０ｃにおいては、電極２３ｃの平面視における中央付近（すなわち、電極２３ｃの一部）の上に、積層された２層の絶縁層５１，５２が形成されている。なお、Ｃｕピラーバンプ３０ａとＣｕピラーバンプ３０ｂとの関係において、絶縁層５０は第１絶縁層の一具体例である。また、Ｃｕピラーバンプ３０ｂとＣｕピラーバンプ３０ｃとの関係において、絶縁層５０は第２絶縁層の一具体例であり、絶縁層５１は第１絶縁層の一具体例であり、絶縁層５２は第３絶縁層の一具体例である。
【００２４】
絶縁層５０は、Ｃｕピラーバンプ３０ｂの高さを調整し、絶縁層５１，５２は、Ｃｕピラーバンプ３０ｃの高さを調整する。これにより、Ｃｕピラーバンプの面積の相違に起因する厚みの差が補われる。従って、半導体基板１０の主面１１の法線方向において、当該主面１１からＣｕピラーバンプ３０ａ，３０ｂ，３０ｃの上面までの距離の最大値がそれぞれ等しくなる。ここで、「等しい」とは、厳密に等しいことに限られず、多少異なっていても、半導体チップ１００Ａを基板に実装する際に複数のＣｕピラーバンプが均一に接続される程度の誤差を含む。
【００２５】
上述の構成により、半導体チップ１００Ａにおいては、Ｃｕピラーバンプの面積又は回路形成領域２０の高さに相違があっても、絶縁層の挿入の有無及び挿入される絶縁層の段数を調整することにより、はんだの塗布量の制御に依らず、Ｃｕピラーバンプの高さを揃えることができる。従って、半導体チップ１００Ａの実装時において複数のバンプが均一に接続されることでバンプの接続不良を防ぎ、かつ応力が緩和されることで接続の信頼性を向上させることができる。
【００２６】
また、Ｃｕピラーバンプを用いれば、Ｃｕ層の平面形状を任意に形成することができる。例えば回路形成領域２０に形成される素子のうち、発熱が比較的大きいトランジスタ２１ａ〜２１ｅの上部には、面積が比較的大きいＣｕピラーバンプ３０ａ，３０ｂが配置されている。他の領域には、面積が比較的小さい円柱状のＣｕピラーバンプ３０ｃが配置されてもよい。
【００２７】
なお、絶縁層５０〜５２の材料は特に限定されないが、例えば、絶縁層５０，５１は絶縁層４１と同じ材料により構成され、絶縁層５２は絶縁層４２と同じ材料により構成されることが好ましい。これにより、後述するように、絶縁層５０，５１を絶縁層４１と同一の工程において形成し、絶縁層５２を絶縁層４２と同一の工程において形成することができる。従って、絶縁層５０〜５２を備えない構成から、容易な設計変更により絶縁層５０〜５２を形成することができる。
【００２８】
また、Ｃｕピラーバンプの高さの調整は、絶縁層の挿入の有無又は挿入される絶縁層の段数の調整に限られない。例えば、電極とＣｕピラーバンプとの間に挿入される絶縁層の厚みの調整によりＣｕピラーバンプの高さが揃えられてもよい。具体的には、比較的面積が小さいＣｕピラーバンプの下に挿入される絶縁層の厚みが、比較的面積が大きいＣｕピラーバンプの下に挿入される絶縁層の厚みより厚くなるように形成することにより、Ｃｕピラーバンプの高さを揃えることができる。図２に示される例においては、例えば、絶縁層５０，５１の厚みを０〜１μｍとし、絶縁層５２の厚みを１〜５μｍとすれば、絶縁層の組み合わせにより０〜６μｍ程度の幅でのＣｕピラーバンプの高さ調整が可能となる。
【００２９】
あるいは、例えば、Ｃｕピラーバンプの面積に対する絶縁層の面積の割合（以下、「絶縁層の占有率」とも呼ぶ。）の調整によりＣｕピラーバンプの高さが揃えられてもよい。具体的には、比較的面積が小さいＣｕピラーバンプの下に挿入される絶縁層の占有率が、比較的面積が大きいＣｕピラーバンプの下に挿入される絶縁層の占有率よりも高くなるように形成することにより、Ｃｕピラーバンプの高さを揃えることができる。なお、絶縁層の占有率の上昇に伴ってＣｕピラーバンプと電極との間の電気抵抗が増大するため、半導体チップの特性劣化を招き得る。従って、Ｃｕピラーバンプの面積に対する絶縁層の占有率は、例えば８０％程度までとすることが好ましい。
【００３０】
図３は、面積が異なる４つのＣｕピラーバンプの厚みの測定値を表したグラフである。図３に示されるグラフにおいて、横軸はＣｕピラーバンプの平面形状の短軸方向の幅を７５μｍとした場合の長軸方向の長さ（μｍ）を示し、縦軸はＣｕピラーバンプの厚み（μｍ）を示している。なお、図３における「Ｃｕピラーバンプの厚み」とは、Ｃｕピラーバンプの高さ調整のための絶縁層が形成されていない場合における、Ｃｕピラーバンプの厚みの平均値のことである。
【００３１】
図３に示されるように、特にＣｕピラーバンプの平面形状の長さが３００μｍ以下の領域においては、Ｃｕピラーバンプの面積の増大に伴って厚みが厚くなっている。具体的には、長さが７５μｍ程度のＣｕピラーバンプと長さが３２５μｍ程度のＣｕピラーバンプを比べると、厚みが４μｍ程度異なる。従って、絶縁層の挿入によりＣｕピラーバンプの高さを４μｍ程度までかさ上げすることができれば、面積の異なるＣｕピラーバンプの高さを揃えることができることが分かる。
【００３２】
図４は、絶縁層の占有率に応じたＣｕピラーバンプの高さのかさ上げ量のシミュレーション結果を示すグラフである。具体的には、図２に示される（１）絶縁層５１のみの挿入、（２）絶縁層５２のみの挿入、及び（３）絶縁層５１と絶縁層５２の挿入において、絶縁層の占有率を０％から１００％まで変化させた場合のＣｕピラーバンプの高さのかさ上げ量を示している。すなわち、絶縁層の占有率が０％とは、絶縁層が挿入されない状態を示し、絶縁層の占有率が１００％とは、電極とＣｕピラーバンプとの間の全ての領域に絶縁層が挿入され、電極とＣｕピラーバンプが絶縁された状態を示している。また、図４に示されるグラフにおいて、横軸は絶縁層の占有率（％）を示し、縦軸はＣｕピラーバンプの高さのかさ上げ量（μｍ）を示している。
【００３３】
図４に示されるように、いずれの絶縁層においても、絶縁層の占有率の変化に伴って、Ｃｕピラーバンプのかさ上げ量が連続的に変化している。ここから、絶縁層の占有率の調整により、Ｃｕピラーバンプのかさ上げ量の微調整が可能であることが分かる。また、例えば占有率８０％程度において５μｍ程度のかさ上げが可能であることが分かる。従って、図３に示されるように、複数のＣｕピラーバンプの厚みの相違が最大で４μｍ程度であれば、全てのＣｕピラーバンプの高さを揃えることができると言える。
【００３４】
次に、図５及び図６を参照しつつ、本発明の第２実施形態に係る半導体チップ１００Ｂについて説明する。ここで、図５は、本発明の第２実施形態に係る半導体チップ１００Ｂの平面図であり、図６は、図５のＶＩ−ＶＩ線断面図である。なお、第２実施形態以降では第１実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。また、第２実施形態の構成要素のうち、第１実施形態に対応する構成要素があるものは、説明の便宜上、第１実施形態で用いた符号と同様の符号を用いる。
【００３５】
半導体チップ１００Ｂは、上述の半導体チップ１００Ａに比べて、Ｃｕピラーバンプ３０ｂ及びＣｕピラーバンプ３０ｃの下にそれぞれ挿入された絶縁層の構造が異なる。すなわち、半導体チップ１００Ａにおいては、図２に示されるように、１つの絶縁層５０又は２つの積層された絶縁層５１，５２が挿入されているが、半導体チップ１００Ｂにおいては、図６に示されるように、複数の絶縁層５３又は複数の積層された絶縁層５４，５５が挿入されている。
【００３６】
具体的には、図５及び図６に示されるように、主面１１の平面視において矩形状を成す３つの絶縁層５３が、Ｃｕピラーバンプ３０ｂの長軸方向に沿って配列されている。また、同様に、主面１１の平面視において矩形状を成す２つの積層された絶縁層５４，５５が、Ｃｕピラーバンプ３０ｃの中央付近に配列されている。また、図６に示されるように、電極２３ｂ，２３ｃの上であって、絶縁層５３〜５５が形成されない領域（すなわち、電極２３ｂ，２３ｃの他の一部）は、いずれも、めっきシード層２４ｂ，２４ｃが成膜され、その上にＣｕ層３１ｂ，３１ｃが充填されている。これにより、電極２３ｂ，２３ｃとＣｕピラーバンプ３０ｂ，３０ｃとがそれぞれ電気的に接続される。
【００３７】
ここで、図１に示される絶縁層５０の面積は、図５に示される複数の絶縁層５３の面積の合計に比べて大きい（すなわち、絶縁層５０の占有率が高い）。従って、Ｃｕピラーバンプ３０ｂの高さをより高くすることができる。一方、絶縁層はＣｕ層に比べて熱伝導率が低いため、絶縁層の占有率が過度に高ければ、トランジスタに起因する熱の放熱が悪化し得る。また、絶縁層はＣｕ層に比べて導電率が低いため、絶縁層の占有率が過度に高ければ、電極とＣｕピラーバンプとの間の接続面積の低下により電気抵抗が増大し得る。この点、半導体チップ１００Ｂにおいては、絶縁層５３〜５５が複数に分割されることにより、半導体チップ１００Ａに比べて放熱性が向上し、また電気抵抗の増大が抑制される。従って、半導体チップ１００Ｂは、半導体チップ１００Ａに比べて、Ｃｕピラーバンプの高さを揃えつつ半導体チップの特性劣化を抑制することができる。
【００３８】
次に、図７を参照しつつ、本発明の第３実施形態に係る半導体チップ１００Ｃについて説明する。なお、図７は、本発明の第３実施形態に係る半導体チップ１００Ｃの断面図であり、図２に示される断面図と同様の方向を示している。半導体チップ１００Ｃは、上述の半導体チップ１００Ｂに比べて、Ｃｕピラーバンプ３０ｂの下に挿入された絶縁層の構造が異なる。
【００３９】
具体的には、図７に示されるように、半導体チップ１００Ｃにおいては、めっきシード層２４ｂ及びＣｕ層３１ｂが、電極２２ｄ，２２ｅ及び電極２３ｂを隔ててトランジスタ２１ｄ，２１ｅの直上に位置するように絶縁層５６が配置されている。すなわち、絶縁層５６はＣｕ層３１ｂに比べて熱伝導率が低い。従って、比較的発熱量の多いトランジスタ２１ｄ，２１ｅが配置された領域の直上には熱伝導率が高いＣｕ層３１ｂが形成され、トランジスタ２１ｄ，２１ｅが配置されない領域の上部には絶縁層５６が形成されることにより、Ｃｕ層３１ｂの放熱性を活かしつつ、Ｃｕピラーバンプ３０ｂの高さを調整することができる。
【００４０】
このような構成によっても、半導体チップ１００Ｃは半導体チップ１００Ａと同様に、はんだの塗布量の制御に依らず、Ｃｕピラーバンプの高さを揃えることができる。また、半導体チップ１００Ｃは、半導体チップ１００Ａに比べて放熱性が向上し、半導体チップ１００Ｃの特性劣化を抑制することができる。
【００４１】
次に、図８Ａ〜図８Ｄを参照しつつ、本発明の第４〜第７実施形態に係る半導体チップ１００Ｄ〜１００Ｇについて説明する。ここで、図８Ａは、本発明の第４実施形態に係る半導体チップ１００Ｄの平面図であり、図８Ｂは、本発明の第５実施形態に係る半導体チップ１００Ｅの平面図であり、図８Ｃは、本発明の第６実施形態に係る半導体チップ１００Ｆの平面図であり、図８Ｄは、本発明の第７実施形態に係る半導体チップ１００Ｇの平面図である。なお、半導体チップ１００Ｄ〜１００Ｇの断面構造は、図２及び図６に示される断面構造と同様であるため、図示を省略する。
【００４２】
図８Ａ〜図８Ｄに示されるように、Ｃｕピラーバンプの平面形状及びＣｕピラーバンプの下に挿入される絶縁層の平面形状は特に限定されない。例えば、半導体チップ１００Ｄでは、Ｃｕピラーバンプ３０ｂの下に６つの絶縁層５７が配列され、Ｃｕピラーバンプ３０ｃの下に４つの絶縁層５８が配列されている。また、半導体チップ１００Ｅ，１００Ｆでは、絶縁層５９〜６２の平面形状が、それぞれ、矩形状の代わりに楕円形状又は円形状である。また、半導体チップ１００Ｆでは、Ｃｕピラーバンプ３０ｄ，３０ｅの短軸方向の幅がＣｕピラーバンプ３０ａの短軸方向の幅に比べて短い。また、半導体チップ１００Ｇでは、Ｃｕピラーバンプ３０ｆ，３０ｇの平面形状が、それぞれ、楕円形状又は円形状の代わりに矩形状であり、絶縁層６３，６４の平面形状もまた矩形状である。
【００４３】
上述の通り、このような構成によっても、半導体チップ１００Ｄ〜１００Ｇは半導体チップ１００Ａと同様に、はんだの塗布量の制御に依らず、Ｃｕピラーバンプの高さを揃えることができる。なお、図８Ａ〜図８Ｄに示されるＣｕピラーバンプの平面形状及び絶縁層の平面形状は一例であり、これに限定されない。
【００４４】
次に、図９Ａ〜図９Ｊを参照しつつ、本発明の第１実施形態に係る半導体チップ１００Ａの製造方法について説明する。ここで、図９Ａ〜図９Ｊは、本発明の第１実施形態に係る半導体チップ１００Ａの製造方法の手順を示す図である。図９Ａ〜図９Ｊに示される図は、図２におけるＩＩ−ＩＩ線断面図と同様の方向を示したものである。なお、以下の説明においては、電気回路の一例として複数のトランジスタが回路形成領域２０に形成されている場合を示す。また、説明の便宜上、図２に示される要素と対応する要素については、当該図面において用いた符号と同様の符号を用い、説明を省略する。
【００４５】
まず、図９Ａに示されるように、一般的な半導体プロセスにより、半導体基板１０上の回路形成領域２０に複数のトランジスタ２１ａ〜２１ｅ、複数の電極２２ａ〜２２ｆ，２３ａ〜２３ｃ及び絶縁層４０，４１を形成する。
【００４６】
次に、図９Ｂに示されるように、絶縁層４１上に、複数の開口部２１０を有するレジスト２００を形成する。レジスト２００は、絶縁層４１の開口部４３ａ〜４３ｃを形成するためのマスクの役割を果たす。
【００４７】
次に、図９Ｃに示されるように、レジスト２００をマスクとして、ドライエッチングによりレジスト２００の複数の開口部２１０の下に絶縁層４１の開口部４３ａ〜４３ｃを形成する。これにより、絶縁層４１から絶縁層５０，５１が分離されて形成される。また、開口部４３ａ〜４３ｃを形成することにより、電極２３ａ〜２３ｃの上に絶縁層５０，５１が設けられても、Ｃｕピラーバンプ３０ａ〜３０ｃと電極２３ａ〜２３ｃとの電気的接続を提供することができる。
【００４８】
次に、図９Ｄに示されるように、レジスト２００を除去し、電極２３ａ〜２３ｃ及び絶縁層４１上の全面に絶縁層４２を塗布する。
【００４９】
次に、図９Ｅに示されるように、絶縁層４２の開口部４３ａ〜４３ｃを形成する。開口部４３ａ〜４３ｃは、例えば絶縁層４２として感光性樹脂を用い、露光及び現像処理を施すフォトリソグラフィープロセスによって形成する。具体的には、電極２３ａ及び絶縁層５０の上の絶縁層４２は除去され、絶縁層５１の上の絶縁層（すなわち、図２に示される絶縁層５２）は残るように絶縁層４２を除去する。これにより、Ｃｕピラーバンプ３０ａの下には絶縁層が挿入されず、Ｃｕピラーバンプ３０ｂの下には一段の絶縁層５０が挿入され、Ｃｕピラーバンプ３０ｃの下には二段の絶縁層５１，５２が挿入される構成となる。
【００５０】
次に、図９Ｆに示されるように、電極２３ａ〜２３ｃの上面、絶縁層４２，５０，５２の上面及び開口部４３ａ〜４３ｃの内壁面の全面にめっきシード層２４を成膜する。めっきシード層２４は、例えば厚み０．３μｍ程度のＴｉＷ及び厚み０．３μｍ程度のＣｕの積層により構成される。なお、ＴｉＷの代わりに、Ｔｉ、Ｗ、Ｔａ、ＴｉＮ、ＴａＮ、ＷＮなどであってもよい。
【００５１】
次に、図９Ｇに示されるように、Ｃｕピラーバンプ３０ａ〜３０ｃを形成するためのレジスト３００を形成する。レジスト３００は、Ｃｕピラーバンプ３０ａ〜３０ｃが形成される領域に開口部３１０を有する。
【００５２】
次に、図９Ｈに示されるように、Ｃｕ層３１ａ〜３１ｃ及びはんだ層３２ａ〜３２ｃをめっき工法により順に形成する。なお、Ｃｕ層３１ａ〜３１ｃの下地に相当するめっきシード層２４の高低差に沿って、Ｃｕ層３１ａ〜３１ｃ及びはんだ層３２ａ〜３２ｃの上面に微細な凹凸が形成されていてもよい。
【００５３】
次に、図９Ｉに示されるように、レジスト３００及びめっきシード層２４の一部を除去する。これにより、めっきシード層２４がめっきシード層２４ａ〜２４ｃに分割される。
【００５４】
最後に、図９Ｊに示されるように、リフローによりはんだ層３２ａ〜３２ｃを溶かす。リフロー後のＣｕピラーバンプ３０ａ〜３０ｃは、例えば、Ｃｕ層の厚みが４０μｍ程度であり、はんだ層の厚みが３０μｍ程度である。
【００５５】
上述の製造方法により、高さが調整されたＣｕピラーバンプ３０ａ〜３０ｃを備える半導体チップ１００Ａを製造することができる。なお、半導体チップの製造方法はこれに限られない。また、他の実施形態も上述の製造方法と同様に製造することができる。
【００５６】
上述の実施形態は、いずれも、絶縁層の挿入によってＣｕピラーバンプの高さが調整される構成である。他方、Ｃｕピラーバンプの高さを調整する層は絶縁層に限られず、他の材料であってもよい。次に、絶縁層に代えて半導体層の挿入によりＣｕピラーバンプの高さが調整される実施形態について説明する。
【００５７】
図１０及び図１１を参照しつつ、本発明の第８実施形態に係る半導体チップ１００Ｈについて説明する。図１０は、本発明の第８実施形態に係る半導体チップ１００Ｈの平面図であり、図１１は、図１０のＸＩ−ＸＩ線断面図である。
【００５８】
図１０に示される半導体チップ１００Ｈにおいて、Ｃｕピラーバンプ３０ａ，３０ｂの下にはトランジスタ２１ａ〜２１ｅがそれぞれ配置される。他方、Ｃｕピラーバンプ３０ｃの下にはトランジスタが配置されず、代わりにＣｕピラーバンプの高さを調整するための半導体層７０が挿入される。半導体層７０は、例えば半導体基板の主面の平面視において矩形状を成す。また、半導体層７０の面積はＣｕピラーバンプ３０ｃの面積より大きく、Ｃｕピラーバンプ３０ｃの下全体に半導体層７０が挿入されている。
【００５９】
図１１では、図２に示される半導体チップ１００Ａの構成のうち、トランジスタ２１ｄ，２１ｅ及びその周辺の要素がより詳細に図示されている。なお、Ｃｕピラーバンプ３０ａの構造は、Ｃｕピラーバンプ３０ｂの構造と同様であるため、図１１ではＣｕピラーバンプ３０ａの図示が省略されている。以下に説明する各断面図においても同様である。また、図１１において、図２に示される各構成要素と対応する構成要素の形状や大きさが多少異なっていても、機能が同様である場合は、説明の便宜上同様の符号を用いて説明を省略する。
【００６０】
Ｃｕピラーバンプ３０ｂ（第２バンプ）の下には、トランジスタ２１ｄ，２１ｅが形成されている。トランジスタ２１ｄは、ベース層８０、エミッタ層８１、一対のコレクタ電極８２、一対のベース電極８３及びエミッタ電極８４を含む。なお、トランジスタ２１ｅの構造はトランジスタ２１ｄの構造と同様であるため、説明を省略する。
【００６１】
ベース層８０（第２半導体層）及びエミッタ層８１は、半導体基板１０の主面上に順に積層されている。ベース層８０及びエミッタ層８１は、それぞれ、半導体基板１０の主面を基準として、当該主面の法線方向に盛り上がったメサ形状を成している。なお、当該形状の側面は、主面に対して垂直であってもよく、あるいは順方向又は逆方向のメサであってもよい。このことは、後述する半導体層７０等においても同様である。
【００６２】
一対のコレクタ電極８２は、半導体基板１０の主面上において、ベース層８０を挟んで両側に形成されている。一対のコレクタ電極８２は、ベース層の下に形成されたコレクタ層（不図示）と電気的に接続されている。一対のベース電極８３は、ベース層８０上において、エミッタ層８１を挟んで両側に形成されている。エミッタ電極８４は、エミッタ層８１上に形成されている。エミッタ電極８４は、上述の電極２２ｄと電気的に接続されている。これにより、Ｃｕピラーバンプ３０ｂは、トランジスタ２１ｄのエミッタを半導体チップ１００Ｈの外部と電気的に接続するためのエミッタ電極として機能する。
【００６３】
Ｃｕピラーバンプ３０ｃ（第１バンプ）の下には、トランジスタに代えて、半導体層７０が形成されている。半導体層７０（第１半導体層）は、半導体基板１０の主面上に形成されている。半導体層７０は、例えばトランジスタ２１ｄ等のベース層８０の形成過程において同時に形成され、半導体基板１０の主面を基準として、当該主面の法線方向に盛り上がったメサ形状を成している。半導体層７０の材料は、ベース層８０の材料と同じであり、例えばＧａＡｓを主成分として含む。なお、半導体層７０の材料はＧａＡｓに限られず、ベース層８０の材料に応じてＳｉ、ＩｎＰ、ＳｉＣ、ＧａＮ等であってもよい。Ｃｕピラーバンプ３０ｃの下に半導体層７０が挿入されることにより、半導体層７０の厚みの分Ｃｕピラーバンプ３０ｃの高さを高くすることができる。
【００６４】
トランジスタ２１ｄ，２１ｅ及び半導体層７０の上には、保護膜としての絶縁層９０が積層されている。絶縁層９０（第４絶縁層）は、トランジスタ２１ｄ，２１ｅの上部においては、エミッタ電極８４と電極２２ｄとの電気的接続（すなわち、エミッタ電極８４とＣｕピラーバンプ３０ｂとの電気的接続）を提供するための開口部を有している。他方、半導体層７０の上部においては、当該半導体層７０とＣｕピラーバンプ３０ｃとの電気的接続を提供する必要がないため、絶縁層９０は開口部を有していない。Ｃｕピラーバンプ３０ｃと半導体層７０とが電気的に接続されず、絶縁層９０によって遮断される。
【００６５】
絶縁層９０の上には、複数の電極２２ｄ〜２２ｆと、保護膜としての絶縁層９１とがさらに積層されている。絶縁層９１は、各電極２２ｄ〜２２ｆと、その上部に形成された電極２３ｂ，２３ｃとの電気的な接続を提供するための複数の開口部を有している。なお、絶縁層９０，９１の材料は特に限定されないが、例えばＳｉＮを主成分として含む。
【００６６】
半導体基板１０には、各トランジスタ２１ｄ，２１ｅ間及び半導体層７０間における電気的なアイソレーションを確保するため、複数のアイソレーション層９２が形成されている。複数のアイソレーション層９２は、半導体基板１０のうち、各トランジスタ２１ｄ，２１ｅ及び半導体層７０が形成されない領域における半導体基板１０の上部に形成されている。
【００６７】
このように、半導体チップ１００Ｈでは、面積の小さいＣｕピラーバンプ３０ｃの下に半導体層７０が挿入されることにより、当該半導体層７０が挿入されない構成に比べて、面積の異なるＣｕピラーバンプ３０ｂ，３０ｃの高さを揃えることができる。
【００６８】
図１２は、本発明の第９実施形態に係る半導体チップ１００Ｉの断面図であり、図１１に示される断面図と同様の方向を示している。半導体チップ１００Ｉは、半導体チップ１００Ｈに比べて、Ｃｕピラーバンプ３０ｃの下に金属層１１０がさらに挿入される点において相違する。
【００６９】
金属層１１０（第３金属層）は、半導体層７０の上であって絶縁層９０の下に形成されている。金属層１１０は、例えばトランジスタのベース電極８３の形成過程において同時に形成される。金属層１１０の材料は、例えばベース電極８３の材料と同じである。Ｃｕピラーバンプ３０ｃの下に金属層１１０が挿入されることにより、金属層１１０の厚みの分Ｃｕピラーバンプ３０ｃの高さをさらに高くすることができる。
【００７０】
このように、半導体チップ１００Ｉでは、半導体チップ１００Ｈに比べて、Ｃｕピラーバンプ３０ｃの高さをＣｕピラーバンプ３０ｂの高さＨにさらに近づけることができる。
【００７１】
図１３は、半導体層７０及び金属層１１０の挿入によるＣｕピラーバンプのかさ上げ量のシミュレーション結果を示すグラフである。具体的には、図１１及び図１２に示されるＣｕピラーバンプ３０ｃにおいて、（１）電極２２ｆのみの挿入（比較例）、（２）半導体層７０のみの挿入、（３）半導体層７０と金属層１１０の挿入、及び（４）半導体層７０と金属層１１０と電極２２ｆの挿入の場合におけるＣｕピラーバンプの高さのかさ上げ量を示している。図１３に示されるグラフにおいて、縦軸はＣｕピラーバンプの高さのかさ上げ量（μｍ）を示している。
【００７２】
図１３（１）及び（２）の比較から、電極２２ｆに代えて半導体層７０を挿入することにより、０．５μｍ程度のかさ上げが可能であることが分かる。また、図１３（２）及び（３）の比較から、金属層１１０を挿入することにより、さらに０．３μｍ程度のかさ上げが可能であることが分かる。そして、図１３（４）から、半導体層７０、金属層１１０及び電極２２ｆを全て挿入することにより、２．８μｍ程度のかさ上げが可能であることが分かる。このように、各Ｃｕピラーバンプの高さの差に応じて挿入する層を変更することにより、かさ上げ量を適宜調整することができる。
【００７３】
図１４Ａ〜図１４Ｅは、それぞれ、本発明の第１０実施形態から第１４実施形態に係る半導体チップ１００Ｊ〜１００Ｎの平面図である。なお、半導体チップ１００Ｊ〜１００Ｎの断面構造は、図１１に示される断面構造と類似するため、図示を省略する。
【００７４】
半導体チップ１００Ｊ〜１００Ｎでは、上述の半導体層７０と同様の機能を有する半導体層７１〜７５がＣｕピラーバンプ３０ｃの下にそれぞれ挿入されている。図１４Ａ〜図１４Ｅに示されるように、半導体層７１〜７５の平面形状は特に限定されない。例えば、半導体チップ１００Ｊでは、半導体層７１は矩形状を成し、Ｃｕピラーバンプ３０ｃに外接する大きさである。また、半導体チップ１００Ｋでは、半導体層７２は矩形状を成し、Ｃｕピラーバンプ３０ｃに内接する大きさである。また、半導体チップ１００Ｌでは、半導体層７３は矩形状を成し、半導体層７２よりさらに小さく、Ｃｕピラーバンプ３０ｃの内部に包含される大きさである。また、半導体チップ１００Ｍでは、２つの矩形状の半導体層７４が、それぞれＣｕピラーバンプ３０ｃの下に並んで配置される。また、半導体チップ１００Ｎでは、４つの矩形状の半導体層７５が、それぞれＣｕピラーバンプ３０ｃの周辺に並んで配置される。このように、半導体層は、平面視において必ずしもＣｕピラーバンプ３０ｃの全体と重なっていなくてもよく、その一部が重なっている構成であってもよい。
【００７５】
このような構成によっても、半導体チップ１００Ｊ〜１００Ｎは、半導体チップ１００Ｈと同様に、Ｃｕピラーバンプ３０ｃの高さをＣｕピラーバンプ３０ｂの高さＨに近づけることができる。なお、図１４Ａ〜図１４Ｅに示される半導体層の平面形状及び数は一例であり、これに限定されない。また、半導体チップは、半導体層７１〜７５に加えて、又は半導体層７１〜７５に替えて、例えば図１２に示される金属層１１０に相当する金属層、又は電極２２ｆに相当する電極が挿入されていてもよい。
【００７６】
図１４Ｆは、本発明の第１５実施形態に係る半導体チップ１００Ｏの平面図であり、図１５は、図１４ＦのＸＶ−ＸＶ線断面図である。半導体チップ１００Ｏは、Ｃｕピラーバンプ３０ｃの下に素子が形成されている場合の例である。
【００７７】
具体的には、素子の一例として薄膜抵抗素子（ＴＦＲ：Ｔｈｉｎ  Ｆｉｌｍ  Ｒｅｓｉｓｔｏｒ）１２０が形成されている。図１５に示されるように、ＴＦＲ１２０は、絶縁層９０上において、少なくとも一部がＣｕピラーバンプ３０ｃの下に挿入されるように形成されている。ＴＦＲ１２０は、両端部に位置する２つの電極と、これらの２つの電極の間に設けられた薄膜によって構成されている。なお、ＴＦＲの両端部に位置する電極は、電極２２ｄ〜２２ｆの形成過程において同時に形成されてもよい。
【００７８】
半導体層７６は、上述の半導体層７０と同様の機能を有し、少なくとも一部がＣｕピラーバンプ３０ｃの下に挿入されるように、ＴＦＲ１２０と並んで形成されている。半導体層７６の上に絶縁層９０が形成され、当該絶縁層９０の上にＴＦＲ１２０及び電極２２ｆが形成され、これらのＴＦＲ１２０及び電極２２ｆの上に絶縁層９１が形成されている。図１４Ｆに示されるように、半導体層７６は、半導体基板１０の主面の平面視において矩形状を成し、Ｃｕピラーバンプ３０ｃの領域の約半分と重ねられている。
【００７９】
このような構成によっても、半導体チップ１００Ｏでは、半導体層７６が挿入されない構成に比べて、Ｃｕピラーバンプ３０ｃの高さを高くすることができる。従って、Ｃｕピラーバンプ３０ｃの高さをＣｕピラーバンプ３０ｂの高さＨに近づけることができる。
【００８０】
なお、Ｃｕピラーバンプ３０ｃの下に形成される素子は、上述のように抵抗素子等の受動素子であってもよく、あるいはダイオード等の能動素子であってもよい。
【００８１】
また、図１５においては、Ｃｕピラーバンプ３０ｃの下に半導体層７６及び電極２２ｆが挿入される例が示されているが、半導体チップは、例えば半導体層７６を備えず、絶縁層９０の上に電極２２ｆが挿入される構成であってもよい。あるいは、図１２に示される半導体チップ１００Ｉと同様に、半導体層７６の上に、金属層１１０に相当する金属層がさらに挿入されていてもよい。
【００８２】
図１６は、本発明の第１６実施形態に係る半導体チップ１００Ｐの断面図であり、図１１に示される断面図と同様の方向を示している。半導体チップ１００Ｐは、上述の半導体チップ１００Ｈに比べて、半導体層７０を備えず、代わりに絶縁層１３０がＣｕピラーバンプ３０ｃの下まで拡張されて充填される点において相違する。
【００８３】
絶縁層１３０は、図１１に示される絶縁層４０に相当する絶縁層であり、複数のトランジスタ２１ｄ，２１ｅ及び複数の電極２２ｄ〜２２ｆの周囲領域に充填されている。絶縁層１３０の材料は、絶縁層４０と同様とすることができる。絶縁層１３０は、Ｃｕピラーバンプ３０ｃの下まで拡張されて充填されている。これにより、Ｃｕピラーバンプ３０ｃの高さが調整されている。
【００８４】
また、半導体チップ１００Ｐでは、電極２３ｃと電極２２ｆとの電気的接続を提供するために、絶縁層１３０及び絶縁層９１が開口されている。そして、当該開口部に電極２３ｃが充填されている。これにより、Ｃｕピラーバンプ３０ｃと電極２２ｆが電気的に接続されている。従って、本実施形態においてＣｕピラーバンプ３０ｃは、電極２２ｆを半導体チップ１００Ｐの外部と電気的に接続するためのバンプとして機能する。
【００８５】
上述の構成によっても、半導体チップ１００Ｐは、絶縁層１３０の高さ又は充填される領域等を調整することにより、Ｃｕピラーバンプ３０ｃの高さを調整することができる。
【００８６】
なお、絶縁層１３０の充填に加えて、例えば図１２に示される半導体層７０に相当する半導体層、又は金属層１１０に相当する金属層がさらに挿入されていてもよい。
【００８７】
図１７は、本発明の第１７実施形態に係る半導体チップ１００Ｑの断面図であり、図１１に示される断面図と同様の方向を示している。半導体チップ１００Ｑは、上述の半導体チップ１００Ｐに比べて、Ｃｕピラーバンプ３０ｃの下に充填された絶縁層１３１が開口部を有しない点において相違する。
【００８８】
すなわち、本実施形態における絶縁層１３１は、絶縁層９１の上であって、電極２３ｃの下に充填されている。これにより、電極２３ｃと電極２２ｆは電気的に遮断されている。このように、電極２２ｆとＣｕピラーバンプ３０ｃを電気的に接続する必要がない場合は、絶縁層１３１が開口部を有しない構成であってもよい。なお、この場合、電極２２ｆは、他のデバイス等と電気的に接続されない金属層として機能してもよい。
【００８９】
次に、図１８Ａ〜図１８Ｊを参照しつつ、本発明の第９実施形態に係る半導体チップ１００Ｉの製造方法について説明する。ここで、図１８Ａ〜図１８Ｊは、本発明の第９実施形態に係る半導体チップ１００Ｉの製造方法の手順を示す図であり、図１２に示される断面図と同様の方向を示したものである。なお、説明の便宜上、図１１に示される要素と対応する要素については、当該図面において用いた符号と同様の符号を用い、説明を省略する。
【００９０】
まず、半導体基板１０上にマスクとなるレジストを塗布し、蒸着又はスパッタ等により金属層を成膜し、レジストを剥離する（図１８Ａ参照）。これにより、トランジスタのエミッタ電極８４が形成される。
【００９１】
次に、半導体基板１０上にマスクとなるレジストを塗布し、ウェットエッチング又はドライエッチングにより半導体層を露出させ、レジストを剥離する（図１８Ｂ参照）。これにより、トランジスタのエミッタ層８１が形成される。
【００９２】
次に、半導体基板１０上に、蒸着又はスパッタ等により金属層を成膜する（図１８Ｃ参照）。これにより、トランジスタのベース電極８３が形成されるとともに、Ｃｕピラーバンプ３０ｃの高さ調整のための金属層１１０が形成される。
【００９３】
次に、ウェットエッチング又はドライエッチングにより半導体層を露出させる（図１８Ｄ参照）。これにより、トランジスタのベース層８０が形成されるとともに、Ｃｕピラーバンプ３０ｃの高さ調整のための半導体層７０が形成される。
【００９４】
次に、半導体基板１０上にマスクとなるレジストを塗布し、イオン注入によりアイソレーション層９２を形成して、レジストを剥離する。また、蒸着又はスパッタ等により金属層を成膜する（図１８Ｅ参照）。これにより、トランジスタのコレクタ電極８２が形成される。
【００９５】
次に、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等により、トランジスタ２１ｄ，２１ｅ、半導体層７０及び金属層１１０の上に保護膜としての絶縁層９０を成膜する。また、形成された絶縁層９０のうち、トランジスタのエミッタ電極８４上の一部をドライエッチングにより除去し、開口部を形成する（図１８Ｆ参照）。
【００９６】
次に、蒸着又はスパッタ等により、絶縁層９０の上に電極２２ｄ〜２２ｆを形成する（図１８Ｇ参照）。
【００９７】
次に、ＣＶＤ法等により、電極２２ｄ〜２２ｆ及び絶縁層９０の上に絶縁層９１を成膜する。また、形成された絶縁層９１のうち、電極２２ｄ〜２２ｆの上の一部をドライエッチングにより除去し、開口部を形成する（図１８Ｈ参照）。
【００９８】
次に、樹脂を塗布し、パターニングを行った後、熱処理を施し、樹脂の絶縁層４０を形成する（図１８Ｉ参照）。
【００９９】
最後に、蒸着又はスパッタ等により、電極２２ｄ〜２２ｆの上に電極２３ｂ，２３ｃを形成し、さらにＣＶＤ法等により絶縁層４１を成膜する（図１８Ｊ参照）。なお、この後の工程については、上述の図９Ａ〜図９Ｊに示される方法と同様であるため、説明を省略する。
【０１００】
上述の製造方法により、高さが調整されたＣｕピラーバンプ３０ｃを備える半導体チップ１００Ｉを製造することができる。なお、半導体チップの製造方法はこれに限られない。また、他の実施形態も上述の製造方法と同様の方法によって製造することができる。
【０１０１】
以上、本発明の例示的な実施形態について説明した。半導体チップ１００Ａ〜１００Ｇは、電極２３ａ〜２３ｃと、面積が比較的大きいＣｕピラーバンプ３０ａと、面積が比較的小さいＣｕピラーバンプ３０ｂ，３０ｃを備え、電極２３ｂの一部の上に絶縁層５０が形成され、電極２３ｃの一部の上に絶縁層５１，５２が形成される。これにより、Ｃｕピラーバンプ３０ｂ，３０ｃの高さを調整することができる。従って、Ｃｕピラーバンプの面積又は回路形成領域の高さに相違があっても、はんだの塗布量の制御に依らず、Ｃｕピラーバンプの高さを揃えることができる。
【０１０２】
また、半導体チップ１００Ａ〜１００Ｇにおいて、半導体基板１０の主面１１からＣｕピラーバンプ３０ａ〜３０ｃの上面までの距離の最大値は、それぞれ等しい。これにより、半導体チップ１００Ａ〜１００Ｇの実装時において複数のバンプが均一に接続される。従って、応力が緩和され、接続の信頼性を向上させることができる。
【０１０３】
また、半導体チップ１００Ａ〜１００Ｇにおいて、電極２３ａ〜２３ｃの少なくとも一部の上であって、Ｃｕピラーバンプ３０ａ〜３０ｃの下に、めっきシード層２４ａ〜２４ｃが形成される。これにより、絶縁層５０，５２の上であっても、Ｃｕピラーバンプ３０ａ〜３０ｃをめっき工法により形成することが可能となる。
【０１０４】
また、半導体チップ１００Ａ〜１００Ｇにおいて、例えば面積が比較的小さいＣｕピラーバンプの下に挿入された絶縁層の厚みを、面積が比較的大きいＣｕピラーバンプの下に挿入された絶縁層の厚みより厚くしてもよい。これにより、はんだの塗布量の制御に依らず、Ｃｕピラーバンプの高さを揃えることができる。
【０１０５】
また、半導体チップ１００Ａ〜１００Ｇにおいて、例えば面積が比較的小さいＣｕピラーバンプの下に挿入された絶縁層の占有率を、面積が比較的大きいＣｕピラーバンプの下に挿入された絶縁層の占有率より高くしてもよい。これにより、はんだの塗布量の制御に依らず、Ｃｕピラーバンプの高さを揃えることができる。
【０１０６】
また、半導体チップ１００Ａ〜１００Ｇにおいて、Ｃｕピラーバンプ３０ｃの下には、２段の絶縁層５１，５２が形成される。これにより、面積が最も小さいＣｕピラーバンプ３０ｃの高さを面積が最も大きいＣｕピラーバンプ３０ａの高さに揃えることができる。
【０１０７】
また、半導体チップ１００Ｃにおいて、半導体基板１０の主面１１上にトランジスタ２１ｄ，２１ｅが形成され、当該トランジスタ２１ｄ，２１ｅの直上には絶縁層５６が形成されず、めっきシード層２４ｂ及びＣｕピラーバンプ３０ｂが形成される。これにより、比較的発熱量の多いトランジスタ２１ｄ，２１ｅが配置された領域の直上には熱伝導率が高いＣｕ層３１ｂが形成され、トランジスタ２１ｄ，２１ｅが配置されない領域の上部には絶縁層５６が形成されることとなる。従って、Ｃｕ層３１ｂの放熱性を活かしつつ、Ｃｕピラーバンプ３０ｂの高さを調整することができる。
【０１０８】
なお、Ｃｕピラーバンプの構成は特に限定されないが、例えば順に積層されたＣｕ層及びはんだ層を含んでいてもよい。
【０１０９】
また、半導体基板１０の材料は特に限定されないが、例えば化合物半導体を主成分として含んでいてもよい。
【０１１０】
また、半導体チップ１００Ｈ〜１００Ｏは、主面１１を有する半導体基板１０と、半導体基板１０の主面１１上に形成され、トランジスタを構成しない半導体層７０と、半導体基板１０の主面１１上に形成され、トランジスタのベース層８０を構成する半導体層と、半導体層７０の上に形成された絶縁層９０と、絶縁層９０の上に形成されたＣｕピラーバンプ３０ｃと、ベース層８０の上に形成されたＣｕピラーバンプ３０ｂと、を備え、半導体基板１０の主面１１の平面視において、Ｃｕピラーバンプ３０ｂの面積は、Ｃｕピラーバンプ３０ｃの面積より大きい。このように、面積の小さいＣｕピラーバンプ３０ｃの下に半導体層７０が挿入されることにより、当該半導体層７０が挿入されない構成に比べて、面積の異なるＣｕピラーバンプ３０ｂ，３０ｃの高さを揃えることができる。
【０１１１】
また、半導体チップ１００Ｈ〜１００Ｏにおいて、半導体層７０はＣｕピラーバンプ３０ｃと電気的に接続されず、ベース層８０は、Ｃｕピラーバンプ３０ｂと電気的に接続される。
【０１１２】
また、半導体チップ１００Ｉは、半導体層７０の上であって絶縁層９０の下に形成された金属層１１０をさらに備える。これにより、金属層１１０の厚みの分Ｃｕピラーバンプ３０ｃの高さをさらに高くすることができる。
【０１１３】
また、半導体チップ１００Ｏは、半導体基板１０の主面１１上に半導体層７６と並んで形成された薄膜抵抗素子１２０をさらに備え、薄膜抵抗素子１２０の少なくとも一部と、半導体層７６の少なくとも一部が、Ｃｕピラーバンプ３０ｃの下に形成される。このように、半導体層７６は、必ずしもＣｕピラーバンプ３０ｃの下全体に挿入される必要はなく、Ｃｕピラーバンプ３０ｃの一部の下に挿入される構成であってもよい。
【０１１４】
また、上述の説明においては、半導体チップが備えるバンプがＣｕピラーバンプである構成を例として説明したが、バンプはＣｕピラーバンプに限られず、例えば金バンプ、又ははんだバンプ等の他のバンプであってもよい。
【０１１５】
以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更又は改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
【符号の説明】
【０１１６】
１０…半導体基板、１１，１２…主面、２０…回路形成領域、２１…トランジスタ，２２，２３…電極、２４…めっきシード層、３０…Ｃｕピラーバンプ、３１…Ｃｕ層、３２…はんだ層、４０〜４２…絶縁層、４３…開口部、５０〜６４…絶縁層、７０〜７６…半導体層、８０…ベース層、８１…エミッタ層、８２…コレクタ電極、８３…ベース電極、８４…エミッタ電極、９０，９１…絶縁層、９２…アイソレーション層、１００…半導体チップ、１１０…金属層、１２０…薄膜抵抗素子（ＴＦＲ）、１３０，１３１…絶縁層、２００，３００…レジスト、２１０，３１０…開口部
【図１】
2019009409.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019009409.tif 000009
【図８Ａ】
2019009409.tif 000010
【図８Ｂ】
2019009409.tif 000011
【図８Ｃ】
2019009409.tif 000012
【図８Ｄ】
2019009409.tif 000013
【図９Ａ】
2019009409.tif 000014
【図９Ｂ】
2019009409.tif 000015
【図９Ｃ】
2019009409.tif 000016
【図９Ｄ】
2019009409.tif 000017
【図９Ｅ】
2019009409.tif 000018
【図９Ｆ】
2019009409.tif 000019
【図９Ｇ】
2019009409.tif 000020
【図９Ｈ】
2019009409.tif 000021
【図９Ｉ】
2019009409.tif 000022
【図９Ｊ】
2019009409.tif 000023
【図１０】
2019009409.tif 000024
【図１１】
2019009409.tif 000025
【図１２】
2019009409.tif 000026
【図１３】
2019009409.tif 000027
【図１４Ａ】
2019009409.tif 000028
【図１４Ｂ】
2019009409.tif 000029
【図１４Ｃ】
2019009409.tif 000030
【図１４Ｄ】
2019009409.tif 000031
【図１４Ｅ】
2019009409.tif 000032
【図１４Ｆ】
2019009409.tif 000033
【図１５】
2019009409.tif 000034
【図１６】
2019009409.tif 000035
【図１７】
2019009409.tif 000036
【図１８Ａ】
2019009409.tif 000037
【図１８Ｂ】
2019009409.tif 000038
【図１８Ｃ】
2019009409.tif 000039
【図１８Ｄ】
2019009409.tif 000040
【図１８Ｅ】
2019009409.tif 000041
【図１８Ｆ】
2019009409.tif 000042
【図１８Ｇ】
2019009409.tif 000043
【図１８Ｈ】
2019009409.tif 000044
【図１８Ｉ】
2019009409.tif 000045
【図１８Ｊ】
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