(57)【要約】【課題】  誤動作を抑制したゲート駆動回路を提供する。【解決手段】  ゲート駆動回路は、第１ゲート駆動信号を生成する信号生成部と、前記第１ゲート駆動信号に基づいて、前記信号生成部と電気的に絶縁された第２ゲート駆動信号を出力する信号絶縁部と、前記第２ゲート駆動信号で駆動される相補型の第１半導体スイッチ及び第２半導体スイッチを含み、前記第１半導体スイッチ及び前記第２半導体スイッチとの接続点から前記第２ゲート駆動信号に基づく第３ゲート駆動信号を出力する出力段素子と、前記信号絶縁部の第２ゲート駆動信号を出力する信号絶縁部と、前記出力段素子の前記第２ゲート駆動信号が入力される出力段素子入力部とを接続する第１線路と、前記信号絶縁部と、前記出力段素子の第３ゲート駆動信号を出力する出力段素子出力部とを接続する第２線路と、を有する。【選択図】図１
2019153982.tif 000002
【特許請求の範囲】
【請求項１】
第１ゲート駆動信号を生成する信号生成部と、
前記第１ゲート駆動信号に基づいて、前記信号生成部と電気的に絶縁された第２ゲート駆動信号を出力する信号絶縁部と、
前記第２ゲート駆動信号で駆動される相補型の第１半導体スイッチ及び第２半導体スイッチを含み、前記第１半導体スイッチ及び前記第２半導体スイッチとの接続点から前記第２ゲート駆動信号に基づく第３ゲート駆動信号を出力する出力段素子と、
前記信号絶縁部の第２ゲート駆動信号を出力する信号絶縁部と、前記出力段素子の前記第２ゲート駆動信号が入力される出力段素子入力部とを接続する第１線路と、
前記信号絶縁部と、前記出力段素子の第３ゲート駆動信号を出力する出力段素子出力部とを接続する第２線路と、
を有する、ゲート駆動回路。
【請求項２】
前記第２線路に直列に接続される抵抗器をさらに含む、請求項１記載のゲート駆動回路。
【請求項３】
前記第２線路の抵抗をＲ、前記第２線路と、前記接続点から前記接続点に接続される前記制御対象半導体スイッチのゲート端子までの線路とのインダクタンスをＬ、前記制御対象半導体スイッチの入力容量をＣとすると、
前記抵抗ＲがＲ≧１．４（Ｌ／Ｃ）１／２を満たす、請求項１又は２記載のゲート駆動回路。
【請求項４】
前記第２線路と、前記接続点から前記接続点に接続される前記制御対象半導体スイッチのゲート端子までの線路とのインダクタンスをＬ、前記抵抗器の抵抗をＲ、前記制御対象半導体スイッチの入力容量をＣとすると、
前記抵抗ＲがＲ≧１．４（Ｌ／Ｃ）１／２を満たす、請求項２記載のゲート駆動回路。
【請求項５】
前記第２線路と、前記接続点から前記接続点に接続される前記制御対象半導体スイッチのゲート端子までの線路とのインダクタンスをＬ、前記抵抗器と前記第２線路の合成抵抗をＲ、前記制御対象半導体スイッチの入力容量をＣとすると、
前記抵抗ＲがＲ≧１．４（Ｌ／Ｃ）１／２を満たす、請求項２記載のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート駆動回路に関する。
【背景技術】
【０００２】
従来より、接合型電界効果トランジスタと接続されるゲート駆動回路において、前記接合型電界効果トランジスタをオン状態またはオフ状態にする信号を出力するドライバと、前記接合型電界効果トランジスタのゲート端子と前記ドライバとの間に接続され、当該ドライバの電流容量を増加させるための第１及び第２のバイポーラトランジスタを有するブースター回路と、前記ブースター回路が有する第１及び第２のバイポーラトランジスタの各々のエミッタ端子及びベース端子間に接続された電圧降下防止用抵抗とを具備することを特徴とするゲート駆動回路がある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１２４０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、従来のゲート駆動回路は、第１及び第２のバイポーラトランジスタの各々のエミッタ端子及びベース端子間と、ドライバとの間で、電圧降下防止用抵抗がブースター回路の抵抗と直列に接続されているため、電圧降下防止用抵抗を介して第１及び第２のバイポーラトランジスタの各々のエミッタ端子及びベース端子間に供給される電圧は、ブースター回路の抵抗と、電圧降下防止用抵抗とで分圧された電圧になる。
【０００５】
このため、第１及び第２のバイポーラトランジスタの各々のエミッタ端子及びベース端子間における電圧降下の防止は十分ではなく、ドライバの出力電圧に比べて低下する。
【０００６】
このように第１及び第２のバイポーラトランジスタの各々のエミッタ端子及びベース端子間の電圧が低下すると、ゲート駆動回路で駆動させる半導体スイッチが誤動作してしまうおそれがある。
【０００７】
そこで、誤動作を抑制したゲート駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の実施の形態のゲート駆動回路は、第１ゲート駆動信号を生成する信号生成部と、前記第１ゲート駆動信号に基づいて、前記信号生成部と電気的に絶縁された第２ゲート駆動信号を出力する信号絶縁部と、前記第２ゲート駆動信号で駆動される相補型の第１半導体スイッチ及び第２半導体スイッチを含み、前記第１半導体スイッチ及び前記第２半導体スイッチとの接続点から前記第２ゲート駆動信号に基づく第３ゲート駆動信号を出力する出力段素子と、前記信号絶縁部の第２ゲート駆動信号を出力する信号絶縁部と、前記出力段素子の前記第２ゲート駆動信号が入力される出力段素子入力部とを接続する第１線路と、前記信号絶縁部と、前記出力段素子の第３ゲート駆動信号を出力する出力段素子出力部とを接続する第２線路と、を有する。
【発明の効果】
【０００９】
誤動作を抑制したゲート駆動回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態のゲート駆動回路１００を示す図である。
【図２】フォトカプラ１３０から抵抗器１５０を経て半導体スイッチ５０までの線路を簡易的に示す回路図である。
【図３】２次遅れ系のステップ応答を示す図である。
【図４】端子１０１の出力電圧の実験結果を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明のゲート駆動回路を適用した実施の形態について説明する。
【００１２】
＜実施の形態＞
図１は、実施の形態のゲート駆動回路１００を示す図である。ゲート駆動回路１００は、端子１０１、１０２、電源１１０Ｐ、１１０Ｎ、信号生成部１２０、フォトカプラ１３０、抵抗器１４０、抵抗器１５０、及び出力段素子１６０を含む。
【００１３】
ゲート駆動回路１００は、端子１０１から半導体スイッチ５０のＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect Transistor）にゲート駆動信号を出力し、半導体スイッチ５０のＭＯＳＦＥＴの駆動制御を行う回路である。端子１０１は、半導体スイッチ５０のＭＯＳＦＥＴのゲートに接続され、端子１０２は、半導体スイッチ５０のＭＯＳＦＥＴのソースに接続されている。端子１０１は、ゲート駆動信号出力端の一例である。端子１０２は、中性点１１１に接続されている。中性点１１１は、接続部の一例である。
【００１４】
電源１１０Ｐ、１１０Ｎは、中性点１１１を挟んで直列に接続されている。電源１１０Ｐは、中性点１１１から見て正電圧を出力する電源であり、正電圧電源の一例である。電源１１０Ｎは、中性点１１１の負電位側に接続される電源であり、負電圧電源の一例である。電源１１０Ｐに出力電圧は、一例として１５Ｖ〜２０Ｖであり、電源１１０Ｎの中性点１１１に対する出力電圧は、一例として、−５Ｖ〜−１０Ｖ、又は、−１５Ｖ〜−２０Ｖである。
【００１５】
信号生成部１２０は、所定の周波数のパルス信号を生成し、出力する信号源である。信号生成部１２０は、図示しない上位装置から入力されるデユーティ比のパルス信号を生成し、フォトカプラ１３０に出力する。信号生成部１２０が出力するパルス信号は、第１ゲート駆動信号の一例である。
【００１６】
フォトカプラ１３０は、発光ダイオード１３１とフォトトランジスタ１３２を有する。発光ダイオード１３１は、信号生成部１２０に接続されており、信号生成部１２０から出力されるパルス信号がＨ(High)レベルのときに発光し、Ｌ(Low)レベルのときには発光しない。フォトカプラ１３０は、信号絶縁部の一例である。
【００１７】
フォトトランジスタ１３２は、端子１３２Ａ、１３２Ｂ、１３２Ｃを有する。端子１３２Ａは、電源１１０Ｐの正極性端子に接続されており、端子１３２Ｂは、電源１１０Ｎの負極性端子に接続されており、端子１３２Ｃは、抵抗器１４０及び１５０に接続されている。端子１３２Ｃは、フォトカプラ１３０の出力端子である。
【００１８】
フォトトランジスタ１３２は、発光ダイオード１３１の発光を受光すると、端子１３２Ａと端子１３２Ｃを導通し、電源１１０Ｐから入力される正電圧を出力し、発光ダイオード１３１の発光していない期間には、端子１３２Ｂと端子１３２Ｃを導通し、電源１１０Ｎから入力される負電圧を出力する。このため、フォトトランジスタ１３２は、信号生成部１２０のパルス信号がＨレベルのときに正電圧を出力し、信号生成部１２０のパルス信号がＬレベルのときに負電圧を出力する。フォトトランジスタ１３２の出力は、第２ゲート駆動信号の一例であり、信号生成部１２０のパルス信号に応じてＨレベル及びＬレベルになる。
【００１９】
抵抗器１４０は、端子１３２Ｃと、ＭＯＳＦＥＴ１６０Ａ１、１６０Ｂ１のゲート端子とを接続する線路に直列に接続されている。端子１３２Ｃと、ＭＯＳＦＥＴ１６０Ａ１、１６０Ｂ１のゲート端子とを接続する線路は、第１線路の一例である。
【００２０】
抵抗器１５０は、端子１３２Ｃと、端子１０１とを接続する線路に直列に接続されている。端子１３２Ｃと、端子１０１とを接続する線路は、第２線路の一例である。
【００２１】
出力段素子１６０は、半導体スイッチ１６０Ａ、１６０Ｂを有する。半導体スイッチ１６０Ａ、１６０Ｂは、抵抗器１６１Ａ、１６１Ｂを介して、電源１１０Ｐ及び１１０Ｎに対してループ状に直列に接続されている。
【００２２】
半導体スイッチ１６０Ａ、１６０Ｂは、ＭＯＳＦＥＴ１６０Ａ１、１６０Ｂ１と還流ダイオード１６０Ａ２、１６０Ｂ２を有する。還流ダイオード１６０Ａ２、１６０Ｂ２のアノードはＭＯＳＦＥＴ１６０Ａ１、１６０Ｂ１のソース端子に接続され、カソードはドレイン端子に接続される。半導体スイッチ１６０Ａ、１６０Ｂは、接続点１０１Ａで接続されている。
【００２３】
ＭＯＳＦＥＴ１６０Ａ１、１６０Ｂ１は、相補型である。ＭＯＳＦＥＴ１６０Ａ１はＮチャネル型であり、ＭＯＳＦＥＴ１６０Ｂ１は、Ｐチャネル型である。
【００２４】
ＭＯＳＦＥＴ１６０Ａ１は、ドレイン端子が抵抗器１６１Ａを介して電源１１０Ｐの正極性端子に接続され、ソース端子がＭＯＳＦＥＴ１６０Ｂ１のソース端子に接続され、ゲート端子が抵抗器１４０とＭＯＳＦＥＴ１６０Ｂ１のゲート端子とに接続されている。
【００２５】
ＭＯＳＦＥＴ１６０Ｂ１は、ソース端子がＭＯＳＦＥＴ１６０Ａ１のソース端子に接続され、ドレイン端子が抵抗器１６１Ｂを介して電源１１０Ｎの負極性端子に接続され、ゲート端子が抵抗器１４０とＭＯＳＦＥＴ１６０Ａ１のゲート端子とに接続されている。
【００２６】
ＭＯＳＦＥＴ１６０Ａ１、１６０Ｂ１は、抵抗器１４０を介してフォトカプラ１３０から入力されるゲート駆動信号によって相補的に駆動され、電源１１０Ｐの正電圧と、電源１１０Ｎの負電圧とをパルス状のゲート駆動信号に端子１０１に出力する。端子１０１から出力されるゲート駆動信号の周波数は、信号生成部１２０によって生成されるパルス信号の周波数に等しい。端子１０１から出力されるゲート駆動信号は、第３ゲート駆動信号の一例である。
【００２７】
以上のような構成のゲート駆動回路１００において、フォトカプラ１３０のフォトトランジスタ１３２の出力がＨレベルの期間には、ＭＯＳＦＥＴ１６０Ａ１がオンになり、ＭＯＳＦＥＴ１６０Ｂ１がオフになり、端子１０１には、ＭＯＳＦＥＴ１６０Ａ１を介して電源１１０Ｐから供給される正電圧と、抵抗器１５０を介して供給されるＨレベルの電圧とが供給される。抵抗器１５０を介して供給されるＨレベルの電圧は、フォトカプラ１３０を経由して供給される電源１１０Ｐの正電圧である。
【００２８】
また、フォトカプラ１３０のフォトトランジスタ１３２の出力がＬレベルの期間には、ＭＯＳＦＥＴ１６０Ａ１がオフになり、ＭＯＳＦＥＴ１６０Ｂ１がオンになるため、端子１０１には、ＭＯＳＦＥＴ１６０Ｂ１を介して電源１１０Ｎから供給される負電圧と、抵抗器１５０を介して供給されるＬレベルの電圧とが供給される。抵抗器１５０を介して供給されるＬレベルの電圧は、フォトカプラ１３０を経由して供給される電源１１０Ｎの負電圧である。
【００２９】
このため、フォトカプラ１３０のフォトトランジスタ１３２の出力がＨレベルの期間に、ＭＯＳＦＥＴ１６０Ａ１のゲート−ソース間で電圧降下が生じても、端子１０１の出力電圧は、電源１１０Ｐから供給される正電圧になる。また、フォトカプラ１３０のフォトトランジスタ１３２の出力がＬレベルの期間に、ＭＯＳＦＥＴ１６０Ｂ１のゲート−ソース間で電圧降下が生じても、端子１０１の出力電圧は、電源１１０Ｎから供給される負電圧になる。
【００３０】
従って、半導体スイッチ５０のＭＯＳＦＥＴのゲート端子には、端子１０１から電源１１０Ｐの正電圧と電源１１０Ｎの負電圧とによるゲート駆動信号が供給され、半導体スイッチ５０のＭＯＳＦＥＴの誤動作を抑制することができる。特に、半導体スイッチ５０のＭＯＳＦＥＴがオフのときにノイズによってオンになる誤動作が効果的に抑制される。
【００３１】
以上より、実施の形態によれば、誤動作を抑制したゲート駆動回路１００を提供することができる。
【００３２】
また、半導体スイッチ５０のＭＯＳＦＥＴが電源１１０Ｐ、１１０Ｎの正電圧、負電圧によって駆動されるため、半導体スイッチ５０のＭＯＳＦＥＴでの損失が低減される。半導体スイッチ５０は、例えば、ＵＰＳ(Uninterruptible Power Systems:無停電電源装置)のインバータに用いられるため、損失の低減は有意義である。
【００３３】
ここで、図２及び図３を用いて、抵抗器１５０の抵抗値について説明する。図２は、フォトカプラ１３０から抵抗器１５０を経て半導体スイッチ５０までの線路を簡易的に示す回路図である。図２では、信号生成部１２０とフォトカプラ１３０を纏めて示す。
【００３４】
図２において、インダクタンスＬは、フォトカプラ１３０から抵抗器１５０を経て端子１０１までの線路のインダクタンスと、端子１０１から半導体スイッチ５０のＭＯＳＦＥＴのゲート端子までの線路のインダクタンスとの合成インダクタンスである。また、静電容量Ｃは、端子１０１から見た半導体スイッチ５０のＭＯＳＦＥＴのゲート−ソース間の静電容量であり、半導体スイッチ５０の入力容量である。なお、インダクタンスＬは、フォトカプラ１３０から抵抗器１５０を経て接続点１０１Ａまでの線路のインダクタンスと同義である。
【００３５】
ゲート駆動回路１００では、半導体スイッチ５０のＭＯＳＦＥＴは、フォトカプラ１３０の出力によって直接的に駆動される構成であると捉えることができるため、フォトカプラ１３０から抵抗器１５０及び端子１０１を経て半導体スイッチ５０のＭＯＳＦＥＴのゲート端子までの配線に振動を励起しないようにすることが必要である。
【００３６】
抵抗器１５０の抵抗をＲとすると、この配線を含む回路は、図２に示すようにＲＬＣ直列回路であり、フォトカプラ１３０の出力が矩形波なので、回路の挙動は２次遅れ系のステップ応答として考えることができる。
【００３７】
図３は、２次遅れ系のステップ応答を示す図である。図３に示すように、減衰係数は、０．７以上であることが好ましい。ＲＬＣ回路の減衰係数ζは、ζ＝Ｒ／２×（Ｃ／Ｌ）１／２で表されるため、０．７≧Ｒ／２×（Ｃ／Ｌ）１／２より、抵抗器１５０の抵抗値ＲをＲ≧１．４×（Ｌ／Ｃ）１／２を満たす値に設定すればよい。なお、Ｒは、抵抗器１５０と第２線路の抵抗を合成した値でもよい。
【００３８】
図４は、端子１０１の出力電圧の実験結果を示す図である。図４には、信号生成部１２０が出力するパルス信号がＨレベルの期間とＬレベルの期間を示す。また、図４には、実施の形態のゲート駆動回路１００の端子１０１の出力電圧を実線で示し、フォトカプラ１３０から抵抗器１５０を経て端子１０１までの線路と、抵抗器１５０とを取り除いた比較例のゲート駆動回路の端子１０１の出力電圧を破線で示す。
【００３９】
実験では、電源１１０Ｐの電圧を１５Ｖ、電源１１０Ｎの電圧を−５Ｖ、抵抗器１４０の抵抗値を１０Ω、抵抗器１５０の抵抗値を３３Ω、フォトカプラ１３０から抵抗器１５０を経て端子１０１までの線路のインダクタンスＬを２０ｎＨ、端子１０１から見た半導体スイッチ５０のＭＯＳＦＥＴのゲート−ソース間の静電容量Ｃを１６ｎＦ、抵抗器１６１Ａ及び１６１Ｂの抵抗値を５．７Ωに設定した。
【００４０】
この結果、図４（Ａ）に示すように、信号生成部１２０が出力するパルス信号がＨレベルの期間では、ゲート駆動回路１００の端子１０１の出力電圧は１４．９Ｖであり、比較例のゲート駆動回路の端子１０１の出力電圧は１３．３Ｖであった。
【００４１】
また、図４（Ｂ）に示すように、信号生成部１２０が出力するパルス信号がＬレベルの期間では、ゲート駆動回路１００の端子１０１の出力電圧は−４．９Ｖであり、比較例のゲート駆動回路の端子１０１の出力電圧は−３．６Ｖであった。
【００４２】
このように、ゲート駆動回路１００の端子１０１の出力電圧は、信号生成部１２０が出力するパルス信号がＨレベルの期間とＬレベルの期間との両方において、電源１１０Ｐ、１１０Ｎの出力電圧と０．１Ｖしか変わらない良好な値が得られた。これは、比較例のゲート駆動回路に比べると、大幅な改善である。
【００４３】
なお、以上では、フォトカプラ１３０から端子１０１までの線路に抵抗器１５０を設ける形態について説明したが、フォトカプラ１３０から端子１０１までの線路の抵抗値がある程度大きい場合には、ゲート駆動回路１００は、抵抗器１５０を含まなくてもよい。
【００４４】
また、以上では、信号生成部１２０側と出力段素子１６０側とを絶縁する信号絶縁部としてフォトカプラ１３０を用いる形態について説明したが、フォトカプラ１３０に限らず、信号生成部１２０側と出力段素子１６０側とを絶縁できる素子等であればフォトカプラ１３０以外の素子等であってもよい。
【００４５】
また、以上では、半導体スイッチ１６０Ａ、１６０ＢがＭＯＳＦＥＴ１６０Ａ１、１６０Ｂ１を含む形態について説明したが、ＭＯＳＦＥＴ１６０Ａ１、１６０Ｂ１の代わりにＩＧＢＴ(Insulated Gate Bipolar Transistor)やバイポーラトランジスタ等のＭＯＳＦＥＴ以外のスイッチング素子を含んでもよい。また、半導体スイッチ１６０Ａ、１６０Ｂの材質は、シリコン（Ｓｉ）に限らず、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）等の様々な材質であってよい。
【００４６】
以上、本発明の例示的な実施の形態のゲート駆動回路について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【符号の説明】
【００４７】
５０  半導体スイッチ
１００  ゲート駆動回路
１０１、１０２  端子
１１０Ｐ、１１０Ｎ  電源
１２０  信号生成部
１３０  フォトカプラ
１３１  発光ダイオード
１３２  フォトトランジスタ
１４０  抵抗器
１５０  抵抗器
１６０Ａ、１６０Ｂ  半導体スイッチ
【図１】
2019153982.tif 000003
【図２】
2019153982.tif 000004
【図３】
2019153982.tif 000005
【図４】
2019153982.tif 000006
【手続補正書】
【提出日】平成30年6月13日(2018.6.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ハイレベル及びローレベルになる駆動信号を出力端から出力する出力部と、
前記駆動信号で駆動される相補型の第１半導体スイッチ及び第２半導体スイッチを含み、前記第１半導体スイッチ及び前記第２半導体スイッチとの接続点から前記駆動信号に基づくゲート駆動信号を出力する出力段素子と、
前記出力端と、前記出力段素子の前記駆動信号が入力される出力段素子入力部とを抵抗器を介して接続する第１線路と、
前記出力端と前記接続点とを接続する第２線路と、
を有する、ゲート駆動回路。
【請求項２】
前記第２線路は、前記出力端と前記接続点とを第２抵抗器を介して接続する、請求項１記載のゲート駆動回路。
【請求項３】
前記第２線路の抵抗をＲ、前記第２線路と、前記接続点から前記接続点に接続される半導体スイッチのゲート端子までの線路とのインダクタンスをＬ、前記半導体スイッチの入力容量をＣとすると、
前記抵抗ＲがＲ≧１．４×（Ｌ／Ｃ）１／２を満たす、請求項１又は２記載のゲート駆動回路。
【請求項４】
前記第２線路と、前記接続点から前記接続点に接続される半導体スイッチのゲート端子までの線路とのインダクタンスをＬ、前記第２抵抗器の抵抗をＲ、前記半導体スイッチの入力容量をＣとすると、
前記抵抗ＲがＲ≧１．４×（Ｌ／Ｃ）１／２を満たす、請求項２記載のゲート駆動回路。
【請求項５】
前記第２線路と、前記接続点から前記接続点に接続される半導体スイッチのゲート端子までの線路とのインダクタンスをＬ、前記第２抵抗器と前記第２線路の合成抵抗をＲ、前記半導体スイッチの入力容量をＣとすると、
前記合成抵抗ＲがＲ≧１．４×（Ｌ／Ｃ）１／２を満たす、請求項２記載のゲート駆動回路。
【請求項６】
前記出力部は、第１電源から入力される電圧に基づいてハイレベルの前記駆動信号を前記出力端から出力し、前記第１電源とは異なる第２電源から入力される電圧に基づいてローレベルの前記駆動信号を前記出力端から出力し、
前記駆動信号がハイレベルの期間には、前記第１電源から前記第１半導体スイッチを介して供給される電圧と、前記第１電源から前記第２線路を介して供給される電圧とが前記接続点に供給され、
前記駆動信号がローレベルの期間には、前記第２電源から前記第２半導体スイッチを介して供給される電圧と、前記第２電源から前記第２線路を介して供給される電圧とが前記接続点に供給される、請求項１から５のいずれか一項に記載のゲート駆動回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明の実施の形態のゲート駆動回路は、ハイレベル及びローレベルになる駆動信号を出力端から出力する出力部と、前記駆動信号で駆動される相補型の第１半導体スイッチ及び第２半導体スイッチを含み、前記第１半導体スイッチ及び前記第２半導体スイッチとの接続点から前記駆動信号に基づくゲート駆動信号を出力する出力段素子と、前記出力端と、前記出力段素子の前記駆動信号が入力される出力段素子入力部とを抵抗器を介して接続する第１線路と、前記出力端と前記接続点とを接続する第２線路と、を有する。