(57)【要約】【課題】半導体装置の特性を向上させる。【解決手段】基板Ｓの上方に形成されたバッファ層ＢＵ、チャネル層ＣＨおよび障壁層ＢＡと、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する開口部ＯＡ１内にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥと、を有する半導体装置を次のように構成する。チャネルが形成される開口部ＯＡ２の両側の領域ＡＳＢの２次元電子ガスの濃度を、領域ＡＳＢの端部とソース電極ＳＥまたはドレイン電極ＤＥとの間の領域ＡＦの２次元電子ガスの濃度より低くする。このように、領域ＡＳＢの２次元電子ガス２ＤＥＧの濃度を低下させることにより、分極電荷ＰＣによるコンダクションバンドの持ち上げ効果の低下を防ぐことができる。これにより、閾値電位の低下を防ぐことができ、ノーマリーオフ動作性の向上を図ることができる。【選択図】図１
2019009462.tif 000002
【特許請求の範囲】
【請求項１】
基板の上方に形成された第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層内に延在する第１開口部と、
前記第３窒化物半導体層内に延在する第２開口部と、
前記第１開口部配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記ゲート電極の両側の前記第３窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層と前記第３窒化物半導体層の電子親和力より大きく、
前記第１窒化物半導体層の電子親和力は、前記第３窒化物半導体層の電子親和力より大きく、
前記第１開口部の両側には、第１領域が配置され、
前記第２開口部は、前記第１領域と前記第１電極との間に配置された第２領域において前記第３の窒化物半導体層にまで延在し、
前記第１領域の前記第３窒化物半導体層の膜厚は、前記第２領域の前記第３窒化物半導体層の膜厚より薄く、
前記第１電極側の前記第１領域の２次元電子ガスの濃度は、前記第２領域の２次元電子ガスの濃度より低い、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２電極側の前記第１領域の２次元電子ガスの濃度は、前記第２電極と前記第２電極側の前記第１領域との間の第３領域の２次元電子ガスの濃度より低い、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記ゲート電極は、前記第１開口部および前記第１領域上に形成されている、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１電極はソース電極である、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１電極はドレイン電極である、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記ゲート電極は、溝内に前記ゲート絶縁膜を介して配置され、
前記溝は、前記第１開口部と、第２開口部とを有し、
前記溝の底部は、前記第１開口部の底部と対応する第１底部と、前記第１底部の両側に位置し前記第２開口部の底部と対応する第２底部と、を有し、
前記第１領域は、前記第２底部の形成領域である、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１窒化物半導体層は、ｐ型の不純物を含有する、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第２領域の前記第３窒化物半導体層上に形成された絶縁膜を有する、半導体装置。
【請求項９】
請求項６記載の半導体装置において、
前記第２領域の前記第３窒化物半導体層上に形成された絶縁膜を有し、
前記絶縁膜は、第３開口部を有し、前記第３開口部の端部は、前記第２開口部の端部より前記第１電極側または前記第２電極側に位置している、半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記第３窒化物半導体層は、前記第２窒化物半導体層上に形成された第１膜と、前記第１膜上に形成された第２膜とを有し、
前記第１領域の前記第３窒化物半導体層は、前記第１膜のみからなり、
前記第２領域の前記第３窒化物半導体層は、前記第１膜と、前記第２膜とを有する、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第１膜および前記第２膜は、それぞれＡｌを含有し、
前記第１膜のＡｌ組成比は、前記第２膜のＡｌ組成比より低い、半導体装置。
【請求項１２】
請求項１記載の半導体装置において、
前記第３窒化物半導体層は、Ａｌを含有し、
前記第１領域の前記第３窒化物半導体層のＡｌ組成比は、前記第２領域の前記第３窒化物半導体層のＡｌ組成比より低い、半導体装置。
【請求項１３】
請求項１記載の半導体装置において、
前記第３窒化物半導体層は、前記第２窒化物半導体層上に形成された第１膜と、前記第１膜上に形成された第２膜とを有し、
前記第１領域の前記第３窒化物半導体層は、前記第１膜と、前記第２膜とを有し、
前記第２領域の前記第３窒化物半導体層は、前記第１膜のみからなり、
前記第１膜は、Ａｌを含有し、
前記第２膜のＡｌ組成比は、前記第１膜のＡｌ組成比より低い、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
近年、シリコン（Ｓｉ）よりも大きなバンドギャップを有するＩＩＩ−Ｖ族の化合物を用いた半導体装置が注目されている。その中でも、窒化ガリウム（ＧａＮ）を用いたＭＩＳＦＥＴは、１）絶縁破壊電界が大きい点、２）電子飽和速度が大きい点、３）熱伝導率が大きい点、４）ＡｌＧａＮとＧａＮとの間に良好なヘテロ接合が形成できる点、および５）無毒であり安全性が高い材料である点などの利点を有している。
【０００３】
例えば、特許文献１（特開２０１２−１５６１６４号公報）には、第１リセス部と、第１リセス部よりも浅い第２リセス部と、ゲート部とを有するヘテロ接合型の半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１５６１６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、上記のような窒化物半導体を用いた半導体装置の研究開発に従事しており、その特性向上について、鋭意検討している。その過程において、窒化物半導体を用いた半導体装置の特性について、オン抵抗を低下させるため、障壁層のＡｌ濃度を上昇させた場合、閾値が低下することが確認された。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
本願において開示される一実施の形態に示される半導体装置は、基板の上方に順次形成された第１窒化物半導体層、第２窒化物半導体層および第３窒化物半導体層と、第１開口部内にゲート絶縁膜を介して配置されたゲート電極と、有する。第１開口部は、第３窒化物半導体層を貫通し、第２窒化物半導体層の途中まで到達し、第１開口部の両側には、第１領域が配置されている。そして、第１電極側の第１領域の２次元電子ガスの濃度は、第１電極側の第１領域の端部と第１電極との間の第２領域の２次元電子ガスの濃度より低い。
【０００９】
本願において開示される一実施の形態に示される半導体装置の製造方法は、基板の上方に第１窒化物半導体層、第２窒化物半導体層および第３窒化物半導体層を順次形成する工程を有する。そして、第１領域の第３窒化物半導体層を貫通し、第２窒化物半導体層の途中まで到達する第１開口部と、第２領域の第３窒化物半導体層の途中まで到達する第２開口部と、を有する溝を形成する工程を有する。そして、溝内にゲート絶縁膜を介してゲート電極を形成する工程を有する。
【発明の効果】
【００１０】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１１】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１の半導体装置の構成を示す断面図である。
【図２】実施の形態１の半導体装置の構成を示す平面図である。
【図３】実施の形態１の半導体装置の構成を示す平面図である。
【図４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く製造工程を示す断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く製造工程を示す断面図である。
【図１３】障壁層のＡｌ濃度と閾値との関係を示すグラフである。
【図１４】Ｎｓと閾値との関係を示すグラフである。
【図１５】チャネルの形成領域近傍のバンド図である。
【図１６】高Ａｌ濃度の障壁層を用いた場合の閾値低下の様子を示す模式図である。
【図１７】バッファ層と障壁層とのＡｌ濃度の差と障壁層の膜厚との関係を示すグラフである。
【図１８】実施の形態１の応用例１の半導体装置の構成を示す断面図である。
【図１９】（ａ）は、比較例の半導体装置の断面図および溝部のバンド図であり、（ｂ）は、実施の形態１の応用例２の半導体装置の断面図および溝部のバンド図である。
【図２０】実施の形態２の半導体装置の構成を示す断面図である。
【図２１】障壁層のＡｌ濃度とＮｓとの関係を示すグラフである。
【図２２】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２３】実施の形態２の半導体装置の製造工程を示す断面図であって、図２２に続く製造工程を示す断面図である。
【図２４】実施の形態２の半導体装置の製造工程を示す断面図であって、図２３に続く製造工程を示す断面図である。
【図２５】実施の形態２の半導体装置の製造工程を示す断面図であって、図２４に続く製造工程を示す断面図である。
【図２６】実施の形態２の半導体装置の製造工程を示す断面図であって、図２５に続く製造工程を示す断面図である。
【図２７】実施の形態２の半導体装置の製造工程を示す断面図であって、図２６に続く製造工程を示す断面図である。
【図２８】実施の形態２の半導体装置の製造工程を示す断面図であって、図２７に続く製造工程を示す断面図である。
【図２９】実施の形態３の半導体装置の構成を示す断面図である。
【図３０】実施の形態３の半導体装置の製造工程を示す断面図である。
【図３１】実施の形態３の半導体装置の製造工程を示す断面図であって、図３０に続く製造工程を示す断面図である。
【図３２】実施の形態３の半導体装置の製造工程を示す断面図であって、図３１に続く製造工程を示す断面図である。
【図３３】実施の形態３の半導体装置の製造工程を示す断面図であって、図３２に続く製造工程を示す断面図である。
【図３４】実施の形態３の半導体装置の製造工程を示す断面図であって、図３３に続く製造工程を示す断面図である。
【図３５】実施の形態３の半導体装置の製造工程を示す断面図であって、図３４に続く製造工程を示す断面図である。
【図３６】実施の形態４の応用例Ａの半導体装置の構成を示す断面図である。
【図３７】実施の形態４の応用例Ｂの半導体装置の構成を示す断面図である。
【図３８】実施の形態４の応用例Ｃの半導体装置の構成を示す断面図である。
【図３９】実施の形態４の応用例Ｃの半導体装置の他の構成を示す断面図である。
【図４０】実施の形態４の応用例Ｄの半導体装置の構成を示す断面図である。
【図４１】実施の形態４の応用例Ｄの半導体装置の他の構成を示す断面図である。
【図４２】実施の形態４の応用例Ｅの半導体装置の構成を示す断面図である。
【図４３】実施の形態４の応用例Ｅの半導体装置の他の構成を示す断面図である。
【図４４】実施の形態５の半導体装置の構成を示す断面図である。
【図４５】実施の形態５の半導体装置の製造工程を示す断面図である。
【図４６】実施の形態５の半導体装置の製造工程を示す断面図であって、図４５に続く製造工程を示す断面図である。
【図４７】実施の形態５の半導体装置の製造工程を示す断面図であって、図４６に続く製造工程を示す断面図である。
【図４８】実施の形態５の半導体装置の製造工程を示す断面図であって、図４７に続く製造工程を示す断面図である。
【図４９】実施の形態６の半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１７】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１８】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【００１９】
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図１に示す本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（FET；Field Effect Transistor）である。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）型のパワートランジスタとして用いることができる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
【００２０】
本実施の形態の半導体装置においては、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。また、障壁層ＢＡ上には、絶縁膜ＩＦが形成されている。
【００２１】
ゲート電極ＧＥは、開口部ＯＡ１および開口部ＯＡ２よりなる溝Ｔの内部および絶縁膜ＩＦ上にゲート絶縁膜ＧＩを介して形成されている。この溝Ｔは、浅底部（浅溝部）ＳＢと深底部（深溝部）ＤＢとを有する。浅底部ＳＢは、深底部ＤＢの両側に形成される。なお、浅底部ＳＢを深底部ＤＢを囲むように形成してもよい（図２参照）。別の言い方をすれば、ゲート電極ＧＥは、開口部ＯＡ２および浅底部ＳＢ（後述の領域ＡＳＢ）上に形成されている。
【００２２】
また、開口部ＯＡ１は、絶縁膜ＩＦを貫通し、障壁層ＢＡの途中まで到達する（図６参照）。開口部ＯＡ１の底面（底部ともいう）は、浅底部ＳＢと対応する。この浅底部ＳＢは、障壁層ＢＡ中に位置する。言い換えれば、浅底部ＳＢからは、障壁層ＢＡが露出している。また、別の言い方をすれば、浅底部ＳＢ下には、障壁層ＢＡが残存している。また、開口部ＯＡ２は、絶縁膜ＩＦおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する（図７参照）。開口部ＯＡ２の底面（底部ともいう）は、深底部ＤＢと対応する。この深底部ＤＢは、チャネル層ＣＨ中に位置する。言い換えれば、深底部ＤＢからは、チャネル層ＣＨが露出している。上記浅底部ＳＢの形成領域を、領域ＡＳＢとし、上記深底部ＤＢの形成領域を領域ＡＤＢとする。また、溝Ｔが形成されていない領域（障壁層ＢＡがエッチングされていない領域）を、領域ＡＦとする。
【００２３】
ここで、チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス２ＤＥＧが生成される。また、ゲート電極ＧＥに正の電位（閾値電位）が印加された場合には、ゲート絶縁膜ＧＩとチャネル層ＣＨとの界面近傍には、チャネルが形成される。上記２次元電子ガス２ＤＥＧは次のメカニズムで形成される。チャネル層ＣＨや障壁層ＢＡを構成する窒化物半導体（ここでは、窒化ガリウム系の半導体）は、それぞれ、禁制帯幅（バンドギャップ）や電子親和力が異なる。このため、これらの半導体の接合面に、井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、チャネル層ＣＨと障壁層ＢＡとの界面近傍に、２次元電子ガス２ＤＥＧが生成される（図１参照）。
【００２４】
そして、チャネル層ＣＨと障壁層ＢＡとの界面近傍に形成される、２次元電子ガス２ＤＥＧは、ゲート電極ＧＥが形成されている開口部ＯＡ２により分断されている。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに正の電位（閾値電位）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに正の電位（閾値電位）を印加した状態においてオン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。
【００２５】
また、チャネル層ＣＨの下に、バッファ層ＢＵを設けることで、チャネル層ＣＨとバッファ層ＢＵとの界面近傍のバッファ層ＢＵ側に、分極電荷（負の固定電荷）ＰＣが生じる。この分極電荷ＰＣにより、コンダクションバンドが持ち上がり、閾値電位を正側に上昇させることができる（図１５参照）。これにより、ノーマリーオフ動作性の向上を図ることができる。
【００２６】
また、ゲート電極ＧＥの一方の側（図１では左側）の障壁層ＢＡ上には、ソース電極ＳＥが設けられている。また、ゲート電極ＧＥの他方の側（図１では右側）の障壁層ＢＡ上には、ドレイン電極ＤＥが設けられている。ソース電極ＳＥおよびドレイン電極ＤＥは、層間絶縁膜ＩＬ１中に形成されたコンタクトホールＣ１内およびその上部に配置されている。また、ソース電極ＳＥおよびドレイン電極ＤＥは、層間絶縁膜ＩＬ２で覆われている。
【００２７】
ここで、本実施の形態においては、深底部ＤＢ（開口部ＯＡ１、チャネルが誘起される領域、チャネル領域）の両側の浅底部ＳＢにおいて、薄い障壁層ＢＡを残存させる構成としたので、浅底部ＳＢの下方の２次元電子ガス２ＤＥＧの濃度が低減する。このように、浅底部ＳＢの下方の２次元電子ガス２ＤＥＧの濃度を低下させることにより、分極電荷ＰＣによるコンダクションバンドの持ち上げ効果の低下を防ぐことができる。これにより、閾値電位の低下を防ぐことができ、ノーマリーオフ動作性の向上を図ることができる。
【００２８】
また、浅底部ＳＢを設けることで、浅底部ＳＢが形成されている領域ＡＳＢと、溝Ｔが形成されていない領域ＡＦとの２次元電子ガス２ＤＥＧの濃度を個別に調整することが可能となる。このため、領域ＡＦの２次元電子ガス２ＤＥＧを、例えば、障壁層のＡｌ濃度を増やすなどして、高濃度化することが可能となり、オン抵抗（アクセス抵抗）を低減することができる。
【００２９】
なお、これらの効果については、追って詳細に説明する（図１３〜図１７参照）。
【００３０】
また、浅底部ＳＢにおいては、ゲート電極ＧＥに閾値電位が印加された場合、チャネルが誘起される。これにより、オン抵抗を低減することができる。
【００３１】
また、浅底部ＳＢを設けることで、ゲート電極ＧＥの下方の電界集中箇所が２箇所に分散する（図１の破線で囲んだ丸い部分参照）。このため、電界集中が緩和され、ゲート耐圧が向上する。
【００３２】
図１〜図３を参照しながら、本実施の形態の半導体装置をさらに詳細に説明する。図２および図３は、本実施の形態の半導体装置の構成を示す平面図である。図２は、ゲート電極近傍の平面図であり、図３は、複数のゲート電極を配置する場合のレイアウトの一例である。例えば、図１は、図３のＡ−Ａ部に対応する。
【００３３】
図２に示すように、ゲート電極ＧＥの上から見た平面形状（以下、「平面形状」という）は、Ｙ方向に長辺を有する矩形状（四角形状）である。前述したように、ゲート電極ＧＥは、溝（開口部ＯＡ１、ＯＡ２）Ｔの内部および絶縁膜ＩＦ上にゲート絶縁膜ＧＩを介して配置されている（図１参照）。この開口部ＯＡ２は、ゲート電極ＧＥの形成領域（ゲート電極形成領域ともいう）内であって、ゲート電極ＧＥの中央部に配置され、その平面形状はＹ方向に長辺を有する矩形状である。また、開口部ＯＡ１は、ゲート電極ＧＥの形成領域内であって、開口部ＯＡ２の形成領域を囲むように配置され、その平面形状はＹ方向に長辺を有する矩形状である。
【００３４】
また、ゲート電極ＧＥの一方の側には、ソース電極ＳＥが設けられている。ソース電極ＳＥの平面形状は、例えば、Ｙ方向に長辺を有する矩形状である。また、ゲート電極ＧＥの他方の側には、ドレイン電極ＤＥが設けられている。ドレイン電極ＤＥの平面形状は、例えば、Ｙ方向に長辺を有する矩形状である。
【００３５】
上記ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥのレイアウトに制限はないが、これらの電極は、例えば、図３のように配置される。ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥは、Ｘ方向に長辺を有する矩形状の活性領域ＡＣ上に配置されている。この活性領域ＡＣは、素子分離領域ＩＳＯで囲まれ、区画されている。
【００３６】
前述したように、ソース電極ＳＥとドレイン電極ＤＥは、例えば、Ｙ方向に長辺を有する矩形状である。ソース電極ＳＥとドレイン電極ＤＥは、交互にＸ方向に並んで配置される。そして、ソース電極ＳＥとドレイン電極ＤＥとの間にゲート電極ＧＥが配置される。例えば、複数のゲート電極ＧＥの一方の端部（図中上側）は、Ｘ方向に延在するゲート線ＧＬに接続される。また、複数のゲート電極ＧＥの一方の端部（図中下側）は、Ｘ方向に延在するゲート線ＧＬに接続される。なお、２本のゲート線ＧＬのうち、いずれかを省略し、ゲート電極ＧＥおよびゲート線ＧＬの総形状を櫛歯状としてもよい。また、複数のソース電極ＳＥは、プラグ（接続部）ＰＧを介してＸ方向に延在するソース線ＳＬと接続されている。また、複数のドレイン電極ＤＥは、プラグ（接続部）ＰＧを介してＸ方向に延在するドレイン線ＤＬと接続されている。なお、図１においては、層間絶縁膜ＩＬ２より上の層、例えば、プラグＰＧ、ソース線ＳＬおよびドレイン線ＤＬ等の図示を省略してある。
【００３７】
基板Ｓとしては、例えば、シリコン（Ｓｉ）からなる半導体基板を用いることができる。基板Ｓとしては、上記シリコンの他、ＧａＮなどの窒化物半導体からなる基板を用いてもよく、ＡｌＮ、ＳｉＣやサファイアなどからなる基板を用いてもよい。
【００３８】
核生成層ＮＵＣは、上部に形成される層が成長する際の結晶核を生成させるために形成する。また、上部に形成される層から基板Ｓに、上部に形成される層の構成元素（例えば、Ｇａなど）が拡散して、基板Ｓが変質することを防ぐために形成する。核生成層ＮＵＣとしては、例えば、窒化アルミニウム（ＡｌＮ）層を用いることができる。また、基板Ｓとして、ＧａＮ基板などを用いる場合等には、核生成層ＮＵＣを省略することができる。
【００３９】
歪緩和層ＳＴＲは、基板Ｓに対する応力を緩和して、基板Ｓに反りやクラックが発生することを抑制するために形成する。歪緩和層ＳＴＲとしては、例えば、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を用いることができる。
【００４０】
バッファ層ＢＵは、前述したように、チャネルの直下を分極させ、コンダクションバンドを持ち上げるために形成する。バッファ層ＢＵとしては、例えば、ＡｌＧａＮ層を用いることができる。このバッファ層ＢＵ中には、意図的な不純物のドープは行われていない。バッファ層ＢＵとしては、ＡｌＧａＮ層の他、ＩｎＡｌＮ層などを用いることができる。
【００４１】
チャネル層ＣＨとしては、例えば、ＧａＮ層を用いることができる。チャネル層ＣＨの材料としては、ＧａＮの他、ＡｌＮ、ＩｎＮなどを用いることができる。また、これらの窒化物半導体の混晶を用いてもよい。なお、本実施の形態においては、ノンドープのチャネル層ＣＨを用いたが、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、ｎ型不純物やｐ型不純物を用いることができる。
【００４２】
また、チャネル層ＣＨは、バッファ層ＢＵや障壁層ＢＡよりも電子親和力が大きい窒化物半導体を用いる必要がある。
【００４３】
障壁層ＢＡとしては、例えば、ＡｌＧａＮ層を用いることができる。ここで、バッファ層ＢＵおよび障壁層ＢＡとして、ＡｌＧａＮ層を用いた場合、Ａｌ濃度は、障壁層ＢＡの方が大きい。例えば、バッファ層ＢＵをＡｌＸＧａ１−ＸＮと、障壁層ＢＡをＡｌＺＧａ１−ＺＮと示した場合、Ａｌ濃度（ｘ、ｚ）の関係はｘ＜ｚとなっている。バッファ層ＢＵは、障壁層ＢＡより電子親和力が大きい。障壁層ＢＡの材料としては、ＡｌＧａＮ層の他、ＩｎＡｌＮ層などを用いることができる。また、Ａｌ濃度の異なる膜を積層し、多層構造の障壁層ＢＡを用いてもよい。また、障壁層ＢＡの材料としては、ＧａＮ層、ＡｌＮ層、ＩｎＮ層など、また、これらの混晶（例えば、ＧａＮ／ＡｌＮ／ＩｎＮなど）を用いることができる。
【００４４】
絶縁膜ＩＦとしては、例えば、窒化シリコン膜を用いることができる。また、窒化シリコン膜以外の絶縁膜（例えば、酸化シリコン膜や酸窒化シリコン膜など）を用いてもよい。
【００４５】
ゲート絶縁膜ＧＩとしては、酸化アルミニウム（Ａｌ２Ｏ３）膜を用いることができる。ゲート絶縁膜ＧＩとしては、酸化アルミニウム膜以外の絶縁膜を用いてもよい。また、数種類の絶縁膜の積層構造としてもよい。
【００４６】
ゲート電極ＧＥとしては、窒化チタン（ＴｉＮ）膜を用いることができる。ゲート電極ＧＥとしては、窒化チタン膜以外の導電性膜を用いてもよい。例えば、ホウ素（Ｂ）やリン（Ｐ）などの不純物をドープした多結晶シリコン膜を用いてもよい。また、Ｔｉ、Ａｌ、Ｎｉ、Ａｕなどからなる金属やこれらの金属とＳｉとの化合物膜（金属シリサイド膜）を用いてもよい。また、Ｔｉ、Ａｌ、Ｎｉ、Ａｕなどからなる金属膜の窒化物を用いてもよい。
【００４７】
層間絶縁膜ＩＬ１としては、例えば、酸化シリコン膜を用いることができる。また、酸化シリコン膜以外の絶縁膜を用いてもよい。また、数種類の絶縁膜の積層構造としてもよい。
【００４８】
ソース電極ＳＥおよびドレイン電極ＤＥは、それぞれコンタクトホールＣ１内およびその上の導電性膜よりなる。ソース電極ＳＥおよびドレイン電極ＤＥとしては、ＴｉＮ膜とその上のＡｌ膜との積層膜を用いることができる。ソース電極ＳＥおよびドレイン電極ＤＥの材料としては、コンタクトホールＣ１の底部の窒化物半導体層（障壁層ＢＡ）と、オーミック接触する材料であればよい。ソース電極ＳＥおよびドレイン電極ＤＥを構成する材料としては、Ｔｉ、Ａｌ、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）、Ｖ（バナジウム）などからなる金属膜を用いてもよい。また、これらの金属の混合物（合金）、また、これらの金属とＳｉとの化合物膜（金属シリサイド膜）、また、これらの金属の窒化物などを用いることができる。また、これらの材料の積層膜を用いてもよい。
【００４９】
ソース電極ＳＥまたはドレイン電極ＤＥ上の層間絶縁膜ＩＬ２としては、例えば、酸化シリコン膜を用いることができる。
【００５０】
［製法説明］
次いで、図４〜図１２を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図４〜図１２は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００５１】
図４に示すように、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲおよびバッファ層ＢＵを順次形成する。基板Ｓとして、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用い、その上部に、核生成層ＮＵＣとして、例えば、窒化アルミニウム（ＡｌＮ）層を、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法などを用いて、２００ｎｍ程度の膜厚で、ヘテロエピタキシャル成長させる。
【００５２】
なお、基板Ｓとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。さらに通常、核生成層ＮＵＣおよびこの核生成層ＮＵＣ以降の窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長（即ち、本件の場合、ガリウム面成長あるいはアルミ面成長）で形成する。
【００５３】
次いで、核生成層ＮＵＣ上に、歪緩和層ＳＴＲとして、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を形成する。例えば、２０ｎｍ程度の膜厚の窒化ガリウム（ＧａＮ）層と、５ｎｍ程度の膜厚の窒化アルミニウム（ＡｌＮ）層とを、交互に有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、上記積層膜を４０層形成する。
【００５４】
次いで、歪緩和層ＳＴＲ上に、バッファ層ＢＵとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いて、０．５μｍ以上の膜厚で、ヘテロエピタキシャル成長させる。ＡｌＧａＮ層のＡｌ濃度（Ａｌ組成比）は、例えば、０％〜１０％とする。なお、Ａ〜Ｂと表示した場合は、Ａ以上Ｂ以下を示すものとする。
【００５５】
次いで、バッファ層ＢＵ上に、チャネル層ＣＨを形成する。例えば、バッファ層ＢＵ上に、窒化ガリウム（ＧａＮ）層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。このチャネル層ＣＨの膜厚は、例えば、１０ｎｍ〜１００ｎｍ程度である。
【００５６】
次いで、チャネル層ＣＨ上に、障壁層ＢＡとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いて、５ｎｍ〜２０ｎｍの膜厚で、ヘテロエピタキシャル成長させる。ＡｌＧａＮ層のＡｌ濃度は、例えば、２０％〜４０％とし、障壁層ＢＡのＡｌＧａＮ層のＡｌ濃度を、バッファ層ＢＵのＡｌＧａＮ層のＡｌ濃度より大きくする。
【００５７】
このようにして、バッファ層ＢＵ、チャネル層ＣＨおよび障壁層ＢＡの積層体が形成される。この積層体のうち、チャネル層ＣＨと障壁層ＢＡとの界面近傍には、２次元電子ガス（２ＤＥＧ）が生成される。
【００５８】
次いで、図５に示すように、障壁層ＢＡ上に、絶縁膜ＩＦとして、窒化シリコン膜を、ＣＶＤ法などを用いて、例えば、５０ｎｍ〜２００ｎｍ程度の膜厚で堆積する。
【００５９】
次いで、フォトリソグラフィ処理により、素子分離領域を開口するフォトレジスト膜（図示せず）を絶縁膜ＩＦ上に形成する。次いで、このフォトレジスト膜をマスクとして、窒素イオンを打ち込むことにより、素子分離領域（図示せず、図３参照）を形成する。このように、窒素（Ｎ）やホウ素（Ｂ）などのイオン種が打ち込まれることにより、結晶状態が変化し、高抵抗化する。この後、フォトレジスト膜を除去する。
【００６０】
次いで、図６〜図８に示すように、開口部（リセスともいう）ＯＡ１および開口部ＯＡ２よりなる溝Ｔを形成する。
【００６１】
例えば、図６に示すように、絶縁膜ＩＦ上に、フォトレジスト膜ＰＲ１を形成し、フォトリソグラフィ処理により、ゲート電極形成領域（領域ＡＳＢおよび領域ＡＤＢ）のフォトレジスト膜ＰＲ１を除去する。言い換えれば、絶縁膜ＩＦ上に、ゲート電極形成領域に開口部を有するフォトレジスト膜ＰＲ１を形成する。
【００６２】
次いで、このフォトレジスト膜ＰＲ１をマスクとして、絶縁膜ＩＦおよび障壁層ＢＡをドライエッチングすることにより、絶縁膜ＩＦを貫通して障壁層ＢＡの途中まで達する開口部ＯＡ１を形成する。絶縁膜ＩＦとして窒化シリコン膜を用いた場合、エッチングガスとして、例えば、ＳＦ６などのフッ素系のガスを含むドライエッチングガスを用いる。また、障壁層ＢＡのエッチングガスとしては、例えば、ＢＣｌ３などの塩素系のガスを含むドライエッチングガスを用いる。エッチングで除去された障壁層ＢＡの厚さはＴ１である。この厚さＴ１は、開口部ＯＡ１の底面と障壁層ＢＡの表面との高低差に対応する。開口部ＯＡ１の底面に残存する障壁層ＢＡの厚さはＴ２である。この後、フォトレジスト膜ＰＲ１を除去する。
【００６３】
次いで、図７に示すように、絶縁膜ＩＦおよび障壁層ＢＡ上に、フォトレジスト膜ＰＲ２を形成し、フォトリソグラフィ処理により、領域ＡＤＢのフォトレジスト膜ＰＲ２を除去する。言い換えれば、絶縁膜ＩＦおよび障壁層ＢＡ上に、領域ＡＤＢに開口部を有するフォトレジスト膜ＰＲ２を形成する。
【００６４】
次いで、このフォトレジスト膜ＰＲ２をマスクとして、障壁層ＢＡおよびチャネル層ＣＨをドライエッチングすることにより、絶縁膜ＩＦおよび障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する開口部ＯＡ２を形成する。エッチングガスとしては、例えば、ＢＣｌ３などの塩素系のガスを含むドライエッチングガスを用いる。エッチングで除去された障壁層ＢＡおよびチャネル層ＣＨの厚さの和はＴ３である。この厚さＴ３は、開口部ＯＡ１の底面と開口部ＯＡ２の底面との高低差に対応する。この後、フォトレジスト膜ＰＲ２を除去する。
【００６５】
これにより、図８に示すように、浅底部ＳＢと深底部ＤＢとを有する溝Ｔを形成することができる。浅底部ＳＢは、開口部ＯＡ１の底面と対応し、深底部ＤＢは、開口部ＯＡ２の底面と対応する。前述したように、開口部ＯＡ１は、開口部ＯＡ２を囲むように形成される（図２参照）。例えば、浅底部ＳＢの幅は、０．２μｍ〜５μｍ程度である。
【００６６】
次いで、図９および図１０に示すように、溝Ｔ内を含む絶縁膜ＩＦ上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。例えば、図９に示すように、溝Ｔ内を含む絶縁膜ＩＦ上に、ゲート絶縁膜ＧＩとして、酸化アルミニウム膜をＡＬＤ（Atomic Layer Deposition）法などを用いて５０ｎｍ程度の膜厚で堆積する。
【００６７】
ゲート絶縁膜ＧＩとして、酸化アルミニウム膜の他、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、ＳｉＮ膜（窒化シリコン）、ＨｆＯ２膜（酸化ハフニウム膜）、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のようなハフニウム系絶縁膜を用いてもよい。
【００６８】
次いで、例えば、ゲート絶縁膜ＧＩ上に、ゲート電極ＧＥを構成する導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて２００ｎｍ程度の膜厚で堆積する。次いで、図１０に示すように、フォトリソグラフィ技術を用いて、ゲート電極形成領域にフォトレジスト膜ＰＲ３を形成し、このフォトレジスト膜ＰＲ３をマスクとして、ＴｉＮ膜をエッチングすることによりゲート電極ＧＥを形成する。このエッチングの際、ＴｉＮ膜の下層のゲート絶縁膜ＧＩをエッチングしてもよい。例えば、ＴｉＮ膜の加工の際には、Ｃｌ２などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングが行われ、酸化アルミニウム膜の加工の際には、ＢＣｌ３などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングが行われる。
【００６９】
また、このエッチングの際、ゲート電極ＧＥを、一の方向（図１０中では右側、ドレイン電極ＤＥ側）に張り出した形状にパターニングする。この張り出し部は、フィールドプレート電極部と呼ばれる。このフィールドプレート電極部は、ドレイン電極ＤＥ側の溝Ｔの端部からドレイン電極ＤＥ側へ延在するゲート電極ＧＥの一部の領域である。この後、フォトレジスト膜ＰＲ３を除去する。
【００７０】
次いで、図１１に示すように、ゲート電極ＧＥ上を含む絶縁膜ＩＦ上に、層間絶縁膜ＩＬ１として、例えば、酸化シリコン膜をＣＶＤ法などを用いて２０００ｎｍ程度堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬ１および絶縁膜ＩＦ中に、コンタクトホールＣ１を形成する。コンタクトホールＣ１は、ソース電極形成領域およびドレイン電極形成領域にそれぞれ形成される。例えば、層間絶縁膜ＩＬ１上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１および絶縁膜ＩＦをエッチングすることにより、コンタクトホールＣ１を形成する。この後、フォトレジスト膜を除去する。上記工程にて形成されたコンタクトホールＣ１の底面からは障壁層ＢＡが露出する。
【００７１】
次いで、図１２に示すように、ゲート電極ＧＥの両側の障壁層ＢＡ上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、コンタクトホールＣ１内を含む層間絶縁膜ＩＬ１上に導電性膜を形成する。例えば、導電性膜として、窒化チタン（ＴｉＮ）膜と、その上部のアルミニウム（Ａｌ）膜からなる積層膜（Ａｌ／ＴｉＮ）を、スパッタリング法などを用いて形成する。窒化チタン膜は、例えば、５０ｎｍ程度の膜厚であり、アルミニウム膜は、例えば、１０００ｎｍ程度の膜厚である。
【００７２】
次いで、フォトリソグラフィ技術を用いて、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜（図示せず）をマスクとして、導電性膜（Ａｌ／ＴｉＮ）をエッチングする。この工程により、ソース電極ＳＥおよびドレイン電極ＤＥが形成される。
【００７３】
次いで、ソース電極ＳＥおよびドレイン電極ＤＥ上を含む層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２として、例えば、酸化シリコン膜をＣＶＤ法などを用いて堆積する。以降の工程の図示は省略するが、この後、例えば、プラグ（ＰＧ）や配線（ソース線ＳＬやドレイン線ＤＬ等）を形成し、最上層の配線上に、保護膜（絶縁膜、カバー膜、表面保護膜ともいう）を形成する。
【００７４】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。例えば、開口部ＯＡ１と開口部ＯＡ２は、どちらを先に形成してもよい。また、エッチング工程においては、ドライエッチングを用いてもよいし、ウエットエッチングを用いてもよい。
【００７５】
ここで、本実施の形態においては、深底部ＤＢの両側の浅底部ＳＢにおいて、薄い障壁層ＢＡを残存させる構成としたので、閾値電位の低下を防ぐことができ、ノーマリーオフ動作性の向上を図ることができる。
【００７６】
本発明者の検討によれば、浅底部ＳＢの形成領域（領域ＡＳＢ）において障壁層を薄くしていない比較例の半導体装置（後述の図１６参照）において、オン抵抗を低下させるため、障壁層のＡｌ濃度を、２２％から３０％に上昇させた場合、閾値が低下することが確認された。図１３は、障壁層のＡｌ濃度と閾値との関係を示すグラフである。障壁層のＡｌ濃度差が１０％あるデバイス間の比較例の半導体装置についてＩＶ特性を調べた。グラフの横軸は、ゲート電圧Ｖｇ［ａ．ｕ．］であり、縦軸は、ドレイン電流Iｄ［ａ．ｕ．］である。図１４は、Ｎｓと閾値との関係を示すグラフである。後述するように、バッファ層（ＡｌＧａＮ）と障壁層（ＡｌＧａＮ）とのＡｌ濃度の差や、障壁層（ＡｌＧａＮ）の膜厚を調整することで、Ｎｓ（シートキャリア密度）を調整することができる。グラフの横軸は、Ｎｓ［ｃｍ−２］であり、縦軸は、閾値Ｖｔ［ａ．ｕ．］である。
【００７７】
図１３に示すように、障壁層のＡｌ濃度差が１０％あるデバイス同士の特性を比較すると、Ａｌ濃度が高い場合は、閾値が低下している。また、図１４に示すように、Ｎｓの上昇に伴い、閾値が低下している。
【００７８】
これは、障壁層のＡｌ濃度を上昇させたことにより、２次元電子ガスが高濃度化したため、チャネル下の分極電荷の効果が弱まったためと考えられる。図１５は、チャネルの形成領域近傍のバンド図である。図１６は、高Ａｌ濃度の障壁層を用いた場合の閾値低下の様子を示す模式図である。
【００７９】
例えば、図１５に示すように、チャネルが誘起されるゲート絶縁膜（Ａｌ２Ｏ３）の下において、チャネル層（ＧａＮ）とバッファ層（ＡｌＧａＮ）との界面近傍のバッファ層側に、分極電荷が生じる。この分極電荷により、コンダクションバンドが持ち上がり、閾値電位を正側に上昇させることができる。
【００８０】
しかしながら、図１６に示すように、浅底部ＳＢの形成領域（領域ＡＳＢ）において障壁層を薄くしていない比較例の半導体装置において、高Ａｌ濃度の障壁層を用いて２次元電子ガス２ＤＥＧを高濃度化させると、分極電荷ＰＣの相対的な濃度（密度）が低下することとなり、分極電荷ＰＣの効果が弱まる。このため、閾値が低下したと考えられる。
【００８１】
これに対し、本実施の形態においては、浅底部ＳＢにおいては、薄い障壁層ＢＡしか積層されていないため、浅底部ＳＢにおける２次元電子ガスの濃度を低下させることができる（図１参照）。
【００８２】
言い換えれば、浅底部ＳＢ（領域ＡＳＢ）における障壁層ＢＡの膜厚は、溝Ｔが形成されていない領域（領域ＡＦ）における障壁層ＢＡの膜厚より小さいため（薄いため）、浅底部ＳＢ（領域ＡＳＢ）における２次元電子ガス２ＤＥＧの濃度は、溝Ｔが形成されていない領域（領域ＡＦ）における２次元電子ガス２ＤＥＧの濃度より小さくなる。このため、浅底部ＳＢにおける２次元電子ガス２ＤＥＧの分極電荷ＰＣに対する影響を緩和することができる。
【００８３】
図１７は、バッファ層と障壁層とのＡｌ濃度の差と障壁層の膜厚との関係を示すグラフである。グラフの横軸は、バッファ層（ＡｌＧａＮ）と障壁層（ＡｌＧａＮ）とのＡｌ濃度の差［％］であり、縦軸は、障壁層（ＡｌＧａＮ）の膜厚［ｎｍ］である。Ｎｓ［ｃｍ−２］が、１Ｅ１３／ｃｍ２、５Ｅ１２／ｃｍ２および０／ｃｍ２の場合について、バッファ層（ＡｌＧａＮ）と障壁層（ＡｌＧａＮ）とのＡｌ濃度の差と障壁層（ＡｌＧａＮ）の膜厚との関係を調べた。
【００８４】
浅底部ＳＢ（領域ＡＳＢ）における障壁層ＢＡの膜厚は、設計したいＮｓに応じて、バッファ層による分極電荷の効果を妨げないような濃度が望ましい。例えば、浅底部ＳＢ（領域ＡＳＢ）におけるＮｓを、０〜５Ｅ１２／ｃｍ２の範囲に設定したい場合には、図１７から、バッファ層（ＡｌＧａＮ）と障壁層（ＡｌＧａＮ）とのＡｌ濃度の差と障壁層（ＡｌＧａＮ）の膜厚の組み合わせを適宜選択すればよい。
【００８５】
ここで、障壁層の膜厚は、２ｎｍ以上が好ましい。また、浅底部ＳＢ（領域ＡＳＢ）の幅は０．２μｍ以上あれば、分極電荷の効果の低減を回避することができる。また、溝Ｔが形成されていない領域（領域ＡＦ）においては、Ｎｓを、５Ｅ１２／ｃｍ２以上の濃度となるように設定することが好ましい。例えば、所望のＮｓとなるように、図１６からバッファ層（ＡｌＧａＮ）と障壁層（ＡｌＧａＮ）とのＡｌ濃度の差と障壁層（ＡｌＧａＮ）の膜厚とを適宜設定すれば、オン抵抗の低減を図ることができる。
【００８６】
このように、浅底部ＳＢを設けることで、浅底部ＳＢと、溝Ｔが形成されていない領域（領域ＡＦ）との２次元電子ガス２ＤＥＧの濃度を個別に調整することが可能となる。このため、溝Ｔが形成されていない領域（領域ＡＦ）の２次元電子ガス２ＤＥＧを高濃度とすることが可能となり、オン抵抗を低減することができる。
【００８７】
例えば、浅底部ＳＢ（領域ＡＳＢ）において、Ａｌ濃度２５％で膜厚６ｎｍ程度の障壁層（ＡｌＧａＮ）が存在している場合、２次元電子ガス２ＤＥＧの濃度は２Ｅ１２／ｃｍ２程度となり、閾値の低下を招くことのない濃度となっている。また、溝Ｔが形成されていない領域（障壁層ＢＡがエッチングされていない領域）において、Ａｌ濃度２５％で膜厚１７ｎｍ程度の障壁層（ＡｌＧａＮ）が存在している場合、２次元電子ガス２ＤＥＧの濃度は７Ｅ１２／ｃｍ２程度となり、ドレイン−ゲート間およびソース−ゲート間のアクセス抵抗を十分に下げることができる。
【００８８】
（応用例１）
図１に示す半導体装置においては、バッファ層中に、意図的な不純物のドープを行っていないが、例えば、バッファ層中にｐ型の不純物が含まれていてもよい。
【００８９】
図１８は、本実施の形態の応用例１の半導体装置の構成を示す断面図である。なお、バッファ層ＰＢＵの構成以外は、図１の半導体装置の場合と同様であるため、同様な構成およびその製造工程についての説明を省略する。
【００９０】
本応用例１の半導体装置においては、バッファ層ＢＵとして、例えば、ｐ型のＡｌＧａＮ層を用いている。ｐ型不純物としては、例えば、Ｍｇなどを用いることができる。このようなバッファ層ＰＢＵは、実施の形態１の場合と同様に、有機金属気相成長法などを用いて形成することができる。
【００９１】
このように、ｐ型のＡｌＧａＮをバッファ層ＰＢＵとして用いた場合でも、浅底部ＳＢの形成領域における２次元電子ガス２ＤＥＧの濃度を溝Ｔが形成されていない領域（領域ＡＦ）の２次元電子ガス２ＤＥＧの濃度より小さくすることによる、閾値の向上効果を得ることができる。
【００９２】
（応用例２）
図１に示す半導体装置においては、バッファ層を用いたが、バッファ層を省略してもよい。
【００９３】
本実施の形態の応用例２の半導体装置は、バッファ層ＢＵを省略すること以外は、図１の半導体装置の場合と同様であるため、同様な構成およびその製造工程についての説明を省略する。
【００９４】
本応用例２の半導体装置においては、バッファ層ＢＵを省略し、例えば、歪緩和層ＳＴＲ上に、チャネル層ＣＨを形成する。
【００９５】
図１９の（ａ）は、比較例の半導体装置の断面図およびリセス溝低部（Ｂ−Ｂ’部）のバンド図でありコンダクションバンドのエネルギーレベルを示している。（ｂ）は、本応用例２の半導体装置の断面図およびリセス溝低部（Ｂ−Ｂ’部）のバンド図である。
【００９６】
図１９に示すように、バッファ層を用いない場合でも、浅底部ＳＢを設けず、浅底部ＳＢの形成領域において障壁層を薄くしていない比較例の半導体装置（ａ）と比較し、本応用例２の半導体装置（ｂ）においては、溝部に隣接する２次元電子ガスの濃度を低減させることでチャネルのポテンシャルの低下を抑制することができる。これにより、閾値電位の低下を防ぐことができ、ノーマリーオフ動作性の向上を図ることができる。
【００９７】
（実施の形態２）
本実施の形態においては、障壁層をＡｌ濃度の異なる２つの層で構成する。なお、障壁層の構成以外は、実施の形態１の半導体装置と同様であるため、対応する構成およびその製造工程については、詳細な説明を省略する。
【００９８】
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【００９９】
［構造説明］
図２０は、本実施の形態の半導体装置の構成を示す断面図である。図２０に示す本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたＭＩＳ型の電界効果トランジスタである。この半導体装置は、高電子移動度トランジスタ型のパワートランジスタとして用いることができる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
【０１００】
本実施の形態の半導体装置においては、実施の形態１（図１）の場合と同様に、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層ＣＨおよび障壁層ＢＡが順に形成されている。また、障壁層ＢＡ上には、絶縁膜ＩＦが形成されている。
【０１０１】
ここで、本実施の形態においては、障壁層ＢＡが、チャネル層ＣＨ側（上側）に位置する低Ａｌ障壁層ＢＡ１と、絶縁膜ＩＦ側（下側）に位置する高Ａｌ障壁層ＢＡ２との２層で構成されている。低Ａｌ障壁層ＢＡ１は、高Ａｌ障壁層ＢＡ２よりＡｌ濃度（Ａｌ組成比）が低い層である。
【０１０２】
ゲート電極ＧＥは、開口部ＯＡ１および開口部ＯＡ２よりなる溝Ｔの内部および絶縁膜ＩＦ上にゲート絶縁膜ＧＩを介して形成されている。この溝Ｔは、浅底部ＳＢと深底部ＤＢとを有する。浅底部ＳＢは、深底部ＤＢの両側に形成される。なお、浅底部ＳＢを深底部ＤＢを囲むように形成してもよい（図２参照）。
【０１０３】
また、開口部ＯＡ１は、絶縁膜ＩＦを貫通し、高Ａｌ障壁層ＢＡ２の底面（言い換えれば、低Ａｌ障壁層ＢＡ１の表面）まで到達する（図２３参照）。開口部ＯＡ１の底面は、浅底部ＳＢと対応する。浅底部ＳＢからは、低Ａｌ障壁層ＢＡ１の表面が露出している。また、別の言い方をすれば、浅底部ＳＢの下には、低Ａｌ障壁層ＢＡ１が残存している。
【０１０４】
また、開口部ＯＡ２は、絶縁膜ＩＦおよび障壁層ＢＡ（低Ａｌ障壁層ＢＡ１、高Ａｌ障壁層ＢＡ２）を貫通し、チャネル層ＣＨの途中まで到達する（図２４参照）。開口部ＯＡ２の底面は、深底部ＤＢと対応する。この深底部ＤＢは、チャネル層ＣＨ中に位置する。言い換えれば、深底部ＤＢからは、チャネル層ＣＨが露出している。上記浅底部ＳＢの形成領域を、領域ＡＳＢとし、上記深底部ＤＢの形成領域を領域ＡＤＢとする。また、溝Ｔが形成されていない領域（障壁層ＢＡがエッチングされていない領域）を、領域ＡＦとする。
【０１０５】
そして、本実施の形態においても、チャネル層ＣＨと障壁層ＢＡとの界面近傍に形成される、２次元電子ガス２ＤＥＧは、ゲート電極ＧＥが形成されている開口部ＯＡ２により分断されている。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに正の電位（閾値電位）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに正の電位（閾値電位）を印加した状態においてオン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。
【０１０６】
また、チャネル層ＣＨの下に、バッファ層ＢＵを設けることで、チャネル層ＣＨとバッファ層ＢＵとの界面近傍のバッファ層ＢＵ側に、分極電荷（負の固定電荷）ＰＣが生じる。この分極電荷ＰＣにより、コンダクションバンドが持ち上がり、閾値電位を正側に上昇させることができる（図１５参照）。これにより、ノーマリーオフ動作性の向上を図ることができる。
【０１０７】
また、ゲート電極ＧＥの一方の側（図２０では左側）の障壁層ＢＡ上には、ソース電極ＳＥが設けられている。また、ゲート電極ＧＥの他方の側（図２０では右側）の障壁層ＢＡ上には、ドレイン電極ＤＥが設けられている。ソース電極ＳＥおよびドレイン電極ＤＥは、層間絶縁膜ＩＬ１中に形成されたコンタクトホールＣ１内およびその上部に配置されている。また、ソース電極ＳＥおよびドレイン電極ＤＥは、層間絶縁膜ＩＬ２で覆われている。
【０１０８】
本実施の形態においても、深底部ＤＢの両側の浅底部ＳＢにおいて、低Ａｌ障壁層ＢＡ１を残存させる構成としたので、実施の形態１で詳細に説明したように、浅底部ＳＢの下方の２次元電子ガス２ＤＥＧの濃度が低減する。このように、浅底部ＳＢの下方の２次元電子ガス２ＤＥＧの濃度を低下させることにより、分極電荷ＰＣによるコンダクションバンドの持ち上げ効果の低下を防ぐことができる。これにより、閾値電位の低下を防ぐことができ、ノーマリーオフ動作性の向上を図ることができる。
【０１０９】
また、浅底部ＳＢを設けることで、浅底部ＳＢと、溝Ｔが形成されていない領域（領域ＡＦ）との２次元電子ガス２ＤＥＧの濃度を個別に調整することが可能となる。具体的には、溝（浅底部ＳＢ）Ｔの両側においては、高Ａｌ障壁層ＢＡ２が存在するため、２次元電子ガス２ＤＥＧを高濃度化することが可能となる。これにより、オン抵抗を低減することができる。
【０１１０】
また、浅底部ＳＢにおいては、ゲート電極ＧＥに閾値電位が印加された場合、チャネルが誘起される。これにより、オン抵抗を低減することができる。
【０１１１】
また、浅底部ＳＢを設けることで、ゲート電極ＧＥの下方の電界集中箇所が２箇所に分散する（図１の破線で囲んだ丸い部分参照）。このため、電界集中が緩和され、ゲート耐圧が向上する。
【０１１２】
そして、さらに、本実施の形態においては、障壁層ＢＡを２層構造としたので、層ごとにＡｌ濃度の調整が可能となり、加工マージンを大きくすることができる。
【０１１３】
図２１は、障壁層のＡｌ濃度とＮｓとの関係を示すグラフである。障壁層（ＡｌＧａＮ）のＡｌ濃度が１５％〜４０％の場合のＮｓについて調べた。バッファ層としては、Ａｌ濃度が５％のＡｌＧａＮを用いた。グラフの横軸は、ＡｌＧａＮ障壁層の膜厚［ｎｍ］であり、縦軸は、Ｎｓ［ｃｍ−２］である。１．５Ｅ＋１３は、１．５×１０１３を示す。
【０１１４】
図２１に示すように、高Ａｌ濃度の薄膜領域では膜厚のＮｓ感度が非常に高くなっている。即ち、Ａｌ濃度が４０％の障壁層（ＡｌＧａＮ）を用いた場合、０〜１０ｎｍの膜厚の範囲で、急激にＮｓが上昇している。よって、障壁層ＢＡを多層構造とし、低Ａｌ障壁層ＢＡ１を設けることで、障壁層ＢＡのトータル膜厚を大きくすることができる。これにより、溝Ｔを形成する場合の加工マージンを大きく確保することが可能となる。
【０１１５】
例えば、高Ａｌ障壁層ＢＡ２を単層で障壁層ＢＡとして用いた場合、浅底部ＳＢにおいて、２次元電子ガス２ＤＥＧを低くするためには、高Ａｌ障壁層ＢＡ２を極力薄く残存させる必要がある。例えば、Ａｌ濃度が３０％のＡｌＧａＮ層を単層で障壁層ＢＡとして用いた場合、浅底部ＳＢにおいて、ＡｌＧａＮ層を６ｎｍ程度の膜厚までエッチングする必要がある。このため、高精度なエッチング制御が必要となる。さらに、図２１を用いて説明したように、高Ａｌ濃度の薄膜領域では、Ｎｓ感度が非常に高いため、膜厚のばらつきが２次元電子ガス２ＤＥＧの濃度に大きく影響してしまう。よって、残存膜厚を薄く、均一にエッチングする、高精度なエッチング制御が必要となる。
【０１１６】
これに対し、本実施の形態においては、障壁層ＢＡを多層構造としたので、下層を低Ａｌ障壁層ＢＡ１で構成することで、浅底部ＳＢにおいて残存させる低Ａｌ障壁層ＢＡ１の膜厚を大きくすることができ、また、膜厚のばらつきによる２次元電子ガス２ＤＥＧの濃度ばらつきも低減することができる。
【０１１７】
本実施の形態の半導体装置の各部の平面レイアウトは、例えば、実施の形態１の場合（図２、図３参照）と同様のレイアウトとすることができる。
【０１１８】
また、本実施の形態の半導体装置の各部の構成材料としては、実施の形態１と同様の材料を用いることができる。また、本実施の形態の半導体装置の障壁層ＢＡ（低Ａｌ障壁層ＢＡ１、高Ａｌ障壁層ＢＡ２）としては、例えば、ＡｌＧａＮ層を用いることができる。例えば、高Ａｌ障壁層ＢＡ２のＡｌ濃度は２５％〜５０％であり、膜厚は２ｎｍ〜２０ｎｍ程度である。また、低Ａｌ障壁層ＢＡ１のＡｌ濃度は１０％〜２５％であり、膜厚は５ｎｍ〜５０ｎｍ程度である。それぞれの膜厚の上限は点欠陥の生成などで臨界膜厚として決まる。そして、Ａｌ濃度１５％、膜厚２２ｎｍのＡｌＧａＮを低Ａｌ障壁層ＢＡ１として用いた場合、２次元電子ガス２ＤＥＧの濃度は、２．５Ｅ１２／ｃｍ２程度となる。例えば、本実施の形態の半導体装置においては、上記２次元電子ガス２ＤＥＧの濃度は、閾値の低下を招くことのない濃度となっている。また、溝Ｔが形成されていない領域（障壁層ＢＡがエッチングされていない領域）においては、高Ａｌ障壁層ＢＡ２（Ａｌ濃度４０％、膜厚９ｎｍ）により障壁層ＢＡ１および障壁層ＢＡ２によって生成される２次元電子ガスは約１Ｅ１３／ｃｍ２程度となり、ドレイン−ゲート間およびソース−ゲート間のアクセス抵抗を十分に下げることができる。なお、障壁層ＢＡとして、低Ａｌ障壁層ＢＡ１と高Ａｌ障壁層ＢＡ２の積層膜を用い、バッファ層ＢＵをＡｌＸＧａ１−ＸＮと、障壁層ＢＡ２をＡｌＹＧａ１−ＹＮと、障壁層ＢＡ２をＡｌＺＧａ１−ＺＮと示した場合、Ａｌ濃度（ｘ、ｙ、ｚ）の関係はｘ＜ｙ＜ｚとなっている。また、障壁層ＢＡの材料としては、ＡｌＧａＮ層の他、ＩｎＡｌＮ層などを用いることができる。ＩｎＡｌＮ層を用いる場合も、低Ａｌ障壁層ＢＡ１と、高Ａｌ障壁層ＢＡ２との積層膜を障壁層ＢＡとして用いればよい。
【０１１９】
［製法説明］
次いで、図２２〜図２８を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２２〜図２８は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０１２０】
図２２に示すように、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層ＣＨ、障壁層ＢＡ１、ＢＡ２および絶縁膜ＩＦを順次形成する。核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵおよびチャネル層ＣＨは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。次いで、チャネル層ＣＨ上に、低Ａｌ障壁層ＢＡ１と高Ａｌ障壁層ＢＡ２よりなる障壁層ＢＡを形成する。例えば、チャネル層ＣＨ上に、低Ａｌ障壁層ＢＡ１として、ＡｌＧａＮ層を、有機金属気相成長法などを用いて、Ａｌ濃度、１０％〜２５％、５ｎｍ〜５０ｎｍの膜厚で、ヘテロエピタキシャル成長させる。そして、低Ａｌ障壁層ＢＡ１に、高Ａｌ障壁層ＢＡ２として、ＡｌＧａＮ層を、有機金属気相成長法などを用いて、Ａｌ濃度、２５％〜５０％、２ｎｍ〜２０ｎｍの膜厚で、ヘテロエピタキシャル成長させる。Ａｌ濃度は、有機金属気相成長法で用いるＡｌの原料ガスの流量を変えることにより調整することができる。次いで、実施の形態１の場合と同様にして、障壁層ＢＡ上に、絶縁膜ＩＦとして、窒化シリコン膜を形成し、さらに、素子分離領域（図示せず、図３参照）を形成する。
【０１２１】
次いで、図２３〜図２５に示すように、開口部ＯＡ１および開口部ＯＡ２よりなる溝Ｔを形成する。
【０１２２】
例えば、図２３に示すように、絶縁膜ＩＦ上に、フォトレジスト膜ＰＲ１を形成し、フォトリソグラフィ処理により、ゲート電極形成領域（領域ＡＳＢおよび領域ＡＤＢ）のフォトレジスト膜ＰＲ１を除去する。
【０１２３】
次いで、このフォトレジスト膜ＰＲ１をマスクとして、絶縁膜ＩＦおよび高Ａｌ障壁層ＢＡ２をドライエッチングすることにより、絶縁膜ＩＦおよび高Ａｌ障壁層ＢＡ２を貫通し、低Ａｌ障壁層ＢＡ１の表面を露出する開口部ＯＡ１を形成する。別の言い方をすれば、厚さＴ１の高Ａｌ障壁層ＢＡ２をエッチングで除去する。エッチングガスとしては、実施の形態１の場合と同様のガスを用いることができる。この際、開口部ＯＡ１の底面には、厚さＴ２の低Ａｌ障壁層ＢＡ１が残存する。なお、高Ａｌ障壁層ＢＡ２をエッチングした後、さらに、低Ａｌ障壁層ＢＡ１をその途中までエッチングしてもよい。この後、フォトレジスト膜ＰＲ１を除去する。
【０１２４】
次いで、図２４に示すように、絶縁膜ＩＦおよび低Ａｌ障壁層ＢＡ１上に、フォトレジスト膜ＰＲ２を形成し、フォトリソグラフィ処理により、領域ＡＤＢのフォトレジスト膜ＰＲ２を除去する。言い換えれば、絶縁膜ＩＦおよび低Ａｌ障壁層ＢＡ１上に、領域ＡＤＢに開口部を有するフォトレジスト膜ＰＲ２を形成する。
【０１２５】
次いで、このフォトレジスト膜ＰＲ２をマスクとして、低Ａｌ障壁層ＢＡ１およびチャネル層ＣＨをドライエッチングすることにより、絶縁膜ＩＦおよび障壁層ＢＡ（低Ａｌ障壁層ＢＡ１、高Ａｌ障壁層ＢＡ２）を貫通してチャネル層ＣＨの途中まで達する開口部ＯＡ２を形成する。エッチングガスとしては、実施の形態１の場合と同様のガスを用いることができる。エッチングで除去された障壁層ＢＡおよびチャネル層ＣＨの厚さの和はＴ３である。この厚さＴ３は、開口部ＯＡ１の底面と開口部ＯＡ２の底面との高低差に対応する。この後、フォトレジスト膜ＰＲ２を除去する。
【０１２６】
これにより、図２５に示すように、浅底部ＳＢと深底部ＤＢとを有する溝Ｔを形成することができる。浅底部ＳＢは、開口部ＯＡ１の底面と対応し、深底部ＤＢは、開口部ＯＡ２の底面と対応する。前述したように、開口部ＯＡ１は、開口部ＯＡ２を囲むように形成される（図２参照）。
【０１２７】
次いで、図２６および図２７に示すように、溝Ｔ内を含む絶縁膜ＩＦ上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。ゲート絶縁膜ＧＩおよびゲート電極ＧＥは、実施の形態と同様にして形成することができる。例えば、図２６に示すように、ゲート絶縁膜ＧＩの材料およびゲート電極ＧＥの材料を積層し、図２７に示すように、フォトレジスト膜ＰＲ３をマスクとしてこれらの材料をエッチングする。この後、フォトレジスト膜ＰＲ３を除去する。
【０１２８】
次いで、図２８に示すように、ゲート電極ＧＥ上を含む絶縁膜ＩＦ上に、層間絶縁膜ＩＬ１を形成し、さらに、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。次いで、ソース電極ＳＥおよびドレイン電極ＤＥ上を含む層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ１、ソース電極ＳＥ、ドレイン電極ＤＥおよび層間絶縁膜ＩＬ２は、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。この後、実施の形態１で説明したように、プラグ（ＰＧ）や配線（ソース線ＳＬやドレイン線ＤＬ等）を形成し、最上層の配線上に、保護膜を形成してもよい。
【０１２９】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【０１３０】
また、本実施の形態においては、障壁層ＢＡを２層構造としたが、障壁層ＢＡを３層以上で構成してもよい。この場合、バッファ層ＢＵ側から順次Ａｌ濃度を大きくすることが好ましい。
【０１３１】
（実施の形態３）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【０１３２】
［構造説明］
図２９は、本実施の形態の半導体装置の構成を示す断面図である。図２９に示す本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたＭＩＳ型の電界効果トランジスタである。この半導体装置は、高電子移動度トランジスタ型のパワートランジスタとして用いることができる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
【０１３３】
本実施の形態の半導体装置においては、実施の形態１（図１）の場合と同様に、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵおよびチャネル層ＣＨが順に形成されている。また、チャネル層ＣＨ上には、障壁層ＢＡ１が形成され、障壁層ＢＡ１上には、絶縁膜ＩＦが形成されている。
【０１３４】
ここで、本実施の形態においては、障壁層ＢＡ１には、開口部ＯＡ２が設けられ、絶縁膜ＩＦには、開口部ＯＡ１が設けられている。そして、開口部ＯＡ２の両側の障壁層ＢＡ１上には、障壁層ＢＡ２が形成されている。障壁層ＢＡ２は、障壁層ＢＡ１より電子親和力が大きい。例えば、開口部ＯＡ１は、ゲート電極ＧＥの形成領域内であって、開口部ＯＡ２の形成領域を囲むように配置される（図２参照）。
【０１３５】
また、開口部ＯＡ１は、絶縁膜ＩＦを貫通し、障壁層ＢＡ２の表面まで到達する（図３３参照）。開口部ＯＡ１の底面は、障壁層ＢＡ２の表面と対応する。また、開口部ＯＡ２は、絶縁膜ＩＦおよび障壁層ＢＡ１、ＢＡ２を貫通し、チャネル層ＣＨの途中まで到達する（図３４参照）。開口部ＯＡ２の底面は、チャネル層ＣＨ中に位置する。言い換えれば、開口部ＯＡ２の底面からは、チャネル層ＣＨが露出している。ここで、開口部ＯＡ２の形成領域を領域ＡＤＢと、開口部ＯＡ１の端部と、開口部ＯＡ２の端部との間の領域を領域ＡＢＡ２とする。また、溝Ｔが形成されていない領域を、領域ＡＦとする。なお、領域ＡＢＡ２は、障壁層ＢＡ２の形成領域と対応する。
【０１３６】
ゲート電極ＧＥは、開口部ＯＡ１および開口部ＯＡ２よりなる溝Ｔの内部および絶縁膜ＩＦ上にゲート絶縁膜ＧＩを介して形成されている。
【０１３７】
そして、本実施の形態においても、チャネル層ＣＨと障壁層ＢＡ１との界面近傍に形成される、２次元電子ガス２ＤＥＧは、ゲート電極ＧＥが形成されている開口部ＯＡ２により分断されている。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに正の電位（閾値電位）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに正の電位（閾値電位）を印加した状態においてオン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。
【０１３８】
また、チャネル層ＣＨの下に、バッファ層ＢＵを設けることで、チャネル層ＣＨとバッファ層ＢＵとの界面近傍のバッファ層ＢＵ側に、分極電荷（負の固定電荷）ＰＣが生じる。この分極電荷ＰＣにより、コンダクションバンドが持ち上がり、閾値電位を正側に上昇させることができる（図１５参照）。これにより、ノーマリーオフ動作性の向上を図ることができる。
【０１３９】
また、ゲート電極ＧＥの一方の側（図２９では左側）の障壁層ＢＡ１上には、ソース電極ＳＥが設けられている。また、ゲート電極ＧＥの他方の側（図２９では右側）の障壁層ＢＡ上には、ドレイン電極ＤＥが設けられている。ソース電極ＳＥおよびドレイン電極ＤＥは、層間絶縁膜ＩＬ１中に形成されたコンタクトホールＣ１内およびその上部に配置されている。また、ソース電極ＳＥおよびドレイン電極ＤＥは、層間絶縁膜ＩＬ２で覆われている。
【０１４０】
本実施の形態においては、開口部ＯＡ２の両側の領域（領域ＡＢＡ２）において、障壁層ＢＡ１上に、障壁層ＢＡ１より電子親和力が大きい障壁層ＢＡ２を配置する構成としたので、この領域（領域ＡＢＡ２）の２次元電子ガス２ＤＥＧの濃度を低減することができる。即ち、電子親和力が大きい障壁層ＢＡ２が下層の障壁層ＢＡ１のピエゾ分極効果を弱め、２次元電子ガス２ＤＥＧの濃度が低減する。このように、開口部ＯＡ２の両側の領域の２次元電子ガス２ＤＥＧの濃度を低下させることにより、分極電荷ＰＣによるコンダクションバンドの持ち上げ効果の低下を防ぐことができる。これにより、閾値電位の低下を防ぐことができ、ノーマリーオフ動作性の向上を図ることができる。
【０１４１】
また、障壁層ＢＡ２を設けることで、開口部ＯＡ２の両側の領域（領域ＡＢＡ２）と、開口部ＯＡ１の両側の領域（領域ＡＦ）との２次元電子ガス２ＤＥＧの濃度を個別に調整することが可能となる。具体的には、開口部ＯＡ１の両側の領域（領域ＡＦ）においては、障壁層ＢＡ２が形成されていないため、２次元電子ガス２ＤＥＧを、領域ＡＢＡ２より高濃度とすることが可能となる。これにより、オン抵抗を低減することができる。
【０１４２】
また、開口部ＯＡ２の両側の領域（領域ＡＢＡ２）において、ゲート電極ＧＥに閾値電位が印加された場合、チャネルが誘起される。これにより、オン抵抗を低減することができる。
【０１４３】
また、深さの異なる２つの開口部（ＯＡ１、ＯＡ２）を設けることで、ゲート電極ＧＥの下方の電界集中箇所が２箇所に分散する（図２９の破線で囲んだ丸い部分参照）。このため、電界集中が緩和され、ゲート耐圧が向上する。
【０１４４】
また、本実施の形態の半導体装置の障壁層ＢＡ１としては、例えば、ＡｌＧａＮ層を用いることができ、障壁層ＢＡ２としては、例えば、ＧａＮ層を用いることができる。例えば、バッファ層ＢＵとして、Ａｌ濃度が５％のＡｌＧａＮ層を用い、チャネル層ＣＨとして、ＧａＮ層を用い、障壁層ＢＡ１として、Ａｌ濃度が３０％、膜厚１２ｎｍ程度のＡｌＧａＮ層を用いた場合、開口部ＯＡ１の両側の領域（領域ＡＦ）の２次元電子ガス２ＤＥＧの濃度は、８Ｅ１２／ｃｍ２程度となる。このように、ドレイン−ゲート間およびソース−ゲート間のアクセス抵抗を十分に下げることができる。また、障壁層ＢＡ２として、ＧａＮ層を形成した領域（領域ＡＢＡ２）においては、2次元電子ガスの濃度が低下し、例えば、その濃度が１Ｅ１２／ｃｍ２〜５Ｅ１２／ｃｍ２程度となる。これは、閾値の低下を招くことのない濃度である。
【０１４５】
また、本実施の形態においては、後述の製法説明において明らかになるように、開口部ＯＡ２の両側の領域（領域ＡＢＡ２）において、障壁層ＢＡ１を直接エッチングすることがないため、２次元電子ガスのばらつきを抑え、所望の２次元電子ガスの濃度を得やすくなる。
【０１４６】
本実施の形態の半導体装置の各部の平面レイアウトは、例えば、実施の形態１の場合（図２、図３参照）と同様のレイアウトとすることができる。
【０１４７】
また、本実施の形態の半導体装置の各部の構成材料としては、実施の形態１と同様の材料を用いることができる。
【０１４８】
［製法説明］
次いで、図３０〜図３５を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３０〜図３５は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０１４９】
図３０に示すように、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層ＣＨ、障壁層ＢＡ１および障壁層ＢＡ２を順次形成する。核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵおよびチャネル層ＣＨは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。次いで、チャネル層ＣＨ上に、障壁層ＢＡ１および障壁層ＢＡ２を順次形成する。例えば、チャネル層ＣＨ上に、障壁層ＢＡ１として、ＡｌＧａＮ層を、有機金属気相成長法などを用いて、Ａｌ濃度、２５％〜４０％、５ｎｍ〜３０ｎｍの膜厚で、ヘテロエピタキシャル成長させる。そして、障壁層ＢＡ１上に障壁層ＢＡ２として、ＧａＮ層を、有機金属気相成長法などを用いて、５ｎｍ〜２０ｎｍの膜厚で、ヘテロエピタキシャル成長させる。例えば、開口部ＯＡ１の両側の領域（領域ＡＦ）の２次元電子ガス２ＤＥＧの濃度が５Ｅ１２／ｃｍ２〜１Ｅ１３／ｃｍ２程度となり、ＧａＮ層を形成した領域（領域ＡＢＡ２）の２次元電子ガス２ＤＥＧの濃度が１Ｅ１２／ｃｍ２〜５Ｅ１２／ｃｍ２程度となるように設計する。
【０１５０】
次いで、図３１に示すように、障壁層ＢＡ２上に、フォトレジスト膜ＰＲ４１を形成し、フォトリソグラフィ処理により、領域ＡＤＢおよび領域ＡＢＡ２にフォトレジスト膜ＰＲ４１を残存させる。次いで、このフォトレジスト膜ＰＲ４１をマスクとして、障壁層ＢＡ２をドライエッチングすることにより、領域ＡＤＢおよび領域ＡＢＡ２に障壁層ＢＡ２を残存させる。エッチングガスとしては、実施の形態１において説明したＧａＮ層のエッチングガスと同様のガスを用いることができる。この後、フォトレジスト膜ＰＲ４１を除去する。
【０１５１】
次いで、図３２に示すように、障壁層ＢＡ１および障壁層ＢＡ２上に、絶縁膜ＩＦとして、例えば、窒化シリコン膜を、実施の形態１と同様にして形成する。また、この後、実施の形態１の場合と同様にして、素子分離領域（図示せず、図３参照）を形成する。
【０１５２】
次いで、図３３および図３４に示すように、開口部ＯＡ１および開口部ＯＡ２を形成する。例えば、開口部ＯＡ１は、開口部ＯＡ２を囲むように形成される（図２参照）。図３３に示すように、絶縁膜ＩＦ上に、フォトレジスト膜ＰＲ４２を形成し、フォトリソグラフィ処理により、領域ＡＢＡ２および領域ＡＤＢのフォトレジスト膜ＰＲ４２を除去する。
【０１５３】
次いで、このフォトレジスト膜ＰＲ４２をマスクとして、絶縁膜ＩＦをドライエッチングすることにより、開口部ＯＡ１を形成する。開口部ＯＡ１の底面には障壁層ＢＡ２が露出する。エッチングガスとしては、実施の形態１の場合と同様のガスを用いることができる。この後、フォトレジスト膜ＰＲ４２を除去する。なお、マスクずれやエッチングの寸法誤差などにより、障壁層ＢＡ２上に、０．１μｍ程度の幅の絶縁膜ＩＦが残存していてもよく、また、障壁層ＢＡ１上の絶縁膜ＩＦが０．１μｍ程度の幅でエッチングされていてもよい。
【０１５４】
次いで、図３４に示すように、絶縁膜ＩＦおよび障壁層ＢＡ２上に、フォトレジスト膜ＰＲ４３を形成し、フォトリソグラフィ処理により、領域ＡＤＢのフォトレジスト膜ＰＲ４３を除去する。次いで、このフォトレジスト膜ＰＲ４３をマスクとして、障壁層ＢＡ２、障壁層ＢＡ１およびチャネル層ＣＨをドライエッチングすることにより、障壁層ＢＡ２および障壁層ＢＡ１を貫通してチャネル層ＣＨの途中まで達する開口部ＯＡ２を形成する。エッチングガスとしては、実施の形態１において説明したＧａＮ層やＡｌＧａＮ層のエッチングガスと同様のガスを用いることができる。この後、フォトレジスト膜ＰＲ４３を除去する。例えば、障壁層ＢＡ２の幅は、０．２μｍ〜５μｍ程度である。
【０１５５】
次いで、開口部ＯＡ１および開口部ＯＡ２の内部を含む絶縁膜ＩＦ上に、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを形成する。ゲート絶縁膜ＧＩおよびゲート電極ＧＥは、実施の形態と同様にして形成することができる。例えば、図３５に示すように、ゲート絶縁膜ＧＩの材料およびゲート電極ＧＥの材料を積層し、これらの材料をエッチングする（図２９参照）。
【０１５６】
次いで、図２９に示すように、ゲート電極ＧＥ上を含む絶縁膜ＩＦ上に、層間絶縁膜ＩＬ１を形成し、さらに、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。次いで、ソース電極ＳＥおよびドレイン電極ＤＥ上を含む層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ１、ソース電極ＳＥ、ドレイン電極ＤＥおよび層間絶縁膜ＩＬ２は、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。この後、実施の形態１で説明したように、プラグ（ＰＧ）や配線（ソース線ＳＬやドレイン線ＤＬ等）を形成し、最上層の配線上に、保護膜を形成してもよい。
【０１５７】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【０１５８】
（実施の形態４）
本実施の形態においては、上記実施の形態の応用例について説明する。
【０１５９】
（応用例Ａ）
図３６は、本実施の形態の応用例Ａの半導体装置の構成を示す断面図である。図３６に示すように、実施の形態２（図２０）の半導体装置において、ｐ型の不純物を含有するバッファ層ＰＢＵを用いてもよい。なお、バッファ層ＰＢＵの構成以外は、実施の形態２（図２０）の半導体装置の場合と同様であるため、同様な構成およびその製造工程についての説明を省略する。
【０１６０】
このように、ｐ型の不純物を含有するバッファ層ＰＢＵ、例えば、ｐ型のＡｌＧａＮまたはｐ型ＧａＮを用いた場合も、領域ＡＳＢにおける２次元電子ガス２ＤＥＧの濃度が、領域ＡＦの２次元電子ガス２ＤＥＧの濃度より小さくなり、閾値の向上効果を大きくすることができる。
【０１６１】
また、図示は省略するが、実施の形態２（図２０）の半導体装置において、バッファ層ＢＵを省略してもよいし、もしくはｐ型ＧａＮ層をバッファ層ＰＢＵとして用いてもよい。このように、バッファ層を用いない場合でも、領域ＡＳＢにおける２次元電子ガス２ＤＥＧの濃度を、領域ＡＦの２次元電子ガス２ＤＥＧの濃度より小さくすることでチャネルのポテンシャルの低下を抑制することができる（実施の形態１の応用例２参照）。これにより、閾値電位の低下を防ぐことができ、ノーマリーオフ動作性の向上を図ることができる。
【０１６２】
（応用例Ｂ）
図３７は、本実施の形態の応用例Ｂの半導体装置の構成を示す断面図である。図３７に示すように、実施の形態３（図２９）の半導体装置において、ｐ型の不純物を含有するバッファ層ＰＢＵを用いてもよい。なお、バッファ層ＰＢＵの構成以外は、実施の形態３（図２９）の半導体装置の場合と同様であるため、同様な構成およびその製造工程についての説明を省略する。
【０１６３】
このように、ｐ型の不純物を含有するバッファ層ＰＢＵ、例えば、ｐ型のＡｌＧａＮまたはｐ型ＧａＮを用いた場合も、領域ＡＳＢにおける２次元電子ガス２ＤＥＧの濃度が、領域ＡＦの２次元電子ガス２ＤＥＧの濃度より小さくなり、閾値の向上効果を大きくすることができる。
【０１６４】
また、図示は省略するが、実施の形態３（図２９）の半導体装置において、バッファ層ＢＵを省略してもよいし、もしくはｐ型ＧａＮ層をバッファ層ＰＢＵとして用いてもよい。このように、バッファ層を用いない場合でも、領域ＡＳＢにおける２次元電子ガス２ＤＥＧの濃度を、領域ＡＦの２次元電子ガス２ＤＥＧの濃度より小さくすることでチャネルのポテンシャルの低下を抑制することができる（実施の形態１の応用例２参照）。これにより、閾値電位の低下を防ぐことができ、ノーマリーオフ動作性の向上を図ることができる。
【０１６５】
（応用例Ｃ）
図１に示す半導体装置においては、障壁層ＢＡ上に絶縁膜ＩＦが形成されているが、この絶縁膜ＩＦを省略してもよい。図３８は、本実施の形態の応用例Ｃの半導体装置の構成を示す断面図である。
【０１６６】
本応用例の半導体装置は、絶縁膜ＩＦを省略すること以外は、図１の半導体装置の場合と同様であるため、同様な構成およびその製造工程についての説明を省略する。
【０１６７】
このように、絶縁膜ＩＦを省略しても、図１の半導体装置とほぼ同様の効果を得ることができる。また、絶縁膜ＩＦを省略しても、浅底部ＳＢと障壁層ＢＡの表面とに起因する段差が生じるため、実施の形態１において詳細に説明したように、電界集中が緩和され、ゲート耐圧が向上する（図１参照）。
【０１６８】
図３９は、本実施の形態の応用例Ｃの半導体装置の他の構成を示す断面図である。図３９に示すように、図３８に示す半導体装置のバッファ層ＢＵに変えてｐ型のバッファ層ＰＢＵを用いてもよい。このように、ｐ型のＡｌＧａＮバッファ層を用いた場合、実施の形態１の応用例１等と同様の閾値の向上効果を得ることができる。
【０１６９】
（応用例Ｄ）
図２０に示す半導体装置においては、障壁層ＢＡ２上に絶縁膜ＩＦが形成されているが、この絶縁膜ＩＦを省略してもよい。図４０は、本実施の形態の応用例Ｄの半導体装置の構成を示す断面図である。
【０１７０】
本応用例の半導体装置は、絶縁膜ＩＦを省略すること以外は、図２０の半導体装置の場合と同様であるため、同様な構成およびその製造工程についての説明を省略する。
【０１７１】
このように、絶縁膜ＩＦを省略しても、図２０の半導体装置とほぼ同様の効果を得ることができる。また、絶縁膜ＩＦを省略しても、浅底部ＳＢと障壁層ＢＡの表面とに起因する段差が生じるため、実施の形態１において詳細に説明したように、電界集中が緩和され、ゲート耐圧が向上する。
【０１７２】
図４１は、本実施の形態の応用例Ｄの半導体装置の他の構成を示す断面図である。図４１に示すように、図４０に示す半導体装置のバッファ層ＢＵに変えてｐ型のバッファ層ＰＢＵを用いてもよい。このように、ｐ型のバッファ層を用いた場合、実施の形態１の応用例１等で説明したように、閾値の向上効果を大きくすることができる。
【０１７３】
（応用例Ｅ）
図２９に示す半導体装置においては、障壁層ＢＡ１上に絶縁膜ＩＦが形成されているが、この絶縁膜ＩＦを省略してもよい。図４２は、本実施の形態の応用例Ｅの半導体装置の構成を示す断面図である。
【０１７４】
本応用例の半導体装置は、絶縁膜ＩＦを省略すること以外は、図２９の半導体装置の場合と同様であるため、同様な構成およびその製造工程についての説明を省略する。
【０１７５】
このように、絶縁膜ＩＦを省略しても、図２９の半導体装置とほぼ同様の効果を得ることができる。また、絶縁膜ＩＦを省略しても、障壁層ＢＡ２の表面と障壁層ＢＡ１の表面との段差が生じるため、電界集中が緩和され、ゲート耐圧が向上する。
【０１７６】
図４３は、本実施の形態の応用例Ｅの半導体装置の他の構成を示す断面図である。図４３に示すように、図４２に示す半導体装置のバッファ層ＢＵに変えてｐ型のバッファ層ＰＢＵを用いてもよい。このように、ｐ型のバッファ層を用いた場合、実施の形態１の応用例１等で説明したように、閾値の向上効果を大きくすることができる。
【０１７７】
（実施の形態５）
実施の形態１（図１、図６）においては、開口部ＯＡ１の側面（側壁）からは、絶縁膜ＩＦの側面および障壁層ＢＡの表面から厚さＴ１分の側面が露出しているが、絶縁膜ＩＦの側面をソース電極ＳＥまたはドレイン電極ＤＥ側に後退させてもよい。なお、絶縁膜ＩＦの側面の位置以外は、実施の形態１の半導体装置と同様であるため、対応する構成およびその製造工程については、詳細な説明を省略する。
【０１７８】
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【０１７９】
［構造説明］
図４４は、本実施の形態の半導体装置の構成を示す断面図である。図４４に示す本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたＭＩＳ型の電界効果トランジスタである。この半導体装置は、高電子移動度トランジスタ型のパワートランジスタとして用いることができる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
【０１８０】
本実施の形態の半導体装置においては、実施の形態１（図１）の場合と同様に、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層ＣＨおよび障壁層ＢＡが順に形成されている。また、障壁層ＢＡ上には、絶縁膜ＩＦが形成されている。
【０１８１】
ゲート電極ＧＥは、開口部ＯＡＩＦ、開口部ＯＡ１および開口部ＯＡ２の内部および絶縁膜ＩＦ上にゲート絶縁膜ＧＩを介して形成されている。例えば、開口部ＯＡ１は、開口部ＯＡ２の形成領域を囲むように配置され（図２参照）、開口部ＯＡＩＦは、開口部ＯＡ１の形成領域を囲むように配置される。
【０１８２】
また、開口部ＯＡＩＦは、絶縁膜ＩＦを貫通し、障壁層ＢＡの表面まで到達する（図４５参照）。また、開口部ＯＡ１は、絶縁膜ＩＦを貫通し、障壁層ＢＡの途中まで到達する（図４６参照）。開口部ＯＡ１の底面は、浅底部ＳＢと対応する。この浅底部ＳＢは、障壁層ＢＡ中に位置する。言い換えれば、浅底部ＳＢからは、障壁層ＢＡが露出している。また、別の言い方をすれば、浅底部ＳＢ下には、障壁層ＢＡが残存している。また、開口部ＯＡ２は、絶縁膜ＩＦおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する（図４７参照）。開口部ＯＡ２の底面は、深底部ＤＢと対応する。この深底部ＤＢは、チャネル層ＣＨ中に位置する。言い換えれば、深底部ＤＢからは、チャネル層ＣＨが露出している。上記浅底部ＳＢの形成領域を、領域ＡＳＢとし、上記深底部ＤＢの形成領域を領域ＡＤＢとする。また、溝Ｔが形成されていない領域（障壁層ＢＡがエッチングされていない領域）を、領域ＡＦとする。また、障壁層ＢＡの表面の露出領域（開口部ＯＡＩＦと開口部ＯＡ１との間の領域）を、領域ＡＲとする。この障壁層ＢＡの表面の露出領域は、絶縁膜ＩＦの後退面と対応する。
【０１８３】
そして、本実施の形態においても、チャネル層ＣＨと障壁層ＢＡとの界面近傍に形成される、２次元電子ガス２ＤＥＧは、ゲート電極ＧＥが形成されている開口部ＯＡ２により分断されている。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに正の電位（閾値電位）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに正の電位（閾値電位）を印加した状態においてオン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。
【０１８４】
また、チャネル層ＣＨの下に、バッファ層ＢＵを設けることで、チャネル層ＣＨとバッファ層ＢＵとの界面近傍のバッファ層ＢＵ側に、分極電荷（負の固定電荷）ＰＣが生じる。この分極電荷ＰＣにより、コンダクションバンドが持ち上がり、閾値電位を正側に上昇させることができる（図１５参照）。これにより、ノーマリーオフ動作性の向上を図ることができる。
【０１８５】
また、ゲート電極ＧＥの一方の側（図４４では左側）の障壁層ＢＡ上には、ソース電極ＳＥが設けられている。また、ゲート電極ＧＥの他方の側（図４４では右側）の障壁層ＢＡ上には、ドレイン電極ＤＥが設けられている。ソース電極ＳＥおよびドレイン電極ＤＥは、層間絶縁膜ＩＬ１中に形成されたコンタクトホールＣ１内およびその上部に配置されている。また、ソース電極ＳＥおよびドレイン電極ＤＥは、層間絶縁膜ＩＬ２で覆われている。
【０１８６】
本実施の形態においても、実施の形態１の場合と同様に、深底部ＤＢの両側の浅底部ＳＢにおいて、薄い障壁層ＢＡを残存させる構成としたので、浅底部ＳＢの下方の２次元電子ガス２ＤＥＧの濃度が低減する。このように、浅底部ＳＢの下方の２次元電子ガス２ＤＥＧの濃度を低下させることにより、分極電荷ＰＣによるコンダクションバンドの持ち上げ効果の低下を防ぐことができる。これにより、閾値電位の低下を防ぐことができ、ノーマリーオフ動作性の向上を図ることができる。
【０１８７】
また、浅底部ＳＢを設けることで、浅底部ＳＢが形成されている領域ＡＳＢと、溝Ｔが形成されていない領域ＡＦとの２次元電子ガス２ＤＥＧの濃度を個別に調整することが可能となる。このため、領域ＡＦの２次元電子ガス２ＤＥＧを、例えば、障壁層のＡｌ濃度を増やすなどして、高濃度化することが可能となり、オン抵抗を低減することができる。
【０１８８】
また、浅底部ＳＢにおいては、ゲート電極ＧＥに閾値電位が印加された場合、チャネルが誘起される。これにより、オン抵抗を低減することができる。
【０１８９】
また、浅底部ＳＢを設けることで、ゲート電極ＧＥの下方の電界集中箇所が分散し、さらに、絶縁膜ＩＦの側面をソース電極ＳＥまたはドレイン電極ＤＥ側に後退させることで、電界集中箇所が３箇所に分散する（図４４の破線で囲んだ丸い部分参照）。このため、電界集中が緩和され、ゲート耐圧が向上する。
【０１９０】
［製法説明］
次いで、図４５〜図４８を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図４５〜図４８は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０１９１】
図４５に示すように、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層ＣＨ、障壁層ＢＡおよび絶縁膜ＩＦを順次形成する。これらは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。また、この後、素子分離領域（図示せず、図３参照）を形成する。
【０１９２】
次いで、開口部ＯＡＩＦ、開口部ＯＡ２および開口部ＯＡ１を順次形成する（図４５〜図４７参照）。例えば、絶縁膜ＩＦ上に、フォトレジスト膜ＰＲＦを形成し、フォトリソグラフィ処理により、ゲート電極形成領域（領域ＡＳＢ、領域ＡＤＢおよび領域ＡＲ）のフォトレジスト膜ＰＲＦを除去する。次いで、このフォトレジスト膜ＰＲＦをマスクとして、絶縁膜ＩＦをドライエッチングすることにより、絶縁膜ＩＦを貫通し、障壁層ＢＡの表面を露出する開口部ＯＡＩＦを形成する。エッチングガスとしては、実施の形態１において説明した絶縁膜ＩＦのエッチングガスと同様のガスを用いることができる。この後、フォトレジスト膜ＰＲＦを除去する。
【０１９３】
次いで、図４６に示すように、絶縁膜ＩＦおよび障壁層ＢＡ上に、フォトレジスト膜ＰＲ１を形成し、フォトリソグラフィ処理により、領域ＡＤＢおよび領域ＡＳＢのフォトレジスト膜ＰＲ１を除去する。次いで、このフォトレジスト膜ＰＲ１をマスクとして、障壁層ＢＡの表面から厚さＴ１分をエッチングで除去する。エッチングガスとしては、実施の形態１の場合と同様のガスを用いることができる。この際、開口部ＯＡ１の底面には、厚さＴ２の障壁層ＢＡが残存する。この後、フォトレジスト膜ＰＲ１を除去する。
【０１９４】
次いで、図４７に示すように、絶縁膜ＩＦおよび障壁層ＢＡ上に、フォトレジスト膜ＰＲ２を形成し、フォトリソグラフィ処理により、領域ＡＤＢのフォトレジスト膜ＰＲ２を除去する。
【０１９５】
次いで、このフォトレジスト膜ＰＲ２をマスクとして、障壁層ＢＡおよびチャネル層ＣＨをドライエッチングすることにより、障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する開口部ＯＡ２を形成する。エッチングガスとしては、実施の形態１の場合と同様のガスを用いることができる。エッチングで除去された障壁層ＢＡおよびチャネル層ＣＨの厚さの和はＴ３である。この厚さＴ３は、開口部ＯＡ１の底面と開口部ＯＡ２の底面との高低差に対応する。この後、フォトレジスト膜ＰＲ２を除去する。
【０１９６】
これにより、図４８に示すように、開口部ＯＡＩＦ、開口部ＯＡ２および開口部ＯＡ１を形成することができる。開口部ＯＡＩＦの底面は、障壁層ＢＡの表面と対応し、開口部ＯＡ２の底面は、浅底部ＳＢと対応し、開口部ＯＡ１の底面は、深底部ＤＢと対応する。また、前述したように、開口部ＯＡＩＦは、開口部ＯＡ１を囲むように形成され、開口部ＯＡ１は、開口部ＯＡ２を囲むように形成される。
【０１９７】
次いで、図４４に示すように、開口部ＯＡＩＦ、開口部ＯＡ２および開口部ＯＡ１内を含む絶縁膜ＩＦ上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。ゲート絶縁膜ＧＩおよびゲート電極ＧＥは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。
【０１９８】
次いで、ゲート電極ＧＥ上を含む絶縁膜ＩＦ上に、層間絶縁膜ＩＬ１を形成し、さらに、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。次いで、ソース電極ＳＥおよびドレイン電極ＤＥ上を含む層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ１、ソース電極ＳＥ、ドレイン電極ＤＥおよび層間絶縁膜ＩＬ２は、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。この後、実施の形態１で説明したように、プラグ（ＰＧ）や配線（ソース線ＳＬやドレイン線ＤＬ等）を形成し、最上層の配線上に、保護膜を形成してもよい。
【０１９９】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【０２００】
また、本実施の形態において、絶縁膜ＩＦをドレイン電極ＤＥ側にのみ後退させてもよい。
【０２０１】
（実施の形態６）
図４９は、本実施の形態の半導体装置の構成を示す断面図である。図４９に示すように、開口部ＯＡ２の両側の領域（実施の形態１の領域ＡＳＢに対応する領域）に、低Ａｌ障壁層ＢＡ１を設け、開口部ＯＡ１の両側の領域（実施の形態１の領域ＡＦに対応する領域）に、高Ａｌ障壁層ＢＡ２を設けてもよい。なお、実施の形態１と同様の構成部には、同様の符号を付し、その説明を省略する。
【０２０２】
このような構成としても、低Ａｌ障壁層ＢＡ１の下方の２次元電子ガス２ＤＥＧの濃度を、高Ａｌ障壁層ＢＡ２の下方の２次元電子ガス２ＤＥＧの濃度より、低くすることができる。よって、実施の形態１等で詳細に説明したように、閾値電位の低下を防ぐことができ、ノーマリーオフ動作性の向上を図ることができる。
【０２０３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施の形態５で説明したバッファ層を、実施の形態１の応用例１で説明したようにｐ型としてもよい。また、上記実施の形態５で説明したバッファ層を、実施の形態１の応用例２で説明したように省略としてもよい。この他、各実施の形態において説明した各部位の構成や製造工程において種々の組合せが可能である。
［付記１］
（ａ）基板の上方に第１窒化物半導体層を形成する工程、
（ｂ）前記第１窒化物半導体層上に第２窒化物半導体層を形成する工程、
（ｃ）前記第２窒化物半導体層上に第３窒化物半導体層を形成する工程、
（ｄ）第１領域の前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層の途中まで到達する第１開口部と、第２領域の前記第３窒化物半導体層の途中まで到達する第２開口部と、を有する溝を形成する工程、
（ｅ）前記溝内にゲート絶縁膜を介してゲート電極を形成する工程、
（ｆ）前記ゲート電極の一方の側の前記第３窒化物半導体層の上方に第１電極を形成し、前記ゲート電極の他方の側の前記第３窒化物半導体層の上方に第２電極を形成する工程、
を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層と前記第３窒化物半導体層の電子親和力より大きく、
前記第１窒化物半導体層の電子親和力は、前記第３窒化物半導体層の電子親和力より大きい、半導体装置の製造方法。
［付記２］
付記１記載の半導体装置の製造方法において、
前記第１窒化物半導体層は、ｐ型の不純物を含有する、半導体装置の製造方法。
［付記３］
付記１記載の半導体装置の製造方法において、
前記（ｃ）工程と、前記（ｄ）工程の間に、
前記第３窒化物半導体層上に絶縁膜を形成する工程を有する、半導体装置の製造方法。
［付記４］
付記３記載の半導体装置の製造方法において、
前記（ｄ）工程は、前記第１開口部と、前記第２開口部と、前記絶縁膜を貫通し、前記第２開口部を囲む第３開口部を形成する工程であり、
前記（ｅ）工程は、前記第１開口部、前記第２開口部および前記第３開口部内を含む前記絶縁膜上に、ゲート絶縁膜を介してゲート電極を形成する工程である、半導体装置の製造方法。
［付記５］
付記１記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記第２窒化物半導体層上に第１膜を形成する工程と、
（ｃ２）前記第１膜上に第２膜を形成する工程と、
を有し、
前記（ｄ）工程は、
前記第１領域の前記第１膜と前記第２膜を貫通し、前記第２窒化物半導体層の途中まで到達する第１開口部と、前記第２領域の前記第２膜を貫通し、前記第１膜まで到達する第２開口部と、を有する溝を形成する工程である、半導体装置の製造方法。
［付記６］
付記５記載の半導体装置の製造方法において、
前記第１膜および前記第２膜は、それぞれＡｌを含有し、
前記第１膜のＡｌ組成比は、前記第２膜のＡｌ組成比より低い、半導体装置の製造方法。
［付記７］
（ａ）基板の上方に第１窒化物半導体層を形成する工程、
（ｂ）前記第１窒化物半導体層上に第２窒化物半導体層を形成する工程、
（ｃ）前記第２窒化物半導体層上に第３窒化物半導体層を形成する工程、
（ｄ）第１領域の前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層の途中まで到達する第１開口部を形成する工程、
（ｅ）前記第１開口部内にゲート絶縁膜を介してゲート電極を形成する工程、
（ｆ）前記ゲート電極の一方の側の前記第３窒化物半導体層の上方に第１電極を形成し、前記ゲート電極の他方の側の前記第３窒化物半導体層の上方に第２電極を形成する工程、
を有し、
前記（ｃ）工程は、
（ｃ１）前記第２窒化物半導体層上に第１膜を形成する工程と、
（ｃ２）前記第１膜上に第２膜を形成する工程と、
を有し、
前記（ｄ）工程の前に、
前記第２膜を前記第１開口部の両側の第２領域にのみ残存させる工程を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層と前記第３窒化物半導体層の電子親和力より大きく、
前記第１窒化物半導体層の電子親和力は、前記第３窒化物半導体層の電子親和力より大きく、
前記第１膜は、Ａｌを含有し、
前記第２膜のＡｌ組成比は、前記第１膜のＡｌ組成比より低い、半導体装置の製造方法。
［付記８］
基板の上方に形成された第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層の途中まで到達する第１開口部と、
前記第１開口部内にゲート絶縁膜を介して配置されたゲート電極と、
前記ゲート電極の両側の前記第３窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層と前記第３窒化物半導体層の電子親和力より大きく、
前記第１窒化物半導体層の電子親和力は、前記第３窒化物半導体層の電子親和力より大きく、
前記第１開口部の両側には、第１領域が配置され、
前記第１領域の前記第３窒化物半導体層の膜厚は、前記第１電極側の前記第１領域の端部と前記第１電極との間の第２領域の前記第３窒化物半導体層の膜厚より薄い、半導体装置。
［付記９］
基板の上方に形成された第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する第１開口部と、
前記第１開口部内にゲート絶縁膜を介して配置されたゲート電極と、
前記ゲート電極の両側の前記第２窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
を有し、
前記第１窒化物半導体層の電子親和力は、前記第２窒化物半導体層の電子親和力より大きく、
前記第１開口部の両側には、第１領域が配置され、
前記第１領域の前記第３窒化物半導体層の膜厚は、前記第１電極側の前記第１領域の端部と前記第１電極との間の第２領域の前記第３窒化物半導体層の膜厚より薄い、半導体装置。
【符号の説明】
【０２０４】
２ＤＥＧ  ２次元電子ガス
ＡＢＡ２  領域
ＡＣ  活性領域
ＡＤＢ  領域
ＡＦ  領域
ＡＲ  領域
ＡＳＢ  領域
ＢＡ  障壁層
ＢＡ１  障壁層
ＢＡ２  障壁層
ＢＵ  バッファ層
Ｃ１  コンタクトホール
ＣＨ  チャネル層
ＤＢ  深底部
ＤＥ  ドレイン電極
ＤＬ  ドレイン線
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＧＬ  ゲート線
ＩＦ  絶縁膜
ＩＬ１  層間絶縁膜
ＩＬ２  層間絶縁膜
ＩＳＯ  素子分離領域
ＮＵＣ  核生成層
ＯＡ１  開口部
ＯＡ２  開口部
ＯＡＩＦ  開口部
ＰＢＵ  バッファ層
ＰＣ  分極電荷
ＰＧ  プラグ
ＰＲ１  フォトレジスト膜
ＰＲ２  フォトレジスト膜
ＰＲ３  フォトレジスト膜
ＰＲ４１  フォトレジスト膜
ＰＲ４２  フォトレジスト膜
ＰＲ４３  フォトレジスト膜
ＰＲＦ  フォトレジスト膜
Ｓ  基板
ＳＢ  浅底部
ＳＥ  ソース電極
ＳＬ  ソース線
ＳＴＲ  歪緩和層
Ｔ  溝
Ｔ１  厚さ
Ｔ２  厚さ
Ｔ３  厚さ
【図１】
2019009462.tif 000003
【図２】
2019009462.tif 000004
【図３】
2019009462.tif 000005
【図４】
2019009462.tif 000006
【図５】
2019009462.tif 000007
【図６】
2019009462.tif 000008
【図７】
2019009462.tif 000009
【図８】
2019009462.tif 000010
【図９】
2019009462.tif 000011
【図１０】
2019009462.tif 000012
【図１１】
2019009462.tif 000013
【図１２】
2019009462.tif 000014
【図１３】
2019009462.tif 000015
【図１４】
2019009462.tif 000016
【図１５】
2019009462.tif 000017
【図１６】
2019009462.tif 000018
【図１７】
2019009462.tif 000019
【図１８】
2019009462.tif 000020
【図１９】
2019009462.tif 000021
【図２０】
2019009462.tif 000022
【図２１】
2019009462.tif 000023
【図２２】
2019009462.tif 000024
【図２３】
2019009462.tif 000025
【図２４】
2019009462.tif 000026
【図２５】
2019009462.tif 000027
【図２６】
2019009462.tif 000028
【図２７】
2019009462.tif 000029
【図２８】
2019009462.tif 000030
【図２９】
2019009462.tif 000031
【図３０】
2019009462.tif 000032
【図３１】
2019009462.tif 000033
【図３２】
2019009462.tif 000034
【図３３】
2019009462.tif 000035
【図３４】
2019009462.tif 000036
【図３５】
2019009462.tif 000037
【図３６】
2019009462.tif 000038
【図３７】
2019009462.tif 000039
【図３８】
2019009462.tif 000040
【図３９】
2019009462.tif 000041
【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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