(57)【要約】      （修正有）【課題】シース電圧をほぼ一定に維持し、それによって、基板の表面に単一エネルギーのＩＥＤＦ（イオネネルギー分布関数）を作り出す、電極バイアス方式を提供する。【解決手段】パルスバイアス発生器２４０を用いて、パルス電圧波形をバイアス電極２０４に印加する。このパルス電圧バイアス方式では、基板処理時間の最大約９０％にわたってほぼ一定のシース電圧を維持することが可能になり、幅の狭い単一ピークＩＥＤＦ（イオネネルギー分布関数）が得られる。【選択図】図２
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【特許請求の範囲】
【請求項１】
バイアス電極と基板支持面とを備える基板支持アセンブリであって、バイアス電極は、誘電体層によって基板支持面から分離され、誘電体層は、約０．１ｍｍから約１ｍｍの間の厚さを有している基板支持アセンブリと、
発生器接続アセンブリを使用して導電体の発生器端に電気的に接続されたバイアス発生器であって、導電体の電極端は、電極接続アセンブリを用いてバイアス電極に電気的に接続されているバイアス発生器とを備え、
バイアス発生器は、バイアス電極においてパルス電圧波形を確立するように構成され、
導電体の発生器端に電気的に接続されたパルス発生器と、
電流帰還出力ステージであって、電流帰還出力ステージの第１端は導電体に電気的に接続され、電流帰還出力ステージの第２端は電気的に接地されている電流帰還出力ステージとを備えている、処理チャンバ。
【請求項２】
電源接続アセンブリを使用して導電体の発生器端に電気的に接続されたチャック電源をさらに備えている、請求項１に記載の処理チャンバ。
【請求項３】
電源接続アセンブリが、約１Ｍオームを超える抵抗を有するブロッキング抵抗を備えている、請求項２に記載の処理チャンバ。
【請求項４】
バイアス電極と誘電体層とを含む平行板状構造は、約５ｎＦから約５０ｎＦの間の実効容量を有している、請求項１に記載の処理チャンバ。
【請求項５】
基板支持アセンブリは、基板支持体と支持ベースとをさらに備え、基板支持体は誘電体を備えている、請求項１に記載の処理チャンバ。
【請求項６】
基板支持体は、基板支持面とは反対側に位置する第２表面を有し、
支持ベースは、第２表面に隣接して配置され、冷却液源から流体を受け取るように構成されている複数の冷却流路を備え、
基板支持アセンブリは、接地板と支持ベースとの間に配置された絶縁板をさらに備えている、請求項５に記載の処理チャンバ。
【請求項７】
バイアス電極が、基板支持アセンブリの基板支持体内に配置されている、請求項５に記載の処理チャンバ。
【請求項８】
基板支持体は、基板支持面の下方に、基板支持面に対向して配置された第２表面を有し、バイアス電極は第２表面の下方に配置されている、請求項５に記載の処理チャンバ。
【請求項９】
支持ベースは、バイアス電極として使用されるように構成されている、請求項５に記載の処理チャンバ。
【請求項１０】
パルス発生器の第１端は導電体の発生器端に電気的に接続され、パルス発生器の第２端は電気的に接地されている、請求項１に記載の処理チャンバ。
【請求項１１】
発生器接続アセンブリが、コンデンサと、直列に配置されたコンデンサ及び導電体と、インダクタと、直列に配置されたインダクタと導電体とからなる群から選択される構成要素のうちの１つを備える、請求項１に記載の処理チャンバ。
【請求項１２】
発生器接続アセンブリ又は電極接続アセンブリが導電体を備える、請求項１に記載の処理チャンバ。
【請求項１３】
電極接続アセンブリが、コンデンサと、直列に配置されたコンデンサ及び導電体と、インダクタと、直列に配置されたインダクタと導電体とからなる群から選択される構成要素のうちの１つを備える、請求項１に記載の処理チャンバ。
【請求項１４】
発生器接続アセンブリが、約４０ｎＦから約８０ｎＦの範囲の静電容量を有するコンデンサを備えている、請求項１に記載の処理チャンバ。
【請求項１５】
導電体は、電気的に直列に接続された第１導電体及び第２導電体を含み、第１導電体の一方の端は、発生器接続アセンブリを用いてバイアス発生器の出力に電気的に接続され、第２導電体の一方の端は、電極接続アセンブリを用いてバイアス電極に電気的に接続されている、請求項１に記載の処理チャンバ。
【請求項１６】
基板を処理する方法であって、
基板支持アセンブリの基板支持面上に配置された基板の表面の上にプラズマを発生させる工程と、
発生器接続アセンブリを用いて導電体の発生器端に電気的に接続されたバイアス発生器を用いて、基板支持アセンブリ内に配置されたバイアス電極をバイアスする工程であって、導電体の第２端は、電極接続アセンブリを用いてバイアス電極に電気的に接続され、
バイアス電極は、誘電体層によって基板支持面から分離され、誘電体層の厚さは約０．１ｍｍから約１ｍｍの間であり、
バイアス発生器は、バイアス電極にパルス電圧波形を確立するように構成され、パルス電圧波形は一連の反復サイクルを含み、
一連の反復サイクルの各サイクル内の波形は、第１時間間隔の間に発生する第１部分と第２時間間隔の間に発生する第２部分とを有し、
正の電圧パルスは第１時間間隔の間にのみ存在し、
バイアス発生器は、
導電体の発生器端に電気的に接続されたパルス発生器と、
電流帰還出力ステージであって、
電流帰還出力ステージの第１端は導電体に電気的に接続され、
電流帰還出力ステージの第２端は電気的に接地されている電流帰還出力ステージとを備えている工程を含み、
第２時間間隔の少なくとも一部分の間、電流がバイアス電極から電流帰還出力ステージを通ってグランドへ流れている方法。
【請求項１７】
バイアス電極と誘電体層とを含む平行板状構造は、約５ｎＦから約５０ｎＦの間の実効容量を有している、請求項１６に記載の方法。
【請求項１８】
電源接続アセンブリを使用して導電体の発生器端に電気的に接続されたチャック電源をさらに備えている、請求項１６に記載の方法。
【請求項１９】
電源接続アセンブリが、約１Ｍオームを超える抵抗を有するブロッキング抵抗を備えている、請求項１８に記載の方法。
【請求項２０】
導電体は、電気的に直列に接続された第１導電体及び第２導電体を含み、第１導電体の一方の端は、発生器接続アセンブリを用いてバイアス発生器の出力に電気的に接続され、第２導電体の一方の端は、電極接続アセンブリを用いてバイアス電極に電気的に接続されている、請求項１６に記載の方法。
【請求項２１】
基板支持アセンブリは、基板支持体と支持ベースとをさらに備え、基板支持体は誘電体を備えている、請求項１６に記載の方法。
【請求項２２】
基板支持体は、基板支持面とは反対側に位置する第２表面を有し、
支持ベースは、第２表面に隣接して配置され、冷却液源から流体を受け取るように構成されている複数の冷却流路を備え、
基板支持アセンブリは、接地板と支持ベースとの間に配置された絶縁板をさらに備えている、請求項２１に記載の方法。
【請求項２３】
バイアス電極が、基板支持アセンブリの基板支持体内に配置されている、請求項２１に記載の方法。
【請求項２４】
基板支持体は、基板支持面の下方に、基板支持面に対向して配置された第２表面を有し、バイアス電極は第２表面の下方に配置されている、請求項２１に記載の方法。
【請求項２５】
支持ベースは、バイアス電極として使用されるように構成されている、請求項２１に記載の方法。
【請求項２６】
パルス発生器の第１端が導電体の発生器端に電気的に接続され、パルス発生器の第２端は電気的に接地されている、請求項１６に記載の方法。
【請求項２７】
発生器接続アセンブリが、コンデンサと、直列に配置されたコンデンサ及び導電体と、インダクタと、直列に配置されたインダクタと導電体とからなる群から選択される構成要素のうちの１つを備える、請求項１６に記載の方法。
【請求項２８】
発生器接続アセンブリ又は電極接続アセンブリが導電体を備える、請求項１６に記載の方法。
【請求項２９】
電極接続アセンブリが、コンデンサと、直列に配置されたコンデンサ及び導電体と、インダクタと、直列に配置されたインダクタと導電体とからなる群から選択される構成要素のうちの１つを備える、請求項１６に記載の方法。
【請求項３０】
発生器接続アセンブリが、約４０ｎＦから約８０ｎＦの範囲の静電容量を有するコンデンサを備える、請求項１６に記載の方法。
【発明の詳細な説明】
【背景】
【０００１】
（分野）
本明細書に記載の実施形態は、概して、半導体製造に使用されるプラズマ処理チャンバに関する。
【０００２】
（関連技術の説明）
高アスペクト比のフィーチャーを確実に生み出すことは、半導体デバイスの超大規模集積（ＶＬＳＩ）及び超超大規模集積（ＵＬＳＩ）の次世代に向けた重要な技術課題の１つである。高アスペクト比のフィーチャーを形成する１つの方法では、反応性イオンエッチング（ＲＩＥ）プラズマ処理などのプラズマ支援エッチング処理を使用して、基板の材料層（例えば、誘電体層）に高アスペクト比の開口部を形成する。典型的なＲＩＥプラズマ処理では、プラズマがＲＩＥ処理チャンバ内で形成され、プラズマからのイオンが基板の表面に向かって加速されて、基板の表面上に形成されたマスク層の下に配置された材料層に開口部を形成する。
【０００３】
典型的な反応性イオンエッチング（ＲＩＥ）プラズマ処理チャンバは、高周波（ＲＦ）バイアス発生器を備えて、「静電チャック」（ＥＳＣ）アセンブリに埋め込まれた金属ベースプレートである「電源電極」に高周波電圧を供給する。「電源電極」は、より一般的には「カソード」と呼ばれる。図１Ａには、典型的な処理チャンバ内の電源電極に供給される典型的な高周波電圧のプロット線が描かれている。電源電極は、誘電体（例えば、セラミック材料）の層を介して処理システムのプラズマに容量結合されており、ＥＳＣアセンブリの一部である。電源電極に高周波電圧を印加することで、電子反発性プラズマシース（「カソードシース」とも呼ばれる）を基板の処理表面の上に形成する。処理の間、基板はＥＳＣアセンブリの基板支持面上に位置決めされている。プラズマシースが非線形で、ダイオードのような性質持つことで、印加された高周波場に整流作用がもたらされる。その結果、直流（ＤＣ）電圧降下、すなわち「自己バイアス」が基板とプラズマとの間に現れ、プラズマ電位に対して基板電位が負になる。この電圧降下は、基板に向かって加速されるプラズマイオンの平均エネルギーを決定し、それゆえにエッチング異方性を決定する。より具体的には、イオンの指向性、フィーチャープロファイル、並びにマスク及び停止層に対するエッチング選択性は、イオンエネルギー分布関数（ＩＥＤＦ）によって制御される。高周波バイアスのあるプラズマでは、図１Ｂに示すように、ＩＥＤＦは通常、低エネルギーと高エネルギーに２つのピークを持ち、その間にイオン集団がある。ＩＥＤＦの２つのピークの間にイオン集団が存在することは、基板とプラズマとの間の電圧降下が高周波バイアス周波数で振動するという事実を反映している。より低い周波数（例えば、２ＭＨｚ）の高周波バイアス発生器を用いて、より高い自己バイアス電圧を得る場合、これら２つのピーク間のエネルギーの差が重要になる場合があり、低エネルギーピークのイオンによるエッチングプロファイルはより等方的であるため、潜在的にフィーチャー壁の湾曲につながる可能性がある。高エネルギーイオンと比較して、低エネルギーイオンは、エッチングされたフィーチャーの底部の角への到達では（例えば、帯電効果のために）あまり効果的ではないが、マスク材料のスパッタリングは少なくて済む。これは、ハードマスク開口又は誘電体モールドエッチングなどの高アスペクト比エッチング用途において重要である。
【０００４】
フィーチャーサイズは縮小し続け、アスペクト比は増加し、他方、フィーチャープロファイル制御条件はより厳しくなっている。それにつれて、処理の間に、基板表面に十分に制御されたイオンエネルギー分布関数（ＩＥＤＦ）を有していることが、いっそう望まれている。単一ピークＩＥＤＦを使用して、あらゆるＩＥＤＦを構築することができ（その中にはピーク高さとエネルギーが独立に制御される２ピークＩＥＤＦも含まれる）、高精度プラズマ処理には有益である。著者らは、単一ピークＩＥＤＦ（例えば、図５Ｃに示す単一ピークＩＥＤＦ５２０）を作り出すには、プラズマと基板との間の電位差がほぼ一定である、すなわちシース電圧がほぼ一定であることが必要であることに気づいた。それは、シース電圧が処理の間の基板表面でのイオンエネルギーを決定するからである。プラズマ電位（通常は、処理プラズマにおいて、グランド電位から数十ボルト以内）がほぼ一定だと仮定すると、そのためには、グランドに対する基板の表面での負の電位をほぼ一定に維持することが必要になる。著者らはさらに、単に電源電極にＤＣ電圧を印加することでは、これを達成できないことに気付いた。これは、電子反発性プラズマ（カソード）シースの存在下では、バルクプラズマからのイオン性電流がバルクプラズマからの電子性電流と釣り合っていないためであり、この不釣り合いは、シース電界が電子を基板に寄せ付けないためである。その結果、バルクプラズマからの釣り合いのとれていない正味の電流（イオン性電流に等しい）が、絶えず基板表面に電荷を蓄積させており、そのために、最終的には、印加されたＤＣ電圧のすべてが、基板とＥＳＣアセンブリの誘電体層の両端の間（すなわち、チャックコンデンサ）で降下することになり、思い通りのプラズマシースの両端の間（すなわち、シースコンデンサ）での電圧降下にはならない。
【０００５】
したがって、当技術分野では、シース電圧をほぼ一定に維持することを可能にする新規なバイアス方法が必要とされている（プラズマ電位がほぼゼロであると仮定すると、シース電圧はグランドに対する基板電圧の値に等しい）。シース電圧をほぼ一定に維持することで、基板の表面に単一エネルギーのＩＥＤＦを作り出し、その結果、基板の表面に形成されたＩＥＤＦの形状及びフィーチャープロファイルを正確に制御できるようになる。
【概要】
【０００６】
本明細書で提供される開示の諸実施形態には、基板処理時間の最大約９０％にわたってほぼ一定のシース電圧を維持することを可能にする基板の処理方法が含まれ得る。この方法を実行することで、（狭い）単一ピークのイオンエネルギー分布関数（ＩＥＤＦ）がもたらされ、さらにそれを使用して、任意の形状のＩＥＤＦを作り出すことができる。本明細書では、方法には、基板支持体上に配置された基板の表面の上にプラズマを発生させる工程と、基板支持体内に配置されたバイアス電極においてパルス電圧波形を確立する工程が含まれる。パルス電圧波形は、第２導電体によってバイアス電極に接続されたパルスバイアス発生器を使用して、バイアス電極において確立される。パルスバイアス発生器は、パルス発生器と電流帰還出力ステージとを備え、これらは同時に第２導電体に接続されている。パルス発生器は、出力の両端の間に（すなわち、対地の）、所定の正の電圧を、規則的に繰り返される所定の長さの時間間隔の間、所定の速度でその内部スイッチを繰り返し開閉することによって維持する。パルス発生器は、定電圧源、スイッチ、及びスナバを備える。スイッチは、閉じたときに、ほぼ一定である定電圧源の正の出力をパルス発生器の出力に電気的に接続し、同時に、定電圧源の正の出力は第１導電体を介して第２導電体にも接続される。パルス発生器の出力の両端の間のスナバ（例えば「フライバック」ダイオード）は、スイッチの開放に続く誘導性構成要素（第１及び第２導電体など）による磁気エネルギーの急速な放出の間に起こり得る電圧スパイクを最小限に抑える（すなわち「スナブ」する）。本明細書では、電流帰還出力ステージの第１端は、第１導電体を介してナノ秒パルス発生器の正の出力に電気的に接続され、同時に第２導電体にも電気的に接続され、電流帰還出力ステージの第２端は電気的に接地されている。
【０００７】
いくつかの実施形態ではパルス電圧波形は複数のパルス電圧サイクルを含み、各パルス電圧サイクルは、シース崩壊局面、チャックコンデンサ再帯電局面、シース形成局面、及びイオン性電流局面を含む。崩壊局面の間、スイッチは閉じられ、パルス発生器から供給される電流によってシースコンデンサが放電される。チャックコンデンサ再帯電局面の間、スイッチは閉位置に維持され、パルス発生器からの電流によってバイアス電極に正の電荷が供給される。シース形成局面の間、スイッチが開き、電流はシース及び浮遊容量から電流帰還出力ステージを通ってグランドへ流れる。イオン性電流局面の間、スイッチは開位置に維持され、同様にプラズマから電流帰還出力ステージを通ってグランドに流れるイオン性電流は、基板表面上に正の電荷を蓄積させ、シースコンデンサ及びチャックコンデンサを徐々に放電させて、こうして、シース電圧降下をゆっくりと減少させる。
【０００８】
いくつかの実施形態では、シース崩壊局面、再帯電局面、及びシース形成局面は、約２００ｎｓから約３００ｎｓの間の合計持続時間を有する。いくつかの実施形態では、スイッチが閉じたままの時間の間、パルス発生器の正の出力電圧は、約０．１ｋＶから約１０ｋＶの間である。いくつかの実施形態では、各パルス電圧サイクルのうちの約１０ｎｓから約１００ｎｓの間、スイッチは閉位置に留まる。いくつかの実施形態では、各パルス電圧サイクルは、約２μｓから約３μｓの間の持続時間を有する。いくつかの実施形態では、シース崩壊局面と再帯電局面を合わせると、パルス電圧サイクルの約１０％未満を構成する。いくつかの実施形態では、バイアス電極は、誘電体層によって基板支持体の基板支持面から離間しており、基板支持体の誘電体層とその上に配置された基板との合成直列容量は、約５ｎＦから約１２ｎＦの間である。いくつかの実施形態では、チャック電源が接続点で外部導電体に接続されており、約４０ｎＦから約８０ｎＦの間の静電容量を有するブロッキングコンデンサが、パルスバイアス発生器と接続点との間に、パルスバイアス発生器と直列に配置されている。いくつかの実施形態では、約１Ｍオームを超える抵抗を有するブロッキング抵抗が、チャック電源と接続点との間に配置されている。
【０００９】
他の実施形態では、処理チャンバは、チャンバ蓋、１つ以上の側壁、及びチャンバベースを備えており、これらは共に処理容積を画定している。処理チャンバは、処理容積内に配置された基板支持体であって、誘電体層によって基板支持体の基板支持面から分離されたバイアス電極を備える基板支持体と、第２導電体によってバイアス電極に接続されたパルスバイアス発生器とをさらに備えている。パルスバイアス発生器は、パルス発生器と電流帰還部とを備える。パルス発生器は、電圧源と、閉じたときに、電圧源の正の出力をパルス発生器の出力に電気的に接続するスイッチとを備え、パルス発生器の出力は、第１導電体を介して第２導電体と、パルス発生器の出力の両端の間のスナバとに接続されている。電圧源は定電圧源であってもよい。本明細書では、電流帰還出力ステージの第１端は、第２導電体に電気的に接続され、同時に第１導電体を介してパルス発生器の正の出力に接続されている。電流帰還出力ステージの第２端は電気的に接地されている。いくつかの実施形態では、処理チャンバは、誘導結合プラズマ（ＩＣＰ）又は容量結合プラズマ（ＣＣＰ）のプラズマ発生器を備える。
【００１０】
本開示の諸実施形態は処理チャンバをさらに備え、処理チャンバは基板支持体を備え、基板支持体は、基板支持体の基板支持面から誘電体層によって分離されたバイアス電極と、導電体によってバイアス電極に接続されたバイアス発生器とを備える。バイアス発生器はパルス発生器を備え、パルス発生器は、正の端子及び負の端子を有する電圧源であって、負の端子は接地されている電圧源と、閉じたときに、正の端子を導電体の一方の端に電気的に接続するスイッチと、導電体の一方の端とグランドの間に接続されているスナバとを備える。バイアス発生器はまた、電流帰還出力ステージであって、電流帰還出力ステージの第１端は導電体に電気的に接続され、電流帰還出力ステージの第２端は電気的に接地されている電流帰還出力ステージを備える。導電体はさらに、直列に接続された第１導電体及び第２導電体であって、第１導電体の一方の端は電圧源の正の端子に接続され、第２導電体の一方の端はバイアス電極に接続されている第１導電体及び第２導電体を備えてもよい。いくつかの構成では、第１導電体は、バイアス発生器内にある「内部」導電体であり、第２導電体は、バイアス発生器とバイアス電極との間に配置された「外部」導電体である。
【００１１】
本開示の諸実施形態はさらに基板の処理方法を含み、基板の処理方法は、基板支持体上に配置された基板の表面の上にプラズマを発生させる工程と、導電体によってバイアス電極に接続されたバイアス発生器を使用して、基板支持体内に配置されたバイアス電極をバイアスする工程とを含む。バイアス発生器はパルス発生器を備え、パルス発生器は、正の端子及び負の端子を有する電圧源であって、負の端子は接地されている電圧源と、閉じたときに、正の端子を導電体に電気的に接続するスイッチと、電流帰還出力ステージであって、電流帰還出力ステージの第１端は導電体に電気的に接続され、電流帰還出力ステージの第２端は電気的に接地されている電流帰還出力ステージとを備える。バイアス電極をバイアスする方法は、第１期間にわたってスイッチを繰り返し閉じることによってバイアス電極にパルス電圧波形を生成する工程と、次に、第２期間にわたってスイッチを複数回開く工程とを含み、ここで、スイッチを閉じると、第１期間の間に、グランドに対する正の電圧が電圧源によって導電体に印加され、スイッチを開くと、第２期間の少なくとも一部の間に、電流がバイアス電極から電流帰還出力ステージを通ってグランドへ流れる。方法はまた、第１期間の終わりまでに、生成されたプラズマによって、基板の表面の上に形成されたシース電圧降下を実質的に解消する工程と、第２期間の間に、電流をバイアス電極から電流帰還出力ステージを介してグランドへ流す工程とを含んでもよい。方法はまた、プラズマ電位を形成する工程を含んでもよい。第１期間は、第１持続時間を有するシース崩壊局面であって、第１持続時間の終わりに、基板の表面上に形成された電位は、発生したプラズマのプラズマ電位と実質的に等しくなっているシース崩壊局面と、第２持続時間を有するチャック容量再帯電局面であって、発生したプラズマによって基板の表面の上に形成されたシース電圧降下が、第１持続時間及び第２持続時間が順次完了した後に解消されるチャック容量再帯電局面とを含む。第２期間は、第３持続時間を有するシース形成局面であって、バイアス電極から電流帰還出力ステージを通ってグランドへ流れる電流は、第３持続時間の間に発生しているシース形成局面と、第４持続時間を有するイオン性電流局面であって、第４持続時間は、第１、第２及び第３持続時間を合わせた時間よりも長いイオン性電流局面とを含み得る。
【００１２】
本開示の諸実施形態はさらに処理チャンバを備え、処理チャンバは、誘電体層によって基板支持体の基板支持面から分離されたバイアス電極を備える基板支持体と、導電体によってバイアス電極に接続されたバイアス発生器とを備える。バイアス発生器はパルス発生器を備え、パルス発生器は、正の端子及び負の端子を有する電圧源であって、負の端子は接地されている電圧源と、閉じたときに、正の端子を導電体の一方の端に電気的に接続するスイッチとを備える。バイアス発生器はまた、電流帰還出力ステージであって、電流帰還出力ステージの第１端は導電体に電気的に接続され、電流帰還出力ステージの第２端は電気的に接地されている電流帰還出力ステージを備える。処理チャンバはまた、プロセッサによる実行時に基板を処理する方法を実行するための命令を格納したコンピュータ可読媒体を備えて、方法は、基板支持体上に配置された基板の表面の上にプラズマを発生させる工程と、バイアス発生器を用いてバイアス電極をバイアスする工程であって、バイアス電極をバイアスする工程は、第１期間にわたってスイッチを繰り返し閉じることによってバイアス電極にパルス電圧波形を生成する工程と、次に、第２期間にわたってスイッチを複数回開く工程とを含み、ここで、スイッチを閉じると、第１期間の間にグランドに対する正の電圧が導電体の一方の端に印加され、スイッチを開くと、第２期間の少なくとも一部の間に、電流がバイアス電極から電流帰還出力ステージを通ってグランドに流れる。導電体はさらに、直列に接続された第１導電体及び第２導電体であって、第１導電体の一方の端は電圧源の正の端子に接続され、第２導電体の一方の端はバイアス電極に接続されている第１導電体及び第２導電体を備えてもよい。
【図面の簡単な説明】
【００１３】
本開示の上記の構成を詳細に理解することができるように、上記に簡単に要約した本開示のより具体的な説明を、実施形態を参照して行う。それらの実施形態の一部は添付図面に例示されている。しかしながら、添付図面は本開示の典型的な実施形態を示しているに過ぎず、従ってこの範囲を制限していると解釈されるべきではなく、本開示は他の等しく有効な実施形態を含み得ることに留意すべきである。
【図１Ａ】先行技術による、プラズマ処理チャンバのバイアス電極に供給される高周波電圧波形を示す。
【図１Ｂ】先行技術による、従来の処理チャンバ内で実行されたプラズマ処理の間の基板の表面におけるイオンエネルギー分布関数（ＩＥＤＦ）を示す。
【図２】一実施形態による、本明細書に記載の方法を実施するように構成された例示的な処理チャンバの概略断面図である。
【図３】一実施形態による、本明細書に記載のパルス電圧バイアス方式と機能的に等価な近似回路図である。
【図４】一実施形態による、本明細書に記載のパルス電圧バイアス方式を使用して基板を処理する方法のフロー図である。
【図５Ａ】〜
【図５Ｃ】図４に記載の方法を示す。
【図６】図２〜図３に関連して説明したバイアス方式の簡略回路図である。
【図７Ａ】〜
【図７Ｈ】本明細書に記載のバイアス方式の数値シミュレーションの結果を示す。
【図８】本明細書で提案したパルス電圧バイアス方式を実際に実施することによって生成された基板電圧測定波形のオシロスコープ写図を示す。
【００１４】
理解を容易にするため、可能な場合には、同一の符号を使用して、これらの図面に共通の同一の要素を示す。ある実施形態の要素及び構成は、具体的な記述がなくとも、他の諸実施形態に有益に組み込まれ得ると意図される。
【詳細な説明】
【００１５】
本明細書に記載の諸実施形態は、すべてのプラズマ支援型又はプラズマ強化型の処理チャンバ、及びプラズマ支援型又はプラズマ強化型の基板の処理方法に適用可能である。より具体的には、本開示の諸実施形態では、シース電圧をほぼ一定に維持し、それによって、基板の表面に単一エネルギーのＩＥＤＦを作り出し、その結果、基板の表面に形成されたＩＥＤＦの形状及びフィーチャープロファイルを正確に制御できるようになる電極バイアス方式が説明される。本開示を通して以下の定義が使用される。（１）基準が指定されていない限り、すべての電位はグランドを基準にしている。（２）任意の物理的な点（基板又はバイアス電極のような）における電圧も同様に、グランド（ゼロ電位点）に対するその点の電位として定義される。（３）カソードシースは電子反発性イオン加速シースであることを意味し、この電子反発性イオン加速シースはプラズマに対する負の基板電位に相当する。（４）シース電圧（時に「シース電圧降下」とも呼ばれる）ＶＳＨは、プラズマと隣接表面（例えば、基板又はチャンバ壁の表面）との間の電位差の絶対値として定義される。（５）基板電位はプラズマに面する基板表面の電位である。
【００１６】
パルス電圧バイアス方式（例えば、図２及び図３に関して説明したバイアス方式）を提案する。この方式では、パルスバイアス発生器（例えば、図２のパルスバイアス発生器２４０）を用いて、パルス電圧波形（例えば、図５Ａに示すパルス電圧波形５００）がバイアス電極（例えば、チャッキング極２０４）で確立され、このバイアス電極は、ＥＳＣアセンブリ内の誘電体の薄層によって基板から分離されている（この薄層は、ＥＳＣコンデンサＣＥＳＣを形成する）。このパルス電圧バイアス方式では、基板処理時間の最大約９０％にわたってほぼ一定のシース電圧を維持することが可能になる。これにより、（狭い）単一ピークＩＥＤＦ（例えば、図５ＣのＩＥＤＦ５２０）が得られ、このＩＥＤＦをさらに使用して任意の形状を有するＩＥＤＦを作り出すことができる。
【００１７】
但し、他のバイアス方式を使用してパルス電圧波形を確立する可能性もある。そのパルス電圧波形は、例えば、ＥＳＣアセンブリ内の誘電体の薄層によって基板から分離されているバイアス電極（チャッキング極など）での波形５００（図５Ａに示す）である。したがって、別途（バイアス方式を特定せずに）、前記バイアス電極において波形５００などのパルス電圧波形を確立することで、基板プラズマ処理時間の最大約９０％にわたってほぼ一定のシース電圧を維持することを可能にし、これにより、（狭い）単一ピークＩＥＤＦを得て、このＩＥＤＦを用いて任意の形状のＩＥＤＦを作り出すことを提案する。
【００１８】
上記で提案したパルス電圧バイアス方式の一実施形態を図２のチャンバ図に示し、このバイアス方式の等価な電気回路を図３に示し、この等価な電気回路の簡略図を図６に示す。図６に示されている簡略化された電気回路を数値的にモデル化して、図７Ａ〜７Ｈに示されている結果を得る。
【００１９】
図２には、一実施形態による、上記で提案したパルス電圧バイアス方式を備えるチャンバ図が示されている（本文では、後ほど図２のより詳細な説明を行う）。本明細書に記載のバイアス方式は、基本的に、以下の主要構成要素から構成されている。
（１）出力の両端の間に（すなわち、対地の）、実質的に一定な所定の正の電圧を、規則的に繰り返される所定の長さの時間間隔の間、所定の速度でその内部スイッチを繰り返し開閉することによって維持するナノ秒パルス発生器２１４。図２には、簡略化されているものの機能的に等価なナノ秒パルス発生器の概略図が示されている。図２のナノ秒パルス発生器は、最小限の構成要素の組み合わせへと単純化されているが、バイアス電極（チャッキング極２０４など）で所望のパルス電圧波形（波形５００など）を確立する状況での役割を理解する上で重要である。これらの構成要素には、通常、内部電圧源、高反復速度スイッチ、及びフライバックダイオードが含まれている。実際のナノ秒パルス発生器は、任意の数の内部構成要素を備えてもよく、図２のものよりも複雑な電気回路を基礎にし得ることを理解する必要がある。同様に、図２の概略図には、ナノ秒パルス発生器の構成要素及びその電気回路の機能的に等価なもののみが描かれており、その範囲は基本原理を説明するために必要な範囲に限られており、その説明対象は、その動作、処理容積内でのプラズマとの相互作用、パルス電圧波形（波形５００など）をバイアス電極（チャッキング極２０４など）で確立する際のその役割である。図２に示す概略図から推測できるように、スイッチＳ１は開（オフ）から閉（オン）の位置に移動すると、ナノ秒パルス発生器の出力をその内部電圧源に接続し、この内部電圧源はほぼ一定の出力電圧を生成する。実際、図３に示されるナノ秒パルス発生器の一実施例に関するより詳細で（しかし依然として簡略化されている）、等価な電気回路から分かるように、スイッチは実際には内部バッテリを昇圧出力トランスに接続している。この部分の詳細は、ナノ秒パルス発生器の動作と、バイアス電極（チャッキング極２０４など）でパルス電圧波形（波形５００など）を確立する際のその機能の基本原理を理解する上で重要ではないが、重要な実用的意味を有しているので後に説明する。フライバックダイオードの目的は、これも別のスナバ回路で置き換えられ得るが、スイッチＳ１の開放によって引き起こされる可能性のある電圧スパイクを抑制、すなわち「スナブ」することであり、このスイッチＳ１の開放に続いて、誘導性要素に蓄積された磁気エネルギーが急速に放出されるからである。これらの誘導性要素には、（Ａ）合成インダクタンスＬｔｒａｎｓｍを有する伝送線路２０６などの外部導電体、及び（Ｂ）ナノ秒パルス発生器２１４と電流帰還出力ステージ２１５を接続し、合成インダクタンスＬｉｎｔｅｒｎａｌを有する内部導電体を含むパルスバイアス発生器２４０の構成要素とが含まれる。磁気エネルギーは、時間間隔の間に誘導性要素に蓄積するが、この時、スイッチＳ１は閉位置に留まり、ナノ秒パルス発生器はシステムに電流を供給している。時間間隔の間のナノ秒パルス発生器の出力電圧Ｖ０の大きさＶｍは、スイッチＳ１が閉（オン）位置にあり、ほぼ一定の正の出力電圧（Ｖｍに等しい）が維持されるとき、数キロボルト（例：０．１−１０ｋＶ）にもなり得る。そのスイッチが閉（オン）位置に留まり、ほぼ一定の正の出力電圧が維持される間の時間間隔は、「パルス幅」τｐと呼ばれ、数���ナノ秒（例えば１０〜１００ｎｓ）の長さになり得る。同様に、スイッチが開（オフ）位置から閉（オン）位置に移行する間の時間間隔は、「立ち上がり時間」τｒｉｓｅと呼ばれ、数十ナノ秒（例えば、２５〜５０ｎｓ）になり得る。スイッチが開位置から閉位置に移行すると、ナノ秒パルス発生器の出力電圧はＶｍに達するまで徐々に増加する。最後に、開（オフ）位置から閉（オン）位置（又はその逆）への連続する２回の移行の間の時間の長さは「周期」Ｔと呼ばれ、パルス反復周波数の逆数に等しく、例えばパルス反復周波数は４００ｋＨｚにもなり得る。以下の点に注目する。（ａ）本明細書で提案するパルス電圧バイアス方式では、ナノ秒パルス発生器は、主として電荷注入器（電流源）として使用され、定電圧源としては使用されない。したがって、出力電圧の安定性に厳密な要件を課す必要はなく、スイッチが閉（オン）位置に留まっていても時間の経過とともに出力電圧は変動する可能性がある。（ｂ）ナノ秒パルス発生器は基本的にはソース電源であるが、シンク電源ではなく、一方向にのみ電流を流す（つまり、例えばコンデンサの帯電は可能だが、放電はできない）。（ｃ）スイッチが開（オフ）位置にあるとき、ナノ秒パルス発生器の出力の両端の間にかかる電圧Ｖ０は、内部電圧源によって制御されない。その代わりに、その内部構成要素と他の回路要素との相互作用によって決定される。（ｄ）「ナノ秒パルス発生器」という名称は、それが低浮遊容量／インダクタンスで抵抗支配の負荷で動作している時に、その出力の両端の間に電圧波形を発生させており、この波形は、連続した、グランド基準での正の電圧パルスだと言える事実に由来している。
（２）一方の端２１５Ｂは接地され、他端２１５Ａは、内部導電体を介してナノ秒パルス発生器の正の出力に接続されると共に、同時に外部導電体に接続されている電流帰還出力ステージ２１５。ナノ秒パルス発生器と電流帰還出力ステージ及び内部導電体との組み合わせを、本明細書では「パルスバイアス発生器」２４０と呼ぶ。それはソース電源及びシンク電源の両者であり、両方向に電流を流す。電流帰還出力ステージは、以下の要素で構成され得る。（ａ）抵抗、（ｂ）直列に接続された抵抗とインダクタ、又は（ｃ）並列コンデンサを含む電気要素のより複雑な組み合わせであり、正の電流がグランドに向かって流れることを可能にする組み合わせ。
（３）パルスバイアス発生器２４０の出力をチャッキング極に接続する外部導電体。パルスバイアス発生器２４０の出力端は点２１５Ａであり、ここで、ナノ秒パルス発生器２１４の出力は内部導電体を介して電流帰還出力ステージ２１５に接続されている。外部導電体は以下のものを含んでもよい。（ａ）同軸伝送線路２０６、但し、同軸伝送線路２０６には、インダクタンスＬ＿ｒｉｇｉｄを有する剛性同軸伝送線路と共に、それに直列に接続する、インダクタンスＬ＿ｆｌｅｘを有する可撓性同軸ケーブルが含まれてもよく、（ｂ）絶縁された高電圧コロナ耐性フックアップ線、（ｃ）裸線、（ｄ）金属棒、（ｅ）電気コネクタ、又は（ｆ）（ａ）〜（ｅ）の電気要素の任意の組み合わせ。但し、内部導電体は、外部導電体と同じ基本要素を含み得る。チャッキング極は、通常、静電チャックに埋め込まれ、誘電体の薄層（例えば、厚さ約０．３ｍｍ）によってプラズマから分離された金属板である。チャッキング極は、図２に示されるＥＳＣアセンブリの静電チャック部分（すなわち、ＥＳＣ基板支持体２０５）内に埋め込まれたバイアス電極２０４であり得る。伝送線路２０６などの外部導体、及びバイアス電極２０４は、いくらかの対地合成浮遊容量Ｃｓを有する。
【００２０】
図３は、処理容積内のプラズマを含む、本明細書で提案するパルス電圧バイアス方式の機能的に等価な、簡略化された電気回路３００を示す。また、図６は、回路３００をさらに簡略化した回路６００を示す。これらの回路は、パルスバイアス発生器（２４０など）と処理チャンバ３０８との相互作用の主な態様をモデル化し、その基本的な動作原理と役割は、バイアス電極（２０４など）でパルス電圧波形（５００など）を確立することであることを説明し、パルス電圧波形（５００など）の種々の局面で発生する付随物理現象について説明し、本明細書で提案するパルス電圧バイアス方式の動作の基本原理を概説するためにのみ使用される。実際には、本明細書に記載のパルス電圧バイアス方式と処理容積内のプラズマとの相互作用は、複雑な物理現象を伴う場合があるが、（例えば、外部及び内部導電体のような誘導性要素が存在することによって引き起こされる高周波振動）、ここではほとんど考慮されていない。しかしながら、次のように理解しておく必要がある。すなわち、パルス電圧波形（５００など）の局面５０１〜５０４に関する（本文の後ほどの）議論は、いくつかのより複雑な物理現象が考慮されずに簡略化された回路モデル６００に主として基づいているが、それらの現象は、本明細書で提案するパルス電圧バイアス方式の動作の基本原理を理解する上で重要ではない。さらに、図５Ａ〜５Ｂ及び図７Ａ〜７Ｈの波形は、ＯｒＣＡＤ  Ｐ−Ｓｐｉｃｅ  Ｄｅｓｉｇｎｅｒソフトウェアを使用して簡略化された回路６００を数値シミュレーションすることによって生成された（各図群毎に異なる回路パラメータ群を使用して、各図群を生成した）ものであり、モデル化によって明らかにされた、主な基礎となる物理現象（すなわち、シース崩壊、ＥＳＣ再帯電、シース形成、及びイオン性電流による基板表面の帯電）は、実際のシステムに対して適切である。図３及び図６にそれぞれ示される等価な回路３００及び６００において、以下の説明によれば、図２のチャンバ図に表示されている全ての関連する物理的構成要素は、個々の回路要素によって表されている。
【００２１】
はじめに、静電チャック内の誘電体層、及びその表面に配置された処理済み基板（例えば、１０ｎＦより大きい静電容量を有する厚さ０．８ｍｍのドープドシリコンスラブ）によって、チャッキング極はプラズマから分離されており、図３及び図６の回路では、静電容量Ｃｅ（例えば、約７〜１０ｎＦ）を有する単一のチャックコンデンサ３０３（実際には直列に接続された２つのコンデンサである）によって表現されている。言い換えると、基板（通常は半導体及び／又は誘電体の薄い層でできている）は電気的にＥＳＣ誘電体層の一部であると考えられ、チャック静電容量Ｃｅを参照するときには常に、Ｃｅは、ＥＳＣ（すなわちＣＥＳＣ）と基板（すなわちＣｗａｆｅｒ）の合成直列容量であることを意味する。基板の静電容量Ｃｗａｆｅｒは通常、非常に大きい（１０ｎＦより大きい）、又は基板は導電性（無限大の静電容量）である可能性があるので、直列容量は主に実際のＣＥＳＣによって決まる。
【００２２】
第２に、チャッキング極２０４、パルスバイアス発生器２４０、及びそれらを合わせて接続する外部導電体（伝送線路２０６など）は、以下を有する。（Ａ）回路６００において、静電容量Ｃｓ（例えば、約５００ｐＦ）を有する単一の浮遊コンデンサ３０２によって表現された、対地浮遊容量。（Ｂ）回路６００において、パルスバイアス発生器２４０の内部導電体及び他の構成要素を表すインダクタＬｉｎｔｅｒｎａｌ（例えば、約３００ｎＨ）、並びに伝送線路２０６などの外部導電体を表すインダクタＬｔｒａｎｓｍ（例えば、約５００ｎＨ）によって表現されたインダクタンス。電流帰還出力ステージ２１５は、回路６００において単一の抵抗Ｒｒｏｓ（例えば、約１５０オーム）によって表現される。
【００２３】
第３に、標準的な電気プラズマモデルを使用して、処理容積内のプラズマ全体を以下の３つの直列要素として表現する。
Ｉ．基板に隣接する電子反発性カソードシース３０４（「プラズマシース」又は単に「シース」と呼ぶこともある）。カソードシースは、図３及び図６において、従来通りの３部回路要素によって表現され、この３部回路要素は以下を含む。（ａ）ダイオードＤＳＨ：これが開いたときにはシース崩壊を表現する。（ｂ）電流源Ｉｉ（例えば、約０．５〜５Ａ）：これはシースの存在下で基板に流れるイオン性電流を表す。（ｃ）コンデンサＣＳＨ（たとえば、高アスペクト比の用途では約１００〜３００ｐＦ）：これは、バイアスサイクルの主要期間（約９０％）、すなわちイオン性電流局面の間のシースを表現しており、この間にイオン加速及びエッチングが生じる。
ＩＩ．図３及び図６において、単一の抵抗Ｒｐｌ（例えば、約５〜１０オーム）によって表現されているバルクプラズマ３０５。
ＩＩＩ．チャンバ壁で形成された電子反発性壁シース３０６。壁シースも同様に、図３及び図６において３部回路要素によって表現され、この３部回路要素は以下を含む。（ａ）ダイオードＤｗ。（ｂ）電流源Ｉｉｗ（例えば、約５−１０Ａ）：これは壁へのイオン性電流を表す。（ｃ）コンデンサＣｗ（例えば、約５〜１０ｎＦ）：これは主にＥＳＣ再帯電局面５０２（本文中で後述する）の間の壁シースを表現しており、この時、電子反発性カソードシースは存在せず、壁シースコンデンサは、ナノ秒パルス発生器によってＥＳＣを通って押し出される大電流によって帯電される。カソードシースは壁シースよりもはるかに厚く（高電圧のために）、壁面積の合計は基板面積よりもはるかに大きいので、Ｃｗ≫ＣＳＨとした。接地されている金属壁の内面は、誘電体の薄層で被覆されていると考えられ、図３及び図６では大きなコンデンサＣｃｏａｔ（例えば、約３００〜１０００ｎＦ）によって表現されている。
【００２４】
図４は、一実施形態による、本明細書に記載のパルス電圧バイアス方式を使用して基板を処理する方法４００のフロー図を示す。工程４０１では、方法４００は、基板支持体上に配置された基板の表面の上にプラズマを発生させる工程を含む。工程４０２では、方法４００は、パルスバイアス発生器を用いて基板支持体内に配置されたバイアス電極でパルス電圧波形を確立する工程を含み、このパルスバイアス発生器は、伝送線路２０６などの外部導電体を使用してバイアス電極に接続されている。
【００２５】
図５Ａは、バイアス電極で確立されたパルス電圧波形５００を示す。図５Ａに示すパルス電圧波形５００の結果が、図５Ｂに示す基板電圧波形５１０であり、このように、基板処理時間の約９０％の間でシース電圧をほぼ一定に保つことが可能になる。図５Ａ〜５Ｂに示す電圧波形５００及び５１０、並びに図７Ａ〜７Ｈに示す波形は、ＯｒＣＡＤ  Ｐ−Ｓｐｉｃｅ  Ｄｅｓｉｇｎｅｒソフトウェアを使用して、簡略化された回路６００を数値シミュレーションすることによって、生成された。図５Ａ〜５Ｂを生成するために使用した回路パラメータは、波形５００及び５１０の種々の局面を明確に説明するように選択された（例えば、波形周期は１μｓに設定された）。逆に、図７Ａ〜７Ｈを生成するために使用されたパラメータは、本明細書で提案するパルス電圧バイアス方式を可能性として実際に実施できることを実証するように選択された（例えば、波形周期は２．５μｓに設定された）。但し、図５Ａ〜５Ｂ及び図７Ａ〜７Ｈに示される波形は、実験的に観察可能な波形（図８に例を示す）の簡略化された概略図として解釈されるべきである。実際の波形は非常に複雑で、多数の微細なフィーチャー（例えば、外部導電体や内部導電体などの誘導性要素が存在することによって引き起こされる高周波振動）が含まれ得るが、図５Ａ〜５Ｂ及び７Ａ〜７Ｈには現れていない。しかしながら、これらの微細なフィーチャーは、本明細書で提案するパルス電圧バイアス方式によって生成された実際のパルス電圧波形の全体的な形状を決定している基本的な物理現象を理解するためには本質的ではない。したがって、以下の説明は主に回路６００と図５Ａ〜５Ｂ及び図７Ａ〜７Ｈに示すシミュレーション波形とに基づいているが、パルス電圧波形サイクルの局面５０１〜５０４の間に起こる主な基本となる物理現象（すなわち、シース崩壊、ＥＳＣ再帯電、シース形成、及びイオン性電流による基板表面の帯電）は、実際のシステムに対して適切である。
【００２６】
図５Ａでは、パルス電圧波形５００は、電圧オフセットの上に重ねた、周期Ｔ（例えば、２．５マイクロ秒）で繰り返す周期的な一連の短い正のパルスを含む。各周期（反復サイクル）内の波形には、以下のものが含まれている。
（１）システムの浮遊コンデンサを帯電させてカソードシースを崩壊させる正の電圧急変化、すなわちシース崩壊局面５０１。この間は、シースコンデンサは放電され、基板電位は（図５Ｂに示されるように）局所プラズマ電位のレベルになる。シース崩壊局面５０１は、ＥＳＣ再帯電局面５０２の間にプラズマからもたらされる電子によるチャックコンデンサの急速な再帯電を可能にする。局面５０１が続く間、スイッチＳ１（図６参照）は閉じられ、閉（オン）位置に留まる。その結果、ナノ秒パルス発生器（例えば、２１４）がその出力の両端の間にほぼ一定の正の電圧を維持し、システムに電流を供給することが可能になる。局面５０１の持続時間Ｔ１は、イオン性電流局面５０４の持続時間Ｔ４（以下に説明する）又は全体の周期Ｔよりもはるかに短く、典型的には数十ナノ秒のオーダーである（例えば、２０〜５０ｎｓ）。これは、１つには、局面５０１の間のプラズマ電流が電子によって運ばれるためである。すなわち、電子の雲が基板に向かって移動し、徐々にイオン空間電荷を圧倒して、こうして、シース電圧降下がなくなるためである。もう１つには、電子速度はイオン速度よりもはるかに速いためであり、この速度差はこの２種間の質量比が非常に大きいことが原因である。
（２）ＥＳＣ再帯電局面５０２の間のチャックコンデンサＣｅの再帯電。イオン性電流局面５０４（後述する）の間に基板表面に蓄積された全電荷と、電荷値は等しく、反対の極性を持つ電荷が急速に注入されたことによる。局面５０１の間のように、ナノ秒パルス発生器２１４は、その出力の両端の間にほぼ一定の正の電圧を維持する（スイッチＳ１はオン位置に留まる）。局面５０１と同様に、局面５０２の持続時間Ｔ２は、イオン性電流局面５０４の持続時間Ｔ４（後述する）又は全体の周期Ｔよりもはるかに短く、典型的には数十ナノ秒のオーダーである（例えば、３０〜８０ｎｓ）。これは、局面５０２の間のプラズマ電流も電子によって運ばれるためである。すなわち、カソードシースが存在しない状況で、電子は基板に到達して表面電荷を蓄積させ、こうしてコンデンサＣｅが帯電する。
（３）処理チャンバの浮遊コンデンサを放電させ、シースを再形成し、シース形成局面５０３の間にシース電圧（ＶＳＨ）の値を整える負の電圧急変化（ＶＯＵＴ）。図６のスイッチＳ１は、シース形成局面５０３の開始時に開き、誘導性要素は急速に（例えば、約１０ナノ秒以内に）蓄積していた磁気エネルギーをチャックコンデンサＣｅ及び浮遊コンデンサＣｓに放出する。誘導性要素には、インダクタンスＬｉｎｔｅｒｎａｌによって表現されたパルスバイアス発生器２４０（例えば、内部導体）、及び回路６００において３０９の符号が付されたインダクタンスＬｔｒａｎｓｍによって表現された外部導体（例えば、伝送線路２０６）の内部構成要素が含まれてもよい。磁気エネルギー放出の間に、対応する電流は、フライバックダイオード、又は起こり得る電圧スパイクを抑制（すなわち「スナブ」）する同様の機能を有する別のスナバ回路を流れる。図７Ｂに示されるナノ秒パルス発生器出力電圧Ｖ０の時刻歴曲線から分かるように、磁気エネルギーの放出の間、ナノ秒パルス発生器（例えば、２１４）の内部電圧源は正の出力電圧を維持しない（スイッチＳ１はオフ位置に留まる）ため、一時的にマイナス数ボルトまで低下して、フライバックダイオードは電流を通すことができている。なお、フライバックダイオード（又は起こり得る電圧スパイクを「スナブ」する同様の機能を持つ別の構成要素）なしでは、磁気エネルギーは電気抵抗のある電流帰還出力ステージを通して放出される必要があり、その結果、抵抗の両端の間には非実際的な大きな負の電圧（例えば、−２０ｋＶ、これはパルスバイアス発生器２４０の内部構成要素を損傷する可能性がある）が数ナノ秒の間、発生して、ゼロ付近に下落することにはならない。磁気エネルギーが放出され、Ｌｔｒａｎｓｍを通る電流が（Ｌｉｎｔｅｒｎａｌを通るのと同様に）ゼロにまで低下した後、方向を逆にして、プラズマと浮遊コンデンサから電流帰還出力ステージを通ってグランドに流れる（フライバックダイオードは逆バイアスになっているので、自身を流れる電流を遮断する）。このようにして、浮遊コンデンサＣｓは放電し、シースコンデンサＣＳＨは帯電する（すなわち、シースを再形成する）。シース形成の開始（ＣＳＨの帯電）は、図５Ｂにおいて明確な点として識別することができる。その点から、基板電位は局所プラズマ電位を下回って低下し始めるからである。局面５０１と同様に、局面５０３の持続時間Ｔ３は、イオン性電流局面５０４の持続時間Ｔ４（後述する）又は全体の周期Ｔよりもはるかに短く、典型的には１００〜３００ｎｓのオーダーである。これは、局面５０３の間のプラズマ電流も同様に電子によって運ばれるためである。すなわち、電子の雲は基板から遠ざかり、徐々にイオン空間電荷が露出して、こうしてシースが形成され、シース電圧降下が生じる。なお、以下の点に注意する必要がある。（１）Ｔ３は、主に浮遊容量、及び電流帰還出力ステージを構成する要素（例えば、抵抗）の値によって決定される。（２）負の電圧急変化ＶＯＵＴと確立したシース電圧ＶＳＨは、Ｖｍ（局面５０１〜５０２の間のナノ秒パルス発生器出力電圧の大きさ）、及び総パルス幅τｔｏｔ＝τｒｉｓｅ＋τｐ＝Ｔ１＋Ｔ２によって決定される。τｔｏｔ（実際に制御されたパラメータ）がＶＯＵＴとＶＳＨに与える影響を説明するために、局面５０２の間のＴ２及びバイアス電極電圧の増加ΔＶｓ、２の両方が、主にＶｍ及びイオン性電流Ｉｉによって決定されることに言及しておく。したがって、Ｖｍ及びＩｉが与えられると、総パルス幅τｔｏｔがＴ１を左右し、順繰りに、Ｔ１が局面５０１の間の基板電圧の増加ΔＶｓｕｂ、１及びバイアス電極電圧の増加ΔＶｓ、１≒ΔＶｓｕｂ、１を決定するので、ＶＯＵＴ＝ΔＶｓ、１＋ΔＶｓ、２、及びＶＳＨ≒ΔＶｓｕｂ、１が求まる。
（４）持続時間Ｔ４を有する長い（サイクル持続時間Ｔの約８５〜９０％）イオン性電流局面５０４。この間、ナノ秒パルス発生器２１４は同様に出力の両端の間に正の電圧を維持せずに（スイッチＳ１はオフ位置に留まり）、イオン性電流は、プラズマから電流帰還出力ステージを通ってグランドへ流れる。イオン性電流は、基板表面に正の電荷を蓄積させて、シースコンデンサとチャックコンデンサを徐々に放電させ、こうしてシース電圧降下をゆっくりと減少させ、基板電位をゼロに近づける。これにより、図５Ｂに示す基板電圧波形５１０に電圧ドループΔＶＳＨが生じる。このシース電圧ドループが生じるために、パルス電圧波形５００は、上記の（１）〜（３）に記載された次のサイクルへと移行しなければならなくなる。この次のサイクルの間に、ナノ秒パルス発生器２１４は、イオン性電流局面の間に蓄積された電荷を除去し（又は初期ＥＳＣ電荷を回復させ）、所望のシース電圧ＶＳＨを再確立する。なお、表面電荷とシース電圧ドループは、電子反発性カソードシースとバルクプラズマからの不均衡な正味電流（イオン性電流に等しい）があるときにはいつでも蓄積する。前述のように、これは、バルクプラズマからのイオン性電流がバルクプラズマからの電子性電流と釣り合っていないためであり、この不釣り合いは、シース電界が電子を基板に寄せ付けないためである。したがって、表面電荷の蓄積及び電圧ドループの発生は、シース形成局面５０３の間にも生じており、この局面の開始当初から、シース電圧降下はゼロになっていない。
【００２７】
上記の（１）〜（４）から分かるように、パルス電圧波形（パルス電圧波形５００など）の中の単一電圧パルスを構成する「電子性電流」局面５０１〜５０３の合計持続時間は、約２００〜４００ｎｓであり、これは、約１０〜１５％という比較的短いデューティ比に相当する。パルス電圧波形５００の短いデューティ比特性は、イオン対電子質量比が大きいことの結果であり、この大きな質量比はすべてのプラズマに典型的に見られる。したがって、本明細書で提案するパルス電圧バイアス方式では、パルスバイアス発生器は各サイクルの中の短い期間だけプラズマと活発に相互作用し、それ以外の期間は、カソードシースを自然に発達させることができる。基礎的なプラズマ特性を効果的に利用することによって、このバイアス方式により、処理時間の最大約９０％でシース電圧をほぼ一定に維持することができ、これによって、単一ピークのＩＥＤＦ（例えば、図５ＣのＩＥＤＦ５２０）がもたらされる。逆に、従来のバイアス方式では、印加された高周波電圧（図１Ａのような波形を有する）は、高周波周期の全体にわたってカソードシースを変調する。したがって、常にシース電圧降下を過度に変化させると、双ピークＩＥＤＦ（例えば、図１Ｂに示すＩＥＤＦ）が生じる。
【００２８】
本明細書で提案するパルス電圧バイアス方式は、図５Ｂに示す基板電圧波形５１０などの特定の基板電圧波形を維持することを可能にする。この基板電圧波形は、負の電圧オフセット５１２の上に重ねた周期的な一連の短い正のパルス５１１として説明することができる。各パルス（総持続時間Ｔ５＝Ｔ１＋Ｔ２＋Ｔ３を有する）の間、基板電位は局所プラズマ電位に達し、シースは短時間崩壊する。しかしながら、各サイクル（サイクル持続時間Ｔを有する）の約９０％の期間は、シース電圧降下はほぼ一定のままで、最も負側に振れた基板電位の絶対値ＶＳＨにほぼ等しくなる（図５Ｂ）。こうして、その絶対値が基板表面での平均イオンエネルギーを決定する。バイアスサイクルのシース崩壊局面５０１の間、ナノ秒パルス発生器（例えば、２１４）からの電流は、処理プラズマと、並列に接続された浮遊コンデンサＣｓとに、ほぼＣＳＨ／Ｃｓの比に従って分割されるが、それほど意味のある量ではない。そのため及びＣｗは一般的に非常に大きいため、局面５０１の間に壁シースの両端の間に蓄積する電圧降下は比較的小さい。その結果、壁近傍プラズマ電位Ｖｗは壁シース電圧降下と、壁の誘電体コーティングの両端の間での（非常に大きなＣｃｏａｔから）予想される小さい電圧降下との合計に等しく（図６）、ほぼゼロのままである（図７Ｆ）。したがって、局所（基板近傍）プラズマ電位Ｖｐｌは、壁近傍プラズマ電位とバルクプラズマの両端の間の電圧降下との和に等しく（図６）、主に後者によって決定されており、ゼロをわずかに超えて増加している（図５Ｂ及び７Ｆ）。次に、ＥＳＣ再帯電局面５０２の間、電子反発性カソードシースは存在せず、壁シースコンデンサは、ナノ秒パルス発生器（例えば２１４）によってＥＳＣを通って押し出される大電流のために、かなりの電圧（例えば数百ボルト）まで帯電している。壁近傍プラズマ電位の上昇、及びバルクプラズマの両端の間での比較的大きな電圧降下（同じ大電流によって引き起こされる）の存在に起因して、局所的な（基板近傍）プラズマ電位Ｖｐｌ及び基板電位Ｖｓｕｂには、確立されたシース電圧ＶＳＨの最大で約１／３というかなりの上昇が見られる。最後に、シース形成局面５０３の間、処理プラズマを通る電流は、ここでも（局面５０１のように）ＣＳＨ／Ｃｓの比によって決定され、比較的小さい（やはり急速に減衰する）。その結果、バルクプラズマの両端の間の電圧降下も比較的小さい。したがって、局所的な（基板近傍）プラズマ電位は壁近傍プラズマ電位にほぼ等しいままであり、局面５０３の終わりに近づくと、壁シースが主にチャンバ壁へのイオン性電流によって放電されるのに伴って、それらは両方ともほぼゼロに落ち着く。局面５０１〜５０３の間の局所的プラズマ電位擾乱の結果として、確立されたシース電圧ＶＳＨは、局面５０３の終了時の基板電圧波形５１０における全体的な負の急変化Ｖ’ＳＨの約７５％でしかない。負の急変化Ｖ’ＳＨは、Ｖｍ及びτｔｏｔが与えられると、（Ｃｗが無限大に近く、Ｒｐｌがゼロに近い場合には）最大シース電圧を決定しており、さらにバイアス電極電圧波形５００において負の急変化Ｖ’ＳＨが負の急変化に近いＶ’ＳＨ≒ＶＯＵＴが成り立つ。後者は、局面５０３���間に、チャックコンデンサがその初期電荷のごく一部（∝ＣＳＨ／Ｃｅ≪１）のみをシースへ渡すためであり、このようにして、電極と基板との間にほぼ一定の電位差が維持される。実際には、測定されたＶＯＵＴからＶＳＨを推定するために、ＶＳＨ／ＶＯＵＴ≒０．７５〜０．８の関係を使用することができる。
Ａ．実用上の考慮事項
【００２９】
実際的な簡略化された電気回路６００とその回路の数値シミュレーションの結果が、それぞれ図６と７Ａ〜７Ｈに示されている。なお、有限の終了時間を有する非理想的なスイッチをシミュレーションするために、実際のＰＳＰＩＣＥモデルでは、定電圧源Ｖｍの代わりに、最大電圧Ｖｍと有限の立ち上がり時間を有する台形の電圧パルス（スイッチ制御電圧パルスＰ１と同期）を使用した。モデル化に使用したすべての回路パラメータを表１に示す。
【表１】
2019197891.tif 000003
【００３０】
図７Ａは、モデル化されたナノ秒パルス発生器出力電圧の時刻歴（及び３波形サイクル歴）Ｖ０（ｔ）を示す。図７Ｂは、図７Ａの一部の拡大図である。図７Ｃには、図６の回路６００に示すようにモデル化されたバイアス電極での電圧Ｖｓ（ｔ）、すなわちＣｓの両端の間の電圧が示されている。図７Ｄは、図７Ｃの一部の拡大図である。図７Ｅには、図６に示すようにモデル化された基板電位Ｖｓｕｂ、局所（基板近傍）プラズマ電位Ｖｐｌ、及び壁近傍プラズマ電位Ｖｗが示されている。図７Ｆは、図７Ｄの一部の拡大図である。図７Ｇには、パルスバイアス発生器をバイアス電極に接続する外部導体（伝送線路２０６など）を通る、すなわち図６の回路６００内のインダクタンスＬｔｒａｎｓｍを通る、モデル化された電流ＩＬ（ｔ）が示されている。図７Ｈは、図７Ｇの一部の拡大図である。
【００３１】
図７Ｅ及び図７Ｆの計算結果は、パルスバイアス発生器２４０（ナノ秒パルス発生器２１４及び電流帰還出力ステージ２１５を備える）を使用することで、波形周期の大部分にわたってほぼ一定のシース（及び基板）電圧を生成し、こうして、狭い単一ピークＩＥＤＦ（図５Ｃに示される単一ピークＩＥＤＦ５２０など）を作り出すことを、明確に実証している。図７Ａ〜Ｈの結果を得るために使用されるパルス反復周波数は４００ｋＨｚであり、対応する波形周期は２．５マイクロ秒である。図７Ｅ及び７Ｆの基板電位波形は、小さな電圧ドループ（図５ＢにおいてΔＶＳＨとして示される）を含み、この電圧ドループは、イオン性電流局面５０４の過程にわたって蓄積しているが、以下のように推定することができる。イオン性電流局面５０４の間、（ａ）バイアス電極（すなわち、チャッキング極）の電圧は、電流帰還出力ステージの抵抗Ｒｒｏｓによって決定されるレベルで一定のままであり、Ｖｅｓｃ＝Ｉｉ＊Ｒｒｏｓであり、（ｂ）プラズマ電位も一定（ゼロ近く）に留まっているので、イオン性電流局面５０４の持続時間Ｔ４（波形周期Ｔに近い）にわたるシース電圧ドループΔＶＳＨは、次式によって与えられることが、容易に分かる。
ΔＶＳＨ＝ＩｉＴ／（Ｃｅ＋ＣＳＨ）           （１）、
ここで、Ｉｉはシースを流れるイオン性電流である。この式は、イオン性電流はシースコンデンサＣＳＨとチャックコンデンサＣｅの間で分割され、シース電圧を変えるためにはそれらを両方とも放電させる必要がある。上記の式を用いることで、本明細書で提案するパルス電圧バイアス方式の効果的な動作のための適切なパラメータの選択が可能になり、適用限界の決定も可能になる。
【００３２】
たとえば、ほぼ一定のシース電圧ＶＳＨを維持するという目的から、比較的小さな電圧ドループ、すなわちＩｉＴ／（Ｃｅ＋ＣＳＨ）≪ＶＳＨの要件がすぐに得られる。イオン性電流（典型的には０．５〜５Ａ）、Ｃｅ及びＴが与えられると、その要件からシース電圧の範囲が与えられるが、シース電圧には本明細書で提案するパルス電圧バイアス方式が最も有用である。この要件は、狭い単一ピークＩＥＤＦ（すなわち、図５ＣのＩＥＤＦ５２０）を生成する際のこのバイアス方式の有効性が、所望のシース電圧及びイオンエネルギーと共に増していることを示している。それ故に、パルス電圧バイアス方式は、例えば「ハードマスク開口」及び「誘電体モールドエッチング」のような挑戦的な高アスペクト比用途に特に適している。より正確には、本明細書に記載のバイアス方式を使用して作り出された「単一エネルギー」ＩＥＤＦにおける単一エネルギーピークの相対幅は、ΔＶＳＨ／ＶＳＨの比によって、又は実際的にはＣｅ、Ｉｉ、及びＴによって決定される。
【００３３】
上記の要件はまた、本明細書で提案するパルス電圧バイアス方式は、パルス電圧波形（例えば、図５Ａの電圧波形５００）のパルス反復周波数（ＰＲＦ）がより高いときに（すなわち、周期Ｔがより短いときに）、よく機能することを意味している。確かに、式（１）からわかるように、周期Ｔとともに、電圧ドループの値ΔＶＳＨが増加する。順繰りに、電圧ドループが増加すると、本明細書で提案するパルス電圧バイアス方式を使用して生成された単一ピークＩＥＤＦの相対幅ΔＶＳＨ／ＶＳＨが増加する。その結果、この単一ピークＩＥＤＦを使用して作り出された任意のＩＥＤＦの形状を正確に制御する能力が低下する。但し、さらに２つの考慮事項とのバランスを取って、ＰＲＦを選択する必要がある。すなわち、（ａ）高電圧ナノ秒パルスを生成するという挑戦は、スイッチング周波数と共に大きく難しさを増し、（ｂ）イオン性電流局面５０４の持続時間Ｔ４は、この間にイオンが基板表面に向かって加速され、基板表面のイオン衝撃が生じる（例えば、エッチング処理の間にエッチングが起こる）ので、シース崩壊局面５０１、ＥＳＣ再帯電局面５０２、及びシース形成局面５０３の合計持続時間Ｔ１＋Ｔ２＋Ｔ３よりもはるかに長時間である必要がある。この合計持続時間は、パルス反復周波数とは無関係に回路要素Ｃｓ、Ｒｒｏｓ、Ｌｒｏｓ、Ｌｉｎｔｅｒｎａｌ、Ｌｔｒａｎｓｍ（図６）によってのみ決定され、典型的には約２００〜４００ｎｓである。実用的には、４００ｋＨｚが、数アンペアのイオン性電流、及び数ナノファラド（例えば７〜１０ｎＦ）のＣｅに適したパルス反復周波数である。但し、所望のシース電圧ＶＳＨが、ΔＶＳＨよりもはるかに大きい場合の話である（例えば、上記のパラメータではＶＳＨは約３〜８ｋＶ）。
【００３４】
上記の要件から次のことも明らかである。大きなＣｅは有益であり、これが、本明細書で提案したパルス電圧バイアス方式は、パルス電圧がチャッキング極に印加されたときに最も効果的に機能する理由である。従来のプラズマ反応器で、通常、高周波電力が印加される支持ベース２０７（図２）にパルス電圧を印加するのではない。実際には、提案されたバイアス方式を効果的に実施するためには、Ｃｅは数ナノファラッド程度である必要がある。ＣＳＨが、高アスペクト比の用途で一般的な約１００〜３００ｐＦである場合、これはまた、自動的にＣｅ≫ＣＳＨであることを意味し、この条件は、与えられたＶＯＵＴの下で、Ｖ’ＳＨを最大化するために重要である。
【００３５】
なお、本明細書で提案しているパルス電圧バイアス方式では、電圧スイッチングは、ナノ秒パルス発生器の内部でのみ、及び出力昇圧トランスの一次側を駆動する比較的小さな電圧（たとえば１００〜８００Ｖ）でのみ、生じる。このことは、以前から提案されている方式と比較して、著しい実用的利益をもたらす。以前から提案されている方式では、通常、（電気抵抗のある出力ステージの代わりに配置された）第２スイッチがあり、最大シース電圧（すなわち、例えば数千ボルト）で切り替えを行う必要がある。これらの以前から提案されているバイアス方式における第２スイッチの存在は、システムの頑健性を著しく低下させ、そして実際面では、それらの拡張性を、高アスペクト比の用途で必要とされている十分に高いシース電圧（例えば、約４０００〜８０００ＶのＶＳＨ）に制限している。著者らは、高周波（例えば４００ｋＨｚ）と同時に、例えば８，０００Ｖの高電圧でスイッチングが可能な市販のスイッチを確認することができなかった。ここで、次のことに言及する必要がある。図３のブロッキングダイオードの目的は、昇圧トランスの二次巻線にリターン電流が流れるのを防止することであり、局面５０３と５０４の間に、電流帰還出力ステージにリターン電流が流れるのを防止することではない。
【００３６】
なお、筆者らは、電流帰還出力ステージ２１５は、インダクタ及びコンデンサ（例えば直列インダクタ）のような反応性要素の組み合わせを含んでもよく、それでも、ほぼ一定なシース電圧の生成におけるその有効性が制限されることはないことに注目した。また、我々は、電流帰還出力ステージの抵抗（例えば、図６の抵抗Ｒｒｏｓ）の値を、電力バランスのみならず、ＲＣ放電時間ｔｓｔａｂ≒Ｒｒｏｓ（Ｃｓ＋ＣＳＨ）を最小にするという要件も組み合わせて、決定する必要があることに注目した。このＲＣ放電時間は、シース形成局面５０３の持続時間Ｔ３を決定している。ナノ秒パルス発生器の市販品を入手できることも、本明細書で提案するパルス電圧バイアス方式のもう一つの利点である。
【００３７】
本明細書で提案するパルス電圧バイアス方式はまた、高電圧モジュール（ＨＶＭ）と容易に統合することができる。この高電圧モジュール（ＨＶＭ）は、図２及び図３に示すように、基板をＥＳＣ基板支持体の基板受け面にチャック、すなわち「電気的にクランプ」するために標準的に使用されている。基板をチャックすることにより、基板受け面と基板の非装置側表面との間の隙間をヘリウムガス（Ｈｅ）で満たすことが可能になる。これは、両者間の良好な熱的接触を提供し、ＥＳＣ基板支持体の温度を調節することによって基板温度制御を可能にするために行われる。ＨＶＭによって生成されたＤＣチャッキング電圧を、バイアス電極（例えば、チャッキング極２０４）で、パルスバイアス発生器（例えば、２４０）によって生成されたパルス電圧と組み合わせることで、パルス電圧波形（例えば、５００）に、ＤＣチャッキング電圧に等しいさらなる電圧オフセットが生じる。パルスバイアス発生器の動作に対するＨＶＭの影響は、適切な大きさのＣｈｖｍ及びＲｈｖｍを選択することによって無視することができる。回路３００におけるブロッキングコンデンサＣｈｖｍの主な機能は、パルスバイアス発生器をＨＶＭのＤＣ電圧から保護することであり、こうして、このＣｈｖｍの両端の間でのＨＶＭのＤＣ電圧は降下し、パルスバイアス発生器の出力は擾乱を受けない。Ｃｈｖｍの値を選択して、ＨＶＭのＤＣ電圧のみをブロックしながら、パルスバイアス発生器の高周波出力電圧に負荷をかけないようにする必要がある。十分に大きいＣｈｖｍ（例えば４０−８０ｎＦ）を選択することによって、４００ｋＨｚの信号がほとんど透過できるようになり得る。それは、Ｃｈｖｍがシステム内の他の関連する静電容量よりもはるかに大きいからであり、この要素での電圧降下は、Ｃｅ、ＣＳＨなどの他の関連コンデンサの両端の間での電圧降下に比べて非常に小さいからである。次に、ブロッキング抵抗Ｒｈｖｍの目的は、高周波パルスバイアス発生器の電圧をブロックし、それがＨＶＭのＤＣ電圧源に誘導する電流を最小限に抑えることである。このブロッキング抵抗Ｒｈｖｍを十分に大きくして、それを流れる電流を効率よく最小にする必要がある。たとえば、Ｒｈｖｍが１メガオームよりも大きければ、パルスバイアス発生器からＨＶＭへの４００ｋＨｚの電流を無視できるようにするには十分であり、この時、Ｉｈｖｍ≒ＶＯＵＴ／Ｒｈｖｍは５ｍＡピークのオーダーであり、波形周期で平均すると約１０分の１になる。結果として生じる０．５〜１ｍＡのオーダーの平均誘導電流は、確かに、ＨＶＭ電源に対する典型的な制限、すなわち約５ｍＡのＤＣ電流よりもはるかに小さい。上記の見積もりは、ＶＯＵＴ≒５ｋＶに対して実施したものであり、ここで、ＶＯＵＴ（図５Ａ参照）は、シース崩壊局面５０１及びＥＳＣ再帯電局面５０２の間のチャッキング極２０４での正の電圧急変化であり、この時、スイッチＳ１は閉（オン）位置に留まり、ナノ秒パルス発生器２１４はほぼ一定の正の電圧をその出力の両端の間で維持している。また、Ｒｈｖｍを選択するときには、確実にＩｌｅａｋ＊Ｒｈｖｍ≪Ｖｈｖｍを満たすために、あまりこれを大きくすることはできないことを覚えておく必要がある。典型的なＨＶＭのリーク電流Ｉｌｅａｋは数十マイクロアンペアのオーダーであることを考えると、Ｉｌｅａｋ＊Ｒｈｖｍ≪Ｖｈｖｍを満たすのはそれほど難しくはないはずである。
【００３８】
図８は、本明細書で提案したパルス電圧バイアス方式を実際に実施することによって生成された基板電圧測定波形のオシロスコープ写図を示す。測定は、ウェハへのイオン性電流を約１．３５Ａとして、酸素が支配的な１０ｍＴのプラズマ中で、レクロイ  ＰＰＥ４ｋＶ（１００：１、５０ＭΩ／６ｐＦ、４ｋＶｐｐ、４００ＭＨｚ）高電圧オシロスコーププローブを使用して実施された。このプローブは、電気（真空）フィードスルーを介して直接接触式センサーに接続され、このセンサーは、アルミナビーズに包まれたＫａｐｔｏｎ（商標）被覆ワイヤを備え、この被覆ワイヤは、導電性接着剤を有するアルミニウムテープの十分な大きさのパッチ（良好な容量結合のため）を使用して低抵抗率シリコンウエハに接続され、この接続部は、さらにＫａｐｔｏｎ（商標）テープとアルミナペーストで覆われた。この診断は、関数発生器からのテスト信号を使用してベンチテストで実施され、基板電位測定もまた、アルミニウムウェハを用いて独立して検証された。図８から分かるように、実験的に観察された基板電圧波形は、図７Ｅに示されたモデル生成波形とよく一致している。チャンバ蓋近傍で測定されたプラズマ電位のオシロスコープ写図（図示せず）についても、モデルと実験がよく一致することが観察された。測定では電気（真空）フィードスルーを介してレクロイＰＰＥ４ｋＶプローブに同様に接続されたフローティングラングミュアプローブを使用した。この測定波形には、イオン性電流局面５０４の開始までにプラズマ電位がほぼゼロに落ち着くことが示されている。これらの測定は、本明細書で提案するパルス電圧バイアス方式を使用して、確かに、基板処理時間の最大９０％にわたってほぼ一定のシース（基板）電圧を生成することができ、順繰りに、このシース電圧が狭い単一ピークＩＥＤＦ（すなわち、図５ＣのＩＥＤＦ５２０）をもたらし、この単一ピークＩＥＤＦを用いて任意の形状を有するＩＥＤＦを作り出すことができることを、実証している。
Ｂ．図２の詳細な説明：チャンバ図
【００３９】
図２は、一実施形態による、本明細書で提案するバイアス方式を実施するように構成された処理チャンバの概略断面図である。この実施形態では、処理チャンバは、反応性イオンエッチング（ＲＩＥ）プラズマチャンバなどのプラズマ処理チャンバである。他のいくつかの実施形態では、処理チャンバは、例えばプラズマ化学気相堆積（ＰＥＣＶＤ）チャンバ、プラズマ物理気相堆積（ＰＥＰＶＤ）チャンバ、又はプラズマ原子層堆積（ＰＥＡＬＤ）チャンバなどのプラズマ堆積チャンバである。他のいくつかの実施形態では、処理チャンバはプラズマトリートメントチャンバ、又は例えばプラズマドーピング（ＰＬＡＤ）チャンバなどのプラズマベースのイオン注入チャンバである。本明細書では、処理チャンバは、高周波（ＲＦ）電源に電気的に接続された誘導結合プラズマ（ＩＣＰ）源を備える。他の諸実施形態では、プラズマ源は、基板支持体に面して処理容積内に配置されたソース電極などの容量結合プラズマ（ＣＣＰ）源であり、ここで、ソース電極は高周波電源に電気的に接続されている。
【００４０】
処理チャンバ２００の主要部分はチャンバ本体２１３であり、このチャンバ本体は、処理容積２２６を画定するチャンバ蓋２２３、１つ以上の側壁２２２、及びチャンバベース２２４を備える。チャンバ蓋２２３を貫通して配置されたガス入口２２８を使用して、１つ以上の処理ガスを処理容積２２６に、それと流体的に連通している処理ガス源２１９から供給する。ここで、処理ガスから処理プラズマ２０１を点火し維持するように構成されたプラズマ発生器は、処理容積２２６の外側のチャンバ蓋２２３に近接して配置された１つ以上の誘導コイル２１７を備える。１つ以上の誘導コイル２１７は、高周波整合回路２３０を介して高周波電源２１８に電気的に接続されている。プラズマ発生器を使用して、プラズマ２０１を点火し維持する。この時、処理ガス並びに誘導コイル２１７及び高周波電源２１８によって生成された電磁場を使用する。処理容積２２６は、真空出口２２０を介して１つ以上の専用真空ポンプに流体的に接続されており、これらの専用真空ポンプは処理容積２２６を準大気圧条件に維持し、そこから処理ガス及び／又は他のガスを排気する。処理容積２２６内に配置された基板支持アセンブリ２３６は、密封的にチャンバベース２２４を貫通して延びる支持シャフト２３８上に配置されている。
【００４１】
基板２０３は、１つ以上の側壁２２２のうちのある側壁の開口部（図示せず）を通って処理容積２２６内に装填され、そこから取り出される。基板２０３のプラズマ処理の間は、この開口部はドア又はバルブ（図示せず）で封止される。ここで、基板２０３は、リフトピンシステム（図示せず）を使用して、ＥＳＣ基板支持体２０５の受け面との間で受け渡しされる。
【００４２】
基板支持アセンブリ２３６は、支持ベース２０７と、支持ベース２０７に熱的に連結され、その上に配置されたＥＳＣ基板支持体２０５とを含む。通常、支持ベース２０７を使用して、基板処理の間に、ＥＳＣ基板支持体２０５、及びＥＳＣ基板支持体２０５上に配置された基板２０３の温度を調整する。いくつかの実施形態では、支持ベース２０７は、その中に配置された１つ以上の冷却流路（図示せず）を備え、この冷却流路は、比較的高い電気抵抗を有する冷媒源又は冷却水源などの冷却液源（図示せず）に流体的に接続され、かつそれと流体的に連通している。いくつかの実施形態では、ＥＳＣ基板支持体２０５は、その誘電体に埋め込まれた電気抵抗のある加熱素子などのヒータ（図示せず）を備える。ここで、支持ベース２０７は、耐腐食性の熱伝導性材料（耐食性金属、例えばアルミニウム、アルミニウム合金、又はステンレス鋼など）で形成され、接着剤又は機械的手段によって基板支持体に連結される。通常は、ＥＳＣ基板支持体２０５は、耐腐食性金属酸化物又は金属窒化物材料などのバルク焼結セラミック材料（例えば、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、酸化チタン（ＴｉＯ）、窒化チタン（ＴｉＮ）、酸化イットリウム（Ｙ２Ｏ３）、それらの混合物、又はそれらの組み合わせ）などの誘電体で形成されている。本明細書の諸実施形態では、ＥＳＣ基板支持体２０５は、その誘電体に埋め込まれたバイアス電極２０４をさらに備える。ある１つの構成では、バイアス電極２０４はチャッキング極であり、これを使用して、基板２０３をＥＳＣ基板支持体２０５の支持面に固定（チャック）し、本明細書に記載のパルス電圧バイアス方式を使用して、処理プラズマ２０１に対して基板２０３をバイアスする。通常は、バイアス電極２０４は、１つ以上の金属のメッシュ、箔、薄板、又はそれらの組合せなどの１つ以上の導電性部品から形成されている。ここでは、バイアス電極２０４は、それにチャッキング電圧（約−５０００Ｖから約５０００Ｖの間の静的ＤＣ電圧など）を供給する高電圧モジュール２１６に、例えば同軸ケーブルである同軸伝送線路２０６などの導電体を使用して、電気的に接続されている。
【００４３】
支持ベース２０７は、絶縁板２１１によってチャンバベース２２４から電気的に絶縁されており、接地板２１２は、絶縁板２１１とチャンバベース２２４との間に配置されている。いくつかの実施形態では、処理チャンバ２００は、基板支持アセンブリ２３６を囲む石英管２１０、又は石英環をさらに備えて、ＥＳＣ基板支持体２０５の腐食を、及び／若しくは支持ベース２０７が腐食性の処理ガス又は処理プラズマ、クリーニングガス又はクリーニングプラズマ、又はそれらの副生成物と接触するのを防止する。通常は、石英管２１０、絶縁板２１１、及び接地板は、ライナ２０８によって囲まれている。本明細書では、ＥＳＣ基板支持体２０５の基板受け面とほぼ同一平面上にあるプラズマスクリーン２０９が、ライナ２０８と１つ以上の側壁２２２との間の容積内にプラズマが形成されるのを防止する。
【００４４】
本明細書では、バイアス電極２０４は、ＥＳＣ基板支持体２０５の誘電体層によって、ＥＳＣ基板支持体２０５の基板受け面から、したがって基板２０３から、離間している。通常は、誘電体層は、約０．１ｍｍから約１ｍｍの間の厚さ（約０．１ｍｍから約０．５ｍｍ、例えば約０．３ｍｍなど）を有する。本明細書では、バイアス電極２０４は、伝送線路２０６などの外部導体を使用してパルスバイアス発生器２４０に電気的に接続されている。パルスバイアス発生器２４０及びその構成要素は、本開示の本文において先に詳細に説明されている。上記のように、誘電体及び層の厚さを選択して、誘電体層の静電容量Ｃｅを約５ｎＦから約１２ｎＦの間（例えば約７から約１０ｎＦの間）とすることができる。
【００４５】
一般に、処理チャンバ２００の処理容積２２６内の中立充填圧力が低いと、その中に配置された表面間の熱伝導は低くなる。例えば、ＥＳＣ基板支持体２０５の誘電体とその基板受け面上に配置された基板２０３との間で熱伝導が低下すると、基板２０３を加熱又は冷却する際のＥＳＣ基板支持体２０５の有効性が低下する。したがって、いくつかの処理では、通常はヘリウムである熱伝導性の不活性熱伝達ガスが、基板２０３の非装置側表面とＥＳＣ基板支持体２０５の基板受け面との間に配置された容積（図示せず）に導入され、その間の熱伝達を向上させる。熱伝達ガス源（図示せず）によって供給された熱伝達ガスは、支持ベース２０７を通って配置され、さらにＥＳＣ基板支持体２０５を通って配置されたガス連通経路（図示せず）を通って裏側容積に流れ込む。
【００４６】
処理チャンバ２００はさらにシステムコントローラ２３２を備える。本明細書のシステムコントローラ２３２は、中央処理装置（ＣＰＵ）２３３、メモリ２３４、及びサポート回路２３５を備える。システムコントローラ２３２を使用して、本明細書に記載の基板バイアス方法が備わる処理シーケンスを制御し、この処理シーケンスを使用して基板２０３を処理する。ＣＰＵ２３３は、処理チャンバ及びそれに関連するサブプロセッサを制御するための、産業環境で使用するように構成された汎用コンピュータプロセッサである。本明細書に記載のメモリ２３４は、ランダムアクセスメモリ、読み出し専用メモリ、フロッピー又はハードディスクドライブ、若しくは他の適切な形式のローカル又はリモートのデジタル記憶装置を備えてもよい。サポート回路２３５は、従来通りＣＰＵ２３３に接続されており、キャッシュ、クロック回路、入力／出力サブシステム、電源など、及びそれらの組み合わせを備える。ソフトウェア命令及びデータは、ＣＰＵ２３３内のプロセッサへの命令のために、コード化され、メモリ２３４内に格納され得る。システムコントローラ２３２によって読み取り可能なプログラム（又はコンピュータ命令）は、どのタスクが処理チャンバ２００内の構成要素によって実行可能であるかを決定する。好ましくは、システムコントローラ２３２によって読み取り可能なプログラムはコードを含む。このコードをプロセッサで実行すると、本明細書に記載の電極バイアス方式の監視及び実行に関連するタスクが実行される。プログラムは、処理チャンバ２００内の様々なハードウェア及び電気構成要素を制御するために使用される命令を含んで、本明細書に記載の電極バイアス方式を実施するために使用される様々な処理タスク及び様々な処理シーケンスを実行することになる。
【００４７】
上記は本開示の諸実施形態を対象としているが、本開示の他のさらなる実施形態を、その基本的な範囲から逸脱することなく創作することができ、その範囲は以下の特許請求の範囲に基づいて定められる。
【図１Ａ】
2019197891.tif 000004
【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図８】
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【外国語明細書】
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