(57)【要約】【課題】差動増幅器のオフセット電圧のアナログ／デジタル変換の精度への影響を低減したΔΣ変調器を提供する。【解決手段】入力端子と出力端子が、第１積分回路の第１コンデンサ及び第２コンデンサと、または、第２積分回路の第３コンデンサ及び第４コンデンサと、切替えて接続される差動増幅器を入力端子の極性及び出力端子の極性も切替える構成にした。【選択図】図１
2019068129.tif 000002
【特許請求の範囲】
【請求項１】
第１コンデンサ及び第２コンデンサを有し、アナログ入力信号と帰還アナログ信号を積分する第１積分回路と、
第３コンデンサ及び第４コンデンサを有し、前記第１積分回路の出力信号を積分する第２積分回路と、
入力端子と出力端子が、前記第１積分回路の第１コンデンサ及び第２コンデンサと、または、前記第２積分回路の第３コンデンサ及び第４コンデンサと、スイッチ回路を介し切替えて接続される差動増幅器と、
前記第１積分回路の第１コンデンサ及び第２コンデンサが接続される前記差動増幅器の前記入力端子の極性及び出力端子の極性を切替えるチョッパースイッチと、
前記アナログ入力信号と前記第１積分回路の出力信号と前記第２積分回路の出力信号を加算した信号と基準信号とを比較してデジタル値を出力する量子化器と、
前記量子化器が出力するデジタル値に応じて前記帰還アナログ信号を出力するデジタル／アナログ変換器と、を備えたことを特徴とするΔΣ変調器。
【請求項２】
第１コンデンサ及び第２コンデンサを有し、アナログ入力信号と帰還アナログ信号を積分する第１積分回路と、
第３コンデンサ及び第４コンデンサを有し、前記第１積分回路の出力信号を積分する第２積分回路と、
入力端子と出力端子が、前記第１積分回路の第１コンデンサ及び第２コンデンサと、または、前記第２積分回路の第３コンデンサ及び第４コンデンサと、スイッチ回路を介し切替えて接続される差動増幅器と、
前記アナログ入力信号と前記第１積分回路の出力信号と前記第２積分回路の出力信号を加算した信号と基準信号とを比較してデジタル値を出力する量子化器と、
前記量子化器が出力するデジタル値に応じて前記帰還アナログ信号を出力するデジタル／アナログ変換器と、を備え、
前記差動増幅器は、前記第１積分回路の第１コンデンサ及び第２コンデンサ、または、前記第２積分回路の第３コンデンサ及び第４コンデンサが接続される前記差動増幅器の前記入力端子の極性及び出力端子の極性を切替えるチョッパーアンプで構成されたことを特徴とするΔΣ変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ΔΣ型アナログ／デジタル変換器に用いられる高次のΔΣ変調器に関する。
【背景技術】
【０００２】
アナログ／デジタル変換器には、ナイキスト型アナログ／デジタル変換器とオーバサンプル型アナログ／デジタル変換器がある。比較的信号帯域が狭い計測用途のアナログ／デジタル変換器には、高精度を実現し易く回路規模の小さいオーバサンプル型アナログ／デジタル変換器、特に、ΔΣ型アナログ／デジタル変換器が多く用いられる。
【０００３】
ΔΣ型アナログ／デジタル変換器は、入力アナログ信号と所期の帰還アナログ信号との差分信号を増幅し積分する複数段の増幅積分回路と、増幅積分回路の出力をデジタル値化する量子化器と、デジタル値から帰還アナログ信号を生成するデジタル／アナログ変換器と、から成るΔΣ変調器と、ΔΣ変調器から出力されたデジタル値の数値列から最終的なアナログ／デジタル変換値を算出するデシメーションフィルタ等より成るデジタルフィルタと、で構成されている。ΔΣ型アナログ／デジタル変換器は、精度がΔΣ変調器の構成に依存し、高精度を実現するために増幅積分回路が複数段直列接続されて用いられる。
【０００４】
しかしながら、近年のΔΣ変調器は、高精度でありながら、回路規模が小さく、消費電流の少ないことが望まれている。
【０００５】
図４は、従来の２次のΔΣ変調器６００を示すブロック図である。
従来のΔΣ変調器６００は、入力電圧Ｖｉｎが入力される初段の差分増幅積分回路６１１と２段目の増幅積分回路６１２とで構成される増幅積分回路６１と、デジタル信号Ｄｏｕｔを出力する量子化器６２と、デジタル信号Ｄｏｕｔをアナログ信号化するデジタル／アナログ変換器６３と、から成る。
【０００６】
初段の差分増幅積分回路６１１は、入力信号Ｖｉｎを増幅（ｂ倍）する増幅器と、アナログ信号を増幅（−ｂ倍）する増幅器と、二つの増幅器の出力信号を加算する加算回路と、加算回路の出力を積分する積分回路から成る。
【０００７】
２段目の増幅積分回路６１２は、初段の差分増幅積分回路６１１の出力を増幅（ｃ１倍）する増幅器と、増幅器の出力を積分する積分回路から成る。積分回路は、無遅延の積分回路で構成する。
【０００８】
量子化器６２は、入力信号Ｖｉｎと、初段の差分増幅積分回路６１１の出力を増幅した増幅（ａ１倍）信号と、２段目の増幅積分回路６１２の出力を増幅した増幅（ａ２倍）信号と、を加算する加算器と、加算信号を所期の基準電圧と比較する比較器とから成る。
【０００９】
図５は、従来のΔΣ変調器６００を示す回路図である。ΔΣ変調器６００は、入力信号を差動信号（Ｖｉｎ＋、Ｖｉｎ−）とし、デジタル信号Ｄｏｕｔ（ＸＤｏｕｔ）を出力する。また、差分増幅積分回路６１１と増幅積分回路６１２は、増幅機能と積分機能を一体で実現できるスイッチドキャパシタアンプで構成される。そして、差分増幅積分回路６１１と増幅積分回路６１２を構成するスイッチドキャパシタアンプが互いに逆のモードで動作することに鑑みて、増幅器６１３をスイッチ回路で切替えて共用する構成としている。
【００１０】
従来のΔΣ変調器６００は、以上のように構成することで、高精度でありながら、回路規模が小さく、低消費電流化を実現している。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１６−１８４７９２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来のΔΣ変調器６００では、スイッチドキャパシタアンプに用いられる増幅器６１３のオフセット電圧がアナログ／デジタル変換の精度を劣化させる場合がある。
本発明では、増幅器を共用したΔΣ変調器に於ける増幅器のオフセット電圧のアナログ／デジタル変換の精度への影響を低減することを目的としている。
【課題を解決するための手段】
【００１３】
従来の課題を解決するために、本発明のΔΣ変調器は、
第１コンデンサ及び第２コンデンサを有し、アナログ入力信号と帰還アナログ信号を積分する第１積分回路と、
第３コンデンサ及び第４コンデンサを有し、第１積分回路の出力信号を積分する第２積分回路と、
入力端子と出力端子が、第１積分回路の第１コンデンサ及び第２コンデンサと、または、第２積分回路の第３コンデンサ及び第４コンデンサと、スイッチ回路を介し切替えて接続される差動増幅器と、
第１積分回路の第１コンデンサ及び第２コンデンサが接続される差動増幅器の入力端子の極性及び出力端子の極性を切替えるチョッパースイッチと、
アナログ入力信号と第１積分回路の出力信号と第２積分回路の出力信号を加算した信号と基準信号とを比較してデジタル値を出力する量子化器と、
量子化器が出力するデジタル値に応じて帰還アナログ信号を出力するデジタル／アナログ変換器と、を備えることを特徴とする。
【００１４】
また、本発明のΔΣ変調器は、
第１コンデンサ及び第２コンデンサを有し、アナログ入力信号と帰還アナログ信号を積分する第１積分回路と、
第３コンデンサ及び第４コンデンサを有し、第１積分回路の出力信号を積分する第２積分回路と、
入力端子と出力端子が、第１積分回路の第１コンデンサ及び第２コンデンサと、または、第２積分回路の第３コンデンサ及び第４コンデンサと、スイッチ回路を介し切替えて接続される差動増幅器と、
アナログ入力信号と第１積分回路の出力信号と第２積分回路の出力信号を加算した信号と基準信号とを比較してデジタル値を出力する量子化器と、
量子化器が出力するデジタル値に応じて帰還アナログ信号を出力するデジタル／アナログ変換器と、を備え、
差動増幅器は、第１積分回路の第１コンデンサ及び第２コンデンサ、または、第２積分回路の第３コンデンサ及び第４コンデンサが接続される差動増幅器の入力端子の極性及び出力端子の極性を切替えるチョッパーアンプであることを特徴とする。
【発明の効果】
【００１５】
本発明のΔΣ変調器によれば、複数段の増幅積分回路を備えたΔΣ変調器において、初段及び次段に用いられる差動増幅器を一個の差動増幅器で共用する構成とし、初段の積分回路に於いて、共用する差動増幅器への接続を切替える構成にしたので、初段の増幅積分動作に用いられる差動増幅器のオフセット電圧のアナログ／デジタル変換精度への影響を低減することが出来る。
【図面の簡単な説明】
【００１６】
【図１】第一の実施形態の２次ΔΣ変調器を示す回路図である。
【図２】各スイッチの制御信号の一例を示すタイミングチャートである。
【図３】第二の実施形態の２次ΔΣ変調器を示す回路図である。
【図４】従来の２次ΔΣ変調器を示すブロック図である。
【図５】従来の２次ΔΣ変調器を示す回路図である。
【発明を実施するための形態】
【００１７】
図１は、本発明の第一の実施形態の２次のΔΣ変調器１００を示す回路図である。
【００１８】
本実施形態のΔΣ変調器１００は、増幅積分回路１１と、量子化器１２と、デジタル／アナログ変換器１３と、を備える。
【００１９】
増幅積分回路１１は、サンプルコンデンサＣｓｐ１、Ｃｓｎ１と積分用の帰還コンデンサＣｆｐ１、Ｃｆｎ１と複数のスイッチを備える初段の積分回路１１１と、サンプルコンデンサＣｓｐ２、Ｃｓｎ２と積分用の帰還コンデンサＣｆｐ２、Ｃｆｎ２と複数のスイッチを備える積分回路１１２と、積分回路１１１及び１１２に於けるサンプルコンデンサＣｓｐ１、Ｃｓｎ１及びＣｓｐ２、Ｃｓｎ２の電荷を帰還コンデンサＣｆｐ１、Ｃｆｎ１及びＣｆｐ２、Ｃｆｎ２に転送し増幅積分を行うための複数のスイッチ及び差動増幅器１１３と、積分回路１１１の帰還コンデンサＣｆｐ１、Ｃｆｎ１が接続される差動増幅器１１３の入出力端子の極性を切替えるチョッパースイッチ１１４と、を備える。
【００２０】
量子化器１２は、入力信号Ｖｉｎ＋及びＶｉｎ−をサンプルするサンプルコンデンサＣｃｐｉ及びＣｃｎｉと、積分回路１１１が出力する積分電圧をサンプルするサンプルコンデンサＣｃｐ１及びＣｃｎ１と、積分回路１１２が出力する積分電圧をサンプルするサンプルコンデンサＣｃｐ２及びＣｃｎ２とを備え、それらの電圧を加算する加算回路１２１と、加算回路１２１が出力する加算信号と所期の基準電圧とを比較する比較器１２２と、を備える。
【００２１】
デジタル／アナログ変換器１３は、量子化器１２の出力信号に応じて電圧ＶＲ＋または電圧ＶＲ−を出力するスイッチを備える。
【００２２】
サンプルコンデンサＣｓｐ１、Ｃｓｎ１と帰還コンデンサＣｆｐ１、Ｃｆｎ１と複数のスイッチで構成される回路は、加算機能や差動増幅器１１３と接続されることで増幅機能も有するが、説明の便宜上、積分回路と称する。また、サンプルコンデンサＣｓｐ２、Ｃｓｎ２と帰還コンデンサＣｆｐ２、Ｃｆｎ２と複数のスイッチで構成される回路は、差動増幅器１１３と接続されることで増幅機能を有するが、説明の便宜上、積分回路と称する。
【００２３】
本実施形態のΔΣ変調器１００は、入力信号を差動信号Ｖｉｎ＋、Ｖｉｎ−とし、出力信号をデジタル信号Ｄｏｕｔ（ＸＤｏｕｔ）としている。各スイッチの制御信号であるクロックΦ１、Φ２、Φａ、Φｂは、例えば図２に示すような波形である。スイッチは、制御信号がｈｉｇｈでオンし、ｌｏｗでオフするように構成する。積分回路１１１及び積分回路１１２は、１／２クロック遅延のスイッチドキャパシタアンプとなっている。また、クロックΦｒは、初期状態において、帰還コンデンサＣｆｐ１、Ｃｆｎ１、Ｃｆｐ２、Ｃｆｎ２をリセットする信号であるので、特に図示はしない。
【００２４】
積分回路１１１は、クロックΦ１がｈｉｇｈでクロックΦ２がｌｏｗの時、サンプルコンデンサＣｓｐ１及びＣｓｎ１に入力信号Ｖｉｎ＋及びＶｉｎ−をサンプルする。
【００２５】
積分回路１１１は、クロックΦ１がｌｏｗでクロックΦ２がｈｉｇｈの時、サンプルコンデンサＣｓｐ１及びＣｓｎ１に、量子化器１２が出力するデジタル信号Ｄｏｕｔに応じて、帰還アナログ信号である電圧ＶＲ＋或いは電圧ＶＲ−が印加される。
【００２６】
また、積分回路１１１は、クロックΦ１がｌｏｗでクロックΦ２がｈｉｇｈの時、サンプルコンデンサＣｓｐ１及びＣｓｎ１にサンプルされた電荷を帰還コンデンサＣｆｐ１及びＣｆｎ１に転送し、差動増幅器１１３の入出力が帰還コンデンサＣｆｐ１及びＣｆｎ１の両端に接続されて、それらの電荷を積分し出力する。
【００２７】
積分回路１１２は、クロックΦ１がｈｉｇｈでクロックΦ２がｌｏｗの時、サンプルコンデンサＣｓｐ２及びＣｓｎ２にサンプルされた電荷を帰還コンデンサＣｆｐ２及びＣｆｎ２に転送し、差動増幅器１１３の入出力が帰還コンデンサＣｆｐ２及びＣｆｎ２の両端に接続されて、それらの電荷を積分し出力する。
【００２８】
積分回路１１２は、クロックΦ１がｌｏｗでクロックΦ２がｈｉｇｈの時、サンプルコンデンサＣｓｐ２及びＣｓｎ２は積分回路１１１が出力する積分電圧をサンプルする。
【００２９】
差動増幅器１１３は、クロックΦ１がｈｉｇｈでクロックΦ２がｌｏｗの時に積分回路１１２に接続され、クロックΦ１がｌｏｗでクロックΦ２がｈｉｇｈの時にチョッパースイッチ１１４を介して積分回路１１１に接続される。
【００３０】
チョッパースイッチ１１４は、クロックΦａ及びΦｂに基づいて、積分回路１１１の帰還コンデンサＣｆｐ１及びＣｆｎ１が接続される差動増幅器１１３の入出力端子の極性を切替える。
【００３１】
量子化器１２の加算回路１２１は、クロックΦ１がｈｉｇｈでクロックΦ２がｌｏｗの時、コンデンサＣｃｐｉ及びＣｃｎｉには入力信号Ｖｉｎ＋、Ｖｉｎ−が印加され、コンデンサＣｃｐ１及びＣｃｎ１はグランド電位が印加され、コンデンサＣｃｐ２及びＣｃｎ２には積分回路１１２の積分電圧が印加され、それらの電圧を加算する。そして、量子化器１２の比較器１２２は、この加算電圧を所期の基準電圧と比較して、デジタル信号Ｄｏｕｔを出力する。
【００３２】
量子化器１２の加算回路１２１は、クロックΦ１がｌｏｗでクロックΦ２がｈｉｇｈの時、コンデンサＣｃｐｉ及びＣｃｎｉにはグランド電位が印加され、コンデンサＣｃｐ１及びＣｃｎ１には積分回路１１１の積分電圧が印加され、コンデンサＣｃｐ２及びＣｃｎ２にはグランド電位が印加され、サンプル動作をする。
【００３３】
以下、図２のタイミングチャートに従って、本実施形態のΔΣ変調器１００の動作について説明する。
【００３４】
時刻Ｔ１でクロックΦ２がｌｏｗ、時刻Ｔ２でクロックΦ１がｈｉｇｈになると、時刻Ｔ２から時刻Ｔ３において、積分回路１１１は、入力信号Ｖｉｎ＋及びＶｉｎ−をサンプルコンデンサＣｓｐ１及びＣｓｎ１にサンプルする。
【００３５】
量子化器１２の加算回路１２１は、コンデンサＣｃｐｉには入力信号Ｖｉｎ＋が印加され、コンデンサＣｃｎｉには入力信号Ｖｉｎ−が印加され、コンデンサＣｃｐ１及びＣｃｎ１はグランド電位が印加され、コンデンサＣｃｐ２及びＣｃｎ２には積分回路１１２の積分電圧が印加され、それらの電圧を加算する。そして、量子化器１２の比較器１２２は、この加算電圧を所期の基準電圧と比較して、デジタル信号Ｄｏｕｔを出力する。
【００３６】
デジタル／アナログ変換器１３は、量子化器１２の出力信号Ｄｏｕｔがｈｉｇｈの時に電圧ＶＲ＋を出力し、量子化器１２の出力信号Ｄｏｕｔがｌｏｗの時に電圧ＶＲ−を出力する。
【００３７】
次に、時刻Ｔ３でクロックΦ１がｌｏｗ、時刻Ｔ４でクロックΦ２がｈｉｇｈになると、時刻Ｔ４から時刻Ｔ５において、積分回路１１１は、サンプルコンデンサＣｓｐ１及びＣｓｎ１に、デジタル／アナログ変換器１３が出力する電圧ＶＲ＋または電圧ＶＲ−が印加される。
【００３８】
また、積分回路１１１は、サンプルコンデンサＣｓｐ１及びＣｓｎ１にサンプルされた電荷を帰還コンデンサＣｆｐ１及びＣｆｎ１に転送し、差動増幅器１１３の入出力端子がチョッパースイッチ１１４を介して帰還コンデンサＣｆｐ１及びＣｆｎ１の両端に接続されるので、それらの電荷を積分し出力する。
【００３９】
積分回路１１２は、サンプルコンデンサＣｓｐ２及びＣｓｎ２に積分回路１１１が出力する積分電圧をサンプルする。
【００４０】
量子化器１２の加算回路１２１は、サンプルコンデンサＣｃｐｉ及びＣｃｎｉにはグランド電位が印加され、サンプルコンデンサＣｃｐ１及びＣｃｎ１には積分回路１１１の積分電圧が印加され、サンプルコンデンサＣｃｐ２及びＣｃｎ２にはグランド電位が印加され、サンプル動作状態であり、比較器１２２に電圧は出力しない。
【００４１】
次に、時刻Ｔ５でクロックΦ２がｌｏｗ、時刻Ｔ６でクロックΦ１がｈｉｇｈになると、時刻Ｔ６から時刻Ｔ７において、積分回路１１２は、サンプルコンデンサＣｓｐ２及びＣｓｎ２にサンプルされた電荷を帰還コンデンサＣｆｐ２及びＣｆｎ２に転送し、差動増幅器１１３の入出力が帰還コンデンサＣｆｐ２及びＣｆｎ２の両端に接続されて、それらの電荷を積分し出力する。
【００４２】
量子化器１２の加算回路１２１は、サンプルコンデンサＣｃｐｉ及びＣｃｎｉには入力信号Ｖｉｎ＋、Ｖｉｎ−が印加され、サンプルコンデンサＣｃｐ１及びＣｃｎ１はグランド電位が印加され、サンプルコンデンサＣｃｐ２及びＣｃｎ２には積分回路１１２の積分電圧が印加され、それらの電圧を加算する。そして、比較器１２２は、この加算電圧を所期の基準電圧と比較して、デジタル信号Ｄｏｕｔを出力する。
【００４３】
デジタル／アナログ変換器１３は、量子化器１２の出力信号Ｄｏｕｔがｈｉｇｈの時に電圧ＶＲ＋を出力し、量子化器１２の出力信号Ｄｏｕｔがｌｏｗの時に電圧ＶＲ−を出力する。
【００４４】
また、積分回路１１１は、入力信号Ｖｉｎ＋及びＶｉｎ−をサンプルコンデンサＣｓｐ１及びＣｓｎ１にサンプルする。
【００４５】
本実施形態のΔΣ変調器１００は、以上説明したような動作を繰り返して、入力されたアナログ信号をデジタル信号に変換する。
【００４６】
ここで、チョッパースイッチ１１４を制御するクロックΦａは、時刻Ｔ１から時刻Ｔ２の間でｈｉｇｈに切替り、時刻Ｔ５から時刻Ｔ６の間でｌｏｗに切替る。また、クロックΦａは、時刻Ｔ１から時刻Ｔ２の間でｌｏｗに切替り、時刻Ｔ５から時刻Ｔ６の間でｈｉｇｈに切替る。
【００４７】
従って、時刻Ｔ４から時刻Ｔ５において、差動増幅器１１３の負入力端子と正出力端子が帰還コンデンサＣｆｐ１の両端に接続され、差動増幅器１１３の正入力端子と負出力端子が帰還コンデンサＣｆｎ１の両端に接続される。また、時刻Ｔ８から時刻Ｔ９において、差動増幅器１１３の正入力端子と負出力端子が帰還コンデンサＣｆｐ１の両端に接続され、差動増幅器１１３の負入力端子と正出力端子が帰還コンデンサＣｆｎ１の両端に接続される。
【００４８】
このように、時刻Ｔ４から時刻Ｔ５の積分処理と時刻Ｔ８から時刻Ｔ９の積分処理において、差動増幅器１１３と帰還コンデンサＣｆｐ１及びＣｆｎ１の接続を切替えることによって、初段の積分回路１１１の積分動作における差動増幅器１１３のオフセット電圧の影響をキャンセルすることが出来る。
【００４９】
具体的には、差動増幅器１１３のオフセット電圧はクロックΦａ（Φｂ）の周波数以上の領域にシフトされるので、量子化器１２が出力するデジタル信号Ｄｏｕｔ（ＸＤｏｕｔ）を図示しない後段のデジタルフィルタ（この場合はローパスフィルタ）で除くことが出来る。
【００５０】
以上説明したように、本実施形態のΔΣ変調器１００は、積分回路１１１の帰還コンデンサＣｆｐ１及びＣｆｎ１が接続される差動増幅器１１３の入出力端子の極性を切替えるチョッパースイッチ１１４を備えたので、アナログ／デジタル変換での差動増幅器１１３のオフセット電圧の影響を除くことが出来るので、高精度の高いΔΣ変調器を実現できる。
【００５１】
本実施形態のΔΣ変調器１００は、初段の積分回路１１１が差動増幅器１１３と接続されるときにチョッパースイッチ１１４で切替える構成としたが、ΔΣ変調器は初段の積分回路の雑音（オフセット電圧）の影響が精度に対して支配的になるので、十分効果がある。
【００５２】
なお、本実施形態では、クロックΦａ及びΦｂは、クロックΦ１及びΦ２の１／２の周波数として説明したが、後段のデジタルフィルタで充分に減衰される領域の周波数であれば良く、また、必ずしも単一周波数である必要もなく、幾つかの周波数成分を含んでいても良い。
【００５３】
図３は、第二の実施形態の２次のΔΣ変調器２００を示す回路図である。
【００５４】
本実施形態のΔΣ変調器２００は、増幅積分回路１１と、量子化器１２と、デジタル／アナログ変換器１３と、を備える。ΔΣ変調器２００は、ΔΣ変調器１００の増幅積分回路１１において、差動増幅器１１３を更にチョッパースイッチを備えたチョッパーアンプ１１５とし、チョッパースイッチ１１４を削除した構成とする。その他の回路構成及び制御信号についてはΔΣ変調器１００と同様なので、説明は省略する。
【００５５】
このように、差動増幅器１１３をチョッパーアンプ１１５としたことで、増幅積分回路１１の積分回路１１２も帰還コンデンサＣｆｐ２及びＣｆｎ２が接続される差動増幅器１１３の入出力端子の極性を切替えることが可能になる。従って、時刻Ｔ２から時刻Ｔ３の積分処理と時刻Ｔ６から時刻Ｔ７の積分処理において、差動増幅器１１３と帰還コンデンサＣｆｐ２及びＣｆｎ２の接続を切替えることによって、積分回路１１２の積分動作における差動増幅器１１３のオフセット電圧の影響もキャンセルすることが出来る。
【００５６】
以上説明したように、本実施形態のΔΣ変調器２００は、積分回路１１１及び積分回路１１２の帰還コンデンサＣｆｐ１、Ｃｆｎ１及びＣｆｐ２、Ｃｆｎ２と差動増幅器１１３の入出力端子との接続を切替えるチョッパーアンプ構成としたので、アナログ／デジタル変換での差動増幅器１１３のオフセット電圧の影響を除くことが出来るので、高精度の高いΔΣ変調器を実現できる。
【００５７】
本実施形態のΔΣ変調器２００は、積分回路１１１及び積分回路１１２が差動増幅器１１３と接続される時に切替えるチョッパーアンプ構成としたので、積分回路１１２でも増幅される構成の場合に効果がある。
【００５８】
以上、本発明の実施形態について説明したが、本発明はこれらの実施形態に限定されることは無い。例えば、入力信号Ｖｉｎ＋及びＶｉｎ−の同相電圧が差動増幅器１１３の同相電圧と異なっていても、また入出力信号Ｖｉｎ＋及びＶｉｎ−の信号レンジと差動増幅器１１３の差動レンジにオフセットがあっても、本発明の技術思想を適応することが可能であり、同様の効果が得られる。また例えば、３次以上のΔΣ変調器であっても、本発明の技術思想を適応することが可能であり、同様の効果が得られる。
【符号の説明】
【００５９】
１１  増幅積分回路
１２  量子化器
１３  デジタル／アナログ変換器
１００、２００  ΔΣ変調器
１１１、１１２  積分回路
１１３  差動増幅器
１１４  チョッパースイッチ
１１５  チョッパーアンプ
１２１  加算回路
１２２  比較器
【図１】
2019068129.tif 000003
【図２】
2019068129.tif 000004
【図３】
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【図４】
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【図５】
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