(57)【要約】【課題】電流ノイズによる誤動作を低減でき、スイッチング素子を過電流から良好に保護することができる半導体装置およびそれを備えた半導体モジュールを提供すること。【解決手段】半導体基板６と、半導体基板６に形成されたスイッチング素子と、半導体基板６の表面側にスイッチング素子から独立して設けられ、温度に依存する特性を有する温度センスダイオード２０とを含む、半導体装置１を提供する。また、当該半導体装置１を備える半導体モジュールを提供する。【選択図】図５Ｂ
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層の一面側に形成され、表面を有する第２導電型の第２半導体層と、
前記第２半導体層に形成され、前記第２半導体層の表面側の第１電極と前記第１半導体層の裏面側の第２電極との間に流れる電流を制御電極への信号に応じて制御するスイッチング素子と、
前記第２半導体層の表面側に前記スイッチング素子から独立して設けられたｐｎダイオードを接続単位とし、温度に依存する特性を有する温度センス素子とを含み、
前記制御電極は、前記第２半導体層の前記表面から形成されたトレンチおよび当該トレンチ内に埋め込まれた電極を有するトレンチゲート構造であり、
前記温度センス素子は、前記第２半導体層よりも濃度の高い第２導電型領域と、平面視で当該第２導電型領域の近傍に設けられた第１導電型領域とを含む、半導体装置。
【請求項２】
前記温度センス素子は、複数の前記ｐｎダイオードを直列に接続した直列接続単位を含み、
前記第１導電型領域は、平面視で前記第２導電型領域を取り囲むように配置されている、請求項１に記載の半導体装置。
【請求項３】
前記温度センス素子は、少なくとも一対の前記直列接続単位を互いに逆向きに並列接続した構成を含む、請求項１に記載の半導体装置。
【請求項４】
前記温度センス素子は、前記ｐｎダイオードを逆方向に直列に接続した逆直列接続単位を含む、請求項１に記載の半導体装置。
【請求項５】
前記温度センス素子は、少なくとも一対の前記ｐｎダイオードを逆並列接続した逆並列接続単位を含む、請求項１に記載の半導体装置。
【請求項６】
前記温度センス素子は、前記各接続単位の一端に接続された第３電極と、前記各接続単位の他端に接続された第４電極とを有する、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記スイッチング素子は、前記第１電極がソース電極であり、前記第２電極がドレイン電極であり、前記制御電極がゲート電極である、トレンチゲート型ＭＩＳＦＥＴである、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記スイッチング素子は、前記第１半導体層の前記第２半導体層と反対側に第２導電型の第３半導体層を有し、
前記第１電極がエミッタ電極であり、前記第２電極がコレクタ電極であり、前記制御電極がゲート電極である、トレンチゲート型ＩＧＢＴである、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項９】
前記第１電極、前記第２電極、前記第３電極、前記第４電極および前記制御電極は、それぞれ、外部接続が可能な第１端子、第２端子、第３端子、第４端子および制御端子に接続されている、請求項６に記載の半導体装置。
【請求項１０】
前記第３電極および第４電極は、前記第２半導体層上で互いに対をなしており、
前記第３電極と前記第４電極との間の電気回路には、回路素子として前記温度センス素子のみが設けられている、請求項６に記載の半導体装置。
【請求項１１】
前記第１半導体層および前記第２半導体層は、ＳｉＣ半導体からなる、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
第１導電型の第１半導体層と、
前記第１半導体層の一面側に形成され、表面を有する第２導電型の第２半導体層と、
前記第２半導体層に形成され、前記第２半導体層の表面側の第１電極と前記第１半導体層の裏面側の第２電極との間に流れる電流を制御電極への信号に応じて制御するスイッチング素子と、
前記第２半導体層の表面側に前記スイッチング素子から独立して設けられた第２導電型の第３半導体層と前記第１半導体層とによるｐｎダイオードからなり、温度に依存する特性を有する温度センス素子とを含み、
前記制御電極は、前記第２半導体層の前記表面から形成されたトレンチおよび当該トレンチ内に埋め込まれた電極を有するトレンチゲート構造であり、
前記温度センス素子は、前記第２半導体層よりも濃度の高い第２導電型領域と、平面視で当該第２導電型領域の近傍に設けられた第２トレンチとを含む、半導体装置。
【請求項１３】
前記温度センス素子と前記スイッチング素子との分離は、前記トレンチと同じ構造の前記第２トレンチであり、平面視で前記第２導電型領域を取り囲むように配置されている、請求項１２に記載の半導体装置。
【請求項１４】
請求項１〜１３のいずれか一項に記載の半導体装置と、
前記スイッチング素子および前記温度センス素子に電気的に接続された回路であって、前記温度センス素子の前記出力の変化に基づいて前記スイッチング素子に短絡に伴う過電流が流れていると判断したときに、前記スイッチング素子の電流経路を遮断する回路を有する第２半導体装置とを含む、半導体モジュール。
【請求項１５】
前記スイッチング素子はゲートトレンチ構造のパワートランジスタであり、前記温度センス素子はｐｎダイオードである、請求項１４に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびそれを備えた半導体モジュールに関する。
【背景技術】
【０００２】
スイッチングデバイスでは、たとえば短絡時に過電流が流れ続けると熱破壊を起こすことがある。この不具合を防止するために、たとえば、特許文献１は、半導体スイッチング素子と、半導体駆動回路と、半導体スイッチング素子に形成されたセンス素子と、半導体駆動回路に形成された過電流検出部とを含む、半導体装置を開示している。センス素子は、半導体スイッチング素子のメイン電流と比例した電流が流れるセンス端子と、半導体スイッチング素子のメイン端子とセンス端子の間に接続され、センス電流を電圧変換するセンス抵抗とで構成されている。また、過電流検出部は、上述のセンス素子を流れるセンス電流を検出し、センス電流が所定値を超えた場合、半導体スイッチング素子をオフにして、半導体スイッチング素子を過電流から保護する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−２４７８０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の過電流保護方式は、センス電流に基づいて半導体スイッチング素子をオフするやり方であるため、ノイズの影響を受けやすく、時には、ノイズが入ったセンス電流を過電流と誤って検出する場合がある。このようなノイズによる誤動作を防止するため、センス電流が所定の閾値を超えてもすぐに半導体スイッチング素子をオフにするのではなく、一定の待ち時間（マスク時間）の経過後にオフする方式がある。
【０００５】
しかしながら、この待ち時間を設ける方式にも課題が残る。ノイズの影響を考慮するため一定の待ち時間が必要であるが（たとえば、５００ｎ秒程度）、デバイスの低オン抵抗化が進められる中で、過電流によってデバイスが破壊に至る時間が当該待ち時間よりも短くなり、過電流保護システム自体が成立しないケースが見られる。
そこで、本発明の一実施形態は、電流ノイズによる誤動作を低減でき、スイッチング素子を過電流から良好に保護することができる半導体装置およびそれを備えた半導体モジュールを提供する。
【課題を解決するための手段】
【０００６】
本発明の一実施形態は、半導体基板と、前記半導体基板に形成されたスイッチング素子と、前記半導体基板の表面側に前記スイッチング素子から独立して設けられ、温度に依存する特性を有する温度センス素子とを含む、半導体装置を提供する。
また、本発明の一実施形態は、半導体基板と、前記半導体基板に形成されたスイッチング素子と、前記半導体基板の表面側に前記スイッチング素子から独立して設けられ、温度に依存する特性を有する温度センス素子とを含み、前記スイッチング素子による単機能の半導体装置を提供する。
【０００７】
上記の構成によれば、半導体基板の表面側で温度変化が生じれば、それに伴って温度センス素子の特性（電圧値、抵抗値等）が変化する。そのため、温度センス素子の特性の変化を監視しておくことで、半導体基板の温度変化を検出することができる。この関係を利用して、たとえば短絡等によってスイッチング素子に過電流が流れたときには、当該過電流による半導体基板の温度上昇を検出し、当該検出結果に基づいて、スイッチング素子に過電流が流れているか否かを判別することができる。しかも、監視対象がスイッチング素子に流れるセンス電流ではないので、当該センス電流にノイズが入って重畳した場合でも、当該重畳電流に起因して過電流と誤って検出することがない。そのため、電流ノイズによる誤動作を低減することができる。
【０００８】
本発明の一実施形態は、前記半導体基板上の互いに対をなす第１電極および第２電極を含み、前記第１電極と前記第２電極との間の電気回路には、回路素子として前記温度センス素子のみが設けられている。
本発明の一実施形態では、前記温度センス素子は、前記半導体基板上に形成されたポリシリコン層からなるｐｎダイオードを含む。
【０００９】
ポリシリコンは、既に確立されている半導体製造技術によって所望の形状および位置に簡単に形成することができる。そのため、半導体基板の発熱部である表面近傍にポリシリコン層（ｐｎダイオード）を形成することによって、半導体基板の温度変化を高い精度で検出することができる。たとえば、ｐｎダイオードに定電流を常時印加しておき、ｐｎダイオードの順方向電圧ＶＦを監視しておくことによって、半導体基板の温度変化を検出することができる。
【００１０】
本発明の一実施形態では、前記スイッチング素子は、前記半導体基板の表面に沿って形成されたゲート電極を有するプレーナゲート型ＭＩＳＦＥＴを含み、前記ポリシリコン層は、前記ゲート電極と同一層に形成されている。
この構成によれば、ゲート電極と同一工程でポリシリコン層（ｐｎダイオード）を形成できるので、ｐｎダイオードの形成に伴う工程数の増加を抑制することができる。また、層間絶縁膜等の比較的厚い膜に比べて薄いゲート絶縁膜を介してｐｎダイオードを半導体基板上に配置できるので、ｐｎダイオードの位置を、半導体基板の表面側の電流経路直近にまで近づけることができる。これにより、半導体基板の温度変化を検出する精度を向上させることができる。
【００１１】
本発明の一実施形態では、前記ｐｎダイオードは、ｐ型領域と、平面視で当該ｐ型領域を取り囲むｎ型領域とを含む。
この構成によれば、ｐ型領域およびｎ型領域が平面視で重なっていないので、別途引き回し配線等を必要とせず、ｐ型領域およびｎ型領域のどちらに対しても、簡単にコンタクトをとることができる。
【００１２】
本発明の一実施形態では、前記スイッチング素子は、前記半導体基板に形成されたゲートトレンチおよび当該ゲートトレンチに埋め込まれたゲート電極を有するトレンチゲート型ＭＩＳＦＥＴを含み、前記ポリシリコン層は、前記半導体基板に前記ゲートトレンチから独立して形成された第２トレンチに埋め込まれている。
この構成によれば、ゲートトレンチと同一工程で第２トレンチを形成し、ゲート電極と同一工程でポリシリコン層（ｐｎダイオード）を形成できるので、ｐｎダイオードの形成に伴う工程数の増加を抑制することができる。また、ｐｎダイオードを半導体基板の表面部に埋め込む構成であるため、ｐｎダイオードの位置を、半導体基板の表面側の電流経路直近にまで近づけることができる。これにより、半導体基板の温度変化を検出する精度を向上させることができる。
【００１３】
本発明の一実施形態では、前記ゲートトレンチおよび前記第２トレンチは、互いに同じ幅で形成されている。
この構成によれば、ゲートトレンチおよび第２トレンチを形成するときのエッチングレートをほぼ同じにすることができるので、最終的に、互いにほぼ同じ深さのゲートトレンチおよび第２トレンチを形成することができる。第２トレンチの深さを、ＭＩＳＦＥＴのチャネルが形成されるゲートトレンチとほぼ同じにすることで、過電流による半導体基板の温度上昇を素早く検出することができる。
【００１４】
本発明の一実施形態では、前記温度センス素子は、前記半導体基板の表面部に形成された不純物領域からなるｐｎダイオードを含む。
不純物領域は、既に確立されている半導体製造技術によって所望の位置に簡単に形成することができる。そのため、半導体基板の発熱部である表面側の電流経路直近に不純物領域（ｐｎダイオード）を形成することによって、半導体基板の温度変化を高い精度で検出することができる。たとえば、ｐｎダイオードに定電流を常時印加しておき、ｐｎダイオードの順方向電圧ＶＦを監視しておくことによって、半導体基板の温度変化を検出することができる。また、不純物領域からなるｐｎダイオードであれば、高温領域（たとえば２００℃以上）においても良好に動作するので、特に、ＳｉＣ、ＧａＮ等のパワーデバイスに有効である。
【００１５】
本発明の一実施形態では、前記ｐｎダイオードは、ｐ型領域と、平面視で当該ｐ型領域を取り囲むｎ型領域とを含む。
この構成によれば、ｐ型領域およびｎ型領域が平面視で重なっていないので、別途引き回し配線等を必要とせず、ｐ型領域およびｎ型領域のどちらに対しても、簡単にコンタクトをとることができる。
【００１６】
本発明の一実施形態では、前記温度センス素子は、複数の前記ｐｎダイオードを直列に接続した直列接続単位を含む。
この構成によれば、順方向電圧ＶＦの温度変化量がｐｎダイオードの接続数に比例して増加するので、温度変化の検出感度を向上させることができる。たとえば、ｐｎダイオード１つ当たりの順方向電圧ＶＦの振れ幅がＸｍＶ／℃であるとき、当該ｐｎダイオードを５つ直列に接続して直列接続単位を構成すれば、当該直列接続単位トータルでの振れ幅を５ＸｍＶ／℃にすることができる。
【００１７】
本発明の一実施形態では、前記温度センス素子は、少なくとも一対の前記直列接続単位を互いに逆向きに並列に接続した構成を含む。
この構成によれば、ｐｎダイオードの集合体の端子にアノード側およびカソード側の極性の区別がなくなるので、モジュール等を組み立てるときにボンディングワイヤ等の配線の自由度を向上させることができる。
【００１８】
本発明の一実施形態では、前記温度センス素子は、少なくとも一対の前記ｐｎダイオードを互いに逆向きに直列に接続した逆直列接続単位を含む。
この構成によれば、一対のｐｎダイオードのうち少なくとも一方には逆バイアスが印加されることになるので、当該逆直列接続単位トータルでの抵抗が高くなる。そのため、温度変化の監視に必要な電流を小さく抑えることができ、省電力化を達成することができる。
【００１９】
本発明の一実施形態では、前記温度センス素子は、複数の前記逆直列接続単位を直列に接続した構成を含む。
この構成によれば、さらなる省電力化を達成することができる。
本発明の一実施形態では、前記温度センス素子は、少なくとも一対の前記ｐｎダイオードを互いに逆向きに並列に接続した構成を含む。
【００２０】
この構成によれば、一対のｐｎダイオードの端子にアノード側およびカソード側の極性の区別がなくなるので、モジュール等を組み立てるときにボンディングワイヤ等の配線の自由度を向上させることができる。
本発明の一実施形態では、前記温度センス素子は、前記半導体基板の周縁部に配置されている。
【００２１】
この構成によれば、温度センス素子の設置領域以外の部分に比較的広い領域を確保できるので、スイッチング素子用の端子の面積を広くとることができる。そのため、チップサイズが小型になっても、当該端子に対して、ボンディングプレートや比較的太いボンディングワイヤ等の配線部材を接続することができる。
本発明の一実施形態では、前記半導体基板は、ＳｉＣ半導体基板を含む。
【００２２】
この構成によれば、低オン抵抗のＳｉＣスイッチング素子を過電流から良好に保護することができる。
本発明の一実施形態は、前記半導体装置と、前記スイッチング素子および前記温度センス素子に電気的に接続された回路であって、前記温度センス素子の特性変化に基づいて前記スイッチング素子に過電流が流れていると判断したときに、前記スイッチング素子の電流経路を遮断する回路を有する第２半導体装置とを含む、半導体モジュールを提供する。
【００２３】
この構成によれば、上記の半導体装置を備えているため、電流ノイズによる誤動作を低減でき、スイッチング素子を過電流から良好に保護することができる半導体モジュールを実現することができる。
【図面の簡単な説明】
【００２４】
【図１】図１は、本発明の一実施形態に係る半導体装置の模式的な外観図である。
【図２】図２は、図１の半導体装置を備える半導体モジュールの回路図である。
【図３】図３は、図１の半導体装置の平面構造をより具体的に示す図である。
【図４Ａ】図４Ａは、図３の半導体装置のセル領域の構造を示す模式的な平面図である。
【図４Ｂ】図４Ｂは、図４Ａの断面図（Ｂ−Ｂ線断面図）である。
【図５Ａ】図５Ａは、図３の半導体装置の温度センス領域の構造を示す模式的な平面図である。
【図５Ｂ】図５Ｂは、図５Ａの断面図（Ｂ−Ｂ線断面図）である。
【図５Ｃ】図５Ｃは、図５Ｂの構造の変形例を示す図である。
【図６】図６は、前記半導体装置の製造工程のフロー図である。
【図７Ａ】図７Ａは、前記半導体装置の製造工程の一部を示す図である。
【図７Ｂ】図７Ｂは、図７Ａの次の工程を示す図である。
【図７Ｃ】図７Ｃは、図７Ｂの次の工程を示す図である。
【図７Ｄ】図７Ｄは、図７Ｃの次の工程を示す図である。
【図７Ｅ】図７Ｅは、図７Ｄの次の工程を示す図である。
【図７Ｆ】図７Ｆは、図７Ｅの次の工程を示す図である。
【図７Ｇ】図７Ｇは、図７Ｆの次の工程を示す図である。
【図７Ｈ】図７Ｈは、図７Ｇの次の工程を示す図である。
【図７Ｉ】図７Ｉは、図７Ｈの次の工程を示す図である。
【図７Ｊ】図７Ｊは、図７Ｉの次の工程を示す図である。
【図７Ｋ】図７Ｋは、図７Ｊの次の工程を示す図である。
【図７Ｌ】図７Ｌは、図７Ｋの次の工程を示す図である。
【図８】図８は、前記温度センスダイオードの順方向電圧が温度変化によってどのように変化するかを説明するためのグラフである。
【図９Ａ】図９Ａは、図３の半導体装置の温度センス領域の構造を示す模式的な平面図である。
【図９Ｂ】図９Ｂは、図９Ａの断面図（Ｂ−Ｂ線断面図）である。
【図１０】図１０は、前記温度センスダイオードの接続形態の一例を示す図である。
【図１１】図１１は、前記温度センスダイオードの接続形態の一例を示す図である。
【図１２】図１２は、前記温度センスダイオードの接続形態の一例を示す図である。
【図１３】図１３は、前記温度センスダイオードの接続形態の一例を示す図である。
【図１４】図１４は、前記温度センスダイオードの接続形態の一例を示す図である。
【図１５Ａ】図３の半導体装置のセル領域の構造を示す模式的な平面図である。
【図１５Ｂ】図１５Ｂは、図１５Ａの断面図（Ｂ−Ｂ線断面図）である。
【図１６Ａ】図１６Ａは、図３の半導体装置の温度センス領域の構造を示す模式的な平面図である。
【図１６Ｂ】図１６Ｂは、図１６Ａの断面図（Ｂ−Ｂ線断面図）である。
【図１６Ｃ】図１６Ｃは、図１６Ａの断面図（Ｃ−Ｃ線断面図）である。
【発明を実施するための形態】
【００２５】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の模式的な外観図である。
半導体装置１は、ディスクリート半導体デバイスであって、スイッチング素子ＳＷによる単機能を有している。スイッチング素子ＳＷは、たとえば、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であってもよく、その他、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＪＦＥＴ（Junction Field Effect Transistor）、バイポーラトランジスタ、サイリスタ等であってもよい。この実施形態では、スイッチング素子ＳＷがＭＩＳＦＥＴである場合を示している。平面視四角形のチップとして形成された半導体装置１の表面には、ソースパッド２およびゲートパッド３が形成されている。ソースパッド２が当該表面のほぼ全域を覆っており、ゲートパッド３は、ソースパッド２の内方領域に配置されている。また、図示はしないが、半導体装置１の裏面にはドレイン電極が形成されている。
【００２６】
半導体装置１には、上記したスイッチング素子ＳＷに加えて、温度センス素子ＴＳが設けられている。温度センス素子ＴＳは、半導体装置１の表面側に配置されている。温度センス素子ＴＳは、スイッチング素子ＳＷから独立しており、スイッチング素子ＳＷによるスイッチング動作に直接寄与しないものである。
次に、半導体装置１を備えた半導体モジュール４における過電流保護方式の概要を説明する。図２は、図１の半導体装置１を備える半導体モジュール４の回路図である。
【００２７】
半導体モジュール４は、半導体装置１と、短絡保護回路５を有する本発明の第２半導体装置の一例としてのゲートドライバＧ／Ｄとを含む。半導体モジュール４は、図２に示した以外の半導体チップ（ＩＣ、ディスクリート等）を備えていてもよい。
短絡保護回路５は、スイッチング素子ＳＷのゲートＧおよび温度センス素子ＴＳに、それぞれ独立して電気的に接続されている。短絡保護回路５は、温度センス素子ＴＳの特性を常時監視している。たとえばスイッチング素子ＳＷに短絡が発生して過電流が流れると、それに伴う発熱によって温度センス素子ＴＳの特性が変化する。短絡保護回路５は、その特性の変化を、スイッチング素子ＳＷにおける短絡の発生として感知し、スイッチング素子ＳＷのゲートＧをオフにする。これにより、スイッチング素子ＳＷのソース−ドレイン（Ｓ−Ｄ）間を流れるドレイン電流Ｉｄが遮断され、スイッチング素子ＳＷが保護される。
【００２８】
図３は、図１の半導体装置１の平面構造をより具体的に示す図である。
半導体装置１は、その外形を定義する半導体基板６を含み、半導体基板６上にスイッチング素子ＳＷおよび温度センス素子ＴＳが形成された構造を有している。
半導体基板６は、平面視四角形の形状を有しており、その表面のほぼ全域が平面視略四角形のソースパッド２に覆われている。ソースパッド２の下方の大部分には、スイッチング素子ＳＷを構成するセル領域７が形成されている。ゲートパッド３は、半導体基板６の外周辺の少なくとも一辺に配置されている。ゲートパッド３には、ゲートフィンガー８が接続されている。ゲートフィンガー８は、半導体基板６の中央部に延びてセル領域７を一方側および他方側に振り分けると共に、半導体基板６の周縁部に延びてセル領域７を取り囲んでいる。
【００２９】
セル領域７の内方領域には、温度センス素子ＴＳを構成する温度センス領域９が形成されている。温度センス領域９は、セル領域７に取り囲まれている。温度センス領域９の位置は、たとえば、半導体基板６の周縁部であってよい。温度センス領域９が半導体基板６の周縁部に配置されていれば、半導体基板６上において、温度センス領域９以外の部分に比較的広い領域を確保できるので、ソースパッド２の面積を広くとることができる。そのため、チップサイズが小型になっても、ソースパッド２に対して、ボンディングプレートや比較的太いボンディングワイヤ等の配線部材を接続することができる。
【００３０】
平面視において、温度センス領域９を挟むように、第１電極１０および第２電極１１が設けられている。つまり、半導体基板６上に、対をなす第１電極１０および第２電極１１が互いに間隔を空けて配置されており、第１電極１０と第２電極１１との間の領域に温度センス領域９が形成されている。第１電極１０および第２電極１１は、たとえば、ゲートパッド３が配置された半導体基板６の一辺に沿って並べて配置されている。これにより、ゲートパッド３、第１電極１０および第２電極１１のそれぞれから、ボンディングワイヤ等の配線部材を同じ方向（図３では、紙面左方向）に引き出しやすくなる。また、第１電極１０および第２電極１１、ならびに、ソースパッド２、ゲートパッド３およびゲートフィンガー８は、同一材料の電極膜からなり、たとえば、半導体基板６上に当該電極膜を形成した後、当該電極膜をパターニングすることによって同時に形成することができる。
＜セル構造＞
図４Ａは、図３の半導体装置１のセル領域７の構造（プレーナゲート構造）を示す模式的な平面図である。図４Ｂは、図４Ａの断面図（Ｂ−Ｂ線断面図）である。
【００３１】
半導体基板６は、たとえば、ＳｉＣ基板であってもよく、その他、ＧａＮ基板、Ｓｉ基板等であってもよい。また、半導体基板６は、下地基板と、この上に結晶成長したエピタキシャル層とを含むエピタキシャル基板であってよい。この実施形態では、半導体基板６がｎ型ＳｉＣエピタキシャル基板である場合を示している。ｎ型ＳｉＣエピタキシャル基板は、ｎ＋型下地基板と、当該ｎ＋型下地基板上のｎ−型エピタキシャル層とを含んでいてもよい。ｎ＋型下地基板の不純物濃度は、たとえば、１．０×１０１８ｃｍ-３〜１．０×１０２０ｃｍ-３であり、ｎ−型エピタキシャル層の不純物濃度は、たとえば、５．０×１０１４ｃｍ-３〜５．０×１０１６ｃｍ-３であってよい。ｎ型の不純物としては、たとえば、Ｎ（窒素），Ａｓ（砒素），Ｐ（リン）等が挙げられる。
【００３２】
図４Ａおよび図４Ｂに示すように、セル領域７において半導体基板６の表面部には、複数のｐ型ボディ領域１２が形成されている。複数のｐ型ボディ領域１２は、たとえば、図４Ａに示すように平面視マトリクス状（行列状）に形成されていてもよいし、その他、ストライプ状、ハニカム状に形成されていてもよい。隣り合うｐ型ボディ領域１２の間に、スイッチング素子ＳＷの各単位セル１３を区画するラインが設定されている。ｐ型ボディ領域１２のｐ型不純物濃度は、たとえば、１×１０１５ｃｍ−３〜１×１０２０ｃｍ−３であってよい。ｐ型の不純物としては、たとえば、Ｂ（ホウ素），Ａｌ（アルミニウム）等が挙げられる。
【００３３】
ｐ型ボディ領域１２の内方領域の表面部には、ｎ＋型ソース領域１４がｐ型ボディ領域１２の周縁と間隔を空けて形成されている。ｎ＋型ソース領域１４のｎ型不純物濃度は、ｎ型の半導体基板６の不純物濃度より高く、たとえば、１×１０１８ｃｍ−３〜５×１０２１ｃｍ−３であってよい。
ｎ＋型ソース領域１４の内方領域には、ｐ＋型ボディコンタクト領域１５が形成されている。ｐ＋型ボディコンタクト領域１５は、ｎ＋型ソース領域１４を深さ方向に貫通して形成されている。ｐ＋型ボディコンタクト領域１５のｐ型不純物濃度は、ｐ型ボディ領域１２よりも高く、たとえば、１×１０１８ｃｍ−３〜５×１０２１ｃｍ−３であってよい。
【００３４】
半導体基板６の表面には、ゲート絶縁膜１６が形成されている。ゲート絶縁膜１６は、たとえば、酸化シリコン（ＳｉＯ２）からなっていてよい。ゲート絶縁膜１６の厚さは、たとえば、３００Å〜６００Åであってよい。
ゲート絶縁膜１６上には、ゲート電極１７が形成されている。ゲート電極１７は、ゲート絶縁膜１６を挟んでｐ型ボディ領域１２の周縁部（平面視でｎ＋型ソース領域１４を取り囲む部分）に対向している。ゲート電極１７は、たとえば、ｎ型ポリシリコン（ｎ型のドープトポリシリコン）からなるが、ｐ型ポリシリコンからなっていてもよい。ゲート電極１７の厚さは、たとえば、６０００Å〜１２０００Åであってよい。
【００３５】
半導体基板６上の全面には、ゲート電極１７を覆う層間絶縁膜１８が形成されている。層間絶縁膜１８は、たとえば、酸化シリコン（ＳｉＯ２）からなっていてもよいし、後述するように、複数の酸化シリコンからなる膜が積層された構成を有していてもよい（図７Ｉ〜図７Ｌ参照）。層間絶縁膜１８の厚さ（複数の膜からなる場合はトータルの厚さ）は、たとえば、１０００Å〜２０００Åであってよい。なお、図示はしないが、層間絶縁膜１８には、ソースパッド２とｎ＋型ソース領域１４およびｐ＋型ボディコンタクト領域１５とを電気的に接続する配線、およびゲートパッド３とゲート電極１７とを電気的に接続する配線が、それぞれ貫通して形成されている。
＜温度センス素子構造＞
図５Ａは、図３の半導体装置１の温度センス領域９の構造を示す模式的な平面図である。図５Ｂは、図５Ａの断面図（Ｂ−Ｂ線断面図）である。図５Ｃは、図５Ｂの構造の変形例を示す図である。
【００３６】
図５Ａおよび図５Ｂに示すように、温度センス領域９において半導体基板６の表面部には、ｐ型領域１９が形成されている。ｐ型領域１９は、ｐ型ボディ領域１２と同じ導電型の不純物領域であってよく、そのｐ型不純物濃度および深さもｐ型ボディ領域１２と同じであってもよい。
半導体基板６の表面には、セル領域７のゲート絶縁膜１６が温度センス領域９にまで延びて形成されている。温度センス領域９においてゲート絶縁膜１６上には、温度センス素子ＴＳの一例としての温度センスダイオード２０（ｐｎダイオード）が形成されている。温度センスダイオード２０は、ゲート絶縁膜１６を挟んで半導体基板６に対向している。たとえば図５Ｂに示すように、温度センスダイオード２０の全体は、半導体基板６の単一の不純物領域（この実施形態では、ｐ型領域１９）に対向していてもよい。
【００３７】
温度センスダイオード２０は、たとえば、単層のポリシリコン層２１からなる。ポリシリコン層２１からなる温度センスダイオード２０は、ゲート電極１７と同一工程で形成されることによって、ゲート電極１７と同一層に形成されていてもよい。つまり、ポリシリコン層２１は、ゲート電極１７と同様に６０００Å〜１２０００Åの厚さで形成されていてもよい。むろん、ポリシリコン層２１は、ゲート電極１７と別工程で形成されていてもよいし、ゲート電極１７と異なる厚さを有していてもよい。
【００３８】
温度センスダイオード２０は、ｐ型領域２２と、ｐ型領域２２を取り囲むｎ＋型領域２３とを含む。ｐ型領域２２をｎ＋型領域２３で取り囲む構成であれば、ｐ型領域２２およびｎ＋型領域２３が平面視で重なっていないので、別途引き回し配線等を必要とせず、ｐ型領域２２およびｎ＋型領域２３のどちらに対しても、簡単にコンタクトをとることができる。
【００３９】
ｐ型領域２２およびｎ＋型領域２３は、それぞれ、図５Ｂに示すようにポリシリコン層２１の表面から裏面に達するように形成されていてもよいし、図示はしないが、ポリシリコン層２１の表面部に選択的に形成されていてもよい。なお、ｐ型領域２２はｎ＋型領域２３で取り囲まれていなくてもよく、たとえば、ｐ型領域２２およびｎ＋型領域２３は、互い隣接して形成されることによって、共有しない周縁を一部に有していてもよい。また、ｐ型領域２２のｐ型不純物濃度は、たとえば、１×１０１５ｃｍ−３〜１×１０２０ｃｍ−３（ｐ型ボディ領域１２と同じ）あってよい。ｎ＋型領域２３のｎ型不純物濃度は、たとえば、１×１０１８ｃｍ−３〜５×１０２１ｃｍ−３（ｎ＋型ソース領域１４と同じ）であってよい。
【００４０】
温度センスダイオード２０は、さらに、ｐ＋型コンタクト領域２４およびｐ型外周領域２５を含んでいてもよい。ｐ＋型コンタクト領域２４はｐ型領域２２の内方領域にｐ型領域２２の周縁と間隔を空けて形成されており、ｐ型外周領域２５は、ｎ＋型領域２３を取り囲むように形成されていてもよい。ｐ＋型コンタクト領域２４およびｐ型外周領域２５は、それぞれ、図５Ｂに示すようにポリシリコン層２１の表面から裏面に達するように形成されていてもよいし、図示はしないが、ポリシリコン層２１の表面部に選択的に形成されていてもよい。また、ｐ＋型コンタクト領域２４のｐ型不純物濃度は、たとえば、１×１０１８ｃｍ−３〜５×１０２１ｃｍ−３（ｐ＋型ボディコンタクト領域１５と同じ）であってよい。ｐ型外周領域２５のｐ型不純物濃度は、たとえば、１×１０１５ｃｍ−３〜１×１０２０ｃｍ−３（ｐ型ボディ領域１２と同じ）であってよい。
【００４１】
なお、温度センスダイオード２０は、図５Ｃに示すように、ゲート電極１７と反対導電型のｐ型ポリシリコン（ｐ型のドープトポリシリコン）からなるｐ型ベース層２６と、当該ｐ型ベース層２６の表面部に選択的に形成されたｎ＋型領域２３およびｐ＋型コンタクト領域２４とを備える構成を有していてもよい。
温度センスダイオード２０は、半導体基板６上の層間絶縁膜１８に覆われている。第１電極１０は、層間絶縁膜１８のコンタクトホール２７を介して、アノード電極としてｐ＋型コンタクト領域２４に接続されている。第２電極１１は、層間絶縁膜１８のコンタクトホール２８を介して、カソード電極としてｎ＋型領域２３に接続されている。温度センスダイオード２０の両端に接続された第１電極１０および第２電極１１は、前述のように、スイッチング素子ＳＷ用のソースパッド２およびゲートパッド３とは分離されて形成されたものである。したがって、温度センスダイオード２０は、スイッチング素子ＳＷから電気的に独立している。
【００４２】
ポリシリコンは、既に確立されている半導体製造技術によって所望の形状および位置に簡単に形成することができる。そのため、温度センスダイオード２０を、スイッチング素子ＳＷの近傍、半導体基板６の発熱部である表面近傍に形成し、半導体基板６の温度変化を高い精度で検出することができる。たとえば、この温度センスダイオード２０に定電流を印加し、温度センスダイオード２０の順方向電圧ＶＦを監視しておくことによって、半導体基板６の温度変化を検出することができる。定電流として、たとえば、１μＡを印加し、順方向電圧ＶＦを監視すればよい。電流としては、１μＡ〜１００μＡの範囲の定電流とすればよい。
【００４３】
第２電極１１は、層間絶縁膜１８上において、一部に開放部２９を有する環状のコンタクト部３０と、当該コンタクト部３０から延びるライン状の引き出し部３１とを一体的に含む。コンタクト部３０は、平面視でｐ型領域２２を取り囲んでいる。また、コンタクトホール２８は、コンタクト部３０に沿って一部が開放された環状に形成されている。
第１電極１０は、層間絶縁膜１８上において、第２電極１１のコンタクト部３０で取り囲まれたコンタクト部３２と、当該コンタクト部３２から開放部２９を通過して延びるライン状の引き出し部３３とを一体的に含む。コンタクト部３２は、ｐ＋型コンタクト領域２４上に配置されている。また、コンタクトホール２７は、コンタクト部３２の下方に重なるように形成されている。
【００４４】
次に、半導体装置１の製造方法を説明する。図６は、半導体装置１の製造工程のフロー図である。図７Ａ〜図７Ｌは、半導体装置１の製造工程の一部を工程順に示す図である。なお、図７Ａ〜図７Ｌは、それぞれ、図６のステップ一つ一つに対応するものではない。以下では、半導体装置１の製造工程を図６のフローに従って説明し、必要に応じて図７Ａ〜図７Ｌを参照する。
【００４５】
半導体装置１を製造するには、たとえば、エピタキシャル成長によって、ｎ＋型下地基板上にｎ−型エピタキシャル層が形成される（ステップＳ１）。これにより、半導体基板６が形成される。
次に、半導体基板６にｐ型不純物を選択的に注入することによってｐ型ボディ領域１２およびｐ型領域１９が形成される（ステップＳ２）。同様に、半導体基板６にｎ型不純物およびｐ型不純物を選択的に注入することによって、ｎ＋型ソース領域１４およびｐ＋型ボディコンタクト領域１５が形成される（ステップＳ３，Ｓ４）。
【００４６】
次に、図７Ａに示すように、半導体基板６を熱酸化することによって、半導体基板６の表面にゲート絶縁膜１６が形成される（ステップＳ５）。次に、たとえばＣＶＤ法によって、ゲート電極１７および温度センスダイオード２０のベースとなるポリシリコン層２１が形成される（ステップＳ６）。次に、たとえばＣＶＤ法によって、酸化シリコン（ＳｉＯ２）からなるハードマスク３４（たとえば、厚さが９０００Å程度）が形成される（ステップＳ７）。
【００４７】
次に、図７Ｂに示すように、ハードマスク３４のリソグラフィ用のレジスト膜３５が形成される（ステップＳ８）。レジスト膜３５は、ｐ型領域２２およびｎ＋型領域２３を形成すべき領域３６上のハードマスク３４を覆うように形成される。
次に、図７Ｃに示すように、レジスト膜３５を介してハードマスク３４が選択的にエッチングされる（ステップＳ９）。エッチングは、たとえば、フッ酸によるウエットエッチングで行われてよい。エッチング後、レジスト膜３５は除去される。
【００４８】
次に、図７Ｄに示すように、ポリシリコン層２１のハードマスク３４から露出している領域３７（ポリシリコン層２１の領域３６以外の領域）にｎ型不純物（たとえば、リン）を堆積し、たとえば１０００℃程度で拡散させることによって、当該領域３７にｎ型不純物が導入される（ステップＳ１０）。これにより、ポリシリコン層２１のゲート電極１７部分を含む領域３７がｎ型ポリシリコンとなる一方、領域３６はノンドープの状態が維持される。
【００４９】
次に、図７Ｅに示すように、ポリシリコン層２１上に残っているハードマスク３４がエッチングによって除去される（ステップＳ１１）。エッチングは、たとえば、フッ酸によるウエットエッチングで行われてよい。
次に、図７Ｆに示すように、ポリシリコン層２１のゲート電極１７部分をマスク（図示せず）で選択的に覆った状態で、ｐ型不純物であるホウ素がポリシリコン層２１の全面に注入される（ステップＳ１２）。これにより、ポリシリコン層２１の表面から厚さ方向途中までの領域が、ｐ型領域３８となる。
【００５０】
次に、図７Ｇに示すように、ポリシリコン層２１のｎ＋型領域２３を形成すべき領域を選択的に露出させるマスク（図示せず）がリソグラフィによって形成された後、当該マスクを介して、ｎ型不純物が領域３６に注入される（ステップＳ１３）。これにより、ｎ＋型領域２３が形成される。このときｎ＋型領域２３は、図７Ｇに示すように、ポリシリコン層２１の表面から厚さ方向途中までしか形成されていなくてもよい。
【００５１】
次に、図７Ｈに示すように、ポリシリコン層２１のｐ＋型コンタクト領域２４を形成すべき領域を選択的に露出させるマスク（図示せず）がリソグラフィによって形成された後、当該マスクを介して、ｐ型不純物が領域３６に注入される（ステップＳ１４）。これにより、ｐ＋型コンタクト領域２４が形成される。このときｐ＋型コンタクト領域２４は、図７Ｈに示すように、ポリシリコン層２１の表面から厚さ方向途中までしか形成されていなくてもよい。
【００５２】
次に、図７Ｉに示すように、ポリシリコン層２１の温度センスダイオード２０およびゲート電極１７を形成すべき領域を選択的に覆うハードマスク３９が形成された後、当該ハードマスク３９を介してポリシリコン層２１が選択的にエッチングされる。これにより、温度センスダイオード２０およびゲート電極１７（図７Ｉに記載なし）が形成される。
次に、図７Ｊに示すように、ハードマスク３９を残した状態で、たとえばＣＶＤ法によって、複数の絶縁膜が形成される。複数の絶縁膜は、たとえば、図７Ｊに示すように、下側の酸化シリコン膜４０（たとえば、ＮＳＧ（Non-doped Silicate Glass）膜）と、上側の酸化シリコン膜４１（たとえば、ＰＳＧ（Phosphorus Silicate Glass）膜、ＢＰＳＧ（Boron Phosphorus Silicate Glass）膜等）とを含んでいてもよい。これにより、ハードマスク３９、酸化シリコン膜４０および酸化シリコン膜４１からなる層間絶縁膜１８が形成される（ステップＳ１５）。
【００５３】
次に、図７Ｋに示すように、層間絶縁膜１８を選択的にエッチングすることによって、コンタクトホール２７，２８が形成される（ステップＳ１６）。
次に、図７Ｌに示すように、半導体基板６が加熱処理（リフロー）される（ステップＳ１７）。当該加熱処理は、たとえば、窒素（Ｎ２）雰囲気下、９００℃〜１２００℃で５分〜１５分間行われる。これにより、ポリシリコン層２１の表面部に留まっていたｐ型領域３８、ｎ＋型領域２３およびｐ＋型コンタクト領域２４が、ポリシリコン層２１の裏面に達するまで拡散する。
【００５４】
その後は、各種配線、ソースパッド２、ゲートパッド３、第１電極１０、第２電極１１およびパッシベーション膜等が形成されることによって、半導体装置１が得られる。
次に、半導体モジュール４における半導体装置１の動作、および過電流保護方式をより具体的に説明する。
半導体モジュール４における電気的な回路構成は、図２に示した通りである。そのように接続された半導体装置１には、ゲートドライバＧ／Ｄによって電圧が印加される。具体的には、主に図３および図４Ｂを参照して、ソースパッド２とドレイン電極（図示せず）との間に、ドレイン電極側が正となるバイアス電圧が与えられる。これにより、ｎ型の半導体基板６とｐ型ボディ領域１２との界面のｐｎ接合には逆方向電圧が与えられ、その結果、ｎ＋型ソース領域１４と半導体基板６と間、すなわち、ソース−ドレイン間は、遮断状態となる。この状態で、ソースパッド２とゲートパッド３との間に、ゲートパッド３側が正となる所定の電圧を与えると、ｐ型ボディ領域１２に対するバイアスがゲート電極１７に与えられる。これにより、ｐ型ボディ領域１２の周縁部には、電子が誘起されて、反転チャネルが形成される。この反転チャネルを介して、ｎ＋型ソース領域１４と半導体基板６と間が導通する。こうして、ソース−ドレイン間が導通してドレイン電流Ｉｄが流れることになる。
【００５５】
一方、図５Ａおよび図５Ｂを参照して、温度センスダイオード２０には、ゲートドライバＧ／Ｄによって定電流が印加される。また、ゲートドライバＧ／Ｄの短絡保護回路５は、温度センスダイオード２０の順方向電圧ＶＦを常時監視している。通常時、温度センスダイオード２０のＩ−Ｖ特性は、たとえば、図８に実線で示した曲線を描いている。
そして、図４Ａおよび図４Ｂのスイッチング素子ＳＷ（ＭＩＳＦＥＴ）に短絡が発生して過電流が流れると、半導体基板６の表面側で温度上昇が発生する。この温度上昇は、セル領域７と共通の半導体基板６上に形成された温度センス領域９（図５Ｂ参照）にも伝わるので、温度センス領域９では、当該温度上昇に伴って温度センスダイオード２０の順方向電圧ＶＦが低下する。たとえば、図８に破線で示した曲線のように、温度センスダイオード２０の立ち上がり電圧が低電圧側にシフトする。短絡保護回路５は、この順方向電圧ＶＦの低下を、スイッチング素子ＳＷにおける短絡の発生として感知し、ゲートパッド３に印加している電圧をオフにする。これにより、スイッチング素子ＳＷのソース−ドレイン（Ｓ−Ｄ）間を流れるドレイン電流Ｉｄが遮断され、スイッチング素子ＳＷが保護される。
【００５６】
このように、たとえば短絡等によってスイッチング素子ＳＷに過電流が流れたときには、当該過電流による半導体基板６の温度上昇を温度センスダイオード２０の順方向電圧ＶＦの低下に基づいて検出し、当該検出結果に従って、スイッチング素子ＳＷに過電流が流れているか否かを判別することができる。しかも、監視対象がスイッチング素子ＳＷに流れるセンス電流ではないので、当該センス電流にノイズが入って重畳した場合でも、当該重畳電流に起因して過電流と誤って検出することがない。そのため、電流ノイズによる誤動作を低減することができる。また、従来の過電流保護方式とは異なり、一定の待ち時間（マスク時間）を設けないか、設けても短時間で済むため、過電流によってデバイスが破壊に至る時間が比較的短い低オン抵抗デバイス（ＳｉＣ、ＧａＮ等）に非常に効果的である。
【００５７】
また、この実施形態では、図５Ｂに示すように、温度センスダイオード２０が、ゲート電極１７と同一層のポリシリコン層２１からなるので、温度センスダイオード２０の形成に伴う工程数の増加を抑制することができる。また、層間絶縁膜１８等の比較的厚い膜に比べて薄いゲート絶縁膜１６を介して温度センスダイオード２０を半導体基板６上に配置することができる。そのため、温度センスダイオード２０の位置を、半導体基板６の表面側の電流経路直近にまで近づけることができる。これにより、半導体基板６の温度変化を検出する精度を向上させることができる。
【００５８】
図９Ａは、図３の半導体装置１の温度センス領域９の構造を示す模式的な平面図である。図９Ｂは、図９Ａの断面図（Ｂ−Ｂ線断面図）である。図９Ａおよび図９Ｂは、温度センス領域９の構造の他の一例を示している。図９Ａおよび図９Ｂにおいて、前述の図５Ａおよび図５Ｂに示した構成要素と同じものには同一の参照符号を付し、説明を省略する。
図５Ａおよび図５Ｂでは、温度センスダイオード２０は、半導体基板６上のポリシリコン層２１からなっていたが、図９Ａおよび図９Ｂの温度センスダイオード４２（ｐｎダイオード）は、半導体基板６の表面部に選択的に形成された不純物領域からなる。具体的には、温度センスダイオード４２は、ｐ型領域４３と、平面視でｐ型領域４３を取り囲むｎ＋型領域４４とを含む。ｐ型領域４３をｎ＋型領域４４で取り囲む構成であれば、ｐ型領域４３およびｎ＋型領域４４が平面視で重なっていないので、別途引き回し配線等を必要とせず、ｐ型領域４３およびｎ＋型領域４４のどちらに対しても、簡単にコンタクトをとることができる。
【００５９】
ｐ型領域４３は、ｐ型領域１９の一部からなる。一方、ｎ＋型領域４４は、ｐ型領域１９の表面部にフローティングした状態で形成されている。このｎ＋型領域４４は、ｎ＋型ソース領域１４（図４Ｂ参照）と同一工程で形成されていてもよい。つまり、ｎ＋型領域４４は、ｎ＋型ソース領域１４と同様に１×１０１８ｃｍ−３〜５×１０２１ｃｍ−３のｎ型不純物濃度を有していてもよく、また、同じ深さで形成されていてもよい。
【００６０】
温度センスダイオード４２は、さらに、ｐ＋型コンタクト領域４５およびｐ型外周領域４６を含んでいてもよい。ｐ＋型コンタクト領域４５はｐ型領域４３の内方領域にｐ型領域４３の周縁と間隔を空けて形成されており、ｐ型外周領域４６は、ｎ＋型領域４４を取り囲むように形成されていてもよい。ｐ型外周領域４６は、ｐ型領域１９の一部からなり、ｎ＋型領域４４の下方のｐ型領域１９を介してｐ型領域４３と電気的に接続されている。一方、ｐ＋型コンタクト領域４５は、ｐ型領域１９の表面部にフローティングした状態で形成されている。このｐ＋型コンタクト領域４５は、ｐ＋型ボディコンタクト領域１５（図４Ｂ参照）と同一工程で形成されていてもよい。つまり、ｐ＋型コンタクト領域４５は、ｐ＋型ボディコンタクト領域１５と同様に１×１０１８ｃｍ−３〜５×１０２１ｃｍ−３のｐ型不純物濃度を有していてもよく、また、同じ深さで形成されていてもよい。
【００６１】
第１電極１０は、層間絶縁膜１８のコンタクトホール２７を介して、アノード電極としてｐ＋型コンタクト領域４５に接続されている。第２電極１１は、層間絶縁膜１８のコンタクトホール２８を介して、カソード電極としてｎ＋型領域４４に接続されている。
以上、上記の温度センスダイオード４２によっても、前述の温度センスダイオード２０と同様の機能を果たすことができる。さらに、温度センスダイオード４２は半導体基板６自体に形成されているため、温度センスダイオード２０の場合よりも、半導体基板６の発熱部である表面側の電流経路にｐｎ接合部を近づけることができる。これにより、半導体基板６の温度変化を高い精度で検出することができる。また、不純物領域からなるｐｎダイオードであれば、高温領域（たとえば２００℃以上）においても良好に動作するので、特に、ＳｉＣ、ＧａＮ等のパワーデバイスに特に有効である。
【００６２】
次に、温度センスダイオード２０，４２を複数設ける場合の接続形態のバリエーションを説明する。図１０〜図１４は、それぞれ、温度センスダイオード２０，４２の接続形態の一例を示す図である。なお、図１０〜図１４では、前述の図５Ａおよび図９Ａで示した構成要素のうち、説明に必要な要素にのみ参照符号を付している。
まず、図１０に示すように、複数の温度センスダイオード２０，４２は、一方の第１電極１０（アノード）と他方の第２電極１１（カソード）とが直列に接続されることによって構成された直列接続単位４７を含んでいてもよい。直列接続単位４７は、図１０に示すように２つの温度センスダイオード２０，４２で構成されていてもよいし、図示はしないが、３つ以上の温度センスダイオード２０，４２で構成されていてもよい。
【００６３】
図１０の構成によれば、図８に示した順方向電圧ＶＦの温度変化量（シフト量）が温度センスダイオード２０，４２の接続数に比例して増加するので、温度変化の検出感度を向上させることができる。たとえば、温度センスダイオード２０，４２の１つ当たりの順方向電圧ＶＦの振れ幅がＸｍＶ／℃であるとき、温度センスダイオード２０，４２を５つ直列に接続して直列接続単位４７を構成すれば、直列接続単位４７トータルでの振れ幅を５ＸｍＶ／℃にすることができる。
【００６４】
次に、図１１に示すように、少なくとも一対の直列接続単位４７が、互いに逆向きに並列接続されていてもよい。つまり、一方の直列接続単位４７の末端第１電極１０が他方の直列接続単位４７の末端第２電極１１に接続されて端子４８とされ、一方の直列接続単位４７の末端第２電極１１が他方の直列接続単位４７の末端第１電極１０に接続されて端子４９とされていてもよい。
【００６５】
図１１の構成によれば、複数の直列接続単位４７を合せた温度センスダイオード２０，４２の集合体の端子４８，４９にアノード側およびカソード側の極性の区別がなくなるので、半導体モジュール４（図２参照）等を組み立てるときにボンディングワイヤ等の配線の自由度を向上させることができる。つまり、一方の直列接続単位４７に逆方向バイアスが印加されても、そのとき、他方の直列接続単位４７には順方向バイアスが印加されるので、少なくとも一方を温度センスダイオードとして機能させることができる。
【００６６】
次に、図１２に示すように、複数の温度センスダイオード２０，４２は、一方および他方の第１電極１０（アノード）同士、または、一方および他方の第２電極１１（カソード）同士が直列に接続されることによって構成された逆直列接続単位５０を含んでいてもよい。逆直列接続単位５０は、図１２に示すように２つの温度センスダイオード２０，４２で構成されていてもよいし、図示はしないが、３つ以上の温度センスダイオード２０，４２で構成されていてもよい。さらに、この逆直列接続単位５０は、図１３に示すように、複数個逆直列に接続されていてもよい。
【００６７】
図１２および図１３の構成によれば、逆直列接続単位５０を構成する温度センスダイオード２０，４２のうち少なくとも一つには逆バイアスが印加されることになるので、当該逆直列接続単位５０トータルでの抵抗が高くなる。そのため、温度センスダイオード２０，４２の温度変化の監視に必要な電流を小さく抑えることができ、省電力化を達成することができる。
【００６８】
次に、図１４に示すように、温度センスダイオード２０，４２は、少なくとも一対が互いに逆向きに並列接続された構成を含んでいてもよい。つまり、一方の温度センスダイオード２０，４２の第１電極１０が他方の温度センスダイオード２０，４２の第２電極１１に接続されて端子５１とされ、一方の温度センスダイオード２０，４２の第２電極１１が他方の温度センスダイオード２０，４２の第１電極１０に接続されて端子５２とされていてもよい。
【００６９】
図１４の構成によれば、図１１の構成と同様に、温度センスダイオード２０，４２の集合体の端子５１，５２にアノード側およびカソード側の極性の区別がなくなるので、半導体モジュール４（図２参照）等を組み立てるときにボンディングワイヤ等の配線の自由度を向上させることができる。つまり、一方の温度センスダイオード２０，４２に逆方向バイアスが印加されても、そのとき、他方の温度センスダイオード２０，４２には順方向バイアスが印加されるので、少なくとも一方を温度センスダイオードとして機能させることができる。
【００７０】
以上、複数の温度センスダイオード２０，４２の接続形態は図１０〜図１４の構成に限らず、適宜の形態を採用することができる。また、上記で示した接続形態の概念（直列、直列＋逆並列、逆直列、複数の逆直列、逆並列等）は、後述する図１６Ａ〜図１６Ｃの温度センスダイオード６６にも適用することができる。
図１５Ａは、図３の半導体装置１のセル領域７の構造（トレンチゲート構造）を示す模式的な平面図である。図１５Ｂは、図１５Ａの断面図（Ｂ−Ｂ線断面図）である。図１５Ａおよび図１５Ｂは、セル領域７の構造の他の一例を示している。図１５Ａおよび図１５Ｂにおいて、前述の図４Ａおよび図４Ｂに示した構成要素と同じものには同一の参照符号を付し、説明を省略する。
【００７１】
図１５Ａおよび図１５Ｂに示すように、セル領域７において半導体基板６には、ゲートトレンチ５３が形成されている。ゲートトレンチ５３は、スイッチング素子ＳＷの各単位セル５４を区画している。ゲートトレンチ５３は、たとえば、図１５Ａに示すように平面視格子状に形成されていてもよいし、その他、ストライプ状、ハニカム状に形成されていてもよい。
【００７２】
各単位セル５４の表面部にｐ型ボディ領域５５が形成され、ｐ型ボディ領域５５の表面部にｎ＋型ソース領域５６が形成されている。ｐ型ボディ領域５５のｐ型不純物濃度は、たとえば、１×１０１５ｃｍ−３〜１×１０２０ｃｍ−３であってよい。また、ｎ＋型ソース領域５６のｎ型不純物濃度は、ｎ型の半導体基板６の不純物濃度より高く、たとえば、１×１０１８ｃｍ−３〜５×１０２１ｃｍ−３であってよい。
【００７３】
ｎ＋型ソース領域５６の内方領域には、ｐ＋型ボディコンタクト領域５７が形成されている。ｐ＋型ボディコンタクト領域５７は、ｎ＋型ソース領域５６を深さ方向に貫通して形成されている。ｐ＋型ボディコンタクト領域５７のｐ型不純物濃度は、ｐ型ボディ領域５５よりも高く、たとえば、１×１０１８ｃｍ−３〜５×１０２１ｃｍ−３であってよい。
【００７４】
ゲートトレンチ５３の内面および半導体基板６の表面には、ゲート絶縁膜５８が形成されている。ゲート絶縁膜５８は、たとえば、酸化シリコン（ＳｉＯ２）からなっていてよい。ゲート絶縁膜５８の厚さは、たとえば、３００Å〜６００Åであってよい。
ゲートトレンチ５３には、ゲート電極５９が埋め込まれている。ゲート電極５９は、ゲート絶縁膜５８を挟んでゲートトレンチ５３の側面のｐ型ボディ領域５５に対向している。ゲート電極５９は、たとえば、ｎ型ポリシリコン（ｎ型のドープトポリシリコン）からなるが、ｐ型ポリシリコンからなっていてもよい。
【００７５】
次に、セル領域７が図１５Ａおよび図１５Ｂである場合の温度センス領域９の構造を説明する。図１６Ａは、図３の半導体装置１の温度センス領域９の構造を示す模式的な平面図である。図１６Ｂは、図１６Ａの断面図（Ｂ−Ｂ線断面図）である。図１６Ｃは、図１６Ａの断面図（Ｃ−Ｃ線断面図）である。図１６Ａ〜図１６Ｃにおいて、前述の図５Ａおよび図５Ｂに示した構成要素と同じものには同一の参照符号を付し、説明を省略する。
【００７６】
図１６Ａ〜図１６Ｃに示すように、温度センス領域９は、ゲートトレンチ５３によって区画され、その周囲がゲートトレンチ５３で取り囲まれている。温度センス領域９は、図１６Ａに示すように、たとえば、四方がゲートトレンチ５３で取り囲まれた平面視四角形状であってよい。
温度センス領域９において半導体基板６の表面部にはｎ＋型領域６０が形成され、ｎ＋型領域６０の下方にｐ型領域６１が形成されている。ｐ型領域６１は、ｎ＋型領域６０に接している。ｎ＋型領域６０は、そのｎ型不純物濃度および深さがｎ＋型ソース領域５６と同じであってもよい。また、ｐ型領域６１は、そのｐ型不純物濃度および深さがｐ型ボディ領域５５と同じであってもよいが、深さに関しては図１６Ｂおよび図１６Ｃに示すように、ｐ型ボディ領域５５よりも深く、選択的に下方に突出した突出部６２を有していてもよい。
【００７７】
温度センス領域９の内方領域には、本発明の第２トレンチの一例としての温度センストレンチ６３が形成されている。つまり、温度センストレンチ６３は、温度センス領域９の周囲を取り囲むゲートトレンチ５３から独立している。この温度センストレンチ６３は、たとえば、ゲートトレンチ５３と同じ幅で形成されていてもよい。
温度センストレンチ６３は、ｐ型領域６１を貫通して形成されていてもよいが、図１６Ｂおよび図１６Ｃに示すように、突出部６２上に形成されることによってｐ型領域６１を貫通せず、その底部がｐ型領域６１（突出部６２）の内部に配置されていてもよい。
【００７８】
また、温度センストレンチ６３は、平面視環状に形成されており、その内方に閉領域６４が区画されている。当該閉領域６４には、ｐ＋型コンタクト領域６５が形成されている。ｐ＋型コンタクト領域６５は、図１６Ａに示すように閉領域６４の全面に形成されていてもよいし、図示はしないが、閉領域６４の一部のみに選択的に形成されていてもよい。ｐ＋型コンタクト領域６５は、そのｐ型不純物濃度および深さがｐ＋型ボディコンタクト領域５７と同じであってもよい。
【００７９】
温度センストレンチ６３の内面には、セル領域７のゲート絶縁膜５８が温度センス領域９にまで延びて形成されている。そして、当該ゲート絶縁膜５８の内側には、温度センス素子ＴＳの一例としての温度センスダイオード６６（ｐｎダイオード）が形成されている。
温度センスダイオード６６は、温度センストレンチ６３に埋め込まれた埋め込みポリシリコン層６７からなる。埋め込みポリシリコン層６７からなる温度センスダイオード６６は、ゲート電極５９と同一工程で形成されていてもよいし、ゲート電極５９と別工程で形成されていてもよい。
【００８０】
温度センスダイオード６６は、ｐ型領域６８と、ｐ型領域６８と横方向に隣接するｎ＋型領域６９とを含む。つまり、環状の温度センストレンチ６３の一定領域にｐ型領域６８が底部まで埋め込まれ、このｐ型領域６８に隣接するように、ｎ＋型領域６９が温度センストレンチ６３の他の領域に底部まで埋め込まれていてもよい。ｐ型領域６８とｎ＋型領域６９とが横方向に隣接する構成であれば、ｐ型領域６８およびｎ＋型領域６９が平面視で重なっていないので、別途引き回し配線等を必要とせず、ｐ型領域６８およびｎ＋型領域６９のどちらに対しても、簡単にコンタクトをとることができる。
【００８１】
また、ｐ型領域６８のｐ型不純物濃度は、たとえば、１×１０１５ｃｍ−３〜１×１０２０ｃｍ−３（ｐ型ボディ領域５５と同じ）あってよい。ｎ＋型領域６９のｎ型不純物濃度は、たとえば、１×１０１８ｃｍ−３〜５×１０２１ｃｍ−３（ｎ＋型ソース領域５６と同じ）であってよい。
温度センスダイオード６６は、さらに、ｐ＋型コンタクト領域７０を含んでいてもよい。ｐ＋型コンタクト領域７０は、ｐ型領域６８に接するように形成されているが、ｎ＋型領域６９からはｐ型領域６８を隔てて分離されている。ｐ＋型コンタクト領域７０は、図１６Ｃに示すように温度センストレンチ６３の底部まで埋め込まれてｐ型領域６８と横方向に隣接していてもよいし、図示はしないが、ｐ型領域６８とｎ＋型領域６９との境界から離れた位置において、ｐ型領域６８の表面部に選択的に形成されていてもよい。また、ｐ＋型コンタクト領域７０のｐ型不純物濃度は、たとえば、１×１０１８ｃｍ−３〜５×１０２１ｃｍ−３（ｐ＋型ボディコンタクト領域５７と同じ）であってよい。
【００８２】
なお、図３の第１電極１０が、アノード電極としてｐ＋型コンタクト領域７０に接続され、図３の第２電極１１が、カソード電極としてｎ＋型領域６９に接続される。
以上、上記の温度センスダイオード６６によっても、前述の温度センスダイオード２０と同様の機能を果たすことができる。さらに、温度センスダイオード６６（ｐｎダイオード）が半導体基板６の表面部に埋め込まれているため、温度センスダイオード２０の場合よりも、半導体基板６の発熱部である表面側の電流経路にｐｎ接合部を近づけることができる。これにより、半導体基板６の温度変化を高い精度で検出することができる。
【００８３】
以上、本発明の一実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【００８４】
また、温度センス素子ＴＳとしては、前述の温度センスダイオード２０，４２（ｐｎダイオード）の他、ショットキーバリアダイオード等を採用することもできる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００８５】
１  半導体装置
２  ソースパッド
３  ゲートパッド
４  半導体モジュール
５  短絡保護回路
６  半導体基板
７  セル領域
９  温度センス領域
１０  第１電極
１１  第２電極
１２  ｐ型ボディ領域
１３  単位セル
１４  ｎ＋型ソース領域
１６  ゲート絶縁膜
１７  ゲート電極
２０  温度センスダイオード
２１  ポリシリコン層
２２  ｐ型領域
２３  ｎ＋型領域
２４  ｐ＋型コンタクト領域
２５  ｐ型外周領域
２６  ｐ型ベース層
４２  温度センスダイオード
４３  ｐ型領域
４４  ｎ＋型領域
４５  ｐ＋型コンタクト領域
４６  ｐ型外周領域
４７  直列接続単位
４８  端子
４９  端子
５０  逆直列接続単位
５１  端子
５２  端子
５３  ゲートトレンチ
５４  単位セル
５５  ｐ型ボディ領域
５６  ｎ＋型ソース領域
５８  ゲート絶縁膜
５９  ゲート電極
６３  温度センストレンチ
６６  温度センスダイオード
６７埋め込みポリシリコン層
６８  ｐ型領域
６９  ｎ＋型領域
７０  ｐ＋型コンタクト領域
ＳＷ  スイッチング素子
ＴＳ  温度センス素子
Ｇ／Ｄ  ゲートドライバ
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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【図７Ｊ】
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【図７Ｋ】
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【図７Ｌ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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