(57)【要約】      （修正有）【課題】パッケージオンパッケージ（ＰｏＰ）構造等のマイクロ電子パッケージ構造のアセンブリで用いられるアセンブリプロセスは、パッケージの反りおよび低品質なはんだ接合部の形成といった問題が、パッケージ性能に影響を与え得る。【解決手段】方法及び構造は、第１のダイ１０４を備える第１の基板１０２を含む。この場合、アンダーフィル材１１５は、第１のダイに隣接する第１の基板の第１の表面上に配置される。第２の基板１０８は第１の基板上に配置され、第１のダイの上方に配置された少なくとも１つの開口部１１６を備え、少なくとも１つの開口部は、少なくとも部分的にアンダーフィル材で充填される。【選択図】図１
2019068043.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板と、
前記第１の基板の表面上に配置された第１のダイと、
前記第１のダイに隣接する、前記第１の基板の前記表面上に配置されたアンダーフィル材と、
前記第１の基板上に配置された第２の基板であって、前記第２の基板は少なくとも１つの開口部を有し、前記少なくとも１つの開口部は前記第１のダイの上方に配置され、前記少なくとも１つの開口部は、少なくとも部分的に前記アンダーフィル材で充填されている、第２の基板と、を備える、マイクロ電子パッケージ構造。
【請求項２】
前記少なくとも１つの開口部の幅は、約３０ミクロン〜約１０００ミクロンの範囲を有する、請求項１に記載のマイクロ電子パッケージ構造。
【請求項３】
ダイが、前記第２の基板上に配置されている、請求項１または２に記載のマイクロ電子パッケージ構造。
【請求項４】
前記少なくとも１つの開口部は、前記アンダーフィル材に隣接する、前記第２の基板の側壁を有する、請求項１から３のいずれか一項に記載のマイクロ電子パッケージ構造。
【請求項５】
前記少なくとも１つの開口部は、前記第１のダイのフットプリント内に配置されている、請求項１から４のいずれか一項に記載のマイクロ電子パッケージ構造。
【請求項６】
前記第２の基板は、インタポーザを含む、請求項１から５のいずれか一項に記載のマイクロ電子パッケージ構造。
【請求項７】
前記第１のダイは、システムオンチップダイを含む、請求項１から６のいずれか一項に記載のマイクロ電子パッケージ構造。
【請求項８】
前記マイクロ電子パッケージ構造は、パッケージオンパッケージアセンブリを含む、請求項１から７のいずれか一項に記載のマイクロ電子パッケージ構造。
【請求項９】
上部基板の中央部に少なくとも１つの開口部を形成する段階と、
前記上部基板を下部基板に取り付ける段階であって、前記下部基板は第１のダイを有する、取り付ける段階と、
前記少なくとも１つの開口部内に、アンダーフィル材を適用する段階と、
前記第１のダイに隣接して前記アンダーフィル材を形成する段階と、を備える、マイクロ電子パッケージ構造を形成する方法。
【請求項１０】
前記上部基板を取り付ける段階は、さらに、前記少なくとも１つの開口部を前記第１のダイのフットプリント内に配置する段階を含む、請求項９に記載のマイクロ電子パッケージ構造を形成する方法。
【請求項１１】
前記上部基板と前記下部基板との間に配置されたはんだ接合部に隣接して前記アンダーフィル材を形成する段階をさらに備える、請求項９または１０に記載のマイクロ電子パッケージ構造を形成する方法。
【請求項１２】
前記少なくとも１つの開口部を形成する段階は、前記少なくとも１つの開口部をレーザドリルする段階を含む、請求項９から１１のいずれか一項に記載のマイクロ電子パッケージ構造を形成する方法。
【請求項１３】
前記下部基板は、前記下部基板の第１の面に配置された複数のダイを有する、請求項９から１２のいずれか一項に記載のマイクロ電子パッケージ構造を形成する方法。
【請求項１４】
前記下部基板上に追加の上部基板を配置し、前記上部基板と前記追加の上部基板との間の空隙に前記アンダーフィル材を適用する段階をさらに備える、請求項１３に記載のマイクロ電子パッケージ構造を形成する方法。
【請求項１５】
前記空隙は、約１３０ミクロン〜約１８０ミクロンの範囲の幅を有する、請求項１４に記載のマイクロ電子パッケージ構造を形成する方法。
【請求項１６】
前記マイクロ電子パッケージ構造は、パッケージオンパッケージアセンブリを含む、請求項９から１５のいずれか一項に記載のマイクロ電子パッケージ構造を形成する方法。
【請求項１７】
ボードと、
前記ボードに取り付けられたマイクロ電子パッケージアセンブリと、を備え、
前記マイクロ電子パッケージアセンブリは、
第１の基板と、
前記第１の基板上の第１のダイであって、アンダーフィル材が前記第１の基板の第１の表面上に、前記第１のダイに隣接して配置されている、第１のダイと、
前記第１の基板上に配置された第２の基板であって、前記第２の基板は、前記第１のダイの上方に少なくとも１つの開口部を有し、前記少なくとも１つの開口部は少なくとも部分的に、前記アンダーフィル材で充填されている、第２の基板と、を含む、マイクロ電子システム。
【請求項１８】
前記少なくとも１つの開口部は、前記第１のダイのフットプリント内に配置されている、請求項１７に記載のマイクロ電子システム。
【請求項１９】
前記少なくとも１つの開口部は、約１００ミクロン〜約１０００ミクロンの範囲の幅を有する、請求項１７または１８に記載のマイクロ電子システム。
【請求項２０】
前記少なくとも１つの開口部の深さは、前記第２の基板の高さに等しい、請求項１７から１９のいずれか一項に記載のマイクロ電子システム。
【請求項２１】
少なくとも１つのはんだ構造が、前記第１の基板の周辺部において、前記第１の基板と前記第２の基板との間に配置され、前記アンダーフィル材は、前記少なくとも１つのはんだ構造に隣接している、請求項１７から２０のいずれか一項に記載のマイクロ電子システム。
【請求項２２】
前記第２の基板は第２のダイを含む、請求項１７から２１のいずれか一項に記載のマイクロ電子システム。
【請求項２３】
前記第２のダイは、少なくとも部分的に、前記少なくとも１つの開口部のうちの少なくとも１つの上方に配置されている、請求項２２に記載のマイクロ電子システム。
【請求項２４】
前記第１のダイは、システムオンチップを含む、請求項１７から２３のいずれか一項に記載のマイクロ電子システム。
【請求項２５】
前記マイクロ電子パッケージアセンブリは、パッケージオンパッケージアセンブリを含む、請求項１７から２４のいずれか一項に記載のマイクロ電子システム。
【発明の詳細な説明】
【背景技術】
【０００１】
例えば、パッケージオンパッケージ（ＰｏＰ）構造等のマイクロ電子パッケージ構造のアセンブリで用いられるアセンブリプロセスは、電子機器メーカにとっての製造上の課題となり得る。パッケージの反りおよび低品質なはんだ接合部の形成といった問題が、パッケージ性能に影響を与え得る。
【図面の簡単な説明】
【０００２】
本明細書は、特定の実施形態について特記し、明瞭に特許請求した、特許請求の範囲で締めくくられるが、これらの実施形態に係る利点は、以下の詳細な説明を添付図面と併せて読むと、より容易に把握できる。
【０００３】
【図１】実施形態による、パッケージ構造の断面図を表わす。
【０００４】
【図２ａ】実施形態による、パッケージ構造を形成する方法の断面図を表わす。
【図２ｂ】実施形態による、パッケージ構造を形成する方法の断面図を表わす。
【図２ｃ】実施形態による、パッケージ構造を形成する方法の断面図を表わす。
【図２ｄ】実施形態による、パッケージ構造を形成する方法の断面図を表わす。
【図２ｅ】実施形態による、パッケージ構造を形成する方法の断面図を表わす。
【図２ｆ】実施形態による、パッケージ構造の平面図を示す。
【０００５】
【図３】実施形態による、パッケージアセンブリの断面図を表わす。
【０００６】
【図４】実施形態による、パッケージ構造を形成する方法のフローチャートを表わす。
【０００７】
【図５】実施形態による、コンピューティングデバイスの概略図を表わす。
【発明を実施するための形態】
【０００８】
以下の詳細な説明においては、方法および構造が実施されてよい特定の実施形態を例示として示す添付図面への参照がなされる。これらの実施形態は、当業者が実施形態を実施可能となるように、十分詳細に説明されている。様々な実施形態は異なってはいるが、必ずしも相互に排他的ではないことを理解されたい。例えば、一実施形態に関する本明細書に記載の具体的な特徴、構造または特性は、当該実施形態の精神および範囲から逸脱することなく、他の実施形態の中で実施されてよい。また、開示された各実施形態内の個々の構成要素の位置または構成は、当該実施形態の精神および範囲から逸脱することなく、修正されてよいことを理解されたい。
【０００９】
従って、以下の詳細な説明は、限定的意味に理解されるべきではなく、実施形態の範囲は、添付の特許請求の範囲によって専ら規定され、特許請求の範囲に付与される均等の完全な範囲に沿って適切に解釈されるものとする。図面中、いくつかの図を通して、同様の参照符号は、同一または類似の機能を指してよい。本明細書で用いる用語「上方（ｏｖｅｒ）」、「に（ｔｏ）」、「間（ｂｅｔｗｅｅｎ）」および「上（ｏｎ）」は、１つの層の他の層に対する相対位置を指してよい。別の層の「上方（ｏｖｅｒ）」または「上（ｏｎ）」にある１つの層、または、別の層「に（ｔｏ）」接合された１つの層は、別の層と直接接触してよく、あるいは、１または複数の介在層を有してもよい。複数の層「間（ｂｅｔｗｅｅｎ）」にある１つの層は、当該複数の層と直接接触してよく、あるいは、１または複数の介在層を有してもよい。互いに「隣接（ａｄｊａｃｅｎｔ）」する層および／または構造は、介在構造／層をそれらの間に有しても、有していなくてもよい。別の層／構造上に直接存在する、または別の層／構造と直接接触する層／構造は、介在層／構造をそれらの間に有していなくてもよい。
【００１０】
本明細書における実施形態の種々の実装は、パッケージ基板等の基板上に形成され、または基板上で実行されてよい。パッケージ基板は、集積回路（ＩＣ）ダイ等のダイと、マイクロ電子パッケージ（例えば、回路基板）が連結されてよい次レベルのコンポーネントとの間の電気通信を提供可能な任意の好適なタイプの基板を備えてよい。別の実施形態において、基板は、ＩＣダイと下部ＩＣ／ダイパッケージに連結された上部ＩＣパッケージとの間の電気通信を提供可能な任意の好適なタイプの基板を備えてよい。さらなる実施形態において、基板は、上部ＩＣパッケージと、ＩＣパッケージが連結される次レベルのコンポーネントとの間の電気通信を提供可能な任意の好適なタイプの基板を備えてよい。
【００１１】
また、基板は、ダイ／デバイスに構造的支持を提供してもよい。例示として、一実施形態において、基板は、誘電性材料および金属が交互に重なった層を含む、コア層（誘電体または金属コアのいずれか）の周囲に構築されたマルチレイヤ基板を備えてよい。別の実施形態において、基板は、コアレスマルチレイヤ基板を備えてよい。また、他のタイプの基板および基板材料にも、開示された実施形態での使用が見出されてよい（例えば、セラミック、サファイア、ガラス等）。さらに、一実施形態によると、基板は、ダイそれ自体の上方に構築された誘電性材料および金属が交互に重なった層を備えてよい。このプロセスは、場合により、「バンプレスビルドアッププロセス」と称される。かかるアプローチが用いられる場合、導電性インターコネクトが必要であっても、なくてもよい（場合によっては、ビルドアップ層がダイの上方に直接配置されてよい）。
【００１２】
ダイ／デバイスは、任意のタイプの集積回路デバイスを備えてよい。一実施形態において、ダイは、処理システム（シングルコアまたはマルチコアのいずれか）を含んでよい。例えば、ダイは、マイクロプロセッサ、グラフィックプロセッサ、信号プロセッサ、ネットワークプロセッサ、チップセット等を備えてよい。一実施形態において、ダイは、複数の機能ユニット（例えば、１または複数の処理ユニット、１または複数のグラフィックユニット、１または複数の通信ユニット、１または複数の信号処理ユニット、１または複数のセキュリティユニット等）を有するシステムオンチップ（ＳｏＣ）を備えてよい。しかしながら、開示された実施形態は、任意の特定のタイプまたはクラスのデバイス／ダイに限定されることはないことを理解されたい。
【００１３】
導電性インターコネクト構造が、ダイ／デバイスの面に配置されてよく、例えば、ダイ／デバイスと基板との、またはダイ／デバイスと別のダイ／デバイスとの間の電気通信を提供可能な任意のタイプの構造および材料を備えてよい。一実施形態において、導電性インターコネクト構造は、導電性端子をダイ（例えば、パッド、バンプ、スタッドバンプ、コラム、ピラーまたは他の好適な構造若しくは構造の組み合わせ）上に、および、対応する導電性端子を基板（例えば、パッド、バンプ、スタッドバンプ、コラム、ピラーまたは他の好適な構造若しくは構造の組み合わせ）上に、備えてよい。はんだ（例えば、ボールまたはバンプの形態）が、基板および／またはダイ／デバイスの端子上に配置されてよく、その後、これらの端子は、はんだリフロープロセスを用いて接合されてよい。もちろん、多くの他のタイプのインターコネクトおよび材料も可能であることを理解されたい（例えば、ダイと基板との間を延びるワイヤボンド）。
【００１４】
ダイ上の端子は、複数の層に配置される場合であろうと、または、１または複数の合金および／または１または複数の金属間化合物を形成するために組み合わされる場合であろうと、任意の好適な材料または任意の好適な材料の組み合わせを備えてよい。例えば、ダイ上の端子は、銅、アルミニウム、金、銀、ニッケル、チタニウム、タングステンに加え、これらの金属および／または他の金属の任意の組み合わせを含んでよい。他の実施形態において、端子は、１または複数の非金属材料（例えば、導電性ポリマー）を含んでよい。また、基板上の端子も、複数の層に配置される場合であろうと、または、１または複数の合金および／または１または複数の金属間化合物を形成するために組み合わされる場合であろうと、任意の好適な材料または任意の好適な材料の組み合わせを備えてよい。
【００１５】
例えば、基板上の端子は、銅、アルミニウム、金、銀、ニッケル、チタニウム、タングステンに加え、これらの金属および／または他の金属の任意の組み合わせを含んでよい。任意の好適なはんだ材料を用いて、ダイおよび基板のそれぞれの相手端子を接合してよい。例えば、はんだ材料は、錫、銅、銀、金、鉛、ニッケル、インジウムのうちの任意の１または複数に加え、これらの金属および／または他の金属の任意の組み合わせを含んでよい。また、はんだは、はんだ特性を変更すべく（例えば、リフロー温度を変更すべく）、１または複数の添加物および／またはフィラー材料を含んでよい。
【００１６】
キャピラリーアンダーフィルのための開口部を備えたインタポーザを形成する方法等、パッケージング構造を形成する方法に係る実施形態について、説明する。それらの方法／構造は、第１のダイを備える第１の基板を含んでよく、この場合、アンダーフィル材は、第１の基板の第１の表面上に第１のダイに隣接して配置される。第２の基板は第１の基板上に配置され、この場合、第２の基板は、第１のダイの上方に配置された少なくとも１つの開口部を備え、この場合、少なくとも１つの開口部は少なくとも部分的にアンダーフィル材で充填される。本明細書に記載の実施形態は、システムオンチップ（ＳＯＣ）ＰＯＰパッケージアセンブリ等のパッケージ構造のためのはんだ接合の信頼性を改善する。
【００１７】
図１は、少なくとも１つの開口部を有するインタポーザを備えたパッケージ構造の実施形態を図示する。図１中（断面図）、パッケージオンパッケージ（ＰｏＰ）アセンブリの一部を備えてよいパッケージ構造１００の一部は、第１の基板１０２を備えてよい。第１の基板１０２は、誘電性および導電性の材料／層（不図示）が交互に重なった層を備えてよく、誘電性および導電性の材料／層は、例えば、ＩＯ信号、ＶｓｓおよびＶｃｃ電源プレーン等のルーティング信号を備えてよい。第１の基板１０２の誘電性材料は、ビスマレイミドトリアジン樹脂等の材料、難燃グレード４材料、ポリイミド材料、ガラス強化エポキシマトリクス材料等に加え、それらの積層または複数の層を備えてよい。マイクロエレクトロニクスの第１の基板１０２の導電ルートは、任意の導電性材料で構成されてよく、それらとしては限定ではないが、銅およびアルミニウムおよびこれらの合金等の金属が挙げられる。一実施形態において、第１の基板１０２は基板パネルを含んでよく、複数のダイが基板パネル上に配置されてよく、続けて、例えば、アセンブリプロセス中に、基板の部分が個々のダイを有する個々の部分に分割されてよい。
【００１８】
さらに、第１の基板１０２は、第１の基板１０２の第１の表面上に配置された少なくとも１つのダイ１０４を備えてよい。少なくとも１つのダイ１０４は、マイクロプロセッサ、チップセット、グラフィックデバイス、無線デバイス、メモリデバイス、特定用途向け集積回路等の任意の好適なタイプのダイを含んでよい。少なくとも１つのダイ１０４は、フリップチップまたはＣｏｎｔｒｏｌｌｅｄ  Ｃｏｌｌａｐｓｅ  Ｃｈｉｐ  Ｃｏｎｎｅｃｔｉｏｎ（Ｃ４）構成として一般に知られている構成において、複数の導電性インターコネクト１０６を通して、第１の基板１０２の第１の表面１０５に取り付けられてよい。導電性インターコネクト１０６は、マイクロ電子デバイス１０４のアクティブ表面上に配置された相互接続パッド（不図示）と、第１の基板／基板パネル１０２の第１の面１０５上に配置された相互接続パッド（不図示）との間を延伸してよい。
【００１９】
はんだインターコネクト構造１２２は、スルーモールドインターコネクト（ＴＭＩ）構造１２２を備えてよく、はんだ相互接続構造１２２は、第１の基板１０２上に配置された個々のダイに隣接して配置されてよく、はんだインターコネクト構造１２２は、第１の基板１０２の第１の面１０５上に配置されたコンタクト構造１０３上に配置されてよい。少なくとも１つのダイ／デバイス１０４は、例えば、システムオンチップデバイスを備えてよく、それぞれ個々のダイ１０４は、はんだインターコネクト構造１２２間に配置されてよい。エポキシアンダーフィル材等のアンダーフィル材１１５が、少なくとも１つのダイ１０４およびはんだインターコネクト構造１２２に隣接して、および第１の基板１０２の第１の表面上に配置されてよい。
【００２０】
第２の基板１０８は、第１の基板１０２上に配置されてよく、例えば、インタポーザを備えてよい。第２の基板１０８は、誘電性材料内に配置された導電性トレース等の任意の好適なタイプの基板材料／信号ルーティングを備えてよい。第２の基板１０８は、一連の不連続部／開口部１１６を備えてよく、この場合、不連続部１１６には、少なくとも部分的にエポキシアンダーフィル化合物１１５が充填されてよい。開口部１１６は、開口部１１６内に少なくとも部分的に配置されたアンダーフィル材１１５に隣接する側壁を備えてよい。
【００２１】
一実施形態において、開口部１１６は、第２の基板１０８の高さと略同一の高さを有してよく、この場合、インタポーザの高さは、約５０ミクロン〜約３００ミクロンの範囲を有してよい。一実施形態において、開口部１１６は、約１００ミクロン〜約１０００ミクロンの範囲の幅１１７を備えてよい。開口部１１６の幅１１７は、特定の設計要件により異なってよい。空隙１１２が、隣接する第２の基板１０８、１０８'間に配置されてよい。隣接する第２の基板１０８、１０８'は、隣接するダイ１０４、１０４'の上方にそれぞれ配置されてよい。一実施形態において、空隙１１２は、約１２０ミクロン〜約１８０ミクロンの幅１１２を有してよい。本明細書でさらに詳述する通り、開口部１１６は、アセンブリプロセッシング中のアンダーフィル材の適用に役立つ。一実施形態において、開口部１１６は、第２の基板における、信号ルーティング／導電性トレースが配置されていない領域に形成され、ダイ１０４のフットプリント１１８内に配置される。アンダーフィルの適用プロセス中に、開口部／通気口１１６を用いることで、空隙の幅１１２が大きく低減される。
【００２２】
図２ａ〜２ｆは、実施形態によるパッケージ構造の形成方法の断面図を示す。図２ａ〜２ｂ中、図１の第２の基板１０８のような基板２０８が設けられてよい。例えば、レーザドリルプロセス２４０等の除去プロセス２４０を用いて、第２の基板２０８に開口部２１６を形成してよく（図２ｂ）、この場合、開口部２１６は、側壁２０９を備えてよい。形成される開口部２１６の数は、特定の適用に応じて異なってよく、アセンブルされるべき／基板２０８に連結されるべきデバイスの熱的考察に応じて異なってよい。一実施形態において、開口部２１６の幅２１７は、約１００〜約１０００ミクロンの範囲を有してよい。いくつかの実施形態において、開口部の側壁は、様々な角度／形状を有してよく、非鉛直の側壁を有してよい。一実施形態において、開口部２１６は、例えば、円形または長方形の形状（上面から見た場合）、あるいは任意の他の好適な形状を有してよい。
【００２３】
例えば、取り付けプロセスにより、少なくとも１つの基板／インタポーザ２０８が図１の第１の基板１０２と同様の下部基板２０２に配置されてよく、ここでは、簡易的に２つの基板／インタポーザ２０８、２０８'が図示されている（図２ｃ）。下部基板２０２は基板パネルを備えてよく、この場合、複数のダイ２０４（簡易的に、ダイ２０４、２０４'が図示されている）がそこに配置されてよい。一実施形態において、少なくとも１つのダイ２０４、２０４'は、例えば、中央処理装置（ＣＰＵ）および／または例えば、システムオンチップの一部を備えてよい。一実施形態において、ダイ２０４、２０４'は隣接した状態で、はんだインターコネクト構造２２２を間に挟んで配置されてよく、はんだインターコネクト構造２２２は、ＴＭＩインターコネクト構造２２２を備えてよい。一実施形態において、空隙２１３が、２つの基板／インタポーザ２０８、２０８'間に配置され、この場合、当該空隙は、約１３０〜約１８０ミクロンの範囲の幅２１２を有する。一実施形態において、基板２０８の開口部２１６が、ダイ２０４のフットプリント内に配置されてよい。
【００２４】
一実施形態において、アンダーフィル材２１５が適用プロセス２４２を用いて適用されてよく、適用プロセス２４２は、キャピラリーアンダーフィル適用プロセスを含んでよい（図２ｄ）。基板２０８、２０８'は、少なくとも１つの開口部２１６に加え、基板２０８、２０８'間の空隙２１３を備えてよいので、アンダーフィル２１５は、ダイ２０４、２０４'間、ＴＭＩ構造２２２間、および基板２０８、２０８'と下部基板２０２との間に、より均等に適用されてよい。アンダーフィル材２１５を適用する複数の開口部を有することによって、反りおよびボイドが大幅に減る、またはなくなる。
【００２５】
その結果、はんだ接合の信頼性が向上する。アンダーフィル材２１５が最初にインタポーザ２０８の中央から流れた後、続けてインタポーザ／基板２０８の外側領域に向かって流れる傾向があるので、本明細書の実施形態に係る基板／インタポーザ２０８内に配置される開口部２１６は、ボイドトラッピングを防ぐ。適用プロセス２４２は、基板パネル２０２上の隣接するインタポーザ２０８'に向かいマージ／流れる前に、第１のインタポーザ２０８の下方の容積を充填する傾向がある。ここに含まれる基板／インタポーザ構造は、アンダーフィル材が基板／インタポーザ２０８の中央に向かい、流入することを可能にする傾向があり、そのとき空気が開口部２１６を通して逃れてよい。
【００２６】
図２ｅは、ダイアタッチプロセス２４４により、第２のダイ２２０が基板／インタポーザ２０８に取り付けられる、一実施形態の断面図を示す。一実施形態において、第２のダイ２２０はメモリダイを備えてよいが、特定の適用により、任意の好適なタイプのダイを備えてもよい。いくつかの実施形態において、マルチプルダイおよび／または複数の積層ダイが基板２０８上に配置されてよい。一実施形態において、第２のダイ２２０が少なくとも部分的に、インタポーザ２０８の開口部２１６上／上方に配置されてよい。一実施形態において、第２のダイ２２０は、基板の部分２０８ａ〜２０８ｄの側壁２０９間の、第２のダイ２２０のホットスポットが配置され得ない場所に配置されてよい。というのは、開口部２１６内に配置されたアンダーフィル材２１５は、第２のダイ２２０のホットスポット位置において熱の問題を悪化させる可能性があるからである。図２ｆは、基板２０８の平面図を示し、この場合、開口部２１６は、下部基板２０２上に配置されたダイ２０４のフットプリント内に配置されている。
【００２７】
図３は、パッケージアセンブリ３００の一実施形態を示す。一実施形態において、パッケージアセンブリ３００は、第１の基板３０２の第１の面３０５上に配置された第１のダイ３０４を備えてよい下部／第１のパッケージ３４５を備えてよい。第１のパッケージ３４５は、上部／第２のパッケージ３４７に取り付け／配置されてよく、この場合、上部パッケージ３４７は、上部／第２の基板３０８の第１の面３２８上に配置された第２のダイ３２０を備えてよい。一実施形態において、第２の／上部基板３０８は、側壁３０９を有する不連続部／開口部３１６を備えてよく、この場合、開口部３１６には、少なくとも部分的にアンダーフィル材３１５が充填されている。一実施形態において、例えば、開口部３１６は、約１００ミクロン〜約１０００ミクロンの幅を有してよく、長方形または円形の形状等の任意の好適な形状を有してよい。一実施形態において、開口部３１６は、第１のダイ３０４のフットプリント内に配置されてよい。
【００２８】
一実施形態において、はんだボール／はんだ接合部３２２が、第１の基板３０２の第１の面３０５上に配置された導電性コンタクトパッド３０３、および、第２の基板３０８の第２の面３３０の両方に配置されてよく、はんだボール／はんだ接合部３２２は、第２の基板３０８を第１の基板３０２に電気的および物理的に連結してよい。はんだボール３２２は、例えば、表面実装技術プロセス（ＳＭＴ）等の前の取り付け／リフロープロセスを経ることによって形成済みであってよく、この場合、はんだボール３２２は、約２００℃を越える温度サイクルを経て、第１のパッケージ３０２と第２のパッケージ３０８との間にはんだ接合部３２２が形成される。アンダーフィル材３１５がはんだ構造３２２に隣接して且つダイ３０４に隣接して配置されてよく、第１の基板３０２の第１の面３０５上に配置されてよい。
【００２９】
例えば、図２ｅの第１の基板パネル２０２等の基板パネルを、複数の別個のパッケージに分割した後、マザーボード等のボード３３５が、パッケージアセンブリ３００の下部基板３０２に取り付けられてよい。複数のはんだインターコネクト３２７が、ボード３３５と、下部／第１の基板３０２の第２の面３３７との間に配置されてよい。接合された第１のパッケージ３０２および第２のパッケージ３０８は、パッケージオンパッケージ（ＰＯＰ）アセンブリ３００を備えてよい。一実施形態において、第２のダイ３２０が、第１のダイ３０４の上／上方に配置されてよい。
【００３０】
第１のダイ３０４は、例えば、システムオンチップまたは中央処理装置（ＣＰＵ）を備えてよいが、任意の他の好適なタイプのダイを備えてもよい。一実施形態において、はんだボール３２２はスルーモールドインターコネクト（ＴＭＩ）はんだボール３２２を有してよい。図３のパッケージ構造３００は、前のキャピラリーアンダーフィルプロセス中に、アンダーフィル材３１５のより均等な適用を提供する開口部３１６に起因して、反りおよびボイドの減りを示す。
【００３１】
ボード３３５は、任意の好適なタイプの回路基板、またはボード３３５上に配置された様々なコンポーネントのうちの１または複数の間で電気通信を提供可能な他の基板を備えてよい。一実施形態において、例えば、ボード３３５は、誘電性材料の層で互いに分離され、且つ導電性ビアで相互接続された複数の金属層を有するプリント回路基板（ＰＣＢ）を備えてよい。金属層のうちの任意の１または複数は、おそらくは他の金属層と連携して、ボード３３５に連結されたコンポーネント間で電気信号をルーティングすべく、所望の回路パターンで形成されてよい。しかしながら、開示された実施形態は、上記のＰＣＢに限定されることはないこと、さらに、ボード３３５は任意の他の好適な基板を備えてよいことを理解されたい。
【００３２】
ＰｏＰアセンブリ３００は、第１のパッケージ３４５および第２のパッケージ３４７を含み、この場合、第１のパッケージ３４５および第２のパッケージ３４７の各々は、任意の好適なデバイス／ダイ、または複数のデバイスの組み合わせを含んでよい。一実施形態によると、第１のパッケージ３４５は１または複数の処理システムを含み、第２のパッケージ３４７は１または複数のメモリデバイスを含む。別の実施形態においては、第１のパッケージ３４５は１または複数の処理システムを含み、第２のパッケージ３４７は無線通信システムを備える（または代替的に、通信システムの１または複数のコンポーネントを含む）。
【００３３】
さらなる実施形態において、第１のパッケージ３４５は１または複数の処理システムを含み、第２のパッケージ３４７はグラフィック処理システムを含む。ＰｏＰアセンブリ３００は、ハンドヘルドコンピューティングシステム（例えば、携帯電話、スマートフォン、音楽プレーヤ等）、モバイルコンピューティングシステム（例えば、ラップトップ、ネットトップ、タブレット等）、デスクトップコンピューティングシステム、またはサーバ等の任意のタイプのコンピューティングシステムの一部を含んでよい。一実施形態において、ＰｏＰアセンブリ３００は、ソリッドステートドライブ（ＳＳＤ）を備える。
【００３４】
本明細書に記載の実施形態は、ボイドのない接着キャピラリーアンダーフィルプロセスを可能にする、例えば、ＰＯＰパッケージアセンブリのようなパッケージアーキテクチャ等のための基板／インタポーザ構造を提供する。反りが減り、熱特性およびはんだ接合の信頼性が、著しく改善される。パネル構造上の隣接する基板／インタポーザ間の空隙が大きく低減され、その結果、プロセスのスループットを向上させる。アンダーフィル材がインタポーザの中央から、インタポーザの外側領域に向かって流れ、パネル上の隣接するインタポーザをマージする前に、第１のインタポーザの下方の容積を充填するので、本明細書の実施形態の基板／インタポーザ内に配置された開口部は、ボイドトラッピングを防ぐ。基板／インタポーザの開口部の数およびサイズは、特定の適用に合わせて最適化されてよい。本明細書の実施形態を用いることによって、適用（ディスペンス）の速度が向上してよく、開口部の位置は、ルーティング層が回避されている基板／インタポーザの領域に配置されてよい。
【００３５】
図４は、本明細書の実施形態による方法４００を示す。段階４０２において、少なくとも１つの開口部が、上部基板の中央部に形成されてよい。一実施形態において、少なくとも１つの基板４０２は、上部ＰＯＰパッケージのインタポーザを備えてよい。一実施形態において、少なくとも１つの開口部は、約１００ミクロン〜約１０００ミクロンの幅を有してよく、他の実施形態においては、少なくとも１つの開口部は、約０．９ｍｍ〜約１．１ｍｍの幅／直径を有してよい。段階４０４において、上部基板が下部基板に取り付けられてよく、ここで、下部基板は第１のダイを備える。一実施形態において、下部基板は、ＰＯＰパッケージの下部パッケージを備えてよい。段階４０６において、アンダーフィル材が、少なくとも１つの開口部内に適用されてよい。一実施形態において、アンダーフィル材は、キャピラリーアンダーフィルプロセスを用いて適用されてよい。段階４０８において、アンダーフィル材は、第１のダイに隣接して形成されてよい。一実施形態において、アンダーフィル材は、少なくとも１つの開口部内に少なくとも部分的に形成されてよい。一実施形態において、加えてアンダーフィル材は、下部基板上に配置された隣接するインタポーザ間に位置する空隙内に適用されてよく、この場合、空隙は、約１２０ミクロン〜約１８０ミクロンの幅を有してよい。
【００３６】
本明細書の実施形態に係る構造は、パッケージ構造に配置されたダイ等のマイクロ電子デバイスと、当該パッケージ構造が連結されてよい次レベルのコンポーネント（例えば、回路基板）との間で電気通信を提供可能な任意の好適なタイプの構造と連結されてよい。本明細書の実施形態に係るデバイス／パッケージ構造およびこれらのコンポーネントは、例えば、プロセッサダイで用いられるロジック回路等の回路要素を備えてよい。メタライゼーション層および絶縁材料に加え、金属層／インターコネクトを外部デバイス／層に連結してよい導電性コンタクト／バンプが、本明細書の構造に含まれてよい。いくつかの実施形態において、構造は複数のダイをさらに備えてよく、当該複数のダイは、特定の実施形態に応じ、互いに積層されてよい。一実施形態において、ダイは、パッケージ構造に部分的または完全に埋め込まれてよい。
【００３７】
本明細書に含まれる様々な実施形態のデバイス構造はシステムオンチップ（ＳＯＣ）製品に用いられてよく、スマートフォン、ノートブック、タブレット、ウェアラブルデバイスおよび他の電子モバイルデバイスといったデバイスにおいて用途を見出してよい。種々の実装において、パッケージ構造は、ラップトップ、ネットブック、ウルトラブック、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、モバイルフォン、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、ポータブル音楽プレーヤ、またはデジタルビデオレコーダ、およびウェアラブルデバイスに含まれてよい。さらなる実装において、本明細書のパッケージデバイスは、データを処理する任意の他の電子デバイスに含まれてよい。
【００３８】
図５は、本明細書に記載のパッケージ構造の実施形態を組み込んで実装されてよいコンピューティングデバイス５００の概略図である。例えば、コンピューティングデバイス５００のコンポーネントのうち任意の好適なものは、図３に示すようなパッケージ構造／アセンブリを含んでよく、または当該パッケージ構造／アセンブリに含まれてよく、この場合、ＰＯＰアセンブリの上部パッケージのインタポーザ／基板は、複数の開口部を備える。一実施形態において、コンピューティングデバイス５００は、例えば、マザーボード５０２等のボード５０２を収容する。ボード５０２は複数のコンポーネントを含んでよく、このようなものとしては、限定ではないが、プロセッサ５０４、オンダイメモリ５０６および少なくとも１つの通信チップ５０８が挙げられる。プロセッサ５０４は、ボード５０２に物理的および電気的に連結されてよい。いくつかの実装例において、少なくとも１つの通信チップ５０８がボード５０２に物理的および電気的に連結されてよい。さらなる実装例において、通信チップ５０８は、プロセッサ５０４の一部である。
【００３９】
その適用に応じて、コンピューティングデバイス５００は、ボード５０２に物理的および電気的に連結されてもよいし、されなくてもよく、互いに通信可能に連結されてもよいし、されなくてもよい他のコンポーネントを含んでよい。これらの他のコンポーネントとしては、限定ではないが、揮発性メモリ（例えば、ＤＲＡＭ）５０９、不揮発性メモリ（例えば、ＲＯＭ）５１０、フラッシュメモリ（不図示）、グラフィックプロセッサユニット（ＧＰＵ）５１２、チップセット５１４、アンテナ５１６、タッチスクリーンディスプレイ等のディスプレイ５１８、タッチスクリーンコントローラ５２０、バッテリ５２２、オーディオコーデック（不図示）、ビデオコーデック（不図示）、全地球測位システム（ＧＰＳ）デバイス５２６、統合センサ５２８、スピーカ５３０、カメラ５３２、コンパクトディスク（ＣＤ）（不図示）、デジタル多用途ディスク（ＤＶＤ）（不図示）等が挙げられる。これらのコンポーネントは、システムボード５０２に接続されてよく、システムボードに搭載されてよく、または他のコンポーネントのうち任意のものと組み合わされてよい。
【００４０】
通信チップ５０８は、コンピューティングデバイス５００との間のデータ転送のために、無線および／または有線通信を有効にする。「無線」という用語およびその派生語は、非固体媒体による変調電磁放射の使用を通してデータを通信してよい、回路、デバイス、システム、方法、技術、通信チャネル等を説明するために用いられてよい。いくつかの実施形態においては、関連デバイスが配線を含まないことがあるかもしれないが、当該用語は、関連デバイスが配線を含まないことを示唆するものではない。通信チップ５０８は、複数の無線または有線規格またはプロトコルのうち任意のものを実装してよく、このようなものとしては、限定ではないが、Ｗｉ‐Ｆｉ（ＩＥＥＥ  ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ  ８０２．１６ファミリ）、ＩＥＥＥ  ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ‐ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、Ｅｔｈｅｒｎｅｔ（登録商標）の派生物に加え、３Ｇ，４Ｇ、５Ｇおよびそれ以降として指定された任意の他の無線および有線プロトコルが含まれる。
【００４１】
コンピューティングデバイス５００は、複数の通信チップ５０８を含んでよい。例えば、第１の通信チップは、Ｗｉ‐ＦｉおよびＢｌｕｅｔｏｏｔｈ等のより短距離の無線通信に専用に割り当てられてよく、第２の通信チップは、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ‐ＤＯおよびその他等のより長距離の無線通信に専用に割り当てられてよい。「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理して、その電子データをレジスタおよび／またはメモリに格納されてよい他の電子データに変換する任意のデバイスまたはデバイスの一部を指してよい。
【００４２】
種々の実装例において、コンピューティングデバイス５００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、ウェアラブルデバイス、モバイルフォン、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、ポータブル音楽プレーヤまたはデジタルビデオレコーダであってよい。さらなる実装においては、コンピューティングデバイス５００は、データを処理する任意の他の電子デバイスであってよい。
【００４３】
本明細書に記載のパッケージ構造の実施形態は、１または複数のメモリチップ、コントローラ、ＣＰＵ（中央処理装置）、マザーボードを用いて相互接続されたマイクロチップまたは集積回路、特定用途向け集積回路（ＡＳＩＣ）、および／またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）の一部として実装されてよい。
［実施例］
【００４４】
例１は、第１の基板と、上記基板の表面上に配置された第１のダイと、上記第１のダイに隣接する、上記第１の基板の上記第１の表面上に配置されたアンダーフィル材と、上記第１の基板上に配置された第２の基板であって、上記第２の基板は、上記第１のダイの上方に配置された少なくとも１つの開口部を有し、上記少なくとも１つの開口部は、少なくとも部分的に上記アンダーフィル材で充填されている、第２の基板と、を備える、マイクロ電子パッケージ構造である。
【００４５】
例２は、上記少なくとも１つの開口部は、約１００ミクロン〜約１０００ミクロンの範囲の幅を有する、例１のマイクロ電子パッケージ構造を含む。
【００４６】
例３は、ダイが、上記第２の基板上に配置されている、例１のマイクロ電子パッケージ構造を含む。
【００４７】
例４は、上記少なくとも１つの開口部は、上記アンダーフィル材に隣接する、上記第２の基板の側壁を有する、例１のマイクロ電子パッケージ構造を含む。
【００４８】
例５は、上記少なくとも１つの開口部は、上記第１のダイのフットプリント内に配置されている、例１のマイクロ電子パッケージ構造を含む。
【００４９】
例６は、上記第２の基板は、インタポーザを含む、例１のマイクロ電子パッケージ構造を含む。
【００５０】
例７は、上記第１のダイは、システムオンチップダイを含む、例１のマイクロ電子パッケージ構造を含む。
【００５１】
例８は、上記マイクロ電子パッケージ構造が、パッケージオンパッケージアセンブリを含む、例１のマイクロ電子パッケージ構造を含む。
【００５２】
例９は、上部基板の中央部に少なくとも１つの開口部を形成する段階と、上記上部パッケージ基板を下部基板に取り付ける段階であって、上記下部基板は第１のダイを有する、取り付ける段階と、上記少なくとも１つの開口部内に、アンダーフィル材を適用する段階と、上記第１のダイに隣接して上記アンダーフィル材を形成する段階と、を備える、マイクロ電子パッケージ構造を形成する方法である。
【００５３】
例１０は、上記上部基板を取り付ける段階は、さらに、上記少なくとも１つの開口部を上記第１のダイのフットプリント内に配置する段階を含む、例９のマイクロ電子パッケージ構造を形成する方法を含む。
【００５４】
例１１は、上記上部基板と上記下部基板との間に配置されたはんだ接合部に隣接して上記アンダーフィル材を形成する段階をさらに備える、例９のマイクロ電子パッケージ構造を形成する方法を含む。
【００５５】
例１２は、上記少なくとも１つの開口部を形成する段階は、上記少なくとも１つの開口部をレーザドリルする段階を含む、例９のマイクロ電子パッケージ構造を形成する方法を含む。
【００５６】
例１３は、上記下部基板は、上記下部基板の第１の面に配置された複数のダイを有する、例９のマイクロ電子パッケージ構造を形成する方法を含む。
【００５７】
例１４は、上記下部基板上に追加の上部基板を配置し、上記上部基板と上記追加の上部基板との間の空隙に上記アンダーフィル材を適用する段階をさらに備える、例１３のマイクロ電子パッケージ構造を形成する方法を含む。
【００５８】
例１５は、上記空隙は、約１３０ミクロン〜約１８０ミクロンの範囲の幅を有する、例１４のマイクロ電子パッケージ構造を形成する方法を含む。
【００５９】
例１６は、上記マイクロ電子パッケージ構造は、パッケージオンパッケージアセンブリを含む、例９のマイクロ電子パッケージ構造を形成する方法を含む。
【００６０】
例１７は、ボードと、上記ボードに取り付けられたマイクロ電子パッケージアセンブリと、を備え、上記マイクロ電子パッケージは、第１の基板と、上記第１の基板の表面上の第１のダイであって、アンダーフィル材が上記第第１の表面上に、上記第１のダイに隣接して配置されている、第１のダイと、上記第１の基板上に配置された第２の基板であって、上記第２の基板は、上記第１のダイの上方に少なくとも１つの開口部を有し、上記少なくとも１つの開口部は少なくとも部分的に、上記アンダーフィル材で充填されている、第２の基板と、を含む、マイクロ電子システムである。
【００６１】
例１８は、上記少なくとも１つの開口部は、上記第１のダイのフットプリント内に配置されている、例１７のマイクロ電子システムを含む。
【００６２】
例１９は、上記少なくとも１つの開口部は、約１００ミクロン〜約１０００ミクロンの範囲の幅を有する、例１７のマイクロ電子システムを含む。
【００６３】
例２０は、上記開口部の深さは、上記第２の基板の高さに等しい、例１７のマイクロ電子システムを含む。
【００６４】
例２１は、少なくとも１つのはんだ構造が、上記第１の基板の周辺部において、上記第１の基板と上記第２の基板との間に配置され、上記アンダーフィル材は、上記少なくとも１つのはんだ構造に隣接している、例１７のマイクロ電子システムを含む。
【００６５】
例２２は、上記第２の基板は上記第２の基板の表面に配置された第２のダイ含む、例１７のマイクロ電子システムを含む。
【００６６】
例２３は、上記第２のダイは、少なくとも部分的に、上記少なくとも１つの開口部のうちの少なくとも１つの上方に配置されている、例２２のマイクロ電子システムを含む。
【００６７】
例２４は、上記第１のダイは、システムオンチップを含む、例１７のマイクロ電子パッケージシステムを含む。
【００６８】
例２５は、上記マイクロ電子パッケージアセンブリは、パッケージオンパッケージアセンブリを含む、例１７のマイクロ電子システムを含む。
【００６９】
上述の説明は、実施形態に係る方法において用いられてよい特定の段階および材料について記載しているが、当業者は、多くの修正および置換がなされてよいことを理解するであろう。従って、かかるすべての修正、変更、置換および追加は、添付の特許請求の範囲で規定する実施形態の精神および範囲に属するものと考えられることを意図している。また、ここに示す図面は、実施形態の実行に関する例示的なマイクロ電子デバイスおよび関連のパッケージ構造の部分を示すのみである。故に、実施形態は、本明細書に記載の構造に限定されることはない。
［他の可能性としての特許請求の範囲］
（項目１）
第１の基板と、
上記第１の基板の表面上に配置された第１のダイと、
上記第１のダイに隣接する、上記第１の基板の上記表面上に配置されたアンダーフィル材と、
上記第１の基板上に配置された第２の基板であって、上記第２の基板は少なくとも１つの開口部を有し、上記少なくとも１つの開口部は上記第１のダイの上方に配置され、上記少なくとも１つの開口部は、少なくとも部分的に上記アンダーフィル材で充填されている、第２の基板と、を備える、マイクロ電子パッケージ構造。
（項目２）
上記少なくとも１つの開口部の幅は、約３０ミクロン〜約１０００ミクロンの範囲を有する、項目１に記載のマイクロ電子パッケージ構造。
（項目３）
ダイが、上記第２の基板上に配置されている、項目１に記載のマイクロ電子パッケージ構造。
（項目４）
上記少なくとも１つの開口部は、上記アンダーフィル材に隣接する、上記第２の基板の側壁を有する、項目１に記載のマイクロ電子パッケージ構造。
（項目５）
上記少なくとも１つの開口部は、上記第１のダイのフットプリント内に配置されている、項目１に記載のマイクロ電子パッケージ構造。
（項目６）
上記第２の基板は、インタポーザを含む、項目１に記載のマイクロ電子パッケージ構造。
（項目７）
上記第１のダイは、システムオンチップダイを含む、項目１に記載のマイクロ電子パッケージ構造。
（項目８）
上記マイクロ電子パッケージ構造は、パッケージオンパッケージアセンブリを含む、項目１に記載のマイクロ電子パッケージ構造。
（項目９）
上部基板の中央部に少なくとも１つの開口部を形成する段階と、
上記上部基板を下部基板に取り付ける段階であって、上記下部基板は第１のダイを有する、取り付ける段階と、
上記少なくとも１つの開口部内に、アンダーフィル材を適用する段階と、
上記第１のダイに隣接して上記アンダーフィル材を形成する段階と、を備える、マイクロ電子パッケージ構造を形成する方法。
（項目１０）
上記上部基板を取り付ける段階は、さらに、上記少なくとも１つの開口部を上記第１のダイのフットプリント内に配置する段階を含む、項目９に記載のマイクロ電子パッケージ構造を形成する方法。
（項目１１）
上記上部基板と上記下部基板との間に配置されたはんだ接合部に隣接して上記アンダーフィル材を形成する段階をさらに備える、項目９に記載のマイクロ電子パッケージ構造を形成する方法。
（項目１２）
上記少なくとも１つの開口部を形成する段階は、上記少なくとも１つの開口部をレーザドリルする段階を含む、項目９に記載のマイクロ電子パッケージ構造を形成する方法。
（項目１３）
上記下部基板は、上記下部基板の第１の面に配置された複数のダイを有する、項目９に記載のマイクロ電子パッケージ構造を形成する方法。
（項目１４）
上記下部基板上に追加の上部基板を配置し、上記上部基板と上記追加の上部基板との間の空隙に上記アンダーフィル材を適用する段階をさらに備える、項目１３に記載のマイクロ電子パッケージ構造を形成する方法。
（項目１５）
上記空隙は、約１３０ミクロン〜約１８０ミクロンの範囲の幅を有する、項目１４に記載のマイクロ電子パッケージ構造を形成する方法。
（項目１６）
上記マイクロ電子パッケージ構造は、パッケージオンパッケージアセンブリを含む、項目９に記載のマイクロ電子パッケージ構造を形成する方法。
（項目１７）
ボードと、
上記ボードに取り付けられたマイクロ電子パッケージアセンブリと、を備え、
上記マイクロ電子パッケージアセンブリは、
第１の基板と、
上記第１の基板上の第１のダイであって、アンダーフィル材が上記第１の基板の第１の表面上に、上記第１のダイに隣接して配置されている、第１のダイと、
上記第１の基板上に配置された第２の基板であって、上記第２の基板は、上記第１のダイの上方に少なくとも１つの開口部を有し、上記少なくとも１つの開口部は少なくとも部分的に、上記アンダーフィル材で充填されている、第２の基板と、を含む、マイクロ電子システム。
（項目１８）
上記少なくとも１つの開口部は、上記第１のダイのフットプリント内に配置されている、項目１７に記載のマイクロ電子システム。
（項目１９）
上記少なくとも１つの開口部は、約１００ミクロン〜約１０００ミクロンの範囲の幅を有する、項目１７に記載のマイクロ電子システム。
（項目２０）
上記少なくとも１つの開口部の深さは、上記第２の基板の高さに等しい、項目１７に記載のマイクロ電子システム。
（項目２１）
少なくとも１つのはんだ構造が、上記第１の基板の周辺部において、上記第１の基板と上記第２の基板との間に配置され、上記アンダーフィル材は、上記少なくとも１つのはんだ構造に隣接している、項目１７に記載のマイクロ電子システム。
（項目２２）
上記第２の基板は第２のダイを含む、項目１７に記載のマイクロ電子システム。
（項目２３）
上記第２のダイは、少なくとも部分的に、上記少なくとも１つの開口部のうちの少なくとも１つの上方に配置されている、項目１７に記載のマイクロ電子システム。
（項目２４）
上記第１のダイは、システムオンチップを含む、項目２４に記載のマイクロ電子システム。
（項目２５）
上記マイクロ電子パッケージアセンブリは、パッケージオンパッケージアセンブリを含む、項目１７に記載のマイクロ電子システム。
【図１】
2019068043.tif 000003
【図２ａ】
2019068043.tif 000004
【図２ｂ】
2019068043.tif 000005
【図２ｃ】
2019068043.tif 000006
【図２ｄ】
2019068043.tif 000007
【図２ｅ】
2019068043.tif 000008
【図２ｆ】
2019068043.tif 000009
【図３】
2019068043.tif 000010
【図４】
2019068043.tif 000011
【図５】
2019068043.tif 000012
【外国語明細書】
2019068043000001.pdf