(57)【要約】【課題】本発明は、ゲートとソースのショートを抑制できる炭化珪素半導体装置を提供することを目的とする。【解決手段】ドリフト層の一部の表層部に形成されたｐ型のウェル領域を有する炭化珪素半導体基板と、該ウェル領域の上に設けられた絶縁膜と、該絶縁膜の上に接するポリシリコンで形成されたゲート内蔵抵抗と、該ゲート内蔵抵抗の上に形成された層間絶縁膜と、ゲートパッドと接続され、該層間絶縁膜の上に形成された、ゲートコンタクト配線と、該層間絶縁膜の上に、該ゲートコンタクト配線と離れて設けられたゲート配線と、該ゲートコンタクト配線と該ゲート内蔵抵抗を電気的に接続する第１ゲートコンタクトと、該ゲート配線と該ゲート内蔵抵抗を電気的に接続する第２ゲートコンタクトと、を備えたことを特徴とする。【選択図】図２
2019068035.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型のドリフト層と、前記ドリフト層の一部の表層部に形成されたｐ型のウェル領域と、を有する炭化珪素半導体基板と、
前記ウェル領域の上に設けられた絶縁膜と、
前記絶縁膜の上に接するポリシリコンで形成されたゲート内蔵抵抗と、
前記ゲート内蔵抵抗の上に形成された層間絶縁膜と、
ゲートパッドと接続され、前記層間絶縁膜の上に形成された、ゲートコンタクト配線と、
前記層間絶縁膜の上に、前記ゲートコンタクト配線と離れて設けられたゲート配線と、
前記ゲートコンタクト配線と前記ゲート内蔵抵抗を電気的に接続する第１ゲートコンタクトと、
前記ゲート配線と前記ゲート内蔵抵抗を電気的に接続する第２ゲートコンタクトと、を備えたことを特徴とする炭化珪素半導体装置。
【請求項２】
炭化珪素半導体基板と、
前記炭化珪素半導体基板の上に設けられた絶縁膜と、
前記絶縁膜の上に設けられ、ポリシリコンで形成されたゲート内蔵抵抗と、
前記ゲート内蔵抵抗の上に形成された層間絶縁膜と、
前記層間絶縁膜の上に形成されたゲートパッドと、を備え、
前記炭化珪素半導体基板は、
前記ゲート内蔵抵抗の下において前記絶縁膜の底面と接する低抵抗領域と、
前記低抵抗領域の底面と接するｐ型のウェル領域と、
前記ウェル領域の底面又は前記低抵抗領域の底面又は前記絶縁膜の底面に接するｎ型のドリフト層と、を備え、
前記低抵抗領域は前記ウェル領域よりも低抵抗であることを特徴とする炭化珪素半導体装置。
【請求項３】
平面視で前記ゲート内蔵抵抗と前記ゲートパッドの間の前記絶縁膜又は前記層間絶縁膜の上に形成されたソース配線と、
前記ソース配線と前記ウェル領域とを電気的に接続するソースコンタクトと、を備えたことを特徴とする請求項１又は２に記載の炭化珪素半導体装置。
【請求項４】
平面視で前記ゲート内蔵抵抗と前記ゲートパッドの間の前記絶縁膜又は前記層間絶縁膜の上に形成されたソース配線と、
前記ソース配線と前記低抵抗領域とを電気的に接続するソースコンタクトと、を備えたことを特徴とする請求項２に記載の炭化珪素半導体装置。
【請求項５】
前記低抵抗領域はｐ型であることを特徴とする請求項２又は４に記載の炭化珪素半導体装置。
【請求項６】
前記低抵抗領域はｎ型であることを特徴とする請求項２又は４に記載の炭化珪素半導体装置。
【請求項７】
平面視で前記ゲートコンタクト配線と前記ゲート配線を挟み、前記ゲートコンタクト配線と前記ゲート配線に沿って設けられた２つのソース配線と、
前記２つのソース配線と前記ウェル領域とを電気的に接続する２つのソースコンタクトと、を備えたことを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項８】
前記ゲート内蔵抵抗と前記ゲートパッドは対向したことを特徴とする請求項３又は４に記載の炭化珪素半導体装置。
【請求項９】
平面視で、前記ゲート内蔵抵抗と前記ゲートパッドの間に前記ゲート内蔵抵抗に沿って設けられた第１部分と、前記第１部分とは異なる方向に伸び前記ゲート内蔵抵抗に隣接する第２部分とを有するソース配線と、
前記第１部分と前記ウェル領域とを電気的に接続する第１ソースコンタクトと、
前記第２部分と前記ウェル領域とを電気的に接続する第２ソースコンタクトと、を備えたことを特徴とする請求項１又は２に記載の炭化珪素半導体装置。
【請求項１０】
ソース配線を備え、
前記ソース配線は、前記ゲートコンタクト配線と前記ゲート配線の間の前記ゲート内蔵抵抗の上に前記層間絶縁膜を介して形成された直上部を有することを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項１１】
前記ソース配線は、平面視で前記ゲートパッドに隣接する位置に前記絶縁膜又は前記層間絶縁膜の上に形成された隣接部を備え、
前記絶縁膜又は前記層間絶縁膜を貫通し前記隣接部と前記ウェル領域とを電気的に接続するソースコンタクトを備えたことを特徴とする請求項１０に記載の炭化珪素半導体装置。
【請求項１２】
前記ゲート内蔵抵抗と、前記第１ゲートコンタクトと、前記第２ゲートコンタクトを有する構成を複数備えたことで、複数の前記ゲート内蔵抵抗が並列に接続されたことを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項１３】
前記絶縁膜の上に接するポリシリコンで形成された補助ゲート内蔵抵抗と、
補助ゲート配線と、
前記ゲート配線と前記補助ゲート内蔵抵抗を電気的に接続する第３ゲートコンタクトと、
前記補助ゲート配線と前記補助ゲート内蔵抵抗を電気的に接続する第４ゲートコンタクトと、を備えたことで、前記ゲート内蔵抵抗と前記補助ゲート内蔵抵抗が直列接続されたことを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項１４】
平面視で複数の前記ゲート内蔵抵抗の間に形成されたソース配線と、
前記ソース配線と、前記ウェル領域または前記ウェル領域よりも抵抗が低い低抵抗領域と、を電気的に接続するソースコンタクトと、を備えたことを特徴とする請求項１２に記載の炭化珪素半導体装置。
【請求項１５】
平面視で前記ゲート内蔵抵抗と前記補助ゲート内蔵抵抗の間に形成されたソース配線と、
前記ソース配線と、前記ウェル領域または前記ウェル領域よりも抵抗が低い低抵抗領域と、を電気的に接続するソースコンタクトと、を備えたことを特徴とする請求項１３に記載の炭化珪素半導体装置。
【請求項１６】
前記ゲート配線と接続されたゲート内蔵抵抗モニタパッドと、
前記ゲート内蔵抵抗モニタパッドと前記ゲート内蔵抵抗に挟まれる位置に形成されたソース配線と、
前記ソース配線と、前記ウェル領域または前記ウェル領域よりも抵抗が低い低抵抗領域とを電気的に接続するソースコンタクトと、を備えたことを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項１７】
ソース配線を備え、
前記ゲート内蔵抵抗は、前記ゲートパッドと前記ソース配線に挟まれた領域の端部にのみ設けられたことを特徴とする請求項１から１６のいずれか１項に記載の炭化珪素半導体装置。
【請求項１８】
前記絶縁膜の厚さが、ゲート酸化膜と同じ厚さであることを特徴とする請求項１から１７のいずれか１項に記載の炭化珪素半導体装置。
【請求項１９】
前記絶縁膜の厚さが、フィールド絶縁膜と同じ厚さであることを特徴とする請求項１から１７のいずれか１項に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は炭化珪素半導体装置に関する。
【背景技術】
【０００２】
特許文献１の図７及びその説明部分には、炭化珪素を用いた半導体装置でスイッチングを行うとソース電極側に変位電流が流れゲートパッドの下のｐウェルに大きな電位が発生することが開示されている。さらに、ｐウェルの電位は、この変位電流が大きくなるほど大きくなり、ドレイン電圧の時間に対する変動であるｄＶ／ｄｔが大きくなるほど大きくなることも開示されている。
【０００３】
ゲートパッドの下の２点間に生じる電位差を抑制する方法として、ゲートパッドとゲート内蔵抵抗の下のウエハ表面にＡｌあるいはＢイオン注入を施してｐ型領域を形成しウエハ表面の抵抗を低減したり、ソース配線をゲートパッド周辺に引き回したりすることが考えられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１０９６０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ゲート内蔵抵抗を有する炭化珪素半導体装置では、ポリシリコンで形成されたゲート内蔵抵抗の下に、フィールド工程で形成される例えば１μｍ程度の厚いフィールド絶縁膜が存在する。フィールド絶縁膜にピンホールがある場合には、ゲート内蔵抵抗の下にはゲート工程で形成される例えば数十ｎｍ程度の薄いゲート酸化膜が存在することになる。
【０００６】
特許文献１に示す半導体装置では、１００ｋＶ/μｓｅｃ以上の高ｄＶ/ｄｔが印加されると、変位電流によりゲート内蔵抵抗の下に大きな電位差が発生してゲート酸化膜が劣化するおそれがある。高ｄＶ／ｄｔとは、スイッチング素子を高速駆動させることを意味する。このゲート酸化膜の劣化が原因でゲート内蔵抵抗と基板が接触することは、ゲートとソースがショートすることを意味する。
【０００７】
ゲート内蔵抵抗に接続されるゲートパッドは厚い層間絶縁膜の上に形成される。そのため、フィールド絶縁膜にピンホールがあったとしても、高ｄＶ／ｄｔでｐウェルに大きな電位が生じたときに層間絶縁膜が破壊することはない。これに対して、ゲート内蔵抵抗の下には層間絶縁膜がないので、ゲートとソースがショートしないように特に注意しなければならない。
【０００８】
炭化珪素を材料とするＭＯＳＦＥＴなどのスイッチング素子では、高ｄＶ/ｄｔ印加時にゲート内蔵抵抗の下に発生する電位を十分に抑制できていない。例えば、ゲート内蔵抵抗の下のフィールド絶縁膜にピンホールができ、ゲート内蔵抵抗の下に薄いゲート酸化膜のみが残った場合、高ｄＶ/ｄｔ印加時にゲート酸化膜が劣化し、ゲートとソースがショートしてしまうおそれがある。
【０００９】
本発明は、上述のような課題を解決するためになされたもので、ゲートとソースのショートを抑制できる炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願の発明に係る炭化珪素半導体装置は、ｎ型のドリフト層と、該ドリフト層の一部の表層部に形成されたｐ型のウェル領域と、を有する炭化珪素半導体基板と、該ウェル領域の上に設けられた絶縁膜と、該絶縁膜の上に接するポリシリコンで形成されたゲート内蔵抵抗と、該ゲート内蔵抵抗の上に形成された層間絶縁膜と、ゲートパッドと接続され、該層間絶縁膜の上に形成された、ゲートコンタクト配線と、該層間絶縁膜の上に、該ゲートコンタクト配線と離れて設けられたゲート配線と、該ゲートコンタクト配線と該ゲート内蔵抵抗を電気的に接続する第１ゲートコンタクトと、該ゲート配線と該ゲート内蔵抵抗を電気的に接続する第２ゲートコンタクトと、を備えたことを特徴とする。
【００１１】
本願の発明に係る他の炭化珪素半導体装置は、炭化珪素半導体基板と、該炭化珪素半導体基板の上に設けられた絶縁膜と、該絶縁膜の上に設けられ、ポリシリコンで形成されたゲート内蔵抵抗と、該ゲート内蔵抵抗の上に形成された層間絶縁膜と、該層間絶縁膜上に形成されたゲートパッドと、を備え、該炭化珪素半導体基板は、該ゲート内蔵抵抗の下において該絶縁膜の底面と接する低抵抗領域と、該低抵抗領域の底面と接するｐ型のウェル領域と、該ウェル領域の底面又は該低抵抗領域の底面又は該絶縁膜の底面に接するｎ型のドリフト層と、を備え、該低抵抗領域は該ウェル領域よりも低抵抗であることを特徴とする。
【００１２】
本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１３】
本発明によれば、ゲート内蔵抵抗の下部のウェル領域に発生する電圧を低減でき、炭化珪素半導体装置の信頼性を高めることができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１に係る炭化珪素半導体装置の平面図である。
【図２】実施の形態１に係る炭化珪素半導体装置の断面図である。
【図３】実施の形態２に係る炭化珪素半導体装置の平面図である。
【図４】実施の形態２に係る炭化珪素半導体装置の断面図である。
【図５】実施の形態３に係る炭化珪素半導体装置の平面図である。
【図６】実施の形態３に係る炭化珪素半導体装置の断面図である。
【図７】実施の形態４に係る炭化珪素半導体装置の平面図である。
【図８】実施の形態４に係る炭化珪素半導体装置の平面図である。
【図９】実施の形態４に係る炭化珪素半導体装置の断面図である。
【図１０】実施の形態４に係る炭化珪素半導体装置の断面図である。
【図１１】実施の形態４に係る炭化珪素半導体装置の断面図である。
【図１２】実施の形態５に係る炭化珪素半導体装置の断面図である。
【図１３】実施の形態６に係る炭化珪素半導体装置の断面図である。
【図１４】実施の形態７に係る炭化珪素半導体装置の平面図である。
【図１５】実施の形態７に係る炭化珪素半導体装置の断面図である。
【図１６】実施の形態８に係る炭化珪素半導体装置の平面図である。
【図１７】実施の形態９に係る炭化珪素半導体装置の平面図である。
【図１８】実施の形態９に係る炭化珪素半導体装置の断面図である。
【図１９】実施の形態１０に係る炭化珪素半導体装置の平面図である。
【図２０】実施の形態１１に係る炭化珪素半導体装置の平面図である。
【図２１】実施の形態１２に係る炭化珪素半導体装置の平面図である。
【図２２】実施の形態１３に係る炭化珪素半導体装置の平面図である。
【図２３】実施の形態１４に係る炭化珪素半導体装置の平面図である。
【図２４】実施の形態１５に係る炭化珪素半導体装置の平面図である。
【図２５】実施の形態１５に係る炭化珪素半導体装置の平面図である。
【図２６】実施の形態１６に係る炭化珪素半導体装置の平面図である。
【図２７】実施の形態１６に係る炭化珪素半導体装置の断面図である。
【図２８】実施の形態１７に係る炭化珪素半導体装置の平面図である。
【図２９】図２８の一部拡大図である。
【図３０】図２９のＩＩＩ−ＩＩＩ´線における断面図である。
【図３１】ｎ型領域とソースを形成する際のイオン注入領域を示す図である。
【図３２】第１比較例に係る炭化珪素半導体装置の平面図である。
【図３３】第１比較例に係る炭化珪素半導体装置の断面図である。
【図３４】第１比較例に係る炭化珪素半導体装置の断面図である。
【図３５】第２比較例に係る炭化珪素半導体装置の平面図である。
【図３６】実施の形態１８に係る炭化珪素半導体装置の平面図である。
【図３７】図３６の一部拡大図である。
【図３８】変形例に係る炭化珪素半導体装置の一部平面図である。
【図３９】実施の形態１９に係る炭化珪素半導体装置の平面図である。
【図４０】図３９の一部拡大図である。
【図４１】変形例に係る炭化珪素半導体装置の一部平面図である。
【発明を実施するための形態】
【００１５】
本発明の実施の形態に係る炭化珪素半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。実施形態は一態様を示したものであり、実施形態は発明に限定的解釈を与えるものではない。以下に説明する実施形態と図面の開示内容は例示であり、それらの例示によって発明を限定的に解釈すべきではない。
【００１６】
実施の形態１．
図１は、実施の形態１に係る炭化珪素半導体装置の平面図である。図２は図１のＡ−Ａ’線における断面図である。図１においては、簡単のため、フィールド絶縁膜、層間絶縁膜、およびゲート内蔵抵抗につながるポリシリコンは除外している。また、ゲート内蔵抵抗２０は炭化珪素半導体装置１０の内部に埋め込まれているので、平面図では見えない。しかし、説明の便宜上、平面図におけるゲート内蔵抵抗２０の位置を表した。
【００１７】
実施の形態１に係る炭化珪素半導体装置１０は、図２に示すように、ｎ型のドリフト層４０を備えている。ドリフト層４０は、例えば図３０に示されるｎ型基板４３の上に、エピタキシャル成長などによって形成される。ドリフト層４０のドナー濃度は例えば１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３とすることができる。炭化珪素半導体基板４１は、ドリフト層４０と、ドリフト層４０の一部の表層部に形成されたｐ型のウェル領域４２とを有している。ウェル領域４２のアクセプタ濃度は例えば１×１０１４ｃｍ−３〜１×１０１８ｃｍ−３の範囲とすることができる。ウェル領域４２の不純物濃度および厚みは均一でなくてもよい。炭化珪素半導体基板４１の上にフィールド絶縁膜４７が設けられている。すなわち、ウェル領域４２の上に絶縁膜としてフィールド絶縁膜４７が設けられている。ウェル領域４２の上の絶縁膜の厚さは、フィールド絶縁膜４７と同じ厚さである。
【００１８】
フィールド絶縁膜４７上にゲート内蔵抵抗２０が設けられている。ゲート内蔵抵抗２０は、絶縁膜の上に接するポリシリコンで形成することができる。ゲート内蔵抵抗２０上には、これを平面視上で覆う層間絶縁膜５０が設けられている。層間絶縁膜５０の上には、ゲートコンタクト配線１５とゲート配線１６が設けられている。図２８には、ゲートコンタクト配線１５がゲートパッド１４と接続されたことが示されている。ゲートコンタクト配線１５は、ゲート内蔵抵抗２０と平面視で重なる。ゲート配線１６はゲートコンタクト配線１５と離れて設けられている。ゲート配線１６は、ゲート内蔵抵抗２０と平面視で重なる。ゲート配線１６は、ゲートコンタクト配線１５に対向している。例えば、ゲート配線１６とゲートコンタクト配線１５を平行に設けることができる。
【００１９】
図２には、第１ゲートコンタクト１７ａと第２ゲートコンタクト１７ｂが示されている。第１ゲートコンタクト１７ａは、例えば層間絶縁膜５０の貫通孔に設けられ、ゲートコンタクト配線１５とゲート内蔵抵抗２０を電気的に接続する。第２ゲートコンタクト１７ｂは、例えば層間絶縁膜５０の貫通孔に設けられ、ゲート配線１６とゲート内蔵抵抗２０を電気的に接続する。
【００２０】
前述のドリフト層４０は、ウェル領域４２又はフィールド絶縁膜４７の底面に接触させることができる。フィールド絶縁膜４７と炭化珪素半導体基板４１の間にゲート酸化膜が形成されていてもよい。
【００２１】
図１に示すゲートパッド１４は、ゲート信号線を炭化珪素半導体装置１０の外部から設置するために設けられたパッドである。そのため、ゲートパッド１４は信号線設置のための十分な面積を有している。ゲートパッド１４の大きさは例えば３０μｍ×３０μｍ以上とすることができる。ゲートパッド１４は例えばアルミを材料として形成することができる。
【００２２】
ゲートコンタクト配線１５は、ゲートパッド１４と同一の材料で、ゲートパッド１４の１辺よりも小さい幅で、ゲートパッド１４に接続して形成される。ゲートコンタクト配線１５は、例えば細長い直線的な形状を有し、その一端がゲートパッド１４の側面に接する。ゲートコンタクト配線１５の幅は例えば１０μｍ以上１００μｍ以下程度とすることが好適である。
【００２３】
ゲート配線１６は、炭化珪素半導体装置１０のトランジスタ領域に形成されたポリシリコンと電気的に接続している。ゲート配線１６の幅は例えば１０μｍ以上１００μｍ以下程度とすることが好適である。ゲート配線１６はゲートパッド１４と同一の材料で形成してもよい。ゲートコンタクト配線１５とゲート配線１６は、ゲート内蔵抵抗２０と平面視で重なっている。これらの重なる位置に、第１ゲートコンタクト１７ａと第２ゲートコンタクト１７ｂがある。
【００２４】
ゲート内蔵抵抗２０とは、平面視において、第１ゲートコンタクト１７ａと第２ゲートコンタクト１７ｂの直下の部分と、第１ゲートコンタクト１７ａと第２ゲートコンタクト１７ｂに挟まれる部分を含むポリシリコン領域のことを指す。
【００２５】
実施の形態１の炭化珪素半導体装置１０は、例えば層間絶縁膜の上に形成されたソース電極を備える。例えば、図２８に示すソース配線１２を設けることができる。ソース電極の本体部１２Ａ’は、電流線および信号線を外部から設置するために設けられたソースパッドとして機能する。この本体部１２Ａ’に本体部１２Ａ’と同じ材料で形成されたソース配線を接続することができる。ソース配線は例えば図２８の突出部１２Ｄ’である。突出部１２Ｄ’の幅は１０μｍ以上とすることが好適である。
【００２６】
実施の形態１の炭化珪素半導体装置１０では、ゲート内蔵抵抗２０とゲートパッド１４とを電気的に接続する第１ゲートコンタクト１７ａが、ゲートパッド１４から引き出されたゲートコンタクト配線１５の下に形成される。そのため、スイッチングによる高ｄＶ/ｄｔ印加時において、ゲートパッド１４の下部のウェル領域４２に生じた変位電流が、ゲート内蔵抵抗２０の下部のウェル領域４２に流れることを抑制できる。その結果、ゲート内蔵抵抗２０の下部のウェル領域４２に発生する電位を抑制することができ、ゲートとソースのショートによる素子破壊を防止できる。
【００２７】
実施の形態２．
図３は、実施の形態２に係る炭化珪素半導体装置の平面図である。図３においては、簡単のため、フィールド絶縁膜４７、層間絶縁膜５０、およびゲート内蔵抵抗２０につながるポリシリコンは除外して図示している。図４は、図３のＡ−Ａ’線に沿った断面図である。実施の形態２の炭化珪素半導体装置は、実施の形態１と類似点が多いが、ソース配線１２の位置などに特徴がある。
【００２８】
図３に示すとおり、ソース配線１２は平面視でゲート内蔵抵抗２０とゲートパッド１４の間に設けられている。例えば、平面視で、ゲート内蔵抵抗２０が存在せずゲート内蔵抵抗２０に隣接した部分であり、ゲートパッド１４のいずれかの位置とゲート内蔵抵抗２０のいずれかの位置を平面視で結んだ線上に、ソース配線１２を設けることができる。ソースコンタクト１３は、ソース配線１２とウェル領域４２とを電気的に接続するものである。
【００２９】
図４には、ソースコンタクト１３が層間絶縁膜５０の貫通孔に設けられたことが示されている。ソース配線１２は、ソースコンタクト１３を通じてウェル領域４２に電気的に接続される。なお、図４ではソース配線１２が層間絶縁膜５０の上に設けられているが、ソース配線１２はフィールド絶縁膜４７の上に設けてもよい。
【００３０】
実施の形態２の炭化珪素半導体装置は、第１ゲートコンタクト１７ａがゲートパッド１４から引き出されたゲートコンタクト配線１５に形成されていることに加え、ウェル領域４２に生じる変位電流がソースコンタクト１３を通じてソース配線１２へ引き出される。よって、スイッチングによる高ｄＶ/ｄｔ印加時において、ゲート内蔵抵抗２０の下部のウェル領域４２に発生する電位を抑制することができる。その結果、ゲートとソースのショートによる素子破壊を防止できる。
【００３１】
図３において、ソースコンタクト１３と、第１ゲートコンタクト１７ａと、第２ゲートコンタクト１７ｂの平面形状は長方形となっている。しかし、例えばソースコンタクト１３を複数設け、全体として破線状のソースコンタクトとなるようにしてもよい。例えば、ソースコンタクト１３は、離散的かつ直線状に複数設けてもよい。第１ゲートコンタクト１７ａと第２ゲートコンタクト１７ｂについても、複数設けることができる。
【００３２】
さらに、図３では、ソースコンタクト１３、第１ゲートコンタクト１７ａおよび第２ゲートコンタクト１７ｂが平行に設けられているが、非平行としても上記効果を得ることができる。これ以降の記載において、ソースコンタクト１３は一体的に任意の形状で形成することも離散的に複数形成することもでき、第１ゲートコンタクト１７ａおよび第２ゲートコンタクト１７ｂについても一体的に形成することも離散的に複数に形成することもでき、ソースコンタクト１３、第１ゲートコンタクト１７ａ又は第２ゲートコンタクト１７ｂが離散的に複数形成された場合には、全体として見たときの長手方向を定義できる。
【００３３】
実施の形態３．
図５は、実施の形態３に係る炭化珪素半導体装置の平面図である。図５においては、簡単のため、フィールド絶縁膜４７、層間絶縁膜５０、およびゲート内蔵抵抗２０につながるポリシリコンは除外して図示している。図６は、図５のＡ−Ａ’線に沿った断面図である。
【００３４】
図５には、平面視でゲートコンタクト配線１５とゲート配線１６を挟む２つのソース配線１２が示されている。２つのソース配線１２はゲート内蔵抵抗２０を挟む位置に設けられている。２つのソース配線１２は、ゲートコンタクト配線１５とゲート配線１６に沿って設けられている。２つのソースコンタクト１３は、２つのソース配線１２とウェル領域４２とを電気的に接続する。第１ゲートコンタクト１７ａ、第２ゲートコンタクト１７ｂ、２つのソースコンタクト１３の長手方向は平行になっている。
【００３５】
本実施の形態３に係る炭化珪素半導体装置は、第１ゲートコンタクト１７ａがゲートパッド１４から引き出されたゲートコンタクト配線１５に形成されていることに加え、ウェル領域４２に生じる変位電流が２つのソースコンタクト１３を通じて２つのソース配線１２へ引き出される。よって、スイッチングによる高ｄＶ/ｄｔ印加時において、ゲート内蔵抵抗２０の下部のウェル領域４２に発生する電位を抑制することができ、その結果、ゲートとソースのショートによる素子破壊を防止できる。
【００３６】
実施の形態４．
図７は、実施の形態４に係る炭化珪素半導体装置の平面図である。図７においては、簡単のため、フィールド絶縁膜４７、層間絶縁膜５０、およびゲート内蔵抵抗２０につながるポリシリコンは除外して図示している。ゲート内蔵抵抗２０とゲートパッド１４は対向している。ゲート内蔵抵抗２０とゲートパッド１４の間には、ソース配線１２とソースコンタクト１３が設けられている。ソース配線１２は、ゲート内蔵抵抗２０が存在しない場所にゲート内蔵抵抗２０に隣接して設けられている。ソース配線１２は、ゲートパッド１４とゲート内蔵抵抗２０に挟まれた位置に形成される。
【００３７】
図７において、ソースコンタクト１３の形状は１つの長方形となっている。しかし、ソースコンタクト１３の形状は任意である。例えば図８に示すように、複数のソースコンタクト１３を直線状に設けてもよい。
【００３８】
図９は、図８のＡ−Ａ’線に沿った断面図である。図９には、ゲート内蔵抵抗２０の横にソースコンタクト１３があることが示されている。図１０は、図８のＢ−Ｂ’線に沿った断面図である。この断面にはソースコンタクト１３がない。
【００３９】
図１１は、図８のＡ−Ａ’線に沿った断面図の変形例を示す図である。つまり、図８のＡ−Ａ’線に沿った断面は、図９のとおりとしてもよいし、図１１のとおりとしてもよい。図１１には、ゲート酸化膜４８を介してソース４５、ウェル領域４２及びドリフト層４０と接したゲート１２０が示されている。ゲート１２０の材料は例えばポリシリコンである。図１１の断面には、上述の要素を有するトランジスタ構造が形成されている。ゲート酸化膜４８の厚さとフィールド絶縁膜４７の厚さを一致させてもよい。
【００４０】
ソースコンタクト１３は、トランジスタ領域のウェル領域４２にコンタクト領域４６を通じて接し、さらにソース４５にも接している。コンタクト領域４６は例えばアクセプタ濃度が１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３のｐ型の領域とすることができる。ソース４５のドナー濃度は例えば１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３とすることができる。図１１において、ウェル領域４２は複数離れて提供され、２つのウェル領域４２の間の部分がトランジスタのオン電流が流れる経路として機能する。なお、図１１における複数のウェル領域４２は、図１１の紙面奥側又は紙面手前側において接続させることができる。このようなトランジスタ構造は、単一セルに限らず、同一断面に複数セルを有してもよい。
【００４１】
ソース配線１２は、ソースコンタクト１３によってウェル領域４２に電気的に接続される。図７又は図８に示すとおり、ソース配線１２はゲート内蔵抵抗２０とゲートパッド１４の間に形成される。そのため、ゲート内蔵抵抗２０の下部のウェル領域４２に生じる変位電流がソースコンタクト１３を通じてソース配線１２へ引き出される。その結果、スイッチングによる高ｄＶ/ｄｔ印加時において、ゲート内蔵抵抗２０下部のウェル領域４２に発生する電位を抑制することができる。
【００４２】
また、ゲート内蔵抵抗２０とゲートパッド１４の間にソース配線１２とソースコンタクト１３が形成されるため、ゲートパッド１４の下部のウェル領域４２に流れる変位電流が、ゲート内蔵抵抗２０の下部のウェル領域４２に流れることを回避又は抑制できる。よって、ゲート内蔵抵抗２０の下部のウェル領域４２に発生する電位を抑制し、ゲートとソースのショートによる素子破壊を防止できる。
【００４３】
実施の形態５．
図１２は、実施の形態５に係る炭化珪素半導体装置の断面図である。本実施形態においては、炭化珪素半導体基板４１の上にフィールド絶縁膜４７が設けられている。フィールド絶縁膜４７の上には、例えばポリシリコンで形成されたゲート内蔵抵抗２０が設けられている。ゲート内蔵抵抗２０の上には層間絶縁膜５０が設けられている。層間絶縁膜５０の上にはゲートパッド１４が設けられている。そして、実施の形態２と同様、ソース配線１２とソースコンタクト１３を備えている。
【００４４】
実施の形態５に係る炭化珪素半導体装置は実施の形態２と類似しているが、炭化珪素半導体基板４１の構成が異なっている。実施の形態５に係る炭化珪素半導体基板４１は、ゲート内蔵抵抗２０の下においてフィールド絶縁膜４７の底面と接する低抵抗領域１４６を備えている。低抵抗領域１４６はウェル領域４２よりも浅く形成されたことで、低抵抗領域１４６の底面にウェル領域４２が接している。低抵抗領域１４６はウェル領域４２よりも低抵抗である。低抵抗領域１４６は例えば高濃度ｐ型領域である。この場合、低抵抗領域１４６のアクセプタ濃度は例えば１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３とすることができる。低抵抗領域１４６はｐ型でもｎ型でもよいが、ウェル領域４２よりも低抵抗にする。例えば、低抵抗領域１４６のシート抵抗をウェル領域４２のシート抵抗よりも小さくする。ドリフト層４０は、ウェル領域４２の底面に接する。ドリフト層４０はウェル領域４２がない場所では低抵抗領域１４６の底面に接する。ドリフト層４０は、ウェル領域４２と低抵抗領域１４６がない場所では、フィールド絶縁膜４７の底面に接する。
【００４５】
ソースコンタクト１３はソース配線１２と低抵抗領域１４６とを電気的に接続している。本実施形態のソース配線１２は、平面視でゲート内蔵抵抗２０とゲートパッド１４の間の絶縁膜又は層間絶縁膜の上に形成することができる。つまり、例えば図７、８のソース配線１２の位置に本実施形態のソース配線を設けることができる。あるいは、図３のソース配線１２の位置に本実施形態のソース配線を設けることができる。どちらの場合においてもソースコンタクト１３を低抵抗領域１４６に接触させる。ソースコンタクト１３を低抵抗領域１４６に接触させることで、ソース配線１２とウェル領域４２をより低抵抗で電気的に接続させることができる。低抵抗領域１４６は、任意の場所に設けることができる。低抵抗領域１４６は、上述又は後述の実施の形態に係る炭化珪素半導体装置に組み入れることができる。
【００４６】
実施の形態５に係る炭化珪素半導体装置は、低抵抗領域１４６をゲート内蔵抵抗２０の下部に有するため、スイッチングによる高ｄＶ/ｄｔ印加時において、変位電流に伴う発生電位を抑制することができる。よって、ゲートとソースのショートによる素子破壊を防止できる。
【００４７】
実施の形態６．
図１３は、実施の形態６に係る炭化珪素半導体装置の断面図である。本実施形態の炭化珪素半導体装置は、低抵抗領域を備える点では実施の形態５と同じである。しかし、本実施形態では、高濃度ｎ型領域４４又はｐ型の低抵抗領域１４６と高濃度ｎ型領域４４を並べて設けた点で実施の形態５と異なる。高濃度ｎ型領域４４は、例えば、ドナー濃度を１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３とした高濃度ｎ型領域である。高濃度ｎ型領域４４はウェル領域４２よりも低抵抗とすることができる。例えば高濃度ｎ型領域４４のシート抵抗はウェル領域４２のシート抵抗より小さい。高濃度ｎ型領域４４がウェル領域４２よりも浅く形成されたことで、高濃度ｎ型領域４４の底面がウェル領域４２に接している。
【００４８】
ソース配線１２はソースコンタクト１３を通じて、ウェル領域４２と高濃度ｎ型領域４４の少なくとも一方と電気的に接続している。ソースコンタクト１３の下部に高濃度ｐ型領域を設け、ソース配線１２とウェル領域４２をより低抵抗に電気的に接続させてもよい。高濃度ｎ型領域４４又はｐ型の低抵抗領域１４６と高濃度ｎ型領域４４を並べて設けた構成は、任意の場所に設けることができる。高濃度ｎ型領域４４又はｐ型の低抵抗領域１４６と高濃度ｎ型領域４４を並べて設けた構成は、上述又は後述の実施の形態に係る炭化珪素半導体装置に組み入れることができる。
【００４９】
実施の形態６に係る炭化珪素半導体装置は、高濃度ｎ型領域４４をゲート内蔵抵抗２０下部に有するため、スイッチングによる高ｄＶ/ｄｔ印加時において、変位電流に伴う発生電位を抑制することができる。よって、ゲートとソースのショートによる素子破壊を防止できる。なお、実施の形態５、６において、ソース配線１２とソースコンタクト１３は必須の構成ではない。
【００５０】
実施の形態７．
図１４は、実施の形態７に係る炭化珪素半導体装置の平面図である。図１４においては、簡単のため、フィールド絶縁膜４７、層間絶縁膜５０、およびゲート内蔵抵抗２０につながるポリシリコンは除外して図示している。本実施形態の炭化珪素半導体装置は、実施の形態３で説明した、２つのソースコンタクト１３がゲート内蔵抵抗２０を挟んで対向する構造を採用する。本実施形態の右側のソースコンタクト１３は、ソース配線１２又はソースパッド１１２と、ウェル領域４２を電気的に接続する。また、ゲート内蔵抵抗２０の左側にあるソース配線１２とソースコンタクト１３は、ゲート内蔵抵抗２０とゲートパッド１４の間に設けられている。左側のソースコンタクト１３は、ソース配線１２とウェル領域４２を電気的に接続する。
【００５１】
図１５は、図１４のＡ−Ａ’線に沿った断面図である。図１５には、ゲート内蔵抵抗２０の両側にソースコンタクト１３があることが示されている。スイッチングによる高ｄＶ/ｄｔ印加時において、ゲート内蔵抵抗２０下部のウェル領域４２に生じる変位電流は、ゲート内蔵抵抗２０の両側に設けられたソースコンタクト１３を通じてソース配線１２又はソースパッド１１２へ引き出される。よって、ゲート内蔵抵抗２０下部のウェル領域４２に発生する電位を抑制し、ゲートとソースのショートによる素子破壊を防止できる。
【００５２】
実施の形態８．
図１６は、実施の形態８に係る炭化珪素半導体装置の平面図である。図１６においては、簡単のため、フィールド絶縁膜４７、層間絶縁膜５０、およびゲート内蔵抵抗２０につながるポリシリコンは除外して図示している。本実施形態のソース配線１２は、第１部分１２ａと第２部分１２ｂを備えている。第１部分１２ａは、平面視で、ゲート内蔵抵抗２０とゲートパッド１４の間に、ゲート内蔵抵抗２０に沿って設けられている。第２部分１２ｂは、第１部分１２ａにつながり、第１部分１２ａとは異なる方向に伸びゲート内蔵抵抗２０に隣接する。第１部分１２ａは、実施の形態４のソース配線１２に相当する部分である。第１ソースコンタクト１３ａは、第１部分１２ａとウェル領域４２とを電気的に接続する。第１ソースコンタクト１３ａで第１部分１２ａと低抵抗領域とを電気的に接続してもよい。
【００５３】
第２部分１２ｂの長手方向は、第１部分１２ａの長手方向に対して非平行となっている。第２部分１２ｂはゲート内蔵抵抗２０に隣接する位置に設けられている。第２部分１２ｂは、ソース配線の一部ではなく、ソースパッド１１２の一部としてもよい。第２ソースコンタクト１３ｂは、第２部分１２ｂとウェル領域４２とを電気的に接続する。第２ソースコンタクト１３ｂで第２部分１２ｂと低抵抗領域とを電気的に接続してもよい。
【００５４】
本実施形態では、第１ソースコンタクト１３ａがゲート内蔵抵抗２０の一辺に沿って設けられ、第２ソースコンタクト１３ｂがゲート内蔵抵抗の他の一辺に沿って設けられている。よって、ゲート内蔵抵抗２０の２つの辺に対向する位置にソースコンタクトが提供されている。ゲート内蔵抵抗２０の３つ以上の辺に対向する位置にソースコンタクトを提供してもよい。言いかえれば、ゲート内蔵抵抗２０の外縁に沿って可能な限り長いソースコンタクトを提供することができる。
【００５５】
実施の形態８の炭化珪素半導体装置では、スイッチングによる高ｄＶ/ｄｔ印加時において、ゲート内蔵抵抗２０の下部のウェル領域４２に生じる変位電流が、ゲート内蔵抵抗２０の２つの辺に沿って設けられた２つのソースコンタクトを通じてソース配線１２又はソースパッド１１２へ引き出される。よって、ゲート内蔵抵抗２０下部のウェル領域４２に発生する電位を抑制し、ゲートとソースのショートによる素子破壊を防止できる。
【００５６】
実施の形態９．
図１７は、実施の形態９に係る炭化珪素半導体装置の平面図である。図１７においては、簡単のため、フィールド絶縁膜４７、層間絶縁膜５０、およびゲート内蔵抵抗２０につながるポリシリコンは除外して図示している。本実施形態の炭化珪素半導体装置は、実施の形態４と同様に、ゲート内蔵抵抗２０とゲートパッド１４の間に、ソース配線１２Ａとソースコンタクト１３Ａを備えている。このソースコンタクト１３Ａは、ソース配線１２Ａとウェル領域４２又は低抵抗領域を電気的に接続する。
【００５７】
ソース配線１２Ａには、別のソース配線１２Ｂ又はソースパッド１１２が接続されている。ソース配線１２Ｂ又はソースパッド１１２にソースコンタクトを形成してもよい。ゲートコンタクト配線１５とゲート配線１６の間のゲート内蔵抵抗２０の上には、層間絶縁膜を介して直上部１２ｃが形成されている。直上部１２ｃは、平面視でゲート内蔵抵抗２０を縦断するソース配線１２Ｃの一部である。ソース配線１２Ｃのうち直上部１２ｃよりも上の部分に、ソースコンタクト１３Ｂが設けられている。ソースコンタクト１３Ｂの長手方向は、ソースコンタクト１３Ａの長手方向に対して非平行となっている。ソースコンタクト１３Ａがゲート内蔵抵抗２０の左側に沿って設けられるのに対し、ソースコンタクト１３Ｂはゲート内蔵抵抗２０の上側に沿って設けられる。ソースコンタクト１３Ａ、１３Ｂは、これらによってゲートコンタクト配線１５を挟んだ位置に設けることができる。ソースコンタクト１３Ｂは、ソース配線１２Ｃとウェル領域４２又は低抵抗領域を電気的に接続する。
【００５８】
図１８は、図１７のＡ−Ａ’線に沿った断面図である。ソース配線の一部を構成する直上部１２ｃが層間絶縁膜５０の上に設けられている。実施の形態９に係る炭化珪素半導体装置では、スイッチングによる高ｄＶ/ｄｔ印加時において、ゲート内蔵抵抗２０の下部のウェル領域４２に生じる変位電流が、ゲート内蔵抵抗２０の直交する２辺に沿って設けられたソースコンタクト１３Ａ、１３Ｂを通じてソース配線１２又はソースパッド１１２へ引き出される。よって、ゲート内蔵抵抗２０の下部のウェル領域４２に発生する電位を抑制し、ゲートとソースのショートによる素子破壊を防止できる。
【００５９】
実施の形態１０．
図１９は、実施の形態１０に係る炭化珪素半導体装置の平面図である。図１９においては、簡単のため、フィールド絶縁膜４７、層間絶縁膜５０、およびゲート内蔵抵抗２０につながるポリシリコンは除外して図示している。本実施形態の炭化珪素半導体装置は、実施の形態４と同様に、ゲート内蔵抵抗２０とゲートパッド１４の間に、ソース配線１２Ａとソースコンタクト１３Ａを備えている。このソースコンタクト１３Ａは、ソース配線１２Ａとウェル領域４２又は低抵抗領域を電気的に接続する。
【００６０】
ソース配線１２Ａには別のソース配線１２Ｂ又はソースパッド１１２が接続されている。ソース配線１２Ｂ又はソースパッド１１２にソースコンタクトを形成してもよい。さらに、実施の形態９と同様に、平面視でゲート内蔵抵抗２０を縦断するソース配線１２Ｃを備える。ソース配線１２Ｃの一部として直上部１２ｃが形成されている。ソース配線１２Ｃにはソース配線１２Ｄが接続されている。ソース配線１２Ｄは、平面視でゲートパッド１４に隣接する位置に隣接部１２ｄを備える。隣接部１２ｄは、フィールド絶縁膜４７又は層間絶縁膜５０の上に形成することができる。ソース配線１２Ｂ、１２Ｃ、１２Ｄはソースパッド１１２として形成することもできる。
【００６１】
ゲートパッド１４に隣接してソースコンタクト１３Ｂが設けられている。ソースコンタクト１３Ｂは、例えばフィールド絶縁膜４７又は層間絶縁膜５０を貫通し、隣接部１２ｄとウェル領域４２とを電気的に接続する。
【００６２】
実施の形態１０に係る炭化珪素半導体装置では、ウェル領域４２にソースコンタクト１３Ａを通じて電気的に接続するソース配線１２Ａが、ゲート内蔵抵抗２０とゲートパッド１４の間に形成される。よって、スイッチングによる高ｄＶ/ｄｔ印加時において、ゲート内蔵抵抗２０の下部のウェル領域４２に生じる変位電流がソースコンタクト１３Ａを通じてソース配線１２へ引き出される。また、ゲートパッド１４に隣接して設けられたソースコンタクト１３Ｂを通じてゲートパッド１４の下部のウェル領域４２に生じる変位電流が引き出される。よって、ゲート内蔵抵抗２０の下部のウェル領域４２に発生する電位を抑制し、ゲートとソースのショートによる素子破壊を防止できる。
【００６３】
実施の形態１１．
図２０は、実施の形態１１に係る炭化珪素半導体装置の平面図である。図２０においては、簡単のため、フィールド絶縁膜４７、層間絶縁膜５０、およびゲート内蔵抵抗２０につながるポリシリコンは除外して図示している。本実施形態では、ゲート内蔵抵抗が２つ設けられている。ゲートパッド１４の右側にゲート内蔵抵抗２０Ａが設けられ、ゲートパッド１４の下方にゲート内蔵抵抗２０Ｂが設けられている。このように、２つのゲート内蔵抵抗が、ゲートパッド１４の平行では無い２辺に沿って並列に設けられている。
【００６４】
ゲートパッド１４とゲート内蔵抵抗２０Ａの間には、ソース配線１２Ａとソースコンタクト１３Ａが設けられている。ソースコンタクト１３Ａはソース配線１２Ａとウェル領域４２又は低抵抗領域を電気的に接続する。ゲートパッド１４とゲート内蔵抵抗２０Ｂの間には、ソース配線１２Ｂとソースコンタクト１３Ｂが設けられている。ソースコンタクト１３Ｂはソース配線１２Ｂとウェル領域４２又は低抵抗領域を電気的に接続する。ソース配線１２Ａ、１２Ｂとソースコンタクト１３Ａ、１３Ｂは、全体として見れば、ゲートパッド１４の２つの辺に対向する。ソース配線１２Ａ、１２Ｂには、ソース配線１２Ｃ又はソースパッド１１２が接続されている。
【００６５】
実施の形態１１の炭化珪素半導体装置は、実施の形態４の構成に比べて対称性の高い構造であるため、スイッチングによる高ｄＶ/ｄｔ印加時において変位電流がより対称に流れ、素子の信頼性が向上する。また、２つのゲート内蔵抵抗２０Ａ、２０Ｂを設けるため、実施の形態４のように１つのゲート内蔵抵抗２０を設ける場合に比べ、同じ抵抗値を有する場合に１つあたりのゲート内蔵抵抗を小さくできる。よって、ゲート内蔵抵抗２０Ａ、２０Ｂの下部のウェル領域４２に発生する電位を抑制し、ゲートとソースのショートによる素子破壊を防止できる。
【００６６】
実施の形態１２．
図２１は、実施の形態１２に係る炭化珪素半導体装置の平面図である。図２１においては、簡単のため、フィールド絶縁膜４７、層間絶縁膜５０、およびゲート内蔵抵抗２０につながるポリシリコンは除外して図示している。ゲートパッド１４の右側にゲート内蔵抵抗２０Ａがあり、ゲートパッド１４の左側にゲート内蔵抵抗２０Ｂがある。ゲート内蔵抵抗２０Ａ、２０Ｂはゲートパッド１４を挟む位置に設けられている。２つのゲート内蔵抵抗２０Ａ、２０Ｂがゲートパッド１４の平行な２辺に沿って並列に設けられている。
【００６７】
ゲートパッド１４とゲート内蔵抵抗２０Ａの間にソース配線１２Ａとソースコンタクト１３Ａが設けられている。ソースコンタクト１３Ａはソース配線１２Ａとウェル領域４２又は低抵抗領域を電気的に接続する。ゲートパッド１４とゲート内蔵抵抗２０Ｂの間にソース配線１２Ｂとソースコンタクト１３Ｂが設けられている。ソースコンタクト１３Ｂはソース配線１２Ｂとウェル領域４２又は低抵抗領域を電気的に接続する。
【００６８】
実施の形態１２の炭化珪素半導体装置は、実施の形態４の構成に比べて対称性の高い構造であるため、スイッチングによる高ｄＶ/ｄｔ印加時において変位電流がより対称に流れ、素子の信頼性が向上する。また、２つのゲート内蔵抵抗２０Ａ、２０Ｂを設けるため、実施の形態４のように１つのゲート内蔵抵抗を設ける場合に比べて、同じ抵抗値を有する場合に１つあたりのゲート内蔵抵抗を小さくできる。よって、ゲート内蔵抵抗２０Ａ、２０Ｂの下部のウェル領域４２に発生する電位を抑制し、ゲートとソースのショートによる素子破壊を防止できる。
【００６９】
実施の形態１３．
図２２は、実施の形態１３に係る炭化珪素半導体装置の平面図である。図２２においては、簡単のため、フィールド絶縁膜４７、層間絶縁膜５０、およびゲート内蔵抵抗２０につながるポリシリコンは除外して図示している。本実施形態では、ゲートパッド１４に接続された配線上に２つのゲート内蔵抵抗を直列に設ける。
【００７０】
実施の形態１３に係る炭化珪素半導体装置は、ゲートコンタクト配線１５と、ゲート配線１６Ａと、補助ゲート配線１６Ｂを備えている。ゲートコンタクト配線１５はゲート配線１６Ａと対向している。また、ゲート配線１６Ａと補助ゲート配線１６Ｂは対向している。
【００７１】
平面視で、ゲートコンタクト配線１５とゲート配線１６Ａに重なるようにゲート内蔵抵抗２０が設けられている。ゲートコンタクト配線１５とゲート内蔵抵抗２０は第１ゲートコンタクト１７ａによって電気的に接続されている。また、ゲート配線１６Ａとゲート内蔵抵抗２０は第２ゲートコンタクト１７ｂによって電気的に接続されている。
【００７２】
平面視で、ゲート配線１６Ａと補助ゲート配線１６Ｂに重なるように補助ゲート内蔵抵抗２０Ｓが設けられている。補助ゲート内蔵抵抗２０Ｓは、例えば絶縁膜の上に接するポリシリコンで形成することができる。ゲート配線１６Ａと補助ゲート内蔵抵抗２０Ｓは第３ゲートコンタクト１７ｃによって電気的に接続されている。補助ゲート配線１６Ｂと補助ゲート内蔵抵抗１０Ａは第４ゲートコンタクト１７ｄによって電気的に接続されている。こうして、ゲート内蔵抵抗２０と補助ゲート内蔵抵抗２０Ｓが直列接続されている。
【００７３】
ゲートパッド１４とゲート内蔵抵抗２０の間にはソース配線１２Ａとソースコンタクト１３Ａが設けられている。ソースコンタクト１３Ａは、ソース配線１２Ａとウェル領域４２又は低抵抗領域を接続する。平面視でゲート内蔵抵抗２０と補助ゲート内蔵抵抗２０Ｓの間にソース配線１２Ｂとソースコンタクト１３Ｂが設けられている。ソースコンタクト１３Ｂは、ソース配線１２Ｂとウェル領域４２または低抵抗領域とを電気的に接続する。なお、低抵抗領域とはウェル領域よりも抵抗が低い領域である。
【００７４】
実施の形態１３の炭化珪素半導体装置ではゲート内蔵抵抗２０と補助ゲート内蔵抵抗２０Ｓを直列に設けたため、スイッチングによる高ｄＶ/ｄｔ印加時において、実施の形態４のように１つのゲート内蔵抵抗を設ける場合に比べて、同じ抵抗値を有する場合に１つあたりのゲート内蔵抵抗を小さくできる。そのため、ゲート内蔵抵抗２０と補助ゲート内蔵抵抗２０Ｓの下部のウェル領域に発生する電位を抑制することができる。よって、ゲートとソースのショートによる素子破壊を防止できる。なお、本実施形態においては、２つのゲート内蔵抵抗を直列に設けた例を説明したが、３つ以上のゲート内蔵抵抗を直列に設けてもよい。
【００７５】
実施の形態１４．
図２３は、実施の形態１４に係る炭化珪素半導体装置の平面図である。図２３においては、簡単のため、フィールド絶縁膜４７、層間絶縁膜５０、およびゲート内蔵抵抗２０Ａ、２０Ｂにつながるポリシリコンは除外して図示している。本実施形態では、ゲートパッド１４に接続された配線上に２つのゲート内蔵抵抗を並列に設ける。
【００７６】
２つのゲート内蔵抵抗２０Ａ，２０Ｂが、ゲートコンタクト配線１５とゲート配線１６を接続する。具体的には、ゲート内蔵抵抗２０Ａは、第１ゲートコンタクト１７ａによってゲートコンタクト配線１５に接続され、第２ゲートコンタクト１７ｂによってゲート配線１６に接続されている。ゲート内蔵抵抗２０Ｂは、第３ゲートコンタクト１７ｃによってゲートコンタクト配線１５に接続され、第４ゲートコンタクト１７ｄによってゲート配線１６に接続されている。このように、ゲート内蔵抵抗と、第１ゲートコンタクトと、第２ゲートコンタクトを有する構成を複数備えたことで、複数のゲート内蔵抵抗が並列に接続されている。このような構成は、図７に示す実施の形態４のゲート内蔵抵抗２０を、並列につながれた２つのゲート内蔵抵抗に分割したものであるということができる。
【００７７】
ゲート内蔵抵抗２０Ａ、２０Ｂと、ゲートパッド１４の間にソース配線１２Ａ及びソースコンタクト１３Ａが設けられている。ソースコンタクト１３Ａはソース配線１２Ａをウェル領域４２又は低抵抗領域に電気的に接続する。ソース配線１２Ａにはソース配線１２Ｂ又はソースパッド１１２が接続されている。ソース配線１２Ｂ又はソースパッド１１２には、ゲートコンタクト配線１５とゲート配線１６の間で、ゲート内蔵抵抗２０Ａ、２０Ｂを縦断するソース配線１２Ｃが形成されている。ソース配線１２Ｃは、ゲート内蔵抵抗２０Ａ、２０Ｂの上部を通る直上部を備えている。ソース配線１２Ｃのうち、平面視でゲート内蔵抵抗２０Ａとゲート内蔵抵抗２０Ｂの間に形成された部分には、ソースコンタクト１３Ｂが形成されている。ソースコンタクト１３Ｂは、ソース配線１２Ｃと、ウェル領域またはウェル領域よりも抵抗が低い低抵抗領域と、を電気的に接続する。こうして、第１ゲート内蔵抵抗２０Ａと第２ゲート内蔵抵抗２０Ｂの間に、ソースコンタクト１３Ｂが設けられている。
【００７８】
実施の形態１４の炭化珪素半導体装置は、２つのゲート内蔵抵抗２０Ａ、２０Ｂを並列に設けるため、ゲート内蔵抵抗が１つの場合に比べて、同じ抵抗値を有する場合に１つあたりのゲート内蔵抵抗を小さくできる。そのため、スイッチングによる高ｄＶ/ｄｔ印加時において、各々のゲート内蔵抵抗の下部のウェル領域に発生する電位を抑制することができる。
【００７９】
また、上述のとおり、ゲート内蔵抵抗２０Ａとゲート内蔵抵抗２０Ｂの間でソース配線１２Ｃとウェル領域を電気的に接続するソースコンタクト１３Ｂを設けたため、変位電流がソース配線１２Ｃにも引き出されるようになる。よって、各々のゲート内蔵抵抗の下部のウェル領域４２に発生する電位を抑制し、ゲートとソースのショートによる素子破壊を防止できる。なお、本実施形態においては、２つのゲート内蔵抵抗２０Ａ、２０Ｂを並列に設け、その間にソースコンタクト１３Ｂを形成した例を説明したが、３つ以上のゲート内蔵抵抗を設ける場合でも同様の効果を得ることができる。
【００８０】
実施の形態１５．
図２４は、実施の形態１５に係る炭化珪素半導体装置の平面図である。図２４においては、簡単のため、フィールド絶縁膜４７、層間絶縁膜５０、およびゲート内蔵抵抗２０Ａ、２０Ｂにつながるポリシリコンは除外して図示している。本実施形態は、ゲート内蔵抵抗２０Ａ、２０Ｂが並列に接続されるものなので、基本的には実施の形態１４と類似するものである。そして、第１ゲート内蔵抵抗２０Ａと第２ゲート内蔵抵抗２０Ｂの間にソースコンタクト１３Ｂを提供する点も、実施の形態１４と同じである。しかし、そのようなソースコンタクトを提供する構成が異なる。
【００８１】
図２４に示すように、ゲート配線１６は、ゲートコンタクト配線１５に対向する部分において、ゲートコンタクト配線１５の方に突出した部分を有する。このようにゲート配線１６を突出させることで生じたスペースに、ソース配線１２Ｂとソースコンタクト１３Ｂを設けている。ソース配線１２Ｂとソースコンタクト１３Ｂは、ゲート内蔵抵抗２０Ａとゲート内蔵抵抗２０Ｂの間に位置する。ソースコンタクト１３Ｂは、ソース配線１２Ｂと、ウェル領域４２又は低抵抗領域を電気的に接続する。このように、実施の形態１４で説明したゲート内蔵抵抗２０Ａ、２０Ｂの上部を通るソース配線を設けることなく、ゲート内蔵抵抗２０Ａとゲート内蔵抵抗２０Ｂの間にソース配線１２Ｂとソースコンタクト１３Ｂを設ける。
【００８２】
図２５は、実施の形態１５の炭化珪素半導体装置の変形例の平面図である。ゲートコンタクト配線１５は、ゲート配線１６に対向する部分において、ゲート配線１６の方に突出した部分を有する。このようにゲートコンタクト配線１５を突出させることで生じたスペースに、ソース配線１２Ｂとソースコンタクト１３Ｂを設けている。ソース配線１２Ｂとソースコンタクト１３Ｂは、ゲート内蔵抵抗２０Ａとゲート内蔵抵抗２０Ｂの間に位置している。
【００８３】
本実施の形態１５の炭化珪素半導体装置は、２つのゲート内蔵抵抗２０Ａ、２０Ｂを並列に設けるため、１つのゲート内蔵抵抗を設ける場合に比べて、同じ抵抗値を有する場合に１つあたりのゲート内蔵抵抗を小さくできる。そのため、スイッチングによる高ｄＶ/ｄｔ印加時において、各々のゲート内蔵抵抗の下部のウェル領域４２に発生する電位を抑制することができる。
【００８４】
また、上述のとおり、ゲート内蔵抵抗２０Ａとゲート内蔵抵抗２０Ｂの間でソース配線１２Ｂとウェル領域４２を電気的に接続するソースコンタクト１３Ｂを設けたため、変位電流がソース配線１２Ｂにも引き出されるようになる。実施の形態１４で述べたように、３つ以上のゲート内蔵抵抗を並列に設け、ゲート内蔵抵抗の間にソース配線とソースコンタクトを設けてもよい。
【００８５】
実施の形態１６．
図２６は、実施の形態１６に係る炭化珪素半導体装置の平面図である。図２６においては、簡単のため、フィールド絶縁膜４７、層間絶縁膜５０、およびゲート内蔵抵抗２０につながるポリシリコンは除外して図示している。ゲート内蔵抵抗を有する炭化珪素半導体装置においては、ゲート内蔵抵抗の値を測定するためのモニタパッドを設けることがある。本実施形態の炭化珪素半導体装置は、実施の形態４−６のいずれか１つに類似する構成をベースとしつつ、ゲート内蔵抵抗２０の値を測定するためのゲート内蔵抵抗モニタパッド１１４を備える。
【００８６】
ゲート内蔵抵抗モニタパッド１１４はゲート配線１６と接続されている。ゲート内蔵抵抗モニタパッド１１４は例えばゲート配線１６と同一材料で形成することができる。ゲート内蔵抵抗モニタパッド１１４とゲート内蔵抵抗２０に挟まれる位置には、ソース配線１２Ｂとソースコンタクト１３Ｂが設けられている。ソースコンタクト１３Ｂは、ソース配線１２Ｂと、ウェル領域またはウェル領域よりも抵抗が低い低抵抗領域とを電気的に接続する。
【００８７】
図２７は、図２６のＡ−Ａ’線に沿った断面図である。ゲート内蔵抵抗２０の左右にソースコンタクト１３Ａとソースコンタクト１３Ｂが設けられている。スイッチングによる高ｄＶ/ｄｔ印加時においてゲート内蔵抵抗２０の下部のウェル領域４２に生じる変位電流が、ゲート内蔵抵抗２０の両側に設けられたソースコンタクトを通じてソース配線１２へ引き出される。よって、ゲート内蔵抵抗２０の下部のウェル領域４２に発生する電位を抑制し、ゲートとソースのショートによる素子破壊を防止できる。実施の形態１―１６におけるゲート配線は、実施の形態１７のゲート配線と同様に、例えばＳｉＣ−ＭＯＳＦＥＴのゲート駆動信号が供給される配線である。また、ここまでの実施形態で説明した半導体装置と、以下の実施形態で説明する半導体装置は、ＳｉＣ−ＭＯＳＦＥＴチップとすることができる。そのようなＭＯＳＦＥＴは、プレーナ型とすることもできるしトレンチ型とすることもできる。さらに、半導体装置は、ＭＯＳ構造を採用しているＩＧＢＴとすることもできる。
【００８８】
実施の形態１７．
図２８は、実施の形態１７に係る炭化珪素半導体装置１０の平面図である。炭化珪素半導体装置１０はＳｉＣ−ＭＯＳＦＥＴチップである。炭化珪素半導体装置１０は例えばアルミを材料とするソース配線１２を備えている。チップコーナーにはゲートパッド１４が設けられている。ゲートパッド１４はワイヤが接続される部分である。当該ワイヤを介して外部からゲートパッド１４へゲート駆動信号が提供される。ゲートパッド１４にはゲート内蔵抵抗２０Ａ、２０Ｂを介してゲート配線１６が接続される。ゲート内蔵抵抗２０Ａ、２０Ｂは炭化珪素半導体装置１０の内部に埋め込まれているので、平面図では見えない。しかし、説明の便宜上、平面図におけるゲート内蔵抵抗２０Ａ、２０Ｂの位置を表した。
【００８９】
ゲート内蔵抵抗２０Ａ、２０Ｂは、ゲートパッド１４とゲート配線１６を接続する抵抗である。ゲート配線１６は、チップの外周に沿って形成されることで、ソース配線１２の大部分を囲んでいる。ゲート内蔵抵抗は、ゲートパッド１４とソース配線１２に挟まれた領域の端部にのみ設けることができる。
【００９０】
ソース配線１２は、本体部１２Ａ’、直上部１２Ｂ’、包囲部１２Ｃ’及び突出部１２Ｄ’を備えている。本体部１２Ａ’はセル領域に設けられている。直上部１２Ｂ’はゲート内蔵抵抗２０Ｂの直上の部分である。包囲部１２Ｃ’はチップの外縁に沿って設けられることでゲートパッド１４を囲む部分である。包囲部１２Ｃ’は直上部１２Ｂ’を介して本体部１２Ａ’に接続されている。突出部１２Ｄ’は平面視でゲートパッド１４に挟まれた部分である。突出部１２Ｄ’のｙ正方向とｙ負方向にゲートパッド１４があるので、突出部１２Ｄ’はゲートパッド１４に挟まれている。突出部１２Ｄ’は平面視で本体部１２Ａ’から突出して設けられている。突出部１２Ｄ’は本体部１２Ａ’に接続されている。
【００９１】
ソース配線１２の一部として突出部１２Ｄ’が形成されたことで、平面視でゲート内蔵抵抗２０Ｂは、突出部１２Ｄ’と本体部１２Ａ’に挟まれている。すなわち、ゲート内蔵抵抗２０Ｂのｙ正方向には突出部１２Ｄ’があり、ゲート内蔵抵抗２０Ｂのｙ負方向には本体部１２Ａ’がある。
【００９２】
図２９は、図２８の一部拡大図である。ゲートパッド１４は本体部１４Ａ、第１接続部１４Ｂ、１４Ｄ、第２接続部１４Ｃ、１４Ｅを備えている。本体部１４Ａにワイヤが接続される。本体部１４Ａと第１接続部１４Ｂ、１４Ｄは第２接続部１４Ｃ、１４Ｅを介して接続されている。ソース配線１２の一部である突出部１２Ｄ’は本体部１４Ａと第１接続部１４Ｂに挟まれている。ソース配線１２の一部である突出部１２Ｆは本体部１４Ａと第１接続部１４Ｄに挟まれている。
【００９３】
ゲート配線１６は、チップの外周に沿って形成された環状部１６Ａ’、１６Ｃと、環状部１６Ａ’に接続された接続部１６Ｂ’と、環状部１６Ｃに接続された接続部１６Ｄを備えている。ゲートパッド１４から、ゲート内蔵抵抗２０Ａ、２０Ｂを経由してゲート配線１６にゲート駆動信号が提供される。環状部１６Ａ’、１６Ｃと接続部１６Ｂ’、１６Ｄからユニットセルのゲートにゲート電圧が印加される。
【００９４】
ゲート内蔵抵抗２０Ａの上には、ソース配線１２の一部である直上部１２Ｅがある。直上部１２Ｅは、包囲部１２Ｃ’と本体部１２Ａ’をつないでいる。このように、ゲートパッド１４のｙ負方向に、第１接続部１４Ｂと接続部１６Ｂ’を接続するゲート内蔵抵抗２０Ｂがあり、ゲートパッド１４のｘ正方向に第１接続部１４Ｄと接続部１６Ｄを接続するゲート内蔵抵抗２０Ａがある。
【００９５】
図３０は、図２９のＩＩＩ−ＩＩＩ´線（ソースコンタクトホール部、ゲートコンタクトホール部）における断面図である。炭化珪素半導体装置１０は炭化珪素を材料とする炭化珪素半導体基板４１を備えている。炭化珪素半導体基板４１は、ｎ型基板４３と、ｎ型のドリフト層４０と、ｎ型のドリフト層４０の上に設けられたｐ型のウェル領域４２と、ｐ型のウェル領域４２の上に設けられた高濃度ｎ型領域４４を備えている。高濃度ｎ型領域４４はｎ型不純物が高濃度（１×１０１９ｃｍ−３以上）でドープされたｎ＋領域である。高濃度ｎ型領域４４のｎ型不純物濃度は、ｎ型のドリフト層４０のｎ型不純物濃度より大きい。炭化珪素半導体基板４１には、ｐ型のウェル領域４２に囲まれたｎ型のソース４５も提供されている。さらに、高濃度ｎ型領域４４と接しつつ炭化珪素半導体基板４１の表面に位置するｐ型のコンタクト領域４６が設けられている。ｎ型のドリフト層４０の下にはｎ型基板４３がある。
【００９６】
炭化珪素半導体基板４１の上にはフィールド絶縁膜４７とゲート酸化膜４８が設けられている。フィールド絶縁膜４７の上に、ポリシリコンで形成されたゲート内蔵抵抗２０Ｂが設けられている。そして、ゲート内蔵抵抗２０Ｂの側面と上面の一部は層間絶縁膜５０に覆われている。層間絶縁膜５０はフィールド絶縁膜４７などの絶縁膜より厚いことが好ましい。層間絶縁膜５０とフィールド絶縁膜４７はゲート酸化膜４８より厚いことが好ましい。ゲート内蔵抵抗２０Ｂの上に設けられた層間絶縁膜５０には複数の貫通孔が設けられている。ゲートパッド１４の一部である第１接続部１４Ｂと、ゲート配線１６の一部である接続部１６Ｂ’は、これらの貫通孔をとおってゲート内蔵抵抗２０Ｂに接する。
【００９７】
ゲート内蔵抵抗２０Ｂの左右の層間絶縁膜５０にも複数の貫通孔が形成されている。これらの複数の貫通孔により、ソース配線１２の突出部１２Ｄ’はｐ型のコンタクト領域４６及び高濃度ｎ型領域４４に接続され、ソース配線１２の本体部１２Ａ’もｐ型のコンタクト領域４６及び高濃度ｎ型領域４４に接続されている。なお、図３０には、本体部１２Ａ’の左側の部分がｐ型のコンタクト領域４６とソース４５に接続されたことも開示されている。
【００９８】
図３０には、ゲート内蔵抵抗２０Ｂに、ゲートパッド１４の第１接続部１４Ｂと、ゲート配線１６の接続部１６Ｂ’が接続されたことが示されている。ゲート内蔵抵抗２０Ｂの下には、フィールド絶縁膜４７を介して高濃度ｎ型領域４４が設けられている。この高濃度ｎ型領域４４には、ソース配線１２の一部である本体部１２Ａ’と突出部１２Ｄ’が接続されている。ゲートとソースのショートを抑制するためには、フィールド絶縁膜４７によってゲート内蔵抵抗２０Ｂと高濃度ｎ型領域４４が確実に絶縁される必要がある。
【００９９】
炭化珪素半導体装置１０の裏面構造について説明する。炭化珪素半導体基板４１の裏面のオーミック電極６０の下面に、金属を材料とするドレイン電極６２が形成されている。したがって、前述のｎ型基板４３はｎ型のドリフト層４０とオーミック電極６０の間に設けられる。こうして、図３０にその断面図を示した電力用の炭化珪素半導体装置が完成する。なお、ゲート内蔵抵抗２０Ａをｘ方向に横断する線に沿った断面は、図３０と同じ断面となる。
【０１００】
図３１は、高濃度ｎ型領域４４とソース４５を形成する際のイオン注入領域を示す図である。高濃度ｎ型領域４４とソース４５は同一のイオン注入で形成してもよい。基本的には、一点鎖線で囲んだ領域Ａ、Ｂにｎ型不純物がドープされる。領域Ａはゲート内蔵抵抗２０Ａ、２０Ｂが形成される部分を含む。領域Ｂはソース配線１２の本体部１２Ａ’が形成される部分を含む。領域Ｂには、特開２０１２−１０９６０２号公報の図２の中央部のように、ＭＯＳＦＥＴのユニットセルが形成されている。領域Ｂの全面にソース４５を形成するのではなく特開２０１２−１０９６０２号公報の図３のソース領域８０のように部分的にソースを形成する。領域Ｂでは、等間隔に設けられたソースコンタクトホールの直下にｎ型不純物がドーピングされていない領域がある。また、領域Ａの全面にｎ型不純物をドーピングするのではなく、領域Ａの本体部１２Ａ’、包囲部１２Ｃ’および突出部１２Ｄ’、１２Ｆの直下にｎ型不純物がドーピングされていない領域がある。
【０１０１】
ここで、本発明の実施の形態１７に係る炭化珪素半導体装置の技術的意義の説明を容易にするために、比較例について説明する。図３２−３４は第１比較例に係る炭化珪素半導体装置の図である。図３５は第２比較例に係る炭化珪素半導体装置の平面図である。第１比較例と第２比較例については、実施の形態１７の炭化珪素半導体装置１０との相違点を述べる。特に言及しない点は炭化珪素半導体装置１０と同じ構成を有する。
【０１０２】
図３２は、第１比較例に係る炭化珪素半導体装置の平面図である。第１比較例のソース配線１２は、本体部１２Ａ’、直上部１２Ｂ’、１２Ｅ及び包囲部１２Ｃ’を備えているが、前述の突出部１２Ｄ’、１２Ｆは備えていない。ゲート内蔵抵抗２０ａ、２０ｂは、炭化珪素半導体装置１０のゲート内蔵抵抗２０Ａ、２０Ｂと同じ機能を有する。
【０１０３】
図３３は、図３２のＶＩ−ＶＩ´線における断面図である。ゲート内蔵抵抗２０ｂの直下にはフィールド絶縁膜４７を介してｐ型のウェル領域４２がある。ＡｌあるいはＢを半導体基板にイオン注入してｐ＋領域であるｐ型のウェル領域４２を形成することができる。ｐ型のウェル領域４２は、ゲートパッド１４とゲート内蔵抵抗２０ｂの下に形成されている。ゲート内蔵抵抗２０ｂの直下に、前述のｎ型領域はない。また、第１比較例のソース配線１２は突出部１２Ｄ’を備えていない。そのため、ゲート内蔵抵抗２０ｂの直下のｐ型のウェル領域４２にはソース配線１２の本体部１２Ａ’だけが接続されている。
【０１０４】
図３４は、フィールド絶縁膜４７にピンホールが形成された第１比較例の炭化珪素半導体装置の断面図である。この場合、ゲート内蔵抵抗２０ｂとｐ型のウェル領域４２の間には薄いゲート酸化膜４８だけが設けられる。この場合、高ｄＶ／ｄｔにおいてゲート酸化膜４８が劣化し、ゲートとソースがショートするおそれがある。
【０１０５】
これに対し、実施の形態１７に係る炭化珪素半導体装置１０では、炭化珪素半導体基板４１に例えばＮ（窒素）またはＰ（リン）をイオン注入して高濃度ｎ型領域４４を形成した。より具体的には、絶縁膜であるフィールド絶縁膜４７の底面と接する高濃度ｎ型領域４４と、高濃度ｎ型領域４４の底面に接するｐ型のウェル領域４２と、ウェル領域４２の底面に接するｎ型のドリフト層４０を設けた。炭化珪素半導体基板４１の材料が、炭化珪素の場合、ｐ＋領域よりもｎ＋領域の方が低抵抗になる。そのため、高濃度ｎ型領域４４を設けることで、ゲートパッド１４とゲート内蔵抵抗２０Ａ、２０Ｂの下の変位電流が流れる経路における抵抗を低抵抗にすることが可能となる。これにより、ｄＶ/ｄｔの印加に伴う変位電流を原因とする、ゲートパッド１４及びゲート内蔵抵抗２０Ａ、２０Ｂと、直下の炭化珪素半導体基板４１との電位差を抑制することができる。
【０１０６】
次に、実施の形態１７の炭化珪素半導体装置のソース配線１２が備える突出部１２Ｄ’の意義について説明する。例えば、１００ｋＶ／μｓｅｃ以上の高いｄＶ/ｄｔが印加されるスイッチング動作においては、高濃度ｎ型領域４４を形成したとしても、ゲートパッド１４の下からソース配線１２へ流れる変位電流のためにゲート内蔵抵抗の下のｐ型のウェル領域４２の発生電位が１００Ｖ以上になることがある。この場合、フィールド絶縁膜４７にピンホールがあると、ゲート酸化膜４８が劣化する懸念がある。
【０１０７】
そこで、高濃度ｎ型領域４４を設けることに加えて、ゲートパッド１４の本体部１４Ａとゲート内蔵抵抗２０Ａ、２０Ｂの間に、ソース配線１２の一部である突出部１２Ｆ、１２Ｄを設ける。突出部１２Ｆ、１２Ｄは、その下端部がｐ型のコンタクト領域４６と高濃度ｎ型領域４４に接続されている。図３０には、突出部１２Ｄ’の下端部がｐ型のコンタクト領域４６と高濃度ｎ型領域４４に接続されたことが示されている。突出部１２Ｄ’の下端部はｐ型のコンタクト領域４６だけでなく高濃度ｎ型領域４４にも直接コンタクトしている。突出部１２Ｄ’と、突出部１２Ｄ’の直下の高濃度ｎ型領域４４とを接続する部分を第１コンタクトとする。そして、ソース配線１２の本体部１２Ａ’と、本体部１２Ａ’の直下の高濃度ｎ型領域４４とを接続する部分を第２コンタクトとする。そして第１コンタクトと第２コンタクトは、平面視でゲート内蔵抵抗２０Ｂを挟む。
【０１０８】
図３０には、突出部１２Ｄ’と、突出部１２Ｄ’の直下の高濃度ｎ型領域４４とを接続する第１コンタクトと、ソース配線１２の本体部１２Ａ’と、本体部１２Ａ’の直下の高濃度ｎ型領域４４とを接続する第２コンタクトが、ゲート内蔵抵抗２０Ｂを挟んだことが示されている。これにより、ソース配線１２と高濃度ｎ型領域４４の接触部は、ゲート内蔵抵抗２０Ｂの左右に２箇所設けられる。こうすると、高ｄＶ／ｄｔ印加時に発生する変位電流を、本体部１２Ａ’と突出部１２Ｄ’の両方から引き出すことができる。図３０にはｐ型のウェル領域４２と高濃度ｎ型領域４４の変位電流の流れが矢印で示されている。変位電流を本体部１２Ａ’と突出部１２Ｄ’の両方から引き出すことで、ｐ型のウェル領域４２の電位を抑制することができる。
【０１０９】
例えば図３３に示される第１比較例の場合、ゲートパッド１４の下にソース配線１２と炭化珪素半導体基板４１の接続がないので、ゲートパッド１４の下に生じた変位電流はそこから遠く離れた本体部１２Ａ’と炭化珪素半導体基板４１の接続部に流れ込む。よって、ｐ型のウェル領域４２の電位が高くなってしまう。
【０１１０】
これに対し、実施の形態１７ではゲートパッド１４に挟まれた突出部１２Ｄ’、１２Ｆを設け、その突出部１２Ｄ’、１２Ｆを高濃度ｎ型領域４４に接続する。これにより、ゲートパッド１４の下のｐ型のウェル領域４２及び高濃度ｎ型領域４４に生じた変位電流は、本体部１２Ａ’よりも近くにある突出部１２Ｄ’、１２Ｆへ速やかに流れる。よって、ゲート内蔵抵抗２０Ａ、２０Ｂの下部に流れてくる変位電流は抑制され、ゲート内蔵抵抗２０Ａ、２０Ｂの下の炭化珪素半導体基板４１に大きな電位が生じることを抑制できる。発生電位を抑制することは、フィールド絶縁膜４７にピンホールがある場合などにおいて、ゲート酸化膜４８の劣化を防止するという効果をもたらす。
【０１１１】
このように、高濃度ｎ型領域４４とソース配線１２を接続する２つのコンタクトを、平面視でゲート内蔵抵抗を挟むように設けることで、変位電流に起因する高電位の発生を防止できる。高濃度ｎ型領域４４とソース配線１２を複数の場所で電気的に接続することで、変位電流の流れる経路を確保し、炭化珪素半導体基板４１の電位が高くなることを防止することができる。特に好ましい例として、突出部１２Ｄ’、１２Ｆを挙げた。
【０１１２】
次に、ゲート内蔵抵抗２０Ａ、２０Ｂの位置について議論する。図３５は、第２比較例に係る炭化珪素半導体装置の平面図である。この炭化珪素半導体装置のゲート内蔵抵抗２０a、２０ｂは、図２８のゲート内蔵抵抗２０Ａ、２０Ｂよりも、チップ中央側に位置している。すなわち、ゲート内蔵抵抗２０a、２０ｂは、図２８のゲート内蔵抵抗２０Ａ、２０Ｂよりもチップ外縁から離れた位置にある。
【０１１３】
図３５のゲート内蔵抵抗２０ａ、２０ｂは、チップ端から離れているので、図２８の場合よりも接続部１６Ｂ’、１６Ｄと第１接続部１４Ｂ、１４Ｄを長くしなければならない。第２比較例の場合、その分だけ無効面積を拡大しなければならない。
【０１１４】
実施の形態１７では、ゲート内蔵抵抗２０Ａ、２０Ｂをチップ端側に配置することで、第２比較例の場合に比べて、接続部１６Ｂ’、１６Ｄと第１接続部１４Ｂ、１４Ｄを短くできる。そのため、ソース電極の面積を大きくして有効面積を増やすことが可能である。ゲートパッド１４がチップの外縁に沿って設けられた場合、ゲート内蔵抵抗２０Ａ、２０Ｂの位置をゲートパッド１４の中央よりもチップの端に近づけることが好ましい。図２９には、ゲート内蔵抵抗２０Ａがゲートパッド１４の中央よりもｙ正方向にあることで、ゲート内蔵抵抗２０Ａがチップ端に近づけられたことが示されている。また、ゲート内蔵抵抗２０Ｂがゲートパッド１４の中央よりもｘ負方向にあることで、ゲート内蔵抵抗２０Ｂがチップ端に近づけられたことも示されている。
【０１１５】
実施の形態１７に係る炭化珪素半導体装置はその特徴を失わない範囲で様々な変形が可能である。例えば、高濃度ｎ型領域４４を設けるだけでゲート内蔵抵抗２０Ａ、２０Ｂの直下における半導体基板の電位が高くなりすぎることを防止できる場合は、突出部１２Ｄ’、１２Ｆを省略してもよい。炭化珪素半導体装置１０として炭化珪素を用いた様々なタイプのスイッチング素子を採用することができる。チャネルストッパ、ガードリング、フィールドプレートなどの耐圧保持構造を適宜設けてもよい。
【０１１６】
本実施形態では、フィールド絶縁膜４７の上にゲート内蔵抵抗２０Ａ、２０Ｂを設けた。ゲート内蔵抵抗２０Ａ、２０Ｂと炭化珪素半導体基板４１の間にフィールド絶縁膜４７以外の絶縁膜を設けた場合においても、高濃度ｎ型領域４４を設けることによる効果を得ることができる。
【０１１７】
これらの変形は以下の実施の形態にかかる炭化珪素半導体装置にも応用することができる。なお、以下の実施の形態にかかる炭化珪素半導体装置は実施の形態１７との共通点が多いので実施の形態１７との相違点を中心に説明する。
【０１１８】
実施の形態１８．
図３６は、実施の形態１８に係る炭化珪素半導体装置の平面図である。ゲートパッド１４は、チップコーナーではなく、チップの中央上部端に設けられている。ゲートパッド１４にはゲート内蔵抵抗２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆが接続されている。ゲート内蔵抵抗２０Ｃ、２０Ｄはゲートパッド１４の右側にあり、ゲート内蔵抵抗２０Ｅ、２０Ｆはゲートパッド１４の左側にある。
【０１１９】
ゲート内蔵抵抗２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆにはゲート配線１６が接続されている。ゲート配線１６は全体としてはソース配線１２の本体部１２Ａ’を囲んでいる。ゲート配線１６は、ゲート内蔵抵抗に接続される接続部１６Ｅ、１６Ｇと、接続部１６Ｅと接続部１６Ｇをつなぐ中間部１６Ｆを備えている。接続部１６Ｅはゲート内蔵抵抗２０Ｃ、２０Ｄに接続されている。接続部１６Ｇはゲート内蔵抵抗２０Ｅ、２０Ｆに接続されている。
【０１２０】
ソース配線１２は、本体部１２Ａ’、環状部１２Ｈおよび突出部１２Ｉ、１２Ｊを備えている。環状部１２Ｈは本体部１２Ａ’に接続された環状の部分である。環状部１２Ｈは本体部１２Ａ’とゲート配線１６を取り囲んでいる。環状部１２Ｈに突出部１２Ｉ、１２Ｊが接続されている。突出部１２Ｉ、１２Ｊは、実施の形態１の突出部と同じ機能を有する。すなわち、突出部１２Ｉ、１２Ｊは、平面視でゲートパッド１４に挟まれている。そして、平面視において突出部１２Ｉと本体部１２Ａ’でゲート内蔵抵抗２０Ｅ、２０Ｆを挟む。平面視において突出部１２Ｊと本体部１２Ａ’でゲート内蔵抵抗２０Ｃ、２０Ｄを挟む。
【０１２１】
さらに、突出部１２Ｉと、突出部１２Ｉの直下の高濃度ｎ型領域４４とを接続する第１コンタクトと、本体部１２Ａ’と、本体部１２Ａ’の直下の高濃度ｎ型領域４４とを接続する第２コンタクトで、平面視でゲート内蔵抵抗２０Ｅ、２０Ｆを挟む。突出部１２Ｊと、突出部１２Ｊの直下の高濃度ｎ型領域４４とを接続する第１コンタクトと、本体部１２Ａ’と、本体部１２Ａ’の直下の高濃度ｎ型領域４４とを接続する第２コンタクトで、平面視でゲート内蔵抵抗２０Ｃ、２０Ｄを挟む。これにより、実施の形態１と同様に、変位電流の発生に伴ってゲートパッド１４の直下とその近傍において半導体基板の電位が高くなることを防止できる。
【０１２２】
図３７は、図３６のゲートパッド１４とその近傍の拡大図である。ゲートパッド１４は、本体部１４Ａと、第１接続部１４Ｆ、１４Ｈと、第２接続部１４Ｇ、１４Ｉを備えている。第１接続部１４Ｆはｙ方向に伸びる細長い形状を有している。第１接続部１４Ｆの中央を避けて、その端部にのみゲート内蔵抵抗２０Ｃ、２０Ｄが接続されている。第１接続部１４Ｈの中央を避けて、その端部にのみゲート内蔵抵抗２０Ｅ、２０Ｆが接続されている。したがって、すべてのゲート内蔵抵抗は、ゲートパッド１４とソース配線１２に挟まれた領域の端部にのみ設けられる。
【０１２３】
ゲートパッド１４とソース配線１２に挟まれた領域のうち、変位電流が流れた時に最も発生電位が大きくなるのは、その中央部である。したがって、その中央部を避けてゲート内蔵抵抗を配置することで、ゲート内蔵抵抗の下部での絶縁膜の劣化を防止できる。
【０１２４】
図３８は、変形例に係る炭化珪素半導体装置の一部平面図である。図３７に示される構成と比べると、ゲート内蔵抵抗２０Ｄ、２０Ｆが設けられておらず、チップ端側にあるゲート内蔵抵抗２０Ｃ、２０Ｅが設けられている点で相違する。ゲート内蔵抵抗として、チップ端側にあるゲート内蔵抵抗２０Ｃ、２０Ｅだけが設けられているので、図３７と比べて、突出部１２Ｉ、１２Ｊが短くなっている。突出部１２Ｉ、１２Ｊを短くした分、ゲートパッド１４の面積が増大している。
【０１２５】
図３６、３７に示す例では、長い突出部１２Ｉ、１２Ｊを設ける分だけゲートパッド１４の面積が小さくなってしまう。ゲートパッド１４の面積が不足する場合は、ソース配線１２の面積を犠牲にしてゲートパッド１４を大きくしなければならない場合がある。しかしながら、変形例に係る図３８に示すようにゲート内蔵抵抗をチップ端側に寄せることで、突出部１２Ｉ、１２Ｊを短くすることができる。これにより、突出部１２Ｉ、１２Ｊを設けることによるゲートパッド１４の面積縮小が抑制される。よって、ソース配線１２が形成された有効領域の面積を大きく保つことができる。なお、ゲート内蔵抵抗２０Ｃ、２０Ｅの位置は、ゲートパッド１４の中央よりもチップの端に近くすることが好ましい。
【０１２６】
実施の形態１８では４つのゲート内蔵抵抗を設けたが、５つ以上または３つ以下のゲート内蔵抵抗を設けてもよい。図３６−３８に示すように、複数のゲート内蔵抵抗は、ゲートパッド１４とソース配線１２に挟まれた領域の中央部を避けて設けることが好ましい。
【０１２７】
実施の形態１９．
図３９は、実施の形態１９に係る炭化珪素半導体装置の平面図である。ゲートパッド１４は炭化珪素半導体装置の中央に設けられている。ゲート配線１６は、平面視で、環状部１６Ｌ、引出部１６Ｈ、中間部１６Ｉ、第１接続部１６Ｊ及び第２接続部１６Ｋを備えている。環状部１６Ｌはソース配線１２を囲む部分である。引出部１６Ｈは環状部１６Ｌにつながり、炭化珪素半導体装置の外縁から中央方向に伸びる部分である。引出部１６Ｈはｙ軸と平行方向に伸びる細長い形状を有している。
【０１２８】
中間部１６Ｉは引出部１６Ｈに接続され、ゲートパッド１４の上側に対向する部分である。第１接続部１６Ｊは中間部１６Ｉに接続され、ゲートパッド１４の右側に対向する部分である。第２接続部１６Ｋは中間部１６Ｉに接続され、ゲートパッド１４の左側に対向する部分である。
【０１２９】
図３９の一部拡大図である図４０に示されるように、ソース配線１２は、本体部１２Ａ’と、本体部１２Ａ’に接続された突出部１２Ｋ、１２Ｌを備えている。図４０には、ゲート内蔵抵抗２０Ｇ、２０Ｈにより、ゲートパッド１４の第１接続部１４Ｆと第１接続部１６Ｊが接続されたことが示されている。また、ゲート内蔵抵抗２０Ｉ、２０Ｊにより、ゲートパッド１４の第１接続部１４Ｈと第２接続部１６Ｋが接続されたことも示されている。
【０１３０】
ゲートパッド１４とソース配線１２に挟まれた領域の中央は、変位電流が流れた時に最も発生電位が大きくなる部分である。したがって、その中央部を避けてゲート内蔵抵抗２０Ｇ、２０Ｈ、２０Ｉ、２０Ｊを配置することで、ゲート内蔵抵抗の下部での酸化膜の劣化を防止できる。
【０１３１】
図４１は、変形例に係る炭化珪素半導体装置の一部平面図である。図４０に示される構成と比べると、ゲート内蔵抵抗２０Ｇ、２０Ｉが設けられておらず、ゲート内蔵抵抗２０Ｈ、２０Ｊが設けられている点で相違する。変形例のゲート内蔵抵抗２０Ｈ、２０Ｊは、ゲートパッド１４の中央よりもゲートパッド１４の下側に設けられている。言いかえれば、ゲート電極がチップ端から引き込まれる側と反対側のゲートパッド端に、ゲート内蔵抵抗を配置した。これにより、ゲートパッド１４の下側から上側の方向に突出する突出部１２Ｋ、１２Ｌを、図４０の突出部１２Ｋ、１２Ｌより短くすることができる。突出部１２Ｋ、１２Ｌを短くした分、ゲートパッド１４の面積が増大している。
【０１３２】
図３９、４０に示す例では、長い突出部１２Ｋ、１２Ｌを設ける分だけゲートパッド１４の面積が小さくなってしまう。ゲートパッド１４の面積が不足する場合は、ソース配線１２の面積を犠牲にしてゲートパッド１４を大きくしなければならない場合がある。しかしながら、変形例に係る図４１に示すようにゲート内蔵抵抗２０Ｈ、２０Ｊをゲートパッド１４の下側に寄せることで、突出部１２Ｋ、１２Ｌを短くすることができる。これにより、突出部１２Ｋ、１２Ｌを設けることによるゲートパッド１４の面積縮小が抑制される。よって、ソース配線１２が形成された有効領域の面積を大きく保つことができる。
【０１３３】
実施の形態１９では４つのゲート内蔵抵抗を設けたが、５つ以上または３つ以下のゲート内蔵抵抗を設けてもよい。図３９−４１に示すように、複数のゲート内蔵抵抗は、ゲートパッド１４とソース配線１２に挟まれた領域の中央部を避けて設けることが好ましい。
【符号の説明】
【０１３４】
１０  炭化珪素半導体装置、  １０Ａ  補助ゲート内蔵抵抗、  １２  ソース配線、
１２ａ  第１部分、  １２Ａ  ソース配線、  １２Ａ’  本体部、  １２ｂ  第２部分、  １２Ｂ  ソース配線、  １２Ｂ’  直上部、  １２ｃ  直上部、  １２Ｃ  ソース配線、  １２Ｃ’  包囲部、  １２ｄ  隣接部、  １２Ｄ  ソース配線、  １２Ｄ’  突出部、  １２Ｅ  直上部、  １２Ｆ  突出部、  １２Ｈ  環状部、  １２Ｉ  突出部、  １２Ｊ  突出部、  １２Ｋ  突出部、  １３  ソースコンタクト、  １３ａ  第１ソースコンタクト、  １３Ａ  ソースコンタクト、  １３ｂ  第２ソースコンタクト、  １３Ｂ  ソースコンタクト、  １４  ゲートパッド、  １４Ａ  本体部、  １４Ｂ  第１接続部、  １４Ｃ  第２接続部、  １５  ゲートコンタクト配線、  １６  ゲート配線、  １７ａ  第１ゲートコンタクト、  １７ｂ  第２ゲートコンタクト、  １７ｃ  第３ゲートコンタクト、  １７ｄ  第４ゲートコンタクト、  ２０Ａ，２０Ｂ  ゲート内蔵抵抗、  ２０Ｓ  補助ゲート内蔵抵抗、  ４０  ドリフト層、  ４１  炭化珪素半導体基板、  ４２  ウェル領域、  ４３  ｎ型基板、  ４４  高濃度ｎ型領域、  ４５  ソース、  ４６  コンタクト領域、  ４７  フィールド絶縁膜、  ４８  ゲート酸化膜、  ５０  層間絶縁膜、  ６０  オーミック電極、  ６２  ドレイン電極、  ８０  ソース領域、  １１２  ソースパッド、  １１４  ゲート内蔵抵抗モニタパッド、  １２０  ゲート、  １４６  低抵抗領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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