(57)【要約】      （修正有）【課題】イメージセンサをフレーム単位で処理せずにランダムにアクセスする方法及び装置を提供する。【解決手段】フレームレスなランダムアクセス画像センサシステム１００において、画像検出器１０４は、ピクセル検出器アレイ１１０を備える。画像検出器コントローラ１０２は、ピクセル検出器アレイに含まれるピクセル検出器１１６を特定する命令１４１及びそのピクセル検出器に対する積分命令１４２を送信する。ピクセル検出器による積分は、積分命令の定義にしたがって制御され、ピクセル検出器によりピクセルデータが生成される。ピクセルデータ１２４は、ピクセル検出器から読み出される。【選択図】図１
2019092155.tif 000002
【特許請求の範囲】
【請求項１】
ピクセル検出器アレイに含まれるピクセル検出器を特定する命令、及び、前記ピクセル検出器に対する積分命令を受け取り、
前記ピクセル検出器による積分を前記積分命令の定義にしたがって制御して、前記ピクセル検出器によってピクセルデータを生成し、
前記ピクセル検出器から前記ピクセルデータを読み出す、
ランダムアクセス画像センシング方法。
【請求項２】
前記ピクセル検出器アレイは、焦点面アレイである、請求項１に記載の方法。
【請求項３】
前記ピクセル検出器アレイに含まれる各ピクセル検出器は、光センサ及び積分型アナログ・デジタル変換器を含む、請求項１に記載の方法。
【請求項４】
前記ピクセル検出器を特定する命令を受け取るに際し、アドレス線上に配置された前記ピクセル検出器を特定するアドレスを受ける、請求項１に記載の方法。
【請求項５】
前記ピクセル検出器による積分を制御するに際し、積分時間、及び、積分期間を制御する、請求項１に記載の方法。
【請求項６】
前記ピクセル検出器による積分を制御するに際し、前記ピクセル検出器に対応するピクセル検出器読み出し回路に積分値を書き込む、請求項１に記載の方法。
【請求項７】
前記ピクセル検出器アレイに含まれる前記ピクセル検出器を特定する命令を受け取るに際し、前記ピクセル検出器アレイに含まれる前記ピクセル検出器と、前記ピクセル検出器からの距離とを、特定する命令を受け取り、
前記ピクセル検出器アレイにおいて前記ピクセル検出器から前記距離の範囲内に位置する複数のピクセル検出器による積分を、前記積分命令の定義にしたがって制御して、前記複数のピクセル検出器によって前記ピクセルデータを生成し、
前記複数のピクセル検出器から前記ピクセルデータを読み出す、
請求項１に記載の方法。
【請求項８】
さらに、前記ピクセル検出器アレイに含まれる第１ピクセル検出器による積分を、第１フレーム期間のうちの第１積分期間にわたって制御して第１ピクセルデータを生成し、
前記ピクセル検出器アレイに含まれる第２ピクセル検出器による積分を、前記第１フレーム期間のうちの第２積分期間にわたって制御して第２ピクセルデータを生成し、この際に、前記第２積分期間は、前記第１積分期間とは異なる期間とし、
前記ピクセル検出器アレイに含まれる前記第１ピクセル検出器による積分を、第２フレーム期間のうちの第３積分期間にわたって制御して第３ピクセルデータを生成し、この際に、前記第３積分期間は、前記第１積分期間とは異なる期間とし、
前記第１ピクセル検出器から前記第１ピクセルデータ及び前記第３ピクセルデータを読み出し、前記第２ピクセル検出器から前記第２ピクセルデータを読み出す、
請求項１に記載の方法。
【請求項９】
ピクセル検出器アレイに含まれるピクセル検出器を特定する命令、及び、前記ピクセル検出器に対する積分命令をデータ処理システムから受け取り、前記積分命令による定義にしたがって前記ピクセル検出器による積分を制御して、前記ピクセル検出器によってピクセルデータを生成し、前記ピクセルデータを前記ピクセル検出器から前記データ処理システムに送出するよう構成された画像検出器コントローラを含む、
装置。
【請求項１０】
前記ピクセル検出器アレイを含む画像検出器をさらに含み、前記ピクセル検出器アレイは、焦点面アレイである、請求項９に記載の装置。
【請求項１１】
前記ピクセル検出器アレイを含む画像検出器をさらに含み、前記ピクセル検出器アレイに含まれる各ピクセル検出器は、光センサ及び積分型アナログ・デジタル変換器を含む、請求項９又は１０に記載の装置。
【請求項１２】
前記画像検出器コントローラは、前記ピクセル検出器の積分時間、及び、前記ピクセル検出器の積分期間を制御するよう構成されている、請求項９〜１１のいずれかに記載の装置。
【請求項１３】
前記画像検出器コントローラ用のコンピュータ・インターフェースさらに含み、前記画像検出器コントローラは、前記命令を前記データ処理システムから前記コンピュータ・インターフェースを介して受け取るとともに、前記ピクセルデータを画像データとして、前記データ処理システムに前記コンピュータ・インターフェースを介して送出するよう構成されている、請求項９に記載の装置。
【請求項１４】
前記コンピュータ・インターフェースは、ダイレクトメモリアクセス・インターフェースである、請求項１３に記載の装置。
【請求項１５】
前記ピクセル検出器アレイに含まれる各ピクセル検出器について１のピクセル検出器読み出し回路をさらに含み、前記画像検出器コントローラは、前記ピクセル検出器に対応する前記ピクセル検出器読み出し回路に積分値を書き込むことによって、前記ピクセル検出器による積分を制御するよう構成されている、請求項９に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して、画像センシングに関する。より具体的には、本開示は、アレイを構成する複数のピクセル検出器をそれぞれ個別にアドレス指定して制御可能な撮像システム及び撮像方法に関する。
【背景技術】
【０００２】
焦点面アレイ（ＦＰＡ）は、レンズの焦点面に配置された受光素子のアレイで構成される画像センシング装置である。焦点面アレイは、ステアリングアレイ（staring array）としても知られている。焦点面アレイの受光素子は、受光素子アレイによって形成される画像の画素に相当し、一般的にはピクセルと呼ばれる。例えば、限定するものではないが、受光素子アレイにおける各受光素子は、焦点面アレイによって形成される画像における１つのピクセルを形成する。焦点面アレイを構成する受光素子アレイは、通常、受光素子を矩形に配列したアレイである。
【０００３】
焦点面アレイは、画像化の用途に用いられることが多い。例えば、限定するものではないが、携帯電話やその他の民生品に搭載されているデジタルカメラは、焦点面アレイを用いて静止画及び動画を生成する。また、焦点面アレイは、商業的用途、科学的用途、教育的用途、軍事的用途、また、その他の任意用途の画像化にも利用される。
【０００４】
焦点面アレイは、画像化以外の用途にも利用される。例えば、限定するものではないが、焦点面アレイは、スペクトルセンシング、ライダー（lidar）センシング、及び、波面センシングなどの機器にも利用されている。画像化以外の焦点面アレイの用途としては、他にも、例えば、軍用又は民間航空機に接近し、脅威となりうるミサイルの追尾に利用される自由空間レーザ通信受信アレイ及び赤外線脅威検知センサがある。ただし、これに限定されるものではない。
【０００５】
焦点面アレイは、様々な異なる周波数の光を検知するよう構成することができる。例えば、可視光ＦＰＡは、現在製造されているほとんどすべての携帯電話カメラ及び一眼レフカメラに含まれている。これらのアレイは、シングルチップのシリコン（Ｓｉ）ＣＭＯＳ（相補型金属酸化膜半導体）アレイ、又は、ＣＣＤ（電荷結合素子）アレイが一般的であり、検出器と読み出し回路が同一チップ上に配置されている。
【０００６】
赤外線ＦＰＡは、背景中の人物や空中を飛行中のジェット機などの「温度の高い」物体を追尾するのに用いられ、検出器には、比較的新規な材料が利用される。この場合、２つの非常に異なる材料を製造するプロセスが相容れないので、例えば、読み出し集積回路（ＲＯＩＣ）を別個のＳｉ ＣＭＯＳチップとし、これを検出器アレイに接続するようにしている。
【０００７】
焦点面アレイ及びその他の画像検出器による画像データの収集及び処理方式は、用途によっては最善のものとはいえない。したがって、上述した事項の少なくともいくつかを考慮し、また、その他の潜在的な事項を考慮した方法及び装置の提供が望まれる。
【発明の概要】
【０００８】
例示的な一実施形態において、ランダムアクセスセンシングの方法は、ピクセル検出器アレイに含まれる一のピクセル検出器を特定する命令、及び、前記ピクセル検出器に対する積分命令を受け取ることを含む。前記ピクセル検出器による積分は、前記積分命令の定義にしたがって制御され、前記ピクセル検出器によりピクセルデータが生成される。前記ピクセルデータは、前記ピクセル検出器から読み出される。
【０００９】
別の例示的な実施形態において、装置は、ピクセル検出器アレイに含まれる一のピクセル検出器を特定する命令、及び、前記ピクセル検出器に対する積分命令をデータ処理システムから受け取り、前記積分命令による定義にしたがって前記ピクセル検出器による積分を制御して、前記ピクセル検出器によってピクセルデータを生成し、前記ピクセルデータを前記ピクセル検出器から前記データ処理システムに送出するよう構成された画像検出器コントローラを含む。
【００１０】
さらに別の例示的な実施形態において、装置は、画像検出器コントローラと、前記画像検出器コントローラ用のコンピュータ・インターフェースと、ピクセル検出器アレイに含まれる各ピクセル検出器用の読み出し回路と、を含む。前記画像検出器コントローラは、ピクセル検出器アレイを備えた画像検出器に含まれる個々のピクセル検出器をアドレス指定して、前記ピクセル検出器による積分の制御、及び、前記ピクセル検出器からのピクセルデータの読み出しを実行するよう構成されている。前記画像検出器コントローラは、画像データを前記画像検出器から取得するための命令を、前記コンピュータ・インターフェースを介してデータ処理システムから受け取るとともに、前記画像データを前記コンピュータ・インターフェースを介して前記データ処理システムに送るよう構成されている。前記画像検出器コントローラは、前記ピクセル検出器読み出し回路に積分値を書き込むことによって、前記ピクセル検出器による積分を制御するよう構成されている。
【００１１】
これら特徴及び機能は、本開示の様々な実施形態において個々に実現することも、下記の説明及び図面によって詳細を示す他の実施形態との組み合わせにおいて実現することも可能である。
【図面の簡単な説明】
【００１２】
例示的な実施形態に特有であると考えられる新規な特徴は、添付の特許請求の範囲に記載されている。しかしながら、例示的な実施形態、並びに、好ましい使用形態、さらに、その目的及び利点は、以下に示す本開示の例示的な実施形態の詳細な説明を添付の図面と併せて参照すれば最もよく理解されるであろう。
【００１３】
【図１】例示的な実施形態によるフレームレスなランダムアクセス画像センサシステムのブロック図である。
【図２】例示的な実施形態によるフレームレスなランダムアクセス画像センサ集積回路チップのブロック図である。
【図３】例示的な実施形態によるフレームレスなランダムアクセス画像センサシステムの画像検出器のブロック図である。
【図４】例示的な実施形態によるフレームレスなランダムアクセス画像センサシステムのピクセル検出器読み出し回路のブロック図である。
【図５】例示的な実施形態によるフレームレスなランダムアクセス画像センサシステムの画像検出器制御機能のブロック図である。
【図６】例示的な実施形態によるフレームレスなランダムアクセス画像センサの読み出し制御機能のブロック図である。
【図７】例示的な実施形態によるフレームレスなランダムアクセス画像センシングにおけるタイムラインを示す図である。
【図８】例示的な実施形態によるフレームレスなランダムアクセス画像センシングにおける他のタイムラインを示す図である。
【図９】例示的な実施形態によるデータ処理システムのブロック図である。
【発明を実施するための形態】
【００１４】
例示的な実施形態では、様々な事項が認識及び考慮される。例えば、例示的な実施形態では、ＦＰＡの出力が通常は画像であるとの想定のもと、ＦＰＡは、フレーム時間毎に１つの画像を生成するということが認識及び考慮される。しかしながら、多くの用途において、生成された画像は１つのピクチャとして扱われるとは限らず、様々なオブジェクトについての別個の画像群として扱われる。オブジェクトのサイズは、単一のピクセルから、広範なピクセル領域まで大きく幅があり、ピクセルの特性（レンジ、ブライトネス、モーション、等）も大きく異なる。そのような画像は、理想的には、異なるサンプリング時間及び異なる信号対雑音比（ＳＮＲ）を用いて、別個の信号として処理すべきであるが、標準的なＦＰＡでは、そのような処理は不可能である。
【００１５】
例示的な実施形態で認識及び考慮されるのは、従来のＦＰＡを用いた既存の技術では、通常、ピクセルをピクセル単位ではなくフレーム単位で処理するということである。つまり、各ピクセルは基本的に同時に同一方法で処理されるので、その処理は最善なものとは言えない。このような処理は、ＦＰＡの出力結果を、明るさが均一な１つの静止オブジェクトとして扱うケースでは、通常妥当である。しかし、より一般的なケースでは、各ピクセルは本質的に独立した検出器として機能し、それぞれが単一ピクセルサイズの「オブジェクト」を検知対象とするが、上記処理はこのようなケースを想定していない。各ピクセル「オブジェクト」は、独自のレンジ、モーション、ブライトネスなどを有しており、他のピクセルとは別個に処理すべきである。これに対して、従来のＦＰＡでは、フレーム全体が同じピクセル積分時間を用いて同時にサンプリングされ、標準的なプロセッサに一度に送られて、以降の処理が行われる。また、各ピクセルは、フレーム時間毎に一度しか更新されない。したがって、いくつかのピクセルのサンプリングを他のピクセルよりも高い頻度（より短い積分時間）で実行したり、フレームにおいて異なる更新タイミングで実行したりする必要がある処理は、従来のＦＰＡでは不可能である。
【００１６】
例示的な実施形態は、画像センサにおける処理が最善ではないという一般的な問題を解決するものであり、新規な焦点面アレイ設計の一部として、設計を変更した読み出し集積回路を標準的な検出器アレイとともに用いて、個々のピクセル単位での画像処理を可能にしている。
【００１７】
例示的な実施形態は、フレームレスなランダムアクセス画像センサ（ＦＲＡＩＳ）を提供する。これにより、センサ処理をピクセル単位で個別に実行することが可能になるが、これは既存のピクセルアレイでは不可能であった。個別に処理を行うことは、ピクセルアレイの各ピクセルにランダムにアクセスし、制御する機能を追加することで可能になる。このようなアクセス（読み取り及び書き込みとも）によれば、インターフェース及びハードウェアによる制限はあるものの、ピクセルのシャッター時間および位相を個別に設定し、ピクセルアレイの全体又は任意の部分の画像を所望のレートで取得することが可能になる。この処理の柔軟性により、すべてのピクセルのフレーム時間を共通とする手法から、フレーム時間を一切設けない手法まで、多岐にわたる手法でピクセルを処理することが可能になる。
【００１８】
例示的な実施形態によるフレームレスなランダムアクセス画像センサでは、ピクセル単位のセンサ処理が可能であるので、既存のＦＰＡの欠点を克服することができる。例示的な実施形態は、センサのピクセル毎に異なる積分時間及び積分期間を設定する機能を提供する。例示的な実施形態は、各ピクセルに対して、アナログ・デジタル変換器（ＡＤＣ）のほかに簡単な回路を追加するだけで実現することができる。例えば、例示的な実施形態は、簡単なレジスタ及びカウンタに加えて、センサ全体に対して１つのグローバル・チップ・クロック及び出力バッファを用いることで実現することができる。例示的な実施形態は、ランダムアクセスメモリ型の書き込み処理を用いて、個々のピクセルの更新レート及び位相を（グローバルクロックを基準にして）変更する機能を提供することができる。
【００１９】
例示的な実施形態によるフレームレスなランダムアクセス画像センサを制御する画像処理ソフトウェアでは、異なる複数の単一オブジェクトを表す異なるピクセル群を、これらのオブジェクトに固有のシャッター時間及び位相を用いて動的に処理し、追尾することが可能である。例示的な実施形態は、マルチプレーンアクセス法（multi-plane access method）を用いることで、境界に関わる問題を生じることなく、インターフェースの最高読み取り速度で周辺ピクセルにアクセスする機能を提供する。
【００２０】
例示的な実施形態は、ＦＲＡＩＳセンサを、ＤＤＲｘ ＳＤＲＡＭなどの標準的なランダムアクセス・コンピュータメモリと類似のＩ／Ｏインターフェースと一体化する機能を提供する。例示的な実施形態によるフレームレスなランダムアクセス画像センサにおけるＲＯＩＣの消費電力は、センサの大きさにではなく、関心対象の信号の数に比例する。よって、多くの用途において電力の低減が期待できる。
【００２１】
例示的な実施形態によれば、すべてのピクセルについてフレーム時間を共通にする手法から、フレーム時間を一切設けない手法まで、様々な手順で画像のピクセルを処理することが可能になる。
【００２２】
図１は、例示的な実施形態によるフレームレスなランダムアクセス画像センサシステムのブロック図である。フレームレスなランダムアクセス画像センサシステム１００は、画像検出器コントローラ１０２、画像検出器１０４、画像検出器読み出し回路１０６、及び、データ処理システム１０８を含む。
【００２３】
画像検出器１０４は、ピクセル検出器アレイ１１０を備える。ピクセル検出器アレイ１１０は、複数のピクセル検出器１１２を任意の適当な構成で含みうる。例えば、限定するものではないが、ピクセル検出器アレイ１１０は、焦点面アレイ１１４である。
【００２４】
ピクセル検出器アレイ１１０に含まれる各ピクセル検出器１１６は、光センサ１１８及び積分型アナログ・デジタル変換器１２０を、その他の適当な回路とともに含む。例えば、限定するものではないが、光センサ１１８は、特定の波長の任意の適当なフォトンを検出し、検出したフォトンの数に対応した電荷、電圧、又は、抵抗を生成する任意の適当なデバイスを含みうる。積分型アナログ・デジタル変換器１２０は、この電荷、電圧、又は、抵抗を測定し、デジタル化する。例えば、限定するものではないが、光センサ１１８により生成された光電流は、積分型アナログ・デジタル変換器１２０の一部である積分コンデンサに蓄積、保存される。よって、積分コンデンサの電圧は、ある期間に蓄積された光電子に比例する。期間中に蓄積される最大電荷は、コンデンサの総容量と最大許容電圧との積に等しい。回路は、光センサ１１８と積分型アナログ・デジタル変換器１２０のコンデンサとの間に低雑音入力増幅器を含んでもよく、これにより、下流の単位セル回路を検出器バイアスから分離することができる。
【００２５】
例示的な実施形態によれば、ピクセル検出器アレイ１１０の各ピクセル検出器１１６は、個別にアドレス指定することが可能であり、よって、各ピクセル検出器１１６による積分１２２を個別に制御して、各ピクセル検出器１１６のピクセルデータ１２４を個別に取得することが可能である。例示的な実施形態によれば、ピクセル検出器１１６の積分１２２の制御には、積分時間１２６の制御、積分期間１２８の制御、又は、その両方の制御が含まれる。積分時間１２６は、積分型アナログ・デジタル変換器１２０がピクセル検出器１１６の光センサ１１８からの出力の積分を開始する時間である。積分期間１２８は、ピクセル検出器１１６において、積分時間１２６を起点とし、光センサ１１８からの出力を積分型アナログ・デジタル変換器１２０が積分する時間長である。ピクセルデータ１２４は、ピクセル検出器１１６から出力されるデジタルデータである。したがって、ピクセルデータ１２４は、光センサ１１８からの出力であって、積分時間１２６を起点とする積分期間１２８にわたり、当該出力を積分型アナログ・デジタル変換器１２０が積分したものに対応している。
【００２６】
マルチプレーン１３０は、ピクセル検出器アレイ１１０に含まれる全てピクセル検出器１１２のうちの部分集合を含む。マルチプレーン１３０は、ピクセル検出器アレイ１１０に含まれるピクセル検出器１１６、及び、そのピクセル検出器１１６の周辺のピクセル検出器１１２の組により構成される。周辺ピクセル検出器は、ピクセル検出器１１６から特定の距離１３１の範囲内に位置する検出器の組である。例示的な実施形態によれば、マルチプレーン１３０におけるピクセル検出器１１２の部分集合の積分１２２を制御するには、マルチプレーン１３０の中心に位置するピクセル検出器１１６のみをアドレス指定し、加えて、ピクセル検出器１１６からの距離１３１をピクセルの数で特定してマルチプレーン１３０のサイズを示せばよい。この場合、マルチプレーン１３０におけるすべてのピクセル検出器１１２の積分１２２は、同時に制御される。
【００２７】
例示的な実施形態によれば、ピクセル検出器アレイ１１０に含まれる１のピクセル検出器１１６、又は、複数のピクセル検出器１１２、又は、すべてのピクセル検出器１１２の積分１２２を制御することが可能であり、ピクセル検出器アレイ１１０に含まれる１のピクセル検出器１１６、又は、複数のピクセル検出器１１２、又は、すべてのピクセル検出器１１２から結果として得られるピクセルデータ１２４に基づいて画像１３２を生成することが可能である。例えば、限定するものではないが、データ処理システム１０８で画像処理１３４を行って、ピクセルデータ１２４から画像１３２を生成することができる。ピクセル検出器１１２による積分１２２を制御することができるので、データ処理システム１０８において、フレームレスでランダムな画像取得１３６を実行して、ピクセル検出器１１２からピクセルデータ１２４を取得することができる。例えば、限定するものではないが、画像処理１３４及びフレームレスでランダムな画像取得処理１３６は、データ処理システム１０８で実行される１つ以上のソフトウェアプログラムによって実現することができる。
【００２８】
画像検出器コントローラ１０２及び画像検出器読み出し回路１０６は、データ処理システム１０８と画像検出器１０４との間のインターフェースを提供し、上述のように行われる画像検出器１０４のピクセル検出器１１０による積分１２２の制御とピクセル検出器１１０からのピクセルデータ１２４の取得とを連携させるものである。
【００２９】
画像検出器コントローラ１０２は、コンピュータ・インターフェース１３８を含む。コンピュータ・インターフェース１３８は、画像検出器コントローラ１０２がデータ処理システム１０８から命令１４０を受け取り、画像検出器コントローラ１０２からデータ処理システム１０８に画像データ１４４を送ることができるように任意の適当な態様で実現される。例えば、限定するものではないが、コンピュータ・インターフェース１３８は、ダイレクトメモリアクセス・インターフェース１３９として実現されてもよいし、任意の他の態様で実現されてもよい。
【００３０】
例えば、限定するものではないが、命令１４０は、画像検出器１０４のピクセル検出器１１６のうち、ピクセルデータ１２４を取得すべきピクセル検出器に対応するピクセル１４１を特定するものであり、特定されたピクセルに対する積分１２２を定義する積分命令１４２を含む。例えば、限定するものではないが、命令１４０は、アドレス線のアドレス１４３によって、あるいは、他の適当な態様によってピクセル１４１を特定するものである。命令１４０において特定されたピクセルは、ピクセル検出器アレイ１１０における所望のピクセル検出器１１２の組であり、データ処理システム１０８はこれら検出器のピクセルデータ１２４を用いて画像１３２を生成する。画像データ１４４は、命令１４０において定義されたピクセル検出器１１２から取得されたピクセルデータ１２４を含む。画像データ１４４は、画像処理１３４によって画像１３２を生成するのに適したフォーマットでデータ処理システム１０８に提供される。
【００３１】
画像検出器コントローラ１０２は、画像検出器制御機能１４５を実行して、データ処理システム１０８からの命令１４０にしたがって画像検出器１０４を制御するよう構成されている。画像検出器コントローラ１０２、及び、これにより実行される画像検出器制御機能１４５の実施態様の例の詳細は、図５及び図６を参照して後述する。
【００３２】
画像検出器読み出し回路１０６は、画像検出器コントローラ１０２と画像検出器１０４との間のインターフェースを提供する。画像検出器読み出し回路１０６は、複数のピクセル検出器読み出し回路１４６を含み、これには、ピクセル検出器アレイ１１０の各ピクセル検出器１１６につき１のピクセル検出器読み出し回路１４８が含まれる。ピクセル検出器読み出し回路１４８の実施態様の例の詳細は、図４を参照して後述する。
【００３３】
図１に示したフレームレスなランダムアクセス画像センサシステム１００は、例示的な実施形態に何ら物理的又は構成的な限定を示す意図ではない。記載したコンポーネント以外のものを追加で用いたり、あるいは、代わりに用いることも可能である。いくつかのコンポーネントは、任意であってもよい。また、ブロックは、機能コンポーネントを表す。例示的な実施形態において実施する際には、１つ以上のブロックを結合したり、分割したり、結合及び分割して異なるブロックを構成したりすることもできる。
【００３４】
図２は、例示的な実施形態によるフレームレスなランダムアクセス画像センサ集積回路チップを示すブロック図である。チップ２００のアウトラインは、図１に示すフレームレスなランダムアクセス画像センサシステム１００の画像検出器コントローラ１０２用の信号インターフェースの実施態様の例である。
【００３５】
例示的な実施形態による画像検出器のインターフェースは、コンピュータ、カメラ、携帯電話、ＦＰＧＡ、及び、その他の多くの電子機器に用いられる標準的な例示的なＤＤＲメモリに類似のものでもよい。例示的な実施形態によるフレームレスなランダムアクセス画像センサシステムは、この種のインターフェースを含んで構成することができ、物理的には、ＤＤＲ３ ＲＡＭと同種の信号及びフォームファクタを使用することができる。チップ２００に入力される信号及び出力される信号は、標準的なメモリにおける同様の信号を模したものもよい。
【００３６】
書き込み及び読み出し許可２０２は、指定されたアドレスに対する読み出し又は書き込みを実行させる信号である。
【００３７】
書き込み／読み出し選択２０４は、書き込みと読み出しのいずれを行うのかを選択する。
【００３８】
読み出し／書き込みアドレス線２０６は、読み出し又は書き込みを行うピクセルを特定する。この実施例では、これらの線は、両方の目的に使用される。
【００３９】
読み出しデータ線２０８は、Ｉ／Ｏインターフェースの一部として、指定された数のピクセルに対するセンサデータ及びタグデータを有する線である。
【００４０】
書き込みデータ線２１０は、各ピクセルの制御データをフレームレスなランダムアクセス画像センサシステムに送信する線である。
【００４１】
出力アドレス線２１２は、出力中の各ピクセル値に対して出力ピクセルアドレスを生成する線である。これを使用して、フレームレスなランダムアクセス画像センサシステムを制御するプロセッサのメモリに対して、ダイレクトメモリアクセスによって値が格納される。
【００４２】
クロック２１４は、グローバルクロック信号であり、プロセッサとセンサとの間のインターフェースをとる外部インターフェースクロックと、ピクセル及び関連するセンサ機能を制御する内部インテグレーションクロックと、の両方を生成する。
【００４３】
次に、図３は、例示的な実施形態によるフレームレスなランダムアクセス画像センサシステム用の画像検出器の実施形態を示すブロック図である。画像検出器３００は、図１に示す画像検出器１０４の実施態様の例である。
【００４４】
例示的な実施形態では、画像検出器３００は、好ましくは、各ピクセル３０４につき１つのアナログ・デジタル変換器３０２を含む。これは、シングルチップ構成とマルチチップ構成のいずれによっても実現可能である。例えば、限定するものではないが、画像検出器３００は、デジタル焦点面アレイ（ＤＦＰＡ）アーキテクチャを有し、ピクセル内で信号のデジタル化を行うことによって従来のアナログ焦点面アレイにおける制約を克服するものでもよい。ＤＦＰＡによれば、センサのＳＷａＰ（サイズ、重量、消費電力）を小さくし、新規なセンシング技術の開発を促進する、より広いダイナミックレンジ、より高速な低ノイズ全デジタル読み出し、及び、オンチップ処理が可能になる。この技術的手法によれば、例えば、低電力アナログ・デジタル変換回路、並びに、低電力カウンタ及びシフトレジスタなどの単純で小型な回路を用いて、２０ｍｍ以下のピッチと低電力設計を実現することが可能である。例示的な実施形態は、各ピクセル３０４につき１つのアナログ・デジタル変換器３０２を含む任意の適当な画像検出器アーキテクチャを使用することができる。
【００４５】
次に図４は、例示的な実施形態によるフレームレスなランダムアクセス画像センサシステム用のピクセル検出器読み出し回路を示すブロック図である。ピクセル検出器読み出し回路４００は、図１に示すピクセル検出器読み出し回路１４８の実施態様の例である。
【００４６】
本明細書に記載の特徴を実現するために、各ピクセルには、記載した機能を実現する回路が関連づけられている。光センサ４０２は、ピクセルに入射した光に応じた信号を生成するピクセルセンサである。積分型ＡＤＣ４０４は、光センサ４０２に入射した信号のデジタル測定値を生成する回路である。
【００４７】
出力ＦＩＦＯ４０６は、積分型ＡＤＣ４０４の処理結果を格納する先入れ先出しメモリであって、読み出し要求を遅延させる必要がある場合には、バッファとして機能する。処理結果は、要求があると、ＦＩＦＯ４０６から読み出され、画像検出器コントローラ内の読み出し制御機能に送られる。
【００４８】
「該当ピクセル？」のブロック４０８は、正しい行と列のアドレスで自身のピクセルが選択されており、且つ、読み出し許可信号が真であれば、制御データの一部を転送する。このブロックでは、マルチプレーンアクセスを実行することもできる。すなわち、マルチプレーンアクセスが有効になっており、自身のピクセルが行列アドレスで指定された位置から所定の距離（マルチプレーン周辺距離）の範囲内にあり、且つ、読み出し許可信号が真であれば、本ブロックは、周辺の機能にも制御データの一部を転送する。
【００４９】
「クロック＝開始カウント？」のブロック４１０は、クロックのカウント値が、制御データから抽出して格納した開始カウントと等しければ、ＡＤＣ積分開始信号及びカウンタ開始信号を送出する。
【００５０】
「カウント＝積分カウント？」のブロック４１２は、露出カウンタの値が、制御データから抽出して格納した開始カウントと等しければ、ＡＤＣ積分終了信号及びカウンタ再開信号を送出する。
【００５１】
リセット信号は、図示はしていないが、ピクセルに格納されているすべての値をリセットし、すべてのカウンタを停止させる信号である。開始信号は、図示はしていないが、クロックカウンタをスタートさせ、入力をチェックする回路をオンにする信号である。リセット信号と開始信号を利用して、節電のためにピクセル処理のオンオフを行うこともできる。
【００５２】
次に図５は、例示的な実施形態によるフレームレスなランダムアクセス画像センサシステムの画像検出器制御機能を示すブロック図である。画像検出器制御機能５００は、図１に示す画像検出器コントローラ１０２に含まれる画像検出器制御機能１４５の実施態様の例である。
【００５３】
画像検出器制御機能５００は、外部プロセッサからの入力に基づいて画像検出器を制御する。プロセッサは、通信を行って行列アドレスを用いてＦＲＡＩＳを制御するが、ピクセルデータは、線形のメモリアドレスを用いてメモリに直接に受信する。これにより、画像処理よる画像センサの捉え方（行及び列を使用）と、プロセッサメモリへのデータの格納の仕方（線形アドレスを使用）とが、好適なバランスの関係になる。ＦＲＡＩＳに制御データを送るには、存在しない行と列のアドレスを選択することで、制御データの様々な項目をファームウェアに書き込むことができる。これにより、画像センサの制御に必要な設定を行うことができる。なお、一般的なカメラにはない、ＦＲＡＩＳが有する新規な特徴に特有の制御データについてのみ説明する。実際には、その他にも、関心領域、ピクセル形式、色オプションなどの必要な項目や望ましい項目があるが、これらは当業者には既知であろう。
【００５４】
行列のアドレスがファームウェアの範囲内にあるかを判定するブロック５０２は、指定された行及び列がファームウェアのアドレス範囲内にあれば、制御データをファームウェアに送る。範囲内になければ、制御データは、読み出し制御ブロック及びピクセルアレイ信号ブロックに送られる。
【００５５】
ピクセルアレイ信号生成ブロック５０４は、ピクセル制御データを該当するピクセルに、データの妥当性を示す書き込み許可信号とともに送るために適切な信号をピクセルアレイに対して生成する。
【００５６】
線形アドレス生成ブロック５０６は、読み出し制御ブロック５０８の出力ＦＩＦＯから得た行列アドレス、並びに、ピクセルデータ及びクロックカウントを変換し、ピクセルデータ＋クロックタグが含まれる出力データワードを生成する。このデータワードは、算出された各線形アドレスに格納される。算出の方法にはいくつかあるが、標準的な方法では、線形アドレス＝（行＊（列数）＋列）＊（出力データ幅）＋開始アドレスの式（linear address =(row*(#cols)+col)*(output data width)+start address）である。出力データ幅は、画像センサの種類によって大きく異なるピクセル形式に依存する。
【００５７】
ファームウェアブロック５１０は、制御データを取得し、この制御データに基づいてコマンドを実行する。つまり、本ブロックは、ＦＲＡＩＳセンサのリセット、クロック周波数の変更などを行うことができる。ファームウェアブロック５１０の２つめのタスクは、電源導入時に、ＦＲＡＩＳのすべての制御ブロックと各ピクセルをデフォルト値に設定することである。この設定は、通常、最初の電源導入時には、通常の画像センサと同様に、画像センサをシングルフレームモードで動作させるためのデフォルトの設定である。その他の初期設定を利用することも可能である。
【００５８】
次に図６は、例示的な実施形態によるフレームレスなランダムアクセス画像センサシステム用の読み出し制御機能を示すブロック図である。読み出し制御６００は、図５に示す読み出し制御５０８の実施態様の例である。
【００５９】
読み出し制御機能６００は、ＲＯＩＣが読み出したピクセルデータを格納する読み出し要求サーキュラバッファ６０２と、制御回路とで構成される。その機能としては、読み出し可能になったデータを有する各ピクセルを読み出す機能、読み出しスケジュールを更新する機能、及び、書き出しインターフェースに対するバッファとして機能があり、これにより、２つの異なるクロックの動作をデータ損失なしに実行することができる。
【００６０】
読み出しスケジューラ６０４は、読み出し要求サーキュラバッファ６０２を巡回して、次に実行可能な読み出し要求を読み出し、対応する行列アドレスとともに読み出し許可信号をピクセルアレイに送出する。具体的には、読み出しスケジューラ６０４は、待ち時間の値で指定されるクロック数だけ待機し、その後、各読み出しに対応する行信号及び列信号を読み出し許可信号とともに送出する。これにより、選択されたピクセルについて最先にバッファされた出力値が、対応する行アドレス及び列アドレスとともに、出力ＦＩＦＯバッファ６０６に送出される。これと同時に、読み出しスケジューラ６０４は、カウント回数（#times count）が正の値であれば、待ち時間と行及び列の値は同じままで、回数＝回数−１（#times = #times-1）として、新たな読み出し要求をスケジューラ・アプデータ６０８に送出する。回数が負の値であれば、読み出しスケジューラ６０４は、現在の読み出し要求とすべて同じ値で、新たな読み出し要求を送出する。回数がゼロであれば、要求は送出されない。最後に、次のクロックにおいて、バッファにおける次のエントリに進む。
【００６１】
スケジューラ・アプデータ６０８は、読み出し要求サーキュラバッファ６０２での動作に加えて、当該バッファへの（書き込み）値を更新するジョブも実行する。このジョブは、読み出しスケジューラ６０４が読み出し要求を読み出すのと同時に発生する。よって、読み出し要求サーキュラバッファ６０２は、一般的には、読み出し及び書き込みポインタが巡回するデュアル・リード／ライトのメモリブロックとして実現することができる。スケジューラ・アプデータへの入力としては、プロセッサ（外部）から入力される行、列、及び、制御データと、読み出しスケジューラから入力される（待ち時間、行、列、回数）と、デフォルト値である（待ち時間、行、列、回数）と、の３つのソースがある。
【００６２】
スケジュール・アプデータ６０８は、この３つのソースを巡回して、（待ち時間、行、列、回数）の値をサーキュラバッファの末端に挿入していく。第１のタイプの入力の場合は、プロセッサがメモリインターフェースを介してＦＲＡＩＳに、（制御データの一部である）（行、列）位置にあるピクセルについての開始及び継続時間（露光又は積分）カウントを設定すると、スケジュール・アプデータ６０８にもメッセージが送られる。継続時間カウントから１を差し引いた値が待ち時間の値として、行アドレス及び列アドレスとともにバッファに書き込まれる。回数の値（これも、制御データの一部である）も、同様に書き込まれる。最後に、制御データは、マルチプレーンアクセス要求、及び、周辺領域サイズも含む場合がある。その場合、スケジューラ・アプデータは、指定の（行、列）ピクセルのすべての周辺ピクセルも、読み出し要求サーキュラバッファに書き込む。この場合、待ち時間はゼロとし、回数は、制御データに含まれるものと同じとする。第２のタイプの入力は、読み出しスケジューラからそのまま書き込まれる。第３のタイプの入力（ファームウェアからのデフォルト値）も、そのまま書き込まれる。この入力には、通常、標準的な１フレーム単位のアクセス方法を実行するために格納された値の組が用いられ、これにより、画像センサは、電源をリセットした場合には、標準的な構成で起動される。
【００６３】
次に図７は、例示的な実施形態によるフレームレスなランダムアクセス画像センサシステムの処理のタイムラインを示すブロック図である。タイムライン７００は、例えば、図１に示すフレームレスなランダムアクセス画像センサシステム１００において実現される。
【００６４】
タイムライン７００におけるフレーム期間７０２は、フレームを構成するピクセル検出器アレイに含まれるピクセル検出器からピクセルデータを取得する期間である。露光積分期間７０４は、アレイに含まれるピクセル検出器が、当該ピクセル検出器が有する光センサからの出力を積分する期間のことである。ブランク期間７０６は、連続するフレームにおける積分期間と積分期間の間の期間であり、積分が行われない期間のことである。ピクセル出力期間７０８は、アレイに含まれるピクセル検出器により生成されたピクセルデータが、当該ピクセル検出器から読み出される期間のことである。
【００６５】
タイムライン７００において、アレイに含まれる各ピクセル検出器の積分期間は、すべて同じである。アレイに含まれる１のピクセル検出器の積分期間は、アレイに含まれる別のピクセル検出器の積分期間が終了すると即座に開始される。各ピクセル検出器のピクセルデータは、そのピクセル検出器の積分期間の終了後に読み出される。例えば、図示のように、アレイに含まれる１のピクセル検出器のピクセルデータの読み出しは、アレイにおける他のピクセル検出器の積分期間中、又は、ブランク期間７０６中に実行される。
【００６６】
例えば、限定するものではないが、アレイに含まれる第２のピクセル検出器の積分期間７１０は、アレイに含まれる第１のピクセル検出器の積分期間７１２の終了後に開始される。第１のピクセル検出器のピクセルデータの読み出しが実行される期間７１４は、第２のピクセル検出器の積分期間７１０に対応する。
【００６７】
タイムライン７００に示すように、例示的な実施形態によるフレームレスなランダムアクセス画像センサシステムでは、アレイにおける個々のピクセル検出器からのピクセルデータの読み出しは、そのピクセル検出器の積分の完了後、速やかに読み出される。これは、従来の画像センサとは対照的である。従来の画像センサでは、アレイに含まれるすべてのピクセル検出器からのピクセルデータは、積分が行われたフレームの次のフレームにおいて読み出される。
【００６８】
次に図８は、例示的な実施形態によるフレームレスなランダムアクセス画像センサシステムの処理の他のタイムラインを示すブロック図である。タイムライン８００は、例えば、図１に示すフレームレスなランダムアクセス画像センサシステム１００において実現される。
【００６９】
タイムライン８００におけるフレーム期間８０２は、フレームを構成するピクセル検出器アレイに含まれるピクセル検出器からピクセルデータを取得する期間のことである。露光積分期間８０４は、アレイに含まれるピクセル検出器が、当該ピクセル検出器が有する光センサからの出力を積分する期間のことである。ブランク期間８０６は、連続するフレームにおける積分期間と積分期間の間の期間であり、積分が行われない期間のことである。ピクセル出力期間８０８は、アレイに含まれるピクセル検出器により生成されたピクセルデータが、ピクセル検出器から読み出される期間である。
【００７０】
タイムライン８００では、アレイに含まれる各ピクセル検出器によって積分期間が異なったり、フレームごとに変化したりする場合が示されている。例えば、限定するものではないが、アレイに含まれる第１のピクセル検出器の積分期間８１０は、あるフレーム期間８０２においては１０単位時間長であって、この第１のピクセル検出器の露光積分期間８１２は、次のフレーム期間８１４においては１００単位時間長であってもよい。例えば、限定するものではないが、アレイに含まれる第２のピクセル検出器の積分期間８１６は、あるフレーム期間８０２においては２０単位時間長であって、この第２のピクセル検出器の積分期間８１８は、次のフレーム期間８１４においては１０単位時間長であってもよい。
【００７１】
図９は、例示的な実施形態によるデータ処理システムのブロック図である。データ処理システム９００は、図１に示すフレームレスなランダムアクセス画像センサシステム１００を実現可能なデータ処理システム１０８の実施態様の例である。
【００７２】
この例示的な実施例では、データ処理システム９００は、通信ファブリック（communications fabric）９０２を含む。通信ファブリック９０２は、処理部９０４、メモリ９０６、永続ストレージ９０８、通信部９１０、入出力（Ｉ／Ｏ）部９１２、及び、ディスプレイ９１４の間の通信可能にする。メモリ９０６、永続ストレージ９０８、通信部９１０、入出力（Ｉ／Ｏ）部９１２、及び、ディスプレイ９１４は、処理部９０４が通信ファブリック９０２を介してアクセス可能なリソースの例である。
【００７３】
処理部９０４は、メモリ９０６にロードされたソフトウェアの命令を実行するように機能する。処理部１１０４は、具体的な実施態様に依存して、所定数のプロセッサであってもよいし、マルチプロセッサコアであってもよいし、その他の適当な種類のプロセッサであってもよい。さらに、処理部９０４は、メインプロセッサが二次プロセッサとともに単一のチップに設けられた異種プロセッサシステムを、所定数用いて実現することができる。他の例示的な実施例では、処理部９０４は、同種のプロセッサを複数含む対称型マルチプロセッサシステムであってもよい。
【００７４】
メモリ９０６及び永続ストレージ９０８は、記憶装置９１６の例である。記憶装置は、情報を格納することができる任意のハードウェアであり、限定するものではないが、例えば、データ、機能的な形態のプログラムコード、及び、一時的又は永続的なその他の適当な情報を格納する。このような例においては、記憶装置９１６は、コンピュータ可読記憶装置とも呼ばれる。このような例においては、メモリ９０６は、ランダムアクセスメモリであってもよいし、その他の適当な揮発性あるいは不揮発性の記憶装置であってもよい。永続ストレージ９０８は、具体的な実施態様に依存して、様々な形態をとることができる。
【００７５】
例えば、永続ストレージ９０８は、１つ以上のコンポーネントやデバイスを含みうる。例えば、永続ストレージ９０８は、ハードドライブ、フラッシュメモリ、書き換え可能光ディスク、書き換え可能磁気テープ、又は、これらの適当な組合せであってもよい。永続ストレージ９０８において用いられる媒体は、着脱可能であってもよい。例えば、着脱可能なハードドライブを、永続ストレージ９０８に用いることができる。
【００７６】
このような例においては、通信部９１０は、他のデータ処理システムやデバイスとの通信を行ってもよい。このような例では、通信部９１０は、ネットワークインターフェースカードである。通信部９１０の通信は、物理的な通信リンクと無線通信リンクのいずれを利用して行ってもよいし、その両方を利用しても行ってもよい。
【００７７】
入出力（Ｉ／Ｏ）部９１２は、データ処理システム９００に接続される他のデバイスとの間のデータ入出力を可能にする。例えば、入出力（Ｉ／Ｏ）部９１２は、キーボード、マウス、及び／又は、その他の適応な入力装置を介したユーザ入力との接続をとる。さらに、入出力（Ｉ／Ｏ）部９１２は、プリンタに出力を送信する。ディスプレイ９１４は、ユーザに情報を表示する機構を提供する。
【００７８】
オペレーティングシステム、アプリケーション、及び／又は、プログラム用の命令は、通信ファブリック９０２を介して処理部９０４と通信する記憶装置９１６に格納しておくことができる。これらの例示的な実施例では、命令は機能的な形式で永続ストレージ９０８に格納される。これらの命令は、メモリ９０６にロードされ、処理部９０４により実行することができる。異なる実施形態における処理は、例えば、メモリ９０６などのメモリに格納されたコンピュータ可読の命令を用いて、処理部９０４によって実行することができる。
【００７９】
これらの命令は、プログラム命令、プログラムコード、コンピュータによる利用が可能なプログラムコード、又は、コンピュータにより読み取り可能なプログラムコードと呼ばれるものであって、処理部９０４に含まれるプロセッサによって読み出し及び実行することができる。異なる実施形態におけるプログラムコードは、例えば、メモリ９０６又は永続ストレージ９０８などの様々な物理的な、即ち、コンピュータ可読の記憶媒体に具体化することができる。
【００８０】
プログラムコード９１８は、選択的に着脱可能なコンピュータ可読媒体９２０に機能的な形式で格納することもでき、また、データ処理システム９００にロード又は転送して処理部９０４に実行させることができる。このような例においては、プログラムコード９１８及びコンピュータ可読媒体９２０は、コンピュータプログラム・プロダクト９２２を構成する。一例では、コンピュータ可読媒体９２０は、コンピュータ可読記憶媒体９２４、又は、コンピュータ可読信号媒体９２６である。
【００８１】
コンピュータ可読記憶媒体９２４は、例えば、光ディスク又は磁気ディスクを含み、このディスクは、永続ストレージ９０８の一部であるドライブやその他のデバイスに挿入又は配置されて、永続ストレージ９０８の一部であるハードドライブなどの記憶装置に転送される。コンピュータ可読記憶媒体９２４は、永続記憶装置として構成してもよく、その例としては、データ処理システム９００に接続されるハードドライブ、サムドライブ、又は、フラッシュメモリなどが挙げられる。場合によっては、コンピュータ可読記憶媒体９２４は、データ処理システム９００から着脱可能でなくてもよい。
【００８２】
このような例においては、コンピュータ可読記憶媒体９２４は、プログラムコード９１８を格納するのに用いられる物理的な、即ち、有形の記憶装置であって、プログラムコード９１８の搬送や送信に用いられる媒体ではない。また、コンピュータ可読記憶媒体９２４はコンピュータ可読の有形記憶装置とも、コンピュータ可読の物理的記憶装置とも呼ばれる。換言すると、コンピュータ可読記憶媒体９２４は、人が手で触れることのできる媒体である。
【００８３】
あるいは、プログラムコード９１８は、コンピュータ可読の信号媒体９２６を用いてデータ処理システム９００に転送することもできる。コンピュータ可読信号媒体９２６は、例えば、プログラムコード９１８を含む搬送データ信号である。例えば、コンピュータ可読信号媒体９２６は、電磁信号、光信号、及び／又は、その他の適当な種類の信号であってもよい。これらの信号は、例えば、無線通信リンク、光ファイバケーブル、同軸ケーブル、ワイヤ、及び／又は、その他の適当な種類の通信リンクを介して送信することができる。換言すると、例示的な実施例における通信リンク及び／又は接続は、物理的なものでもよいし、無線によるものでもよい。
【００８４】
例示的な実施形態によっては、プログラムコード９１８は、コンピュータ可読信号媒体９２６を介してネットワーク経由で、他のデバイス又はデータ処理システムから永続ストレージ９０８にダウンロードして、データ処理システム９００で使用することができる。例えば、サーバデータ処理システムにおけるコンピュータ可読記憶媒体に格納されたプログラムコードは、ネットワーク経由でサーバからデータ処理システム９００にダウンロードすることができる。プログラムコード９１８を提供するデータ処理システムは、プログラムコード９１８を格納し、送信することができるサーバコンピュータ、クライアントコンピュータ、又は、その他のデバイスであってもよい。
【００８５】
データ処理システム９００について示した様々なコンポーネントは、異なる実施形態を実現するアーキテクチャの態様を限定することを意図するものではない。異なる例示的な実施形態は、データ処理システム９００について記載したコンポーネントに追加のコンポーネント及び／又は代替のコンポーネントを含むデータ処理システムによっても実現可能である。図９に示すその他のコンポーネントは、記載した例示的な実施例から変更することができる。異なる実施形態は、プログラムコードを実行可能な任意のハードウェア装置又はシステムを用いて実現することも可能である。一実施例において、データ処理システム９００は、無機コンポーネントを組み込んだ有機コンポーネントを含むものでもよいし、及び／又は、人を除く有機コンポーネントのみで構成されたものでもよい。例えば、記憶装置は、有機半導体で構成されたものでもよい。
【００８６】
他の例示的な実施例では、処理部９０４は、特定用途向けに製造又は構成された回路を有するハードウェアユニットの形態をとりうる。この種のハードウェアは、処理を実行するためのプログラムコードを記憶媒体からメモリにロードすることなしに、処理を実行することができる。
【００８７】
例えば、処理部９０４がハードウェアユニットの形態である場合、処理部９０４は、回路システム、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス、又は、複数の処理を実行するよう構成された適当な種類のその他のハードウェアの形態をとりうる。プログラマブル論理デバイスを用いれば、複数の処理を実行するように当該デバイスを構成することができる。そのようなデバイスは、それら複数の機能を実行するよう事後的に再構築されたものでも、永続的に構築されたものでもよい。プログラマブル論理デバイスの例としては、例えば、プログラマブルロジックアレイ、プログラマブルアレイロジック、フィールドプログラマブルロジックアレイ、フィールドプログラマブルゲートアレイ、及び、その他の適切なハードウェア装置がある。この種の実装の場合、各実施形態をハードウェアで実現可能であるので、プログラムコード９１８を省略することができる。
【００８８】
さらに別の例示的な実施例では、コンピュータに含まれるプロセッサとハードウェアユニットの組み合わせを用いて処理部９０４を実現することも可能である。処理部９０４は、プログラムコード９１８を実行するよう構成された所定数のハードウェアユニット及び所定数のプロセッサを含んでもよい。この実施例では、いくつかの処理をハードウェアユニットで実現し、いくつかの処理をプロセッサで実現することができる。
【００８９】
他の実施例では、バスシステムを用いて通信ファブリック９０２を実現してもよく、また、バスシステムは、例えば、システムバス又は入出力バスなど、１つ以上のバスシステムで構成されていてもよい。当然ながら、バスシステムは、当該バスシステムに接続された様々なコンポーネント又はデバイス間のデータ転送を可能にするものであれば、任意の適当な種類のアーキテクチャで実現することができる。
【００９０】
加えて、通信部９１０は、データの送信、データの受信、又は、データの送受信を行う所定数のデバイスを含みうる。通信部９１０は、例えば、１のモデム又はネットワークアダプタであってもよいし、２つのネットワークアダプタであってもよいし、又は、その組み合わせであってもよい。さらに、メモリは、例えば、メモリ９０６であってもよいし、インターフェースにおいて用いられるようなキャッシュであってもよいし、通信ファブリック９０２に含まれうるメモリコントローラ・ハブであってもよい。
【００９１】
本明細書のフローチャートやブロック図は、様々な例示的な実施形態によるシステム、方法、コンピュータプログラム・プロダクトを実施可能な態様のアーキテクチャ、機能、及び、処理を示している。この意味では、フローチャート又はブロック図における各ブロックは、モジュール、セグメント、又は、コードの一部を表すこともあり、これらは、特定の論理機能を実行するために実行可能な１つ以上の命令で構成されている。なお、いくつかの代替的な実施態様においては、ブロックで示した機能は、図示の順とは異なる順で実行されてもよい。例えば、関連する機能によっては、連続ブロックとして示されている２つのブロックが実質的に同時に実行されてもよいし、あるいは、これらブロックが逆の順序で実行されてもよい。
【００９２】
様々な例示的な実施形態の説明は、例示及び説明のために提示したものであり、すべてを網羅することや、開示した形態での実施に限定することを意図するものではない。多くの改変や変更が可能であることは、当業者には明らかであろう。なお、異なる例示的な実施形態は、他の望ましい例示的な実施形態とは異なる特徴をもたらしうる。上述した実施形態は、実施形態の原理、及び、実際の用途を最も的確に説明するとともに、想定した特定の用途に適した種々の改変を加えた様々な実施形態のための開示を当業者が理解できるようにするために、選択及び記載したものである。
【００９３】
なお、以下の付記は、本開示のさらなる側面を説明している。
【００９４】
Ａ１．  ピクセル検出器アレイ（１１０）を含む画像検出器（１０４）に含まれる個々のピクセル検出器（１１６）をアドレス指定して、前記ピクセル検出器（１１６）による積分（１２２）の制御、及び、前記ピクセル検出器（１２４）からのピクセルデータ（１２４）の読み出しを実行するよう構成された画像検出器コントローラ（１０２）と、
前記画像検出器コントローラ（１０２）用のコンピュータ・インターフェース（１３８）と、を含む装置であって、前記画像検出器コントローラ（１０２）は、前記画像検出器（１０４）から画像データ（１４４）を取得するための命令（１４０）を、データ処理システム（１０８）から前記コンピュータ・インターフェース（１３８）を介して受け取るとともに、前記画像データ（１４４）を前記データ処理システム（１０８）に前記コンピュータ・インターフェース（１３８）を介して送るよう構成されており、
さらに、ピクセル検出器アレイ（１１０）に含まれる各ピクセル検出器（１１６）について１のピクセル検出器読み出し回路（１４８）を含んでおり、前記画像検出器コントローラ（１０２）は、前記ピクセル検出器（１１６）に対応するの前記ピクセル検出器読み出し回路（１４８）に積分値を書き込むことによって、前記ピクセル検出器（１１６）による積分（１２２）を制御するよう構成されている、装置。
【００９５】
Ａ２．さらに、前記ピクセル検出器アレイ（１１０）を含む前記画像検出器（１０４）を含み、前記ピクセル検出器アレイ（１１０）は、焦点面アレイ（１１４）である、付記Ａ１に記載の装置。
【００９６】
Ａ３．さらに、前前記ピクセル検出器アレイ（１１０）を含む前記画像検出器（１０４）を含み、前記ピクセル検出器アレイ（１１０）に含まれる各ピクセル検出器（１１６）は、光センサ（１１８）及び積分型アナログ・デジタル変換器（１２０）を含む、付記Ａ１に記載の装置。
【００９７】
Ａ４．前記画像検出器コントローラ（１０２）は、前記ピクセル検出器（１１６）の積分時間（１２６）、及び、前記ピクセル検出器（１１６）の積分期間（１２８）を制御するよう構成されている、付記Ａ１に記載の装置。
【００９８】
Ａ５．前記コンピュータ・インターフェース（１３８）は、ダイレクトメモリアクセス・インターフェース（１３９）である、付記Ａ１に記載の装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019092155.tif 000009
【図８】
2019092155.tif 000010
【図９】
2019092155.tif 000011
【外国語明細書】
2019092155000001.pdf
2019092155000002.pdf
2019092155000003.pdf
2019092155000004.pdf