(57)【要約】      （修正有）【課題】高出力およびＲＦエレクトロニクスの要件を満たすＩＩＩ−Ｎ半導体構造を提供する。【解決手段】Ｓｉ−基板上にバッファ構造を形成するステップを含み、バッファ構造を形成するステップには、炭素ドープＡｌｘＧａ１−ｘＮ層である第１の層および炭素ドープＡｌｙＧａ１−ｙＮ層である第２の層であって、ｘとｙとが互いに異なり、かつ０≦ｘ≦１、０≦ｙ≦１であって、これらの少なくとも第１の層および第２の層が９８０℃以下の温度でエピタキシャル成長される、第１の層および第１の層上に形成された第２の層を各超格子ユニットが含む、超格子ユニットの反復シーケンスを各超格子ブロックが含む、少なくとも１つの超格子ブロックを含む、超格子を形成するステップと、バッファ構造より上層のＩＩＩ−Ｎ半導体チャネル層であって、１μｍ以下の厚さまで１０４０℃以下の温度でエピタキシャル成長させたチャネル層を形成するステップとを含む。【選択図】なし【特許請求の範囲】
【請求項１】
Ｓｉ−基板上にバッファ構造を形成するステップを含む方法であって、
前記バッファ構造を形成するステップが、炭素ドープＡｌｘＧａ１−ｘＮ層である第１の層および炭素ドープＡｌｙＧａ１−ｙＮ層である第２の層であって、ｘとｙとが互いに異なり、かつ０≦ｘ≦１、０≦ｙ≦１であって、前記少なくとも第１の層および第２の層が９８０℃以下の温度でエピタキシャル成長される、第１の層および第１の層上に形成された第２の層を各超格子ユニットが含む、超格子ユニットの反復シーケンスを各超格子ブロックが含む、少なくとも１つの超格子ブロックを含む、超格子を形成するステップと、
前記バッファ構造より上層のＩＩＩ−Ｎ半導体チャネル層であって、１μｍ以下の厚さまで１０４０℃以下の温度でエピタキシャル成長させたチャネル層を形成するステップと、
を含む、ＩＩＩ−Ｎ半導体チャネルデバイスの半導体構造を形成する方法。
【請求項２】
前記少なくとも第１の層および第２の層を９５０℃以下の温度でエピタキシャル成長させる、請求項１に記載の方法。
【請求項３】
前記少なくとも１つの超格子ブロックの各超格子ユニットが、前記第２の層上に形成された第３の層をさらに含み、第３の層がＡｌｚＧａ１−ｚＮ層であって、ｚはｘおよびｙと異なり、かつ０≦ｚ≦１である、請求項１または２に記載の方法。
【請求項４】
前記超格子ユニットの前記各層をＭＯＣＶＤによって成長させる、請求項１〜３のいずれか１項に記載の方法。
【請求項５】
前記超格子ユニットの前記各層が１０１９ｃｍ−３以上の炭素ドーピング濃度で形成される、請求項１〜４のいずれか１項に記載の方法。
【請求項６】
前記チャネル層が０．１〜１μｍの範囲の厚さで形成される、請求項１〜５のいずれか１項に記載の方法。
【請求項７】
前記チャネル層を１０１０℃〜１０４０℃の範囲の温度でエピタキシャル成長させる、請求項１〜６のいずれか１項に記載の方法。
【請求項８】
前記バッファ構造を形成するステップが（Ａｌ）ＧａＮ下部遷移層を形成するステップをさらに含み、前記超格子が前記下部遷移層上に形成される、請求項１〜７のいずれか１項に記載の方法。
【請求項９】
前記バッファ構造を形成するステップが、前記超格子上に（Ａｌ）ＧａＮ上部遷移層を形成するステップをさらに含む、請求項１〜８のいずれか１項に記載の方法。
【請求項１０】
前記上部遷移層を９８０℃以下の温度でエピタキシャル成長させる、請求項９に記載の方法。
【請求項１１】
前記上部遷移層をＭＯＣＶＤによって成長させる、請求項９または１０に記載の方法。
【請求項１２】
前記上部遷移層が、１０１９ｃｍ−３以上の炭素ドーピング濃度で形成される、請求項９〜１１のいずれか１項に記載の方法。
【請求項１３】
前記バッファ構造を形成するステップが、前記Ｓｉ−基板上にＡｌＮ核生成層を形成するステップをさらに含む、請求項１〜１２のいずれか１項に記載の方法。
【請求項１４】
前記Ｓｉ−基板が５００Ω・ｃｍ以上の抵抗率を示す、請求項１〜１３のいずれか１項に記載の方法。
【請求項１５】
前記チャネル層が、ＢｘＩｎｙＡｌｚＧａｗＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、０≦ｗ≦１、かつｘ＋ｙ＋ｚ＋ｗ＝１）から形成される、請求項１〜１４のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明概念は、ＩＩＩ−Ｎ半導体チャネルデバイスの半導体構造を形成する方法に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）などのＩＩＩ−Ｎ半導体は、先進の半導体デバイスの製造にとって有望な候補である。ＩＩＩ−Ｎ半導体デバイスは、その比較的広いバンドギャップのために、高出力密度を有する高周波（ＲＦ）回路などの、高出力および高周波用途での使用に特に重要である。ＩＩＩ−Ｎ半導体構造は、典型的には、炭化ケイ素（ＳｉＣ）基板上でエピタキシによって成長させる。ＳｉＣ基板は、高い熱伝導率および低いＲＦ損失を示す構造の形成を可能にする。しかし、ＳｉＣ基板は比較的高価であり、より大きなウェハサイズにスケールアップすることも困難である。６インチのＳｉＣウェハは市販されているが、比較的高価である。ＩＩＩ−Ｎ半導体デバイスの大規模でコスト効率の良い製造を可能にするために、ＳｉＣ基板を高抵抗なＳｉ−基板で代替する試みがなされており、現在直径１２インチまで入手可能である。
【０００３】
ＩＩＩ−Ｎ・オン・Ｓｉ技術のエピタキシ手法にはかなりの進歩が見られるが、例えば高出力およびＲＦエレクトロニクスにおける多くの要件を満たすＩＩＩ−Ｎ半導体構造の提供は依然として困難である。したがって、ＩＩＩ−Ｎ半導体構造を形成する最先端の技術プロセスには改善の余地がある。
【発明の概要】
【０００４】
本発明概念の目的は、高出力および／またはＲＦ用途に適したＩＩＩ−Ｎ半導体構造を形成する従来技術手法の改善である。さらなる目的および代替目的は、以下から理解することができる。
【０００５】
本発明概念の一態様によれば、ＩＩＩ−Ｎ半導体チャネルデバイスの半導体構造を形成する方法が提供される。この方法はＳｉ−基板上にバッファ構造を形成するステップを含み、バッファ構造を形成するステップには、炭素ドープＡｌｘＧａ１−ｘＮ層である第１の層および炭素ドープＡｌｙＧａ１−ｙＮ層である第２の層であって、ｘとｙとが互いに異なり、かつ０≦ｘ≦１、０≦ｙ≦１であって、少なくとも第１の層および第２の層が９８０℃以下の温度でエピタキシャル成長される、第１の層および第１の層上に形成された第２の層を各超格子ユニットが含む、超格子ユニットの反復シーケンスを各超格子ブロックが含む、少なくとも１つの超格子ブロックを含む、超格子を形成するステップと、バッファ構造より上層のＩＩＩ−Ｎ半導体チャネル層であって、１μｍ以下の厚さまで１０４０℃以下の温度でエピタキシャル成長させたチャネル層を形成するステップとを含む。
【０００６】
本発明概念は、改良された特性を有するＩＩＩ−Ｎ半導体チャネルデバイスの半導体構造、すなわち１つまたは複数のＩＩＩ族−Ｎ半導体を含む能動チャネルを有するデバイスの半導体構造の形成を可能にする。
【０００７】
現在のＩＩＩ−Ｎ・オン・Ｓｉデバイスにおいて、高周波（例えば、ギガヘルツオーダー以上のスイッチング周波数での）伝送損失のかなりの量が、ＩＩＩ−Ｎ半導体とＳｉ−基板との間の界面付近でＳｉ−基板に形成される寄生導電チャネルに発生する渦電流に起因することが分かっている。寄生チャネルは、ＩＩＩ−Ｎ半導体のエピタキシャル成長の間にアルミニウム（Ａｌ）、ガリウム（Ｇａ）および／または他のＩＩＩ族元素がＳｉ−基板に著しく内部拡散されることに起因する可能性があり、これは、典型的には数時間にわたって維持される１０５０℃を超える高温で行われる。これがＩＩＩ族半導体を内部拡散させる高熱履歴成長プロセスとなり、ひいてはｐ型ドープ寄生層を生成する傾向があると考えられる。本発明概念は、ＩＩＩ−Ｎ半導体チャネルデバイスの半導体構造を、抑制された総熱履歴内で形成することを可能にする。
【０００８】
特許請求の範囲に記載のバッファ構造の組み込みにより、ＩＩＩ族半導体のＳｉ−基板への拡散を低減することができる。バッファ構造はさらに、１０４０℃以下の比較的低い温度で高品質なＩＩＩ−Ｎ半導体チャネル層のエピタキシャル成長を可能にする。それと同時に、１つまたは複数の超格子ブロックの各層を９８０℃以下の温度で成長させるため、半導体構造の総熱履歴が抑制される。このように総熱履歴を制御することにより、ＩＩＩ族半導体のＳｉ−基板への拡散をさらに低減することができる。
【０００９】
さらに、各超格子ブロックの超格子ユニットの層の９８０℃以下という成長温度は、超格子の層への炭素（Ｃ）原子の組み込みを可能にする。すなわち、第１層のエピタキシャル成長プロセスおよび第２層のエピタキシャル成長プロセスは、第１層および第２層が炭素ドープ層として形成されるように適合される。「オートＣ−ドーピング」と呼ぶこともできるこのプロセスは、超格子の電気抵抗の増加および、それによるバッファリーク阻止能力の改善をもたらすことができる。言い換えれば、超格子層の超格子ユニットの層の低温成長プロセスは、拡散の低減（およびそれに応じたＲＦスイッチング損失の低減）とバッファリーク阻止能力の改善とを可能にする二重の機能を提供する。
【００１０】
バッファ構造の更なる利点は、バッファ分散の低減を可能にすることである。バッファ構造でＣ−ドーピング濃度を制御することにより、バンドギャップ内に深い準位の高密度を導入することができ、深い準位でフェルミ準位の堅固なピニングが生じる可能性がある。これにより、電荷捕捉現象および電荷放出現象を緩和し、ひいてはバッファ分散を低減することができる。
【００１１】
バッファ構造はさらに、１つまたは複数の超格子ブロックの超格子ユニットの層の組成および厚さを変化させることによって、制御された方法で構造に引張歪みおよび圧縮歪みを交互に導入することを可能にする。これにより、ＩＩＩ−Ｎ半導体とＳｉとの間の格子不整合および熱的不整合によって導入される歪みを操作することができるような「従順なバッファリング」が可能となる。これにより、層のクラッキングおよびウェハ反りを制御下に維持することができる。
【００１２】
本開示では、温度または温度範囲が示される場合、温度は、半導体構造のＳｉ−基板または他の既に形成された層の表面温度を指す。温度は、例えば、赤外線パイロメータを使用して監視することができる。
【００１３】
各超格子ブロックの各超格子ユニットの少なくとも第１の層および第２の層は、９８０℃以下の温度でエピタキシャル成長させることができる。成長温度の低温化により、この方法の総熱履歴をさらに低減させ、バッファ構造のオートＣ−ドーピングを増加させることができる。
【００１４】
前述の少なくとも１つの超格子ブロックの各超格子ユニットは、第２の層上に形成された少なくとも第３の層をさらに含むことができ、第３の層はＡｌｚＧａ１−ｚＮ層であり、ｚはｘおよびｙとは異なり、かつ０≦ｚ≦１である。したがって、各超格子ユニットは、下から上方向に第１の層、第２の層および第３の層を含むことができる。超格子ユニットの層の数を増やすことにより、バッファ構造の特性の調整、とりわけウェハ反り制御の自由度が増す。
【００１５】
超格子ユニットの各層は、金属有機気相成長法（ＭＯＶＰＥ）としても知られる有機金属化学気相成長法（ＭＯＣＶＤ）によって成長させることができる。ＭＯＣＶＤは高品質の層成長を可能にする。ＭＯＣＶＤに使用される有機金属前駆体は、別個の炭素源なしでオートＣ−ドーピングを可能にする。
【００１６】
各超格子ブロックの各超格子ユニットの各層におけるＣ−ドーピング濃度は、好ましくは１０１９ｃｍ−３以上、好ましくは１０２０ｃｍ−３以下である。これにより、材料品質の低下を抑制しつつ、強力なバッファリーク阻止能力を実現する。
【００１７】
さらに、１０１９ｃｍ−３以上のＣ−ドーピング濃度は、バンドギャップ内に深い準位の高密度を導入することができ、深い準位でフェルミ準位の堅固なピニングが生じる（例えば、ＧａＮにおいて価電子帯より約０．９ｅＶ大きい）。フェルミ準位ピニングにより、電荷捕捉現象および電荷放出現象が抑制される可能性があり、結果的にバッファ分散現象も抑制され得ることが予想される。
【００１８】
超格子ユニットは、少なくとも２つの超格子ブロックを含むことができ、各超格子ブロックの平均Ａｌ濃度は、積層方向に沿って徐々に減少する。これは、圧縮歪みが徐々に導入されて、ＩＩＩ−Ｎ半導体とＳｉ−基板との間の熱的不整合によって導入される引張歪みを補償することを可能にする。
【００１９】
前述の少なくとも１つの超格子ブロックまたは前述の少なくとも２つの超格子ブロックのうちの少なくとも１つの、少なくとも１つの隣接対の層間に、少なくとも部分的な歪み緩和を生じるように、バッファ構造をさらに形成することができる。歪み緩和は、部分的な歪み緩和から完全な歪み緩和の範囲内の任意の程度とすることができる。歪み緩和とは、面内歪みの緩和を意味する。相互に隣接する２層間に少なくとも部分的な歪み緩和を有することにより、バッファ構造をより厚く形成することができる。すなわち、バッファ構造の成長中には、圧縮歪みが蓄積し、Ｓｉ−基板のその場曲率が増大する可能性がある。その場曲率が臨界量（ベース基板固有の正確な値）を超えて増大すると、ベース基板の塑性変形が起こり得る。少なくとも１つの超格子ブロックで少なくとも部分的な歪み緩和を有することにより、その場曲率の増大率を低減することができ、塑性変形に至る限界に達することなく、より厚いバッファ層構造を形成することができる。
【００２０】
少なくとも部分的に歪み緩和された層の前述の隣接対以外の、１つまたは複数の超格子ブロックの層の隣接対は、疑似格子整合層であってもよい。擬似格子整合層の対とは、上部層の（面内）格子定数が下部層の（面内）格子定数と一致する、下部層と上部層との対を意味する。
【００２１】
超格子ブロックは、圧縮応力が緩和し始める厚さで形成することができ、これは、基板またはウェハのその場曲率の傾きが顕著に減少する厚さに対応する。特に、前述の１つまたは複数の超格子ブロックの少なくとも１つの成長は、少なくともその場ウェハ曲率の傾きが０．０１５ｋｍ−１／ｓ未満に低下するまで継続させてもよい。
【００２２】
各超格子ユニットの各層は、１００ｎｍ未満の厚さで形成することができる。したがって、格子不整合による歪みはバッファ構造全体にわたって維持される可能性がある。
【００２３】
チャネル層は、１つまたは複数のＩＩＩ族半導体種とＮとの組み合わせを含むことができる。チャネル層は、ＢｘＩｎｙＡｌｚＧａｗＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、０≦ｗ≦１、かつｘ＋ｙ＋ｚ＋ｗ＝１）から形成することができる。
【００２４】
チャネル層は、０．１〜１μｍの範囲の厚さで形成することができる。典型的には、チャネル層の厚さの減少は、低品質のチャネル層をもたらす。しかし、バッファ構造により、十分な材料品質を維持しつつ、厚さの減少したチャネル層（１μｍ以下）を成長させ得ることが知られている。チャネル層の厚さの減少は、半導体構造を形成するための総熱履歴をさらに低減し、それによりＳｉ−基板へのＩＩＩ族拡散のさらなる低減を可能にする。
【００２５】
チャネル層は、有利には、１０１０℃〜１０４０℃の範囲の温度でエピタキシャル成長させることができる。この範囲の成長温度は、熱履歴を制御下に保ちながら高品質なＩＩＩ−Ｎ半導体チャネル層の形成を促進する。
【００２６】
チャネル層は、０．６ｎｍ／ｓ以上の成長速度で成長させることができる。チャネル層のそのような成長速度を得るようにチャネル層のエピタキシャル成長を適合することによって、総熱履歴をさらに減少させることができる。
【００２７】
チャネル層は、ＭＯＣＶＤによって成長させることができる。ＭＯＣＶＤは高品質の層成長を可能にする。超格子の層の成長温度と比較してチャネル層の成長温度が高温になると、チャネル層でバックグラウンド不純物がＣ−ドーピングを含め減少し、結晶品質が向上する可能性がある。これにより、チャネル層内で高い電子移動度を得ることができる。
【００２８】
バッファ構造を形成するステップには、（Ａｌ）ＧａＮ下部遷移層を形成するステップをさらに含むことができ、超格子は下部遷移層上に形成される。下部遷移層は、ウェハ反り制御において付加的な柔軟性を提供することができ、また、上面に超格子をより高い材料品質で成長させる基礎を提供する。
【００２９】
（Ａｌ）ＧａＮの表記は、ここではＡｌｉＧａ１−ｉＮ、０≦ｉ≦１として理解されたい。（Ａｌ）ＧａＮの表記が異なる層に使用される場合、異なる層は異なる組成、すなわち異なるｉ値を示す場合があることを理解されたい。
【００３０】
下部遷移層は、均一な組成を有する単一層であってもよいし、異なる組成を有する（Ａｌ）ＧａＮの２つ以上の副層を含む複合層であってもよい。いずれの場合でも、下部遷移層の総厚は、有利には２００ｎｍ以下とすることができる。下部遷移層は、有利には、１０１０℃以下の温度で成長させることができる。
【００３１】
バッファ構造を形成するステップには、超格子上に（Ａｌ）ＧａＮ上部遷移層を形成するステップをさらに含むことができる。上部遷移層は、ウェハ反り制御において付加的な柔軟性を提供することができ、また、上面にチャネル層をより高い材料品質で成長させる基礎を提供する。
【００３２】
上部遷移層は、均一な組成を有する単一層であってもよいし、異なる組成を有する（Ａｌ）ＧａＮの２つ以上の副層を含む複合層であってもよい。いずれの場合でも、上部遷移層の総厚は、有利には１５００ｎｍ以下とすることができる。
【００３３】
上部遷移層は、有利には９８０℃以下、好ましくは９５０℃以下の温度で成長させることができる。これにより、総熱履歴を抑制することができる。また、成長温度の低温化は、上述したように、成長した層のＣ−ドーピングを促進することができる。
【００３４】
超格子の層のオートＣ−ドーピングに関する上述の説明に対応し、上部遷移層がＣ−ドープ層として形成されるように、上部遷移層のエピタキシャル成長プロセスをそれに応じて適合させてもよい。これにより、バッファ構造の全体的なバッファリーク阻止能力をさらに改善することができる。
【００３５】
上部遷移層のＣ−ドーピング濃度は、好ましくは１０１９ｃｍ−３以上、好ましくは１０２０ｃｍ−３以下とすることができる。これにより、材料品質を大幅に低下させることなく、強力なバッファリーク阻止能力を実現する。
【００３６】
上部遷移層は、ＭＯＣＶＤによって成長させることができる。ＭＯＣＶＤで使用される有機金属前駆体は、任意の別個の炭素源なしでオートＣ−ドーピングを可能にする。成長温度の低温化により、この方法の総熱履歴をさらに低減させ、バッファ構造のオートＣ−ドーピングを増加させることができる。
【００３７】
バッファ構造を形成するステップには、Ｓｉ−基板上にＡｌＮ核生成層を形成するステップをさらに含むことができる。核生成層は、バッファ構造の底部層を形成することができる。ＡｌＮ核生成層は、いわゆる「メルトバックエッチング」現象をもたらす可能性があるＳｉとＧａとの共晶反応を妨げることができる。ＡｌＮ核生成層はまた、バッファ構造のさらなる材料層のエピタキシャル成長を容易にすることができる。核生成層は、２５０ｎｍ以下の厚さで形成することができる。核生成層は、層の材料品質を高めるために、１０１０℃以下の温度でエピタキシャル成長させることができる。
【００３８】
Ｓｉ−基板は、５００Ω・ｃｍ以上の抵抗率を示す可能性がある。これにより、低ＲＦ損失、または少なくともＲＦ損失の減少を示すデバイスを実現する。
【００３９】
電子供給層は、チャネル層上に形成することができる。電子供給層は、ＢａＩｎｂＡｌｃＧａｄＮ層、０≦ａ≦１、０≦ｂ≦１、０≦ｃ≦１、０≦ｄ≦１、かつａ＋ｂ＋ｃ＋ｄ＝１から形成することができる。有利には、電子供給層の少なくとも２つのＩＩＩ族元素は、バッファ層と異なる濃度を示すことができる。電子供給層は５０ｎｍ以下の厚さで形成することができる。
【図面の簡単な説明】
【００４０】
本発明概念の上述した、ならびに付加的な目的、特徴および利点は、添付の図面を参照して、以下の例示的および非限定的な詳細な説明によって、よりよく理解されるであろう。図面においては、特に明記しない限り、類似の要素に対して類似の参照番号が使用される。
【００４１】
【図１】ＩＩＩ−Ｎ半導体チャネルデバイスの半導体構造を概略的に示す図である。
【図２】ＩＩＩ−Ｎ半導体チャネルデバイスの半導体構造を形成する方法のフローチャートである。
【図３ａ】例示的な構造を示す図である。
【図３ｂ】測定結果を示すグラフである。
【図３ｃ】測定結果を示すグラフである。
【図３ｄ】測定結果を示すグラフである。
【図３ｅ】測定結果を示すグラフである。
【図４ａ】例示的な構造を示す図である。
【図４ｂ】測定結果を示すグラフである。
【図４ｃ】測定結果を示すグラフである。
【図５ａ】測定結果を示すグラフである。
【図５ｂ】測定結果を示すグラフである。
【図６】測定結果を示すグラフである。
【図７】測定結果を示すグラフである。
【図８】測定結果を示すグラフである。
【図９】測定結果を示すグラフである。
【図１０】測定結果を示すグラフである。
【発明を実施するための形態】
【００４２】
次に、図１および図２を参照して、ＩＩＩ−Ｎ半導体チャネルデバイスの半導体構造を形成する方法を説明する。図１は、積層を含む半導体構造１００を断面で示す。積層方向は「Ｚ」で示され、以下では垂直方向と呼ぶことができる。図示された要素の相対的な寸法、特に層の相対的な厚さは単に概略的なものであり、図のわかりやすさのために、物理的構造とは異なる場合があることに留意されたい。半導体構造１００は、下から上方向にＳｉ−基板１０２と、バッファ構造１０３と、チャネル層１１２とを含む。
【００４３】
Ｓｉ−基板１０２は、少なくとも上部Ｓｉ層部分を有する任意の基板とすることができる。基板１０２は、例えば、シリコン・オン・インシュレータ（ＳＯＩ）基板またはシリコン・オン・ＡｌＮ基板であってもよい。基板１０２（すなわち、少なくともその上部）は、単結晶Ｓｉから形成されていてもよい。基板１０２は、上部主表面として（１１１）面で形成されていてもよい。基板１０２は、５００Ω・ｃｍ以上の抵抗率を示すことができる。
【００４４】
方法２００に従って、基板１０２が提供される（ステップ２０２）。バッファ層１０３は、チャネル層１１２を形成する前に、基板１０２上に形成される（ステップ２０４〜２１０）。バッファ構造１０３は、基板１０２の上部主表面上に形成される。バッファ構造１０３は、下から上方向に、ＡｌＮ核生成層１０４、（Ａｌ）ＧａＮ下部遷移層１０６、超格子１０８および（Ａｌ）ＧａＮ上部遷移層１１０を含む。
【００４５】
ＡｌＮ核生成層１０４は、Ｓｉ−基板１０２の上表面上に接触して形成される（ステップ２０４）。ＡｌＮ核生成層１０４は、１０１０℃以下の温度で気相堆積によってエピタキシャル成長させることができる。核生成層１０４は、ＭＯＣＶＤによって、またはＡｌＮ核生成層のエピタキシャル成長に適したなんらかの他の従来タイプの気相堆積プロセスを使用して形成することができる。核生成層１０４は、２５０ｎｍ以下、好ましくは少なくとも５０ｎｍの厚さで形成することができる。より一般的には、核生成層１０４は、Ｓｉ−基板と反応するＧａの拡散を妨げるだけでなく、後続層の成長が十分な結晶品質に達するに足りる厚さで形成することができる。核生成層１０４は、上部主表面がＣ−面であるように形成することができる。
【００４６】
（Ａｌ）ＧａＮ下部遷移層１０６は、核生成層１０４の上部主表面上に接触して形成される。下部遷移層１０６は、均一な組成を有する単一層として形成されてもよい。例えば、下部遷移層１０６は、２０％〜９０％の範囲のＡｌ含有量を有する（Ａｌ）ＧａＮ層とすることができる。あるいは、下部遷移層１０６は、異なる組成を有する（Ａｌ）ＧａＮの２つ以上の副層を含む複合層として形成されてもよい。例えば、下部遷移層１０６は、成長方向に積層されたＡｌ０．９ＧａＮ層（例えば、厚さ２０ｎｍ）とＡｌ０．８ＧａＮ層（例えば、厚さ２０ｎｍ）との二重層として形成することができる。
【００４７】
（Ａｌ）ＧａＮ下部遷移層１０６は、１０１０℃以下の温度で気相堆積によってエピタキシャル成長させることができる。下部遷移層１０６は、ＭＯＣＶＤによって形成することができるが、分子線エピタキシ（ＭＢＥ）または物理気相堆積（ＰＶＤ）などの、（Ａｌ）ＧａＮ成長に適した他のプロセスを使用してもよい。下部遷移層１０６は、２００ｎｍ以下の（総）厚さで形成することができる。下部遷移層１０６は、上部主表面がＣ−面であるように形成することができる。以下にさらに説明する超格子１０８の構造に応じて、下部遷移層１０６は省略されてもよい。
【００４８】
超格子１０８は、下部遷移層１０６の上部主表面上に接触して形成される。超格子１０８は、ｍ個の超格子ブロック１０８−１〜１０８−ｍを含むか、それらからなる。ｍ個の超格子ブロックの一つ一つは、Ｘ回の超格子ユニットの反復、すなわち、超格子ユニットの反復シーケンスを含むか、それらからなる。反復回数Ｘは、異なる超格子ブロック１０８−１〜１０８−ｍによって異なっていてもよい。反復回数Ｘは、各超格子ブロック１０８−１〜１０８−ｍについて２以上とすることができる。超格子ブロック１０８−１〜１０８−ｍの各超格子ユニットは、少なくとも２層を含む。異なる超格子ブロックの超格子ユニットの組成は異なっていてもよい。
【００４９】
超格子ユニット１０８−１を参照して例示すると、超格子ユニット１０８−１は、少なくとも第１の層１０８−１−１および第１の層１０８−１−１の上部主表面上に接触して形成された第２の層１０８−１−２を含むことができる。第１の層１０８−１−１は炭素ドープＡｌｘＧａ１−ｘＮ層であり、第２の層１０８−１−２は炭素ドープＡｌｙＧａ１−ｙＮ層であって、ｘとｙは互いに異なり、かつ０≦ｘ≦１、０≦ｙ≦１である。第１の層１０８−１−１および第２の層１０８−１−２の炭素含有量は、１０１９ｃｍ−３以上、好ましくは１０２０ｃｍ−３以下とすることができる。超格子ユニット１０８−１は、第２の層１０８−１−２の上部主表面上に接触して形成された第３の層１０８−１−３をさらに含むことができ、第３の層１０８−１−３はＡｌｚＧａ１−ｚＮ層であって、ｚはｘおよびｙと異なり、かつ０≦ｚ≦１である。図１に示すように、超格子ユニット１０８−１は、より一般的には、第１〜第ｎ層を含むことができ、各層は、隣接する下部層および上部層と異なるＡｌ−含有量およびＧａ−含有量を有する炭素ドープ（Ａｌ）ＧａＮ層である。超格子ユニット１０８−１の各層１０８−１−１、１０８−１−２は、好ましくは、１００ｎｍ未満の厚さで形成される。上述した超格子ユニット１０８−１の説明は、他の超格子ユニット１０８−２〜１０８−ｍに対応して適用される。
【００５０】
各超格子ユニットの層の数、超格子ブロックの各超格子ユニットの反復の数、および超格子ブロックの数は、半導体構造の個別の要件に応じて調整することができる。
【００５１】
２つ以上の超格子ブロックを含む超格子１０８の場合、各超格子ブロックの平均Ａｌ濃度は、垂直方向に沿って徐々に減少させることができる。各超格子ブロック１０８−１〜１０８−ｍの各超格子ユニットの層は、ＭＯＣＶＤによって９８０℃以下の温度でエピタキシャル成長させることができる。この範囲の温度でＭＯＣＶＤによって（Ａｌ）ＧａＮ層を成長させることにより、層を炭素でオートドーピングさせることができる。炭素ドーピング濃度は、周囲圧力、Ｖ／ＩＩＩ比（すなわち、Ｎ含有前駆体およびＩＩＩ族元素を含む前駆体フラックス比）、成長速度ならびに／またはＨ２およびＮ２流量を制御することによって変化させることができる。ＩＩＩ族元素の適切な前駆体の例には、トリメチルガリウム（ＴＭＧａ）、トリエチルガリウム（ＴＥＧａ）およびトリメチルアルミニウム（ＴＭＡｌ）が含まれる。炭素ドーピングは、また、メタン（ＣＨ４）、エチレン（Ｃ２Ｈ４）、アセチレン（Ｃ２Ｈ２）、プロパン（Ｃ３Ｈ８）またはイソブタン（ｉ−Ｃ４Ｈ１０）などの炭素源を成長チャンバに加えることによって達成することもできる。
【００５２】
（Ａｌ）ＧａＮ上部遷移層１１０は、超格子１０８の上部主表面上に接触して形成される。上部遷移層１１０は、均一な組成を有する単一層として形成されてもよい。例えば、上部遷移層１１０は、０％〜２０％の範囲のＡｌ含有量を有する（Ａｌ）ＧａＮ層とすることができる。あるいは、上部遷移層１１０は、異なる組成を有する（Ａｌ）ＧａＮの２つ以上の副層を含む複合層として形成されてもよい。例えば、上部遷移層１１０は、５％〜２０％の範囲のＡｌ含有量を有するＡｌＧａＮ層と、ＧａＮ層との二重層によって形成することができる。いずれの場合でも、上部遷移層１１０は、１０１９ｃｍ−３〜１０２０ｃｍ−３の範囲の炭素含有量を有する炭素ドープ層として形成することができる。
【００５３】
上部遷移層１１０は、ＭＯＣＶＤによって９８０℃以下の温度でエピタキシャル成長させることができる。上部遷移層１１０をＭＯＣＶＤによってこの範囲の温度で成長させることにより、上部遷移層１１０を炭素でオートドーピングさせることができる。上述のように、ＩＩＩ族元素の適切な前駆体の例には、ＴＭＧａ、ＴＥＧａおよびＴＭＡｌが含まれる。上述のように、炭素ドーピングは、別個の炭素源を成長チャンバに加えることによっても達成することができる。
【００５４】
上部遷移層１１０は、１５００ｎｍ以下の（総）厚さで形成することができる。上部遷移層１１０は、上部主表面がＣ−面であるように形成することができる。超格子１０８の構造に応じて、上部遷移層１１０は省略されてもよい。
【００５５】
ＩＩＩ−Ｎ半導体チャネル層１１２は、バッファ構造１０８の上部主表面（上部遷移層１１０の上部主表面または超格子１０８の上部主表面のいずれか）上に接触して形成される。
【００５６】
チャネル層は、ＢｘＩｎｙＡｌｚＧａｗＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、０≦ｗ≦１、かつｘ＋ｙ＋ｚ＋ｗ＝１）から形成することができる。チャネル層１１２は、ＩＩＩ族元素の前駆体であるトリメチルインジウム（ＴＭＩｎ）およびトリエチルボロン（ＴＥＢ）、ＴＭＧａ、ＴＥＧａおよびＴＭＡｌを使用してＭＯＣＶＤによってエピタキシャル成長させることができる。チャネル層１１２は、１０４０℃以下、好ましくは１０１０℃〜１０４０℃の範囲の温度で成長させることができる。さらにＣ−ドーピングを抑制するために（ＭＯＣＶＤを使用する場合）、周囲圧力、Ｖ／ＩＩＩ比、成長速度ならびに／またはＨ２およびＮ２流量を制御することができる。ＩＩＩ−Ｎ材料のエピタキシャル成長を可能にする他のタイプの堆積プロセスを使用することも可能である。チャネル層は、０．６ｎｍ／ｓ以上の成長速度で、０．１〜１μｍの範囲の総厚まで成長させることができる。
【００５７】
チャネル層１１２を形成するステップに続いて、完全なデバイスを形成するために、半導体構造１００上にさらなる層および構造を形成することができる。例えば、チャネル層１１２上に電子供給層（図１には示していない）を形成することができる。電子供給層は、チャネル層１１２とは異なる組成を有するＢａＩｎｂＡｌｃＧａｄＮ層（０≦ａ≦１、０≦ｂ≦１、０≦ｃ≦１、０≦ｄ≦１、かつａ＋ｂ＋ｃ＋ｄ＝１）から形成することができる。電子供給層は５０ｎｍ以下の厚さで形成することができる。チャネル層１１２と電子供給層との間に（例えば、ＡｌＮの）スペーサ層を形成することができる。ＧａＮ層またはＳｉ３Ｎ４層などのキャップ層を電子供給層の上面に形成することができる。スペーサ層、電子供給層およびキャップ層は、チャネル層１１２と同じ堆積手法を使用して形成することができる。ソース電極、ドレイン電極およびゲート電極は、従来の方法で電子供給層（または存在する場合にはキャップ層）上に形成することができる。
【００５８】
図３ａは、（１１１）上表面平面および５００〜２０００Ω・ｃｍの抵抗率を有する２００ｍｍのＳｉ−基板１０２を含む例示的な半導体構造３００を示す。バッファ構造は、厚さ２００ｎｍのＡｌＮ核生成層１０４および、成長方向に沿って１０ｎｍのＡｌ０．９ＧａＮ、１０ｎｍのＡｌ０．８ＧａＮ、１０ｎｍのＡｌ０．７ＧａＮ、１０ｎｍのＡｌ０．６ＧａＮ、１０ｎｍのＡｌ０．５ＧａＮ、１０ｎｍのＡｌ０．４ＧａＮ、および４０ｎｍのＡｌ０．３ＧａＮを含む１００ｎｍのＡｌＧａＮ遷移層を含む。バッファ構造は、約２Ｅ１９ｃｍ−３の炭素濃度を有する［５ｎｍのＡｌＮ／２８ｎｍのＡｌ０．１ＧａＮ］の１００超格子ユニットの反復を含み、ＭＯＣＶＤによって９４０℃で成長させる超格子１０８を含む。バッファ構造は、約２Ｅ１９ｃｍ−３の炭素濃度を有する１．５μｍのＣ−ＧａＮ（Ｃ−ＧａＮは「炭素ドープＧａＮ」を示す）の上部遷移層１１０を含み、ＭＯＣＶＤによって９５０℃で成長させる。最後に、３００ｎｍのＧａＮチャネル層１１２を、バッファ構造上にＭＯＣＶＤによって１０４０℃で成長させる。
【００５９】
エピタキシャル成長後のウェハ反りは７０μｍと小さく、エピ成長層は実質的にクラックを含まない。エピ積層上に製造された共平面導波路構造でＳパラメータ測定を使用して、この構造のＲＦ伝送損失の特性を明らかにした。図３ｂに示すように、損失は２０ＧＨｚで約−０．２５ｄＢ／ｍｍ未満である。グラフの各曲線は、サンプル基板１０２上に形成された、同様の構成を有する異なる半導体構造から得られたものである。ＡｌおよびＧａの化学濃度プロファイルがＳｉ／ＡｌＮ界面付近にプロットされた図３ｃに示す二次イオン質量分析（ＳＩＭＳ）結果によって示されるように、ＲＦ損失の減少はＳｉ−基板１０２内へのＡｌおよびＧａの内部拡散の抑制によって説明することができる。見られるように、ＡｌおよびＧａのどちらの濃度も急激に低下し、Ｓｉ／ＡｌＮ界面からの方向でＳｉ−基板１０２内へ約４３．８ｎｍ後にＳＩＭＳ検出限界に近づく。
【００６０】
図３ｄは、室温（すなわち、２５℃）での半導体構造３００のＩ−Ｖ特性を示し、電圧はチャネル層の上表面に印加され、Ｓｉ−基板１０２は接地される。バッファリーク阻止能力Ｖｂｄは、１μＡ／ｍｍ２のリーク電流時の電圧で評価される。この構造では、順方向バイアス下のＶｂｄは約７９５Ｖになり、逆方向バイアス下では約６９７Ｖになる。これらの値は、典型的なＲＦデバイスの典型的な要件である〜５０Ｖに対して十分以上である。
【００６１】
図３ｅにおいて、バッファ分散は、いわゆる「バックゲート」測定を使用して半導体構造３００を含む完全なトランジスタ積層上で評価される。グラフの各曲線は、サンプル基板上に形成された、同様の構成を有する異なる半導体構造から得られたものである。ＧａＮチャネル層の上面には、ＭＯＣＶＤ堆積された０．５ｎｍのＡｌＮスペーサ層、１０ｎｍのＡｌ０．２５ＧａＮ電子供給層、および５ｎｍのＳｉ３Ｎ４キャップ層が形成されている。バックゲート測定では、基板１０２に−２００Ｖのバイアスを印加することによって構造にストレスが加えられる。トランジスタの導電チャネル（すなわち２Ｄ電子ガス、２ＤＥＧ）の抵抗は、ストレスを印加する前後に測定される。バッファ分散は、ストレス印加終了後の抵抗、Ｒｔｌｍとストレス印加開始前の抵抗、Ｒｉｎｉｔとの比として推定される。図３ｅに見られるように、バッファ分散は、２５℃と１５０℃の両方で５％未満である。
【００６２】
図４ａは、（１１１）上表面平面および５００〜２０００Ω・ｃｍの抵抗率を有する２００ｍｍのＳｉ−基板１０２を含む半導体構造４００を示す。バッファ構造は、厚さ２００ｎｍのＡｌＮ核生成層１０４と、４０ｎｍのＡｌ０．３ＧａＮ遷移層とを含む。このバッファ構造は、約２Ｅ１９ｃｍ−３の炭素濃度を有するＣ−「５ｎｍのＡｌＮ／２８ｎｍのＡｌ０．１ＧａＮ」の３０超格子ユニットを含み、ＭＯＣＶＤによって９４０℃で成長させる、超格子１０８を含む。バッファ構造は、約２Ｅ１９ｃｍ−３の炭素濃度を有し、ＭＯＣＶＤによって９５０℃で成長させる、１μｍのＣ−ＧａＮ上部遷移層１１０を含む。最後に、３００ｎｍのＧａＮチャネル層１１２を、バッファ構造上にＭＯＣＶＤによって１０４０℃で成長させる。
【００６３】
半導体構造４００では、エピ後のウェハ反りは約１５μｍであり、また、エピ層は実質的にクラックやピットを含まない。ＲＦ損失は、（各曲線がサンプル基板上に形成された同様の構成を有する異なる半導体構造から得られたものである）図４ｂに見られるように、２０ＧＨｚで〜０．２５ｄＢ／ｍｍと低い。Ｖｂｄは、順方向バイアス条件下および逆方向バイアス条件下のいずれも、室温で約３５０Ｖである（図４ｃ参照）。約５％未満のバッファ分散が測定された。
【００６４】
図５ａおよび図５ｂは、階段状バッファ方式を採用した比較例による半導体構造の測定結果を示す。図５ａの各曲線は、サンプル基板上に形成された、同様の構成を有する異なる半導体構造から得られたものである。この構造は、（１１１）上表面平面および５００〜２０００Ω・ｃｍの抵抗率を有する２００ｍｍのＳｉ−基板１０２を含む。基板上に２００ｎｍのＡｌＮ核生成層、５００ｎｍのＡｌ０．７５ＧａＮ層、５００ｎｍのＡｌ０．４４ＧａＮ層および１．２μｍのＡｌ０．０８ＧａＮ層を含む積層を成長させる。１．２μｍのＡｌ０．０８ＧａＮ層をＭＯＣＶＤによって１０４０℃で成長させる。上面に、３００ｎｍのＧａＮ層をＭＯＣＶＤによって１０６０℃の温度で成長させる。
【００６５】
エピ後のウェハ反りは約７０μｍであり、エピ層はクラックやピットを含まないが、ＲＦ伝送損失は−１．２５ｄＢ／ｍｍと高い（図５ａ参照）。これは、Ａｌ０．０８ＧａＮ層および最上面のＧａＮ層の成長温度の高温化に起因する好ましくない高い熱履歴の結果と考えることができる。これは、図５ｂに示すようにＳＩＭＳ測定によって確認される。濃度がＳＩＭＳ検出限界１Ｅ１５ｃｍ−３に低下する前に、ＡｌがＳｉ−基板内に約５５ｎｍ拡散していることが分かる。さらに、１Ｅ１６ｃｍ−３を超えるＧａ濃度で、３６０ｎｍを超える深さまでＳｉ−基板内に深く伸びている強く長いＧａテールがある。ＡｌおよびＧａの基板内部拡散は、図３ｃに示すように、明らかに積層３００よりも顕著である。
【００６６】
図６は、さらなる比較例による半導体構造のＲＦ損失を示し、この構造は、＞５０００Ω・ｃｍの抵抗率を有する４インチのＳｉ（１１１）基板上に成長させた、２００ｎｍのＡｌＮ核生成層、３５９ｎｍのＡｌ０．４ＧａＮ層および１μｍのＧａＮ層の積層を含む。ＧａＮ層は、約１１００℃の温度で成長させる。ここでも、２０ＧＨｚで約−０．５ｄＢ／ｍｍの高ＲＦ損失の理由として、成長温度の高温化を原因と考えることができる。
【００６７】
図７は、さらなる比較例による半導体構造のＲＦ損失を示し、この構造は、＞５０００Ω・ｃｍの抵抗率を有する４インチのＳｉ（１１１）基板上に成長させた、２００ｎｍのＡｌＮ核生成層、３５９ｎｍのＡｌ０．４ＧａＮ層、０．７５μｍのＧａＮ層、および１５０ｎｍのＧａＮ層の積層を含む。０．７５μｍのＧａＮ層は、オートＣ−ドーピング可能な十分に低い温度でＭＯＣＶＤによって成長させる。最上面の０．１５μｍのＧａＮ層は、約１１００℃の温度で成長させる。Ｃ−ドーピングの結果、ＲＦ損失は、図６に示す前述の例よりも、２０ＧＨｚにおいて明らかに低い（約−０．４ｄＢ／ｍｍ）。しかし、バッファ分散は２５℃で約６０％であり、１５０℃で１０００％に達する。
【００６８】
図８は、さらなる比較例による半導体構造のＲＦ損失を示し、この構造は、５００〜２０００Ω・ｃｍの抵抗率を有するＳｉ（１１１）基板上に成長させた、２００ｎｍのＡｌＮ核生成層と、４０ｎｍのＡｌ０．３ＧａＮ層と、３０ユニットのＣ−［５ｎｍのＡｌＮ／２８ｎｍのＡｌ０．１ＧａＮ］を含み、ＭＯＣＶＤによって９４０℃の温度で成長させ、約２Ｅ１９ｃｍ−３の炭素濃度を含む０．９９μｍの超格子と、１０４０℃で成長させた１３００ｎｍのＧａＮ層との積層を含む。
【００６９】
図９は、上述の方法に従って形成された例示的な半導体構造のＲＦ損失を示し、この構造は、５００〜２０００Ω・ｃｍの抵抗率を有するＳｉ（１１１）基板上に成長させた、２００ｎｍのＡｌＮ核生成層と、４０ｎｍのＡｌ０．３ＧａＮ層と、３０ユニットのＣ−「５ｎｍのＡｌＮ／２８ｎｍのＡｌ０．１ＧａＮ」を含み、ＭＯＣＶＤによって９４０℃の温度で成長させ、約２Ｅ１９ｃｍ−３の炭素濃度を含む０．９９μｍの超格子と、９５０℃で成長させ、約２Ｅ１９ｃｍ−３の炭素濃度を含む０．５μｍのＣ−ＧａＮ層と、１０４０℃で成長させた８００ｎｍのＧａＮ層との積層を含む。
【００７０】
図６〜図９の各図において、それぞれのグラフにおける各曲線は、サンプル基板上に形成された、同様の構成を有する異なる半導体構造から得られたものである。
【００７１】
図８および図９のＲＦ損失を比較すると、ＲＦ伝送損失に対する、バッファ全体の熱履歴を制御することによる影響を見ることができる。図８に示す構造では、最上面のＧａＮチャネル層を１０４０℃の温度で１３００ｎｍの厚さまで成長させた。一方、図９に示す構造では、５００ｎｍのＣ−ＧａＮ層を９５０℃の低温で成長させ、８００ｎｍの最上面のＧａＮ層を１０４０℃の温度で成長させた。したがって構造内のＧａＮ層の総厚は等しい。しかし、５００ｎｍのＣ−ＧａＮ層の成長および８００ｎｍのＧａＮ層の成長の合計熱履歴の方が低いために、より低いＲＦ損失となっている。
【００７２】
図１０は、図４ａ〜図４ｃに関連して説明したバッファ構造４００のその場ウェハ曲率のグラフを示す。曲線の鋭いスパイクおよびショートレンジの高周波発振は、測定システムのアーチファクトである。矢印は、ウェハのその場曲率の傾きが顕著に減少する時点を示す。図１０に見られるように、超格子ユニットの追加は、少なくともその場ウェハの曲率の傾きが０．０１５ｋｍ−１／ｓ未満に低下するまで継続される。これが起こる正確な厚さは、前述の超格子積層体の平均アルミニウム含有量およびその層構造に依存する。
【００７３】
図１０は１例を示すに過ぎず、少なくとも部分的な面内歪み緩和が第１の超格子ブロックまたは第２の超格子ブロックの下部、中間部または上部内の層の１つの隣接対間で起こるようにバッファ構造を成長させることができることに留意されたい。そのような対は、下部層および下部層上に形成された上部層を含むことができ、上部層は、バッファ構造の成長中に、下部層に対して少なくとも部分的に歪みが緩和されるようになるか、またはそのように形成される。歪み緩和は、例えば、臨界層厚を超える厚さまで上部層を成長させることによって達成することができる。あるいは、上部層を疑似格子整合層として成長させ（すなわち、臨界厚さよりも薄い）、その後、上面のさらなる層の成長を受けて、部分的に歪み緩和されてもよい。歪み緩和は、１つまたは複数の超格子ブロック内の１つまたは複数の位置で生じてもよい。超格子ブロックの他のすべての層が疑似格子整合層を形成してもよい。
【００７４】
構造の完成および冷却後、少なくとも部分的な歪み緩和がバッファ構造内、（少なくとも）前述の下部層と隣接する上部層との間に存在してもよい。隣接する下部層および上部層の格子不整合が誘起する面内歪みｆは、ｆ＝（ｃＬ−ｃＵ）／ｃＵと定義することができ、ｃＬは下部層の面内格子定数であり、ｃＵは、上部層の緩和された面内格子定数である。擬似格子整合上部層の場合、上部層の面内格子定数は下部層の面内格子定数と一致する。
【００７５】
上記において、本発明概念は限られた数の例を参照して主に説明された。しかし、当業者には容易に理解されるように、上述した開示例以外の他の例も、添付の特許請求の範囲によって規定される本発明概念の範囲内で等しく可能である。
【図１】
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【図２】
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【図３ａ】
2019149539.tif 000004
【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【外国語明細書】
2019149539000001.pdf