(57)【要約】【課題】複数のサンプルホールド回路で構成される処理系統の中で、回路面積の増大を抑制して各回路間のサンプリングおよびホールドのタイミングを合わせる半導体集積回路を提供すること。【解決手段】半導体集積回路は、サンプルホールド回路を有する複数の処理回路（例えば、回路１から回路Ｎ）と、基準クロック信号を受け取り、基準クロック信号に基づいて、サンプルホールド回路を動作させるタイミングを制御するタイミング信号（例えば、サンプルホールドクロック信号ｓｈｃｋ＿１〜ｓｈｃｋ＿ｎ）を生成するタイミング信号生成回路２２と、を備え、複数の処理回路は、前段回路から後段回路へシリアルに処理を実行し、タイミング信号生成回路２２は、タイミング信号を、後段回路から前段回路の順番（例えば、回路ｎから回路１の順番）に供給するように接続された。【選択図】図６
2019153909.tif 000002
【特許請求の範囲】
【請求項１】
サンプルホールド回路を有する複数の処理回路と、
基準クロック信号を受け取り、前記基準クロック信号に基づいて、前記サンプルホールド回路を動作させるタイミングを制御するタイミング信号を生成するタイミング信号生成回路と、を備え、
前記複数の処理回路は、前段回路から後段回路へシリアルに処理を実行し、
前記タイミング信号生成回路は、前記タイミング信号を、前記後段回路から前記前段回路の順番に供給するように接続された
ことを特徴とする半導体集積回路。
【請求項２】
前記複数の処理回路が出力した処理データを受け取るデータ処理回路をさらに備え、
前記タイミング信号生成回路は、前記タイミング信号を、前記データ処理回路へ供給するように接続されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
順路回路を有し、シリアルに接続された複数の制御回路を、さらに備え、
前記タイミング信号生成回路は、前記タイミング信号に基づく制御クロック信号を、後段の制御回路から前段の制御回路の順番に供給するように接続された
ことを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
パラレルデータをシリアルデータに変換して、前記複数の処理回路の初段に入力するパラレルシリアル変換回路と、
前記タイミング信号を、前記複数の処理回路の初段の処理回路に供給した後に受け取るように接続され、受け取った前記タイミング信号に基づいて、前記複数の制御回路の基準信号を、前記複数の制御回路の初段の制御回路に供給するように接続されたリタイミング回路と、をさらに備え、
前記複数の制御回路は、前記基準信号を用いて、前記初段の制御回路からシリアルに処理を実行して前記パラレルシリアル変換回路を制御し、
前記タイミング信号生成回路は、前記制御クロック信号として前記タイミング信号を、前記初段の処理回路に供給した後、前記複数の制御回路の後段から前段の順番に供給するように接続された
ことを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記タイミング信号を供給する供給経路を、パッケージ内に設ける
ことを特徴とする請求項１ないし４のいずれか一項に記載の半導体集積回路。
【請求項６】
前記タイミング信号を供給する供給経路を、プリント基板内に設ける
ことを特徴とする請求項１ないし４のいずれか一項に記載の半導体集積回路。
【請求項７】
サンプルホールド回路を有し、前段回路から後段回路へシリアルに処理を実行する複数の処理回路と、基準クロック信号を受け取り、前記基準クロック信号に基づいて、前記サンプルホールド回路を動作させるタイミングを制御するタイミング信号を生成するタイミング信号生成回路と、を備える半導体集積回路のクロック供給方法であって、
前記タイミング信号生成回路が、前記タイミング信号を、前記後段回路から前記前段回路の順番に供給する
ことを特徴とする半導体集積回路のクロック供給方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびクロック供給方法に関する。
【背景技術】
【０００２】
高精度化と低消費電力化及び小面積を実現したパイプライン型Ａ／Ｄ（Analog/Digital）変換回路を備えた半導体集積回路装置が既に知られている（例えば、特許文献１）。
パイプライン型Ａ／Ｄ変換回路では、複数のサンプルホールド回路で構成される処理系統の中で、各回路間のサンプリングおよびホールドのタイミングを合わせる。
【０００３】
しかし、例えば、クロック配線をツリー状に分配し、各経路にバッファを挿入してクロック系を構成するクロック供給方法では、クロック源から近い回路側に多数のバッファを挿入し回路が増大してしまうという問題があった。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、以上の従来技術における問題に鑑みてなされたものであり、複数のサンプルホールド回路で構成される処理系統の中で、回路面積の増大を抑制して各回路間のサンプリングおよびホールドのタイミングを合わせることを目的とする。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の半導体集積回路は、サンプルホールド回路を有する複数の処理回路と、基準クロック信号を受け取り、前記基準クロック信号に基づいて、前記サンプルホールド回路を動作させるタイミングを制御するタイミング信号を生成するタイミング信号生成回路と、を備え、前記複数の処理回路は、前段回路から後段回路へシリアルに処理を実行し、前記タイミング信号生成回路は、前記タイミング信号を、前記後段回路から前記前段回路の順番に供給するように接続されたことを特徴とする。
【発明の効果】
【０００６】
本発明によれば、複数のサンプルホールド回路で構成される処理系統の中で、回路面積の増大を抑制して各回路間のサンプリングおよびホールドのタイミングを合わせることができる。
【図面の簡単な説明】
【０００７】
【図１】パイプラインＡＤＣを動作させるための半導体集積回路の構成例について説明する図である。
【図２】図１のサンプルホールドタイミングについて説明する図である。
【図３】物理制約を受けたときのパイプラインＡＤＣを動作させるための半導体集積回路の構成例について説明する図である。
【図４】実施形態１の半導体集積回路の構成例について説明する図である。
【図５】ステージ後段からサンプルホールドクロック信号を供給したときの動作例を説明するタイミングチャートである。
【図６】実施形態２の半導体集積回路の構成例について説明する図である。
【図７】実施形態３の半導体集積回路の構成例について説明する図である。
【図８】実施形態４の半導体集積回路の構成例について説明する図である。
【図９】図８のパラレルシリアル変換回路の一例について説明する図である。
【図１０】実施形態４の半導体集積回路の動作例を説明するタイミングチャートである。
【発明を実施するための形態】
【０００８】
以下、実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載および図面は、適宜、省略または簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明を省略する。
【０００９】
まず、サンプルホールド回路へのタイミング信号の供給例について、サンプルホールド回路がシリアルに接続される半導体集積回路の構成例として、パイプラインＡＤＣ（Analog-to-Digital Converter）を用いて説明する。
図１は、パイプラインＡＤＣを動作させるための半導体集積回路の構成例について説明する図であり、（Ａ）はパイプラインＡＤＣの全体構成例、（Ｂ）は、ＡＤＣの構成例、（Ｃ）はサンプルホールド回路の構成例である。図１に示すパイプラインＡＤＣは、サンプルホールド回路がシリアルに接続されるＮｂｉｔ（Ｎは1以上の整数）の構成例である。
【００１０】
パイプラインＡＤＣはアナログ信号をデジタル信号に変換する回路形式の一つで、ＡＤ変換を何回かのステージに分けてシリアルに処理する。このような複数のステージ間のデータ伝送では、タイミング信号に基づいて、サンプルホールド回路のサンプルリング・ホールドのタイミングが制御される。
【００１１】
各ステージは、１．５ｂｉｔのＡＤＣ３０２、１．５ｂｉｔのＤＡＣ（Digital-to-Analog Converter）３０３、残差アンプ３０５、サンプルホールド回路（「Ｓ／Ｈ回路」ともいう）３０１を構成要素として、最上位ｂｉｔ（ＭＳＢ：Most Significant Bit）から最下位ｂｉｔ（ＬＳＢ：Least Significant Bit）まで、各ステージの残差を下位側（後段回路）に送りながら順番にＡＤ変換を行う。
【００１２】
入力端子から入力されるアナログ信号（Ａｉｎ）をサンプルホールド（標本化）し、図１の構成例の場合、同時にＡＤＣ３０２で３値（１．５ｂｉｔ）のデジタル値に変換する。基準電圧をＶｒｅｆとした場合、Ａｉｎ≦−Ｖｒｅｆ／４は“００”、−Ｖｒｅｆ／４＜Ａｉｎ≦＋Ｖｒｅｆ／４は“０１”、＋Ｖｒｅｆ＜Ａｉｎは“１０”のデジタル値に変換する。また、変換したデジタル値をＤＡＣ３０３で、”００”は−Ｖｒｅｆ／２、”０１”は０、”１０”は＋Ｖｒｅｆ／２のアナログ値に変換する。サンプルホールドした電圧からＤＡＣ出力電圧を差し引いたものを、残差アンプ３０５で２倍して次のステージに渡す。
【００１３】
このように、各ステージにおけるデジタル値出力を１．５ｂｉｔにすることで、各ステージ（ステージ１（３０−１）からステージＮ（３０−Ｎ））におけるＡＤＣ（コンパレータ）と残差アンプのオフセット電圧が変換特性に影響を与えないようにすることができる。また、調整部（遅延調整、デジタルコレクション）４０のデジタルコレクション回路は、前段の変換で誤差が生じても、後段の変換時に誤差を補正したデータを受け取ることができる。
調整部４０の遅延調整回路は、各ステージが処理したデータを最後にＮｂｉｔのデジタル変換値として出力するために、各ステージにおける処理時間（クロック数）を調整する。
【００１４】
入力されたアナログ信号（Ａｉｎ）は、ＭＳＢからＬＳＢまでＡＤ変換してデータが確定するまでに、ステージ数分のクロック数を要するため、アナログ信号（Ａｉｎ）をＮｂｉｔのデジタル信号に変換するまでには、ステージ数分の時間（クロック数、レイテンシー）が少なくとも必要になる。
【００１５】
パイプラインＡＤＣを搭載する半導体集積回路は、外部から直接或いは内部にクロック源となるクロック信号を生成するためのクロック生成回路１０を備える。
タイミング信号生成回路２０は、クロック信号を元にした半導体集積回路内でＡＤ変換のトリガー（開始基準）となるフレーム或いはライン同期信号を内部で生成し、必要なタイミングで、制御クロックとしてのタイミング信号（例えば、サンプルホールドクロック信号（Ｓ／Ｈクロック信号）：ｓｈｃｋ＿１、ｓｈｃｋ＿２、・・・、ｓｈｃｋ＿ｎ）を出力する。タイミング信号は、Ｓ／Ｈ回路３０１のサンプルホールドスイッチ（Ｓ／Ｈ＿ＳＷ）を制御する。
ＡＤ変換後のデータは、データ処理回路５０を経由して他の図示しない処理ブロック或いは外部に出力される。
【００１６】
上述のように、パイプラインＡＤＣはアナログ信号（Ａｉｎ）をサンプルホールドし、次段ステージに残差を送り、サンプルホールドを行う、というように、サンプルホールド回路を順々に動作させる必要がある。
次に、制御クロックとしてのタイミング信号の供給の問題点について説明する。
【００１７】
図２は、図１のサンプルホールドタイミング（制御クロック）について説明する図である。一般的に、タイミング信号生成回路２０で生成された、パイプラインＡＤＣの各ステージへのサンプルホールドクロック信号（ｓｈｃｋ＿１、・・・ｓｈｃｋ＿ｎ）は、図２のように各ステージに入力されるところ（入力端）でタイミングが合うように設計される。図２に示す各ステージに入力されるサンプルホールドクロック信号（ｓｈｃｋ＿１，・・・ｓｈｃｋ＿ｎ）は、動作を分かりやすくするために便宜的に、ステージ１ではＨｉｇｈでサンプル（ＳＡＭＰＬＥ）、Ｌｏｗでホールド（ＨＯＬＤ）しているデータを、ステージ２ではステージ１のホールドタイミング（Ｌｏｗ）でサンプルしてＨｉｇｈでホールドする、という論理で記載している。
【００１８】
各ステージに入力されるところでサンプルホールドクロック信号が合っていることを前提に、各ステージでは、次段ステージが所望のタイミング（次のサンプリングをする前にホールド）になるようにタイミング調整を行う。このタイミング調整を誤ると、前段が次のデータをサンプリングしてしまった後にホールドしてしまうので、ＡＤＣの機能として誤動作を起こしてしまう。
【００１９】
図３は、物理制約を受けたときのパイプラインＡＤＣを動作させるための半導体集積回路の構成例について説明する図である。
複数のサンプルホールド回路で構成される処理系統の中で、各回路間のサンプルホールドのタイミングを合わせるために、ロジック回路のクロック分配方法と同様に、各回路の入力端でタイミングが一致するようにクロック配線をツリー状に分配し、各経路にバッファを挿入してクロック系を構成する技術が考えられ、既に知られている。
【００２０】
ここで、例えばリニアセンサのようなアスペクト比の高いチップや、他のブロックの隙間に配置するなどのレイアウト制約があり、そのような状況でパイプラインＡＤＣを配置する場合について検討する。上述したように、各ステージの入力端でサンプルホールドクロック信号のタイミングを合わせるには、図３に示すように、サンプルホールドクロック信号の供給元に近い側のクロック供給配線には遅延調整のための多数のバッファが挿入され、その面積も必要となり、回路規模が大きくなる。
【００２１】
また、バッファを大量に広い範囲で配置すると、チップ面内の配線、寄生容量、トランジスタのばらつきも大きくなり、サンプルホールドクロック信号が各ステージに到達するまでのタイミング調整も困難になる。さらに、各ステージにサンプルホールドクロック信号が供給されるタイミングにばらつきが生じる（ばらつきが大きくなる）ことから、ステージ間でのタイミング調整も、その分のマージン（タイミングマージン）を大きく見越して調整する必要が生じる。
さらに加えて、クロック供給元に近い側のクロック供給配線に多数のバッファが挿入された場合、後段のデータ処理回路５０でデータを受け取るためのタイミングマージン（セットアップタイム）が十分確保できず、高速化の足枷となる。
【００２２】
このように、上述した制約のある半導体集積回路などにおいて、各サンプルホールド回路の入力端でサンプルホールドクロック信号タイミングを合わせためにクロック源から近い回路側のクロック供給配線に多数のバッファを挿入すると、クロック源から離れていれば離れているほどバッファの挿入で回路が増大してしまう。また、サンプルホールドクロック信号の遅延時間増大のため、後段処理回路（例えば、データ処理回路５０）とのタイミングマージンが確保できなくなる。さらに、各サンプルホールド回路の入力端でクロックタイミングを合わせると、複数のサンプルホールド回路間のタイミング調整が必要になるという問題があった。
【００２３】
そこで、本発明の一実施形態の半導体集積回路は、複数のサンプルホールド回路の物理位置が大きく離れているときのクロック供給方法に際して、複数のサンプルホールド回路で形成されている処理系統において、処理後段からクロック信号を供給する。例えば、一実施形態の半導体集積回路は、サンプルホールド回路を有する複数の処理回路と、サンプルホールド回路を動作させるタイミングを制御するタイミング信号を生成するタイミング信号生成回路と、を備え、タイミング信号生成回路は、複数の処理回路の後段回路から前段回路の順番にタイミング信号を供給するように、複数の処理回路と接続される。
【００２４】
これにより、クロック調整のための多数のバッファ挿入を不要とし、回路面積の増大を抑制することができる。加えて、後段の処理回路とのタイミングマージンが確保でき、複数のサンプルホールド回路間でのタイミング調整が容易になる。以下、各実施形態について説明する。
【００２５】
実施形態１．
実施形態１では、パイプラインＡＤＣにおいて、タイミング信号を後段回路から前段回路に順番に供給する一態様を説明する。
図４は、実施形態１の半導体集積回路の構成例について説明する図である。図４は、半導体集積回路が上述した物理制約を受けた場合に、ステージ後段からタイミング信号を供給した場合のパイプラインＡＤＣを動作させるための半導体集積回路の構成例である。
半導体集積回路は、クロック生成回路１０、タイミング信号生成回路２１、ステージ１（３０−１）からステージＮ（３０−ｎ）（Ｎ、ｎは１以上の整数、以下の各実施形態も同様）、調整部４０、およびデータ処理回路５０を備える。以降、ステージ１（３０−１）をステージ１、ステージ２（３０−２）をステージ２、以下同様にステージＮ（３０−ｎ）をステージＮと記載する。
【００２６】
クロック生成回路１０は、基準クロックを生成して基準クロック信号を出力する。
タイミング信号生成回路２１は、基準クロック信号を受け取り、基準クロック信号に基づいて、サンプルホールド回路を動作させるタイミングを指示するタイミング信号（例えば、サンプルホールドクロック信号）を生成する。
ステージ１からステージＮは、サンプルホールド回路を有する複数の処理回路の一例であり、前段回路から後段回路へシリアルに処理を実行する。
調整部４０は、調整または補正を行う回路であり、例えば、遅延調整、データ補正（データコレクション）を行う。調整部４０は、例えばデータ補正回路（デジタルコレクション回路）、遅延調整回路を有する。
データ処理回路５０は、サンプルホールド回路を有する複数の処理回路（例えば、ステージ１からステージＮ）が出力した処理データを受け取り、後段に出力する。図４では、データ処理回路５０は、ステージ１からステージＮが出力したデータを、調整部４０を介して、Ｎビットの処理データとして受け取る。
【００２７】
また、タイミング信号生成回路２１は、複数のステージ１からステージＮの後段回路から前段回路の順番にタイミング信号を供給するように、各ステージと接続する。さらに、タイミング信号生成回路２１は、データ処理回路５０へタイミング信号を供給するように接続されている。
【００２８】
例えば、図４に示すように、半導体集積回路は、制御クロックとしてのタイミング信号（サンプルホールドクロック信号）を、ステージ後段からステージ前段へ順番に（例えば、ステージＮからステージ１へ順番に）供給するクロック供給線（Ｓ／Ｈクロック供給線）が配線される。これにより、レイアウト制約上、各ステージ間の距離が大きく離れた配置であって場合でも、回路規模の増大を必要最小限にとどめると共に、ステージ間でのタイミング調整を各ステージにタイミング信号を供給するまでに予め調整することを可能にする。更には後段のデータ処理回路５０とのタイミングマージン（セットアップタイム）を確保することができる。
【００２９】
図５は、ステージ後段からサンプルホールドクロック信号を供給したときの動作例を説明するタイミングチャートである。図５は、半導体集積回路が物理制約を受けた場合に、ステージ後段からクロック信号を供給した場合のパイプラインＡＤＣを動作させるためのサンプルホールドタイミングの一例を示す。図５に示すように、ステージ後段からタイミング信号を供給することで、ステージ前段のクロックタイミングを遅延差分遅らすことが可能となる。従って、前段のステージが次のデータをサンプリングする前のホールドタイミングに、後段のステージのホールドタイミングを合わせることができる。
【００３０】
例えばリニアセンサのようなレイアウト制約上、各ステージの物理位置を大きく離すことが要請されるときには、各ステージでの比較の速度を上げて高速化した場合でも、各ステージのサンプルホールド回路を動作させるクロック信号の遅延を合わせるために出力遅延が大きくなり得る。このような出力遅延は、後段処理回路（例えば、データ処理回路５０）において、処理データが受け取れず、タイミングマージンを確保することが困難になり、高速化を十分に測れない可能性が生じていた。本実施形態では、処理系統の後段回路から供給されるタイミング信号に基づいて各回路がサンプリングとホールドタイミングを生成するとともに、各回路間でのサンプリングとホールドとのタイミングを合わせることができるため、後段処理回路とのタイミングマージンを容易に確保することができる。
【００３１】
本実施形態によれば、複数のサンプルホールド回路で構成される処理系統において、処理系統の後段回路からクロック信号を供給することで、回路面積の増大を抑制して、各回路でサンプリングとホールドタイミングを生成できる。また、複数の回路間のタイミング調整が容易にできる。さらに、後段処理回路とのタイミングマージンを容易に確保することができる。
【００３２】
実施形態２．
実施形態１では、パイプラインＡＤＣについて説明したが、サンプルホールド回路がシリアルに処理されている他の処理系統の一態様について説明する。
図６は、実施形態２の半導体集積回路の構成例について説明する図である。図６は、物理制約を受けた半導体集積回路であって、処理系統の処理後段からクロック信号を供給した場合のＳ／Ｈ回路を含む回路をシリアルに動作させるための半導体集積回路の構成例である。
【００３３】
半導体集積回路は、クロック生成回路１０、タイミング信号生成回路２２、データ処理回路５０、および複数の処理回路としての回路１（６０−１）から回路Ｎ（６０−ｎ）を備える。以降、回路１（６０−１）を回路１、回路２（３０−２）を回路２、以下同様に回路Ｎ（３０−ｎ）を回路Ｎと記載する。
【００３４】
回路１から回路Ｎは、サンプルホールド回路を有し、シリアルに接続され、前段から後段へ順番に処理を実行する。回路１から回路Ｎは、例えば図１（Ｃ）に示すサンプルホールド回路を備える。
タイミング信号生成回路２２は、回路１から回路Ｎの後段回路から前段回路の順番にタイミング信号（例えば、サンプルホールドクロック信号）を供給するように、回路１から回路Ｎと接続する。
データ処理回路５０は、複数の処理回路が出力した処理データ（例えば、回路１から回路Ｎの各回路が後段の回路へ順番に出力した処理データ）を、回路Ｎから受け取る。
【００３５】
実施形態１と同様に、後段回路から前段回路へタイミング信号としてのサンプルホールドクロック信号を供給することで、前段回路のクロックタイミングを遅延差分遅らせることが可能となる。従って、前段回路が次のデータをサンプリングする前のホールドタイミングに、後段回路のホールドタイミングを合わせることができる。
また、サンプルホールド回路がシリアルに処理されている処理系統であれば、それが１つでも複数でもその系統内の後段からクロック信号を供給すれば、同様の効果を得ることができる。
【００３６】
例えば、サンプルホールド回路で構成される処理系の後段からタイミング信号を供給することで、図６の回路Ｎに供給（入力）されるサンプルホールドクロック信号ｓｈｃｋ＿ｎに対して、その前段の回路Ｎ−１にサンプルホールドクロック信号ｓｈｃｋ＿ｎ−１が供給されるタイミングが必ず遅れる。一方、回路Ｎ−１から出力されるデータが、仮に時間ゼロで（サンプルホールドクロック信号が供給されて時間差なく）回路Ｎに出力された場合でも、回路Ｎ−１にサンプルホールドクロック信号ｓｈｃｋ＿ｎ−１が供給されるタイミングが、回路Ｎに供給されるサンプルホールドクロック信号より遅れるため、取りこぼしがない。例えば、サンプルホールド回路の物理位置が大きく離れていなくても、処理系の後段からクロックを順に供給することにより、回路間のサンプリングとホールドのタイミングが担保される。
【００３７】
本実施形態によれば、実施形態１と同様に、回路面積の増大を抑制して、Ｓ／Ｈ回路を備える複数の処理回路のサンプルホールドタイミングを容易に合わせることができる。
なお、サンプルホールド回路がシリアルに処理される処理系統であれば、同じ機能ブロック内に限らず、例えばＰＧＡ（Programable Gain Amplifier）のような機能ブロックが前段に接続されていても同様の効果を得ることができる。例えば、回路１から回路Ｎの処理系統は、回路１がＰＧＡ、それ以降（回路２から回路Ｎまで）がパイプラインＡＤＣという構成であってもよい。
なお、本明細書において、前段回路から後段回路へシリアルに処理とは、処理系統内でアナログ信号を受け取る順に処理することであり、例えば、処理系統が回路１から回路Ｎのときには、回路１、回路２、・・・回路Ｎ−１、回路Ｎの順に処理することである。また、後段回路から前段回路の順番にとは、処理系統内でアナログ信号を受け取る順番とは逆の回路の順番であり、例えば、処理系統が回路１から回路Ｎのときには、回路Ｎ、回路Ｎ−１、・・・、回路２、回路１の順である。
【００３８】
実施形態３．
実施形態３では、実施形態２の構成例に制御回路を加えた構成例を説明する。
図７は、実施形態３の半導体集積回路の構成例について説明する図である。図７は、物理制約を受けた半導体集積回路であって、処理系統の処理後段からクロック信号を供給し、Ｓ／Ｈ回路を含む制御回路への制御信号も処理後段から供給した場合の半導体集積回路の構成例である。
半導体集積回路は、クロック生成回路１０、タイミング信号生成回路２３、データ処理回路５０、複数の処理回路としての回路１から回路Ｎ、および、複数の制御回路として制御回路１（７０−１）から制御回路Ｎ（７０−Ｎ）を備える。本実施形態では、制御回路１（７０−１）を制御回路１、制御回路２（７０−２）を制御回路２、以下同様に制御回路Ｎ（７０−ｎ）を制御回路Ｎと記載する。図７の半導体集積回路は、図４の構成に、制御回路１から制御回路Ｎを追加した構成例である。
【００３９】
制御回路１から制御回路Ｎは、順路回路を有し、シリアルに接続された複数の制御回路であり、回路１から回路Ｎを制御するように構成される。
タイミング信号生成回路２３は、タイミング信号（例えば、サンプルホールドクロック信号）に基づく制御クロック信号を、後段の制御回路Ｎから前段の制御回路１の順番に供給するように複数の制御回路と接続する。タイミング信号生成回路２３は、複数の制御回路を制御する制御クロック信号として、例えば、タイミング信号としてのサンプルホールドクロック信号を用いてもよいし、サンプルホールドクロック信号に基づいて、制御クロック信号を生成してもよい。また、タイミング信号生成回路２３は、タイミング信号に基づいて制御データ（ｃｔｌ＿ｄａｔａ１）を、複数の制御回路の初段回路（制御回路１）に供給するように接続する。
【００４０】
図７のように、サンプルホールドクロック信号だけでなく、それらの回路群を制御（ｃｔｌ＿１，・・・，ｃｔｌ＿ｎ）するために、対応した順序回路を設け、サンプルホールドクロック信号と同様に、処理系統後段（順序回路後段）から制御クロック信号（ｃｋ＿１，・・・，ｃｋ＿ｎ）と、制御データ（ｃｔｌ＿ｄａｔａ１）を供給してもよい。
図７の回路１から回路Ｎはサンプルホールド回路を含む回路群であり、制御回路１から制御回路Ｎは回路１から回路Ｎをそれぞれ制御するための順序回路となっている。
【００４１】
本実施形態によれば、サンプルホールドタイミングに加え、各制御回路が各Ｓ／Ｈ回路を制御する制御タイミングを容易に合わせることが可能になる。
【００４２】
実施形態４．
実施形態４では、パラレルシリアル変換回路がパラレルシリアル変換したアナログ信号を、Ｓ／Ｈ回路に入力する構成例を説明する。
図８は、実施形態４の半導体集積回路の構成例について説明する図である。図９は、図８のパラレルシリアル変換回路の一例について説明する図である。図１０は、実施形態４の半導体集積回路の動作例を説明するタイミングチャートである。
図８は、物理制約を受けた半導体集積回路であって、パラレルシリアル変換回路が複数のアナログ信号（Ａｉｎ＿１〜Ａｉｎ＿ｎ）を受け、複数の制御回路がパラレルシリアル変換回路を制御し、リタイミング回路が、サンプルホールドクロック信号に基づいて（サンプルホールドクロック信号基準で）、複数の制御回路を制御する半導体集積回路の構成例である。
【００４３】
半導体集積回路は、クロック生成回路１０、タイミング信号生成回路２４、データ処理回路５０、複数の処理回路として回路１から回路Ｎ、複数の制御回路として制御回路１（７１−１）から制御回路Ｎ（７１−Ｎ）、パラレルシリアル変換回路８０、およびリタイミング回路９０を備える。本実施形態では、制御回路１（７１−１）を制御回路１、制御回路２（７１−２）を制御回路２、以下同様に制御回路Ｎ（７１−ｎ）を制御回路Ｎと記載する。
【００４４】
制御回路１から制御回路Ｎは、パラレルシリアル変換回路８０を制御するように構成される。
リタイミング回路９０は、回路１の初段に供給されるサンプルホールドクロック信号ｓｈｃｋ＿１（タイミング信号）を、受け取るように接続される。また、リタイミング回路９０は、受け取ったサンプルホールドクロック信号ｓｈｃｋ＿１に基づいて、複数の制御回路の基準信号（基準値、基準データ）としての制御データ（ｃｔｌ＿ｄａｔａ２）を、複数の制御回路の初段（制御回路１）に供給するように接続される。
【００４５】
例えば、図８では、Ｓ／Ｈ回路を含んだ処理系の最初（初段の回路、例えば、回路１）に入力される信号が、図９のようなパラレルシリアル変換回路から出力される場合を示している。
タイミング信号生成回路２４は、制御回路１から制御回路Ｎへ、サンプルホールドクロック信号ｓｈｃｋ＿１を基準とした制御クロック信号ｃｋ＿１〜ｃｋ＿ｎを、後段の制御回路Ｎから入力（供給）するように（例えば、制御クロック信号ｃｋ＿ｎ、ｃｈ＿ｎ−１、・・・、ｃｋ＿１の順に供給するように）、制御回路１から制御回路Ｎと接続する。例えば図８のように、半導体集積回路は、タイミング信号生成回路２４が、サンプルホールドクロック信号を、回路１に供給した後に、制御回路Ｎに供給し、順次前段の制御回路に供給するようにクロック供給線（制御クロック供給線）が配線される。
リタイミング回路９０は、サンプルホールドクロック信号ｓｈｃｋ＿１で同期化した制御データ（ｃｔｌ＿ｄａｔａ２）を制御回路１側から入力する。これにより、図１０のように、パラレルシリアル変換回路８０の出力がアナログ信号（Ａｉｎ）として回路１に入力され、回路１は、必ずパラレルシリアル変換が終わる前のデータをサンプルホールドすることができる。
【００４６】
本実施形態によれば、Ｓ／Ｈ回路の初段クロック（サンプルホールドクロック信号ｓｈｃｋ＿１）を基準にして、制御クロック信号および制御データ（基準信号、基準値、基準データ）を生成するため、パラレルシリアル変換回路の制御タイミングを、Ｓ／Ｈ回路初段（例えば、回路１）の入力タイミングと容易にあわせることができる。
なお、図８は、リタイミング回路９０を、タイミング信号生成回路２４内に配置する構成例を示したが、タイミング信号生成回路９０とは別の回路として配置してもよいし、タイミング信号生成回路２４がリタイミング回路９０の機能を実行するように構成してもよい。
【００４７】
その他の実施形態．
上記各実施形態では、半導体集積回路内で、サンプルホールド回路の処理系統の後段からクロック信号（例えば、タイミング信号、制御クロック信号）を供給していたが、処理系統内のブロックが更に大きく離れているときなどは、半導体集積回路の外側の配線を用いてクロック信号を供給してもよい。例えば、クロック信号を一旦半導体集積回路外に出力した後、例えばパッケージのインターポーザでクロック信号を供給してもいいし、ＰＣＢ（Printed Circuit Board、プリント基板）経由でクロック信号を供給してもよい。これにより、配線（クロック供給線）とバッファとによる大幅な遅延を削減することができる。
例えば、サンプルホールド回路間、例えば各サンプルホールド回路間の距離が離れている場合には、隣り合う回路間それぞれのクロック信号の供給経路を、パッケージ内に設ける、または、ＰＣＢ内に設けることが好ましい。また、例えば、回路１から回路Ｎのうちの隣り合う回路Ｍ−１と回路Ｍ（Ｍは１〜Ｎの整数）との間の距離が離れている場合には、回路Ｍ−１と回路Ｍとの間のクロック信号の供給経路を、パッケージ内に設ける、または、ＰＣＢ内に設けることが好ましい。これにより、チップ内にクロック供給線の配線とバッファとを配置するより、遅延を削減することができる。
【００４８】
さらに、上記各実施形態において、本発明に係る一実施形態のクロック供給方法は、サンプルホールド回路を有し、前段回路から後段回路へシリアルに処理を実行する複数の処理回路（例えば、回路１から回路Ｎ）と、基準クロック信号を受け取り、基準クロック信号に基づいて、サンプルホールド回路を動作させるタイミングを制御するタイミング信号（例えば、サンプルホールドクロック信号ｓｈｃｋ＿１〜ｓｈｃｋ＿ｎ）を生成するタイミング信号生成回路２２と、を備える半導体集積回路のクロック供給方法であって、タイミング信号生成回路２２が、タイミング信号を、複数の処理回路の後段回路から前段回路の順番（例えば、回路ｎから回路１の順番）に供給する。
【００４９】
なお、上記各実施形態では、半導体集積回路は、内部にクロック生成回路１０を配置する構成例を用いて説明したが、タイミング信号生成回路２１〜２４が、外部から基準クロック信号を受け取る構成であってもよい。
また、実施形態３、４では、複数の処理回路（例えば、回路１から回路Ｎ）と、複数の制御回路（例えば、制御回路１（７０−１）から制御回路Ｎ（７０−ｎ）、または制御回路１（７１−１）から制御回路Ｎ（７１−ｎ））を同数として説明したが、数が異なる場合を排除するものではなく、処理回路と制御回路の数が異なる場合であってもよい。
【００５０】
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
また、上記各実施形態は、一つまたは複数の実施形態と組み合わせることが可能である。
【符号の説明】
【００５１】
１０  クロック生成回路
２０〜２４  タイミング信号生成回路
３０−１〜３０−ｎ  ステージ（ステージ１からステージＮ）
４０  調整部
５０  データ処理回路
６０−１〜６０−ｎ  回路（回路１から回路Ｎ）
７０−１〜７０−ｎ、７１−１〜７１−ｎ  制御回路（制御回路１から制御回路Ｎ）
８０  パラレルシリアル変換回路
９０  リタイミング回路
【先行技術文献】
【特許文献】
【００５２】
【特許文献１】特開２００８−０６７２５０号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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