(57)【要約】【課題】トランジスタの形成不良の原因を検知することができる半導体装置を提供する。【解決手段】一実施形態に係る半導体装置は、半導体基板と、半導体基板上に形成された層間絶縁膜と、第１テストパターンとを備える。半導体基板は、基材層、基材層上に形成された絶縁層、並びに絶縁層上に形成された半導体層を有する。第１テストパターンは、層間絶縁膜上に形成された第１配線パターン、層間絶縁膜上に形成された複数の第２配線パターン、層間絶縁膜上に形成された第３配線パターン、基材層に形成された第１活性領域、半導体層に形成された複数の第２活性領域、第１活性領域上にある層間絶縁膜中に形成された第１コンタクトプラグ、並びに複数の第２活性領域のそれぞれの上にある層間絶縁膜中に形成された一対の第２コンタクトプラグ及び第３コンタクトプラグを有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
基材層、前記基材層上に形成された絶縁層、並びに前記絶縁層上に形成された半導体層を有する半導体基板と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された第１配線パターン、前記層間絶縁膜上に形成された複数の第２配線パターン、前記層間絶縁膜上に形成された第３配線パターン、前記基材層に形成された第１活性領域、前記半導体層に形成された複数の第２活性領域、前記第１活性領域上にある前記層間絶縁膜中に形成された第１コンタクトプラグ、並びに前記複数の第２活性領域のそれぞれの上にある前記層間絶縁膜中に形成された一対の第２コンタクトプラグ及び第３コンタクトプラグを有する第１テストパターンと、
を備え、
前記複数の第２活性領域は、平面視において、一方端と他方端とを含む仮想線上に配置されており、
前記第１活性領域は、平面視において、前記複数の第２活性領域のうち、前記仮想線の前記一方端上にある第３活性領域の隣に配置され、
前記第１コンタクトプラグは、前記絶縁層及び前記半導体層を介さずに、前記第１活性領域に接続されており、
前記一対の第２コンタクトプラグ及び第３コンタクトプラグは、前記複数の第２活性領域にそれぞれ接続されており、
前記第１配線パターンは、前記第１コンタクトプラグ及び前記第３活性領域と接続された前記第２コンタクトプラグのそれぞれに接続されており、
前記複数の第２配線パターンのそれぞれは、前記第２コンタクトプラグ及び前記第３コンタクトプラグを介して、前記複数の第２活性領域のうちの互いに隣り合って配置される２つの前記第２活性領域に電気的に接続されており、
前記第３配線パターンは、前記複数の第２活性領域のうち、前記仮想線の前記他方端上にある第４活性領域と接続された前記第３コンタクトプラグに電気的に接続されている、半導体装置。
【請求項２】
前記半導体層は、前記複数の第２活性領域が形成された第１領域と、ＭＩＳＦＥＴを構成するソース及びドレインが形成された第２領域とを有する、請求項１に記載の半導体装置。
【請求項３】
前記仮想線は、平面視において、蛇行している、請求項２に記載の半導体装置。
【請求項４】
前記第１テストパターンは、
前記基材層に形成され、且つ、前記複数の第２活性領域のうち、平面視において前記一方端と前記他方端との間にある第５活性領域の隣に配置された第６活性領域と、
前記第６活性領域上にある前記層間絶縁膜中に形成され、且つ前記絶縁層及び前記半導体層を介さずに、前記第６活性領域に接続された第４コンタクトプラグと、
前記層間絶縁膜上に形成され、且つ前記第５活性領域と接続された前記第２コンタクトプラグ及び前記第４コンタクトプラグのそれぞれに接続された第４配線パターンと、
をさらに有する、請求項２に記載の半導体装置。
【請求項５】
平面視において、前記第１テストパターンの隣には、前記第１テストパターンと同じ構成からなる第２テストパターンが配置されている、請求項２に記載の半導体装置。
【請求項６】
互いに隣り合って配置される一対の前記第１テストパターン及び前記第２テストパターンは、平面視において、行列状に配列されている、請求項５に記載の半導体装置。
【請求項７】
ＭＩＳＦＥＴと、第１テストパターンと、を有する半導体ウェハを準備する工程と、
前記第１テストパターンを用いて前記ＭＩＳＦＥＴの良品判定を行う工程と、
を備え、
前記半導体ウェハは、基材層、前記基材層上に形成された絶縁層、並びに前記絶縁層上に形成された半導体層を有する半導体基板と、前記半導体基板上に形成された層間絶縁膜とを有し、
前記第１テストパターンは、前記層間絶縁膜上に形成された第１配線パターンと、前記層間絶縁膜上に形成された複数の第２配線パターンと、前記層間絶縁膜上に形成された第３配線パターンと、前記基材層に形成された第１活性領域と、前記半導体層に形成された複数の第２活性領域と、前記第１活性領域上にある前記層間絶縁膜中に形成された第１コンタクトプラグと、前記複数の第２活性領域のそれぞれの上にある前記層間絶縁膜中に形成された一対の第２コンタクトプラグ及び第３コンタクトプラグとを有し、
前記複数の第２活性領域は、平面視において、一方端と他方端とを含む仮想線上に配置され、
前記第１活性領域は、平面視において、前記複数の第２活性領域のうち、前記仮想線の前記一方端上にある第３活性領域の隣に配置され、
前記第１コンタクトプラグは、前記絶縁層及び前記半導体層を介さずに、前記第１活性領域に接続され、
前記一対の第２コンタクトプラグ及び第３コンタクトプラグは、前記複数の第２活性領域にそれぞれ接続されており、
前記第１配線パターンは、前記第１コンタクトプラグ及び前記第３活性領域と接続された前記第２コンタクトプラグに接続されており、
前記複数の第２配線パターンのそれぞれは、前記第２コンタクトプラグ及び前記第３コンタクトプラグを介して、前記複数の第２活性領域のうちの互いに隣り合って配置される２つの前記第２活性領域に電気的に接続されており、
前記第３配線パターンは、前記複数の第２活性領域のうち、前記仮想線の前記他方端上にある第４活性領域と接続された前記第３コンタクトプラグに接続されており、
前記ＭＩＳＦＥＴのソース及びドレインは、前記半導体層に形成されており、
前記ＭＩＳＦＥＴのゲート電極は、前記半導体層上に形成されており、
前記良品判定を行う工程は、前記第１配線パターンと前記第３配線パターンとの間に電流を流すことにより前記第１テストパターンの抵抗値を測定する工程と、前記抵抗値をあらかじめ準備された前記抵抗値の参照範囲と比較する工程を有する、半導体装置の製造方法。
【請求項８】
前記良品判定を行う工程は、前記第１テストパターンの前記抵抗値を測定した後、この測定した前記抵抗値を、あらかじめ準備しておいた参照範囲と比較しする工程を有し、
比較した前記抵抗値が前記参照範囲内である場合には、前記ＭＩＳＦＥＴは良品と判定される一方、比較した前記抵抗値が前記参照範囲外である場合には、前記ＭＩＳＦＥＴは不良と判定される、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記仮想線は、平面視において、蛇行している、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１テストパターンは、
前記基材層に形成され、且つ、前記第２活性領域のうち、平面視において前記一方端と前記他方端との間にある第５活性領域の隣に配置された第６活性領域と、
前記第６活性領域上にある前記層間絶縁膜中に形成され、且つ前記第６活性領域に接続された第４コンタクトプラグと、
前記層間絶縁膜上に形成され、かつ前記第５活性領域と接続された前記第２コンタクトプラグ及び前記第４コンタクトプラグのそれぞれに接続された第４配線パターンと、
をさらに有する、請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記半導体ウェハは、平面視において、チップ領域と、前記チップ領域を取り囲むスクライブ領域とを有し、
前記ＭＩＳＦＥＴは、前記チップ領域内に配置されており、
前記第１テストパターンは、前記スクライブ領域内に配置される、請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記半導体ウェハは、平面視において、チップ領域と、前記チップ領域を取り囲むスクライブ領域とを有し、
前記ＭＩＳＦＥＴ及び前記第１テストパターンのそれぞれは、前記チップ領域内に配置される、請求項８に記載の半導体装置の製造方法。
【請求項１３】
平面視において、前記第１テストパターンの隣には、前記第１テストパターンと同じ構成からなる第２テストパターンが配置されており、
前記良品判定を行う工程は、
（ａ１）前記第１テストパターンの前記第１配線パターンと前記第３配線パターンとの間で電流を流すことにより前記第１テストパターンの第１抵抗値を測定する工程と、
（ａ２）前記第２テストパターンの前記第１配線パターンと前記第３配線パターンとの間で電流を流すことにより前記第２テストパターンの第２抵抗値を測定する工程と、
（ａ３）前記（ａ２）工程の後、測定した前記第１抵抗値と前記第２抵抗値とを比較する工程と、
を有し、
前記第１抵抗値と前記第２抵抗値とが一致する場合には、前記ＭＩＳＦＥＴは良品と判定される一方、前記第１抵抗値と前記第２抵抗値とが異なる場合には、前記ＭＩＳＦＥＴは不良と判定される、請求項７に記載の半導体装置の製造方法。
【請求項１４】
互いに隣り合って配置される一対の前記第１テストパターン及び前記第２テストパターンは、平面視において、行列状に配列されている、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記（ａ１）工程の後、前記第１テストパターンの前記第３配線パターンと前記第２テストパターンの前記第３配線パターンとの間に設けられたスイッチを切り替えてから、前記（ａ２）工程を行う、請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記半導体ウェハは、平面視において、チップ領域と、前記チップ領域を取り囲むスクライブ領域とを有し、
前記ＭＩＳＦＥＴは、前記チップ領域内に配置されており、
前記第１テストパターンは、前記スクライブ領域内に配置されている、請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記半導体ウェハは、平面視において、チップ領域と、前記チップ領域を取り囲むスクライブ領域とを有し、
前記ＭＩＳＦＥＴ及び前記第１テストパターンのそれぞれは、前記チップ領域内に配置されている、請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、特開２００３−２１８３５６号公報（特許文献１）に記載の半導体装置が知られている。特許文献１に記載の半導体装置は、半導体基板と、埋込絶縁膜と、シリコン層と、ゲート電極とを有している。半導体基板には、コンタクト不純物領域が形成されている。コンタクト不純物領域上の埋込絶縁膜及びシリコン層は、除去されている。シリコン層には、活性層と、ソース不純物領域と、ドレイン不純物領域とが形成されている。ソース不純物領域と、ドレイン不純物領域と、ソース不純物領域及びドレイン不純物領域とに挟み込まれた活性層と、ソース不純物領域及びドレイン不純物領域とに挟み込まれた活性層上に形成されたゲート電極とにより、トランジスタが形成されている。コンタクト不純物領域に電圧が印加されることにより、トランジスタの閾値電圧が調整される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２１８３５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記のような構造を有する半導体装置において、トランジスタの形成不良の原因をどのように検知するのかは、特許文献１からは明らかではない。
【０００５】
その他の課題及び新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施形態に係る半導体装置は、半導体基板と、半導体基板上に形成された層間絶縁膜と、第１テストパターンとを備える。半導体基板は、基材層、基材層上に形成された絶縁層並びに絶縁層上に形成された半導体層を有する。第１テストパターンは、層間絶縁膜上に形成された第１配線パターン、層間絶縁膜上に形成された複数の第２配線パターン、層間絶縁膜上に形成された第３配線パターン、基材層に形成された第１活性領域、半導体層に形成された複数の第２活性領域、第１活性領域上にある層間絶縁膜中に形成された第１コンタクトプラグ、並びに複数の第２活性領域のそれぞれの上にある層間絶縁膜中に形成された一対の第２コンタクトプラグ及び第３コンタクトプラグを有する。
【０００７】
複数の第２活性領域は、平面視において、一方端と他方端とを含む仮想線上に配置される。第１活性領域は、平面視において、複数の第２活性領域のうち、仮想線の一方端上にある第３活性領域の隣に配置される。
【０００８】
第１コンタクトプラグは、絶縁層及び半導体層を介さずに、第１活性領域に接続されている。一対の第２コンタクトプラグ及び第３コンタクトプラグは、複数の第２活性領域にそれぞれ接続されている。第１配線パターンは、第１コンタクトプラグ及び第３活性領域と接続されている第２コンタクトプラグのそれぞれに接続されている。複数の第２配線パターンのそれぞれは、第２コンタクトプラグ及び第３コンタクトプラグを介して、複数の第２活性領域のうちの互いに隣り合って配置される２つの第２活性領域に電気的に接続されている。第３配線パターンは、複数の第２活性領域のうちの仮想線の他方端上にある第４活性領域と電気的に接続されている第３コンタクトプラグに接続されている。
【発明の効果】
【０００９】
一実施形態に係る半導体装置によると、トランジスタの形成不良の原因を検知することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態における半導体ウェハＷＦの上面図である。
【図２】第１実施形態の変形例における半導体ウェハＷＦの上面図である。
【図３】第１実施形態における第１テストパターンＴＰ１の上面図である。
【図４】第１実施形態に係る半導体装置の断面図である。
【図５】第１実施形態の変形例における第１テストパターンＴＰ１の上面図である。
【図６】第１実施形態に係る半導体装置の製造方法の工程図である。
【図７】素子分離膜形成工程Ｓ１における第１実施形態に係る半導体装置の断面図である。
【図８】除去工程Ｓ２における第１実施形態に係る半導体装置の断面図である。
【図９】第１イオン注入工程Ｓ３における第１実施形態に係る半導体装置の断面図である。
【図１０】ゲート絶縁膜形成工程Ｓ４における第１実施形態に係る半導体装置の断面図である。
【図１１】ゲート電極形成工程Ｓ５における第１実施形態に係る半導体装置の断面図である。
【図１２】エピタキシャル成長工程Ｓ６における第１実施形態に係る半導体装置の断面図である。
【図１３】第２イオン注入工程Ｓ７における第１実施形態に係る半導体装置の断面図である。
【図１４】サイドウォールスペーサ形成工程Ｓ８における第１実施形態に係る半導体装置の断面図である。
【図１５】第３イオン注入工程Ｓ９における第１実施形態に係る半導体装置の断面図である。
【図１６】シリサイド膜形成工程Ｓ１０における第１実施形態に係る半導体装置の断面図である。
【図１７】層間絶縁膜形成工程Ｓ１１における第１実施形態に係る半導体装置の断面図である。
【図１８】コンタクトプラグ形成工程Ｓ１２における第１実施形態に係る半導体装置の断面図である。
【図１９】全ての第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３が正常に形成された場合における第１テストパターンＴＰ１の等価回路図である。
【図２０】いずれかの第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３が正常に形成されなかった場合における第１テストパターンＴＰ１の等価回路図である。
【図２１】第２実施形態における第１テストパターンＴＰ１の上面図である。
【図２２】図２１のＸＸＩＩ−ＸＸＩＩにおける断面図である。
【図２３】図２１のＸＸＩＩＩ−ＸＸＩＩＩにおける断面図である。
【図２４】第３実施形態におけるテスト領域ＴＥＧの模式的な上面図である。
【発明を実施するための形態】
【００１１】
実施形態の詳細を、図面を参照して説明する。なお、以下の図面においては、同一又は相当する部分に同一の参照符号を付し、重複する説明は繰り返さない。
【００１２】
（第１実施形態）
以下に、第１実施形態に係る半導体装置の構成を説明する。
【００１３】
図１に示されるように、第１実施形態に係る半導体装置は、半導体基板ＳＵＢを有している。半導体基板ＳＵＢは、半導体ウェハＷＦを切断することにより形成されている。すなわち、本実施形態における半導体基板ＳＵＢは、半導体ウェハＷＦの一部である。より具体的には、半導体ウェハＷＦは、平面視において、チップ領域ＣＨと、スクライブ領域ＳＣとを有している。チップ領域ＣＨは、半導体素子が形成される領域である。
【００１４】
チップ領域ＣＨは、平面視において、スクライブ領域ＳＣに取り囲まれている。このことを別の観点からいえば、スクライブ領域ＳＣは、互いに隣り合う２つのチップ領域ＣＨの間に配置されている。テスト領域ＴＥＧは、平面視において、チップ領域ＣＨ内に配置されている。テスト領域ＴＥＧは、後述する第１テストパターンＴＰ１が形成される領域である。なお、図２に示されるように、テスト領域ＴＥＧは、平面視において、スクライブ領域ＳＣ内に配置されていてもよい。半導体ウェハＷＦは、スクライブ領域ＳＣに沿って切断される。
【００１５】
図３及び図４に示されるように、第１実施形態に係る半導体装置は、層間絶縁膜ＩＬＤと、第１テストパターンＴＰ１とをさらに有している。層間絶縁膜ＩＬＤは、半導体基板ＳＵＢ上に形成されている。層間絶縁膜ＩＬＤは、例えば、シリコン酸化物（ＳｉＯ２）で形成されている。
【００１６】
半導体基板ＳＵＢは、基材層ＢＵＬＫと、絶縁層ＢＯＸと、半導体層ＳＯＩとを有している。絶縁層ＢＯＸは、基材層ＢＵＬＫ上に形成されている。半導体層ＳＯＩは、絶縁層ＢＯＸ上に形成されている。基材層ＢＵＬＫは、例えば、単結晶のシリコン（Ｓｉ）で形成されている。絶縁層ＢＯＸは、例えばシリコン酸化物で形成されている。半導体層ＳＯＩは、例えば、単結晶のシリコンで形成されている。
【００１７】
第１テストパターンＴＰ１は、第１活性領域ＡＲ１と、複数の第２活性領域ＡＲ２とを有している。第１活性領域ＡＲ１は、基材層ＢＵＬＫに形成されている。第２活性領域ＡＲ２は、半導体層ＳＯＩに形成されている。より具体的には、第１活性領域ＡＲ１は、半導体基板ＳＵＢの第１領域Ｒ１に位置する基材層ＢＵＬＫに形成されている。第２活性領域ＡＲ２は、半導体基板ＳＵＢの第３領域Ｒ３に位置する半導体層ＳＯＩに形成されている。なお、第１領域Ｒ１及び第３領域Ｒ３は、テスト領域ＴＥＧに含まれている。上記のとおり、テスト領域ＴＥＧは、チップ領域ＣＨに含まれているため、第１領域Ｒ１及び第３領域Ｒ３も、チップ領域ＣＨ内に位置している。第１活性領域ＡＲ１上において、絶縁層ＢＯＸ及び半導体層ＳＯＩは、除去されている。第１活性領域ＡＲ１及び第２活性領域ＡＲ２の各々は、素子分離膜ＩＳＬに取り囲まれることにより絶縁分離されている。素子分離膜ＩＳＬは、例えば、シリコン酸化物で形成されるＳＴＩ（Shallow  Trench  Isolation）である。
【００１８】
第２活性領域ＡＲ２は、平面視において、仮想線Ｌ上に配置されている。仮想線Ｌは、直線である。但し、仮想線Ｌは、直線に限られるものではない。仮想線Ｌは、図５に示されるように、蛇行していてもよい。仮想線Ｌは、一方端と、他方端とを有している。以下においては、一方端上にある第２活性領域ＡＲ２を、第３活性領域ＡＲ３ということがある。また、以下においては、他方端上にある第２活性領域ＡＲ２を、第４活性領域ＡＲ４ということがある。第１活性領域ＡＲ１は、平面視において、第３活性領域ＡＲ３の隣に配置されている。
【００１９】
第１テストパターンＴＰ１は、第１配線パターンＷＰ１と、複数の第２配線パターンＷＰ２と、第３配線パターンＷＰ３とをさらに有している。第１配線パターンＷＰ１、第２配線パターンＷＰ２及び第３配線パターンＷＰ３は、層間絶縁膜ＩＬＤ上に形成されている。
【００２０】
第１テストパターンＴＰ１は、第１コンタクトプラグＣＰ１と、一対の第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３とをさらに有している。第１コンタクトプラグＣＰ１は、第１活性領域ＡＲ１上にある層間絶縁膜ＩＬＤ中に形成されている。第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３は、第２活性領域ＡＲ２上にある層間絶縁膜ＩＬＤ中に形成されている。
【００２１】
第１コンタクトプラグＣＰ１は、絶縁層ＢＯＸ及び半導体層ＳＯＩを介さずに、第１活性領域ＡＲ１と電気的に接続されている。一対の第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３は、それぞれ、複数の第２活性領域ＡＲ２と電気的に接続されている。
【００２２】
第１配線パターンＷＰ１は、第１コンタクトプラグＣＰ１及び第３活性領域ＡＲ３に電気的に接続された第２コンタクトプラグＣＰ２と電気的に接続されている。複数の第２配線パターンＷＰ２は、それぞれ、第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３を介して、平面視において互いに隣り合って配置される２つの第２活性領域ＡＲ２と電気的に接続される。第３配線パターンＷＰ３は、第４活性領域ＡＲ４に電気的に接続された第３コンタクトプラグＣＰ３と電気的に接続されている。
【００２３】
第１配線パターンＷＰ１、第２配線パターンＷＰ２及び第３配線パターンＷＰ３は、例えば、アルミニウム（Ａｌ）、アルミニウム合金、銅（Ｃｕ）、銅合金等で形成されている。第１コンタクトプラグＣＰ１、第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３は、例えば、タングステン（Ｗ）で形成されている。
【００２４】
第１実施形態に係る半導体装置は、図４に示されるように、トランジスタＴｒをさらに有している。トランジスタＴｒは、例えば、ＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）である。トランジスタＴｒは、チップ領域ＣＨに形成されている。トランジスタＴｒは、ソース領域ＳＲと、ドレイン領域ＤＲＡと、ウェル領域ＷＲと、ゲート絶縁膜ＧＯと、ゲート電極ＧＥとで構成されている。
【００２５】
ソース領域ＳＲ及びドレイン領域ＤＲＡは、半導体基板ＳＵＢの第２領域Ｒ２に位置する半導体層ＳＯＩに形成されている。なお、第２領域Ｒ２は、チップ領域ＣＨ内に位置している。ソース領域ＳＲ及びドレイン領域ＤＲＡに挟み込まれている部分の半導体層ＳＯＩは、トランジスタＴｒのチャネル領域を構成している。ウェル領域ＷＲは、半導体ウェハＷＦの第２領域Ｒ２に位置する基材層ＢＵＬＫに形成されている。ソース領域ＳＲの導電型及びドレイン領域ＤＲＡの導電型は、第１導電型である。他方、ウェル領域ＷＲの導電型は、第２導電型である。第２導電型は、第１導電型の反対の導電型である。例えば、第１導電型がｎ型である場合、第２導電型はｐ型である。
【００２６】
ゲート絶縁膜ＧＯは、チャネル領域上に形成されている。ゲート電極ＧＥは、ゲート絶縁膜ＧＯ上に形成されている。ゲート絶縁膜ＧＯは、例えば、シリコン酸化物で形成されている。ゲート電極ＧＥは、例えば、不純物がドープされた多結晶のシリコンで形成されている。
【００２７】
ソース領域ＳＲは、第１部分ＳＲａと、第２部分ＳＲｂとを有している。ドレイン領域ＤＲＡは、第１部分ＤＲＡａと、第２部分ＤＲＡｂとを有している。第１部分ＳＲａは、第２部分ＳＲｂよりもチャネル領域側に形成されている。第１部分ＤＲＡａは、第２部分ＤＲＡｂよりもチャネル領域側に形成されている。第１部分ＳＲａ中における不純物濃度は、第２部分ＳＲｂ中における不純物濃度よりも低い。第１部分ＤＲＡａ中における不純物濃度は、第２部分ＤＲＡｂ中における不純物濃度よりも低い。すなわち、ソース領域ＳＲ及びドレイン領域ＤＲＡにおいては、ＬＤＤ構造（Lightly  Doped  Diffusion）が形成されている。
【００２８】
ゲート電極ＧＥの側方かつ第１部分ＳＲａ及び第１部分ＤＲＡａの上方には、サイドウォールスペーサＳＷＳが形成されている。サイドウォールスペーサＳＷＳは、例えば、シリコン酸化物で形成されている。サイドウォールスペーサＳＷＳは、シリコン酸化物の膜とシリコン窒化物の膜とが積層されることにより形成されていてもよい。
【００２９】
なお、ソース領域ＳＲ上にある層間絶縁膜ＩＬＤ中には、ソース領域ＳＲに電気的に接続されているコンタクトプラグが形成されており、ドレイン領域ＤＲＡ上にある層間絶縁膜ＩＬＤ中には、ドレイン領域ＤＲＡに電気的に接続されているコンタクトプラグが形成されている。
【００３０】
以下に、第１実施形態に係る半導体装置の製造方法を、図６に示される工程図（プロセスフロー）に沿って説明する。
【００３１】
まず、図７に示されるように、素子分離膜形成工程Ｓ１においては、素子分離膜ＩＳＬの形成が行われる。素子分離膜形成工程Ｓ１においては、第１に、半導体ウェハＷＦ（基板）の表面に異方性のエッチング処理により溝が形成される。なお、異方性のエッチング処理は、例えば、フォトレジストパターンをマスクとしたドライエッチングやＲＩＥ（Reactive  Ion  Etching）である。素子分離膜形成工程Ｓ１においては、第２に、溝に素子分離膜ＩＳＬを構成する材料が埋め込まれる。素子分離膜形成工程Ｓ１においては、当該溝からはみ出した素子分離膜ＩＳＬを構成する材料をＣＭＰ（Chemical  Mechanical  Polishing）等で除去される。
【００３２】
次に、図８に示されるように、除去工程Ｓ２においては、後の工程において第１活性領域ＡＲ１が形成される基材層ＢＵＬＫ上の絶縁層ＢＯＸ及び半導体層ＳＯＩが、除去される。基材層ＢＵＬＫ及び絶縁層ＢＯＸの除去は、例えば、等方性のエッチング処理により行われる。等方性のエッチング処理は、例えばウェットエッチングである。
【００３３】
次に、図９に示されるように、第１イオン注入工程Ｓ３においては、後の工程においてその上方にトランジスタＴｒを構成するゲート電極ＧＥが形成される基材層ＢＵＬＫに対して（第２領域Ｒ２に位置する基材層ＢＵＬＫに対して）、ウェル領域ＷＲの形成が行われる。ウェル領域ＷＲの形成は、例えばフォトレジストパターン（図示せず）をマスクとするイオン注入により行われる。なお、ウェル領域ＷＲの導電型がｐ型である場合、イオン注入により、例えばホウ素（Ｂ）が注入される。他方で、ウェル領域の導電型がｎ型である場合、イオン注入により、例えばヒ素（Ａｓ）、リン（Ｐ）が注入される。
【００３４】
次に、図１０に示されるように、ゲート絶縁膜形成工程Ｓ４においては、ゲート絶縁膜ＧＯの形成が行われる。ゲート絶縁膜ＧＯの形成は、例えば半導体ウェハＷＦの表面を熱酸化することにより行われる。
【００３５】
次に、図１１に示されるように、ゲート電極形成工程Ｓ５においては、ゲート電極ＧＥの形成が行われる。ゲート電極ＧＥは、第２領域Ｒ２に位置する半導体層ＳＯＩの表面上にあるゲート絶縁膜ＧＯ上に形成される。ゲート電極形成工程Ｓ５においては、第１に、ゲート絶縁膜ＧＯ上にゲート電極ＧＥを構成する材料が成膜される。ゲート電極形成工程Ｓ５においては、第２に、成膜されたゲート電極ＧＥを構成する材料が、フォトリソグラフィ及び異方性のエッチング（ここでは、ドライエッチング）によりパターンニングされる。なお、上記のとおり、ゲート電極ＧＥを構成する材料は、例えば、不純物がドープされた多結晶のシリコンである。また、このパターニングされたゲート電極ＧＥをマスクとして、ゲート絶縁膜ＧＯが、パターニングされる。
【００３６】
次に、図１２に示されるように、エピタキシャル成長工程Ｓ６においては、第２領域Ｒ２に位置する半導体層ＳＯＩのうちのゲート電極ＧＥから露出している部分の表面上に、エピタキシャル成長法を用いて、エピタキシャル層ＥＰＩが形成される。また、エピタキシャル成長工程Ｓ６においては、第１領域Ｒ１に位置する半導体層ＳＯＩの表面上にも、エピタキシャル成長法を用いて、エピタキシャル層ＥＰＩが形成される。以降の工程においては、エピタキシャル層ＥＰＩは、半導体層ＳＯＩの一部をなす。
【００３７】
なお、ゲート電極形成工程Ｓ５の後、エピタキシャル成長工程Ｓ６の前には、ゲート電極ＧＥの側方にダミーサイドウォールスペーサＤＳＷが形成される。ダミーサイドウォールスペーサＤＳＷは、図１２中において点線で示されている。なお、ダミーサイドウォールスペーサＤＳＷは、エピタキシャル成長工程Ｓ６の後、第２イオン注入工程Ｓ７の前に除去される。
【００３８】
図１３に示されるように、第２イオン注入工程Ｓ７においては、第１部分ＳＲａ及び第１部分ＤＲＡａの形成が行われる。また、第２イオン注入工程Ｓ７においては、不純物領域ＩＲが形成される。不純物領域ＩＲは、主として、第３領域Ｒ３に位置するエピタキシャル層ＥＰＩに形成される。第１部分ＳＲａ、第１部分ＤＲＡａ及び不純物領域ＩＲの形成は、ゲート電極ＧＥをマスクとするイオン注入により行われる。このイオン注入は、第２領域Ｒ２に位置するエピタキシャル層ＥＰＩ及び半導体層ＳＯＩと、第３領域Ｒ３に位置するエピタキシャル層ＥＰＩ及び半導体層ＳＯＩに対して行われる。すなわち、第１領域Ｒ１をマスク（図示しない）で覆った状態で、第２領域Ｒ２及び第３領域Ｒ３に対して不純物を注入する。なお、第１部分ＳＲａ、第１部分ＤＲＡａ及び不純物領域ＩＲの導電型がｎ型である場合には、イオン注入により、例えばヒ素、リンが注入される。他方で、第１部分ＳＲａ、第１部分ＤＲＡａ及び不純物領域ＩＲの導電型がｐ型である場合には、イオン注入により、例えばホウ素が注入される。
【００３９】
次に、図１４に示されるように、サイドウォールスペーサ形成工程Ｓ８においては、サイドウォールスペーサＳＷＳの形成が行われる。サイドウォールスペーサ形成工程Ｓ８においては、第１に、ゲート絶縁膜ＧＯ及びゲート電極ＧＥを覆うように、サイドウォールスペーサＳＷＳを構成する材料（絶縁性部材）がＣＶＤ等で成膜される。なお、上記のとおり、サイドウォールスペーサＳＷＳを構成する材料は、例えば、シリコン酸化物の膜又はシリコン酸化物の膜及びシリコン窒化物の膜の積層膜である。サイドウォールスペーサＳＷＳの形成においては、第２に、ゲート電極ＧＥの上面が露出するように、成膜されたサイドウォールスペーサＳＷＳを構成する材料がエッチバックされる。
【００４０】
次に、図１５に示されるように、第３イオン注入工程Ｓ９においては、第１活性領域ＡＲ１、第２活性領域ＡＲ２、第２部分ＳＲｂ及び第２部分ＤＲＡｂの形成が行われる。第１活性領域ＡＲ１、第２活性領域ＡＲ２、第２部分ＳＲｂ及び第２部分ＤＲＡｂは、ゲート電極ＧＥ及びサイドウォールスペーサＳＷＳをマスクとするイオン注入により形成される。このイオン注入は、第１領域Ｒ１に位置する基材層ＢＵＬＫと、第２領域Ｒ２に位置するエピタキシャル層ＥＰＩ及び半導体層ＳＯＩと、第３領域Ｒ３に位置するエピタキシャル層ＥＰＩ及び半導体層ＳＯＩに対して行われる。なお、第２部分ＳＲｂ、第２部分ＤＲＡｂ、第１活性領域ＡＲ１及び第２活性領域ＡＲ２の導電型がｎ型である場合、イオン注入により、例えばヒ素、リンが注入される。他方で、第２部分ＳＲｂ、第２部分ＤＲＡｂ、第１活性領域ＡＲ１及び第２活性領域ＡＲ２の導電型がｐ型である場合には、イオン注入により、例えばホウ素が注入される。また、第３イオン注入工程Ｓ９で注入する不純物の濃度は、上記の第２イオン注入工程Ｓ７で注入する不純物の濃度よりも高い。
【００４１】
次に、図１６に示されるように、シリサイド膜形成工程Ｓ１０においては、シリサイド膜ＳＩＬの形成が行われる。シリサイド膜ＳＩＬの形成においては、第１に、チタン（Ｔｉ）、コバルト（Ｃｏ）等が半導体ウェハＷＦ上に成膜される。第２に、成膜されたチタン、コバルト等の膜に対して、熱処理が行われる。これにより、半導体層ＳＯＩ、基材層ＢＵＬＫ及びゲート電極ＧＥに含まれるシリコンとチタン、コバルト等とが反応し、シリサイド膜ＳＩＬが第１活性領域ＡＲ１上、第２活性領域ＡＲ２上、ソース領域ＳＲ上、ドレイン領域ＤＲＡ上及びゲート電極ＧＥ上に形成される。なお、未反応のチタン、コバルト等は、エッチングで除去される。
【００４２】
なお、図示されていないが、シリサイド膜形成工程Ｓ１０の後、層間絶縁膜形成工程Ｓ１１の前に、半導体ウェハＷＦ上にコンタクトストッパ膜が形成される。コンタクトストッパ膜の形成は、コンタクトストッパ膜を構成する材料をＣＶＤ等で成膜することにより行われる。コンタクトストッパ膜は、例えば、シリコン窒化物で形成される。
【００４３】
次に、図１７に示されるように、層間絶縁膜形成工程Ｓ１１においては、層間絶縁膜ＩＬＤの形成が行われる。層間絶縁膜形成工程Ｓ１１においては、第１に、半導体ウェハＷＦ上に層間絶縁膜ＩＬＤを構成する材料がＣＶＤ等で成膜される。層間絶縁膜形成工程Ｓ１１においては、第２に、成膜された層間絶縁膜ＩＬＤを構成する材料が、ＣＭＰ等により平坦化される。なお、上記のとおり、層間絶縁膜ＩＬＤを構成する材料は、例えばシリコン酸化物である。
【００４４】
次に、図１８に示されるように、コンタクトプラグ形成工程Ｓ１２においては、第１コンタクトプラグＣＰ１、第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３の形成が行われる。コンタクトプラグ形成工程Ｓ１２においては、第１に、ドライエッチングやＲＩＥ等の異方性のエッチングにより、層間絶縁膜ＩＬＤ中にコンタクトホールが形成される。コンタクトプラグ形成工程Ｓ１２においては、第２に、第１コンタクトプラグＣＰ１〜第３コンタクトプラグＣＰ３を構成する材料（導電性部材）が、コンタクトホール中に埋め込まれる。なお、第１コンタクトプラグＣＰ１〜第３コンタクトプラグＣＰ３を構成する材料は、上記のとおり、例えばタングステンである。コンタクトプラグ形成工程Ｓ１２においては、第３に、コンタクトホールからはみ出した第１コンタクトプラグＣＰ１〜第３コンタクトプラグＣＰ３を構成する材料が、ＣＭＰ等により除去される。
【００４５】
コンタクトプラグ形成工程Ｓ１２においては、ソース領域ＳＲに電気的に接続されるコンタクトプラグ及びドレイン領域ＤＲＡに接続されるコンタクトプラグも、同様に形成される。
【００４６】
次に、配線パターン形成工程Ｓ１３においては、第１配線パターンＷＰ１、第２配線パターンＷＰ２及び第３配線パターンＷＰ３の形成が行われる。配線パターン形成工程Ｓ１３においては、第１に、第１配線パターンＷＰ１〜第３配線パターンＷＰ３を構成する材料が成膜される。配線パターン形成工程Ｓ１３においては、第２に、成膜された第１配線パターンＷＰ１〜第３配線パターンＷＰ３を構成する材料が、例えばフォトリソグラフィ及びドライエッチングやＲＩＥ等の異方性のエッチングによりパターンニングされる。
【００４７】
以上により、図４に示される半導体装置の構造が形成される。すなわち、第１テストパターンＴＰ１及びトランジスタＴｒが形成された半導体ウェハＷＦが準備される。
【００４８】
検査工程Ｓ１４においては、トランジスタＴｒの良品判定が行われる。検査工程Ｓ１４においては、第１に、第１配線パターンＷＰ１と第３配線パターンＷＰ３との間で電流を流すことにより第１テストパターンＴＰ１の抵抗値が測定される。
【００４９】
検査工程Ｓ１４においては、第２に、測定された第１テストパターンＴＰ１の抵抗値と参照範囲とが比較される。参照範囲は、例えば、全ての第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３が正常に形成されている場合の抵抗値の９７％以上１０３％以下の範囲である。
【００５０】
測定された第１テストパターンＴＰ１の抵抗値が参照範囲内にあれば、トランジスタＴｒは正常に形成されたものと判定される。他方で、測定された第１テストパターンＴＰ１の抵抗値が参照範囲外であれば、トランジスタＴｒが正常に形成されなかったものと判定される。
【００５１】
切断工程Ｓ１５においては、半導体ウェハＷＦの切断が行われる。半導体ウェハＷＦの切断は、例えばダイシングブレード又はレーザを用いて行われる。以上により、半導体ウェハＷＦが、複数の第１実施形態に係る半導体装置に個片化される。
【００５２】
以下に、第１実施形態に係る半導体装置の効果を説明する。
第２コンタクトプラグＣＰ２（第３コンタクトプラグＣＰ３）は、エピタキシャル層ＥＰＩの成長不良が生じた際に、半導体層ＳＯＩ及び絶縁層ＢＯＸを突き抜け、基材層ＢＵＬＫに達するように形成されてしまう場合がある。
【００５３】
基材層ＢＵＬＫに達するように形成された第２コンタクトプラグＣＰ２（第３コンタクトプラグＣＰ３）は、基材層ＢＵＬＫを介して、第１コンタクトプラグＣＰ１と電気的に接続される。そのため、第２コンタクトプラグＣＰ２（第３コンタクトプラグＣＰ３）が基材層ＢＵＬＫに達するように形成された場合、第１テストパターンＴＰ１の抵抗値は、第２コンタクトプラグＣＰ２（第３コンタクトプラグＣＰ３）が正常に形成されている場合の第１テストパターンＴＰ１の抵抗値と異なる値となる。
【００５４】
第２コンタクトプラグＣＰ２（第３コンタクトプラグＣＰ３）が基材層ＢＵＬＫに達するように形成されている場合、ソース領域ＳＲ及びドレイン領域ＤＲＡに接続されているコンタクトプラグも、基材層ＢＵＬＫに達するように形成されている可能性が高い。そのため、第１実施形態に係る半導体装置によると、第１テストパターンＴＰ１の抵抗値を測定し、それを参照範囲と比較することにより、トランジスタＴｒが正常に形成されているかの判定を行うことができる。
【００５５】
さらに、第１実施形態に係る半導体装置においては、第１テストパターンＴＰ１の抵抗値を測定することにより、どの第２コンタクトプラグＣＰ２（第３コンタクトプラグＣＰ３）が基材層ＢＵＬＫに達するように形成されているのかを判定することができる。
【００５６】
このことを、第２活性領域ＡＲ２の数を５として具体的に説明すると、以下のとおりとなる。第２コンタクトプラグＣＰ２（第３コンタクトプラグＣＰ３）、当該第２コンタクトプラグＣＰ２（第３コンタクトプラグＣＰ３）に接続される配線パターン、当該第２コンタクトプラグＣＰ２（第３コンタクトプラグＣＰ３）に接続される第２活性領域ＡＲ２により、単位抵抗が構成されるものとする。
【００５７】
この単位抵抗は、仮想線Ｌの一方端側から順に、Ｒ１〜Ｒ１０とされる。基材層ＢＵＬＫに達するように形成された第２コンタクトプラグＣＰ２（第３コンタクトプラグＣＰ３）と第１コンタクトプラグＣＰ１との間の抵抗値を、ＲＢＵＬＫとする。
【００５８】
全ての第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３が正常に形成された場合の第１テストパターンＴＰ１の等価回路が図１９に示されており、一方端側から５番目にあるコンタクトプラグ（第２コンタクトプラグＣＰ２）が基材層ＢＵＬＫに達するように形成された場合の等価回路が図２０に示されている。
【００５９】
仮想線Ｌの一方端からｌ番目（ｌ：１０以下の自然数）のコンタクトプラグが基材層ＢＵＬＫに達するように形成された場合、第１テストパターンＴＰ１の抵抗値であるＲＴＰ１は、以下の式により表すことができる。
【００６０】
【数１】
2019197789.tif 000003
【００６１】
上記の式において、Ｒ１〜Ｒ１０を５０Ω、ＲＢＵＬＫを２０００Ωとして計算すると、第１テストパターンＴＰ１の抵抗値であるＲＴＰ１として、表１に示される抵抗値が得られる（以下において、このような表を参照表という）。
【００６２】
【表１】
2019197789.tif 000004
【００６３】
表１に示されるように、第１テストパターンＴＰ１の抵抗値は、どの第２コンタクトプラグＣＰ２（第３コンタクトプラグＣＰ３）が基材層ＢＵＬＫに達するように形成されているかにより、互いに異なる抵抗値を示す。そのため、表１のような参照表をあらかじめ準備しておき、第１テストパターンＴＰ１の抵抗値をそれと比較することにより、どの第２コンタクトプラグＣＰ２（第３コンタクトプラグＣＰ３）が基材層ＢＵＬＫに達するように形成されているかを特定することができる。そのため、第１実施形態に係る半導体装置によると、不良箇所を容易に特定することができる。
【００６４】
なお、上記においては、第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３のいずれかが基材層ＢＵＬＫに達するように形成される場合を例として説明したが、２以上のコンタクトプラグが基材層ＢＵＬＫに達するように形成される場合においても、同様の計算を行って参照表をあらかじめ作成することにより、不良箇所の特定が可能である。
【００６５】
第１実施形態に係る半導体装置において、仮想線Ｌが蛇行している場合、第１テストパターンＴＰ１を相対的に狭いスペースに形成することが可能となる。
【００６６】
（第２実施形態）
以下に、第２実施形態に係る半導体装置の構成を説明する。なお、第１実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さないものとする。
【００６７】
第２実施形態に係る半導体装置は、半導体基板ＳＵＢと、層間絶縁膜ＩＬＤと、第１テストパターンＴＰ１と、トランジスタＴｒとを有している。この点に関して、第２実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と共通している。
【００６８】
しかしながら、図２１〜図２３に示されるように、第２実施形態に係る半導体装置において、図５に示される蛇行した第１テストパターンＴＰ１は、第５活性領域ＡＲ５と、第６活性領域ＡＲ６と、第４コンタクトプラグＣＰ４と、第５コンタクトプラグＣＰ５と、第４配線パターンＷＰ４と、第５配線パターンＷＰ５とをさらに有している。この点に関して、第２実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と異なっている。
【００６９】
第５活性領域ＡＲ５及び第６活性領域ＡＲ６は、基材層ＢＵＬＫに形成されている。第５活性領域ＡＲ５及び第６活性領域ＡＲ６上において、絶縁層ＢＯＸ及び半導体層ＳＯＩは、除去されている。第５活性領域ＡＲ５及び第６活性領域ＡＲ６は、素子分離膜ＩＳＬに取り囲まれることにより、絶縁分離されている。
【００７０】
第５活性領域ＡＲ５は、平面視において、仮想線Ｌの一方端と他方端との間にある第２活性領域ＡＲ２（以下においては、この第２活性領域ＡＲ２を、第７活性領域ＡＲ７ということがある）の隣に配置されている。第６活性領域ＡＲ６は、平面視において、仮想線Ｌの一方端と他方端との間にある第７活性領域ＡＲ７以外の第２活性領域ＡＲ２（以下においては、この第２活性領域ＡＲ２を、第８活性領域ＡＲ８ということがある）の隣に配置されている。
【００７１】
第４コンタクトプラグＣＰ４は、第７活性領域ＡＲ７上にある層間絶縁膜ＩＬＤ中に形成されている。第５コンタクトプラグＣＰ５は、第８活性領域ＡＲ８上にある層間絶縁膜ＩＬＤ中に形成されている。第４コンタクトプラグＣＰ４は、第７活性領域ＡＲ７と電気的に接続されている。第５コンタクトプラグＣＰ５は、第８活性領域ＡＲ８と電気的に接続されている。
【００７２】
第４配線パターンＷＰ４及び第５配線パターンＷＰ５は、層間絶縁膜ＩＬＤ上に形成されている。第４配線パターンＷＰ４は、第７活性領域ＡＲ７に電気的に接続されている第２コンタクトプラグＣＰ２と電気的に接続されている。第５配線パターンＷＰ５は、第８活性領域ＡＲ８に電気的に接続されている第２コンタクトプラグＣＰ２と電気的に接続されている。
【００７３】
第４コンタクトプラグＣＰ４及び第５コンタクトプラグＣＰ５は、第１コンタクトプラグＣＰ１〜第３コンタクトプラグＣＰ３と同一の材料で形成されている。第４配線パターンＷＰ４及び第５配線パターンＷＰ５は、第１配線パターンＷＰ１〜第３配線パターンＷＰ３と同一の材料で形成されている。
【００７４】
以下に、第２実施形態に係る半導体装置の製造方法を説明する。なお、第１実施形態に係る半導体装置の製造方法と異なる点を主に説明し、重複する説明は繰り返さないものとする。
【００７５】
第２実施形態に係る半導体装置の製造方法は、素子分離膜形成工程Ｓ１と、除去工程Ｓ２と、第１イオン注入工程Ｓ３と、ゲート絶縁膜形成工程Ｓ４と、ゲート電極形成工程Ｓ５と、エピタキシャル成長工程Ｓ６と、第２イオン注入工程Ｓ７と、サイドウォールスペーサ形成工程Ｓ８と、第３イオン注入工程Ｓ９とを有している。第１実施形態に係る半導体装置の製造方法は、シリサイド膜形成工程Ｓ１０と、層間絶縁膜形成工程Ｓ１１と、コンタクトプラグ形成工程Ｓ１２と、配線パターン形成工程Ｓ１３と、検査工程Ｓ１４と、切断工程Ｓ１５とをさらに有している。この点に関して、第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と共通している。
【００７６】
しかしながら、第２実施形態に係る半導体装置の製造方法は、除去工程Ｓ２、第３イオン注入工程Ｓ９、コンタクトプラグ形成工程Ｓ１２及び配線パターン形成工程Ｓ１３の詳細に関して、第１実施形態に係る半導体装置の製造方法と異なっている。
【００７７】
第２実施形態に係る半導体装置の製造方法では、除去工程Ｓ２において、後の工程において第５活性領域ＡＲ５及び第６活性領域ＡＲ６が形成される基材層ＢＵＬＫ上の絶縁層ＢＯＸ及び半導体層ＳＯＩも、併せて除去される。第３イオン注入工程Ｓ９においては、第５活性領域ＡＲ５及び第６活性領域ＡＲ６も、併せて形成される。
【００７８】
また、第２実施形態に係る半導体装置の製造方法では、コンタクトプラグ形成工程Ｓ１２において、第４コンタクトプラグＣＰ４及び第５コンタクトプラグＣＰ５も、併せて形成される。第２実施形態に係る半導体装置の製造方法では、配線パターン形成工程Ｓ１３において、第４配線パターンＷＰ４及び第５配線パターンＷＰ５も、併せて形成される。
【００７９】
以下に、第２実施形態に係る半導体装置の効果を説明する。なお、第１実施形態に係る半導体装置の効果と異なる点を主に説明し、重複する説明は繰り返さない。
【００８０】
第２実施形態に係る半導体装置においては、第４配線パターンＷＰ４と第３配線パターンＷＰ３との間で電流を流すことにより、第４配線パターンＷＰ４と第３配線パターンＷＰ３との間における第１テストパターンＴＰ１の抵抗値（以下においては、第１の抵抗値ということがある）を測定することができる。また、第２実施形態に係る半導体装置においては、第５配線パターンＷＰ５と第３配線パターンＷＰ３との間で電流を流すことにより、第５配線パターンＷＰ５と第３配線パターンＷＰ３との間における第１テストパターンＴＰ１の抵抗値（以下においては、第２の抵抗値ということがある）を測定することができる。
【００８１】
第１の抵抗値は、第１の参照範囲と比較される。第１の参照範囲は、第７活性領域ＡＲ７に電気的に接続される第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３、第４活性領域ＡＲ４に電気的に接続される第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３並びに第４活性領域ＡＲ４と第７活性領域ＡＲ７との間にある第２活性領域ＡＲ２に電気的に接続される第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３が全て正常に形成された場合の、第４配線パターンＷＰ４と第３配線パターンＷＰ３との間における第１テストパターンＴＰ１の抵抗値の９７％以上１０３％以下の範囲である。
【００８２】
第１の抵抗値が第１の参照範囲内にある場合には、第７活性領域ＡＲ７に電気的に接続される第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３、第４活性領域ＡＲ４に電気的に接続される第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３並びに第４活性領域ＡＲ４と第７活性領域ＡＲ７との間にある第２活性領域ＡＲ２に電気的に接続される第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３が、全て正常に形成されたと判定することができる。他方で、第１の抵抗値が第１の参照範囲外にある場合には、第７活性領域ＡＲ７に電気的に接続される第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３、第４活性領域ＡＲ４に電気的に接続される第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３並びに第４活性領域ＡＲ４と第７活性領域ＡＲ７との間にある第２活性領域ＡＲ２に電気的に接続される第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３のいずれかが、基材層ＢＵＬＫに達するように形成されていると判定することができる。
【００８３】
同様にして、第２の抵抗値は、第２の参照範囲と比較される。第２の参照範囲は、第８活性領域ＡＲ８に電気的に接続される第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３、第４活性領域ＡＲ４に電気的に接続される第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３並びに第４活性領域ＡＲ４と第８活性領域ＡＲ８との間にある第２活性領域ＡＲ２に電気的に接続される第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３が全て正常に形成された場合の第５配線パターンＷＰ５と第３配線パターンＷＰ３との間における第１テストパターンＴＰ１の抵抗値の９７％以上１０３％以下の範囲である。
【００８４】
第２の抵抗値が第２の参照範囲内にある場合、第８活性領域ＡＲ８に電気的に接続される第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３、第４活性領域ＡＲ４に電気的に接続される第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３並びに第４活性領域ＡＲ４と第８活性領域ＡＲ８との間にある第２活性領域ＡＲ２に電気的に接続される第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３が、全て正常に形成されたと判定することができる。他方で、第２の抵抗値が第２の参照範囲外にある場合には、第８活性領域ＡＲ８に電気的に接続される第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３、第４活性領域ＡＲ４に電気的に接続される第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３並びに第４活性領域ＡＲ４と第８活性領域ＡＲ８との間にある第２活性領域ＡＲ２に電気的に接続される第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３のいずれかが、基材層ＢＵＬＫに達するように形成されていると判定することができる。
【００８５】
このように、第２実施形態に係る半導体装置によると、形成不良が生じている第２コンタクトプラグＣＰ２（第３コンタクトプラグＣＰ３）の概略位置を、簡易に特定することができる。
【００８６】
（第３実施形態）
以下に、第３実施形態に係る半導体装置の構成を説明する。なお、第１実施形態に係る半導体装置の構成及び第２実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さないものとする。
【００８７】
第３実施形態に係る半導体装置は、半導体基板ＳＵＢと、層間絶縁膜ＩＬＤと、第１テストパターンＴＰ１と、トランジスタＴｒとを有している。この点に関して、第３実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と共通している。
【００８８】
しかしながら、第３実施形態に係る半導体装置は、図２４に示されるように、第２テストパターンＴＰ２と、スイッチ部ＳＷとをさらに有している。この点に関して、第３実施形態に係る半導体装置は、第１実施形態に係る半導体装置と異なっている。
【００８９】
第２テストパターンＴＰ２は、第１テストパターンＴＰ１と同一の構成である。なお、第３実施形態に係る半導体装置の第１テストパターンＴＰ１は、第１実施形態に係る半導体装置における第１テストパターンＴＰ１と同一であってもよく、第２実施形態に係る半導体装置の第１テストパターンＴＰ１と同一であってもよい。
【００９０】
第２テストパターンＴＰ２は、平面視において、第１テストパターンＴＰ１の隣に配置されている。スイッチ部ＳＷは、第１テストパターンＴＰ１及び第２テストパターンＴＰ２に接続されている。スイッチ部ＳＷは、例えば、トランジスタで構成される。
【００９１】
より具体的には、スイッチ部ＳＷは、第１状態において第１テストパターンＴＰ１の第３配線パターンＷＰ３に接続され、第２状態において第２テストパターンＴＰ２の第３配線パターンＷＰ３と接続される。スイッチ部ＳＷは、第１状態と第２状態との間の切り替えを行うことができる。第１テストパターンＴＰ１の第１配線パターンＷＰ１と第２テストパターンＴＰ２の第１配線パターンＷＰ１とは、互いに電気的に接続されている。
【００９２】
一対の第１テストパターンＴＰ１及び第２テストパターンＴＰ２並びにスイッチ部ＳＷからなる単位構造ＵＳは、平面視において行列状に配列されている。各々の単位構造ＵＳは、例えばアドレスデコーダ回路（図示せず）により個々に選択可能に構成されている。
【００９３】
以下に、第３実施形態に係る半導体装置の製造方法を説明する。なお、上記のとおり、第２テストパターンＴＰ２の構成は第１テストパターンＴＰ１と同一であるため、第３実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法及び第２実施形態に係る半導体装置の製造方法と同様である。しかしながら、第３実施形態に係る半導体装置の製造方法は、検査工程Ｓ１４に関しては、第１実施形態に係る半導体装置の製造方法及び第２実施形態に係る半導体装置の製造方法と異なる。
【００９４】
第３実施形態に係る半導体装置の製造方法では、検査工程Ｓ１４において、第１に、スイッチ部ＳＷが第１テストパターンＴＰ１を選択する。第２に、第１テストパターンＴＰ１において、第１配線パターンＷＰ１と第３配線パターンＷＰ３との間で電流を流すことにより、第１テストパターンＴＰ１の抵抗値が測定される。第３に、スイッチ部ＳＷが第２テストパターンＴＰ２を選択する。第４に、第２テストパターンＴＰ２において、第１配線パターンＷＰ１と第３配線パターンＷＰ３との間で電流を流すことにより、第２テストパターンＴＰ２の抵抗値が測定される。第５に、測定された第１テストパターンＴＰ１の抵抗値と第２テストパターンＴＰ２の抵抗値とが比較される。
【００９５】
上記の第１の工程ないし第５の工程が、全ての単位構造ＵＳについて繰り返される。その結果、全ての単位構造ＵＳに関して第１テストパターンＴＰ１の抵抗値と第２テストパターンＴＰ２の抵抗値とが一致している場合には、トランジスタＴｒが正常に形成されたものと判定される。他方、単位構造ＵＳの少なくとも１つにおいて第１テストパターンＴＰ１の抵抗値と第２テストパターンＴＰ２の抵抗値とが一致していなかった場合には、トランジスタＴｒが正常に形成されなかったものと判定される。
【００９６】
なお、第１テストパターンＴＰ１の抵抗値が第２テストパターンＴＰ２の抵抗値９７％以上１０３％以下である場合には、第１テストパターンＴＰ１の抵抗値と第２テストパターンＴＰ２の抵抗値とが一致しているとみなしてもよい。
【００９７】
全ての単位構造ＵＳのうち、第１テストパターンＴＰ１の抵抗値と第２テストパターンＴＰ２の抵抗値との差の絶対値が最も大きくなる単位構造ＵＳに、第２コンタクトプラグＣＰ２（第３コンタクトプラグＣＰ３）の形成不良が生じていると判定してもよい。
【００９８】
第１テストパターンＴＰ１の抵抗値と第２テストパターンＴＰ２の抵抗値との差の絶対値が最も大きくなる単位構造ＵＳにおいて、第１テストパターンＴＰ１の抵抗値と参照抵抗値との差の絶対値及び第２テストパターンＴＰ２の抵抗値と参照抵抗値との差の絶対値とを比較することにより、第１テストパターンＴＰ１及び第２テストパターンＴＰ２のいずれに第２コンタクトプラグＣＰ２（第３コンタクトプラグＣＰ３）の形成不良が存するかを判定してもよい。より具体的には、前者が大きい場合には第１テストパターンＴＰ１に第２コンタクトプラグＣＰ２（第３コンタクトプラグＣＰ３）の形成不良があると判定し、後者が大きい場合には第２テストパターンＴＰ２に第２コンタクトプラグＣＰ２（第３コンタクトプラグＣＰ３）の形成不良があると判定してもよい。
【００９９】
ここで、参照抵抗値は、全ての第２コンタクトプラグＣＰ２及び第３コンタクトプラグＣＰ３が正常に形成された場合における第１テストパターンＴＰ１（第２テストパターンＴＰ２）の抵抗値である。
【０１００】
以下に、第３実施形態に係る半導体装置の効果を説明する。なお、第１実施形態に係る半導体装置の効果及び第２実施形態に係る半導体装置の効果と異なる点を主に説明し、重複する説明は繰り返さない。
【０１０１】
第１テストパターンＴＰ１と第２テストパターンＴＰ２は、同一の構成であり、かつ隣り合って配置されているため、共に正常に形成されていれば、実質的に同一の抵抗値を示す。そのため、互いに隣り合う第１テストパターンＴＰ１及び第２テストパターンＴＰ２の抵抗値を測定して比較することにより、第２コンタクトプラグＣＰ２（第３コンタクトプラグＣＰ３）の形成不良の有無を容易に検知することが可能となる。
【０１０２】
その他、上記実施の形態に記載された内容の一部を、以下に記載する。
［付記１］
以下の工程を含む半導体装置の製造方法：
（ａ）基材層、前記基材層上に形成された絶縁層、前記絶縁層上に形成された半導体層、その一部が前記基材層に達するように前記半導体層及び前記絶縁層を貫通する溝、並びに前記溝内に形成された絶縁膜、を有し、第１領域、第２領域、及び第３領域を備えた基板を準備する工程；
（ｂ）前記（ａ）工程の後、前記第１領域における前記半導体層と、前記第１領域における前記絶縁層とを除去し、前記第１領域における前記基材層を露出させる工程；
（ｃ）前記（ｂ）工程の後、前記第２領域における前記半導体層上に、ゲート絶縁膜を介してゲート電極を形成する工程；
（ｄ）前記（ｃ）工程の後、エピタキシャル成長法により、前記第２領域における前記半導体層のうちの前記ゲート電極から露出した部分の表面上、及び前記第３領域における前記半導体層の表面上に、エピタキシャル層を形成する工程；
（ｅ）前記（ｄ）工程の後、イオン注入法により、前記第１領域における前記基材層、前記第２領域における前記エピタキシャル層、及び前記第３領域における前記エピタキシャル層のそれぞれに、第１導電型の不純物領域を形成する工程；
（ｆ）前記（ｅ）工程の後、前記基板上に層間絶縁膜を形成する工程；
（ｇ）前記（ｆ）工程の後、前記第１領域における前記層間絶縁膜に前記第１領域における前記不純物領域に達する第１コンタクトホール、前記第２領域における前記層間絶縁膜に前記第２領域における前記不純物領域にそれぞれ達する一対の第２コンタクトホール及び第３コンタクトホール、並びに前記第３領域における前記層間絶縁膜に前記第３領域における前記不純物領域にそれぞれ達する一対の第４コンタクトホール及び第５コンタクトホールを、それぞれ形成する工程； 
（ｈ）前記（ｇ）工程の後、前記第１コンタクトホール、前記第２コンタクトホール、前記第３コンタクトホール、前記第４コンタクトホール、及び前記第５コンタクトホールのそれぞれの内部に導電性部材を埋め込むことで、第１コンタクトプラグ、第２コンタクトプラグ、第３コンタクトプラグ、第４コンタクトプラグ、及び第５コンタクトプラグを形成する工程；
（ｉ）前記（ｈ）工程の後、前記層間絶縁膜上に第１配線パターン及び第２配線パターンを形成し、前記第１コンタクトプラグと前記第４コンタクトプラグに跨るように前記第１コンタクトプラグと前記第４コンタクトプラグに前記第１配線パターンを接続し、前記第５コンタクトプラグに前記第２配線パターンを接続する工程；
（ｊ）前記（ｉ）工程の後、前記第１コンタクトプラグ、前記第４コンタクトプラグ、前記第５コンタクトプラグ、前記第１配線パターン、及び前記第２配線パターンから成るテストパターンのうちの前記第１配線パターンと、前記テストパターンの前記第２配線パターンとの間に電流を流すことにより、前記テストパターンの抵抗値を測定する工程；
（ｋ）前記（ｊ）工程の後、前記（ｊ）工程で測定した前記テストパターンの抵抗値を、別の値と比較し、前記ゲート電極、前記ゲート絶縁膜、及び前記第２領域における前記エピタキシャル層から成るＭＩＳＦＥＴを検査する工程。
【０１０３】
［付記２］
付記１に記載の半導体装置の製造方法において、
前記基板は、複数のチップ領域と、前記複数のチップ領域のうちの互いに隣り合う２つのチップ領域間に位置するスクライブ領域と、を有し、
前記第２領域は、前記チップ領域内に位置しており、
前記第１領域及び前記第３領域は、前記スクライブ領域内に位置している。
【０１０４】
［付記３］
付記１に記載の半導体装置の製造方法において、
前記基板は、複数のチップ領域と、前記複数のチップ領域のうちの互いに隣り合う２つのチップ領域間に位置するスクライブ領域と、を有し、
前記第１領域ないし前記第３領域は、前記チップ領域内に位置している。
【０１０５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０６】
ＡＲ１  第１活性領域、ＡＲ２  第２活性領域、ＡＲ３  第３活性領域、ＡＲ４  第４活性領域、ＡＲ５  第５活性領域、ＡＲ６  第６活性領域、ＡＲ７  第７活性領域、ＡＲ８  第８活性領域、ＢＯＸ  絶縁膜、ＢＵＬＫ  基材層、ＣＨ  チップ領域、ＣＰ１  第１コンタクトプラグ、ＣＰ２  第２コンタクトプラグ、ＣＰ３  第３コンタクトプラグ、ＣＰ４  第４コンタクトプラグ、ＣＰ５  第５コンタクトプラグ、ＤＳＷ  ダミーサイドウォールスペーサ、ＤＲＡ  ドレイン領域、ＤＲＡａ  第１部分、ＤＲＡｂ  第２部分、ＥＰＩ  エピタキシャル層、ＧＥ  ゲート電極、ＧＯ  ゲート絶縁膜、ＩＬＤ  層間絶縁膜、ＩＳＬ  素子分離膜、ＩＲ  不純物領域、Ｌ  仮想線、Ｒ１  第１領域、Ｒ２  第２領域、Ｒ３  第３領域、Ｓ１  素子分離膜形成工程、Ｓ２  除去工程、Ｓ３  第１イオン注入工程、Ｓ４  ゲート絶縁膜形成工程、Ｓ５  ゲート電極形成工程、Ｓ６  エピタキシャル成長工程、Ｓ７  第２イオン注入工程、Ｓ８  サイドウォールスペーサ形成工程、Ｓ９  第３イオン注入工程、Ｓ１０  シリサイド膜形成工程、Ｓ１１  層間絶縁膜形成工程、Ｓ１２  コンタクトプラグ形成工程、Ｓ１３  配線パターン形成工程、Ｓ１４  検査工程、Ｓ１５  切断工程、ＳＯＩ  半導体層、ＳＣ  スクライブ領域、ＳＲ  ソース領域、ＳＲａ  第１部分、ＳＲｂ  第２部分、ＳＵＢ  半導体基板、ＳＷ  スイッチ部、ＳＷＳ  サイドウォールスペーサ、ＴＥＧ  テスト領域、ＴＰ１  第１テストパターン、ＴＰ２  第２テストパターン、Ｔｒ  トランジスタ、ＵＳ  単位構造、ＷＦ  半導体ウェハ、ＷＰ１  第１配線パターン、ＷＰ２  第２配線パターン、ＷＰ３  第３配線パターン、ＷＰ４  第４配線パターン、ＷＰ５  第５配線パターン、ＷＲ  ウェル領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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