(57)【要約】【課題】チャネル長を低減することの可能な酸化物半導体ＴＦＴを有するデマルチプレクサ回路を備えたアクティブマトリクス基板を提供する。【解決手段】  アクティブマトリクス基板は、複数のＴＦＴ３０を含むデマルチプレクサ回路を備え、各ＴＦＴは、ゲート電極３と、ソースコンタクト領域７ｓ、ドレインコンタクト領域７ｄおよびチャネル領域を含むソース・ドレイン間領域７ｓｄとを含む酸化物半導体層７と、ソース・ドレイン間領域７ｓｄの一部のみを覆うチャネル保護層９と、ソースコンタクト領域に接するソース電極８Ｓ、および、ドレインコンタクト領域に接するドレイン電極８Ｄとを有し、各ＴＦＴのチャネル長方向ＤＬのある断面において、ソース電極およびドレイン電極のいずれか一方の電極のチャネル領域側の端部ｐｓ１は、チャネル保護層９と接し、他方の電極のチャネル領域側の端部ｐｄ１は、チャネル保護層９と間隔を空けて配置されている。【選択図】図３
2019153656.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、
基板と、前記非表示領域に配置され、かつ、前記基板に支持されたデマルチプレクサ回路と、前記表示領域において、第１方向に延びる複数のソースバスラインおよび前記第１方向と交差する第２方向に延びる複数のゲートバスラインとを備えたアクティブマトリクス基板であって、
前記デマルチプレクサ回路は、複数のＴＦＴを含み、かつ、前記複数のソースバスラインに接続されており、
前記複数のＴＦＴのそれぞれは、
ゲート電極と、
ゲート絶縁層を介して前記ゲート電極に対向するように配置された酸化物半導体層であって、ソースコンタクト領域と、ドレインコンタクト領域と、前記ソースコンタクト領域および前記ドレインコンタクト領域の間に位置し、チャネル領域を含むソース・ドレイン間領域とを含む酸化物半導体層と、
前記酸化物半導体層の前記ソース・ドレイン間領域の一部のみを覆うチャネル保護層と、
前記酸化物半導体層の前記ソースコンタクト領域に接するソース電極、および、前記ドレインコンタクト領域に接するドレイン電極と
を有し、
前記複数のＴＦＴのそれぞれのチャネル長方向のある断面において、前記ソース電極および前記ドレイン電極のいずれか一方の電極のチャネル領域側の端部は、前記チャネル保護層と接し、他方の電極のチャネル領域側の端部は、前記チャネル保護層と間隔を空けて配置されている、アクティブマトリクス基板。
【請求項２】
前記複数のＴＦＴのそれぞれのチャネル長方向の別のある断面において、前記ソース電極および前記ドレイン電極の前記他方の電極の前記チャネル領域側の端部は、前記チャネル保護層と接し、前記一方の電極の前記チャネル領域側の端部は、前記チャネル保護層と間隔を空けて配置されている、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記チャネル保護層の厚さは、前記ソース電極および前記ドレイン電極の厚さの１／２以上である、請求項１または２に記載のアクティブマトリクス基板。
【請求項４】
前記チャネル保護層は、前記ソース電極および前記ドレイン電極よりも厚い、請求項１から３のいずれかに記載のアクティブマトリクス基板。
【請求項５】
前記複数のＴＦＴのそれぞれのチャネル長方向の前記ある断面において、前記一方の電極は前記チャネル保護層の側面と接し、上面と接していない、請求項１から４のいずれかに記載のアクティブマトリクス基板。
【請求項６】
前記複数のＴＦＴのそれぞれは、チャネル幅方向が前記第１方向、前記チャネル長方向が前記第２方向となるように配置されている、請求項１から５のいずれかに記載のアクティブマトリクス基板。
【請求項７】
前記基板の法線方向から見たとき、前記一方の電極のチャネル領域側の縁部は、前記チャネル保護層の側面に沿って凹部を有している、請求項１から６のいずれかに記載のアクティブマトリクス基板。
【請求項８】
前記基板の法線方向から見たとき、前記チャネル保護層は、前記チャネル長方向およびチャネル幅方向と交差する第３方向に延びており、前記チャネル保護層の前記第３方向における一方の端部は前記ソース電極と接し、他方の端部は前記ドレイン電極と接する、請求項１から７のいずれかに記載のアクティブマトリクス基板。
【請求項９】
前記ゲート電極は、前記基板と前記酸化物半導体層との間に配置されている、請求項１から８のいずれかに記載のアクティブマトリクス基板。
【請求項１０】
前記複数のＴＦＴのそれぞれは、前記酸化物半導体層における前記基板と反対側に配置された他のゲート電極をさらに備える、請求項９に記載のアクティブマトリクス基板。
【請求項１１】
前記ゲート電極は、前記酸化物半導体層における前記基板と反対側に配置されている、請求項１から８のいずれかに記載のアクティブマトリクス基板。
【請求項１２】
前記酸化物半導体層の前記ソース・ドレイン間領域のうち前記チャネル保護層で覆われていない部分は、前記チャネル保護層で覆われている部分よりも電気抵抗の低い低抵抗領域である、請求項１から１１のいずれかに記載のアクティブマトリクス基板。
【請求項１３】
前記複数の画素のそれぞれに配置された画素ＴＦＴをさらに備え、
前記画素ＴＦＴは、画素用酸化物半導体層と、前記画素用酸化物半導体層のチャネル領域を覆う画素用チャネル保護層とを含むエッチストップ型ＴＦＴであり、
前記画素用チャネル保護層の厚さは、前記複数のＴＦＴのそれぞれにおける前記チャネル保護層の厚さよりも小さい、請求項１から１２のいずれかに記載のアクティブマトリクス基板。
【請求項１４】
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１から１３のいずれかに記載のアクティブマトリクス基板。
【請求項１５】
前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む、請求項１４に記載のアクティブマトリクス基板。
【請求項１６】
前記デマルチプレクサ回路は、それぞれが、複数のビデオ信号線のうちの１つのビデオ信号線から、複数のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインへビデオ信号を分配する複数の単位回路を有し、
前記複数の単位回路のそれぞれは、少なくともｎ個のＴＦＴと、前記１つのビデオ信号線に接続されたｎ本の分岐配線とを有し、前記少なくともｎ個のＴＦＴのドレイン電極は、前記ｎ本のソースバスラインの１つに電気的に接続され、前記少なくともｎ個のＴＦＴのソース電極は、前記ｎ本の分岐配線の１つに電気的に接続されており、
前記複数のＴＦＴは、前記少なくともｎ個のＴＦＴを含む、請求項１から１５のいずれかに記載のアクティブマトリクス基板。
【請求項１７】
請求項１から１６に記載のアクティブマトリクス基板の製造方法であって、
前記酸化物半導体層と、前記酸化物半導体層の一部を覆う前記チャネル保護層とを形成する工程と、
前記酸化物半導体層および前記チャネル保護層を覆う導電膜を形成する工程であって、前記導電膜は前記チャネル保護層の形状を反映した凸部を有する、工程と、
前記導電膜上にマスクを形成する工程と、
前記マスクを用いて前記導電膜のエッチングを行うことにより、前記ソース電極および前記ドレイン電極を得る工程と
を包含し、
前記導電膜上にマスクを形成する工程は、
前記導電膜上にレジスト膜を形成する工程であって、前記レジスト膜は、前記導電膜の前記凸部上に位置する部分は、他の部分より薄い、形成工程と、
フォトマスクを用いて前記レジスト膜を露光し、次いで現像を行い、前記レジスト膜のうち前記フォトマスクで規定された部分を除去することで、開口部を有する前記マスクを得る工程であって、前記レジスト膜の前記凸部上に位置する部分のうち、前記フォトマスクで規定されていない部分も除去されることにより、前記基板の法線方向から見たとき、前記開口部の輪郭の一部は前記チャネル保護層の縁部と整合する、マスク形成工程と
を含む、アクティブマトリクス基板の製造方法。
【請求項１８】
複数のＴＦＴを備えたアクティブマトリクス基板の製造方法であって、
前記複数のＴＦＴを形成する領域のそれぞれに酸化物半導体ＴＦＴを形成する工程を包含し、前記酸化物半導体ＴＦＴを形成する工程は、
前記複数のＴＦＴを形成する前記領域のそれぞれに酸化物半導体層を形成する工程と、
前記酸化物半導体層の一部のみを覆うチャネル保護層を形成する工程と、
前記酸化物半導体層および前記チャネル保護層を覆う導電膜を形成する工程であって、前記導電膜は前記チャネル保護層の形状を反映した凸部を有する、工程と、
前記導電膜上にマスクを形成する工程と、
前記マスクを用いて前記導電膜のエッチングを行うことにより、前記ソース電極および前記ドレイン電極を得る工程と
を包含し、
前記導電膜上にマスクを形成する工程は、
前記導電膜上にレジスト膜を形成する工程であって、前記レジスト膜は、前記導電膜の前記凸部上に位置する部分は、他の部分より薄い、形成工程と、
フォトマスクを用いて前記レジスト膜を露光し、次いで現像を行い、前記レジスト膜のうち前記フォトマスクで規定された部分を除去することで、開口部を有する前記マスクを得る工程であって、前記レジスト膜の前記凸部上に位置する部分のうち、前記フォトマスクで規定されていない部分も除去されることにより、前記基板の法線方向から見たとき、前記開口部の輪郭の一部は前記チャネル保護層の縁部と整合する、マスク形成工程と
を含む、アクティブマトリクス基板の製造方法。
【請求項１９】
前記チャネル保護層は前記導電膜よりも厚い、請求項１８に記載のアクティブマトリクス基板の製造方法。
【請求項２０】
複数のＴＦＴを含むデマルチプレクサ回路であって、
前記複数のＴＦＴのそれぞれは、
ゲート電極と、
ゲート絶縁層を介して前記ゲート電極に対向するように配置された酸化物半導体層であって、ソースコンタクト領域と、ドレインコンタクト領域と、前記ソースコンタクト領域および前記ドレインコンタクト領域の間に位置し、チャネル領域を含むソース・ドレイン間領域とを含む酸化物半導体層と、
前記酸化物半導体層の前記ソース・ドレイン間領域の一部のみを覆うチャネル保護層と、
前記酸化物半導体層の前記ソースコンタクト領域に接するソース電極、および、前記ドレインコンタクト領域に接するドレイン電極と
を有し、
前記複数のＴＦＴのそれぞれのチャネル長方向のある断面において、前記ソース電極および前記ドレイン電極のいずれか一方の電極のチャネル領域側の端部は、前記チャネル保護層と接し、他方の電極のチャネル領域側の端部は、前記チャネル保護層と間隔を空けて配置されている、デマルチプレクサ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デマルチプレクサ回路を備えたアクティブマトリクス基板、およびデマルチプレクサ回路に関する。
【背景技術】
【０００２】
液晶表示装置等に用いられるアクティブマトリクス基板は、複数の画素を有する表示領域と、表示領域以外の領域（非表示領域または額縁領域）とを有している。表示領域において、複数の画素は行方向および列方向に２次元に配列されている。各画素は、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
【０００３】
ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。
【０００４】
アクティブマトリクス基板の非表示領域に、駆動回路などの周辺回路をモノリシック（一体的）に形成される場合がある。駆動回路をモノリシックに形成することによって、非表示領域の狭小化や、実装工程簡略化によるコストダウンが実現される。例えば、非表示領域において、ゲートドライバ回路がモノリシックに形成され、ソースドライバ回路がＣＯＧ（Ｃｈｉｐ  ｏｎ  Ｇｌａｓｓ）方式で実装される場合がある。
【０００５】
スマートフォンなどの狭額縁化の要求の高いデバイスでは、ゲートドライバに加えて、ソース切替（Ｓｏｕｒｃｅ  Ｓｈａｒｅｄ  Ｄｒｉｖｉｎｇ：ＳＳＤ）回路などのデマルチプレクサ回路をモノリシックに形成することが提案されている（例えば特許文献１）。ＳＳＤ回路は、ソースドライバの各端子からのビデオ信号線１本から、複数本のソースバスラインへビデオデータを振り分ける回路である。ＳＳＤ回路の搭載により、非表示領域における端子部が配置される領域（端子部形成領域）をさらに狭くできる。また、ソースドライバからの出力数が減り、回路規模を小さくできるので、ドライバＩＣのコストを低減できる。
【０００６】
駆動回路やＳＳＤ回路などの周辺回路はＴＦＴを含んでいる。本明細書では、表示領域の各画素にスイッチング素子として配置されるＴＦＴを「画素ＴＦＴ」、周辺回路を構成するＴＦＴを「回路ＴＦＴ」と呼ぶ。また、回路ＴＦＴのうちデマルチプレクサ回路（またはＳＳＤ回路）においてスイッチング素子として用いられるＴＦＴを「ＤＭＸ回路用ＴＦＴ」（または「ＳＳＤ回路用ＴＦＴ」）と呼ぶ。画素ＴＦＴとして酸化物半導体ＴＦＴを用いたアクティブマトリクス基板では、製造プロセスの観点から、回路ＴＦＴとして、画素ＴＦＴと同じ酸化物半導体膜を用いた酸化物半導体ＴＦＴを形成することが好ましい。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２０１１／１１８０７９号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＳＳＤ回路用ＴＦＴなどのＤＭＸ回路用ＴＦＴには比較的大電流を流すため、ＤＭＸ回路用ＴＦＴのチャネル長Ｌを短くし、かつ、チャネル幅Ｗを大きくすることが好ましい。特に、表示装置の高精細化に伴い、ＤＭＸ回路用ＴＦＴをより狭い領域（ソースバスラインの間隔など）に形成することがあり、ＤＭＸ回路用ＴＦＴのチャネル長Ｌをさらに低減することが求められている。
【０００９】
しかしながら、本発明者が検討したところ、ＤＭＸ回路用ＴＦＴとして酸化物半導体ＴＦＴを用いる場合、酸化物半導体ＴＦＴの信頼性を確保しつつ、チャネル長Ｌをさらに低減することは困難な場合があった。詳細は後述する。
【００１０】
本発明の実施形態は上記事情に鑑みてなされたものであり、その目的は、チャネル長を低減することの可能な酸化物半導体ＴＦＴを有するデマルチプレクサ回路を備えたアクティブマトリクス基板を提供する。
【課題を解決するための手段】
【００１１】
本発明による一実施形態のアクティブマトリクス基板は、複数の画素を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、基板と、前記非表示領域に配置され、かつ、前記基板に支持されたデマルチプレクサ回路と、前記表示領域において、第１方向に延びる複数のソースバスラインおよび前記第１方向と交差する第２方向に延びる複数のゲートバスラインとを備えたアクティブマトリクス基板であって、前記デマルチプレクサ回路は、複数のＴＦＴを含み、かつ、前記複数のソースバスラインに接続されており、前記複数のＴＦＴのそれぞれは、ゲート電極と、ゲート絶縁層を介して前記ゲート電極に対向するように配置された酸化物半導体層であって、ソースコンタクト領域と、ドレインコンタクト領域と、前記ソースコンタクト領域および前記ドレインコンタクト領域の間に位置し、チャネル領域を含むソース・ドレイン間領域とを含む酸化物半導体層と、前記酸化物半導体層の前記ソース・ドレイン間領域の一部のみを覆うチャネル保護層と、前記酸化物半導体層の前記ソースコンタクト領域に接するソース電極、および、前記ドレインコンタクト領域に接するドレイン電極とを有し、前記複数のＴＦＴのそれぞれのチャネル長方向のある断面において、前記ソース電極および前記ドレイン電極のいずれか一方の電極のチャネル領域側の端部は、前記チャネル保護層と接し、他方の電極のチャネル領域側の端部は、前記チャネル保護層と間隔を空けて配置されている。
【００１２】
ある実施形態において、前記複数のＴＦＴのそれぞれのチャネル長方向の別のある断面において、前記ソース電極および前記ドレイン電極の前記他方の電極の前記チャネル領域側の端部は、前記チャネル保護層と接し、前記一方の電極の前記チャネル領域側の端部は、前記チャネル保護層と間隔を空けて配置されている。
【００１３】
ある実施形態において、前記チャネル保護層の厚さは、前記ソース電極および前記ドレイン電極の厚さの１／２以上である。
【００１４】
ある実施形態において、前記チャネル保護層は、前記ソース電極および前記ドレイン電極よりも厚い。
【００１５】
ある実施形態において、前記複数のＴＦＴのそれぞれのチャネル長方向の前記ある断面において、前記一方の電極は前記チャネル保護層の側面と接し、上面と接していない。
【００１６】
ある実施形態において、前記複数のＴＦＴのそれぞれは、チャネル幅方向が前記第１方向、前記チャネル長方向が前記第２方向となるように配置されている。
【００１７】
ある実施形態において、前記基板の法線方向から見たとき、前記一方の電極のチャネル領域側の縁部は、前記チャネル保護層の側面に沿って凹部を有している。
【００１８】
ある実施形態において、前記基板の法線方向から見たとき、前記チャネル保護層は、前記チャネル長方向およびチャネル幅方向と交差する第３方向に延びており、前記チャネル保護層の前記第３方向における一方の端部は前記ソース電極と接し、他方の端部は前記ドレイン電極と接する。
【００１９】
ある実施形態において、前記ゲート電極は、前記基板と前記酸化物半導体層との間に配置されている。
【００２０】
ある実施形態において、前記複数のＴＦＴのそれぞれは、前記酸化物半導体層における前記基板と反対側に配置された他のゲート電極をさらに備える。
【００２１】
ある実施形態において、前記ゲート電極は、前記酸化物半導体層における前記基板と反対側に配置されている。
【００２２】
ある実施形態において、前記酸化物半導体層の前記ソース・ドレイン間領域のうち前記チャネル保護層で覆われていない部分は、前記チャネル保護層で覆われている部分よりも電気抵抗の低い低抵抗領域である。
【００２３】
ある実施形態において、前記複数の画素のそれぞれに配置された画素ＴＦＴをさらに備え、前記画素ＴＦＴは、画素用酸化物半導体層と、前記画素用酸化物半導体層のチャネル領域を覆う画素用チャネル保護層とを含むエッチストップ型ＴＦＴであり、前記画素用チャネル保護層の厚さは、前記複数のＴＦＴのそれぞれにおける前記チャネル保護層の厚さよりも小さい。
【００２４】
ある実施形態において、前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。
【００２５】
ある実施形態において、前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む。
【００２６】
ある実施形態において、前記デマルチプレクサ回路は、それぞれが、複数のビデオ信号線のうちの１つのビデオ信号線から、複数のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインへビデオ信号を分配する複数の単位回路を有し、前記複数の単位回路のそれぞれは、少なくともｎ個のＴＦＴと、前記１つのビデオ信号線に接続されたｎ本の分岐配線とを有し、前記少なくともｎ個のＴＦＴのドレイン電極は、前記ｎ本のソースバスラインの１つに電気的に接続され、前記少なくともｎ個のＴＦＴのソース電極は、前記ｎ本の分岐配線の１つに電気的に接続されており、前記複数のＴＦＴは、前記少なくともｎ個のＴＦＴを含む。
【００２７】
本発明による一実施形態のアクティブマトリクス基板の製造方法は、上記のいずれかのアクティブマトリクス基板の製造方法であって、前記酸化物半導体層と、前記酸化物半導体層の一部を覆う前記チャネル保護層とを形成する工程と、前記酸化物半導体層および前記チャネル保護層を覆う導電膜を形成する工程であって、前記導電膜は前記チャネル保護層の形状を反映した凸部を有する、工程と、前記導電膜上にマスクを形成する工程と、前記マスクを用いて前記導電膜のエッチングを行うことにより、前記ソース電極および前記ドレイン電極を得る工程とを包含し、前記導電膜上にマスクを形成する工程は、前記導電膜上にレジスト膜を形成する工程であって、前記レジスト膜は、前記導電膜の前記凸部上に位置する部分は、他の部分より薄い、形成工程と、フォトマスクを用いて前記レジスト膜を露光し、次いで現像を行い、前記レジスト膜のうち前記フォトマスクで規定された部分を除去することで、開口部を有する前記マスクを得る工程であって、前記レジスト膜の前記凸部上に位置する部分のうち、前記フォトマスクで規定されていない部分も除去されることにより、前記基板の法線方向から見たとき、前記開口部の輪郭の一部は前記チャネル保護層の縁部と整合する、マスク形成工程とを含む。
【００２８】
本発明による他の実施形態のアクティブマトリクス基板の製造方法は、複数のＴＦＴを備えたアクティブマトリクス基板の製造方法であって、前記複数のＴＦＴを形成する領域のそれぞれに酸化物半導体ＴＦＴを形成する工程を包含し、前記酸化物半導体ＴＦＴを形成する工程は、前記複数のＴＦＴを形成する前記領域のそれぞれに酸化物半導体層を形成する工程と、前記酸化物半導体層の一部のみを覆うチャネル保護層を形成する工程と、前記酸化物半導体層および前記チャネル保護層を覆う導電膜を形成する工程であって、前記導電膜は前記チャネル保護層の形状を反映した凸部を有する、工程と、前記導電膜上にマスクを形成する工程と、前記マスクを用いて前記導電膜のエッチングを行うことにより、前記ソース電極および前記ドレイン電極を得る工程とを包含し、前記導電膜上にマスクを形成する工程は、前記導電膜上にレジスト膜を形成する工程であって、前記レジスト膜は、前記導電膜の前記凸部上に位置する部分は、他の部分より薄い、形成工程と、フォトマスクを用いて前記レジスト膜を露光し、次いで現像を行い、前記レジスト膜のうち前記フォトマスクで規定された部分を除去することで、開口部を有する前記マスクを得る工程であって、前記レジスト膜の前記凸部上に位置する部分のうち、前記フォトマスクで規定されていない部分も除去されることにより、前記基板の法線方向から見たとき、前記開口部の輪郭の一部は前記チャネル保護層の縁部と整合する、マスク形成工程とを含む。
【００２９】
ある実施形態において、前記チャネル保護層は前記導電膜よりも厚い。
【００３０】
本発明による一実施形態のデマルチプレクサ回路は、複数のＴＦＴを含むデマルチプレクサ回路であって、前記複数のＴＦＴのそれぞれは、ゲート電極と、ゲート絶縁層を介して前記ゲート電極に対向するように配置された酸化物半導体層であって、ソースコンタクト領域と、ドレインコンタクト領域と、前記ソースコンタクト領域および前記ドレインコンタクト領域の間に位置し、チャネル領域を含むソース・ドレイン間領域とを含む酸化物半導体層と、前記酸化物半導体層の前記ソース・ドレイン間領域の一部のみを覆うチャネル保護層と、前記酸化物半導体層の前記ソースコンタクト領域に接するソース電極、および、前記ドレインコンタクト領域に接するドレイン電極とを有し、前記複数のＴＦＴのそれぞれのチャネル長方向のある断面において、前記ソース電極および前記ドレイン電極のいずれか一方の電極のチャネル領域側の端部は、前記チャネル保護層と接し、他方の電極のチャネル領域側の端部は、前記チャネル保護層と間隔を空けて配置されている。
【発明の効果】
【００３１】
本発明の一実施形態によると、チャネル長を低減することの可能な酸化物半導体ＴＦＴを有するデマルチプレクサ回路を備えたアクティブマトリクス基板が提供される。
【図面の簡単な説明】
【００３２】
【図１】第１の実施形態のアクティブマトリクス基板１０００の平面構造の一例を示す概略図である。
【図２】第１の実施形態のアクティブマトリクス基板１０００におけるデマルチプレクサ回路ＤＭＸ＿Ａを示す図である。
【図３】（ａ）および（ｂ）は、それぞれ、第１の実施形態におけるＤＭＸ回路用ＴＦＴ３０を例示する平面図および断面図である。
【図４Ａ】（ａ）および（ｂ）は、それぞれ、ＤＭＸ回路用ＴＦＴ３０の製造方法の一例を説明するための断面図である。
【図４Ｂ】（ａ）および（ｂ）は、それぞれ、ＤＭＸ回路用ＴＦＴ３０の製造方法の他の例を説明するための断面図である。
【図５】（ａ）および（ｂ）は、それぞれ、第１の実施形態における他のＤＭＸ回路用ＴＦＴを例示する平面図および断面図である。
【図６】（ａ）は、変形例１のＤＭＸ回路用ＴＦＴ３１を示す平面図であり、（ｂ）および（ｃ）は、それぞれ、ＤＭＸ回路用ＴＦＴ３１の断面図である。
【図７】（ａ）は、変形例２のＤＭＸ回路用ＴＦＴ３２を示す平面図であり、（ｂ）〜（ｄ）は、それぞれ、ＤＭＸ回路用ＴＦＴ３２の断面図である。
【図８】（ａ）および（ｂ）は、それぞれ、変形例３のＤＭＸ回路用ＴＦＴ３３を例示する平面図および断面図であり、（ｃ）は、ＴＦＴ３３の製造プロセスを説明するための断面図である。
【図９】（ａ）は、変形例４のＤＭＸ回路用ＴＦＴ３４を例示する平面図であり、（ｂ）および（ｃ）は、それぞれ、ＤＭＸ回路用ＴＦＴ３４の断面図である。
【図１０】（ａ）および（ｂ）は、それぞれ、変形例５のＤＭＸ回路用ＴＦＴ３５を例示する平面図および断面図である。
【図１１】デマルチプレクサ回路ＤＭＸ＿Ａにおける単位回路１００のレイアウトを例示する平面図である。
【図１２】第１の実施形態における他のデマルチプレクサ回路ＤＭＸ＿Ｂのサブ回路２００を示す図である。
【図１３】デマルチプレクサ回路ＤＭＸ＿Ｂのレイアウトの概略を例示する平面図である。
【図１４】デマルチプレクサ回路ＤＭＸ＿Ｂにおけるサブ回路２００Ａのレイアウトの一例を示す平面図である。
【図１５】（ａ）および（ｂ）は、それぞれ、アクティブマトリクス基板１０００における画素領域ＰＩＸの平面図およびＡ−Ａ’線に沿った断面図である。
【図１６】（ａ）および（ｂ）は、それぞれ、参考例１のチャネルエッチ型の酸化物半導体ＴＦＴ９１０を示す平面図および断面図であり、（ｃ）は、酸化物半導体ＴＦＴ９１０の製造プロセスを説明するための断面図である。
【図１７】（ａ）および（ｂ）は、それぞれ、参考例２のエッチストップ型の酸化物半導体ＴＦＴ９２０を示す平面図および断面図であり、（ｃ）は、酸化物半導体ＴＦＴ９２０の製造プロセスを説明するための断面図である。
【発明を実施するための形態】
【００３３】
アクティブマトリクス基板の高精細化を実現するためには、ドライエッチングで高精度に加工可能な導電膜を用いて、ソースバスラインを含むソースメタル層を形成することが好ましい。このような導電膜（以下、「ソース用導電膜」と呼ぶ。）として、例えばＡｌ（アルミニウム）膜が用いられる。Ａｌの拡散を抑制する等の目的で、Ａｌ膜とＴｉ（チタン）膜との積層膜（例えばＴｉ／Ａｌ／Ｔｉ膜）を用いることもある。
【００３４】
画素ＴＦＴおよび回路ＴＦＴのソース／ドレイン電極も、ソース用導電膜を用いて形成されることが多い。例えば、酸化物半導体ＴＦＴの活性層となる酸化物半導体層を覆うようにソース用導電膜（例えばＴｉ／Ａｌ／Ｔｉ膜）を形成し、ソース用導電膜のドライエッチング（例えば塩素を用いたドライエッチング）を行うことでソース／ドレイン電極が得られる。
【００３５】
本発明者が検討したところ、上記方法で酸化物半導体ＴＦＴのソース／ドレイン電極を形成すると、酸化物半導体層に、ドライエッチング時の生成物による腐食（コロージョンまたはアフターコロージョン）が発生する可能性があることを見出した。これは、酸化物半導体ＴＦＴの特性不良の要因となり得る。特に、チャネル幅の大きいＤＭＸ回路用ＴＦＴでは、酸化物半導体層のうち上記生成物と接触する部分の面積が大きくなるので、コロージョンによる特性不良が生じやすくなる。
【００３６】
以下、コロージョンが発生する理由を詳しく説明する。
【００３７】
図１６（ａ）および（ｂ）は、それぞれ、参考例１の酸化物半導体ＴＦＴ（以下、「ＴＦＴ」と略す。）９１０の平面図および断面図である。図１６（ｃ）は、酸化物半導体ＴＦＴ９１０の製造プロセスを説明するための断面図である。
【００３８】
ＴＦＴ９１０は、基板１に支持されたゲート電極３、ゲート電極３を覆うゲート絶縁層５、ゲート絶縁層５上に配置された酸化物半導体層７、ソース電極８Ｓおよびドレイン電極８Ｄを有している。ソース電極８Ｓおよびドレイン電極８Ｄは、それぞれ、酸化物半導体層７と直接接している。ＴＦＴ９１０では、酸化物半導体層７のうちソース電極８Ｓおよびドレイン電極８Ｄの間に位置する部分がチャネル領域７ｃとなる。チャネル領域７ｃは、ＴＦＴ９１０を覆う無機絶縁層（パッシベーション膜）１１と直接接している。
【００３９】
ＴＦＴ９１０では、チャネル領域７ｃにおける電流が流れる方向の長さ（チャネル長）Ｌは、ソース電極８Ｓとドレイン電極８Ｄとの間隔の長さｄ１（以下、「電極間距離ｄ１」と呼ぶ。）と等しくなる（Ｌ＝ｄ１）。電極間距離ｄ１は、加工精度にもよるが、例えば３μｍ程度であってもよい。
【００４０】
ＴＦＴ９１０は、次のようにして製造される。まず、基板１に、ゲート電極３およびゲート電極３を覆うゲート絶縁層５を形成し、ゲート絶縁層５上に酸化物半導体層７を形成する。次いで、酸化物半導体層７を覆うようにソース用導電膜（例えばＴｉ／Ａｌ／Ｔｉ膜）を形成する。この後、図１６（ｃ）に示すように、ソース用導電膜上にレジスト膜１０を形成し、レジスト膜１０をエッチングマスクとしてソース用導電膜のドライエッチングを行う。このときＤＭＸ回路用ＴＦＴに適した高精度なパターンを得るためには、塩素または塩素化合物（三塩化ホウ素など）を含むエッチングガスを用いてドライエッチングを行うことが好ましい。これにより、ソース用導電膜からソース電極８Ｓおよびドレイン電極８Ｄを得る（ソース・ドレイン分離工程）。このとき、ソース用導電膜のドライエッチングによって、酸化物半導体層７の表面の一部（チャネル領域となる部分）が露出する。このため、ドライエッチングで発生した生成物１２ａは、酸化物半導体層７の露出した表面に付着する。生成物１２ａはエッチングガスに由来する塩素を含むので、この後、基板１が大気中で搬送される際に、生成物１２ａが大気中の水分と反応し、塩酸を生成することがある。塩酸が生成されると、従来知られるアルミニウム部のコロージョンに加えて、酸化物半導体にもコロージョンが発生することがわかった。酸化物半導体はアルミニウムと同様に塩酸に溶解し、酸化物半導体層７に腐食（コロージョン）１２ｂが発生し得る。酸化物半導体層７のコロージョン１２ｂは、酸化物半導体ＴＦＴ９１０の特性不良（例えばリーク不良）が生じる要因となる。
【００４１】
なお、上記では、Ａｌを含むソース用導電膜を用いる場合を例に説明したが、ソース用導電膜がＣｕを含む場合でも、生成物１２ａが塩素を含む場合には、酸化物半導体層表面にコロージョン等のダメージが発生することが観察された。
【００４２】
これに対し、本発明者が検討を重ねたところ、酸化物半導体層のチャネル領域となる部分上に、所定の厚さの保護層（チャネル保護層）を設けることで、酸化物半導体層におけるコロージョンの発生を抑制できることが分かった。なお、ソース／ドレイン電極と酸化物半導体層との間にチャネル保護層を有するＴＦＴ構造を「チャネル保護型」または「エッチストップ型」、チャネル保護層を有していないＴＦＴ構造（図１６）を「チャネルエッチ型」と呼ぶ。
【００４３】
図１７（ａ）および（ｂ）は、それぞれ、参考例２の酸化物半導体ＴＦＴ９２０の平面図および断面図である。図１７（ｃ）は、酸化物半導体ＴＦＴ９２０の製造プロセスを説明するための断面図である。
【００４４】
ＴＦＴ９２０は、エッチストップ型のＴＦＴである。ＴＦＴ９２０は、酸化物半導体層７とソース電極８Ｓおよびドレイン電極８Ｄとの間にチャネル保護層９を有する点で、参考例１のＴＦＴ９１０（チャネルエッチ型ＴＦＴ）と異なる。ＴＦＴ９２０でも、酸化物半導体層７のうちソース電極８Ｓと接する領域７ｓと、ドレイン電極８Ｄと接する領域７ｄとの間に位置する部分がチャネル領域７ｃとなる。チャネル領域７ｃはチャネル保護層９で覆われている。チャネル保護層９は、例えば酸化珪素層などの絶縁層である。
【００４５】
ＴＦＴ９２０では、ソース・ドレイン分離工程で酸化物半導体層７のチャネル領域となる部分が露出しないように、チャネル保護層９のチャネル長方向の幅は、電極間距離ｄ１よりも大きくなるように設計される。このため、ソース電極８Ｓおよびドレイン電極８Ｄのチャネル領域側の端部は、チャネル保護層９と重なるように配置される。ドレイン電極８Ｄとチャネル保護層９とが重なる部分のチャネル長方向の長さｄ２、および、ソース電極８Ｓとチャネル保護層９とが重なる部分のチャネル長方向の長さｄ３は、チャネル保護層９とソース電極８Ｓおよびドレイン電極８Ｄとの間のレイヤー間アライメントマージンを考慮して決められる。
【００４６】
ＴＦＴ９２０を製造する際には、酸化物半導体層７を形成した後、酸化物半導体層７の一部（チャネル領域となる部分）の上にチャネル保護層９を設ける。次いで、酸化物半導体層７およびチャネル保護層９を覆うようにソース用導電膜を形成する。この後、図１７（ｃ）に示すように、レジスト膜１０をマスクとしてソース用導電膜をパターニングすることで、ソース電極８Ｓおよびドレイン電極８Ｄを得る（ソース・ドレイン分離工程）。この例では、酸化物半導体層７のうちソース電極８Ｓとドレイン電極８Ｄとの間に位置する部分はチャネル保護層９で覆われているので、酸化物半導体層７の表面は露出されない。このため、ドライエッチングの生成物１２ａは、チャネル保護層９の表面に付着し、酸化物半導体層７とは接触しない。従って、酸化物半導体層７におけるコロージョンの発生を抑制できる。
【００４７】
しかしながら、エッチストップ型のＴＦＴ９２０では、チャネル長Ｌを低減することが困難である。ＴＦＴ９２０のチャネル長Ｌは、電極間距離ｄ１に、ソース電極８Ｓ、ドレイン電極８Ｄがチャネル保護層９と重なる部分の長さｄ２、ｄ３を加えた長さとなる（Ｌ＝ｄ１＋ｄ２＋ｄ３）。従って、ＴＦＴ９２０のチャネル長Ｌは、上述したチャネルエッチ型のＴＦＴ９１０（図１６）のチャネル長Ｌ（＝ｄ１）よりも、長さ（ｄ２＋ｄ３）だけ大きくなってしまう。
【００４８】
そこで、本発明者は、コロージョンに起因する酸化物半導体ＴＦＴの特性不良の発生を抑制しつつ、従来のエッチストップ型ＴＦＴよりもチャネル長Ｌを低減することの可能な新規なＴＦＴ構造を見出し、本願発明に想到した。
【００４９】
そこで、本発明者は、コロージョンに起因する酸化物半導体ＴＦＴの特性不良の発生を抑制しつつ、従来のエッチストップ型ＴＦＴよりもチャネル長Ｌを低減することの可能な新規なＴＦＴ構造を見出し、本願発明に想到した。
【００５０】
（第１の実施形態）
以下、図面を参照しながら、第１の実施形態のアクティブマトリクス基板を説明する。以下では、デマルチプレクサ回路（ＳＳＤ回路）およびゲートドライバがモノリシックに形成され、ソースドライバが実装されたアクティブマトリクス基板を例に説明する。なお、本実施形態のアクティブマトリクス基板は、少なくともＳＳＤ回路がモノリシックに形成されていればよい。
【００５１】
＜アクティブマトリクス基板の構造＞
図１は、本実施形態のアクティブマトリクス基板１０００の平面構造の一例を示す概略図である。
【００５２】
アクティブマトリクス基板１０００は、表示領域ＤＲと、表示領域ＤＲ以外の領域（非表示領域または額縁領域）ＦＲとを有している。表示領域ＤＲは、マトリクス状に配列された画素領域Ｐによって構成されている。画素領域Ｐ（単に「画素」と呼ぶこともある）は、表示装置の画素に対応する領域である。非表示領域ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。
【００５３】
非表示領域ＦＲは、端子部が形成される端子部形成領域、駆動回路が一体的（モノリシック）に設けられる駆動回路形成領域などを含んでいる。駆動回路形成領域には、例えばゲートドライバＧＤ、デマルチプレクサ回路ＤＭＸなどがモノリシックに設けられている。ソースドライバＳＤは、例えば、アクティブマトリクス基板１０００に実装されている。図示する例では、ゲートドライバＧＤは表示領域ＤＲを挟んで両側に位置する領域ＦＲａに配置され、ソースドライバＳＤは表示領域ＤＲの下側に位置する領域ＦＲｂに実装されている。デマルチプレクサ回路ＤＭＸは、領域ＦＲｂにおいて、非表示領域ＦＲとソースドライバＳＤとの間に配置されており、ＳＳＤ回路として機能する。
【００５４】
表示領域ＤＲには、行方向（ｘ方向）に延びる複数のゲートバスラインＧＬと、列方向（ｙ方向）に延びる複数のソースバスラインＳＬとが形成されている。各画素領域Ｐは、例えばゲートバスラインＧＬおよびソースバスラインＳＬで規定されている。ゲートバスラインＧＬは、それぞれ、ゲートドライバＧＤの各端子に接続されている。ソースバスラインＳＬは、それぞれ、ソースドライバＳＤの各端子に接続されている。
【００５５】
各画素領域Ｐは、ＴＦＴ（以下、「画素ＴＦＴ」）１３０と、画素電極ＰＥとを有している。画素ＴＦＴ１３０のゲート電極は、対応するゲートバスラインＧＬに電気的に接続され、ソース電極は、対応するソースバスラインＳＬに電気的に接続されている。ドレイン電極は画素電極ＰＥに電気的に接続されている。アクティブマトリクス基板１０００を、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界モードの表示装置に適用する場合には、図示しないが、アクティブマトリクス基板１０００に、複数の画素に対して共通の電極（共通電極）が設けられる。
【００５６】
＜デマルチプレクサ回路ＤＭＸの構成＞
図２は、本実施形態のアクティブマトリクス基板１０００におけるデマルチプレクサ回路ＤＭＸ＿Ａの構成および動作を説明するための図である。
【００５７】
ソースドライバＳＤと表示領域ＤＲとの間には、デマルチプレクサ回路ＤＭＸ＿Ａが配置されている。
【００５８】
デマルチプレクサ回路ＤＭＸ＿Ａは、複数の単位回路１００（１）〜１００（ｉ）（ｉは２以上の整数）（以下、「単位回路１００」と総称することがある）と、ｎ本（ここでは３本）の制御信号幹線ＡＳＷ〜ＣＳＷとを含んでいる。制御信号幹線ＡＳＷ〜ＣＳＷは制御回路１５０に接続されている。
【００５９】
ソースドライバＳＤの出力ピンＰＩＮのそれぞれには、複数のビデオ信号線ＤＯ（１）〜ＤＯ（ｉ）（「ビデオ信号線ＤＯ」と総称することがある）のいずれかが接続されている。１本のビデオ信号線ＤＯには、グループ化されたｎ本（ｎは２以上の整数、ここではｎ＝３）のソースバスラインＳＬが対応付けられている。ビデオ信号線ＤＯとグループ化されたソースバスラインＳＬとの間には、単位回路１００がビデオ信号線単位で設けられている。単位回路１００は、１つのビデオ信号線ＤＯから、ｎ本ソースバスラインＳＬへビデオデータを分配する。
【００６０】
ここでは、複数のビデオ信号線ＤＯ（１）〜ＤＯ（ｉ）のうちＮ番目のビデオ信号線をＤＯ（Ｎ）（Ｎは１からｉまでの整数）、ビデオ信号線ＤＯ（Ｎ）に対応付けられた単位回路１００およびソースバスラインＳＬを、それぞれ、１００（Ｎ）、ＳＬ（Ｎ−１）〜ＳＬ（Ｎ−ｎ）とする。ソースバスラインＳＬ（Ｎ−１）〜ＳＬ（Ｎ−ｎ）は、例えば、Ｒ、Ｇ、Ｂ画素に対応付けられていてもよい（すなわちｎ＝３）。
【００６１】
単位回路１００（Ｎ）は、ビデオ信号線ＤＯ（Ｎ）に接続されたｎ本の分岐配線Ｂ１〜Ｂｎと、ｎ個のＤＭＸ回路用ＴＦＴ３０（１）〜３０（ｎ）（以下、「ＴＦＴ３０」と総称することがある）とを備える。
【００６２】
ＴＦＴ３０は選択スイッチとして機能する。ＴＦＴ３０のゲート電極は、ｎ本の制御信号幹線ＡＳＷ、ＢＳＷ、ＣＳＷのうちの対応する１つに電気的に接続されている。ＴＦＴ３０のソース電極は、分岐配線Ｂ１〜Ｂｎのうちの対応する１つに電気的に接続されている。ＴＦＴ３０のドレイン電極は、ソースバスラインＳＬ（Ｎ−１）〜ＳＬ（Ｎ−３）のうちの対応する１つのソースバスラインに接続されている。
【００６３】
ＴＦＴ３０のゲート電極には、制御信号幹線ＡＳＷ〜ＣＳＷの１つから選択信号が供給される。選択信号は、同一のグループ内における選択スイッチのオン期間を規定しており、ソースドライバＳＤからの時系列的な信号出力と同期している。単位回路１００（Ｎ）は、ビデオ信号線ＤＯ（Ｎ）の出力を時分割することで得られるデータ電位を複数のソースバスラインＳＬ（Ｎ−１）〜ソースバスラインＳＬ（Ｎ−ｎ）に時系列的に書き込む（時分割駆動）。これにより、ソースドライバＳＤの出力ピンＰＩＮの数を削減できることができるので、非表示領域ＦＲの面積をさらに低減できる（狭額縁化）。
【００６４】
なお、デマルチプレクサ回路ＤＭＸを用いた表示装置の動作、時分割駆動のタイミングチャートなどは、例えば特開２００８−２２５０３６号公報、特開２００６−１１９４０４号公報、国際公開２０１１／１１８０７９号（特許文献１）などに開示されている。本明細書では、参考のため、特開２００８−２２５０３６号公報、特開２００６−１１９４０４号および国際公開２０１１／１１８０７９号公報の開示内容の全てを援用する。
【００６５】
＜ＤＭＸ回路用ＴＦＴの構造＞
図３（ａ）および（ｂ）は、それぞれ、ＤＭＸ回路用ＴＦＴ３０を例示する平面図および断面図である。図３（ｂ）は、図３（ａ）におけるＩＩＩ−ＩＩＩ’線に沿った断面を示す。
【００６６】
ＴＦＴ３０は、活性層として酸化物半導体層７を含む、エッチストップ型の酸化物半導体ＴＦＴである。
【００６７】
ＴＦＴ３０は、基板１に支持されており、ゲート電極３、ゲート絶縁層５、酸化物半導体層７、チャネル保護層９、ソース電極８Ｓおよびドレイン電極８Ｄを有する。酸化物半導体層７は、ゲート絶縁層５を介してゲート電極３に対向するように配置されている。チャネル保護層９は、酸化物半導体層７の一部上に、酸化物半導体層７の上面と接するように配置されている。
【００６８】
この例では、ゲート電極３は基板１と酸化物半導体層７との間に設けられている。つまり、ＴＦＴ３０はボトムゲート構造を有している。ゲート絶縁層５はゲート電極３を覆うように配置されている。酸化物半導体層７は、ゲート絶縁層５上に配置されている。
【００６９】
ソース電極８Ｓは、酸化物半導体層７の上に設けられ、酸化物半導体層７の一部と接している。ドレイン電極８Ｄは、酸化物半導体層７上に設けられ、酸化物半導体層７の他の一部と接している。
【００７０】
本明細書では、酸化物半導体層７のうち、ソース電極８Ｓと接する部分を「ソースコンタクト領域７ｓ」、ドレイン電極８Ｄと接する部分を「ドレインコンタクト領域７ｄ」と呼ぶ。また、基板１の法線方向から見たとき、ソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄの間に位置する領域を「ＳＤ間領域７ｓｄ」と呼ぶ。ＳＤ間領域７ｓｄは、チャネル領域を含む。また、基板１に平行な面内において、チャネル領域を電流が流れる方向に平行な方向ＤＬを「チャネル長方向」、チャネル長方向ＤＬに直交する方向ＤＷを「チャネル幅方向」と呼ぶ。チャネル領域におけるチャネル長方向ＤＬに沿った長さがチャネル長Ｌ、チャネル幅方向ＤＷに沿った長さがチャネル幅Ｗとなる。
【００７１】
本実施形態では、図３（ｂ）に示すように、ＴＦＴ３０のチャネル長方向ＤＬのある断面において、ソース電極８Ｓおよびドレイン電極８Ｄのいずれか一方の電極のチャネル領域側の端部は、チャネル保護層９と接し、他方の電極のチャネル領域側の端部は、チャネル保護層９と間隔を空けて配置されている。この例では、ソース電極８Ｓのチャネル領域側の端部ｐｓ１がチャネル保護層９と接し、ドレイン電極８Ｄのチャネル領域側の端部ｐｄ１がチャネル保護層９と間隔を空けて配置されている。一方の電極（ここではソース電極８Ｓ）のチャネル領域側の端部ｐｓ１は、チャネル保護層９の上面上に位置し、かつ、チャネル保護層９の上面と接している。つまり、チャネル保護層９は、ソース電極８Ｓと酸化物半導体層７との間に配置されており、基板１の法線方向から見たとき、チャネル保護層９とソース電極８Ｓとは部分的に重なっている。一方、他方の電極（ここではドレイン電極８Ｄ）のチャネル領域側の端部ｐｄ１は、酸化物半導体層７の上面と接している。なお、ドレイン電極８Ｄの端部ｐｄ１がチャネル保護層９と接し、ソース電極８Ｓの端部ｐｓ１がチャネル保護層９と間隔を空けて配置されていてもよい。
【００７２】
チャネル保護層９は、ＳＤ間領域７ｓｄの一部のみを覆っている。ＳＤ間領域７ｓｄのうち、チャネル保護層９で覆われている部分を「第１部分ｒ１」、チャネル保護層９で覆われていない部分を「第２部分ｒ２」と呼ぶ。この例では、ドレイン電極８Ｄの端部ｐｄ１とチャネル保護層９との間に位置し、ドレイン電極８Ｄおよびチャネル保護層９のいずれとも接していない部分が第２部分ｒ２となる。ＳＤ間領域７ｓｄの第２部分ｒ２は、半導体領域であってもよい。第２部分ｒ２が半導体領域の場合、第２部分ｒ２はチャネル領域の一部となる。あるいは、第２部分ｒ２は、第１部分ｒ１よりも電気抵抗の低い低抵抗領域（または導体領域）であってもよい。例えば、第２部分ｒ２にプラズマ処理などの低抵抗化処理を行うことにより、または、第２部分ｒ２と接するように、酸化物半導体を還元させる絶縁膜を形成することにより、低抵抗化された第２部分ｒ２を得ることができる。
【００７３】
ＴＦＴ３０は、保護膜（ここでは無機絶縁層）１１で覆われていてもよい。無機絶縁層１１は、ソース電極８Ｓおよびドレイン電極８Ｄの上面、チャネル保護層９の上面の一部、および酸化物半導体層７の第２部分ｒ２と接するように配置されている。
【００７４】
本実施形態によると、ＳＤ間領域７ｓｄの一部がチャネル保護層９で覆われた状態でソース・ドレイン分離工程を行うことができるので、チャネルエッチ型ＴＦＴ（例えば図１６に示すＴＦＴ９１０）よりも、エッチング生成物に起因するコロージョンの発生率を低減できる。
【００７５】
また、本実施形態によると、従来のエッチストップ型ＴＦＴ（例えば図１７に示すＴＦＴ９２０）よりもチャネル長を小さくできる。例えば、第２部分ｒ２が半導体領域の場合、ＳＤ間領域７ｓｄ全体（第１部分ｒ１および第２部分ｒ２）がチャネル領域となり得る。この場合のチャネル長（「第１チャネル長」と呼ぶ。）Ｌ１は、ソース電極８Ｓとドレイン電極８Ｄとの間隔の長さ（電極間距離）ｄ１に、ソース電極８Ｓとチャネル保護層９とが重なる部分の長さｄ３を加えた長さとなる（Ｌ１＝ｄ１＋ｄ３）。従って、第１チャネル長Ｌ１を、図１７に示すエッチストップ型のＴＦＴ９２０のチャネル長Ｌ（＝ｄ１＋ｄ２＋ｄ３）よりも小さくできる。
【００７６】
一方、第２部分ｒ２が低抵抗化領域の場合、ＳＤ間領域７ｓｄのうち第１部分ｒ１のみがチャネル領域となる。この場合のチャネル長（「第２チャネル長」と呼ぶ。）Ｌ２は、第１部分ｒ１のチャネル長方向の長さｄ４である（Ｌ２＝ｄ４＜Ｌ１）。従って、第２部分ｒ２を低抵抗化することで、さらなる短チャネル化を実現できる。
【００７７】
なお、図１７に示すエッチストップ型のＴＦＴ９２０では、チャネル保護層９のチャネル長方向の幅を、電極間距離ｄ１よりも大きくする必要があった。これに対し、本実施形態では、チャネル保護層９の幅（すなわち、第１部分ｒ１のチャネル長方向の長さｄ４）を、電極間距離ｄ１よりも小さくできる。長さｄ４を小さくすることで、ＴＦＴ３０の第２チャネル長Ｌ２（＝ｄ４）をさらに低減できる。
【００７８】
このように、本実施形態によると、コロージョンによる酸化物半導体ＴＦＴの特性不良を抑制して高い信頼性を確保しつつ、従来のエッチストップ型のＴＦＴよりもチャネル長の小さいＤＭＸ回路用ＴＦＴを実現できる。
【００７９】
チャネル保護層９の厚さは、例えば、ソース電極８Ｓおよびドレイン電極８Ｄの厚さの１／２超であってもよい。または、チャネル保護層９は、ソース電極８Ｓおよびドレイン電極８Ｄよりも厚くてもよい。チャネル保護層９の厚さを大きくすることにより、酸化物半導体層７の腐食をより効果的に抑制できる。また、ソース・ドレイン分離工程において、チャネル保護層９の段差を利用して、ソース用導電膜を自己整合的にパターニングすることが可能になる。自己整合プロセス（後述）を用いると、ソース電極８Ｓおよびドレイン電極８Ｄとチャネル保護層９との間の重なりを考慮してチャネル保護層９のチャネル長方向ＤＬの幅（＝ｄ４）を大きくする必要がないので、チャネル長をさらに低減できる。
【００８０】
図示する例では、チャネル保護層９は島状であるが、チャネル保護層９は島状でなくてもよい。例えば、チャネル保護層９は、酸化物半導体層７およびゲート絶縁層５を覆うように配置され、少なくともソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄとなる部分にそれぞれ開口部を有していてもよい。
【００８１】
また、例えば、多階調フォトマスクを利用してチャネル保護層９のパターニングを行うことで、チャネル保護層９の厚さを基板面内で異ならせてもよい。一例として、画素ＴＦＴとしてエッチストップ型の酸化物半導体ＴＦＴを形成する場合、画素ＴＦＴにおけるチャネル保護層を、ＤＭＸ回路用ＴＦＴのチャネル保護層よりも薄くしてもよい。これにより、ＤＭＸ回路用ＴＦＴでは、チャネル保護層９の段差を利用して短チャネル化を図り、画素ＴＦＴでは、チャネル保護層９の段差によるソース電極８Ｓ、ドレイン電極８Ｄの段切れ等を抑制できるので有利である。
【００８２】
ＴＦＴ３０は、アクティブマトリクス基板の周辺領域において、チャネル幅方向ＤＷがソースバスラインＳＬの延びる方向（図１のｙ方向）、チャネル長方向ＤＬがゲートバスラインＧＬの延びる方向（図１のｘ方向）となるように配置されていてもよい。ＴＦＴ３０のソース電極８Ｓは、ソースバスラインＳＬの一部であってもよい。
【００８３】
ソース電極８Ｓおよびドレイン電極８Ｄは、基板１の法線方向から見たとき、ゲート電極３と部分的に重なるように設計されていてもよい。ソース電極８Ｓおよびドレイン電極８Ｄと、ゲート電極３とが重なる部分の長さは、位置合わせ精度を考慮して設定され得る。ソース電極８Ｓは、基板１の法線方向から見たとき、ゲート電極３の一方の縁部と重なるように、チャネル幅方向ＤＷに酸化物半導体層７を横切って延びていてもよい。同様に、ドレイン電極８Ｄは、ゲート電極３の他方の縁部と重なるように、チャネル幅方向ＤＷに酸化物半導体層７を横切って延びていてもよい。
【００８４】
また、ソース電極８Ｓのチャネル領域側の縁部およびその反対側の縁部は、酸化物半導体層７を横切って延びていてもよい。同様に、ドレイン電極８Ｄのチャネル領域側の縁部およびその反対側の縁部は、酸化物半導体層７を横切って延びていてもよい。これにより、ＴＦＴ３０のチャネル長方向の幅をさらに小さくでき、例えばソースバスラインＳＬの間隔に配置することが可能になる。
【００８５】
ゲート電極３は、基板１の法線方向から見たとき、概ねチャネル幅方向ＤＷに酸化物半導体層７を横切って延びていてもよい。ゲート電極３のチャネル長方向ＤＬにおける幅は、酸化物半導体層７のチャネル長方向ＤＬにおける幅よりも小さくてもよい。
【００８６】
＜ＴＦＴ３０の製造方法＞
以下、図３および図４Ａ（ａ）を参照しながら、ＴＦＴ３０の製造方法の一例を説明する。図４Ａ（ａ）は、ＴＦＴ３０の製造方法において、ソース電極８Ｓおよびドレイン電極８Ｄの形成工程を説明するための断面図である。
【００８７】
まず、基板１にゲート電極（厚さ：例えば１００ｎｍ〜５００ｎｍ）３を形成する。続いて、ゲート電極３を覆うように、ゲート絶縁層（厚さ：例えば３００ｎｍ〜４００ｎｍ）５を形成する。
【００８８】
基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
【００８９】
ゲート電極３は、例えば、スパッタ法等で基板１上に導電膜を形成した後、公知のフォトリソグラフィにより、導電膜をパターニングすることによって形成できる。ゲート電極３を形成するための導電膜としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）、金（Ａｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。
【００９０】
ゲート絶縁層５は、例えばプラズマＣＶＤ装置を用いて、３００℃〜４００℃の温度で形成され得る。ゲート絶縁層５としては、酸化珪素（ＳｉＯ２）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層５は積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のためにＳｉＮｘ層を形成し、その上の層（上層）に、絶縁性を確保するためにＳｉＯ２層を形成してもよい。
【００９１】
次いで、ゲート絶縁層５上に酸化物半導体層（厚さ：例えば５ｎｍ以上１００ｎｍ以下）７を形成する。具体的には、まず、スパッタ装置を用い、１００〜４００℃の温度で酸化物半導体膜を形成する。あるいは、塗布プロセスで酸化物半導体膜を形成してもよい。次いで、公知のフォトリソグラフィにより酸化物半導体膜のパターニングを行い、島状の酸化物半導体層７を得る。酸化物半導体層７は、ゲート絶縁層５を介してゲート電極３と重なるように配置される。
【００９２】
次いで、酸化物半導体層７を覆うように、保護絶縁膜を形成する。保護絶縁膜として、例えばＳｉＯｘ膜（ＳｉＯ２膜を含む）などの酸化物膜を用いてもよい。保護絶縁膜の厚さは、特に限定しないが、後述する自己整合プロセスを行う場合には、例えば２００ｎｍ以上５００ｎｍ以下が好ましい。自己整合プロセスを行わない場合には、例えば３０ｎｍ以上３００ｎｍ以下であってもよい。
【００９３】
次いで、保護絶縁膜のパターニングを行い、酸化物半導体層７のチャネル領域となる部分の少なくとも一部を覆うチャネル保護層９を得る。チャネル保護層９のチャネル長方向ＤＬの幅は、特に限定しないが、例えば、１ｍｍ以上１０ｍｍ以下であってもよい。後述する自己整合プロセスを行う場合には、ソースおよびドレイン電極とチャネル保護層９との間の重なりを考慮しなくてよいので、チャネル保護層９のチャネル長方向ＤＬの幅をさらに小さく（例えば１μｍ以上２μｍ以下）できる。
【００９４】
この後、ソース電極８Ｓおよびドレイン電極８Ｄを形成する。
【００９５】
図４Ａ（ａ）に示すように、酸化物半導体層７およびチャネル保護層９を覆うように、例えばスパッタ法で導電膜（ソース用導電膜）８０を形成する。ソース用導電膜８０は、チャネル保護層９の形状を反映した凸部８０ａを有する。
【００９６】
ソース用導電膜８０として、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）、金（Ａｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。積層膜として、Ｔｉ膜、Ａｌ膜およびＴｉ膜をこの順で積層した膜を用いてもよい。ソース用導電膜８０の厚さは、例えば２００ｎｍ〜５００ｎｍであってもよい。
【００９７】
ソース用導電膜８０のパターニングには、感光性レジスト材料を用いたフォトリソグラフィを用いる。
【００９８】
まず、図４Ａ（ａ）に示すように、公知の方法で、基板全面にレジスト膜を形成した後、レジスト膜の露光・現像を行い、マスク１０ｍを形成する。マスク１０ｍは、ソース・ドレイン間を分離するための開口部１０ｐを有する。この例では、図示する断面構造において、開口部１０ｐは凸部８０ａの一部のみを露出しており、マスク１０ｍ（マスク１０ｍの開口されていない部分）は、凸部８０ａの一方の側面８０ｅ１を覆い、かつ、他方の側面８０ｅ２上を覆っていない。マスク１０ｍと側面８０ｅ２との間にはギャップが形成されている。
【００９９】
この後、得られたマスク１０ｍを用いて、ソース用導電膜８０のパターニングを行う。これにより、ソース電極８Ｓと、ソース電極８Ｓと分離されたドレイン電極８Ｄとを得る（ソース・ドレイン分離工程）。この例では、ソース電極８Ｓは、チャネル保護層９と接し、ドレイン電極８Ｄは、チャネル保護層９と間隔を空けて配置される。図示していないが、ソース用導電膜８０から同時にソースバスラインも形成される。
【０１００】
ソース用導電膜８０のパターニングは、塩素または塩素化合物（三塩化ホウ素など）を含むエッチングガスを用いたドライエッチングで行ってもよい。この場合でも、開口部１０ｐ内において、酸化物半導体層７の一部（第１部分）ｒ１はチャネル保護層９で覆われており、エッチング生成物と接触しない。従って、酸化物半導体層７のコロージョンの発生が抑制される。ソース用導電膜８０のパターニングに続き、レジスト膜１０を剥離液で除去することにより、図４Ａ（ｂ）に示すように、ソース電極８Ｓおよびドレイン電極８Ｄが形成される。
【０１０１】
図４Ａ（ｂ）に示されるＳＤ間領域７ｓｄ内において、酸化物半導体層７のうちチャネル保護層９で覆われていない部分（第２部分）ｒ２のチャネル長方向ＤＬの長さｄ５は、例えば電極間距離ｄ１の１／２未満であってもよい。これにより、より効果的にコロージョンの発生を抑制できる。
【０１０２】
続いて、図４Ａ（ｂ）に示す状態で、プラズマ処理を行ってもよい。例えば、プラズマＣＶＤ装置内で、還元性ガス（水素ガス、一酸化窒素など）を用いたプラズマ雰囲気にさらす処理を行ってもよい。この処理によって、酸化物半導体層７のうちソース電極８Ｓ、チャネル保護層９およびドレイン電極８Ｄから露出した部分（第２部分）ｒ２に酸素欠損が生成されてキャリア電子が生じるので、第２部分ｒ２の電気抵抗を第１部分ｒ１よりも低減することができる。このようにして、ＴＦＴ３０を得る。
【０１０３】
次いで、ＴＦＴ３０を覆うように無機絶縁層１１を形成する。無機絶縁層１１の厚さは、例えば２００ｎｍ以上５００ｎｍ以下である。無機絶縁層１１は、例えばプラズマＣＶＤ装置を用いて、２００℃〜３００℃の温度で形成され得る。
【０１０４】
無機絶縁層１１としては、酸化珪素（ＳｉＯ２）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。無機絶縁層１１は積層構造を有していてもよい。
【０１０５】
酸化物半導体層７の第２部分ｒ２を半導体領域（チャネル領域の一部）として用いる場合、無機絶縁層１１（積層構造を有する場合には無機絶縁層１１の下層）として、例えばＳｉＯ２などの酸化物層を用いてもよい。これにより、酸化物半導体層７に過度に酸素欠損が生じた場合にも、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となる。
【０１０６】
一方、酸化物半導体層７の第２部分ｒ２を導体領域として用いる場合、無機絶縁層１１（積層構造を有する場合には無機絶縁層１１の下層）として、例えば、酸化物半導体層７に含まれる酸化物半導体を還元する性質を有する還元性の絶縁膜を用いてもよい。これにより、酸化物半導体層７のうち無機絶縁層１１と直接接する第２部分ｒ２が低抵抗化されて低抵抗領域となる。酸化物半導体層７におけるソース電極８Ｓとドレイン電極８Ｄとの間に位置する部分のうちチャネル保護層９で覆われ、無機絶縁層１１と直接接していない第１部分ｒ１は、低抵抗化されずに半導体領域として残る。還元性の絶縁膜として、水素（Ｈ２）や一酸化窒素（ＮＯ）を膜中に含む窒化珪素（ＳｉＮｘ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜などを用いることができる。なお、無機絶縁層１１として、還元性の絶縁膜を用いる場合には、上述した低抵抗化処理（プラズマ処理）を行わなくてもよい。
【０１０７】
なお、上記方法において、チャネル保護層９の厚さおよび側面テーパ形状、レジスト膜１０の厚さなどによっては、自己整合プロセスを利用して、ソース電極８Ｓおよびドレイン電極８Ｄのパターニングを行うことができる。以下、図４Ｂを参照して説明する。
【０１０８】
まず、図４Ｂ（ａ）に示すように、ソース用導電膜８０上にレジスト膜１０’を形成する。このとき、チャネル保護層９が十分に厚いと、レジスト膜１０’のうち凸部８０ａの上面に位置する部分（薄膜部分と呼ぶ）の厚さｔ３’が他の部分の厚さｔ１’、ｔ２’よりも小さくなる。
【０１０９】
次いで、図４Ｂ（ｂ）に示すように、公知の方法で、フォトマスクＦを用いてレジスト膜（好ましくはポジ型レジスト材料を用いて作製される）１０’を露光し、続いて現像を行い、レジスト膜１０のうちフォトマスクFで規定される部分を除去することで、開口部１０ｐを有するレジストマスク１０ｎを形成する。ここでは、レジスト膜１０’を露光・現像によってパターニングする際に、レジスト膜１０’は、未露光部であっても、露光中の迷光や現像との接触によってその膜厚が減少し、この膜厚減少量を適切に調整することで、レジスト膜１０’のうち薄い部分、すなわち凸部８０ａの上面に位置する薄膜部分が除去される。このため、薄膜部分のうちフォトマスクFで規定されていない部分も除去される。この結果、開口部１０ｐは、凸部８０ａの上面をチャネル長方向ＤＬに亘って露出するように配置される。つまり、開口部１０ｐは、フォトマスクＦで規定される開口パターンよりも大きくなる。基板１の法線方向から見たとき、開口部１０ｐの輪郭の一部は、チャネル保護層９の縁部と整合する。また、マスク１０ｎの厚さはｔ１、ｔ２のようになり、マスク１０ｎ（マスク１０ｎの開口されていない部分）は、ソース用導電膜８０の凸部８０ａ上に位置しない（凸部８０ａ上に乗り上げない）。このようにして、チャネル保護層９の段差を反映した凸部８０ａを利用して、開口部１０ｐを有するマスク１０ｎを自己整合的に形成できる。
【０１１０】
本実施形態では、上記の自己整合プロセスを実現し得るように、チャネル保護層９の厚さおよび側面テーパ形状、ソース用導電膜８０の厚さ、レジスト膜の厚さ等を制御することが好ましい。例えば、チャネル保護層９の厚さは、ソース用導電膜８０の厚さ（すなわちソース電極８Ｓおよびドレイン電極８Ｄの厚さ）の１／２以上であってもよい。あるいは、チャネル保護層９は、ソース用導電膜８０よりも厚くてもよい。また、チャネル保護層９の側面テーパ形状におけるテーパ角度（チャネル保護層９の側面と下面との角度）は、例えば４５°以上９０°未満であってもよい。
【０１１１】
図４Ｂ（ｂ）に示すマスク１０ｎを用いてソース用導電膜８０のパターニングを行う場合には、ソース電極８Ｓおよびドレイン電極８Ｄのうちの一方の電極（ここではソース電極８Ｓ）のチャネル領域側の端部ｐｓ１がチャネル保護層９の側面９ｅ１のみと接する構成が得られる。このような構成を有するＴＦＴの平面図および断面図を図５（ａ）および（ｂ）に示す。
【０１１２】
図５（ａ）および（ｂ）に示す構成では、ソース電極８Ｓの端部ｐｓ１はチャネル保護層９の側面９ｅ１のみと接している。つまり、ソース電極８Ｓは、チャネル保護層９の上面に乗り上げていない。また、図５（ａ）に示したように、基板１の法線方向から見たとき、チャネル保護層９と接する方の電極（ここではソース電極８Ｓ）のチャネル領域側の縁部は、チャネル保護層９の側面９ｅ１に沿って凹部８１を有し得る。
【０１１３】
上記方法によると、従来の製造プロセスを複雑化することなく、酸化物半導体ＴＦＴの特性不良を抑制して高い信頼性を有し、かつ、チャネル長の小さいＴＦＴ３０を製造できる。また、ソース・ドレイン分離工程において、チャネル保護層９の段差を利用した自己整合プロセスを行うことで、チャネル保護層９とソース電極８Ｓおよびドレイン電極８Ｄとの重なりの長さｄ３、ｄ２の分だけ、チャネル長Ｌをさらに低減することが可能になる。さらに、自己整合プロセスを利用することで、基板１の法線方向から見たとき、ソース電極８Ｓおよびドレイン電極８Ｄを、チャネル保護層９の上面に位置しない（乗り上げない）ように形成できるので、ソース電極８Ｓまたはドレイン電極８Ｄによる段差を低減できるとともに、ソース電極８Ｓまたはドレイン電極８Ｄとゲート電極３との間の重なり面積を削減し、これらの間の電気容量を低減した低容量ＴＦＴを作製できるので、消費電力を削減できる。
【０１１４】
＜ＤＭＸ回路用ＴＦＴの変形例＞
以下、図面を参照しながら、本実施形態におけるＤＭＸ回路用ＴＦＴの変形例を説明する。図６以降の図面では、図３と同様の構成要素には同じ参照符号を付している。また、以下の説明では、図３のＴＦＴ３０と異なる点を主に説明し、同様の構成については適宜説明を省略する。
【０１１５】
・変形例１および変形例２
変形例１および変形例２のＤＭＸ回路用ＴＦＴでは、チャネル長方向のある断面において、ソース電極およびドレイン電極のいずれか一方の電極のチャネル領域側の端部は、チャネル保護層と接し、他方の電極のチャネル領域側の端部は、チャネル保護層と間隔を空けて配置されている。また、チャネル長方向の別のある断面においては、上記の他方の電極のチャネル領域側の端部がチャネル保護層と接し、上記の一方の電極のチャネル領域側の端部は、チャネル保護層と間隔を空けて配置されている。
【０１１６】
図６（ａ）は、変形例１のＤＭＸ回路用ＴＦＴ３１を例示する平面図であり、図６（ｂ）および（ｃ）は、それぞれ、図６（ａ）におけるＶＩｂ−ＶＩｂ’線、ＶＩｃ−ＶＩｃ’線に沿ったおよび断面図である。
【０１１７】
ＴＦＴ３１では、酸化物半導体層７が複数の部分に分離されている。ここでは、酸化物半導体層７は、第１半導体部７１および第２半導体部７２に分離されている。第１半導体部７１および第２半導体部７２は、チャネル幅方向ＤＷに間隔を空けて配置されている。ソース電極８Ｓおよびドレイン電極８Ｄはこれらの半導体部７１、７２と接している。ソース電極８Ｓおよびドレイン電極８Ｄは、これらの半導体部７１、７２のそれぞれを横切って延びていてもよい。
【０１１８】
ＴＦＴ３１では、第１半導体部７１および第２半導体部７２にそれぞれチャネル領域が形成される。第１半導体部７１には、第１半導体部７１におけるソースコンタクト領域７１ｓとドレインコンタクト領域７１ｄとの間に位置するＳＤ間領域７１ｓｄにチャネル領域（「第１チャネル領域」と呼ぶ。）が形成される。第２半導体部７２には、第２半導体部７２におけるソースコンタクト領域７２ｓとドレインコンタクト領域７２ｄとの間に位置するＳＤ間領域７２ｓｄにチャネル領域（「第２チャネル領域」と呼ぶ。）が形成される。
【０１１９】
チャネル保護層９は、第１半導体部７１の一部上に位置する第１保護部９１と、第２半導体部７２の一部上に位置する第２保護部９２とを含む。第１保護部９１は、第１ＳＤ間領域７１ｓｄの一部のみを覆っており、第２保護部９２は、第２ＳＤ間領域７２ｓｄの一部のみを覆っている。第１保護部９１および第２保護部９２は分離されていてもよいし、繋がっていてもよい。
【０１２０】
本実施形態では、図６（ｂ）に示すように、第１保護部９１を横切るチャネル長方向のある断面において、ソース電極８Ｓのチャネル領域側の端部ｐｓ１はチャネル保護層９（ここでは第１保護部９１）と接し、ドレイン電極８Ｄのチャネル領域側の端部ｐｄ１はチャネル保護層９（第１保護部９１）と間隔を空けて配置されている。一方、図６（ｃ）に示すように、第２保護部９２を横切るチャネル長方向のある断面において、ソース電極８Ｓのチャネル領域側の端部ｐｓ１はチャネル保護層９（ここでは第２保護部９２）と間隔を空けて配置され、ドレイン電極８Ｄのチャネル領域側の端部ｐｄ１はチャネル保護層９（第２保護部９２）と接している。
【０１２１】
ＳＤ間領域７１ｓｄ、７２ｓｄのうち第１保護部９１、第２保護部９２で覆われている部分を第１部分ｒ１、第１保護部９１、第２保護部９２で覆われていない部分を第２部分ｒ２と呼ぶ。ＳＤ間領域７１ｓｄ、７２ｓｄの第２部分ｒ２の幅ｄ５、ｄ６は、同じであってもよいし、異なっていてもよい。第２部分ｒ２は、半導体領域でもよいし、第１部分ｒ１よりも電気抵抗の低い低抵抗化領域でもよい。第２部分ｒ２が半導体領域の場合、ＳＤ間領域７１ｓｄ全体が第１チャネル領域となり、ＳＤ間領域７２ｓｄ全体が第２チャネル領域となる。第２部分ｒ２が低抵抗化領域の場合には、ＳＤ間領域７１ｓｄ、７２ｓｄのうちの第１部分ｒ１が、それぞれ、第１チャネル領域および第２チャネル領域となる。
【０１２２】
変形例１のＴＦＴ３１では、ＳＤ間領域７１ｓｄ、７２ｓｄの一部がチャネル保護層９（第１保護部９１または第２保護部９２）で覆われているので、第１半導体部７１、第２半導体部７２におけるコロージョンの発生を抑制できる。また、チャネル長方向に沿ったある断面において、ソース電極８Ｓおよびドレイン電極８Ｄの一方のみがチャネル保護層９と接しているので、第１チャネル領域および第２チャネル領域のチャネル長を小さくできる。
【０１２３】
変形例１によると、第１半導体部７１における第１チャネル長Ｌ１は、ソース電極８Ｓとドレイン電極８Ｄとの間隔の長さ（電極間距離）ｄ１に、ソース電極８Ｓとチャネル保護層９１とが重なる部分の長さｄ３を加えた長さとなる（Ｌ１＝ｄ１＋ｄ３）。さらに第２半導体部７２における第１チャネル長Ｌ１’は、ソース電極８Ｓとドレイン電極８Ｄとの間隔の長さ（電極間距離）ｄ１に、ドレイン電極８Ｄとチャネル保護層９２とが重なる部分の長さｄ２を加えた長さとなる（Ｌ１’＝ｄ１＋ｄ２）。本実施形態では、図６（ｂ）および（ｃ）に示すように、チャネル保護層９１および９２とソース電極８Ｓおよびドレイン電極８Ｄとのレイヤー間アライメントのずれ量を相殺するように、第１半導体部７１と第２半導体部７２とは対称に配置される。第１半導体部７１および第２半導体部７２は略同一のチャネル幅を有していてもよい。長さｄ２、ｄ３の値は、レイヤー間アライメントずれ量によって変化するが、ｄ２＋ｄ３の値はレイヤー間アライメントずれ量によって変化しない。このため、本実施形態のＴＦＴ３１の平均のチャネル長ＬＡ＝（Ｌ１＋Ｌ１’）／２＝ｄ１＋（ｄ２＋ｄ３）／２は、レイヤー間アライメントずれ量によって変化しない。従って、ＴＦＴ３１のオン電流は、レイヤー間アライメントずれ量によって変化し難いので、ＴＦＴ３１を含むＤＭＸ回路とそれを用いたデバイスの動作信頼性を確保できる。
【０１２４】
なお、変形例１では、酸化物半導体層７を２つに分割しているが、３つ以上に分割してもよいし、酸化物半導体層７を分割しなくてもよい。
【０１２５】
図７（ａ）は、変形例２のＤＭＸ回路用ＴＦＴ３２を例示する平面図であり、図７（ｂ）〜（ｄ）は、それぞれ、図７（ａ）におけるＶＩＩｂ−ＶＩＩｂ’線、ＶＩＩｃ−ＶＩＩｃ’線、ＶＩＩｄ−ＶＩＩｄ’線に沿ったおよび断面図である。
【０１２６】
図３に示すＴＦＴ３０では、ソース電極８Ｓ、ドレイン電極８Ｄおよびチャネル保護層９は互いに略平行であり、チャネル幅方向ＤＷに延びている。これに対し、変形例２のＴＦＴ３２では、ソース電極８Ｓ、ドレイン電極８Ｄはチャネル幅方向ＤＷに延びており、チャネル保護層９はチャネル幅方向ＤＷおよびチャネル長方向ＤＬと交差するｚ方向に延びている。チャネル保護層９のｚ方向における一方の端部Ｅ１は、ソース電極８Ｓと接し、かつ、ドレイン電極８Ｄと接していない。他方の端部Ｅ２は、ドレイン電極８Ｄと接し、かつ、ソース電極８Ｓと接していない。チャネル保護層９の延びるｚ方向は、特に限定しないが、例えばチャネル幅方向ＤＷに対して３°以上１５°以下の角度をなす方向であってもよい。
【０１２７】
この例では、図７（ｂ）に示すように、チャネル保護層９の端部Ｅ１またはその近傍をチャネル長方向ＤＬに横切る断面では、ソース電極８Ｓのチャネル領域側の端部ｐｓ１は、チャネル保護層９と接し、ドレイン電極８Ｄのチャネル領域側の端部ｐｄ１は、チャネル保護層９と間隔を空けて配置されている（第１チャネル長Ｌ１＝ｄ１＋ｄ３）。また、図７（ｄ）に示すように、チャネル保護層９の端部Ｅ２またはその近傍をチャネル長方向ＤＬに横切る断面では、ソース電極８Ｓのチャネル領域側の端部ｐｓ１は、チャネル保護層９と間隔を空けて配置され、ドレイン電極８Ｄのチャネル領域側の端部ｐｄ１は、チャネル保護層９と接している（第１チャネル長Ｌ１’＝ｄ１+ｄ２）。チャネル保護層９のチャネル長方向ＤＬの幅ｄ４は、電極間距離ｄ１よりも小さくてもよい。この場合、図７（ｃ）に示すように、チャネル長方向ＤＬのある断面で、ソース電極８Ｓおよびドレイン電極８Ｄの端部ｐｓ１、ｐｄ１がいずれもチャネル保護層９と接していなくてもよい（第１チャネル長Ｌ１１＝ｄ１）。図示していないが、チャネル保護層９は、電極間距離ｄ１よりも大きくてもよい（第１チャネル長Ｌ１１＝ｄ１+ｄ２+ｄ３）。
【０１２８】
変形例２でも、長さｄ２、ｄ３の値は、レイヤー間アライメントずれ量によって変化するが、ｄ２＋ｄ３の積分値はレイヤー間アライメントずれ量によって変化しない。このため、本実施形態のＴＦＴ３２の平均のチャネル長は、レイヤー間アライメントずれ量によって変化しない。
【０１２９】
このように、変形例２のＴＦＴ３２も、ＴＦＴ３０と同様に、酸化物半導体層７の腐食を抑制しつつ、チャネル長を小さくできる。また、変形例２では、チャネル保護層９１および９２とソース電極８Ｓおよびドレイン電極８Ｄとの間に発生するチャネル長方向ＤＬのレイヤー間アライメントずれの影響を打ち消し合う方向にチャネル保護層９のパターンを形成するので、レイヤー間アライメントずれがＴＦＴ特性に及ぼす影響を小さくできる。
【０１３０】
なお、変形例１および２のＴＦＴ３１、３２は、いずれも、（チャネル保護層９のパターン等は異なるが）公知の方法で製造され得る。図示していないが、ＴＦＴ３１、３２においても、ソース電極８Ｓまたはドレイン電極８Ｄは、チャネル保護層９の上面と接しておらず、側面のみと接していてもよい（図５参照）。
【０１３１】
・変形例３
図８（ａ）は、変形例３のＤＭＸ回路用ＴＦＴ３３を例示する平面図であり、図８（ｂ）は、図８（ａ）におけるＶＩＩＩ−ＶＩＩＩ’線に沿った断面図である。
【０１３２】
ＴＦＴ３３は、ソース電極８Ｓおよびドレイン電極８Ｄの両方が、チャネル保護層９と接している点で、図３に示すＴＦＴ３０と異なる。この例では、チャネル長方向ＤＬのある断面において、ソース電極８Ｓおよびドレイン電極８Ｄのチャネル領域側の端部ｐｓ１、ｐｄ１は、それぞれ、チャネル保護層９の上面と接しておらず、側面９ｅａ、９ｅ２とのみ接している。また、基板１の法線方向から見たとき、ソース電極８Ｓおよびドレイン電極８Ｄのチャネル領域側の縁部は、それぞれ、基板１の法線方向から見たとき、チャネル保護層９の側面９ｅ１、９ｅ２に沿って凹部８１、８２を有している。ＴＦＴ３３では、チャネル保護層９のチャネル長方向の幅ｄ４がチャネル長となる（Ｌ＝ｄ４）。
【０１３３】
ソース電極８Ｓおよびドレイン電極８Ｄの形成には、感光性レジスト材料を用いたフォトリソグラフィを用いる。ここで、ソース電極８Ｓおよびドレイン電極８Ｄは、チャネル保護層９の段差を利用した自己整合プロセスによって形成され得る。この場合、チャネル保護層９とソース電極８Ｓおよびドレイン電極８Ｄとの重なりを考慮しなくてもよいので、チャネル長Ｌ（すなわちチャネル保護層９の幅ｄ４）をより効果的に小さくできる。また、ＳＤ間領域７ｓｄ全体がチャネル保護層９で覆われているので、より確実にコロージョンの発生を抑制できる。
【０１３４】
図８（ｃ）は、変形例３のＴＦＴ３３を製造する際のソース・ドレイン分離工程を説明するための断面図である。
【０１３５】
まず、ＴＦＴ３０と同様の方法で、基板１上にゲート電極３、ゲート絶縁層５、酸化物半導体層７およびチャネル保護層９を形成し、酸化物半導体層７およびチャネル保護層９を覆うようにソース用導電膜８０を形成する。ソース用導電膜８０は、チャネル保護層９の段差を反映した凸部８０ａを有している。
【０１３６】
続いて、ソース用導電膜８０上にレジスト膜を形成し、露光・現像によりマスク１０ｕを形成する。この例では、マスク１０ｕは、凸部８０ａの上面をチャネル長方向ＤＬに亘って露出する開口部１０ｐを有する。マスク１０ｕ（マスク１０ｕの開口されていない部分）は、凸部８０ａの側面８０ｅ１、８０ｅ２と接するが、凸部８０ａ上には形成されない（乗り上げない）。このようなマスク１０uは、例えば、チャネル保護層９の段差を反映した凸部８０ａの段差を利用して、自己整合的に形成され得る（図４B参照）。
【０１３７】
本変形例では、上記の自己整合プロセスを実現し得るように、レジスト材料、チャネル保護層９の厚さおよび側面テーパ形状、ソース用導電膜８０の厚さ、レジスト膜１０の厚さ等を制御することが好ましい。例えばチャネル保護層９の厚さは、ソース用導電膜８０の厚さ（すなわちソース電極８Ｓおよびドレイン電極８Ｄの厚さ）の１／２以上であってもよい。あるいは、チャネル保護層９は、ソース用導電膜８０よりも厚くてもよい。また、チャネル保護層９の側面テーパ形状のテーパ角度は、例えば４５°以上９０°未満であってもよい。
【０１３８】
次いで、マスク１０ｕを用いて、ソース用導電膜８０のパターニングを行う。これにより、チャネル保護層９と接するソース電極８Ｓと、チャネル保護層９と間隔を空けて位置するドレイン電極８Ｄとが形成される（ソース・ドレイン分離工程）。図示していないが、ソース用導電膜８０からソースバスラインも形成され得る。
【０１３９】
なお、マスク１０uは凸部８０ａの一部上にも形成されてもよい（乗り上げてもよい）。この場合、ソース用導電膜８０のパターニングにより、ソース電極８Ｓおよびドレイン電極８Ｄの一方または両方は、チャネル保護層９の上面の一部と接するように形成され得る。
【０１４０】
・変形例４および変形例５
ＤＭＸ回路用ＴＦＴは、酸化物半導体層を挟んで２つのゲート電極が設けられたダブルゲート構造を有していてもよい。あるいは、酸化物半導体層の基板と反対側にゲート電極が設けられたトップゲート構造を有していてもよい。
【０１４１】
図９（ａ）は、変形例４のＤＭＸ回路用ＴＦＴ３４を例示する平面図であり、図９（ｂ）および図９（ｃ）は、それぞれ、図９（ａ）のＩＸｂ−ＩＸｂ’線およびＩＸｃ−ＩＸｃ’線に沿った断面図である。
【０１４２】
ＴＦＴ３４は、ダブルゲート構造を有する。ＴＦＴ３４は、無機絶縁層１１上に上部ゲート電極１３を有している点で、図８に示すＴＦＴ３３と異なる。
【０１４３】
無機絶縁層１１は、酸化物半導体層７と上部ゲート電極１３との間に位置し、ゲート絶縁膜として機能する。この例では、上部ゲート電極１３は、コンタクト部４０においてソース電極８Ｓに電気的に接続されている。なお、上部ゲート電極１３は、ゲート電極３に電気的に接続されていてもよいし、固定電位に接続されていてもよい（例えば接地されていてもよい）。上部ゲート電極１３は、画素電極と同じ透明導電膜を用いて形成されていてもよい。
【０１４４】
コンタクト部４０では、例えば、上部ゲート電極１３と、ソース電極８Ｓと一体的に形成されたソース接続部８Ｃとが、無機絶縁層１１に形成された開口部１１ｐ内で電気的に接続されている。コンタクト部４０は、例えばＴＦＴ３４に隣接して配置されていてもよい。
【０１４５】
この例では、ソース電極８Ｓおよびドレイン電極８Ｄはいずれもチャネル保護層９と接しているが、ＴＦＴ３０〜３２と同様に、いずれか一方の電極のみがチャネル保護層９と接していてもよい。
【０１４６】
図１０（ａ）は、変形例５のＤＭＸ回路用ＴＦＴ３５を例示する平面図であり、図１０（ｂ）は、図１０（ａ）のＸ−Ｘ’線に沿った断面図である。
【０１４７】
ＴＦＴ３５は、トップゲート構造を有する。ＴＦＴ３５は、酸化物半導体層７の基板１側にゲート電極３およびゲート絶縁層５を有しておらず、代わりに、無機絶縁層１１上に上部ゲート電極１３を有している点で、図８に示すＴＦＴ３３と同様である。無機絶縁層１１は、酸化物半導体層７と上部ゲート電極１３との間に位置し、ゲート絶縁膜として機能する。上部ゲート電極１３は、画素電極と同じ透明導電膜を用いて形成されていてもよい。
【０１４８】
この例では、ソース電極８Ｓおよびドレイン電極８Ｄはいずれもチャネル保護層９と接しているが、ＴＦＴ３０〜３２と同様に、いずれか一方の電極のみがチャネル保護層９と接していてもよい。
【０１４９】
本実施形態のアクティブマトリクス基板１０００は、ＤＭＸ回路用ＴＦＴとして、少なくとも１つのＴＦＴ３０〜３５を備えていればよい。アクティブマトリクス基板１０００は、ＴＦＴ３０〜３５とは異なる構造を有するＴＦＴをさらに備えていてもよい。例えば、他の回路ＴＦＴおよび／または画素ＴＦＴとして、ドレイン電極８Ｄおよびソース電極８Ｓのチャネル領域側の端部ｐｓ１、ｐｄ１がいずれもチャネル保護層９と接する構造を有するエッチストップ型のＴＦＴ（図１７参照）を備えていてもよい。
【０１５０】
＜デマルチプレクサ回路ＤＭＸ＿Ａのレイアウト例＞
図１１は、デマルチプレクサ回路ＤＭＸ＿Ａの単位回路１００のレイアウトを例示する平面図である。ここでは、単位回路１００は、Ｒ、Ｇ、Ｂ画素に対応付けられたソースバスラインＳＬ１〜ＳＬ３に対して配置されている（つまりｎ＝３である）。
【０１５１】
単位回路１００は、基板１に支持された３個のＴＦＴ３０（１）〜（３）（以下、「ＴＦＴ３０」と総称することがある）と、表示領域ＤＲから延設されたソースバスラインＳＬ１〜ＳＬ３（以下、「ソースバスラインＳＬ」と総称することがある）と、１つのビデオ信号線ＤＯと、分岐配線Ｂ１〜Ｂ３（以下、「分岐配線Ｂ」と総称することがある）と、制御信号幹線ＡＳＷ〜ＣＳＷ（以下、「制御信号幹線ＳＷ」と総称することがある）とを備える。ビデオ信号線ＤＯは、分岐配線Ｂ１〜Ｂ３に電気的に接続されている。この例では、ソースバスラインＳＬはｙ方向に延びており、制御信号幹線ＳＷはｙ方向に交差するｘ方向に延びている。
【０１５２】
ＴＦＴ３０（１）〜（３）は、それぞれ、図３を参照しながら前述したＴＦＴ３０と同様の構造を有している。なお、ＴＦＴ３１〜３５と同様の構造を有していてもよい。
【０１５３】
分岐配線Ｂ、ビデオ信号線ＤＯおよびＴＦＴ３０のソース電極８Ｓおよびドレイン電極８Ｄは、ソースメタル層内に（つまり、ソースバスラインＳＬと同じ導電膜を用いて）形成されていてもよい。
【０１５４】
制御信号幹線ＳＷおよびゲート電極３は、同じ導電層内、例えばゲートメタル層内に（つまり、ゲートバスラインＧＬと同じ導電膜を用いて）形成されていてもよい。
【０１５５】
ソースバスラインＳＬは、表示領域からソースドライバＳＤ側にｙ方向に延びており、ＴＦＴ３０は、それぞれ、隣接する２つのソースバスラインＳＬの間に配置されていてもよい。この例では、ＴＦＴ３０は、そのチャネル長方向ＤＬがｘ方向に略平行となり、チャネル幅方向ＤＷがｙ方向に略平行となるように配置されている。
【０１５６】
ソース電極８Ｓは、対応する分岐配線Ｂに電気的に接続されている。この例では、分岐配線Ｂは、基板１の法線方向から見たとき、ビデオ信号線ＤＯから表示領域側にｙ方向に延び、ＴＦＴ３０のソース電極８Ｓとして機能する部分を含む。すなわち、分岐配線Ｂとソース電極８Ｓとは一体的に形成されている。
【０１５７】
ＴＦＴ３０のゲート電極３は、対応する制御信号幹線ＳＷに電気的に接続されている。この例では、ゲート電極３は、制御信号幹線ＳＷに向かってｙ方向に延設されている。延設された部分を「ゲート延設部」と称する。ゲート延設部は、ソースメタル層内に形成された接続配線２５を介して、対応する制御信号幹線ＳＷに電気的に接続されている。
【０１５８】
本実施形態によると、ＴＦＴ３０のチャネル長方向の幅を小さくできるので、隣接する２つのソースバスラインＳＬ間にＴＦＴ３０を配置することが可能になる。本実施形態のＴＦＴ３０は、高精細なアクティブマトリクス基板にデマルチプレクサ回路ＤＭＸを形成する際に好適に適用され得る。
【０１５９】
本実施形態のデマルチプレクサ回路ＤＭＸの構成は、上記構成に限定されない。
【０１６０】
デマルチプレクサ回路ＤＭＸは、少なくとも２つの単位回路（以下、「第１単位回路」、「第２単位回路」と呼ぶ）からなるサブ回路を含んでもよい。第１単位回路のＤＭＸ回路用ＴＦＴに接続されたｎ本のソースバスラインＳＬと、第２単位回路のＤＭＸ回路用ＴＦＴに接続されたｎ本のソースバスラインＳＬとが行方向にＺ本ずつ（Ｚは１以上の整数、例えばＺ＝１）交互に配列されてもよい。
【０１６１】
図１２は、本実施形態における他のデマルチプレクサ回路ＤＭＸ＿Ｂの一部を示す図であり、第１単位回路および第２単位回路からなるサブ回路２００を示している。
【０１６２】
図１２では、複数のソースバスラインＳＬのうち４本のソースバスラインのみを示している。これらのソースバスラインを、一方の端部（ここでは左端）から順に、それぞれ、第１ソースバスラインＳＬ１、第２ソースバスラインＳＬ２、第３ソースバスラインＳＬ３および第４ソースバスラインＳＬ４と呼ぶ。
【０１６３】
サブ回路２００は、第１単位回路および第２単位回路と、複数の制御信号幹線ＳＷ（ここでは、２本の制御信号幹線ＡＳＷ、ＢＳＷ）とを備える。
【０１６４】
この例では、各単位回路は、２本のソースバスラインＳＬに対応付けられている（すなわちｎ＝２）。第１単位回路は、第１ソースバスラインＳＬ１および第３ソースバスラインＳＬ３に対応付けられている。対応するビデオ信号線ＤＯ１からのビデオ信号Ｖ１は、第１単位回路を介して、第１ソースバスラインＳＬ１および第３ソースバスラインＳＬ３に分配される。第２単位回路は、第２ソースバスラインＳＬ２および第４ソースバスラインＳＬ４に対応付けられている。第１単位回路とは異なるビデオ信号線ＤＯ２からのビデオ信号Ｖ２は、第２単位回路を介して、第２ソースバスラインＳＬ２および第４ソースバスラインＳＬ４に分配される。
【０１６５】
第１単位回路は、２つの薄膜トランジスタ（ＤＭＸ回路用ＴＦＴ）Ｔ１ａ、Ｔ１ｂと、２本の分岐配線Ｂ１ａ、Ｂ１ｂとを備える。第２単位回路は、２つの薄膜トランジスタＴ２ａ、Ｔ２ｂと、２本の分岐配線Ｂ２ａ、Ｂ２ｂとを備える。薄膜トランジスタＴ１ａ、Ｔ１ｂ、Ｔ２ａ、Ｔ２ｂは、図３および図５を参照しながら前述した構造を有している。
【０１６６】
第１単位回路の薄膜トランジスタＴ１ａ、Ｔ１ｂのドレイン電極は、それぞれ、第１ソースバスラインＳＬ１、第３ソースバスラインＳＬ３に接続されている。ソース電極は、それぞれ、分岐配線Ｂ１ａ、Ｂ１ｂに接続され、分岐配線Ｂ１ａ、Ｂ１ｂを介してビデオ信号線ＤＯ１に電気的に接続されている。
【０１６７】
第２単位回路の薄膜トランジスタＴ２ａ、Ｔ２ｂのドレイン電極は、それぞれ、第２ソースバスラインＳＬ２、第４ソースバスラインＳＬ４に接続されている。ソース電極は、それぞれ、分岐配線Ｂ２ａ、Ｂ２ｂと一体的に形成されており、分岐配線Ｂ２ａ、Ｂ２ｂを介してビデオ信号線ＤＯ２に電気的に接続されている。
【０１６８】
薄膜トランジスタＴ１ａ、Ｔ２ａのゲート電極は、それぞれ、制御信号幹線ＡＳＷに接続されており、制御信号幹線ＡＳＷから制御信号が供給される。薄膜トランジスタＴ１ｂ、Ｔ２ｂのゲート電極は、それぞれ、制御信号幹線ＢＳＷに接続されており、制御信号幹線ＢＳＷから制御信号が供給される。
【０１６９】
図１３は、本実施形態のデマルチプレクサ回路ＤＭＸ＿Ｂのレイアウトの一例を示す平面図である。デマルチプレクサ回路ＤＭＸ＿Ｂは、複数のサブ回路２００を有している。各サブ回路２００は、図１２を参照しながら前述したように、第１単位回路および第２単位回路を有している。第１単位回路および第２単位回路は、それぞれ、２本のソースバスラインＳＬに対応付けられている。
【０１７０】
図示するように、基板１の法線方向から見たとき、デマルチプレクサ回路ＤＭＸ＿Ｂにおける複数のサブ回路２００は、ｘ方向に配列されていてもよい。各サブ回路２００は、ｙ方向に延伸された形状を有していてもよい。また、各サブ回路２００において、第１単位回路のＤＭＸ回路用ＴＦＴが配置されている第１単位回路形成領域ｕ１は、第２単位回路のＤＭＸ回路用ＴＦＴが配置されている第２単位回路形成領域ｕ２の表示領域側に位置していてもよい。つまり、第１単位回路は、第２単位回路と表示領域との間に位置していてもよい。本明細書では、このような構成を「２段構成」と呼ぶ。
【０１７１】
デマルチプレクサ回路ＤＭＸ＿Ｂの各サブ回路２００は、ｎ本（ここでは２本）の制御信号枝線Ｃ１、Ｃ２を備える。制御信号枝線Ｃ１、Ｃ２は、それぞれ、制御信号幹線ＡＳＷ、ＢＳＷに電気的に接続されている。各サブ回路２００において、第１単位回路と第２単位回路とで、制御信号枝線Ｃ１、Ｃ２を共有している。
【０１７２】
図示していないが、デマルチプレクサ回路ＤＭＸ＿Ｂと非表示領域ＦＲの周縁との間には、ＣＯＧ実装されたソースドライバが設けられている。制御信号幹線ＳＷおよびビデオ信号線ＤＯは、例えば、デマルチプレクサ回路ＤＭＸ＿Ｂとソースドライバとの間に配置されている。制御信号幹線ＡＳＷ、ＢＳＷはｘ方向に延びていてもよい。
【０１７３】
このように、本変形例によると、２以上の単位回路に共通の制御信号枝線Ｃを設けることが可能である。これにより、デマルチプレクサ回路ＤＭＸに要する面積をより効果的に低減できる。また、チャネル幅Ｗをｙ方向に大きくすることで、電流駆動力をさらに高くできる。なお、ここでは、２段構成の例を示しているが、３段以上の構成も採用し得る。
【０１７４】
＜サブ回路２００のレイアウト例１＞
図１４は、デマルチプレクサ回路ＤＭＸ＿Ｂにおけるサブ回路２００Ａのレイアウトを例示する拡大平面図である。
【０１７５】
第１単位回路は、第１単位回路形成領域ｕ１に配置された薄膜トランジスタＴ１ａ、Ｔ１ｂと、分岐配線Ｂ１ａ、Ｂ１ｂとを有する。第２単位回路は、第２単位回路形成領域ｕ２に配置された薄膜トランジスタＴ２ａ、Ｔ２ｂと、分岐配線Ｂ２ａ、Ｂ２ｂとを有する。第１および第２単位回路は、共通の制御信号枝線Ｃ１、Ｃ２をさらに有している。ここでは、ｙ方向に隣接する薄膜トランジスタＴ１ａ、Ｔ２ａが制御信号枝線Ｃ１を共有し、ｙ方向に隣接する薄膜トランジスタＴ１ｂ、Ｔ２ｂが制御信号枝線Ｃ２を共有している。制御信号枝線Ｃ１、Ｃ２は、それぞれ、制御信号幹線ＡＳＷ、ＢＳＷに電気的に接続されている。
【０１７６】
第１単位回路および第２単位回路の分岐配線Ｂ１ａ、Ｂ２ａ、Ｂ１ｂ、Ｂ２ｂ（「分岐配線Ｂ」と総称することがある。）、制御信号枝線Ｃ１、Ｃ２およびソースバスラインＳＬ１〜ＳＬ４は、いずれも、ｙ方向に延びている。この例では、各薄膜トランジスタのチャネル長方向ＤＬがｘ方向に略平行となり、チャネル幅方向ＤＷがｙ方向に略平行である。
【０１７７】
制御信号枝線Ｃ１、Ｃ２は、それぞれ、対応するＤＭＸ回路用ＴＦＴのゲート電極として機能する部分を含む。例えば、制御信号枝線Ｃ１は、基板１の法線方向から見たとき、分岐配線Ｂ１ａと分岐配線Ｂ２ａとの間に位置している。制御信号枝線Ｃ１は、分岐配線Ｂ２ａ側にｘ方向に突出し、薄膜トランジスタＴ２ａのゲート電極として機能する凸部と、分岐配線Ｂ２ａ側にｘ方向に突出し、薄膜トランジスタＴ１ａのゲート電極として機能する凸部とを有している。薄膜トランジスタＴ１ａおよび薄膜トランジスタＴ２ａの酸化物半導体層７は、それぞれ、制御信号枝線Ｃ１のこれらの凸部上に配置されている。このように、第１単位回路におけるＤＭＸ回路用ＴＦＴの１つと、第２単位回路におけるＤＭＸ回路用ＴＦＴの１つとは、同一の制御信号枝線Ｃに一体的に形成されたゲート電極を有しており、同一の制御信号枝線Ｃの上に間隔を空けて配置されている（２段構成）。
【０１７８】
基板１の法線方向から見たとき、第１単位回路のＤＭＸ回路用ＴＦＴは、第２単位回路に対応付けられたＮ番目および（Ｎ＋２）番目のソースバスラインＳＬの間に配置されている（Ｎは自然数）。例えば、薄膜トランジスタＴ１ｂは、第２ソースバスラインＳＬ２および第４ソースバスラインＳＬ４の間に配置されている。また、第２単位回路のＤＭＸ回路用ＴＦＴは、第１単位回路における隣接する２つの分岐配線Ｂの間に配置されている。例えば、薄膜トランジスタＴ２ａは、第１単位回路の分岐配線Ｂ１ａ、Ｂ１ｂの間に配置されている。
【０１７９】
＜画素領域ＰＩＸの構成＞
次いで、アクティブマトリクス基板１０００における各画素領域ＰＩＸの構成を説明する。
【０１８０】
図１５（ａ）および（ｂ）は、それぞれ、アクティブマトリクス基板における１つの画素領域ＰＩＸの平面図およびＡ−Ａ’線に沿った断面図である。
【０１８１】
画素領域ＰＩＸは、ｙ方向に延びるソースバスラインＳＬ、および、ソースバスラインＳＬと交差するｘ方向に延びるゲートバスラインＧＬに包囲された領域である。画素領域ＰＩＸは、基板１と、基板１に支持されたＴＦＴ（以下、「画素ＴＦＴ」）１３０と、画素電極１５とを有している。画素ＴＦＴ１３０は、例えばボトムゲート構造を有する酸化物半導体ＴＦＴである。
【０１８２】
図示していないが、アクティブマトリクス基板１０００は共通電極をさらに有していてもよい。共通電極は、画素電極と誘電体層を介して対向するように配置されていてもよい。このようなアクティブマトリクス基板は、例えばＦＦＳモードの表示装置に適用され得る。
【０１８３】
次いで、画素ＴＦＴ１３０の構造をより詳細に説明する。
【０１８４】
画素ＴＦＴ１３０は、基板１に支持されたゲート電極（フロントゲート電極）１０３と、ゲート電極１０３を覆うゲート絶縁層５と、ゲート絶縁層５上に形成された酸化物半導体層１０７と、酸化物半導体層１０７に接するように配置されたソース電極１０８Ｓおよびドレイン電極１０８Ｄとを有するボトムゲート構造のＴＦＴである。酸化物半導体層１０７はチャネル保護層１０９で覆われている。チャネル保護層１０９は、酸化物半導体層１０７のソースコンタクト領域およびドレインコンタクト領域となる部分をそれぞれ露出する開口部ｈ１、ｈ２を有している。ソース電極１０８Ｓおよびドレイン電極１０８Ｄは、それぞれ、開口部ｈ１、ｈ２内で酸化物半導体層１０７の上面と接している。
【０１８５】
チャネル保護層１０９は、ＤＭＸ回路用ＴＦＴ３０（図３）のチャネル保護層９と同じ絶縁膜から形成されていてもよい。また、前述したように、チャネル保護層１０９は、ＤＭＸ回路用ＴＦＴ３０のチャネル保護層９よりも薄くてもよい。これにより、ＤＭＸ回路用ＴＦＴ３０の製造にのみ、前述した自己整合プロセスを利用することが可能になる。
【０１８６】
ゲート電極１０３は対応するゲートバスラインＧＬに接続され、ソース電極１０８Ｓは対応するソースバスラインＳＬに接続されている。ドレイン電極１０８Ｄは画素電極ＰＥと電気的に接続されている。ゲート電極１０３およびゲートバスラインＧＬは、ゲートメタル層内において一体的に形成されていてもよい。ソース電極１０８ＳおよびソースバスラインＳＬは、ソースメタル層内において一体的に形成されていてもよい。
【０１８７】
画素ＴＦＴ１３０は、保護層（例えば無機絶縁層）１１で覆われている。無機絶縁層１１上には、画素電極１５が配置されている。画素電極１５は、無機絶縁層１１に形成された開口部ＣＨ内でドレイン電極８Ｄと接する。
【０１８８】
＜酸化物半導体について＞
酸化物半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
【０１８９】
酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
【０１９０】
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。
【０１９１】
酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
【０１９２】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。
【０１９３】
なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４−００７３９９号公報、特開２０１２−１３４４７５号公報、特開２０１４−２０９７２７号公報などに開示されている。参考のために、特開２０１２−１３４４７５号公報および特開２０１４−２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
【０１９４】
酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ２Ｏ３−ＳｎＯ２−ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系半導体、Ｇａ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体などを含んでいてもよい。
【産業上の利用可能性】
【０１９５】
本発明の実施形態は、モノリシックに形成された周辺回路を有するアクティブマトリクス基板に好適に適用され得る。このようなアクティブマトリクス基板は、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置に適用される。
【符号の説明】
【０１９６】
１                          基板
３                          ゲート電極
５                          ゲート絶縁層
７                          酸化物半導体層
７ｄ、７１ｄ、７２ｄ        ドレインコンタクト領域
７ｓ、７１ｓ、７２ｓ        ソースコンタクト領域
７ｓｄ、７１ｓｄ、７２ｓｄ         ＳＤ間領域（ソースドレイン間領域）
８Ｓ                        ソース電極
８Ｄ                        ドレイン電極
９                          チャネル保護層
９ｅ１、９ｅ２              チャネル保護層の側面
１０                        レジスト膜
１０ｍ、１０ｎ、１０ｕ      マスク
１０ｐ                      マスクの開口部
１１                        無機絶縁層
１２ａ                      生成物
１２ｂ                      コロージョン
１３                        上部ゲート電極
１５                        画素電極
３０〜３５                  ＤＭＸ回路用ＴＦＴ
４０                        コンタクト部
７１                        第１半導体部
７２                        第２半導体部
８０                        ソース用導電膜
８０ａ                      凸部
８０ｅ１、８０ｅ２          側面
８１、８２                  凹部
９１                        第１保護部
９２                        第２保護部
１０００                    アクティブマトリクス基板
ｄ１                        電極間距離
ｄ２                        ドレイン電極とチャネル保護層との重なり長さ
ｄ３                        ソース電極とチャネル保護層との重なり長さ
ｄ４                        ＳＤ間領域のうちチャネル保護層で覆われた部分の長さ
ＤＬ                        チャネル長方向
ＤＷ                        チャネル幅方向
Ｅ１、Ｅ２                  チャネル保護層のｚ方向における端部
ＧＬ                        ゲートバスライン
ＳＬ                        ソースバスライン
ｐｄ１、ｐｄ２              ドレイン電極の端部
ｐｓ１、ｐｓ２              ソース電極の端部
ｒ１                        第１部分
ｒ２                        第２部分
【図１】
2019153656.tif 000003
【図２】
2019153656.tif 000004
【図３】
2019153656.tif 000005
【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
2019153656.tif 000009
【図７】
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【図８】
2019153656.tif 000011
【図９】
2019153656.tif 000012
【図１０】
2019153656.tif 000013
【図１１】
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【図１２】
2019153656.tif 000015
【図１３】
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【図１４】
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【図１５】
2019153656.tif 000018
【図１６】
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【図１７】
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