(57)【要約】【課題】ＳＮ比の低下を抑制しつつ画素信号間の段差を低減するために有利な技術を提供する。【解決手段】撮像装置は、第１画素グループを構成する複数の画素と第２画素グループを構成する複数の画素とを含む画素アレイと、前記第１画素グループの複数の画素の信号を第１信号線に順次に出力し、前記第２画素グループの複数の画素の信号を第２信号線に順次に出力する選択回路と、前記画素アレイから前記選択回路を介して入力ノードに供給される信号に応じた画素信号を出力する出力回路と、前記入力ノードに対する前記第１信号線および前記第２信号線の接続を制御するスイッチ回路と、電力を消費する負荷回路と、前記入力ノードの電位をリセットするリセット動作を行うリセット回路とを備える。前記負荷回路は、前記画素アレイにおける光電変換期間の少なくとも一部を含み前記出力回路が画素信号を出力しない第１期間において第１電力を消費し、前記第１期間とは異なる第２期間において前記第１電力より小さい第２電力を消費する。【選択図】図３
2019009697.tif 000002
【特許請求の範囲】
【請求項１】
第１画素グループを構成する複数の画素と第２画素グループを構成する複数の画素とを含む画素アレイと、
前記第１画素グループの複数の画素の信号を第１信号線に順次に出力し、前記第２画素グループの複数の画素の信号を第２信号線に順次に出力する選択回路と、
前記画素アレイから前記選択回路を介して入力ノードに供給される信号に応じた画素信号を出力する出力回路と、
前記入力ノードに対する前記第１信号線および前記第２信号線の接続を制御するスイッチ回路と、
電力を消費する負荷回路と、
前記入力ノードの電位をリセットするリセット動作を行うリセット回路と、を備え、
前記負荷回路は、前記画素アレイにおける光電変換期間の少なくとも一部を含み前記出力回路が画素信号を出力しない第１期間において第１電力を消費し、前記第１期間とは異なる第２期間において前記第１電力より小さい第２電力を消費し、
前記第２期間は、準備期間と、前記準備期間の後の期間であって前記第１画素グループから信号が読み出される第１読出期間と、前記第１読出期間の後の期間であって前記第２画素グループから信号が読み出される第２読出期間とを含み、
前記準備期間では、前記スイッチ回路によって前記入力ノードに対して前記第１信号線および前記第２信号線が接続された状態で前記リセット回路が前記リセット動作を行うことによって前記第１信号線および前記第２信号線がリセットされ、
前記第１読出期間では、前記スイッチ回路によって前記入力ノードに対して前記第１信号線が接続され、前記入力ノードから前記第２信号線が切断された状態で、前記出力回路によって前記第１画素グループの複数の画素の信号に応じた画素信号が順次に出力され、
前記第２読出期間では、前記スイッチ回路によって前記入力ノードから前記第１信号線が切断され、前記入力ノードに対して前記第２信号線が接続された状態で、前記出力回路によって前記第２画素グループの複数の画素の信号に応じた画素信号が順次に出力される、
ことを特徴とする撮像装置。
【請求項２】
前記第１読出期間では、前記出力回路による前記第１画素グループの個々の画素の信号に応じた画素信号の出力が前記リセット動作による前記第１信号線のリセットの後になされ、前記第２読出期間では、前記出力回路による前記第２画素グループの個々の画素の信号に応じた画素信号の出力が前記リセット動作による前記第２信号線のリセットの後になされる、
ことを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記第１期間から前記第２期間への移行タイミングから前記準備期間における前記リセット動作の終了タイミングまでの期間は、前記出力回路が１つの画素信号を出力する期間より長い、
ことを特徴とする請求項１又は２に記載の撮像装置。
【請求項４】
前記第１期間から前記第２期間への移行タイミングから前記準備期間における前記リセット動作の終了タイミングまでの期間は、前記第１読出期間における１つの前記リセット動作の終了から次の前記リセット動作の開始までの期間より長い、
ことを特徴とする請求項２に記載の撮像装置。
【請求項５】
前記第１期間から前記第２期間への移行タイミングから前記第１読出期間の開始タイミングまでの期間は、前記第１読出期間における１つの前記リセット動作の終了から次の前記リセット動作の開始までの期間より長い、
ことを特徴とする請求項２に記載の撮像装置。
【請求項６】
１つの前記第２期間において、前記第１読出期間の後に前記第２読出期間が開始し、
前記第１期間から前記第２期間への移行タイミングから前記第１読出期間の開始タイミングまでの期間は、２００ｎｓ以上である、
ことを特徴とする請求項２に記載の撮像装置。
【請求項７】
前記第１読出期間および前記第２読出期間では、前記リセット回路による前記リセット動作が周期的になされ、
前記準備期間は、前記第１読出期間および前記第２読出期間における前記リセット回路による前記リセット動作の周期より長い、
ことを特徴とする請求項１乃至６のいずれか１項に記載の撮像装置。
【請求項８】
前記リセット回路は、前記準備期間において複数回にわたって前記リセット動作を行う、
ことを特徴とする請求項１乃至７のいずれか１項に記載の撮像装置。
【請求項９】
前記リセット回路は、前記準備期間において継続して前記リセット動作を行う、
ことを特徴とする請求項１乃至７のいずれか１項に記載の撮像装置。
【請求項１０】
共通の電源線によって前記出力回路および前記負荷回路に対して電力が供給される、
ことを特徴とする請求項１乃至９のいずれか１項に記載の撮像装置。
【請求項１１】
前記第１画素グループの複数の画素の信号を保持する第１保持部および前記第２画素グループの複数の画素の信号を保持する第２保持部を更に備え、
前記選択回路は、前記第１保持部によって保持された前記第１画素グループの複数の画素の信号を前記第１信号線に順次に出力し、前記第２保持部によって保持された前記第２画素グループの複数の画素の信号を前記第２信号線に順次に出力する、
ことを特徴とする請求項１乃至１０のいずれか１項に記載の撮像装置。
【請求項１２】
前記スイッチ回路は、前記入力ノードの電位を増幅して前記出力回路に供給する増幅回路を含む、
ことを特徴とする請求項１乃至１１のいずれか１項に記載の撮像装置。
【請求項１３】
前記第１信号線および前記第２信号線の各々は、前記画素アレイからの光信号を伝送する信号線および前記画素アレイからのノイズ信号を伝送する信号線を含み、
前記入力ノードは、前記画素アレイからの光信号が供給される第１入力ノードおよび前記画素アレイからのノイズ信号が供給される第２入力ノードを含み、
前記出力回路は、前記第１入力ノードに供給される光信号および前記第２入力ノードに供給される信号の差分に応じた画素信号を出力する、
ことを特徴とする請求項１乃至１２のいずれか１項に記載の撮像装置。
【請求項１４】
前記出力回路から出力された画素信号を処理する処理部と、
前記処理部から出力される信号を記録する記録部と、
を更に備えることを特徴とする請求項１乃至１３のいずれか１項に記載の撮像装置。
【請求項１５】
撮像装置を駆動する駆動方法であって、
前記撮像装置は、第１画素グループを構成する複数の画素と第２画素グループを構成する複数の画素とを含む画素アレイと、前記第１画素グループの複数の画素の信号を第１信号線に順次に出力し、前記第２画素グループの複数の画素の信号を第２信号線に順次に出力する選択回路と、前記画素アレイから前記選択回路を介して入力ノードに供給される信号に応じた画素信号を出力する出力回路と、前記入力ノードに対する前記第１信号線および前記第２信号線の接続を制御するスイッチ回路と、電力を消費する負荷回路と、前記入力ノードの電位をリセットするリセット動作を行うリセット回路と、を備え、
前記負荷回路は、前記画素アレイにおける光電変換期間の少なくとも一部を含み前記出力回路が画素信号を出力しない第１期間において第１電力を消費し、前記出力回路が画素信号を出力する第２期間において前記第１電力より小さい第２電力を消費し、
前記第２期間は、準備期間と、前記準備期間の後の期間であって前記第１画素グループのから信号が読み出される第１読出期間と、前記第１読出期間の後の期間であって前記第２画素グループから信号が読み出される第２読出期間とを含み、
前記駆動方法は、
前記準備期間において、前記スイッチ回路によって前記入力ノードに対して前記第１信号線および前記第２信号線が接続された状態で前記リセット回路が前記リセット動作を行うことによって前記第１信号線および前記第２信号線をリセットする工程と、
前記第１読出期間において、前記スイッチ回路によって前記入力ノードに対して前記第１信号線が接続され、前記入力ノードから前記第２信号線が切断された状態で、前記出力回路によって前記第１画素グループの複数の画素の信号に応じた画素信号を順次に出力する工程と、
前記第２読出期間において、前記スイッチ回路によって前記入力ノードから前記第１信号線が切断され、前記入力ノードに対して前記第２信号線が接続された状態で、前記出力回路によって前記第２画素グループの複数の画素の信号に応じた画素信号を順次に出力する工程と、
ことを特徴とする撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置およびその駆動方法に関する。
【背景技術】
【０００２】
特許文献１には、ブランキング期間から出力期間（走査期間）に移行したときに消費電流量が増大することによって電流供給線の電位が変動し出力信号が変動することを防止する技術が記載されている。この技術は、電流消費回路を設けて、ブランキング期間において電流消費回路に電流を消費させることによって、ブランキング期間における電流消費量と出力期間における電流消費量とを同等にしようとするものである。この技術によれば、電流供給線（電源線）の電位の変動が抑制され、これによって出力信号の変動も抑制される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−７５６２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
各画素の信号は、基準電位にリセットされた共通信号線に対してスイッチを介して供給され、共通信号線を介してアンプに供給され、アンプによって増幅されて画素信号として出力される。出力期間（走査期間）において、走査回路は、複数の画素にそれぞれ対応する複数のスイッチを順次に選択することによって、アンプに信号を供給するべき画素の信号を選択する。よって、共通信号線には、画素の個数に相当する個数のスイッチが接続される。そのため、画素の個数が増大すると、共通信号線に接続されるスイッチの個数も増大し、これによって共通信号線に寄生する容量も増大する。共通信号線に寄生する容量が増大すると、基準電位にリセットされた共通信号線に対して画素の信号が供給されたときの共通信号線の電位変化が微小になる。これは、ＳＮ比を低下させる原因となる。そこで、共通信号線を第１信号線および第２信号線を含む複数の信号線に分割することによって各信号線に寄生する容量を小さくする方法が考えられる。
【０００５】
しかし、この場合、分割された第１信号線および第２信号線（複数の信号線）を同一の基準電位にリセットしなければ、第１信号線から第２信号線に切り替えたときに、基準電位が変化しうる。これは、第１信号線から第２信号線に切り替えるときに、第１信号線を介して出力された画素信号と第２信号線を介して出力される画素信号との間に段差（オフセット）を生じさせうる。電源線の電位が常に一定であれば、複数の信号線を同一電位にリセットすることができるが、電流消費回路を設けたとしても、電流消費量を厳密に一定にすることは難しい。また、ブランキング期間（電流消費回路によって電流を消費する期間）が終了した直後においては、電流消費回路を設けない場合よりも電流消費回路を設けた場合の方が電源線の電位変動は大きい。
【０００６】
本発明は、上記の課題認識を契機としてなされたものであり、ＳＮ比の低下を抑制しつつ画素信号間の段差を低減するために有利な技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の１つの側面は、撮像装置に係り、前記撮像装置は、第１画素グループを構成する複数の画素と第２画素グループを構成する複数の画素とを含む画素アレイと、前記第１画素グループの複数の画素の信号を第１信号線に順次に出力し、前記第２画素グループの複数の画素の信号を第２信号線に順次に出力する選択回路と、前記画素アレイから前記選択回路を介して入力ノードに供給される信号に応じた画素信号を出力する出力回路と、前記入力ノードに対する前記第１信号線および前記第２信号線の接続を制御するスイッチ回路と、電力を消費する負荷回路と、前記入力ノードの電位をリセットするリセット動作を行うリセット回路と、を備える。前記負荷回路は、前記画素アレイにおける光電変換期間の少なくとも一部を含み前記出力回路が画素信号を出力しない第１期間において第１電力を消費し、前記第１期間とは異なる第２期間において前記第１電力より小さい第２電力を消費する。前記第２期間は、準備期間と、前記準備期間の後の期間であって前記第１画素グループから信号が読み出される第１読出期間と、前記第１読出期間の後の期間であって前記第２画素グループから信号が読み出される第２読出期間とを含む。前記準備期間では、前記スイッチ回路によって前記入力ノードに対して前記第１信号線および前記第２信号線が接続された状態で前記リセット回路が前記リセット動作を行うことによって前記第１信号線および前記第２信号線がリセットされる。前記第１読出期間では、前記スイッチ回路によって前記入力ノードに対して前記第１信号線が接続され、前記入力ノードから前記第２信号線が切断された状態で、前記出力回路によって前記第１画素グループの複数の画素の信号に応じた画素信号が順次に出力される。前記第２読出期間では、前記スイッチ回路によって前記入力ノードから前記第１信号線が切断され、前記入力ノードに対して前記第２信号線が接続された状態で、前記出力回路によって前記第２画素グループの複数の画素の信号に応じた画素信号が順次に出力される。
【発明の効果】
【０００８】
本発明によれば、ＳＮ比の低下を抑制しつつ画素信号間の段差を低減するために有利な技術が提供される。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態の撮像装置の構成を示す図。
【図２】本発明の一実施形態の撮像装置の一部分の詳細な構成例を示す図。
【図３】本発明の一実施形態の撮像装置の一部分の詳細な構成例を示す図。
【図４】本発明の第１実施形態の動作を示す図。
【図５】本発明の第２実施形態の動作を示す図。
【図６】本発明の第３実施形態の動作を示す図。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら本発明をその例示的な実施形態を通して説明する。
【００１１】
図１には、本発明の一実施形態の撮像装置ＩＳＤの構成が示されている。撮像装置ＩＳＤは、複数のチップ１００、１０１で構成されうるが、単一のチップで構成されてもよい。チップ１００、１０１において、同一の構成を有する部品については、同一の参照番号が付されているが、チップ１００の部品については末尾に枝番として−１が付され、チップ１０１の部品については末尾に枝番として−２が付されている。以下において、チップ１００とチップ１０１とを区別して説明をする必要がない場合には、枝番を付すことなく説明をする。
【００１２】
チップ１００、１０１は、それぞれ、パッド２００、２１０、２３０、２４０、２５０、２６０、２７０を有する。パッド２００は、シフトレジスタ１３０〜１３ｎに対する走査データを入力するための端子（信号名または端子名＝ＳＩ）である。パッド２１０は、チップを選択するための信号を入力するための端子（信号名または端子名＝ＳＥＬ）である。パッド２３０は、クロック信号を入力する端子（信号名または端子名＝ＣＬＫ）である。パッド２４０は、シフトレジスタ１３０〜１３ｎのＥＮＤ信号を出力するための端子（信号名または端子名＝ＮＥＸＴ）である。パッド２５０は、画素信号を出力するための端子（信号名または端子名＝ＶＯＵＴ）である。パッド２６０は、電源電圧（ＶＤＤ）を入力するための端子である。パッド２７０は、チップ動作に係わるスタート信号を入力するための端子（信号名または端子名＝ＴＲ）である。
【００１３】
チップ１００のパッド２００−１には、接地電圧が与えられ、チップ１０１のパッド２００−２には、チップ１００のパッド２４０−１から出力される信号が供給される。チップ１００のパッド２１０−１には、電源電圧が供給され、チップ１０１のパッド２１０−２には、接地電圧が供給される。チップ１００、１０１には、電源線７００を介して電源電圧ＶＤＤが供給される。したがって、チップ１００、１０１には、共通の電源電圧ＶＤＤが供給される。
【００１４】
チップ１００、１０１は、画素アレイＰＡを備えている。画素アレイＰＡは、各々が複数の画素で構成される複数の画素グループとして、第１画素グループおよび第２画素グループを含む。第１画素グループは、複数の画素１０〜１ｍで構成される。第２画素グループは、複数の画素２０〜２ｍで構成される。この例では、画素アレイＰＡは、ラインセンサを構成するように配置された複数の画素を含むが、画素アレイＰＡは、複数の行および複数の列を構成するように配列された複数の画素を含んでもよい。
【００１５】
チップ１００、１０１は、第１画素グループの複数の画素１０〜１ｍにそれぞれ対応する複数の保持部４０〜４ｍと、第２画素グループの複数の画素２０〜２ｍにそれぞれ対応する複数の保持部５０〜５ｍとを備える。複数の保持部４０〜４ｍ、５０〜５ｍの各々は、この例では、入射光に応じて画素で光電変換によって生成される光信号（Ｓ信号）および画素で生成されるノイズ信号（Ｎ信号）を保持する。
【００１６】
チップ１００、１０１は、選択回路ＳＣを備える。選択回路ＳＣは、第１画素グループの複数の画素１０〜１ｍの信号を第１信号線ＣＨＬＳ、ＣＨＬＮに順次に出力し、第２画素グループの複数の画素２０〜２ｍの信号を第２信号線ＣＨＲＳ、ＣＨＲＮに順次に出力する。第１信号線ＣＨＬＳ、第２信号線ＣＨＲＳは、光信号を伝送するための共通信号線である。第１信号線ＣＨＬＮ、第２信号線ＣＨＲＮは、ノイズ信号を伝送するための共通信号線である。選択回路ＳＣは、シフトレジスタ１３０〜１３ｎと、選択スイッチ１２０〜１２ｍ、３２０〜３２ｍ、２２０〜２２ｍ、４２０〜４２ｍとを含む。
【００１７】
シフトレジスタ１３０〜１３ｎは、第１画素グループの複数の画素１０〜１ｍおよび第２画素グループの複数の画素２０〜２ｍのうち１つの画素を順次に選択するように、選択スイッチ１２０〜１２ｍ、２２０〜２２ｍ、３２０〜３２ｍ、４２０〜４２ｍを制御する。より詳しくは、シフトレジスタ１３０〜１３ｎは、第１画素グループの複数の画素１０〜１ｍから信号を読み出す第１読出期間では、複数の画素１０〜１ｍのうち１つの画素を順次に選択するように、選択スイッチ１２０〜１２ｍ、３２０〜３２ｍを制御する。また、シフトレジスタ１３０〜１３ｎは、第２画素グループの複数の画素２０〜２ｍから信号を読み出す第２読出期間では、複数の画素２０〜２ｍのうち１つの画素を順次に選択するように、選択スイッチ２２０〜２２ｍ、４２０〜４２ｍを制御する。
【００１８】
チップ１００、１０１は、出力回路（出力アンプ）１４０、制御回路１６０、負荷回路１８０、スイッチ回路１９０およびリセット回路５００を更に備えうる。制御回路１６０は、出力回路１４０、負荷回路１８０およびスイッチ回路１９０を制御する制御信号を発生する。出力回路１４０は、入力端子ＩＮ１、ＩＮ２を有し、画素アレイＰＡから選択回路ＳＣを介して入力端子ＩＮ１、ＩＮ２に供給される信号に応じた画素信号をパッド２５０（ＶＯＵＴ）に出力する。出力回路１４０は、制御回路１６０によって制御される制御信号ＡｍｐＯＮがハイレベルである場合に動作状態となり、制御信号ＡｍｐＯＮがローレベルである場合に非動作状態となる。スイッチ回路１９０は、出力回路１４０の入力端子ＩＮ１、ＩＮ２のそれぞれの電位を制御するための入力ノードＮ１、Ｎ２（後述）を有し、入力ノードＮ１、Ｎ２に対する第１信号線ＣＨＬＳ、ＣＨＬＮおよび第２信号線ＣＨＲＳ、ＣＨＲＮの接続を制御する。なお、この明細書では、全ての構成要素においてハイレベルがアクティブレベルであり、ローレベルがインアクティブレベルであるものとするが、全部または一部構成要素において、これらが反対にされてよい。
【００１９】
負荷回路１８０には、電源線７００を介して電源電圧ＶＤＤが供給される。負荷回路１８０は、電力を消費する回路である。負荷回路１８０は、制御回路１６０によって、第１状態および第２状態を含む複数の状態のうちの１つに制御されうる。負荷回路１８０は、第１状態では、第１電力を消費し、第２状態では、第１電力より小さい第２電力を消費する。
【００２０】
負荷回路１８０は、第１期間においては、制御回路１６０によって第１状態に設定され、第１電力を消費する。第１期間は、第１画素グループの複数の画素および第２画素グループの複数の画素における光電変換期間の少なくとも一部を含み、出力回路１４０が画素信号を出力しない期間でありうる。あるいは、第１期間は、出力回路１４０が非動作状態に設定される期間として定義されうる。
【００２１】
負荷回路１８０は、第１期間とは異なる第２期間においては、制御回路１６０によって第２状態に設定され、第１電力より小さい第２電力を消費する。出力回路１４０が非動作状態に設定される期間が第１期間として定義される場合、第２期間は、出力回路１４０が動作状態に設定される期間として定義されうる。この例では、負荷回路１８０は、制御回路１６０によって制御される制御信号ＩＣＣＯＮがハイレベルである場合は第１状態に設定され、制御信号ＩＣＣＯＮがローレベルである場合は第２状態に設定される。
【００２２】
リセット回路５００は、制御回路１６０によって制御される制御信号ＣＨＲＥＳ（図３参照）によって制御される。リセット回路５００は、出力回路１４０の入力端子ＩＮ１、ＩＮ２（および、入力端子ＩＮ１、ＩＮ２のそれぞれの電位を制御する入力ノードＮ１、Ｎ２）の電位を基準電位ＶＲＥＦ１にリセットするリセット動作を行う。このリセット動作において、第１信号線ＣＨＬＳおよび第２信号線ＣＨＲＳの少なくとも一方も基準電位ＶＲＥＦ１にリセットされ、また、第１信号線ＣＨＬＮおよび第２信号線ＣＨＲＮの少なくとも一方も基準電位ＶＲＥＦ１にリセットされる。
【００２３】
図２には、画素１０〜１ｍ、２０〜２ｍ、保持部４０〜４ｍ、５０〜５ｍの構成例が示されている。なお、画素および保持部は、図２に示される構成に限定されるものではなく、種々の構成が採用されうる。画素１０〜１ｍ、２０〜２ｍは、光電変換素子２８０と、ＭＯＳトランジスタ２８１、２８２、２８３とを含みうる。ＭＯＳトランジスタ２８１は、光電変換素子２８０のアノードをリセットするリセットトランジスタであり、制御回路１６０によって制御されるリセット信号ＰＲＥＳによって制御される。ＭＯＳトランジスタ２８２は、光電変換素子２８０のアノードがゲートに接続された増幅トランジスタである。ＭＯＳトランジスタ２８３は、制御回路１６０によって制御されるバイアス信号ＢＮによって制御されて電流源として動作し、ＭＯＳトランジスタ２８２とともにソースフォロア回路を構成する。
【００２４】
保持部４０〜４ｍ、５０〜５ｍは、ＭＯＳトランジスタ２８４、２８６、２８７、２８８、２８９と、容量素子２８５、２９０、２９１とを含む。保持部４０〜４ｍ、５０〜５ｍは、制御回路１６０によって制御される制御信号ＰＴＳ、ＰＴＮ、ＰＣＭと、バイアス信号ＢＰによって制御される。ＭＯＳトランジスタ２８６は、バイアス信号ＢＰによって制御されて電流源として動作し、ＭＯＳトランジスタ２８７とともにソースフォロワ回路を構成する。
【００２５】
ブランキング期間の開始時には、容量素子２８５がノイズ信号を保持し、光電変換素子２８０のアノードが光信号を保持した状態となっている。その後、制御信号ＰＴＮがハイレベルに駆動されることによってＭＯＳトランジスタ２８９を通して容量素子２９１にノイズ信号が書き込まれる。そして、制御信号ＰＣＭと制御信号ＰＴＳがハイレベルに駆動されることによってＭＯＳトランジスタ２８８を通して容量素子２９０に光信号が書き込まれる。ＭＯＳトランジスタ２８４、２８６、２８７および容量素子２８５は、一時的な信号保持部３０を構成する。ＭＯＳトランジスタ２８８および容量素子２９０は、光信号保持部４１を構成する。ＭＯＳトランジスタ２８９および容量素子２９１は、ノイズ信号保持部５１を構成する。
【００２６】
図３（ａ）には、スイッチ回路１９０およびリセット回路５００の詳細構成とこれらに関連する構成が示されている。なお、図２における光信号保持部４１は、光信号保持部４１０Ｌ〜４１ｎＬ、４１０Ｒ〜４１ｎＲとして示されている。光信号保持部４１０Ｌ〜４１ｎＬは、第１画素グループの画素１０〜１ｍに対応する保持部４０〜４ｍの構成要素であり、光信号保持部４１０Ｒ〜４１ｎＲは、第２画素グループの画素２０〜２ｍに対応する保持部５０〜５ｍの構成要素である。ノイズ信号保持部５１０Ｌ〜５１ｎＬは、第１画素グループの画素１０〜１ｍに対応する保持部４０〜４ｍの構成要素であり、ノイズ信号保持部５１０Ｒ〜５１ｎＲは、第２画素グループの画素２０〜２ｍに対応する保持部５０〜５ｍの構成要素である。
【００２７】
スイッチ回路１９０は、スイッチ６１０、６１１、６１２、６１３、６３０、６３１と、容量素子６２０、６２１と、差動増幅器６４０、６４１を含みうる。スイッチ回路１９０は、制御回路１６０によって制御される制御信号ＣＨＬＯＮ、ＣＨＲＯＮによって制御されうる。スイッチ回路１９０は、電源電圧ＶＤＤから生成される基準電位ＶＲＥＦ１が提供されうる。基準電位ＶＲＥＦ１は、例えば、図３（ｂ）に示された回路によって生成されうる。スイッチ６１０、６１１、６１２、６１３、６３０、６３１は、ＭＯＳトランジスタで構成されうる。
【００２８】
選択回路ＳＣのシフトレジスタ１３０〜１３ｎは、選択信号ＳＲ−Ｌ１〜ＳＲ−Ｌｎを順次に活性化する。これによって第１画素グループの複数の画素１０〜１ｍに対応する保持部４０〜４ｍ（図３（ａ）では、光信号保持部４１０Ｌ〜４１ｎＬ、ノイズ信号保持部５１０Ｌ〜５１ｎＬ）が順次に選択される。これにより、第１画素グループの複数の画素１０〜１ｍのそれぞれの光信号、ノイズ信号が第１信号線ＣＨＬＳ、ＣＨＬＮに順次に出力される。ここで、選択信号ＳＲ−Ｌ１〜ＳＲ−Ｌｎは、それぞれ選択スイッチ１２０〜１２ｎに供給されるとともに、それぞれ選択スイッチ３２０〜３２ｎに供給される。
【００２９】
また、選択回路ＳＣのシフトレジスタ１３０〜１３ｎは、選択信号ＳＲ−Ｒ１〜ＳＲ−Ｒｎを順次に活性化する。これによって第２画素グループの複数の画素２０〜２ｍに対応する保持部５０〜５ｍ（図３（ａ）では、光信号保持部４１０Ｒ〜４１ｎＲ、ノイズ信号保持部５１０Ｒ〜５１ｎＲ）が順次に選択される。これにより、第２画素グループの複数の画素２０〜２ｍのそれぞれの光信号、ノイズ信号が第２信号線ＣＨＲＳ、ＣＨＲＮに順次に出力される。ここで、選択信号ＳＲ−Ｒ１〜ＳＲ−Ｒｎは、それぞれ選択スイッチ２２０〜２２ｎに供給されるとともに、それぞれ選択スイッチ４２０〜４２ｎに供給される。
【００３０】
スイッチ回路１９０は、出力回路１４０の入力端子ＩＮ１、ＩＮ２のそれぞれの電位を制御するための入力ノードＮ１、Ｎ２を含む。また、スイッチ回路１９０は、入力ノードＮ１、Ｎ２に対する第１信号線ＣＨＬＳ、ＣＨＬＮの接続を制御するスイッチ６１０、６１１と、
入力ノードＮ１、Ｎ２に対する第２信号線ＣＨＲＳ、ＣＨＲＮの接続を制御するスイッチ、６１２、６１３を含む。スイッチ６１０、６１２は、入力ノードＮ１に対する第１信号線ＣＨＬＳおよび第２信号線ＣＨＲＳの接続を制御する。スイッチ６１１、６１３は、入力ノードＮ２に対する第１信号線ＣＨＬＮおよび第２信号線ＣＨＲＮの接続を制御する。スイッチ６１０、６１１は、制御回路１６０によって制御される制御信号ＣＨＬＯＮによって制御される。スイッチ６１２、６１３は、制御回路１６０によって制御される制御信号ＣＨＲＯＮによって制御される。
【００３１】
第１入力ノードＮ１は、増幅回路ＡＭＰ１を介して出力回路１４０の第１入力端子ＩＮ１に接続され、第２入力ノードＮ２は、増幅回路ＡＭＰ２を介して出力回路１４０の第２入力端子ＩＮ２に接続されている。増幅回路ＡＭＰ１、ＡＭＰ２は、必須の構成ではなく、入力ノードＮ１、Ｎ２がそれぞれ直接に入力端子ＩＮ１、ＩＮ２に接続されてもよい。
【００３２】
第１入力ノードＮ１には、第１信号線ＣＨＬＳからスイッチ６１０を介して光信号保持部４１０Ｌ〜４１ｎＬから光信号が伝送され、または、第２信号線ＣＨＲＳからスイッチ６１２を介して光信号保持部４１０Ｒ〜４１ｎＲから光信号が伝送される。第２入力ノードＮ２には、第１信号線ＣＨＬＮからスイッチ６１１を介してノイズ信号保持部５１０Ｌ〜５１ｎＬからノイズ信号が伝送され、または、第２信号線ＣＨＲＮからスイッチ６１３を介してノイズ信号保持部５１０Ｒ〜５１ｎＲからノイズ信号が伝送される。
【００３３】
増幅回路ＡＭＰ１は、差動増幅器６４０と、容量素子（帰還容量）６２０と、リセットスイッチ６３０とを含む。増幅回路ＡＭＰ１は、第１信号線ＣＨＬＳまたは第２信号線ＣＨＲＳの容量値と容量素子６２０の容量値との比に従う増幅率で第１入力ノードＮ１の信号を増幅して出力回路１４０の第１入力端子ＩＮ１に供給する。リセットスイッチ６３０は、制御回路１６０によって制御される。リセットスイッチ６３０が導通状態になると、増幅回路ＡＭＰ１がリセットされ、入力ノードＮ１の電位が基準電位ＶＲＥＦ１にリセットされるとともに入力端子ＩＮ１の電位も基準電位ＶＲＥＦ１にリセットされる。
【００３４】
増幅回路ＡＭＰ２は、差動増幅器６４１と、容量素子（帰還容量）６２１と、リセットスイッチ６３１とを含む。増幅回路ＡＭＰ２は、第１信号線ＣＨＬＮまたは第２信号線ＣＨＲＮの容量値と容量素子６２１の容量値との比に従う増幅率で第２入力ノードＮ２の信号を増幅して出力回路１４０の第２入力端子ＩＮ２に供給する。リセットスイッチ６３１は、制御回路１６０によって制御される。リセットスイッチ６３１が導通状態になると、増幅回路ＡＭＰ２がリセットされ、入力ノードＮ２の電位が基準電位ＶＲＥＦ１にリセットされるとともに入力端子ＩＮ２の電位も基準電位ＶＲＥＦ１にリセットされる。
【００３５】
リセット回路５００は、入力ノードＮ１、Ｎ２の電位を基準電位ＶＲＥＦ１にリセットするリセット動作を行う。より具体的には、リセット回路５００は、スイッチ６１４、６１５を含み、制御信号ＣＨＲＥＳがハイレベルになると、入力ノードＮ１、Ｎ２の電位を基準電位ＶＲＥＦ１にリセットするリセット動作を行う。制御信号ＣＨＲＥＳは、制御回路１６０によって制御される。増幅回路ＡＭＰ１、ＡＭＰ２は、リセット回路５００によって入力ノードＮ１、Ｎ２の電位が基準電位ＶＲＥＦ１にリセットされた状態でリセットスイッチ６３０、６３１が導通状態にされることによってリセットされうる。
【００３６】
第１信号線ＣＨＬＳ、ＣＨＬＮが入力ノードＮ１、Ｎ２にそれぞれ接続された状態でリセット回路５００がリセット動作を行うことによって、第１信号線ＣＨＬＳ、ＣＨＬＮの電位が基準電位ＶＲＥＦ１にリセットされる。また、第２信号線ＣＨＲＳ、ＣＨＲＮが入力ノードＮ１、Ｎ２にそれぞれ接続された状態でリセット回路５００がリセット動作を行うことによって、第２信号線ＣＨＲＳ、ＣＨＲＮの電位が基準電位ＶＲＥＦ１にリセットされる。また、第１信号線ＣＨＬＳ、ＣＬＲＳが入力ノードＮ１に接続され、第２信号線ＣＨＬＮ、ＣＬＲＮが入力ノードＮ２に接続された状態でもリセット回路５００によってリセット動作が行われうる。この場合、第１信号線ＣＨＬＳ、ＣＨＬＮおよび第２信号線ＣＨＲＳ、ＣＨＲＮの電位が同時に基準電位ＶＲＥＦ１にリセットされる。
【００３７】
出力回路（アンプ）１４０は、制御回路１６０によって制御される制御信号ＡｍｐＯＮがハイレベルであるときに、動作状態となり、画素アレイＰＡから選択回路ＳＣを介して入力ノードＮ１、Ｎ２に供給される信号に応じた画素信号を出力する。この例では、入力ノードＮ１、Ｎ２に供給される信号（光信号（Ｓ信号）、ノイズ信号（Ｎ信号））は、増幅回路ＡＭＰ１、ＡＭＰ２を介して出力回路１４０の入力端子ＩＮ１、ＩＮ２に供給される。そして、出力回路１４０は、光信号（Ｓ信号）とノイズ信号（Ｎ信号）との差分に応じた画素信号（ＶＯＵＴ）をパッド２５０に出力する。出力回路１４０は、制御回路１６０によって制御される制御信号ＡｍｐＯＮがローレベルであるときに、非動作状態となる。非動作状態では、出力回路１４０の出力は、所定レベルに固定され、または、フローティング状態にされうる。出力回路１４０が動作状態であるときは、出力回路１４０が非動作状態であるときよりも、出力回路１４０の消費電力が大きい。
【００３８】
なお、この例では、画素が発生した光信号とノイズ信号との差分に応じた画素信号が出力回路１４０から出力されるが、差分ではなく、光信号に応じた画素信号が出力回路１４０から出力される構成が採用されてもよい。
【００３９】
負荷回路１８０は、例えば、図３（ｂ）に例示されるように、電源電圧ＶＤＤが供給される電源線７００と接地線（接地電圧）との間をスイッチ１８１と負荷素子（抵抗素子）１８２との直列接続によって接続して構成されうる。負荷回路１８０は、第１状態（第１期間）では、第１電力を消費し、第２状態（第２期間）では、第１電力より小さい第２電力を消費する。第１期間では、制御回路１６０によって制御される制御信号ＩＣＣＯＮがハイレベルになり、スイッチ１８１が導通状態となり、負荷回路１８０は、負荷素子１８２を通して電流を流すことによって第１電力を消費する状態となる。第２期間では、制御回路１６０によって制御される制御信号ＩＣＣＯＮがローレベルになり、スイッチ１８１が非導通状態となり、負荷回路１８０は、負荷素子１８２を通して流れる電流を遮断することによって、第１電力よりも小さい第２電力を消費する状態となる。
【００４０】
第１期間（負荷回路１８０が第１電力を消費し、出力回路１４０が非動作状態）から第２期間（負荷回路１８０が第１電力より小さい第２電力を消費し、出力回路１４０が動作状態）に移行した直後は、電源線７００を通して流れる電流の総量が変動しやすい。そのために、電源電圧ＶＤＤが変動し、また、それに応じて基準電位ＶＲＥＦ１も変動しうる。このような基準電位ＶＲＥＦ１の変動を考慮した対策がなされなければ、第１画素グループの画素の信号と第２画素グループの画素の信号との間に段差（オフセット）が生じうる。
【００４１】
本実施形態は、ＳＮ比の低下を抑制するために、画素アレイＰＡの複数の画素からの信号が供給される共通信号線が第１信号線ＣＨＬＳ、ＣＨＬＮと第２信号線ＣＨＲＳ、ＣＨＲＮとを含む複数の信号線に分割された構成が採用さている。また、本実施形態では、このような構成において、第１期間から第２期間への移行時における段差（オフセット）を低減するための工夫がなされている。
【００４２】
図４には、第１実施形態における撮像装置ＩＳＤの動作が示されている。撮像装置ＩＳＤの動作期間は、第１期間と第２期間とを含む。第１期間は、第１画素グループの複数の画素および第２画素グループの複数の画素における光電変換期間の少なくとも一部を含み、出力回路１４０が画素信号を出力しない期間である。第１期間は、時刻ｔ１から時刻ｔ２までの期間であり、ブランキング期間としても理解されうる。時刻ｔ１において、外部装置によってトリガ信号ＴＲがハイレベルに駆動される。これにより、チップ１００の制御回路１６０は、第１グループの複数の画素１０−１〜１ｍ−１に制御信号を供給し、光信号（Ｓ信号）およびノイズ信号（Ｎ信号）を出力するための準備動作を行わせる。
【００４３】
また、制御回路１６０は、制御信号ＣＨＬＯＮ、ＣＨＲＯＮ、ＩＣＣＯＮをハイレベルに駆動する。制御信号ＣＨＬＯＮがハイレベルになることに応じて、スイッチ６１０、６１１が導通状態となり、入力ノードＮ１、Ｎ２に対してそれぞれ第１信号線ＣＨＬＳ、ＣＨＬＮが接続される。制御信号ＣＨＲＯＮがハイレベルになることに応じて、スイッチ６１２、６１３が導通状態となり、入力ノードＮ１、Ｎ２に対してそれぞれ第２信号線ＣＨＲＳ、ＣＨＲＮが接続される。制御信号ＩＣＣＯＮがハイレベルになることに応じて、負荷回路１８０は、第１電力を消費する第１状態になる。その後、外部装置によってトリガ信号ＴＲがローレベルに駆動される。制御信号ＳＥＬがハイレベルであることに応じて、制御回路１６０は、シフトレジスタ１３０〜１３ｎにハイレベルを供給する。
【００４４】
時刻ｔ２において、制御回路１６０は、制御信号ＩＣＣＯＮをローレベルに駆動し、制御信号ＡｍｐＯＮをハイレベルに駆動する。制御信号ＩＣＣＯＮがローレベルになることに応じて、負荷回路１８０は、第１電力より小さい第２電力を消費する第２状態になる。また、制御信号ＡｍｐＯＮがハイレベルになることに応じて、出力回路１４０は、動作状態になる。
【００４５】
第２期間は、準備期間と、準備期間の後の第１読出期間と、第１読出期間の後の第２読出期間とを含む。準備期間は、時刻ｔ２から時刻ｔ４の期間であり。第１読出期間は、時刻ｔ４から時刻ｔ５の期間である。第２読出期間は、時刻ｔ５から時刻ｔ６の期間である。第１読出期間は、第１画素グループの複数の画素１０〜１ｍの信号が読み出される期間である。第２読出期間は、第２画素グループの複数の画素２０〜２ｍの信号が読み出される期間である。
【００４６】
時刻ｔ２から時刻ｔ４の準備期間では、シフトレジスタ１３０〜１３ｎが準備動作を行い、信号ＰｒｅＳＲ１〜ＰｒｅＳＲｎを出力しうる。また、時刻ｔ２から時刻ｔ４の準備期間では、制御回路１６０が制御信号ＣＨＲＥＳをハイレベルに駆動する。これにより、リセット回路５００のスイッチ６１４、６１５が導通状態となってリセット動作が行われ、第１信号線ＣＨＬＳ、ＣＨＬＮおよび第２信号線ＣＨＲＳ、ＣＨＲＮの電位が基準電位ＶＲＥＦ１にリセットされる。
【００４７】
その後、時刻ｔ３において、制御回路１６０は、制御信号ＣＨＲＯＮをローレベルに駆動する。これにより、入力ノードＮ１、Ｎ２から第２信号線ＣＨＲＳ、ＣＨＲＮが切断されてフローティング状態となり、その後、第２信号線ＣＨＲＳ、ＣＨＲＮの電位は、リセット動作によってリセットされた基準電位ＶＲＥＦ１に維持される。一方、制御信号ＣＨＬＯＮは、ハイレベルに維持されていて、制御信号ＣＨＲＥＳが周期的にハイレベルに駆動されることによってリセット動作が周期的に実行される。この周期的なリセット動作によって、入力ノードＮ１、Ｎ２に接続されている第１信号線ＣＨＬＳ、ＳＨＬＮの電位は、周期的に基準電位ＶＲＥＦ１にリセットされる。
【００４８】
シフトレジスタ１３０〜１３ｎの準備動作が終了した後、時刻ｔ４から時刻ｔ５の第１読出期間に移行する。時刻ｔ４から時刻ｔ５の第１読出期間では、シフトレジスタ１３０〜１３ｎは、選択信号ＳＲ−Ｌ１〜ＳＲ−Ｌｎを順次に活性化する。これにより第１画素グループの複数の画素１０〜１ｍに対応する保持部４０〜４ｍ（図３（ａ）では、光信号保持部４１０Ｌ〜４１ｎＬ、ノイズ信号保持部５１０Ｌ〜５１ｎＬ）が順次に選択される。これにより、第１画素グループの複数の画素１０〜１ｍのそれぞれの光信号、ノイズ信号が第１信号線ＣＨＬＳ、ＣＨＬＮに順次に出力される。第１信号線ＣＨＬＳ、ＣＨＬＮは、スイッチ６１０、６１１をそれぞれ介して入力ノードＮ１、Ｎ２に接続されているので、第１画素グループの複数の画素１０〜１ｍのそれぞれの光信号、ノイズ信号は、入力ノードＮ１、Ｎ２に順次に伝送される。入力ノードＮ１、Ｎ２に順次に伝送された第１画素グループの複数の画素１０〜１ｍのそれぞれの光信号、ノイズ信号は、増幅回路ＡＭＰ１、ＡＭＰ２を介して出力回路１４０の入力端子ＩＮ１、ＩＮ２に供給される。出力回路１４０は、第１画素グループの複数の画素１０〜１ｍのそれぞれの信号に応じた画素信号を順次に出力する。この例では、画素信号は、光信号とノイズ信号との差分に応じた信号である。第１画素グループにおける個々の画素１０〜１ｍの信号の読み出し（出力回路１４０による画素信号の出力）は、リセット回路５００によるリセット動作の後になされる。つまり、１回のリセット動作に次いで１つの画素の画素信号が出力される動作が第１画素グループの複数の画素１０〜１ｍについてなされる。
【００４９】
その後、制御回路１６０は、制御信号ＣＨＬＯＮをローレベルに駆動し、制御信号ＣＨＲＯＮをハイレベルに駆動する。時刻ｔ５から時刻ｔ６の第２読出期間では、シフトレジスタ１３０〜１３ｎは、選択信号ＳＲ−Ｒ１〜ＳＲ−Ｒｎを順次に活性化する。これにより、第２画素グループの複数の画素２０〜２ｍに対応する保持部５０〜５ｍ（光信号保持部４１０Ｒ〜４１ｎＲ、ノイズ信号保持部５１０Ｒ〜５１ｎＲ）が順次に選択される。これにより、第２画素グループの複数の画素２０〜２ｍのそれぞれの光信号、ノイズ信号が第２信号線ＣＨＲＳ、ＣＨＲＮに順次に出力される。第２信号線ＣＨＲＳ、ＣＨＲＮは、スイッチ６１２、６１３をそれぞれ介して入力ノードＮ１、Ｎ２に接続されているので、第２画素グループの複数の画素２０〜２ｍのそれぞれの光信号、ノイズ信号は、入力ノードＮ１、Ｎ２に順次に伝送される。入力ノードＮ１、Ｎ２に順次に伝送された第２画素グループの複数の画素２０〜２ｍのそれぞれの光信号、ノイズ信号は、増幅回路ＡＭＰ１、ＡＭＰ２を介して出力回路１４０の入力端子ＩＮ１、ＩＮ２に供給される。出力回路１４０は、第２画素グループの複数の画素２０〜２ｍのそれぞれの信号に応じた画素信号を順次に出力する。この例では、画素信号は、光信号とノイズ信号との差分に応じた信号である。第２画素グループにおける個々の画素２０〜２ｍの信号の読み出し（出力回路１４０による画素信号の出力）は、リセット回路５００によるリセット動作の後になされる。つまり、１回のリセット動作に次いで１つの画素の画素信号が出力される動作が第２画素グループの複数の画素２０〜２ｍについてなされる。
【００５０】
以上のように、本実施形態では、第１期間の後、第１読出期間および第２読出期間の前の準備期間において、負荷回路１８０が第１状態よりも消費電力が小さい第２状態にされる。また、準備期間において、第１信号線ＣＨＬＳ、ＣＨＬＮが入力ノードＮ１、Ｎ２にそれぞれ接続され、第２信号線ＣＨＲＳ、ＣＨＲＮがそれぞれ入力ノードＮ１、Ｎ２にそれぞれ接続された状態でリセット回路１５０によるリセット動作がなされる。その後、第１信号線ＣＨＬＳ、ＣＨＬＮが入力ノードＮ１、Ｎ２にそれぞれ接続された状態が維持されつつ第２信号線ＣＨＲＳ、ＣＨＲＮが入力ノードＮ１、Ｎ２が切断され、第１読出動作が実行される。その後、第１信号線ＣＨＬＳ、ＣＨＬＮが入力ノードＮ１、Ｎ２から切断され、かつ、第２信号線ＣＨＲＳ、ＣＨＲＮがそれぞれ入力ノードＮ１、Ｎ２が接続され、第２読出動作が実行される。
【００５１】
したがって、第１読出動作において入力ノードＮ１、Ｎ２への画素の信号の伝送に使用される第１信号線ＣＨＬＳ、ＣＨＬＮの電位は、準備期間におけるリセット動作によって決定された電位（基準電位ＶＲＥＦ１）となる。また、第２読出動作において入力ノードＮ１、Ｎ２への画素の信号の伝送に使用される第２信号線ＣＨＲＳ、ＣＨＲＮの電位も、準備期間におけるリセット動作によって決定された電位（基準電位ＶＲＥＦ１）となる。
【００５２】
ここで、第１信号線ＣＨＬＳ、ＣＨＬＮに寄生する容量は、選択スイッチ１２０〜１２ｍ、３２０〜３２ｍの個数に応じた大きいもの。また、第２信号線ＣＨＲＳ、ＣＨＲＮに寄生する容量は、選択スイッチ２２０〜２２ｍ、４２０〜４２ｍの個数に応じた大きいものである。よって、第１読出動作において第１画素グループの複数の画素１０〜１ｍの個々の画素から第１信号線ＣＨＬＳ、ＣＨＬＮに伝送された光信号、ノイズ信号による第１信号線ＣＨＬＳ、ＣＨＬＮの電位変化は僅かである。したがって、第１読出期間中における第１信号線ＣＨＬＳ、ＣＨＬＮの電位は、準備期間中のリセット動作によってリセットされた基準電位ＶＲＥＦ１に強く依存している。また、第１読出期間中に画素の信号の読み出しのために周期的にリセット動作がなされても、第１信号線ＣＨＬＳ、ＣＨＬＮの電位には、準備期間中のリセット動作によってリセットされた基準電位ＶＲＥＦ１の影響が残る。
【００５３】
同様に、第２読出動作において第２画素グループの複数の画素２０〜２ｍの個々の画素から第２信号線ＣＨＲＳ、ＣＨＲＮに伝送された光信号、ノイズ信号による第２信号線ＣＨＲＳ、ＣＨＲＮの電位変化は僅かである。したがって、第２読出期間中における第２信号線ＣＨＲＳ、ＣＨＲＮの電位は、準備期間中のリセット動作によってリセットされた基準電位ＶＲＥＦ１に強く依存している。また、第２読出期間中に画素の信号の読み出しのために周期的にリセット動作がなされても、第２信号線ＣＨＲＳ、ＣＨＲＮの電位には、準備期間中のリセット動作によってリセットされた基準電位ＶＲＥＦ１の影響が残る。
【００５４】
つまり、準備期間において、第１信号線ＣＨＬＳ、ＣＨＬＮおよび第２信号線ＣＨＲＳ、ＣＨＲＮの電位がリセット動作によって同時に基準電位ＶＲＥＦ１にリセットされることが有利である。これにより、第１信号線ＣＨＬＳ、ＣＨＬＮを使ってなされる第１読出期間における画素の信号の読み出しと、第２信号線ＣＨＲＳ、ＣＨＲＮを使ってなされる第２読出期間における画素の信号の読み出しとを同条件で行うことができる。その結果、第１画素グループの画素の信号と第２画素グループの画素の信号との間に段差（オフセット）が生じることを効果的に抑制することができる。
【００５５】
段差の低減のために、第１期間から第２期間への移行タイミング（時刻ｔ２）から準備期間におけるリセット回路５００によるリセット動作の終了タイミングまでの期間Ｔ１１は、出力回路１４０が１つの画素信号を出力する期間Ｔ１２より長くされうる。あるいは、時刻ｔ２から準備期間におけるリセット回路５００によるリセット動作の終了タイミングまでの期間Ｔ１１は、第１読出期間におけるリセット回路５００による１つのリセット動作の終了から次のリセット動作の開始までの期間Ｔ１３より長くされうる。あるいは、時刻ｔ２から第１読出期間の開始タイミング（時刻ｔ４）までの期間Ｔ１４は、第１読出期間におけるリセット回路５００による１つのリセット動作の終了から次の前記リセット動作の開始までの期間Ｔ１４より長くされうる。あるいは、時刻ｔ２から第１読出期間の開始タイミング（時刻ｔ４）までの期間Ｔ１４は、２００ｎｓ以上とされうる。
【００５６】
あるいは、時刻ｔ２から準備期間におけるリセット回路５００によるリセット動作は、電源線７００の電位が整定した後に行われうる。整定とは、例えば、第１期間における電源線７００の電位（電源電位ＶＤＤ）の±１％以内の電位に収束することとして定義されうる。あるいは、準備期間は、第１読出期間および第２読出期間におけるリセット回路５００によるリセット動作の周期（Ｔ１２＋Ｔ１３）より長くされうる。例えば、期間Ｔ１５は、２００ｎｓ以上とされうる。
【００５７】
図５には、第２実施形態における撮像装置ＩＳＤの動作が示されている。第２実施形態として言及しない事項は、矛盾しない限り、第１実施形態に従いうる。第２実施形態では、リセット回路５００は、準備期間において、複数回にわたってリセット動作を行う。これは、第１読出期間における第１信号線ＣＨＬＳ、ＣＨＬＮの電位（基準電位ＶＲＥＦ１）と第２読出期間における第２信号線ＣＨＲＳ、ＳＨＲＮの電位（基準電位ＶＲＥＦ１）とを同一電位にするための有利である。
【００５８】
準備期間における複数回にわたるリセット動作は、周期的に行われうる。この場合において、準備期間における複数回にわたるリセット動作の周期は、第１読出期間および第２読出期間におけるリセット回路５００によるリセット動作の周期と同一でありうる。
【００５９】
図６には、第３実施形態における撮像装置ＩＳＤの動作が示されている。第３実施形態として言及しない事項は、矛盾しない限り、第１実施形態に従いうる。第３実施形態では、リセット回路５００は、準備期間において、継続してリセット動作を行う。これは、第１読出期間における第１信号線ＣＨＬＳ、ＣＨＬＮの電位（基準電位ＶＲＥＦ１）と第２読出期間における第２信号線ＣＨＲＳ、ＳＨＲＮの電位（基準電位ＶＲＥＦ１）とを同一電位にするための有利である。
【００６０】
撮像装置ＩＳＤは、画像処理装置に組み込まれて使用されうる。該画像処理装置は、例えば、撮像装置ＩＳＤから出力される画素信号を処理する処理部と、該処理部から出力される信号を媒体（例えば、メモリ媒体、記録シート）する記録部とを含みうる。該画像処理装置は、該処理部から出力される信号に基づいて画像を表示する表示部を含んでもよい。
【００６１】
あるいは、撮像装置ＩＳＤは、出力回路１４０から出力される画素信号を処理する処理部と、該処理部から出力される信号を媒体（例えば、メモリ媒体、記録シート）する記録部とを含んでもよい。撮像装置ＩＳＤは、該処理部から出力される信号に基づいて画像を表示する表示部を含んでもよい。
【符号の説明】
【００６２】
ＩＳＤ：撮像装置、１００、１０１：チップ、ＰＡ−１：画素部、１０−１〜１ｍ−１：第１画素グループの画素、２０−１〜２ｍ−１：第２画素グループの画素、４０−１〜４ｍ−１、５０−１〜５ｍ−１：保持部、ＳＣ−１：選択回路、１２０−１〜１２ｍ−１、２２０−１〜２２ｍ−１、３２０−１〜３２ｍ−１、４２０−１〜４２ｍ−１：選択スイッチ、１３０〜１３ｎ：シフトレジスタ、１６０−１：制御回路、５００−１：リセット回路、１９０−１：スイッチ回路、１４０−１：出力回路、ＣＨＬＳ、ＣＨＬＮ：第１信号線、ＣＨＲＳ、ＣＨＲＮ：第２信号線、Ｎ１：第１入力ノードＮ１、Ｎ２：第２入力ノード、ＩＮ１：第１入力端子、ＩＮ２：第２入力端子、ＡＭＰ１：第１増幅回路、ＡＭＰ２：第２増幅回路：ＣＨＬＯＮ、ＣＨＲＯＮ：制御信号、ＶＲＥＦ１：基準電位、７００：電源線
【図１】
2019009697.tif 000003
【図２】
2019009697.tif 000004
【図３】
2019009697.tif 000005
【図４】
2019009697.tif 000006
【図５】
2019009697.tif 000007
【図６】
2019009697.tif 000008