(57)【要約】【課題】チップ面積の縮小が可能な半導体装置を提供すること。【解決手段】絶縁層７２を介して積層された複数の導電層７０ａを有する積層体の第２積層部１００ｂは、第１方向および第２方向に段差を形成して階段状に並んだ複数のテラス部Ｔを有する。第２積層部１００ｂは、導電層７０ａと接続された導電部７０ｂ、７０ｃと、導電層７０ａおよび導電部７０ｂ、７０ｃと同じ層に設けられ、導電部７０ｂ、７０ｃとは異なる材料のスペーサ部７１とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁体を介して積層された複数の導電層を有する積層体であって、第１積層部と第２積層部とを有し、前記第２積層部は、第１方向および前記第１方向に対して交差する第２方向に段差を形成して階段状に並んだ複数のテラス部を有する、積層体と、
前記第１積層部内を前記積層体の積層方向に延びる柱状部と、
を備え、
前記第２積層部は、
前記導電層と同じ層に設けられ、前記導電層と接続された導電部と、
前記導電層および前記導電部と同じ層に設けられ、前記導電部とは異なる材料のスペーサ部と、
を有する半導体装置。
【請求項２】
前記第２積層部の上に設けられた層間絶縁膜と、
前記層間絶縁膜内を前記積層方向に延び前記複数のテラス部に達し、前記導電部に接する複数のコンタクトと、
をさらに備え、
前記導電部は、
前記テラス部の前記第１方向の端に設けられ、前記コンタクトが接する第１導電部と、
前記テラス部の前記第２方向の縁に沿って前記第１方向に延び、前記第１導電部と前記第１積層部の前記導電層とを接続する第２導電部とを有する請求項１記載の半導体装置。
【請求項３】
前記第１積層部を貫通して前記第１方向に延び、前記第１積層部を前記第２方向に複数の第１ブロックに分離する複数の第１分離部と、
前記第２積層部を貫通して前記第１方向に延び、前記第２積層部を前記第２方向に複数の第２ブロックに分離する第２分離部と、
をさらに備えた請求項１または２に記載の半導体装置。
【請求項４】
前記第２方向で隣り合う２つの前記第２分離部の間の１つの前記第２ブロックは、
前記２つの第２分離部のうちの一方の第２分離部に隣接し、前記第１方向に配列された前記複数のテラス部を有する第１列と、
前記２つの第２分離部のうちの他方の第２分離部、および前記第１列に隣接し、前記第１方向に配列された前記複数のテラス部を有する第２列と、
を有する請求項３記載の半導体装置。
【請求項５】
前記第２列の前記複数のテラス部は、前記第１列の前記複数のテラス部の最上段以上の段に配置されている請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
３次元メモリデバイスにおける複数の導電層を制御回路と接続させるためのコンタクト構造として、例えば複数の導電層を階段状に加工した構造が提案されている。また、３次元メモリデバイスの形成方法として、犠牲層と絶縁層とを交互に積層した積層体を形成した後、犠牲層を導電層に置換する方法も提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１３８１８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、チップ面積の縮小が可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、絶縁体を介して積層された複数の導電層を有し、第１積層部と第２積層部とを有する積層体と、前記第１積層部内を前記積層体の積層方向に延びる柱状部と、を備えている。前記第２積層部は、第１方向および前記第１方向に対して交差する第２方向に段差を形成して階段状に並んだ複数のテラス部を有する。前記第２積層部は、前記導電層と同じ層に設けられ、前記導電層と接続された導電部と、前記導電層および前記導電部と同じ層に設けられ、前記導電部とは異なる材料のスペーサ部と、を有する。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体装置の模式平面図。
【図２】実施形態のメモリセルアレイの模式斜視図。
【図３】図１におけるＡ−Ａ断面図。
【図４】（ａ）は図１におけるＢ−Ｂ断面図であり、（ｂ）は図１におけるＣ−Ｃ断面図。
【図５】実施形態の複数のテラス部を含む第２積層部の模式斜視図。
【図６】（ａ）は実施形態のメモリセルの模式断面図であり、（ｂ）は実施形態の複数のテラス部の模式平面図。
【図７】実施形態の半導体装置の製造方法を示す模式斜視図。
【図８】実施形態の半導体装置の製造方法を示す模式斜視図。
【図９】実施形態の半導体装置の製造方法を示す模式斜視図。
【図１０】実施形態の半導体装置の製造方法を示す模式斜視図。
【図１１】（ａ）および（ｂ）は、実施形態の半導体装置の製造方法を示す模式平面図。
【図１２】実施形態の半導体装置の製造方法を示す模式平面図。
【図１３】実施形態の半導体装置の製造方法を示す模式平面図。
【図１４】実施形態の半導体装置の製造方法を示す模式平面図。
【図１５】実施形態の半導体装置の製造方法を示す模式平面図。
【図１６】（ａ）および（ｂ）は、実施形態の半導体装置の製造方法を示す模式平面図。
【図１７】（ａ）および（ｂ）は、実施形態の半導体装置の製造方法を示す模式平面図。
【図１８】実施形態の半導体装置の製造方法を示す模式断面図。
【図１９】実施形態の半導体装置の製造方法を示す模式断面図。
【図２０】実施形態の半導体装置の製造方法を示す模式断面図。
【図２１】実施形態の半導体装置の製造方法を示す模式断面図。
【図２２】実施形態の半導体装置の製造方法を示す模式断面図。
【図２３】実施形態の半導体装置の製造方法を示す模式断面図。
【図２４】実施形態の半導体装置の製造方法を示す模式断面図。
【図２５】実施形態の半導体装置の製造方法を示す模式断面図。
【図２６】実施形態の半導体装置の製造方法を示す模式断面図。
【図２７】実施形態の半導体装置の製造方法を示す模式断面図。
【図２８】実施形態の半導体装置の製造方法を示す模式断面図。
【図２９】実施形態の半導体装置の製造方法を示す模式断面図。
【図３０】（ａ）および（ｂ）は、実施形態の半導体装置の製造方法を示す模式断面図。
【図３１】（ａ）および（ｂ）は、実施形態の半導体装置の製造方法を示す模式断面図。
【図３２】（ａ）および（ｂ）は、実施形態の半導体装置の製造方法を示す模式断面図。
【図３３】（ａ）および（ｂ）は、実施形態の半導体装置の製造方法を示す模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
実施形態では、半導体装置として、例えば、３次元構造のメモリセルアレイを有する半導体記憶装置を説明する。
【０００９】
図１は、実施形態の半導体装置の模式平面図である。
【００１０】
実施形態の半導体装置は、メモリセルアレイ１と階段部２とを有する。メモリセルアレイ１は複数の柱状部ＣＬを有し、階段部２は複数のテラス部Ｔを有する。
【００１１】
図２は、メモリセルアレイ１の模式斜視図である。
図３は、図１におけるＡ−Ａ断面図である。
【００１２】
図２において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。他の図に示すＸ方向、Ｙ方向、およびＺ方向は、それぞれ、図２のＸ方向、Ｙ方向、およびＺ方向に対応する。
【００１３】
基板１０上に、回路層１１とソース層ＳＬが設けられている。回路層１１は基板１０とソース層ＳＬとの間に設けられ、例えばＣＭＯＳ回路を含む。ソース層ＳＬは、半導体層（例えば不純物がドープされた多結晶シリコン層）を含む。または、ソース層ＳＬは、金属を含む層（金属層、金属シリサイド層）を含む。または、ソース層ＳＬは、半導体層と、金属を含む層との積層構造をもつ。
【００１４】
なお、図３以降の図においては、基板１０および回路層１１の図示は省略している。
【００１５】
図３に示すように、メモリセルアレイ１は、下地層としてのソース層ＳＬ上に設けられた第１積層部１００ａを有する。階段部２は、ソース層ＳＬ上に設けられた第２積層部１００ｂに形成されている。第１積層部１００ａおよび第２積層部１００ｂは、共通のソース層ＳＬ上に設けられている。
【００１６】
図２に示すように、メモリセルアレイ１は、第１積層部１００ａと、複数の柱状部ＣＬと、複数の分離部６０とを有する。第１積層部１００ａの上方には、上層配線として例えばビット線ＢＬが設けられている。
【００１７】
柱状部ＣＬは、第１積層部１００ａ内をその積層方向（Ｚ方向）に延びる略円柱状に形成されている。分離部６０は、第１積層部１００ａの積層方向（Ｚ方向）およびＸ方向に広がり、第１積層部１００ａをＹ方向に複数のブロック（またはフィンガー）２００に分離している。
【００１８】
複数の柱状部ＣＬは、例えば千鳥配列されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配列されていてもよい。
【００１９】
複数のビット線ＢＬは、Ｙ方向に延びる例えば金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。柱状部ＣＬの後述する半導体ボディ２０の上端は、図２に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続されている。
【００２０】
図３に示すように、第１積層部１００ａは、ソース層ＳＬ上に積層された複数の導電層７０ａを有する。複数の導電層７０ａが、絶縁体としての絶縁層７２を介して基板１０（図２に示す）の主面に対して垂直な方向（Ｚ方向）に積層されている。絶縁層７２は、ソース層ＳＬと最下層の導電層７０ａとの間にも設けられている。
【００２１】
導電層７０ａは、例えば、不純物がドープされたシリコン、または金属を主成分に含む層である。絶縁層７２は、例えばシリコン酸化層である。
【００２２】
図６（ａ）は、柱状部ＣＬ近傍の拡大模式断面図である。
【００２３】
柱状部ＣＬは、メモリ膜３０と、半導体ボディ２０と、絶縁性のコア膜５０とを有する。半導体ボディ２０は、第１積層部１００ａ内をその積層方向（Ｚ方向）にパイプ状に連続して延びている。メモリ膜３０は、導電層７０ａと半導体ボディ２０との間に設けられ、半導体ボディ２０を外周側から囲んでいる。コア膜５０は、パイプ状の半導体ボディ２０の内側に設けられている。
【００２４】
メモリ膜３０は、トンネル絶縁膜３１と、電荷蓄積膜（電荷蓄積部）３２と、ブロック絶縁膜３３とを有する積層膜である。トンネル絶縁膜３１は、半導体ボディ２０と電荷蓄積膜３２との間に設けられている。電荷蓄積膜３２は、トンネル絶縁膜３１とブロック絶縁膜３３との間に設けられている。ブロック絶縁膜３３は、電荷蓄積膜３２と導電層７０ａとの間に設けられている。
【００２５】
半導体ボディ２０、メモリ膜３０、および導電層７０ａは、メモリセルＭＣを構成する。メモリセルＭＣは、半導体ボディ２０の周囲を、メモリ膜３０を介して、導電層７０ａが囲んだ縦型トランジスタ構造を有する。
【００２６】
その縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０は例えばシリコンのチャネルボディであり、導電層７０ａはコントロールゲートとして機能する。電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。
【００２７】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００２８】
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。または、電荷蓄積膜３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
【００２９】
トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。
【００３０】
ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷が導電層７０ａへ放出されるのを防止する。また、ブロック絶縁膜３３は、導電層７０ａから柱状部ＣＬへの電荷のバックトンネリングを防止する。
【００３１】
ブロック絶縁膜３３は、例えば、シリコン酸化膜を含む。または、ブロック絶縁膜３３は、シリコン酸化膜と金属酸化膜（例えばアルミニウム酸化膜）との積層膜でもよい。シリコン酸化膜は電荷蓄積膜３２と金属酸化膜との間に設けられ、金属酸化膜は、シリコン酸化膜と導電層７０ａとの間に設けられる。
【００３２】
図２に示すように、第１積層部１００ａの上層部にはドレイン側選択トランジスタＳＴＤが設けられている。第１積層部１００ａの下層部にはソース側選択トランジスタＳＴＳが設けられている。ドレイン側選択トランジスタＳＴＤおよびソース側選択トランジスタＳＴＳのそれぞれは、チャネルとして機能する半導体ボディ２０を有する。メモリセルＭＣの半導体ボディ２０は、ドレイン側選択トランジスタＳＴＤの半導体ボディ２０と、ソース側選択トランジスタＳＴＳの半導体ボディ２０に電気的に接続されている。
【００３３】
それらドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間には、複数のメモリセルＭＣが設けられている。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、半導体ボディ２０を通じて電気的に直列に接続され、１つのメモリストリングを構成する。このメモリストリングが、Ｘ−Ｙ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００３４】
図１に示すように、分離部６０は絶縁膜６１を有する。なお、図２では絶縁膜６１の図示を省略している。または、分離部６０は、Ｘ方向およびＺ方向に広がり、例えば金属を含む膜である配線部を含んでいてもよい。
【００３５】
図３に示すように、半導体ボディ２０の下端部はソース層ＳＬに接している。
【００３６】
次に、第２積層部１００ｂに形成された階段部２について説明する。
【００３７】
図１および図３に示すように、階段部２は複数のテラス部Ｔを有する。複数のテラス部Ｔは、Ｘ方向およびＹ方向の両方向に段差を形成して階段状に並んでいる。
【００３８】
第１積層部１００ａを複数のブロック２００に分離する分離部６０は、図１に示すように、複数のテラス部Ｔを有する第２積層部１００ｂが形成された領域まで延びている。さらに、第２積層部１００ｂが形成された領域には、分離部６２が設けられている。分離部６２は、第１積層部１００ａが形成された領域には設けられていない。
【００３９】
分離部６２も分離部６０と同様、絶縁膜６１から形成されている。分離部６０および分離部６２は、第２積層部１００ｂを貫通して、Ｘ方向に延びている。第２積層部１００ｂが形成された領域では、分離部６０と分離部６２とがＹ方向に交互に並んでいる。
【００４０】
第２積層部１００ｂは、第１積層部１００ａを分離する分離部６０よりも多い分離部６０、６２によって、Ｙ方向に複数のブロック（またはフィンガー）３００に分離されている。
【００４１】
第２積層部１００ｂが形成された領域における複数の分離部６０、６２のＹ方向のピッチは、メモリセルアレイ１における複数の分離部６０のＹ方向のピッチよりも小さい。１つのブロック３００のＹ方向の幅は、メモリセルアレイ１における１つのブロック２００のＹ方向の幅よりも小さい。
【００４２】
分離部６０、６２によって区切られた１つのブロック３００は、第１列９１、９３と、第２列９２、９４の２つの列を有する。図１において左側のブロック３００は第１列９１と第２列９２とを有する。図１において右側のブロック３００は第１列９３と第２列９４とを有する。
【００４３】
図１において左側のブロック３００の第１列９１は、分離部６０と第２列９２との間に配置され、それら分離部６０と第２列９２に隣接している。その左側のブロック３００の第２列９２は、第１列９１と分離部６２との間に配置され、それら第１列９１と分離部６２に隣接している。
【００４４】
図１において右側のブロック３００の第１列９３は、分離部６２と第２列９４との間に配置され、それら分離部６２と第２列９４に隣接している。その右側のブロック３００の第２列９４は、第１列９３と分離部６０との間に配置され、それら第１列９３と分離部６０に隣接している。
【００４５】
図４（ａ）は、図１におけるＢ−Ｂ断面図であり、第１列９１を含む第２積層部１００ｂにおける分離部６０との境界付近の断面を表す。
図４（ｂ）は、図１におけるＣ−Ｃ断面図であり、第２列９２を含む第２積層部１００ｂにおける第１列９１との境界付近の断面を表す。
図５は、第１列９１および第２列９２を含むブロック３００の模式斜視図である。
【００４６】
第１列９１および第２列９２のそれぞれは、Ｘ方向に段差を形成して階段状に配列された複数（例えば５つ）のテラス部Ｔを有する。第１列９３および第２列９４のそれぞれも、Ｘ方向に段差を形成して階段状に配列された複数（例えば５つ）のテラス部Ｔを有する。第１列９１、第２列９２、第１列９３、および第２列９４は、同じ数のテラス部Ｔを含む。
【００４７】
図６（ｂ）は複数のテラス部Ｔの模式平面図である。
【００４８】
図６（ｂ）中の各テラス部Ｔに付された数字は、最下段のテラス部Ｔ（１段目のテラス部Ｔ）から数えて何段目のテラス部Ｔであるかを表す。１段目のテラス部Ｔは、最も基板１０に近い層（段）のテラス部である。数字が大きいほど上の層（段）のテラス部Ｔを表す。
【００４９】
第１列９１の５つのテラス部Ｔの間の段差は、１段目から５段目まで１段ずつ変化している。
第２列９２の５つのテラス部Ｔの間の段差は、５段目から９段目まで１段ずつ変化している。
第１列９３の５つのテラス部Ｔの間の段差は、９段目から１３段目まで１段ずつ変化している。
第２列９４の５つのテラス部Ｔの間の段差は、１３段目から１７段目まで１段ずつ変化している。
【００５０】
Ｙ方向で隣り合う列間にも段差が形成されている。Ｙ方向で隣り合う列間の段差は、各列９１〜９４におけるＸ方向で隣り合うテラス部Ｔ間の段差よりも大きい。
【００５１】
第２列９２の各テラス部Ｔは、この第２列９２と同じブロック３００内の第１列９１の最上段以上の段に配置されている。第２列９４の各テラス部Ｔは、この第２列９４と同じブロック３００内の第１列９３の最上段以上の段に配置されている。
【００５２】
第２列９２の５段目から９段目の各テラス部Ｔは、第１列９１の最上段（５段目）以上の段に配置されている。第２列９４の１３段目から１７段目の各テラス部Ｔは、第１列９３の最上段（１３段目）以上の段に配置されている。
【００５３】
さらに、第１列９３の９段目から１３段目の各テラス部Ｔは、隣のブロック３００の第２列９２の最上段（９段目）以上の段に配置されている。図６（ｂ）に示す例では、Ｙ方向で隣り合う複数のテラス部Ｔ間の段差は４段ずつ変化している。
【００５４】
第２列９２の最下段（５段目）のテラス部Ｔは、第１列９１の最上段（５段目）のテラス部Ｔと同じ段に位置する。第２列９４の最下段（１３段目）のテラス部Ｔは、第１列９３の最上段（１３段目）のテラス部Ｔと同じ段に位置する。図６（ｂ）において右側のブロック３００の第１列９３の最下段（９段目）のテラス部Ｔは、左側のブロック３００の第２列９２の最上段（９段目）のテラス部Ｔと同じ段に位置する。
【００５５】
図１および図５に示すように、第２積層部１００ｂは、第１導電部７０ｂと、第２導電部７０ｃと、スペーサ部７１とを有する。第１導電部７０ｂ、第２導電部７０ｃ、およびスペーサ部７１は、第１積層部１００ａの導電層７０ａが設けられた層と同じ層に設けられている。
【００５６】
図３、図４（ａ）および（ｂ）に示すように、第２積層部１００ｂでは、第１導電部７０ｂ、第２導電部７０ｃ、およびスペーサ部７１が設けられた層と、絶縁層７２とが交互に積層されている。第２積層部１００ｂの絶縁層７２は、第１積層部１００ａの絶縁層７２と同じ材料（例えば、酸化シリコン）で一体に設けられている。
【００５７】
テラス部Ｔは、第１導電部７０ｂ、第２導電部７０ｃ、およびスペーサ部７１を含む。そのテラス部Ｔが、メモリセルアレイ１の導電層７０ａと同じ層に形成され、テラス部Ｔの上面は絶縁層７２で覆われている。
【００５８】
導電層７０ａの厚さ、第１導電部７０ｂの厚さ、第２導電部７０ｃの厚さ、およびスペーサ部７１の厚さは、略等しい。
【００５９】
第１導電部７０ｂは、テラス部ＴのＸ方向の端に設けられている。第２導電部７０ｃは、テラス部ＴのＹ方向の縁に沿ってＸ方向に延び、第１導電部７０ｂと、第１積層部１００ａの導電層７０ａとを接続している。Ｘ方向に延びる第２導電部７０ｃの一方の端部はテラス部Ｔの先端に設けられた第１導電部７０ｂにつながり、他方の端部は第１積層部１００ａの導電層７０ａにつながっている。第１導電部７０ｂと第２導電部７０ｃは、階段部２をＺ方向の上から見た平面視でＬ字状につながっている。
【００６０】
導電層７０ａ、第１導電部７０ｂ、および第２導電部７０ｃは、同じ材料で一体に連続して設けられている。導電層７０ａ、第１導電部７０ｂ、および第２導電部７０ｃは、例えばタングステンを主に含む金属層である。
【００６１】
図１に示すように、左側のブロック３００における第１列９１は、分離部６０との境界に設けられた１つの第２導電部７０ｃを有する。その第２導電部７０ｃは分離部６０に隣接している。
【００６２】
第１列９１の隣の第２列９２は、分離部６２との境界、および第１列９１との境界に設けられた２つの第２導電部７０ｃを有する。第２列９２の分離部６２側の第２導電部７０ｃは、分離部６２に隣接している。
【００６３】
右側のブロック３００における第１列９３は、分離部６２との境界に設けられた１つの第２導電部７０ｃを有する。その第２導電部７０ｃは分離部６２に隣接している。
【００６４】
第１列９３の隣の第２列９４は、分離部６０との境界、および第１列９３との境界に設けられた２つの第２導電部７０ｃを有する。第２列９４の分離部６０側の第２導電部７０ｃは、分離部６０に隣接している。
【００６５】
第１導電部７０ｂおよび第２導電部７０ｃは、テラス部Ｔのコーナーに沿ってＬ字状に設けられ、第１列９１、９３のテラス部Ｔは１つのＬ字状導電部を含む。第２列９２、９４のテラス部Ｔは、Ｘ方向に沿った軸に関して線対称で組み合わされた２つのＬ字状導電部を含む。Ｌ字を形成する第１導電部７０ｂおよび第２導電部７０ｃの内側にスペーサ部７１が設けられている。
【００６６】
スペーサ部７１は絶縁体である。スペーサ部７１は、第１導電部７０ｂ、第２導電部７０ｃ、および絶縁層７２とは異なる材料の層であり、例えばシリコン窒化層である。
【００６７】
第１積層部１００ａにおいては上下で隣り合う絶縁層７２の間のスペースがすべて導電層７０ａとなっている。これに対して、第２積層部１００ｂでは、上下で隣り合う絶縁層７２の間のスペースに、第１導電部７０ｂ、第２導電部７０ｃ、およびスペーサ部７１が設けられている。
【００６８】
複数の柱状部ＣＬが配置された領域では導電層７０ａが広がっており、その導電層７０ａが設けられたレイヤーの途中の領域（柱状部ＣＬが配置されていない領域）から第２導電部７０ｃとスペーサ部７１とからなる層に変わっている。それら第２導電部７０ｃとスペーサ部７１とからなる層はさらにＸ方向に延び、Ｘ方向の端（テラス部Ｔの端）に第１導電部７０ｂが第２導電部７０ｃに連続して設けられている。
【００６９】
第１積層部１００ａで広がる１層の導電層７０ａの体積（平面積）は、その導電層７０ａと同じ層の第１導電部７０ｂおよび第２導電部７０ｃの合計体積（平面積）よりも大きい。
【００７０】
図３、図４（ａ）および（ｂ）に示すように、第２積層部１００ｂの階段部２上に層間絶縁膜４０が設けられている。図５においては、層間絶縁膜４０を２点鎖線で表す。第２積層部１００ｂに形成された分離部６０および分離部６２は、層間絶縁膜４０も貫通し、層間絶縁膜４０もＹ方向に分離している。
【００７１】
層間絶縁膜４０内には、図３に示すように、Ｚ方向に延びる複数のコンタクトＣＣが設けられている。コンタクトＣＣは層間絶縁膜４０および絶縁層７２を貫通して、テラス部Ｔに達する。複数のコンタクトＣＣの下端部は、それぞれ、対応する複数のテラス部Ｔの第１導電部７０ｂに接している。
【００７２】
コンタクトＣＣは金属を含む導電体であり、それぞれのコンタクトＣＣは、図示しない上層配線と接続されている。その上層配線は、図示しないコンタクトを介して、図２に示す回路層１１に形成された制御回路と電気的に接続されている。メモリセルアレイ１の導電層７０ａは、第２導電部７０ｃおよび第１導電部７０ｂを通じてコンタクトＣＣと電気的に接続されている。
【００７３】
次に、図７〜図３２（ｂ）を参照して、実施形態の半導体装置の製造方法について説明する。
【００７４】
図７〜図１０は、第１列９１および第２列９２に対するプロセスを示す模式斜視図である。
図１１（ａ）〜図１７（ｂ）は、図１と同様の模式平面図である。
図１８〜図２９は、図３に示す部分に対するプロセスを示す模式断面図である。なお、図２０〜図２２は、第１列９１のみを抽出した断面図である。
図３０（ａ）、図３１（ａ）、および図３２（ａ）は、図４（ａ）に示す部分に対するプロセスを示す模式断面図である。
図３０（ｂ）、図３１（ｂ）、および図３２（ｂ）は、図４（ｂ）に示す部分に対するプロセスを示す模式断面図である。
【００７５】
図１８に示すように、ソース層ＳＬ上に積層体１００が形成される。ソース層ＳＬ上に、第２層としての絶縁層７２と、第１層としての犠牲層７１とが交互に積層される。絶縁層７２と犠牲層７１とを交互に積層する工程が繰り返され、ソース層ＳＬ上に複数の絶縁層７２と複数の犠牲層７１を含む積層体１００が形成される。絶縁層７２は例えばシリコン酸化層であり、犠牲層７１は例えばシリコン窒化層である。
【００７６】
次に、積層体１００の一部が階段状に加工され、図７および図１９に示すように、複数のテラス部Ｔが形成される。複数のテラス部Ｔは、Ｘ方向およびＹ方向の両方向に段差を形成して階段状に並んでいる。テラス部Ｔの犠牲層７１の上面上には絶縁層７２が残っている。
【００７７】
積層体１００において、テラス部Ｔが形成された部分を第２積層部１００ｂ、テラス部Ｔが形成されていない部分を第１積層部１００ａとする。
【００７８】
次に、図８、図２０、および図１１（ａ）に示すように、犠牲層７１におけるテラス部Ｔが段差を形成している端部に設けられた部分を後退させる。このとき、犠牲層７１におけるＸ方向の端部のＸ方向への後退により、その犠牲層７１を上下で挟む絶縁層７２の間にスペース５１ａが形成される。例えば、シリコン窒化層である犠牲層７１を、熱燐酸を含むエッチング液を用いてエッチングする。
【００７９】
図８に示すように、第２列９２を含む第２積層部１００ｂは、第１列９１の上面よりも上に設けられた犠牲層７１を含む。その第２列９２を含む第２積層部１００ｂにおける第１列９１よりも上の犠牲層７１に対しては、Ｘ方向の端部からのエッチングに加えて、第１列９１側からもエッチングが進行する。したがって、第２列９２を含む第２積層部１００ｂにおける第１列９１との境界付近にスペース５１ｂが形成される。
【００８０】
図１１（ａ）に示すように、スペース５１ｂとスペース５１ａはＬ字状につながる。隣のブロック３００の第２列９４を含む第２積層部１００ｂにおける第１列９３よりも上の犠牲層７１に対しても、Ｘ方向の端部からのエッチングに加えて、第１列９３側からもエッチングが進行し、第２列９４を含む第２積層部１００ｂにおける第１列９３との境界付近にスペース５１ｂが形成される。
【００８１】
さらに、第１列９３を含む第２積層部１００ｂにおける、隣の（左側の）ブロック３００の第２列９２よりも上の犠牲層７１に対しても、Ｘ方向の端部からのエッチングに加えて、第２列９２側からもエッチングが進行し、第１列９３を含む第２積層部１００ｂにおける第２列９２との境界付近にスペース５１ｂが形成される。
【００８２】
スペース５１ａおよびスペース５１ｂ内には、犠牲膜が形成される。図９、図１１（ｂ）、および図２２に示すように、スペース５１ａ内に犠牲膜５２ａが形成され、スペース５１ｂ内に犠牲膜５２ｂが形成される。犠牲膜５２ａおよび犠牲膜５２ｂは、スペース５１ａ内およびスペース５１ｂ内に一体形成される例えば多結晶シリコン膜である。
【００８３】
図２１に示すように、階段部２の階段形状に沿って犠牲膜５２が形成され、スペース５１ａおよびスペース５１ｂにも犠牲膜５２が入り込む。その後、例えばＲＩＥ（Reactive Ion Etching）により、階段部２の上面に形成された犠牲膜５２は除去される。
【００８４】
第２積層部１００ｂの犠牲膜５２ａ、５２ｂが形成された層における他の領域には犠牲層７１が残っている。
【００８５】
その後、図１０および図２３に示すように、複数のテラス部Ｔを覆うように、第２積層部１００ｂ上に層間絶縁膜４０が形成される。各列９１〜９４のＸ方向の段差、および各列９１〜９４間のＹ方向の段差が、層間絶縁膜４０によって埋められる。層間絶縁膜４０の上面は平坦化される。
【００８６】
その後、図２４に示すように、例えばＲＩＥにより、第１積層部１００ａに複数のメモリホールＭＨが形成される。メモリホールＭＨは、第１積層部１００ａを貫通し、ソース層ＳＬに達する。
【００８７】
メモリホールＭＨ内には、図２５に示すように、柱状部ＣＬが形成される。メモリホールＭＨ内に、メモリ膜３０、半導体ボディ２０、およびコア膜５０が順に形成される。半導体ボディ２０の下端部はソース層ＳＬに接する。
【００８８】
その後、図１２に示すように、第１積層部１００ａおよび第２積層部１００ｂに複数のスリットＳＴ１が形成される。さらに、第２積層部１００ｂにはスリットＳＴ１に加えて、スリットＳＴ２が形成される。
【００８９】
スリットＳＴ１、ＳＴ２は、図示しないマスクを用いたＲＩＥにより形成され、第１積層部１００ａ、第２積層部１００ｂ、および第２積層部１００ｂ上の層間絶縁膜４０を貫通して、ソース層ＳＬに達する。スリットＳＴ１は、第１積層部１００ａ内および第２積層部１００ｂ内をＸ方向に連続して延びる。スリットＳＴ２は、第２積層部１００ｂ内をＸ方向に延び、第１積層部１００ａには形成されない。
【００９０】
第１積層部１００ａは、スリットＳＴ１によってＹ方向に複数のブロック２００に分離される。第２積層部１００ｂは、スリットＳＴ１およびスリットＳＴ２によってＹ方向に複数のブロック３００に分離される。
【００９１】
スリットＳＴ２は、図１２における左側のブロック３００の第２列９２と、右側のブロック３００の第１列９３との間に形成され、第２列９２と第１列９３はスリットＳＴ２に隣接する。第１列９１における第２列９２と反対側の側面はスリットＳＴ１に隣接する。第２列９４における第１列９３と反対側の側面はスリットＳＴ１に隣接する。
【００９２】
図３０（ａ）は、図１２におけるＢ−Ｂ断面図であり、図３０（ｂ）は、図１２におけるＣ−Ｃ断面図である。
【００９３】
スリットＳＴ１内およびスリットＳＴ２内には、図１３に示すように、カバー膜８１とレジスト膜８２が形成される。スリットＳＴ１に露出している第１積層部１００ａの側面、第２積層部１００ｂの側面、層間絶縁膜４０の側面、スリットＳＴ２に露出している第２積層部１００ｂの側面、および層間絶縁膜４０の側面が、カバー膜８１で覆われる。そのカバー膜８１の内側にレジスト膜８２が形成される。
【００９４】
カバー膜８１は、窒化シリコン層である犠牲層７１と異なる材料の膜であり、例えば多結晶シリコン膜である。
【００９５】
レジスト膜８２に対する露光および現像により、第１積層部１００ａに形成されたスリットＳＴ１内のレジスト膜８２を除去する。図１４に示すように、第１積層部１００ａに形成されたスリットＳＴ１の一部が現れる。そのスリットＳＴ１の一部にカバー膜８１の側面が露出する。
【００９６】
そして、カバー膜８１を含めて第２積層部１００ｂが形成された領域を図示しないマスク層で覆った状態で、第１積層部１００ａのスリットＳＴ１に形成されたカバー膜８１を除去する。カバー膜８１の内側のスリットＳＴ１内にエッチング液を供給して、第１積層部１００ａのスリットＳＴ１に形成されたカバー膜８１を除去する。その後、第２積層部１００ｂを覆っていたマスク層を除去して、第２積層部１００ｂのスリットＳＴ１、ＳＴ２に形成されたレジスト膜８２を除去する。
【００９７】
図１５に示すように、第１積層部１００ａに形成されたスリットＳＴ１が現れ、第１積層部１００ａの側面がスリットＳＴ１に露出する。第２積層部１００ｂに形成されたスリットＳＴ１およびスリットＳＴ２内にはカバー膜８１が残され、第２積層部１００ｂの側面はカバー膜８１で覆われている。
【００９８】
次に、露出したスリットＳＴ１を通じて供給されるエッチング液またはエッチングガスにより、第１積層部１００ａの犠牲層７１を除去する。例えば、熱リン酸を含むエッチング液を用いて、シリコン窒化層である犠牲層７１を除去する。
【００９９】
第１積層部１００ａの犠牲層７１が除去され、図２６に示すように、上下で隣り合う絶縁層７２の間にスペース（空隙）７４が形成される。このとき、スペース７４を介して積層された複数の絶縁層７２は、複数の柱状部ＣＬの側面を囲むように、柱状部ＣＬの側面に接している。複数の絶縁層７２は、このような複数の柱状部ＣＬとの物理的結合によって支えられ、絶縁層７２間のスペース７４が保たれる。
【０１００】
第２積層部１００ｂの犠牲層７１におけるスリットＳＴ１、ＳＴ２側の側面は、カバー膜８１で覆われ、スリットＳＴ１、ＳＴ２に露出していないため、エッチングされない。第１積層部１００ａの犠牲層７１のエッチングは、スリットＳＴ１に露出する側面から進行していく。犠牲層７１のエッチングはＸ方向にも進行するが、エッチング時間の制御により、第２積層部１００ｂの犠牲層７１は残るようにする。
【０１０１】
次に、第２積層部１００ｂに形成されたスリットＳＴ１内およびスリットＳＴ２内のカバー膜８１を除去する。図１６（ａ）に示すように、第２積層部１００ｂに形成されたスリットＳＴ１およびスリットＳＴ２が現れる。
【０１０２】
第２積層部１００ｂにおける第１列９１の犠牲膜５２ａおよび犠牲層７１がスリットＳＴ１に露出する。第２積層部１００ｂにおける第２列９２の犠牲膜５２ａおよび犠牲層７１がスリットＳＴ２に露出する。第２積層部１００ｂにおける第１列９３の犠牲膜５２ａおよび犠牲層７１がスリットＳＴ２に露出する。第２積層部１００ｂにおける第２列９４の犠牲膜５２ａおよび犠牲層７１がスリットＳＴ１に露出する。
【０１０３】
そして、スリットＳＴ１およびスリットＳＴ２内に供給されるエッチングガスまたはエッチング液により、第２積層部１００ｂの犠牲層７１においてスリットＳＴ１およびスリットＳＴ２に露出する部分をエッチングして後退させる。例えば、熱リン酸を含むエッチング液を用いて、シリコン窒化層である犠牲層７１をエッチングする。
【０１０４】
この犠牲層７１の一部のエッチングにより、図１０、図１６（ｂ）、および図３１（ａ）に示すように、各ブロック３００の犠牲層７１が形成された層においてスリットＳＴ１、ＳＴ２に隣接する部分にスペース５１ｃが形成される。図３１（ａ）は、図１６（ｂ）におけるＢ−Ｂ断面図である。
【０１０５】
このとき、第１積層部１００ａのスリットＳＴ１からも第１積層部１００ａに形成されたスペース７４内にエッチング液が浸入し、第２積層部１００ｂに残っている犠牲層７１をＸ方向にエッチングする。エッチング時間の制御により、犠牲層７１の第１積層部１００ａ側（スペース７４側）からのエッチング量を抑えつつ、第２積層部１００ｂの犠牲層７１のエッチングをスリットＳＴ１、ＳＴ２側の一部分にとどめ、第２積層部１００ｂに犠牲層７１の一部が残るようにする。スペース５１ｃは各列９１〜９４のＹ方向の縁に沿ってＸ方向に延び、第１積層部１００ａに形成されたスペース７４とつながる。
【０１０６】
図１０、図１６（ｂ）、図３１（ａ）、および図３１（ｂ）に示すように、犠牲層７１のエッチング後（スペース５１ｃの形成後）、例えば多結晶シリコン膜である犠牲膜５２ａ、５２ｂは残る。図３１（ｂ）は、図１６（ｂ）におけるＣ−Ｃ断面図である。
【０１０７】
犠牲膜５２ａにおけるＹ方向の一端部は、スリットＳＴ１またはスリットＳＴ２に露出している。そして、スリットＳＴ１、ＳＴ２に供給されるエッチング液により、犠牲膜５２ａを除去する。
【０１０８】
犠牲膜５２ａが除去され、図１７（ａ）、図２７、および図３２（ａ）に示すように、スペース５１ａが現れる。図３２（ａ）は、図１７（ａ）におけるＢ−Ｂ断面図である。
【０１０９】
第２列９２、９４を含む第２積層部１００ｂに形成された犠牲膜５２ｂはスペース５１ａに露出し、スペース５１ａに浸入したエッチング液により犠牲膜５２ｂも除去され、図１７（ａ）および図３２（ｂ）に示すように、スペース５１ｂが現れる。図３２（ｂ）は、図１７（ａ）におけるＣ−Ｃ断面図である。
【０１１０】
第２積層部１００ｂにおいて、第１積層部１００ａのスペース７４が形成された層と同じ層に、スペース７４とつながったスペース５１ａ、５１ｂ、５１ｃが形成された状態になる。
【０１１１】
第１積層部１００ａにおけるスペース７４を介して積層された複数の絶縁層７２は、前述したように、複数の柱状部ＣＬによって支えられている。
【０１１２】
一方、第２積層部１００ｂにおいては、犠牲層７１の一部分が残されており、その残された一部分がスペーサ部７１として、図２７に示すように、直上の絶縁層７２を支え、スペース５１ａ、５１ｂ、５１ｃが保持される。
【０１１３】
第２積層部１００ｂにおけるスペース５１ａ、５１ｂ、５１ｃの平面積とスペーサ部７１の平面積との比は、絶縁層７２がたわまないように設定される。
【０１１４】
犠牲層７１を導電材に置換する前の、スペース７４、５１ａ、５１ｂ、５１ｃが形成された状態において、第２積層部１００ｂには絶縁層７２がたわまない程度に犠牲層７１を残す。第２積層部１００ｂには柱状部が配置されない。したがって、テラス部Ｔに柱状部を配置するための領域を確保しなくてもよく、その分、テラス部Ｔの面積の縮小が可能になる。これは、半導体装置（チップ）全体の面積縮小を可能にする。
【０１１５】
そして、スペース７４、５１ａ、５１ｂ、５１ｃ内には、それらスペース７４、５１ａ、５１ｂ、５１ｃ内で連続した導電材が形成される。図１７（ｂ）、図４（ａ）、図４（ｂ）、図５、および図２８に示すように、第１積層部１００ａに導電層７０ａが形成され、第２積層部１００ｂに第１導電部７０ｂおよび第２導電部７０ｃが形成される。
【０１１６】
例えば、ＣＶＤ（Chemical Vapor Deposition）により、タングステン層が、導電層７０ａ、第１導電部７０ｂおよび第２導電部７０ｃとして形成される。そのときのソースガスは、スリットＳＴ１、ＳＴ２を通じてスペース７４、５１ａ、５１ｂ、５１ｃに供給される。
【０１１７】
導電層７０ａ、第１導電部７０ｂおよび第２導電部７０ｃを形成した後、図１に示すように、スリットＳＴ１内に絶縁膜６１が埋め込まれて分離部６０が形成され、スリットＳＴ２内に絶縁膜６１が埋め込まれて分離部６２が形成される。
【０１１８】
その後、図２９に示すように、層間絶縁膜４０を貫通して、テラス部Ｔの第１導電部７０ｂに達する複数のコンタクトホールＣＨが例えばＲＩＥで形成される。そのコンタクトホールＣＨ内には、図３に示すコンタクトＣＣが形成され、コンタクトＣＣは第１導電部７０ｂに接する。
【０１１９】
図３３（ａ）および（ｂ）は、コンタクトホールＣＨおよびコンタクトＣＣの形成方法の他の例を示す模式断面図である。
【０１２０】
コンタクトホールＣＨの径が接続対象のテラス部Ｔの第１導電部７０ｂの幅よりも大きい場合、コンタクトホールＣＨを形成するエッチングのとき、接続対象のテラス部Ｔの第１導電部７０ｂの上面よりも下方の部分に位置する犠牲層（スペーサ部）７１および絶縁層７２もエッチングする。その場合、図３３（ａ）に示すように、コンタクトホールＣＨの一部が第１導電部７０ｂの上面よりも下方に延び、そのコンタクトホールＣＨ内に、図３３（ｂ）に示すようにコンタクト（金属等の導電材）ＣＣが埋め込まれる。
【０１２１】
したがって、コンタクトＣＣは、第１導電部７０ｂの上面よりも下方に延び、その第１導電部７０ｂの上面に加えて側面にも接している。
【０１２２】
スペーサ部７１は、シリコン窒化層であり、絶縁体であるため、接続対象の第１導電部７０ｂよりも下の他の層のスペーサ部７１にコンタクトＣＣが達しても、コンタクトＣＣは他の層の第１導電部７０ｂと短絡しない。
【０１２３】
また、Ｘ方向に配列された複数のテラス部Ｔの段数は、Ｘ方向に１段ずつ変化しているため、接続対象の第１導電部７０ｂの下に他の層の第１導電部７０ｂが形成されていない。したがって、接続対象の第１導電部７０ｂよりも下方に延びたコンタクトＣＣは、他の層の第１導電部７０ｂに短絡しない。ただし、コンタクトＣＣは、図２に示すソース層ＳＬには接しないようにする。
【０１２４】
例えば、リソグラフィ精度やコンタクトＣＣのサイズによっては、図６（ｂ）において破線で表すように、コンタクトＣＣが、接続対象のテラス部Ｔの範囲内に収まらず、接続対象のテラス部Ｔの１段下のテラス部Ｔにも落ちる場合があり得る。
【０１２５】
そのような場合でも、図６（ｂ）で破線で示すコンタクトＣＣの形成位置における第１導電部７０ｂの下には他の層の第１導電部７０ｂが存在せず、絶縁体であるスペーサ部７１および絶縁層７２が積層されているため、コンタクトＣＣは他の層の第１導電部７０ｂと短絡しない。
【０１２６】
ただし、第２列９２の最下段における端（図５において手前側の端）は、複数の第１導電部７０ｂが絶縁層７２を介して重なっている構造となり得るため、コンタクトＣＣが第２列９２の最下段のテラス部Ｔからずれると、コンタクトＣＣを通じて異なる層の第１導電部７０ｂどうしが短絡し得る。
【０１２７】
したがって、図６（ｂ）に示す例では、第１列９１の最上段（５段目）のテラス部Ｔと同じ段のテラス部Ｔをダミーとして第２列９２の最下段に配置し、そのダミーテラス部Ｔの第１導電部７０ｂにはコンタクトＣＣを落とさないようにしている。図６（ｂ）に示す例では、５段目のテラス部Ｔの第１導電部７０ｂは、第１列９１の５段目と４段目との境界に配置されたコンタクトＣＣと接続される。
【０１２８】
同様に、隣のブロック３００の第１列９３および第２列９４の最下段における端にもコンタクトＣＣを配置していない。第１列９３の最下段には、左隣の第２列９２の最上段（９段目）のテラス部Ｔと同じ段のテラス部Ｔがダミーとして配置されている。第２列９４の最下段には、左隣の第１列９３の最上段（１３段目）のテラス部Ｔと同じ段のテラス部Ｔがダミーとして配置されている。
【０１２９】
スリットＳＴ１を通じたエッチングにより、第１積層部１００ａの複数の導電層７０ａの間の絶縁層７２を除去して、第１積層部１００ａの複数の導電層７０ａの間を空隙にしてもよい。その場合、空隙を介して積層された複数の導電層７０ａは、複数の柱状部ＣＬによって支えられる。
【０１３０】
柱状部が配置されない第２積層部１００ｂにおいては、絶縁層７２の少なくとも一部を残すことで、導電部７０ｂ、７０ｃおよびスペーサ部７１を含む上下に離間した複数の層を支えることができる。
【０１３１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３２】
１…メモリセルアレイ、２…階段部、４０…層間絶縁膜、５１ａ〜５１ｃ，７４…スペース、５２ａ〜５２ｂ…犠牲膜、６０…分離部、６２…分離部、７０ａ…導電層、７０ｂ…第１導電部、７０ｃ…第２導電部、７１…スペーサ部（犠牲層）、７２…絶縁層、９１，９３…第１列、９２，９４…第２列、１００ａ…第１積層部、１００ｂ…第２積層部、２００…第１ブロック、３００…第２ブロック、Ｔ…テラス部、ＣＬ…柱状部、ＣＣ…コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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