(57)【要約】【課題】残留電荷に起因する表示不良の発生を抑制することのできる、オフ特性の優れたＴＦＴを採用する場合に好適な低コストの表示装置を実現する。【解決手段】走査線を選択状態にする電圧として１系統の電圧（ゲートオン電圧ＶＧＨ）のみを用いる構成（１電源系構成）が採用される。ゲートドライバ内のシフトレジスタを構成する単位回路には、出力制御ノードｎｅｔＡにソース端子が接続された薄膜トランジスタＴ１１が設けられる。このような構成において、外部からの電源の供給が停止すると、薄膜トランジスタＴ１１のゲート端子に与えられる電圧および薄膜トランジスタＴ１１のドレイン端子に与えられる電圧がゲートオン電圧ＶＧＨに設定される。【選択図】図１
2019138923.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが複数の画素形成部に接続された複数の走査線と、前記複数の走査線を選択的に駆動する走査線駆動回路とを含む表示パネルと、
外部からの電源の供給を受けて、走査線を選択状態にするための電圧である１種類の走査線選択電圧および走査線を非選択状態にするための電圧である１種類の走査線非選択電圧を生成する電圧生成回路と、
前記電圧生成回路によって生成された走査線選択電圧および走査線非選択電圧を用いて前記走査線駆動回路の動作を制御する駆動制御回路と
を備え、
前記走査線駆動回路は、複数のクロック信号に基づいてシフト動作を行うように構成された、前記複数の走査線にそれぞれ対応するように設けられた複数の単位回路からなるシフトレジスタを含み、
各単位回路は、
対応する走査線に接続された出力ノードと、
制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記出力ノードに接続された第２導通端子とを有する出力制御トランジスタと、
前記出力制御トランジスタの制御端子に接続された出力制御ノードと、
制御端子と、第１導通端子と、前記出力制御ノードに接続された第２導通端子とを有するオフ制御トランジスタと
を含み、
前記駆動制御回路は、
通常時には、前記複数のクロック信号の電圧をそれぞれ前記走査線選択電圧と前記走査線非選択電圧とに交互に設定し、かつ、前記オフ制御トランジスタの制御端子に与える電圧および前記オフ制御トランジスタの第１導通端子に与える電圧を前記走査線非選択電圧に設定し、
前記電源の供給が停止すると、前記複数のクロック信号の電圧、前記オフ制御トランジスタの制御端子に与える電圧、および前記オフ制御トランジスタの第１導通端子に与える電圧を前記走査線選択電圧に設定することを特徴とする、表示装置。
【請求項２】
前記オフ制御トランジスタの制御端子には、専用の配線を介して、前記駆動制御回路から出力されるオフ制御信号が与えられ、
前記駆動制御回路は、通常時には前記オフ制御信号を前記走査線非選択電圧に設定し、前記電源の供給が停止すると前記オフ制御信号を前記走査線選択電圧に設定することを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記オフ制御トランジスタの第１導通端子には、前記オフ制御信号が与えられることを特徴とする、請求項２に記載の表示装置。
【請求項４】
前記オフ制御トランジスタの第１導通端子には、前記駆動制御回路から出力され前記走査線駆動回路の動作の基準となる基準電圧が与えられ、
前記駆動制御回路は、通常時には前記基準電圧を前記走査線非選択電圧に設定し、前記電源の供給が停止すると前記基準電圧を前記走査線選択電圧に設定することを特徴とする、請求項２に記載の表示装置。
【請求項５】
前記電圧生成回路から前記駆動制御回路に前記走査線選択電圧を供給するための配線には、キャパシタおよび抵抗が接続されていることを特徴とする、請求項１に記載の表示装置。
【請求項６】
前記表示パネルは、前記出力制御トランジスタおよび前記オフ制御トランジスタを含む複数のトランジスタを有し、
前記複数のトランジスタのうちの少なくとも一部は、低温ポリシリコンによりチャネル層が形成された薄膜トランジスタに比べてオフリーク電流が１０分の１以下のトランジスタであることを特徴とする、請求項１に記載の表示装置。
【請求項７】
前記複数のトランジスタのうちの少なくとも一部は、酸化インジウムガリウム亜鉛によりチャネル層が形成された薄膜トランジスタであることを特徴とする、請求項６に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、外部からの電源の供給が停止した際の処理に関する。
【背景技術】
【０００２】
一般に、アクティブマトリクス型の液晶表示装置は、液晶層と、その液晶層を挟持する２枚の基板により構成される液晶パネルを含んでいる。それら２枚の基板のうちの一方には、複数本の走査線と、複数本のデータ線と、複数本の走査線と複数本のデータ線との交差点に対応してマトリクス状に配置された複数個の画素形成部とが設けられている。各画素形成部は、対応する交差点を通過する走査線にゲート端子が接続されるとともに当該交差点を通過するデータ線にソース端子が接続された薄膜トランジスタ（ＴＦＴ）や、データ線によって伝達されるデータ信号を書き込むための画素容量などを含んでいる。また、上記複数個の画素形成部に共通の共通電極が、典型的には、上記２枚の基板のうちの他方に設けられている。アクティブマトリクス型の液晶表示装置は、さらに、上記複数本の走査線を駆動するゲートドライバ（走査線駆動回路）および上記複数本のデータ線を駆動するソースドライバ（データ線駆動回路）を含んでいる。
【０００３】
上述のように、データ信号はデータ線によって伝達されるが、各データ線は複数行分のデータ信号を一時（同時）に伝達することができない。このため、画素形成部内の画素容量へのデータ信号の書き込みは、例えば１行ずつ順次に行われる。そこで、複数本の走査線が所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタにより構成されている。
【０００４】
従来、ゲートドライバは液晶パネルを構成する基板の周辺部に集積回路（ＩＣ）チップとして搭載されることが多かったが、近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」と呼ばれている。
【０００５】
また、近年、酸化物半導体の一種である酸化インジウムガリウム亜鉛によりチャネル層が形成されたＴＦＴ（以下「ＩＧＺＯ−ＴＦＴ」という。）を使用した液晶パネルの開発が進んでいる。以下では、ＩＧＺＯ−ＴＦＴを使用した液晶パネルのことをＩＧＺＯ−ＴＦＴ液晶パネルという。ＩＧＺＯ−ＴＦＴ液晶パネルにおいても、モノリシック化されたゲートドライバの開発が進められている。以下では、ＩＧＺＯ−ＴＦＴ液晶パネルに設けられているモノリシックゲートドライバのことを「ＩＧＺＯ−ＧＤＭ」という。
【０００６】
上述のような液晶表示装置において、利用者によって電源がオフされたにもかかわらず、直ちに表示がクリアされず、残像のような画像が残ることがある。この理由は、装置への電源の供給が停止すると、画素容量に保持された電荷の放電経路が遮断され、画素形成部内に残留電荷が蓄積されるからである。また、画素形成部内に残留電荷が蓄積された状態で装置の電源がオンされると、その残留電荷に基づく不純物の偏りに起因するフリッカが発生するなど表示不良が生じる。そこで、電源の供給が停止した際に全ての走査線を選択状態にしつつデータ線に黒電圧を印加することによってパネル内の電荷を放電させるという手法が知られている。
【０００７】
ところが、ＩＧＺＯ−ＴＦＴ液晶パネルが採用されている場合には、パネル内に電荷が残ることがある。これについて、以下に説明する。図２０には、ａ−ＳｉＴＦＴ（アモルファスシリコンによりチャネル層が形成されたＴＦＴ）、ＬＴＰＳ−ＴＦＴ（低温ポリシリコンによりチャネル層が形成されたＴＦＴ）、およびＩＧＺＯ−ＴＦＴについてのＶｇ−Ｉｄ特性を示している。符号９１を付した太点線はａ−ＳｉＴＦＴの特性を示し、符号９２を付した実線はＬＴＰＳ−ＴＦＴの特性を示し、符号９３を付した太実線はＩＧＺＯ−ＴＦＴの特性を示している。図２０において符号９９を付した点線部分から、ＩＧＺＯ−ＴＦＴについてはａ−ＳｉＴＦＴやＬＴＰＳ−ＴＦＴに比べてオフリーク電流が顕著に少ないことが把握される。
【０００８】
図２０から把握されるように、ａ−ＳｉＴＦＴおよびＬＴＰＳ−ＴＦＴについては、オフ特性が良好ではない（オフリーク電流が比較的多い）。このため、ａ−ＳｉＴＦＴあるいはＬＴＰＳ−ＴＦＴを使用した液晶パネルが採用されている場合には、電源の供給が停止した際にパネル内の電荷は比較的速やかに放電される。これに対して、ＩＧＺＯ−ＴＦＴについては、オフ特性が優れている。このため、ＩＧＺＯ−ＴＦＴ液晶パネルが採用されている場合には、電源の供給が停止した際に、例えば走査線が非選択状態になるまでの期間内に電荷が充分には放電されない。その結果、パネル内に電荷が残る。これに関し、画素形成部内に電荷が残ると、液晶の最適対向電圧がずれることにより、上述したように電源オンの際にフリッカが発生する。また、走査線上に電荷が残ると、当該走査線にゲート端子が接続されたＴＦＴの閾値シフトが生じ、動作マージンの減少が引き起こされる。
【０００９】
そこで、ＩＧＺＯ−ＴＦＴ液晶パネルが採用されている場合においてもパネル内に電荷が残らないようにする技術が国際公開第２０１４／０６１５７４号パンフレットに開示されている。この国際公開第２０１４／０６１５７４号パンフレットに開示された液晶表示装置では、電源の供給が停止した際にパネル内の残留電荷を速やかにかつ安定的に除去するために、走査線を選択状態にするレベルの電圧（以下「走査線選択電圧」という。）として２系統の電圧を用いる構成（以下、便宜上「２電源系構成」という。）が採用されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】国際公開第２０１４／０６１５７４号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところが、２電源系構成によれば、例えば図２１に示すような回路部分が必要となるので、１電源系構成（走査線選択電圧として１系統の電圧のみを用いる構成）に比べて多数の回路素子が必要となる。図２１に示す例では、１電源系構成に比べて、２個のダイオード、１個のキャパシタ、および１個の抵抗が追加的に必要となる。従って、２電源系構成を採用した液晶表示装置は高コストとなる。また、携帯電話やヘッドマウントディスプレイなどの小サイズの装置を実現する場合にはプリント回路基板（ＰＣＢ）のサイズが制限されるため、２電源系構成のための追加的な回路素子を搭載する領域を確保できない可能性がある。
【００１２】
そこで、以下の開示は、残留電荷に起因する表示不良の発生を抑制することのできる、オフ特性の優れたＴＦＴを採用する場合に好適な低コストの表示装置を実現することを目的とする。
【課題を解決するための手段】
【００１３】
一実施形態による表示装置は、
それぞれが複数の画素形成部に接続された複数の走査線と、前記複数の走査線を選択的に駆動する走査線駆動回路とを含む表示パネルと、
外部からの電源の供給を受けて、走査線を選択状態にするための電圧である１種類の走査線選択電圧および走査線を非選択状態にするための電圧である１種類の走査線非選択電圧を生成する電圧生成回路と、
前記電圧生成回路によって生成された走査線選択電圧および走査線非選択電圧を用いて前記走査線駆動回路の動作を制御する駆動制御回路と
を備え、
前記走査線駆動回路は、複数のクロック信号に基づいてシフト動作を行うように構成された、前記複数の走査線にそれぞれ対応するように設けられた複数の単位回路からなるシフトレジスタを含み、
各単位回路は、
対応する走査線に接続された出力ノードと、
制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記出力ノードに接続された第２導通端子とを有する出力制御トランジスタと、
前記出力制御トランジスタの制御端子に接続された出力制御ノードと、
制御端子と、第１導通端子と、前記出力制御ノードに接続された第２導通端子とを有するオフ制御トランジスタと
を含み、
前記駆動制御回路は、
通常時には、前記複数のクロック信号の電圧をそれぞれ前記走査線選択電圧と前記走査線非選択電圧とに交互に設定し、かつ、前記オフ制御トランジスタの制御端子に与える電圧および前記オフ制御トランジスタの第１導通端子に与える電圧を前記走査線非選択電圧に設定し、
前記電源の供給が停止すると、前記複数のクロック信号の電圧、前記オフ制御トランジスタの制御端子に与える電圧、および前記オフ制御トランジスタの第１導通端子に与える電圧を前記走査線選択電圧に設定する。
【発明の効果】
【００１４】
一実施形態による表示装置によれば、走査線駆動回路内のシフトレジスタを構成する単位回路には、従来の構成要素に加えて、出力制御ノードに接続された第２導通端子を有するオフ制御トランジスタが設けられる。このような構成において、外部からの電源の供給が停止すると、オフ制御トランジスタの制御端子に与えられる電圧およびオフ制御トランジスタの第１導通端子に与えられる電圧が走査線選択電圧に設定される。このため、電源の供給の停止後、オフ制御トランジスタを介して出力制御ノードに電荷が供給され、従来よりも長い期間、出力制御トランジスタがオン状態で維持される。これにより、各単位回路において、クロック信号の電圧の低下に従って走査線の電圧が確実に低下する。その結果、電源の供給の停止後、所望の期間内に、走査線の電圧はグラウンド電位に到達する。従って、電源の供給が停止した際に、画素形成部内の残留電荷や走査線上の残留電荷は生じない。ここで、電圧生成回路は走査線を選択状態にするための電圧として１種類の走査線選択電圧を生成するので、２種類の走査線選択電圧が生成される構成に比べて低コストとなる。以上より、残留電荷に起因する表示不良の発生を抑制することのできる、オフ特性の優れたＴＦＴを採用する場合に好適な低コストの表示装置が実現される。
【図面の簡単な説明】
【００１５】
【図１】一実施形態における単位回路の構成を示す回路図である。
【図２】上記実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。
【図３】上記実施形態において、画素形成部の構成を示す回路図である。
【図４】上記実施形態において、電圧生成回路からレベルシフタ回路にゲートオン電圧を供給するための配線について説明するための図である。
【図５】上記実施形態において、ゲートドライバの構成を説明するためのブロック図である。
【図６】上記実施形態において、シフトレジスタの構成を示すブロック図である。
【図７】上記実施形態において、シフトレジスタの動作について説明するためのタイミングチャートである。
【図８】上記実施形態において、通常時の単位回路の動作について説明するためのタイミングチャートである。
【図９】従来の単位回路の構成を示す回路図である。
【図１０】シミュレーションに関し、第１の比較例で用いた２つのゲートオン電圧の波形図である。
【図１１】第１の比較例のシミュレーション結果を示す図である。
【図１２】シミュレーションに関し、第２の比較例で用いた４つの入力信号の波形図である。
【図１３】第２の比較例のシミュレーション結果を示す図である。
【図１４】上記実施形態に関するシミュレーションで用いた５つの入力信号の波形図である。
【図１５】上記実施形態におけるシミュレーション結果を示す図である。
【図１６】上記実施形態において、電源の供給が停止した際にゲートスタートパルス信号の電圧およびクリア信号の電圧をグラウンド電位に設定することについて説明するための波形図である。
【図１７】上記実施形態において、電源の供給が停止した際にゲートスタートパルス信号の電圧およびクリア信号の電圧をグラウンド電位に設定することについて説明するための波形図である。
【図１８】上記実施形態の変形例における単位回路の構成を示す回路図である。
【図１９】上記実施形態の変形例におけるシミュレーション結果を示す図である。
【図２０】ａ−ＳｉＴＦＴ、ＬＴＰＳ−ＴＦＴ、およびＩＧＺＯ−ＴＦＴについてのＶｇ−Ｉｄ特性を示す図である。
【図２１】２電源系構成について説明するための回路図である。
【発明を実施するための形態】
【００１６】
以下、添付図面を参照しながら、本発明の一実施形態について説明する。なお、各トランジスタは電界効果トランジスタであり、より詳細にはｎチャネル型のＴＦＴである。ｎチャネル型のＴＦＴに関する以下の説明では、ゲート端子は制御端子に相当し、ドレイン端子は第１導通端子に相当し、ソース端子は第２導通端子に相当する。これに関し、ｎチャネル型トランジスタについてはドレインとソースのうち電位の高い方がドレインと呼ばれているが、本明細書の説明では、一方をドレイン、他方をソースと定義するので、ドレイン電位よりもソース電位の方が高くなることもある。
【００１７】
＜１．全体構成＞
図２は、本発明の一実施形態に係るアクティブマトリクス型の液晶表示装置１００の全体構成を示すブロック図である。この液晶表示装置１００は、プリント回路基板（ＰＣＢ）１０と、表示パネルとしての液晶パネル２０と、ＰＣＢ１０および液晶パネル２０に接続されたＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）３０とを含んでいる。ＰＣＢ１０には、タイミングコントローラ１１、レベルシフタ回路１３、および電圧生成回路１５が設けられている。液晶パネル２０は、ＩＧＺＯ−ＴＦＴ液晶パネルである。ＴＡＢ３０には、データ線ＳＬ（１）〜ＳＬ（ｍ）を駆動するためのソースドライバ３２がＩＣチップの状態で搭載されている。
【００１８】
液晶表示装置１００は、外部からの電源（アナログ電源）の供給を受けて動作する。以下、この電源の供給に基づいて液晶表示装置１００に入力される電圧のことを「入力電源電圧」という。入力電源電圧には、符号ＡＶＤＤを付す。通常動作時の入力電源電圧ＡＶＤＤは例えば＋５Ｖである。電源の供給が停止すると、入力電源電圧ＡＶＤＤは例えば＋５Ｖから０Ｖ（グラウンド電位ＧＮＤ）にまで徐々に低下する。
【００１９】
液晶パネル２０は、液晶層と、その液晶層を挟持する２枚の基板（典型的には、ガラス基板）とを含んでいる。基板上の所定領域には、画像を表示するための表示部２２が形成されている。表示部２２は、ｎ本の走査線ＧＬ（１）〜ＧＬ（ｎ）と、ｍ本のデータ線ＳＬ（１）〜ＳＬ（ｍ）と、ｎ本の走査線ＧＬ（１）〜ＧＬ（ｎ）とｍ本のデータ線ＳＬ（１）〜ＳＬ（ｍ）との交差点に対応してマトリクス状に配置されたｍ×ｎ個の画素形成部を含んでいる。なお、ｍおよびｎは２以上の整数である。
【００２０】
図３は、画素形成部の構成を示す回路図である。各画素形成部は、対応する交差点を通過する走査線ＧＬにゲート端子が接続されるとともに当該交差点を通過するデータ線ＳＬにソース端子が接続された薄膜トランジスタ２２０と、当該薄膜トランジスタ２２０のドレイン端子に接続された画素電極２２１と、ｍ×ｎ個の画素形成部に共通的に設けられた共通電極２２２および補助容量電極２２３と、画素電極２２１と共通電極２２２とによって形成される液晶容量２２４と、画素電極２２１と補助容量電極２２３とによって形成される補助容量２２５とを含んでいる。液晶容量２２４および補助容量２２５によって画素容量ＣＰが形成されている。薄膜トランジスタ２２０のゲート端子に接続された走査線ＧＬが選択状態になると、当該薄膜トランジスタ２２０がオン状態になってデータ線ＳＬによって伝達されるデータ信号が画素容量ＣＰに書き込まれる。なお、本実施形態においては、薄膜トランジスタ２２０は、ｎチャネル型のＩＧＺＯ−ＴＦＴである。
【００２１】
液晶パネル２０には、さらに、図２に示すように、走査線ＧＬ（１）〜ＧＬ（ｎ）を駆動するためのゲートドライバ（走査線駆動回路）２４が形成されている。ゲートドライバ２４はＩＧＺＯ−ＧＤＭであり、液晶パネル２０を構成する基板上にモノリシックに形成されている。なお、図２では、ゲートドライバ２４は表示部２２の片側のみに配置されているが、表示部２２の左右両側にゲートドライバ２４が配置されていても良い。
【００２２】
以上のように、本実施形態では、ｍ本のデータ線ＳＬ（１）〜ＳＬ（ｍ）、ｎ本の走査線ＧＬ（１）〜ＧＬ（ｎ）、ｍ×ｎ個の画素形成部、およびゲートドライバ２４が、液晶パネル２０を構成する１枚の基板上に形成されている。
【００２３】
液晶表示装置１００には、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃ、およびデータイネーブル信号ＤＥなどのタイミング信号と画像信号ＤＡＴと入力電源電圧ＡＶＤＤとが外部から与えられる。入力電源電圧ＡＶＤＤは、タイミングコントローラ１１および電圧生成回路１５に与えられる。
【００２４】
電圧生成回路１５は、入力電源電圧ＶＤＤに基づいて、通常動作時に走査線ＧＬを選択状態にする電圧であるゲートオン電圧ＶＧＨと、通常動作時に走査線ＧＬを非選択状態にする電圧であるゲートオフ電圧ＶＧＬとを生成する。電圧生成回路１５で生成されるゲートオン電圧ＶＧＨおよびゲートオフ電圧ＶＧＬについては、通常動作時にはレベルが一定で維持されるが、電源の供給が停止したときにはレベルが変化する。なお、通常動作時は、ゲートオン電圧ＶＧＨは例えば＋２０Ｖに設定され、ゲートオフ電圧ＶＧＬは例えば−１０Ｖに設定される。電圧生成回路１５で生成されたゲートオン電圧ＶＧＨおよびゲートオフ電圧ＶＧＬはレベルシフタ回路１３に与えられる。以上のように、走査線ＧＬを選択状態にする電圧に関しては、１電源系構成が採用されている。
【００２５】
タイミングコントローラ１１は、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃ、およびデータイネーブル信号ＤＥなどのタイミング信号と画像信号ＤＡＴと入力電源電圧ＡＶＤＤとを受け取り、デジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ゲートスタートパルス信号ＧＳＰ＿ｏ、ゲートクロック信号ＧＣＫ＿ｏ、およびクリア信号ＣＬＲ＿ｏを生成する。デジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、およびソースクロック信号ＳＣＫはソースドライバ３２に与えられ、ゲートスタートパルス信号ＧＳＰ＿ｏ、ゲートクロック信号ＧＣＫ＿ｏ、およびクリア信号ＣＬＲ＿ｏはレベルシフタ回路１３に与えられる。なお、ゲートスタートパルス信号ＧＳＰ＿ｏ、ゲートクロック信号ＧＣＫ＿ｏ、およびクリア信号ＣＬＲ＿ｏについては、ハイレベル側の電圧は入力電源電圧ＡＶＤＤに設定され、ローレベル側の電圧はグラウンド電位ＧＮＤに設定される。
【００２６】
タイミングコントローラ１１には、電源オフ検出部１１２が含まれている。電源オフ検出部１１２は、外部からの電源の供給状態（電源のオン／オフ状態）を示す電源状態信号ＳＨＵＴを生成して、それをレベルシフタ回路１３に与える。
【００２７】
レベルシフタ回路１３は、電圧生成回路１５から与えられるゲートオン電圧ＶＧＨおよびゲートオフ電圧ＶＧＬとを用いて、タイミングコントローラ１１から出力されたゲートスタートパルス信号ＧＳＰ＿ｏ、ゲートクロック信号ＧＣＫ＿ｏ、およびクリア信号ＣＬＲ＿ｏの電圧レベルの変換を行う。レベルシフタ回路１３による電圧レベルの変換後のゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、およびクリア信号ＣＬＲは、ゲートドライバ２４に与えられる。また、レベルシフタ回路１３では、内部信号に基づいて、ゲートドライバ２４の動作の基準となる電圧である基準電圧ＶＳＳが生成される。基準電圧ＶＳＳはゲートドライバ２４に与えられる。さらに、レベルシフタ回路１３では、電源状態信号ＳＨＵＴに基づいて、オフ制御信号ＡＯＮが生成される。オフ制御信号ＡＯＮはゲートドライバ２４に与えられる。なお、このオフ制御信号ＡＯＮは、専用の配線を介して、レベルシフタ回路１３からゲートドライバ２４に伝達される。
【００２８】
ところで、電源が正常に供給されている旨を電源状態信号ＳＨＵＴが示していれば（すなわち、通常動作時には）、レベルシフタ回路１３は、ゲートスタートパルス信号ＧＳＰの電圧、ゲートクロック信号ＧＣＫの電圧、およびクリア信号ＣＬＲの電圧をそれぞれゲートスタートパルス信号ＧＳＰ＿ｏ、ゲートクロック信号ＧＣＫ＿ｏ、およびクリア信号ＣＬＲ＿ｏに応じてゲートオン電圧ＶＧＨまたはゲートオフ電圧ＶＧＬに設定し、基準電圧ＶＳＳおよびオフ制御信号ＡＯＮの電圧をゲートオフ電圧ＶＧＬに設定する。これに対して、電源の供給が停止した旨を電源状態信号ＳＨＵＴが示していれば（すなわち、電源オフ時には）、レベルシフタ回路１３は、ゲートクロック信号ＧＣＫの電圧、基準電圧ＶＳＳ、およびオフ制御信号ＡＯＮの電圧をゲートオン電圧ＶＧＨに設定し、ゲートスタートパルス信号ＧＳＰの電圧およびクリア信号ＣＬＲの電圧をグラウンド電位ＧＮＤに設定する。
【００２９】
ソースドライバ３２は、タイミングコントローラ１１から出力されるデジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、およびソースクロック信号ＳＣＫを受け取り、データ線ＳＬ（１）〜ＳＬ（ｍ）にデータ信号を印加する。
【００３０】
ゲートドライバ２４は、レベルシフタ回路１３から出力されるゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、クリア信号ＣＬＲ、基準電圧ＶＳＳ、およびオフ制御信号ＡＯＮを受け取り、アクティブな走査信号の走査線ＧＬ（１）〜ＧＬ（ｎ）への印加を１垂直走査期間を周期として繰り返す。なお、このゲートドライバ２４についての詳しい説明は後述する。
【００３１】
以上のようにして、データ線ＳＬ（１）〜ＳＬ（ｍ）にデータ信号が印加され、走査線ＧＬ（１）〜ＧＬ（ｎ）に走査信号が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部２２に表示される。
【００３２】
なお、本実施形態においては、タイミングコントローラ１１およびレベルシフタ回路１３によって駆動制御回路が実現されている。
【００３３】
ところで、本実施形態においては、電源の供給が停止した際に入力電源電圧ＡＶＤＤの電圧レベルがスロープ状に徐々に低下するよう、図４に示すように、電圧生成回路１５からレベルシフタ回路１３にゲートオン電圧ＶＧＨを供給するための配線にはキャパシタ１７および抵抗１９が接続されている。
【００３４】
＜２．ゲートドライバの構成＞
＜２．１  概略＞
図５は、ゲートドライバ２４の構成を説明するためのブロック図である。ゲートドライバ２４は複数段からなるシフトレジスタ２４０を含んでいる。表示部２２にはｎ行×ｍ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ２４０の各段が設けられている。なお、以下においては、シフトレジスタ２４０の各段を構成する回路のことを「単位回路」という。
【００３５】
＜２．２  シフトレジスタ＞
図６は、シフトレジスタ２４０の構成を示すブロック図である。なお、図６には、シフトレジスタ２４０の１段目、２段目、（ｎ−１）段目、およびｎ段目の単位回路４（１）、４（２）、４（ｎ−１）、および４（ｎ）の構成を示している。このシフトレジスタ２４０には、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、クリア信号ＣＬＲ、基準電圧ＶＳＳ、およびオフ制御信号ＡＯＮが与えられる。本実施形態においては、ゲートクロック信号ＧＣＫは２相のクロック信号（第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２）によって構成されている。
【００３６】
各単位回路４は、第１クロックＣＫＡ、第２クロックＣＫＢ、クリア信号ＣＬＲ、基準電圧ＶＳＳ、オフ制御信号ＡＯＮ、セット信号Ｓ、およびリセット信号Ｒを受け取るための入力端子と、出力信号Ｑを出力するための出力端子とを含んでいる。奇数段目の単位回路４については、第１ゲートクロック信号ＧＣＫ１が第１クロックＣＫＡとして与えられ、第２ゲートクロック信号ＧＣＫ２が第２クロックＣＫＢとして与えられる。偶数段目の単位回路４については、第２ゲートクロック信号ＧＣＫ２が第１クロックＣＫＡとして与えられ、第１ゲートクロック信号ＧＣＫ１が第２クロックＣＫＢとして与えられる。また、各単位回路４には、前段の単位回路４からの出力信号Ｑがセット信号Ｓとして与えられ、次段の単位回路４からの出力信号Ｑがリセット信号Ｒとして与えられる。但し、１段目の単位回路４（１）にはゲートスタートパルス信号ＧＳＰがセット信号Ｓとして与えられ、ｎ段目の単位回路４（ｎ）にはクリア信号ＣＬＲがリセット信号Ｒとして与えられる。また、各単位回路４からの出力信号Ｑは、対応する走査線ＧＬに走査信号Ｇｏｕｔとして与えられる。
【００３７】
以上のような構成において、シフトレジスタ２４０の１段目の単位回路４（１）にセット信号Ｓとしてのゲートスタートパルス信号ＧＳＰのパルスが与えられると、オンデューティが５０％程度の値にされた第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２に基づいて、ゲートスタートパルス信号ＧＳＰに含まれるパルス（このパルスは各単位回路４から出力される出力信号Ｑに含まれる）が１段目の単位回路４（１）からｎ段目の単位回路４（ｎ）へと順次に転送される。そして、このパルスの転送に応じて、１〜ｎ段目の単位回路４（１）〜４（ｎ）から出力される出力信号Ｑが順次にハイレベルとなる。これにより、図７に示すように、所定期間ずつ順次にハイレベルとなる走査信号Ｇｏｕｔ（１）〜Ｇｏｕｔ（ｎ）が、表示部２２内の走査線ＧＬ（１）〜ＧＬ（ｎ）に与えられる。
【００３８】
＜２．３  単位回路＞
図１は、本実施形態における単位回路４（ｋ段目と仮定する）の構成を示す回路図である。図１に示すように、単位回路４は、１１個の薄膜トランジスタＴ１〜Ｔ１１と１個のキャパシタＣＡＰとを備えている。また、単位回路４は、基準電圧配線（基準電圧ＶＳＳを伝達するための配線）に接続された入力端子のほか、６個の入力端子４１〜４６および１個の出力端子（出力ノード）４９を有している。図１では、第１クロックＣＫＡを受け取るための入力端子に符号４１を付し、第２クロックＣＫＢを受け取るための入力端子に符号４２を付し、セット信号Ｓを受け取るための入力端子に符号４３を付し、リセット信号Ｒを受け取るための入力端子に符号４４を付し、クリア信号ＣＬＲを受け取るための入力端子に符号４５を付し、オフ制御信号ＡＯＮを受け取るための入力端子に符号４６を付し、出力信号Ｑを出力するための出力端子に符号４９を付している。
【００３９】
薄膜トランジスタＴ１のソース端子、薄膜トランジスタＴ２のドレイン端子、薄膜トランジスタＴ４のゲート端子、薄膜トランジスタＴ５のドレイン端子、薄膜トランジスタＴ８のドレイン端子、薄膜トランジスタＴ１０のゲート端子、薄膜トランジスタＴ１１のソース端子、およびキャパシタＣＡＰの一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを「出力制御ノード」という。出力制御ノードには符号ｎｅｔＡを付す。薄膜トランジスタＴ３のソース端子、薄膜トランジスタＴ４のドレイン端子、薄膜トランジスタＴ５のゲート端子、および薄膜トランジスタＴ６のドレイン端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを「安定化ノード」という。安定化ノードには符号ｎｅｔＢを付す。
【００４０】
薄膜トランジスタＴ１については、ゲート端子およびドレイン端子は入力端子４３に接続され（すなわち、ダイオード接続となっている）、ソース端子は出力制御ノードｎｅｔＡに接続されている。薄膜トランジスタＴ２については、ゲート端子は入力端子４５に接続され、ドレイン端子は出力制御ノードｎｅｔＡに接続され、ソース端子は基準電圧配線に接続されている。薄膜トランジスタＴ３については、ゲート端子およびドレイン端子は入力端子４２に接続され（すなわち、ダイオード接続となっている）、ソース端子は安定化ノードｎｅｔＢに接続されている。薄膜トランジスタＴ４については、ゲート端子は出力制御ノードｎｅｔＡに接続され、ドレイン端子は安定化ノードｎｅｔＢに接続され、ソース端子は基準電圧配線に接続されている。薄膜トランジスタＴ５については、ゲート端子は安定化ノードｎｅｔＢに接続され、ドレイン端子は出力制御ノードｎｅｔＡに接続され、ソース端子は基準電圧配線に接続されている。薄膜トランジスタＴ６については、ゲート端子は入力端子４５に接続され、ドレイン端子は安定化ノードｎｅｔＢに接続され、ソース端子は基準電圧配線に接続されている。
【００４１】
薄膜トランジスタＴ７については、ゲート端子は入力端子４２に接続され、ドレイン端子は出力端子４９に接続され、ソース端子は基準電圧配線に接続されている。薄膜トランジスタＴ８については、ゲート端子は入力端子４４に接続され、ドレイン端子は出力制御ノードｎｅｔＡに接続され、ソース端子は基準電圧配線に接続されている。薄膜トランジスタＴ９については、ゲート端子は入力端子４４に接続され、ドレイン端子は出力端子４９に接続され、ソース端子は基準電圧配線に接続されている。薄膜トランジスタＴ１０については、ゲート端子は出力制御ノードｎｅｔＡに接続され、ドレイン端子は入力端子４１に接続され、ソース端子は出力端子４９に接続されている。薄膜トランジスタＴ１１については、ゲート端子は入力端子４６に接続され、ドレイン端子は基準電圧配線に接続され、ソース端子は出力制御ノードｎｅｔＡに接続されている。キャパシタＣＡＰについては、一端は出力制御ノードｎｅｔＡに接続され、他端は出力端子４９に接続されている。
【００４２】
なお、本実施形態においては、薄膜トランジスタＴ１０によって出力制御トランジスタが実現され、薄膜トランジスタＴ１１によってオフ制御トランジスタが実現されている。
【００４３】
＜３．通常時の動作＞
図８を参照しつつ、通常時の単位回路４の動作について説明する。液晶表示装置１００が動作している期間中、単位回路４には、オンデューティが５０％程度の値に設定された第１クロックＣＫＡおよび第２クロックＣＫＢが与えられる。第１クロックＣＫＡおよび第２クロックＣＫＢについては、ハイレベル側の電圧はゲートオン電圧ＶＧＨに設定され、ローレベル側の電圧はゲートオフ電圧ＶＧＬに設定されている。なお、図８に示すように、通常時にはオフ制御信号ＡＯＮはローレベルで維持される。これにより、通常時には薄膜トランジスタＴ１１はオフ状態で維持される。
【００４４】
時点ｔ１０以前の期間には、出力制御ノードｎｅｔＡの電圧はローレベルで維持されており、安定化ノードｎｅｔＢの電圧はハイレベルで維持されており、出力信号Ｑはローレベルで維持されている。
【００４５】
時点ｔ１０になると、セット信号Ｓがローレベルからハイレベルに変化する。図１に示すように薄膜トランジスタＴ１はダイオード接続となっているので、このセット信号Ｓのパルスによって薄膜トランジスタＴ１がオン状態となり、キャパシタＣＡＰが充電される。これにより、出力制御ノードｎｅｔＡの電圧はローレベルからハイレベルに変化し、薄膜トランジスタＴ１０がオン状態となる。しかしながら、時点ｔ１０には第１クロックＣＫＡはローレベルとなっているので、出力信号Ｑはローレベルで維持される。また、出力制御ノードｎｅｔＡの電圧がローレベルからハイレベルに変化することにより、薄膜トランジスタＴ４がオン状態となる。これにより、安定化ノードｎｅｔＢの電圧はローレベルとなる。
【００４６】
時点ｔ１１になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ１０はオン状態となっているので、入力端子４１の電圧の上昇とともに出力端子４９の電圧が上昇する。ここで、図１に示すように出力制御ノードｎｅｔＡ−出力端子４９間にはキャパシタＣＡＰが設けられているので、出力端子４９の電圧の上昇とともに出力制御ノードｎｅｔＡの電圧も上昇する（出力制御ノードｎｅｔＡがブースト状態となる）。その結果、薄膜トランジスタＴ１０のゲート端子には大きな電圧が印加され、この出力端子４９に接続されている走査線ＧＬが選択状態となるのに充分なレベルにまで出力信号Ｑの電圧が上昇する。
【００４７】
時点ｔ１２になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。これにより、入力端子４１の電圧の低下とともに出力端子４９の電圧（出力信号Ｑの電圧）が低下する。出力端子４９の電圧が低下すると、キャパシタＣＡＰを介して、出力制御ノードｎｅｔＡの電圧も低下する。また、時点ｔ１２には、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ８および薄膜トランジスタＴ９はオン状態となる。以上より、出力制御ノードｎｅｔＡの電圧および出力端子４９の電圧（出力信号Ｑの電圧）はローレベルとなる。
【００４８】
以上のような動作がシフトレジスタ２４０内の各単位回路４で行われることにより、図７に示したように所定期間ずつ順次にハイレベルとなる走査信号Ｇｏｕｔ（１）〜Ｇｏｕｔ（ｎ）が表示部２２内の走査線ＧＬ（１）〜ＧＬ（ｎ）に与えられる。
【００４９】
ところで、クリア信号ＣＬＲについては、各垂直走査期間において全ての走査信号Ｇｏｕｔ（１）〜Ｇｏｕｔ（ｎ）がハイレベルになった後にローレベルからハイレベルに変化する（図７参照）。これにより、全ての単位回路４（１）〜４（ｎ）および全ての走査線ＧＬ（１）〜ＧＬ（ｎ）の状態がリセットされる。
【００５０】
＜４．電源の供給が停止した時の動作＞
＜４．１  概要＞
次に、電源の供給が停止した時の動作について説明する。電源の供給が停止すると、電源オフ検出部１１２は、電源の供給が停止した旨を電源状態信号ＳＨＵＴによってレベルシフタ回路１３に伝える。これにより、レベルシフタ回路１３は、ゲートクロック信号ＧＣＫの電圧、基準電圧ＶＳＳ、およびオフ制御信号ＡＯＮの電圧をゲートオン電圧ＶＧＨに設定し、ゲートスタートパルス信号ＧＳＰの電圧およびクリア信号ＣＬＲの電圧をグラウンド電位ＧＮＤに設定する。
【００５１】
ゲートクロック信号ＧＣＫの電圧、基準電圧ＶＳＳ、およびオフ制御信号ＡＯＮの電圧がゲートオン電圧ＶＧＨに設定されることにより、各単位回路４からの出力信号Ｑはハイレベルとなる。すなわち、全ての走査線ＧＬ（１）〜ＧＬ（ｎ）が選択状態となる。このとき、全てのデータ線ＳＬ（１）〜ＳＬ（ｍ）には黒電圧が印加される。以上より、各画素形成部内の画素容量ＣＰに蓄積されている電荷が放電される。
【００５２】
また、ゲートクロック信号ＧＣＫの電圧の低下に伴い走査信号Ｇｏｕｔの電圧も低下するところ、基準電圧ＶＳＳおよびオフ制御信号ＡＯＮの電圧がゲートオン電圧ＶＧＨに設定されたことによって薄膜トランジスタＴ１１がオン状態となり、薄膜トランジスタＴ１１を介して出力制御ノードｎｅｔＡに電荷が供給される。詳しくは、薄膜トランジスタＴ１１のゲート−ソース間電圧が閾値電圧よりも大きい限りにおいて、出力制御ノードｎｅｔＡに電荷が供給される。このため、電源の供給が停止した際に、従来よりも長い期間、薄膜トランジスタＴ１０がオン状態で維持される。これにより、各単位回路４において、入力端子４１の電圧の低下に従って出力端子４９の電圧が確実に低下する。そして、電源の供給が停止してから所望の期間内に走査信号Ｇｏｕｔの電圧はグラウンド電位ＧＮＤに到達する。このようにして、各走査線ＧＬ上の電荷が放電される。
【００５３】
＜４．２  シミュレーション結果＞
次に、電源オフの際の動作に関するシミュレーションの結果を説明する。ここでは、まず、比較例（第１の比較例および第２の比較例）として、従来の構成の単位回路を使用した場合の動作について説明する。その後、本実施形態における動作について説明する。なお、従来の構成の単位回路とは、図９に示す構成の単位回路である。図９に示す構成の単位回路には、本実施形態における単位回路４（図１参照）とは異なり、薄膜トランジスタＴ１１が設けられていない。
【００５４】
＜４．２．１  第１の比較例＞
単位回路の構成については図９に示す構成を採用し、かつ、電源系の構成については２電源系構成を採用した例が、第１の比較例である。第１の比較例では、図９に示す構成の単位回路からなるシフトレジスタを有するゲートドライバに図１０に示すように電圧波形が変化する２つのゲートオン電圧（第１ゲートオン電圧ＶＧＨ１および第２ゲートオン電圧ＶＧＨ２）に基づく４つの入力信号（ゲートクロック信号ＧＣＫ、基準電圧ＶＳＳ、ゲートスタートパルス信号ＧＳＰ、クリア信号ＣＬＲ）を与えてシミュレーションを行った。なお、上記４つの入力信号に関し、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、および基準電圧ＶＳＳについては、ハイレベル側の電圧は第１ゲートオン電圧ＶＧＨ１に設定し、クリア信号ＣＬＲについては、ハイレベル側の電圧は第２ゲートオン電圧ＶＧＨ２に設定している。ところで、仮想的な電源オフ時点以前の各入力信号の電圧がゲートオン電圧に設定されていなくても、シミュレーション結果への影響はない。また、実際の入力信号の波形はキャパシタおよび抵抗によって定まる時定数を持つ指数関数的減衰波形となるが、これについても、特にシミュレーション結果への影響はない。
【００５５】
図１１は、第１の比較例のシミュレーション結果を示す図である。なお、図１１には、ゲートクロック信号ＧＣＫの電圧波形変化５１、出力制御ノードｎｅｔＡの電圧波形変化５２、および走査信号Ｇｏｕｔの電圧波形変化５３を示している。このシミュレーション結果によれば、走査信号Ｇｏｕｔの電圧は、電源オフ直後には、画素形成部内の電荷を除去するために高いレベルにまで高められる。その後、時間の経過とともに走査信号Ｇｏｕｔの電圧は低下する。ここで、図１１から把握されるように、電源オフから所定時間経過後に走査信号Ｇｏｕｔの電圧はグラウンド電位ＧＮＤに到達している。また、出力制御ノードｎｅｔＡの電圧についても、電源オフから所定時間経過後にグラウンド電位ＧＮＤに到達している。
【００５６】
以上のように、２電源系構成を採用した場合には、単位回路の構成が図９に示したような従来の構成であっても、電源の供給が停止した際にパネル内の電荷は速やかに除去される。但し、上述したように、１電源系構成に比べて多数の回路素子が必要となるので、高コストとなる。
【００５７】
＜４．２．２  第２の比較例＞
単位回路の構成については図９に示す構成を採用し、かつ、電源系の構成については１電源系構成を採用した例が、第２の比較例である。第２の比較例では、図９に示す構成の単位回路からなるシフトレジスタを有するゲートドライバに図１２に示すように電圧波形が変化する４つの入力信号（ゲートクロック信号ＧＣＫ、基準電圧ＶＳＳ、ゲートスタートパルス信号ＧＳＰ、クリア信号ＣＬＲ）を与えてシミュレーションを行った。なお、仮想的な電源オフ時点以前の各入力信号の電圧がゲートオフ電圧ＶＧＬに設定されていなくても、シミュレーション結果への影響はない。また、ここではシミュレーションを簡単に行うために入力信号の波形に三角波を採用しているが、実際の入力信号の波形はキャパシタおよび抵抗によって定まる時定数を持つ指数関数的減衰波形となる。但し、これについても、特にシミュレーション結果への影響はない。
【００５８】
図１３は、第２の比較例のシミュレーション結果を示す図である。なお、図１３には、ゲートクロック信号ＧＣＫの電圧波形変化５４、出力制御ノードｎｅｔＡの電圧波形変化５５、および走査信号Ｇｏｕｔの電圧波形変化５６を示している。このシミュレーション結果によれば、走査信号Ｇｏｕｔの電圧は、電源オフ直後には、画素形成部内の電荷を除去するために高いレベルにまで高められる。その後、走査信号Ｇｏｕｔの電圧は、高いレベルで維持された後、徐々に低下している。しかしながら、図１３から把握されるように、第１の比較例とは異なり、走査信号Ｇｏｕｔの電圧はグラウンド電位ＧＮＤに到達していない。
【００５９】
以上のように、単位回路の構成が図９に示したような従来の構成であって、かつ、１電源系構成を採用した場合には、電源の供給が停止した際に走査線上の電荷が除去されない。従って、例えば電源オンの際に残留電荷に起因するフリッカが発生するなどの表示不良が生じるおそれがある。
【００６０】
＜４．２．３  本実施形態の場合＞
本実施形態に関しては、１電源構成を採用し、図１に示す構成の単位回路４からなるシフトレジスタ２４０を有するゲートドライバ２４に図１４に示すように電圧波形が変化する５つの入力信号（ゲートクロック信号ＧＣＫ、基準電圧ＶＳＳ、ゲートスタートパルス信号ＧＳＰ、クリア信号ＣＬＲ、オフ制御信号ＡＯＮ）を与えてシミュレーションを行った。
【００６１】
図１５は、本実施形態におけるシミュレーション結果を示す図である。なお、図１５には、ゲートクロック信号ＧＣＫの電圧波形変化５７、出力制御ノードｎｅｔＡの電圧波形変化５８、および走査信号Ｇｏｕｔの電圧波形変化５９を示している。このシミュレーション結果によれば、走査信号Ｇｏｕｔの電圧は、電源オフ直後には、画素形成部内の電荷を除去するために高いレベルにまで高められる。出力制御ノードｎｅｔＡの電圧については、電源オフ直後には、走査信号Ｇｏｕｔの電圧よりも高いレベルにまで高められる。
【００６２】
ここで、電源オフ直後に出力制御ノードｎｅｔＡの電圧が走査信号Ｇｏｕｔの電圧よりも高くなる理由について説明する。上述したようにオフ制御信号ＡＯＮの伝達には専用の配線が用いられており、当該配線は負荷が小さい。このため、電源オフ直後には、上記５つの入力信号のうちオフ制御信号ＡＯＮが最も早く立ち上がる。これにより、まず、薄膜トランジスタＴ１１を介して出力制御ノードｎｅｔＡが充電される。それに続いて、薄膜トランジスタＴ１０を介して走査線ＧＬが充電される。このような推移により、各信号の立ち上がり直後には、出力制御ノードｎｅｔＡの電圧は走査信号Ｇｏｕｔの電圧よりも高くなる。また、走査線ＧＬの充電が終了しても、単位回路４にはキャパシタＣＡＰが設けられているため、出力制御ノードｎｅｔＡについては過剰に充電が行われる。以上より、出力制御ノードｎｅｔＡの電圧は、走査信号Ｇｏｕｔの電圧よりも高くなる。
【００６３】
図１５に示すように、走査信号Ｇｏｕｔの電圧は、高いレベルに到達した後、ゲートクロック信号ＧＣＫの電圧の低下に従って低下している。そして、電源オフから所定時間経過後に、走査信号Ｇｏｕｔの電圧はグラウンド電位ＧＮＤに到達している。
【００６４】
以上のようなシミュレーション結果からも、本実施形態によれば電源の供給が停止した際に画素形成部内の電荷および走査線ＧＬ上の電荷が除去されることが把握される。
【００６５】
ところで、本実施形態では、電源の供給が停止すると、ゲートスタートパルス信号ＧＳＰの電圧およびクリア信号ＣＬＲの電圧がグラウンド電位ＧＮＤに設定される（図１４参照）。これに関し、仮に電源の供給が停止した際にゲートスタートパルス信号ＧＳＰの電圧およびクリア信号ＣＬＲの電圧をグラウンド電位ＧＮＤに設定しなかった場合、図１６に示すように、走査信号Ｇｏｕｔの波形は行によって異なる波形となる。なお、図１６では、１〜５行目の走査線ＧＬ（１）〜ＧＬ（５）に与えられる走査信号Ｇｏｕｔ（１）〜Ｇｏｕｔ（５）の電圧波形にそれぞれ符号６１〜６５を付している。これに対して、電源の供給が停止した際にゲートスタートパルス信号ＧＳＰの電圧およびクリア信号ＣＬＲの電圧をグラウンド電位ＧＮＤに設定した場合には、全ての行に関し、走査信号Ｇｏｕｔの電圧波形は図１７で符号６９を付したような波形となる。すなわち、全ての行において、走査信号Ｇｏｕｔの電圧波形は同じように変化する。
【００６６】
なお、本実施形態によれば、出力制御ノードｎｅｔＡに残留電荷が生じ得る。これに関し、ＩＧＺＯ−ＴＦＴの現在の製造プロセスによれば、高移動化や閾値シフトの低減が進んでいる。このため、１電源系構成が採用されているときに出力制御ノードｎｅｔＡに生じる残留電荷に起因する薄膜トランジスタＴ１０（図１参照）の閾値シフトはほぼ０に近く、当該残留電荷がシフトレジスタ２４０のシフト動作に影響を及ぼすことはほとんどない。
【００６７】
＜５．効果＞
本実施形態によれば、ゲートドライバ２４内のシフトレジスタ２４０を構成する単位回路４には、従来の構成要素に加えて、ソース端子が出力制御ノードｎｅｔＡに接続された薄膜トランジスタＴ１１が設けられる。その薄膜トランジスタＴ１１については、ゲート端子にはオフ制御信号ＡＯＮが与えられ、ドレイン端子には基準電圧ＶＳＳが与えられる。このような構成において、外部からの電源の供給が停止すると、オフ制御信号ＡＯＮの電圧および基準電圧ＶＳＳがゲートオン電圧ＶＧＨに設定される。このため、電源の供給の停止後、薄膜トランジスタＴ１１を介して出力制御ノードｎｅｔＡに電荷が供給され、従来よりも長い期間、薄膜トランジスタＴ１０がオン状態で維持される。これにより、各単位回路４において、入力端子４１の電圧の低下に従って出力端子４９の電圧が確実に低下する。すなわち、ゲートクロック信号ＧＣＫの電圧の低下に従って走査信号Ｇｏｕｔの電圧が確実に低下する。その結果、電源の供給の停止後、所望の期間内に、走査信号Ｇｏｕｔの電圧はグラウンド電位ＧＮＤに到達する。以上より、電源の供給が停止した際に、画素形成部内の残留電荷や走査線ＧＬ上の残留電荷は生じない。ここで、本実施形態においては、走査線ＧＬを選択状態にする電圧として１種類のゲートオン電圧ＶＧＨのみを用いる構成（１電源系構成）が採用されている。このため、２電源系構成を採用した場合に比べて低コストで液晶表示装置を実現することができる。以上のように、本実施形態によれば、残留電荷に起因する表示不良の発生を抑制することのできる、ＩＧＺＯ−ＴＦＴを用いた低コストの液晶表示装置が実現される。
【００６８】
＜６．変形例＞
上記実施形態の変形例について説明する。図１８は、本変形例における単位回路４の構成を示す回路図である。上記実施形態においては、単位回路４内の薄膜トランジスタＴ１１のドレイン端子は基準電圧配線に接続されていた。これに対して、本変形例においては、薄膜トランジスタＴ１１のドレイン端子は、ゲート端子と同様、オフ制御信号ＡＯＮが与えられる入力端子４６に接続されている。すなわち、本変形例においては、ダイオード接続の形態を有する薄膜トランジスタＴ１１が用いられる。
【００６９】
以上のような構成において、本変形例においても、電源の供給が停止すると、オフ制御信号ＡＯＮの電圧はゲートオン電圧ＶＧＨに設定される。従って、電源の供給の停止後、薄膜トランジスタＴ１１はオン状態となり、薄膜トランジスタＴ１１を介して出力制御ノードｎｅｔＡに電荷が供給される。その結果、本変形例においても、電源の供給が停止してから所望の期間内に走査信号Ｇｏｕｔの電圧はグラウンド電位ＧＮＤに到達する。
【００７０】
図１９は、本変形例に係る構成で上記実施形態と同様のシミュレーションを行った結果を示す図である。なお、図１９には、ゲートクロック信号ＧＣＫの電圧波形変化７１、出力制御ノードｎｅｔＡの電圧波形変化７２、および走査信号Ｇｏｕｔの電圧波形変化７３を示している。図１９より、本変形例においても上記実施形態と同様の結果が得られることが把握される。すなわち、本変形例においても電源の供給が停止した際に画素形成部内の電荷および走査線ＧＬ上の電荷が除去されることが把握される。
【００７１】
ところで、オフ制御信号ＡＯＮは、レベルシフタ回路１３からゲートドライバ２４内の単位回路４に専用の配線を介して伝達される。従って、当該配線の負荷は非常に小さい。これに対して、基準電圧ＶＳＳを伝達する基準電圧配線は、図１から把握されるように、単位回路４内の多くの薄膜トランジスタに接続されているため負荷が大きい。以上のことから、薄膜トランジスタＴ１１のドレイン端子が基準電圧配線に接続された上記実施形態よりも薄膜トランジスタＴ１１のドレイン端子がオフ制御信号ＡＯＮ用の配線に接続された本変形例の方が、速やかに薄膜トランジスタＴ１１がオン状態となる。すなわち、本変形例によれば、電源オフの際に、より高速に出力制御ノードｎｅｔＡを充電することが可能となる。それ故、大型パネルが用いられている場合においても、本変形例に係る構成を採用することにより、電源の供給が停止してから所望の期間内に確実に走査信号Ｇｏｕｔの電圧をグラウンド電位ＧＮＤに到達させることが可能となる。
【００７２】
＜７．その他＞
本発明は、上記実施形態および上記変形例に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。例えば、上記実施形態では薄膜トランジスタとしてＩＧＺＯ−ＴＦＴを使用しているが、他の酸化物ＴＦＴを使用しても良い。なお、低温ポリシリコンによりチャネル層が形成された薄膜トランジスタに比べてオフリーク電流が１０分の１以下のトランジスタが採用されている場合に特に本発明の効果が得られる。また、上記実施形態ではｎチャネル型のＴＦＴを使用した例を挙げて説明しているが、ｐチャネル型のＴＦＴを使用することもできる。さらに、本発明は、液晶表示装置に限定されず、画素形成部に電荷が保持される他の表示装置にも適用することができる。
【符号の説明】
【００７３】
４…単位回路
１１…タイミングコントローラ
１３…レベルシフタ回路
１５…電圧生成回路
２０…液晶パネル
２２…表示部
２４…ゲートドライバ（走査線駆動回路）
３２…ソースドライバ（データ線駆動回路）
１００…液晶表示装置
１１２…電源オフ検出部
２４０…シフトレジスタ
ＡＯＮ…オフ制御信号
ＡＶＤＤ…入力電源電圧
ＳＨＵＴ…電源状態信号
ＶＧＨ…ゲートオン電圧
ＶＧＬ…ゲートオフ電圧
Ｔ１〜Ｔ１１…トランジスタ
【図１】
2019138923.tif 000003
【図２】
2019138923.tif 000004
【図３】
2019138923.tif 000005
【図４】
2019138923.tif 000006
【図５】
2019138923.tif 000007
【図６】
2019138923.tif 000008
【図７】
2019138923.tif 000009
【図８】
2019138923.tif 000010
【図９】
2019138923.tif 000011
【図１０】
2019138923.tif 000012
【図１１】
2019138923.tif 000013
【図１２】
2019138923.tif 000014
【図１３】
2019138923.tif 000015
【図１４】
2019138923.tif 000016
【図１５】
2019138923.tif 000017
【図１６】
2019138923.tif 000018
【図１７】
2019138923.tif 000019
【図１８】
2019138923.tif 000020
【図１９】
2019138923.tif 000021
【図２０】
2019138923.tif 000022
【図２１】
2019138923.tif 000023