(57)【要約】 【課題】シリコン窒化膜から拡散される水素を低減させることができる半導体装置およびその製造方法を提供する。【解決手段】本実施形態による半導体装置は、半導体基板を備える。ゲート絶縁膜が半導体基板上に設けられている。ゲート電極は、ゲート絶縁膜上に設けられている。第１シリコン窒化膜は、ゲート電極の上面に設けられている。第２シリコン窒化膜は、第１シリコン窒化膜上に設けられ、第１シリコン窒化膜よりも酸素濃度の高い。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極の上面に設けられた第１シリコン窒化膜と、
該第１シリコン窒化膜上に設けられ該第１シリコン窒化膜よりも酸素濃度の高い第２シリコン窒化膜とを備えた半導体装置。
【請求項２】
前記ゲート電極の側面に設けられ前記第１シリコン窒化膜よりも酸素濃度の高い第３シリコン窒化膜をさらに備えた、請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極の少なくとも上部は、金属または金属シリサイドからなる、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極の両側の前記半導体基板の表面に設けられたソース層およびドレイン層をさらに備え、
前記ゲート電極、前記ソース層および前記ドレイン層は、ｐ型不純物を含む、請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２シリコン窒化膜は、シリコンよりも電気陰性度の高い元素を含み、
前記第２シリコン窒化膜における前記元素の濃度は、前記第１シリコン窒化膜近傍において比較的高く、該第１シリコン窒化膜から遠ざかるにつれて小さくなる、請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記元素は、酸素である、請求項５に記載の半導体装置。
【請求項７】
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極の上面または側面に設けられたシリコン窒化膜とを備え、
前記シリコン窒化膜は、１％〜１０％の酸素濃度を有する、半導体装置。
【請求項８】
半導体基板上にゲート絶縁膜を形成し、
ゲート絶縁膜上にゲート電極の材料を形成し、
前記ゲート電極の材料上に、酸素を導入したシリコン窒化膜をマスク材として形成し、
前記マスク材を前記ゲート電極のパターンに加工し、
前記マスク材をマスクとして用いて前記ゲート電極を加工することを具備する半導体装置の製造方法。
【請求項９】
加工された前記ゲート電極上に、酸素を導入したシリコン窒化膜を側壁膜として形成し、
前記ゲート電極の側面に前記側壁膜を残置させるように前記側壁膜をエッチングすることをさらに具備する、請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
シリコン窒化膜は、シリコン酸化膜よりも緻密でエッチング耐性に優れているので、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタの製造工程において、エッチングストッパ膜、ハードマスク、保護膜、ストレス印加膜等として用いられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−０５８４８３号公報
【特許文献２】特開２００２−１９８５２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
シリコン窒化膜から拡散される水素を低減させることができる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体装置は、半導体基板を備える。ゲート絶縁膜が半導体基板上に設けられている。ゲート電極は、ゲート絶縁膜上に設けられている。第１シリコン窒化膜は、ゲート電極の上面に設けられている。第２シリコン窒化膜は、第１シリコン窒化膜上に設けられ、第１シリコン窒化膜よりも酸素濃度が高い。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態による半導体装置１の構成例を示す断面図。
【図２】シリコン窒化膜内の窒素（Ｎ）と水素（Ｈ）との結合および窒素のバックボンドを示す組成図。
【図３】第１実施形態による半導体装置の製造方法の一例を示す断面図。
【図４】図３に続く、半導体装置の製造方法の一例を示す断面図。
【図５】図４に続く、半導体装置の製造方法の一例を示す断面図。
【図６】図５に続く、半導体装置の製造方法の一例を示す断面図。
【図７】図６に続く、半導体装置の製造方法の一例を示す断面図。
【図８】第２実施形態による半導体装置の構成例を示す断面図。
【図９】第３実施形態の上部ハードマスクの特性を示す図。
【図１０】第３実施形態に係る半導体装置の製造方法を示す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態による半導体装置１の構成例を示す断面図である。半導体装置１は、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）でよい。ＮＡＮＤ型ＥＥＰＲＯＭは、例えば、三次元構造を有する立体型メモリセルアレイ（図示せず）と、該メモリセルアレイと同一基板上に設けられ該メモリセルアレイを駆動する駆動回路または周辺回路とを備えている。駆動回路または周辺回路は、例えば、平面型ＭＯＳトランジスタで構成されている。尚、図１には、平面型ＭＯＳトランジスタとして２つのトランジスタＴｒ１、Ｔｒ２が示されている。しかし、実際には、多数のトランジスタが設けられている。
【０００９】
半導体装置１は、半導体基板１０と、素子分離部２０と、ゲート絶縁膜３０と、下部ゲート電極４０と、上部ゲート電極５０と、下部ハードマスク６１と、上部ハードマスク６２と、側壁膜７０と、エクステンション層８０と、ソース・ドレイン層９０と、層間絶縁膜１００、１２０と、コンタクトプラグ１１０、１４０と、配線層１３０、１５０とを備えている。
【００１０】
半導体基板１０は、例えば、面方位（１００）のシリコン単結晶基板である。半導体基板１０は、例えば、Ｇｅ基板、ＳｉＧｅ基板、ＳｉＣ基板、ＧａＡｓ基板等でもよい。また、半導体基板１０は、ＳＯＩ（Silicon on Insulator）基板でもよい。
【００１１】
素子分離部２０は、半導体基板１０の表面領域に設けられ、隣接するアクティブエリア間を電気的に分離する。素子分離部２０は、例えば、ＳＴＩ（Shallow Trench Isolation）である。
【００１２】
ゲート絶縁膜３０は、半導体基板１０上に設けられている。ゲート絶縁膜３０には、例えば、シリコン酸化膜、シリコン酸窒化膜、あるいは、ハフニア等のシリコン酸化膜よりも比誘電率の高い高誘電体材料を用いている。
【００１３】
下部ゲート電極４０は、ゲート絶縁膜３０上に設けられ、上部ゲート電極５０は、ゲート電極４０上に設けられている。下部ゲート電極４０には、例えば、ドープトポリシリコンを用いている。上部ゲート電極５０には、例えば、金属あるいは金属シリサイドを用いている。上部ゲート電極５０に用いられる金属は、例えば、タングステン等の低抵抗金属である。金属シリサイドは、例えば、タングステンシリサイド等である。このように、本実施形態によるゲート電極４０および５０は、二層構造となっており、少なくとも上部ゲート電極５０は金属または金属シリサイドからなる。これにより、ゲート抵抗を低減させることができる。
【００１４】
トランジスタＴｒ１、Ｔｒ２がｐ型ＭＯＳトランジスタである場合、下部ゲート電極４０は、トランジスタＴｒ１、Ｔｒ２の閾値電圧の調節のために、例えば、ボロン等のｐ型不純物を含む。トランジスタＴｒ１、Ｔｒ２がｎ型ＭＯＳトランジスタである場合、下部ゲート電極４０は、トランジスタＴｒ１、Ｔｒ２の閾値電圧の調節のために、例えば、燐、砒素等のｎ型不純物を含む。
【００１５】
ハードマスク６１、６２は、上部ゲート電極５０上に設けられている。ハードマスク６１、６２には、例えば、シリコン窒化膜を用いている。第１シリコン窒化膜としての下部ハードマスク６１は、上部ゲート電極５０の上面に設けられ、酸素濃度が比較的低い。第２シリコン窒化膜としての上部ハードマスク６２は、下部ハードマスク６１上に設けられ、下部ハードマスク６１よりも酸素濃度において高い。例えば、下部ハードマスク６１は、ほぼ０％の酸素濃度を有する。上部ハードマスク６２は、１％〜１０％の酸素濃度を有する。上部ハードマスク６２の酸素濃度は、シリコン窒化膜に要求される耐熱性および水素バリア性能を考慮して決定される。耐熱性および水素バリア性能を考慮すると、ハードマスク６２に用いられるシリコン窒化膜の酸素濃度は、約０．１％〜３０％の範囲とすることが好ましい。さらに、ＬＰ−ＣＶＤ法を用いて酸素系ガスを添加しながらシリコン窒化膜を形成しようとすると、成膜レートが減少する。このため、生産性を考慮すると、ハードマスク６２に用いられるシリコン窒化膜の酸素濃度は、約１〜１０％の範囲とすることが好ましい。
【００１６】
第３シリコン窒化膜としての側壁膜７０は、ゲート電極４０、５０およびハードマスク６１、６２の側面に設けられ、上部ハードマスク６２と同様に、下部ハードマスク６１よりも酸素濃度において高い。例えば、側壁膜７０は、約１％〜１０％の酸素濃度を有する。
【００１７】
エクステンション層８０は、ゲート電極４０の端部の直下からソース・ドレイン層９０までの半導体基板１０の表面に設けられている。エクステンション層８０は、それに隣接するソース・ドレイン層９０と同一導電型（ｐ型またはｎ型）であり、ソース・ドレイン層９０よりも浅くかつ不純物濃度において低い。ゲート電極４０、５０の両側にあるエクステンション層８０間（即ち、ゲート電極４０、５０の下）には、トランジスタＴｒ１、Ｔｒ２のチャネル領域ＣＨ１、ＣＨ２がある。チャネル領域ＣＨ１、ＣＨ２がゲート電圧により反転することによって、その両側のエクステンション層８０間が電気的に導通する。これにより、トランジスタＴｒ１、Ｔｒ２はオン状態となる。
【００１８】
ソース・ドレイン層９０は、ゲート電極４０、５０の両側の半導体基板１０の表面に設けられている。ソース・ドレイン層９０は、それに隣接するエクステンション層８０に接続され、エクステンション層８０よりも不純物濃度において高い。従って、ソース・ドレイン層９０は、コンタクトプラグ１１０とエクステンション層８０との間を電気的に低抵抗で接続する。
【００１９】
層間絶縁膜１００は、半導体基板１０およびゲート電極４０等を被覆しており、それらを保護している。層間絶縁膜１００には、例えば、シリコン酸化膜等の絶縁膜を用いている。
【００２０】
コンタクトプラグ１１０は、層間絶縁膜１００内に設けられており、ソース・ドレイン層９０または上部ゲート電極５０に電気的に接続されている。コンタクトプラグ１１０には、例えば、銅、タングステン等の低抵抗金属を用いている。
【００２１】
層間絶縁膜１２０は、層間絶縁膜１００上に設けられている。層間絶縁膜１２０には、例えば、シリコン酸化膜等の絶縁膜を用いている。
【００２２】
配線層１３０およびコンタクトプラグ１４０は、層間絶縁膜１２０内に設けられている。配線層１３０は、コンタクトプラグ１１０上に設けられ、コンタクトプラグ１４０は、配線層１３０上に設けられている。さらに、コンタクトプラグ１４０上には、配線層１５０が設けられている。このように、コンタクトプラグ１１０、１４０、配線層１３０、１５０、層間絶縁膜１００、１２０は、多層配線構造を構成する。トランジスタＴｒ１、Ｔｒ２は、多層配線構造を介して、その上に設けられたメモリセルアレイ（図示せず）の駆動回路または周辺回路として機能する。メモリセルアレイは、トランジスタＴｒ１、Ｔｒ２の上方に設けられてもよく、あるいは、トランジスタＴｒ１、Ｔｒ２とは異なる半導体基板１０の領域に設けられてもよい。
【００２３】
本実施形態による半導体装置１の上部ゲート電極５０の上面には、ハードマスク６１、６２が設けられている。ハードマスク６２は、ハードマスク６１よりも酸素濃度において高い。これにより、ハードマスク６２に含まれる水素成分がハードマスク６２内において留まり、拡散し難くなる。以下、その理由について説明する。
【００２４】
図２（Ａ）〜図２（Ｃ）は、シリコン窒化膜内の窒素（Ｎ）と水素（Ｈ）との結合および窒素のバックボンドを示す組成図である。図２（Ａ）は、ＤＣＳ（ジクロロシラン（ＳｉＨ２Ｃｌ２））を用いて成膜されたシリコン窒化膜（以下、ＤＣＳ−ＳｉＮ膜とも言う）の組成を示す。図２（Ｂ）は、ＴＣＳ（テトラクロロシラン（ＳｉＣｌ４））を用いて成膜されたシリコン窒化膜（以下、ＴＣＳ−ＳｉＮ膜とも言う）の組成を示す。図２（Ｃ）は、ＤＣＳ−ＳｉＮ膜またはＴＣＳ−ＳｉＮ膜に酸素を添加した膜（以下、ＤＣＳ−ＳｉＮ（Ｏ）膜またはＴＣＳ−ＳｉＮ（Ｏ）膜とも言う）の組成を示す。なお、図２（Ｃ）において、ＤＣＳ−ＳｉＮ（Ｏ）膜およびＴＣＳ−ＳｉＮ（Ｏ）膜は同様な構造を有しているように示されているが、ＤＣＳ−ＳｉＮ（Ｏ）膜の場合はＴＣＳ−ＳｉＮ（Ｏ）膜と比較してＳｉ−Ｓｉ結合が多く残っていると考えられる。
【００２５】
破線枠は、窒素と水素との結合（Ｎ−Ｈ結合）を示している。上述のとおり、シリコン窒化膜は、水素を少なからず含んでいる。ＤＣＳ−ＳｉＮ膜およびＴＣＳ−ＳｉＮ膜のいずれにおいても、水素の含有量は左程変わらない。しかし、本実施形態の発明者による鋭意研究の結果、水素と窒素との結合力（結合エネルギ）は、水素と窒素との結合以外のバックボンドによって変化することが分かった。
【００２６】
例えば、図２（Ａ）のＤＣＳ−ＳｉＮ膜のバックボンドには、シリコンと窒素との結合（Ｓｉ−Ｎ結合）の他、シリコン同士の接合（Ｓｉ−Ｓｉ結合）が含まれている。図２（Ｂ）のＴＣＳ−ＳｉＮ膜のバックボンドには、シリコンと窒素との結合（Ｓｉ−Ｎ結合）がほとんどであり、シリコン同士の接合（Ｓｉ−Ｓｉ結合）がＤＣＳ−ＳｉＮ膜に比べて少ない。即ち、ＴＣＳ−ＳｉＮ膜は、ＤＣＳ−ＳｉＮ膜よりシリコンと窒素との結合（Ｓｉ−Ｎ結合）を多く含む。
【００２７】
ここで、バックボンドにシリコンを多く含むＤＣＳ−ＳｉＮ膜は、同種のシリコン同士の結合（Ｓｉ−Ｓｉ結合）を多く含むので、分極が比較的小さい。一方、バックボンドに窒素を多く含むＴＣＳ−ＳｉＮ膜は、異種の結合（Ｓｉ−Ｎ結合）を多く含むので、分極が比較的大きい。本実施形態の発明者は、バックボンドによる分極が大きいほど、破線枠内のＮ−Ｈ結合の結合力が大きくなることを発見した。即ち、ＴＣＳ−ＳｉＮ膜は、ＤＣＳ−ＳｉＮ膜よりも強く水素と結合しており、熱処理してもＤＣＳ−ＳｉＮ膜ほど水素を発生しない。換言すると、ＴＣＳ−ＳｉＮ膜は、ＤＣＳ−ＳｉＮ膜よりも耐熱性において優れている。
【００２８】
また、図２（Ｃ）のＤＣＳ−ＳｉＮ（Ｏ）膜のバックボンドには、酸素が含まれている。電気陰性度は、シリコン、窒素、酸素の順番に大きくなる。従って、バックボンドに酸素を含有するＤＣＳ−ＳｉＮ（Ｏ）膜は、ＤＣＳ−ＳｉＮ膜よりもさらに分極において大きくなり、破線枠内のＮ−Ｈ結合の結合力がさらに大きくなることが分かった。即ち、図２（Ｃ）のＤＣＳ−ＳｉＮ（Ｏ）膜は、図２（Ａ）のＤＣＳ−ＳｉＮ膜よりも強く水素と結合しており、熱処理してもＤＣＳ−ＳｉＮ膜ほど水素を発生しない。換言すると、ＳｉＮ膜は、Ｏの添加により、さらに耐熱性において優れた構造を有することができる。なお、ＤＣＳ−ＳｉＮ膜を例に説明したが、ＤＣＳ−ＳｉＮ膜に限定されず、ＳｉＮ膜であればＯ添加による耐熱性を獲得できる。
【００２９】
酸素を添加した酸素濃度の比較的高いＳｉＮ膜を本実施形態による上部ハードマスク６２に用いれば、上部ハードマスク６２に含まれる水素は拡散し難くなる。一方、下部ハードマスク６１は、金属または金属シリサイドからなる上部ゲート電極５０に接触している。従って、もし、下部ハードマスク６１に酸素濃度の高いＳｉＮ膜を用いた場合、上部ゲート電極５０の金属は、熱処理においてＳｉＮ膜からの酸化性ガスに晒され、酸化されてしまう。上部ゲート電極５０が酸化されると、ゲート抵抗が高くなってしまう。また、上部ゲート電極５０の金属が酸化されることによってウィスカが発生し、上部ゲート電極５０が変形するおそれもある。よって、下部ハードマスク６１には、酸素含有量の少ないＴＣＳ−ＳｉＮ膜が用いられることが好ましい。
【００３０】
このように、本実施形態によるハードマスクは、下部ハードマスク６１および上部ハードマスク６２の二層構造となっている。下部ハードマスク６１には酸素含有量の少ないＴＣＳ−ＳｉＮ膜を用いることによって上部ゲート電極５０の酸化を抑制し、上部ハードマスク６２には酸素含有量の比較的多いＳｉＮ膜を用いて水素の拡散を抑制することができる。
【００３１】
上部ハードマスク６２に含まれる酸素濃度は、約１％〜１０％であることが好ましい。また、下部ハードマスク６１の膜厚は、上部ゲート電極５０の酸化を抑制することができる程度であればよく、例えば、数ｎｍである。
【００３２】
また、酸素濃度の比較的高いＳｉＮ膜を側壁膜７０に用いれば、側壁膜７０に含まれる水素は、側壁膜７０の外部へ拡散し難くなる。また、側壁膜７０に酸素濃度の比較的高いＳｉＮ膜を用いることによって外部からの水素がトランジスタＴｒ１、Ｔｒ２へ進入することを抑制することもできる。
【００３３】
さらに、上部ハードマスク６２および側壁膜７０の両方に酸素濃度の比較的高いＳｉＮ膜を用いることによって、上部ハードマスク６２および側壁膜７０に含まれる水素の拡散を抑制するとともに、外部からの水素がトランジスタＴｒ１、Ｔｒ２へ進入することをより強固に抑制することができる。
【００３４】
トランジスタＴｒ１、Ｔｒ２は、ｐ型ＭＯＳトランジスタであることが好ましい。ｐ型ＭＯＳトランジスタは、ｐ型エクステンション層８０、ｐ型ソース・ドレイン層９０およびｐ型下部ゲート電極４０を有する。例えば、エクステンション層８０、ソース・ドレイン層９０および下部ゲート電極４０は、ｐ型不純物としてボロンを含有する。この場合、水素がゲート絶縁膜３０に拡散したときに、水素は、ゲート絶縁膜３０内のシリコンと酸素との結合を切断する。下部ゲート電極４０のボロンは、シリコンと酸素との切断箇所を介してチャネル領域へ進入し、閾値電圧を変化させてしまう。あるいは、水素がソース・ドレイン層９０に拡散したときに、水素は、ボロンと結合し、ソース・ドレイン層９０を失活させてしまう。
【００３５】
これに対し、本実施形態によれば、ハードマスク６２が比較的緻密なＴＣＳ−ＳｉＮ膜で形成されており、尚且つ、上部ハードマスク６２および側壁膜７０がさらに酸素を含むＳｉＮ膜で形成されている。これにより、水素がチャネル領域ＣＨ１、ＣＨ２またはソース・ドレイン層９０へ拡散あるいは進入することを抑制することができる。その結果、トランジスタＴｒ１、Ｔｒ２の閾値電圧のばらつきを抑制し、ソース・ドレイン層９０の抵抗の上昇を抑制することができる。これは、メモリセルアレイの駆動回路（周辺回路）の動作の安定化に繋がる。また、メモリセルアレイの製造工程における熱処理において、例えば、１０００℃以上の充分に高い温度を用いることが可能となる。
【００３６】
次に、第１実施形態による半導体装置１の製造方法について説明する。ここでは、酸素を比較的多く含むＳｉＮ膜としてＴＣＳ−ＳｉＮ（Ｏ）膜を例に説明するが、Ｓｉソースガスを変更することによってＤＣＳ−ＳｉＮ（Ｏ）膜の形成も可能となる。
【００３７】
図３〜図７は、第１実施形態による半導体装置１の製造方法の一例を示す断面図である。まず、リソグラフィ技術およびドライエッチング技術を用いて、半導体基板１０の素子分離領域にトレンチを形成する。次に、そのトレンチ内にシリコン酸化膜等の絶縁膜を充填し、ＣＭＰ（Chemical Mechanical Polishing)法を用いて平坦化する。これにより、図３に示す素子分離部２０が形成される。素子分離部２０は、アクティブエリアＡＡを規定し、隣接するアクティブエリアＡＡ間を電気的に分離する。
【００３８】
次に、図４に示すように、熱酸化法またはプラズマ酸化法を用いて、半導体基板１０上にシリコン酸化膜等のゲート絶縁膜３０を形成する。ゲート絶縁膜３０は、シリコン酸化膜の他、シリコン窒化酸化膜、ハフニア等の高誘電体（ｈｉｇｈ−ｋ）膜であってもよい。
【００３９】
次に、ゲート絶縁膜３０上に下部ゲート電極４０の材料を堆積する。下部ゲート電極４０の材料は、例えば、ドープトポリシリコン等の半導体でよい。ドープトポリシリコンは、ポリシリコンを堆積した後、イオン注入で該ポリシリコンにｎ型またはｐ型不純物を導入し、熱処理で不純物を活性化させることにより形成される。あるいは、ドープトポリシリコンは、ポリシリコンを堆積する際に、ｎ型またはｐ型不純物を添加してもよい。例えば、ｐ型ＭＯＳトランジスタのゲート電極は、ｐ型ドープトポリシリコンにする。ｎ型ＭＯＳトランジスタのゲート電極は、ｎ型ドープトポリシリコンにする。
【００４０】
次に、下部ゲート電極４０の材料上に、上部ゲート電極５０の材料として、例えば、タングステン等の低抵抗金属膜が形成される。下部ゲート電極４０と上部ゲート電極５０との間には、下部ゲート電極４０と上部ゲート電極５０との界面反応を抑制するためにバリアメタルが設けられてもよい。バリアメタルには、例えば、窒化タングステンまたは窒化チタン等が用いられる。下部ゲート電極４０および上部ゲート電極５０の各膜厚は、例えば、５０ｎｍ〜１００ｎｍである。
【００４１】
上部ゲート電極５０の材料は、例えば、タングステンシリサイド等の金属シリサイドであってもよい。金属シリサイドを形成する場合、ドープトポリシリコン上にタングステン等の金属膜を形成し、熱処理によりドープトポリシリコンと金属とを反応させればよい。これにより、下部ゲート電極４０としてのドープトポリシリコン上に、上部ゲート電極５０としての金属シリサイドが形成される。
【００４２】
次に、ＬＰ−ＣＶＤ（Low-Pressure Chemical Vapor Deposition）法あるいはＰＥ−ＣＶＤ（Plasma-Enhanced CVD）法を用いて、上部ゲート電極５０の材料上にハードマスク６１、６２の材料を形成する。ハードマスク６１、６２の材料には、ドライエッチングに対して耐性を有するシリコン窒化膜が用いられる。シリコン窒化膜は、例えば、約６５０℃〜７５０℃の雰囲気中において、シラン（ＳｉＨ４）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、テトラクロロシラン（ＳｉＣｌ４）等のシリコンソースに、アンモニア（ＮＨ３）等の窒化ガスを添加することで形成され得る。
【００４３】
シリコン窒化膜の膜厚は、例えば、約２０ｎｍ〜５０ｎｍでよい。シリコン窒化膜は、低温で成膜するほど窒化不足となり、シリコンリッチとなる傾向がある。これは、上述の通り、シリコン窒化膜内のＮ−Ｈ結合の結合力を低下させる。よって、成膜温度は高い方が好ましい。また、ＴＣＳ（テトラクロロシラン）を用いたシリコン窒化膜は、シランやＤＣＳ（ジクロロシラン）を用いたシリコン窒化膜と比較して窒素リッチな膜となる。窒素リッチなシリコン窒化膜は、シリコンリッチなシリコン窒化膜よりも、Ｎ−Ｈ結合の結合力において強く、高温に対して水素を放出し難い。従って、本実施形態では、シリコン窒化膜は、ＴＣＳを用いて形成されたＴＣＳ−ＳｉＮ膜であることが好ましい。
【００４４】
次に、イオン注入法を用いて、シリコン窒化膜に酸素を導入する。このとき、酸素は、シリコン窒化膜の上部に導入され、下部には導入されない。例えば、酸素イオンを、約１０ｋｅＶの加速エネルギで、約１Ｅ１６ｃｍ−２のドーズ量を注入する。酸素の導入後、約９００℃〜１０００℃でシリコン窒化膜を熱処理する。これにより、下部ハードマスク６１と上部ハードマスク６２とが形成される。上部ハードマスク６２は、例えば、約１％〜１０％の酸素濃度を有し、下部ハードマスク６１は、例えば、ほぼ０％の酸素濃度を有する。下部ハードマスク６１は、上部ハードマスク６２よりも厚みにおいて薄く、例えば、数ｎｍでよい。上部ハードマスク６２が酸素を含有することによって、ＴＣＳ−ＳｉＮ（Ｏ）膜となる。これにより、上部ハードマスク６２は、シリコン窒化膜内のＮ−Ｈ結合の結合力がさらに強くなり、高温に対して水素を放出し難くなる。一方、下部ハードマスク６１は、酸素をほとんど含まないＴＣＳ−ＳｉＮ膜となる。これにより、上部ゲート電極５０の金属が酸化することを抑制することができる。このように、本実施形態では、ハードマスク６１、６２は、二層構造となっており、水素の拡散の抑制および金属の酸化の抑制を両立することができる。
【００４５】
一般に、ＬＰ−ＣＶＤ法あるいはＰＥ−ＣＶＤ法を用いて形成されたシリコン窒化膜は、１Ｅ２１ｃｍ−３〜１Ｅ２２ｃｍ−３の水素を含む。このようなシリコン窒化膜中の水素は、その後の工程で、例えば、８００℃以上の高温熱処理によって膜中から放出されるおそれがある。これに対し、本実施形態では、後述のとおり、シリコン窒化膜にＴＣＳ−ＳｉＮ膜を用い、さらに、酸素を導入してＴＣＳ−ＳｉＮ（Ｏ）膜にする。これにより、シリコン窒化膜は、例えば、１０００℃以上の熱処理でも水素の放出を抑制することができる。
【００４６】
尚、本実施形態では、上部ハードマスク６２に酸素を導入する際に、イオン注入法を用いている。しかし、上部ハードマスク６２に酸素を導入する際には、シリコン窒化膜の成膜時に酸素を添加してもよい。この場合、下部ハードマスク６１の形成時には、例えば、テトラクロロシラン（ＳｉＣｌ４）等のシリコンソースに、アンモニア（ＮＨ３）等の窒化ガスを添加してシリコン窒化膜を成膜する。その後、上部ハードマスク６２の形成時には、例えば、テトラクロロシラン（ＳｉＣｌ４）等のシリコンソースに、アンモニア（ＮＨ３）等の窒化ガス、並びに、微量の酸素（Ｏ２）または一酸化二窒素（Ｎ２Ｏ）などの酸化性ガスを添加してシリコン窒化膜を成膜すればよい。このとき、成膜圧力は０．５Ｔｏｒｒ以下であり、シリコンソース、窒化ガスおよび酸化ガスのガス流量比は、例えば、シリコンソース：窒化ガス：酸化ガス＝１：１０：０．５でよい。このように、シリコン窒化膜の成膜処理の途中から酸素を添加しても、二層構造のハードマスク６１、６２を形成することができる。これにより、図４に示す構造が得られる。
【００４７】
次に、図５に示すように、リソグラフィ技術およびエッチング技術を用いて、ハードマスク６１、６２をトランジスタＴｒ１、Ｔｒ２のゲート電極のパターンに加工する。次に、ハードマスク６１、６２をマスクとして用いて、ゲート電極４０、５０の材料をエッチング技術で加工する。このとき、上部ハードマスク６２は、或る程度削られるが、上部ゲート電極５０上に残置される。
【００４８】
次に、ハードマスク６１、６２およびゲート電極４０、５０をマスクとして用いて、半導体基板１０の表面に不純物をイオン注入する。トランジスタＴｒ１、Ｔｒ２がｐ型ＭＯＳトランジスタの場合には、ｐ型不純物（例えば、ボロンあるいは二フッ化ボロン）がイオン注入される。トランジスタＴｒ１、Ｔｒ２がｎ型ＭＯＳトランジスタの場合には、ｎ型不純物（例えば、砒素）がイオン注入される。これにより、エクステンション層８０が形成される。エクステンション層８０の深さは、例えば、約１０ｎｍである。
【００４９】
次に、熱処理で半導体基板１０の表面の結晶状態を回復させ、かつ、エクステンション層８０を活性化させた後、図６に示すように第３シリコン窒化膜としての側壁膜７０の材料を堆積する。側壁膜７０には、シリコン窒化膜が用いられる。尚、ゲート電極４０、５０の側面と側壁膜７０との間には、数ｎｍのシリコン酸化膜（図示せず）がライナ層として形成されてもよい。
【００５０】
側壁膜７０の材料は、上部ハードマスク６２と同様に形成すればよい。例えば、側壁膜７０の材料は、ＴＣＳ−ＳｉＮ膜に酸素をイオン注入したＴＣＳ−ＳｉＮ（Ｏ）膜であってもよく、あるいは、ＴＣＳ−ＳｉＮ膜の成膜時に酸素を添加して堆積されたＴＣＳ−ＳｉＮ（Ｏ）膜であってもよい。側壁膜７０の材料は、例えば、約１％〜１０％の酸素濃度を有する。
【００５１】
尚、ゲート電極４０、５０の側面と側壁膜７０との間にライナ層が設けられていない場合、側壁膜７０の材料は、上部ゲート電極５０の酸化を抑制するために、ハードマスク６１、６２と同様に二層構造にしてもよい。例えば、側壁膜７０の材料としてのＴＣＳ−ＳｉＮ膜の下部には酸素を注入せず、その上部のみに酸素をイオン注入してもよい。あるいは、ＴＣＳ−ＳｉＮ膜の下部は、テトラクロロシラン（ＳｉＣｌ４）等のシリコンソースに、アンモニア（ＮＨ３）等の窒化ガスを添加して形成し、その後、ＴＣＳ−ＳｉＮ膜の上部は、例えば、テトラクロロシラン（ＳｉＣｌ４）等のシリコンソースに、アンモニア（ＮＨ３）等の窒化ガス、並びに、微量の酸素（Ｏ２）または一酸化二窒素（Ｎ２Ｏ）などの酸化性ガスを添加して形成してもよい。この場合、側壁膜７０の材料は、ＴＣＳ−ＳｉＮ膜およびＴＣＳ−ＳｉＮ（Ｏ）膜からなる二層構造のシリコン窒化膜となる。
【００５２】
次に、図７に示すように、ドライエッチングを用いて側壁膜７０の材料をエッチングバックする。これにより、ゲート電極４０、５０の側面に側壁膜７０を残置させる。
【００５３】
次に、側壁膜７０をマスクとして用いて、半導体基板１０の表面に不純物をイオン注入する。トランジスタＴｒ１、Ｔｒ２がｐ型ＭＯＳトランジスタの場合には、ｐ型不純物（例えば、ボロンあるいは二フッ化ボロン）がイオン注入される。トランジスタＴｒ１、Ｔｒ２がｎ型ＭＯＳトランジスタの場合には、ｎ型不純物（例えば、燐あるいは砒素）がイオン注入される。これにより、ソース・ドレイン層９０が形成される。ソース・ドレイン層９０の深さは、エクステンション層８０のそれよりも深く形成される。
【００５４】
熱処理でソース・ドレイン層９０を活性化させた後、層間絶縁膜１００を堆積し、層間絶縁膜１００にコンタクトプラグ１１０を形成する。層間絶縁膜１００およびコンタクトプラグ１１０上に配線層１３０を形成した後、層間絶縁膜１２０をコンタクトプラグ１１０および配線層１３０上に形成する。層間絶縁膜１２０にコンタクトプラグ１４０を形成し、さらにコンタクトプラグ１４０上に配線層１５０を形成する。その後、配線層１５０の上方あるいは半導体基板１０の他の領域に、メモリセルアレイ（図示せず）が形成されてもよい。
【００５５】
本実施形態によれば、上部ハードマスク６２がその内部の水素の拡散を抑制し、ハードマスク６１、６２が外部からの水素の進入を抑制する。これにより、トランジスタＴｒ１、Ｔｒ２の閾値電圧のばらつきを抑制し、ソース・ドレイン層９０の抵抗の上昇を抑制することができる。これは、メモリセルアレイの駆動回路または周辺回路の動作の安定化に繋がる。また、メモリセルアレイの製造工程における熱処理において、充分に高い温度を用いることが可能となる。
【００５６】
尚、メモリセルアレイからの水素が半導体装置１に進入することを抑制するために、半導体装置１の多層配線層の中に、例えば、約１００ｎｍのシリコン窒化膜をカバー膜（図示せず）として設けてもよい。このカバー膜も、酸素を比較的多く含むＳｉＮ膜で形成されてよい。酸素を比較的多く含むＳｉＮ膜でカバー膜を形成することによって、カバー膜は、メモリセルアレイからトランジスタＴｒ１、Ｔｒ２への水素の進入を阻止するとともに、シリコン窒化膜自体からの水素の拡散を抑制することができる。カバー膜は、第３実施形態において後述するように、酸素の濃度勾配を有してもよい。さらに、第１〜第３実施形態は、半導体基板１０上のトランジスタＴｒ１、Ｔｒ２とその上方に設けられたメモリセルアレイとの間に存在する任意のシリコン窒化膜（例えば、ライナ膜、エッチングストッパ膜等）に適用することもできる。これにより、メモリセルアレイからトランジスタＴｒ１、Ｔｒ２への水素の進入を阻止するとともに、シリコン窒化膜自体からの水素の拡散を抑制することができる。
【００５７】
（第２実施形態）
図８は、第２実施形態による半導体装置２の構成例を示す断面図である。半導体装置２は、ＬＳＩ等に用いられる平面型トランジスタでよい。第２実施形態による半導体装置２は、金属または金属シリサイドからなる上部ゲート電極５０を有さず、ポリシリコンからなる下部ゲート電極４０を有する。従って、金属または金属シリサイドをエッチングするためのハードマスク６１、６２は設けられていない。第２実施形態のその他の構成は、第１実施形態と同様でよい。従って、第２実施形態による半導体装置２は、下部ゲート電極４０上にハードマスク６１、６２を有しないものの、下部ゲート電極４０の側面に設けられた側壁膜７０を有する。側壁膜７０は、第１実施形態の側壁膜７０と同様でよい。これにより、下部ゲート電極４０の側面から水素が進入または拡散することを抑制することができる。
【００５８】
第２実施形態による半導体装置２の製造方法では、図４の上部ゲート電極５０を形成せず、かつ、ハードマスク６１、６２を用いない。ハードマスク６１、６２に代えて、リソグラフィ技術によるフォトレジスト膜を用いて下部ゲート電極４０の材料を加工する。これにより、下部ゲート電極４０が形成される。第２実施形態のその後の製造工程は、第１実施形態の製造工程と同様でよい。これにより、第２実施形態による半導体装置２が完成する。
【００５９】
第２実施形態は、下部ゲート電極４０の上面にハードマスク６１、６２を有しないものの、下部ゲート電極４０の側面に側壁膜７０を有する。これにより、側壁膜７０からの水素の拡散を抑制し、下部ゲート電極４０の側面からの水素の進入を抑制することができる。
【００６０】
（第３実施形態）
次に、第３実施形態について図９および図１０を用いて説明する。第３実施形態に係る半導体装置１は第１実施形態に示した半導体装置１と比較して、上部ハードマスク６２の組成が異なる。なお、上部ハードマスク６２以外の構成は第１実施形態と同様であるため、その説明は省略する。
【００６１】
上部ハードマスク６２は、例えば、シリコン窒化膜である。本実施形態の上部ハードマスク６２は、例えば、積層方向において、下部ハードマスク６１側に近づくにつれて、例えば、酸素を比較的多く含み、下部ハードマスク６１から遠ざかるにつれて酸素が比較的少なくなっている。従って、上部ハードマスク６２は、図１のＺ１−Ｚ２の方向において酸素の濃度勾配を有する。なお、本実施形態において上部ハードマスク６２は酸素の濃度勾配を有するが、酸素に限定されず、例えば、窒素などのシリコンよりも電気陰性度の高い元素の濃度勾配を有してもよい。以降、上部ハードマスク６２は酸素の濃度勾配を有する例を元に説明する。
【００６２】
図１の上部ハードマスク６２の積層方向をＺ１−Ｚ２軸とすると、Ｚ２側の上部ハードマスク６２はＤＣＳ−ＳｉＮ（Ｏ）膜となり、Ｚ１側の上部ハードマスク６２はＤＣＳ−ＳｉＮ膜となる。もしくはＺ２側の上部ハードマスク６２はＴＣＳ−ＳｉＮ（Ｏ）膜となり、Ｚ１側の上部ハードマスク６２はＴＣＳ−ＳｉＮ膜となる。つまり、上部ハードマスク６２は、酸素を比較的多く含むシリコン窒化膜の上部に、シリコンを比較的多く含むシリコン窒化膜を有するように構成される。尚、上部ハードマスク６２および下部ハードマスク６１の水素含有量を大きく変化させないようにするために、上部ハードマスク６２および下部ハードマスク６１は、その積層方向において酸素濃度が異なるものの、同じ種類の膜であることが好ましい。
【００６３】
図９（Ａ）および図９（Ｂ）は、第３実施形態の上部ハードマスク６２の特性を示す図である。図９（Ａ）は、図１の上部ハードマスク６２のＺ１−Ｚ２方向における時間経過と水素濃度との関係を示すグラフである。図９（Ｂ）は、時間経過に伴い拡散した水素の動きを示す概念図である。図９（Ａ）に示すように、時間経過に伴って上部ハードマスク６２の水素濃度は減少する。しかし、その減少率はＺ１側に近づくにつれて大きくなる。その理由は以下の通りである。第１実施形態で示したように、ＤＣＳ−ＳｉＮ膜は、比較的酸素を多く含むＳｉＮ膜と比較して、シリコンを多く含む。このため、ＤＣＳ−ＳｉＮ膜では、Ｎ−Ｈ結合の結合力が比較的小さく、熱処理等によって水素が拡散し易い。従って、ＤＣＳ−ＳｉＮ膜からなるＺ１側の上部ハードマスク６２の、水素濃度は、時間経過に伴い低下し、酸素含有量の多いＺ２側の上部ハードマスク６２の水素濃度は、時間が経過してもさほど低下しない。
【００６４】
図９（Ａ）に示すように、第３実施形態の上部ハードマスク６２は、時間経過に伴い、積層方向の位置に依って水素拡散の度合いが異なる。例えば、図９（Ｂ）は、上部ハードマスク６２内で水素が拡散する様子を示した模式図である。上部ハードマスク６２に含まれる酸素濃度に勾配があるため、例えば、上部ハードマスク６２のＺ２側に位置する水素であっても、上部ハードマスク６２のＺ１側に拡散しやすくなる。従って、第３実施形態に係る上部ハードマスク６２は、第１実施形体と同様な効果を有しつつ、さらに水素をトランジスタＴｒ、Ｔｒ２が設けられていないＺ１側に拡散させることが可能となる。よって、トランジスタＴｒ、Ｔｒ２の特性劣化をさらに抑制することが可能となる。
【００６５】
次に、第３実施形態に係る半導体装置１の製造方法について図１０（Ａ）および図１０（Ｂ）を用いて説明する。なお、上部ハードマスク６２以外の製造工程は第１実施形態と同様なためその説明は省略する。
【００６６】
第３実施形体の上部ハードマスク６２は、第１実施形態と同様に、イオン注入法またはＬＰ−ＣＶＤ法により形成することができる。
【００６７】
イオン注入法によって形成する場合、まず、第１実施形態で示したＬＰ−ＣＶＤ法あるいはＰＥ−ＣＶＤ法を用いて、上部ゲート電極５０の材料上にハードマスク６１、６２となるシリコン窒化膜を形成する。シリコン窒化膜は、例えば、約６５０℃〜７５０℃の雰囲気中において、シラン（ＳｉＨ４）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、テトラクロロシラン（ＳｉＣｌ４）等のシリコンソースに、アンモニア（ＮＨ３）等の窒化ガスを添加することで形成され得る。その後、シリコン窒化膜に酸素をイオン注入する。例えば、図１０（Ａ）に示すように、Ｚ２側からＺ１側に向かう積層方向に対して複数回に分けてシリコン窒化膜に酸素をイオン注入する。このとき、酸素イオンは、そのドーズ量および加速度エネルギを変化させながら注入される。これにより、上部ハードマスク６２は、図１０（Ａ）に示すように、Ｚ１からＺ２に亘って酸素濃度が次第に上昇するように酸素の濃度勾配を有する。
【００６８】
ＬＰ−ＣＶＤ法により形成する場合、下部ハードマスク６１の形成時には、例えば、テトラクロロシラン（ＳｉＣｌ４）等のシリコンソースに、アンモニア（ＮＨ３）等の窒化ガスを添加してシリコン窒化膜を成膜する。その後、上部ハードマスク６２の形成時には、例えば、テトラクロロシラン（ＳｉＣｌ４）等のシリコンソースに、アンモニア（ＮＨ３）等の窒化ガス、並びに、微量の酸素（Ｏ２）または一酸化二窒素（Ｎ２Ｏ）などの酸化性ガスを添加してシリコン窒化膜を成膜すればよい。例えば図１０（Ｂ）に示すように、時間経過に伴い、成膜中に添加する酸化性ガスの流量を減少させればよい。これにより、上部ハードマスク６２は、Ｚ１からＺ２に亘って酸素濃度が次第に上昇するように酸素の濃度勾配を有する。
【００６９】
以上の方法により、第３実施形態の上部ハードマスク６２が形成される。
【００７０】
第３実施形態に係る半導体装置１によれば、シリコン窒化膜を含む上部ハードマスク６２は、シリコンよりも電気陰性度の高い元素をさらに含み、積層方向において当該元素の濃度勾配を有する。すなわち、当該元素の濃度はトランジスタＴｒ１、Ｔｒ２（Ｚ２側）に近づくにつれて高くなり、トランジスタＴｒ１、Ｔｒ２から遠ざかるにつれて濃度が低くなる。水素は、当該元素の濃度の低い方向に拡散しやすく、トランジスタＴｒ１、Ｔｒ２から遠ざかるため、トランジスタＴｒ１、Ｔｒ２の特性劣化を抑制することが可能となる。
【００７１】
なお、第３実施形態は、第１実施形態の半導体装置１へ適用されているが、第２実施形態の半導体装置２に適用することもできる。
【００７２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７３】
１  半導体装置、１０  半導体基板、２０  素子分離部、３０  ゲート絶縁膜、４０，５０  ゲート電極、６１，６２  ハードマスク、７０  側壁膜、８０  エクステンション層、９０  ソース・ドレイン層、１００，１２０  層間絶縁膜、１１０，１４０  コンタクトプラグ、１３０，１５０  配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2019149531.tif 000007
【図６】
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【図７】
2019149531.tif 000009
【図８】
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【図９】
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【図１０】
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