(57)【要約】【課題】低ＥＳＬ化を実現しながら再配線層からの電界放出を抑制する。【解決手段】薄膜コンデンサ１は、グランド電位が与えられる第１電極層としての電極層１１，１３，１５，１７と、前記グランド電位とは異なる電位が与えられる第２電極層としての電極層１２，１４，１６，１８と、第１電極層及び第２電極層に挟まれた誘電体層２０と、を含む容量部１０と、容量部１０に対して積層され、第１電極層に対してビア導体を介して接続される第１導体６１と、第２電極層に対してビア導体を介して接続される第２導体６２と、を含む複数の再配線層としての第１配線層３１及び第２配線層３２と、を有し、複数の再配線層に含まれる各配線層において、第２導体６２は、第１導体６１に囲まれる。【選択図】図３
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【特許請求の範囲】
【請求項１】
グランド電位が与えられる第１電極層と、前記グランド電位とは異なる電位が与えられる第２電極層と、前記第１電極層及び前記第２電極層に挟まれた誘電体層と、を含む容量部と、
前記容量部に対して積層され、前記第１電極層に対してビア導体を介して接続される第１導体と、前記第２電極層に対してビア導体を介して接続される第２導体と、を含む複数の再配線層と、
を有し、
前記複数の再配線層に含まれる各再配線層において、前記第２導体は、前記第１導体に囲まれる、薄膜コンデンサ。
【請求項２】
前記第１電極層は、前記容量部において前記第２電極層よりも前記再配線層から離間する位置に設けられる、請求項１に記載の薄膜コンデンサ。
【請求項３】
前記第２導体は、外周が全て前記第１導体により囲われている、請求項１又は２に記載の薄膜コンデンサ。
【請求項４】
前記第１導体の端部に対して前記第２導体の端部が外方に突出していない、請求項１又は２に記載の薄膜コンデンサ。
【請求項５】
請求項１〜４のいずれか一項に記載の薄膜コンデンサと、
前記薄膜コンデンサの周囲に設けられ、前記薄膜コンデンサにおける積層方向に沿って延びると共に前記グランド電位が与えられるビア導体と、
前記容量部に対して前記再配線層とは逆側に設けられて、導体材料からなり、前記グランド電位が与えられるグランド配線層と、
を有する、電子部品内蔵基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜コンデンサ及び電子部品内蔵基板に関する。
【背景技術】
【０００２】
電子部品等に用いられる薄膜コンデンサについては、ＥＳＬ（等価直列インダクタンス）を低くすることが求められている。特許文献１では、再配線層に相当する中間電極層の導体部の形状及び配置を変更することで、ＥＳＬを低減することが検討されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１６／１３６４１１号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１記載の薄膜コンデンサの場合、電流が流れた際に再配線層からの電界放出が発生し、他の電子部品に対するノイズ源となってしまう可能性が考えられる。
【０００５】
本発明は上記を鑑みてなされたものであり、低ＥＳＬ化を実現しながら再配線層からの電界放出が抑制される薄膜コンデンサ及び電子部品内蔵基板を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明に係る薄膜コンデンサは、グランド電位が与えられる第１電極層と、前記グランド電位とは異なる電位が与えられる第２電極層と、前記第１電極層及び前記第２電極層に挟まれた誘電体層と、を含む容量部と、前記容量部に対して積層され、前記第１電極層に対してビア導体を介して接続される第１導体と、前記第２電極層に対してビア導体を介して接続される第２導体と、を含む複数の再配線層と、を有し、前記複数の再配線層に含まれる各再配線層において、前記第２導体は、前記第１導体に囲まれる。
【０００７】
上記の薄膜コンデンサによれば、複数の再配線層において、グランド電位とは異なる電位が与えられる第２導体が、グランド電位が与えられる第１導体に囲まれる。したがって、第２導体からの電界放出が抑制される。また、薄膜コンデンサに対して電流を流した場合、第１導体と第１電極層とを接続するビア導体と、第２導体と第２電極層とを接続するビア導体とに対して流れる電流の方向が逆方向となるため、電流が流れることによるＥＳＬの上昇を打ち消し合うことができる。したがって、低ＥＳＬ化を実現しながら再配線層からの電界放出が抑制される薄膜コンデンサを得ることができる。
【０００８】
前記第１電極層は、前記第２電極層よりも前記再配線層から離間する位置に設けられる態様とすることができる。
【０００９】
上記のように、第１電極層が第２電極層よりも再配線層から離間する位置に設けられることで、第２導体又は容量部の第２電極層からの電界放出がある場合でも、グランド電位が与えられた第１電極層により再配線層から離間する側への電界放出を抑制することができる。
【００１０】
前記第２導体は、外周が全て前記第１導体により囲われている態様とすることができる。
【００１１】
上記のように、第２導体の外周全てが第１導体により囲われている場合、第２導体からの電界放出、特に配線層の延在方向に沿った放出を効果的に抑制することができる。
【００１２】
前記第１導体の端部に対して前記第２導体の端部が外方に突出していない態様とすることができる。
【００１３】
上記のように、第２導体の端部が第１導体の端部に対して外方に突出していない構成であっても、第１導体が第２導体からの電界放出を抑制することができる。
【００１４】
また、本発明の一形態に係る電子部品内蔵基板は、上記の薄膜コンデンサと、前記薄膜コンデンサの周囲に設けられ、前記薄膜コンデンサにおける積層方向に沿って延びると共に前記グランド電位が与えられるビア導体と、前記容量部に対して前記再配線層とは逆側に設けられて、導体材料からなり、前記グランド電位が与えられるグランド配線層と、を有する。
【００１５】
上記の電子部品内蔵基板によれば、第１導体によって電界放出が抑制されている薄膜コンデンサの周囲に、グランド電位が与えられるビア導体が設けられる。また容量部に対して再配線とは逆側にもグランド電位が与えられるグランド配線層が設けられる。このような構成とすることで、低ＥＳＬ化を達成しながら、グランド電位が与えられるビア導体及びグランド配線層が、第２導体又は第２電極層からの電界放出を効果的に抑制することができる。
【発明の効果】
【００１６】
本発明によれば、低ＥＳＬ化を実現しながら再配線層からの電界放出が抑制される薄膜コンデンサ及び電子部品内蔵基板が提供される。
【図面の簡単な説明】
【００１７】
【図１】本発明の一形態に係る薄膜コンデンサの概略構成図である。
【図２】電極層の平面図である。
【図３】第１配線層、第２配線層及び外部端子の平面図である。
【図４】薄膜コンデンサ及び比較例に係る薄膜コンデンサに対して電流を流して電場を発生させた場合の電界放出のシミュレーション結果を示す図である。
【図５】第１配線層における導体の配置の変形例を示す図である。
【図６】第１配線層におけるスリットの幅を変化させた薄膜コンデンサについて、電場を発生させた場合の電界放出のシミュレーション結果を示す図である。
【図７】第１配線層における第２導体の突出量を変化させた薄膜コンデンサについて、電場を発生させた場合の電界放出のシミュレーション結果を示す図である。
【図８】本発明の一形態に係る電子部品内蔵基板の概略構成図である。
【図９】本発明の他の形態に係る電子部品内蔵基板の概略構成図である。
【発明を実施するための形態】
【００１８】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。
【００１９】
図１は、本発明の一形態に係る薄膜コンデンサの概略構成図である。図１に示すように、薄膜コンデンサ１は、基材２と、基材２上に積層された容量部１０と、容量部１０上に積層された第１配線層３１及び第２配線層３２と、外部端子５０（５０Ａ，５０Ｂ）と、を含む。容量部１０と第１配線層３１との間、第１配線層３１と第２配線層３２との間、第２配線層３２と外部端子５０との間には、絶縁層４０が介在している。
【００２０】
なお、本明細書中において「積層方向」とは、基材２、容量部、第１配線層３１、第２配線層３２というように、基材２から外部端子５０に向けて各層が順次重なる方向である。また、以下の説明では、積層方向に沿って外部端子５０側を「上」、積層方向に沿って基材２側を「下」として説明する場合がある。
【００２１】
容量部１０は、基材２上に、電極層１１，１２，１３，１４，１５，１６，１７，１８が順次積層されていて、隣接する電極層の間には、基材２側から順に誘電体層２０（２０ａ〜２０ｇ）が順次積層されている。
【００２２】
容量部１０の各電極層（電極層１１〜１８）は、導電性を有する材料によって形成される。具体的には、主成分としてニッケル（Ｎｉ）や銅（Ｃｕ）を含有する材料が電極層として好適に用いられ、Ｎｉが特に好適に用いられる。なお、「主成分」であるとは、当該成分の占める割合が５０質量％以上であることをいう。また、各電極層の主成分がＮｉである場合、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、タングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、及び銀（Ａｇ）からなる群より選ばれる少なくとも一種（以下、「添加元素」と記す。）を更に含有してもよい。
【００２３】
また、各電極層の厚さは、例えば、１０ｎｍ〜１０００ｎｍ程度である。なお、薄膜コンデンサ１は、基材２を省略した構成としてもよい。その場合、最下層の電極層である電極層１１を他の電極層と比べて厚くして剛性を高める構成とすることができる。その場合、電極層１１を例えば、３００ｎｍ〜１００μｍ程度とすることができる。
【００２４】
電極層１１〜１８のうち、電極層１１，１３，１５，１７は、外部端子５０Ａ等を介して外部のグランド配線に接続されるため、グランド電位が与えられる第１電極層として機能する。また、電極層１２，１４，１６，１８は、グランド電位とは異なる電位が与えられる第２電極層として機能する。
【００２５】
誘電体層２０（２０ａ〜２０ｇ）は、ペロブスカイト系の誘電体材料によって構成される。本実施形態におけるペロブスカイト系の誘電体材料としては、ＢａＴｉＯ３（チタン酸バリウム）、（Ｂａ１−ＸＳｒＸ）ＴｉＯ３（チタン酸バリウムストロンチウム）、（Ｂａ１−ＸＣａＸ）ＴｉＯ３、ＰｂＴｉＯ３、Ｐｂ（ＺｒＸＴｉ１−Ｘ）Ｏ３等のペロブスカイト構造を持った（強）誘電体材料や、Ｐｂ（Ｍｇ１／３Ｎｂ２／３）Ｏ３等に代表される複合ペロブスカイトリラクサー型強誘電体材料や、Ｂｉ４Ｔｉ３Ｏ１２、ＳｒＢｉ２Ｔａ２Ｏ９等に代表されるビスマス層状化合物、（Ｓｒ１−ＸＢａＸ）Ｎｂ２Ｏ６、ＰｂＮｂ２Ｏ６等に代表されるタングステンブロンズ型強誘電体材料等から構成される。ここで、ペロブスカイト構造、ペロブスカイトリラクサー型強誘電体材料、ビスマス層状化合物、タングステンブロンズ型強誘電体材料において、ＡサイトとＢサイト比は、通常整数比であるが、特性向上のため、意図的に整数比からずらしてもよい。なお、誘電体層２０の特性制御のため、誘電体層２０に適宜、副成分として添加物質が含有されていてもよい。なお、誘電体層２０の特性制御のため、誘電体層２０に適宜、副成分として添加物質が含有されていてもよい。誘電体層２０の厚さは、例えば、１０ｎｍ〜１０００ｎｍである。
【００２６】
第１配線層３１及び第２配線層３２は、容量部１０に含まれる各電極層と外部端子５０とを接続するための再配線層として機能する。すなわち、薄膜コンデンサ１は、２層の再配線層を有する。第１配線層３１及び第２配線層３２は、導体パターンにより形成される。なお、本実施形態では、第１配線層３１及び第２配線層３２のそれぞれが、与えられる電位が互いに異なる２種類の導体である第１導体６１と第２導体６２とから構成される。第１導体６１は、グランド電位が与えられる電極層１１，１３，１５，１７とビア導体を介して接続されると共に、一方側の外部端子５０Ａとも接続される導体である。また、第２導体６２は、グランド電位とは異なる電位が与えられる電極層１２，１４，１６，１８とビア導体を介して接続されると共に、一方側の外部端子５０Ｂと接続される導体である。
【００２７】
第１配線層３１及び第２配線層３２を構成する第１導体６１及び第２導体６２は、それぞれ導電性を有する材料によって形成される。具体的には、主成分としてニッケル（Ｎｉ）や銅（Ｃｕ）を含有する材料が第１導体６１及び第２導体６２として好適に用いられ、Ｃｕが特に好適に用いられる。また、第１配線層３１及び第２配線層３２の厚さは、例えば、１μｍ〜５μｍ程度である。
【００２８】
容量部１０の各電極層と第１配線層３１との間、第１配線層３１と第２配線層３２との間には、複数のビア導体７０（７０ａ〜７０ｈ、及び、７０ｓ、７０ｔ）が設けられる。ビア導体７０の配置の詳細については後述するが、ビア導体７０が設けられることで、容量部１０の各電極層と外部端子５０Ａ、５０Ｂとがそれぞれ接続される。ビア導体７０は、それぞれ導電性を有する材料によって形成される。具体的には、主成分としてニッケル（Ｎｉ）や銅（Ｃｕ）を含有する材料がビア導体７０として好適に用いられる。
【００２９】
絶縁層４０は、容量部１０と第１配線層３１との間、第１配線層３１と第２配線層３２との間、第２配線層３２と外部端子５０との間を埋めるように設けられる。また、絶縁層４０は、ビア導体７０を周囲にも設けられる。絶縁層４０の材料は、絶縁性を有する材料であれば特に限定されないが、例えば、ポリイミド等の非導電性樹脂、ガラス（ＳｉＯ２）、アルミナ（Ａｌ２Ｏ３）、シリコンナイトライド（ＳｉＮ）等の無機材料、あるいはこれらを混合又は積層させた絶縁材料等を用いることができるが、樹脂材料が好適に用いられる。絶縁層４０の厚さ（容量部と第１配線層３１との間、第１配線層３１と第２配線層３２との間、第２配線層３２と外部端子５０の取り付けられる表面との間、等の長さ）は、例えば、０．５μｍ以上１０μｍ以下である。なお、絶縁層４０は、複数の絶縁層を積層して形成されていてもよい。
【００３０】
次に、図２及び図３を参照しながら、薄膜コンデンサ１における各電極層、第１配線層３１、第２配線層３２、及び外部端子５０の配置について説明する。図２（Ａ）〜（Ｈ）は、電極層１１〜電極層１８の平面図である。また、図３（Ａ）は第１配線層３１の平面図であり、図３（Ｂ）は第２配線層３２の平面図であり、図３（Ｃ）は外部端子５０の配置例を示す平面図である。
【００３１】
図２（Ａ）に示すように、電極層１１は平面形状が四角形であり、８個のビア導体７０ａが延びている。
【００３２】
図２（Ｂ）に示すように、電極層１２の平面形状は四角形であり、下から延びてきた対８つのビア導体７０ａを通す８個の貫通孔を備える。また、ビア導体７０ａの貫通孔に並列して８個のビア導体７０ｂが上方に延びている。
【００３３】
図２（Ｃ）に示すように、電極層１３の平面形状は四角形であり、下から延びてきた前述のビア導体７０ａ，７０ｂを通す１６個の貫通孔を備え、これに並列して並ぶ８つのビア導体７０ｃが上方に延びている。
【００３４】
図２（Ｄ）に示すように、電極層１４の平面形状は四角形であり、下から延びてきた前述のビア導体７０ａ〜７０ｃを通す２４個の貫通孔を備え、これに並列して並ぶ８つのビア導体７０ｄが上方に延びている。
【００３５】
図２（Ｅ）に示すように、電極層１５の平面形状は四角形であり、下から延びてきた前述のビア導体７０ａ〜７０ｄを通す３２個の貫通孔を備え、これに並列して並ぶ８つのビア導体７０ｅが上方に延びている。
【００３６】
図２（Ｆ）に示すように、電極層１６の平面形状は四角形であり、下から延びてきた前述のビア導体７０ａ〜７０ｅを通す４０個の貫通孔を備え、これに並列して並ぶ８つのビア導体７０ｆが上方に延びている。
【００３７】
図２（Ｇ）に示すように、電極層１７の平面形状は四角形であり、下から延びてきた前述のビア導体７０ａ〜７０ｆを通す４８個の貫通孔を備え、これに並列して並ぶ８つのビア導体７０ｇが上方に延びている。
【００３８】
図２（Ｈ）に示すように、電極層１８の平面形状は四角形であり、下から延びてきた前述のビア導体７０ａ〜７０ｇを通す５６個の貫通孔を備え、これに並列して並ぶ８つのビア導体７０ｈが上方に延びている。
【００３９】
上記のように、８つの電極層からそれぞれビア導体７０ａ〜７０ｈが８つずつ上方に延びている。そして、これらのビア導体が貫通する電極層では、ビア導体の周囲に貫通孔が設けられる。したがって、上方の電極層に向かうにつれて貫通するビア導体及び貫通孔の数が増加している。
【００４０】
なお、図２（Ａ）〜（Ｈ）では、電極層１１，１３，１５，１７と、電極層１２，１４，１６，１８と、は、色を区別して示している。これは、グランド電位が与えられる電極層１１，１３，１５，１７を、他の電極層と区別して示しているものである。なお、各層から上方に延びるビア導体は、各層と同じ電位を有する。したがって、ビア導体７０ａ，７０ｃ，７０ｅ，７０ｇは、グランド電位が与えられ、ビア導体７０ｂ，７０ｄ，７０ｆ，７０ｈは、グランド電位とは異なる電位が与えられる。
【００４１】
次に、図３（Ａ）に示すように、第１配線層３１の平面形状は四角形状である。第１配線層３１は、下から延びてきたグランド電位とは異なる電位が与えられるビア導体７０ｂ，７０ｄ，７０ｆ，７０ｈのうち、隣接するビア導体同士をまとめて（本例では４つずつ）接続する第２導体６２を有する。第２導体６２は、第１配線層３１において複数（本例では８つ）分散配置されると共に、複数の第２導体６２の周囲を覆いながら、下から延びてきたグランド電位が与えられるビア導体７０ａ，７０ｃ，７０ｅ，７０ｇをまとめて接続する第１導体６１と、を有している。図３（Ａ）に示すように、第１配線層３１では、外形が四角形状の第１導体６１に対して、複数の第２導体６２が島状に配置された状態となっている。複数の第２導体６２は、それぞれ外周が第１導体６１に全て囲われた状態となっている。
【００４２】
また、第１配線層３１は、第１導体６１から上方延びる１３個のビア導体７０ｓと、第２導体６２から上方延びる１２個のビア導体７０ｔと、を有している。これらのビア導体７０ｓ、７０ｔは、上面の第２配線層３２との間を接続するものである。
【００４３】
図３（Ｂ）に示すように、第２配線層３２の平面形状は四角形状である。第２配線層３２は、下から延びてきた１２個のビア導体７０ｔに接続する第２導体６２が複数（本例では１２個）分散配置されると共に、複数の第２導体６２の周囲を覆いながら、下から延びるビア導体７０ｓをまとめて接続する第１導体６１と、を有している。図３（Ｂ）に示すように、第２配線層３２では、外形が四角形状の第１導体６１に対して、複数の第２導体６２が島状に配置された状態となっている。複数の第２導体６２は、それぞれ外周が第１導体６１に全て囲われた状態となっている。
【００４４】
図３（Ｃ）に示すように、第２配線層３２に対して接続される外部端子５０Ａ，５０Ｂ）は、第２配線層３２における第１導体６１及び第２導体６２の配置に対応して配置される。外部端子５０Ａは、第１導体６１の上方付近に配置される。また、外部端子５０Ｂは、第２導体６２の上方付近に配置される。そして、各外部端子５０が有するビア導体部５１（図１参照）により、第２配線層３２の導体と各外部端子５０とが接続される。
【００４５】
上記の薄膜コンデンサ１は、例えば以下の方法で製造することができる。まず、基材２上に各電極層（電極層１１〜電極層１８）と誘電体層２０（２０ａ〜２０ｇ）とを交互に積層すると共に各層のパターニングを行って容量部１０を形成する。各電極層の積層方法としては、例えばＤＣスパッタリング等が挙げられる。また、誘電体層２０の積層方法としては、溶液法、スパッタリング等のＰＶＤ（Physical  Vapor  Deposition）法、又はＣＶＤ（Chemical  Vapor  Deposition）法等の成膜技術を用いることができる。ただし、積層方法は特に限定されない。また、誘電体層の形成時に焼成を行ってもよい。
【００４６】
その後、基材２上に形成された容量部１０上に溶液法、スパッタリング等のＰＶＤ法を用いて絶縁層を形成した後、レーザ加工等によりビア導体を形成するための開口を形成し、開口内にビア導体を充填する。その後、配線層の形成、絶縁層の積層、ビア導体の形成を繰り返すことで第１配線層３１及び第２配線層３２を含む領域を形成し、最後に外部端子５０を取り付けることで、図１に示す薄膜コンデンサが得られる。
【００４７】
ここで、本実施形態に係る薄膜コンデンサ１では、再配線層となる第１配線層３１及び第２配線層３２のそれぞれにおいて、グランド電位が与えられる第１導体６１が、グランド電位とは異なる電位が与えられる第２導体６２の周囲を囲うように設けられることを特徴とする。このような構成とすることで、薄膜コンデンサ１の使用時に電流が流れることでグランド電位とは異なる電位が与えられる第２導体６２において電界放出が発生した場合でも、第２導体６２の周囲に設けられたグランド電位が与えられる第１導体６１により緩和することができる。したがって、第２導体６２がアンテナとして機能して他の電子部品等に対するノイズ源となることを防ぐことができる。
【００４８】
また、薄膜コンデンサ１では、再配線層として複数の配線層（第１配線層３１及び第２配線層３２）が設けられているが、複数の配線層のそれぞれにおいて、第２導体６２が第１導体６１により囲われている構造となっている。複数の配線層の一部において、第２導体６２が第１導体６１に囲われていない状態となっている場合、その配線層において外部への電界放出が発生する可能性がある。これに対して、複数の配線層のそれぞれにおいて第１導体６１により第２導体６２を囲い電界放出を抑制する構成とすることで、外部への電界放出を効果的に抑制することができる。
【００４９】
特に、薄膜コンデンサ１では、第１配線層３１及び第２配線層３２のそれぞれにおいて、複数の第２導体６２の外周の全てが第１導体６１に囲われた状態となっている。このような場合、第２導体６２からの電界放出、特に配線層の延在方向に沿った放出を効果的に抑制することができる。
【００５０】
また、薄膜コンデンサ１では、図２及び図３に示すように、グランド電位が与えられるビア導体７０ａ，７０ｃ，７０ｅ，７０ｇと、グランド電位とは異なる電位が与えられるビア導体７０ｂ，７０ｄ，７０ｆ，７０ｈと、が混在した状態となっている。これらのビア導体７０ａ，７０ｃ，７０ｅ，７０ｇと、ビア導体７０ｂ，７０ｄ，７０ｆ，７０ｈと、では、電流の流れる方向が互いに逆となり、電流が流れることによるＥＳＬ（等価直列インダクタンス）及びＥＳＲ（等価直列抵抗）の上昇を打ち消し合うことができる。したがって、絶縁層４０内における電流経路における電流の流れる方向の偏りが抑制され、低ＥＳＬ化及び低ＥＳＲ化が実現される。なお、与えられる電位が互いに異なるビア導体同士（例えば、ビア導体７０ａとビア導体７０ｂ）の距離は、０．２０μｍ〜１００μｍ程度であることが好ましい。このような構成である場合に、ビア導体間でのＥＳＬの上昇の打ち消しによる上記のＥＳＬ，ＥＳＲの低減効果がさらに高められる。
【００５１】
また、薄膜コンデンサ１では、容量部１０における最下層の電極層１１に対してグランド電位が与えられる構成となっている。すなわち、容量部１０においては、グランド電位が与えられる電極層１１（第１電極層）が、グランド電位とは異なる電位が与えられる電極層１２，１４，１６，１８（第２電極層）よりも、下方、すなわち再配線層から離間する位置に設けられている。したがって、第２導体６２又は容量部１０における電極層１２，１４，１６，１８からの電界放出がある場合でも、グランド電位が与えられた電極層１１が下方側（基材２側）への電界放出を抑制することができる。薄膜コンデンサ１のように、容量部１０の下方に十分な厚さの基材２が設けられている場合には、基材２が電界放出を抑制することができるが、例えば、最下層の電極層１１が基材としての機能を有している場合には、電極層１１に対してグランド電位を与えることで、容量部１０又はその上方からの電界放出を電極層１１により抑制することが可能となる。
【００５２】
第１導体６１により第２導体６２を囲うことで、電界放出が抑制されることについて確認した結果、及びＥＳＲ及びＥＳＬを評価した結果について説明する。
【００５３】
図４は、本実施形態に係る薄膜コンデンサ１及び比較例に係る薄膜コンデンサに対して電流を流して電場を発生させた場合の電界放出のシミュレーションをＨＦＳＳ（High-Frequency  Structure  Simulator：ＡＮＳＹＳ社製、電磁界シミュレーションソフトウェア）を用いて行った結果を示す図である。図４（Ａ）は、本実施形態に係る薄膜コンデンサ１をモデルとして設定した場合（ただし容量部１０の電極層の数は８層となっている）に、当該モデルに対して製品端子入出力間に１Ｗのパワーを周波数３００ＭＨｚで発生させた場合の電界放出をシミュレートした結果を示している。また、図４（Ｂ）は、図４（Ａ）のシミュレーションに用いた本実施形態に係る薄膜コンデンサ１に対応するモデルと比較して、第１配線層３１の第１導体６１と第２導体６２とを入れ替えた薄膜コンデンサをモデルとして設定し、同一の条件でシミュレートした結果を示している。図４（Ａ）及び図４（Ｂ）のいずれにおいても、実線Ｌ１は、モデルとなる薄膜コンデンサの外形を示していて、破線Ｌ２は、基材表面を示している。すなわち、容量部及び再配線層は破線Ｌ２よりも上部に配置されている。
【００５４】
図４（Ａ）に示す結果では、薄膜コンデンサの内部では電界放出が発生しているが、外部（実線Ｌ１の外側）へは電界放出されていない。一方、図４（Ｂ）に示す結果では、薄膜コンデンサの外部（実線Ｌ１の外側）においても電界放出が発生していることがわかる。このように、再配線層における第１導体６１と第２導体６２との配置によって、外部への電解放出には差異が生じることが確認された。
【００５５】
（変形例）
上記実施形態では、薄膜コンデンサ１の再配線層である第１配線層３１及び第２配線層３２において、第２導体６２の外周が全て第１導体６１により覆われている状態について説明した。ただし、第２導体６２が第１導体６１により「囲われている」状態とは、第２導体６２の周囲全てが第１導体６１により覆われている状態に限定されず、第２導体６２の外周の一部が第１導体６１には覆われておらず、外方に露出している状態も含まれる。例えば、第１配線層３１のように、第２導体６２の外周が長辺（ビア導体７０ｂ，７０ｄ，７０ｅ，７０ｈの延在方向に延びる領域）と、短辺（ビア導体７０ｂ，７０ｄ，７０ｅ，７０ｈの延在方向に対して交差する方向に延びる領域）とを有している場合、第２導体６２の外周のうち長辺側の領域は第１導体６１に囲われている、すなわち、第２導体６２の長辺側の端部に対して第１導体６１が近接配置していて、長辺側の端部は外方に露出していないことが好ましい。一方、第２導体６２の短辺側の端部は、外方に露出していない場合でも、第１導体６１の配置によっては、第２導体６２からの電界放出を抑制することができる。
【００５６】
図５（Ａ）は、再配線層である第１配線層３１における第１導体６１及び第２導体６２の配置の変更例を示す図である。図５（Ａ）に示す例では、８つの第２導体６２それぞれにおいて、外周のうち第１配線層３１の端部と近接する位置の第１導体６１にスリットＳが設けられている。薄膜コンデンサとしては、スリットＳに対応する領域には上下の絶縁層４０を形成する絶縁材料が入り込む状態となる。すなわち、スリットＳのある位置では、第２導体６２の外周と第１配線層３１外部との間に第１導体６１が介在しない状態となる。このような場合でも、スリットＳの幅に依存せずスリットＳの周囲の第１導体６１によって第２導体６２からの電界放出を抑制することができる。
【００５７】
図６は、第１配線層３１におけるスリットＳの幅を変化させた薄膜コンデンサについて、電場を発生させた場合の電界放出のシミュレーションをＨＦＳＳ（High-Frequency  Structure  Simulator）を用いて行った結果を示す図である。図６は、本実施形態に係る薄膜コンデンサ１（ただし容量部１０の電極層の数は８層となっている）について、第１配線層３１の第１導体６１に図５（Ａ）に示すようなスリットＳを設けたモデルを設定し、当該モデルに対して製品端子入出力間に１Ｗのパワーを周波数３００ＭＨｚで発生させた場合の電界放出をシミュレートした結果を示している。図６（Ａ）は、スリット幅Ｗ１が３０μｍである場合のシミュレーション結果を示す図であり、図６（Ｂ）は、スリット幅Ｗ１が６０μｍである場合のシミュレーション結果を示す図であり、図６（Ｃ）は、スリット幅Ｗ１が１２０μｍである場合のシミュレーション結果を示す図である。なお、スリットＳの長さＷ２（すなわち、第１導体６１の端部（第１配線層３１の端部）から第２導体６２の端部までの距離）は、それぞれ７５μｍとし、第２導体６２の幅Ｗ３は、それぞれ６０μｍとした。また、図６（Ａ）〜（Ｃ）における実線Ｌ１及び破線Ｌ２は、図４と同様である。すなわち、実線Ｌ１は、モデルとなる薄膜コンデンサの外形を示していて、破線Ｌ２は、基材表面を示している。
【００５８】
図６（Ａ）〜（Ｃ）に示す結果では、薄膜コンデンサの内部では電界放出が発生していて、その分布は各モデルにおいて互いに異なっているが、外部（実線Ｌ１の外側）へは電界放出されていない。このように、第２導体６２を囲む第１導体６１の一部にスリットＳが形成されている場合であっても、第１導体６１により、外部への電解放出が抑制されることが確認された。
【００５９】
なお、第１配線層３１のように第２導体６２の外形が長辺／短辺を有する形状ではない場合もある。この場合、第２導体６２の外周のうちの７５％以上が第１導体６１により囲われている状態であると、第２導体６２が外部に露出されている場合と比較して、第２導体６２による外部への電界放出を抑制することができると考えられる。ただし、第１導体６１の端部に対して第２導体６２の端部が外方（配線層の外側）に突出している場合には、当該領域において外部への電界放出が発生する可能性があると考えられる。したがって、第１導体６１の端部に対して第２導体６２の端部が突出していない構成とすることが好ましい。
【００６０】
図５（Ｂ）は、再配線層である第１配線層３１における第１導体６１及び第２導体６２の配置の変更例を示す図である。図５（Ｂ）に示す例では、８つの第２導体６２それぞれにおいて、一方の短辺側の端部が第１導体６１のスリットＳ等を介さずに外部（第１配線層３１の端部）に露出している例を示している。この場合、第２導体６２の四辺のうち三辺の周囲は第１導体６１に囲われているが、短辺側の一方の周囲は第１導体６１に囲われていない状態となっている。このような構造とした場合でも、第１導体６１に囲われていない側の第２導体６２の端部が、第１導体６１の端部と同じ位置もしくはそれよりも内側である場合には、第１導体６１によって外部への電界放出が抑制される。一方、第１導体６１に囲われていない側の第２導体６２の端部が、第１導体６１の端部よりも外側である場合には、外部への電界放出が発生する。ただし、第２導体６２の突出量によって外部への電界放出の量は変化すると考えられる。
【００６１】
図７は、第１配線層３１における第１導体６１に対する第２導体６２の突出量を変化させた薄膜コンデンサについて、電場を発生させた場合の電界放出のシミュレーションをＨＦＳＳ（High-Frequency  Structure  Simulator）を用いて行った結果を示す図である。図６は、本実施形態に係る薄膜コンデンサ１（ただし容量部１０の電極層の数は８層となっている）について、第１配線層３１の第２導体６２が図５（Ｂ）に示すように外部に露出した状態のモデルを設定し、当該モデルに対して製品端子入出力間に１Ｗのパワーを周波数３００ＭＨｚで発生させた場合の電界放出をシミュレートした結果を示している。図７（Ａ）は、第１導体６１の端部Ａ１（図５（Ｂ）参照）に対する第２導体６２の端部Ａ２（図５（Ｂ））の突出量を０μｍとした場合のシミュレーション結果を示す図である。なお、図５（Ｂ）に示す例では、端部Ａ１よりも端部Ａ２が内側にあるため、突出量はマイナスとなっている。図７（Ｂ）は、第１導体６１の端部Ａ１に対する第２導体６２の端部Ａ２の突出量を１０μｍとした場合（すなわち、第２導体６２の端部が１０μｍ突出している場合）のシミュレーション結果を示す図であり、図７（Ｃ）は、第１導体６１の端部Ａ１に対する第２導体６２の端部Ａ２の突出量を２５μｍとした場合（すなわち、第２導体６２の端部が２５μｍ突出している場合）のシミュレーション結果を示す図であり、図７（Ｄ）は、第１導体６１の端部Ａ１に対する第２導体６２の端部Ａ２の突出量を４０μｍとした場合（すなわち、第２導体６２の端部が４０μｍ突出している場合）のシミュレーション結果を示す図である。なお、第２導体６２の幅Ｗ３（図５（Ａ）参照）は、それぞれ６０μｍとした。また、図７（Ａ）〜（Ｄ）における実線Ｌ１及び破線Ｌ２は、図４及び図６と同様である。すなわち、実線Ｌ１は、モデルとなる薄膜コンデンサの外形を示していて、破線Ｌ２は、基材表面を示している。
【００６２】
図７（Ａ）に示す結果では、薄膜コンデンサの内部では電界放出が発生しているが、外部（実線Ｌ１の外側）へは電界放出されていない。一方、図７（Ｂ）〜（Ｄ）に示す結果では、薄膜コンデンサの外部（実線Ｌ１の外側）においても電界放出が発生していることがわかる。さらに、外部への第２導体６２の突出量が増加するにつれて、電界放出の広がり及び強度が大きくなっている。このように、第２導体６２の端部が第１導体６１の端部よりも突出していると、外部への電界放出が発生することが確認された。
【００６３】
このように、第１導体６１により第２導体６２をどのように囲むかによって、電界放出の抑制効果は大きく変わる。少なくとも、第２導体６２の外周の７５％以上が第１導体６１によって囲われている場合には、第２導体６２が外側（再配線層の端部側）に設けられている場合と比較して、外部への電界放出を好適に抑制することができる。さらに、第２導体６２の端部が第１導体６１の端部と同じ位置または内側となるように第２導体６２の配置を制御することで、第１導体６１により第２導体６２からの電界放出をゼロまたはそれに近い状態を実現することができる。
【００６４】
また、第２導体６２と、第２導体６２を囲む第１導体６１の距離が離間している場合、第１導体６１による電界放出の抑制効果は低くなる可能性がある。第２導体６２からの電界放出をその周囲の第１導体６１により抑制する場合、第２導体６２と隣接する第１導体６１との距離（端部同士の距離）は、第２導体６２の最少幅以下であることが好ましい。電界放出の抑制効果は、再配線部における導体層間の距離によっても変動する。この値は第２導体６２と隣接する第１導体６１との距離（端部同士の距離）以下となる場合に電界放出の抑制効果がさらに高くなる。このような関係を満たす場合に、第１導体６１によって第２導体６２からの電界放出を効果的に抑制することができる。
【００６５】
さらに、上記実施形態の薄膜コンデンサ１では、容量部１０及び再配線層（第１配線層３１及び第２配線層３２）が薄膜コンデンサ１の外周周辺まで延在している場合について説明したが、再配線層の第２導体６２からの電界放出をさらに抑制する構成として、薄膜コンデンサの周縁に第１導体６１と同じくグランド電位が与えられるビア導体を別途設けた電子部品内蔵基板の構成とすることができる。
【００６６】
図８では、上記の構成を有する電子部品内蔵基板３として、薄膜コンデンサ１がグランド配線層２Ａ上の中央付近に配置されて、薄膜コンデンサ１の周囲に第１配線層３３、第２配線層３４、及びグランド配線層２Ｂを貫通して上下方向にグランド配線層２Ａまで延びるビア導体７５が設けられた例を示している。電子部品内蔵基板３では、グランド配線層２Ａがニッケル（Ｎｉ）や銅（Ｃｕ）等の導体材料から構成されていて、容量部１０との間には絶縁層４０が設けられることで、グランド配線層２Ａと薄膜コンデンサ１の間は絶縁される。また、グランド配線層２Ｂがニッケル（Ｎｉ）や銅（Ｃｕ）等の導体材料から構成されていて、薄膜コンデンサ１上であって、第１配線層３３及び第２配線層３４の下方に設けられる。電子部品内蔵基板３では、グランド配線層２Ａは、ビア導体７５により、グランド配線層２Ｂ等と同じグランド電位が与えられる。したがって、電子部品内蔵基板３では、薄膜コンデンサ１の周囲と、再配線層における第２導体６２の周囲と、が、グランド電位が与えられる導体材料により囲われた状態となる。このような構成とすることで、電子部品内蔵基板３に対して電流を流して電場を発生させた場合の第２導体６２からの電界放出をさらに抑制することが可能となる。また、電子部品内蔵基板３では、薄膜コンデンサ１からの電界放出を抑制することも可能となる。
【００６７】
図９は、上記の構成を有する他の携帯の電子部品内蔵基板４として、グランド配線層２Ａが薄膜コンデンサ１の下方の絶縁層４０内に設けられている構成を示している。このような構成であっても、電子部品内蔵基板３に対して電流を流して電場を発生させた場合の第２導体６２からの電界放出をさらに抑制することが可能となる。また、電子部品内蔵基板３では、薄膜コンデンサ１からの電界放出を抑制することも可能となる。
【００６８】
なお、図８，９に示す電子部品内蔵基板３，４において、薄膜コンデンサ１の周囲に設けられるビア導体７５の数は特に限定されないが、ビア導体７５の数が多くあり、複数のビア導体７５が近接して配置される（例えば、２０μｍ程度）と、ビア導体７５による電界放出の抑制効果が高められる。また、ビア導体７５に代えて、より幅広の導体板を上下方向に延びるように設けてもよい。この場合でも、この導体板をグランド電位とすることで、電界放出の抑制効果を得ることができる。
【００６９】
以上、本発明の実施形態について説明してきたが、本発明は上記の実施形態に限定されず、種々の変更を行うことができる。例えば、上記の実施形態では、容量部１０が８つの電極層（電極層１１〜電極層１８）及び７つの誘電体層２０（２０ａ〜２０ｇ）を有する場合について説明したが、容量部１０が有する電極層及び誘電体層の層数は特に限定されず、任意に変更可能である。
【００７０】
また、上記の実施形態では、再配線層として、２層の配線層（第１配線層３１及び第２配線層３２）を有する場合について説明したが、再配線層の層数は複数であれば特に限定されず、任意に変更可能である。なお、再配線層の層数が変更された場合であっても、全ての再配線層において、グランド電位が与えられる第１導体６１が、グランド電位とは異なる電位が与えられる第２導体６２を囲う構成とすることで、第２導体６２からの電界放出を好適に抑制することができる。
【００７１】
また、再配線層の各層における第１導体６１及び第２導体６２の形状は、薄膜コンデンサに求められる機能等に応じて適宜変更することができる。
【符号の説明】
【００７２】
１…薄膜コンデンサ、２…基材、３…電子部品内蔵基板、１０…容量部、１１〜１８…電極層、２０…誘電体層、３１…第１配線層、３２…第２配線層、４０…絶縁層、５０…外部端子、６１…第１導体、６２…第２導体、７０…ビア導体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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