(57)【要約】【課題】本発明は、電圧および電流の発振が生じることを防止することが可能な半導体装置およびその製造方法を提供することを目的とする。【解決手段】本発明による半導体装置は、ｎ型シリコン基板１と、ｎ型シリコン基板１の裏面内に形成され、裏面からの深さが異なる複数のプロトンの濃度のピークを有する第１ｎ型バッファ層８とを備え、第１ｎ型バッファ層８は、裏面から近い方の位置に存在するピークからｎ型シリコン基板１の表面に向かうプロトンの濃度の勾配が、裏面から遠い方の位置に存在するピークから表面に向かうプロトンの濃度の勾配よりも小さい。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一方主面内に形成され、前記一方主面からの深さが異なる複数のプロトンの濃度のピークを有する第１バッファ層と、
を備え、
前記第１バッファ層は、前記一方主面から近い方の位置に存在する前記ピークから前記半導体基板の他方主面に向かう前記プロトンの濃度の勾配が、前記一方主面から遠い方の位置に存在する前記ピークから前記他方主面に向かう前記プロトンの濃度の勾配よりも小さいことを特徴とする、半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の一方主面内に形成され、前記一方主面からの深さが異なる複数のプロトンの濃度のピークを有する第１バッファ層と、
を備え、
前記第１バッファ層は、前記一方主面から近い方の位置に存在する前記ピークの半値幅が、前記一方主面から遠い方の位置に存在する前記ピークの半値幅よりも大きいことを特徴とする、半導体装置。
【請求項３】
各前記ピークから前記他方主面に向かう前記プロトンの濃度の勾配は、２．０Ｅ１４ｃｍ３／μｍ以下であることを特徴とする、請求項１に記載の半導体装置。
【請求項４】
各前記ピークの半値幅は、１．０μｍ以上であることを特徴とする、請求項２に記載の半導体装置。
【請求項５】
前記第１バッファ層は、最も前記一方主面側の領域の前記プロトンの濃度が、前記半導体基板の不純物濃度以下であることを特徴とする、請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１バッファ層は、各前記プロトンの濃度のピークが、前記一方主面から前記半導体基板の他方主面に向かって小さくなることを特徴とする、請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１バッファ層は、各前記プロトンの濃度のピークを３つ以上有することを特徴とする、請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１バッファ層は、前記一方主面からの深さが２０μｍ以上であることを特徴とする、請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１バッファ層の前記一方主面側に形成された第２バッファ層をさらに備えることを特徴とする、請求項１から８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第２バッファ層の不純物は、リンまたはヒ素であることを特徴とする、請求項９に記載の半導体装置。
【請求項１１】
前記半導体装置は、絶縁ゲート型バイポーラトランジスタまたはダイオードであることを特徴とする、請求項１から１０のいずれか１項に記載の半導体装置。
【請求項１２】
請求項１から１１のいずれか１項に記載の半導体装置の製造方法であって、
前記第１バッファ層は、イオン注入機を用いて、１．５ＭｅＶ以下の異なる加速電圧かつ異なる注入角度で複数回のイオン注入を行うことによって形成されることを特徴とする、半導体装置の製造方法。
【請求項１３】
請求項１から１１のいずれか１項に記載の半導体装置の製造方法であって、
前記第１バッファ層は、前記半導体基板の前記一方主面内における前記第１バッファ層を形成すべき領域を遮蔽した遮蔽物を介して、イオン注入機を用いて１．５ＭｅＶ以下の異なる加速電圧で複数回のイオン注入を行うことによって形成されることを特徴とする、半導体装置の製造方法。
【請求項１４】
請求項１０に記載の半導体装置の製造方法であって、
前記第１バッファ層は、ファーネスアニールで前記プロトンを活性化させることによって形成され、
前記第２バッファ層は、レーザーアニールで前記リンまたは前記ヒ素を活性化させることによって形成されることを特徴とする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴという）またはダイオードなどの半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
省エネルギーの観点から、汎用インバータおよびＡＣサーボ等の分野で三相モータの可変速制御を行うためのパワーモジュール等にＩＧＢＴまたはダイオードが使用されている。インバータ損失を減らすために、ＩＧＢＴまたはダイオードには、スイッチング損失およびオン電圧が低いデバイスが求められている。
【０００３】
オン電圧の大半は耐圧保持に必要な厚いｎ型ベース層の抵抗であり、当該抵抗を低減させるためにはウエハを薄くすることが有効である。しかし、ウエハを薄くすると、コレクタ電圧が印加されると空乏層がウエハの裏面に到達し、耐圧の低下またはリーク電流の増大が生じる。従って、一般的に、ＩＧＢＴのコレクタ側またはダイオードのカソード側には、基板濃度よりも高く、かつ浅いｎ＋型バッファ層をイオン注入機で形成している。ここで、基板濃度とは、基板に含まれる不純物濃度のことをいう。
【０００４】
しかし、製造技術の技術革新に伴い、ウエハの厚みが耐圧を確保することができる厚み付近まで薄くなってきたことから、浅いｎ＋型バッファ層ではＩＧＢＴまたはダイオードがスイッチング動作する時に、電源電圧＋Ｌ＊ｄｉ／ｄｔで決まるサージ電圧がコレクタ−エミッタ間またはカソード−アノード間に印加され、表面側から拡張した空乏層が裏面側に到達すると、キャリアが枯渇し、電圧および電流の発振が生じてしまう。発振が生じると、放射ノイズが発生し、周辺の電子機器に悪影響を及ぼしてしまう。
【０００５】
一方、裏面側に濃度が低く、かつ３０μｍ程度の深いｎ＋型バッファ層を形成することによって、スイッチング時にコレクタまたはカソードに大きな電圧が印加されても空乏層を緩やかに止めることができる。その結果、裏面側のキャリアの枯渇を防ぎ、滞留させることによって、急峻な電圧の上昇を防ぐことができる。
【０００６】
３０μｍ程度の深いｎ＋型バッファ層をリン（Ｐ）の拡散で形成する場合、１１００℃のような高温の熱処理でも２４時間以上かかるため、量産性が低い。他には、サイクロトロンまたはバンデグラフ等の加速器を用いる方法がある（例えば、特許文献１参照）。例えば、８ＭｅＶの加速電圧でシリコン基板にプロトンを照射した場合、飛程は約４８０μｍであり、半値幅は約２０μｍとなる。飛程の位置を調整するために、プロトンを直接シリコンに打ち込むのではなく、アブソーバ越しに打ち込むことによって、照射エネルギーを減速させ、シリコンの表面付近にブロードなプロトンのピークを形成することができる。その後、３５０℃〜４５０℃で１時間〜５時間の熱処理を実施することによって、プロトンが活性化してｎ型領域を形成することができる。しかし、放射線の問題で、加速器本体を１ｍ〜４ｍの厚さのコンクリート遮蔽体で囲む必要があり、通常の半導体工場では容易に使用することができない。
【０００７】
近年、注入機の技術開発の発展に伴い、一般的なイオン注入機を改造したプロトン注入機を用いて複数回のプロトン注入を行うことによって、３０μｍ程度のバッファ層を形成することが可能になった（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１３−１３８１７２号公報
【特許文献２】国際公開第２０１６／１４７２６４号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
複数回のプロトン注入を行うことによって形成されたバッファ層は、複数のプロトンの濃度のピークを有している。このようなバッファ層は、深いバッファ層であるが、各ピークにおける濃度分布がブロードな形状にならないという問題があった。特に、プロトン注入時の加速電圧が小さい低エネルギー側では、ピークの半値幅が小さいため、ピークの濃度勾配が急峻になってしまい、空乏層を緩やかに止めることができないという問題があった。具体的には、バッファ層の濃度勾配が急になってしまい、ＩＧＢＴのターンオフ時またはダイオードのリカバリー時に、表面から伸びた空乏層が裏面側のバッファ層で急激に止まってしまうことによって、電圧および電流の発振が生じる可能性があった。
【００１０】
本発明は、このような問題を解決するためになされたものであり、電圧および電流の発振が生じることを防止することが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、本発明による半導体装置は、半導体基板と、半導体基板の一方主面内に形成され、一方主面からの深さが異なる複数のプロトンの濃度のピークを有する第１バッファ層とを備え、第１バッファ層は、一方主面から近い方の位置に存在するピークから半導体基板の他方主面に向かうプロトンの濃度の勾配が、一方主面から遠い方の位置に存在するピークから他方主面に向かうプロトンの濃度の勾配よりも小さい。
【００１２】
また、本発明による半導体装置の製造方法は、イオン注入機を用いて、１．５ＭｅＶ以下の異なる加速電圧かつ異なる注入角度で複数回のイオン注入を行うことによって第１バッファ層を形成する。
【発明の効果】
【００１３】
本発明によると、半導体装置は、半導体基板と、半導体基板の一方主面内に形成され、一方主面からの深さが異なる複数のプロトンの濃度のピークを有する第１バッファ層とを備え、第１バッファ層は、一方主面から近い方の位置に存在するピークから半導体基板の他方主面に向かうプロトンの濃度の勾配が、一方主面から遠い方の位置に存在するピークから他方主面に向かうプロトンの濃度の勾配よりも小さいため、電圧および電流の発振が生じることを防止することが可能となる。
【００１４】
また、半導体装置の製造方法は、イオン注入機を用いて、１．５ＭｅＶ以下の異なる加速電圧かつ異なる注入角度で複数回のイオン注入を行うことによって第１バッファ層を形成するため、電圧および電流の発振が生じることを防止することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１による半導体装置の構成の一例を示す断面図である。
【図２】本発明の実施の形態１による半導体装置の濃度分布の一例を示す図である。
【図３】本発明の実施の形態１による半導体装置のバッファ層における濃度勾配の一例を示す図である。
【図４】本発明の実施の形態１による半導体装置の製造工程の一例を示す断面図である。
【図５】本発明の実施の形態１による半導体装置の製造工程の一例を示す断面図である。
【図６】本発明の実施の形態１による半導体装置の製造工程の一例を示す断面図である。
【図７】本発明の実施の形態１による半導体装置の製造工程の一例を示す断面図である。
【図８】本発明の実施の形態１による半導体装置の製造工程の一例を示す断面図である。
【図９】本発明の実施の形態１による半導体装置の製造工程の一例を示す断面図である。
【図１０】本発明の実施の形態１による半導体装置の製造工程の一例を示す断面図である。
【図１１】本発明の実施の形態１による半導体装置の製造工程の一例を示す断面図である。
【図１２】本発明の実施の形態１による半導体装置の構成の一例を示す断面図である。
【図１３】本発明の実施の形態２による半導体装置の構成の一例を示す断面図である。
【図１４】本発明の実施の形態２による半導体装置の濃度分布の一例を示す図である。
【図１５】本発明の実施の形態２による半導体装置のバッファ層における半値幅の一例を示す図である。
【図１６】本発明の実施の形態２による半導体装置の構成の一例を示す断面図である。
【図１７】本発明の実施の形態３による半導体装置の構成の一例を示す断面図である。
【図１８】本発明の実施の形態３による半導体装置の濃度分布の一例を示す図である。
【図１９】本発明の実施の形態３による半導体装置の構成の一例を示す断面図である。
【図２０】デバイスシミュレーションで耐圧１２００ＶクラスのＩＧＢＴで行ったＬ負荷スイッチングのターンオフ波形の一例を示す図である。
【図２１】前提技術による半導体装置の構成の一例を示す断面図である。
【図２２】前提技術による半導体装置の構成の一例を示す断面図である。
【図２３】前提技術による半導体装置の濃度分布の一例を示す図である。
【図２４】前提技術による半導体装置の濃度分布の一例を示す図である。
【発明を実施するための形態】
【００１６】
本発明の実施の形態について、図面に基づいて以下に説明する。
【００１７】
＜前提技術＞
本発明の前提となる技術である前提技術について説明する。
【００１８】
上述の通り、浅いｎ＋型バッファ層を有するＩＧＢＴまたはダイオードでは、電圧および電流の発振が生じてしまうという問題がある。一方、リンの拡散で形成した３０μｍ程度の深いｎ＋型バッファ層を有するＩＧＢＴまたはダイオードでは、電圧および電流の発振を防ぐことができる。
【００１９】
図２０は、デバイスシミュレーションで耐圧１２００ＶクラスのＩＧＢＴで行った、リンで形成されたｎ＋型バッファ層の深さが２μｍと３０μｍであるＬ負荷スイッチングのターンオフ波形を示す図である。スイッチング条件は、Ｖｃｅ＝９００Ｖ、Ｉｃ＝１５０Ａである。図２０に示すように、ｎ＋型バッファ層の深さが２μｍの場合は波形が発振しているが、ｎ＋型バッファ層の深さが３０μｍの場合は発振が生じていない。
【００２０】
図２１は、前提技術による半導体装置の構成の一例を示す断面図である。図２１に示す半導体装置は、ＩＧＢＴである。
【００２１】
図２１に示すように、半導体基板であるｎ型シリコン基板１の表面内には、ｐ型ベース層２が形成されている。ｐ型ベース層２の表面内には、ｎ＋型エミッタ層３およびｐ＋型層４が形成されている。ｐ型ベース層２およびｎ＋型エミッタ層３を貫通するトレンチ内に、ゲート絶縁膜を介してトレンチゲート５が形成されている。すなわち、ｎ型シリコン基板１は、ｐ型ベース層２、ｎ＋型エミッタ層３、ｐ＋型層４、およびトレンチゲート５を含んでいる。
【００２２】
トレンチゲート５上には、層間絶縁膜６が形成されている。ｎ型シリコン基板１の表面および層間絶縁膜６を覆うようにエミッタ電極７が形成されている。エミッタ電極７は、ｐ＋型層４と電気的に接続されている。
【００２３】
ｎ型シリコン基板１の裏面内には、第１ｎ型バッファ層１９、第２ｎ型バッファ層９、およびコレクタ層１０が形成されている。すなわち、ｎ型シリコン基板１は、第１ｎ型バッファ層１９、第２ｎ型バッファ層９、およびコレクタ層１０を含んでいる。コレクタ層１０上には、コレクタ電極１１が形成されている。コレクタ電極１１は、コレクタ層１０と電気的に接続されている。第２ｎ型バッファ層９は、裏面からのホールの供給を調整し、リーク電流を低減するために形成されている。しかし、第１ｎ型バッファ層１９でも濃度を最適化することによってリーク電流を調整することができる。従って、第２ｎ型バッファ層９は、必ずしも形成する必要はない。
【００２４】
図２２は、前提技術による半導体装置の構成の一例を示す断面図である。図２２に示す半導体装置は、ダイオードである。
【００２５】
図２２に示すように、ｎ型シリコン基板１の表面内には、ｐ型アノード層１２が形成されている。すなわち、ｎ型シリコン基板１は、ｐ型アノード層１２を含んでいる。ｐ型アノード層１２上には、アノード電極１３が形成されている。アノード電極１３は、ｐ型アノード層１２と電気的に接続されている。
【００２６】
ｎ型シリコン基板１の裏面内には、第１ｎ型バッファ層１９、第３ｎ型バッファ層１４、およびカソード層１５が形成されている。すなわち、ｎ型シリコン基板１は、第１ｎ型バッファ層１９、第３ｎ型バッファ層１４、およびカソード層１５を含んでいる。
【００２７】
カソード層１５上には、カソード電極１６が形成されている。カソード電極１６は、カソード層１５と電気的に接続されている。カソード層１５は、カソード電極１６とオーミック接触をとるために高濃度のｎ型のカソード層である。しかし、第３ｎ型バッファ層１４のｎ型を高濃度とすることによって、第３ｎ型バッファ層１４はカソード層１５の役割を兼ねることができる。従って、カソード層１５は、必ずしも形成する必要はない。
【００２８】
図２３は、図２１に示す半導体装置の濃度分布の一例を示す図である。図２４は、図２２に示す半導体装置の濃度分布の一例を示す図である。
【００２９】
図２３，２４において、実線は、複数回のプロトン注入で第１ｎ型バッファ層１９を形成した場合の濃度分布を示している。第１ｎ型バッファ層１９は、３つの濃度のピークを有する構造である。このように、複数のプロトン注入で形成した第１ｎ型バッファ層１９の構造のことを、以下では「バッファ構造Ａ」という。なお、実線に付された破線は、濃度勾配および半値幅を示している。
【００３０】
図２３，２４において、破線は、長時間の熱処理でリンを拡散することによって第１ｎ型バッファ層１９を形成した場合、またはサイクロトロンを用いて８ＭｅＶ程度の高加速エネルギーでアブソーバ越しにプロトンを注入することによって第１ｎ型バッファ層１９を形成した場合の濃度分布を示している。このように、長時間の熱処理でリンを拡散することによって形成した第１ｎ型バッファ層１９、またはサイクロトロンを用いて８ＭｅＶ程度の高加速エネルギーでアブソーバ越しにプロトンを注入することによって形成した第１ｎ型バッファ層１９の構造のことを、以下では「バッファ構造Ｂ」という。
【００３１】
深いバッファ層は、ＩＧＢＴまたはダイオードがオフする時に、空乏層の伸びを緩やかに止めることによって発振を防止することができる。従って、表面側に近い方の濃度が低く、裏面側に向かって徐々に緩やかに濃度が高くなっていくバッファ構造Ｂの方が望ましい。しかし、上述の通り、バッファ構造Ｂの場合、量産性が低い、または容易に使用することができない等の問題がある。
【００３２】
一方、バッファ構造Ａは、各ピークにおける濃度分布がブロードな形状にならないという問題がある。これは、プロトンがｎ型にドナー化するためには、注入された水素原子、および注入時に形成された結晶欠陥が必要であり、熱処理を行うと、ピークから裏面側のプロトンが通過した領域ではプロトンが拡散すると濃度分布の形状は比較的ブロードになるが、ピークから表面側には水素が抜けていくにもかかわらず結晶欠陥が少ないためあまり拡散されず、濃度勾配が急峻になる。特に、プロトン注入時の加速電圧が小さい低エネルギー側では、ピークの半値幅が小さいため濃度勾配が急峻になってしまい、空乏層を緩やかに止めることができず、電圧および電流の発振が生じる可能性があった。従って、濃度勾配をできるだけ緩やかにすることが望ましい。
【００３３】
本発明は、上記の問題を解決するためになされたものであり、以下に詳細に説明する。
【００３４】
＜実施の形態１＞
＜構成＞
図１は、本発明の実施の形態１による半導体装置の構成の一例を示す断面図である。図１に示す半導体装置は、ＩＧＢＴである。本実施の形態１による半導体装置は、第１ｎ型バッファ層８の構造に特徴を有している。その他の構成は、図２１に示す前提技術による半導体装置と同様であるため、ここでは詳細な説明を省略する。
【００３５】
図２は、図１に示す半導体装置の濃度分布の一例を示す図である。図２に示すように、第１ｎ型バッファ層８は、３つの濃度のピークを有する構造である。第１ｎ型バッファ層８において、ｎ型シリコン基板１の一方主面である裏面から近い方の位置に存在するピークからｎ型シリコン基板１の他方主面である表面に向かう濃度の勾配が、裏面から遠い方の位置に存在するピークから他方主面に向かうプロトンの濃度の勾配よりも小さい。なお、図中に付された破線は、濃度勾配を示している。
【００３６】
図３は、第１ｎ型バッファ層８の各ピークにおける濃度勾配の一例を示す図である。図３において、破線は、図２３に示す前提技術によるバッファ構造Ａの各ピークにおける濃度勾配を示している。実線は、本実施の形態１による第１ｎ型バッファ層８が有するバッファ構造の各ピークにおける濃度勾配を示している。なお、濃度勾配は、濃度のピーク位置と、当該ピーク位置から表面側に向かって濃度が低下していく際の最小濃度の位置との傾きで求めた。
【００３７】
図３に示すように、前提技術によるバッファ構造Ａでは、高加速エネルギーによって深いバッファ層を形成しているため、バッファ層が深くなるほど濃度勾配が緩くなっている。一方、本実施の形態１による第１ｎ型バッファ層８が有するバッファ構造では、全体的に濃度勾配が緩くなっており、深い位置でも濃度勾配は変わらない。また、全体的に、濃度勾配は２．０Ｅ１４ｃｍ３／μｍ以下になっている。
【００３８】
電圧および電流の発振を抑制するためには、裏面側から離れるに従って第１ｎ型バッファ層８における各ピークの濃度が低下していくことが望ましく、また、第１ｎ型バッファ層８の深さは２０μｍ以上であることが望ましい。
【００３９】
＜製造方法＞
図４〜１１は、本実施の形態１による半導体装置であるＩＧＢＴの製造工程の一例を示す図である。
【００４０】
図４に示すように、ｎ型シリコン基板１の表面側に、通常の表面プロセスによってＩＧＢＴの表面構造を形成する。図４は、ＩＧＢＴの表面プロセスが完了した時点を示しており、ウエハの厚みは７００μｍ程度でベアウエハとほぼ同じである。次に、図５に示すように、ｎ型シリコン基板１の裏面側をグラインダーまたはウェットエッチングによって、所望の厚みになるまで研磨する。この状態におけるｎ型シリコン基板１の裏面をｎ型シリコン基板１の一方主面と呼ぶ。また、当該一方主面に対向するｎ型シリコン基板１の主面をｎ型シリコン基板１の他方主面と呼ぶ。
【００４１】
次に、図６に示すように、一般的なイオン注入機を用いて、ｎ型シリコン基板１の裏面にプロトンを最大１５００ｋｅＶの異なる加速電圧で複数回注入する。プロトンの飛程は、５００ｋｅＶで６μｍ、１５００ｋｅＶで３０μｍ程度である。プロトンの注入時に注入角度を大きくすることによって、バッファ層の深さを浅くし、半値幅を大きくし、かつ濃度勾配を緩やかにすることができる。例えば、加速電圧を１５００ｋｅＶとし、かつ注入角度を６０°としてプロトンを注入すると、プロトンの注入深さは、注入角度が０°に対してｃｏｓ６０°＝０．５倍の深さの１５μｍとなり、濃度勾配が緩やかなバッファ層を形成することができる。このように、プロトンを注入する際の加速電圧および注入角度を調整することによって、リンを拡散することによって形成したバッファ層、またはサイクロトロンを用いてプロトンを注入することによって形成したバッファ層のような緩やかな濃度勾配を有するバッファ層を、一般的なイオン注入機を用いたプロトンの注入でも形成することが可能となる。本実施の形態１では、プロトンを注入する際の加速電圧および注入角度を調整することによって、図２に示すような濃度分布を有する第１ｎ型バッファ層８を形成する。
【００４２】
なお、プロトンの飛程および半値幅を制御する他の方法として、上記のように注入角度を変えず、ｎ型シリコン基板１の裏面をレジストまたは金属製のマスク等のアブソーバである遮蔽物を介して、イオン注入機を用いて１．５ＭｅＶ以下の異なる加速電圧で複数回のイオン注入を行う方法がある。当該方法によれば、プロトンの飛程を調整することができ、ｎ型シリコン基板１の裏面側の浅い領域に高加速電圧で形成するような半値幅の大きいバッファ層を形成することができる。
【００４３】
次に、図７に示すように、３５０℃〜４５０℃程度のファーネスアニールでプロトンの活性化を行い、第１ｎ型バッファ層８を形成する。次に、図８に示すように、加速電圧１ＭｅＶ以下でリンをｎ型シリコン基板１の裏面側の浅い領域に注入する。なお、図８では、不純物としてリンを注入する場合について示しているが、リンに代えてヒ素（Ａｓ）でもよい。次に、図９に示すように、レーザーアニールでリンの活性化を行い、第２ｎ型バッファ層９を形成する。第２ｎ型バッファ層９を形成することによって、リーク電流の増大を防止することができる。
【００４４】
次に、図１０に示すように、ｎ型シリコン基板１の裏面にボロン（Ｂ）を注入する。次に、図１１に示すように、レーザーアニールでボロンの活性化を行い、コレクタ層１０を形成する。
【００４５】
なお、上記のプロトンの注入、ファーネスアニール、リンおよびボロンの注入、およびレーザーアニールの各処理を行う順序は、注入後にアニールを実施するのであれば上記の順序に限るものではなく、製造上の簡便な方法を選択すれば良い。
【００４６】
その後、ｎ型シリコン基板１の裏面上に、Ａｌ／Ｔｉ／Ｎｉ／ＡｕまたはＡｌＳｉ／Ｔｉ／Ｎｉ／Ａｕ等のコレクタ電極１１をスパッタで形成する。最後に、ｎ型シリコン基板１とコレクタ電極１１とのコンタクト抵抗を低減するために熱処理を行う。このとき、プロトンの活性化の熱処理を兼ねてもよい。この場合、上記のプロトンを活性化させるための熱処理は不要である。上記の各工程を経て、図１に示すＩＧＢＴが完成する。
【００４７】
以上のことから、本実施の形態１によれば、図２に示すように、第１ｎ型バッファ層８は、ｎ型シリコン基板１の一方主面である裏面側から近い方の位置に存在するピークからｎ型シリコン基板１の他方主面である表面側に向かう濃度の勾配が、裏面側から遠い方の位置に存在するピークから他方主面に向かうプロトンの濃度の勾配よりも小さいバッファ構造を有している。従って、ＩＧＢＴのターンオフ時における空乏層の広がりが緩やかになり、電圧および電流の発振を防止することが可能となる。すなわち、ＩＧＢＴのターンオフ発振耐量を向上させることができる。また、イオン注入機で注入されたプロトンの濃度のピークにおける半値幅は小さくいため、第１ｎ型バッファ層８における濃度のピークを３つ以上にすることによって、全体的にブロードな濃度分布を有する第１ｎ型バッファ層８を形成することができる。
【００４８】
なお、上記ではＩＧＢＴについて説明したが、ダイオードのバッファ層もＩＧＢＴのバッファ層と同様の構成とすることによって、上記と同様の効果が得られる。図１２は、本実施の形態１によるダイオードの構成の一例を示す断面図である。本実施の形態１によるダイオードは、第１ｎ型バッファ層８の構造に特徴を有している。その他の構成は、図２２に示す前提技術によるダイオードと同様である。
【００４９】
ダイオードにおける第１ｎ型バッファ層８の構造は、上記のＩＧＢＴにおける第１ｎ型バッファ層８の構造と同様である。すなわち、ダイオードにおける第１ｎ型バッファ層８は、図２に示すようなバッファ構造を有している。また、ダイオードの製造方法は、上記のＩＧＢＴの製造方法と同様であり、ＩＧＢＴのコレクタ層１０がダイオードの第３ｎ型バッファ層またはカソード層１５となり、ＩＧＢＴのコレクタ電極１１がダイオードのカソード電極１６となる。このような構成とすることによって、ダイオードのリカバリー時における空乏層の広がりが緩やかになり、電圧および電流の発振を防止することができる。すなわち、ダイオードのリカバリー発振耐量を向上させることができる。
【００５０】
＜実施の形態２＞
図１３は、本発明の実施の形態２による半導体装置の構成の一例を示す断面図である。図１３に示す半導体装置は、ＩＧＢＴである。本実施の形態２による半導体装置は、第１ｎ型バッファ層１７の構造に特徴を有している。その他の構成および製造方法は、実施の形態１と同様であるため、ここでは詳細な説明を省略する。
【００５１】
図１４は、図１３に示す半導体装置の濃度分布の一例を示す図である。図１４に示すように、第１ｎ型バッファ層１７は、３つの濃度のピークを有する構造である。第１ｎ型バッファ層１７において、ｎ型シリコン基板１の一方主面である裏面から近い方の位置に存在するピークの半値幅が、裏面から遠い方の位置に存在するピークの半値幅よりも大きい。なお、図中に付された破線は、半値幅を示している。
【００５２】
図１５は、第１ｎ型バッファ層１７の各ピークにおける半値幅の一例を示す図である。図１５において、破線は、図２３に示す前提技術によるバッファ構造Ａの各ピークにおける半値幅を示している。実線は、本実施の形態２による第１ｎ型バッファ層１７が有するバッファ構造の各ピークにおける半値幅を示している。
【００５３】
図１５に示すように、前提技術によるバッファ構造Ａでは、高加速エネルギーによって深いバッファ層を形成しているため、バッファ層が深くなるほど半値幅が大きくなっている。一方、本実施の形態２による第１ｎ型バッファ層１７が有するバッファ構造では、第１ｎ型バッファ層１７の深い位置でも半値幅は大きくなっていない。また、各ピークにおける半値幅は、全て１．０μｍ以上になっている。
【００５４】
以上のことから、本実施の形態２によれば、図１４に示すように、第１ｎ型バッファ層１７は、ｎ型シリコン基板１の一方主面である裏面から近い方の位置に存在するピークの半値幅が、裏面から遠い方の位置に存在するピークの半値幅よりも大きいバッファ構造を有している。従って、ＩＧＢＴのターンオフ時における空乏層の広がりが緩やかになり、電圧および電流の発振を防止することが可能となる。すなわち、ＩＧＢＴのターンオフ発振耐量を向上させることができる。
【００５５】
なお、上記ではＩＧＢＴについて説明したが、ダイオードのバッファ層もＩＧＢＴのバッファ層と同様の構成とすることによって、上記と同様の効果が得られる。図１６は、本実施の形態２によるダイオードの構成の一例を示す断面図である。本実施の形態２によるダイオードは、第１ｎ型バッファ層１７の構造に特徴を有している。その他の構成および製造方法は、実施の形態１によるダイオードと同様である。
【００５６】
ダイオードにおける第１ｎ型バッファ層１７の構造は、上記のＩＧＢＴにおける第１ｎ型バッファ層１７の構造と同様である。すなわち、ダイオードにおける第１ｎ型バッファ層１７は、図１４に示すようなバッファ構造を有している。このような構成とすることによって、ダイオードのリカバリー時における空乏層の広がりが緩やかになり、電圧および電流の発振を防止することができる。すなわち、ダイオードのリカバリー発振耐量を向上させることができる。
【００５７】
＜実施の形態３＞
図１７は、本発明の実施の形態３による半導体装置の構成の一例を示す断面図である。図１７に示す半導体装置は、ＩＧＢＴである。本実施の形態３による半導体装置は、第１ｎ型バッファ層１８の構造に特徴を有している。その他の構成および製造方法は、実施の形態１または実施の形態２と同様であるため、ここでは詳細な説明を省略する。
【００５８】
図１８は、図１７に示す半導体装置の濃度分布の一例を示す図である。プロトンは、３５０℃〜４５０℃程度の熱処理を行うことによって拡散してドナー化する。しかし、当該熱処理が不十分である場合、プロトンがｎ型シリコン基板１の裏面の最表面まで拡散せずに結晶欠陥が残ってしまう。図１８に示すように、ＳＲ（Spreading Resistance）プロファイルにおいてｎ型シリコン基板１の濃度以下の領域があれば、当該領域に結晶欠陥が残存していると考えられる。結晶欠陥は、リーク増大等のデメリットがあるが、適正に残すことによってオン電圧を高くかつターンオフ損失が低い高速仕様のＩＧＢＴとすることができる。
【００５９】
以上のことから、本実施の形態３によれば、実施の形態１または実施の形態２による効果に加えて、図１８に示すように、第１ｎ型バッファ層１８が結晶欠陥を有する構造とすることによって、オン電圧を高くかつターンオフ損失が低い高速仕様のＩＧＢＴとすることができる。
【００６０】
なお、上記ではＩＧＢＴについて説明したが、ダイオードのバッファ層もＩＧＢＴのバッファ層と同様の構成とすることによって、上記と同様の効果が得られる。図１９は、本実施の形態３によるダイオードの構成の一例を示す断面図である。本実施の形態３によるダイオードは、第１ｎ型バッファ層１８の構造に特徴を有している。その他の構成および製造方法は、実施の形態１または実施の形態２によるダイオードと同様である。
【００６１】
ダイオードにおける第１ｎ型バッファ層１８の構造は、上記のＩＧＢＴにおける第１ｎ型バッファ層１８の構造と同様である。すなわち、ダイオードにおける第１ｎ型バッファ層１８は、図１８に示すようなバッファ構造を有している。このような構成とすることによって、実施の形態１または実施の形態２による効果に加えて、リカバリー損失が低減した高速仕様のダイオードとすることができる。
【００６２】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００６３】
１  ｎ型シリコン基板、２  ｐ型ベース層、３  ｎ＋型エミッタ層、４  ｐ＋型層、５  トレンチゲート、６  層間絶縁膜、７  エミッタ電極、８  第１ｎ型バッファ層、９  第２ｎ型バッファ層、１０  コレクタ層、１１  コレクタ電極、１２  ｐ型アノード層、１３  アノード電極、１４  第３ｎ型バッファ層、１５  カソード層、１６  カソード電極、１７  第１ｎ型バッファ層、１８  第１ｎ型バッファ層、１９  第１ｎ型バッファ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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