(57)【要約】【課題】強誘電体膜を含む半導体装置において、強誘電体膜の還元を抑制する。【解決手段】半導体装置は、強誘電体膜を備えた強誘電体キャパシタを含むメモリセルと、強誘電体キャパシタを覆う第１の絶縁膜と、第１の絶縁膜を覆い且つ第１の絶縁膜よりも膜応力が小さい第２の絶縁膜と、第１の絶縁膜及び第２の絶縁膜の中に埋設され且つメモリセルの外周を囲む環状構造体と、を含む。【選択図】図３
2019009339.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体膜を備えた強誘電体キャパシタを含むメモリセルと、
前記強誘電体キャパシタを覆う第１の絶縁膜と、
前記第１の絶縁膜を覆い且つ前記第１の絶縁膜よりも膜応力が小さい第２の絶縁膜と、
前記第１の絶縁膜及び前記第２の絶縁膜の中に埋設され且つ前記メモリセルの外周を囲む環状構造体と、
を含む半導体装置。
【請求項２】
前記環状構造体は、前記メモリセルの外周を囲む金属を含んで構成されている
請求項１に記載の半導体装置。
【請求項３】
前記強誘電体キャパシタは、前記強誘電体膜を含む複数の膜を積層した積層構造を有し、
前記環状構造体は、前記強誘電体キャパシタと同じ深さ位置に、前記強誘電体キャパシタの積層構造と同じ積層構造を有する
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第２の絶縁膜の膜厚は、前記第１の絶縁膜の膜厚よりも小さい
請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
強誘電体膜を備えた強誘電体キャパシタを含むメモリセルを形成する工程と、
前記強誘電体キャパシタを覆う第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を覆い且つ前記第１の絶縁膜よりも膜応力が小さい第２の絶縁膜を形成する工程と、
前記第１の絶縁膜及び前記第２の絶縁膜の中に埋設され且つ前記メモリセルの外周を囲む環状構造体を形成する工程と、
を含む半導体装置の製造方法。
【請求項６】
前記環状構造体を形成する工程は、
前記第２の絶縁膜の表面から前記第１の絶縁膜の内部に達し且つ前記メモリセルの外周を囲む環状の溝を、前記第１の絶縁膜及び前記第２の絶縁膜に形成する工程と、
前記環状の溝の内部に導電体を埋め込む工程と、
前記第２の絶縁膜の表面に堆積した余剰の前記導電体を除去する工程と、
を含む請求項５に記載の製造方法。
【請求項７】
前記強誘電体キャパシタは、前記強誘電体膜を含む複数の膜を積層した積層構造を有し、
前記環状構造体を形成する工程は、
前記強誘電体キャパシタと同じ深さ位置に、前記メモリセルの外周を囲み且つ前記強誘電体キャパシタの積層構造と同じ積層構造を有するキャパシタ構造リングを形成する工程を含む
請求項５または請求項６に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の技術は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置のメタル配線に対するストレスを軽減させる技術として、層間絶縁膜の表面にメタル配線を形成し、ストレス値の高いＴＥＯＳ酸化膜、ＳＯＧ膜及びストレス値の低いＴＥＯＳ酸化膜を積層した後、コンタクトホールを形成する技術が知られている。
【０００３】
また、層間絶縁膜と、耐水素性を有する絶縁性水素バリア膜と、下部電極、容量絶縁膜及び上部電極を含む容量素子とを備えた強誘電体メモリが知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１６３３１７号公報
【特許文献２】特開２０１０−９３０６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
強誘電体メモリを構成するＰＺＴ（チタン酸ジルコン酸鉛）等の強誘電体は、酸化物であるため還元雰囲気に晒されると容易に還元し、強誘電性が劣化し、ひいてはメモリ性能が劣化する。強誘電体の還元によるメモリ性能の劣化は、強誘電体膜の膜厚が薄い程、深刻となる。従って、強誘電体膜の薄膜化を伴う強誘電体メモリの微細化においては、如何に強誘電体膜を還元雰囲気から保護するかが重要となる。強誘電体メモリの製造工程において、強誘電体膜を還元する要素として、水素及び水分の強誘電体キャパシタへの浸入が挙げられる。水素及び水分は、強誘電体キャパシタを覆う層間絶縁膜の成膜過程で生成され、層間絶縁膜の成膜中及び成膜後に強誘電体膜を還元する。強誘電体メモリの仕様に応じて、複数の層間絶縁膜が積層される場合もあり、複数の層間絶縁膜の各々の内部に残留する水素及び水分は、複数の層間絶縁膜の相互間で拡散し得る。
【０００６】
強誘電体メモリにおいては、水素及び水分から強誘電体膜を保護するために、メモリセルの形成領域の外周を防湿リングと呼ばれる防護壁で囲む構造が採られる場合がある。本発明者は、この防湿リングの配置によっては、防湿リングに隣接する層間絶縁膜にクラックが発生することを発見した。強誘電体メモリの形成領域の直近に防湿リングを設けた場合、防湿リングに隣接する層間絶縁膜にクラックが発生すると、層間絶縁膜中の水素及び水分が、容易に強誘電体キャパシタに到達し、強誘電体膜が還元されやすくなる。
【０００７】
層間絶縁膜中にクラックが発生していない場合には、水素及び水分は層間絶縁膜中の格子間を拡散するため水素及び水分の拡散速度は抑制されるが、クラックの発生部位では水素及び水分の拡散速度が高くなる。従って、層間絶縁膜中のクラックの発生範囲が拡大する程、強誘電体膜が還元されやすくなり、メモリ性能の劣化が顕著となる。
【０００８】
開示の技術は、強誘電体膜を含む半導体装置において、強誘電体膜の還元を抑制することを目的とする。
【課題を解決するための手段】
【０００９】
開示の技術に係る半導体装置は、強誘電体膜を備えた強誘電体キャパシタを含むメモリセルと、前記強誘電体キャパシタを覆う第１の絶縁膜と、前記第１の絶縁膜を覆い且つ前記第１の絶縁膜よりも膜応力が小さい第２の絶縁膜と、を含む。半導体装置は、更に、前記第１の絶縁膜及び前記第２の絶縁膜の中に埋設され且つ前記メモリセルの外周を囲む環状構造体を含む。
【発明の効果】
【００１０】
開示の技術は、強誘電体膜を含む半導体装置において、強誘電体膜の還元を抑制するという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】開示の技術の実施形態に係る導体装置の平面図である。
【図２】開示の技術の実施形態に係るメモリセルの等価回路図である。
【図３】開示の技術の実施形態に係る半導体装置の断面構造を模式的に示した断面図である。
【図４Ａ】開示の技術の実施形態に係る層間絶縁膜の膜応力を推定する方法を示す図である。
【図４Ｂ】開示の技術の実施形態に係る層間絶縁膜の膜応力を推定する方法を示す図である。
【図４Ｃ】開示の技術の実施形態に係る層間絶縁膜の膜応力を推定する方法を示す図である。
【図５Ａ】開示の技術の実施形態に係る半導体装置の製造方法を示す図である。
【図５Ｂ】開示の技術の実施形態に係る半導体装置の製造方法を示す図である。
【図５Ｃ】開示の技術の実施形態に係る半導体装置の製造方法を示す図である。
【図５Ｄ】開示の技術の実施形態に係る半導体装置の製造方法を示す図である。
【図５Ｅ】開示の技術の実施形態に係る半導体装置の製造方法を示す図である。
【図５Ｆ】開示の技術の実施形態に係る半導体装置の製造方法を示す図である。
【図５Ｇ】開示の技術の実施形態に係る半導体装置の製造方法を示す図である。
【図５Ｈ】開示の技術の実施形態に係る半導体装置の製造方法を示す図である。
【図５Ｉ】開示の技術の実施形態に係る半導体装置の製造方法を示す図である。
【図６Ａ】クラックの発生部位を示す半導体装置の部分的な平面図である。
【図６Ｂ】クラックの発生部位を示す半導体装置の部分的な断面図である。
【図７Ａ】クラックの発生メカニズムを示す断面図である。
【図７Ｂ】クラックの発生メカニズムを示す断面図である。
【図８Ａ】強誘電体キャパシタにおける分極量と、そのばらつきとの関係を示すグラフである。
【図８Ｂ】強誘電体キャパシタにおけるリーク電流と、そのばらつきとの関係を示すグラフである。
【発明を実施するための形態】
【００１２】
以下、開示の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。
【００１３】
図１は、開示の技術の実施形態に係る強誘電体メモリを含む半導体装置１００の平面図である。半導体装置１００は、半導体基板１１上に形成された複数のメモリセルアレイ１１０と、メモリセルアレイ１１０の各々に対応して設けられ、対応するメモリセルアレイ１１０の外周を囲む環状の防湿リング１２０を含んでいる。メモリセルアレイ１１０は、各々が強誘電体キャパシタを含んで構成される複数のメモリセルの集合体である。防湿リング１２０は、メモリセルアレイ１１０内への水素及び水分の侵入を抑制することで、各メモリセルを構成するＰＺＴ等の酸化物からなる強誘電体膜の還元を抑制する環状の防護壁として機能する。図１に示すように、防湿リング１２０を二重リング構造とすることで、メモリセルアレイ１１０内への水素及び水分の侵入を抑制する効果を高めることができる。なお、防湿リング１２０は、単一リング構造であってもよい。
【００１４】
半導体装置１００は、更に、複数のメモリセルアレイ１１０及び複数の防湿リング１２０を囲って設けられた環状の防湿リング１３０を備えている。すなわち、防湿リング１３０は、半導体チップ領域の外縁を囲っている。防湿リング１３０は、防湿リング１２０とともに、メモリセルアレイ１１０内への水素及び水分の侵入を抑制する環状の防護壁として機能する。
【００１５】
図２は、メモリセルアレイ１１０を構成する複数のメモリセルのうち、隣接する２つのメモリセルＭＣ１及びＭＣ２を例示した等価回路図である。本実施形態において、メモリセルアレイ１１０を構成する複数のメモリセルの各々は、２つのトランジスタと２つの強誘電体キャパシタとで１ビットのデータを相補的に記憶する２Ｔ／２Ｃ型の形態を有する。すなわち、メモリセルＭＣ１は、トランジスタＴａ１、Ｔｂ１及び強誘電体キャパシタＣａ１、Ｃｂ１を含んで構成され、メモリセルＭＣ２は、トランジスタＴａ２、Ｔｂ２及び強誘電体キャパシタＣａ２、Ｃｂ２を含んで構成されている。メモリセルＭＣ１のトランジスタＴａ１は、ドレインがビットラインＢＬ１に接続され、ゲートがワード線ＷＬ１に接続され、ソースが強誘電体キャパシタＣａ１の一端に接続されている。メモリセルＭＣ１のトランジスタＴｂ１は、ドレインがビットラインＢＬ２に接続され、ゲートがワード線ＷＬ１に接続され、ソースが強誘電体キャパシタＣｂ１の一端に接続されている。メモリセルＭＣ１の強誘電体キャパシタＣａ１及びＣｂ１の他端は、プレート線ＰＬ１に接続されている。メモリセルＭＣ２のトランジスタＴａ２は、ドレインがビットラインＢＬ１に接続され、ゲートがワード線ＷＬ２に接続され、ソースが強誘電体キャパシタＣａ２の一端に接続されている。メモリセルＭＣ２のトランジスタＴｂ２は、ドレインがビットラインＢＬ２に接続され、ゲートがワード線ＷＬ２に接続され、ソースが強誘電体キャパシタＣｂ２の一端に接続されている。メモリセルＭＣ２の強誘電体キャパシタＣａ２及びＣｂ２の他端は、プレート線ＰＬ２に接続されている。
【００１６】
図３は、半導体装置１００の断面構造を模式的に示した断面図である。図３には、図２に示された、メモリセルＭＣ１を構成するトランジスタＴａ１及び強誘電体キャパシタＣａ１と、メモリセルＭＣ２を構成するトランジスタＴａ２及び強誘電体キャパシタＣａ２と、これらのメモリセルを含むメモリセルアレイの外周を囲む防湿リング１２０の一部が示されている。図３において、防湿リング１３０（図１参照）の図示が省略されているが、防湿リング１３０の構造は、防湿リング１２０と同じであってもよい。はじめに、メモリセルＭＣ１及びＭＣ２を含むメモリセルアレイの形成領域の構造について説明する。
【００１７】
半導体装置１００は、例えば、Ｐ型シリコン基板等の半導体基板１１を有する。半導体基板１１の表層部には、トランジスタＴａ１及びＴａ２の形成領域を画定するＳｉＯ２等の絶縁体からなる素子分離領域１２が設けられている。
【００１８】
また、半導体基板１１の表層部には、トランジスタＴａ１及びＴａ２のソースＳ１、Ｓ２及びドレインＤが設けられている。ソースＳ１、Ｓ２及びドレインＤは、Ｎ型半導体で構成されている。トランジスタＴａ１及びＴａ２は、ドレインＤを共有している。なお、半導体基板１１の表層部にＰウェルを設け、Ｐウェル内にソースＳ１、Ｓ２及びドレインＤを設けてもよい。半導体基板１１上には、ゲート絶縁膜ＯＸ１及びＯＸ２を介してゲートＧ１及びＧ２が設けられている。ゲート絶縁膜ＯＸ１及びＯＸ２は、例えば、ＳｉＯ２で構成され、ゲートＧ１及びＧ２は、例えば、ポリシリコンで構成されている。ゲートＧ１及びＧ２は、それぞれ、ワード線ＷＬ１及びＷＬ２（図２参照）として機能する。ゲートＧ１及びＧ２の側面には、ＳｉＯ２等の絶縁体からなるサイドウォール１４が設けられている。ソースＳ１、Ｓ２、ドレインＤ及びゲートＧ１、Ｇ２の表面には、それぞれ、コンタクト抵抗を低下させるためのシリサイド層１３が設けられている。
【００１９】
トランジスタＴａ１及びＴａ２上には、カバー膜２１、層間絶縁膜２２、エッチストッパ膜２３、層間絶縁膜２４、酸化防止膜２５及び緩衝膜２６が積層されている。カバー膜２１、エッチストッパ膜２３及び酸化防止膜２５は、例えばＳｉＮ等の絶縁体で構成され、層間絶縁膜２２、２４及び緩衝膜２６は、例えばＳｉＯ２等の絶縁体で構成されている。
【００２０】
タングステン等の導電体で構成されるプラグ３１、３２及び３３が、それぞれ、層間絶縁膜２２及びカバー膜２１を貫通し、ソースＳ１、Ｓ２及びドレインＤに接続されている。層間絶縁膜２４内にはビット線ＢＬ（図２参照）として機能する配線３４が設けられている。配線３４は、プラグ３３を介してトランジスタＴａ１及びＴａ２のドレインＤに接続されている。また、タングステン等の導電体で構成されるプラグ３５及び３６が、それぞれ、緩衝膜２６、酸化防止膜２５、層間絶縁膜２４及びエッチストッパ膜２３を貫通し、プラグ３１及び３２に接続されている。
【００２１】
緩衝膜２６上には、強誘電体キャパシタＣａ１及びＣａ２が設けられている。強誘電体キャパシタＣａ１及びＣａ２は、それぞれ、下部電極４１、強誘電体膜４２及び上部電極４３を積層した積層構造を有する。下部電極４１は、ＴｉＮ膜４４、ＴｉＡｌＮ膜４５及びＩｒ膜４６を含んで構成されている。上部電極４３は、ＩｒＯ２膜４７及びＩｒ膜４８を含んで構成されている。強誘電体膜４２は、ＰＺＴ膜を含んで構成されている。強誘電体キャパシタＣａ１の下部電極４１は、プラグ３５及び３１を介してトランジスタＴａ１のソースＳ１に接続され、強誘電体キャパシタＣａ２の下部電極４１は、プラグ３６及び３２を介してトランジスタＴａ２のソースＳ２に接続されている。
【００２２】
強誘電体キャパシタＣａ１及びＣａ２の表面は、Ａｌ２Ｏ３またはＴｉＯ２等の絶縁体からなる水素バリア膜４９で覆われている。水素バリア膜４９は、強誘電体キャパシタＣａ１及びＣａ２への水素及び水分の侵入を抑制する保護膜として機能する。水素バリア膜４９上にはそれぞれ、ＳｉＯ２等の絶縁体で構成される層間絶縁膜５１及び５２が積層されている。層間絶縁膜５１の厚さは、例えば、６８０ｎｍ程度であり、層間絶縁膜５２の厚さは、例えば２５０ｎｍ程度である。タングステン等の導電体で構成されるプラグ５３及び５４が、それぞれ、層間絶縁膜５１及び５２を貫通し、強誘電体キャパシタＣ１及びＣ２の上部電極４３に接続されている。
【００２３】
層間絶縁膜５２上には、それぞれ、プレート線ＰＬ１及びＰＬ２（図２参照）として機能する配線６１及び６２が設けられている。配線６１及び６２は、それぞれ、バリア膜６３、アルミニウム銅合金膜６４及びバリア膜６５を積層して構成されている。バリア膜６３及び６５は、それぞれ、Ｔｉ膜及びＴｉＮ膜を含んで構成されている。配線６１及び６２は、それぞれ、プラグ５３及び５４を介して強誘電体キャパシタＣａ１及びＣａ２の上部電極４３に接続されている。
【００２４】
次に、防湿リング１２０の形成領域の構造について説明する。防湿リング１２０は、それぞれ、メモリセルＭＣ１及びＭＣ２を含むメモリセルアレイを囲む環状の壁を構成する導体リング７１、７２、７４、７５及びキャパシタ構造リング７３を含んで構成されている。
【００２５】
導体リング７１は、プラグ３１、３２及び３３と同じ層（同じ深さ位置）に設けられており、層間絶縁膜２２を貫通し半導体基板１１に達している。導体リング７１は、プラグ３１、３２及び３３と同様、タングステンを含む金属で構成されている。導体リング７１は、メモリセルＭＣ１及びＭＣ２を含むメモリセルアレイの外周を囲む環状の壁を形成している。
【００２６】
導体リング７２は、プラグ３５、３６と同じ層（同じ深さ位置）に設けられており、緩衝膜２６、酸化防止膜２５、層間絶縁膜２４及びエッチストッパ膜２３を貫通し、導体リング７１に接続されている。導体リング７２は、プラグ３５及び３６と同様、タングステンを含む金属で構成されている。導体リング７２は、メモリセルＭＣ１及びＭＣ２を含むメモリセルアレイの外周を囲む環状の壁を形成している。
【００２７】
キャパシタ構造リング７３は、強誘電体キャパシタＣａ１及びＣａ２と同じ層（同じ深さ位置）に設けられている。キャパシタ構造リング７３は、強誘電体キャパシタＣａ１及びＣａ２と同じ積層構造を有する。すなわち、キャパシタ構造リング７３は、ＴｉＮ膜４４、ＴｉＡｌＮ膜４５、Ｉｒ膜４６、強誘電体膜４２（ＰＺＴ膜）、ＩｒＯ２膜４７及びＩｒ膜４８を積層した積層構造を有する。キャパシタ構造リング７３は、メモリセルＭＣ１及びＭＣ２を含むメモリセルアレイの外周を囲む環状の壁を形成している。キャパシタ構造リング７３の底面は、導体リング７２に接続され、キャパシタ構造リング７３の上面は、導体リング７４に接続されている。なお、キャパシタ構造リング７３は、キャパシタ構造を有するものの、キャパシタとしては機能せず、専らメモリセルＭＣ１及びＭＣ２を含むメモリセルアレイ内への水素及び水分の侵入を抑制する防護壁として機能する。
【００２８】
導体リング７４は、プラグ５３及び５４と同じ層（同じ深さ位置）に設けられており、層間絶縁膜５１及び５２を貫通し、キャパシタ構造リング７３に接続されている。導体リング７４は、プラグ５３及び５４と同様、タングステンを含む金属で構成されている。導体リング７４は、メモリセルＭＣ１及びＭＣ２を含むメモリセルアレイの外周を囲む環状の壁を形成している。
【００２９】
導体リング７５は、配線６１及び６２と同じ層（同じ深さ位置）に設けられている。すなわち、導体リング７５は、層間絶縁膜５２上に設けられており、導体リング７４に接続されている。導体リング７５は、配線６１及び６２と同じ積層構造を有し、バリア膜、アルミニウム合金膜及びバリア膜を積層して構成されている。導体リング７５は、メモリセルＭＣ１及びＭＣ２を含むメモリセルアレイの外周を囲む環状の壁を形成している。
【００３０】
層間絶縁膜５１及び５２は、主として互いに同じ材料（ＳｉＯ２）で構成されているが、上層の層間絶縁膜５２の膜応力は、下層の層間絶縁膜５１の膜応力よりも小さいものとされている。すなわち、隣接する他の膜に与えるストレスの大きさは、上層の層間絶縁膜５２の方が下層の層間絶縁膜５１よりも小さい。層間絶縁膜５２の膜応力を層間絶縁膜５１の膜応力よりも小さくすることで、層間絶縁膜５２の、防湿リング１２０（導体リング７４）との界面近傍におけるクラックの発生を抑制することができる。一方、下層の層間絶縁膜５１は、強誘電体キャパシタＣａ１及びＣａ２への水素及び水分の浸入を抑制するために、ある程度の膜密度を有していること、すなわち、ある程度の膜応力を有していることが好ましい。
【００３１】
上層の層間絶縁膜５２の膜応力は、下層の層間絶縁膜５１の膜応力の７分の１以上２分の１以下であることが好ましい。上層の層間絶縁膜５２の膜応力は、−１００ＭＰａ以上−５０ＭＰａ以下であることが好ましい。一方、下層の層間絶縁膜５１の膜応力は、−３５０Ｍｐａ以上−２５０Ｍｐａ以下であることが好ましい。
【００３２】
層間絶縁膜５１及び５２の膜応力は、これらの膜の成膜条件によって制御することが可能である。層間絶縁膜５１及び５２は、例えば公知のプラズマＣＶＤ（chemical vapor deposition）法によって形成される。層間絶縁膜５１及び５２をプラズマＣＶＤ法で形成する場合、成膜時のイオン照射量を少なくする程、膜応力を小さくすることができる。イオン照射量を少なくするには、例えばＲＦパワーを小さくする、またはプラズマＣＶＤ装置のチャンバー内の圧力を高くすればよい。
【００３３】
層間絶縁膜５１及び５２の膜応力は、以下のように推定することができる。図４Ａ、４Ｂ及び４Ｃは、層間絶縁膜５１及び５２の膜応力の推定方法を示す図である。はじめに、半導体ウエハ等の平坦な基板２００上に、層間絶縁膜５１または５２に相当する薄膜２１０を形成する。すなわち、層間絶縁膜５１または５２を成膜する場合の成膜条件と同じ条件且つ同じ膜厚で基板２００上に薄膜２１０を形成する（図４Ａ）。
【００３４】
薄膜２１０の膜応力は、基板面に垂直な断面の単位面積当たりに加わる力であり、この断面を押す方向に作用する力を圧縮応力と呼び、この断面を引っ張る方向に作用する力を引張応力と呼ぶ。引張応力が発生している場合には、基板２００は、図４Ｂに示すように、薄膜２１０側に反りを生じ、圧縮応力が発生している場合には、基板２００は、図４Ｃに示すように、基板２００側に反りを生じる。
【００３５】
薄膜２１０の膜応力σは下記の（１）式に示すストーニーの式から算出することができる。
σ＝（ＥＤ２）／６（１−ν）Ｒｔ  ・・・（１）
（１）式においてＥは基板２００のヤング率であり、Ｄは基板２００の厚さであり、νは基板２００のポアソン比である。ｔは、薄膜２１０の厚さであり、Ｒは、薄膜２１０の形成に伴って反りが生じた基板２００の反りの曲率半径である。Ｅ、Ｄ、νは、基板２００の材料で決まり、ｔは、膜厚測定装置を用いて測定することができる。Ｒは、膜応力測定装置を用いて測定することが可能である。引張応力が発生している場合には、膜応力σは正の値をとり、圧縮応力が発生している場合には膜応力σは負の値をとる。
【００３６】
以下に、半導体装置１００の製造方法について説明する。図５Ａ〜図５Ｉは、半導体装置１００の製造工程を示す断面図である。
【００３７】
はじめに、例えば、Ｐ型シリコン基板で構成される半導体基板１１の表層部に、公知のＳＴＩ（shallow trench isolation）技術を用いて、素子分離領域１２を形成する。その後、ウェル及びチャネルストップ拡散層（いずれも図示せず）等を形成するためのイオン注入を行う。次に、公知の熱酸化法を用いて、半導体基板１１の表面にゲート絶縁膜ＯＸ１及びＯＸ２を構成するＳｉＯ２膜を形成する。次に、公知のＣＶＤ法を用いて、ゲート絶縁膜ＯＸ１及びＯＸ２を構成するＳｉＯ２膜上にゲートＧ１及びＧ２を構成するポリシリコン膜を形成する。次に、公知のフォトリソグラフィ技術を用いてＳｉＯ２膜及びポリシリコン膜をパターニングすることで、ゲート絶縁膜ＯＸ１、ＯＸ２及びゲートＧ１、Ｇ２を形成する（図５Ａ）
【００３８】
次にＬＤＤ（lightly doped drain）構造を形成するためのイオン注入を行うことにより、Ｎ型の拡散層（図示せず）を形成する。続いて、公知のＣＶＤ法を用いて、ゲートＧ１及びＧ２を覆うようにＳｉＯ２等の絶縁膜を半導体基板１１上に形成した後、この絶縁膜をエッチバックすることでゲートＧ１及びＧ２の側面を覆うサイドウォール１４を形成する。次に、ゲートＧ１、Ｇ２及びサイドウォール１４をマスクとして用いて、ドレインＤ及びソースＳ１、Ｓ２を形成するためのイオン注入を行い、その後、熱処理を行うことでドレインＳ及びソースＳ１、Ｓ２を構成するＮ型の不純物拡散領域を活性化させる。次に、公知のサリサイドプロセスを用いて、ドレインＤ、ソースＳ１、Ｓ２及びゲートＧ１、Ｇ２の表面にコンタクト抵抗を低下させるためのシリサイド層１３を形成する。以上の各工程を経ることにより、半導体基板１１上にトランジスタＴａ１及びＴａ２が形成される（図５Ｂ）。
【００３９】
次に、公知のＣＶＤ法を用いてＳｉ３Ｎ４等の絶縁体をトランジスタＴａ１及びＴａ２の表面に堆積して厚さ７０ｎｍ程度のカバー膜２１を形成する。次に、公知のＣＶＤ法を用いてカバー膜２１上にＳｉＯ２等の絶縁体からなる層間絶縁膜２２を形成した後、公知のＣＭＰ（chemical mechanical polish）法を用いて層間絶縁膜２２の表面を平坦化する。次に、公知のフォトリソグラフィ技術を用いて、それぞれ、ドレインＤ及びソースＳ１、Ｓ２に達するコンタクトホールを層間絶縁膜２２及びカバー膜２１に形成する。防湿リング１２０の形成領域においては、上記のコンタクトホールの形成に並行して、メモリセルアレイの形成領域の外周を囲み且つ半導体基板１１に達する環状の溝を形成する。次に、上記のコンタクトホール及び環状の溝の側面及び底面に密着層として機能するＴｉ膜及びＴｉＮ膜を順次形成した後、上記のコンタクトホール及び環状の溝にタングステンを充填する。次に、公知のＣＭＰ法を用いて、層間絶縁膜２２上に堆積した余剰のＴｉ膜、ＴｉＮ膜及びタングステンを除去することで、プラグ３１、３２、３３及び導体リング７１を形成する（図５Ｃ）。
【００４０】
次に、公知のＣＶＤ法を用いてＳｉ３Ｎ４等の絶縁体を層間絶縁膜２２上に堆積して厚さ４０ｎｍ程度のエッチストッパ膜２３を形成する。続いて、公知のＣＶＤ法を用いてエッチストッパ膜２３上にＳｉＯ２等の絶縁体からなる層間絶縁膜２４を形成する。次に、公知のフォトリソグラフィ技術を用いて、層間絶縁膜２４における配線３４の形成領域にライン状の溝を形成する。続いて、上記のライン状の溝の側面及び底面に密着層として機能するＴｉ膜及びＴｉＮ膜を形成した後、ライン状の溝にタングステンを充填する。次に、公知のＣＭＰ法を用いて層間絶縁膜２４上に堆積した余剰のＴｉ膜、ＴｉＮ膜及びタングステンを除去することで、ビット線ＢＬ（図２参照）として機能する配線３４を形成する（図５Ｄ）。
【００４１】
次に、公知のＣＶＤ法を用いてＳｉ３Ｎ４等の絶縁体を層間絶縁膜２４上に堆積して厚さ１００ｎｍ程度の酸化防止膜２５を形成する。続いて、公知のＣＶＤ法を用いてＳｉＯ２等の絶縁体を酸化防止膜２５上に堆積して厚さ２３０ｎｍ程度の緩衝膜２６を形成する。続いて、公知のフォトリソグラフィ技術を用いて緩衝膜２６、酸化防止膜２５、層間絶縁膜２４及びエッチストッパ膜２３を貫通して、プラグ３１及び３２に達するコンタクトホールを形成する。防湿リング１２０の形成領域においては、上記コンタクトホールの形成に並行して、メモリセルアレイの形成領域の外周を囲み且つ緩衝膜２６、酸化防止膜２５、層間絶縁膜２４及びエッチストッパ膜２３を貫通して導体リング７１に達する環状の溝を形成する。次に、上記のコンタクトホール及び環状の溝の側面及び底面に密着層として機能するＴｉ膜及びＴｉＮ膜を形成した後、上記のコンタクトホール及び環状の溝にタングステンを充填する。次に、公知のＣＭＰ法を用いて、緩衝膜２６上に堆積した余剰のＴｉ膜、ＴｉＮ膜及びタングステンを除去することで、プラグ３５、３６及び導体リング７２を形成する。プラグ３５及び３６は、それぞれ、プラグ３１及び３２に接続される。導体リング７２は導体リング７１に接続される（図５Ｅ）。
【００４２】
次に、緩衝膜２６上に強誘電体キャパシタＣａ１、Ｃａ２及びキャパシタ構造リング７３を形成する。初めに、緩衝膜２６上に密着層として機能するＴｉＮ膜４４を形成する。次に、ＴｉＮ膜４４上にＴｉＡｌＮ膜４５を形成する。ＴｉＡｌＮ膜４５は、後の工程において実施される強誘電体膜４２の結晶化処理によってプラグ３５及び３６の酸化を防止する酸化防止電極として機能する。次に、ＴｉＡｌＮ膜４５上にＩｒ膜４６を形成する。これにより、ＴｉＮ膜４４、ＴｉＡｌＮ膜４５及びＩｒ膜４６からなる下部電極４１が形成される。次に、下部電極４１上にＰＺＴを堆積して強誘電体膜４２を形成する。その後、強誘電体膜４２に対して急速加熱処理を行う。これにより、強誘電体膜４２において、余剰元素の脱離及び酸化が生じ、強誘電体膜４２の結晶化が完了する。次に、強誘電体膜４２上にＩｒＯ２膜４７及びＩｒ膜４８を順次形成して上部電極４３を形成する。次に、公知のフォトリソグラフィ技術を用いて、緩衝膜２６上に積層した上記の膜の各々をパターニングする。これにより、緩衝膜２６上に強誘電体キャパシタＣａ１、Ｃａ２及びキャパシタ構造リング７３が形成される。キャパシタ構造リング７３は、メモリセルアレイの形成領域の外周を囲む環状形状にパターニングされる（図５Ｆ）。
【００４３】
次に、公知のＣＶＤ法を用いて、強誘電体キャパシタＣａ１、Ｃａ２及びキャパシタ構造リング７３の上面及び側面を覆うようにＡｌ２Ｏ３等の絶縁体からなる厚さ５０ｎｍ程度の水素バリア膜４９を形成する。なお、水素バリア膜４９の材料としてＴｉＯ２を用いることも可能である。次に、ＴＥＯＳ（Tetraethyl orthosilicate）、酸素及びヘリウムを含む混合ガスを用いた公知のプラズマＣＶＤ法を用いて、水素バリア膜４９上にＳｉＯ２を主として含む厚さ１４００ｎｍ程度の層間絶縁膜５１を形成する。層間絶縁膜５１の成膜は、強誘電体キャパシタＣａ１及びＣａ２の特性劣化を防ぐため、層間絶縁膜５１中の水素及び水分を排除し得る条件で行うことが好ましい。具体的には、成膜温度を高くする、ガス圧を高くする、酸素流量を増やす等の施策によって実現可能である。層間絶縁膜５１の成膜後、公知のＣＭＰ法を用いて層間絶縁膜５１の表面を平坦化する。その後、Ｎ２ＯガスまたはＮ２ガス等を用いて発生させたプラズマ雰囲気中で層間絶縁膜５１に対して熱処理を行う。この熱処理により、層間絶縁膜５１の内部に含まれる水分が除去されるとともに層間絶縁膜５１の膜質が変化し、層間絶縁膜５１の内部への水素及び水分の進入が抑制される（図５Ｇ）。
【００４４】
次に、シラン、Ｎ２Ｏ及びＮ２を含む混合ガスを用いた公知のプラズマＣＶＤ法を用いて層間絶縁膜５１上にＳｉＯ２を主として含む厚さ２５０ｎｍ程度の層間絶縁膜５２を形成する。層間絶縁膜５２は、層間絶縁膜５１よりも膜応力が小さくなる条件で成膜される。例えば、層間絶縁膜５２の成膜時のイオン照射量を層間絶縁膜５１の成膜時のイオン照射量よりも少なくすることで、層間絶縁膜５２の膜応力を層間絶縁膜５１の膜応力よりも小さくすることができる。イオン照射量を少なくするには、例えば、ＲＦパワーを小さくする、またはプラズマＣＶＤ装置のチャンバー内の圧力を高くすればよい。なお、イオン照射量は、プラズマＣＶＤ装置の構成によっても変化し、装置構成によって所望の膜応力を持つ膜を得るための成膜条件は変化する。よって、装置毎に各種のパラメータを変化させながら最適な成膜条件を設定すればよい。層間絶縁膜５２を層間絶縁膜５１の表面に更に形成することで、層間絶縁膜５１の表面の、強誘電体キャパシタＣ１及びＣ２の間の領域に、ＣＭＰの影響によって凹部が生じていたとしても、この凹部が層間絶縁膜５２によって埋め込まれ平坦化される。層間絶縁膜５２の成膜後、Ｎ２ＯガスまたはＮ２ガス等を用いて発生させたプラズマ雰囲気中で層間絶縁膜５２の熱処理を行うことが好ましい。この熱処理により、層間絶縁膜５２の内部に含まれる水分が除去されるとともに層間絶縁膜５２の膜質が変化し、層間絶縁膜５２の内部への水素及び水分の侵入が抑制される（図５Ｈ）。
【００４５】
次に、公知のフォトリソグラフィ技術を用いて、層間絶縁膜５１、５２及び水素バリア膜４９を貫通して強誘電体キャパシタＣａ１、Ｃａ２の上部電極４３に達するコンタクトホールを形成する。防湿リング１２０の形成領域においては、上記コンタクトホールの形成に並行して、メモリセルアレイの形成領域の外周を囲み且つ層間絶縁膜５１、５２及び水素バリア膜４９を貫通してキャパシタ構造リング７３に達する環状の溝を形成する。次に、上記のコンタクトホール及び環状の溝の側面及び底面に密着層として機能するＴｉ膜及びＴｉＮ膜を形成した後、上記のコンタクトホール及び環状の溝にタングステンを充填する。次に、公知のＣＭＰ法を用いて、層間絶縁膜５２上に堆積した余剰のＴｉ膜、ＴｉＮ膜及びタングステンを除去することで、プラグ５３、５４及び導体リング７４を形成する。プラグ５３及び５４は、それぞれ、強誘電体キャパシタＣａ１及びＣａ２の上部電極４３に接続される。導体リング７４は、キャパシタ構造リング７３に接続される（図５Ｈ）。
【００４６】
次に、層間絶縁膜５２の表面にＴｉ膜及びＴｉＮ膜を含むバリア膜６３、アルミニウム銅合金膜６４、及びＴｉ膜及びＴｉＮ膜を含むバリア膜６５を積層する。続いて、公知のフォトリソグラフィ技術を用いてこれらの膜をパターニングすることで、プレート線ＰＬ１及びＰＬ２（図２参照）としてそれぞれ機能する配線６１及び６２を形成するとともに、導体リング７５を形成する。配線６１及び６２は、それぞれ、プラグ５３及び５４を介して強誘電体キャパシタＣａ１及びＣａ２の上部電極４３に接続される。導体リング７５は、導体リング７４に接続される（図５Ｉ）。以上の各工程を経ることにより、半導体装置１００が完成する。
【００４７】
本発明者は、層間絶縁膜５２の成膜条件を層間絶縁膜５１の成膜条件と同じとした場合、すなわち、層間絶縁膜５２の膜応力が層間絶縁膜５１の膜応力と同等である場合に、層間絶縁膜５２の防湿リング１２０の形成領域近傍にクラックが発生することを発見した。図６Ａ及び図６Ｂは、それぞれ、上記クラックの発生部位を示す部分的な平面図及び断面図である。層間絶縁膜５２の膜応力が、層間絶縁膜５１の膜応力と同等である場合、導体リング７４の伸長方向に沿って層間絶縁膜５２にクラック３００が発生する。クラック３００は、層間絶縁膜５１及び５２に形成される、導体リング７４を形成するための環状の溝にタングステン等の導体を充填し、その後ＣＭＰにおいて、層間絶縁膜５２上に堆積した余剰の導体を除去する際に発生する。一方、プラグ５３及び５４の周辺にはクラックは発生しない。
【００４８】
図７Ａ及び図７Ｂは、層間絶縁膜５２におけるクラック３００の発生メカニズムを示す断面図である。導体リング７４の形成工程において、導体（Ｔｉ膜、ＴｉＮ膜及びタングステン）３１０は、図７Ａに示すように、層間絶縁膜５１及び５２に形成された環状の溝３２０に充填されるとともに、層間絶縁膜５２上に堆積する。導体３１０と層間絶縁膜５１及び５２との熱膨張率の差に起因して、応力Ｆ１が生じるが、導体３１０が層間絶縁膜５２上にも堆積することで、応力Ｆ１は緩和される。しかしながら、その後のＣＭＰにおいて、図７Ｂに示すように、層間絶縁膜５２上に堆積した導体３１０が除去されると、応力Ｆ１が顕著となり、層間絶縁膜５２にクラック３００が発生する。クラック３００の発生部位では水素及び水分の拡散速度が高くなる。従って、クラック３００の発生範囲が拡大する程、強誘電体キャパシタＣａ１及びＣａ２の強誘電体膜４２が還元されやすくなり、メモリ性能が劣化する。また、応力Ｆ１の大きさは、層間絶縁膜５２の膜応力の大きさに依存し、層間絶縁膜５２に膜応力が大きくなる程、大きくなるものと考えられる。
【００４９】
開示の技術の実施形態に係る半導体装置１００によれば、層間絶縁膜５２の膜応力が層間絶縁膜５１の膜応力よりも小さいので、導体リング７４の形成時に層間絶縁膜５２に作用する圧縮応力Ｆ１を緩和することができる。従って、層間絶縁膜５２におけるクラックの発生を抑制することができ、メモリ性能の劣化を招く強誘電体膜４２の還元を抑制することができる。
【００５０】
一方、層間絶縁膜５２の膜応力を層間絶縁膜５１の膜応力よりも小さくすることで、層間絶縁膜５２が低密度となり、強誘電体キャパシタＣａ１及びＣａ２への水素及び水分の侵入を抑制する機能が低下してしまうおそれがある。しかしながら、強誘電体キャパシタＣａ１及びＣａ２への水素及び水分の侵入を抑制する機能は、膜応力が相対的に大きく、高密度な層間絶縁膜５１によって担保される。
【００５１】
また、開示の技術の実施形態に係る半導体装置１００によれば、防湿リング１２０によって、強誘電体キャパシタＣａ１及びＣａ２への水素及び水分の侵入を抑制することができ、強誘電体膜４２の還元を抑制することができる。防湿リング１２０は、強誘電体キャパシタＣａ１及びＣａ２と同様の積層構造を有するキャパシタ構造リング７３を有する。キャパシタ構造リング７３を、強誘電体キャパシタＣａ１及びＣａ２と同様の積層構造を有することで、強誘電体キャパシタＣａ１及びＣａ２の成膜と、キャパシタ構造リング７３の成膜を同時に行うことができる。従って、強誘電体キャパシタＣａ１及びＣａ２の形成途中における、強誘電体キャパシタＣａ１及びＣａ２への水素及び水分の侵入を、キャパシタ構造リング７３によって効果的に抑制することができる。
【００５２】
開示の技術の実施形態に係る半導体装置１００と、層間絶縁膜５２の膜応力を層間絶縁膜５１の膜応力と同等とした比較例に係る半導体装置とで、強誘電体キャパシタの分極特性及びリーク電流特性を比較した。その結果を図８Ａ及び図８Ｂに示す。
【００５３】
図８Ａは、強誘電体キャパシタにおける分極量と、そのばらつき（標準偏差）σとの関係を示すグラフである。図８Ａに示すように、開示の技術の実施形態に係る半導体装置１００によれば、比較例に係る半導体装置と比較して、強誘電体キャパシタの分極量が大きくなり、強誘電体キャパシタとして好ましい特性が得られた。
【００５４】
図８Ｂは、強誘電体キャパシタにおけるリーク電流と、そのばらつき（標準偏差）σとの関係を示すグラフである。図８Ｂに示すように、開示の技術の実施形態に係る半導体装置１００によれば、比較例に係る半導体装置と比較して、強誘電体キャパシタのリーク電流が小さくなり、強誘電体キャパシタとして好ましい特性が得られた。
【００５５】
また、開示の技術の実施形態に係る半導体装置１００と、上記の比較例に係る半導体装置とで製造歩留まりを比較した。その結果を下記の表１に示す。表１には、強誘電体メモリにおけるリテンション性能、インプリント性能及び低温動作性能の検査を行った場合の歩留まり及び総合歩留まりが、比較例に係る半導体装置を基準として示されている。なお、リテンション性能の検査では、メモリセルに所定のデータの書き込みを行った後、メモリセルを高温放置し、その後、読み出されたデータが適正値であるか否かを判定する。インプリント性能の検査では、リテンション性能の検査を行った後、更に、最初に書き込んだデータとは異なるデータの書き込みを行い、読み出されたデータが適正値であるか否かを判定する。
【００５６】
【表１】
2019009339.tif 000003
【００５７】
開示の技術の実施形態に係る半導体装置１００によれば、強誘電体メモリにおけるリテンション性能、インプリント性能及び低温動作性能における歩留まり及び総合歩留まりが、比較例に係る半導体装置よりも高くなった。これは、層間絶縁膜５２におけるクラックの発生を抑制したことにより、強誘電体膜４２の還元を抑制した効果によるものと考えられる。
【００５８】
以上の説明では、２Ｔ／２Ｃ型の強誘電体メモリに開示の技術を適用する場合を例示したが、１つのトランジスタと１つの強誘電体キャパシタで１ビットのデータを記憶する１Ｔ／１Ｃ型の強誘電体メモリに、開示の技術を適用することも可能である。
【００５９】
なお、半導体装置１００は、開示の技術における半導体装置の一例である。強誘電体膜４２は、開示の技術における強誘電体膜の一例である。強誘電体キャパシタＣ１及びＣ２は、開示の技術における強誘電体キャパシタの一例である。層間絶縁膜５１は、開示の技術における第１の絶縁膜の一例である。層間絶縁膜５２は、開示の技術における第２の絶縁膜の一例である。防湿リング１２０は、開示の技術における環状構造体の一例である。
【００６０】
以上の実施形態に関し、更に以下の付記を開示する。
【００６１】
（付記１）
強誘電体膜を備えた強誘電体キャパシタを含むメモリセルと、
前記強誘電体キャパシタを覆う第１の絶縁膜と、
前記第１の絶縁膜を覆い且つ前記第１の絶縁膜よりも膜応力が小さい第２の絶縁膜と、
前記第１の絶縁膜及び前記第２の絶縁膜の中に埋設され且つ前記メモリセルの外周を囲む環状構造体と、
を含む半導体装置。
【００６２】
（付記２）
前記環状構造体は、前記メモリセルの外周を囲む金属を含んで構成されている
付記１に記載の半導体装置。
【００６３】
（付記３）
前記強誘電体キャパシタは、前記強誘電体膜を含む複数の膜を積層した積層構造を有し、
前記環状構造体は、前記強誘電体キャパシタと同じ深さ位置に、前記強誘電体キャパシタの積層構造と同じ積層構造を有する
付記１または付記２に記載の半導体装置。
【００６４】
（付記４）
前記第２の絶縁膜の膜厚は、前記第１の絶縁膜の膜厚よりも小さい
付記１から付記３のいずれか１つに記載の半導体装置。
【００６５】
（付記５）
強誘電体膜を備えた強誘電体キャパシタを含むメモリセルを形成する工程と、
前記強誘電体キャパシタを覆う第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を覆い且つ前記第１の絶縁膜よりも膜応力が小さい第２の絶縁膜を形成する工程と、
前記第１の絶縁膜及び前記第２の絶縁膜の中に埋設され且つ前記メモリセルの外周を囲む環状構造体を形成する工程と、
を含む半導体装置の製造方法。
【００６６】
（付記６）
前記環状構造体を形成する工程は、
前記第２の絶縁膜の表面から前記第１の絶縁膜の内部に達し且つ前記メモリセルの外周を囲む環状の溝を、前記第１の絶縁膜及び前記第２の絶縁膜に形成する工程と、
前記環状の溝の内部に導電体を埋め込む工程と、
前記第２の絶縁膜の表面に堆積した余剰の前記導電体を除去する工程と、
を含む付記５に記載の製造方法。
【００６７】
（付記７）
前記強誘電体キャパシタは、前記強誘電体膜を含む複数の膜を積層した積層構造を有し、
前記環状構造体を形成する工程は、
前記強誘電体キャパシタと同じ深さ位置に、前記メモリセルの外周を囲み且つ前記強誘電体キャパシタの積層構造と同じ積層構造を有するキャパシタ構造リングを形成する工程を含む
付記５または付記６に記載の製造方法。
【００６８】
（付記８）
前記第２の絶縁膜の膜厚は、前記第１の絶縁膜の膜厚よりも小さい
付記５から付記７のいずれか１つに記載の製造方法。
【符号の説明】
【００６９】
１１  半導体基板
５１、５２  層間絶縁膜
７１、７２、７４、７５  導体リング
７３  キャパシタ構造リング
１００  半導体装置
１１０  メモリセルアレイ
１２０  防湿リング
ＭＣ１、ＭＣ２  メモリセル
Ｔａ１、Ｔａ２  トランジスタ
Ｃａ１、Ｃａ２  強誘電体キャパシタ
【図１】
2019009339.tif 000004
【図２】
2019009339.tif 000005
【図３】
2019009339.tif 000006
【図４Ａ】
2019009339.tif 000007
【図４Ｂ】
2019009339.tif 000008
【図４Ｃ】
2019009339.tif 000009
【図５Ａ】
2019009339.tif 000010
【図５Ｂ】
2019009339.tif 000011
【図５Ｃ】
2019009339.tif 000012
【図５Ｄ】
2019009339.tif 000013
【図５Ｅ】
2019009339.tif 000014
【図５Ｆ】
2019009339.tif 000015
【図５Ｇ】
2019009339.tif 000016
【図５Ｈ】
2019009339.tif 000017
【図５Ｉ】
2019009339.tif 000018
【図６Ａ】
2019009339.tif 000019
【図６Ｂ】
2019009339.tif 000020
【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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