(57)【要約】【課題】チップ面積を大きくすることなく、縦型ＭＯＳＦＥＴの耐圧を向上させることが可能な半導体装置及びその製造方法を提供する。【解決手段】ソース領域１９を構成する第一のソース領域部１６よりも低濃度の第二のソース領域部１４が、第一のソース領域部１６の底面からゲート電極の上面である第一の高さＨ１よりも高い第二の高さＨ２までの深さを有する第一の部分１４１と、上面が第一の部分１４１の底面の一部に接し、トレンチ２０の延在方向である第一の方向に垂直な第二の方向における一方の側面がトレンチ２０の外側面に接し、第二の方向における他方の側面と第一の方向における両側面と底面とがベース層１３に接し、第一の部分１４１の底面から少なくとも第一の高さＨ１までの深さを有する第二の部分１４2を含んで構成されている。【選択図】図２
2019175930.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の裏面側に所定の厚さを有して設けられた第一導電型のドレイン領域と、
前記基板の表面から前記ドレイン領域の上面に達し、第一の方向に延在するように設けられたトレンチと、
前記トレンチに隣接して前記ドレイン領域上に設けられた第二導電型のベース層と、
前記トレンチの内側の底面及び側面を覆うゲート絶縁膜と、
前記トレンチ内に前記ゲート絶縁膜を介して前記トレンチの底面から第一の高さまで埋め込まれたゲート電極と、
前記トレンチ内に前記第一の高さから前記基板の表面まで埋め込まれた層間絶縁膜と、
前記基板の表面に設けられ、前記第一の方向に垂直な第二の方向における側面が前記トレンチの外側面に接し、前記第一の方向に第一の長さを有して設けられた第一導電型の第一のソース領域部と、上面が前記第一のソース領域部の底面に接し、前記第二の方向における側面が前記トレンチの外側面に接し、前記第一の方向に前記第一の長さよりも長い第二の長さを有し、前記第一のソース領域部の底面から前記第一の高さよりも高い第二の高さまでの深さを有する第一の部分、上面が前記第一の部分の底面の一部に接し、前記第二の方向における一方の側面が前記トレンチの外側面に接し、前記第二の方向における他方の側面と前記第一の方向における両側面と底面とが前記ベース層に接し、前記第一の方向に前記第二の長さを有し、少なくとも前記第一の高さまでの深さを有する第二の部分、及び前記基板の表面に設けられ、前記第一の方向における一方の側面が前記第一のソース領域部に接し、前記第一の方向における他方の側面が前記ベース層に接し、前記第二の方向における側面が前記トレンチの外側面に接し、底面が前記第一の部分の上面の一部に接する第三の部分を含む前記第一のソース領域部よりも低濃度の第一導電型の第二のソース領域部とを含むソース領域と、
前記基板の表面に設けられ、前記第一の方向における両側面及び底面が前記ベース層に接し、前記第二の方向における側面が前記トレンチの外側面に接し、前記第一の方向に前記ソース領域と並んで設けられた前記ベース層よりも高濃度の第二導電型のベースコンタクト領域と、
前記基板上において、前記ソース領域と電気的に接続され、前記第二の方向に延在するように設けられたソース電極と、
前記基板上において、前記ベースコンタクト領域と電気的に接続され、前記第二の方向に延在するように設けられたベース電極と、
前記基板の裏面上に設けられ、前記ドレイン領域と電気的に接続されたドレイン電極とを備えることを特徴とする半導体装置。
【請求項２】
前記ドレイン領域は、前記ドレイン電極と接する第一導電型の第一のドレイン領域部と、前記第一のドレイン領域部の前記ドレイン電極と反対側の表面上に設けられた前記第一のドレイン領域部及び前記第二のソース領域部よりも低濃度の第一導電型の第二のドレイン領域部と、側面が前記トレンチの外側面に接し、上側の面が前記ベース層に接し、下側の面が前記第二のドレイン領域部と接続された前記第二のソース領域部と同等の濃度の第一導電型の第三のドレイン領域部とを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
第一導電型の基板表面から基板の厚さより浅い深さで第二導電型のベース層を形成し、前記基板の残りの領域を第一導電型のドレイン領域として残存させる工程と、
前記基板表面から前記ドレイン領域に達するように第一の方向に延在するトレンチを形成する工程と、
前記トレンチの内側の底面及び側面にゲート絶縁膜を形成する工程と、
前記トレンチ内に前記ゲート絶縁膜を介してゲート電極膜を埋め込む工程と、
前記ゲート電極膜の上部をエッチングすることにより、前記トレンチの底面から第一の高さまで埋め込まれたゲート電極を形成する工程と、
前記基板の表面及び前記トレンチの前記第一の高さより上の内側面から所定の領域に選択的に第一導電型の不純物を注入することにより、第一導電型の不純物領域を形成する工程と、
前記トレンチ内に前記第一の高さから前記基板の表面まで層間絶縁膜を埋め込む工程と、
前記基板の表面から前記第一導電型の不純物領域内に選択的に第一導電型の不純物を注入することにより、前記基板の表面に、前記第一の方向に垂直な第二の方向における側面が前記トレンチの外側面に接し、前記第一の方向に第一の長さを有する第一導電型の第一のソース領域部を形成するとともに、上面が前記第一のソース領域部の底面に接し、前記第二の方向における側面が前記トレンチの外側面に接し、前記第一の方向に前記第一の長さよりも長い第二の長さを有し、前記第一のソース領域部の底面から前記第一の高さよりも高い第二の高さまでの深さを有する第一の部分、上面が前記第一の部分の底面の一部に接し、前記第二の方向における一方の側面が前記トレンチの外側面に接し、前記第二の方向における他方の側面と前記第一の方向における両側面と底面とが前記ベース層に接し、前記第一の方向に前記第二の長さを有し、少なくとも前記第一の高さまでの深さを有する第二の部分、及び前記基板の表面に設けられ、前記第一の方向における一方の側面が前記第一のソース領域部に接し、前記第一の方向における他方の側面が前記ベース層に接し、前記第二の方向における側面が前記トレンチの外側面に接し、底面が前記第一の部分の上面の一部に接する第三の部分を含む前記第一のソース領域部よりも低濃度の第一導電型の第二のソース領域部を形成する工程と、
前記基板の表面から前記第一の方向において前記ソース領域と隣接する領域に選択的に第二導電型の不純物を注入することにより、前記基板の表面に、前記第一の方向における両側面及び底面が前記ベース層に接し、前記第二の方向における側面が前記トレンチの外側面に接する前記ベース層よりも高濃度の第二導電型のベースコンタクト領域を形成する工程と、
前記基板上に電極膜を形成し、該電極膜をパターニングすることにより、前記ソース領域と電気的に接続され、前記第二の方向に延在するソース電極と、前記ベースコンタクト領域と電気的に接続され、前記第二の方向に延在するベース電極とを形成する工程と、
前記基板の裏面上に前記ドレイン領域と電気的に接続されたドレイン電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記ドレイン領域は、前記ドレイン電極と接する第一導電型の第一のドレイン領域部と、前記第一のドレイン領域部の前記ドレイン電極と反対側の表面上に設けられた前記第一のドレイン領域部及び前記第一のソース領域部よりも低濃度の第一導電型の第二のドレイン領域部とを有し、
前記ゲート電極を形成する工程の前に、前記トレンチの底面から前記第二のドレイン領域部に第一導電型の不純物を注入し、該第一導電型の不純物を熱拡散させる工程と、
前記トレンチの底面が前記第二のドレイン領域部に達するまで前記トレンチを掘り下げることにより、側面が前記トレンチの外側面に接し、上側の面が前記ベース層に接し、下側の面が前記第二のドレイン領域部と接続された前記第二のソース領域部と同等の濃度の第一導電型の第三のドレイン領域部を前記ドレイン領域の一部として形成する工程とをさらに備えることを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、縦型ＭＯＳＦＥＴを有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来の縦型ＭＯＳＦＥＴを有する半導体装置について、図１８を用いて説明する（例えば、特許文献１参照）。
【０００３】
図１８（ａ）は、従来の半導体装置９００の平面図であり、図１８（ｂ）は、図１８（ａ）のａ−ａ’線に沿った断面図である。
【０００４】
図１８（ａ）及び（ｂ）に示すように、縦型ＭＯＳＦＥＴを有する半導体装置９００は、Ｎ型高濃度半導体基板９１１とＮ型半導体層９１２とからなるドレイン領域９１８、Ｐ型チャネル層（ベース層ともいう）９１３、高濃度のＮ型ソース領域９１６とこれを取り囲むように設けられた低濃度のＮ型ソース領域９１４とからなるソース領域９１９、Ｐ型バックゲート領域（ベースコンタクト領域ともいう）９１７、トレンチ９２０、ゲート絶縁膜９２１、及びゲート電極９２２を有している。
【０００５】
ゲート電極９２２はトレンチ９２０から突出しており、層間絶縁膜９２３で覆われ、ソース電極９３１は、層間絶縁膜９２３に開けられたコンタクトホールを介して高濃度ソース領域９１６と電気的に接続されている。
【０００６】
図１８（ａ）に示すように、トレンチ９２０は、一方向に延在し、ストライプ状に複数設けられ、隣接するトレンチ９２０の間には、高濃度のＮ型ソース領域９１６とこれを取り囲む低濃度のＮ型ソース領域９１４とからなるソース領域９１９がトレンチ９２０の延在する方向に所定の間隔をもって配置され、隣接するソース領域９１９の間には、ベース層９１３を介して、ベースコンタクト領域９１７が配置されている。
【０００７】
尚、図示していないが、層間絶縁膜９２３に開けられた上記と別のコンタクトホールを介して、ベースコンタクト領域９１７と電気的に接続されたベース電極がソース電極９３１と平行に同一の層に設けられている。
【０００８】
このように、ソース電極９３１とベース電極とを別々に設けることによって、ベース層９１３は、ソース電極９３１と異なった電位をとることができる。すなわち、ベース電極とソース電極９３１とを同電位（接地）にする場合と、ベース電極とドレイン電極９３３とを同電位（接地）にする場合とを切り替えることにより、１つの縦型ＭＯＳＦＥＴを双方向スイッチング素子として使用することができる。このとき、高濃度ソース領域９１６を低濃度ソース領域９１４で囲み、また、ソース領域９１９とベースコンタクト領域９１７とを離間させていることにより、高濃度のＰＮ接合面をなくすことができるため、ソース電極９３１に高電圧を印加した場合（ベース電極とドレイン電極９３３とを接地にした場合）でも、ソース領域９１９−ベース層９１３間の耐圧を十分に確保することが可能となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１７０５３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した従来の半導体装置９００の縦型ＭＯＳＦＥＴにおいて、ソース領域９１９−ベース層９１３間に、より高い耐圧が必要とされる場合、低濃度のソース領域９１４によってその耐圧を確保するためには、低濃度のソース領域９１４の深さをより深くする必要がある。その場合、低濃度のソース領域９１４は、深さ方向だけでなく、基板と平行な方向、すなわちトレンチ９２０が延在する方向にも広がっていく。そのため、隣接するベースコンタクト領域９１７に接してしまわないよう、ソース領域９１９とベースコンタクト領域９１７との間隔を広くとる必要が生じることから、チップ面積を大きくしなければならなくなり、微細化が困難となる。
【００１１】
したがって、本発明は、チップ面積を大きくすることなく、縦型ＭＯＳＦＥＴのソース領域−ベース層間の耐圧を向上させることが可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、基板と、前記基板の裏面側に所定の厚さを有して設けられた第一導電型のドレイン領域と、前記基板の表面から前記ドレイン領域の上面に達し、第一の方向に延在するように設けられたトレンチと、前記トレンチに隣接して前記ドレイン領域上に設けられた第二導電型のベース層と、前記トレンチの内側の底面及び側面を覆うゲート絶縁膜と、前記トレンチ内に前記ゲート絶縁膜を介して前記トレンチの底面から第一の高さまで埋め込まれたゲート電極と、前記トレンチ内に前記第一の高さから前記基板の表面まで埋め込まれた層間絶縁膜と、前記基板の表面に設けられ、前記第一の方向に垂直な第二の方向における側面が前記トレンチの外側面に接し、前記第一の方向に第一の長さを有して設けられた第一導電型の第一のソース領域部と、上面が前記第一のソース領域部の底面に接し、前記第二の方向における側面が前記トレンチの外側面に接し、前記第一の方向に前記第一の長さよりも長い第二の長さを有し、前記第一のソース領域部の底面から前記第一の高さよりも高い第二の高さまでの深さを有する第一の部分、上面が前記第一の部分の底面の一部に接し、前記第二の方向における一方の側面が前記トレンチの外側面に接し、前記第二の方向における他方の側面と前記第一の方向における両側面と底面とが前記ベース層に接し、前記第一の方向に前記第二の長さを有し、少なくとも前記第一の高さまでの深さを有する第二の部分、及び前記基板の表面に設けられ、前記第一の方向における一方の側面が前記第一のソース領域部に接し、前記第一の方向における他方の側面が前記ベース層に接し、前記第二の方向における側面が前記トレンチの外側面に接し、底面が前記第一の部分の上面の一部に接する第三の部分を含む前記第一のソース領域部よりも低濃度の第一導電型の第二のソース領域部とを含むソース領域と、前記基板の表面に設けられ、前記第一の方向における両側面及び底面が前記ベース層に接し、前記第二の方向における側面が前記トレンチの外側面に接し、前記第一の方向に前記ソース領域と並んで設けられた前記ベース層よりも高濃度の第二導電型のベースコンタクト領域と、前記基板上において、前記ソース領域と電気的に接続され、前記第二の方向に延在するように設けられたソース電極と、前記基板上において、前記ベースコンタクト領域と電気的に接続され、前記ソース電極と電気的に絶縁され、前記第二の方向に延在するように設けられたベース電極と、前記基板の裏面上に設けられ、前記ドレイン領域と電気的に接続されたドレイン電極とを備えることを特徴とする。
【００１３】
また、本発明の半導体装置の製造方法は、第一導電型の基板表面から基板の厚さより浅い深さで第二導電型のベース層を形成し、前記基板の残りの領域を第一導電型のドレイン領域として残存させる工程と、前記基板表面から前記第一のドレイン領域部に達するように第一の方向に延在するトレンチを形成する工程と、前記トレンチの内側の底面及び側面にゲート絶縁膜を形成する工程と、前記トレンチ内に前記ゲート絶縁膜を介してゲート電極膜を埋め込む工程と、前記ゲート電極膜の上部をエッチングすることにより、前記トレンチの底面から第一の高さまで埋め込まれたゲート電極を形成する工程と、前記基板の表面及び前記トレンチの前記第一の高さより上の内側面から第一の領域に選択的に第一導電型の不純物を注入することにより、第一導電型の不純物領域を形成する工程と、前記トレンチ内に前記第一の高さから前記基板の表面まで層間絶縁膜を埋め込む工程と、前記基板の表面から前記第二導電型の不純物領域内に選択的に第一導電型の不純物を注入することにより、前記基板の表面に、前記第一の方向に垂直な第二の方向における側面が前記トレンチの外側面に接し、前記第一の方向に第一の長さを有する第二導電型の第一のソース領域部を形成するとともに、上面が前記第一のソース領域部の底面に接し、前記第二の方向における側面が前記トレンチの外側面に接し、前記第一の方向に前記第一の長さよりも長い第二の長さを有し、前記第一のソース領域部の底面から前記第一の高さよりも高い第二の高さまでの深さを有する第一の部分、上面が前記第一の部分の底面の一部に接し、前記第二の方向における一方の側面が前記トレンチの外側面に接し、前記第二の方向における他方の側面と前記第一の方向における両側面と底面とが前記ベース層に接し、前記第一の方向に前記第二の長さを有し、少なくとも前記第一の高さまでの深さを有する第二の部分、及び前記基板の表面に設けられ、前記第一の方向における一方の側面が前記第一のソース領域部に接し、前記第一の方向における他方の側面が前記ベース層に接し、前記第二の方向における側面が前記トレンチの外側面に接し、底面が前記第一の部分の上面の一部に接する第三の部分を含む前記第一のソース領域部よりも低濃度の第二導電型の第二のソース領域部を形成し、前記第一及び第二のソース領域部を含むソース領域を形成する工程と、前記基板の表面から前記第一の方向において前記ソース領域と隣接する領域に選択的に第二導電型の不純物を注入することにより、前記基板の表面に、前記第一の方向における両側面及び底面が前記ベース層に接し、前記第二の方向における側面が前記トレンチの外側面に接する前記ベース層よりも高濃度の第二導電型のベースコンタクト領域を形成する工程と、前記基板上に電極膜を形成し、該電極膜をパターニングすることにより、前記ソース領域と電気的に接続され、前記第二の方向に延在するソース電極と、前記ベースコンタクト領域と電気的に接続され、前記ソース電極と電気的に絶縁され、前記第二の方向に延在するベース電極とを形成する工程と、前記基板の裏面上に前記ドレイン領域と電気的に接続されたドレイン電極を形成する工程とを備えることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、上記のとおり、ソース領域を構成する第一及び第二のソース領域部のうち、第一のソース領域部よりも低濃度の第二のソース領域部が、第一のソース領域部の底面からゲート電極の上面である第一の高さよりも高い第二の高さまでの深さを有する第一の部分と、上面が第一の部分の底面の一部に接し、トレンチの延在方向である第一の方向に垂直な第二の方向における一方の側面がトレンチの外側面に接し、第二の方向における他方の側面と第一の方向における両側面と底面とがベース層に接し、第一の部分の底面から少なくともゲート電極の上面である第一の高さまでの深さを有する第二の部分とを含んで構成されている。これにより第二のソース領域部の第二の部分においては、その底面とベース層とのＰＮ接合部からだけでなく、その側面とベース層とのＰＮ接合部からも空乏層が広がるため、いわゆるＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ  ＳＵＲｆａｃｅ  Ｆｉｅｌｄ）効果によって、当該第二の部分を完全に空乏化させることができる。したがって、チップ面積を大きくすることなく、縦型ＭＯＳＦＥＴのソース領域とベース層との間の耐圧を向上させることが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第一の実施形態による半導体装置の構造を説明するための平面図である。
【図２】図１のａ−ａ’線に沿った断面図である。
【図３】図１のｂ−ｂ’線に沿った断面図である。
【図４】図１のｃ−ｃ’線に沿った断面図である。
【図５】図１のｄ−ｄ’線に沿った断面図である。
【図６】本発明の第二の実施形態による半導体装置の構造を説明するための断面図であり、図１のａ−ａ’線に沿った断面図である。
【図７】本発明の第二の実施形態による半導体装置の製造方法を示す断面図である。
【図８】本発明の第二の実施形態による半導体装置の製造方法を示す断面図である。
【図９】本発明の第二の実施形態による半導体装置の製造方法を示す断面図である。
【図１０】本発明の第二の実施形態による半導体装置の製造方法を示す断面図である。
【図１１】本発明の第二の実施形態による半導体装置の製造方法を示す断面図である。
【図１２】本発明の第二の実施形態による半導体装置の製造方法を示す断面図である。
【図１３】本発明の第二の実施形態による半導体装置の製造方法を示す断面図である。
【図１４】本発明の第二の実施形態による半導体装置の製造方法を示す断面図である。
【図１５】本発明の第二の実施形態による半導体装置の製造方法を示す断面図である。
【図１６】本発明の第二の実施形態による半導体装置の製造方法を示す断面図である。
【図１７】本発明の第二の実施形態である半導体装置の製造方法を示す断面図である。
【図１８】従来の半導体装置の構造を説明するための図であり、（ａ）が平面図、（ｂ）が（ａ）のａ−ａ’線に沿った断面図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照しながら本発明の実施形態について詳細に説明する。
【００１７】
図１は、本発明の第一の実施形態の縦型ＭＯＳＦＥＴを有する半導体装置１００を説明するための平面図であり、図２は、図１のａ−ａ’線に沿った断面図、図３は、図１のｂ−ｂ’線に沿った断面図、図４は、図１のｃ−ｃ’線に沿った断面図、図５は、図１のｄ−ｄ’線に沿った断面図である。なお、図１に示す平面図は、後述する第二の実施形態の半導体装置２００においても共通である。
【００１８】
図２及び図３に示すように、半導体装置１００は、Ｎ型（第一導電型）の半導体基板１０と、半導体基板１０の上に設けられたエピタキシャル層１１とを備えている。なお、以下、半導体基板１０とエピタキシャル層１１とを合わせて基板１ともいう。
【００１９】
基板１内には、半導体基板１０とその上に設けられたＮ型の半導体層１２とからなるドレイン領域１８と、ドレイン領域１８の上に設けられたＰ型（第二導電型）のベース層１３と、基板１（エピタキシャル層１１）の表面からベース層１３を貫通してドレイン領域１８の上面に達するトレンチ２０とが設けられている。トレンチ２０は、図２及び図３において、紙面に対して垂直な方向にストライプ状に設けられている（図１参照）。
【００２０】
トレンチ２０の内部には、トレンチ２０の底面及び側面を覆うようにゲート絶縁膜２１が形成され、ゲート絶縁膜２１を介してトレンチ２０の底面から高さＨ１までゲート電極２２が埋め込まれ、ゲート電極２２上のトレンチ２０の残りの部分に層間絶縁膜２３が基板１の表面まで埋め込まれている。
【００２１】
基板１の表面のトレンチ２０に隣接した領域には、図１、図４、及び図５に示すように、トレンチ２０の延在する方向（Ｙ方向）に長さＬ１を有するＮ型のソース領域部１６が設けられている。また、Ｙ方向におけるソース領域部１６の両側面、及び底面を覆うように、ソース領域部１６よりも低濃度のＮ型のソース領域部１４が設けられている。これらソース領域部１６及び１４によりソース領域１９が構成されている。
【００２２】
ソース領域部１４は、図１、図２、図４、及び図５に示すように、第一の部分１４１、第二の部分１４2、及び第三の部分１４3を有して構成されている。詳細には、第一の部分１４１は、上面がソース領域部１６の底面に接し、トレンチ２０の延在する方向に垂直な方向（Ｘ方向）における側面がトレンチ２０の外側面に接し、Ｙ方向に長さＬ１よりも長い長さＬ２を有し、ソース領域部１６の底面から高さＨ１よりも高い高さＨ２までの深さを有している。第二の部分１４2は、上面が第一の部分１４１の底面の一部に接し、Ｘ方向における一方の側面がトレンチ２０の外側面に接し、Ｘ方向における他方の側面、Ｙ方向における両側面、及び底面がベース層１３に接し、Ｙ方向に第一の部分１４１と同じ長さＬ２を有し、少なくとも高さＨ１までの深さを有している。第三の部分１４3は、基板１の表面に設けられ、Ｙ方向における一方の側面がソース領域部１６に接し、Ｙ方向における他方の側面がベース層１３に接し、Ｘ方向における両側面がトレンチ２０の外側面に接し、底面が第一の部分１４１の上面の一部に接している。
【００２３】
基板１の表面には、さらに、図１、図３、図４、及び図５に示すように、ソース領域１９と離間するようにＹ方向における両側面及び底面がベース層１３に接し、Ｘ方向における側面がトレンチ２０の外側面に接して、Ｙ方向にソース領域１９と並んで設けられたベース層１３よりも高濃度のＰ型のベースコンタクト領域１７が設けられている。
【００２４】
図２、図４、及び図５に示すように、基板１上には、ソース領域１９と電気的に接続され、Ｘ方向に延在するようにソース電極３１が設けられている。また、図３、図４、及び図５に示すように、基板１上には、ベースコンタクト領域１７と電気的に接続され、Ｘ方向に延在するように、すなわちソース電極３１と平行にベース電極３２が設けられている。なお、ソース電極３１とベース電極３２とは、絶縁膜（図示せず）により電気的に絶縁されている。
【００２５】
また、図２〜図５に示すように、基板１の裏面上には、ドレイン領域１８と電気的に接続されたドレイン電極３３が設けられている。
【００２６】
上述のとおり、本実施形態においては、ソース領域１９がソース領域部１６とこれよりも低濃度のソース領域部１４を含み、該低濃度のソース領域部１４が、ソース領域部１６の底面からゲート電極２２の上面の高さである高さＨ１よりも高い高さＨ２までの深さを有する第一の部分１４１と、上面が第一の部分１４１の底面の一部に接し、トレンチ２０の延在方向（Ｙ方向）に垂直なＸ方向における一方の側面がトレンチ２０の外側面に接し、Ｘ方向における他方の側面、Ｙ方向における両側面、及び底面がベース層１３に接し、第一の部分１４１の底面から少なくとも高さＨ１までの深さを有する第二の部分１４2とを含んだ構成（ＲＥＳＵＲＦ構造）となっている。かかる構成により、ソース領域部１４の第二の部分１４2においては、その底面とベース層１３とのＰＮ接合部から空乏層が広がるだけでなく、その側面とベース層１３とのＰＮ接合部からも空乏層が広がることとなり、ＲＥＳＵＲＦ効果によって、当該第二の部分１４2は完全に空乏化するため、ソース領域１９−ベース層１３間の電界が緩和される。したがって、チップ面積を大きくすることなく、縦型ＭＯＳＦＥＴのソース領域１９−ベース層１３間耐圧を向上させることができ、当該縦型ＭＯＳＦＥＴを高耐圧の双方向スイッチング素子として使用することが可能となる。
【００２７】
次に、本発明の第二の実施形態の縦型ＭＯＳＦＥＴを有する半導体装置２００について、図１及び図６を用いて説明する。図６は、図１のａ−ａ’線に沿った断面図である。
【００２８】
第二の実施形態の半導体装置２００は、ドレイン領域１８の構造が第一の実施形態の半導体装置１００と異なっている。その他の点は半導体装置１００と同一であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
【００２９】
第二の実施形態の半導体装置２００におけるドレイン領域１８は、半導体基板１０及び半導体層１２に加えて、トレンチ２０の底部の外側面において、半導体層１２とベース層１３とにまたがるように設けられたＮ型のドレイン領域部１５、すなわち、側面がトレンチ２０の外側面に接し、上側の面がベース層１３に接し、下側の面が半導体層１２と接続された、半導体層１２よりも高濃度であり、且つソース領域部１４と同等の濃度のドレイン領域部１５をさらに有して構成されている。なお、ここで、トレンチ２０の底面は、耐圧の低下を防ぐため、半導体層１２に接していることが好ましい。
【００３０】
このように、本実施形態によれば、ソース電極３１からドレイン電極３３に至る電流経路に半導体層１２よりも高濃度のドレイン領域部１５を設けることにより、第一の実施形態の半導体装置１００における縦型ＭＯＳＦＥＴよりも、縦型ＭＯＳＦＥＴのオン抵抗を低減することが可能となる。
【００３１】
ここで、仮に、ドレイン領域１８の一部として、ドレイン領域部１５ではなく、半導体層１２の上層に半導体層１２よりも高濃度のＮ型の層を設けた場合には、オン抵抗は低減されるものの、ドレイン領域１８−ベース層１３間の耐圧が低下してしまうことになる。これに対し、本実施形態では、半導体層１２よりも高濃度のドレイン領域部１５を上述のような構成としていることにより、ドレイン領域１８において、ドレイン領域部１５は、ソース領域１９におけるソース領域部１４の第二の部分１４２と同等に機能する。すなわち、ＲＥＳＵＲＦ効果によって、ドレイン領域１８−ベース層１３間の電界が緩和される。したがって、本実施形態によれば、ドレイン領域１８−ベース層１３間耐圧を低下させることなく、オン抵抗を低減することができる。
【００３２】
次に、本実施形態の半導体装置２００の製造方法の一例について、図７から図１７に示す工程断面図を用いて説明する。
【００３３】
図７に示すように、Ｎ型の不純物が高濃度にドープされた半導体基板１０の上に、エピタキシャル成長により、Ｎ型の不純物がドープされたエピタキシャル層１１を形成する。これにより、高濃度半導体基板１０とエピタキシャル層１１とからなる基板１が形成される。
【００３４】
その後、エピタキシャル層１１（基板１）の表面よりＰ型の不純物を高エネルギーでドープすることにより、図８に示すように、Ｐ型不純物領域１３０をエピタキシャル層１１の深い位置に形成する。
【００３５】
次に、基板１表面に絶縁膜２４をＣＶＤ法等により形成した後、フォトリソグラフィーによってトレンチ２０が形成される領域上に開口を有するフォトレジストパターン（図示せず）を形成し、該フォトレジストパターンをマスクとして絶縁膜２４をパターニングし、図９に示すように、絶縁膜２４のトレンチ２０が形成される領域上に開口を形成する。その後、絶縁膜２４をマスクとしてエピタキシャル層１１をエッチングすることにより、図１０に示すように、Ｐ型不純物領域１３０を貫通するトレンチ２０を形成する。
【００３６】
次に、図１１に示すように、絶縁膜２４をマスクとして、トレンチ２０の底部に、Ｎ型の不純物をドープすることにより、Ｎ型不純物領域１５０を形成する。
【００３７】
その後、熱処理を行うことにより、図１２に示すように、不純物領域１３０のＰ型不純物を基板１の表面まで拡散させるとともに、不純物領域１５０のＮ型不純物をトレンチの底部側面を覆うように拡散させて、基板１の表面からＮ型不純物領域１５０の上側の少なくとも一部を覆う深さのベース層１３を形成する。これにより、エピタキシャル層１１の底部にＮ型の半導体層１２が残存する。
【００３８】
続いて、図１３に示すように、絶縁膜２４をマスクとして、トレンチ２０をさらに掘り下げ、トレンチ２０の底面の下に残存するＮ型不純物領域１５０をエッチング除去する。これにより、トレンチ２０の外側面に接し、上側の面がベース層１３に接し、下側の面が半導体層１２と接続された半導体層１２よりも高濃度のＮ型のドレイン領域部１５が形成される。
【００３９】
次に、絶縁膜２４を除去した後、例えば熱酸化により、トレンチ２０の底面及び側面を含む全面にゲート絶縁膜２１を形成する。このとき、基板１の上面には、ゲート絶縁膜２１と同時に絶縁膜２５が形成される。
【００４０】
続いて、トレンチ２０内にゲート電極材料を埋め込んだ後、図１４に示すように、高さＨ１までエッチバックして、ゲート電極２２を形成する。
【００４１】
次に、図１５に示すように、ソース領域部１４が形成される領域を除く領域を覆うフォトレジストパターン（図示せず）を形成した状態で、トレンチ２０の内側面を含む全面に、ゲート絶縁膜２１及び絶縁膜２５を介してＮ型の不純物を斜めイオン注入する。これにより、基板１の表面及びトレンチ２０の側面に沿ってＮ型不純物領域１４０が選択的に形成される。このとき、Ｎ型不純物領域１４０の下端は、ゲート電極２２の上面である高さＨ１と同等もしくは少し深く形成される。すなわち、Ｎ型不純物領域１４０は、ゲート電極に対して自己整合的に形成される。
【００４２】
次に、図１６に示すように、トレンチ２０内のゲート電極２２上の残りの部分に絶縁膜を埋め混み、エッチバックすることにより層間絶縁膜２３を形成する。
【００４３】
その後、図１７に示すように、ソース領域部１６が形成される領域を除く領域を覆うフォトレジストパターン（図示せず）を形成した状態で、基板１の表面から、絶縁膜２５を介してＮ型不純物領域１４０内にＮ型の不純物をイオン注入する。これにより、ソース領域部１６が選択的に形成されるとともに、Ｎ型不純物領域１４０の残りの部分がソース領域部１４となる。こうして、ソース領域部１４及びソース領域部１６からなるソース領域１９が形成される。
【００４４】
続いて、ベースコンタクト領域１７が形成される領域を除く領域を覆うフォトレジストパターン（図示せず）を形成した状態で、基板１の表面から、絶縁膜２５を介してＰ型の不純物をドープすることにより、図１に示すように、基板１の表面にベースコンタクト領域１７を形成する。
【００４５】
その後、基板１上に残った絶縁膜２５及び層間絶縁膜２３の上部を除去した後、金属層を基板１の表面全面に形成し、フォトリソグラフィーによって、ソース領域部１６とコンタクトを取る領域上及びベースコンタクト領域１７とコンタクトを取る領域上を露出する開口を有するようにフォトレジスト（図示せず）をパターニングし、該フォトレジストをマスクとして金属層をエッチングすることにより、ソース領域１９と電気的に接続されたソース電極３１と、ベースコンタクト領域１７とと電気的に接続されたベース電極３２とを形成する（図４及び図５参照）。
【００４６】
さらに、基板１の裏面全面にドレイン領域１８と電気的に接続されたドレイン電極３３を形成する。以上により、図６に示した第二の実施形態の半導体装置２００が得られる。
【００４７】
なお、第一の実施形態の半導体装置１００は、ドレイン領域部１５の構造以外は第二の実施形態の半導体装置２００と略同じであるため、第一の実施形態の半導体装置１００の製造方法の説明は省略するが、第二の実施形態の半導体装置２００の製造方法のうち、図１１〜図１３に示したドレイン領域部１５を形成する工程を除くことにより、第一の実施形態の半導体装置１００を得ることができる。
【００４８】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
【００４９】
上記実施形態においては、第一導電型をＮ型、第二導電型をＰ型として説明したが、導電型を入れ替えて、第一導電型をＰ型、第二導電型をＮ型としても構わない。
【符号の説明】
【００５０】
１００、２００  半導体装置
１  基板
１０  半導体基板
１１  エピタキシャル層
１２  半導体層
１３  ベース層
１３０  Ｐ型不純物領域
１４０、１５０  Ｎ型不純物領域
１４  ソース領域部
１４１  ソース領域部の第一の部分
１４２  ソース領域部の第二の部分
１４３  ソース領域部の第三の部分
１５  ドレイン領域部
１６  ソース領域部
１７  ベースコンタクト領域
１８  ドレイン領域
１９  ソース領域
２０  トレンチ
２１  ゲート絶縁膜
２２  ゲート電極
２３  層間絶縁膜
２４、２５  絶縁膜
３１  ソース電極
３２  ベース電極
３３  ドレイン電極
９００  半導体装置
９１１  半導体基板
９１２  半導体層
９１３  ベース層
９１４  低濃度ソース領域
９１６  高濃度ソース領域
９１７  ベースコンタクト領域
９１８  ドレイン領域
９１９  ソース領域
９２０  トレンチ
９２１  ゲート絶縁膜
９２２  ゲート電極
９２３  層間絶縁膜
９３１  ソース電極
９３３  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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