(57)【要約】【課題】半導体装置の特性を向上させる。【解決手段】本発明の半導体装置は、第１窒化物半導体層１００よりなるバッファ層と、第２窒化物半導体層２００よりなるチャネル層と、第３窒化物半導体層３００よりなる障壁層とが順次積層された積層部と、この上に形成された第４窒化物半導体層４００よりなる、メサ部（２ＤＥＧ抑止層）ＭＳと、この両側に形成され、第４窒化物半導体層４００の薄膜部４１０よりなるサイド部ＳＰを有する。そして、２ＤＥＧの生成は、メサ部ＭＳの下方において抑止されており、サイド部ＳＰの下方において抑止されていない。このように、メサ部ＭＳの端部に２ＤＥＧの抑止効果を無効化するサイド部ＳＰを設けることで、サイド部ＳＰの端部からゲート電極５２０までの距離が大きくなり、ゲート絶縁膜５１０とメサ部ＭＳとの間に生じる不所望なチャネルを通る電流経路によるリークを抑制することができる。【選択図】図１
2019009366.tif 000002
【特許請求の範囲】
【請求項１】
第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
前記第３窒化物半導体層上に形成され、第４窒化物半導体層よりなるメサ部と、
前記第３窒化物半導体層上で、かつ、前記メサ部の一方の側に形成されたソース電極と、
前記第３窒化物半導体層上で、かつ、前記メサ部の他方の側に形成されたドレイン電極と、
前記メサ部の上方に形成されたゲート電極と、
前記メサ部の少なくとも一方の側に形成され、前記第４窒化物半導体層よりなるサイド部と、
を有し、
前記サイド部は、前記ゲート電極の外側に延在し、
前記第２窒化物半導体層と前記第３窒化物半導体層との間の２次元電子ガスの生成は、前記メサ部の下方において抑止されており、前記サイド部の下方において抑止されていない、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記メサ部は、ノンドープの前記第４窒化物半導体層である、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第４窒化物半導体層は、第１膜厚部と、前記第１膜厚部の両側に配置され、前記第１膜厚部より膜厚の小さい第２膜厚部と、を有し、
前記メサ部は、前記第１膜厚部よりなり、前記サイド部は、前記第２膜厚部よりなる、半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記第４窒化物半導体層は、第１部と、前記第１部の両側に配置され、イオンが注入された第２部と、を有し、
前記メサ部は、前記第１部よりなり、前記サイド部は、前記第２部よりなる、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第２部は、前記イオンが注入されたドープ層と、前記ドープ層の下層のノンドープ層と、を有する、半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記イオンは、ホウ素イオンまたは窒素イオンである、半導体装置。
【請求項７】
請求項２記載の半導体装置において、
前記サイド部は、絶縁膜と接触処理された層である、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記絶縁膜は、窒化膜である、半導体装置。
【請求項９】
請求項２記載の半導体装置において、
前記サイド部上に、前記ゲート電極の端部が位置する、半導体装置。
【請求項１０】
請求項２記載の半導体装置において、
前記メサ部と前記ゲート電極との間にゲート絶縁膜を有する、半導体装置。
【請求項１１】
（ａ）第１窒化物半導体層上に、第２窒化物半導体層を形成する工程、
（ｂ）前記第２窒化物半導体層上に、第３窒化物半導体層を形成する工程、
（ｃ）前記第３窒化物半導体層上に、第４窒化物半導体層を形成する工程、
（ｄ）前記第４窒化物半導体層よりなる、メサ部と、前記メサ部の両側に設けられたサイド部と、を形成する工程、
（ｅ）前記メサ部の上方にゲート電極を形成する工程、を有し、
前記サイド部は、前記ゲート電極の外側に延在し、
前記第２窒化物半導体層と前記第３窒化物半導体層との間の２次元電子ガスの生成は、前記メサ部の下方において抑止されており、前記サイド部の下方において抑止されていない、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｄ）工程は、
前記メサ部と、前記メサ部の両側に、前記メサ部より膜厚の小さいサイド部と、を設ける工程である、半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ１）前記第４窒化物半導体層の前記メサ部の形成予定領域上に第１マスク膜を形成し、前記第１マスク膜をマスクとして、イオンを注入することにより、前記サイド部を形成する工程、
（ｄ２）前記第１マスク膜を除去し、前記第４窒化物半導体層上に前記第１マスク膜が形成されていた領域より大きい第２マスク膜を形成し、前記第２マスク膜をマスクとして、前記第４窒化物半導体層をエッチングする工程、
を有する、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記サイド部は、前記イオンが注入されたドープ層と、前記ドープ層の下層のノンドープ層と、を有する、半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
前記イオンは、ホウ素イオンまたは窒素イオンである、半導体装置の製造方法。
【請求項１６】
請求項１１記載の半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ１）前記第４窒化物半導体層の前記メサ部の形成予定領域上に第１絶縁膜を形成し、前記第１絶縁膜上を含む前記第４窒化物半導体層上に第２絶縁膜を形成することにより、前記第４窒化物半導体層と前記第２絶縁膜との接触部を有するサイド部を形成する工程、
（ｄ２）前記第４窒化物半導体層上に前記第１絶縁膜が形成されていた領域より大きいマスク膜を形成し、前記マスク膜をマスクとして、前記第４窒化物半導体層をエッチングする工程、
を有する、半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記第２絶縁膜は、窒化膜である、半導体装置の製造方法。
【請求項１８】
請求項１１記載の半導体装置の製造方法において、
前記メサ部は、ノンドープの前記第４窒化物半導体層である、半導体装置の製造方法。
【請求項１９】
請求項１１記載の半導体装置の製造方法において、
前記（ｄ）工程と前記（ｅ）工程との間に、
（ｆ）前記メサ部上にゲート絶縁膜を形成する工程、を有し、
前記ゲート電極は、前記ゲート絶縁膜上に形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
ＧａＮ系窒化物半導体は、ＳｉやＧａＡｓに比べてワイドバンドギャップで、高い電子移動度を有するため、高耐圧、高出力、高周波用途でのトランジスタへの応用が期待されており、近年、盛んに開発が進められている。このようなトランジスタの中でも、ノーマリオフ特性を有するトランジスタは有用であり、ノーマリオフ特性を持たせるための構造が検討されている。
【０００３】
例えば、特許文献１（特開２０１３−０６５６４９号公報）には、窒化物半導体層をチャネルとして用いたトランジスタが開示されている。このトランジスタにおいては、障壁層とチャネル層の界面に、２ＤＥＧ（２次元電子ガス）が発生する。そして、ゲート電極下においては、メサ部が設けられ、２ＤＥＧの発生が抑止されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−０６５６４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、窒化物半導体を用いた半導体装置の研究開発に従事しており、半導体装置の特性向上について、鋭意検討している。特に、ノーマリオフ特性を持たせるためのトランジスタの構造（メサ型ＭＯＳ構造）について検討している。
【０００６】
しかしながら、後述するように、トランジスタのオン抵抗の増加が確認された。特に、閾値電圧を向上させるため、メサ部の厚さを大きくすると、オン抵抗が増加することが判明した。
【０００７】
このような窒化物半導体を用いた半導体装置においては、安定したノーマリオフ特性を持たせるために、閾値電位を維持しつつ、オン抵抗の低減が望まれる。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本願において開示される一実施の形態に示される半導体装置は、第１窒化物半導体層よりなるバッファ層と、第２窒化物半導体層よりなるチャネル層と、第３窒化物半導体層よりなる障壁層とが順次積層され、この上に形成された第４窒化物半導体層よりなるメサ部（２ＤＥＧ抑止層）を有する。そして、メサ部の少なくとも一方の側に形成され、第４窒化物半導体層よりなるサイド部を有し、このサイド部は、ゲート電極の外側に延在する。そして、第２窒化物半導体層と第３窒化物半導体層との間の２次元電子ガスの生成は、メサ部の下方において抑止されており、サイド部の下方において抑止されていない。
【００１１】
本願において開示される一実施の形態に示される半導体装置の製造方法は、第１〜第４窒化物半導体層を順次形成する工程と、第４窒化物半導体層よりなる、メサ部と、メサ部の両側に設けられたサイド部と、を形成する工程と、メサ部の上方にゲート電極を形成する工程と、を有する。そして、サイド部は、ゲート電極の外側に延在し、第２窒化物半導体層と第３窒化物半導体層との間の２次元電子ガスの生成は、メサ部の下方において抑止されており、サイド部の下方において抑止されていない。
【発明の効果】
【００１２】
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１３】
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１の半導体装置の構成を示す断面図である。
【図２】実施の形態１の半導体装置の構成を示す平面図である。
【図３】比較例１の半導体装置の構成を示す断面図である。
【図４】比較例１の半導体装置のＩ−Ｖ特性を示す図である。
【図５】比較例１の半導体装置の抵抗成分の分析結果を示す図である。
【図６】比較例２の半導体装置の構成を示す断面図である。
【図７】実施の形態１の半導体装置の構成を示す平面図である。
【図８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す平面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２１】実施の形態１の半導体装置の製造工程を示す平面図である。
【図２２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２３】実施の形態１の半導体装置の製造工程を示す平面図である。
【図２４】実施の形態２の半導体装置の構成を示す断面図である。
【図２５】実施の形態２の半導体装置の構成を示す平面図である。
【図２６】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２７】実施の形態２の半導体装置の製造工程を示す平面図である。
【図２８】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２９】実施の形態２の半導体装置の製造工程を示す平面図である。
【図３０】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３１】実施の形態２の半導体装置の製造工程を示す平面図である。
【図３２】実施の形態３の半導体装置の構成を示す断面図である。
【図３３】実施の形態３の半導体装置の構成を示す平面図である。
【図３４】実施の形態３の半導体装置の製造工程を示す断面図である。
【図３５】実施の形態３の半導体装置の製造工程を示す平面図である。
【図３６】実施の形態３の半導体装置の製造工程を示す断面図である。
【図３７】実施の形態３の半導体装置の製造工程を示す平面図である。
【図３８】実施の形態３の半導体装置の製造工程を示す断面図である。
【図３９】実施の形態３の半導体装置の製造工程を示す平面図である。
【図４０】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４１】実施の形態３の半導体装置の製造工程を示す平面図である。
【図４２】実施の形態４の応用例１の半導体装置の構成を示す断面図である。
【図４３】実施の形態４の応用例２の半導体装置の構成を示す断面図である。
【図４４】実施の形態５の半導体装置の構成を示す断面図である。
【図４５】実施の形態５の半導体装置の構成を示す平面図である。
【図４６】実施の形態５の半導体装置の製造工程を示す断面図である。
【図４７】実施の形態５の半導体装置の製造工程を示す平面図である。
【図４８】実施の形態５の半導体装置の製造工程を示す断面図である。
【図４９】実施の形態５の半導体装置の製造工程を示す平面図である。
【図５０】実施の形態５の半導体装置の製造工程を示す断面図である。
【図５１】実施の形態５の半導体装置の製造工程を示す平面図である。
【図５２】実施の形態５の半導体装置の製造工程を示す断面図である。
【図５３】実施の形態５の半導体装置の製造工程を示す平面図である。
【図５４】実施の形態５の半導体装置の製造工程を示す断面図である。
【図５５】実施の形態５の半導体装置の製造工程を示す平面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１７】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１９】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００２０】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【００２１】
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図２は、本実施の形態の半導体装置の構成を示す平面図である。図１の断面図は、例えば、図２のＡ−Ａ部に対応する。
【００２２】
図１に示す半導体装置は、窒化物半導体を用いたＭＯＳ型の電界効果トランジスタ（MOSFET；Metal-Oxide-Semiconductor Field Effect Transistor、MISFETともいう）である。また、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）とも呼ばれる。
【００２３】
本実施の形態の半導体装置においては、図１に示すように、基板１２上に、第１窒化物半導体層１００、第２窒化物半導体層２００および第３窒化物半導体層３００が順次形成されている。そして、第３窒化物半導体層３００の一部分上には第４窒化物半導体層４００よりなるメサ部ＭＳが形成されている。なお、基板１２上に、核生成層やその上の高抵抗バッファ層を形成した後、第１窒化物半導体層１００等を形成してもよい。
【００２４】
基板１２としては、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用いることができる。基板１２としては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。また、ＧａＮからなる基板を用いてもよく、この場合、核生成層を省略してもよい。
【００２５】
核生成層は、窒化物半導体層からなる。核生成層としては、例えば、窒化アルミニウム（ＡｌＮ）層を用いることができる。高抵抗バッファ層は、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。例えば、複数層の窒化物半導体層からなる超格子構造体（超格子層ともいう）として、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を高抵抗バッファ層として用いることができる。
【００２６】
なお、通常、基板１２上の窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長で形成する。
【００２７】
前述したように、基板１２上には、第１窒化物半導体層１００、第２窒化物半導体層２００および第３窒化物半導体層３００が順次形成されている。そして、第３窒化物半導体層３００の一部分上には、第４窒化物半導体層４００よりなるメサ部ＭＳが形成されている。
【００２８】
第２窒化物半導体層２００は、第１窒化物半導体層１００と電子親和力（ＥＡ）が等しいか、または、第１窒化物半導体層１００より電子親和力が大きい（ＥＡ１００≦ＥＡ２００）。
【００２９】
第３窒化物半導体層３００は、第１窒化物半導体層１００より電子親和力が小さい（ＥＡ１００＞ＥＡ３００）。
【００３０】
第４窒化物半導体層４００は、第１窒化物半導体層１００より電子親和力が大きい（ＥＡ４００＞ＥＡ１００）。
【００３１】
第１窒化物半導体層１００は、バッファ層とも呼ばれ、例えば、ＡｌＧａＮよりなる。また、第２窒化物半導体層２００は、チャネル層とも呼ばれ、例えば、ＧａＮよりなる。また、第３窒化物半導体層３００は、障壁層（電子供給層）と呼ばれ、例えば、ＡｌＧａＮよりなる。但し、第１窒化物半導体層１００よりＡｌ組成が大きい。また、メサ部ＭＳは、２ＤＥＧ抑止層（２ＤＥＧ解消層）と呼ばれ、ノンドープ層であり、例えば、ｉ−ＧａＮやＩｎＧａＮあるいは第１窒化物半導体層１００よりＡｌ組成の低いＡｌＧａＮよりなる。即ち、メサ部ＭＳには、意図的なｎ型不純物やｐ型不純物のドープは行われていない。
【００３２】
また、メサ部ＭＳ上には、ゲート絶縁膜５１０を介してゲート電極５２０が形成されている。メサ部ＭＳの平面形状は、Ｙ方向に長辺を有する矩形状である（図２参照）。そして、メサ部ＭＳの両側にサイド部ＳＰが設けられている。このサイド部ＳＰは、本実施の形態においては、メサ部ＭＳと同様に第４窒化物半導体層（４００）よりなり、メサ部ＭＳの両側に設けられ、メサ部（第１の膜厚部）ＭＳより膜厚が小さい部分（薄膜部、第２の膜厚部）である。
【００３３】
ゲート絶縁膜５１０およびゲート電極５２０の積層体の平面形状は、Ｙ方向に長辺を有する矩形状である（図２参照）。ゲート電極５２０のＸ方向の長さ（ドレイン電極からソース電極へ電流が流れる方向、即ち、ゲート長方向の長さ）Ｌｇは、メサ部ＭＳのＸ方向の長さＬａより大きい。また、ゲート電極５２０のＸ方向の長さ（ドレイン電極からソース電極へ電流が流れる方向、即ち、ゲート長方向の長さ）Ｌｇは、第４窒化物半導体層（メサ部ＭＳおよびサイド部ＳＰの合成体）４００のＸ方向の長さＬｂより小さい（Ｌａ＜Ｌｇ＜Ｌｂ）。よって、ゲート電極５２０の端部は、メサ部ＭＳ上に位置する。
【００３４】
また、ゲート電極５２０上には、層間絶縁膜６００が形成されている（図１）。また、第３窒化物半導体層（障壁層）３００上であって、第４窒化物半導体層（ＭＳ、ＳＰ）４００の両側には、ソース電極５３２およびドレイン電極５４２が形成されている。例えば、層間絶縁膜６００中には、コンタクトホール（接続孔）５３１、５４１が形成され、このコンタクトホール５３１、５４１の内部および上部には、ソース電極５３２およびドレイン電極５４２が配置される。なお、本実施の形態においては、ソース電極５３２が、ゲート電極５２０の上方まで延在している。具体的には、ゲート電極５２０上に、層間絶縁膜６００を介してソース電極５３２が配置されている。このように、ソース電極５３２によりゲート電極５２０を覆う構成とすることで、ソースフィールドプレート効果を奏することができる。このフィールドプレート部（ソース電極５３２のうち、ゲート電極５２０の上方に位置する部分）は省略することができる。
【００３５】
ここで、第２窒化物半導体層２００と第３窒化物半導体層３００の界面においては、ピエゾ分極（格子定数差に起因）および自発分極による２ＤＥＧ（２次元電子ガス）が発生する。但し、ゲート電極５２０の下方においては、ゲート絶縁膜５１０を介してメサ部ＭＳが設けられているため、このメサ部ＭＳに接する第３窒化物半導体層３００は、メサ部ＭＳの格子定数の影響を受け、第２窒化物半導体層２００と第３窒化物半導体層３００の界面のピエゾ分極成分が減少し、メサ部ＭＳの下方においては、２ＤＥＧの発生が抑止される。このため、ゲート電極５２０に所定の電位（閾値電位）を印加した場合にのみ、２ＤＥＧの発生が抑止されているメサ部ＭＳの下方に、チャネルが形成され、トランジスタがオン状態となる。このように、本実施の形態のトランジスタは、ノーマリオフ特性を有する。
【００３６】
そして、本実施の形態においては、前述したように、メサ部ＭＳの両側にサイド部ＳＰが設けられている。このサイド部ＳＰは、メサ部ＭＳと同様に第４窒化物半導体層４００よりなり、メサ部ＭＳより膜厚が薄い部分である。
【００３７】
このように、メサ部ＭＳの両側にサイド部（薄膜部）ＳＰを設けることにより、トランジスタのオン抵抗を低減することができる。
【００３８】
図３は、比較例１の半導体装置の構成を示す断面図である。図４は、比較例１の半導体装置のＩ−Ｖ特性を示す図である。例えば、図３に示す比較例１の半導体装置のように、ゲート電極５２０とゲート絶縁膜５１０とメサ部ＭＳとを、一括して加工し、平面視において同様の形状とした場合、第２チャネルの抵抗によるオン抵抗の増加が確認された。この第２チャネルとは、前述した、２ＤＥＧの抑制部を繋ぐチャネル（以下、第１チャネルと言う）とは異なり、ゲート絶縁膜５１０とメサ部ＭＳとの間に生じる不所望なチャネルである。
【００３９】
特に、半導体装置の閾値電圧を上げて、ノーマリーオフ特性を向上させるため、メサ部ＭＳの厚さを大きくすると、オン抵抗の増加が顕著に確認された。図４に示すように、メサ部（２ＤＥＧ抑止層）ＭＳの厚さをＴ１、Ｔ２、Ｔ３と順に大きくすると、閾値電圧（Ｖｇ）が高くなり波形は右にシフトするが、ドレイン電流（Ｉｄ）は、低下している。これは、図３に示すように、２ＤＥＧの抑制部を繋ぐ第１チャネルを通る電流経路ＲＴ１ではなく、意図しない電流経路（第２チャネルを通る電流経路ＲＴ２）が形成され、結果として、オン抵抗の増大を引き起こすと考えられる。なお、比較例１の半導体装置について、容量−電圧特性（Ｃ−Ｖ特性）から、メサ部（２ＤＥＧ抑止層）ＭＳの下方に電子がたまらず、即ち、第１チャネルが形成されず、ゲート絶縁膜５１０とメサ部ＭＳとの間に電子がたまる、即ち、第２チャネルが形成されることを確認している。
【００４０】
図５は、比較例１の半導体装置の抵抗成分の分析結果を示す図である。図５では、比較例１の半導体装置の各部位の抵抗成分（Ｒｇｓ、Ｒｃｈ１、Ｒｇｄ、Ｒｘ、Ｒｃｈ２）について分析している。Ｒｃｈ１は、第１チャネルの抵抗、Ｒｃｈ２は、第２チャネルの抵抗、Ｒｇｓは、ゲート電極−ソース電極間の抵抗、Ｒｇｄは、ゲート電極−ドレイン電極間の抵抗、Ｒｘは、メサ部ＭＳの側壁の抵抗、である。図５に示すように、ノンドープのメサ部（ｉ−ＧａＮ）ＭＳを２５ｎｍから１００ｎｍへ厚膜化すると、第２チャネルの抵抗Ｒｃｈ２が急増している。そして、第２チャネルの抵抗Ｒｃｈ２が大きくなると、メサ部ＭＳの側壁の抵抗Ｒｘも大きくなり、さらなるオン抵抗の増加が生じている。
【００４１】
このような現象は、メサ部（２ＤＥＧ抑止層）ＭＳにゲート電極による電界が印加された状態では、メサ部の側壁（メサ部の端部）を伝うリーク電流が流れ、これに起因し、ゲート電極からの電圧に応じて、上記第２チャネルを形成したためと考えられる。この状態では、２ＤＥＧの抑制部（第１チャネル形成部）に十分な電界が掛からないため、この部分が低抵抗化しない（即ち、第１チャネルが低抵抗化しない）。また、メサ部（２ＤＥＧ抑止層）ＭＳの端部は抵抗が大きいため、上記第２チャネルを通る電流経路（ＲＴ２）も高抵抗となり、オン抵抗が高くなる。
【００４２】
図６は、比較例２の半導体装置の構成を示す断面図である。図５を参照しながら説明したように、メサ部（２ＤＥＧ抑止層）ＭＳの端部にゲート電極による電界が印加されることで、上記第２チャネルを通る電流経路（ＲＴ２）がリークパスとなってしまう問題に対して、比較例２のように、メサ部（２ＤＥＧ抑止層）ＭＳの端部をゲート電極５２０よりも外側に位置させる構造とする対策が考えられる。この場合、メサ部（２ＤＥＧ抑止層）ＭＳの端部からゲート電極５２０までの距離が大きくなり十分な電界が加わらないため、上記第２チャネルを通る電流経路（ＲＴ２）によるリークパスの生成を抑制することができる。しかしながら、この比較例２の半導体装置の構成では、ゲート電極５２０よりも外側のメサ部（２ＤＥＧ抑止層）ＭＳの直下では、２ＤＥＧが消失しており、かつ、ゲート電極５２０による十分な電界が加わらないためチャネルが形成されず、いわゆるオフセット構造となり、結局のところ、オン抵抗の高抵抗化を避けられない。
【００４３】
これに対し、本実施の形態によれば、メサ部（２ＤＥＧ抑止層）ＭＳの端部にサイド部ＳＰを設けたので（図１等参照）、サイド部ＳＰの端部からゲート電極５２０までの距離が大きくなり十分な電界が加わらないため、上記第２チャネルを通る電流経路（ＲＴ２）によるリークを抑制することができる。別の言い方をすれば、上記第２チャネルを通る電流経路（ＲＴ２）が高抵抗化し、本来の第１チャネルを通る電流経路（ＲＴ１）が主流となる。
【００４４】
また、サイド部ＳＰは、メサ部ＭＳより２ＤＥＧ抑止力が小さく、サイド部ＳＰの下方には、２ＤＥＧが生じている。別の言い方をすれば、２ＤＥＧの生成は、メサ部ＭＳの下方において抑止されており、サイド部ＳＰの下方において抑止されていない。さらに、別の言い方をすれば、サイド部ＳＰの下方においては、抑止層としての機能が軽減されている。このため、本実施の形態の半導体装置は、オフセット構造とならない。
【００４５】
以上のように、本実施の形態によれば、メサ部（２ＤＥＧ抑止層）ＭＳの端部におけるリーク電流を軽減し、かつ、２ＤＥＧの発生領域をゲート電極５２０の端まで維持することが可能となり、リーク電流の低減とオン抵抗の低下を図ることができる。特に、本実施の形態によれば、ノンドープのメサ部（２ＤＥＧ抑止層）ＭＳの膜厚を大きくし、閾値電位を高くした場合においても、リーク電流の低減とオン抵抗の低下を図ることができる。
【００４６】
より具体的には、本実施の形態においては、サイド部ＳＰを、メサ部ＭＳより膜厚が薄い“薄膜部”としている。例えば、この薄膜部の膜厚は、半導体装置の駆動時のゲート電極による電界でトンネル電流が発生しない範囲（例えば、１ＭＶ／ｃｍを超えない範囲）で、エッチングの制御性を考慮し、可能な限り薄いことが望ましい。例えば、ゲート電圧が１０Ｖ程度、ゲート絶縁膜の膜厚が１００ｎｍ程度の条件において、薄膜部の膜厚を２０ｎｍ程度とした場合、電界強度は約０．６ＭＶ／ｃｍ程度となる。このように、トンネル電流が発生せず、かつ、２ＤＥＧの抑止効果を低減し、２ＤＥＧを十分に発生することができる。このように、例えば、薄膜部の膜厚を２０ｎｍ程度とすることで、その下部に２ＤＥＧを発生させることができる。
【００４７】
また、例えば、ゲート電圧が１０Ｖ程度、ゲート絶縁膜の膜厚が１００ｎｍ程度の条件において、ゲート電極５２０とサイド部ＳＰの端部との距離（伸長距離、延在距離、Ｌｂ−Ｌｇ）／２）を、０．２μｍ以上とすれば、メサ部の側壁に加わるゲート電極による電界が十分低く、低電界となり、上記第２チャネルを通る電流経路（ＲＴ２）による（リークパスが形成され難くなる。
【００４８】
なお、ここでは、ゲート電極５２０の端部は、サイド部（薄膜部）ＳＰ上に位置し、ゲート電極５２０とサイド部（薄膜部）ＳＰとの重なり領域を設けている。この重なり領域の幅［（Ｌｇ−Ｌａ）／２］は、例えば、０．１μｍ〜０．２μｍ程度である。このように、ゲート電極５２０とサイド部（薄膜部）ＳＰとの重なり領域を設けることで、マスクずれにより、メサ部ＭＳ上に、ゲート電極５２０がずれて配置された場合においても、２ＤＥＧが消失し、オフセット構造となることを防止することができる。
【００４９】
図７は、本実施の形態の半導体装置の構成を示す平面図であり、図２は、図７の一部（例えば、破線で囲んだ領域ａ）に対応する。なお、図７においては、図面を見やすくするため、このフィールドプレート部（ソース電極５３２のうち、ゲート電極５２０の上方に位置する部分）の図示を省略している。
【００５０】
図２および図７に示すように、ドレイン電極５４２の平面形状は、Ｙ方向に長辺を有する矩形状である。また、ソース電極５３２の平面形状は、Ｙ方向に長辺を有する矩形状である。ドレイン電極５４２の下には、ドレイン電極５４２と第３窒化物半導体層（障壁層）３００との接続部となるコンタクトホール５４１が配置されている。このコンタクトホール５４１の平面形状は、Ｙ方向に長辺を有する矩形状である。ソース電極５３２の下には、ソース電極５３２と第３窒化物半導体層（障壁層）３００との接続部となるコンタクトホール５３１が配置されている。このコンタクトホール５３１の平面形状は、Ｙ方向に長辺を有する矩形状である。
【００５１】
そして、ドレイン電極５４２の下のコンタクトホール５４１とソース電極５３２の下のコンタクトホール５３１との間には、ゲート電極５２０が配置されている。前述したようにゲート電極５２０は、Ｙ方向に長辺を有する矩形状である。
【００５２】
図２に示す、ドレイン電極５４２、ゲート電極５２０およびソース電極５３２は、図７に示すように、繰り返して複数配置されている。
【００５３】
即ち、図７に示すように、ドレイン電極５４２の平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のドレイン電極５４２が、Ｘ方向に一定の間隔を置いて配置されている。また、ソース電極５３２の平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のソース電極５３２が、Ｘ方向に一定の間隔を置いて配置されている。そして、複数のソース電極５３２のそれぞれと、複数のドレイン電極５４２のそれぞれは、Ｘ方向に沿って互い違いに配置されている。そして、ドレイン電極５４２の下のコンタクトホール（５４１）とソース電極５３２の下のコンタクトホール（５３１）との間には、ゲート電極５２０が配置されている。
【００５４】
また、複数のドレイン電極５４２は、ドレインパッド（端子部ともいう）Ｄ１により接続される。このドレインパッドＤ１は、ドレイン電極５４２の一端側（例えば、図７における、中央部）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するドレインパッドＤ１からＹ方向に突き出るように複数のドレイン電極５４２が配置される。このような形状を、櫛形形状と言うことがある。
【００５５】
複数のソース電極５３２は、ソースパッド（端子部ともいう）Ｓ１により接続される。このソースパッドＳ１は、ソース電極５３２の他端側（例えば、図７における、左側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するソースパッドＳ１からＹ方向に突き出るように複数のソース電極５３２が配置される。このような形状を、櫛形形状と言うことがある。
【００５６】
複数のゲート電極５２０は、ゲート線ＧＬにより接続される。このゲート線ＧＬは、ゲート電極５２０の一端側（例えば、図７における、左側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するゲート線ＧＬからＹ方向に突き出るように複数のゲート電極５２０が配置される。なお、ゲート線ＧＬは、例えば、ゲート線ＧＬのＸ方向の両側（例えば、図７における、上側または下側）に設けられたゲートパッド（図示せず）と接続される。
【００５７】
なお、ゲート電極５２０およびゲート線ＧＬの断面図における下方には、ゲート絶縁膜５１０を介して、メサ部ＭＳが配置され、このメサ部ＭＳの両側にはサイド部ＳＰが配置されている（図２参照）。
【００５８】
また、上記ゲート線ＧＬ、ゲート電極５２０、ソースパッドＳ１、ソース電極５３２およびドレイン電極５４２は、図７の中央部のドレインパッドＤ１を軸として左右対称に配置されている。
【００５９】
そして、上記ソース電極５３２、ドレイン電極５４２およびゲート電極５２０は、主として、素子分離領域ＩＳＯで囲まれた活性領域ＡＣ上に配置されている。活性領域ＡＣの平面形状は、Ｘ方向に長辺を有する略矩形状である。一方、ドレインパッドＤ１、ゲート線ＧＬ、ソースパッドＳ１は、素子分離領域ＩＳＯ上に配置されている。活性領域ＡＣとゲート線ＧＬとの間に、ソースパッドＳ１が配置されている。素子分離領域ＩＳＯは、イオン注入等によりホウ素（Ｂ）や窒素（Ｎ）などのイオン種が打ち込まれ、窒化物半導体層において結晶性が破壊された領域である。
【００６０】
［製法説明］
次いで、図８〜図２３を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図８〜図２３は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
【００６１】
図８、図９に示すように、基板１２を準備し、第１〜第３窒化物半導体層を順次形成する。基板１２として、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用いる。なお、基板１２としては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。また、ＧａＮからなる基板を用いてもよい。なお、通常、基板１２上にこの後形成される窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長（即ち、本件の場合、ガリウム面成長あるいはアルミ面成長）で形成する。なお、基板１２上に、核生成層および高抵抗バッファ層を形成した後、第１〜第３窒化物半導体層を順次形成してもよい。核生成層として、例えば、窒化アルミニウム（ＡｌＮ）層を用いることができ、この層は、例えば、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法を用いた、エピタキシャル成長により形成することができる。また、高抵抗バッファ層として、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を用いることができ、この超格子構造体は、例えば、窒化ガリウム（ＧａＮ）層と、窒化アルミニウム（ＡｌＮ）層とを、交互に有機金属気相成長法を用いてエピタキシャル成長させることにより形成することができる。
【００６２】
次いで、基板１２上に、第１窒化物半導体層（バッファ層）１００として、ＡｌＧａＮ層を有機金属気相成長法などを用いて、１０００ｎｍ程度エピタキシャル成長させる。ＡｌＧａＮ層の構成元素比については、例えば、ＡｌＸＧａ１−ＸＮとする場合に、Ｘを０以上０．１以下（０≦Ｘ≦０．１）とする。このＡｌＧａＮ層は、例えば、ノンドープ層である。即ち、意図的なｎ型不純物やｐ型不純物のドープは行われていない。
【００６３】
次いで、第１窒化物半導体層１００上に、第２窒化物半導体層（チャネル層）２００として、ＧａＮ層を有機金属気相成長法などを用いて、５０ｎｍ程度エピタキシャル成長させる。
【００６４】
次いで、第２窒化物半導体層２００上に、第３窒化物半導体層（障壁層）３００として、ＡｌＧａＮ層を有機金属気相成長法などを用いて、２０ｎｍ程度エピタキシャル成長させる。ＡｌＧａＮ層の構成元素比については、例えば、ＡｌＹＧａ１−ＹＮとする場合に、ＹをＸより大きく０．４未満（Ｘ＜Ｙ＜０．４）とする。
【００６５】
ここで、第２窒化物半導体層（チャネル層）２００と、第３窒化物半導体層（障壁層）３００との界面には、前述したように、２ＤＥＧ（２次元電子ガス）が発生する。
【００６６】
次いで、図１０、図１１に示すように、第３窒化物半導体層３００上に、第４窒化物半導体層４００として、ＡｌＧａＮ層またはＩｎＧａＮ層を有機金属気相成長法などを用いて、１００ｎｍ程度エピタキシャル成長させる。ＡｌＧａＮ層の構成元素比については、例えば、ＡｌＺＧａ１−ＺＮとする場合に、ＺをＸより小さく（０≦Ｚ＜Ｘ）とする。この第４窒化物半導体層４００の成膜により、上記２ＤＥＧが消失する。
【００６７】
なお、第１〜第４窒化物半導体層１００〜４００は、例えば、キャリアガスと原料ガスを、装置内に導入しながら、層を成長させる。原料ガスには、窒化物半導体層（ここでは、ＡｌＧａＮ層やＧａＮ層）の構成元素を含むガスを用いる。例えば、ＡｌＧａＮ層の成膜の際には、Ａｌ、Ｇａ、Ｎの原料ガスとして、トリメチルアルミニウム（ＴＭＡｌ）、トリメチルガリウム（ＴＭＧ）、アンモニアをそれぞれ用いる。また、例えば、ＧａＮ層の成膜の際には、Ｇａ、Ｎの原料ガスとして、トリメチルガリウム（ＴＭＧ）、アンモニアをそれぞれ用いる。このように、エピタキシャル成長法によれば、原料ガスの流量を調整することで、各層の構成元素比を容易に、また、精度よく調整することができる。また、エピタキシャル成長法によれば、原料ガスを切り換えることで、異なる元素構成の層を容易に連続して成膜することができる。
【００６８】
次いで、図１２、図１３に示すように、第４窒化物半導体層４００上に保護膜（例えば、酸化シリコン膜）ＰＲＯ１を形成し、フォトリソグラフィ処理により、保護膜ＰＲＯ１上に、素子分離領域ＩＳＯに開口を有するフォトレジスト膜（マスク膜）ＰＲ１を形成する。次いで、フォトレジスト膜ＰＲ１をマスクとして、ホウ素イオンを保護膜ＰＲＯ１を介して打ち込むことにより、素子分離領域ＩＳＯを形成する。このように、ホウ素（Ｂ）や窒素（Ｎ）などのイオン種が打ち込まれることにより、窒化物半導体層において結晶性が破壊され、素子分離領域ＩＳＯが形成される。
【００６９】
例えば、ホウ素イオンを、第１〜第４窒化物半導体層１００〜４００からなる積層体中の一部に、１×１０１４（１Ｅ１４）〜４×１０１４（１Ｅ１４）ｃｍ−２程度の密度で打ち込む。打ち込みエネルギーは、例えば、１００〜２００ｋｅＶ程度である。なお、打ち込みの深さ、即ち、素子分離領域ＩＳＯの底部は、例えば、第３窒化物半導体層（障壁層）３００の底面より下に位置するように、ホウ素イオンの打ち込み条件を調整する。このようにして、素子分離領域ＩＳＯを形成する。この素子分離領域ＩＳＯで囲まれた領域が活性領域ＡＣとなる。図１３、図７に示すように、この活性領域ＡＣは、略矩形状である。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ１を除去する。
【００７０】
次いで、図１４、図１５に示すように、フォトリソグラフィ処理により、保護膜ＰＲＯ１上のメサ部ＭＳの形成領域（平面視において第１矩形状）に、フォトレジスト膜ＰＲ２を形成する。このフォトレジスト膜ＰＲ２をマスクとして、保護膜ＰＲＯ１およびその下層の第４窒化物半導体層４００を途中までエッチングする。これにより、メサ部ＭＳとその両側の薄膜部４１０が形成される。この薄膜部４１０の一部がサイド部ＳＰとなる。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ２を除去する。さらに、保護膜ＰＲＯ１を除去する。
【００７１】
この段階においては、メサ部ＭＳが第３窒化物半導体層（障壁層）３００上に部分的（例えば、Ｙ方向に長辺を有する矩形状）に形成され、その下方においては、２ＤＥＧは消失したままである。一方、メサ部ＭＳの両側（周囲）の薄膜部４１０の下方においては、２ＤＥＧ抑止力が小さく、薄膜部４１０の下方において、２ＤＥＧが再発生する。
【００７２】
次いで、図１６、図１７に示すように、メサ部ＭＳおよび薄膜部４１０上に保護膜（例えば、酸化シリコン膜、膜厚１０ｎｍ程度）ＰＲＯ２を形成し、フォトリソグラフィ処理により、保護膜ＰＲＯ２上に、メサ部ＭＳの形成領域より一回り大きい領域（平面視において第２矩形状）に、フォトレジスト膜ＰＲ３を形成する。このフォトレジスト膜ＰＲ３をマスクとして、保護膜ＰＲＯ２および第４窒化物半導体層４００よりなる薄膜部４１０をエッチングする。これにより、メサ部ＭＳとその両側のサイド部ＳＰが形成される。
【００７３】
次いで、図１８、図１９に示すように、メサ部ＭＳとその両側のサイド部ＳＰ上を含む第３窒化物半導体層（障壁層）３００上に、ゲート絶縁膜５１０となる絶縁膜と、ゲート電極５２０となる導電性膜を順次形成する。例えば、メサ部ＭＳとその両側のサイド部ＳＰ上を含む第３窒化物半導体層（障壁層）３００上に、ゲート絶縁膜５１０用の絶縁膜として、酸化アルミニウム膜（Ａｌ２Ｏ３膜）をＡＬＤ法などを用いて２０〜２００ｎｍ程度の膜厚で堆積する。ゲート絶縁膜５１０用の絶縁膜としては、酸化アルミニウム膜の他、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、ＳｉＮ膜、ＳｉＯＮ膜（酸窒化シリコン膜）、ＺｒＯ２膜（酸化ジルコニウム膜）、ＨｆＯ２膜（酸化ハフニウム膜）、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のようなハフニウム系絶縁膜を用いてもよい。
【００７４】
次いで、例えば、ゲート絶縁膜５１０用の絶縁膜上に、ゲート電極５２０用の導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて１００〜２００ｎｍ程度の膜厚で堆積する。導電性膜の構成材料や膜厚は適宜調整可能である。ゲート電極５２０用の導電性膜として、ＴｉＮの他、ＢまたはＰなどのドーパントを添加した多結晶シリコンを用いてもよい。また、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ａｕ、およびこれらのＳｉ化合物や、Ｎ化合物を用いてもよい。また、これらの材料膜を積層した多層膜を用いてもよい。例えば、導電性膜として、上記ＴｉＮ（窒化チタン）膜上に、１００〜２００ｎｍ程度の膜厚のＡｌ膜を積層した膜を用いてもよい。
【００７５】
次いで、図２０、図２１に示すように、フォトリソグラフィ技術を用いて、ゲート電極形成領域（平面視において第１矩形状より一回り大きく、かつ、第２矩形状より一回り小さい第３矩形状）にフォトレジスト膜ＰＲ４を形成し、このフォトレジスト膜ＰＲ４をマスクとして、ＴｉＮ膜をエッチングすることによりゲート電極５２０を形成する。具体的には、例えば、Ｃｌ２を主成分とするガスを用いたドライエッチングによりＴｉＮ膜をエッチングする。Ｃｌ２のような塩素系ガスに代えて、フッ素系ガスを用いてもよい。また、塩素系ガスとフッ素系ガスの混合ガスを用いてもよい。次いで、ゲート電極（ＴｉＮ膜）５２０の下層の酸化アルミニウム膜をエッチングする。例えば、ＢＣｌ３を主成分とするガスを用いたドライエッチングにより酸化アルミニウム膜をエッチングする。
【００７６】
これにより、ゲート電極５２０の両側にサイド部ＳＰの一部が露出する。別の言い方をすれば、ゲート電極５２０の端部は、サイド部ＳＰ上に位置する。このように、メサ部の形成領域（第１矩形状）＜ゲート電極５２０の形成領域（第３矩形状）＜メサ部およびサイド部の合成体の形成領域（第２矩形状）とすることにより、マスクずれなどにより、メサ部ＭＳに対してゲート電極５２０がずれて形成された場合においても、２ＤＥＧが消失し、オフセット構造となることを防止することができる。
【００７７】
例えば、加工精度や露光時のマスクずれを考慮し、ゲート長（Ｌｇ）を２μｍ、ゲート電極５２０の両側に露出したサイド部ＳＰの幅［（Ｌｂ−Ｌｇ）／２］を０．２μｍ、メサ部ＭＳの端部とゲート電極の端部との距離［（Ｌｇ−Ｌａ）／２］を０．１μｍ程度とすることができる。
【００７８】
ここで、メサ部ＭＳは、第３窒化物半導体層（障壁層）３００上に部分的（例えば、Ｙ方向に長辺を有する矩形状）に形成され、その下方においては、２ＤＥＧは消失したままである。一方、メサ部ＭＳおよびサイド部ＳＰの合成体の両側の第３窒化物半導体層３００の露出部においては、２ＤＥＧが発生したままである。そして、サイド部ＳＰは、第４窒化物半導体層４００の薄膜部よりなり、２ＤＥＧ抑止力が小さく、サイド部ＳＰの下方においても、２ＤＥＧが発生したままである。
【００７９】
この後、フォトレジスト膜ＰＲ４を除去する。なお、ゲート電極５２０の加工後に、フォトレジスト膜ＰＲ４を除去し、ゲート電極５２０をマスクとして、ゲート絶縁膜５１０をエッチングしてもよい。
【００８０】
次いで、図２２、図２３に示すように、ゲート電極５２０上に、層間絶縁膜６００を形成する。例えば、層間絶縁膜６００として、酸化シリコン膜をＣＶＤ法などを用いて２μｍ程度堆積する。酸化シリコン膜としては、オルトケイ酸テトラエチル（Tetraethyl orthosilicate）を原料として用いた、いわゆるＴＥＯＳ膜を用いてもよい。次いで、フォトリソグラフィおよびエッチング技術を用いて、層間絶縁膜６００中に、コンタクトホール５３１、５４１を形成する。例えば、層間絶縁膜６００上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、層間絶縁膜６００をエッチングすることにより、コンタクトホール５３１、５４１を形成する。例えば、ＳＦ６を主成分とするガス（フッ素系ガス）を用いたドライエッチングにより、層間絶縁膜６００をエッチングする。これにより、ゲート電極５２０の両側に位置するソース電極接続領域およびドレイン電極接続領域の第３窒化物半導体層（障壁層）３００が露出する。
【００８１】
次いで、このコンタクトホール５３１、５４１中および層間絶縁膜６００上に、ソース電極５３２およびドレイン電極５４２を形成する。例えば、コンタクトホール５３１、５４１内を含む層間絶縁膜６００上に導電性膜を形成する。例えば、導電性膜として、Ａｌ／Ｔｉ膜を形成する。例えば、コンタクトホール内を含む層間絶縁膜６００上に、Ｔｉ膜を、スパッタリング法などを用いて２０ｎｍ程度の膜厚で形成し、さらに、その上に、Ａｌ膜をスパッタリング法などを用いて２μｍ程度の膜厚で形成する。次いで、熱処理を施す。例えば、５００℃、３０分間の熱処理を行う。これにより、導電性膜（Ａｌ／Ｔｉ膜）とその下層の層との間のオーミックコンタクトを取ることができる。
【００８２】
次いで、ソース電極５３２、ドレイン電極５４２の形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜（図示せず）をマスクとして、導電性膜（Ａｌ／Ｔｉ膜）をエッチングする。例えば、Ｃｌ２を主成分とするガスを用いたドライエッチングにより、導電性膜（Ａｌ／Ｔｉ膜）をエッチングする。なお、ここでは、このソース電極５３２は、ゲート電極５２０の上方まで延在している。例えば、ゲート電極５２０上においては、層間絶縁膜６００を介してソース電極５３２が配置されている。このように、ソース電極５３２によりゲート電極５２０を覆う構成とすることで、ソースフィールドプレート効果を奏することができる。
【００８３】
このソース電極５３２およびドレイン電極５４２を構成する導電性膜の構成材料や膜厚は適宜調整可能である。このような導電性膜としては、窒化物半導体層とオーミック接触する材料を用いることが好ましい。
【００８４】
この後、ソース電極５３２、ドレイン電極５４２上を含む層間絶縁膜６００上に、絶縁膜を形成し、さらに、上層の配線を形成してもよい。また、最上層配線上には、絶縁膜よりなる保護膜を形成してもよい。
【００８５】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【００８６】
例えば、保護膜ＰＲＯ１をマスクとして第４窒化物半導体層４００を途中までエッチングする代わりに、ゲート絶縁膜５１０およびゲート電極５２０を先に形成し、これをマスクとして第４窒化物半導体層４００を途中までエッチングすることで、ゲート電極５２０とサイド部（薄膜部）ＳＰとの重なり領域を０（オンライン）まで縮小することができる（Ｌａ≦Ｌｇ＜Ｌｂ）。
【００８７】
（実施の形態２）
上記実施の形態１においては、サイド部ＳＰを、第４窒化物半導体層（４００）の薄膜部４１０で構成したが、サイド部ＳＰを、イオン注入部で構成してもよい。別の言い方をすれば、サイド部ＳＰによる２ＤＥＧの抑止効果の無効化を、実施の形態１においては、第４窒化物半導体層（４００）の薄膜化で図ったが、本実施の形態においては、第４窒化物半導体層（４００）へのイオン注入による結晶性の破壊により図る。
【００８８】
［構造説明］
図２４は、本実施の形態の半導体装置の構成を示す断面図である。図２５は、本実施の形態の半導体装置の構成を示す平面図である。図２４の断面図は、例えば、図２５のＡ−Ａ部に対応する。
【００８９】
図２４、図２５に示すように、本実施の形態の半導体装置において、サイド部ＳＰ以外の構成は、実施の形態１（図１、図２）に示す半導体装置と、同様であるため、その説明を省略する。
【００９０】
本実施の形態においては、サイド部ＳＰが、イオン注入領域（イオン注入部、ドープ層ともいう）４２０ｂと、このイオン注入領域４２０ｂの下に位置する、ノンドープ領域（ノンドープ層ともいう）４２０ａと、を有する。
【００９１】
イオン注入領域４２０ｂは、イオン注入等によりホウ素（Ｂ）や窒素（Ｎ）などのイオン種が打ち込まれ、窒化物半導体層において結晶性が破壊された領域である。このため、本実施の形態においては、メサ部ＭＳとサイド部ＳＰの膜厚が同程度となる。イオン注入領域（ドープ層ともいう）４２０ｂ中のイオン種（ホウ素イオンや窒素イオンなど）は、二次イオン質量分析（ＳＩＭＳ）により確認することができる。
【００９２】
このように、メサ部ＭＳの両側に、例えば、低加速エネルギーのイオン注入を行ない、結晶性を破壊することで、２ＤＥＧ発生抑止能力を無効化することができる。即ち、サイド部ＳＰにおいて、結晶性を選択的に破壊することで、第４窒化物半導体層（メサ部ＭＳおよびサイド部ＳＰの合成体）４００の端部をゲート電極５２０から離しつつ、ゲート電極５２０の端まで２ＤＥＧの発生領域を維持することができる。
【００９３】
このように、本実施の形態においても、実施の形態１において、図５を参照しながら説明したように、第２チャネルを通る電流経路（ＲＴ２）が高抵抗となり、オン抵抗が高くなることを回避することができ、また、図６を参照しながら説明したように、オフセット構造となることによるオン抵抗の上昇を回避することができる。即ち、本実施の形態によれば、本来の第１チャネルを通る電流経路（ＲＴ１）が主流となり、メサ部（２ＤＥＧ抑止層）ＭＳの端部におけるリーク電流を軽減し、かつ、２ＤＥＧの発生領域をゲート電極５２０の端まで維持することが可能となり、リーク電流の低減とオン抵抗の低下を図ることができる。
【００９４】
［製法説明］
次いで、図２６〜図３１等を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２６〜図３１は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。なお、実施の形態１と同様の工程については、その説明を省略する。
【００９５】
まず、第１〜第４窒化物半導体層（１００〜４００）が順次形成された基板１２を準備する（図８〜図１１）。
【００９６】
次いで、実施の形態１と同様に、第４窒化物半導体層（例えば、膜厚６０ｎｍ程度）４００上に保護膜（例えば、酸化シリコン膜、膜厚１０ｎｍ程度）ＰＲＯ１を形成し、フォトリソグラフィ処理により、保護膜ＰＲＯ１上に、素子分離領域ＩＳＯに開口を有するフォトレジスト膜ＰＲ１を形成する。次いで、フォトレジスト膜ＰＲ１をマスクとして、ホウ素イオンを保護膜ＰＲＯ１を介して打ち込むことにより、素子分離領域ＩＳＯを形成する（図１２、図１３）。
【００９７】
次いで、フォトレジスト膜ＰＲ１を除去した後、図２６および図２７に示すように、保護膜ＰＲＯ１上に、メサ部形成領域を覆うフォトレジスト膜ＰＲ２２を形成する。なお、保護膜ＰＲＯ１を除去し、別の保護膜を形成し直してもよい。
【００９８】
次いで、フォトレジスト膜ＰＲ２２をマスクとして、ホウ素イオンを保護膜ＰＲＯ１を介して第４窒化物半導体層（４００）に打ち込むことにより、ドープ層４２０ｂを形成する。なお、ここではドープ層４２０ｂの下層にノンドープ層４２０ａが残存している。
【００９９】
このように、ホウ素（Ｂ）や窒素（Ｎ）などのイオン種が打ち込まれることにより、窒化物半導体層において結晶性が破壊され、結晶性低下層４２０（４２０ａ、４２０ｂ）が形成される。また、この工程で打ち込まれるイオン種類（元素）は、ホウ素（Ｂ）や窒素（Ｎ）であり、窒化物半導体層をｎ型またはｐ型とするために打ち込まれるイオン種（例えば、Ｓｉ、Ｍｇ）とは異なるものである。
【０１００】
具体的には、例えば、ホウ素イオンを、第４窒化物半導体層４００に、１×１０１４（１Ｅ１４）ｃｍ−２程度の密度で打ち込む。打ち込みエネルギーは、例えば、１〜５ｋｅＶ程度である。なお、打ち込みの深さは、第４窒化物半導体層４００の底面より上に位置するように、ホウ素イオンの打ち込み条件を調整する。これにより、フォトレジスト膜ＰＲ２２の下方に、ノンドープの第４窒化物半導体層（４００）よりなるメサ部ＭＳが形成され、その両側に、結晶性低下層４２０が形成される。また、結晶性低下層４２０は、前述したように、上層に位置するドープ層４２０ｂと、その下層に位置するノンドープ層４２０ａとを有する。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ２２を除去する。
【０１０１】
次いで、図２８、図２９に示すように、フォトリソグラフィ処理により、保護膜ＰＲＯ１上に、メサ部ＭＳの形成領域より一回り大きい領域（平面視において第２矩形状）に、フォトレジスト膜ＰＲ２３を形成する。なお、保護膜ＰＲＯ１を除去し、別の保護膜を形成し直してもよい。このフォトレジスト膜ＰＲ２３をマスクとして、保護膜ＰＲＯ１および結晶性低下層４２０をエッチングする。これにより、メサ部ＭＳとその両側のサイド部ＳＰが形成される。このサイド部ＳＰは、上層に位置するドープ層４２０ｂと、その下層に位置するノンドープ層４２０ａとを有する。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ２３を除去し、さらに、保護膜ＰＲＯ１を除去する。
【０１０２】
次いで、図３０、図３１に示すように、メサ部ＭＳとその両側のサイド部ＳＰ上に、ゲート絶縁膜５１０と、ゲート電極５２０を形成する。ゲート絶縁膜５１０およびゲート電極５２０は、実施の形態１の場合と同様の材料を用い、同様の方法で形成することができる。次いで、実施の形態１の場合と同様にして、層間絶縁膜６００、コンタクトホール５３１、５４１、ソース電極５３２およびドレイン電極５４２を形成する。
【０１０３】
この後、ソース電極５３２、ドレイン電極５４２上を含む層間絶縁膜６００上に、絶縁膜を形成し、さらに、上層の配線を形成してもよい。また、最上層配線上には、絶縁膜よりなる保護膜を形成してもよい。
【０１０４】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【０１０５】
例えば、フォトレジスト膜ＰＲ２２をマスクとして、ホウ素イオンを保護膜ＰＲＯ１を介して第４窒化物半導体層（４００）に打ち込む代わりに、ゲート絶縁膜５１０およびゲート電極５２０を先に形成し、ゲート電極パターニング用フォトレジスト膜あるいはパターニング後のゲート電極５２０をマスクとして、ホウ素イオンをゲート絶縁膜５１０保護膜を介して第４窒化物半導体層（４００）に打ち込んでも良い。これによりゲート電極５２０とサイド部（薄膜部）ＳＰとの重なり領域を０（オンライン）まで縮小することができる（Ｌａ≦Ｌｇ＜Ｌｂ）。
【０１０６】
（実施の形態３）
上記実施の形態２においては、２ＤＥＧの抑止効果の無効化を、第４窒化物半導体層（４００）へのイオン注入による結晶性の破壊により図ったが、絶縁膜（窒化シリコン膜）との接触処理により、２ＤＥＧの抑止効果の無効化を図ってもよい。
【０１０７】
［構造説明］
図３２は、本実施の形態の半導体装置の構成を示す断面図である。図３３は、本実施の形態の半導体装置の構成を示す平面図である。図３２の断面図は、例えば、図３３のＡ−Ａ部に対応する。
【０１０８】
図３２、図３３に示すように、本実施の形態の半導体装置において、サイド部ＳＰ以外の構成は、実施の形態１、２に示す半導体装置と、同様であるため、その説明を省略する。
【０１０９】
本実施の形態においては、サイド部ＳＰは、窒化シリコン膜（ＳｉＮ）と接触処理された層（４３０）よりなる。このように、窒化シリコン膜と接触した第４窒化物半導体層（４００）は、２ＤＥＧの抑止効果がなくなることを、本発明者らは見出した。このような、２ＤＥＧの抑止効果の無効化の要因については、詳しく究明できていないが、窒化シリコン膜との接触により、第４窒化物半導体層（４００）の結晶性の変化が係わっていると考えられる。例えば、実施の形態２の場合と同様に、窒化シリコン膜（ＳｉＮ）と接触した第４窒化物半導体層（４００）の領域（接触部）において、結晶性が低下していると考えられる。よって、ここでは、窒化シリコン膜（ＳｉＮ）と接触処理された層を、結晶性低下層４３０と言う。そして、窒化シリコン膜との接触処理による、第４窒化物半導体層（４００）の２ＤＥＧの抑止効果は、窒化シリコン膜の除去により回復することはないことを、本発明者らは確認している。
【０１１０】
このような事象を利用して、サイド部ＳＰを形成してもよい。即ち、サイド部ＳＰとして、窒化シリコン膜（ＳｉＮ）と接触処理された層（結晶性低下層４３０）を用いてもよい。この場合も、実施の形態１、２の場合と同様に、メサ部（２ＤＥＧ抑止層）ＭＳの端部におけるリーク電流を軽減し、かつ、２ＤＥＧの発生領域をゲート電極５２０の端まで維持することが可能となり、リーク電流の低減とオン抵抗の低下を図ることができる。
【０１１１】
［製法説明］
次いで、図３４〜図４１等を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３４〜図４１は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。なお、実施の形態１と同様の工程については、その説明を省略する。
【０１１２】
まず、第１〜第４窒化物半導体層（１００〜４００）が順次形成された基板１２を準備する（図８〜図１１）。
【０１１３】
次いで、実施の形態１と同様に、第４窒化物半導体層（例えば、膜厚６０ｎｍ程度）４００上に保護膜（例えば、酸化シリコン膜、膜厚１０ｎｍ程度）ＰＲＯ１を形成し、フォトリソグラフィ処理により、保護膜ＰＲＯ１上に、素子分離領域ＩＳＯに開口を有するフォトレジスト膜ＰＲ１を形成する。次いで、フォトレジスト膜ＰＲ１をマスクとして、ホウ素イオンを保護膜ＰＲＯ１を介して打ち込むことにより、素子分離領域ＩＳＯを形成する（図１２、図１３）。
【０１１４】
次いで、フォトレジスト膜ＰＲ１を除去した後、図３４および図３５に示すように、保護膜ＰＲＯ１上に、メサ部形成領域を覆うフォトレジスト膜ＰＲ３２を形成する。なお、保護膜ＰＲＯ１を除去し、別の保護膜を形成し直してもよい。次いで、フォトレジスト膜ＰＲ３２をマスクとして、保護膜ＰＲＯ１をエッチングし、メサ部形成領域に保護膜ＰＲＯ１を残存させる。次いで、プラズマ剥離処理などによりフォトレジスト膜ＰＲ２２を除去する。
【０１１５】
次いで、図３６、図３７に示すように、保護膜ＰＲＯ１上を含む第４窒化物半導体層４００上に、窒化シリコン膜（Ｓｉ３Ｎ４）８００をプラズマＣＶＤ法などを用いて１００〜２００ｎｍ程度の膜厚で堆積する。これにより、保護膜ＰＲＯ１の下方の、窒化シリコン膜８００と接触していない第４窒化物半導体層（４００）よりなるメサ部ＭＳが形成され、その両側に、窒化シリコン膜８００と接触することにより結晶性が低下した層（４３０）が形成される。即ち、窒化シリコン膜８００と接触することにより第４窒化物半導体層４００の２ＤＥＧ発生抑止機能が失われ、窒化シリコン膜（Ｓｉ３Ｎ４）８００と、第４窒化物半導体層４００との接触領域において、２ＤＥＧが発生する。次いで、窒化シリコン膜（Ｓｉ３Ｎ４）８００および保護膜ＰＲＯ１を除去する。
【０１１６】
次いで、図３８、図３９に示すように、結晶性低下層４３０、メサ部ＭＳおよび第３窒化物半導体層（障壁層）３００上にフォトリソグラフィ処理により、メサ部ＭＳの形成領域より一回り大きい領域（平面視において第２矩形状）に、フォトレジスト膜ＰＲ３３を形成する。このフォトレジスト膜ＰＲ３３をマスクとして、サイド部ＳＰをエッチングする。これにより、メサ部ＭＳとその両側に配置され、結晶性低下層４３０よりなるサイド部ＳＰが形成される。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ３３を除去する。
【０１１７】
次いで、図４０、図４１に示すように、メサ部ＭＳとその両側のサイド部ＳＰ上に、ゲート絶縁膜５１０と、ゲート電極５２０を形成する。ゲート絶縁膜５１０およびゲート電極５２０は、実施の形態１の場合と同様の材料を用い、同様の方法で形成することができる。次いで、実施の形態１の場合と同様にして、層間絶縁膜６００、コンタクトホール５３１、５４１、ソース電極５３２およびドレイン電極５４２を形成する。
【０１１８】
この後、ソース電極５３２、ドレイン電極５４２上を含む層間絶縁膜６００上に、絶縁膜を形成し、さらに、上層の配線を形成してもよい。また、最上層配線上には、絶縁膜よりなる保護膜を形成してもよい。
【０１１９】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【０１２０】
なお、本実施の形態においても、実施の形態２の場合と同様に、サイド部ＳＰにおいて、結晶性の低下した領域（４２０ｂ）の下方に、結晶性を有する部位（４２０ａ）が残存していてもよい（図２４参照）。
【０１２１】
（実施の形態４）
実施の形態２、３等においては、メサ部ＭＳ上にゲート絶縁膜５１０を介してゲート電極５２０を配置する構成としたが、ゲート絶縁膜５１０のない接合型ＦＥＴ（ＪＦＥＴとも言う）構成としてもよい。
【０１２２】
（応用例１）
図４２は、本実施の形態の応用例１の半導体装置の構成を示す断面図である。本応用例１の半導体装置は、実施の形態２の半導体装置のゲート絶縁膜５１０のない構成と対応する。このように、本応用例１の半導体装置は、ゲート絶縁膜５１０が省略されていること以外は、実施の形態２に示す半導体装置と、同様であるため、その説明を省略する。また、本実施の形態の半導体装置は、例えば、実施の形態２において説明した製造工程において、ゲート絶縁膜５１０の形成工程を省略した工程で製造することができる。
【０１２３】
（応用例２）
図４３は、本実施の形態の応用例２の半導体装置の構成を示す断面図である。本応用例２の半導体装置は、実施の形態３の半導体装置のゲート絶縁膜５１０のない構成と対応する。このように、本応用例２の半導体装置は、ゲート絶縁膜５１０が省略されていること以外は、実施の形態３に示す半導体装置と、同様であるため、その説明を省略する。また、本実施の形態の半導体装置は、例えば、実施の形態３において説明した製造工程において、ゲート絶縁膜５１０の形成工程を省略した工程で製造することができる。
【０１２４】
本実施の形態の半導体装置（接合型ＦＥＴ）においても、メサ部（２ＤＥＧ抑止層）ＭＳの端部におけるリーク電流を軽減し、かつ、２ＤＥＧの発生領域をゲート電極５２０の端まで維持することが可能となり、リーク電流の低減とオン抵抗の低下を図ることができる。
【０１２５】
但し、接合型ＦＥＴにおいては、メサ部（２ＤＥＧ抑止層）ＭＳの膜厚の設計について注意が必要である。具体的には、メサ部ＭＳに１ＭＶ／ｃｍを超える電界が印加された場合、メサ部ＭＳの端ではなく膜中をトンネル電流が流れる。よって、接合型ＦＥＴにおいては、ゲート絶縁膜がないため、前述の１ＭＶ／ｃｍを超えないように、メサ部ＭＳの膜厚を設定することが好ましい。例えば、定格ゲート電圧５Ｖ、障壁層の厚さ１０ｎｍの場合、メサ部ＭＳの膜厚を７５ｎｍ程度とすることができる。この場合、電界強度は約０．６ＭＶ／ｃｍ程度となり、トンネル電流は発生しない。
【０１２６】
（実施の形態５）
実施の形態１の半導体装置については、単純にゲート絶縁膜５１０を除去するだけで、接合型ＦＥＴとすることはできない。このため、以下に説明する構成とすることが好ましい。
【０１２７】
［構造説明］
図４４は、本実施の形態の半導体装置の構成を示す断面図である。図４５は、本実施の形態の半導体装置の構成を示す平面図である。図４４の断面図は、例えば、図４５のＡ−Ａ部に対応する。
【０１２８】
図４４、図４５に示すように、本実施の形態の半導体装置においては、層間絶縁膜ＩＬ１により、メサ部ＭＳとゲート電極５２０との接触領域が制限されており、サイド部ＳＰとゲート電極５２０とが接触しない構成となっている。そして、ゲート絶縁膜は設けられていない。他の構成部は、実施の形態１の場合と同様である。
【０１２９】
本実施の形態の半導体装置（接合型ＦＥＴ）においても、メサ部（２ＤＥＧ抑止層）ＭＳの端部におけるリーク電流を軽減し、かつ、２ＤＥＧの発生領域をゲート電極５２０の端まで維持することが可能となり、リーク電流の低減とオン抵抗の低下を図ることができる。
【０１３０】
［製法説明］
次いで、図４６〜図５５等を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図４６〜図５５は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。なお、実施の形態１と同様の工程については、その説明を省略する。
【０１３１】
まず、第１〜第４窒化物半導体層（１００〜４００）が順次形成された基板１２を準備する（図８〜図１１）。
【０１３２】
次いで、実施の形態１と同様に、第４窒化物半導体層（例えば、膜厚６０ｎｍ程度）４００上に第１の絶縁膜として保護膜（例えば、酸化シリコン膜、膜厚２００ｎｍ程度）ＰＲＯ１を形成し、フォトリソグラフィ処理により、保護膜ＰＲＯ１上に、素子分離領域ＩＳＯに開口を有するフォトレジスト膜ＰＲ１を形成する。次いで、フォトレジスト膜ＰＲ１をマスクとして、ホウ素イオンを保護膜ＰＲＯ１を介して打ち込むことにより、素子分離領域ＩＳＯを形成する（図１２、図１３）。
【０１３３】
次いで、フォトレジスト膜ＰＲ１を除去した後、実施の形態１の場合と同様にして、フォトリソグラフィ処理により、保護膜ＰＲＯ１上のメサ部ＭＳの形成領域（平面視において第１矩形状）に、フォトレジスト膜ＰＲ２を形成する。このフォトレジスト膜ＰＲ２をマスクとして、保護膜ＰＲＯ１およびその下層の第４窒化物半導体層４００を途中までエッチングする。これにより、メサ部ＭＳとその両側の薄膜部４１０が形成される。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ２を除去する（図１４、図１５）。
【０１３４】
次いで、図４６、図４７に示すように、保護膜ＰＲＯ１、メサ部ＭＳおよび薄膜部４１０上に、メサ部ＭＳの形成領域より一回り大きい領域（平面視において第２矩形状）に、フォトレジスト膜ＰＲ３を形成する。このフォトレジスト膜ＰＲ３をマスクとして、第４窒化物半導体層４００の薄膜部４１０をエッチングする。次いで、フォトレジスト膜ＰＲ３を除去する。なお、保護膜ＰＲＯ１を除去し、別の保護膜を形成し直してもよい。
【０１３５】
次いで、図４８、図４９に示すように、サイド部ＳＰおよび保護膜ＰＲＯ１上を含む第３窒化物半導体層（障壁層）３００上に、層間絶縁膜ＩＬ１として、第２絶縁膜（例えば、ＳｉＯＮ膜、膜厚２００ｎｍ程度）を形成する。ここで、第２絶縁膜は、第１絶縁膜より所定のエッチング条件において、エッチングレートが低い（エッチングされ難い）膜であることが好ましい。
【０１３６】
次いで、図５０、図５１に示すように、層間絶縁膜ＩＬ１の上部を、保護膜ＰＲＯ１の表面が露出するまで、エッチバックまたはＣＭＰ（化学機械研磨、chemical mechanical polishing）により除去する。
【０１３７】
次いで、図５２、図５３に示すように、露出した保護膜ＰＲＯ１をエッチングにより除去する。これにより、メサ部ＭＳ上に溝が形成される。
【０１３８】
次いで、図５４、図５５に示すように、上記溝の内部を含む層間絶縁膜ＩＬ１上に、ゲート電極５２０用の導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて１００〜２００ｎｍ程度の膜厚で堆積する。
【０１３９】
次いで、上記導電性膜（ＴｉＮ）をパターニングすることにより、ゲート電極５２０を形成する。さらに、層間絶縁膜６００、コンタクトホール５３１、５４１、ソース電極５３２およびドレイン電極５４２を形成する（図４４、図４５）。これらの構成部は、実施の形態１の場合と類似の工程で形成することができる。
【０１４０】
この後、ソース電極５３２、ドレイン電極５４２上を含む層間絶縁膜６００上に、絶縁膜を形成し、さらに、上層の配線を形成してもよい。また、最上層配線上には、絶縁膜よりなる保護膜を形成してもよい。
【０１４１】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【０１４２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、実施の形態１、２、３においては、保護膜やフォトレジスト膜をマスクとしてサイド部を形成したが、ゲート電極をマスクとしてもよい。例えば、ゲート電極をパターニングした後、ゲート電極をマスクとして第４窒化物半導体層をエッチングし、薄膜部（４１０）を形成してもよい。また、ゲート電極をマスクとして結晶性低下層（４２０、４３０）を形成してもよい。
【０１４３】
［付記１］
（ａ）第１窒化物半導体層上に、第２窒化物半導体層を形成する工程、
（ｂ）前記第２窒化物半導体層上に、第３窒化物半導体層を形成する工程、
（ｃ）前記第３窒化物半導体層上に、第４窒化物半導体層を形成する工程、
（ｄ）前記第４窒化物半導体層よりなる、メサ部と、前記メサ部の両側に設けられたサイド部と、を形成する工程、
（ｅ）前記メサ部の上方にゲート電極を形成する工程、を有し、
前記（ｄ）工程は、前記（ｅ）工程の後、前記ゲート電極をマスクとして、前記第４窒化物半導体層をエッチングすることにより、前記サイド部を形成するとともに、前記ゲート電極下の前記第４窒化物半導体層よりなる前記メサ部を形成する工程を有し、
前記第２窒化物半導体層と前記第３窒化物半導体層との間の２次元電子ガスの生成は、前記メサ部の下方において抑止されており、前記サイド部の下方において抑止されていない、半導体装置の製造方法。
【０１４４】
［付記２］
（ａ）第１窒化物半導体層上に、第２窒化物半導体層を形成する工程、
（ｂ）前記第２窒化物半導体層上に、第３窒化物半導体層を形成する工程、
（ｃ）前記第３窒化物半導体層上に、第４窒化物半導体層を形成する工程、
（ｄ）前記第４窒化物半導体層よりなる、メサ部と、前記メサ部の両側に設けられたサイド部と、を形成する工程、
（ｅ）前記メサ部の上方にゲート電極を形成する工程、を有し、
前記（ｄ）工程は、
（ｄ１）前記第４窒化物半導体層の前記メサ部の形成予定領域以外の領域を途中までエッチングすることにより前記メサ部を形成する工程、
（ｄ２）前記メサ部上の第１絶縁膜上を含む前記第４窒化物半導体層上に第２絶縁膜を形成した後、前記第２絶縁膜の表面を前記第１絶縁膜が露出するまで除去する工程、
（ｄ３）前記第１絶縁膜を除去することにより、前記メサ部上に溝を形成する工程、を有し、
前記（ｅ）工程は、前記溝中に前記ゲート電極を形成する工程であり、
前記サイド部は、前記ゲート電極の外側に延在し、
前記第２窒化物半導体層と前記第３窒化物半導体層との間の２次元電子ガスの生成は、前記メサ部の下方において抑止されており、前記サイド部の下方において抑止されていない、半導体装置の製造方法。
【符号の説明】
【０１４５】
１２  基板
１００  第１窒化物半導体層（バッファ層）
２００  第２窒化物半導体層（チャネル層）
３００  第３窒化物半導体層（障壁層）
４００  第４窒化物半導体層
４１０  薄膜部
４２０  結晶性低下層
４２０ａ  ノンドープ領域（ノンドープ層）
４２０ｂ  イオン注入領域（ドープ層）
４３０  結晶性低下層
５１０  ゲート絶縁膜
５２０  ゲート電極
５３１  コンタクトホール
５３２  ソース電極
５４１  コンタクトホール
５４２  ドレイン電極
６００  層間絶縁膜
８００  窒化シリコン膜
ＡＣ  活性領域
Ｄ１  ドレインパッド
ＧＬ  ゲート線
ＩＬ１  層間絶縁膜
ＩＳＯ  素子分離領域
ＭＳ  メサ部
ＰＲ１  フォトレジスト膜
ＰＲ２  フォトレジスト膜
ＰＲ２２  フォトレジスト膜
ＰＲ２３  フォトレジスト膜
ＰＲ３  フォトレジスト膜
ＰＲ３２  フォトレジスト膜
ＰＲ３３  フォトレジスト膜
ＰＲ４  フォトレジスト膜
ＰＲＯ１  保護膜
ＰＲＯ２  保護膜
ＲＴ１  第１チャネルを通る電流経路
ＲＴ２  第２チャネルを通る電流経路
Ｓ１  ソースパッド
ＳＰ  サイド部
【図１】
2019009366.tif 000003
【図２】
2019009366.tif 000004
【図３】
2019009366.tif 000005
【図４】
2019009366.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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