(57)【要約】【課題】  メモリ素子及びその製造方法を提供する。【解決手段】  第１導電ラインと、第１導電ラインに交差する方向に延長される第２導電ラインと、第１導電ラインと第２導電ラインとの交差地点において、第１導電ライン及び第２導電ラインに接続され、加熱電極層と、加熱電極層に接する抵抗性メモリ層と、を含むメモリセルピラーと、を含むメモリ素子である。該抵抗性メモリ層は、加熱電極層に近づくほどだんだんと狭くなる幅を有するように、傾斜した側壁を有するウェッジメモリ部と、ウェッジメモリ部に一体に連結され、ウェッジメモリ部よりさらに広幅を有するボディメモリ部と、を含む。【選択図】      図５Ａ
2019009415.tif 000002
【特許請求の範囲】
【請求項１】
基板上において、第１方向に延長される第１導電ラインと、
前記第１導電ライン上で、前記第１方向に交差する第２方向に延長される第２導電ラインと、
前記第１導電ラインと前記第２導電ラインとの交差地点において、前記第１導電ライン及び前記第２導電ラインに接続されるように配置され、加熱電極層と、前記加熱電極層に接する抵抗性メモリ層と、を含むメモリセルピラーと、を含み、
前記抵抗性メモリ層は、前記加熱電極層に近づくほどだんだんと狭くなる幅を有するように、傾斜した側壁を有するウェッジメモリ部と、前記ウェッジメモリ部に一体に連結され、前記ウェッジメモリ部よりさらに広幅を有するボディメモリ部と、を含む、メモリ素子。
【請求項２】
前記加熱電極層は、前記第１導電ラインと平行に延長されるベース部と、前記ベース部の一端において、前記第１導電ラインから遠くなる方向に延長されるフィン部と、を含み、
前記フィン部のうち、前記第１導電ラインから最も遠いトップ接触面は前記ウェッジメモリ部のうち、前記ボディメモリ部から最も遠いウェッジメモリ部の底接触面と接することを特徴とする請求項１に記載のメモリ素子。
【請求項３】
前記ウェッジメモリ部の前記傾斜した側壁と、前記基板の主面に平行な水平面との間角は、鋭角であることを特徴とする請求項１に記載のメモリ素子。
【請求項４】
前記加熱電極層上において、前記加熱電極層と、前記ウェッジメモリ部の傾斜した側壁と、前記ボディメモリ部とに接するように配置され、Ｕ字形断面形状を有する絶縁スペーサ、をさらに含むことを特徴とする請求項１に記載のメモリ素子。
【請求項５】
前記ウェッジメモリ部は、互いに反対方向に向かう第１側壁及び第２側壁を含み、前記第１側壁と、前記基板の主面に平行な水平面との第１間角と、前記第２側壁と、前記水平面との第２間角は、鋭角であることを特徴とする請求項１に記載のメモリ素子。
【請求項６】
前記ウェッジメモリ部は、互いに反対側である第１側壁及び第２側壁を含み、前記第１側壁と、前記基板の主面に平行な水平面との第１間角と、前記第２側壁と、前記水平面との第２間角は、互いに異なることを特徴とする請求項１に記載のメモリ素子。
【請求項７】
前記ボディメモリ部は、前記ウェッジメモリ部から遠くなるほどさらに広幅を有することを特徴とする請求項１に記載のメモリ素子。
【請求項８】
前記加熱電極層は、前記第１導電ラインと平行に延長されるベース部と、前記ベース部の一端において、前記第１導電ラインから遠くなる方向に延長されるフィン部と、を含み、前記ベース部と前記フィン部との間角は、直角または鈍角であることを特徴とする請求項１に記載のメモリ素子。
【請求項９】
前記第１導電ライン上に配置され、前記メモリセルピラーに接する絶縁壁部をさらに含み、前記フィン部、前記ウェッジメモリ部及び前記ボディメモリ部は、それぞれ前記絶縁壁部に接し、互いに垂直にオーバーラップされるように配置されたことを特徴とする請求項８に記載のメモリ素子。
【請求項１０】
前記第１導電ライン上に配置され、前記メモリセルピラーに接する絶縁壁部をさらに含み、
前記フィン部及び前記ウェッジメモリ部は、それぞれ前記絶縁壁部から離隔され、前記ボディメモリ部は、前記絶縁壁部に接し、前記フィン部、前記ウェッジメモリ部及び前記ボディメモリ部は、互いに垂直にオーバーラップされるように配置されたことを特徴とする請求項８に記載のメモリ素子。
【請求項１１】
前記加熱電極層は、前記第１導電ラインと平行に延長されるベース部と、前記ベース部の一端において、前記第１導電ラインから遠くなる方向に延長されるフィン部と、を含み、
前記メモリセルピラーは、前記ベース部、前記フィン部、前記ウェッジメモリ部及び前記ボディメモリ部にそれぞれ接する絶縁スペーサをさらに含み、前記絶縁スペーサは、前記ベース部に接する底面と、前記ボディメモリ部に接する上面と、を有することを特徴とする請求項１に記載のメモリ素子。
【請求項１２】
前記加熱電極層は、前記第１導電ラインと平行に延長されるベース部と、前記ベース部の一端において、前記第１導電ラインから遠くなる方向に延長されるフィン部と、を含み、
前記メモリセルピラーは、前記ベース部と前記フィン部との間の凹状コーナー部の一部を充填しながら、前記ウェッジメモリ部の前記傾斜した側壁を覆う絶縁スペーサをさらに含むことを特徴とする請求項１に記載のメモリ素子。
【請求項１３】
前記加熱電極層は、前記第１導電ラインと平行に延長されるベース部と、前記ベース部の一端において、前記第１導電ラインから遠くなる方向に延長されるフィン部と、を含み、
前記メモリセルピラーは、前記フィン部のうち、前記ベース部の反対側側壁を覆う第１部分と、前記ウェッジメモリ部を覆う第２部分と、を含む絶縁スペーサをさらに含み、前記絶縁スペーサは、前記第１導電ラインに接する底面と、前記ボディメモリ部に接する上面と、を有することを特徴とする請求項１に記載のメモリ素子。
【請求項１４】
前記加熱電極層は、前記第１導電ラインと平行に延長されるベース部と、前記ベース部の一端において、前記第１導電ラインから遠くなる方向に延長されるフィン部と、を含み、
前記メモリセルピラーは、前記フィン部を挟んで互いに離隔された第１絶縁スペーサ及び第２絶縁スペーサをさらに含み、前記第１絶縁スペーサは、前記第１導電ラインに接する底面と、前記ボディメモリ部に接する上面と、を有し、前記第２絶縁スペーサは、前記ベース部に接する底面と、前記ボディメモリ部に接する上面と、を有することを特徴とする請求項１に記載のメモリ素子。
【請求項１５】
基板上において、第１方向に延長される第１導電ラインと、
前記第１導電ライン上で、前記第１方向に交差する第２方向に延長される１対の第２導電ラインと、
前記第１導電ラインと、前記１対の第２導電ラインとの交差地点に配置される１対のメモリセルピラーと、
前記１対のメモリセルピラーによって共有される加熱電極層と、
前記１対のメモリセルピラーのうちから選択される第１メモリセルピラーを構成する第１抵抗性メモリ層と、
前記１対のメモリセルピラーのうちから選択される第２メモリセルピラーを構成する第２抵抗性メモリ層と、を含み、
前記第１抵抗性メモリ層は、前記加熱電極層の第１部分に接し、前記第１部分に近づくほどだんだんと狭くなる幅を有するように、傾斜した第１側壁を有する第１ウェッジメモリ部と、前記第１ウェッジメモリ部に一体に連結され、前記第１ウェッジメモリ部よりさらに広幅を有する第１ボディメモリ部と、を含み、
前記第２抵抗性メモリ層は、前記加熱電極層の第２部分に接し、前記第２部分に近づくほどだんだんと狭くなる幅を有するように、傾斜した第２側壁を有する第２ウェッジメモリ部と、前記第２ウェッジメモリ部に一体に連結され、前記第２ウェッジメモリ部よりさらに広幅を有する第２ボディメモリ部と、を含む、メモリ素子。
【請求項１６】
前記加熱電極層は、前記第１導電ラインと平行に延長されるベース部と、前記ベース部の両端において、前記第１導電ラインから遠くなる方向に延長される第１フィン部及び第２フィン部と、を含み、
前記第１ウェッジメモリ部は、前記第１フィン部のうち、前記第１導電ラインから最も遠い第１トップ接触面に接し、前記第２ウェッジメモリ部は、前記第２フィン部のうち、前記第１導電ラインから最も遠い第２トップ接触面に接することを特徴とする請求項１５に記載のメモリ素子。
【請求項１７】
前記第１側壁と、前記基板の主面に平行な水平面との第１間角と、前記第２側壁と、前記水平面との第２間角は、鋭角であることを特徴とする請求項１５に記載のメモリ素子。
【請求項１８】
前記第１ボディメモリ部及び前記第２ボディメモリ部のうち少なくとも一つは、前記加熱電極層から遠くなるほどさらに広幅を有することを特徴とする請求項１５に記載のメモリ素子。
【請求項１９】
前記加熱電極層は、前記第１導電ラインと平行に延長されるベース部と、前記ベース部の両端において、前記第１導電ラインから遠くなる方向に延長される第１フィン部及び第２フィン部と、を含み、
前記ベース部と前記第１フィン部との第１間角と、前記ベース部と前記第２フィン部との第２間角は、鈍角であることを特徴とする請求項１５に記載のメモリ素子。
【請求項２０】
前記加熱電極層上において、前記加熱電極層に垂直にオーバーラップされるように配置され、前記第１メモリセルピラーと前記第２メモリセルピラーとの間に介在されたギャップフィル絶縁ピラーと、前記加熱電極層と前記ギャップフィル絶縁ピラーとの間に介在された絶縁スペーサと、をさらに含み、前記絶縁スペーサは、前記第１側壁に接する第１部分と、前記第２側壁に接する第２部分と、を含むことを特徴とする請求項１５に記載のメモリ素子。
【請求項２１】
基板上に第１導電ラインを形成する段階と、
前記第１導電ライン上に埋め立て空間を挟んで離隔された１対の第１絶縁壁部を形成する段階と、
前記埋め立て空間内に、前記１対の第１絶縁壁部及び前記第１導電ラインをコンフォーマルに覆う予備加熱電極層と、前記予備加熱電極層を順に覆う絶縁スペーサ層及びギャップフィル絶縁膜と、を形成する段階と、
前記埋め立て空間内において、前記絶縁スペーサ層における上部から一部厚みほど選択的にエッチングする第１エッチング工程を遂行し、低くなった絶縁スペーサ層を形成する段階と、
前記埋め立て空間内において、前記予備加熱電極層における上側一部を選択的にエッチングしながら、前記低くなった絶縁スペーサ層の一部を共に除去する第２エッチング工程を遂行し、前記低くなった絶縁スペーサ層の上面レベルよりさらに低いレベルの上面を有する加熱電極層と、傾斜した側壁を有する絶縁スペーサと、を形成する段階と、
前記埋め立て空間内において、前記加熱電極層、前記絶縁スペーサの前記傾斜した側壁、前記１対の第１絶縁壁部、及び前記ギャップフィル絶縁膜によって限定される領域に、抵抗性メモリ層を形成する段階と、を含むメモリ素子の製造方法。
【請求項２２】
前記加熱電極層を形成する段階において、前記加熱電極層は、前記第１導電ラインと平行に延長されるベース部と、前記ベース部の一端において、前記第１導電ラインから遠くなる方向に延長されるフィン部と、を含むように形成され、
前記第２エッチング工程を遂行した後、前記埋め立て空間において、前記傾斜した側壁によって限定される空間を介して、前記フィン部のうち、前記第１導電ラインから最も遠い表面が露出されることを特徴とする請求項２１に記載のメモリ素子の製造方法。
【請求項２３】
前記加熱電極層を形成する段階において、前記加熱電極層は、前記第１導電ラインから遠くなる方向に延長されるフィン部を含むように形成され、
前記抵抗性メモリ層を形成する段階において、前記抵抗性メモリ層は、前記フィン部に接し、前記傾斜した側壁によって幅が限定されるウェッジメモリ部を含むように形成されることを特徴とする請求項２１に記載のメモリ素子の製造方法。
【請求項２４】
前記加熱電極層を形成する段階において、前記加熱電極層は、前記第１導電ラインから遠くなる方向に延長されるフィン部を含むように形成され、
前記抵抗性メモリ層を形成する段階において、前記抵抗性メモリ層は、前記フィン部に接し、前記傾斜した側壁によって幅が限定されるウェッジメモリ部と、前記ウェッジメモリ部よりさらに広幅を有するボディメモリ部と、を有するように形成されることを特徴とする請求項２１に記載のメモリ素子の製造方法。
【請求項２５】
前記傾斜した側壁を有する前記第１絶縁スペーサを形成する段階後、前記抵抗性メモリ層を形成する段階前、前記１対の絶縁壁部、及び前記ギャップフィル絶縁膜の露出表面をエッチングする第３エッチング工程を遂行し、前記１対の絶縁壁部、及び前記ギャップフィル絶縁膜に、それぞれ傾斜した側壁を形成する段階をさらに含むことを特徴とする請求項２１に記載のメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子及びその製造方法に係り、さらに詳細には、クロスポイントアレイ（cross  point  array）構造を有するメモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
電子製品の軽薄短小化傾向により、半導体素子の高集積化への要求が高まっており、不揮発性次世代メモリ素子として、互いに交差する２個の電極間の交差地点にメモリセルを配置する三次元クロスポイント積層構造のメモリ素子が提案されている。該クロスポイント積層構造のメモリ素子の高集積化及びダウンスケーリング（down-scaling）が持続的に要求されることにより、メモリ素子を構成する構成要素のサイズ縮小が要求され、それにより、高集積化されたメモリ素子において、電力消費を最小化させながら、信頼性を高めることができる構造を開発する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の技術的思想がなそうとする技術的課題は、クロスポイント積層構造のメモリ素子において、高集積化の要求により、メモリ素子を構成する構成要素のサイズが縮小されても、電力消費を最小化させながら、信頼性を高めることができる構造を有するメモリ素子を提供することである。
本発明の技術的思想がなそうとする他の技術的課題は、クロスポイント積層構造のメモリ素子製造にあたり、高集積化の要求により、メモリ素子を構成する構成要素のサイズが縮小されても、電力消費を最小化させながら、信頼性を高めることができる構造を有するメモリ素子を、単純化された工程によって具現することができるメモリ素子の製造方法を提供することである。
【課題を解決するための手段】
【０００４】
本発明の技術的思想による一様態によるメモリ素子は、基板上で第１方向に延長される第１導電ライン；前記第１導電ライン上で、前記第１方向に交差する第２方向に延長される第２導電ライン；及び前記第１導電ラインと前記第２導電ラインとの交差地点において、前記第１導電ライン及び前記第２導電ラインに接続されるように配置され、加熱電極層と、前記加熱電極層に接する抵抗性メモリ層と、を含むメモリセルピラー；を含み、前記抵抗性メモリ層は、前記加熱電極層に近づくほどだんだんと狭くなる幅を有するように、傾斜した側壁を有するウェッジ（wedge）メモリ部と、前記ウェッジメモリ部に一体に連結され、前記ウェッジメモリ部よりさらに広幅を有するボディ（body）メモリ部と、を含む。
【０００５】
本発明の技術的思想による他の様態によるメモリ素子は、基板上で第１方向に延長される第１導電ライン；前記第１導電ライン上で、前記第１方向に交差する第２方向に延長される１対の第２導電ライン；前記第１導電ラインと、前記１対の第２導電ラインとの交差地点に配置される１対のメモリセルピラー；前記１対のメモリセルピラーによって共有される加熱電極層；前記１対のメモリセルピラーのうちから選択される第１メモリセルピラーを構成する第１抵抗性メモリ層；及び前記１対のメモリセルピラーのうちから選択される第２メモリセルピラーを構成する第２抵抗性メモリ層；を含み、前記第１抵抗性メモリ層は、前記加熱電極層の第１部分に接し、前記第１部分に近づくほどだんだんと狭くなる幅を有するように、傾斜した第１側壁を有する第１ウェッジメモリ部と、前記第１ウェッジメモリ部に一体に連結され、前記第１ウェッジメモリ部よりさらに広幅を有する第１ボディメモリ部と、を含み、前記第２抵抗性メモリ層は、前記加熱電極層の第２部分に接し、前記第２部分に近づくほどだんだんと狭くなる幅を有するように、傾斜した第２側壁を有する第２ウェッジメモリ部と、前記第２ウェッジメモリ部に一体に連結され、前記第２ウェッジメモリ部よりさらに広幅を有する第２ボディメモリ部と、を含む。
【０００６】
本発明の技術的思想による一様態によるメモリ素子の製造方法においては、基板上に第１導電ラインを形成する。前記第１導電ライン上に埋め立て空間を挟んで離隔された１対の第１絶縁壁部を形成する。前記埋め立て空間内に、前記１対の第１絶縁壁部及び前記第１導電ラインをコンフォーマルに覆う予備加熱電極層と、前記予備加熱電極層を順に覆う絶縁スペーサ層及びギャップフィル絶縁膜とを形成する。前記埋め立て空間内において、前記絶縁スペーサ層における上部から一部厚みほど選択的にエッチングする第１エッチング工程を遂行し、低くなった絶縁スペーサ層を形成する。前記埋め立て空間内において、前記予備加熱電極層における上側一部を選択的にエッチングしながら、前記低くなった絶縁スペーサ層の一部を共に除去する第２エッチング工程を遂行し、前記低くなった絶縁スペーサ層の上面レベルよりさらに低いレベルの上面を有する加熱電極層と、傾斜した側壁を有する絶縁スペーサと、を形成する。前記埋め立て空間内において、前記加熱電極層、前記絶縁スペーサの前記傾斜した側壁、前記１対の第１絶縁壁部、及び前記ギャップフィル絶縁膜によって限定される領域に、抵抗性メモリ層を形成する。
【発明の効果】
【０００７】
本発明の技術的思想によるメモリ素子は、クロスポイント積層構造のメモリ素子を構成する構成要素のサイズが縮小されても、電力消費を最小化させ、スイッチング動作時のヒーティング効率を高めることにより、信頼性を高めることができる。
【０００８】
本発明の技術的思想によるメモリ素子の製造方法によれば、クロスポイント積層構造のメモリ素子において、構成要素のサイズが縮小されても、最小化された電力消費により、スイッチング動作時のヒーティング効率を高めることができる構造を有するメモリ素子を、単純化された工程によって形成することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の技術的思想による一実施形態によるメモリ素子の一部の等価回路図である。
【図２】本発明の技術的思想による一実施形態によるメモリ素子の要部（essential  parts）構成を概略的に図示した平面レイアウトダイヤグラムである。
【図３Ａ】本発明の技術的思想による一実施形態によるメモリ素子の要部構成を示す斜視図である。
【図３Ｂ】図２及び図３ＡのＡ−Ａ’線断面、Ｂ１−Ｂ１’線断面、及びＢ２−Ｂ２’線断面図である。
【図３Ｃ】図３Ｂの一部領域を拡大して図示した断面図である。
【図３Ｄ】図３Ａのメモリ素子の加熱電極層の概略的な斜視図である。
【図３Ｅ】図３Ａのメモリ素子の抵抗性メモリ層の概略的な斜視図である。
【図４】本発明の技術的思想による他の実施形態によるメモリ素子について説明するための断面図である。
【図５Ａ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子について説明するための断面図である。
【図５Ｂ】図５Ａの一部領域を拡大して図示した断面図である。
【図５Ｃ】図５Ａのメモリ素子の加熱電極層の概略的な斜視図である。
【図５Ｄ】図５Ａのメモリ素子の抵抗性メモリ層の概略的な斜視図である。
【図６】本発明の技術的思想によるさらに他の実施形態によるメモリ素子について説明するための断面図である。
【図７Ａ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子について説明するための断面図である。
【図７Ｂ】図７Ａの一部領域を拡大して図示した断面図である。
【図７Ｃ】本発明の技術的思想による抵抗性メモリの概略的な斜視図である。
【図８Ａ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子について説明するための断面図である。
【図８Ｂ】図８Ａの一部領域を拡大して図示した断面図である。
【図９Ａ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子について説明するための断面図である。
【図９Ｂ】図９Ａの一部領域を拡大して図示した断面図である。
【図１０Ａ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子について説明するための断面図である。
【図１０Ｂ】図１０Ａの一部領域を拡大して図示した断面図である。
【図１１】本発明の技術的思想によるさらに他の実施形態によるメモリ素子について説明するための斜視図である。
【図１２Ａ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子について説明するための斜視図である。
【図１２Ｂ】図１２ＡのＡ−Ａ’線断面図である。
【図１３Ａ】本発明の技術的思想による実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１３Ｂ】本発明の技術的思想による実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１３Ｃ】本発明の技術的思想による実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１３Ｄ】本発明の技術的思想による実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１３Ｅ】本発明の技術的思想による実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１３Ｆ】本発明の技術的思想による実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１３Ｇ】本発明の技術的思想による実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１３Ｈ】本発明の技術的思想による実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１３Ｉ】本発明の技術的思想による実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１３Ｊ】本発明の技術的思想による実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１３Ｋ】本発明の技術的思想による実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１３Ｌ】本発明の技術的思想による実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１３Ｍ】本発明の技術的思想による実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１３Ｎ】本発明の技術的思想による実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１４Ａ】本発明の技術的思想による他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１４Ｂ】本発明の技術的思想による他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１４Ｃ】本発明の技術的思想による他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１４Ｄ】本発明の技術的思想による他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１４Ｅ】本発明の技術的思想による他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１４Ｆ】本発明の技術的思想による他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１５Ａ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１５Ｂ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１５Ｃ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１６Ａ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１６Ｂ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１６Ｃ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１６Ｄ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１６Ｅ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１６Ｆ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１７Ａ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１７Ｂ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１７Ｃ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１７Ｄ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１７Ｅ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１７Ｆ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１７Ｇ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１８Ａ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１８Ｂ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１８Ｃ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１８Ｄ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１８Ｅ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１８Ｆ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【図１８Ｇ】本発明の技術的思想によるさらに他の実施形態によるメモリ素子の製造方法について説明するための断面図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照し、本発明の実施形態について詳細に説明する。図面上の同一構成要素については、同一参照符号を使用し、それらに係わる重複説明は省略する。
【００１１】
図１は、本発明の技術的思想による一実施形態によるメモリ素子１０の一部の等価回路図である。図１を参照すれば、メモリ素子１０は、第１方向（Ｘ方向）に沿って延長され、第１方向に垂直である第２方向（Ｙ方向）に離隔されたワードラインＷＬ１，ＷＬ２と、ワードラインＷＬ１，ＷＬ２とは、第３方向（Ｚ方向）に離隔され、第２方向に沿って延長されるビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４と、を含む。
【００１２】
メモリ素子１０は、ワードラインＷＬ１，ＷＬ２とビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４との交差地点に、一つずつ配置される複数のメモリセルＭＣを含む。複数のメモリセルＭＣは、それぞれ情報保存のための抵抗性メモリ層ＲＭと、メモリセルを選択するための選択素子層Ｓと、を含み得る。選択素子層Ｓは、ワードラインＷＬ１，ＷＬ２のうちいずれか１本のワードラインに電気的に接続され、抵抗性メモリ層ＲＭは、ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４のうちいずれか１本のビットラインに電気的に接続され、抵抗性メモリ層ＲＭと選択素子層Ｓは、直列に接続される。しかし、本発明の技術的思想は、それに限定されるものではなく、抵抗性メモリ層ＲＭがワードラインに接続され、選択素子層Ｓがビットラインに接続されてもよい。
【００１３】
メモリ素子１０を駆動するために、ワードラインＷＬ１，ＷＬ２とビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４とを介して、メモリセルＭＣの抵抗性メモリ層ＲＭに電圧が印加され、抵抗性メモリ層ＲＭに電流が流れる。ワードラインＷＬ１，ＷＬ２及びビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４の選択により、任意のメモリセルＭＣがアドレスされ、ワードラインＷＬ１，ＷＬ２及びビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４の間に、所定信号を印加し、メモリセルＭＣをプログラミングすることができる。また、ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４を介して電流値を測定することにより、当該メモリセルＭＣの抵抗性メモリ層ＲＭの抵抗値による情報、すなわち、プログラミングされた情報を読み取ることができる。
【００１４】
図２ないし図３Ｃは、本発明の技術的思想による実施形態によるメモリ素子について説明するための図であり、図２は、メモリ素子１００の要部（essential  parts）構成を概略的に図示した平面レイアウトダイヤグラムであり、図３Ａは、メモリ素子１００の要部構成を示す斜視図であり、図３Ｂは、図２及び図３ＡのＡ−Ａ’線断面、Ｂ１−Ｂ１’線断面、及びＢ２−Ｂ２’線断面の主要構成を示す断面図である。図３Ｃは、図３Ｂの点線領域（１００Ｘ）を拡大して図示した断面図である。図２ないし図３Ｃに例示されたメモリ素子１００は、図１に例示されたメモリ素子１０と同一等価回路構成を有することができる。
【００１５】
図２ないし図３Ｂを参照すれば、メモリ素子１００は、基板１０２上において、第１方向（Ｘ方向）に相互平行に延長される複数の第１導電ライン１１０と、前記第１方向と交差する第２方向（Ｙ方向）に相互平行に延長される複数の第２導電ライン１７０と、を含む。本例においては、第１方向及び第２方向が相互直交する場合を例として挙げて説明するが、本発明の技術的思想は、それに限定されるものではない。
【００１６】
基板１０２上には、層間絶縁膜１０４が配置され得る。層間絶縁膜１０４は、複数の第１導電ライン１１０を、基板１０２から電気的に分離するためのものであり、酸化膜、窒化膜、またはそれらの組み合わせによってなる。
【００１７】
一実施形態において、複数の第１導電ライン１１０は、図１に例示された複数のワードラインＷＬ１，ＷＬ２を構成し、複数の第２導電ライン１７０は、図１に例示された複数のビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４を構成することができる。他の実施形態において、複数の第１導電ライン１１０は、複数のビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４を構成し、複数の第２導電ライン１７０は、複数のワードラインＷＬ１，ＷＬ２を構成することもできる。複数の第１導電ライン１１０それぞれの間に、複数の第１絶縁パターン１１２が形成され、複数の第２導電ライン１７０それぞれの間に、複数の第２絶縁パターン１７２が形成され得る。複数の第１絶縁パターン１１２及び第２絶縁パターン１７２は、シリコン酸化膜、シリコン窒化膜、またはそれらの組み合わせによってなる。
【００１８】
複数の第１導電ライン１１０及び複数の第２導電ライン１７０は、それぞれ金属、導電性金属窒化物、導電性金属酸化物、またはそれらの組み合わせを含み得る。複数の第１導電ライン１１０及び複数の第２導電ライン１７０は、それぞれＷ、Ｔｉ、Ｔａ、Ａｌ、Ｃｕ、Ｃ、ＣＮ、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ、ＴｉＣＳｉＮ、ＷＮ、ＣｏＳｉＮ、ＷＳｉＮ、ＴａＮ、ＴａＣＮ、ＴａＳｉＮ、Ａｕ、Ａｇ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｕ、Ｚｒ、Ｒｈ、Ｎｉ、Ｃｏ、Ｃｒ、Ｓｎ、Ｚｎ、ＩＴＯ、それらの合金、またはそれらの組み合わせを含んでもよい。複数の第１導電ライン１１０及び複数の第２導電ライン１７０は、それぞれ導電性バリア膜をさらに含んでもよい。前記導電性バリア膜は、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、またはそれらの組み合わせによってなる。
【００１９】
複数の第１導電ライン１１０と、前記複数の第２導電ライン１７０との複数交差地点ＣＰ−１には、それぞれメモリセルＭＣを構成するメモリセルピラー（pillar）Ｐ１が配置され得る。複数の交差地点ＣＰ−１は、いずれか１本の第１導電ライン１１０と、いずれか１本の第２導電ライン１７０とを介して延長される垂直延長部分によって表示される。図３Ｂ及び図３Ｃに図示されているように、複数の交差地点ＣＰ−１は、それぞれいずれか１本の第１導電ライン１１０と、いずれか１本の第２導電ライン１７０とをいずれも通過する垂直延長軸でもって示すことができる。複数のメモリセルピラーＰ１は、複数の第１絶縁壁部１１６Ａ、及び複数の第２絶縁壁部１１６Ｂによって相互絶縁される。複数の第１絶縁壁部１１６Ａ及び複数の第２絶縁壁部１１６Ｂは、それぞれシリコン窒化膜またはシリコン酸化膜によってなる。
【００２０】
複数の第１絶縁壁部１１６Ａのうち第１方向（Ｘ方向）に沿って一列に配置される複数の第１絶縁壁部１１６Ａそれぞれの間には、１対のメモリセルピラーＰ１が介在されている。複数の第２絶縁壁部１１６Ｂは、第１方向（Ｘ方向）に相互平行に延長され、第２方向（Ｙ方向）に沿って複数の第２絶縁壁部１１６Ｂ、及び複数のメモリセルピラーＰ１が一つずつ交互に配置されている。図２ないし図３Ｃに図示されているように、第１絶縁壁部１１６Ａは、メモリセルピラーＰ１に接することができる。
【００２１】
複数のメモリセルピラーＰ１は、それぞれ第１導電ライン１１０上に順に積層された加熱電極層１２０、抵抗性メモリ層１３０及び電極層１４０を含み得る。
【００２２】
図３Ｄは、加熱電極層１２０の概略的な斜視図である。
【００２３】
図３Ａないし図３Ｄを参照すれば、加熱電極層１２０は、ほぼＵ字形断面形状を有することができる。加熱電極層１２０は、第１導電ライン１１０と実質的に平行に（例えば、製造公差内及び／または材料公差内で平行に）延長されるベース部（base  portion）１２０Ｂと、ベース部１２０Ｂの相互反対側両端において、第１導電ライン１１０から遠くなる方向に延長される２個のフィン部（fin  portion）１２０Ｐ（すなわち、第１フィン部及び第２フィン部）と、を含み得る。図３Ｄに図示されているように、フィン部１２０Ｐは、トップ接触面１２０Ｔを含んでもよく、トップ接触面１２０Ｔは、フィン部１２０Ｐのうち第１導電ライン１１０から最も遠い位置にあるものであり、フィン部１２０Ｐのトップ接触面１２０Ｔは、ウェッジメモリ部１３０Ｗの底接触面１３０Ｃに接する。フィン部１２０Ｐは、基板１０２の主面に対して、ほぼ垂直方向（例えば、製造公差内及び／または材料公差内で垂直方向）に延長され、ベース部１２０Ｂとフィン部１２０Ｐとの間角θ１１は、ほぼ直角（例えば、製造公差内及び／または材料公差内で直角）である。メモリ素子１００において、少なくとも図３Ｃに図示されているように、１層の加熱電極層１２０は、２個のメモリセルピラーＰ１によって共有される。２個のメモリセルピラーＰ１によって共有される１層の加熱電極層１２０上には、第１絶縁スペーサ１２２、及びギャップフィル絶縁膜１２４が順に積層されている。１層の加熱電極層１２０を共有する２個のメモリセルピラーＰ１は、第１絶縁スペーサ１２２、及びギャップフィル絶縁膜１２４によって相互絶縁される。第１絶縁スペーサ１２２は、ほぼＵ字形断面形状を有することができる。
【００２４】
図３Ｃに図示されているように、メモリセルピラーＰ１は、第１絶縁スペーサ１２２、及びギャップフィル絶縁膜１２４の両側に配置され、１つのメモリセルピラーＰ１が、１つの抵抗性メモリ層１３０を含み、もう１つのメモリセルピラーＰ１が、もう１つの抵抗性メモリ層１３０を含む。少なくとも、図３Ｃに例示されているように、複数のメモリセルピラーＰ１は、それぞれの両端部で、第１導電ライン１１０及び第２導電ライン１７０に接続される。少なくとも、図３Ｃ及び図３Ｄに例示されているように、複数の抵抗性メモリ層１３０は、加熱電極層１２０の第１部分１２０−１に接するウェッジメモリ部１３０Ｗと、前記ウェッジメモリ部１３０Ｗに連結されたボディメモリ部１３０Ｂと、を含む抵抗性メモリ層１３０を含む。また、複数の抵抗性メモリ層１３０は、加熱電極層１２０の第２部分１２０−２に接するウェッジメモリ部１３０Ｗと、それに連結されたボディメモリ部１３０Ｂと、を含む抵抗性メモリ層１３０を含む。ウェッジメモリ部１３０Ｗは、傾斜した側壁１３０Ｓを含み、それにより、ウェッジメモリ部１３０Ｗの幅は、第１部分１２０−１からの距離が増大するにつれ、だんだん増大する。ボディメモリ部１３０Ｂ及びウェッジメモリ部１３０Ｗは、連続的に接続されており、ボディメモリ部１３０Ｂは、ウェッジメモリ部１３０Ｗよりさらに広幅を有する。図３Ｃに図示されているように、第１絶縁スペーサ１２２は、加熱電極層１２０とギャップフィル絶縁膜１２４との間にあり、ギャップフィル絶縁膜１２４は、隣接する２個のメモリセルピラーＰ１間にある。第１絶縁スペーサ１２２は、１つのウェッジメモリ部１３０Ｗの傾斜した側壁１３０Ｓに接する第１部分１２２−１と、もう１つのウェッジメモリ部１３０Ｗの傾斜した側壁１３０Ｓに接する第２部分１２２−２と、を含む。
【００２５】
第１絶縁スペーサ１２２は、複数の第１絶縁壁部１１６Ａ、及び複数の第２絶縁壁部１１６Ｂの構成物質とは異なるエッチング選択比を有する物質からなり、ギャップフィル絶縁膜１２４は、複数の第１絶縁壁部１１６Ａ、及び複数の第２絶縁壁部１１６Ｂの構成物質と同一であるか、あるいは類似したエッチング選択比を有する物質によってなる。例えば、複数の第１絶縁壁部１１６Ａ、複数の第２絶縁壁部１１６Ｂ、及びギャップフィル絶縁膜１２４は、シリコン窒化膜からなり、第１絶縁スペーサ１２２は、シリコン酸化膜によってなるが、それらに限定されるものではない。図３Ｃに図示されているように、第１絶縁スペーサ１２２は、ベース部１２０Ｂ、フィン部１２０Ｐ、ウェッジメモリ部１３０Ｗ及びボディメモリ部１３０Ｂに接することができる。第１絶縁スペーサ１２２は、ベース部１２０Ｂに接する底面１２２Ｂと、ボディメモリ部１３０Ｂに接する上面１２２Ｔと、を有する。
【００２６】
加熱電極層１２０は、セット動作またはリセット動作において、抵抗性メモリ層１３０を加熱する機能を行うことができる。加熱電極層１２０は、抵抗性メモリ層１３０と反応せず、抵抗性メモリ層１３０が相変化するのに十分な熱を発生させることができる導電物質を含み得る。加熱電極層１２０は、金属、金属窒化物、合金、または炭素系の導電物質によってなる。例えば、加熱電極層１２０は、ＴｉＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＴａＮ、ＷＳｉ、ＷＮ、ＴｉＷ、ＭｏＮ、ＮｂＮ、ＴｉＢＮ、ＺｒＳｉＮ、ＷＳｉＮ、ＷＢＮ、ＺｒＡｌＮ、ＭｏＡｌＮ、ＴｉＡｌ、ＴｉＯＮ、ＴｉＡｌＯＮ、ＷＯＮ、ＴａＯＮ、Ｃ、ＳｉＣ、ＳｉＣＮ、ＣＮ、ＴｉＣＮ、ＴａＣＮ、またはそれらの組み合わせによってなる。
【００２７】
図３Ｅは、抵抗性メモリ層１３０の概略的な斜視図である。
【００２８】
図３Ａないし図３Ｅを参照すれば、抵抗性メモリ層１３０は、加熱電極層１２０に近づくほどだんだんと狭くなる幅を有するように、傾斜した側壁１３０Ｓを有するウェッジメモリ部１３０Ｗと、前記ウェッジメモリ部１３０Ｗに一体に連結され、前記ウェッジメモリ部１３０Ｗよりさらに広幅を有するボディメモリ部１３０Ｂと、を含む。ウェッジメモリ部１３０Ｗは、ボディメモリ部１３０Ｂから最も遠い底接触面１３０Ｃを有する。底接触面１３０Ｃは、加熱電極層１２０のフィン部１２０Ｐのうち第１導電ライン１１０から最も遠いトップ接触面１２０Ｔに接することができる。
【００２９】
ウェッジメモリ部１３０Ｗの傾斜した側壁１３０Ｓと、基板１０２の主面（Ｘ−Ｙ平面）に実質的に平行な水平面（horizontal  plane）１３０Ｘとの間角θ１２は、鋭角である。一実施形態において、前記間角θ１２は、約８０゜〜８８゜の範囲内でも選択されるが、それに限定されるものではない。ボディメモリ部１３０Ｂは、基板１０２から遠くなることにより、ほぼまたは実質的に一定幅を有することができる。本明細書で数値と係わって使用される用語「およそ」、「ほぼ」または「実質的に」は、言及された数値の±１０％の公差を含む数値を意味する。抵抗性メモリ層１３０は、加熱時間によって、非晶質（amorphous）状態と結晶質（crystalline）状態との間で可逆的に変化する相変化物質を含み得る。例えば、抵抗性メモリ層１３０は、抵抗性メモリ層１３０の両端に印加される電圧によって発生するジュール熱（Joule  heat）によって、相（phase）が可逆的にも変化され、かような相変化により、抵抗が変化する物質を含んでもよい。
【００３０】
再び図３Ｃを参照すれば、１対のメモリセルピラーＰ１を構成するそれぞれのメモリセルピラーＰ１は、１つの加熱電極層１２０を共有し、１対のメモリセルピラーＰ１に含まれた１つのウェッジメモリ部１３０Ｗは、１つのフィン部１２０Ｐのトップ接触面１２０Ｔに接し、もう１つのウェッジメモリ部１３０Ｗは、もう１つのフィン部１２０Ｐのトップ接触面１２０Ｔに接することができる。一実施形態において、抵抗性メモリ層１３０は、相変化物質として、カルコゲナイド物質を含んでもよい。一実施形態において、抵抗性メモリ層１３０は、Ｇｅ−Ｓｂ−Ｔｅ（ＧＳＴ）を含んでもよい。例えば、抵抗性メモリ層１３０は、Ｇｅ−Ｓｂ−Ｔｅが、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ２Ｓｂ２Ｔｅ７、Ｇｅ１Ｓｂ２Ｔｅ４またはＧｅ１Ｓｂ４Ｔｅ７のような物質によってなる。抵抗性メモリ層１３０は、前述のＧｅ−Ｓｂ−Ｔｅ（ＧＳＴ）以外にも、多様なカルコゲナイド物質を含んでもよい。例えば、抵抗性メモリ層１３０は、カルコゲナイド物質として、Ｓｉ、Ｇｅ、Ｓｂ、Ｔｅ、Ｂｉ、Ｉｎ、Ｓｎ及びＳｅのうちから選択された少なくとも２個の元素を含む物質によってなる。一実施形態において、抵抗性メモリ層１３０は、Ｂ、Ｃ、Ｎ、Ｏ、Ｐ及びＳのうちから選択された少なくとも１つの不純物をさらに含んでもよい。前記不純物により、メモリ素子１００の駆動電流が変化する。また、抵抗性メモリ層１３０は、金属をさらに含んでもよい。例えば、抵抗性メモリ層１３０は、Ａｌ、Ｇａ、Ｚｎ、Ｔｉ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｍｏ、Ｒｕ、Ｐｄ、Ｈｆ、Ｔａ、Ｉｒ、Ｐｔ、Ｚｒ、Ｔｌ、Ｐｄ及びＰｏのうちから選択された少なくとも１つの金属を含んでもよい。一実施形態において、抵抗性メモリ層１３０は、互いに異なる物性を有する２以上の層が積層された多層構造を有することができる。前記多層構造をなす複数の層の数または厚みは、自由に選択される。例えば、抵抗性メモリ層１３０は、互いに異なる物質を含む複数の層が相互に積層される超格子（super  lattice）構造を有することができる。
【００３１】
抵抗性メモリ層１３０の構成物質は、相変化物質にのみ限定されるものではない。抵抗性メモリ層１３０は、抵抗変化特性を有する多様な物質を含んでもよい。一実施形態において、抵抗性メモリ層１３０は、遷移金属酸化物を含んでもよく、その場合、メモリ素子１００は、ＲｅＲＡＭ（resistive  random  access  memory）素子を構成することができる。他の一実施形態において、抵抗性メモリ層１３０は、磁性体からなる２個の電極と、それら２個の磁性体電極間に介在される誘電体と、を含むＭＴＪ（magnetic  tunnel  junction）構造を有することができ、その場合、メモリ素子１００は、ＭＲＡＭ（magnetoresistive  random  access  memory）を構成することができる。
【００３２】
電極層１４０は、金属、導電性金属窒化物、導電性金属酸化物、またはそれらの組み合わせによってなる。例えば、電極層１４０は、Ｗ、Ｔｉ、Ｔａ、Ａｌ、Ｃｕ、Ｃ、ＣＮ、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ、ＴｉＣＳｉＮ、ＷＮ、ＣｏＳｉＮ、ＷＳｉＮ、ＴａＮ、ＴａＣＮ、ＴａＳｉＮ、またはそれらの組み合わせによってなる。
【００３３】
１個のメモリセルピラーＰ１において、加熱電極層１２０、抵抗性メモリ層１３０及び電極層１４０は、第１絶縁壁部１１６Ａの側壁１１６ａ−ｓにアラインされる。フィン部１２０Ｐ、ウェッジメモリ部１３０Ｗ、ボディメモリ部１３０Ｂは、それぞれ第１絶縁壁部１１６Ａの側壁１１６ａ−ｓに接し、第１導電ライン１１０と第２導電ライン１７０との間において、互いに垂直にオーバーラップされる。第１絶縁スペーサ１２２は、加熱電極層１２０のフィン部１２０Ｐ、抵抗性メモリ層１３０のウェッジメモリ部１３０Ｗ、及びボディメモリ部１３０Ｂに接するように配置され得る。フィン部１２０Ｐ及びウェッジメモリ部１３０Ｗは、第１絶縁スペーサ１２２を挟み、ギャップフィル絶縁膜１２４から離隔されている。フィン部１２０Ｐ、ウェッジメモリ部１３０Ｗ及びボディメモリ部１３０Ｂは、互いに垂直にオーバーラップされるように配置され得る。第１絶縁スペーサ１２２は、加熱電極層１２０のベース部１２０Ｂに接する底面１２２Ｂと、抵抗性メモリ層１３０のボディメモリ部１３０Ｂに接する上面１２２Ｔと、を有し、ベース部１２０Ｂ及びボディメモリ部１３０Ｂにより、第１絶縁スペーサ１２２の高さが限定される。
【００３４】
第１絶縁スペーサ１２２は、加熱電極層１２０のベース部１２０Ｂと、フィン部１２０Ｐとの間の凹状コーナー部（reentrant  corner  portion）Ｃ１の少なくとも一部を充填するように配置され得る。第１絶縁スペーサ１２２は、第１絶縁スペーサ１２２を中心に、その両側にある２個のウェッジメモリ部１３０Ｗの傾斜した側壁１３０Ｓに接して傾斜した側壁１３０Ｓを覆う傾斜した側壁１２２Ｓを有することができる。電極層１４０の上面１４０Ｔと、ギャップフィル絶縁膜１２４の上面１２４Ｔは、同一平面上で延長される。
【００３５】
複数のメモリセルピラーＰ１は、それぞれ電極層１４０上に順に積層された第１インターフェース層１５２、選択素子層１５４、第２インターフェース層１５６及び電極層１６０からなる複数の積層構造体と、前記複数の積層構造体それぞれの間を充填する絶縁膜１６２と、をさらに含み得る。
【００３６】
第１インターフェース層１５２及び第２インターフェース層１５６は、それぞれ伝導性材料、例えば、炭素（Ｃ）によってなる。一実施形態において、第１インターフェース層１５２及び第２インターフェース層１５６は、省略可能である。選択素子層１５４は、図１に例示された選択素子層Ｓに対応する。選択素子層１５４は、非晶質状態のカルコゲナイドスイッチング物質を含んでもよい。選択素子層１５４は、選択素子層１５４の両端にかかった電圧の大きさによって抵抗が変化する物質層を含んでもよい。例えば、選択素子層１５４は、オボニック閾値スイッチング（ＯＴＳ：ovonic  threshold  switching）物質を含んでもよい。前記ＯＴＳ物質は、カルコゲナイドスイッチング物質を含んでもよい。一実施形態において、選択素子層１５４は、Ｓｉ、Ｔｅ、Ａｓ、Ｇｅ、Ｉｎ、またはそれら元素の組み合わせを含んでもよい。選択素子層１５４は、窒素原子（Ｎ）をさらに含んでもよい。選択素子層１５４の構成物質は、前述のところに限定されるものではなく、素子を選択することができる機能を行うことができる多様な物質層を含み得る。電極層１６０に係わる詳細な構成は、電極層１４０について説明したところとほぼ同一である。絶縁膜１６２は、酸化膜、窒化膜、またはそれらの組み合わせによってなる。
【００３７】
図２ないし図３Ｅを参照して説明したメモリ素子１００においては、加熱電極層１２０に含まれたフィン部１２０Ｐのトップ接触面１２０Ｔと、抵抗性メモリ層１３０に含まれたウェッジメモリ部１３０Ｗの底接触面１３０Ｃとが接触することにより、加熱電極層１２０と抵抗性メモリ層１３０との接触面積が最小化され、加熱電極層１２０を介して電流が印加されるとき、ヒーティング効率を高めることができる。従って、クロスポイント積層構造のメモリ素子において、高集積化の要求により、メモリ素子を構成する構成要素のサイズが縮小されても、リセット電流を低減させ、電力消費を最小化させることができ、スイッチング動作時のヒーティング効率を高めることにより、信頼性を高めることができる。
【００３８】
図４は、本発明の技術的思想による他の実施形態によるメモリ素子について説明するための断面図である。図４を参照すれば、メモリ素子１００Ａは、図３Ａ及び図３Ｂに例示されたメモリ素子１００とほぼ同一構成を有する。ただし、メモリ素子１００Ａの複数のメモリセルピラーＰ１Ａにおいては、第１インターフェース層１５２、選択素子層１５４、第２インターフェース層１５６及び電極層１６０が順に積層された複数の積層構造体と、前記複数の積層構造体それぞれの間を充填する絶縁膜１６２と、が複数の第１導電ライン１１０と、複数の加熱電極層１２０との間に介在されている。それにより、第１インターフェース層１５２と第１導電ライン１１０とが接し、電極層１４０と第２導電ライン１７０とが接する構造を有することができる。
【００３９】
図５Ａ及び図５Ｂは、本発明の技術的思想によるさらに他の実施形態によるメモリ素子について説明するための図であり、図５Ａは、図２のＡ−Ａ’線断面、Ｂ１−Ｂ１’線断面及びＢ２−Ｂ２’線断面に対応する部分の主要構成を示す断面図である。図５Ｂは、図５Ａの点線領域（２００Ｘ）を拡大して図示した断面図である。
【００４０】
図５Ａ及び図５Ｂを参照すれば、メモリ素子２００は、図３Ａ及び図３Ｂに例示されたメモリ素子１００とほぼ同一構成を有する。ただし、メモリ素子２００において、複数の第１絶縁壁部２１６Ａは、複数のメモリセルピラーＰ２に対面する傾斜した側壁ＳＷを有する。複数の第１絶縁壁部２１６Ａは、基板１０２に近くなるほど、Ｘ方向の幅がさらに広くなる。複数のメモリセルピラーＰ２において、加熱電極層２２０と抵抗性メモリ層２３０と電極層２４０は、第１絶縁壁部２１６Ａの傾斜した側壁ＳＷに接して傾斜した側壁ＳＷにアラインされ、互いに垂直にオーバーラップされるように配置され得る。
【００４１】
図５Ｃは、加熱電極層２２０の概略的な斜視図であり、図５Ｄは、抵抗性メモリ層２３０の概略的な斜視図である。
【００４２】
図５Ａないし図５Ｄを参照すれば、加熱電極層２２０、抵抗性メモリ層２３０及び電極層２４０は、それぞれ図３Ａないし図３Ｅを参照し、加熱電極層１２０、抵抗性メモリ層１３０及び電極層１４０について説明したところとほぼ同一である構成を有することができる。ただし、加熱電極層２２０は、複数の第１導電ライン１１０と実質的に平行に延長されるベース部２２０Ｂと、ベース部２２０Ｂの両端部から、基板１０２から遠くなる方向に、第１絶縁壁部２１６Ａの傾斜した側壁ＳＷに沿って延長される２個の傾斜したフィン部２２０Ｐと、を含む。ベース部２２０Ｂと傾斜したフィン部２２０Ｐとの間角θ２１は、鈍角である。メモリ素子２００において、１層の加熱電極層２２０は、２個のメモリセルピラーＰ２によって共有される。
【００４３】
抵抗性メモリ層２３０は、加熱電極層２２０に近づくほどだんだんと狭くなる幅を有するように、傾斜した両側壁２３０Ｓ１，２３０Ｓ２を有するウェッジメモリ部２３０Ｗと、ウェッジメモリ部２３０Ｗに一体に連結され、ウェッジメモリ部２３０Ｗよりさらに広幅を有するボディメモリ部２３０Ｂと、を含む。ウェッジメモリ部２３０Ｗは、ボディメモリ部２３０Ｂから最も遠い底接触面２３０Ｃを有する。底接触面２３０Ｃは、加熱電極層２２０のフィン部２２０Ｐのうち第１導電ライン１１０から最も遠いトップ接触面２２０Ｔに接することができる。フィン部２２０Ｐ、ウェッジメモリ部２３０Ｗ及びボディメモリ部２３０Ｂは、互いに垂直にオーバーラップされるように配置され得る。
【００４４】
ウェッジメモリ部２３０Ｗの傾斜した両側壁２３０Ｓ１，２３０Ｓ２と、基板１０２の主面（Ｘ−Ｙ平面）に実質的に平行な水平面２３０Ｘとの間角θ２２，θ２３は、鋭角である。側壁２３０Ｓ１と前記水平面との間角θ２２と、側壁２３０Ｓ２と前記水平面との間角θ２３は、互いに同一サイズを有することもでき、互いに異なる大きさを有することもできる。一実施形態において、間角θ２２，θ２３のうち少なくとも一つは、鈍角であってもよい。
【００４５】
メモリ素子２００において、加熱電極層２２０、抵抗性メモリ層２３０、電極層２４０、第１絶縁壁部２１６Ａ及び第２絶縁壁部２１６Ｂに係わるさらに詳細な構成は、図３Ａないし図３Ｃを参照し、加熱電極層１２０、抵抗性メモリ層１３０、電極層１４０、第１絶縁壁部１１６Ａ及び第２絶縁壁部１１６Ｂについて説明したところとほぼ同一である。
【００４６】
図６は、本発明の技術的思想によるさらに他の実施形態によるメモリ素子について説明するための断面図である。図６を参照すれば、メモリ素子２００Ａは、図５Ａに例示されたメモリ素子２００とほぼ同一構成を有する。ただし、メモリ素子２００Ａは、第２方向（Ｙ方向）において、複数のメモリセルピラーＰ２Ａの幅を限定する複数の第２絶縁壁部２１６Ｃを含む。複数の第２絶縁壁部２１６Ｃは、基板１０２から遠くなるほど、第２方向（Ｙ方向）での幅がだんだん広くなるように傾斜した側壁を有することができる。それにより、第２方向（Ｙ方向）において、加熱電極層２２０、抵抗性メモリ層２３０及び第２電極層２４０それぞれの幅は、基板１０２に近づくほどだんだんと広くなる。複数の第２絶縁壁部２１６Ｃに係わるさらに詳細な説明は、図３Ａないし図３Ｃを参照し、複数の第２絶縁壁部１１６Ｂについて説明したところとほぼ同一である。
【００４７】
図７Ａないし図７Ｃは、本発明の技術的思想によるさらに他の実施形態によるメモリ素子について説明するための図であり、図７Ａは、図２のＡ−Ａ’線断面、Ｂ１−Ｂ１’線断面及びＢ２−Ｂ２’線断面に対応する部分の主要構成を示す断面図である。図７Ｂは、図７Ａの点線領域（３００Ｘ）を拡大して図示した断面図である。
【００４８】
図７Ａ及び図７Ｂを参照すれば、メモリ素子３００は、図５Ａ及び図５Ｂに例示されたメモリ素子２００とほぼ同一構成を有する。ただし、メモリ素子３００において、複数の第１絶縁壁部２１６Ａ、及び複数の第２絶縁壁部２１６Ｂそれぞれの上部は、傾斜した側壁２１６Ｓを有することができる。そして、ギャップフィル絶縁膜１２４の上部は、傾斜した側壁１２４Ｓを有することができる。
【００４９】
複数のメモリセルピラーＰ３は、それぞれ加熱電極層２２０上に順に積層された抵抗性メモリ層３３０及び電極層３４０を含む。抵抗性メモリ層３３０及び電極層３４０は、それぞれ傾斜した側壁２１６Ｓ及び傾斜した側壁１２４Ｓに接してアラインされ、基板１０２から遠くなるにつれ、Ｘ方向及びＹ方向での幅がだんだん広くなる。
【００５０】
加熱電極層２２０は、図５Ａないし図５Ｃを参照して説明したような構成を有する。抵抗性メモリ層３３０及び電極層３４０は、図３Ａないし図３Ｅを参照し、抵抗性メモリ層１３０及び電極層１４０について説明したところとほぼ同一である構成を有することができる。ただし、抵抗性メモリ層３３０及び電極層３４０は、加熱電極層２２０に近くなるほど、Ｘ方向及びＹ方向での幅がだんだん狭くなる。
【００５１】
図７Ｃは、抵抗性メモリ層３３０の概略的な斜視図である。
【００５２】
図７Ａないし図７Ｃを参照すれば、抵抗性メモリ層３３０は、傾斜した両側壁３３０Ｓ１，３３０Ｓ２を有するウェッジメモリ部３３０Ｗと、ウェッジメモリ部３３０Ｗに一体に連結され、ウェッジメモリ部３３０Ｗよりさらに広幅を有するボディメモリ部３３０Ｂと、を含み得る。ウェッジメモリ部３３０Ｗは、ボディメモリ部３３０Ｂから最も遠い底接触面３３０Ｃを有する。底接触面３３０Ｃは、加熱電極層２２０のフィン部２２０Ｐに含まれたトップ接触面２２０Ｔ（図５Ｃ）に接することができる。加熱電極層２２０のフィン部２２０Ｐ、抵抗性メモリ層３３０のウェッジメモリ部３３０Ｗ、及びボディメモリ部３３０Ｂは、互いに垂直にオーバーラップされるように配置され得る。
【００５３】
ウェッジメモリ部３３０Ｗの傾斜した両側壁３３０Ｓ１，３３０Ｓ２と、基板１０２の主面（Ｘ−Ｙ平面）に実質的に平行な水平面３３０Ｘとの間角θ３２，θ３３は、鋭角である。一実施形態において、側壁３３０Ｓ１と前記水平面との間角θ３２と、側壁３３０Ｓ２と前記水平面との間角θ３３は、互いに同一サイズを有することもでき、互いに異なる大きさを有することもできる。ボディメモリ部３３０Ｂは、傾斜した側壁ＢＳ３を含み得る。少なくとも、図７Ａないし図７Ｃに図示されているように、ボディメモリ部３３０Ｂは、ウェッジメモリ部３３０Ｗからの距離が増大するにつれ、連続的に増大する幅を有することができる。
【００５４】
メモリ素子３００において、抵抗性メモリ層３３０及び電極層３４０に係わるさらに詳細な構成は、図３Ａないし図３Ｃを参照し、抵抗性メモリ層１３０及び電極層１４０について説明したところとほぼ同一である。
【００５５】
図８Ａ及び図８Ｂは、本発明の技術的思想によるさらに他の実施形態によるメモリ素子について説明するための図であり、図８Ａは、図２のＡ−Ａ’線断面、Ｂ１−Ｂ１’線断面及びＢ２−Ｂ２’線断面に対応する部分の主要構成を示す断面図である。図８Ｂは、図８Ａの点線領域（４００Ｘ）を拡大して図示した断面図である。
【００５６】
図８Ａ及び図８Ｂを参照すれば、メモリ素子４００は、図５Ａ及び図５Ｂに例示されたメモリ素子２００とほぼ同一構成を有する。ただし、メモリ素子４００において、複数の第１絶縁壁部２１６Ａそれぞれの間の空間にある加熱電極層２２０は、互いに離隔されている１対の分離された加熱電極層２２０Ｒ１，２２０Ｒ２を含む。１対の分離された加熱電極層２２０Ｒ１，２２０Ｒ２は、それぞれ互いに異なるメモリセルピラーＰ４を構成する。
【００５７】
１対の分離された加熱電極層２２０Ｒ１，２２０Ｒ２の間には、第１導電ライン１１０に接するギャップフィル絶縁膜１２４が介在されている。分離された加熱電極層２２０Ｒ１とギャップフィル絶縁膜１２４との間、及び分離された加熱電極層２２０Ｒ２とギャップフィル絶縁膜１２４との間には、それぞれ分離された絶縁スペーサ１２２ＳＰが介在されている。分離された絶縁スペーサ１２２ＳＰは、１対の分離された加熱電極層２２０Ｒ１，２２０Ｒ２のうちいずれか一つ、抵抗性メモリ層２３０のウェッジメモリ部２３０Ｗ、及びボディメモリ部２３０Ｂに接している。分離された絶縁スペーサ１２２ＳＰに係わるさらに詳細な構成は、図３Ａないし図３Ｃを参照し、第１絶縁スペーサ１２２について説明したところとほぼ同一である。
【００５８】
図９Ａ及び図９Ｂは、本発明の技術的思想によるさらに他の実施形態によるメモリ素子について説明するための図であり、図９Ａには、図２のＡ−Ａ’線断面図と、Ａ−Ａ’線断面図において、「９Ｙ１」及び「９Ｙ２」と表示された線に沿ったＹ方向断面図と、が例示されている。図９Ｂは、図９Ａの点線領域（５００Ｘ）を拡大して図示した断面図である。
【００５９】
図９Ａ及び図９Ｂを参照すれば、メモリ素子５００は、図５Ａ及び図５Ｂに例示されたメモリ素子２００とほぼ同一構成を有する。ただし、メモリ素子５００において、複数のメモリセルピラーＰ５は、第１絶縁壁部２１６Ａの傾斜した側壁ＳＷを覆う第１絶縁スペーサ５１２、第１導電ライン１１０上に順に積層された加熱電極層５２０、抵抗性メモリ層５３０及び電極層５４０を含む。加熱電極層５２０は、ベース部５２０Ｂ及びフィン部５２０Ｐを有する。抵抗性メモリ層５３０は、ウェッジメモリ部５３０Ｗ及びボディメモリ部５３０Ｂを有する。ウェッジメモリ部５３０Ｗは、フィン部５２０Ｐに接する。フィン部５２０Ｐとウェッジメモリ部５３０Ｗは、第１絶縁スペーサ５１２を挟み、第１絶縁壁部２１６Ａから離隔され、ボディメモリ部５３０Ｂは、第１絶縁壁部２１６Ａに接する。フィン部５２０Ｐとウェッジメモリ部５３０Ｗは、ギャップフィル絶縁膜１２４に接している。フィン部５２０Ｐ、ウェッジメモリ部５３０Ｗ及びボディメモリ部５３０Ｂは、第１導電ライン１１０と第２導電ライン１７０との間で互いに垂直にオーバーラップされるように配置され得る。
【００６０】
複数の第１絶縁壁部２１６Ａ、及び複数の第２絶縁壁部２１６Ｂそれぞれの上部は、傾斜した側壁２１６Ｓを有することができる。そして、ギャップフィル絶縁膜１２４の上部は、傾斜した側壁１２４Ｓを有することができる。抵抗性メモリ層５３０及び電極層５４０は、それぞれ傾斜した側壁２１６Ｓ及び傾斜した側壁２１６Ｓに接してアラインされ、基板１０２から遠くなるにつれ、Ｘ方向及びＹ方向での幅がだんだん広くなる。
【００６１】
図９Ｂに図示されているように、第１絶縁スペーサ５１２は、フィン部５２０Ｐの両側壁のうち、ベース部５２０Ｂの反対側に向かう側壁を覆う第１部分５１２−１と、ウェッジメモリ部５３０Ｗを覆う第２部分５１２−２と、を含み得る。第１絶縁スペーサ５１２は、第１導電ライン１１０に接する底面５１２Ｂと、ボディメモリ部５３０Ｂに接する上面５１２Ｔと、を有し、第１導電ライン１１０及びボディメモリ部５３０Ｂにより、第１絶縁スペーサ５１２の高さが限定される。
【００６２】
第１絶縁スペーサ５１２、加熱電極層５２０、抵抗性メモリ層５３０及び電極層５４０に係わるさらに詳細な構成は、図３Ａないし図３Ｃを参照し、第１絶縁スペーサ１２２、加熱電極層１２０、抵抗性メモリ層１３０及び電極層１４０について説明したところとほぼ同一である。
【００６３】
図１０Ａ及び図１０Ｂは、本発明の技術的思想によるさらに他の実施形態によるメモリ素子について説明するための図であり、図１０Ａには、図２のＡ−Ａ’線断面図と、Ａ−Ａ’線断面図のうち「１０Ｙ１」及び「１０Ｙ２」と表示された線に沿ったＹ方向断面図と、が例示されている。図１０Ｂは、図１０Ａの点線領域（６００Ｘ）を拡大して図示した断面図である。
【００６４】
図１０Ａ及び図１０Ｂを参照すれば、メモリ素子６００は、図５Ａ及び図５Ｂに例示されたメモリ素子２００とほぼ同一構成を有する。ただし、メモリ素子６００において、複数のメモリセルピラーＰ６は、第１絶縁壁部２１６Ａの傾斜した側壁ＳＷを覆う第１絶縁スペーサ６１２、ギャップフィル絶縁膜１２４の下部を取り囲む第２絶縁スペーサ６１４、第１導電ライン１１０上に順に積層された加熱電極層６２０、抵抗性メモリ層６３０及び電極層６４０を含む。
【００６５】
加熱電極層６２０は、ベース部６２０Ｂ及びフィン部６２０Ｐを有する。抵抗性メモリ層６３０は、ウェッジメモリ部６３０Ｗ及びボディメモリ部６３０Ｂを有する。ウェッジメモリ部６３０Ｗは、フィン部６２０Ｐに接する。フィン部６２０Ｐとウェッジメモリ部６３０Ｗは、第１絶縁スペーサ６１２と第２絶縁スペーサ６１４との間に介在されている。フィン部６２０Ｐとウェッジメモリ部６３０Ｗは、第１絶縁スペーサ６１２を挟み、第１絶縁壁部２１６Ａから離隔され、第２絶縁スペーサ６１４を挟み、ギャップフィル絶縁膜１２４から離隔されている。第１絶縁スペーサ６１２は、抵抗性メモリ層６３０のウェッジメモリ部６３０Ｗに対面する傾斜した側壁６１２Ｓを有し、第２絶縁スペーサ６１４は、ウェッジメモリ部６３０Ｗに対面する傾斜した側壁６１４Ｓを有する。抵抗性メモリ層６３０のボディメモリ部６３０Ｂは、第１絶縁壁部２１６Ａ、及びギャップフィル絶縁膜１２４に接する。フィン部６２０Ｐ、ウェッジメモリ部６３０Ｗ及びボディメモリ部６３０Ｂは、互いに垂直にオーバーラップされるように配置され得る。
【００６６】
抵抗性メモリ層６３０及び電極層６４０は、複数の第１絶縁壁部２１６Ａ、及び複数の第２絶縁壁部２１６Ｂの傾斜した側壁２１６Ｓと、ギャップフィル絶縁膜１２４の傾斜した側壁１２４Ｓと、に接してアラインされ、基板１０２から遠くなるにつれ、Ｘ方向及びＹ方向での幅がだんだん広くなる。
【００６７】
第１絶縁スペーサ６１２は、第１導電ライン１１０に接する底面６１２Ｂと、ボディメモリ部６３０Ｂに接する上面６１２Ｔと、を有することができる。第１導電ライン１１０及びボディメモリ部６３０Ｂにより、第１絶縁スペーサ６１２の高さが限定される。第１絶縁スペーサ６１２及び第２絶縁スペーサ６１４は、フィン部６２０Ｐを挟み、互いに離隔される。第２絶縁スペーサ６１４は、ベース部６２０Ｂに接する底面６１４Ｂと、ボディメモリ部６３０Ｂに接する上面６１４Ｔと、を有することができる。ベース部６２０Ｂ及びボディメモリ部６３０Ｂにより、第２絶縁スペーサ６１４の高さが限定される。第１絶縁スペーサ６１２及び第２絶縁スペーサ６１４は、シリコン酸化膜によってなるが、それに限定されるものではない。
【００６８】
加熱電極層６２０、抵抗性メモリ層６３０及び電極層６４０に係わるさらに詳細な構成は、図３Ａないし図３Ｃを参照し、加熱電極層１２０、抵抗性メモリ層１３０及び電極層１４０について説明したところとほぼ同一である。
【００６９】
図１１は、本発明の技術的思想によるさらに他の実施形態によるメモリ素子について説明するための斜視図である。図１１を参照すれば、メモリ素子７００は、基板１０２上において、第１方向（Ｘ方向）に相互平行に延長される複数の下部ワードライン７１０、第２方向（Ｙ方向）に相互平行に延長される複数の共通ビットライン７２０、及び第１方向（Ｘ方向）に相互平行に延長される複数の上部ワードライン７３０を含み得る。複数の下部ワードライン７１０、及び複数の共通ビットライン７２０は、図３Ａ及び図３Ｂに例示された複数の第１導電ライン１１０、及び複数の第２導電ライン１７０に対応する。
【００７０】
複数の下部ワードライン７１０と、複数の共通ビットライン７２０との複数交差地点には、それぞれ複数の第１メモリセルＭＣ１が配置され得る。複数の共通ビットライン７２０と、複数の上部ワードライン７３０との複数交差地点には、それぞれ複数の第２メモリセルＭＣ２が配置され得る。
【００７１】
複数の第１メモリセルＭＣ１、及び複数の第２メモリセルＭＣ２は、それぞれ図５Ａ及び図５Ｂを参照して説明したメモリセルピラーＰ２によってなる。
【００７２】
メモリ素子７００において、複数の第１メモリセルＭＣ１の形状と、複数の第２メモリセルＭＣ２の形状とが互いに対して９０゜回転移動された合同（congruence）形状を有することができる。第１メモリセルＭＣ１に対する第２メモリセルＭＣ２の回転角度は、図１１に例示されたところに限定されるものではなく、必要によって、多様にも選択される。
【００７３】
図１１には、複数の第１メモリセルＭＣ１、及び複数の第２メモリセルＭＣ２がそれぞれ図５Ａ及び図５Ｂに例示されたメモリセルピラーＰ２によって構成されたように例示されているが、本発明の技術的思想は、それに限定されるものではない。例えば、複数の第１メモリセルＭＣ１、及び複数の第２メモリセルＭＣ２は、それぞれ図３Ａないし図１０Ｂに例示されたメモリセルピラーＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６、及びそれらから、本発明の技術的思想の範囲内で変形及び変更された構造のうちから選択されるメモリセルピラーから構成される。
【００７４】
図１２Ａ及び図１２Ｂは、本発明の技術的思想によるさらに他の実施形態によるメモリ素子について説明するための図であり、図１２Ａは、本発明の技術的思想による実施形態によるメモリ素子８００の要部構成を示す斜視図であり、図１２Ｂは、図１２ＡのＡ−Ａ’線断面の主要構成を示す断面図である。図１２Ａ及び図１２Ｂにおいて、図５Ａ及び図５Ｂと同一参照符号は、同一部材を示し、ここでは、それらに係わる詳細な説明を省略する。
【００７５】
図１２Ａ及び図１２Ｂを参照すれば、メモリ素子８００は、基板１０２上に形成された駆動回路領域８１０を含み、駆動回路領域８１０上に、メモリセルが配置されるＣＯＰ（cell  on  peri）構造を有する。
【００７６】
さらに詳細に説明すれば、メモリ素子８００は、基板１０２上の第１レベルに形成された駆動回路領域８１０、基板１０２上の前記第１レベルより高いレベルに形成された複数の第１メモリセルＭＣ１、及び複数の第２メモリセルＭＣ２を含む。
【００７７】
駆動回路領域８１０は、複数の第１メモリセルＭＣ１、及び複数の第２メモリセルＭＣ２を駆動するための周辺回路または駆動回路が配置される領域である。駆動回路領域８１０に配置される周辺回路は、複数の第１メモリセルＭＣ１、及び複数の第２メモリセルＭＣ２の駆動のために入力／出力されるデータを高速で処理することができる回路である。一実施形態において、前記周辺回路は、ページバッファ（page  buffer）、ラッチ回路（latch  circuit）、キャッシュ回路（cache  circuit）、カラムデコーダ（column  decoder）、感知増幅器（sense  amplifier）、データイン／アウト回路（data  in/out  circuit）またはロウデコーダ（row  decoder）などを含み得る。
【００７８】
図１２Ｂに例示されているように、基板１０２には、素子分離膜１０３によって、活性領域ＡＣが定義される。基板１０２の活性領域ＡＣ上には、駆動回路領域８１０を構成する複数のトランジスタＴＲが形成され得る。複数のトランジスタＴＲは、それぞれゲートＧ、ゲート絶縁膜ＧＤ及びソース／ドレイン領域ＳＤを含み得る。ゲートＧの両側壁は、絶縁スペーサ８０６によって覆われ、ゲートＧ及び絶縁スペーサ８０６上に、エッチング停止膜８０８が形成され得る。エッチング停止膜８０８は、シリコン窒化物、シリコン酸窒化物などの絶縁物質を含み得る。エッチング停止膜８０８上に、複数の層間絶縁膜８１２Ａ，８１２Ｂ，８１２Ｃが順次に積層される。複数の層間絶縁膜８１２Ａ，８１２Ｂ，８１２Ｃは、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などを含み得る。
【００７９】
駆動回路領域８１０は、複数のトランジスタＴＲに電気的に接続される多層配線構造８１４を含む。多層配線構造８１４は、複数の層間絶縁膜８１２Ａ，８１２Ｂ，８１２Ｃによって相互絶縁される。多層配線構造８１４は、基板１０２上に順次に積層され、相互電気的に接続される第１コンタクト８１６Ａ、第１配線層８１８Ａ、第２コンタクト８１６Ｂ及び第２配線層８１８Ｂを含み得る。第１配線層８１８Ａ及び第２配線層８１８Ｂは、金属、導電性金属窒化物、金属シリサイド、またはそれらの組み合わせによってなる。図１２Ａ及び図１２Ｂにおいて、多層配線構造８１４が、第１配線層８１８Ａ及び第２配線層８１８Ｂを含む２層の配線構造を有するように例示されているが、本発明の技術的思想は、それに限定されるものではない。例えば、駆動回路領域８１０のレイアウト、ゲートＧの種類及び配列により、多層配線構造８１４が、３層またはそれ以上の多層配線構造を有することもできる。
【００８０】
複数の層間絶縁膜８１２Ａ，８１２Ｂ，８１２Ｃ上には、層間絶縁膜１０４が形成され得る。図示されていないが、複数の第１メモリセルＭＣ１、及び複数の第２メモリセルＭＣ２と、駆動回路領域８１０との間に接続される配線構造物（図示せず）が層間絶縁膜１０４を貫通して配置され得る。
【００８１】
メモリ素子８００において、駆動回路領域８１０上部に、複数の第１メモリセルＭＣ１、及び複数の第２メモリセルＭＣ２が配置されることにより、メモリ素子８００の集積度がさらに高くなる。
【００８２】
次に、本発明の技術的思想による実施形態によるメモリ素子の製造方法について詳細に説明する。
【００８３】
図１３Ａないし図１３Ｎは、本発明の技術的思想による実施形態によるメモリ素子の例示的な製造方法について説明するために、工程順序によって図示した断面図である。図１３Ａないし図１３Ｎを参照し、図３Ａ及び図３Ｂに例示されたメモリ素子１００の例示的な製造方法について説明する。図１３Ａないし図１３Ｎには、図３ＡのＡ−Ａ’線断面、Ｂ１−Ｂ１’線断面及びＢ２−Ｂ２’線断面に対応する部分の主要構成が、工程順序によって図示されている。
【００８４】
図１３Ａを参照すれば、基板１０２上に、層間絶縁膜１０４を形成し、層間絶縁膜１０４上に、複数の第１導電ライン１１０と、それら複数の第１導電ライン１１０それぞれの間を絶縁する複数の第１絶縁パターン１１２と、を形成する。複数の第１導電ライン１１０は、一方向、例えば、Ｘ方向に延長されるように形成され得る。
【００８５】
図１３Ｂを参照すれば、複数の第１導電ライン１１０、及び複数の第１絶縁パターン１１２上に、複数の第１絶縁壁部１１６Ａを形成する。
【００８６】
複数の第１絶縁壁部１１６Ａは、Ｙ方向に沿って相互平行に延長される。複数の第１絶縁壁部１１６Ａの両側壁は、ほぼ垂直方向（Ｚ方向）に延長される。複数の第１絶縁壁部１１６Ａは、窒化膜または酸化膜によってなる。例えば、複数の第１絶縁壁部１１６Ａは、シリコン窒化膜を含み得る。
【００８７】
複数の第１絶縁壁部１１６Ａは、それぞれＸ方向において、第１幅Ｗ１を有することができ、第１間隔Ｇ１を挟み、互いに離隔されるように配置され得る。第１間隔Ｇ１は、第１幅Ｗ１のおよそ３倍でもある。第１間隔Ｇ１は、複数のメモリセルピラーＰ１（図３Ａないし図３Ｃ）形成に必要な物質が埋め立てられる埋め立て空間を提供することができる。複数の第１絶縁壁部１１６Ａそれぞれの間で、第１間隔Ｇ１を介して複数の第１導電ライン１１０、及び複数の第１絶縁パターン１１２が露出される。第１間隔Ｇ１は、埋め立て空間とも称される。
【００８８】
図１３Ｃを参照すれば、複数の第１絶縁壁部１１６Ａ、複数の第１導電ライン１１０、及び複数の第１絶縁パターン１１２それぞれの露出表面をコンフォーマル（conformal）に覆う予備加熱電極層１２０Ｌ及び第１絶縁スペーサ層１２２Ｌを形成した後、第１絶縁スペーサ層１２２Ｌ上において、複数の第１絶縁壁部１１６Ａそれぞれの間の空間を充填する予備ギャップフィル絶縁膜１２４Ｌを形成する。それにより、予備加熱電極層１２０Ｌは、複数の第１絶縁壁部１１６Ａ及び第１導電ライン１１０をコンフォーマルに覆い、第１絶縁スペーサ層１２２Ｌ及び予備ギャップフィル絶縁膜１２４Ｌは、予備加熱電極層１２０Ｌを順次に覆うことになる。
【００８９】
予備加熱電極層１２０Ｌ、第１絶縁スペーサ層１２２Ｌ及び予備ギャップフィル絶縁膜１２４Ｌの構成物質は、図３Ａないし図３Ｃを参照し、加熱電極層１２０、第１絶縁スペーサ１２２、及びギャップフィル絶縁膜１２４の構成物質について説明した通りである。第１絶縁スペーサ層１２２Ｌ及び予備ギャップフィル絶縁膜１２４Ｌは、エッチング選択比が互いに異なる物質によってなる。例えば、第１絶縁スペーサ層１２２Ｌは、シリコン酸化膜からなり、予備ギャップフィル絶縁膜１２４Ｌは、シリコン窒化膜によってなる。
【００９０】
図１３Ｄを参照すれば、複数の第１絶縁壁部１１６Ａそれぞれの上面が露出されるように、複数の第１絶縁壁部１１６Ａ上部の不要な部分を除去し、予備加熱電極層１２０Ｌ、第１絶縁スペーサ層１２２Ｌ及び予備ギャップフィル絶縁膜１２４Ｌが複数の第１絶縁壁部１１６Ａそれぞれの間にのみ残るようにする。前記不要な部分を除去する間、複数の第１絶縁壁部１１６Ａ、予備加熱電極層１２０Ｌ、第１絶縁スペーサ層１２２Ｌ及び予備ギャップフィル絶縁膜１２４Ｌそれぞれの厚みが薄くなる。前記不要な部分を除去するために、ＣＭＰ（chemical  mechanical  polishing）工程またはエッチバック（etchback）工程を遂行することができる。
【００９１】
図１３Ｅを参照すれば、複数のマスクパターンＭ１を形成し、複数のマスクパターンＭ１を、エッチングマスクとして利用し、図１３Ｄの結果物をエッチングし、複数の第１絶縁壁部１１６Ａ、予備加熱電極層１２０Ｌ、第１絶縁スペーサ層１２２Ｌ及び予備ギャップフィル絶縁膜１２４Ｌを含むライン形状の複数の積層構造物を形成する。前記複数の積層構造物それぞれの間のライン空間ＬＳ１を介して、複数の第１絶縁パターン１１２が露出される。
【００９２】
複数のマスクパターンＭ１は、複数の第１導電ライン１１０と同一に、Ｘ方向に相互平行に延長される複数のラインパターンによってなる。複数のマスクパターンＭ１は、ポリシリコンによってなるが、それに限定されるものではない。
【００９３】
図１３Ｆを参照すれば、図１３Ｅの結果物から、複数のマスクパターンＭ１を除去した後、複数の積層構造物それぞれの間のライン空間ＬＳ１を充填する複数の第２絶縁壁部１１６Ｂを形成する。複数の第２絶縁壁部１１６Ｂの両側壁は、ほぼ垂直方向（Ｚ方向）に延長される。複数の第２絶縁壁部１１６Ｂを形成するために、図１３Ｅの結果物上に、複数のライン空間ＬＳ１を充填するに十分な厚みの絶縁膜を形成した後、複数の第１絶縁壁部１１６Ａ、予備加熱電極層１２０Ｌ、第１絶縁スペーサ層１２２Ｌ及び予備ギャップフィル絶縁膜１２４Ｌの上面が露出されるように、前記絶縁膜の不要な部分を、ＣＭＰまたはエッチバックによって除去することができる。前記絶縁膜の不要な部分を除去する間、複数の第１絶縁壁部１１６Ａ、予備加熱電極層１２０Ｌ、第１絶縁スペーサ層１２２Ｌ及び予備ギャップフィル絶縁膜１２４Ｌの高さが低くなる。
【００９４】
複数の第２絶縁壁部１１６Ｂは、それぞれＹ方向に第２幅Ｗ２を有することができ、第２間隔Ｇ２を挟み、互いに離隔されるように配置され得る。第２間隔Ｇ２は、予備加熱電極層１２０ＬのＹ方向に沿う幅に対応する。
【００９５】
図１３Ｇを参照すれば、図１３Ｆの結果物において、第１絶縁スペーサ層１２２Ｌにおいて上部から一部厚みほど選択的にエッチングする第１エッチング工程を遂行し、第１絶縁スペーサ層１２２Ｌの高さを低くする。
【００９６】
前記第１エッチング工程は、第１絶縁壁部１１６Ａ、第２絶縁壁部１１６Ｂ、予備加熱電極層１２０Ｌ、及びギャップフィル絶縁膜１２４のエッチング選択比と、前記第１絶縁スペーサ層１２２Ｌのエッチング選択比との差を利用して遂行される。第１絶縁スペーサ層１２２Ｌがシリコン酸化膜からなる場合、前記第１エッチング工程は、ＤＨＦ（dilute  ＨＦ）溶液を利用する湿式エッチング工程によってなる。
【００９７】
前記第１エッチング工程を遂行する間、第１絶縁スペーサ層１２２Ｌの高さを調節することにより、後続工程で形成される抵抗性メモリ層１３０及び電極層１４０の高さが決定される。
【００９８】
図１３Ｈを参照すれば、図１３Ｇの結果物において、予備加熱電極層１２０Ｌにおいて上側一部を選択的にエッチングする第２エッチング工程を遂行し、第１絶縁スペーサ層１２２Ｌの上面１２２Ｔレベルよりさらに低いレベルのトップ接触面１２０Ｔを有する加熱電極層１２０を形成する。前記第２エッチング工程を遂行する間、前記第２エッチング工程のエッチング雰囲気に共に露出される第１絶縁スペーサ層１２２Ｌの一部を共に除去し、第１絶縁スペーサ層１２２Ｌから傾斜した側壁１２２Ｓを有する第１絶縁スペーサ１２２を形成する。
【００９９】
前記第２エッチング工程は、第１絶縁スペーサ層１２２Ｌと予備加熱電極層１２０Ｌとのエッチング選択比差を利用して遂行される。一実施形態において、予備加熱電極層１２０ＬがＴｉＮからなる場合、前記第２エッチング工程は、ＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２Ｏを含むＳＣ１エッチャントを利用する湿式エッチング工程によってなされる。図１３Ｈに図示されているように、第２エッチング工程後、加熱電極層１２０のフィン部１２０Ｐにおいて、第１導電ライン１１０から最も遠い表面（例えば、トップ接触面１２０Ｔ）が埋め立て空間内において、傾斜した側壁１２２Ｓによって少なくとも一部が定義される空間によって露出される。
【０１００】
図１３Ｉを参照すれば、加熱電極層１２０上において、第１絶縁スペーサ１２２、複数の第１絶縁壁部１１６Ａ、及び複数の第２絶縁壁部１１６Ｂによって限定される空間を充填しながら、複数の第１絶縁壁部１１６Ａ、及び複数の第２絶縁壁部１１６Ｂを覆う予備抵抗性メモリ層１３０Ｌを形成する。予備抵抗性メモリ層１３０Ｌは、第１間隔Ｇ１に表示された埋め立て空間内において、加熱電極層１２０、第１絶縁スペーサ１２２の傾斜した側壁１２２Ｓ、１対の第１絶縁壁部１１６Ａ、及びギャップフィル絶縁膜１２４によって少なくとも一部が限定される領域に形成され得る。
【０１０１】
予備抵抗性メモリ層１３０Ｌは、抵抗性メモリ層１３０の構成物質によってなる。
【０１０２】
予備抵抗性メモリ層１３０Ｌの形成にあたり、加熱電極層１２０が非常に薄厚を有する場合にも、第１絶縁スペーサ１２２、複数の第１絶縁壁部１１６Ａ、及び複数の第２絶縁壁部１１６Ｂによって限定される空間において、加熱電極層１２０の上面に至る比較的狭い空間の幅が、傾斜した側壁１２２Ｓによって拡幅され、予備抵抗性メモリ層１３０Ｌの構成物質が、加熱電極層１２０の上面の真上の空間において、ボイド（void）のような埋め立て不良をもたらすことなしに、安定して埋め立てられる。従って、加熱電極層１２０が非常に薄厚を有する場合にも、加熱電極層１２０の上部において、傾斜した側壁１２２Ｓによって、埋め立て工程に有利なホール構造が提供されることにより、加熱電極層１２０の上面に接する予備抵抗性メモリ層１３０Ｌを形成するための堆積工程が容易に遂行される。
【０１０３】
図１３Ｊを参照すれば、図１３Ｉの結果物において、予備抵抗性メモリ層１３０Ｌを上部から一部除去し、複数の第１絶縁壁部１１６Ａ、及び複数の第２絶縁壁部１１６Ｂそれぞれの上面レベルよりさらに低いレベルの上面１３０Ｔを有する抵抗性メモリ層１３０を形成する。抵抗性メモリ層１３０の上部には、複数の第１絶縁壁部１１６Ａ、及び複数の第２絶縁壁部１１６Ｂによって限定される空間が残る。
【０１０４】
図１３Ｋを参照すれば、抵抗性メモリ層１３０の上部において、複数の第１絶縁壁部１１６Ａ、及び複数の第２絶縁壁部１１６Ｂによって限定される空間を充填する電極層１４０を形成する。
【０１０５】
電極層１４０を形成するために、電極層１４０形成に必要な導電物質を、複数の第１絶縁壁部１１６Ａ、及び複数の第２絶縁壁部１１６Ｂによって限定される空間を充填するのに十分な厚みに堆積した後、得られた結果物を平坦化し、複数の第１絶縁壁部１１６Ａ、及び複数の第２絶縁壁部１１６Ｂそれぞれの上面を露出させることができる。
【０１０６】
図１３Ｌを参照すれば、電極層１４０が形成された結果物上に、予備第１インターフェース層１５２Ｌ、予備選択素子層１５４Ｌ、予備第２インターフェース層１５６Ｌ及び予備電極層１６０Ｌを順に形成する。
【０１０７】
図１３Ｍを参照すれば、予備第１インターフェース層１５２Ｌ、予備選択素子層１５４Ｌ、予備第２インターフェース層１５６Ｌ及び予備電極層１６０Ｌをパターニングし、第１インターフェース層１５２、選択素子層１５４、第２インターフェース層１５６及び電極層１６０が順に積層された複数の積層構造体を形成した後、前記複数の積層構造体それぞれの間を充填する絶縁膜１６２を形成する。前記複数の積層構造体は、複数の電極層１４０の上において、複数のメモリセルＭＣ（図２）に対応する位置に一つずつ配置され、平面視、マトリックス形状に配列されることができる。
【０１０８】
図１３Ｎを参照すれば、図１３Ｍの結果物上に、複数の第２導電ライン１７０、及び複数の第２絶縁パターン１７２を形成し、メモリ素子１００を形成することができる。
【０１０９】
図１３Ａないし図１３Ｎを参照して説明したメモリ素子１００の製造方法によれば、メモリ素子１００において、リセット電流を低減させ、電力消費を最小化させるために、加熱電極層１２０を非常に薄厚に形成し、加熱電極層１２０に、最小限の接触面積を介して接する抵抗性メモリ層１３０のウェッジメモリ部１３０Ｗ（図３Ｅ）形成にあたり、加熱電極層１２０の上面に至る空間の幅が、傾斜した側壁１２２Ｓによって拡幅され、複数の第１絶縁壁部１１６Ａ、及び複数の第２絶縁壁部１１６Ｂによって限定される空間内において、抵抗性メモリ層１３０のウェッジメモリ部１３０Ｗを形成するための堆積工程が、安定して容易に遂行される。従って、メモリ素子１００の高集積化及びダウンスケーリングによって高度に微細化されたメモリ素子１００のメモリセルＭＣにおいて、非常に薄厚の加熱電極層１２０と、抵抗性メモリ層１３０のウェッジメモリ部１３０Ｗ（図３Ｅ）とが接触する構造を容易に具現することにより、電力消費を最小化させることができるメモリ素子１００を容易に製造することができる。図１３Ｎに図示されているように、ウェッジメモリ部１３０Ｗの幅のうち少なくとも一部は、ウェッジメモリ部１３０Ｗに接する傾斜した側壁１２２Ｓによって限定される。
【０１１０】
以上、図１３Ａないし図１３Ｎを参照し、図３Ａ及び図３Ｅに例示されたメモリ素子１００の製造方法について説明したが、図１３Ａないし図１３Ｎを参照して説明した工程、またはそれらから、本発明の技術的思想の範囲内において、変形及び変更された多様な方法を利用し、図４ないし図１２Ｂに例示されたメモリ素子１００Ａ，２００，２００Ａ，３００，４００，５００，６００，７００，８００、またはそれらから、本発明の技術的思想の範囲内において、変形及び変更された多様な構造を有するメモリ素子を製造することができる。
【０１１１】
例えば、図４に例示されたメモリ素子１００Ａを製造するために、図１３Ａを参照して説明したような方法により、複数の第１導電ライン１１０、及び複数の第１絶縁パターン１１２を形成した後、図１３Ｌ及び図１３Ｍを参照して説明した工程を遂行し、複数の第１導電ライン１１０の真上に、第１インターフェース層１５２、選択素子層１５４、第２インターフェース層１５６及び電極層１６０が順に積層された複数の積層構造体と、前記複数の積層構造体それぞれの間を充填する絶縁膜１６２と、を形成することができる。その後、図１３Ｂないし図１３Ｋを参照して説明した工程を遂行し、前記複数の積層構造体上において、複数の第１絶縁壁部１１６Ａ、及び複数の第２絶縁壁部１１６Ｂによって限定される空間内に順に配置される加熱電極層１２０、抵抗性メモリ層１３０及び電極層１４０を含む構造物を形成することができる。その後、図１３Ｎを参照して説明したような方法により、複数の電極層１４０に直接連結される複数の第２導電ライン１７０と、複数の第２導電ライン１７０それぞれの間を絶縁する複数の第２絶縁パターン１７２と、を形成することができる。
【０１１２】
図１４Ａないし図１４Ｆは、本発明の技術的思想による他の実施形態によるメモリ素子の例示的な製造方法について説明するために、工程順序によって図示した断面図である。図１４Ａないし図１４Ｆを参照し、図５Ａに例示されたメモリ素子２００の例示的な製造方法について説明する。図１４Ａないし図１４Ｆには、図３ＡのＡ−Ａ’線断面に対応する部分の主要構成が工程順序によって図示されている。
【０１１３】
図１４Ａを参照すれば、図１３Ａを参照して説明したような方法により、基板１０２上の層間絶縁膜１０４上に、複数の第１導電ライン１１０、及び複数の第１絶縁パターン１１２を形成した後、図１３Ｂを参照して説明したところと類似の方法により、複数の第１導電ライン１１０、及び複数の第１絶縁パターン１１２上に、複数の第１絶縁壁部２１６Ａを形成する。複数の第１絶縁壁部２１６Ａは、傾斜した側壁ＳＷを有することを除いて、図１３Ｂに例示された複数の第１絶縁壁部１１６Ａとほぼ同一構成を有する。傾斜した側壁ＳＷを有する複数の第１絶縁壁部２１６Ａは、基板１０２に近くなるほど、Ｘ方向の幅がさらに広くなる。
【０１１４】
図１４Ｂを参照すれば、図１３Ｃないし図１３Ｆを参照して説明したところと類似の方法により、複数の第１絶縁壁部２１６Ａそれぞれの間の空間に、予備加熱電極層２２０Ｌ、第１絶縁スペーサ層１２２Ｌ、及びギャップフィル絶縁膜１２４を形成する。予備加熱電極層２２０Ｌは、ベース部２２０Ｂと、ベース部２２０Ｂの両端部から、基板１０２から遠くなる方向に傾斜した側壁ＳＷに沿って延長される傾斜したフィン部２２０Ｐと、を含むように形成されることを除いて、図１３Ｆに例示された予備加熱電極層１２０Ｌとほぼ同一構成を有することができる。
【０１１５】
図１４Ｃを参照すれば、図１３Ｇを参照して説明したところと類似の方法により、図１４Ｂの結果物において、第１絶縁スペーサ層１２２Ｌにおいて上部から一部厚みほど選択的にエッチングする第１エッチング工程を遂行し、第１絶縁スペーサ層１２２Ｌの高さを低くする。
【０１１６】
図１４Ｄを参照すれば、図１３Ｈを参照して説明したところと類似の方法により、図１４Ｃの結果物において、予備加熱電極層２２０Ｌにおいて上側一部を選択的にエッチングする第２エッチング工程を遂行し、第１絶縁スペーサ層１２２Ｌの上面レベルよりさらに低いレベルの上面を有する加熱電極層２２０を形成する。加熱電極層２２０を形成するための第２エッチング工程を遂行する間、前記第２エッチング工程のエッチング雰囲気に共に露出される第１絶縁スペーサ層１２２Ｌの一部を共に除去し、第１絶縁スペーサ層１２２Ｌから傾斜した側壁１２２Ｓを有する第１絶縁スペーサ１２２を形成する。
【０１１７】
図１４Ｅを参照すれば、図１３Ｉないし図１３Ｋを参照して抵抗性メモリ層１３０及び電極層１４０形成方法について説明したところと類似の方法により、加熱電極層２２０上に抵抗性メモリ層２３０及び電極層２４０を形成する。
【０１１８】
図１４Ｆを参照すれば、図１３Ｌ及び図１３Ｍを参照して説明したような方法により、第１インターフェース層１５２、選択素子層１５４、第２インターフェース層１５６及び電極層１６０が順に積層された複数の積層構造体と、前記複数の積層構造体それぞれの間を充填する絶縁膜１６２と、を形成する。その後、図１３Ｎを参照して説明したような方法により、複数の第２導電ライン１７０、及び複数の第２絶縁パターン１７２を形成し、メモリ素子２００を形成することができる。
【０１１９】
図１４Ａないし図１４Ｆを参照して説明したメモリ素子２００の製造方法によれば、メモリ素子２００において、リセット電流を低減させ、電力消費を最小化させるために、加熱電極層２２０を非常に薄厚に形成し、加熱電極層２２０に、最小限の接触面積を介して接する抵抗性メモリ層２３０のウェッジメモリ部２３０Ｗ（図５Ｄ）を形成するにあたり、加熱電極層２２０の上面に至る空間の幅が、傾斜した側壁１２２Ｓによって拡幅され、抵抗性メモリ層２３０のウェッジメモリ部２３０Ｗを形成するための堆積工程が、安定して容易に遂行される。従って、メモリ素子２００の電力消費を最小化させることができるように、非常に薄厚の加熱電極層２２０と、抵抗性メモリ層２３０のウェッジメモリ部２３０Ｗ（図５Ｄ）と、を具備するメモリ素子２００を容易に製造することができる。
【０１２０】
図６に例示されたメモリ素子２００Ａを製造するために、図１４Ａないし図１４Ｆを参照して説明した方法を利用することができる。ただし、図１４Ｂの結果物形成にあたり、図１３Ｅを参照して説明した工程と類似して、複数のマスクパターンＭ１をエッチングマスクとして利用し、複数の第１絶縁壁部２１６Ａ、並びにそれらそれぞれの間の空間に充填された予備加熱電極層２２０Ｌ、第１絶縁スペーサ層１２２Ｌ、及びギャップフィル絶縁膜１２４をエッチングすることができる。そのとき、予備加熱電極層２２０Ｌ、第１絶縁スペーサ層１２２Ｌ、及びギャップフィル絶縁膜１２４を含む複数の積層構造が、傾斜した側壁を有するように形成されることにより、前記複数の積層構造は、基板１０２に近くなるほどＹ方向での幅がさらに広くなる。その後、図１３Ｆを参照して説明した複数の第２絶縁壁部１１６Ｂの形成方法と類似して、複数の第２絶縁壁部２１６Ｃ（図６）を形成することができる。複数の第２絶縁壁部２１６Ｃは、基板１０２に近くなるほどＹ方向での幅がさらに狭くなる。その後、図１４Ｃないし図１４Ｆを参照して説明したような工程を遂行することができる。
【０１２１】
図１５Ａないし図１５Ｃは、本発明の技術的思想によるさらに他の実施形態によるメモリ素子の例示的な製造方法について説明するために、工程順序によって図示した断面図である。図１５Ａないし図１５Ｃを参照し、図７Ａに例示されたメモリ素子３００の例示的な製造方法について説明する。図１５Ａないし図１５Ｃには、図３ＡのＡ−Ａ’線断面に対応する部分の主要構成が工程順序によって図示されている。
【０１２２】
図１５Ａを参照すれば、図１４Ａないし図１４Ｄを参照して説明したような工程を遂行し、第１絶縁スペーサ層１２２Ｌの上面１２２Ｔレベルよりさらに低いレベルのトップ接触面２２０Ｔを有する加熱電極層２２０と、傾斜した側壁１２２Ｓを有する第１絶縁スペーサ１２２と、を形成した後、ギャップフィル絶縁膜１２４、複数の第１絶縁壁部２１６Ａ、及び複数の第２絶縁壁部２１６Ｂ（図７Ａ）それぞれの露出表面を選択的にエッチングするための第３エッチング工程を遂行し、加熱電極層２２０の上部において、ギャップフィル絶縁膜１２４、複数の第１絶縁壁部２１６Ａ、複数の第２絶縁壁部２１６Ｂによって限定される空間のＸ方向幅及びＹ方向幅を増大させる。
【０１２３】
図１５Ａには、前記第３エッチング工程を遂行する前の複数の第１絶縁壁部２１６Ａ、及びギャップフィル絶縁膜１２４の形状が点線によって表示されている。前記第３エッチング工程を遂行した後、複数の第１絶縁壁部２１６Ａ、及び複数の第２絶縁壁部２１６Ｂそれぞれの上部は、傾斜した側壁２１６Ｓを有することができる。そして、ギャップフィル絶縁膜１２４の上部は、傾斜した側壁１２４Ｓを有することができる。すなわち、傾斜した側壁２１６Ｓ及び傾斜した側壁１２４Ｓは、第１絶縁スペーサ１２２が形成された後、抵抗性メモリ層１３０が形成される前、第１絶縁壁部２１６Ａ、第２絶縁壁部２１６Ｂ、及びギャップフィル絶縁膜１２４の露出された表面をエッチングする第３エッチング工程によって形成され得る。
【０１２４】
前記第３エッチング工程は、加熱電極層２２０及び第１絶縁スペーサ１２２のエッチング選択比と、ギャップフィル絶縁膜１２４、複数の第１絶縁壁部２１６Ａ、及び複数の第２絶縁壁部２１６Ｂのエッチング選択比との差を利用して遂行される。例えば、加熱電極層２２０がＴｉＮからなり、第１絶縁スペーサ１２２がシリコン酸化膜からなり、ギャップフィル絶縁膜１２４、複数の第１絶縁壁部２１６Ａ、及び複数の第２絶縁壁部２１６Ｂがシリコン窒化膜からなる場合、前記第３エッチング工程は、フッ化炭素、例えば、ＣＦ４ガスを利用する乾式エッチング工程によってなされる。前記乾式エッチング工程として、ＩＣＰ（inductively  coupled  plasma）、ＴＣＰ（transformer  coupled  plasma）、ＥＣＲ（electron  cyclotron  resonance）、ＲＩＥ（reactive  ion  etch）などの工程を利用することができる。
【０１２５】
図１５Ｂを参照すれば、図１３Ｉないし図１３Ｋを参照し、抵抗性メモリ層１３０及び電極層１４０の形成方法について説明したところと類似の方法により、加熱電極層２２０上に、抵抗性メモリ層３３０及び電極層３４０を形成する。抵抗性メモリ層３３０及び電極層３４０は、それぞれＸ方向及びＹ方向において、基板１０２から遠くなるにつれ、さらに広幅を有することができる。
【０１２６】
図１５Ｃを参照すれば、図１３Ｌ及び図１３Ｍを参照して説明したような方法により、第１インターフェース層１５２、選択素子層１５４、第２インターフェース層１５６及び電極層１６０が順に積層された複数の積層構造体と、前記複数の積層構造体それぞれの間を充填する絶縁膜１６２と、を形成する。その後、図１３Ｎを参照して説明したような方法により、複数の第２導電ライン１７０、及び複数の第２絶縁パターン１７２を形成し、メモリ素子３００を形成することができる。
【０１２７】
図１５Ａないし図１５Ｃを参照して説明したメモリ素子３００の製造方法によれば、メモリ素子３００において、リセット電流を低減させ、電力消費を最小化させるために、加熱電極層２２０を非常に薄厚に形成し、加熱電極層２２０に、最小限の接触面積を介して接する抵抗性メモリ層３３０のウェッジメモリ部３３０Ｗ（図７Ｃ）を形成するにあたり、加熱電極層２２０の上面に至る比較的狭い空間の幅が、傾斜した側壁１２２Ｓによって拡幅され、抵抗性メモリ層２３０のウェッジメモリ部２３０Ｗを形成するための堆積工程が、安定して容易に遂行される。また、複数の第１絶縁壁部２１６Ａ、及び複数の第２絶縁壁部２１６Ｂそれぞれの上部にある傾斜した側壁２１６Ｓと、ギャップフィル絶縁膜１２４の上部にある傾斜した側壁１２４Ｓと、により、抵抗性メモリ層３３０及び電極層３４０を形成するための堆積工程が、安定して容易に遂行される。従って、電力消費を最小化させることができ、信頼性が向上した構造を有するメモリ素子３００を容易に製造することができる。
【０１２８】
図１６Ａないし図１６Ｆは、本発明の技術的思想によるさらに他の実施形態によるメモリ素子の例示的な製造方法について説明するために工程順序によって図示した断面図である。図１６Ａないし図１６Ｆを参照し、図８Ａに例示されたメモリ素子４００の例示的な製造方法について説明する。図１６Ａないし図１６Ｆには、図３ＡのＡ−Ａ’線断面に対応する部分の主要構成が工程順序によって図示されている。
【０１２９】
図１６Ａを参照すれば、図１４Ａを参照して説明したような方法により、基板１０２上の層間絶縁膜１０４上に、複数の第１導電ライン１１０、及び複数の第１絶縁パターン１１２を形成した後、複数の第１絶縁壁部２１６Ａを形成する。その後、複数の第１絶縁壁部２１６Ａ、及び複数の第１導電ライン１１０の露出表面をコンフォーマルに覆う予備加熱電極層１２０Ｌ及び第１絶縁スペーサ層１２２Ｌを形成する。
【０１３０】
図１６Ｂを参照すれば、図１６Ａの結果物において、第１絶縁スペーサ層１２２Ｌをエッチバックし、複数の第１絶縁壁部２１６Ａそれぞれの間の空間において、予備加熱電極層１２０Ｌの一部を露出させる分離された絶縁スペーサ１２２ＳＰを形成する。
【０１３１】
図１６Ｃを参照すれば、分離された絶縁スペーサ１２２ＳＰと、複数の第１絶縁壁部２１６Ａと、をエッチングマスクとして利用し、予備加熱電極層１２０Ｌの露出部分をエッチングし、複数の第１絶縁壁部２１６Ａそれぞれの間の空間に、１対の分離された予備加熱電極層２２０Ｒを残し、１対の分離された予備加熱電極層２２０Ｒの間において、第１導電ライン１１０を露出させる。
【０１３２】
図１６Ｄを参照すれば、複数の第１絶縁壁部２１６Ａそれぞれの間の空間を充填する予備ギャップフィル絶縁膜１２４Ｌを形成する。
【０１３３】
図１６Ｅを参照すれば、図１３Ｄないし図１３Ｆを参照して説明したところと類似の工程を遂行し、複数の第１絶縁壁部２１６Ａそれぞれの間の空間に、１対の分離された予備加熱電極層２２０Ｒ、１対の分離された絶縁スペーサ１２２ＳＰ、及びギャップフィル絶縁膜１２４が残るようにする。
【０１３４】
図１６Ｆを参照すれば、図１３Ｇを参照して説明したところと類似の方法により、図１６Ｅの結果物において、１対の分離された絶縁スペーサ１２２ＳＰにおいて上部から一部厚みほど選択的にエッチングし、１対の分離された絶縁スペーサ１２２ＳＰの高さを低くする第１エッチング工程を遂行する。その後、図１３Ｈを参照して説明したところと類似の方法により、１対の分離された予備加熱電極層２２０Ｒにおいて上側一部を選択的にエッチングし、１対の分離された絶縁スペーサ１２２ＳＰの上面レベルよりさらに低いレベルの上面を有する１対の分離された加熱電極層２２０Ｒ１，２２０Ｒ２を含む加熱電極層２２０を形成すると同時に、１対の分離された絶縁スペーサ１２２ＳＰの一部を共に除去し、１対の分離された絶縁スペーサ１２２ＳＰに、傾斜した側壁１２２Ｓを形成する第２エッチング工程を遂行する。
【０１３５】
その後、図１３Ｉないし図１３Ｍを参照して説明したような方法により、加熱電極層２２０上に、抵抗性メモリ層２３０及び電極層２４０を形成した後、第１インターフェース層１５２、選択素子層１５４、第２インターフェース層１５６及び電極層１６０が順に積層された複数の積層構造体と、前記複数の積層構造体それぞれの間を充填する絶縁膜１６２と、を形成し、図１３Ｎを参照して説明したような方法により、複数の第２導電ライン１７０、及び複数の第２絶縁パターン１７２を形成し、メモリ素子４００を形成することができる。
【０１３６】
図１６Ａないし図１６Ｆを参照して説明したメモリ素子４００の製造方法によれば、非常に薄厚の加熱電極層２２０に接するウェッジメモリ部２３０Ｗ（図８Ｂ）を有する抵抗性メモリ層２３０を形成する工程を、安定して容易に遂行することにより、リセット電流を低減させ、電力消費を最小化させることができるメモリ素子４００を容易に製造することができる。
【０１３７】
図１７Ａないし図１７Ｇは、本発明の技術的思想によるさらに他の実施形態によるメモリ素子の例示的な製造方法について説明するために工程順序によって図示した断面図である。図１７Ａないし図１７Ｇを参照し、図９Ａに例示されたメモリ素子５００の例示的な製造方法について説明する。図１７Ａないし図１７Ｇには、図３ＡのＡ−Ａ’線断面に対応する部分の主要構成が工程順序によって図示されている。
【０１３８】
図１７Ａを参照すれば、図１４Ａを参照して説明したような方法により、基板１０２上の層間絶縁膜１０４上に、複数の第１導電ライン１１０、及び複数の第１絶縁パターン１１２を形成した後、複数の第１導電ライン１１０、及び複数の第１絶縁パターン１１２上に、複数の第１絶縁壁部２１６Ａを形成する。
【０１３９】
複数の第１絶縁壁部２１６Ａの傾斜した側壁ＳＷを覆う第１絶縁スペーサ５１２を形成した後、複数の第１絶縁壁部２１６Ａ、複数の第１導電ライン１１０、及び第１絶縁スペーサ５１２それぞれの露出表面をコンフォーマルに覆う予備加熱電極層５２０Ｌを形成する。その後、予備加熱電極層５２０Ｌ上において、複数の第１絶縁壁部２１６Ａそれぞれの間の空間を充填する予備ギャップフィル絶縁膜１２４Ｌを形成する。
【０１４０】
第１絶縁スペーサ５１２は、複数の第１絶縁壁部２１６Ａ及び予備ギャップフィル絶縁膜１２４Ｌと異なる物質によってなる。一実施形態において、第１絶縁スペーサ５１２は、シリコン酸化膜からなり、複数の第１絶縁壁部２１６Ａ及び予備ギャップフィル絶縁膜１２４Ｌは、シリコン窒化膜によってなる。
【０１４１】
図１７Ｂを参照すれば、図１３Ｄないし図１３Ｆを参照して説明したところと類似の工程を遂行し、複数の第１絶縁壁部２１６Ａそれぞれの間の空間に、第１絶縁スペーサ５１２、予備加熱電極層５２０Ｌ、及びギャップフィル絶縁膜１２４が充填された構造物を形成する。
【０１４２】
図１７Ｃを参照すれば、図１３Ｇを参照して説明したところと類似の方法により、図１７Ｂの結果物において、第１絶縁スペーサ５１２において上部から一部厚みほど選択的にエッチングする第１エッチング工程を遂行し、第１絶縁スペーサ５１２の高さを低くする。
【０１４３】
図１７Ｄを参照すれば、図１３Ｈを参照して説明したところと類似の方法により、図１７Ｃの結果物において、予備加熱電極層５２０Ｌにおいて上側一部を選択的にエッチングする第２エッチング工程を遂行し、第１絶縁スペーサ５１２の上面レベルよりさらに低いレベルの上面を有する加熱電極層５２０を形成する。前記第２エッチング工程を遂行する間、前記第２エッチング工程のエッチング雰囲気に共に露出される第１絶縁スペーサ５１２の一部を共に除去し、第１絶縁スペーサ５１２に、傾斜した側壁５１２Ｓを形成する。
【０１４４】
図１７Ｅを参照すれば、図１５Ａを参照して説明したところと類似の方法により、ギャップフィル絶縁膜１２４、複数の第１絶縁壁部２１６Ａ、及び複数の第２絶縁壁部２１６Ｂ（図９Ａ）それぞれの露出表面を選択的にエッチングするための第３エッチング工程を遂行し、加熱電極層５２０の上部において、ギャップフィル絶縁膜１２４、複数の第１絶縁壁部２１６Ａ、複数の第２絶縁壁部２１６Ｂによって限定される空間のＸ方向幅及びＹ方向幅を増大させる。前記第３エッチング工程を遂行した後、複数の第１絶縁壁部２１６Ａ、及び複数の第２絶縁壁部２１６Ｂそれぞれの上部は、傾斜した側壁２１６Ｓを有することができる。そして、ギャップフィル絶縁膜１２４の上部は、傾斜した側壁１２４Ｓを有することができる。
【０１４５】
図１７Ｆを参照すれば、図１３Ｉないし図１３Ｋを参照して抵抗性メモリ層１３０及び電極層１４０形成方法について説明したところと類似の方法により、加熱電極層５２０上に、抵抗性メモリ層５３０及び電極層５４０を形成する。抵抗性メモリ層５３０及び電極層５４０は、それぞれＸ方向及びＹ方向において、基板１０２から遠くなるにつれ、さらに広幅を有することができる。
【０１４６】
図１７Ｇを参照すれば、図１３Ｌ及び図１３Ｍを参照して説明したような方法により、第１インターフェース層１５２、選択素子層１５４、第２インターフェース層１５６及び電極層１６０が順に積層された複数の積層構造体と、前記複数の積層構造体それぞれの間を充填する絶縁膜１６２と、を形成する。その後、図１３Ｎを参照して説明したような方法により、複数の第２導電ライン１７０、及び複数の第２絶縁パターン１７２を形成し、メモリ素子５００を形成することができる。
【０１４７】
図１７Ａないし図１７Ｇを参照して説明したメモリ素子５００の製造方法によれば、メモリ素子５００において、リセット電流を低減させ、電力消費を最小化させるために、加熱電極層５２０を非常に薄厚に形成し、加熱電極層５２０に、最小限の接触面積を介して接する抵抗性メモリ層５３０のウェッジメモリ部５３０Ｗ（図９Ｂ）を形成するにあたり、加熱電極層５２０の上面に至る比較的狭い空間の幅が、傾斜した側壁５１２Ｓによって拡幅され、ウェッジメモリ部５３０Ｗを形成するための堆積工程が、安定して容易に遂行される。また、複数の第１絶縁壁部２１６Ａ、及び複数の第２絶縁壁部２１６Ｂ（図９Ａ）それぞれの上部にある傾斜した側壁２１６Ｓと、ギャップフィル絶縁膜１２４の上部にある傾斜した側壁１２４Ｓと、により、抵抗性メモリ層５３０及び電極層５４０を形成するための堆積工程が容易に遂行される。従って、電力消費を最小化させることができ、信頼性が向上した構造を有するメモリ素子５００を容易に製造することができる。
【０１４８】
図１８Ａないし図１８Ｇは、本発明の技術的思想によるさらに他の実施形態によるメモリ素子の例示的な製造方法について説明するために工程順序によって図示した断面図である。図１８Ａないし図１８Ｇを参照し、図１０Ａに例示されたメモリ素子６００の例示的な製造方法について説明する。図１８Ａないし図１８Ｇには、図３ＡのＡ−Ａ’線断面に対応する部分の主要構成が工程順序によって図示されている。
【０１４９】
図１８Ａを参照すれば、図１４Ａを参照して説明したような方法により、基板１０２上の層間絶縁膜１０４上に、複数の第１導電ライン１１０、及び複数の第１絶縁パターン１１２を形成した後、複数の第１導電ライン１１０、及び複数の第１絶縁パターン１１２上に、複数の第１絶縁壁部２１６Ａを形成する。
【０１５０】
複数の第１絶縁壁部２１６Ａの傾斜した側壁ＳＷを覆う第１絶縁スペーサ６１２を形成した後、複数の第１絶縁壁部２１６Ａ、複数の第１導電ライン１１０、及び第１絶縁スペーサ６１２それぞれの露出表面をコンフォーマルに覆う予備加熱電極層６２０Ｌを形成する。その後、予備加熱電極層６２０Ｌをコンフォーマルに覆う第２絶縁スペーサ層６１４Ｌと、第２絶縁スペーサ層６１４Ｌ上において、複数の第１絶縁壁部２１６Ａそれぞれの間の空間を充填する予備ギャップフィル絶縁膜１２４Ｌと、を形成する。
【０１５１】
第１絶縁スペーサ６１２及び第２絶縁スペーサ層６１４Ｌは、複数の第１絶縁壁部２１６Ａ及び予備ギャップフィル絶縁膜１２４Ｌと異なる物質によってなる。一実施形態において、第１絶縁スペーサ６１２及び第２絶縁スペーサ層６１４Ｌは、シリコン酸化膜からなり、複数の第１絶縁壁部２１６Ａ及び予備ギャップフィル絶縁膜１２４Ｌは、シリコン窒化膜によってなる。
【０１５２】
図１８Ｂを参照すれば、図１３Ｄないし図１３Ｆを参照して説明したところと類似の工程を遂行し、複数の第１絶縁壁部２１６Ａそれぞれの間の空間に、第１絶縁スペーサ６１２、予備加熱電極層６２０Ｌ、第２絶縁スペーサ層６１４Ｌの残留部分である第２絶縁スペーサ６１４、及びギャップフィル絶縁膜１２４が充填された構造物を形成する。
【０１５３】
図１８Ｃを参照すれば、図１３Ｇを参照して説明したところと類似の方法により、図１８Ｂの結果物において、第１絶縁スペーサ６１２及び第２絶縁スペーサ６１４それぞれの上部から一部厚みほど選択的にエッチングする第１エッチング工程を遂行し、第１絶縁スペーサ６１２及び第２絶縁スペーサ６１４の高さを低くする。
【０１５４】
図１８Ｄを参照すれば、図１３Ｈを参照して説明したところと類似の方法により、図１８Ｃの結果物において、予備加熱電極層６２０Ｌにおいて上側一部を選択的にエッチングする第２エッチング工程を遂行し、第１絶縁スペーサ６１２及び第２絶縁スペーサ６１４の上面レベルよりさらに低いレベルの上面を有する加熱電極層６２０を形成する。前記第２エッチング工程を遂行する間、前記第２エッチング工程のエッチング雰囲気に共に露出される第１絶縁スペーサ６１２及び第２絶縁スペーサ６１４の一部を共に除去し、第１絶縁スペーサ６１２及び第２絶縁スペーサ６１４に、傾斜した側壁６１２Ｓ，６１４Ｓを形成する。
【０１５５】
図１８Ｅを参照すれば、図１５Ａを参照して説明したところと類似の方法により、ギャップフィル絶縁膜１２４、複数の第１絶縁壁部２１６Ａ、及び複数の第２絶縁壁部２１６Ｂ（図１０Ａ）それぞれの露出表面を選択的にエッチングするための第３エッチング工程を遂行し、加熱電極層６２０の上部において、ギャップフィル絶縁膜１２４、複数の第１絶縁壁部２１６Ａ、及び複数の第２絶縁壁部２１６Ｂによって限定される空間のＸ方向幅及びＹ方向幅を増大させる。前記第３エッチング工程を遂行した後、複数の第１絶縁壁部２１６Ａ、及び複数の第２絶縁壁部２１６Ｂそれぞれの上部は、傾斜した側壁２１６Ｓを有することができる。そして、ギャップフィル絶縁膜１２４の上部は、傾斜した側壁１２４Ｓを有することができる。
【０１５６】
図１８Ｆを参照すれば、図１３Ｉないし図１３Ｋを参照して抵抗性メモリ層１３０及び電極層１４０形成方法について説明したところと類似の方法により、加熱電極層６２０上に、抵抗性メモリ層６３０及び電極層６４０を形成する。抵抗性メモリ層６３０及び電極層６４０は、それぞれＸ方向及びＹ方向で基板１０２から遠くなるにつれ、さらに広幅を有することができる。
【０１５７】
図１８Ｇを参照すれば、図１３Ｌ及び図１３Ｍを参照して説明したような方法により、第１インターフェース層１５２、選択素子層１５４、第２インターフェース層１５６及び電極層１６０が順に積層された複数の積層構造体と、前記複数の積層構造体それぞれの間を充填する絶縁膜１６２と、を形成する。その後、図１３Ｎを参照して説明したような方法により、複数の第２導電ライン１７０、及び複数の第２絶縁パターン１７２を形成し、メモリ素子６００を形成することができる。
【０１５８】
図１８Ａないし図１８Ｇを参照して説明したメモリ素子６００の製造方法によれば、メモリ素子６００において、リセット電流を低減させ、電力消費を最小化させるために、加熱電極層６２０を非常に薄厚に形成し、加熱電極層６２０に、最小限の接触面積を介して接する抵抗性メモリ層６３０のウェッジメモリ部６３０Ｗ（図１０Ｂ）を形成するにあたり、加熱電極層６２０の上面に至る比較的狭い空間の幅が、傾斜した側壁６１２Ｓ，６１４Ｓによって拡幅され、ウェッジメモリ部６３０Ｗを形成するための堆積工程が容易に遂行される。また、複数の第１絶縁壁部２１６Ａ、及び複数の第２絶縁壁部２１６Ｂ（図１０Ａ）それぞれの上部にある傾斜した側壁２１６Ｓと、ギャップフィル絶縁膜１２４の上部にある傾斜した側壁１２４Ｓと、により、抵抗性メモリ層６３０及び電極層６４０を形成するための堆積工程が容易に遂行される。従って、電力消費を最小化させることができ、信頼性が向上した構造を有するメモリ素子６００を容易に製造することができる。
【０１５９】
以上、本発明について、望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されるものではなく、本発明の技術的思想及び範囲内において、当分野で当業者によってさまざまな変形及び変更が可能であろう。
【産業上の利用可能性】
【０１６０】
本発明のメモリ素子及びその製造方法は、例えば、電子製品関連の技術分野に効果的に適用可能である。
【符号の説明】
【０１６１】
１１０    第１導電ライン
１２０    加熱電極層
１３０    抵抗性メモリ層
１３０Ｗ  ウェッジメモリ部
１４０    電極層
１７０    第２導電ライン
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１３Ｆ】
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【図１３Ｇ】
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【図１３Ｈ】
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【図１３Ｉ】
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【図１３Ｊ】
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【図１３Ｋ】
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【図１３Ｌ】
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【図１３Ｍ】
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【図１３Ｎ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１４Ｆ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１６Ｅ】
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【図１６Ｆ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１７Ｅ】
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【図１７Ｆ】
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【図１７Ｇ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１８Ｄ】
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【図１８Ｅ】
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【図１８Ｆ】
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【図１８Ｇ】
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