(57)【要約】【課題】光電変換素子を備えるアクティブマトリクス基板において、リーク電流の影響を受けることなく撮像し得る技術を提供する。【解決手段】アクティブマトリクス基板１は、ゲート線とデータ線１０とで規定される複数の画素のそれぞれに設けられた光電変換素子と、各光電変換素子にバイアス電圧を供給するバイアス配線１３とを備える。さらに、アクティブマトリクス基板１は、各データ線１０と接続された複数のデータ用保護回路部１６ａと、各データ用保護回路部１６ａと接続され、データ線１０の電位以下の電位を有する第１の共通配線１７ａとを複数の画素からなる撮像領域の外側に備える。データ用保護回路部１６ａは、第１のデータ用非線形素子１６１ａを有し、第１のデータ用非線形素子１６１ａは、第１の共通配線１７ａとデータ線１０との間に逆バイアス状態で接続される。【選択図】図４Ａ
2019068142.tif 000002
【特許請求の範囲】
【請求項１】
複数のゲート線と、前記複数のゲート線に交差する複数のデータ線とで規定される複数の画素を有する撮像領域と、
画素ごとに設けられた光電変換素子と、
前記画素ごとの前記光電変換素子にバイアス電圧を供給するバイアス配線と、
前記撮像領域の外側において、前記複数のデータ線のそれぞれと接続された複数のデータ用保護回路と、
前記撮像領域の外側において前記複数のデータ用保護回路と接続され、前記複数のデータ線の電位以下の電位を有する第１の共通配線と、を備え、
前記複数のデータ用保護回路のそれぞれは、第１のデータ用非線形素子を有し、
前記第１のデータ用非線形素子は、前記第１の共通配線と前記データ線との間に逆バイアス状態で接続されている、アクティブマトリクス基板。
【請求項２】
前記第１のバイアス配線と前記第１の共通配線とに接続されたバイアス用保護回路をさらに備え、
前記バイアス配線は、前記撮像領域の外側に設けられた第１のバイアス配線と、前記画素内に設けられ、前記第１のバイアス配線と接続された第２のバイアス配線とで構成され、
前記バイアス用保護回路は、第１のバイアス用非線形素子を有し、
前記第１の共通配線は、前記バイアス配線の電位より大きく、前記データ線の電位以下の電位を有し、
前記第１のバイアス用非線形素子は、前記第１のバイアス配線と前記データ線との間に逆バイアス状態で接続されている、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記撮像領域の外側に設けられ、前記複数のデータ線より高い電位を有する第２の共通配線と、
前記撮像領域の外側に設けられ、前記バイアス配線より低い電位を有するバイアス用端子と、をさらに備え、
前記バイアス配線は、前記撮像領域の外側に設けられた第１のバイアス配線と、前記画素内に設けられ、前記第１のバイアス配線と接続された第２のバイアス配線とで構成され、
前記複数のデータ用保護回路のそれぞれは、前記第１のデータ用非線形素子に加え、第２のデータ用非線形素子を有し、
前記第２のデータ用非線形素子は、前記データ線と前記第２の共通配線との間に逆バイアス状態で接続され、
前記バイアス用保護回路は、前記第１のバイアス用非線形素子に加え、第２のバイアス用非線形素子を有し、
前記第２のバイアス用非線形素子は、前記バイアス用端子と前記第１のバイアス配線との間に逆バイアス状態で接続されている、請求項１に記載のアクティブマトリクス基板。
【請求項４】
前記撮像領域の外側に設けられ、前記複数のゲート線のそれぞれと接続された複数のゲート用保護回路を備え、
前記複数のゲート用保護回路のそれぞれは、２つのゲート用非線形素子を有し、
前記複数のゲート用保護回路はカスケード接続され、
前記２つのゲート用非線形素子はそれぞれ、逆バイアス状態でゲート線に接続されている、請求項１から３のいずれか一項に記載のアクティブマトリクス基板。
【請求項５】
前記撮像領域の外側に設けられ、前記複数のゲート線のそれぞれと接続された複数のゲート用保護回路と、
前記撮像領域の外側に設けられ、前記第１の共通配線と同電位である第４の共通配線と、を備え、
前記複数のゲート用保護回路のそれぞれは、２つのゲート用非線形素子を有し、
前記２つのゲート用非線形素子の一方は、一のゲート線と前記第４の共通配線との間に逆バイアス状態で接続され、他方は、当該一のゲート線と前記第４の共通配線との間に順バイアス状態で接続されている、請求項１から３のいずれか一項に記載のアクティブマトリクス基板。
【請求項６】
前記撮像領域の外側に設けられ、前記複数のゲート線のそれぞれと接続された複数のゲート用保護回路と、
前記撮像領域の外側に、フローティング状態で設けられた第４の共通配線と、を備え、
前記複数のゲート用保護回路のそれぞれは、２つのゲート用非線形素子を有し、
前記２つのゲート用非線形素子の一方は、一のゲート線と前記第４の共通配線との間に逆バイアス状態で接続され、他方は、当該一のゲート線と前記第４の共通配線との間に順バイアス状態で接続されている、請求項１から３のいずれか一項に記載のアクティブマトリクス基板。
【請求項７】
請求項１から６のいずれか一項に記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板の一方の面の側に設けられ、照射されたＸ線を蛍光に変換するシンチレータと、
を備えるＸ線撮像パネル。
【請求項８】
前記アクティブマトリクス基板と接続され、前記ゲート線を走査する駆動回路と、
前記アクティブマトリクス基板と接続され、前記データ線を介して前記シンチレータで変換された蛍光に応じた電荷を読み出す読出回路と、
を備える請求項７に記載のＸ線撮像パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板及びそれを備えたＸ線撮像パネルに関する。
【背景技術】
【０００２】
従来より、アクティブマトリクス基板に設けられた薄膜トランジスタを静電気から保護するための保護回路が提案されている。例えば、下記特許文献１には、アクティブマトリクス基板に対向電極と画素電極とが形成された横電界方式の液晶表示装置において、画素に設けられた薄膜トランジスタを静電気から保護するための技術が開示されている。この液晶表示装置は、表示領域の外側において走査信号線及び映像信号線と交差し、表示領域を囲むように配置された共通配線が設けられている。走査信号線及び映像信号線が共通配線と交差する部分に非線形素子が接続されている。また、表示領域の外側に設けられ、対向電極と接続された対向電圧信号線は、高抵抗素子を介して共通配線と接続されている。
【０００３】
この液晶表示装置では、走査信号線、映像信号線、又は共通配線から静電気が入り込んでも、非線形素子を介して共通配線に拡散されるため、画素の薄膜トランジスタを静電気から保護することができる。また、共通配線と対向電圧信号線の間は高抵抗素子を介して接続されているため、非線形素子を介したリーク電流が対向電圧信号線に流れない。これにより、対向電圧に歪みが生じにくく、画質の劣化が抑制される。
【０００４】
また、下記特許文献２には、固体撮像装置において、データ線に静電保護回路を設けた構成が開示されている。この静電保護回路は、データ線とバイアス線との間に逆バイアス状態で接続された非線形素子と、データ線とデータ線よりも高い電位が印加された高電位線との間に逆バイアス状態で接続された非線形素子とを有する。この固体撮像装置では、データ線に接続された静電保護回路の非線形素子が逆バイアス状態であるため、データ線からのリーク電流を低いものとすることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１９５５６号公報
【特許文献２】特開２００９−２９０１７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
光電変換素子を備える撮像パネルを製造する過程において、静電気から薄膜トランジスタを保護するため、上記特許文献１の静電気保護回路をアクティブマトリクス基板に適用することが考えられる。この場合、映像信号線と走査信号線は非線形素子を介して共通配線に接続されているため、非線形素子のリーク電流が共通配線を介して映像信号線に入り込む場合がある。
【０００７】
上記特許文献１の液晶表示装置は、映像信号電圧によって液晶を駆動し、画素に画像を書き込むため、映像信号電圧は静電気保護回路のリーク電流の影響を受けない。しかしながら、撮像パネルでは、画素に蓄積される微小な電荷を電流として読み出すため、わずかなリーク電流でも映像信号線に入り込むと、映像信号線から読み出す電流が変化し、適切に撮像することができない。
【０００８】
また、上記特許文献２のように、データ線に非線形素子を逆バイアス状態で接続しても、微小なリーク電流が非線形素子を介してデータ線に流れる。非線形素子のアノードとカソードの電位差が大きいほどリーク電流も大きくなり、高い精度での撮像が困難となる。また、上記特許文献２において、バイアス線がデータ線よりも高電位となるときに、バイアス線とデータ線との間の非線形素子に順方向の電流が流れる。そのため、バイアス線から静電気が入り込んだ場合、非線形素子が順バイアス状態となるまで静電気を逃がすことができず、その間にバイアス線や光電変換素子等の素子が破壊される可能性がある。
【０００９】
本発明は、光電変換素子を備えるアクティブマトリクス基板において、リーク電流の影響を受けることなく撮像し得る技術を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決する本発明のアクティブマトリクス基板は、複数のゲート線と、前記複数のゲート線に交差する複数のデータ線とで規定される複数の画素を有する撮像領域と、画素ごとに設けられた光電変換素子と、前記画素ごとの前記光電変換素子にバイアス電圧を供給するバイアス配線と、前記撮像領域の外側において、前記複数のデータ線のそれぞれと接続された複数のデータ用保護回路と、前記撮像領域の外側において前記複数のデータ用保護回路と接続され、前記複数のデータ線の電位以下の電位を有する第１の共通配線と、を備え、前記複数のデータ用保護回路のそれぞれは、第１のデータ用非線形素子を有し、前記第１のデータ用非線形素子は、前記第１の共通配線と前記データ線との間に逆バイアス状態で接続されている。
【発明の効果】
【００１１】
本発明によれば、光電変換素子を備えるアクティブマトリクス基板においてリーク電流の影響を受けることなく撮像することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、第１実施形態におけるアクティブマトリクス基板の概略構成を示す平面図である。
【図２】図２は、図１に示すアクティブマトリクス基板の画素の等価回路図である。
【図３】図３は、図１に示す端子部の構成を説明するための模式図である。
【図４Ａ】図４Ａは、図１に示す保護回路部１６ａと端子部１５ａと共通配線１７ａとの接続例を示す図である。
【図４Ｂ】図４Ｂは、図１に示す保護回路部１６ｂと端子部１５ｂと共通配線１７ｂとの接続例を示す図である。
【図５】図５は、薄膜ダイオードの電流（Ｉ）−電圧（Ｖ）特性を示す図である。
【図６】図６は、第２実施形態におけるバイアス配線とデータ線と共通配線の接続例を示す図である。
【図７】図７は、第３実施形態におけるゲート用端子と保護回路の接続例を示す図である。
【図８】図８は、第４実施形態におけるデータ用端子とバイアス用端子に接続される保護回路の構成を示す図である。
【発明を実施するための形態】
【００１３】
本発明の一実施形態に係るアクティブマトリクス基板は、複数のゲート線と、前記複数のゲート線に交差する複数のデータ線とで規定される複数の画素を有する撮像領域と、画素ごとに設けられた光電変換素子と、前記画素ごとの前記光電変換素子にバイアス電圧を供給するバイアス配線と、前記撮像領域の外側において、前記複数のデータ線のそれぞれと接続された複数のデータ用保護回路と、前記撮像領域の外側において前記複数のデータ用保護回路と接続され、前記複数のデータ線の電位以下の電位を有する第１の共通配線と、を備え、前記複数のデータ用保護回路のそれぞれは、第１のデータ用非線形素子を有し、前記第１のデータ用非線形素子は、前記第１の共通配線と前記データ線との間に逆バイアス状態で接続されている（第１の構成）。
【００１４】
第１の構成によれば、各データ線に、データ用保護回路として第１のデータ用非線形素子が接続され、第１のデータ用非線形素子に第１の共通配線が接続される。第１の共通配線の電位は、データ線の電位以下であり、第１のデータ用非線形素子はデータ線と第１の共通配線との間に逆バイアス状態で接続される。そのため、ある第１のデータ用非線形素子のリーク電流が第１の共通配線に流れても他の第１のデータ用非線形素子を介してデータ線にリーク電流が流れこまない。また、第１の共通配線の電位がデータ線の電位に近いほど第１のデータ用非線形素子のリーク電流を低減することができ、データ線はリーク電流の影響を受けにくい。
【００１５】
第１の構成において、前記第１のバイアス配線と前記第１の共通配線とに接続されたバイアス用保護回路をさらに備え、前記バイアス配線は、前記撮像領域の外側に設けられた第１のバイアス配線と、前記画素内に設けられ、前記第１のバイアス配線と接続された第２のバイアス配線とで構成され、前記バイアス用保護回路は、第１のバイアス用非線形素子を有し、前記第１の共通配線は、前記バイアス配線の電位より大きく、前記データ線の電位以下の電位を有し、前記第１のバイアス用非線形素子は、前記第１のバイアス配線と前記データ線との間に逆バイアス状態で接続されていることとしてもよい（第２の構成）。
【００１６】
第２の構成によれば、バイアス配線の一部である第１のバイアス配線とデータ線とが第１の共通配線を介して接続される。これにより、バイアス配線とデータ線との間に静電気が生じにくい。また、第１の共通配線はバイアス配線の電位とデータ線の電位の間の電位を有する。そのため、第１のバイアス配線とデータ線とが第１のバイアス用非線形素子及び第１のデータ用非線形素子を介して単に接続される場合と比べ、バイアス配線とデータ線との電位差が小さくなり、第１のデータ用非線形素子のリーク電流を低減することができる。また、仮にバイアス配線から第１の共通配線の電位より大きい電圧の静電気が入り込んでも、第１のデータ用非線形素子は逆バイアス状態のため、データ線は静電気の影響を受けない。
【００１７】
第１の構成において、前記撮像領域の外側に設けられ、前記複数のデータ線より高い電位を有する第２の共通配線と、前記撮像領域の外側に設けられ、前記バイアス配線より低い電位を有するバイアス用端子と、をさらに備え、前記バイアス配線は、前記撮像領域の外側に設けられた第１のバイアス配線と、前記画素内に設けられ、前記第１のバイアス配線と接続された第２のバイアス配線とで構成され、前記複数のデータ用保護回路のそれぞれは、前記第１のデータ用非線形素子に加え、第２のデータ用非線形素子を有し、前記第２のデータ用非線形素子は、前記データ線と前記第２の共通配線との間に逆バイアス状態で接続され、前記バイアス用保護回路は、前記第１のバイアス用非線形素子に加え、第２のバイアス用非線形素子を有し、前記第２のバイアス用非線形素子は、前記バイアス用端子と前記第１のバイアス配線との間に逆バイアス状態で接続されていることとしてもよい（第３の構成）。
【００１８】
第３の構成によれば、データ線と第２の共通配線との間に第２のデータ用非線形素子が逆バイアス状態で接続される。第２の共通配線は、データ線より高い電位を有する。あるデータ線から第２の共通配線よりも高い電圧の静電気が入り込んでも、当該データ線に接続された第２のデータ用非線形素子を介して第２の共通配線へ静電気が流れ、他のデータ線には静電気が流れない。第１のバイアス配線とバイアス用端子との間に第２のバイアス用非線形素子が逆バイアス状態で接続される。そのため、仮に第１のバイアス配線にバイアス用端子より低い電圧の静電気が入り込んでも、バイアス用端子からバイアス配線に電流を流すことができ、データ線に静電気が流れない。
【００１９】
第１から第３のいずれかの構成において、前記撮像領域の外側に設けられ、前記複数のゲート線のそれぞれと接続された複数のゲート用保護回路を備え、前記複数のゲート用保護回路のそれぞれは、２つのゲート用非線形素子を有し、前記複数のゲート用保護回路はカスケード接続され、前記２つのゲート用非線形素子はそれぞれ、逆バイアス状態でゲート線に接続されていることとしてもよい（第４の構成）。
【００２０】
第４の構成によれば、ゲート線に生じた静電気によってゲート用保護回路の非線形素子が順バイアス状態になっても、静電気はゲート線に分散される。そのため、データ線は静電気の影響を受けることなく、確実に撮像することができる。
【００２１】
第１から第３のいずれかの構成において、前記撮像領域の外側に設けられ、前記複数のゲート線のそれぞれと接続された複数のゲート用保護回路と、前記撮像領域の外側に設けられ、前記第１の共通配線と同電位である第４の共通配線と、を備え、前記複数のゲート用保護回路のそれぞれは、２つのゲート用非線形素子を有し、前記２つのゲート用非線形素子の一方は、一のゲート線と前記第４の共通配線との間に逆バイアス状態で接続され、他方は、当該一のゲート線と前記第４の共通配線との間に順バイアス状態で接続されていることとしてもよい（第５の構成）。
【００２２】
第５の構成によれば、ゲート線に生じた静電気によって一方の非線形素子が順バイアス状態になっても、第４の共通配線に静電気を流すことができ、データ線は静電気の影響を受けにくい。
【００２３】
第１から第３のいずれかの構成において、前記撮像領域の外側に設けられ、前記複数のゲート線のそれぞれと接続された複数のゲート用保護回路と、前記撮像領域の外側に、フローティング状態で設けられた第４の共通配線と、を備え、前記複数のゲート用保護回路のそれぞれは、２つのゲート用非線形素子を有し、前記２つのゲート用非線形素子の一方は、一のゲート線と前記第４の共通配線との間に逆バイアス状態で接続され、他方は、当該一のゲート線と前記第４の共通配線との間に順バイアス状態で接続されていることとしてもよい（第６の構成）
【００２４】
第６の構成によれば、ゲート線に生じた静電気によって一方の非線形素子が順バイアス状態になっても、第４の共通配線に静電気を流すことができ、各ゲート線に非線形素子を介して静電気が分配されるため、各ゲート線は静電気の影響を受けにくい。また、第４の共通配線をフローティング状態にして電位が不確定になっても、外部からゲート線に印加される規定の電圧を維持することができる。
【００２５】
本発明の一実施形態に係るＸ線撮像パネルは、第１から第６のいずれかの構成のアクティブマトリクス基板と、前記アクティブマトリクス基板の一方の面の側に設けられ、照射されたＸ線を蛍光に変換するシンチレータと、を備える（第７の構成）。
【００２６】
第７の構成によれば、各データ線にデータ用保護回路として、第１のデータ用非線形素子が接続され、第１のデータ用非線形素子に第１の共通配線が接続される。第１の共通配線の電位は、データ線の電位以下であり、第１のデータ用非線形素子はデータ線と第１の共通配線との間に逆バイアス状態で接続される。そのため、ある第１のデータ用非線形素子のリーク電流が第１の共通配線に流れても他の第１のデータ用非線形素子を介してデータ線にリーク電流が流れこまない。また、第１の共通配線の電位がデータ線の電位に近いほど第１のデータ用非線形素子のリーク電流を低減することができる。そのため、リーク電流の影響を受けることなく、シンチレータで変換された蛍光に応じた電荷をデータ線から確実に読み出すことが可能となる。
【００２７】
第７の構成において、前記アクティブマトリクス基板と接続され、前記ゲート線を走査する駆動回路と、前記アクティブマトリクス基板と接続され、前記データ線を介して前記シンチレータで変換された蛍光に応じた電荷を読み出す読出回路と、を備えることとしてもよい（第８の構成）。
【００２８】
第８の構成によれば、第１のデータ用非線形素子のリーク電流が低減され、シンチレータで変換された蛍光に応じた電荷をデータ線から確実に読み出すことができる。
【００２９】
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
【００３０】
［第１実施形態］
（構成）
図１は、本実施形態におけるアクティブマトリクス基板の概略構成を示す平面図である。アクティブマトリクス基板１は、例えばＸ線の撮像パネルに用いることができる。つまり、被写体を透過したＸ線を蛍光（シンチレーション光）に変換するためのシンチレータをアクティブマトリクス基板１の一方の面側に設けることにより、Ｘ線撮像パネルを作製できる。本実施形態におけるアクティブマトリクス基板１は、シンチレータが設けられる前のアクティブマトリクス基板であって、その製造過程で発生する静電気やリーク電流の影響を抑制する。以下、アクティブマトリクス基板１の構成について具体的に説明する。
【００３１】
アクティブマトリクス基板１は、複数のデータ線１０と、複数のデータ線１０と交差する複数のゲート線１１とを有する。アクティブマトリクス基板１は、データ線１０とゲート線１１とで囲まれた領域（以下、画素）からなる撮像領域Ｒａを有する。
【００３２】
撮像領域Ｒａの内側には、撮像領域Ｒａを囲うようにバイアス配線１３が配置されている。また、この図では図示を省略しているが、各画素には、バイアス配線１３から引き出されたバイアス配線（以下、分岐バイアス配線）が設けられている。
【００３３】
撮像領域Ｒａの外側の領域のうち、データ線１０の一方の端部側の領域には、端子部１５ａと、保護回路部１６ａと、共通配線１７ａとが配置されている。また、撮像領域Ｒａの外側の領域のうち、ゲート線１１の一方の端部側の領域には、端子部１５ｂと、保護回路部１６ｂと、共通配線１７ｂとが配置されている。これら各部の詳細は後述するものとする。
【００３４】
ここで、撮像領域Ｒａの画素の構成について説明する。図２は、画素の構成を示す等価回路図である。図２に示すように、画素Ｐは、ＴＦＴ（Thin Film Transistor）２１と光電変換素子２２とを有する。
【００３５】
光電変換素子２２は、ＰＩＮフォトダイオードと、一対の電極（カソード電極、アノード電極）とを有する。ＴＦＴ２１のソースはデータ線１０と接続され、ＴＦＴ２１のドレインは、光電変換素子２２のカソード電極と接続される。光電変換素子２２のアノード電極は、分岐バイアス配線１３１と接続される。
【００３６】
本実施形態では、画素において、分岐バイアス配線１３１は、スリット状に設けられる。分岐バイアス配線１３１は、図示しない層間絶縁膜を介して光電変換素子２２のアノード電極と接続されている。受光領域を大きく確保するために光電変換素子２２のアノード電極は、平面視でデータ線１０に近接するように画素内に設けられている。分岐バイアス配線１３１及び光電変換素子２２のアノード電極と、データ線１０とは別の層に設けられ、アノード電極とデータ線１０との間には層間絶縁膜（図示略）が設けられている。層間絶縁膜（図示略）を介して、データ線１０に最も近接する光電変換素子２２のアノード電極の端部と、データ線１０との間には容量が形成されている。そのため、当該容量を介して、光電変換素子２２のアノード電極の端部とデータ線１０とが結合される。
【００３７】
なお、図１等では図示されていないが、アクティブマトリクス基板１は、走査電圧を印加してゲート線１１を走査する駆動回路と、ＰＩＮフォトダイオードで変換された電荷をデータ線１０から読み出す読出回路とが接続される。走査されたゲート線１１と接続されたＴＦＴ２１がオン状態になると、光電変換素子２２で変換された電荷に応じた電気信号がデータ線１０を介して読出回路に出力される。
【００３８】
次に、本実施形態における端子部１５ａ、１５ｂ、保護回路部１６ａ、１６ｂ、共通配線１７ａ、１７ｂの構成及び接続例について説明する。
【００３９】
図３は、端子部１５ａ、１５ｂの構成を示し模式図である。図３（ａ）に示すように、端子部１５ａは、各データ線１０と接続された複数のデータ用端子１５１と、バイアス配線１３と接続されたバイアス用端子１５２とを含む。また、図３（ｂ）に示すように、端子部１５ｂは、各ゲート線１１と接続された複数のゲート用端子１５３を含む。
【００４０】
図４Ａは、端子部１５ａと保護回路部１６ａと共通配線１７ａの接続例を示す図である。また、図４Ｂは、端子部１５ｂと保護回路部１６ｂと共通配線１７ｂの接続例を示す図である。
【００４１】
図４Ａに示すように、保護回路部１６ａは、保護回路として、例えばダイオード等の非線形素子１６１ａをデータ用端子１５１の数だけ有する。各非線形素子１６１ａは、アノードが共通配線１７ａと接続され、カソードがデータ用端子１５１と接続されている。
【００４２】
共通配線１７ａは、ＧＮＤ端子１７１ａと接続されている。ＧＮＤ端子１７１ａは、データ線１０の電位Ｖ１（例えば１Ｖ）以下の電位Ｖ２がアクティブマトリクス基板１の外部から供給される。つまり、この例において、非線形素子１６１ａは、データ線１０と共通配線１７ａとの間に逆バイアス状態で接続される。
【００４３】
バイアス配線１３は、バイアス用端子１５２と接続されている。バイアス用端子１５２は、外部から所定のバイアス電圧Ｖ３が印加される。バイアス電圧Ｖ３は、光電変換素子２２に対して逆バイアスとなる電圧である。この例において、バイアス電圧（Ｖ３）は、データ線１０の電位Ｖ１よりも低い電圧（例えば−６Ｖ）が印加される。
【００４４】
図４Ｂに示すように、保護回路部１６ｂは、例えば２つの非線形素子（１６１１、１６１２）を接続した保護回路１６１ｂをゲート用端子１５３の数だけ有する。各保護回路１６１ｂは、ゲート用端子１５３と接続される。具体的には、非線形素子１６１１は、アノードがゲート用端子１５３と接続され、カソードが共通配線１７ｂと接続される。非線形素子１６１２は、アノードが共通配線１７ｂと接続され、カソードがゲート用端子１５３と接続されている。
【００４５】
共通配線１７ｂは、ＧＮＤ端子１７１ｂと接続されている。ＧＮＤ端子１７１ｂは、ＧＮＤ端子１７１ａと同等の電位Ｖ２がアクティブマトリクス基板１の外部より供給される。尚、ゲート線１１は、保護回路１６１ｂを介してリーク電流が流れ込んでも規定の電圧が印加されていればよい。そのため、共通配線１７ｂは、端子１７１ｂを介して必ずしもＧＮＤ端子１７１ｂと接続されていなくてもよい。つまり、共通配線１７ｂは、他の素子と接続されていないフローティング状態であってもよい。
【００４６】
この例において、ゲート線１１が走査される際、走査電圧Ｖｇｈ（例えば＋２０Ｖ）がゲート線１１に供給され、非走査時は、共通配線１７ｂよりも低い電圧Ｖｇｌ（例えば−１０Ｖ）がゲート線１１に供給される。
【００４７】
そのため、非走査時において、非線形素子１６１１は、ゲート用端子１５３と共通配線１７ｂとの間で逆バイアス状態であり、非線形素子１６１２は、ゲート用端子１５３と共通配線１７ｂとの間で順バイアス状態である。また、走査電圧Ｖｇｈがゲート線１１に印加されると、非線形素子１６１１は順バイアス状態となり、非線形素子１６１２は逆バイアス状態となる。
【００４８】
ここで、図５に、薄膜ダイオードの電流（Ｉ）−電圧（Ｖ）特性を示す。図５に示すように、マイナス電圧の増加とともにオフリーク電流が増大する。非線形素子１６１ａに薄膜ダイオードを適用する場合、データ線１０がリーク電流の影響を受けないようにするため、非線形素子１６１ａにおけるリーク電流はできるだけ小さくする必要がある。
【００４９】
本実施形態では、共通配線１７ａの電位Ｖ２は、データ線１０の電位に近づけるように設定される。これにより、非線形素子１６１ａのオフリーク電流が低減され、撮像の際に、非線形素子１６１ａのリーク電流による影響をデータ線１０が受けることなく、適切に撮像することが可能となる。また、仮に、あるデータ用端子１５１に接続された非線形素子１６１ａを介してリーク電流が発生しても、各非線形素子１６１ａは逆バイアス状態で接続されている。そのため、他の非線形素子１６１ａを介してデータ線１０にリーク電流が流れにくい。
【００５０】
また、本実施形態では、各画素内にデータ線１０に近接して分岐バイアス配線１３１が配置され、分岐バイアス配線１３１とデータ線１０との間は容量を介して結合されている。
【００５１】
上述したように、アクティブマトリクス基板１において、光電変換素子２２のアノード電極とデータ線１０との間は層間絶縁膜（図示略）を介して容量が形成されており、層間絶縁膜の膜厚を厚くするほど当該容量は小さくなる。そのため、層間絶縁膜の膜厚をより厚くすることで、光電変換素子２２のアノード電極とデータ線１０との間の電界強度が小さくなる。これにより、光電変換素子２２のアノード電極、アノード電極に接続された分岐バイアス配線１３１及びバイアス配線１３と、データ線１０と間で静電気が発生しにくくなる。
【００５２】
また、画素ごとに分岐バイアス配線１３１がスリット状に設けられるため、バイアス配線１３及び分岐バイアス配線１３１に静電気が入り込んだとしても、静電気が画素全体に均等に分散される。その結果、静電気によって、各画素における光電変換素子２２のアノード電極とデータ線１０と間に印加される電界強度も低減され、画素内のＴＦＴ２１、光電変換素子２２、バイアス配線１３、分岐バイアス配線１３１及びデータ配線１０を静電気から保護することができる。
【００５３】
また、ゲート用端子１５３と共通配線１７ｂとの間は、逆バイアス状態の非線形素子１６１１と順バイアス状態の非線形素子１６１２とが接続される。そのため、非走査時において、ゲート線１１から共通配線１７ｂの電位より大きい静電気が入り込んだ場合、当該ゲート線１１に接続された保護回路部１６ｂの非線形素子１６１１が順バイアス状態となり、非線形素子１６１２は逆バイアス状態となる。このとき、他の保護回路部１６ｂの非線形素子１６１２は順バイアス状態であるため、静電気は共通配線１７ｂと他のゲート線１１に分散される。
【００５４】
上述した図３に示すデータ用端子１５１、ゲート用端子１５３、及びバイアス用端子１５２は撮像パネルを作製する過程における検査用端子として用いてもよい。この場合、データ用端子１５１とゲート用端子１５３がそれぞれ設けられた領域に、撮像パネルの作製後に用いられる実装用のバイアス端子、データ端子、及びゲート端子（いずれも図示略）が設けられてもよい。なお、検査用端子や共通配線１７ａ、１７ｂは撮像パネルの作製後に撮像領域Ｒａから切り離されてフローティング状態になる場合がある。
【００５５】
［第２実施形態］
図６は、本実施形態におけるバイアス配線１３と、データ線１０と、共通配線１７ａとの接続例を示す図である。図６において、第１実施形態と同様の構成には、第１実施形態と同じ符号を付している。以下、主として第１実施形態と異なる構成について説明する。
【００５６】
図６に示すように、本実施形態におけるアクティブマトリクス基板１ａは、バイアス用端子１５２と共通配線１７ａの間に接続された保護回路部１６ｃを備える。
【００５７】
保護回路部１６ｃは、保護回路として、ダイオード等の非線形素子１６１ｃを有する。非線形素子１６１ｃのアノードはバイアス用端子１５２と接続され、カソードは共通配線１７ａと接続されている。
【００５８】
本実施形態において、共通配線１７ａの電位Ｖ２は、データ線１０の電位Ｖ１以下であって、バイアス用端子１５２の電位Ｖ３よりも高い。つまり、共通配線１７ａと、データ線１０と、バイアス配線１３の電位は、Ｖ３＜Ｖ２≦Ｖ１の関係を有する。これにより、非線形素子１６１ｃは、共通配線１７ａとバイアス用端子１５２との間に逆バイアス状態で接続される。
【００５９】
バイアス用端子１５２とデータ用端子１５１との間は、保護回路部１６ａ及び１６ｃと共通配線１７ａを介して接続されている。つまり、バイアス配線１３とデータ線１０との間は、データ線１０の電位Ｖ１とバイアス配線１３の電位Ｖ３の中間となる電位Ｖ２を介して接続される。そのため、第１実施形態と比べ、バイアス配線１３とデータ線１０との間の電位差が小さくなり静電気が生じにくい。その結果、画素内のＴＦＴ２１が静電気によって破壊されにくい。
【００６０】
また、ＧＮＤ端子１７１ａが設けられず、データ線１０とバイアス配線１３との間を保護回路部１６ａ及び保護回路部１６ｃを介して単に接続する場合、保護回路部１６ａのアノード側とカソード側の電位差は｜Ｖ１−Ｖ３｜となるが、本実施形態では、電位差は｜Ｖ１−Ｖ２｜（＜｜Ｖ１−Ｖ３｜）となる。そのため、ＧＮＤ端子１７１ａが設けられていない場合と比べ、保護回路部１６ａのアノードとカソードの電位差が小さくなり、保護回路部１６ａのリーク電流を低減することができる。
【００６１】
［第３実施形態］
図７は、本実施形態におけるゲート用端子１５３と接続される保護回路の構成を示す図である。図７において、第１実施形態と同様の構成には第１実施形態と同じ符号を付している。以下、主として第１実施形態と異なる構成について説明する。
【００６２】
図７に示すように、アクティブマトリクス基板１ｂに設けられた各ゲート用端子１５３は、保護回路２６１ｂが接続されている。
【００６３】
保護回路２６１ｂは、ダイオード等で構成される２つの非線形素子２６１１、２６１２を有する。非線形素子２６１１のカソードと非線形素子２６１２のアノードは、１つの同じゲート用端子１５３と接続されている。また、保護回路２６１ｂにおける非線形素子２６１１のアノードと非線形素子２６１２のカソードは、当該１つのゲート用端子１５３に隣接する他のゲート用端子１５３と接続されている。つまり、ゲート用端子１５３と接続される各保護回路２６１ｂはカスケード接続され、第１実施形態の共通配線１７ｂ（図４Ｂ参照）が設けられていない。
【００６４】
ゲート線１１に走査電圧が印加されていないとき、非線形素子２６１１、２６１２は、逆バイアス状態である。
【００６５】
上記第１実施形態では、ＧＮＤ端子１７１ａとＧＮＤ端子１７１ｂは同電位であるため、ＧＮＤ端子１７１ａとＧＮＤ端子１７１ｂが接続される場合がある。この状態で、ゲート線１１からＧＮＤ端子１７１ｂよりも電位が大きい静電気が入り込むと、共通配線１７ｂからＧＮＤ端子１７１ｂに静電気が流れ、ＧＮＤ端子１７１ｂからＧＮＤ端子１７１ａに電流が流れる。このとき、ＧＮＤ端子１７１ａの電位がデータ線１０の電位以上に上昇すると、非線形素子１６１ａが順バイアス状態となり、データ線１０に電流が流れる可能性がある。
【００６６】
一方、本実施形態では、ゲート線１１とＧＮＤ端子１７１ａとが接続されない構成である。そのため、非走査時において、たとえゲート線１１から電位Ｖｇｌより大きい静電気が入り込んでも、当該ゲート線１１に接続された非線形素子２６１２が順バイアスとなり、当該ゲート線１１に、隣接する他のゲート線１１に静電気による電流が流れる。よって、本実施形態では、ゲート線１１から静電気が入り込んでも、データ線１０が静電気による影響を受けることなく確実に撮像することができる。
【００６７】
［第４実施形態］
図８は、本実施形態におけるデータ用端子１５１及びバイアス用端子１５２に接続される保護回路の構成を示す図である。図８において、第１実施形態と同様の構成には第１実施形態と同じ符号を付している。以下、主として第１実施形態と異なる構成について説明する。
【００６８】
図８に示すように、本実施形態におけるアクティブマトリクス基板１ｃは、データ用端子１５１と接続された保護回路部２６ａを有する。保護回路部２６ａは、保護回路として、第１実施形態と同様の非線形素子１６１ａに加えて、非線形素子１６２ａを有する。
【００６９】
また、アクティブマトリクス基板１ｃは、非線形素子１６２ａと接続された共通配線２７ａと、共通配線２７ａと接続された端子２７１ａとを有する。
【００７０】
非線形素子１６２ａのアノードはデータ用端子１５１と接続され、非線形素子１６２ａのカソードは共通配線２７ａと接続されている。
【００７１】
共通端子２７１ａは、データ線１０よりも例えば１Ｖ程度高い電位が外部から供給される。非線形素子１６２ａは、データ用端子１５１と共通配線２７ａとの間に逆バイアス状態で接続される。
【００７２】
さらに、アクティブマトリクス基板１ｃは、バイアス用端子１５２に接続された保護回路部２６ｃと、保護回路部２６ｃと接続された端子２７１ｂとを有する。
【００７３】
保護回路部２６ｃは、保護回路として、第１実施形態と同様の非線形素子１６１ｃに加え、非線形素子１６２ｃを有する。
【００７４】
非線形素子１６２ｃのアノードは端子２７１ｂと接続され、非線形素子１６２ｃのカソードはバイアス用端子１５２と接続されている。
【００７５】
端子２７１ｂは、バイアス用端子１５２よりも例えば１Ｖ程度低い電位が外部より供給される。非線形素子１６２ｃは、バイアス用端子１５２と端子２７１ｂとの間に逆バイアス状態で接続される。
【００７６】
このように構成することにより、端子２７１ｂよりも低い電位の静電気がバイアス配線１３から入り込んでも、非線形素子１６２ｃは順バイアス状態になるが、非線形素子１６１ｃは逆バイアス状態である。そのため、端子２７１ｂからバイアス用端子１５２に電流を流すことができ、画素内のＴＦＴ２１を静電気から保護することができる。
【００７７】
また、共通端子２７１ａよりも高い電位の静電気がデータ線１０に入り込んでも、当該データ線１０とデータ用端子１５１を介して接続された非線形素子１６２ａは順バイアス状態になるが、非線形素子１６１ａは逆バイアス状態である。そのため、データ用端子１５１から非線形素子１６２ａを介して共通端子２７１ａへ静電気を流すことができ、画素内のＴＦＴ２１を静電気から保護することができる。
【００７８】
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。以下、本発明の変形例について説明する。
【００７９】
（１）第１、第２、及び第４実施形態において、第３実施形態の保護回路２６１ｂの構成を適用してもよい。つまり、第１、第２、及び第４実施形態において、ゲート用端子１５３に保護回路２６１ｂをカスケード接続し、共通配線１７ｂ及びＧＮＤ端子１７１ｂを設けないように構成してもよい。
【００８０】
（２）上述した第１〜第４実施形態では、シンチレータが設けられる前のアクティブマトリクス基板について説明したが、アクティブマトリクス基板の一方の面側にシンチレータが設けられたＸ線撮像パネルに、上述した実施形態の構成が適用されてもよい。なお、シンチレータは、Ｘ線が照射されるアクティブマトリクス基板の面側に配置される。
【００８１】
また、このＸ線撮像パネルは、ゲート線１１を走査するための駆動回路と、シンチレータで変換された蛍光に応じた電荷を光電変換素子２２からデータ線１０を介して読み出す読出回路とが接続されてもよい。
【００８２】
（３）上述した第１〜第４実施形態におけるアクティブマトリクス基板がＸ線撮像パネルとして製造されたのち、アクティブマトリクス基板における保護回路部と撮像領域Ｒａとの間が切り離されてもよい。保護回路部は、少なくともシンチレータが設けられる前のアクティブマトリクス基板の製造過程における撮像検査において、リーク電流や静電気による影響を低減するために用いることとしてもよい。
【符号の説明】
【００８３】
１，１ａ〜１ｃ…アクティブマトリクス基板、１０…データ線、１１…ゲート線、１３…バイアス配線、１５ａ，１５ｂ…端子部、１６ａ，１６ｂ，１６ｃ，２６ａ，２６ｃ…保護回路部、１７ａ，１７ｂ，２７ａ…共通配線、２１…ＴＦＴ、２２…光電変換素子、１５１…データ用端子、１５２…バイアス用端子、１５３…ゲート用端子、１６１ａ，１６１ｂ，１６１ｃ，１６２ａ，１６１１，１６１２，２６１１，２６１２…非線形素子、１７１ａ，１７１ｂ，２７１ａ…ＧＮＤ端子、２７１ｂ…端子
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
2019068142.tif 000009
【図７】
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【図８】
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