(57)【要約】【課題】製造コストが低い半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板と、前記半導体基板の終端部上に設けられ、枠状の開口部が形成された第１積層体と、前記開口部内に設けられ、シリコン及び酸素を含む第１絶縁膜と、前記半導体基板上に前記第１積層体及び前記第１絶縁膜を覆うように設けられ、シリコン及び酸素を含む第２絶縁膜と、前記端縁に沿った枠状であり、前記第１絶縁膜及び前記第２絶縁膜を貫通し、前記半導体基板に接し、金属を含む導電部材と、を備える。前記第１積層体は、第３絶縁膜と、第１導電膜と、第４絶縁膜と、第５絶縁膜と、を有する。前記第４絶縁膜及び前記第５絶縁膜は、前記積層体から前記開口部内に向けて延出している。前記第３絶縁膜、前記第１導電膜及び前記第５絶縁膜は、前記導電部材から離隔している。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の終端部上に設けられ、前記半導体基板の端縁に沿った枠状の開口部が形成された第１積層体と、
前記開口部内に設けられ、シリコン及び酸素を含む第１絶縁膜と、
前記半導体基板上に前記第１積層体及び前記第１絶縁膜を覆うように設けられ、シリコン及び酸素を含む第２絶縁膜と、
前記端縁に沿った枠状であり、前記第１絶縁膜及び前記第２絶縁膜を貫通し、前記半導体基板に接し、金属を含む導電部材と、
を備え、
前記第１積層体は、
前記半導体基板に接し、シリコン及び酸素を含む第３絶縁膜と、
前記第３絶縁膜上に設けられた第１導電膜と、
前記第１導電膜上に設けられ、組成が前記第１絶縁膜の組成、前記第２絶縁膜の組成及び前記第３絶縁膜の組成とは異なる第４絶縁膜と、
前記第４絶縁膜上に設けられ、組成が前記第１絶縁膜の組成、前記第２絶縁膜の組成及び前記第３絶縁膜の組成とは異なる第５絶縁膜と、
を有し、
前記第４絶縁膜及び前記第５絶縁膜は、前記積層体から前記開口部内に向けて延出しており、
前記第１絶縁膜は、前記第４絶縁膜と前記第５絶縁膜の間に配置され、
前記第１絶縁膜及び前記第２絶縁膜は、前記導電部材に接し、
前記第３絶縁膜、前記第１導電膜及び前記第５絶縁膜は、前記導電部材から離隔している半導体記憶装置。
【請求項２】
前記第４絶縁膜は、前記導電部材から離隔している請求項１記載の半導体記憶装置。
【請求項３】
前記第４絶縁膜及び前記第５絶縁膜は、シリコン及び窒素を含む請求項１または２に記載の半導体記憶装置。
【請求項４】
前記半導体基板における前記終端部に囲まれた中央部上に設けられ、複数の第２導電膜が積層され、端部の形状が前記第２導電膜毎にテラスが形成された階段状である第２積層体と、
前記第２積層体を貫き、前記半導体基板に接続された半導体部材と、
前記半導体部材と前記第２導電膜との間に設けられた電荷蓄積部材と、
前記テラスにおいて前記第２導電膜に接続された第１コンタクトと、
をさらに備え、
前記第２絶縁膜は前記第２積層体の前記端部上にも配置されており、
前記第１コンタクトは前記第２絶縁膜内に配置された請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記半導体基板における前記終端部と前記中央部との間の中間部上に設けられ、シリコン及び酸素を含む第６絶縁膜と、
前記第６絶縁膜上に設けられた第３導電膜と、
前記第３導電膜上に設けられ、組成が前記第２絶縁膜の組成とは異なる第７絶縁膜と、
前記第７絶縁膜を貫通して前記第３導電膜に接続された第２コンタクトと、
をさらに備え、
前記第２絶縁膜は、前記第３導電膜上にも配置されており、
前記第２コンタクトは、前記第２絶縁膜内に配置された請求項４記載の半導体記憶装置。
【請求項６】
半導体基板と、
前記半導体基板の終端部上に設けられた枠状の第１積層体と、
前記終端部上であって前記第１積層体の外側に前記第１積層体から離隔して設けられた枠状の第２積層体と、
前記半導体基板上に設けられ、前記第１積層体及び前記第２積層体を覆い、シリコン及び酸素を含む第１絶縁膜と、
枠状であり、前記第１絶縁膜を貫き、一部が前記第１積層体と前記第２積層体との間に配置され、前記半導体基板に接し、前記第１積層体及び前記第２積層体から離隔し、金属を含む導電部材と、
を備えた半導体記憶装置。
【請求項７】
前記第１積層体及び前記第２積層体は、それぞれ、
前記半導体基板に接し、シリコン及び酸素を含む第２絶縁膜と、
前記第２絶縁膜上に設けられた第１導電膜と、
前記第１導電膜上に設けられ、シリコン及び窒素を含む第３絶縁膜と、
を有した請求項６記載の半導体記憶装置。
【請求項８】
前記半導体基板における前記終端部に囲まれた中央部上に設けられ、複数の第２導電膜が積層され、端部の形状が前記第２導電膜毎にテラスが形成された階段状である第３積層体と、
前記第３積層体を貫き、前記半導体基板に接続された半導体部材と、
前記半導体部材と前記第２導電膜との間に設けられた電荷蓄積部材と、
前記テラスにおいて前記第２導電膜に接続された第１コンタクトと、
をさらに備え、
前記第１絶縁膜は前記第３積層体の前記端部上にも配置されており、
前記第１コンタクトは前記第１絶縁膜内に配置された請求項６または７に記載の半導体記憶装置。
【請求項９】
前記半導体基板における前記終端部と前記中央部との間の中間部上に設けられ、シリコン及び酸素を含む第４絶縁膜と、
前記第４絶縁膜上に設けられた第３導電膜と、
前記第３導電膜上に設けられ、シリコン及び窒素を含む第５絶縁膜と、
前記第３導電膜に接続された第２コンタクトと、
をさらに備え、
前記第１絶縁膜は前記第５絶縁膜上にも配置されており、
前記第２コンタクトは、前記第１絶縁膜及び前記第５絶縁膜内に配置された請求項８記載の半導体記憶装置。
【請求項１０】
半導体基板と、
前記半導体基板の終端部上に設けられ、前記半導体基板に接した枠状の第１部材と、
前記半導体基板上に設けられ、前記第１部材を覆う第１絶縁膜と、
前記第１部材の直上域に設けられ、前記第１部材に接し、前記第１絶縁膜を貫き、枠状であり、幅が前記第１部材の幅よりも狭く、金属を含む導電部材と、
を備えた半導体記憶装置。
【請求項１１】
前記第１部材は、
前記半導体基板に接し、シリコン及び酸素を含む第２絶縁膜と、
前記第２絶縁膜上に設けられ、シリコンを含む第１導電膜と、
を有した請求項１０記載の半導体記憶装置。
【請求項１２】
前記半導体基板における前記終端部に囲まれた中間部上に設けられ、シリコン及び酸素を含む第３絶縁膜と、
前記第３絶縁膜上に設けられ、シリコンを含む第２導電膜と、
前記第１絶縁膜中に設けられ、前記第２導電膜に接続された第１コンタクトと、
をさらに備え、
前記第１導電膜の上端と前記半導体基板との距離は、前記第２導電膜の上端と前記半導体基板との距離よりも長い請求項１１記載の半導体記憶装置。
【請求項１３】
前記第１部材は、導電性材料からなる請求項１０記載の半導体記憶装置。
【請求項１４】
前記第１部材は、絶縁性材料からなる請求項１０記載の半導体記憶装置。
【請求項１５】
前記半導体基板における前記終端部に囲まれた中央部上に設けられ、複数の第３導電膜が積層され、端部の形状が前記第３導電膜毎にテラスが形成された階段状である積層体と、
前記積層体を貫き、前記半導体基板に接続された半導体部材と、
前記半導体部材と前記第３導電膜との間に設けられた電荷蓄積部材と、
前記テラスにおいて前記第３導電膜に接続された第２コンタクトと、
をさらに備え、
前記第１絶縁膜は前記積層体の前記端部上にも配置されており、
前記第２コンタクトは前記第１絶縁膜内に配置された請求項１０〜１３のいずれか１つに記載の半導体記憶装置。
【請求項１６】
半導体基板と、
前記半導体基板上に設けられた第１絶縁膜と、
前記半導体基板の終端部に接し、前記第１絶縁膜内に設けられ、金属を含む複数本の柱状の第１導電部材と、
を備え、
前記複数本の第１導電部材は、前記半導体基板の端縁に沿った複数の列に沿って配置されており、
隣り合う前記列間で、前記第１導電部材の前記列に沿った位置が異なっている半導体記憶装置。
【請求項１７】
前記第１絶縁膜内に設けられ、金属を含む枠状の第２導電部材をさらに備え、
前記複数の列は、前記第２導電部材に沿っている請求項１６記載の半導体記憶装置。
【請求項１８】
前記第２導電部材は前記半導体基板から離隔している請求項１７記載の半導体記憶装置。
【請求項１９】
前記半導体基板における前記終端部に囲まれた中央部上に設けられ、複数の第１導電膜が積層され、端部の形状が前記第１導電膜毎にテラスが形成された階段状である積層体と、
前記積層体を貫き、前記半導体基板に接続された半導体部材と、
前記半導体部材と前記第１導電膜との間に設けられた電荷蓄積部材と、
前記テラスにおいて前記第１導電膜に接続された第１コンタクトと、
をさらに備え、
前記第１絶縁膜は前記積層体の前記端部上にも配置されており、
前記第１コンタクトは前記第１絶縁膜内に配置された請求項１６〜１８のいずれか１つに記載の半導体記憶装置。
【請求項２０】
前記半導体基板における前記終端部と前記中央部との間の中間部上に設けられ、シリコン及び酸素を含む第２絶縁膜と、
前記第２絶縁膜上に設けられた第２導電膜と、
前記第２導電膜に接続された第２コンタクトと、
をさらに備え、
前記第１絶縁膜は前記第２導電膜上にも配置されており、
前記第２コンタクトは、前記第１絶縁膜内に配置された請求項１９記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリセルを３次元的に集積させた積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置においては、半導体基板上に電極膜と絶縁膜が交互に積層された積層体が設けられており、積層体を貫く半導体ピラーが設けられている。そして、電極膜と半導体ピラーの交差部分毎にメモリセルが形成される。積層体の端部は階段状に加工されており、各電極膜に上方からコンタクトが接続されている。
【０００３】
積層体の周囲には周辺回路が形成されている。周辺回路を構成するトランジスタのゲート等にも、上方からコンタクトが接続されている。また、半導体基板上には、積層体及び周辺回路を囲むように、枠状のエッジシールが設けられている。エッジシールは金属からなり、外部環境中の水分の侵入及びクラックの伝播を阻止する。このような積層型の半導体記憶装置においても、製造コストの低減が要求されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１７−５５０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態の目的は、製造コストが低い半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板の終端部上に設けられ、前記半導体基板の端縁に沿った枠状の開口部が形成された第１積層体と、前記開口部内に設けられ、シリコン及び酸素を含む第１絶縁膜と、前記半導体基板上に前記第１積層体及び前記第１絶縁膜を覆うように設けられ、シリコン及び酸素を含む第２絶縁膜と、前記端縁に沿った枠状であり、前記第１絶縁膜及び前記第２絶縁膜を貫通し、前記半導体基板に接し、金属を含む導電部材と、を備える。前記第１積層体は、前記半導体基板に接し、シリコン及び酸素を含む第３絶縁膜と、前記第３絶縁膜上に設けられた第１導電膜と、前記第１導電膜上に設けられ、組成が前記第１絶縁膜の組成、前記第２絶縁膜の組成及び前記第３絶縁膜の組成とは異なる第４絶縁膜と、前記第４絶縁膜上に設けられ、組成が前記第１絶縁膜の組成、前記第２絶縁膜の組成及び前記第３絶縁膜の組成とは異なる第５絶縁膜と、を有する。前記第４絶縁膜及び前記第５絶縁膜は、前記積層体から前記開口部内に向けて延出している。前記第１絶縁膜は、前記第４絶縁膜と前記第５絶縁膜の間に配置されている。前記第１絶縁膜及び前記第２絶縁膜は、前記導電部材に接している。前記第３絶縁膜、前記第１導電膜及び前記第５絶縁膜は、前記導電部材から離隔している。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置を示す平面図である。
【図２】図１に示すＡ−Ａ’線による断面図である。
【図３】図２の領域Ｂを示す一部拡大断面図である。
【図４】第１の実施形態の変形例に係る半導体記憶装置を示す断面図である。
【図５】第２の実施形態に係る半導体記憶装置を示す断面図である。
【図６】第３の実施形態に係る半導体記憶装置を示す断面図である。
【図７】第３の実施形態の第１の変形例に係る半導体記憶装置を示す断面図である。
【図８】第３の実施形態の第２の変形例に係る半導体記憶装置を示す断面図である。
【図９】第４の実施形態に係る半導体記憶装置を示す平面図である。
【図１０】図９に示すＣ−Ｃ’線による断面図である。
【発明を実施するための形態】
【０００８】
（第１の実施形態）
以下、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を示す平面図である。
図２は、図１に示すＡ−Ａ’線による断面図である。
図３は、図２の領域Ｂを示す一部拡大断面図である。
【０００９】
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。
本実施形態に係る半導体記憶装置は、積層型のＮＡＮＤフラッシュメモリである。
【００１０】
図１及び図２に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１０が設けられている。シリコン基板１０の形状は、矩形の板状である。シリコン基板１０上には、シリコン酸化物（ＳｉＯ）からなる層間絶縁膜９０が設けられている。
【００１１】
なお、本明細書において、「シリコン基板」とは、シリコン（Ｓｉ）を主成分とする基板をいう。他の構成要素についても同様であり、構成要素の名称に材料名が含まれている場合は、その構成要素の主成分はその材料である。また、一般にシリコンは半導体材料であるため、特段の説明が無い限り、シリコン基板は半導体基板である。他の部材についても同様であり、原則として、その部材の特性は、主成分の特性を反映している。例えば、「シリコン酸化膜」はシリコン酸化物を主成分とする絶縁膜である。また、本明細書においては、便宜上、シリコン基板１０から層間絶縁膜９０に向かう方向を「上」といい、その反対方向を「下」という。
【００１２】
半導体記憶装置１においては、その中央部に、メモリセル領域Ｒ１が設定されている。上方から見て、メモリセル領域Ｒ１の形状は、例えば矩形である。また、メモリセル領域Ｒ１を囲むように、枠状の周辺回路領域Ｒ２が設定されている。更に、周辺回路領域Ｒ２を囲むように、枠状の終端領域Ｒ３が設定されている。終端領域Ｒ３は半導体記憶装置１の端縁１ｅを含む。
【００１３】
シリコン基板１０の上層部分における複数の部分には、例えばシリコン酸化物からなるＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜）１２が設けられている。また、シリコン基板１０の上層部分におけるＳＴＩが設けられていない領域の一部には、ｎ形ウェル１３及びｐ形ウェル１４が形成されている。なお、本明細書において示す各部の導電形は一例であり、これには限定されない。例えば、ｎ形ウェル１３の替わりにｐ形ウェルが設けられていてもよく、ｐ形ウェル１４の替わりにｎ形ウェルが設けられていてもよい。
【００１４】
図２及び図３に示すように、終端領域Ｒ３においては、シリコン基板１０上に、終端積層体２０が設けられている。終端積層体２０においては、下から上に向かって、シリコン酸化膜２３、ポリシリコン膜２４、タングステンシリサイド膜（ＷＳｉ）２５、シリコン窒化膜（ＳｉＮ）２６及びシリコン窒化膜２７がこの順に積層されている。シリコン酸化膜２３は、例えば、シリコン基板１０の上面が熱酸化されて形成されたものであり、シリコン基板１０に接している。シリコン基板１０における終端積層体２０の直下域には、例えば、ＳＴＩ１２が配置されている。
【００１５】
終端積層体２０には、シリコン基板１０の端縁１０ｅに沿った枠状の開口部２１が形成されている。シリコン基板１０における開口部２１の直下域には、ｐ形ウェル１４が形成されており、このｐ形ウェル１４の中央部の上部には、ｐ＋形コンタクト層１５が形成されている。なお、ｐ＋形コンタクト層１５の替わりにｎ＋形コンタクト層が設けられていてもよく、ｐ＋形コンタクト層及びｎ＋形コンタクト層の双方が設けられていてもよい。上方から見て、ｐ形ウェル１４及びｐ＋形コンタクト層１５の形状は、シリコン基板１０の端縁１０ｅに沿った枠状である。シリコン基板１０の上面上であって開口部２１内には、シリコン酸化膜２８が設けられている。シリコン酸化膜２８上であって、シリコン酸化膜２３、ポリシリコン膜２４及びタングステンシリサイド膜２５の側面上には、シリコン窒化物からなる側壁２９が設けられている。
【００１６】
そして、シリコン窒化膜２６は、側壁２９の表面及びシリコン酸化膜２８の上面に沿って、開口部２１内に向けて延出している。開口部２１内におけるシリコン窒化膜２６上には、シリコン酸化膜３０が設けられている。シリコン窒化膜２７は、シリコン酸化膜３０の上面に沿って、開口部２１内に向けて延出している。従って、シリコン酸化膜３０は、シリコン窒化膜２６とシリコン窒化膜２７との間に配置されている。シリコン窒化膜２７は開口部２１の幅方向中央部において分断されており、開口部２７ａが形成されている。
【００１７】
シリコン窒化膜２７及びシリコン酸化膜３０上には、終端積層体２０及びシリコン酸化膜３０を覆うように、層間絶縁膜９０が配置されている。そして、層間絶縁膜９０、シリコン酸化膜３０、シリコン窒化膜２６及びシリコン酸化膜２８内には、これらの膜を貫通するように、上下方向に延びるエッジシール３３が設けられている。エッジシール３３は、層間絶縁膜９０、シリコン酸化膜３０、シリコン窒化膜２６、シリコン酸化膜２８及びｐ＋形コンタクト層１５に接している。一方、エッジシール３３はシリコン窒化膜２７の開口部２７ａ内に配置されており、シリコン窒化膜２７からは離隔されている。
【００１８】
上方から見て、エッジシール３３の形状は、シリコン基板１０の端縁１０ｅ（図１参照）に沿った枠状である。エッジシール３３の下端はｐ＋形コンタクト層１５を介してシリコン基板１０に接続されている。エッジシール３３においては、例えばタングステン（Ｗ）からなる本体部３４が設けられており、本体部３４の下面上及び側面上に、チタン窒化層（ＴｉＮ）及びチタン層（Ｔｉ）が積層されたバリアメタル層３５が設けられている。
【００１９】
終端領域Ｒ３においては、例えば、開口部２１は二重に形成されている。この場合、エッジシール３３は各開口部２１に１本ずつ、合計で２本設けられている。なお、開口部２１及びエッジシール３３の数は、２つには限定されない。
【００２０】
図１及び図２に示すように、周辺回路領域Ｒ２においては、シリコン基板１０の上層部分及び層間絶縁膜９０内に、周辺回路が形成されている。周辺回路を構成する回路要素として、ｎ形ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）、ｐ形ＭＯＳＦＥＴ、抵抗素子及びキャパシタ等が形成されている。
【００２１】
以下、回路要素の１つとして、ｎ形ＭＯＳＦＥＴ４１を例に挙げて説明する。ｎ形ＭＯＳＦＥＴ４１においては、シリコン基板１０の上層部分がＳＴＩ１２によってアクティブエリアに区画されており、アクティブエリア内にｐ形ウェル１４が形成されている。ｐ形ウェル１４の上部には、２つのｎ＋形のソース・ドレイン領域１６が相互に離隔して形成されている。ｐ形ウェル１４における２つのソース・ドレイン領域１６間はチャネル領域となっており、チャネル領域の直上域には、ゲート積層体４０が設けられている。
【００２２】
ゲート積層体４０においては、下から上に向かって、シリコン酸化膜２３、ポリシリコン膜２４、タングステンシリサイド膜２５、シリコン窒化膜２６及びシリコン窒化膜２７がこの順に積層されている。また、シリコン酸化膜２３、ポリシリコン膜２４及びタングステンシリサイド膜２５からなる積層体の側面上には側壁２９が設けられている。周辺回路領域Ｒ２に配置されたシリコン酸化膜２３、ポリシリコン膜２４、タングステンシリサイド膜２５、シリコン窒化膜２６、シリコン窒化膜２７及び側壁２９は、終端領域Ｒ３に配置されたシリコン酸化膜２３、ポリシリコン膜２４、タングステンシリサイド膜２５、シリコン窒化膜２６、シリコン窒化膜２７及び側壁２９と同じ工程で形成されたものであり、各膜の組成及び厚さは、相互に略等しい。
【００２３】
層間絶縁膜９０内におけるタングステンシリサイド膜２５の直上域及びソース・ドレイン領域１６の直上域には、上下方向に延びるコンタクト４３が設けられており、タングステンシリサイド膜２５及びソース・ドレイン領域１６にそれぞれ接続されている。なお、図２においては、タングステンシリサイド膜２５に接続されたコンタクト４３のみを示している。タングステンシリサイド膜２５に接続されたコンタクト４３は、層間絶縁膜９０、シリコン窒化膜２７、シリコン窒化膜２６を貫いている。
【００２４】
メモリセル領域Ｒ１においては、シリコン基板１０の上層部分にｎ形ウェル１３が形成されている。このｎ形ウェル１３の上層部分の一部にｐ形ウェル１４が形成されている。ｐ形ウェル１４上には、メモリ積層体５０が設けられている。メモリ積層体５０においては、例えばタングステン、チタン窒化物及びチタンからなる複数枚の電極膜５１と、複数枚のシリコン酸化膜５２とが、交互に積層されている。
【００２５】
メモリ積層体５０の中央部５０ａ内には、上下方向に延びるシリコンピラー５３が設けられている。シリコンピラー５３の形状は、例えば下端が閉塞した略円筒形であり、内部にシリコン酸化物からなるコア部材（図示せず）が設けられている。シリコンピラー５３の周囲には、メモリ膜５４が設けられている。メモリ膜５４の形状は略円筒形である。メモリ積層体５０の中央部５０ａ上には、ビット線５６が設けられている。シリコンピラー５３の下端はシリコン基板１０に接続され、上端はビット線５６に接続されている。
【００２６】
メモリ膜５４においては、内側から外側に向かって、トンネル絶縁膜、電荷蓄積膜及びブロック絶縁膜がこの順に設けられている。トンネル絶縁膜は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、単層のシリコン酸化膜、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたＯＮＯ膜である。電荷蓄積膜は電荷を蓄積する能力がある膜であり、例えば電子のトラップサイトを含む材料からなり、例えば、シリコン窒化物からなる。ブロック絶縁膜は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜であり、例えば、単層のシリコン酸化膜、又は、シリコン酸化層とアルミニウム酸化層等の高誘電率層が積層された多層膜である。
【００２７】
シリコンピラー５３の周囲に電荷蓄積膜を含むメモリ膜５４が設けられていることにより、シリコンピラー５３と電極膜５１との間に電荷蓄積膜が配置され、シリコンピラー５３と電極膜５１との交差部分毎にメモリセルトランジスタが形成される。このため、１本のシリコンピラー５３について、複数のメモリセルトランジスタが上下方向に沿って配列され、直列に接続される。また、メモリ積層体５０の中央部５０ａ内には複数本のシリコンピラー５３が平面的に配置されているため、中央部５０ａ内において、メモリセルトランジスタは三次元的に配列されている。なお、電荷蓄積膜はポリシリコン等の導電性材料により形成してもよい。この場合、電荷蓄積膜は電極膜５１毎に分断される。
【００２８】
メモリ積層体５０の端部５０ｂの形状は階段状であり、電極膜５１毎にテラスＴが形成されている。層間絶縁膜９０は、端部５０ｂ上にも配置され、端部５０ｂを覆っている。層間絶縁膜９０におけるテラスＴの直上域には、上下方向に延びるコンタクト６３が設けられている。コンタクト６３は層間絶縁膜９０を貫き、テラスＴにおいて電極膜５１に接続されている。
【００２９】
メモリセル領域Ｒ１に設けられたコンタクト６３、周辺回路領域Ｒ２に設けられたコンタクト４３、終端領域Ｒ３に設けられたエッジシール３３は、同じ工程において形成されたものであり、その構成は略同じである。すなわち、例えばタングステンからなる本体部３４の下面上及び側面上に、例えばチタン窒化層及びチタン層が積層されたバリアメタル層３５が形成されている。
【００３０】
次に、本実施形態に係る半導体記憶装置１の製造方法について説明する。
図１〜図３に示すように、先ず、シリコン基板１０としてのシリコンウェーハを用意し、その上層部分に、ＳＴＩ１２、ｎ形ウェル１３及びｐ形ウェル１４を形成する。次に、熱酸化処理を施すことにより、シリコン基板１０の上面にシリコン酸化膜２３を形成する。次に、ポリシリコン膜２４及びタングステンシリサイド膜２５を形成する。これにより、シリコン基板１０上の全面に、シリコン酸化膜２３、ポリシリコン膜２４及びタングステンシリサイド膜２５からなる積層体が形成される。
【００３１】
次に、この積層体をパターニングして、選択的に除去する。これにより、メモリセル領域Ｒ１から積層体が除去される。また、周辺回路領域Ｒ２において、ゲート積層体４０の下部が形成される。更に、終端領域Ｒ３において、開口部２１が形成される。
【００３２】
次に、例えば熱酸化処理を施して、シリコン基板１０の上面における露出領域に、シリコン酸化膜２８を形成する。次に、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によりシリコン窒化物を堆積させて、エッチバックすることにより、側壁２９を形成する。次に、終端積層体２０及びゲート積層体４０等をマスクとして不純物をイオン注入することにより、ｐ＋形コンタクト層１５を形成する。また、ゲート積層体４０をマスクとして不純物をイオン注入することにより、ｐ形ウェル１４の上部におけるゲート積層体４０の直下域を挟む領域に、ソース・ドレイン領域１６を形成する。
【００３３】
次に、シリコン窒化物を堆積させることにより、シリコン窒化膜２６を形成する。次に、シリコン酸化物を堆積させて、シリコン窒化膜２６をストッパとしてＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）等の平坦化処理を施す。これにより、積層体間にシリコン酸化膜３０が形成される。次に、シリコン窒化物を堆積させることにより、シリコン窒化膜２７を形成する。次に、開口部２１の直上域の一部において、シリコン窒化膜２７を選択的に除去することにより、開口部２７ａを形成する。
【００３４】
次に、シリコン酸化膜５２及びシリコン窒化膜（図示せず）を交互に形成することにより、メモリ積層体５０を形成する。次に、メモリセル領域Ｒ１において、メモリ積層体５０上にレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしたエッチングと、このレジスト膜のスリミングを繰り返す。これにより、メモリ積層体５０が周辺回路領域Ｒ２及び終端領域Ｒ３から除去されて、メモリセル領域Ｒ１のみに残留する。また、メモリセル領域Ｒ１において、メモリ積層体５０の端部５０ｂが階段状に加工されて、シリコン窒化膜（図示せず）毎にテラスＴが形成される。次に、メモリ積層体５０の中央部５０ａに上下方向に延びるメモリホールを形成し、このメモリホールの内面上にメモリ膜５４を形成し、メモリホール内にシリコンピラー５３を形成する。シリコンピラー５３はシリコン基板１０に接続させる。
【００３５】
次に、例えばＴＥＯＳ（Tetraethyl orthosilicate：Si(OC2H5)4）を原料としたＣＶＤ法により、全面にシリコン酸化物を堆積させて、メモリ積層体５０の最上層のシリコン窒化膜（図示せず）をストッパとしてＣＭＰを施すことにより、層間絶縁膜９０の下部を形成する。次に、メモリ積層体５０を貫通するスリット（図示せず）を形成する。次に、スリットを介してシリコン窒化膜を電極膜５１に置換する。次に、スリット内に絶縁部材を形成する。このとき、必要に応じて、絶縁部材内にシリコン基板１０に接続される導電部材を埋め込む。次に、メモリ積層体５０の中央部５０ａ上にビット線５６を形成し、シリコンピラー５３に接続する。次に、ＴＥＯＳを原料としたＣＶＤ法によりシリコン酸化物を堆積させて、層間絶縁膜９０の上部を形成する。
【００３６】
次に、リソグラフィ法及びＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法により、層間絶縁膜９０内に、トレンチ３６、コンタクトホール４６及びコンタクトホール６６を一括で形成する。
【００３７】
トレンチ３６は終端領域Ｒ３に枠状に形成し、層間絶縁膜９０、シリコン酸化膜３０、シリコン窒化膜２６及びシリコン酸化膜２８を貫通させて、ｐ＋形コンタクト層１５に到達させる。トレンチ３６はシリコン窒化膜２７の開口部２７ａ内を通過するように形成し、シリコン窒化膜２７からは離隔させる。
【００３８】
コンタクトホール４６は周辺回路領域Ｒ２に略円柱状に形成し、層間絶縁膜９０、シリコン窒化膜２７、シリコン窒化膜２６を貫通させて、タングステンシリサイド膜２５に到達させる。
【００３９】
コンタクトホール６６はメモリセル領域Ｒ１に略円柱状に形成し、層間絶縁膜９０を貫通させて、電極膜５１に到達させる。
【００４０】
次に、全面にチタンを堆積させ、次にチタン窒化物を堆積させることにより、バリアメタル層３５を形成する。次に、全面にタングステンを堆積させることにより、本体部３４を形成する。次に、ＣＭＰ又はエッチング等の手段により、層間絶縁膜９０の上面上から本体部３４及びバリアメタル層３５を除去すると共に、トレンチ３６内、コンタクトホール４６内及びコンタクトホール６６内に残留させる。これにより、トレンチ３６内にエッジシール３３が形成され、コンタクトホール４６内にコンタクト４３が形成され、コンタクトホール６６内にコンタクト６３が形成される。次に、シリコンウェーハ及びその上に形成された構造体をダイシングして、複数のチップに切り分ける。このようにして、本実施形態に係る半導体記憶装置１が製造される。
【００４１】
次に、本実施形態の効果について説明する。
本実施形態においては、終端領域Ｒ３にエッジシール３３が設けられている。エッジシール３３は金属を含み、下端はシリコン基板１０に接し、上端は層間絶縁膜９０の上面に達している。これにより、シリコンウェーハをダイシングする際に、ダイシングラインを起点としてクラックが発生しても、エッジシール３３によって伝播が阻止されて、クラックが周辺回路領域Ｒ２内及びメモリセル領域Ｒ１内に進入することを回避できる。また、エッジシール３３が大気中の水分の拡散を阻止するため、水分が周辺回路領域Ｒ２内及びメモリセル領域Ｒ１内に侵入することを抑制できる。このため、本実施形態に係る半導体記憶装置１は信頼性が高い。
【００４２】
また、本実施形態においては、エッジシール３３を形成するためのトレンチ３６と、コンタクト４３を形成するためのコンタクトホール４６と、コンタクト６３を形成するためのコンタクトホール６６を、同じ工程で一括して形成している。これにより、工程数を削減し、半導体記憶装置１の製造コストを低減することができる。
【００４３】
このとき、終端領域Ｒ３においては、シリコン窒化膜２７に開口部２７ａを形成した後で、トレンチ３６を形成しているため、トレンチ３６を形成する際に、シリコン窒化膜２７をエッチングする必要がない。これにより、トレンチ３６をコンタクトホール４６及び６６よりも深く形成し、確実にシリコン基板１０に到達させることができる。
【００４４】
なお、仮に、シリコン窒化膜２７に開口部２７ａを形成しないと、トレンチ３６を形成する際に、シリコン窒化膜２７もエッチングすることになる。この場合、シリコン窒化膜２７は、シリコン酸化物からなる層間絶縁膜９０及びシリコン酸化膜３０よりもエッチングされにくいため、トレンチ３６の形成深さが不十分になる可能性がある。特に、円柱状のコンタクトホール４６及び６６とライン状のトレンチ３６を同時に形成する場合に、エッチング条件を円柱状のコンタクトホール４６及び６６に合わせて最適化すると、ライン状のトレンチ３６のエッチングが不十分になりやすい。また、コンタクトホール６６の形成は電極膜５１で止める必要があるため、過剰にオーバーエッチングすることも困難である。この結果、トレンチ３６がシリコン基板１０まで到達せず、従って、エッジシール３３がシリコン基板１０に接しない可能性がある。この場合は、クラックの伝播及び水分の侵入を確実に阻止することができない。
【００４５】
これに対して、本実施形態によれば、トレンチ３６に開口部２７ａ内を通過させて、シリコン窒化膜２７が介在しないようにしている。このため、コンタクトホール４６及び６６よりも深いトレンチ３６を、確実に形成して、シリコン基板１０に到達させることができる。
【００４６】
（第１の実施形態の変形例）
次に、第１の実施形態の変形例について説明する。
図４は、本変形例に係る半導体記憶装置を示す断面図である。
図４は、図２の領域Ｂに相当する領域を示す。
【００４７】
図４に示すように、本変形例に係る半導体記憶装置１ａにおいては、終端領域Ｒ３において、シリコン窒化膜２６に開口部２６ａが形成されている。開口部２６ａ内には層間絶縁膜９０の一部が進入している。そして、エッジシール３３は開口部２６ａ内に配置されており、シリコン窒化膜２６からは離隔されている。
【００４８】
本変形例においては、シリコン窒化膜２６を形成した後、例えば、リソグラフィ法及びＲＩＥ法により、シリコン窒化膜２６を選択的に除去して、開口部２６ａを形成する。そして、開口部２６ａ内を通過するように、トレンチ３６を形成する。
【００４９】
本変形例によれば、トレンチ３６を形成する際に、シリコン窒化膜２６をエッチングする必要がないため、トレンチ３６の形成がより一層容易になる。
本変形例における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００５０】
（第２の実施形態）
次に、第２の実施形態について説明する。
図５は、本実施形態に係る半導体記憶装置を示す断面図である。
図５が示す断面は、図１に示すＡ−Ａ’線による断面に相当する。
【００５１】
図５に示すように、本実施形態に係る半導体記憶装置２においては、終端領域Ｒ３において、終端積層体２０に広い開口部２２が形成されている。上方から見て、開口部２２の形状は、シリコン基板１０の端縁１０ｅ（図１参照）に沿った枠状である。開口部２２内には層間絶縁膜９０の一部が配置されている。換言すれば、終端積層体２０は、開口部２２を挟んで、内側の終端積層体２０ａと外側の終端積層体２０ｂとに分断されている。
【００５２】
そして、上方から見て、半導体記憶装置２に設けられた全てのエッジシール３３、例えば、２本のエッジシール３３は、１ヶ所の開口部２２内に配置されている。エッジシール３３は層間絶縁膜９０を貫き、下端がシリコン基板１０に接続されている。シリコン基板１０における開口部２２の直下域には、ｎ形ウェル１３、ｐ形ウェル１４及びｐ＋形コンタクト層１５等の不純物拡散層は形成されていない。なお、シリコン基板１０における開口部２２の直下域には、何らかの不純物拡散層が形成されていてもよい。
【００５３】
開口部２２の底部において、シリコン基板１０と層間絶縁膜９０とは接しているか、又は、プロセス上必要なシリコン酸化膜（図示せず）を挟んでいる。このため、シリコン基板１０と層間絶縁膜９０との間には、シリコン酸化物以外の材料、例えば、シリコン窒化物及び金属等は設けられていない。
【００５４】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
本実施形態においては、周辺回路領域Ｒ２にｎ形ＭＯＳＦＥＴ４１等の回路素子を形成し、全面にシリコン窒化膜２７を形成した後、終端領域Ｒ３において、シリコン酸化膜２３、ポリシリコン膜２４、タングステンシリサイド膜２５、シリコン窒化膜２６及びシリコン窒化膜２７からなる積層体を選択的に除去して、開口部２２を形成する。そして、層間絶縁膜９０を形成した後、層間絶縁膜９０内に、トレンチ３６、コンタクトホール４６及びコンタクトホール６６を一括で形成する。
【００５５】
次に、本実施形態の効果について説明する。
本実施形態においては、トレンチ３６を形成する際には、実質的に層間絶縁膜９０のみをエッチングすればよく、シリコン酸化物以外の材料、例えば、シリコン窒化物をエッチングする必要がない。この結果、トレンチ３６を深く形成し、シリコン基板１０に確実に到達させることができる。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００５６】
（第３の実施形態）
次に、第３の実施形態について説明する。
図６は、本実施形態に係る半導体記憶装置を示す断面図である。
図６が示す断面は、図１に示すＡ−Ａ’線による断面に相当する。
【００５７】
図６に示すように、本実施形態に係る半導体記憶装置３においては、各エッジシール３３の直下域に終端積層体２０ｃが設けられている。上方から見て、終端積層体２０ｃの形状は、シリコン基板１０の端縁１０ｅ（図１参照）に沿った枠状である。また、上方から見て、終端積層体２０ｃの幅は、エッジシール３３の幅よりも広い。
【００５８】
終端積層体２０ｃの積層構造は、ゲート積層体４０の積層構造と同じである。すなわち、終端積層体２０ｃにおいては、下から上に向かって、シリコン酸化膜２３、ポリシリコン膜２４、タングステンシリサイド膜２５、シリコン窒化膜２６及びシリコン窒化膜２７がこの順に積層されている。そして、エッジシール３３は、層間絶縁膜９０、シリコン窒化膜２７及びシリコン窒化膜２６を貫き、タングステンシリサイド膜２５に接している。このため、上下方向におけるエッジシール３３の下端の位置は、コンタクト４３の下端の位置と略等しい。
【００５９】
本実施形態によれば、エッジシール３３の直下域に終端積層体２０ｃが設けられているため、エッジシール３３の下端の位置をシリコン基板１０の上面よりも高くしても、エッジシール３３及び終端積層体２０ｃによって連続した壁構造体を形成することができる。これにより、クラックおよび水分が周辺回路領域Ｒ２及びメモリセル領域Ｒ１内に進入することを防止できる。また、トレンチ３６をコンタクトホール４６と同じ深さまで形成すればよいため、終端積層体２０ｃを設けない場合と比較して、トレンチ３６を浅くすることができる。このため、トレンチ３６の形成が容易である。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００６０】
（第３の実施形態の第１の変形例）
次に、第３の実施形態の第１の変形例について説明する。
図７は、本変形例に係る半導体記憶装置を示す断面図である。
図７が示す断面は、図１に示すＡ−Ａ’線による断面に相当する。
【００６１】
図７に示すように、本変形例に係る半導体記憶装置３ａは、前述の第３の実施形態に係る半導体記憶装置３（図６参照）と比較して、終端積層体２０ｃのポリシリコン膜２４がゲート積層体４０のポリシリコン膜２４よりも厚い点が異なっている。このため、終端積層体２０ｃにおけるタングステンシリサイド膜２５の上面は、ゲート積層体４０におけるタングステンシリサイド膜２５の上面よりも高い。
【００６２】
本変形例によれば、第３の実施形態と比較して、エッジシール３３の下端の位置をより高くできるため、トレンチ３６をより浅くすることができる。この結果、トレンチ３６の形成がより容易である。
本変形例における上記以外の構成、製造方法及び効果は、前述の第３の実施形態と同様である。
【００６３】
（第３の実施形態の第２の変形例）
次に、第３の実施形態の第２の変形例について説明する。
図８は、本変形例に係る半導体記憶装置を示す断面図である。
図８が示す断面は、図１に示すＡ−Ａ’線による断面に相当する。
【００６４】
図８に示すように、本変形例に係る半導体記憶装置３ｂは、前述の第３の実施形態の第１の変形例に係る半導体記憶装置３ａ（図７参照）と比較して、終端積層体２０ｃの替わりに、枠状部材７１が設けられている点が異なっている。上方から見て、枠状部材７１の形状は、終端積層体２０ｃと同様な枠状であり、その幅はエッジシール３３の幅よりも広い。
【００６５】
枠状部材７１は、例えば、単一の材料により形成されている。例えば、枠状部材７１は、タングステン、チタン窒化物若しくはポリシリコン等の導電性材料、又は、シリコン窒化物等の絶縁性材料により形成されている。又は、枠状部材７１においては、エッジシール３３と同様に、タングステンからなる本体部と、本体部の下面上及び側面上に設けられたバリアメタル層とが設けられていてもよい。
本変形例における上記以外の構成、製造方法及び効果は、前述の第３の実施形態の第１の変形例と同様である。
【００６６】
次に、第４の実施形態について説明する。
図９は、本実施形態に係る半導体記憶装置を示す平面図である。
図１０は、図９に示すＣ−Ｃ’線による断面図である。
【００６７】
図９及び図１０に示すように、本実施形態に係る半導体記憶装置４は、前述の第１の実施形態に係る半導体記憶装置１（図１〜図３参照）と比較して、エッジシール３３の河内に、エッジシール７２及び７３が設けられている点が異なっている。エッジシール７２は、例えば２本設けられている。上方から見て、エッジシール７２の形状は、シリコン基板１０の端縁１０ｅ（図１参照）に沿った枠状であり、局所的に見ればライン状である。但し、エッジシール７２の下端はシリコン基板１０まで到達しておらず、シリコン基板１０から離隔している。
【００６８】
一方、エッジシール７３の形状は略柱状であり、例えば、略楕円柱状、略長円柱状又は略真円柱状である。エッジシール７３は多数設けられている。エッジシール７３はシリコン基板１０まで到達しており、シリコン基板１０に接続されている。上方から見て、エッジシール７３は、シリコン基板１０の端縁１０ｅに沿った複数の枠状の列７４に沿って配置されている。エッジシール７３は千鳥状に配列されている。すなわち、隣り合う列７４間で、エッジシール７３の列７４に沿った位置が異なっている。例えば、エッジシール７３は、水平方向に延びる仮想的な直線であって、どのエッジシール７３内も通過せずに、半導体記憶装置４の外部から周辺回路領域Ｒ２内に到達するような直線が存在しないように配列されている。
【００６９】
各エッジシール７２及び７３の構成は、第１の実施形態におけるエッジシール３３（図３参照）と同様である。すなわち、例えばタングステンからなる本体部３４の下面上及び側面上に、例えばチタン窒化層及びチタン層が積層されたバリアメタル層３５が設けられている。
【００７０】
次に、本実施形態の効果について説明する。
本実施形態においては、エッジシール７３の形状が柱状である。このため、エッジシール７３を形成するためのホールの形状は、コンタクトホール４６及び６６と同様にホール状である。従って、コンタクトホール４６及び６６の形成に最適化したエッチング条件により、エッジシール７３を形成するためのホールも精度良く形成することができる。この結果、エッジシール７３をシリコン基板１０にまで到達させることができる。これにより、上下方向において隙間のない保護を実現することができる。
【００７１】
また、本実施形態においては、エッジシール７３を千鳥状に配列している。このため、半導体記憶装置４の側面から周辺回路領域Ｒ２に至る経路上に、エッジシール７３が介在する可能性が高い。これにより、クラック及び水分の進入を効果的に抑制することができる。特に、多数のエッジシール７３を、水平方向に延びる仮想的な直線であって、どのエッジシール７３内も通過せずに、半導体記憶装置４の外部から周辺回路領域Ｒ２内に到達するような直線が存在しないように配列すれば、より隙間が少ない保護を実現することができる。
【００７２】
更に、本実施形態においては、枠状のエッジシール７２が設けられている。柱状のエッジシール７３と枠状のエッジシール７２を併設することにより、より効果的に半導体記憶装置４の内部を保護することができる。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００７３】
以上説明した実施形態によれば、製造コストが低い半導体記憶装置を実現することができる。
【００７４】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態は、相互に組み合わせて実施することもできる。
【符号の説明】
【００７５】
１、１ａ：半導体記憶装置、１ｅ：端縁、２、３、３ａ、３ｂ、４：半導体記憶装置、１０：シリコン基板、１０ｅ：端縁、１２：ＳＴＩ、１３：ｎ形ウェル、１４：ｐ形ウェル、１５：ｐ＋形コンタクト層、１６：ソース・ドレイン領域、２０、２０ａ、２０ｂ、２０ｃ：終端積層体、２１、２２：開口部、２３：シリコン酸化膜、２４：ポリシリコン膜、２５：タングステンシリサイド膜、２６：シリコン窒化膜、２６ａ：開口部、２７：シリコン窒化膜、２７ａ：開口部、２８：シリコン酸化膜、２９：側壁、３０：シリコン酸化膜、３３：エッジシール、３４：本体部、３５：バリアメタル層、３６：トレンチ、４０：ゲート積層体、４１：ｎ形ＭＯＳＦＥＴ、４３：コンタクト、４６：コンタクトホール、５０：メモリ積層体、５０ａ：中央部、５０ｂ：端部、５１：電極膜、５２：シリコン酸化膜、５３：シリコンピラー、５４：メモリ膜、５６：ビット線、６３：コンタクト、６６：コンタクトホール、７１：枠状部材、７２、７３：エッジシール、７４：列、９０：層間絶縁膜、Ｂ：領域、Ｒ１：メモリセル領域、Ｒ２：周辺回路領域、Ｒ３：終端領域、Ｔ：テラス
【図１】
2019009385.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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