(57)【要約】 【課題】製造工程およびコストの増大を抑制しつつ、導電層と絶縁層との積層体のそれぞれの導電層にコンタクトプラグを容易に接続することができる半導体装置およびその製造方法を提供する。【解決手段】本実施形態による半導体装置は、交互に積層された複数の導電層と複数の第１絶縁層とを含む積層体を備える。積層体は、少なくとも１辺に導電層および第１絶縁層を段とする階段部を含む。第１絶縁層と材質の異なる第２絶縁層が、階段部の第１絶縁層の上面上に設けられている。第２絶縁層は、同一の第１絶縁層上の導電層から離間している。第３絶縁層は、階段部上に設けられている。複数のコンタクトは、階段部のそれぞれの段上にある第１、第２および第３絶縁層内に設けられている。複数のコンタクトは、第３絶縁層の上面から第１絶縁層の下の導電層まで達する。【選択図】図４
2019153693.tif 000002
【特許請求の範囲】
【請求項１】
交互に積層された複数の導電層と複数の第１絶縁層とを含み、少なくとも１辺に前記導電層および前記第１絶縁層を段とする階段部を含む積層体と、
前記階段部の前記第１絶縁層の上面上に設けられ、かつ、同一の前記第１絶縁層上の前記導電層から離間しており、前記第１絶縁層と材質の異なる第２絶縁層と、
前記階段部上に設けられた第３絶縁層と、
前記階段部のそれぞれの段上にある前記第１、第２および第３絶縁層内に設けられ、前記第３絶縁層の上面から前記第１絶縁層の下の前記導電層まで達する複数のコンタクトとを備えた半導体装置。
【請求項２】
同一の前記第１絶縁層上において前記第２絶縁層と前記導電層との間には間隙がある、請求項１に記載の半導体装置。
【請求項３】
同一の前記第１絶縁層上において前記第２絶縁層と前記導電層との間の間隙には、前記第３絶縁層が設けられている、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１および第３絶縁層は、酸化層であり、
前記第２絶縁層は、窒化膜である、請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記導電層は、タングステンまたはドープトシリコンである、請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
基板の上方に、第１絶縁層と第２絶縁層とを交互に積層して積層体を形成し、
前記積層体の少なくとも１辺を階段状に加工し、前記第２絶縁層を段の踏み面部上に残置させるように階段部を形成し、
前記階段部の蹴上げ部と該蹴上げ部の下段の前記踏み面部との間のコーナー部にある前記第２絶縁層を部分的に除去し、
前記階段部上に第３絶縁層を形成し、
前記踏み面部に残置された前記第２絶縁層を残したまま、前記第１絶縁層の下にある前記第２絶縁層を導電層に置換し、
前記階段部上の前記第３絶縁層、前記第２絶縁層および前記第１絶縁層を貫通し、前記第３絶縁層の上面から前記第１絶縁層の下の前記導電層まで達するコンタクトを形成することを具備する半導体装置の製造方法。
【請求項７】
前記コーナー部にある前記第２絶縁層を部分的に除去することによって、同一の前記第１絶縁層上において前記第２絶縁層と前記導電層との間には間隙が形成される、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第３絶縁層の形成において、同一の前記第１絶縁層上における前記第２絶縁層と前記導電層との間の間隙には前記第３絶縁層が埋め込まれる、請求項６または請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-only Memory）等の半導体記憶装置は、メモリセルを３次元的に配列した立体型メモリセルアレイを備えている場合がある。このようなメモリセルアレイは、ワード線として機能する導電層と絶縁層とを交互に積層した積層体を有する。その積層体の各導電層にコンタクトプラグを接続するために、積層体の辺が階段状に加工されている。階段部上の層間絶縁膜の厚みは、積層体の上段と下段とで階段部の段差によって相違する。従って、層間絶縁膜にコンタクトホールを形成する際に、積層体の上段ではオーバーエッチングが生じやすく、積層体の下段ではアンダーエッチングが生じ易い。
【０００３】
これに対し、積層体の階段部形成後、階段部上にエッチングストッパ膜を成膜し、その上に層間絶縁膜を形成することが考えられる。しかし、エッチングストッパ膜は積層体の階段部の形状に沿って形成され、階段部の側面（蹴上げ部）にも形成される。従って、エッチングストッパ膜は、その厚みの分だけコンタクト領域へせり出し、同一コンタクト領域においてエッチングストッパ膜の厚みの異なる領域が生じてしまう。これは、導電体とコンタクトとの接続を困難にしてしまう。また、階段部の形成後にエッチングストッパ膜を堆積すると、周辺回路領域のエッチングストッパ膜を除去するために、リソグラフィ工程の追加が必要になる。従って、製造工程が長くなり、製造コストが増大する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１６６０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
製造工程およびコストの増大を抑制しつつ、導電層と絶縁層との積層体のそれぞれの導電層にコンタクトプラグを容易に接続することができる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体装置は、交互に積層された複数の導電層と複数の第１絶縁層とを含む積層体を備える。積層体は、少なくとも１辺に導電層および第１絶縁層を段とする階段部を含む。第１絶縁層と材質の異なる第２絶縁層が、階段部の第１絶縁層の上面上に設けられている。第２絶縁層は、同一の第１絶縁層上の導電層から離間している。第３絶縁層は、階段部上に設けられている。複数のコンタクトは、階段部のそれぞれの段上にある第１、第２および第３絶縁層内に設けられている。複数のコンタクトは、第３絶縁層の上面から第１絶縁層の下の導電層まで達する。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る半導体装置におけるメモリセルアレイの構成の一例を示す図。
【図２】導電膜が、複数の導電層（ワード線）及び層間の絶縁層を貫通する部分の拡大断面。
【図３】メモリセルアレイの構成の一例を示す概略平面図。
【図４】図３の４−４線に沿った階段部の断面図。
【図５】第１実施形態による半導体装置の製造方法の一例を示す断面図。
【図６】図５に続く、半導体装置の製造方法の一例を示す断面図。
【図７】図６に続く、半導体装置の製造方法の一例を示す断面図。
【図８】図７に続く、半導体装置の製造方法の一例を示す断面図。
【図９】図８に続く、半導体装置の製造方法の一例を示す断面図。
【図１０】第１実施形態の変形例による半導体装置の製造方法を示す断面図。
【図１１】図１０に続く、半導体装置の製造方法の一例を示す断面図。
【図１２】第２実施形態による半導体装置の構成例を示す断面図。
【図１３】第３実施形態による半導体装置の構成例を示す断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
【０００９】
図１は、第１実施形態に係る半導体装置におけるメモリセルアレイの構成の一例を示す図である。なお、図１においては、図を見易くするために、メモリホール１１３内に形成された絶縁膜以外の絶縁部分については図示を省略している。また、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
【００１０】
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１００の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。複数のワード線（導電層）ＷＬはＺ方向に積層されている。
【００１１】
図１に示すように、半導体基板１００には、ｎ型ウェル領域１０１が形成され、ｎ型ウェル領域１０１上にｐ型ウェル領域１０２が形成されている。ｐ型ウェル領域１０２上には、複数のＮＡＮＤストリングＮＳが形成されている。具体的には、ｐ型ウェル領域１０２上には、セレクトゲート線ＳＧＳとして機能する複数の配線層１１０と、ワード線ＷＬとして機能する複数の配線層１１１と、セレクトゲート線ＳＧＤとして機能する複数の配線層１１２とが形成されている。
【００１２】
配線層１１０は、例えば４層で形成され、複数のＮＡＮＤストリングＮＳで共通のセレクトゲート線ＳＧＳに電気的に接続され、２つの選択トランジスタＳＴ２のゲート電極として機能する。
【００１３】
配線層１１１は、例えば８層で形成され、層ごとに共通のワード線ＷＬに電気的に接続されている。
【００１４】
配線層１１２は、例えば４層で形成され、ＮＡＮＤストリングＮＳごとに対応するセレクトゲート線ＳＧＤに接続され、各々が１つの選択トランジスタＳＴ１のゲート電極として機能する。
【００１５】
メモリホール１１３は、配線層１１０、１１１、１１２を貫通し、ｐ型ウェル領域１０２に達するように形成されている。メモリホール１１３の側面には、ブロック絶縁膜１１４、電荷蓄積層１１５（絶縁膜）、及びゲート絶縁膜１１６が順に形成されている。メモリホール１１３内には、導電膜１１７が埋め込まれている。導電膜１１７は、ＮＡＮＤストリングＮＳの電流経路として機能する。導電膜１１７の上端には、ビット線ＢＬとして機能する配線層１１８が形成されている。
【００１６】
以上のように、ｐ型ウェル領域１０２上には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順に積層されており、１つのメモリホール１１３が、１つのＮＡＮＤストリングＮＳに対応している。
【００１７】
ｐ型ウェル領域１０２の表面内には、ｎ＋型不純物拡散層１０３及びｐ＋型不純物拡散層１０４が形成されている。
【００１８】
ｎ＋型不純物拡散層１０３上には、コンタクトプラグ１１９が形成され、コンタクトプラグ１１９上には、ソース線ＣＥＬＳＲＣとして機能する配線層１２０が形成されている。ソース線ＣＥＬＳＲＣは、Ｍ２層にも形成され、Ｍ２層のソース線ＣＥＬＳＲＣは、電圧発生回路１５に電気的に接続されている。
【００１９】
ｐ＋型不純物拡散層１０４上には、コンタクトプラグ１２１が形成され、コンタクトプラグ１２１上には、ウェル配線ＣＰＷＥＬＬとして機能する配線層１２２が形成されている。ウェル配線ＣＰＷＥＬＬは、電圧発生回路１５に電気的に接続されている。
【００２０】
配線層１２０、１２２が形成されているＭ０層は、配線層１１２（セレクトゲート線ＳＧＤ）よりも上、かつ配線層１１８が形成されているＭ１層よりも下に形成されている。
【００２１】
以上の構成は、図１を記載した紙面の奥行き方向に複数配列されている。１つのフィンガーは、奥行き方向に一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって構成されている。
【００２２】
さらに、配線層１１０は、同一のブロック内において、共通のセレクトゲート線ＳＧＳとして機能し、互いに電気的に接続されている。最下層の配線層１１０とｐ型ウェル領域１０２との間には、ゲート絶縁膜１１６が形成されている。ｎ＋型不純物拡散層１０３に隣接している最下層の配線層１１０と、ゲート絶縁膜１１６とは、ｎ＋型不純物拡散層１０３近傍まで形成されている。
【００２３】
これにより、選択トランジスタＳＴ２がオン状態とされた場合、形成されたチャネルは、メモリセルトランジスタＭＴ０及びｎ＋型不純物拡散層１０３を、電気的に接続する。電圧発生回路は、ウェル配線ＣＰＷＥＬＬに電圧を印加することで、導電膜１１７に電位を与えることができる。
【００２４】
図２は、導電膜１１７が、複数の導電層（ワード線）ＷＬ及び層間の絶縁層２５を貫通する部分の拡大断面である。図２では、図１では省略した導電層ＷＬ間の絶縁層を絶縁層２５として表している。
【００２５】
各導電層ＷＬと導電膜１１７との間には、導電層ＷＬ側から順にブロック絶縁層１１４、電荷蓄積層１１５及びゲート絶縁膜１１６が設けられている。ブロック絶縁層１１４は導電層ＷＬに接し、ゲート絶縁膜１１６は導電膜１１７に接し、ブロック絶縁層１１４とゲート絶縁膜１１６との間に電荷蓄積膜１１５が設けられている。
【００２６】
導電膜１１７はチャネルとして機能し、導電層ＷＬはコントロールゲートとして機能し、電荷蓄積膜１１５は導電膜１１７から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、導電膜１１７と各導電層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２７】
本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積膜１１５は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜である。ゲート絶縁膜１１６は、例えばシリコン酸化膜であり、電荷蓄積膜１１５に導電膜１１７から電荷が注入される際、または電荷蓄積膜１１５に蓄積された電荷が導電膜１１７へ拡散する際に電位障壁となる。ブロック絶縁層１１４は、例えばシリコン酸化膜であり、電荷蓄積膜１１５に蓄積された電荷が、導電層ＷＬへ拡散するのを防止する。半導体装置は、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ等でよい。
【００２８】
図３は、メモリセルアレイの構成の一例を示す概略平面図である。メモリセルアレイＭＣＡは、図１および図２を参照して説明したとおり、導電層ＷＬと絶縁層２５との積層体１００を有し、３次元的に配列された複数のメモリセルを有する。
メモリセルアレイＭＣＡは、方形であり、少なくともその外縁の１辺に階段部ＳＴＰを有する。階段部ＳＴＰは、積層体の各導電層ＷＬにコンタクトプラグ４０を接続するための接続領域である。階段部ＳＴＰでは、導電層ＷＬおよび絶縁層２５の各組が階段状に形成されている。
【００２９】
図４は、図３の４−４線に沿った階段部ＳＴＰの断面図である。積層体１００は、下地層１１上に交互に積層された複数の導電層ＷＬと複数の絶縁層（第１絶縁層）２５とを有する。積層体１００の少なくとも１辺は、コンタクトプラグ４０の接続領域となっており、階段状に加工されている。階段部ＳＴＰは、導電層ＷＬおよび絶縁層２５の組を１つの段として有する。
【００３０】
各段の絶縁層２５の上面（踏み面）上には、ストッパ膜（第２絶縁層）２６が設けられている。ストッパ膜２６は、絶縁層２５に対してエッチング速度の異なる材質を有する。例えば、絶縁層２５がシリコン酸化膜であり、ストッパ膜２６はシリコン窒化膜である。さらに、ストッパ膜２６は、同一の絶縁層２５の上において、積層方向に対して直交する方向（Ｘ方向）に隣接する導電層ＷＬから離間している。即ち、同一の絶縁層２５の上に設けられたストッパ膜２６と導電層ＷＬとの間にはギャップ６０があり、ストッパ膜２６と導電層ＷＬとは、ギャップ６０によって互いに離間している。
【００３１】
積層体１００および階段部ＳＴＰ上には、層間絶縁膜（第３絶縁層）６２が設けられている。層間絶縁膜６２は、同一の絶縁層２５の上に設けられたストッパ膜２６と導電層ＷＬとの間に介在している。即ち、層間絶縁膜６２は、ギャップ６０に埋め込まれている。層間絶縁膜６２は、例えば、ストッパ膜２６に対してエッチング速度の異なる材質を有し、例えば、シリコン酸化膜である。尚、層間絶縁膜６２と絶縁層２５は、同一材料であってもよい。
【００３２】
層間絶縁膜６２の上面は平坦化されているので、層間絶縁膜６２の膜厚は、階段部ＳＴＰの上段部の上には薄く設けられ、下段部の上には厚く設けられている。従って、コンタクトプラグ４０の深さ（長さ）も階段部ＳＴＰの上段部と下段部とで異なってくる。
【００３３】
コンタクトプラグ４０は、階段部ＳＴＰのそれぞれの段上にある絶縁層２５、ストッパ膜２６および層間絶縁膜６２を貫通するように設けられ、層間絶縁膜６２の上面から絶縁層２５の下の導電層ＷＬにまで達する。従って、階段部ＳＴＰの上段部に設けられるコンタクトプラグ４０は、比較的浅く（短く）、階段部ＳＴＰの下段部に設けられるコンタクトプラグ４０は、比較的深く（長く）なっている。コンタクトプラグ４０は、層間絶縁膜６２上に設けられるワード線の配線（図示せず）に電気的に接続される。
【００３４】
ストッパ膜２６は、階段部ＳＴＰのそれぞれの段の踏み面Ｆ１上に設けられており、コンタクトホールＣＨを形成する際にエッチングストッパ膜として機能する。コンタクトホールＣＨは、層間絶縁膜６２の上面から各段のストッパ膜２６まで一旦形成される。ストッパ膜２６は、例えば、シリコン窒化膜であり、層間絶縁膜６２は、例えば、シリコン酸化膜である。従って、層間絶縁膜６２は、例えば、Ｃ４Ｆ６／Ａｒ／Ｏ２系のガスでエッチングをすることで、ストッパ膜２６に対して高いエッチング選択性を有する。これにより、コンタクトホールＣＨは、層間絶縁膜６２の厚みに依らず、ストッパ膜２６において一旦停止する。その後、コンタクトホールＣＨの底部のストッパ膜２６および絶縁層２５をエッチングする。ストッパ膜２６および絶縁層２５の総膜厚は、階段部ＳＴＰの各段においてほぼ等しい。従って、過剰なエッチング（オーバーエッチング）またはエッチング不足（アンダーエッチング）を生じさせること無く、深さの異なるコンタクトホールＣＨが形成され得る。尚、オーバーエッチングは、コンタクトホールが導電層ＷＬを突き抜ける原因となる。アンダーエッチングは、コンタクトホールが導電層ＷＬに届かず、コンタクト不良の原因となる。
【００３５】
以下、本実施形態による半導体装置の製造方法をより詳細に説明する。
【００３６】
図５（Ａ）〜図９は、第１実施形態による半導体装置の製造方法の一例を示す断面図である。
【００３７】
まず、図５（Ａ）に示すように、下地層１１の上方に、複数の絶縁層（第１絶縁層）２５と複数の絶縁層（第２絶縁層）２６とをそれぞれ交互に積層して、積層体９９を形成する。下地層１１は、図１に示す基板１０、Ｐウェル等を含む。第１絶縁層２５および第２絶縁層２６は、エッチング速度の異なる材質で形成されている。例えば、第１絶縁層２５はシリコン酸化膜であり、第２絶縁層２６はシリコン窒化膜である。第１絶縁層２５および第２絶縁層２６の各膜厚は、例えば、約３０ｎｍである。第１絶縁層２５および第２絶縁層２６は、例えば、ＣＶＤ（chemical vapor deposition）法で形成すればよい。第１絶縁層２５および第２絶縁層２６の層数は特に限定せず任意である。尚、最上段の第１絶縁層２５の膜厚は、他の段の第１絶縁層２５よりも厚く、例えば、他の段の第１絶縁層２５と第２絶縁層２６との膜厚の和とほぼ等しくする。
【００３８】
次に、リソグラフィ技術を用いて、図５（Ｂ）に示すように、積層体９９上にレジスト膜５０を形成する。このときレジスト膜５０は、図４に示す最下段の平面レイアウトにパターニングされる。
【００３９】
次に、レジスト膜５０をマスクとして用いて、ＲＩＥ（Reactive Ion Etching）法で、最上段の第１絶縁層２５を除去する。このとき、最上段の第１絶縁層２５の下にある第２絶縁層２６は残置させる。これにより、図５（Ｂ）に示すように、最上段の第２絶縁層２６が露出される。
【００４０】
次に、等方的なプラズマエッチング法等を用いて、レジスト膜５０を横方向（積層方向Ｚに対して直交方向）へスリミングする。これにより、レジスト膜５０の側面が横方向へ後退し、レジスト膜５０は、最下段から２番目の段の平面レイアウトにする。
【００４１】
次に、スリミング後のレジスト膜５０および最上段の第１絶縁層２５をマスクとして用いて、ＲＩＥ法で第１および第２絶縁層２５、２６をエッチングする。このとき、最上段の第１絶縁層２５をマスクとして、その下の段の（２段目の）第１および第２絶縁層２５、２６をエッチングし、スリミング後のレジスト膜５０のパターンで最上段の第１絶縁層２５を加工する。このとき、最上段の第１絶縁層２５の膜厚は、他の第１絶縁層２５および第２絶縁層２６の膜厚とほぼ等しい。これにより、レジスト膜５０をマスクとして最上段の第１絶縁層２５がエッチングされたときに、最上段の第１絶縁層２５をマスクとして２段目の第１および第２絶縁層２５、２６もエッチングされる。これにより、図６（Ｂ）に示すように、第２絶縁層２６が各段の踏み面に現れるように、階段部ＳＴＰが加工される。
【００４２】
図６（Ａ）に示すレジスト膜５０のスリミングと図６（Ｂ）に示す第１および第２絶縁層２５、２６のエッチングとを繰り返すことによって、積層体９９の少なくとも１辺を階段状に加工し、階段部ＳＴＰを形成することができる。これにより、階段部ＳＴＰの各段の上面（踏み面）Ｆ１には、第２絶縁層２６が設けられる。即ち、踏み面Ｆ１における第１絶縁層２５の上面は、第２絶縁層２６によって被覆された状態となる。階段部ＳＴＰの各段の蹴上げ部Ｆ２の側面を見ると、第２絶縁層２６は、第１絶縁層２５上に設けられている。尚、各段の踏み面Ｆ１に残置される第２絶縁層２６の膜厚は、コンタクトホールＣＨの形成時にエッチングストッパ膜として機能する程度（例えば、約２０ｎｍ〜３０ｎｍ）とする。
【００４３】
次に、階段部ＳＴＰの第２絶縁層２６をドライエッチングする。このとき、ＲＦ電力を高めに設定（例えば５ｋＷ）し、ＣＨ２Ｆ２／Ａｒ系ガスにより平坦部の堆積性が高くなるようにエッチングをする。これにより、平坦な広い領域においては第２絶縁層２６のエッチング残渣が堆積物として残り、コーナー部や狭い領域においてはイオンスパッタ効果によって第２絶縁層２６が除去される。従って、図７（Ｂ）に示すように、階段部ＳＴＰの蹴上げ部Ｆ２と該蹴上げ部Ｆ２の直下の段の踏み面部Ｆ１との間のコーナー部分にある第２絶縁層２６が選択的にかつ部分的に除去される。これにより、ギャップ６０が階段部ＳＴＰの蹴上げ部Ｆ２とその下段の踏み面部Ｆ１との間のコーナー部分に形成される。以下、便宜的に、積層方向Ｚに隣接する第１絶縁層２５で挟まれた第２絶縁層２６を第２絶縁層２６ａと呼び、階段部ＳＴＰの踏み面上にある第２絶縁層２６を第２絶縁層２６ｂと呼ぶ。ギャップ６０は、積層方向Ｚに隣接する第１絶縁層２５間の第２絶縁層２６ａと、階段部ＳＴＰの踏み面上にある第２絶縁層２６ｂとの間を分離している。これにより、ギャップ６０では、第１絶縁層２５が露出している。このように、本実施形態では、第１絶縁層２５間の第２絶縁層２６ａと分離された第２絶縁層２６ｂが階段部ＳＴＰの踏み面上に残置される。尚、第２絶縁層２６ａは、後に、導電層ＷＬに置換される犠牲膜として機能する。第２絶縁層２６ｂは、後のコンタクトホールＣＨ形成時にストッパ膜として機能する。第２絶縁層２６ｂは、図４のストッパ膜２６と同一物である。
【００４４】
次に、図８（Ａ）に示すように、積層体９９上に層間絶縁膜（第３絶縁層）６２を堆積し、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、層間絶縁膜６２の上面を平坦化する。これにより、階段部ＳＴＰ上に層間絶縁膜６２が形成され、ギャップ６０に層間絶縁膜６２が埋め込まれる。層間絶縁膜６２には、第２絶縁層２６に対してエッチング選択性の高い材料、例えば、ｄ−ＴＥＯＳ等のシリコン酸化膜を用いている。層間絶縁膜６２は平坦化されているので、階段部ＳＴＰの下段側に設けられた層間絶縁膜６２の膜厚は、上段側に設けられた層間絶縁膜６２の膜厚よりも厚くなる。
【００４５】
次に、積層体９９の積層方向にスリット（図示せず）を形成し、該スリットを介して、第１絶縁層２５間にある第２絶縁層２６ａを等方性のウェットエッチング法等で除去する。このとき、階段部ＳＴＰの踏み面Ｆ１上にある第２絶縁層２６ｂは、ギャップ６０によって第２絶縁層２６ａから離間し、ギャップ６０に設けられた層間絶縁膜６２によって分離されている。従って、第２絶縁層２６ａのエッチング液またはエッチングガスは第２絶縁層２６ｂまで届かず、第２絶縁層２６ｂは残置されたまま、第２絶縁層２６ａが除去される。
【００４６】
次に、第２絶縁層２６ａが除去された後、第１絶縁層２５間のスペースに、導電層ＷＬの材料が充填される。即ち、第２絶縁層２６ａは、導電層ＷＬに置換される。導電層ＷＬの材料には、例えば、タングステンまたはドープトシリコン等の導電性材料を用いる。これにより、図８（Ｂ）に示すように、交互に積層された複数の導電層ＷＬと複数の第１絶縁層２５とからなる積層体１００が形成される。
【００４７】
次に、リソグラフィ技術およびＲＩＥ法を用いて、コンタクトホールＣＨを形成する。階段部ＳＴＰの各段の踏み面は、コンタクト領域として用いられる。従って、コンタクトホールＣＨは、階段部ＳＴＰの各段の踏み面Ｆ１の上方に形成される。このとき、第２絶縁層２６ｂは、コンタクトホールＣＨのエッチングストッパ膜として機能する。従って、各段上にある層間絶縁膜６２の膜厚は異なるが、エッチングは、階段部ＳＴＰの各段において第２絶縁層２６ｂ上で一旦停止する。
【００４８】
次に、コンタクトホールＣＨの底部の第２絶縁層（ストッパ膜）２６ｂおよび絶縁層２５をエッチングする。第２絶縁層２６ｂおよび絶縁層２５の総膜厚は、階段部ＳＴＰの各段においてほぼ等しいので、過剰なエッチング（オーバーエッチング）またはエッチング不足（アンダーエッチング）を生じさせること無く、コンタクトホールＣＨは形成され得る。
【００４９】
次に、コンタクトホールＣＨ内にコンタクトプラグ４０の材料が埋め込まれる。コンタクトプラグ４０の材料には、例えば、タングステン等が用いられる。これにより、図４に示すように、コンタクトプラグ４０は、階段部ＳＴＰの踏み面Ｆ１上の層間絶縁膜６２、第２絶縁層２６ｂおよび第１絶縁層２５を貫通し、層間絶縁膜６２の上面から第１絶縁層２５の下の導電層ＷＬにまで達するよう形成される。
【００５０】
その後、コンタクトホールＣＨ上にワード線の配線（図示せず）等を形成することによって本実施形態による半導体装置が完成する。
【００５１】
以上のように、本実施形態によれば、ストッパ膜２６（第２絶縁層２６ｂ）は、導電層ＷＬに置換される犠牲膜（第２絶縁層２６ａ）と同一工程で形成され、かつ、階段部ＳＴＰの踏み面Ｆ１上に残置される。従って、ストッパ膜２６を犠牲膜（第２絶縁層２６ａ）とは別に形成する必要が無い。
【００５２】
もし、積層体９９または１００の形成後にストッパ膜を形成すると、ストッパ膜は階段部の形状に沿って形成され、階段部の側面（蹴上げ部）にも形成される。従って、ストッパ膜は、その厚みの分だけコンタクト領域（踏み面部）へせり出し、同一のコンタクト領域においてストッパ膜の厚みが異なる領域が生じる。微細化によって階段部のコンタクト領域が狭くなると、コンタクト部分におけるストッパ膜の厚みが均一化されなくなってしまう。
【００５３】
これに対し、本実施形態によれば、ストッパ膜２６は、導電層ＷＬに置換される犠牲膜（第２絶縁層２６ａ）と同一工程で形成される。従って、微細化によって階段部のコンタクト領域が狭くなっても、階段部ＳＴＰの踏み面部におけるストッパ膜２６の厚みは略均一である。これにより、コンタクトプラグ４０と導電層ＷＬとの接続を容易かつ確実にし、半導体装置の信頼性を向上させることができる。
【００５４】
また、犠牲膜としての第２絶縁層２６ａを導電層ＷＬに置換するときに、ストッパ膜２６（第２絶縁層２６ｂ）は、第２絶縁層２６ａから離間しており、第２絶縁層２６ｂと第２絶縁層２６ａとの間のギャップには層間絶縁膜６２が埋め込まれている。層間絶縁膜６２は、第１絶縁層２５と同様に、第２絶縁層２６ａ、２６ｂに対してエッチング選択性の高い材料である。例えば、第２絶縁層２６ａ、２６ｂがシリコン窒化膜である場合、層間絶縁膜（第３絶縁膜）６２および第１絶縁層２５は、シリコン酸化膜である。これにより、第２絶縁層２６ａを導電層ＷＬに置換するときに、ストッパ膜２６（第２絶縁層２６ｂ）を除去すること無く、階段部ＳＴＰの踏み面上に残置させることができる。
【００５５】
また、第２絶縁層２６ａと第２絶縁層２６ｂとの間のギャップ６０は、リソグラフィ技術を用いること無く、堆積性の高いドライエッチングを用いて自己整合的に形成される。従って、既存の半導体製造プロセスに対して、追加のリソグラフィ工程が不要である。その結果、本実施形態による半導体装置の製造方法は、製造工程およびコストの増大を抑制しつつ、信頼性の高いコンタクトプラグ４０を容易に形成することができる。
【００５６】
（変形例）
図１０（Ａ）〜図１１（Ｂ）は、第１実施形態の変形例による半導体装置の製造方法を示す断面図である。
【００５７】
第１実施形態では、階段部ＳＴＰを形成する途中の段階において、図５（Ｂ）および図６（Ｂ）に示すように、階段部ＳＴＰの各段の踏み面Ｆ１には、第２絶縁層２６が露出されている。
【００５８】
これに対し、本変形例では、階段部ＳＴＰを形成する途中の工程において、階段部ＳＴＰの各段の踏み面Ｆ１には、第１絶縁層２５が露出されている。その後、階段部ＳＴＰの最終段を形成する際に、第２絶縁層２６を残置させる。
【００５９】
例えば、図１０（Ａ）に示すように積層体９９を形成した後、リソグラフィ技術を用いて、図１０（Ｂ）に示すように、積層体９９上にレジスト膜５０を形成する。このときレジスト膜５０は、図４に示す最下段の平面レイアウトにパターニングされる。
【００６０】
次に、レジスト膜５０をマスクとして用いて、ＲＩＥ法で、最上段の第１および第２絶縁層２５、２６をともに除去する。これにより、図１０（Ｂ）に示すように、２段目の第１絶縁層２５が露出される。
【００６１】
次に、図１１（Ａ）に示すように、レジスト膜５０をスリミングした後、レジスト膜５０および最上段の第２絶縁層２６をマスクとして用いて、その下にある第１および第２絶縁層２５、２６をともにエッチングする。これにより、図１１（Ｂ）に示すように、階段部ＳＴＰが形成される。
【００６２】
図１１（Ａ）に示すレジスト膜５０のスリミングと図１１（Ｂ）に示す第１および第２絶縁層２５、２６のエッチングとを繰り返すことによって、積層体９９の少なくとも１辺を階段状に加工し、階段部ＳＴＰを形成する。ただし、階段部ＳＴＰの最終段を形成する際には、第１絶縁層２５を除去しつつ、第２絶縁層２６を残置させる。これにより、図７（Ａ）に示すように、階段部ＳＴＰの各段の上面（踏み面）には、第２絶縁層２６が残置される。このように、階段部ＳＴＰの最終段を形成する際に、第２絶縁層２６が階段部ＳＴＰの各段の踏み面Ｆ１に現れるようにしてもよい。
【００６３】
その後、図７（Ａ）〜図９を参照して説明した工程を経て、第１実施形態による半導体装置と同様の装置が得られる。従って、本変形例は、第１実施形態と同様の効果を得ることができる。
【００６４】
（第２実施形態）
図１２は、第２実施形態による半導体装置の構成例を示す断面図である。第２実施形態では、ストッパ膜２６が階段部ＳＴＰの上段部には設けられているが、下段部には設けられていない。階段部ＳＴＰの上段部においては層間絶縁膜６２の膜厚が比較的薄いので、ストッパ膜２６を設けることによって、コンタクトホールＣＨの形成の際にオーバーエッチングを抑制することができる。一方、階段部ＳＴＰの下段部においては層間絶縁膜６２の膜厚が比較的厚く、オーバーエッチングは生じ難いので、階段部ＳＴＰの下段部にはストッパ膜２６を設けていない。
【００６５】
第２実施形態に従った階段部ＳＴＰを形成するためには、積層体９９の形成時に、上段部の第２絶縁層（ストッパ膜）２６の膜厚を下段部のそれよりも厚くすればよい。これにより、下段部の第２絶縁層２６を除去したときに、上段部の第２絶縁層２６が残置されるからである。
代替的に、第１実施形態または変形例のように階段部ＳＴＰの各段にストッパ膜２６を形成した後に、リソグラフィ技術およびエッチング技術を用いて、下段部のストッパ膜２６を除去してもよい。
【００６６】
尚、第２実施形態では、ストッパ膜２６は、上段部の３段に設けられており、それ以外の下段部の段には設けられていない。しかし、ストッパ膜２６は、上段部の任意の数の段に設けてもよい。
【００６７】
第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、第２実施形態は、第１実施形態と同様の効果を得ることができる。
【００６８】
（第３実施形態）
図１３は、第３実施形態による半導体装置の構成例を示す断面図である。第３実施形態では、階段部ＳＴＰの上段部のストッパ膜２６は比較的厚く形成されている。下段部のストッパ膜２６の膜厚は上段部のストッパ膜２６のそれよりも薄い。この場合、階段部ＳＴＰの上段部においては層間絶縁膜６２の膜厚が比較的薄いので、ストッパ膜２６を厚くすることによって、コンタクトホールＣＨの形成の際にオーバーエッチングを抑制することができる。一方、階段部ＳＴＰの下段部においては層間絶縁膜６２の膜厚が比較的厚く、オーバーエッチングは生じ難いので、階段部ＳＴＰの下段部のストッパ膜２６の膜厚は薄くしている。
【００６９】
第３実施形態に従った階段部ＳＴＰを形成するためには、積層体９９の形成時に、上段部の第２絶縁層（ストッパ膜）２６の膜厚を下段部のそれよりも厚くすればよい。これにより、階段部ＳＴＰの形成の際に、下段部の第２絶縁層２６は薄く残置され、それと同時に、上段部の第２絶縁層２６は厚く残置される。
【００７０】
代替的に、第１実施形態または変形例のように階段部ＳＴＰの各段にストッパ膜２６を形成した後に、リソグラフィ技術およびエッチング技術を用いて、下段部のストッパ膜２６の膜厚をエッチングで薄くしてもよい。
【００７１】
第３実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、第３実施形態は、第１実施形態と同様の効果を得ることができる。
【００７２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７３】
１０  基板、１１  下地層、９９，１００  積層体、ＷＬ  導電層、２５  第１絶縁層、ＳＴＰ  階段部、ＣＨ  コンタクトホール、４０  コンタクトプラグ、２６ストッパ膜（第２絶縁層）、６０  ギャップ、６２  層間絶縁膜（第３絶縁膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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