(57)【要約】      （修正有）【課題】ＳＯＣの性能をスケールダウンすることなく、熱性能が向上した改良型の埋め込みダイパッケージを形成する。【解決手段】デバイスパッケージ１００は、基板上１０１に配置されたパッケージ層１１５を有する。パッケージ層は、はんだボール１４５、１５５とダイ１０７とを囲むモールド層１０２を有する。デバイスパッケージは、パッケージ層のダイを囲むようにモールド層に配置されたトレンチも有する。デバイスパッケージは、ダイの上面上に配置された導電層をさらに含む。導電層は、ダイの上面の上方およびパッケージ層のトレンチの内部に配置される。トレンチは、ダイの縁部の間に特定の距離を有し、導電層に基づく特定の幅および深さを有する。デバイスパッケージは、導電層上およびパッケージ層の上方に配置されたはんだボールを有するインターポーザ１０６と、インターポーザとパッケージ層との間に配置されたアンダーフィル層１１１とを含む。【選択図】図１
2019068040.tif 000002
【特許請求の範囲】
【請求項１】
基板上に配置されたパッケージ層であって、第１の複数のはんだボールとダイとを囲むモールド層を有する、パッケージ層と、
前記パッケージ層の前記ダイを囲むように前記モールド層に配置されたトレンチと、
前記ダイの上面上に配置され、前記ダイの前記上面の上方および前記パッケージ層の前記トレンチの内部に配置された導電層と
を備えるデバイスパッケージ。
【請求項２】
前記トレンチは、前記ダイの縁部の各々の間に特定の距離を有する、
請求項１に記載のデバイスパッケージ。
【請求項３】
前記トレンチは、前記導電層に基づく特定の幅および特定の深さを有する、
請求項１または２に記載のデバイスパッケージ。
【請求項４】
前記導電層上および前記パッケージ層の上方に配置された第２の複数のはんだボールを有するインターポーザと、
前記インターポーザの底面と前記パッケージ層の上面との間に配置されたアンダーフィル層と
をさらに備える、
請求項１から３のいずれか一項に記載のデバイスパッケージ。
【請求項５】
前記インターポーザ上に配置された第３の複数のはんだボールを有するメモリであって、前記第３の複数のはんだボールは、前記メモリと前記インターポーザとを電気的に結合する、メモリと、
前記基板の底面上に配置された第４の複数のはんだボールと
をさらに備える、
請求項４に記載のデバイスパッケージ。
【請求項６】
前記基板は、マザーボード上に配置され、前記第４の複数のはんだボールは、前記基板と前記マザーボードとを電気的に結合する、
請求項５に記載のデバイスパッケージ。
【請求項７】
前記導電層上および前記パッケージ層の上方に配置された第５の複数のはんだボールを有する第２のメモリをさらに備える、
請求項１から６のいずれか一項に記載のデバイスパッケージ。
【請求項８】
前記導電層は、１または複数の異なる材料を有し、前記導電層は、１または複数の異なるパターンを有する前記ダイの前記上面上に配置される、
請求項１から７のいずれか一項に記載のデバイスパッケージ。
【請求項９】
前記基板はプリント回路基板である、
請求項１から８のいずれか一項に記載のデバイスパッケージ。
【請求項１０】
パッケージ層を基板上に配置する段階であって、前記パッケージ層は、第１の複数のはんだボールとダイとを囲むモールド層を有する、段階と、
前記パッケージ層の前記ダイを囲むように前記モールド層にトレンチを配置する段階と、
前記ダイの上面上に導電層を配置する段階であって、前記導電層は、前記ダイの前記上面の上方および前記パッケージ層の前記トレンチの内部に配置される、段階と
を備える、デバイスパッケージを形成する方法。
【請求項１１】
前記トレンチは、前記ダイの縁部の各々の間に特定の距離を有する、
請求項１０に記載の方法。
【請求項１２】
前記トレンチは、前記導電層に基づく特定の幅および特定の深さを有する、
請求項１０または１１に記載の方法。
【請求項１３】
第２の複数のはんだボールを有するインターポーザを前記導電層上および前記パッケージ層の上方に配置する段階と、
前記インターポーザの底面と前記パッケージ層の上面との間にアンダーフィル層を配置する段階と
をさらに備える、請求項１０から１２のいずれか一項に記載の方法。
【請求項１４】
第３の複数のはんだボールを有するメモリを前記インターポーザ上に配置する段階であって、前記第３の複数のはんだボールは、前記メモリと前記インターポーザとを電気的に結合する、段階と、
第４の複数のはんだボールを前記基板の底面上に配置する段階と
をさらに備える、請求項１３に記載の方法。
【請求項１５】
前記基板は、マザーボード上に配置され、前記第４の複数のはんだボールは、前記基板と前記マザーボードとを電気的に結合する、
請求項１４に記載の方法。
【請求項１６】
第５の複数のはんだボールを有する第２のメモリを前記導電層上および前記パッケージ層の上方に配置する段階をさらに備える、
請求項１０から１５のいずれか一項に記載の方法。
【請求項１７】
前記導電層は、１または複数の異なる材料を有し、前記導電層は、１または複数の異なるパターンを有する前記ダイの前記上面上に配置される、
請求項１０から１６のいずれか一項に記載の方法。
【請求項１８】
前記基板はプリント回路基板である、
請求項１０から１７のいずれか一項に記載の方法。
【請求項１９】
基板上に配置されたパッケージ層であって、第１の複数のはんだボールとダイとを囲むモールド層を有する、パッケージ層と、
前記パッケージ層の前記ダイを囲むように前記モールド層に配置されたトレンチと、
前記ダイの上面上に配置され、前記ダイの前記上面の上方および前記パッケージ層の前記トレンチの内部に配置された導電層と、
前記導電層上および前記パッケージ層の上方に配置された第２の複数のはんだボールを有するインターポーザと、
前記インターポーザの底面と前記パッケージ層の上面との間に配置されたアンダーフィル層と、
前記インターポーザ上に配置された第３の複数のはんだボールを有するメモリであって、前記第３の複数のはんだボールは、前記メモリと前記インターポーザとを電気的に結合し、第４の複数のはんだボールが前記基板の底面上に配置される、メモリと、
を備えるデバイスパッケージ。
【請求項２０】
前記トレンチは、前記ダイの縁部の各々の間に特定の距離を有する、
請求項１９に記載のデバイスパッケージ。
【請求項２１】
前記トレンチは、前記導電層に基づく特定の幅および特定の深さを有する、
請求項１９または２０に記載のデバイスパッケージ。
【請求項２２】
前記基板は、マザーボード上に配置され、前記第４の複数のはんだボールは、前記基板と前記マザーボードとを電気的に結合する、
請求項１９から２１のいずれか一項に記載のデバイスパッケージ。
【請求項２３】
前記導電層は、１または複数の異なる材料を有する、
請求項１９から２２のいずれか一項に記載のデバイスパッケージ。
【請求項２４】
前記導電層は、１または複数の異なるパターンを有する前記ダイの前記上面上に配置される、
請求項１９から２３のいずれか一項に記載のデバイスパッケージ。
【請求項２５】
前記基板はプリント回路基板である、
請求項１９から２４のいずれか一項に記載のデバイスパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体デバイスに関する。より具体的には、実施形態は、埋め込みダイパッケージの熱性能を向上させるための導電層およびトレンチを含む埋め込みダイパッケージを有するパッケージング半導体デバイスに関する。
【背景技術】
【０００２】
パッケージング半導体デバイスにはいくつかの問題がある。そのような問題の１つは、モバイルアプリケーションにおいて広く用いられている埋め込みパッケージなどのインターポーザ‐シリコン‐基板アーキテクチャを用いる場合に発生する。このアーキテクチャにおいては、システムオンチップ（ＳＯＣ）が基板に取り付けられた後に、インターポーザが、パッケージオンパッケージ（ＰｏＰ）インターコネクトを通じて基板に取り付けられ、次に、モールド化合物またはエポキシ材料を有する底部パッケージに機械的に結合される。
【０００３】
一般的に、インターポーザ‐シリコン‐基板アーキテクチャは、（ｉ）インターポーザを用いて微細なＰｏＰピッチ、基板上のカスタムパターンを標準ピッチとインターポーザの上部のパターンとに変換することで標準および既製のメモリパッケージを収容するということに柔軟性があること、および（ｉｉ）このアーキテクチャが標準的な表面実装処理のために全体的なパッケージの反りを制御すべく対称な機械構成（すなわち、有機基板‐シリコン‐有機基板）であることの結果として実装される。
【０００４】
しかしながら、このアーキテクチャは、いくつかの大きな欠点も有している。インターポーザ‐シリコン‐基板アーキテクチャ大きな欠点の１つは熱性能である。なぜなら、ＳＯＣダイは有機インターポーザの下のモールド加工物またはエポキシ化合物に埋め込まれるからである。例えば、インターポーザを通じた熱伝導は、熱ビアの追加および／または層の個数の低減により、向上させられ得る。それにもかかわらず、良くてもおおよそ２Ｗ／ｍＫの熱伝導性を有する高誘電率のモールド材料またはエポキシ材料などの典型的なモールド化合物またはエポキシ化合物の熱伝導性は、依然として非常に低い（例えば、１Ｗ／ｍＫ未満）ままである。このように、インターポーザ‐シリコン‐基板アーキテクチャのこの大きな欠点により、ＳＯＣの熱性能のボトルネックが誘発され、故に、過熱の問題が生じる。
【０００５】
従って、ＳＯＣの性能をスケールダウンすることなく、熱性能が向上した改良型の埋め込みダイパッケージを形成する必要がある。
【図面の簡単な説明】
【０００６】
本明細書において説明される実施形態は、例として示されており、添付図面の図における限定ではない。これらの図において、同様の参照は同様の特徴を示す。さらに、本明細書において説明される発明の概念を不明瞭にしないように、いくつかの従来技術の詳細が省略されている。
【０００７】
【図１】一実施形態に従った、メモリと、インターポーザと、アンダーフィル層と、パッケージ層と、基板とを有する半導体パッケージの断面図である。
【０００８】
【図２Ａ】一実施形態に従った、パッケージ層におけるモールド層上にパターニングされたトレンチと、基板上に配置されたパッケージ層との断面図および対応する平面図である。
【０００９】
【図２Ｂ】一実施形態に従った、パッケージ層におけるダイの上方に配置された導電層の断面図および対応する平面図である。
【００１０】
【図２Ｃ】一実施形態に従った、パッケージ層上に配置されたインターポーザの断面図である。
【００１１】
【図２Ｄ】一実施形態に従った、インターポーザとパッケージ層との間に配置されたアンダーフィル層の断面図である。
【００１２】
【図３】一実施形態に従った、メモリと、インターポーザと、アンダーフィル層と、導電層と、トレンチを有するパッケージ層と、基板とを有する半導体パッケージの断面図である。
【００１３】
【図４】一実施形態に従った、メモリと、インターポーザと、アンダーフィル層と、導電層と、トレンチを有するパッケージ層と、基板とを有する半導体パッケージを形成する方法を示す処理フローである。
【００１４】
【図５】一実施形態に従った、メモリを有するデバイスパッケージと、インターポーザと、アンダーフィル層と、導電層と、トレンチを有するパッケージ層と、基板とを利用するコンピュータシステムを示す概略ブロック図である。
【発明を実施するための形態】
【００１５】
埋め込みダイパッケージを有する半導体デバイス（またはパッケージ）を形成するための方法が、以下に説明される。埋め込みダイパッケージは、埋め込みダイパッケージの熱性能を向上させるための導電層（または導電ペースト材料）およびトレンチを含む。具体的には、本明細書において説明される半導体パッケージは導電層を含む。導電層は、システムオンチップ（ＳＯＣ）の上方およびインターポーザの下方のモールド化合物またはキャピラリーアンダーフィル（ＣＵＦ）材料を置き換え得る。いくつかの実施形態について、導電層の熱伝導性は、高誘電率モールドまたはＣＵＦ材料よりも大幅に高いことがあり得、パッケージの熱性能を著しく向上させ得る。加えて、導電層は導電性も有し得るので、導電層がパッケージオンパッケージ（ＰｏＰ）領域へ流れ込むのを阻止することで漏れによる故障を回避する新規な半導体パッケージのためのパッケージアーキテクチャおよび処理フローが、本明細書において説明される。
【００１６】
以下の説明では、当業者が自己の成果の本質を他の当業者に伝るために一般的に使用する用語を用いて、例示的な実装の様々な態様が説明される。しかしながら、当業者には、本実施形態が、説明される態様のいくつかのみで実施され得ることは明らかであろう。説明の目的で、例示的な実装の完全な理解を提供すべく、特定の番号、材料および構成が記載される。しかしながら、当業者には、本実施形態が特定の詳細なしに実施され得ることは明らかであろう。他の事例では、例示的な実装を不明瞭にしないようにすべく、周知の特徴が省略または簡略化されている。
【００１７】
様々な動作が、本実施形態を理解するのに最も役立つように、複数の離散的な動作として順に説明される。しかしながら、説明の順序は、これらの動作が必ず順序に依存していることを示唆するものと解釈されるべきではない。特に、これらの動作は、提示される順序で実行される必要はない。
【００１８】
本実施形態は、パッケージングソリューションを強化するためのメモリと、インターポーザと、アンダーフィル層と、導電層と、トレンチを有するパッケージ層と、基板とを有する半導体パッケージを含み得る。例えば、本明細書において説明されるように、本実施形態により、埋め込みダイパッケージの熱性能を向上させるための新規なアーキテクチャ材料（例えば、最適化された導電ペースト材料）および処理が可能になる。本明細書において説明されるいくつかの実施形態に従って、半導体パッケージ（デバイスパッケージとも称される）は、（ｉ）インターポーザ‐シリコン‐基板アーキテクチャの利点（ピッチ変換および反り制御など）の各々を維持したままでのパッケージの熱性能の向上、（ｉｉ）ダイ接合部からインターポーザの上部までの間の熱抵抗（Ｒｊ‐ｉｎｔ）の低減（例えば、Ｒｊ‐ｉｎｔはおおよそ３倍（３倍超）低減され得る）（インターポーザは、ダイの境界面となる上面および底面にソルダレジスト層を有することなく高いＣｕ含有量を有し得ることにも留意されたい）、（ｉｉｉ）等級試験における熱応答の向上、および（ｉｖ）（一般的にインターポーザ‐シリコン‐基板埋め込みダイパッケージのアーキテクチャに伴う）既知の熱関連の問題を解決する埋め込みパッケージ用アーキテクチャの改良をもたらすことにより、パッケージの性能をスケールダウンする必要なく、反り制御およびＰｏＰピッチ変換における重要な恩恵の全てを維持しながら、パッケージングソリューションを向上させる。
【００１９】
図１は、一実施形態に従った、メモリ１０５と、インターポーザ１０６と、アンダーフィル層１１１と、パッケージ層１１５と、基板１０１とを有する半導体パッケージ１００の断面図である。半導体パッケージ１００は、基板１０１の上面１０１ａ上に配置されたパッケージ層１１５を有する。パッケージ層１１５は、ダイ１０７と、モールド層１０２と、上面ボールアタッチ（ＴＳＢＡ）１５５（ＴＳＢＡボールとも称される）とを含み得るＳＯＣを有し得る。一例について、ＴＳＢＡ、ダイアタッチおよび露出したダイモールドがパッケージ層１１５に形成された後に、スルーモールドインターコネクト（ＴＭＩ）処理が、ＰｏＰはんだ接合部用にＴＳＢＡ１１５の上面を開放するために用いられる。この例について、ＰｏＰエリア上へ溶剤を付着させるために、噴霧または浸漬処理が用いられ得る。加えて、（ＰｏＰエリアにおけるピッチ変換経路とダイエリアにおける熱ビア１２０と共に示される）ＰｏＰはんだボール１４５を底部側に有するインターポーザ１０６は、次に、持ち上げられてパッケージ層１１５上へ配置され（ＰｎＰ）、続いて、リフローイングされるか、または（一般的に３５０μｍ未満のＰｏＰピッチに必要とされる）熱圧縮接合（ＴＣＢ）処理を用いて取り付けられる。
【００２０】
デフラックス後に、アンダーフィル層１１１（または材料）をインターポーザ１０６の底面１０６ｂとパッケージ層１０７の上面１０２ａおよび１０７ａとの間に付着させてそれらを共に結合するために、ＣＵＦ処理が一般的に用いられる。その後、基板１０１は、基板の底面１０１ｂに結合された底部側ボールアタッチ（ＢＳＢＡ）ボール１３５を有する。ここで、ＢＳＢＡ処理が実行され、このユニットが単体化されてアセンブリが完成する。上記の例の説明を続けると、半導体パッケージ１００は、マザーボード（不図示）上へＰｎＰされ、次に、これに続いて、メモリ１０５の底面１０５ｂとインターポーザ１０６の上面１０６ａとを電気的に結合するために、はんだボール１４５を用いてインターポーザ１０６の上方でメモリ１０５（またはメモリパッケージ）がＰｎＰされ得る。メモリ１０５とインターポーザ１０６とのこの結合は、溶剤浸漬処理と、必要なはんだ接合部１４５の全てを同時に形成するために実行されるリフローイングとの両方により実現され得る。
【００２１】
半導体パッケージ１００は、１または複数の変形例で組み立てられ得ることに留意されたい。当該変形例は、（ｉ）露出したインターポーザの成形処理でＣＵＦ処理を置き換えること、または（ｉｉ）ＣＵＦ材料をエポキシ溶剤により置き換え、これにより、インターポーザのＴＣＢの後にパッケージはＢＳＢＡの準備が整うことを含む。しかしながら、半導体パッケージ１００のこの例（および、全ての例でない場合には、ほとんどの例）において、ＣＵＦ／モールドエポキシ溶剤の熱伝導性が、この半導体パッケージ１００の熱性能を低下させる（上述の）ボトルネック的な問題を誘発することにも留意されたい。
【００２２】
図２Ａから図５は、埋め込みダイパッケージを有する半導体パッケージを示す。埋め込みダイパッケージは、パッケージの熱性能を向上させるための導電層およびトレンチを含む。
【００２３】
図２Ａから図２Ｄは、一実施形態に従った、メモリと、インターポーザと、アンダーフィル層と、導電層と、トレンチを有するパッケージ層と、基板とを有する半導体パッケージを形成する処理フロー２００を示す。
【００２４】
処理フロー２００により形成される半導体パッケージは、図１の半導体パッケージ１００と類似し得るが、処理フロー２００の半導体パッケージは、ダイ２０７（図２Ａから図２Ｄに示される）の上面２０７ａ上に配置され、次に、パッケージ層２１５（図２Ｃおよび図２Ｄに示される）のモールド層２０２に形成されるトレンチ２３０へと圧縮（または形成）される導電層２１０（図２Ｂから図２Ｄに示される）を含み、このように、導電層２１０は、ＳＯＣ（例えば、図１のパッケージ層１１５）とインターポーザ（例えば、図１のインターポーザ１０６）との間のモールド化合物（例えば、図１のモールド層１０２および／またはアンダーフィル材料（またはＣＵＦ）（例えば、図１のＣＵＦ１１１）の一部を置き換え得ることに留意されたい。
【００２５】
ここで図２Ａを参照すると、一実施形態に従った、基板２０１の上面２０１ａ上に配置されたパッケージ層２１５の断面図および対応する平面図が示される。実施形態について、パッケージ層２１５は、ＴＭＩ処理で基板２０１に電気的に結合され得る。
【００２６】
パッケージ層２１５（ＳＯＣとも称される）は、ダイ２０７と、モールド層２０２と、ＴＳＢＡボール２５５とを含み得る。一実施形態について、パッケージ層２１５は、ダイ２０７とＴＳＢＡボール２５５とを囲むモールド層２０２の露出した上面２０２ａ（露出したダイモールドとも称される）を有する。いくつかの実施形態について、トレンチ２３０（またはレーザトレンチ）がパッケージ層２１５におけるモールド層２０２の上面２０２ａ上にパターニングされ得る。例えば、トレンチ２３０は、ダイ２０７を囲むキャビティエンクロージャをトレンチ２３０が形成するので、レーザ穿孔処理で（または上述のＴＭＩ処理で）モールド層２０２上に形成され得る（モールド層の一部／領域がダイ２０７とトレンチ２３０との間に維持されることに留意されたい）。加えて、パッケージ層２１５は、ダイ２０７の上面２０７ａを含む。
【００２７】
いくつかの実施形態について、ＴＳＢボール２５５、ダイ２０７アタッチおよびモールド層２０２の各々がパッケージ層２１５上に形成された後に、ＴＭＩ処理は、ＴＳＢＡ２５５の上面２０２ａを開放することで、ＰｏＰはんだ接合部を形成するために、かつ、トレンチ２３０をダイ２０７（図２Ａの平面図に示される）の４つの側面の各々の周囲に配置（または生成）するために用いられ得る。一実施形態について、トレンチ２３０の幅は１００μｍ程度であり得、トレンチ２３０の深さは５０μｍ程度であり得る。ダイ２０７の縁部とＰｏＰエリアとの間の距離は、経路設計により制約を受けるので（例えば、通常、３００μｍまたはそれ以上のエリア）、パッケージ層２１５は、トレンチ２３０をダイ２０７の周囲に嵌め込むための十分な利用可能な空間を依然として維持していることに留意されたい。また、図２Ａには２面ＰｏＰ設計のみが示されているが、上述の実施形態は４面設計用にも実装され得ることに留意されたい。
【００２８】
他の実施形態について、図２Ａに示される半導体パッケージは、所望のパッケージング設計に基づいて、より少ない、または追加のパッケージングコンポーネントを含み得る。
【００２９】
ここで図２Ｂを参照すると、一実施形態に従った、パッケージ層２１５のダイ２０７の上面２０７ａの上方に配置された導電層２１０の断面図および対応する平面図が示される。一実施形態について、導電ペースト２１０は、１または複数の異なる導電ペースト材料を含む。当該導電ペースト材料は、銅（Ｃｕ）、銀（Ａｇ）、ＣｕでコーティングされたＡｇ等といった、より高い熱伝導性を有するように最適化され得る金属粒子を含む。
【００３０】
いくつかの実施形態に従って、導電層２１０は、介在接着層なしに、ダイ２０７の露出した上面２０７ａ上に直接配置される。例えば、図２Ｂの平面図に示されるように、導電層２１０は、（示される）交差パターンまたはダイ２０７の上面２０７ａ上の均一な被覆範囲を保証し得る任意の他の分注パターンで配置され得る。
【００３１】
例えば、モールドおよびＣＵＦ材料の熱伝導性は、電気絶縁の挙動を保証するために用いられる充填剤（例えば、サファイア粒子）の種類により限定されるので、おおよそ２Ｗ／ｍＫへとわずかに向上させられ得るに過ぎず、これは、典型的なモールド材料およびＣＵＦ材料に対する著しい向上ではない。代替的に、処理フロー２００の半導体パッケージは、１または複数の異なる導電ペースト材料を含む導電層２１０を利用する。例えば、導電層２１０は、熱に関する目的で、かつ、全体的な熱伝導性の向上のために最適化される１または複数の異なる導電ペースト材料から選択され得る。一実施形態について、導電層２１０は、最大でおおよそ４０Ｗ／ｍＫの熱伝導性を有するように最適化され得る。
【００３２】
さらに、導電層２１０は、１または複数のペースト材料中にエポキシ成分（または材料）を有する。当該材料は、導電層２１０が（例えば、他のモールド材料およびＣＵＦ材料と）類似の機械的結合能力を有することで反り制御／軽減の維持および／または向上を保証するために用いられる。処理フロー２００は、導電層２１０の１または複数の導電ペースト材料を改質して、半導体パッケージに必要とされる、高熱伝導率と必要な機械的性質とのバランスを最適化および実現し得ることに留意されたい。
【００３３】
導電層２１０は、（導電率の上昇をもたらし得る）高熱伝導率を有し得る。従って、パッケージ層２１５は、いくつかの実施形態に従って、ダイ２０７の周囲に形成されたトレンチ２３０を用いることで、導電層２１０の付着エリアが電気的に活性なＰｏＰ領域から空間的に分離されることを可能にする。これらの実施形態は、典型的な埋め込みダイパッケージアーキテクチャで発生する主要なボトルネック的な問題の解決の一助となり、一方で、また、反り制御およびＰｏＰピッチ変換における全ての重要な恩恵を維持する。
【００３４】
図２Ｂに示される半導体パッケージは、所望のパッケージング設計に基づいて、より少ない、または追加のパッケージングコンポーネントを含み得ることに留意されたい。
【００３５】
ここで図２Ｃを参照すると、一実施形態に従った、パッケージ層２１５上／上方に配置されたインターポーザ２０６の断面図が示される。図２Ｃに示されるように、処理フロー２００は、パッケージ層２１５とのＰｏＰはんだボール２４５接合部を形成するためのインターポーザ２０６の取り付けと、ダイ２０７の上面２０７ａを覆うための導電層２１０の分散／圧縮とを示す。インターポーザ２０６をパッケージ層２１５と電気的に結合した後に、圧縮された導電層２１０（または導電層２１０の余剰部分）は、ダイ２０７の上面２０７ａの上方およびダイ２０７を囲むトレンチ２３０の内部に分散され、ここでトレンチ２３０がＰｏＰエリアへと流れ込むのではなく導電層２１０の余剰部分を留めておくことに留意されたい。
【００３６】
一実施形態について、インターポーザ２０６は、上面２０６ａと、ＴＣＢ処理を用いてパッケージ層２１５に取り付けられる底面２０６ｂとを有する。例えば、分注された導電層２１０が存在していると溶剤噴霧処理の妨げとなり得るので、本実施形態において、溶剤浸漬が実装され得る。導電層２１０の硬化時間または焼結時間は、典型的なＴＣＢ接合時間よりも長くかかり得る。このように、図２Ｃに示されるパッケージ層２１５にインターポーザ２０６を配置する処理の間、導電層２１０の粘度は、ＴＣＢ接合、さらには引き込み処理の妨げとならないよう十分に低いままであり得る。加えて、ＴＣＢ接合処理の間、導電層２１０は、インターポーザ２０６により圧縮され得（または押し下げられ得）、全ての方向に分散され得る。なぜなら、導電層２１０が、ダイ２０７の周囲に形成されたトレンチ２３０へと流れ込み、トレンチ２３０に閉じ込められて、ＰｏＰエリアに向かう流れが回避される（すなわち、漏れによる故障が阻止される）からである。いくつかの実施形態について、トレンチ２３０の幅および深さならびに分注された導電層２１０の量は、導電層２１０がトレンチ２３０からはみ出るのを阻止し、ダイの上面２０７ａの全体を覆うようにするために最適化され得る。
【００３７】
図２Ｃに示される半導体パッケージは、所望のパッケージング設計に基づいて、より少ない、または追加のパッケージングコンポーネントを含み得ることに留意されたい。
【００３８】
ここで図２Ｄを参照すると、一実施形態に従った、インターポーザ２０６の底面２０６ｂとパッケージ層２１５の露出した上面２０２ａとの間に配置されたアンダーフィル層２１１の断面図が示される。図２Ｄに示されるように、処理フロー２００は、インターポーザ２０６と、パッケージ層２１５と、はんだボール２４５との間の、ＰｏＰエリアにおける間隙を満たすアンダーフィル層２１１を示す。
【００３９】
一実施形態について、アンダーフィル層２１１はＣＵＦであり得る。アンダーフィル層２１１は、はんだ接合部２４５を保護するために、インターポーザ２０６の底面２０６ｂとパッケージ層の上面２０２ａとの間の、ＰｏＰエリアにおける間隙を充填するように配置され得る。その後、処理フロー２００は、基板２０１の底面２０１ｂ上にＢＳＢＡボール２３５を取り付けて／配置して、組み立て処理を終了する。従って、図２Ｄに示されるように、ここで、半導体パッケージは、ダイ２０７とインターポーザ２０６との間の熱（電気）伝導結合で組み立てられるが、パッケージ層２１５上方のＰｏＰエリアの周囲の絶縁保護を有する。
【００４０】
図２Ｄに示される半導体パッケージは、１または複数の変形例、および／または所望のパッケージング設計に基づいて、より少ない、または追加のパッケージングコンポーネントを含み得ることに留意されたい。例えば、インターポーザ２０６とパッケージ層２１５との間のＰｏＰエリアを充填するために、ＣＵＦを用いる代わりに、エポキシ溶剤が用いられ得る。別の例において、インターポーザ（例えば、インターポーザ２０６）がメモリパッケージにより置き換えられて、半導体パッケージの全体的なＺ高さがさらに低減され得る。しかしながら、これらの様々な変形例のいずれも、上に図２Ａから図２Ｄに示される類似の処理フローを実装することに留意されたい。当該変形例により、ダイと上部パッケージとの間の非常に熱的に（かつ故に電気的に）伝導性がある材料と、ＰｏＰエリア内の絶縁材料とが可能になる。
【００４１】
図３は、一実施形態に従った、メモリ３０５と、インターポーザ３０６と、アンダーフィル層３１１と、導電層３１０と、トレンチ３３０を有するパッケージ層３１５と、基板３０１とを有する半導体パッケージ３００の断面図である。図３の半導体パッケージ３００は、図２Ａから図２Ｄの処理フロー２００により形成される半導体パッケージと類似することに留意されたい。
【００４２】
いくつかの実施形態について、半導体パッケージ３００は、基板３０１の上面３０１ａ上に配置されたパッケージ層３１５を有する。パッケージ層３１５は、第１の複数のはんだボール３５５とダイ３０７とを囲むモールド層３０２を含み得る。一実施形態について、半導体パッケージ３００は、パッケージ層３１５のダイ３０７を囲むようにモールド層３０２の上面３０２ａ上に配置されたトレンチ３３０を有する。一実施形態について、半導体パッケージ３００は、ダイ３０７の上面３０７ａ上に配置された導電層３１０も有する。導電層３１０は、ダイ３０７の上面３０７ａの上方およびパッケージ層３１５のトレンチ３３０の内部に配置（またはトレンチ３３０の中へと分散／押圧）され得る。
【００４３】
さらなる実施形態について、半導体パッケージ３００は、導電層３１０上およびパッケージ層３１５の上面３０２ａの上方に配置された第２の複数のはんだボール３４５を有するインターポーザ３０６をさらに含み得る。従って、半導体パッケージ３００は、インターポーザ３０６の底面３０６ｂとパッケージ層３１５の上面３０２ａとの間に配置されたアンダーフィル層３１１をさらに含み得る。一実施形態について、半導体パッケージ３００は、インターポーザ３０６の上面３０６ａ上に配置された第３の複数のはんだボール３４５を有するメモリ３０５（または任意の他のパッケージ）も含み得る。ここで、第３のはんだボール３４５は、メモリ３０５とインターポーザ３０６と、インターポーザ３０６の１または複数のビア３２０とを電気的に結合する。さらなる実施形態について、半導体パッケージ３００は、マザーボードなどの別の電気コンポーネントにパッケージ３００を電気的に結合するために基板３０１の底面３０１ａ上に配置された第４の複数のはんだボール３３５を有し得る。
【００４４】
一実施形態について、アンダーフィル層３１１は、インターポーザ３０６の底面３０６ｂ上およびパッケージ層３１５上のパッド（不図示）を接続するはんだボール（またはバンプ）３４５を含み得る。例えば、アンダーフィル層３１１は、ボールグリッドアレイ（ＢＧＡ）、ピングリッドアレイ（ＰＧＡ）、ランドグリッドアレイ（ＬＧＡ）または任意の他の接続パッケージング上で用いられ得る。一実施形態について、アンダーフィル層３１１は、インターポーザ３０６の底面３０６ｂ上およびパッケージ層３１５上のパッド（不図示）を接続する圧壊制御方式チップ接続（Ｃ４）バンプを含み得る。一実施形態について、ダイ３０７は、半導体ダイ、集積回路、ＣＰＵ、マイクロプロセッサ、プラットフォームコントローラハブ（ＰＣＨ）、メモリおよびフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含むがこれらに限定されない。
【００４５】
一実施形態について、基板３０１は、パッケージと、マザーボードと、プリント回路基板（ＰＣＢ）とを含み得るが、これらに限定されない。一実施形態について、基板３０１はＰＣＢである。一実施形態について、ＰＣＢは、薄い銅箔が両方の面に積層されたＦＲ‐４ガラスエポキシ基部でできている（不図示）。ある実施形態について、多層ＰＣＢが用いられ得、追加の層を形成するためにプリプレグおよび銅箔（不図示）が用いられる。例えば、多層ＰＣＢは、１または複数の誘電体層を含み得る。各誘電体層は、感光性誘電体層（不図示）であり得る。いくつかの実施形態について、穴（不図示）が基板３０１に開けられ得る。一実施形態について、基板３０１は、導電性銅トレース、金属パッドおよび穴（不図示）も含み得る。
【００４６】
代替的に、半導体パッケージ（例えば、半導体パッケージ３００）は、導電層（例えば導電層３１０）の上方およびパッケージ層（例えば、パッケージ層３１５）の上方に直接配置されたメモリ（例えば、メモリ３０５）を含み得ることに留意されたい（すなわち、このメモリは、インターポーザを置き換えて（および／または迂回して）、パッケージのＺ高さを低減し得る）。
【００４７】
半導体パッケージ３００は、所望のパッケージング設計に基づいて、より少ない、または追加のパッケージングコンポーネントを含み得ることに留意されたい。
【００４８】
図４は、一実施形態に従った、メモリと、インターポーザと、アンダーフィル層と、導電層と、トレンチを有するパッケージ層と、基板とを有する半導体パッケージを形成する方法を示す処理フローである。図４は、一実施形態に従った、メモリと、インターポーザと、アンダーフィル層と、導電層と、トレンチを有するパッケージ層と、基板とを有する半導体パッケージを形成する方法を示す処理フロー４００である。処理フロー４００は、半導体パッケージを形成する方法を示す。例えば、処理フロー４００は、図２Ａから図３に示される半導体パッケージを形成する方法を示す。
【００４９】
ブロック４０５において、処理フロー４００は、パッケージ層を基板上に配置する。パッケージ層は、第１の複数のはんだボールとダイとを囲むモールド層を含む（図２Ａから図３に示される）。ブロック４１０において、処理フロー４００は、パッケージ層のダイを囲むようにトレンチをモールド層に配置する（図２Ａから図３に示される）。ブロック４１５において、処理フロー４００は、導電層をダイの上面上に配置する。導電層は、ダイの上面の上方およびパッケージ層のトレンチの内部に配置される（図２Ａから図３に示される）。
【００５０】
一実施形態について、処理フローは、ダイの縁部の各々とトレンチとの間に特定の距離を含み得る。別の実施形態について、処理フローは、導電層に基づいて（例えば、導電層により覆われる分散したエリアに基づいて）特定の幅および特定の深さを有するトレンチを含み得る。一実施形態について、処理はさらに、第２の複数のはんだボールを有するインターポーザを導電層上およびパッケージ層の上方に配置し得る。加えて、処理は、インターポーザの底面とパッケージ層の上面との間にアンダーフィル層も配置し得る。
【００５１】
他の実施形態について、処理は、第３の複数のはんだボールを有するメモリをインターポーザ上に配置し得る。第３のはんだボールは、メモリとインターポーザとを電気的に結合する。別の実施形態について、処理フローは、第４の複数のはんだボールを基板の底面上に配置し得る。例えば、処理フローは、基板をマザーボード上に配置し得る。第４の複数のはんだボールは、基板とマザーボードとを電気的に結合する。
【００５２】
代替的な実施形態について、処理フローは、第５の複数のはんだボールを有する第２のメモリを導電層上およびパッケージ層の上方に配置し得る（すなわち、第２のメモリは、インターポーザを置き換えて、パッケージのＺ高さを低減し得る）。いくつかの実施形態について、導電層は、１または複数の異なる材料を含み得、１または複数の異なるパターンを有するダイの上面上に配置され得る。別の実施形態について、処理フローは、プリント回路基板である基板を有し得る。
【００５３】
処理フロー４００により形成される半導体パッケージは、所望のパッケージング設計に基づいて、より少ない、または追加のパッケージングコンポーネントを含み得ることに留意されたい。
【００５４】
図５は、本明細書において説明される、メモリと、インターポーザと、アンダーフィル層と、導電層と、トレンチがあるパッケージ層と、基板とを有するデバイスパッケージを利用するコンピュータシステムを示す概略ブロック図である。図５は、コンピューティングデバイス５００の例を示す。コンピューティングデバイス５００はマザーボード５０２を収容する。マザーボード５０２は、プロセッサ５０４と、デバイスパッケージ５１０と、少なくとも１つの通信チップ５０６とを含むがこれらに限定されない複数のコンポーネントを含み得る。プロセッサ５０４は、マザーボード５０２に物理的かつ電気的に結合される。いくつかの実施形態について、少なくとも１つの通信チップ５０６も、マザーボード５０２に物理的かつ電気的に結合される。他の実施形態について、少なくとも１つの通信チップ５０６は、プロセッサ５０４の一部である。
【００５５】
その用途に応じて、コンピューティングデバイス５００は、マザーボード５０２に物理的かつ電気的に結合され得るか、またはされ得ない他のコンポーネントを含み得る。これらの他のコンポーネントは、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィクプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、パワーアンプ、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラおよび大容量記憶デバイス（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）など）を含むが、これらに限定されない。
【００５６】
少なくとも１つの通信チップ５０６は、コンピューティングデバイス５００との間のデータ伝送のための無線通信を可能にする。「無線」という用語およびその派生語は、非固体媒体を通じた変調電磁放射の使用を通じたデータを通信し得る回路、デバイス、システム、方法、技術、通信チャネル等を説明するために用いられ得る。この用語は、関連するデバイスがいかなるワイヤも含まないことを示唆するものではないが、いくつかの実施形態において、ワイヤを含まないことがある。少なくとも１つの通信チップ５０６は、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、ＥＶ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生物ならびに３Ｇ、４Ｇ、５Ｇおよびそれ以上のものとして指定される任意の他の無線プロトコルを含むがこれらに限定されない複数の無線規格または無線プロトコルのいずれかを実装し得る。  コンピューティングデバイス５００は、複数の通信チップ５０６を含み得る。例えば、第１の通信チップ５０６が、Ｗｉ−Ｆｉ（登録商標）およびＢｌｕｅｔｏｏｔｈ（登録商標）などの近距離無線通信専用であり得、第２の通信チップ５０６が、ＧＰＳ、ＥＤＧＥ、ＧＰＲ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、ＥＶ−ＤＯおよびその他などの長距離無線通信専用であり得る。
【００５７】
コンピューティングデバイス５００のプロセッサ５０４は、プロセッサ５０４内にパッケージングされた集積回路ダイを含む。デバイスパッケージ５１０は、パッケージング基板および／またはプリント回路基板であり得るが、これらに限定されない。デバイスパッケージ５１０は、メモリと、インターポーザと、アンダーフィル層と、導電層と、トレンチを有するパッケージ層と、コンピューティングデバイス５００の基板（図２Ａから図４に示される）とを含み得る。さらに、デバイスパッケージ５１０は、埋め込みダイパッケージの熱性能を向上させるための導電層およびトレンチを有する埋め込みダイパッケージであり得る。
【００５８】
デバイスパッケージ５１０は、単一のコンポーネント、コンポーネントのサブセット、および／またはデバイスパッケージ５１０に限定され得るシステム全体、および／またはデバイスパッケージ５１０の本明細書において説明される実施形態を必要とする任意の他のコンポーネントであり得ることに留意されたい。
【００５９】
いくつかの実施形態について、集積回路ダイは、無線通信で用いるための熱的に安定したＲＦＩＣおよびアンテナを含む、デバイスパッケージ５１０上の１または複数のデバイスとパッケージングされ得る。「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理して、その電子データをレジスタおよび／またはメモリに記憶され得る他の電子データへと変換する任意のデバイスまたはデバイスの一部を指し得る。
【００６０】
少なくとも１つの通信チップ５０６は、通信チップ５０６内にパッケージングされた集積回路ダイも含む。いくつかの実施形態について、本明細書において説明されるように、通信チップの集積回路ダイは、デバイスパッケージ５１０上の１または複数のデバイスとパッケージングされ得る。
【００６１】
以下の例は、さらなる実施形態に関する。異なる実施形態の様々な特徴が、様々な異なる用途に適合するように包含されるいくつかの特徴および除外される他の特徴と多様に組み合わされ得る。
【００６２】
以下の例は、さらなる実施形態に関する。
【００６３】
一実施形態について以下のとおりである。
例１は、
基板上に配置されたパッケージ層であって、第１の複数のはんだボールとダイとを囲むモールド層を有する、パッケージ層と、
上記パッケージ層の上記ダイを囲むように上記モールド層に配置されたトレンチと、
上記ダイの上面上に配置され、上記ダイの上記上面の上方および上記パッケージ層の上記トレンチの内部に配置された導電層と
を備えるデバイスパッケージ
である。  例２は、上記トレンチは、上記ダイの縁部の各々の間に特定の距離を有する、
例１のデバイスパッケージ
を含む。  例３は、上記トレンチは、上記導電層に基づく特定の幅および特定の深さを有する、
例１のデバイスパッケージ
を含む。  例４は、
上記導電層上および上記パッケージ層の上方に配置された第２の複数のはんだボールを有するインターポーザと、
上記インターポーザの底面と上記パッケージ層の上面との間に配置されたアンダーフィル層と
をさらに備える、
例１のデバイスパッケージ
を含む。  例５は、
上記インターポーザ上に配置された第３の複数のはんだボールを有するメモリであって、上記第３のはんだボールは、上記メモリと上記インターポーザとを電気的に結合する、メモリと、
上記基板の底面上に配置された第４の複数のはんだボールと
をさらに備える、
例４のデバイスパッケージ
を含む。  例６は、
上記基板は、マザーボード上に配置され、上記第４の複数のはんだボールは、上記基板と上記マザーボードとを電気的に結合する、
例５のデバイスパッケージ
を含む。
例７は、
上記導電層上および上記パッケージ層の上方に配置された第５の複数のはんだボールを有する第２のメモリをさらに備える、
例１のデバイスパッケージ
を含む。  例８は、
上記導電層は、１または複数の異なる材料を有し、上記導電層は、１または複数の異なるパターンを有する上記ダイの上記上面上に配置される、
例１のデバイスパッケージ
を含む。  例９は、
上記基板はプリント回路基板である、
例１のデバイスパッケージ
を含む。  例１０は、
パッケージ層を基板上に配置する段階であって、上記パッケージ層は、第１の複数のはんだボールとダイとを囲むモールド層を有する、段階と、
上記パッケージ層の上記ダイを囲むように上記モールド層にトレンチを配置する段階と、
上記ダイの上面上に導電層を配置する段階であって、上記導電層は、上記ダイの上記上面の上方および上記パッケージ層の上記トレンチの内部に配置される、段階と
を備える、デバイスパッケージを形成する方法
である。  例１１は、
上記トレンチは、上記ダイの縁部の各々の間に特定の距離を有する、
例１０の方法
を含む。  例１２は、
上記トレンチは、上記導電層に基づく特定の幅および特定の深さを有する、
例１０の方法
を含む。  例１３は、
第２の複数のはんだボールを有するインターポーザを上記導電層上および上記パッケージ層の上方に配置する段階と、
上記インターポーザの底面と上記パッケージ層の上面との間にアンダーフィル層を配置する段階と
をさらに備える、
例１０の方法
を含む。  例１４は、
第３の複数のはんだボールを有するメモリを上記インターポーザ上に配置する段階であって、上記第３のはんだボールは、上記メモリと上記インターポーザとを電気的に結合する、段階と、
第４の複数のはんだボールを上記基板の底面上に配置する段階と
をさらに備える、
例１３の方法
を含む。  例１５は、
上記基板は、マザーボード上に配置され、上記第４の複数のはんだボールは、上記基板と上記マザーボードとを電気的に結合する、
例１４の方法
を含む。  例１６は、
第５の複数のはんだボールを有する第２のメモリを上記導電層上および上記パッケージ層の上方に配置する段階をさらに備える、
例１０の方法
を含む。  例１７は、
上記導電層は、１または複数の異なる材料を有し、上記導電層は、１または複数の異なるパターンを有する上記ダイの上記上面上に配置される、
例１０の方法
を含む。  例１８は、
上記基板はプリント回路基板である、
例１０の方法
を含む。  例１９は、
基板上に配置されたパッケージ層であって、第１の複数のはんだボールとダイとを囲むモールド層を有する、パッケージ層と、
上記パッケージ層の上記ダイを囲むように上記モールド層に配置されたトレンチと、
上記ダイの上面上に配置され、上記ダイの上記上面の上方および上記パッケージ層の上記トレンチの内部に配置された導電層と、
上記導電層上および上記パッケージ層の上方に配置された第２の複数のはんだボールを有するインターポーザと、
上記インターポーザの底面と上記パッケージ層の上面との間に配置されたアンダーフィル層と、
上記インターポーザ上に配置された第３の複数のはんだボールを有するメモリであって、上記第３のはんだボールは、上記メモリと上記インターポーザとを電気的に結合し、第４の複数のはんだボールが上記基板の底面上に配置される、メモリと、
を備えるデバイスパッケージ
である。  例２０は、
上記トレンチは、上記ダイの縁部の各々の間に特定の距離を有する、
例１９のデバイスパッケージ
を含む。  例２１は、
上記トレンチは、上記導電層に基づく特定の幅および特定の深さを有する、
例１９のデバイスパッケージ
を含む。  例２２は、
上記基板は、マザーボード上に配置され、上記第４の複数のはんだボールは、上記基板と上記マザーボードとを電気的に結合する、
例１９のデバイスパッケージ
を含む。  例２３は、
上記導電層は、１または複数の異なる材料を有する、
例１９のデバイスパッケージ
を含む。  例２４は、
上記導電層は、１または複数の異なるパターンを有する上記ダイの上記上面上に配置される、
例１９のデバイスパッケージ
を含む。  例２５は、
上記基板はプリント回路基板である、
例１９のデバイスパッケージ
を含む。
【００６４】
前述の明細書において、実施形態が、それらの特定の例示的な実施形態を参照して説明された。より広い趣旨および範囲から逸脱することなく、様々な修正がそれらに対してなされ得ることは明らかであろう。従って、本明細書および図面は、限定的な意味ではなく、例示的な意味で考えられるべきである。
【図１】
2019068040.tif 000003
【図２Ａ】
2019068040.tif 000004
【図２Ｂ】
2019068040.tif 000005
【図２Ｃ】
2019068040.tif 000006
【図２Ｄ】
2019068040.tif 000007
【図３】
2019068040.tif 000008
【図４】
2019068040.tif 000009
【図５】
2019068040.tif 000010
【外国語明細書】
2019068040000001.pdf