(57)【要約】【課題】ダイオードが破壊されることを抑制できる。【解決手段】半導体装置は、第１窒化物半導体層と、第２窒化物半導体層と、第３窒化物半導体層と、第４窒化物半導体層と、が積層された積層体と、第１窒化物半導体層の面のうち第２窒化物半導体層と接する側の面とは反対側の面と接する第１電極と、を備え、トランジスタ形成領域と、トランジスタ形成領域に隣接するダイオード形成領域と、を有し、トランジスタ形成領域は、第２窒化物半導体層に底部が位置する第１溝部と、第１溝部の表面に形成された第２電極と、第４窒化物半導体層の面のうち第３窒化物半導体層と接する側の面とは反対側の面と接する第３電極と、を備え、ダイオード形成領域は、第３窒化物半導体層に底部が位置する第２溝部と、第３窒化物半導体層にショットキー接合するとともに第３電極と電気的に接続されたショットキー電極と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体装置であって、
ｎ型不純物を含有する第１窒化物半導体層と、ｎ型不純物を含有する第２窒化物半導体層と、ｐ型不純物を含有する第３窒化物半導体層と、ｎ型不純物を含有する第４窒化物半導体層と、が順に積層された積層体と、
前記第１窒化物半導体層の面のうち前記第２窒化物半導体層と接する側の面とは反対側の面と接する第１電極と、を備え、
前記半導体装置は、
トランジスタが形成されたトランジスタ形成領域と、
前記トランジスタ形成領域に隣接し、ダイオードが形成されたダイオード形成領域と、を有し、
前記トランジスタ形成領域は、
前記第３窒化物半導体層および前記第４窒化物半導体層を貫通するとともに前記第２窒化物半導体層に底部が位置する第１溝部と、
前記第１溝部の表面に絶縁膜を介して形成された第２電極と、
前記第４窒化物半導体層の面のうち前記第３窒化物半導体層と接する側の面とは反対側の面と接する第３電極と、を備え、
前記ダイオード形成領域は、
前記第４窒化物半導体層を貫通するとともに前記第３窒化物半導体層に底部が位置する第２溝部と、
前記第２溝部の表面に形成され、前記第３窒化物半導体層にショットキー接合するとともに前記第３電極と電気的に接続されたショットキー電極と、を備える、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ダイオード形成領域は、さらに、
前記第２溝部から前記積層体へのｐ型不純物の注入によって形成された少なくとも１つのｐ型不純物注入領域を含む、半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記ｐ型不純物注入領域のうち少なくとも１つは、前記第１溝部の底部より深い位置まで広がる、半導体装置。
【請求項４】
請求項２または請求項３に記載の半導体装置であって、
前記ｐ型不純物注入領域のうち少なくとも１つは、前記第２溝部の側部から前記積層体の側に広がる、半導体装置。
【請求項５】
請求項１から請求項４までのいずれか一項に記載の半導体装置であって、
前記ダイオード形成領域は、さらに、
前記ショットキー電極と前記第２溝部との間に配され、前記第２溝部の表面に対してｐ型不純物が堆積されたｐ型不純物堆積領域を含む、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置には、トランジスタが形成されたトランジスタ形成領域と、ダイオードが形成されたダイオード形成領域と、を備えたものがある。特許文献１の半導体装置におけるダイオード形成領域では、ｎ型不純物を含有する第１窒化物半導体層に対してｎ型不純物を含有する第２窒化物半導体層が積層されるとともに、第２窒化物半導体層にショットキー接合するショットキー電極が形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−３５０７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の導体装置では、ドレイン電極とソース電極との間に印加された電圧がトランジスタの耐圧に近づくと、ダイオードに対してリーク電流が流れ始める。その結果、第２窒化物半導体層のうち第１窒化物半導体層の側で高電界領域が形成されてダイオードが破壊される場合がある。このような課題を解決するために、ダイオードの破壊を抑制できる技術が望まれていた。
【課題を解決するための手段】
【０００５】
本発明は、以下の形態として実現することが可能である。
【０００６】
（１）本発明の一形態によれば、半導体装置が提供される。この半導体装置は、ｎ型不純物を含有する第１窒化物半導体層と、ｎ型不純物を含有する第２窒化物半導体層と、ｐ型不純物を含有する第３窒化物半導体層と、ｎ型不純物を含有する第４窒化物半導体層と、が順に積層された積層体と、前記第１窒化物半導体層の面のうち前記第２窒化物半導体層と接する側の面とは反対側の面と接する第１電極と、を備え、前記半導体装置は、トランジスタが形成されたトランジスタ形成領域と、前記トランジスタ形成領域に隣接し、ダイオードが形成されたダイオード形成領域と、を有し、前記トランジスタ形成領域は、前記第３窒化物半導体層および前記第４窒化物半導体層を貫通するとともに前記第２窒化物半導体層に底部が位置する第１溝部と、前記第１溝部の表面に絶縁膜を介して形成された第２電極と、前記第４窒化物半導体層の面のうち前記第３窒化物半導体層と接する側の面とは反対側の面と接する第３電極と、を備え、前記ダイオード形成領域は、前記第４窒化物半導体層を貫通するとともに前記第３窒化物半導体層に底部が位置する第２溝部と、前記第２溝部の表面に形成され、前記第３窒化物半導体層にショットキー接合するとともに前記第３電極と電気的に接続されたショットキー電極と、を備える。このような形態とすれば、第２半導体層のうち第１窒化物半導体層の側で高電界領域が形成されることを抑制できる。したがってダイオードが破壊されることを抑制できる。
（２）上記形態における半導体装置において、前記ダイオード形成領域は、さらに、前記第２溝部から前記積層体へのｐ型不純物の注入によって形成された少なくとも１つのｐ型不純物注入領域を含んでもよい。このような形態とすれば、第２溝部に意図せず高濃度ｎ型不純物領域が形成された場合であっても、第２溝部から積層体の側に対してｐ型不純物注入領域が形成されているため、高濃度ｎ型不純物領域を補償することができる。
（３）上記形態における半導体装置において、前記ｐ型不純物注入領域のうち少なくとも１つは、前記第１溝部の底部より深い位置まで広がってもよい。このような形態とすれば、第１溝部の底部に発生する電界集中を緩和することができる。
（４）上記形態における半導体装置において、前記ｐ型不純物注入領域のうち少なくとも１つは、前記第２溝部の側部から前記積層体の側に広がってもよい。このような形態とすれば、第２溝部に意図せず高濃度ｎ型不純物領域が形成された場合であっても、ｐ型不純物注入領域によって高濃度ｎ型不純物領域が補償されるため、第４窒化物半導体層から高濃度ｎ型不純物領域を介した漏電経路が形成されることを抑制できる。
（５）上記形態における半導体装置において、前記ダイオード形成領域は、さらに、
前記ショットキー電極と前記第２溝部との間に配され、前記第２溝部の表面に対してｐ型不純物が堆積されたｐ型不純物堆積領域を含んでもよい。このような形態とすれば、第２溝部に意図せず高濃度ｎ型不純物領域が形成された場合であっても、ｐ型不純物堆積領域によって高濃度ｎ型不純物領域が補償されるため、第４窒化物半導体層から高濃度ｎ型不純物領域を介した漏電経路が形成されることを抑制できる。
【０００７】
本発明は、半導体装置およびその製造方法以外の種々の形態で実現することも可能であり、例えば、半導体装置が組み込まれた電気機器、並びに、その半導体装置を製造する製造装置、それらの装置の設計方法、それらの装置の製造方法などの形態で実現できる。
【発明の効果】
【０００８】
本発明によれば、第２半導体層のうち第１窒化物半導体層の側で高電界領域が形成されることを抑制できる。したがってダイオードが破壊されることを抑制できる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態の半導体装置の断面の一部を示す模式図である。
【図２】ダイオード形成領域のバンドダイアグラムを示す説明図である。
【図３】比較例の半導体装置の断面の一部を示す模式図である。
【図４】ダイオード形成領域のバンドダイアグラムを示す説明図である。
【図５】ダイオード形成領域のバンドダイアグラムを示す説明図である。
【図６】ダイオード形成領域のバンドダイアグラムを示す説明図である。
【図７】ダイオード形成領域のバンドダイアグラムを示す説明図である。
【図８】ダイオード形成領域のバンドダイアグラムを示す説明図である。
【図９】第２実施形態の半導体装置の断面の一部を示す模式図である。
【図１０】第３実施形態の半導体装置の断面の一部を示す模式図である。
【図１１】第４実施形態の半導体装置の断面の一部を示す模式図である。
【図１２】第５実施形態の半導体装置の断面の一部を示す模式図である。
【図１３】第６実施形態の半導体装置の断面の一部を示す模式図である。
【図１４】半導体装置が組み込まれたチップの模式図である。
【発明を実施するための形態】
【００１０】
Ａ．第１実施形態：
図１は、第１実施形態の半導体装置１０の断面の一部を示す模式図である。なお、図１以降に示された模式図は、半導体装置１０の技術的特徴をわかりやすく示すための図であり、各部の寸法を正確に示すものではない。図１には、説明を容易にするために、相互に略直交するＸＹＺ軸が図示されている。図１のＸＹＺ軸は、図３のＸＹＺ軸に対応する。
【００１１】
半導体装置１０は、基板１１０と、ｎ型半導体層１２０と、ｐ型半導体層１３０と、ｎ型半導体層１４０と、第１電極１５４とを備える。半導体装置１０は、ｎｐｎ型の半導体装置であり、基板１１０と、ｎ型半導体層１２０と、ｐ型半導体層１３０と、ｎ型半導体層１４０と、が順に積層された構造を有する。
【００１２】
基板１１０と、ｎ型半導体層１２０と、ｐ型半導体層１３０と、ｎ型半導体層１４０と、はＸ軸及びＹ軸に沿って広がる板状の半導体である。本実施形態では、基板１１０と、ｎ型半導体層１２０と、ｐ型半導体層１３０と、ｎ型半導体層１４０と、は窒化ガリウム（ＧａＮ）系の半導体である。窒化ガリウム系の半導体（ＧａＮ）としては、窒化ガリウム（ＧａＮ）のほか、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）などが例示できる。なお、電力制御用の半導体装置に用いる観点から、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）が好ましい。本実施形態では、窒化ガリウム（ＧａＮ）を用いる。なお、本実施形態の効果を奏する範囲において、窒化ガリウム（ＧａＮ）の一部をアルミニウム（Ａｌ）やインジウム（Ｉｎ）などの他のIII族元素に置換してもよく、他の不純物を含んでいてもよい。
【００１３】
基板１１０は、ｎ型不純物を含有する半導体である。本実施形態では、ｎ型不純物として基板１１０に含まれるシリコン（Ｓｉ）濃度は、５Ｅ１７ｃｍ−３以上である。本実施形態において、基板１１０の厚さ（Ｚ軸方向の長さ）は、３０μｍ以上５００μｍ以下である。なお、５Ｅ１７との記載は、５×１０１７を示す。
【００１４】
ｎ型半導体層１２０は、ｎ型不純物を含有する半導体である。本実施形態では、ｎ型半導体層１２０は、基板１１０の＋Ｚ軸方向側に位置する。本実施形態では、ｎ型不純物としてｎ型半導体層１２０に含まれるシリコン（Ｓｉ）濃度は、１Ｅ１５ｃｍ−３以上１Ｅ１６ｃｍ−３以下である。本実施形態では、ｎ型半導体層１２０の厚さは、０．１μｍ以上２０μｍ以下である。ｎ型半導体層１２０を、「ｎ型ドリフト層１２０」とも呼ぶ。
【００１５】
ｐ型半導体層１３０は、ｐ型不純物を含有する半導体である。ｐ型半導体層１３０は、ｎ型半導体層１２０の＋Ｚ軸方向側に位置する。本実施形態では、ｐ型半導体層１３０は、マグネシウム（Ｍｇ）をアクセプタ元素として含有する。本実施形態では、ｐ型不純物としてｐ型半導体層１３０に含まれるマグネシウム（Ｍｇ）濃度は、１Ｅ１７ｃｍ−３以上５Ｅ１９ｃｍ−３以下である。本実施形態では、ｐ型半導体層１３０の厚さは、０．５μｍ以上１．５μｍ以下である。ｐ型半導体層１３０を、「ｐ型ベース層１３０」とも呼ぶ。
【００１６】
ｎ型半導体層１４０は、ｎ型不純物を含有する半導体である。本実施形態では、ｎ型半導体層１４０は、ｐ型半導体層１３０の＋Ｚ軸方向側に位置する。本実施形態では、ｎ型半導体層１４０は、シリコン（Ｓｉ）をドナー元素として含有する。本実施形態では、ｎ型不純物としてｎ型半導体層１４０に含まれるシリコン（Ｓｉ）濃度は、ｎ型半導体層１２０のシリコン（Ｓｉ）濃度より高く、１Ｅ１８ｃｍ−３以上であり、ｎ型半導体層１４０の厚さ（Ｚ軸方向の長さ）は、０．１μｍ以上１．０μｍ以下である。
【００１７】
本実施形態では、基板１１０に対して、ｎ型半導体層１２０と、ｐ型半導体層１３０と、ｎ型半導体層１４０と、が順に積層された構造体を積層体１００と呼ぶ。
【００１８】
第１電極１５４は、基板１１０の−Ｚ軸方向側の表面にオーミック接触する電極である。本実施形態では、第１電極１５４は、チタン（Ｔｉ）から形成された層にアルミニウム（Ａｌ）から形成された層を積層してから熱処理を加えた電極である。第１電極１５４を、「ドレイン電極１５４」とも呼ぶ。
【００１９】
半導体装置１０は、トランジスタが形成されたトランジスタ形成領域ＴＲと、ダイオードが形成されたダイオード形成領域ＤＲとを備える。本実施形態では、トランジスタ形成領域ＴＲには、縦型ＭＯＳトランジスタとして、トレンチゲート型ＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor）が形成されている。また、ダイオード形成領域ＤＲには、ｐｎ接合ダイオードが形成されている。トランジスタ形成領域ＴＲおよびダイオード形成領域ＤＲは、積層体１００および第１電極１５４を共有する。
【００２０】
半導体装置１０のうちトランジスタ形成領域ＴＲは、積層体１００および第１電極１５４に加えて、ボディ電極１６４と、第１溝部１７０と、絶縁膜１７２と、第２電極１７４と、第３電極１８４とを備える。
【００２１】
ボディ電極１６４は、ｎ型半導体層１４０の一部を削って窪んだ溝部に形成される。ボディ電極１６４は、ｐ型半導体層１３０の＋Ｚ軸方向側を向いた面と接するオーミック接触する電極である。
【００２２】
第１溝部１７０は、ｐ型半導体層１３０およびｎ型半導体層１４０を貫通するとともにｎ型半導体層１２０に底部１７０ｂが位置する溝部である。また、第１溝部１７０の側部１７０ｓには、ｎ型半導体層１２０、ｐ型半導体層１３０およびｎ型半導体層１４０が露出している。絶縁膜１７２は、第１溝部１７０およびｎ型半導体層１４０のうちＸ軸方向において第１溝部１７０寄りの一部の表面を覆う。第２電極１７４は、絶縁膜１７２を介して第１溝部１７０に形成されたゲート電極である。第２電極１７４に電圧が印加された場合、ｐ型半導体層１３０に反転層が形成され、この反転層がチャネルとして機能することによって、第１電極１５４と後述する第３電極１８４との間に導通経路が形成される。第２電極１７４を、「ゲート電極１７４」とも呼ぶ。
【００２３】
第３電極１８４は、ｎ型半導体層１４０の面のうちｐ型半導体層１３０と接する側の面とは反対側の面にオーミック接触する電極である。本実施形態では、第３電極１８４は、チタン（Ｔｉ）から形成された層にアルミニウム（Ａｌ）から形成された層を積層してから熱処理を加えた電極である。第３電極１８４を、「ソース電極１８４」とも呼ぶ。
【００２４】
半導体装置１０のうちダイオード形成領域ＤＲは、積層体１００および第１電極１５４に加えて、第２溝部２７０と、ショットキー電極２８０とを備える。
【００２５】
第２溝部２７０は、ｎ型半導体層１４０を貫通するとともにｐ型半導体層１３０に底部２７０ｂが位置する溝部である。また、第２溝部２７０の側部２７０ｓには、ｐ型半導体層１３０およびｎ型半導体層１４０が露出している。ショットキー電極２８０は、ｐ型半導体層１３０の界面にショットキー接合された電極である。ショットキー電極２８０は、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、イリジウム（Ｉｒ）などの少なくとも１つから主に成る１層以上の金属層によって構成される。本実施形態では、ショットキー電極２８０は、ニッケル（Ｎｉ）から主に成る１層の金属層によって構成される。
【００２６】
ショットキー電極２８０は、第３電極１８４と電気的に接続されている。本実施形態では、ショットキー電極２８０は、トランジスタ形成領域ＴＲとダイオード形成領域ＤＲとの境界において、第３電極１８４と電気的に接続されている。なお、ショットキー電極２８０と第３電極１８４との電気的な接続は、トランジスタ形成領域ＴＲもしくはダイオード形成領域ＤＲのいずれの領域内において実現されてもよい。
【００２７】
図２は、半導体装置１０のダイオード形成領域ＤＲにおいて、リーク電流が流れることによって変動するバンドダイアグラムについて説明する説明図である。図２において、縦軸は電子のエネルギー（ポテンシャルエネルギー）を示す。また、図２では、伝導帯Ｅｃおよび価電子帯Ｅｖが示されている。また、図２のショットキー電極２８０と伝導帯Ｅｃとの間には、ショットキー障壁φＢが示されている。なお、図４から図８においても同様に、伝導帯Ｅｃおよび価電子帯Ｅｖと、ショットキー障壁φＢと、が示されている。
【００２８】
図２の実線は、ｐ型ベース層１３０の空間電荷が負電荷であるときのダイオード形成領域ＤＲにおけるバンドダイアグラムを示す。図２の破線は、ｐ型ベース層１３０の空間電荷が正電荷であるときのダイオード形成領域ＤＲのバンドダイアグラムを示す。なお、基板１１０においては、図２の実線および破線は重なっている。
【００２９】
ゲート電極１７４に電圧が印加されていない状態においては、ｐ型ベース層１３０における空間電荷は、ｎ型ドリフト層１２０との界面において空乏層を形成していることから、アクセプタの空間電荷により負電荷になっている。このため、ゲート電極１７４に電圧が印加されていない状態においては、ダイオード形成領域ＤＲのバンドダイアグラムは、実線で示す状態である。なお、図２に図示されたプラス記号（＋）およびマイナス記号（−）は、それぞれ空乏層を形成したことにより正電荷を帯びたドナーイオンの電荷および負電荷を帯びたアクセプタイオンの電荷を示している。
【００３０】
本実施形態では、ｐ型ベース層１３０の厚さは、空乏層が形成されている際に、ｐ型ベース層１３０が完全に空乏化する厚さ以下であることが好ましい。ここでいう完全に空乏化するとは、ｐ型ベース層１３０内に正孔が全くない状態のことである。
【００３１】
ゲート電極１７４に電圧が印加されていない状態でドレイン電極１５４とソース電極１８４との間における電圧がダイオードの耐圧に近付くと、ダイオード形成領域ＤＲにおいてアバランシェ降伏が起こることによってリーク電流が流れ始める。図２における電子Ｅと正孔Ｈとは、アバランシェ降伏が起こった際に形成された電子と正孔とを示す。次に、ｎ型ドリフト層１２０から基板１１０の方向に向けて電子Ｅが流れ、正孔Ｈはｎ型ドリフト層１２０からｐ型ベース層１３０に流れ、ｐ型ベース層１３０に正孔Ｈが蓄積される。図２における正孔Ｈは、蓄積される正孔Ｈを示す。そして、ｐ型ベース層１３０における空間電荷は、蓄積された正孔Ｈによって負電荷から正電荷に移行する。電位が一様な正電荷であるときのバンドの形状は下に凸となることから、ゲート電極１７４に電圧が印加されていない状態でダイオード形成領域ＤＲにおいてリーク電流が流れる状態においては、ダイオード形成領域ＤＲのバンドダイアグラムは、破線で示す状態となる。
【００３２】
図３は、比較例の半導体装置１０ａの断面の一部を示す模式図である。半導体装置１０ａは、第１実施形態の半導体装置１０とは異なる第２溝部２７０ａおよびショットキー電極２８０ａを備える点を除き、第１実施形態の半導体装置１０の装置構成と同じである。比較例の半導体装置１０ａは、以下、比較例とも呼ぶ。第１実施形態と同じ符号は、同一の構成を示すものであって、先行する説明を参照する。
【００３３】
第２溝部２７０ａは、ｎ型半導体層１４０およびｐ型半導体層１３０を貫通するとともにｎ型半導体層１２０に底部２７０ａｂが位置する溝部である。また、第２溝部２７０ａの側部２７０ａｓには、ｎ型半導体層１４０、ｐ型半導体層１３０およびｎ型半導体層１２０が露出している。ショットキー電極２８０ａは、ｎ型半導体層１２０の界面にショットキー接合された電極である。ショットキー電極２８０ａは、第１実施形態のショットキー電極２８０と同様、第３電極１８４と電気的に接続されている。
【００３４】
図４は、比較例におけるダイオード形成領域ＤＲのバンドダイアグラムを示す説明図である。図４の実線は、ｎ型ドリフト層１２０の空間電荷が正電荷であるときのダイオード形成領域ＤＲにおけるバンドダイアグラムを示す。図４の破線は、ｎ型ドリフト層１２０の空間電荷が負電荷であるときのダイオード形成領域ＤＲのバンドダイアグラムを示す。なお、基板１１０においては、図４の実線および破線は重なっている。
【００３５】
比較例のゲート電極１７４に電圧が印加されていない状態においては、ｎ型ドリフト層１２０内に存在していた電子がショットキー電極２８０ａとの接合により基板１１０の側に拡散していることから、ｎ型ドリフト層１２０における空間電荷は、ドナーにより正電荷になっている。このため、ゲート電極１７４に電圧が印加されていない状態においては、比較例におけるダイオード形成領域ＤＲのバンドダイアグラムは、実線で示す状態である。なお、図４に図示されたプラス記号（＋）は、電子が基板１１０の側に拡散したことにより正電荷を帯びたドナーイオンの電荷を示している。
【００３６】
比較例のゲート電極１７４に電圧が印加されていない状態でドレイン電極１５４とソース電極１８４との間における電圧がダイオードの耐圧に近付くと、ダイオード形成領域ＤＲにおいてアバランシェ降伏が起こることによってリーク電流が流れ始める。図４における電子Ｅは、図２の電子Ｅと同様、アバランシェ降伏が起こった際に流れる電子を示す。次に、ｎ型ドリフト層１２０から基板１１０の方向に向けて電子Ｅが流れることによって、ｎ型ドリフト層１２０における空間電荷は、正電荷から負電荷に移行する。電位が一様な負電荷であるときのバンドの形状は上に凸となることから、ゲート電極１７４に電圧が印加されていない状態でダイオード形成領域ＤＲにおいてリーク電流が流れる状態においては、ダイオード形成領域ＤＲのバンドダイアグラムは、破線で示す状態となる。このような状態において、ｎ型ドリフト層１２０のうち基板１１０の側では、高電界領域が形成されるため、ダイオード形成領域ＤＲのダイオードが破壊されやすい状態となる。
【００３７】
これに対して、第１実施形態の半導体装置１０では、リーク電流が流れた際、ダイオード形成領域ＤＲのバンドダイアグラムは図２の破線で示す状態となることから、ｎ型ドリフト層１２０のうち基板１１０の側で高電界領域が形成されることを抑制できるため、ダイオード形成領域ＤＲのダイオードが破壊されることを抑制できる。
【００３８】
図５は、半導体装置１０のダイオード形成領域ＤＲにおいて、トランジスタのスイッチングに伴って変動するバンドダイアグラムについて説明する説明図である。図５の実線は、ｐ型ベース層１３０に正孔が蓄積される前のダイオード形成領域ＤＲにおけるバンドダイアグラムを示す。図５の破線は、ｐ型ベース層１３０に正孔が蓄積された後のダイオード形成領域ＤＲのバンドダイアグラムを示す。
【００３９】
トランジスタがスイッチングを開始してｐ型ベース層１３０に正孔が蓄積される前のダイオード形成領域ＤＲにおけるバンドダイアグラムは、図５の実線で示す状態であるためにエネルギー障壁の幅Ｂ１が厚いことから、リーク電流が流れることは抑制されている。トランジスタのスイッチングによりｐ型ベース層１３０のうちトランジスタ形成領域ＴＲの側からダイオード形成領域ＤＲの側に正孔Ｈが流れ込むことによって、ダイオード形成領域ＤＲ内のｐ型ベース層１３０に正孔Ｈが蓄積する。そして、ダイオード形成領域ＤＲ内のｐ型ベース層１３０における空間電荷は、蓄積された正孔によって負電荷から正電荷に移行する。図５に図示された正孔Ｈは、ｐ型ベース層１３０においてトランジスタ形成領域ＴＲの側からダイオード形成領域ＤＲの側に流れ込む正孔を示している。電位が一様な正電荷であるときのバンドの形状は下に凸となることから、トランジスタがスイッチングを開始してからダイオード形成領域ＤＲのｐ型ベース層１３０に正孔Ｈが蓄積された状態においては、ダイオード形成領域ＤＲのバンドダイアグラムは、破線で示す状態となる。このような状態において、ｐ型ベース層１３０におけるエネルギー障壁の幅は幅Ｂ１から幅Ｂ２に変動するため薄くなる。したがって、トランジスタがスイッチングを停止してオフ状態になったときにショットキー電極２８０とｎ型ドリフト層１２０との間でトンネル電流が流れやすくなる。すなわち、ｎ型ドリフト層１２０とショットキー電極２８０との間で電子Ｅが流れやすくなることから、ｐ型ベース層１３０へ電子が供給される。図５に図示された電子Ｅは、スイッチングが停止した際にダイオード形成領域ＤＲを流れる電子を示す。ｐ型ベース層１３０に蓄積された正孔Ｈと供給される電子とが再結合するにつれてｐ型ベース層１３０に蓄積された正孔Ｈの量は減少することから、トランジスタがスイッチングを停止してオフ状態になってから寄生バイポーラトランジスタにおける導通を速やかに停止させることができる。ここでいう寄生バイポーラトランジスタは、基板１１０と、ｎ型ドリフト層１２０と、ｐ型ベース層１３０と、ｎ型半導体層１４０とのｎｐｎ接合から成る。
【００４０】
本実施形態では、ダイオード形成領域ＤＲのｐ型ベース層１３０に正孔Ｈが蓄積された状態におけるエネルギー障壁の幅Ｂ２が１０ｎｍ以下となるよう、ｐ型ベース層１３０の厚さが設計されることが好ましい。このような厚さに設計することにより、トンネル電流が流れやすくなるからである。
【００４１】
図６は、比較例の半導体装置１０ａのダイオード形成領域ＤＲにおいて、トランジスタのスイッチングが行われている際のバンドダイアグラムについて説明する説明図である。図６の実線は、トランジスタのスイッチングが行われている際のダイオード形成領域ＤＲにおけるバンドダイアグラムを示す。比較例においても、トランジスタのスイッチングによりｐ型ベース層１３０に正孔が蓄積する。このような状態において、トランジスタがスイッチングを停止してオフ状態になったとしても、ｐ型ベース層１３０に蓄積された正孔の量は、半導体装置１０と比べて減少しにくい。このため、トランジスタがスイッチングを停止してオフ状態になってから寄生バイポーラトランジスタにおける導通が停止されるまでの時間についても半導体装置１０と比べて長くなる。一方、半導体装置１０では、トランジスタがスイッチングを停止してオフ状態になったのち、ｐ型ベース層１３０に蓄積された正孔がｐ型ベース層１３０へ供給される電子によって速やかに減少されることから、寄生バイポーラトランジスタにおける導通を速やかに停止させることができる。
【００４２】
図１の説明に戻り、窒化ガリウム（ＧａＮ）系の半導体層の表面には、意図しない比較的高濃度のｎ型不純物領域が形成されることが、発明者らの検討の結果から明らかになった。高濃度ｎ型不純物領域は、窒化ガリウム（ＧａＮ）系の半導体装置の製造過程において、窒化ガリウム（ＧａＮ）系の半導体層の表面が大気に曝された場合等に、半導体層の表面にシリコン（Ｓｉ）が吸着することや、半導体層に溝部を形成する際に、半導体層の表面から窒素（Ｎ）が抜けることによって形成されると考えられる。高濃度ｎ型不純物領域のドナー濃度は、例えば、８Ｅ１７ｃｍ−３以上１Ｅ２０ｃｍ−３以下である。例えば、半導体装置１０では、第２溝部２７０が形成されてからショットキー電極２８０が形成されるまでの間にｐ型ベース層１３０の表面（第２溝部２７０の底部）に、ｎ型不純物領域が形成される場合がある。しかし、半導体装置１０では、ｎ型不純物領域は、ｐ型ベース層１３０によって補償される。
【００４３】
図７は、製造過程において意図しないｎ型不純物領域がｐ型ベース層１３０の表面に形成された場合の、半導体装置１０におけるダイオード形成領域ＤＲのバンドダイアグラムを示す説明図である。上述したように、ｎ型不純物領域は、ｐ型ベース層１３０によって補償されるため、ｐ型ベース層１３０のうちショットキー電極２８０の側で高電界領域が形成されることを抑制できる。
【００４４】
図８は、製造過程において意図しないｎ型不純物領域がｎ型ドリフト層１２０の表面に形成された場合の、半導体装置１０ａにおけるダイオード形成領域ＤＲのバンドダイアグラムを示す説明図である。比較例では、第２溝部２７０ａが形成されてからショットキー電極２８０ａが形成されるまでの間にｎ型ドリフト層１２０の表面（第２溝部２７０ａの底部）に、ｎ型不純物領域が形成される場合がある。このような場合に、ｎ型ドリフト層１２０のうちショットキー電極２８０ａの側で高電界領域が形成されることから、低い電圧で耐圧破壊が起こる可能性が高くなる。ここでいう耐圧破壊とは、一定値以上の電圧が印加されることによってダイオードが破壊される状態を示す。
【００４５】
以上説明した第１実施形態によれば、図２で説明したように、ｎ型ドリフト層１２０のうち基板１１０の側で高電界領域が形成されることを抑制できる。したがってダイオード形成領域ＤＲのダイオードが破壊されることを抑制できる。また、図５で説明したように、トランジスタがスイッチングを停止してオフ状態になったのち、ｐ型ベース層１３０に蓄積された正孔がｐ型ベース層１３０へ供給される電子によって速やかに減少されることから、寄生バイポーラトランジスタにおける導通を速やかに停止させることができる。また、図７で説明したように、意図しないｎ型不純物領域が形成された場合であっても、高電界領域が形成されることを抑制することができるので、ダイオード形成領域ＤＲのダイオードが破壊されるのを抑制できる。
【００４６】
Ｂ．第２実施形態：
図９は、第２実施形態の半導体装置１０ｂの断面の一部を示す模式図である。半導体装置１０ｂは、トランジスタ形成領域ＴＲのＸ軸方向両側にダイオード形成領域ＤＲを備える点およびダイオード形成領域ＤＲにｐ型不純物注入領域３１０を備える点を除き、第１実施形態の半導体装置１０の装置構成と同じである。第１実施形態と同じ符号は、同一の構成を示すものであって、先行する説明を参照する。
【００４７】
ｐ型不純物注入領域３１０は、第２溝部２７０から積層体１００へのｐ型不純物の注入によって形成された領域である。ｐ型不純物注入領域３１０は、積層体１００のうちｎ型半導体層１２０、ｐ型半導体層１３０およびｎ型半導体層１４０に形成される。本実施形態では、ｐ型不純物注入領域３１０は、ｐ型不純物としてマグネシウム（Ｍｇ）を含有する。本実施形態では、ｐ型不純物注入領域３１０に含まれるマグネシウム（Ｍｇ）の平均濃度は、ｐ型半導体層１３０のマグネシウム（Ｍｇ）濃度よりも高い。
【００４８】
ｐ型不純物注入領域３１０は、第１溝部１７０の底部１７０ｂより深い位置まで広がる。言い換えれば、ｐ型不純物注入領域３１０は、第１溝部１７０の底部１７０ｂより−Ｚ軸方向側に広がる。このため、ゲート電極１７４に電圧が印加された場合に第１溝部１７０の底部１７０ｂの角に発生する電界集中を緩和することができる。その結果、半導体装置１０ｂの耐圧を向上させることができる。
【００４９】
また、ｐ型不純物注入領域３１０は、第２溝部２７０の側部２７０ｓから積層体１００の側に広がる。このため、製造過程において意図しないｎ型不純物領域が側部２７０ｓの表面に形成された場合であっても、ｐ型不純物注入領域３１０によってｎ型不純物領域が補償されるため、ｎ型半導体層１４０からｎ型不純物領域を介した漏電経路が形成されることを抑制できる。
【００５０】
以上説明した第２実施形態によれば、第２溝部２７０に意図せずｎ型不純物領域が形成された場合であっても、第２溝部２７０から積層体１００の側に対してｐ型不純物注入領域３１０が形成されているため、ｎ型不純物領域を補償することができる。
【００５１】
Ｃ．第３実施形態：
図１０は、第３実施形態の半導体装置１０ｃの断面の一部を示す模式図である。半導体装置１０ｃは、ｐ型不純物注入領域３１０とは異なるｐ型不純物注入領域３２０、３３０を備える点を除き、第２実施形態の半導体装置１０ｂの装置構成と同じである。第２実施形態と同じ符号は、同一の構成を示すものであって、先行する説明を参照する。
【００５２】
ｐ型不純物注入領域３２０は、Ｘ軸方向における長さがｐ型不純物注入領域３１０と比べて短いことを除き、ｐ型不純物注入領域３１０と同様である。ｐ型不純物注入領域３３０は、ｐ型不純物注入領域３２０とは離れた領域である。ｐ型不純物注入領域３３０は、ｎ型半導体層１２０およびｐ型半導体層１３０に形成される。
【００５３】
以上説明した第３実施形態によれば、第２実施形態と同様の効果を奏する。また、第３実施形態は複数のｐ型不純物注入領域がｎ型半導体層１２０に形成されているため、図２を用いて説明したダイオード形成領域ＤＲにおいてアバランシェ降伏が起こることによってリーク電流が流れ始める際、効率的にｐ型ベース層１３０に正孔Ｈを蓄積することができる。
【００５４】
Ｄ．第４実施形態：
図１１は、第４実施形態の半導体装置１０ｄの断面の一部を示す模式図である。半導体装置１０ｄは、第２実施形態の半導体装置１０ｂの装置構成に加えて、ｐ型不純物堆積領域３４０を備える。第２実施形態と同じ符号は、同一の構成を示すものであって、先行する説明を参照する。
【００５５】
ｐ型不純物堆積領域３４０は、ショットキー電極２８０と第２溝部２７０との間に配される。ｐ型不純物堆積領域３４０は、第２溝部２７０の表面に対してｐ型不純物が堆積された領域である。ｐ型不純物堆積領域３４０は、第２溝部２７０に対するｐ型不純物のデルタドーピングによって形成されている。ｐ型不純物堆積領域３４０は、第２溝部２７０の側部２７０ｓおよび底部２７０ｂに接する。ｐ型不純物堆積領域３４０は、ｐ型不純物としてマグネシウム（Ｍｇ）を含有する。
【００５６】
以上説明した第４実施形態によれば、第２実施形態と同様の効果を奏する。また、第２溝部２７０に意図せずｎ型不純物領域が形成された場合であっても、ｐ型不純物注入領域３１０およびｐ型不純物堆積領域３４０によってｎ型不純物領域が補償されるため、ｎ型半導体層１４０からｎ型不純物領域を介した漏電経路が形成されることを抑制できる。
【００５７】
Ｅ．第５実施形態：
図１２は、第５実施形態の半導体装置１０ｅの断面の一部を示す模式図である。半導体装置１０ｅは、ｐ型不純物注入領域３１０とは異なるｐ型不純物注入領域３５０を備える点を除き、第２実施形態の半導体装置１０ｂの装置構成と同じである。第２実施形態と同じ符号は、同一の構成を示すものであって、先行する説明を参照する。
【００５８】
ｐ型不純物注入領域３５０は、Ｘ軸方向における長さがｐ型不純物注入領域３１０と比べて長いことを除き、ｐ型不純物注入領域３１０と同様である。ｐ型不純物注入領域３５０は、積層体１００のうちｎ型半導体層１２０、ｐ型半導体層１３０およびＺ軸方向において第２溝部２７０が存在する範囲内のｎ型半導体層１２０に形成される。
【００５９】
以上説明した第５実施形態によれば、第２実施形態と同様の効果を奏する。また、Ｚ軸方向において第２溝部２７０が存在する範囲内のｎ型半導体層１２０にｐ型不純物注入領域３５０が形成された位置では、ｐｎ接合が緩やかとなることから、電界の形成も緩やかとなる。したがって、このようなｐ型不純物注入領域３５０が形成された位置では、ｐｎ接合が破壊されにくくなる。
【００６０】
Ｆ．第６実施形態：
図１３は、第６実施形態の半導体装置１０ｆの断面の一部を示す模式図である。半導体装置１０ｆは、第２実施形態の半導体装置１０ｂの装置構成に加えて、絶縁膜４１２、絶縁膜４２２、ゲート配線４３０、ソース配線４４０、放熱配線４５０、ソーストレンチ４７０、ショットキー電極４８０およびｐ型不純物注入領域４９０を備える。
【００６１】
放熱配線４５０は、トランジスタ形成領域ＴＲにおいて、複数形成された第１溝部１７０の間に配置される。このため、第６実施形態では、第２電極１７４に電圧が印加された場合にｐ型半導体層１３０に反転層が形成される位置に対して比較的近傍に放熱配線４５０を配置することができる。このため、半導体装置１０ｆにおける発熱を抑制することができる。したがって、ｐｎ接合におけるジャンクション温度が増加することによるトランジスタの性能劣化を抑制できる。
【００６２】
Ｇ．第７実施形態：
図１４は、半導体装置１０ｆが組み込まれたチップＣＨを＋Ｚ軸方向側から見た模式図である。図１４では、半導体装置１０ｆのうち絶縁膜４２２およびソース配線４４０を除いて図示している。図１３は、図１４の矢視Ｆ１３−Ｆ１３から見た半導体装置１０ｆの断面が図示されたものである。
【００６３】
チップＣＨでは、従来のチップでは素子分離領域として用いられている領域（トランジスタ形成領域ＴＲとダイシングストリートＤＣとの間の領域）に対して、ダイオード形成領域ＤＲが位置するよう半導体装置１０ｆが組み込まれている。このため、チップＣＨのサイズを従来のチップのサイズより大きくすることなくチップＣＨにダイオードを内蔵することができる。
【００６４】
Ｈ．他の実施形態：
上述した第２実施形態から第５実施形態において、ｐ型不純物注入領域が形成されていたが、本発明はこれに限られない。例えば、ｐ型不純物注入領域が形成されていた領域には、ｐ型不純物注入領域の代わりにｐ型ベース層が形成されていてもよい。
【００６５】
上述した第４実施形態では、ｐ型不純物注入領域３１０に加えてｐ型不純物堆積領域３４０が形成されていたが、本発明はこれに限られない。例えば、半導体装置は、ｐ型不純物堆積領域３４０のみを備えていてもよい。
【００６６】
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
【符号の説明】
【００６７】
１０…半導体装置、１００…積層体、１１０…基板、１２０…ｎ型半導体層、１３０…ｐ型半導体層、１４０…ｎ型半導体層、１５４…第１電極、１６４…ボディ電極、１７０…第１溝部、１７０ｂ…底部、１７０ｓ…側部、１７２…絶縁膜、１７４…第２電極、１８４…第３電極、２７０…第２溝部、２７０ｂ…底部、２７０ｓ…側部、２８０…ショットキー電極、３１０…ｐ型不純物注入領域、３２０…ｐ型不純物注入領域、３３０…ｐ型不純物注入領域、３４０…ｐ型不純物堆積領域、３５０…ｐ型不純物注入領域、４１２…絶縁膜、４２２…絶縁膜、４３０…ゲート配線、４４０…ソース配線、４５０…放熱配線、４７０…ソーストレンチ、４８０…ショットキー電極、４９０…ｐ型不純物注入領域、ＤＲ…ダイオード形成領域、ＴＲ…トランジスタ形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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