(57)【要約】【課題】集積度を向上可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置１は、複数の電極膜２６がＺ方向に沿って相互に離隔して配列され、Ｘ方向の端部に前記電極膜毎にテラスＴが形成された積層体２０と、Ｚ方向に延び、前記積層体における前記端部を除くセル部２１を貫く半導体部材と、前記電極膜と前記半導体部材との間に設けられた電荷蓄積部材と、前記セル部内に設けられ、前記Ｚ方向及び前記Ｘ方向に沿って拡がり、少なくとも前記電極膜に接する部分が絶縁性である第１部材４１と、前記端部内に設けられ、少なくとも前記電極膜に接する部分が絶縁性である複数の第２部材４２と、を備える。前記電極膜は、Ｙ方向に相互に離隔された２つの部分を有する。前記２つの部分は前記第１部材及び前記複数の第２部材によりＹ方向に離隔されている。前記複数の電極膜間の絶縁体は、Ｙ方向における前記第２部材の両側にわたって連続的に形成されている。【選択図】図２
2019149445.tif 000002
【特許請求の範囲】
【請求項１】
複数の電極膜が第１方向に沿って相互に離隔して配列され、前記第１方向に対して交差した第２方向の端部に前記電極膜毎にテラスが形成された積層体と、
前記第１方向に延び、前記積層体における前記端部を除くセル部を貫く半導体部材と、
前記複数の電極膜の１つと前記半導体部材との間に設けられた電荷蓄積部材と、
前記セル部内に設けられ、前記第１方向及び前記第２方向に沿って拡がり、少なくとも前記電極膜に接する部分が絶縁性である第１部材と、
前記端部内に設けられ、少なくとも前記電極膜に接する部分が絶縁性である複数の第２部材と、
を備え、
前記複数の電極膜のうちの少なくとも１つは、前記第１方向及び前記第２方向と交差した第３方向に相互に離隔された２つの部分を有し、前記２つの部分は前記第１部材及び前記複数の第２部材により前記第３方向に離隔されており、
前記複数の電極膜間の絶縁体は、前記第３方向における前記第２部材の両側にわたって連続的に形成されている半導体記憶装置。
【請求項２】
複数の電極膜が第１方向に沿って相互に離隔して配列され、前記第１方向に対して交差した第２方向の端部に前記電極膜毎にテラスが形成された積層体と、
前記第１方向に延び、前記積層体における前記端部を除くセル部を貫く半導体部材と、
前記複数の電極膜の１つと前記半導体部材との間に設けられた電荷蓄積部材と、
前記セル部内に設けられ、前記第１方向及び前記第２方向に沿って拡がり、少なくとも前記電極膜に接する部分が絶縁性である第１部材と、
前記端部内に設けられ、少なくとも前記電極膜に接する部分が絶縁性である複数の第２部材と、
を備え、
前記複数の電極膜のうちの少なくとも１つは、前記第１方向及び前記第２方向と交差した第３方向に相互に離隔された２つの部分を有し、前記２つの部分は前記第１部材及び前記複数の第２部材により前記第３方向に離隔されており、
前記第２部材は、
前記第１方向に延びる絶縁部と、
前記絶縁部の周囲に設けられ、前記第１方向に沿って相互に離隔して配列された複数の絶縁性の張出部と、
を有した半導体記憶装置。
【請求項３】
複数の電極膜が第１方向に沿って相互に離隔して配列され、前記第１方向に対して交差した第２方向の端部に前記電極膜毎にテラスが形成された積層体と、
前記第１方向に延び、前記積層体における前記端部を除くセル部を貫く半導体部材と、
前記複数の電極膜の１つと前記半導体部材との間に設けられた電荷蓄積部材と、
前記セル部内に設けられ、前記第１方向及び前記第２方向に沿って拡がり、少なくとも前記電極膜に接する部分が絶縁性である第１部材と、
前記端部内に設けられ、少なくとも前記電極膜に接する部分が絶縁性である複数の第２部材と、
を備え、
前記複数の電極膜のうちの少なくとも１つは、前記第１方向及び前記第２方向と交差した第３方向に相互に離隔された２つの部分を有し、前記２つの部分は前記第１部材及び前記複数の第２部材により前記第３方向に離隔されており、
前記第１部材における前記電極膜の前記２つの部分間に配置された第１部分の前記第３方向における長さは、前記第１部材における前記複数の電極膜間の絶縁体と隣接して配置された第２部分の前記第３方向における長さよりも長い半導体記憶装置。
【請求項４】
前記複数の第２部材の少なくとも１つの前記第３方向における位置が、前記第１部材の前記第３方向における位置とは異なる請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記第２方向に隣り合う前記複数の第２部材間に配置され、前記複数の第２部材に接し、前記第１方向に延び、前記積層体の前記端部を貫く柱状部材をさらに備えた請求項１〜４のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリセルを３次元的に集積させた積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置においては、半導体基板上に電極膜と絶縁膜が交互に積層された積層体が設けられており、積層体を貫く半導体ピラーが設けられている。そして、電極膜と半導体ピラーの交差部分毎にメモリセルトランジスタが形成される。また、積層体の端部は階段状に加工されており、各電極膜にコンタクトが接続されている。このような積層型の半導体記憶装置においても、より一層の高集積化が要求されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開２０１６／０２７６２６４号明細書
【特許文献２】米国特許第９７９３２９３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、集積度を向上可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、複数の電極膜が第１方向に沿って相互に離隔して配列され、前記第１方向に対して交差した第２方向の端部に前記電極膜毎にテラスが形成された積層体と、前記第１方向に延び、前記積層体における前記端部を除くセル部を貫く半導体部材と、前記複数の電極膜の１つと前記半導体部材との間に設けられた電荷蓄積部材と、前記セル部内に設けられ、前記第１方向及び前記第２方向に沿って拡がり、少なくとも前記電極膜に接する部分が絶縁性である第１部材と、前記端部内に設けられ、少なくとも前記電極膜に接する部分が絶縁性である複数の第２部材と、を備える。前記複数の電極膜のうちの少なくとも１つは、前記第１方向及び前記第２方向と交差した第３方向に相互に離隔された２つの部分を有する。前記２つの部分は前記第１部材及び前記複数の第２部材により前記第３方向に離隔されている。前記複数の電極膜間の絶縁体は、前記第３方向における前記第２部材の両側にわたって連続的に形成されている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置を示す平面図である。
【図２】第１の実施形態に係る半導体記憶装置を示す上面図である。
【図３】図２に示すＡ−Ａ’線による断面図である。
【図４】図２に示すＢ−Ｂ’線による断面図である。
【図５】図２の領域Ｃを示す断面図である。
【図６】図３の領域Ｄを示す断面図である。
【図７】第１の実施形態における分離部材を示す斜視図である。
【図８】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図９】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図１０】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図１１】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図１２】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図１３】第１の実施形態における積層体の変形状態を示す平面図である。
【図１４】（ａ）は、第１の実施形態における積層体を示す断面図であり、（ｂ）は図１３の領域Ｅを示す平面図であり、（ｃ）は図１３の領域Ｆを示す平面図であり、（ｄ）は図１３の領域Ｇを示す平面図である。
【図１５】（ａ）及び（ｂ）は、図１４（ｂ）に示す領域の一部に相当する領域を示す断面図であり、（ａ）は電極膜を通過する断面を示し、（ｂ）は絶縁膜を通過する断面を示す。
【図１６】第２の実施形態に係る半導体記憶装置を示す断面図である。
【図１７】第２の実施形態における分離部材を示す斜視図である。
【図１８】第３の実施形態に係る半導体記憶装置を示す断面図である。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
以下、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を示す平面図である。
図２は、本実施形態に係る半導体記憶装置を示す上面図である。
図３は、図２に示すＡ−Ａ’線による断面図である。
図４は、図２に示すＢ−Ｂ’線による断面図である。
図５は、図２の領域Ｃを示す断面図である。
図６は、図３の領域Ｄを示す断面図である。
図７は、本実施形態における分離部材を示す斜視図である。
【０００８】
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。
本実施形態に係る半導体記憶装置は、積層型のＮＡＮＤフラッシュメモリである。
【０００９】
図１〜図４に示すように、本実施形態に係る半導体記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１０が設けられている。シリコン基板１０は、例えば、シリコン（Ｓｉ）の単結晶により形成されている。シリコン基板１０上には、積層体２０が設けられている。
【００１０】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０と積層体２０との配列方向を「Ｚ方向」とする。Ｚ方向に対して直交し、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とする。Ｚ方向のうち、シリコン基板１０から積層体２０に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
【００１１】
積層体２０においては、Ｘ方向の中央部であってＹ方向の中央部にセル部２１が設けられている。セル部２１のＸ方向両側には、階段部２２が設けられており、セル部２１及び階段部２２のＹ方向両側には、ダミー階段部２３が設けられている。
【００１２】
積層体２０においては、例えばシリコン酸化物（ＳｉＯ）等の絶縁性材料からなる絶縁膜２５と、例えばタングステン（Ｗ）等の導電性材料からなる電極膜２６とが、Ｚ方向に沿って交互に積層されている。階段部２２及びダミー階段部２３の形状は、電極膜２６毎にテラスＴが形成された階段状である。積層体２０の周辺及び上方には、例えば、シリコン酸化物等の絶縁性材料からなる層間絶縁膜５０が設けられている。
【００１３】
また、積層体２０の内部及び上方には、ＸＺ平面に沿って拡がる分離部材４０が複数設けられている。積層体２０は、複数の分離部材４０によって、Ｙ方向に沿って配列された複数のブロック２０ａに分離されている。分離部材４０の構成は後述する。
【００１４】
各ブロック２０ａにおいて、セル部２１、及び、階段部２２におけるセル部２１側の領域には、Ｘ方向に延び、上から１又は複数の電極膜２６を分断する絶縁部材２７が設けられている。絶縁部材２７は、各ブロック２０ａにおいて、Ｙ方向中央部に配置されている。
【００１５】
セル部２１においては、Ｚ方向に延び、積層体２０を貫く複数の柱状部材３０が設けられている。柱状部材３０の形状は、例えば、中心軸がＺ方向に延びる円柱形である。Ｚ方向から見て、柱状部材３０は例えば千鳥状に配列されている。各ブロック２０ａにおいて、柱状部材３０が奇数列に配列されている場合、中央列の柱状部材３０は絶縁部材２７を貫いている場合もあり、絶縁部材２７が中央列の柱状部材３０に食い込んでいる場合もある。
【００１６】
階段部２２においては、Ｚ方向に延び、積層体２０を貫く複数の柱状部材３１が設けられている。柱状部材３１の形状は、例えば、中心軸がＺ方向に延びる円柱形である。Ｚ方向から見て、柱状部材３１は、例えばテラスＴ毎に１本又は複数本配置されている。層間絶縁膜５０中であって、テラスＴの直上域には、Ｚ方向に延びるコンタクト５１が設けられている。コンタクト５１は、例えばタングステン等の導電性材料からなり、テラスＴにおいて電極膜２６に接続されている。コンタクト５１は、柱状部材３１から離隔している。
【００１７】
図５及び図６に示すように、柱状部材３０においては、中心軸から外側に向かって、コア部材３２、シリコンピラー３３、トンネル絶縁膜３４、電荷蓄積膜３５、シリコン酸化層３６がこの順に設けられている。コア部材３２の形状は例えば略円柱形であり、シリコン酸化物等の絶縁性材料からなる。シリコンピラー３３、トンネル絶縁膜３４、電荷蓄積膜３５、シリコン酸化層３６の形状は例えば略円筒形である。シリコンピラー３３は、例えばポリシリコン等の半導体材料からなる。
【００１８】
トンネル絶縁膜３４は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、シリコン酸窒化物（ＳｉＯＮ）からなる。トンネル絶縁膜３４は、単層のシリコン酸化膜、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたＯＮＯ膜であってもよい。電荷蓄積膜３５は電荷を蓄積する能力がある膜であり、例えば電子のトラップサイトを含む材料からなり、例えば、シリコン窒化物（ＳｉＮ）からなる。シリコン酸化層３６はシリコン酸化物からなる。
【００１９】
電極膜２６の上面上、下面上、及び、シリコン酸化層３６に向いた側面上には、アルミニウム酸化層３７が設けられている。アルミニウム酸化層３７はアルミニウム酸化物（ＡｌＯ）からなる。シリコン酸化層３６及びアルミニウム酸化層３７により、ブロック絶縁膜３８が構成されている。ブロック絶縁膜３８は、装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。
【００２０】
柱状部材３１の層構造は、柱状部材３０の層構造と同じである。但し、柱状部材３１の直径は柱状部材３０の直径とは異なっており、例えば、柱状部材３１の直径は柱状部材３０の直径よりも大きい。
【００２１】
積層体２０のセル部２１において、絶縁部材２７によって分離された上から１又は複数枚の電極膜２６は、上部選択ゲート線として機能し、上部選択ゲート線とシリコンピラー３３との交差部分毎に、上部選択ゲートトランジスタが構成される。また、下から１又は複数枚の電極膜２６は、下部選択ゲート線として機能し、下部選択ゲート線とシリコンピラー３３との交差部分毎に、下部選択ゲートトランジスタが構成される。下部選択ゲート線及び上部選択ゲート線以外の電極膜２６はワード線として機能し、ワード線とシリコンピラー３３との交差部分毎に、メモリセルトランジスタが構成される。これにより、各シリコンピラー３３に沿って複数のメモリセルトランジスタが直列に接続され、その両端には下部選択ゲートトランジスタ及び上部選択ゲートトランジスタが接続されて、ＮＡＮＤストリングが形成される。なお、絶縁部材２７と接している柱状部材３０はＮＡＮＤストリングを形成しない。また、柱状部材３１もＮＡＮＤストリングを形成しない。
【００２２】
次に、分離部材４０の構成について説明する。
図２、図４、図７に示すように、分離部材４０においては、セル部２１内に配置された１つのセル分離部材４１と、階段部２２内に配置された複数の階段分離部材４２が設けられている。複数の階段分離部材４２は、セル分離部材４１から見て概ねＸ方向に位置し、概ねＸ方向に沿って１列に配列されている。各分離部材４０において、階段分離部材４２は、各テラスＴに１つ以上設けられている。本実施形態においては、各テラスＴに１つの階段分離部材４２が設けられている。
【００２３】
セル分離部材４１においては、ＸＺ平面に沿って拡がる板状の導電部４３が設けられている。導電部４３は導電性材料からなり、例えば、導電部４３の下部はポリシリコンからなり、上部はタングステンからなる。導電部４３の下端はシリコン基板１０に接続されている。
【００２４】
Ｚ方向から見て、導電部４３の周囲には、絶縁膜４４が設けられている。Ｚ方向から見て、絶縁膜４４の周囲には、絶縁性材料からなる複数の張出部４５が設けられている。各張出部４５は、絶縁膜４４からＸＹ平面に沿って張り出している。Ｚ方向において、張出部４５は、電極膜２６と同じ位置に配置されており、張出部４５の先端は電極膜２６に接している。このため、セル分離部材４１における少なくとも電極膜２６に接する部分は、絶縁性である。一方、絶縁膜４４は絶縁膜２５に接している。従って、Ｚ方向において隣り合う張出部４５間には絶縁膜２５が配置されている。絶縁膜４４及び張出部４５は、同じ絶縁性材料によって一体的に形成されており、例えば、シリコン酸化物により形成されている。なお、絶縁膜４４と張出部４５は相互に異なる絶縁性材料によって形成されていてもよい。
【００２５】
各階段分離部材４２においては、Ｚ方向に延びる１本の柱状の導電部４６が設けられている。導電部４６の形状は、例えば、略円柱形である。例えば、導電部４６の下部はポリシリコンからなり、上部はタングステンからなる。導電部４６の下端はシリコン基板１０に接続されている。
【００２６】
Ｚ方向から見て、導電部４６の周囲には、１枚の絶縁膜４７が設けられている。絶縁膜４７の形状は略円筒状である。Ｚ方向から見て、絶縁膜４７の周囲には、絶縁性材料からなる複数の張出部４８が設けられている。各張出部４８の形状は略円環状である。ある階段分離部材４２に属する複数の張出部４８は、Ｚ方向に沿って相互に離隔して配列されている。Ｚ方向において、張出部４８は、電極膜２６と同じ位置に配置されており、張出部４８の先端は電極膜２６に接している。このため、階段分離部材４２における少なくとも電極膜２６に接する部分は、絶縁性である。一方、絶縁膜４７は絶縁膜２５に接している。従って、Ｚ方向において隣り合う張出部４８間には絶縁膜２５が配置されている。絶縁膜４７及び張出部４８は、同じ絶縁性材料によって一体的に形成されており、例えば、シリコン酸化物により形成されている。なお、絶縁膜４７と張出部４８は相互に異なる絶縁性材料によって形成されていてもよい。また、階段分離部材４２において、導電部４６は設けられていなくてもよい。この場合、絶縁膜４７の形状は略円柱状となる。
【００２７】
そして、セル分離部材４１の張出部４５は、セル分離部材４１に最も近い階段分離部材４２の張出部４８に接している。また、Ｘ方向において隣り合う階段分離部材４２の張出部４８同士も接している。これにより、１つの張出部４５及び複数の張出部４８により、概ねＸ方向に沿って連続した絶縁部材が構成されている。この結果、電極膜２６は、分離部材４０によってブロック２０ａ毎に分断され、ブロック２０ａは相互に絶縁されている。一方で、Ｚ方向から見て張出部４５、４８が互いに接した部分において、張出部４５、４８の上下には絶縁膜２５が配置されており、セル分離部材４１の絶縁膜４４とセル分離部材４１に最も近い階段分離部材４２の絶縁膜４７とはこの部分で接していない。また、Ｚ方向から見てＸ方向に隣り合う階段分離部材４２の張出部４８同士が接した部分において、張出部４８の上下にはやはり絶縁膜２５が配置されており、Ｘ方向に隣り合う階段分離部材４２の絶縁膜４７同士はこの部分で接していない。
【００２８】
換言すれば、ある電極膜２６は、１つの分離部材４０を挟んでＹ方向に相互に離隔された２つの部分を有する。この２つの部分は、この分離部材４０によりＹ方向に離隔されている。一方、絶縁膜２５は、Ｙ方向において、階段分離部材４２の両側にわたって連続的に形成されている。セル分離部材４１における電極膜２６の上記２つの部分間に配置された部分、すなわち、導電部４３、絶縁膜４４及び張出部４５からなる第１部分のＹ方向における長さは、セル分離部材４１における絶縁膜２５と隣接して配置された部分、すなわち、導電部４３及び絶縁膜４４からなる第２部分のＹ方向における長さよりも長い。
【００２９】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図８（ａ）及び（ｂ）、図９（ａ）及び（ｂ）、図１０（ａ）及び（ｂ）、図１１（ａ）及び（ｂ）、図１２（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を示す図である。
図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）及び図１２（ａ）は、積層体を形成する犠牲膜又は電極膜の各層をＺ方向から見た上面図を示しており、図２は、これらの図と対応するように本実施形態に係る半導体記憶装置を示した上面図に相当する。また、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）及び図１２（ｂ）は、ＸＺ平面に沿った断面図を示している。
【００３０】
先ず、図８（ａ）及び（ｂ）に示すように、シリコン基板１０上に、シリコン酸化物からなる絶縁膜２５と、シリコン窒化物からなる犠牲膜６１を交互に積層させて、積層体２０を形成する。
【００３１】
次に、図９（ａ）及び（ｂ）に示すように、積層体２０の端部を階段状に加工して、階段部２２及びダミー階段部２３（図１参照）を形成する。これにより、犠牲膜６１毎にテラスＴが形成される。積層体２０における階段状に加工されなかった部分がセル部２１となる。次に、全面にシリコン酸化物を堆積させて、上面を平坦化することにより、積層体２０を埋め込む層間絶縁膜５０を形成する。
【００３２】
次に、上から１又は複数枚の犠牲膜６１を分断するように、Ｙ方向に延びるトレンチを形成し、その内部にシリコン酸化物を埋め込むことにより、絶縁部材２７を形成する。次に、層間絶縁膜５０及び積層体２０に、Ｚ方向に延びるホール６２及び６３を形成する。ホール６２はセル部２１を貫通する位置に形成し、ホール６３は階段部２２を貫通する位置に形成する。例えば、ホール６３の直径はホール６２の直径よりも大きくする。
【００３３】
次に、図９（ａ）及び（ｂ）、図５、図６に示すように、ホール６２及び６３の内面上に、シリコン酸化層３６、電荷蓄積膜３５、トンネル絶縁膜３４を形成する。次に、ホール６２及び６３の底面上から、トンネル絶縁膜３４、電荷蓄積膜３５、シリコン酸化層３６を除去し、シリコン基板１０を露出させる。次に、ホール６２及び６３の内面上に、シリコンピラー３３を形成し、シリコン基板１０に接続させる。次に、ホール６２及び６３の内部にコア部材３２を形成する。このようにして、ホール６２内に柱状部材３０が形成され、ホール６３内に柱状部材３１が形成される。
【００３４】
次に、図１０（ａ）及び（ｂ）に示すように、層間絶縁膜５０及び積層体２０に、Ｙ方向に延びるスリット６４及び円柱形のホール６５を形成する。スリット６４は、積層体２０のセル部２１及びその直上域に形成し、ホール６５は積層体２０の階段部２２及びその直上域に形成する。スリット６４及びホール６５は、シリコン基板１０まで到達させる。このとき、ホール６５はスリット６４から見て概ねＸ方向側に形成するが、各ホール６５の位置は、ホール６５と柱状部材３１との距離が所定値以上となるように調整する。ホール６５は、例えば、１本のスリット６４に対応させて、各テラスＴに１つ以上形成し、例えば、各テラスＴに１つ形成する。
【００３５】
次に、図１１（ａ）及び（ｂ）に示すように、スリット６４及びホール６５を介して等方性エッチング、例えば、熱リン酸を用いたウェットエッチングを施すことにより、シリコン窒化物からなる犠牲膜６１（図１０（ａ）及び（ｂ）参照）を除去する。このとき、柱状部材３０及び３１が積層体２０を支持する。次に、犠牲膜６１を除去したスペース内に、スリット６４及びホール６５を介して、アルミニウム酸化層３７を形成する。アルミニウム酸化層３７はシリコン酸化層３６に接触し、シリコン酸化層３６と共にブロック絶縁膜３８を形成する。次に、犠牲膜６１を除去したスペース内に、スリット６４及びホール６５を介して、タングステン等の導電性材料を埋め込む。これにより、電極膜２６を形成する。このようにして、犠牲膜６１が電極膜２６に置換される。
【００３６】
次に、図１２（ａ）及び（ｂ）に示すように、スリット６４及びホール６５を介して等方性エッチングを施すことにより、電極膜２６をリセスする。これにより、スリット６４の周囲にスペース６６を形成すると共に、ホール６５の周囲にスペース６７を形成する。そして、スペース６６とスペース６７を連通させることにより、電極膜２６をブロック２０ａ毎に分断する。
【００３７】
次に、図２に示すように、スリット６４及びホール６５を介して、スペース６６内及びスペース６７内にシリコン酸化物を堆積させる。これにより、スペース６６内に張出部４５が形成され、スリット６４の内面上に絶縁膜４４が形成されると共に、スペース６７内に張出部４８が形成され、ホール６５の内面上に絶縁膜４７が形成される。このとき、張出部４５と張出部４８は相互に接触する。次に、スリット６４内及びホール６５内にポリシリコン及びタングステン等の導電性材料を埋め込む。これにより、スリット６４内に導電部４３が形成されると共に、ホール６５内に導電部４６が形成される。このようにして、スリット６４を介してセル分離部材４１が形成されると共に、ホール６５を介して階段分離部材４２が形成される。この結果、分離部材４０が形成される。
【００３８】
次に、図２及び図３に示すように、層間絶縁膜５０における階段部２２の直上に位置する部分に、コンタクト５１を形成し、テラスＴにおいて電極膜２６に接続させる。コンタクト５１の位置は、柱状部材３１から離隔させる。このようにして、本実施形態に係る半導体記憶装置１が製造される。
【００３９】
次に、本実施形態の効果について説明する。
本実施形態においては、図１０（ａ）及び（ｂ）に示す工程において、ホール６５を形成する際に、ホール６５の位置を、柱状部材３１の位置に合わせて調整する。これにより、柱状部材３１の位置が設計位置からずれた場合でも、柱状部材３１、階段分離部材４２、コンタクト５１の位置関係を適切に調整することができる。この結果、柱状部材３１と階段分離部材４２との距離を略一定値に保ちつつ、柱状部材３１とコンタクト５１の距離を広げることができ、十分なマージンを確保することができる。又は、一定のマージンを確保しつつ、半導体記憶装置１の集積度を向上させることができる。
【００４０】
以下、この効果をより具体的に説明する。
図１３は、本実施形態における積層体の変形状態を示す平面図である。
図１４（ａ）は、本実施形態における積層体を示す断面図であり、（ｂ）は図１３の領域Ｅを示す平面図であり、（ｃ）は図１３の領域Ｆを示す平面図であり、（ｄ）は図１３の領域Ｇを示す平面図である。
図１５（ａ）及び（ｂ）は、図１４（ｂ）に示す領域の一部に相当する領域を示す断面図であり、（ａ）は電極膜を通過する断面を示し、（ｂ）は絶縁膜を通過する断面を示す。
【００４１】
上述のごとく、積層体２０には、シリコン酸化物、シリコン窒化物及びシリコン等が含まれており、図１１（ａ）及び（ｂ）に示す工程でシリコン窒化物の一部がタングステン等に置換される。一方、層間絶縁膜５０は、例えばシリコン酸化物からなる。このように、積層体２０の組成は層間絶縁膜５０の組成とは異なるため、熱膨張係数も異なる。このため、装置１の製造に伴う熱履歴により、積層体２０の形状は、工程ごとに変化する。
【００４２】
図１３に示すように、一般的には、積層体２０の内部応力は層間絶縁膜５０の内部応力よりも大きいため、積層体２０が膨張するように変形する。このため、積層体２０のＹ方向両端部においては、各部が設計位置に対して、Ｙ方向外側に変位する。この変位量は、Ｘ方向中央部において相対的に大きく、Ｘ方向両端部において相対的に小さい。
【００４３】
ここで、図１４（ａ）及び（ｃ）に示すように、積層体２０のＹ方向中央部に位置する領域Ｆにおいては、Ｙ方向の変位は少なく、各部の位置が設計位置から大きくずれることはない。一方、図１４（ｂ）及び（ｄ）に示すように、積層体２０のＹ方向両端部に位置する領域Ｅ及び領域Ｇにおいては、Ｙ方向の変位が大きく、且つ、その変位量がＸ方向における位置に依存する。このため、熱変形により、Ｙ方向における柱状部材３０の位置と柱状部材３１の位置とが異なってしまう。
【００４４】
従って、仮に、図１０（ａ）及び（ｂ）に示す工程において、積層体２０のＸ方向全長に亘って、柱状部材３０のＹ方向における位置に合わせて直線状のスリット６４を形成すると、柱状部材３１とスリット６４とが近づきすぎる領域が出現する。これを回避するためには、柱状部材３１とスリット６４の設計位置を十分に離しておく必要があり、半導体記憶装置１のメモリセルの集積度が低下する。
【００４５】
これに対して、本実施形態によれば、図１４（ｂ）〜（ｄ）並びに図１５（ａ）及び（ｂ）に示すように、階段部２２においては、スリット６４の替わりにホール６５を形成し、各ホール６５の位置を柱状部材３１に合わせて調整する。これにより、セル部２１におけるセル分離部材４１の位置と、階段部２２における階段分離部材４２の位置とを独立して決定できると共に、各階段分離部材４２のＹ方向における変位量もＸ方向における位置に応じて調整できる。このため、柱状部材３１の位置が設計位置からずれた場合でも、全体のサイズを大型化することなく、階段分離部材４２と柱状部材３１の距離を略一定に保つことができる。この結果、半導体記憶装置１の集積度を向上させることができる。
【００４６】
また、本実施形態においては、各分離部材４０において、階段分離部材４２を各テラスＴに１つ以上設けている。これにより、各テラスＴにおける好適な位置、すなわち、階段分離部材４２と柱状部材３１との最短距離、及び、階段分離部材４２とコンタクト５１との最短距離のうち、より小さい距離が十分長くなるような位置に、階段分離部材４２を配置することができる。
【００４７】
（第２の実施形態）
次に、第２の実施形態について説明する。
図１６は、本実施形態に係る半導体記憶装置を示す断面図である。
図１７は、本実施形態における分離部材を示す斜視図である。
【００４８】
図１６及び図１７に示すように、本実施形態に係る半導体記憶装置２においては、Ｘ方向において隣り合う階段分離部材４２同士が接触しておらず、階段分離部材４２間に１本の柱状部材３１が配置されている。すなわち、階段分離部材４２と柱状部材３１が概ねＸ方向に沿って交互に配列されている。また、この柱状部材３１は、Ｘ方向両側に配置された階段分離部材４２の張出部４８に接している。これにより、複数の階段分離部材４２及び複数の柱状部材３１が略Ｘ方向に延びる連続した絶縁部材を構成し、電極膜２６をブロック２０ａ毎に分断している。
【００４９】
本実施形態によれば、隣り合う階段分離部材４２間に柱状部材３１を配置することにより、前述の第１の実施形態と比較して、図１２（ａ）及び（ｂ）に示す工程において、電極膜２６のリセス量を低減し、張出部４５及び張出部４８の長さを短くすることができる。これにより、Ｙ方向における電極膜２６の幅を広くし、電極膜２６の抵抗を低減することができる。又は、電極膜２６の幅を一定としつつ、分離部材４０の幅を狭くして、より一層の高集積化を図ることができる。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００５０】
（第３の実施形態）
次に、第３の実施形態について説明する。
図１８は、本実施形態に係る半導体記憶装置を示す断面図である。
【００５１】
図１８に示すように、本実施形態に係る半導体記憶装置３は、前述の第１の実施形態に係る半導体記憶装置１（図１〜図７参照）と比較して、階段分離部材４２ａの形状が、長径方向をＸ方向とする略楕円柱形である点が異なっている。すなわち、導電部４６ａの形状は略楕円柱形であり、導電部４６ａの中心軸はＺ方向に延び、楕円の長軸方向はＸ方向であり、短軸方向はＹ方向である。また、絶縁膜４７ａの形状は楕円筒形であり、張出部４８ａの形状は楕円環状である。
【００５２】
本実施形態によれば、階段分離部材４２ａの形状を長径方向をＸ方向とする略楕円柱形とすることにより、前述の第１の実施形態と比較して、図１２（ａ）及び（ｂ）に示す工程において、電極膜２６のリセス量を低減することができる。これにより、Ｙ方向における電極膜２６の幅を広くし、電極膜２６の抵抗を低減することができる。又は、電極膜２６の幅を一定としつつ、分離部材４０の幅を狭くして、より一層の高集積化を図ることができる。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００５３】
なお、階段分離部材の形状は略円柱形及び略楕円柱形には限定されず、例えば、Ｘ方向における長さがＹ方向における長さよりも長い四角柱形であってもよい。この場合、四角柱形の角部は丸まっていてもよい。
【００５４】
さらに、前述の各実施形態においては、シリコンピラー３３がシリコン基板１０に接続されている例を示したが、これには限定されず、例えば、シリコン基板１０上に層間絶縁膜が設けられており、層間絶縁膜上に導電膜が設けられており、シリコンピラー３３はこの導電膜に接続されていてもよい。また、この場合において、シリコン基板１０の上層部分と層間絶縁膜中に駆動回路が形成されており、この駆動回路が導電膜に電位を供給してもよい。この場合は、セル分離部材４１に導電部４３が設けられていなくてもよい。
【００５５】
以上説明した実施形態によれば、集積度を向上可能な半導体記憶装置を実現することができる。
【００５６】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００５７】
１、２、３：半導体記憶装置
１０：シリコン基板
２０：積層体
２０ａ：ブロック
２１：セル部
２２：階段部
２３：ダミー階段部
２５：絶縁膜
２６：電極膜
２７：絶縁部材
３０、３１：柱状部材
３２：コア部材
３３：シリコンピラー
３４：トンネル絶縁膜
３５：電荷蓄積膜
３６：シリコン酸化層
３７：アルミニウム酸化層
３８：ブロック絶縁膜
４０：分離部材
４１：セル分離部材
４２、４２ａ：階段分離部材
４３：導電部
４４：絶縁膜
４５：張出部
４６、４６ａ：導電部
４７、４７ａ：絶縁膜
４８、４８ａ：張出部
５０：層間絶縁膜
５１：コンタクト
６１：犠牲膜
６２、６３：ホール
６４：スリット
６５：ホール
６６、６７：スペース
Ｔ：テラス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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