(57)【要約】【課題】データの読出しに要する時間を短縮する。【解決手段】一実施形態の半導体記憶装置は、第１メモリセルと、第２メモリセルと、第１ソース線を介して上記第１メモリセルの第１端と電気的に接続可能な第１トランジスタと、上記第１ソース線と異なる第２ソース線を介して上記第２メモリセルの第１端と電気的に接続可能な第２トランジスタと、外部から基準電圧が供給されるパッドと、上記第１トランジスタと上記パッドとの間を電気的に接続する第１配線と、上記第２トランジスタと上記パッドとの間を電気的に接続する、上記第１配線と異なる第２配線と、を備える。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１メモリセル及び第２メモリセルと、
第１ソース線を介して前記第１メモリセルの第１端と電気的に接続可能な第１トランジスタと、
前記第１ソース線と異なる第２ソース線を介して前記第２メモリセルの第１端と電気的に接続可能な第２トランジスタと、
外部から基準電圧が供給されるパッドと、
前記第１トランジスタと前記パッドとの間を電気的に接続する第１配線と、
前記第２トランジスタと前記パッドとの間を電気的に接続する、前記第１配線と異なる第２配線と、
を備えた、半導体記憶装置。
【請求項２】
前記第１メモリセルからデータを読出す第１読出し動作、及び前記第１読出し動作と非同期に前記第２メモリセルからデータ読出す第２読出し動作を並行して実行可能に構成された制御回路を更に備えた、
請求項１記載の半導体記憶装置。
【請求項３】
前記第１配線及び前記第２配線と異なる第３配線を介して前記パッドに電気的に接続された第１周辺回路及び第２周辺回路を更に備え、
前記制御回路は、前記第１周辺回路に基づいて前記第１読出し動作を実行し、前記第２周辺回路に基づいて前記第２読出し動作を実行するように構成された、
請求項２記載の半導体記憶装置。
【請求項４】
前記第１配線及び前記第２配線と異なる第３配線を介して前記パッドに電気的に接続された第１周辺回路と、
前記第１配線、前記第２配線、及び前記第３配線と異なる第４配線を介して前記パッドに電気的に接続された第２周辺回路と、
を更に備え、
前記制御回路は、前記第１周辺回路に基づいて前記第１読出し動作を実行し、前記第２周辺回路に基づいて前記第２読出し動作を実行するように構成された、
請求項２記載の半導体記憶装置。
【請求項５】
前記第１配線を介して前記パッドと電気的に接続された第１周辺回路と、
前記第２配線を介して前記パッドと電気的に接続された第２周辺回路と、
を更に備え、
前記制御回路は、前記第１周辺回路に基づいて前記第１読出し動作を実行し、前記第２周辺回路に基づいて前記第２読出し動作を実行するように構成された、
請求項２記載の半導体記憶装置。
【請求項６】
前記第１メモリセルのゲートに電気的に接続可能な第１端と、前記第１配線を介して前記パッドに電気的に接続された第２端と、を含む第３トランジスタと、
前記第２メモリセルのゲートに電気的に接続可能な第１端と、前記第２配線を介して前記パッドに電気的に接続された第２端と、を含む第４トランジスタと、
を更に備えた、
請求項１記載の半導体記憶装置。
【請求項７】
前記第１メモリセルの第２端に電気的に接続可能な第１端と、前記第１配線を介して前記パッドに電気的に接続された第２端と、を含む第５トランジスタと、
前記第２メモリセルの第２端に電気的に接続可能な第１端と、前記第２配線を介して前記パッドに電気的に接続された第２端と、を含む第６トランジスタと、
を更に備えた、
請求項１記載の半導体記憶装置。
【請求項８】
基板と、
前記基板上に設けられた第１Ｐ型ウェル領域及び第２Ｐ型ウェル領域と、
前記基板上において、前記第１Ｐ型ウェル領域と前記第２Ｐ型ウェル領域によって挟まされて設けられたＮ型ウェル領域と、
前記第１Ｐ型ウェル領域のうち前記Ｎ型ウェル領域に隣り合う領域上に設けられ、第１配線を介して基準電圧が供給される第１周辺回路と、
前記第２Ｐ型ウェル領域のうち前記Ｎ型ウェル領域に隣り合う領域上に設けられ、前記第１配線と異なる第２配線を介して前記基準電圧が供給される第２周辺回路と、
を備えた、半導体記憶装置。
【請求項９】
第１メモリセル及び第２メモリセルと、
制御回路と、
を更に備え、
前記制御回路は、前記第１周辺回路に基づき前記第１メモリセルからデータを読出す第１読出し動作と、前記第２周辺回路に基づき前記第１読出し動作と非同期に前記第２メモリセルからデータを読出す第２読出し動作と、を並行して実行可能に構成された、
請求項８記載の半導体記憶装置。
【請求項１０】
前記基板は、真性半導体基板又はＰ型半導体基板である、
請求項９記載の半導体記憶装置。
【請求項１１】
前記第１周辺回路及び前記第２周辺回路は、アナログ回路を含む、
請求項９記載の半導体記憶装置。
【請求項１２】
前記Ｎ型ウェル領域上に設けられた第３周辺回路を更に備え、
前記第１周辺回路及び前記第３周辺回路は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を含む、
請求項９記載の半導体記憶装置。
【請求項１３】
前記Ｎ型ウェル領域は、前記第１Ｐ型ウェル領域と隣り合う第１部分と、前記第２Ｐ型ウェル領域と隣り合う第２部分と、を含み、
前記基板上において、前記Ｎ型ウェル領域の前記第１部分と前記Ｎ型ウェル領域の前記第２部分との間に設けられた第３Ｐ型ウェル領域を更に備えた、
請求項９記載の半導体記憶装置。
【請求項１４】
前記Ｎ型ウェル領域上に設けられた第３周辺回路を更に備え、
前記第３Ｐ型ウェル領域上に設けられた第４周辺回路を更に備え、
前記第３周辺回路及び前記第４周辺回路は、ＣＭＯＳ回路を含む、
請求項１３記載の半導体記憶装置。
【請求項１５】
前記第１周辺回路及び前記第２周辺回路は、アナログ回路を含み、
前記Ｎ型ウェル領域の幅Ｗ、長さＬ、及び比ｋは、（２Ｌ＋Ｗ）／Ｗ≧ｋを満たす、ここで、
前記幅Ｗは、前記第１周辺回路内の前記アナログ回路と、前記第２周辺回路内の前記アナログ回路とを結ぶ第１方向に沿う前記Ｎ型ウェル領域の合計の幅であり、
前記長さＬは、前記第１方向と交差する第２方向に沿う、前記アナログ回路から前記Ｎ型ウェル領域の端までの最短長さであり、
前記比ｋは、前記第１Ｐ型ウェル領域、前記第２Ｐ型ウェル領域、及び前記第３Ｐ型ウェル領域の寄生抵抗に対する、前記基板の寄生抵抗の比である、
請求項１４記載の半導体記憶装置。
【請求項１６】
前記Ｎ型ウェル領域は、前記第１Ｐ型ウェル領域を囲み、
前記第２Ｐ型ウェル領域は、前記Ｎ型ウェル領域を囲む、
請求項９記載の半導体記憶装置。
【請求項１７】
第１電源保護回路及び第２電源保護回路と、
外部から第１電圧が供給され、第１ノードに電気的に接続されたパッドと、
を備え、
前記第１電源保護回路は、
前記第１ノードに電気的に接続された第１端と、第２ノードに電気的に接続された第２端と、を含む第１抵抗と、
前記第２ノードに前記第１電圧と異なる第２電圧を供給可能な第１トランジスタと、
を含み、
前記第２電源保護回路は、
前記第１ノードに電気的に接続された第１端と、第３ノードに電気的に接続された第２端と、を含む第２抵抗と、
前記第３ノードに前記第２電圧を供給可能な第２トランジスタと、
を含む、半導体記憶装置。
【請求項１８】
前記第２ノードに電気的に接続された入力端を含む第１周辺回路と、
前記第３ノードに電気的に接続された入力端を含む第２周辺回路と、
を更に備え、
前記第１周辺回路及び前記第２周辺回路の負荷抵抗の値は、互いに異なる、
請求項１７記載の半導体記憶装置。
【請求項１９】
第１メモリセル及び第２メモリセルと、
制御回路と、
を更に備え、
前記制御回路は、前記第１周辺回路に基づき前記第１メモリセルからデータを読出す第１読出し動作と、前記第２周辺回路に基づき前記第１読出し動作と非同期に前記第２メモリセルからデータを読出す第２読出し動作と、を並行して実行可能に構成された、
請求項１８記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−４９９１６号公報
【特許文献２】特表２０１１−５０８３５４号公報
【特許文献３】特開２００９−２３０７７７号公報
【特許文献４】米国特許出願公開第２００８／２０５１１１号明細書
【特許文献５】米国特許出願公開第２０１１／１２１９６号明細書
【特許文献６】特開２００６−１９６４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
非同期に動作するプレーン間のノイズを低減する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１メモリセルと、第２メモリセルと、第１トランジスタと、第２トランジスタと、パッドと、第１配線と、第２配線と、を備える。上記第１トランジスタは、第１ソース線を介して上記第１メモリセルの第１端と電気的に接続可能である。上記第２トランジスタは、上記第１ソース線と異なる第２ソース線を介して上記第２メモリセルの第１端と電気的に接続可能である。上記パッドは、外部から基準電圧が供給される。上記第１配線は、上記第１トランジスタと上記パッドとの間を電気的に接続する。上記第２配線は、上記第２トランジスタと上記パッドとの間を電気的に接続し、上記第１配線と異なる。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係るメモリシステムの構成を説明するためのブロック図。
【図２】第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図。
【図３】第１実施形態に係る半導体記憶装置のレイアウト構成を説明するための平面図。
【図４】第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図。
【図５】第１実施形態に係る半導体記憶装置の周辺回路の構成を説明するための回路図。
【図６】第１実施形態に係る半導体記憶装置の電圧生成回路の構成の一例を説明するための回路図。
【図７】第１実施形態に係る半導体記憶装置の電圧生成回路の構成の一例を説明するための回路図。
【図８】第１実施形態に係る半導体記憶装置における非同期読出し動作に伴うソース線の放電動作を説明するためのタイミングチャート。
【図９】第１実施形態の第１変形例に係る半導体記憶装置の周辺回路の構成の一例を説明するための回路図。
【図１０】第１実施形態の第１変形例に係る半導体記憶装置の周辺回路の構成の一例を説明するための回路図。
【図１１】第１実施形態の第２変形例に係る半導体記憶装置のワード線の放電経路の構成を説明するための回路図。
【図１２】第１実施形態の第３変形例に係る半導体記憶装置のビット線の放電経路の構成を説明するための回路図。
【図１３】第１実施形態の第３変形例に係る半導体記憶装置のセンスアンプの構成を説明するための回路図。
【図１４】第２実施形態に係る半導体記憶装置が設けられる基板のレイアウト構成を説明するための模式図。
【図１５】第２実施形態に係る半導体記憶装置が設けられる基板の回路構成を説明するための模式図。
【図１６】第２実施形態の第１変形例に係る半導体記憶装置が設けられる基板のレイアウト構成を説明するための模式図。
【図１７】第２実施形態の第１変形例に係る半導体記憶装置が設けられる基板の回路構成を説明するための模式図。
【図１８】第２実施形態の第２変形例に係る半導体記憶装置が設けられる基板のレイアウト構成を説明するための模式図。
【図１９】第３実施形態に係る半導体記憶装置の周辺回路に対する、電源保護回路を介した電圧供給経路の構成を説明するための回路図。
【図２０】第３実施形態に係る半導体記憶装置における通常動作を説明するための模式図。
【図２１】第３実施形態に係る半導体記憶装置における電源保護回路による電源保護動作を説明するための模式図。
【図２２】第３実施形態の第１変形例に係る半導体記憶装置の周辺回路に対する、電源保護回路を介した電圧供給経路の構成を説明するための回路図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。
【０００８】
なお、以下の説明では『接続』とは、間に別の導電可能な要素が介在することで電気的に接続される場合も含む。
【０００９】
また、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
【００１０】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。
【００１１】
１．１  構成について
まず、第１実施形態に係る半導体記憶装置の構成について説明する。
【００１２】
１．１．１  メモリシステムの全体構成について
図１は、第１実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、例えば、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器（図示せず）からのデータを保持し、また、データをホスト機器に読み出す。
【００１３】
図１に示すように、メモリシステム１は、コントローラ１０及び半導体記憶装置（ＮＡＮＤフラッシュメモリ）２０を備えている。コントローラ１０は、ホスト機器から命令を受取り、受け取られた命令に基づいて半導体記憶装置２０を制御する。具体的には、コントローラ１０は、ホスト機器から書込みを指示されたデータを半導体記憶装置２０に書込み、ホスト機器から読出しを指示されたデータを半導体記憶装置２０から読出してホスト機器に送信する。コントローラ１０は、ＮＡＮＤバスによって半導体記憶装置２０に接続される。半導体記憶装置２０は、複数のメモリセルを備え、データを不揮発に記憶する。
【００１４】
ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、／ＲＢ、及びＩ／Ｏ＜７：０＞の各々について、個別の信号線を介して送受信を行う。信号／ＣＥは、半導体記憶装置２０をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞がコマンドであることを半導体記憶装置２０に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞がアドレスであることを半導体記憶装置２０に通知する。信号／ＷＥは、信号／ＷＥが“Ｌ（Low）”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞を半導体記憶装置２０に取り込むことを指示する。信号／ＲＥは、半導体記憶装置２０に信号Ｉ／Ｏ＜７：０＞を出力することを指示する。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置２０に指示する。信号／ＲＢは、半導体記憶装置２０がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号Ｉ／Ｏ＜７：０＞は、例えば８ビットの信号である。信号Ｉ／Ｏ＜７：０＞は、半導体記憶装置２０とコントローラ１０との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを含む。データＤＡＴは、書込みデータ及び読出しデータを含む。
【００１５】
また、半導体記憶装置２０には、例えば、基準電圧として電圧ＶＣＣ、ＶＰＰ、及びＶＳＳが外部から供給される。電圧ＶＣＣ及びＶＰＰは、例えば、半導体記憶装置２０を駆動するための電源電圧であり、電圧ＶＳＳは、例えば、接地電圧であり、電圧ＶＣＣ及びＶＰＰより小さい。
【００１６】
１．１．２  コントローラの構成について
引き続き図１を用いて、第１実施形態に係るメモリシステムのコントローラについて説明する。コントローラ１０は、プロセッサ（ＣＰＵ：Central Processing Unit）１１、内蔵メモリ（ＲＡＭ：Random Access Memory）１２、ＥＣＣ（Error Check and Correction）回路１３、ＮＡＮＤインタフェース回路１４、バッファメモリ１５、及びホストインタフェース回路１６を備えている。
【００１７】
プロセッサ１１は、コントローラ１０全体の動作を制御する。プロセッサ１１は、例えば、ホスト機器から受信したデータの読出し命令に応答して、ＮＡＮＤインタフェースに基づく読出し命令を半導体記憶装置２０に対して発行する。この動作は、書込み及び消去の場合についても同様である。また、プロセッサ１１は、半導体記憶装置２０からの読出しデータに対して、種々の演算を実行する機能を有する。
【００１８】
内蔵メモリ１２は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ１１の作業領域として使用される。内蔵メモリ１２は、半導体記憶装置２０を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
【００１９】
ＥＣＣ回路１３は、エラー検出及びエラー訂正処理を行う。より具体的には、データの書込み時には、ホスト機器から受信したデータに基づいて、或る数のデータの組毎にＥＣＣ符号を生成する。また、データの読出し時には、ＥＣＣ符号に基づいてＥＣＣ復号し、エラーの有無を検出する。そしてエラーが検出された際には、そのビット位置を特定し、エラーを訂正する。
【００２０】
ＮＡＮＤインタフェース回路１４は、ＮＡＮＤバスを介して半導体記憶装置２０と接続され、半導体記憶装置２０との通信を司る。ＮＡＮＤインタフェース回路１４は、プロセッサ１１の指示により、コマンドＣＭＤ、アドレスＡＤＤ、及び書込みデータを半導体記憶装置２０に送信する。また、ＮＡＮＤインタフェース回路１４は、半導体記憶装置２０から読出しデータを受信する。
【００２１】
バッファメモリ１５は、コントローラ１０が半導体記憶装置２０及びホスト機器から受信したデータ等を一時的に保持する。バッファメモリ１５は、例えば、半導体記憶装置２０からの読出しデータ、及び読出しデータに対する演算結果等を一時的に保持する記憶領域としても使用される。
【００２２】
ホストインタフェース回路１６は、ホスト機器と接続され、ホスト機器との通信を司る。ホストインタフェース回路１６は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ１１及びバッファメモリ１５に転送する。
【００２３】
１．１．３  半導体記憶装置の構成について
次に、第１実施形態に係る半導体記憶装置の構成例について説明する。図２は、第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
【００２４】
図２に示すように、半導体記憶装置２０は、複数のプレーンＰＢ（ＰＢ０及びＰＢ１）、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電源保護回路３０、入出力用パッド群３１、ロジック制御用パッド群３２、及び電源用パッド群３３を備えている。プレーンＰＢ０及びＰＢ１はそれぞれ、メモリセルアレイ２１（２１＿０及び２１＿１）、電圧生成回路２６（２６＿０及び２６＿１）、ドライバセット２７（２７＿０及び２７＿１）、ロウデコーダ２８（２８＿０及び２８＿１）、並びにセンスアンプモジュール２９（２９＿０及び２９＿１）を含む。
【００２５】
メモリセルアレイ２１＿０及び２１＿１の各々は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。相違するプレーンＰＢは、同じアドレスＡＤＤのブロックＢＬＫの組を含む。相違するプレーンＰＢの同じアドレスのブロックＢＬＫは、プレーンＰＢの特定によって区別される。ブロックＢＬＫは、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタ（図示せず）を含む。ブロックＢＬＫは、例えばデータの消去単位となり、同一のブロックＢＬＫ内のデータは、一括して消去される。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）を備えている。なお、メモリセルアレイ２１内のブロック数、１ブロックＢＬＫ内のストリングユニット数は、任意の数に設定出来る。
【００２６】
入出力回路２２は、コントローラ１０と信号Ｉ／Ｏ＜７：０＞を送受信する。入出力回路２２は、信号Ｉ／Ｏ＜７：０＞内のコマンドＣＭＤ及びアドレスＡＤＤをレジスタ２４に転送する。入出力回路２２は、書込みデータ及び読出しデータをセンスアンプモジュール２９と送受信する。
【００２７】
ロジック制御回路２３は、コントローラ１０から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰを受信する。また、ロジック制御回路２３は、信号／ＲＢをコントローラ１０に転送して半導体記憶装置２０の状態を外部に通知する。
【００２８】
レジスタ２４は、コマンドＣＭＤ及びアドレスＡＤＤを保持する。レジスタ２４は、アドレスＡＤＤをロウデコーダ２８及びセンスアンプモジュール２９に転送すると共に、コマンドＣＭＤをシーケンサ２５に転送する。
【００２９】
シーケンサ２５は、コマンドＣＭＤを受け取り、受け取ったコマンドＣＭＤに基づくシーケンスに従って半導体記憶装置２０の全体を制御する。シーケンサ２５は、例えばプレーンＰＢ０及びＰＢ１の各々から並行してデータを読み出すことができる。なお、シーケンサ２５は、プレーンＰＢ０及びＰＢ１の各々から並行してデータを読み出す際、プレーンＰＢ０からの読出し動作と、プレーンＰＢ１からの読出し動作と、を同期して実行することも、非同期に実行することも可能に構成される。
【００３０】
電圧生成回路２６は、シーケンサ２５からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路２６＿０及び２６＿１はそれぞれ、生成した電圧をドライバセット２７＿０及び２７＿１に供給する。
【００３１】
ドライバセット２７＿０及び２７＿１はそれぞれ、複数のドライバを含み、レジスタ２４からのアドレスに基づいて、電圧生成回路２６＿０からの種々の電圧をメモリセルアレイ２１＿０、ロウデコーダ２８＿０、及びセンスアンプモジュール２９＿０に、並びに電圧生成回路２６＿１からの種々の電圧をメモリセルアレイ２１＿１、ロウデコーダ２８＿１、及びセンスアンプモジュール２９＿１に供給する。ドライバセット２７＿０及び２７＿１はそれぞれ、例えば、ソース線ドライバ２７１（２７１＿０及び２７１＿１）を含む。ソース線ドライバ２７１＿０及び２７１＿１はそれぞれ、データの読出しの際にソース線に所定の電圧（図５の例では、電圧ＲＥＦ（例えば、１Ｖ））を供給することにより、メモリセルアレイ２１＿０及び２１＿１に流れる電流を引き抜く。なお、ソース線ドライバ２７１は、電圧ＲＥＦに限らず、任意の電圧により駆動可能である。
【００３２】
ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受取り、例えば当該ロウアドレス内のブロックアドレスに基づいてブロックＢＬＫ等を選択する。そして、選択されたブロックＢＬＫには、ロウデコーダ２８＿０及び２８＿１を介してそれぞれドライバセット２７＿０及び２７＿１からの電圧が転送される。
【００３３】
センスアンプモジュール２９は、データの読出し時には、メモリセルトランジスタからビット線に読み出された読出しデータをセンスし、センスした読出しデータを入出力回路２２に転送する。センスアンプモジュール２９は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルトランジスタに転送する。また、センスアンプモジュール２９は、レジスタ２４からアドレスＡＤＤ中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
【００３４】
電源保護回路３０は、例えば、外部から供給される電圧ＶＣＣ、ＶＰＰ、及びＶＳＳを電圧生成回路２６に供給する。電源保護回路３０は、例えば、電圧ＶＣＣ及びＶＰＰにサージが発生した場合、当該サージを低減させた電圧を電圧生成回路２６に供給する機能を有する。
【００３５】
入出力用パッド群３１は、コントローラ１０から受信した信号Ｉ／Ｏ＜７：０＞を入出力回路２２に転送する。また、入出力用パッド群３１は、入出力回路２２から送信された信号Ｉ／Ｏ＜７：０＞を半導体記憶装置２０の外部に転送する。
【００３６】
ロジック制御用パッド群３２は、コントローラ１０から受信した信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰをロジック制御回路２３に転送する。また、ロジック制御用パッド群３２は、ロジック制御回路２３から送信された信号／ＲＢを半導体記憶装置２０の外部に転送する。
【００３７】
電源用パッド群３３は、外部から供給された電圧ＶＣＣ、ＶＰＰ、及びＶＳＳを電源保護回路３０に転送する。より具体的には、電源用パッド群３３は、パッド３３＿ｖｃｃ、３３＿ｖｐｐ、及び３３＿ｖｓｓを含む。パッド３３＿ｖｃｃ、３３＿ｖｐｐ、及び３３＿ｖｓｓはそれぞれ、電圧ＶＣＣ、ＶＰＰ、及びＶＳＳを、電源保護回路３０を介して半導体記憶装置２０内に供給する。
【００３８】
図３は、第１実施形態に係る半導体記憶装置のレイアウトの概要を説明するための平面図である。以下の説明では、半導体記憶装置２０が設けられる半導体基板（図示せず）の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、Ｘ方向とＹ方向は、互いに直交するものとする。
【００３９】
図３に示すように、プレーンＰＢ０及びＰＢ１は、例えば、Ｘ方向に沿って並ぶ。各プレーンＰＢは、例えば、Ｙ方向に沿って対称に設けられる。
【００４０】
メモリセルアレイ２１は、例えば、Ｘ方向に延びる第１辺と、Ｙ方向に延びる第２辺と、を有する矩形状に設けられる。
【００４１】
ロウデコーダ２８は、例えば、メモリセルアレイ２１の第２辺に隣り合うように設けられる。ロウデコーダ２８は、例えば、２つの部分に分割され、当該２つの部分がＸ方向に沿ってメモリセルアレイ２１を挟むように設けられる。
【００４２】
ソース線ドライバ２７１は、例えば、メモリセルアレイ２１の第１辺に隣り合うように設けられる。
【００４３】
センスアンプモジュール２９は、例えば、Ｙ方向に沿って、メモリセルアレイ２１との間にソース線ドライバ２７１を挟むように設けられる。
【００４４】
電圧生成回路２６及びドライバセット２７（ソース線ドライバ２７１を除く）は、例えば、Ｙ方向に沿って、メモリセルアレイ２１及びロウデコーダ２８との間にソース線ドライバ２７１及びセンスアンプモジュール２９を挟むように設けられる。
【００４５】
なお、以下の説明では、説明の便宜上、電圧生成回路２６、ドライバセット２７、及びセンスアンプモジュール２９等の、メモリセルアレイ２１の周辺領域に設けられた回路を、周辺回路群ＰＥＲＩとも言う。より具体的には、プレーンＰＢ０及びＰＢ１の周辺回路群ＰＥＲＩはそれぞれ、周辺回路群ＰＥＲＩ０及びＰＥＲＩ１とも言う。
【００４６】
入出力回路２２及びロジック制御回路２３は、例えば、Ｙ方向に沿って、電圧生成回路２６及びドライバセット２７（ソース線ドライバ２７１を除く）が設けられた領域に隣り合うように設けられる。
【００４７】
入出力回路２２及びロジック制御回路２３が設けられる領域内には、例えば、複数のパッド３３＿ｖｓｓ（３３＿ｖｓｓ０、３３＿ｖｓｓ１、及び３３＿ｖｓｓ２）が設けられる。パッド３３＿ｖｓｓ０及び３３＿ｖｓｓ１は、配線ＶＳＳ＿Ｐ０を介してソース線ドライバ２７１＿０と接続される。また、パッド３３＿ｖｓｓ１及び３３＿ｖｓｓ２は、配線ＶＳＳ＿Ｐ１を介してソース線ドライバ２７１＿１と接続される。
【００４８】
なお、配線ＶＳＳ＿Ｐ０は、電圧生成回路２６＿０、ドライバセット２７＿０（ソース線ドライバ２７１＿０を除く）、及びセンスアンプモジュール２９＿０が設けられる領域を避けるように、それぞれプレーンＰＢ０の左端及び右端を経由して、パッド３３＿ｖｓｓ０及び３３＿ｖｓｓ１にそれぞれ接続される。同様に、配線ＶＳＳ＿Ｐ１は、電圧生成回路２６＿１、ドライバセット２７＿１（ソース線ドライバ２７１＿１を除く）、及びセンスアンプモジュール２９＿１が設けられた領域を避けるように、それぞれプレーンＰＢ１の左端及び右端を経由して、パッド３３＿ｖｓｓ１及び３３＿ｖｓｓ２にそれぞれ接続される。
【００４９】
１．１．４  メモリセルアレイの回路構成について
次に、第１実施形態に係る半導体記憶装置のメモリセルアレイの回路構成について、図４を用いて説明する。図４は、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図の一例である。図４では、メモリセルアレイ２１のうちの１つのブロックＢＬＫの回路図が示される。
【００５０】
図４に示すように、各ストリングユニットＳＵは、ＮＡＮＤストリングＮＳの集合により構成される。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１と、選択トランジスタＳＴ２とを備える。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個、３２個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。各メモリセルトランジスタＭＴは、選択トランジスタＳＴ１及びＳＴ２の間に、直列接続される。
【００５１】
或るブロックＢＬＫ内において、ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。また、ブロックＢＬＫ内の全てのストリングユニットＳＵの選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に接続される。すなわち、同じアドレスのワード線ＷＬは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されており、選択ゲート線ＳＧＳは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されている。一方、選択ゲート線ＳＧＤは、同一のブロックＢＬＫ内のストリングユニットＳＵの１つのみに接続される。
【００５２】
また、メモリセルアレイ２１内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の他端は、ｍ本のビット線ＢＬ（ＢＬ０〜ＢＬ（ｍ−１）（ｍは自然数））のいずれかに接続される。また、ビット線ＢＬは、複数のブロックＢＬＫにわたって、同一列のＮＡＮＤストリングＮＳに共通接続される。
【００５３】
また、選択トランジスタＳＴ２の他端は、ソース線ＣＥＬＳＲＣに接続される。ソース線ＣＥＬＳＲＣは、複数のブロックＢＬＫにわたって、複数のＮＡＮＤストリングＮＳに共通接続される。
【００５４】
上述のとおり、データの消去は、例えば、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴに対して一括して行われる。これに対して、データの読出し及び書込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴにつき、一括して行われ得る。このような、１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、例えば、セルユニットＣＵと称される。つまり、セルユニットＣＵは、一括して書込み、又は読出し動作が実行され得るメモリセルトランジスタＭＴの組である。
【００５５】
なお、１つのメモリセルトランジスタＭＴは、例えば、複数のビットデータを保持可能である。そして、同一のセルユニットＣＵ内において、メモリセルトランジスタＭＴの各々が同位のビットにおいて保持する１ビットの集合を「ページ」と呼ぶ。つまり、「ページ」とは、同一のセルユニットＣＵ内のメモリセルトランジスタＭＴの組に形成されるメモリ空間の一部、と定義することも出来る。
【００５６】
１．１．５  周辺回路の回路構成について
次に、第１実施形態に係る半導体記憶装置の周辺回路の回路構成について説明する。図５は、第１実施形態に係る半導体記憶装置の周辺回路の構成を説明するための回路図の一例である。図５では、メモリセルアレイ２１及び周辺回路群ＰＥＲＩの一部が示され、周辺回路群ＰＥＲＩの一部の一例として、ソース線ドライバ２７１及び電圧生成回路２６が示される。
【００５７】
図５に示すように、ソース線ドライバ２７１＿０及び２７１＿１はそれぞれ、比較回路ＣＯＭＰ（ＣＯＭＰ０及びＣＯＭＰ１）、並びに複数のトランジスタＴｄｉｓ＿ｓｒｃ（Ｔｄｉｓ＿ｓｒｃ０及びＴｄｉｓ＿ｓｒｃ１）を含む。
【００５８】
比較回路ＣＯＭＰ０は、プレーンＰＢ０に対応するソース線ＣＥＬＳＲＣ０に接続された第１入力端と、参照電圧ＲＥＦが供給される第２入力端と、複数のトランジスタＴｄｉｓ＿ｓｒｃ０のゲートに共通接続された出力端と、を含む。複数のトランジスタＴｄｉｓ＿ｓｒｃ０は、ソース線ＣＥＬＳＲＣ０に接続された第１端と、配線ＶＳＳ＿Ｐ０に接続された第２端と、比較回路ＣＯＭＰ０の出力端に接続されたゲートと、を含む。
【００５９】
参照電圧ＲＥＦは、例えば、電圧生成回路２６＿０から供給され、ソース線ＣＥＬＳＲＣ０と配線ＶＳＳ＿Ｐ０とを電気的に接続するか否かを判定するための電圧である。すなわち、比較回路ＣＯＭＰ０は、ソース線ＣＥＬＳＲＣ０の電位が参照電圧ＲＥＦよりも小さい場合、“Ｌ”レベルの信号を出力し、複数のトランジスタＴｄｉｓ＿ｓｒｃ０をオフ状態にする。一方、比較回路ＣＯＭＰ０は、ソース線ＣＥＬＳＲＣ０の電位が参照電圧ＲＥＦよりも大きい場合、“Ｈ”レベルの信号を出力し、複数のトランジスタＴｄｉｓ＿ｓｒｃ０をオン状態にする。これにより、ソース線ドライバ２７１＿０は、例えば、メモリセルアレイ２１＿０からのデータ読出しによってソース線ＣＥＬＳＲＣ０にセル電流Ｉｃｅｌｌ０が流れ、ソース線ＣＥＬＳＲＣ０の電位が上昇した際、複数のトランジスタＴｄｉｓ＿ｓｒｃ０をオン状態にする。このため、配線ＶＳＳ＿Ｐ０を介してセル電流Ｉｃｅｌｌ０を放電し、ソース線ＣＥＬＳＲＣ０の電位を所定の電圧ＲＥＦにすることができる。
【００６０】
同様に、比較回路ＣＯＭＰ１は、プレーンＰＢ１に対応するソース線ＣＥＬＳＲＣ１に接続された第１入力端と、参照電圧ＲＥＦが供給される第２入力端と、複数のトランジスタＴｄｉｓ＿ｓｒｃ１のゲートに共通接続された出力端と、を含む。複数のトランジスタＴｄｉｓ＿ｓｒｃ１は、ソース線ＣＥＬＳＲＣ１に接続された第１端と、配線ＶＳＳ＿Ｐ１に接続された第２端と、比較回路ＣＯＭＰ１の出力端に接続されたゲートと、を含む。
【００６１】
これにより、ソース線ドライバ２７１＿１は、例えば、メモリセルアレイ２１＿１からのデータ読出しによってソース線ＣＥＬＳＲＣ１にセル電流Ｉｃｅｌｌ１が流れ、ソース線ＣＥＬＳＲＣ１の電位が上昇した際、複数のトランジスタＴｄｉｓ＿ｓｒｃ１をオン状態にする。このため、配線ＶＳＳ＿Ｐ１を介してセル電流Ｉｃｅｌｌ１を放電し、ソース線ＣＥＬＳＲＣ１の電位を所定の電圧ＲＥＦにすることができる。
【００６２】
電圧生成回路２６＿０及び２６＿１の各々は、配線ＶＳＳ＿ｌｉｎｅを介して、パッド３３＿ｖｓｓから電圧ＶＳＳを供給される。これにより、電圧生成回路２６＿０及び２６＿１はそれぞれ、電圧ＶＳＳに基づいて電圧Ｖｏｕｔ（Ｖｏｕｔ０及びＶｏｕｔ１）を出力することができる。電圧Ｖｏｕｔ０及びＶｏｕｔ１はそれぞれ、例えば、メモリセルアレイ２１＿０及び２１＿１からデータを読出す読出し動作の際に用いられる。
【００６３】
図６及び図７は、第１実施形態に係る電圧生成回路を説明するための回路図である。図６及び図７は、電圧生成回路２６に適用される回路が例示される。より具体的には、図６では、ＢＧＲ（Band gap reference）回路の一例が示され、図７では、増幅回路の一例が示される。
【００６４】
まず、図６を用いて電圧生成回路２６にＢＧＲ回路が適用された場合について説明する。図６に示すように、電圧生成回路２６は、抵抗Ｒ１、Ｒ２、及びＲ３、ダイオードＤ１及びＤ２、並びに比較回路ＣＯＭＰａを含み得る。
【００６５】
抵抗Ｒ１は、ノードＮ１に接続された第１端と、ノードＮ３に接続された第２端と、を含む。抵抗Ｒ２は、ノードＮ１に接続された第１端と、ダイオードＤ１の入力端に接続された第２端と、を含む。抵抗Ｒ３は、ノードＮ２に接続された第１端と、ノードＮ３に接続された第２端と、を含む。
【００６６】
ダイオードＤ１は、配線ＶＳＳ＿ｌｉｎｅに接続された出力端を含む。ダイオードＤ２は、ノードＮ２に接続された入力端と、配線ＶＳＳ＿ｌｉｎｅに接続された出力端と、を含む。ダイオードＤ２は、例えば、ダイオードＤ１を複数個並列接続させて構成される。
【００６７】
比較回路ＣＯＭＰａは、ノードＮ１に接続された第１入力端と、ノードＮ２に接続された第２入力端と、ノードＮ３に接続された出力端と、を含む。比較回路ＣＯＭＰａは、比較の結果、ノードＮ１及びＮ２の電圧が等しくなる電圧がノードＮ３に出力される。
【００６８】
以上のように構成することにより、電圧生成回路２６は、電源電圧に依らない電圧ＶｏｕｔをノードＮ３から出力することができる。
【００６９】
次に、図７を用いて電圧生成回路２６に増幅回路が適用された場合について説明する。図７に示すように、電圧生成回路２６は、抵抗Ｒ４及びＲ５、並びに比較回路ＣＯＭＰｂを含み得る。
【００７０】
抵抗Ｒ４は、ノードＮ４に接続された第１端と、ノードＮ５に接続された第２端と、を含む。抵抗Ｒ５は、ノードＮ５に接続された第１端と、配線ＶＳＳ＿ｌｉｎｅに接続された第２端と、を含む。比較回路ＣＯＭＰｂは、電圧Ｖｉｎが供給される第１入力端と、ノードＮ５に接続された第２入力端と、ノードＮ４に接続された出力端と、を含む。
【００７１】
以上のように構成することにより、電圧生成回路２６は、電圧Ｖｉｎに応じた値の電圧ＶｏｕｔをノードＮ４から出力することができる。
【００７２】
１．２  動作について
次に、第１実施形態に係る半導体記憶装置の動作について説明する。
【００７３】
１．２．１  非同期読出し動作に伴うソース線の放電動作について
図８は、第１実施形態に係る半導体記憶装置における非同期読出し動作に伴うソース線ＣＥＬＳＲＣの放電動作を説明するためのタイミングチャートである。図８では、プレーンＰＢ０及びＰＢ１からの互いに非同期な読出し動作が並行して実行された際における、ソース線ＣＥＬＳＲＣ０及びＣＥＬＳＲＣ１の放電動作と、当該非同期読出しに応じて動作する電圧生成回路２６＿０及び２６＿１の出力電圧との関係が示される。非同期読出し動作では、例えば、プレーンＰＢ０及びＰＢ１のいずれからもデータの読出しが実行される期間と、プレーンＰＢ０又はＰＢ１のいずれか一方からデータの読出しが実行される期間と、を含む。なお、非同期読出し動作については、例えば、“入力回路”という２０１６年９月１５日に出願された特願２０１６−１８０５９３号に記載されている。
【００７４】
図８に示すように、時刻ｔ１において、シーケンサ２５は、プレーンＰＢ０に対する読出し動作を開始する。これに伴い、メモリセルアレイ２１＿０に対応するソース線ＣＥＬＳＲＣ０には、セル電流Ｉｃｅｌｌ０が流れる。セル電流Ｉｃｅｌｌ０は、配線ＶＳＳ＿Ｐ０を介して放電されるため、配線ＶＳＳ＿Ｐ０の電位は、当該放電の影響を受けて電圧ＶＳＳより高い電圧Ｖ＿ｄｉｓ０に上昇する。
【００７５】
また、シーケンサ２５は、プレーンＰＢ０の読出し動作に応じて、電圧生成回路２６＿０の動作を開始させる。電圧生成回路２６＿０は、配線ＶＳＳ＿Ｐ０を介して供給される電圧Ｖ＿ｄｉｓ０に応じて電圧Ｖｏｕｔ０を生成し、出力する。
【００７６】
なお、時刻ｔ１において、シーケンサ２５は、プレーンＰＢ１に対する動作は実行しないため、時刻ｔ１の時点では、ソース線ＣＥＬＳＲＣ１にはセル電流は流れない。また、配線ＶＳＳ＿Ｐ１は、パッド３３＿ｖｓｓ１を介して配線ＶＳＳ＿Ｐ０と接続されているものの、外部からパッド３３＿ｖｓｓ１に供給される電圧ＶＳＳによって、配線ＶＳＳ＿Ｐ０の影響を受けにくい。このため、配線ＶＳＳ＿Ｐ１の電位は、電圧ＶＳＳに維持される。
【００７７】
時刻ｔ２において、シーケンサ２５は、プレーンＰＢ１に対する読出し動作を開始する。これに伴い、メモリセルアレイ２１＿１に対応するソース線ＣＥＬＳＲＣ１には、セル電流Ｉｃｅｌｌ１が流れる。セル電流Ｉｃｅｌｌ１は、配線ＶＳＳ＿Ｐ１を介して放電されるため、配線ＶＳＳ＿Ｐ１の電位は、当該放電の影響を受けて電圧ＶＳＳより高い電圧Ｖ＿ｄｉｓ１に上昇する。
【００７８】
また、シーケンサ２５は、プレーンＰＢ１の読出し動作に応じて、電圧生成回路２６＿１の動作を開始させる。電圧生成回路２６＿１は、配線ＶＳＳ＿Ｐ１を介して供給される電圧Ｖ＿ｄｉｓ１に応じて電圧Ｖｏｕｔ１を生成し、出力する。
【００７９】
なお、時刻ｔ２において、シーケンサ２５は、プレーンＰＢ０に対する読出し動作を引き続き実行しているため、配線ＶＳＳ＿Ｐ０の電位は、電圧Ｖ＿ｄｉｓ０となっている。また、配線ＶＳＳ＿Ｐ０は、パッド３３＿ｖｓｓ１を介して配線ＶＳＳ＿Ｐ１と接続されているものの、外部からパッド３３＿ｖｓｓ１に供給される電圧ＶＳＳによって、配線ＶＳＳ＿Ｐ１の影響を受けにくい。このため、配線ＶＳＳ＿Ｐ０の電位は、配線ＶＳＳ＿Ｐ１の電位の変動に依らず、電圧Ｖ＿ｄｉｓ０に維持される。すなわち、電圧生成回路２６＿０は、プレーンＰＢ１の動作の有無に依らず電圧Ｖ＿ｄｉｓ０が供給されるため、引き続き、電圧Ｖｏｕｔ０を変動させることなく出力することができる。
【００８０】
時刻ｔ３において、シーケンサ２５は、プレーンＰＢ０に対する読出し動作を終了させる。これに伴い、ソース線ＣＥＬＳＲＣ０に流れるセル電流が停止し、配線ＶＳＳ＿Ｐ０の電位は電圧ＶＳＳとなる。また、電圧生成回路２６＿０は、プレーンＰＢ０の読出し動作の終了に応じて動作を終了する。
【００８１】
なお、時刻ｔ３において、シーケンサ２５は、プレーンＰＢ１に対する読出し動作を引き続き実行しているため、配線ＶＳＳ＿Ｐ１の電位は、電圧Ｖ＿ｄｉｓ１となっている。また、配線ＶＳＳ＿Ｐ１は、パッド３３＿ｖｓｓ１を介して配線ＶＳＳ＿Ｐ０と接続されているものの、外部からパッド３３＿ｖｓｓ０に供給される電圧ＶＳＳによって、配線ＶＳＳ＿Ｐ０の影響を受けにくい。このため、配線ＶＳＳ＿Ｐ１の電位は、配線ＶＳＳ＿Ｐ０の電位の変動に依らず、電圧Ｖ＿ｄｉｓ１に維持される。すなわち、電圧生成回路２６＿１は、プレーンＰＢ０の動作の有無に依らず電圧Ｖ＿ｄｉｓ１が供給されるため、引き続き、電圧Ｖｏｕｔ１を変動させることなく出力することができる。
【００８２】
時刻ｔ４において、シーケンサ２５は、プレーンＰＢ１に対する読出し動作を終了させる。これに伴い、ソース線ＣＥＬＳＲＣ１に流れるセル電流が停止し、配線ＶＳＳ＿Ｐ１の電位は電圧ＶＳＳとなる。また、電圧生成回路２６＿１は、プレーンＰＢ１の読出し動作の終了に応じて動作を終了する。
【００８３】
以上で、非同期読出し動作に伴うソース線の放電動作が終了する。
【００８４】
１．３  本実施形態に係る効果
第１実施形態によれば、非同期に動作するプレーン間のノイズを低減することができる。本効果につき、以下に説明する。
【００８５】
メモリセルアレイ２１からデータを読み出す際にソース線ＣＥＬＳＲＣに流れるセル電流Ｉｃｅｌｌは、数十ミリアンペア（ｍＡ）程度となる。これにより、セル電流Ｉｃｅｌｌが流れる間、セル電流Ｉｃｅｌｌの放電経路の電位は、電圧ＶＳＳから上昇し得る。このため、異なるプレーンＰＢ間で非同期にセル電流Ｉｃｅｌｌが流れた場合、一方のプレーンＰＢ０において読出し動作が開始（又は終了）した際と、他方のプレーンＰＢ１において読出し動作が開始（又は終了）した際とで、不連続に放電経路の電位が変化し得る。ここで、セル電流Ｉｃｅｌｌの放電経路と、周辺回路群ＰＥＲＩへの電圧ＶＳＳの供給経路と、が接続されていると、上述した不連続な放電経路の電位の変化が周辺回路群ＰＥＲＩ（例えば電圧生成回路２６）へとノイズ電圧として伝わる可能性がある。周辺回路群ＰＥＲＩは、供給される基準電圧の大きさが動作中に不連続に変化すると、出力電圧を安定的に出力できない可能性があり、好ましくない。より具体的には、例えば、電圧生成回路２６に供給される基準電圧が変動することは、ワード線ＷＬ又はビット線ＢＬに出力する電圧が読出し動作中に変動することを引き起こし得、ひいては、誤読出しされるデータの数が増加する可能性があり、好ましくない。
【００８６】
第１実施形態によれば、複数のトランジスタＴｄｉｓ＿ｓｒｃ０とパッド３３＿ｖｓｓとは、配線ＶＳＳ＿Ｐ０によって接続され、複数のトランジスタＴｄｉｓ＿ｓｒｃ１とパッド３３＿ｖｓｓとは、配線ＶＳＳ＿Ｐ０と異なる配線ＶＳＳ＿Ｐ１によって接続される。これにより、セル電流Ｉｃｅｌｌ０による配線ＶＳＳ＿Ｐ０の電位変化と、セル電流Ｉｃｅｌｌ１による配線ＶＳＳ＿Ｐ１の電位変化とが、互いに干渉する影響を小さくすることができる。
【００８７】
また、電圧生成回路２６＿０及び２６＿１とパッド３３＿ｖｓｓとは、配線ＶＳＳ＿Ｐ０及びＶＳＳ＿Ｐ１と異なる配線ＶＳＳ＿ｌｉｎｅによって接続される。これにより、電圧生成回路２６へ、セル電流Ｉｃｅｌｌ０による配線ＶＳＳ＿Ｐ０の電位変化、及びセル電流Ｉｃｅｌｌ１による配線ＶＳＳ＿Ｐ１の電位変化が回り込む影響を小さくすることができる。このため、プレーンＰＢ０が読出し動作を実行中にプレーンＰＢ１が読出し動作を開始（又は終了）した場合においても、電圧生成回路２６＿０の出力電圧Ｖｏｕｔ０が、配線ＶＳＳ＿Ｐ１の電圧Ｖ＿ｄｉｓ１によって不連続に変動することを抑制することができる。また、プレーンＰＢ１が読出し動作を実行中にプレーンＰＢ０が読出し動作を開始（又は終了）した場合においても、電圧生成回路２６＿１の出力電圧Ｖｏｕｔ１が、配線ＶＳＳ＿Ｐ０の電圧Ｖ＿ｄｉｓ０によって不連続に変動することを抑制することができる。したがって、非同期に動作するプレーン間のノイズを低減することができる。
【００８８】
１．４  第１変形例
なお、第１実施形態では、電圧生成回路２６＿０及び２６＿１は、同一の配線ＶＳＳ＿ｌｉｎｅによってパッド３３＿ｖｓｓと接続されている場合について説明したが、これに限られない。例えば、電圧生成回路２６＿０及び２６＿１は、互いに異なる配線によってパッド３３＿ｖｓｓと接続されていてもよい。
【００８９】
図９及び図１０は、第１実施形態の第１変形例に係る半導体記憶装置の周辺回路の構成を説明するための回路図の一例である。図９及び図１０は、第１実施形態において説明された図５に対応する。
【００９０】
図９に示すように、電圧生成回路２６＿０は、パッド３３＿ｖｓｓ０及び３３＿ｖｓｓ１と配線ＶＳＳ＿ｌｉｎｅ０によって接続され、電圧生成回路２６＿１は、パッド３３＿ｖｓｓ１及び３３＿ｖｓｓ２と配線ＶＳＳ＿ｌｉｎｅ１によって接続されてもよい。配線ＶＳＳ＿ｌｉｎｅ０及びＶＳＳ＿ｌｉｎｅ１は、互いに異なる配線であり、かつ配線ＶＳＳ＿Ｐ０及びＶＳＳ＿Ｐ１とも異なる配線であってもよい。
【００９１】
また、図１０に示すように、電圧生成回路２６＿０は、パッド３３＿ｖｓｓ０及び３３＿ｖｓｓ１と配線ＶＳＳ＿Ｐ０によって接続され、電圧生成回路２６＿１は、パッド３３＿ｖｓｓ１及び３３＿ｖｓｓ２と配線ＶＳＳ＿Ｐ１によって接続されてもよい。
【００９２】
以上のように構成することにより、第１実施形態と同様、異なるプレーンＰＢ間の非同期の読出し動作の際に、一方のプレーンＰＢのセル電流Ｉｃｅｌｌによって発生するノイズ電圧が他のプレーンＰＢの周辺回路群ＰＥＲＩの出力に与える影響を抑制することができる。
【００９３】
１．５  第２変形例
第１実施形態及び第１実施形態の第１変形例では、ソース線ＣＥＬＳＲＣの放電動作に伴うノイズを抑制する場合について説明したが、これに限られない。例えば、ワード線ＷＬの放電動作に伴うノイズについても、抑制されてもよい。
【００９４】
１．５．１  ワード線の放電経路の構成について
図１１は、第１実施形態の第２変形例に係る半導体記憶装置のワード線の放電経路の構成を説明するための回路図である。図１１では、一例として、プレーンＰＢ０におけるワード線ＷＬの放電経路の構成が説明される。なお、プレーンＰＢ１におけるワード線ＷＬの放電経路の構成は、パッド３３＿ｖｓｓへ放電するために配線ＶＳＳ＿Ｐ１に接続されている点を除いて概ね同様であるため、その説明を省略する。
【００９５】
図１１に示すように、ロウデコーダ２８＿０は、複数の転送スイッチ群２８１（２８１Ａ、２８１Ｂ、…）、及び複数のブロックデコーダ２８２（２８２Ａ、２８２Ｂ、…）を含む。
【００９６】
１つの転送スイッチ群２８１及び１つのブロックデコーダ２８２は、例えば、１つのブロックＢＬＫに割当てられる。図１１の例では、転送スイッチ群２８１Ａ及びブロックデコーダ２８２ＡはブロックＢＬＫ０に割当てられ、転送スイッチ群２８１Ｂ及びブロックデコーダ２８２ＢはブロックＢＬＫ１に割当てられる。以下の説明では、書込み、読出し、及び消去の対象となるブロックＢＬＫを「選択ブロックＢＬＫ」と言い、選択ブロックＢＬＫ以外のブロックＢＬＫを「非選択ブロックＢＬＫ」と言う。
【００９７】
転送スイッチ群２８１は、例えば、１３個の転送トランジスタＴＴｒ（ＴＴｒ０〜ＴＴｒ１２）を含む。
【００９８】
転送トランジスタＴＴｒ０〜ＴＴｒ７はそれぞれ、ドライバセット２７＿０から配線ＣＧ（ＣＧ０〜ＣＧ７）に供給された電圧を、選択ブロックＢＬＫのワード線ＷＬ０〜ＷＬ７に転送する。転送トランジスタＴＴｒ０〜ＴＴｒ７はそれぞれ、対応するブロックＢＬＫのワード線ＷＬ０〜ＷＬ７に接続された第１端と、配線ＣＧ０〜ＣＧ７に接続された第２端と、ノードＢＬＫＳＥＬに共通に接続されたゲートと、を含む。
【００９９】
転送トランジスタＴＴｒ８〜ＴＴｒ１１はそれぞれ、ドライバセット２７＿０から配線ＳＧＤＬ（ＳＧＤＬ０〜ＳＧＤＬ３）に供給された電圧を、選択ブロックＢＬＫの選択ゲート線ＳＧＤ０〜ＳＧＤ３に転送する。転送トランジスタはそれぞれ、対応するブロックＢＬＫの選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続された第１端と、配線ＳＧＤＬ０〜ＳＧＤＬ３に接続された第２端と、ノードＢＬＫＳＥＬに共通に接続されたゲートと、を含む。
【０１００】
転送トランジスタＴＴｒ１２は、ドライバセット２７＿０から配線ＳＧＳＬに供給された電圧を、選択ブロックＢＬＫの選択ゲート線ＳＧＳに転送する。転送トランジスタＴＴｒ１２は、対応するブロックＢＬＫの選択ゲート線ＳＧＳに接続された第１端と、配線ＳＧＳＬに接続された第２端と、ノードＢＬＫＳＥＬに接続されたゲートと、を含む。
【０１０１】
ブロックデコーダ２８２は、データの書込み、読出し、及び消去の際に、レジスタ２４から受信したブロックアドレス信号をデコードする。ブロックデコーダ２８２は、デコードの結果、当該ブロックデコーダ２８２に対応するブロックＢＬＫが選択ブロックＢＬＫであると判定した場合、“Ｈ”レベルの信号をノードＢＬＫＳＥＬに出力する。また、ブロックデコーダ２８２は、対応するブロックＢＬＫが選択ブロックＢＬＫでないと判定した場合、“Ｌ”レベルの信号をノードＢＬＫＳＥＬに出力する。ノードＢＬＫＳＥＬに出力される信号は、転送トランジスタＴＴｒ０〜ＴＴｒ１２を、“Ｈ”レベルでオン状態とし、“Ｌ”レベルでオフ状態とする。
【０１０２】
以上のように構成することにより、例えば、選択ブロックＢＬＫに対応する転送スイッチ群２８１では、転送トランジスタＴＴｒ０〜ＴＴｒ１２は、オン状態となることができる。これにより、ワード線ＷＬ０〜ＷＬ７はそれぞれ配線ＣＧ０〜ＣＧ７に接続され、選択ゲート線ＳＧＤ０〜ＳＧＤ３はそれぞれ配線ＳＧＤＬ０〜ＳＧＤＬ３に接続され、選択ゲート線ＳＧＳは配線ＳＧＳＬに接続される。
【０１０３】
また、非選択ブロックＢＬＫに対応する転送スイッチ群２８１では、転送トランジスタＴＴｒ０〜ＴＴｒ１２は、オフ状態となることができる。これにより、ワード線ＷＬは配線ＣＧから電気的に切断され、選択ゲート線ＳＧＤ及びＳＧＳはそれぞれ、配線ＳＧＤＬ及びＳＧＳＬから電気的に切断される。
【０１０４】
ドライバセット２７＿０は、レジスタ２４から受信したアドレスＡＤＤにしたがって、配線ＣＧ、ＳＧＤＬ、及びＳＧＳＬに電圧を供給する。配線ＣＧ、ＳＧＤＬ、及びＳＧＳＬは、ドライバセット２７＿０から供給された各種電圧を、転送スイッチ群２８１Ａ、２８１Ｂ、…の各々に対して転送する。つまり、ドライバセット２７＿０から供給される電圧は、選択ブロックＢＬＫに対応する転送スイッチ群２８１内の転送トランジスタＴＴｒ０〜ＴＴｒ１２を介して、選択ブロックＢＬＫ内のワード線ＷＬ、選択ゲート線ＳＧＤ及びＳＧＳに転送される。
【０１０５】
配線ＣＧ、ＳＧＤＬ、及びＳＧＳＬは更に、等化用転送トランジスタＥＴｒ（ＥＴｒ０〜ＥＴｒ１２）（以下、単に転送トランジスタＥＴｒとも言う。）を介してトランジスタＴｄｉｓ＿ｗｌの第１端に接続される。より具体的には、転送トランジスタＥＴｒ０〜ＥＴｒ７はそれぞれ、配線ＣＧ０〜ＣＧ７に接続された第１端と、トランジスタＴｄｉｓ＿ｗｌの第１端に共通接続された第２端と、信号ＥＱＵＡＬＩＺＥが共通して供給されるゲートと、を含む。転送トランジスタＥＴｒ８〜ＥＴｒ１１はそれぞれ、配線ＳＧＤＬ０〜ＳＧＤＬ３に接続された第１端と、トランジスタＴｄｉｓ＿ｗｌの第１端に共通接続された第２端と、信号ＥＱＵＡＬＩＺＥが共通して供給されるゲートと、を含む。転送トランジスタＥＴｒ１１はそれぞれ、配線ＳＧＳＬに接続された第１端と、トランジスタＴｄｉｓ＿ｗｌの第１端に共通接続された第２端と、信号ＥＱＵＡＬＩＺＥが供給されるゲートと、を含む。
【０１０６】
以上のように構成することにより、転送トランジスタＥＴｒは、オン状態となることによって各種配線ＣＧ、ＳＧＤＬ、及びＳＧＳＬに個別に供給された電圧を等化する機能を有する。
【０１０７】
トランジスタＴｄｉｓ＿ｗｌは、配線ＶＳＳ＿Ｐ０に接続された第２端と、信号ＤＩＳ＿ＷＬが供給されるゲートと、を含む。トランジスタＴｄｉｓ＿ｗｌは、信号ＤＩＳ＿ＷＬによってオン状態とオフ状態とが切替えられることにより、配線ＶＳＳ＿Ｐ０を介して各種配線ＣＧ、ＳＧＤＬ、及びＳＧＳＬとパッド３３＿ｖｓｓとを接続するスイッチとして機能する。
【０１０８】
以上のように構成することにより、トランジスタＴｄｉｓ＿ｗｌは、転送トランジスタＥＴｒによって等化された各種配線ＣＧ、ＳＧＤＬ、及びＳＧＳＬの電圧を、配線ＶＳＳ＿Ｐ０を介してパッド３３＿ｖｓｓに放電する機能を有する。
【０１０９】
第１実施形態の第２変形例によれば、プレーンＰＢ０及びＰＢ１の各々には、個別にトランジスタＴｄｉｓ＿ｗｌが設けられる。トランジスタＴｄｉｓ＿ｗｌは、転送トランジスタＥＴｒ及びＴＴｒを介してワード線ＷＬに接続可能な第１端と、配線ＶＳＳ＿Ｐ０（又はＶＳＳ＿Ｐ１）を介してパッド３３＿ｖｓｓに接続された第２端と、を含む。これにより、非同期の読出し動作においてワード線ＷＬに供給された電圧を、配線ＶＳＳ＿Ｐ０（又はＶＳＳ＿Ｐ１）を介して放電することができる。このため、プレーンＰＢ０が読出し動作を実行中に、プレーンＰＢ１のワード線ＷＬの電圧が放電された場合においても、電圧生成回路２６＿０の出力電圧Ｖｏｕｔ０が、配線ＶＳＳ＿Ｐ１の電圧Ｖ＿ｄｉｓ１によって不連続に変動することを抑制することができる。また、プレーンＰＢ１が読出し動作を実行中にプレーンＰＢ０のワード線ＷＬの電圧が放電された場合においても、電圧生成回路２６＿１の出力電圧Ｖｏｕｔ１が、配線ＶＳＳ＿Ｐ０の電圧Ｖ＿ｄｉｓ０によって不連続に変動することを抑制することができる。したがって、非同期に動作するプレーン間のノイズを低減することができる。
【０１１０】
なお、ワード線ＷＬの放電動作は、読出し動作が終了した後に実行される。すなわち、ワード線ＷＬの放電動作は、対応するプレーンＰＢの周辺回路群ＰＥＲＩの動作が終了した後に実行される。このため、第１実施形態の第１変形例における図１０において示されたように、電圧生成回路２６＿０及び２６＿１がそれぞれ配線ＶＳＳ＿Ｐ０及びＶＳＳ＿Ｐ１に接続される場合においても、ワード線ＷＬの放電動作が実行されることによって、電圧生成回路２６＿０の実行中に配線ＶＳＳ＿Ｐ０の電位が変動することはない。したがって、プレーンＰＢ０におけるワード線ＷＬの放電動作が、電圧生成回路２６＿０の動作に干渉することを抑制することができる。
【０１１１】
１．６  第３変形例
第１実施形態及び第１実施形態の第１変形例ではソース線ＣＥＬＳＲＣの放電動作に伴うノイズを抑制する場合、第１実施形態の第２変形例ではワード線ＷＬの放電動作に伴うノイズを抑制する場合について説明したが、これに限られない。例えば、ビット線ＢＬの放電動作に伴うノイズについても、抑制されてもよい。
【０１１２】
１．６．１  ビット線の放電経路の構成について
図１２は、第１実施形態の第３変形例に係る半導体記憶装置のビット線の放電経路の構成を説明するための回路図である。図１２では、一例として、プレーンＰＢ０におけるビット線ＢＬの放電経路の構成が説明される。なお、プレーンＰＢ１におけるビット線ＢＬの放電経路の構成は、パッド３３＿ｖｓｓへ放電するために配線ＶＳＳ＿Ｐ１に接続されている点を除いておおむね同様であるため、その説明を省略する。
【０１１３】
図１２に示すように、センスアンプモジュール２９＿０は、ビット線ＢＬ毎に設けられたｍ個のセンスアンプユニットＳＡＵ（ＳＡＵ０〜ＳＡＵ（ｍ−１））含む。
【０１１４】
センスアンプユニットＳＡＵの各々は、例えば、センスアンプＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＸＤＬを含む。
【０１１５】
センスアンプＳＡは、対応するビット線ＢＬに読み出されたデータをセンスし、また書込みデータに応じてビット線ＢＬに電圧を印加する。すなわちセンスアンプＳＡは、ビット線ＢＬを直接的に制御する回路である。そして、センスアンプＳＡには、読出し時には例えばシーケンサ２５によってストローブ信号ＳＴＢが与えられる。センスアンプＳＡは、その内部にデータのセンスノード（図示せず）を含む。データのセンスノードは、ワード線ＷＬに接続された読出し対象のメモリセルトランジスタＭＴがオン状態となるかオフ状態となるかにより、その電位が変動する。そして、信号ＳＴＢがアサートされるタイミングにおけるデータのセンスノードの電位に応じて、メモリセルトランジスタＭＴがオンしたかオフしたかが“０”又は“１”データとして確定される。そして、当該確定されたデータは、更にラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＸＤＬのいずれかに保持される。
【０１１６】
ラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬは、読出しデータ及び書込みデータを一時的に保持する。センスアンプＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬは、互いにデータを送受信可能なようにバスＬＢＵＳによって接続されている。そしてこのバスＬＢＵＳは、更にラッチ回路ＸＤＬに接続されている。
【０１１７】
センスアンプモジュール２９＿０におけるデータの入出力は、ラッチ回路ＸＤＬを介して行われる。すなわち、コントローラ１０から受信したデータは、ラッチ回路ＸＤＬを介して、ラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬ、又はセンスアンプＳＡに転送される。また、ラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬ、又はセンスアンプＳＡのデータは、ラッチ回路ＸＤＬを介してコントローラ１０へ送信される。そして、ラッチ回路ＸＤＬは、半導体記憶装置２０のキャッシュメモリとして機能する。したがって、ラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬが使用中であったとしても、ラッチ回路ＸＤＬが空いていれば、半導体記憶装置２０はレディ状態となることができる。
【０１１８】
なお、対応するビット線ＢＬに接続されたセンスアンプＳＡの各々は、同一のノードＳＲＣを介してトランジスタＴｄｉｓ＿ｂｌの第１端に共通接続される。トランジスタＴｄｉｓ＿ｂｌは、配線ＶＳＳ＿Ｐ０に接続された第２端と、信号ＤＩＳ＿ＢＬが供給されるゲートと、を含む。トランジスタＴｄｉｓ＿ｂｌは、信号ＤＩＳ＿ＢＬによってオン状態とオフ状態とが切替えられることにより、センスアンプＳＡ及び配線ＶＳＳ＿Ｐ０を介してビット線ＢＬとパッド３３＿ｖｓｓとを接続するスイッチとして機能する。
【０１１９】
以上のように構成することにより、トランジスタＴｄｉｓ＿ｂｌは、ビット線ＢＬの電圧を、配線ＶＳＳ＿Ｐ０を介してパッド３３＿ｖｓｓに放電する機能を有する。
【０１２０】
図１３は、第１実施形態の第２変形例に係る半導体記憶装置のセンスアンプユニットの構成を説明するための回路図である。図１３では、図１２におけるセンスアンプユニットＳＡＵ内における、ビット線ＢＬ及び配線ＳＲＣとの接続の一例が示される。
【０１２１】
図１３に示すように、センスアンプＳＡは、例えば、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８、及びＴｒ９、並びにキャパシタＣ１を含む。ラッチ回路ＳＤＬは、例えば、トランジスタＴｒ１０及びＴｒ１１、並びにインバータＩＶ１及びＩＶ２を含む。トランジスタＴｒ１〜Ｔｒ３、Ｔｒ５〜Ｔｒ１１は、Ｎ型トランジスタであり、トランジスタＴｒ４は、Ｐ型トランジスタである。なお、ラッチ回路ＡＤＬ、ＢＤＬ、及びＸＤＬは、例えば、ラッチ回路ＡＤＬと同等の構成を含むが、説明の便宜上、図１３では、詳細が省略されている。
【０１２２】
トランジスタＴｒ１は、例えば、ビット線ＢＬに接続された第１端と、トランジスタＴｒ２の第１端に接続された第２端と、信号ＢＬＳが供給されるノードと、を含む。トランジスタＴｒ１は、例えば、高耐圧トランジスタであり、センスアンプユニットＳＡＵの電圧をビット線ＢＬに供給するためのスイッチとして機能する。トランジスタＴｒ２は、ノードＣＯＭに接続された第２端と、信号ＢＬＣが供給されるゲートと、を含み、ビット線ＢＬに供給される電圧を適切な値に調節し得る。
【０１２３】
トランジスタＴｒ３は、ノードＣＯＭに接続された第１端とノードＮ１に接続された第２端と、信号ＢＬＸが供給されるゲートと、を含む。トランジスタＴｒ４は、ノードＮ１に接続された第１端と、電圧ＶＤＤが供給された第２端と、信号ＩＮＶが供給されるゲートと、を含む。トランジスタＴｒ５は、ノードＣＯＭに接続された第１端と、配線ＳＲＣに接続された第２端と、信号ＩＮＶが供給されるゲートと、を含む。すなわち、トランジスタＴｒ４は、ビット線ＢＬを充電、及び放電する際にオン状態及びオフ状態となり、トランジスタＴｒ５は、ビット線ＢＬを放電、及び充電する際にオフ状態及びオン状態となる。
【０１２４】
トランジスタＴｒ６は、ノードＮ１に接続された第１端と、ノードＳＥＮに接続された第２端と、信号ＨＬＬが供給されるゲートと、を含む。トランジスタＴｒ７は、ノードＳＥＮに接続された第１端と、ノードＣＯＭに接続された第２端と、信号ＸＸＬが供給されるゲートと、を含む。キャパシタＣ１は、ノードＳＥＮに接続された第１端と、信号ＣＬＫが供給される第２端と、を含む。ノードＳＥＮは、図１２において説明されたセンスノードである。
【０１２５】
トランジスタＴｒ８は、接地された第１端と、トランジスタＴｒ９の第１端に接続された第２端と、ノードＳＥＮに接続されたゲートと、を含む。トランジスタＴｒ９は、バスＬＢＵＳに接続された第２端と、信号ＳＴＢが供給されるゲートと、を含む。
【０１２６】
トランジスタＴｒ１０は、バスＬＢＵＳに接続された第１端と、信号ＩＮＶが供給されるノードに接続された第２端と、信号ＳＴＩが供給されるゲートと、を含む。トランジスタＴｒ１１は、バスＬＢＵＳに接続された第１端と、ノードＬＡＴに接続された第２端と、信号ＳＴＬが供給されるゲートと、を含む。インバータＩＶ１は、ノードＬＡＴに接続された入力端と、信号ＩＮＶが供給されるノードに接続された出力端と、を含む。インバータＩＶ２は、信号ＩＮＶが供給されるノードに接続された入力端と、ノードＬＡＴに接続された出力端と、を含む。
【０１２７】
第１実施形態の第３変形例によれば、プレーンＰＢ０及びＰＢ１の各々には、個別にトランジスタＴｄｉｓ＿ｂｌが設けられる。トランジスタＴｄｉｓ＿ｂｌは、配線ＳＲＣ及びノードＣＯＭを介してビット線ＢＬに接続可能な第１端と、配線ＶＳＳ＿Ｐ０（又はＶＳＳ＿Ｐ１）を介してパッド３３＿ｖｓｓに接続された第２端と、を含む。これにより、非同期の読出し動作においてビット線ＢＬに供給された電圧を、配線ＶＳＳ＿Ｐ０（又はＶＳＳ＿Ｐ１）を介して放電することができる。このため、プレーンＰＢ０が読出し動作を実行中に、プレーンＰＢ１のビット線ＢＬの電圧が放電された場合においても、電圧生成回路２６＿０の出力電圧Ｖｏｕｔ０が、配線ＶＳＳ＿Ｐ１の電圧Ｖ＿ｄｉｓ１によって不連続に変動することを抑制することができる。また、プレーンＰＢ１が読出し動作を実行中にプレーンＰＢ０のビット線ＢＬの電圧が放電された場合においても、電圧生成回路２６＿１の出力電圧Ｖｏｕｔ１が、配線ＶＳＳ＿Ｐ０の電圧Ｖ＿ｄｉｓ０によって不連続に変動することを抑制することができる。したがって、非同期に動作するプレーン間のノイズを低減することができる。
【０１２８】
なお、ビット線ＢＬの放電動作は、読出し動作が終了した後に実行される。すなわち、ビット線ＢＬの放電動作は、対応するプレーンＰＢの周辺回路群ＰＥＲＩの動作が終了した後に実行される。このため、第１実施形態の第１変形例における図１０において示されたように、電圧生成回路２６＿０及び２６＿１がそれぞれ配線ＶＳＳ＿Ｐ０及びＶＳＳ＿Ｐ１に接続される場合においても、ビット線ＢＬの放電動作が実行されることによって、電圧生成回路２６＿０の実行中に配線ＶＳＳ＿Ｐ０の電位が変動することはない。したがって、プレーンＰＢ０におけるビット線ＢＬの放電動作が、電圧生成回路２６＿０の動作に干渉することを抑制することができる。
【０１２９】
２．第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。第１実施形態に係る半導体記憶装置では、非同期の動作の際に、配線を介してプレーン間を伝搬するノイズを抑制する場合について説明した。しかしながら、ノイズ電圧は、配線に限られず、基板を介しても伝搬し得る。第２実施形態に係る半導体記憶装置では、非同期動作の際に、基板を介してプレーン間を伝搬するノイズ電圧を抑制する場合について説明する。
【０１３０】
なお、第２実施形態では、第１実施形態の第１変形例において説明された構成、すなわち周辺回路群ＰＥＲＩに供給される電圧がプレーンＰＢ間で分離されている構成について説明する。以下では、第１実施形態の第１変形例と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態の第１変形例と異なる部分について主に説明する。
【０１３１】
２．１  基板のレイアウト構成について
まず、基板のレイアウト構成について説明する。
【０１３２】
図１４は、第２実施形態に係る半導体記憶装置が設けられる基板のレイアウト構成を説明するための模式図である。図１４は、基板のうち、第１実施形態において説明した図３における周辺回路群ＰＥＲＩ０及びＰＥＲＩ１が設けられる領域に対応する。具体的には、図１４（Ａ）では、周辺回路群ＰＥＲＩ０及びＰＥＲＩ１が設けられる基板の平面レイアウトの一例が示され、図１４（Ｂ）では、周辺回路群ＰＥＲＩ０及びＰＥＲＩ１が設けられる基板の断面構造の一例が示される。
【０１３３】
図１４（Ｂ）に示すように、Ｐ型半導体基板４１（以降の図では、Ｐ型半導体基板４１は、“Ｐｓｕｂ”と表記されている。）の上面上には、Ｐ型ウェル領域４２及びＮ型ウェル領域４３（以降の図では、Ｐ型ウェル領域４２及びＮ型ウェル領域４３はそれぞれ、“Ｐ−ｗｅｌｌ”及び“Ｎ−ｗｅｌｌ”と表記されている。）が形成される。Ｐ型ウェル領域４２は、例えば、Ｘ方向に沿ってＮ型ウェル領域４３を挟むように形成される。
【０１３４】
また、図１４（Ａ）に示すように、Ｐ型ウェル領域４２及びＮ型ウェル領域４３は、例えば、Ｘ方向及びＹ方向にそれぞれ延びる略矩形状に形成される。
【０１３５】
Ｎ型ウェル領域４３は、例えば、Ｘ方向に沿って幅Ｗを有し、周辺回路群ＰＥＲＩ０及びＰＥＲＩ１を跨いで形成される。すなわち、Ｎ型ウェル領域４３は、周辺回路群ＰＥＲＩ０内に形成されたＮ型ウェル上回路領域４３＿０と、周辺回路群ＰＥＲＩ１内に形成されたＮ型ウェル上回路領域４３＿１と、を含む。なお、幅Ｗは、予め定められた設計値で有り得る。
【０１３６】
Ｐ型ウェル領域４２は、例えば、Ｎ型ウェル領域４３を囲むように形成される。Ｐ型ウェル領域４２は、Ｎ型ウェル領域４３と同様に、周辺回路群ＰＥＲＩ０内に形成されたＰ型ウェル上回路領域４２＿０と、周辺回路群ＰＥＲＩ１内に形成されたＰ型ウェル上回路領域４２＿１と、を含む。Ｐ型ウェル上回路領域４２＿０と、Ｎ型ウェル上回路領域４３＿０と、の境界、及びＰ型ウェル上回路領域４２＿１と、Ｎ型ウェル上回路領域４３＿１と、の境界には、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）が形成され得る。
【０１３７】
また、Ｐ型ウェル上回路領域４２＿０及び４２＿１上には、例えば、Ｎ型ウェル上回路領域４３＿０と隣り合う領域おいてアナログ回路４２＿０ａが、Ｎ型ウェル上回路領域４３＿１と隣り合う領域おいてアナログ回路４２＿１ａが、それぞれ設けられる。具体的には、アナログ回路４２＿０ａ及び４２＿１ａはそれぞれ、Ｙ方向に沿って延びるＮ型ウェル上回路領域４３＿０及び４３＿１の中央付近の領域に隣り合って設けられる。より具体的には、例えば、アナログ回路４２＿０ａ及び４２＿１ａのＹ方向に沿う上下端は、Ｎ型ウェル領域４３のＹ方向に沿う上端から長さＬ１、下端から長さＬ２だけ離れて設けられる。長さＬ１及びＬ２は、例えば、それぞれ幅Ｗより長い。
【０１３８】
なお、アナログ回路４２＿０ａ及び４２＿１ａは、例えば、出力が“１”又は“０”で規定されるデジタル回路と比較して、外部からのノイズに対する耐性が低い回路の総称である。アナログ回路４２＿０ａ及び４２＿１ａの例としては、例えば、第１実施形態において説明された電圧生成回路２６＿０及び２６＿１が挙げられるが、これに限られず、任意のアナログ回路が該当し得る。
【０１３９】
以上のように構成されることにより、Ｐ型ウェル上回路領域４２＿０及び４２＿１は、Ｐ型半導体基板４１、Ｐ型ウェル領域４２、及びＮ型ウェル領域４３の各々を介して互いに接続可能な経路を有しつつ、形成される。
【０１４０】
２．２  基板の回路構成について
次に、基板の回路構成について説明する。
【０１４１】
図１５は、第２実施形態に係る半導体記憶装置が設けられる基板の回路構成を説明するための模式図である。図１５は、図１４において説明された、周辺回路群ＰＥＲＩ０内のアナログ回路４２＿０ａ、及び周辺回路群ＰＥＲＩ１内のアナログ回路４２＿１ａが有する導電経路の一例が模式的に示される。図１５の例では、配線（例えば、周辺回路群ＰＥＲＩ上に設けられるコンタクト（図示せず）を介して電圧を供給する機能を有する金属配線）を介する導電経路は、実線で示される。一方、配線以外の物理的な接続（例えば、周辺回路群ＰＥＲＩ間を電気的に接続するＰ型半導体基板４１やＰ型ウェル領域４２等）を介する導電経路は、破線で示される。
【０１４２】
図１５に示すように、アナログ回路４２＿０ａには、例えば、配線ＶＳＳ＿ｌｉｎｅ０を介してパッド３３＿ｖｓｓ０に接続されることによって電圧ＶＳＳが、配線ＶＣＣ＿ｌｉｎｅ０を介してパッド３３＿ｖｃｃ０に接続されることによって電圧ＶＣＣが、それぞれ供給される。アナログ回路４２＿１ａには、例えば、配線ＶＳＳ＿ｌｉｎｅ１を介してパッド３３＿ｖｓｓ１に接続されることによって電圧ＶＳＳが、配線ＶＣＣ＿ｌｉｎｅ１を介してパッド３３＿ｖｃｃ１に接続されることによって電圧ＶＣＣが、それぞれ供給される。なお、アナログ回路４２＿０ａ及び４２＿１ａへの電圧供給経路はそれぞれ、パッド３３＿ｖｃｃ０及び３３＿ｖｃｃ１等から電圧を直接供給する経路に限らない。例えば、アナログ回路４２＿０ａ及び４２＿１ａには、電圧ＶＣＣに基づいて電圧を生成する回路（図示せず）から電圧が供給されてもよい。
【０１４３】
また、アナログ回路４２＿０ａ及び４２＿１ａは、一方の回路が動作する際に出力される電圧に起因するノイズ電圧が他方の回路に入力され得る。具体的には、例えば、アナログ回路４２＿０ａ及び４２＿１ａには、Ｎ型ウェル領域４３直下のＰ型半導体基板４１を介して、当該Ｐ型半導体基板４１が有する寄生抵抗Ｒ＿ｐｓｕｂに応じたノイズ電圧が供給され得る。また、例えば、アナログ回路４２＿０ａ及び４２＿１ａには、Ｎ型ウェル領域４３を回り込むＰ型ウェル領域４２を介して、当該Ｐ型ウェル領域４２が有する寄生抵抗Ｒ＿ｐｗｅｌｌに応じたノイズ電圧が供給され得る。
【０１４４】
なお、幅Ｗが予め定められている場合、寄生抵抗Ｒ＿ｐｗｅｌｌは、長さＬ１及びＬ２が大きければ大きいほど、大きくすることができる。ここで、Ｐ型半導体基板４１の単位長さあたりの抵抗は、Ｐ型ウェル領域４２の単位長さあたりの抵抗よりもｋ倍（ｋは、１より大きい実数）程度の大きさを有することが知られている。このため、例えば、長さＬ１とＬ２との小さい方を長さＬとすると（Ｌ＝ｍｉｎ（Ｌ１、Ｌ２））、寄生抵抗Ｒ＿ｐｗｅｌｌを寄生抵抗Ｒ＿ｐｓｕｂと同程度のオーダに設定するためには、長さＬは、（（２Ｌ＋Ｗ）／Ｗ）≧ｋを満たす程度の長さを有することが好ましい。
【０１４５】
なお、Ｎ型ウェル領域４３は、例えば、電圧ＶＳＳより高い電圧にバイアスされ得、Ｐ型ウェル領域４２は、電圧ＶＳＳにバイアスされ得る。この場合、Ｎ型ウェル領域４３とＰ型ウェル領域４２との間のＰＮ接合面には、逆バイアス抵抗が生じる。当該逆バイアス抵抗は、寄生抵抗Ｒ＿ｐｓｕｂ及びＲ＿ｐｗｅｌｌに対して非常に大きい。このため、アナログ回路４２＿０ａ及び４２＿１ａに対してＮ型ウェル領域４３を介して供給されるノイズ電圧は、上記２つの経路を介して供給されるノイズ電圧よりも無視できる程度に小さい。
【０１４６】
２．３  本実施形態に係る効果
第２実施形態によれば、Ｐ型半導体基板４１上に、Ｐ型ウェル領域４２及びＮ型ウェル領域４３が設けられる。Ｎ型ウェル領域４３は、Ｐ型ウェル上回路領域４２＿０と、Ｐ型ウェル上回路領域４２＿１との間に設けられる。アナログ回路４２＿０ａ及び４２＿１ａにはそれぞれ、異なる配線ＶＳＳ＿ｌｉｎｅ０及びＶＳＳ＿ｌｉｎｅ１を介して電圧ＶＳＳが、配線ＶＣＣ＿ｌｉｎｅ０及びＶＣＣ＿ｌｉｎｅ１を介して電圧ＶＣＣが、外部から供給される。すなわち、アナログ回路４２＿０ａ及び４２＿１ａは、互いに同一の配線によって電圧を供給されることがないように構成される。このため、一方のアナログ回路４２＿０ａが動作することによって発生するノイズ電圧が、他方のアナログ回路４２＿１ａに配線を介して供給されることを抑制することができる。
【０１４７】
また、アナログ回路４２＿０ａ及び４２＿１ａの間には、Ｎ型ウェル領域４３が設けられることにより、ノイズ電圧を伝搬し得る基板上の経路は、Ｐ型半導体基板４１を介する経路Ａと、Ｎ型ウェル領域４３を回り込むＰ型ウェル領域４２上の経路Ｂと、に限られる。ここで、Ｐ型半導体基板４１の単位長さあたりの抵抗は、Ｐ型ウェル領域４２の単位長さあたりの抵抗よりもｋ倍程度大きい。このため、経路Ａは、経路Ａと同じ長さのＰ型ウェル領域を介する経路よりも、ノイズ電圧を１／ｋ倍程度に抑制することができる。また、経路Ｂは、伝搬経路長が幅Ｗよりも（（２Ｌ＋Ｗ）／Ｗ）倍程度長くなる。このため、長さＬを幅Ｗに対して適当な長さに設定することにより、経路Ｂを介するノイズ電圧を、経路Ａを介するノイズ電圧と同程度の大きさに抑制することができる。したがって、基板を介するノイズ電圧を抑制することができる。
【０１４８】
なお、基板を介するノイズ電圧を抑制する他の第１手段としては、例えば、Ｐ型ウェル上回路領域４２＿０及び４２＿１の各々の側面及び下面をＮ型ウェル領域で囲むことにより、Ｐ型半導体基板４１及び他のＰ型ウェル領域から分離する手段が考えられる。第２実施形態によれば、Ｐ型ウェル上回路領域４２＿０及び４２＿１は、Ｐ型半導体基板４１の上面上に形成すればよい。このため、Ｐ型ウェル上回路領域４２＿０及び４２＿１の各々と、Ｐ型半導体基板４１との間にＮ型ウェル領域を設ける工程が不要となり、上述の他の第１手段よりもプロセスコストを削減することができる。
【０１４９】
また、基板を介するノイズ電圧を抑制する他の第２手段としては、例えば、Ｐ型ウェル上回路領域４２＿０及び４２＿１の間にＮ型ウェル領域４３を設けることなく、Ｐ型ウェル上回路領域４２＿０及び４２＿１の間をノイズ電圧が無視できる程度に離す手段が考えられる。第２実施形態によれば、Ｎ型ウェル領域４３を設けることによって、Ｐ型半導体基板４１をノイズ電圧の伝搬経路とすることができる。このため、上述の他の第２手段よりもＰ型ウェル上回路領域４２＿０及び４２＿１間の距離を短くすることができ、ひいては、回路面積の増加を抑制することができる。
【０１５０】
また、Ｎ型ウェル領域４３には、Ｎ型ウェル上回路領域４３＿０及び４３＿１にそれぞれ周辺回路群ＰＥＲＩ０及びＰＥＲＩ１に対応する回路が設けられる。これにより、Ｎ型ウェル領域４３をノイズ電圧抑制のためのバリアとしてだけでなく、回路領域としても活用することができる。したがって、回路面積の増加を抑制することができる。
【０１５１】
２．４  第１変形例
なお、第２実施形態では、Ｐ型ウェル上回路領域４２＿０及び４２＿１の間に１つのＮ型ウェル領域４２が設けられる場合について説明したが、これに限られない。例えば、Ｐ型ウェル上回路領域４２＿０及び４２＿１の間には、複数のＮ型ウェル領域が設けられてもよい。以下では、第２実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第２実施形態と異なる部分について主に説明する。
【０１５２】
図１６は、第２実施形態の第１変形例に係る半導体記憶装置が設けられる基板のレイアウト構成を説明するための模式図である。図１６は、第２実施形態において説明した図１４に対応する。より具体的には、図１６（Ａ）では、周辺回路群ＰＥＲＩ０及びＰＥＲＩ１が設けられる基板の平面レイアウトの一例が示され、図１６（Ｂ）では、周辺回路群ＰＥＲＩ０及びＰＥＲＩ１が設けられる基板の断面構造の一例が示される。
【０１５３】
図１６（Ｂ）に示すように、Ｎ型ウェル上回路領域４３＿０及び４３＿１は、Ｘ方向に沿って互いに分離して形成される。すなわち、Ｎ型ウェル上回路領域４３＿０及び４３＿１の各々は、Ｘ方向に沿って幅Ｗ／２を有し、Ｐ型ウェル領域４２に挟まれるように形成される。
【０１５４】
また、図１６（Ａ）に示すように、Ｎ型ウェル上回路領域４３＿０及び４３＿１はそれぞれ、周辺回路群ＰＥＲＩ０及びＰＥＲＩ１内に形成される。すなわち、Ｎ型ウェル上回路領域４３＿０及び４３＿１はそれぞれ、周辺回路群ＰＥＲＩ０内に形成されたＰ型ウェル上回路領域４２＿０、及び周辺回路群ＰＥＲＩ１内に形成されたＰ型ウェル上回路領域４２＿１に囲まれる。
【０１５５】
なお、Ｐ型ウェル上回路領域４２＿０及び４２＿１のうち、Ｎ型ウェル上回路領域４３＿０及び４３＿１の間に形成される領域には、例えば、デジタル回路４２＿ｄが設けられてもよい。なお、当該領域に設けられる回路は、デジタル回路に限らず、自身がアナログ回路４２＿０ａ及び４２＿１ａへのノイズ源とならず、かつ他の周辺回路からのノイズ耐性が高い回路であれば、任意の回路を設けることができる。
【０１５６】
図１７は、第２実施形態の第１変形例に係る半導体記憶装置が設けられる基板の回路構成を説明するための模式図である。図１７は、第２実施形態において説明された図１５に対応する。
【０１５７】
図１７に示すように、Ｐ型半導体基板４１は、アナログ回路４２＿０ａとデジタル回路４２＿ｄとの間において寄生抵抗Ｒ＿ｐｓｕｂ０を有し、アナログ回路４２＿１ａとデジタル回路４２＿ｄとの間において寄生抵抗Ｒ＿ｐｓｕｂ１を有する。これにより、アナログ回路４２＿０ａ及び４２＿１ａには、Ｎ型ウェル領域４３直下のＰ型半導体基板４１を介して、寄生抵抗（Ｒ＿ｐｓｕｂ０＋Ｒ＿ｐｓｕｂ１）に応じたノイズ電圧が供給され得る。Ｎ型ウェル上回路領域４３＿０及び４３＿１の各々の大きさが、第２実施形態におけるＮ型ウェル領域４３の半分程度の場合、寄生抵抗（Ｒ＿ｐｓｕｂ０＋Ｒ＿ｐｓｕｂ１）は、寄生抵抗Ｒ＿ｐｓｕｂの同程度の大きさに設定することができる。
【０１５８】
また、例えば、Ｐ型ウェル領域４２は、アナログ回路４２＿０ａとアナログ回路４２＿１ａとの間において寄生抵抗Ｒ＿ｐｗｅｌｌ’を有する。これにより、アナログ回路４２＿０ａ及び４２＿１ａには、Ｎ型ウェル領域４３を回り込むＰ型ウェル領域４２を介して、寄生抵抗Ｒ＿ｐｗｅｌｌ’に応じたノイズ電圧が供給され得る。この場合、Ｐ型ウェル領域４２を介する経路の長さは、第２実施形態の場合と同程度となる。このため、寄生抵抗Ｒ＿ｐｗｅｌｌ’は、寄生抵抗Ｒ＿ｐｗｅｌｌと同程度の値に設定することができる。
【０１５９】
以上のように構成することにより、アナログ回路４２＿０ａ及び４２＿１ａ間の基板を介したノイズ電圧の影響を、第２実施形態と同程度に抑制することができる。
【０１６０】
なお、Ｎ型ウェル上回路領域４３＿０及び４３＿１に挟まれたＰ型ウェル領域上は、アナログ回路４２＿０ａ及び４２＿１ａの双方からノイズ電圧の影響を受け得る。しかしながら、デジタル回路４２＿ｄのように、ノイズ電圧に対する耐性が高い回路であれば、Ｎ型ウェル上回路領域４３＿０及び４３＿１に挟まれたＰ型ウェル領域上においても問題なく動作させることができる。また、デジタル回路４２＿ｄに起因するノイズ電圧がアナログ回路４２＿０ａ及び４２＿１ａに回り込む影響はそれぞれ、Ｎ型ウェル上回路領域４３＿０及び４３＿１によって抑制される。したがって、Ｎ型ウェル上領域回路領域４３＿０及び４３＿１の間の領域についても無駄なく回路を配置することができ、ひいては、回路面積の増加を抑制することができる。
【０１６１】
なお、図１６及び図１７では、Ｐ型ウェル領域４２＿０及び４２＿１の間に２つのＮ型ウェル領域４３が設けられる例について説明したが、これに限られない。例えば、Ｐ型ウェル領域４２＿０及び４２＿１の間には、２個に限らずｎ個（ｎは、２以上の整数）のＮ型ウェル領域４３を設けることが可能である。
【０１６２】
この場合、ｎ個のＮ型ウェル領域４３の幅の合計を幅Ｗとみなすと、Ｎ型ウェル領域４３の個数に依らず、上述の関係式（（２Ｌ＋Ｗ／ｎ＊ｎ）／Ｗ／ｎ＊ｎ）＝（（２Ｌ＋Ｗ）／Ｗ）≧ｋを成立させる設計が可能である。すなわち、アナログ回路４２＿０ａ及び４２＿１ａ間を結ぶ方向に沿って設けられたｎ個のＮ型ウェル領域４３の各々の幅は、上式を満たすように設計される。これにより、Ｎ型ウェル領域４３は、Ｐ型半導体基板４１を伝搬する経路、及びＮ型ウェル領域４３を迂回してＰ型ウェル領域４２上を伝搬する経路のいずれにおいても、アナログ回路４２＿０ａ及び４２＿１ａ間のノイズ電圧を無視できる程度に抑制することができる。また、Ｎ型ウェル領域４３を設けることなくアナログ回路４２＿０ａ及び４２＿１ａ間を離して設ける場合よりも、アナログ回路４２＿０ａ及び４２＿１ａ間の距離を短くすることができる。
【０１６３】
２．５  第２変形例
第２実施形態及び第２実施形態の第１変形例では、互いに異なる配線によって電圧が供給される２つのＰ型ウェル上回路領域４２＿０及び４２＿１がＸ方向に沿って設けられる場合について説明したが、これに限られない。例えば、２つのＰ型ウェル上回路領域４２＿０及び４２＿１のうちの一方は、他方を囲むように設けられてもよい。
【０１６４】
図１８は、第２実施形態の第２変形例に係る半導体記憶装置が設けられる基板のレイアウト構成を説明するための模式図である。図１８は、第２実施形態において説明した図１４（Ａ）に対応する。
【０１６５】
図１８に示すように、Ｐ型ウェル上回路領域４２＿０及び４２＿１は、Ｎ型ウェル領域４３によって互いに分離して形成される。すなわち、Ｎ型ウェル領域４３は、Ｐ型ウェル上回路領域４２＿０を囲み、Ｐ型ウェル上回路領域４２＿１は、Ｎ型ウェル領域４３を囲む。
【０１６６】
以上のように構成されることにより、アナログ回路４２＿０ａ及び４２＿１ａ間のノイズ電圧の伝搬経路を、Ｐ型半導体基板４１を介する経路のみにすることができる。したがって、基板を介するノイズ電圧を抑制することができる。
【０１６７】
３．  第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。第１実施形態に係る半導体記憶装置では、非同期動作の際に、異なるプレーンＰＢに対応する各種配線の放電に伴うノイズ電圧を抑制する場合について説明した。しかしながら、ノイズ電圧は、２つの周辺回路群ＰＥＲＩ間に共通して接続される配線を介して、周辺回路群ＰＥＲＩの一方から他方に伝搬し得る。第３実施形態に係る半導体記憶装置では、周辺回路群ＰＥＲＩ内の複数の回路に共通の電圧を供給し得る配線を介して伝搬するノイズ電圧を抑制する場合について説明する。
【０１６８】
３．１  電源保護回路を介する電圧供給経路の構成について
図１９は、第３実施形態に係る半導体記憶装置の周辺回路に対する、電源保護回路を介する電圧供給経路の構成を説明するための回路図である。図１９では、一例として、周辺回路群ＰＥＲＩのうちの電圧生成回路２６に対する電圧供給経路が模式的に示される。より具体的には、周辺回路群ＰＥＲＩ０内の電圧生成回路２６＿０Ａ及び２６＿０Ｂと、周辺回路群ＰＥＲＩ１内の電圧生成回路２６＿１Ａ及び２６＿１Ｂと、に対する電圧ＶＰＰの供給経路が模式的に示される。
【０１６９】
図１９に示すように、電源保護回路３０は、例えば、一次保護回路３０１及び二次保護回路３０２を含む。一次保護回路３０１は、短絡トランジスタＳＴｒ２を含む。二次保護回路３０２は、短絡トランジスタＳＴｒ０及びＳＴｒ１、並びに保護抵抗Ｒｓ０及びＲｓ１を含む。
【０１７０】
パッド３３＿ｖｐｐは、ノードＮ２に接続され、電圧生成回路２６＿０Ａ、２６＿０Ｂ、２６＿１Ａ、及び２６＿１Ｂに対して電圧ＶＰＰを供給する。
【０１７１】
短絡トランジスタＳＴｒ２は、ノードＮ２に接続された第１端と、接地された第２端及びゲートと、を含む。短絡トランジスタＳＴｒ２は、ノードＮ２の電位がサージ等によって大きく変動した場合に、短絡電流を流すことによって当該サージの影響から周辺回路群ＰＥＲＩ０及びＰＥＲＩ１を保護する機能を有する。
【０１７２】
短絡トランジスタＳＴｒ０は、ノードＮ３に接続された第１端と、接地された第２端及びゲートと、を含む。短絡トランジスタＳＴｒ０は、ノードＮ３の電位がサージ等によって大きく変動した場合に、短絡電流を流すことによって当該サージの影響から周辺回路群ＰＥＲＩ０内の電圧生成回路２６＿０Ａ及び２６＿０Ｂを保護する機能を有する。保護抵抗Ｒｓ０は、ノードＮ２に接続された第１端と、ノードＮ３に接続された第２端と、を含む。保護抵抗Ｒｓ０は、短絡トランジスタＳＴｒ０に流れる短絡電流が過度に大きくなることを抑制する機能を有する。
【０１７３】
短絡トランジスタＳＴｒ１は、ノードＮ４に接続された第１端と、接地された第２端及びゲートと、を含む。短絡トランジスタＳＴｒ１は、ノードＮ４の電位がサージ等によって大きく変動した場合に、短絡電流を流すことによって当該サージの影響から周辺回路群ＰＥＲＩ１内の電圧生成回路２６＿１Ａ及び２６＿１Ｂを保護する機能を有する。保護抵抗Ｒｓ１は、ノードＮ２に接続された第１端と、ノードＮ４に接続された第２端と、を含む。保護抵抗Ｒｓ１は、短絡トランジスタＳＴｒ１に流れる短絡電流が過度に大きくなることを抑制する機能を有する。保護抵抗Ｒｓ１の抵抗値は、例えば、保護抵抗Ｒｓ０の抵抗値と等しい値となるように設計されるが、製造上のばらつきやレイアウトの非対称性等の要因により、保護抵抗Ｒｓ０とのアンバランスが生じる。
【０１７４】
以上のように構成することにより、二次保護回路３０２内の短絡トランジスタＳＴｒ０及び保護抵抗Ｒｓ０の組は周辺回路群ＰＥＲＩ０に対して、短絡トランジスタＳＴｒ１及び保護抵抗Ｒｓ１の組は周辺回路群ＰＥＲＩ１に対して、それぞれ１対１で対応付けられる。すなわち、短絡トランジスタＳＴｒ０、保護抵抗Ｒｓ０、及び周辺回路群ＰＥＲＩ０と、短絡トランジスタＳＴｒ１、保護回路Ｒｓ１、及び周辺回路群ＰＥＲＩ１とは、ノードＮ２に対して並列に接続される。これにより、周辺回路群ＰＥＲＩ０及びＰＥＲＩ１は、ノードＮ２を介して接続されるが、その経路間には、保護抵抗Ｒｓ０及びＲｓ１が含まれる。このため、周辺回路群ＰＥＲＩ同士を接続する経路間に保護抵抗Ｒｓ０及びＲｓ１が含まれない場合よりも、周辺回路群ＰＥＲＩの一方から他方へノイズが伝搬することを抑制することができる。
【０１７５】
３．２  通常時における電圧供給動作について
次に、第３実施形態に係る半導体記憶装置における周辺回路に正常に電圧が供給される際の動作（以下、「通常動作」とも言う。）について説明する。図２０は、第３実施形態に係る半導体記憶装置における通常動作を説明するための模式図である。図２０の例では、短絡トランジスタＳＴｒ０〜ＳＴｒ２による電源保護機能が動作することなく、周辺回路群ＰＥＲＩ０及びＰＥＲＩ１に電圧ＶＰＰが安定的に供給される場合が一例として示される。
【０１７６】
図２０に示すように、ノードＮ２には、周辺回路群ＰＥＲＩ０及びＰＥＲＩ１に電圧ＶＰＰを供給し得る電流Ｉｃが流れる。そして、ノードＮ３及びＮ４にはそれぞれ、各々の負荷に応じた電流Ｉｃ０及びＩｃ１が流れる。この場合、保護抵抗Ｒｓ０及びＲｓ１における電圧降下量はそれぞれ、保護抵抗Ｒｓ０及びＲｓ１に電流Ｉｃ（＝Ｉｃ０＋Ｉｃ１）が流れる場合の電圧降下量よりも小さくなる。このため、周辺回路群ＰＥＲＩ０及びＰＥＲＩ１に対して１つの保護抵抗及び短絡トランジスタの組が割当てられる構成に比べて、保護抵抗による電圧降下量の増加を抑制することができ、ひいては、パッド３３＿ｖｐｐから供給される電圧を効率的に利用できる。
【０１７７】
３．３  サージ発生時における電源保護動作について
図２１は、第３実施形態に係る半導体記憶装置における電源保護回路による電源保護動作を説明するための模式図である。図２１の例では、上述した製造状のばらつき等の要因により、パッド３３＿ｖｐｐから見た際に、並列化された経路の負荷抵抗にアンバランスが生じている場合を想定する。すなわち、図２１では、周辺回路群ＰＥＲＩ０及び保護抵抗Ｒｓ０を含む負荷抵抗よりも、周辺回路群ＰＥＲＩ１及び保護抵抗Ｒｓ１を含む負荷抵抗の方が小さい場合における電源保護動作が示される。なお、図２１では、説明の便宜上、サージの一例として、パッド３３＿ｖｐｐに負電圧が印加された場合における電流の流れが示されている。
【０１７８】
図２１に示すように、パッド３３＿ｖｐｐから供給される電圧にサージが発生した場合、短絡トランジスタＳＴｒ２がオン状態となり、短絡トランジスタＳＴｒ２を介してノードＮ２に電流Ｉｓ２が流れる。
【０１７９】
また、上述の通り、図２１の例では、周辺回路群ＰＥＲＩ１の方が周辺回路群ＰＥＲＩ０よりも負荷抵抗が小さい。これにより、ノードＮ２から保護抵抗Ｒｓ０を経由する経路と、ノードＮ２から保護抵抗Ｒｓ１を経由する経路とでは、負荷抵抗にアンバランスが生じる。このため、サージの様な急峻な電圧変化が発生した際には、負荷抵抗が小さい方の経路（すなわち、図２１の例では、ノードＮ４を経由する経路）のみに選択的に電流が流れる。したがって、短絡トランジスタＳＴｒ１がオン状態となり、短絡トランジスタＳＴｒ１を介してノードＮ４に電流Ｉｓ１が流れる。一方、短絡トランジスタＳＴｒ０はオフ状態のままであり、ノードＮ３には電流が流れない。結果的に、パッド３３＿ｖｐｐには、短絡トランジスタＳＴｒ１を流れる電流Ｉｓ１と短絡トランジスタＳＴｒ２を流れる電流Ｉｓ２の合計（Ｉｓ１＋Ｉｓ２）が流れることにより、周辺回路群ＰＥＲＩ０及びＰＥＲＩ１が保護される。
【０１８０】
以上のように動作することにより、サージ発生時において電源保護のための電流が流れる保護抵抗は、保護抵抗Ｒｓ１のみとすることができる。したがって、保護抵抗Ｒｓ０及びＲｓ１のいずれにも電流が流れる場合よりも、サージ時における実効的な保護抵抗の抵抗値を通常動作時と比べて大きくすることができ、ひいては、サージ発生時に流れる電流の増加を抑制することができる。なお、パッド３３＿ｖｐｐに正電圧が印加されることによってサージが発生した場合においても、電流方向が逆転することにより、上述の例と同様にサージ発生時に流れる電流の増加を抑制することができる。
【０１８１】
３．４  本実施形態に係る効果
第３実施形態によれば、１つのパッド３３＿ｖｐｐに対して、２つの保護回路（保護抵抗Ｒｓ０及び短絡トランジスタＳＴｒ０の組と、保護抵抗Ｒｓ１及び短絡トランジスタＳＴｒ１の組）が並列に接続される。これにより、通常時には、１つのパッドに１つの保護回路が接続される場合よりも、保護抵抗の抵抗値を小さくすることができる。
【０１８２】
また、周辺回路群ＰＥＲＩ０及び保護抵抗Ｒｓ０の負荷抵抗と、周辺回路群ＰＥＲＩ１及び保護抵抗Ｒｓ１の負荷抵抗とには、製造上のばらつき等の要因によりアンバランスが生じる。これにより、サージ発生時には、ノードＮ２に接続される２つの経路（保護抵抗Ｒｓ０を介する経路と、保護抵抗Ｒｓ１を介する経路）のうち、負荷抵抗のより小さい経路のみに電流が流れる。このため、サージ発生時に流れる電流量の増加を抑制することができる。
【０１８３】
また、周辺回路群ＰＥＲＩ０及びＰＥＲＩ１は、保護抵抗Ｒｓ０及びＲｓ１を介して互いに接続される。このため、周辺回路群ＰＥＲＩ０及びＰＥＲＩ１が非同期に動作することによって一方から他方へノイズ電圧が伝搬する際にも、保護抵抗Ｒｓ０及びＲｓ１によって当該ノイズ電圧の影響を緩和することができる。したがって、非同期に動作するプレーン間のノイズを低減することができる。
【０１８４】
３．５  第１変形例
なお、第３実施形態では、非同期に動作する周辺回路群ＰＥＲＩ０及びＰＥＲＩ１間で保護回路を並列化する場合について説明したが、これに限られない。例えば、保護回路は、同一の周辺回路群ＰＥＲＩ内に設けられる回路間で並列化されてもよい。
【０１８５】
図２２は、第３実施形態の第１変形例に係る半導体記憶装置の周辺回路に対する、電源保護回路を介する電圧供給経路の構成を説明するための回路図である。
【０１８６】
図２２に示すように、二次保護回路３０２は、保護抵抗Ｒｓ０Ａ、Ｒｓ０Ｂ、Ｒｓ１Ａ、及びＲｓ１Ｂ、並びに短絡トランジスタＳＴｒ０Ａ、ＳＴｒ０Ｂ、ＳＴｒ１Ａ、及びＳＴｒ１Ｂを含む。
【０１８７】
短絡トランジスタＳＴｒ０Ａは、ノードＮ３Ａに接続された第１端と、接地された第２端及びゲートと、を含む。短絡トランジスタＳＴｒ０Ａは、ノードＮ３Ａの電位がサージ等によって大きく変動した場合に、短絡電流を流すことによって当該サージの影響から周辺回路群ＰＥＲＩ０内の電圧生成回路２６＿０Ａを保護する機能を有する。保護抵抗Ｒｓ０Ａは、ノードＮ２に接続された第１端と、ノードＮ３Ａに接続された第２端と、を含む。保護抵抗Ｒｓ０Ａは、短絡トランジスタＳＴｒ０Ａに流れる短絡電流が過度に大きくなることを抑制する機能を有する。
【０１８８】
短絡トランジスタＳＴｒ０Ｂは、ノードＮ３Ｂに接続された第１端と、接地された第２端及びゲートと、を含む。短絡トランジスタＳＴｒ０Ｂは、ノードＮ３Ｂの電位がサージ等によって大きく変動した場合に、短絡電流を流すことによって当該サージの影響から周辺回路群ＰＥＲＩ０内の電圧生成回路２６＿０Ｂを保護する機能を有する。保護抵抗Ｒｓ０Ｂは、ノードＮ２に接続された第１端と、ノードＮ３Ｂに接続された第２端と、を含む。保護抵抗Ｒｓ０Ｂは、短絡トランジスタＳＴｒ０Ｂに流れる短絡電流が過度に大きくなることを抑制する機能を有する。
【０１８９】
短絡トランジスタＳＴｒ１Ａは、ノードＮ４Ａに接続された第１端と、接地された第２端及びゲートと、を含む。短絡トランジスタＳＴｒ１Ａは、ノードＮ４Ａの電位がサージ等によって大きく変動した場合に、短絡電流を流すことによって当該サージの影響から周辺回路群ＰＥＲＩ１内の電圧生成回路２６＿１Ａを保護する機能を有する。保護抵抗Ｒｓ１Ａは、ノードＮ２に接続された第１端と、ノードＮ４Ａに接続された第２端と、を含む。保護抵抗Ｒｓ１Ａは、短絡トランジスタＳＴｒ１Ａに流れる短絡電流が過度に大きくなることを抑制する機能を有する。
【０１９０】
短絡トランジスタＳＴｒ１Ｂは、ノードＮ４Ｂに接続された第１端と、接地された第２端及びゲートと、を含む。短絡トランジスタＳＴｒ１Ｂは、ノードＮ４Ｂの電位がサージ等によって大きく変動した場合に、短絡電流を流すことによって当該サージの影響から周辺回路群ＰＥＲＩ１内の電圧生成回路２６＿１Ｂを保護する機能を有する。保護抵抗Ｒｓ１Ｂは、ノードＮ２に接続された第１端と、ノードＮ４Ｂに接続された第２端と、を含む。保護抵抗Ｒｓ１Ｂは、短絡トランジスタＳＴｒ１Ｂに流れる短絡電流が過度に大きくなることを抑制する機能を有する。
【０１９１】
以上のように構成することにより、二次保護回路３０２内の短絡トランジスタＳＴｒ０Ａ及び保護抵抗Ｒｓ０Ａの組、及び短絡トランジスタＳＴｒ０Ｂ及び保護抵抗Ｒｓ０Ｂの組はそれぞれ、周辺回路群ＰＥＲＩ０内の電圧生成回路２６＿０Ａ、及び２６＿０Ｂに対して１対１で対応付けられる。また、短絡トランジスタＳＴｒ１Ａ及び保護抵抗Ｒｓ１Ａの組、及び短絡トランジスタＳＴｒ１Ｂ及び保護抵抗Ｒｓ１Ｂの組はそれぞれ、周辺回路群ＰＥＲＩ１内の電圧生成回路２６＿１Ａ、及び２６＿１Ｂに対して１対１で対応付けられる。
【０１９２】
すなわち、ノードＮ３Ａ、Ｎ３Ｂ、Ｎ４Ａ、及びＮ４Ｂは、ノードＮ２に対して並列に接続される。これにより、異なる周辺回路群ＰＥＲＩ０及びＰＥＲＩ１間のみならず、同一の周辺回路群ＰＥＲＩ内の異なる回路間においても、非同期に動作する回路間のノイズを低減することができる。また、通常時における保護抵抗の抵抗値を、１つのパッドに１つの保護回路が接続される場合よりも小さくすることができると共に、サージ発生時に流れる電流量の増加を抑制することができる。
【０１９３】
４．その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１９４】
１…メモリシステム、１０…コントローラ、１１…プロセッサ、１２…内蔵メモリ、１３…ＥＣＣ回路、１４…ＮＡＮＤインタフェース回路、１５…バッファメモリ、１６…ホストインタフェース回路、２０…半導体記憶装置、２１＿０、２１＿１…メモリセルアレイ、２２…入出力回路、２３…ロジック制御回路、２４…レジスタ、２５…シーケンサ、２６＿０、２６＿０Ａ、２６＿０Ｂ、２６＿１、２６＿１Ａ、２６＿１Ｂ…電圧生成回路、２７＿０、２７＿１…ドライバセット、２８＿０、２８＿１…ロウデコーダ、２９＿０、２９＿１…センスアンプモジュール、３０…電源保護回路、３１…入出力用パッド群、３２…ロジック制御用パッド群、３３…電源用パッド群、３３＿ｖｓｓ、３３＿ｖｓｓ０、３３＿ｖｓｓ１、３３＿ｖｓｓ２、３３＿ｖｃｃ、３３＿ｖｃｃ０、３３＿ｖｃｃ１、３３＿ｖｐｐ…パッド、４１…Ｐ型半導体基板、４２…Ｐ型ウェル領域、４２＿０、４２＿１…Ｐ型ウェル上回路領域、４２＿０ａ、４２＿１ａ…アナログ回路、４２＿ｄ…デジタル回路、４３…Ｎ型ウェル領域、４３＿０、４３＿１…Ｎ型ウェル上回路領域、２７１＿０、２７１＿１…ソース線ドライバ、２８１Ａ、２８１Ｂ…転送スイッチ群、２８２Ａ、２８２Ｂ…ブロックデコーダ、３０１…一次保護回路、３０２…二次保護回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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