(57)【要約】【課題】電極層の位置精度が高い半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、再配線層と、前記再配線層の第１面上に設けられた複数のバンプと、前記再配線層の第２面上に積層された複数のチップと、前記第２面上に設けられ、前記複数のチップを覆う樹脂部材と、を備える。前記再配線層は、絶縁層と、前記絶縁層内に設けられた配線と、前記絶縁層内に設けられ、前記配線に接続された第１ビアと、前記絶縁層内に設けられ、前記第１ビアの材料とは異なる金属材料によって形成され、前記第１面において露出し、前記第１ビア及び前記バンプに接続された電極層と、前記絶縁層内に設けられ、前記配線及び前記複数のチップに接続された第２ビアと、を有する。前記電極層と前記第２面との距離は、前記第１面と前記第２面との距離よりも短い。【選択図】図１
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【特許請求の範囲】
【請求項１】
再配線層と、
前記再配線層の第１面上に設けられた複数のバンプと、
前記再配線層の第２面上に積層された複数のチップと、
前記第２面上に設けられ、前記複数のチップを覆う樹脂部材と、
を備え、
前記再配線層は、
絶縁層と、
前記絶縁層内に設けられた配線と、
前記絶縁層内に設けられ、前記配線に接続された第１ビアと、
前記絶縁層内に設けられ、前記第１ビアの材料とは異なる金属材料によって形成され、前記第１面において露出し、前記第１ビア及び前記バンプに接続された電極層と、
前記絶縁層内に設けられ、前記配線及び前記複数のチップに接続された第２ビアと、
を有し、
前記電極層と前記第２面との距離は、前記第１面と前記第２面との距離よりも短い半導体装置。
【請求項２】
前記電極層の前記バンプ側の表面は、前記第１面と同一面を構成するか、前記第１面に対して凹んでいる請求項１記載の半導体装置。
【請求項３】
前記電極層は貴金属を含む請求項１または２に記載の半導体装置。
【請求項４】
前記第１面上に設けられ、前記配線に接続された制御用チップをさらに備えた請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
支持基板上に、絶縁層、前記絶縁層内に設けられ、前記絶縁層の下面に露出した複数の第１ビア、前記絶縁層内に設けられ、前記複数の第１ビアに接続された複数の配線、前記配線に接続され、前記絶縁層の上面において露出した複数の第２ビアを形成する工程と、
前記絶縁層上に複数のチップを積層すると共に、前記複数のチップを前記第２ビアに接続する工程と、
前記絶縁層上に、前記複数のチップを覆う樹脂部材を形成する工程と、
前記支持基板を除去する工程と、
前記第１ビアの露出面をエッチングすることにより、前記絶縁層の下面に凹部を形成する工程と、
前記凹部内に、前記第１ビアの材料とは異なる金属材料からなる電極層を形成する工程と、
前記電極層にバンプを接合する工程と、
を備えた半導体装置の製造方法。
【請求項６】
前記電極層を形成する工程は、前記第１ビアの露出面に前記金属材料を無電解めっきする工程を有する請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、プリント基板上にメモリチップを複数枚積層し、樹脂でモールドした半導体装置が製造されている。プリント基板の下面にはバンプが接合されており、このバンプを介して、半導体装置が電子機器等に実装される。一方、近年、半導体装置の低背化が要求されているため、プリント基板の替わりに再配線層を用いる技術が提案されている。再配線層は支持基板上に半導体プロセスによって形成され、再配線層上にチップが積層された後、支持基板が除去される。再配線層の下面上には電極層が設けられ、この電極層にバンプが接合される。しかしながら、支持基板が除去された後の再配線層には反りが生じやすく、電極層を精度よく形成することが困難である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１８０５２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、電極層の位置精度が高い半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、再配線層と、前記再配線層の第１面上に設けられた複数のバンプと、前記再配線層の第２面上に積層された複数のチップと、前記第２面上に設けられ、前記複数のチップを覆う樹脂部材と、を備える。前記再配線層は、絶縁層と、前記絶縁層内に設けられた配線と、前記絶縁層内に設けられ、前記配線に接続された第１ビアと、前記絶縁層内に設けられ、前記第１ビアの材料とは異なる金属材料によって形成され、前記第１面において露出し、前記第１ビア及び前記バンプに接続された電極層と、前記絶縁層内に設けられ、前記配線及び前記複数のチップに接続された第２ビアと、を有する。前記電極層と前記第２面との距離は、前記第１面と前記第２面との距離よりも短い。
【０００６】
実施形態に係る半導体装置の製造方法は、支持基板上に、絶縁層、前記絶縁層内に設けられ、前記絶縁層の下面に露出した複数の第１ビア、前記絶縁層内に設けられ、前記複数の第１ビアに接続された複数の配線、前記配線に接続され、前記絶縁層の上面において露出した複数の第２ビアを形成する工程と、前記絶縁層上に複数のチップを積層すると共に、前記複数のチップを前記第２ビアに接続する工程と、前記絶縁層上に、前記複数のチップを覆う樹脂部材を形成する工程と、前記支持基板を除去する工程と、前記第１ビアの露出面をエッチングすることにより、前記絶縁層の下面に凹部を形成する工程と、前記凹部内に、前記第１ビアの材料とは異なる金属材料からなる電極層を形成する工程と、前記電極層にバンプを接合する工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る半導体装置を示す断面図である。
【図２】実施形態に係る半導体装置の再配線層の一部を示す一部拡大断面図である。
【図３】（ａ）〜（ｄ）は、実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】実施形態に係る半導体装置の製造方法を示す一部拡大断面図である。
【発明を実施するための形態】
【０００８】
以下、実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す断面図である。
図２は、本実施形態に係る半導体装置の再配線層の一部を示す一部拡大断面図である。
【０００９】
図１に示すように、本実施形態に係る半導体装置１においては、再配線層１０が設けられている。再配線層１０においては、母材として、例えば有機材料からなる絶縁層１１が設けられている。また、再配線層１０においては、絶縁層１１内に、複数の配線１２、複数のビア１３、複数のビア１４及び複数の電極層１５が設けられている。
【００１０】
配線１２は、例えば金属材料からなり、絶縁層１１内に埋め込まれている。ビア１３は、例えば銅（Ｃｕ）等の金属材料からなり、絶縁層１１内に配置されており、配線１２に接続されている。以下、本明細書においては、配線１２からビア１３に向かう方向を「下」といい、その反対方向を「上」という。すなわち、ビア１３は配線１２よりも下方に配置されている。ビア１４は、金属材料、例えば貴金属、例えば、ニッケル（Ｎｉ）層、パラジウム（Ｐｄ）層及び金（Ａｕ）層の積層体からなり、絶縁層１１内において、配線１２よりも上方に配置されており、配線１２に接続されている。ビア１４は、再配線層１０の上面１０ａにおいて露出している。
【００１１】
電極層１５は、絶縁層１１内において、ビア１３の下面上に配置されており、ビア１３に接続されている。電極層１５は、再配線層１０の下面１０ｂにおいて露出している。電極層１５は、ビア１３の材料とは異なる金属材料からなり、例えば貴金属を含む。電極層１５の厚さは、例えば、数μｍ（ミクロン）である。
【００１２】
また、半導体装置１においては、再配線層１０上に複数の半導体チップ２０が設けられており、上下方向に沿って積層されている。半導体チップ２０は、例えば、３次元ＮＡＮＤ型のメモリチップである。再配線層１０のビア１４と最下段の半導体チップ２０とは、マイクロバンプ２１により接合されている。また、隣り合う半導体チップ２０同士は、マイクロバンプ２２により接合されている。なお、本明細書において「接合されている」とは、機械的に連結されていると共に電気的に接続されている状態をいう。再配線層１０の上面１０ａ上には、樹脂部材２４が設けられている。樹脂部材２４は樹脂材料からなり、積層された半導体チップ２０、マイクロバンプ２１及び２２を覆っている。
【００１３】
半導体装置１において、再配線層１０の下面１０ｂ上には、バンプ２６が設けられている。バンプ２６は例えば半田からなり、その直径はマイクロバンプ２１及び２２の直径よりも大きく、例えば数百μｍである。バンプ２６は電極層１５の下面１５ａ（図２参照）に接合されている。
【００１４】
また、再配線層１０の下面１０ｂ上には、制御用チップ２７が搭載されている。制御用チップ２７は、マイクロバンプ２８を介して、再配線層１０の電極層１５に接合されている。すなわち、複数の電極層１５のうちの一部はバンプ２６に接合されており、他の一部はマイクロバンプ２８に接合されている。また、再配線層１０と制御用チップ２７との間には、マイクロバンプ２８を覆う樹脂部材２９が設けられている。
【００１５】
半導体装置１においては、各半導体チップ２０の電極（図示せず）が、マイクロバンプ２２及び２１、ビア１４、配線１２、ビア１３、電極層１５及びバンプ２６を介して、外部に接続される。そして、制御用チップ２７は、例えば、複数の半導体チップ２０と外部との間の信号のやりとりを制御するインターフェイスとして機能すると共に、これらの半導体チップ２０の動作を制御するコントローラーとして機能する。
【００１６】
図２に示すように、配線１２においては、例えば銅からなる本体部１２ａが設けられており、本体部１２ａの下面上に銅層１２ｂ及びチタン層１２ｃが設けられている。一方、電極層１５及びビア１３からなる積層体の形状は、逆四角錐台形状である。すなわち、電極層１５に近いほど、幅が狭くなっている。電極層１５においては、ビア１３側から順に、ニッケル層１５ｂ及び金属間化合物層１５ｃが積層されている。ニッケル層１５ｂはビア１３に接し、金属間化合物層１５ｃはバンプ２６に接している。金属間化合物層１５ｃは、例えば、銅、錫（Ｓｎ）及びニッケル（Ｎｉ）を主成分とする金属間化合物からなり、パラジウム（Ｐｄ）及び金（Ａｕ）等の貴金属を含んでいてもよい。
【００１７】
電極層１５と再配線層１０の上面１０ａとの距離Ｌ１は、再配線層１０の厚さ、すなわち、再配線層１０の下面１０ｂと上面１０ａとの距離Ｌ２よりも短い。すなわち、Ｌ１＜Ｌ２である。また、電極層１５の下面１５ａ、すなわち、バンプ２６側の表面は、再配線層１０の下面１０ｂに対して凹んでいる。なお、電極層１５の下面１５ａは、再配線層１０の下面１０ｂと同一面を構成していてもよい。換言すれば、電極層１５の下面１５ａと再配線層１０の上面１０ａとの距離Ｌ３は、上述の距離Ｌ２以下である。すなわち、Ｌ３≦Ｌ２である。
【００１８】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図３（ａ）〜（ｄ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。
図８は、本実施形態に係る半導体装置の製造方法を示す一部拡大断面図である。
【００１９】
先ず、図３（ａ）に示すように、支持基板１００を用意する。支持基板１００は、例えば、シリコンウェーハ又はガラス基板である。次に、支持基板１００の上面上に剥離層１０１を形成する。剥離層１０１は、例えば、特定の薬液に溶解可能な有機材料、光照射によって分解反応を生じる有機材料、又は、一定以上の応力印加で剥離を生じる有機材料若しくは無機材料からなる。次に、剥離層１０１上にチタン（Ｔｉ）層１０２を形成し、その上に銅層１０３を形成する。チタン層１０２は支持基板１００との密着性が高い。チタン層１０２及び銅層１０３により、シード層１０４が構成される。
【００２０】
次に、図３（ｂ）に示すように、シード層１０４上に、例えば有機材料からなる絶縁層１１ａを形成する。次に、例えばリソグラフィ法又はレーザー照射により、絶縁層１１ａにビアホール１１ｂを形成する。ビアホール１１ｂの底面には、シード層１０４が露出する。
【００２１】
次に、図３（ｃ）に示すように、シード層１０４を介して電解めっきを行い、ビアホール１１ｂ内に金属材料、例えば、銅を埋め込み、ビア１３を形成する。このとき、銅層１０３は導電性が高いため、後述するレジストパターン１０５が広範囲に形成された場合に、電解めっきの厚さを均一化しやすい。
【００２２】
次に、図３（ｄ）に示すように、絶縁層１１ａ上にチタン層１２ｃ及び銅層１２ｂを形成する。次に、銅層１２ｂ上にレジストパターン１０５を形成する。レジストパターン１０５には、リソグラフィ法により、開口部１０５ａを形成する。開口部１０５ａの底面には、銅層１２ｂが露出する。次に、チタン層１２ｃ及び銅層１２ｂをシード層として電解めっきを行い、開口部１０５ａ内に銅を埋め込み、本体部１２ａを形成する。次に、レジストパターン１０５を除去する。次に、エッチングを行い、銅層１２ｂ及びチタン層１２ｃにおける本体部１２ａによって覆われていない部分を除去する。これにより、銅層１２ｂ及びチタン層１２ｃが、上方から見て本体部１２ａと同じ形状にパターニングされる。本体部１２ａ、並びに、パターニングされた銅層１２ｂ及びチタン層１２ｃにより、配線１２が形成される。配線１２はビア１３に接続される。
【００２３】
次に、図４（ａ）に示すように、絶縁層１１ａ及び配線１２上に、例えば有機材料からなる絶縁層１１ｃを形成する。絶縁層１１ａ及び絶縁層１１ｃにより、絶縁層１１が形成される。次に、例えばリソグラフィ法又はレーザー照射により、絶縁層１１ｃにビアホール１１ｄを形成する。ビアホール１１ｄの底面には、配線１２が露出する。
【００２４】
次に、図４（ｂ）に示すように、無電解めっき法により、配線１２の露出面上に、貴金属を含む金属材料、例えば、ニッケル層、パラジウム層及び金層をこの順に形成する。これにより、ビアホール１１ｄ内にビア１４が形成される。ビア１４は、配線１２に接続されると共に、絶縁層１１ａの上面において露出する。
【００２５】
次に、図４（ｃ）に示すように、ビア１４上にマイクロバンプ２１を介して半導体チップ２０を接合する。次に、この半導体チップ２０上に、複数の半導体チップ２０をマイクロバンプ２２を介して積層する。これにより、絶縁層１１上に、複数の半導体チップ２０が積層される。複数の半導体チップ２０の電極（図示せず）は、マイクロバンプ２２及び２１を介して、ビア１４に接続される。なお、予めマイクロバンプ２２を介して相互に接合させた複数の半導体チップ２０からなる積層体を、マイクロバンプ２１を介してビア１４に接合してもよい。
【００２６】
次に、図５（ａ）に示すように、絶縁層１１上に、複数の半導体チップ２０からなる積層体を覆うように樹脂材料を成形封止し、例えば２００℃以下の温度で熱硬化させることにより、樹脂部材２４を形成する。
【００２７】
次に、図５（ｂ）に示すように、例えば薬液を用いて溶解させることにより、若しくは、光照射により剥離層を分解することにより、剥離層１０１を除去する。又は、剥離層１０１の密着力を上回る力で支持基板１００を剥離層１０１から引き剥がす。これにより、支持基板１００が除去されて、シード層１０４が露出する。
【００２８】
次に、図５（ｃ）に示すように、シード層１０４上に剥離層１０１の残渣（図示せず）が残留していれば、これを除去する。次に、例えばウェットエッチング法により、シード層１０４を除去する。これにより、絶縁層１１及びビア１３が露出する。
【００２９】
次に、図６（ａ）に示すように、例えばウェットエッチング法により、ビア１３の露出面をエッチングする。これにより、ビア１３の一部が除去され、絶縁層１１の下面に凹部１０６が形成される。凹部１０６の底面にはビア１３の残部が露出する。凹部１０６の深さは、例えば数μｍとする。なお、ビア１３の材料を銅とした場合には、銅のエッチング液による処理条件を制御することで、銅層１０３の全面除去とビア１３の一部除去を１回のウェットエッチング処理で実施可能である。
【００３０】
次に、図６（ｂ）及び図８に示すように、例えば無電解めっき法により、ビア１３の露出面に、ビア１３の材料とは異なる金属材料、例えば貴金属を含む金属材料、例えば、ニッケル層１５ｂ、パラジウム層１５ｄ及び金層１５ｅをこの順に形成する。これにより、凹部１０６内に電極層１５が形成される。このとき、電極層１５の厚さがビア１３の除去厚、すなわち、凹部１０６の深さを超えないように、電極材料の成長条件、例えば温度や処理時間を制御する。絶縁層１１、配線１２、ビア１３、ビア１４及び電極層１５により、再配線層１０が形成される。電極層１５の下面１５ａは、再配線層１０の下面１０ｂに対して凹んでいるか、同一面である。
【００３１】
次に、図６（ｃ）に示すように、一部の電極層１５に、マイクロバンプ２８を介して、制御用チップ２７を接合する。次に、再配線層１０と制御用チップ２７との間に、マイクロバンプ２８を覆うように、樹脂部材２９を形成する。
【００３２】
次に、図７（ａ）に示すように、マイクロバンプ２８が接合されていない電極層１５に、例えば半田からなるバンプ２６を接合する。このとき、図８及び図２に示すように、バンプ２６が接合された電極層１５においては、金層１５ｅ及びパラジウム層１５ｄがバンプ２６内に拡散して消失する。一方、ニッケル層１５ｂとバンプ２６との間には、銅、錫及びニッケルを主成分とする金属間化合物層１５ｃが形成される。
【００３３】
次に、図７（ｂ）に示すように、ダイシングを行い、再配線層１０及び樹脂部材２４を切断する。これにより、複数の半導体装置１が製造される。
【００３４】
次に、本実施形態の効果について説明する。
本実施形態においては、図３（ａ）〜図５（ａ）に示す工程において、支持基板１００上に絶縁層１１、半導体チップ２０からなる積層体、樹脂部材２４等からなる構造体を形成した後、図５（ｂ）に示す工程において、支持基板１００を除去している。また、図５（ｃ）〜図７（ａ）に示す工程において、電極層１５及びバンプ２６を形成している。これにより、再配線層１０を介して半導体チップ２０をバンプ２６に接続することができる。この結果、プリント基板を用いる場合と比較して、半導体装置１の低背化を図ることができる。
【００３５】
また、図５（ｂ）に示す工程において支持基板１００を除去すると、主として半導体チップ２０において発生する応力、及び、樹脂部材２４を熱硬化させたときの応力により、絶縁層１１、半導体チップ２０からなる積層体、樹脂部材２４等からなる構造体に反りが発生する場合がある。反りが発生すると、ビア１３の位置が設計位置からずれてしまう。しかしながら、本実施形態においては、図６（ａ）に示す工程において、ビア１３をエッチングすることにより凹部１０６を形成し、図６（ｂ）に示す工程において、凹部１０６内に無電解めっき法により、電極層１５を形成している。このように、本実施形態においては、ビア１３の位置がずれた場合でも、電極層１５を自己整合的に形成できるため、電極層１５の位置精度が高い。また、電極層１５が凹部１０６内に形成されるため、電極層１５の形成に伴って電極層１５同士が近づくことがなく、電極層１５間の短絡を抑制できる。
【００３６】
これに対して、仮に、例えばリソグラフィ法及びＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法等により、ビア１３とは独立に電極層１５を形成しようとすると、構造体の反りによってビア１３の位置がずれた場合には、電極層１５とビア１３との位置合わせが困難になる。また、仮に、凹部１０６を形成せずに電極層１５を形成すると、電極層１５の成長に伴って電極層１５が水平方向にも拡がるため、電極層１５同士が近づき、短絡する可能性がある。電極層１５同士の短絡を確実に防止するためには、設計段階において、電極層１５間の距離を十分に長くしておく必要があり、半導体装置１の小型化が阻害されてしまう。
【００３７】
以上説明した実施形態によれば、電極層の位置精度が高い半導体装置及びその製造方法を実現することができる。
【００３８】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００３９】
１：半導体装置
１０：再配線層
１０ａ：上面
１０ｂ：下面
１１：絶縁層
１１ａ：絶縁層
１１ｂ：ビアホール
１１ｃ：絶縁層
１１ｄ：ビアホール
１２：配線
１２ａ：本体部
１２ｂ：銅層
１２ｃ：チタン層
１３：ビア
１４：ビア
１５：電極層
１５ａ：下面
１５ｂ：ニッケル層
１５ｃ：金属間化合物層
１５ｄ：パラジウム層
１５ｅ：金層
２０：半導体チップ
２１、２２：マイクロバンプ
２４：樹脂部材
２６：バンプ
２７：制御用チップ
２８：マイクロバンプ
２９：樹脂部材
１００：支持基板
１０１：剥離層
１０２：チタン層
１０３：銅層
１０４：シード層
１０５：レジストパターン
１０５ａ：開口部
１０６：凹部
Ｌ１、Ｌ２、Ｌ３：距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2019149507.tif 000007
【図６】
2019149507.tif 000008
【図７】
2019149507.tif 000009
【図８】
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