(57)【要約】      （修正有）【課題】単位面積内の電気接続点の数を増加することができ、微細化回路ピッチの高密度回路層を製造することができ、高集積チップのパッケージの要求を満たすことができるフリップチップパッケージ基板の製造方法及びその構造を提供する。【解決手段】導電柱２２、２４を有する複数の絶縁層２１、２３を互いに積層させ、それぞれの導電柱２２、２４を互いに接触積層させることで、それらの絶縁層２１、２３とそれらの導電柱２２、２４とを該フリップチップパッケージ基板３のコア層構造２とする。【選択図】図２Ｆ
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【特許請求の範囲】
【請求項１】
第１の絶縁層が形成された搭載板を用意する工程と、
前記第１の絶縁層に複数の第１の導電柱を形成する工程と、
前記第１の絶縁層に少なくとも１つの第２の絶縁層を形成することで、前記第１、第２の絶縁層を絶縁部とする工程と、
前記第２の絶縁層に複数の第２の導電柱を形成し、前記第１、第２の導電柱を互いに接触積層させて導電部とすることで、前記絶縁部と前記複数の導電部とを、対向する第１の表面と第２の表面とを有するコア層構造とする工程と、
前記搭載板を除去する工程と、
前記コア層構造の第１、第２の表面に、前記導電部に電気的に接続する回路部を同時または逐次形成する工程と、を備える
ことを特徴とするフリップチップパッケージ基板の製造方法。
【請求項２】
導電部として互いに接触積層する複数の導電柱が形成された搭載板を用意する工程と、
前記搭載板に前記複数の導電部を被覆する絶縁部を形成することで、前記絶縁部と前記複数の導電部とを、対向する第１の表面と第２の表面とを有するコア層構造とする工程と、
前記搭載板を除去する工程と、
前記コア層構造の第１、第２の表面に、前記導電部に電気的に接続する回路部を同時または逐次形成する工程と、を備える
ことを特徴とするフリップチップパッケージ基板の製造方法。
【請求項３】
積層された前記導電柱の少なくとも２つの端面寸法は同一であるかまたは異なっていることを特徴とする請求項２に記載のフリップチップパッケージ基板の製造方法。
【請求項４】
前記導電柱の製造方法は電気めっきまたは蒸着製造工程であることを特徴とする請求項２に記載のフリップチップパッケージ基板の製造方法。
【請求項５】
対向する第１の側と第２の側とを有する絶縁部を用意する工程と、
前記絶縁部の第１の側に複数の第１のスルーホールを形成する工程と、
前記絶縁部の第２の側に前記第１のスルーホールに対応する複数の第２のスルーホールを形成し、対応する前記第１のスルーホールと前記第２のスルーホールとを連通させる工程と、
前記第１のスルーホールに第１の導電柱を形成し、前記第２のスルーホールに第２の導電柱を形成し、導電部として前記第１、第２の導電柱を互いに接触積層させることで、前記絶縁部と前記複数の導電部とを、対向する第１の表面と第２の表面とを有するコア層構造とする工程と、
前記コア層構造の第１、第２の表面に、前記導電部に電気的に接続する回路部を同時または逐次形成する工程と、を備える
ことを特徴とするフリップチップパッケージ基板の製造方法。
【請求項６】
前記第１の導電柱の端面寸法と前記第２の導電柱の端面寸法とは同一であるかまたは異なっていることを特徴とする請求項１または５に記載のフリップチップパッケージ基板の製造方法。
【請求項７】
前記第１または第２の導電柱の製造方法は、電気めっき、蒸着または導電材充填の製造工程であることを特徴とする請求項１または５に記載のフリップチップパッケージ基板の製造方法。
【請求項８】
前記コア層構造を形成する絶縁部の材質は、ガラス繊維を含まない有機誘電材またはガラス繊維を含まない無機誘電材であることを特徴とする請求項１、２または５に記載のフリップチップパッケージ基板の製造方法。
【請求項９】
前記回路部は単層回路態様であることを特徴とする請求項１、２または５に記載のフリップチップパッケージ基板の製造方法。
【請求項１０】
前記回路部はビルドアップ態様であることを特徴とする請求項１、２または５に記載のフリップチップパッケージ基板の製造方法。
【請求項１１】
前記導電部は前記回路部に直接または間接に電気的に接続されていることを特徴とする請求項１、２または５に記載のフリップチップパッケージ基板の製造方法。
【請求項１２】
互いに接触積層された複数の導電柱からなる複数の導電部と、
前記複数の導電部を被覆することで、それらの導電部と合わせて、対向する第１の表面と第２の表面とを有するコア層構造とする絶縁部と、
前記コア層構造の第１の表面及び／または第２の表面に設けられかつ前記導電部に電気的に接続された回路部と、
を備えることを特徴とするフリップチップパッケージ基板。
【請求項１３】
積層された前記導電柱の少なくとも２つの幅は同一であるかまたは異なっていることを特徴とする請求項１２に記載のフリップチップパッケージ基板。
【請求項１４】
前記絶縁部を形成する材質は、ガラス繊維を含まない有機誘電材またはガラス繊維を含まない無機誘電材であることを特徴とする請求項１２に記載のフリップチップパッケージ基板の製造方法。
【請求項１５】
前記回路部は単層回路態様であることを特徴とする請求項１２に記載のフリップチップパッケージ基板の製造方法。
【請求項１６】
前記回路部はビルドアップ態様であることを特徴とする請求項１６に記載のフリップチップパッケージ基板の製造方法。
【請求項１７】
前記導電部は前記回路部に直接または間接に電気的に接続されていることを特徴とする請求項１２に記載のフリップチップパッケージ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップチップパッケージ基板の技術に関し、特に半導体パッケージ製造工程用のフリップチップパッケージ基板の製造方法及びその構造に関するものである。
【背景技術】
【０００２】
産業応用の発展に伴い、近年では５Ｇ高周波通信、ＡＲ、ＶＲ等に向けて発展しつつあるため、例えば人工知能（ＡＩ）チップ、ハイエンドチップ、マルチチップ等の半導体フリップチップパッケージまたはマルチチップパッケージに適用されるハイエンド半導体のパッケージ技術はさらに求められている。このパッケージの要求に応じて、パッケージ寸法はますます大きくなり、積層数も高くなってきていくため、回路の設計は高密度、微細ピッチ、複数の電気接続点数等に向けて進むことにより、上記チップのパッケージ要求を満たしている。
【０００３】
従来、フリップチップパッケージ基板は、ハイエンドチップのパッケージおよび応用において、高集積寸法チップ（例えばＡＩチップ等）のパッケージへのサポート、かつより多くの電気接続点や膨大かつ複雑な回路要求を満たしつつ、基板の反り現象の発生を回避するために、そのコア層の寸法を厚くする必要があり、その一方、該コア層のスルーホール（Ｔｈｒｏｕｇｈ  ｈｏｌｅ）の断面寸法が大きくなり、それに伴って電気接続点のピッチも大きくなることによって、単位面積内の電気接続点の数が少なくなり、回路密度が低くなり、回路ピッチが大きくなることから、上記要求を満たすために、フリップチップパッケージ基板の寸法をより大きく、より厚くせざるを得ず、パッケージ作業がより困難になるという欠点がある。
【０００４】
従って、当分野では、現在、例えば人工知能（ＡＩ）チップ、ハイエンドチップまたはマルチチップ等高集積寸法チップを搭載するために、大寸法のフリップチップパッケージ基板、例えば４５×４５、７０×７０または８０×８０等大寸法フリップチップパッケージ基板構造を用いてパッケージを行っている。図１Ａに示すように、該電子装置１は、回路板１８と、該回路板１８に設けられた大寸法スケールフリップチップパッケージ基板１ａと、該フリップチップパッケージ基板１ａに結合された高集積寸法半導体チップ１９とを備える。具体的には、図１Ｂに示すように、該フリップチップパッケージ基板１ａは、コア層１０と、該コア層１０の上、下の両側面に設けられたビルドアップ（Ｂｕｉｌｄ  ｕｐ）構造１１と、該ビルドアップ構造１１に設けられたソルダレジスト層１２とを備え、該コア層１０は、該ビルドアップ構造１１の回路層１１０に電気的に接続する導電スルーホール１００を有し、該ビルドアップ構造１１は、少なくともそれらの回路層１１０を被覆する誘電層１１１をさらに備え、該ソルダレジスト層１２にて、電気接続点１１２として該ビルドアップ構造１１の最外側の回路層１１０を露出させることにより、半田材料１３で該回路板１８と該半導体チップ１９とが結合されている。
【０００５】
従来のコア層１０の製造では、ガラス繊維とエポキシ樹脂とからなる基材、例えばＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）またはＦＲ５等が用いられ、その上に導電スルーホール１００の製造工程、例えば機械穴あけ、レーザ穴あけまたは二重テーパ状ビアホール（図１Ｃに示す導電スルーホール１００１）等の孔成形工程が行われ、さらに孔に対して導電層の電気めっきまたは充填材の充填が行われてきた（図１Ｂ及び１Ｃに示すすべての導電スルーホール１００、１００１、または図１Ｄに示す導電材１００ａ、絶縁材１００ｂ）。
【０００６】
しかしながら、従来、大寸法に適用されるフリップチップパッケージ基板１ａは、下記の欠点がある。例えば、該コア層１０にはガラス繊維とエポキシ樹脂とからなる基材が用いられ、該フリップチップパッケージ基板１ａの各層間材料での熱膨張係数（Ｃｏｅｆｆｉｃｉｅｎｔ  ｏｆ  ｔｈｅｒｍａｌ  ｅｘｐａｎｓｉｏｎ、ＣＴＥともいう）が一致していないため、パッケージの際に反りが生じやすくなり、該半導体チップ１９との間に接続不良（例えば半田材料１３１の未接合または断裂）が生じたり、半田付けの際に該回路板１８との間に接続不良（例えば半田材料１３１１の未接合または断裂）が生じたりする。さらに、該半導体チップ１９自身が応力によって電気特性が喪失したり、自身が破裂したりしてしまうという深刻な問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従って、フリップチップパッケージ基板１ａの剛性強度を増加して反りの課題を解決するために、該コア層１０の厚さｈを本来の０．８ｍｍ（０．１ｍｍの孔径ｗに対応）から１．２ｍｍ（０．２ｍｍ以上の孔径ｗに対応）まで厚くしていたが、今度はさらに下記の欠点が生じた。
【０００８】
第一、単位面積内の電気接続点の数の増加は不可能になる。具体的には、該コア層１０を厚くした結果、従来の技術では、それらの導電スルーホール１００、１００１の端面寸法が大きくなり（即ち該孔径ｗが大きくなる）、それらの導電スルーホール１００、１００１のピッチが大きくなり、単位面積内の電気接続点の数が少なくなる。
【０００９】
第二、回路ピッチが大きくなり回路密度が低くなる。具体的には、該コア層１０を厚くした結果、従来の技術では、それらの導電スルーホール１００、１００１の端面寸法が大きくなり配線面積を占めてしまい、その上方の回路層１１０の回路配線面積が縮減し、回路ピッチの微細化または高密度回路の回路層１１０の製造が困難となる。
【００１０】
第三、該導電スルーホール１００、１００１内における電気めっき、充填材の円滑な充填はより困難となる。具体的には、該コア層１０を厚くした結果、それらの導電スルーホール１００、１００１が深くなるため、深くなった導電スルーホール１００、１００１内での電気めっきはより困難となり、さらにはボイドが生じることがあるため、深くなった導電スルーホール１００、１００１内に充填材１００ｂを円滑に充填することは困難となる。
【００１１】
第四、該コア層１０が厚くなるのにつれて、該導電スルーホール１００、１００１の加工コストと困難性は高くなる。具体的には、従来のコア層１０では、ガラス繊維が含まれた誘電材を用いて該コア層１０を厚くすることで基板反りの課題の解消を図っていたが、該材質に対して深い導電スルーホール１００、１００１の加工をレーザまたは機械ドリルで行う場合に、微小端面寸法の導電スルーホール１００、１００１の製造は困難となり、かつ製造コストはかさむことになる。
【００１２】
従って、従来技術における種々な課題を克服することは、現在解決すべき重要な課題となっている。
【課題を解決するための手段】
【００１３】
上記従来技術の課題を解決するために、本発明は、第１の絶縁層が形成された搭載板を用意する工程と、該第１の絶縁層に複数の第１の導電柱を形成する工程と、該第１の絶縁層に少なくとも１つの第２の絶縁層を形成することで、該第１、第２の絶縁層を絶縁部とする工程と、該第２の絶縁層に複数の第２の導電柱を形成し、該第１、第２の導電柱を互いに接触積層させて導電部とすることで、該絶縁部と該複数の導電部とを、対向する第１の表面と第２の表面とを有するコア層構造とする工程と、該搭載板を除去する工程と、該コア層構造の第１、第２の表面に、該導電部に電気的に接続する回路部を同時または逐次形成する工程と、を備えることを特徴とするフリップチップパッケージ基板の製造方法を提供する。
【００１４】
また、本発明は、導電部として互いに接触積層する複数の導電柱が形成された搭載板を用意する工程と、該搭載板に該導電部を被覆する絶縁部を形成することで、該絶縁部と該導電部とを、対向する第１の表面と第２の表面とを有するコア層構造とする工程と、該搭載板を除去する工程と、該コア層構造の第１、第２の表面に、該導電部に電気的に接続する回路部を同時または逐次形成する工程と、を備えることを特徴とするフリップチップパッケージ基板の製造方法を提供する。
【００１５】
また、本発明は、対向する第１の側と第２の側とを有する絶縁部を用意する工程と、該絶縁部の第１の側に複数の第１のスルーホールを形成する工程と、該絶縁部の第２の側に該第１のスルーホールに対応する複数の第２のスルーホールを形成し、対応する該第１のスルーホールと該第２のスルーホールとを連通させる工程と、該第１のスルーホールに第１の導電柱を形成し、該第２のスルーホールに第２の導電柱を形成し、導電部として該第１、第２の導電柱を互いに接触積層させることで、該絶縁部と該導電部とを、対向する第１の表面と第２の表面とを有するコア層構造とする工程と、該コア層構造の第１、第２の表面に、該導電部に電気的に接続する回路部を同時または逐次形成する工程と、を備えることを特徴とするフリップチップパッケージ基板の製造方法をさらに提供する。
【００１６】
上記フリップチップパッケージ基板の製造方法において、該導電柱の製造方法は、電気めっき、蒸着または導電材充填の製造工程である。
【００１７】
また、本発明は、導電部のそれぞれにおいて互いに接触積層された少なくとも１つの第１の導電柱と少なくとも１つの第２の導電柱とを有する、複数の導電部と、該複数の導電部を被覆することで、該複数の導電部と合わせて、対向する第１の表面と第２の表面とを有するコア層構造とする絶縁部と、該コア層構造の第１の表面及び／または第２の表面に設けられかつ該導電部に電気的に接続された回路部と、を備えることを特徴とするフリップチップパッケージ基板をさらに提供する。
【００１８】
上記フリップチップパッケージ基板の製造方法及びその構造において、積層された該導電柱の端面寸法の少なくとも２つは同一であってもよく異なっていてもよい。例えば、該第１の導電柱の端面寸法と該第２の導電柱の端面寸法とは同一であってもよく異なっていてもよい。
【００１９】
上記フリップチップパッケージ基板の製造方法及びその構造において、該絶縁部を形成する材質は、ガラス繊維を含まない有機誘電材（例えばソルダレジスト材）またはガラス繊維を含まない無機誘電材（例えば絶縁酸化物）であってもよい。具体的には、該有機誘電材の種類は、モールド化合物、エポキシモールド樹脂（ＥＭＣ）またはプライマー塗料をさらに含む。
【００２０】
上記フリップチップパッケージ基板の製造方法及びその構造において、該回路部は単層回路態様またはビルドアップ態様である。
【００２１】
上記フリップチップパッケージ基板の製造方法及びその構造において、該導電部は該回路部に直接または間接に電気的に接続されている。
【発明の効果】
【００２２】
上記のように、本発明に係るフリップチップパッケージ基板の製造方法及びその構造は、該フリップチップパッケージ基板の剛性強度を増加するために該絶縁部の厚さを増加する場合、該導電部の端面寸法を増大する必要はなく、かえって縮小することができるため、従来技術と比較すると、本発明に係るフリップチップパッケージ基板は、十分な剛性強度を有しパッケージの反りの発生を回避できるのみならず、該導電部の端面寸法を必要に応じて微小化設計することが可能であるため、単位面積内の電気接続点の数を増加することができ、微細化回路ピッチの高密度回路層を製造することができ、高集積チップのパッケージの要求を満たすことができる。
【図面の簡単な説明】
【００２３】
【図１Ａ】従来の電子装置の断面模式図である。
【図１Ｂ】従来のパッケージ基板の断面模式図である。
【図１Ｃ】従来の各種の導電スルーホールの断面模式図である。
【図１Ｄ】従来の各種の導電スルーホールの断面模式図である。
【図２Ａ】本発明に係るフリップチップパッケージ基板の製造方法の第１の実施例の断面模式図である。
【図２Ｂ】本発明に係るフリップチップパッケージ基板の製造方法の第１の実施例の断面模式図である。
【図２Ｂ１】図２Ｂの上面模式図である。
【図２Ｃ】本発明に係るフリップチップパッケージ基板の製造方法の第１の実施例の断面模式図である。
【図２Ｃ１】図２Ｃの他の実施例である。
【図２Ｄ】本発明に係るフリップチップパッケージ基板の製造方法の第１の実施例の断面模式図である。
【図２Ｄ１】図２Ｄの上面模式図である。
【図２Ｅ】本発明に係るフリップチップパッケージ基板の製造方法の第１の実施例の断面模式図である。
【図２Ｅ１】図２Ｅの部分斜視図である。
【図２Ｆ】本発明に係るフリップチップパッケージ基板の製造方法の第１の実施例の断面模式図である。
【図２Ｆ１】図２Ｆの他の実施例である。
【図２Ｆ２】図２Ｆのさらに他の実施例である。
【図２Ｆ３】図２Ｆ１の他の実施例である。
【図２Ｇ】図２Ｆ２の応用の断面模式図である。
【図２Ｇ１】図２Ｆ３の応用の断面模式図である。
【図３Ａ】本発明に係るフリップチップパッケージ基板の製造方法の第２の実施例の断面模式図である。
【図３Ｂ】本発明に係るフリップチップパッケージ基板の製造方法の第２の実施例の断面模式図である。
【図３Ｃ】本発明に係るフリップチップパッケージ基板の製造方法の第２の実施例の断面模式図である。
【図３Ｄ】本発明に係るフリップチップパッケージ基板の製造方法の第２の実施例の断面模式図である。
【図３Ｅ】本発明に係るフリップチップパッケージ基板の製造方法の第２の実施例の断面模式図である。
【図３Ｆ】本発明に係るフリップチップパッケージ基板の製造方法の第２の実施例の断面模式図である。
【図３Ｇ】本発明に係るフリップチップパッケージ基板の製造方法の第２の実施例の断面模式図である。
【図３Ｇ１】図３Ｇの他の実施例である。
【図３Ｈ】図３Ｇの応用の断面模式図である。
【図３Ｈ１】図３Ｇ１の応用の断面模式図である。
【図４Ａ】本発明に係るフリップチップパッケージ基板の製造方法の第３の実施例の断面模式図である。
【図４Ｂ】本発明に係るフリップチップパッケージ基板の製造方法の第３の実施例の断面模式図である。
【図４Ｃ】本発明に係るフリップチップパッケージ基板の製造方法の第３の実施例の断面模式図である。
【図４Ｄ】本発明に係るフリップチップパッケージ基板の製造方法の第３の実施例の断面模式図である。
【図４Ｄ１】図４Ｄの他の実施例である。
【図４Ｅ】図４Ｄの応用の断面模式図である。
【図４Ｅ１】図４Ｄ１の応用の断面模式図である。
【図５Ａ】本発明に係るフリップチップパッケージ基板のコア層構造の異なる実施例の断面模式図である。
【図５Ｂ】本発明に係るフリップチップパッケージ基板のコア層構造の異なる実施例の断面模式図である。
【図５Ｃ】本発明に係るフリップチップパッケージ基板のコア層構造の異なる実施例の断面模式図である。
【図５Ｄ】本発明に係るフリップチップパッケージ基板のコア層構造の異なる実施例の断面模式図である。
【図５Ｅ】本発明に係るフリップチップパッケージ基板のコア層構造の異なる実施例の断面模式図である。
【発明を実施するための形態】
【００２４】
以下、具体的な実施例を用いて本発明の実施形態を説明する。この技術分野に精通した者は、本明細書の記載内容によって簡単に本発明のその他の利点や効果を理解できる。
【００２５】
また、明細書に添付された図面に示す構造、比例、寸法等は、この技術分野を熟知する者が理解できるように明細書に記載の内容に合わせて説明されるものに過ぎず、本発明の実施を制限するものではないため、技術上の実質的な意味を有せず、いかなる構造の修飾、比例関係の変更又は寸法の調整は、本発明の効果及び目的に影響を与えるものでなければ、本発明に開示された技術内容の範囲に入る。また、明細書に記載の例えば「上」、「第１」、「第２」、「第３」、「一」等の用語は、説明が容易に理解できるようにするためのものであり、本発明の実施可能な範囲を限定するものではなく、その相対関係の変更又は調整は、技術内容の実質的変更がなければ、本発明の実施可能の範囲と見なされる。
【００２６】
図２Ａないし図２Ｆは、本発明に係るフリップチップパッケージ基板３、３ｉの製造方法の第１の実施例の断面模式図である。
図２Ａに示すように、まず、パッケージの要求に応じてコア層構造２（図２Ｅ参照）の厚さ寸法を決定し、それに基づいて該コア層構造２の層数（本実施例では２層）を決定する。その後、当該層数に基づいて搭載板２０に第１の絶縁層２１を形成し、パターニング製造工程により該第１の絶縁層２１に複数の第１のスルーホール２１０を形成する。
【００２７】
本実施例において、該第１の絶縁層２１は、モールド、塗布またはラミネート加工により該搭載板２０に形成され、該第１の絶縁層２１の形成材質は、ガラス繊維を含まない有機誘電材（例えばソルダレジスト材）またはガラス繊維を含まない無機誘電材（例えば絶縁酸化物）である。具体的には、該有機誘電材の種類は、さらに、モールド化合物（Ｍｏｌｄｉｎｇ  Ｃｏｍｐｏｕｎｄ）、エポキシモールド樹脂（Ｅｐｏｘｙ  Ｍｏｌｄｉｎｇ  Ｃｏｍｐｏｕｎｄ、ＥＭＣ）またはプライマー塗料（Ｐｒｉｍｅｒ）である。
【００２８】
さらに、該第１の絶縁層２１の厚さが薄いため、必要とする微小端面寸法の第１のスルーホール２１０をレーザにより簡単かつ素早く形成することができる。
【００２９】
図２Ｂに示すように、該第１の絶縁層２１の第１のスルーホール２１０に第１の導電柱２２を形成する。
本実施例において、図２Ｂ１に示すように、該第１の導電柱２２の周面には回路が延在していない。
【００３０】
さらに、該第１の導電柱２２の製造方法としては、電気めっきまたは蒸着の製造工程のほかに、該第１のスルーホール２１０に導電材（例えば錫ペースト、導電性ペースト等）を直接充填してもよい。
【００３１】
図２Ｃに示すように、該第１の絶縁層２１に第２の絶縁層２３を形成し、パターニング製造工程により該第２の絶縁層２３に対して該第１の導電柱２２が露出する第２のスルーホール２３０が複数形成されている。
【００３２】
本実施例において、該第２の絶縁層２３は、モールド、塗布またはラミネート加工により該第１の絶縁層２１に形成され、該第２の絶縁層２３の形成材質は、ガラス繊維を含まない有機誘電材（例えばソルダレジスト材）またはガラス繊維を含まない無機誘電材（例えば絶縁酸化物）である。具体的には、該有機誘電材の種類には、さらに、モールド化合物、エポキシモールド樹脂（ＥＭＣ）またはプライマー塗料が含まれる。
【００３３】
さらに、該第２の絶縁層２３の厚さが小さいため、必要とする微小端面寸法の第２のスルーホール２３０をレーザにより簡単かつ素早く形成することができる。
【００３４】
又、該第２のスルーホール２３０の幅ｔは、該第１のスルーホール２１０の幅ｒ（本実施例ではｔ＜ｒ）と同一であっても異なっていてもよい。また、図２Ｃ１に示す実施例のように、該第２のスルーホール２３０の幅ｔｉは、該第１のスルーホール２１０の幅ｒ１（本実施例ではｔ１＞ｒ１）よりも大きくてもよい。
【００３５】
図２Ｄに示すように、図２Ｃの製造工程に続き、該第２の絶縁層２３の第２のスルーホール２３０に、第２の導電柱２４を電気めっき、蒸着または導電材充填等の製造工程により形成する。該第２の導電柱２４は、該第１の導電柱２２に接触積層されている。ここで、該第１の導電柱２２の幅ｄ１（約０．０６ｍｍ）は該第２の導電柱２４の幅ｄ２（約０．０４ｍｍ）と異なっており、該第１の導電柱２２と該第２の導電柱２４の端面との境界は、例えば階段のような凹凸状Ｓとなっている。
【００３６】
本実施例において、図２Ｄ１に示すように、該第２の導電柱２４の周面には回路が延在していない。
【００３７】
図２Ｅに示すように、該第１の導電柱２２の端面２２ａと該第１の絶縁層２１の表面２１ａが露出するように該搭載板２０全体を除去する。
【００３８】
本実施例において、該第１の絶縁層２１と該第２の絶縁層２３は絶縁部２ａと見なし、該第１の導電柱２２と該第２の導電柱２４は積層柱状導電部２ｂ（図２Ｅ１参照）と見なしてもよい。このように、該絶縁部２ａと該積層柱状導電部２ｂを、対向する第１の表面２０ａと第２の表面２０ｂを有する該フリップチップパッケージ基板３のコア層構造２とすることができる。
【００３９】
さらに、積層による該コア層構造２の製造は、全体的に厚いものを製造できるのみならず、小孔径と微細ピッチの設計を維持することができる。例えば、該コア層構造２に必要な厚さＬが１．２ｍｍであることを例として、２つの絶縁層の厚さｔ１、ｔ２がともに０．６ｍｍであるものによる二層積層（図２Ｄ参照）、または３つの絶縁層の厚さがともに０．４ｍｍであるものによる三層積層（図５Ａ〜５Ｄ参照）の方式を用いるため、各絶縁層の厚さが薄く、これにより微細な端面寸法を有する導電柱を製造することができ、単位面積内の電気接続点の数を効果的に増加することができ、配線密度の増加と回路ピッチの縮減を達成することができる。
【００４０】
又、該絶縁部２ａのモールド化合物またはプライマー塗料の剛性が良く反り耐性を有していることから、該搭載板２０の除去によって該コア層構造２に反りが生じることはないため、該搭載板２０を完全に除去することができる。
【００４１】
図２Ｆに示すように、該コア層構造２に回路部２ｃを形成する。それは単層回路態様であってもよく、例えば該第１の表面２０ａに形成された第１の回路層２５０を含む。該第１の回路層２５０は、該第１の導電柱２２に電気的に接続されている。また、該コア層構造２の第２の表面２０ｂに同時または逐次形成された第２の回路層２６０を含んでもよく、該第２の回路層２６０は、該第２の導電柱２４に電気的に接続されている。ここで、該第１の回路層２５０は、該第１の導電柱２２に直接電気的に接続され、該第２の回路層２６０は該第２の導電柱２４に直接電気的に接続されている。ここで注意すべき点は、図２Ｆ１に示すように、該第１の回路層２５０は、導電パッド２２０を介して該第１の導電柱２２に間接に電気的に接続され、該第２の回路層２６０は導電パッド２４０を介して該第２の導電柱２４に間接に電気的に接続されてもよい。
【００４２】
本実施例において、該回路部２ｃ１はビルドアップ態様であってもよく、必要に応じて回路配線の層数を設計することができる。具体的には、図２Ｆ２におけるフリップチップパッケージ基板３ｉに示すように、該回路部２ｃ１は、該コア層構造２の第１の表面２０ａに形成され、少なくとも１つの第１の誘電層３５１と、該第１の誘電層３５１に結合された複数の第１の回路層３５０とを含む第１の回路構造３５を備えてもよく、該第１の回路層３５０は、該第１の導電柱２２に直接（導電パッド２２０を介さず）電気的に接続されてもよく、該第１の導電柱２２に該導電パッド２２０を介して間接に電気的に接続されてもよい（図２Ｆ３参照）。また、該第１の回路構造３５の上には絶縁保護層３７ａが形成されている。絶縁保護層３７ａは最外側の第１の回路層３５０を露出させることにより、半田バンプ（図示せず）と結合される電気接触パッド３５２としている。同様に、該回路部２ｃ１は、該コア層構造２の第２の表面２０ｂに同時または逐次形成され、少なくとも１つの第２の誘電層３６１と該第２の誘電層３６１に結合された複数の第２の回路層３６０とを含む第２の回路構造３６を備えてもよく、該第２の回路層３６０は、該第２の導電柱２４に直接（導電パッド２４０を介せず）電気的に接続されてもよく、該第２の導電柱２４に該導電パッド２４０を介して間接に電気的に接続されてもよい（図２Ｆ３参照）。また、該第２の回路構造３６の上には絶縁保護層３７ｂが形成されている。絶縁保護層３７ｂは最外側の第２の回路層３６０を露出させることにより、半田バンプ３８と結合される電気接触パッド３６２としている。
【００４３】
さらに、該第１、第２の誘電層３５１、３６１は、エポキシ樹脂、例えばＡＢＦ、プリプレグまたはエポキシモールド樹脂（ＥＭＣ）であってもよく、該絶縁保護層３７ａ、３７ｂはソルダレジスト材、例えば感光型インク、ＡＢＦまたは非感光型誘電材（例えばＥＭＣ）等であってもよい。
【００４４】
また、該回路部２ｃ、２ｃ１は、該導電パッド２２０、２４０を介して該第１または第２の導電柱２２、２４に電気的に接続されるため、追加の放熱効果を得ることができる。
【００４５】
また、後続の製造工程、例えば図２Ｇまたは２Ｇ１に示す電子パッケージ３１１の構造において、該フリップチップパッケージ基板３ｉの第２の回路層２６０または該フリップチップパッケージ基板３ｉの電気接触パッド３６２に、フリップチップ方式で複数の導電バンプ３１及び／またはそれらの半田バンプ３８を用いて電子素子３０を設置し、それらの導電バンプ３１及び／またはそれらの半田バンプ３８をアンダーフィル３２で被覆し、または該電子素子３０を封止層（図示せず）で被覆する。一方、該フリップチップパッケージ基板３の第１の回路層２５０または該フリップチップパッケージ基板３ｉの電気接触パッド３５２には、回路板（図示せず）に外付けするための半田ボールのような導電素子３９が載置さている。
【００４６】
上記電子素子３０は、能動素子、受動素子またはそれらの組み合わせであり、該能動素子は例えば半導体チップであり、該受動素子は例えば電気抵抗、キャパシタ、インダクタンスである。
【００４７】
上記封止層は、ラミネート製造工程用の薄膜、モールド製造工程用の封止材または印刷製造工程用の接着材であってもよく、該封止層の形成材質は、ポリイミド（ＰＩ）、乾燥フィルム（ｄｒｙ  ｆｉｌｍ）、エポキシ（ｅｐｏｘｙ）または封止材であり、特に限定されるものではない。
【００４８】
さらに、該フリップチップパッケージ基板３、３ｉの剛性強度を増加するために該コア層構造２（または該絶縁部２ａ）の厚さＬ（０，８ｍｍから１．２ｍｍまたは１．６ｍｍまで）を増加する場合、該導電部２ｂの端面（該第１の導電柱２２の幅ｄ１または該第２の導電柱２４の幅ｄ２）は、０．０４ｍｍから０．０６ｍｍとなるように設計することができ、従来の穴あけ製造工程における０．１ｍｍまたは０．２ｍｍ以上の孔径よりも遥かに小さくなっている。従って、従来技術と比較すると、該導電部２ｂの端面は、要求に応じて微小化するように設計でき、その上方の回路層（該第１の回路層２５０、３５０または第２の回路層２６０、３６０）の回路配線密度を増加することができ、単位面積内の該電気接触パッド３５２、３６２の数を増加することができる。
【００４９】
また、該絶縁部２ａには基板反りに耐える高剛性の材料が使用可能であるため、該コア層構造２の厚さＬをさらに厚くすることなく（例えば０．８ｍｍに維持し、２つの絶縁層の厚さｔ１、ｔ２はともに０．４ｍｍである）、高剛性強度のフリップチップパッケージ基板３、３ｉを得ることができる。又、該第１の導電柱２２の幅ｄ１または該第２の導電柱２４の幅ｄ２は０．０４ｍｍ〜０．０６ｍｍのままでよい。
【００５０】
また、該コア層構造２のその他の実施例において、該導電部２ｂの導電柱の積層層数、各段導電柱の端面寸法の大きさ（同一であっても異なってもよい）、または該回路層の配置方式等、いずれも要求に応じて設計することができる。例えば図５Ａ〜５Ｃの三層積層構造のように、該導電部５ａ、５ｂ、５ｃは、互いに積層された第１の導電柱２２、第２の導電柱２４、第３の導電柱５０を含み、該３つの導電柱の端面寸法は同一であっても異なってもよく、例えば図５Ａに示す太め、中間、細め、図５Ｂに示す太め、細め、太め、図５Ｃに示す細め、太め、細め等の態様である。さらに、図５Ｄに示すように、該導電部５ａに、第２の回路層２６０を形成しなくてもよい。また、図５Ｅに示すように、該第２の回路層５６の幅ａは、該導電部２ｂの端面幅（または該第２の導電柱２４の幅ｄ２）よりも小さくてもよい。
【００５１】
図３Ａ〜３Ｇは本発明に係るフリップチップパッケージ基板３、３ｉの製造方法の第２の実施例の断面模式図である。本実施例と第１の実施例との差異は、コア層構造の製造工程にある。その他の製造工程は略同様であるため、以下、重複した説明を省略する。
【００５２】
図３Ａに示すように、搭載板２０に第１のレジスト層９１を形成し、パターニング製造工程により該第１のレジスト層９１に複数の第１の開口領域９１０を形成する。
【００５３】
本実施例において、該第１のレジスト層９１はフォトレジストであり、画像転写方法（露光及び現像）によりパターニング開口領域が形成される。
【００５４】
図３Ｂに示すように、該第１のレジスト層９１の第１の開口領域９１０において、電気めっきまたは蒸着により第１の導電柱２２を形成する。
【００５５】
図３Ｃに示すように、該第１のレジスト層９１に第２のレジスト層９２を形成し、パターニング製造工程により、該第２のレジスト層９２に対してそれぞれの該第１の導電柱２２が露出する第２の開口領域９２０を形成する。
【００５６】
本実施例において、該第２のレジスト層９２はフォトレジストであり、画像転写方式（露光及び現像）によりパターニング開口領域が形成される。
【００５７】
さらに、該第２の開口領域９２０の幅は、該第１の開口領域９１０の幅と同一であっても異なってもよい。
【００５８】
図３Ｄに示すように、該第２のレジスト層９２の第２の開口領域９２０に電気めっきまたは蒸着により第２の導電柱２４を形成し、該第２の導電柱２４は該第１の導電柱２２に接触積層されている。
【００５９】
図３Ｅに示すように、該第１、第２のレジスト層９１、９２を除去することで、該第１、第２の導電柱２２、２４を導電部２ｂとする。
【００６０】
図３Ｆに示すように、該搭載板２０に該導電部２ｂを被覆する絶縁部２ａ１を形成することで、該絶縁部２ａ１と該導電部２ｂとをコア層構造２ｉとする。図２Ｄに示すコア層構造２と類似する（該絶縁部２ａ、２ａ１の点で差異がある）。
【００６１】
図３Ｇまたは３Ｇ１に示すように、後続の製造工程は、図２Ｄに続く製造工程であり、例えば図２Ｅないし図２Ｇに示すように、該搭載板２０の除去、該回路部２ｃ、２ｃ１（必要に応じて該導電パッド２２０、２４０を形成する）の形成、及びパッケージ作業（図３Ｈまたは３Ｈ１参照）等の製造工程である。
【００６２】
図４Ａ〜４Ｄは本発明に係るフリップチップパッケージ基板４、４１の製造方法の第３の実施例の断面模式図である。本実施例と第１の実施例との差異は、コア層構造の製造工程にある。その他の製造工程は略同様であるため、以下、重複した説明を省略する。
【００６３】
図４Ａに示すように、対向する第１の側４０ａと第２の側４０ｂとを有する絶縁部４ａを用意し、該絶縁部４ａの第１の側４０ａに複数の第１のスルーホール４１０を形成し、該絶縁部４ａの第２の側４０ａの対応箇所に複数の第２のスルーホール４３０を形成することで、対応する該第１のスルーホール４１０と該第２のスルーホール４３０とを連通させる。
【００６４】
図４Ｂに示すように、該絶縁部４ａの第１の側４０ａと第２の側４０ｂ、及び第１、第２のスルーホール４１０、４３０にシード層８０を形成する。次に、該絶縁部４ａの第１の側４０ａと第２の側４０ｂにそれぞれレジスト層９０を形成する。それらのレジスト層９０には、該第１のスルーホール４１０と、第２のスルーホール４３０とに連通し、または該絶縁部４ａの第１の側４０ａと第２の側４０ｂとの上に一部のシード層８０とを露出させる複数の開口領域９００がそれぞれ形成されている。
【００６５】
図４Ｃに示すように、それらの開口領域９００、該第１のスルーホール４１０、第２のスルーホール４３０に金属材４６を形成し、該第１のスルーホール４１０における金属材４６を第１の導電柱４２とし、該第２のスルーホール４３０における金属材４６を第２の導電柱４４とし、該第１、第２の導電柱４２、４４を導電部４ｂとして一体的に積層成形することで、該絶縁部４ａ及び該複数の導電部４ｂをコア層構造２１１とする。
【００６６】
図４Ｄに示すように、それらのレジスト層９０及びその下のシード層８０を除去することで、それらの開口領域９００における金属材４６を回路部４ｃとすることで、フリップチップパッケージ基板４を形成する。又、該回路部４ｃは、該導電部４ｂに電気的に接続されている。そのうち、該コア層構造２１１は、該第１の側４０ａ、第２の側４０ｂにそれぞれ対応する第１の表面２０ａ、第２の表面２０ｂを有する。
【００６７】
本実施例において、該導電部４ｂ及び該回路部４ｃは、同一の製造工程により一体成形されてなるものである。
【００６８】
さらに、該回路部４ｃは、単層回路態様（図４Ｄまたは４Ｄ１参照）またはビルドアップ態様（図４Ｅまたは図４Ｅ１に示す回路部４ｃ１）であってもよい。
【００６９】
また、該回路部４ｃ、４ｃ１は、図４Ｄまたは４Ｅに示すように、該第１の導電柱４２または第２の導電柱４４に直接電気的に接続されてもよい。また、図４Ｄ１または４Ｅ１に示すように、該回路部４ｃ、４ｃ１は、一体に形成された導電パッド４２０、４４０を介して該第１の導電柱４２または該第２の導電柱４４に間接に電気的に接続されてもよい。
【００７０】
また、図４Ｅまたは図４Ｅ１に示すように、該フリップチップパッケージ基板４、４１の製造工程が完成した後、後続の製造工程は、図２Ｇ、２Ｇ１におけるパッケージ作業のように該電子パッケージ４１１の製造が完成する。
【００７１】
また、本発明は、複数の導電部２ｂ、４ｂと、絶縁部２ａ、２ａ１、４ａと、回路部２ｃ、２ｃ１、４ｃ、４ｃ１とを含むフリップチップパッケージ基板３、３ｉ、４、４１をさらに提供する。
【００７２】
上記の導電部２ｂ、４ｂは、少なくとも互いに接触積層された第１、第２の導電柱２２、２４を有し、該第１、第２の導電柱２２、２４の幅ｄ１、ｄ２は同一であっても異なってもよく、該導電部２ｂの周面は、平面状または凹凸状Ｓとなる。
【００７３】
上記絶縁部２ａ、２ａ１、４ａは、該導電部２ｂ、４ｂを被覆し、該絶縁部２ａ、２ａ１、４ａと該導電部２ｂ、４ｂとをコア層構造２、２ｉ、２１１とする。
【００７４】
一実施例において、該絶縁部２ａ、２ａ１、４ａの形成材質は、誘電材である。例えば、該誘電材は、ガラス繊維を含まない有機誘電材（例えばソルダレジスト材）またはガラス繊維を含まない無機誘電材（例えば絶縁酸化物）である。具体的には、該有機誘電材の種類には、モールド化合物、エポキシモールド樹脂（ＥＭＣ）またはプライマー塗料がさらに含まれる。
【００７５】
上記の回路部２ｃ、２ｃ１、４ｃ、４ｃ１は、該コア層構造２、２ｉ、２１１の第１の表面２０ａ及び第２の表面２０ｂに設けられ該導電部２ｂ、４ｂに電気的に接続されており、単層回路態様（例えば第１の回路層２５０、第２の回路層２６０、または図４Ｄ、４Ｄ１に示す態様）またはビルドアップ態様（例えば第１の回路構造３５、第２の回路構造３６、または図４Ｅ、４Ｅ１に示す態様）であってもよい。
【００７６】
一実施例において、該導電部２ｂ、４ｂは、該回路部２ｃ、２ｃ１、４ｃ、４ｃ１に直接（図２Ｆ、２Ｆ２、３Ｇ、４Ｄ、４Ｅ参照）または間接（図２Ｆ１、２Ｆ３、３Ｇ１、４Ｄ１、４Ｅ１参照）に電気的に接続されている。
本発明により製造された該コア層構造２、２ｉ、２１１によれば、単位面積内の電気接続点の数の増加、より高密度の回路配線、微細ピッチ回路の要求を満たすことができる。具体的な利点は以下の通りである。
【００７７】
第一、単位面積内の電気接続点の数の効果的な増加。具体的には、本発明におけるコア層構造２、２ｉ、２１１の全体の厚さは大きくなっているが、該絶縁部２ａ、２ａ１、４ａの層毎（例えば第１の絶縁層２１、第２の絶縁層２３または該導電柱に対応する層）の厚さは薄型に維持可能である。それ故に、層毎の導電柱端面寸法は微細化に維持可能である。従って、本発明は、該コア層構造２、２ｉ、２１１の導電部２ｂ、４ｂのピッチを微細化させることができ、単位面積内の電気接続点の数を効果的に増加することができる。
【００７８】
第二、回路層の回路のピッチ微細化と配線の高密度化が可能となる。具体的には、本発明におけるコア層構造２、２ｉ、２１１の全体の厚さが大きくなっているが、該絶縁部２ａ、２ａ１、４ａの層毎（例えば第１の絶縁層２１、第２の絶縁層２３または該導電柱に対応する層）の厚さは薄型に維持可能である。それ故に、層毎の導電柱端面寸法は微細化に維持可能である。従って、本発明は、コア層構造２、２ｉ、２１１の導電部２ｂ、４ｂのピッチを微細化することができる。このように、導電柱の端面が該絶縁部２ａ、２ａ１、４ａの表面を占める面積を効果的に減少し、回路層の配線面積を増加し、回路層の回路配線の制限を低減することができ、微細ピッチの回路及び高密度の配線回路の製造が容易となる。
【００７９】
第三、層間の導電部２ｂ、４ｂの製造コストは低くなる。具体的には、本発明におけるコア層構造２、２１１の全体の厚さが大きくなっているが、該絶縁部２ａ、４ａの層毎（例えば第１の絶縁層２１、第２の絶縁層２３または該導電柱に対応する層）の厚さは薄型に維持可能である。それ故に、層毎のスルーホール（例えば第１のスルーホール２１０、４１０、第２のスルーホール２３０、４３０）の成形は簡単かつ素早く完成することができる。又、スルーホール内の導電層の電気めっきまたは充填材の充填のいずれも、良好な品質と高い歩留まりを容易に獲得することができるので、製造コストを効果的に低減することができる。
【００８０】
第四、パッケージ製造工程における反りの課題を効果的に防止することができる。具体的には、本発明におけるコア層構造２、２ｉ、２１１の総厚さが大きくなっているため、良好な剛性により反りの問題を回避して高集積チップのパッケージ要求を満たすだけでなく、単位面積内の電気接続点の数、回路ピッチ微細化と高密度配線等の利点が得られるので、高集積チップのパッケージ要求、後続における安定したパフォーマンスの要求を完全に満たすことができる。
【００８１】
上記のように、本発明に係るフリップチップパッケージ基板の製造方法及びその構造によれば、本発明特有のコア層構造の特徴により、該コア層構造の全体の厚さが大きくなっても、要求に応じて必要とする小さい端面寸法の導電部を製造することができるため、本発明に係るフリップチップパッケージ基板は、半導体パッケージ製造工程における反りを回避可能だけでなく、単位面積内の電気接続点の数を効果的に増加し、回路層の回路ピッチの微細化、回路配線の高密度化、低製造コスト等の利点を有し、高集積寸法チップ（例えばＡＩチップ等）のハイエンドチップパッケージと応用側における安定したパフォーマンスの要求を完全に満たすことができる。
【００８２】
上記のように、これらの実施形態は本発明の原理および効果を例示的に説明するに過ぎず、本発明は、これらによって限定されるものではない。本発明に係る実質的な技術内容は、特許請求の範囲に定義される。本発明は、この技術分野に精通した者により本発明の主旨を逸脱しない範囲で上記実施例を種々に修正や変更されることが可能であり、そうした修正や変更は、本発明の特許請求の範囲に入るものである。
【符号の説明】
【００８３】
１  電子装置
１ａ  フリップチップパッケージ基板
１０  コア層
１００、１００１  導電スルーホール
１００ａ  導電材
１００ｂ  絶縁材
１１  ビルドアップ構造
１１０  回路層
１１１  誘電層
１１２  電気接続点
１２  ソルダレジスト層
１３、１３１、１３１１  半田材料
１８  回路板
１９  半導体チップ
２、２ｉ、２１１  コア層構造
２ａ、２ａ１、４ａ  絶縁部
２ｂ、４ｂ、５ａ、５ｂ、５ｃ  導電部
２ｃ、２Ｃ１、４ｃ、４Ｃ１  回路部
２０  搭載板
２０ａ  第１の表面
２０ｂ  第２の表面
２１  第１の絶縁層
２１ａ    表面
２１０、４１０  第１のスルーホール
２２、４２  第１の導電柱
２２０、２４０、４２０、４４０  導電パッド
２２ａ    端面
２３  第２の絶縁層
２３０、４３０  第２のスルーホール
２４、４４  第２の導電柱
２５０、３５０  第１の回路層
２６０、３６０、５６  第２の回路層
３、３ｉ、４、４１  フリップチップパッケージ基板
３１１、４１１  電子パッケージ
３０  電子素子
３１  導電バンプ
３２  アンダーフィル
３５  第１の回路構造
３５１  第１の誘電層
３５２、３６２  電気接触パッド
３６  第２の回路構造
３６１  第２の誘電層
３７ａ、３７ｂ  絶縁保護層
３８  半田バンプ
３９  導電素子
４０ａ  第１の側
４０ｂ  第２の側
４６  金属材
５０  第３の導電柱
８０  シード層
９０  レジスト層
９００  開口領域
９１  第１のレジスト層
９１０  第１の開口領域
９２  第２のレジスト層
９２０  第２の開口領域
Ｓ  凹凸状
Ｈ、ｈ、Ｌ、ｔ１、ｔ２  厚さ
ａ、ｄ１、ｄ２、ｔ、ｔｉ、ｒ、ｒ１  幅
ｗ  孔径
【図１Ａ】
2019197881.tif 000003
【図１Ｂ】
2019197881.tif 000004
【図１Ｃ】
2019197881.tif 000005
【図１Ｄ】
2019197881.tif 000006
【図２Ａ】
2019197881.tif 000007
【図２Ｂ】
2019197881.tif 000008
【図２Ｂ１】
2019197881.tif 000009
【図２Ｃ】
2019197881.tif 000010
【図２Ｃ１】
2019197881.tif 000011
【図２Ｄ】
2019197881.tif 000012
【図２Ｄ１】
2019197881.tif 000013
【図２Ｅ】
2019197881.tif 000014
【図２Ｅ１】
2019197881.tif 000015
【図２Ｆ】
2019197881.tif 000016
【図２Ｆ１】
2019197881.tif 000017
【図２Ｆ２】
2019197881.tif 000018
【図２Ｆ３】
2019197881.tif 000019
【図２Ｇ】
2019197881.tif 000020
【図２Ｇ１】
2019197881.tif 000021
【図３Ａ】
2019197881.tif 000022
【図３Ｂ】
2019197881.tif 000023
【図３Ｃ】
2019197881.tif 000024
【図３Ｄ】
2019197881.tif 000025
【図３Ｅ】
2019197881.tif 000026
【図３Ｆ】
2019197881.tif 000027
【図３Ｇ】
2019197881.tif 000028
【図３Ｇ１】
2019197881.tif 000029
【図３Ｈ】
2019197881.tif 000030
【図３Ｈ１】
2019197881.tif 000031
【図４Ａ】
2019197881.tif 000032
【図４Ｂ】
2019197881.tif 000033
【図４Ｃ】
2019197881.tif 000034
【図４Ｄ】
2019197881.tif 000035
【図４Ｄ１】
2019197881.tif 000036
【図４Ｅ】
2019197881.tif 000037
【図４Ｅ１】
2019197881.tif 000038
【図５Ａ】
2019197881.tif 000039
【図５Ｂ】
2019197881.tif 000040
【図５Ｃ】
2019197881.tif 000041
【図５Ｄ】
2019197881.tif 000042
【図５Ｅ】
2019197881.tif 000043