(57)【要約】【課題】エラーインジェクション機能のチェックや戻入解析を行うことができ、ＮＡＮＤメモリの開発に用いることができる。【解決手段】ホストコントローラ２０からアクセスされるデバイスコントローラ３０を備え、前記デバイスコントローラ３０に、ＦＰＧＡにより実現され、ＮＡＮＤメモリセル部をアクセスするメモリコントローラ３２と、ＦＰＧＡにより実現され、前記メモリコントローラ３２と前記デバイスコントローラ３０の外部との間の入出力部として機能するインタフェース部３１と、前記メモリコントローラ３２に接続され前記ＮＡＮＤメモリセル部を実現するＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）３３が備えられている。【選択図】図２
2019153118.tif 000002
【特許請求の範囲】
【請求項１】
ホストコントローラからアクセスされるデバイスコントローラを備え、
前記デバイスコントローラに、
ＦＰＧＡにより実現され、ＮＡＮＤメモリセル部をアクセスするメモリコントローラと、
ＦＰＧＡにより実現され、前記メモリコントローラと前記デバイスコントローラの外部との間の入出力部として機能するインタフェース部と、
前記メモリコントローラに接続され前記ＮＡＮＤメモリセル部を実現するＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）と、
が備えられていることを特徴とする評価解析対象メモリ装置。
【請求項２】
前記インタフェース部と前記メモリコントローラ間は、トグルＮＡＮＤ規格のインタフェース部であることを特徴とする請求項１に記載の評価解析対象メモリ装置。
【請求項３】
前記インタフェース部にコンピュータを接続可能であることを特徴とする請求項１または２に記載の評価解析対象メモリ装置。
【請求項４】
前記メモリコントローラには、エラーコレクト回路が備えられることを特徴とする請求項１乃至３のいずれか１項に記載の評価解析対象メモリ装置。
【請求項５】
前記メモリコントローラには、ＦＰＧＡにより実現された、前記ＤＩＭＭのメモリ空間を仮想メモリ空間として管理する仮想メモリ空間制御手段が備えられることを特徴とする請求項１乃至４のいずれか１項に記載の評価解析対象メモリ装置。
【請求項６】
メモリの評価解析用のプログラムを実行する評価解析用コンピュータと、
請求項１乃至５のいずれか１項に記載の評価解析対象メモリ装置と、
前記評価解析用コンピュータと前記評価解析対象メモリ装置との間に接続され、前記評価解析用コンピュータの制御により前記評価解析対象メモリ装置をＮＡＮＤメモリとして評価解析するホストコントローラと
を具備することを特徴とするメモリ評価解析システム。
【請求項７】
前記評価解析対象メモリ装置のインタフェース部に、前記評価解析対象メモリ装置へ不具合設定と戻入解析データを設定する設定用コンピュータを接続したことを特徴とする請求項６に記載のメモリ評価解析システム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、評価解析対象となるメモリを実現した評価解析対象メモリ装置及び、この評価解析対象メモリ装置に対し評価解析を実行するメモリ評価解析システムに関するものである。
【背景技術】
【０００２】
従来、メモリの開発を行う場合には、開発中のメモリが出来上がったときに、出来上がったメモリを用いて評価解析を実行していた。即ち、図１に示すように、開発中の出来上がったメモリを備えるデバイスコントローラ３００を用いる。上記デバイスコントローラ３００に、ホストコントローラ２００を接続し、ホストコントローラ２００にメモリの評価解析用のプログラムを実行する評価解析用コンピュータ１００を接続して、評価解析用コンピュータ１００から所定のシーケンスによって開発中のメモリの評価や解析に関するコマンド（指示）をホストコントローラ２００へ与える。
【０００３】
ホストコントローラ２００には、ＬＳＩ２１０とデバイスコントローラ３００に対するインタフェース部２２０とが備えられている。ＬＳＩ２１０は、評価解析用コンピュータ１００のコマンドに基づき開発中のメモリの制御を行う信号を出力し、また、開発中のメモリ側から到来する信号を受け取り、必要なデータを評価解析用コンピュータ１００へ送出する。インタフェース部２２０は、デバイスコントローラ３００との間では、デバイスコントローラ３００のインタフェース部の規格に対応する規格によって入出力を行うようにＦＰＧＡにより実現されるものである。
【０００４】
デバイスコントローラ３００には、開発中のメモリであるトグル（Ｔｏｇｇｌｅ）ＮＡＮＤＬＳＩ３２０が評価解析対象として設けられている。デバイスコントローラ３００には、更に、トグルＮＡＮＤＬＳＩ３２０に対しトグル規格によりアクセスしメモリ制御を行うインタフェース部３１０が備えられている。インタフェース部３１０は、ＦＰＧＡにより実現され、上記ホストコントローラ２００のインタフェース部２２０との間の入出力部として機能する。
【０００５】
しかしながら、上記のようなメモリ評価解析システムでは、開発中であるとは言え、トグルＮＡＮＤメモリとして動作するトグルＮＡＮＤＬＳＩ３２０が出来るまでは評価解析ができないという問題があった。
【０００６】
また、特許文献１には、ＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）とメモリコントローラを有するメモリシステムが開示されている。このメモリシステムは、ＳＤＲＡＭ  ＤＩＭＭ用のメモリソケット、メモリバスパターン、およびメモリバッファを含むプリント回路基板（ＰＣＢ）上に実装されることができるものである。メモリコントローラエミュレータは、プログラマブルロジックデバイス（ＰＬＤ）である。メモリコントローラエミュレータは、ＵＳＢ（ユニバーサルシリアルバス）入力を備え、このＵＳＢ入力は、エミュレータの構成を「オンザフライ」で変更するために、ＮＴワークステーション等のコンピュータ（図示せず）に接続することができることが開示されている。メモリシステム１００は、電子素子技術連合評議会（ＪＥＤＥＣ）によって発行された「ＳＳＴＬ−２」規格に準拠するものである。このメモリシステムによれば、メモリ技術サポート用のインフラストラクチャが構築される前に、メモリテストを実行することができる。
【０００７】
また特許文献２には、ターゲット基板から入力されるフラッシュメモリコマンドシーケンスをフラッシュメモリコマンド解析部が検知し、それに応じた処理をコントローラが制御プログラム用メモリに格納されたプログラムに基づき実行し、実体はＲＡＭであるエミュレーションメモリをターゲット基板からはフラッシュメモリであるように見せるエミュレーション装置が開示されている。このエミュレーション装置では、フラッシュメモリコマンド解析部は書き換え可能なＦＰＬＡ上に形成されており、メーカー毎のコマンドシーケンスの相違を容易に吸収することが可能であり、また、デバッガコマンド検出部は、ターゲットＣＰＵからの要求を検出し、ターゲット基板側からエミュレーションメモリをＲＡＭとして取り扱うことを可能としている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２‐３６６４４７号公報
【特許文献２】特開平１１‐２８２７１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記の特許文献１によれば、メモリシステムはＤＩＭＭであり、このＤＩＭＭを前提とした「ＳＳＴＬ−２」規格に準拠するものであるため、ＮＡＮＤメモリに適用できないものであった。更に、特許文献２に記載のものでは、メモリ容量や速度がＮＡＮＤメモリに対応できないものであった。
【００１０】
本発明は上記のようなメモリ評価解析システムの現状に鑑みてなされたもので、その目的は、エラーインジェクション機能のチェックや戻入解析を行うことができ、ＮＡＮＤメモリの開発に用いると好適な評価解析対象メモリ装置及びメモリ評価解析システムを提供することである。
【課題を解決するための手段】
【００１１】
本発明に係る評価解析対象メモリ装置は、ホストコントローラからアクセスされるデバイスコントローラを備え、前記デバイスコントローラに、ＦＰＧＡにより実現され、ＮＡＮＤメモリセル部をアクセスするメモリコントローラと、ＦＰＧＡにより実現され、前記メモリコントローラと前記デバイスコントローラの外部との間の入出力部として機能するインタフェース部と、前記メモリコントローラに接続され前記ＮＡＮＤメモリセル部を実現するＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）とが備えられていることを特徴とする。
【００１２】
本発明に係る評価解析対象メモリ装置では、前記インタフェース部と前記メモリコントローラ間は、トグルＮＡＮＤ規格のインタフェース部であることを特徴とする。
【００１３】
本発明に係る評価解析対象メモリ装置では、前記インタフェース部にコンピュータを接続可能であることを特徴とする。
【００１４】
本発明に係る評価解析対象メモリ装置では、前記メモリコントローラには、エラーコレクト回路が備えられることを特徴とする。
【００１５】
本発明に係る評価解析対象メモリ装置では、前記メモリコントローラには、ＦＰＧＡにより実現された、前記ＤＩＭＭのメモリ空間を仮想メモリ空間として管理する仮想メモリ空間制御手段が備えられることを特徴とする。
【００１６】
本発明に係るメモリ評価解析システムは、メモリの評価解析用のプログラムを実行する評価解析用コンピュータと、請求項１乃至４のいずれか１項に記載の評価解析対象メモリ装置と、前記評価解析用コンピュータと前記評価解析対象メモリ装置との間に接続され、前記評価解析用コンピュータの制御により前記評価解析対象メモリ装置をＮＡＮＤメモリとして評価解析するホストコントローラとを具備することを特徴とする。
【００１７】
本発明に係るメモリ評価解析システムでは、前記評価解析対象メモリ装置のインタフェース部に、前記評価解析対象メモリ装置へ不具合設定と戻入解析データを設定する設定用コンピュータを接続したことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、ＤＩＭＭによって大容量のＮＡＮＤメモリと同じ規格で動作する評価解析対象メモリ装置を実現することができ、ＮＡＮＤメモリの開発に用いると好適である。
【００１９】
また、本発明によれば、インタフェース部にコンピュータを接続可能であり、上記評価解析対象メモリ装置へ不具合設定と戻入解析データを設定する設定用コンピュータを接続することにより、デバイスコントローラのハードウエア開発、デバイスコントローラのファームウエア開発、ホストコントローラのハードウエア開発、ホストコントローラのファームウエア開発を実動作に近いスピードで実現でき、開発期間を大幅に短縮することが可能である。
【図面の簡単な説明】
【００２０】
【図１】従来のメモリ評価解析システムを示すブロック図。
【図２】本発明の実施形態に係るメモリ評価解析システムを示すブロック図。
【図３】本発明の実施形態に係る評価解析対象メモリ装置における内部構成を示すブロック図。
【図４】本発明の実施形態に係る評価解析対象メモリ装置において実現される仮想メモリ空間の説明図。
【図５】本発明の実施形態に係るメモリ評価解析システムにおける動作を説明するためのフローチャート。
【発明を実施するための形態】
【００２１】
以下添付図面を参照して、本発明に係る評価解析対象メモリ装置及びメモリ評価解析システムの実施形態を説明する。各図において同一の構成要素には、同一の符号を付して重複する説明を省略する。図２には、本発明の実施形態に係る評価解析対象メモリ装置を用いて構成した本発明の実施形態に係るメモリ評価解析システムの構成図が示されている。本実施形態のメモリ評価解析システムは、評価解析用コンピュータ１０と、ホストコントローラ２０と、デバイスコントローラ３０と、設定用コンピュータ４０が備えられる。評価解析用コンピュータ１０にはホストコントローラ２０が接続され、ホストコントローラ２０にはデバイスコントローラ３０が接続され、デバイスコントローラ３０には設定用コンピュータ４０が接続されている。ここで、デバイスコントローラ３０は、ホストコントローラ２０からアクセスされる。
【００２２】
上記デバイスコントローラ３０には、インタフェース部３１とメモリコントローラ３２とＤＩＭＭ３３とが備えられている。メモリコントローラ３２は、ＦＰＧＡにより実現され、ＮＡＮＤメモリセル部であるＤＩＭＭ３３をアクセスするものである。インタフェース部３１は、ＦＰＧＡにより実現され、上記メモリコントローラ３２と上記デバイスコントローラ３０の外部の入出力部として機能する。このインタフェース部３１とメモリコントローラ３２は、トグル（Ｔｏｇｇｌｅ）ＮＡＮＤ規格のインタフェース部とすることができる。このインタフェース部３１とメモリコントローラ３２との間は、トグル（Ｔｏｇｇｌｅ）ＮＡＮＤ規格以外の、例えば、ＯＮＦＩ規格などの規格とすることができる。
【００２３】
ＤＩＭＭ３３は、上記メモリコントローラ３２に接続され上記ＮＡＮＤメモリを実現するものであり、ＤＩＭＭスロットにＤＲＡＭがセットされた所要の容量のＮＡＮＤメモリとして機能するものである。上記メモリコントローラ３２の機能として、図３に示すように、アドレス回路３２１、制御回路３２２、入出力回路３２３、エラーコレクト回路３２４が備えられるとき、これらの回路機能がＦＰＧＡにより実現される。アドレス回路３２１、制御回路３２２、入出力回路３２３、エラーコレクト回路３２４、の機能は例えば、以下の通りである。
【００２４】
上記メモリコントローラ３２は、制御回路３２２を介してＮＡＮＤメモリセル部として機能するＤＩＭＭ３３へのアクセスを制御するために、インタフェース部３１から制御信号を受信する。制御回路３２２は、ＮＡＮＤメモリセル部として機能するＤＩＭＭ３３への読み出し、書き込み及び消去動作のようなメモリ動作を管理する。制御回路３２２により送られアドレス回路３２１により出力されたアドレス信号に応じて、ＮＡＮＤメモリセル部がアクセスされ、一つ或いはそれ以上のターゲットメモリセルへとアクセスが向けられる。入出力回路３２３は、インタフェース部３１との間における入出力を司る機能を有する部分であり、トグルＮＡＮＤ規格のインタフェース部の主要な機能の一つを構成する。エラーコレクト回路３２４は、入力されたデータにエラー訂正ビットを付加する機能を有する回路であり、通常はＥＣＣ回路として実現されるが、特にＥＣＣに限定されない。
【００２５】
インタフェース部３１には、上記評価解析対象メモリ装置へ不具合設定と戻入解析データを設定する設定用コンピュータ４０を接続することができる。インタフェース部３１は、不具合設定と戻入解析データを適宜なタイミングで受けて、不具合状態となる回路構成をＦＰＧＡにより実現する。戻入解析データは、不良品などとして返品されたＮＡＮＤメモリを解析して得られた不具合を設定するデータである。
【００２６】
メモリコントローラ３２には、ＦＰＧＡにより実現された、上記ＤＩＭＭ３３のメモリ空間を仮想メモリ空間として管理する仮想メモリ空間制御手段６０が備えられる。図４に示されるように、ＮＡＮＤメモリセル部として機能するＤＩＭＭ３３による物理メモリ空間５０に対し、より大きな仮想メモリ空間５５を設定し、ＭＭＵ６１やＴＬＢ６２によりホストコントローラ２０側から送られる仮想アドレスを変換して物理メモリ空間５０へのアクセスを行う。これによってＤＩＭＭ３３による容量以上の大きな容量のＮＡＮＤメモリセル部として機能する機構を実現することができる。
【００２７】
ホストコントローラ２０に接続されているメモリの評価解析用のプログラムを実行する評価解析用コンピュータ１０は、所定のシーケンスによって開発中のメモリの評価や解析に関するコマンド（指示）をホストコントローラ２０へ与えるものである。
【００２８】
ホストコントローラ２０には、ＬＳＩ２１とデバイスコントローラ３０に対するインタフェース部２２とが備えられている。ＬＳＩ２１は、評価解析用コンピュータ１０のコマンドに基づき開発中のメモリの制御を行う信号を出力し、また、開発中のメモリ側から到来する信号を受け取り、必要なデータを評価解析用コンピュータ１０へ送出する。従って、ＬＳＩ２１はハードウエア及びファームウエアにより実現される。インタフェース部２２は、デバイスコントローラ３０との間では、デバイスコントローラ３０のインタフェース部の規格に対応する規格であるトグル規格によって入出力を行うようにＦＰＧＡにより実現されるものである。
【００２９】
以上のように構成されたデバイスコントローラ３０は、評価解析対象メモリ装置である。従って、ホストコントローラ２０は、上記評価解析用コンピュータ１０と上記評価解析対象メモリ装置との間に接続され、上記評価解析用コンピュータ１０の制御により上記評価解析対象メモリ装置をＮＡＮＤメモリとして評価解析するものである。
【００３０】
上記のメモリ評価解析システムでは、図５に示されるフローチャートによりメモリ評価解析が行われる。メモリ評価解析システムのＦＰＧＡにより構成される構成はでき上がっているものとする。まず、評価解析用コンピュータ１０により、ＦＰＧＡであるインタフェース部２２、インタフェース部３１、メモリコントローラ３２へ設定情報を与えて上述の通りの所要機能を有するインタフェース部２２、インタフェース部３１、メモリコントローラ３２を実現する（Ｓ１１）。
【００３１】
上記ステップＳ１１により上述の通りの所要機能を有するインタフェース部２２、インタフェース部３１、メモリコントローラ３２が実現されると、トグルＮＡＮＤメモリへの評価解析が可能であるので、メモリの評価解析用のプログラムを有する評価解析用コンピュータ１０は、このプログラムに基づき所定のシーケンスによって開発中のメモリの評価や解析に関するコマンド（指示）を送出して評価解析対象メモリ装置をＮＡＮＤメモリとして評価解析する（Ｓ１２）。このときに、設定用コンピュータ４０は、任意のときに上記評価解析対象メモリ装置へ不具合設定と戻入解析データを設定することができる（Ｓ１３）。評価解析の終了をステップＳ１４において検出し、終了でなければステップＳ１２へ戻って動作を続け、ステップＳ１４において終了と判定するとエンドなる。なお、上記フローチャートにおいて、ステップＳ１１とステップＳ１２とは、時間的に連続している必要はなく、全く無関係に各ステップが実行され得るものである。
【符号の説明】
【００３２】
１０  評価解析用コンピュータ
２０  ホストコントローラ
２１  ＬＳＩ
２２  インタフェース部
３０  デバイスコントローラ
３１  インタフェース部
３２  メモリコントローラ
４０  設定用コンピュータ
５０  物理メモリ空間
５５  仮想メモリ空間
６０  仮想メモリ空間制御手段
３２１  アドレス回路
３２２  制御回路
３２３  入出力回路
３２４  エラーコレクト回路
【図１】
2019153118.tif 000003
【図２】
2019153118.tif 000004
【図３】
2019153118.tif 000005
【図４】
2019153118.tif 000006
【図５】
2019153118.tif 000007