(57)【要約】【課題】透明ディスプレイの透明領域の面積を増加させる。【解決手段】画素は、それぞれ、透明な第１領域と第１領域と異なる第２領域とを含む。電源供給配線は、複数の画素それぞれの第２領域を通過し、複数の画素の外側において電源配線に接続されている。画素のそれぞれは、第１領域及び第２領域それぞれの少なくとも一部を覆う透明上部電極と、第２領域内に配置されている反射下部電極と、透明上部電極と反射下部電極との間に配置され、与えられた電流により発光する発光膜と、第２領域において反射下部電極よりも下側に配置された透明酸化物のチャネル部を含む薄膜トランジスタと、チャネル部よりも低抵抗であり、補助配線と透明上部電極とを相互接続する、上記透明酸化物の透明低抵抗膜と、を含む。透明低抵抗膜は、透明上部電極と第１領域で接続されている。【選択図】図５Ａ
2019153569.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、透明な第１領域と前記第１領域と異なる第２領域とをそれぞれが含む、複数の画素と、
前記複数の画素それぞれの前記第２領域を通過し、前記複数の画素の外側において電源配線に接続されている、電源電位供給配線と、
を含み、
前記複数の画素のそれぞれは、
前記第１領域及び前記第２領域それぞれの少なくとも一部を覆う透明上部電極と、
前記第２領域内に配置されている反射下部電極と、
前記透明上部電極と前記反射下部電極との間に配置され、与えられた電流により発光する発光膜と、
前記第２領域において前記反射下部電極よりも下側に配置され、透明酸化物のチャネル部を含む、薄膜トランジスタと、
前記チャネル部を含む前記透明酸化物からなる酸化物膜から分離され、前記チャネル部よりも低抵抗であり、前記電源電位供給配線と前記透明上部電極とを相互接続する、前記透明酸化物の透明低抵抗膜と、を含み、
前記透明低抵抗膜は、前記透明上部電極と前記第１領域で接続され、
前記透明低抵抗膜は、前記電源電位供給配線と前記第２領域で接続されている、
表示装置。
【請求項２】
請求項１に記載の表示装置であって、
前記透明上部電極は、前記複数の画素を覆い前記複数の画素の外側において前記電源配線に接続されている透明導体膜、の一部であり、前記第１領域及び前記第２領域それぞれの全領域を覆う、
表示装置。
【請求項３】
請求項１に記載の表示装置であって、
前記複数の画素のそれぞれは、前記薄膜トランジスタのゲート電極と、前記薄膜トランジスタのソース電極又はドレイン電極である第２電極との間の保持容量を含み、
前記保持容量は、
前記ゲート電極に前記第２領域で接続され前記第１領域まで延びている第１透明容量電極と、
前記チャネル部を含む前記酸化物膜の一部であり、前記第２電極との前記酸化物膜のコンタクト領域から連続して前記第１領域まで延びており、前記チャネル部よりも低抵抗である、第２透明容量電極と、
前記第１透明容量電極と前記第２透明容量電極との間の絶縁膜と、を含み、
前記第１透明容量電極の少なくとも一部と、前記第２透明容量電極の少なくとも一部とは、前記第１領域において前記絶縁膜を介して対向している、
表示装置。
【請求項４】
請求項３に記載の表示装置であって、
前記透明低抵抗膜及び前記第２透明容量電極におけるＸＰＳスペクトルのインジウム３ｄ５／２軌道起因のピーク位置が、前記透明酸化物のチャネル部におけるＸＰＳスペクトルのインジウム３ｄ５／２軌道起因のピーク位置よりも低エネルギ側にシフトしている、又は、
ガリウム２ｐ３／２軌道起因のピーク位置が、前記透明酸化物のチャネル部におけるＸＰＳスペクトルのガリウム２ｐ３／２軌道起因のピーク位置よりも低エネルギ側にシフトしている、又は、
亜鉛２ｐ３／２軌道起因のピーク位置が、前記透明酸化物のチャネル部におけるＸＰＳスペクトルの亜鉛２ｐ３／２軌道起因のピーク位置よりも低エネルギ側にシフトしている、表示装置。
【請求項５】
請求項３に記載の表示装置であって、
前記透明低抵抗膜及び前記第２透明容量電極におけるＸＰＳスペクトルのインジウム３ｄ５／２軌道起因のピーク位置が、４４４．５ｅＶよりも低エネルギ側に位置している、
表示装置。
【請求項６】
請求項３に記載の表示装置であって、
前記透明低抵抗膜及び前記第２透明容量電極におけるインジウム３ｄ５／２軌道起因のＸＰＳスペクトルが、４４４．０ｅＶよりも低エネルギ側にサブピークを有する、
表示装置。
【請求項７】
請求項１に記載の表示装置であって、
前記透明酸化物はＩＧＺＯであり、
前記透明低抵抗膜は、前記チャネル部よりも酸素欠損が多い、
表示装置。
【請求項８】
請求項１に記載の表示装置であって、
前記電源電位供給配線は、前記反射下部電極よりも下側において、前記反射下部電極に覆われている領域を通過する、
表示装置。
【請求項９】
請求項８に記載の表示装置であって、
前記電源電位供給配線は、前記薄膜トランジスタのソース電極及びドレイン電極と同一材料で形成されており、前記ソース電極及びドレイン電極と同一の絶縁層上に形成されている、
表示装置。
【請求項１０】
請求項１に記載の表示装置であって、
前記電源電位供給配線は、前記反射下部電極と同一の金属膜で形成されている、
表示装置。
【請求項１１】
請求項１又は請求項３に記載の表示装置であって、
前記薄膜トランジスタのゲート電極は、前記チャネル部と前記反射下部電極との間の層に形成されている、
表示装置。
【請求項１２】
請求項１１に記載の表示装置であって、
前記透明低抵抗膜におけるＸＰＳ（Ｘ−ｒａｙ  ｐｈｏｔｏｅｌｅｃｔｒｏｎ  ｓｐｅｃｔｒｏｓｃｏｐｙ）スペクトルのインジウム３ｄ５／２軌道起因のピーク位置が、前記ゲート電極に覆われ前記ゲート電極よりも下側に存在する前記透明酸化物におけるＸＰＳスペクトルのインジウム３ｄ５／２軌道起因のピーク位置よりも低エネルギ側にシフトしている、又は、
ガリウム２ｐ３／２軌道起因のピーク位置が、前記ゲート電極に覆われ、前記ゲート電極よりも下側に存在する前記透明酸化物におけるＸＰＳスペクトルのガリウム２ｐ３／２軌道起因のピーク位置よりも低エネルギ側にシフトしている、又は、
亜鉛２ｐ３／２軌道起因のピーク位置が、前記ゲート電極に覆われ、前記ゲート電極よりも下側に存在する前記透明酸化物におけるＸＰＳスペクトルの亜鉛２ｐ３／２軌道起因のピーク位置よりも低エネルギ側にシフトしている、
表示装置。
【請求項１３】
請求項１１に記載の表示装置であって、
前記透明低抵抗膜におけるＸＰＳスペクトルのインジウム３ｄ５／２軌道起因のピーク位置が、４４４．５ｅＶよりも低エネルギ側に位置している、
表示装置。
【請求項１４】
請求項１１に記載の表示装置であって、
前記透明低抵抗膜におけるインジウム３ｄ５／２軌道起因のＸＰＳスペクトルが、４４４．０ｅＶよりも低エネルギ側にサブピークを有する、
表示装置。
【請求項１５】
請求項１に記載の表示装置であって、
前記透明低抵抗膜のシート抵抗値は、１ＭΩ以下である、
表示装置。
【請求項１６】
基板と、
前記基板上に形成され、それぞれが、光を透過させる第１領域と、前記第１領域と異なる第２領域と、を含む複数の画素と、
を含み、
前記複数の画素のそれぞれは、
前記第１領域及び前記第２領域のそれぞれの少なくとも一部を覆う透明上部電極と、
前記第２領域内に配置されている反射下部電極と、
前記透明上部電極と前記反射下部電極との間に配置され、与えられた電流により発光する発光膜と、
前記第２領域において前記反射下部電極よりも下側に配置され、ゲート電極と、ソース電極と、ドレイン電極と、チャネル部を含む透明酸化物で構成された酸化物膜と、を含む、薄膜トランジスタと、
前記ゲート電極に前記第２領域内で接続され、前記第１領域まで延びている第１透明容量電極と、
前記酸化物膜の一部であって、前記ソース電極又は前記ドレイン電極である第２電極との前記酸化物膜のコンタクト領域から連続して前記第１領域まで延びており、前記チャネル部よりも低抵抗である、第２透明容量電極と、
前記第１透明容量電極と前記第２透明容量電極との間の絶縁膜と、を含み、
前記第１透明容量電極の少なくとも一部と前記第２透明容量電極の少なくとも一部とは、前記第１領域において前記絶縁膜を介して対向し、前記ゲート電極と前記第２電極との間の保持容量を構成している、
表示装置。
【請求項１７】
請求項１６に記載の表示装置であって、
前記透明上部電極は、前記複数の画素を覆い前記複数の画素の外側において電源配線に接続されている透明導体膜の一部であって、前記第１領域及び前記第２領域それぞれの全領域を覆う、
表示装置。
【請求項１８】
請求項１７に記載の表示装置であって、
前記透明導体膜は、前記複数の画素の外側において電源配線に接続されており、
前記複数の画素のそれぞれは、
前記複数の画素それぞれの前記第２領域を通過し、前記複数の画素の外側において電源配線に接続されている、補助配線と、
前記第１透明容量電極と同一材料で同一絶縁層上に形成され、前記第１透明容量電極から離間し、前記透明上部電極と前記第１領域において接続し、前記補助配線に前記第２領域で接続している、透明相互接続部と、をさらに含む、
表示装置。
【請求項１９】
請求項１６に記載の表示装置であって、
前記第２透明容量電極のシート抵抗値は、前記チャネル部のＯＮ抵抗値以下である、
表示装置。
【請求項２０】
請求項１６に記載の表示装置であって、
前記薄膜トランジスタのゲート電極は、前記チャネル部と前記反射下部電極との間の層に形成されている、
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、表示装置に関する。
【背景技術】
【０００２】
ディスプレイの裏側の背景を見せつつ画像を表示する透明ディスプレイが提案されている。透明ディスプレイは、例えば、自動車の窓やショウウィンドウ等で利用することができる。透明ディスプレイは、自発光素子、例えば、ＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）素子を使用することができる。ＯＬＥＤ素子は電流駆動型の自発光素子であるため、バックライトが不要となる上に、低消費電力、高視野角、高コントラスト比が得られるなどのメリットがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開２０１５／０１７９９７４号
【特許文献２】米国特許出願公開２０１６／００１３２５６号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
透明表示装置は、自発光素子の画素回路（配線を含む）のため、その一部が不透明となり得る。したがって、自発光素子を適切に制御しつつ、透明表示装置の透明領域の面積を増加させることができる技術が望まれる。
【課題を解決するための手段】
【０００５】
本開示の一態様は、基板と、前記基板上に形成され、透明な第１領域と前記第１領域と異なる第２領域とをそれぞれが含む、複数の画素と、前記複数の画素それぞれの前記第２領域を通過し、前記複数の画素の外側において電源配線に接続されている、電源電位供給配線と、を含み、前記複数の画素のそれぞれは、前記第１領域及び前記第２領域それぞれの少なくとも一部を覆う透明上部電極と、前記第２領域内に配置されている反射下部電極と、前記透明上部電極と前記反射下部電極との間に配置され、与えられた電流により発光する発光膜と、前記第２領域において前記反射下部電極よりも下側に配置され、透明酸化物のチャネル部を含む、薄膜トランジスタと、前記チャネル部を含む前記透明酸化物からなる酸化物膜から分離され、前記チャネル部よりも低抵抗であり、前記電源電位供給配線と前記透明上部電極とを相互接続する、前記透明酸化物の透明低抵抗膜と、を含み、前記透明低抵抗膜は、前記透明上部電極と前記第１領域で接続され、前記透明低抵抗膜は、前記電源電位供給配線と前記第２領域で接続されている、表示装置である。
【発明の効果】
【０００６】
本開示の一態様によれば、透明表示装置の透明領域の面積を増加させることができる。
【図面の簡単な説明】
【０００７】
【図１】ＯＬＥＤ表示装置の構成例を模式的に示す。
【図２Ａ】画素回路の構成例を示す。
【図２Ｂ】画素回路の他の構成例を示す。
【図２Ｃ】画素回路の他の構成例を示す。
【図３】副画素のカソード電極が含まれる透明導電膜と、カソード電源配線との接続を模式的に示す。
【図４】主画素の構成例を模式的に示す平面図である。
【図５Ａ】副画素の構成例を模式的に示す平面図である。
【図５Ｂ】図５ＡにおけるＶＢ−ＶＢ切断線での断面図である。
【図６Ａ】副画素の構成要素の作成方法の工程を示す。
【図６Ｂ】副画素の構成要素の作成方法の工程を示す。
【図６Ｃ】副画素の構成要素の作成方法の工程を示す。
【図６Ｄ】副画素の構成要素の作成方法の工程を示す。
【図６Ｅ】副画素の構成要素の作成方法の工程を示す。
【図７Ａ】副画素の他の構成例を示す平面図である。
【図７Ｂ】図７ＡにおけるＶＩＩＢ−ＶＩＩＢ切断線での断面図である。
【図８Ａ】副画素の構成要素の作成方法の工程を示す。
【図８Ｂ】副画素の構成要素の作成方法の工程を示す。
【図８Ｃ】副画素の構成要素の作成方法の工程を示す。
【図８Ｄ】副画素の構成要素の作成方法の工程を示す。
【図８Ｅ】副画素の構成要素の作成方法の工程を示す。
【図９Ａ】副画素の他の構成例を示す平面図である。
【図９Ｂ】図９ＡにおけるＩＸＢ−ＩＸＢ切断線での断面図である。
【図１０】副画素の他の構成例を示す断面図である。
【図１１】副画素の他の構成例を示す断面である。
【図１２】膜厚７０ｎｍのＩＧＺＯ膜に様々な高周波パワーでＨｅプラズマ処理を施した場合における、低抵抗ＩＧＺＯ膜の光透過率の波長依存性を測定した結果である。
【図１３Ａ】図１２で示したｘＩＧＺＯ膜を用いて行ったＸ−ｒａｙ  ｐｈｏｔｏｅｌｅｃｔｒｏｎ  ｓｐｅｃｔｒｏｓｃｏｐｙ（ＸＰＳ）分析の結果を示す。
【図１３Ｂ】図１２で示したＩＧＺＯ膜を用いて行ったＸＰＳ分析の結果を示す。
【図１３Ｃ】図１２で示したＩＧＺＯ膜を用いて行ったＸＰＳ分析の結果を示す。
【図１３Ｄ】図１２で示したＩＧＺＯ膜を用いて行ったＸＰＳ分析の結果を示す。
【図１４】１７００Ｗの高周波パワーでＨｅプラズマ処理を行った低抵抗ＩＧＺＯ膜のＸＰＳ信号である。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照して本開示の実施形態を説明する。本実施形態は本開示を実現するための一例に過ぎず、本開示の技術的範囲を限定するものではないことに注意すべきである。各図において共通の構成については同一の参照符号が付されている。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。
【０００９】
［透明表示装置の全体構成］
図１を参照して、本実施形態に係る、透明表示装置の全体構成を説明する。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。以下において、透明表示装置の例として、ＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）表示装置を説明するが、本開示の特徴は、量子ドット表示装置等、ＯＬＥＤ表示装置と異なる任意の種類の自発光型表示装置に適用することができる。
【００１０】
図１は、ＯＬＥＤ表示装置１０の構成例を模式的に示す。ＯＬＥＤ表示装置１０は、ＯＬＥＤ表示パネルと制御装置とを含む。ＯＬＥＤ表示パネルは、発光素子が形成されるＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）基板１００と、ＯＬＥＤ素子を封止する封止基板２００と、ＴＦＴ基板１００と封止基板２００とを接合する接合部（ガラスフリットシール部）３００を含む。ＴＦＴ基板１００と封止基板２００との間には、例えば、乾燥空気が封入されており、接合部３００により封止されている。
【００１１】
ＴＦＴ基板１００の表示領域１２５の外側のカソード電極形成領域１１４の周囲に、走査ドライバ１３１、エミッションドライバ１３２、保護回路１３３、及びドライバＩＣ１３４が配置されている。これらは、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）１３５を介して外部の機器と接続される。
【００１２】
走査ドライバ１３１はＴＦＴ基板１００の走査線を駆動する。エミッションドライバ１３２は、エミッション制御線を駆動して、各副画素の発光期間を制御する。保護回路１３３は素子を静電気放電から保護する。ドライバＩＣ１３４は、例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）を用いて実装される。
【００１３】
ドライバＩＣ１３４は、表示制御機能を有する。ドライバＩＣ１３４は、走査ドライバ１３１及びエミッションドライバ１３２に電源及びタイミング信号（制御信号）を与え、さらに、データ線に映像データに対応する信号を与える。
【００１４】
以下において、赤（Ｒ）、緑（Ｇ）、又は青（Ｂ）の三色の副画素からなる画素を、主画素と呼ぶ。副画素及び主画素を、それぞれ、画素と呼ぶことがある。本開示の特徴は、上記３色と異なる色セットの表示装置に適用することができ、白黒表示の表示装置に適用することもできる。
【００１５】
［画素回路］
ＴＦＴ基板１００上には、複数の副画素のアノード電極にそれぞれ供給する電流を制御する複数の画素回路が形成されている。図２Ａは、画素回路の構成例を示す。各画素回路は、第１のトランジスタＴ１と、第２のトランジスタＴ２と、第３のトランジスタＴ３と、保持容量Ｃ１とを含む。画素回路は、ＯＬＥＤ素子Ｅ１（発光素子）の発光を制御する。トランジスタは、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）である。以下、第１のトランジスタＴ１〜第３のトランジスタＴ３をそれぞれトランジスタＴ１〜トランジスタＴ３と略記する。
【００１６】
トランジスタＴ２は副画素選択用のスイッチである。トランジスタＴ２はｎチャネル型ＴＦＴであり、ゲート端子は、走査線１０６に接続されている。ドレイン端子は、データ線１０５に接続されている。ソース端子は、トランジスタＴ１のゲート端子に接続されている。
【００１７】
トランジスタＴ１はＯＬＥＤ素子（自発光素子）Ｅ１の駆動用のトランジスタ（駆動ＴＦＴ）である。トランジスタＴ１はｎチャネル型ＴＦＴであり、そのゲート端子はトランジスタＴ２のソース端子に接続されている。トランジスタＴ１のドレイン端子は電源線１０８（Ｖｄｄ）に接続されている。ソース端子は、トランジスタＴ３のドレイン端子に接続されている。トランジスタＴ１のゲート端子とソース端子との間に保持容量Ｃ１が形成されている。
【００１８】
トランジスタＴ３は、ＯＬＥＤ素子Ｅ１への駆動電流の供給と停止を制御するスイッチである。トランジスタＴ３はｎチャネル型ＴＦＴであり、ゲート端子はエミッション制御線１０７に接続されている。トランジスタＴ３のドレイン端子はトランジスタＴ１のソース端子に接続されている。ソース端子は、ＯＬＥＤ素子Ｅ１に接続されている。
【００１９】
次に、画素回路の動作を説明する。走査ドライバ１３１が走査線１０６に選択パルスを出力し、トランジスタＴ２をＯＮ状態にする。データ線１０５を介してドライバＩＣ１３４から供給されたデータ電圧は、保持容量Ｃ１に格納される。保持容量Ｃ１は、格納された電圧を、１フレーム期間を通じて保持する。保持電圧によって、トランジスタＴ１のコンダクタンスがアナログ的に変化し、トランジスタＴ１は、発光諧調に対応した順バイアス電流をＯＬＥＤ素子Ｅ１に供給する。電流は、ＯＬＥＤ素子Ｅ１からカソード電源配線１１０（Ｖｓｓ）に流れる。カソード電源配線１１０は、カソード電極に所定の電位Ｖｓｓを与える。
【００２０】
トランジスタＴ３は、駆動電流の供給経路上に位置する。エミッションドライバ１３２は、エミッション制御線１０７に制御信号を出力して、トランジスタＴ３ＯＮ／ＯＦＦ状態を制御する。トランジスタＴ３がＯＮ状態のとき、駆動電流がＯＬＥＤ素子Ｅ１に供給される。トランジスタＴ３がＯＦＦ状態のとき、この供給が停止される。トランジスタＴ３のＯＮ／ＯＦＦを制御することにより、１フィールド周期内の点灯期間（デューティ比）を制御することができる。
【００２１】
図２Ｂは、画素回路の他の構成例を示す。当該画素回路は、図２ＡのエミッショントランジスタＴ３に代えて、リセットトランジスタＴ４を有する。リセットトランジスタＴ４は、基準電圧供給線１１１とＯＬＥＤ素子Ｅ１のアノードとの電気的接続を制御する。リセットトランジスタＴ４のゲートにリセット制御線１０９からリセット制御信号が供給されることによりこの制御が行われる。
【００２２】
リセットトランジスタＴ４は、様々な目的で使用することができる。リセットトランジスタＴ４は、例えば、ＯＬＥＤ素子Ｅ１間のリーク電流によるクロストークを抑制するために、一旦、ＯＬＥＤ素子Ｅ１のアノード電極を黒信号レベル以下の十分低い電圧にリセットする目的で使用しても良い。
【００２３】
他にも、リセットトランジスタＴ４は、駆動トランジスタＴ１の特性を測定する目的で使用してもよい。例えば、駆動トランジスタＴ１を飽和領域、リセットトランジスタＴ４を線形領域で動作するようにバイアス条件を選んで、電源線１０８（Ｖｄｄ）から基準電圧供給線１１１（Ｖｒｅｆ）に流れる電流を測定すれば、駆動トランジスタＴ１の電圧・電流変換特性を正確に測定することができる。副画素間の駆動トランジスタＴ１の電圧・電流変換特性の違いを補償するデータ信号を外部回路で生成すれば、均一性の高い表示画像を実現できる。
【００２４】
一方、駆動トランジスタＴ１をオフ状態にしてリセットトランジスタＴ４をリニア領域で動作させ、ＯＬＥＤ素子Ｅ１を発光させる電圧を基準電圧供給線１１１から印加すれば、ＯＬＥＤ素子Ｅ１の電圧・電流特性を正確に測定することができる。例えば、長時間の使用によってＯＬＥＤ素子Ｅ１が劣化した場合にも、その劣化量を補償するデータ信号を外部回路で生成すれば、長寿命化を実現できる。
【００２５】
図２Ｃの画素回路は、図２Ａに示す画素回路から、トランジスタＴ３及びエミッション制御線を省略した構成を有する。図２Ａ、２Ｂ及び２Ｃの画素回路は例であって、画素回路は他の回路構成を有してよい。図２Ａ、２Ｂ及び２Ｃの画素回路はｎチャネル型ＴＦＴを使用しているが、画素回路はｐチャネル型ＴＦＴを使用してもよい。
【００２６】
［カソード電源コンタクト］
図３は、副画素のカソード電極が含まれる透明導電膜と、カソード電源配線との接続を模式的に示す。各副画素のカソード電極は、連続した１枚のシート状の透明導電膜の一部であり、その透明導電膜の外形はカソード電極形成領域１１４の外周に一致する。以下において、当該透明導電膜をカソード電極又はカソード導体膜と呼ぶことがある。
【００２７】
透明導電膜とカソード電源配線（Ｖｓｓ）１１０とのコンタクト領域１８１Ａ、１８１Ｂ、１８１Ｃが、表示領域１２５の外側、カソード電極形成領域１１４の内側に存在する。透明導電膜は、コンタクト領域１８１Ａ、１８１Ｂ、１８１Ｃにおいて、カソード電源配線１１０に接続されている。透明導電膜とカソード電極形成領域１１４とは、コンタクト領域で、直接に接触しても、相互接続部により接続されてもよい。
【００２８】
一つの副画素のカソード電極は、透明導電膜の中央の近い位置ほど、コンタクト領域までの距離が大きく、その結果、そのカソード電極とコンタクト領域との間の抵抗（カソード抵抗）が大きくなる。以下に開示する構成例は、透明導電膜とカソード電源配線１１０とを接続する補助配線を含む。補助配線はカソード電極よりもシート抵抗の小さい金属膜で形成されており、カソード抵抗による表示領域１２５の中央領域と周縁領域との間の輝度差を低減できる。補助配線は、カソード電極に電源電位を供給する電源供給配線である。
【００２９】
［画素構成］
図４は、一つの主画素の構成例を模式的に示す平面図である。一つの主画素２５１は赤、緑、及び青の三つの副画素２５２Ｒ、２５２Ｇ、２５２Ｂで構成される。各副画素に一つの画素回路が対応する。なお、各画素の境界は、副画素の組を繰り返し配置した場合における隣り合う副画素の組との関係で規定されるものであり、矩形でもよく、矩形以外の形状でもよい。
【００３０】
副画素２５２Ｒの領域は、透明領域５２１Ｒとアクティブ領域５２２Ｒ（第２領域）とで構成されている。副画素２５２Ｇの領域は、透明領域５２１Ｇとアクティブ領域５２２Ｇ（第２領域）とで構成されている。副画素２５２Ｂの領域は、透明領域５２１Ｂとアクティブ領域５２ＢＧ（第２領域）とで構成されている。
【００３１】
図４の例において、異なる色の副画素２５２Ｒ、２５２Ｇ、２５２Ｂは、同様の透明領域及びアクティブ領域を含むが、異なる色の副画素の間で、これら領域の形状及び面積が異なっていてもよい。以下において、一つの任意の副画素を符号２５２で示し、その透明領域及びアクティブ領域を、それぞれ、符号５２１及び５２２で示す。
【００３２】
透明領域５２１は、表示パネルの後側から前側に可視光を透過させる。ユーザは、ＯＬＥＤ表示装置１０の前側において、表示画像を視認する。各副画素２５２が透明領域５２１を含むことで、表示領域１２５の全体が、表示パネルの後側が見える透明領域と視認される。
【００３３】
アクティブ領域５２２は、副画素２５２における透明領域５２１の外側の領域である。ＯＬＥＤ発光素子（ＥＬ）及び画素回路内の複数のＴＦＴは、アクティブ領域５２２内に配置されている。
【００３４】
［副画素構成］
以下において、副画素の構造を説明する。画素回路内のＴＦＴは、酸化物半導体ＴＦＴである。以下において、酸化物半導体ＴＦＴの例として、ＩＧＺＯ（ＩｎＧａＺｎＯ）ＴＦＴを説明する。ＩＧＺＯ半導体は透明アモルファス酸化物半導体である。本開示の特徴は、他の透明酸化物半導体、例えば、ＺｎＯやＩＴＺＯ（ＩｎＳｎＺｎＯ）等を使用するＴＦＴを含む副画素及びＯＬＥＤ表示装置に適用することができる。
【００３５】
図５Ａは、副画素２５２の構成例を模式的に示す平面図である。図５Ａは、副画素２５２の構成要素の一部を示す。副画素２５２は、透明領域５２１及びアクティブ領域５２２を含む。図５Ａの例において、アクティブ領域５２２の外形は、アノード電極１６２の外形と略一致している。
【００３６】
アクティブ領域５２２内に、駆動ＴＦＴ Ｔ１が配置（形成）されている。画素回路の他のトランジスタは図示されていないが、アクティブ領域５２２内に配置（形成）されている。駆動ＴＦＴＴ１は、ゲート電極１５７、ドレイン電極１５９、ソース電極１６０、及び、ドレイン電極１５９とソース電極１６０とに接続されているＩＧＺＯ膜を含む。図５Ａは、ＩＧＺＯ膜における、低抵抗のコンタクト領域５５２（ドレイン領域）、及び、低抵抗のコンタクト領域５５３（ソース領域）を示す。
【００３７】
駆動ＴＦＴ Ｔ１のドレイン電極１５９は、電源線１０８（Ｖｄｄ）に接続されている。図５Ａの例において、ドレイン電極１５９と電源線１０８（Ｖｄｄ）とは、同一金属膜の一部である。電源線１０８（Ｖｄｄ）は、透明領域５２１を避けて、アクティブ領域５２２を通過している。
【００３８】
ドレイン電極１５９とＩＧＺＯ膜のドレイン領域５５２とは、コンタクト部１６８（コンタクト領域）において、相互接続されている。ソース電極１６０とＩＧＺＯ膜のソース領域５５３とは、コンタクト部１６９（コンタクト領域）において、相互接続されている。
【００３９】
補助配線６５８が、透明領域５２１を避けて、アクティブ領域５２２を通過している。補助配線６５８は、カソード抵抗による表示品質の低下を抑制するため、カソード電極がその一部であるカソード導体膜と、カソード電源配線とを、相互接続する。補助配線６５８は金属で形成されており、そのシート抵抗は、カソード導体膜のシート抵抗より小さい。補助配線６５８は非透明（遮光性）であり、アクティブ領域５２２を通過することで、透明領域５２１を増加させ、より高精細な透明ＯＬＥＤ装置を実現できる。
【００４０】
補助配線６５８は、アクティブ領域５２２内のコンタクト部６５７において、低抵抗ＩＧＺＯ膜である相互接続部５５５と接続している。なお低抵抗ＩＧＺＯ膜の低効率は、典型的な金属の抵抗率と比較すると２桁高い値である。相互接続部５５５は、透明な低抵抗ＩＧＺＯ膜であり、導体と同様の抵抗率を示す。相互接続部５５５は、アクティブ領域５２２から透明領域５２１に延びている。
【００４１】
ＩＧＺＯ及び他の酸化物半導体は、欠陥により電気伝導度が高くなる。例えば、酸素欠損によるドナー欠陥が、ＩＧＺＯの電気伝導度を高くする。また、ＺｎＯは、格子間Ｚｎや酸素空孔によりｎ型の単極性を示す。
【００４２】
相互接続部５５５は、透明領域５２１内のコンタクト領域６５６において、カソード導体膜と接続している。透明な相互接続部５５５により、透明領域５２１を増加させ、より高精細な透明ＯＬＥＤ表示装置を実現できる。相互接続部５５５は、高抵抗ＩＧＺＯ膜であり、ＴＦＴのＩＧＺＯ膜と同時に形成することができ、製造効率を向上することができる。
【００４３】
図５Ｂは、図５ＡにおけるＶＢ−ＶＢ切断線での断面図である。図５Ｂの構成要素間のサイズ比は、図示容易のため、図５Ａの構成要素間のサイズ比と異なる。図５Ｂは、副画素のＴＦＴ基板１００上の一部構成を示す。絶縁基板１５１上に、アノード電極１６２（下部ｄ電極）と、カソード電極１６６（上部電極）と、有機発光膜６５２とを含む。
【００４４】
副画素は、有機発光膜６５２からの光を絶縁基板１５１の反対側に出射するトップエミッション型であり、カソード電極１６６は、有機発光膜６５２からの光を封止基板２００に向けて透過させる透明電極である。
【００４５】
図５Ｂにおいて、カソード電極１６６は、透明導体膜の副画素を覆う部分である。アノード電極１６２は、副画素毎に分離して形成されている。有機発光膜６５２からの光の一部は、アノード電極１６２によって反射され、カソード電極１６６を透過して、封止基板２００を通って表示装置１０の表示面に出射する。なお、副画素は、アノード電極が上部電極であり、カソード電極が下部電極である構成を有してもよい。
【００４６】
トランジスタＴ１は、いわゆるトップゲート構造を有する。絶縁基板１５１上に、不図示の絶縁膜を介して、トランジスタＴ１のＩＧＺＯ膜１５５及び低抵抗ＩＧＺＯ膜である相互接続部５５５が形成されている。トランジスタＴ１のＩＧＺＯ膜１５５は、ソース領域５５３、ドレイン領域５５２、及び、ソース領域５５３とドレイン領域５５２との間のチャネル領域５５１を含む。ドレイン領域５５２、ソース領域５５３は、低抵抗ＩＧＺＯである。相互接続部５５５とＩＧＺＯ膜１５５とは同一層の要素であり、それらは分離されている。
【００４７】
トランジスタＴ１のＩＧＺＯ膜１５５のチャネル領域５５１の上に、ゲート絶縁膜１５６を介して、ゲート電極１５７が形成されている。ゲート電極１５７は、チャネル領域５５１とアノード電極１６２との間の層に形成されている。ゲート電極１５７の層上に第１層間絶縁膜１５８及び第２層間絶縁膜１６４が形成されている。ドレイン電極１５９、ソース電極１６０、及び補助配線６５８が、第２層間絶縁膜１６４上に形成されている。
【００４８】
ドレイン電極１５９は、層間絶縁膜１６４、１５８を貫通するコンタクトホールに形成されたコンタクト部１６８を介して、ＩＧＺＯ膜１５５の低抵抗ドレイン領域５５２に接続されている。ソース電極１６０は、層間絶縁膜１６４、１５８を貫通するコンタクトホールに形成されたコンタクト部１６９を介して、ＩＧＺＯ膜１５５の低抵抗ドレイン領域５５２に接続されている。
【００４９】
補助配線６５８は、層間絶縁膜１６４、１５８を貫通するコンタクトホールに形成されたコンタクト部６５７を介して、低抵抗ＩＧＺＯの相互接続部５５５に接続されている。ドレイン電極１５９、ソース電極１６０、補助配線６５８、並びに、コンタクト部１６８、１６９及び６５７は、例えば、高融点金属又はその合金で形成されている。
【００５０】
ドレイン電極１５９、ソース電極１６０及び補助配線６５８上に、絶縁性の平坦化膜１６１が形成される。そして、絶縁性の平坦化膜１６１上に、アノード電極１６２が形成されている。アノード電極１６２は、平坦化膜１６１のコンタクトホールに形成されたコンタクト部によってソース電極１６０に接続されている。
【００５１】
アノード電極１６２の上に、ＯＬＥＤ素子を分離する絶縁性の画素定義層（Ｐｉｘｅｌ  Ｄｅｆｉｎｉｎｇ  Ｌａｙｅｒ：ＰＤＬ）１６３が形成されている。画素定義層１６３は、素子分離膜とも呼ぶ。ＯＬＥＤ素子は、積層された、アノード電極１６２、有機発光膜６５２、及びカソード電極１６６を含む。画素定義層１６３の開口が、各副画素それぞれの発光領域を規定する。
【００５２】
カソード電極１６６とアノード電極１６２との間に、有機発光膜６５２が配置されている。アノード電極１６２と有機発光膜６５２との間に、正孔供給膜６５１が積層されている。正孔供給膜６５１は、例えば、正孔注入層及び正孔輸送層からなる又はそれら層の機能を有する１層以上の層からなる。カソード電極１６６と有機発光膜６５２との間に、電子供給膜６５３が配置されている。電子供給膜６５３は、電子供給膜６５３は、例えば、電子注入層及び電子輸送層からなる又はそれら層の機能を有する１層以上の層からなる。
【００５３】
図５Ｂの例において、一つの副画素の正孔供給膜６５１及び電子供給膜６５３は、それぞれ、全副画素を覆う連続するシート状の正孔供給膜及び電子供給膜（層）の一部である。一つのＯＬＥＤ素子は、画素定義層２５３の開口内において、下部電極であるアノード電極、正孔供給層、有機発光層、電子供給層、及び上部電極であるカソード電極を含む。
【００５４】
カソード電極１６６は、積層された、画素定義層１６３、平坦化膜１６１、層間絶縁膜１６４、層間絶縁膜１５８を貫通するコンタクトホール内のコンタクト領域６５６において、相互接続部５５５に接続されている。
【００５５】
図５Ｂの例において、相互接続部５５５とカソード電極１６６との間に、正孔供給膜６５１、電子供給膜６５３、及び、キャリア生成膜６５４が存在している。キャリア生成膜６５４は、カソード電極１６６と相互接続部５５５との間でキャリアを生成してそれらの間の抵抗を低下させる。キャリア生成膜６５４は、例えば、ＭｏＯ３、Ｍｇ等で形成される。
【００５６】
図５Ｂの矢印が示すように、アノード電極１６２からの電流は、正孔供給膜６５１、有機発光膜６５２、電子供給膜６５３を介して、カソード電極１６６に流れる。電流の一部はカソード電極１６６から、コンタクト領域６５６における、電子供給膜６５３、キャリア生成膜６５４、正孔供給膜６５１を介して、相互接続部５５５に流れる。電流はさらに、相互接続部５５５から補助配線６５８を通って、カソード電源配線に流れる。
【００５７】
このように、カソード電極の他に、相互接続部５５５及び補助配線６５８を通過する電流のパスを形成することで、カソード抵抗による表示品質の低下を抑えることができる。図５Ｂに示すように、補助配線６５８は、光反射性のアノード電極１６２より下層において、アノード電極１６２に覆われた領域を通過する。これにより、アクティブ領域５２２の面積を低減することができる。
【００５８】
図５Ｂの例と異なり、副画素毎に正孔供給膜６５１及び電子供給膜６５３が分離して形成されてもよい。電子供給膜６５３と正孔供給膜６５１を、コンタクト領域６５６に残さないようにパターニング形成する場合には、キャリア生成膜６５４の成膜をスキップすることも可能である。この場合、コンタクト領域６５６において、カソード電極１６６と相互接続部５５５とが電気的に直接接続され、コンタクト抵抗を小さくできる効果がある。
【００５９】
電子供給膜６５３、キャリア生成膜６５４、正孔供給膜６５１は省略されてもよい。補助配線とカソード電極との間の相互接続部は、表示領域１２５における一部の副画素のみに含まれていてもよく、一部に副画素を、補助配線が通過していなくてもよい。
【００６０】
図５Ｂは示していないが、ＴＦＴ基板１００と封止基板２００とは所定の間隔で固定される。封止基板２００は、透明な絶縁基板であって、例えばガラス基板である。ＴＦＴ基板１００と封止基板２００との間には空間が保持され、この空間に乾燥した空気等の気体が密封される。この密封構造により、水分等が有機ＥＬ素子へ侵入して劣化されるのを防いでいる。なお、封止基板２００と異なる封止構造部を使用することもできる。例えば、無機膜と有機膜の積層構造による薄膜封止（ＴＦＥ：Ｔｈｉｎ  Ｆｉｌｍ  Ｅｎｃａｐｓｕｌａｔｉｏｎ）構造部や耐透水性の高い可撓性又は不撓性の封止基板で全面を覆う構造等が使用できる。
【００６１】
［製造方法］
ＯＬＥＤ表示装置１０の製造における図５Ｂに示す構成の作成方法の一例を説明する。ＯＬＥＤ表示装置１０の製造は、まず、絶縁基板１５１上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等によって例えばシリコン窒化物を堆積して、絶縁膜（不図示）を形成する。
【００６２】
次に、図６Ａに示すように、公知の酸化物半導体ＴＦＴ製造技術を用いて、酸化物半導体パターン５５７を形成する。例えば、マグネトロンスパッタ法によって酸化物半導体（金属酸化物）を堆積し、アニール処理を実行する。さらに、例えばウェットエッチングによって、酸化物半導体層をパターニングする。
【００６３】
さらに、図６Ａに示すように、酸化物半導体パターン上に、ＣＶＤ法等によって、例えばシリコン酸化膜を付着及びパターニングして、ゲート絶縁膜１５６を形成する。更に、スパッタ法等により金属材料を堆積し、パターニングを行って、ゲート電極１５７を形成する。ゲート電極１５７は、Ｍｏ、Ｗ、Ｎｂ、Ａｌ、Ｎｄ、Ｔｉ、又はこれらの合金で形成することができる。ゲート電極１５７と共に、走査線も形成される。
【００６４】
次に、図６Ｂに示すように、ゲート電極１５７をマスクとして酸化物半導体層にプラズマ処理を施して、低抵抗ＩＧＺＯ膜を形成する。このように、薄膜トランジスタがトップゲート構造を有することで、ゲート電極１５７をマスクとして、低抵抗ＩＧＺＯ膜を効率的に形成することができる。プラズマ処理は、例えば、Ｈｅ、Ａｒ又はＨを使用することができる。プラズマ処理により、ＩＧＺＯ半導体膜の酸素欠損が増加し、その抵抗が低下する。膜形成時の高抵抗（半導体）ＩＧＺＯの抵抗（膜厚５０ｎｍ時のシート抵抗）は、数１０Ｍ〜１ＧΩであり、低抵抗ＩＧＺＯの抵抗は数ｋΩである。プラズマ処理に代えて、エキシマレーザ照射によって、ＩＧＺＯ膜を低抵抗化してもよい。
【００６５】
図１２は、膜厚７０ｎｍのＩＧＺＯ膜に様々な高周波パワーでＨｅプラズマ処理を施した場合における、低抵抗ＩＧＺＯ膜の光透過率の波長依存性を測定した結果を示す。Ｈｅプラズマ処理に用いたプラズマ発生装置のカソード電極の大きさはおおよそ４００ｍｍ×５００ｍｍである。またプラズマ処理時間は９０秒である。
【００６６】
線１２２〜１２４は、それぞれ、Ｈｅプラズマ処理２５０Ｗ、Ｈｅプラズマ処理５００Ｗ、Ｈｅプラズマ処理１７００Ｗの測定結果を示す。２５０Ｗ、５００Ｗ、１７００Ｗいずれの高周波パワーでプラズマ処理したサンプルにおいても、そのシート抵抗は１ｋΩ程度で、シート抵抗の高周波パワー依存性は見られなかった。図１２は、比較のために、Ｈｅプラズマ処理を施さない高抵抗ＩＧＺＯ膜の透過率結果１２１も示している（シート抵抗は１００ＭΩ程度）。
【００６７】
図１２に示すように、高周波パワーが２５０Ｗ、５００Ｗでは、Ｈｅプラズマ処理無しサンプルと同程度の透過率を維持できており、透明性が高い。このような高い透明性は、透明ＯＬＥＤ装置の透明領域の透過率を高く維持できる点で効率が良い。これに対し、高周波パワーが１７００Ｗと高い場合には、４００ｎｍ付近の透過率が低下しており、このような低抵抗膜を用いると、透明ＯＬＥＤ装置の透明領域に色付きの問題が生じてしまう。このように、プラズマ処理でＩＧＺＯ膜を低抵抗化する際には、透明領域の透過率を高く維持するために適切な高周波パワーを用いる必要がある。
【００６８】
図１３Ａ〜１３Ｄは、図１２で示した４種類のＩＧＺＯ膜を用いて行ったＸ−ｒａｙ  ｐｈｏｔｏｅｌｅｃｔｒｏｎ  ｓｐｅｃｔｒｏｓｃｏｐｙ（ＸＰＳ）分析の結果を示す。分析に用いた光電子分光分析装置はアルバック・ファイ５６００ｃｉで、Ｘ線源は単色化Ｘ線ＡｌＫαである。ＩＧＺＯ膜の表面をＡｒイオンガンで約０．６ｎｍ削るステップ、ＸＰＳ信号を取得するステップ、約０．６ｎｍ削るステップ、からなるイクルを繰り返して行い、深さ方向のＸＰＳ信号の変化を測定した（図１３Ｄのみ３ｎｍずつ削った結果を示す）。
【００６９】
図１３Ａ〜１３Ｄの各図の横軸が結合エネルギ、左縦軸がＸＰＳ信号強度、右縦軸が上記のサイクルの回数を示す。従って、最も下のデータが削る前の最表面からのＸＰＳ信号で、上に向かうにしたがって削った後の最表面からのＸＰＳ信号、即ち、元々のＩＧＺＯ膜の深さ方向のより内部からのＸＰＳ信号に相当する。
【００７０】
なお、図１３Ａ〜１３Ｄは、約４４４ｅＶ〜４４５ｅＶの範囲に信号ピークを有することが知られているインジウム３ｄ５／２軌道に起因する信号を示している。サンプル間のチャージアップの違いによるピークシフトを補正するために、同時に測定した炭素１ｓ軌道に起因するピークを２８４．８ｅＶを合わせ、チャージシフトを補正した。
【００７１】
図１３Ａは、Ｈｅプラズマ処理を施していない高抵抗ＩＧＺＯ膜のＸＰＳ信号である。最表面から膜の深さ方向に向けて、ピーク位置はおおよそ４４４．８ｅＶでほぼ変化が無い（ピーク位置を黒破線で示す）。
【００７２】
図１３Ｂは、２５０Ｗの高周波パワーでＨｅプラズマ処理を行った低抵抗ＩＧＺＯ膜のＸＰＳ信号である。黒破線で示した最表面（１〜２ｎｍ程度の厚さ）のピーク位置は図１３Ａの場合とほぼ同じで４４４．８ｅＶである、これに対し、膜の内部では一点鎖線で示したピーク位置がおおよそ４４４．３ｅＶであり、０．５ｅＶ程度低エネルギ側へシフトしている。また、黒四角囲み部１３７Ｂ内に見られるように、最表面直下の薄い層から４４３ｅＶにピークを有するサブピーク信号が得られる。
【００７３】
図１３Ｃは、５００Ｗの高周波パワーでＨｅプラズマ処理を行った低抵抗ＩＧＺＯ膜のＸＰＳ信号である。黒破線で示した最表面（１〜２ｎｍ程度の厚さ）のピーク位置は図１３Ａの場合とほぼ同じで４４４．８ｅＶである、これに対し、膜の内部では一点鎖線で示したピーク位置がおおよそ４４４．３ｅＶであり、０．５ｅＶ程度低エネルギ側へシフトしている。
【００７４】
これらの傾向は、図１３Ｂの場合と同様である。また、黒四角囲み部１３７Ｃ内の最表面直下の薄い層に起因する４４３ｅＶにピークを有するサブピーク信号の強度は、図１３Ｂの場合よりも強くなっている。また、ここでは７０ｎｍの低抵抗ＩＧＺＯ膜を全て削った後までＸＰＳ信号を取り続けた。従ってこのデータは、７０ｎｍの低抵抗ＩＧＺＯ膜全体で０．５ｅＶ程度の低エネルギシフトが生じていることを示している。
【００７５】
図１３Ｄは、１７００Ｗの高周波パワーでＨｅプラズマ処理を行った低抵抗ＩＧＺＯ膜のＸＰＳ信号である。黒破線で示した最表面（１〜２ｎｍ程度の厚さ）のピーク位置は図１３Ａの場合とほぼ同じで４４４．８ｅＶである、これに対し、膜の内部では一点鎖線で示したピーク位置がおおよそ４４４．３ｅＶであり、０．５ｅＶ程度低エネルギ側へシフトしている。これらの傾向は、図１３Ｂ、１３Ｃの場合と同様である。
【００７６】
また、黒四角囲み部１３７Ｄ内の最表面直下の薄い層に起因する４４３ｅＶにピークを有するサブピーク信号の強度は、図１３Ｃの場合よりも更に強くなっている。図１３Ｂ〜１３Ｄに見られるこのサブピークは、かなり低エネルギ側に位置していることから、この最表面直下の薄い層はインジウムリッチ層（酸素欠損密度が極端に高く、組成的に純インジウム金属に近い層）である。
【００７７】
図１４は、１７００Ｗの高周波パワーでＨｅプラズマ処理を行った低抵抗ＩＧＺＯ膜のＸＰＳ信号であり、ここではＩＧＺＯ膜厚は１４０ｎｍである。図１３Ｄの膜厚７０ｎｍの場合と同様に、膜の内部で０．５ｅＶ程度の低エネルギ側へのシフトが見られる。また黒四角囲み部１４７のサブピークの強度も図１３Ｄと同様に強い。膜厚方向全体にわたってピーク位置は低エネルギ側へシフトしており、これはＨｅプラズマ処理の影響が膜厚１４０ｎｍ全体に及んでいることを示している。
【００７８】
一般に金属酸化膜で酸素欠損密度が高くなるにつれて、金属元素の電子軌道に起因するＸＰＳ信号ピークが低エネルギ側へシフトすることが知られている。従って、図１３Ｂ〜Ｄに見られる膜内部の４４４．３ｅＶ付近の信号ピーク（一点鎖線）は、高密度の酸素欠損を有するＩＧＺＯ膜に起因する。一方で、図１３Ｂ〜１３Ｄに見られる最表面の４４４．８ｅＶのピークは、Ｈｅプラズマ処理後の時間経過による表面の自然酸化膜（Ｈｅプラズマ処理によって生成された酸素欠損が自然酸化で補償された膜）に起因する。
【００７９】
このように本実施形態は、Ｈｅプラズマ処理に曝された透明低抵抗膜や第２透明容量電極のインジウム３ｄ５／２軌道に起因するＸＰＳ信号ピーク位置が、ゲート電極に覆われＨｅプラズマ処理に曝されない領域の高抵抗ＩＧＺＯ膜のインジウム３ｄ５／２軌道に起因するＸＰＳ信号ピーク位置よりも低エネルギ側にシフトしている構造が重要である。また、このような構造は、Ｈｅプラズマに限らず、Ａｒや水素など他のガスを用いたプラズマ処理の場合でも同様である。
【００８０】
ここではインジウム３ｄ５／２軌道に起因する信号を示したが、Ｇａ２ｐ３／２軌道やＺｎ２ｐ３／２軌道に起因するＸＰＳ信号に関しても、Ｈｅプラズマに曝されていないＩＧＺＯ膜に対してＨｅプラズマ処理に曝されたＩＧＺＯ膜で同様な低エネルギ側へのピークシフトが観察された。
【００８１】
プラズマ処理により、ＴＦＴのＩＧＺＯ膜１５５におけるソース領域５５３、ドレイン領域５５２、及び、補助配線６５８とカソード電極１６６との間の相互接続部５５５が形成される。相互接続部５５５を低抵抗ＩＧＺＯで形成することで、相互接続部５５５を効率的に形成できる。
【００８２】
次に、図６Ｃに示すように、ＣＶＤ法等によって、例えばシリコン酸化膜等を堆積して層間絶縁膜１５８、１６４を形成する。層間絶縁膜１５８、１６４に異方性エッチングを行い、コンタクトホールを開口する。ドレイン電極１５９、ソース電極１６０とＩＧＺＯ膜１５５のドレイン領域５５２、ソース領域５５３とを接続するコンタクト部１６８、１６９のためのコンタクトホールが形成される。また、補助配線６５８と相互接続部５５５とを接続するコンタクト部６５７のためのコンタクトホールが形成される。
【００８３】
さらに、スパッタ法等によって、例えば、Ｍｏ、Ａｌ、Ｔｉ、又はこれらの合金を堆積し、パターニングを行って、ドレイン電極１５９、ソース電極１６０、補助配線６５８、コンタクト部１６８、１６９、６５７を形成する。この他、データ線や電源線１０８等も形成される。補助配線６５８をドレイン電極１５９、ソース電極１６０と同時形成することで、製造プロセスを効率化できる。なお、コンタクト部１６８、１６９、６５７を形成した後に、ドレイン電極１５９、ソース電極１６０、補助配線６５８を形成してもよい。
【００８４】
次に、図６Ｄに示すように、感光性の有機材料を堆積し、平坦化膜１６１を形成する。ＴＦＴのソース電極１６０とアノード電極１６２を相互接続するためのコンタクトホールを開口する。コンタクトホールを形成した平坦化膜１６１上に、アノード電極１６２を形成する。
【００８５】
アノード電極１６２は、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯ、Ｉｎ２Ｏ３等の透明膜、Ａｇ、Ｍｇ、Ａｌ、Ｐｔ、Ｐｄ、Ａｕ、Ｎｉ、Ｎｄ、Ｉｒ、Ｃｒ又はこれらの化合物金属の反射膜、及び、上記透明膜の３層を含む。なお、アノード電極１６２の３層構成は、一例であり２層構成でもよい。アノード電極１６２は、コンタクト部を介して、ソース電極１６０と接続される。
【００８６】
次に、スピンコート法等によって、例えば感光性の有機樹脂膜を堆積し、パターニングを行って画素定義層１６３を形成する。パターニングにより画素定義層１６３には孔が形成され、各副画素のアノード電極１６２が形成された孔の底で露出する。画素定義層１６３により、各副画素の発光領域が分離される。
【００８７】
次に、図６Ｅに示すように、画素定義層１６３を形成した絶縁基板１５１に対して、正孔供給膜６５１、キャリア生成膜６５４、有機発光膜６５２、電子供給膜６５３を形成する。これらは、例えば、蒸着により成膜され、有機発光膜６５２及びキャリア生成膜６５４の形成においては、特定の領域に膜を形成するためにメタルマスクが使用される。有機発光膜６５２は、ＲＧＢの色毎に形成される。発光層の材料は副画素の色毎に異なる。
【００８８】
次に、ＴＦＴ基板１００に対して、カソード電極１６６のための金属材料を付着して、副画素に共通の透明導電膜を形成する。透明導電膜は、画素定義層１６３及び電子供給膜６５３上に付着する。上述のように、各副画素のカソード電極１６６は、共通の透明導電膜の一部である。
【００８９】
有機発光素子は、アノード電極１６２、カソード電極１６６、及びそれらに挟まれている発光膜で構成される。発光膜は、本例において、電子供給膜６５３、有機発光膜６２、及び正孔供給膜６５１で構成されている。また、カソード電極１６６は、コンタクト領域６５６において、電子供給膜６５３、キャリア生成膜６５４、及び正孔供給膜６５１を介して、相互接続部５５５に接続されている。
【００９０】
透明カソード電極１６６は、例えば、Ｌｉ、Ｃａ、ＬｉＦ／Ｃａ、ＬｉＦ／Ａｌ、Ａｌ、又はＭｇを蒸着して、形成する。カソード電極１６６の膜厚は、光取り出し効率を向上させ良好な視野角依存性を確保するため最適化される。
【００９１】
［副画素の他の構成］
以下において、副画素の他構成例を説明する。図６Ａから図６Ｅが示す構成は、ドレイン電極１５９及びソース電極１６０となる金属膜構成された補助配線６５８を含む。他の構成例において、補助配線６５８は、アノード電極１６２となる金属膜で形成されていてもよい。
【００９２】
上記構成例において、各副画素２５２のカソード電極１６６は、透明導体膜の副画素を覆う部分である。カソード電極１６６は、副画素２５２のアクティブ領域５２２及び透明領域５２１それぞれの全領域を覆う。これと異なり、カソード電極１６６は、副画素毎に分離して形成されていてもよい。カソード電極１６６は、下層の補助配線６５８から、電源電位を供給される。カソード電極１６６は、アクティブ領域５２２及び透明領域５２１それぞれの一部領域のみを覆っていてもよい。
【００９３】
さらに、図７Ａ及び７Ｂは、副画素２５２の他の構成例を示す。以下においては、図５Ａ及び５Ｂに示す構成例との差異を主に説明する。図７Ａは、副画素２５２の構成例を模式的に示す平面図である。図７Ｂは、図７ＡにおけるＶＩＩＢ−ＶＩＩＢ切断線での断面図である。図７Ａ及び７ｂに示す構成例は、図５Ａ及び５Ｂに示す構成例に加え、駆動ＴＦＴＴ１の保持容量Ｃ１の上部容量電極７０１及び下部容量電極７０２を含む。
【００９４】
上部容量電極７０１は、アクティブ領域５２２内のコンタクト部７１１において、ゲート電極１５７に接続されている。上部容量電極７０１は、アクティブ領域５２２から透明領域５２１まで延びている。上部容量電極７０１は、透明電極であり、例えば、ＩＴＯ又はＩＺＯである。
【００９５】
下部容量電極７０２は、駆動ＴＦＴ Ｔ１のＩＧＺＯ膜１５５のソース電極１６０（第２電極）とのコンタクト領域であるソース領域５５３から連続して透明領域５２１まで延びている。下部容量電極７０２は、低抵抗ＩＧＺＯで形成されている。
【００９６】
図７Ｂに示すように、上部容量電極７０１は、層間絶縁膜１５８上に形成されている。上部容量電極７０１と下部容量電極７０２との間に、層間絶縁膜１５８が存在している。上部容量電極７０１と下部容量電極７０２とは、透明領域５２１において、積層方向（上下方向）において対向している。上部容量電極７０１、下部容量電極７０２及びそれらの間の層間絶縁膜１５８が、駆動ＴＦＴＴ１の保持容量Ｃ１を構成している。
【００９７】
上部容量電極７０１及び下部容量電極７０２は、共に透明であり、透明領域５２１内に存在することができる。透明領域５２１内に保持容量Ｃ１を形成することができ、透明領域５２１の面積を増加させ、より高精細な透明ＯＬＥＤ装置を実現できる。
【００９８】
図２Ａ又は２Ｃに示す画素回路構成において、低抵抗ＩＧＺＯで形成されている下部容量電極７０２のシート抵抗値は、駆動ＴＦＴＴ１のオン抵抗値以下であることが重要である。典型的な駆動ＴＦＴ Ｔ１のオンオフ比は、５桁程度であるため、低抵抗ＩＧＺＯのシート抵抗値は、高抵抗ＩＧＺＯよりも５桁以上低いことが重要である。具体的には、低抵抗ＩＧＺＯのシート抵抗値は、１ＭΩ以下であることが重要である。
【００９９】
図２Ｂに示す画素回路構成において、保持容量Ｃ１と駆動ＴＦＴ Ｔ１のソース端子との接続ノードの電圧をＶｒｅｆにセットすることが必要である。低抵抗ＩＧＺＯで形成されている下部容量電極７０２のシート抵抗値は、上記接続ノードの電圧を適切にＶｒｅｆにセットできる程度に小さいことが重要である。その観点から、低抵抗ＩＧＺＯのシート抵抗値は、高抵抗ＩＧＺＯよりも６桁以上低いことが重要であり、具体的には、低抵抗ＩＧＺＯのシート抵抗値は、１００ｋΩ以下であることが重要である。
【０１００】
次に、図７Ａ及び７Ｂに示す、保持容量Ｃ１を含む副画素２５２の一部構成の作成方法を説明する。主に、図６Ａ〜６Ｅを参照して説明した方法との相違点を説明する。図８Ａに示すように、酸化物半導体パターン５５７を形成する。さらに、図８Ａに示すように、酸化物半導体パターン５５７上に、ゲート絶縁膜１５６を形成する。更に、ゲート電極１５７を形成する。
【０１０１】
次に、図８Ｂに示すように、ゲート電極１５７をマスクとして酸化物半導体層にプラズマ処理を施して、低抵抗ＩＧＺＯ膜を形成する。プラズマ処理により、ＴＦＴのＩＧＺＯ膜１５５におけるソース領域５５３、ドレイン領域５５２、及び、保持容量Ｃ１の下部容量電極７０２が形成される。下部容量電極７０２を低抵抗ＩＧＺＯで形成することで、下部容量電極７０２を効率的に形成できる。
【０１０２】
次に、図８Ｃに示すように、層間絶縁膜１５８を形成する。層間絶縁膜１５８にコンタクトホールを開口する。保持容量Ｃ１の上部容量電極７０１とゲート電極１５７とを接続するコンタクト部７１１のためのコンタクトホールが形成される。さらに、スパッタ法等によって、例えば、ＩＴＯ又はＩＺＯを堆積し、パターニングを行って、上部容量電極７０１及びコンタクト部７１１を形成する。なお、コンタクト部７１１を形成した後に、上部容量電極７０１を形成してもよい。
【０１０３】
次に、図８Ｄに示すように、上部容量電極７０１及び層間絶縁膜１５８上に、層間絶縁膜１６４を形成する。層間絶縁膜１５８、１６４に異方性エッチングを行い、コンタクトホールを開口する。ドレイン電極１５９とＩＧＺＯ膜１５５のドレイン領域５５２とを接続するコンタクト部１６８のためのコンタクトホールが形成される。上述のように、他のコンタクト部のためのコンタクトホールも形成される。さらに、ドレイン電極１５９、ソース電極１６０、補助配線６５８、コンタクト部１６８を形成する。
【０１０４】
次に、図８Ｅに示すように、ドレイン電極１５９、ソース電極１６０、補助配線６５８及び層間絶縁膜１６４上に、平坦化膜１６１を形成する。ＴＦＴのソース電極１６０とアノード電極１６２を相互接続するためのコンタクトホールを開口する。コンタクトホールを形成した平坦化膜１６１上に、アノード電極１６２を形成する。アノード電極１６２は、コンタクト部を介して、ソース電極１６０と接続される。さらに、画素定義層１６３を形成する。
【０１０５】
図７Ａ及び７Ｂに示す構成例において、相互接続部５５５及び補助配線６５８は、省略してもよい。保持容量Ｃ１が、駆動ＴＦＴＴ１のゲート端子と電源側端子（アノード電極と反対側の端子）との間に接続される回路構成においては、下部容量電極は、ＩＧＺＯ膜のアノード電極に接続されるコンタクト領域ではなく、反対側のコンタクト領域から連続して透明領域５２１まで延びる。
【０１０６】
図９Ａ及び９Ｂは、副画素２５２の他の構成例を示す。図９Ｂは、図９ＡにおけるＩＶＢ−ＩＶＢ切断線での断面図である。以下においては、図７Ａ及び７Ｂに示す構成例との差異を主に説明する。図９Ａ及び９Ｂに示す副画素２５２は、補助配線６５８とカソード電極１６６との間の相互接続部５５５に代えて、相互接続部９０１を含む。
【０１０７】
相互接続部９０１は、保持容量Ｃ１の上部容量電極７０１と同様に、透明導電膜であり、層間絶縁膜１５８上に形成されている。相互接続部９０１の材料は、上部容量電極７０１と同一である。相互接続部９０１は、透明領域５２１内のコンタクト領域９１１においてカソード電極１６６と接続し、アクティブ領域５２２内のコンタクト部９１２において補助配線６５８と接続している。
【０１０８】
コンタクト部９１２は、層間絶縁膜１６４に形成されたコンタクトホール内に形成されている。コンタクト部９１２は、補助配線６５８と同一の材料で形成することができる。カソード電極１６６は、積層された、画素定義層１６３、平坦化膜１６１、及び、層間絶縁膜１６４を貫通するコンタクトホール内のコンタクト領域９１１において、相互接続部９０１に接続されている。
【０１０９】
相互接続部９０１は、保持容量Ｃ１の上部容量電極７０１と同一プロセスで（同時に）形成することができる。これにより、相互接続部９０１を効率的に形成できる。
【０１１０】
図１０及び図１１は、それぞれ、副画素２５２の他の構成例を示す。図１０及び図１１それぞれに示す構成例において、駆動ＴＦＴＴ１は、ボトムゲート型である。図１０に示す駆動ＴＦＴ Ｔ１は、エッチストップ膜を有する。図１０に示す構成例において、ボトムゲート電極９５２は、透明絶縁基板１５１上に形成されている。典型的には、ボトムゲート電極９５２と基板１５１との間に、絶縁膜、例えばシリコン窒化膜が形成されている。ボトムゲート電極９５２及び基板１５１上に、絶縁膜９５６が形成されている。絶縁膜９５６は、例えば、酸化シリコン膜である。
【０１１１】
絶縁膜９５６上に、保持容量Ｃ１の下部容量電極９５３が形成されている。下部容量電極９５３は、アクティブ領域５２２内の絶縁膜９５６のコンタクトホールに形成されているコンタクト部において、ゲート電極９５２に接続されている。下部容量電極９５３は、透明導電膜であり、アクティブ領域５２２から透明領域５２１まで延びている。下部容量電極９５３は、例えば、ＩＴＯ又はＩＺＯで形成できる。
【０１１２】
下部容量電極９５３は、不図示の、上部容量電極と、絶縁膜を介して、透明領域５２１において対向している。具体的には、上部容量電極は、駆動ＴＦＴＴ１のＩＧＺＯ膜１５５のソース領域５５３に連続して、透明領域５２１まで延びている。上部容量電極と下部容量電極９５３とは、透明領域５２１において、絶縁膜９５６及び９５７を介して対向する。
【０１１３】
絶縁膜９５６及び下部容量電極９５３上に、絶縁膜９５７が形成されている。さらに、絶縁膜９５上に、駆動ＴＦＴＴ１のＩＧＺＯ膜１５５、及び、カソード電極１６６と補助配線６５８との相互接続部９５４が形成されている。相互接続部９５４は、ＩＧＺＯ膜１５５から分離されている。相互接続部９５４は、低抵抗ＩＧＺＯで形成されており、図５Ａから図６Ｅを参照して説明したように、駆動ＴＦＴＴ１のＩＧＺＯ膜１５５の低抵抗領域と同時に、同一プロセスで形成される。
【０１１４】
ＩＧＺＯ膜１５５、相互接続部９５４及び絶縁膜９５７上に、絶縁膜９５８が形成されている。絶縁膜９５８は、エッチストップ膜である。絶縁膜９５８上に、ドレイン電極１５９、ソース電極１６０、及び、補助配線６５８が形成されている。アクティブ領域５２２内において絶縁膜９５８に形成されたコンタクトホールにおいて、コンタクト部１６８、１６９、６５７が形成されている。
【０１１５】
ドレイン電極１５９は、コンタクト部１６８において、ＩＧＺＯ膜１５５のドレイン領域５５２に接続されている。ソース電極１６０は、コンタクト部１６９において、ＩＧＺＯ膜１５５のソース領域５５３に接続されている。
【０１１６】
相互接続部９５４は、コンタクト部６５７において、補助配線６５８に接続されている。相互接続部９５４は、さらに、透明領域において、透明領域５２１内のコンタクト領域においてカソード電極１６６と接続している。カソード電極１６６は、積層された、画素定義層１６３、平坦化膜１６１、及び、絶縁膜９５８を貫通するコンタクトホール内のコンタクト領域において、相互接続部９５４に接続されている。平坦化膜１６１及びその上層の構成は、図５Ｂを参照して説明した構成と同様である。
【０１１７】
図１１に示す駆動ＴＦＴ Ｔ１は、チャネルエッチ型のボトムゲートＴＦＴである。以下において、図１０に示す構成例との相違点を主に説明する。図１１に示す構成例において、図１０に示す構成例における絶縁膜９５８が省略されている。ドレイン電極１５９及びソース電極１６０は、それぞれ、ＩＧＺＯ膜１５５のドレイン領域５５２及びソース領域５５３に（直接）接触している。また、補助配線６５８は、相互接続部９５４に（直接）接触している。
【０１１８】
上述のように、補助配線とカソード電極とを相互接続する、低抵抗ＩＧＺＯで形成された相互接続部は、ボトムゲート構造を有する駆動ＴＦＴを含む画素構成にも適用することができる。
【０１１９】
以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。
【符号の説明】
【０１２０】
１０  ＯＬＥＤ表示装置、１００  ＴＦＴ基板、１０５  データ線、１０６  走査線、１０７  エミッション制御線、１０８  電源線、１０９  基準電圧供給線１１１  カソード電源配線、１１４  カソード電極形成領域、１２５  表示領域、１３１  走査ドライバ、１３２  エミッションドライバ、１３３  保護回路、１５１  透明絶縁基板、１５５  ＩＧＺＯ膜、１５６  ゲート絶縁膜、１５７  ゲート電極、１５８  層間絶縁膜、１５９  ドレイン電極、１６０  ソース電極、１６１  平坦化膜、１６２  アノード電極、１６３  画素定義層、１６４  層間絶縁膜、１６６  透明カソード電極、１６８、１６９  コンタクト部、１８１Ａ、１８１Ｂ、１８１Ｃ  カソードコンタクト領域、２００  封止基板、２５１  主画素、２５２  副画素、２５３  画素定義層、３００  接合部、５２１  透明領域、５２２  アクティブ領域、５５１  チャネル領域、５５２  ドレイン領域、５５３  ソース領域、５５５  相互接続部、５５７  酸化物半導体パターン、６５１  正孔供給膜、６５２  有機発光膜、６５３  電子供給膜、６５４  キャリア生成膜、６５６  コンタクト領域、６５７  コンタクト部、６５８  補助配線、７０１  上部容量電極、７０２  下部容量電極、７１１  コンタクト部、９０１  相互接続部、９１１  コンタクト領域、９１２  コンタクト部、９５２  ボトムゲート電極、９５３  下部容量電極、９５４  相互接続部、９５６、９５７、９５８  絶縁膜、Ｃ１  保持容量、Ｅ１  ＯＬＥＤ素子、１３４  ドライバＩＣ、Ｔ１  駆動ＴＦＴ
【図１】
2019153569.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１４】
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