(57)【要約】【課題】信頼性を向上する。【解決手段】実施形態によれば、半導体記憶装置は、第１〜第３メモリセルＭＴを含む第１メモリユニットＳＵ０と、第４〜第６メモリセルＭＴを含む第２メモリユニットＳＵ１と、第７〜第９メモリセルＭＴを含む第３メモリユニットＳＵ２を含む。第１ワード線に接続された第１、第４、及び第７メモリセルのいずれかに第２書き込み動作を実行する場合、第１メモリセルが最初に選択され、第２ワード線に接続された第２、第５、及び第８メモリセルのいずれかに第２書き込み動作を実行する場合、第５メモリセルが最初に選択され、第３ワード線に接続された第３、第６、及び第９メモリセルのいずれかに第２書き込み動作を実行する場合、第９メモリセルが最初に選択される。【選択図】  図１１
2019149220.tif 000002
【特許請求の範囲】
【請求項１】
第１乃至第３メモリセル及び第１選択トランジスタを有する第１メモリストリングを含む第１メモリユニットと、
第４乃至第６メモリセル及び第２選択トランジスタを有する第２メモリストリングを含む第２メモリユニットと、
第７乃至第９メモリセル及び第３選択トランジスタを有する第３メモリストリングを含む第３メモリユニットと、
前記第１、第４、及び第７メモリセルのゲートに接続された第１ワード線と、
前記第２、第５、及び第８メモリセルのゲートに接続された第２ワード線と、
前記第３、第６、及び第９メモリセルのゲートに接続された第３ワード線と、
前記第１乃至第３選択トランジスタにそれぞれ接続された第１乃至第３選択ゲート線と、
前記第１乃至第３ワード線及び前記第１乃至第３選択ゲート線に接続されたロウデコーダと
を備え、
前記第１乃至第９メモリセルは、複数ビットのデータをそれぞれ保持可能であり、
前記複数ビットのデータの書き込み動作は、第１書き込み動作と第２書き込み動作とを含み、
前記書き込み動作において、前記第１ワード線に接続された前記第１、第４、及び第７メモリセルのいずれかに前記第２書き込み動作を実行する場合、前記第１メモリセルが最初に選択され、前記第２ワード線に接続された前記第２、第５、及び第８メモリセルのいずれかに前記第２書き込み動作を実行する場合、前記第５メモリセルが最初に選択され、前記第３ワード線に接続された前記第３、第６、及び第９メモリセルのいずれかに前記第２書き込み動作を実行する場合、前記第９メモリセルが最初に選択される
半導体記憶装置。
【請求項２】
前記書き込み動作において、前記第１ワード線に接続された前記第１、第４、及び第７メモリセルは、前記第１メモリセル、前記第４メモリセル、及び前記第７メモリセルの順に前記第２書き込み動作を実行され、前記第２ワード線に接続された前記第２、第５、及び第８メモリセルは、前記第５メモリセル、前記第８メモリセル、及び前記第２メモリセルの順に前記第２書き込み動作を実行され、前記第３ワード線に接続された前記第３、第６、及び第９メモリセルは、前記第９メモリセル、前記第３メモリセル、及び前記第６メモリセルの順に前記第２書き込み動作を実行される
請求項１記載の半導体記憶装置。
【請求項３】
前記第２メモリセルへの前記第１書き込み動作及び前記第１メモリセルへの前記第２書き込み動作が順に実行され、
前記第６メモリセルへの前記第１書き込み動作及び前記第５メモリセルへの前記第２書き込み動作が順に実行される
請求項１または２記載の半導体記憶装置。
【請求項４】
前記書き込み動作において、前記第２ワード線に接続された前記第２、第５、及び第８メモリセルのいずれかに前記第１書き込み動作を実行する場合、前記第２メモリセルが最初に選択され、前記第３ワード線に接続された前記第３、第６、及び第９メモリセルのいずれかに前記第１書き込み動作を実行する場合、前記第６メモリセルが最初に選択される  請求項１乃至３のいずれか一項記載の半導体記憶装置。
【請求項５】
半導体記憶装置とコントローラとを備えるメモリシステムであって、
前記半導体記憶装置は、
第１乃至第３メモリセル及び第１選択トランジスタを有する第１メモリストリングを含む第１メモリユニットと、
第４乃至第６メモリセル及び第２選択トランジスタを有する第２メモリストリングを含む第２メモリユニットと、
第７乃至第９メモリセル及び第３選択トランジスタを有する第３メモリストリングを含む第３メモリユニットと、
前記第１、第４、及び第７メモリセルのゲートに接続された第１ワード線と、
前記第２、第５、及び第８メモリセルのゲートに接続された第２ワード線と、
前記第３、第６、及び第９メモリセルのゲートに接続された第３ワード線と、
前記第１乃至第３選択トランジスタにそれぞれ接続された第１乃至第３選択ゲート線と、
前記第１乃至第３ワード線及び前記第１乃至第３選択ゲート線に接続されたロウデコーダと
を備え、
前記第１乃至第９メモリセルは、複数ビットのデータをそれぞれ保持可能であり、
前記複数ビットのデータの書き込み動作は、第１書き込み動作と第２書き込み動作とを含み、
前記コントローラは、前記半導体記憶装置における書き込み動作において、前記第１ワード線に接続された前記第１、第４、及び第７メモリセルのいずれかに前記第２書き込み動作を実行する場合、前記第１メモリセルを最初に選択し、前記第２ワード線に接続された前記第２、第５、及び第８メモリセルのいずれかに前記第２書き込み動作を実行する場合、前記第５メモリセルを最初に選択し、前記第３ワード線に接続された前記第３、第６、及び第９メモリセルのいずれかに前記第２書き込み動作を実行する場合、前記第９メモリセルを最初に選択し、書き込むように前記半導体記憶装置に指示する
メモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びメモリシステムに関する。
【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−０４８７９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
信頼性を向上できる半導体記憶装置及びメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１乃至第３メモリセル及び第１選択トランジスタを有する第１メモリストリングを含む第１メモリユニットと、第４乃至第６メモリセル及び第２選択トランジスタを有する第２メモリストリングを含む第２メモリユニットと、第７乃至第９メモリセル及び第３選択トランジスタを有する第３メモリストリングを含む第３メモリユニットと、第１、第４、及び第７メモリセルのゲートに接続された第１ワード線と、第２、第５、及び第８メモリセルのゲートに接続された第２ワード線と、第３、第６、及び第９メモリセルのゲートに接続された第３ワード線と、第１乃至第３選択トランジスタにそれぞれ接続された第１乃至第３選択ゲート線と、第１乃至第３ワード線及び第１乃至第３選択ゲート線に接続されたロウデコーダとを含む。第１乃至第９メモリセルは、複数ビットのデータをそれぞれ保持可能であり、複数ビットのデータの書き込み動作は、第１書き込み動作と第２書き込み動作とを含む。書き込み動作において、第１ワード線に接続された第１、第４、及び第７メモリセルのいずれかに第２書き込み動作を実行する場合、第１メモリセルが最初に選択され、第２ワード線に接続された第２、第５、及び第８メモリセルのいずれかに第２書き込み動作を実行する場合、第５メモリセルが最初に選択され、第３ワード線に接続された第３、第６、及び第９メモリセルのいずれかに第２書き込み動作を実行する場合、第９メモリセルが最初に選択される。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係るメモリシステムのブロック図である。
【図２】図２は、第１実施形態に係るメモリシステムの備えるＲＡＭのブロック図である。
【図３】図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
【図４】図４は、第１実施形態に係る半導体記憶装置におけるメモリセルトランジスタのデータ割り付け、閾値分布、及び読み出しレベルを示す図である。
【図５】図５は、第１実施形態に係る半導体記憶装置における第１書き込み動作によるメモリセルトランジスタの閾値分布の変化を示す図である。
【図６】図６は、第１実施形態に係る半導体記憶装置における第２書き込み動作によるメモリセルトランジスタの閾値分布の変化を示す図である。
【図７】図７は、第１実施形態に係るメモリシステムにおける第１書き込み動作のコマンドシーケンスを示す図である。
【図８】図８は、第１実施形態に係るメモリシステムにおける第２書き込み動作のコマンドシーケンスを示す図である。
【図９】図９は、第１実施形態に係る半導体記憶装置における書き込み動作のフローチャートである。
【図１０】図１０は、第１実施形態に係る半導体記憶装置における書き込み動作において選択ストリングユニットのシフト動作を示すフローチャートである。
【図１１】図１１は、第１実施形態に係る半導体記憶装置におけるブロックのデータ書き込み順序を示す図である。
【図１２】図１２は、第１実施形態に係る半導体記憶装置におけるワード線グループの第２書き込み動作の順序を示す図である。
【図１３】図１３は、第１実施形態に係る半導体記憶装置におけるプログラム動作時の各配線の電圧を示すタイミングチャートである。
【図１４】図１４は、第１実施形態に係る半導体記憶装置における第１〜第２８番目の動作におけるプログラム動作時の選択ゲート線及びワード線の電圧を示す図である。
【図１５】図１５は、第１実施形態に係る半導体記憶装置における、第１及び第２書き込み動作時の選択ワード線の電圧を示すタイミングチャートである。
【図１６】図１６は、他のストリングユニットの第２書き込み動作により受けるディスターブの回数を示す例図である。
【図１７】図１７は、メモリセルグループ毎に、他のストリングユニットの第２書き込み動作により受けるディスターブの回数を示す例図である。
【図１８】図１８は、第２実施形態の第１例に係る半導体記憶装置におけるワード線グループの第２書き込み動作の順序を示す図である。
【図１９】図１９は、第２実施形態の第２例に係る半導体記憶装置におけるワード線グループの第２書き込み動作の順序を示す図である。
【図２０】図２０は、第２実施形態の第３例に係る半導体記憶装置におけるワード線グループの第２書き込み動作の順序を示す図である。
【図２１】図２１は、第３実施形態に係る半導体記憶装置におけるブロックのデータ書き込み順序を示す図である。
【図２２】図２２は、第４実施形態に係る半導体記憶装置におけるメモリセルトランジスタのデータ割り付け、閾値分布、及び読み出しレベルを示す図である。
【図２３】図２３は、第４実施形態に係る半導体記憶装置における第１書き込み動作によるメモリセルトランジスタの閾値分布の変化を示す図である。
【図２４】図２４は、第４実施形態に係る半導体記憶装置における第２書き込み動作によるメモリセルトランジスタの閾値分布の変化を示す図である。
【図２５】図２５は、第５実施形態に係る半導体記憶装置における第１書き込み動作によるメモリセルトランジスタの閾値分布の変化を示す図である。
【図２６】図２６は、第５実施形態に係る半導体記憶装置における第２書き込み動作によるメモリセルトランジスタの閾値分布の変化を示す図である。
【図２７】図２７は、第５実施形態に係る半導体記憶装置における第３書き込み動作によるメモリセルトランジスタの閾値分布の変化を示す図である。
【図２８】図２８は、第５実施形態に係る半導体記憶装置におけるブロックのデータ書き込み順序を示す図である。
【図２９】図２９は、第６実施形態に係る半導体記憶装置におけるブロックのデータ書き込み順序を示す図である。
【図３０】図３０は、第７実施形態に係る半導体記憶装置におけるブロックのデータ書き込み順序を示す図である。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１  構成
１．１．１  メモリシステムの構成
まず、メモリシステム１の全体構成について、図１を用いて説明する。なお、図１の例では、各ブロックの接続の一部を矢印線により示しているが、各ブロック間の接続はこれに限定されない。
【００１０】
図１に示すように、メモリシステム１は、半導体記憶装置１０及びコントローラ２０を含み、外部のホスト機器３０に接続される。コントローラ２０及び半導体記憶装置１０は、例えばそれらの組み合わせにより一つの半導体記憶装置を構成してもよく、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００１１】
コントローラ２０は、ホスト機器３０からの命令に応答して、半導体記憶装置１０に対してデータの読み出し動作、書き込み動作、及び消去動作等を命令する。また、コントローラ２０は、半導体記憶装置１０のメモリ空間を管理する。
【００１２】
コントローラ２０は、ホストインターフェイス回路２１、内蔵メモリ（ＲＡＭ）２２、プロセッサ（ＣＰＵ）２３、バッファメモリ２４、ＥＣＣ回路２５、及びＮＡＮＤインターフェイス回路２６を含む。
【００１３】
ホストインターフェイス回路２１は、ホストバスによってホスト機器３０と接続され、ホスト機器３０との通信を司る。例えば、ホストインターフェイス回路２１は、ホスト機器３０から受信した命令及びデータをそれぞれ、ＣＰＵ２３及びバッファメモリ２４に転送する。またホストインターフェイス回路２１は、ＣＰＵ２３の命令に応答して、バッファメモリ２４内のデータをホスト機器３０に転送する。
【００１４】
ＲＡＭ２２は、例えば、ＤＲＡＭ等の半導体メモリであり、半導体記憶装置１０を管理するためのファームウェアや、各種の管理テーブル等を保持する。また、ＲＡＭ２２は、ＣＰＵ２３の作業領域として使用される。
【００１５】
ＣＰＵ２３は、コントローラ２０全体の動作を制御する。例えば、ＣＰＵ２３は、ホスト機器３０から受信した書き込み命令に応答して、ＮＡＮＤインターフェイス回路２６に対して書き込みコマンドを発行する。この動作は、読み出し命令及び消去命令の場合についても同様である。またＣＰＵ２３は、ウェアレベリング等、半導体記憶装置１０のメモリ空間を管理するための様々な処理を実行する。
【００１６】
バッファメモリ２４は、コントローラ２０が半導体記憶装置１０から受信した読み出しデータや、ホスト機器３０から受信した書き込みデータ等を一時的に保持する。
【００１７】
ＥＣＣ回路２５は、データのエラー訂正（ＥＣＣ：Error Checking and Correcting）処理を行う。具体的には、ＥＣＣ回路２５は、データの書き込み時に書き込みデータに基づいてパリティを生成する。そして、ＥＣＣ回路２５は、データの読み出し時にパリティからシンドロームを生成してエラーを検出し、検出したエラーを訂正する。
【００１８】
ＮＡＮＤインターフェイス回路２６は、ＮＡＮＤバスによって半導体記憶装置１０と接続され、半導体記憶装置１０との通信を司る。半導体記憶装置１０とコントローラ２０との間で送受信される信号は、ＮＡＮＤインターフェイスに従っている。例えば、ＮＡＮＤインターフェイス回路２６は、ＣＰＵ２３から受信した命令に基づいてコマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを半導体記憶装置１０に送信し、レディビジー信号ＲＢｎを半導体記憶装置１０から受信し、入出力信号Ｉ／Ｏを半導体記憶装置１０との間で送受信する。
【００１９】
信号ＣＬＥ及びＡＬＥは、半導体記憶装置１０への入力信号Ｉ／ＯがそれぞれコマンドＣＭＤ及びアドレス情報ＡＤＤであることを半導体記憶装置１０に通知する信号である。信号ＷＥｎは、“Ｌ”レベルでアサートされ、入力信号Ｉ／Ｏを半導体記憶装置１０に取り込ませるための信号である。信号ＲＥｎは、“Ｌ”レベルでアサートされ、半導体記憶装置１０から出力信号Ｉ／Ｏを読み出すための信号である。
【００２０】
レディビジー信号ＲＢｎは、半導体記憶装置１０がコントローラ２０からの命令を受信することが可能かどうかを通知する信号である。レディビジー信号ＲＢｎは、例えば半導体記憶装置１０がコントローラ２０からの命令を受信可能なレディ状態の場合に“Ｈ”レベルとされ、受信不可能なビジー状態の場合に“Ｌ”レベルとされる。
【００２１】
入出力信号Ｉ／Ｏは、例えば８ビットの信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、及びデータＤＡＴ等を含む。例えば、書き込み動作時において、半導体記憶装置１０に転送される入出力信号Ｉ／Ｏは、ＣＰＵ２３が発行した書き込みコマンドＣＭＤ、アドレス情報ＡＤＤ、及びバッファメモリ２４内の書き込みデータＤＡＴを含む。また、読み出し動作時において、半導体記憶装置１０に転送される入出力信号Ｉ／Ｏは、読み出しコマンドＣＭＤ及びアドレス情報ＡＤＤを含み、コントローラ２０に転送される入出力信号Ｉ／Ｏは読み出しデータＤＡＴを含む。
【００２２】
以上で説明したメモリシステム１を使用するホスト機器３０としては、例えばデジタルカメラやパーソナルコンピュータ等が挙げられる。
【００２３】
次に、半導体記憶装置１０の構成について説明する。半導体記憶装置１０は、メモリセルアレイ１１、コマンドレジスタ１２、アドレスレジスタ１３、シーケンサ１４、ドライバ回路１５、ロウデコーダ１６、データレジスタ１７、及びセンスアンプ１８を含む。
【００２４】
メモリセルアレイ１１は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルトランジスタの集合であり、例えば、データの消去単位となる。
【００２５】
コマンドレジスタ１２は、コントローラ２０から受信したコマンドＣＭＤを保持する。アドレスレジスタ１３は、コントローラ２０から受信したアドレス情報ＡＤＤを保持する。このアドレス情報ＡＤＤは、カラムアドレスＣＡ、ページアドレスＰＡ、及びブロックアドレスＢＡを含む。
【００２６】
シーケンサ１４は、コマンドレジスタ１２に保持されたコマンドＣＭＤに基づいて、半導体記憶装置１０全体の動作を制御する。具体的には、シーケンサ１４は、コマンドＣＭＤに基づいてドライバ回路１５、ロウデコーダ１６、及び、データレジスタ１７、及びセンスアンプ１８等を制御して、データの書き込み動作や読み出し動作等を実行する。
【００２７】
ドライバ回路１５は、シーケンサ１４の指示に基づいて必要な電圧を生成する。ドライバ回路１５は、アドレスレジスタ１３に保持されたページアドレスＰＡに基づいて、
生成した電圧をロウデコーダ１６に供給する。
【００２８】
ロウデコーダ１６は、アドレスレジスタ１３に保持されたブロックアドレスＢＡに基づいて、ブロックＢＬＫ０〜ＢＬＫｎのいずれかを選択する。さらにロウデコーダ１６は、選択したブロックＢＬＫにおけるロウ方向を選択し、ドライバ回路１５から供給された電圧を選択ワード線に印加する。
【００２９】
データレジスタ１７は、複数のラッチ回路を備える。ラッチ回路は、データを一時的に保持する。例えば書き込み動作において、データレジスタ１７は、図示せぬ入出力回路を介して受信した書き込みデータを一時的に保持し、センスアンプ１８に送信する。また、例えば、読み出し動作において、データレジスタ１７は、センスアンプ１８から受信した読み出しデータを一時的に保持し、入出力回路を介してコントローラ２０に送信する。
【００３０】
センスアンプ１８は、読み出し動作のときには、メモリセルアレイ１１から読み出されたデータをセンスする。そして、センスアンプ１８は、読み出しデータをデータレジスタ１７に送信する。また、センスアンプ１８は、書き込み動作のときには、書き込みデータをメモリセルアレイ１１に送信する。
【００３１】
１．１．２  ＲＡＭの構成
次に、ＲＡＭ２２の構成について、図２を用いて説明する。
【００３２】
図２に示すようにＲＡＭ２２は、ページクラスタＣＬ０〜ＣＬ４を備える。ページクラスタＣＬの各々は、領域ＰＧ０〜ＰＧ３を含む。領域ＰＧは、各々が１ページのデータを保持することが可能である。この”ページ”の定義については後述する。つまり、ページクラスタＣＬ０〜ＣＬ４は、各々が４ページのデータを保持することが可能である。なお、ページクラスタＣＬの記憶容量は４ページに限定されず、２ページ、３ページ、又は５ページ以上にしてもよい。
【００３３】
１．１．３  メモリセルアレイの構成
次に、メモリセルアレイ１１の構成について、図３を用いて説明する。図３の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの構成も同じである。
【００３４】
図３に示すように、ブロックＢＬＫ０は、例えば、４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。そして、各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば９６個のメモリセルトランジスタＭＴ０〜ＭＴ９５、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。以下、メモリセルトランジスタＭＴ０〜ＭＴ９５を限定しない場合は、メモリセルトランジスタＭＴと表記する。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。
【００３５】
なお、ストリングユニットＳＵの個数は、４個に限定されない。メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。また、メモリセルトランジスタＭＴの個数は９６個に限らず、８個、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。更に、選択トランジスタＳＴ１及びＳＴ２の個数は、任意であり、それぞれ１個以上あればよい。
【００３６】
メモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。より具体的には、メモリセルトランジスタＭＴ０〜ＭＴ９５は、その電流経路が直列に接続される。そしてメモリセルトランジスタＭＴ９５のドレインは、選択トランジスタＳＴ１のソースに接続され、メモリセルトランジスタＭＴ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。
【００３７】
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０〜ＳＧＤ３にそれぞれ接続される。同様に、ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０〜ＳＧＳ３にそれぞれ接続される。以下、選択ゲート線ＳＧＤ０〜ＳＧＤ３を限定しない場合は、選択ゲート線ＳＧＤと表記する。選択ゲート線ＳＧＳ０〜ＳＧＳ３を限定しない場合は、選択ゲート線ＳＧＳと表記する。なお、各ストリングユニットＳＵの選択ゲート線ＳＧＳ０〜ＳＧＳ３は共通に接続されてもよい。
【００３８】
ブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ９５の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ９５に共通接続される。以下、ワード線ＷＬ０〜ＷＬ９５を限定しない場合は、ワード線ＷＬまたはＷＬｉ（ｉは、０〜９５の整数）と表記する。
【００３９】
ストリングユニットＳＵ内にある各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ０〜ＢＬ（ｍ−１）（ｍは２以上の整数）に接続される。以下、ビット線ＢＬ０〜ＢＬ（ｍ−１）を限定しない場合は、ビット線ＢＬと表記する。各ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳを共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。つまり、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤ及びＳＧＳに接続されたＮＡＮＤストリングＮＳの集合体である。また，ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
【００４０】
データの書き込み及び読み出しは、いずれかのストリングユニットＳＵにおけるいずれかのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われる。以下、データの書き込み動作及び読み出し動作の際、一括して選択されるメモリセルトランジスタＭＴの群を「メモリセルグループＭＣＧ」と呼ぶ。そして、１つのメモリセルグループＭＣＧにおいて、メモリセルトランジスタＭＴの各々に書き込まれる、または読み出される１ビットのデータの集まりを「ページ」と呼ぶ。従って、１つのメモリセルトランジスタＭＴに４ビットデータを記憶させる場合、１本のワード線ＷＬに接続されたメモリセルグループＭＣＧには、４ページ分のデータが記憶される。
【００４１】
本実施形態では、１つのメモリセルトランジスタＭＴが４ビットデータを保持することができる。すなわち、本実施形態におけるメモリセルトランジスタＭＴは、４ビットのデータを保持するＱＬＣ（quad level cell）である。ＱＬＣ（quad level cell）のメモリセルトランジスタが保持する４ビットデータを、下位ビットから順にＬｏｗｅｒビット、Ｍｉｄｄｌｅビット、Ｕｐｐｅｒビット、及びＴｏｐビットと呼ぶ。また、同一のワード線ＷＬに接続されたメモリセルトランジスタＭＴの保持するＬｏｗｅｒビットの集合を“Ｌｏｗｅｒページ”と呼び、Ｍｉｄｄｌｅビットの集合を“Ｍｉｄｄｌｅページ”と呼び、Ｕｐｐｅｒビットの集合を“Ｕｐｐｅｒページ”と呼び、Ｔｏｐビットの集合を“Ｔｏｐページ”と呼ぶ。
【００４２】
なお、メモリセルトランジスタＭＴが保持できるデータのビット数は４ビットに限定されない、複数ビット、すなわち、２ビット以上であれば、本実施形態を適用できる。例えば、メモリセルトランジスタＭＴは、２ビットのデータを保持するＭＬＣ（multi level cell）であってもよいし、３ビットのデータを保持するＴＬＣ（three level cell）であってもよい。
【００４３】
なお、メモリセルアレイ１１の構成は、他の構成であってもよい。メモリセルアレイ１１の構成については、例えば、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００４４】
１．２  メモリセルトランジスタＭＴの閾値分布
次に、メモリセルトランジスタＭＴの閾値分布について、図４を用いて説明する。図４は、各メモリセルトランジスタＭＴの取り得るデータ、閾値分布、及び読み出し動作時に用いる電圧を示している。
【００４５】
図４に示すように、メモリセルトランジスタＭＴが４ビットのデータを保持する場合、その閾値電圧の分布は１６個に分けられる。この１６個の閾値分布を、閾値電圧が低いものから順に“０”レベル、“１”レベル、“２”レベル、“３”レベル、“４”レベル、“５”レベル、“６”レベル、“７”レベル、“８”レベル、“９”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、及び“Ｆ”レベルと呼ぶ。
【００４６】
また、図４に示す電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、及びＶＦはそれぞれ、書き込み動作時における“０”レベル、“１”レベル、“２”レベル、“３”レベル、“４”レベル、“５”レベル、“６”レベル、“７”レベル、“８”レベル、“９”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、及び“Ｆ”レベルのベリファイに用いられる。電圧ＶＲＥＡＤは、読み出し動作時において非選択ワード線に印加される電圧である。メモリセルトランジスタＭＴは、ゲートに電圧ＶＲＥＡＤが印加されると保持するデータに依らずにオン状態になる。これらの電圧値の関係は、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜Ｖ６＜Ｖ７＜Ｖ８＜Ｖ９＜ＶＡ＜ＶＢ＜ＶＣ＜ＶＤ＜ＶＥ＜ＶＦ＜ＶＲＥＡＤである。
【００４７】
上述した閾値分布のうち“０”レベルは、メモリセルトランジスタＭＴの消去状態に相当する。“０”レベルにおける閾値電圧は、電圧Ｖ１未満である。“１”レベルにおける閾値電圧は、電圧Ｖ１以上且つ電圧Ｖ２未満である。“２”レベルにおける閾値電圧は、電圧Ｖ２以上且つ電圧Ｖ３未満である。“３”レベルにおける閾値電圧は、電圧Ｖ３以上且つ電圧Ｖ４未満である。“４”レベルにおける閾値電圧は、電圧Ｖ４以上且つ電圧Ｖ５未満である。“５”レベルにおける閾値電圧は、電圧Ｖ５以上且つ電圧Ｖ６未満である。“６”レベルにおける閾値電圧は、電圧Ｖ６以上且つ電圧Ｖ７未満である。“７”レベルにおける閾値電圧は、電圧Ｖ７以上且つ電圧Ｖ８未満である。“８”レベルにおける閾値電圧は、電圧Ｖ８以上且つ電圧Ｖ９未満である。“９”レベルにおける閾値電圧は、電圧Ｖ９以上且つ電圧ＶＡ未満である。“Ａ”レベルにおける閾値電圧は、電圧ＶＡ以上且つ電圧ＶＢ未満である。“Ｂ”レベルにおける閾値電圧は、電圧ＶＢ以上且つ電圧ＶＣ未満である。“Ｃ”レベルにおける閾値電圧は、電圧ＶＣ以上且つ電圧ＶＤ未満である。“Ｄ”レベルにおける閾値電圧は、電圧ＶＤ以上且つＶＥ未満である。“Ｅ”レベルにおける閾値電圧は、電圧ＶＥ以上且つＶＦ未満である。“Ｆ”レベルにおける閾値電圧は、電圧ＶＥ以上且つ電圧ＶＲＥＡＤ未満である。
【００４８】
本例における読み出し動作では、説明を簡略化するため、ベリファイ電圧を読み出し電圧として使用した場合を一例として説明する。以下に、電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、及びＶＦを用いた読み出し動作のことをそれぞれ、読み出し動作１Ｒ、２Ｒ、３Ｒ、４Ｒ、５Ｒ、６Ｒ、７Ｒ、８Ｒ、９Ｒ、ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、及びＦＲと呼ぶ。読み出し動作１Ｒは、メモリセルトランジスタＭＴの閾値電圧が電圧Ｖ１未満か否かを判定する。読み出し動作２Ｒは、メモリセルトランジスタＭＴの閾値電圧が電圧Ｖ２未満か否かを判定する。読み出し動作３Ｒは、メモリセルトランジスタＭＴの閾値電圧が電圧Ｖ３未満か否かを判定する。以下、同様である。
【００４９】
また、上述した１６個の閾値分布は、Ｌｏｗｅｒビット、Ｍｉｄｄｌｅビット、Ｕｐｐｅｒビット、及びＴｏｐビットからなる４ビット（４ページ）データを書き込むことで形成される。そして１６個の閾値分布が、それぞれ異なる４ビットのデータに対応する。本実施形態では、各レベルに含まれるメモリセルトランジスタＭＴに対して、“Ｌｏｗｅｒビット／Ｍｉｄｄｌｅビット／Ｕｐｐｅｒビット／Ｔｏｐビット”に以下に示すようにデータを割り付ける。
【００５０】
“０”レベルに含まれるメモリセルトランジスタＭＴは、“１１１１”データを保持する。“１”レベルに含まれるメモリセルトランジスタＭＴは、“０１１１”データを保持する。“２”レベルに含まれるメモリセルトランジスタＭＴは、“０１０１”データを保持する。“３”レベルに含まれるメモリセルトランジスタＭＴは、“０００１”データを保持する。“４”レベルに含まれるメモリセルトランジスタＭＴは、“１００１”データを保持する。“５”レベルに含まれるメモリセルトランジスタＭＴは、“１０００”データを保持する。“６”レベルに含まれるメモリセルトランジスタＭＴは、“００００”データを保持する。“７”レベルに含まれるメモリセルトランジスタＭＴは、“０１００”データを保持する。“８”レベルに含まれるメモリセルトランジスタＭＴは、“０１１０”データを保持する。“９”レベルに含まれるメモリセルトランジスタＭＴは、“００１０”データを保持する。“Ａ”レベルに含まれるメモリセルトランジスタＭＴは、“００１１”データを保持する。“Ｂ”レベルに含まれるメモリセルトランジスタＭＴは、“１０１１”データを保持する。“Ｃ”レベルに含まれるメモリセルトランジスタＭＴは、“１０１０”データを保持する。“Ｄ”レベルに含まれるメモリセルトランジスタＭＴは、“１１１０”データを保持する。“Ｅ”レベルに含まれるメモリセルトランジスタＭＴは、“１１００”データを保持する。“Ｆ”レベルに含まれるメモリセルトランジスタＭＴは、“１１０１”データを保持する。
【００５１】
このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒビットは、読み出し動作１Ｒ、４Ｒ、６Ｒ、及びＢＲによって確定する。Ｍｉｄｄｌｅビットは、読み出し動作３Ｒ、７Ｒ、９Ｒ、及びＤＲによって確定する。Ｕｐｐｅｒビットは、読み出し動作２Ｒ、８Ｒ、及びＥＲによって確定する。Ｔｏｐビットは、読み出し動作５Ｒ、ＡＲ、ＣＲ、及びＦＲによって確定する。つまりＬｏｗｅｒビット、Ｍｉｄｄｌｅビット、Ｕｐｐｅｒビット、及びＴｏｐビットの値はそれぞれ、４回、４回、３回、及び４回の読み出し動作によって確定する。以下では、このデータの割り付けのことを“４−４−３−４コード”と呼ぶ。
【００５２】
１．３  書き込み動作
次に、書き込み動作について説明する。書き込み動作は、大まかにはプログラム動作とベリファイ動作とを含む。そして、プログラム動作とベリファイ動作との組み合わせ（以下、「プログラムループ」と呼ぶ）を繰り返すことで、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇される。
【００５３】
プログラム動作は、電子を電荷蓄積層に注入することにより閾値電圧を上昇させる（または注入を禁止することで閾値電圧を維持させる）動作のことである。以下では、閾値電圧を上昇させる動作を「“０”プログラム」と呼ぶ。例えば、“０”レベルの閾値分布に含まれるメモリセルトランジスタＭＴの閾値を、“１”レベルの閾値分布に含まれるように上昇させることを、“０”プログラムと呼ぶ。“０”プログラム対象とされたビット線ＢＬには、センスアンプ１８から“０”プログラムのための電圧（例えば、電圧ＶＳＳ）が与えられる。他方で、閾値電圧を維持させる動作を「“１”プログラム」または「書き込み禁止」と呼び、“１”プログラム対象とされたビット線ＢＬには、センスアンプ１８から“１”プログラムのための電圧（以下、「電圧ＶＢＬ」と表記する）が与えられる。以下、“０”プログラムに対応するビット線をＢＬ（“０”）と表記し、“１”プログラムに対応するビット線をＢＬ（“１”）と表記する。
【００５４】
ベリファイ動作は、プログラム動作の後、データを読み出し、メモリセルトランジスタＭＴの閾値電圧が目標とするターゲットレベルに達したか否かを判定する動作である。以下、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルに達している場合を、「ベリファイをパスした」と呼び、ターゲットレベルまで達していない場合を、「ベリファイをフェイルした」と呼ぶ。
【００５５】
１．３．１  第１及び第２書き込み動作
次に、本実施形態の書き込み動作について詳細に説明する。本実施形態では、４ページデータの書き込み動作を第１書き込み動作と第２書き込み動作との２回に分けて実行する。以下、あるメモリセルグループＭＣＧに対して１回目に実行される書き込み動作を「第１書き込み動作」と呼び、第２回目（第ｎ回目）に実行される書き込み動作を「第２書き込み動作」（第ｎ書き込み動作）と呼ぶ。第１及び第２書き込み動作は、各々が４ページの書き込みデータに基づいて実行される。本実施形態では、第１書き込み動作において、４ページデータを粗く書き込み、第２書き込み動作において、４ページデータを精密に書き込む。なお、書き込み動作は、３回以上に分かれていてもよい。例えば、４ページデータを３回に分けて書き込んでもよく、ページデータ毎に４回に分けて書き込んでもよい。
【００５６】
まず、第１書き込み動作について、図５を用いて説明する。図５は、第１書き込み動作によるメモリセルトランジスタＭＴの閾値分布の変化を示している。
【００５７】
図５に示すように、シーケンサ１４は、コントローラ２０から入力された４ページデータに基づいて、第１書き込み動作を実行する。
【００５８】
第１書き込み動作を実行する前のメモリセルトランジスタＭＴの閾値電圧は、“ＥＲ”レベルに分布する。“ＥＲ”レベルにおける閾値電圧は電圧Ｖ１未満であり、メモリセルトランジスタＭＴの消去状態に相当する。
【００５９】
第１書き込み動作においてシーケンサ１４は、電圧ＶＭ１、ＶＭ２、ＶＭ３、ＶＭ４、ＶＭ５、ＶＭ６、ＶＭ７、ＶＭ８、ＶＭ９、ＶＭＡ、ＶＭＢ、ＶＭＣ、ＶＭＤ、ＶＭＥ、及びＶＭＦをベリファイ電圧として使用する。電圧ＶＭ１、ＶＭ２、ＶＭ３、ＶＭ４、ＶＭ５、ＶＭ６、ＶＭ７、ＶＭ８、ＶＭ９、ＶＭＡ、ＶＭＢ、ＶＭＣ、ＶＭＤ、ＶＭＥ、及びＶＭＦはそれぞれ、“１１１１”（“Ｌｏｗｅｒビット／Ｍｉｄｄｌｅビット／Ｕｐｐｅｒビット／Ｔｏｐビット”）データ、“０１１１”データ、“０１０１”データ、“０００１”データ、“１００１”データ、“１０００”データ、“００００”データ、“０１００”データ、“０１１０”データ、“００１０”データ、“００１１”データ、“１０１１”データ、“１０１０”データ、“１１１０”データ、“１１００”データ、及び“１１０１”データを書き込む場合に使用される。電圧ＶＭ１は、電圧Ｖ１未満である。電圧ＶＭ２は、電圧Ｖ１以上且つ電圧Ｖ２未満である。電圧ＶＭ３は、電圧Ｖ２以上且つ電圧Ｖ３未満である。電圧ＶＭ４は、電圧Ｖ３以上且つ電圧Ｖ４未満である。電圧ＶＭ５は、電圧Ｖ４以上且つ電圧Ｖ５未満である。電圧ＶＭ６は、電圧Ｖ５以上且つ電圧Ｖ６未満である。電圧ＶＭ７は、電圧Ｖ６以上且つ電圧Ｖ７未満である。電圧ＶＭ８は、電圧Ｖ７以上且つ電圧Ｖ８未満である。電圧ＶＭ９は、電圧Ｖ８以上且つ電圧Ｖ９未満である。電圧ＶＭＡは、電圧Ｖ９以上且つ電圧ＶＡ未満である。電圧ＶＭＢは、電圧ＶＡ以上且つ電圧ＶＢ未満である。電圧ＶＭＣは、電圧ＶＢ以上且つ電圧ＶＣ未満である。電圧ＶＭＤは、電圧ＶＣ以上且つ電圧ＶＤ未満である。電圧ＶＭＥは、電圧ＶＤ以上且つ電圧ＶＥ未満である。電圧ＶＭＦは、電圧ＶＥ以上且つ電圧ＶＦ未満である。
【００６０】
第１書き込み動作が実行されると、書き込むデータに基づいてメモリセルトランジスタＭＴの閾値電圧が上昇し、１６個の閾値分布が形成される。第１書き込み動作では、図５に示すように１６個の閾値分布は、隣り合う閾値分布と重なっていることがある。図５に示す“Ｍ０”レベルは、“１１１１”データが書き込まれる複数のメモリセルトランジスタＭＴによって形成される。“Ｍ１”レベルは、“０１１１”データが書き込まれる複数のメモリセルトランジスタＭＴによって形成される。“Ｍ２”レベルは、“０１０１”データが書き込まれる複数のメモリセルトランジスタＭＴによって形成される。以下、同様である。
【００６１】
“Ｍ０”レベルにおける閾値電圧は電圧Ｖ１未満であり、前述した“０”レベル及び“ＥＲ”レベルと同様に、メモリセルトランジスタＭＴの消去状態に相当する。つまり、第１書き込み動作において１１１１”データを書き込むメモリセルトランジスタＭＴでは、閾値電圧の上昇が抑制される。但し、“Ｍ０”レベルも第１書き込み動作により、閾値レベルが“１”レベルに変わるほどではないが、閾値電圧が多少上昇する。“Ｍ１”レベルにおける閾値電圧は、電圧ＶＭ１以上且つ電圧Ｖ２未満である。“Ｍ２”レベルにおける閾値電圧は、電圧ＶＭ２以上且つ電圧Ｖ３未満である。以下、同様である。
【００６２】
このように、第１書き込み動作におけるベリファイに使用される電圧ＶＭ１、ＶＭ２、ＶＭ３、ＶＭ４、ＶＭ５、ＶＭ６、ＶＭ７、ＶＭ８、ＶＭ９、ＶＭＡ、ＶＭＢ、ＶＭＣ、ＶＭＤ、ＶＭＥ、及びＶＭＦはそれぞれ、ベリファイをパスしたメモリセルトランジスタＭＴの閾値電圧が電圧Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、及びＶＲＥＡＤを超えないように設定される。
【００６３】
次に、第２書き込み動作ついて、図６を用いて説明する。図６は、第２書き込み動作によるメモリセルトランジスタＭＴの閾値分布の変化を示している。
【００６４】
図６に示すように、シーケンサ１４は、コントローラ２０から入力された４ページデータに基づいて第２書き込み動作を実行する。
【００６５】
第２書き込み動作において、シーケンサ１４は、ベリファイ電圧として電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、及びＶＦを使用する。第２書き込み動作が実行されると、書き込むデータに基づいてメモリセルトランジスタＭＴの閾値電圧が上昇し、１６個の広い閾値分布から１６個の細い閾値分布が形成される。例えば、“Ｍ０”レベルの閾値分布から“０”レベルの閾値分布が形成され、“Ｍ１”レベルの閾値分布から“１”レベルの閾値分布が形成され、“Ｍ２”レベルの閾値分布から“２”レベルの閾値分布が形成される。以下、同様である。
【００６６】
１．３．２  コマンドシーケンス
次に、コントローラ２０から半導体記憶装置に送信されるコマンドシーケンスについて、図７及び図８を用いて説明する。図７及び図８は、第１書き込み動作及び第２書き込み動作におけるコマンドシーケンスを示し、半導体記憶装置１０に入力される入出力信号Ｉ／Ｏを示している。半導体記憶装置１０に入力されたコマンドＣＭＤはコマンドレジスタ１２に格納され、アドレス情報ＡＤＤはアドレスレジスタ１３に格納され、データＤＡＴはデータレジスタ１７の図示せぬラッチ回路に格納されるものとする。なお、以下の説明において、第１書き込み動作に対応するコマンドの組み合わせを第１コマンドセットと呼び、第２書き込み動作に対応するコマンドの組み合わせを第２コマンドセットと呼ぶ。
【００６７】
まず、第１書き込み動作におけるコマンドシーケンスについて説明する。
【００６８】
図７に示すように、コントローラ２０は、まず、コマンド“ｘｚｈ”を半導体記憶装置１０に送信する。コマンド“ｘｚｈ”は、半導体記憶装置１０に対して第１書き込み動作を指示するコマンドである。
【００６９】
次に、コントローラ２０は、コマンド“０１ｈ”を発行して半導体記憶装置１０に送信する。コマンド“０１ｈ”は、続いて受信するデータＤＡＴが１ページ目の書き込みデータであることを示すコマンドである。
【００７０】
次に、コントローラ２０は、コマンド“８０ｈ”を発行して半導体記憶装置１０に送信する。コマンド“８０ｈ”は、半導体記憶装置１０に対して書き込み動作を命令するコマンドである。
【００７１】
次に、コントローラ２０は、アドレス情報ＡＤＤと、ＬｏｗｅｒページのデータＤＡＴ１とを、続けて半導体記憶装置１０に送信する。半導体記憶装置１０は、受信したデータＤＡＴ１をデータレジスタ１７のラッチ回路に保持する。
【００７２】
次に、コントローラ２０は、コマンド“ｘｙｈ”を発行して半導体記憶装置１０に送信する。コマンド“ｘｙｈ”がコマンドレジスタ１２に格納されると、シーケンサ１４は、レディビジー信号ＲＢｎを、ビジー状態を示すＬｏｗ（“Ｌ”）レベルにして、データレジスタ１７に保持されたデータＤＡＴ１をセンスアンプ１８に転送させる。シーケンサ１４は、センスアンプ１８へのデータＤＡＴ１の転送が終了すると、レディビジー信号ＲＢｎを、レディ状態を示すＨｉｇｈ（“Ｈ”）レベルにする。この動作は、図７に“ダミービジー”と表示されている。
【００７３】
次に、コントローラ２０は、“Ｈ”レベルのレディビジー信号ＲＢｎを受信すると、コマンド“ｘｚｈ”と、コマンド“０２ｈ”と、コマンド“８０ｈ”と、アドレス情報ＡＤＤと、ＭｉｄｄｌｅページのデータＤＡＴ２と、コマンド“ｘｙｈ”とを、順に半導体記憶装置１０に送信する。コマンド“０２ｈ”は、続いて受信するデータＤＡＴ２が２ページ目の書き込みデータであることを示すコマンドである。コマンド“ｘｙｈ”がコマンドレジスタ１２に格納されると、シーケンサ１４は、レディビジー信号ＲＢｎを“Ｌ”レベルにして、データレジスタ１７に保持されたデータＤＡＴ２をセンスアンプ１８に転送させる。
【００７４】
次に、コントローラ２０は、“Ｈ”レベルのレディビジー信号ＲＢｎを受信すると、コマンド“ｘｚｈ”と、コマンド“０３ｈ”と、コマンド“８０ｈ”と、アドレス情報ＡＤＤと、ＵｐｐｅｒページのデータＤＡＴ３と、コマンド“ｘｙｈ”とを、順に半導体記憶装置１０に送信する。コマンド“ｘｙｈ”がコマンドレジスタ１２に格納されると、シーケンサ１４はレディビジー信号ＲＢｎを“Ｌ”レベルにして、データレジスタ１７に保持されたデータＤＡＴ３をセンスアンプ１８に転送させる。
【００７５】
次に、コントローラ２０は、“Ｈ”レベルのレディビジー信号ＲＢｎを受信すると、コマンド“ｘｚｈ”と、コマンド“０４ｈ”と、コマンド“８０ｈ”と、アドレス情報ＡＤＤと、ＴｏｐページのデータＤＡＴ４と、コマンド“１０ｈ”とを、順に半導体記憶装置１０に送信する。
【００７６】
コマンド“１０ｈ”がコマンドレジスタ１２に格納されると、シーケンサ１４は、レディビジー信号ＲＢｎを“Ｌ”レベルにして、データレジスタ１７に保持されたデータＤＡＴ４をセンスアンプ１８に転送させる。そして、シーケンサ１４は、センスアンプ１８に格納されたデータＤＡＴ１〜ＤＡＴ４に基づいて第１書き込み動作を実行する。以下、第１書き込み動作の実行期間をｔＰｒｏｇ１とする。
【００７７】
次に、第２書き込み動作におけるコマンドシーケンスについて説明する。
【００７８】
図８に示すように、第２書き込み動作におけるコマンドシーケンスは、図７を用いて説明した第１書き込み動作におけるコマンドシーケンスの最初に付与されたコマンド“ｘｚｈ”を除いたものと同様である。
【００７９】
図８に示す最後のコマンドであるコマンド“１０ｈ”がコマンドレジスタ１２に格納されると、シーケンサ１４は、レディビジー信号ＲＢｎを“Ｌ”レベルにして、第２書き込み動作を実行する。以下、第２書き込み動作の実行期間をｔＰｒｏｇ２とする。
【００８０】
１．３．３  書き込み動作の全体の流れ
次に、書き込み動作の全体の流れについて、図９及び図１０を用いて説明する。図９は、書き込み動作全体のフローチャートである。図１０は、書き込み動作において選択ストリングユニットのシフト動作を示すフローチャートである。以下の説明では、説明を簡便にするためにワード線ＷＬの番号に変数ｉを用い、ストリングユニットＳＵの番号に変数ｊを用いる。変数ｉ及びｊは、例えばコントローラ２０が備えるカウンタによって保持される変数であり、コントローラ２０の制御によってインクリメントされる。
【００８１】
シーケンサ１４は、コントローラ２０から送信されたアドレス情報ＡＤＤ及びデータＤＡＴに基づいて、書き込み動作を実行する。
【００８２】
図９に示すように、まず、コントローラ２０は、ｉ＝ｊ＝０、すなわち、ワード線ＷＬ０及びストリングユニットＳＵ０を選択して（ステップＳ１０）、シーケンサ１４に第１コマンドセットを送信する。
【００８３】
次に、シーケンサ１４は、コントローラ２０からの命令に基づいて第１書き込み動作を実行する（ステップＳ１１）。
【００８４】
次に、コントローラ２０は、選択ストリングユニットＳＵ、すなわち変数ｊをシフトさせる（ステップＳ１２）。より具体的には、コントローラ２０は、変数ｊが０〜２の場合、変数ｊをインクリメントしてｊ＝ｊ＋１とし、変数ｊが３の場合、ｊ＝０とする。そして、コントローラ２０は、ストリングユニットＳＵ０〜ＳＵ３において、ワード線ＷＬｉ（ｉ＝０）に接続されたメモリセルグループＭＣＧの第１書き込み動作が終了したか確認する（ステップＳ１３）。
【００８５】
ストリングユニットＳＵ０〜ＳＵ３において、ワード線ＷＬｉに対応する第１書き込み動作が終了していない場合（ステップＳ１３＿Ｎｏ）、すなわち、シフト後の変数ｊが１〜３の場合、コントローラ２０は、ワード線ＷＬｉに対応する第１コマンドセットをシーケンサ１４に送信する。ステップＳ１１に戻り、シーケンサ１４は、ワード線ＷＬｉに対応する第１書き込み動作を実行する。
【００８６】
ストリングユニットＳＵ０〜ＳＵ３において、ワード線ＷＬｉに対応する第１書き込み動作が終了している場合（ステップＳ１３＿Ｙｅｓ）、すなわち、シフト後の変数ｊが０の場合、コントローラ２０は、シーケンサ１４に変数ｉ＝ｉ＋１、すなわちワード線ＷＬ（ｉ＋１）に対応する第１コマンドセットを送信する。
【００８７】
次に、シーケンサ１４は、コントローラ２０からの命令に基づいてワード線ＷＬ（ｉ＋１）に対応する第１書き込み動作を実行する（ステップＳ１４）。
【００８８】
第１書き込み動作が終了すると、コントローラ２０は、シーケンサ１４に変数ｉ、すなわちワード線ＷＬｉに対応する第２コマンドセットを送信する。シーケンサ１４は、コントローラ２０からの命令に基づいてワード線ＷＬｉに対応する第２書き込み動作を実行する（ステップＳ１５）。
【００８９】
次に、コントローラ２０は、ステップＳ１２と同様に、選択ストリングユニットＳＵ、すなわち変数ｊをシフトさせる（ステップＳ１６）。そして、コントローラ２０は、ストリングユニットＳＵ０〜ＳＵ３において、ワード線ＷＬｉに接続されたメモリセルグループＭＣＧの第２書き込み動作が終了したか確認する（ステップＳ１７）。
【００９０】
ストリングユニットＳＵ０〜ＳＵ３において、ワード線ＷＬｉに対応する第２書き込み動作が終了していない場合（ステップＳ１７＿Ｎｏ）、コントローラ２０は、ワード線ＷＬ（ｉ＋１）に対応する第１コマンドセットをシーケンサ１４に送信する。ステップＳ１４に戻り、シーケンサ１４は、ワード線ＷＬ（ｉ＋１）に対応する第１書き込み動作を実行する。
【００９１】
ストリングユニットＳＵ０〜ＳＵ３において、ワード線ＷＬｉに対応する第２書き込み動作が終了している場合（ステップＳ１７＿Ｙｅｓ）、コントローラ２０は、変数ｉをインクリメントして変数ｉ＝ｉ＋１とする。また、コントローラ２０は、ステップＳ１２と同様に、選択ストリングユニットＳＵ、すなわち変数ｊをシフトさせる（ステップＳ１８）。次に、コントローラ２０は、ワード線ＷＬｉの変数ｉがｉ＝９５であるか確認する（ステップＳ１９）。すなわち、コントローラ２０は、インクリメントされた変数ｉに対応するワード線ＷＬｉが終端のワード線ＷＬ９５であるか確認する。
【００９２】
ｉ＝９５ではない場合（ステップＳ１９＿Ｎｏ）、コントローラ２０は、シーケンサ１４にワード線ＷＬ（ｉ＋１）に対応する第１コマンドセットを送信する。ステップＳ１４に戻り、シーケンサ１４は、ワード線ＷＬ（ｉ＋１）に対応する第１書き込み動作を実行する。
【００９３】
ｉ＝９５である場合（ステップＳ１９＿Ｙｅｓ）、コントローラ２０は、シーケンサ１４にワード線ＷＬｉに対応する第２コマンドセットを送信する。シーケンサ１４は、コントローラ２０の命令に基づいてワード線ＷＬｉに対応する第２書き込み動作を実行する（ステップＳ２０）。
【００９４】
コントローラ２０は、ステップＳ２０において、ワード線ＷＬｉに対応する第２書き込み動作を実行した後、ステップＳ１２と同様に、選択ストリングユニットＳＵ、すなわち変数ｊをシフトさせる（ステップＳ２１）。そして、コントローラ２０は、ストリングユニットＳＵ０〜ＳＵ３において、ワード線ＷＬｉに接続されたメモリセルグループＭＣＧの第２書き込み動作が終了したか確認する（ステップＳ２２）。
【００９５】
ストリングユニットＳＵ０〜ＳＵ３において、ワード線ＷＬｉに対応する第２書き込み動作が終了していない場合（ステップＳ２２＿Ｎｏ）、コントローラ２０は、ワード線ＷＬｉに対応する第２コマンドセットをシーケンサ１４に送信する。ステップＳ２０に戻り、シーケンサ１４は、ワード線ＷＬｉに対応する第２書き込み動作を実行する。
【００９６】
ストリングユニットＳＵ０〜ＳＵ３において、ワード線ＷＬｉに対応する第２書き込み動作が終了している場合（ステップＳ２２＿Ｙｅｓ）、コントローラ２０は、そのブロックＢＬＫにおける書き込み動作を終了させる。
【００９７】
次に、選択ストリングユニットＳＵのシフト動作について、説明する。
【００９８】
図１０に示すように、まず、コントローラ２０は、変数ｊをインクリメントしてｊ＝ｊ＋１とする（ステップＳ３０）。
【００９９】
次に、コントローラ２０は、変数ｊ＝４の場合（ステップＳ３１＿Ｙｅｓ）、変数ｊ＝０とする（ステップＳ３２）。
【０１００】
他方で、コントローラ２０は、変数ｊ＝４ではない場合（ステップＳ３１＿Ｎｏ）、変数ｊを変更しない。すなわち、ステップＳ３０で得られた変数ｊ＝ｊ＋１のままとする。
【０１０１】
１．３．４  データの書き込み順序
次に、データの書き込み順序について、図１１を用いて説明する。図１１は、１つのブロックＢＬＫにおけるストリングユニットＳＵの選択順序を示している。ワード線ＷＬとストリングユニットＳＵとに対応する破線で上下２段に区切られた実線の四角枠は、１つのメモリセルグループＭＣＧを示しており、四角枠の上段は、第２書き込み動作（参照符号“ＷＲＴ２”）を示し、四角枠の下段は、第１書き込み動作（参照符号“ＷＲＴ１”）を示している。
【０１０２】
図１１に示すように、まず、シーケンサ１４は、第１〜第４番目の動作として、ワード線ＷＬ０を選択し且つストリングユニットＳＵ０〜ＳＵ３を順に選択した、第１書き込み動作を実行する。
【０１０３】
次に、シーケンサ１４は、第５及び第６番目の動作として、ストリングユニットＳＵ０を選択して、ワード線ＷＬ１を選択した第１書き込み動作と、ワード線ＷＬ０を選択した第２書き込み動作とを実行する。また、シーケンサ１４は、第７〜第１２番目の動作として、ストリングユニットＳＵ１からＳＵ３まで順に選択して、第５及び第６番目の動作と同じ手順で、ワード線ＷＬ１を選択した第１書き込み動作とワード線ＷＬ０を選択した第２書き込み動作とを交互に実行する。
【０１０４】
次に、シーケンサ１４は、第１３〜第２０番目の動作として、第５〜第１２番目の動作と同様に、ストリングユニットＳＵ毎にワード線ＷＬ２を選択した第１書き込み動作とワード線ＷＬ１を選択した第２書き込み動作とを交互に実行する。第１３〜第２０番目の動作では、ストリングユニットＳＵ１、ＳＵ２、ＳＵ３、及びＳＵ０が順に選択される。つまり、最初に選択されるストリングユニットＳＵが、ＳＵ０からＳＵ１にシフトしている。
【０１０５】
次に、シーケンサ１４は、第５〜第１２番目の動作と同様に、ワード線ＷＬ３及びＷＬ２を選択した第２１〜第２８番目の動作を実行する。第２１〜第２８番目の動作では、ストリングユニットＳＵ２、ＳＵ３、ＳＵ０、及びＳＵ１が順に選択される。つまり、最初に選択されるストリングユニットＳＵが、ＳＵ１からＳＵ２にシフトしている。
【０１０６】
次に、シーケンサ１４は、第５〜第１２番目の動作と同様に、ワード線ＷＬ４及びＷＬ３を選択した第２９〜第３６番目の動作を実行する。第２９〜第３６番目の動作では、ストリングユニットＳＵ３、ＳＵ０、ＳＵ１、及びＳＵ２が順に選択される。つまり、最初に選択されるストリングユニットＳＵが、ＳＵ２からＳＵ３にシフトしている。
【０１０７】
同様に、シーケンサ１４は、ワード線ＷＬ５及びＷＬ４を選択した第３７〜４４番目の動作では、最初にストリングユニットＳＵ０を選択し、ワード線ＷＬ６及びＷＬ５を選択した第４５〜５２番目の動作では、最初にストリングユニットＳＵ１を選択し、ワード線ＷＬ７及びＷＬ６を選択した第５３〜６０番目の動作では、最初にストリングユニットＳＵ２を選択する。以降の処理も同様である。
【０１０８】
上記のように、シーケンサ１４は、コントローラ２０から送信されたアドレス情報ＡＤＤ及びデータＤＡＴに基づいて、書き込み動作を実行する。
【０１０９】
すなわち、コントローラ２０は、シーケンサ１４に書き込み動作を実行させるにあたり、最初に第２書き込み動作が実行されるストリングユニットＳＵが、ワード線ＷＬ０からワード線ＷＬ９５に向かってストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３の順に繰り返しシフトするように、ページアドレスＰＡを指定している。換言すれば、コントローラ２０は、シーケンサ１４に書き込み動作を実行させるにあたり、最初に第１書き込み動作が実行されるストリングユニットＳＵが、ワード線ＷＬ１からワード線ＷＬ９５に向かってストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３の順に繰り返しシフトするように、ページアドレスＰＡを指定している。
【０１１０】
従って、４つのストリングユニットＳＵに対応して、４本のワード線ＷＬ毎に、選択されるストリングユニットＳＵの周期が繰り返されている。以下、この周期に対応する４本のワード線ＷＬのグループをワード線グループＷＧと表記する。図１１の例では、最初に第２書き込み動作が実行されるストリングユニットＳＵの順番に着目して、４本のワード線ＷＬ０〜ＷＬ３をワード線グループＷＧ０とし、４本のワード線ＷＬ４〜ＷＬ７をワード線グループＷＧ１としている。以降のワード線ＷＬも同様である。
【０１１１】
次に、１つのワード線グループＷＧにおける第２書き込み動作の順序について、図１２を用いて説明する。
【０１１２】
図１２に示すように、あるワード線グループＷＧがワード線ＷＬｉ〜ＷＬ（ｉ＋３）を含むとする。すると、ワード線ＷＬｉの場合、ストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３の順序で、第２書き込みが実行される。ワード線ＷＬ（ｉ＋１）の場合、最初のストリングユニットＳＵがストリングユニットＳＵ０からストリングユニットＳＵ１にシフトして、ストリングユニットＳＵ１、ＳＵ２、ＳＵ３、ＳＵ０の順序で、第２書き込みが実行される。ワード線ＷＬ（ｉ＋２）の場合、最初のストリングユニットＳＵがストリングユニットＳＵ１からストリングユニットＳＵ２にシフトして、ストリングユニットＳＵ２、ＳＵ３、ＳＵ０、ＳＵ１の順序で、第２書き込みが実行される。ワード線ＷＬ（ｉ＋３）の場合、最初のストリングユニットＳＵがストリングユニットＳＵ２からストリングユニットＳＵ３にシフトして、ストリングユニットＳＵ３、ＳＵ０、ＳＵ１、ＳＵ２の順序で、第２書き込みが実行される。
【０１１３】
１．３．５  プログラム動作時の各配線の電圧
次に、プログラム動作時の各配線の電圧の一例について、図１３及び図１４を用いて説明する。図１３の例は、１回目のプログラムループにおけるプログラム動作を示している。図１４の例は、データの書き込み順序（第１番目〜第２８番目の動作）とこれに対応する選択ゲート線ＳＧＤ０〜ＳＧＤ３及びワード線ＷＬ０〜ＷＬ４の電圧を示している。なお、図１４の例では、説明を簡略化するため、各書き込み動作の１回目のプログラム動作を示している。
【０１１４】
図１３に示すように、時刻ｔ１において、センスアンプ１８は、ビット線ＢＬ（“１”）に電圧ＶＢＬを印加し、ＢＬプリチャージを開始する。ロウデコーダ１６は、選択ブロックＢＬＫにおいて、選択ストリングユニットＳＵの選択ゲート線ＳＧＤ（参照符号“選択ＳＧＤ”）に電圧ＶＳＤ１を印加する。電圧ＶＳＤ１は、選択トランジスタＳＴ１をオン状態とさせる電圧である。他方で、ロウデコーダ１６は、非選択ストリングユニットＳＵの選択ゲート線ＳＧＤ（参照符号“非選択ＳＧＤ”）に電圧ＶＳＳを印加して、対応する選択トランジスタＳＴ１をオフ状態とさせる。また、ロウデコーダ１６は、選択ストリングユニットＳＵおよび非選択ストリングユニットＳＵの選択ゲート線ＳＧＳに電圧ＶＳＳを印加して、選択トランジスタＳＴ２をオフ状態とさせる。またソース線ＳＬには、電圧ＶＣＥＬＳＲＣ（＞ＶＳＳ）が印加される。
【０１１５】
時刻ｔ２において、ロウデコーダ１６は、選択ストリングユニットＳＵの選択ゲート線ＳＧＤに電圧ＶＳＤ２を印加する。電圧ＶＳＤ２は、電圧ＶＳＤ１及び電圧ＶＢＬよりも低い電圧で、電圧ＶＳＳを印加された選択トランジスタＳＴ１はオンさせるが、電圧ＶＢＬを印加された選択トランジスタＳＴ１はカットオフさせる電圧である。これにより、ビット線ＢＬ（“１”）に対応するＮＡＮＤストリングＮＳのチャネルはフローティング状態となる。
【０１１６】
時刻ｔ３において、ロウデコーダ１６は、選択ストリングユニットＳＵの各ワード線ＷＬに電圧ＶＰＡＳＳを印加する。電圧ＶＰＡＳＳは、メモリセルトランジスタＭＴの閾値電圧によらず、メモリセルトランジスタＭＴをオン状態にする電圧である。
【０１１７】
時刻ｔ４において、ロウデコーダ１６は、選択ストリングユニットＳＵの選択ワード線ＷＬに電圧ＶＰＧＭを印加する。電圧ＶＰＧＭは、電子を電荷蓄積層に注入するための高電圧である。
【０１１８】
ビット線ＢＬ（“０”）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がオン状態となっているため、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネル電位はＶＳＳとなる。よって、制御ゲートとチャネルとの間の電位差（ＶＰＧＭ−ＶＳＳ）が大きくなる。その結果、電子が電荷蓄積層に注入されて、ビット線ＢＬ（“０”）に対応するメモリセルトランジスタＭＴの閾値電圧が上昇される。
【０１１９】
ビット線ＢＬ（“１”）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がカットオフ状態となっているため、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネルは電気的にフローティングとなる。すると、ワード線ＷＬ等との容量カップリングにより、チャネル電位は上昇する。よって、制御ゲートとチャネルとの間の電位差は、ビット線ＢＬ（“０”）に対応するメモリセルトランジスタＭＴよりも小さくなる。その結果、電子が電荷蓄積層にほとんど注入されず、ビット線ＢＬ（“１”）に対応するメモリセルトランジスタＭＴの閾値電圧は維持される（閾値分布レベルがより高い分布に遷移するほどには閾値電圧は変動しない）。
【０１２０】
時刻ｔ５において、ロウデコーダ１６は、ワード線ＷＬに電圧ＶＳＳを印加する。
【０１２１】
時刻ｔ６において、リカバリ処理が実行され、プログラム動作は終了する。
【０１２２】
次に、データの書き込み順序とこれに対応する選択ゲート線ＳＧＤ０〜ＳＧＤ３及びワード線ＷＬ０〜ＷＬ４の電圧について説明する。
【０１２３】
図１４に示すように、まず第１番目の動作におけるプログラム動作では、選択ゲート線ＳＧＤ０及びワード線ＷＬ０が選択される。選択ゲート線ＳＧＤ０には電圧ＶＳＤ（電圧ＶＳＤ１及びＶＳＤ２）が印加され、選択ワード線ＷＬ０には電圧ＶＰＧＭ（及び電圧ＶＰＡＳＳ）が印加され、非選択ワード線ＷＬ１〜ＷＬ３には電圧ＶＰＡＳＳが印加される。
【０１２４】
同様に、第２〜第４番目の動作では、ワード線ＷＬ０が選択され、更に選択ゲート線ＳＧＤ１〜ＳＧＤ３が順に選択される。より具体的には、第２番目の動作では、選択ゲート線ＳＧＤ１に電圧ＶＳＤが印加され、第３番目の動作では、選択ゲート線ＳＧＤ２に電圧ＶＳＤが印加され、第４番目の動作では、選択ゲート線ＳＧＤ３に電圧ＶＳＤが印加される。そして第２〜第４番目の動作では、選択ワード線ＷＬ０には電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ１〜ＷＬ３には電圧ＶＰＡＳＳが印加される。
【０１２５】
次に、第５及び第６番目の動作では、選択ゲート線ＳＧＤ０が選択され、ワード線ＷＬ１及びＷＬ０が順に選択される。より具体的には、第５番目の動作では、選択ゲート線ＳＧＤ０に電圧ＶＳＤが印加され、選択ワード線ＷＬ１に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ０、ＷＬ２、及びＷＬ３に電圧ＶＰＡＳＳが印加される。第６番目の動作では、選択ゲート線ＳＧＤ０に電圧ＶＳＤが印加され、選択ワード線ＷＬ０に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ１〜ＷＬ３に電圧ＶＰＡＳＳが印加される。
【０１２６】
次に、第７〜第１２番目の動作では、第５及び第６番目の書き込み動作と同じ手順で、選択ゲート線ＳＧＤ１〜ＳＧＤ３が順に選択される。より具体的には、第７番目の動作では、選択ゲート線ＳＧＤ１に電圧ＶＳＤが印加され、選択ワード線ＷＬ１に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ０、ＷＬ２、及びＷＬ３に電圧ＶＰＡＳＳが印加される。第８番目の動作では、選択ゲート線ＳＧＤ１に電圧ＶＳＤが印加され、選択ワード線ＷＬ０に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ１〜ＷＬ３に電圧ＶＰＡＳＳが印加される。第９番目の動作では、選択ゲート線ＳＧＤ２に電圧ＶＳＤが印加され、選択ワード線ＷＬ１に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ０、ＷＬ２、及びＷＬ３に電圧ＶＰＡＳＳが印加される。第１０番目の動作では、選択ゲート線ＳＧＤ２に電圧ＶＳＤが印加され、選択ワード線ＷＬ０に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ１〜ＷＬ３に電圧ＶＰＡＳＳが印加される。第１１番目の動作では、選択ゲート線ＳＧＤ３に電圧ＶＳＤが印加され、選択ワード線ＷＬ１に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ０、ＷＬ２、及びＷＬ３に電圧ＶＰＡＳＳが印加される。第１２番目の動作では、選択ゲート線ＳＧＤ３に電圧ＶＳＤが印加され、選択ワード線ＷＬ０に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ１〜ＷＬ３に電圧ＶＰＡＳＳが印加される。
【０１２７】
第１３〜第２０番目の動作では、第１３及び１４番目の動作で選択ゲート線ＳＧＤ１が選択され、第１５及び第１６番目の動作で選択ゲート線ＳＧＤ２が選択され、第１７及び第１８番目の動作で選択ゲート線ＳＧＤ３が選択され、第１９及び第２０番目の動作で選択ゲート線ＳＧＤ０が選択される。また、第１３、第１５、第１７、及び第１９番目の動作では、ワード線ＷＬ２が選択され、第１４、第１６、第１８、及び第２０番目の動作では、ワード線ＷＬ１が選択される。より具体的には、第１３番目の動作では、選択ゲート線ＳＧＤ１に電圧ＶＳＤが印加され、選択ワード線ＷＬ２に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ０、ＷＬ１、及びＷＬ３に電圧ＶＰＡＳＳが印加される。第１４番目の動作では、選択ゲート線ＳＧＤ１に電圧ＶＳＤが印加され、選択ワード線ＷＬ１に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ０、ＷＬ２、及びＷＬ３に電圧ＶＰＡＳＳが印加される。第１５番目の動作では、選択ゲート線ＳＧＤ２に電圧ＶＳＤが印加され、選択ワード線ＷＬ２に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ０、ＷＬ１、及びＷＬ３に電圧ＶＰＡＳＳが印加される。第１６番目の動作では、選択ゲート線ＳＧＤ２に電圧ＶＳＤが印加され、選択ワード線ＷＬ１に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ０、ＷＬ２、及びＷＬ３に電圧ＶＰＡＳＳが印加される。第１７番目の動作では、選択ゲート線ＳＧＤ３に電圧ＶＳＤが印加され、選択ワード線ＷＬ２に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ０、ＷＬ１、及びＷＬ３に電圧ＶＰＡＳＳが印加される。第１８番目の動作では、選択ゲート線ＳＧＤ３に電圧ＶＳＤが印加され、選択ワード線ＷＬ１に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ０、ＷＬ２、及びＷＬ３に電圧ＶＰＡＳＳが印加される。第１９番目の動作では、選択ゲート線ＳＧＤ０に電圧ＶＳＤが印加され、選択ワード線ＷＬ２に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ０、ＷＬ１、及びＷＬ３に電圧ＶＰＡＳＳが印加される。第２０番目の動作では、選択ゲート線ＳＧＤ０に電圧ＶＳＤが印加され、選択ワード線ＷＬ１に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ０、ＷＬ２、及びＷＬ３に電圧ＶＰＡＳＳが印加される。
【０１２８】
第２１〜第２８番目の動作では、第２１及び２２番目の動作で選択ゲート線ＳＧＤ２が選択され、第２３及び第２４番目の動作で選択ゲート線ＳＧＤ３が選択され、第２５及び第２６番目の動作で選択ゲート線ＳＧＤ０が選択され、第２７及び第２８番目の動作で選択ゲート線ＳＧＤ１が選択される。また、第２１、第２２、第２３、及び第２５番目の動作ではワード線ＷＬ３が選択され、第２２、第２４、第２６、及び第２８番目の動作ではワード線ＷＬ２が選択される。より具体的には、第２１番目の動作では、選択ゲート線ＳＧＤ２に電圧ＶＳＤが印加され、選択ワード線ＷＬ３に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ０〜ＷＬ２に電圧ＶＰＡＳＳが印加される。第２２番目の動作では、選択ゲート線ＳＧＤ２に電圧ＶＳＤが印加され、選択ワード線ＷＬ２に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ０、ＷＬ１、及びＷＬ３に電圧ＶＰＡＳＳが印加される。以降も同様の手順により、選択された選択ゲート線ＳＧＤに電圧ＶＳＤが印加され、選択ワード線ＷＬに電圧ＶＰＧＭが印加され、非選択ワード線ＷＬに電圧ＶＰＡＳＳが印加される。
【０１２９】
１．３．６  第１及び第２書き込み動作における選択ワード線の電圧
次に、第１及び第２書き込み動作における選択ワード線ＷＬの電圧の一例について説明する。図１５は、第１及び第２書き込み動作において、選択ワード線ＷＬに印加される電圧を示している。
【０１３０】
図１５に示すように、第１コマンドセット受信後、第１書き込み期間ｔＰｒｏｇ１において、まず、ロウデコーダ１６は、選択ワード線ＷＬに対して電圧Ｖｐｇｍ１を印加する。電圧Ｖｐｇｍ１は、第１書き込み動作におけるプログラム電圧ＶＰＧＭである。選択ワード線ＷＬに電圧Ｖｐｇｍ１が印加されると、選択ワード線ＷＬに接続された“０”プログラム対象のメモリセルトランジスタＭＴの閾値電圧が上昇し、“１”プログラム対象のメモリセルトランジスタＭＴの閾値電圧はほとんど上昇しない。次に、ロウデコーダ１６は、電圧Ｖｖｆｙを印加する。電圧Ｖｖｆｙはベリファイ電圧であり、例えば、図５に示す電圧ＶＭ１である。
【０１３１】
上述したプログラム電圧とベリファイ電圧とを印加する動作が、１回のプログラムループに相当する。そして、このようなプログラムループが、プログラム電圧の値をΔＶｐｇｍ１ずつ増加させて繰り返される。各プログラムループで印加される電圧Ｖｖｆｙの値は、第１書き込み動作の進行に伴って、例えば電圧ＶＭ２又はＶＭ３に変更される。なお、１回のプログラムループで複数種類のベリファイ電圧が使用されてもよい。シーケンサ１４は、例えば、電圧ＶＭＦによるベリファイにパスすると、第１書き込み動作を終了して、レディビジー信号ＲＢｎを“Ｈ”レベルにする。
【０１３２】
次に、第２コマンドセット受信後、第２書き込み期間ｔＰｒｏｇ２において、ロウデコーダ１６は、第１書き込み期間ｔＰｒｏｇ１と同様に、選択ワード線ＷＬに対して電圧Ｖｐｇｍ２を印加する。電圧Ｖｐｇｍ２は、第２書き込み動作におけるプログラム電圧ＶＰＧＭである。次に、ロウデコーダ１６は、電圧Ｖｖｆｙを印加する。例えば、ロウデコーダ１６は、電圧Ｖｖｆｙとして、選択ワード線ＷＬに図６に示す電圧Ｖ１を印加する。このようなプログラムループが、ベリファイをパスするまで、プログラム電圧の値をΔＶｐｇｍ２ずつ増加させて繰り返される。電圧Ｖｐｇｍ２は電圧Ｖｐｇｍ１より小さく、ΔＶｐｇｍ２はΔＶｐｇｍ１より小さい。このように第２書き込み動作は、第１書き込み動作より小さいプログラム電圧とΔＶｐｇｍとを使用して、メモリセルトランジスタＭＴの閾値電圧を細かく制御する。このため、第２書き込み期間ｔＰｒｏｇ２は、第１書き込み期間ｔＰｒｏｇ１よりも長くなる傾向がある。
【０１３３】
１．４  本実施形態に係る効果
本実施形態に係る構成であれば、半導体記憶装置の信頼性を向上できる。本効果につき詳述する。
【０１３４】
データ書き込み済みのメモリセルトランジスタＭＴの閾値電圧は、隣接するメモリセルトランジスタＭＴへの書き込み動作、あるいは他のストリングユニットＳＵへの書き込み動作の際のディスターブ（disturb）により、変動する場合がある。
【０１３５】
これに対し、本実施形態に係る構成であれば、複数ビットの書き込み動作を２回に分けて、まず、ワード線ＷＬｉに接続されたメモリセルトランジスタＭＴに第１書き込み動作を実行し、ワード線ＷＬ（ｉ＋１）に接続されたメモリセルトランジスタＭＴに第１書き込み動作を実行した後、ワード線ＷＬｉに接続されたメモリセルトランジスタＭＴに第２書き込み動作を実行することができる。これにより、ワード線ＷＬｉに接続されたメモリセルトランジスタＭＴは、隣接するワード線ＷＬ（ｉ＋１）に接続されたメモリセルトランジスタＭＴへの第１書き込み動作によるディスターブを受けても、その後の第２書き込み動作により、精密に書き込まれるため、ディスターブの影響を抑制できる。
【０１３６】
また、“０”レベル（消去レベル）のデータの閾値電圧に着目すると、第１書き込み動作が実行されたメモリセルトランジスタＭＴの“Ｍ０”レベルのデータの閾値電圧は、“１”プログラムの影響により、“１”レベルには達していないが第１書き込み動作が実行されていないメモリセルトランジスタＭＴの“ＥＲ”レベルのデータの閾値電圧よりもわずかに増加している。このため、第１書き込み動作が実行されたメモリセルトランジスタＭＴは、第１書き込み動作が実行されていないメモリセルトランジスタＭＴよりも、他のストリングユニットＳＵからのディスターブにより、“０”レベルのフェイルビット、すなわち、“０”レベルから“１”レベルへのシフトが発生しやすくなる。データの書き込み順序と他のストリングユニットＳＵの第２書き込み動作からのディスターブとの関係を、図１６に示す。図１６は、ワード線ＷＬ０及びＷＬ１におけるストリングユニットＳＵの選択順序を示しており、選択順序は図１１と同じである。
【０１３７】
図１６に示すように、ストリングユニットＳＵ０のワード線ＷＬ１に接続されたメモリセルグループＭＣＧに着目すると、第１書き込み動作が実行された後（第５番目）に、ワード線ＷＬ１を選択した第１書き込み動作と、ワード線ＷＬ０を選択した第２書き込み動作とがストリングユニットＳＵ１、ＳＵ２、及びＳＵ３の順に実行される。従って、ストリングユニットＳＵ０のワード線ＷＬ１に接続されたメモリセルグループＭＣＧは、ワード線ＷＬ０を選択した他のストリングユニットＳＵの第２書き込み動作によりディスターブの影響を３回受ける。同様に、ストリングユニットＳＵ１のワード線ＷＬ１に接続されたメモリセルグループＭＣＧは、ディスターブの影響を２回受ける。ストリングユニットＳＵ２のワード線ＷＬ１に接続されたメモリセルグループＭＣＧは、ディスターブの影響を１回受ける。ストリングユニットＳＵ３のワード線ＷＬ１に接続されたメモリセルグループＭＣＧは、ディスターブの影響を０回受ける。このように、ワード線ＷＬ（ｉ＋１）において、第１書き込み動作を実行するストリングユニットＳＵの選択順序により、換言すれば、ワード線ＷＬｉにおいて、第２書き込み動作を実行するストリングユニットＳＵの選択順序により、ディスターブによる閾値電圧の変動量が異なる。ディスターブを受ける回数が多いほど、閾値電圧の上昇は大きくなるため、フェイルビット数が増加する傾向にある。
【０１３８】
例えば、各ワード線ＷＬにおいて、第１書き込み動作及び第２書き込み動作を実行するストリングユニットＳＵがストリングユニットＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３の順に選択される場合、ストリングユニットＳＵ０に“０”レベルのフェイルビットが集中する。ＥＣＣ処理により救済できないほどにフェイルビットが増加すると、誤読み出しとなり、データ読み出しの信頼性が劣化する。
【０１３９】
これに対し、本実施形態に係る構成であれば、ワード線ＷＬ毎に、第１及び第２書き込み動作を実行するストリングユニットＳＵの選択順序をシフトさせることができる。これにより、他のストリングユニットＳＵから受けるディスターブの回数を平準化できる。具体例を図１７に示す。図１７は、図１１で説明したデータの書き込み順序において、メモリセルグループＭＣＧ毎に、１つ下の番号のワード線ＷＬが接続された他のストリングユニットＳＵのメモリセルグループＭＣＧにおける第２書き込み動作により受けるディスターブの回数を示している。
【０１４０】
図１７に示すように、ワード線ＷＬ１〜ＷＬ４に着目すると、第１及び第２書き込み動作を実行するストリングユニットＳＵの選択順序をシフトさせることにより、ディスターブを受ける回数は、ストリングユニットＳＵによらず６回となり、ディスターブの影響が平準化されていることが分かる。他のワード線ＷＬも同様である。
【０１４１】
これより、各ストリングユニットＳＵにおける“０”レベルのデータのフェイルビット数を平準化できる。従って、ＥＣＣ処理によりフェイルビットの救済ができる可能性が高くなり、誤読み出しを抑制できる。従って、半導体記憶装置の信頼性を向上できる。
【０１４２】
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態とは異なるストリングユニットＳＵの選択順序について、３つの例を説明する。以下、第１実施形態と異なる点についてのみ説明する。
【０１４３】
２．１  第１例
まず、第２実施形態の第１例について、図１８を用いて説明する。
【０１４４】
図１８に示すように、あるワード線グループＷＧがワード線ＷＬｉ〜ＷＬ（ｉ＋３）を含むとする。すると、ワード線ＷＬｉの場合、ストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３の順序で、第２書き込みが実行される。ワード線ＷＬ（ｉ＋１）の場合、最初のストリングユニットＳＵがストリングユニットＳＵ０からストリングユニットＳＵ３にシフトして、ストリングユニットＳＵ３、ＳＵ０、ＳＵ１、ＳＵ２の順序で、第２書き込みが実行される。ワード線ＷＬ（ｉ＋２）の場合、最初のストリングユニットＳＵがストリングユニットＳＵ３からストリングユニットＳＵ２にシフトして、ストリングユニットＳＵ２、ＳＵ３、ＳＵ０、ＳＵ１の順序で、第２書き込みが実行される。ワード線ＷＬ（ｉ＋３）の場合、最初のストリングユニットＳＵがストリングユニットＳＵ２からストリングユニットＳＵ１にシフトして、ストリングユニットＳＵ１、ＳＵ２、ＳＵ３、ＳＵ０の順序で、第２書き込みが実行される。
【０１４５】
２．２  第２例
次に、第２実施形態の第２例について、図１９を用いて説明する。
【０１４６】
図１９に示すように、あるワード線グループＷＧがワード線ＷＬｉ〜ＷＬ（ｉ＋３）を含むとする。すると、ワード線ＷＬｉの場合、ストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３の順序で、第２書き込みが実行される。ワード線ＷＬ（ｉ＋１）の場合、最初のストリングユニットＳＵがストリングユニットＳＵ０からストリングユニットＳＵ２にシフトして、ストリングユニットＳＵ２、ＳＵ３、ＳＵ０、ＳＵ１の順序で、第２書き込みが実行される。ワード線ＷＬ（ｉ＋２）の場合、最初のストリングユニットＳＵがストリングユニットＳＵ２からストリングユニットＳＵ３にシフトして、ストリングユニットＳＵ３、ＳＵ０、ＳＵ１、ＳＵ２の順序で、第２書き込みが実行される。ワード線ＷＬ（ｉ＋３）の場合、最初のストリングユニットＳＵがストリングユニットＳＵ３からストリングユニットＳＵ１にシフトして、ストリングユニットＳＵ１、ＳＵ２、ＳＵ３、ＳＵ０の順序で、第２書き込みが実行される。
【０１４７】
２．３  第３例
次に、第２実施形態の第３例について、図２０を用いて説明する。第３例では、複数のストリングユニットＳＵの選択順序を組み合わせて用いる場合について説明する。
【０１４８】
図２０に示すように、あるワード線グループＷＧｊ（ｊは任意の整数）には、第１例で説明したストリングユニットＳＵの選択順序を適用し、ワード線グループＷＧ（ｊ＋１）には、第２例で説明したストリングユニットＳＵの選択順序を適用する。
【０１４９】
なお、複数のストリングユニットＳＵの選択順序の組み合わせは、任意に変更できる。例えば、第１実施形態で説明したストリングユニットＳＵの選択順序と、第１例で説明したストリングユニットＳＵの選択順序を組み合わせてもよい。
【０１５０】
２．４  本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【０１５１】
なお、ストリングユニットＳＵの選択順序は、第１及び第２実施形態に限定されない。１つのワード線グループＷＧにおいて、各ストリングユニットＳＵがそれぞれ１番目と２番目と３番目と４番目に１度ずつ選択される順序であれば、任意に設定可能である。
【０１５２】
また、各ストリングユニットＳＵの選択順序をワード線グループＷＧ単位で変更するのではなく、全てのワード線（例えば、ワード線ＷＬ０〜ＷＬ９５）に対する書き込みを通じて、各ストリングユニットＳＵが選択される回数が平準化されるようにしてもよい。
【０１５３】
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、１つのブロックＢＬＫを下位ブロックＢＬＫと上位ブロックＢＬＫに分割して使用する場合のデータの読み出し順序について説明する。以下、第１及び第２実施形態と異なる点についてのみ説明する。
【０１５４】
３．１  データの書き込み順序
データの書き込み順序について、図２１を用いて説明する。本実施形態では、ワード線ＷＬ０〜ＷＬ４７に接続されたメモリセルトランジスタＭＴの集まりを下位ブロックＢＬＫと呼び、ワード線ＷＬ４８〜９５に接続されたメモリセルトランジスタＭＴの集まりを上位ブロックＢＬＫと呼ぶ。コントローラ２０は、下位ブロックＢＬＫ及び上位ブロックＢＬＫにおけるデータの書き込み動作をそれぞれ独立して管理する。
【０１５５】
図２１に示すように、下位ブロックＢＬＫにデータを書き込む場合、シーケンサ１４は、ワード線ＷＬ４７からワード線ＷＬ０に向かってデータを書き込む。
【０１５６】
より具体的には、シーケンサ１４は、下位ブロックＢＬＫにおける第１〜第４番目の動作として、ワード線ＷＬ４７を選択し且つストリングユニットＳＵ０〜ＳＵ３を順に選択した、第１書き込み動作を実行する。
【０１５７】
次に、シーケンサ１４は、第５及び第６番目の動作として、ストリングユニットＳＵ０を選択して、ワード線ＷＬ４６を選択した第１書き込み動作と、ワード線ＷＬ４７を選択した第２書き込み動作とを実行する。また、シーケンサ１４は、第７〜第１２番目の動作として、ストリングユニットＳＵ１からＳＵ３まで順に選択して、第５及び第６番目の動作と同じ手順で、ワード線ＷＬ４６を選択した第１書き込み動作とワード線ＷＬ４７を選択した第２書き込み動作とを交互に実行する。
【０１５８】
次に、シーケンサ１４は、第１３〜第２０番目の動作として、第５〜第１２番目の動作と同様に、ストリングユニットＳＵ毎にワード線ＷＬ４５を選択した第１書き込み動作とワード線ＷＬ４６を選択した第２書き込み動作とを交互に実行する。第１３〜第２０番目の動作では、ストリングユニットＳＵ１、ＳＵ２、ＳＵ３、及びＳＵ０が順に選択される。つまり、最初に選択されるストリングユニットＳＵが、ＳＵ０からＳＵ１にシフトしている。
【０１５９】
次に、シーケンサ１４は、第５〜第１２番目の動作と同様に、ワード線ＷＬ４４及びＷＬ４５を選択した第２１〜第２８番目の動作を実行する。第２１〜第２８番目の動作では、ストリングユニットＳＵ２、ＳＵ３、ＳＵ０、及びＳＵ１が順に選択される。つまり、最初に選択されるストリングユニットＳＵが、ＳＵ１からＳＵ２にシフトしている。
【０１６０】
次に、シーケンサ１４は、第５〜第１２番目の動作と同様に、ワード線ＷＬ４３及びＷＬ４３を選択した第２９〜第３６番目の動作を実行する。第２９〜第３６番目の動作では、ストリングユニットＳＵ３、ＳＵ０、ＳＵ１、及びＳＵ２が順に選択される。つまり、最初に選択されるストリングユニットＳＵが、ＳＵ２からＳＵ３にシフトしている。
【０１６１】
同様に、シーケンサ１４は、ワード線ＷＬ４２及びＷＬ４３を選択した第３７〜４４番目の動作では、最初にストリングユニットＳＵ０を選択し、ワード線ＷＬ４１及びＷＬ４２を選択した第４５〜５２番目の動作では、最初にストリングユニットＳＵ１を選択する。以降の処理も同様である。
【０１６２】
上記のように、シーケンサ１４は、コントローラ２０から送信されたアドレス情報ＡＤＤ及びデータＤＡＴに基づいて、書き込み動作を実行する。
【０１６３】
すなわち、コントローラ２０は、シーケンサ１４に書き込み動作を実行させるにあたり、最初に第２書き込み動作が実行されるストリングユニットＳＵが、ワード線ＷＬ４７からワード線ＷＬ０に向かってストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３の順に繰り返しシフトするように、ページアドレスＰＡを指定している。換言すれば、コントローラ２０は、シーケンサ１４に書き込み動作を実行させるにあたり、最初に第１書き込み動作が実行されるストリングユニットＳＵが、ワード線ＷＬ４６からワード線ＷＬ０に向かってストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３の順に繰り返しシフトするように、ページアドレスＰＡを指定している。
【０１６４】
また、シーケンサ１４は、上位ブロックＢＬＫにデータを書き込む場合、ワード線ＷＬ４８からワード線ＷＬ９５に向かってデータを書き込む。データの書き込み順序は、第１実施形態の図１１と同じであり、図２１のワード線ＷＬ４８が図１１のワード線ＷＬ０に相当する。
【０１６５】
３．２  本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果を得ることができる。
【０１６６】
なお、下位ブロックＢＬＫ及び上位ブロックＢＬＫにおいて、第２実施形態で説明したストリングユニットＳＵの選択順序を適用してもよい。
【０１６７】
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、第１実施形態と異なる第１及び第２書き込み動作について説明する。以下、第１乃至第３実施形態と異なる点についてのみ説明する。
【０１６８】
４．１  メモリセルトランジスタＭＴの閾値分布
まず、メモリセルトランジスタＭＴの閾値分布について、図２２を用いて説明する。本実施形態では、第１実施形態と異なるコーディングを適用した場合について説明する。
【０１６９】
図２２に示すように、各レベルに含まれるメモリセルトランジスタＭＴに対して、“Ｌｏｗｅｒビット／Ｍｉｄｄｌｅビット／Ｕｐｐｅｒビット／Ｔｏｐビット”に以下に示すようにデータを割り付ける。
【０１７０】
“０”レベルに含まれるメモリセルトランジスタＭＴは、“１１１１”データを保持する。“１”レベルに含まれるメモリセルトランジスタＭＴは、“１１１０”データを保持する。“２”レベルに含まれるメモリセルトランジスタＭＴは、“１１００”データを保持する。“３”レベルに含まれるメモリセルトランジスタＭＴは、“１１０１”データを保持する。“４”レベルに含まれるメモリセルトランジスタＭＴは、“１００１”データを保持する。“５”レベルに含まれるメモリセルトランジスタＭＴは、“１０００”データを保持する。“６”レベルに含まれるメモリセルトランジスタＭＴは、“１０１０”データを保持する。“７”レベルに含まれるメモリセルトランジスタＭＴは、“１０１１”データを保持する。“８”レベルに含まれるメモリセルトランジスタＭＴは、“００１１”データを保持する。“９”レベルに含まれるメモリセルトランジスタＭＴは、“００１０”データを保持する。“Ａ”レベルに含まれるメモリセルトランジスタＭＴは、“００００”データを保持する。“Ｂ”レベルに含まれるメモリセルトランジスタＭＴは、“０００１”データを保持する。“Ｃ”レベルに含まれるメモリセルトランジスタＭＴは、“０１０１”データを保持する。“Ｄ”レベルに含まれるメモリセルトランジスタＭＴは、“０１００”データを保持する。“Ｅ”レベルに含まれるメモリセルトランジスタＭＴは、“０１１０”データを保持する。“Ｆ”レベルに含まれるメモリセルトランジスタＭＴは、“０１１１”データを保持する。
【０１７１】
このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒビットは、読み出し動作８Ｒによって確定する。Ｍｉｄｄｌｅビットは、読み出し動作４Ｒ及びＣＲによって確定する。Ｕｐｐｅｒビットは、読み出し動作２Ｒ、６Ｒ、ＡＲ、及びＥＲによって確定する。Ｔｏｐビットは、読み出し動作１Ｒ、３Ｒ、５Ｒ、７Ｒ、９Ｒ、ＢＲ、ＤＲ、及びＦＲによって確定する。つまりＬｏｗｅｒビット、Ｍｉｄｄｌｅビット、Ｕｐｐｅｒビット、及びＴｏｐビットの値はそれぞれ、１回、２回、４回、及び８回の読み出し動作によって確定する。以下では、このデータの割り付けのことを“１−２−４−８コード”と呼ぶ。
【０１７２】
４．２  第１及び第２書き込み動作
次に、本実施形態の書き込み動作について説明する。本実施形態では、４ページデータの書き込み動作を、Ｌｏｗｅｒページ及びＭｉｄｄｌｅページを書き込む第１書き込み動作と、Ｕｐｐｅｒページ及びＴｏｐページを書き込む第２書き込み動作との２回に分けて実行する。
【０１７３】
まず、第１書き込み動作について、図２３を用いて説明する。
【０１７４】
図２３に示すように、まず、シーケンサ１４は、コントローラ２０から入力されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータに基づいて、第１書き込み動作を実行する。
【０１７５】
より具体的には、シーケンサ１４は、電圧ＶＭ１、ＶＭ２、及びＶＭ３をベリファイ電圧として使用する。電圧ＶＭ１は、“１０”（“Ｌｏｗｅｒビット／Ｕｐｐｅｒビット”）データを書き込む場合に使用され、電圧Ｖ１以上且つ電圧Ｖ５未満である。電圧ＶＭ２は、“００”データを書き込む場合に使用されるベリファイ電圧であり、電圧Ｖ５以上且つ電圧Ｖ９未満である。電圧ＶＭ３は、“０１”データを書き込む場合に使用されるベリファイ電圧であり、電圧Ｖ９以上且つ電圧ＶＤ未満である。
【０１７６】
第１書き込み動作が実行されると、書き込むデータに基づいてメモリセルトランジスタＭＴの閾値電圧が上昇し、４つの閾値分布が形成される。図２３に示す“Ｍ０”レベルは、“１１”データが書き込まれる複数のメモリセルトランジスタＭＴによって形成される。“Ｍ１”レベルは、“１０”データが書き込まれる複数のメモリセルトランジスタＭＴによって形成される。“Ｍ２”レベルは、“００”データが書き込まれる複数のメモリセルトランジスタＭＴによって形成される。“Ｍ３”レベルは、“０１”データが書き込まれる複数のメモリセルトランジスタＭＴによって形成される。
【０１７７】
“Ｍ０”レベルにおける閾値電圧は電圧Ｖ１未満である。“Ｍ１”レベルにおける閾値電圧は、電圧ＶＭ１以上且つ電圧Ｖ５未満である。“Ｍ２”レベルにおける閾値電圧は、電圧ＶＭ２以上且つ電圧Ｖ９未満である。“Ｍ３”レベルにおける閾値電圧は、電圧ＶＭ３以上且つ電圧ＶＤ未満である。
【０１７８】
次に、第２書き込み動作について、図２４を用いて説明する。
【０１７９】
図２４に示すように、まず、シーケンサ１４は、メモリセルアレイ１１から読み出されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータのデータ、すなわち“１１”データ、“１０”データ、“００”データ、及び“０１”データ、並びにコントローラ２０から入力されたＵｐｐｅｒページデータ及びＴｏｐページデータに基づいて、第２書き込み動作を実行する。
【０１８０】
第２書き込み動作では、例えば、“Ｍ０”レベルの閾値分布から“０”レベル、“１”レベル、“２”レベル、及び“３”レベルの閾値分布が形成される。“Ｍ１”レベルの閾値分布から“４”レベル、“５”レベル、“６”レベル、及び“７”レベルの閾値分布が形成される。“Ｍ２”レベルの閾値分布から“８”レベル、“９”レベル、“Ａ”レベル、及び“Ｂ”レベルの閾値分布が形成される。“Ｍ３”レベルの閾値分布から“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、及び“Ｆ”レベルの閾値分布が形成される。
【０１８１】
４．３  本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【０１８２】
５．第５実施形態
次に、第５実施形態について説明する。第５実施形態では、４ページデータを３回の書き込み動作により書き込む場合について説明する。以下、第１乃至第４実施形態と異なる点についてのみ説明する。
【０１８３】
５．１  第１乃至第３書き込み動作
まず、本実施形態の書き込み動作について説明する。本実施形態では、４ページデータの書き込みを、“８”レベル、“９”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、及び“Ｆ”レベルに書き込むメモリセルトランジスタＭＴに対して“８”レベルよりも低いレベルに一旦書き込む第１書き込み動作と、第１実施形態で説明した粗い書き込み動作（第１実施形態における第１書き込み動作）を行う第２書き込み動作と、第１実施形態で説明した精密な書き込み動作（第１実施形態における第２書き込み動作）を行う第３書き込み動作との３回目に分けて実行する。
【０１８４】
まず、第１書き込み動作について、図２５を用いて説明する。図２５は、第１書き込み動作によるメモリセルトランジスタＭＴの閾値分布の変化を示している。
【０１８５】
図２５に示すように、シーケンサ１４は、コントローラ２０から入力されたＬＭデータに基づいて、第１書き込み動作を実行する。
【０１８６】
より具体的には、コントローラ２０は、“１１１１”データ、“０１１１”データ、“０１０１”データ、“０００１”データ、“１００１”データ、“１０００”データ、“００００”データ、及び“０１００”データを“０”データとし、“０１１０”データ、“００１０”データ、“００１１”データ、“１０１１”データ、“１０１０”データ、“１１１０”データ、“１１００”データ、及び“１１０１”データを“１”データとするＬＭデータを作成し、半導体記憶装置１０に送信する。なお、４ページデータが、１−２−４−８コードの場合、コントローラ２０は、Ｌｏｗｅｒページデータを送信してもよい。
【０１８７】
第１書き込み動作において、シーケンサ１４は、電圧ＶＬＭをベリファイ電圧として使用する。電圧ＶＬＭは、例えば、電圧Ｖ５以上電圧ＶＭ８未満である。
【０１８８】
第１書き込み動作が実行されると、書き込むデータに基づいてメモリセルトランジスタＭＴの閾値電圧が上昇し、２個の閾値分布が形成される。図２６に示す“ＬＭ０”レベルは、“１”データに対応する複数のメモリセルトランジスタＭＴによって形成される。“ＬＭ１”レベルは、“０”データに対応する複数のメモリセルトランジスタＭＴによって形成される。
【０１８９】
“ＬＭ０”レベルにおける閾値電圧は電圧Ｖ１未満である。“ＬＭ１”レベルにおける閾値電圧は、電圧ＶＬＭ以上且つ電圧Ｖ８未満である。
【０１９０】
次に、第２書き込み動作について、図２６を用いて説明する。図２６は、第２書き込み動作によるメモリセルトランジスタＭＴの閾値分布の変化を示している。
【０１９１】
図２６に示すように、第２書き込み動作は、第１実施形態で説明した粗い書き込み動作（第１実施形態の第１書き込み動作）と同じである。第１実施形態と異なる点は、第１実施形態では、“ＥＲ”レベルの閾値分布から各レベルの閾値分布が形成される。これに対して、本実施形態では、例えば、“ＬＭ０”レベルの閾値分布から“Ｍ０”レベル、“Ｍ１”レベル、“Ｍ２”レベル、“Ｍ３”レベル、“Ｍ４”レベル、“Ｍ５”レベル、“Ｍ６”レベル、及び“Ｍ７”レベルの閾値分布が形成され、“ＬＭ１”レベルの閾値分布から“Ｍ８”レベル、“Ｍ９”レベル、“ＭＡ”レベル、“ＭＢ”レベル、“ＭＣ”レベル、“ＭＤ”レベル、“ＭＥ”レベル、及び“ＭＦ”レベルの閾値分布が形成される。
【０１９２】
次に、第３書き込み動作について、図２７を用いて説明する。図２７は、第３書き込み動作によるメモリセルトランジスタＭＴの閾値分布の変化を示している。
【０１９３】
図２７に示すように、第３書き込み動作は、第１実施形態で説明した精密な書き込み動作（第１実施形態の第２書き込み動作）と同じである。
【０１９４】
５．２  データの書き込み順序
次に、データの書き込み順序について、図２８を用いて説明する。図２８は、１つのブロックＢＬＫにおけるストリングユニットＳＵの選択順序を示している。ワード線ＷＬとストリングユニットＳＵに対応する破線で区切られた上中下３段の実線の四角枠は、１つのメモリセルグループＭＣＧを示しており、四角枠の上段は、第３書き込み動作（参照符号“ＷＲＴ３”）を示し、四角枠の中断は、第２書き込み動作（参照符号“ＷＲＴ２”）を示し、四角枠の下段は、第１書き込み動作（参照符号“ＷＲＴ１”）を示している。
【０１９５】
図２８に示すように、シーケンサ１４は、第１〜第４番目の動作として、ワード線ＷＬ０を選択し且つストリングユニットＳＵ０〜ＳＵ３を順に選択した、第１書き込み動作を実行する。
【０１９６】
次に、シーケンサ１４は、第５〜第９番目の動作として、ストリングユニットＳＵ０を選択して、ワード線ＷＬ１を選択した第１書き込み動作と、ワード線ＷＬ０を選択した第２書き込み動作と、ワード線ＷＬ２を選択した第１書き込み動作と、ワード線ＷＬ１を選択した第２書き込み動作と、ワード線ＷＬ０を選択した第３書き込み動作とを実行する。
【０１９７】
次に、シーケンサ１４は、第１０〜第２４番目の動作として、ストリングユニットＳＵ１からＳＵ３までを順に選択して、第５〜第９番目の動作と同じ手順で、ワード線ＷＬ１を選択した第１書き込み動作と、ワード線ＷＬ０を選択した第２書き込み動作と、ワード線ＷＬ２を選択した第１書き込み動作と、ワード線ＷＬ１を選択した第２書き込み動作と、ワード線ＷＬ０を選択した第３書き込み動作とを繰り返し実行する。つまり、ワード線ＷＬ０に着目すると、最初に第３書き込みが実行されるストリングユニットＳＵとして、ストリングユニットＳＵ０が選択される。
【０１９８】
次に、シーケンサ１４は、第２５〜第２７番目の動作として、ストリングユニットＳＵ１を選択して、ワード線ＷＬ３を選択した第１書き込み動作と、ワード線ＷＬ２を選択した第２書き込み動作と、ワード線ＷＬ１を選択した第３書き込み動作とを実行する。
【０１９９】
次に、シーケンサ１４は、第２８〜３６番目の動作として、ストリングユニットＳＵ２、ＳＵ３、及びＳＵ０を順に選択して、第２５〜第２７番目の動作と同じ手順で、ワード線ＷＬ３を選択した第１書き込み動作と、ワード線ＷＬ２を選択した第２書き込み動作と、ワード線ＷＬ１を選択した第３書き込み動作とを繰り返し実行する。つまり、ワード線ＷＬ１では、最初に第３書き込み動作が選択されるストリングユニットＳＵが、ＳＵ０からＳＵ１にシフトしている。
【０２００】
次に、シーケンサ１４は、第２５〜第３６番目の動作と同様に、ワード線ＷＬ４、ＷＬ３、及びＷＬ２を選択して第３７〜第４８番目の動作を実行する。第３７〜第４８番目の動作では、ストリングユニットＳＵ２、ＳＵ３、ＳＵ０、及びＳＵ１が順に選択される。つまり、ワード線ＷＬ２では、最初に第３書き込み動作が選択されるストリングユニットＳＵが、ＳＵ１からＳＵ２にシフトしている。
【０２０１】
次に、シーケンサ１４は、第２５〜第３６番目の動作と同様に、ワード線ＷＬ５、ＷＬ４、及びＷＬ３を選択して第４９〜第６０番目の動作を実行する。第４９〜第６０番目の動作では、ストリングユニットＳＵ３、ＳＵ０、ＳＵ１、及びＳＵ２が順に選択される。つまり、ワード線ＷＬ３では、最初に第３書き込み動作が選択されるストリングユニットＳＵが、ＳＵ２からＳＵ３にシフトしている。
【０２０２】
次に、シーケンサ１４は、第２５〜第３６番目の動作と同様に、ワード線ＷＬ６、ＷＬ５、及びＷＬ４を選択して第６１〜第７２番目の動作を実行する。第６１〜第７１番目の動作では、ストリングユニットＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３が順に選択される。つまり、ワード線ＷＬ４では、最初に第３書き込み動作が選択されるストリングユニットＳＵが、ＳＵ３からＳＵ０にシフトしている。以降の処理も同様である。
【０２０３】
すなわち、シーケンサ１４は、ワード線ＷＬ０からワード線ＷＬ９５に向かって、最初に第３書き込み動作を実行するストリングユニットＳＵを、ストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３の順に繰り返しシフトさせている。換言すれば、シーケンサ１４は、ワード線ＷＬ２からワード線ＷＬ９５に向かって、最初に第２書き込み動作を実行するストリングユニットＳＵを、ストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３の順に繰り返しシフトさせている。または、ワード線ＷＬ３からワード線ＷＬ９５に向かって、最初に第１書き込み動作を実行するストリングユニットＳＵを、ストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３の順に繰り返しシフトさせている。
【０２０４】
従って、第１実施形態の図１１と同様に、４つのストリングユニットＳＵに対応して、４本のワード線ＷＬ毎に、選択されるストリングユニットＳＵの周期が繰り返されている。図２８の例では、最初に第３書き込み動作が実行されるストリングユニットＳＵの順番に着目して、４本のワード線ＷＬ０〜ＷＬ３をワード線グループＷＧ０としている。以降のワード線ＷＬも同様である。
【０２０５】
５．３  本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【０２０６】
なお、本実施形態において、ストリングユニットＳＵの選択順序として、第２及び第３実施形態を適用してもよい。
【０２０７】
更に、メモリセルトランジスタＭＴが３ビットのデータを保持するＴＬＣに対応している場合には、本実施形態における第１書き込み動作、第２書き込み動作、第３書き込み動作を、それぞれ、Ｌｏｗｅｒページの書き込み動作、Ｍｉｄｄｌｅページの書き込み動作、Ｕｐｐｅｒページの書き込み動作に対応させて、いわゆる「ページ・バイ・ページ」の書き込みをしてもよい。この場合でも、第１書き込み動作、第２書き込み動作、第３書き込み動作は、図２８に示す順番で実行される。すなわち、ワード線ＷＬ０からワード線ＷＬ９５に向かって、最初にＵｐｐｅｒページの書き込み動作（第３書き込み動作）を実行するストリングユニットＳＵは、ストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３の順に、繰り返しシフトされる。換言すれば、ワード線ＷＬ２からワード線ＷＬ９５に向かって、最初にＭｉｄｄｌｅページの書き込み動作（第２書き込み動作）を実行するストリングユニットＳＵは、ストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３の順に、繰り返しシフトされる。または、ワード線ＷＬ３からワード線ＷＬ９５に向かって、最初にＬｏｗｅｒページの書き込み動作（第１書き込み動作）を実行するストリングユニットＳＵは、ストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３の順に繰り返しシフトされる。
【０２０８】
６．第６実施形態
次に、第６実施形態について説明する。第１実施形態と異なる点は、第６実施形態では、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ０からＭＴ９５のうち、両端に配置されたメモリセルトランジスタＭＴ０及びＭＴ９５が１ビットのデータを保持するＳＬＣ（single level cell）に対応し、それ以外のメモリセルトランジスタＭＴ１からＭＴ９４がＱＬＣに対応する点である。以下、第１乃至第５実施形態と異なる点についてのみ説明する。
【０２０９】
６．１  データの書き込み順序
データの書き込み順序について、図２９を用いて説明する。図２９は、１つのブロックＢＬＫにおけるストリングユニットＳＵの選択順序を示している。ワード線ＷＬとストリングユニットＳＵに対応する実線の四角枠は、１つのメモリセルグループＭＣＧを示している。ワード線ＷＬ０及びＷＬ９５に接続されたメモリセルグループＭＣＧは、１ページデータを保持可能であるため、１回の書き込み動作によりデータが書き込まれる。ワード線ＷＬ１〜ＷＬ９４に接続されたメモリセルグループＭＣＧは２回の書き込み動作によりデータが書き込まれる。このため、メモリセルグループＭＣＧを表す四角枠は破線により上下に区切られており、上段が第２書き込み動作を示し、下段が第１書き込み動作を示している。なお、図２９の例では、説明を簡略化するため、ブロックＢＬＫにおいて最後に書き込まれるデータの書き込み番号をｋ（ｋ＝７６０）で表す。
【０２１０】
図２９に示すように、シーケンサ１４は、第１〜第４番目の動作として、ワード線ＷＬ０を選択し且つストリングユニットＳＵ０〜ＳＵ３を順に選択した、１ページデータの書き込み動作を実行する。
【０２１１】
次に、シーケンサ１４は、第５〜第８番目の動作として、ワード線ＷＬ０を選択し且つストリングユニットＳＵ０〜ＳＵ３を順に選択した、第１書き込み動作を実行する。
【０２１２】
次に、シーケンサ１４は、第９及び第１０番目の動作として、ストリングユニットＳＵ０を選択して、ワード線ＷＬ２を選択した第１書き込み動作と、ワード線ＷＬ１を選択した第２書き込み動作とを実行する。また、シーケンサ１４は、第１１〜第１６番目の動作として、ストリングユニットＳＵ１からＳＵ３まで順に選択して、第９及び第１０番目の動作と同じ手順で、ワード線ＷＬ２を選択した第１書き込み動作とワード線ＷＬ１を選択した第２書き込み動作とを交互に実行する。
【０２１３】
次に、シーケンサ１４は、第１７〜第２４番目の動作として、第９〜第１６番目の動作と同様に、ストリングユニットＳＵ毎にワード線ＷＬ３を選択した第１書き込み動作とワード線ＷＬ２を選択した第２書き込み動作とを交互に実行する。第１７〜第２４番目の動作では、ストリングユニットＳＵ１、ＳＵ２、ＳＵ３、及びＳＵ０が順に選択される。つまり、最初に選択されるストリングユニットＳＵが、ＳＵ０からＳＵ１にシフトしている。
【０２１４】
以降、シーケンサ１４は、最初に選択されるストリングユニットＳＵをシフトさせながら、書き込み動作を実行する。
【０２１５】
そして、シーケンサ１４は、第（ｋ−２３）〜第（ｋ−１６）番目の動作として、第９〜第１６番目の動作と同様に、ストリングユニットＳＵ毎にワード線ＷＬ９３を選択した第１書き込み動作とワード線ＷＬ９２を選択した第２書き込み動作とを交互に実行する。第（ｋ−２３）〜第（ｋ−１６）番目の動作では、ストリングユニットＳＵ３、ＳＵ０、ＳＵ１、及びＳＵ２が順に選択される。
【０２１６】
次に、シーケンサ１４は、第（ｋ−１５）〜第（ｋ−８）番目の動作として、第９〜第１６番目の動作と同様に、ストリングユニットＳＵ毎にワード線ＷＬ９４を選択した第１書き込み動作とワード線ＷＬ９３を選択した第２書き込み動作とを交互に実行する。第（ｋ−１５）〜第（ｋ−８）番目の動作では、ストリングユニットＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３が順に選択される。
【０２１７】
次に、シーケンサ１４は、第（ｋ−７）〜第ｋ番目の動作として、ストリングユニットＳＵ毎にワード線ＷＬ９５を選択した１ページデータの書き込み動作とワード線ＷＬ９４を選択した第２書き込み動作とを交互に実行する。第（ｋ−７）〜第ｋ番目の動作では、ストリングユニットＳＵ１、ＳＵ２、ＳＵ３、及びＳＵ０が順に選択される。つまり、最初に選択されるストリングユニットＳＵが、ＳＵ０からＳＵ１にシフトしている。
【０２１８】
６．２  本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【０２１９】
更に、本実施形態に係る構成であれば、ＮＡＮＤストリングＮＳの両端に位置するメモリセルトランジスタＭＴ０及びＭＴ９５が１ビットのデータ書き込みに対応することにより、これらのメモリセルトランジスタＭＴにおける誤読み出しを抑制し、読み出し動作の信頼性を向上できる。
【０２２０】
なお、第６実施形態では、ＮＡＮＤストリングＮＳの両端に配置されたメモリセルトランジスタＭＴ０及びＭＴ９５がＳＬＣであり、それ以外のメモリセルトランジスタＭＴ１からＭＴ９４がＱＬＣである例を示したが、これに限定されない。ＮＡＮＤストリングＮＳの両端に配置されたメモリセルトランジスタＭＴ０及びＭＴ９５がそれぞれ保持することのできるデータのビット数が、それ以外のメモリセルトランジスタＭＴ１からＭＴ９４がそれぞれ保持することのできるデータのビット数よりも、小さく抑えられていればよい。例えば、メモリセルトランジスタＭＴ１からＭＴ９４がＱＬＣであれば、メモリセルトランジスタＭＴ０及びＭＴ９５は、ＳＬＣでなくとも、ＭＬＣまたはＴＬＣであってもよい。
【０２２１】
更に、本実施形態において、第２乃至第５実施形態を適用してもよい。
【０２２２】
７．第７実施形態
次に、第７実施形態について説明する。第７実施形態では、第３実施形態において、上位ブロックＢＬＫと下位ブロックＢＬＫの各々において両端に配置されたメモリセルトランジスタＭＴ０、ＭＴ４７、ＭＴ４８、及びＭＴ９５がＳＬＣである場合について説明する。以下、第１乃至第６実施形態と異なる点についてのみ説明する。
【０２２３】
７．１  データの書き込み順序
データの書き込み順序について、図３０を用いて説明する。図３０の例では、説明を簡略化するため、上位ブロックＢＬＫ及びブロックＢＬＫにおいて最後に書き込まれるデータの書き込み番号をｋ（ｋ＝３７６）で表す。
【０２２４】
図３０に示すように、下位ブロックＢＬＫにデータを書き込む場合、シーケンサ１４は、ワード線ＷＬ４７からワード線ＷＬ０に向かってデータを書き込む。
【０２２５】
より具体的には、シーケンサ１４は、第１〜第４番目の動作として、ワード線ＷＬ４７を選択し且つストリングユニットＳＵ０〜ＳＵ３を順に選択した、１ページデータの書き込み動作を実行する。
【０２２６】
次に、シーケンサ１４は、第５〜第８番目の動作として、ワード線ＷＬ４６を選択し且つストリングユニットＳＵ０〜ＳＵ３を順に選択した、第１書き込み動作を実行する。
【０２２７】
次に、シーケンサ１４は、第９及び第１０番目の動作として、ストリングユニットＳＵ０を選択して、ワード線ＷＬ４５を選択した第１書き込み動作と、ワード線ＷＬ４６を選択した第２書き込み動作とを実行する。また、シーケンサ１４は、第１１〜第１６番目の動作として、ストリングユニットＳＵ１からＳＵ３まで順に選択して、第９及び第１０番目の動作と同じ手順で、ワード線ＷＬ４５を選択した第１書き込み動作とワード線ＷＬ４６を選択した第２書き込み動作とを交互に実行する。
【０２２８】
次に、シーケンサ１４は、第１７〜第２４番目の動作として、第９〜第１６番目の動作と同様に、ストリングユニットＳＵ毎にワード線ＷＬ４４を選択した第１書き込み動作とワード線ＷＬ４５を選択した第２書き込み動作とを交互に実行する。第１７〜第２４番目の動作では、ストリングユニットＳＵ１、ＳＵ２、ＳＵ３、及びＳＵ０が順に選択される。つまり、最初に選択されるストリングユニットＳＵが、ＳＵ０からＳＵ１にシフトしている。
【０２２９】
以降、シーケンサ１４は、最初に選択されるストリングユニットＳＵをシフトさせながら、書き込み動作を実行する。
【０２３０】
そして、シーケンサ１４は、第（ｋ−２３）〜第（ｋ−１６）番目の動作として、第９〜第１６番目の動作と同様に、ストリングユニットＳＵ毎にワード線ＷＬ２を選択した第１書き込み動作とワード線ＷＬ３を選択した第２書き込み動作とを交互に実行する。第（ｋ−２３）〜第（ｋ−１６）番目の動作では、ストリングユニットＳＵ３、ＳＵ０、ＳＵ１、及びＳＵ２が順に選択される。
【０２３１】
次に、シーケンサ１４は、第（ｋ−１５）〜第（ｋ−８）番目の動作として、第９〜第１６番目の動作と同様に、ストリングユニットＳＵ毎にワード線ＷＬ１を選択した第１書き込み動作とワード線ＷＬ２を選択した第２書き込み動作とを交互に実行する。第（ｋ−１５）〜第（ｋ−８）番目の動作では、ストリングユニットＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３が順に選択される。
【０２３２】
次に、シーケンサ１４は、第（ｋ−７）〜第ｋ番目の動作として、ストリングユニットＳＵ毎にワード線ＷＬ０を選択した１ページデータの書き込み動作とワード線ＷＬ１を選択した第２書き込み動作とを交互に実行する。第（ｋ−７）〜第ｋ番目の動作では、ストリングユニットＳＵ１、ＳＵ２、ＳＵ３、及びＳＵ０が順に選択される。つまり、最初に選択されるストリングユニットＳＵが、ＳＵ０からＳＵ１にシフトしている。
【０２３３】
また、シーケンサ１４は、上位ブロックＢＬＫにデータを書き込む場合、ワード線ＷＬ４８からワード線ＷＬ９５に向かってデータを書き込む。データの書き込み順序は、第６実施形態の図２９と同じであり、図３０のワード線ＷＬ４８が図２９のワード線ＷＬ０に相当する。
【０２３４】
７．２  本実施形態に係る効果
本実施形態に係る構成であれば、第１及び第６実施形態と同様の効果が得られる。
【０２３５】
なお、第７実施形態では、上位ブロックＢＬＫ及び下位ブロックＢＬＫの各々の両端に配置されたメモリセルトランジスタＭＴ０、ＭＴ４７、ＭＴ４８、及びＭＴ９５がＳＬＣであり、それ以外のメモリセルトランジスタＭＴ１からＭＴ４６及びＭＴ４９からＭＴ９４がＱＬＣである例を示したが、これに限定されない。上位ブロックＢＬＫ及び下位ブロックＢＬＫの各々の両端に配置されたメモリセルトランジスタＭＴ０、ＭＴ４７、ＭＴ４８、及びＭＴ９５がそれぞれ保持することのできるデータのビット数が、それ以外のメモリセルトランジスタＭＴ１からＭＴ４６及びＭＴ４９からＭＴ９４がそれぞれ保持することのできるデータのビット数よりも、小さく抑えられていればよい。例えば、メモリセルトランジスタＭＴ１からＭＴ４６及びＭＴ４９からＭＴ９４がＱＬＣであれば、メモリセルトランジスタＭＴ０、ＭＴ４７、ＭＴ４８、及びＭＴ９５は、ＳＬＣでなくとも、ＭＬＣまたはＴＬＣであってもよい。
【０２３６】
８．変形例
上記実施形態に係る半導体記憶装置は、第１乃至第３メモリセル(MT0~MT2)及び第１選択トランジスタ(ST1)を有する第１メモリストリング(NS)を含む第１メモリユニット(SU0)と、第４乃至第６メモリセル(MT0~MT2)及び第２選択トランジスタ(ST1)を有する第２メモリストリング(NS)を含む第２メモリユニット(SU1)と、第７乃至第９メモリセル(MT0~MT2)及び第３選択トランジスタ(ST1)を有する第３メモリストリング(NS)を含む第３メモリユニット(SU2)と、第１、第４、及び第７メモリセル(MT0)のゲートに接続された第１ワード線(WL0)と、第２、第５、及び第８メモリセル(MT1)のゲートに接続された第２ワード線(WL1)と、第３、第６、及び第９メモリセル(MT2)のゲートに接続された第３ワード線(WL2)と、第１乃至第３選択トランジスタにそれぞれ接続された第１乃至第３選択ゲート線(SGD0~SGD2)と、第１乃至第３ワード線及び第１乃至第３選択ゲート線に接続されたロウデコーダ(16)とを含む。第１乃至第９メモリセルは、複数ビットのデータをそれぞれ保持可能であり、複数ビットのデータの書き込み動作は、第１書き込み動作と第２書き込み動作とを含む。書き込み動作において、第１ワード線に接続された第１、第４、及び第７メモリセルのいずれかに第２書き込み動作を実行する場合、第１メモリセルが最初に選択され、第２ワード線に接続された第２、第５、及び第８メモリセルのいずれかに第２書き込み動作を実行する場合、第５メモリセルが最初に選択され、第３ワード線に接続された第３、第６、及び第９メモリセルのいずれかに第２書き込み動作を実行する場合、第９メモリセルが最初に選択される。
【０２３７】
上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置を提供できる。
【０２３８】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【０２３９】
例えば、上記実施形態において、ＮＡＮＤ型フラッシュメモリは、メモリセルトランジスタＭＴが半導体基板上に二次元に配置された平面ＮＡＮＤ型フラッシュメモリでもよく、メモリセルトランジスタＭＴが半導体基板上に積層された三次元積層型ＮＡＮＤ型フラッシュメモリであってもよい。
【０２４０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２４１】
１…メモリシステム、１０…半導体記憶装置、１１…メモリセルアレイ、１２…コマンドレジスタ、１３…アドレスレジスタ、１４…シーケンサ、１５…ドライバ回路、１６…ロウデコーダ、１７…データレジスタ、１８…センスアンプ、２０…コントローラ、２１…ホストインターフェイス回路、２２…内蔵メモリ、２３…プロセッサ、２４…バッファメモリ、２５…ＥＣＣ回路、２６…ＮＡＮＤインターフェイス回路、３０…ホスト機器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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