(57)【要約】      （修正有）【課題】化合物半導体装置において、低いゲート抵抗を得ながら、ゲートリーク電流を抑制する。【解決手段】化合物半導体装置１００は、化合物半導体積層構造体と、化合物半導体積層構造体の上方に設けられたソース電極１０８と、化合物半導体積層構造体の上方に設けられたドレイン電極１０９と、化合物半導体積層構造体の上方に設けられた第１絶縁膜と、ソース電極１０８とドレイン電極１０９との間であって、化合物半導体積層構造体の上方に設けられたゲート電極１１０と、を備える。ゲート電極１１０は、化合物半導体積層構造体に接し第１の結晶の配向を有する第１領域１１０ａと、第１絶縁膜の上方に接し第２の結晶の配向を有する第２領域１１０ｂとを含む第１金属と、第１金属の上方であって、第１領域と第２領域との境界から離間した位置に設けられた、第１金属と電気的に接続されている第２金属と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
化合物半導体積層構造体と、
前記化合物半導体積層構造体の上方に設けられたソース電極と、
前記化合物半導体積層構造体の上方に設けられたドレイン電極と、
前記化合物半導体積層構造体の上方に設けられた第１絶縁膜と、
前記ソース電極と前記ドレイン電極との間であって、前記化合物半導体積層構造体の上方に設けられたゲート電極と、
を備え、
前記ゲート電極は、
前記化合物半導体積層構造体に接し第１の結晶の配向を有する第１領域と、前記第１絶縁膜の上方に接し第２の結晶の配向を有する第２領域とを含む第１金属と、
前記第１金属の上方であって、前記第１領域と前記第２領域との境界から離間した位置に設けられた、前記第１金属と電気的に接続されている第２金属と、
を備えることを特徴とする化合物半導体装置。
【請求項２】
前記第２金属は前記第１金属の前記第２領域の上方であって前記第１領域よりも前記ドレイン電極に近い領域のみに設けられていることを特徴とする、請求項１に記載の化合物半導体装置。
【請求項３】
前記第２金属は前記第１金属の前記第２領域の上方であって前記第１領域よりも前記ソース電極に近い領域のみに設けられていることを特徴とする、請求項１に記載の化合物半導体装置。
【請求項４】
前記第１金属上に前記境界を覆って設けられ、前記第２金属よりも前記第１金属との密着性の高い第２絶縁膜を有することを特徴とする、請求項１乃至３の何れか１項に記載の化合物半導体装置。
【請求項５】
前記第２絶縁膜は、窒化シリコン、酸化シリコン、酸窒化シリコンの何れかを含むことを特徴とする請求項４に記載の化合物半導体装置。
【請求項６】
前記第１金属はＮｉであることを特徴とする、請求項１乃至５の何れか１項に記載の化合物半導体装置。
【請求項７】
前記第２金属はＡｕであることを特徴とする、請求項１乃至６の何れか１項に記載の化合物半導体装置。
【請求項８】
前記第１絶縁膜は窒化シリコンであることを特徴とする、請求項１乃至７の何れか１項に記載の化合物半導体装置。
【請求項９】
前記化合物半導体積層構造体は、電子走行層と、前記電子走行層よりも電子親和力が小さい電子供給層とを含むことを特徴とする、請求項１乃至８の何れか１項に記載の化合物半導体装置。
【請求項１０】
化合物半導体積層構造体の上方にソース電極を形成し、
前記化合物半導体積層構造体の上方にドレイン電極を形成し、
前記化合物半導体積層構造体の上方に第１絶縁膜を形成し、
前記ソース電極と前記ドレイン電極との間において、前記化合物半導体積層構造体まで到達する開口を前記第１絶縁膜に形成し、
前記開口を埋め込み、前記第１絶縁膜の上方に第１金属を形成し、
前記第１金属の上方であって、上面視で前記開口と異なる位置に前記第１金属と電気的に接続されている第２金属を形成することを特徴とする化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及び化合物半導体装置の製造方法に関する。
【背景技術】
【０００２】
高周波、高出力の特性を得ることができる化合物半導体装置の一つの例として、高電子移動度トランジスタ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）がある。ＨＥＭＴは電子親和力の異なる半導体層を有し、それらの半導体層の界面において、バンドの不連続により２次元電子ガス（２  Ｄｉｍｅｎｓｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ：２ＤＥＧ）が発生する。２ＤＥＧが発生した半導体層を電子走行層と呼び、電子走行層よりも電子親和力が小さいもう一つの半導体層を電子供給層と呼ぶ。ＨＥＭＴは電子走行層或いは電子供給層の上方にソース、ゲート、ドレインの３つの金属電極を有し、ゲート電極に印加するゲート電圧を変えることによりＨＥＭＴのオン・オフを切り替える。
【０００３】
ゲート電極のゲート抵抗を下げるために、ゲート電極は少なくとも２種類以上の金属で形成される場合がある。例えば、半導体層に接して形成される第１金属と、第１金属の上方に形成され第１金属よりも抵抗が低い低抵抗な第２金属が形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２８８２８９号公報
【特許文献２】特開２０１３−１４１０００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、少なくとも２種類以上の金属を積層したゲート電極を用いたＨＥＭＴでは、ＨＥＭＴのオフ時においてゲートリーク電流が発生し、結果として得られる化合物半導体装置の信頼性が低くなる。
【０００６】
本発明の１つの側面では、低いゲート抵抗を得ながら、ゲートリーク電流を抑制できる化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本実施の形態の一観点によれば、化合物半導体装置は、化合物半導体積層構造体と、前記化合物半導体積層構造体の上方に設けられたソース電極と、前記化合物半導体積層構造体の上方に設けられたドレイン電極と、前記化合物半導体積層構造体の上方に設けられた第１絶縁膜と、前記ソース電極と前記ドレイン電極との間であって、前記化合物半導体積層構造体の上方に設けられたゲート電極と、を備え、前記ゲート電極は、前記化合物半導体積層構造体に接し第１の結晶の配向を有する第１領域と、前記第１絶縁膜の上方に接し第２の結晶の配向を有する第２領域とを含む第１金属と、前記第１金属の上方であって、前記第１領域と前記第２領域との境界から離間した位置に設けられた、前記第１金属と電気的に接続されている第２金属と、を備える、ことを特徴とする。
【０００８】
本発明の１つの側面では、化合物半導体積層構造体の上方にソース電極を形成し、前記化合物半導体積層構造体の上方にドレイン電極を形成し、前記化合物半導体積層構造体の上方に第１絶縁膜を形成し、前記ソース電極と前記ドレイン電極との間において、前記化合物半導体積層構造体まで到達する開口を前記第１絶縁膜に形成し、前記開口を埋め込み、前記第１絶縁膜の上方に第１金属を形成し、前記第１金属の上方であって、上面視で前記開口と異なる位置に前記第１金属と電気的に接続されている第２金属を形成することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、低いゲート抵抗を得ながら、ゲートリーク電流を抑制できる。
【図面の簡単な説明】
【００１０】
【図１】従来の化合物半導体装置の構造の一例を示す断面図である。
【図２】第１の実施形態に係る化合物半導体装置を例示する断面図である。
【図３】第１の実施形態に係る化合物半導体装置を上から見た上面図である。
【図４】第１の実施形態に係る化合物半導体装置及び従来の化合物半導体装置のＩ−Ｖ特性を示すグラフである。
【図５】第１の実施形態に係る化合物半導体装置の製造工程を例示する図（その１）である。
【図６】第１の実施形態に係る化合物半導体装置の製造工程を例示する図（その２）である。
【図７】第１の実施形態に係る化合物半導体装置の製造工程を例示する図（その３）である。
【図８】第１の実施形態に係る化合物半導体装置の製造工程を例示する図（その４）である。
【図９】第１の実施形態に係る化合物半導体装置の製造工程を例示する図（その５）である。
【図１０】第１の実施形態に係る化合物半導体装置の製造工程を例示する図（その６）である。
【図１１】第１の実施形態に係る化合物半導体装置の製造工程を例示する図（その７）
【図１２】第１の実施形態の変形例に係る化合物半導体装置を例示する断面図である。
【図１３】第２の実施形態に係る化合物半導体装置を例示する断面図である。
【図１４】第２の実施形態の変形例に係る化合物半導体装置を例示する断面図である。
【図１５】第３の実施形態に係る化合物半導体装置を例示する断面図である。
【図１６】第３の実施形態の変形例に係る化合物半導体装置を例示する断面図である。
【図１７】第４の実施形態に係るディスクリートパッケージを示す図である。
【図１８】第５の実施形態に係るＰＦＣ回路を示す結線図である。
【図１９】第６の実施形態に係る電源装置を示す結線図である。
【図２０】第７の実施形態に係る増幅器を示す結線図である。
【発明を実施するための形態】
【００１１】
（従来の構造）
図１は、従来の化合物半導体装置９００を例示する断面図である。従来の化合物半導体装置９００は、基板１０１と、バッファ層１０２と、電子走行層１０３と、スペーサ層１０５と、電子供給層１０６とを含む化合物半導体積層構造体を有する。更に、電子供給層１０６の上方に保護膜１０７と、ソース電極１０８と、ドレイン電極１０９と、ゲート電極９１０とを有する。バッファ層１０２は基板１０１の上方に設けられ、電子走行層１０３はバッファ層１０２の上方に設けられる。スペーサ層１０５は電子走行層１０３の上方に設けられ、電子供給層１０６はスペーサ層１０５の上方に設けられる。ソース電極１０８、ドレイン電極１０９は電子供給層１０６の上方に互いに離間して設けられ、ゲート電極９１０はソース電極１０８及びドレイン電極１０９との間であって電子供給層１０６の上方に設けられる。保護膜１０７は電子供給層１０６を覆い、ソース電極１０８及びゲート電極９１０の間とゲート電極９１０及びドレイン電極１０９の間とに設けられる。電子走行層１０３において電子供給層１０６（スペーサ層１０５）と電子走行層１０３との界面近傍には、２ＤＥＧ１０４が発生している。
【００１２】
ゲート電極９１０は電子供給層１０６とショットキー接触を行う第１金属の第１領域９１０ａ、第１金属の第２領域９１０ｂと、ゲート抵抗の低減を行う第２金属９１０ｃとを有する。第１金属の第１領域９１０ａ、第１金属の第２領域９１０ｂは例えばＮｉにより形成され、第２金属９１０ｃは例えばＡｕにより形成される。第１金属の第１領域９１０ａ、第１金属の第２領域９１０ｂが、電子供給層１０６とショットキー接触すると共に保護膜１０７上に形成され、第１金属の第１領域９１０ａ、第１金属の第２領域９１０ｂの上方に第２金属９１０ｃが積層される。本願発明者は、保護膜１０７上と電子供給層１０６上とで第１金属の第１領域９１０ａ、第１金属の第２領域９１０ｂが異なる結晶の配向となっていることを見出し、第２金属９１０ｃに含まれる金属原子が第１金属の第１領域９１０ａ、第１金属の第２領域９１０ｂの異なる結晶の配向の境界部分を伝って電子供給層１０６へと拡散する問題があることを実験により発見した。
【００１３】
保護膜１０７の表面と開口から露出する電子供給層１０６の表面との性質の違いにより、第１金属の第１領域９１０ａ、第１金属の第２領域９１０ｂは保護膜１０７上と電子供給層１０６上とで結晶の配向が異なる。この異なる結晶の配向の境界部分が、第１金属の第１領域９１０ａ、第１金属の第２領域９１０ｂ上の第２金属９１０ｃに含まれる金属原子が電子供給層１０６に拡散する経路となる。電子供給層１０６内部へと拡散した第２金属９１０ｃに含まれる金属原子は、電子供給層１０６の表層付近に留まる。その結果、ゲート電極９１０から電子供給層１０６内へ拡散した第２金属９１０ｃに含まれる金属原子を経てドレイン電極１０９からゲート電極１１０へ漏れ出るゲートリーク電流が発生する。
【００１４】
以下、上記問題を解決するための本発明の実施形態について、添付の図面を参照して具体的に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１５】
（第１の実施形態）
第１の実施形態に係る化合物半導体装置の構造について図２を用いて説明する。図２は、第１の実施形態に係る化合物半導体装置を例示する断面図である。
【００１６】
図２に示されるように、第１の実施形態に係る化合物半導体装置１００は、基板１０１とバッファ層１０２と、電子走行層１０３と、スペーサ層１０５と、電子供給層１０６とを含む化合物半導体積層構造体と、保護膜１０７と、ソース電極１０８と、ドレイン電極１０９及びゲート電極１１０とを有する。バッファ層１０２は基板１０１の上方に設けられ、電子走行層１０３はバッファ層１０２の上方に設けられる。スペーサ層１０５は電子走行層１０３の上方に設けられ、電子供給層１０６はスペーサ層１０５の上方に設けられる。ソース電極１０８、ドレイン電極１０９及びゲート電極１１０は電子供給層１０６の上方に設けられる。保護膜１０７は電子供給層１０６を覆い、ソース電極１０８及びゲート電極１１０の間とゲート電極１１０及びドレイン電極１０９との間に設けられる。電子走行層１０３において電子供給層１０６（スペーサ層１０５）と電子走行層１０３との界面近傍には、２ＤＥＧ１０４が発生している。化合物半導体積層構造体には電子供給層１０６の上方にキャップ層を含んでいても良い。キャップ層の材料としては、例えばｎ−ＧａＮ或いはｉ−ＧａＮが用いられる。化合物半導体積層構造体がキャップ層を含む場合は、ゲート電極１１０はキャップ層の上方にキャップ層と接して形成されても良いし、キャップ層に開口を形成し当該開口を埋め込み電子供給層１０６の上方に電子供給層１０６と接して形成されても良い。
【００１７】
基板１０１は、例えばＳｉ、ＳｉＣ、ＧａＮ、サファイア等の材料により形成される。基板１０１の導電性は、半絶縁性、導電性のどちらであっても良い。本実施形態では、基板１０１は例えば半絶縁性のＳｉＣにより形成される。基板１０１の材料にＳｉＣを用いることで、基板１０１と基板１０１の上方に設けられた化合物半導体積層構造体との格子整合性が良くなり、化合物半導体装置１００の転位や欠陥が少なくなる。基板１０１の材料にＳｉＣを用いることで、ＳｉＣの高い熱伝導率より化合物半導体装置１００の動作時の熱を効率よく逃がすことができるため、化合物半導体装置１００の信頼性が高くなる。基板１０１に半絶縁性の材料を用いることで、基板１０１と２ＤＥＧ１０４との間での容量成分を小さくすることができ、化合物半導体装置１００の高周波利得特性が高くなる。
【００１８】
バッファ層１０２は、例えばＡｌｘＧａ（１−ｘ）Ｎ（０≦ｘ≦１）の組成比で表される材料により形成される。本実施形態では、バッファ層１０２は例えばＡｌＧａＮにより形成される。バッファ層１０２にＡｌを含む材料を用いることで電極側から基板側への縦方向の耐圧が高くなる。
【００１９】
本実施形態では、バッファ層１０２としてＡｌＧａＮの単層を用いて説明したが、ＡｌＧａＮの単層の代わりにＡｌＮの単層を用いても良いし、低温成長で形成したＧａＮの単層を用いても良い。或いは、Ａｌｘ１Ｇａ（１−ｘ１）Ｎ（０≦ｘ１≦１）層とＡｌｘ２Ｇａ（１−ｘ２）Ｎ（０≦ｘ２≦１）層とを交互に積層した超格子構造を用いても良い。
【００２０】
電子走行層１０３は例えばｉ−ＧａＮ（ｉｎｔｅｎｔｉｏｎａｌｌｙ  ｕｎ−ｄｏｐｅｄ  ＧａＮ）により形成される。電子走行層１０３は例えば１ｎｍ〜５０００ｎｍの厚みで設けられている。電子走行層１０３の厚みが１ｎｍ未満であると、シート抵抗が大きくなり化合物半導体装置１００の出力が低下する。電子走行層１０３の厚みが５０００ｎｍを超えると、ピンチオフリーク電流が大きく化合物半導体装置１００の特性が悪化する。
【００２１】
スペーサ層１０５は例えばＡｌＧａＮにより形成される。スペーサ層１０５は例えば１ｎｍ〜１０ｎｍの厚みで形成される。スペーサ層１０５の厚みが１ｎｍ未満であると、シート抵抗が大きくなり化合物半導体装置１００の出力が低下する。スペーサ層１０５の厚みが１０ｎｍを超えると、スペーサ層１０５の結晶性が悪くなりクラックや転位が発生することでゲートリーク電流が発生し、化合物半導体装置１００の信頼性が低くなる。スペーサ層１０５は電子の移動度が低下しない場合においては形成しなくてもよい。
【００２２】
電子供給層１０６は例えばＡｌＧａＮにより形成される。電子供給層１０６のＡｌＧａＮと電子走行層１０３のＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。ＡｌＧａＮの自発分極と格子定数差に起因して発生したピエゾ分極とにより、高濃度の２ＤＥＧ１０４が電子走行層１０３に発生する。
【００２３】
ソース電極１０８及びドレイン電極１０９は、例えばＴｉ／Ａｌにより形成される。電極材料としてはＴｉ／Ａｌに限らず、電子供給層１０６、スペーサ層１０５、電子走行層１０３の何れかとオーミック接触がとれる材料であれば、どのような材料であっても良い。本実施形態では電子供給層１０６の上方にソース電極１０８及びドレイン電極１０９が設けられているが、オーミック接触がとれるのであれば本実施形態の構造に限らない。例えば、電子供給層１０６に溝が設けられ、当該溝に電極材料を埋め込んでスペーサ層１０５と接するようにソース電極１０８或いはドレイン電極１０９が設けられていてもよい。電子供給層１０６及びスペーサ層１０５に溝が設けられ、当該溝に電極材料を埋め込んで電子走行層１０３と接するようにソース電極１０８或いはドレイン電極１０９が設けられていてもよい。
【００２４】
ゲート電極１１０は、例えばＮｉとＡｕとを有する。電子供給層１０６とショットキー接触する金属としてＮｉが形成され、ゲート抵抗を低減する金属としてＮｉの上方にＡｕが形成される。Ｎｉは電子供給層に接する領域上と保護膜に接する領域上とで結晶の配向が異なる。図２の点線で囲まれた領域で示されるように、第１の結晶の配向を有する第１領域１１０ａと第２の結晶の配向を有する第２領域１１０ｂとの間には結晶粒界が存在する。Ｎｉの第２領域１１０ｂ上であって、結晶粒界から離間した領域にＡｕ１１０ｃが形成される。Ａｕ１１０ｃとは必ずしもＡｕ１１０ｃのみで形成されるわけではなく、例えば、不純物やその他の金属が混じっている状態になっていてもよい。このような構成を採ることで、Ａｕ１１０ｃが結晶粒界上に存在しないため、Ａｕ１１０ｃに含まれるＡｕ原子が結晶粒界を伝って電子供給層１０６へ拡散することを抑制することができる。したがって、電子供給層１０６の表層付近にＡｕ原子が存在しないためゲート電極１１０からドレイン電極１０９へと向かうＡｕ１１０ｃの拡散経路を遮断しゲートリーク電流を抑制することができる。
【００２５】
図３は、第１の実施形態に係る化合物半導体装置１００を上から見た上面図である。ゲートパッド１１０ｄに電圧が印加されると、ゲート電極１１０に電圧が印加され、ソース電極１０８からドレイン電極１０９へと電子が移動する。これらトランジスタとして機能する領域を活性領域１１１として示す。
【００２６】
図４は、第１の実施形態に係る化合物半導体装置及び従来の化合物半導体装置のＩ−Ｖ特性を示すグラフである。本実施形態における化合物半導体装置１００の特性を調べるため、化合物半導体装置１００（図２）及び従来の構造における化合物半導体装置９００（図１）のゲート電圧に対するドレイン電流量（Ｉ−Ｖ特性）をシミュレーションした。図４における横軸は夫々の化合物半導体装置のゲート電極に印加した電圧を表し、縦軸は夫々の化合物半導体装置のドレイン電極に流れるドレイン電流量を表している。実線は図１で示される従来の構造におけるＩ−Ｖ特性を表し、破線は図２で示される本実施形態の構造におけるＩ−Ｖ特性を表す。ゲート電圧が０（Ｖ）或いはゲート電極に正電圧を印加しているときのドレイン電流は、ドレイン電極からソース電極へと流れる電流量と、電流量は小さいがドレイン電極からゲート電極へと流れるリーク電流量の合算の電流量である。
【００２７】
ゲート電圧を０（Ｖ）から負電圧へと印加していくと、ゲート電極から半導体層の活性領域へと空乏層が延びていくため、ドレイン電極からソース電極へと流れる電流量は小さくなり、測定されるドレイン電流も小さくなっていく。そして、更にゲート電圧を負電圧へと印加していくと、ゲート電極から半導体層へと延びた空乏層によりドレイン電極からソース電極へと向かう電流がなくなり、ドレイン電極からゲート電極へとリークする、所謂ゲートリーク電流が支配的になる。図４においては、本実施形態の化合物半導体装置１００及び従来の化合物半導体装置９００共にゲート電圧が凡そ−１．３（Ｖ）以下の時にゲートリーク電流が支配的となっており、図４のグラフの縦軸の値が凡そのゲートリーク電流量を示している。
【００２８】
従来の構造においては、ゲート電圧に−２（Ｖ）を印加したときのドレイン電流値は凡そ１×１０−６（Ａ／ｍｍ）であった。一方で、本実施形態の構造においては、ゲート電圧に−２（Ｖ）を印加したときのドレイン電流値は凡そ１×１０−７（Ａ／ｍｍ）であり、従来の構造と比較して約１／１０程度までゲート電圧オフ時におけるドレイン電流を抑制できる。本実施形態の構造のように結晶の配向の異なるＮｉ間の結晶粒界上にＡｕを形成せず、保護膜上のＮｉ上であって該結晶粒界から離間した領域にＡｕを形成することでゲートリーク電流が抑制できる。
【００２９】
第１の実施形態の化合物半導体装置１００において、ゲート電極１１０を構成する金属材料としてＮｉとＡｕとの積層構造を例に挙げて説明したが、金属材料はＮｉとＡｕとには限らない。すなわち、第１の実施形態として化合物半導体積層構造体上で化合物半導体積層構造体と接触する第１金属としてＮｉを一例に挙げたが、化合物半導体積層構造体上で化合物半導体積層構造体に接触する金属であればＮｉ以外の金属材料でも良い。また、第１の実施形態としてＮｉ上に形成された第２金属としてＡｕを一例に挙げたが、Ｎｉよりも抵抗が低い金属材料であればＡｕ以外の例えばＡｌ等の金属材料でも良い。
（第１の実施形態に係る化合物半導体装置の製造方法）
次に、第１の実施形態に係る化合物半導体装置の製造方法について図５〜図１０を用いて説明する。図５〜図１０は、第１の実施形態に係る化合物半導体装置の製造工程を例示する図である。
【００３０】
図５に示されるように、成長用基板として、例えば半絶縁性のＳｉＣ基板１０１上に、バッファ層１０２、電子走行層１０３、スペーサ層１０５、電子供給層１０６を順次形成する。
【００３１】
成長用基板としては、ＳｉＣ基板の代わりに、Ｓｉ基板、ＧａＮ基板、サファイア基板、ＧａＡｓ基板等を用いても良い。また、基板の導電性は、半絶縁性、導電性のどちらでも良い。
【００３２】
半絶縁性のＳｉＣ基板１０１の上方に、例えば有機金属気相成長（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：ＭＯＶＰＥ）法により、ＡｌＧａＮのバッファ層１０２を形成する。ＭＯＶＰＥ装置のチャンバー内には、原料ガスとしてＴＭＡ（トリメチルアルミニウム）、ＴＭＧ（トリメチルガリウム）、ＮＨ３が供給される。超格子構造を形成する、或いは、組成の異なるＡｌＧａＮ層を複数層形成する場合にはＴＭＡとＴＭＧの供給量を調整することにより形成する。
【００３３】
ＭＯＶＰＥ法により、電子走行層１０３は、バッファ層１０２の上方に例えばＧａＮにより形成する。ＧａＮの成長条件としては原料ガスとしてＴＭＧガス及びＮＨ３ガスの混合ガスを用いる。電子走行層１０３は１ｎｍ〜５０００ｎｍの厚みに形成する。本実施形態の電子走行層１０３の厚みは、例えば３０００ｎｍ以上で形成する。
【００３４】
ＭＯＶＰＥ法を用いて、スペーサ層１０５は、電子走行層１０３の上方に例えばＡｌＧａＮにより形成する。ＡｌＧａＮの成長条件としては原料ガスとしてＴＭＧガス、ＴＭＡガス及びＮＨ３ガスの混合ガスを用いて、例えば１ｎｍ程度で形成する。
【００３５】
ＭＯＶＰＥ法を用いて、電子供給層１０６は、スペーサ層１０５の上方に例えばＡｌＧａＮにより形成する。ＡｌＧａＮの成長条件としては原料ガスとしてＴＭＡガス、ＴＭＧガス及びＮＨ３ガスの混合ガスを用いる。ＡｌＧａＮの組成比に応じて、Ａｌ源であるＴＭＡガス、Ｇａ源であるＴＭＧガスの供給の有無及び流量を適宜設定することにより調整する。電子供給層１０６の成長中に、例えばＳｉ、Ｇｅ等のドナー不純物をドープすることにより、導電型をｎ型としても良い。
【００３６】
電子供給層１０６を形成した後、例えばアルゴン（Ａｒ）を注入することにより素子分離領域を形成する（不図示）。化合物半導体積層構造体へのアルゴンの注入は、少なくとも電子供給層１０６とスペーサ層１０５とが接する部分よりも深い部分まで行う。電子供給層１０６と、スペーサ層１０５とが接する部分よりも深い部分までアルゴンを注入することで、２ＤＥＧ１０４が発生しない素子分離領域が確定される。素子分離領域により化合物半導体積層構造体においての活性領域が確定される。素子分離は、２ＤＥＧ１０４が発生しない領域を形成できればよく、上記の注入法の代わりに、例えばＳＴＩ法（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いて行っても良い。このとき、化合物半導体積層構造体のドライエッチングには、例えば塩素系のエッチングガスを用いる。ＳＴＩ法を用いる場合においても、電子供給層１０６と、スペーサ層１０５または電子走行層１０３とが接する部分までエッチングにより溝を形成して素子分離を行う。
【００３７】
図６に示されるように、電子供給層１０６上にソース電極１０８及びドレイン電極１０９を形成する。ソース電極１０８及びドレイン電極１０９の具体的な形成方法は、先ず電子供給層１０６の全面にレジストをスピンコート法により塗布する。ソース電極１０８を形成する領域を開口する開口部と、ドレイン電極１０９を形成する領域を開口する開口部とをレジストに形成する。レジストパターンが形成されている面に、真空蒸着により、Ｔｉ膜を形成し、形成されたＴｉ膜の上にＡｌ膜を形成することにより金属の多層膜を形成する。その後、多層の金属膜を表面に有する化合物半導体積層構造体を有機溶媒等に浸漬させることにより、レジストパターンの上に形成されている金属の多層膜をレジストパターンと共にリフトオフにより除去する。これにより、レジストパターンの開口部が形成されていた領域において残存している金属の多層膜によりソース電極１０８およびドレイン電極１０９が形成される。電子供給層１０６上にソース電極１０８及びドレイン電極１０９が形成された化合物半導体積層構造体を、窒素雰囲気中にて熱処理を行い、ソース電極１０８及びドレイン電極１０９と電子供給層１０６との間におけるオーミックコンタクトを確立する。
【００３８】
図７に示されるように、電子供給層１０６、ソース電極１０８及びドレイン電極１０９上に保護膜１０７が形成される。保護膜１０７の具体的な形成方法は、先ず電子供給層１０６、ソース電極１０８及びドレイン電極１０９上に、プラズマＣＶＤ法により、原料ガスとして、例えば、シラン、アンモニア等を用いて、シリコン窒化膜（ＳｉＮ膜）が形成される。その後、保護膜１０７上にレジストを塗布し、ゲート電極１１０を形成する予定の領域に対応するレジストの領域を露光、現像することにより、レジストに開口部が形成される。パターニングされたレジストをマスクとし、フッ素系或いは塩素系ガスを用いたドライエッチングにより保護膜１０７に開口を形成する。保護膜１０７の除去方法においてはドライエッチングではなく、例えばフッ酸やバッファードフッ酸等を用いたウェットエッチングにより除去してもよい。続いて、レジストを除去する。以上により、ゲート電極１１０形成予定領域に開口部を有する保護膜１０７が形成される。
【００３９】
その後、図８に示されるように、ゲート電極１１０を形成する予定の領域に整合する開口部１２０ａを備えた下層レジストパターン１２０及び開口部１２０ａより狭い開口部１２１ａを備えた上層レジストパターン１２１を保護膜１０７上に形成する。これらの下層レジストパターン１２０及び上層レジストパターン１２１の形成にあたっては、先ず、アルカリ可溶性樹脂（ポリメチルグルタルイミド：ＰＭＧＩ）を、例えばスピンコート法により塗布し、熱処理することにより、レジストを形成する。更に、感光性レジスト剤を、例えばスピンコート法により塗布し、熱処理を行うことにより、レジストを形成する。次いで、紫外線露光により開口部１２１ａを上層のレジストに形成する。この結果、開口部を備えた上層レジストパターン１２１が得られる。その後、上層レジストパターン１２１をマスクとして、アルカリ現像液を用いて下層のレジストをウェットエッチングする。この結果、開口部１２０ａを備えた下層レジストパターン１２０が得られる。これらの処理により、図８に示される、庇構造の多層レジストが得られる。
【００４０】
図９に示されるように、下層レジストパターン１２０及び上層レジストパターン１２１の形成後、開口部内に蒸着法によりＮｉ膜を形成する。Ｎｉ膜は電子供給層１０６に接している第１領域１１０ａと保護膜１０７に接している第２領域１１０ｂとを有する。Ｎｉ膜中の第１領域１１０ａと第２領域１１０ｂとは異なる結晶の配向を有する。
【００４１】
次に、図１０に示されるように、保護膜１０７、Ｎｉ膜の第１領域１１０ａ及び第２領域１１０ｂ上にレジストを塗布する。塗布されたレジストのＮｉ膜の第１領域１１０ａ上以外の領域と、Ｎｉ膜中の第１領域１１０ａと第２領域１１０ｂとの境界である結晶粒界がＮｉ膜の表面に現れている領域上以外の領域とを露光、現像することにより、開口を有するレジストパターン１２２を形成する。続いて、Ｎｉ膜の第２領域１１０ｂ及びレジストパターン１２２の上に真空蒸着等によりＡｕを成膜する。その後、有機溶媒等によりレジストパターン１２２の上に形成されているＡｕをレジストパターン１２２と共にリフトオフにより除去する。図１１に示されるように、Ｎｉ膜の第２領域１１０ｂ上に残存するＡｕによりＡｕ１１０ｃが形成される。
【００４２】
そして、保護膜１０７及びゲート電極１１０上に必要に応じて、誘電率の低い材料により層間絶縁膜及び配線等を形成される。以上の工程により、本実施形態における化合物半導体装置を製造することができる。
【００４３】
（第１の実施形態の変形例）
図１２は第１の実施形態の変形例に係る化合物半導体装置１９９の断面図である。図１２に示されるように、第１の実施形態に係る化合物半導体装置１００のＮｉ膜中の第１領域１１０ａと第２領域１１０ｂとの境界である結晶粒界を覆う絶縁膜１３０が設けられている。化合物半導体を材料に用いたＨＥＭＴの動作中にＨＥＭＴが高温となる場合がある。ＨＥＭＴが高温になると、ゲート電極１１０のＡｕ１１０ｃに含まれるＡｕ原子がマイグレーションを起こし、第１領域１１０ａと第２領域１１０ｂとの境界である結晶粒界まで到達する虞がある。
【００４４】
そこで、第１の実施形態の変形例のように、異なる結晶の配向状態の境界をＮｉ膜と密着性の高い絶縁膜１３０で被覆することによりＮｉ膜上に設けられた金属原子のマイグレーションによる化合物半導体積層構造体への拡散を抑制することができる。
【００４５】
絶縁膜１３０としては、例えば、窒化シリコン（Ｓｉ３Ｎ４）、酸化シリコン（ＳｉＯ２、酸窒化シリコン（Ｓｉ３Ｎ４）等のＮｉ膜と密着性が高いシリコンを含有した絶縁膜が挙げられる。特に酸化シリコン、酸窒化シリコンは容量が小さいため、絶縁膜１３０として好適である。絶縁膜１３０として、容量が小さい絶縁膜を用いることで良好な高周波利得特性を有する化合物半導体装置１９９を得ることができる。
【００４６】
絶縁膜１３０を形成する工程は、Ａｕ１１０ｃを形成後に不図示のレジストパターンを形成し、絶縁膜１３０を形成すればよい。絶縁膜１３０として窒化シリコンを用いる場合はプラズマＣＶＤ法を用いて絶縁膜１３０を形成する。絶縁膜１３０として酸化シリコンを用いる場合は、プラズマＣＶＤ法またはスパッタ法を用いて絶縁膜１３０を形成する。絶縁膜１３０として酸窒化シリコンを用いる場合はスパッタ法を用いて絶縁膜１３０を形成する。
【００４７】
（第２の実施形態）
第２の実施形態に係る化合物半導体装置２００の構造について図１３を用いて説明する。図１３は、第２の実施形態に係る化合物半導体装置２００を例示する断面図である。第１の実施形態と同様の構成については第１の実施形態と同じ番号を付し、説明を省略する。
【００４８】
第２の実施形態に係る化合物半導体装置２００は、ゲート電極においてＮｉ膜上のＡｕが設けられている領域が第１の実施形態と異なる。ゲート電極２１０は、電子供給層１０６と接し第１の結晶の配向を有する第１領域２１０ａと、保護膜１０７と接し第２の結晶の配向を有する第２領域２１０ｂと、第２領域２１０ｂの上方であって第１領域２１０ａよりもソース電極１０８に近い領域のみにＡｕ２１０ｃが形成される。このような構成を採ることにより、ゲート−ドレイン間容量（Ｃｇｄ）を低減することができる。ゲート−ドレイン間容量を小さくすることにより、増幅された出力信号の入力側への帰還を抑制し、良好な高周波利得特性を有する化合物半導体装置２００を得ることができる。
【００４９】
（第２の実施形態の変形例）
図１４は第２の実施形態の変形例に係る化合物半導体装置２９９の断面図である。図１４に示されるように、第２の実施形態に係る化合物半導体装置２００のＮｉ膜中の領域２１０ａと２１０ｂとの境界である結晶粒界を覆う絶縁膜２３０が設けられている。化合物半導体を材料に用いたＨＥＭＴの動作中にＨＥＭＴが高温となる場合がある。ＨＥＭＴが高温になると、ゲート電極２１０のＡｕ２１０ｃに含まれるＡｕ原子がマイグレーションを起こし、第１領域２１０ａと第２領域２１０ｂとの境界である結晶粒界まで到達する虞がある。
【００５０】
そこで、第２の実施形態の変形例のように、異なる結晶の配向状態の境界をＮｉ膜と密着性の高い絶縁膜２３０で被覆することによりＮｉ膜上に設けられた金属原子のマイグレーションによる化合物半導体積層構造体への拡散を抑制することができる。
【００５１】
図１４はＮｉ膜上に絶縁膜２３０が設けられているが、絶縁膜２３０はゲート−ドレイン間上の電子供給層１０６上まで延伸して設けられていても良い。Ｎｉ膜上と電子供給層１０６上とまで設けられていることにより、Ｎｉ膜と保護膜１０７との間への水分の侵入を抑制することができるためゲート電極の劣化を起こりにくくし、耐圧の低下を抑制することができる。保護膜１０７と絶縁膜２３０とが同じ材料で形成されている場合は、保護膜１０７と絶縁膜２３０との密着性が高いためＮｉ膜と保護膜１０７との間への水分の侵入をより一層抑制することができる。
【００５２】
絶縁膜２３０としては、例えば、窒化シリコン（Ｓｉ３Ｎ４）、酸化シリコン（ＳｉＯ２、酸窒化シリコン（Ｓｉ３Ｎ４）等のＮｉ膜と密着性が高いシリコンを含有した絶縁膜が挙げられる。特に酸化シリコン、酸窒化シリコンは容量が小さいため、絶縁膜２３０として好適である。絶縁膜２３０として、容量が小さい絶縁膜を用いることで良好な高周波利得特性を有する化合物半導体装置２９９を得ることができる。
【００５３】
絶縁膜２３０を形成する工程は、Ａｕ１１０ｃを形成後に不図示のレジストパターンを形成し、絶縁膜２３０を形成すればよい。絶縁膜２３０として窒化シリコンを用いる場合はプラズマＣＶＤ法を用いて絶縁膜２３０を形成する。絶縁膜２３０として酸化シリコンを用いる場合は、プラズマＣＶＤ法またはスパッタ法を用いて絶縁膜２３０を形成する。絶縁膜２３０として酸窒化シリコンを用いる場合はスパッタ法を用いて絶縁膜２３０を形成する。
【００５４】
（第３の実施形態）
第３の実施形態に係る化合物半導体装置３００の構造について図１５を用いて説明する。図１５は、第３の実施形態に係る化合物半導体装置３００を例示する断面図である。第１の実施形態と同様の構成については第１の実施形態と同じ番号を付し、説明を省略する。
【００５５】
第３の実施形態に係る化合物半導体装置３００は、ゲート電極においてＮｉ膜上のＡｕが設けられている領域が第１の実施形態及び第２の実施形態と異なる。ゲート電極３１０は、電子供給層１０６と接し第１の結晶の配向を有する第１領域３１０ａと、保護膜１０７と接し第２の結晶の配向を有する第２領域３１０ｂと、第２領域３１０ｂの上方であって第１領域３１０ａよりもドレイン電極１０９に近い領域のみにＡｕ３１０ｃが形成される。このような構成を採ることにより、ソース−ゲート間容量を低減することができる。ソース−ゲート間容量を小さくすることにより、良好な高周波利得特性を有する化合物半導体装置３００を得ることができる。
【００５６】
（第３の実施形態の変形例）
図１６は第３の実施形態の変形例に係る化合物半導体装置３９９の断面図である。図１６に示されるように、第３の実施形態に係る化合物半導体装置３００のＮｉ膜中の領域３１０ａと３１０ｂとの境界である結晶粒界を覆う絶縁膜３３０が設けられている。化合物半導体を材料に用いたＨＥＭＴの動作中にＨＥＭＴが高温となる場合がある。ＨＥＭＴが高温になると、ゲート電極３１０のＡｕ３１０ｃに含まれるＡｕ原子がマイグレーションを起こし、第１領域３１０ａと第２領域３１０ｂとの境界である結晶粒界まで到達する虞がある。
【００５７】
そこで、第３の実施形態の変形例のように、異なる結晶の配向状態の境界をＮｉ膜と密着性の高い絶縁膜３３０で被覆することによりＮｉ膜上に設けられた金属原子のマイグレーションによる化合物半導体積層構造体への拡散を抑制することができる。
【００５８】
図１６はＮｉ膜上に絶縁膜３３０が設けられているが、絶縁膜３３０はソース−ゲート間上の電子供給層１０６上まで延伸して設けられていても良い。Ｎｉ膜上と電子供給層１０６上とまで設けられていることにより、Ｎｉ膜と保護膜１０７との間への水分の侵入を抑制することができるためゲート電極の劣化を起こりにくくし、耐圧の低下を抑制することができる。保護膜１０７と絶縁膜３３０とが同じ材料で形成されている場合は、保護膜１０７と絶縁膜３３０との密着性が高いためＮｉ膜と保護膜１０７との間への水分の侵入をより一層抑制することができる。
【００５９】
絶縁膜３３０としては、例えば、窒化シリコン（Ｓｉ３Ｎ４）、酸化シリコン（ＳｉＯ２、酸窒化シリコン（Ｓｉ３Ｎ４）等のＮｉ膜と密着性が高いシリコンを含有した絶縁膜が挙げられる。特に酸化シリコン、酸窒化シリコンは容量が小さいため、絶縁膜３３０として好適である。絶縁膜３３０として、容量が小さい絶縁膜を用いることで良好な高周波利得特性を有する化合物半導体装置３９９を得ることができる。
【００６０】
絶縁膜３３０を形成する工程は、Ａｕ１１０ｃを形成後に不図示のレジストパターンを形成し、絶縁膜３３０を形成すればよい。絶縁膜３３０として窒化シリコンを用いる場合はプラズマＣＶＤ法を用いて絶縁膜３３０を形成する。絶縁膜３３０として酸化シリコンを用いる場合は、プラズマＣＶＤ法またはスパッタ法を用いて絶縁膜３３０を形成する。絶縁膜３３０として酸窒化シリコンを用いる場合はスパッタ法を用いて絶縁膜３３０を形成する。
【００６１】
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図１７は、第４の実施形態に係るディスクリートパッケージを示す図である。
【００６２】
第４の実施形態では、図１７に示すように、第１〜第３の何れかの実施形態或いは変形例のＨＥＭＴのＨＥＭＴチップ１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定される。また、ドレイン電極１０９が接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続される。ソース電極１０８に接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続される。ゲート電極１１０またはゲート電極２１０またはゲート電極３１０に接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続される。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及びＨＥＭＴチップ１２１０等がモールド樹脂１２３１によりパッケージングされる。
【００６３】
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。
【００６４】
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ＨＥＭＴを備えたＰＦＣ（Ｐｏｗｅｒ  Ｆａｃｔｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）回路に関する。ＰＦＣ回路とは、力率を改善し、例えば高調波の発生を抑制することができる回路のことである。図１８は、第５の実施形態に係るＰＦＣ回路を示す結線図である。
【００６５】
ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極１０９と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続される。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続される。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続される。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続される。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続される。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第１〜第３の何れかの実施形態のＨＥＭＴが用いられることで、ＰＦＣ回路の特性がよくなる。
【００６６】
ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。
【００６７】
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＨＥＭＴを備えた電源装置に関する。図１９は、第６の実施形態に係る電源装置を示す結線図である。
【００６８】
電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。
【００６９】
一次側回路１２６１には、第５の実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。
【００７０】
二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。
【００７１】
本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第１〜第３の何れかの実施形態のＨＥＭＴが用いられることで電源装置の特性が良くなる。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
【００７２】
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＨＥＭＴを備えた増幅器に関する。図２０は、第７の実施形態に係る増幅器を示す結線図である。
【００７３】
増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。
【００７４】
ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第１〜第３の何れかの実施形態のＨＥＭＴを備えており、交流信号とミキシングされた入力信号を増幅する。第１〜第３の何れかの実施形態のＨＥＭＴを備えていることで増幅器の特性が良くなる。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。
【００７５】
（その他）
なお、第１の実施形態の基板、バッファ層、電子走行層、スペーサ層、電子供給層、保護膜等の種々の変形例は、第２〜第３の実施形態における化合物半導体装置にも適用可能である。
【００７６】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【符号の説明】
【００７７】
１００  化合物半導体装置
１０１  基板
１０２  バッファ層
１０３  電子走行層
１０４  ２次元電子ガス（２ＤＥＧ）
１０５  スペーサ層
１０６  電子供給層
１０７  保護膜
１０８  ソース電極
１０９  ドレイン電極
１１０  ゲート電極
１１０ａ  第１領域
１１０ｂ  第２領域
１１０ｃ  Ａｕ
１１０ｄ  ゲートパッド
１２０  下層レジストパターン
１２０ａ  開口部
１２１  上層レジストパターン
１２１ａ  開口部
１３０  絶縁膜
１９９  化合物半導体装置
２００  化合物半導体装置
２１０  ゲート電極
２１０ａ  第１領域
２１０ｂ  第２領域
２１０ｃ  Ａｕ
２３０  絶縁膜
２９９  化合物半導体装置
３００  化合物半導体装置
３１０  ゲート電極
３１０ａ  第１領域
３１０ｂ  第２領域
３１０ｃ  Ａｕ
３３０  絶縁膜
３９９  化合物半導体装置
９００    従来の化合物半導体装置
９１０  ゲート電極
９１０ａ  第１金属の第１領域
９１０ｂ  第１金属の第２領域
９１０ｃ  第２金属
【図１】
2019009172.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019009172.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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