(57)【要約】【課題】  占有面積の小さい薄膜トランジスタを備えた半導体装置を提供する。【解決手段】  半導体装置は、第１ゲート電極ＧＥ１と、半導体層ＳＬ１と、第１絶縁層１１と、第２ゲート電極ＧＥ２と、第２絶縁層１２と、第３絶縁層１３と、第１コンタクトホールＣＨ１と、第１電極Ｅ１と、を備える。第１電極Ｅ１は、第１コンタクトホールＣＨ１を通って第１ゲート電極ＧＥ１と第１領域Ｒ１と第２ゲート電極ＧＥ２とを電気的に接続している。【選択図】図４
2019009315.tif 000002
【特許請求の範囲】
【請求項１】
第１ゲート電極と、
前記第１ゲート電極の上方に配置され、第１領域と、第２領域と、前記第１領域と前記第２領域との間に位置し前記第１ゲート電極と対向したチャネル領域と、を含んだ半導体層と、
前記第１ゲート電極と前記半導体層との間に配置された第１絶縁層と、
前記半導体層の上方に位置し、前記チャネル領域と対向した第２ゲート電極と、
前記半導体層と前記第２ゲート電極との間に配置された第２絶縁層と、
前記第１絶縁層、前記半導体層、前記第２絶縁層、及び前記第２ゲート電極の上方に配置された第３絶縁層と、
前記第１絶縁層及び前記第３絶縁層を貫通し、前記第１ゲート電極、前記第１領域、及び前記第２ゲート電極と対向する領域に位置した第１コンタクトホールと、
前記第１コンタクトホールを通って前記第１ゲート電極と前記第１領域と前記第２ゲート電極とを電気的に接続した第１電極と、を備える、
半導体装置。
【請求項２】
前記第１ゲート電極、前記第１領域、及び前記第２ゲート電極を通る仮想の垂直面上において、前記第１領域及び前記第２ゲート電極は、階段状に配置され、前記第１コンタクトホールの内周面に段差を形成し、
前記第１電極は、前記第１ゲート電極の上面、前記第１領域の上面、及び前記第２ゲート電極の上面に接している、
請求項１に記載の半導体装置。
【請求項３】
前記第１領域の上に配置され前記第１領域に接した第１導電層をさらに備え、
前記第１コンタクトホールは、前記第１導電層と対向し、
前記第１電極は、前記第１導電層に電気的に接続されている、
請求項１に記載の半導体装置。
【請求項４】
前記第１ゲート電極、前記第１導電層、及び前記第２ゲート電極を通る仮想の垂直面上において、前記第１導電層及び前記第２ゲート電極は、階段状に設けられ、前記第１コンタクトホールの内周面に段差を形成し、
前記第１電極は、前記第１ゲート電極の上面、前記第１導電層の上面、及び前記第２ゲート電極の上面に接している、
請求項３に記載の半導体装置。
【請求項５】
第１ゲート電極と、
前記第１ゲート電極の上方に配置され、第１領域と、第２領域と、前記第１領域と前記第２領域との間に位置し前記第１ゲート電極と対向したチャネル領域と、を含んだ半導体層と、
前記第１ゲート電極と前記半導体層との間に配置された第１絶縁層と、
前記半導体層の上方に位置し、前記チャネル領域と対向した第２ゲート電極と、
前記半導体層と前記第２ゲート電極との間に配置された第２絶縁層と、
前記第１絶縁層、前記半導体層、前記第２絶縁層、及び前記第２ゲート電極の上方に配置された第３絶縁層と、
前記第３絶縁層を貫通し、前記第１領域及び前記第２ゲート電極と対向する領域に位置した第１コンタクトホールと、
前記第１コンタクトホールを通って前記第１領域と前記第２ゲート電極とを電気的に接続した第１電極と、
前記第１絶縁層及び前記第３絶縁層を貫通し、前記第１ゲート電極及び前記第２領域と対向する領域に位置した第２コンタクトホールと、
前記第２コンタクトホールを通って前記第１ゲート電極と前記第２領域とを電気的に接続した第２電極と、を備える、
半導体装置。
【請求項６】
前記第１電極は、前記第１領域の上面、及び前記第２ゲート電極の上面に接し、
前記第２電極は、前記第１ゲート電極の上面、及び前記第２領域の上面に接している、
請求項５に記載の半導体装置。
【請求項７】
前記第１領域の上に配置され前記第１領域に接した第１導電層と、
前記第２領域の上に配置され前記第２領域に接した第２導電層と、をさらに備え、
前記第１コンタクトホールは、前記第１導電層と対向し、
前記第１電極は、前記第１導電層に電気的に接続され、
前記第２コンタクトホールは、前記第２導電層と対向し、
前記第２電極は、前記第２導電層に電気的に接続されている、
請求項５に記載の半導体装置。
【請求項８】
前記第１電極は、前記第１導電層の上面、及び前記第２ゲート電極の上面に接し、
前記第２電極は、前記第１ゲート電極の上面、及び前記第２導電層の上面に接している、
請求項７に記載の半導体装置。
【請求項９】
前記半導体層は、酸化物半導体で形成されている、
請求項１乃至８の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置として、例えば画像を表示する表示装置が知られている。アクティブマトリクス方式の表示装置において、画素のスイッチング素子に薄膜トランジスタ（Thin-film Transistor：ＴＦＴ）が用いられている。また、薄膜トランジスタは、表示領域（アクティブエリア）の外側の非表示領域（周辺領域）にも設けられている。非表示領域の複数の薄膜トランジスタには、ダイオード接続された薄膜トランジスタが含まれている。
【０００３】
例えば、ダイオード接続された薄膜トランジスタは、表示領域を延在する配線に接続され、静電気から画素のスイッチング素子を保護する保護ダイオードとして機能している。このため、保護ダイオードは、表示領域の配線に一定以上の電圧が印加された場合、電流を流すように構成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−９７２７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、占有面積の小さい薄膜トランジスタを備えた半導体装置を提供する。
【課題を解決するための手段】
【０００６】
一実施形態に係る半導体装置は、
第１ゲート電極と、
前記第１ゲート電極の上方に配置され、第１領域と、第２領域と、前記第１領域と前記第２領域との間に位置し前記第１ゲート電極と対向したチャネル領域と、を含んだ半導体層と、
前記第１ゲート電極と前記半導体層との間に配置された第１絶縁層と、
前記半導体層の上方に位置し、前記チャネル領域と対向した第２ゲート電極と、
前記半導体層と前記第２ゲート電極との間に配置された第２絶縁層と、
前記第１絶縁層、前記半導体層、前記第２絶縁層、及び前記第２ゲート電極の上方に配置された第３絶縁層と、
前記第１絶縁層及び前記第３絶縁層を貫通し、前記第１ゲート電極、前記第１領域、及び前記第２ゲート電極と対向する領域に位置した第１コンタクトホールと、
前記第１コンタクトホールを通って前記第１ゲート電極と前記第１領域と前記第２ゲート電極とを電気的に接続した第１電極と、を備えている。
【０００７】
また、一実施形態に係る半導体装置は、
第１ゲート電極と、
前記第１ゲート電極の上方に配置され、第１領域と、第２領域と、前記第１領域と前記第２領域との間に位置し前記第１ゲート電極と対向したチャネル領域と、を含んだ半導体層と、
前記第１ゲート電極と前記半導体層との間に配置された第１絶縁層と、
前記半導体層の上方に位置し、前記チャネル領域と対向した第２ゲート電極と、
前記半導体層と前記第２ゲート電極との間に配置された第２絶縁層と、
前記第１絶縁層、前記半導体層、前記第２絶縁層、及び前記第２ゲート電極の上方に配置された第３絶縁層と、
前記第３絶縁層を貫通し、前記第１領域及び前記第２ゲート電極と対向する領域に位置した第１コンタクトホールと、
前記第１コンタクトホールを通って前記第１領域と前記第２ゲート電極とを電気的に接続した第１電極と、
前記第１絶縁層及び前記第３絶縁層を貫通し、前記第１ゲート電極及び前記第２領域と対向する領域に位置した第２コンタクトホールと、
前記第２コンタクトホールを通って前記第１ゲート電極と前記第２領域とを電気的に接続した第２電極と、を備えている。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施形態に係る表示装置の構成及び等価回路を示す平面図である。
【図２】図２は、図１に示した表示装置の一部の等価回路を示す図であり、保護回路を示す図である。
【図３】図３は、上記保護回路の一部を示す平面図である。
【図４】図４は、図３の線ＩＶ−ＩＶに沿ったアレイ基板を示す断面図である。
【図５】図５は、上記第１の実施形態の変形例に係る表示装置のアレイ基板を示す断面図である。
【図６】図６は、第２の実施形態に係る表示装置の保護回路の一部を示す平面図である。
【図７】図７は、図６の線ＶＩＩ−ＶＩＩに沿ったアレイ基板を示す断面図である。
【図８】図８は、上記第２の実施形態の変形例に係る表示装置のアレイ基板を示す断面図である。
【発明を実施するための形態】
【０００９】
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１０】
（第１の実施形態）
まず、第１の実施形態について詳細に説明する。本実施形態では、半導体装置として、薄膜トランジスタを有する表示装置を例に説明する。図１は、第１の実施形態に係る表示装置ＤＳＰの構成及び等価回路を示す平面図である。ここでは、表示装置ＤＳＰとして、液晶表示装置を例に説明する。
【００１１】
図１に示すように、表示装置ＤＳＰは、液晶表示パネルＰＮＬを備えている。液晶表示パネルＰＮＬは、画像を表示する表示領域（アクティブエリア）ＤＡと、表示領域ＤＡの外側の非表示領域（周辺領域）ＮＤＡと、を備えている。液晶表示パネルＰＮＬは、後述するアレイ基板ＡＲ及び液晶層ＬＣを備え、さらに対向基板を備えている。なお、液晶層ＬＣは、アレイ基板ＡＲと対向基板との間に保持されている。
【００１２】
表示領域ＤＡにおいて、アレイ基板ＡＲは、複数本の走査線Ｇ、複数本の補助容量線Ｃ、複数本の信号線Ｓ、及び複数個のマトリクス状の副画素ＰＸを備えている。各副画素ＰＸは、隣合う２本の走査線Ｇと隣合う２本の信号線Ｓとによって区画されている。走査線Ｇ及び補助容量線Ｃは、第１方向Ｘに略平行に延出している。なお、走査線Ｇ及び補助容量線Ｃは、必ずしも直線的に延出していなくてもよい。これらの走査線Ｇ及び補助容量線Ｃは、第２方向Ｙに交互に並べられている。
【００１３】
信号線Ｓは、第２方向Ｙに略平行に延出している。信号線Ｓは、走査線Ｇ及び補助容量線Ｃと略直交している。なお、信号線Ｓは、必ずしも直線的に延出していなくてもよい。なお、走査線Ｇ、補助容量線Ｃ、及び信号線Ｓは、それらの一部が屈曲していてもよい。走査線Ｇ、信号線Ｓ、及び補助容量線Ｃ、並びに後述するゲート電極ＧＥ、電極Ｅ、及び導電層ＣＬは、例えば、モリブデン、クロム、タングステン、アルミニウム、銅、チタン、ニッケル、タンタル、銀あるいはこれらの合金によって形成されているが、特に限定されるものではなく、その他の金属や合金、またはこれらの積層膜で形成されていてもよい。
【００１４】
各走査線Ｇは、表示領域ＤＡの外部まで延出し、走査線ドライバＧＤに接続されている。各信号線Ｓは、表示領域ＤＡの外部まで延出し、信号線ドライバＳＤに接続されている。各補助容量線Ｃは、表示領域ＤＡの外部まで延出し、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。
【００１５】
各副画素ＰＸは、薄膜トランジスタＴＲ１、画素電極ＰＥ、共通電極ＣＥ、保持容量ＣＳ、液晶層ＬＣを備えている。画素電極ＰＥは、薄膜トランジスタＴＲ１を介して信号線Ｓと電気的に接続されている。共通電極ＣＥは、画素電極ＰＥとの間に形成される電界を液晶層ＬＣに作用させるように構成されている。共通電極ＣＥは、複数の副画素ＰＸで共用されている。共通電極ＣＥには、表示領域ＤＡの外側に位置した給電部から、定電圧であるコモン電圧Ｖｃｏｍが与えられる。コモン電圧Ｖｃｏｍは、例えば０Ｖの電圧である。上記のことから、共通電極ＣＥは、コモン電位に設定される。保持容量ＣＳは、画素電極ＰＥに電気的に接続されている。
【００１６】
薄膜トランジスタＴＲ１は、走査線ドライバＧＤから走査線Ｇを経由して与えられる制御信号により、導通状態（オン）又は非導通状態（オフ）に切替えられる。信号線ドライバＳＤから出力される画像信号（映像信号）は、信号線Ｓ及び導通状態の薄膜トランジスタＴＲ１を経由して対応する画素電極ＰＥに与えられる。コモン電位に設定される共通電極ＣＥと画素電極ＰＥとの間の電位差により、液晶層に印加される電圧が制御される。
【００１７】
保持容量ＣＳは、液晶層ＬＣに印加される電圧を一定期間保持するものであり、絶縁層を介して対向する一対の電極で構成されている。例えば、保持容量ＣＳにおいて、一方の電極は補助容量線Ｃの一部あるいは補助容量線Ｃと電気的に接続された補助電極であり、他方の電極は画素電極ＰＥあるいは画素電極ＰＥに電気的に接続された補助対向電極である。
【００１８】
走査線ドライバＧＤ及び信号線ドライバＳＤは、非表示領域ＮＤＡに配置されている。走査線ドライバＧＤ及び信号線ドライバＳＤは、複数の薄膜トランジスタを備えている。例えば、走査線ドライバＧＤは、ダイオード接続された複数の薄膜トランジスタＴＲ２を備えている。走査線ドライバＧＤには、定電圧である第１電源電圧Ｖｄｄ、定電圧である第２電源電圧Ｖｓｓなどが与えられる。本実施形態において、第１電源電圧Ｖｄｄはコモン電圧Ｖｃｏｍより高電位の電圧であり、第２電源電圧Ｖｓｓはコモン電圧Ｖｃｏｍより低電位の電圧である。例えば、第１電源電圧Ｖｄｄは＋５Ｖの電圧であり、第２電源電圧Ｖｓｓは−５Ｖの電圧である。
【００１９】
保護回路群ＰＣＧ１，ＰＣＧ２は、非表示領域ＮＤＡに配置されている。  
保護回路群ＰＣＧ１は複数の保護回路ＰＣ１を有し、保護回路ＰＣ１は非表示領域ＮＤＡにて走査線Ｇと一対一で接続されている。保護回路群ＰＣＧ１は、非表示領域ＮＤＡのうち、表示領域ＤＡより左側に配置され、表示領域ＤＡと走査線ドライバＧＤとの間に位置している。但し、保護回路群ＰＣＧ１は、非表示領域ＮＤＡのうち、表示領域ＤＡより右側に配置されていてもよく、左右両側に配置されていてもよい。一方で、複数の保護回路ＰＣ１は、配線Ｌ１に接続されている。配線Ｌ１には定電圧である第１調整電圧Ｖａ１が与えられる。
【００２０】
保護回路群ＰＣＧ２は複数の保護回路ＰＣ２を有し、保護回路ＰＣ２は非表示領域ＮＤＡにて信号線Ｓと一対一で接続されている。保護回路群ＰＣＧ２は、非表示領域ＮＤＡのうち、表示領域ＤＡより下側に配置され、表示領域ＤＡと信号線ドライバＳＤとの間に位置している。但し、保護回路群ＰＣＧ２は、非表示領域ＮＤＡのうち、表示領域ＤＡより上側に配置されていてもよく、上下両側に配置されていてもよい。一方で、複数の保護回路ＰＣ２は、配線Ｌ２に接続されている。配線Ｌ２には定電圧である第２調整電圧Ｖａ２が与えられる。
【００２１】
第１調整電圧Ｖａ１及び第２調整電圧Ｖａ２は、それぞれ定電圧であればよい。第１調整電圧Ｖａ１及び第２調整電圧Ｖａ２としては、コモン電圧Ｖｃｏｍ、第１電源電圧Ｖｄｄ、及び第２電源電圧Ｖｓｓなどを利用することが可能である。
【００２２】
走査線Ｇに一定以上の電圧が印加された場合、保護回路群ＰＣＧ１は、走査線Ｇから配線Ｌ１に、又は配線Ｌ１から走査線Ｇに、電流を流すように構成されている。また、信号線Ｓに一定以上の電圧が印加された場合、保護回路群ＰＣＧ２は、信号線Ｓから配線Ｌ２に、又は配線Ｌ２から信号線Ｓに、電流を流すように構成されている。そのため、保護回路群ＰＣＧ１は走査線Ｇに接続された薄膜トランジスタＴＲ１を静電気から保護することができ、保護回路群ＰＣＧ２は信号線Ｓに接続された薄膜トランジスタＴＲ１を静電気から保護することができる。
【００２３】
図２は、図１に示した表示装置ＤＳＰの一部の等価回路を示す図であり、保護回路を示す図である。  
図２に示すように、保護回路ＰＣ１，ＰＣ２は、直並列に接続された複数のダイオードＤを備えている。この例では、保護回路ＰＣ１，ＰＣ２は、３個の第１ダイオードＤ１及び３個の第２ダイオードＤ２を備えている。３個の第１ダイオードＤ１は直列に接続され、３個の第２ダイオードＤ２は直列に接続されている。以下、単個の第１ダイオードＤ１と単個の第２ダイオードＤ２とを含む２個のダイオードＤをダイオード群ＤＧとして説明する。
【００２４】
図３は、上記保護回路ＰＣの一部を示す平面図である。ここでは、保護回路ＰＣの単個のダイオード群ＤＧを例に説明する。  
図３に示すように、ダイオード群ＤＧは、ダイオード接続された薄膜トランジスタＴＲ３と、ダイオード接続された薄膜トランジスタＴＲ４と、を備えている。薄膜トランジスタＴＲ３は上記第１ダイオードＤ１に相当し、薄膜トランジスタＴＲ４は上記第２ダイオードＤ２に相当している。ダイオード群ＤＧは、半導体層ＳＬ１、半導体層ＳＬ２、第１ゲート電極ＧＥ１、第２ゲート電極ＧＥ２、第３ゲート電極ＧＥ３、第４ゲート電極ＧＥ４、第１電極Ｅ１、第２電極Ｅ２、第３電極Ｅ３、及び第４電極Ｅ４を備えている。
【００２５】
第２ゲート電極ＧＥ２は、第１ゲート電極ＧＥ１に重なっている。第３ゲート電極ＧＥ３は、第１ゲート電極ＧＥ１に距離を置いて位置している。この例では、第３ゲート電極ＧＥ３は、第２ゲート電極ＧＥ２にも距離を置いて位置している。第４ゲート電極ＧＥ４は、第３ゲート電極ＧＥ３に重なっている。
【００２６】
半導体層ＳＬ１は、第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２が互いに重なる部分に重なっている。半導体層ＳＬ２は、半導体層ＳＬ１に距離を置いて位置している。半導体層ＳＬ２は、第３ゲート電極ＧＥ３及び第４ゲート電極ＧＥ４が互いに重なる部分に重なっている。そのため、ダイオード群ＤＧには、第１ゲート電極ＧＥ１、半導体層ＳＬ１、及び第２ゲート電極ＧＥ２が互いに重なる領域と、第３ゲート電極ＧＥ３、半導体層ＳＬ２、及び第４ゲート電極ＧＥ４が互いに重なる領域と、が存在している。
【００２７】
第１コンタクトホールＣＨ１、第２コンタクトホールＣＨ２、第３コンタクトホールＣＨ３、及び第４コンタクトホールＣＨ４は、互いに距離を置いて位置している。  
第１コンタクトホールＣＨ１は、第１ゲート電極ＧＥ１の一部、半導体層ＳＬ１の一部、及び第２ゲート電極ＧＥ２の一部に重ねられ、各々の上記一部を露出させている。第２コンタクトホールＣＨ２は、半導体層ＳＬ１の一部に重ねられ、上記一部を露出させている。  
第３コンタクトホールＣＨ３は、第３ゲート電極ＧＥ３の一部、半導体層ＳＬ２の一部、及び第４ゲート電極ＧＥ４の一部に重ねられ、各々の上記一部を露出させている。第４コンタクトホールＣＨ４は、半導体層ＳＬ２の一部に重ねられ、上記一部を露出させている。
【００２８】
第１電極Ｅ１は、第１コンタクトホールＣＨ１に重なる領域に設けられ、第１ゲート電極ＧＥ１の一部、半導体層ＳＬ１の一部、及び第２ゲート電極ＧＥ２の一部に重ねられている。第２電極Ｅ２は、第１電極Ｅ１に距離を置いて位置している。第２電極Ｅ２は、第２コンタクトホールＣＨ２に重なる領域に設けられ、半導体層ＳＬ１の一部に重ねられている。
【００２９】
第３電極Ｅ３は、第３コンタクトホールＣＨ３に重なる領域に設けられ、第３ゲート電極ＧＥ３の一部、半導体層ＳＬ２の一部、及び第４ゲート電極ＧＥ４の一部に重ねられている。第４電極Ｅ４は、第３電極Ｅ３に距離を置いて位置している。第４電極Ｅ４は、第４コンタクトホールＣＨ４に重なる領域に設けられ、半導体層ＳＬ２の一部に重ねられている。  
本実施形態において、第１電極Ｅ１及び第４電極Ｅ４は、同一材料で一体に形成されている。また、第２電極Ｅ２及び第３電極Ｅ３は、同一材料で一体に形成されている。
【００３０】
半導体層ＳＬ１、第１ゲート電極ＧＥ１、第２ゲート電極ＧＥ２、第１電極Ｅ１、及び第２電極Ｅ２は、薄膜トランジスタＴＲ３を構成している。半導体層ＳＬ２、第３ゲート電極ＧＥ３、第４ゲート電極ＧＥ４、第３電極Ｅ３、及び第４電極Ｅ４は、薄膜トランジスタＴＲ４を構成している。ダイオード群ＤＧの構成に注目した場合、例えば、ダイオード群ＤＧの中心ＣＥＮに関し、薄膜トランジスタＴＲ３及び薄膜トランジスタＴＲ４は互いに点対称である。
【００３１】
次に、薄膜トランジスタＴＲ３及び薄膜トランジスタＴＲ４の断面構造について説明する。本実施形態において、薄膜トランジスタＴＲ３及び薄膜トランジスタＴＲ４の構造は同一である。このため、以下、薄膜トランジスタＴＲ３を代表して説明する。図４は、図３の線ＩＶ−ＩＶに沿ったアレイ基板ＡＲを示す断面図である。なお、図４は、第１ゲート電極ＧＥ１、第１領域Ｒ１、及び第２ゲート電極ＧＥ２を通り絶縁基板ＳＵＢの上面に垂直である仮想の垂直面Ｐａ上の断面である。また、図４は、薄膜トランジスタＴＲ３の断面構造を示す図である。
【００３２】
図４に示すように、アレイ基板ＡＲは、絶縁基板ＳＵＢを備えている。絶縁基板ＳＵＢとしては、ガラス基板を利用することができる。但し、絶縁基板ＳＵＢを液晶表示パネルＰＮＬ以外の用途で使用する場合など、絶縁基板ＳＵＢにガラス基板以外の基板を利用してもよい。例えば、絶縁基板ＳＵＢは樹脂基板であってもよい。また、絶縁基板ＳＵＢは、必要に応じて光透過性を有していればよい。
【００３３】
第１ゲート電極ＧＥ１は、絶縁基板ＳＵＢの上に配置され、絶縁基板ＳＵＢに接している。但し、本実施形態と異なり、第１ゲート電極ＧＥ１は、絶縁基板ＳＵＢに接していなくともよく、絶縁基板ＳＵＢと第１ゲート電極ＧＥ１との間に絶縁層が介在していてもよい。
【００３４】
半導体層ＳＬ１は、第１ゲート電極ＧＥ１の上方に配置されている。半導体層ＳＬ１は、非晶質シリコン、多結晶シリコン、有機物半導体、酸化物半導体などの半導体で形成されている。酸化物半導体の体表的な例としては、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）、酸化インジウムガリウム（ＩＧＯ）、インジウム亜鉛酸化物（ＩＺＯ）、亜鉛スズ酸化物（ＺｎＳｎＯ）、亜鉛酸化物（ＺｎＯ）、及び透明アモルファス酸化物半導体（ＴＡＯＳ）などが挙げられる。本実施形態において、半導体層ＳＬ１は、ＴＡＯＳで形成されている。
【００３５】
半導体層ＳＬ１は、第１領域Ｒ１と、第２領域Ｒ２と、チャネル領域Ｒ３と、を含んでいる。本実施形態において、第１領域Ｒ１がソース領域として機能し、第２領域Ｒ２がドレイン領域として機能している。チャネル領域Ｒ３は、第１領域Ｒ１と第２領域Ｒ２との間に位置し、第１ゲート電極ＧＥ１と対向している。第１領域Ｒ１及び第２領域Ｒ２は、それぞれｎ＋領域である。第１領域Ｒ１及び第２領域Ｒ２は、それぞれチャネル領域Ｒ３に比べて低抵抗化されている。
【００３６】
第１絶縁層１１は、絶縁基板ＳＵＢ及び第１ゲート電極ＧＥ１の上に配置されている。例えば、第１絶縁層１１は、第１ゲート電極ＧＥ１と半導体層ＳＬ１との間に配置されている。第２ゲート電極ＧＥ２は、半導体層ＳＬ１の上方に位置し、チャネル領域Ｒ３と対向している。例えば、第２ゲート電極ＧＥ２は、同一材料を使用し走査線Ｇと同一の層に形成されている。
【００３７】
第２絶縁層１２は、半導体層ＳＬ１と第２ゲート電極ＧＥ２との間に配置されている。ここでは、第２絶縁層１２は、チャネル領域Ｒ３の上のみに配置されているが、これに限定されるものではない。第２絶縁層１２は、少なくともチャネル領域Ｒ３の上に配置されていればよい。  
第１絶縁層１１及び第２絶縁層１２は、それぞれゲート絶縁層として機能するため、薄い層でも短絡などの欠陥が生じにくい無機材料で形成されることが望ましい。このような無機材料は、例えば、シリコン酸化物やシリコン窒化物などが挙げられるが、特に限定されるものではない。
【００３８】
第１領域Ｒ１及び第２領域Ｒ２を低抵抗化する際、第２絶縁層１２をマスクとして半導体層ＳＬ１の低抵抗化処理を行ってもよい。例えば、第２絶縁層１２で覆われずに露出した半導体層ＳＬ１に、水素プラズマ処理などの還元性ガスプラズマ処理を施す。これにより、露出した半導体層ＳＬ１は、還元性の水素プラズマによって還元され、低抵抗化される。第２絶縁層１２によってマスクされた領域の半導体層ＳＬ１は、還元されないため、比較的高抵抗な状態が維持される。この結果、半導体層ＳＬ１に、第１領域Ｒ１、第２領域Ｒ２、及びチャネル領域Ｒ３が形成される。低抵抗化処理の方法は、特に限定されるものではなく、ＵＶ光照射による還元等、適宜選択することができる。
【００３９】
第３絶縁層１３は、第１絶縁層１１、半導体層ＳＬ１、第２絶縁層１２、及び第２ゲート電極ＧＥ２の上方に配置されている。ここでは、第３絶縁層１３は、第１絶縁層１１、半導体層ＳＬ１、及び第２ゲート電極ＧＥ２の上に配置されている。第３絶縁層１３は、例えば、無機材料で形成されている。
【００４０】
第１コンタクトホールＣＨ１は、第１絶縁層１１及び第３絶縁層１３を貫通し、第１ゲート電極ＧＥ１、第１領域Ｒ１、及び第２ゲート電極ＧＥ２と対向する領域に位置している。第２コンタクトホールＣＨ２は、第３絶縁層１３を貫通し、第２領域Ｒ２と対向する領域に位置している。
【００４１】
第１電極Ｅ１は、第１コンタクトホールＣＨ１を通って第１ゲート電極ＧＥ１と第１領域Ｒ１と第２ゲート電極ＧＥ２とを電気的に接続している。第２電極Ｅ２は、第２コンタクトホールＣＨ２を通って第２領域Ｒ２に電気的に接続されている。例えば、第１電極Ｅ１及び第２電極Ｅ２は、同一材料を使用し信号線Ｓと同一の層に形成されている。
【００４２】
垂直面Ｐａ上において、第１領域Ｒ１及び第２ゲート電極ＧＥ２は、階段状に配置され、第１コンタクトホールＣＨ１の内周面Ｉに段差を形成している。第１電極Ｅ１は、第１ゲート電極ＧＥ１の上面Ｔ１、第１領域Ｒ１の上面Ｔ２、第２ゲート電極ＧＥ２の上面Ｔ３などに接している。第２電極Ｅ２は、第２領域Ｒ２の上面Ｔ４などに接している。
【００４３】
上記のように構成された第１の実施形態に係る表示装置ＤＳＰによれば、表示装置ＤＳＰは、ダイオード接続された複数の薄膜トランジスタＴＲ２，ＴＲ３，ＴＲ４を備えている。例えば、薄膜トランジスタＴＲ３において、第１電極Ｅ１は、単個の第１コンタクトホールＣＨ１を通って第１ゲート電極ＧＥ１と第１領域Ｒ１と第２ゲート電極ＧＥ２とを電気的に接続している。なお、薄膜トランジスタＴＲ４に関しても同様である。このため、複数のコンタクトホールを利用してダイオード接続する場合と比較して、薄膜トランジスタＴＲ３の小型化を図ることができる。これにより、非表示領域ＮＤＡの縮小に寄与することができ、言い換えると狭額縁化に寄与することができる。
【００４４】
また、副画素ＰＸの薄膜トランジスタＴＲ１の半導体層を、薄膜トランジスタＴＲ３，ＴＲ４と同様に酸化物半導体で形成した場合、上記半導体層にリーク電流が流れ難いため、薄膜トランジスタＴＲ１に静電破壊が生じ易くなる。しかしながら、走査線Ｇ及び信号線Ｓには、それぞれ保護回路ＰＣが接続されている。そのため、薄膜トランジスタＴＲ１を静電気から保護することができる。  
上記のことから、占有面積の小さい薄膜トランジスタＴＲ３，ＴＲ４を備えた表示装置ＤＳＰを得ることができる。
【００４５】
（第１の実施形態の変形例）
次に、第１の実施形態の変形例に係る表示装置ＤＳＰについて詳細に説明する。本変形例に係る表示装置ＤＳＰは、薄膜トランジスタＴＲ３，ＴＲ４が、導電層ＣＬをさらに備えている点で上記第１の実施形態と相違している。本変形例においても、薄膜トランジスタＴＲ３及び薄膜トランジスタＴＲ４の構造は同一である。このため、ここでも、薄膜トランジスタＴＲ３を代表して説明する。
【００４６】
図５は、本変形例に係る表示装置ＤＳＰのアレイ基板ＡＲを示す断面図である。なお、図５は、第１ゲート電極ＧＥ１、第１領域Ｒ１、第１導電層ＣＬ１、及び第２ゲート電極ＧＥ２を通り絶縁基板ＳＵＢの上面に垂直である仮想の垂直面Ｐａ上の断面である。また、図５は、薄膜トランジスタＴＲ３の断面構造を示す図である。
【００４７】
図５に示すように、薄膜トランジスタＴＲ３は、第１導電層ＣＬ１及び第２導電層ＣＬ２をさらに備えている。第１導電層ＣＬ１は、第１領域Ｒ１の上に配置され、第１領域Ｒ１に接している。第２導電層ＣＬ２は、第２領域Ｒ２の上に配置され、第２領域Ｒ２に接している。第１コンタクトホールＣＨ１は、第１導電層ＣＬ１とさらに対向している。第１電極Ｅ１は、第１導電層ＣＬ１に電気的に接続されている。第２コンタクトホールＣＨ２は、第２導電層ＣＬ２と対向している。第２電極Ｅ２は、第２導電層ＣＬ２に電気的に接続されている。
【００４８】
垂直面Ｐａ上において、第１導電層ＣＬ１及び第２ゲート電極ＧＥ２は、階段状に設けられ、第１コンタクトホールＣＨ１の内周面Ｉに段差を形成している。第１電極Ｅ１は、第１ゲート電極ＧＥ１の上面Ｔ１、第１導電層ＣＬ１の上面Ｔ５、及び第２ゲート電極ＧＥ２の上面Ｔ３などに接している。第２電極Ｅ２は、第２導電層ＣＬ２の上面Ｔ６などに接している。
【００４９】
上記のように構成された第１の実施形態の変形例に係る表示装置ＤＳＰにおいて、薄膜トランジスタＴＲ３は、第１導電層ＣＬ１を備えていてもよい。第１電極Ｅ１は、第１導電層ＣＬ１に接続されている。このため、本変形例においても、占有面積の小さい薄膜トランジスタＴＲ３，ＴＲ４を得ることができる。
【００５０】
（第２の実施形態）
次に、第２の実施形態に係る表示装置ＤＳＰについて詳細に説明する。本実施形態に係る表示装置ＤＳＰは、薄膜トランジスタＴＲ３，ＴＲ４が、単個の半導体層ＳＬを共用している点で上記第１の実施形態と相違している。第２の実施形態において、ダイオード群ＤＧは、上記第１の実施形態と異なり、第３ゲート電極ＧＥ３、第４ゲート電極ＧＥ４、半導体層ＳＬ２、第３電極Ｅ３、及び第４電極Ｅ４を備えていない。
【００５１】
図６は、第２の実施形態に係る表示装置ＤＳＰの保護回路ＰＣの一部を示す平面図である。ここでは、保護回路ＰＣの単個のダイオード群ＤＧを例に説明する。  
図６に示すように、ダイオード群ＤＧは、ダイオード接続された薄膜トランジスタＴＲ３と、ダイオード接続された薄膜トランジスタＴＲ４と、を備えている。半導体層ＳＬ１、第１ゲート電極ＧＥ１、第１電極Ｅ１、及び第２電極Ｅ２は、薄膜トランジスタＴＲ３を構成している。半導体層ＳＬ１、第２ゲート電極ＧＥ２、第１電極Ｅ１、及び第２電極Ｅ２は、薄膜トランジスタＴＲ４を構成している。
【００５２】
第１コンタクトホールＣＨ１は、半導体層ＳＬ１の一部、及び第２ゲート電極ＧＥ２の一部に重ねられ、各々の上記一部を露出させている。第２コンタクトホールＣＨ２は、第１ゲート電極ＧＥ１の一部及び半導体層ＳＬ１の一部に重ねられ、各々の上記一部を露出させている。  
第１電極Ｅ１は、第１コンタクトホールＣＨ１に重なる領域に設けられ、半導体層ＳＬ１の一部、及び第２ゲート電極ＧＥ２の一部に重ねられている。第２電極Ｅ２は、第２コンタクトホールＣＨ２に重なる領域に設けられ、第１ゲート電極ＧＥ１の一部、及び半導体層ＳＬ１の一部に重ねられている。
【００５３】
次に、薄膜トランジスタＴＲ３及び薄膜トランジスタＴＲ４の断面構造について説明する。図７は、図６の線ＶＩＩ−ＶＩＩに沿ったアレイ基板を示す断面図である。また、図７は、薄膜トランジスタＴＲ３，ＴＲ４の断面構造を示す図である。  
図７に示すように、第１コンタクトホールＣＨ１は、第３絶縁層１３を貫通し、第１領域Ｒ１、及び第２ゲート電極ＧＥ２と対向する領域に位置している。第２コンタクトホールＣＨ２は、第１絶縁層１１及び第３絶縁層１３を貫通し、第１ゲート電極ＧＥ１及び第２領域Ｒ２と対向する領域に位置している。
【００５４】
第１電極Ｅ１は、第１コンタクトホールＣＨ１を通って第１領域Ｒ１と第２ゲート電極ＧＥ２とを電気的に接続している。第２電極Ｅ２は、第２コンタクトホールＣＨ２を通って第１ゲート電極ＧＥ１と第２領域Ｒ２とに電気的に接続されている。第１電極Ｅ１は、第１領域Ｒ１の上面Ｔ２、及び第２ゲート電極ＧＥ２の上面Ｔ３などに接している。第２電極Ｅ２は、第１ゲート電極ＧＥ１の上面Ｔ１、及び第２領域Ｒ２の上面Ｔ４などに接している。
【００５５】
上記のように構成された第２の実施形態に係る表示装置ＤＳＰによれば、表示装置ＤＳＰは、ダイオード接続された複数の薄膜トランジスタＴＲ２，ＴＲ３，ＴＲ４を備えている。例えば、薄膜トランジスタＴＲ３において、第２電極Ｅ２は、単個の第２コンタクトホールＣＨ２を通って第１ゲート電極ＧＥ１と第２領域Ｒ２とを電気的に接続している。薄膜トランジスタＴＲ４において、第１電極Ｅ１は、単個の第１コンタクトホールＣＨ１を通って第１領域Ｒ１と第２ゲート電極ＧＥ２とを電気的に接続している。
【００５６】
このため、複数のコンタクトホールを利用してダイオード接続する場合と比較して、薄膜トランジスタＴＲ３，ＴＲ４の小型化を図ることができる。第２実施形態では、薄膜トランジスタＴＲ３，ＴＲ４は、単個の半導体層ＳＬ１を共用している。これにより、非表示領域ＮＤＡの縮小に寄与することができ、言い換えると狭額縁化に寄与することができる。  
上記のことから、占有面積の小さい薄膜トランジスタＴＲ３，ＴＲ４を備えた表示装置ＤＳＰを得ることができる。
【００５７】
（第２の実施形態の変形例）
次に、第２の実施形態の変形例に係る表示装置ＤＳＰについて詳細に説明する。本変形例に係る表示装置ＤＳＰは、薄膜トランジスタＴＲ３，ＴＲ４が、導電層ＣＬをさらに備えている点で上記第２の実施形態と相違している。図８は、本変形例に係る表示装置ＤＳＰのアレイ基板ＡＲを示す断面図である。また、図８は、薄膜トランジスタＴＲ３，ＴＲ４の断面構造を示す図である。
【００５８】
図８に示すように、薄膜トランジスタＴＲ３，ＴＲ４は、第１導電層ＣＬ１及び第２導電層ＣＬ２をさらに備えている。第１導電層ＣＬ１は、第１領域Ｒ１の上に配置され、第１領域Ｒ１に接している。第２導電層ＣＬ２は、第２領域Ｒ２の上に配置され、第２領域Ｒ２に接している。第１コンタクトホールＣＨ１は、第１導電層ＣＬ１とさらに対向している。第１電極Ｅ１は、第１導電層ＣＬ１に電気的に接続されている。第２コンタクトホールＣＨ２は、第２導電層ＣＬ２と対向している。第２電極Ｅ２は、第２導電層ＣＬ２に電気的に接続されている。  
第１電極Ｅ１は、第１導電層ＣＬ１の上面Ｔ５、及び第２ゲート電極ＧＥ２の上面Ｔ３などに接している。第２電極Ｅ２は、第１ゲート電極ＧＥ１の上面Ｔ１、及び第２導電層ＣＬ２の上面Ｔ６などに接している。
【００５９】
上記のように構成された第２の実施形態の変形例に係る表示装置ＤＳＰにおいて、薄膜トランジスタＴＲ３，ＴＲ４は、第１導電層ＣＬ１及び第２導電層ＣＬ２を備えていてもよい。本変形例においても、占有面積の小さい薄膜トランジスタＴＲ３，ＴＲ４を得ることができる。
【００６０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。必要に応じて、複数の実施形態を組合せることも可能である。
【００６１】
例えば、上述した薄膜トランジスタＴＲ３，ＴＲ４に関する技術を薄膜トランジスタＴＲ２に適用してもよい。言い換えると、単個のコンタクトホールを利用した接続により、ダイオード接続された薄膜トランジスタＴＲ２を形成してもよい。  
保護回路ＰＣは、第１ダイオードＤ１又は第２ダイオードＤ２の１種類のダイオードＤで構成されていてもよい。
【００６２】
上述した実施形態では、表示装置として、液晶表示装置を例に開示した。しかし、上述した実施形態は、有機ＥＬ（electroluminescent）表示装置、その他の自発光型表示装置、あるいは電気泳動素子等を有する電子ペーパ型表示装置等、あらゆるフラットパネル型又はフレキシブル型の表示装置に適用可能である。また、上述した実施形態は、中小型の表示装置から大型の表示装置まで、特に限定することなく適用が可能であることは言うまでもない。  
上述した薄膜トランジスタＴＲは、表示装置以外の半導体装置に適用可能であり、例えば、各種メモリ、又は各種センサに適用可能である。
【符号の説明】
【００６３】
ＤＳＰ…表示装置、ＰＮＬ…液晶表示パネル、ＰＣ…保護回路、ＳＵＢ…絶縁基板、Ｄ，Ｄ１，Ｄ２…ダイオード、ＴＲ，ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４…薄膜トランジスタ、ＧＥ，ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４…ゲート電極、ＳＬ，ＳＬ１，ＳＬ２…半導体層、Ｒ１…第１領域、Ｒ２…第２領域、Ｒ３…チャネル領域、ＣＬ，ＣＬ１，ＣＬ２…導電層、Ｅ，Ｅ１，Ｅ２，Ｅ３，Ｅ４…電極、１１…第１絶縁層、１２…第２絶縁層、１３…第３絶縁層、ＣＨ，ＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４…コンタクトホール、Ｔ，Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６…上面、Ｉ…内周面、Ｐａ…垂直面。
【図１】
2019009315.tif 000003
【図２】
2019009315.tif 000004
【図３】
2019009315.tif 000005
【図４】
2019009315.tif 000006
【図５】
2019009315.tif 000007
【図６】
2019009315.tif 000008
【図７】
2019009315.tif 000009
【図８】
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