(57)【要約】      （修正有）【課題】高速信号対応の基板の層数や層厚を低減してパッケージの小型化を実現する基板構造を提供する。【解決手段】ＩＣデバイス１００において、基板は、グランドプレーンを有する第１金属層１０４、第２金属層１０６、を含む。第２金属層１０６に存在する第１信号トレース１２４は、第１信号ビア１２６によって、第１金属層１０４に存在する第１信号パッド１３２へ電気的に結合される。第２金属層１０６は第２信号トレースを含むことができる。第２信号トレースは、第２信号ビアによって、第１金属層に存在する第２信号パッドへ電気的に結合される。基板は、第２金属層において第１信号トレースと第２信号トレースとの間に存在するグランドトレース１２０も含む。グランドトレース１２０は、グランドビア１２２によってグランドプレーン１３０へ電気的に結合される。これらのトレースへ結合されたビアは、自己整合またはゼロ位置ずれビアを含む。【選択図】図１Ａ
2019068042.tif 000002
【特許請求の範囲】
【請求項１】
第１金属層および第２金属層を有する基板と、
前記第１金属層に存在するグランドプレーンと、
前記第２金属層に存在する第１信号トレースであって、前記第１信号トレースは、前記第１金属層に存在する第１信号パッドへ第１信号ビアによって電気的に結合され、前記第１信号ビアは、前記第１信号トレースの幅と実質的に同様な幅を有する、第１信号トレースと、
前記第２金属層に存在する第２信号トレースであって、前記第２信号トレースは、前記第１金属層に存在する第２信号パッドへ第２信号ビアによって電気的に結合され、前記第２信号ビアは、前記第２信号トレースの幅と実質的に同様な幅を有する、第２信号トレースと、
前記第２金属層において前記第１信号トレースと前記第２信号トレースとの間に存在するグランドトレースであって、前記グランドトレースは、グランドビアによって前記グランドプレーンへ電気的に結合され、前記グランドビアは、前記グランドトレースの幅と実質的に同様な幅を有する、グランドトレースと
を備えるパッケージ基板。
【請求項２】
前記グランドトレースは、第１グランドビアによって前記グランドプレーンへ電気的に結合された第１グランドトレースであり、
前記パッケージ基板は、
前記第２金属層に存在する第２グランドトレースであって、前記第２グランドトレースは、第２グランドビアによって前記グランドプレーンへ電気的に結合され、前記第２グランドビアは、前記第２グランドトレースの幅と実質的に同様な幅を有する、第２グランドトレース
をさらに備え、
前記第１信号トレースは、前記第１グランドトレースと前記第２グランドトレースとの間に存在する、請求項１に記載のパッケージ基板。
【請求項３】
前記第１グランドトレースは、前記グランドプレーンによって前記第２グランドトレースへ電気的に接続される、請求項２に記載のパッケージ基板。
【請求項４】
前記グランドプレーンは、前記第１グランドビアおよび前記第２グランドビアへ電気的に結合された、パターニングされた金属ラインを有する、請求項３に記載のパッケージ基板。
【請求項５】
前記グランドプレーンは、前記第１信号トレースを覆う前記第１金属層の領域に広がるグランドプレーンを前記第１金属層に有する、請求項３に記載のパッケージ基板。
【請求項６】
前記パッケージ基板は、隣接する２つの信号トレースを前記第２金属層に備え、前記２つの信号トレースは信号トレースの差動対を画定し、
前記グランドプレーンは、前記信号トレースの差動対を画定する隣接する前記２つの信号トレース上方の前記第１金属層の領域にギャップを有する、請求項５に記載のパッケージ基板。
【請求項７】
前記グランドプレーンは第１グランドプレーンであり、前記パッケージ基板は第３金属層をさらに備え、前記第３金属層は第２グランドプレーンを有し、前記第２金属層は前記第１金属層と前記第３金属層との間にあり、前記第２グランドプレーンは、前記第１金属層の前記第１グランドプレーンによって前記グランドトレースへ電気的に接続される、請求項１に記載のパッケージ基板。
【請求項８】
前記第２グランドプレーンは、前記第２金属層を通過するビアによって前記第１グランドプレーンへ電気的に結合される、請求項７に記載のパッケージ基板。
【請求項９】
前記グランドビアは、自己整合ビアまたはゼロ位置ずれビアのうちの一方を有する、請求項１から請求項８のいずれか１項に記載のパッケージ基板。
【請求項１０】
前記第１信号ビアおよび前記第２信号ビアは、自己整合ビアまたはゼロ位置ずれビアのうちの一方を有する、請求項１から請求項８のいずれか１項に記載のパッケージ基板。
【請求項１１】
前記パッケージ基板は、前記第２金属層中の複数の信号トレースおよび前記第２金属層中の複数のグランドトレースを備え、信号トレースの数はグランドトレースの数に等しい、請求項１から請求項８のいずれか１項に記載のパッケージ基板。
【請求項１２】
前記グランドプレーンは１０−１５μｍの間の厚さを有する、請求項１から請求項８のいずれか１項に記載のパッケージ基板。
【請求項１３】
前記グランドプレーンは６μｍよりも小さな厚さを有する、請求項１から請求項８のいずれか１項に記載のパッケージ基板。
【請求項１４】
前記グランドプレーンは銅を有する、請求項１から請求項８のいずれか１項に記載のパッケージ基板。
【請求項１５】
前記第１信号パッドへ電気的に結合された信号半田バンプと、
前記第１金属層のグランドパッドであって、前記グランドプレーンへ電気的に結合されたグランドパッドと、
前記グランドパッドへ電気的に結合されたグランド半田バンプと
をさらに備える、請求項１から請求項８のいずれか１項に記載のパッケージ基板。
【請求項１６】
前記第１信号パッドは第１レベル相互接続（ＦＬＩ）である、請求項１５に記載のパッケージ基板。
【請求項１７】
前記ＦＬＩは１．４μｍから１．６μｍの間の厚さの銅を有する、請求項１６に記載のパッケージ基板。
【請求項１８】
前記第１信号トレースおよび前記第２信号トレースは高速入出力トレースである、請求項１から請求項８のいずれか１項に記載のパッケージ基板。
【請求項１９】
前記パッケージ基板はダイエッジを備え、前記グランドプレーンは、前記ダイエッジまで延在する表面金属を前記第１金属層に有する、請求項１から請求項８のいずれか１項に記載のパッケージ基板。
【請求項２０】
基板の第３金属層に基板グランドプレーンを形成する段階と、
予め定められたトレース幅を有する複数のトレースを前記基板の第２金属層に形成する段階と、
前記複数のトレースのうちの第１サブセットのトレースに信号ビアを形成する段階であって、前記信号ビアを形成する段階は、前記予め定められたトレース幅と実質的に同様な幅で前記信号ビアを形成する段階を有し、前記第１サブセットのトレースは、交互に並ぶ複数のトレースを有する、信号ビアを形成する段階と、
前記複数のトレースのうちの第２サブセットのトレースにグランドビアを形成する段階であって、前記第２サブセットは前記第１サブセットのトレースとは異なり、前記グランドビアを形成する段階は、前記予め定められたトレース幅と実質的に同様な幅で前記グランドビアを形成する段階を有し、前記第２サブセットのトレースは、交互に並ぶ複数のトレースを有する、グランドビアを形成する段階と、
第１金属層に表面グランドプレーンを形成する段階であって、前記第１金属層の前記表面グランドプレーンは、前記グランドビアによって少なくとも１つのグランドトレースへ電気的に接続される、表面グランドプレーンを形成する段階と
を備える、パッケージ基板を形成する方法。
【請求項２１】
前記第１金属層に信号パッドを形成する段階をさらに備え、前記信号パッドは、前記信号ビアによって少なくとも１つの信号トレースへ電気的に接続される、請求項２０に記載の方法。
【請求項２２】
前記第２金属層に基板グランドビアを形成する段階をさらに備え、前記基板グランドビアは、前記基板グランドプレーンおよび前記表面グランドプレーンへ電気的に接続される、請求項２０または請求項２１に記載の方法。
【請求項２３】
前記表面グランドプレーンを形成する段階は、前記パッケージ基板の前記第１金属層にパターニングされた金属層を形成するためのアディティブ処理を有する、請求項２０または請求項２１に記載の方法。
【請求項２４】
基板に取り付けられたプロセッサと、
前記プロセッサ内の通信ロジックユニットと、
前記プロセッサ内のメモリと
を備え、
前記基板は、
第１金属層および第２金属層と、
前記第１金属層に存在するグランドプレーンと、
前記第２金属層に存在する第１信号トレースであって、前記第１信号トレースは、前記第１金属層に存在する第１信号パッドへ第１信号ビアによって電気的に結合され、前記第１信号ビアは、前記第１信号トレースの幅と実質的に同様な幅を有する、第１信号トレースと、
前記第２金属層に存在する第２信号トレースであって、前記第２信号トレースは、前記第１金属層に存在する第２信号パッドへ第２信号ビアによって電気的に結合され、前記第２信号ビアは、前記第２信号トレースの幅と実質的に同様な幅を有する、第２信号トレースと、
前記第２金属層において前記第１信号トレースと前記第２信号トレースとの間に存在するグランドトレースであって、前記グランドトレースは、グランドビアによって前記グランドプレーンへ電気的に結合され、前記グランドビアは、前記グランドトレースの幅と実質的に同様な幅を有する、グランドトレースと
を有する、コンピューティングデバイス。
【請求項２５】
前記グランドトレースは第１グランドトレースであり、前記グランドビアは第１グランドビアであり、前記基板は、
前記第２金属層に存在する第２グランドトレースであって、前記第１信号トレースは前記第１グランドトレースと前記第２グランドトレースとの間にあり、前記第２グランドトレースは、第２グランドビアによって前記グランドプレーンへ電気的に結合され、前記第２グランドビアは、前記第２グランドトレースの幅と実質的に同様な幅を有する、第２グランドトレースと、
前記第２金属層に存在する第３グランドトレースであって、前記第２信号トレースは前記第１グランドトレースと前記第３グランドトレースとの間にあり、前記第３グランドトレースは、第３グランドビアによって前記グランドプレーンへ電気的に結合され、前記第３グランドビアは、前記第３グランドトレースの幅と実質的に同様な幅を有する、第３グランドトレースと
をさらに有する、請求項２４に記載のコンピューティングデバイス。
【発明の詳細な説明】
【背景技術】
【０００１】
半導体製品にとってパッケージングの寸法決めは、デバイス全体の規模に寄与し得る。モバイルデバイスにとってパッケージング寸法は、全体のフォームファクタの低減を容易にすることができる。パッケージング寸法は、基板レイアウトおよび密度における制約に起因して、製品の性能を制限し得る。
【図面の簡単な説明】
【０００２】
【図１Ａ】本開示のいくつかの実施形態に係るビアアーキテクチャを含むパッケージ基板の断面図を表す概略図である。
【０００３】
【図１Ｂ】本開示のいくつかの実施形態に係るビアアーキテクチャを含む別の例示的パッケージ基板の断面図を表す概略図である。
【０００４】
【図２】本開示のいくつかの実施形態に係るビアアーキテクチャおよびグランドプレーンを含むパッケージ基板の上面図を表す概略図である。
【０００５】
【図３】本開示のいくつかの実施形態に係る例示的パッケージ基板の斜視切り欠き図を表す概略図である。
【０００６】
【図４】本開示のいくつかの実施形態に係る別の例示的パッケージ基板の斜視切り欠き図を表す概略図である。
【０００７】
【図５】本開示のいくつかの実施形態に係る別の例示的パッケージ基板の斜視切り欠き図を表す概略図である。
【０００８】
【図６】本開示のいくつかの実施形態に係る別の例示的パッケージ基板の斜視切り欠き図を表す概略図である。
【０００９】
【図７】本開示のいくつかの実施形態に係る、自己整合またはゼロ位置ずれビアおよび上部金属層を含むパッケージ基板を形成するための処理フロー図である。
【００１０】
【図８】本開示のいくつかの実施形態に係るコンピューティングデバイスの概略図である。
【００１１】
これらの図面は、縮尺通りに描かれていなくてよい。
【発明を実施するための形態】
【００１２】
ルーティングトレース密度を増大させるための表面グランドプレーン設計によるビアの構成が本明細書にて説明される。以下の説明において、例示的な実装の様々な態様が、当業者によって一般に用いられる用語を使用して、他の当業者へこれらの作業の本質を伝えるべく説明されるであろう。しかしながら、本開示は、説明される態様のうちのいくつかによって実施されてよいことが、当業者には明らかであろう。説明を目的として、これらの例示的な実装についての完全な理解を提供すべく、具体的な数、材料、および構成が記載されている。しかしながら、本開示は、これらの具体的な詳細が無くとも実施されてよいことが、当業者には明らかであろう。他の例においては、これらの例示的な実装を不明瞭にしないように、周知の特徴は省略または簡略化されている。
【００１３】
様々な操作が、複数の別個な操作として、本開示を理解するのに最も有用な様式で順番に説明されるであろう。しかしながら、説明の順序は、これらの操作が必然的に順序に依存することを暗示するものと解釈されるべきではない。特に、これらの操作は、提示される順序で実行される必要はない。
【００１４】
本明細書にて使用されるような「上方」、「下方」、「間」、および「上」という用語は、ある１つの材料層またはコンポーネントについて、他の層またはコンポーネントに対する相対的な位置を指すものである。例えば、別の層の上方または下方に配置されたある１つの層は、その別の層と直接接触してもよいし、もしくは、間に介在する１または複数の層を有してもよい。さらに、２つの層の間に配置されたある１つの層は、これらの２つの層と直接接触してもよいし、もしくは、間に介在する１または複数の層を有してもよい。対照的に、第２層「上の」第１層は、この第２層と直接接触している。同様に、そうでないことが明示的に述べられていない限り、２つの構造の間に配置されたある１つの構造は、隣接する構造と直接接触してもよいし、もしくは、間に介在する１または複数の層を有してもよい。
【００１５】
特にモバイル領域において、パッケージｚ高さは、現在の半導体製品にとっての差別化要因である。ｚ高さの低減に対する制限要因のうちの２つは、電力供給と入出力（Ｉ／Ｏ）ルーティングを含む。
【００１６】
本開示は、自己整合ビア（ＳＡＶ）またはゼロ位置ずれビア（ＺＭＶ）およびパターニングされた上部金属層を使用することによる、層の数の低減および／または層の厚さの低減に起因したｚ高さの低減につながり得る、Ｉ／Ｏルーティング密度を増大させ得るビア構成を含んだ上部パッケージ基板層に関するアーキテクチャを説明する。リソグラフィで画定されたＳＡＶまたはＺＭＶの使用、および、密集したグランドプレーンの使用は、シングルエンドまたは差動対高速Ｉ／Ｏが、複数の金属層にわたってルーティングされる代わりに、単一の金属層にてルーティングされることを可能にする。このビア構成によって、ルーティング層における１：１のグランド対信号トレース比が容易になる。このビア構成によって、広い範囲のインピーダンスが厳密に一致されることが可能となる。例えば、上部ＧＮＤプレーンまでの距離を増大させることによってインピーダンスが変化され得るのに対し、底部ＧＮＤまでの厚さ距離を変化させることは、それほどインピーダンスを変化させない。本明細書にて説明されるビア構成はまた、隣接する信号トレース間のクロストークを減少させる。
【００１７】
図１Ａは、本開示の実施形態に係るビアアーキテクチャを含むパッケージ基板１００の断面図を表す概略図である。パッケージ基板１００は、基板１０２を含む。このパッケージ基板は、集積回路のための複数のメタライゼーション相互接続層を含み得る。パッケージ基板は、交互に繰り返される金属層と誘電体層を含んでよい。複数の金属層の中で、いくつかはグランドプレーンまたは電源プレーンを形成してよく、その他は信号トレースのために使用されてよい。
【００１８】
基板１０２は、集積回路のためのメタライゼーション相互接続層を含む。本開示の態様に基づくと、（例えば、上部および底部金属層のような金属層対によって）金属層の数が低減され得る。図１Ａにおいて、基板１０２は、３つの金属層、Ｍ１  １０４、Ｍ２  １０６、およびＭ３  １０８を含む。これらはそれぞれ誘電体層によって分離されている。少なくともいくつかの実施形態において、基板１０２は、メタライゼーション層Ｍ１  １０４、Ｍ２  １０６、およびＭ３  １０８を接続するように構成された相互接続、例えばビアを含む。
【００１９】
Ｍ３金属層１０８は、通常、最初に形成される。ここで、Ｍ３金属層は、概してＭ３グランドプレーン１１０を含む。Ｍ３グランドプレーン１１０は、ビア１１２によって上方の複数の層へ相互接続され得る。Ｍ３金属層１０８は、電力ルーティングライン１１８および対応するビアもまた含む。Ｍ３グランドプレーン１１０は、また、グランドビア１１４によってＭ２金属層１０６へも結合され得る。Ｍ２金属層においては、グランドパッド１１６が、Ｍ２グランドトレース（例えば、グランドトレース１２０）をＭ３グランドプレーン１１０へ電気的に結合することができる。
【００２０】
Ｍ２金属層１０６は、高速入出力信号トレース（例えば、信号トレース１２４）およびグランドトレース（例えば、グランドトレース１２０）を概して含む。信号トレース１２４は、ＳＡＶまたはＺＭＶ１２６によってＭ１信号パッド１３２へ電気的に結合される。同様に、グランドトレース１２０は、ＳＡＶまたはＺＭＶ１２２によってＭ１金属層グランドプレーン１３０へ電気的に結合され得る。Ｍ２金属層は、Ｍ２グランドランディングパッド１２８およびＭ２電力ランディングパッド１２９のような、その他のビアおよび相互接続もまた含む。
【００２１】
上部金属層またはＭ１金属層１０４は、信号パッド１３２および電力相互接続パッド１３４のような、第１レベルの相互接続（ＦＬＩ）パッドを含み得る。Ｍ１金属層１０４は、Ｍ１グランドプレーン１３０として機能することのできる表面金属もまた含み得る。様々な回路要素を他のチップへ相互接続させるために、半田バンプ１４４ａ−１４４ｃが使用され得る。Ｍ１金属層１０４は、半田レジスト１４２もまた含むことができる。
【００２２】
Ｍ１金属層１０４は、Ｍ２金属層１０６のトレースへ結合されたＳＡＶまたはＺＭＶによって、Ｍ２金属層１０６へ結合される。ＳＡＶまたはＺＭＶ１２６は、信号トレース１２４を信号バンプ１４４ｂへ接続する。グランドトレース１２０は、ＳＡＶまたはＺＭＶ１２２によってＭ１グランドプレーン１３０へ結合される。Ｍ２金属層１０６のいくつかのグランドトレースは、Ｍ２金属層１０６のグランドパッド１１６へ結合され得る。これらのグランドトレースは、Ｍ３グランドプレーン１１０によってＭ１金属層グランドプレーン１３０へ結合されるだろう。Ｍ１金属層グランドプレーン１３０は、ダイ上のグランドバンプ１４４ａ並びに基板中のＭ３グランドプレーン１１０へ接続される。これは、インピーダンスを調節するのに役立ち、全てのグランドラインを同電位に連結し、クロストークを低減し、高速入出力（ＨＳＩＯ）ＳＡＶ／ＺＭＶ  Ｉ／Ｏが最適な性能に到達することを可能にする。
【００２３】
図１Ｂは、本開示の実施形態に係るビアアーキテクチャを含む別の例示的パッケージ基板１５０の断面図を表す概略図である。パッケージ基板１５０のビアアーキテクチャは、図１Ａに示されているものと同様である。図１Ａによって例示される実施形態におけるＭ１グランドプレーン１３０の表面金属は、標準的な厚さの金属層であり得る（通常、１０−１５μｍ厚である）。しかしながら、そのような金属の厚さが必要でない（例えば、高速であるかまたは低速であるかに関わらず、全てのＩ／ＯがＭ２上にルーティングされ得る）場合、上部金属は、第１レベルの相互接続（ＦＬＩ）パッドとしてのみ機能することができる。例えば、パッド１６２は信号パッドとして機能することができるのに対し、パッド１６４は電力パッドとして機能することができる。Ｍ１グランドプレーン１６０は、図１Ａに示される、より厚いＭ１金属層グランドプレーン１３０に取って代わることができる。ＦＬＩパッドは、ＦＬＩの要件を考慮して、可能な限り薄くされ得る。信号伝達を容易にするためには、有効なグランドプレーンとして、厚さわずか１．５μｍの銅で十分である。安定したＦＬＩを有するためには、この銅（Ｃｕ）層にニッケル（Ｎｉ）のバリア層が続き、次いで、パラジウム（Ｐｄ）および金（Ａｕ）（薄層）が続くことができる。合計の厚さは、５μｍまたはそれよりも小さくなり得る。これは、パッケージの厚さをさらに低減することができる。
【００２４】
一番上のＭ１グランドプレーン１６０のための薄い金属層は２−６μｍの間の厚さを有し、銅で形成され得る。表面仕上げのために典型的なその他の金属もまた、用途に応じて使用され得る。
【００２５】
ＳＡＶおよびＺＭＶは、ランディングするための大きなパッドを必要としない。そのため、トレースの密度を増大させることができ、単一の金属層（例えば、Ｍ２  １０６）に形成され得る。これらのトレースが単一の金属層にあるので、（差動対を除き）それぞれの信号トレースの間にグランドトレースが形成され得る。例えば、グランドトレース１２０は、信号トレース１５６と信号トレース１５２との間に存在する。信号トレース１５２は、グランドトレース１２０および１５４の間に存在する。グランド接続を提供するため、これらのグランドトレースは、上部／表面グランド層（Ｍ１金属層グランドプレーン１３０）へと、下方のグランドプレーン（例えば、Ｍ３グランドプレーン１１０）によって接続され得る。
【００２６】
一般に、本明細書にて説明されるビアアーキテクチャは、パッケージ基板のｚ高さを低くし、近端および遠端クロストークを低減する。ＳＡＶまたはＺＭＶの使用により、全ての重要なＨＳＩＯラインを単一の層にルーティングすることを目的とした、より大きなＩ／Ｏ密度が実現され得る。これは、新たな、または最先端のパターニング機器を使用することによるもののように、設計ルールを変更することなく実現される。
【００２７】
単一の金属層におけるＩ／Ｏライン数の増加に関していくつかある制約のうちの１つは、信号伝達ラインがお互いにもっと近付くので、クロストークが増大し得ることである。本明細書に説明されるビアアーキテクチャの増大したライン密度は、全ての信号ラインの両側へのグランドラインの配置および差動対ラインの両側へのグランドラインの配置を可能にし、インピーダンスの目標を満たすとともに、遠端および近端クロストークを改善する。
【００２８】
インピーダンス要件を満たし、信号伝達を改善するために、これらのグランドラインは同電位を有するべきである。（ＳＡＶまたはＺＭＶではない）下向きビアに対してはアライメントマージンが無いので、ＦＬＩ取り付けに使用されるＭ１グランドプレーン１６０の薄い金属層／表面仕上げが、全てのグランドラインを接続するために使用される。グランド接続性は、アライメントマージンがこれを許すところであればどこでも、（例えば、Ｍ３グランドプレーン１１０を通じて）パッケージ基板ＧＮＤ層まで下方に続くビアによって達成される。これは、図１Ａ−１Ｂにおいて、グランドパッド１１６および対応するグランドビア１１４によって例示されるものである。
【００２９】
電力および／または入出力（Ｉ／Ｏ）信号のような電気信号は、１または複数の金属（相互接続）層を通じてデバイスへと、および／またはデバイスからルーティングされてよい。１または複数の相互接続層Ｍ１  １０４、Ｍ２  １０６、およびＭ３  １０８は、パッケージ基板のメタライゼーションスタック（「中間層誘電体スタック」ともまた呼ばれる）を形成してよい。
【００３０】
ルーティングトレース（例えば、信号トレース１２４およびグランドトレース１２０）は、多種多様な設計に従って電気信号をルーティングすべく、Ｍ２金属層１０６内に配置されてよい。いくつかの実施形態において、このルーティングトレースは、金属のような電気的導電性材料で満たされたトレースを含んでよい。
【００３１】
これらの相互接続層は、複数の相互接続構造間に配置された誘電材料を含んでよい。例えば、Ｍ２金属層１０６は、これらのトレースと他のＭ２金属層構造との間に誘電材料１５８を含み得る。いくつかの実施形態において、相互接続層Ｍ１  １０４、Ｍ２  １０６、およびＭ３  １０８のうちの異なるものにおける相互接続構造間に配置された誘電材料１５８は、異なる組成を有してよい。他の実施形態において、異なる相互接続層Ｍ１  １０４、Ｍ２  １０６、およびＭ３  １０８間の誘電材料１５８の組成は同じであってよい。
【００３２】
集積回路（ＩＣ）デバイス１００は、半田レジスト材料１４２（例えば、ポリイミドまたは同様な材料）、および、Ｍ１金属層１０４に形成された１または複数の導電性コンタクト１３１、１３２および１３４を含んでよい。図１Ａにおいて、導電性コンタクト１３１、１３２および１３４は、接合パッドの形態を取るものとして例示されている。導電性コンタクト１３２は、ＳＡＶ／ＺＭＶビア１２６と電気的に結合され、Ｍ２金属層１０６のトレース１２４を使用して電気信号をルーティングするように構成されてよい。同様に、導電性コンタクト１３１は、ＳＡＶ／ＺＭＶビア１２２と電気的に結合され、グランドトレース１２０によりルーティングされるグランドラインとなるように構成されてよい。
【００３３】
ＩＣパッケージ１００を別のコンポーネント（例えば、回路基板）とともに含むパッケージを機械的および／または電気的に結合するため、半田バンプ１４４ａはグランド導電性コンタクト１３１に形成されてよい。ＩＣパッケージ１００は、電気信号を金属層１０４−１０８からルーティングするための追加の構造または代替的な構造を含んでよい。例えば、導電性コンタクトは、電気信号を外部コンポーネントへルーティングする、その他の類似の構造（例えば、ポスト）を含んでよい。
【００３４】
図２は、本開示の実施形態に係るビアアーキテクチャおよびグランドプレーンを含むパッケージ基板１００の上面図２００を表す概略図である。図２は、半田バンプランディングパッド（例えば、信号パッド２０４ａ−ｂ、およびグランドパッド２１６）を含むバンプフィールドを含んだパッケージ基板２０２を例示する。Ｍ１グランドプレーン２０６が例示されている。グランドトレースおよび信号もまた例示されているが、これらのグランドトレースはＭ２金属層にあり、例示を目的として示されていることが理解される。ＳＡＶおよびＺＭＶもまた例示されている。同様に、これらのＳＡＶおよびＺＭＶはＭ２金属層にあることが理解される。
【００３５】
例えば、図２は、半田バンプ信号パッド２０４ａへルーティングされ、ＳＡＶ／ＺＭＶ２１０ａによって接続された信号トレース２０８ａ、半田バンプ２０４ｂへルーティングされ、ＳＡＶ／ＺＭＶ２１０ｂによって接続された信号トレース２０８ｂを例示する。これらの信号トレースはＭ２金属層にあり、例示を目的として提示されている。
【００３６】
図２は、それぞれの信号トレースの間のグランドトレースもまた例示する。例えば、信号トレース２０８ａは、グランドＳＡＶ／ＺＭＶ２１４ａおよびＳＡＶ／ＺＭＶ２１４ｂへ結合されたグランドトレースに隣接する。信号トレース２０８ａは、隣接したグランドトレース間で曲がりながら信号パッド２０４ａに到達するように示されている。これらのグランドトレースは、終端するまでに可能な限り遠くまで延在してよい。
【００３７】
図２は、グランドトレースルーティングもまた例示する。グランドパッド２１６が、Ｍ１グランドプレーン２０６へ電気的に接続され得る。グランドパッド２１６は、グランドＳＡＶ／ＺＭＶ２１４ａによってＭ２グランドトレースへ接続され得る（グランドトレースは図示されていない）。Ｍ１グランドプレーン２０６は、グランドパッド２１６へ接続するようにパターニングされ得る。図２は、グランドパッド２１６をＭ１グランドプレーン２０６へ結合する、パターニングされたＭ１グランドライン２１２ａを示す。図２は、Ｍ１グランドプレーンが、信号ラインの増大した密度に適合すべく、どのようにパターニングされ得るかを例示する。別の例が、グランドＳＡＶ／ＺＭＶ２１４ｃとして示されている。これは、パターニングされたＭ１金属ライン２１２ｃによってＭ１グランドプレーン２０６へ結合し、位置２１８においてＭ１グランドプレーン２０６へ結合する。信号ライン２０８ｂは、パターニングされたＭ１金属ライン２１２ｃよりも低い層（例えば、Ｍ２層）にあり、ＳＡＶ／ＺＭＶ構成を使用してＭ２層グランドトレースを共通グランドへ結合する能力を強調している。
【００３８】
図３−図６はＭ１金属層グランドプレーン構成に対する様々な実施形態を例示する。それぞれの実施形態は、近端および遠端クロストークの減少を容易にする。図３−図６は、例となる構成を例示するものであって、限定的ではないことが理解される。その他のグランドプレーン構成もまた、同様な結果を実現するために使用され得る。図３−図６は、差動対トレースを例外として（図６に示される）、グランドトレースに対して隣接する２つの信号トレースである信号トレースが、どのようにグランドトレースに隣接するのかをさらに例示する。
【００３９】
図３は、本開示の実施形態に係る例示的パッケージ基板３００の斜視切り欠き図を表す概略図である。パッケージ基板３００は、ＳＡＶ／ＺＭＶによってグランドトレースへ接続される金属の小さなパッチを表面３０２上に含む。図３の表面金属構成は、ルーティング層（Ｍ２金属層）のグランドトレースをメイングランド構造およびグランドバンプ３０４へ連結するために、最低限の表面仕上げを使用する。
【００４０】
例えば、パターニングされたグランドライン３２０ａが、グランドトレース３０６ａをグランドトレース３０６ｂと電気的に結合させ得る。同様に、パターニングされたグランドライン３２０ｂが、グランドトレース３０６ｃをグランドトレース３０６ｄおよび３０６ｅと電気的に結合させ得る。表面グランドプレーンパッチ３２２ａおよび３２２ｂが、ビアによってＭ３グランドプレーン（図示されていない）に結合され得る。
【００４１】
図４は、本開示の実施形態に係る別の例示的パッケージ基板４００の斜視切り欠き図を表す概略図である。表面グランドプレーン４０４は、パッケージ表面４０２に存在し、ダイレベルのグランドバンプフィールド４０８の位置からダイ４１０の端部まで延在する。この表面グランドプレーン４０４はまた、差動対信号ライン４１２の上方にスロット４１４（すなわち、開口）も有する。表面グランドプレーン４０４はまた、表面グランドプレーン４０４をＭ３金属グランドプレーン（図示されていない）へ接続するためのパッド４０６も含む。
【００４２】
図５は、本開示の実施形態に係る別の例示的パッケージ基板５００の斜視切り欠き図を表す概略図である。パッケージ基板５００は、パッケージ基板４００と同様である。パッケージ基板５００は、差動対トレースのためのスロットを含まない、より大きな表面グランドプレーン５０２を含む。表面グランドプレーン５０２は、バンプフィールド５０８から、トレースの全長にわたり、単一のトレースが第２層相互接続フィールドへと下がるビアに接続される位置まで延在する。表面グランドプレーン５０２はまた、表面グランドプレーン５０２をＭ３金属グランドプレーン（図示されていない）へ接続するためのパッド５０４も含む。
【００４３】
図６は、本開示の実施形態に係る別の例示的パッケージ基板６００の斜視切り欠き図を表す概略図である。パッケージ基板６００は、図４および図５に例示される表面グランドプレーン構成の組み合わせとみなされ得る。表面グランドプレーン６０２は、バンプフィールド６０８からルーティングの端部まで延在する。表面グランドプレーン６０２は、差動対信号トレース６１２の上方にスロット６１０を含む。表面グランドプレーン６０２はまた、表面グランドプレーン６０２をＭ３金属グランドプレーン（図示されていない）へ接続するためのパッド６０４も含む。
【００４４】
図７は、本開示の実施形態に係る自己整合またはＺＭＶおよび上部金属層を含むパッケージ基板を形成するための処理フロー図７００である。コア金属材料が提供され得る（７０２）。このコア金属材料は、パターニングされて、Ｍ３グランドプレーンのようなＭ３金属層構造を形成することができる（７０４）。このコア金属材料は、Ｍ２金属層構造を形成すべく、さらに処理され得る。例えば、Ｍ２金属層ルーティングトレースがパターニングおよび形成され得る（７０６）。Ｍ２金属層ＳＡＶおよび／またはＺＭＶがパターニングおよび形成され得る（７０８）。ＳＡＶおよびＺＭＶの形成は、ルーティングトレースのパターニングおよび形成であり得るような、公知技術によって実行され得る。ＳＡＶまたはＺＭＶの形成は、接続されるトレースの幅と実質的に同様な幅を有するビアをもたらし得る。ＳＡＶまたはＺＭＶの長さは、接続およびトレースルーティングに適合するように変更され得る。ビアのｚ高さは、所望されるＭ２金属層全体のｚ高さ、および／または全体のパッケージｚ高さに基づいて制御され得る。
【００４５】
例として、ゼロ位置ずれビア（ＺＭＶ）形成処理は、２層のフォトマスクを含むデュアルトーンフォトレジストを使用することができる。このフォトマスクは固くて実質的に平坦であり、標準的なビア−パッド位置合わせ技術よりも精度のよい公知技術を使用して形成され得る。従って、ビア−パッド位置ずれを小さくすることができる。これは、ビアの寸法と同じ寸法または同様な寸法まで、パッドの寸法が低減されることを可能にする。いくつかの例示的な場合において、ＺＭＶの使用は、２０Ｉ／Ｏ／ｍｍ／層より大きなＩ／Ｏ接続密度、１００−２５０Ｉ／Ｏ／ｍｍ／層もの接続密度を含め、５０−８０Ｉ／Ｏ／ｍｍ／層の間およびそれ以上のようなＩ／Ｏ接続密度を容易にし得る。
【００４６】
同様に、自己整合ビア（ＳＡＶ）を形成するためにマスクが使用され得る。自己整合ビアは、公知技術を使用して形成され得る。例えば、ＳＡＶは、Ｍｘ層トレース（および絶縁層）の上方にＭｘ＋１層を形成することによって作成され得る。Ｍｘ＋１層は、Ｍｘ金属層トレースを露出させるトレンチを形成するためのハードマスクまたはビアマスクを使用してパターニングされ得る。ＳＡＶ金属（例えば、銅）は、公知の金属成膜技術を使用して、トレンチ内でトレース上に成膜され得る。結果として得られたビア（すなわち、ＳＡＶ）は、下層のトレースと同じまたは同様な幅を有し得る。ＳＡＶの長さおよび高さは、実装例での選択に基づいて制御され得る。
【００４７】
Ｍ１金属層（例えば、Ｍ１グランドプレーン）がパターニングおよび形成され得る（７１０）。上部金属層Ｍ１のパターニングおよび形成は、基板セミアディティブ製造（シード層成膜、リソグラフィ、めっき、レジスト除去、およびシード層エッチングを含む）を使用して、または、サブトラクティブもしくはアディティブ処理手法を使用して実現され得る。アディティブ製造の１つの利点は、この処理フローが、従来のセミアディティブ製造において使用されている複数の工程を必要とする代わりに、成膜とパターニングを１つの工程に結合することによって簡略化されることであろう。従って、パッチおよびスロットを伴うＭ１金属層グランドプレーンは、単一の工程で作成され得る。
【００４８】
アディティブ処理のいくつかの例は以下を含む。
【００４９】
１．コールドスプレー：成膜されるべき導電性材料の粉末がノズルを通して高速に加速され、基板表面と衝突すると機械的接合を形成する。ノズルの寸法および動きを制御することにより、および／または、微細構造を有するシャドウマスクを通して粉末を吹き付けることにより、パターニングが実現され得る。この手法は、恐らく、有機バインダまたは溶媒が存在しないことに起因して、高導電性フィルムを製造するだろう。吹き付けの間も基板を室温に保つ能力があり、従って、酸化を低減する。
【００５０】
２．インクジェットプリント：導電性インクが（例えば、エアゾールジェットプリンタを使用して）基板に直接プリントされ、その後、溶媒を除去すべく硬化または焼結される。この手法は、恐らく、非常に薄いフィルムおよび小さな寸法の構造を製造するだろう（例えば、エアゾールジェットプリンタを使用して、〜１２μｍのライン幅が実証されている）。
【００５１】
３．導電性ペーストのステンシル印刷。
【００５２】
４．レーザアシストされた選択的無電解めっき：導電性層によってパターニングされるべき領域が、自己組織化された単分子層およびレーザ露光を使用して最初に官能化され、続いて、官能化された領域においてのみ無電解めっきが起きる。
【００５３】
パッケージ基板は、次いで、半田レジストパターニング、表面仕上げ、および、半田バンプ形成を経ることができる（７１２）。
【００５４】
ゼロ位置ずれビア−パッド構造または自己整合ビア−パッド構造の使用は、本明細書に説明されるように、入出力接続数／ｍｍ／層のような実現可能な密度を増大させつつ、実質的にビアおよびパッドの寸法を小さくする。本実施形態の態様は、製造コストの削減、ｚ高さの低減、オフパッケージＩ／Ｏ接続に対する電気的性能の向上のような利点を有する。本明細書にて説明されるような自己整合またはゼロ位置ずれビア−パッド構造を提供する実施形態は、有利なことに、２．５Ｄパッケージング、例えば、少なくとも２つの中央演算処理装置（ＣＰＵ）、メモリ、およびグラフィック処理装置（ＧＰＵ）の共同パッケージング、ダイ分割、準モノリシック集積化、並びに、その他の２．５Ｄパッケージング技術を可能にする。これらの実施形態は、製造コストの削減、パッケージｚ高さの低減、電気的性能の向上、およびスケーラビリティの増大を容易にし得る。
【００５５】
図８は、本開示の実施形態に係るコンピューティングデバイスを例示する概略図である。コンピューティングデバイス８００は、プロセッサ、並びにメモリおよび通信回路を含み得る。プロセッサおよびその他の回路は、基板を含むパッケージ基板によって支持され得る。基板は、自己整合またはＺＭＶ、並びに表面グランドプレーン（例えば、Ｍ１金属層グランドプレーン）を使用することによって、ルーティングトレースを単一の金属層（例えば、Ｍ２金属層）に含むことができる。これらのルーティングトレースは、信号トレースとグランドトレースを繰り返し得る。これにより、信号トレース間のクロストークに対するグランドシールドもまた提供しつつ、トレースの密度が増大する。
【００５６】
本開示の一実施形態に係る、図８に例示されたコンピューティングデバイス８００は、多くのコンポーネントを含んでよい。一実施形態において、これらのコンポーネントは、１または複数のマザーボードに取り付けられる。代替的実施形態において、これらのコンポーネントのうちのいくつか、または全ては、単一のシステムオンチップ（ＳｏＣ）ダイの上に製造される。コンピューティングデバイス８００中のこれらのコンポーネントは、これらに限定されるものではないが、集積回路チップ８０２および少なくとも１つの通信ロジックユニット８０８を含む。いくつかの実装例において、通信ロジックユニット８０８は集積回路チップ８０２内に製造される。これに対し、他の実装例において、通信ロジックユニット８０８は集積回路チップ８０２と共有される、もしくは、集積回路チップ８０２に電子的に結合される基板またはマザーボードに接合され得る別個の集積回路チップに製造される。集積回路チップ８０２は、ＣＰＵ８０４、並びに、キャッシュメモリとしてしばしば使用され、混載ＤＲＡＭ（ｅＤＲＡＭ）またはスピントランスファートルクメモリ（ＳＴＴＭまたはＳＴＴ−ＭＲＡＭ）のような技術によって提供され得るオンダイメモリ８０６を含んでよい。
【００５７】
コンピューティングデバイス８００は、物理的および電気的にマザーボードに結合されてもされなくてもよい、または、ＳｏＣダイ内に製造されてもされなくてもよい、その他のコンポーネントを含んでよい。これらの他のコンポーネントは、限定されるものではないが、揮発性メモリ８１０（例えば、ＤＲＡＭ）、不揮発性メモリ８１２（例えば、ＲＯＭまたはフラッシュメモリ）、ＧＰＵ、デジタル信号プロセッサ８１６、暗号プロセッサ８４２（ハードウェア内で暗号アルゴリズムを実行する専用プロセッサ）、チップセット８２０、アンテナ８２２、ディスプレイまたはタッチスクリーンディスプレイ８２４、タッチスクリーンコントローラ８２６、バッテリ８２８またはその他の電源、電力増幅器（図示されていない）、電圧レギュレータ（図示されていない）、全地球測位システム（ＧＰＳ）デバイス８３０、コンパス、モーションコプロセッサまたはセンサ８３２（加速度計、ジャイロスコープ、およびコンパスを含んでよい）、スピーカ８３４、カメラ８３６、（キーボード、マウス、スタイラス、およびタッチパッドのような）ユーザ入力デバイス８３８、（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）などのような）大容量ストレージデバイス８４０を含む。
【００５８】
通信ロジックユニット８０８は、コンピューティングデバイス８００への、およびコンピューティングデバイス８００からのデータ転送用の無線通信を可能にする。「無線」という用語およびその派生語は、非固体の媒体を介した変調電磁放射を使用してデータを通信し得る回路、デバイス、システム、方法、技術、通信チャネルなどを説明するために使用されてよい。いくつかの実施形態においては関連するデバイスが有線を含まないこともあるだろうが、この用語は、これらのデバイスが有線を全く含まないということを暗示するものではない。通信ロジックユニット８０８は、限定されるものではないが、ＷｉＦｉ（登録商標）（ＩＥＥＥ  ８０２．１１系統）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ  ８０２．１６系統）、ＩＥＥＥ  ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）、それらの派生物、並びに、３Ｇ、４Ｇ、５Ｇ、およびそれ以降として指定されているその他任意の無線プロトコルを含む、多くの無線規格またはプロトコルのうちの任意のものを実装してよい。コンピューティングデバイス８００は、複数の通信ロジックユニット８０８を含んでよい。例えば、第１通信ロジックユニット８０８が、ＷｉＦｉ（登録商標）およびブルートゥース（登録商標）のような、より短距離の無線通信専用であってよく、第２通信ロジックユニット８０８が、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ−ＤＯ、およびその他のような、より長距離の無線通信専用であってよい。
【００５９】
様々な実施形態において、コンピューティングデバイス８００は、ラップトップコンピュータ、ネットブックコンピュータ、ノートブックコンピュータ、ウルトラブックコンピュータ、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤー、またはデジタルビデオレコーダであってよい。さらなる実装例においてコンピューティングデバイス８００は、データを処理するその他任意の電子デバイスであってよい。
【００６０】
本説明の主題は、図１−図８に例示される具体的な用途に必ずしも限定されないことが理解される。この主題は、当業者には理解されるであろうように、その他のマイクロ電子デバイスおよびアセンブリアプリケーション、並びに、任意の適切な熱除去アプリケーションに対して適用されてよい。
【００６１】
本開示にて例示される実装例の上記の説明は、要約書にて説明されるものも含めて、網羅的であることは意図されておらず、また、開示される厳密な形態に本開示を限定することも意図されていない。本開示の特定の実装例、および本開示に対する例が、例示目的で本明細書に説明されているものの、当業者であれば理解するであろうように、本開示の範囲内で様々な均等な変更が可能である。
【００６２】
上記の詳細な説明を考慮すると、本開示に対してこれらの変更が成されてよい。以下の請求項において使用される用語は、本明細書および請求項に開示される特定の実装例に本開示を限定するものと解釈されるべきではない。
【００６３】
以下の段落は、本明細書に開示される実施形態のうちの様々なものの例を提供する。
【００６４】
例１は、第１金属層および第２金属層を含む基板と、第１金属層に存在するグランドプレーンと、第２金属層に存在し、第１金属層に存在する第１信号パッドへ第１信号ビアによって電気的に結合される第１信号トレースであって、第１信号ビアは、第１信号トレースの幅と実質的に同様な幅を有する第１信号トレースと、第２金属層に存在し、第１金属層に存在する第２信号パッドへ第２信号ビアによって電気的に結合される第２信号トレースであって、第２信号ビアは、第２信号トレースの幅と実質的に同様な幅を有する第２信号トレースと、第２金属層において第１信号トレースと第２信号トレースとの間に存在し、グランドビアによってグランドプレーンへ電気的に結合されるグランドトレースであって、グランドビアは、グランドトレースの幅と実質的に同様な幅を有するグランドトレースとを含むパッケージ基板である。
【００６５】
例２は、例１の主題を含んでよく、グランドトレースは、第１グランドビアによってグランドプレーンへ電気的に結合された第１グランドトレースであり、パッケージ基板は、第２金属層に存在し、第２グランドビアによってグランドプレーンへ電気的に結合される第２グランドトレースであって、第２グランドビアは、第２グランドトレースの幅と実質的に同様な幅を有する第２グランドトレースをさらに含み、第１信号トレースは、第１グランドトレースと第２グランドトレースとの間に存在する。
【００６６】
例３は例２の主題を含んでよく、第１グランドトレースは、グランドプレーンによって第２グランドトレースへ電気的に接続される。
【００６７】
例４は例３の主題を含んでよく、グランドプレーンは、第１グランドビアおよび第２グランドビアへ電気的に結合された、パターニングされた金属ラインを含む。
【００６８】
例５は例３の主題を含んでよく、グランドプレーンは、第１信号トレースを覆う第１金属層の領域に広がるグランドプレーンを第１金属層に含む。
【００６９】
例６は例５の主題を含んでよく、パッケージ基板は、２つの信号トレースを第２金属層に含み、これら２つの信号トレースは信号トレースの差動対を画定し、グランドプレーンは、信号トレースの差動対上方の第１金属層の領域にギャップを含む。
【００７０】
例７は例１から例６のいずれかの主題を含んでよく、グランドプレーンは第１グランドプレーンであり、パッケージ基板は第３金属層をさらに含み、第３金属層は第２グランドプレーンを含み、第２金属層は第１金属層と第３金属層との間にあり、第２グランドプレーンは、第１金属層の第１グランドプレーンによってグランドトレースへ電気的に接続される。
【００７１】
例８は例１から例７のいずれかの主題を含んでよく、第１グランドプレーンは、第２金属層を通過するビアによって第１グランドプレーンへ電気的に結合される。
【００７２】
例９は例１から例８のいずれかの主題を含んでよく、グランドビアは、自己整合ビアまたはゼロ位置ずれビアのうちの一方を含む。
【００７３】
例１０は例１から例９のいずれかの主題を含んでよく、第１信号ビアおよび第２信号ビアは、自己整合ビアまたはゼロ位置ずれビアのうちの一方を含む。
【００７４】
例１１は例１から例１０のいずれかの主題を含んでよく、パッケージ基板は、第２金属層中の複数の信号トレースおよび第２金属層中の複数のグランドトレースを含み、信号トレースの数はグランドトレースの数に等しい。
【００７５】
例１２は例１から例１１のいずれかの主題を含んでよく、グランドプレーンは１０−１５μｍの間の厚さを含む。
【００７６】
例１３は例１から例１２のいずれかの主題を含んでよく、グランドプレーンは６μｍよりも小さな厚さを含む。
【００７７】
例１４は例１から例１３のいずれかの主題を含んでよく、グランドプレーンは銅を含む。
【００７８】
例１５は例１から例１４のいずれかの主題を含んでよく、第１信号パッドへ電気的に結合された信号半田バンプ、第１金属層のグランドパッドであって、グランドプレーンへ電気的に結合されたグランドパッド、および、グランドパッドへ電気的に結合されたグランド半田バンプもまた含むことができる。
【００７９】
例１６は例１５の主題を含んでよく、第１信号パッドは第１レベル相互接続（ＦＬＩ）である。
【００８０】
例１７は例１６の主題を含んでよく、ＦＬＩは１．４μｍから１．６μｍの間の厚さの銅を含む。
【００８１】
例１８は例１から例１７のいずれかの主題を含んでよく、第１信号トレースおよび第２信号トレースは高速入出力トレースである。
【００８２】
例１９は例１から例１８のいずれかの主題を含んでよく、パッケージ基板はダイエッジを含み、グランドプレーンは、ダイエッジまで延在する表面金属を第１金属層に含む。
【００８３】
例２０は、基板の第３金属層に基板グランドプレーンを形成する段階と、予め定められたトレース幅を有する複数のトレースを基板の第２金属層に形成する段階と、これら複数のトレースのうちの第１サブセットのトレースに信号ビアを形成する段階であって、信号ビアを形成するこの段階は、予め定められたトレース幅と実質的に同様な幅で信号ビアを形成する段階を含み、第１サブセットのトレースは、交互に並ぶ複数のトレースを含む、信号ビアを形成する段階と、複数のトレースのうちの第２サブセットのトレースにグランドビアを形成する段階であって、第２サブセットは第１サブセットのトレースとは異なり、グランドビアを形成するこの段階は、予め定められたトレース幅と実質的に同様な幅でグランドビアを形成する段階を含み、第２サブセットのトレースは、交互に並ぶ複数のトレースを含む、グランドビアを形成する段階と、第１金属層に表面グランドプレーンを形成する段階であって、第１金属層の表面グランドプレーンは、グランドビアによって少なくとも１つのグランドトレースへ電気的に接続される、表面グランドプレーンを形成する段階とを含む、パッケージ基板を形成する方法である。
【００８４】
例２１は例２０の主題を含んでよく、第１金属層に信号パッドを形成する段階もまた含むことができ、この信号パッドは、信号ビアによって少なくとも１つの信号トレースへ電気的に接続される。
【００８５】
例２２は例２０から例２１のいずれかの主題を含んでよく、第２金属層に基板グランドビアを形成する段階をさらに含み、この基板グランドビアは、基板グランドプレーンおよび表面グランドプレーンへ電気的に接続される。
【００８６】
例２３は例２０から例２２のいずれかの主題を含んでよく、表面グランドプレーンを形成する段階は、パッケージ基板の第１金属層にパターニングされた金属層を形成するためのアディティブ処理を含む。
【００８７】
例２４は例２３の主題を含んでよく、アディティブ処理は、コールドスプレー、インクジェットプリント、導電性ペーストのステンシル印刷、レーザアシストされた選択的無電解めっきのうちの１または複数を含む。
【００８８】
例２５は、基板に取り付けられたプロセッサ、プロセッサ内の通信ロジックユニット、および、プロセッサ内のメモリを含むコンピューティングデバイスである。基板は、第１金属層および第２金属層と、第１金属層に存在するグランドプレーンと、第２金属層に存在し、第１金属層に存在する第１信号パッドへ第１信号ビアによって電気的に結合される第１信号トレースであって、第１信号ビアは、第１信号トレースの幅と実質的に同様な幅を有する第１信号トレースと、第２金属層に存在し、第１金属層に存在する第２信号パッドへ第２信号ビアによって電気的に結合される第２信号トレースであって、第２信号ビアは、第２信号トレースの幅と実質的に同様な幅を有する第２信号トレースと、第２金属層において第１信号トレースと第２信号トレースとの間に存在し、グランドビアによってグランドプレーンへ電気的に結合されるグランドトレースであって、グランドビアは、グランドトレースの幅と実質的に同様な幅を有するグランドトレースとを含むことができる。
【００８９】
例２６は例２５の主題を含んでよく、グランドトレースは第１グランドトレースであり、グランドビアは第１グランドビアである。基板は、第２金属層に存在する第２グランドトレースであって、第１信号トレースは第１グランドトレースと第２グランドトレースとの間にあり、第２グランドトレースは、第２グランドビアによってグランドプレーンへ電気的に結合され、第２グランドビアは、第２グランドトレースの幅と実質的に同様な幅を有する第２グランドトレース、並びに、第２金属層に存在する第３グランドトレースであって、第２信号トレースは第１グランドトレースと第３グランドトレースとの間にあり、第３グランドトレースは、第３グランドビアによってグランドプレーンへ電気的に結合され、第３グランドビアは、第３グランドトレースの幅と実質的に同様な幅を有する第３グランドトレースを含むことができる。
【００９０】
［項目１］
第１金属層および第２金属層を有する基板と、
上記第１金属層に存在するグランドプレーンと、
上記第２金属層に存在する第１信号トレースであって、上記第１信号トレースは、上記第１金属層に存在する第１信号パッドへ第１信号ビアによって電気的に結合され、上記第１信号ビアは、上記第１信号トレースの幅と実質的に同様な幅を有する、第１信号トレースと、
上記第２金属層に存在する第２信号トレースであって、上記第２信号トレースは、上記第１金属層に存在する第２信号パッドへ第２信号ビアによって電気的に結合され、上記第２信号ビアは、上記第２信号トレースの幅と実質的に同様な幅を有する、第２信号トレースと、
上記第２金属層において上記第１信号トレースと上記第２信号トレースとの間に存在するグランドトレースであって、上記グランドトレースは、グランドビアによって上記グランドプレーンへ電気的に結合され、上記グランドビアは、上記グランドトレースの幅と実質的に同様な幅を有する、グランドトレースと
を備えるパッケージ基板。
［項目２］
上記グランドトレースは、第１グランドビアによって上記グランドプレーンへ電気的に結合された第１グランドトレースであり、
上記パッケージ基板は、
上記第２金属層に存在する第２グランドトレースであって、上記第２グランドトレースは、第２グランドビアによって上記グランドプレーンへ電気的に結合され、上記第２グランドビアは、上記第２グランドトレースの幅と実質的に同様な幅を有する、第２グランドトレース
をさらに備え、
上記第１信号トレースは、上記第１グランドトレースと上記第２グランドトレースとの間に存在する、項目１に記載のパッケージ基板。
［項目３］
上記第１グランドトレースは、上記グランドプレーンによって上記第２グランドトレースへ電気的に接続される、項目２に記載のパッケージ基板。
［項目４］
上記グランドプレーンは、上記第１グランドビアおよび上記第２グランドビアへ電気的に結合された、パターニングされた金属ラインを有する、項目３に記載のパッケージ基板。
［項目５］
上記グランドプレーンは、上記第１信号トレースを覆う上記第１金属層の領域に広がるグランドプレーンを上記第１金属層に有する、項目３に記載のパッケージ基板。
［項目６］
上記パッケージ基板は、隣接する２つの信号トレースを上記第２金属層に備え、上記２つの信号トレースは信号トレースの差動対を画定し、
上記グランドプレーンは、上記信号トレースの差動対を画定する隣接する上記２つの信号トレース上方の上記第１金属層の領域にギャップを有する、項目５に記載のパッケージ基板。
［項目７］
上記グランドプレーンは第１グランドプレーンであり、上記パッケージ基板は第３金属層をさらに備え、上記第３金属層は第２グランドプレーンを有し、上記第２金属層は上記第１金属層と上記第３金属層との間にあり、上記第２グランドプレーンは、上記第１金属層の上記第１グランドプレーンによって上記グランドトレースへ電気的に接続される、項目１に記載のパッケージ基板。
［項目８］
上記第２グランドプレーンは、上記第２金属層を通過するビアによって上記第１グランドプレーンへ電気的に結合される、項目７に記載のパッケージ基板。
［項目９］
上記グランドビアは、自己整合ビアまたはゼロ位置ずれビアのうちの一方を有する項目１に記載のパッケージ基板。
［項目１０］
上記第１信号ビアおよび上記第２信号ビアは、自己整合ビアまたはゼロ位置ずれビアのうちの一方を有する、項目１に記載のパッケージ基板。
［項目１１］
上記パッケージ基板は、上記第２金属層中の複数の信号トレースおよび上記第２金属層中の複数のグランドトレースを備え、信号トレースの数はグランドトレースの数に等しい、項目１に記載のパッケージ基板。
［項目１２］
上記グランドプレーンは１０−１５μｍの間の厚さを有する、項目１に記載のパッケージ基板。
［項目１３］
上記グランドプレーンは６μｍよりも小さな厚さを有する、項目１に記載のパッケージ基板。
［項目１４］
上記グランドプレーンは銅を有する、項目１に記載のパッケージ基板。
［項目１５］
上記第１信号パッドへ電気的に結合された信号半田バンプと、
上記第１金属層のグランドパッドであって、上記グランドプレーンへ電気的に結合されたグランドパッドと、
上記グランドパッドへ電気的に結合されたグランド半田バンプと
をさらに備える、項目１に記載のパッケージ基板。
［項目１６］
上記第１信号パッドは第１レベル相互接続（ＦＬＩ）である、項目１５に記載のパッケージ基板。
［項目１７］
上記ＦＬＩは１．４μｍから１．６μｍの間の厚さの銅を有する、項目１６に記載のパッケージ基板。
［項目１８］
上記第１信号トレースおよび上記第２信号トレースは高速入出力トレースである、項目１に記載のパッケージ基板。
［項目１９］
上記パッケージ基板はダイエッジを備え、上記グランドプレーンは、上記ダイエッジまで延在する表面金属を上記第１金属層に有する、項目１に記載のパッケージ基板。
［項目２０］
基板の第３金属層に基板グランドプレーンを形成する段階と、
予め定められたトレース幅を有する複数のトレースを上記基板の第２金属層に形成する段階と、
上記複数のトレースのうちの第１サブセットのトレースに信号ビアを形成する段階であって、上記信号ビアを形成する段階は、上記予め定められたトレース幅と実質的に同様な幅で上記信号ビアを形成する段階を有し、上記第１サブセットのトレースは、交互に並ぶ複数のトレースを有する、信号ビアを形成する段階と、
上記複数のトレースのうちの第２サブセットのトレースにグランドビアを形成する段階であって、上記第２サブセットは上記第１サブセットのトレースとは異なり、上記グランドビアを形成する段階は、上記予め定められたトレース幅と実質的に同様な幅で上記グランドビアを形成する段階を有し、上記第２サブセットのトレースは、交互に並ぶ複数のトレースを有する、グランドビアを形成する段階と、
第１金属層に表面グランドプレーンを形成する段階であって、上記第１金属層の上記表面グランドプレーンは、上記グランドビアによって少なくとも１つのグランドトレースへ電気的に接続される、表面グランドプレーンを形成する段階と
を備える、パッケージ基板を形成する方法。
［項目２１］
上記第１金属層に信号パッドを形成する段階をさらに備え、上記信号パッドは、上記信号ビアによって少なくとも１つの信号トレースへ電気的に接続される、項目２０に記載の方法。
［項目２２］
上記第２金属層に基板グランドビアを形成する段階をさらに備え、上記基板グランドビアは、上記基板グランドプレーンおよび上記表面グランドプレーンへ電気的に接続される、項目２０に記載の方法。
［項目２３］
上記表面グランドプレーンを形成する段階は、上記パッケージ基板の上記第１金属層にパターニングされた金属層を形成するためのアディティブ処理を有する、項目２０に記載の方法。
［項目２４］
基板に取り付けられたプロセッサと、
上記プロセッサ内の通信ロジックユニットと、
上記プロセッサ内のメモリと
を備え、
上記基板は、
第１金属層および第２金属層と、
上記第１金属層に存在するグランドプレーンと、
上記第２金属層に存在する第１信号トレースであって、上記第１信号トレースは、上記第１金属層に存在する第１信号パッドへ第１信号ビアによって電気的に結合され、上記第１信号ビアは、上記第１信号トレースの幅と実質的に同様な幅を有する、第１信号トレースと、
上記第２金属層に存在する第２信号トレースであって、上記第２信号トレースは、上記第１金属層に存在する第２信号パッドへ第２信号ビアによって電気的に結合され、上記第２信号ビアは、上記第２信号トレースの幅と実質的に同様な幅を有する、第２信号トレースと、
上記第２金属層において上記第１信号トレースと上記第２信号トレースとの間に存在するグランドトレースであって、上記グランドトレースは、グランドビアによって上記グランドプレーンへ電気的に結合され、上記グランドビアは、上記グランドトレースの幅と実質的に同様な幅を有する、グランドトレースと
を有する、コンピューティングデバイス。
［項目２５］
上記グランドトレースは第１グランドトレースであり、上記グランドビアは第１グランドビアであり、上記基板は、
上記第２金属層に存在する第２グランドトレースであって、上記第１信号トレースは上記第１グランドトレースと上記第２グランドトレースとの間にあり、上記第２グランドトレースは、第２グランドビアによって上記グランドプレーンへ電気的に結合され、上記第２グランドビアは、上記第２グランドトレースの幅と実質的に同様な幅を有する、第２グランドトレースと、
上記第２金属層に存在する第３グランドトレースであって、上記第２信号トレースは上記第１グランドトレースと上記第３グランドトレースとの間にあり、上記第３グランドトレースは、第３グランドビアによって上記グランドプレーンへ電気的に結合され、上記第３グランドビアは、上記第３グランドトレースの幅と実質的に同様な幅を有する、第３グランドトレースと
をさらに有する、項目２４に記載のコンピューティングデバイス。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【外国語明細書】
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