(57)【要約】【課題】同じ画素列の２つの画素から同時に互いに異なる信号線を介して出力される信号間で生じる影響を可及的に低減する。【解決手段】複数の画素を列状に並設した画素列と、画素列を構成する画素の出力に用いられる並設された ３本以上の信号線と、画素が信号線に出力するアナログ電圧をデジタル値に変換するＡＤ変換部 と、を備え、画素列が含む第１画素と第２画素は、接続先の信号線が互いに異なり、信号線への アナログ電圧出力タイミングが一致し、第１画素の接続先である信号線と第２画素の接続先であ る信号線の間に１以上の所定本数の信号線又はシールド線が介在しない場合、第１画素から信号 線への出力を許容し、第２画素から信号線への出力を無効化し、第１画素の接続先である信号線 と第２画素の接続先である信号線の間に所定本数以上の信号線又はシールド線が介在する場合、 第１画素及び第２画素から信号線への出力をいずれも許容する、固体撮像素子。【選択図】図８
2019153822.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を列状に並設した画素列と、
前記画素列を構成する画素の出力に用いられる並設された３本以上の信号線と、
前記画素が前記信号線に出力するアナログ電圧をデジタル値に変換するＡＤ変換部と、
を備え、
前記画素列が含む第１画素と第２画素は、接続先の信号線が互いに異なり、信号線へのアナログ電圧出力タイミングが一致し、
前記第１画素の接続先である前記信号線と前記第２画素の接続先である前記信号線の間に１以上の所定本数の前記信号線又はシールド線が介在しない場合、前記第１画素から前記信号線への出力を許容し、前記第２画素から前記信号線への出力を無効化し、
前記第１画素の接続先である前記信号線と前記第２画素の接続先である前記信号線の間に前記所定本数以上の前記信号線又はシールド線が介在する場合、前記第１画素及び前記第２画素から前記信号線への出力をいずれも許容する、固体撮像素子。
【請求項２】
前記第２画素から前記信号線へのリセット電圧の出力期間及び前記第２画素から前記信号線への信号電圧の出力期間の少なくとも一部において前記第２画素のフローティングディフュージョンをリセットすることにより前記第２画素から前記信号線への出力を無効化する、
請求項１に記載の固体撮像素子。
【請求項３】
前記第２画素の接続先の信号線を定電圧源に接続することにより前記第２画素から前記信号線への出力を無効化する、
請求項１に記載の固体撮像素子。
【請求項４】
前記第２画素から前記信号線へのリセット電圧の出力を無効化する、
請求項１に記載の固体撮像素子。 
【請求項５】
前記第２画素のフローティングディフュージョンがリセットされた後、当該フローティングディフュージョンのリセット電圧の前記信号線への出力が終了するまでの間、前記第２画素から前記信号線への出力を継続的に無効化する、
請求項４に記載の固体撮像素子。
【請求項６】
前記第２画素から前記信号線への信号電圧の出力を無効化する、
請求項１に記載の固体撮像素子。
【請求項７】
前記第２画素のフローティングディフュージョンがリセットされた後、当該フローティングディフュージョンへ転送された信号電圧の前記信号線への出力が終了するまでの間、前記第２画素から前記信号線への出力を継続的に無効化する、
請求項６に記載の固体撮像素子。
【請求項８】
前記第１画素及び前記第２画素に接続された前記信号線を除く前記信号線がハイインピーダンスに制御されている、
請求項１に記載の固体撮像素子。
【請求項９】
前記第１画素及び前記第２画素に接続された前記信号線を除く前記信号線がローインピーダンスに制御されている、
請求項１に記載の固体撮像素子。
【請求項１０】
複数の画素を列状に並設した画素列と、前記画素列を構成する画素の出力に用いられる並設された３本以上の信号線と、前記画素が前記信号線に出力するアナログ電圧をデジタル値に変換するＡＤ変換部と、を備え、前記画素列が含む第１画素と第２画素は、接続先の信号線が互いに異なり、信号線へのアナログ電圧の出力タイミングが一致している、固体撮像素子の制御方法であって、
前記第１画素の接続先である前記信号線と前記第２画素の接続先である前記信号線の間に１以上の所定本数の前記信号線又はシールド線が介在しない場合、前記第１画素から前記信号線への出力を許容し、前記第２画素から前記信号線への出力を無効化する工程と、
前記第１画素の接続先である前記信号線と前記第２画素の接続先である前記信号線の間に前記所定本数以上の前記信号線又はシールド線が介在する場合、前記第１画素及び前記第２画素から前記信号線への出力をいずれも許容する工程と、
を含んで構成される固体撮像素子の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像素子、及び、固体撮像素子の制御方法に関する。
【背景技術】
【０００２】
従来、同じ画素列に属する複数の画素から同時に信号出力を行う技術が知られている（例えば、特許文献１参照）。
【０００３】
特許文献１には、画素アレイ部の画素列ごとに、当該画素列に対応して設けた複数の垂直信号線を通して出力される画素信号に対して所定の信号処理を施すカラム回路（信号処理回路）を各画素列につき２つ配置し、１つの画素から垂直信号線を通して出力される高感度の信号と低感度の信号を２つのカラム回路によって並列に処理する構成の固体撮像素子が開示されている。選択行の各画素から出力される信号は、垂直信号線の各々を通して、２つのカラム回路の何れかに供給される。
【０００４】
画素アレイ部の走査は、画素行の単位で行われる。走査としては、画素の光電変換素子に蓄積されている電荷を捨てるための電子シャッタ走査と、光電変換素子に蓄積されている電荷を読み出すための読み出し走査がある。特許文献１に記載の技術では、読み出し走査が２回行われる。
【０００５】
電子シャッタ走査が行われる画素行（ 以下、「シャッタ行」）から１回目の読み出し走査が行われる画素行（ 以下、「読み出し行１」）まで走査する時間を蓄積時間１とし、読み出し行１から２回目の読み出し走査が行われる画素行（以下、「読み出し行２」）まで走査する時間を蓄積時間２とした場合、蓄積時間１，２を異ならせることによって感度が異なる２つの信号、即ち低感度の信号と高感度の信号を得ることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３３３０３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した特許文献１に記載の技術では、読み出し行１の出力期間と読み出し行２の出力期間とが一部重複しているため、読み出し行１から出力される低感度の信号の一部と、読み出し行２から出力される高感度の信号の一部とが、同時に出力される期間が存在する。すなわち、ある画素列に属する画素の１つ（以下、「画素１」）が低感度の信号を出力し、同じ画素列に属する画素の他の１つ（以下、「画素２」）が高感度の信号を出力する状態が発生する。
【０００８】
このため、同じ画素列に属する画素１及び画素２から同時に、画素１からは同画素列に対応して設けられた垂直信号線の１つ（以下、「垂直信号線１」）を介して一方のカラム回路へ信号出力され、画素２からは同画素列に対応して設けられた垂直信号線の他の１つ（以下、「垂直信号線２」）を介して他方のカラム回路へ出力される。
【０００９】
このとき、垂直信号線１と垂直信号線２を介して、互いに異なる行の信号が出力されるため、垂直信号線１と垂直信号線２の容量性カップリングにより、垂直信号線１を介して出力される信号と、垂直信号線２を介して出力される信号とが、互いに影響し合って画像に不具合が生じる可能性が有る。
【００１０】
本技術は、前記課題に鑑みてなされたもので、複数の画素を列状に並設した画素列を構成する画素の出力に用いられる並設された３本以上の信号線を備える固体撮像素子において、同じ画素列の２つの画素から同時に互いに異なる信号線を介して信号出力する場合に、一方の信号線を介して出力される信号と、他方の信号線を介して出力される信号との間で生じる影響を可及的に低減することを目的とする。
【課題を解決するための手段】
【００１１】
本技術の態様の１つは、複数の画素を列状に並設した画素列と、前記画素列を構成する画素の出力に用いられる並設された３本以上の信号線と、前記画素が前記信号線に出力するアナログ電圧をデジタル値に変換するＡＤ変換部と、を備え、前記画素列が含む第１画素と第２画素は、接続先の信号線が互いに異なり、信号線へのアナログ電圧出力タイミングが一致し、前記第１画素の接続先である前記信号線と前記第２画素の接続先である前記信号線の間に１以上の所定本数の前記信号線又はシールド線が介在しない場合、前記第１画素から前記信号線への出力を許容し、前記第２画素から前記信号線への出力を無効化し、前記第１画素の接続先である前記信号線と前記第２画素の接続先である前記信号線の間に前記所定本数以上の前記信号線又はシールド線が介在する場合、前記第１画素及び前記第２画素から前記信号線への出力をいずれも許容する、固体撮像素子である。
【００１２】
また、本技術の他の態様の１つは、複数の画素を列状に並設した画素列と、前記画素列を構成する画素の出力に用いられる並設された３本以上の信号線と、前記画素が前記信号線に出力するアナログ電圧をデジタル値に変換するＡＤ変換部と、を備え、前記画素列が含む第１画素と第２画素は、接続先の信号線が互いに異なり、信号線へのアナログ電圧の出力タイミングが一致している、固体撮像素子の制御方法であって、前記第１画素の接続先である前記信号線と前記第２画素の接続先である前記信号線の間に１以上の所定本数の前記信号線又はシールド線が介在しない場合、前記第１画素から前記信号線への出力を許容し、前記第２画素から前記信号線への出力を無効化する工程と、前記第１画素の接続先である前記信号線と前記第２画素の接続先である前記信号線の間に前記所定本数以上の前記信号線又はシールド線が介在する場合、前記第１画素及び前記第２画素から前記信号線への出力をいずれも許容する工程と、を含んで構成される固体撮像素子の制御方法である。
【００１３】
なお、以上説明した固体撮像素子は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。上述した固体撮像素子の制御方法は、他の方法の一環として実施されたり各工程に対応する手段を備えた撮像装置として実現されたりする等の各種の態様を含む。
【発明の効果】
【００１４】
本技術によれば、複数の画素を列状に並設した画素列を構成する画素の出力に用いられる並設された３本以上の信号線を備える固体撮像素子において、同じ画素列の２つの画素から同時に互いに異なる信号線を介して信号出力する場合に、一方の信号線を介して出力される信号と、他方の信号線を介して出力される信号との間で生じる影響を可及的に低減することができる。なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また付加的な効果があってもよい。
【図面の簡単な説明】
【００１５】
【図１】固体撮像素子の構成を示すブロック図である。
【図２】画素の回路構成を説明する図である。
【図３】ＡＤ変換部の構成を示す図である。
【図４】固体撮像素子のＡＤ変換動作を説明する図である。
【図５】複数フレームの並行出力を説明する図である。
【図６】複数フレームの並行出力における画素の出力タイミングを説明する図である。
【図７】画素の出力タイミングをより詳細に説明する図である。
【図８】画素の出力タイミングをより詳細に説明する図である。
【図９】リセット信号を用いた無効化を説明する図である。
【図１０】電圧クランプ回路を用いた無効化を説明する図である。
【図１１】撮像装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１６】
以下、下記の順序に従って本技術を説明する。
（Ａ）第１の実施形態：
（Ｂ）第２の実施形態：
【００１７】
（Ａ）第１の実施形態：  
図１は、固体撮像素子１００の構成を示すブロック図である。本実施形態では、固体撮像素子として、Ｘ−Ｙアドレス型固体撮像素子の一種であるＣＭＯＳイメージセンサを例にとり説明を行う。以下、図１を参照しつつ、固体撮像素子の具体的な一例について説明する。
【００１８】
図１において、固体撮像素子１００は、画素部１０、垂直駆動部２０、アナログデジタル変換部３０ａ，３０ｂ（ＡＤ変換部３０ａ，３０ｂ）、参照信号生成部４０、水平駆動部５０ａ，５０ｂ、通信・タイミング制御部６０及び信号処理部７０を備えている。
【００１９】
画素部１０には、光電変換素子としてのフォトダイオードを含む複数の画素ＰＸが二次元マトリクス状に配置されている。画素部１０の受光面側には、各画素に対応してフィルタの色を区分された色フィルタアレイが設けられる。なお、画素ＰＸの具体的な回路構成については、後に詳述する。
【００２０】
画素部１０には、ｎ本の画素駆動線ＨＳＬｎ（ｎ＝１，２，・・・）とｍ本の信号線としての垂直信号線ＶＳＬｍ（ｍ＝１，２，・・・）が配線されている。画素駆動線ＨＳＬｎは、列方向である図の左右方向（画素行の画素配列方向／水平方向）に沿って配線され、行方向である図の上下方向に等間隔で並べて配設されている。垂直信号線ＶＳＬｍは、図の上下方向（画素列の画素配列方向／垂直方向）に沿って配線され、図の左右方向に沿って並べて配設されている。垂直信号線ＶＳＬｍは、画素列毎に３本以上（本実施形態では４本）が並設されている。
【００２１】
画素駆動線ＨＳＬｎの一端は、垂直駆動部２０の各行に対応した出力端子に接続されている。垂直信号線ＶＳＬｍは対応する画素列の画素ＰＸに接続されている。垂直信号線ＶＳＬｍの一端は、ＡＤ変換部３０ａ又はＡＤ変換部３０ｂに接続されている。垂直駆動部２０や水平駆動部５０ａ，５０ｂは、通信・タイミング制御部６０の制御の下、画素部１０を構成する各画素ＰＸからアナログ信号を順次に読み出す制御を行う。なお、各画素ＰＸに対する画素駆動線ＨＳＬｎと垂直信号線ＶＳＬｍの具体的な接続については、画素ＰＸの説明とともに後述する。
【００２２】
通信・タイミング制御部６０は、例えば、タイミングジェネレータと通信インターフェースとを備える。タイミングジェネレータは、外部から入力されるクロック（マスタークロック）に基づいて、各種のクロック信号を生成する。通信インターフェースは、固体撮像素子１２の外部から与えられる動作モードを指令するデータなどを受け取り、固体撮像素子１２の内部情報を含むデータを外部へ出力する。
【００２３】
通信・タイミング制御部６０は、マスタークロックに基づいて、マスタークロックと同じ周波数のクロック、それを２分周したクロック、より分周した低速のクロック、等を生成し、デバイス内の各部（垂直駆動部２０、水平駆動部５０ａ，５０ｂ、ＡＤ変換部３０ａ，３０ｂ、参照信号生成部４０、信号処理部７０、等）に供給する。
【００２４】
垂直駆動部２０は、例えば、シフトレジスタやアドレスデコーダ等によって構成されている。垂直駆動部２０は、外部から入力される映像信号をデコードした信号に基づいて、行アドレスを制御するための垂直アドレス設定部や行走査を制御するための行走査制御部を備えている。
【００２５】
垂直駆動部２０は、読み出し走査と掃き出し走査が可能である。
読み出し走査とは、信号を読み出す単位画素を順に選択する走査である。読み出し走査は、基本的には行単位で順に行われるが、所定の位置関係にある複数画素の出力を加算もしくは加算平均することにより画素の間引きを行う場合は、所定の順番により行われる。
【００２６】
掃き出し走査とは、読み出し走査にて読み出しを行う行又は画素組み合わせに対し、この読み出し走査よりもシャッタースピードの時間分だけ先行して、読み出しを行う行又は画素組み合わせに属する単位画素をリセットさせる走査である。
【００２７】
水平駆動部５０ａ，５０ｂは、通信・タイミング制御部６０の出力するクロックに同期してＡＤ変換部３０ａ，３０ｂを構成する各ＡＤＣ回路を順番に選択する。ＡＤ変換部３０ａ，３０ｂは、垂直信号線ＶＳＬｍごとに設けられたＡＤＣ回路（ｍ＝１，２，・・・）を備え、各垂直信号線ＶＳＬｍから出力されるアナログ信号をデジタル信号に変換し、水平駆動部５０ａ，５０ｂの制御に従って水平信号線Ｌｔｒｆに出力する。
【００２８】
水平駆動部５０ａ，５０ｂは、例えば、水平アドレス設定部や水平走査部を備えており、水平アドレス設定部が規定した水平方向の読み出し列に対応するＡＤ変換部３０ａ，３０ｂの個々のＡＤＣ回路を選択することにより、選択されたＡＤＣ回路において生成されたデジタル信号を水平信号線Ｌｔｒｆに導く。
【００２９】
このようにしてＡＤ変換部３０ａ，３０ｂから出力されたデジタル信号は、水平信号線Ｌｔｒｆを介して信号処理部７０へ入力される。信号処理部７０は、画素部１０からＡＤ変換部３０ａ，３０ｂを経由して出力される信号を、演算処理にて、色フィルタアレイの色配列に対応した画像信号に変換する処理を行う。
【００３０】
また、信号処理部７０は、必要に応じて、水平方向や垂直方向の画素信号を加算や加算平均等により間引く処理を行う。このようにして生成された画像信号は、固体撮像素子１２の外部に出力される。
【００３１】
参照信号生成部４０は、ＤＡＣ（Ｄｉｇｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）を備えており、通信・タイミング制御部６０から供給されるカウントクロックに同期して、参照信号Ｖｒａｍｐ（後述の図４等参照）を生成する。参照信号Ｖｒａｍｐは、通信・タイミング制御部６０から供給される初期値から階段状に時間変化する鋸歯状波（ランプ波形）である。この参照信号Ｖｒａｍｐは、ＡＤ変換部３０ａ，３０ｂの個々のＡＤＣ回路に供給される。
【００３２】
ＡＤ変換部３０ａ，３０ｂは、複数のＡＤＣ回路を備えている。ＡＤＣ回路は、各画素ＰＸから出力されるアナログ電圧をＡＤ変換するにあたり、所定のＡＤ変換期間（後述するＰ相期間やＤ相期間）に参照信号Ｖｒａｍｐと垂直信号線ＶＳＬｍの電圧とを比較器にて比較し、参照信号Ｖｒａｍｐと垂直信号線ＶＳＬｍの電圧の電圧（画素電圧）との大小関係が反転する前後いずれかの時間をカウンタにてカウントする。これにより、アナログの画素電圧に応じたデジタル信号を生成することができる。なお、ＡＤ変換部３０ａ，３０ｂの具体例については後述する。
【００３３】
図２は、画素の回路構成を説明する図である。同図には、一般的な４トランジスタ方式の構成の画素の等価回路を示してある。同図に示す画素は、フォトダイオードＰＤと、４つのトランジスタ（転送トランジスタＴＲ１、リセットトランジスタＴＲ２、増幅トランジスタＴＲ３、選択トランジスタＴＲ４）を備えている。
【００３４】
フォトダイオードＰＤは、受光した光量に応じた電流を光電変換によって発生させる。フォトダイオードＰＤのアノードはグランドに接続され、そのカソードは転送トランジスタＴＲ１のドレインに接続される。
【００３５】
画素ＰＸには、垂直駆動部２０のリセット信号生成回路や各種ドライバから、信号線Ｌｔｒｇ，Ｌｒｓｔ，Ｌｓｅｌを介して、各種の制御信号が入力される。
【００３６】
転送トランジスタＴＲ１のゲートには、転送ゲート信号を伝送するための信号線Ｌｔｒｇが接続される。転送トランジスタＴＲ１のソースは、リセットトランジスタＴＲ２のソースと、増幅トランジスタＴＲ３のゲートとの接続点に対して接続される。この接続点は信号電荷を蓄積する容量であるフローティングディフュージョンＦＤを構成する。
【００３７】
転送トランジスタＴＲ１は、ゲートに信号線Ｌｔｒｇを通じて転送信号が入力されるとオンし、フォトダイオードＰＤの光電変換によって蓄積された信号電荷（ここでは、光電子）をフローティングディフュージョンＦＤに転送する。
【００３８】
リセットトランジスタＴＲ２のゲートには、リセット信号を伝送するための信号線Ｌｒｓｔが接続され、ドレインに定電圧源ＶＤＤが接続される。リセットトランジスタＴＲ２は、信号線Ｌｒｓｔを通じてゲートにリセット信号が入力されるとオンし、フローティングディフュージョンＦＤを定電圧源ＶＤＤの電圧にリセットする。一方、信号線Ｌｒｓｔを通じてゲートにリセット信号が入力されていない場合は、リセットトランジスタＴＲ２はオフし、フローティングディフュージョンＦＤと定電圧源ＶＤＤとの間に所定のポテンシャル障壁を形成する。
【００３９】
増幅トランジスタＴＲ３は、ゲートをフローティングディフュージョンＦＤに接続され、ドレインを定電圧源ＶＤＤに接続され、ソースを選択トランジスタＴＲ４のドレインに接続されている。
【００４０】
選択トランジスタＴＲ４は、ゲートに選択信号の信号線Ｌｓｅｌが接続され、ソースが垂直信号線ＶＳＬに接続される。選択トランジスタＴＲ４は、信号線Ｌｓｅｌを通じてゲートに制御信号（アドレス信号またはセレクト信号）を入力されるとオンし、信号線Ｌｓｅｌを通じてゲートにこの制御信号を入力されていない場合はオフする。
【００４１】
選択トランジスタＴＲ４がオンすると、増幅トランジスタＴＲ３は、フローティングディフュージョンＦＤの電圧を増幅して垂直信号線ＶＳＬに出力する。垂直信号線ＶＳＬを通じて各画素から出力された電圧は、ＡＤ変換部３０ａ，３０ｂに入力される。
【００４２】
なお、画素の回路構成は、図２に示した構成のみならず、３トランジスタ方式の構成や、他の４トランジスタ方式の構成等、公知の種々の構成を採用可能である。例えば、他の４トランジスタ方式の構成としては、増幅トランジスタＴＲ３と定電圧源ＶＤＤとの間に選択トランジスタＴＲ４を配置した構成が挙げられる。また、フローティングディフュージョンＦＤを複数画素で共有する構成としてもよい。
【００４３】
図３は、ＡＤ変換部３０ａ又はＡＤ変換部３０ｂの構成を示す図である。同図に示すように、ＡＤ変換部３０ａ又はＡＤ変換部３０ｂを構成する各ＡＤＣ回路は、垂直信号線ＶＳＬｍ毎に設けられた比較器３１やカウンタ３２と、ラッチ３３を備えている。
【００４４】
比較器３１は、２つの入力端子Ｔ１，Ｔ２と１つの出力端子Ｔ３を備えている。一方の入力端子Ｔ１は、参照信号生成部４０から参照信号Ｖｒａｍｐを入力され、他方の入力端子Ｔ２は、垂直信号線ＶＳＬのアナログ電圧（垂直信号線の電圧Ｖｖｓｌ）を入力されている。
【００４５】
比較器３１は、垂直信号線ＶＳＬにフローティングディフュージョンＦＤの電圧に応じた電圧が出力されているときに、これら参照信号Ｖｒａｍｐと電圧Ｖｖｓｌを比較する。比較器３１は、参照信号Ｖｒａｍｐと電圧Ｖｖｓｌとの大小関係に応じてハイレベルもしくはローレベルの信号を出力するようになっており、参照信号Ｖｒａｍｐと電圧Ｖｖｓｌの大小関係が入れ替わると、出力端子Ｔ３の出力が、ハイレベルとローレベルの間で反転する。
【００４６】
カウンタ３２は、通信・タイミング制御部６０からクロックを供給されており、当該クロックを利用してＡＤ変換の開始から終了までの時間をカウントしている。ＡＤ変換の開始と終了のタイミングは、通信・タイミング制御部６０の出力する制御信号（例えば、クロック信号ＣＬＫの入力有無等）と比較器３１の出力反転とに基づいて特定する。
【００４７】
また、カウンタ３２は、いわゆる相関２重サンプリング（ＣＤＳ）により、入射光量に応じてフォトダイオードＰＤが生成してフローティングディフュージョンＦＤに転送された電荷に応じた電圧（信号電圧）をＡ／Ｄ変換する。具体的には、カウンタ３２は、通信・タイミング制御部６０の制御に従い、垂直信号線ＶＳＬｍからリセット直後のフローティングディフュージョンＦＤの電圧（リセット電圧）に相当するアナログ信号が出力されている間（後述するＰ相期間に対応）はダウンカウントを行う。そして、このダウンカウントにより得られたカウント値を初期値とし、垂直信号線ＶＳＬｍから信号電圧が出力されている間（後述するＤ相期間に対応）にアップカウントを行う。
【００４８】
このようにして生成されるカウント値は、信号電圧とリセット電圧の差分に相当するデジタル値（画素信号）となる。すなわち、画素信号は、垂直信号線ＶＳＬｍを通して画素からＡＤ変換部３０ａ又はＡＤ変換部３０ｂへ入力されたアナログの信号電圧に相当するデジタル値を、リセット電圧にて較正した値となる。
【００４９】
カウンタ３２が生成した画素信号としてのデジタル値は、ラッチ３３に記憶され、水平走査部の制御に従って順次にラッチ３３から出力され、水平信号線Ｌｔｒｆを介して信号処理部７０へ出力される。
【００５０】
次に、図４を参照しつつ、固体撮像素子のＡＤ変換動作について説明する。同図に示すＡＤ変換動作は、複数の画素の画素信号を順次に読み出す間に繰り返し実行されている。同図に示す画素の読み出し動作は、主として、リセット動作、ＡＺ動作、リセットレベル取得動作、画素信号レベル取得動作、により構成される。
【００５１】
リセット動作は、図４に示すリセット期間（ｔ０〜ｔ１）において実行され、リセットレベル取得動作は、図４に示すＰ相期間（ｔ３〜ｔ４）において実行され、信号電圧レベル取得動作は、図４に示すＤ相期間（ｔ５〜ｔ６）において実行される。リセット期間とＰ相期間の間には、比較器３１の入力端子Ｔ１，Ｔ２の間の電位差を解消するためのＡＺ期間（ｔ１〜ｔ２）が設けられる。
【００５２】
Ｐ相期間の直前にはＰ相準備期間（ｔ２〜ｔ３）が設けられ、Ｄ相期間の直前にはＤ相準備期間（ｔ４〜ｔ５）が設けられる。これらＰ相準備期間やＤ相準備期間においては、参照信号Ｖｒａｍｐを初期値に戻す等といったＰ相期間やＤ相期間に行うＡＤ変換動作の準備が行われる。以下、順に各期間について説明する。
【００５３】
なお、図４においては、Ｐ相準備期間が開始されるｔ２やＤ相準備期間が開始されるｔ４において参照信号Ｖｒａｍｐが鋭角に立ち上がっているように記載しているが、実際には、後述する配線容量があるため、配線容量に応じた所定の時定数で徐々に立ち上がることになる。
【００５４】
リセット期間においては、フローティングディフュージョンＦＤに蓄積されている電荷を掃き出して所定の基準電圧にリセットする。具体的には、処理対象の画素のリセットトランジスタＴＲ２に対して上述したリセットオン電圧に相当するリセットパルスを印加する。すると、リセットトランジスタＴＲ２がオン状態となり、フローティングディフュージョンＦＤが定電圧源ＶＤＤと電気的に接続され、フローティングディフュージョンＦＤが所定のレベルにリセットされる。
【００５５】
リセット期間が終了すると、次に、ＡＺ期間、Ｐ相準備期間を経て、Ｐ相期間となる。Ｐ相期間においては、リセットされた画素に蓄積されている電荷量に応じたアナログ電圧をデジタル値に変換するリセットレベル取得動作が実行される。
【００５６】
具体的には、処理対象画素のリセットトランジスタＴＲ２と転送トランジスタＴＲ１に、それぞれ、上述したリセットオフ電圧に相当するリセットパルス、上述した転送オフ電圧に相当する転送パルス、を印加する。一方、選択トランジスタＴＲ４に対しては、上述した選択オン電圧に相当する選択パルスを印加する。
【００５７】
これにより、処理対象の画素のリセットトランジスタＴＲ２と転送トランジスタＴＲ１はオフ状態となり、選択トランジスタＴＲ４はオン状態となる。このとき、電圧Ｖｖｓｌは、リセットされた直後のフローティングディフュージョンＦＤにおける電圧を、増幅トランジスタＴＲ３にて増幅した電圧となる。
【００５８】
このとき、比較器３１は、参照信号Ｖｒａｍｐと電圧Ｖｖｓｌとを入力され、参照信号Ｖｒａｍｐと電圧Ｖｖｓｌとの大小関係に応じた比較出力Ｖｃｏを出力する。電圧Ｖｖｓｌは、ＡＤ変換の対象画素に接続されている垂直信号線ＶＳＬの電圧であり、参照信号Ｖｒａｍｐは、所定の基準値を初期値として、ＡＤ変換が開始から終了までの一定期間に時間の経過と共に初期値から徐々に変化する電圧である。
【００５９】
比較出力Ｖｃｏは、参照信号Ｖｒａｍｐと電圧Ｖｖｓｌとが交差して大小関係が反転すると、ハイレベルとローレベルの間で変化する。図４に示す例では、比較出力Ｖｃｏは、参照信号Ｖｒａｍｐが電圧Ｖｖｓｌに比べて大きい場合はハイレベルの電圧となり、参照信号Ｖｒａｍｐが電圧Ｖｖｓｌに比べて小さい場合はローレベルの電圧となる。このようにして生成される比較出力Ｖｃｏは、カウンタ３２に入力される。
【００６０】
カウンタ３２は、参照信号Ｖｒａｍｐと電圧Ｖｖｓｌとが交差して大小関係が反転するまでの期間にカウントを行う。すなわち、本実施形態において、カウンタ３２は、Ｐ相期間において比較出力Ｖｃｏがハイレベルとなる期間においてカウントを行い、比較出力Ｖｃｏがローレベルの場合にはカウントを行わない。
【００６１】
これにより、カウンタ３２は、Ｐ相期間のＡＤ変換を開始してから、比較出力Ｖｃｏと参照信号Ｖｒａｍｐとが交差する前までの時間をカウントすることができる。このカウント値は、リセット状態の画素に蓄積された電荷に相当するデジタル値となる。なお、上述したように、Ｐ相期間において、カウンタ３２はダウンカウントを行う。
【００６２】
Ｐ相期間が終了すると、参照信号Ｖｒａｍｐを初期値に戻す等のためのＤ相準備期間を経た後、Ｄ相期間において、フォトダイオードＰＤが受光量に応じて生成する電荷量に応じた電圧（アナログ電圧）をデジタル値に変換する信号電圧レベル取得動作が実行される。
【００６３】
具体的には、処理対象の画素のリセットトランジスタＴＲ２に、上述したリセットオフ電圧に相当するリセットパルスを印加する。さらに、転送トランジスタＴＲ１には上述した転送オフ電圧に相当する転送パルスを印加し、選択トランジスタＴＲ４には上述した選択オン電圧に相当する選択パルスを印加する。
【００６４】
これにより、処理対象の画素のリセットトランジスタＴＲ２はオフ状態となり、転送トランジスタＴＲ１と選択トランジスタＴＲ４はオン状態となる。このとき、フローティングディフュージョンＦＤには、フォトダイオードＰＤが受光量に応じて生成した電荷が転送され、電圧Ｖｖｓｌは、このフローティングディフュージョンＦＤの電圧を増幅トランジスタＴＲ３が増幅した電圧となる。
【００６５】
このとき、比較器３１は、上述したＰ相期間と同様に、参照信号Ｖｒａｍｐと電圧Ｖｖｓｌとを入力されている。比較器３１は、参照信号Ｖｒａｍｐと電圧Ｖｖｓｌとの大小関係に応じた電圧を出力する。比較出力Ｖｃｏは、参照信号Ｖｒａｍｐと電圧Ｖｖｓｌとがクロスして大小関係が反転すると、ハイレベルとローレベルの間で変化する。
【００６６】
カウンタ３２は、Ｐ相期間と同様に、参照信号Ｖｒａｍｐと電圧Ｖｖｓｌとが交差して大小関係が反転するまでの期間にカウントを行う。すなわち、本実施形態において、カウンタ３２は、Ｄ相期間において比較出力Ｖｃｏがハイレベルとなる期間においてカウントを行い、比較出力Ｖｃｏがローレベルの場合にはカウントを行わない。
【００６７】
これにより、カウンタ３２は、Ｄ相期間のＡＤ変換を開始してから比較出力Ｖｃｏと参照信号Ｖｒａｍｐとが交差する前までの時間をカウントすることができる。このときのカウント値は、フォトダイオードＰＤが受光量に応じて生成する電荷量に相当するデジタル値である。なお、上述したように、Ｄ相期間において、カウンタ３２はＰ相期間と逆のアップカウントを行う。
【００６８】
また、カウンタ３２は、Ｄ相期間においては、Ｐ相期間のカウント結果を初期値としてカウントを行う。これにより、Ｄ相期間の終了時にカウンタ３２が保持するカウント値は、フォトダイオードＰＤが受光量に応じて生成する電荷に応じた電圧に相当するカウント値から、リセット状態の画素に蓄積された電荷に応じた電圧に相当するカウント値を差し引いたデジタル値となる。すなわち、カウンタ３２の保持する値は、いわゆる相関２重サンプリングによって固定ノイズ成分を除去された値になる。
【００６９】
このようにしてカウンタ３２に生成されたデジタル値は、通信・タイミング制御部６０の制御によりラッチ３３に転送され、比較器３１やカウンタ３２において次の画素値をＡＤ変換している間に、水平駆動部５０ａ，５０ｂによって水平信号線Ｌｔｒｆを介して順次に信号処理部７０へ出力される。図４に示す例では、次の画素値のＡＤ変換期間のリセット期間において水平駆動部５０ａ，５０ｂから転送指示Ｓｔが入力され、Ｐ相期間やＤ相期間を実行している間にデータ転送が行われる。
【００７０】
図５は、複数フレームの並行出力を説明する図である。同図には、２フレームを並行出力する例を示してあり、第１フレームＦ１の出力期間と第２フレームＦ２の出力期間とが一部重複する出力重複期間が存在している、同図には、第１フレームＦ１の後半部分と第２フレームＦ２の前半部分とが一部重複する例を示してある。
【００７１】
重複出力期間においては、図６に示すように、ある画素列ＰＬに含まれる１つの画素ＰＸ１と他の画素ＰＸ２とが同時に信号を出力する。このとき、本実施形態に係る技術を適用する前であれば、一方の画素ＰＸ１は第１フレームＦ１を構成する信号Ｓ１を出力し、他方の画素ＰＸ２からは第２フレームＦ２を構成する信号Ｓ２を出力する。画素ＰＸ１は垂直信号線ＶＳＬａ〜ＶＳＬｄの何れか（図では垂直信号線ＶＳＬｂ）に接続され、画素ＰＸ２は垂直信号線ＶＳＬａ〜ＶＳＬｄの他の何れか（図では垂直信号線ＶＳＬａ）に接続されている。なお、本実施形態において、画素ＰＸ１は第１画素を構成し、画素ＰＸ２は第２画素を構成する。
【００７２】
画素ＰＸ１と画素ＰＸ２は、互いに異なる垂直信号線に接続されているため、当然ながら垂直信号線へ出力される信号が直接に重複することは無いが、接続先の垂直信号線の間の容量性カップリングにより互いに信号が影響し合うことはある。この影響が許容値を超えると、重複出力期間中に画素ＰＸ１，ＰＸ２から出力された信号に基づいて描画される画像において、一方のフレームが他方のフレームに影響して映り込み等の不具合が発生することになる。なお、垂直信号線間の容量性カップリングによる影響は、垂直信号線の間にシールド配線を設けることである程度低減することは可能であるが完全に抑制することは難しい。
【００７３】
本実施形態では、画素ＰＸ１が接続された垂直信号線と画素ＰＸ２が接続された垂直信号線の間の容量性カップリングが一定値を超える場合に、画素ＰＸ２から垂直信号線への出力を無効化し、当該容量性カップリングが一定値未満の場合には画素ＰＸ２から垂直信号線への出力を許容する構成を採用している。
【００７４】
基準となる容量性カップリングの閾値の基準は様々であるが、例えば、垂直信号線ＶＳｌａと垂直信号線ＶＳＬｄのように間に１以上の所定本数の前記信号線又はシールド線が介在する場合は容量性カップリングが一定値未満とし、垂直信号線ＶＳｌａと垂直信号線ＶＳＬｄのように間に１以上の所定本数の前記信号線又はシールド線が介在しない場合は容量性カップリングが一定値を超えるものとする。以下では一例として、図６に示す垂直信号線ＶＳＬａと垂直信号線ＶＳＬｄは容量性カップリングが一定値未満、図６に示すその他の垂直信号線の組み合わせについては容量性カップリングが一定値を超えるものとして説明を行う。
【００７５】
具体的には、画素ＰＸ１と画素ＰＸ２が垂直信号線ＶＳＬａ，ＶＳＬｂにそれぞれ接続されている場合、画素ＰＸ１から垂直信号線ＶＳＬａへの出力については許容し、画素ＰＸ２から垂直信号線ＶＳＬｂへの出力については無効化する。また、画素ＰＸ１と画素ＰＸ２が垂直信号線ＶＳＬａ，ＶＳＬｄにそれぞれ接続されている場合、画素ＰＸ１及び画素ＰＸ２から垂直信号線ＶＳＬａ，ＶＳＬｄへの出力をいずれも許容する。
【００７６】
以下、図７，図８に即してより具体的に説明する。
【００７７】
図７，図８に示す例では、画素列ＰＬは列状に並設された複数の画素Ｐ１〜Ｐｎを含んで構成され、画素列ＰＬの並設方向に沿って延びるように垂直信号線ＶＳＬａ〜ＶＳＬｄが設けられている。画素Ｐ１〜Ｐｎは、垂直信号線ＶＳＬａ〜ＶＳＬｄの何れか１つに接続されており、垂直信号線ＶＳＬａ〜ＶＳＬｄに対して万遍なく接続されている。垂直信号線は、Ｌ１〜ＶＳＬｄの順に並設されている。
【００７８】
第１フレームＦ１の出力画素と第２フレームＦ２の出力画素とは、第ｋ出力期間の時刻ｔ１、ｔ２、ｔ３、ｔ４において出力タイミングが重複している。
【００７９】
時刻ｔ１は、画素ＰＸ２に相当する画素Ｐ１が第２フレームＦ２の信号を出力し、画素ＰＸ１に相当する画素Ｐｎ−３が第１フレームＦ１の信号を出力するタイミングである。画素Ｐ１が接続されている垂直信号線ＶＳＬａと画素Ｐｎ−３が接続されている垂直信号線ＶＳＬｂは隣り合って設けられているため、画素Ｐｎ−３から垂直信号線ＶＳＬｂへの出力を許容し、画素Ｐ１から垂直信号線ＶＳＬａへの出力を無効化する。
【００８０】
時刻ｔ２は、画素ＰＸ２に相当する画素Ｐ２が第２フレームＦ２の信号を出力し、画素ＰＸ１に相当する画素Ｐｎ−２が第１フレームＦ１の信号を出力するタイミングである。画素Ｐ２が接続されている垂直信号線ＶＳＬｂと画素Ｐｎ−２が接続されている垂直信号線ＶＳＬｃは隣り合って設けられているため、画素Ｐｎ−２から垂直信号線ＶＳＬｃへの出力を許容し、画素Ｐ３から垂直信号線ＶＳＬｂへの出力を無効化する。
【００８１】
時刻ｔ３は、画素ＰＸ２に相当する画素Ｐ３が第２フレームＦ２の信号を出力し、画素ＰＸ１に相当する画素Ｐｎ−１が第１フレームＦ１の信号を出力するタイミングである。画素Ｐ３が接続されている垂直信号線ＶＳＬｃと画素Ｐｎ−１が接続されている垂直信号線ＶＳＬｄは隣り合って設けられているため、画素Ｐｎ−１から垂直信号線ＶＳＬｄへの出力を許容し、画素Ｐ３から垂直信号線ＶＳＬｃへの出力を無効化する。
【００８２】
時刻ｔ４は、画素ＰＸ２に相当する画素Ｐ４が第２フレームＦ２の信号を出力し、画素ＰＸ１に相当する画素Ｐｎが第１フレームＦ１の信号を出力するタイミングである。画素Ｐ４が接続されている垂直信号線ＶＳＬｄと画素Ｐｎが接続されている垂直信号線ＶＳＬａは隣接しない位置関係で設けられているため、画素Ｐｎから垂直信号線ＶＳＬａへの出力を許容し、画素Ｐ４から垂直信号線ＶＳＬａへの出力も許容する。
【００８３】
ここで、図９を参照して、画素ＰＸ２から垂直信号線への出力を無効化する方法を説明する。この無効化は、Ｐ相期間及びＤ相期間の少なくとも一部において行われ、例えば、Ｐ相期間とＤ相期間の少なくとも一方を含む信号出力期間中に行われる。
【００８４】
図９は、信号線Ｌｒｓｔを通じて画素ＰＸ２のリセットトランジスタＴＲ２のゲートに入力されるリセット信号Ｖｒｓｔを用いた無効化を説明する図である。同図には、画素ＰＸ２を無効化する際に用いるリセット信号のバリエーションとしてリセット信号Ｖｒｓｔ１，Ｖｒｓｔ２，Ｖｒｓｔ３、及び、各リセット信号Ｖｒｓｔ１，Ｖｒｓｔ２，Ｖｒｓｔ３の入力時の垂直信号線の電圧Ｖｖｓｌ１，Ｖｖｓｌ２，Ｖｖｓｌ３を示してある。なお、同図には、出力を無効化しない場合（出力を許容する場合）の通常のリセット信号Ｖｒｓｔ及びこのリセット信号Ｖｒｓｔの入力時の垂直信号線ＶＳＬの電圧Ｖｖｓｌも併記してある。
【００８５】
リセット信号Ｖｒｓｔ１は、Ｐ相期間及びＤ相期間の双方を通じて画素ＰＸ２からの出力を無効化するリセット信号の例である。具体的には、リセット信号Ｖｒｓｔ１は、画素ＰＸ２のリセット期間の開始後、Ｄ相期間の終了までの間、画素ＰＸ２のリセットを継続的に行う信号となっている。これにより、画素ＰＸ２が接続された垂直信号線の電圧Ｖｖｓｌ１は、Ｐ相期間及びＤ相期間の双方を通じてリセット電圧に維持される。
【００８６】
このようなリセット信号Ｖｒｓｔ１を用いることで、Ｐ相期間及びＤ相期間の双方を通じて総合的に、画素ＰＸ２から垂直信号線へ出力される電圧が、画素ＰＸ１から垂直信号線へ出力される信号に影響することを防止できる。
【００８７】
まず、Ｐ相期間において画素ＰＸ２からの出力を無効化すると、具体的には、次のようなメリットがある。すなわち、画素ＰＸ２へ高輝度光が入射してフォトダイオードから電荷が溢れて発生するブルーミングにより、リセット期間に行うリセット動作では画素ＰＸ２のフローティングディフュージョンＦＤの電圧をリセットできない場合がある。
【００８８】
この場合、画素ＰＸ２から垂直信号線へリセット電圧を出力すべきＰ相期間中に、高輝度光の信号電圧が垂直信号線へ出力されてしまう。この問題に対処するべく、従来、アナログダミー画素をつかってＡＺ期間においては垂直信号線の電圧をクランプし、Ｐ相期間においては垂直信号線の電圧のクランプを解除し、その状態でＰ相期間がフルカウントした場合にはブルーミングと判定して適切な信号値に置換する処理を行っていた。すなわち、従来、画素ＰＸ２の出力値については適切な信号に修正されていた。
【００８９】
しかしながら、Ｐ相期間中に画素ＰＸ２から垂直信号線へ出力される電圧は、画素ＰＸ１から垂直信号線へ出力されるリセット電圧に対しても上述した容量性カップリングによって影響を与えてしまい、画素ＰＸ１の出力信号の基準であるリセット電圧を低く判定してしまう可能性が有る。画素ＰＸ１のリセット信号が正常な値よりも低く判定されると、第１フレームＦ１の画像に黒沈みが発生する。そこで、容量性カップリングが一定値を超える場合に、Ｐ相期間において画素ＰＸ２からの出力を無効化することで、第１フレームＦ１の画像に発生する黒沈みを防止することができる。
【００９０】
また、Ｄ相期間において画素ＰＸ２からの出力を無効化すると、第１フレームＦ１と第２フレームＦ２の間の干渉により発生する第１フレームＦ１の色ずれ及び第２フレームＦ２の色ずれを抑制できるメリットがある。すなわち、画素ＰＸ２から垂直信号線へ出力される信号電圧と、画素ＰＸ１から垂直信号線へ出力される信号電圧とは、上述した容量性カップリングによって相互に影響し合う。そこで、容量性カップリングが一定値を超える場合に、Ｄ相期間において画素ＰＸ２からの出力を無効化することで、このような第１フレームＦ１の画像に発生する色ずれを防止することができる。
【００９１】
リセット信号Ｖｒｓｔ２は、Ｐ相期間において画素ＰＸ２からの出力を無効化するリセット信号の１例である。具体的には、リセット信号Ｖｒｓｔ２は、画素ＰＸ２のリセット期間の開始後、Ｐ相期間の終了までの間、画素ＰＸ２のリセットを継続的に行う信号である。
【００９２】
このリセット信号Ｖｒｓｔ２を用いることで、画素ＰＸ２が接続された垂直信号線の電圧Ｖｖｓｌ２は、Ｐ相期間においてリセット電圧に維持される。よって、Ｐ相期間に画素ＰＸ２から垂直信号線へ出力される電圧が画素ＰＸ１から垂直信号線へ出力される信号に影響することを防止できる。
【００９３】
リセット信号Ｖｒｓｔ３は、Ｄ相期間において画素ＰＸ２からの出力を無効化するリセット信号の１例である。具体的には、リセット信号Ｖｒｓｔ３は、画素ＰＸ２のＤ相期間の開始後、Ｄ相期間の終了までの間、画素ＰＸ２のリセットを継続的に行う信号である。
【００９４】
このリセット信号Ｖｒｓｔ３を用いることで、画素ＰＸ２が接続された垂直信号線の電圧Ｖｖｓｌ３は、Ｄ相期間においてリセット電圧に維持される。よって、Ｄ相期間に画素ＰＸ２から垂直信号線へ出力される電圧が画素ＰＸ１から垂直信号線へ出力される信号に影響することを防止できる。
【００９５】
図１０は、各垂直信号線に接続された電圧クランプ回路ＣＬａ〜ＣＬｄを用いた無効化を説明する図である。画素ＰＸ２を無効化する電圧クランプ回路ＣＬａ〜ＣＬｄのオン期間のバリエーションは、上述したリセット信号のオン期間と同様であり、その際の垂直信号線の電圧Ｖｖｓｌ１，Ｖｖｓｌ２，Ｖｖｓｌ３も同様である。
【００９６】
電圧クランプ回路ＣＬａ〜ＣＬｄは、例えばＭＯＳトランジスタを用いたソースフォロワ回路により構成される。このＭＯＳトランジスタは、ドレインが定電圧源に接続され、ソースが垂直信号線に接続され、ゲートへの入力によりオン／オフ切替わる。電圧クランプ回路ＣＬａ〜ＣＬｄは、ＭＯＳトランジスタがターンオンすると垂直信号線を定電圧源の電圧にクランプし、ＭＯＳトランジスタがターンオフすると垂直信号線の電圧から切り離される。
【００９７】
電圧クランプ回路ＣＬａ〜ＣＬｄは、垂直信号線の電圧をクランプするために専用に設けてもよいし、固体撮像素子が従来有する構成を利用して実現してもよい。具体的には、第１フレームＦ１や第２フレームＦ２の画像を構成する画素以外の画素（例えば、有効なオプティカルブラック画素、無効なオプティカルブラック画素、有効画素領域の不使用画素、等）を用いてもよい。この場合、上述したリセット電圧Ｖｒｓｔ１，Ｖｒｓｔ２，Ｖｒｓｔ３と同様のリセット電圧を、電圧クランプ回路ＣＬａ〜ＣＬｄとして用いる画素に入力する。また、アナログダミー領域に予め設けてある電圧クランプ回路ＣＬａ〜ＣＬｄと同様のソースフォロワ回路を利用してもよい。
【００９８】
なお、画素ＰＸ１及び画素ＰＸ２に接続されていない他の垂直信号線については、例えばハイインピーダンス状態とする。当該他の垂直信号線をハイインピーダンス状態とすることで、画素ＰＸ１及び画素ＰＸ２に接続された垂直信号線の電圧が、画素ＰＸ１や画素ＰＸ２のフローティングディフュージョンの電圧と略一致するまでの時間を短縮できる。
【００９９】
逆に、画素ＰＸ１及び画素ＰＸ２に接続されていない他の垂直信号線について、例えばローインピーダンス状態としてもよい。当該他の垂直信号線をローインピーダンス状態とすることで、画素ＰＸ１と画素ＰＸ２の双方が垂直信号線へ信号出力する際に、当該他の垂直信号線が、画素ＰＸ１に接続された垂直信号線と画素ＰＸ２に接続された垂直信号線との間で、容量性カップリングの影響を緩和するシールドとして機能する。これにより、黒沈み防止効果や色ずれ防止効果がより向上する。
【０１００】
なお、上述した実施形態では、高解像度の第１フレームＦ１を先に撮像し、低解像度の第２フレームＦ２を後で撮像する例を説明したが、先に撮像する第１フレームＦ１が低解像度、後で撮像する第２フレームＦ２が高解像度であってもよい。解像度が互いに異なる第１フレームＦ１と第２フレームＦ２の利用態様は様々であり、例えば、第２フレームＦ２はフラッシュの瞬間を撮像して輝度情報のみ利用し、第１フレームＦ１から実際の絵作りに用いる色情報を取得する利用法が考えられる。また、第２フレームＦ２で出力を許容する画素を像面位相差画素とし、実際の絵作りに用いる色情報及び輝度情報は第１フレームＦ１から取得する利用法も考えられる。また、第２フレームＦ２として得られる低解像度のデータはプレビュー画像として用い、第１フレームＦ１として得られる高解像のデータを保存する利用法も考えられる。また、第１フレームＦ１と第２フレームＦ２の一方が画素部１０の有効画素領域全体である必要は無く、第１フレームＦ１と第２フレームＦ２の少なくとも一方が画素部１０の有効画素領域の一部範囲（第１フレームＦ１と第２フレームＦ２とで少なくとも一部が重複）の画素から取得されたデータにより構成されてもよい。
【０１０１】
（Ｂ）第２の実施形態： 
図１１は、固体撮像素子を備える撮像装置２００の構成を示すブロック図である。同図に示す撮像装置２００は、電子機器の一例である。
【０１０２】
なお、本明細書において、撮像装置とは、デジタルスチルカメラやデジタルビデオカメラ等の撮像装置や、撮像機能を有する携帯電話機などの携帯端末装置など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般を指す。むろん、画像取込部に固体撮像装置を用いる電子機器には、画像読取部に固体撮像装置を用いる複写機も含まれる。また、撮像装置は、上述した電子機器に搭載するために固体撮像素子を含めてモジュール化されたモジュールであってもよい。
【０１０３】
図１１において、撮像装置２００は、レンズ群を含む光学系２１１、固体撮像素子１００、ＤＳＰ２１３（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、フレームメモリ２１４、表示装置２１５、記録装置２１６、操作系２１７、電源系２１８及び制御部２１９を備えている。
【０１０４】
ＤＳＰ２１３、フレームメモリ２１４、表示装置２１５、記録装置２１６、操作系２１７、電源系２１８及び制御部２１９は、通信バスを介して、互いにデータや信号を送受信できるように接続されている。
【０１０５】
光学系２１１は、被写体からの入射光（像光）を取り込んで固体撮像素子１２の撮像面上に結像する。固体撮像素子１２は、光学系２１１によって撮像面上に結像された入射光の受光量に応じた電気信号を画素単位で生成し、画素信号として出力する。この画素信号はＤＳＰ２１３に入力され、適宜に各種の画像処理を行った後、フレームメモリ２１４に記憶されたり、記録装置２１６の記録媒体に記録されたり、表示装置２１５に出力されたりする。
【０１０６】
表示装置２１５は、液晶表示装置や有機ＥＬ(ｅｌｅｃｔｒｏ  ｌｕｍｉｎｅｓｃｅｎｃｅ)表示装置等のパネル型表示装置からなり、固体撮像素子１２によって撮像された動画や静止画、その他の情報を表示する。記録装置２１６は、固体撮像素子１２によって撮像された動画や静止画を、ＤＶＤ(Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ)やＨＤ（Ｈａｒｄ  Ｄｉｓｋ）、半導体メモリ等の記録媒体に記録する。
【０１０７】
操作系２１７は、ユーザから各種の操作を受け付けるものであり、ユーザの操作に応じた操作命令を通信バスを介して各部２１３，２１４，２１５，２１６，２１８，２１９へ送信する。電源系２１８は、駆動電源となる各種の電源電圧を生成して供給対象（各部２１２，２１３，２１４，２１５，２１６，２１７，２１９）へ適宜に供給する。
【０１０８】
制御部２１９は、演算処理を行うＣＰＵや撮像装置２００の制御プログラムを記憶するＲＯＭ、ＣＰＵのワークエリアとして機能するＲＡＭ、等を備えている。制御部２１９は、ＲＡＭをワークエアリアとして利用しつつＲＯＭに記憶されている制御プログラムをＣＰＵが実行することにより、通信バスを介して各部２１３，２１４，２１５，２１６，２１７，２１８を制御する。また、制御部２１９は、不図示のタイミングジェネレータを制御して各種のタイミング信号を生成させ、各部へ供給する制御を行ったりする。
【０１０９】
なお、本技術は上述した各実施形態に限られず、上述した各実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した各実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本技術の技術的範囲は上述した実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【０１１０】
そして、本技術は、以下のような構成を取ることができる。
【０１１１】
（１）
複数の画素を列状に並設した画素列と、
前記画素列を構成する画素の出力に用いられる並設された３本以上の信号線と、
前記画素が前記信号線に出力するアナログ電圧をデジタル値に変換するＡＤ変換部と、
を備え、
前記画素列が含む第１画素と第２画素は、接続先の信号線が互いに異なり、信号線へのアナログ電圧出力タイミングが一致し、
前記第１画素の接続先である前記信号線と前記第２画素の接続先である前記信号線の間に１以上の所定本数の前記信号線又はシールド線が介在しない場合、前記第１画素から前記信号線への出力を許容し、前記第２画素から前記信号線への出力を無効化し、
前記第１画素の接続先である前記信号線と前記第２画素の接続先である前記信号線の間に前記所定本数以上の前記信号線又はシールド線が介在する場合、前記第１画素及び前記第２画素から前記信号線への出力をいずれも許容する、固体撮像素子。
【０１１２】
（２）
前記第２画素から前記信号線へのリセット電圧の出力期間及び前記第２画素から前記信号線への信号電圧の出力期間の少なくとも一部において前記第２画素のフローティングディフュージョンをリセットすることにより前記第２画素から前記信号線への出力を無効化する、
（１）に記載の固体撮像素子。
【０１１３】
（３）
前記第２画素の接続先の信号線を定電圧源に接続することにより前記第２画素から前記信号線への出力を無効化する、
（１）に記載の固体撮像素子。
【０１１４】
（４）
前記第２画素から前記信号線へのリセット電圧の出力を無効化する、
（１）〜（３）の何れか１つに記載の固体撮像素子。
【０１１５】
（５）
前記第２画素のフローティングディフュージョンがリセットされた後、当該フローティングディフュージョンのリセット電位の前記信号線への出力が終了するまでの間、前記第２画素から前記信号線への出力を継続的に無効化する、
（４）に記載の固体撮像素子。
【０１１６】
（６）
前記第２画素から前記信号線への信号電圧の出力を無効化する、
（１）〜（４）の何れか１つに記載の固体撮像素子。
【０１１７】
（７）
前記第２画素のフローティングディフュージョンがリセットされた後、当該フローティングディフュージョンへ転送された信号電圧の前記信号線への出力が終了するまでの間、前記第２画素から前記信号線への出力を継続的に無効化する、
（６）に記載の固体撮像素子。
【０１１８】
（８）
前記第１画素及び前記第２画素に接続された前記信号線を除く前記信号線がハイインピーダンスに制御されている、
（１）〜（７）の何れか１つに記載の固体撮像素子。
【０１１９】
（９）
前記第１画素及び前記第２画素に接続された前記信号線を除く前記信号線がローインピーダンスに制御されている、
（１）〜（７）の何れか１つに記載の固体撮像素子。
【０１２０】
（１０）
複数の画素を列状に並設した画素列と、前記画素列を構成する画素の出力に用いられる並設された３本以上の信号線と、前記画素が前記信号線に出力するアナログ電圧をデジタル値に変換するＡＤ変換部と、を備え、前記画素列が含む第１画素と第２画素は、接続先の信号線が互いに異なり、信号線へのアナログ電圧の出力タイミングが一致している、固体撮像素子の制御方法であって、
前記第１画素の接続先である前記信号線と前記第２画素の接続先である前記信号線の間に１以上の所定本数の前記信号線又はシールド線が介在しない場合、前記第１画素から前記信号線への出力を許容し、前記第２画素から前記信号線への出力を無効化する工程と、
前記第１画素の接続先である前記信号線と前記第２画素の接続先である前記信号線の間に前記所定本数以上の前記信号線又はシールド線が介在する場合、前記第１画素及び前記第２画素から前記信号線への出力をいずれも許容する工程と、
を含んで構成される固体撮像素子の制御方法。
【符号の説明】
【０１２１】
１０…画素部、２０…垂直駆動部、３０ａ，３０ｂ…アナログデジタル変換部（ＡＤ変換部）、３１…比較器、３２…カウンタ、３３…ラッチ、４０…参照信号生成部、５０ａ，５０ｂ…水平駆動部、６０…タイミング制御部、７０…信号処理部、１００…固体撮像素子、２００…撮像装置、２１１…光学系、２１２…固体撮像素子、２１３…ＤＳＰ、２１４…フレームメモリ、２１５…表示装置、２１６…記録装置、２１７…操作系、２１８…電源系、２１９…制御部、ＣＬａ〜ＣＬｄ…電圧クランプ回路、Ｆ１…第１フレーム、Ｆ２…第２フレーム、ＦＤ…フローティングディフュージョン、ＨＳＬｎ…画素駆動線、Ｌｒｓｔ…信号線、Ｌｓｅｌ…信号線、Ｌｔｒｆ…水平信号線、Ｌｔｒｇ…信号線、Ｐ１〜Ｐｎ，ＰＸ１，ＰＸ２…画素、ＰＤ…フォトダイオード、ＰＬ…画素列、Ｓｔ…転送指示、Ｔ１…入力端子、Ｔ２…入力端子、Ｔ３…出力端子、ＴＲ１…転送トランジスタ、ＴＲ２…リセットトランジスタ、ＴＲ３…増幅トランジスタ、ＴＲ４…選択トランジスタ、ＶＤＤ…定電圧源、ＶＳＬ，ＶＳＬｍ，ＶＳＬａ，ＶＳＬｂ，ＶＳＬｃ，ＶＳＬｄ…垂直信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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