(57)【要約】【課題】実効的なコンタクト面積を大きくし、コンタクト毎の電流成分の不均一を抑制することができる抵抗素子を提供する。【解決手段】抵抗長方向、及び抵抗長方向に直交する抵抗幅方向が定義される矩形形状の抵抗層３ａと、抵抗長方向に沿って定義される抵抗層３ａの一端側に配置された第１外側コンタクト６１ａ〜６１ｄ及び第１内側コンタクト６２ａ〜６２ｄと、抵抗長方向に沿って定義される抵抗層３ａの他端側に配置された第２外側コンタクト６４ａ〜６４ｄ及び第２内側コンタクト６３ａ〜６３ｄとを備え、抵抗長方向の対比において、第１内側コンタクト６２ａ〜６２ｄの配置位置と、第２内側コンタクト６３ａ〜６３ｄの配置位置がずれており、第１内側コンタクト６２ａ〜６２ｄが第２外側コンタクト６４ａ〜６４ｄと対向し、第２内側コンタクト６３ａ〜６３ｄが第１外側コンタクト６１ａ〜６１ｄと対向する。【選択図】図６
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【特許請求の範囲】
【請求項１】
抵抗長方向、及び該抵抗長方向に直交する抵抗幅方向が定義される矩形形状の抵抗層と、
前記抵抗長方向に沿って定義される前記抵抗層の一端側に配置された第１外側コンタクトと、
前記第１外側コンタクトよりも前記抵抗長方向に沿って中心側となる前記一端側に配置された第１内側コンタクトと、
前記抵抗長方向に沿って定義される前記抵抗層の他端側に配置された第２外側コンタクトと、
前記第２外側コンタクトよりも前記抵抗長方向に沿って中心側となる前記他端側に配置された第２内側コンタクト
とを備え、前記抵抗長方向の対比において、
前記第１内側コンタクトの配置位置と、前記第２内側コンタクトの配置位置がずれており、
前記第１内側コンタクトが前記第２外側コンタクトの少なくとも一部と対向し、
前記第２内側コンタクトが前記第１外側コンタクトの少なくとも一部と対向することを特徴とする抵抗素子。
【請求項２】
前記第１内側コンタクトと前記第２外側コンタクトが対向する距離と、前記第２内側コンタクトと前記第１外側コンタクトが対向する距離が等しいことを特徴とする請求項１に記載の抵抗素子。
【請求項３】
前記第１内側コンタクト、前記第２内側コンタクト、前記第１外側コンタクト及び前記第２外側コンタクトのそれぞれが、前記抵抗幅方向に複数配列され、
前記抵抗長方向の対比において、
前記第１内側コンタクトの前記抵抗幅方向の配列位置と、前記第２内側コンタクトの前記抵抗幅方向の配列位置がずれており、
前記第１内側コンタクトの前記抵抗幅方向の配列位置が前記第２外側コンタクトの前記抵抗幅方向の配列位置と対向し、
前記第２内側コンタクトの前記抵抗幅方向の配列位置が前記第１外側コンタクトの前記抵抗幅方向の配列位置と対向することを特徴とする請求項１又は２に記載の抵抗素子。
【請求項４】
前記第１内側コンタクト及び前記第２内側コンタクトが、前記抵抗幅方向に複数配列され、
前記抵抗長方向の対比において、
前記第１内側コンタクトの前記抵抗幅方向の配列位置と、前記第２内側コンタクトの前記抵抗幅方向の配列位置がずれており、
前記第１内側コンタクトの前記抵抗幅方向の配列位置が、前記抵抗幅方向に延伸するラインパターンをなす前記第２外側コンタクトの一部と対向し、
前記第２内側コンタクトの前記抵抗幅方向の配列位置が、前記抵抗幅方向に延伸するラインパターンをなす前記第１外側コンタクトの一部と対向することを特徴とする請求項１又は２に記載の抵抗素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子に関し、特に抵抗素子のコンタクト配置方法に関する。
【背景技術】
【０００２】
従来の抵抗素子として、薄膜の抵抗層に金属配線を接続した抵抗素子が知られている（特許文献１参照。）。特許文献１に記載された抵抗素子では、抵抗層と金属配線を接続するため、抵抗層上の絶縁膜にコンタクトを開孔し、金属材料を埋め込んで導通を取る。コンタクトは、一定のサイズに固定される等の加工ルールの制約を受ける。その制約の中で、コンタクト抵抗成分のバラツキの影響を少なくするため、多数のコンタクトを形成することが一般的に行われる。
【０００３】
特許文献１に記載された抵抗素子では、抵抗層の両端において、外側のコンタクトが内側のコンタクトの外側に隠れるように配置されている。しかしながら、抵抗層の抵抗値は、対向する距離が最も近い内側のコンタクト同士の間隔で決定される。このため、多数のコンタクトを形成しても、内側のコンタクトでは電流集中が発生する一方、外側のコンタクトでは電流成分が少なくなり、コンタクト毎の電流成分が不均一となる。この結果、製造バラツキの影響や、サージ電流に対する耐性が弱くなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２４９５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記課題に鑑み、本発明は、実効的なコンタクト面積を大きくし、コンタクト毎の電流成分の不均一を抑制することができる抵抗素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様は、抵抗長方向、及びこの抵抗長方向に直交する抵抗幅方向が定義される矩形形状の抵抗層と、抵抗長方向に沿って定義される抵抗層の一端側に配置された第１外側コンタクトと、第１外側コンタクトよりも抵抗長方向に沿って中心側となる一端側に配置された第１内側コンタクトと、抵抗長方向に沿って定義される抵抗層の他端側に配置された第２外側コンタクトと、第２外側コンタクトよりも抵抗長方向に沿って中心側となる他端側に配置された第２内側コンタクトとを備え、抵抗長方向の対比において、第１内側コンタクトの配置位置と、第２内側コンタクトの配置位置がずれており、第１内側コンタクトが第２外側コンタクトの少なくとも一部と対向し、第２内側コンタクトが第１外側コンタクトの少なくとも一部と対向する抵抗素子であることを要旨とする。
【発明の効果】
【０００７】
本発明によれば、実効的なコンタクト面積を大きくし、コンタクト毎の電流成分の不均一を抑制することができる抵抗素子を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る抵抗素子の一例を示す断面図である。
【図２】ドープド・ポリシリコンの温度係数とドーズ量との関係を表すグラフである。
【図３】本発明の実施形態に係る抵抗素子の一例を示す平面図である。
【図４】本発明の実施形態に係る抵抗素子の等価回路を追加した断面図である。
【図５】図５（ａ）及び図５（ｂ）は、本発明の実施形態に係る抵抗素子の等価回路である。
【図６】本発明の実施形態に係る抵抗素子のコンタクト配置の一例を示す平面図である。
【図７】比較例に係る抵抗素子のコンタクト配置を示す平面図である。
【図８】本発明の実施形態に係る抵抗素子のコンタクト配置の他の一例を示す平面図である。
【図９】本発明の実施形態に係る抵抗素子の適用例を示す回路図である。
【図１０】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための工程断面図である。
【図１１】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図１０に引き続く工程断面図である。
【図１２】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図１１に引き続く工程断面図である。
【図１３】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図１２に引き続く工程断面図である。
【図１４】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図１３に引き続く工程断面図である。
【図１５】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図１４に引き続く工程断面図である。
【図１６】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図１５に引き続く工程断面図である。
【図１７】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図１６に引き続く工程断面図である。
【図１８】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図１７に引き続く工程断面図である。
【図１９】本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図１８に引き続く工程断面図である。
【図２０】本発明の実施形態の第１の変形例に係る抵抗素子の一例を示す断面図である。
【図２１】本発明の実施形態の第２の変形例に係る抵抗素子の一例を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、本発明の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【００１０】
本発明の実施形態に係る抵抗素子は、図１に示すように、低比抵抗の半導体基板１と、半導体基板１上に配置された第１絶縁膜２ａ，２ｂと、第１絶縁膜２ａ，２ｂ上に配置された薄膜の抵抗層３ａ，３ｂを備える。この抵抗素子は、例えば絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のゲート抵抗として適用される。
【００１１】
半導体基板１の厚さは例えば３５０μｍ程度である。半導体基板１としては、ｎ型不純物を高濃度で添加したシリコン基板等の低比抵抗の基板が使用可能である。半導体基板１の抵抗成分は、抵抗層３ａ，３ｂの抵抗成分に対して無視できるレベルまで小さいことが好ましい。即ち、半導体基板１の抵抗成分は、抵抗層３ａ，３ｂの抵抗成分に対して１／１００以下程度であることが好ましい。半導体基板１の比抵抗は、例えば２ｍΩ・ｃｍ〜６０ｍΩ・ｃｍ程度としてもよい。なお、半導体基板１としては、ｐ型不純物を高濃度で添加したシリコン基板や、シリコン以外の半導体基板を使用してもよい。
【００１２】
第１絶縁膜２ａ，２ｂとしては、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）又はこれらの複合膜が使用可能である。第１絶縁膜２ａ，２ｂとしては、有機ケイ素系化合物のテトラエトキシシラン（ＴＥＯＳ）ガスを用いた化学気相成長（ＣＶＤ）法等による絶縁膜（ＴＥＯＳ膜）であってもよい。第１絶縁膜２ａ，２ｂの厚さは例えば８００ｎｍ程度である。第１絶縁膜２ａ，２ｂを厚くすることで寄生容量を低減することができる。
【００１３】
抵抗層３ａ，３ｂの厚さは例えば５００ｎｍ程度であり、抵抗層３ａ，３ｂのシート抵抗は例えば１５０Ω／□程度である。抵抗層３ａ，３ｂの抵抗値は、抵抗層３ａ，３ｂの幅（図１の奥行き方向）及び長さ（図１の左右方向）を調整することにより制御可能である。抵抗層３ａ，３ｂとしては、例えばｎ型のドープド・ポリシリコンが使用可能である。ｎ型のドープド・ポリシリコンは、多結晶シリコン（ポリシリコン）に燐（Ｐ）等のｎ型不純物をイオン注入することやＣＶＤ装置で多結晶シリコンを堆積中に添加することで形成可能である。
【００１４】
抵抗層３ａ，３ｂの温度係数は０ｐｐｍ／℃以下である（換言すれば、抵抗層３ａ，３ｂの温度係数が０であるか、又は抵抗層３ａ，３ｂが負の温度係数を有する）ことが好ましい。これにより、高温動作時の抵抗値の上昇を抑制することができる。例えば、本発明の実施形態に係る抵抗素子をＩＧＢＴのゲート抵抗に適用した場合には、ＩＧＢＴのオン時のロスを抑制することができる。ドープド・ポリシリコンの温度係数は、ポリシリコンに不純物をイオン注入するときのドーズ量を調整すること等で制御可能である。図２は、燐（Ｐ）をイオン注入することで形成されたｎ型のドープド・ポリシリコンの温度係数とドーズ量の関係を示す。例えば、ドーズ量を７．０×１０１５ｃｍ−２以下程度とすれば、ドープド・ポリシリコンの温度係数を０ｐｐｍ／℃以下程度にできる。なお、抵抗層３ａ，３ｂの温度係数は０ｐｐｍ／℃以下に必ずしも限定されず、抵抗層３ａ，３ｂが正の温度係数を有していてもよい。
【００１５】
なお、抵抗層３ａ，３ｂは、ｐ型のドープド・ポリシリコンであってもよい。ｐ型のドープド・ポリシリコンも、ホウ素（Ｂ）等のｐ型不純物をポリシリコンにイオン注入する等の手法で形成可能である。抵抗層３ａ，３ｂはドープド・ポリシリコンに限定されず、窒化タンタル（ＴａＮx）等の遷移金属の窒化物の膜や、クロム（Ｃｒ）−ニッケル（Ｎｉ）−マンガン（Ｍｎ）の順に積層された高融点金属膜の積層膜であってもよい。抵抗層３ａ，３ｂは、銀パラジウム（ＡｇＰｄ）や酸化ルテニウム（ＲｕＯ２）等の薄膜を使用してもよい。なお、図１に示した構造とは変わるが、抵抗層３ａ，３ｂを半導体表面に形成したｐ型拡散層又はｎ型拡散層で実現することも可能である。
【００１６】
第１絶縁膜２ａ，２ｂ及び抵抗層３ａ，３ｂを被覆するように第２絶縁膜（層間絶縁膜）４が配置されている。第２絶縁膜４の厚さは例えば１５００ｎｍ程度である。第２絶縁膜４としては、所謂「ＮＳＧ膜」と称される燐（Ｐ）やホウ素（Ｂ）を含まないシリコン酸化膜（ＳｉＯ２膜）、燐を添加したシリコン酸化膜（ＰＳＧ膜）、ホウ素を添加したシリコン酸化膜（ＢＳＧ膜）、燐及びホウ素を添加したシリコン酸化膜（ＢＰＳＧ膜）又はシリコン窒化膜（Ｓｉ３Ｎ４膜）の単層膜又はこれらのうちの複数種を選択して組み合わせた複合膜が採用可能である。例えば、第２絶縁膜４は、７７０ｎｍ程度のＮＳＧ膜と、６５０ｎｍ程度のＰＳＧ膜を積層した複合膜で構成できる。ＮＳＧ膜は抵抗バラツキを抑制する機能を有する。また、ＰＳＧ膜はワイヤボンディングの強度を確保する機能を有する。
【００１７】
第２絶縁膜４上には、一対の第１電極（表面電極）５ａ，５ｂ及び中継配線５ｃが配置されている。一方の第１電極５ａは第１絶縁膜２ａの上方に位置し、一方の第１電極５ａの端部の水平位置が抵抗層３ａの一端と深さ方向において重複する。他方の第１電極５ｂは第１絶縁膜２ｂの上方に位置し、他方の第１電極５ｂの端部の水平位置が抵抗層３ｂの一端と深さ方向において重複する。中継配線５ｃは、一対の第１電極５ａ，５ｂに挟まれるように、第１絶縁膜２ａの上方から第１絶縁膜２ｂの上方に亘って配置されている。
【００１８】
一方の第１電極５ａはコンタクト領域６ａを介して抵抗層３ａの一端に接続されている。抵抗層３ａの他端には、コンタクト領域６ｂを介して中継配線５ｃの一端（第１端部）である抵抗層接続端子が接続されている。他方の第１電極５ｂは、コンタクト領域６ｃを介して抵抗層３ｂの一端に接続されている。抵抗層３ｂの他端には、コンタクト領域６ｄを介して中継配線５ｃの別の一端（第２端部）である抵抗層接続端子が接続されている。中継配線５ｃの他端（第３端部）である基板接続端子は、コンタクト領域６ｅを介して半導体基板１に低接触抵抗でオーミック接続されている。半導体基板１の裏面には第２電極９が設けられている。即ち、抵抗層３ａ，３ｂが中継配線５ｃを介して半導体基板１に直列接続されて、一方の第１電極５ａと第２電極９との間を抵抗体とする縦型の抵抗素子を実現している。
【００１９】
一対の第１電極５ａ，５ｂ及び中継配線５ｃの厚さは例えば３μｍ程度である。一対の第１電極５ａ，５ｂ及び中継配線５ｃは、例えば１２０ｎｍ程度のバリアメタルとしてのチタン／窒化チタン（Ｔｉ／ＴｉＮ）、３μｍ程度のアルミニウム−シリコン（Ａｌ−Ｓｉ）、４５ｎｍ程度の反射防止膜としてのＴｉＮ／Ｔｉの積層膜で構成できる。Ａｌ−Ｓｉの代わりに、Ａｌや、Ａｌ−Ｃｕ−Ｓｉ、Ａｌ−Ｃｕ等のＡｌ合金等を使用してもよい。一対の第１電極５ａ，５ｂはそれぞれ電極パッドを構成する。一対の第１電極５ａ，５ｂには、アルミニウム（Ａｌ）等の金属からなる直径３００μｍ程度のボンディングワイヤ（図示省略）が接続される。
【００２０】
更に、第２絶縁膜４上にはガードリング層５ｄが配置されている。ガードリング層５ｄは、本発明の実施形態に係る抵抗素子を構成するチップの外周部分にリング状に配置されている。ガードリング層５ｄは、コンタクト領域６ｆ，６ｇを介して半導体基板１に接続されている。ガードリング層５ｄは、一対の第１電極５ａ，５ｂ及び中継配線５ｃと同じ材料からなる。ガードリング層５ｄは、チップの側面からの水分の侵入を防止する機能を有する。
【００２１】
一対の第１電極５ａ，５ｂ、中継配線５ｃ及びガードリング層５ｄ上には、保護膜（パッシベーション膜）７が配置されている。保護膜７としては、例えばＴＥＯＳ膜、Ｓｉ３Ｎ４膜、ポリイミド膜を順に積層した複合膜で構成できる。保護膜７には開口部７ａ，７ｂが設けられている。開口部７ａ，７ｂから露出する一対の第１電極５ａ，５ｂの部分がボンディングワイヤを接続可能なパッド領域となる。
【００２２】
図３に、本発明の実施形態に係る抵抗素子の平面図を示す。図３のＡ−Ａ方向から見た断面図が図１に対応する。本発明の実施形態に係る抵抗素子は、例えば、一対の第１電極５ａ，５ｂ及び中継配線５ｃが並ぶ方向を長手方向とする矩形形状の平面パターンを有する。本発明の実施形態に係る抵抗素子のチップサイズは例えば２．８ｍｍ×２．５ｍｍ程度である。図３に示すように、左側に配置した一方の第１電極５ａは長さＬ1、の矩形の平面パターンであり、右側に配置した他方の第１電極５ｂも相似形をなしている。一方の第１電極５ａと他方の第１電極５ｂは間隔Ｓ1で互いに平行に配置されている。例えば、一対の第１電極５ａ，５ｂの長さＬ1は２．０ｍｍ程度であり、幅Ｗ１は０．９ｍｍ程度であり、間隔Ｓ1は０．５ｍｍ以上程度である。図３に示すように、抵抗層３ａ，３ｂ及び中継配線５ｃも例えば図３の上下方向を長手方向とする矩形の平面パターンを有する。
【００２３】
中継配線５ｃの矩形形状の平面パターンは、チップの中心Ｃ１を通る直線Ｌ２上に設けられている。そして、抵抗層３ａ，３ｂ、一対の第１電極５ａ，５ｂ及び中継配線５ｃは、平面パターン上、チップの中心Ｃ１を通る直線Ｌ２に対して線対称となるように設けられている。即ち、抵抗層３ａ，３ｂ、一対の第１電極５ａ，５ｂ及び中継配線５ｃの平面パターンは、チップの中心Ｃ１に対して２回回転対称となる。これにより、本発明の実施形態に係る抵抗素子の実装時に１８０°回転して使用してもよく、組み立て作業が容易となる。
【００２４】
図１に示すように、半導体基板１の下面には第２電極（裏面電極）９が配置されている。第２電極９は、例えば金（Ａｕ）からなる単層膜や、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）の順で積層された金属膜で構成できる。第２電極９の最外層は、はんだ付け可能な材料で構成できる。第２電極９は金属板（図示省略）等にはんだ付け等により固定される。
【００２５】
図４は、図１に示した本発明の実施形態に係る抵抗素子の左側の断面構造に、その等価回路を重畳したものである。一方の第１電極５ａには端子１０１が接続され、第２電極９に端子１０２が接続されている。一方の第１電極５ａ下には第１絶縁膜２ａ及び第２絶縁膜４を誘電体とする寄生容量Ｃpadが形成される。抵抗層３ａ下には第１絶縁膜２ａを誘電体とする寄生容量Ｃpolyが形成される。一方の第１電極５ａの端部と中継配線５ｃと端部（抵抗層接続端子）の間の、保護膜７を誘電体層とする寄生容量Ｃｐｍｍは小さいため無視できる。
【００２６】
図４に示した等価回路を図５（ａ）に示す。抵抗層３ａ下の第１絶縁膜２ａを誘電体とする寄生容量Ｃpolyは、抵抗層３ａの抵抗Ｒpolyと並列接続とみなす。寄生容量Ｃpadと寄生容量Ｃpolyを合わせて、図４（ｂ）に示すように寄生容量Ｃparaとする。寄生容量Ｃparaのインピーダンスがチップ抵抗Ｒpolyより低いと、寄生容量Ｃparaを流れる電流ＩＣが支配的となり、発振してしまう。このため、寄生容量Ｃparaを計算し、要求される遮断周波数に対して確認する必要がある。発振を抑制する条件は、チップに流れる電流ＩPADがチップ抵抗Ｒpolyに流れる電流成分ＩＲと略等しい場合とする。ローパスフィルタの式は以下の通りである：
ｆｃ＝１／（２πＣparaＲpoly）                  ……（１）
ここでｆｃは発振周波数である。式（１）は式（２）のように変形できる。
Ｃpara＝１／（２πｆｃＲpoly）                  ……（２）
【００２７】
式（２）に発振周波数ｆｃを代入することにより、寄生容量Ｃparaを算出できる。算出した寄生容量Ｃpara以下にすることで、チップ抵抗Ｒpolyに流れる電流成分ＩＲを確保することができ、発振を抑制することができる。寄生容量Ｃparaは、第１絶縁膜２ａ及び第２絶縁膜４の厚さを調整すること等により制御可能である。
【００２８】
次に、図６〜図８を参照して、図１に示した抵抗層３ａと、一方の第１電極５ａ及び中継配線５ｃを接続するコンタクト領域６ａ，６ｂ部分に対応するコンタクト配置について説明する。なお、以下の、図６〜図８を参照する説明では、抵抗層３ａに着目して説明するが、他方の第１電極５ｂ及び中継配線５ｃと抵抗層３ａとを接続するコンタクト領域６ｃ，６ｄ部分のコンタクト配置についても同様の構成を採用可能である。
【００２９】
図６〜図８の説明では、図３に定義した一方の第１電極５ａの平面パターンの長さＬ1が測られる方向を「抵抗幅方向」、幅Ｗ１が測られる方向を「抵抗長方向」と定義して説明する。抵抗長方向は図７に破線の矢印で示した抵抗層３ａを流れる電流成分の主方向であり、図３に示した間隔Ｓ1も抵抗長方向に沿って測られる。即ち「抵抗長方向」とはマクロにみて抵抗層３ａの抵抗値を決める電流の流れる主方向である。図６の破線の矢印で示した電流成分も角度のばらつきがあるが、ベクトル成分に分解すれば、総合的には抵抗長方向に沿って流れる電流成分が大きい。
【００３０】
図６に示すように、抵抗層３ａの一端（第１端部）３１側には、第１外側コンタクト６１ａ〜６１ｄと、第１外側コンタクト６１ａ〜６１ｄよりも抵抗層３ａの中心側（内側）の第１内側コンタクト６２ａ〜６２ｄが配置されている。第１内側コンタクト６２ａ〜６２ｄのそれぞれは、抵抗幅方向に沿って周期的に複数配列されている。第１外側コンタクト６１ａ〜６１ｄのそれぞれは、第１内側コンタクト６２ａ〜６２ｄと平行に抵抗幅方向に沿って周期的に複数配列されている。第１内側コンタクト６２ａ〜６２ｄのそれぞれの配列位置と第１外側コンタクト６１ａ〜６１ｄのそれぞれの配列位置は、抵抗幅方向の比較において互いに重ならないように格子状（市松模様）にずれて配置されている。
【００３１】
抵抗層３ａの第１端部３１に抵抗長方向に沿って対向する他端（第２端部）３２側には、第２外側コンタクト６４ａ〜６４ｄと、第２外側コンタクト６４ａ〜６４ｄよりも抵抗層３ａの中心側（内側）の第２内側コンタクト６３ａ〜６３ｄが配置されている。第２内側コンタクト６３ａ〜６３ｄのそれぞれは、抵抗幅方向に沿って周期的に複数配列されている。第２外側コンタクト６４ａ〜６４ｄのそれぞれは、第２内側コンタクト６３ａ〜６３ｄと平行に抵抗幅方向に周期的に複数配列されている。第２内側コンタクト６３ａ〜６３ｄのそれぞれの配列位置と第２外側コンタクト６４ａ〜６４ｄのそれぞれの配列位置は、抵抗幅方向の比較において互いに重ならないように格子状（市松模様）にずれて配置されている。
【００３２】
第１内側コンタクト６２ａ〜６２ｄのそれぞれの配列位置と第２内側コンタクト６３ａ〜６３ｄのそれぞれの配列位置は、抵抗幅方向の比較において互いに重ならないようにずれて配置されている。抵抗長方向に沿って見て、第１内側コンタクト６２ａ〜６２ｄのそれぞれの配列位置が、第２内側コンタクト６３ａ〜６３ｄの隙間を介して第２外側コンタクト６４ａ〜６４ｄのそれぞれの配列位置とそれぞれ対向する。第２内側コンタクト６３ａ〜６３ｄのそれぞれの配列位置は、第１内側コンタクト６２ａ〜６２ｄの隙間を介して第１外側コンタクト６１ａ〜６１ｄのそれぞれの配列位置とそれぞれ対向する。
【００３３】
図６では、第２内側コンタクト６３ａ〜６３ｄの隙間は、第２外側コンタクト６４ａ〜６４ｄの抵抗幅方向の長さと同一である場合を例示するが、互いに異なっていてもよい。例えば、図６に示した第２内側コンタクト６３ａ〜６３ｄの隙間が狭まり、第１内側コンタクト６２ａ〜６２ｄのそれぞれの配列位置が、第２外側コンタクト６４ａ〜６４ｄのそれぞれの配列位置の一部とそれぞれ対向してもよい。また、図６に示した第２内側コンタクト６３ａ〜６３ｄの隙間が広がり、抵抗長方向に第２内側コンタクト６３ａ〜６３ｄ及び第２外側コンタクト６４ａ〜６４ｄが存在しない領域があってもよい。
【００３４】
同様に、第１内側コンタクト６２ａ〜６２ｄの隙間は、第１外側コンタクト６１ａ〜６１ｄの抵抗幅方向の長さと同一である場合を例示するが、互いに異なっていてもよい。例えば、図６に示した第１内側コンタクト６２ａ〜６２ｄの隙間が狭まり、第２内側コンタクト６３ａ〜６３ｄのそれぞれの配列位置が、第１外側コンタクト６１ａ〜６１ｄのそれぞれの配列位置の一部とそれぞれ対向してもよい。また、図６に示した第１内側コンタクト６２ａ〜６２ｄの隙間が広がり、抵抗長方向に第１内側コンタクト６２ａ〜６２及び第１外側コンタクト６１ａ〜６１ｄが存在しない領域があってもよい。
【００３５】
第１内側コンタクト６２ａ〜６２ｄと第２外側コンタクト６４ａ〜６４ｄが対向する抵抗長方向の距離Ｄ１と、第２内側コンタクト６３ａ〜６３ｄと第１外側コンタクト６１ａ〜６１ｄが対向する抵抗長方向の距離Ｄ２が等しいことが好ましい。なお、距離Ｄ１と距離Ｄ２は必ずしも等しくなくてもよい。例えば、距離Ｄ１が距離Ｄ２より大きくてもよく、距離Ｄ１が距離Ｄ２より小さくてもよい。また、第１内側コンタクト６２ａ〜６２ｄと第２外側コンタクト６４ａ〜６４ｄのそれぞれの対において、距離Ｄ１が互いに同一でもよく、互いに異なっていてもよい。また、第２内側コンタクト６３ａ〜６３ｄと第１外側コンタクト６１ａ〜６１ｄのそれぞれの対において、距離Ｄ２が互いに同一でもよく、互いに異なっていてもよい。
【００３６】
ここで、図７に、比較例に係るコンタクト配置を示す。比較例に係るコンタクト配置では、第１端部３１側の第１内側コンタクト６２ａ〜６２ｄ及び第１外側コンタクト６１ａ〜６１ｄは、抵抗長方向に沿って見た場合、抵抗幅方向の位置が互いに重なるように配置されている。また、第２内側コンタクト６３ａ〜６３ｄ及び第２外側コンタクト６４ａ〜６４ｄは、抵抗長方向に沿って互いの位置を比較した場合、抵抗幅方向の位置が重なる位置に配置されている。第１内側コンタクト６２ａ〜６２ｄと第２内側コンタクト６３ａ〜６３ｄは、抵抗長方向で比較して、抵抗幅方向の位置が互いに重なる位置に配置されている。
【００３７】
図７に示したコンタクト配置では、第１内側コンタクト６２ａ〜６２ｄのそれぞれの抵抗幅方向の配列位置と第２内側コンタクト６３ａ〜６３ｄのそれぞれの抵抗幅方向の配列位置が、抵抗長方向を隔てて対向する。しかし、第２外側コンタクト６４ａ〜６４ｄのそれぞれの抵抗幅方向の配列位置は、第２内側コンタクト６３ａ〜６３ｄのそれぞれの抵抗幅方向の配列位置の外側に隠れる。また、第１外側コンタクト６１ａ〜６１ｄのそれぞれの抵抗幅方向の配列位置は、第１内側コンタクト６２ａ〜６２ｄのそれぞれの抵抗幅方向の配列位置の外側に隠れる。この場合、図７に破線の矢印で示すように、抵抗層３ａを流れる電流成分が不均一となり、抵抗長方向の間隔が最も小さい第１内側コンタクト６２ａ〜６２ｄ及び第２内側コンタクト６３ａ〜６３ｄの近傍で電流集中が発生し易い。
【００３８】
これに対して、図６に示したコンタクト配置によれば、実効的なコンタクト面積を大きくし、図６に破線の矢印で示すようにコンタクト毎の電流成分を均一化して、コンタクトの電流集中を防止することができる。したがって、抵抗値のバラツキが少なくサージに強い抵抗を実現できる。
【００３９】
また、図８に示すように、第１外側コンタクト６１及び第２外側コンタクト６４が、抵抗幅方向に延伸する線状パターン（ラインパターン）であってもよい。第１内側コンタクト６２ａ〜６２ｄ及び第２内側コンタクト６３ａ〜６３ｄの配列は図６に示したコンタクト配置と同様である。第１内側コンタクト６２ａ〜６２ｄのそれぞれの抵抗幅方向の配列位置は、抵抗長方向を隔てて、第２内側コンタクト６３ａ〜６３ｄの隙間を介して第２外側コンタクト６４の一部と対向する。第２内側コンタクト６３ａ〜６３ｄのそれぞれの抵抗幅方向の配列位置は、抵抗長方向を隔てて、第１内側コンタクト６２ａ〜６２ｄの隙間を介して第１外側コンタクト６１の一部と対向する。
【００４０】
図８に示したコンタクト配置によれば、図６に示したコンタクト配置と同様に、実効的なコンタクト面積を大きくし、コンタクト毎の電流成分を均一化して、コンタクトの電流集中を防止することができる。したがって、抵抗値のバラツキが少なくサージに強い抵抗を実現できる。
【００４１】
本発明の実施形態に係る抵抗素子は、図９に示すように、例えばｕ相、ｖ相、ｗ相で構成される３相モータを駆動するインバータモジュール１００に適用可能である。インバータモジュール１００は、ｕ相を駆動する電力用半導体装置ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４、ｖ相を駆動する電力用半導体装置ＴＲ５，ＴＲ６，ＴＲ７，ＴＲ８、ｗ相を駆動する電力用半導体装置ＴＲ９，ＴＲ１０，ＴＲ１１，ＴＲ１２を備える。電力用半導体装置ＴＲ１〜ＴＲ１２には還流ダイオード（図示省略）がそれぞれ接続されている。電力用半導体装置ＴＲ１〜ＴＲ１２のそれぞれにはＩＧＢＴが使用可能で、スイッチング動作時の発振現象を抑制するために、ＩＧＢＴのそれぞれのゲート電極にはゲート抵抗Ｒ１〜Ｒ１２が接続されている。
【００４２】
本発明の実施形態に係る抵抗素子は、一対のゲート抵抗Ｒ１，Ｒ２、一対のゲート抵抗Ｒ３，Ｒ４、一対のゲート抵抗Ｒ５，Ｒ６、一対のゲート抵抗Ｒ７，Ｒ８、一対のゲート抵抗Ｒ９，Ｒ１０、一対のゲート抵抗Ｒ１１，Ｒ１２としてそれぞれ適用可能である。例えば、図１に示した抵抗層３ａ，３ｂが、ゲート抵抗Ｒ１，Ｒ２に対応する。ゲート抵抗Ｒ１，Ｒ２が電力用半導体装置ＴＲ１，ＴＲ２のゲート電極に接続される側が、図１に示した一対の第１電極５ａ，５ｂ側の端子に対応する。また、ゲート抵抗Ｒ１，Ｒ２が電力用半導体装置ＴＲ１，ＴＲ２のゲート電極に接続されるのと反対側が、図１に示した第２電極９側の端子に対応する。
【００４３】
本発明の実施形態に係る抵抗素子によれば、図６に示すように、抵抗層３ａと第１電極５ａ及び中継配線５ｃを接続するコンタクト配置の抵抗長方向の対比において、第１内側コンタクト６２ａ〜６２ｄの配置位置と、第２内側コンタクト６３ａ〜６３ｄの配置位置がずれている。そして、第１内側コンタクト６２ａ〜６２ｄが第２外側コンタクト６４ａ〜６４ｄと抵抗長方向に沿って対向する。また、第２内側コンタクト６３ａ〜６３ｄが第１外側コンタクト６１ａ〜６１ｄと抵抗長方向に沿って対向する。これにより、第１内側コンタクト６２ａ〜６２ｄと第２外側コンタクト６４ａ〜６４ｄが対向する抵抗長方向の距離Ｄ１と、第２内側コンタクト６３ａ〜６３ｄと第１外側コンタクト６１ａ〜６１ｄが対向する抵抗長方向の距離Ｄ２が略等しくなる。このため、実効的なコンタクト面積を大きくすることができ、コンタクト毎の電流成分の不均一を抑制することができる。
【００４４】
更に、本発明の実施形態に係る抵抗素子によれば、中継配線５ｃの一端である抵抗層接続端子が抵抗層３ａ，３ｂに接続され、中継配線５ｃの他端である基板接続端子が低比抵抗の半導体基板１に低接触抵抗でオーミック接続されて、縦型構造の抵抗素子を構成している。このため、抵抗層３ａ，３ｂに接続される上面側の一対の第１電極５ａ，５ｂでそれぞれ構成されるパッド領域が抵抗層３ａ，３ｂ毎に１つとなる。したがって、抵抗層３ａ，３ｂの１つ当たりのボンディングワイヤの本数が１本となり、横型の抵抗素子と比較してボンディングワイヤの本数を低減することができる。更に、横型の抵抗素子と比較して、上面側のパッド領域の占有面積を削減できるので、チップサイズを縮小することができる。
【００４５】
次に、図１０〜図１９を参照しながら、本発明の実施形態に係る抵抗素子の製造方法の一例を説明する。なお、以下に述べる抵抗素子の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００４６】
まず、ｎ型不純物を高濃度で添加したシリコン基板等の半導体基板１を用意する。図１０に示すように、低圧（ＬＰ）ＣＶＤ法等により、半導体基板１上にＴＥＯＳ膜等の第１絶縁膜２を堆積する。なお、第１絶縁膜２は、熱酸化法により熱酸化膜を形成した後、ＣＶＤ法等により熱酸化膜上に絶縁膜を堆積して、熱酸化膜及び堆積した絶縁膜を積層した複合膜で形成してもよい。引き続き、第１絶縁膜２上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、第１絶縁膜２の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図１１に示すように、半導体基板１上の一部に第１絶縁膜２ａ，２ｂが形成される。
【００４７】
次に、ＣＶＤ法等により、半導体基板１及び第１絶縁膜２ａ，２ｂ上にノンドープのポリシリコン層を形成する。そして、ポリシリコン層に燐（Ｐ）等のｎ型不純物をイオン注入する。例えば燐（Ｐ）を加速電圧８０ｋｅＶ、ドーズ量６．０×１０１５ｃｍ−２以下程度でイオン注入する。その後、熱処理により注入されたイオンを活性化させ、図１２に示すように、ｎ型不純物が高濃度に添加されたドープド・ポリシリコン層３を形成する。引き続き、ドープド・ポリシリコン層３上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ等により、ドープド・ポリシリコン層３の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図１３に示すように、第１絶縁膜２ａ，２ｂ上に抵抗層３ａ，３ｂがそれぞれ形成される。
【００４８】
次に、図１４に示すように、第１絶縁膜２ａ，２ｂ及び抵抗層３ａ，３ｂを被覆するように、第２絶縁膜４を堆積する。例えば、ＣＶＤ法等によりＮＳＧ膜及びＰＳＧ膜を順に堆積し、ＮＳＧ膜及びＰＳＧ膜を積層した複合膜で第２絶縁膜４を形成することができる。引き続き、第２絶縁膜４上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ等により、第２絶縁膜４の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図１５に示すように、第２絶縁膜４に一方の第１コンタクトホール４ａ、一方の第２コンタクトホール４ｂ、他方の第１コンタクトホール４ｃ、他方の第２コンタクトホール４ｄ及び第３コンタクトホール４ｅを開孔する。このとき同時に第２絶縁膜４には、一方の第４コンタクトホール４ｆ及び他方の第４コンタクトホール４ｇ等も開孔される。
【００４９】
次に、図１６に示すように、真空蒸着法又はスパッタリング法等により、コンタクトホール４ａ〜４ｇを埋め込むように、第２絶縁膜４上に金属膜５を堆積する。金属膜５は、例えば、ＣＶＤ法等により、Ｔｉ／ＴｉＮ、Ａｌ−Ｓｉ、ＴｉＮ／Ｔｉを順に堆積して形成することができる。引き続き、金属膜５上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、金属膜５の一部を選択的に除去する。この結果、図１７に示すように、第２絶縁膜４上に一対の第１電極５ａ，５ｂ、中継配線５ｃ及びガードリング層５ｄが形成される。
【００５０】
このとき、一方の第１コンタクトホール４ａを介して一方の第１電極５ａを抵抗層３ａに接続するコンタクト領域６ａ、一方の第２コンタクトホール４ａを介して一方の第１電極５ａを中継配線５ｃに接続するコンタクト領域６ｂが形成される。また、第３コンタクトホール４ｅを介して中継配線５ｃを半導体基板１に接続するコンタクト領域６も形成される。更に他方の第１コンタクトホール４ｃを介して他方の第１電極５ｂを抵抗層３ｂに接続するコンタクト領域６ｃ、他方の第２コンタクトホール４ｄを介して他方の第１電極５ｂを中継配線５ｃに接続するコンタクト領域６ｄも形成される。更に、一方の第４コンタクトホール４ｆ及び他方の第４コンタクトホール４ｇを介して、ガードリング層５ｄを半導体基板１に接続するコンタクト領域６ｆ，６ｇも形成される。
【００５１】
次に、図１８に示すように、一対の第１電極５ａ，５ｂ、中継配線５ｃ、ガードリング層５ｄ上に保護膜７を形成する。例えば、プラズマＣＶＤ法等によりＴＥＯＳ膜及びＳｉ３Ｎ４膜を順次堆積し、ポリイミド膜を塗布することで、ＴＥＯＳ膜、Ｓｉ３Ｎ４膜及びポリイミド膜からなる保護膜７が形成される。引き続き、保護膜７上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、保護膜７の一部を選択的に除去する。この結果、図１９に示すように、保護膜７に開口部７ａ，７ｂが形成され、開口部７ａ，７ｂで露出する一対の第１電極５ａ，５ｂがパッド領域となる。
【００５２】
次に、化学的機械研磨（ＣＭＰ）等により半導体基板１の下面を研磨し、半導体基板１の厚さを３５０μｍ程度に薄くする。その後、真空蒸着法又はスパッタリング法等により、半導体基板１の下面に第２電極９を形成する。なお、図１に示した抵抗素子と同様の素子が１枚のウェハにマトリクス状のチップ領域として多数形成されており、ダイシングにより、これらのチップ領域は図１に示した抵抗素子のチップに分離される。
【００５３】
本発明の実施形態に係る抵抗素子の製造方法によれば、チップサイズを縮小でき、ボンディングワイヤの本数を低減可能な抵抗素子を容易に実現可能となる。
【００５４】
（第１の変形例）
本発明の実施形態の第１の変形例に係る抵抗素子は、図２０に示すように、第１絶縁膜２ａ，２ｂ上に抵抗層３ａ，３ｂと離間して、電位的に浮遊（フローティング）状態にある補助膜３ｃ，３ｄが配置されている点が、図１に示した本発明の実施形態に係る抵抗素子と異なる。
【００５５】
補助膜３ｃは、一方の第１電極５ａの下方の位置に抵抗層３ａと離間して配置される。補助膜３ｄは、他方の第１電極５ｂの下方の位置に抵抗層３ｂと離間して配置される。補助膜３ｃ，３ｄは、ｎ型のドープド・ポリシリコン等の抵抗層３ａ，３ｂと同じ材料からなり、抵抗層３ａ，３ｂと同じ厚さを有する。補助膜３ｃ，３ｄは、例えば矩形形状の平面パターンを有する。本発明の実施形態の第１の変形例に係る抵抗素子の他の構成は、図１に示した本発明の実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
【００５６】
本発明の実施形態の第１の変形例に係る抵抗素子によれば、第１絶縁膜２ａ，２ｂ上に電位的に浮遊状態にある補助膜３ｃ，３ｄを配置することにより、第１絶縁膜２ａ，ｂの厚さを厚くする場合と同様に、一対の第１電極５ａ，５ｂの下方の寄生容量を低減することができる。これにより、高周波動作時のインピーダンス低下に対する全抵抗の低減を抑制し、発振現象を抑制することができる。
【００５７】
本発明の実施形態の第１の変形例に係る抵抗素子の製造方法は、図１３に示した手順において、ドープド・ポリシリコン層３を選択的に除去することにより、抵抗層３ａ，３ｂを形成するのと同時に補助膜３ｃ，３ｄを形成すればよい。本発明の実施形態の第１の変形例に係る抵抗素子の製造方法の他の手順は、本発明の実施形態に係る抵抗素子の製造方法と同様であるので、重複した説明を省略する。
【００５８】
（第２の変形例）
本発明の実施形態に係る抵抗素子では、図１に示すように、第１絶縁膜２ａ，２ｂ、抵抗層３ａ，３ｂ及び第１電極５ａ，５ｂのそれぞれが複数設けられ、１つの中継配線５ｃが複数の抵抗層３ａ，３ｂの他端に電気的にそれぞれ接続された構造を例示した。本発明の実施形態の第２の変形例に係る抵抗素子は、図２１に示すように、抵抗層３ａ，３ｂ及び中継配線５ｆ，５ｇが複数設けられ、１つの第１電極５ｅが複数の抵抗層３ａ，３ｂの一端に電気的にそれぞれ接続される点が、本発明の実施形態に係る抵抗素子と異なる。
【００５９】
第１絶縁膜２ｃ上には、抵抗層３ａ，３ｂに挟まれるように抵抗層３ａ，３ｂから離間して、電位的に浮遊状態にある補助膜３ｅが設けられている。補助膜３ｅは、ｎ型のドープド・ポリシリコン等の抵抗層３ａ，３ｂと同じ材料からなり、抵抗層３ａ，３ｂと同じ厚さを有する。補助膜３ｅは、例えば矩形形状の平面パターンを有する。第２絶縁膜４上のチップ中央の位置には、１つの第１電極５ｅが配置されている。また、第２絶縁膜４上には、第１電極５ｅを挟むように一対の中継配線５ｆ，５ｇが配置されている。第１電極５ｅの一端は抵抗層３ａの一端と深さ方向において重複し、第１電極５ｅの他端は抵抗層３ｂの一端と深さ方向において重複する。一方の中継配線５ｆの一端は、抵抗層３ａの他端と深さ方向において重複する。他方の中継配線５ｇの一端は、抵抗層３ｂの他端と深さ方向において重複する。
【００６０】
第１電極５ｅは、コンタクト領域６ｂを介して抵抗層３ａの一端に接続されている。抵抗層３ａの他端には、コンタクト領域６ａを介して一方の中継配線５ｆの一端である抵抗層接続端子が接続されている。一方の中継配線５ｆの他端である基板接続端子は、コンタクト領域６ｈを介して半導体基板１にオーミック接続されている。第１電極５ｅは更に、コンタクト領域６ｄを介して抵抗層３ｂの一端に接続されている。抵抗層３ｂの他端には、コンタクト領域６ｃを介して他方の中継配線５ｇの一端である抵抗層接続端子が接続されている。他方の中継配線５ｇの他端である基板接続端子は、コンタクト領域６ｉを介して半導体基板１にオーミック接続されている。
【００６１】
即ち、抵抗層３ａ，３ｂは、一対の中継配線５ｆ，５ｇを介して半導体基板１に直列接続されて、第１電極５ｅと第２電極９との間を抵抗体とする縦型の抵抗素子を実現している。本発明の実施形態の第２の変形例に係る抵抗素子の他の構成は、図１に示した本発明の実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
【００６２】
本発明の実施形態の第２の変形例に係る抵抗素子によれば、一対の中継配線５ｆ，５ｇを介して半導体基板１に直列接続されて、第１電極５ｅと第２電極９との間を抵抗体とする。このため、抵抗層３ａ，３ｂに接続される上面側の第１電極５ｅで構成されるパッド領域が１つとなる。したがって、ボンディングワイヤの本数が１本となり、横型の抵抗素子と比較してボンディングワイヤの本数を低減することができる。更に、横型の抵抗素子と比較して、上面側のパッド領域の占有面積を削減できるので、チップサイズを縮小することができる。
【００６３】
更に、第１絶縁膜２ｃ上に電位的に浮遊状態にある補助膜３ｅを配置することにより、第１絶縁膜２ｃの厚さを厚くする場合と同様に、寄生容量を低減することができる。これにより、高周波動作時のインピーダンス低下に対する全抵抗の低減を抑制し、発振現象を抑制することができる。
【００６４】
本発明の実施形態の第２の変形例に係る抵抗素子の製造方法は、図１３に示した手順において、ドープド・ポリシリコン層３を選択的に除去することにより、抵抗層３ａ，３ｂを形成するのと同時に補助膜３ｅを形成する。また、本発明の実施形態の第２の変形例に係る抵抗素子では、第１絶縁膜２ｃ、抵抗層３ａ，３ｂ、第１電極５ｅ、一対の中継配線５ｆ，５ｇ等の配置位置や個数が本発明の実施形態に係る抵抗素子と異なる。しかしながら、本発明の実施形態の第２の変形例に係る抵抗素子の製造方法と同様の手法で製造可能であるため、重複した説明を省略する。
【００６５】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００６６】
例えば、本発明の実施形態に係る抵抗素子として、図１に示すように１チップに２つの抵抗層３ａ，３ｂを設けた構造を例示したが、１チップに１つの抵抗層のみを設けてもよい。例えば、図１に示した抵抗素子の右側の第１絶縁膜２ｂ、抵抗層３ｂ、他方の第１電極５ｂを含む構造を設けなくてもよい。また、図２０に示した抵抗素子の右側の第１絶縁膜２ｂ、抵抗層３ｂ、他方の第１電極５ｂ、補助膜３ｄを含む構造を設けなくてもよい。また、図２１に示した抵抗素子の右側の抵抗層３ｂ、他方の中継配線５ｇを含む構造を設けなくてもよい。また、１チップに３つ以上の抵抗層を設けてもよい。
【００６７】
また、本発明の実施形態に係る抵抗素子を、図９に示すようにゲート抵抗Ｒ１〜Ｒ１２として適用する場合を例示したが、ゲート抵抗Ｒ１〜Ｒ１２への適用に限定されるものではない。本発明の実施形態に係る抵抗素子は、各種ＩＣの抵抗素子として適用可能である。また、本発明の実施形態に係る抵抗素子のコンタクト配置は、各種ＩＣの抵抗素子に適用可能である。例えば、抵抗層の上面に２つの電極を有する横型の抵抗素子のコンタクト配置にも適用可能である。
【００６８】
また、本発明の実施形態に係る抵抗素子では、抵抗層３ａの一端に２列の第１外側コンタクト６１ａ〜６１ｄ及び第１内側コンタクト６２ａ〜６２ｄを配置し、他端に第２内側コンタクト６３ａ〜６３ｄ及び第２外側コンタクト６４ａ〜６４ｄを配置する場合を例示した。しかしながら、抵抗層３ａの両端において、コンタクトの抵抗幅方向の配列が抵抗長方向に３列以上設けられていてもよい。その場合、抵抗層３ａの両端において、第１内側コンタクト６２ａ〜６２ｄ及び第２内側コンタクト６３ａ〜６３ｄに対応するコンタクトの抵抗幅方向の配列を最も中心側にそれぞれ配置すればよい。また、第１外側コンタクト６１ａ〜６１ｄ及び第２外側コンタクト６４ａ〜６４ｄに対応するコンタクトの抵抗幅方向の配列を中心側から２列目にそれぞれ配置すればよい。
【符号の説明】
【００６９】
１…半導体基板
２，２ａ，２ｂ，２ｃ…第１絶縁膜
３…ドープド・ポリシリコン層
３ａ，３ｂ…抵抗層
３ｃ，３ｄ，３ｅ…補助膜
４…第２絶縁膜
５…金属膜
５ａ，５ｂ，５ｅ…第１電極
５ｃ，５ｆ，５ｇ…中継配線
５ｄ…ガードリング層
６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，６ｇ，６ｈ，６ｉ…コンタクト領域
７…保護膜
７ａ，７ｂ…開口部
９…第２電極
３１…第１端部
３２…第２端部
４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ…コンタクトホール
６１，６１ａ，６１ｂ，６１ｃ，６１ｄ…第１外側コンタクト
６２ａ，６２ｂ，６２ｃ，６２ｄ…第１内側コンタクト
６３ａ，６３ｂ，６３ｃ，６３ｄ…第２内側コンタクト
６４，６４ａ，６４ｂ，６４ｃ，６４ｄ…第２外側コンタクト
１０１，１０２…端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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