(57)【要約】      （修正有）【課題】低背化が可能であり、実装基板との接続を容易に視認することが可能な電子部品パッケージの製造方法を提供する。【解決手段】電子部品パッケージ５１形成予定領域の隅部に凹部を形成し、その凹部の底部に貫通電極６を形成し、凹部を外部電極とした第１のシリコン基板１と別の第２のシリコン基板とを準備する。第１のシリコン基板または第２のシリコン基板少なくとも一方に凹部を形成し、第１のシリコン基板または第２のシリコン基板少なくとも一方に電子部品１５ａを搭載し、第１のシリコン基板と第２のシリコン基板とを接合し、貫通電極の間を通る位置で格子状に切断する。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコン基板とキャビティと貫通電極と貫通電極に接続する外部電極とを有する電子部品パッケージにおいて、
第１のシリコン基板を準備する工程と、
前記第１のシリコン基板の一方の面に前記外部電極を形成するための第１の凹部を形成する工程と、
前記第１の凹部の底部に前記貫通電極を形成するための貫通孔を形成する工程と、
前記貫通孔に前記貫通電極を形成しさらに、前記貫通電極と前記第１の凹部表面と前記第１のシリコン基板表面の一部とに連続する前記外部電極を形成する工程と、
第２のシリコン基板を準備する工程と、
前記第１のシリコン基板または前記第２のシリコン基板いずれか少なくとも一方に前記キャビティを形成するための収納キャビティを有するキャビティ基板を形成する工程と、
前記第１のシリコン基板または前記第２のシリコン基板いずれか少なくとも一方に電子部品を搭載する工程と、
前記第１のシリコン基板と前記第２のシリコン基板とを接合することにより、前記キャビティ内に前記電子部品を収納した電子部品パッケージ基板を形成する工程と、
前記電子部品パッケージ基板を切断し個片化する工程と、
を含むことを特徴とする電子部品パッケージの製造方法。
【請求項２】
請求項１に記載の電子部品パッケージの製造方法において、前記キャビティ基板を形成する工程は、前記第１の凹部を形成した第１のシリコン基板に前記収納キャビティを形成する工程であることを特徴とする電子部品パッケージの製造方法。
【請求項３】
請求項１に記載の電子部品パッケージの製造方法において、前記キャビティ基板を形成する工程は、前記第２のシリコン基板に前記収納キャビティを形成する工程であることを特徴とする電子部品パッケージの製造方法。
【請求項４】
請求項１に記載の電子部品パッケージの製造方法において、前記キャビティ基板を形成する工程は、前記第１の凹部を形成した前記第１のシリコン基板に前記収納キャビティを形成する工程と前記第２のシリコン基板表面に別の収納キャビティを形成する工程と、それぞれの収納キャビティにより前記キャビティを形成する工程を含むことを特徴とする電子部品パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品パッケージを実装基板に半田実装したときに形成されるフィレットを容易に視認することができる電子部品パッケージの製造方法に関する。
【背景技術】
【０００２】
水晶発振子等の電子部品を密閉したキャビティに搭載、収納する中空構造の電子部品パッケージが知られており、その材料として、金属やセラミックが使用されている。パッケージ材料として金属を用いる場合、金属製の基板にパッケージの内部と外部を接続するリードを設け、基板上に電子部品を搭載し、金属製のキャップを半田付けや溶接してパッケージを形成する。またより低背化が可能なパッケージ材料としてセラミックを用いる場合、パッケージの内部と外部とを接続する貫通電極を形成するための金属ペーストを充填した貫通孔や電子部品を収納するためのキャビティ部と貫通孔等とを形成したグリーンシートの積層体を焼成し、貫通電極を備えたセラミック基板を形成する。その後、貫通電極に接続する外部電極を形成し、セラミック基板上に電子部品を搭載し、金属製のキャップ等で封止してパッケージを形成する。貫通電極の形成は、グリーンシートの積層体を焼成した後、貫通孔を形成しこの貫通孔内に金属を充填して形成する場合もある。
【０００３】
これらの電子部品パッケージを実装基板に実装する場合、パッケージ表面に形成した外部電極等とプリント配線基板等の実装基板に形成した電極とを半田付け等により接続することにより、実装基板と電気的に接続される。
【０００４】
図１７に従来の電子部品パッケージの実装構造の断面図を示す。従来の電子部品パッケージでは実装基板６２上に形成された配線（図示省略）と、電子部品６５の外部電極６４とを半田６３を用いて接続する。外部電極６４は、貫通電極６６を介して電子部品６５に接続する内部電極６７に接続する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１７−０３４３２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、キャビティ内に搭載した電子部品等と外部電極とを電気的に接続するための貫通電極を形成する方法としては、ペースト状の導電性物質をスクリーン印刷法により、貫通孔に充填させた後に焼結する方法がある。しかし、ペースト状の導電性物質を貫通孔に充填するとき空気を巻き込んだり、未充填領域が発生したりすると焼結後に貫通電極内に空間を形成してしまい、貫通電極の信頼性を低下させる原因となる。
【０００７】
また、貫通孔が形成されたパッケージ表面に開口する貫通孔表面に導電性のシード層を形成し、貫通孔の開口から電解メッキ法を用いて銅などの導電性物質を貫通孔内に充填することにより、貫通電極を形成する方法が知られている。しかし、パッケージの表面から裏面まで達する貫通孔の深さが深いために、電解メッキ法により貫通孔内を導電性物質で充填することは大変時間が掛り、生産性の低下を招いてしまう。また、貫通電極内に未充填部分を発生してしまい、やはり貫通電極の信頼性を低下させる原因となる。
【０００８】
本発明は上記問題点を解消し、低背化が可能で実装基板との接合を容易に視認することができる電子部品パッケージの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本願請求項１に係る半導体装置の製造方法は、シリコン基板とキャビティと貫通電極と貫通電極に接続する外部電極とを有する電子部品パッケージにおいて、第１のシリコン基板を準備する工程と、前記第１のシリコン基板の一方の面に前記外部電極を形成するための第１の凹部を形成する工程と、前記第１の凹部の底部に前記貫通電極を形成するための貫通孔を形成する工程と、前記貫通孔に前記貫通電極を形成しさらに、前記貫通電極と前記第１の凹部表面と前記第１のシリコン基板表面の一部とに連続する前記外部電極を形成する工程と、第２のシリコン基板を準備する工程と、前記第１のシリコン基板または前記第２のシリコン基板いずれか少なくとも一方に前記キャビティを形成するための収納キャビティを有するキャビティ基板を形成する工程と、前記第１のシリコン基板または前記第２のシリコン基板いずれか少なくとも一方に電子部品を搭載する工程と、前記第１のシリコン基板と前記第２のシリコン基板とを接合することにより、前記キャビティ内に前記電子部品を収納した電子部品パッケージ基板を形成する工程と、前記電子部品パッケージ基板を切断し個片化する工程と、を含むことを特徴とする。
【００１０】
本願請求項２に係る半導体装置の製造方法は、請求項１に記載の電子部品パッケージの製造方法において、前記キャビティ基板を形成する工程は、前記第１の凹部を形成した第１のシリコン基板に前記収納キャビティを形成する工程であることを特徴とする。
【００１１】
本願請求項３に係る半導体装置の製造方法は、請求項１に記載の電子部品パッケージの製造方法において、前記キャビティ基板を形成する工程は、前記第２のシリコン基板に前記収納キャビティを形成する工程であることを特徴とする。
【００１２】
本願請求項４に係る半導体装置の製造方法は、請求項１に記載の電子部品パッケージの製造方法において、前記キャビティ基板を形成する工程は、前記第１の凹部を形成した前記第１のシリコン基板に前記収納キャビティを形成する工程と前記第２のシリコン基板表面に別の収納キャビティを形成する工程と、それぞれの収納キャビティにより前記キャビティを形成する工程を含むことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、電子部品パッケージとしてシリコン基板を用いて製造するために、既存の半導体装置の製造方法を用いることができる。これにより従来の電子部品パッケージの製造方法よりも大量生産に向いた製造方法を提供できるという利点がある。さらに、外部電極の接続部分に形成されたフィレットを容易に視認することができる電子部品パッケージを形成できるという利点もある。
【００１４】
特に本発明によれば、貫通電極を形成するための貫通孔の深さは、シリコン基板の厚さより浅くなり、貫通孔内に導電性物質が充填されずに残ることもなく、貫通孔の信頼性が低下することも防ぐことができるという利点もある。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施例による電子部品パッケージの断面図である。
【図２】本発明の第１の実施例の電子部品パッケージの製造工程を説明する図である。
【図３】本発明の第１の実施例の電子部品パッケージの製造工程を説明する図である。
【図４】本発明の第１の実施例の電子部品パッケージの製造工程を説明する図である。
【図５】本発明の第１の実施例の電子部品パッケージの製造工程を説明する図である。
【図６】本発明の第１の実施例の電子部品パッケージの製造工程を説明する図である。
【図７】本発明の第１の実施例の電子部品パッケージの製造工程を説明する図である。
【図８】本発明の第１の実施例の電子部品パッケージの製造工程を説明する図である。
【図９】本発明の実施例による電子部品パッケージの斜視図である。
【図１０】本発明の第１の実施例の電子部品パッケージを実装基板に実装した様子を説明する図である。
【図１１】本発明の第２の実施例の電子部品パッケージの製造工程を説明する図である。
【図１２】本発明の第２の実施例の電子部品パッケージの製造工程を説明する図である。
【図１３】本発明の第２の実施例の電子部品パッケージの製造工程を説明する図である。
【図１４】本発明の第２の実施例による電子部品パッケージの断面図である。
【図１５】本発明の第３の実施例の電子部品パッケージの製造工程を説明する図である。
【図１６】本発明の第３の実施例による電子部品パッケージの断面図である。
【図１７】従来の電子部品パッケージの実装構造の断面図である。
【発明を実施するための形態】
【００１６】
本発明の電子部品パッケージの製造方法は、シリコン基板にキャビティとなる凹部を形成したキャビティ基板とシリコン基板に凹部を形成しないリッド基板との接合またはキャビティ基板とキャビティ基板との接合により形成するキャビティ内に電子部品を搭載し、貫通電極を有する複数の電子部品パッケージをウエハレベルで一括して製造する方法である。特に本発明では、貫通電極を形成するキャビティ基板あるいはリッド基板を薄くすることで貫通電極の形成が容易となっている。さらに外部電極は、電子部品パッケージ表面に形成された段部に形成することで、実装後でも外部電極の接続部分に形成されたフィレットを容易に視認することができる。以下、本発明の実施例について詳細に説明する。
【実施例１】
【００１７】
まず本発明の第１の実施例について、貫通電極とキャビティとなる凹部とを形成したキャビティ基板と電子部品を搭載したリッド基板とを貼り合せ、個片化する電子部品パッケージの製造方法を例にとり、詳細に説明する。
【００１８】
図９は、本発明の製造方法により形成した電子部品パッケージ５０の外観の説明図である。電子部品パッケージ５０の第１のシリコン基板１表面の四隅は切り欠かれ、段部のある外部電極７を形成している。
【００１９】
図１は、図９に示した電子部品パッケージの対角線上を通る断面を模式的に表した第１の電子部品パッケージ５１の断面図である。図１では、貫通電極６に接続する外部電極７は、第１の電子部品パッケージ５１表面より内側に凹んだ形状をしている。また、第１の収納キャビティ２５ａを有する第１のシリコン基板１（キャビティ基板）と第２のシリコン基板１１（リッド基板）とは、第１のシリコン基板１に形成された第１の接合部９と第２のシリコン基板１１に形成された第２の接合部１４とを接合することで、第１のキャビティ８ａを形成している。第１のキャビティ８ａ内には第２の金属配線１０ａを配置し、第２の金属配線１０ａ上に第１の電子部品１５ａが搭載されている。
【００２０】
図２は第１のキャビティ基板の製造方法を示す説明図である。まず、厚さが３２０μｍである第１のシリコン基板１を用意する。この第１のシリコン基板１の両面に第１の絶縁膜２、第２の絶縁膜３を形成する。第１の絶縁膜２、第２の絶縁膜３は例えば熱酸化により形成されたシリコン酸化膜とする（図２ａ）。
【００２１】
続いて、一般的なフォトリソグラフィー工程に従い、第１の絶縁膜２表面にレジストを形成し、露光、現像処理によるパターニングを行うことにより第１のシリコン基板１表面を露出するマスクを形成する（図示省略）。このマスクを利用して第１の絶縁膜２を部分的にドライエッチング法を用いて除去し、第１のシリコン基板１表面を露出する。その後露出した第１のシリコン基板１を所定の深さ（例えば１６０μｍ）までドライエッチング法を用いて除去することにより、第１の凹部２１を形成する（図２ｂ）。
【００２２】
続いて、一般的なフォトリソグラフィー工程に従い、第１の凹部２１表面と第１の絶縁膜２表面とにレジストを形成し、露光、現像処理によるパターニングを行うことにより第１の凹部２１の底部の一部を露出するマスクを形成する（図示省略）。このマスクの開口部に露出する第１のシリコン基板１をＤＲＩＥ（Ｄｅｅｐ  Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法等のドライエッチング法を用いて、第１の凹部２１の底部の一部に第２の絶縁膜３が露出するまで除去することにより、複数の第１の開口部２２を形成する。この第１の開口部２２は、後述する貫通電極６の形成予定領域として形成され、隣接する第１の開口部２２間に残る第１のシリコン基板１の一部は、個片化の際、除去される領域となる（図２ｃ）。
【００２３】
続いて、第１の絶縁膜２表面と、第２の絶縁膜３表面と、第１の凹部２１または第１の開口部２２の表面に露出している第１のシリコン基板１表面とに第３の絶縁膜４を形成する。第３の絶縁膜４として、例えば熱酸化によるシリコン酸化膜とする（図３ａ）。
【００２４】
次に表面にスパッタ法を用いて順にＴｉ（チタン）、Ｃｕ（銅）の積層膜からなるシード層を形成する（図示省略）。このとき、Ｔｉの代わりにＣｒ（クロム）やＴｉＷ（チタンタングステン）を用いてもよいし、Ｃｕの代わりにＡｌＳｉ（アルミニウムシリコン）を用いてもよい。さらにシード層上に第１の金属配線５を形成する。第１の金属配線５の形成方法としては、例えば電解メッキ法、無電解メッキ法のいずれでもよいが電解メッキ法の方が、スループットやコストの面から好ましい。電解メッキ法において用いるメッキ金属としては、Ａｕ（金）、Ｃｕ（銅）、Ｎｉ（ニッケル）、Ｓｎ（錫）、ＳｎＡｇ（錫銀）、ＡｕＳｎ（金錫）等から選ばれ、単独でも２種類以上混合してもよい。特に第１の開口部２２内へメッキ金属を充填するので、埋め込みメッキ、または、コンフォーマルメッキのいずれでもよい。第１の金属配線５の厚さは、第１の凹部２１および第１の開口部２２の段部で断線しないように適宜設定すればよい。第１の開口部２２内に充填された第１の金属配線５が貫通電極６となる（図３ｂ）。
【００２５】
続いて、一般的なフォトリソグラフィー工程に従い、第１の金属配線５表面にレジストを形成し、露光、現像処理によるパターニングを行うことにより少なくとも後述する外部電極形成予定領域を開口し、第１の金属配線５の一部を露出するマスクを形成する（図示省略）。露出する第１の金属配線５上にＡｕをメッキ法により積層し、マスクを除去することにより、第１の金属配線５表面の一部にＡｕからなる外部電極７を形成する。外部電極７は、第１の金属配線５表面を断続的に被覆し、第２の凹部２３を形成する。第２の凹部２３の底部は、第１の金属配線５を介して貫通電極６と接続している（図４ａ）。
【００２６】
続いて、一般的なフォトリソグラフィー工程に従い、外部電極７表面と第１の金属配線５表面とにレジストを形成し、露光、現像処理によるパターニングを行うことにより外部電極７を被覆するマスクを形成する（図示省略）。このマスクの開口部内に露出する第１の金属配線５およびシード層の一部を除去し、マスクの開口部に第３の絶縁膜４を露出させる。エッチング方法は、それぞれの金属を除去することができれば、特に限定はされない（図４ｂ）。
【００２７】
続いて、第１の収納キャビティ２５ａを形成するために、図４（ｂ）で示した第１のシリコン基板１の上下を逆さにした後、一般的なフォトリソグラフィー工程に従い、第３の絶縁膜４表面にレジストを形成し、露光、現像処理によるパターニングを行うことにより第１の収納キャビティ２５ａの形成予定領域を開口するマスクを形成する（図示省略）。その後このマスクの開口部に露出する第３の絶縁膜４と第１のシリコン基板１の一部を除去することにより、第１の収納キャビティ２５ａを形成する。第１の収納キャビティ２５ａの深さは１００μｍ程度あればよく、その深さは内部に収納する電子部品の高さに応じて適宜選択することができる。
次に、一般的なフォトリソグラフィー工程に従い、第３の絶縁膜４表面に別のレジストを形成し、露光、現像処理によるパターニングを行うことにより先に形成した貫通電極６を露出するためのマスクを形成する（図示省略）。このマスクを用いてドライエッチング法により、マスク開口部に露出する第３の絶縁膜４を選択的に除去することにより、底部に貫通電極６の一部を露出する第２の開口部２４を形成する（図５ａ）。
【００２８】
続いて、貫通電極６と接続する第１の接合部９を形成するため、金属層を第１のシリコン基板１表面上および第３の絶縁膜４表面上に積層し、第２の開口部２４を金属層で充填する（図示省略）。金属層は、単層でも複数の金属膜からなる多層としてもよく、例えば基板側からＴｉとＡｕとを順に積層する。
次に一般的なフォトリソグラフィー工程に従い、金属層表面にレジストを形成し、露光、現像処理によるパターニングを行うことにより第１の接合部形成予定領域を被覆するマスクを形成する（図示省略）。このマスクを利用して、Ａｕ膜およびＴｉ膜を順に除去した後、マスクを除去することにより、第１の接合部９を形成する。この結果、第１の接合部９を有する第１のキャビティ基板３１が完成する（図５ｂ）。
【００２９】
次に、第１のリッド基板３２の製造方法について説明する。第２のシリコン基板１１の両面に第４の絶縁膜１２、第５の絶縁膜１３を形成する。第４の絶縁膜１２、第５の絶縁膜１３は例えば熱酸化法により形成したシリコン酸化膜とする。なお、第１のリッド基板３２は、シリコン基板で構成しているので、第２のシリコン基板１１に半導体素子を形成することが可能である。その場合、半導体素子に接続する電極を形成するため、一般的なフォトリソグラフィー工程に従い、第４の絶縁膜１２表面にレジストを形成し、露光、現像処理によるパターニングを行うことにより半導体素子に接続する電極の形成予定領域を開口するマスクを形成する（図示省略）。このマスクを利用して、第４の絶縁膜１２の一部を除去し、第３の開口部２６を形成する（図６ａ）。
【００３０】
続いて、第４の絶縁膜１２表面に金属膜を積層する（図示省略）。積層する金属膜としては、基板側からＴｉとＡｕとを順に積層する。この金属膜は前記に限らず、他の金属膜でもよいが、最表面層の金属膜は先に説明した第１のキャビティ基板３１と良好な接続が形成できる金属が好ましい。
次に一般的なフォトリソグラフィー工程に従い、金属膜表面にレジストを形成し、露光、現像処理によるパターニングを行うことにより電極形成領域を被覆するマスクを形成する（図示省略）。このマスクを利用して、Ａｕ膜およびＴｉ膜を除去し、マスクを除去すると、第３の開口部２６を充填し、さらに第４の絶縁膜１２表面に第２の接合部１４と、第２の接合部１４に接続する第２の金属配線１０ａとを形成し、第１のリッド基板３２を形成する。なお、第２のシリコン基板１１に半導体素子を形成しない場合は、第４の絶縁膜１２上に金属膜を形成すればよい（図６ｂ）。
【００３１】
続いて、第１の電子部品１５ａを第２の金属配線１０ａに接続する。第１の電子部品１５ａと第２の金属配線１０ａの接続は、例えば半田により接続する（図６ｃ）。
【００３２】
図７は、第１のキャビティ基板３１と第１のリッド基板３２とを接合した第１の電子部品パッケージ基板４１の断面図である。
図７に示すように、第１のシリコン基板１上に形成した第１の接合部９と第２のシリコン基板１１上に形成した第２の接合部１４とを接合することにより、第１のシリコン基板１と第２のシリコン基板１１とを貼り合せる。貼り合せる条件は、第１の接合部９と第２の接合部１４とに用いた金属種に応じて温度、圧力、時間等を適宜選択すればよい。
この貼り合せにより、第１の電子部品１５ａが第１のキャビティ８ａ内に収納される。また、第１の接合部９と第２の接合部１４を、必要な絶縁を保ちながら第１のキャビティ８ａの周囲を連続的に囲うように配置することにより、第１のキャビティ８ａは密閉状態となる。第１の接合部９と第２の接合部１４とを接合するとき減圧状態で貼り合せると、第１のキャビティ８ａは減圧状態となるので、第１の電子部品１５ａの信頼性を向上させることもできる。
【００３３】
図８は第１の電子部品パッケージ基板４１を切断し、個々の電子部品パッケージに個片化することにより、第１の電子部品パッケージ５１を製造する方法を示す図である。第２の凹部２３の底部に隣接する４個の電子部品のそれぞれの貫通電極６を４個形成しておき、それぞれの間を通る位置で格子状に切断することにより、外部電極７を第１の電子部品パッケージ５１の四隅に配置することができる。
個片化の際には、第１の電子部品パッケージ基板４１の第４の絶縁膜１２表面をポリイミド等からなるダイシングテープ６０に貼り付け、表面に形成した第２の凹部２３内にある貫通電極６の間を通る位置をダイシングソー６１を用いて切断すればよい。図中の点線は切断予定領域を示す。切断、個片化により、第１の電子部品パッケージ５１を得る。
【００３４】
第１の電子部品パッケージ基板４１を切断するとき、上記実施例ではダイシングソーを用いたがレーザー等による切断方法を用いてもよい。
【００３５】
図１０は、本発明の製造方法による第１の電子部品パッケージ５１を実装基板６２に半田６３を用いて接続したときの断面図である。外部電極７は実装基板６２表面に形成した図示しない電極と半田接続するとき、外部電極７の底面（実装基板６２と半田を介して接続する部分）と接続するだけではなく、外部電極７の側面（外部電極７の底面と略直角方向に立ち上がる面）にも半田６３が這い上がることにより実装基板６２と接続する。このとき半田６３が外部電極７の上面（外部電極７の側面と略直角方向に延出する面）まで這い上がっても構わない。外部電極７の底面から上面までの側面の高さは、例えば１５０μｍ程度あるために充分な量の半田を用いて接続することができ、第１の電子部品パッケージ５１の外部から外部電極７における半田６３のフィレットを容易に視認することができる。もちろん外部電極７の高さは上記に限定されず、適宜変更が可能である。
【００３６】
本実施例では、第１のシリコン基板１の第１の収納キャビティ２５ａの高さ（深さ）と第２のシリコン基板１１の厚さとを適宜調整することにより、第１の電子部品パッケージ５１の高さを低背化することが可能である。
【実施例２】
【００３７】
次に、本発明の第２の実施例について、貫通電極をより形成しやすい電子部品パッケージの製造方法を例にとり、詳細に説明する。なお、第１の実施例と説明が重なる部分については、説明を省略する。
【００３８】
図１１は、第２のキャビティ基板３３を製造する方法を示す図である。まず図５（ａ）と同様に第４の絶縁膜１２に第３の開口部２６を形成する。第３の開口部２６の底部には、第２のシリコン基板１１の一部が露出している。さらに、第２のシリコン基板１１に第３の収納キャビティ２７を形成する。第３の収納キャビティ２７表面には、図示しない絶縁膜を形成しておく（図１１ａ）。
【００３９】
続いて、第３の開口部２６の中と第３の収納キャビティ２７表面の一部と第４の絶縁膜１２表面の一部とに導電性物質を用いて、第２の接合部１４と第３の金属配線１０ｂを形成し、第２のキャビティ基板３３を形成する。この場合、第３の開口部２６は必ずしも必要でない（図１１ｂ）。
【００４０】
続いて、第１の電子部品１５ａを第３の金属配線１０ｂに接続する。第１の電子部品１５ａと第３の金属配線１０ｂの接続は、例えば半田により接続する（図１１ｃ）。
【００４１】
続いて、図４（ｂ）で示した基板から第２のリッド基板３４を形成する。図４（ｂ）で示した基板の上下を逆さにした後、実施例１と同様にして、第３の絶縁膜４表面に第２の開口部２４を形成したのち、第２の接続部１４を形成する。ここでは第２のリッド基板３４にキャビティとなる凹部を形成しないので、実施例１で準備した第１のキャビティ基板３１よりも、基板の厚さを薄く形成することができる。このため、第２のリッド基板３４の貫通電極６は、第２のキャビティ基板３３の貫通電極６の深さはより浅くなり、容易に形成することが可能となる（図１２）。
【００４２】
図１３は、第２のキャビティ基板３３と第２のリッド基板３４とを接合した第２の電子部品パッケージ基板４２の断面図である。
第２の電子部品パッケージ基板４２は、第２のキャビティ８ｂを形成し、第２のキャビティ８ｂ内には形成した第３の金属配線１０ｂと第３の金属配線１０ｂ上に搭載された第１の電子部品１５ａを収納する（図１３）。
【００４３】
予め第２の凹部２３の底部に隣接する４個の電子部品のそれぞれの貫通電極６を４個形成しておき、それぞれの間を通る位置で格子状に切断することにより、外部電極７を四隅に配置した第２の電子部品パッケージ５２が完成する。
【００４４】
図１４は、第２の電子部品パッケージ５２の断面図である。第２の電子部品パッケージ５２は、第１の実施例で説明した第１の電子部品パッケージ５１同様、貫通電極６を電子部品パッケージの隅部に配置し、貫通電極６の真下に外部電極７の一部を配置する。外部電極７は凹部形状であり、外部電極７の高さは、実装基板と半田接続したときのフィレットを外部から視認するために１００〜１５０μｍあることが好ましい。また、第２の電子部品パッケージ５２は、第２のキャビティ８ｂの中に形成した第３の金属配線１０ｂ上に第１の電子部品１５ａが搭載されている。また第２のリッド基板３４を構成する第１のシリコン基板１に収納キャビティを形成しないので、第２のリッド基板３４は第１のリッド基板３２より薄く形成することが可能になる。この結果、第２のリッド基板３４に形成する貫通電極６の深さは、第１の電子部品パッケージ５１よりも浅くすることが可能になり、貫通電極６の生産性が向上する。
【００４５】
第２の実施例に従い製造した第２の電子部品パッケージ５２も、実装基板へ半田接続すると実施例１と同様にフィレットを容易に視認できた。
【実施例３】
【００４６】
第３の実施例では、第１のキャビティ基板と第２のキャビティ基板とにそれぞれ電子部品を搭載する電子部品パッケージについて説明する。なお、第１および第２の実施例と説明が重なる部分については、説明を省略する。
【００４７】
まず、第２の実施例で示した第２のキャビティ基板３３を準備する。搭載する第１の電子部品１５ａを第２の電子部品１５ｂとする。第２の電子部品１５ｂは特に制限はないが、第３の金属配線１０ｂに搭載した状態で、第５の絶縁膜１３表面から突出しない高さが好ましい。
【００４８】
図１５は第３のキャビティ基板３５を製造する方法を示す図である。まず、図５（ａ）で示した第１のシリコン基板１の第２の開口部２４内と第１の収納キャビティ２５ａ表面の一部と第３の絶縁膜４表面とに第１の接合部９と第４の金属配線１０ｃとを形成し、第２の収納キャビティ２５ｂを形成した第３のキャビティ基板３５を形成する（図１５ａ）。
【００４９】
続いて、第４の金属配線１０ｃに第３の電子部品１５ｃを接続する。第３の電子部品１５ｃは特に制限はないが、第４の金属配線１０ｃに搭載した状態で、第３の絶縁膜４表面から突出しない高さが好ましい（図１５ｂ）。
【００５０】
図１６は、第３の電子部品パッケージ５３の断面図である。第１の接合部９と第２の接合部１４とを接合することにより、第２のキャビティ基板３３と第３のキャビティ基板３５とを貼り合せ、貫通電極６の間を通る位置で格子状に切断、個片化することにより、第３のキャビティ８ｃの中に、第２の電子部品１５ｂと第３の電子部品１５ｃとを搭載し、パッケージの四隅に外部電極７を配置する第３の電子部品パッケージ５３となる。第３の電子部品パッケージ５３では、多数の電子部品を搭載できるので、多機能化が可能である。なお、図１６では第２の電子部品１５ｂと第３の電子部品１５ｃのそれぞれの電極が相互に接続して貫通電極を介して外部電極７に引き出される構造となっているが、このような構造に限るものではない。
【００５１】
もちろん、第３の電子部品パッケージ５３においても、実装基板へ半田接続すると実施例１、２と同様にフィレットを容易に視認できた。
【００５２】
以上、本発明の実施例について説明したが、本発明はこれらに限定されるものではないことは言うまでもない。例えば、本実施例１において第１の電子部品１５ａの搭載位置は、第１のリッド基板３２表面上に形成した第２の金属配線１０ａ上としたが、第１の収納キャビティ２５ａ表面に形成した金属配線上でも構わない。また本実施例２では、第１の電子部品１５ａを第２のキャビティ基板３３表面上に形成した第３の収納キャビティ２７の底部に形成した第３の金属配線１０ｂとしたが、第２のリッド基板３４表面上に形成した金属配線上でも構わない。
【００５３】
また、上述したように、必要に応じて第１のシリコン基板１または第２のシリコン基板１１表面どちらかに半導体素子を形成しても構わない。半導体素子を形成することにより、電子部品１５ａを内蔵した電子部品パッケージとしてだけではなく、半導体機能を有する電子部品パッケージすることができる。
【００５４】
また、上記実施例では個片化するときの切断位置を４個形成した貫通電極６の間を通る位置で格子状に切断することにより、外部電極７を電子部品パッケージの四隅に配置した。複数の貫通電極６の形成については、上記に限らず例えば対向する２個の貫通電極６を形成しておき、お互いの中心を通る位置で切断し、さらに貫通電極６と隣接する貫通電極６との間を直交する方向に切断することにより、矩形の電子部品パッケージの各四辺の中央部に外部電極７が位置する電子部品パッケージとしても構わない。
【符号の説明】
【００５５】
１：第１のシリコン基板、２：第１の絶縁膜、３：第２の絶縁膜、４：第３の絶縁膜、５：第１の金属配線、６：貫通電極、７：外部電極、８ａ：第１のキャビティ、８ｂ：第２のキャビティ、８ｃ：第３のキャビティ、９：第１の接合部、１０ａ：第２の金属配線、１０ｂ：第３の金属配線、１０ｃ：第４の金属配線、１１：第２のシリコン基板、１２：第４の絶縁膜、１３：第５の絶縁膜、１４：第２の接合部、１５ａ：第１の電子部品、１５ｂ：第２の電子部品、１５ｃ：第３の電子部品、２１：第１の凹部、２２：第１の開口部、２３：第２の凹部、２４：第２の開口部、２５ａ：第１の収納キャビティ、２５ｂ：第２の収納キャビティ、２６：第３の開口部、２７：第３の収納キャビティ、３１：第１のキャビティ基板、３２：第１のリッド基板、３３：第２のキャビティ基板、３４：第２のリッド基板、３５：第３のキャビティ基板、４１：第１の電子部品パッケージ基板、４２：第２の電子部品パッケージ基板、５０：電子部品パッケージ、５１：第１の電子部品パッケージ、５２：第２の電子部品パッケージ、５３：第３の電子部品パッケージ、６０：ダイシングテープ、６１：ダイシングソー、６２：実装基板、６３：半田
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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