(57)【要約】【課題】オン耐圧が向上できる半導体装置およびその製造方法を提供する。【解決手段】ｐ+バックゲート領域ＢＧＲは、ｎ+ドレイン領域ＤＲＡ、ＤＲＢに挟まれている。ｎ+ソース領域ＳＲは、チャネル幅方向にｐ+バックゲート領域ＢＧＲと隣り合っている。ｎ+ソース領域ＳＲは、第１領域ＳＲＡと、第１領域ＳＲＡよりもｎ+ドレイン領域ＤＲＢの近くに位置する第２領域ＳＲＢとを有している。凹部ＴＲ１を埋め込む埋め込み絶縁層ＢＩ１は、第１領域ＳＲＡと第２領域ＳＲＢとの間において、第１領域ＳＲＡおよび第２領域ＳＲＢよりも半導体基板ＳＢの主表面ＭＳから深い位置に延びている。【選択図】図５
2019117883.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
絶縁ゲート型電界効果トランジスタ部を有する素子と、を備え、
前記素子は、
前記主表面において前記素子のチャネル長方向に互いに並ぶ第１部分および第２部分を有し、かつドレインおよびコレクタのいずれかである第１不純物領域と、
前記第１部分と前記第２部分とに挟まれるように前記主表面に配置された第１導電型の少なくとも１つのバックゲート領域と、
前記主表面において前記素子のチャネル幅方向に前記少なくとも１つのバックゲート領域と隣り合い、かつソースおよびエミッタのいずれかである第２導電型の少なくとも１つの第２不純物領域と、を含み、
前記少なくとも１つの第２不純物領域は、前記主表面に配置された第１領域と、前記主表面に配置されかつ前記第１領域よりも前記第２部分の近くに位置する第２領域とを有し、さらに
前記第１領域と前記第２領域との間において前記主表面から前記第１領域および前記第２領域よりも深い位置まで延びる絶縁層を備える、半導体装置。
【請求項２】
前記絶縁層は、前記主表面において前記少なくとも１つのバックゲート領域に達するように配置されており、
前記第１領域と前記第２領域とは前記絶縁層により互いに分割されている、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板は、前記第１領域と前記第２領域との間において前記主表面に配置された凹部を有し、
前記絶縁層は、前記凹部の内部全体を埋め込む、請求項１に記載の半導体装置。
【請求項４】
前記半導体基板は、前記第１領域と前記第２領域との間において前記主表面に配置された凹部を有し、
前記凹部の内部に配置され、かつ前記少なくとも１つの第２不純物領域と電気的に接続された埋め込み導電層をさらに備え、
前記絶縁層は、前記凹部の壁面と前記埋め込み導電層との間に配置されている、請求項１に記載の半導体装置。
【請求項５】
前記絶縁層の前記チャネル幅方向の寸法は、前記第１不純物領域の前記チャネル幅方向の寸法よりも短い、請求項１に記載の半導体装置。
【請求項６】
前記絶縁層の前記チャネル幅方向の寸法は、前記第１不純物領域の前記チャネル幅方向の寸法と同じである、請求項１に記載の半導体装置。
【請求項７】
前記絶縁層の前記チャネル幅方向の寸法は、前記第１不純物領域の前記チャネル幅方向の寸法よりも長い、請求項１に記載の半導体装置。
【請求項８】
前記少なくとも１つのバックゲート領域は、前記チャネル幅方向に並んだ複数のバックゲート領域を有し、
前記少なくとも１つの第２不純物領域は、前記チャネル幅方向に並んだ複数の第２不純物領域を有し、
前記複数のバックゲート領域と前記複数の第２不純物領域とは、前記バックゲート領域と前記第２不純物領域とが交互に並ぶように配置されている、請求項１に記載の半導体装置。
【請求項９】
前記絶縁層は、前記チャネル幅方向に並ぶ前記複数の第２不純物領域を横断している、請求項８に記載の半導体装置。
【請求項１０】
半導体基板の主表面に凹部を形成する工程と、
前記凹部内に絶縁層を形成する工程と、
前記半導体基板の前記主表面に、絶縁ゲート型電界効果トランジスタ部を有する素子を形成する工程と、を備え、
前記素子を形成する工程は、
前記主表面にて前記素子のチャネル長方向に互いに並ぶ第１部分および第２部分を有し、かつドレインおよびコレクタのいずれかである第１不純物領域を形成する工程と、
前記第１部分と前記第２部分とに挟まれるように前記主表面に配置された第１導電型の少なくとも１つのバックゲート領域を形成する工程と、
前記主表面において前記素子のチャネル幅方向に前記少なくとも１つのバックゲート領域と隣り合い、かつソースおよびエミッタのいずれかである第２導電型の少なくとも１つの第２不純物領域を形成する工程と、を含み、
前記少なくとも１つの第２不純物領域は、第１領域と、前記第１領域よりも前記第２部分の近くに位置する第２領域とを前記主表面に有するように形成され、
前記第１領域と前記第２領域とは、前記絶縁層が埋め込まれた前記凹部を挟み、かつ前記凹部よりも浅くなるように形成される、半導体装置の製造方法。
【請求項１１】
前記主表面上に位置するように、かつ前記凹部内に位置するように導電層を形成する工程と、
前記導電層をパターニングすることにより、前記素子に含まれるゲート電極層と、前記凹部内を埋め込みかつ前記少なくとも１つの第２不純物領域と電気的に接続された埋め込み導電層とを前記導電層から形成する工程をさらに備える、請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
高耐圧を要求される素子は、たとえば国際公開第２０１２／１２７９６０号（特許文献１）、国際公開第２０１１／１６１７４８号（特許文献２）および特開２０１３−１３５１８８号公報（特許文献３）に開示されている。
【０００３】
特許文献１には、平面視においてソースの周囲がドレインで囲まれ、ソースとバックゲートとがチャネル幅方向に隣接しながら繰り返された構造が開示されている。また特許文献２および３には、ソースとバックゲートとがチャネル長方向に並び、ソースとバックゲートとの間に絶縁膜が挟まれた構造が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１２／１２７９６０号
【特許文献２】国際公開第２０１１／１６１７４８号
【特許文献３】特開２０１３−１３５１８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１では、ソースおよびバックゲートに両側のドレインの各々から寄生ホール電流が流れ込む。このため、バックゲートの電位が浮き易くなり、オン耐圧が低下する場合がある。
【０００６】
また特許文献２および３では、ソースおよびバックゲートの間の絶縁膜は、ソースとバックゲートとの電気的分離のためのものであり、オン耐圧の向上に効果を有しない。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態の半導体装置は、主表面を有する半導体基板と、絶縁ゲート型電界効果トランジスタ部を有する素子と、絶縁層とを備える。その素子は、第１不純物領域と、第１導電型の少なくとも１つのバックゲート領域と、第２導電型の少なくとも１つの第２不純物領域と、を含む。第１不純物領域は、主表面において素子のチャネル長方向に互いに並ぶ第１部分および第２部分を有し、かつドレインおよびコレクタのいずれかである。少なくとも１つのバックゲート領域は、第１部分と第２部分とに挟まれるように主表面に配置されている。少なくとも１つの第２不純物領域は、主表面において素子のチャネル幅方向に少なくとも１つのバックゲート領域と隣り合い、かつソースおよびエミッタのいずれかである。少なくとも１つの第２不純物領域は、主表面に配置された第１領域と、主表面に配置されかつ第１領域よりも第２部分の近くに位置する第２領域とを有している。絶縁層は、第１領域と第２領域との間において主表面から第１領域および第２領域よりも深い位置まで延びている。
【０００９】
一実施の形態の半導体装置の製造方法は、半導体基板の主表面に凹部を形成する工程と、その凹部内に絶縁層を形成する工程と、半導体基板の主表面に絶縁ゲート型電界効果トランジスタ部を有する素子を形成する工程とを有する。素子を形成する工程は、以下の工程を有している。
【００１０】
主表面にて素子のチャネル長方向に互いに並ぶ第１部分および第２部分を有し、かつドレインおよびコレクタのいずれかである第１不純物領域が形成される。第１部分と第２部分とに挟まれるように主表面に配置された第１導電型の少なくとも１つのバックゲート領域が形成される。主表面において素子のチャネル幅方向に少なくとも１つのバックゲート領域と隣り合い、かつソースおよびエミッタのいずれかである第２導電型の少なくとも１つの第２不純物領域が形成される。少なくとも１つの第２不純物領域は、第１領域と、その第１領域よりも第２部分の近くに位置する第２領域とを主表面に有するように形成される。第１領域と第２領域とは、絶縁層が埋め込まれた凹部を挟み、かつその凹部よりも浅くなるように形成される。
【発明の効果】
【００１１】
前記一実施の形態によれば、オン耐圧が向上できる半導体装置およびその製造方法を提供する。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１におけるチップ状態の半導体装置の構成を概略的に示す平面図である。
【図２】実施の形態１における半導体装置の構成を概略的に示す平面図である。
【図３】図２の領域Ｒ１を拡大して示す拡大平面図である。
【図４】図３のＩＶ−ＩＶ線に沿う断面図である。
【図５】図３のＶ−Ｖ線に沿う断面図である。
【図６】実施の形態１における半導体装置の製造方法の第１工程を示す断面図である。
【図７】実施の形態１における半導体装置の製造方法の第２工程を示す断面図である。
【図８】実施の形態１における半導体装置の製造方法の第３工程を示す断面図である。
【図９】実施の形態１における半導体装置の製造方法の第４工程を示す断面図である。
【図１０】実施の形態１における半導体装置の製造方法の第５工程を示す断面図である。
【図１１】比較例の構成を示す平面図である。
【図１２】図１１のＸＩＩ−ＸＩＩ線に沿う断面図である。
【図１３】実施の形態１と比較例との各々におけるＩｄ−Ｖｄ波形を示す図である。
【図１４】比較例（Ａ）と実施の形態１（Ｂ）との各々における電流密度分布を示す図である。
【図１５】比較例（Ａ）と実施の形態１（Ｂ）との各々におけるポテンシャル分布を示す図である。
【図１６】実施の形態１における効果を説明するための図である。
【図１７】実施の形態２における半導体装置の構成を示す断面図である。
【図１８】実施の形態２における半導体装置の製造方法の第１工程を示す断面図である。
【図１９】実施の形態２における半導体装置の製造方法の第２工程を示す断面図である。
【図２０】実施の形態２における半導体装置の製造方法の第３工程を示す断面図である。
【図２１】実施の形態１（Ａ）と実施の形態２（Ｂ）との各々における電流密度分布を示す図である。
【図２２】実施の形態１（Ａ）と実施の形態２（Ｂ）との各々におけるポテンシャル分布を示す図である。
【図２３】チャネル幅方向に並ぶ複数のソース領域を凹部が横断する構成の一例を示す平面図である。
【図２４】図２３のＸＸＩＶ−ＸＸＩＶ線に沿う断面図である。
【図２５】チャネル幅方向に並ぶ複数のソース領域を凹部が横断する構成の他の例を示す平面図である。
【図２６】チャネル幅方向に並ぶ複数のソース領域を凹部が横断する構成のさらに他の例を示す平面図である。
【図２７】図２３のＸＸＩＶ−ＸＸＩＶ線に沿う断面に対応する断面図である。
【図２８】コンタクトホールが凹部内まで延びる構成を示す断面図である。
【図２９】凹部がソース領域内のみ位置しバックゲート領域に達していない状態を示す平面図である。
【発明を実施するための形態】
【００１３】
以下、本実施の形態について図に基づいて説明する。
（実施の形態１）
図１に示されるように、本実施の形態の半導体装置は、たとえばチップ状態であり、半導体基板を有している。半導体基板の表面には、ドライバ回路ＤＲＣ、プリドライバ回路ＰＤＣ、アナログ回路ＡＮＣ、電源回路ＰＷＣ、ロジック回路ＬＯＣ、入出力回路ＩＯＣなどの各形成領域が配置されている。
【００１４】
なお本実施の形態の半導体装置は、半導体チップに限定されず、ウエハ状態であってもよく、また封止樹脂で封止されたパッケージ状態であってもよい。
【００１５】
図２および図３に示されるように、半導体基板ＳＢの主表面ＭＳには、絶縁ゲート型電界効果トランジスタ部を有する素子が複数個形成されている。複数の素子の各々は、たとえば横型高耐圧トランジスタであって、ｎチャネルＭＯＳ（Metal  Oxide  Semiconductor）トランジスタＴＲである。
【００１６】
複数のＭＯＳトランジスタＴＲの各々は、ゲート電極層ＧＥと、ｎ+ドレイン領域ＤＲ（第１不純物領域）と、ｎ+ソース領域ＳＲ（第２不純物領域）と、ｐ+バックゲート領域ＢＧＲとを主に有している。平面視において、ゲート電極層ＧＥは、ｎ+ドレイン領域ＤＲの周囲を取り囲むように配置されている。ゲート電極層ＧＥは、平面視において矩形の枠形状を有している。ゲート電極層ＧＥの枠形状は、チャネル長方向の寸法よりもチャネル幅方向の寸法が大きくなる形状を有している。ゲート電極層ＧＥは、たとえば不純物が導入された多結晶シリコン（以下、ドープドポリシリコンと称する）よりなっている。
【００１７】
なおゲート電極層ＧＥは、平面視において、ｎ+ドレイン領域ＤＲの周囲を取り囲まない非環状の形状であってもよい。ゲート電極層ＧＥは、平面視において、たとえば一直線状に延びる部分のみよりなっていてもよい。
【００１８】
平面視におけるゲート電極層ＧＥの枠の外には、複数のｎ+ソース領域ＳＲがチャネル幅方向に並んでいる。また平面視におけるゲート電極層ＧＥの枠の外には、複数のｐ+バックゲート領域ＢＧＲがチャネル幅方向に並んでいる。複数のｎ+ソース領域ＳＲと複数のｐ+バックゲート領域ＢＧＲとは、ｎ+ソース領域ＳＲとｐ+バックゲート領域ＢＧＲとが交互に並ぶように配置されている。
【００１９】
枠形状のゲート電極層ＧＥは複数個設けられている。複数のゲート電極層ＧＥは、たとえば３つのゲート電極層ＧＥＡ、ＧＥＢ、ＧＥＣを含んでいる。またドレイン領域ＤＲは複数個設けられている。複数のドレイン領域ＤＲは、たとえば３つのドレイン領域ＤＲＡ、ＤＲＢ、ＤＲＣを含んでいる。
【００２０】
ドレイン領域ＤＲＡは、平面視においてゲート電極層ＧＥＡにより取り囲まれている。ドレイン領域ＤＲＢは、平面視においてゲート電極層ＧＥＢにより取り囲まれている。ドレイン領域ＤＲＣは、平面視においてゲート電極層ＧＥＣにより取り囲まれている。
【００２１】
複数のゲート電極層ＧＥは３つ以外に２つであっても良く、また４つ以上であってもよい。また複数のドレイン領域ＤＲも３つ以外に２つであっても良く、また４つ以上であってもよい。
【００２２】
なお本明細書において平面視とは、半導体基板ＳＢの主表面ＭＳに対して垂直な方向から見た視点を意味する。
【００２３】
図４および図５に示されるように、半導体基板ＳＢ内には、基板領域ＳＢＲが配置されている。この基板領域ＳＢＲの主表面ＭＳ側には、ｎ型埋め込み領域ＢＬが配置されている。ｎ型埋め込み領域ＢＬの主表面ＭＳ側には、ｐ型エピタキシャル領域ＥＰがｎ型埋め込み領域ＢＬとｐｎ接合を構成するように配置されている。
【００２４】
ｐ型エピタキシャル領域ＥＰの内部には、ｐ型ウエル領域ＷＲ１が配置されている。ｐ型エピタキシャル領域ＥＰの内部であって、ｐ型ウエル領域ＷＲ１の主表面ＭＳ側にはｐ型ウエル領域ＷＲ２が配置されている。
【００２５】
半導体基板ＳＢの主表面ＭＳには、ｎ型ドリフト領域ＷＲ３が配置されている。ｎ型ドリフト領域ＷＲ３は、ｐ型エピタキシャル領域ＥＰおよびｐ型ウエル領域ＷＲ２の各々とｐｎ接合を構成している。
【００２６】
ｎ型ドリフト領域ＷＲ３内の主表面には、ＳＴＩ（Shallow  Trench  Isolation）構造ＳＴ２が配置されている。ＳＴＩ構造ＳＴ２は、半導体基板ＳＢの主表面ＭＳに配置された溝ＴＲ２と、その溝ＴＲ２内を充填する埋め込み絶縁層ＢＩ２とを有している。このＳＴＩ構造ＳＴ２は、図２および図３に示されるように平面視において矩形の枠形状を有している。
【００２７】
このＳＴＩ構造ＳＴ２に囲まれる半導体基板ＳＢの主表面ＭＳには、ｎ+ドレイン領域ＤＲが配置されている。このｎ+ドレイン領域ＤＲは、ｎ型ドリフト領域ＷＲ３内の主表面ＭＳに配置されており、ｎ型ドリフト領域ＷＲ３と接している。ｎ+ドレイン領域ＤＲは、ｎ型ドリフト領域ＷＲ３よりも高いｎ型不純物濃度を有している。
【００２８】
半導体基板ＳＢの主表面ＭＳには、ｐ型ボディ領域ＷＲ４が配置されている。ｐ型ボディ領域ＷＲ４は、ｐ型ウエル領域ＷＲ２の真上に位置している。ｐ型ボディ領域ＷＲ４は、周囲をｐ型エピタキシャル領域ＥＰに取り囲まれており、ｐ型エピタキシャル領域ＥＰと接している。
【００２９】
図４に示されるように、ｐ型ボディ領域ＷＲ４により周囲を取り囲まれるように、半導体基板ＳＢの主表面ＭＳにはｐ+バックゲート領域ＢＧＲが形成されている。ｐ+バックゲート領域ＢＧＲは、ｐ型ボディ領域ＷＲ４よりも高いｐ型不純物濃度を有している。
【００３０】
図４に示す断面において、半導体基板ＳＢの主表面ＭＳには、ｎ+ドレイン領域ＤＲＡ（第１部分）とｎ+ドレイン領域ＤＲＢ（第２部分）とがＭＯＳトランジスタＴＲのチャネル長方向に互いに間隔をあけて並んで配置されている。ｎ+ドレイン領域ＤＲＡとｎ+ドレイン領域ＤＲＢとの間には、ｐ+バックゲート領域ＢＧＲとｐ型ボディ領域ＷＲ４との各々が挟まれている。
【００３１】
図５に示されるように、ｐ型ボディ領域ＷＲ４により周囲を取り囲まれるように、半導体基板ＳＢの主表面ＭＳにはｎ+ソース領域ＳＲが形成されている。ｎ+ソース領域ＳＲは、ｐ型ボディ領域ＷＲ４とｐｎ接合を構成している。
【００３２】
図５に示す断面において、ｎ+ソース領域ＳＲおよびｐ型ボディ領域ＷＲ４の各々は、ｎ+ドレイン領域ＤＲＡとｎ+ドレイン領域ＤＲＢとの間に挟まれている。ｎ+ソース領域ＳＲは、図２および図３に示されるように、ｐ+バックゲート領域ＢＧＲとＭＯＳトランジスタＴＲのチャネル幅方向に隣り合っている。ｎ+ソース領域ＳＲとｐ+バックゲート領域ＢＧＲとはｐｎ接合を構成している。
【００３３】
図５に示されるように、ｎ+ソース領域ＳＲは、第１領域ＳＲＡと、第２領域ＳＲＢとを有している。第２領域ＳＲＢは、第１領域ＳＲＡよりもｎ+ドレイン領域ＤＲＢの近くに位置している。第１領域ＳＲＡおよび第２領域ＳＲＢは、互いに同じｎ型不純物濃度分布を有している。
【００３４】
第１領域ＳＲＡと第２領域ＳＲＢとの間において、半導体基板ＳＢの主表面ＭＳにはＳＴＩ構造ＳＴ１が配置されている。このＳＴＩ構造ＳＴ１は、凹部ＴＲ１と、埋め込み絶縁層ＢＩ１（絶縁層）とを有している。
【００３５】
凹部ＴＲ１は、第１領域ＳＲＡと第２領域ＳＲＢとの間において半導体基板ＳＢの主表面ＭＳに形成されている。凹部ＴＲ１は、主表面ＭＳから第１領域ＳＲＡおよび第２領域ＳＲＢの各々よりも深い位置まで延びている。このため凹部ＴＲ１の底部は、第１領域ＳＲＡおよび第２領域ＳＲＢの各々とｐ型ボディ領域ＷＲ４とのｐｎ接合部よりも深い位置に延びており、ｐ型ボディ領域ＷＲ４内に位置している。凹部ＴＲ１は、ＳＴＩ構造ＳＴ２の溝ＴＲ２と同じ深さを有していてもよい。また凹部ＴＲ１は、ｐ型ボディ領域ＷＲ４よりも深い位置まで延びていてもよい。
【００３６】
埋め込み絶縁層ＢＩ１は、その凹部ＴＲ１の内部全体を充填している。このため、埋め込み絶縁層ＢＩ１は、主表面ＭＳから第１領域ＳＲＡおよび第２領域ＳＲＢの各々よりも深い位置まで延びている。埋め込み絶縁層ＢＩ１は、ＳＴＩ構造ＳＴ２の埋め込み絶縁層ＢＩ２と同じ深さを有していてもよい。また埋め込み絶縁層ＢＩ１は、ｐ型ボディ領域ＷＲ４よりも深い位置まで延びていてもよい。埋め込み絶縁層ＢＩ１の上面は、半導体基板ＳＢの主表面ＭＳよりも上方に突き出していてもよい。
【００３７】
図２および図３に示されるように、凹部ＴＲ１および埋め込み絶縁層ＢＩ１の各々は、ｎ+ソース領域ＳＲ内に位置しており、ｎ+ソース領域ＳＲからｐ+バックゲート領域ＢＧＲに達している。具体的には、凹部ＴＲ１および埋め込み絶縁層ＢＩ１の各々は、半導体基板ＳＢの主表面ＭＳにおいてｎ+ソース領域ＳＲのｎ型不純物濃度とｐ+バックゲート領域ＢＧＲのｐ型不純物濃度とが同じとなる位置、またはその位置よりもｐ+バックゲート領域ＢＧＲの内側の位置まで延びている。
【００３８】
凹部ＴＲ１および埋め込み絶縁層ＢＩ１の各々は、平面視において矩形の形状を有している。凹部ＴＲ１を構成する壁面のうちチャネル幅方向に互いに対向する１対の壁面の一方には、一のバックゲート領域ＢＧＲが接しており、上記１対の壁面の他方には他のバックゲート領域ＢＧＲが接している。
【００３９】
図５に示されるように、凹部ＴＲ１のｎ+ドレイン領域ＤＲＡ側の側壁（チャネル長方向に互いに対向する１対の壁面の一方）には第１領域ＳＲＡが接している。また凹部ＴＲ１のｎ+ドレイン領域ＤＲＢ側の側壁（チャネル長方向に互いに対向する１対の壁面の他方）には第２領域ＳＲＢが接している。
【００４０】
図４および図５に示されるように、半導体基板ＳＢの主表面ＭＳ上には、ゲート絶縁層ＧＩを介在してゲート電極層ＧＥ（ＧＥＡ、ＧＥＢ、ＧＥＣ：図２）が配置されている。
【００４１】
図５に示されるように、ゲート電極層ＧＥＡは、ｎ+ドレイン領域ＤＲＡと第１領域ＳＲＡとに挟まれるｐ型ボディ領域ＷＲ４およびｐ型エピタキシャル領域ＥＰの各々にゲート絶縁層ＧＩを介在して対向している。また図４に示されるように、このゲート電極層ＧＥＡは、ｎ+ドレイン領域ＤＲＡとｐ+バックゲート領域ＢＧＲとに挟まれるｐ型ボディ領域ＷＲ４およびｐ型エピタキシャル領域ＥＰの各々にゲート絶縁層ＧＩを介在して対向している。
【００４２】
図５に示されるように、ゲート電極層ＧＥＢは、ｎ+ドレイン領域ＤＲＢと第２領域ＳＲＢとに挟まれるｐ型ボディ領域ＷＲ４およびｐ型エピタキシャル領域ＥＰの各々にゲート絶縁層ＧＩを介在して対向している。また図４に示されるように、このゲート電極層ＧＥＢは、ｎ+ドレイン領域ＤＲＢとｐ+バックゲート領域ＢＧＲとに挟まれるｐ型ボディ領域ＷＲ４およびｐ型エピタキシャル領域ＥＰの各々にゲート絶縁層ＧＩを介在して対向している。
【００４３】
ゲート電極層ＧＥの側面には、側壁絶縁層ＳＷが配置されている。半導体基板ＳＢの主表面ＭＳ上には、ゲート電極層ＧＥを覆うように層間絶縁層ＩＩが配置されている。層間絶縁層ＩＩには、複数のコンタクトホールＣＨ１、ＣＨ２、ＣＨ３が配置されいてる。
【００４４】
コンタクトホールＣＨ１（図５）は、層間絶縁層ＩＩの上面からｎ+ソース領域ＳＲに達している。コンタクトホールＣＨ２（図４）は、層間絶縁層ＩＩの上面からｐ+バックゲート領域ＢＧＲに達している。コンタクトホールＣＨ３は、層間絶縁層ＩＩの上面からｎ+ドレイン領域ＤＲに達している。
【００４５】
複数のコンタクトホールＣＨ１、ＣＨ２、ＣＨ３の内部は、それぞれプラグ導電層ＰＬ１、ＰＬ２、ＰＬ３により埋め込まれている。
【００４６】
層間絶縁層ＩＩの上面上には配線層ＩＣ１、ＩＣ２が配置されている。配線層ＩＣ１は、コンタクトホールＣＨ１、ＣＨ２の各々を介在してｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＢＧＲの各々と電気的に接続されている。配線層ＩＣ２は、コンタクトホールＣＨ３を介在してｎ+ドレイン領域ＤＲと電気的に接続されている。
【００４７】
次に、本実施の形態の半導体装置の製造方法について図４〜図１０を用いて説明する。
図６に示されるように、基板領域ＳＢＲの上に、ｎ型埋め込み領域ＢＬが形成される。このｎ型埋め込み領域ＢＬの上に、ｐ型エピタキシャル領域ＥＰが形成される。ｐ型エピタキシャル領域ＥＰの内部に、ｐ型ウエル領域ＷＲ１、ｐ型ウエル領域ＷＲ２、ｎ型ドリフト領域ＷＲ３およびｐ型ボディ領域ＷＲ４が形成される。
【００４８】
図７に示されるように、半導体基板ＳＢの主表面ＭＳにＳＴＩ構造ＳＴ１、ＳＴ２が形成される。具体的には、まず半導体基板ＳＢの主表面に、通常の写真製版技術およびエッチング技術により凹部ＴＲ１、溝ＴＲ２が形成される。凹部ＴＲ１および溝ＴＲ２の各々は、互いに同じ写真製版技術およびエッチング技術により形成されてもよく、また互いに異なる写真製版技術およびエッチング技術により形成されてもよい。この後、凹部ＴＲ１および溝ＴＲ２の各々を埋め込むように埋め込み絶縁層ＢＩ２が形成される。
【００４９】
図８に示されるように、半導体基板ＳＢの主表面ＭＳがたとえば熱酸化される。これにより、半導体基板ＳＢの主表面ＭＳにゲート絶縁層ＧＩが形成される。ゲート絶縁層ＧＩの上に、ゲート電極層となる導電層ＣＬが形成される。導電層ＣＬは、たとえばドープドポリシリコンから形成される。この後、導電層ＣＬが通常の写真製版技術およびエッチング技術によりパターニングされる。
【００５０】
図９に示されるように、上記のパターニングにより、導電層ＣＬからゲート電極層ＧＥが形成される。ゲート電極層ＧＥは、一部がＳＴＩ構造ＳＴ２の上に乗り上げるように形成される。この後、ゲート電極層ＧＥの側壁に側壁絶縁層ＳＷが形成される。
【００５１】
図１０に示されるように、半導体基板ＳＢの主表面ＭＳにｎ型不純物がイオン注入などされることにより、ｎ+ドレイン領域ＤＲとｎ+ソース領域ＳＲとが形成される。また半導体基板ＳＢの主表面ＭＳにｐ型不純物がイオン注入などされることにより、ｐ+バックゲート領域ＢＧＲ（図示せず）が形成される。ｐ+バックゲート領域ＢＧＲは、ｎ+ドレイン領域ＤＲおよびｎ+ソース領域ＳＲの形成後に形成されてもよく、またｎ+ドレイン領域ＤＲおよびｎ+ソース領域ＳＲの形成前に形成されてもよい。
【００５２】
図４および図５に示されるように、半導体基板ＳＢの主表面ＭＳ上に、層間絶縁層ＩＩが形成される。この後、通常の写真製版技術およびエッチング技術により層間絶縁層ＩＩにコンタクトホールＣＨ１、ＣＨ２、ＣＨ３が形成される。このコンタクトホールＣＨ１、ＣＨ２、ＣＨ３のそれぞれにプラグ導電層ＰＬ１、ＰＬ２、ＰＬ３が埋め込まれる。
【００５３】
この後、層間絶縁層ＩＩの上面上に導電層が形成され、この導電層が通常の写真製版技術およびエッチング技術によりパターニングされる。これにより、この導電層から配線層ＩＣ１、ＩＣ２が形成される。配線層ＩＣ１は、プラグ導電層ＰＬ１を介在してｎ+ソース領域ＳＲと電気的に接続するように、かつプラグ導電層ＰＬ２を介在してｐ+バックゲート領域ＢＧＲと電気的に接続するように形成される。また配線層ＩＣ２は、プラグ導電層ＰＬ３を介在してｎ+ドレイン領域ＤＲと電気的に接続するように形成される。
【００５４】
以上により、本実施の形態の半導体装置が製造される。
次に、本実施の形態の半導体装置の作用効果について図１１および図１２に示す比較例と対比して説明する。
【００５５】
図１１および図１２に示されるように、比較例の半導体装置は、ｎ+ソース領域ＳＲ内に凹部を有しない点において本実施の形態の半導体装置と異なっている。上記以外の比較例の構成は、上述した本実施の形態の構成とほぼ同じであるため同一の要素については同一の符号を付して、その説明を繰り返さない。
【００５６】
本発明者は、本実施の形態の構成と比較例の構成とについて、Ｉｄ−Ｖｄ波形と、電流密度分布と、ポテンシャル分布とを調べた。これらは、ＴＣＡＤ（Technology  Computer-Aided  Design）シミュレーションにより調べた。上記により得られたＩｄ−Ｖｄ波形の結果を図１３に、電流密度分布の結果を図１４に、ポテンシャル分布の結果を図１５にそれぞれ示す。
【００５７】
図１３に示されるように、同一のＶｄの値のときに、実線で示された本実施の形態のＩｄの値は、破線で示された比較例のＩｄよりも低くなっていることが分かる。
【００５８】
また図１４（Ａ）は比較例の電流密度分布を示し、図１４（Ｂ）は本実施の形態の電流密度分布を示している。図１４（Ａ）、（Ｂ）に示されるように、本実施の形態においては、ＳＴＩ構造ＳＴ１がソース領域ＳＲに配置されることによって、ソース領域ＳＲの直下において比較例よりも電流密度が低くなっていることが分かる。
【００５９】
また図１５（Ａ）は比較例のポテンシャル分布を示し、図１５（Ｂ）は本実施の形態のポテンシャル分布を示している。図１５（Ａ）、（Ｂ）に示されるように、本実施の形態においては、ＳＴＩ構造ＳＴ１がソース領域ＳＲに配置されることによって、ソース領域ＳＲの直下において比較例よりもポテンシャルが低くなっていることが分かる。
【００６０】
図１４の結果から、本実施の形態では、ｎ+ソース領域ＳＲにＳＴＩ構造ＳＴ１が配置されたことにより、ＳＴＩ構造ＳＴ１の近傍をホール電流が流れにくくなっている。これにより図１５に示すように、ｎ+ソース領域ＳＲの下端のＳＴＩ構造ＳＴ１近傍でのｐ型ボディ領域ＷＲ４の電位の持ち上がりが抑制されている。この電位上昇の抑制効果により、図１５に示すように、ｎ+ソース領域ＳＲの下全体の電位上昇も抑制される。この一連の効果により、図１３に示すように本実施の形態においては比較例に比べてオン耐圧が改善できる。なお上記ＴＣＡＤシミュレーションは、本実施の形態におけるＳＴＩ構造ＳＴ１の深さをｎ+ドレイン領域ＤＲの深さの２倍として行われた。
【００６１】
以上説明したように本実施の形態においては、図１６に示されるように、ｎ+ソース領域ＳＲの第１領域ＳＲＡと第２領域ＳＲＢとの間にＳＴＩ構造ＳＴ１の凹部ＴＲ１および埋め込み絶縁層ＢＩ１が設けられている。このため、たとえば図中破線で示されるように、ｎ+ドレイン領域ＤＲＢから第２領域ＳＲＢの下側を通過して第１領域ＳＲＡに入ろうとするホール電流をＳＴＩ構造ＳＴ１により遮断することができる。このようにＳＴＩ構造ＳＴ１を設けたことにより、ホール電流がソース領域ＳＲに入る経路を減少させることができる。これによりオン耐圧ＢＶONを向上させることが可能となる。
【００６２】
また本実施の形態においては、図２および図３に示されるように、凹部ＴＲ１および埋め込み絶縁層ＢＩ１の各々は、ｎ+ソース領域ＳＲをチャネル幅方向に挟み込む２つのｐ+バックゲート領域ＢＧＲの各々に達している。これによりｎ+ソース領域ＳＲを第１領域ＳＲＡと第２領域ＳＲＢとに互いに分離することができる。このため、第１領域ＳＲＡおよび第２領域ＳＲＢへのホール電流の経路をＳＴＩ構造ＳＴ１によりさらに減らすことができる。
【００６３】
また本実施の形態においては、図４および図５に示されるように、凹部ＴＲ１の内部全体が埋め込み絶縁層ＢＩ１により埋め込まれている。このためＳＴＩ構造ＳＴ１の製造が容易であるとともに、ＳＴＩ構造ＳＴ１のサイズを小さくすることができる。
【００６４】
また本実施の形態においては、図２および図３に示されるように、複数のｐ+バックゲート領域ＢＧＲと複数のｎ+ソース領域ＳＲとが交互に並ぶように配置されている。これにより複数のｐ+バックゲート領域ＢＧＲにおいてｐ型ボディ領域ＷＲ４の電位を固定することが可能となる。
【００６５】
（実施の形態２）
図１７に示されるように、本実施の形態の半導体装置の構成は、実施の形態１の構成と比較して、ＳＴＩ構造ＳＴ１の凹部ＴＲ１内にソース電位の導電層が挿入されている点において異なっている。
【００６６】
本実施の形態においては、ＳＴＩ構造ＳＴ１の凹部ＴＲ１内に埋め込み絶縁層ＢＩ１が配置されている。埋め込み絶縁層ＢＩ１の上面には、凹部ＴＲ１内に延びる穴部ＴＲＥが配置されている。この穴部ＴＲＥの底部は埋め込み絶縁層ＢＩ１の内部に位置しており、穴部ＴＲＥの底部と凹部ＴＲ１の底部との間には埋め込み絶縁層ＢＩ１が残っている。
【００６７】
この穴部ＴＲＥを埋め込むように、埋め込み導電層ＢＣが配置されている。これにより埋め込み導電層ＢＣの一部は、凹部ＴＲ１内に配置されている。埋め込み導電層ＢＣと凹部ＴＲ１の壁面との間には、埋め込み絶縁層ＢＩ１が配置されている。埋め込み導電層ＢＣは、たとえばドープドポリシリコンよりなっている。
【００６８】
埋め込み導電層ＢＣは、埋め込み絶縁層ＢＩ１の上面より上方に突き出している。埋め込み絶縁層ＢＩ１の上面から上方につきました埋め込み導電層ＢＣの部分の側壁には、側壁絶縁層ＳＷ２が配置されている。層間絶縁層ＩＩには、層間絶縁層ＩＩの上面から埋め込み導電層ＢＣに達するコンタクトホールＣＨ４が配置されている。
【００６９】
このコンタクトホールＣＨ４内には、プラグ導電層ＰＬ４が埋め込まれている。このプラグ導電層ＰＬ４を介在して配線層ＩＣ１は、埋め込み導電層ＢＣに電気的に接続されている。これにより埋め込み導電層ＢＣは、ｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＢＧＲと同じ電位となっている。
【００７０】
なお、上記以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため、実施の形態１の要素と同じ要素について実施の形態２においても同じ符号を付し、その説明を繰り返さない。
【００７１】
次に、本実施の形態の半導体装置の製造方法について図１８〜図２０を用いて説明する。
【００７２】
本実施の形態の半導体装置の製造方法は、まず図６および図７に示す工程を経る。この後、図１８に示されるように、通常の写真製版技術およびエッチング技術により、埋め込み絶縁層ＢＩ１の上面に穴部ＴＲＥが形成される。この後、半導体基板ＳＢの主表面ＭＳがたとえば熱酸化されることにより、半導体基板ＳＢの主表面ＭＳにゲート絶縁層ＧＩが形成される。穴部ＴＲＥを埋め込むように、かつゲート絶縁層ＧＩの上に位置するように、ゲート電極層となる導電層ＣＬが形成される。導電層ＣＬは、たとえばドープドポリシリコンから形成される。この後、導電層ＣＬが通常の写真製版技術およびエッチング技術によりパターニングされる。
【００７３】
図１９に示されるように、上記のパターニングにより、導電層ＣＬからゲート電極層ＧＥと埋め込み導電層ＢＣとが形成される。ゲート電極層ＧＥは、一部がＳＴＩ構造ＳＴ２の上に乗り上げるように形成される。埋め込み導電層ＢＣは、穴部ＴＲＥを埋め込むように、かつ穴部ＴＲＥから上方に突き出すように形成される。この後、ゲート電極層ＧＥの側壁に側壁絶縁層ＳＷが形成されるとともに、埋め込み導電層ＢＣの側壁に側壁絶縁層ＳＷ２が形成される。
【００７４】
図２０に示されるように、半導体基板ＳＢの主表面ＭＳにｎ型不純物がイオン注入などされることにより、ｎ+ドレイン領域ＤＲとｎ+ソース領域ＳＲとが形成される。また半導体基板ＳＢの主表面ＭＳにｐ型不純物がイオン注入などされることにより、ｐ+バックゲート領域ＢＧＲ（図示せず）が形成される。ｐ+バックゲート領域ＢＧＲは、ｎ+ドレイン領域ＤＲおよびｎ+ソース領域ＳＲの形成後に形成されてもよく、またｎ+ドレイン領域ＤＲおよびｎ+ソース領域ＳＲの形成前に形成されてもよい。
【００７５】
図１７に示されるように、半導体基板ＳＢの主表面ＭＳ上に、層間絶縁層ＩＩが形成される。この後、通常の写真製版技術およびエッチング技術により層間絶縁層ＩＩにコンタクトホールＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４が形成される。このコンタクトホールＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４のそれぞれにプラグ導電層ＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４が埋め込まれる。
【００７６】
この後、層間絶縁層ＩＩの上面上に導電層が形成され、この導電層が通常の写真製版技術およびエッチング技術によりパターニングされる。これにより、この導電層から配線層ＩＣ１、ＩＣ２が形成される。配線層ＩＣ１は、プラグ導電層ＰＬ１を介在してｎ+ソース領域ＳＲと電気的に接続するように、プラグ導電層ＰＬ２を介在してｐ+バックゲート領域ＢＧＲと電気的に接続するように、かつプラグ導電層ＰＬ４を介在して埋め込み導電層ＢＣと電気的に接続するように形成される。また配線層ＩＣ２は、プラグ導電層ＰＬ３を介在してｎ+ドレイン領域ＤＲと電気的に接続するように形成される。
【００７７】
以上により、本実施の形態の半導体装置が製造される。
次に、本実施の形態の半導体装置の作用効果について図２〜図５に示す実施の形態１と対比して説明する。
【００７８】
本発明者は、本実施の形態の構成と実施の形態１の構成とについて、電流密度分布と、ポテンシャル分布とを調べた。上記により得られた電流密度分布の結果を図２１に、ポテンシャル分布の結果を図２２にそれぞれ示す。
【００７９】
図２１（Ａ）は実施の形態１の電流密度分布を示し、図２１（Ｂ）は本実施の形態の電流密度分布を示している。図２１（Ａ）、（Ｂ）に示されるように、本実施の形態においては、凹部ＴＲ１内に埋め込み導電層ＢＣが配置されることによって、ソース領域ＳＲの直下において実施の形態１よりも電流密度が低くなっていることが分かる。
【００８０】
また図２２（Ａ）は実施の形態１のポテンシャル分布を示し、図２２（Ｂ）は本実施の形態のポテンシャル分布を示している。図２２（Ａ）、（Ｂ）に示されるように、本実施の形態においては、凹部ＴＲ１内に埋め込み導電層ＢＣが配置されることによって、ソース領域ＳＲの直下において実施の形態１よりもポテンシャルが低くなっていることが分かる。
【００８１】
図２１の結果から、本実施の形態では、凹部ＴＲ１内に埋め込み導電層ＢＣが配置されたことにより、ＳＴＩ構造ＳＴ１の近傍をホール電流がさらに流れにくくなっている。これにより図２２に示すように、ｎ+ソース領域ＳＲの下端のＳＴＩ構造ＳＴ１近傍でのｐ型ボディ領域ＷＲ４の電位の持ち上がりがさらに抑制されている。この電位上昇の抑制効果により、図２２に示すように、ｎ+ソース領域ＳＲの下全体の電位上昇もさらに抑制される。この一連の効果により、本実施の形態においては実施の形態１に比べてオン耐圧ＢＶONが改善できる。
【００８２】
（実施の形態３）
図２３に示されるように、本実施の形態の半導体装置の構成は、実施の形態１の構成と比較して、ＳＴＩ構造ＳＴ１（凹部ＴＲ１、埋め込み絶縁層ＢＩ１）が複数のｎ+ソース領域ＳＲおよび複数のｐ+バックゲート領域ＢＧＲをチャネル幅方向へ横断する点において異なっている。
【００８３】
ＳＴＩ構造ＳＴ１（凹部ＴＲ１、埋め込み絶縁層ＢＩ１）のチャネル幅方向の寸法は、たとえばｎ+ドレイン領域ＤＲのチャネル幅方向の寸法よりも小さい。この場合、ＳＴＩ構造ＳＴ１（凹部ＴＲ１、埋め込み絶縁層ＢＩ１）のチャネル幅方向の両端は、チャネル幅方向に並ぶ複数のｎ+ソース領域ＳＲのうち最も外側に位置するｎ+ソース領域ＳＲ（以下、最端部ソース領域ＳＲと称する）内に達していてもよい。これによりＳＴＩ構造ＳＴ１（凹部ＴＲ１）は、チャネル幅方向に並ぶ複数のｎ+ソース領域ＳＲのすべてを分割している。
【００８４】
この構成においては、図５に示されるように、ＳＴＩ構造ＳＴ１（凹部ＴＲ１、埋め込み絶縁層ＢＩ１）により、ｎ+ソース領域ＳＲは２つに分割されている。また図２４に示されるように、ＳＴＩ構造ＳＴ１（凹部ＴＲ１、埋め込み絶縁層ＢＩ１）により、ｐ+バックゲート領域ＢＧＲも２つに分割されている。
【００８５】
なお、上記以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため、実施の形態１の要素と同じ要素について実施の形態２においても同じ符号を付し、その説明を繰り返さない。
【００８６】
また図２５に示されるように、ＳＴＩ構造ＳＴ１（凹部ＴＲ１、埋め込み絶縁層ＢＩ１）のチャネル幅方向の寸法は、ｎ+ドレイン領域ＤＲのチャネル幅方向の寸法と同じでもよい。この場合、ＳＴＩ構造ＳＴ１（凹部ＴＲ１、埋め込み絶縁層ＢＩ１）のチャネル幅方向の端部は、最端部ソース領域ＳＲよりもさらに外側に位置するｐ+バックゲート領域ＢＧＲ（以下、最端部バックゲート領域と称する）内に達していてもよい。
【００８７】
また図２６に示されるように、ＳＴＩ構造ＳＴ１（凹部ＴＲ１、埋め込み絶縁層ＢＩ１）のチャネル幅方向の寸法は、ｎ+ドレイン領域ＤＲのチャネル幅方向の寸法よりも大きくてもよい。この場合、ＳＴＩ構造ＳＴ１（凹部ＴＲ１、埋め込み絶縁層ＢＩ１）のチャネル幅方向の端部は、最端部バックゲート領域ＢＧＲのチャネル幅方向における最も外側の端に達していてもよい。
【００８８】
図２３、図２５および図２６に示される構成によれば、チャネル幅方向にＳＴＩ構造ＳＴ１（凹部ＴＲ１）を複数個に分割する必要がないため、実施の形態１に比較してレイアウトおよびプロセスが容易となる。
【００８９】
また図２３の構成とすることにより、チャネル幅方向に並ぶ複数のｎ+ソース領域ＳＲのすべてにＳＴＩ構造ＳＴ１を形成することができる。これにより、チャネル幅方向に並ぶ複数のｎ+ソース領域ＳＲのすべてにおいて、図１６で説明したようにホール電流がソース領域ＳＲに入る経路を減少させることができるため、オン耐圧ＢＶONを向上させることが可能となる。
【００９０】
また図２５の構成とすることにより、ドレインとソースとの間の電流経路の全体にＳＴＩ構造ＳＴ１を配置することができる。
【００９１】
また図２６の構成とすることにより、ドレインとソースとの間の電流が流れる領域に対してレイアウトおよびプロセス上のばらつきの影響がなくなるため、確実にホール電流経路にＳＴＩ構造ＳＴ１を配置することができる。
【００９２】
図２３〜図２６の構成から、ＳＴＩ構造ＳＴ１（凹部ＴＲ１）のチャネル幅方向における端部は、最端部ソース領域ＳＲ内から、その最端部バックゲート領域ＢＧＲのチャネル幅方向における最も外側の端までの領域に位置していればよい。
【００９３】
また図２３のＶ−Ｖ線に沿う断面が図１７に示す構成を有し、かつ図２３のＸＸＩＶ−ＸＸＩＶ線に沿う断面が図２７に示す構成を有していてもよい。
【００９４】
図１７および図２７に示されるように、ＳＴＩ構造ＳＴ１の凹部ＴＲ１内にソース電位の埋め込み導電層ＢＣが挿入されている。この埋め込み導電層ＢＣが、図２３において複数のｎ+ソース領域ＳＲおよび複数のｐ+バックゲート領域ＢＧＲをチャネル幅方向へ横断している。
【００９５】
また図１７および図２７に示される配線層ＩＣ１と埋め込み導電層ＢＣとを電気的に接続するコンタクトホールＣＨ４（プラグ導電層ＰＬ４）も、図２３において複数のｎ+ソース領域ＳＲおよび複数のｐ+バックゲート領域ＢＧＲをチャネル幅方向へ横断している。
【００９６】
なお上記以外の図２７の構成は、図２４の構成とほぼ同じであるため、図２４に示す要素と同じ要素について図２７においても同じ符号を付し、その説明を繰り返さない。
【００９７】
（変形例）
図２８に示されるように、コンタクトホールＣＨ５が層間絶縁層ＩＩを貫通して埋め込み絶縁層ＢＩ１内に延びており、そのコンタクトホールＣＨ５内にプラグ導電層ＰＬ５が充填されていてもよい。これによりプラグ導電層ＰＬ５は、凹部ＴＲ１内に延びている。このプラグ導電層ＰＬ５は、配線層ＩＣ１に電気的に接続されることにより、ｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＢＧＲと同じ電位を有している。
【００９８】
なお上記以外の図２８の構成は、図５の構成とほぼ同じであるため、図５に示す要素と同じ要素について図２８においても同じ符号を付し、その説明を繰り返さない。
【００９９】
また図２８の構成の製造方法は、図６〜図１０に示す実施の形態１の工程と同様の工程を経る。この後、図２８に示されるように、半導体基板ＳＢの主表面ＭＳ上に、層間絶縁層ＩＩが形成される。この後、通常の写真製版技術およびエッチング技術により層間絶縁層ＩＩにコンタクトホールＣＨ１、ＣＨ２、ＣＨ３、ＣＨ５が同時に形成される。
【０１００】
このコンタクトホールＣＨ５の形成時におけるオーバーエッチングにより、ＳＴＩ構造ＳＴ１の埋め込み絶縁層ＢＩ１がエッチングされる。これによりコンタクトホールＣＨ５が凹部ＴＲ１の内部に延びるように形成される。
【０１０１】
この後、コンタクトホールＣＨ１、ＣＨ２、ＣＨ３、ＣＨ５のそれぞれにプラグ導電層ＰＬ１、ＰＬ２、ＰＬ３、ＰＬ５が埋め込まれる。
【０１０２】
この後、層間絶縁層ＩＩの上面上に導電層が形成され、この導電層が通常の写真製版技術およびエッチング技術によりパターニングされる。これにより、この導電層から配線層ＩＣ１、ＩＣ２が形成される。配線層ＩＣ１は、プラグ導電層ＰＬ１を介在してｎ+ソース領域ＳＲと電気的に接続するように、プラグ導電層ＰＬ２を介在してｐ+バックゲート領域ＢＧＲと電気的に接続するように、かつプラグ導電層ＰＬ５と電気的に接続するように形成される。また配線層ＩＣ２は、プラグ導電層ＰＬ３を介在してｎ+ドレイン領域ＤＲと電気的に接続するように形成される。
【０１０３】
以上により、図２８に示す半導体装置が製造される。
図２８に示す半導体装置によれば、簡易な製造プロセスで凹部ＴＲ１内に、ソース電位のプラグ導電層ＰＬ５を形成することができる。
【０１０４】
このコンタクトホールＣＨ５およびプラグ導電層ＰＬ５は、チャネル幅方向に並ぶ複数のｎ+ソース領域ＳＲごとに分割して設けられていてもよい。またコンタクトホールＣＨ５およびプラグ導電層ＰＬ５は、チャネル幅方向に並ぶ複数のｎ+ソース領域ＳＲを横断するように設けられていてもよい。
【０１０５】
なお図２および図３においては、平面視にてＳＴＩ構造ＳＴ１がｐ+バックゲート領域ＢＧＲに達する構成について説明したが、図２９に示されるようにＳＴＩ構造ＳＴ１はｎ+ソース領域ＳＲ内のみに配置され、平面視においてｐ+バックゲート領域ＢＧＲに達していなくてもよい。この場合、半導体基板ＳＢの主表面ＭＳにおいて、ＳＴＩ構造ＳＴ１の全周をｎ+ソース領域ＳＲが取り囲んでおり、ＳＴＩ構造ＳＴ１とｐ+バックゲート領域ＢＧＲとの間にはｎ+ソース領域ＳＲが位置している。
【０１０６】
上記の実施の形態においてはｎチャネルＭＯＳトランジスタについて説明したが、ＳＴＩ構造ＳＴ１はｐチャネルＭＯＳトランジスタにも同様に適用され得る。具体的には、ｐ+ソース領域に上記ＳＴＩ構造ＳＴ１と同様の構造が形成されても上記実施の形態と同様の効果を得ることができる。
【０１０７】
また上記の実施の形態においてはＭＯＳトランジスタについて説明したが、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）のエミッタ領域にＳＴＩ構造ＳＴ１が形成されていてもよい。具体的には、ＩＧＢＴにおいては、図４、図５、図１７、図２４、図２７および図２８におけるｎ+ドレイン領域ＤＲがｐ+コレクタ領域に置き換えられ、ｎ+ソース領域ＳＲがｎ+エミッタ領域に置き換えられる。
【０１０８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０９】
ＡＮＣ  アナログ回路、ＢＣ  埋め込み導電層、ＢＧＲ  バックゲート領域、ＢＩ１，ＢＩ２  埋め込み絶縁層、ＢＬ  ｎ型埋め込み領域、ＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４，ＣＨ５  コンタクトホール、ＣＬ  導電層、ＤＲ，ＤＲＡ，ＤＲＢ，ＤＲＣ  ｎ+ドレイン領域、ＤＲＣ  ドライバ回路、ＥＰ  ｐ型エピタキシャル領域、ＧＥ，ＧＥＡ，ＧＥＢ，ＧＥＣ  ゲート電極層、ＧＩ  ゲート絶縁層、ＩＣ１，ＩＣ２  配線層、ＩＩ  層間絶縁層、ＩＯＣ  入出力回路、ＬＯＣ  ロジック回路、ＭＳ  主表面、ＰＣ  電源回路、ＰＤＣ  プリドライバ回路、ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４，ＰＬ５  プラグ導電層、ＰＷＣ  電源回路、ＳＢ  半導体基板、ＳＢＲ  基板領域、ＳＲ  ｎ+ソース領域、ＳＲＡ  第１領域、ＳＲＢ  第２領域、ＳＴ１，ＳＴ２  ＳＴＩ構造、ＳＷ，ＳＷ２  側壁絶縁層、ＴＲ  ＭＯＳトランジスタ、ＴＲ１  凹部、ＴＲ２  溝、ＴＲＥ  穴部、ＷＲ１，ＷＲ２  ｐ型ウエル領域、ＷＲ３  ｎ型ドリフト領域、ＷＲ４  ｐ型ボディ領域。
【図１】
2019117883.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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