(57)【要約】【課題】  高調波の制御性が向上する電力増幅回路を搭載した半導体装置を提供すること。【解決手段】  半導体装置は、互いに交差する第１方向及び第２方向により規定される平面に平行な主面を有するチップと、入力信号を増幅して複数の出力端子から増幅信号を出力する電力増幅器と、増幅信号の高調波を減衰させる第１及び第２フィルタ回路と、を備え、第１フィルタ回路は、複数の出力端子と接地との間に接続された第１キャパシタを含み、第２フィルタ回路は、複数の出力端子と接地との間に接続された第２キャパシタを含み、チップの主面上において、複数の出力端子は、第１方向に沿って並んで配置され、第１及び第２キャパシタは、それぞれ、複数の出力端子の第１方向側及び第１方向の反対側に配置される。【選択図】図２
2019041310.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差する第１方向及び第２方向により規定される平面に平行な主面を有するチップと、
入力信号を増幅して複数の出力端子から増幅信号を出力する電力増幅器と、
前記増幅信号の高調波を減衰させる第１及び第２フィルタ回路と、
を備え、
前記第１フィルタ回路は、前記複数の出力端子と接地との間に接続された第１キャパシタを含み、
前記第２フィルタ回路は、前記複数の出力端子と接地との間に接続された第２キャパシタを含み、
前記チップの主面上において、
前記複数の出力端子は、前記第１方向に沿って並んで配置され、
前記第１及び第２キャパシタは、それぞれ、前記複数の出力端子の前記第１方向側及び前記第１方向の反対側に配置された、
半導体装置。
【請求項２】
前記第１フィルタ回路は、前記第１キャパシタの一端から第１接地端子に向かって延在する第１配線を含み、
前記第２フィルタ回路は、前記第２キャパシタの一端から第２接地端子に向かって延在する第２配線を含み、
前記半導体装置は、
前記複数の出力端子から前記第２方向に延在する複数の第３配線をさらに備え、
前記チップの主面上において、
前記第１配線の延在方向と、前記複数の第３配線の延在方向とが、略９０度〜略１８０度の角度を成し、
前記第２配線の延在方向と、前記複数の第３配線の延在方向とが、略９０度〜略１８０度の角度を成す、
請求項１に記載の半導体装置。
【請求項３】
前記第１配線の前記延在方向及び前記第２配線の前記延在方向の少なくとも一方は、前記複数の第３配線の前記延在方向と直交し、
前記第１接地端子及び前記第２接地端子の少なくとも一方は、前記チップ外に配置された、
請求項２に記載の半導体装置。
【請求項４】
前記第１配線の前記延在方向及び前記第２配線の前記延在方向の少なくとも一方は、前記複数の第３配線の前記延在方向と略反対方向であり、
前記第１接地端子及び前記第２接地端子の少なくとも一方は、前記チップ内に配置された、
請求項２に記載の半導体装置。
【請求項５】
前記半導体装置は、
前記入力信号の高調波を減衰させる第３フィルタ回路をさらに備え、
前記第３フィルタ回路は、一端に前記入力信号が供給される第３キャパシタと、前記第３キャパシタの他端から第３接地端子に向かって延在する第４配線と、を含み、
前記第４配線の延在方向と、前記複数の第３配線の延在方向とが、略９０度〜略１８０度の角度を成す、
請求項２から４のいずれか一項に記載の半導体装置。
【請求項６】
前記半導体装置は、
前記複数の出力端子と接地との間に接続された保護ダイオードと、
前記複数の出力端子のそれぞれを形成する複数のパッドと、
をさらに備え、
前記保護ダイオードは、前記チップの主面の法線方向において、前記複数のパッドの１つと重なるように配置された、
請求項１から５のいずれか一項に記載の半導体装置。
【請求項７】
前記複数の出力端子のそれぞれは、バンプである、
請求項１に記載の半導体装置。
【請求項８】
前記半導体装置は、
前記入力信号の高調波を減衰させる第３フィルタ回路をさらに備え、
前記第３フィルタ回路は、一端に前記入力信号が供給され、他端が接地される第３キャパシタを含む、
請求項７に記載の半導体装置。
【請求項９】
前記第１フィルタ回路及び前記第２フィルタ回路の共振周波数は、前記増幅信号の２倍波の周波数である、
請求項１から８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１フィルタ回路及び前記第２フィルタ回路の共振周波数は、前記増幅信号の３倍波の周波数である、
請求項１から８のいずれか一項に記載の半導体装置。
【請求項１１】
前記半導体装置は、
前記複数の出力端子に直列接続され、前記増幅信号の２倍波を減衰させる第４フィルタ回路をさらに備え、
前記第４フィルタ回路は、並列接続された第４キャパシタ及び第５配線を含む、
請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、携帯電話等の移動体通信機においては、伝送容量の増加のため、例えばＣＡ（Ｃａｒｒｉｅｒ  Ａｇｇｒｅｇａｔｉｏｎ）技術に見られるように周波数帯域の数が増加している。これに伴い、電力増幅回路以降の回路構成がより複雑となり、電力増幅回路からアンテナまでにおける損失が増大するという問題がある。従って、電力増幅回路には出力電力の増大が求められている。
【０００３】
例えば、特許文献１には、送信信号の２倍波が接地に短絡され、３倍波が開放されるように高調波を制御することにより、電力増幅器をＦ級動作とする構成が開示されている。このようなＦ級動作は、電力増幅器の高線形性と高効率性を両立させる技術として知られている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Daehyun Kang, Daekyu Yu, Kyoungjoon Min, Kichon Han, Jinsung Choi, Dongsu Kim, Boshi Jin, Myoungsu Jun, and Bumman Kim, "A Highly Efficient and Linear Class-AB/F Power Amplifier for Multimode Operation", IEEE Transactions on Microwave Theory and Techniques, Vol. 56, No. 1, January 2008, p77-87
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、近年では送信信号自体の周波数が高くなっているため、当該送信信号の高調波の周波数はますます高くなっており（例えば、数ＧＨｚ〜数十ＧＨｚ）、高調波の制御が困難となり得る。例えば、共振周波数が送信信号の２倍波や３倍波等、ｎ倍波（ｎ：整数）の周波数と等しくなるようにフィルタ回路の定数を定めても、フィルタ回路として十分に低いインピーダンスに設定することが難しい。これは、フィルタ回路を構成する素子同士の相互結合や寄生容量や寄生抵抗等の影響を受けることに起因している。従って、フィルタ回路の設計時には工夫が必要である。
【０００６】
本発明は、かかる事情に鑑みてなされたものであり、高調波の制御性が向上する電力増幅回路を搭載した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
かかる目的を達成するため、本発明の一側面に係る半導体装置は、互いに交差する第１方向及び第２方向により規定される平面に平行な主面を有するチップと、入力信号を増幅して複数の出力端子から増幅信号を出力する電力増幅器と、増幅信号の高調波を減衰させる第１及び第２フィルタ回路と、を備え、第１フィルタ回路は、複数の出力端子と接地との間に接続された第１キャパシタを含み、第２フィルタ回路は、複数の出力端子と接地との間に接続された第２キャパシタを含み、チップの主面上において、複数の出力端子は、第１方向に沿って並んで配置され、第１及び第２キャパシタは、それぞれ、複数の出力端子の第１方向側及び第１方向の反対側に配置される。
【発明の効果】
【０００８】
本発明によれば、高調波の制御性が向上する電力増幅回路を搭載した半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態に係る半導体装置に搭載される電力増幅回路の回路図である。
【図２】本発明の第１実施形態に係る半導体装置の配置例を示す図である。
【図３】フィンガのコレクタからフィルタ回路２０ａまでの配線の長さに応じたフィルタ回路２０ａの周波数特性のシミュレーション結果を示す図である。
【図４】半導体装置１００Ａの比較例に係る半導体装置１０００の配置例を示す図である。
【図５Ａ】図４に示される半導体装置１０００におけるフィルタ回路２０ａ´の周波数特性のシミュレーション結果を示す図である。
【図５Ｂ】図４に示される半導体装置１０００におけるトランジスタＱ２のコレクタの負荷インピーダンスの軌跡を示すスミスチャートである。
【図６Ａ】図４に示される半導体装置１０００のうち、ボンディングワイヤＢＷ１〜ＢＷ６を備えない構成における、フィルタ回路２０ａ´の周波数特性のシミュレーション結果を示す図である。
【図６Ｂ】図４に示される半導体装置１０００のうち、ボンディングワイヤＢＷ１〜ＢＷ６を備えない構成における、トランジスタＱ２のコレクタの負荷インピーダンスの軌跡を示すスミスチャートである。
【図７】本発明の第２実施形態に係る半導体装置の配置例を示す図である。
【図８】本発明の第３実施形態に係る半導体装置の配置例を示す図である。
【図９】本発明の第４実施形態に係る半導体装置の配置例を示す図である。
【図１０】本発明の第５実施形態に係る半導体装置の配置例を示す図である。
【図１１】本発明の第６実施形態に係る半導体装置の回路図及び配置例を模式的に示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。なお、同一の要素には同一の符号を付し、重複する説明を省略する。
【００１１】
図１は、本発明の第１実施形態に係る半導体装置に搭載される電力増幅回路の回路図である。図１に示される電力増幅回路１は、無線周波数（ＲＦ：Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）信号である入力信号を増幅し、増幅信号を出力する回路である。入力信号の周波数は、例えば数百ＭＨｚ〜数ＧＨｚ程度である。
【００１２】
電力増幅回路１は、例えば、トランジスタＱ１，Ｑ２、整合回路１０〜１２、フィルタ回路２０ａ，２０ｂ及びインダクタＬ１，Ｌ２を備える。なお、これらの各要素の全部又は少なくとも一部は、後述する半導体チップ１１０に形成される。
【００１３】
トランジスタＱ１，Ｑ２は、それぞれ、ＲＦ信号の増幅を行う。本実施形態では、トランジスタＱ１，Ｑ２は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等のバイポーラトランジスタである。なお、トランジスタは、例えば電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等の他のトランジスタであってもよい。
【００１４】
トランジスタＱ１は初段（ドライブ段）の電力増幅器を構成し、トランジスタＱ２は後段（パワー段）の電力増幅器を構成する。具体的には、トランジスタＱ１は、ベースに整合回路１０を経由して入力信号ＲＦｉｎが供給され、コレクタにインダクタＬ１を経由して電源電圧Ｖｃｃが供給され、エミッタが接地される。トランジスタＱ１は、入力信号ＲＦｉｎを増幅して、コレクタから増幅信号ＲＦｏｕｔ１を出力する。トランジスタＱ２は、ベースに整合回路１１を経由して増幅信号ＲＦｏｕｔ１が供給され、コレクタにインダクタＬ２を経由して電源電圧Ｖｃｃが供給され、エミッタが接地される。トランジスタＱ２は、増幅信号ＲＦｏｕｔ１をさらに増幅して、コレクタから増幅信号ＲＦｏｕｔ２を出力する。なお、図示は省略されているが、トランジスタＱ１，Ｑ２のベースには、それぞれ、バイアス回路からバイアス電流又は電圧が供給される。また、本実施形態においては、電力増幅器の段数が２段である例が示されているが、増幅器の段数は２段に限られず、１段であってもよく、３段以上であってもよい。
【００１５】
整合回路（ＭＮ：Ｍａｔｃｈｉｎｇ  Ｎｅｔｗｏｒｋ）１０〜１２は、それぞれ、トランジスタＱ１，Ｑ２の前後に設けられている。整合回路１０〜１２は、例えば、キャパシタやインダクタを用いて構成され、回路間のインピーダンスを整合させる。
【００１６】
インダクタＬ１，Ｌ２は、ＲＦ信号の電源側への漏出を抑制するチョークインダクタである。なお、インダクタＬ１，Ｌ２は、説明のためにインダクタンス素子の記号が用いられているが、インダクタンス成分を有する他の要素により構成されていてもよい。インダクタンス成分を有する他の要素とは、例えば、ボンディングにより形成されたボンディングワイヤ等である。後述するインダクタＬ３ａ，Ｌ３ｂについても同様である。
【００１７】
フィルタ回路２０ａ（第１フィルタ回路），２０ｂ（第２フィルタ回路）は、それぞれ、トランジスタＱ２のコレクタから出力される増幅信号ＲＦｏｕｔ２に含まれる高調波成分を減衰させる回路である。具体的には、フィルタ回路２０ａは、直列接続されたキャパシタＣ１ａ（第１キャパシタ）及びインダクタＬ３ａ（第１配線）を含む直列共振回路である。同様に、フィルタ回路２０ｂは、直列接続されたキャパシタＣ１ｂ（第２キャパシタ）及びインダクタＬ３ｂ（第２配線）を含む直列共振回路である。以下に、フィルタ回路２０ａを例として具体的に説明する。
【００１８】
キャパシタＣ１ａは、一端がトランジスタＱ２のコレクタに接続され、他端がインダクタＬ３ａを経由して接地される。インダクタＬ３ａは、例えば、キャパシタＣ１ａの他端を接地に接続するとともに、インダクタンス成分を有するボンディングワイヤあってもよい。これにより、フィルタ回路２０ａは、キャパシタＣ１ａのキャパシタンス値Ｃ及びインダクタＬ３ａのインダクタンス値Ｌによって定められる共振周波数ｆ0（＝１／２π√ＬＣ）（Ｈｚ）において共振する直列共振回路となる。従って、フィルタ回路２０ａの共振周波数ｆ0が、増幅信号ＲＦｏｕｔ２の高調波の周波数と一致するようにキャパシタＣ１ａ及びインダクタＬ３ａの定数を定めれば、トランジスタＱ２のコレクタから見た高調波の周波数におけるインピーダンスは、キャパシタ及びインダクタのリアクタンス成分が理想的には０となり、フィルタ回路２０ａにおいて低インピーダンスとなる。よって、フィルタ回路２０ａは高調波を接地に短絡する高調波終端回路として機能する。なお、フィルタ回路２０ｂについては、フィルタ回路２０ａと同様であるため、詳細な説明を省略する。
【００１９】
ここで、フィルタ回路２０ａ，２０ｂが増幅信号ＲＦｏｕｔ２の偶数倍の高調波（例えば、２倍波）を短絡し、奇数倍の高調波（例えば、３倍波）が信号線路において開放されれば、トランジスタＱ２はＦ級動作となる。一方、フィルタ回路２０ａ，２０ｂが奇数倍の高調波（例えば、３倍波）を短絡し、偶数倍の高調波（例えば、２倍波）が信号線路において開放されれば、トランジスタＱ２は逆Ｆ級動作となる。Ｆ級動作及び逆Ｆ級動作は、いずれも電圧波形と電流波形の山が重ならないように位相が調整されることにより、電力（＝電圧×電流）の損失が抑制される動作モードである。これにより、電力増幅器の高線形性と高効率性が両立する。また、理論上、逆Ｆ級動作はＦ級動作に比べてさらに線形性及び高効率性が向上することが知られている。従って、以下では、フィルタ回路２０ａ，２０ｂの共振周波数がともに増幅信号ＲＦｏｕｔ２の３倍波の周波数であるものとして説明する。
【００２０】
次に、電力増幅回路１が同一の共振周波数を有するフィルタ回路を２つ備える理由について、図２を参照しつつ説明する。
【００２１】
図２は、本発明の第１実施形態に係る半導体装置の配置例を示す図である。図２に示される半導体装置１００Ａは、上述の電力増幅回路１の構成要素が半導体チップ上に形成された装置である。なお、図２に示される構成要素のうち、図１に示される構成要素に対応するものについては、図１において用いた符号と同様の符号を用いて説明を省略する。
【００２２】
半導体装置１００Ａは、例えば、半導体チップ１１０Ａ、ＨＢＴ領域１２０、キャパシタＣ１ａ，Ｃ１ｂ、端子Ｔ１〜Ｔ６，Ｔ７ａ，Ｔ７ｂ、Ｔ８ａ（Ｔ８ａx〜Ｔ８ａz），Ｔ８ｂ（Ｔ８ｂx〜Ｔ８ｂz）及びボンディングワイヤＢＷ１〜ＢＷ６，ＢＷ７ａ（ＢＷ７ａx〜ＢＷ７ａz），ＢＷ７ｂ（ＢＷ７ｂx〜ＢＷ７ｂz）を備える。
【００２３】
半導体チップ１１０Ａは、互いに交差する（図２においては直交する）Ｘ軸及びＹ軸によって規定される平面に平行な矩形状の主面を有するチップである。当該主面は、Ｘ軸正方向（第１方向）に平行な長辺と、Ｙ軸正方向（第２方向）に平行な短辺と、を有する。半導体チップ１１０Ａは、ＨＢＴや他の素子等が搭載され、例えばモジュール基板に実装される。
【００２４】
ＨＢＴ領域１２０は、図１に示されるトランジスタＱ２等が形成される領域である。図示は省略されているが、トランジスタＱ２は、例えば、トランジスタを構成する最小単位である複数のフィンガが並列接続され、ＨＢＴ領域１２０において整列配置されることにより形成される。本実施形態においては、半導体チップ１１０Ａの主面の平面視において、ＨＢＴ領域１２０は矩形状であり、ＨＢＴ領域１２０のＸ軸方向の長さをＸとする。
【００２５】
端子Ｔ１〜Ｔ６（複数の出力端子）は、それぞれ、トランジスタＱ２のコレクタに電気的に接続されたコレクタ端子である。端子Ｔ１〜Ｔ６は、半導体チップ１１０Ａの主面上において、Ｘ軸方向に沿って並んで配置されている。なお、端子Ｔ１〜Ｔ６の数は例示であり、これに限定されない。
【００２６】
ボンディングワイヤＢＷ１〜ＢＷ６（複数の第３配線）は、それぞれ、端子Ｔ１〜Ｔ６からＹ軸正方向に延在している。すなわち、ボンディングワイヤＢＷ１〜ＢＷ６は、半導体チップ１１０Ａをモジュール基板に実装する場合に、トランジスタＱ２のコレクタを半導体チップ１１０Ａ外に接続するための配線である。
【００２７】
キャパシタＣ１ａ，Ｃ１ｂは、図１に示されるフィルタ回路２０ａ，２０ｂに含まれるキャパシタである。キャパシタＣ１ａ，Ｃ１ｂは、例えば、半導体チップ１１０Ａに直接形成されたオンチップキャパシタである。具体的には、キャパシタＣ１ａは端子Ｔ１〜Ｔ６のＸ軸正方向側（第１方向側）に配置され、キャパシタＣ１ｂは端子Ｔ１〜Ｔ６のＸ軸負方向側（第１方向の反対側）に配置されている。すなわち、キャパシタＣ１ａ，Ｃ１ｂは、半導体チップ１１０ＡのＸ軸方向の中心線Ａを中心として対称に配置されている。
【００２８】
ボンディングワイヤＢＷ７ａ（第１配線）は、キャパシタＣ１ａの他端である端子Ｔ７ａから端子Ｔ８ａ（第１接地端子）に向かって延在している。すなわち、ボンディングワイヤＢＷ７ａは、キャパシタＣ１ａの他端を接地に接続しつつ、図１に示されるフィルタ回路２０ａのインダクタＬ３ａとして機能する。同様に、ボンディングワイヤＢＷ７ｂ（第２配線）は、キャパシタＣ１ｂの他端である端子Ｔ７ｂから端子Ｔ８ｂ（第２接地端子）に向かって延在している。すなわち、ボンディングワイヤＢＷ７ｂは、キャパシタＣ１ｂの他端を接地に接続しつつ、図１に示されるフィルタ回路２０ｂのインダクタＬ３ｂとして機能する。
【００２９】
ここで、仮に半導体装置１００Ａがフィルタ回路２０ａ，２０ｂのうちいずれか一方（例えば、フィルタ回路２０ａ）のみを備えるものとする。この場合、ＨＢＴ領域１２０に整列配置された複数のフィンガの全てのコレクタが、ＨＢＴ領域１２０に巡らされた配線を経由して、フィルタ回路２０ａに接続されることとなる。これにより、ＨＢＴ領域１２０におけるフィンガの形成位置に応じて、フィンガのコレクタとフィルタ回路２０ａとを接続する配線の長さに差が生じる。具体的には、最もフィルタ回路２０ａに近いフィンガと最も遠いフィンガとでは、フィルタ回路２０ａまでの配線の長さにＸ軸方向においてＸの差が生じ得る。従って、増幅信号ＲＦｏｕｔ２の周波数が比較的高い場合に、当該配線を分布定数回路として考えると、配線の長さのばらつきによりフィルタ回路２０ａの特性に相違が生じると考えられる。このことは、フィルタ回路２０ａが増幅信号ＲＦｏｕｔ２の２倍波や３倍波、４倍波等のｎ倍波（ｎ：整数）を短絡させる場合において、基本周波数が比較的高い場合に特に問題となる。
【００３０】
図３は、フィンガのコレクタからフィルタ回路２０ａまでの配線の長さに応じたフィルタ回路２０ａの周波数特性のシミュレーション結果を示す図である。具体的には、フィンガのコレクタからフィルタ回路２０ａのキャパシタＣ１ａまでの距離を０．０ｍｍ、０．５ｍｍ、１．０ｍｍとした場合における、トランジスタＱ２の出力のＳパラメータＳ21のシミュレーション結果である。図３に示されるグラフにおいて、縦軸はＳパラメータＳ21（ｄＢ）を示し、横軸は周波数（ＧＨｚ）を示している。
【００３１】
図３に示されるように、フィンガのコレクタからキャパシタＣ１ａまでの距離がいずれであっても、所定の周波数の信号が大きく減衰していることが分かる。しかしながら、当該距離の差により、周波数特性にずれが生じることが分かる。例えば、距離が０．０ｍｍの場合と１．０ｍｍの場合を比較すると、最も減衰する極の周波数が１ＧＨｚ以上ずれている。また、例えば減衰対象の周波数を５．１３ＧＨｚ〜５．９４ＧＨｚとすると、距離が０．０ｍｍ及び１．０ｍｍの場合では、上限又は下限のいずれかの周波数において十分に減衰されていないことが分かる。これは、各フィンガのコレクタからキャパシタＣ１ａまでの配線のインダクタンス成分により、フィルタ回路２０ａの共振周波数がずれるためである。当該ずれは、例えば増幅信号の２倍波や３倍波を短絡させたい場合に問題となる水準である。
【００３２】
また、信号の周波数が比較的高い場合においては、配線と配線の間に生じる結合容量によっても、フィルタ回路２０ａ，２０ｂの特性に影響が出得る。以下に結合容量の影響について説明する。
【００３３】
図４は、半導体装置１００Ａの比較例に係る半導体装置１０００の配置例を示す図である。なお、説明の便宜上、図２に示される半導体装置１００Ａに対応する要素には同様の符号を用いる。
【００３４】
図４に示されるように、比較例に係る半導体装置１０００では、端子Ｔ７ａを接地に接続するボンディングワイヤＢＷ７´が、端子Ｔ７ａから端子Ｔ８´（接地端子）に向かってＹ軸正方向に沿って延在している。これにより、ボンディングワイヤＢＷ７´は、例えば端子Ｔ１から同じくＹ軸正方向に延在するボンディングワイヤＢＷ１に近接している。従って、ボンディングワイヤＢＷ７´，ＢＷ１間に結合が生じる。
【００３５】
図５Ａは、図４に示される半導体装置１０００におけるフィルタ回路２０ａ´の周波数特性のシミュレーション結果を示す図である。図５Ｂは、図４に示される半導体装置１０００におけるトランジスタＱ２のコレクタの負荷インピーダンスの軌跡を示すスミスチャートである。また、図６Ａは、図４に示される半導体装置１０００のうち、ボンディングワイヤＢＷ１〜ＢＷ６を備えない構成における、フィルタ回路２０ａ´の周波数特性のシミュレーション結果を示す図である。図６Ｂは、図４に示される半導体装置１０００のうち、ボンディングワイヤＢＷ１〜ＢＷ６を備えない構成における、トランジスタＱ２のコレクタの負荷インピーダンスの軌跡を示すスミスチャートである。
【００３６】
具体的には、図５Ａ及び図６Ａに示されるグラフは、図３と同様に、トランジスタＱ２の信号のＳパラメータＳ21のシミュレーション結果であり、縦軸はＳパラメータＳ21（ｄＢ）を示し、横軸は周波数（ＧＨｚ）を示している。図５Ｂ及び図６Ｂは、信号の周波数を１ＧＨｚから１０ＧＨｚまで変化させた場合における、トランジスタＱ２のコレクタの負荷インピーダンスの軌跡を示している。また、図５Ａ及び図５Ｂは、図４に示されるボンディングワイヤＢＷ７´，ＢＷ１間に結合が生じる場合の結果を示し、図６Ａ及び図６Ｂは、ボンディングワイヤＢＷ１〜ＢＷ６を備えないために結合が生じない場合の結果を示している。
【００３７】
図５Ａと図６Ａとの比較から、ボンディングワイヤＢＷ７´，ＢＷ１間に結合が生じる場合では、結合が生じない場合に比べて、減衰のピークにおける周波数が低い方向にずれていることが分かる。また、図５Ａでは図６Ａに比べて減衰量の曲線が緩やかとなり、Ｑ値が低下していることが分かる。さらに、図５Ｂと図６Ｂとの比較から、ボンディングワイヤＢＷ７´，ＢＷ１間に結合が生じる場合では、結合が生じない場合に比べて、インダクタンス成分に歪み及び結合による寄生容量成分が生じていることが分かる。これらは、トランジスタＱ２のコレクタ配線（ボンディングワイヤＢＷ１〜ＢＷ６）とフィルタ回路２０ａ´の配線（ボンディングワイヤＢＷ７ａ´）との間に結合が生じることに起因する。従って、コレクタ配線とフィルタ回路の配線との間の結合容量を極力小さくすることにより、フィルタ回路２０ａのＱ値を向上させ、インダクタンス成分のずれと結合による寄生容量成分を解消できると言える。
【００３８】
図２に戻り、上述の２つの問題点について、１つ目に、半導体装置１００Ａは、ＨＢＴ領域１２０の両側に同様の特性を有するフィルタ回路２０ａ，２０ｂをそれぞれ備える。これにより、各フィンガのコレクタから出力される増幅信号ＲＦｏｕｔ２の高調波は、フィルタ回路２０ａ，２０ｂのうちいずれか近い方のフィルタ回路によって減衰される。従って、各フィンガのコレクタからフィルタ回路２０ａのキャパシタＣ１ａまでの距離、及び各フィンガのコレクタからフィルタ回路２０ｂのキャパシタＣ１ｂまでの距離が、最も長くともＸの約半分となる。このように、半導体装置１００Ａでは、フィルタ回路を１つしか備えない構成に比べて、各フィンガの形成位置に応じたフィルタ回路２０ａ，２０ｂの周波数特性の相違が軽減される。従って、フィルタ回路２０ａ，２０ｂによって減衰される信号の周波数のずれが抑制されるため、高調波の制御性が向上する。
【００３９】
２つ目に、半導体装置１００Ａでは、端子Ｔ１〜Ｔ６にそれぞれ接続されたボンディングワイヤＢＷ１〜ＢＷ６の延在方向に対して、ボンディングワイヤＢＷ７ａ，ＢＷ７ｂの延在方向が直交から反対方向となるように形成される。具体的には、半導体チップ１１０Ａの主面上において、ボンディングワイヤＢＷ７ａ，ＢＷ７ｂの延在方向と、ボンディングワイヤＢＷ１〜ＢＷ６のそれぞれの延在方向（Ｙ軸正方向）とが、略９０度〜略１８０度の角度を成す。なお、ここで、ボンディングワイヤＢＷ１〜ＢＷ６の延在方向とは、端子Ｔ１〜Ｔ６を起点として半導体チップ１１０Ａの外側に向かう方向であり、ボンディングワイヤＢＷ７ａ，ＢＷ７ｂの延在方向とは、それぞれ、端子Ｔ７ａ，Ｔ７ｂを起点として端子Ｔ８ａ，Ｔ８ｂに向かう方向である。
【００４０】
例えば、ボンディングワイヤＢＷ７ａyを例とすると、ボンディングワイヤＢＷ７ａyの延在方向（Ｘ軸正方向、Ｙ軸負方向）と、ボンディングワイヤＢＷ１〜ＢＷ６の延在方向（Ｙ軸正方向：図２における二点鎖線矢印）とが成す角はθａ，φａの２つあり、このうち成す角θａが略９０度〜略１８０度の条件を満たす。同様に、ボンディングワイヤＢＷ７ａxの成す角は９０度であり、ボンディングワイヤＢＷ７ａzの成す角は１８０度である。このように、ボンディングワイヤＢＷ７ａは、成す角θａが略９０度から略１８０度の範囲内となるように設けられる。また、これに伴い、端子Ｔ８ａは、端子Ｔ８ａxから端子Ｔ８ａzのいずれかの配置となる。
【００４１】
フィルタ回路２０ｂにおいても同様に、ボンディングワイヤＢＷ７ｂは、成す角θｂが略９０度から略１８０度の範囲内となるように設けられる。また、これに伴い、端子Ｔ８ｂは、端子Ｔ８ｂxから端子Ｔ８ｂzのいずれかの配置となる。
【００４２】
これにより、ボンディングワイヤＢＷ１〜ＢＷ６とフィルタ回路２０ａ，２０ｂのボンディングワイヤＢＷ７ａ，ＢＷ７ｂとが隣接せず、かつ延在方向が異なることとなるため、両者の配線間の結合が抑制される。従って、図５Ａ及び図５Ｂに示されるようなＱ値の低下及びインダクタンス成分のずれを回避し、図６Ａ及び図６Ｂに示されるようなフィルタ特性を実現することができる。すなわち、フィルタ回路２０ａ，２０ｂにおける特性の劣化が抑制され、高調波の制御性が向上する。
【００４３】
なお、接地電位が供給される端子Ｔ８ａ，Ｔ８ｂは、図２に示されるように、ボンディングワイヤＢＷ７ａ，ＢＷ７ｂの延在方向に応じて、半導体チップ１１０Ａ内に配置されてもよく、又は半導体チップ１１０Ａ外に配置されていてもよい。
【００４４】
図７は、本発明の第２実施形態に係る半導体装置の配置例を示す図である。図７に示される半導体装置１００Ｂは、半導体装置１００Ａに比べて、トランジスタＱ２の入力側に入力信号の高調波を減衰させるフィルタ回路２０ｃをさらに備える点において異なる。なお、第２実施形態以降では、第１実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【００４５】
フィルタ回路２０ｃ（第３フィルタ回路）は、フィルタ回路２０ａ，２０ｂと同様に、キャパシタＣ１ｃ、端子Ｔ７ｃ，Ｔ８ｃ及びボンディングワイヤＢＷ７ｃを含む。キャパシタＣ１ｃ（第３キャパシタ）は、一端がＨＢＴ領域１２０に形成された各フィンガのベースに電気的に接続される。例えば、キャパシタＣ１は、半導体チップ１１０Ｂ上であってＨＢＴ領域１２０の周囲に配置される。キャパシタＣ１ｃの他端は、キャパシタＣ１ｃに隣接して配置された端子Ｔ７ｃに接続される。ボンディングワイヤＢＷ７ｃ（第４配線）は、端子Ｔ７ｃから端子Ｔ８ｃ（第３接地端子）に向かって延在し、キャパシタＣ１ｃの他端を接地に接続する。
【００４６】
フィルタ回路２０ｃは、上述のフィルタ回路２０ａ，２０ｂと同様に、共振周波数が例えば増幅信号ＲＦｏｕｔ１の２倍波又は３倍波の周波数となるようにキャパシタＣ１ｃ及びボンディングワイヤＢＷ７ｃの定数が決定される。これにより、フィルタ回路２０ｃは、増幅信号ＲＦｏｕｔ１の２倍波又は３倍波を接地に短絡する高調波終端回路として機能する。
【００４７】
また、フィルタ回路２０ｃにおいても、フィルタ回路２０ａ，２０ｂと同様に、ボンディングワイヤＢＷ７ｃの延在方向と、ボンディングワイヤＢＷ１〜ＢＷ６の延在方向とが成す角θｃが、略９０度〜略１８０度の条件を満たすようにボンディングワイヤＢＷ７ｃが設けられる。これにより、ボンディングワイヤＢＷ１〜ＢＷ６とボンディングワイヤＢＷ７ｃとの間の結合が抑制される。
【００４８】
上述の構成によっても、半導体装置１００Ｂは、半導体装置１００Ａと同様の効果を得ることができる。また、半導体装置１００Ｂは、トランジスタＱ２の入力側にもフィルタ回路２０ｃを備えることにより、トランジスタＱ２の出力電圧の波形をより矩形状に近付けることが出来る。従って、半導体装置１００Ｂは、半導体装置１００Ａに比べて、高効率を維持しつつ、さらに出力電力を増大させることができる。
【００４９】
なお、図７においては、入力側のフィルタ回路が１つである例が示されているが、入力側のフィルタ回路は、出力側のフィルタ回路と同様に２つであってもよい。
【００５０】
図８は、本発明の第３実施形態に係る半導体装置の配置例を示す図である。図８に示される半導体装置１００Ｃは、半導体装置１００Ａに比べて、保護ダイオードＤ１〜Ｄ４，Ｄ５ａ，Ｄ５ｂをさらに備える点において異なる。
【００５１】
保護ダイオードＤ１〜Ｄ４は、トランジスタＱ２のコレクタと接地との間に直列接続されている。具体的には、複数の保護ダイオードのうち、一方側の保護ダイオードのアノードが接地に接続され、他方側の保護ダイオードのカソードがトランジスタＱ２のコレクタに接続される。これにより、ＨＢＴが過電圧による破壊から保護される。
【００５２】
保護ダイオードＤ５ａ，Ｄ５ｂは、それぞれ、アノードが端子Ｔ８ａ，Ｔ８ｂに接続され、カソードが端子Ｔ７ａ，Ｔ７ｂに接続される。保護ダイオードＤ５ａ，Ｄ５ｂは、ワイヤボンディングによりボンディングワイヤＢＷ７ａ，ＢＷ７ｂを形成する際の容量等への保護回路として機能する。
【００５３】
保護ダイオードＤ１〜Ｄ４，Ｄ５ａ，Ｄ５ｂは、ＰＯＥ（Ｐａｄ  Ｏｎ  Ｅｌｅｍｅｎｔ）である。具体的には、保護ダイオードＤ１〜Ｄ４は、半導体チップ１１０Ｃの主面の法線方向において、端子Ｔ１〜Ｔ６（複数のパッド）の少なくとも１つと重なるように、端子Ｔ１〜Ｔ６の下に配置されている。同様に、保護ダイオードＤ５ａ，Ｄ５ｂは、それぞれ、半導体チップ１１０Ｃの主面の法線方向において、端子Ｔ７ａ，Ｔ８ａ又は端子Ｔ７ｂ，Ｔ８ｂと重なるように、端子Ｔ７ａ，Ｔ８ａ，Ｔ７ｂ，Ｔ８ｂの下に配置されている。これにより、各保護ダイオードがパッドと重ならないように配置された構成に比べて、半導体チップ１１０Ｃのチップ面積を縮小することができる。
【００５４】
上述の構成によっても、半導体装置１００Ｃは、半導体装置１００Ａと同様の効果を得ることができる。なお、保護ダイオードＤ１〜Ｄ４，Ｄ５ａ，Ｄ５ｂの数はそれぞれ例示であり、これに限定されない。
【００５５】
図９は、本発明の第４実施形態に係る半導体装置の配置例を示す図である。図９に示される半導体装置１００Ｄは、半導体装置１００Ａに比べて、各端子がパッドの代わりにバンプにより構成される点において異なる。すなわち、半導体装置１００Ｄは、モジュール基板に実装される際に、ボンディングによらず、バンプによりモジュール基板の各電極と電気的に接続される。
【００５６】
具体的には、半導体チップ１１０Ｄは、バンプＰ１〜Ｐ４，Ｐ５ａ，Ｐ５ｂを備える。バンプＰ１〜Ｐ４（複数の出力端子）は、図１に示されるトランジスタＱ２のコレクタに電気的に接続されるバンプである。本実施形態において、バンプＰ１〜Ｐ４は、半導体チップ１１０Ｄの主面の平面視において、Ｙ軸方向の長さに比べてＸ軸方向の長さが長い矩形状を有したＣｕピラーバンプである。バンプＰ１，Ｐ２及びバンプＰ３，Ｐ４は、それぞれ、半導体チップ１１０Ｄの主面上であって、キャパシタＣ１ａ，Ｃ１ｂの間に、Ｘ軸方向に沿って並んで配置されている。
【００５７】
バンプＰ５ａ，Ｐ５ｂは、それぞれ、キャパシタＣ１ａ，Ｃ１ｂの他端に電気的に接続される。そして、半導体装置１００Ｄがモジュール基板に実装されたときに、バンプＰ５ａ，Ｐ５ｂは、それぞれ、モジュール基板上の配線Ｗ１ａ，Ｗ１ｂ及びビア電極Ｖ１ａ，Ｖ１ｂを経由して、モジュール基板上の接地電極に接続される。これにより、キャパシタＣ１ａ，Ｃ１ｂの他端が接地に接続される。また、キャパシタＣ１ａ，Ｃ１ｂの他端から接地電極までの配線に付随するインダクタンス成分により、図１に示されるインダクタＬ３ａ，Ｌ３ｂが構成される。なお、バンプＰ５ａ，Ｐ５ｂは、例えば、丸型のＣｕピラーバンプである。
【００５８】
上述の構成によっても、半導体装置１００Ｄは、半導体装置１００Ａと同様の効果を得ることができる。また、半導体装置１００Ｄは、ボンディングワイヤを用いずに実装可能であるため、図４示されるようなボンディングワイヤ間の結合を抑制することができる。さらに、半導体装置１００Ｄは、ボンディングワイヤを用いずにモジュール基板に実装することができるため、モジュール基板におけるチップ実装面積を縮小することができる。
【００５９】
なお、図９においては、半導体装置１００Ｄがモジュール基板に実装された場合に、キャパシタＣ１ａ，Ｃ１ｂの他端が、配線Ｗ１ａ，Ｗ１ｂ及びビア電極Ｖ１ａ，Ｖ１ｂにより接地電極に接続される構成が示されているが、バンプＰ５ａ，Ｐ５ｂは、モジュール基板側の接地電極と直接接続されてもよい。
【００６０】
図１０は、本発明の第５実施形態に係る半導体装置の配置例を示す図である。図１０に示される半導体装置１００Ｅは、半導体装置１００Ｄに比べて、トランジスタＱ２の入力側に入力信号の高調波を減衰させるフィルタ回路２０ｃをさらに備える点において異なる。
【００６１】
フィルタ回路２０ｃ（第３フィルタ回路）は、フィルタ回路２０ａ，２０ｂと同様に、キャパシタＣ１ｃ及びバンプＰ５ｃを含む。キャパシタＣ１ｃは、一端がトランジスタＱ２のベースに接続され、他端がキャパシタＣ１ｃに隣接して配置されたバンプＰ５ｃに接続される。バンプＰ５ｃは、モジュール基板に形成された配線Ｗ１ｃ及びビア電極Ｖ１ｃを経由して、接地に接続される。なお、フィルタ回路２０ｃの機能は、半導体装置１００Ｂにおけるフィルタ回路２０ｃと同様であるため、詳細な説明を省略する。
【００６２】
上述の構成によっても、半導体装置１００Ｅは、半導体装置１００Ｄと同様の効果を得ることができる。また、半導体装置１００Ｅは、トランジスタＱ２の入力側にもフィルタ回路２０ｃを備えることにより、トランジスタＱ２の出力電圧の波形をより矩形状に近付けることが出来る。従って、半導体装置１００Ｅは、半導体装置１００Ｄに比べて、高効率を維持しつつ、さらに出力電力を増大させることができる。
【００６３】
なお、図１０においては、入力側のフィルタ回路が１つである例が示されているが、入力側のフィルタ回路は、出力側のフィルタ回路と同様に２つであってもよい。
【００６４】
図１１は、本発明の第６実施形態に係る半導体装置の回路図及び配置例を模式的に示す図である。図１１に示される半導体装置１００Ｆは、図１に示される整合回路１２が増幅信号ＲＦｏｕｔ２の２倍波の減衰を兼ねる構成である。なお、図１１では、トランジスタＱ２以降の構成のみを図示し、トランジスタＱ２の前段の構成については図示を省略する。
【００６５】
整合回路１２は、例えば、キャパシタＣ２及びインダクタＬ４〜Ｌ６を備える。キャパシタＣ２（第４キャパシタ）は、一端がトランジスタＱ２のコレクタに接続され、他端がインダクタＬ６を経由してインダクタＬ５の他端に接続される。キャパシタＣ２は、例えば、半導体チップ１１０Ｆに直接形成されたオンチップキャパシタである。インダクタＬ６は、キャパシタＣ２の他端を半導体チップ１１０Ｆの外に電気的に接続するボンディングワイヤであってもよい。
【００６６】
インダクタＬ４は、例えば、トランジスタＱ２のコレクタを半導体チップ１１０Ｆの外に電気的に接続するボンディングワイヤであり、インダクタＬ５の一端に接続される。インダクタＬ５（第５配線）は、例えば、半導体チップ１１０Ｆが実装されるモジュール基板に形成された配線であり、一端がインダクタＬ４に接続され、他端から増幅信号ＲＦｏｕｔ２が出力される。なお、インダクタＬ５は、例えば、マイクロストリップライン等により形成されてもよい。
【００６７】
図１１に示されるように、整合回路１２において、キャパシタＣ２と、直列接続されたインダクタＬ４及びインダクタＬ５とは並列接続される。これにより、キャパシタＣ２のキャパシタンスとインダクタＬ４，Ｌ５のインダクタンスにより、並列共振回路としての機能を有するフィルタ回路３０（第４フィルタ回路）が形成される。従って、例えば、フィルタ回路３０の共振周波数が増幅信号ＲＦｏｕｔ２の２倍波の周波数となるようにキャパシタＣ２のキャパシタンス値及びインダクタＬ４，Ｌ５のインダクタンス値を決定すれば、２倍波の周波数を減衰させることができる。このとき、半導体装置１００Ｆは、フィルタ回路３０により２倍波が開放となり、フィルタ回路２０ａ，２０ｂにより３倍波が終端されることとなる。従って、フィルタ回路３０を備えない構成に比べて、逆Ｆ級動作の特性がさらに向上する。
【００６８】
なお、フィルタ回路３０の共振周波数は２倍波の周波数に限られず、他の偶数倍の高調波であってもよい。あるいは、トランジスタＱ２をＦ級動作とする場合は、フィルタ回路２０ａ，２０ｂの共振周波数を偶数倍の高調波（例えば、２倍波）の周波数とし、フィルタ回路３０の共振周波数を奇数倍の高調波（例えば、３倍波）の周波数としてもよい。また、整合回路１２がフィルタ回路３０を兼ねず、２倍波を減衰させるフィルタ回路が別途設けられていてもよい。
【００６９】
以上、本発明の例示的な実施形態について説明した。半導体装置１００Ａ〜１００Ｆは、半導体チップ１１０Ａ〜１１０Ｆ上において、Ｘ軸方向に並んで配置された複数の出力端子（端子Ｔ１〜Ｔ６又はバンプＰ１〜Ｐ４）と、増幅信号ＲＦｏｕｔ２の高調波を減衰させるフィルタ回路２０ａ，２０ｂと、を備え、フィルタ回路２０ａ，２０ｂにそれぞれ含まれるキャパシタＣ１ａ，Ｃ１ｂは、複数の出力端子のＸ軸正方向側及びＸ軸負方向側に配置される。これにより、増幅信号ＲＦｏｕｔ２の高調波が、フィルタ回路２０ａ，２０ｂのうちいずれか近い方のフィルタ回路によって減衰される。従って、フィルタ回路を１つしか備えない構成に比べて、各フィンガのコレクタからフィルタ回路２０ａ，２０ｂまでの距離のばらつきが軽減されるため、フィルタ回路２０ａ，２０ｂの共振周波数のずれが抑制される。
【００７０】
また、半導体装置１００Ａ〜１００Ｃ，１００Ｆでは、ボンディングワイヤＢＷ７ａ，ＢＷ７ｂの延在方向とボンディングワイヤＢＷ１〜ＢＷ６の延在方向とが、略９０度〜略１８０度の角度を成す。これにより、ボンディングワイヤＢＷ７ａ，ＢＷ７ｂとボンディングワイヤＢＷ１〜ＢＷ６との間の結合が抑制される。従って、フィルタ回路２０ａ，２０ｂのＱ値の低下及びインダクタンス成分のずれが抑制され、フィルタ回路２０ａ，２０ｂによる高調波の制御性が向上する。
【００７１】
また、ボンディングワイヤＢＷ７ａ，ＢＷ７ｂの少なくとも一方が、ボンディングワイヤＢＷ１〜ＢＷ６と直交し、接地電位が供給される端子Ｔ８ａ，Ｔ８ｂが半導体チップ１１０Ａ〜１１０Ｃ，１１０Ｆ外に配置されていてもよい。
【００７２】
また、ボンディングワイヤＢＷ７ａ，ＢＷ７ｂの少なくとも一方が、ボンディングワイヤＢＷ１〜ＢＷ６と反対方向に延在し、接地電位が供給される端子Ｔ８ａ，Ｔ８ｂが半導体チップ１１０Ａ〜１１０Ｃ，１１０Ｆ内に配置されていてもよい。
【００７３】
また、半導体装置１００Ｂは、入力信号の高調波を減衰させるフィルタ回路２０ｃをさらに備え、フィルタ回路２０ｃに含まれるボンディングワイヤＢＷ７ｃの延在方向とボンディングワイヤＢＷ１〜ＢＷ６の延在方向とが、略９０度〜略１８０度の角度を成す。これにより、半導体装置１００Ｂでは、トランジスタＱ２の出力電圧の波形を、より矩形状に近付けることが出来る。従って、半導体装置１００Ｂは、半導体装置１００Ａに比べて、高効率を維持しつつ、さらに出力電力を増大させることができる。
【００７４】
また、半導体装置１００Ｃは、トランジスタＱ２の保護ダイオードＤ１〜Ｄ４をさらに備え、保護ダイオードＤ１〜Ｄ４が、半導体チップ１１０Ｃの主面の法線方向において、パッドと重なるように配置される。これにより、保護ダイオードＤ１〜Ｄ４がパッドと重ならないように配置された構成に比べて、半導体チップ１１０Ｃのチップ面積を縮小することができる。
【００７５】
また、半導体装置１００Ｄ，１００Ｅでは、トランジスタＱ２の複数の出力端子がバンプＰ１〜Ｐ４により構成される。これにより、半導体装置１００Ｄ，１００Ｅは、ボンディングワイヤを用いずに実装可能であるため、ボンディングワイヤ間の結合を抑制することができる。また、半導体装置１００Ｄ，１００Ｅは、モジュール基板におけるチップ実装面積を縮小することができる。
【００７６】
また、半導体装置１００Ｅは、入力信号の高調波を減衰させるフィルタ回路２０ｃをさらに備える。これにより、半導体装置１００Ｅでは、トランジスタＱ２の出力電圧の波形を、より矩形状に近付けることが出来る。従って、半導体装置１００Ｅは、半導体装置１００Ｄに比べて、高効率を維持しつつ、さらに出力電力を増大させることができる。
【００７７】
また、フィルタ回路２０ａ〜２０ｃの共振周波数は特に限定されないが、例えば、増幅信号ＲＦｏｕｔ２の２倍波の周波数であってもよい。これにより、トランジスタＱ２がＦ級動作となる。従って、トランジスタＱ２の線形性及び高効率性を向上させることができる。
【００７８】
また、半導体装置１００Ａ〜１００Ｆでは、フィルタ回路２０ａ，２０ｂの共振周波数が増幅信号ＲＦｏｕｔ２の３倍波の周波数である、これにより、トランジスタＱ２が逆Ｆ級動作となる。従って、トランジスタＱ２をＦ級動作とする場合に比べてさらにトランジスタＱ２の線形性及び高効率性を向上させることができる。
【００７９】
また、半導体装置１００Ｆは、トランジスタＱ２のコレクタに直列接続され、増幅信号ＲＦｏｕｔ２の２倍波を減衰させるフィルタ回路３０をさらに備える。これにより、出力経路において２倍波が開放される。従って、フィルタ回路３０を備えない構成に比べて、逆Ｆ級動作の特性がさらに向上する。
【００８０】
以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更又は改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
【符号の説明】
【００８１】
１…電力増幅回路、１０〜１２…整合回路、２０ａ〜２０ｃ，３０…フィルタ回路、１００Ａ〜１００Ｆ，１０００…半導体装置、１１０Ａ〜１１０Ｆ…半導体チップ、１２０…ＨＢＴ領域、Ｔ１〜Ｔ６，Ｔ７ａ〜Ｔ７ｃ，Ｔ８ａ〜Ｔ８ｃ…端子、ＢＷ１〜ＢＷ６，ＢＷ７ａ〜ＢＷ７ｃ…ボンディングワイヤ、Ｑ１，Ｑ２…トランジスタ、Ｃ１ａ〜Ｃ１ｃ，Ｃ２…キャパシタ、Ｌ１，Ｌ２，Ｌ３ａ，Ｌ３ｂ，Ｌ４〜Ｌ６…インダクタ、Ｄ１〜Ｄ４，Ｄ５ａ，Ｄ５ｂ…保護ダイオード、Ｐ１〜Ｐ４，Ｐ５ａ〜Ｐ５ｃ…バンプ、Ｗ１ａ〜Ｗ１ｃ…配線、Ｖ１ａ〜Ｖ１ｃ…ビア電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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