(57)【要約】【課題】上部電極と下部電極との間の絶縁膜の膜厚を計測するために用いられる容量素子を含む半導体装置およびその製造方法の信頼性を向上する。【解決手段】半導体基板ＳＢ上のゲートパターンＧ１と、ゲートパターンＧ１の側面にＯＮＯ膜Ｃ１を介して隣接するゲートパターンＧ２と、ゲートパターンＧ２の直下にＯＮＯ膜Ｃ１を介して位置する活性領域とを有する半導体装置を形成する。ここでは、ゲートパターンＧ１の直下に素子分離領域ＥＩを形成する。これにより、ゲートパターンＧ２の直下のＯＮＯ膜Ｃ１の膜厚を測定することを目的として、上部電極であるゲートパターンＧ２と下部電極である活性領域との間の容量を測定する際に、ゲートパターンＧ１と半導体基板ＳＢとの間の容量、および、ゲートパターンＧ１、Ｇ２の相互間の容量が測定されることを防ぐ。【選択図】図１５
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１領域の上面上に第１絶縁膜を介して形成された制御ゲート電極と、
前記半導体基板の前記第１領域の前記上面上に第１電荷蓄積膜を含む第２絶縁膜を介して形成され、前記第２絶縁膜を介して前記制御ゲート電極と隣接するメモリゲート電極と、
前記制御ゲート電極および前記メモリゲート電極を含むパターンの横の前記半導体基板の前記上面に形成されたソース・ドレイン領域と、
前記半導体基板の第２領域の上面に埋め込まれた素子分離領域と、
前記素子分離領域から露出する前記半導体基板の前記上面である活性領域と、
前記素子分離領域の直上に形成された第１ゲートパターンと、
前記第１ゲートパターンの側面に第２電荷蓄積膜を含む第３絶縁膜を介して隣接し、前記活性領域の直上に前記第３絶縁膜を介して位置する第２ゲートパターンと、
を有し、
前記制御ゲート電極、前記メモリゲート電極および前記ソース・ドレイン領域は、メモリセルを構成し、
前記第２領域の前記第２ゲートパターンと前記活性領域とは、容量素子を構成している、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１ゲートパターンは、平面視で前記活性領域と離間している。半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１ゲートパターンおよび前記素子分離領域は、前記半導体基板の前記上面に沿う第１方向に複数並んで配置されており、
前記第２ゲートパターンは、前記第１方向に隣り合う前記第１ゲートパターン同士の間に埋め込まれている、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記制御ゲート電極は、第１金属膜から成り、
前記メモリゲート電極は、第１半導体膜から成り、
前記第１ゲートパターンは、第２金属膜から成り、
前記第２ゲートパターンは、第２半導体膜から成る、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記半導体基板の前記第１領域の前記上面上に形成され、前記半導体基板の前記上面に沿う第２方向に延在する突出部をさらに有し、
前記メモリセルは、前記突出部上に形成されている、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記容量素子は、前記第１絶縁膜の膜厚の測定に用いられる、半導体装置。
【請求項７】
（ａ）第１領域および第２領域を有する半導体基板を準備する工程、
（ｂ）前記半導体基板の前記第２領域の上面に第１溝を形成した後、当該第１溝内に埋め込まれた素子分離領域と、前記素子分離領域と隣り合う前記第２領域の前記半導体基板の前記上面である活性領域とを形成する工程、
（ｃ）前記（ｂ）工程の後、前記半導体基板上に第１絶縁膜を介して第１半導体膜を形成する工程、
（ｄ）前記第１半導体膜をパターニングすることで、前記第１領域の前記半導体基板上に前記第１半導体膜から成る制御ゲート電極を形成し、前記素子分離領域の直上に前記第１半導体膜から成る第１ゲートパターンを形成する工程、
（ｅ）前記半導体基板上に、電荷蓄積膜を含む第２絶縁膜を形成する工程、
（ｆ）前記第２絶縁膜上に、第２半導体膜を形成する工程、
（ｇ）前記第２半導体膜および前記第２絶縁膜のそれぞれを一部除去することで、前記制御ゲート電極の側面に前記第２絶縁膜から成る第３絶縁膜を介して隣接し、前記半導体基板上に前記第３絶縁膜を介して位置する前記第２半導体膜から成るメモリゲート電極と、前記第１ゲートパターンの側面に前記第２絶縁膜から成る第４絶縁膜を介して隣接し、前記活性領域の直上に前記第４絶縁膜を介して位置する前記第２半導体膜から成る第２ゲートパターンとを形成する工程、
（ｈ）前記制御ゲート電極および前記メモリゲート電極を含むパターンの横の前記半導体基板の前記上面にソース・ドレイン領域を形成する工程、
を有し、
前記制御ゲート電極、前記メモリゲート電極および前記ソース・ドレイン領域は、メモリセルを構成し、
前記第２領域の前記第２ゲートパターンと前記活性領域とは、容量素子を構成する、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
（ｉ）前記（ｈ）工程の後、前記半導体基板上に配線層を形成する工程、
（ｊ）前記第２ゲートパターンと前記活性領域との間の容量を測定し、前記容量から算出される前記第４絶縁膜の膜厚が管理値の範囲内であるか否かを判断する工程、
（ｋ）前記（ｊ）工程での測定結果に応じて、前記（ｅ）工程での前記第２絶縁膜の成膜条件を補正する工程、
をさらに有する、半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
（ｉ）前記（ｈ）工程の後、前記半導体基板上に配線層を形成する工程、
（ｌ）前記第２ゲートパターンと前記活性領域との間の容量を測定し、前記容量から算出される前記第４絶縁膜の膜厚に応じて、前記第２絶縁膜の管理値の範囲を決定する工程、
をさらに有する、半導体装置の製造方法。
【請求項１０】
請求項７記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第１領域に前記制御ゲート電極を形成し、前記活性領域から離間した位置に前記第１ゲートパターンを形成する、半導体装置の製造方法。
【請求項１１】
請求項７記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第１領域に前記制御ゲート電極を形成し、前記第２領域では、前記半導体基板の前記上面に沿う第１方向において、複数の前記第１ゲートパターンを並べて形成し、
前記（ｇ）工程では、前記第１領域に前記メモリゲート電極を形成し、前記第２領域において、前記第２ゲートパターンを、前記第１方向に隣り合う前記第１ゲートパターン同士の間に埋め込んで形成する、半導体装置の製造方法。
【請求項１２】
請求項７記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記半導体基板の前記第１領域の前記上面に複数の第２溝を形成することで、隣り合う前記第２溝同士の間に、前記半導体基板の前記上面から上方に突出する前記半導体基板の一部であって、前記半導体基板の前記上面に沿う第２方向に延在する突出部を形成し、前記第２領域において、前記第１溝および前記第１溝内の前記素子分離領域並びに前記活性領域とを形成し、
前記（ｄ）工程では、前記第２方向に直交する第３方向において前記突出部を跨ぐ前記制御ゲート電極と、前記第２領域の前記第１ゲートパターンとを形成し、
前記（ｇ）工程では、前記第３方向において前記突出部を跨ぐ前記メモリゲート電極と、前記第２領域の前記第２ゲートパターンとを形成し、
前記（ｈ）工程では、前記突出部内に前記ソース・ドレイン領域を形成する、半導体装置の製造方法。
【請求項１３】
請求項７記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記メモリゲート電極および前記第２ゲートパターンのそれぞれを、自己整合的に形成する、半導体装置の製造方法。
【請求項１４】
（ａ）第１領域および第２領域を有する半導体基板を準備する工程、
（ｂ）前記半導体基板の前記第２領域の上面に第１溝を形成した後、当該第１溝内に埋め込まれた素子分離領域と、前記素子分離領域と隣り合う前記第２領域の前記半導体基板の前記上面である活性領域とを形成する工程、
（ｃ）前記（ｂ）工程の後、前記半導体基板上に第１絶縁膜を介して第１半導体膜を形成する工程、
（ｄ）前記第１半導体膜をパターニングすることで、前記第１領域の前記半導体基板上に前記第１半導体膜から成る第１ゲートパターンを形成し、前記素子分離領域の直上に前記第１半導体膜から成る第２ゲートパターンを形成する工程、
（ｅ）前記半導体基板上に、電荷蓄積膜を含む第２絶縁膜を形成する工程、
（ｆ）前記第２絶縁膜上に、第２半導体膜を形成する工程、
（ｇ）前記第２半導体膜および前記第２絶縁膜のそれぞれを一部除去することで、前記第１ゲートパターンの側面に前記第２絶縁膜から成る第３絶縁膜を介して隣接し、前記半導体基板上に前記第３絶縁膜を介して位置する前記第２半導体膜から成るメモリゲート電極と、前記第２ゲートパターンの側面に前記第２絶縁膜から成る第４絶縁膜を介して隣接し、前記活性領域の直上に前記第４絶縁膜を介して位置する前記第２半導体膜から成る第３ゲートパターンとを形成する工程、
（ｈ）前記第１ゲートパターンおよび前記メモリゲート電極を含むパターンの横の前記半導体基板の前記上面にソース・ドレイン領域を形成する工程、
（ｉ）前記第１ゲートパターン、前記第２ゲートパターン、前記第３ゲートパターンおよび前記メモリゲート電極を覆う層間絶縁膜を形成する工程、
（ｊ）前記層間絶縁膜の上面を一部除去することで、前記第１ゲートパターンおよび前記第２ゲートパターンを露出させる工程、
（ｋ）前記第１ゲートパターンを第１金属膜から成る制御ゲート電極に置換し、前記第２ゲートパターンを第２金属膜から成る第４ゲートパターンに置換する工程、
を有し、
前記制御ゲート電極、前記メモリゲート電極および前記ソース・ドレイン領域は、メモリセルを構成し、
前記第２領域の前記第３ゲートパターンと前記活性領域とは、容量素子を構成する、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
（ｌ）前記（ｋ）工程の後、前記半導体基板上に配線層を形成する工程、
（ｍ）前記第２ゲートパターンと前記活性領域との間の容量を測定し、前記容量から算出される前記第４絶縁膜の膜厚が管理値の範囲内であるか否かを判断する工程、
（ｎ）前記（ｍ）工程での測定結果に応じて、前記（ｅ）工程での前記第２絶縁膜の成膜条件を補正する工程、
をさらに有する、半導体装置の製造方法。
【請求項１６】
請求項１４記載の半導体装置の製造方法において、
（ｌ）前記（ｋ）工程の後、前記半導体基板上に配線層を形成する工程、
（ｍ）前記第２ゲートパターンと前記活性領域との間の容量を測定し、前記容量から算出される前記第４絶縁膜の膜厚に応じて、前記第２絶縁膜の管理値の範囲を決定する工程、
をさらに有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、電極と基板とにより構成される容量素子を備えた半導体装置、および、当該容量素子の静電容量を測定することにより、当該電極と当該基板との間の絶縁膜の膜厚を測定する工程を含む半導体装置の製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
不揮発性メモリの一つとして、ＦＥＴ（Field Effect Transistor、電界効果トランジスタ）の構造を有し、ゲート電極と基板との間に形成されたＯＮＯ（Oxide Nitride Oxide）膜に電荷を蓄積することで情報を記憶するＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリが知られている。また、ＭＯＮＯＳメモリには、メモリセルの選択用に用いられる制御（選択）ゲート電極と、当該制御ゲート電極に絶縁膜を介して隣接して形成され、情報の記憶用に用いられるメモリゲート電極とを有する、スプリットゲート型の不揮発性メモリがある。
【０００３】
不揮発性メモリの製造工程では、メモリの信頼性を確保するため、成膜したＯＮＯ膜の膜厚を測定する場合がある。ＯＮＯ膜の膜厚の測定方法としては、ＯＮＯ膜上の電極（ゲートパターン）と、ＯＮＯ膜の下の半導体層（例えば基板またはゲートパターン）との間の容量を測定し、その測定結果から、当該膜厚を算出する方法がある。
【０００４】
また、電界効果トランジスタのゲート抵抗を低減し、しきい値電圧を制御する方法として、ダミーゲート電極およびソース・ドレイン領域を形成した後、ダミーゲート電極を金属膜（メタルゲート電極）に置換する製造方法（ゲートラストプロセス）が知られている。
【０００５】
特許文献１（特開２０１４−７８６６１号公報）には、半導体基板上に並べた２つのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）から成る不揮発性記憶装置を形成し、他の領域に容量素子を形成することが記載されている。当該容量素子は、基板上で隣り合う２つの電極、つまり、半導体基板の活性領域上にＯＮＯ膜を介して形成された電極と、当該活性領域上にＯＮＯ膜とは異なる絶縁膜を介して形成された電極とを含むものである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１４−７８６６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ゲートラストプロセスでは、層間絶縁膜に覆われたダミーゲート電極の上面を研磨法により露出させてから、ダミーゲート電極をメタルゲート電極に置換する。当該研磨工程を行う場合、ゲート電極上にさらにゲート電極を重ねた構造を基板上に残すことはできない。したがって、ゲートパターン上にＯＮＯ膜を介してゲートパターンを形成した構造を有する容量素子を用いて、ＯＮＯ膜の膜厚を測定することができない。
【０００８】
また、制御ゲート電極の隣りに半導体膜から成るサイドウォールスペーサ状のメモリゲート電極を自己整合的に形成する場合、メモリゲート電極をパターニングするためのマスクを省略できるが、マスクを用いたパターニングはできないため、半導体基板上にＯＮＯ膜を介して、当該半導体膜から成るゲートパターンを単独で形成することはできない。よって、ＯＮＯ膜の膜厚を測る方法としては、第１ゲートパターンの隣りにＯＮＯ膜を介して隣接する第２ゲートパターンと、第２ゲートパターンの直下にＯＮＯ膜を介して位置する半導体基板との間の容量を測定する方法が考えられる。しかし、第２ゲートパターンと半導体基板との間の容量を測定しようとすると、半導体基板と第１ゲートパターンとの間の容量、および、第１ゲートパターンと第２ゲートパターンとの間の容量も測定されるため、正確にＯＮＯ膜の膜厚を測定することができない問題がある。
【０００９】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
一実施の形態である半導体装置は、半導体基板の上面に埋め込まれた素子分離領域と、素子分離領域上に形成された第１ゲートパターンと、第１ゲートパターンの側面に絶縁膜を介して隣接し、半導体基板の活性領域の直上に当該絶縁膜を介して位置する第２ゲートパターンとを有するものである。
【００１２】
また、他の一実施の形態である半導体装置の製造方法は、半導体基板の上面に埋め込まれた素子分離領域と、素子分離領域上に形成された第１ゲートパターンと、第１ゲートパターンの側面に絶縁膜を介して隣接し、半導体基板の活性領域の直上に当該絶縁膜を介して位置する第２ゲートパターンとを形成するものである。
【発明の効果】
【００１３】
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１である半導体装置の製造工程を説明するフローである
【図２】本発明の実施の形態１である半導体装置の製造工程中の平面図である。
【図３】本発明の実施の形態１である半導体装置の製造工程中の平面図である。
【図４】本発明の実施の形態１である半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の平面図である。
【図１３】図１１に続く半導体装置の製造工程中の断面図である。
【図１４】図１１に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の平面図である。
【図１７】不揮発性メモリのメモリセルの等価回路図である。
【図１８】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図１９】本発明の実施の形態１である半導体装置の断面図である。
【図２０】本発明の実施の形態１の変形例である半導体装置の製造工程を説明するフローである。
【図２１】本発明の実施の形態２である半導体装置の製造工程を説明するフローである。
【図２２】本発明の実施の形態２である半導体装置の製造工程中の断面図である。
【図２３】図２２に続く半導体装置の製造工程中の断面図である。
【図２４】図２３に続く半導体装置の製造工程中の断面図である。
【図２５】図２４に続く半導体装置の製造工程中の断面図である。
【図２６】図２５に続く半導体装置の製造工程中の断面図である。
【図２７】図２６に続く半導体装置の製造工程中の断面図である。
【図２８】本発明の実施の形態３である半導体装置の製造工程中の断面図である。
【図２９】図２８に続く半導体装置の製造工程中の断面図である。
【図３０】図２９に続く半導体装置の製造工程中の断面図である。
【図３１】図３０に続く半導体装置の製造工程中の断面図である。
【図３２】図３１に続く半導体装置の製造工程中の断面図である。
【図３３】図３２に続く半導体装置の製造工程中の断面図である。
【図３４】図３３に続く半導体装置の製造工程中の断面図である。
【図３５】比較例である半導体装置の製造工程中の断面図である。
【図３６】比較例である半導体装置の製造工程中の断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図または斜視図等であってもハッチングを付す場合がある。
【００１８】
（実施の形態１）
本実施の形態の半導体装置は、半導体基板上にＯＮＯ膜を介して形成され、第１電極の側面と隣り合う第２電極と、第２電極の下の活性領域とを備えた、ＯＮＯ膜の膜厚測定用の容量素子を形成し、第１電極の下には素子分離領域を形成するものである。ここでは、第２電極の直下の半導体基板との間の容量を測定し、これによりＯＮＯ膜の膜厚を測定する際に、第１電極と第２電極との間の容量などの余分な容量に起因して膜厚測定の精度が低下することを防ぐことについて説明する。
【００１９】
以下に、本実施の形態の製造工程を、図１に示す製造工程のフローに沿って、図２〜図１６を用いて説明する。図１は本実施の形態の半導体装置の製造工程を説明するフローである。図２および図３は、本実施の形態の半導体装置の製造工程中の平面図であり、図４〜図１１および図１３〜図１５は、本実施の形態の半導体装置の製造工程中の断面図である。図１２および図１６は、本実施の形態の半導体装置の製造工程中の平面図である。図４〜図１１および図１３〜図１５では、図の左側から右側に向かって順に、ロジック回路領域１Ａ、メモリセル領域１ＢおよびＴＥＧ領域（検査用素子形成領域、容量素子形成領域）１Ｃのそれぞれの断面を並べて示している。
【００２０】
まず、図２および図３に示すように、半導体ウェハＷＦ（図４に示す半導体基板ＳＢ）を準備する（図１のステップＳＴ１）。半導体ウェハＷＦは、例えば単結晶シリコン（Ｓｉ）から成るｐ型の基板であり、トランジスタなどの半導体素子が形成される側の第１面である主面と、その反対側の第２面である裏面（背面）とを有している。
【００２１】
平面視において、円形状を有する半導体ウェハＷＦ（半導体基板ＳＢ）は、端部の一部に切り欠き（ノッチ）ＮＴを有している。また、半導体ウェハＷＦは、平面視において行列状に並ぶ複数のチップ領域ＣＨＲを有している。すなわち、チップ領域ＣＨＲは、Ｘ方向およびＹ方向のそれぞれに複数並んでアレイ状（マトリクス状）に配置されている。Ｘ方向およびＹ方向は、平面視で互いに直交する方向であり、いずれも半導体ウェハ（半導体基板）ＷＦの主面に沿う方向である。平面視において、各チップ領域ＣＨＲは矩形形状を有している。
【００２２】
半導体ウェハＷＦの上面に並ぶ複数のチップ領域ＣＨＲ同士の間は、互いに離間している。隣り合うチップ領域ＣＨＲ同士の間の領域はスクライブ領域（スクライブライン）１Ｄである。各チップ領域ＣＨＲは、スクライブ領域１Ｄにより囲まれている。また、スクライブ領域１Ｄは、Ｘ方向またはＹ方向に延在している。スクライブ領域１Ｄは、その一部が、スクライブ領域１Ｄの延在方向に沿って切削される領域である。つまり、スクライブ領域１Ｄは、各チップ領域ＣＨＲを切り離すために一部が除去される領域である。当該切削により個片化された各チップ領域ＣＨＲは、半導体チップＣＨＰ（図１６参照）となる。つまり、チップ領域ＣＨＲは、ダイシング工程後に１つの半導体チップとなる領域であり、図３には、４つ並んだチップ領域ＣＨＲを拡大して示している。スクライブ領域１Ｄは、検査用素子を形成する領域であるＴＥＧ（Test Elemental Group）領域１Ｃを複数有している。ＴＥＧ領域１Ｃは、半導体ウェハＷＦ上に形成された膜の膜厚を測定するための素子、または、半導体ウェハＷＦ上に形成した素子または回路などの動作を確認するための素子または回路などが形成される領域である。ＴＥＧを用いた検査は、半導体ウェハＷＦ上に素子、積層配線層およびパッドを形成した後であって上記切削工程前に、例えば、当該パッドにプローブ針を接触させることで電気的に行われる。ＴＥＧ領域１Ｃは、スクライブ領域１Ｄの短手方向の中央部に配置されており、スクライブ領域１Ｄの延在方向に並んで１列に配置されている。図３では、隣り合うチップ領域ＣＨＲ同士の間にＴＥＧ領域１Ｃが１列のみ形成されている場合を示しているが、スクライブ領域１Ｄの短手方向の幅が大きい場合には、隣り合うチップ領域ＣＨＲ同士の間にＴＥＧ領域１Ｃを２列以上形成してもよい。
【００２３】
以下の図４〜図１１および図１３〜図１５では、チップ領域ＣＨＲ内のロジック回路領域１Ａおよびメモリセル領域１Ｂと、チップ領域ＣＨＲの外側のＴＥＧ領域１Ｃとにおける製造工程中の具体的な断面構造について説明する。
【００２４】
次に、図４に示すように、半導体基板ＳＢの主面に、フォトリソグラフィ技術およびエッチング法を用いて溝を形成した後、当該溝内に酸化シリコン膜などを埋め込むことにより、素子分離領域（素子分離膜）ＥＩを形成する（図１のステップＳＴ２）。素子分離領域ＥＩから上面が露出する半導体基板ＳＢは、活性領域である。つまり、活性領域のレイアウトは、素子分離領域ＥＩにより規定される。このため、活性領域と素子分離領域ＥＩとは、互いに隣り合っている。なお、図４では、メモリセル領域１Ｂに素子分離領域ＥＩを示していないが、実際にはメモリセル領域１Ｂにおいても、ロジック回路領域１Ａと同様に素子分離領域ＥＩが形成されている。
【００２５】
ＴＥＧ領域１Ｃでは、例えば、Ｙ方向（図２参照）に延在する素子分離領域ＥＩを、Ｘ方向（図２参照）に並べて複数形成する。つまり、素子分離領域ＥＩをストライプ状に形成する。言い換えれば、Ｙ方向に延在する素子分離領域ＥＩと、Ｙ方向に延在する活性領域とをＸ方向に交互に並べて配置する。それらの活性領域のそれぞれは、平面視で周囲を素子分離領域ＥＩにより囲まれている（図１２参照）。図４のＴＥＧ領域１Ｃには、Ｙ方向に延在するストライプ状の複数の素子分離領域ＥＩのそれぞれの断面を示している。すなわち、図４のＴＥＧ領域１Ｃは、例えばＸ方向に沿う断面である。
【００２６】
素子分離領域は、例えばＳＴＩ（Shallow Trench Isolation）であり、半導体基板ＳＢ上の各半導体素子を電気的に絶縁し、分離するために形成する絶縁領域である。また、ＴＥＧ領域１Ｃに形成された素子分離領域ＥＩの一部は、後の工程で素子分離領域ＥＩ上に形成される制御ゲート電極と半導体基板ＳＢとの間に容量が生じることを防ぐ役割を有する。
【００２７】
その後、半導体基板ＳＢの主面にイオン注入法などにより不純物を打ち込み、ロジック回路領域１Ａ、メモリセル領域１Ｂ、ＴＥＧ領域１Ｃのそれぞれの半導体基板ＳＢの主面から半導体基板ＳＢの途中深さに亘ってウェルＰＷを形成する。ウェル（半導体領域）ＰＷは、例えば素子分離領域ＥＩよりも深く形成する。このとき、ロジック回路領域１Ａおよびメモリセル領域１Ｂでは、半導体基板ＳＢの上面にｐ型の不純物（例えばＢ（ホウ素））を打ち込むことでｐ型のウェルＰＷを形成し、ＴＥＧ領域１Ｃでは、半導体基板ＳＢの上面にｎ型の不純物（例えばＡｓ（ヒ素））を打ち込むことでｎ型のウェルＰＷを形成する。また、ロジック回路領域１Ａでは、図示しない他の領域において、半導体基板ＳＢの上面にｎ型の不純物（例えばＡｓ（ヒ素））を打ち込むことでｎ型のウェルＰＷを形成する。このような打ち分けは、フォトリソグラフィ技術を用いて形成したフォトレジスト膜をマスクとして使用することで行う。
【００２８】
次に、図５に示すように、制御ゲート電極ＣＧ１およびゲートパターン（ゲート電極）Ｇ１を形成する（図１のステップＳＴ３）。すなわち、半導体基板ＳＢの主面上に、絶縁膜ＩＦ１およびポリシリコン膜Ｐ１を順次形成する。絶縁膜ＩＦ１は例えば酸化シリコン膜から成り、絶縁膜ＩＦ１およびポリシリコン膜Ｐ１は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成する。ポリシリコン膜Ｐ１の一部には、ｎ型の不純物（例えばＡｓ（ヒ素））を導入する。続いて、ポリシリコン膜Ｐ１上に、例えばＣＶＤ法を用いて、絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、例えば窒化シリコン膜から成る。なお、ポリシリコン膜Ｐ１と絶縁膜ＩＦ２との間に、薄い酸化シリコン膜を形成してもよい。
【００２９】
その後、フォトリソグラフィ技術により、フォトレジスト膜のパターンを絶縁膜ＩＦ２上に形成した後、当該フォトレジスト膜をマスクとしたドライエッチング法により、絶縁膜ＩＦ２を加工（パターニング）し、これによりポリシリコン膜Ｐ１の上面の一部を露出させる。ここでは、ロジック回路領域１Ａのポリシリコン膜Ｐ１の全体を露出させ、メモリセル領域１Ｂのポリシリコン膜Ｐ１の一部を露出させる。また、ＴＥＧ領域１Ｃでは、素子分離領域ＥＩの上面と平面視で重なる領域に絶縁膜ＩＦ２を残す。すなわち、ＴＥＧ領域１Ｃには、ストライプ状のパターンを含む櫛歯状のレイアウトを有する絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、エッチング防止用のハードマスクとして用いられる膜である。
【００３０】
続いて、上記フォトレジスト膜を除去した後、ロジック回路領域１Ａを覆うフォトレジストパターンを形成する。その後、当該フォトレジストパターンおよび絶縁膜ＩＦ２をマスクとして用いてドライエッチングを行う。これにより、ポリシリコン膜Ｐ１および絶縁膜ＩＦ１を一部除去することで、半導体基板ＳＢの上面を露出させる。
【００３１】
このエッチング工程により、メモリセル領域１Ｂには、ポリシリコン膜Ｐ１から成る制御ゲート電極ＣＧ１と、絶縁膜ＩＦ１から成るゲート絶縁膜ＧＦ１とが形成される。制御ゲート電極ＣＧ１上には、キャップ膜として絶縁膜ＩＦ２が残る。ゲート絶縁膜ＧＦ１、制御ゲート電極ＣＧ１および絶縁膜ＩＦ２から成る積層膜のパターンは、Ｙ方向（図５の奥行き方向）に延在している。また、このエッチング工程で絶縁膜ＩＦ２、ポリシリコン膜Ｐ１および絶縁膜ＩＦ１を加工することで、ＴＥＧ領域１Ｃの半導体基板ＳＢ上には、ポリシリコン膜Ｐ１から成り、Ｙ方向（図５の奥行き方向）に延在するゲートパターンＧ１をＸ方向に複数並べて形成する。ＴＥＧ領域１Ｃでの絶縁膜ＩＦ１、ＩＦ２は、平面視でゲートパターンＧ１と同じレイアウトを有している。
【００３２】
ＴＥＧ領域１Ｃにおいて、ゲートパターンＧ１は、Ｙ方向に延在するストライプ状の素子分離領域ＥＩの直上に形成される（図１２参照）。つまり、ゲートパターンＧ１の全体は、平面視で素子分離領域ＥＩと重なる位置にのみ形成される。このため、ＴＥＧ領域１Ｃにおいて、Ｘ方向で隣り合う素子分離領域ＥＩの間の半導体基板ＳＢの直上には、ゲートパターンＧ１は形成されない。平面視において、ゲートパターンＧ１と活性領域（素子分離領域ＥＩから露出する半導体基板ＳＢの上面）との間は離間している。平面視におけるゲートパターンＧ１と活性領域との距離は、例えば、図６を用いて後述する工程でゲートパターンＧ１の側面に形成するＯＮＯ膜の膜厚以上の大きさである。また、Ｙ方向に延在するストライプ状の複数のゲートパターンＧ１のそれぞれの端部であって、Ｙ方向（ゲートパターンＧ１の延在方向）の端部は、Ｘ方向に延在する１つのゲートパターンＧ１に接続されている。つまり、ゲートパターンＧ１は平面視で櫛歯状の形状を有している。
【００３３】
次に、図６に示すように、ＯＮＯ膜Ｃ１を形成する（図１のステップＳＴ４）。すなわち、半導体基板ＳＢの主面の全面上に、酸化シリコン膜（ボトム酸化膜）Ｘ１、窒化シリコン膜（電荷蓄積膜）Ｎ１、酸化シリコン膜（トップ酸化膜）Ｘ２、およびポリシリコン膜Ｐ２を順次形成する。酸化シリコン膜Ｘ１は、例えば熱酸化法により形成することができ、窒化シリコン膜Ｎ１、酸化シリコン膜Ｘ２およびポリシリコン膜Ｐ２のそれぞれは、例えばＣＶＤ法により形成することができる。酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２から成る積層膜の膜厚は、１５〜２５ｎｍであり、ポリシリコン膜Ｐ２の膜厚は４０〜８０ｎｍである。酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１、酸化シリコン膜Ｘ２から成る積層膜は、ＯＮＯ（Oxide Nitride Oxide）膜Ｃ１を構成している。ポリシリコン膜Ｐ２は、例えばｎ型不純物（例えばＰ（リン））が導入されているｎ型半導体膜である。
【００３４】
これにより、ロジック回路領域１Ａでは、絶縁膜ＩＦ２上にＯＮＯ膜Ｃ１およびポリシリコン膜Ｐ２が積層される。また、メモリセル領域１Ｂでは、ゲート絶縁膜ＧＦ１、絶縁膜ＩＦ２および制御ゲート電極ＣＧ１から成る積層パターンの側面および上面並びに半導体基板ＳＢの上面を覆うように、ＯＮＯ膜Ｃ１およびポリシリコン膜Ｐ２が積層される。また、ＴＥＧ領域１Ｃでは、絶縁膜ＩＦ１、ＩＦ２およびゲートパターンＧ１から成る積層パターンの側面および上面並びに半導体基板ＳＢの上面を覆うように、ＯＮＯ膜Ｃ１およびポリシリコン膜Ｐ２が積層される。
【００３５】
ここで、ＯＮＯ膜Ｃ１およびポリシリコン膜Ｐ２から成る積層膜の膜厚は、ＴＥＧ領域１Ｃにおいて互いに隣り合うゲートパターンＧ１同士の間の距離の１／２よりも大きい。また、ＯＮＯ膜Ｃ１の膜厚は、ＴＥＧ領域１Ｃにおいて互いに隣り合うゲートパターンＧ１同士の間の距離よりも小さい。このため、互いに隣り合うゲートパターンＧ１同士の間は、ＯＮＯ膜Ｃ１およびポリシリコン膜Ｐ２から成る積層膜により完全に埋め込まれる。
【００３６】
ＯＮＯ膜Ｃ１の膜厚が４０〜８０ｎｍであり、ポリシリコン膜Ｐ２の膜厚が４０〜８０ｎｍである場合、隣り合うゲートパターンＧ１同士の間には、ＯＮＯ膜Ｃ１およびポリシリコン膜Ｐ２から成る積層膜を最大で１１０〜２１０ｎｍの幅で埋め込むことができるが、ここでは隣り合うゲートパターンＧ１同士の間の距離を１１０〜２１０ｎｍよりも小さく設定する。すなわち、例えば、ゲートパターンＧ１同士の間隔は、例えば８０〜１８０ｎｍとする。
【００３７】
また、ＴＥＧ領域１Ｃに形成する容量素子の微細化および当該容量素子の容量の増大などを実現する観点から、ゲートパターンＧ１のＸ方向の幅は、加工可能な最小寸法であることが望ましい。ゲートパターンＧ１のＸ方向の幅は、例えば、５０〜１５０ｎｍとする。また、ＴＥＧ領域１Ｃのポリシリコン膜Ｐ２の直下の活性領域のＸ方向の幅は、当該ポリシリコン膜Ｐ２のＸ方向の幅以下であり、例えば５０〜１００ｎｍである。
【００３８】
なお、ここでは、隣り合うゲートパターンＧ１同士の間の溝が、ＯＮＯ膜Ｃ１およびポリシリコン膜Ｐ２により完全に埋め込まれる場合について説明するが、当該溝は完全に埋め込まれなくてもよい。つまり、隣り合うゲートパターンＧ１同士の間において、埋め込まれたポリシリコン膜Ｐ２の上面に凹部が形成され、当該凹部の底面の高さが、当該凹部を挟むゲートパターンＧ１上の絶縁膜ＩＦ２の上面の高さより低い位置に形成されていてもよい。
【００３９】
次に、図７に示すように、メモリゲート電極ＭＧおよびゲートパターンＧ２を形成する（図１のステップＳＴ５）。すなわち、ドライエッチング法を用いてポリシリコン膜Ｐ２を一部除去し、酸化シリコン膜Ｘ２の上面を露出させる。つまり、異方性のドライエッチングにより、ポリシリコン膜Ｐ２をエッチバックすることで、制御ゲート電極ＣＧ１およびゲートパターンＧ１のそれぞれの側面とＯＮＯ膜Ｃ１を介して隣接する領域にのみポリシリコン膜Ｐ２を残す。
【００４０】
このとき、ＴＥＧ領域１ＣのゲートパターンＧ１の側面であって、他のゲートパターンＧ１と対向していない方の側面には、ＯＮＯ膜Ｃ１を介して、ポリシリコン膜Ｐ２がサイドウォールスペーサ状に残る。つまり、ＴＥＧ領域１Ｃにおいて、Ｘ方向に並ぶ複数のゲートパターンＧ１のうち、最端のゲートパターンＧ１の一方の側面には、サイドウォールスペーサ状のポリシリコン膜Ｐ２が自己整合的に形成される。当該エッチング工程により、ＴＥＧ領域１Ｃには、ポリシリコン膜Ｐ２から成るゲートパターン（ゲート電極、上部電極）Ｇ２が形成される。
【００４１】
同様に、メモリセル領域１Ｂにおいて、制御ゲート電極ＣＧ１の両側の側面には、ＯＮＯ膜Ｃ１を介してサイドウォールスペーサ状のポリシリコン膜Ｐ２が自己整合的に形成される。制御ゲート電極ＣＧ１の短手方向の一方の側面に隣り合うポリシリコン膜Ｐ２は、メモリゲート電極ＭＧを構成している。また、ロジック回路領域１Ａでは、ポリシリコン膜Ｐ１上のポリシリコン膜Ｐ２は、全て除去される。
【００４２】
なお、ＴＥＧ領域１Ｃの隣り合うゲートパターンＧ１同士の間の溝は、ＯＮＯ膜Ｃ１およびゲートパターンＧ２により埋め込まれたままであり、当該溝内のゲートパターンＧ２はサイドウォールスペーサ状になっていない。これにより、ＴＥＧ領域１Ｃに、縦方向において互いにＯＮＯ膜Ｃ１を介して絶縁され、ゲートパターン（上部電極）Ｇ２および半導体基板（下部電極）ＳＢから成る容量素子ＣＰを形成する。上部電極であるゲートパターンＧ２は、マスク（フォトマスク）を用いることなく、自己整合的に形成される。容量素子ＣＰは、平面視でストライプ状に形成された活性領域と、それらの活性領域の直上に形成されたゲートパターンＧ２との間で電荷を蓄積する検査用の素子（ＴＥＧ）である。隣接するゲートパターンＧ１、Ｇ２の相互間にはＯＮＯ膜Ｃ１が介在しており、ゲートパターンＧ１、Ｇ２は互いに絶縁されている。
【００４３】
ここで、ＴＥＧ領域１Ｃに形成されたストライプ状の活性領域のそれぞれの全体は、平面視でゲートパターンＧ２と重なっている。言い換えれば、平面視において、ＴＥＧ領域１Ｃで素子分離領域ＥＩから露出するストライプ状の半導体基板ＳＢの上面（活性領域）の短手方向（Ｘ方向）の幅は、ストライプ状のゲートパターンＧ２の短手方向（Ｘ方向）の幅以下である。また、平面視における活性領域の長手方向（Ｙ方向）の幅は、ストライプ状のゲートパターンＧ２の長手方向（Ｙ方向）の幅以下である。本実施の形態の主な特徴の１つは、平面視で、互いに重なる活性領域とゲートパターンＧ２とにより検査用の容量素子が形成されており、かつ、平面視でゲートパターンＧ１と素子分離領域ＥＩとが重なっていない点にある。なお、ＴＥＧ領域１Ｃの一部の活性領域は、ゲートパターンＧ１、Ｇ２のいずれにも覆われていない。
【００４４】
次に、図８に示すように、フォトリソグラフィ技術およびウェットエッチング法を用いて、メモリセル領域１Ｂにおいて、制御ゲート電極ＣＧ１の一方の側面と隣り合うポリシリコン膜Ｐ２を除去する。また、このとき、ＴＥＧ領域１Ｃにおいて、平面視で櫛歯状のレイアウトを有するゲートパターンＧ１のうち、Ｘ方向に延在するゲートパターンＧ１の長手方向（Ｘ方向）の端部近傍のゲートパターンＧ２を除去する（図１２参照）。
【００４５】
続いて、ウェットエッチング法を用いて、ＯＮＯ膜Ｃ１を一部除去することで、半導体基板ＳＢの上面と、制御ゲート電極ＣＧ１、ゲートパターンＧ１、絶縁膜ＩＦ２のそれぞれの上面および側面とを露出させる。これにより、メモリゲート電極ＭＧおよびゲートパターンＧ２のそれぞれの側面および底面に接するＯＮＯ膜Ｃ１を残して、その他の領域のＯＮＯ膜Ｃ１が除去される。
【００４６】
次に、図９に示すように、フォトリソグラフィ技術およびエッチング法を用いて、ロジック回路領域１Ａのポリシリコン膜Ｐ１および絶縁膜ＩＦ１を加工（パターニング）し、これにより、ロジック回路領域１Ａにポリシリコン膜Ｐ１から成るゲート電極ＧＥ１と、絶縁膜ＩＦ１から成るゲート絶縁膜ＧＦ２とを形成する。このエッチング工程は、メモリセル領域１ＢおよびＴＥＧ領域１Ｃをフォトレジストパターン（図示しない）により保護した状態で行う。
【００４７】
次に、図１０に示すように、イオン注入法を用いて、半導体基板ＳＢの上面にｎ型の不純物（例えばＡｓ（ヒ素））を比較的低濃度で打ち込む。これにより、ロジック回路領域１Ａおよびメモリセル領域１Ｂの半導体基板ＳＢの主面に、ｎ型半導体領域であるエクステンション領域ＥＸを形成する。ロジック回路領域１Ａでは、ゲート電極ＧＥ１の横の半導体基板ＳＢの上面にエクステンション領域ＥＸが形成される。メモリセル領域１Ｂでは、ＯＮＯ膜Ｃ１を介して隣接する制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧを含むパターンの横に露出する半導体基板ＳＢの上面にエクステンション領域ＥＸが形成される。
【００４８】
その後、半導体基板ＳＢの主面の全面上に、例えばＣＶＤ法を用いて絶縁膜を形成した後、ドライエッチング法を用いて当該絶縁膜を一部除去し、半導体基板ＳＢの上面を露出させることで、当該絶縁膜から成るサイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷは、ゲート電極ＧＥ１の両側の側面、制御ゲート電極ＣＧ１の一方の露出している側面、メモリゲート電極ＭＧの一方の露出している側面、および、容量素子ＣＰの側面のそれぞれに、自己整合的に形成される。サイドウォールスペーサＳＷは、例えば酸化シリコン膜、または、窒化シリコン膜および酸化シリコン膜の積層膜などから成る。
【００４９】
その後、イオン注入法を用いて、半導体基板ＳＢの上面にｎ型の不純物（例えばＡｓ（ヒ素））を、エクステンション領域ＥＸを形成するために行ったイオン注入よりも高い濃度で打ち込む。これにより、ロジック回路領域１Ａ、メモリセル領域１ＢおよびＴＥＧ領域１Ｃの半導体基板ＳＢの主面に、エクステンション領域ＥＸよりも不純物濃度が高い拡散領域ＤＦを形成する。拡散領域ＤＦは、エクステンション領域ＥＸよりも深さが深いｎ型半導体領域である。
【００５０】
なお、本実施の形態ではロジック回路領域１Ａおよびメモリセル領域１Ｂのそれぞれにおいて、一度のイオン注入工程によりエクステンション領域ＥＸを形成し、一度のイオン注入工程により拡散領域ＤＦを形成している。ただし、実際には、素子の種類または素子の導電型などの違いなどにより、領域によってイオン注入工程を別々に行い、エクステンション領域ＥＸまたは拡散領域ＤＦの形成を多様な条件で行うことが考えられる。
【００５１】
ロジック回路領域１Ａでは、ゲート電極ＧＥ１およびその側面のサイドウォールスペーサＳＷから露出する半導体基板ＳＢの上面に拡散領域ＤＦが形成される。メモリセル領域１Ｂでは、ＯＮＯ膜Ｃ１を介して接する制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧを含むパターン並びにその側面のサイドウォールスペーサＳＷから露出する半導体基板ＳＢの上面に拡散領域ＤＦが形成される。ＴＥＧ領域１Ｃでは、ゲートパターンＧ１、Ｇ２のそれぞれから露出している活性領域の上面に拡散領域ＤＦが形成される。
【００５２】
拡散領域ＤＦを形成することにより、ロジック回路領域１Ａおよびメモリセル領域１Ｂの半導体基板ＳＢのそれぞれの上面に、エクステンション領域ＥＸ、および、エクステンション領域ＥＸに隣接する拡散領域ＤＦから成る一対のソース・ドレイン領域が形成される。
【００５３】
以上の工程により、ロジック回路領域１Ａの半導体基板ＳＢ上には、ゲート電極ＧＥ１と、ゲート電極ＧＥ１を挟むように半導体基板ＳＢの上面に形成されたソース・ドレイン領域とを有するトランジスタ（ＭＯＳＦＥＴ、ＭＯＳ型電界効果トランジスタ）Ｑ１が形成される。また、メモリセル領域１Ｂの半導体基板ＳＢ上には、制御ゲート電極ＣＧ１と、制御ゲート電極ＣＧ１の側面にＯＮＯ膜Ｃ１を介して隣接するメモリゲート電極ＭＧと、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧを挟むように半導体基板ＳＢの上面に形成されたソース・ドレイン領域とを有するメモリセルＭＣ１が形成される。ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリであるメモリセルＭＣ１は、ＯＮＯ膜Ｃ１のうち、少なくとも電荷蓄積膜（電荷蓄積部）として機能する窒化シリコン膜Ｎ１を有している。
【００５４】
次に、図１１に示すように、周知のサリサイド技術を用いて、拡散領域ＤＦ、ゲート電極ＧＥ１、制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ、ゲートパターンＧ１およびＧ２のそれぞれの上面にシリサイド層Ｓ１を形成する。シリサイド層Ｓ１は、例えばコバルトシリサイド（ＣｏＳｉ）から成る導電膜である。シリサイド層Ｓ１は、半導体基板ＳＢ上にＣｏ（コバルト）などの金属膜を形成した後、熱処理により当該金属膜とシリコン膜とを反応させて形成する。
【００５５】
なお、図１１では、ゲート電極ＧＥ１、制御ゲート電極ＣＧ１およびゲートパターンＧ１のそれぞれの上面上のシリサイド層Ｓ１を図示していない。ゲート電極ＧＥ１、制御ゲート電極ＣＧ１およびゲートパターンＧ１のそれぞれの上面上のシリサイド層Ｓ１は、図示していない給電領域において形成されている。それらの給電領域では、図５を用いて説明した制御ゲート電極ＣＧ１およびゲートパターンＧ１の形成工程の後、シリサイド層Ｓ１の形成工程の前までに、絶縁膜ＩＦ２の一部が除去され、制御ゲート電極ＣＧ１およびゲートパターンＧ１のそれぞれの上面の一部が露出している。後の説明で用いる図１４には、ゲートパターンＧ１に対する給電領域において、絶縁膜ＩＦ２から露出するゲートパターンＧ１の上面にシリサイド層Ｓ１が形成された構造を示している。
【００５６】
次に、図１２〜図１４に示すように、層間絶縁膜ＩＬ１およびプラグＰＧを形成する。図１２には、ＴＥＧ領域１Ｃの容量素子ＣＰの平面レイアウトを示している。図１３のＴＥＧ領域１Ｃには、図１２のＡ−Ａ線における断面を示している。図１４には、図１２のＢ−Ｂ線における断面を示している。図１３のＴＥＧ領域１Ｃの断面は、交互に並ぶゲートパターンＧ１、Ｇ２と、ゲートパターンＧ２および半導体基板ＳＢのそれぞれへの給電領域とを含み、ゲートパターンＧ２の短手方向（Ｘ方向）に沿う断面である。図１４に示す断面は、ゲートパターンＧ１への給電領域と、ゲートパターンＧ２とを含み、ゲートパターンＧ２の延在方向（長手方向、Ｙ方向）に沿う断面である。
【００５７】
なお、図１３のＴＥＧ領域１Ｃでは、プラグＰＧが接続されたゲートパターンＧ２の隣りのゲートパターンＧ２の直下に活性領域を形成しているが、実際には、図１２に示すとおり、プラグＰＧが接続されたゲートパターンＧ２のＸ方向における隣りのゲートパターンＧ２の直下に活性領域は形成しない。ただし、図１３およびその他の断面図のＴＥＧ領域１Ｃに示すように、プラグＰＧが接続されたゲートパターンＧ２の隣りのゲートパターンＧ２の直下に活性領域を形成してもよい。
【００５８】
図１２には、素子分離領域ＥＩ、半導体基板ＳＢの活性領域、ゲートパターンＧ１、Ｇ２およびプラグＰＧのみを示しており、層間絶縁膜、サイドウォールスペーサ、ゲートパターンＧ１上のキャップ膜、ＯＮＯ膜およびシリサイド層などの図示は省略している。図１２では、ゲートパターンＧ２の下において素子分離領域ＥＩに囲まれた半導体基板ＳＢの輪郭、つまり活性領域の輪郭を、破線で示している。言い換えれば、図１２において破線で描かれた矩形の領域の内側では、平面視で半導体基板ＳＢの上面（活性領域）が素子分離領域ＥＩから露出している。
【００５９】
ここでは、半導体基板ＳＢの上面の全面上に、ＣＶＤ法などを用いて、例えば窒化シリコン膜から成る薄いエッチングストッパ膜（図示しない）と、例えば酸化シリコン膜から成る厚い層間絶縁膜ＩＬ１とを順次形成する。
【００６０】
続いて、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて層間絶縁膜ＩＬ１の上面を研磨して平坦化する。このとき、絶縁膜ＩＦ２、シリサイド層Ｓ１、ゲート電極ＧＥ１、制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ、ゲートパターンＧ１およびＧ２はいずれも露出せず、当該研磨の後も層間絶縁膜ＩＬ１に覆われたままである。
【００６１】
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ１およびエッチングストッパ膜（図示しない）を貫通するコンタクトホールを複数形成する。
【００６２】
ロジック回路領域１Ａでは、層間絶縁膜ＩＬ１およびエッチングストッパ膜を貫通するコンタクトホールを複数開口することで、拡散領域ＤＦ、ゲート電極ＧＥ１のそれぞれの上部のシリサイド層Ｓ１の上面を露出する。同様に、メモリセル領域１Ｂでは、拡散領域ＤＦ、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧのそれぞれの上部のシリサイド層Ｓ１の上面を露出する。同様に、ＴＥＧ領域１Ｃでは、ゲートパターンＧ１、Ｇ２および拡散領域ＤＦのそれぞれの上部のシリサイド層Ｓ１の上面を露出させる。なお、ゲート電極ＧＥ１、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧのそれぞれの直上に形成されたコンタクトホールは図示していない。これらのコンタクトホールは、図１２〜図１４に示していない領域に形成されている。
【００６３】
続いて、上記複数のコンタクトホールのそれぞれの内部に、例えばＴｉ（チタン）を含むバリア導体膜を介して、例えばＷ（タングステン）膜を埋め込み、層間絶縁膜ＩＬ１上の余計な導電膜を除去する。これにより、各コンタクトホール内に埋め込まれたバリア導体膜とタングステン膜とを含むプラグ（コンタクトプラグ、導電性接続部）ＰＧを形成する。複数のプラグＰＧのそれぞれは、拡散領域ＤＦ、制御ゲート電極ＣＧ１、メモリゲート電極ＭＧ、ゲートパターンＧ１、Ｇ２または半導体基板ＳＢに所定の電位を供給するために形成される導電体である。
【００６４】
具体的なプラグＰＧの形成工程では、まず、半導体基板ＳＢの上面の全面上にスパッタリング法などを用いて上記バリア導体膜（図示しない）を形成し、コンタクトホール内の表面をバリア導体膜により覆う。その後、スパッタリング法などを用いて半導体基板ＳＢ上にタングステン膜（主導体膜）を形成し、複数のコンタクトホールのそれぞれの内部をタングステン膜により完全に埋め込む。続いて、ＣＭＰ法などを用いて、層間絶縁膜ＩＬ１上の余分なバリア導体膜およびタングステン膜を除去することで、層間絶縁膜ＩＬ１の上面を露出させる。これにより、層間絶縁膜ＩＬ１およびタングステン膜との上面を平坦化させ、各コンタクトホール内に、バリア導体膜およびタングステン膜から成るプラグＰＧを形成する。
【００６５】
図１２に示すように、容量素子ＣＰは、Ｘ方向に交互に配置されたゲートパターンＧ１およびＧ２を有している。平面視において、ゲートパターンＧ１、Ｇ２は、互いに櫛歯状のパターン同士が噛み合うように配置されている。また、櫛歯状のゲートパターンＧ１とＸ方向において離間して、Ｙ方向に延在する１つのゲートパターンＧ１が形成されており、当該ゲートパターンＧ１の側面を囲み素子分離領域ＥＩの直上に形成されたゲートパターンＧ２は、活性領域の直上のゲートパターンＧ２に対する給電領域を構成している。平面視において、互いに隣り合うゲートパターンＧ１同士の間で、ゲートパターンＧ１から離間して配置された活性領域は、ゲートパターンＧ２と重なっている。つまり、ゲートパターンＧ１と活性領域とは、平面視で重なっていない。
【００６６】
図１２および図１３に示すように当該ゲートパターンＧ１の直上と、その隣りのゲートパターンＧ２の直上とに亘って、プラグＰＧが形成されている。当該プラグＰＧは、ゲートパターンＧ２に電位を供給するための導電性接続部であり、ゲートパターンＧ２に電気的に接続されている。また、ゲートパターンＧ１、Ｇ２から露出する活性領域に形成された拡散領域ＤＦには、半導体基板ＳＢに電位を供給するためのプラグＰＧがシリサイド層Ｓ１を介して電気的に接続されている。図１２に示すように、ゲートパターンＧ２に接続されたプラグＰＧおよび半導体基板ＳＢに電気的に接続されたプラグＰＧのそれぞれは、Ｙ方向に複数並んで形成されている。
【００６７】
図１２および図１４に示すように、櫛歯状のゲートパターンＧ１のうち、Ｘ方向に延在する部分の上面には、シリサイド層Ｓ１を介してプラグＰＧが複数接続されている。すなわち、ゲートパターンＧ１に対する給電領域では、ゲートパターンＧ１上の絶縁膜ＩＦ２が一部除去された領域において、ゲートパターンＧ１にプラグＰＧが電気的に接続されている。Ｙ方向に延在する１つのゲートパターンＧ２の直下には、Ｙ方向に延在する１つの活性領域の全体が形成されている。ただし、当該活性領域は、ゲートパターンＧ１の直下には形成されていない。
【００６８】
図１３のロジック回路領域１Ａに示すように、半導体基板ＳＢ上にはゲート絶縁膜ＧＦ２を介してゲート電極ＧＥ１が形成され、ゲート電極ＧＥ１の両側の側面は、サイドウォールスペーサＳＷにより覆われている。半導体基板ＳＢの上面（主面）には、ゲート電極ＧＥ１の直下の半導体基板ＳＢの上面を挟むように、ｎ型の半導体領域から成る一対のソース・ドレイン領域が形成されている。ソース・ドレイン領域のそれぞれは、拡散領域ＤＦと、平面視で拡散領域ＤＦよりもゲート電極ＧＥ１側に配置されたエクステンション領域ＥＸとを有している。ゲート電極ＧＥ１と当該ソース・ドレイン領域とは、トランジスタＱ１を構成している。
【００６９】
図１３のメモリセル領域１Ｂに示すように、半導体基板ＳＢ上には、ゲート絶縁膜ＧＦ１を介して形成された制御ゲート電極ＣＧ１と、制御ゲート電極ＣＧ１上の絶縁膜ＩＦ２と、制御ゲート電極ＣＧ１の側面にＯＮＯ膜Ｃ１を介して隣接するメモリゲート電極ＭＧとが形成されている。また、半導体基板ＳＢとメモリゲート電極ＭＧとの間にはＯＮＯ膜Ｃ１が形成されており、ＯＮＯ膜Ｃ１は、半導体基板ＳＢおよびメモリゲート電極ＭＧの間と、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧの間とに亘って連続的に形成されている。つまり、電荷蓄積膜部を含むＯＮＯ膜Ｃ１は、Ｌ時型の断面形状を有している。制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧを挟むように、半導体基板ＳＢの上面にはソース・ドレイン領域が形成されている。当該ソース・ドレイン領域は、ロジック回路領域１Ａと同様にエクステンション領域ＥＸと拡散領域ＤＦとを有している。
【００７０】
制御ゲート電極ＣＧ１および当該ソース・ドレイン領域は、制御トランジスタを構成しており、メモリゲート電極ＭＧおよび当該ソース・ドレイン領域は、メモリトランジスタを構成している。つまり、制御トランジスタおよびメモリトランジスタは、一対のソース・ドレイン領域を共有しており、１つのチャネル領域を共有している。制御トランジスタおよびメモリトランジスタは、不揮発性記憶素子（不揮発性メモリ）であるメモリセルＭＣ１を構成している。
【００７１】
図１３のＴＥＧ領域１Ｃに示すように、半導体基板ＳＢの主面には、ストライプ状に複数の溝が形成されており、それらの溝内には、素子分離領域ＥＩが埋め込まれている。つまり、Ｙ方向に延在する素子分離領域ＥＩが、Ｘ方向に複数並んで形成されている。素子分離領域ＥＩから露出する半導体基板ＳＢの上面である活性領域は、Ｙ方向に延在し、Ｘ方向に複数並んで配置されている。ストライプ状の素子分離領域ＥＩのそれぞれの直上には、絶縁膜ＩＦ１を介してゲートパターンＧ１が形成されている。Ｘ方向おいて隣り合うゲートパターンＧ１同士の間には、ゲートパターンＧ２が埋め込まれており、ゲートパターンＧ２とゲートパターンＧ１との間、および、ゲートパターンＧ２と半導体基板ＳＢとの間には、ＯＮＯ膜Ｃ１が連続的に形成されている。つまり、ＯＮＯ膜Ｃ１はＵ字型の断面形状を有している。言い換えれば、ゲートパターンＧ２の下面および側面は、ＯＮＯ膜Ｃ１により連続的に覆われている。
【００７２】
ゲートパターンＧ２と上記活性領域（半導体基板ＳＢ）とは、容量素子ＣＰを構成している。容量素子ＣＰは、ゲートパターンＧ２および活性領域の間に所定の電位差を生じさせた際に、上部電極であるゲートパターンＧ２と、下部電極である活性領域との間の電荷を測定することで、ゲートパターンＧ２の直下のＯＮＯ膜Ｃ１の膜厚を測定するために設けられた検査用の素子である。ゲートパターンＧ２の直下の活性領域の上面のＸ方向の幅は、ゲートパターンＧ２のＸ方向の幅より小さいため、当該活性領域の上面は、平面視で、ゲートパターンＧ１と重なっていない。
【００７３】
ここで、ゲートパターンＧ１は、制御ゲート電極ＣＧ１と同層の膜から成り、ゲートパターンＧ２は、メモリゲート電極ＭＧと同層の膜から成り、ＴＥＧ領域１ＣのＯＮＯ膜Ｃ１は、メモリセル領域１ＢのＯＮＯ膜Ｃ１と同層の膜から成る。ここで言う同層の膜とは、元々１つであった膜が、パターニング工程などにより複数に分離された場合において、それらの複数の膜の互いの関係性を表すものである。言い換えれば、同層の膜とは、同一の工程で成膜された膜同士を指す。ＴＥＧ領域１ＣのＯＮＯ膜Ｃ１とメモリセル領域１ＢのＯＮＯ膜Ｃ１とは同層の膜であるため、それらは互いに電荷蓄積膜を含んでいる。
【００７４】
次に、図１５に示すように、配線層を形成する（図１のステップＳＴ６）。すなわち、層間絶縁膜ＩＬ１上に、例えばＣＶＤ法を用いて、ＳｉＯ２またはＳｉＯＣなどから成る層間絶縁膜ＩＬ２を形成する。その後、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ２を貫通してプラグＰＧの上面を露出させる配線溝を複数形成する。続いて、各配線溝の側面および底面を覆うように、スパッタ法および電解めっき法などを用いて形成した金属膜により各配線溝を完全に埋め込んだ後、層間絶縁膜ＩＬ２上の余分な当該金属膜を除去して層間絶縁膜ＩＬ２の上面を露出させることで、各配線溝のそれぞれの内部に残された当該金属膜から成る配線Ｍ１を形成する。
【００７５】
具体的な配線Ｍ１の形成工程では、まず、上述したように層間絶縁膜ＩＬ２および層間絶縁膜ＩＬ２を貫通する複数の配線溝を形成した後、半導体基板ＳＢの上面の全面上にスパッタリング法などを用いて、例えばＴａ（タンタル）を含むバリア導体膜（図示しない）を形成し、各配線溝および層間絶縁膜ＩＬ２の表面をバリア導体膜により覆う。その後、スパッタリング法を用いて、半導体基板ＳＢ上にＣｕ（銅）から成る薄いシード膜を形成した後、電解めっき法を用いて、配線Ｍ１の主導体膜となるＣｕ（銅）膜を形成し、各配線溝内を完全に埋め込む。続いて、ＣＭＰ法などを用いて、層間絶縁膜ＩＬ２上の余分なバリア導体膜およびＣｕ（銅）膜を除去することで、各配線溝内に、バリア導体膜、シード膜および主導体膜から成る配線Ｍ１を形成する。
【００７６】
配線Ｍ１を形成する上記ＣＭＰ工程により、層間絶縁膜ＩＬ２の上面が露出し、層間絶縁膜ＩＬ２および配線Ｍ１のそれぞれの上面は平坦化される。その後の工程では、層間絶縁膜と、それらの層間絶縁膜に開口された配線溝内の配線およびビアホール内のビアとを含む配線層を層間絶縁膜ＩＬ２上に複数積層することで上層配線（図示しない）を形成し、本実施の形態の半導体装置が略完成する。ここでは、配線層の上部に、ボンディング用の電極パッド、および、プローブ検査用の電極パッドを形成する。
【００７７】
次に、図１５に示すＴＥＧ領域１Ｃの容量素子ＣＰを用いて電気的検査を行い、ＯＮＯ膜Ｃ１の膜厚の測定を行う（図１のステップＳＴ７）。ここでは、ＴＥＧ領域１ＣのゲートパターンＧ２および活性領域のそれぞれに所定の電位を印加することで、ゲートパターンＧ２と活性領域との間に電位差を生じさせる。これにより、上部電極であるゲートパターンＧ２と、下部電極である活性領域との間には、電荷が蓄積される。なお、当該測定を行う際、ゲートパターンＧ１に電圧を印加していてもよいが、ゲートパターンＧ１は電気的にフローティング状態となっていてもよい。
【００７８】
具体的には、ゲートパターンＧ２と活性領域との間の容量であって、反転容量を測定する場合は、ゲートパターンＧ２に正電圧を印加し、活性領域に０Ｖを印加し、制御ゲート電極ＣＧ１はフローティング状態とする。または、反転容量を測定する場合、ゲートパターンＧ１、Ｇ２に共に正電圧を印加し、活性領域に０Ｖを印加してもよい。ゲートパターンＧ２と活性領域との間の容量であって、蓄積容量を測定する場合は、ゲートパターンＧ２に負電圧を印加し、活性領域に０Ｖを印加し、制御ゲート電極ＣＧ１はフローティング状態とする。または、反転容量を測定する場合、ゲートパターンＧ１、Ｇ２に共に負電圧を印加し、活性領域に０Ｖを印加してもよい。
【００７９】
当該電荷を測定することで、ＯＮＯ膜Ｃ１の膜厚を測定（算出）することができる。なぜなら、容量素子（コンデンサ）は電極間の間隔が小さい程、静電容量が小さくなり、電極間の間隔に依存して容量特性が変化するためである。ここでいうＯＮＯ膜Ｃ１の膜厚とは、コンデンサを構成するゲートパターンＧ２と、ゲートパターンＧ２の直下の活性領域との間に介在するＯＮＯ膜Ｃ１の膜厚であり、ゲートパターンＧ１、Ｇ２の相互間に形成されたＯＮＯ膜Ｃ１ではない。
【００８０】
すなわち、当該電気的検査は、半導体ウェハＷＦ（図２参照）のメモリセル領域１Ｂに形成されたメモリゲート電極ＭＧの直下のＯＮＯ膜Ｃ１の膜厚が、ＴＥＧ領域１ＣのゲートパターンＧ２の直下のＯＮＯ膜Ｃ１の膜厚と同じであることを前提として行われるものである。ＴＥＧ領域１ＣのＯＮＯ膜Ｃ１の膜厚を測定することで、メモリセル領域１ＢのＯＮＯ膜Ｃ１の膜厚を評価することができる。スプリットゲート型のＭＯＮＯＳメモリであるメモリセルＭＣ１の書込み特性は、ＯＮＯ膜Ｃ１の膜厚に大きく依存する。例えば、メモリゲート電極ＭＧの直下のＯＮＯ膜Ｃ１が過度に厚い場合、書込み速度が遅くなり、メモリゲート電極ＭＧの直下のＯＮＯ膜Ｃ１が過度に薄い場合、リテンション特性（情報の保持特性）が低下する。これに対し、制御ゲート電極ＣＧ１とメモリゲート電極ＭＧとの間のＯＮＯ膜Ｃ１の膜厚は、メモリセルＭＣ１の特性に大きな影響を与えない。
【００８１】
このように、メモリゲート電極ＭＧの直下のＯＮＯ膜Ｃ１の膜厚はメモリの性能および信頼性に大きく影響を与えるため、半導体装置の製造工程では、半導体ウェハＷＦを１枚毎に検査し、ＯＮＯ膜Ｃ１の膜厚が管理値内であるかどうかを評価することが重要である。ここでいう管理値とは、設計段階で決定された、ＯＮＯ膜Ｃ１の膜厚のばらつきの許容範囲の値である。
【００８２】
よって、次に、図１のステップＳＴ７の電気的検査で測定されたＯＮＯ膜Ｃ１の膜厚が、管理値内であるかどうかを判定する（図１のステップＳＴ８）。実際には、図１５に示す容量素子ＣＰのゲートパターンＧ２および活性領域の間の容量の値が管理値内であるか否かを判定する。例えば、ＯＮＯ膜Ｃ１の膜厚の理想的な値（中心値）が１５ｎｍである場合、ステップＳＴ７の電気的検査で測定されたＯＮＯ膜Ｃ１の膜厚が管理幅内（例えば、１５ｎｍの±１０％以内の値）であれば、膜厚は管理値内であるとして検査は合格となる。しかし、ＯＮＯ膜Ｃ１の膜厚が１５ｎｍの±１０％以内の値に収まっていない場合には、その結果を図１のステップＳＴ４にフィードバックし、ＯＮＯ膜Ｃ１の成膜条件を調整する（図１のステップＳＴ１０）。つまり、ＯＮＯ膜Ｃ１を構成する酸化シリコン膜Ｘ１、Ｘ２または窒化シリコン膜Ｎ１のうち、１または複数の膜の成膜条件を調整する。また、検査で不合格となった半導体ウェハＷＦは、破棄する。
【００８３】
このように、図１のステップＳＴ８の容量管理値判定が不合格である場合には、その結果を参考に、新たに半導体ウェハを用意して半導体装置を製造する過程において、ＯＮＯ膜Ｃ１の成膜条件を補正することができる。よって、ＯＮＯ膜Ｃ１の膜厚のばらつきを抑えることができ、また、ＯＮＯ膜Ｃ１の膜厚の中央値を理想的な値（例えば１５ｎｍ）に近付けることなどの調整を行うことができる。このようにして、電気的検査の測定結果に応じてＯＮＯ膜Ｃ１の膜厚を管理・補正することで、図１５に示すメモリセルＭＣ１の特性を向上させることができるため、半導体装置の性能を向上させることができる。さらに、半導体装置の信頼性を向上させ、かつ、半導体装置の製造工程の歩留まりを向上させることができる。
【００８４】
なお、実際には、ＯＮＯ膜Ｃ１の成膜工程（図１のステップＳＴ４）にフィードバックするのは、上記容量の測定結果のみではない。例えば、酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２（図６参照）のそれぞれの成膜直後に光学的検査を行って測定した酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２のそれぞれの膜厚も考慮して、ＯＮＯ膜Ｃ１の成膜条件を補正する。
【００８５】
図１のステップＳＴ８の容量管理値判定が合格である場合には、半導体ウェハＷＦに対し、さらに検査を行う（図１のステップＳＴ９）。このウェハ検査では、半導体装置が正常に動作するかどうかについて検査を行う。
【００８６】
その後、上記ウェハ検査に合格した半導体ウェハＷＦに対して、ダイシング工程を行う。つまり、図３に示すスクライブ領域１Ｄを、スクライブ領域１Ｄの延在方向に沿ってダイシングブレードにより切削することで、半導体ウェハＷＦを個片化する。このようにダイシング工程を行うことで、半導体ウェハＷＦから、図１６に示す複数の半導体チップＣＨＰを得ることができる。
【００８７】
ダイシング工程では、スクライブ領域１Ｄの短手方向の中央部を切削する。すなわち、所望の領域を直線的に正確に切削することは困難であるため、チップ領域ＣＨＲ（図２および図３参照）に対し、ある程度離間した箇所を切削する。したがって、個片化された半導体チップＣＨＰの周縁部には、スクライブ領域１Ｄの一部が残る。このとき、半導体チップＣＨＰの周縁部に残ったスクライブ領域１Ｄには、ＴＥＧ領域１Ｃが残る場合があり、当該ＴＥＧ領域１Ｃには、図１２に示す容量素子ＣＰが残ることが考えられる。
【００８８】
＜メモリセルの動作＞
次に、メモリセル（不揮発性メモリ）の動作例について、図１７および図１８を参照して説明する。
【００８９】
図１７は、不揮発性メモリのメモリセルＭＣ１の等価回路図である。図１８は、「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図１８の表には、「書込」、「消去」、「読出」時のそれぞれにおいて、図１７に示すメモリセル（選択メモリセル）ＭＣ１のメモリゲート電極ＭＧ（図１５参照）に印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、制御ゲート電極ＣＧ１（図１５参照）に印加する電圧Ｖｃｇ、ドレイン領域に印加する電圧Ｖｄ、およびｐ型のウェルＰＷに印加する電圧Ｖｂが記載されている。なお、図１８の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜Ｃ１中の電荷蓄積部である窒化シリコン膜Ｎ１（図１５参照）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００９０】
書込み方式は、所謂ＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を用いることができる。例えば図１８の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのＯＮＯ膜Ｃ１を構成する窒化シリコン膜中に電子を注入することで書込みを行う。
【００９１】
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ１）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下のＯＮＯ膜Ｃ１中の電荷蓄積部である窒化シリコン膜にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、ＯＮＯ膜Ｃ１中の窒化シリコン膜中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【００９２】
消去方法は、所謂ＢＴＢＴ方式と呼ばれる、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（ＯＮＯ膜Ｃ１中の窒化シリコン膜Ｎ１）に注入することにより消去を行う。例えば図１８の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ現象によりホール（正孔）を発生させ電界加速することで、選択メモリセルのＯＮＯ膜Ｃ１を構成する窒化シリコン膜中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【００９３】
読出し時には、例えば図１８の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００９４】
＜本実施の形態の効果＞
本実施の形態の効果について、図１９、図３５および図３６を用いて説明する。図１９は、本実施の形態の半導体装置の一部を拡大して示す断面図である。図３５および図３６のそれぞれは、比較例である半導体装置を示す断面図である。
【００９５】
ＭＯＮＯＳメモリのメモリセルの電荷蓄積部であるＯＮＯ膜の膜厚を製造工程において検査・管理する方法として、ＴＥＧ領域に、ＯＮＯ膜により互いに絶縁された２つの電極を備えた容量素子を形成し、当該容量素子の電荷を測定することで、ＯＮＯ膜の膜厚を算出する方法がある。当該容量素子の構成としては、例えば、図３５に示すように、下部電極である半導体基板ＳＢ上に、ＯＮＯ膜Ｃ１を介して上部電極であるゲートパターンＧＡを形成することが考えられる。このＯＮＯ膜Ｃ１およびゲートパターンＧＡは、メモリセル領域に形成されるＯＮＯ膜およびメモリゲート電極の形成工程と同じ工程で形成されるものである。
【００９６】
しかし、図３５に示す比較例の容量素子（ＴＥＧ）では、ポリシリコン膜などの導電膜をパターニングしてゲートパターンＧＡを形成するために専用のフォトマスク（レチクル）を用意する必要がある。フォトリソグラフィ技術において用いる当該フォトマスクを用意すること、および、当該フォトマスクを用いて露光・現像を行うことは、半導体装置の製造コストを増大させる要因となる。上述した本実施の形態のように、制御ゲート電極の隣りに自己整合的にメモリゲート電極を形成する場合には、メモリゲート電極をパターニングするためにフォトマスクを用意する必要がないため、半導体装置の製造コストを低減することができる利点がある。
【００９７】
この利点を損なうことなくＯＮＯ膜の膜厚を検査するための容量素子として、図３６に示す容量素子が考えられる。図３６に示す比較例の容量素子は、ゲートパターンＧ１およびゲートパターンＧ２を有している点で、本実施の形態と同様である。ただし、比較例ではゲートパターンＧ１の直下に活性領域が形成されており、この点は本実施の形態と異なる。つまり、図３６では、半導体基板ＳＢの上面の活性領域上に、絶縁膜ＩＦ１を介してゲートパターンＧ１が形成されており、絶縁膜ＩＦ１およびゲートパターンＧ１から成る積層パターンは、横方向に複数並んで配置されている。互いに隣り合うゲートパターンＧ１同士の間には、ＯＮＯ膜Ｃ１を介してゲートパターンＧ２が埋め込まれている。ゲートパターンＧ１は、メモリセル領域の制御ゲート電極の形成工程と同じ工程で形成され、ＯＮＯ膜Ｃ１およびゲートパターンＧ２は、メモリセル領域のＯＮＯ膜およびメモリゲート電極の形成工程と同じ工程で形成される。
【００９８】
当該比較例では、ゲートパターンＧ２と活性領域との間の容量を測定することで、ＯＮＯ膜Ｃ１の膜を測定することができるようにも思われる。つまり、図３６に示す容量ＣＡのみを測定すれば、ゲートパターンＧ２の直下のＯＮＯ膜Ｃ１の膜厚を測定することできる。しかし、実際には、ゲートパターンＧ１が例えば電気的にフローティング状態であったとしても、ゲートパターンＧ１とゲートパターンＧ２との間には、容量ＣＢが発生し、半導体基板ＳＢの上面の活性領域と、当該活性領域の直上のゲートパターンＧ１との間には容量ＣＣが発生する。このため、活性領域とゲートパターンＧ２との間の容量を測定しようとすると、容量ＣＡに加えて、容量ＣＡに並列に接続され、互いに直列に接続された容量ＣＢおよびＣＣも測定される。つまり、当該比較例では、容量ＣＡのみを測定することができない。
【００９９】
上述したように、スプリットゲート型のＭＯＮＯＳメモリの特性に大きく影響を与えるのは、メモリゲート電極の直下のＯＮＯ膜の膜厚であり、制御ゲート電極とメモリゲート電極との間のＯＮＯ膜の膜厚はＭＯＮＯＳメモリの性能および信頼性に大きく影響しない。これに対し、図３６に示す比較例の容量素子では、容量ＣＡの他に、容量ＣＢ、ＣＣが必ず測定される。
【０１００】
また、例えばポリシリコン膜から成るゲートパターンの側面に形成されるＯＮＯ膜Ｃ１の膜厚と、例えば単結晶シリコンから成る半導体基板の上面上に形成されるＯＮＯ膜Ｃ１の膜厚とは、通常、同じ厚さにはならない。特に、ゲートパターンの側面に酸化法などで形成されるボトム酸化膜は、半導体基板ＳＢの上面に形成されるボトム酸化膜に比べて膜厚が大きくなる傾向があり、その膜厚にばらつきが生じやすい。また、ゲートパターンＧ１の高さがばらつく場合には、容量ＣＢの大きさにばらつきが生じる。
【０１０１】
以上より、メモリセル領域のメモリゲート電極と半導体基板との間のＯＮＯ膜の厚さを正確に測定することができず、メモリセルの性能および信頼性を評価することができないという問題がある。
【０１０２】
そこで、本実施の形態では、図１３に示すように、ゲートパターンＧ１の直下に素子分離領域ＥＩを形成し、これにより、電気的検査（図１のステップＳＴ７）の際に、ゲートパターンＧ１と半導体基板ＳＢとの間に容量ＣＣ（図３６参照）が生じることを防いでいる。
【０１０３】
すなわち、本実施の形態では、メモリセル領域１Ｂにスプリットゲート型のＭＯＮＯＳメモリのメモリセルＭＣ１を形成する。ここで、メモリゲート電極ＭＧは制御ゲート電極ＣＧ１の側面にＯＮＯ膜Ｃ１を介して自己整合的に形成されるため、メモリゲート電極ＭＧを加工するためのフォトマスクを省略することができ、半導体装置の製造コストを低減することができる。また、ここでは、隣り合うゲートパターンＧ１同士の間にゲートパターンＧ２を埋め込んで形成しているため、ゲートパターンＧ２を形成する際にフォトマスクを用いる必要がない。これにより、ＴＥＧ領域１ＣのゲートパターンＧ１、Ｇ２のそれぞれは、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧのそれぞれの製造工程において形成することができる。よって、ゲートパターンＧ２とメモリゲート電極ＭＧとを別々の工程で形成する場合に比べて、半導体装置の製造工程を低減し、半導体装置の製造コストを低減することができる。
【０１０４】
上記のように製造工程を簡略化するため、ＴＥＧ領域１Ｃには互いに隣り合うゲートパターンＧ１、Ｇ２が形成されているが、ゲートパターンＧ１はＴＥＧを用いた電気的検査では使用されない不要な電極である。これに対し、ＴＥＧ領域１Ｃの活性領域は、平面視においてゲートパターンＧ２のみと重なっており、ゲートパターンＧ１とは重なっていない。つまり、本実施の形態では、電気的検査に用いられないゲートパターンＧ１と半導体基板ＳＢとの間に容量が生じないように、ゲートパターンＧ１の直下に素子分離領域ＥＩを形成している。これにより、ＯＮＯ膜Ｃ１の膜厚を測定するために行う電気的検査では、ゲートパターンＧ２と半導体基板ＳＢとの間の容量ＣＡ（図１９参照）のみを測定することができる。
【０１０５】
また、図１９に示すように、ここでは、素子分離領域ＥＩにより規定された半導体基板ＳＢとの上面（活性領域）を、平面視でゲートパターンＧ２のみと重ねるため、活性領域の短手方向の幅を、ゲートパターンＧ２の短手方向の幅よりも小さくしている。
【０１０６】
したがって、電気的に測定の際に、ゲートパターンＧ２と半導体基板ＳＢとの間に、互いに直列に接続された２つの容量である余分な容量ＣＢ、ＣＣ（図３６参照）が測定されることを防ぐことができる。また、ゲートパターンＧ２と半導体基板ＳＢとの間の容量ＣＡを計測する際、ゲートパターンＧ１、Ｇ２の相互間の容量ＣＢは測定されないため、ゲートパターンＧ１の側面に形成されたＯＮＯ膜Ｃ１の膜厚、および、制御ゲート電極ＣＧ１の高さのそれぞれのばらつきに起因して容量の測定値がばらつくことを防ぐことができる。
【０１０７】
よって、本実施の形態では、ＭＯＮＯＳメモリの特性に関わる部分であるゲートパターンＧ２の直下のＯＮＯ膜Ｃ１の膜厚のみを測定することができるために、電気的検査による評価を正確に行うことができる。すなわち、半導体装置の信頼性を向上させることができる。
【０１０８】
＜変形例＞
本実施の形態のＴＥＧは、ＯＮＯ膜の膜厚を管理する場合のみならず、設計段階でＯＮＯ膜の膜厚を決定する際にも用いることができる。以下では、図２０を用いて、ＴＥＧである容量素子を用いて電気的検査を行い、その結果に基づいてＯＮＯ膜の膜厚の管理値を決定することについて説明する。図２０は、本実施の形態１の変形例である半導体装置の製造工程を説明するフローである。
【０１０９】
本変形例では、スプリットゲート型のＭＯＮＯＳメモリのＯＮＯ膜の膜厚を決定するために、半導体装置の設計段階においてＴＥＧを含む半導体装置を製造し、ＴＥＧ領域の容量素子を用いて、ＯＮＯ膜の膜厚の測定を行う。具体的には、ＯＮＯ膜の膜厚を比較的厚く形成した半導体ウェハと、ＯＮＯ膜の膜厚を比較的薄く形成した半導体ウェハとを用意し、それぞれの半導体ウェハに形成したメモリセルの特性評価を行い、その結果からＯＮＯ膜の膜厚の管理値（中心値と管理幅）を決定する。
【０１１０】
ここでは、まず、管理値の上限を決定するため、第１半導体ウェハ上に、膜厚が比較的厚いＯＮＯ膜を含むメモリセルを形成して特性評価を行う。つまり、図２および図３を用いて説明したように、第１半導体ウェハを準備する（図２０のステップＳＴ１）。続いて、図４を用いて説明したように、素子分離領域ＥＩを形成する（図２０のステップＳＴ２）。続いて、図５を用いて説明したように、制御ゲート電極ＣＧ１およびゲートパターンＧ１を形成する（図２０のステップＳＴ３）。続いて、図６および図７を用いて説明したように、ＯＮＯ膜、メモリゲート電極ＭＧおよびゲートパターンＧ２を形成する（図２０のステップＳＴ４、ＳＴ５）。続いて、図８〜図１５を用いて説明したように、メモリセル領域１ＢのメモリセルＭＣ１、ロジック回路領域１ＡのトランジスタＱ１および配線層を形成する（図２０のステップＳＴ６）。本変形例のここまでの工程は、図１〜図１５を用いて説明したものと同様であり、ＴＥＧ領域１Ｃに形成する容量素子ＣＰの構成も、図１２および図１５に示すものと同様である。
【０１１１】
次に、図１５に示すＴＥＧ領域１Ｃの容量素子ＣＰを用いて電気的検査を行い、ＯＮＯ膜Ｃ１の膜厚の測定を行う（図２０のステップＳＴ７）。すなわち、上部電極であるゲートパターンＧ２と下部電極である半導体基板ＳＢの活性領域との間に電位差を生じさせ、このときの上部電極と下部電極の間の静電容量を測定することで、ＯＮＯ膜Ｃ１の膜厚を測定することができる。ここでは、第１半導体ウェハ上のＯＮＯ膜Ｃ１の膜厚は、例えば１６．２ｎｍであったとする。
【０１１２】
次に、ウェハテストにより、特性評価試験を行う（図２０のステップＳＴ１１）。当該特性評価試験では、メモリセルの特性（書込み速度、寿命または保持特性など）を行う。評価結果に問題がなければ、ＯＮＯ膜Ｃ１の当該膜厚は管理値の上限となり得るが、評価結果の特性に問題があれば、再度別の半導体ウェハを用いて、図２０のステップＳＴ１〜ステップＳＴ１１を繰り返す。このとき、ＯＮＯ膜Ｃ１の成膜条件を補正し、ＯＮＯ膜Ｃ１の膜厚が１６．２ｎｍよりも薄くなるように調整を行う（図２０のステップＳＴ１２）。つまり、評価結果をＯＮＯ膜Ｃ１の形成工程（図２０のステップＳＴ４）にフィードバックする。このようにして図２０のステップＳＴ１〜ステップＳＴ１１を繰り返すことで、特性評価試験の合否が分かれる境界のＯＮＯ膜Ｃ１の膜厚を判定する。この膜厚が、ＯＮＯ膜Ｃ１の膜厚の管理値の上限となる。
【０１１３】
次に、管理値の下限を決定するため、第１半導体ウェハ上に、膜厚が比較的薄いＯＮＯ膜を含むメモリセルを形成して特性評価を行う。つまり、第２半導体ウェハを準備する（図２０のステップＳＴ１）。その後、図２０のステップＳＴ２〜ＳＴ６を行うことで、半導体装置を形成する。
【０１１４】
次に、図１５に示すＴＥＧ領域１Ｃの容量素子ＣＰを用いて電気的検査を行い、ＯＮＯ膜Ｃ１の膜厚の測定を行う（図２０のステップＳＴ７）。ここでは、第１半導体ウェハ上のＯＮＯ膜Ｃ１の膜厚は、例えば１３．８ｎｍであったとする。
【０１１５】
次に、ウェハテストにより、特性評価試験を行う（図２０のステップＳＴ１１）。評価結果に問題がなければ、ＯＮＯ膜Ｃ１の当該膜厚は管理値の下限となり得るが、評価結果の特性に問題があれば、再度別の半導体ウェハを用いて、図２０のステップＳＴ１〜ステップＳＴ１１を繰り返す。このとき、ＯＮＯ膜Ｃ１の成膜条件を補正し、ＯＮＯ膜Ｃ１の膜厚が１３．８ｎｍよりも厚くなるように調整を行う（図２０のステップＳＴ１２）。つまり、評価結果をＯＮＯ膜Ｃ１の形成工程（図２０のステップＳＴ４）にフィードバックする。このようにして図２０のステップＳＴ１〜ステップＳＴ１１を繰り返すことで、特性評価試験の合否が分かれる境界のＯＮＯ膜Ｃ１の膜厚を判定する。この膜厚が、ＯＮＯ膜Ｃ１の膜厚の管理値の下限となる。
【０１１６】
上記のように、ＯＮＯ膜の膜厚を比較的厚く形成した半導体ウェハと、ＯＮＯ膜の膜厚を比較的薄く形成した半導体ウェハとのそれぞれに対し特性評価を行い、その結果からＯＮＯ膜の膜厚の管理値の上限と下限と中心値を決定する。なお、中心値は、上限の膜厚と下限の膜厚の中間の大きさである必要はない。また、実際には電気的検査（図２０のステップＳＴ７）の結果の容量値から算出した膜厚のみから直接成膜条件を決定するのではなく、ＯＮＯ膜を構成する酸化シリコン膜および窒化シリコン膜のそれぞれに対し成膜直後に行う光学的検査により測定した膜厚も考慮して、ＯＮＯ膜の成膜条件を調整する。
【０１１７】
上記のようにして設計段階でＯＮＯ膜の管理値を決定した後に、図１を用いて説明したステップＳＴ１〜ＳＴ９を行うことで、本変形例の半導体装置が完成する。ただし、本変形例の特徴は、図１５に示すＴＥＧ領域１Ｃの容量素子ＣＰを用いて、ＯＮＯ膜の管理値および中央値を決定することにある。したがって、本変形例で図１のステップＳＴ１〜ＳＴ９を行って半導体装置を製造する際、容量管理値判定（図１のステップＳＴ８）では、図２〜図１５を用いて説明した工程でＴＥＧ領域１Ｃに形成した容量素子ＣＰを使用しても使用しなくても、どちらでもよい。
【０１１８】
以下に、本変形例の効果について説明する。
【０１１９】
本変形例では、設計段階でＯＮＯ膜の管理値および中央値を決定するために行う特性評価試験で用いるメモリセルのＯＮＯ膜の膜厚を、図１２および図１５に示す容量素子ＣＰを用いて測定する。ここでは、図１５に示すゲートパターンＧ１の直下に素子分離領域ＥＩを形成している。これにより、当該膜厚を電気的に測定する際に、ゲートパターンＧ２と半導体基板ＳＢとの間に、互いに直列に接続された２つの容量である余分な容量ＣＢ、ＣＣ（図３６参照）が測定されることを防ぐことができる。よって、電気的検査による測定を正確に行うことができる。このため、ＯＮＯ膜の膜厚として、半導体装置の信頼性を保つことができる管理値を正確に判別することができる。すなわち、半導体装置の信頼性を向上させることができる。
【０１２０】
（実施の形態２）
本実施の形態では、本願発明を、所謂ゲートラストプロセスにより形成する半導体装置およびその製造方法に適用することについて、図２１〜図２７を用いて説明する。ゲートラストプロセスは、ダミーゲート電極およびソース・ドレイン領域を形成した後、ダミーゲート電極を金属膜（メタルゲート電極）に置換する製造方法である。図２２〜図２７は、本実施の形態の半導体装置の製造工程中の断面図である。ここでは、図２１に示すフローに沿って半導体装置の製造を行う。
【０１２１】
本実施の形態の半導体装置の製造工程では、まず、図２および図３を用いて説明した工程と同様に半導体ウェハ（半導体基板）ＷＦを用意する（図２１のステップＳＴ２１）。次に、図４を用いて説明した工程と同様に、半導体基板ＳＢの主面に素子分離領域ＥＩを形成する（図２１のステップＳＴ２２）。
【０１２２】
次に、図５を用いて説明した工程と同様の工程を行う。これにより、ロジック回路領域１Ａでは、半導体基板ＳＢ上に絶縁膜ＩＦ１、ポリシリコン膜Ｐ１および絶縁膜ＩＦ２を順に積層する。また、メモリセル領域１Ｂでは、半導体基板ＳＢ上に順に積層された絶縁膜ＩＦ１、ポリシリコン膜Ｐ１から成るダミーゲート電極（ダミーゲートパターン）ＤＧ２および絶縁膜ＩＦ２から成る積層パターンを形成する。当該積層パターンの材料および形状は、例えば図５のメモリセル領域１Ｂに示すゲート絶縁膜ＧＦ１、制御ゲート電極ＣＧ１および絶縁膜ＩＦ２から成る積層パターンの材料および形状と同様である。また、ＴＥＧ領域１Ｃでは、半導体基板ＳＢ上に順に積層された絶縁膜ＩＦ１、ポリシリコン膜Ｐ１から成るダミーゲート電極（ダミーゲートパターン）ＤＧ１および絶縁膜ＩＦ２から成る積層パターンを複数並べて形成する。これらの積層パターンの材料および形状は、例えば図５のＴＥＧ領域１Ｃに示す絶縁膜ＩＦ１、ゲートパターンＧ１および絶縁膜ＩＦ２から成る積層パターンの材料および形状と同様である。
【０１２３】
このようにして、ダミーゲート電極ＤＧ１、ＤＧ２を形成する（図２１のステップＳＴ２３）。ここでは、前記実施の形態１と異なりゲート絶縁膜ＧＦ１、制御ゲート電極ＣＧ１およびゲートパターンＧ１（図５参照）という呼び方をしていないが、ここまでに行う製造工程は、前記実施の形態と同じである。つまり、ダミーゲート電極ＤＧ１は、ＴＥＧ領域１Ｃの素子分離領域ＥＩの直上に形成され、Ｘ方向に隣り合うダミーゲート電極ＤＧ１同士の間では、半導体基板ＳＢの上面が素子分離領域ＥＩから露出している。
【０１２４】
次に、図６を用いて説明した工程と同様の工程を行う。つまり、ＯＮＯ膜Ｃ１を形成し（図２１のステップＳＴ２４）、さらに、ＯＮＯ膜Ｃ１上にポリシリコン膜Ｐ２を形成する。
【０１２５】
次に、図２２に示すように、図７を用いて説明した工程と同様の工程を行う。つまり、エッチバックを行うことで、絶縁膜ＩＦ２の上面と、半導体基板ＳＢの上面の一部とを、ポリシリコン膜Ｐ２から露出させる。これにより、メモリセル領域１Ｂのダミーゲート電極ＤＧ２の一方の側面に、ポリシリコン膜Ｐ２から成るメモリゲート電極ＭＧを形成する（図２１のステップＳＴ２５）。また、これにより、ＴＥＧ領域１Ｃには、ポリシリコン膜Ｐ２から成る複数のゲートパターンＧ２を形成する。ゲートパターンＧ２は、Ｘ方向に隣り合うダミーゲート電極ＤＧ１同士の間に埋め込まれ、活性領域の直上に形成される。
【０１２６】
ただし、ここでは前記実施の形態１と異なり、メモリゲート電極ＭＧおよびゲートパターンＧ２のそれぞれの上面をより低く後退させる。具体的には、メモリゲート電極ＭＧおよびゲートパターンＧ２のそれぞれの上面が、ダミーゲート電極ＤＧ１、ＤＧ２のそれぞれの上面よりも低くなるまでエッチバックを行う。これは、後の工程で制御ゲート電極およびロジック回路領域１Ａのゲート電極をメタルゲート電極に置換する際、メモリゲート電極ＭＧおよびゲートパターンＧ２がメタルゲート電極に置換されることを防ぐためである。
【０１２７】
次に、図２３に示すように、図８〜図１１を用いて説明した工程と同様の工程を行う。つまり、ダミーゲート電極ＤＧ２の一方の側面に隣接するポリシリコン膜Ｐ２を除去し、その後、メモリゲート電極ＭＧおよびゲートパターンＧ２から露出しているＯＮＯ膜Ｃ１を除去する。続いて、ロジック回路領域１Ａにおいて、絶縁膜ＩＦ２、ポリシリコン膜Ｐ１および絶縁膜ＩＦ１をパターニングすることで、ポリシリコン膜Ｐ１から成るダミーゲート電極ＤＧ３を形成する。ダミーゲート電極ＤＧ３の材料および形状は、図９に示すゲート電極ＧＥ１と同様である。
【０１２８】
続いて、エクステンション領域ＥＸ、サイドウォールスペーサＳＷおよび拡散領域ＤＦを形成する。ここでは、ダミーゲート電極ＤＧ２および絶縁膜ＩＦ２を含む積層パターンの側面に隣接し、メモリゲート電極ＭＧの上に位置する領域にもサイドウォールスペーサＳＷが形成される。同様に、ダミーゲート電極ＤＧ１および絶縁膜ＩＦ２を含む積層パターンの側面に隣接し、ゲートパターンＧ２上に位置する領域にもサイドウォールスペーサＳＷが形成される。続いて、サリサイド技術を用いてシリサイド層Ｓ１を形成する。
【０１２９】
次に、図２４に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、層間絶縁膜ＩＬ１を形成した後、例えばＣＭＰ法により研磨を行うことで、層間絶縁膜ＩＬ１の上面を平坦化させる。これにより、絶縁膜ＩＦ２を除去し、ダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上面を露出させる。ただし、この研磨工程では、メモリゲート電極ＭＧ、ゲートパターンＧ２およびシリサイド層Ｓ１は、層間絶縁膜ＩＬ１から露出させない。
【０１３０】
次に、図２５に示すように、例えばウェットエッチングを行うことで、ダミーゲート電極ＤＧ１〜ＤＧ３を除去する。これにより、ダミーゲート電極ＤＧ１〜ＤＧ３を除去した領域のそれぞれには、溝が形成される。ＴＥＧ領域１Ｃでは、素子分離領域ＥＩの直上に当該溝が形成され、活性領域の直上のゲートパターンＧ２は除去されない。なお、ダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの下の絶縁膜ＩＦ１を除去してもよい。
【０１３１】
次に、図２６に示すように、上記溝内を含む、半導体基板ＳＢ上に、絶縁膜ＨＫ、金属膜ＭＥ１およびＭＥ２を順に積層する。これにより、上記溝内を完全に埋め込む。絶縁膜ＨＫは、酸化シリコンおよび窒化シリコンよりも誘電率（比誘電率）が高い、所謂ｈｉｇｈ−ｋ膜である。絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法などにより形成することができる。絶縁膜ＨＫの膜厚は例えば１．５ｎｍである。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
【０１３２】
金属膜ＭＥ１、ＭＥ２としては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などの金属膜を用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導体膜を言い、単体の金属膜（純金属膜）または合金膜だけでなく、金属伝導を示す金属化合物膜も含むものとする。当該金属膜は、例えばスパッタリング法などを用いて形成することができる。
【０１３３】
ここでは、例えば金属膜ＭＥ１を、窒化チタン（ＴｉＮ）膜により形成し、当該窒化チタン膜上の金属膜ＭＥ２を、アルミニウム（Ａｌ）膜により形成する。この際、窒化チタン膜よりもアルミニウム膜を厚くすることが好ましい。アルミニウム膜は、低抵抗であるため、後で形成するゲート電極の低抵抗化を図ることができる。
【０１３４】
続いて、上記溝の外部の不要な金属膜ＭＥ１、ＭＥ２および絶縁膜ＨＫをＣＭＰ法などによって研磨して除去することにより、溝内に絶縁膜ＨＫおよび金属膜ＭＥ１、ＭＥ２を残す。金属膜ＭＥ１は、金属膜ＭＥ２の側面および下面を覆うように形成され、Ｕ字型の断面構造を有している。また、絶縁膜ＨＫは絶縁膜ＩＦ１上において、金属膜ＭＥ１の側面および下面を覆うように形成され、Ｕ字型の断面構造を有している。
【０１３５】
すなわち、ロジック回路領域１Ａでは、ダミーゲート電極ＤＧ３が除去された部分である溝内に、金属膜ＭＥ１、ＭＥ２から成るゲート電極ＧＥ２が形成される。ロジック回路領域１Ａのゲート電極ＧＥ２とソース・ドレイン領域とは、トランジスタＱ２を構成している。ゲート電極ＧＥ２の下の絶縁膜ＩＦ１、ＨＫは、トランジスタＱ２のゲート絶縁膜を構成している。
【０１３６】
また、メモリセル領域１Ｂでは、ダミーゲート電極ＤＧ２が除去された部分である溝内に、金属膜ＭＥ１、ＭＥ２から成る制御ゲート電極ＣＧ２が形成される。メモリセル領域１Ｂの制御ゲート電極ＣＧ２とソース・ドレイン領域とは、制御トランジスタを構成している。メモリセル領域１Ｂのメモリゲート電極ＭＧとソース・ドレイン領域とは、メモリトランジスタを構成している。当該制御トランジスタと当該メモリトランジスタとは、メモリセルＭＣ２を構成している。制御ゲート電極ＣＧ２の下の絶縁膜ＩＦ１、ＨＫは、制御トランジスタのゲート絶縁膜を構成している。
【０１３７】
また、ＴＥＧ領域１Ｃでは、ダミーゲート電極ＤＧ１が除去された部分である溝内に、金属膜ＭＥ１、ＭＥ２から成るゲートパターンＧ３が形成される。つまり、ＴＥＧ領域１Ｃでは、Ｙ方向に延在するゲートパターンＧ３がＸ方向に並んで複数形成され、Ｘ方向に隣り合うゲートパターンＧ３同士の間には、ゲートパターンＧ２が埋め込まれている。素子分離領域ＥＩから露出する半導体基板ＳＢの上面である活性領域と、当該活性領域の直上にＯＮＯ膜Ｃ１を介して形成されたゲートパターンＧ２とは、容量素子ＣＰを構成している。ゲートパターンＧ３の平面レイアウトは、図１２に示す制御ゲート電極ＣＧ１の平面レイアウトと同様である。
【０１３８】
このように、図２４〜図２６を用いて説明した工程により、ダミーゲート電極ＤＧ１〜ＤＧ３をメタルゲート電極に置換する（図２１のステップＳＴ２６）。
【０１３９】
次に、図２７に示すように、層間絶縁膜ＩＬ１、ゲート電極ＧＥ２、制御ゲート電極ＣＧ２およびゲートパターンＧ３のそれぞれの上に、例えばＣＶＤ法を用いて、例えば酸化シリコン膜から成る層間絶縁膜ＩＬ３を形成する。
【０１４０】
続いて、図１２〜図１５を用いて説明した工程と同様の工程を行うことで、配線層を形成する（図２１のステップＳＴ２７）。すなわち、層間絶縁膜ＩＬ３および層間絶縁膜ＩＬ１を貫通するプラグＰＧを複数形成する。ここでは、メモリゲート電極ＭＧおよびゲートパターンＧ２のそれぞれに接続されるプラグＰＧを図示していない。なお、図示していない領域では、層間絶縁膜ＩＬ３を貫通し、ゲート電極ＧＥ２、制御ゲート電極ＣＧ２またはゲートパターンＧ３に接続されるプラグも形成する。続いて、層間絶縁膜ＩＬ３上に、層間絶縁膜ＩＬ２および配線Ｍ１を含む配線層を形成する。これにより、本実施の形態の半導体装置が略完成する。
【０１４１】
次に、図２７に示すＴＥＧ領域１Ｃの容量素子ＣＰを用いて電気的検査を行い、ＯＮＯ膜Ｃ１の膜厚の測定を行う（図２１のステップＳＴ２８）。ここでは、図１のステップＳＴ７と同様の測定を行う。
【０１４２】
次に、図２１のステップＳＴ２８の電気的検査で測定されたＯＮＯ膜Ｃ１の膜厚が、管理値内であるかどうかを判定する（図２１のステップＳＴ２９）。ＯＮＯ膜Ｃ１の膜厚が管理値内に収まっていない場合には、その結果を図２１のステップＳＴ２４にフィードバックし、ＯＮＯ膜Ｃ１の成膜条件を調整する（図１のステップＳＴ３１）。また、検査で不合格となった半導体ウェハＷＦ（図２参照）は、破棄する。このようにして、ＯＮＯ膜Ｃ１の膜厚を管理・補正することで、図２７に示すメモリセルＭＣ２の特性を向上させることができるため、半導体装置の性能を向上させることができる。さらに、半導体装置の信頼性を向上させ、かつ、半導体装置の製造工程の歩留まりを向上させることができる。
【０１４３】
図２１のステップＳＴ２９の容量管理値判定が合格である場合には、半導体ウェハＷＦに対し、さらに検査を行う（図２１のステップＳＴ３０）。このウェハ検査では、半導体装置が正常に動作するかどうかについて検査を行う。
【０１４４】
その後、上記ウェハ検査に合格した半導体ウェハＷＦに対して、ダイシング工程を行う。これにより、半導体ウェハＷＦから、複数の半導体チップＣＨＰ（図１６参照）を得ることができる。半導体チップＣＨＰの周縁部に残ったスクライブ領域１Ｄには、ＴＥＧ領域１Ｃが残る場合があり、当該ＴＥＧ領域１Ｃには、図２７に示す容量素子ＣＰが残ることが考えられる。
【０１４５】
本実施の形態では、前記実施の形態１と同様の効果を得ることができる。すなわち、ここでは、メモリゲート電極ＭＧを自己整合的に形成しているため、フォトマスクの数を低減することができ、これにより半導体装置の製造コストを低減することができる利点がある。さらに、ゲートパターンＧ２はメモリゲート電極ＭＧの形成工程においてフォトマスクを用いず形成されているため、当該利点を損なうことなく、容量素子ＣＰを形成することができる。
【０１４６】
また、ここでは、図２７に示す活性領域上にゲートパターンＧ２を形成しているのに対し、ゲートパターンＧ２の隣りのゲートパターンＧ３の直下に素子分離領域ＥＩを形成している。これにより、ＯＮＯ膜Ｃ１の膜厚を電気的に測定することを目的としてゲートパターンＧ２と半導体基板ＳＢとの間の容量を測定する際（図２１のステップＳＴ２８）、ゲートパターンＧ３を介して余分な容量ＣＢ、ＣＣ（図３６参照）が測定されることを防ぐことができる。よって、電気的検査において、ゲートパターンＧ２と半導体基板ＳＢとの間の容量の測定を正確に行うことができる。したがって、本実施の形態では、ＭＯＮＯＳメモリの特性に関わる部分であるゲートパターンＧ２の直下のＯＮＯ膜Ｃ１の膜厚のみを測定することができるため、電気的検査による評価を正確に行うことができる。すなわち、半導体装置の信頼性を向上させることができる。
【０１４７】
また、本実施の形態では、前記実施の形態１と異なり、トランジスタＱ２のゲート電極ＧＥ２および制御ゲート電極ＣＧ２をメタルゲート電極として形成することで、各ゲート電極を低抵抗化することができる。よって、半導体装置を省電力化することができる。
【０１４８】
また、本実施の形態のように、ゲートラストプロセスによりダミーゲート電極をメタルゲート電極に置換する場合、図２４を用いて説明したように、ダミーゲート電極より上の絶縁膜などを除去する工程、および、図２６を用いて説明したように、層間絶縁膜上の余分な金属膜などを除去する工程が必要となる。このため、各ゲート電極と同じ高さに位置するゲートパターンと、当該ゲートパターンの上にＯＮＯ膜を介して位置する上部電極とを備えた容量素子をＴＥＧ領域に形成しようとしても、それらの除去工程により当該ＯＮＯ膜と当該上部電極を半導体基板上に残すことができない。つまり、ゲートラストプロセスを行う場合、ＴＥＧ領域に、ゲートパターンを重ねた容量素子を形成することは困難である。
【０１４９】
これに対し、本実施の形態では、図２７に示すゲートパターンＧ３と隣り合う位置にゲートパターンＧ２を形成し、ゲートパターンＧ２と活性領域とにより容量素子ＣＰを構成している。このため、ゲートラストプロセスを用いて半導体装置を製造する場合であっても、ＴＥＧ領域１Ｃに膜厚測定用の容量素子ＣＰを形成することができる。
【０１５０】
（実施の形態３）
本実施の形態では、本願発明を、半導体基板の上部の突出部であるフィン構造を備えた半導体装置およびその製造方法に適用することについて、図２８〜図３４を用いて説明する。ただし、フィンを形成するのはロジック回路領域およびメモリセル領域であり、ＯＮＯ膜の膜厚の計測に用いる容量素子が形成されるＴＥＧ領域には、フィンを形成しない。このため、ＴＥＧ領域の構造は前記実施の形態１と同じである。
【０１５１】
図２８〜図３４は、本実施の形態の半導体装置の製造工程中の断面図である。図２８〜図３４では、ロジック回路領域１Ａおよびメモリセル領域１Ｂのそれぞれについて、形成するトランジスタのゲート長方向に沿う断面と、ゲート幅方向に沿う断面とを並べて示す。つまり、ロジック回路領域１Ａに並べて示す２つの断面のそれぞれは、平面視で互いに直交する面における断面であり、メモリセル領域１Ｂに並べて示す２つの断面のそれぞれは、平面視で互いに直交する面における断面である。ロジック回路領域１Ａのゲート幅方向に沿う断面には、後にゲート電極が形成される領域を含む断面を示し、メモリセル領域１Ｂのゲート幅方向に沿う断面には、後に制御ゲート電極が形成される領域を含む断面を示す。
【０１５２】
また、図２８〜図３４のＴＥＧ領域１Ｃの断面では、前記実施の形態１および２の説明で用いた断面図とは異なり一部の図示を省略しているが、ＴＥＧ領域１Ｃに形成される素子の構成は、前記実施の形態１および２と同様である。ただし、図３４ではシリサイド層の図示を省略する。
【０１５３】
以下では、図１に示すフローに沿って半導体装置の製造工程を説明する。
【０１５４】
本実施の形態の半導体装置の製造工程では、まず、図２および図３を用いて説明した工程と同様に半導体ウェハ（半導体基板）ＷＦを用意する（図１のステップＳＴ１）。
【０１５５】
次に、図２８に示すように、半導体基板ＳＢの主面にフィンを形成する。すなわち、半導体基板ＳＢ上に、例えばＣＶＤ法などを用いて、絶縁膜ＩＦ３およびＩＦ４を順に形成する。絶縁膜ＩＦ３は、例えば酸化シリコン膜から成り、絶縁膜ＩＦ４は、例えば窒化シリコン膜から成る。続いて、フォトリソグラフィ技術およびエッチング法を用いて、絶縁膜ＩＦ３およびＩＦ４から成る積層膜をパターニングする。このパターニング工程では、例えば、絶縁膜ＩＦ４上に形成したシリコン膜（図示しない）の側面にサイドウォールスペーサ状に形成されたハードマスク（図示しない）を用いて、当該積層膜を加工することができる。
【０１５６】
ここでは、ロジック回路領域１Ａおよびメモリセル領域１Ｂのそれぞれの当該積層膜を、Ｘ方向に延在するパターンとして残す。また、ＴＥＧ領域１Ｃでは、当該積層膜を、Ｙ方向に延在し、Ｘ方向に複数並ぶパターンとして残す。当該積層膜は、フィンまたは素子分離領域を形成するために用いられるハードマスクである。
【０１５７】
続いて、当該積層膜をハードマスクとして用いてドライエッチングを行うことで、半導体基板ＳＢの上面を後退させる。これにより、半導体基板ＳＢの上面に複数の溝を形成する。ここで、ロジック回路領域１Ａには、２つの溝に挟まれたフィンＦＡが形成され、メモリセル領域１Ｂには、２つの溝に挟まれたフィンＦＢが形成される。フィンＦＡ、ＦＢのそれぞれは、半導体基板ＳＢの一部であり、上記積層膜の下に形成され、半導体基板ＳＢの上面から上方に延在する突出部である。フィンＦＡ、ＦＢのそれぞれは、Ｘ方向に延在しており、図示していない領域において、Ｙ方向に複数並んで配置されている。つまり、フィンＦＡ、ＦＢのそれぞれのＸ方向の長さは、Ｙ方向の長さよりも大きい。ＴＥＧ領域１Ｃでは、Ｙ方向に延在し、Ｘ方向に並ぶ複数の溝が形成される。
【０１５８】
次に、図２９に示すように、上記複数の溝のそれぞれの内側に、例えば酸化シリコン膜から成る絶縁膜を埋め込む。これにより、当該絶縁膜から成る素子分離領域ＥＩを形成する。素子分離領域ＥＩは、例えば、上記複数の溝のそれぞれの内側を含む半導体基板ＳＢ上に、例えばＣＶＤ法を用いて酸化シリコン膜を堆積した後、フィンＦＡ、ＦＢの上面より上の余分な当該酸化シリコン膜をＣＭＰ法などにより除去することで形成することができる。このとき、絶縁膜ＩＦ３、ＩＦ４から成る積層膜も除去され、フィンＦＡ、ＦＢのそれぞれの上面を含む半導体基板ＳＢの上面が露出する。ＴＥＧ領域１Ｃでは、Ｙ方向に延在し、Ｘ方向に並ぶ複数の素子分離領域ＥＩが形成される。
【０１５９】
次に、図３０に示すように、ＴＥＧ領域１Ｃの半導体基板ＳＢを覆うフォトレジスト膜ＰＲを形成した後、ドライエッチングを行うことで、ロジック回路領域１Ａおよびメモリセル領域１Ｂのそれぞれの素子分離領域ＥＩの上面を下方に後退させる。これにより、フィンＦＡ、ＦＢのそれぞれの上側の一部分が、素子分離領域ＥＩの上面よりも上に突出する。以上に図２８〜図３０を用いて説明した工程により、素子分離領域ＥＩを形成する（図１のステップＳＴ２）。
【０１６０】
次に、図３１に示すように、図５を用いて説明した工程と同様の工程を行うことで、半導体基板ＳＢ上に制御ゲート電極ＣＧ３およびゲートパターンＧ１を形成する。（図１のステップＳＴ３）。すなわち、ロジック回路領域１Ａでは、フィンＦＡの上面および側面を覆うように、絶縁膜ＩＦ１、ポリシリコン膜Ｐ１および絶縁膜ＩＦ２を形成する。また、メモリセル領域１Ｂでは、フィンＦＢの上面および側面を覆うように順に積層されたゲート絶縁膜ＧＦ１、制御ゲート電極ＣＧ３および絶縁膜ＩＦ２から成る積層パターンを形成する。つまり、制御ゲート電極ＣＧ３は、フィンＦＢを跨ぐように形成される。ＴＥＧ領域１Ｃにはフィンが形成されていないため、図５のＴＥＧ領域１Ｃと同様にゲートパターンＧ１を含む複数の積層パターンがＸ方向に並んで形成される。
【０１６１】
次に、図３２に示すように、図６〜図８を用いて説明した工程と同様の工程を行うこと、ＯＮＯ膜Ｃ１、メモリゲート電極ＭＧおよびゲートパターンＧ２を形成する（図１のステップＳＴ４〜ＳＴ５）。すなわち、メモリセル領域１Ｂでは、制御ゲート電極ＣＧ３を含む積層パターンのＸ方向の一方の側面に、ＯＮＯ膜Ｃ１を介してサイドウォールスペーサ状のメモリゲート電極ＭＧを形成する。ここでは、フィンＦＢの上面および側面を覆うように、ＯＮＯ膜Ｃ１を介してメモリゲート電極ＭＧが形成される。つまり、メモリゲート電極ＭＧは、フィンＦＢを跨ぐように形成される。また、ＴＥＧ領域１Ｃでは、図８に示す構造と同様のゲートパターンＧ２が形成される。これにより、ＴＥＧ領域１Ｃでは、図８に示す構造と同様に、ゲートパターンＧ２および活性領域から成る容量素子ＣＰが形成される。
【０１６２】
次に、図３３に示すように、図９および図１０を用いて説明した工程と同様の工程を行うことで、ロジック回路領域１ＡにトランジスタＱ３を形成し、メモリセル領域１ＢにメモリセルＭＣ３を形成する。すなわち、ロジック回路領域１Ａでは、フィンＦＡの上面および側面を覆うように順に積層されたゲート絶縁膜ＧＦ２、ゲート電極ＧＥ３および絶縁膜ＩＦ２から成る積層パターンを形成し、フィンＦＡ内に形成されたエクステンション領域ＥＸおよび拡散領域ＤＦから成るソース・ドレイン領域を形成する。つまり、ゲート電極ＧＥ３は、フィンＦＡを跨ぐように形成される。
【０１６３】
ここでは、エクステンション領域ＥＸおよび拡散領域ＤＦのそれぞれは、フィンＦＡの上面から素子分離領域ＥＩの上面高さに亘ってフィンＦＡ内に形成されており、互いに同様の深さを有している。また、エクステンション領域ＥＸおよび拡散領域ＤＦのそれぞれは、フィンＦＡの側面にも形成されている。メモリセル領域１Ｂにおいても、同様にフィンＦＢ内にエクステンション領域ＥＸおよび拡散領域ＤＦから成るソース・ドレイン領域が形成される。また、ＴＥＧ領域１Ｃでは、ゲートパターンＧ１、Ｇ２から露出する活性領域の上面に拡散領域ＤＦが形成される。
【０１６４】
トランジスタＱ３は、ゲート電極ＧＥ３およびソース・ドレイン領域を備えており、フィンＦＡの上面および側面をチャネル領域として有する素子である。同様に、メモリセル領域１ＢのメモリセルＭＣ３も、フィンＦＢの上面および側面をチャネル領域として有している。フィンＦＡ、ＦＢのそれぞれの上面および側面にチャネルを有するトランジスタＱ３、制御トランジスタおよびメモリトランジスタは、平坦な半導体基板ＳＢの上面にのみチャネルを有するトランジスタに比べて大きいゲート幅を有しているため、微細化が容易である。
【０１６５】
次に、図３４に示すように、図１２〜図１５を用いて説明した工程と同様の工程を行うことで、層間絶縁膜ＩＬ１、プラグＰＧ、層間絶縁膜ＩＬ２および配線Ｍ１を形成する。これにより、配線層を形成することで（図１のステップＳＴ６）、本実施の形態の半導体装置が略完成する。なお、ここではシリサイド層を形成する工程の説明を省略しているが、前記実施の形態１と同様に、各ゲート電極およびソース・ドレイン領域のそれぞれの上面にシリサイド層を形成してもよい。その場合、各ゲート電極の側面を覆うサイドウォールスペーサを形成した後に、サイドウォールスペーサなどから露出するフィンの表面上にエピタキシャル成長層を形成し、当該エピタキシャル成長層の表面にシリサイド層を形成してもよい。
【０１６６】
次に、図３４に示すＴＥＧ領域１Ｃの容量素子ＣＰを用いて電気的検査を行い、ＯＮＯ膜Ｃ１の膜厚の測定を行う（図１のステップＳＴ７）。ここでは、図１のステップＳＴ７と同様の測定を行う。
【０１６７】
次に、図１のステップＳＴ７の電気的検査で測定されたＯＮＯ膜Ｃ１の膜厚が、管理値内であるかどうかを判定する（図１のステップＳＴ８）。ＯＮＯ膜Ｃ１の膜厚が管理値内に収まっていない場合には、その結果を図１のステップＳＴ４にフィードバックし、ＯＮＯ膜Ｃ１の成膜条件を調整する（図１のステップＳＴ１０）。また、検査で不合格となった半導体ウェハＷＦ（図２参照）は、破棄する。このようにして、ＯＮＯ膜Ｃ１の膜厚を管理・補正することで、図３４に示すメモリセルＭＣ３の特性を向上させることができるため、半導体装置の性能を向上させることができる。さらに、半導体装置の信頼性を向上させ、かつ、半導体装置の製造工程の歩留まりを向上させることができる。
【０１６８】
図１のステップＳＴ８の容量管理値判定が合格である場合には、半導体ウェハＷＦに対し、さらに検査を行う（図１のステップＳＴ９）。このウェハ検査では、半導体装置が正常に動作するかどうかについて検査を行う。
【０１６９】
その後、上記ウェハ検査に合格した半導体ウェハＷＦに対して、ダイシング工程を行う。これにより、半導体ウェハＷＦから、複数の半導体チップＣＨＰ（図１６参照）を得ることができる。半導体チップＣＨＰの周縁部に残ったスクライブ領域１Ｄには、ＴＥＧ領域１Ｃが残る場合があり、当該ＴＥＧ領域１Ｃには、図３４に示す容量素子ＣＰが残ることが考えられる。
【０１７０】
本実施の形態では、前記実施の形態１と同様の効果を得ることができる。すなわち、ここでは、メモリゲート電極ＭＧを自己整合的に形成しているため、フォトマスクの数を低減することができ、これにより半導体装置の製造コストを低減することができる利点がある。さらに、ゲートパターンＧ２はメモリゲート電極ＭＧの形成工程においてフォトマスクを用いず形成されているため、当該利点を損なうことなく、容量素子ＣＰを形成することができる。
【０１７１】
また、ここでは、図３４に示す活性領域上にゲートパターンＧ２を形成しているのに対し、ゲートパターンＧ２の隣りのゲートパターンＧ１の直下に素子分離領域ＥＩを形成している。これにより、ＯＮＯ膜Ｃ１の膜厚を電気的に測定することを目的としてゲートパターンＧ２と半導体基板ＳＢとの間の容量を測定する際（図１のステップＳＴ７）、ゲートパターンＧ１を介して余分な容量ＣＢ、ＣＣ（図３６参照）が測定されることを防ぐことができる。よって、電気的検査において、ゲートパターンＧ２と半導体基板ＳＢとの間の容量の測定を正確に行うことができる。したがって、本実施の形態では、ＭＯＮＯＳメモリの特性に関わる部分であるゲートパターンＧ２の直下のＯＮＯ膜Ｃ１の膜厚のみを測定することができるため、電気的検査による評価を正確に行うことができる。すなわち、半導体装置の信頼性を向上させることができる。
【０１７２】
また、ＴＥＧである容量素子がフィン上に形成される場合、ＯＮＯ膜の膜厚はフィンの側面のカバレッジ特性またはフィンの深さなどに影響を受け、ばらつき易くなる。ここでいうカバレッジ特性とは、フィンなどの立体パターンを覆う膜の被覆性を意味する。つまり、立体パターンの上面を覆う膜の膜厚は一定であっても、立体パターンの側面を覆う膜の膜厚は一定ではなく、例えば、当該側面の上方から下方に向かって当該膜厚は小さくなる傾向がある。また、フィンの深さがばらつけば、容量素子の上部電極と下部電極との間の容量の値もばらつく。
【０１７３】
これに対し、本実施の形態では、ＴＥＧ領域１Ｃにフィンを形成しておらず、平坦な半導体基板ＳＢの上面上にゲートパターンＧ１、Ｇ２およびＯＮＯ膜Ｃ１を形成している。このため、フィンの側面のカバレッジ特性またはフィンの深さなどに影響を受けることなく、ＯＮＯ膜Ｃ１の膜厚を正確に測定することができる。
【０１７４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１７５】
例えば、前述した各実施の形態では、ロジック回路領域にｎチャネル型のトランジスタを形成し、メモリセル領域にｎチャネル型の制御トランジスタおよびｎチャネル型のメモリトランジスタを形成することについて説明したが、それらのトランジスタの導電型は、ｐチャネル型でもよい。その場合、ウェルおよびソース・ドレイン領域などの半導体領域に導入する不純物を変更し、それらの半導体領域を、導電型を反転させて形成すればよい。
【０１７６】
また、実施の形態１の変形例を、実施の形態２のゲートラストプロセスを行う場合、または、実施の形態３のフィン構造のトランジスタを形成する場合に適用してもよい。また、実施の形態３のフィン構造のトランジスタにおいて、実施の形態２のゲートラストプロセスを適用してもよい。
【０１７７】
また、前記実施の形態１〜３では、ＯＮＯ膜を酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順に積層したものとして説明したが、ＯＮＯ膜は、例えば、半導体基板上に酸化シリコン膜、酸化ハフニウム膜（電荷蓄積膜）、酸化アルミニウム膜を順に積層したものであってもよい。
【０１７８】
また、前記実施の形態１〜３では、ロジック回路領域およびメモリセル領域のそれぞれのトランジスタのゲート長方向、並びに、ＴＥＧ領域のゲートパターンが並ぶ方向が全てＸ方向である場合を例として説明したが、これらの方向は同一である必要はなく、素子毎に異なっていてもよい。
【符号の説明】
【０１７９】
１Ａ    ロジック回路領域
１Ｂ    メモリセル領域
１Ｃ    ＴＥＧ領域
Ｃ１    ＯＮＯ膜
ＣＧ１〜ＣＧ３    制御ゲート電極
ＣＰ    容量素子
ＥＩ    素子分離領域
Ｇ１〜Ｇ３、ＧＡ    ゲートパターン
ＭＧ    メモリゲート電極
Ｑ１〜Ｑ３    トランジスタ
ＳＢ    半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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