(57)【要約】【課題】パルス幅変調式パルス電源において、巻線間の結合容量を低減しつつ、漏れインダクタンスをより低減させて、ゲート立ち上がり時間の短縮を図る。【解決手段】パルス電源におけるパルストランス方式のゲート駆動回路１であって、パルス電源に複数直列に実装されるゲート駆動回路１の基板１０と、この基板１０に実装される一方でパルストランスの一次側電線１１が挿通されるコア１３と、前記基板１０に実装される一方で素線が複数の束にほぐされた状態でコア１３に巻線される前記パルストランスの二次側電線１２とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
パルス電源におけるパルストランス方式のゲート駆動回路であって、
パルス電源に実装されるゲート駆動回路の基板と、
この基板に実装される一方でパルストランスの一次側電線が挿通されるコアと、
前記基板に実装される一方で素線が複数の束にほぐされた状態で前記コアに巻線される前記パルストランスの二次側電線と
を備えたことを特徴とするゲート駆動回路。
【請求項２】
パルス電源におけるパルストランス方式のゲート駆動回路であって、
パルス電源に実装されるゲート駆動回路の基板と、
この基板に実装される一方でパルストランスの一次側電線が挿通されるコアと、
前記基板に実装される一方で素線が複数のターンでフォーミング加工された状態で前記コアに巻線される前記パルストランスの二次側電線と
を備えたことを特徴とするゲート駆動回路。
【請求項３】
前記一次側電線は蛇腹形状の絶縁チューブが被覆されたことを特徴とする請求項１または２に記載のゲート駆動回路。
【請求項４】
前記基板は、前記パルス電源に複数直列に実装されることを特徴とする請求項１から３のいずれか１項に記載のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス電源用半導体素子のゲート駆動回路とその構造に関する。
【背景技術】
【０００２】
高速・高電圧出力のパルス幅変調式のパルス電源としては、PFL（パルス成形線路）やPFN（パルス形成回路）、ブルームラインを使った回路方式も考えられる。特に、立ち上がり／立ち下がり時間が数十nsecと短く、数百nsecまでの短パルス幅出力が求められ、かつ容易にパルス幅変調できるものとして、スイッチ等でダイレクトに負荷に電力を供給する方式が有効である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−９２１６号公報
【特許文献２】特開２０１０−１９３６４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
パルス電源のスイッチとしてＩＧＢＴ（Insulated Gate Bipolar Transistor）型の半導体スイッチの適用が考えられる（特許文献１，２）。この数十kVクラスかつ数十nsecで動作するスイッチは単体ではないので、ディスクリート型の半導体素子を当該電源に複数直列に接続して使用するのが一般的である。
【０００５】
ディスクリート型の半導体素子を用いて複数の駆動電圧をゲート駆動回路から出力する場合、パルストランスと電圧調節回路とによりダイレクトに当該素子を駆動させると、パルストランスの巻線構造に起因して等価回路のインダクタンスや容量が異なることがある。このため、ゲートの立ち上がり時間が変化して電圧分担に影響を及ぼすことになる。そして、この状況により、一素子に過電圧が印加されることがあり、素子が破損する事態も想定される。
【０００６】
本発明は、上記の事情の鑑み、高速・高電圧出力のパルス幅変調式パルス電源において、巻線間の結合容量を低減しつつ、漏れインダクタンスをより低減させて、ゲート立ち上がり時間の短縮を図ることを課題とする。
【課題を解決するための手段】
【０００７】
そこで、本発明の一態様は、パルス電源におけるパルストランス方式のゲート駆動回路であって、パルス電源に実装されるゲート駆動回路の基板と、この基板に実装される一方でパルストランスの一次側電線が挿通されるコアと、前記基板に実装される一方で素線が複数の束にほぐされた状態で前記コアに巻線される前記パルストランスの二次側電線とを備える。
【０００８】
本発明の一態様は、パルス電源におけるパルストランス方式のゲート駆動回路であって、パルス電源に実装されるゲート駆動回路の基板と、この基板に実装される一方でパルストランスの一次側電線が挿通されるコアと、前記基板に実装される一方で素線が複数のターンでフォーミング加工された状態で前記コアに巻線される前記パルストランスの二次側電線とを備える。
【０００９】
本発明の一態様は、前記ゲート駆動回路において、前記一次側電線は蛇腹形状の絶縁チューブが被覆されている。
【００１０】
本発明の一態様は、前記ゲート駆動回路において、前記基板は前記パルス電源に複数直列に実装される。
【発明の効果】
【００１１】
以上の本発明によれば、パルス電源において、巻線間の結合容量を低減しつつ、漏れインダクタンスをより低減させて、ゲート立ち上がり時間の短縮を図ることができる。
【図面の簡単な説明】
【００１２】
【図１】（ａ）本発明の実施形態１におけるゲート駆動回路の巻線の態様例の正面図、（ｂ）当該態様例の側面図、（ｃ）当該態様例の拡大正面図。
【図２】（ａ）本発明の実施形態２におけるゲート駆動回路の巻線の態様例の正面図、（ｂ）当該態様例の側面図、（ｃ）当該態様例の拡大正面図。
【図３】（ａ）本発明の実施形態３におけるゲート駆動回路の巻線の態様例の正面図、（ｂ）当該態様例の側面図、（ｃ）当該態様例の拡大正面図。
【図４】（ａ）本発明の実施形態４におけるゲート駆動回路の巻線の態様例の正面図、（ｂ）当該態様例の側面図、（ｃ）当該態様例の拡大正面図。
【図５】パルス幅変調式のパルス電源回路の態様例。
【図６】図５のパルス電源回路のスイッチＳＷ１，ＳＷ２のタイミングチャート。
【図７】ゲート駆動回路を複数直列に実装させたパルストランスの態様例。
【図８】図７のゲート駆動回路の態様例。
【図９】パルストランスの等価回路。
【図１０】パルストランスのコアに巻線される二次側電線の態様例。
【発明を実施するための形態】
【００１３】
以下に図面を参照しながら本発明の実施形態について説明する。
【００１４】
［実施形態１］
本発明の実施形態の説明にあたり本発明の前提となる電源回路の構成について説明する。
【００１５】
図５に示されたパルス幅変調式のパルス電源回路５は、外部から直流電源等で電力供給し、直流電源の応答性により電圧低下が考えられる場合に、コンデンサＣが挿入される。抵抗Ｒ１，Ｒ２は電源と負荷間のＬ（漂遊インダクタンス）や負荷によって発生するリンギング防止用に挿入されている。
【００１６】
パルス電源回路５において、リンギングの影響が無視できるような場合やリンギングにより過電圧が発生し、素子が破損しないような場合等は、抵抗Ｒ１，Ｒ２の実装は不要である。また、負荷Loadが抵抗負荷の場合、抵抗Ｒ２、スイッチＳＷ２は不要となるが、容量性負荷等の負荷Load側にエネルギーが残存し、電圧を立ち下げたい場合は抵抗Ｒ２、スイッチＳＷ２は必要となる。
【００１７】
図６のタイミングチャートを参照してパルス電源回路５のスイッチＳＷ１，ＳＷ２の動作例について説明する。
【００１８】
負荷Loadにエネルギーを供給し、負荷Load側の電圧を立ちあげたい時はスイッチＳＷ１をＯＮ、スイッチＳＷ２をＯＦＦする。その後、負荷Load側の電圧を立ち下げたい場合はスイッチＳＷ１をＯＦＦ、スイッチＳＷ２をＯＮし、電圧を立ち下げる。
【００１９】
パルス電源回路５を主にプラズマ発生用途で使用する場合、ＳＷ１、ＳＷ２に使用されるスイッチとしてディスクリート型の半導体素子が適用される。この半導体素子が適用されたゲート駆動回路１を、図７に例示の駆動回路７のように直列に接続してスイッチ動作させる場合、様々な方式があるが、パルストランスでダイレクトに各ＳＷを同時にＯＮさせる方式がある。
【００２０】
SiC素子等の半導体素子を駆動させる際には半導体素子のゲートＱ，ソースＳ間に正電圧が印加される。高速な高電圧パルス出力を得る場合、半導体素子のオン時間を早める必要があるが、その手法の一つとしてゲートの立ち上がり時間を早める方法がある。
【００２１】
ゲート駆動回路１の具体的な態様であるパルストランス方式のゲート駆動回路８の回路構成例を図８に示した。トランス一次側１Ｔに電流を流し、トランス二次側５Ｔに流れる電流ｉによりゲート電圧を立ち上げる。電流ｉの立ち上がりは、パルストランスＰＴ１で発生する漏れインダクタンスや結合容量に左右され、トランスの構成及び構造によりほぼ決される。パルストランスの等価回路を図９に示し、漏れインダクタンス、結合容量とゲート立ち上がり時間の関係を以下の式（１）に示す。
【００２２】
Tr＝k・√（Cw・Ll）  …（１）
式（１）において、Tr：立ち上がり時間、k：定数、Cw：結合容量、Ll：漏洩インダクタンス（一次側・二次側合成値）である。
【００２３】
また、トランスの構成及び構造にバラツキが生じると、図７の駆動回路７における各段のゲート立ち上がり時間に影響が出て、場合によっては、電圧分担が崩れる。
【００２４】
そこで、図１に示した実施形態１のパルス電源におけるゲート駆動回路１のトランス構造により、式（１）の結合容量Cwを低減しつつ、漏洩インダクタンスLlをより低下させて、ゲート立ち上がり時間Trの短縮を図る。
【００２５】
すなわち、ゲート駆動回路１は、パルス電源に複数直列に実装されるゲート駆動回路１の基板１０と二次側電線１２とコア１３とを備える。
【００２６】
コア１３は、基板１０に実装される一方でパルストランス（図８の事例ではＰＴ１）の一次側電線１１が挿通される。
【００２７】
二次側電線１２は、基板１０に実装される一方で素線が複数の束にほぐされた状態でコア１３に巻線される。具体的には、図１０に例示したように、１本１本の素線が絶縁されたリッツ線がほぐされた状態でゲート駆動回路１の基板１０におけるコア１３に巻線されることにより、コア１３の漏れ磁束の低減が図られている。
【００２８】
図１に例示された態様は、１０枚のゲート駆動回路１の基板１０が直列接続され、トランス一次側の一次側電線は基板１０の孔１０１に挿通された状態で基板１０上のコア１３の中心に配置されている。巻線の態様は、一次側：１ターン、二次側：３ターンを想定している（パラ数はリッツ線の素線数）。
【００２９】
高速・高電圧発生のパルス電源回路５において、ＳＷ１、ＳＷ２に使用されるスイッチは、高速・高耐圧なスイッチが必要である。ＳＷ１、ＳＷ２に使用されるスイッチとして、ディスクリート型の半導体デバイスを直列接続して使用するのが一般的である。
【００３０】
そして、前記スイッチを直列接続して動作させる場合、ゲート駆動回路にパルストランスを使用して、スイッチＳＷを制御する方法がある。スイッチＳＷを高速に動作させるためには、ゲート駆動回路の立ち上がり時間をより高速にする必要がある。
【００３１】
以上の実施形態１の態様によれば、上述の図１の態様例とすることにより、コア１３の漏れ磁束が低減し、漏れインダクタンスがより低減する。さらに、ゲート駆動回路１の直列接続の部位によっては、一次，二次間に高電圧が印加されるが、一次，二次間の空間距離が確保されるので、絶縁破壊防止や結合容量低減に効果的となる。したがって、本態様によれば、式（１）の漏洩インダクタンスLl、結合容量Cwの両方の値が低減し、ゲート立ち上がり時間Trが効果的に短縮される。
【００３２】
［実施形態２］
図２に示された本実施形態のゲート駆動回路１のトランス構造は、実施形態１と同様に、トランス二次側の二次側電線１２が１本１本の素線が絶縁されたリッツ線をほぐした状態で基板１０上のコア１３に巻線することにより、コア１３からの漏れ磁束の低減を図る。
【００３３】
特に、本態様においては、一次側電流量が多く一次側電線１１の素線が太くなる場合やコアの内径が小さくなる場合、絶縁距離を確保するために、実施形態１の態様において、一次側電線１１の素線を蛇腹形状の絶縁チューブ１４により被覆する。同図に例示された巻線の態様は、一次側：１ターン、二次側：３ターンを想定している（パラ数はリッツ線の素線数）。
【００３４】
一次，二次間の距離が近い場合、直列接続の部位によっては、一次，二次間に高電圧が印加されると、絶縁破壊が懸念されることがある。これに対して、実施形態２の態様は、実施形態１の態様と比べて絶縁チューブ１４の凹凸構造により、一次，二次間の空間距離が確保されているので、高電圧が印加されても絶縁破壊を防ぐことができる。
【００３５】
尚、本態様は、一次−二次側間の素線距離が近くなり、結合容量は大きくなるが、実施形態１と同様に、漏れインダクタンスが低減するので、ゲート立ち上がり時間には影響はなくなる。
【００３６】
［実施形態３］
図３に示された実施形態３のゲート駆動回路１のトランス構造は、直列接続時の各段のゲート電圧立ち上がり時間のバラツキをより低減させて、漏れインダクタンスと結合容量との差をなくし、各段のゲート立ち上がり時間にバラツキを抑制する。
【００３７】
実施形態３のトランス構造は、二次側電線１２が基板１０に実装された素線が複数のターンでフォーミング加工された状態でコア１３に巻線されること以外は、実施形態１のトランス構造と同様の態様となっている。二次側電線１２は、基板１０の決められたパターン上に実装され、耐圧も考慮して接触導通しないように間隔が確保される。
【００３８】
実施形態１の態様と同様に、ゲート駆動回路１の基板１０が複数直列に接続され、パルストランスの一次側電線１１は基板１０の孔１０１に挿通された状態で基板１０上のコア１３の中心に配置されている。巻線の態様は、一次側：１ターン、二次側：２ターン（パラ数は３）を想定している。
【００３９】
以上の実施形態３の態様とすることにより、漏れインダクタンスを低減させることができる。さらに、一次，二次間に高電圧が印加されるがあっても、実施形態２と同様に、空間距離が確保され、絶縁破壊を防ぐことができる。さらに、距離が離れた分だけ、結合容量も低減でき、前述の式（１）のＬ、Ｃ両方の値が低減でき、ゲート立ち上がり時間の短縮に効果的となる。
【００４０】
実施形態１の方法では、巻線状態により漏れインダクタンスがバラつき、直列動作を行った場合、各段のゲート立ち上がり電圧にバラツキが生じる可能性があるが、実施形態３の態様とすることにより、一次側電線１１、二次側電線１２ともに巻線位置が固定される。これにより、バラツキが実施例1よりも低減できる。
【００４１】
［実施形態４］
図４に示された実施形態４の態様は、トランス二次側の二次側電線１２としては、実施形態３と同様に、フォーミング加工が施された素線を使用し、決められた基板１０のパターン上に実装し、耐圧も考慮して接触導通しないように間隔を確保している。
【００４２】
また、一次側の電流量が多く一次側電線１１の素線が太くなる場合やコア１３の内径が小さくなる場合、絶縁距離を確保するために、実施形態３の態様において、一次側電線１１の素線を絶縁チューブ１４により覆被する。同図に例示された巻線の態様は、一次側：１ターン、二次側：２ターンを想定している（パラ数は３）。
【００４３】
一次側，二次側間の距離が近い場合、直列接続の部位によっては、一次側，二次側間に高電圧が印加されると、絶縁破壊が懸念されることがある。これに対して、実施形態４の態様は、実施形態３の態様と比べて絶縁チューブ１４の凹凸構造により、一次，二次間の空間距離が確保されているので、高電圧が印加されても絶縁破壊を防ぐことができる。
【００４４】
また、実施形態２の態様は、巻線状態により漏れインダクタンスがバラつき、直列動作を行った場合、各段のゲート立ち上がり電圧にバラツキが生じる可能性があるが、この実施形態４の態様とすることにより、一次側電線１１及び二次側電線１２ともに巻線位置が固定される。これにより、バラツキが実施形態２の態様よりも低減できる。
【００４５】
本発明は、以上説明した実施形態に限定されるものではなく、本発明の特許請求の範囲内で様々な態様で実施が可能である。
【符号の説明】
【００４６】
１…ゲート駆動回路
１０…基板、１０１…孔
１１…一次側電線
１２…二次側電線
１３…コア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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