(57)【要約】【課題】  ゲインが変更可能な増幅手段を各画素回路に設けた構成において、信号レベルに応じてゲインを画素回路毎に自動的に設定すること。【解決手段】  入射光量に応じて電荷を発生する光電変換手段と、前記電荷を蓄積する電荷蓄積容量と、前記電荷蓄積容量に蓄積された電荷量に応じた電圧を増幅して光信号を出力する増幅手段と、をそれぞれ含む、複数の画素回路と、前記増幅手段からの光信号と参照信号とを比較して比較結果を出力する比較手段を含む、複数のＡＤ変換手段と、前記増幅手段のゲインをそれぞれ設定する、複数のゲイン設定手段と、を備えた撮像素子であって、前記ゲイン設定手段は、前記画素回路ごとに、各画素回路に対応する前記比較手段の比較結果に基づいて、前記増幅手段のゲインを設定する。【選択図】  図３
2019041283.tif 000002
【特許請求の範囲】
【請求項１】
入射光量に応じて電荷を発生する光電変換手段と、
前記電荷を蓄積する電荷蓄積容量と、
前記電荷蓄積容量に蓄積された電荷量に応じた電圧を増幅して光信号を出力する増幅手段と、
をそれぞれ含む、複数の画素回路と、
前記増幅手段からの光信号と参照信号とを比較して比較結果を出力する比較手段を含む、複数のＡＤ変換手段と、
前記増幅手段のゲインをそれぞれ設定する、複数のゲイン設定手段と、
を備え、
前記ゲイン設定手段は、前記画素回路ごとに、各画素回路に対応する前記比較手段の比較結果に基づいて、前記増幅手段のゲインを設定することを特徴とする撮像素子。
【請求項２】
前記各画素回路は、前記電荷蓄積容量と並列に設けられた付加容量と、前記付加容量を前記電荷蓄積容量に接続／切り離すためのスイッチとを有し、
前記ゲイン設定手段は、前記スイッチを制御することにより、前記付加容量と前記電荷蓄積容量との接続を制御することで、前記増幅手段のゲインを設定することを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記各画素回路は、前記電荷蓄積容量と並列に設けられた複数の付加容量と、前記複数の付加容量をそれぞれ前記電荷蓄積容量に接続／切り離すための複数のスイッチとを有し、
前記ゲイン設定手段は、前記スイッチを制御することにより、前記複数の付加容量それぞれと前記電荷蓄積容量との接続を制御することで、前記増幅手段のゲインを設定することを特徴とする請求項１に記載の撮像素子。
【請求項４】
前記ゲイン設定手段は、前記付加容量を接続することで、切り離している場合よりも前記増幅手段のゲインを低くすることを特徴とする請求項２または３に記載の撮像素子。
【請求項５】
前記各画素回路は、前記電荷蓄積容量と並列に設けられた、容量を連続的に変更可能な付加容量を有し、
前記ゲイン設定手段は、前記付加容量の容量を制御することで、前記増幅手段のゲインを設定することを特徴とする請求項１に記載の撮像素子。
【請求項６】
前記ゲイン設定手段は、前記付加容量の容量をより大きくすることで、前記増幅手段のゲインをより小さくすることを特徴とする請求項２または３に記載の撮像素子。
【請求項７】
前記ゲイン設定手段は、前記光信号が前記参照信号よりも小さい場合に、前記ゲインを小さくすることを特徴とする請求項１乃至６のいずれか１項に記載の撮像素子。
【請求項８】
前記電荷蓄積容量をリセットした時の信号を、前記ゲイン設定手段により予め決められたゲインが設定された前記増幅手段で増幅して出力されたリセット信号と、前記光信号と、をそれぞれ前記ＡＤ変換手段によりＡＤ変換した信号と、前記設定されたゲインを示す情報と、を出力するように制御する制御手段を更に有することを特徴とする請求項１乃至４のいずれか１項に記載の撮像素子。
【請求項９】
前記電荷蓄積容量をリセットした時の信号を、前記ゲイン設定手段により設定可能な複数の前記ゲインそれぞれにより前記増幅手段で増幅して出力された複数のリセット信号と、前記光信号と、をそれぞれ前記ＡＤ変換手段によりＡＤ変換した信号と、前記設定されたゲインを示す情報と、を出力するように制御する制御手段を更に有することを特徴とする請求項１乃至４のいずれか１項に記載の撮像素子。
【請求項１０】
前記ＡＤ変換手段と、前記ゲイン設定手段は、予め決められた数の画素回路ごとにそれぞれ配置されていることを特徴とする請求項１乃至９のいずれか１項に記載の撮像素子。
【請求項１１】
前記複数の画素回路は行列状に配置され、
前記ＡＤ変換手段と、前記ゲイン設定手段は、各列に対応してそれぞれ配置されていることを特徴とする請求項１０に記載の撮像素子。
【請求項１２】
前記複数の画素回路と、前記複数のＡＤ変換手段及び前記複数のゲイン設定手段とが、互いに異なる複数の基板に配置されていることを特徴とする請求項１乃至１１のいずれか１項に記載の撮像素子。
【請求項１３】
請求項７または８に記載の撮像素子と、
前記撮像素子から出力された光信号に対して、前記設定されたゲインを示す情報とに基づいて、前記複数の画素回路に対応する光信号のゲインが一律になるようにゲイン補正する補正手段と
を有することを特徴とする撮像装置。
【請求項１４】
前記補正手段は、前記各画素回路の前記リセット信号に基づいて、前記各画素回路の前記光信号のノイズを更に補正することを特徴とする請求項１３に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は撮像素子及び撮像装置に関する。
【背景技術】
【０００２】
デジタルカメラ等の撮像装置に対する高画質化の要求から、撮像装置に搭載される撮像素子に対し、撮像信号の高ＳＮ比化が求められている。ＳＮ比は、入射光に応じて生じた信号と、ノイズとの比率であり、ノイズが少なくＳＮ比が高ければ、信号処理によるゲインアップを行って撮像装置としての高感度化を実現することができる。
【０００３】
固体撮像素子で生じるノイズとしては、フォトダイオードや画素の電荷蓄積容量で生じる暗電流や、画素ソースフォロワで生じる1／ｆノイズなどの画素ノイズと、読出し回路で生じる読出しノイズが知られている。各ノイズのうち、画素ソースフォロワ、および、読出し回路で生じる成分については、画素ソースフォロワの変換ゲインを高く設定することにより、等価的に抑圧することが可能となる。
【０００４】
特許文献１には、複数の光電変換部が浮遊拡散部と画素ソースフォロワを共有した構成の固体撮像素子が開示されている。特許文献１では、前述の構成において、光電変換部に設けられたカラーフィルタの色によって、信号を読み出す際の浮遊拡散部の容量を変更するよう固体撮像素子を駆動している。具体的には、外部信号の指示により、特定の色の光電変換部から信号を読み出す際に、浮遊拡散部の容量を変更することにより、画素ソースフォロワの変換ゲインを切り替える。これにより、感度の低い色の画素信号を高いゲインで出力させ、当該色の画素のノイズを抑制している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−３０５９８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
撮像装置による実際の撮影シーンを考えたとき、同色の画素であっても、蓄積される信号量は画素毎にそれぞれ異なる。しかしながら、特許文献１に開示された従来技術では、光電変換部に設けられたカラーフィルタの色によって、予め定められた駆動パターンに従って画素ソースフォロワの変換ゲインを切り替えている。従って、様々な光源や被写体を撮影した場合に、信号量の少ない画素に対して選択的に高いゲインをかけ、ノイズを抑制するように駆動させることはできない。
【０００７】
本発明は上記問題点を鑑みてなされたものであり、ゲインが変更可能な増幅手段を各画素回路に設けた構成において、信号レベルに応じてゲインを画素回路毎に自動的に設定することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の撮像素子は、入射光量に応じて電荷を発生する光電変換手段と、前記電荷を蓄積する電荷蓄積容量と、前記電荷蓄積容量に蓄積された電荷量に応じた電圧を増幅して光信号を出力する増幅手段と、をそれぞれ含む、複数の画素回路と、前記増幅手段からの光信号と参照信号とを比較して比較結果を出力する比較手段を含む、複数のＡＤ変換手段と、前記増幅手段のゲインをそれぞれ設定する、複数のゲイン設定手段と、を備え、前記ゲイン設定手段は、前記画素回路ごとに、各画素回路に対応する前記比較手段の比較結果に基づいて、前記増幅手段のゲインを設定する。
【発明の効果】
【０００９】
本発明によれば、ゲインが変更可能な増幅手段を各画素回路に設けた構成において、信号レベルに応じてゲインを画素回路毎に自動的に設定することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る撮像装置の概略構成を示すブロック図。
【図２】第１の実施形態における撮像素子の概略構成を示すブロック図。
【図３】第１の実施形態における撮像素子の等価回路図。
【図４】第１の実施形態における撮像素子の駆動タイミングチャート。
【図５】第１の実施形態における撮像信号の補正処理を示すフローチャート。
【図６】第１の実施形態の変形例における撮像素子の等価回路図。
【図７】第１の実施形態の変形例における撮像素子の概略構成を示すブロック図。
【図８】第２の実施形態における撮像素子の等価回路図。
【図９】第２の実施形態における撮像素子の駆動タイミングチャート。
【図１０】第２の実施形態における撮像素子の駆動タイミングチャート。
【図１１】第２の実施形態における撮像信号の補正処理を示すフローチャート。
【図１２】第３の実施形態における撮像素子の等価回路図。
【図１３】第３の実施形態における撮像素子の駆動タイミングチャート。
【図１４】第３の実施形態における撮像信号の補正処理を示すフローチャート。
【図１５】第４の実施形態における撮像素子の等価回路図。
【図１６】第４の実施形態における撮像素子の駆動タイミングチャート。
【図１７】第４の実施形態における撮像信号の補正処理を示すフローチャート。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照して本発明を実施するための形態を詳細に説明する。
【００１２】
図１は、本発明の実施形態に係る撮像装置の概略構成を示すブロック図である。全体制御・演算回路３は、撮像装置全体の統括的な駆動・制御を行う。撮像素子１は、全体制御・演算回路３からの制御信号を受け、撮影レンズ７を通過した入射光を取り込み、画像信号に変換して出力する。信号処理部２は、全体制御・演算回路３からの制御信号を受け、撮像素子１から出力される画像信号に対して、信号増幅等の各種の補正や、データの並べ替えなどを行う。
【００１３】
記録部５は、全体制御・演算回路３から出力された画像信号等を記録保持するメモリカード等の記録媒体である。表示部４は、撮影後の画像やライブビュー画像、各種設定画面等を表示する。レンズ駆動部６は、全体制御・演算回路３からの制御信号を受け、撮影レンズ７を駆動する。
【００１４】
＜第１の実施形態＞
以下、本発明の第１の実施形態について説明する。図２は、第１の実施形態における撮像素子１の構成を示すブロック図である。画素部１０は、複数の画素回路１００が行列状に配置されて構成される。なお、各画素回路１００の構成については後述する。列回路部１１は、複数の列回路１１０を備え、第１の実施形態では画素部１０の各画素列に対応して設けられる。なお、各列回路１１０の構成については後述する。
【００１５】
列回路制御部１２は、列回路１１０に対し各回路素子を制御するための制御信号を供給する。画素制御部１３は、各画素回路１００に対し、各回路素子を制御するための制御信号を供給する。
【００１６】
図３は、第１の実施形態における撮像素子１の構成を示す等価回路図である。撮像素子１の特徴は、画素からの信号を出力する出力アンプとして働く、画素ソースフォロワのゲインを、比較器１１１の比較結果に応じて切換え可能な構成にしている点である。画素ソースフォロワのゲイン設定を行うことにより、列アンプを設けずとも信号レベルの増幅率の切り替えが可能となり、列アンプで生じるノイズを廃し、また、画素ソースフォロワで生じたノイズを増幅させずに、高ゲインでの信号読出しを行うことが可能となる。さらに、画素ソースフォロワのゲインを比較器１１１の比較結果に応じて切り替えることにより、画素毎に独立して、信号レベルに応じたゲインを自動的に選択させることを可能にしている。
【００１７】
各画素回路１００は、フォトダイオードなどにより構成された、入射光量に応じた信号電荷を発生する光電変換部１０１を有する。浮遊拡散層ＦＤは、光電変換部１０１で生じた電荷を蓄積する、第１の電荷蓄積容量である。転送スイッチ１０２は、画素制御部１３から供給される転送パルスPTXによって、光電変換部１０１で生じた信号電荷の、浮遊拡散層ＦＤへの転送を制御する。
【００１８】
増幅トランジスタ１０３は、浮遊拡散層ＦＤを含むゲート入力部に接続された電荷蓄積容量とともに、ソースフォロワアンプである画素ソースフォロワとして機能し、電荷蓄積容量の電圧を増幅して出力する。電圧Ｖと、容量Ｃに蓄えられる電荷量Ｑとの関係式（Ｖ＝Ｑ／Ｃ）より、増幅トランジスタ１０３のゲート入力部の容量が少ないほど、容量Ｃに蓄積された電荷量Ｑに対する画素ソースフォロワの出力電圧は大きくなることがわかる。従って、増幅トランジスタ１０３のゲート入力部の容量を変化させることにより、画素ソースフォロワのゲインを変化させることができる。
【００１９】
付加容量１０５は、第２の電荷蓄積容量であり、浮遊拡散層ＦＤと並列に設けられる。容量付加スイッチ１０４は、付加容量１０５の接続／切り離しを行う。容量付加スイッチ１０４をオフすることで付加容量１０５を浮遊拡散層ＦＤから切り離し、画素ソースフォロワのゲインを向上させることができる。容量付加スイッチ１０４は、列回路１１０から供給されるゲイン設定パルスPGAINまたは直接制御パルスPCRによって制御される。
【００２０】
リセットスイッチ１０６は、浮遊拡散層ＦＤおよび付加容量１０５の電荷をリセットするために用いられ、画素制御部１３から供給される転送パルスPRESによって制御される。選択スイッチ１０７は、画素制御部１３から供給される選択パルスPSELによって、画素回路１００と列回路１１０との接続を制御する。
【００２１】
電流源Ｉは、列回路１１０に接続された画素回路１００の、画素ソースフォロワの出力電圧に応じて、電流を供給する。
【００２２】
カウンタ１２０は列回路制御部１２に設けられ、信号のアップカウントを行う。カウンタ１２０から出力されたカウント値COUNTは、列回路部１１に設けられた複数の列回路１１０の第１のメモリ１１３ｎ及び第２のメモリ１１３ｓに共通に入力される。
【００２３】
列回路１１０には、画素回路１００が接続される。ここでは各画素列に１つの列回路１１０が設けられるものとするが、１つの列回路１１０が複数の画素回路１００に対応していればよく、例えば所定の画素ブロック単位に対応して１つの列回路１１０を設けるようにしてもよい。
【００２４】
比較器１１１は、画素回路１００から出力された信号電圧Ｖpixと、参照信号RAMPの高低を比較し、参照信号RAMPの電圧が高い場合はハイレベル、低い場合はローレベルを出力する。第１のメモリ１１３ｎ及び第２のメモリ１１３ｓは、比較器１１１の出力のハイレベルからローレベルへの遷移を受けて、カウンタ１２０から入力されたカウント値をデジタル信号値として記憶する。比較器１１１、カウンタ１２０、第１のメモリ１１３ｎ及び第２のメモリ１１３ｓによって、アナログ信号である信号電圧Ｖpixをデジタル信号に変換可能なＡＤ変換回路が構成される。
【００２５】
ゲーテッド・ラッチ回路（以下、ラッチ回路）１１２は、入力イネーブルパルスPLEがハイレベルの間のみ各端子からの入力を受け付ける。このとき、出力リセットパルスPLRとしてハイレベルが入力されると、ゲイン設定パルスPGAINがローレベルにリセットされる。出力リセットパルスPLRがローレベルの間に比較器１１１からハイレベルが入力された瞬間、ゲイン設定パルスPGAINがハイレベルに遷移し、出力リセットパルスPLRによってリセットされるまでの間ハイレベルを保持し続ける。ラッチ回路１１２から出力されるゲイン設定パルスPGAINは、当該列回路１１０に接続された画素回路１００へ供給され、当該画素回路１００の容量付加スイッチ１０４に接続される。
【００２６】
制御切り替えスイッチ１１４は、容量付加スイッチ１０４の制御を、ゲイン設定パルスPGAINによる制御から直接制御パルスPCRによる制御に切り替える。直接制御パルスPCRがハイレベルの時は直接制御パルスPCRが、一方、直接制御パルスPCRがローレベルの時はゲイン設定パルスPGAINが、それぞれ容量付加スイッチ１０４のゲート電極に接続される。
【００２７】
なお、図３では、増幅トランジスタ１０３と浮遊拡散層ＦＤから成る画素ソースフォロワを、１つの光電変換部１０１あたり１つずつ備えた構成について説明したが、複数の光電変換部１０１で、１つの画素ソースフォロワを共有する構成としてもよい。
【００２８】
次に、図４を参照して、第１の実施形態における、撮像素子１の画素回路１００からの信号読出し動作について説明する。第１の実施形態における信号読出し動作の特徴は、画素回路１００からの信号読出し動作の中で、各画素からの信号に応じた画素ソースフォロワの出力電圧に応じて、画素ソースフォロワのゲインが自動的に設定される点である。この読出し動作により、信号レベルに応じて、画素毎に独立してゲインを設定することを可能にしている。
【００２９】
図４は、画素回路１００から信号を読み出す際の駆動タイミングチャートである。信号読出しにおける第１のステップとして、信号の読み出しを行う前の時刻Ｔ２０１から時刻Ｔ２０８の間に、ラッチ回路１１２および浮遊拡散層ＦＤ、付加容量１０５のリセットを行う。
【００３０】
まず、時刻Ｔ２０１で、入力イネーブルパルスPLEをハイレベルとし、ラッチ回路１１２の各端子への入力をイネーブル状態とする。そして、時刻Ｔ２０２で、出力リセットパルスPLRをハイレベルとし、ラッチ回路１１２から出力されるゲイン設定パルスPGAINをローレベルにリセットし、画素回路１００の容量付加スイッチ１０４をオフ状態に統一する。付加容量１０５は浮遊拡散層ＦＤから切り離され、電荷蓄積容量は低下し、画素ソースフォロワのゲインが、高ゲインである第１のゲインに統一される。
【００３１】
次に時刻Ｔ２０３で、出力リセットパルスPLRをローレベルとする。このときラッチ回路１１２はゲイン設定パルスPGAINとしてローレベルを保持し続ける。時刻Ｔ２０４で、入力イネーブルパルスPLEをローレベルとし、ラッチ回路１１２の各端子への入力をディセーブル状態とする。
【００３２】
時刻Ｔ２０５で、選択パルスPSELをハイレベルとし、選択スイッチ１０７をオンして、画素回路１００を列回路１１０に接続する。また、参照信号RAMPを、ＡＤ変換回路の変換レンジの下限に相当する最小の入力電圧Ｖrmaxに設定する。
【００３３】
時刻Ｔ２０６で、リセットパルスPRESをハイレベルとし、リセットスイッチ１０６をオンして、浮遊拡散層ＦＤの電荷をリセットする。このとき、直接制御パルスPCRをハイレベルとし、制御切り替えスイッチ１１４をオンして、付加容量１０５の電荷も同時にリセットする。時刻Ｔ２０７で、リセットパルスPRESをローレベルとし、リセットスイッチ１０６をオフして、浮遊拡散層ＦＤと付加容量１０５の電荷のリセットを終了する。
【００３４】
時刻Ｔ２０８で、直接制御パルスPCRをローレベルとし、制御切り替えスイッチ１１４をオフして、浮遊拡散層ＦＤから付加容量１０５を切り離し、画素ソースフォロワのゲインを第１のゲインに設定する。
【００３５】
次に、信号読出しにおける第２のステップとして、時刻Ｔ２０９から時刻Ｔ２１０の間に、浮遊拡散層ＦＤのリセットレベルであるリセット信号RefのＡＤ変換を行う。まず、第１のメモリ１１３ｎへの書き込みをイネーブル状態にする。そして、時刻Ｔ２０９から時刻Ｔ２１０の間に、参照信号RAMPとして、電圧がVrmaxから時間に比例して低下するランプ波を入力するのと同時に、カウンタ１２０でカウント値０からのアップカウントを行う。ランプ波の電圧が画素回路１００からの出力電圧Ｖpixを下回った瞬間、比較器１１１の出力COMPがローレベルからハイレベルに遷移する。比較器１１１の出力COMPのローレベルへの遷移を受け、その時点のカウンタ１２０のカウント値を、リセット信号Refとして第１のメモリ１１３ｎに記憶させ、第１のメモリ１１３ｎへの書き込みをディセーブル状態にする。
【００３６】
リセット信号RefのＡＤ変換が終了した時刻Ｔ２１０に、参照信号RAMPを、ＡＤ変換回路の変換レンジの上限に相当する最小の入力電圧Ｖrminに設定する。また、カウンタ１２０のカウント値を最大値にセットする。
【００３７】
次に、信号読出しにおける第３のステップとして、時刻Ｔ２１１から時刻Ｔ２１６の間に、リセット信号Refに対し光電変換部１０１で蓄積された光信号レベルが上乗せされた光信号SigのＡＤ変換を行う。
【００３８】
まず、時刻Ｔ２１１から時刻Ｔ２１３の間、入力イネーブルパルスPLEをハイレベルとし、ラッチ回路１１２の各端子への入力をイネーブル状態として、以降に述べるゲイン選択動作を行う。
【００３９】
時刻Ｔ２１１で、転送パルスPTXをハイレベルとし、転送スイッチ１０２をオンして、光電変換部１０１に蓄積された電荷を、浮遊拡散層ＦＤに転送する。時刻Ｔ２１２に、転送パルスPTXをローレベルとし、転送スイッチ１０２をオフして、光電変換部１０１に蓄積された電荷の、浮遊拡散層ＦＤへの転送を終了する。
【００４０】
比較器１１１では、画素回路１００からの出力電圧Ｖpixと参照信号RAMPの電圧Ｖrminを比較する。図４（ａ）に示すように、出力電圧Ｖpixが電圧Ｖrminを下回った場合（すなわち出力電圧ＶpixがＡＤ変換レンジの上限を超過した場合）、比較器１１１の出力COMPがハイレベルからローレベルに遷移する。その結果、ラッチ回路１１２にゲイン設定パルスPGAINとしてハイレベルが保持され、容量付加スイッチ１０４がオン状態となる。これにより、付加容量１０５が浮遊拡散層ＦＤに接続され、画素ソースフォロワのゲインが第１のゲインに対して低ゲインである第２のゲインに設定変更される。これにより、画素回路１００からの出力電圧Ｖpixが、ＡＤ変換レンジの上限に相当する最小の入力電圧Ｖrminを上回り、ＡＤ変換レンジ内の電圧に変化する。
【００４１】
一方、図４（ｂ）に示すように、出力電圧Ｖpixが電圧Ｖrminを下回らなかった場合（すなわち出力電圧ＶpixがＡＤ変換レンジの上限を超過しなかった場合）、ゲイン設定パルスPGAINはローレベルのままとなる。これにより、画素ソースフォロワは高ゲインである第１のゲインのままとなる。このゲイン設定動作は、信号読出し動作の度に、列回路１１０それぞれで実施されるため、画素ソースフォロワのゲインは画素毎に設定される。
【００４２】
時刻Ｔ２１３で、入力イネーブルパルスPLEをローレベルとし、ラッチ回路１１２の各端子への入力をディセーブル状態として、ゲイン選択動作を終了する。
【００４３】
時刻Ｔ２１４で、参照信号RAMPを、ＡＤ変換回路の変換レンジの下限に相当する最小の入力電圧Ｖrmaxに設定する。
【００４４】
第２のメモリ１１３ｓへの書き込みをイネーブル状態にし、時刻Ｔ２１５から時刻Ｔ２１６の間に、参照信号RAMPとして、時間に比例して電圧がVrmaxからVrminまで低下するランプ波を入力する。これと同時に、カウンタ１２０でカウント値０からのアップカウントを行う。ランプ波の電圧が画素回路１００からの出力電圧Ｖpixを下回った瞬間、比較器１１１の出力COMPがハイレベルからローレベルに遷移する。比較器１１１の出力COMPのローレベルへの遷移を受け、その時点のカウンタ１２０のカウント値を、光信号Sigとして第２のメモリ１１３ｓに記憶させ、第２のメモリ１１３ｓへの書き込みをディセーブル状態にする。
【００４５】
時刻Ｔ２１７で、選択パルスPSELをローレベルとし、選択スイッチ１０７をオフして、画素回路１００を列回路１１０から切り離す。その後、第１のメモリ１１３ｎに記憶されたリセット信号Ref、第２のメモリ１１３ｓに記憶された光信号Sigを読み出す。また、ゲインを示す情報であるゲイン判定値GAINとして、ゲイン設定パルスPGAINのレベルがローレベルであれば０、ハイレベルであれば１を読出し、画素からの信号読出し動作を終了する。
【００４６】
以上説明した画素回路１００からの信号読出し動作を、所望の画素数の信号を読み出すまで繰り返し、撮像素子１からの一連の信号読出し動作とする。
【００４７】
なお、第１の実施形態では、画素ソースフォロワのゲインを高いゲインである第１のゲインに設定して、ゲイン設定動作を行うようにしたが、第１のゲインに対し、低いゲインである第２のゲインに設定して、ゲイン設定動作を行うようにしてもよい。この場合、ＡＤ変換回路のＡＤ変換レンジの上限値に対して第１のゲインＧ１と第２のゲインＧ２の比Ｇ２／Ｇ１を乗算した値に相当する入力電圧に、ゲイン選択動作を行う際の参照信号RAMPを設定し、ゲイン設定動作を行うようにする。その上で、この電圧レベルを下回らない画素について、第２のゲインＧ２に対して高ゲインである第１のゲインＧ１に設定変更するよう駆動すればよい。
【００４８】
なお、本読出し動作において、リセット信号Refは、高いゲインである第１のゲインＧ１で読み出す様に駆動している。これは、のちに述べる補正動作において、高いゲインＧ１で読み出される信号、すなわち、ノイズがＳＮ比に与える影響の大きい低輝度信号を出力する画素で、リセットレベルのばらつきをより精度良く除去し、補正精度を向上させるためである。
【００４９】
次に、図５を参照して、撮像素子１から読み出した信号の補正処理について説明する。本実施形態の信号読出し動作によって読み出された光信号Sigには、画素毎に、それぞれ２種類の画素ソースフォロワのゲインのどちらかが設定されている。従って、各画素の光信号Sigにかかる総ゲインが一律となる様に補正を行ってから、１フレームの画像信号を生成する必要がある。本補正は、撮像装置の信号処理部２において行うか、あるいは撮像素子１の内部に、本補正を行う補正回路を設けるようにしてもよい。
【００５０】
Ｓ１０１で、信号処理を行った画素数をカウントする不図示のカウンタのカウント値ｉを１にセットし、Ｓ１０２へ進む。Ｓ１０２で、ｉ番目の画素について、光信号Sig、リセット信号Ref、ゲイン判定値GAINを取得し、Ｓ１０３へ進む。
【００５１】
Ｓ１０３では、ゲイン判定値GAINが０であるかを判定する。０であれば画素ソースフォロワが高いゲインである第１のゲインＧ１に設定されたと判定してＳ１０４へ進み、０でなければ画素ソースフォロワが低いゲインである第２のゲインＧ２に設定されたと判定してＳ１０５へ進む。
【００５２】
Ｓ１０４で、画素ソースフォロワが高いゲインである第１のゲインＧ１に設定されて読み出された光信号Sigに対して補正演算を行う。光信号Sigからリセット信号Refを減算することで画素ソースフォロワのリセットレベルのばらつき成分を除去し、当該画素における補正後の信号Ｓとし、Ｓ１０６へ進む。
【００５３】
Ｓ１０５では、画素ソースフォロワが低いゲインである第２のゲインＧ２に設定されて読み出された光信号Sigに対して補正演算を行う。光信号Sigに対し第１のゲインＧ１と第２のゲインＧ２の比Ｇ１/Ｇ２を乗算することでゲイン補正を行い、その後リセット信号Refを減算することで、当該画素における補正後の信号Ｓとし、Ｓ１０６へ進む。
【００５４】
Ｓ１０６で、カウント値ｉの値が、１フレームの総画素数と等しいか判定する。カウント値ｉが１フレームの総画素数に達していなければＳ１０７へ進み、カウント値ｉが１フレームの総画素数に達していれば補正処理を終了する。Ｓ１０７では、カウント値ｉに１を加算し、Ｓ１０２へ戻って上記処理を繰り返す。
【００５５】
以上のような補正処理を行うことで、画素ソースフォロワのゲインが各々設定された各画素の光信号Sigから、撮像素子１及び信号処理部２でかかる総ゲインの等しい信号Ｓを得ることができる。このようにして得た各画素の信号Ｓを用いて、１フレームの画像信号を生成する。
【００５６】
上記の通り第１の実施形態では、画素ソースフォロワの電荷蓄積容量を画素回路の出力電圧に応じて切り替え可能な構成とすることで、画素ソースフォロワのゲインを画素毎に出力電圧に応じて自動で設定可能な構成とした。これにより、画素毎に独立して、信号レベルに応じたゲイン設定が可能となるとともに、画素毎に、信号レベルに応じてノイズを抑圧することができる。
【００５７】
＜変形例＞
次に、図６および図７を参照して、本発明の第１の実施形態の変形例について説明する。
【００５８】
図６は、本発明の第１の実施形態の変形例における撮像素子１の構成を示す等価回路図である。本変形例における撮像素子１の、第１の実施形態と異なる特徴は、第１の実施形態の列回路１１０に対応する読出し回路４１０を、各々の画素回路４００に対応して１つずつ備えるようにした点である。また、これに伴い、信号のラッチ回路１１２を、各々の画素回路４００に対応して１つずつ備えるようにしている。なお、読み出しを行う際に、読出し回路４１０に接続する画素回路４００を選択する必要がないため、第２の実施形態で設けていた選択スイッチ１０７は、ここでは不要である。
【００５９】
図７は、本変形例における撮像素子１の構成を示すブロック図である。本変形例では各々の画素回路４００に対して読出し回路４１０を設けるため、１画素あたりの回路規模が大きくなる。このような構成において光電変換部１０１の開口率低下を抑止するため、ここでは、撮像素子１を複数の基板に分割し、分割した基板同士を積層した例を示す。本変形例における撮像素子１の断面図（図７（ｂ）の点線Ｘ１−Ｘ２）を図７（ａ）に、上面図を図７（ｂ）及び（ｃ）に示す。ここでは、第１の基板１ｕと第２の基板１ｄを積層している。また、複数の画素回路４００を行列状に配した画素部４０と、画素制御部４３とを第１の基板１ｕに配置している。そして、各画素回路４００に対応する複数の読出し回路４１０を配した読出し回路部４１と、読出し回路部４１を制御するための制御信号を供給する読出し回路制御部４２とを第２の基板１ｄに配置している。
【００６０】
なお、撮像素子１のその他の構成は、第１の実施形態の撮像素子１と同様であるため、説明を省略する。
【００６１】
本変形例のように、各画素回路４００に対して読出し回路４１０を設けた構成においては、全ての画素回路４００からの信号読出しを、並列に同時に行うことができる。このような構成の撮像素子においても、第１の実施形態と同様に、画素ソースフォロワのゲインを、画素毎に出力電圧に応じて自動で設定可能な構成を適用することができる。
【００６２】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。第２の実施形態では、第１の実施形態における撮像素子１と構成の異なる撮像素子１ａを、撮像素子１の代わりに用いる。その他の構成は第１の実施形態と同様であるため、説明を省略する。
【００６３】
第２の実施形態における撮像素子１ａの第１の実施形態の撮像素子１と異なる特徴は、画素からの信号を出力する出力アンプとして働く、画素ソースフォロワのゲインを、複数の段階に切換え可能な構成にしている点である。
【００６４】
図８は、第２の実施形態における撮像素子１ａの構成を示す等価回路図である。図８では、画素ソースフォロワのゲインを複数の段階に切り替え可能な構成の一例として、画素ソースフォロワのゲインの２段階の切り替えにより、３種のゲインを設定可能な構成としている。
【００６５】
第２の実施形態における画素回路１００ａは、図３を参照して説明した画素回路１００の構成に加えて、さらに、浮遊拡散層ＦＤと並列に設けられた第３の電荷蓄積容量としての付加容量１０５ａと、容量付加スイッチ１０４ａとを有する。容量付加スイッチ１０４ａは、付加容量１０５ａの接続／切り離しを行う。容量付加スイッチ１０４ａをオフすることで付加容量１０５ａを浮遊拡散層ＦＤから切り離し、画素ソースフォロワのゲインを向上させることができる。容量付加スイッチ１０４は、列回路１１０ａから供給される第１のゲイン設定パルスPGAIN1または直接制御パルスPCRによって制御される。容量付加スイッチ１０４ａは、列回路１１０ａから供給される第２のゲイン設定パルスPGAIN2または直接制御パルスPCRによって制御される。
【００６６】
列回路１１０ａには、画素回路１００ａが接続される。ゲーテッド・ラッチ回路（以下、ラッチ回路）１１２から出力されるゲイン設定パルスPGAIN1は、当該列回路１１０ａに接続された画素回路１００ａへ供給され、当該画素回路１００ａの容量付加スイッチ１０４に接続される。ラッチ回路１１２ａは、入力イネーブルパルスPLE2がハイレベルの間のみ各端子からの入力を受け付ける。入力イネーブルパルスPLE2としては、ラッチ回路１１２と共通の入力イネーブルパルスPLEまたはラッチ回路１１２から出力されるゲイン設定パルスPGAIN1の遅延信号のいずれかが、入力選択パルスPLESELによって選択的され、入力される。ラッチ回路１１２ａに入力されるゲイン設定パルスPGAIN1は、遅延素子１１５によって遅延されている。入力イネーブルパルスPLE2がハイレベルの間、出力リセットパルスPLRとしてハイレベルが入力されると、ゲイン設定パルスPGAIN2がローレベルにリセットされる。出力リセットパルスPLRがローレベルの間に比較器１１１からハイレベルが入力された瞬間、ゲイン設定パルスPGAIN2がハイレベルに遷移し、出力リセットパルスPLRによってリセットされるまでの間ハイレベルを保持し続ける。ラッチ回路１１２ａから出力されるゲイン設定パルスPGAIN2は、当該列回路１１０ａに接続された画素回路１００ａへ供給され、当該画素回路１００ａの容量付加スイッチ１０４ａに接続される。
【００６７】
制御切り替えスイッチ１１４ａは、容量付加スイッチ１０４ａの制御を、ゲイン設定パルスPGAIN2による制御から直接制御パルスPCRによる制御に切り替える。直接制御パルスPCRがハイレベルの時は直接制御パルスPCRが、直接制御パルスPCRがローレベルの時はゲイン設定パルスPGAIN2が、それぞれ容量付加スイッチ１０４ａのゲート電極に接続される。
【００６８】
撮像素子１ａのその他の構成は、第１の実施形態の撮像素子１と同様であるため、説明を省略する。
【００６９】
次に、図９を参照して、第２の実施形態における、撮像素子１ａの画素回路１００ａからの信号読出し動作について説明する。第２の実施形態における信号読出し動作の、第１の実施形態と異なる特徴は、以下の通りである。すなわち、画素回路１００ａからの信号読出し動作の中で、各画素からの信号に応じた画素ソースフォロワの出力電圧に応じて、画素ソースフォロワのゲインが自動的に設定される際、画素毎に０段階から２段階のいずれかのゲイン変更が行われる点である。この読出し動作により、画素毎に独立して、信号レベルに応じて複数のゲインから適したゲインを選択し、設定することを可能にしている。
【００７０】
図９は、画素回路１００ａから信号を読み出す際の駆動タイミングチャートである。信号読出しにおける第１のステップとして、信号の読み出しを行う前の時刻Ｔ６０１から時刻Ｔ６０８の間に、ラッチ回路１１２，１１２ａおよび浮遊拡散層ＦＤ、付加容量１０５,１０５ａのリセットを行う。
【００７１】
まず、時刻Ｔ６０１で、入力イネーブルパルスPLE及び入力選択パルスPLESELをハイレベルとし、ラッチ回路１１２，１１２ａの各端子への入力をイネーブル状態とする。そして、時刻Ｔ６０２で、出力リセットパルスPLRをハイレベルとし、ラッチ回路１１２から出力されるゲイン設定パルスPGAIN1、及びラッチ回路１１２ａから出力されるゲイン設定パルスPGAIN2をローレベルにリセットする。これにより、画素回路１００ａの容量付加スイッチ１０４，１０４ａをオフ状態に統一する。付加容量１０５，１０５ａは浮遊拡散層ＦＤから切り離され、電荷蓄積容量は低下し、画素ソースフォロワのゲインが、高ゲインである第１のゲインに統一される。
【００７２】
次に時刻Ｔ６０３で、出力リセットパルスPLRをローレベルとする。このときラッチ回路１１２はゲイン設定パルスPGAIN1としてローレベルを保持し続ける。また、ラッチ回路１１２ａはゲイン設定パルスPGAIN2としてローレベルを保持し続ける。時刻Ｔ６０４で、入力イネーブルパルスPLE、入力選択パルスPLESELをローレベルとし、ラッチ回路１１２，１１２ａの各端子への入力をディセーブル状態とする。
【００７３】
時刻Ｔ６０５で、選択パルスPSELをハイレベルとし、選択スイッチ１０７をオンして、画素回路１００ａを列回路１１０ａに接続する。また、参照信号RAMPを、ＡＤ変換回路の変換レンジの下限に相当する最小の入力電圧Ｖrmaxに設定する。
【００７４】
時刻Ｔ６０６で、リセットパルスPRESをハイレベルとし、リセットスイッチ１０６をオンして、浮遊拡散層ＦＤの電荷をリセットする。このとき、直接制御パルスPCRをハイレベルとし、制御切り替えスイッチ１１４，１１４ａをオンして、付加容量１０５，１０５ａの電荷も同時にリセットする。時刻Ｔ６０７で、リセットパルスPRESをローレベルとし、リセットスイッチ１０６をオフして、浮遊拡散層ＦＤと付加容量１０５，１０５ａの電荷のリセットを終了する。
【００７５】
時刻Ｔ６０８で、直接制御パルスPCRをローレベルとし、制御切り替えスイッチ１１４，１１４ａをオフして、浮遊拡散層ＦＤから付加容量１０５，１０５ａを切り離し、画素ソースフォロワのゲインを第１のゲインに設定する。
【００７６】
次に、信号読出しにおける第２のステップとして、時刻Ｔ６０９から時刻Ｔ６１０の間に、浮遊拡散層ＦＤのリセットレベルであるリセット信号RefのＡＤ変換を行う。なお、時刻Ｔ６０９から時刻Ｔ６１０の動作は、第１の実施形態の時刻Ｔ２０９から時刻Ｔ２１０の動作と同様であるため、説明を省略する。
【００７７】
次に、信号読出しにおける第３のステップとして、時刻Ｔ６１１から時刻Ｔ６１６の間に、リセット信号Refに対し光電変換部１０１で蓄積された光信号レベルが上乗せされた光信号SigのＡＤ変換を行う。
【００７８】
まず、時刻Ｔ６１１から時刻Ｔ６１３の間、入力イネーブルパルスPLEをハイレベルとし、ラッチ回路１１２の各端子への入力をイネーブル状態として、以降に述べるゲイン選択動作を行う。
【００７９】
時刻Ｔ６１１で、転送パルスPTXをハイレベルとし、転送スイッチ１０２をオンして、光電変換部１０１に蓄積された電荷を、浮遊拡散層ＦＤに転送する。時刻Ｔ６１２に、転送パルスPTXをローレベルとし、転送スイッチ１０２をオフして、光電変換部１０１に蓄積された電荷の、浮遊拡散層ＦＤへの転送を終了する。
【００８０】
比較器１１１では、画素回路１００ａからの出力電圧Ｖpixと参照信号RAMPの電圧Ｖrminを比較する。図９（ａ）及び（ｂ）に示すように、出力電圧Ｖpixが電圧Ｖrminを下回った場合（すなわち出力電圧ＶpixがＡＤ変換レンジの上限を超過した場合）、比較器１１１の出力COMPがローレベルからハイレベルに遷移する。その結果、ラッチ回路１１２にゲイン設定パルスPGAIN1としてハイレベルが保持され、容量付加スイッチ１０４がオン状態となる。これにより、付加容量１０５が浮遊拡散層ＦＤに接続され、画素ソースフォロワのゲインが第１のゲインに対して低ゲインである第２のゲインに設定変更され、画素回路１００ａからの出力電圧Ｖpixが、より高い電圧に変化する。
【００８１】
一方、図１０に示すように、出力電圧Ｖpixが電圧Ｖrminを下回らなかった場合（すなわち出力電圧ＶpixがＡＤ変換レンジの上限を超過しなかった場合）、ゲイン設定パルスPGAIN1はローレベルのままとなる。これにより、画素ソースフォロワは高ゲインである第１のゲインのままとなる。
【００８２】
ゲイン設定パルスPGAIN1の遅延信号はラッチ回路１１２ａに入力されるので、図９（ａ）、（ｂ）に示すようにゲイン設定パルスPGAIN1がハイレベルへ遷移した場合、ラッチ回路１１２ａの各端子への入力がイネーブル状態となる。この時点で、図９（ａ）に示すようにまだ出力電圧Ｖpixが電圧Ｖrminを下回っていた場合（すなわち出力電圧ＶpixがＡＤ変換レンジの上限を超過していた場合）、比較器１１１の出力COMPはローレベルのままとなる。結果、ラッチ回路１１２ａにゲイン設定パルスPGAIN2としてハイレベルが保持され、容量付加スイッチ１０４ａがオン状態となり付加容量１０５aが浮遊拡散層ＦＤに接続される。これにより、画素ソースフォロワのゲインが第2のゲインに対してさらに低ゲインの第３のゲインに設定変更される。その結果、画素回路１００ａからの出力電圧Ｖpixが、ＡＤ変換レンジの上限に相当する最小の入力電圧Ｖrminを上回り、ＡＤ変換レンジ内の電圧に変化する。図９（ｂ）に示すように出力電圧Ｖpixが電圧Ｖrminを下回らない場合（すなわち出力電圧ＶpixがＡＤ変換レンジの上限を超過しない場合）は、ゲイン設定パルスPGAIN2はローレベルのままとなる。そのため、画素ソースフォロワのゲインは第２のゲインのままとなる。
【００８３】
このゲイン設定動作は、信号読出し動作の度に、列回路それぞれで実施されるため、出力信号のレベルによって、ゲインが切り替えられる段数は画素毎に異なり、画素ソースフォロワのゲインが、３種類のゲインの中から画素毎にそれぞれ選択され、設定される。
【００８４】
時刻Ｔ６１３で、入力イネーブルパルスPLEをローレベルとし、ラッチ回路１１２の各端子への入力をディセーブル状態として、ゲイン選択動作を終了する。
【００８５】
時刻Ｔ６１４から時刻Ｔ６１６の動作は、第１の実施形態の時刻Ｔ２１４から時刻Ｔ２１６の動作と同様であるため、説明を省略する。
【００８６】
時刻Ｔ６１７で、選択パルスPSELをローレベルとし、選択スイッチ１０７をオフして、画素回路１００ａを列回路１１０ａから切り離す。その後、第１のメモリ１１３ｎに記憶されたリセット信号Ref、第２のメモリ１１３ｓに記憶された光信号Sigを読み出す。また、ゲインを示す情報であるゲイン判定値GAIN1として、ゲイン設定パルスPGAIN1のレベルがローレベルであれば０、ハイレベルであれば１を読み出す。さらに、ゲインを示す情報であるゲイン判定値GAIN2として、ゲイン設定パルスPGAIN2のレベルがローレベルであれば０、ハイレベルであれば１を読出し、画素回路１００ａからの信号読出し動作を終了する。
【００８７】
以上に説明した画素回路１００ａからの信号読出し動作を、所望の画素数の信号を読み出すまで繰り返し、撮像素子１ａからの一連の信号読出し動作とする。
【００８８】
次に、図１１を参照して、撮像素子１ａから読み出した信号の補正処理について説明する。第２の実施形態の信号読出し動作によって読み出された光信号Sigには、画素毎に、それぞれ異なる３種類の画素ソースフォロワのゲインのいずれかが設定されている。従って、各画素の光信号Sigにかかる総ゲインが一律となる様に補正を行ってから、１フレームの画像信号を生成する必要がある。本補正は、撮像装置の信号処理部２において行うか、あるいは撮像素子１ａの内部に、本補正を行う補正回路を設けるようにしてもよい。
【００８９】
Ｓ２０１で、信号処理を行った画素数をカウントする不図示のカウンタのカウント値ｉを１にセットし、Ｓ２０２へ進む。Ｓ２０２で、ｉ番目の画素について、光信号Sig、リセット信号Ref、ゲイン判定値GAIN1，GAIN2を取得し、Ｓ２０３へ進む。
【００９０】
Ｓ２０３では、ゲイン判定値GAIN1が０であるかを判定する。０であれば画素ソースフォロワが高いゲインである第１のゲインＧ１に設定されたと判定してＳ２０４へ進み、０でなければ画素ソースフォロワがそれ以外のゲインに設定されたと判定してＳ２０５へ進む。
【００９１】
Ｓ２０４で、画素ソースフォロワが第１のゲインＧ１に設定されて読み出された光信号Sigに対して補正演算を行う。光信号Sigからリセット信号Refを減算することで画素ソースフォロワのリセットレベルのばらつき成分を除去し、当該画素における補正後の信号Ｓとし、Ｓ２０８へ進む。
【００９２】
Ｓ２０５では、ゲイン判定値GAIN2が０であるかを判定する。０であれば画素ソースフォロワが第２のゲインＧ２に設定されたと判定してＳ２０６へ進み、０でなければ画素ソースフォロワがさらに低い第３のゲインＧ３に設定されたと判定してＳ２０７へ進む。
【００９３】
Ｓ２０６で、画素ソースフォロワが第２のゲインＧ２に設定されて読み出された光信号Sigに対して補正演算を行う。光信号Sigに対し第１のゲインＧ１と第２のゲインＧ２の比Ｇ１／Ｇ２を乗算することでゲイン補正を行い、その後リセット信号Refを減算することで、当該画素における補正後の信号Ｓとし、Ｓ２０８へ進む。
【００９４】
Ｓ２０７では、画素ソースフォロワが第３のゲインＧ３に設定されて読み出された光信号Sigに対して補正演算を行う。光信号Sigに対し第１のゲインＧ１と第３のゲインＧ３の比Ｇ１／Ｇ３を乗算することでゲイン補正を行い、その後リセット信号Refを減算することで、当該画素における補正後の信号Ｓとし、Ｓ２０８へ進む。
【００９５】
Ｓ２０８で、カウント値ｉの値が、１フレームの総画素数と等しいか判定する。カウント値ｉが１フレームの総画素数に達していなければＳ２０９へ進み、カウント値ｉが１フレームの総画素数に達していれば補正処理を終了する。Ｓ２０９では、カウント値ｉに１を加算し、Ｓ２０２へ戻って上記処理を繰り返す。
【００９６】
以上のような補正処理を行うことで、画素ソースフォロワのゲインが各々設定された各画素の光信号Sigから、撮像素子１ａ及び信号処理部２でかかる総ゲインの等しい信号Ｓを得ることができる。このようにして得た各画素の信号Ｓを用いて、１フレームの画像信号を生成する。
【００９７】
なお、本第２の実施形態では、２段階のゲイン切り替えにより、３種のゲインを設定可能な構成を例に説明したが、同様に展開することで、２段階に限らず、より多段階のゲイン切り替えが可能な構成に展開することが可能である。
【００９８】
上記の通り本第２の実施形態では、画素ソースフォロワの電荷蓄積容量を複数段階切り替え可能な構成とし、容量を切り替える段数を画素回路の出力電圧に応じて異ならせるようにする。これにより、画素ソースフォロワのゲインを画素毎に出力電圧に応じて自動で設定可能な構成とした。これにより、画素毎に独立して、信号レベルに応じた複数段階のゲイン設定変更が可能となり、画素毎に、信号レベルに応じてノイズを抑圧することができる。
【００９９】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。第３の実施形態では、第１の実施形態における撮像素子１と構成の異なる撮像素子１ｂを、撮像素子１の代わりに用いる。その他の構成は第１の実施形態と同様であるため、説明を省略する。
【０１００】
図１２は、第３の実施形態における撮像素子１ｂの構成を示す等価回路図である。第３の実施形態における撮像素子１ｂの、第１の実施形態の撮像素子１と異なる特徴は、画素からの信号を出力する出力アンプとして働く、画素ソースフォロワのゲインを、段階的にではなく、連続的に変更可能な構成にしている点である。
【０１０１】
第３の実施形態における画素回路１００ｂは、図３を参照して説明した画素回路１００の付加容量１０５の代わりに、図１２に示すように、ＭＯＳキャパシタ１０８を有する。ＭＯＳキャパシタ１０８の容量が最大となるゲート電圧をVgmax、最小となるゲート電圧をVgminとしたとき、ゲート電圧をVgminとVgmaxの間で連続的に変化させることで、画素ソースフォロワのゲインを連続的に変更することができる。ＭＯＳキャパシタ１０８のゲートは、ＤＡＣ回路１３０から供給されるゲイン設定電圧ＶGAINによって制御される。
【０１０２】
カウンタ１２０ｂは列回路制御部１２に設けられ、信号のアップカウント、ダウンカウントを行う。カウント値COUNTは列回路部１１に設けられた複数の列回路１１０ｂのメモリ１１３ｎ，１１３ｓ，１１３ｇに共通に入力される。
【０１０３】
列回路１１０ｂには、画素回路１００ｂが接続される。比較器１１１ｂは、画素回路１００ｂから出力された信号電圧Ｖpixと、参照信号RAMPの高低を比較し、信号電圧Ｖpixが低い場合はローレベル、高い場合はハイレベルを出力する。第１のメモリ１１３ｎ、第２のメモリ１１３ｓ、第３のメモリ１１３ｇは、比較器１１１ｂの出力のローレベルからハイレベルへの遷移を受けてカウンタ１２０ｂから入力されたカウント値をデジタル信号値として記憶する。
【０１０４】
ゲーテッド・ラッチ回路（以下ラッチ回路）１１２ｂは、入力イネーブルパルスPLEがハイレベルの間のみ各端子からの入力を受け付ける。このとき、出力リセットパルスPLRとしてハイレベルが入力されると、ゲート電圧保持パルスPVGHがハイレベルにリセットされる。出力リセットパルスPLRがローレベルの間に比較器１１１ｂからハイレベルが入力された瞬間、ゲート電圧保持パルスPVGHがローレベルに遷移し、出力リセットパルスPLRによってリセットされるまでの間ローレベルを保持し続ける。ラッチ回路１１２ｂから出力されるゲート電圧保持パルスPVGHは、当該列回路１１０ｂから画素回路１００ｂに供給されるゲイン設定電圧ＶGAINの供給線に設けられ、ゲート電圧保持スイッチ１１７に接続される。
【０１０５】
撮像素子１ｂのその他の構成は、第１の実施形態の撮像素子１と同様であるため、説明を省略する。
【０１０６】
次に、図１３を参照して、第３の実施形態における、撮像素子１ｂの画素回路１００ｂからの信号読出し動作について説明する。第３の実施形態による信号読出し動作の特徴は、画素回路１００ｂからの信号読出し動作の中で、各々の画素回路１００ｂからの出力電圧に応じて、画素ソースフォロワのゲインが自動的に設定される際、ゲインが段階的にではなく、連続的に変更される点である。
【０１０７】
図１３は、画素回路１００ｂから信号を読み出す際の駆動タイミングチャートである。信号読出しにおける第１のステップとして、信号の読み出しを行う前の時刻Ｔ９０１から時刻Ｔ９０８の間に、ラッチ回路１１２ｂおよび浮遊拡散層ＦＤのリセットを行う。
【０１０８】
まず、時刻Ｔ９０１で、入力イネーブルパルスPLEをハイレベルとし、ラッチ回路１１２ｂの各端子への入力をイネーブル状態とする。そして、時刻Ｔ９０２で、ＤＡＣ回路１３０からの出力電圧をVgminとした状態で、出力リセットパルスPLRをハイレベルとし、ラッチ回路１１２ｂから出力されるゲート電圧保持パルスPVGHをハイレベルにリセットする。これにより、各列回路１１０ｂのゲート電圧保持スイッチ１１７がオン状態となり、各画素回路１００ｂのＭＯＳキャパシタ１０８に供給されるゲイン設定電圧ＶGAINがVgminに統一される。従って、ＭＯＳキャパシタ１０８の容量は最小となり、画素ソースフォロワのゲインが最大ゲインに統一される。
【０１０９】
時刻Ｔ９０３で、出力リセットパルスPLRをローレベルとする。このときラッチ回路１１２ｂはゲート電圧保持パルスPVGHとしてハイレベルを保持し続ける。時刻Ｔ９０４で、入力イネーブルパルスPLEをローレベルとし、ラッチ回路１１２ｂの各端子への入力をディセーブル状態とする。
【０１１０】
時刻Ｔ９０５で、選択パルスPSELをハイレベルとし、選択スイッチ１０７をオンして、画素回路１００ｂを列回路１１０ｂに接続する。
【０１１１】
時刻Ｔ９０６で、リセットパルスPRESをハイレベルとし、リセットスイッチ１０６をオンして、浮遊拡散層ＦＤの電荷をリセットする。時刻Ｔ９０７で、リセットパルスPRESをローレベルとし、リセットスイッチ１０６をオフして、浮遊拡散層ＦＤの電荷のリセットを終了する。
【０１１２】
次に、信号読出しにおける第２のステップとして、時刻Ｔ９０８から時刻Ｔ９０９の間に、浮遊拡散層ＦＤのリセットレベルであるリセット信号RefのＡＤ変換を行う。まず、第１のメモリ１１３ｎへの書き込みをイネーブル状態にする。そして、時刻Ｔ９０８から時刻Ｔ２０９の間に、参照信号RAMPとして、電圧がVrmaxから時間に比例して低下するランプ波を入力するのと同時に、カウンタ１２０ｂでカウント値０からのアップカウントを行う。ランプ波の電圧が画素回路１００ｂからの出力電圧Ｖpixを下回った瞬間、比較器１１１ｂの出力COMPがローレベルからハイレベルに遷移する。比較器１１１ｂの出力COMPのハイレベルへの遷移を受け、その時点のカウンタ１２０ｂのカウント値を、リセット信号Refとして第１のメモリ１１３ｎに記憶させ、第１のメモリ１１３ｎへの書き込みをディセーブル状態にする。
【０１１３】
リセット信号RefのＡＤ変換が終了した時刻Ｔ９０９に、参照信号RAMPを、ＡＤ変換回路の変換レンジの上限に相当する最小の入力電圧Ｖrminに設定する。また、カウンタ１２０ｂのカウント値をCmaxにセットする。
【０１１４】
時刻Ｔ９０９から時刻Ｔ９１０の動作は、第１の実施形態の時刻Ｔ２１０から時刻Ｔ２１１の動作と同様であるが、カウンタ１２０ｂのカウント値は０にセットされる。
【０１１５】
次に、信号読出しにおける第３のステップとして、時刻Ｔ９１０から時刻Ｔ９１５の間に、リセット信号Refに対し光電変換部１０１で蓄積された光信号レベルが上乗せされた光信号SigのＡＤ変換を行う。
【０１１６】
まず、時刻Ｔ９１０で、転送パルスPTXをハイレベルとし、転送スイッチ１０２をオンして、光電変換部１０１に蓄積された電荷を、浮遊拡散層ＦＤに転送する。時刻Ｔ９１１に、転送パルスPTXをローレベルとし、転送スイッチ１０２をオフして、光電変換部１０１に蓄積された電荷の、浮遊拡散層ＦＤへの転送を終了する。
【０１１７】
時刻Ｔ９１１から時刻Ｔ９１２の間、入力イネーブルパルスPLEをハイレベルとし、ラッチ回路１１２ｂの各端子への入力をイネーブル状態として、以降に述べるゲイン設定動作を行う。
【０１１８】
第３のメモリ１１３ｇへの書き込みをイネーブル状態にし、時刻Ｔ９１１から時刻Ｔ９１２の間、時間に比例して画素ソースフォロワのゲインを最大から最小に変化させるような電圧波形を、ＤＡＣ回路１３０から出力する。
【０１１９】
比較器１１１ｂでは、画素回路１００ｂからの出力電圧Ｖpixと参照信号RAMPの電圧波形が比較され、出力電圧Ｖpixが参照信号RAMPの電圧Ｖrminを上回った時点で、比較器１１１ｂの出力COMPがローレベルからハイレベルに遷移する。その結果、ラッチ回路１１２ｂにゲート電圧保持パルスPVGHとしてローレベルが保持され、ゲート電圧保持スイッチ１１７がオフ状態となり、浮遊拡散層ＦＤに接続されたＭＯＳキャパシタ１０８の容量が固定され、画素ソースフォロワのゲインが決定される。
【０１２０】
一方、図１３（ｂ）に示すように、時刻Ｔ９１１の時点で出力電圧Ｖpixが電圧Ｖrminを下回っていなければ（すなわち、画素ソースフォロワが最大ゲインであっても出力電圧ＶpixがＡＤ変換レンジを超過していなければ）、画素ソースフォロワは最大ゲインのまま保持される。それ以外の画素では、図１３（ａ）に示すように、ＤＡＣ回路１３０からの出力電圧に従って、時間とともに画素ソースフォロワのゲインが低下していく。そして、出力電圧Ｖpixが電圧Ｖrminを上回った時点でＭＯＳキャパシタ１０８の容量が固定され、画素ソースフォロワのゲインが保持される。
【０１２１】
カウンタ１２０ｂは時刻Ｔ９１１から時刻Ｔ９１２の間にカウント値Cmaxからカウント値０までのダウンカウントを行う。比較器１１１ｂの出力COMPのハイレベルへの遷移を受けて、その時点のカウント値をゲインを示す情報であるゲイン係数Cgainとして第３のメモリ１１３ｇに記憶し、第３のメモリ１１３ｇへの書き込みをディセーブル状態にする。このゲイン設定動作は、信号読出し動作の度に、列回路１１０ｂそれぞれで実施されるため、画素ソースフォロワのゲインは画素毎に設定される。
【０１２２】
時刻Ｔ９１２で、入力イネーブルパルスPLEをローレベルとし、ラッチ回路１１２ｂの各端子への入力をディセーブル状態として、ゲイン設定動作を終了する。
【０１２３】
時刻Ｔ９１３で、参照信号RAMPを、ＡＤ変換回路の変換レンジの下限に相当する最小の入力電圧Ｖrmaxに設定する。
【０１２４】
第２のメモリ１１３ｓへの書き込みをイネーブル状態にし、時刻Ｔ９１４から時刻Ｔ９１５の間に、参照信号RAMPとして、時間に比例して電圧がVrmaxからVrminまで低下するランプ波を入力する。これと同時に、カウンタ１２０ｂでカウント値０からのアップカウントを行う。ランプ波の電圧が画素回路１００ｂからの出力電圧Ｖpixを下回った瞬間、比較器１１１ｂの出力COMPがローレベルからハイレベルに遷移する。比較器１１１ｂの出力COMPのハイレベルへの遷移を受け、その時点のカウンタ１２０ｂのカウント値を、光信号Sigとして第２のメモリ１１３ｓに記憶させ、第２のメモリ１１３ｓへの書き込みをディセーブル状態にする。
【０１２５】
時刻Ｔ９１６で、選択パルスPSELをローレベルとし、選択スイッチ１０７をオフして、画素回路１００ｂを列回路１１０ｂから切り離す。その後、第１のメモリ１１３ｎに記憶されたリセット信号Ref、第２のメモリ１１３ｓに記憶された光信号Sig、第３のメモリ１１３ｇに記憶されたゲイン係数Cgainを読み出し、画素回路１００ｂからの信号読出し動作を終了する。
【０１２６】
以上に説明した画素回路１００ｂからの信号読出し動作を、所望の画素数の信号を読み出すまで繰り返し、撮像素子１ｂからの一連の信号読出し動作とする。
【０１２７】
なお、第３の実施形態では、画素ソースフォロワのゲインを最大ゲインに設定して、ゲイン設定動作を行うようにしたが、画素ソースフォロワのゲインを最小ゲインに設定して、ゲイン設定動作を行うようにしてもよい。この場合、時刻Ｔ９１１から時刻Ｔ９１２の間、時間に比例して画素ソースフォロワのゲインを最小から最大に変化させるような電圧波形を、ＤＡＣ回路１３０から出力して、ゲイン設定動作を行うようにする。画素ソースフォロワのゲインが最大ゲインに設定されても、ＡＤ変換回路の変換レンジの上限に相当する最小の入力電圧Ｖrminを下回らない画素については、画素ソースフォロワのゲインを最大ゲインに設定した状態で、以降の信号読出し動作を行えばよい。
【０１２８】
次に、図１４を参照して、撮像素子１ｂから読み出した信号の補正処理について説明する。第３の実施形態の信号読出し動作によって読み出された光信号Sigは、画素毎に、それぞれ異なる画素ソースフォロワのゲインが設定されている。従って、各画素の光信号Sigにかかる総ゲインが一律となる様に補正を行ってから、１フレームの画像信号を生成する必要がある。本補正は、撮像装置の信号処理部２において行うか、あるいは撮像素子１ｂの内部に、本補正を行う補正回路を設けるようにしてもよい。
【０１２９】
Ｓ３０１で、信号処理を行った画素数をカウントする不図示のカウンタのカウント値ｉを1にセットし、Ｓ３０２へ進む。Ｓ３０２で、ｉ番目の画素について、光信号Sig、リセット信号Ref、ゲイン係数Cgainを取得し、Ｓ３０３へ進む。
【０１３０】
Ｓ３０３では、ゲイン係数Cgainが０であるかを判定する。０であれば画素ソースフォロワが最大ゲインに設定されたと判定してＳ３０４へ進み、０でなければ画素ソースフォロワがより低いゲインに設定されたと判定してＳ３０５へ進む。
【０１３１】
Ｓ３０４で、画素ソースフォロワが最大ゲインに設定されて読み出された光信号Sigに対して補正演算を行う。光信号Sigからリセット信号Refを減算することで画素ソースフォロワのリセットレベルのばらつき成分を除去し、当該画素における補正後の信号Sとし、Ｓ３０６へ進む。
【０１３２】
Ｓ３０５では、画素ソースフォロワがより低いゲインに設定されて読み出された光信号Sigに対して補正演算を行う。最大ゲインをGmax、最小ゲインをGminとし、ゲイン係数Cgainから、式（１）に従って当該画素の光信号Sig読出し時の画素ソースフォロワのゲインGsigを求める。これを式（２）に従って最大ゲインとの比を光信号Sigに対して乗算することでゲイン補正を行い、その後、リセット信号Refを減算することで、当該画素における補正後の信号Sとし、Ｓ３０６へ進む。
Gsig ＝ （Gmax - Gmin）* Cgain / Cmax + Gmin      …（１）
S ＝ Gmax / Gsig * Sig - Ref      …（２）
【０１３３】
Ｓ３０６で、カウント値ｉの値が、１フレームの総画素数と等しいか判定する。カウント値ｉが１フレームの総画素数に達していなければＳ３０７へ進み、カウント値ｉが１フレームの総画素数に達していれば補正処理を終了する。Ｓ３０７では、カウント値ｉに１を加算し、Ｓ３０２へ戻って上記処理を繰り返す。
【０１３４】
以上のような補正処理を行うことで、画素ソースフォロワのゲインが各々設定された各画素の光信号Sigから、撮像素子１ｂおよび信号処理部２でかかる総ゲインの等しい信号Ｓを得ることができる。このようにして得た各画素の信号Ｓを用いて、１フレームの画像信号を生成すればよい。
【０１３５】
上記の通り第３の実施形態によれば、浮遊拡散層の容量を画素の出力電圧に応じて連続的に変更することにより、画素ソースフォロワのゲインを画素毎に設定可能な構成とした。これにより、画素回路内に設けた増幅手段によって、画素毎に独立して、信号レベルに応じた連続的なゲイン変更が可能となり、画素毎に、信号レベルに応じてノイズを抑圧することができる。
【０１３６】
＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。第４の実施形態では、第１の実施形態における撮像素子１と構成の異なる撮像素子１ｃを、撮像素子１の代わりに用いる。その他の構成は第１の実施形態と同様であるため、説明を省略する。
【０１３７】
第４の実施形態における、第１の実施形態と異なる特徴は、第１のゲインおよび第２のゲインの双方で、リセット信号Refの読み出しを行う点である。画素回路１００において、浮遊拡散層ＦＤ及び付加容量１０５の電荷がリセットされた状態のポテンシャルが異なる場合、浮遊拡散層ＦＤに付加容量１０５が接続された状態と、接続されない状態とで、リセット信号Refのレベルは変化する。従って、リセットレベルのばらつきをより精度良く除去するために、第４の実施形態では、第１のゲインおよび第２のゲインの双方で、リセット信号Refの読み出しを行うようにする。
【０１３８】
図１５は、第３の実施形態における撮像素子１ｃの構成を示す等価回路図である。第４の実施形態における撮像素子１ｃは、第１のゲイン及び第２のゲインの双方のリセット信号を記憶する。そのために、列回路１１０ｃが第１、第２のメモリ１１３ｎ，１１３ｓに加えて、同様の機能を備えた第３のメモリ１１８を備えた点が、第１の実施形態と異なる。撮像素子１ｃのその他の構成は、第１の実施形態の撮像素子１と同様であるため、説明を省略する。
【０１３９】
次に、図１６を参照して、第４の実施形態における、撮像素子１ｃの画素回路１００からの信号読出し動作について説明する。
【０１４０】
時刻Ｔ１５０１より前に行われる動作は、図４に示した時刻Ｔ２０１から時刻Ｔ２０５までの動作と同様である。時刻Ｔ１５０１で、リセットパルスPRESをハイレベルとし、リセットスイッチ１０６をオンして、浮遊拡散層ＦＤの電荷をリセットする。このとき、直接制御パルスPCRをハイレベルとし、制御切り替えスイッチ１１４をオンして、付加容量１０５の電荷も同時にリセットする。時刻Ｔ１５０２で、リセットパルスPRESをローレベルとし、リセットスイッチ１０６をオフして、浮遊拡散層ＦＤと付加容量１０５の電荷のリセットを終了する。
【０１４１】
時刻Ｔ１５０３から時刻Ｔ１５０４の間、直接制御パルスPCRをハイレベルに保つ。そして、各画素の制御切り替えスイッチ１１４がオンされた状態で、低ゲインである第２のゲインにより、浮遊拡散層ＦＤのリセットレベルである第２のリセット信号Ref2のＡＤ変換を行う。さらに、第３のメモリ１１８への書き込みをイネーブル状態にし、時刻Ｔ１５０３から時刻Ｔ１５０４の間に、参照信号RAMPとして、電圧がVrmaxから時間に比例して低下するランプ波を入力する。このランプ波の入力と同時に、カウンタ１２０でカウント値０からのアップカウントを行う。ランプ波の電圧が画素回路１００からの出力電圧Ｖpixを下回った瞬間、比較器１１１の出力COMPがハイレベルからローレベルに遷移する。比較器１１１の出力COMPのローレベルへの遷移を受け、その時点のカウンタ１２０のカウント値を、第２のリセット信号Ref2として第３のメモリ１１８に記憶させ、第３のメモリ１１８への書き込みをディセーブル状態にする。時刻Ｔ１５０４で、カウンタ１２０のカウント値を０にリセットする。
【０１４２】
時刻Ｔ１５０５で、参照信号RAMPを、ＡＤ変換回路の変換レンジの下限に相当する最大の入力電圧Ｖrmaxに設定する。時刻Ｔ１５０６で、直接制御パルスPCRをローレベルとし、制御切り替えスイッチ１１４をオフして、浮遊拡散層ＦＤから付加容量１０５を切り離し、画素ソースフォロワのゲインを第２のゲインに対して高ゲインである第１のゲインに設定する。
【０１４３】
時刻Ｔ１５０７から時刻Ｔ１５０８の間に、第１のゲインにより、浮遊拡散層ＦＤのリセットレベルである第１のリセット信号Ref1のＡＤ変換を行う。まず、第１のメモリ１１３ｎへの書き込みをイネーブル状態にする。そして、時刻Ｔ１５０７から時刻Ｔ１５０８の間に、参照信号RAMPとして、時刻Ｔ１５０３から時刻Ｔ１５０４に入力したものと同様のランプ波を入力するのと同時に、カウンタ１２０でカウント値０からのアップカウントを行う。ランプ波の電圧が画素回路１００からの出力電圧Ｖpixを下回った瞬間、比較器１１１の出力COMPがハイレベルからローレベルに遷移する。比較器１１１の出力COMPのローレベルへの遷移を受け、その時点のカウンタ１２０のカウント値を、リセット信号Refとして第１のメモリ１１３ｎに記憶させ、第１のメモリ１１３ｎへの書き込みをディセーブル状態にする。
【０１４４】
時刻Ｔ１５０９以降は、不図示ではあるが、図４の時刻Ｔ２１０から時刻Ｔ２１７までと同様の動作を行い、光信号SigのＡＤ変換を行う。その後、第１のメモリ１１３ｎに記憶された第１のリセット信号Ref1、第２のメモリ１１３ｓに記憶された光信号Sig、第３のメモリ１１８に記憶された第２のリセット信号Ref2を読み出す。また、ゲイン判定値GAINとして、ゲイン設定パルスPGAINのレベルがローレベルであれば０、ハイレベルであれば１を読出し、画素回路１００からの信号読出し動作を終了する。
【０１４５】
以上説明した画素回路１００からの信号読出し動作を、所望の画素数の信号を読み出すまで繰り返し、撮像素子１ｃからの一連の信号読出し動作とする。
【０１４６】
以上の読出し動作により、第１のゲインによる第１のリセット信号Ref1、および、第２のゲインによる第２のリセット信号Ref2の双方を得ることができる。
【０１４７】
次に、図１７を参照して、撮像素子１ｃから読み出した信号の補正処理について説明する。第４の実施形態の信号読出し動作によって読み出された光信号Sigは、画素毎に、それぞれ２種類の画素ソースフォロワのゲインのどちらかが設定されている。従って、第４の実施形態では、第１のゲイン及び第２のゲインのどちらが設定されていたかによって、光信号Sigから減算するリセット信号を、第１のリセット信号Ref1、第２のリセット信号Ref2の中から選択する。
【０１４８】
Ｓ４０１で、信号処理を行った画素数をカウントする不図示のカウンタのカウント値ｉを１にセットし、Ｓ４０２へ進む。Ｓ４０２で、ｉ番目の画素について、光信号Sig、リセット信号Ref1、リセット信号Ref2、ゲイン判定値GAINを取得し、Ｓ４０３へ進む。
【０１４９】
Ｓ４０３で、ゲイン判定値GAINが０であるかを判定する。０であれば画素ソースフォロワが高いゲインである第１のゲインＧ１に設定されたと判定してＳ４０４へ進み、０でなければ画素ソースフォロワが低いゲインである第２のゲインＧ２に設定されたと判定してＳ４０５へ進む。
【０１５０】
Ｓ４０４では、画素ソースフォロワが高いゲインである第１のゲインＧ１に設定されて読み出された光信号Sigに対して補正演算を行う。第１のゲインで読み出された第１のリセット信号Ref1を、光信号Sigから減算することで画素ソースフォロワのリセットレベルのばらつき成分を除去し、当該画素における補正後の信号Ｓとし、Ｓ４０６へ進む。
【０１５１】
Ｓ４０５では、画素ソースフォロワが低いゲインである第２のゲインに設定されて読み出された光信号Sigに対して補正演算を行う。第２のゲインで読み出された第２のリセット信号Ref2を、光信号Sigから減算することで画素ソースフォロワのリセットレベルのばらつき成分を除去する。その後、光信号Sigに対し第１のゲインＧ１と第２のゲインＧ２の比Ｇ１/Ｇ２を乗算することでゲイン補正を行うことで、当該画素における補正後の信号Ｓとし、Ｓ４０６へ進む。
【０１５２】
Ｓ４０６及びＳ４０７の動作は、第１の実施形態において図５のＳ１０６及びＳ１０７で説明した動作と同様であるため、説明を省略する。
【０１５３】
以上のような補正処理を行うことで、画素ソースフォロワのゲインが各々設定された各画素の光信号Sigから、撮像素子１ｃ及び信号処理部２でかかる総ゲインの等しい信号Ｓを得ることができる。このようにして得た各画素の信号Ｓを用いて、１フレームの画像信号を生成すればよい。
【０１５４】
上記の通り第４の実施形態では、画素回路内に設けた増幅手段によって、画素ソースフォロワのゲインを画素毎に設定可能な構成とし、設定可能な各ゲインで画素ソースフォロワのリセットレベルを読み出すようにした。これにより、信号レベルに応じて独立してゲインが設定された各画素の信号に対し、精度の高いリセットレベルの補正を行うことが可能となり、ノイズをさらに抑圧可能にした固体撮像素子を提供可能である。
【０１５５】
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。
【０１５６】
例えば、第２〜第４の実施形態については、上述した第１の実施形態の変形例と同様の変形が可能である。
【符号の説明】
【０１５７】
１，１ａ，１ｂ，１ｃ：撮像素子、２：信号処理部、３：全体制御・演算部、１００，１００ａ，１００ｂ：画素回路、１１０，１１０ａ，１１０ｂ，１１０ｃ：列回路、１０３：増幅トランジスタ、１０４：容量付加スイッチ、１０５：付加容量、１１１：比較器、１１２：ゲーテッド・ラッチ回路、１１３ｎ：第１のメモリ、１１３ｓ：第２のメモリ、１１３ｇ，１１８：第３のメモリ、１１４：制御切り替えスイッチ、１２０，１２０ｂ：カウンタ、ＦＤ：浮遊拡散層、Ｉ：電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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