(57)【要約】【課題】高耐圧素子で構成されたコンパレーターを用いることなく、回路面積の増大を抑制しながら、出力トランジスターが接続された出力ノードにおける電位の異常を検出することができるスイッチングレギュレーター制御回路を提供する。【解決手段】この回路は、第１の電源ノードと出力ノードとの間に接続されてスイッチング動作を行う出力トランジスターと、出力トランジスターをオン状態又はオフ状態に制御するプリドライバーと、出力ノードと第２の電源ノードとの間に直列接続されたスイッチ回路及び少なくとも１つの抵抗と、基準電位が印加される第１の入力端子、及び、少なくともスイッチ回路を介して出力ノードに接続された第２の入力端子を有し、基準電位と第２の入力端子に印加される電位とを比較して、出力ノードの電位が所定の電位に達しているか否かを示す比較信号を生成するコンパレーターとを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電源電位が供給される第１の電源ノードと出力ノードとの間に接続され、インダクターに供給するための電流を前記出力ノードに出力する出力トランジスターと、
前記出力トランジスターをオン状態又はオフ状態に制御するプリドライバーと、
前記出力ノードと前記第１の電源電位よりも低電位の第２の電源電位が供給される第２の電源ノードとの間に直列接続されたスイッチ回路及び少なくとも１つの抵抗と、
基準電位が印加される第１の入力端子、及び、少なくとも前記スイッチ回路を介して前記出力ノードに接続された第２の入力端子を有し、前記基準電位と前記第２の入力端子に印加される電位とを比較することにより、前記出力ノードの電位が所定の電位に達しているか否かを示す比較信号を生成するコンパレーターと、
を備えるスイッチングレギュレーター制御回路。
【請求項２】
前記出力ノードの電位が前記所定の電位に達していないことを前記比較信号が所定のタイミング及び所定の回数で示す場合に、前記出力トランジスターをオフ状態に維持するように前記プリドライバーを制御する制御回路をさらに備える、請求項１記載のスイッチングレギュレーター制御回路。
【請求項３】
前記スイッチ回路が、前記プリドライバーから前記出力トランジスターに供給される駆動信号に従って、前記出力トランジスターがオン状態になるタイミングに同期してオン状態となる、請求項１又は２記載のスイッチングレギュレーター制御回路。
【請求項４】
前記少なくとも１つの抵抗が、
前記出力ノードと前記コンパレーターの第２の入力端子との間に前記スイッチ回路と直列に接続された第１の抵抗と、
前記コンパレーターの第２の入力端子と前記第２の電源ノードとの間に接続された第２の抵抗と、
を含み、前記第１の抵抗の抵抗値が、前記第２の抵抗の抵抗値よりも大きい、請求項１〜３のいずれか１項記載のスイッチングレギュレーター制御回路。
【請求項５】
前記スイッチ回路が、Ｐチャネルトランジスターで構成され、前記出力トランジスターが、前記スイッチ回路を構成するＰチャネルトランジスターよりも大きいサイズを有するＰチャネルトランジスターで構成される、請求項１〜４のいずれか１項記載のスイッチングレギュレーター制御回路。
【請求項６】
前記基準電位が印加される第１の入力端子、及び、一端が前記出力ノードに接続された前記インダクターの他端の電位を分圧して得られる電位が印加される第２の入力端子を有する差動アンプをさらに備える、請求項１〜５のいずれか１項記載のスイッチングレギュレーター制御回路。
【請求項７】
請求項１〜６のいずれか１項記載のスイッチングレギュレーター制御回路と、
前記出力ノードに接続された一端を有する前記インダクターと、
前記インダクターの他端と前記第２の電源ノードとの間に接続されたキャパシターと、
を備えるスイッチングレギュレーター。
【請求項８】
請求項１〜６のいずれか１項記載のスイッチングレギュレーター制御回路と、
モーターを駆動する駆動回路と、
を備える半導体装置。
【請求項９】
請求項８記載の半導体装置と、
前記モーターと、
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電圧を降圧又は昇圧するスイッチングレギュレーター、及び、その一部を構成するスイッチングレギュレーター制御回路に関する。さらに、本発明は、そのようなスイッチングレギュレーター制御回路を内蔵した半導体装置、及び、そのような半導体装置を用いた電子機器等に関する。
【背景技術】
【０００２】
例えば、一部の回路が半導体装置（ＩＣ）に内蔵されたスイッチングレギュレーターにおいては、駆動信号に従ってスイッチング動作を行う出力トランジスターが接続された出力ノードに、インダクターやキャパシター等の周辺部品が外付けされて、負荷に供給される出力電圧が平滑化される。
【０００３】
そのようなスイッチングレギュレーターにおいて、出力トランジスターの故障や周辺部品の実装不良等によって回路のショートやオープン等の異常状態が発生した場合に、出力トランジスターや周辺部品を保護する必要がある。
【０００４】
従来より、スイッチングレギュレーターには、異常状態に対する保護機能として、過電流検出回路や出力低電圧検出回路を搭載することが一般的である。過電流検出回路は、出力トランジスターに流れる電流が設定値を越えたときに、駆動信号がリセットされるようにして出力トランジスターを強制的にオフ状態とする。しかしながら、出力トランジスターは、駆動信号の次の周期において再びオン状態となって、スイッチング動作を繰り返すことになる。
【０００５】
また、出力低電圧検出回路は、平滑化された出力電圧が設定値よりも低下したときに、出力トランジスターのスイッチング動作を停止させる。しかしながら、回路のショートやオープン等の異常状態が発生しても、平滑用のインダクターやキャパシター等の影響によって出力電圧の変動は遅延して生じるので、保護動作も遅延することになる。関連する技術として、特許文献１に開示される技術が知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−３４３８４号公報（段落００３１−００３２、００６２−００６４、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１の図１に示されているスイッチングレギュレーターの異常保護回路６は、スイッチ６１と、抵抗６２と、コンパレーター６３と、直流電圧源６４と、コンパレーター６５と、直流電圧源６６と、タイマーラッチ回路６７とを有している。スイッチ６１の一端は、出力回路３のスイッチ電圧出力端に接続されている。コンパレーター６３の反転入力端（−）は、スイッチ６１の他端に接続される一方、抵抗６２を介して高電位側の電源電位Ｖｃｃの印加端にも接続されている。
【０００８】
従って、スイッチ６１がオフしている間に、コンパレーター６３の反転入力端（−）には、高電位側の電源電位Ｖｃｃが印加される。そのため、高い電源電圧が用いられるシステムにおいては、コンパレーターを高耐圧素子で構成する必要があり、回路面積（チップサイズ）が大きくなってしまう。
【０００９】
そこで、上記の点に鑑み、本発明の第１の目的は、高耐圧素子で構成されたコンパレーターを用いることなく、回路面積の増大を抑制しながら、出力トランジスターが接続された出力ノードにおける電位の異常を検出することができるスイッチングレギュレーター制御回路を提供することである。
【００１０】
また、本発明の第２の目的は、そのようなスイッチングレギュレーター制御回路を用いて、出力トランジスターや周辺部品を早い段階で確実に保護することが可能なスイッチングレギュレーターを提供することである。さらに、本発明の第３の目的は、そのようなスイッチングレギュレーター制御回路を内蔵した半導体装置、及び、そのような半導体装置を用いた電子機器等を提供することである。
【課題を解決するための手段】
【００１１】
以上の課題の少なくとも一部を解決するために、本発明の第１の観点に係るスイッチングレギュレーター制御回路は、第１の電源電位が供給される第１の電源ノードと出力ノードとの間に接続され、インダクターに供給するための電流を出力ノードに出力する出力トランジスターと、出力トランジスターをオン状態又はオフ状態に制御するプリドライバーと、出力ノードと第１の電源電位よりも低電位の第２の電源電位が供給される第２の電源ノードとの間に直列接続されたスイッチ回路及び少なくとも１つの抵抗と、基準電位が印加される第１の入力端子、及び、少なくともスイッチ回路を介して出力ノードに接続された第２の入力端子を有し、基準電位と第２の入力端子に印加される電位とを比較することにより、出力ノードの電位が所定の電位に達しているか否かを示す比較信号を生成するコンパレーターとを備える。
【００１２】
本発明の第１の観点によれば、出力ノードと低電位側の第２の電源ノードとの間にスイッチ回路及び少なくとも１つの抵抗が直列接続されて、コンパレーターが、それらによって分圧された電位を基準電位と比較することにより、出力ノードの電位が所定の電位に達しているか否かを示す比較信号を生成する。従って、コンパレーターに高電位側の第１の電源電位が印加されることがないので、高耐圧素子で構成されたコンパレーターを用いることなく、回路面積の増大を抑制しながら、出力トランジスターが接続された出力ノードにおける電位の異常を検出することができる。
【００１３】
このスイッチングレギュレーター制御回路は、出力ノードの電位が所定の電位に達していないことを比較信号が所定のタイミング及び所定の回数で示す場合に、出力トランジスターをオフ状態に維持するようにプリドライバーを制御する制御回路をさらに備えるようにしても良い。それにより、比較信号に基づいて出力ノードの電位が異常と判定されたときに、出力トランジスターのスイッチング動作を停止させることができる。
【００１４】
ここで、スイッチ回路が、プリドライバーから出力トランジスターに供給される駆動信号に従って、出力トランジスターがオン状態になるタイミングに同期してオン状態となるようにしても良い。それにより、出力トランジスターがオフ状態になるとスイッチ回路もオフ状態となるので、インダクターに蓄積されたエネルギーによる電流回生が終了した後に、逆方向電流が第２の電源ノードに流れ込むことによる効率の低下を防止することができる。
【００１５】
また、上記少なくとも１つの抵抗が、出力ノードとコンパレーターの第２の入力端子との間にスイッチ回路と直列に接続された第１の抵抗と、コンパレーターの第２の入力端子と第２の電源ノードとの間に接続された第２の抵抗とを含み、第１の抵抗の抵抗値が、第２の抵抗の抵抗値よりも大きくても良い。それにより、コンパレーターの第２の入力端子に印加される電位を下げることができる。
【００１６】
さらに、スイッチ回路が、Ｐチャネルトランジスターで構成され、出力トランジスターが、スイッチ回路を構成するＰチャネルトランジスターよりも大きいサイズを有するＰチャネルトランジスターで構成されても良い。それにより、出力トランジスターのオン抵抗を小さくして、インダクターに供給できる電流を増やしたり、又は、スイッチ回路のオン抵抗を大きくして、出力ノードとコンパレーターの第２の入力端子との間の抵抗値を稼ぐことができる。
【００１７】
スイッチングレギュレーター制御回路は、基準電位が印加される第１の入力端子、及び、一端が出力ノードに接続されたインダクターの他端の電位を分圧して得られる電位が印加される第２の入力端子を有する差動アンプをさらに備えるようにしても良い。このように、差動アンプとコンパレーターとにおいて基準電位を共用することにより、回路面積の増大を抑制することができる。
【００１８】
本発明の第２の観点に係るスイッチングレギュレーターは、上記いずれかのスイッチングレギュレーター制御回路と、出力ノードに接続された一端を有するインダクターと、インダクターの他端と第２の電源ノードとの間に接続されたキャパシターとを備える。本発明の第２の観点によれば、回路面積の増大を抑制しながら出力ノードにおける電位の異常を検出することができるスイッチングレギュレーター制御回路を用いて、出力トランジスターや周辺部品を早い段階で確実に保護することが可能なスイッチングレギュレーターを提供することができる。
【００１９】
本発明の第３の観点に係る半導体装置は、上記いずれかのスイッチングレギュレーター制御回路と、モーターを駆動する駆動回路とを備える。本発明の第３の観点によれば、回路面積の増大を抑制しながら出力ノードにおける電位の異常を検出することができるスイッチングレギュレーター制御回路を、モーターを駆動する駆動回路と組み合わせることにより、モーター駆動用の電源電圧を降圧して制御回路等に供給することが可能な集積度及び信頼性の高い半導体装置を提供することができる。
【００２０】
本発明の第４の観点に係る電子機器は、本発明の第３の観点に係る半導体装置と、モーターとを備える。本発明の第４の観点によれば、モーター駆動用の電源電圧を降圧して制御回路等に供給することが可能な集積度及び信頼性の高い半導体装置を用いて、コンパクトで信頼性の高い電子機器を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態に係るスイッチングレギュレーターを示す回路図。
【図２】図１に示すスイッチングレギュレーターの動作を説明するための波形図。
【図３】本発明の一実施形態に係る電子機器の一部の構成例を示す回路図。
【発明を実施するための形態】
【００２２】
以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
＜スイッチングレギュレーターの構成＞
図１は、本発明の一実施形態に係るスイッチングレギュレーターの構成例を示す回路図である。このスイッチングレギュレーターは、本発明の一実施形態に係るスイッチングレギュレーター制御回路１１０を含んでいる。なお、図１に示す構成要素の一部を省略又は変更しても良いし、あるいは、図１に示す構成要素に他の構成要素を付加しても良い。
【００２３】
図１に示すように、スイッチングレギュレーター制御回路１１０は、発振回路１０と、制御回路２０と、プリドライバー３０と、過電流検出回路４０と、スロープ信号生成回路５０と、基準電位生成回路６０と、差動アンプ７１と、コンパレーター７２と、出力低電圧検出回路８０と、スイッチング電位検出回路９０と、出力トランジスターＱＰ１と、保護トランジスターＱＮ１とを含んでいる。
【００２４】
また、スイッチングレギュレーター制御回路１１０は、第１の電源電位ＶＤＤ（例えば、４２Ｖ）が供給される第１の電源ノードＮ１と、第１の電源電位ＶＤＤよりも低電位の第２の電源電位ＶＳＳ（例えば、０Ｖ）が供給される第２の電源ノードＮ２と、出力ノードＮ３と、帰還ノードＮ４とを有している。
【００２５】
ここで、スイッチングレギュレーター制御回路１１０の構成要素の内の少なくとも一部が、半導体装置（ＩＣ）に内蔵されても良い。ＩＣは、例えば、シリコン基板に回路が形成されたＩＣチップをパッケージに収納することによって構成される。その場合に、スイッチングレギュレーター制御回路１１０のノードＮ１〜Ｎ４は、ＩＣチップのパッド（端子）、又は、パッケージに設けられたピン（端子）に相当する。
【００２６】
スイッチングレギュレーターは、ダイオードＤ１と、インダクターＬ１と、キャパシターＣ１と、抵抗Ｒ３及びＲ４とをさらに含んでいる。ダイオードＤ１としては、例えば、通常のＰＮ接合ダイオードに比べて順方向電圧が低くスイッチング速度が速いショットキーバリアダイオードが用いられる。ダイオードＤ１は、出力ノードＮ３に接続されたカソードと、第２の電源ノードＮ２に接続されたアノードとを有している。
【００２７】
インダクターＬ１は、出力ノードＮ３に接続された一端と、接続ノードＮ５に接続された他端とを有している。キャパシターＣ１は、インダクターＬ１の他端（接続ノードＮ５）と第２の電源ノードＮ２との間に接続されている。抵抗Ｒ３及びＲ４は、接続ノードＮ５と第２の電源ノードＮ２との間に直列接続されて、分圧回路を構成している。
【００２８】
スイッチングレギュレーター制御回路１１０において、出力トランジスターＱＰ１は、第１の電源ノードＮ１と出力ノードＮ３との間に接続されている。例えば、出力トランジスターＱＰ１は、第１の電源ノードＮ１に接続されたソースと、出力ノードＮ３に接続されたドレインと、プリドライバー３０に接続されたゲートとを有するＰチャネルＭＯＳトランジスターで構成される。
【００２９】
また、出力ノードＮ３と第２の電源ノードＮ２との間には、ＥＳＤ（静電気放電）保護回路として、保護トランジスターＱＮ１が接続されている。例えば、保護トランジスターＱＮ１は、出力ノードＮ３に接続されたドレインと、第２の電源ノードＮ２に接続されたソース及びゲートとを有するＮチャネルＭＯＳトランジスターで構成される。
【００３０】
発振回路１０は、例えば、ＣＲ発振回路等で構成され、発振動作を行うことにより、所定の周波数を有するクロック信号ＣＬＫを生成する。制御回路２０は、クロック信号ＣＬＫに同期して制御信号ＳＣを生成する。プリドライバー３０は、制御信号ＳＣに基づいて駆動信号ＨＧを生成し、出力トランジスターＱＰ１のゲートに駆動信号ＨＧを供給することにより、出力トランジスターＱＰ１をオン状態又はオフ状態に制御する。
【００３１】
出力トランジスターＱＰ１は、駆動信号ＨＧに従ってスイッチング動作を行うことにより、インダクターＬ１に供給するための電流を出力ノードＮ３に出力する。それにより、出力ノードＮ３に接続されたインダクターＬ１に、出力トランジスターＱＰ１から出力される電流が流れる。キャパシターＣ１は、インダクターＬ１から供給される電荷を蓄積することにより、平滑化された出力電位ＶＯＵＴを生成する。出力電位ＶＯＵＴは、接続ノードＮ５と第２の電源ノードＮ２との間に接続される負荷回路に供給される。
【００３２】
抵抗Ｒ３及びＲ４で構成される分圧回路は、スイッチングレギュレーターの出力電圧（ＶＯＵＴ−ＶＳＳ）を分圧して、帰還電位（フィードバック電位）ＶＦＢを生成する。帰還電位ＶＦＢは、スイッチングレギュレーター制御回路１１０の帰還ノードＮ４に供給される。
【００３３】
過電流検出回路４０は、例えば、出力トランジスターＱＰ１に並列接続されており、出力トランジスターＱＰ１のソース・ドレイン間の電圧に基づいて、出力トランジスターＱＰ１に流れる電流を検出する。あるいは、過電流検出回路４０は、第１の電源ノードＮ１と出力トランジスターＱＰ１のソースとの間に接続されても良い。
【００３４】
スロープ信号生成回路５０は、発振回路１０から供給されるクロック信号ＣＬＫに同期して、過電流検出回路４０の電流検出結果に応じて傾きが変化するスロープ信号ＳＬＰを生成する。出力トランジスターＱＰ１に流れる電流が大きくなれば、スロープ信号ＳＬＰの電位が上昇する。
【００３５】
基準電位生成回路６０は、例えば、バンドギャップリファレンス回路等を含み、基準電位ＶＲＥＦを生成する。差動アンプ７１は、基準電位ＶＲＥＦが印加される第１の入力端子、及び、一端が出力ノードＮ３に接続されたインダクターＬ１の他端（接続ノードＮ５）の出力電位ＶＯＵＴを分圧して得られる帰還電位ＶＦＢが印加される第２の入力端子を有している。差動アンプ７１は、基準電位ＶＲＥＦと帰還電位ＶＦＢとの差を所定の増幅率で増幅して、誤差信号ＥＲＲを生成する。
【００３６】
コンパレーター７２は、差動アンプ７１から出力される誤差信号ＥＲＲの電位とスロープ信号生成回路５０から出力されるスロープ信号ＳＬＰの電位とを比較して、比較結果を表す比較結果信号Ｃ０を生成する。図１に示す例においては、誤差信号ＥＲＲの電位がスロープ信号ＳＬＰの電位よりも高いときに比較結果信号Ｃ０がハイレベルになり、誤差信号ＥＲＲの電位がスロープ信号ＳＬＰの電位よりも低いときに比較結果信号Ｃ０がローレベルになる。
【００３７】
制御回路２０は、例えば、ＲＳ型フリップフロップ等を含む論理回路で構成される。制御回路２０は、発振回路１０から出力されるクロック信号ＣＬＫに従って制御信号ＳＣを活性化し、コンパレーター７２から出力される比較結果信号Ｃ０に従ってパルス幅変調（ＰＷＭ）を行うことにより、パルス幅が変調された制御信号ＳＣを生成する。
【００３８】
プリドライバー３０は、例えば、レベルシフター等を含み、制御回路２０から出力される制御信号ＳＣに基づいて駆動信号ＨＧを生成する。例えば、クロック信号ＣＬＫの立ち上がりに同期して、制御信号ＳＣがアクティブにセットされる。制御信号ＳＣがアクティブのときには、駆動信号ＨＧがローレベルになって、出力トランジスターＱＰ１がオン状態となる。それにより、スロープ信号ＳＬＰの電位が徐々に上昇する。
【００３９】
また、接続ノードＮ５における出力電位ＶＯＵＴが低ければ、誤差信号ＥＲＲの電位は高くなっている。スロープ信号ＳＬＰの電位が誤差信号ＥＲＲの電位よりも低い期間においては、比較結果信号Ｃ０がハイレベルになって、制御信号ＳＣがアクティブに維持される。接続ノードＮ５における出力電位ＶＯＵＴが高くなると、誤差信号ＥＲＲの電位は低くなる。
【００４０】
その後、スロープ信号ＳＬＰの電位が誤差信号ＥＲＲの電位よりも高くなると、比較結果信号Ｃ０がローレベルになって、制御信号ＳＣが非アクティブにリセットされる。制御信号ＳＣが非アクティブのときには、駆動信号ＨＧがハイレベルになって、出力トランジスターＱＰ１がオフ状態となる。次に、クロック信号ＣＬＫが立ち上がると、以上の周期が繰り返される。
【００４１】
出力トランジスターＱＰ１がオン状態である期間においては、出力ノードＮ３の電位ＶＳＷが第１の電源電位ＶＤＤ付近まで上昇して、出力トランジスターＱＰ１からインダクターＬ１に電流が流れるので、インダクターＬ１において電気エネルギーが磁気エネルギーに変換されて蓄積される。
【００４２】
出力トランジスターＱＰ１がオフ状態である期間においては、インダクターＬ１に蓄積された磁気エネルギーが電気エネルギーとしてダイオードＤ１及び負荷回路等を介して放電される。それにより、出力ノードＮ３の電位ＶＳＷは、第２の電源電位ＶＳＳからダイオードＤ１の順方向電圧（例えば、０．２Ｖ〜０．４Ｖ）だけ下がった電位となる。
【００４３】
それにより、電源電圧（ＶＤＤ−ＶＳＳ）が降圧されて、接続ノードＮ５と第２の電源ノードＮ２との間にスイッチングレギュレーターの出力電圧（ＶＯＵＴ−ＶＳＳ）が生成される。スイッチングレギュレーターの出力電圧（ＶＯＵＴ−ＶＳＳ）は、制御信号ＳＣのデューティー比によって制御される。
【００４４】
＜スイッチング電位検出回路＞
図１に示すスイッチングレギュレーターにおいて、出力トランジスターＱＰ１の故障やインダクターＬ１又はキャパシターＣ１等の周辺部品の実装不良等によって回路のショートやオープン等の異常状態が発生した場合に、出力トランジスターＱＰ１や周辺部品を保護する必要がある。
【００４５】
そのような事態を防止するために、過電流検出回路４０及び出力低電圧検出回路８０が設けられている。過電流検出回路４０は、出力トランジスターＱＰ１に流れる過電流を検出する。即ち、出力トランジスターＱＰ１に流れる電流が設定値を越えたときに、過電流検出回路４０の電流検出結果に応じてスロープ信号ＳＬＰの電位が誤差信号ＥＲＲの電位よりも高くなり、比較結果信号Ｃ０がローレベルになる。それにより、制御信号ＳＣが非アクティブにリセットされて、出力トランジスターＱＰ１がオフ状態となる。しかしながら、出力トランジスターＱＰ１は、制御信号ＳＣの次の周期において再びオン状態となって、スイッチング動作を繰り返すことになる。
【００４６】
また、出力低電圧検出回路８０は、帰還ノードＮ４に供給される帰還電位ＶＦＢに基づいて、平滑化された出力電圧（ＶＯＵＴ−ＶＳＳ）が設定値よりも低下したときに、アクティブの低電圧検出信号ＵＶＬＯを制御回路２０に出力する。それにより、制御信号ＳＣが非アクティブに維持されて、出力トランジスターＱＰ１がスイッチング動作を停止する。しかしながら、回路のショートやオープン等の異常状態が発生しても、平滑用のインダクターＬ１やキャパシターＣ１等の影響によって出力電圧（ＶＯＵＴ−ＶＳＳ）の変動は遅延して生じるので、保護動作も遅延することになる。
【００４７】
そこで、本実施形態においては、接続ノードＮ５よりも手前の出力ノードＮ３の電位（スイッチング電位）ＶＳＷの異常を検出するスイッチング電位検出回路９０が設けられている。スイッチング電位検出回路９０は、出力ノードＮ３と第２の電源ノードＮ２との間に直列接続されたスイッチ回路Ｓ１及び少なくとも１つの抵抗と、基準電位生成回路６０によって生成される基準電位ＶＲＥＦが印加される第１の入力端子、及び、少なくともスイッチ回路Ｓ１を介して出力ノードＮ３に接続された第２の入力端子を有するコンパレーター９１とを含んでいる。
【００４８】
コンパレーター９１は、基準電位ＶＲＥＦと第２の入力端子に印加される電位ＤＳＷとを比較することにより、出力ノードＮ３の電位ＶＳＷが所定の電位に達しているか否かを示す比較信号Ｃ１を生成する。このように、差動アンプ７１とコンパレーター９１とにおいて、基準電位生成回路６０によって生成される基準電位ＶＲＥＦを共用することにより、回路面積の増大を抑制することができる。
【００４９】
図１に示す例においては、少なくとも１つの抵抗として、出力ノードＮ３とコンパレーター９１の第２の入力端子との間にスイッチ回路Ｓ１と直列に接続された第１の抵抗Ｒ１と、コンパレーター９１の第２の入力端子と第２の電源ノードＮ２との間に接続された第２の抵抗Ｒ２とが設けられている。スイッチ回路Ｓ１と第１の抵抗Ｒ１との接続順序は、図１に示すのと逆でも良い。
【００５０】
第１の抵抗Ｒ１及び第２の抵抗Ｒ２は、出力ノードＮ３と第２の電源ノードＮ２との間の電圧（ＶＳＷ−ＶＳＳ）を分圧する分圧回路を構成する。なお、スイッチ回路Ｓ１がある程度の値のオン抵抗Ｒ０を有する場合には、抵抗Ｒ１を省略しても分圧回路が構成される。スイッチ回路Ｓ１がオン状態のときに、コンパレーター９１の第２の入力端子に印加される電位ＤＳＷは、次式（１）で表わされる。
ＤＳＷ＝ＶＳＷ・Ｒ２／（Ｒ０＋Ｒ１＋Ｒ２）  ・・・（１）
【００５１】
ここで、第１の抵抗Ｒ１の抵抗値が、第２の抵抗Ｒ２の抵抗値よりも大きいことが望ましい。それにより、コンパレーター９１の第２の入力端子に印加される電位ＤＳＷを下げることができる。例えば、第１の電源電位ＶＤＤが４２Ｖで、第２の電源電位ＶＳＳが０Ｖである場合に、コンパレーター９１の第２の入力端子に印加される電位ＤＳＷは、５Ｖ又は３．３Ｖ以下であることが望ましい。
【００５２】
スイッチ回路Ｓ１は、例えば、ＰチャネルＭＯＳトランジスターで構成される。その場合に、出力トランジスターＱＰ１が、スイッチ回路Ｓ１を構成するＰチャネルトランジスターよりも大きいサイズ（例えば、チャネル幅）を有するＰチャネルトランジスターで構成されても良い。それにより、出力トランジスターＱＰ１のオン抵抗を小さくして、インダクターＬ１に供給できる電流を増やしたり、又は、スイッチ回路Ｓ１のオン抵抗Ｒ０を大きくして、出力ノードＮ３とコンパレーター９１の第２の入力端子との間の抵抗値を稼ぐことができる。
【００５３】
図１に示す例においては、スイッチ回路Ｓ１が、プリドライバー３０から出力トランジスターＱＰ１に供給される駆動信号ＨＧに従って、出力トランジスターＱＰ１がオン状態になるタイミングに同期してオン状態となる。それにより、出力トランジスターＱＰ１がオフ状態になるとスイッチ回路Ｓ１もオフ状態となるので、インダクターＬ１に蓄積されたエネルギーによる電流回生が終了した後に、逆方向電流が接続ノードＮ５からインダクターＬ１を介して第２の電源ノードＮ２に流れ込むことによる効率の低下を防止することができる。
【００５４】
あるいは、駆動信号ＨＧを遅延させてスイッチ回路Ｓ１に供給することにより、スイッチ回路Ｓ１が、出力トランジスターＱＰ１がオン状態になるよりも遅れてオン状態となるようにしても良い。その場合には、出力トランジスターＱＰ１がオン状態になる際に出力ノードＮ３にスパイク電圧が発生しても、スパイク電圧によってコンパレーター９１が誤検出することを防止したり、コンパレーター９１をスパイク電圧から保護したりすることができる。
【００５５】
制御回路２０は、出力ノードＮ３の電位ＶＳＷが所定の電位に達していないことを比較信号Ｃ１が所定のタイミング及び所定の回数で示す場合に、出力トランジスターＱＰ１をオフ状態に維持するようにプリドライバーを制御する。それにより、比較信号Ｃ１に基づいて出力ノードＮ３の電位ＶＳＷが異常と判定されたときに、出力トランジスターＱＰ１のスイッチング動作を停止させることができる。
【００５６】
＜スイッチングレギュレーターの動作＞
図２は、図１に示すスイッチングレギュレーターの動作を説明するための波形図である。正常状態では、出力ノードＮ３の電位ＶＳＷは、出力トランジスターＱＰ１がオン状態である期間において、第１の電源電位ＶＤＤ付近まで上昇し、出力トランジスターＱＰ１がオフ状態である期間において、インダクターＬ１に流れる回生電流によって第２の電源電位ＶＳＳよりも下降してから、時間の経過と共に第２の電源電位ＶＳＳに近接する。
【００５７】
スイッチング電位検出回路９０において、コンパレーター９１の第２の入力端子に印加される電位ＤＳＷは、スイッチ回路Ｓ１がオン状態のときに、出力ノードＮ３の電位ＶＳＷを分圧したものとなる。正常状態では、電位ＤＳＷは、出力トランジスターＱＰ１及びスイッチ回路Ｓ１がオン状態である期間において、基準電位ＶＲＥＦよりも高くなり、出力トランジスターＱＰ１又はスイッチ回路Ｓ１がオフ状態である期間において、基準電位ＶＲＥＦよりも低くなる。
【００５８】
コンパレーター９１は、基準電位ＶＲＥＦと第２の入力端子に印加される電位ＤＳＷとの比較結果を表す比較信号Ｃ１を生成する。比較信号Ｃ１は、電位ＤＳＷが基準電位ＶＲＥＦよりも低いときにハイレベルとなり、電位ＤＳＷが基準電位ＶＲＥＦよりも高いときにローレベルとなる。
【００５９】
出力トランジスターＱＰ１の故障やインダクターＬ１又はキャパシターＣ１等の周辺部品の実装不良等によって回路のショートやオープン等の異常状態が発生すると、出力トランジスターＱＰ１がオン状態になっても、出力ノードＮ３の電位ＶＳＷは、所定の電位まで上昇しなくなる。
【００６０】
従って、コンパレーター９１の第２の入力端子に印加される電位ＤＳＷも、基準電位ＶＲＥＦまで上昇しなくなる。その結果、コンパレーター９１は、比較信号Ｃ１をハイレベルに維持する。ここで、所定の電位は、正常状態において最大出力電流負荷時における出力ノードＮ３の電位ＶＳＷよりも低い電位に設定しても良い。
【００６１】
制御回路２０は、例えば、Ｄ型フリップフロップを含んでおり、制御信号ＳＣ又は駆動信号ＨＧに同期したクロック信号の立ち上がりのタイミング（所定のタイミング）Ｔ１、Ｔ２、・・・において比較信号Ｃ１をラッチすることにより、異常状態検出信号ＤＥＴを生成する。
【００６２】
図２に示す例では、タイミングＴ３及びＴ４において、出力ノードＮ３の電位ＶＳＷが所定の電位に達していないことを比較信号Ｃ１が示しており、異常状態検出信号ＤＥＴがハイレベルに活性化される。また、制御回路２０は、クロック信号の立ち下がりのタイミングにおいて、異常状態検出信号ＤＥＴをローレベルにリセットする。
【００６３】
ここで、比較信号Ｃ１をラッチするタイミングＴ１、Ｔ２、・・・は、出力トランジスターＱＰ１及びスイッチ回路Ｓ１がオン状態である期間内に設定する必要があり、また、出力ノードＮ３の電位ＶＳＷが安定した後であることが望ましい。例えば、比較信号Ｃ１をラッチするタイミングＴ１、Ｔ２、・・・は、出力トランジスターＱＰ１がオフ状態になるタイミングの直前に設定されても良い。
【００６４】
このように、出力ノードＮ３の電位ＶＳＷが所定の電位に達していないことを比較信号Ｃ１が所定のタイミングで示すと、異常状態検出信号ＤＥＴがハイレベルに活性化される。制御回路２０は、異常状態検出信号ＤＥＴが活性化された回数が所定の回数に達したときに、異常状態が発生したと判定して、出力トランジスターＱＰ１をオフ状態に維持してスイッチング動作を停止させる保護動作を行う。
【００６５】
所定の回数が「１」である場合には、制御回路２０は、異常状態検出信号ＤＥＴが活性化されると直ちに保護動作を行う。その場合には、異常状態の発生に対応して迅速な保護動作を行うことができる。一方、所定の回数が「１」よりも大きい整数である場合には、制御回路２０に設けられたカウンターが、異常状態検出信号ＤＥＴが活性化された回数をカウントしてカウント値を生成する。制御回路２０は、カウント値によって表される検出回数が所定の回数に達すると保護動作を行う。その場合には、誤検出を防止してさらに確実な保護動作を行うことができる。
【００６６】
以上説明したように、本実施形態に係るスイッチングレギュレーター制御回路１１０においては、出力ノードＮ３と低電位側の第２の電源ノードＮ２との間にスイッチ回路Ｓ１及び少なくとも１つの抵抗が直列接続されて、コンパレーター９１が、それらによって分圧された電位ＤＳＷを基準電位ＶＲＥＦと比較することにより、出力ノードＮ３の電位ＶＳＷが所定の電位に達しているか否かを示す比較信号Ｃ１を生成する。
【００６７】
従って、コンパレーター９１に高電位側の第１の電源電位ＶＤＤが印加されることがないので、高耐圧素子で構成されたコンパレーターを用いることなく、回路面積の増大を抑制しながら、出力トランジスターＱＰ１が接続された出力ノードＮ３における電位ＶＳＷの異常を検出することができる。さらに、そのようなスイッチングレギュレーター制御回路１１０を用いて、出力トランジスターＱＰ１や周辺部品を早い段階で確実に保護することが可能なスイッチングレギュレーターを提供することができる。
【００６８】
＜スイッチングレギュレーターの変形例＞
図１に示すスイッチングレギュレーターにおいて、ダイオードＤ１の替りに、出力ノードＮ３と第２の電源ノードＮ２との間に接続された第２の出力トランジスターと、第２の出力トランジスターに駆動信号を供給する第２のプリドライバーとを設けても良い。
【００６９】
例えば、第２の出力トランジスターは、出力ノードＮ３に接続されたドレインと、第２の電源ノードＮ２に接続されたソースと、第２のプリドライバーに接続されたゲートとを有するＮチャネルＭＯＳトランジスターで構成される。出力トランジスターＱＰ１と第２の出力トランジスターとが交互にオン状態となることにより、出力ノードＮ３において、図２に示すのと同様の電位ＶＳＷが生成される。
【００７０】
＜半導体装置及び電子機器＞
次に、本発明の一実施形態に係るスイッチングレギュレーター制御回路を内蔵した半導体装置、及び、そのような半導体装置を用いた電子機器について説明する。電子機器としては、モーターを備えるプリンター、スキャナー、プロジェクター等が該当するが、以下においては、一例として、プリンターについて説明する。
【００７１】
図３は、本発明の一実施形態に係る電子機器の一部の構成例を示す回路図である。図３に示すように、この電子機器は、本発明の一実施形態に係る半導体装置（モータードライバーＩＣ）１００と、少なくとも１つのモーター２０１又は２０２と、電源回路３００と、ＳｏＣ（System on a Chip）４００と、アナログ回路ＩＣ５００とを含んでいる。なお、図３に示す構成要素の一部を省略又は変更しても良いし、あるいは、図３に示す構成要素に他の構成要素を付加しても良い。
【００７２】
半導体装置１００は、図１に示すスイッチングレギュレーター制御回路１１０を内蔵している。スイッチングレギュレーター制御回路１１０には、ダイオードＤ１、インダクターＬ１、キャパシターＣ１、及び、抵抗Ｒ３及びＲ４等の周辺部品が外付けされて、スイッチングレギュレーターが構成される。スイッチングレギュレーターは、電源回路３００から供給される電源電圧（例えば、４２Ｖ）を降圧して、ＳｏＣ４００及びアナログ回路ＩＣ５００等に供給される電源電圧（例えば、５Ｖ又は３．３Ｖ）を生成する。
【００７３】
また、半導体装置１００は、少なくとも１つのモーター２０１又は２０２を駆動する少なくとも１つの駆動回路１２１又は１２２を含んでいる。図３には、一例として、プリンターの印刷ヘッドを搭載したキャリッジを移動させるためのキャリッジモーター２０１を駆動する駆動回路１２１と、印刷ヘッドから吐出されるインクを用いて印刷される印刷媒体（用紙等）を搬送するための給紙モーター２０２を駆動する駆動回路１２２とが示されている。
【００７４】
即ち、半導体装置１００は、スイッチングレギュレーター制御回路１１０を従来のモータードライバーＩＣに内蔵したものである。その結果、スイッチングレギュレーター制御回路１１０のみを内蔵するＩＣがモータードライバーＩＣとは別個に存在していた従来の構成と比較して、システム全体を小型化することができる。
【００７５】
具体的には、半導体装置１００のサイズ（例えば、８ｍｍ×８ｍｍ）は、スイッチングレギュレーター制御回路１１０を内蔵しない従来のモータードライバーＩＣのサイズ（例えば、７ｍｍ×７ｍｍ）よりも大きくなるが、従来のモータードライバーＩＣのサイズと、スイッチングレギュレーター制御回路１１０のみを内蔵するＩＣのサイズ（例えば、６ｍｍ×６ｍｍ）とを足した面積よりは小さくなる。
【００７６】
電源回路３００から半導体装置１００に供給される第１の電源電位ＶＤＤ及び第２の電源電位ＶＳＳは、半導体装置１００に内蔵されたスイッチングレギュレーター制御回路１１０、駆動回路１２１、及び、駆動回路１２２に、並列的に供給される。図３においては、第２の電源電位ＶＳＳが接地電位０Ｖとされている。
【００７７】
このように、回路面積の増大を抑制しながら出力ノードＮ３における電位の異常を検出することができるスイッチングレギュレーター制御回路１１０を、モーターを駆動する駆動回路１２１又は１２２と組み合わせることにより、モーター駆動用の電源電圧を降圧してＳｏＣ４００等に供給することが可能な集積度及び信頼性の高い半導体装置１００を提供することができる。
【００７８】
ＳｏＣ４００は、プロセッサーやメモリー等を含み、電子機器の各部を制御する。なお、ＳｏＣとは、電子機器等に必要とされる一連の機能（システム）を１つの半導体チップに集積した半導体装置のことである。ＳｏＣ４００は、例えば、データＤＡＴＡ、クロック信号ＳＣＬＫ、及び、ストローブ信号ＳＴＢを伝送する３線式シリアルインターフェース方式によって半導体装置１００と通信を行う。
【００７９】
それにより、ＳｏＣ４００は、モーターを駆動するために必要な制御データをクロック信号ＳＣＬＫ又はストローブ信号ＳＴＢと共に半導体装置１００に供給し、駆動回路１２１のイネーブル信号及び駆動回路１２２のイネーブル信号を半導体装置１００に供給する。あるいは、駆動回路１２１のイネーブル信号及び駆動回路１２２のイネーブル信号を伝送する配線を、シリアルインターフェースの配線とは別個に設けても良い。
【００８０】
例えば、ＳｏＣ４００は、所定のプログラム（例えば、プリンターを稼働させるためのファームウェア）を実行することにより、キャリッジモーター２０１や給紙モーター２０２を制御するための制御データを、シリアルインターフェースバスを介して半導体装置１００の駆動回路１２１及び１２２にシリアル転送する。制御データには、例えば、モーターの回転速度（回転数）に対応する電流制限値を指示する第１の制御データや、モーターの回転方向や回生方法等を指示する第２の制御データが含まれている。
【００８１】
駆動回路１２１は、ＳｏＣ４００から転送される制御データに応じて、キャリッジモーター２０１の電流量や回転方向等を制御する。また、駆動回路１２２は、ＳｏＣ４００から転送される制御データに応じて、給紙モーター２０２の電流量や回転方向等を制御する。例えば、駆動回路１２１及び１２２は、第１の制御データの指示に応じたパルス幅変調（ＰＷＭ）を行うことにより、対象のモーターに供給する電流量を制限してモーターの回転速度の制御を実現する。
【００８２】
本実施形態によれば、モーター駆動用の電源電圧を降圧してＳｏＣ４００等に供給することが可能な集積度及び信頼性の高い半導体装置１００を用いて、コンパクトで信頼性の高い電子機器を提供することができる。なお、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
【符号の説明】
【００８３】
１０…発振回路、２０…制御回路、３０…プリドライバー、４０…過電流検出回路、５０…スロープ信号生成回路、６０…基準電位生成回路、７１…差動アンプ、７２…コンパレーター、８０…出力低電圧検出回路、９０…スイッチング電位検出回路、９１…コンパレーター、１００…半導体装置、１１０…スイッチングレギュレーター制御回路、１２１、１２２…駆動回路、２０１…キャリッジモーター、２０２…給紙モーター、３００…電源回路、４００…ＳｏＣ、５００…アナログ回路ＩＣ、ＱＰ１…出力トランジスター、ＱＮ１…保護トランジスター、Ｓ１…スイッチ回路、Ｒ１〜Ｒ４…抵抗、Ｄ１…ダイオード、Ｌ１…インダクター、Ｃ１…キャパシター
【図１】
2019041552.tif 000003
【図２】
2019041552.tif 000004
【図３】
2019041552.tif 000005