(57)【要約】【課題】寄生ダイオードの順方向電流の集中を低減し、信頼性の低下を防止することが可能なＳｉＣ半導体装置を提供する。【解決手段】半導体素子の主電極パッド１７が設けられた活性領域４０と、活性領域４０から離間して配置され、半導体素子の制御電極パッド１８が設けられた引出電極領域４１とを備える。半導体素子は、ｎ型の電流輸送層（２，３）と、電流輸送層（２，３）の上に設けられたｐ型のベース領域４と、主電極領域８と電流輸送層（２，３）の間のベース領域４に設けられたゲート絶縁膜１１と、ゲート絶縁膜１１を挟んでベース領域４の反対側に設けられた制御電極１２とを備える。制御電極パッド１８は、電流輸送層（２，３）に設けられたｐ型の電流抑制層（５ｃ，６ｃ）及びベース領域４により側面及び底面角部が覆われた制御電極分離絶縁膜１０の上に設けられ、制御電極パッド１８が制御電極１２に電気的に接続される。【選択図】図２
2019106507.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の電流輸送層と、
前記電流輸送層の上に設けられた第２導電型のベース領域と、
前記電流輸送層の上部に局在して埋め込まれた第２導電型の電流抑制層と、
前記ベース領域を貫通し前記電流輸送層の上部に至るトレンチの内部に設けられ、前記ベース領域を流れる主電流を制御する絶縁ゲート電極構造と、
前記ベース領域を貫通し前記電流抑制層の上部に至る制御電極分離溝の内部に埋め込まれた制御電極分離絶縁膜と、
該制御電極分離絶縁膜の上に配置され、前記絶縁ゲート電極構造と電気的に接続された制御電極パッドと
を備え、前記電流抑制層の上側が前記制御電極分離絶縁膜の側壁に位置し、前記電流抑制層の下側が前記制御電極分離絶縁膜の底面を覆うことを特徴とする炭化シリコン半導体装置。
【請求項２】
前記トレンチと前記制御電極分離溝が同一深さであることを特徴とする請求項１に記載の炭化シリコン半導体装置。
【請求項３】
第１導電型の電流輸送層と、
前記電流輸送層の上に設けられた第２導電型のベース領域と、
前記電流輸送層の上部に局在して埋め込まれた第２導電型の電流抑制層と、
前記ベース領域を貫通し前記電流輸送層の上部に至るトレンチの内部に設けられ、前記ベース領域を流れる主電流を制御する絶縁ゲート電極構造と、
前記ベース領域を貫通し前記電流抑制層の上部に至る補助素子分離溝の内部に埋め込まれた補助素子分離絶縁膜を備え、前記電流抑制層の上側が前記補助素子分離絶縁膜の側壁に位置し、前記電流抑制層の下側が前記補助素子分離絶縁膜の底面を覆うことを特徴とする炭化シリコン半導体装置。
【請求項４】
前記絶縁ゲート電極構造を有する半導体の周辺回路を構成する補助素子が、前記補助素子分離絶縁膜で周りを囲まれて、前記半導体と同一チップに集積化されたことを特徴とする請求項３に記載の炭化シリコン半導体装置。
【請求項５】
前記補助素子が、前記絶縁ゲート電極構造と同一の絶縁ゲート電極構造を有することを特徴とする請求項４に記載の炭化シリコン半導体装置。
【請求項６】
前記補助素子は、前記半導体素子を過電圧から保護する過電圧保護回路、前記半導体素子に流れる電流を検出する電流センス回路、前記半導体素子の温度を検出する温度センス回路、及び、前記半導体素子を制御する演算回路の中の少なくとも一つを構成することを特徴とする請求項４に記載の炭化シリコン半導体装置。
【請求項７】
第１導電型の電流輸送層を形成する工程と、
前記電流輸送層の上部に第２導電型の電流抑制層を埋め込む工程と、
前記電流輸送層及び前記電流抑制層の上に第２導電型のベース領域を形成する工程と、
前記ベース領域の上部に前記ドリフト層よりも高不純物密度で第１導電型の主電極領域を埋め込む工程と、
前記ベース領域を貫通し前記電流輸送層の上部に至るトレンチ及び制御電極分離溝を同時に形成する工程と、
前記制御電極分離溝の内部に制御電極分離絶縁膜を埋め込む工程と、
前記トレンチの内部に設けられ、前記ベース領域を流れる主電流を制御する絶縁ゲート電極構造を形成する工程と、
前記制御電極分離絶縁膜の上に前記絶縁ゲート電極構造と電気的に接続された制御電極パッドを形成する工程と
を含むことを特徴とする炭化シリコン半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化シリコン（ＳｉＣ）を用いた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
高電圧や大電流を制御するパワー半導体装置では、半導体素子が形成される活性領域、並びに、電流センス回路、過電圧保護回路、温度センス回路、及び演算回路などの周辺回路が形成された周辺回路領域が半導体基板内に配置される。活性領域の半導体素子と周辺回路は、干渉を防止するため半導体基板内で分離して配置される。また、ゲートパッドは、活性領域とは離間して形成される。
【０００３】
特許文献１には、基板表面の上に形成した絶縁膜により、ゲートパッドや周辺回路との分離を行ったＳｉＣ半導体装置が記載されている。特許文献２には、活性領域と周辺回路領域との間にｐ型の分離領域を配置するＳｉＣ半導体装置が記載されている。特許文献３には、Ｓｉトレンチゲート型半導体装置において、活性領域と半導体装置のエッジ部を分離するように、ゲートトレンチと同時に分離トレンチを形成する方法が記載されている。特許文献４には、活性領域とセンス領域をトレンチで分離するＳｉ半導体装置が記載されている。
【０００４】
ＭＯＳ電界効果トランジスタ（ＦＥＴ）等の絶縁ゲート型半導体装置では、ゲートパッドが形成される絶縁膜の下には、電界緩和のためｐ型ベース領域が配置される。ベース領域の電位がフローティングになるのを防止するため、絶縁膜とベース領域との間にｐ+コンタクト領域が配置される。そのため、ゲートパッドの下に大面積のｐｎダイオード（通常のボディダイオードと区別のため、「寄生ダイオード」と称する。）が存在する。ＭＯＳＦＥＴをボディダイオードへの転流が起こる回路に使用する場合、転流の際に寄生ダイオードに大量の順方向電流が流れることになる。そのため、ＭＯＳＦＥＴに大きな熱が発生して、電流が集中する箇所に通電劣化が起きるという課題が生じ、半導体装置の信頼性が低下する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１７−７９３２４号公報
【特許文献２】特許第５９７９５７０号公報
【特許文献３】特開２０１３−３３９３１号公報
【特許文献４】特開２０１２−１５６３７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記課題に鑑み、本発明は、寄生ダイオードの順方向電流の集中を低減し、信頼性の低下を防止することが可能なＳｉＣ半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、（ａ）第１導電型の電流輸送層と、（ｂ）電流輸送層の上に設けられた第２導電型のベース領域と、（ｃ）電流輸送層の上部に局在して埋め込まれた第２導電型の電流抑制層と、（ｄ）ベース領域を貫通し前記電流輸送層の上部に至るトレンチの内部に設けられ、ベース領域を流れる主電流を制御する絶縁ゲート電極構造と、（ｅ）ベース領域を貫通し電流抑制層の上部に至る制御電極分離溝の内部に埋め込まれた制御電極分離絶縁膜と、（ｆ）制御電極分離絶縁膜の上に配置され、絶縁ゲート電極構造と電気的に接続された制御電極パッドとを備え、（ｇ）電流抑制層の上側が制御電極分離絶縁膜の側壁に位置し、電流抑制層の下側が制御電極分離絶縁膜の底面を覆うＳｉＣ半導体装置であることを要旨とする。
【０００８】
本発明の他の態様は、（ａ）第１導電型の電流輸送層と、（ｂ）電流輸送層の上に設けられた第２導電型のベース領域と、（ｃ）電流輸送層の上部に局在して埋め込まれた第２導電型の電流抑制層と、（ｄ）ベース領域を貫通し前記電流輸送層の上部に至るトレンチの内部に設けられ、ベース領域を流れる主電流を制御する絶縁ゲート電極構造と、（ｅ）ベース領域を貫通し電流抑制層の上部に至る補助素子分離溝の内部に埋め込まれた補助素子分離絶縁膜を備え、（ｆ）電流抑制層の上側が補助素子分離絶縁膜の側壁に位置し、電流抑制層の下側が補助素子分離絶縁膜の底面を覆うＳｉＣ半導体装置であることを要旨とする。
【０００９】
本発明の他の態様は、（ａ）第１導電型の電流輸送層を形成する工程と、（ｂ）電流輸送層の上部に第２導電型の電流抑制層を埋め込む工程と、（ｃ）電流輸送層及び電流抑制層の上に第２導電型のベース領域を形成する工程と、（ｄ）ベース領域の上部にドリフト層よりも高不純物密度で第１導電型の主電極領域を埋め込む工程と、（ｅ）ベース領域を貫通し電流輸送層の上部に至るトレンチ及び制御電極分離溝を同時に形成する工程と、（ｆ）制御電極分離溝の内部に制御電極分離絶縁膜を埋め込む工程と、（ｇ）トレンチの内部に設けられ、ベース領域を流れる主電流を制御する絶縁ゲート電極構造を形成する工程と、（ｈ）制御電極分離絶縁膜の上に絶縁ゲート電極構造と電気的に接続された制御電極パッドを形成する工程とを含むＳｉＣ半導体装置の製造方法であることを要旨とする。
【発明の効果】
【００１０】
本発明によれば、寄生ダイオードの順方向電流の集中を低減し、信頼性の低下を防止することが可能なＳｉＣ半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態に係る半導体装置のレイアウトの一例を示す上面概略図である。
【図２】図１のＡ−Ａ線から垂直にきった半導体装置の要部断面図である。
【図３】比較例の半導体装置を説明するための要部断面図である。
【図４】本発明の第１実施形態に係る半導体装置の製造方法の一例を説明するための工程断面図である。
【図５】本発明の第１実施形態に係る半導体装置の製造方法の一例を説明するための図４に引き続く工程断面図である。
【図６】本発明の第１実施形態に係る半導体装置の製造方法の一例を説明するための図５に引き続く工程断面図である。
【図７】本発明の第１実施形態に係る半導体装置の製造方法の一例を説明するための図６に引き続く工程断面図である。
【図８】本発明の第１実施形態に係る半導体装置の製造方法の一例を説明するための図７に引き続く工程断面図である。
【図９】本発明の第１実施形態に係る半導体装置の製造方法の一例を説明するための図８に引き続く工程断面図である。
【図１０】本発明の第１実施形態に係る半導体装置の製造方法の一例を説明するための図９に引き続く工程断面図である。
【図１１】本発明の第１実施形態に係る半導体装置の製造方法の一例を説明するための図１０に引き続く工程断面図である。
【図１２】本発明の第１実施形態の変形例に係る半導体装置の一例を示す要部断面図である。
【図１３】本発明の第２実施形態に係る半導体装置のレイアウトの一例を示す上面概略図である。
【図１４】図１３のＢ−Ｂ線から垂直にきった半導体装置の腰部断面図である。
【図１５】比較例の半導体装置を説明するための要部断面図である。
【図１６】本発明の第２実施形態に係る半導体装置の製造方法の一例を説明するための工程断面図である。
【図１７】本発明の第２実施形態に係る半導体装置の製造方法の一例を説明するための図１６に引き続く工程断面図である。
【図１８】本発明の第２実施形態に係る半導体装置の製造方法の一例を説明するための図１７に引き続く工程断面図である。
【発明を実施するための形態】
【００１２】
以下において、本発明の第１及び第２実施形態を図面を参照して説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１３】
本明細書において、「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。バイポーラトランジスタ（ＢＪＴ）や絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を、ＢＪＴやＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を、ＳＩサイリスタやＧＴＯにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。即ち、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。
【００１４】
同様に本明細書において、「制御電極」とは、第１主電極領域と第２主電極領域の間を流れる主電流を制御する電極を意味する。例えば、ＦＥＴやＳＩＴにおいてはソース領域とドレイン領域の間を流れる主電流を制御するゲート電極が該当する。ＩＧＢＴにおいてもエミッタ領域とコレクタ領域の間を流れる主電流を制御するゲート電極が該当する。ＳＩサイリスタＧＴＯにおいてはアノード領域とカソード領域の間を流れる主電流を制御するゲート電極が該当する。又ＢＪＴにおいては、エミッタ領域とコレクタ領域の間を流れる主電流を制御するベース電極が該当する。
【００１５】
以下の実施形態の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、本明細書及び添付図面においては、ｎやｐに上付き文字で付す＋及び−は、＋及び−の付記されていない半導体領域に比してそれぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。更に、以下の説明で「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味していることは、技術的にも論理的にも自明である。
【００１６】
更に、以下の説明において「上面」「下面」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、半導体装置の方位を９０°変えて観察すれば「上」「下」の呼称は、「左」「右」になり、１８０°変えて観察すれば「上」「下」の呼称の関係は逆になることは勿論である。
【００１７】
以下に説明するとおり、本発明の特徴の一つは、寄生ダイオードの順方向電流の集中を低減させ、信頼性の低下を防止することに特徴がある。即ち、本発明はＭＯＳトランジスタ等の絶縁ゲート型トランジスタの寄生ダイオードの順方向電流による通電劣化を防止する点で顕著な効果を奏するものである。絶縁ゲート型トランジスタは、より包括的には「ＭＩＳトランジスタ」と称することも可能であるが、ＭＩＳトランジスタにはＭＩＳＦＥＴやＭＩＳＳＩＴが含まれる。なお、ＭＩＳ複合型のＳＩサイリスタもあるので、本発明をＳＩサイリスタに適用することも可能である。また、電力用半導体装置の周辺部の耐圧構造となる絶縁膜層と半導体層の界面におけるリーク電流を抑制することも可能である。なお、以下の実施の形態の説明では、図２に示すように、便宜上、トレンチゲート構造のＭＯＳトランジスタを代表例として例示的に説明する。しかし、プレーナゲート構造のＭＯＳトランジスタ等の平面型の構造であっても、同様な効果を奏することは、以下の説明から本発明の趣旨を理解すれば当業者には自明な事項であろう。
【００１８】
（第１実施形態）
本発明の第１実施形態に係る半導体装置は、図１に示すように、ＳｉＣ基板上に区画された活性領域４０、及び活性領域４０から離間して配置された引出電極領域４１を備える例を図示省略している。図１に示すレイアウトは一例であり、活性領域４０からの電気的影響が抑制できる構造であれば、活性領域４０が占有していると見なせる等価的範囲の一部に引出電極領域４１が収納されたようなレイアウトでも構わない。活性領域４０には、半導体素子が配置され、半導体素子のソース領域（第１主電極領域）に接続された主電極パッド（ソースパッド）１７が設けられる。引出電極領域４１には、半導体素子のゲート電極（制御電極）に接続された制御電極パッド（ゲートパッド）１８が設けられる。
【００１９】
半導体素子は、図２に示すように、ｎ型（第１導電型）の電流輸送層（２，３）、及びｐ型ベース領域４、ｐ＋型ゲート底部保護領域（埋込領域）５ｂ、ｐ＋型ベース底部埋込領域（５ａ，６ａ）、及びｐ＋型ベースコンタクト領域７を備える。電流輸送層（２，３）は、ｎ+型ドレイン領域（第２主電極領域）１の上面側に配置される。電流輸送層（２，３）は、低不純物密度のｎ-型ドリフト層２、及びドリフト層２の上面側に配置され、ドリフト層２よりも高不純物密度のｎ型電流拡散層（ＣＳＬ）３が設けられる。電流拡散層３は、ドリフト層２の上部にｎ型不純物を導入することで設けられており、キャリアの広がり抵抗を低減させる機能を有する。なお、電流拡散層３が無く、電流拡散層３の上面の位置でドリフト層２の上面がベース領域４に接していてもよい。
【００２０】
ゲート底部保護領域５ｂ、ベース底部埋込領域（５ａ，６ａ）、及びベースコンタクト領域７は、いずれもベース領域よりも高不純物密度である。ベース領域４の上部に、ドリフト層２よりも高不純物密度のｎ＋型ソース領域（第１主電極領域）８が選択的に設けられる。また、ベース領域４の上部に、ソース領域８に接するようにｐ＋型ベースコンタクト領域７が選択的に設けられる。
【００２１】
ソース領域８の上面から、ソース領域８及びベース領域４を貫通して電流拡散層３に達するようにゲートトレンチ９が設けられている。ゲートトレンチ９の底面及び側面にはゲート絶縁膜１１が設けられている。ゲートトレンチ９内にはゲート絶縁膜１１を介してゲート電極１２が埋め込まれ、絶縁ゲート型電極構造（１１，１２）を構成している。なお、図２では、ゲート電極１２がゲートトレンチ９内にのみ埋め込まれている場合を例示するが、ゲート電極１２はゲート絶縁膜１１を介してソース領域８の上面まで延在していてもよい。
【００２２】
ゲート底部保護領域５ｂは、ベース領域４から離間して、ゲートトレンチ９の底部に接するように設けられている。ゲート底部保護領域５ｂは、ゲートトレンチ９の底部に位置するゲート絶縁膜１１を逆バイアス時の高電圧から保護する。なお、図２ではゲートトレンチ９の底部が電流拡散層３の上層張出部を貫通してゲート底部保護領域５ｂに接する場合を例示するが、例示に過ぎない。ゲートトレンチ９の底部がベース領域４とゲート底部保護領域５ｂとの間の電流拡散層３の上層張出部に位置し、ゲート底部保護領域５ｂに接していなくてもよい。
【００２３】
また、ベースコンタクト領域７の下方のベース領域４の下面側には、ベース底部埋込領域（５ａ，６ａ）がそれぞれ配置されている。ベース底部埋込領域（５ａ，６ａ）は、下側埋込領域５ａと、下側埋込領域５ａの上面に配置され、ベース領域４の下面に接する上側埋込領域６ａを含む。下側埋込領域５ａは、ゲート底部保護領域５ｂと同じ深さに設けられている。下側埋込領域５ａ及びゲート底部保護領域５ｂの上面から下面までの厚さは例えば０．２μｍ〜１μｍ程度である。上側埋込領域６ａの上面から下面までの厚さは０．２μｍ〜１μｍ程度である。
【００２４】
第１実施形態においては、ドレイン領域１はＳｉＣからなる半導体基板（ＳｉＣ基板）で構成され、ドリフト層２はＳｉＣからなるエピタキシャル層（ＳｉＣ層）で構成されるものとする。ドレイン領域１及びドリフト層２としては、ＳｉＣの他にも、窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等のＳｉの禁制帯幅１．１ｅＶよりも広い半導体材料がそれぞれ使用可能である。室温における禁制帯幅は３Ｃ−ＳｉＣでは２．２３ｅＶ、４Ｈ−ＳｉＣでは３．２６ｅＶ、６Ｈ−ＳｉＣでは３．０２ｅＶ、ＧａＮでは３．４ｅＶ、ダイヤモンドでは５．５ｅＶ、ＡｌＮでは６．２ｅＶの値が報告されている。禁制帯幅が２．０ｅＶ以上のワイドバンドギャップ半導体がドレイン領域１及びドリフト層２等として使用可能であるが、ＬＥＤ等では２．５ｅＶ以上の禁制帯幅を「ワイドバンドギャップ」として定義される場合が多い。本発明ではワイドバンドギャップ半導体の禁制帯幅を、４Ｈ−ＳｉＣの室温における禁制帯幅３．２６ｅＶを基準として説明する。
【００２５】
ソース領域８及びベース領域４を深さ方向に貫通するゲートトレンチ９は、その底部が電流拡散層３に到達する。図２ではゲートトレンチ９の底面が平面である場合を例示するが、ゲートトレンチ９の底面が曲面であってもよい。平面パターン上、半導体素子の単位セル構造のゲートトレンチ９はストライプ状に配列されていてもよく、矩形の平面パターンや六角形等の多角形の平面パターンを有していてもよい。ゲートトレンチ９の深さ、幅及び間隔は、例えば、それぞれ１μｍ〜２μｍ程度、０．５μｍ〜１μｍ程度、及び１μｍ〜２μｍ程度である。
【００２６】
ゲート絶縁膜１１としては、高温シリコン酸化膜（ＨＴＯ）等のシリコン酸化膜（ＳｉＯ２膜）の他、シリコン酸窒化（ＳｉＯＮ）膜、ＳｉＯ２膜より比誘電率の大きなストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。ゲート絶縁膜１１の厚さは、１０ｎｍ〜１５０ｎｍ程度である。
【００２７】
ゲート電極１２の材料としては、例えば燐（Ｐ）等の不純物を高濃度に添加したポリシリコン層（ドープドポリシリコン層）が使用可能である。ゲート電極１２上には層間絶縁膜１３を介して主電極パッド（ソースパッド）１７が、引出電極領域４１に配置された制御電極パッド（ゲートパッド）１８と分離して配置されている。主電極パッド１７は、ソース電極（１４，１５，１６）を介してソース領域８及びベースコンタクト領域７に電気的に接続される。制御電極パッド１８は、ゲート電極１２に電気的に接続される。
【００２８】
主電極パッド１７の下層に配置されるソース電極（１４，１５，１６）は、下地金属となるソースコンタクト層１４、下部バリアメタル層１５及び上部バリアメタル層１６を備える。ソースコンタクト層１４は、ソース領域８及びベースコンタクト領域７にそれぞれに金属学的に接するように配置されている。下部バリアメタル層１５は、ソース領域８に金属学的に接し、層間絶縁膜１３を覆うように配置されている。上部バリアメタル層１６は、ソースコンタクト層１４及び下部バリアメタル層１５を覆うように配置され、主電極パッド１７は、上部バリアメタル層１６を覆うように配置されている。例えば、ソースコンタクト層１４としてニッケル（Ｎｉ）膜、下部バリアメタル層１５として窒化チタン（ＴｉＮ）膜、上部バリアメタル層１６としてチタン（Ｔｉ）／ＴｉＮ／Ｔｉの積層構造が使用可能である。また、主電極パッド１７としてアルミニウム（Ａｌ）、Ａｌ−Ｓｉ、Ａｌ−銅（Ｃｕ）、Ａｌ−Ｃｕ−Ｓｉ等のＡｌ合金が使用可能である。制御電極パッド１８は、主電極パッド１７と同様の材料が使用可能である。
【００２９】
ドレイン領域１の下面側には、ドレイン領域１に接するように裏面電極（ドレイン電極）１９が配置されている。ドレイン電極１９としては、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属板を積層してもよい。
【００３０】
図２に示すように、引出電極領域４１の下部半導体領域として、ｎ型の電流輸送層（２，３）、ｐ型の電流抑制層（５ｃ，６ｃ）、及びｐ型のベース領域４が配置される。電流輸送層（２，３）は、ｎ-型ドリフト層２、及びｎ型電流拡散層３を有する。電流抑制層（５ｃ，６ｃ）は、ｐ＋型の下側埋込領域５ｃ及びｐ＋型の上側埋込領域６ｃを有する。下側埋込領域５ｃは、電流拡散層３の中に設けられる。上側埋込領域６ｃは、下側埋込領域５ｃの上面に配置され、ベース領域４の下面に接する。ベース領域４は、電流抑制層（５ｃ，６ｃ）の上面に設けられる。
【００３１】
制御電極分離絶縁膜１０が、ベース領域４及び上側埋込領域６ｃを貫通して下側埋込領域５ｃに達する制御電極分離溝９ｔの内部に埋め込まれる。制御電極分離絶縁膜１０の上に引出領域絶縁膜１１ｔ、及びゲート電極１２に電気的に接続されたれた引出電極１２ｔが設けられる。引出電極１２ｔの上に制御電極パッド１８が設けられる。引出電極１２ｔの端部には層間絶縁膜１３が設けられる。制御電極分離絶縁膜１０の側面及び底面がベース領域４及び電流抑制層（５ｃ，６ｃ）で囲まれている。このように、第１実施形態では、制御電極パッド１８の下に制御電極分離絶縁膜１０を配置している。活性領域４０から引出電極領域４１に延在するｐ型のベース領域４及び上側埋込領域６ｃは、制御電極分離絶縁膜１０の側面で終端するため、表面から裏面に向かう方向に垂直に切った断面積が小さくなる。特に制御電極分離絶縁膜１０に端部を接している上側埋込領域６ｃはその断面積を、狭い範囲に限定されている。
【００３２】
制御電極分離絶縁膜１０として、ＳｉＯ２膜の他、Ｓｉ３Ｎ４膜、ＳｉＯＮ膜等、或いはこれらの複数を積層した複合膜等が使用可能である。又、ＳｉＯ２膜より比誘電率の大きなＳｒＯ膜、Ａｌ２Ｏ３膜、ＭｇＯ膜、Ｙ２Ｏ３膜、ＨｆＯ２膜、ＺｒＯ２膜、Ｔａ２Ｏ５膜、Ｂｉ２Ｏ３膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等も採用可能ではある。ただし、電気的結合を小さくする目的には制御電極分離絶縁膜１０として、多孔質シリカ膜、フッ素添加ＳｉＯ2（ＳｉＯＦ）膜、スピンオングラス（ＳＯＧ）膜、カーボン含有ＳｉＯ２（ＳｉＯＣ）膜等の低誘電率（Low-k）絶縁膜が好適である。更に、制御電極分離絶縁膜１０として、空洞を用いてもよい。制御電極分離絶縁膜１０の厚さは、ゲート絶縁膜１２より厚く、ゲートトレンチ９の深さ程度、即ち１００ｎｍ〜２μｍ程度が望ましい。
【００３３】
図２に例示した構造上では、第１実施形態に係るＭＯＳＦＥＴにおいては、中央のベースコンタクト領域７、ベース領域４、上側埋込領域６ａ及び下側埋込領域５ａと電流輸送層（２，３）とでｐｎダイオード（ボディダイオード）が構成される。また、制御電極パッド１８に近い右側のベースコンタクト領域７、ベース領域４、上側埋込領域６ｃ及び下側埋込領域５ｃと電流輸送層（２，３）とでｐｎダイオード（寄生ダイオード）が構成される。図２において、「矢印」はボディダイオード及び寄生ダイオードの電流経路を示す。寄生ダイオードの電流経路は、最小の断面積となる上側埋込領域６ｃで実質的に規制される。したがって、第１実施形態では、ベース領域４及び上側埋込領域６ｃの断面積を小さくできるので、寄生ダイオードの実質的な断面積をベースコンタクト領域７〜下側埋込領域５ａの断面積に比べて同等か小さくすることができる。
【００３４】
図３には、従来のＭＯＳＦＥＴのボディダイオード及び寄生ダイオードの電流経路を示す。図３に示すように、制御電極パッド１８及び引出電極１２ｔは、ベースコンタクト領域７の上に配置された制御電極分離絶縁膜３０の上に設けられる。ベースコンタクト領域７、ベース領域４、上側埋込領域６ｃ及び下側埋込領域５ｃの断面積は、制御電極パッド１８或いは引出電極１２ｔの断面積とほぼ同等である。ベースコンタクト領域７〜下側埋込領域５ａを経由するボディダイオードの断面積に比べ、ベースコンタクト領域７〜下側埋込領域５ｃを経由する寄生ダイオードの断面積は大きい。したがって、転流動作の際に寄生ダイオードに順方向に大電流が流れ、ＭＯＳＦＥＴに大きな熱が発生して、通電劣化が生じる。
【００３５】
上述のように、第１実施形態に係るＭＯＳＦＥＴでは、主電極パッド１７の周辺部に生じる寄生ダイオードの電流経路の断面積を実質的に小さくすることができ、寄生ダイオードの電流経路に依拠した通電劣化を防止することが可能となる。また、制御電極分離溝９ｔの深さは約１μｍ〜約２μｍである。制御電極分離溝９ｔに埋め込まれる制御電極分離絶縁膜１０の厚さは、制御電極分離溝９ｔと同程度にすることができる。ゲート絶縁膜１１の厚さは、１０ｎｍ〜１５０ｎｍ程度である。制御電極パッド１８の下に配置された制御電極分離絶縁膜１０及び引出領域絶縁膜１１ｔの厚さは、ゲート酸化膜１１よりも大きくすることができる。したがって、制御電極パッド１８の下の制御電極分離絶縁膜１０に加わる電界を緩和することができる。更に、制御電極分離絶縁膜１０の底面角部は特に電界集中が発生しやすいが、下側埋込領域５ｃで覆われているため電界集中を防止することができる。
【００３６】
次に、図４〜図１１を参照しながら、本発明の第１実施形態に係る絶縁ゲート型半導体装置の製造方法を、トレンチゲート型ＭＯＳＦＥＴの場合を一例に説明する。なお、以下に述べるトレンチゲート型ＭＯＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００３７】
まず、窒素（Ｎ）等のｎ型不純物が添加されたｎ+型の半導体基板（ＳｉＣ基板）を用意する。このｎ+型ＳｉＣ基板をドレイン領域１として、図４に示すように、ドレイン領域１の上面に、ｎ-型のドリフト層２をエピタキシャル成長させる。次に、窒素（Ｎ）等のｎ型不純物イオンをドリフト層２の上面に多段イオン注入する。その後、熱処理を行うことにより注入されたｎ型不純物イオンを活性化させ、図４に示すようにｎ型の電流拡散層３を形成する。なお、電流拡散層３はドリフト層２の上面にエピタキシャル成長してもよい。
【００３８】
フォトリソグラフィ技術及びイオン注入技術などにより、Ａｌ等のｐ型不純物を選択的に注入する。熱処理を行うことにより注入されたｐ型不純物イオンを活性化させ、図５に示すように、電流拡散層３の内部にｐ+型の下側埋込領域５ａ、５ｂ、５ｃを選択的に形成する。次に、フォトリソグラフィ技術及びイオン注入技術等などにより、Ａｌ等のｐ型不純物を選択的にイオン注入する。熱処理を行うことにより注入されたｐ型不純物イオンを活性化させ、図５に示すように、電流拡散層３の上部に上側埋込領域６ａ，６ｃを選択的に埋め込む。上側埋込領域６ａは下側埋込領域５ａの上面に接し、上側埋込領域６ｃは下側埋込領域５ｃの上面に接する。
【００３９】
次に、電流拡散層３の上面にｐ型のベース領域４をエピタキシャル成長させる。ベース領域４の上面に、フォトリソグラフィ技術及びイオン注入技術等を用いて、Ｎ等のｎ型不純物イオンを選択的に注入する。引き続き、フォトリソグラフィ技術及びイオン注入技術等を用いて、ベース領域４上にＡｌ等のｐ型不純物イオンを選択的に注入する。その後、熱処理を行うことにより注入されたｎ型不純物イオン及びｐ型不純物イオンを活性化させる。この結果、図６に示すように、ベース領域４の上面にｎ+型のソース領域８及びｐ+型のベースコンタクト領域７が選択的に埋め込まれる。
【００４０】
なお、下側埋込領域５ａ、５ｂ、５ｃ、上側埋込領域６ａ、６ｃ、ソース領域８及びベースコンタクト領域７を形成するためのイオン注入を行うたびに熱処理を行う場合を例示したが、必ずしもイオン注入を行うたびに熱処理を行わなくてもよい。例えば、下側埋込領域５ａ、５ｂ、５ｃ、上側埋込領域６ａ、６ｃ、ソース領域８及びベースコンタクト領域７を形成するためのイオン注入を行った後に、１回の熱処理で各イオン注入領域を一括して活性化してもよい。
【００４１】
次に、フォトリソグラフィ技術、及び反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、ゲートトレンチ９及び電極分離９ｔを選択的に形成する。図７に示すように、ゲートトレンチ９は、ソース領域８及びベース領域４を貫通し、電流拡散層３の内部の埋込層５ｂに達する。制御電極分離溝９ｔは、ベース領域４及び上側埋込領域６ｃを貫通し、下側埋込領域５ｃに達する。その結果、制御電極分離溝９ｔの側面がゲート領域４及び上側埋込領域６ｃで覆われ、底面及び底面角部が下側埋込領域５ｃで覆われる。このように、上側埋込領域６ｃは、端部が制御電極分離溝９ｔの周囲を囲むように環状に形成される。
【００４２】
次に、化学気相成長（ＣＶＤ）法等により、制御電極分離溝９ｔの内部に埋め込むように絶縁膜を堆積する。その後、ドライエッチング技術等を用いるエッチバック法等により、制御電極分離溝９ｔの内部に制御電極分離絶縁膜１０が形成される。次いで、低圧ＣＶＤ法等により、図８に示すように、ゲートトレンチ９の底面及び側面、ソース領域８、ベースコンタクト領域７、ベース領域４、及び制御電極分離絶縁膜１０の上面に、ＨＴＯ膜等の絶縁膜１１ａが堆積される。
【００４３】
次に、ＣＶＤ法等により、ゲートトレンチ９を埋めるように、燐（Ｐ）等の不純物を高濃度で添加したポリシリコン層（ドープドポリシリコン層）を堆積する。その後、フォトリソグラフィ技術及びドライエッチング等によりポリシリコン層及び絶縁膜１１ａの一部を選択的に除去する。その結果、図９に示すように、ゲートトレンチ９の側面及び底面に堆積されたゲート絶縁膜１１、及びポリシリコン層からなるゲート電極１２からなるゲート電極構造が形成される。また、制御電極分離絶縁膜１０の上面に、制御電極分離絶縁膜１０の一部となる引出領域絶縁膜１１ｔが形成され、引出領域絶縁膜１１ｔの上面にポリシリコン層からなる引出電極１２ｔが形成される。
【００４４】
次に、ＣＶＤ法等により、ゲート電極１２及びゲート絶縁膜１１からなるゲート電極構造、並びに引出電極１２ｔの上面に絶縁膜を堆積する。そして、フォトリソグラフィ技術及びドライエッチングにより、堆積した絶縁膜を選択的に除去する。この結果、層間絶縁膜１３にソースコンタクトホール及びゲートコンタクトホールが開孔される。次いで、スパッタリング法又は蒸着法等により、Ｎｉ膜等の金属層を堆積し、フォトリソグラフィ技術及びＲＩＥ等を用いて、金属層をパターニングし、高速熱処理（ＲＴＡ）で例えば１０００℃で熱処理をすることでソースコンタクト層１４を形成する。次に、スパッタリング法等により、ＴｉＮ膜及び（Ｔｉ）／ＴｉＮ／Ｔｉ積層膜等層を堆積し、フォトリソグラフィ技術及びＲＩＥ等を用いて、金属層をパターニングして下部バリアメタル層１５及び上部バリアメタル層１６を形成する。この結果、図１０に示すように、ソースコンタクト層１４がベースコンタクト領域７及びソース領域８の上面に形成される。また、下部バリアメタル層１５が層間絶縁膜１１を被覆するように形成され、上部バリアメタル１６がソースコンタクト層１４及び下部バリアメタル１５を被覆するように形成される。
【００４５】
次に、スパッタリング法等によりＡｌ膜等の金属層を堆積する。フォトリソグラフィ技術及びＲＩＥ等を用いて、金属層をパターニングしてソースパッド１７及びゲートパッド（制御電極パッド）１８を形成する。次いで、スパッタリング法又は蒸着法等により、ドレイン領域１の下面の全面にＡｕ等からなるドレイン電極１９を形成する。このようにして、図１１に示すように、第１実施形態にかかる絶縁ゲート型半導体装置が完成する。
【００４６】
本発明の第１実施形態に係る絶縁ゲート型半導体装置の製造方法によれば、ゲートパッド（制御電極パッド）１８下の電流抑制層（５ｃ，６ｃ）に厚い制御電極分離絶縁膜１０が埋め込まれる。そのため、寄生ダイオードの断面積を低減させて通電劣化を防止し、且つ、制御電極分離絶縁膜１０底面の電界を緩和することができる絶縁ゲート型半導体装置が実現可能となる。
【００４７】
（第１実施形態の変形例）
第１実施形態の変形例に係る半導体装置は、図１２に示すように、制御電極分離絶縁膜１０の底面角部は第１下側埋込領域５ｃにより覆われているが、制御電極パッド１８の下の制御電極分離絶縁膜１０の底面の中央部は電流拡散層３に接している。第１実施形態の変形例は、制御電極分離絶縁膜１０の底面の中央部は電流拡散層３に接している点が第１実施形態と異なる。他の構成は第１実施形態と同様であるので重複する記載は省略する。
【００４８】
図１２に示すように、第１実施形態の変形例では、制御電極分離絶縁膜１０の底面角部だけが第１下側埋込領域５ｃにより覆われている。したがって、寄生ダイオードの電流経路は、第２上側埋込領域６ｃ及び第１下側埋込領域５ｃの断面積で実質的に規制される。第１実施形態の変形例では、小さな断面積の経路が第２上側埋込領域６ｃ及び第１下側埋込領域５ｃと、第１実施形態の場合より長く設けられている。その結果、寄生ダイオードの電流経路の断面積を実質的に更に小さくすることができるので、通電劣化を防止することが可能となる。
【００４９】
（第２実施形態）
本発明の第２実施形態に係る絶縁ゲート型半導体装置は、図１３に示すように、活性領域４０、引出電極領域４１、及び周辺回路領域４２を備える。周辺回路領域４２は、活性領域４０及び引出電極領域４１から離間して設けられ、活性領域４０及び引出電極領域４１から分離するための分離領域２０で囲まれている。周辺回路領域４２には、補助素子が配置され、上面に補助素子に接続される表面電極（第３表面電極）１７ａが設けられる。図１３に示すレイアウトは一例であり、活性領域４０からの電気的影響が抑制できれば、凹部を備えた多角形で活性領域４０を構成して、引出電極領域４１や周辺回路領域４２をその凹部に収納するようなレイアウトでも構わない。本発明の第２実施形態は、補助素子を有する周辺回路領域４２を備える点が第１実施形態と異なる。他の構成は第１実施形態と同様であるので重複する記載は省略する。
【００５０】
周辺回路領域４２には、周辺回路が配置される。周辺回路としては、半導体素子を過電圧から保護する過電圧保護回路、半導体素子に流れる電流を検出する電流センス回路、半導体素子の温度を検出する温度センス回路、及び半導体素子を制御する演算回路等が用いられる。本発明の第２実施形態では、周辺回路として電流センス回路を用いる場合について説明する。
【００５１】
本発明の第２実施形態に係る半導体装置では、図１４に示すように、周辺回路領域４２に設けられる補助素子は、活性領域４０に設けられる半導体素子と実質的に同じである場合について例示する。分離溝領域２０では、補助素子分離絶縁膜１０ａが、ベースコンタクト領域７、ベース領域４及び上側埋込領域６ｄを貫通して電流拡散層３に達する補助素子分離溝９ａの内部に埋め込まれる。補助素子分離絶縁膜１０ａの底面は電流拡散層３に接し、底面角部は、下側埋込領域５ｄで覆われる。このように、補助素子分離絶縁膜１０ａの側面及び底面角部がすべて、ｐ型のベースコンタクト領域７、ベース領域４及び電流抑制層（５ｄ，６ｄ）で囲まれている。補助素子が電流センス回路であるので、補助素子のソースパッド（第３表面電極）１７ａは、半導体素子のソースパッド１７と接続されている。
【００５２】
素子分離絶縁膜１０ａとして、ＳｉＯ２膜の他、Ｓｉ３Ｎ４膜、ＳｉＯＮ膜等が採用可能である。また、制御電極分離絶縁膜１０として、多孔質シリカ膜、ＳｉＯＦ膜、ＳＯＧ膜、ＳｉＯＣ膜等の低誘電率絶縁膜を用いることもできる。更に、素子分離絶縁膜１０ａとして、空洞を用いてもよい。素子分離絶縁膜１０ａの厚さは、ゲート絶縁膜１２より厚く、ゲートトレンチ９の深さ程度、即ち１００ｎｍ〜２μｍ程度が望ましい。
【００５３】
分離溝領域２０から離れた周辺回路領域４２の中央部では、半導体素子と同様に、ベースコンタクト領域７、ベース領域４、上側埋込領域６ａ及び下側埋込領域５ａと電流輸送層（２，３）とでボディダイオードが構成される。また、分離溝２０の周辺では、ベースコンタクト領域７、ベース領域４、上側埋込領域６ｄ及び下側埋込領域５ｄと電流輸送層（２，３）とで寄生ダイオードが構成される。補助素子分離絶縁膜１０ａは、ベースコンタクト領域７、ベース領域４、及び上側埋込領域６ｄを貫通して設けられ、底面角部が下側埋込領域５ｄで覆われている。このように、素子分離絶縁膜１０ａの下部には、ｐ型半導体層はなく、側面及び底面角部がｐ型半導体層に接している。また、上側埋込領域６ｄ及び下側埋込領域５ｄの断面積は、小さくできる。
【００５４】
図１５には、従来のＭＯＳＦＥＴにおける素子分離を示す。図１５に示すように、半導体素子と補助素子とは、分離溝領域２０ａにおいてベースコンタクト領域７の上に配置された層間絶縁膜１３で分離されている。分離溝領域２０ａの下部では、下側埋込領域５ｄ及び上側埋込領域６ｄは素子分離を高めるため、分離溝領域２０ａよりも同程度もしくは広く設けられている。したがって、分離溝領域２０ａにおけるベースコンタクト領域７、ベース領域４、上側埋込領域６ｄ及び下側埋込領域５ｄの断面積は、素子分離絶縁膜１０ａの断面積と同程度である。従来のＭＯＳＦＥＴでは、ベースコンタクト領域７から下側埋込領域５ａを経由するボディダイオードの断面積に比べ、ベースコンタクト領域７から下側埋込領域５ｄを経由する寄生ダイオードの断面積は大きくなる。したがって、転流動作の際に寄生ダイオードに順方向に大電流が流れ、ＭＯＳＦＥＴに大きな熱が発生して、通電劣化が生じる。
【００５５】
本発明の第２実施形態に係るＭＯＳＦＥＴでは、分離溝領域２０に素子分離絶縁膜１０ａを設けて素子分離を行っている。したがって、素子分離溝２０の下部に配置されるｐ型の上側埋込領域６ｄ、下側側埋込領域５ｄの断面積を小さくすることができる。その結果、ベースコンタクト領域７から下側埋込領域５ｄを経由する寄生ダイオードの断面積を小さくすることができ、転流動作の際に寄生ダイオードに順方向に流れる電流を低減することができ、ＭＯＳＦＥＴの通電劣化を抑制することが可能となる。
【００５６】
図１６〜図１８を参照しながら、本発明の第２実施形態に係る絶縁ゲート型半導体装置の製造方法を説明する。第２実施形態においては、トレンチ形成工程から、素子分離絶縁膜１０ａの形成工程が第１実施形態と異なる。他の工程は、本発明の第１実施形態に係る半導体装置の製造方法と同様であるので説明を省略する。
【００５７】
下側埋込領域５ａ、５ｂ、５ｄ、上側埋込領域６ａ、６ｄ、ソース領域８及びベースコンタクト領域７を形成した後、フォトリソグラフィ技術、及びＲＩＥ等のドライエッチング等により、ゲートトレンチ９及び補助素子分離溝９ａを選択的に形成する。図１６に示すように、ゲートトレンチ９は、ソース領域８及びベース領域４を貫通し、電流拡散層３の内部の埋込層５ｂに達する。補助素子分離溝９ａは、ゲートコンタクト領域７、ベース領域４及び上側埋込領域６ｄを貫通し、環状に設けられた埋込層５ｄに達する。その結果、補助素子分離溝９ａの側面がゲートコンタクト領域７、ゲート領域４及び上側埋込領域６ｄで覆われ、底面角部が下側埋込領域５ｄで覆われる。このように、下側埋込領域５ｄ、上側埋込領域６ｄは、補助素子分離溝９ａの周囲を囲むように環状に形成される。
【００５８】
次に、ＣＶＤ法等により、補助素子分離溝９ａの内部に埋め込むように絶縁膜を堆積する。その後、ドライエッチング技術等を用いるエッチバック法等により、補助素子分離溝９ａの内部に補助素子分離絶縁膜１０ａが形成される。次いで、低圧ＣＶＤ法等により、図１７に示すように、ゲートトレンチ９の底面及び側面、ソース領域８、ベースコンタクト領域７、ベース領域４、及び素子分離絶縁膜１０の上面に、ＨＴＯ膜等の絶縁膜１１ａが堆積される。
【００５９】
次に、ＣＶＤ法等により、ゲートトレンチ９を埋めるように、燐（Ｐ）等が添加されたドープドポリシリコン層を堆積する。その後、フォトリソグラフィ技術及びドライエッチング等によりポリシリコン層及び絶縁膜１１ａの一部を選択的に除去する。その結果、ゲートトレンチ９の側面及び底面に堆積されたゲート絶縁膜１１、及びポリシリコン層からなるゲート電極１２からなるゲート電極構造が形成される。一方、補助素子分離絶縁膜１０ａの上面には、補助素子分離絶縁膜１０ａの一部となる絶縁膜１１ａは形成するが、ポリシリコン層は形成しない。
【００６０】
次に、ＣＶＤ法等により、ゲート電極１２及びゲート絶縁膜１１からなるゲート電極構造、並びに補助素子分離絶縁膜１０ａの上面に絶縁膜を堆積する。そして、フォトリソグラフィ技術及びドライエッチングにより、堆積した絶縁膜を選択的に除去する。この結果、層間絶縁膜１３にソースコンタクトホール及びゲートコンタクトホールが開孔される。次いで、スパッタリング法又は蒸着法、フォトリソグラフィ技術及びＲＩＥ等により、図１８に示すように、ソースコンタクト層１４、下部バリアメタル層１５及び上部バリアメタル１６が形成される。その後、Ａｌ等の金属膜をパターニングしてソースパッド１７、１７ａを形成する。次いで、ドレイン領域１にＡｕ等からなるドレイン電極１９を形成する。このようにして、図１４に示した第２実施形態にかかる絶縁ゲート型半導体装置が完成する。
【００６１】
本発明の第２実施形態に係る絶縁ゲート型半導体装置の製造方法によれば、分離溝領域２０において、補助素子分離絶縁膜１０ａの側面がソースコンタクト領域７、ソース領域４、及び上側埋込領域６ｄに覆われ、補助素子分離絶縁膜１０ａの底面角部が下側埋込領域５ｄに覆われる。上側埋込領域６ｄ、下側側埋込領域５ｄは断面積を小さくすることが容易な構造なので、寄生ダイオードの断面積を実質的に低減させることができる。その結果、寄生ダイオードによる通電劣化を防止し、且つ、制御電極分離絶縁膜１０底面の電界を緩和することができる絶縁ゲート型半導体装置が実現可能となる。
【００６２】
（その他の実施形態）
上記のように、本発明は第１及び第２実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００６３】
１…ドレイン領域（第２主電極領域）
２，３…電流輸送層
２…ドリフト層
３…電流拡散層
４…ベース領域
５ａ，５ｂ，５ｃ，６ａ，６ｃ，６ｄ…埋込領域
５ａ，６ａ…ベース底部埋込領域
５ｂ…ゲート底部保護領域
５ｃ，５ｄ，６ｃ，６ｄ…電流抑制層
７…ベースコンタクト領域
８…ソース領域（第１主電極領域）
９…ゲートトレンチ
９ｔ…制御電極分離溝
９ａ…補助素子分離溝
１０…制御電極分離絶縁膜
１０ａ…補助素子分離絶縁膜
１１…ゲート絶縁膜
１１ｔ…引出領域絶縁膜
１１ａ…分離領域絶縁膜
１２…ゲート電極
１２ｔ…引出電極
１３…層間絶縁膜
１４…ソースコンタクト層
１５…下部バリアメタル層
１６…上部バリアメタル層
１７…ソースパッド（主電極パッド）
１７ａ…ソースパッド（第３表面電極）
１８…ゲートパッド（制御電極パッド）
１９…ドレイン電極
２０…分離溝領域
４０…活性領域
４１…引出電極領域
４２…周辺回路領域
【図１】
2019106507.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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