(57)【要約】      （修正有）【課題】簡易な構成及び制御でデッドタイムにおける電力変換効率の低下を抑制することが可能なスイッチングレギュレータを提供する。【解決手段】入力電圧を変換して出力するスイッチングレギュレータ１０であって、入力電圧の供給を受ける電圧ラインＶＬと接地ラインＧＬとの間に直列接続された第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２と、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２の接続点に一端が接続されたインダクタＬと、インダクタＬの他端と接地ラインとの間に接続された平滑コンデンサＣｏｕｔと、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２が同時にオフとなるデッドタイムを挟みつつ、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２を交互にオン及びオフとなるように駆動する駆動制御部（制御回路）１１と、インダクタＬに並列に接続され、デッドタイムにおいてインダクタＬに流れる電流を保持する電流保持回路１２と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力電圧を変換して出力するスイッチングレギュレータであって、
前記入力電圧の供給を受ける電圧ラインと接地ラインとの間に直列接続された第１スイッチ素子及び第２スイッチ素子と、
前記第１スイッチ素子及び前記第２スイッチ素子の接続点に一端が接続されたインダクタと、
前記インダクタの他端と前記接地ラインとの間に接続された平滑コンデンサと、
前記第１スイッチ素子及び前記第２スイッチ素子が同時にオフとなるデッドタイムを挟みつつ、前記第１スイッチ素子及び前記第２スイッチ素子を交互にオン及びオフとなるように駆動する駆動制御部と、
前記インダクタに並列に接続され、前記デッドタイムにおいて前記インダクタに流れる電流を保持する電流保持回路と、
を有することを特徴とするスイッチングレギュレータ。
【請求項２】
前記電流保持回路は、
前記駆動制御部によりオン及びオフに制御され、少なくとも前記デッドタイムにおいてオンとなる第３スイッチ素子と、
前記第３スイッチ素子に直列接続され、前記インダクタに流れる電流を保持するコンデンサと、
を含むことを特徴とする請求項１に記載のスイッチングレギュレータ。
【請求項３】
前記駆動制御部は、前記第２スイッチ素子及び前記第３スイッチ素子が相補的にオン及びオフとなるように制御することを特徴とする請求項２に記載のスイッチングレギュレータ。
【請求項４】
前記第１スイッチ素子及び前記第２スイッチ素子は、第１導電型のＭＯＳＦＥＴから構成され、
前記第３スイッチ素子は、前記第１導電型とは反対導電型の第２導電型のＭＯＳＦＥＴから構成されている、
ことを特徴とする請求項２又は３に記載のスイッチングレギュレータ。
【請求項５】
前記駆動制御部は、
第１駆動期間において論理レベル１となり、第２駆動期間及び前記デッドタイムで論理レベル０となる第１駆動制御信号を前記第１スイッチ素子のゲートに供給し、
前記第２駆動期間において論理レベル１となり、前記第１駆動期間及び前記デッドタイムで論理レベル０となる第２駆動制御信号を前記第２スイッチ素子及び前記第３スイッチ素子のゲートに供給する、
ことを特徴とする請求項４に記載のスイッチングレギュレータ。
【請求項６】
入力電圧を変換して負荷回路に供給する電源装置であって、
前記入力電圧を生成する入力電源と、
前記入力電源のプラス端子とマイナス端子との間に直列接続された第１スイッチ素子及び第２スイッチ素子と、
前記第１スイッチ素子及び前記第２スイッチ素子の接続点に一端が接続され、前記負荷回路の一端に他端が接続されたインダクタと、
前記インダクタの他端と前記入力電源のマイナス端子との間に、前記負荷回路に並列に接続された平滑コンデンサと、
前記第１スイッチ素子及び前記第２スイッチ素子が同時にオフとなるデッドタイムを挟みつつ、前記第１スイッチ素子及び前記第２スイッチ素子を交互にオン及びオフとなるように駆動する駆動制御部と、
前記インダクタに並列に接続され、前記デッドタイムにおいて前記インダクタに流れる電流を保持する電流保持回路と、
を有することを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングレギュレータ及び電源装置に関する。
【背景技術】
【０００２】
バックコンバータと呼ばれる降圧同期整流型のスイッチングレギュレータは、入力電源のプラス側に接続されるハイサイド（高電圧側）スイッチと入力電源のマイナス側に接続されるローサイド（低電圧側）スイッチとを有し、ハイサイドスイッチ及びローサイドスイッチを交互にオン及びオフさせることにより、インダクタ及びキャパシタを介して負荷回路に出力電圧を供給する。その際、ハイサイドスイッチ及びローサイドスイッチが同時にオンになると、入力電源が短絡してしまう。そこで、両スイッチが同時にオンになることを防ぐため、一方のスイッチがオンからオフになるタイミングと他方のスイッチがオフからオンになるタイミングとの間に、ハイサイドスイッチ及びローサイドスイッチをともにオフにする「デッドタイム」と呼ばれる期間が設けられている。
【０００３】
デッドタイムの期間では、ハイサイドスイッチ及びローサイドスイッチがともにオフとなるが、ローサイドスイッチの寄生ダイオードを介して電流が流れる。そのため、寄生ダイオードにおける電圧降下により、電力変換効率が低下するという問題があった。
【０００４】
そこで、電力変換効率の低下を改善するため、ローサイドスイッチ又はローサイドスイッチに並列に接続したスイッチのゲート端子に、デッドタイムの間、スイッチをオフに維持できる程度の電圧を与えることにより、寄生ダイオードの電圧降下を小さくする方法が提案されている（例えば、特許文献１）。
【０００５】
また、デッドタイムの期間を短くする方法が提案されている。例えば、ローサイドスイッチのドレイン−ソース間電圧が立ち下がるタイミングとローサイドスイッチのゲート電圧が立ち上がるタイミングとのどちらが早いかを検出し、検出結果に基づいてデッドタイムを調整する方法が提案されている（例えば、特許文献２）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−９５４９９号公報
【特許文献２】特開２００７−１８５０５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１の方法では、スイッチがオフしている間にも電圧を印加するため、ドレイン−ソース間の漏れ電流が増加し、電力変換効率の新たな低下要因になるという問題があった。
【０００８】
特許文献２の方法では、タイミング検出の結果に基づくデッドタイムの調整という高度な制御を要するため、制御回路の構成が複雑であり、回路を構成する素子も高価であるという問題があった。
【０００９】
本発明は上記問題点に鑑みてなされたものであり、簡易な構成及び制御でデッドタイムにおける電力変換効率の低下を抑制することが可能なスイッチングレギュレータを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るスイッチングレギュレータは、入力電圧を変換して出力するスイッチングレギュレータであって、前記入力電圧の供給を受ける電圧ラインと接地ラインとの間に直列接続された第１スイッチ素子及び第２スイッチ素子と、前記第１スイッチ素子及び前記第２スイッチ素子の接続点に一端が接続されたインダクタと、前記インダクタの他端と前記接地ラインとの間に接続された平滑コンデンサと、前記第１スイッチ素子及び前記第２スイッチ素子が同時にオフとなるデッドタイムを挟みつつ、前記第１スイッチ素子及び前記第２スイッチ素子を交互にオン及びオフとなるように駆動する駆動制御部と、前記インダクタに並列に接続され、前記デッドタイムにおいて前記インダクタに流れる電流を保持する電流保持回路と、を有することを特徴とする。
【００１１】
本発明に係る電源装置は、入力電圧を変換して負荷回路に供給する電源装置であって、前記入力電圧を生成する入力電源と、前記入力電源のプラス端子とマイナス端子との間に直列接続された第１スイッチ素子及び第２スイッチ素子と、前記第１スイッチ素子及び前記第２スイッチ素子の接続点に一端が接続され、前記負荷回路の一端に他端が接続されたインダクタと、前記インダクタの他端と前記入力電源のマイナス端子との間に、前記負荷回路に並列に接続された平滑コンデンサと、前記第１スイッチ素子及び前記第２スイッチ素子が同時にオフとなるデッドタイムを挟みつつ、前記第１スイッチ素子及び前記第２スイッチ素子を交互にオン及びオフとなるように駆動する駆動制御部と、前記インダクタに並列に接続され、前記デッドタイムにおいて前記インダクタに流れる電流を保持する電流保持回路と、を有することを特徴とする。
【発明の効果】
【００１２】
本発明に係るスイッチングレギュレータによれば、デッドタイムにおける電力変換効率の低下を簡易な構成及び制御で抑制することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本実施例のスイッチングレギュレータ１０を含む電源装置１００の構成を示す回路図である。
【図２】電流保持回路の内部構成を含むスイッチングレギュレータの回路図である。
【図３】Ｑ１、Ｑ２の駆動電圧及び出力電圧の電圧波形を示す図である。
【図４】Ｑ１がオン、Ｑ２がオフの状態における電流の流れを示す図である。
【図５】本実施例のデッドタイムにおける電流の流れを示す図である。
【図６】Ｑ１がオフ、Ｑ２がオンの状態における電流の流れを示す図である。
【図７】比較例のデッドタイムにおける電流の流れを示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施例について、図面を参照して説明する。なお、以下の実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。
【００１５】
図１は、本実施例のスイッチングレギュレータ１０を含む電源装置１００の構成を示す回路図である。電源装置１００は、入力電源Ｖｉｎからの入力電圧を変換（本実施例では、降圧）して負荷回路２０に供給する電源装置である。
【００１６】
入力電源Ｖｉｎは、スイッチングレギュレータ１０に入力電圧を供給する電圧源であり、プラス端子が電源ラインＶＬ、マイナス端子がグランドラインＧＬに接続されている。
【００１７】
スイッチングレギュレータ１０は、ハイサイドスイッチＱ１、ローサイドスイッチＱ２、制御回路１１、インダクタＬ、コンデンサＣｏｕｔ及び電流保持回路１２を含む。
【００１８】
ハイサイドスイッチＱ１は、例えばＮチャネル型（第１導電型）のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）から構成されている。ハイサイドスイッチＱ１のドレイン端子は、電源ラインＶＬを介して入力電源Ｖｉｎのプラス端子に接続されている。ハイサイドスイッチＱ１のゲート端子は、制御回路１１に接続されている。ハイサイドスイッチＱ１のソース端子は、ノードＮ１を介してローサイドスイッチＱ２のドレイン端子及びインダクタＬの一端に接続されている。
【００１９】
ローサイドスイッチＱ２は、ハイサイドスイッチＱ１と同様に、例えばＮチャネル型のＭＯＳＦＥＴから構成されている。ローサイドスイッチＱ２のソース端子は、グランドラインＧＬを介して入力電源Ｖｉｎのマイナス端子に接続されている。ローサイドスイッチＱ２のゲート端子は、制御回路１１に接続されている。ローサイドスイッチＱ２のドレイン端子は、ノードＮ１を介してハイサイドスイッチＱ１のソース端子及びインダクタＬの一端に接続されている。
【００２０】
制御回路１１は、ハイサイドスイッチＱ１及びローサイドスイッチＱ２をオン及びオフに駆動する駆動制御部である。制御回路１１は、電圧ラインＶＬ及びグランドラインＧＬを介して入力電源Ｖｉｎのプラス端子とマイナス端子との間に接続され、入力電源Ｖｉｎからの入力電圧に基づいて、ハイサイドスイッチＱ１を駆動するための駆動電圧Ｖ１及びローサイドスイッチＱ２を駆動するための駆動電圧Ｖ２を生成する。制御回路１１は、ハイサイドスイッチＱ１のゲート端子に駆動電圧Ｖ１を供給する。制御回路１１は、ローサイドスイッチＱ２のゲート端子に駆動電圧Ｖ２を供給する。また、制御回路１１は、電流保持回路１２に駆動電圧Ｖ２を供給する。
【００２１】
駆動電圧Ｖ１及び駆動電圧Ｖ２は、それぞれ論理レベル１及び論理レベル０に変化する矩形波である。駆動電圧Ｖ１は、期間Ｔ１で論理レベル１となり、期間Ｔ２及びデッドタイムＤＴで論理レベル０となる。一方、駆動電圧Ｖ２は、期間Ｔ２で論理レベル１となり、期間Ｔ１及びデッドタイムＤＴで論理レベル０となる。期間Ｔ１は、ハイサイドスイッチＱ１をオン、ローサイドスイッチＱ２をオフに制御する期間である。期間Ｔ２は、ハイサイドスイッチＱ１をオフ、ローサイドスイッチＱ２をオンに制御する期間である。デッドタイムＤＴは、ハイサイドスイッチＱ１及びローサイドスイッチＱ２をいずれもオフに制御する期間である。
【００２２】
インダクタＬは一端がノードＮ１に接続され、他端がコンデンサＣｏｕｔの一端に接続されている。コンデンサＣｏｕｔは、他端がグランドラインＧＬを介して入力電源Ｖｉｎのマイナス端子に接続されている。インダクタＬ及びコンデンサＣｏｕｔは、平滑回路を構成している。
【００２３】
電流保持回路１２は、インダクタＬに並列に接続されている。また、電流保持回路１２は、制御回路１１に接続され、駆動電圧Ｖ２の供給を受ける。
【００２４】
図２は、電流保持回路１２の内部構成を含むスイッチングレギュレータ１０の回路図である。電流保持回路１２は、スイッチＳＷ及びコンデンサＣから構成されている。
【００２５】
スイッチＳＷは、例えばＰチャネル型（第１導電型とは反対導電型の第２導電型）のＭＯＳＦＥＴから構成されている。スイッチＳＷのドレイン端子は、インダクタＬの一端及びノードＮ１に接続されている。スイッチＳＷのソース端子は、コンデンサＣの一端に接続されている。スイッチＳＷのゲート端子は、制御回路１１及びローサイドスイッチＱ２のゲート端子に接続されている。コンデンサＣは、他端がインダクタＬの他端及びコンデンサＣｏｕｔの一端に接続されている。
【００２６】
スイッチＳＷは、ローサイドスイッチＱ２とは逆の論理でオン又はオフとなるように制御される。すなわち、ローサイドスイッチＱ２がオンの場合にスイッチＳＷがオフとなり、ローサイドスイッチＱ２がオフの場合にスイッチＳＷがオンとなる。
【００２７】
負荷回路２０は、スイッチングレギュレータ１０による入力電圧の変換によって生成された出力電圧の供給を受ける回路である。負荷回路２０は、一端がインダクタＬの他端及びコンデンサＣｏｕｔの一端に接続され、他端がコンデンサＣｏｕｔの他端及び入力電源Ｖｉｎのマイナス端子に接続されている。
【００２８】
次に、本実施例のスイッチングレギュレータ１０の動作について、図３の電圧波形図及び図４〜図６の動作状態図を参照して説明する。尚、図４〜図６では、ハイサイドスイッチＱ１及びローサイドスイッチＱ２のオンオフの状態を明示するため、これらを簡易化したスイッチの形状として示している。
【００２９】
図３に示すように、駆動電圧Ｖ１及び駆動電圧Ｖ２は、それぞれ論理レベル１及び論理レベル０に変化する矩形波である。駆動電圧Ｖ１は、期間Ｔ１で論理レベル１となり、期間Ｔ２及びデッドタイムＤ２で論理レベル０となる。一方、駆動電圧Ｖ２は、期間Ｔ２で論理レベル１となり、期間Ｔ１及びデッドタイムＤＴで論理レベル０となる。
【００３０】
図４は、期間Ｔ１におけるスイッチングレギュレータ１０の動作状態（以下、動作状態１と称する）を示す回路図である。期間Ｔ１では、駆動電圧Ｖ１が論理レベル１、駆動電電圧Ｖ２が論理レベル０であるため、ハイサイドスイッチＱ１がオン、ローサイドスイッチＱ２がオフ、スイッチＳＷがオンに制御される。
【００３１】
動作状態１では、ハイサイドスイッチＱ１がオン、ローサイドスイッチＱ２がオフであるため、出力電流は、ハイサイドスイッチＱ１からインダクタＬを経由して負荷回路２０に流れる。インダクタＬには、エネルギーが蓄積される。また、スイッチＳＷがオンであるため、ハイサイドスイッチＱ１からの電流が電流保持回路１２に流れ込み、コンデンサＣが充電される。
【００３２】
図５は、期間Ｔ１の直後のデッドタイムＤＴにおけるスイッチングレギュレータ１０の動作状態（以下、動作状態２と称する）を示す回路図である。デッドタイムＤＴでは、駆動電圧Ｖ１及びＶ２がともに論理レベル０であるため、ハイサイドスイッチＱ１及びローサイドスイッチＱ２がいずれもオフに制御され、スイッチＳＷがオンに制御される。
【００３３】
動作状態２では、スイッチＳＷがオンであるため、インダクタＬに蓄積されたエネルギーによって持続された電流が電流保持回路１２を流れる。その際、コンデンサＣは一部放電する。これにより、インダクタＬを流れる電流が保持される。
【００３４】
図６は、期間Ｔ２におけるスイッチングレギュレータ１０の動作状態（以下、動作状態３と称する）を示す回路図である。期間Ｔ２では、駆動電圧Ｖ１が論理レベル０、駆動電圧Ｖ２が論理レベル１であるため、ハイサイドスイッチＱ１がオフ、ローサイドスイッチＱ２がオン、スイッチＳＷがオフに制御される。
【００３５】
動作状態３では、ローサイドスイッチＱ２がオンであるため、インダクタＬに蓄積されたエネルギーによって持続する電流が、出力電流としてローサイドスイッチＱ２を経由して負荷回路２０に流れる。
【００３６】
期間Ｔ２の直後のデッドタイムＤＴにおけるスイッチングレギュレータ１０の動作状態（以下、動作状態４と称する）は、図５に示す動作状態２と同様となる。すなわち、インダクタＬに蓄積されたエネルギーによって持続された電流が電流保持回路１２を流れ、コンデンサＣは一部放電する。これにより、インダクタＬを流れる電流が保持される。
【００３７】
スイッチングレギュレータ１０は、動作状態１（図４）→動作状態２（図５）→動作状態３（図６）→動作状態４（図５）→動作状態１（図４）・・・の順に繰り返し動作状態を切り替える。これにより、デッドタイムＤＴにおいて、インダクタＬを流れる電流が電流保持回路１２によって保持される。
【００３８】
図７は、本実施例のスイッチングレギュレータ１０とは異なり、電流保持回路１２を有しないスイッチングレギュレータのデッドタイムＤＴにおける動作状態を比較例として示す回路図である。
【００３９】
比較例のスイッチングレギュレータを含む電源装置２００では、ハイサイドスイッチＱ１及びローサイドスイッチＱ２はオフしているが、ローサイドスイッチＱ２の寄生ダイオード（ボディダイオード）ＢＤを経由して負荷回路２０に電流が流れる。ローサイドスイッチＱ２の寄生ダイオードＢＤは負荷回路２０を流れる電流に対して順方向となり、電圧降下が生じる。
【００４０】
図３に示すように、比較例のスイッチングレギュレータでは、デッドタイムＤＴにおいて、ローサイドスイッチＱ２の寄生ダイオードＢＤにおける電圧降下により、ローサイドスイッチＱ２のドレイン電圧が接地電位（図３にＧとして示す）よりも低いマイナス電位（図３に−Ｖ＿Ｆとして示す）に低下する。このため、電力損失が生じ、スイッチングレギュレータの電力変換効率が低下する。
【００４１】
これに対し、本実施例のスイッチングレギュレータ１０では、デッドタイムＤＴにおいて、インダクタＬを流れる電流が電流保持回路１２によって保持されるため、ローサイドスイッチＱ２の寄生ダイオードＢＤには電流が流れない。このため、デッドタイムＤＴにおいて、電圧降下による電力損失が発生しない。
【００４２】
また、本実施例の電流保持回路１２は、Ｐチャネル型のＭＯＳＦＥＴ等からなるスイッチＳＷや、直流電流を遮断するコンデンサＣ等の素子から構成されており、安価かつ簡易な回路構成で実現することが可能である。また、万が一ローサイドスイッチＱ２及びスイッチＳＷが同時にオンとなった場合でも、入力電源Ｖｉｎが短絡する状態とはならない。
【００４３】
また、本実施例のスイッチングレギュレータ１０は、例えば比較例のスイッチングレギュレータに後付けで電流保持回路１２を搭載することにより実現可能であり、デッドタイムＤＴを調整するための特別な制御等は不要である。
【００４４】
従って、本実施例のスイッチングレギュレータ１０によれば、簡易な構成及び制御でデッドタイムにおける電力変換効率の低下を抑制することが可能となる。
【００４５】
なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、電流保持回路１２のスイッチＳＷがＰチャネル型のＭＯＳＦＥＴから構成されている場合を例として説明した。しかし、スイッチＳＷは、例えばＮチャネル型のＭＯＳＦＥＴから構成されていても良い。その場合、例えば制御回路１１からスイッチＳＷへの駆動電圧Ｖ２の供給ライン上に反転回路を設け、駆動電圧Ｖ２の電圧レベルを反転させた電圧をスイッチＳＷのゲート端子に供給することにより、スイッチＳＷをローサイドスイッチＱ２とは反対の論理でオン及びオフとすることができる。
【００４６】
また、電流保持回路１２を構成する素子は、上記実施例で示したものに限定されない。例えば、スイッチＳＷは、ＦＥＴに限られず、片方向の電流に対してオン／オフが有効であり、ローサイドスイッチＱ２の駆動信号Ｖ２を直接的又は間接的に受信してオン／オフすることが可能な素子から構成されていれば良い。また、コンデンサＣは、直流電流を遮断し、電荷を充放電できる素子から構成されていれば良い。
【００４７】
また、上記実施例では、ローサイドスイッチＱ２とは逆の論理でオン及びオフとなるようにスイッチＳＷを制御し、スイッチＳＷが期間Ｔ１及びデッドタイムＤＴでオンとなる場合を例として説明した。しかし、デッドタイムＤＴでのみオンとなるようにスイッチＳＷを制御する構成としても良い。すなわち、電流保持回路１２は、少なくともデッドタイムＤＴでスイッチＳＷがオンとなり、インダクタＬを流れる電流を保持可能に構成されていれば良い。
【符号の説明】
【００４８】
１００  電源装置
１０  スイッチングレギュレータ
１１  制御回路
１２  電流保持回路
２０  負荷回路
Ｖｉｎ  入力電圧源
Ｑ１  ハイサイドスイッチ
Ｑ２  ローサイドスイッチ
Ｌ  インダクタ
Ｃｏｕｔ  コンデンサ
ＳＷ  スイッチ
Ｃ  コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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