(57)【要約】      （修正有）【課題】同期整流を適正に行うことができる受電装置を提供する。【解決手段】受電装置１は、二次側コイル１１を有する共振回路１０と、同期整流回路３０と、平滑回路２０と、逆流抑制回路４０と、を備える。二次側コイル１１は、一次側コイルから無線で送電される交流電力を受電する。同期整流回路３０は、二次側コイル１１により受電した交流電力を直流電力に整流するスイッチング素子部３１を有する。平滑回路２０は、同期整流回路３０により整流された直流電力を平滑する。逆流抑制回路４０は、同期整流回路３０から平滑回路２０に流れる電流が予め定められた電流閾値より小さい場合、同期整流回路３０のスイッチング素子部３１をオフ制御する。【選択図】図１
2019041431.tif 000002
【特許請求の範囲】
【請求項１】
一次側コイルから無線で送電される交流電力を受電する二次側コイルと、
前記二次側コイルにより受電した交流電力を直流電力に整流するスイッチング素子部を有する同期整流回路と、
前記同期整流回路により整流された前記直流電力を平滑する平滑回路と、
前記スイッチング素子部を制御する制御回路と、を備え、
前記制御回路は、前記同期整流回路から前記平滑回路に流れる電流が予め定められた閾値より小さい場合、前記同期整流回路の前記スイッチング素子部をオフすることを特徴とする受電装置。
【請求項２】
前記制御回路は、
前記同期整流回路と前記平滑回路との間に設けられる抵抗と、
前記抵抗の電圧降下に基づく電流が前記閾値より小さい場合、前記スイッチング素子部をオフする判定回路と、を有する請求項１に記載の受電装置。
【請求項３】
前記同期整流回路は、
第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、及び、第４スイッチング素子を有する前記スイッチング素子部と、
前記第１スイッチング素子を駆動する第１駆動回路、前記第２スイッチング素子を駆動する第２駆動回路、前記第３スイッチング素子を駆動する第３駆動回路、及び、前記第４スイッチング素子を駆動する第４駆動回路を有する駆動部と、を含んで構成され、
前記第１スイッチング素子と前記第３スイッチング素子とが直列に接続された第１直列回路と、前記第２スイッチング素子と前記第４スイッチング素子とが直列に接続され前記第１直列回路よりも前記平滑回路側に位置し前記第２スイッチング素子が前記第１スイッチング素子側に配置され且つ前記第４スイッチング素子が前記第３スイッチング素子側に配置される第２直列回路とが前記平滑回路に並列接続され、前記第１スイッチング素子と前記第３スイッチング素子との接続点に前記二次側コイルの一方側の端子である第１端子が接続され、前記第２スイッチング素子と前記第４スイッチング素子との接続点に前記二次側コイルの他方側の端子である第２端子が接続されたフルブリッジ回路を構成し、前記第１端子が前記第１駆動回路及び前記第４駆動回路に接続され、前記第２端子が前記第２駆動回路及び前記第３駆動回路に接続される請求項１又は２に記載の受電装置。
【請求項４】
一次側コイルから無線で送電される交流電力を受電する二次側コイルと、
前記二次側コイルにより受電した交流電力を直流電力に整流するスイッチング素子部を有する同期整流回路と、
前記同期整流回路により整流された前記直流電力を平滑する平滑回路と、を備え、
前記同期整流回路は、
第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、及び、第４スイッチング素子を有する前記スイッチング素子部と、
前記第１スイッチング素子を駆動する第１駆動回路、前記第２スイッチング素子を駆動する第２駆動回路、前記第３スイッチング素子を駆動する第３駆動回路、及び、前記第４スイッチング素子を駆動する第４駆動回路を有する駆動部と、を含んで構成され、
前記第１スイッチング素子と前記第３スイッチング素子とが直列に接続された第１直列回路と、前記第２スイッチング素子と前記第４スイッチング素子とが直列に接続され前記第１直列回路よりも前記平滑回路側に位置し前記第２スイッチング素子が前記第１スイッチング素子側に配置され且つ前記第４スイッチング素子が前記第３スイッチング素子側に配置される第２直列回路とが前記平滑回路に並列接続され、前記第１スイッチング素子と前記第３スイッチング素子との接続点に前記二次側コイルの一方側の端子である第１端子が接続され、前記第２スイッチング素子と前記第４スイッチング素子との接続点に前記二次側コイルの他方側の端子である第２端子が接続されたフルブリッジ回路を構成し、前記第１端子が前記第１駆動回路及び前記第４駆動回路に接続され、前記第２端子が前記第２駆動回路及び前記第３駆動回路に接続されることを特徴とする受電装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受電装置に関する。
【背景技術】
【０００２】
従来、無線で電力を供給する無線給電システムがある。無線給電システムは、一次側コイルを介して無線で電力を送電する送電装置と、送電装置から送電された電力を二次側コイルを介して無線で受電する受電装置とを備える。受電装置は、二次側コイルを介して受電した交流電力を直流電力に整流する同期整流回路と、同期整流回路により整流された直流電力を平滑する平滑回路とを有する。例えば、特許文献１には、上述の無線給電システムと同等に構成されたＤＣＤＣコンバータが開示される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４５１５６８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、近年、受電装置は、半導体のスイッチング素子を用いた同期整流回路を使用する場合が増えており、この場合に同期整流を改善することが望まれている。
【０００５】
そこで、本発明は、上記に鑑みてなされたものであって、同期整流を適正に行うことができる受電装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明に係る受電装置は、一次側コイルから無線で送電される交流電力を受電する二次側コイルと、前記二次側コイルにより受電した交流電力を直流電力に整流するスイッチング素子部を有する同期整流回路と、前記同期整流回路により整流された前記直流電力を平滑する平滑回路と、前記スイッチング素子部を制御する制御回路と、を備え、前記制御回路は、前記同期整流回路から前記平滑回路に流れる電流が予め定められた閾値より小さい場合、前記同期整流回路の前記スイッチング素子部をオフすることを特徴とする。
【０００７】
上記受電装置において、前記制御回路は、前記同期整流回路と前記平滑回路との間に設けられる抵抗と、前記抵抗の電圧降下に基づく電流が前記閾値より小さい場合、前記スイッチング素子部をオフする判定回路と、を有することが好ましい。
【０００８】
上記受電装置において、前記同期整流回路は、第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、及び、第４スイッチング素子を有する前記スイッチング素子部と、前記第１スイッチング素子を駆動する第１駆動回路、前記第２スイッチング素子を駆動する第２駆動回路、前記第３スイッチング素子を駆動する第３駆動回路、及び、前記第４スイッチング素子を駆動する第４駆動回路を有する駆動部と、を含んで構成され、前記第１スイッチング素子と前記第３スイッチング素子とが直列に接続された第１直列回路と、前記第２スイッチング素子と前記第４スイッチング素子とが直列に接続され前記第１直列回路よりも前記平滑回路側に位置し前記第２スイッチング素子が前記第１スイッチング素子側に配置され且つ前記第４スイッチング素子が前記第３スイッチング素子側に配置される第２直列回路とが前記平滑回路に並列接続され、前記第１スイッチング素子と前記第３スイッチング素子との接続点に前記二次側コイルの一方側の端子である第１端子が接続され、前記第２スイッチング素子と前記第４スイッチング素子との接続点に前記二次側コイルの他方側の端子である第２端子が接続されたフルブリッジ回路を構成し、前記第１端子が前記第１駆動回路及び前記第４駆動回路に接続され、前記第２端子が前記第２駆動回路及び前記第３駆動回路に接続されることが好ましい。
【０００９】
本発明に係る受電装置は、一次側コイルから無線で送電される交流電力を受電する二次側コイルと、前記二次側コイルにより受電した交流電力を直流電力に整流するスイッチング素子部を有する同期整流回路と、前記同期整流回路により整流された前記直流電力を平滑する平滑回路と、を備え、前記同期整流回路は、第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、及び、第４スイッチング素子を有する前記スイッチング素子部と、前記第１スイッチング素子を駆動する第１駆動回路、前記第２スイッチング素子を駆動する第２駆動回路、前記第３スイッチング素子を駆動する第３駆動回路、及び、前記第４スイッチング素子を駆動する第４駆動回路を有する駆動部と、を含んで構成され、前記第１スイッチング素子と前記第３スイッチング素子とが直列に接続された第１直列回路と、前記第２スイッチング素子と前記第４スイッチング素子とが直列に接続され前記第１直列回路よりも前記平滑回路側に位置し前記第２スイッチング素子が前記第１スイッチング素子側に配置され且つ前記第４スイッチング素子が前記第３スイッチング素子側に配置される第２直列回路とが前記平滑回路に並列接続され、前記第１スイッチング素子と前記第３スイッチング素子との接続点に前記二次側コイルの一方側の端子である第１端子が接続され、前記第２スイッチング素子と前記第４スイッチング素子との接続点に前記二次側コイルの他方側の端子である第２端子が接続されたフルブリッジ回路を構成し、前記第１端子が前記第１駆動回路及び前記第４駆動回路に接続され、前記第２端子が前記第２駆動回路及び前記第３駆動回路に接続されることを特徴とする。
【発明の効果】
【００１０】
本発明に係る受電装置は、同期整流回路から平滑回路に流れる電流が予め定められた閾値より小さい場合、同期整流回路のスイッチング素子部をオフする。この構成により、受電装置は、二次側コイルの入力電圧よりも平滑回路側の電圧が大きくなっても、平滑回路から同期整流回路に電流が逆流することを抑制できる。また、受電装置は、二次側コイルの一方側の端子である第１端子が第１駆動回路及び第４駆動回路に接続され、二次側コイルの他方側の端子である第２端子が第２駆動回路及び第３駆動回路に接続される。この構成により、受電装置は、例えば、従来のように送信側から同期整流回路を駆動する駆動信号を受信する必要がないので、装置の構成を簡素化することができる。この結果、受電装置は、同期整流を適正に行うことができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、実施形態に係る受電装置の構成を示す回路図である。
【図２】図２は、実施形態に係る受電装置の入力電圧の波形を示す図である。
【図３】図３は、実施形態に係る受電装置の整流動作を示す回路図である。
【図４】図４は、実施形態に係る受電装置の整流動作を示す回路図である。
【図５】図５は、実施形態に係る駆動回路のオン動作を示す回路図である。
【図６】図６は、実施形態に係る駆動回路のオン動作を示すタイミングチャートである。
【図７】図７は、実施形態に係る駆動回路のオフ動作を示す回路図である。
【図８】図８は、実施形態に係る受電装置の逆流抑制を示すタイミングチャートである。
【図９】図９は、実施形態に係る駆動回路の強制停止を示すタイミングチャートである。
【図１０】図１０は、実施形態に係る受電装置の一連の動作を示すタイミングチャートである。
【図１１】図１１は、実施形態に係る受電装置のダイオードによる整流動作を示す回路図である。
【図１２】図１２は、実施形態に係る受電装置のダイオードによる整流動作を示す回路図である。
【図１３】図１３は、実施形態の変形例に係る逆流抑制回路の構成を示す回路図である。
【発明を実施するための形態】
【００１２】
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成は適宜組み合わせることが可能である。また、本発明の要旨を逸脱しない範囲で構成の種々の省略、置換又は変更を行うことができる。
【００１３】
〔実施形態〕
実施形態に係る受電装置１について説明する。受電装置１は、図示しない送電装置と共に無線給電システム１００を構成する。無線給電システム１００は、送電装置から受電装置１に無線で電力を供給するシステムである。受電装置１は、送電装置から送電された交流電力を共振回路１０を介して受電し、受電した交流電力を同期整流回路３０により直流電力に整流し、同期整流回路３０により整流された直流電力を平滑回路２０により平滑して負荷部２に供給する。以下、受電装置１について詳細に説明する。
【００１４】
受電装置１は、共振回路１０と、平滑回路２０と、同期整流回路３０と、制御回路としての逆流抑制回路４０とを備える。共振回路１０は、二次側コイル１１と、二次側コイル１１に直列に接続される共振コンデンサ１２とを有する。二次側コイル１１は、送電装置の一次側コイルに対し非接触で対向して設けられ、同期整流回路３０に接続される。共振回路１０は、送電装置の一次側コイルから無線（非接触）で送電された交流電力を受電し、受電した交流電力を同期整流回路３０に出力する。
【００１５】
平滑回路２０は、直流電流を平滑化する回路であり、平滑コンデンサＣを備える。平滑コンデンサＣは、同期整流回路３０に並列に接続され、同期整流回路３０から出力される直流電流（脈流）を平滑し、平滑した直流電力を負荷部２に供給する。
【００１６】
同期整流回路３０は、交流電力を直流電力に整流する回路である。同期整流回路３０は、フルブリッジ整流回路であり、スイッチング素子部３１と、ダイオード部３２と、駆動部３３とを有する。スイッチング素子部３１は、第１直列回路３１Ａと、第２直列回路３１Ｂとを有する。第１直列回路３１Ａは、第１スイッチング素子としてのＦＥＴ（Ｆｉｅｌｄ-Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）Ｍ１と、第３スイッチング素子としてのＦＥＴＭ３とを有し、ＦＥＴＭ１とＦＥＴＭ３とが直列に接続される。第１直列回路３１Ａは、例えば、ＦＥＴＭ１のソース端子とＦＥＴＭ３のドレイン端子とが接続される。
【００１７】
第２直列回路３１Ｂは、第２スイッチング素子としてのＦＥＴＭ２と、第４スイッチング素子としてのＦＥＴＭ４とを有し、ＦＥＴＭ２とＦＥＴＭ４とが直列に接続される。第２直列回路３１Ｂは、例えば、ＦＥＴＭ２のソース端子とＦＥＴＭ４のドレイン端子とが接続される。第２直列回路３１Ｂは、第１直列回路３１Ａよりも平滑回路２０側に位置し、ＦＥＴＭ２がＦＥＴＭ１側に配置され且つＦＥＴＭ４がＦＥＴＭ３側に配置される。第１直列回路３１Ａ及び第２直列回路３１Ｂは、平滑回路２０に並列接続される。第１直列回路３１Ａ及び第２直列回路３１Ｂは、例えば、ＦＥＴＭ１のドレイン端子及びＦＥＴＭ２のドレイン端子が平滑回路２０の一方側に接続され、ＦＥＴＭ３のソース端子及びＦＥＴＭ４のソース端子が平滑回路２０の他方側に接続される。ＦＥＴＭ１〜Ｍ４は、例えば、Ｎチャネル型のＭＯＳＦＥＴ（Ｍｅｔａｌ-Ｏｘｉｄｅ-Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ-Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であるが、これに限定されず、例えば、Ｐチャネル型のＭＯＳＦＥＴでもよい。
【００１８】
同期整流回路３０は、ＦＥＴＭ１とＦＥＴＭ３との接続点に二次側コイル１１の一方側の端子である第１端子１１ａが接続される。同期整流回路３０は、例えば、ＦＥＴＭ１のソース端子とＦＥＴＭ３のドレイン端子との接続点に第１端子１１ａが接続される。同期整流回路３０は、ＦＥＴＭ２とＦＥＴＭ４との接続点に二次側コイル１１の他方側の端子である第２端子１１ｂが接続される。同期整流回路３０は、例えば、ＦＥＴＭ２のソース端子とＦＥＴＭ４のドレイン端子との接続点に第２端子１１ｂが接続される。
【００１９】
ダイオード部３２は、順方向に電流を流す回路である。ダイオード部３２は、ダイオードＤ１〜Ｄ４を有する。ダイオードＤ１は、ＦＥＴＭ１に並列接続され、カソード端子がＦＥＴＭ１のドレイン端子に接続され、アノード端子がＦＥＴＭ１のソース端子に接続される。ダイオードＤ２は、ＦＥＴＭ２に並列接続され、カソード端子がＦＥＴＭ２のドレイン端子に接続され、アノード端子がＦＥＴＭ２のソース端子に接続される。ダイオードＤ３は、ＦＥＴＭ３に並列接続され、カソード端子がＦＥＴＭ３のドレイン端子に接続され、アノード端子がＦＥＴＭ３のソース端子に接続される。ダイオードＤ４は、ＦＥＴＭ４に並列接続され、カソード端子がＦＥＴＭ４のドレイン端子に接続され、アノード端子がＦＥＴＭ４のソース端子に接続される。なお、同期整流回路３０は、ダイオード部３２を設けないで、ＦＥＴＭ１〜Ｍ４の内部に存在するボディダイオードで代用してもよい。
【００２０】
駆動部３３は、二次側コイル１１に出力される交流電力に同期して、ＦＥＴＭ１〜Ｍ４をオン・オフ制御する回路である。駆動部３３は、ＦＥＴＭ１を駆動する駆動回路Ｎ１と、ＦＥＴＭ２を駆動する駆動回路Ｎ２と、ＦＥＴＭ３を駆動する駆動回路Ｎ３と、ＦＥＴＭ４を駆動する駆動回路Ｎ４とを有する。駆動部３３は、二次側コイル１１の第１端子１１ａが駆動回路Ｎ１及び駆動回路Ｎ４に接続され、二次側コイル１１の第２端子１１ｂが駆動回路Ｎ２及び駆動回路Ｎ３に接続される。駆動部３３は、二次側コイル１１から出力される入力電圧Ｖ１、Ｖ２におけるＧＮＤ（グランド）に対する電位差を駆動信号Ｓ１、Ｓ２として利用する。駆動部３３は、二次側コイル１１の第１端子１１ａから駆動信号Ｓ１が出力され、二次側コイル１１の第２端子１１ｂから駆動信号Ｓ２が出力される。駆動部３３は、駆動信号Ｓ１に基づいて駆動回路Ｎ１及び駆動回路Ｎ４をオン・オフ制御し、駆動信号Ｓ２に基づいて駆動回路Ｎ２及び駆動回路Ｎ３をオン・オフ制御する。
【００２１】
次に、同期整流回路３０の動作について説明する。同期整流回路３０は、図２に示すように、二次側コイル１１から出力される入力電圧Ｖ１、Ｖ２の波形がパルス状である。この波形は、第１端子１１ａに印加される入力電圧Ｖ１と第２端子１１ｂに印加される入力電圧Ｖ２とがＧＮＤ基準で交互に高くなる。同期整流回路３０は、上述したように、第１端子１１ａに印加される入力電圧Ｖ１のＧＮＤに対する電位差を駆動信号Ｓ１として利用する。同期整流回路３０は、例えば、第１端子１１ａ側において入力電圧Ｖ１が閾値Ｖ１ｔｈ以上の場合、駆動回路Ｎ１、Ｎ４を駆動するハイレベル（Ｈｉレベル）の駆動信号Ｓ１とする（図１０参照）。また、同期整流回路３０は、入力電圧Ｖ１が閾値Ｖ１ｔｈより小さい場合、駆動回路Ｎ１、Ｎ４を駆動しないローレベル（Ｌｏレベル）の駆動信号Ｓ１とする。同期整流回路３０は、ハイレベル又はローレベルの駆動信号Ｓ１に基づいて駆動回路Ｎ１、Ｎ４を駆動制御する。同期整流回路３０は、図３に示すように、駆動信号Ｓ１（ハイレベル）により駆動回路Ｎ１、Ｎ４を駆動してＦＥＴＭ１、Ｍ４をオンし、二次側コイル１１の第１端子１１ａから流れる電流を、平滑回路２０を介して負荷部２の正極に出力する。
【００２２】
同期整流回路３０は、第２端子１１ｂに印加される入力電圧Ｖ２のＧＮＤに対する電位差を駆動信号Ｓ２として利用する。同期整流回路３０は、例えば、第２端子１１ｂ側において入力電圧Ｖ２が閾値Ｖ２ｔｈ以上の場合、駆動回路Ｎ２、Ｎ３を駆動するハイレベルの駆動信号Ｓ２とする（図１０参照）。また、同期整流回路３０は、入力電圧Ｖ２が閾値Ｖ２ｔｈより小さい場合、駆動回路Ｎ２、Ｎ３を駆動しないローレベルの駆動信号Ｓ２とする。同期整流回路３０は、ハイレベル又はローレベルの駆動信号Ｓ２に基づいて駆動回路Ｎ２、Ｎ３を駆動制御する。同期整流回路３０は、図４に示すように、駆動信号Ｓ２（ハイレベル）により駆動回路Ｎ２、Ｎ３を駆動してＦＥＴＭ２、Ｍ３をオンし、二次側コイル１１の第２端子１１ｂから流れる電流を、平滑回路２０を介して負荷部２の正極に出力する。このように、同期整流回路３０は、第１端子１１ａ及び第２端子１１ｂのそれぞれに印加される入力電圧Ｖ１、Ｖ２に基づく駆動信号Ｓ１、Ｓ２に応じて、ＦＥＴＭ１〜Ｍ４をオンする。なお、同期整流回路３０は、ダイオードＤ１〜Ｄ４によりＧＮＤ基準で順方向電圧Ｖｄが生じる（図２参照）。
【００２３】
次に、駆動回路Ｎ１〜Ｎ４について詳細に説明する。なお、駆動回路Ｎ１〜Ｎ４は、それぞれ同等の構成のため、駆動回路Ｎ１について説明し、駆動回路Ｎ２〜Ｎ４の説明は省略する。駆動回路Ｎ１は、図５に示すように、駆動電源３３ａと、複数のＮＰＮ型のバイポーラ・トランジスタであるトランジスタＱ１、トランジスタＱ３と、複数のＰＮＰ型のバイポーラ・トランジスタであるトランジスタＱ２、トランジスタＱ４と、複数の抵抗とを有する。駆動電源３３ａの電圧は、第１端子１１ａの入力電圧Ｖ１よりも高い電圧である。トランジスタＱ１は、ベース端子が二次側コイル１１の第１端子１１ａに接続され、エミッタ端子がＧＮＤに接続され、コレクタ端子がトランジスタＱ４のベース端子に接続される。トランジスタＱ４は、エミッタ端子が駆動電源３３ａに接続され、コレクタ端子がトランジスタＱ３のベース端子に接続される。トランジスタＱ３は、コレクタ端子がトランジスタＱ４のコレクタ端子に接続され、エミッタ端子がＦＥＴＭ１のゲート端子に接続される。トランジスタＱ２は、ベース端子がトランジスタＱ４のコレクタ端子に接続され、エミッタ端子がＦＥＴＭ１のゲート端子に接続され、コレクタ端子がＦＥＴＭ１のソース端子に接続される。各抵抗は、トランジスタＱ１〜トランジスタＱ４の間等に適宜設けられる。
【００２４】
図５、図６を参照して駆動回路Ｎ１によりＦＥＴＭ１をオンする例について説明する。駆動回路Ｎ１は、第１端子１１ａに印加された入力電圧Ｖ１を分圧した電圧ＶＱ１がトランジスタＱ１の電圧Ｖｂｅ以上の場合、つまり、駆動信号Ｓ１がハイレベルの場合、トランジスタＱ１がオンする。駆動回路Ｎ１は、トランジスタＱ１がオンになり電流が流れる経路ができるため、トランジスタＱ４のエミッタ端子とベース端子との間に電位差が生じてトランジスタＱ４がオンする。駆動回路Ｎ１は、トランジスタＱ４がオンすると駆動電源３３ａの電圧がトランジスタＱ３のベース端子に印加されトランジスタＱ３がオンする。駆動回路Ｎ１は、トランジスタＱ３がオンすると、ＦＥＴＭ１のゲート端子にゲート電流Ｉｇｓが流れて充電されるのでＦＥＴＭ１のゲート電圧Ｖｇｓが徐々に上昇していき閾値Ｖｔｈｇ以上になるとＦＥＴＭ１がオンする。駆動回路Ｎ１は、ＦＥＴＭ１のゲート端子への充電が終了すると、ＦＥＴＭ１のゲート電圧Ｖｇｓが駆動電源３３ａの電圧に近づきトランジスタＱ３がオフになるが、ＦＥＴＭ１のゲート端子に電荷が溜まっているのでＦＥＴＭ１のオンが維持される。
【００２５】
次に、図６、図７を参照して駆動回路Ｎ１によりＦＥＴＭ１をオフする例について説明する。駆動回路Ｎ１は、第１端子１１ａに印加された電圧を分圧した電圧ＶＱ１がトランジスタＱ１の電圧Ｖｂｅより小さい場合、つまり、駆動信号Ｓ１がローレベルの場合、トランジスタＱ１がオフする。駆動回路Ｎ１は、トランジスタＱ１がオフするとトランジスタＱ４のエミッタ端子とベース端子との間に電位差がなくなるのでトランジスタＱ４がオフする。駆動回路Ｎ１は、トランジスタＱ４がオフすると駆動電源３３ａの電圧がトランジスタＱ３のベース端子に印加されないのでトランジスタＱ３がオフする。また、駆動回路Ｎ１は、トランジスタＱ４がオフするとトランジスタＱ２のベース電圧が第１端子１１ａの入力電圧Ｖ１に低下する。駆動回路Ｎ１は、ＦＥＴＭ１のゲート電圧ＶｇｓがトランジスタＱ２のエミッタ端子に印加されているので、トランジスタＱ４のオフ直後においてトランジスタＱ２のエミッタ端子の電圧がベース端子の電圧よりも高くなる。これにより、駆動回路Ｎ１は、トランジスタＱ２のエミッタ端子とベース端子との間に電流が流れてトランジスタＱ２がオンする。駆動回路Ｎ１は、トランジスタＱ２がオンするとＦＥＴＭ１のゲート端子とソース端子とが接続状態となり、ゲート端子に溜まった電荷が放電されＦＥＴＭ１がオフする。駆動回路Ｎ１は、ＦＥＴＭ１のゲート端子の電荷が放電されるとトランジスタＱ２のエミッタ端子の電圧が第１端子１１ａの入力電圧Ｖ１になるためトランジスタＱ２がオフする。
【００２６】
次に、受電装置１の逆流抑制回路４０について説明する。逆流抑制回路４０は、送電装置と受電装置１とのインピーダンスの不整合により平滑回路２０から同期整流回路３０に電流が逆流することを抑制する回路である。逆流抑制回路４０は、抵抗としてのシャント抵抗４１と、判定回路としてのコンパレータ４２と、複数の抵抗Ｒ１〜Ｒ４とを有する（図１参照）。シャント抵抗４１は、同期整流回路３０と平滑回路２０との間に設けられる。コンパレータ４２は、シャント抵抗４１の一端にかかる電圧を抵抗Ｒ１、Ｒ２により分圧する第１接続線４３に当該コンパレータ４２の入力端子Ｖｉｎ＋が接続される。また、コンパレータ４２は、シャント抵抗４１の他端にかかる電圧を抵抗Ｒ３、Ｒ４により分圧する第２接続線４４に当該コンパレータ４２の入力端子Ｖｉｎ−が接続される。コンパレータ４２は、それぞれの入力端子Ｖｉｎ＋、Ｖｉｎ−に入力される電圧が、抵抗Ｒ１〜Ｒ４による分圧に応じて設定される。実施形態では、コンパレータ４２は、入力端子Ｖｉｎ＋と入力端子Ｖｉｎ−とに入力される電圧の分圧抵抗を同等にしている。コンパレータ４２は、当該コンパレータ４２の出力端子Ｖｏｕｔが駆動回路Ｎ１〜Ｎ４に接続される。コンパレータ４２は、シャント抵抗４１の両端の電位差である電圧降下に基づいて同期整流回路３０から平滑回路２０に流れる電流を判定する。コンパレータ４２は、例えば、シャント抵抗４１の電圧降下に基づく検出電流Ｉｃ（電流）と予め定められた電流閾値Ｉｔｈ（閾値）とを比較し、検出電流Ｉｃが電流閾値Ｉｔｈよりも小さい場合、ＦＥＴＭ１〜Ｍ４をオフするように駆動回路Ｎ１〜Ｎ４を制御する（図８参照）。
【００２７】
逆流抑制回路４０は、検出電流Ｉｃが電流閾値Ｉｔｈより小さい場合、駆動回路Ｎ１〜Ｎ４を介してＦＥＴＭ１〜Ｍ４にハイレベルの停止信号Ｓ３を出力する。ここで、停止信号Ｓ３（ハイレベル）は、ＦＥＴＭ１〜Ｍ４を強制的にオフにする信号である。同期整流回路３０は、逆流抑制回路４０から停止信号Ｓ３（ハイレベル）が出力された場合、ＦＥＴＭ１〜Ｍ４をオフし、ダイオードＤ１、Ｄ４（Ｄ２、Ｄ３）を通電経路として電流を流す。このとき、同期整流回路３０は、例えば、当該ＦＥＴＭ１、Ｍ４をオンすることを示す駆動信号Ｓ１（ハイレベル）が出力されても、逆流抑制回路４０の停止信号Ｓ３（ハイレベル）によりＦＥＴＭ１、Ｍ４を強制的にオフする。逆流抑制回路４０は、検出電流Ｉｃが電流閾値Ｉｔｈ以上である場合、ローレベルの停止信号Ｓ３を出力する。同期整流回路３０は、例えば、停止信号Ｓ３（ローレベル）且つ駆動信号Ｓ１（ハイレベル）である場合、ＦＥＴＭ１、Ｍ４をオンし、ＦＥＴＭ１、Ｍ４を通電経路として電流を流す。このように、同期整流回路３０は、逆流抑制回路４０から停止信号Ｓ３（ハイレベル）が出力された場合、つまり、二次側コイル１１の入力電圧Ｖ１、Ｖ２が低下した場合、ＦＥＴＭ１〜Ｍ４をオフして通電経路をダイオードＤ１〜Ｄ４に切り替える。この切り替えにより、同期整流回路３０は、二次側コイル１１の入力電圧Ｖ１、Ｖ２が低下して平滑回路２０側の電圧が二次側コイル１１の入力電圧Ｖ１、Ｖ２よりも高くなっても、平滑回路２０側から同期整流回路３０側に電流が逆流することを抑制できる（図８の囲み部分Ｋ）。
【００２８】
次に、駆動回路Ｎ１〜Ｎ４の停止信号Ｓ３に基づく動作について詳細に説明する。なお、駆動回路Ｎ１〜Ｎ４は、それぞれ同等の構成のため、駆動回路Ｎ１について説明し、駆動回路Ｎ２〜Ｎ４の説明は省略する。駆動回路Ｎ１は、図９に示すように、さらに、ＦＥＴＭ５と、ＰＮＰ型のバイポーラ・トランジスタであるトランジスタＱ５とを有する。ＦＥＴＭ５は、ゲート端子がコンパレータ４２の出力端子Ｖｏｕｔに接続され、ドレイン端子が駆動電源３３ａに接続され、ソース端子がＧＮＤに接続される。トランジスタＱ５は、エミッタ端子が駆動電源３３ａに接続され、ベース端子がＦＥＴＭ５のドレイン端子に接続され、コレクタ端子がトランジスタＱ４のベース端子に接続される。
【００２９】
駆動回路Ｎ１は、ＦＥＴＭ５のゲート端子にコンパレータ４２から停止信号Ｓ３（ハイレベル）が出力されるとＦＥＴＭ５がオンする。駆動回路Ｎ１は、ＦＥＴＭ５がオンすると駆動電源３３ａとＧＮＤとの間に通電経路ができるのでトランジスタＱ５のベース電圧が駆動電源３３ａの電圧から分圧分だけ低下することによる電位差によってトランジスタＱ５がオンする。駆動回路Ｎ１は、トランジスタＱ５がオンするとトランジスタＱ４のエミッタ端子とベース端子との間が短絡された状態で固定されトランジスタＱ４がオフする。これにより、駆動回路Ｎ１は、停止信号Ｓ３（ハイレベル）によりＦＥＴＭ５がオンにされている間、駆動信号Ｓ１がハイレベルであっても、トランジスタＱ４がオンになることはないため、停止信号Ｓ３（ハイレベル）によりＦＥＴＭ１が強制的にオフになる。
【００３０】
次に、図１０〜図１２を参照して受電装置１の一連の動作について説明する。受電装置１は、送電装置の１次側コイルを介して電力が供給されていない状態では、駆動信号Ｓ１、Ｓ２がローレベルであり、停止信号Ｓ３がハイレベルであり、この結果、ＦＥＴＭ１〜Ｍ４がオフである。受電装置１は、送電装置の１次側コイルを介して電力が供給されると、二次側コイル１１の第１端子１１ａに入力電圧Ｖ１が印加される。同期整流回路３０は、第１端子１１ａ側において入力電圧Ｖ１が閾値Ｖ１ｔｈ以上になると、ハイレベルの駆動信号Ｓ１を入力する（時刻ｔ１）。このとき、同期整流回路３０は、検出電流Ｉｃが電流閾値Ｉｔｈより小さく停止信号Ｓ３がハイレベルであるため、ＦＥＴＭ１、Ｍ４をオンせずにオフの状態を維持し、ダイオードＤ１、Ｄ４を介して電流が流れる（図１１参照）。同期整流回路３０は、時刻ｔ２において検出電流Ｉｃが電流閾値Ｉｔｈ以上となると停止信号Ｓ３がハイレベルからローレベルとなる。これにより、同期整流回路３０は、ＦＥＴＭ１、Ｍ４をオンしてＦＥＴＭ１、Ｍ４を介して電流が流れる（図３参照）。同期整流回路３０は、第１端子１１ａの入力電圧Ｖ１の低下に伴い検出電流Ｉｃが電流閾値Ｉｔｈより小さくなると、ハイレベルの停止信号Ｓ３を入力する（時刻ｔ３）。これにより、同期整流回路３０は、ＦＥＴＭ１、Ｍ４をオフしてダイオードＤ１、Ｄ４を介して電流が流れる（図１１参照）。同期整流回路３０は、第１端子１１ａ側において入力電圧Ｖ１が閾値Ｖ１ｔｈより小さくなると、ローレベルの駆動信号Ｓ１を入力する（時刻ｔ４）。
【００３１】
同期整流回路３０は、第２端子１１ｂ側において入力電圧Ｖ２が閾値Ｖ２ｔｈ以上になると、ハイレベルの駆動信号Ｓ２を入力する。このとき、同期整流回路３０は、検出電流Ｉｃが電流閾値Ｉｔｈより小さく停止信号Ｓ３がハイレベルであるため、ＦＥＴＭ２、Ｍ３をオンせずにオフの状態を維持し、ダイオードＤ２、Ｄ３を介して電流が流れる（図１２参照）。同期整流回路３０は、時刻ｔ５において検出電流Ｉｃが電流閾値Ｉｔｈ以上となるとローレベルの停止信号Ｓ３を入力する。これにより、同期整流回路３０は、ＦＥＴＭ２、Ｍ３をオンしてＦＥＴＭ２、Ｍ３を介して電流が流れる（図４参照）。同期整流回路３０は、第２端子１１ｂの入力電圧Ｖ２の低下に伴い検出電流Ｉｃが電流閾値Ｉｔｈより小さくなると、ハイレベルの停止信号Ｓ３を入力する（時刻ｔ６）。これにより、同期整流回路３０は、ＦＥＴＭ２、Ｍ３をオフしてダイオードＤ２、Ｄ３を介して電流が流れる（図１２参照）。同期整流回路３０は、第２端子１１ｂ側において入力電圧Ｖ２が閾値Ｖ２ｔｈより小さくなると、ローレベルの駆動信号Ｓ２を入力する。同期整流回路３０は、第１端子１１ａ側において入力電圧Ｖ１が閾値Ｖ１ｔｈ以上になるとハイレベルの駆動信号Ｓ１を入力し（時刻ｔ７）、検出電流Ｉｃが電流閾値Ｉｔｈ以上となるとローレベルの停止信号Ｓ３を入力し（時刻ｔ８）、ＦＥＴＭ１、Ｍ４をオンしてＦＥＴＭ１、Ｍ４を介して電流が流れる。このように、同期整流回路３０は、駆動信号Ｓ１、Ｓ２及び停止信号Ｓ３に基づいてＦＥＴＭ１〜Ｍ４をオン・オフする。
【００３２】
以上のように、実施形態に係る受電装置１は、二次側コイル１１と、同期整流回路３０と、平滑回路２０と、逆流抑制回路４０とを備える。二次側コイル１１は、一次側コイルから無線で送電される交流電力を受電する。同期整流回路３０は、二次側コイル１１により受電した交流電力を直流電力に整流するスイッチング素子部３１を有する。平滑回路２０は、同期整流回路３０により整流された直流電力を平滑する。逆流抑制回路４０は、スイッチング素子部３１を制御する。例えば、逆流抑制回路４０は、同期整流回路３０から平滑回路２０に流れる検出電流Ｉｃが予め定められた電流閾値Ｉｔｈより小さい場合、同期整流回路３０のスイッチング素子部３１をオフする。
【００３３】
このように、受電装置１は、二次側コイル１１の入力電圧Ｖ１、Ｖ２が低下した場合に、同期整流回路３０のスイッチング素子部３１をオフする。この構成により、受電装置１は、二次側コイル１１の入力電圧Ｖ１、Ｖ２よりも平滑回路２０側の電圧が大きくなっても、平滑回路２０から同期整流回路３０に電流が逆流することを抑制できる。この抑制により、受電装置１は、電力伝送効率の低下を抑制でき、同期整流を適正に行うことができる。また、受電装置１は、ＦＥＴＭ１〜Ｍ４により整流を行うので従来のダイオードにより整流を行う場合と比較して導通損失を抑制できる。
【００３４】
上記受電装置１において、逆流抑制回路４０は、シャント抵抗４１と、コンパレータ４２とを有する。シャント抵抗４１は、同期整流回路３０と平滑回路２０との間に設けられる。コンパレータ４２は、シャント抵抗４１の電圧降下に基づく検出電流Ｉｃが電流閾値Ｉｔｈより小さい場合、スイッチング素子部３１をオフする。この構成により、受電装置１は、平滑回路２０から同期整流回路３０に電流が逆流することを抑制できる。
【００３５】
上記受電装置１において、同期整流回路３０は、スイッチング素子部３１と、駆動部３３とを有する。スイッチング素子部３１は、ＦＥＴＭ１、ＦＥＴＭ２、ＦＥＴＭ３、及び、ＦＥＴＭ４を有する。駆動部３３は、ＦＥＴＭ１を駆動する駆動回路Ｎ１、ＦＥＴＭ２を駆動する駆動回路Ｎ２、ＦＥＴＭ３を駆動する駆動回路Ｎ３、及び、ＦＥＴＭ４を駆動する駆動回路Ｎ４を有する。同期整流回路３０は、ＦＥＴＭ１とＦＥＴＭ３とが直列に接続された第１直列回路３１Ａを形成する。同期整流回路３０は、ＦＥＴＭ２とＦＥＴＭ４とが直列に接続され、第１直列回路３１Ａよりも平滑回路２０側に位置し、ＦＥＴＭ２がＦＥＴＭ１側に配置され且つＦＥＴＭ４がＦＥＴＭ３側に配置される第２直列回路３１Ｂを形成する。同期整流回路３０は、第１直列回路３１Ａと第２直列回路３１Ｂとが平滑回路２０に並列接続される。同期整流回路３０は、ＦＥＴＭ１とＦＥＴＭ３との接続点に二次側コイル１１の一方側の端子である第１端子１１ａが接続され、ＦＥＴＭ２とＦＥＴＭ４との接続点に二次側コイル１１の他方側の端子である第２端子１１ｂが接続されたフルブリッジ回路を構成する。同期整流回路３０は、二次側コイル１１の第１端子１１ａが駆動回路Ｎ１及び駆動回路Ｎ４に接続され、二次側コイル１１の第２端子１１ｂが駆動回路Ｎ２及び駆動回路Ｎ３に接続される。
【００３６】
この構成により、受電装置１は、二次側コイル１１の第１端子１１ａ及び第２端子１１ｂに印加される入力電圧Ｖ１、Ｖ２を用いて同期整流回路３０のＦＥＴＭ１〜Ｍ４を駆動することができる。この構成により、受電装置１は、例えば、従来のように送信側からＦＥＴＭ１〜Ｍ４を駆動する駆動信号を受信する必要がないので、装置の構成を簡素化することができ製造コストを抑制できる。この結果、受電装置１は、同期整流を適正に行うことができる。
【００３７】
〔変形例〕
次に、実施形態の変形例について説明する。なお、変形例は、実施形態と同等の構成要素には同じ符号を付し、その詳細な説明を省略する。実施形態では、逆流抑制回路４０は、各入力端子Ｖｉｎ＋にかかる分圧抵抗を固定していたが、検出電流Ｉｃの立ち上がりと検出電流Ｉｃの立ち下がりとにおいて分圧抵抗を変更してもよい。例えば、変形例に係る受電装置１Ａの逆流抑制回路４０Ａは、図１３に示すように、第１接続線４３に直列に接続された３つの抵抗Ｒ１、Ｒ２、Ｒ５と、各抵抗Ｒ１、Ｒ２、Ｒ５の接続関係を切り替えるＦＥＴＭ６とを有する。逆流抑制回路４０Ａは、ＦＥＴＭ６のゲート端子がコンパレータ４２の出力端子Ｖｏｕｔに接続され、ドレイン端子が抵抗Ｒ２と抵抗Ｒ５との間に接続され、ソース端子がＧＮＤに接続される。
【００３８】
逆流抑制回路４０Ａは、出力端子Ｖｏｕｔからハイレベルの停止信号Ｓ３がＦＥＴＭ６のゲート端子に入力されＦＥＴＭ６がオンされると、抵抗Ｒ２が抵抗Ｒ５を介さずにＧＮＤに接続される。これにより、逆流抑制回路４０Ａは、コンパレータ４２の入力端子Ｖｉｎ＋に印加される電圧の分圧抵抗を変更してヒステリシスを持たせることができるので、検出電流Ｉｃの立ち上がりと立ち下がりの閾値を別々に変更できる。
【符号の説明】
【００３９】
１、１Ａ  受電装置
１１  二次側コイル
１１ａ  第１端子
１１ｂ  第２端子
２０  平滑回路
３０  同期整流回路
３１  スイッチング素子部
３１Ａ  第１直列回路
３１Ｂ  第２直列回路
３３  駆動部
４０、４０Ａ  逆流抑制回路（制御回路）
４１  シャント抵抗（抵抗）
４２  コンパレータ（判定回路）
Ｉｃ  検出電流（電流）
Ｉｔｈ  電流閾値（閾値）
Ｍ１  ＦＥＴ（第１スイッチング素子）
Ｍ２  ＦＥＴ（第２スイッチング素子）
Ｍ３  ＦＥＴ（第３スイッチング素子）
Ｍ４  ＦＥＴ（第４スイッチング素子）
Ｎ１  駆動回路（第１駆動回路）
Ｎ２  駆動回路（第２駆動回路）
Ｎ３  駆動回路（第３駆動回路）
Ｎ４  駆動回路（第４駆動回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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