(57)【要約】【課題】発光素子が発光してもインバーターが正常に動作し、より高速で動作しより明るい表示が得られる電気光学装置を実現すること。【解決手段】電気光学装置１０は、走査線４２と、信号線４３と、走査線４２と信号線４３との交差に対応して設けられた画素回路４１と、第１電位が供給される高電位線４７と、第２電位が供給される低電位線４６と、第３電位が供給される高電位線４９とを備え、画素回路４１は、発光素子２０と、第１トランジスター３１を含む第１インバーター６１を有する記憶回路６０とを含み、記憶回路６０は高電位線４７と低電位線４６との間に配置され、第１トランジスター３１のソースは低電位線４６に電気的に接続され、発光素子２０は第１トランジスター３１のドレインと高電位線４９との間に配置され、第２電位に対する第１電位の電位差の絶対値は第２電位に対する第３電位の電位差の絶対値よりも小さいことを特徴とする。【選択図】図８
2019117266.tif 000002
【特許請求の範囲】
【請求項１】
走査線と、信号線と、前記走査線と前記信号線との交差に対応して設けられた画素回路と、第１電位が供給される第１電位線と、第２電位が供給される第２電位線と、第３電位が供給される第３電位線と、を備え、
前記画素回路は、発光素子と、第１トランジスターを含む第１インバーターを有する記憶回路と、を含み、
前記記憶回路は、前記第１電位線と前記第２電位線との間に配置され、
前記第１トランジスターのソースは前記第２電位線に電気的に接続され、
前記発光素子は、前記第１トランジスターのドレインと前記第３電位線との間に配置され、
前記第２電位に対する前記第１電位の電位差の絶対値は、前記第２電位に対する前記第３電位の電位差の絶対値よりも小さいことを特徴とする電気光学装置。
【請求項２】
前記第１電位をＶ1にて表し、前記第２電位をＶ2にて表し、前記第３電位をＶ3にて表し、前記第１トランジスターのオン抵抗をＲTにて表し、前記発光素子の発光時における抵抗をＲELにて表した際に、下記数式１が成り立つことを特徴とする請求項１に記載の電気光学装置。
【数１】
2019117266.tif 000015
【請求項３】
前記第１トランジスターは第１導電型であり、
前記記憶回路は、前記第１インバーターと、前記第１導電型の第２トランジスターを有する第２インバーターと、を有し、
前記第１トランジスターのゲート幅は、前記第２トランジスターのゲート幅よりも大きいことを特徴とする請求項１又は２に記載の電気光学装置。
【請求項４】
前記第１トランジスターは第１導電型であり、
前記記憶回路は、前記第１インバーターと、第２インバーターと、を有し、
前記第１インバーターは、前記第１導電型とは異なる第２導電型の第３トランジスターを含み、
前記第２インバーターは、前記第１導電型の第２トランジスターと、前記第２導電型の第４トランジスターと、を含み、
前記第３トランジスターのゲート幅は、前記第４トランジスターのゲート幅よりも大きいことを特徴とする請求項１又は２に記載の電気光学装置。
【請求項５】
前記第１トランジスターは第１導電型であり、
前記記憶回路は、前記第１インバーターと、第２インバーターと、を有し、
前記第２インバーターは、前記第１導電型の第２トランジスターと、前記第２導電型の第４トランジスターと、を含み、
前記第１トランジスターのゲート長は、前記第２トランジスター、前記第３トランジスター、及び前記第４トランジスターのうち少なくとも一つのトランジスターのゲート長よりも長いことを特徴とする請求項１又は２に記載の電気光学装置。
【請求項６】
前記信号線と前記第２インバーターの出力との間に配置された第５トランジスターを備え、
前記第５トランジスターのオン抵抗は、前記第２トランジスター及び前記第４トランジスターのオン抵抗よりも低いことを特徴とする請求項４又は５に記載の電気光学装置。
【請求項７】
相補信号線と、前記相補信号線と前記第１インバーターの出力との間に配置された第６トランジスターと、を備え、
前記第６トランジスターのオン抵抗は、前記第１トランジスター及び前記第３トランジスターのオン抵抗よりも低いことを特徴とする請求項４乃至６のいずれか一項に記載の電気光学装置。
【請求項８】
前記第５トランジスターのゲートと、前記第６トランジスターのゲートと、は前記走査線に電気的に接続され、
前記走査線に供給される走査信号の電位は第４電位であり、
前記第２電位に対する前記第４電位の電位差の絶対値は、前記第２電位に対する前記第１電位の電位差の絶対値よりも大きいことを特徴とする請求項７に記載の電気光学装置。
【請求項９】
前記第４電位に前記第３電位を用いることを特徴とする請求項８に記載の電気光学装置。
【請求項１０】
請求項１乃至９のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
近年、虚像の形成及び観察を可能にする電子機器として、電気光学装置からの映像光を観察者の瞳に導くタイプのヘッドマウントディスプレイ（ＨＭＤ）が提案されている。こうした電子機器では、電気光学装置として、例えば、発光素子である有機ＥＬ（Electro Luminescence）素子を有する有機ＥＬ装置が使用されている。ヘッドマウントディスプレイに使用される有機ＥＬ装置では、高解像度化（画素の微細化）、表示の多階調化、低消費電力化が求められている。
【０００３】
従来の有機ＥＬ装置では、走査線に供給される走査信号により選択トランジスターがオン状態になると、信号線から供給される画像信号に基づく電位が駆動トランジスターのゲートに接続された容量素子に保持される。容量素子に保持された電位、即ち駆動トランジスターのゲート電位に応じて駆動トランジスターがオン状態になると、駆動トランジスターのゲート電位に応じた量の電流が有機ＥＬ素子に流れ、その電流量に応じた輝度で有機ＥＬ素子が発光する。
【０００４】
このように、従来の有機ＥＬ装置では、駆動トランジスターのゲート電位に応じて有機ＥＬ素子に流れる電流を制御するアナログ駆動により階調表示が行われるため、駆動トランジスターの電圧電流特性や閾値電圧のばらつきに起因して、画素間で明るさのばらつきや階調のずれが生じて表示品位が低下するという課題があった。これに対して、Ｐ型トランジスターとＮ型トランジスターとで構成されたインバーターが環状に接続されたメモリー回路を画素毎に備え、デジタル駆動により表示を行う有機ＥＬ装置（メモリー一体型表示素子）が提案されている（例えば、特許文献１参照）。
【０００５】
特許文献１に記載の有機ＥＬ装置の構成によれば、発光素子に電気的に接続された出力インバーター（１１ａ）の出力の電位は、入力される信号の電位により、発光素子を発光とするＨｉｇｈ（基準電位）、又は、発光素子を非発光とするＬｏｗ（接地電位）の２値のうちのいずれかとなる。選択回路で選択された画素において、出力インバーターの出力の電位がＨｉｇｈになると、電源ライン（基準電位）から出力インバーターのＰ型トランジスターと発光素子とを介して接地線（接地電位）に至る経路が導通状態になり、発光素子が発光する。また、出力インバーター（１１ａ）の出力の電位がＨｉｇｈのとき、他方のインバーター（１１ｂ）の出力はＬｏｗとなり、この電位が出力インバーター（１１ａ）の入力に帰還される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−２８７６９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載の有機ＥＬ装置では、メモリー回路を動作させる電源電圧と発光素子を発光させる電源電圧とが同じである。そのため、発光素子を明るく発光させるために電源電圧を上げると、誤動作防止の為にトランジスターのサイズ（ゲート長やゲート幅）を大きくせざるを得ず、画素の高精細化を進めるのが困難であるとともに、メモリー回路の動作が遅くなっていた。一方、画素の高精細化を進めるため、或いは、メモリー回路を高速で動作させるためには、電源電圧を下げねばならず、発光素子の発光輝度の低下を招いていた。したがって、従来は、発光素子の高い輝度での発光と高精細画像の表示、或いはメモリー回路の高速動作とを両立させることが困難であるという課題があった。また、特許文献１に記載の有機ＥＬ装置では、発光素子が発光すべきときに発光しない場合があるという課題があった。
【課題を解決するための手段】
【０００８】
本発明は、上記課題の少なくとも一部を解決する為になされたものであり、以下の形態又は適用例として実現することが可能である。
【０００９】
（適用例１）本適用例に係る電気光学装置は、走査線と、信号線と、前記走査線と前記信号線との交差に対応して設けられた画素回路と、第１電位が供給される第１電位線と、第２電位が供給される第２電位線と、第３電位が供給される第３電位線と、を備え、前記画素回路は、発光素子と、第１トランジスターを含む第１インバーターを有する記憶回路と、を含み、前記記憶回路は、前記第１電位線と前記第２電位線との間に配置され、前記第１トランジスターのソースは前記第２電位線に電気的に接続され、前記発光素子は、前記第１トランジスターのドレインと前記第３電位線との間に配置され、前記第２電位に対する前記第１電位の電位差の絶対値は、前記第２電位に対する前記第３電位の電位差の絶対値よりも小さいことを特徴とする。
【００１０】
本適用例の構成によれば、ソースが第２電位線に電気的に接続された第１トランジスターのドレインと第３電位線との間に発光素子が配置されている。即ち、第２電位線と第３電位線との間に第１トランジスターと発光素子とが直列に配置されており、第１トランジスターのドレインが第１インバーターの出力である。したがって、記憶回路に書き込まれた画像信号により、第１インバーターに含まれる第１トランジスターをオン状態又はオフ状態とすることで、発光素子を発光又は非発光とすることができる。また、第２電位に対する第１電位の電位差の絶対値が第２電位に対する第３電位の電位差の絶対値よりも小さいので、記憶回路に供給される第１電位と第２電位とで低電圧系電源が構成され、発光素子に供給される第３電位と第２電位とで高電圧系電源が構成される。したがって、低電圧系電源で記憶回路を動作させるので、記憶回路を構成するトランジスターを微細化して高速動作させることができる。一方、高電圧系電源で発光素子を発光させるので、発光素子の発光輝度を高めることができる。この結果、記憶回路の動作が高速で動作するとともに、発光素子が高い輝度で発光して明るい表示が得られる電気光学装置を実現することができる。また、記憶回路を構成するトランジスターを微細化できるので、画素回路を小さくすることができ、高精細な画像を明るく表示させることができる。
【００１１】
（適用例２）本適用例に係る電気光学装置であって、前記第１電位をＶ1にて表し、前記第２電位をＶ2にて表し、前記第３電位をＶ3にて表し、前記第１トランジスターのオン抵抗をＲTにて表し、前記発光素子の発光時における抵抗をＲELにて表した際に、下記数式１が成り立つことが好ましい。
【００１２】
【数１】
2019117266.tif 000003
【００１３】
本適用例の構成によれば、第２電位に対する第３電位の電位差が印加される第１トランジスターのオン抵抗ＲTと発光時における発光素子の抵抗ＲELとを数式１で表される条件に設定することにより、発光素子が発光する際の第１トランジスターのオン抵抗ＲTに起因する電位降下を、第１インバーターの論理反転電位（例えば、第２電位と第１電位との中間電位）よりも小さくできる。これにより、第１インバーターの論理反転を抑止できるので、発光すべきときに発光素子を発光させることができる。
【００１４】
（適用例３）本適用例に係る電気光学装置であって、前記第１トランジスターは第１導電型であり、前記記憶回路は、前記第１インバーターと、前記第１導電型の第２トランジスターを有する第２インバーターと、を有し、前記第１トランジスターのゲート幅は、前記第２トランジスターのゲート幅よりも大きいことが好ましい。
【００１５】
本適用例の構成によれば、記憶回路において、第１インバーターに含まれる第１トランジスターのゲート幅は、第２インバーターに含まれ第１トランジスターと同一導電型の第２トランジスターのゲート幅よりも大きい。そのため、第１トランジスターに発光素子を発光させるための大きな電流を流すことができるとともに、第１トランジスターのオン状態におけるオン抵抗を小さくして、発光素子が発光する際の第１トランジスターに起因する電位降下を小さくすることができる。一方、静的な記憶動作を行うための第２トランジスターのゲート幅が第１トランジスターのゲート幅より小さいので、第２インバーターを微細化して高速動作させることができる。
【００１６】
（適用例４）本適用例に係る電気光学装置であって、前記第１トランジスターは第１導電型であり、前記記憶回路は、前記第１インバーターと、第２インバーターと、を有し、前記第１インバーターは、前記第１導電型とは異なる第２導電型の第３トランジスターを含み、前記第２インバーターは、前記第１導電型の第２トランジスターと、前記第２導電型の第４トランジスターを含み、前記第３トランジスターのゲート幅は、前記第４トランジスターのゲート幅よりも大きいことが好ましい。
【００１７】
本適用例の構成によれば、第１インバーターは、第１トランジスターと、第１トランジスターとは異なる導電型の第３トランジスターとを含み、第２インバーターは、第１トランジスターと同一導電型の第２トランジスターと、第３トランジスターと同一導電型の第４トランジスターとを含む。第３トランジスターのゲート幅が第４トランジスターのゲート幅よりも大きいので、第３トランジスターのオン状態におけるオン抵抗を小さくできる。そして、第３トランジスターのオン抵抗と第１トランジスターのオン抵抗との差を小さくして、第１インバーターの論理反転電位を第２電位と第１電位との中間電位に近付け、第１インバーターを安定的に動作させることが可能となる。この際に、第１トランジスターのオン抵抗が小さいので、第１トランジスターに発光素子を発光させるための大きな電流を流すことができるとともに、発光素子が発光する際の第１トランジスターに起因する電位降下を小さくすることができる。一方、第４トランジスターのゲート幅は第３トランジスターのゲート幅よりも小さいので、第２トランジスターのゲート幅も第３トランジスターのゲート幅も小さくでき、第４トランジスターのオン抵抗と第２トランジスターのオン抵抗との差を小さくして、第２インバーターの論理反転電位を第２電位と第１電位との中間電位に近付け、第２インバーターを安定的に動作させることが可能となる。これにより、発光素子が発光する際に、第１インバーターと第２インバーターとを安定動作させることができるとともに、第２インバーターを微細化できるので、第２インバーターを高速動作させることができる。
【００１８】
（適用例５）本適用例に係る電気光学装置であって、前記第１トランジスターは第１導電型であり、前記記憶回路は、前記第１インバーターと、第２インバーターと、を有し、前記第２インバーターは、前記第１導電型の第２トランジスターと、前記第２導電型の第４トランジスターと、を含み、前記第１トランジスターのゲート長は、前記第２トランジスター、前記第３トランジスター、及び前記第４トランジスターのうち少なくとも一つのトランジスターのゲート長よりも長いことが好ましい。
【００１９】
本適用例の構成によれば、第２電位線と第３電位線との間に発光素子と直列に配置される第１トランジスターのゲート長が、記憶回路に含まれる他のトランジスターの内のいずれかのゲート長よりも長い。そのため、第１トランジスターに発光素子を発光させるための大きな電流を流すことができ、第１トランジスターに高電圧系電源の最大電圧がかかった場合でも第１トランジスターが破壊するおそれを低減できる。一方、記憶回路において静的な記憶動作を行うための他のトランジスターのうち少なくとも一つのトランジスターのゲート長が第１トランジスターのゲート長より短いので、記憶回路を微細化して高速動作させることができる。
【００２０】
（適用例６）本適用例に係る電気光学装置であって、前記信号線と前記第２インバーターの出力との間に配置された第５トランジスターを備え、前記第５トランジスターのオン抵抗は、前記第２トランジスター及び前記第４トランジスターのオン抵抗よりも低いことが好ましい。
【００２１】
本適用例の構成によれば、信号線と第２インバーターの出力との間に配置された第５トランジスターのオン抵抗が、第２インバーターに含まれる第２トランジスター及び第４トランジスターのオン抵抗よりも低いので、信号線から第１インバーターの入力（第２インバーターの出力）に画像信号が供給される際の第５トランジスターのオン抵抗に起因する電位降下を、第２トランジスター又は第４トランジスターのオン抵抗に起因する電位降下よりも小さくできる。これにより、信号線から第１インバーターへの画像信号の書き込み（又は書き換え）を確実に行うことができる。
【００２２】
（適用例７）本適用例に係る電気光学装置であって、相補信号線と、前記相補信号線と前記第１インバーターの出力との間に配置された第６トランジスターと、を備え、前記第６トランジスターのオン抵抗は、前記第１トランジスター及び前記第３トランジスターのオン抵抗よりも低いことが好ましい。
【００２３】
本適用例の構成によれば、相補信号線と第１インバーターの出力との間に配置された第６トランジスターのオン抵抗が、第１インバーターに含まれる第１トランジスター及び第３トランジスターのオン抵抗よりも低いので、相補信号線から第２インバーターの入力（第１インバーターの出力）に相補画像信号が供給される際の第６トランジスターのオン抵抗に起因する電位降下を、第１トランジスター又は第３トランジスターのオン抵抗に起因する電位降下よりも小さくできる。これにより、相補信号線から第２インバーターへの相補画像信号の書き込み（又は書き換え）を確実に行うことができる。
【００２４】
（適用例８）本適用例に係る電気光学装置であって、前記第５トランジスターのゲートと、前記第６トランジスターのゲートと、は前記走査線に電気的に接続され、前記走査線に供給される走査信号の電位は第４電位であり、前記第２電位に対する前記第４電位の電位差の絶対値は、前記第２電位に対する前記第１電位の電位差の絶対値よりも大きいことが好ましい。
【００２５】
本適用例の構成によれば、第５トランジスターのゲートと第６トランジスターのゲートとに供給される走査信号の第４電位の第２電位に対する電位差の絶対値が、画像信号の電位となる第２電位に対する第１電位の電位差の絶対値よりも大きい。そのため、走査信号の電位が第１電位である場合と比べて、オン状態における第５トランジスター及び第６トランジスターのゲートソース電圧の絶対値が大きくなるので、オン状態における第５トランジスター及び第６トランジスターのオン抵抗を小さくできる。
【００２６】
（適用例９）本適用例に係る電気光学装置であって、前記第４電位に前記第３電位を用いることが好ましい。
【００２７】
本適用例の構成によれば、走査信号の電位である第４電位として高電圧系電源の第３電位を用いることで、走査信号の電位を新たに設けることなく設定できる。
【００２８】
（適用例１０）本適用例に係る電子機器は、上記適用例に記載の電気光学装置を備えたことを特徴とする。
【００２９】
本適用例の構成によれば、例えばヘッドマウントディスプレイ等の電子機器に表示される画像の高品位化を実現することができる。
【図面の簡単な説明】
【００３０】
【図１】本実施形態に係る電子機器の概要を説明する図。
【図２】本実施形態に係る電子機器の内部構造を説明する図。
【図３】本実施形態に係る電子機器の光学系を説明する図。
【図４】本実施形態に係る電気光学装置の構成を示す概略平面図。
【図５】本実施形態に係る電気光学装置の回路ブロック図。
【図６】本実施形態に係る画素の構成を説明する図。
【図７】本実施形態に係る電気光学装置のデジタル駆動を説明する図。
【図８】第１実施形態に係る画素回路の構成を説明する図。
【図９】本実施形態に係る画素回路の駆動方法を説明する図。
【図１０】第２実施形態に係る画素回路の構成を説明する図。
【発明を実施するための形態】
【００３１】
以下、本発明の実施形態を、図面を用いて説明する。なお、以下の図面においては、各層や各部材を図面上で認識可能な程度の大きさとする為、各層や各部材毎に縮尺を異ならしめてある。
【００３２】
「電子機器の概要」
まず、図１を参照して電子機器の概要を説明する。図１は、本実施形態に係る電子機器の概要を説明する図である。
【００３３】
ヘッドマウントディスプレイ１００は、本実施形態に係る電子機器の一例であり、電気光学装置１０（図３参照）を備えている。図１に示すように、ヘッドマウントディスプレイ１００は、眼鏡のような外観を有している。このヘッドマウントディスプレイ１００を装着した使用者に対して、画像となる映像光ＧＬ（図３参照）を視認させると共に、使用者に外界光をシースルーで視認させている。要するに、ヘッドマウントディスプレイ１００は、外界光と映像光ＧＬとを重ねて表示させるシースルー機能を持ち、広画角かつ高性能でありながら、小型軽量となっている。
【００３４】
ヘッドマウントディスプレイ１００は、使用者の眼前を覆う透視部材１０１と、透視部材１０１を支持するフレーム１０２と、フレーム１０２の左右両端のカバー部から後方のつる部分（テンプル）にかけての部分に付加された第１内蔵装置部１０５ａと第２内蔵装置部１０５ｂとを備えている。
【００３５】
透視部材１０１は、使用者の眼前を覆う肉厚で湾曲した光学部材（透過アイカバー）であり、第１光学部分１０３ａと第２光学部分１０３ｂとに分かれている。図１で左側の第１光学部分１０３ａと第１内蔵装置部１０５ａとを組み合わせた第１表示機器１５１は、シースルーにて右眼用の虚像を表示する部分であり、単独でも表示機能の付いた電子機器として機能する。又、図１で右側の第２光学部分１０３ｂと第２内蔵装置部１０５ｂとを組み合わせた第２表示機器１５２は、シースルーにて左眼用の虚像を形成する部分であり、単独でも表示機能の付いた電子機器として機能する。第１表示機器１５１と第２表示機器１５２とには電気光学装置１０（図３参照）が組み込まれている。
【００３６】
「電子機器の内部構造」
図２は、本実施形態に係る電子機器の内部構造を説明する図である。図３は、本実施形態に係る電子機器の光学系を説明する図である。次に、図２と図３とを参照して電子機器の内部構造と光学系とを説明する。なお、図２と図３とでは第１表示機器１５１を電子機器の例として説明しているが、第２表示機器１５２に対しても左右対称で殆ど同じ構造をなしている。したがって、第１表示機器１５１について説明し、第２表示機器１５２の詳細な説明は省略する。
【００３７】
図２に示すように、第１表示機器１５１は、投射透視装置１７０と、電気光学装置１０（図３参照）とを備えている。投射透視装置１７０は、導光部材であるプリズム１１０と、光透過部材１５０と、結像用の投射レンズ１３０（図３参照）とを備える。プリズム１１０と光透過部材１５０とは接合によって一体化され、例えばプリズム１１０の上面１１０ｅとフレーム１６１の下面１６１ｅとが接するようにフレーム１６１の下側にしっかりと固定されている。
【００３８】
投射レンズ１３０は、これを収納する鏡筒１６２を介してプリズム１１０の端部に固定されている。投射透視装置１７０のうちプリズム１１０と光透過部材１５０とは、図１における第１光学部分１０３ａに相当し、投射透視装置１７０の投射レンズ１３０と、電気光学装置１０とは、図１における第１内蔵装置部１０５ａに相当する。
【００３９】
投射透視装置１７０のうち、プリズム１１０は、平面視において顔面に沿うように湾曲した円弧状の部材であり、鼻に近い中央側の第１プリズム部分１１１と、鼻から離れた周辺側の第２プリズム部分１１２とに分けて考えることができる。第１プリズム部分１１１は、光出射側に配置され、光学的な機能を有する側面として、第１面Ｓ１１（図３参照）と、第２面Ｓ１２と、第３面Ｓ１３とを有する。
【００４０】
第２プリズム部分１１２は、光入射側に配置され、光学的な機能を有する側面として、第４面Ｓ１４（図３参照）と、第５面Ｓ１５と、を有する。このうち、第１面Ｓ１１と第４面Ｓ１４とが隣接し、第３面Ｓ１３と第５面Ｓ１５とが隣接し、第１面Ｓ１１と第３面Ｓ１３との間に第２面Ｓ１２が配置されている。又、プリズム１１０は、第１面Ｓ１１から第４面Ｓ１４に隣接する上面１１０ｅを有する。
【００４１】
プリズム１１０は、可視域で高い光透過性を示す樹脂材料で形成されており、例えば型内に熱可塑性樹脂を注入し固化させることにより、成形する。プリズム１１０の本体部分１１０ｓ（図３参照）は、一体形成品とされているが、第１プリズム部分１１１と第２プリズム部分１１２とに分けて考えることができる。第１プリズム部分１１１は、映像光ＧＬの導波及び出射を可能にすると共に、外界光の透視を可能にする。第２プリズム部分１１２は、映像光ＧＬの入射及び導波を可能にする。
【００４２】
光透過部材１５０は、プリズム１１０と一体的に固定されている。光透過部材１５０は、プリズム１１０の透視機能を補助する部材（補助プリズム）である。光透過部材１５０は、可視域で高い光透過性を示し、プリズム１１０の本体部分１１０ｓと略同一の屈折率を有する樹脂材料で形成されている。光透過部材１５０は、例えば熱可塑性樹脂の成形によって形成される。
【００４３】
図３に示すように、投射レンズ１３０は、入射側光軸に沿って例えば３つのレンズ１３１，１３２，１３３を有している。各レンズ１３１，１３２，１３３は、レンズの光入射面の中心軸に回転対称なレンズであり、少なくとも１つ以上が非球面レンズとなっている。
【００４４】
投射レンズ１３０は、電気光学装置１０から出射された映像光ＧＬをプリズム１１０内に入射させて眼ＥＹに再結像させる。要するに、投射レンズ１３０は、電気光学装置１０の各画素から出射された映像光ＧＬを、プリズム１１０を介して眼ＥＹに再結像させるためのリレー光学系である。投射レンズ１３０は、鏡筒１６２内に保持され、電気光学装置１０は、鏡筒１６２の一端に固定されている。プリズム１１０の第２プリズム部分１１２は、投射レンズ１３０を保持する鏡筒１６２に連結され、投射レンズ１３０及び電気光学装置１０を間接的に支持している。
【００４５】
ヘッドマウントディスプレイ１００のように使用者の頭部に装着し眼前を覆うタイプの電子機器では、小型で軽量であることが求められる。また、ヘッドマウントディスプレイ１００のような電子機器に使用される電気光学装置１０では、高解像度化（画素の微細化）、表示の多階調化、低消費電力化が求められている。
【００４６】
［電気光学装置の構成］
次に、図４を参照して電気光学装置の構成を説明する。図４は、本実施形態に係る電気光学装置の構成を示す概略平面図である。本実施形態では、電気光学装置１０が、発光素子として有機ＥＬ素子を備える有機ＥＬ装置である場合を例に取り説明する。図４に示すように、本実施形態に係る電気光学装置１０は、素子基板１１と、保護基板１２とを有している。素子基板１１には、不図示のカラーフィルターが設けられている。素子基板１１と保護基板１２とは、不図示の充填剤を介して対向配置され接着されている。
【００４７】
素子基板１１は、例えば、単結晶半導体基板（例えば単結晶シリコン基板）で構成されている。素子基板１１は、表示領域Ｅと、表示領域Ｅを囲む非表示領域Ｄとを有している。表示領域Ｅには、例えば、青色（Ｂ）光が発せられるサブ画素５８Ｂと、緑色（Ｇ）光が発せられるサブ画素５８Ｇと、赤色（Ｒ）光が発せられるサブ画素５８Ｒとが、例えばマトリックス状に配列されている。サブ画素５８Ｂ、サブ画素５８Ｇ、サブ画素５８Ｒのそれぞれには、発光素子２０（図６参照）が設けられている。電気光学装置１０では、サブ画素５８Ｂ、サブ画素５８Ｇ、サブ画素５８Ｒを含む画素５９が表示単位となって、フルカラーの表示が提供される。
【００４８】
なお、本明細書では、サブ画素５８Ｂ、サブ画素５８Ｇ、及びサブ画素５８Ｒを区別せず、総称してサブ画素５８と称する場合がある。表示領域Ｅは、サブ画素５８から発せられる光が透過し、表示に寄与する領域である。非表示領域Ｄは、サブ画素５８から発せられる光が透過せず、表示に寄与しない領域である。
【００４９】
素子基板１１は、保護基板１２よりも大きく、保護基板１２からはみ出した素子基板１１の第１辺に沿って、複数の外部接続用端子１３が配列されている。複数の外部接続用端子１３と表示領域Ｅとの間には、信号線駆動回路５３が設けられている。該第１辺と直交する他の第２辺と表示領域Ｅとの間には、走査線駆動回路５２が設けられている。また、該第１辺と直交し第２辺と対向する第３辺と表示領域Ｅとの間には、制御線駆動回路５４が設けられている。
【００５０】
保護基板１２は、素子基板１１よりも小さく、外部接続用端子１３が露出されるように配置されている。保護基板１２は、光透過性の基板であり、例えば石英基板やガラス基板等を使用することができる。保護基板１２は、表示領域Ｅにおいて、サブ画素５８に配置された発光素子２０が損傷しないように保護する役割を有し、少なくとも表示領域Ｅに対向するように配置される。
【００５１】
なお、カラーフィルターは、素子基板１１における発光素子２０上に設けられていてもよいし、保護基板１２に設けられていてもよい。発光素子２０から各色に対応した光が発せられる構成の場合は、カラーフィルターは必須ではない。また、保護基板１２は必須ではなく、保護基板１２の代わりに、素子基板１１に発光素子２０を保護する保護層が設けられた構成であってもよい。
【００５２】
本明細書では、外部接続用端子１３が配列された上記第１辺に沿った方向をＸ方向（行方向）とし、該第１辺と直交し互いに対向する他の２辺（第２辺、第３辺）に沿った方向（列方向）をＹ方向とする。本実施形態では、例えば、同色の発光が得られるサブ画素５８が列方向（Ｙ方向）に配列され、異なる色の発光が得られるサブ画素５８が行方向（Ｘ方向）に配列される、所謂ストライプ方式の配置が採用されている。
【００５３】
なお、行方向（Ｘ方向）におけるサブ画素５８の配置は、図４に示すようなＢ、Ｇ、Ｒの順であることに限定されず、例えば、Ｒ、Ｇ、Ｂの順であってもよい。また、サブ画素５８の配置は、ストライプ方式であることに限定されず、デルタ方式や、ベイヤー方式、Ｓストライプ方式等であってもよく、加えて、サブ画素５８Ｂ，５８Ｇ，５８Ｒの形状や大きさは同じであることに限定されない。
【００５４】
（第１実施形態）
「電気光学装置の回路構成」
次に、図５を参照して、電気光学装置の回路構成を説明する。図５は、本実施形態に係る電気光学装置の回路ブロック図である。図５に示すように、電気光学装置１０の表示領域Ｅには、互いに交差する複数の走査線４２と複数の信号線４３とが形成され、走査線４２と信号線４３との各交差に対応してサブ画素５８が行列状に配列されている。各サブ画素５８には、発光素子２０（図８参照）等を含む画素回路４１が設けられている。
【００５５】
電気光学装置１０の表示領域Ｅには、各走査線４２に対応して、制御線４４が形成されている。走査線４２と制御線４４とは行方向（Ｘ方向）に延在している。又、表示領域Ｅには、各信号線４３に対応して、相補信号線４５が形成されている。信号線４３と相補信号線４５とは列方向（Ｙ方向）に延在している。
【００５６】
電気光学装置１０では、表示領域Ｅに、Ｍ行×Ｎ列のサブ画素５８が行列状に配置されている。具体的には、表示領域Ｅに、Ｍ本の走査線４２とＭ本の制御線４４とＮ本の信号線４３とＮ本の相補信号線４５とが形成されている。なお、ＭとＮとは２以上の整数であり、本実施形態では一例として、Ｍ＝７２０、Ｎ＝１２８０×ｐとされている。ｐは、１以上の整数であり、表示の基本色の数を表す。本実施形態では、ｐ＝３、即ち、表示の基本色がＲ、Ｇ、Ｂの３色である場合を例に説明する。
【００５７】
電気光学装置１０は、表示領域Ｅ外に駆動部５０を有している。駆動部５０から、表示領域Ｅに配列された各画素回路４１に各種信号が供給され、画素５９（３色のサブ画素５８）を表示単位として画像が表示領域Ｅに表示される。駆動部５０は、駆動回路５１と制御装置５５とを含む。制御装置５５は、表示用信号を駆動回路５１に供給する。駆動回路５１は、表示用信号に基づき複数の走査線４２と複数の信号線４３と複数の制御線４４とを介して各画素回路４１に駆動信号を供給する。
【００５８】
さらに、非表示領域Ｄ及び表示領域Ｅには、第１電位が供給される第１電位線としての高電位線４７と、第２電位が供給される第２電位線としての低電位線４６と、第３電位が供給される第３電位線としての高電位線４９と、が配置されている。各画素回路４１に対して、高電位線４７は第１電位を供給し、低電位線４６は第２電位を供給し、高電位線４９は第３電位を供給する。
【００５９】
第１の実施形態では、第１電位（Ｖ１）が第１高電位ＶＤＤ１（例えばＶ１＝ＶＤＤ１＝３．０Ｖ）であり、第２電位（Ｖ２）が低電位ＶＳＳ（例えばＶ２＝ＶＳＳ＝０Ｖ）であり、第３電位（Ｖ３）が第２高電位ＶＤＤ２（例えばＶ３＝ＶＤＤ２＝７．０Ｖ）である。したがって、第１電位は第２電位よりも高く、第３電位は第１電位よりも高い。換言すると、第２電位（Ｖ２）に対する第１電位（Ｖ１）の電位差の絶対値は、第２電位（Ｖ２）に対する第３電位（Ｖ３）の電位差の絶対値よりも小さい。
【００６０】
本実施形態では、第１電位（第１高電位ＶＤＤ１）と第２電位（低電位ＶＳＳ）とで低電圧系電源が構成され、第３電位（第２高電位ＶＤＤ２）と第２電位（低電位ＶＳＳ）とで高電圧系電源が構成される。第２電位は、低電圧系電源と高電圧系電源とにおいて基準となる電位である。
【００６１】
なお、本実施形態では一例として、第２電位線（低電位線４６）と第１電位線（高電位線４７）と第３電位線（高電位線４９）とが表示領域Ｅ内で行方向に延在しているが、これらは列方向に延在してもよいし、これらの一部が行方向に延在し他が列方向に延在してもよいし、これらが行列方向に格子状に配置されていてもよい。
【００６２】
駆動回路５１は、走査線駆動回路５２と信号線駆動回路５３と制御線駆動回路５４とを含む。駆動回路５１は、非表示領域Ｄ（図４参照）に設けられている。本実施形態では、駆動回路５１と画素回路４１とは、図４に示す素子基板１１（本実施形態では、単結晶シリコン基板）上に形成されている。具体的には、駆動回路５１や画素回路４１は、単結晶シリコン基板に形成されたトランジスター等の素子で構成されている。
【００６３】
走査線駆動回路５２には、走査線４２が電気的に接続されている。走査線駆動回路５２は、画素回路４１を行方向に選択又は非選択とする走査信号（Ｓｃａｎ）を各走査線４２に出力し、走査線４２はこの走査信号を画素回路４１に伝える。換言すると、走査信号は選択状態と非選択状態とを有しており、走査線４２は、走査線駆動回路５２からの走査信号を受けて、適宜、選択され得る。走査信号は、第２電位（低電位ＶＳＳ）と第３電位（第２高電位ＶＤＤ２）との間の電位を取る。
【００６４】
後述するように、本実施形態では、選択トランジスターである第５トランジスター３５と相補選択トランジスターである第６トランジスター３６とがともにＮ型である（図８参照）ので、選択状態における走査信号（選択信号）はＨｉｇｈ（高電位）であり、非選択状態における走査信号（非選択信号）はＬｏｗ（低電位）である。選択信号の電位である第４電位（Ｖ４）は、第１電位（Ｖ１）以上の高電位で設定され、第３電位（Ｖ３）であることが好ましい。又、非選択信号の電位である第５電位（Ｖ５）は、第２電位（Ｖ２）以下の低電位で設定され、第２電位（Ｖ２）であることが好ましい。第２電位（Ｖ２）に対する第４電位（Ｖ４）の電位差の絶対値は、第２電位（Ｖ２）に対する第１電位（Ｖ１）の電位差の絶対値よりも大きい。
【００６５】
なお、Ｍ本の走査線４２のうちｉ行目の走査線４２に供給される走査信号を特定する際には、ｉ行目の走査信号Ｓｃａｎ  ｉと表記する。走査線駆動回路５２は不図示のシフトレジスター回路を備えており、シフトレジスター回路をシフトする信号が、一段毎にシフト出力信号として出力される。このシフト出力信号を用いて、１行目の走査信号Ｓｃａｎ  １〜Ｍ行目の走査信号Ｓｃａｎ  Ｍが形成される。
【００６６】
信号線駆動回路５３には、信号線４３と相補信号線４５とが電気的に接続されている。信号線駆動回路５３は、不図示のシフトレジスター回路、或いはデコーダー回路、或いはデマルチプレクサー回路等、を備えている。信号線駆動回路５３は、走査線４２の選択に同期して、Ｎ本の信号線４３の各々に画像信号（Ｄａｔａ）を供給し、Ｎ本の相補信号線４５の各々に相補画像信号（ＸＤａｔａ）を供給する。画像信号と相補画像信号とは、第１電位（本実施形態ではＶＤＤ１）と第２電位（本実施形態ではＶＳＳ）とのいずれかの電位を取るデジタル信号である。
【００６７】
なお、Ｎ本の信号線４３のうちｊ列目の信号線４３に供給される画像信号を特定する際には、ｊ列目の画像信号Ｄａｔａ  ｊと表記する。同様に、Ｎ本の相補信号線４５のうちｊ列目の相補信号線４５に供給される相補画像信号を特定する際には、ｊ列目の相補画像信号ＸＤａｔａ  ｊと表記する。
【００６８】
制御線駆動回路５４には、制御線４４が電気的に接続されている。制御線駆動回路５４は、行毎に分けられた各制御線４４に、行固有の制御信号を出力する。制御線４４は、この制御信号を対応する行の画素回路４１に供給する。制御信号は、活性状態と非活性状態とを有しており、制御線４４は、制御線駆動回路５４からの制御信号を受けて、適宜活性状態とされ得る。制御信号は、第２電位（低電位ＶＳＳ）と第３電位（第２高電位ＶＤＤ２）との間の電位を取る。
【００６９】
後述するように、本実施形態では、第７トランジスター３７がＰ型である（図８参照）ので、活性状態における制御信号（活性信号）はＬｏｗ（低電位）であり、非活性状態における制御信号（非活性信号）はＨｉｇｈ（高電位）である。活性信号の電位である第６電位（Ｖ６）は、Ｖ３−（Ｖ１−Ｖ２）以下で設定され、第２電位（Ｖ２）であることが好ましい。又、非活性信号の電位である第７電位（Ｖ７）は、第３電位（Ｖ３）以上で設定され、第３電位（Ｖ３）であることが好ましい。
【００７０】
なお、Ｍ本の制御線４４のうちｉ行目の制御線４４に供給される制御信号を特定する際には、ｉ行目の制御信号Ｅｎｂ  ｉと表記する。制御線駆動回路５４は、制御信号として、行毎に活性信号（又は非活性信号）を供給してもよいし、複数行同時に活性信号（又は非活性信号）を供給してもよい。本実施形態では、制御線駆動回路５４は、制御線４４を介して、表示領域Ｅに位置する全ての画素回路４１に同時に活性信号（又は非活性信号）を供給する。
【００７１】
制御装置５５は、表示用信号供給回路５６と、ＶＲＡＭ（Video Random Access Memory）回路５７とを含む。ＶＲＡＭ回路５７は、フレーム画像等を一時的に記憶する。表示用信号供給回路５６は、ＶＲＡＭ回路５７に一時的に記憶されたフレーム画像から表示用信号（画像信号やクロック信号等）を作成し、これを駆動回路５１に供給する。
【００７２】
本実施形態では、駆動回路５１や画素回路４１は素子基板１１（本実施形態では、単結晶シリコン基板）に形成されている。具体的には、駆動回路５１や画素回路４１は、単結晶シリコン基板に形成されたトランジスター素子で構成されている。
【００７３】
制御装置５５は、素子基板１１とは別の単結晶半導体基板等からなる基板（図示しない）に形成される半導体集積回路で構成されている。制御装置５５が形成された基板は、フレキシブルプリント基板（Flexible Printed Circuits：ＦＰＣ）により、素子基板１１に設けられた外部接続用端子１３に接続されている。このフレキシブルプリント基板を介して、制御装置５５から駆動回路５１に表示用信号が供給される。
【００７４】
「画素の構成」
次に、図６を参照して、本実施形態に係る画素の構成を説明する。図６は、本実施形態に係る画素の構成を説明する図である。
【００７５】
上述したように、電気光学装置１０では、サブ画素５８（サブ画素５８Ｂ，５８Ｇ，５８Ｒ）を含む画素５９を表示単位として画像が表示される。本実施形態では、サブ画素５８の行方向（Ｘ方向）の長さａは４マイクロメーター（μｍ）であり、サブ画素５８の列方向（Ｙ方向）の長さｂは１２マイクロメーター（μｍ）である。換言すると、サブ画素５８の行方向（Ｘ方向）における配置ピッチは４マイクロメーター（μｍ）であり、サブ画素５８の列方向（Ｙ方向）における配置ピッチは１２マイクロメーター（μｍ）である。
【００７６】
各サブ画素５８には、発光素子（Light Emitting Device：ＬＥＤ）２０を含む画素回路４１が設けられている。発光素子２０は、白色光を射出する。電気光学装置１０は、発光素子２０から射出された光が透過する不図示のカラーフィルターを備えている。カラーフィルターは、表示の基本色ｐに対応する色のカラーフィルターを含む。本実施形態では、基本色ｐ＝３であり、サブ画素５８Ｂ、サブ画素５８Ｇ、サブ画素５８Ｒのそれぞれに対応してＢ、Ｇ、Ｒの各色のカラーフィルターが配置される。
【００７７】
本実施形態では、発光素子２０の一例として、有機ＥＬ（Electro Luminescence）素子が用いられている。有機ＥＬ素子は、特定波長の光の強度を増幅する光共振構造を有していてもよい。即ち、サブ画素５８Ｂでは発光素子２０が発する白色光から青色の光成分を取り出し、サブ画素５８Ｇでは発光素子２０が発する白色光から緑色の光成分を取り出し、サブ画素５８Ｒでは発光素子２０が発する白色光から赤色の光成分を取り出す構成であってもよい。
【００７８】
また、上述の例の他にも、基本色ｐ＝４として、カラーフィルターにＢ、Ｇ、Ｒ以外の色、例えば、白色光用のカラーフィルター（実質的にカラーフィルターがないサブ画素５８）を準備してもよいし、黄色やシアン等他の色光用のカラーフィルターを準備してもよい。さらに、発光素子２０として、窒化ガリウム（ＧａＮ）等の発光ダイオード素子や、半導体レーザー素子などを用いることとしてもよい。
【００７９】
「電気光学装置のデジタル駆動」
次に、図７を参照して、本実施形態に係る電気光学装置１０におけるデジタル駆動による画像表示方法を説明する。図７は、本実施形態に係る電気光学装置のデジタル駆動を説明する図である。
【００８０】
電気光学装置１０は、デジタル駆動により、表示領域Ｅ（図４参照）に所定の画像を表示する。即ち、各サブ画素５８に配置された発光素子２０（図６参照）は、発光（明表示）又は非発光（暗表示）の２値のいずれかの状態をとり、表示される画像の階調は各発光素子２０の発光期間の割合により決まる。これを時分割駆動と称する。
【００８１】
図７に示すように、時分割駆動では、一枚の画像を表示する１フィールド（Ｆ）を、複数のサブフィールド（ＳＦ）に分割し、サブフィールド（ＳＦ）毎に発光素子２０の発光と非発光とを制御することで階調表示を表現する。ここでは一例として、６ビットの時分割階調方式により、２6＝６４階調の表示を行う場合を例として説明する。６ビットの時分割階調方式では、１個のフィールドＦを６個のサブフィールドＳＦ１〜ＳＦ６に分割する。
【００８２】
図７には、１個のフィールドＦにおいて、ｉ番目のサブフィールドをＳＦｉで表し、１番目のサブフィールドＳＦ１から６番目のサブフィールドＳＦ６までの６個のサブフィールドが示されている。各サブフィールドＳＦには、第２期間としての表示期間Ｐ２（Ｐ２−１〜Ｐ２−６）と、必要に応じて第１期間としての非表示期間（信号書き込み期間）Ｐ１（Ｐ１−１〜Ｐ１−６）とが含まれる。
【００８３】
なお、本明細書では、サブフィールドＳＦ１〜ＳＦ６を区別せず総称してサブフィールドＳＦと称し、非表示期間Ｐ１−１〜Ｐ１−６を区別せず総称して非表示期間Ｐ１と称し、表示期間Ｐ２−１〜Ｐ２−６を区別せず総称して表示期間Ｐ２と称する場合がある。
【００８４】
発光素子２０は、表示期間Ｐ２において発光又は非発光となり、非表示期間（信号書き込み期間）Ｐ１において非発光となる。非表示期間Ｐ１は、記憶回路６０（図８参照）への画像信号の書き込みや表示時間の調整等に使用され、最も短いサブフィールド（例えばＳＦ１）が比較的長い場合などは、非表示期間Ｐ１（Ｐ１−１）を省くこともできる。
【００８５】
６ビットの時分割階調方式では、各サブフィールドＳＦの表示期間Ｐ２（Ｐ２−１〜Ｐ２−６）を、（ＳＦ１のＰ２−１）：（ＳＦ２のＰ２−２）：（ＳＦ３のＰ２−３）：（ＳＦ４のＰ２−４）：（ＳＦ５のＰ２−５）：（ＳＦ６のＰ２−６）＝１：２：４：８：１６：３２と設定する。例えば、フレーム周波数が３０Ｈｚのプログレッシブ方式で画像を表示する場合、１フレーム＝１フィールド（Ｆ）＝３３．３ミリ秒（ｍｓｅｃ）である。
【００８６】
上述の例の場合、各サブフィールドＳＦでの非表示期間Ｐ１（Ｐ１−１〜Ｐ１−６）を１ミリ秒とすると、（ＳＦ１のＰ２−１）＝０．４３４ミリ秒、（ＳＦ２のＰ２−２）＝０．８６８ミリ秒、（ＳＦ３のＰ２−３）＝１．７３５ミリ秒、（ＳＦ４のＰ２−４）＝３．４７１ミリ秒、（ＳＦ５のＰ２−５）＝６．９４２ミリ秒、（ＳＦ６のＰ２−６）＝１３．８８４ミリ秒、と設定される。
【００８７】
ここで、非表示期間Ｐ１の時間をｘ（ｓｅｃ）で表し、最も短い表示期間Ｐ２（上述の例の場合、１番目のサブフィールドＳＦ１における表示期間Ｐ２−１）の時間をｙ（ｓｅｃ）で表し、階調のビット数（＝サブフィールドＳＦの数）をｇで表し、フィールド周波数をｆ（Ｈｚ）で表すと、これらの関係は以下の数式２で示される。
【００８８】
【数２】
2019117266.tif 000004
【００８９】
電気光学装置１０のデジタル駆動では、１個のフィールドＦ内の総表示期間Ｐ２に対する発光期間の比に基づいて階調表示を実現する。例えば、階調「０」の黒表示では、６個のサブフィールドＳＦ１〜ＳＦ６の全ての表示期間Ｐ２−１〜Ｐ２−６で発光素子２０を非発光とする。一方、階調「６３」の白表示では、６個のサブフィールドＳＦ１〜ＳＦ６の全ての表示期間Ｐ２−１〜Ｐ２−６で発光素子２０を発光とする。
【００９０】
又、６４階調のうち、例えば階調「７」の中間輝度の表示を得る場合には、１番目のサブフィールドＳＦ１の表示期間Ｐ２−１と、２番目のサブフィールドＳＦ２の表示期間Ｐ２−２と、３番目のサブフィールドＳＦ３の表示期間Ｐ２−３とで発光素子２０を発光させ、その他のサブフィールドＳＦ４〜ＳＦ６の表示期間Ｐ２−４〜Ｐ２−６では発光素子２０を非発光とする。このように１個のフィールドＦを構成するサブフィールドＳＦ毎に、その表示期間Ｐ２に発光素子２０を発光させるか非発光とするかを適宜選択することで中間の階調の表示を行うことができる。
【００９１】
ところで、従来のアナログ駆動の電気光学装置（有機ＥＬ装置）では、駆動トランジスターのゲート電位に応じて有機ＥＬ素子に流れる電流をアナログ制御することにより階調表示が行われていたため、駆動トランジスターの電圧電流特性や閾値電圧のばらつきに起因して、画素間で明るさのばらつきや階調のずれが生じて表示品位が低下していた。これに対して、特許文献１に記載のように駆動トランジスターの電圧電流特性や閾値電圧のばらつきを補償する補償回路を設けると、補償回路にも電流が流れるため消費電力の増大を招いていた。
【００９２】
また、従来の有機ＥＬ装置では、表示を多階調化するためには、アナログ信号である画像信号を記憶する容量素子の電気容量を大きくする必要があるので、高解像度化（画素の微細化）との両立が困難であるとともに、大きな容量素子の充放電に伴い消費電力も増大していた。換言すると、従来の有機ＥＬ装置では、高解像度で多階調の高品位な画像を低消費電力で表示できる電気光学装置を実現することが困難であるという課題があった。
【００９３】
本実施形態に係る電気光学装置１０では、オン／オフの２値で動作するデジタル駆動であるため、発光素子２０は発光又は非発光の２値のいずれかの状態を取る。そのため、アナログ駆動の場合と比べて、トランジスターの電圧電流特性や閾値電圧のばらつきの影響を受け難くなるので、画素５９（サブ画素５８）で明るさのばらつきや階調のずれが少なく高品位な表示画像が得られる。さらに、デジタル駆動では、アナログ駆動の場合に求められる大きな容量の容量素子を保有する必要がないので、画素５９（サブ画素５８）の微細化が可能となり、高解像度化を容易に進めることができるとともに、大きな容量素子の充放電に伴う電力消費を低減できる。
【００９４】
又、電気光学装置１０のデジタル駆動では、１個のフィールドＦを構成するサブフィールドＳＦの数ｇを増やすことにより、容易に階調数を上げることができる。この場合、上述のように非表示期間Ｐ１を有すると、単純に最も短い表示期間Ｐ２を短くすることで階調数を上げることができる。例えば、フレーム周波数ｆ＝３０Ｈｚのプログレッシブ方式でｇ＝８として２５６階調の表示を行う場合、非表示期間Ｐ１の時間ｘ＝１ミリ秒とすると、数式２により、最も短い表示期間（ＳＦ１のＰ２−１）の時間ｙ＝０．１００ミリ秒とするだけでよい。
【００９５】
後で詳述するが、電気光学装置１０のデジタル駆動では、第１期間としての非表示期間Ｐ１を記憶回路６０に画像信号を書き込む信号書き込み期間（又は画像信号を書き換える信号書き換え期間）とすることができる。そのため、信号書き込み期間を変えることなく（即ち、駆動回路５１のクロック周波数を変えることなく）、６ビットの階調表示から８ビットの階調表示に簡単に変えることができる。
【００９６】
さらに、電気光学装置１０のデジタル駆動では、サブフィールドＳＦ間、又は、フィールドＦ間、で、表示を変えるサブ画素５８の記憶回路６０（図８参照）の画像信号が書き換えられる。一方、表示を変えないサブ画素５８の記憶回路６０の画像信号は書き換えられない（保持される）ので、低消費電力が実現する。即ち、本構成とすると、エネルギー消費を低減することや、画素５９（サブ画素５８）間での明るさのばらつきや階調のずれを低減することや、多階調化や、高解像度な画像を表示すること等が可能な電気光学装置１０を実現することができる。
【００９７】
「画素回路の構成」
次に、第１実施形態に係る画素回路の構成を、図８を参照して説明する。図８は、第１実施形態に係る画素回路の構成を説明する図である。
【００９８】
図８に示すように、走査線４２と信号線４３との交差に対応して配置されたサブ画素５８毎に、画素回路４１が設けられている。走査線４２に沿って制御線４４が配置され、信号線４３に沿って相補信号線４５が配置されている。各画素回路４１に対して、走査線４２と信号線４３と制御線４４と相補信号線４５とが対応する。
【００９９】
また、第１実施形態では、各画素回路４１に対して、高電位線４７から第１電位（第１高電位ＶＤＤ１）が供給され、低電位線４６から第２電位（低電位ＶＳＳ）が供給され、高電位線４９から第３電位（第２高電位ＶＤＤ２）が供給される。
【０１００】
第１実施形態に係る画素回路４１は、発光素子２０と、Ｐ型の第７トランジスター３７と、記憶回路６０と、Ｎ型の第５トランジスター３５と、Ｎ型の第６トランジスター３６とを含む。画素回路４１が記憶回路６０を含むので、電気光学装置１０はデジタル駆動が可能となり、アナログ駆動の場合と比べて、サブ画素５８間での発光素子２０の発光輝度のばらつきが抑えられるので、画素５９間での表示のばらつきを低減できる。
【０１０１】
発光素子２０と第７トランジスター３７とは、第３電位線（高電位線４９）と記憶回路６０との間に直列に配置されている。記憶回路６０は、第１電位線（高電位線４７）と第２電位線（低電位線４６）との間に配置されている。第５トランジスター３５は、記憶回路６０と信号線４３との間に配置されている。第６トランジスター３６は、記憶回路６０と相補信号線４５との間に配置されている。
【０１０２】
記憶回路６０は、第１インバーター６１と第２インバーター６２とを含む。記憶回路６０は、これら２つのインバーター６１，６２を環状に接続して構成され、所謂、スタティックメモリーを成して画像信号であるデジタル信号を記憶する。第１インバーター６１の出力端子２７が第２インバーター６２の入力端子２６に電気的に接続され、第２インバーター６２の出力端子２５が第１インバーター６１の入力端子２８に電気的に接続されている。
【０１０３】
なお、本明細書で端子（出力又は入力）Ａと端子（出力又は入力）Ｂとが電気的に接続されている状態とは、端子Ａの論理と端子Ｂの論理とが同じになり得る状態を言い、例えば、端子Ａと端子Ｂとの間にトランジスターや抵抗素子、ダイオードなどが配置されていても、電気的に接続されている状態と言える。また、「トランジスターや素子がＡとＢとの間に配置されている」と表記する場合の「配置」は、レイアウト上の配置ではなく、回路図上の配置である。
【０１０４】
記憶回路６０が記憶するデジタル信号は、Ｈｉｇｈ又はＬｏｗの２値である。本実施形態では、第１インバーター６１の出力端子２７の電位がＬｏｗの場合（第２インバーター６２の出力端子２５の電位がＨｉｇｈの場合）に発光素子２０は発光し得る状態となり、第１インバーター６１の出力端子２７の電位がＨｉｇｈの場合（第２インバーター６２の出力端子２５の電位がＬｏｗの場合）に発光素子２０は非発光となる。
【０１０５】
本実施形態では、記憶回路６０を構成する２つのインバーター６１，６２が第１電位線（高電位線４７）と第２電位線（低電位線４６）との間に配置され、２つのインバーター６１，６２に第１電位（Ｖ１）としてのＶＤＤ１と第２電位（Ｖ２）としてのＶＳＳとが供給される。したがって、Ｈｉｇｈは第１電位（ＶＤＤ１）に相当し、Ｌｏｗは第２電位（ＶＳＳ）に相当する。
【０１０６】
例えば、記憶回路６０にデジタル信号が記憶されて、第１インバーター６１の出力端子２７の電位がＬｏｗになると、第２インバーター６２の入力端子２６にＬｏｗが入力されて第２インバーター６２の出力端子２５の電位がＨｉｇｈとなる。そして、第１インバーター６１の入力端子２８にＨｉｇｈが入力されて第１インバーター６１の出力端子２７の電位がＬｏｗとなる。このようにして、記憶回路６０に記憶されたデジタル信号は、次に書き換えが行われるまで安定した状態で保持される。
【０１０７】
第１インバーター６１は、第１導電型としてのＮ型の第１トランジスター３１と、第２導電型としてのＰ型の第３トランジスター３３と、を含み、ＣＭＯＳ構成である。第１トランジスター３１と第３トランジスター３３とは、第１電位線（高電位線４７）と第２電位線（低電位線４６）との間に直列に配置されている。第１トランジスター３１のソースは、第２電位線（低電位線４６）に電気的に接続されている。第３トランジスター３３のソースは、第１電位線（高電位線４７）に電気的に接続されている。
【０１０８】
第２インバーター６２は、第１導電型としてのＮ型の第２トランジスター３２と、第２導電型としてのＰ型の第４トランジスター３４とを含み、ＣＭＯＳ構成である。第２トランジスター３２と第４トランジスター３４とは、第１電位線（高電位線４７）と第２電位線（低電位線４６）との間に直列に配置されている。第２トランジスター３２のソースは、第２電位線（低電位線４６）に電気的に接続されている。第４トランジスター３４のソースは、第１電位線（高電位線４７）に電気的に接続されている。
【０１０９】
第１インバーター６１の出力端子２７は、第１トランジスター３１及び第３トランジスター３３のドレインである。第２インバーター６２の出力端子２５は、第２トランジスター３２及び第４トランジスター３４のドレインである。第１インバーター６１の入力端子２８は、第１トランジスター３１及び第３トランジスター３３のゲートであり、第２インバーター６２の出力端子２５に電気的に接続されている。同様に、第２インバーター６２の入力端子２６は第２トランジスター３２及び第４トランジスター３４のゲートであり、第１インバーター６１の出力端子２７に電気的に接続されている。
【０１１０】
なお、本実施形態では、第１インバーター６１と第２インバーター６２とが共にＣＭＯＳ構成であることとしたが、これらのインバーター６１，６２がトランジスターと抵抗素子とから構成されていてもよい。例えば、第１インバーター６１において第３トランジスター３３を抵抗素子で置き換えてもよいし、第２インバーター６２において第４トランジスター３４を抵抗素子で置き換えてもよい。
【０１１１】
発光素子２０は、本実施形態では有機ＥＬ素子であり、陽極（画素電極）２１と発光部（発光機能層）２２と陰極（対向電極）２３とを含む。発光部２２は、陽極２１側から注入された正孔と陰極２３側から注入された電子とにより励起子が形成され、励起子が消滅する際（正孔と電子とが再結合する際）にエネルギーの一部が蛍光や燐光となって放出されることにより発光が得られるように構成されている。
【０１１２】
第１実施形態に係る画素回路４１では、発光素子２０は、第７トランジスター３７と第１インバーター６１の出力端子２７（第１トランジスター３１のドレイン）との間に配置されている。発光素子２０の陽極２１は第７トランジスター３７のドレインに電気的に接続され、発光素子２０の陰極２３は第１トランジスター３１のドレインに電気的に接続されている。
【０１１３】
第１トランジスター３１は、第１インバーター６１を構成するトランジスターであるが、発光素子２０に対する駆動トランジスターを兼ねている。第１トランジスター３１のドレイン（第１インバーター６１の出力端子２７）は、発光素子２０（陰極２３）に電気的に接続されている。
【０１１４】
第７トランジスター３７は、発光素子２０の発光を制御する制御トランジスターである。第７トランジスター３７がオン状態となった際に、発光素子２０は発光し得る。後述するが、本実施形態では、制御線４４に制御信号として活性信号が供給されて第７トランジスター３７がオン状態となり、第１インバーター６１の出力端子２７が発光に相当する電位となって第１トランジスター３１がオン状態になると、発光素子２０は発光する。
【０１１５】
第７トランジスター３７のゲートは、制御線４４に電気的に接続されている。第７トランジスター３７のソースは、第３電位線（高電位線４９）に電気的に接続されている。第７トランジスター３７のドレインは、発光素子２０（陽極２１）に電気的に接続されている。したがって、第３電位線（高電位線４９）と第２電位線（低電位線４６）との間に、第７トランジスター３７と発光素子２０と第１トランジスター３１とが直列に配置されている。そして、発光素子２０に対して、Ｐ型の第７トランジスター３７が高電位側に配置され、Ｎ型の第１トランジスター３１が低電位側に配置されている。
【０１１６】
ここで、Ｎ型トランジスターでは、ソース電位とドレイン電位とを比較して電位の低い方がソースである。又、Ｐ型トランジスターでは、ソース電位とドレイン電位とを比較して電位の高い方がソースである。Ｎ型トランジスターは、発光素子２０よりも低電位側に配置される。一方、Ｐ型トランジスターは、発光素子２０よりも高電位側に配置される。発光素子２０に対してＮ型トランジスターとＰ型トランジスターとをこのように配置することで、それぞれのトランジスターのソースが固定されるので、各トランジスターをほぼ線形に動作させる（以下では、単に線形動作させるという）ことが容易となる。
【０１１７】
第１トランジスター３１と第７トランジスター３７とは互いに異なる導電型であることが好ましい。本実施形態では、第１トランジスター３１がＮ型で、第７トランジスター３７がＰ型であり、Ｎ型の第１トランジスター３１が発光素子２０よりも低電位側に配置され、Ｐ型の第７トランジスター３７が発光素子２０よりも高電位側に配置されている。したがって、第１トランジスター３１と第７トランジスター３７とを線形動作させることが可能となり、第１トランジスター３１や第７トランジスター３７の閾値電圧のばらつきが表示特性（発光素子２０の発光輝度）に影響しないようにすることができる。
【０１１８】
そして、第１トランジスター３１のソースが第２電位線（低電位線４６）に電気的に接続され、第７トランジスター３７のソースが、第３電位線（高電位線４９）に電気的に接続されているので、第１トランジスター３１のソース電位が第２電位（Ｖ２）に固定され、第７トランジスター３７のソース電位が第３電位（Ｖ３）に固定される。これにより、第１トランジスター３１や第７トランジスター３７のソースドレイン電圧が小さくとも、オン状態における第１トランジスター３１や第７トランジスター３７の電気伝導度を大きくすることができる。この結果、第３電位（Ｖ３＝ＶＤＤ２）と第２電位（Ｖ２＝ＶＳＳ）との電位差の大半が発光素子２０にかかることになるので、第１トランジスター３１や第７トランジスター３７の閾値電圧のばらつきの影響を受け難くなり、画素５９（サブ画素５８）間での発光素子２０の発光輝度の均一性を向上することができる。
【０１１９】
第５トランジスター３５は、記憶回路６０（第１インバーター６１の入力端子２８＝第２インバーター６２の出力端子２５）と信号線４３との間に配置されている。Ｎ型の第５トランジスター３５のソースドレインの一方は信号線４３に電気的に接続され、他方は記憶回路６０（第１インバーター６１の入力端子２８）、即ち第１トランジスター３１及び第３トランジスター３３のゲート（第２トランジスター３２及び第４トランジスター３４のドレイン）に電気的に接続されている。第５トランジスター３５のゲートは、走査線４２に電気的に接続されている。
【０１２０】
第６トランジスター３６は、第５トランジスター３５の相補トランジスターであり、記憶回路６０（第２インバーター６２の入力端子２６＝第１インバーター６１の出力端子２７）と相補信号線４５との間に配置されている。Ｎ型の第６トランジスター３６のソースドレインの一方は相補信号線４５に電気的に接続され、他方は、記憶回路６０（第２インバーター６２の入力端子２６）、即ち第２トランジスター３２及び第４トランジスター３４のゲート（第１トランジスター３１及び第３トランジスター３３のドレイン）に電気的に接続されている。第６トランジスター３６のゲートは、走査線４２に電気的に接続されている。
【０１２１】
本実施形態に係る電気光学装置１０は、表示領域Ｅ（図５参照）に複数の相補信号線４５を備えている。１つの画素回路４１に１本の信号線４３と１本の相補信号線４５とが対応する。１つの画素回路４１に対する信号線４３とその対となる相補信号線４５とには、互いに相補的な信号が供給される。即ち、信号線４３に供給される信号の極性が反転した信号（以下では反転信号という）が相補信号線４５に供給される。例えば、信号線４３にＨｉｇｈが供給される際には、その対となる相補信号線４５にＬｏｗが供給される。又、信号線４３にＬｏｗが供給される際には、その対となる相補信号線４５にＨｉｇｈが供給される。
【０１２２】
第５トランジスター３５と、第５トランジスター３５の相補トランジスターである第６トランジスター３６とは、画素回路４１に対する選択トランジスターである。第５トランジスター３５のゲートと、第６トランジスター３６のゲートとは、走査線４２に電気的に接続されている。第５トランジスター３５と第６トランジスター３６とは、走査線４２に供給される走査信号（選択信号又は非選択信号）に応じて、同時にオン状態とオフ状態とを切り換える。
【０１２３】
走査線４２に、走査信号として選択信号が供給されると、第５トランジスター３５と第６トランジスター３６とが選択されて共にオン状態となる。そうすると、信号線４３と記憶回路６０の第１インバーター６１の入力端子２８とが導通状態となり、同時に、相補信号線４５と記憶回路６０の第２インバーター６２の入力端子２６とが導通状態となる。
【０１２４】
これにより、第１インバーター６１の入力端子２８に、信号線４３から第５トランジスター３５を介してデジタル画像信号が書き込まれる。また、第２インバーター６２の入力端子２６に、相補信号線４５から第６トランジスター３６を介してデジタル画像信号の反転信号（デジタル相補画像信号）が書き込まれる。この結果、記憶回路６０にデジタル画像信号とデジタル相補画像信号とが記憶される。
【０１２５】
記憶回路６０に記憶されたデジタル画像信号とデジタル相補画像信号とは、次に第５トランジスター３５と第６トランジスター３６とが選択されて共にオン状態となり、信号線４３と相補信号線４５とからデジタル画像信号とデジタル相補画像信号とが新たに書き込まれるまでは、安定した状態で保持される。
【０１２６】
なお、第５トランジスター３５のオン抵抗が第２トランジスター３２のオン抵抗や第４トランジスター３４のオン抵抗よりも低くなるように、各トランジスターの極性やサイズ（ゲート長やゲート幅）、駆動条件（走査信号が選択信号である際の電位）等を定めることが好ましい。同様に、第６トランジスター３６のオン抵抗が第１トランジスター３１のオン抵抗や第３トランジスター３３のオン抵抗よりも低くなるように、各トランジスターの極性やサイズ、駆動条件等を定めることが好ましい。このようにすることで、記憶回路６０に記憶された信号を、迅速、且つ確実に、書き換えることができるようになる。
【０１２７】
本実施形態に係る電気光学装置１０は、表示領域Ｅに複数の制御線４４を備えている。制御線４４には、第７トランジスター３７のゲートが電気的に接続されている。発光素子２０に対する制御トランジスターである第７トランジスター３７は、制御線４４に供給される制御信号（活性信号又は非活性信号）に応じて、オン状態とオフ状態とを切り換える。
【０１２８】
制御線４４に、制御信号として活性信号が供給されると、第７トランジスター３７がオン状態となる。第７トランジスター３７がオン状態となった際に、発光素子２０は発光し得る。一方、制御線４４に、制御信号として非活性信号が供給されると、第７トランジスター３７がオフ状態となり、発光素子２０は非発光となる。第７トランジスター３７がオフ状態となった際に、記憶回路６０は誤動作することなく、記憶された画像信号の書き換えを行うことができる。以下にこの点を説明する。
【０１２９】
本実施形態では、各画素回路４１に対して、制御線４４と走査線４２とが互いに独立しているので、第５トランジスター３５及び第６トランジスター３６と、第７トランジスター３７とは互いに独立した状態で動作する。その結果、第５トランジスター３５及び第６トランジスター３６をオン状態とする際に、必ず第７トランジスター３７をオフ状態としていることができる。
【０１３０】
即ち、記憶回路６０に画像信号を書き込む際は、第７トランジスター３７をオフ状態にした後に、第５トランジスター３５と第６トランジスター３６とをオン状態にして、記憶回路６０に画像信号と画像信号の反転信号とを供給する。第５トランジスター３５と第６トランジスター３６とがオン状態であるときには第７トランジスター３７はオフ状態であるため、記憶回路６０に画像信号を書き込んでいる間は、発光素子２０は発光しない。これにより、時分割による階調を正確に表現することができる。加えて、記憶回路６０に画像信号を書き込んでいる間は、第３電位線（高電位線４９）から発光素子２０と第１トランジスター３１とを介して、第２電位線（低電位線４６）に至る経路が、第７トランジスター３７によって遮断されるので、第１インバーター６１の出力端子２７（即ち第２インバーター６２の入力端子２６）の電位を確実に書き換えることができる。
【０１３１】
然る後に、発光素子２０を発光させる際は、第５トランジスター３５と第６トランジスター３６とをオフ状態にした後に、第７トランジスター３７をオン状態にする。この際に、第１トランジスター３１がオン状態であると、第３電位線（高電位線４９）から、第７トランジスター３７と発光素子２０と第１トランジスター３１とを介して、第２電位線（低電位線４６）に至る経路が導通状態になり、発光素子２０に電流が流れる。
【０１３２】
第７トランジスター３７がオン状態であるときには、第５トランジスター３５と第６トランジスター３６とはオフ状態であるため、発光素子２０を発光させている間は、記憶回路６０に画像信号と画像信号の反転信号とが供給されない。これにより、記憶回路６０に記憶された画像信号が誤って書き換えられてしまうことがないので、誤表示の無い高品位な画像表示を実現することができる。
【０１３３】
「各電位とトランジスターの閾値電圧との関係」
上述したように、本実施形態では、第１電位（第１高電位ＶＤＤ１）と第２電位（低電位ＶＳＳ）とで低電圧系電源が構成され、第３電位（第２高電位ＶＤＤ２）と第２電位（低電位ＶＳＳ）とで高電圧系電源が構成される。このような構成とすることで、高速で動作し明るく高精細な表示が得られる電気光学装置１０を実現している。以下にこの点を説明する。
【０１３４】
以下の説明では、第１電位をＶ１と表記し、第２電位をＶ２と表記し、第３電位をＶ３と表記する。本実施形態では、低電圧系電源の電圧である第２電位（一例として、Ｖ２＝０Ｖ）に対する第１電位（一例として、Ｖ１＝３．０Ｖ）の電位差（Ｖ１−Ｖ２＝３．０Ｖ）は、高電圧系電源の電圧である第２電位（Ｖ２＝０Ｖ）に対する第３電位（一例として、Ｖ３＝７．０Ｖ）の電位差（Ｖ３−Ｖ２＝７．０Ｖ）よりも小さい（Ｖ１−Ｖ２＜Ｖ３−Ｖ２）。
【０１３５】
各電位を上記のように設定すると、第１電位（Ｖ１）と第２電位（Ｖ２）とが供給される低電圧系電源で駆動回路５１や記憶回路６０を動作させることとなるので、駆動回路５１や記憶回路６０を構成するトランジスターを微細化して高速動作させることができる。一方、第３電位（Ｖ３）と第２電位（Ｖ２）とが供給される高電圧系電源で発光素子２０を発光させるので、発光素子２０の発光輝度を高めることができる。即ち、本実施形態の構成とすることで、各回路が高速で動作するとともに、発光素子２０が高い輝度で発光して明るい表示が得られる電気光学装置１０を実現することができる。
【０１３６】
一般に、有機ＥＬ素子のような発光素子では、発光素子を発光させるために比較的高い電圧（例えば、５Ｖ以上）が必要となる。しかしながら、半導体装置では、電源電圧を上げると、誤動作防止の為にトランジスターのサイズ（ゲート長Ｌやゲート幅Ｗ）を大きくせざるを得ないので、回路の動作は遅くなる。一方、回路を高速で動作させるために電源電圧を下げると、発光素子の発光輝度の低下を招く。要するに、従来のように発光素子を発光させる電源電圧と回路を動作させる電源電圧とが同じ構成では、発光素子の高い輝度での発光と回路の高速動作とを両立することが困難であった。
【０１３７】
これに対して、本実施形態では、電気光学装置１０の電源として低電圧系電源と高電圧系電源とを有しており、駆動回路５１や記憶回路６０を動作させる電源を低電圧系電源とする。これにより、駆動回路５１や記憶回路６０を構成する各トランジスター（第１トランジスター３１を除く）のサイズをＬ＝０．５マイクロメーター（μｍ）程度とし、駆動トランジスターを兼ねる第１トランジスター３１や制御トランジスターである第７トランジスター３７のＬ＝０．７５マイクロメーター（μｍ）程度よりも小さくして、これらの回路をＶ１−Ｖ２＝３．０Ｖの低電圧で駆動するので、駆動回路５１や記憶回路６０を高速で動作させることができる。
【０１３８】
そして、高電圧系電源により発光素子２０をＶ３−Ｖ２＝７．０Ｖの高電圧で発光させるので、発光素子２０を高い輝度で発光させることができる。さらに、後述するように、発光素子２０と直列に配置される第１トランジスター３１や第７トランジスター３７を線形動作させることで、発光素子２０に対してＶ３−Ｖ２＝７．０Ｖの高電圧の殆どを印加することができるので、発光素子２０が発光する際の輝度をより高めることができる。
【０１３９】
本実施形態では、駆動トランジスターである第１トランジスター３１の閾値電圧（Ｖth1）は正（０＜Ｖth1）である。記憶回路６０に記憶された画像信号が非発光に相当する際には、記憶回路６０（第１インバーター６１）の出力端子２７の電位はＨｉｇｈ、即ち第１電位（Ｖ１）である。このとき、第１インバーター６１の入力端子２８（第１トランジスター３１のゲート）の電位はＬｏｗ、即ち第２電位（Ｖ２）である。第１トランジスター３１のソースは第２電位線（低電位線４６）に接続されているため、第１トランジスター３１のソース電位とゲート電位とがともに第２電位（Ｖ２）となるので、第１トランジスター３１のゲートソース電圧Ｖgs1は０Ｖとなる。
【０１４０】
したがって、第１トランジスター３１の閾値電圧Ｖth1（一例としてＶth1＝０．３６Ｖ）が正（０＜Ｖth1）であると、Ｎ型の第１トランジスター３１のゲートソース電圧Ｖgs1が閾値電圧Ｖth1よりも小さくなるので、第１トランジスター３１はオフ状態となる。これにより、画像信号が非発光の際に、第１トランジスター３１を確実にオフ状態とすることができる。
【０１４１】
そして、本実施形態では、第２電位（Ｖ２）を基準とした第１電位（Ｖ１）の電位差は、第１トランジスター３１の閾値電圧Ｖth1よりも大きい（Ｖth1＜Ｖ１−Ｖ２）。記憶回路６０に記憶された画像信号が発光に相当する際には、記憶回路６０の出力端子２７の電位はＬｏｗである。このとき、第１インバーター６１の入力端子２８（第１トランジスター３１のゲート）の電位はＨｉｇｈ、即ち第１電位（Ｖ１）であるので、第１トランジスター３１のゲートソース電圧Ｖgs1は、第２電位（Ｖ２）に対する第１電位（Ｖ１）の電位差（Ｖgs1＝Ｖ１−Ｖ２＝３．０Ｖ−０Ｖ＝３．０Ｖ）となる。
【０１４２】
第２電位（Ｖ２）に対する第１電位（Ｖ１）の電位差（Ｖ１−Ｖ２＝３．０Ｖ）が第１トランジスター３１の閾値電圧Ｖth1（Ｖth1＝０．３６Ｖ）よりも大きい（Ｖth1＜Ｖ１−Ｖ２）と、記憶回路６０の出力端子２７の電位がＬｏｗであるときに、Ｎ型の第１トランジスター３１のゲートソース電圧Ｖgs1が閾値電圧Ｖth1よりも大きくなるので、第１トランジスター３１はオン状態となる。したがって、画像信号が発光の際に、第１トランジスター３１を確実にオン状態とすることができる。
【０１４３】
制御トランジスターである第７トランジスター３７は、ゲートに電気的に接続された制御線４４から制御信号として、非活性信号が供給されるとオフ状態となり、活性信号が供給されるとオン状態となる。本実施形態では、第７トランジスター３７がＰ型であるため、上述したように、非活性信号の電位である第７電位（Ｖ７）は、第３電位（Ｖ３）以上の高電位で設定され、第３電位（Ｖ３）であることが好ましい。又、活性信号の電位である第６電位（Ｖ６）は、Ｖ３−（Ｖ１−Ｖ２）以下の低電位で設定され、第２電位（Ｖ２）であることが好ましい。
【０１４４】
第７トランジスター３７のゲートに制御線４４から第３電位（Ｖ３）の非活性信号が供給されると、第７トランジスター３７のソース電位とゲート電位とがともに第３電位（Ｖ３）となるので、第７トランジスター３７のゲートソース電圧Ｖgs7は０Ｖとなる。Ｐ型の第７トランジスター３７の閾値電圧Ｖth7（一例としてＶth7＝−０．３６Ｖ）とすると、第７トランジスター３７のゲートソース電圧Ｖgs7が閾値電圧Ｖth7よりも大きくなるので、第７トランジスター３７はオフ状態となる。したがって、制御信号が非活性信号の際に、第７トランジスター３７を確実にオフ状態とすることができる。
【０１４５】
制御線４４から、Ｖ３−（Ｖ１−Ｖ２）以下、即ち７．０Ｖ−（３．０Ｖ−０Ｖ）＝４．０Ｖ以下の電位の活性信号が供給されると、第７トランジスター３７のゲートソース電圧Ｖgs7は、４．０−７．０Ｖ＝−３．０Ｖ以下となる。したがって、第７トランジスター３７のゲートソース電圧Ｖgs7が閾値電圧Ｖth7よりも十分小さくなるので、制御信号が活性信号の際に、第７トランジスター３７を確実にオン状態とすることができる。
【０１４６】
そして、活性信号の電位を低くするほど、第７トランジスター３７のゲートソース電圧Ｖgs7は大きくなる。活性信号の電位を第２電位（Ｖ２）とすれば、第７トランジスター３７のゲートソース電圧Ｖgs7は、０Ｖ−７．０Ｖ＝−７．０Ｖとなり、オン状態における第７トランジスター３７のオン抵抗が低くなるので、発光素子２０を発光させる際に第７トランジスター３７の閾値電圧のばらつきの影響を受けにくくなる。
【０１４７】
既存の３つの電位（第１電位と第２電位と第３電位と）のうちで、最も高い第３電位（Ｖ３）を非活性信号の第７電位（Ｖ７）とし、最も低い第２電位（Ｖ２）を活性信号の第６電位（Ｖ６）とすることで、新たな電位（電位線）を設けることなく非活性信号及び活性信号の電位を設定できる。そして、活性信号により第７トランジスター３７のゲートソース電圧の絶対値を十分に大きくできるので、オン状態における第７トランジスター３７のオン抵抗を十分に低くして、第７トランジスター３７の閾値電圧のばらつきが発光素子の発光輝度に及ぼす影響を殆どなくすことができる。
【０１４８】
即ち、本実施形態の構成とすることで、低電圧系電源と高電圧系電源との２種類の電気系統を用いても、発光素子２０を非発光とすべきときに第１トランジスター３１と第７トランジスター３７とをオフ状態にして確実に非発光とし、発光素子２０を発光とすべきときに第１トランジスター３１と第７トランジスター３７とをオン状態にして確実に発光とすることができる。
【０１４９】
また、選択トランジスターである第５トランジスター３５（及び相補選択トランジスターである第６トランジスター３６）は、ゲートに電気的に接続された走査線４２から走査信号として、非選択信号が供給されるとオフ状態となり、選択信号が供給されるとオン状態となる。本実施形態では、第５トランジスター３５（及び第６トランジスター３６）がＮ型であるため、上述したように、非選択信号の電位である第５電位（Ｖ５）は、第２電位（Ｖ２）以下の低電位で設定され、第２電位（Ｖ２）であることが好ましい。又、選択信号の電位である第４電位（Ｖ４）は、第１電位（Ｖ１）以上の高電位で設定され、第３電位（Ｖ３）であることが好ましい。
【０１５０】
第１トランジスター３１と第５トランジスター３５（及び第６トランジスター３６）とは、同一極性であることが好ましい。第１実施形態では、第１トランジスター３１も第５トランジスター３５（及び第６トランジスター３６）もＮ型である。したがって、第１トランジスター３１はゲートに供給される画像信号の電位がＨｉｇｈのときオン状態となり、第５トランジスター３５（及び第６トランジスター３６）はゲートに供給される走査信号が選択信号（Ｈｉｇｈ）のときオン状態となる。第１トランジスター３１は発光素子２０に対する駆動トランジスターでもあり、ソースが第２電位（Ｖ２）に固定されているので、発光素子２０に印加する電圧を大きくするには、第３電位（Ｖ２）は第１電位（Ｖ１）よりも高くすることになる。この際、画像信号のＨｉｇｈは第１電位（Ｖ１）であるが、選択信号（Ｈｉｇｈ）の第４電位（Ｖ４）は第１電位（Ｖ１）以上で設定され、第３電位（Ｖ３）とすることが好ましい。
【０１５１】
選択信号の第４電位（Ｖ４）を第３電位（Ｖ３）とし、記憶回路６０の画像信号をＬｏｗからＨｉｇｈに書き換える場合を説明する。第５トランジスター３５のソースドレインの一方が電気的に接続された第１インバーター６１の入力端子２８（＝第２インバーター６２の出力端子２５）は、画像信号を書き換える前は、Ｌｏｗの第２電位（Ｖ２）である。第５トランジスター３５のゲートに走査線４２から第３電位（Ｖ３）の選択信号が供給されると、第５トランジスター３５のゲートソース電圧Ｖgs5がＶ３−Ｖ２＝７．０Ｖ−０Ｖ＝７．０Ｖとなり、第５トランジスター３５の閾値電圧Ｖth5（一例としてＶth5＝０．３６Ｖ）よりも高いので、第５トランジスター３５はオン状態となる。
【０１５２】
信号線４３からＨｉｇｈ（Ｖ１）の画像信号が記憶回路６０に書き込まれることで、第２インバーター６２の出力端子２５の電位がＬｏｗ（Ｖ２）からＨｉｇｈ（Ｖ１）まで次第に上昇するが、これに伴って、第５トランジスター３５のゲートソース電圧Ｖgs5はＶ３−Ｖ１＝７．０Ｖ−３．０Ｖ＝４．０Ｖまで次第に低下する。第５トランジスター３５のゲートソース電圧Ｖgs5が最も低い４．０Ｖとなっても、第５トランジスター３５の閾値電圧Ｖth5よりもゲートソース電圧Ｖgs5が十分高い。そのため、画像信号が記憶回路６０に書き込まれるまで、第５トランジスター３５のオン抵抗が低い状態が維持されるので、画像信号が記憶回路６０に確実に書き込まれる。
【０１５３】
ここで、仮に、第５トランジスター３５が第１トランジスター３１と導電型が異なるＰ型（第５トランジスター３５Ａとする）である場合を想定する。この場合、第５トランジスター３５Ａは選択信号がＬｏｗのときオン状態となる。選択信号の第４電位（Ｖ４）を第２電位（Ｖ２）とし、記憶回路６０の画像信号をＨｉｇｈ（Ｖ１）からＬｏｗ（Ｖ２）に書き換える場合、走査線４２から第２電位（Ｖ２）の選択信号が供給されると、第５トランジスター３５Ａのゲートソース電圧Ｖgs5がＶ２−Ｖ１＝０Ｖ−３．０Ｖ＝−３．０Ｖとなり、第５トランジスター３５Ａの閾値電圧Ｖth5（一例としてＶth5＝−０．３６Ｖ）よりも低いので、第５トランジスター３５Ａはオン状態となる。
【０１５４】
信号線４３からＬｏｗ（Ｖ２）の画像信号が記憶回路６０に書き込まれることで、第１インバーター６１の入力端子２８の電位がＨｉｇｈ（Ｖ１）から次第に低下するに伴って、第５トランジスター３５Ａのゲートソース電圧Ｖgs5は、−３．０Ｖから次第に上昇し、入力端子２８の電位が第２電位（Ｖ２）となる前に、Ｐ型の第５トランジスター３５Ａの閾値電圧Ｖth5に達して、第５トランジスター３５Ａがオフ状態となってしまう。
【０１５５】
また、第５トランジスター３５Ａがオフ状態となる前に、ゲートソース電圧Ｖgs5が上昇して閾値電圧Ｖth5に近付くに従って、第５トランジスター３５Ａのオン抵抗が上昇するので、記憶回路６０への画像信号の書き換えに時間がかかったり、書き換えに失敗したりすることとなる。これを回避するためには選択信号の第４電位（Ｖ４）をもっと低電位に設定すればよいが、この場合、既存の電位と異なる電位線がさらに必要となってしまう。
【０１５６】
第１実施形態のように、第１トランジスター３１と第５トランジスター３５とがともにＮ型の同一極性であると、選択信号の第４電位（Ｖ４）を、第３電位（Ｖ３）と第１電位（Ｖ１）との間で最も高い第３電位（Ｖ３）とすることで、新たな電位線を設けることなく設定できる。そして、第５トランジスター３５をオン状態として記憶回路６０に画像信号を書き込む際に、第５トランジスター３５のゲートソース電圧Ｖgs5を大きくできるので、画像信号の書き込みによりソース電位が上昇しても第５トランジスター３５のオン抵抗を低く維持することができる。これにより、記憶回路６０への画像信号の書き込みや書き換えを高速で、且つ、確実に行うことができる。第５トランジスター３５について説明したが、相補トランジスターである第６トランジスター３６についても、第５トランジスター３５と同様であり、第６トランジスター３６のオン抵抗は、第１トランジスター３１及び第３トランジスター３３のオン抵抗よりも低い。
【０１５７】
以上の結果から、本実施形態での好ましい各電位（Ｖ１、Ｖ２、Ｖ３）と第１トランジスター３１の閾値電圧（Ｖth1）との関係をまとめると、これらの関係は数式３及び数式４で表される。
【０１５８】
【数３】
2019117266.tif 000005
【０１５９】
【数４】
2019117266.tif 000006
【０１６０】
「トランジスターの特性」
続いて、第１実施形態に係る画素回路４１が備えるトランジスターの特性について説明する。第１実施形態に係る画素回路４１では、高電圧系電源を構成する第３電位線（高電位線４９）と第２電位線（低電位線４６）との間に、発光素子２０と直列に第１トランジスター３１と第７トランジスター３７とが配置されている。第１トランジスター３１のオン抵抗は発光素子２０のオン抵抗と比べて十分に低いことが好ましい。又、第７トランジスター３７のオン抵抗も発光素子２０のオン抵抗と比べて十分に低いことが好ましい。
【０１６１】
十分に低いとは、第１トランジスター３１や第７トランジスター３７が線形動作する駆動条件であり、具体的には、第１トランジスター３１や第７トランジスター３７のオン抵抗が発光素子２０のオン抵抗の１／１００以下、好ましくは、１／１０００以下であることをいう。このようにすることで、発光素子２０が発光する際に第１トランジスター３１や第７トランジスター３７を線形動作させることができる。
【０１６２】
この結果、直列に配置された第１トランジスター３１と第７トランジスター３７と発光素子２０とで生ずる電位降下（要するに、高電圧系電源の電圧である第３電位と第２電位との電位差）の大半が発光素子２０にかかることになるので、発光素子２０が発光する際に両トランジスター３１，３７の閾値電圧のばらつきの影響を受け難くなる。即ち、このような構成とすると、第１トランジスター３１や第７トランジスター３７の閾値電圧のばらつきの影響を小さくすることができるので、画素５９（サブ画素５８）間での明るさのばらつきや階調のずれが抑えられ均一性に優れた画像表示を実現することができる。
【０１６３】
これは、第１トランジスター３１や第７トランジスター３７のオン抵抗を発光素子２０のオン抵抗の１／１００以下とすることで、電源電圧の９９％以上を発光素子２０が受け、両トランジスター３１，３７での電位降下が１％以下となる為である。両トランジスター３１，３７での電位降下が１％以下と小さいので、両トランジスター３１，３７の閾値電圧のばらつきが発光素子２０の発光特性に及ぼす影響は小さくなる。
【０１６４】
本実施形態では、第１トランジスター３１と第７トランジスター３７との直列抵抗は、発光素子２０のオン抵抗の１／１０００程度となる。この場合、電源電圧の９９．９％程度を発光素子２０が受け、両トランジスター３１，３７での電位降下は０．１％程度となるので、両トランジスター３１，３７の閾値電圧のばらつきが発光素子２０の発光特性に及ぼす影響をほとんど無視できることになる。
【０１６５】
トランジスターのオン抵抗は、トランジスターの極性やゲート長、ゲート幅、閾値電圧、ゲート絶縁膜厚等に依存する。本実施形態では、第１トランジスター３１及び第７トランジスター３７のオン抵抗が発光素子２０のオン抵抗と比べて十分に低くなるように、両トランジスター３１，３７の極性やゲート長、ゲート幅、閾値電圧、ゲート絶縁膜厚等を定めることが好ましい。以下、この点を説明する。
【０１６６】
本実施形態では、発光素子２０に有機ＥＬ素子を用いており、第１トランジスター３１、第７トランジスター３７等のトランジスターは、単結晶シリコン基板からなる素子基板１１に形成されている。発光素子２０の電圧電流特性は、概ね以下の数式５で表される。
【０１６７】
【数５】
2019117266.tif 000007
【０１６８】
数式５において、ＩELは発光素子２０を通る電流であり、ＶELは発光素子２０にかかる電圧であり、ＬELは発光素子２０の平面視における長さであり、ＷELは発光素子２０の平面視における幅であり、Ｊ0は発光素子２０の電流密度係数であり、Ｖtmは発光素子２０が有する温度依存のある係数電圧（一定温度では一定の電圧）であり、Ｖ0は発光素子２０の発光に対する閾値電圧である。
【０１６９】
なお、高電圧系電源の電圧をＶPにて表し、第１トランジスター３１と第７トランジスター３７とで生じる電位降下をＶdsで表したときに、ＶEL＋Ｖds＝ＶPである。又、本実施形態では、ＬEL＝１１マイクロメーター（μｍ）、ＷEL＝３マイクロメーター（μｍ）、Ｊ0＝１．４４９ミリアンペア・パー・スクエアセンチメーター（ｍＡ／ｃｍ2）、Ｖ0＝３．０ボルト（Ｖ）、Ｖtm＝０．５４１ボルト（Ｖ）であった。
【０１７０】
一方、第１トランジスター３１や第７トランジスター３７などを第ｉトランジスター（ｉは１又は４）と表したとき、そのドレイン電流Ｉdsiは、以下の数式６で表される。
【０１７１】
【数６】
2019117266.tif 000008
【０１７２】
数式６において、Ｗiは第ｉトランジスターのゲート幅であり、Ｌiは第ｉトランジスターのゲート長であり、ε0は真空の誘電率であり、εoxはゲート絶縁膜の誘電率であり、ｔoxiはゲート絶縁膜の厚みであり、μiは第ｉトランジスターの移動度であり、Ｖgsiはゲート電圧であり、Ｖdsiは第ｉトランジスターによる電位降下でドレイン電圧であり、Ｖthiは第ｉトランジスターの閾値電圧である。
【０１７３】
本実施形態では、Ｗ1＝１．０マイクロメーター（μｍ）、Ｗ7＝１．２５マイクロメーター（μｍ）、Ｌ1＝Ｌ7＝０．７５マイクロメーター（μｍ）、ｔox＝２０ナノメーター（ｎｍ）、μ1＝２４０スクエアセンチメーター・パー・ボルト・パー・秒（ｃｍ2／Ｖ・ｓ）、μ7＝１５０スクエアセンチメーター・パー・ボルト・パー・秒（ｃｍ2／Ｖ・ｓ）、Ｖth1＝０．３６Ｖ、Ｖth7＝−０．３６Ｖ、Ｖgs1＝Ｖ１−Ｖ２＝３．０Ｖ、Ｖgs7＝Ｖ２−Ｖ３＝−７．０Ｖである。
【０１７４】
なお、第１トランジスター３１と第７トランジスター３７とを線形動作させた場合、両トランジスター３１，３７での電位降下Ｖdsを用いて、発光素子２０の電圧電流特性は、Ｖds＝０Ｖ近傍で、以下の数式７に近似される。
【０１７５】
【数７】
2019117266.tif 000009
【０１７６】
本実施形態では、数式７によって定義される係数ｋは、ｋ＝１．３９×１０-6（Ω-1）である。Ｉ0は高電圧系電源の電圧ＶPの全てが発光素子２０にかかる場合の電流量であり、Ｉ0＝７．８２×１０-7（Ａ）である。
【０１７７】
このような条件下において、発光素子２０が発光する電圧は、数式５と数式７とから、ＩEL＝Ｉdsとなる電圧である。本実施形態では、ＶP＝Ｖ３−Ｖ２＝７．０Ｖ、Ｖds1＝０．００５３Ｖ、Ｖds7＝０．００２７Ｖ、ＶEL＝６．９９２０Ｖ、ＩEL＝Ｉds1＝Ｉds7＝７．６７２×１０-7Ａであった。又、この際の第１トランジスター３１のオン抵抗は６．８５９×１０3Ωであり、第７トランジスター３７のオン抵抗は３．４９１×１０3Ωであり、発光素子２０のオン抵抗は９．１１３×１０6Ωであった。
【０１７８】
したがって、第１トランジスター３１のオン抵抗は発光素子２０のオン抵抗の１／１０００よりも低い１／１３００程度であり、第７トランジスター３７のオン抵抗は発光素子２０のオン抵抗の１／１０００よりも低い１／２６００程度であるので、高電圧系電源の電圧の大半が発光素子２０にかかるようにすることができた。
【０１７９】
この条件下では、トランジスターの閾値電圧がたとえ３０％以上変動しても（本実施形態では、Ｖth1やＶth7が０．２９Ｖから０．５３Ｖまでの間で変動しても）、ＶEL＝６．９９Ｖ、ＩEL＝Ｉds1＝Ｉds7＝７．６７×１０-7Ａは不変である。通常は、トランジスターの閾値電圧がこのように大きくばらつくことはない。したがって、第７トランジスター３７のオン抵抗を発光素子２０のオン抵抗の１／１０００程度以下とすることで、第１トランジスター３１と第７トランジスター３７との閾値電圧のばらつきは、実質的に発光素子２０の発光輝度に影響を及ぼさないことになる。
【０１８０】
近似的には、数式６と数式７とを連立させて、ＩEL＝Ｉdsiとすることにより、電流ＩEL＝Ｉdsiに対する第ｉトランジスターの閾値電圧のばらつきの影響を、以下の数式８で表現できる。
【０１８１】
【数８】
2019117266.tif 000010
【０１８２】
Ｉ0は高電圧系電源の電圧ＶPの全てが発光素子２０にかかる場合の電流量であるから、数式８から判るように、発光素子２０を電源電圧ＶPの近傍で発光させるためには、ゲート電圧ＶgsiやＺiを大きくすればよい。換言すると、Ｚiを大きくする程、発光素子２０の発光輝度はトランジスターの閾値電圧のばらつきの影響を受け難くなる。
【０１８３】
本実施形態では、ｋ／Ｚ1＝２．５２×１０-2Ｖ、ｋ／Ｚ7＝３．２２×１０-2Ｖと小さい値となるので、数式８の左辺第２項が、第１トランジスター３１に対しては、ｋ／（Ｚ1（Ｖgs1−Ｖth1））＝０．０１、第７トランジスター３７に対しては、ｋ／（Ｚ7（Ｖgs7−Ｖth7））＝０．００５となり、０．０１（１％）程度未満となる。この結果、発光素子２０の発光時の電流（発光輝度）は両トランジスター３１，３７の閾値電圧に殆ど影響を受けなくなった。即ち、ｋ／（Ｚi（Ｖgsi−Ｖthi））の値を０．０１（１％）程度未満とすることで、発光素子２０の発光輝度に対する両トランジスター３１，３７の閾値電圧（Ｖth1、Ｖth7）のばらつきを実質的に排除することができる。
【０１８４】
数式８において、ｋとＺiとは、数式６と数式７とにより定義される。なお、Ｐ型トランジスターでは移動度μiがＮ型トランジスターよりも小さいため、Ｐ型トランジスターのＷ（本実施形態ではＷ7）をＮ型トランジスターのＷ（本実施形態ではＷ1）よりも大きくし、Ｐ型の第７トランジスター３７のＺ7と、Ｎ型の第１トランジスター３１のＺ1とをほぼ同程度としている。
【０１８５】
発光素子２０を電源電圧ＶPの近傍で発光させるためには、ゲート電圧Ｖgsiはできるだけ大きい方が好ましい。本実施形態では、活性状態における制御信号（活性信号）の電位である第６電位（Ｖ６）を、第７トランジスター３７のソース電位となる第３電位（Ｖ３）に対して第２電位（Ｖ２）とすることで、第７トランジスター３７のゲートソース電圧Ｖgs7を大きくしている。
【０１８６】
ここで、特許文献１に記載の従来の電気光学装置において、発光素子が発光すべきときに発光しない場合があるという課題を本実施形態が解決していることを説明する。発明者らが鋭意研究したところによると、従来の有機ＥＬ装置では、発光素子が発光すべき際にインバーターが論理反転する場合があり、これが先の課題の原因であると判明した。具体的には、特許文献１の出力インバーターの出力の電位がＨｉｇｈになりＰ型駆動トランジスターと発光素子とに電流が流れて発光素子が発光すべき時に、Ｐ型駆動トランジスターのオン抵抗に起因する電位降下により、出力インバーターの出力電位が基準電位よりも低下する。この電位低下が大きく、論理反転電位を超えるまで低下した場合、発光の論理が反転されて帰還されることで非発光の論理となるため、発光素子が発光し得なかった。これが従来の有機ＥＬ装置における課題の原因と、発明者らは究明した。そこで、本実施形態では、発光素子２０が発光しても、記憶回路６０に含まれる第１インバーター６１の出力端子２７の電位が第１インバーター６１の論理反転電位以上とならないように（発光の論理が反転しないように）、トランジスターのゲート長、ゲート幅や駆動条件等を設定する。
【０１８７】
図８に示す画素回路４１において、発光素子２０が発光しても第１インバーター６１の出力端子２７の電位が論理反転電位以上とならないための条件は、以下の数式９で表現できる。数式９において、第１電位をＶ1にて表し、第２電位をＶ2にて表し、第３電位をＶ3にて表し、発光素子２０の発光時におけるオン抵抗をＲELにて表し、発光素子２０の発光状時（即ちオン状態）における第１トランジスター３１のオン抵抗をＲTにて表す。
【０１８８】
【数９】
2019117266.tif 000011
【０１８９】
数式９において、右辺は第１インバーター６１の論理反転電位であり、基準電位である第２電位（Ｖ2）と第１電位（Ｖ1）との中間電位（第２電位と第１電位との電位差の１／２を第２電位に加えた電位）としている。論理反転しやすいのは、第７トランジスター３７のオン抵抗が無視できるほど小さい時なので、最も論理反転しやすい状況、即ち第７トランジスター３７のオン抵抗がゼロの状況を想定する。この際に、数式９の左辺は、発光素子２０の発光時における第１インバーター６１の出力端子２７（第１トランジスター３１のドレイン）の電位であり、第３電位（Ｖ3）と第２電位（Ｖ2）との間に直列に配置された発光素子２０と第１トランジスター３１とのうち第１トランジスター３１で生じる電位降下（第１トランジスター３１にかかる電位差）を第２電位（Ｖ2）に加えた電位となる。数式９を整理すると、以下の数式１０が得られる。
【０１９０】
【数１０】
2019117266.tif 000012
【０１９１】
発光素子２０が発光しても第１インバーター６１の出力端子２７の電位が論理反転電位以上とならないようにするには、上記の数式１０が成り立つようにトランジスター（本実施形態の場合、第１トランジスター３１）のゲート長、ゲート幅や駆動条件等を設定すればよいことになる。上述した第１トランジスター３１のゲート長Ｌ1及びゲート幅Ｗ1は、上記の数式１０の関係を満たすように設定されている。
【０１９２】
上述したように、本実施形態では、第１トランジスター３１のオン抵抗は６．８５９×１０3Ωであり、発光素子２０のオン抵抗は９．１１３×１０6Ωであった。これより、数式１０の右辺は２．４８５×１０6Ωとなり、左辺の６．８５９×１０3Ωよりも十分大きくなるので、発光素子２０が発光しても第１インバーター６１は論理反転しない。これにより、発光すべきときに発光素子２０を確実に発光させることができる。
【０１９３】
また、本実施形態に係る電気光学装置１０では、低電圧系電源を構成する第１電位線（高電位線４７）と第２電位線（低電位線４６）との間に、記憶回路６０に含まれる第１インバーター６１を構成する第１トランジスター３１及び第３トランジスター３３と、第２インバーター６２を構成する第２トランジスター３２及び第４トランジスター３４とが配置されている。
【０１９４】
これらの記憶回路６０に含まれるトランジスターのうち、第１トランジスター３１を除くトランジスター３２，３３，３４は、高電圧系電源が供給される第１トランジスター３１や第７トランジスター３７と比べて流れる電流量が少ないため、チャンネル形成領域の面積を小さくすることができる。即ち、記憶回路６０を微細化できる。そして、トランジスター３２，３３，３４のチャンネル形成領域の面積が小さいと、トランジスター容量が小さくなるので、充放電を高速で行える。即ち、記憶回路６０への画像信号の書き込みや書き換えを高速化することができる。
【０１９５】
本実施形態では、記憶回路６０に含まれるこれらの第２トランジスター３２、第３トランジスター３３、及び第４トランジスター３４の平面視におけるゲート長は、発光素子２０と直列に配置される第１トランジスター３１及び第７トランジスター３７の平面視におけるゲート長よりも短い。
【０１９６】
第２トランジスター３２、第３トランジスター３３、及び第４トランジスター３４の平面視におけるゲート長は、Ｌ2＝Ｌ3＝Ｌ4＝０．５マイクロメーター（μｍ）である。上述したように、第１トランジスター３１及び第７トランジスター３７の平面視におけるゲート長はＬ1＝Ｌ7＝０．７５マイクロメーター（μｍ）であるので、第２トランジスター３２、第３トランジスター３３、及び第４トランジスター３４のゲート長の方が短い。
【０１９７】
換言すると、記憶回路６０に含まれるトランジスターの中で、第１トランジスター３１のゲート長Ｌ1は、他のトランジスター３２，３３，３４のゲート長Ｌ2，Ｌ3，Ｌ4よりも長い。そのため、第１トランジスター３１に発光素子２０を発光させるための大きな電流を流すことができ、第１トランジスター３１に高電圧系電源の最大電圧がかかった場合でも第１トランジスター３１が破壊するおそれを低減できる。一方、静的な記憶動作を行うための他のトランジスター３２，３３，３４のゲート長Ｌ2，Ｌ3，Ｌ4が第１トランジスター３１のゲート長Ｌ1より短いので、記憶回路６０を微細化して高速動作させることができる。
【０１９８】
第１インバーター６１において、Ｎ型の第１トランジスター３１と直列に配置されるＰ型の第３トランジスター３３のゲート幅Ｗ3については、第１インバーター６１の論理反転電位が第１電位と第２電位との中間電位となるように、第１トランジスター３１の特性に対応して設定することが好ましい。具体的には、オン状態における第１トランジスター３１のオン抵抗（オン電流）とオン状態における第３トランジスター３３のオン抵抗（オン電流）とが同じとなることが好ましい。
【０１９９】
このような条件を満足するためには、数式６において、第３トランジスター３３のＺ3が第１トランジスター３１のＺ1と同じになるように第３トランジスター３３のゲート幅Ｗ3を設定すればよい。数式６において、ε0、εox、ｔoxiが同一であるとすれば、第１トランジスター３１のゲート長Ｌ1はＬ1＝０．７５マイクロメーター（μｍ）、ゲート幅Ｗ1はＷ1＝１．０マイクロメーター（μｍ）であり、第３トランジスター３３のゲート長Ｌ3はＬ3＝０．５マイクロメーター（μｍ）である。Ｐ型の第３トランジスター３３の移動度μ3（μ3＝１５０ｃｍ2／Ｖ・ｓ）は、Ｎ型の第１トランジスター３１の移動度μ1（μ1＝２４０ｃｍ2／Ｖ・ｓ）よりも小さいので、この移動度μ1，μ3の比率を用いて数式６より、第３トランジスター３３のＷ3はＷ3＝１．１マイクロメーター（μｍ）となる。
【０２００】
第２インバーター６２に含まれるＮ型の第２トランジスター３２には、第１インバーター６１に含まれる第１トランジスター３１のように大きな電流が流れないので、第２トランジスター３２のゲート幅Ｗ2は、Ｗ2＝０．５マイクロメーター（μｍ）とする。第２トランジスター３２と直列に配置されるＰ型の第４トランジスター３４のゲート幅Ｗ4は、第２インバーター６２の論理反転電位が第１電位と第２電位との中間電位となるように、数式６から求められ、Ｗ4＝０．８マイクロメーター（μｍ）となる。
【０２０１】
第１トランジスター３１のゲート幅Ｗ1は、Ｗ1＝１．０マイクロメーター（μｍ）であるので、第２トランジスター３２のゲート幅Ｗ2よりも大きい。第１トランジスター３１と第２トランジスター３２とは同一導電型であるが、第１トランジスター３１は発光素子２０の駆動トランジスターを兼ねるため、ゲート幅Ｗ1を大きくすることで、発光素子２０の発光時に大きな電流が流れても、第１トランジスター３１のオン抵抗を小さく抑えることができる。
【０２０２】
また、第３トランジスター３３のゲート幅Ｗ3は、第１トランジスター３１の特性に対応して設定されている。第４トランジスター３４のゲート幅Ｗ4は、第２トランジスター３２に対応して設定されている。その結果、第３トランジスター３３のゲート幅Ｗ3は、第４トランジスター３４のゲート幅Ｗ4よりも大きい。これにより、第１インバーター６１の論理反転電位と第２インバーター６２の論理反転電位とを、第１電位と第２電位との中間電位とすることができる。この結果、第１トランジスター３１のチャンネル形成領域の面積が０．７５×１．０＝０．７５スクエアマイクロメーター（μｍ2）であるのに対して、第３トランジスター３３のチャンネル形成領域の面積は０．５×１．１＝０．５５スクエアマイクロメーター（μｍ2）であり、第２トランジスター３２のチャンネル形成領域の面積は０．５×０．５＝０．２５スクエアマイクロメーター（μｍ2）であり、第４トランジスター３４のチャンネル形成領域の面積は、０．５×０．８＝０．４スクエアマイクロメーター（μｍ2）となる。したがって、第２トランジスター３２、第３トランジスター３３、第４トランジスター３４のチャンネル形成領域の面積は、第１トランジスター３１のチャンネル形成領域の面積よりも小さい。
【０２０３】
このように、本実施形態では、記憶回路６０に含まれるトランジスターのうち、トランジスター３２，３３，３４のチャンネル形成領域の面積を、発光素子２０と直列に配置されるトランジスター３１のチャンネル形成領域の面積よりも小さくすることで、記憶回路６０を微細化して高速動作させるとともに、第１インバーター６１と第２インバーター６２とを正常に論理反転動作させることができる。
【０２０４】
また、選択トランジスターである第５トランジスター３５と、相補トランジスターである第６トランジスター３６とを介して記憶回路６０への画像信号の書き換えを行う際に、オン状態における第５トランジスター３５及び第６トランジスター３６のオン抵抗が高いと、記憶回路６０への画像信号の書き換えに時間がかかったり、書き換えに失敗したりするおそれがある。
【０２０５】
記憶回路６０への画像信号の書き換えを行うためには、第５トランジスター３５のオン抵抗は、第２インバーター６２に含まれる第２トランジスター３２及び第４トランジスター３４のオン抵抗よりも低いことが好ましく、第２トランジスター３２及び第４トランジスター３４のオン抵抗の１／２以下であることがより好ましい。第５トランジスター３５のオン抵抗が第２トランジスター３２及び第４トランジスター３４のオン抵抗よりも低ければ、画像信号の書き換えを行う際の第５トランジスター３５に起因する電位降下を第１電位（Ｖ１）と第２電位（Ｖ２）との電位差の１／２よりも小さくできる。そして、第５トランジスター３５のオン抵抗が第２トランジスター３２及び第４トランジスター３４のオン抵抗の１／２以下であれば、画像信号の書き換えを行う際の第５トランジスター３５に起因する電位降下を第１電位（Ｖ１）と第２電位（Ｖ２）との電位差の１／３程度とすることができる。
【０２０６】
同様に、記憶回路６０への画像信号の書き換えを行うためには、第６トランジスター３６のオン抵抗は、第１インバーター６１に含まれる第１トランジスター３１及び第３トランジスター３３のオン抵抗よりも低いことが好ましく、第１トランジスター３１及び第３トランジスター３３のオン抵抗の１／２以下であることがより好ましい。これにより、画像信号の書き換えを行う際の第６トランジスター３６に起因する電位降下を、第１電位（Ｖ１）と第２電位（Ｖ２）との電位差の１／２よりも小さくすることや、第１電位（Ｖ１）と第２電位（Ｖ２）との電位差の１／３程度とすることができる。
【０２０７】
Ｎ型の第５トランジスター３５及び第６トランジスター３６には、画像信号及び相補画像信号として第１電位（Ｖ１）と第２電位（Ｖ２）とが供給される。したがって、第５トランジスター３５及び第６トランジスター３６のゲート長Ｌ5，Ｌ6及びゲート幅Ｗ5，Ｗ6は、同一導電型の第２トランジスター３２と同様に設定され、Ｌ5＝Ｌ6＝０．５マイクロメーター（μｍ）、Ｗ5＝Ｗ6＝０．５マイクロメーター（μｍ）となる。
【０２０８】
第５トランジスター３５のドレイン電圧Ｖds5と第６トランジスター３６のドレイン電圧Ｖds6とは、Ｖds5＝Ｖds6＝３．０Ｖである。第２トランジスター３２のドレイン電圧Ｖds2は、Ｖds2＝３．０Ｖである。第５トランジスター３５と第６トランジスター３６とは、走査信号として第３電位（Ｖ３）の選択信号が供給されたときにオン状態となるので、第５トランジスター３５のゲート電圧Ｖgs5と第６トランジスター３６のゲート電圧Ｖgs6とは、Ｖgs5＝Ｖgs6＝Ｖ３−Ｖ２＝７．０Ｖである。一方、オン状態となる第２トランジスター３２のゲート電圧Ｖgs2はＶgs2＝Ｖ１−Ｖ２＝３．０Ｖである。
【０２０９】
第５トランジスター３５及び第６トランジスター３６の閾値電圧Ｖth5，Ｖth6は、第１トランジスター３１及び第２トランジスター３２の閾値電圧Ｖth1，Ｖth2と同じ（Ｖth5＝Ｖth6＝Ｖth1＝Ｖth2＝０．３６Ｖ）である。したがって、第５トランジスター３５及び第６トランジスター３６の方が、第１トランジスター３１及び第２トランジスター３２よりも、閾値電圧Ｖth5，Ｖth6に対するゲート電圧Ｖgs5，Ｖgs6を大きくできるので、オン抵抗を小さくできる。
【０２１０】
本実施形態では、オン状態における第５トランジスター３５のオン抵抗と第６トランジスター３６のオン抵抗とは、ともに３．６３６×１０3Ωであった。これに対して、第２トランジスター３２のオン抵抗は９．１４５×１０3Ωであった。また、上述したように、第１トランジスター３１のオン抵抗は６．８５９×１０3Ωであった。したがって、本実施形態では、第５トランジスター３５のオン抵抗は第２トランジスター３２のオン抵抗の１／２よりも小さくなった。また、第６トランジスター３６のオン抵抗は第１トランジスター３１のオン抵抗よりも十分に小さくなった。
【０２１１】
このように、第５トランジスター３５のオン抵抗が、第２インバーター６２に含まれる第２トランジスター３２及び第４トランジスター３４のオン抵抗よりも低いので、信号線４３から第２インバーター６２に画像信号が供給される際の第５トランジスター３５のオン抵抗に起因する電位降下を、第２トランジスター３２又は第４トランジスター３４のオン抵抗に起因する電位降下よりも小さくできる。また、第６トランジスター３６のオン抵抗が、第１インバーター６１に含まれる第１トランジスター３１及び第３トランジスター３３のオン抵抗よりも低いので、相補信号線４５から第１インバーター６１に相補画像信号が供給される際の第６トランジスター３６のオン抵抗に起因する電位降下を、第１トランジスター３１又は第３トランジスター３３のオン抵抗に起因する電位降下よりも小さくできる。これにより、記憶回路６０への画像信号の書き込み（又は書き換え）を確実に行うことができる。
【０２１２】
「画素回路の駆動方法」
次に、図９を参照して、本実施形態に係る電気光学装置１０における画素回路の駆動方法を説明する。図９は、本実施形態に係る画素回路の駆動方法を説明する図である。図９において、横軸は時間軸であり、第１期間（非表示期間）と第２期間（表示期間）とを有する。第１期間は、図７に示すＰ１（Ｐ１−１〜Ｐ１−６）に相当する。第２期間は、図７に示すＰ２（Ｐ２−１〜Ｐ２−６）に相当する。
【０２１３】
図９の縦軸において、Ｓｃａｎ  １〜Ｓｃａｎ  Ｍは、Ｍ本の走査線４２（図５参照）のうち１行目からＭ行目までの各走査線４２に供給される走査信号を示している。走査信号は、選択状態における走査信号（選択信号）と、非選択状態における走査信号（非選択信号）とを有する。また、Ｅｎｂは、制御線４４（図５参照）に供給される制御信号を示している。制御信号は、活性状態における制御信号（活性信号）と、非活性状態における制御信号（非活性信号）とを含む。
【０２１４】
図７を参照して説明したように、一枚の画像を表示する１フィールド（Ｆ）が複数のサブフィールド（ＳＦ）に分割され、各サブフィールド（ＳＦ）には、第１期間（非表示期間）と、第１期間が終了した後に始まる第２期間（表示期間）とが含まれる。第１期間（非表示期間）は信号書き込み期間であり、この期間に表示領域Ｅに位置する各画素回路４１（図５参照）において記憶回路６０（図８参照）に画像信号が書き込まれる。第２期間（表示期間）は、表示領域Ｅに位置する各画素回路４１において発光素子２０（図８参照）が発光し得る期間である。
【０２１５】
図９に示すように、本実施形態に係る電気光学装置１０では、第１期間（非表示期間）において、全ての制御線４４に制御信号として非活性信号が供給される。制御線４４に非活性信号が供給されると、第７トランジスター３７（図８参照）がオフ状態となるので、表示領域Ｅに位置する全ての画素回路４１において発光素子２０が発光しない状態となる。
【０２１６】
そして、第１期間には、各サブフィールド（ＳＦ）で走査線４２のいずれかに走査信号として選択信号が供給される。走査線４２に選択信号が供給されると、選択された画素回路４１において第５トランジスター３５と第６トランジスター３６と（図８参照）がオン状態となる。これにより、選択された画素回路４１において、信号線４３及び相補信号線４５（図８参照）から記憶回路６０に画像信号が書き込まれる。このようにして、第１期間に各画素回路４１の記憶回路６０に画像信号が書き込まれて記憶される。
【０２１７】
第２期間（表示期間）においては、全ての制御線４４に制御信号として活性信号が供給される。制御線４４に活性信号が供給されると、第７トランジスター３７がオン状態となるので、表示領域Ｅに位置する全ての画素回路４１において発光素子２０が発光し得る状態となる。第２期間には、全ての走査線４２に第５トランジスター３５と第６トランジスター３６とをオフ状態とする非選択信号が走査信号として供給される。これにより各画素回路４１の記憶回路６０では、そのサブフィールド（ＳＦ）で書き込まれた画像信号が保持される。
【０２１８】
このように、本実施形態では、第１期間（非表示期間）と第２期間（表示期間）とを独立に制御できるので、デジタル時分割駆動による階調表示を行うことができる。また、この結果、第２期間を第１期間よりも短くすることが可能となるので、より高階調の表示を実現することができる。
【０２１９】
さらに、制御線４４に供給される制御信号を複数の画素回路４１で共有することができるので、電気光学装置１０の駆動が容易になる。具体的には、第１期間を有せぬデジタル駆動の場合、全ての走査線４２を選択し終える一垂直期間よりも発光期間を短くするには非常に複雑な駆動が求められる。これに対して、本実施形態では、制御線４４に供給される制御信号を複数の画素回路４１で共有することにより、全ての走査線４２を選択し終える一垂直期間よりも発光期間が短くなるサブフィールド（ＳＦ）があっても、単純に第２期間を短くするだけで、容易に電気光学装置１０を駆動することができる。
【０２２０】
以上述べたように、本実施形態に係る画素回路４１の構成によれば、高解像度で多階調の高品位な画像を低消費電力で表示でき、より高速で動作しより明るい表示が得られる電気光学装置１０を実現することができる。
【０２２１】
以下に、第１実施形態に係る画素回路の変形例について、図８を参照して説明する。以下の変形例の説明では、第１実施形態との相違点を説明する。
【０２２２】
（変形例１）
第１実施形態では、制御トランジスターである第７トランジスター３７がＰ型であったが、第７トランジスター３７がＮ型であってもよい（以下、第７トランジスター３７Ａとする）。Ｎ型の第７トランジスター３７Ａは、発光素子２０よりも低電位側に配置される。具体的には、第７トランジスター３７Ａのドレインは発光素子２０の陰極２３に電気的に接続され、第７トランジスター３７Ａのソースは第１インバーター６１の出力端子２７に電気的に接続される。発光素子２０の陽極２１は、第３電位線（高電位線４９）に電気的に接続される。
【０２２３】
また、非活性信号の電位である第７電位（Ｖ７）は、Ｎ型の第７トランジスター３７Ａのソース電位に対して低電位（Ｌｏｗ）で設定され、第２電位（Ｖ２）であることが好ましい。又、活性信号の電位である第６電位（Ｖ６）は、第７トランジスター３７Ａのソース電位に対して高電位（Ｈｉｇｈ）で設定され、第３電位（Ｖ３）であることが好ましい。
【０２２４】
（変形例２）
第１実施形態において、制御トランジスターである第７トランジスター３７を備えていない構成としてもよい。第７トランジスター３７を備えていない場合、第３電位線（高電位線４９）と第２電位線（低電位線４６）との間に発光素子２０と第１トランジスター３１とが直列に配置される。したがって、記憶回路６０の出力端子２７の電位がＬｏｗ（第２電位）、即ち、第１トランジスター３１のゲート電位がＨｉｇｈ（第１電位）となって、第１トランジスター３１がオン状態となったときに、発光素子２０が発光する。
【０２２５】
また、第７トランジスター３７を備えていない場合、制御信号を供給する制御線４４が不要となるため、配線の数を削減できるので配線層の数も削減することができる。一般に、配線層の数が多いと、層間絶縁層を介して各配線層を形成するため、電気光学装置（素子基板）の製造工数の増大や製造歩留まりの低下を招くおそれがある。第７トランジスター３７を備えていない構成では、製造工数の低下や製造歩留まりの向上を図ることができるとともに、遮光性を有する配線の数が減ることで遮光領域を小さくすることができるので、高解像度化（画素の微細化）が可能となる。
【０２２６】
（第２実施形態）
次に、第２実施形態に係る電気光学装置の構成を説明する。第２実施形態に係る電気光学装置は、第１実施形態に係る電気光学装置１０に対して、記憶回路に含まれる第１トランジスター及び第２トランジスターと、第５トランジスター及び第６トランジスター３６とがＰ型である点と、第７トランジスターがＮ型である点と、第２電位（Ｖ２）が第１電位（Ｖ１）及び第３電位（Ｖ３）よりも高い点とが異なる。これに伴って、第２実施形態に係る画素回路の構成も、第１実施形態に係る画素回路の構成と異なる。
【０２２７】
以下に、第２実施形態に係る画素回路の構成を図１０を参照して説明する。なお、以下の説明では、第１実施形態との相違点を説明し、第１実施形態と同じ構成要素については、図面に同一の符号を付してその説明を省略する。
【０２２８】
「画素回路の構成」
図１０は、第２実施形態に係る画素回路の構成を説明する図である。図１０に示すように、第２実施形態に係る画素回路７１は、発光素子２０と、Ｎ型の第７トランジスター３７Ａと、記憶回路６０と、Ｐ型の第５トランジスター３５Ａと、Ｐ型の第６トランジスター３６Ａとを含む。
【０２２９】
なお、第２実施形態では、第１実施形態に対して、高電位と低電位とが入れ替わっている。具体的には、第１電位（Ｖ１）が第１低電位ＶＳＳ１（例えばＶ１＝ＶＳＳ１＝４．０Ｖ）であり、第２電位（Ｖ２）が高電位ＶＤＤ（例えばＶ２＝ＶＤＤ＝７．０Ｖ）であり、第３電位（Ｖ３）が第２低電位ＶＳＳ２（例えばＶ３＝ＶＳＳ２＝０Ｖ）である。したがって、第１電位は第２電位よりも低く、第３電位は第１電位よりも低い。換言すると、第２電位（Ｖ２）に対する第１電位（Ｖ１）の電位差の絶対値は、第２電位（Ｖ２）に対する第３電位（Ｖ３）の電位差の絶対値よりも小さい。
【０２３０】
本実施形態では、第１電位（第１低電位ＶＳＳ１）と第２電位（高電位ＶＤＤ）とで低電圧系電源が構成され、第３電位（第２低電位ＶＳＳ２）と第２電位（高電位ＶＤＤ）とで高電圧系電源が構成される。第２電位は、低電圧系電源と高電圧系電源とにおいて基準となる電位である。
【０２３１】
また、第２実施形態では、各画素回路７１に対して、第１電位線としての低電位線４６から第１電位（第１低電位ＶＳＳ１）が供給され、第２電位線としての高電位線４７から第２電位（高電位ＶＤＤ）が供給され、第３電位線としての低電位線４８から第３電位（第２低電位ＶＳＳ２）が供給される。
【０２３２】
記憶回路６０は、第１電位線（低電位線４６）と第２電位線（高電位線４７）との間に配置されている。第２実施形態では、記憶回路６０の第１インバーター６１は、第１導電型としてのＰ型の第１トランジスター３１Ａと、第２導電型としてのＮ型の第３トランジスター３３Ａとを含む。第１トランジスター３１Ａのソースは、第２電位線（高電位線４７）に電気的に接続されている。第３トランジスター３３Ａのソースは、第１電位線（低電位線４６）に電気的に接続されている。
【０２３３】
第２インバーター６２は、第１導電型としてのＰ型の第２トランジスター３２Ａと、第２導電型としてのＮ型の第４トランジスター３４Ａとを含む。第２トランジスター３２Ａのソースは、第２電位線（高電位線４７）に電気的に接続されている。第４トランジスター３４Ａのソースは、第１電位線（低電位線４６）に電気的に接続されている。
【０２３４】
第２実施形態では、第１トランジスター３１Ａと発光素子２０と第７トランジスター３７Ａとが、第２電位線（高電位線４７）と第３電位線（低電位線４８）との間に直列に配置されている。第７トランジスター３７Ａのゲートは、制御線４４に電気的に接続されている。第７トランジスター３７Ａのソースは、第３電位線（低電位線４８）に電気的に接続されている。第７トランジスター３７Ａのドレインは、発光素子２０の陰極２３に電気的に接続されている。発光素子２０の陽極２１は、第１インバーター６１の出力端子２７（第１トランジスター３１Ａのドレイン）に電気的に接続されている。第５トランジスター３５Ａは、記憶回路６０と信号線４３との間に配置されている。第６トランジスター３６Ａは、記憶回路６０と相補信号線４５との間に配置されている。
【０２３５】
第２実施形態に係る画素回路７１では、第１トランジスター３１Ａと第７トランジスター３７Ａとは導電型が異なる。Ｐ型の第１トランジスター３１Ａが発光素子２０に対して高電位側に配置され、Ｎ型の第７トランジスター３７Ａが発光素子２０に対して低電位側に配置されている。発光素子２０は、第７トランジスター３７Ａと第１トランジスター３１Ａとがオン状態となった際に発光し得る。第１トランジスター３１Ａと第７トランジスター３７Ａとがオン状態になると、第２電位線（高電位線４７）から、第１トランジスター３１Ａと発光素子２０と第７トランジスター３７Ａとを介して、第３電位線（低電位線４８）に至る経路が導通状態になり、発光素子２０に電流が流れる。
【０２３６】
第２実施形態では、記憶回路６０の第１インバーター６１の出力端子２７の電位がＨｉｇｈの場合（第２インバーター６２の出力端子２５の電位がＬｏｗの場合）に発光素子２０は発光し得る状態となり、第１インバーター６１の出力端子２７の電位がＬｏｗの場合（第２インバーター６２の出力端子２５の電位がＨｉｇｈの場合）に発光素子２０は非発光となる。
【０２３７】
「各電位とトランジスターの閾値電圧との関係」
第２実施形態においても、第１電位（Ｖ１）と第２電位（Ｖ２）とで低電圧系電源が構成され、第３電位（Ｖ３）と第２電位（Ｖ２）とで高電圧系電源が構成される。低電圧系電源の電圧である第１電位（Ｖ１）に対する第２電位（Ｖ２）の電位差（Ｖ２−Ｖ１＝７．０Ｖ−４．０Ｖ＝３．０Ｖ）は、高電圧系電源の電圧である第３電位（Ｖ３）に対する第２電位（Ｖ２）の電位差（Ｖ２−Ｖ３＝７．０Ｖ−０Ｖ＝７．０Ｖ）よりも小さい（Ｖ２−Ｖ１＜Ｖ２−Ｖ３）。
【０２３８】
第２実施形態においても、駆動回路５１や記憶回路６０を低電圧系電源によりＶ２−Ｖ１＝３．０Ｖの低電圧で駆動するので、駆動回路５１や記憶回路６０を高速で動作させることができる。そして、発光素子２０を高電圧系電源によりＶ２−Ｖ３＝７．０Ｖの高電圧で発光させるので、発光素子２０を高い輝度で発光させることができる。さらに、発光素子２０と直列に配置される第１トランジスター３１Ａや第７トランジスター３７Ａを線形動作させることで、発光素子２０に対してＶ２−Ｖ３＝７．０Ｖの高電圧の殆どを印加することができるので、発光素子２０が発光する際の輝度をより高めることができる。
【０２３９】
第２実施形態では、記憶回路６０を構成する２つのインバーター６１，６２が第１電位線（低電位線４６）と第２電位線（高電位線４７）との間に配置され、２つのインバーター６１，６２に第１電位としてのＶＳＳ１と第２電位としてのＶＤＤとが供給される。したがって、Ｌｏｗは第１電位（ＶＳＳ１）に相当し、Ｈｉｇｈは第２電位（ＶＤＤ）に相当する。
【０２４０】
本実施形態では、駆動トランジスターである第１トランジスター３１Ａの閾値電圧（Ｖth1）は負（Ｖth1＜０）である。記憶回路６０に記憶された画像信号が非発光に相当する際には、記憶回路６０（第１インバーター６１）の出力端子２７の電位はＬｏｗ（第１電位）である。このとき、第１インバーター６１の入力端子２８、即ち第１トランジスター３１Ａのゲートの電位はＨｉｇｈ（第２電位）である。第１トランジスター３１Ａのソースは第２電位線（高電位線４７）に接続されているので、ソース電位は第２電位（ＶＤＤ）であり、第１トランジスター３１Ａのゲートソース電圧Ｖgs1は０Ｖとなる。
【０２４１】
したがって、第１トランジスター３１Ａの閾値電圧Ｖth1（一例としてＶth1＝−０．３６Ｖ）に対して、ゲートソース電圧Ｖgs1が０Ｖであると、ゲートソース電圧Ｖgs1が閾値電圧Ｖth1よりも大きくなるので、第１トランジスター３１Ａはオフ状態となる。これにより、画像信号が非発光の際に、第１トランジスター３１Ａを確実にオフ状態とすることができる。
【０２４２】
記憶回路６０に記憶された画像信号が発光に相当する際には、記憶回路６０の出力端子２７の電位はＨｉｇｈ（第２電位）である。このとき、第１インバーター６１の入力端子２８、即ち第１トランジスター３１Ａのゲートの電位はＬｏｗ（第１電位）である。第１トランジスター３１Ａのソース電位は第２電位（Ｖ２）であるので、第１トランジスター３１Ａのゲートソース電圧Ｖgs1は第２電位（Ｖ２）に対する第１電位（Ｖ１）の電位差（Ｖgs1＝Ｖ１−Ｖ２＝４．０Ｖ−７．０Ｖ＝−３．０Ｖ）となる。したがって、第１トランジスター３１Ａのゲートソース電圧Ｖgs1が閾値電圧Ｖth1よりも小さくなるので、第１トランジスター３１Ａはオン状態となる。これにより、画像信号が発光の際に、第１トランジスター３１Ａを確実にオン状態とすることができる。
【０２４３】
第２実施形態においても、第１期間（非表示期間）には、全ての制御線４４に制御信号として非活性信号が供給されて、第７トランジスター３７Ａがオフ状態となるので、発光素子２０が発光しない状態となる。そして、第１期間には、走査線４２のいずれかに走査信号として選択信号が供給されると、選択された第５トランジスター３５Ａと第６トランジスター３６Ａとがオン状態となり、信号線４３及び相補信号線４５から記憶回路６０に画像信号が書き込まれる。
【０２４４】
第２期間（表示期間）には、全ての制御線４４に制御信号として活性信号が供給されて、第７トランジスター３７Ａがオン状態となるので、発光素子２０が発光し得る状態となる。第２期間には、全ての走査線４２に第５トランジスター３５Ａと第６トランジスター３６Ａとをオフ状態とする非選択信号が走査信号として供給される。このように、第２実施形態においても、第１期間（非表示期間）と第２期間（表示期間）とを独立に制御できるので、デジタル時分割駆動による階調表示を行うことができる。
【０２４５】
第２実施形態では、第７トランジスター３７ＡがＮ型であるため、活性状態における制御信号（活性信号）は高電位であり、非活性状態における制御信号（非活性信号）は低電位である。具体的には、非活性信号の電位である第７電位（Ｖ７）は、第３電位（Ｖ３）以下の低電位で設定され、第３電位（Ｖ３）であることが好ましい。又、活性信号の電位である第６電位（Ｖ６）はＶ３＋（Ｖ２−Ｖ１）以上の高電位で設定され、第２電位（Ｖ２）であることが好ましい。
【０２４６】
第７トランジスター３７Ａのゲートに制御線４４から第３電位（Ｖ３）の非活性信号が供給されると、第７トランジスター３７Ａのソース電位とゲート電位とがともに第３電位（Ｖ３）となるので、第７トランジスター３７Ａのゲートソース電圧Ｖgs7は０Ｖとなる。Ｎ型の第７トランジスター３７Ａの閾値電圧Ｖth7（一例としてＶth7＝０．３６Ｖ）とすると、第７トランジスター３７Ａのゲートソース電圧Ｖgs7が閾値電圧Ｖth7よりも小さくなるので、第７トランジスター３７Ａはオフ状態となる。したがって、制御信号が非活性信号の際に、第７トランジスター３７Ａを確実にオフ状態とすることができる。
【０２４７】
制御線４４から、Ｖ３＋（Ｖ２−Ｖ１）以上、即ち０Ｖ＋（７．０Ｖ−４．０Ｖ）＝３．０Ｖ以上の電位の活性信号が供給されると、第７トランジスター３７Ａのゲートソース電圧Ｖgs7は、３．０−０Ｖ＝３．０Ｖ以上となる。したがって、第７トランジスター３７Ａのゲートソース電圧Ｖgs7が閾値電圧Ｖth7よりも十分大きくなるので、制御信号が活性信号の際に、第７トランジスター３７Ａを確実にオン状態とすることができる。
【０２４８】
そして、活性信号の電位を高くするほど、第７トランジスター３７Ａのゲートソース電圧Ｖgs7は大きくなる。活性信号の電位を第２電位（Ｖ２）とすれば、第７トランジスター３７Ａのゲートソース電圧Ｖgs7は、Ｖ２−Ｖ３＝７．０Ｖ−０Ｖ＝７．０Ｖとなり、オン状態における第７トランジスター３７Ａのオン抵抗が低くなるので、発光素子２０を発光させる際に第７トランジスター３７Ａの閾値電圧のばらつきの影響を受けにくくなる。
【０２４９】
また、選択トランジスターである第５トランジスター３５Ａは、ゲートに電気的に接続された走査線４２から走査信号として、非選択信号が供給されるとオフ状態となり、選択信号が供給されるとオン状態となる。第２実施形態では、第５トランジスター３５ＡがＰ型であるため、上述したように、非選択信号の電位である第５電位（Ｖ５）は、第２電位（Ｖ２）以上の高電位で設定され、第２電位（Ｖ２）であることが好ましい。又、選択信号の電位である第４電位（Ｖ４）は、第１電位（Ｖ１）以下の低電位で設定され、第３電位（Ｖ３）であることが好ましい。
【０２５０】
第２実施形態においても、第１トランジスター３１Ａと第５トランジスター３５Ａとは、同一極性であることが好ましい。第２実施形態では、第１トランジスター３１Ａも第５トランジスター３５ＡもＰ型である。したがって、第１トランジスター３１Ａはゲートに供給される画像信号の電位がＬｏｗのときオン状態となり、第５トランジスター３５Ａはゲートに供給される走査信号が選択信号（Ｌｏｗ）のときオン状態となる。画像信号のＬｏｗは第１電位（Ｖ１）であるが、選択信号（Ｌｏｗ）は、第１電位（Ｖ１）以下で設定され、第３電位（Ｖ３）とすることが好ましい。
【０２５１】
選択信号の電位を第３電位（Ｖ３）とし、記憶回路６０の画像信号をＨｉｇｈからＬｏｗに書き換える場合を説明する。第５トランジスター３５Ａのソースドレインの一方が電気的に接続された第１インバーター６１の入力端子２８（＝第２インバーター６２の出力端子２５）は、画像信号を書き換える前は、Ｈｉｇｈの第２電位（Ｖ２）である。第５トランジスター３５Ａのゲートに走査線４２から第３電位（Ｖ３）の選択信号が供給されると、第５トランジスター３５Ａのゲートソース電圧Ｖgs5がＶ３−Ｖ２＝０Ｖ−７．０Ｖ＝−７．０Ｖとなり、第５トランジスター３５Ａの閾値電圧Ｖth5（一例としてＶth5＝−０．３６Ｖ）よりも低いので、第５トランジスター３５Ａはオン状態となる。
【０２５２】
信号線４３からＬｏｗ（Ｖ１）の画像信号が記憶回路６０に書き込まれることで、第１インバーター６１の入力端子２８の電位がＨｉｇｈ（Ｖ２）からＬｏｗ（Ｖ１）まで次第に下降するが、これに伴って、第５トランジスター３５Ａのゲートソース電圧Ｖgs5はＶ３−Ｖ１＝０Ｖ−４．０Ｖ＝−４．０Ｖまで、その絶対値は次第に低下する。第５トランジスター３５Ａのゲートソース電圧Ｖgs5が最も高い（ゼロに近い）−４．０Ｖとなっても、第５トランジスター３５Ａの閾値電圧Ｖth5よりもゲートソース電圧Ｖgs5が十分低い。そのため、画像信号が記憶回路６０に書き込まれるまで、第５トランジスター３５Ａのオン抵抗が低い状態が維持されるので、画像信号が記憶回路６０に確実に書き込まれる。
【０２５３】
ここで、仮に、第５トランジスター３５Ａが第１トランジスター３１Ａと導電型が異なるＮ型（第５トランジスター３５とする）である場合を想定する。この場合、第５トランジスター３５は選択信号がＨｉｇｈのときオン状態となる。選択信号の電位を第２電位（Ｖ２）とし、記憶回路６０の画像信号をＬｏｗからＨｉｇｈに書き換える場合、走査線４２から第２電位（Ｖ２）の選択信号が供給されると、第５トランジスター３５のゲートソース電圧Ｖgs5がＶ２−Ｖ１＝７．０Ｖ−４．０Ｖ＝３．０Ｖとなり、第５トランジスター３５の閾値電圧Ｖth5（一例としてＶth5＝０．３６Ｖ）よりも高いので、第５トランジスター３５はオン状態となる。
【０２５４】
信号線４３からＨｉｇｈ（Ｖ２）の画像信号が記憶回路６０に書き込まれることで、第２インバーター６２の入力端子２８の電位がＬｏｗ（Ｖ１）から次第に上昇するに伴って、第５トランジスター３５のゲートソース電圧Ｖgs5は、３．０Ｖから次第に低下し、入力端子２８の電位が第２電位（Ｖ２）となる前に、Ｎ型の第５トランジスター３５の閾値電圧Ｖth5（例えば、０．３６Ｖ）に達して、第５トランジスター３５がオフ状態となってしまう。
【０２５５】
また、第５トランジスター３５がオフ状態となる前に、ゲートソース電圧Ｖgs5が低下して閾値電圧Ｖth5に近付くに従って、第５トランジスター３５のオン抵抗が上昇するので、記憶回路６０への画像信号の書き換えに時間がかかったり、書き換えに失敗したりすることとなる。これを回避するためには選択信号の第４電位（Ｖ４）をもっと低電位に設定すればよいが、この場合、既存の電位と異なる電位線がさらに必要となってしまう。
【０２５６】
本実施形態のように、第１トランジスター３１Ａと第５トランジスター３５ＡとがともにＰ型の同一極性であると、選択信号の第４電位（Ｖ４）を、第３電位（Ｖ３）と第２電位（Ｖ２）との間で最も低い第３電位（Ｖ３）とすることで、新たな電位線を設けることなく設定できる。そして、第５トランジスター３５Ａをオン状態として記憶回路６０に画像信号を書き込む際に、第５トランジスター３５Ａのゲートソース電圧Ｖgs5を大きくできるので、画像信号の書き込みによりソース電位が上昇しても第５トランジスター３５Ａのオン抵抗を低く維持することができる。第５トランジスター３５Ａの相補選択トランジスターである第６トランジスター３６Ａについても同様であり、第６トランジスター３６Ａのオン抵抗は、第１トランジスター３１Ａ及び第３トランジスター３３Ａのオン抵抗よりも低い。これにより、記憶回路６０への画像信号の書き込みや書き換えを高速で、且つ、確実に行うことができる。
【０２５７】
「トランジスターの特性」
続いて、第２実施形態に係る画素回路７１が備えるトランジスターの特性について説明する。第２実施形態に係る画素回路７１においても、発光素子２０と直列に配置された第１トランジスター３１Ａのオン抵抗と第７トランジスター３７Ａのオン抵抗とが、発光素子２０のオン抵抗と比べて十分に低いことが好ましい。
【０２５８】
第２実施形態に係る画素回路７１では、第１トランジスター３１ＡがＰ型であり、第７トランジスター３７ＡがＮ型であるので、上述の数式６において、ゲート幅Ｗi、ゲート長Ｌi、移動度μi、ゲート電圧Ｖgsi、電位降下（ドレイン電圧）Ｖdsi、閾値電圧Ｖthiは、第１実施形態に係る画素回路４１と異なる。
【０２５９】
第２実施形態では、上述の数式６において、Ｗ1＝１．５マイクロメーター（μｍ）、Ｗ7＝１．０マイクロメーター（μｍ）、Ｌ1＝Ｌ7＝０．７５マイクロメーター（μｍ）、μ1＝１５０スクエアセンチメーター・パー・ボルト・パー・秒（ｃｍ2／Ｖ・ｓ）、μ7＝２４０スクエアセンチメーター・パー・ボルト・パー・秒（ｃｍ2／Ｖ・ｓ）、Ｖth1＝−０．３６Ｖ、Ｖth7＝０．３６Ｖ、Ｖgs1＝Ｖ１−Ｖ２＝−３．０Ｖ、Ｖgs7＝Ｖ２−Ｖ３＝７．０Ｖである。
【０２６０】
第２実施形態では、発光素子２０が発光する電圧ＶP＝Ｖ２−Ｖ３＝７．０Ｖであり、第１トランジスター３１Ａで生じる電位降下Ｖds1と第７トランジスター３７Ａで生じる電位降下Ｖds7と発光素子２０にかかる電圧ＶELとは、それぞれ、Ｖds1＝０．００５６Ｖ、Ｖds7＝０．００２８Ｖ、ＶEL＝６．９９１６Ｖであった。又、この際の第１トランジスター３１Ａのオン抵抗は７．３１６×１０3Ωであり、第７トランジスター３７Ａのオン抵抗は３．６４０×１０3Ωであり、発光素子２０のオン抵抗は９．１２０×１０6Ωであった。
【０２６１】
したがって、第１トランジスター３１Ａのオン抵抗は発光素子２０のオン抵抗の１／１０００よりも低い１／１２００程度であり、第７トランジスター３７Ａのオン抵抗は発光素子２０のオン抵抗の１／１０００よりも低い１／２５００程度であるので、第２実施形態においても高電圧系電源の電圧の大半が発光素子２０にかかるようにすることができた。
【０２６２】
続いて、第２実施形態においては、発光素子２０が発光しても第１インバーター６１の出力端子２７の電位が論理反転電位以上とならないための条件は、以下の数式１１で表現できる。なお、実施形態１と同様に、最も論理反転が生じやすい第７トランジスター３７Ａのオン抵抗がゼロの状況を想定した。
【０２６３】
【数１１】
2019117266.tif 000013
【０２６４】
数式１１を整理すると、以下の数式１２が得られる。
【０２６５】
【数１２】
2019117266.tif 000014
【０２６６】
数式１２において、２Ｖ3−Ｖ1−Ｖ2＝（Ｖ3−Ｖ1）＋（Ｖ3−Ｖ2）であり、この値は必ず負となるので、数式１２の両辺を２Ｖ3−Ｖ1−Ｖ2で割ると、数式１２における不等号の向きが変わり、第１実施形態と同様に、数式１０が得られる。即ち、第２実施形態においても、発光素子２０が発光しても第１インバーター６１の出力端子２７の電位が論理反転電位以上とならないようにするには、数式１０が成り立つようにトランジスター（本実施形態の場合、第１トランジスター３１Ａ）のゲート長、ゲート幅や駆動条件等を設定すればよい。
【０２６７】
本実施形態では、第１トランジスター３１Ａのオン抵抗は７．３１６×１０3Ωであり、発光素子２０のオン抵抗は９．１２０×１０6Ωであった。これより、数式１０の右辺は２．４８７×１０6Ωとなり、左辺の７．３１６×１０3Ωよりも十分大きくなるので、発光素子２０が発光しても第１インバーター６１は論理反転しない。これにより、発光すべきときに発光素子２０を確実に発光させることができる。
【０２６８】
記憶回路６０に含まれるトランジスターのうち、第１トランジスター３１Ａを除くトランジスター３２Ａ，３３Ａ，３４Ａのゲート長Ｌ2，Ｌ3，Ｌ4は、Ｌ2＝Ｌ3＝Ｌ4＝０．５マイクロメーター（μｍ）である。上述したＰ型の第１トランジスター３１Ａのゲート長Ｌ1及びゲート幅Ｗ1は、数式１０の関係を満たすように設定されているので、第１インバーター６１の論理反転電位が第１電位と第２電位との中間電位となるように、第１トランジスター３１Ａと直列に配置されるＮ型の第３トランジスター３３Ａのゲート幅Ｗ3を求めると、Ｗ3＝０．６マイクロメーター（μｍ）となる。
【０２６９】
第２インバーター６２に含まれるＰ型の第２トランジスター３２Ａのゲート幅Ｗ2は、Ｗ2＝０．８マイクロメーター（μｍ）とする。第２トランジスター３２Ａと直列に配置されるＮ型の第４トランジスター３４Ａのゲート幅Ｗ4は、第２インバーター６２の論理反転電位が第１電位と第２電位との中間電位となるように、Ｗ4＝０．５マイクロメーター（μｍ）となる。
【０２７０】
このように、第２実施形態においても、記憶回路６０に含まれるトランジスターの中で、第１トランジスター３１Ａのゲート長Ｌ1は、他のトランジスター３２Ａ，３３Ａ，３４Ａのゲート長Ｌ2，Ｌ3，Ｌ4よりも長い。そのため、第１トランジスター３１Ａに発光素子２０を発光させるための大きな電流を流すことができ、第１トランジスター３１Ａに高電圧系電源の最大電圧がかかった場合でも第１トランジスター３１Ａが破壊するおそれを低減できる。一方、静的な記憶動作を行うための他のトランジスター３２Ａ，３３Ａ，３４Ａのゲート長Ｌ2，Ｌ3，Ｌ4が第１トランジスター３１Ａのゲート長Ｌ1より短いので、記憶回路６０を微細化して高速動作させることができる。
【０２７１】
また、第１トランジスター３１Ａのゲート幅Ｗ1を、同一導電型の第２トランジスター３２Ａのゲート幅Ｗ2よりも大きくすることで、発光素子２０の発光時に大きな電流が流れても、第１トランジスター３１Ａのオン抵抗を小さく抑えることができる。そして、第３トランジスター３３Ａのゲート幅Ｗ3は、第４トランジスター３４Ａのゲート幅Ｗ4よりも大きいので、第１インバーター６１の論理反転電位と第２インバーター６２の論理反転電位とを、第１電位と第２電位との中間電位とすることができる。これにより、第１インバーター６１と第２インバーター６２とを正常に論理反転動作させることができる。
【０２７２】
Ｐ型の第５トランジスター３５ＡとＰ型の第６トランジスター３６Ａとには、画像信号及び相補画像信号として第１電位（Ｖ１）と第２電位（Ｖ２）とが供給される。したがって、第５トランジスター３５Ａ及び第６トランジスター３６Ａのゲート長Ｌ5，Ｌ6及びゲート幅Ｗ5，Ｗ6は、同一導電型の第２トランジスター３２Ａと同様に設定され、Ｌ5＝Ｌ6＝０．５マイクロメーター（μｍ）、Ｗ5＝Ｗ6＝０．８マイクロメーター（μｍ）となる。
【０２７３】
第５トランジスター３５Ａのドレイン電圧Ｖds5と第６トランジスター３６Ａのドレイン電圧Ｖds6とは、Ｖds5＝Ｖds6＝−３．０Ｖである。第２トランジスター３２Ａのドレイン電圧Ｖds2は、Ｖds2＝−３．０Ｖである。第５トランジスター３５Ａと第６トランジスター３６Ａとは、走査信号として第３電位（Ｖ３）の選択信号が供給されたときにオン状態となるので、第５トランジスター３５Ａのゲート電圧Ｖgs5と第６トランジスター３６Ａのゲート電圧Ｖgs6とは、Ｖgs5＝Ｖgs6＝Ｖ３−Ｖ２＝−７．０Ｖである。一方、オン状態となる第２トランジスター３２Ａのゲート電圧Ｖgs2はＶgs2＝Ｖ１−Ｖ２＝−３．０Ｖである。
【０２７４】
第５トランジスター３５Ａ及び第６トランジスター３６Ａの閾値電圧Ｖth5，Ｖth6は、第１トランジスター３１Ａ及び第２トランジスター３２Ａの閾値電圧Ｖth1，Ｖth2と同じ（Ｖth5＝Ｖth6＝Ｖth1＝Ｖth2＝−０．３６Ｖ）である。したがって、第５トランジスター３５Ａ及び第６トランジスター３６Ａの方が、第１トランジスター３１Ａ及び第２トランジスター３２Ａよりも、閾値電圧Ｖth5，Ｖth6の絶対値に対するゲート電圧Ｖgs5，Ｖgs6の絶対値大きくできるので、オン抵抗を小さくできる。
【０２７５】
第２実施形態では、オン状態における第５トランジスター３５Ａのオン抵抗と第６トランジスター３６Ａのオン抵抗とは、ともに３．６３６×１０3Ωであった。これに対して、第２トランジスター３２Ａのオン抵抗は９．１４５×１０3Ωであった。また、上述したように、第１トランジスター３１Ａのオン抵抗は７．３１６×１０3Ωであった。したがって、本実施形態では、第５トランジスター３５Ａのオン抵抗は第２トランジスター３２Ａのオン抵抗の１／２よりも小さくなった。また、第６トランジスター３６Ａのオン抵抗も第１トランジスター３１Ａのオン抵抗の１／２よりも小さくなった。
【０２７６】
したがって、第２実施形態においても、信号線４３から第２インバーター６２に画像信号が供給される際の第５トランジスター３５Ａのオン抵抗に起因する電位降下を、第２トランジスター３２Ａ又は第４トランジスター３４Ａのオン抵抗に起因する電位降下よりも小さくできる。また、相補信号線４５から第１インバーター６１に相補画像信号が供給される際の第６トランジスター３６Ａのオン抵抗に起因する電位降下を、第１トランジスター３１Ａ又は第３トランジスター３３Ａのオン抵抗に起因する電位降下よりも小さくできる。これにより、記憶回路６０への画像信号の書き込み（又は書き換え）を確実に行うことができる。
【０２７７】
以下に、第２実施形態に係る画素回路の変形例について、図１０を参照して説明する。以下の変形例の説明では、第２実施形態との相違点を説明する。
【０２７８】
（変形例３）
第２実施形態では、制御トランジスターである第７トランジスター３７ＡがＮ型であったが、第７トランジスター３７ＡがＰ型であってもよい（以下、第７トランジスター３７とする）。Ｐ型の第７トランジスター３７は、発光素子２０よりも高電位側に配置される。具体的には、第７トランジスター３７のソースは第１インバーター６１の出力端子２７に電気的に接続され、第７トランジスター３７のドレインは発光素子２０の陽極２１に電気的に接続される。発光素子２０の陰極２３は、第３電位線（低電位線４８）に電気的に接続される。
【０２７９】
また、非活性信号の電位である第７電位（Ｖ７）は、Ｐ型の第７トランジスター３７のソース電位に対して高電位（Ｈｉｇｈ）で設定され、第２電位（Ｖ２）であることが好ましい。又、活性信号の電位である第６電位（Ｖ６）は、第７トランジスター３７のソース電位に対して低電位（Ｌｏｗ）で設定され、第３電位（Ｖ３）であることが好ましい。
【０２８０】
（変形例４）
第２実施形態において、制御トランジスターである第７トランジスター３７Ａを備えていない構成としてもよい。第７トランジスター３７Ａを備えていない場合、第３電位線（低電位線４８）と第２電位線（高電位線４７）との間に発光素子２０と第１トランジスター３１Ａとが直列に配置される。したがって、記憶回路６０の出力端子２７の電位がＨｉｇｈ（第２電位）、即ち、第１トランジスター３１Ａのゲート電位がＬｏｗ（第１電位）となって、第１トランジスター３１Ａがオン状態となったときに、発光素子２０が発光する。
【０２８１】
上述した実施形態及び変形例は、あくまでも本発明の一態様を示すものであり、本発明の範囲内で任意に変形および応用が可能である。上記以外の変形例としては、例えば、以下のようなものが考えられる。
【０２８２】
（変形例５）
上述した実施形態及び変形例の画素回路では、第５トランジスター３５が記憶回路６０の第１インバーター６１の入力端子２８（＝第２インバーター６２の出力端子２５）と信号線４３との間に配置され、第６トランジスター３６が記憶回路６０の第２インバーター６２の入力端子２６（＝第１インバーター６１の出力端子２７）と相補信号線４５との間に配置された構成であったが、本発明はこのような形態に限定されない。第５トランジスター３５が第２インバーター６２の入力端子２６（＝第１インバーター６１の出力端子２７）と信号線４３との間に配置され、第６トランジスター３６が第１インバーター６１の入力端子２８（＝第２インバーター６２の出力端子２５）と相補信号線４５との間に配置される構成であってもよい。
【０２８３】
（変形例６）
上述した実施形態及び変形例の画素回路では、記憶回路６０が２つのインバーター６１，６２を含んでいたが、本発明はこのような形態に限定されない。記憶回路６０が２つ以上の偶数個のインバーターを含む構成であってもよい。
【０２８４】
（変形例７）
上述した実施形態及び変形例では、電気光学装置として、単結晶半導体基板（単結晶シリコン基板）からなる素子基板１１に有機ＥＬ素子からなる発光素子２０が７２０行×３８４０（１２８０×３）列配列された有機ＥＬ装置を例に取り説明したが、本発明の電気光学装置はこのような形態に限定されない。例えば、電気光学装置はガラス基板からなる素子基板１１に各トランジスターとして薄膜トランジスター（Thin Film Transistor：ＴＦＴ）が形成された構成を有していてもよいし、ポリイミド等からなるフレキシブル基板に薄膜トランジスターが形成された構成を有していてもよい。また、電気光学装置は、発光素子として微細なＬＥＤ素子を高密度に配列したマイクロＬＥＤディスプレイや、発光素子にナノサイズの半導体結晶物質を用いる量子ドット（Quantum Dots）ディスプレイであってもよい。さらに、カラーフィルターとして入射してきた光を別の波長の光に変換する量子ドットを用いてもよい。
【０２８５】
（変形例８）
上述した実施形態では、電子機器として、電気光学装置１０を組み込んだシースルー型のヘッドマウントディスプレイ１００を例に取り説明したが、本発明の電気光学装置１０はクローズ型のヘッドマントディスプレイを始めとした他の電子機器にも適用できる。他の電子機器としては、例えば、プロジェクター、リアプロジェクション型テレビ、直視型テレビ、携帯電話、携帯用オーディオ機器、パーソナルコンピューター、ビデオカメラのモニター、カーナビゲーション装置、ヘッドアップディスプレイ、ページャー、電子手帳、電卓、腕時計等のウェアラブル機器、ハンドヘルドディスプレイ、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラ、サイネージディスプレイなどをあげることができる。
【符号の説明】
【０２８６】
１０…電気光学装置、２０…発光素子、３１，３１Ａ…第１トランジスター、３２，３２Ａ…第２トランジスター、３３，３３Ａ…第３トランジスター、３４，３４Ａ…第４トランジスター、３５，３５Ａ…第５トランジスター、３６，３６Ａ…第６トランジスター、４１，７１…画素回路、４２…走査線、４３…信号線、４６…低電位線（第２電位線）、４７…高電位線（第１電位線）、４８…低電位線（第３電位線）、４９…高電位線（第３電位線）、６０…記憶回路、６１…第１インバーター、６２…第２インバーター、１００…ヘッドマウントディスプレイ（電子機器）。
【図１】
2019117266.tif 000016
【図２】
2019117266.tif 000017
【図３】
2019117266.tif 000018
【図４】
2019117266.tif 000019
【図５】
2019117266.tif 000020
【図６】
2019117266.tif 000021
【図７】
2019117266.tif 000022
【図８】
2019117266.tif 000023
【図９】
2019117266.tif 000024
【図１０】
2019117266.tif 000025
【手続補正書】
【提出日】平成31年1月23日(2019.1.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
走査線と、信号線と、前記走査線と前記信号線との交差に対応して設けられた画素回路と、第１電位が供給される第１電位線と、第２電位が供給される第２電位線と、第３電位が供給される第３電位線と、を備え、
前記画素回路は、発光素子と、第１トランジスターを含む第１インバーターを有する記憶回路と、を含み、
前記記憶回路は、前記第１電位線と前記第２電位線との間に配置され、
前記第１トランジスターのソースは前記第２電位線に電気的に接続され、
前記発光素子は、前記第１トランジスターのドレインと前記第３電位線との間に配置され、
前記第２電位に対する前記第１電位の電位差の絶対値は、前記第２電位に対する前記第３電位の電位差の絶対値よりも小さいことを特徴とする電気光学装置。
【請求項２】
前記第１電位をＶ1にて表し、前記第２電位をＶ2にて表し、前記第３電位をＶ3にて表し、前記第１トランジスターのオン抵抗をＲTにて表し、前記発光素子の発光時における抵抗をＲELにて表した際に、下記数式１が成り立つことを特徴とする請求項１に記載の電気光学装置。
【数１】
2019117266.tif 000026
【請求項３】
前記第１トランジスターは第１導電型であり、
前記記憶回路は、前記第１インバーターと、前記第１導電型の第２トランジスターを有する第２インバーターと、を有し、
前記第１トランジスターのゲート幅は、前記第２トランジスターのゲート幅よりも大きいことを特徴とする請求項１又は２に記載の電気光学装置。
【請求項４】
前記第１トランジスターは第１導電型であり、
前記記憶回路は、前記第１インバーターと、第２インバーターと、を有し、
前記第１インバーターは、前記第１導電型とは異なる第２導電型の第３トランジスターを含み、
前記第２インバーターは、前記第１導電型の第２トランジスターと、前記第２導電型の第４トランジスターと、を含み、
前記第３トランジスターのゲート幅は、前記第４トランジスターのゲート幅よりも大きいことを特徴とする請求項１又は２に記載の電気光学装置。
【請求項５】
前記第１トランジスターは第１導電型であり、
前記記憶回路は、前記第１インバーターと、第２インバーターと、を有し、
前記第１インバーターは、前記第１導電型とは異なる第２導電型の第３トランジスターを含み、
前記第２インバーターは、前記第１導電型の第２トランジスターと、前記第２導電型の第４トランジスターと、を含み、
前記第１トランジスターのゲート長は、前記第２トランジスター、前記第３トランジスター、及び前記第４トランジスターのうち少なくとも一つのトランジスターのゲート長よりも長いことを特徴とする請求項１又は２に記載の電気光学装置。
【請求項６】
前記信号線と前記第２インバーターの出力との間に配置された第５トランジスターを備え、
前記第５トランジスターのオン抵抗は、前記第２トランジスター及び前記第４トランジスターのオン抵抗よりも低いことを特徴とする請求項４又は５に記載の電気光学装置。
【請求項７】
相補信号線と、前記相補信号線と前記第１インバーターの出力との間に配置された第６トランジスターと、を備え、
前記第６トランジスターのオン抵抗は、前記第１トランジスター及び前記第３トランジスターのオン抵抗よりも低いことを特徴とする請求項４乃至６のいずれか一項に記載の電気光学装置。
【請求項８】
相補信号線と、前記相補信号線と前記第１インバーターの出力との間に配置された第６トランジスターと、を備え、
前記第５トランジスターのゲートと、前記第６トランジスターのゲートと、は前記走査線に電気的に接続され、
前記走査線に供給される走査信号の電位は第４電位であり、
前記第２電位に対する前記第４電位の電位差の絶対値は、前記第２電位に対する前記第１電位の電位差の絶対値よりも大きいことを特徴とする請求項６に記載の電気光学装置。
【請求項９】
前記第４電位に前記第３電位を用いることを特徴とする請求項８に記載の電気光学装置。
【請求項１０】
請求項１乃至９のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
（適用例５）本適用例に係る電気光学装置であって、前記第１トランジスターは第１導電型であり、前記記憶回路は、前記第１インバーターと、第２インバーターと、を有し、前記第１インバーターは、前記第１導電型とは異なる第２導電型の第３トランジスターを含み、前記第２インバーターは、前記第１導電型の第２トランジスターと、前記第２導電型の第４トランジスターと、を含み、前記第１トランジスターのゲート長は、前記第２トランジスター、前記第３トランジスター、及び前記第４トランジスターのうち少なくとも一つのトランジスターのゲート長よりも長いことが好ましい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
（適用例８）本適用例に係る電気光学装置であって、相補信号線と、前記相補信号線と前記第１インバーターの出力との間に配置された第６トランジスターと、を備え、前記第５トランジスターのゲートと、前記第６トランジスターのゲートと、は前記走査線に電気的に接続され、前記走査線に供給される走査信号の電位は第４電位であり、前記第２電位に対する前記第４電位の電位差の絶対値は、前記第２電位に対する前記第１電位の電位差の絶対値よりも大きいことが好ましい。