(57)【要約】      （修正有）【課題】電力グリッドを供給するための方法及び装置を提供する。【解決手段】装置は、少なくとも１つのＳｏＣメモリＩＣ１５０と、少なくとも１つのキャッシュメモリとを備える複数のメモリユニットを含む。装置は、第１の電力領域に関連付けられた少なくとも１つのＳｏＣメモリに結合された第１のサブシステムを含む。装置は、第２の電力領域に関連付けられた少なくとも１つのキャッシュメモリに結合された第２のサブシステム１０２を更に含む。第２のサブシステムは、ＣＰＵサブシステムである。第１の電力領域が共有電源から電力をソースするため、第１の電力領域は、メモリ回路の動作が必要とするより高い電圧レベルで動作する。少なくとも１つのキャッシュメモリを第１の電力領域から第２の電力領域に移動することで、第１の電力領域内の構成要素に対するＬＤＯ効率損失が低減される。【選択図】図１
2019192264.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、
少なくとも１つのシステムオンチップ（ＳｏＣ）メモリと、少なくとも１つのキャッシュメモリとを備える複数のメモリユニットと、
前記少なくとも１つのＳｏＣメモリに結合された第１のサブシステムと、ここにおいて、前記少なくとも１つのＳｏＣメモリは、第１の電力領域に関連付けられる、
前記少なくとも１つのキャッシュメモリに結合された第２のサブシステムと、ここにおいて、前記少なくとも１つのキャッシュメモリは、第２の電力領域に関連付けられる、  を備える装置。
【請求項２】
前記第２のサブシステムは、中央処理ユニット（ＣＰＵ）サブシステムである、請求項１に記載の装置。
【請求項３】
前記少なくとも１つのキャッシュメモリは、レベル２（Ｌ２）キャッシュメモリを備える、請求項２に記載の装置。
【請求項４】
前記ＣＰＵサブシステムは、１つ以上のプロセッサクラスタを備え、前記Ｌ２キャッシュメモリは、前記１つ以上のプロセッサクラスタのうちの１つに結合される、請求項３に記載の装置。
【請求項５】
前記少なくとも１つのキャッシュメモリは、レベル１（Ｌ１）キャッシュメモリを備え、前記ＣＰＵサブシステムは、複数のプロセッサを備え、前記Ｌ１キャッシュメモリは、前記複数のプロセッサのうちの１つに結合される、請求項２に記載の装置。
【請求項６】
前記第１のサブシステムは、第１の論理回路を備える、ここで、前記第１の論理回路は、第３の電力領域に関連付けられる、請求項１に記載の装置。
【請求項７】
前記第２のサブシステムは、第２の論理回路を備える、ここで、前記第２の論理回路は、前記第２の電力領域に関連付けられる、請求項６に記載の装置。
【請求項８】
前記第１のサブシステム及び前記第２のサブシステムは、ＳｏＣ上に存在する、請求項１に記載の装置。
【請求項９】
第１の電源及び第２の電源を更に備える、ここにおいて、前記第１の電源は、前記第１の電力領域に電力を供給するように構成され、前記第２の電源は、前記第２の電力領域に電力を供給するように構成される、請求項１に記載の装置。
【請求項１０】
ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）無線周波数（ＲＦ）構成要素を更に備える、ここにおいて、前記複数のメモリユニットは、低電力ＤＤＲ（ＬＰＤＤＲ）を更に備え、前記第１の電源は、前記ＬＰＤＤＲ又は前記ＷＬＡＮ ＲＦ構成要素のうちの少なくとも１つに電力を供給するように更に構成され、請求項９に記載の装置。
【請求項１１】
前記第２の電力領域は、前記第２のサブシステムが低電力モードに入ったときに、前記少なくとも１つのキャッシュメモリにデータを保持するのに必要とされる最小電圧を保つ、請求項１に記載の装置。
【請求項１２】
電力グリッドを供給する方法であって、
少なくとも１つのシステムオンチップ（ＳｏＣ）メモリに第１の電力領域を設けることと、ここで、前記少なくとも１つのＳｏＣメモリは、第１のサブシステムに結合される、  少なくとも１つのキャッシュメモリに第２の電力領域を設けることと、ここで、前記少なくとも１つのキャッシュメモリは、第２のサブシステムに結合される、
を備える方法。
【請求項１３】
前記第２のサブシステムは、中央処理ユニット（ＣＰＵ）サブシステムである、請求項１２に記載の方法。
【請求項１４】
前記少なくとも１つのキャッシュメモリは、レベル２（Ｌ２）キャッシュメモリを備える、請求項１３に記載の方法。
【請求項１５】
前記ＣＰＵサブシステムは、１つ以上のプロセッサクラスタを備え、前記Ｌ２キャッシュメモリは、前記１つ以上のプロセッサクラスタのうちの１つに結合される、請求項１４に記載の方法。
【請求項１６】
前記少なくとも１つのキャッシュメモリは、レベル１（Ｌ１）キャッシュメモリを備え、前記ＣＰＵサブシステムは、複数のプロセッサを備え、前記Ｌ１キャッシュメモリは、前記複数のプロセッサのうちの１つに結合される、請求項１３に記載の方法。
【請求項１７】
前記第１のサブシステムは、第１の論理回路を備え、前記方法は、前記第１の論理回路に第３の電力領域を設けることを更に備える、請求項１２に記載の方法。
【請求項１８】
前記第２のサブシステムは、第２の論理回路を備え、前記方法は、前記第２の論理回路に前記第２の電力領域を設けることを更に備える、請求項１７に記載の方法。
【請求項１９】
前記第１のサブシステム及び前記第２のサブシステムは、ＳｏＣ上に存在する、請求項１２に記載の方法。
【請求項２０】
第１の電源は、前記第１の電力領域に電力を供給するように構成され、第２の電源は、前記第２の電力領域に電力を供給するように構成される、請求項１２に記載の方法。
【請求項２１】
前記第１の電源は、低電力ＤＤＲ（ＬＰＤＤＲ）又はワイヤレスローカルエリアネットワーク（ＷＬＡＮ）無線周波数（ＲＦ）構成要素のうちの少なくとも１つに電力を供給するように更に構成される、請求項２０に記載の方法。
【請求項２２】
電力グリッドを供給するための装置であって、
少なくとも１つのシステムオンチップ（ＳｏＣ）メモリに第１の電力領域を設けるための手段と、ここで、前記少なくとも１つのＳｏＣメモリは、第１のサブシステムに結合される、
少なくとも１つのキャッシュメモリに第２の電力領域を設けるための手段と、ここで、前記少なくとも１つのキャッシュメモリは、第２のサブシステムに結合される、
を備える装置。
【請求項２３】
前記第２のサブシステムは、中央処理ユニット（ＣＰＵ）サブシステムである、請求項２２に記載の装置。
【請求項２４】
前記少なくとも１つのキャッシュメモリは、レベル２（Ｌ２）キャッシュメモリを備える、請求項２３に記載の装置。
【請求項２５】
前記ＣＰＵサブシステムは、１つ以上のプロセッサクラスタを備え、前記Ｌ２キャッシュメモリは、前記１つ以上のプロセッサクラスタのうちの１つに結合される、請求項２４に記載の装置。
【請求項２６】
前記少なくとも１つのキャッシュメモリは、レベル１（Ｌ１）キャッシュメモリを備え、前記ＣＰＵサブシステムは、複数のプロセッサを備え、前記Ｌ１キャッシュメモリは、前記複数のプロセッサのうちの１つに結合される、請求項２３に記載の装置。
【請求項２７】
前記第１のサブシステムは、第１の論理回路を備え、前記装置は、前記第１の論理回路に第３の電力領域を設けるための手段を更に備える、請求項２２に記載の装置。
【請求項２８】
前記第２のサブシステムは、第２の論理回路を備え、前記少なくとも１つのキャッシュメモリに前記第２の電力領域を設けるための前記手段は、前記第２の論理回路に前記第２の電力領域を設けるように更に構成される、請求項２７に記載の装置。
【請求項２９】
前記第１のサブシステム及び前記第２のサブシステムは、ＳｏＣ上に存在する、請求項２２に記載の装置。
【請求項３０】
前記第１の電力領域を設けるための前記手段は、前記第１の電力領域に電力を供給するように構成された第１の電源を備え、前記第２の電力領域を設けるための前記手段は、前記第２の電力領域に電力を供給するように構成された第２の電源を備える、請求項２２に記載の装置。
【発明の詳細な説明】
【関連出願への相互参照】
【０００１】
[0001]本願は、２０１５年９月２８日に出願された、「POWER-AWARE CPU POWER GRID DESIGN」と題するインド特許出願第５１８０／ＣＨＥ／２０１５号及び２０１６年６月３日に出願された「POWER-AWARE CPU POWER GRID DESIGN」と題する米国特許出願第１５／１７３，００４号の利益を主張し、それらは、全体が参照によって本明細書に明確に組み込まれる。
【技術分野】
【０００２】
[0002]本開示は一般に、集積回路の設計に関し、より具体的には、中央処理ユニット（ＣＰＵ）サブシステムのための電力グリッド設計に関する。
【背景技術】
【０００３】
[0003]集積回路のような半導体装置は、半導体物質上に形成され、回路配線で相互接続される電子構成要素で構成される。これらの回路配線のネットワークは、構成要素のグループを接続し得、これらの構成要素に、特定の電圧レベルで電力を供給する。電力グリッド（配電ネットワーク）は一般に、各構成要素に電力供給源を接続する回路配線のネットワークを指す。電力グリッド設計は、そのようなネットワークの分析及び設計を含む。
【０００４】
[0004]集積回路（ＩＣ）は、構成要素の１つよりも多くのグループを有し得、ここでは、構成要素の各グループは、異なる電圧レベルで動作するように設計される。例えば、構成要素の第１のグループは、第１の電圧レベルで動作するように設計され得、構成要素の第２のグループは、第２の異なる電圧レベルで動作するように設計され得る。１つよりも多くの電圧レベルで動作する構成要素の複数のグループを伴って設計される集積回路は、複数の電力領域を有すると考えられており、ここで、各電力領域は、特定の電圧レベルに関連付けられる。動作中、特定の電力領域は、その電力領域内の構成要素のグループを接続する回路配線のネットワークへの電力を制御することで選択的にパワーアップ又はパワーダウンされ得る。
【０００５】
[0005]メモリ回路及び論理回路は異なる電圧要件を有するため、メモリ回路及び論理回路は、通常、異なる電力領域に存在する。ＣＰＵキャッシュメモリは、メモリ回路の１つのタイプである。故に、ＣＰＵキャッシュメモリは、他のタイプのメモリ回路とともにメモリ電力領域に存在する。メモリ電力領域は一般に、ＣＰＵキャッシュメモリより高い電圧要件を有し得るいくつかの他の構成要素によって共有される電力供給元からその電力をソース（source：電力供給）する。それらの他の構成要素をサポートするために、共有される電力供給元は、ＣＰＵキャッシュメモリが必要とするより高い電圧レベルを保つ必要がある。これは、ＣＰＵキャッシュメモリに対して重大な電力非効率性をもたらす。
【発明の概要】
【０００６】
[0006]本開示のある態様では、電力グリッドを供給するための方法及び装置が提供される。装置は、少なくとも１つのシステムオンチップ（ＳｏＣ）メモリと、少なくとも１つのキャッシュメモリとを備える複数のメモリユニットを含む。装置は、少なくとも１つのＳｏＣメモリに結合された第１のサブシステムを含む。少なくとも１つのＳｏＣメモリは、第１の電力領域に関連付けられ得る。装置は、少なくとも１つのキャッシュメモリに結合された第２のサブシステムを含む。少なくとも１つのキャッシュメモリは、第２の電力領域に関連付けられ得る。
【０００７】
[0007]本開示の別の態様では、装置は、少なくとも１つのＳｏＣメモリに第１の電力領域を設け得る。少なくとも１つのＳｏＣメモリは、第１のサブシステムに結合され得る。装置は更に、少なくとも１つのキャッシュメモリに第２の電力領域を設け得る。少なくとも１つのキャッシュメモリは、第２のサブシステムに結合され得る。
【図面の簡単な説明】
【０００８】
【図１】[0008]図１は、集積回路のための電力グリッド設計の例を例示する図である。
【図２】[0009]図２は、集積回路の電力グリッドの例を例示する図である。
【図３】[0010]図３は、集積回路のための電力グリッド設計の例を例示する図である。
【図４】[0011]図４は、電力グリッドを供給する方法のフローチャートである。
【図５】[0012]図５は、図４の方法を実施するように構成された集積回路を例示する図である。
【発明の詳細な説明】
【０００９】
[0013]添付の図面に関連して以下に示される詳細な説明は、様々な構成の説明を意図するものであり、本明細書で説明される概念が実践され得る唯一の構成を表すよう意図されるものではない。詳細な説明は、様々な概念の徹底した理解を提供することを目的として、特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実践され得ることは当業者には明らかであろう。いくつかの事例では、そのような概念を曖昧にしないために、周知の構造及び構成要素はブロック図形式で示される。
【００１０】
[0014]電力グリッド設計のいくつかの態様が、これより、様々な装置及び方法を参照して提示されるであろう。これらの装置及び方法は、以下の詳細な説明で説明され、様々なブロック、構成要素、回路、ステップ、プロセス、アルゴリズム、等（総称して「要素」と呼ばれる）によって添付の図面で例示される。それらの要素は、電子ハードウェア、コンピュータソフトウェア、又はそれらの任意の組み合わせを使用して実施され得る。そのような要素がハードウェアとして実施されるかソフトウェアとして実施されるかは、特定の用途とシステム全体に課される設計制約とに依存する。
【００１１】
[0015]例として、１つの要素若しくは１つの要素の任意の部分又は複数の要素の任意の組み合わせが、１つ又は複数のプロセッサを含む「処理システム」を用いて実施され得る。プロセッサの例には、マイクロプロセッサ、マイクロコントローラ、デジタルシグナルプロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）、ステートマシン、ゲート論理、ディスクリートハードウェア回路、及び本開示全体を通して説明される様々な機能性を実行するように構成された他の適切なハードウェアが含まれる。処理システムにおける１つ又は複数のプロセッサはソフトウェアを実行し得る。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語で呼ばれても、それ以外の名称で呼ばれても、命令、命令のセット、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、ソフトウェア構成要素、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行ファイル、実行スレッド、プロシージャ、関数、等を意味すると広く解釈されるものとする。
【００１２】
[0016]従って、１つ又は複数の例示的な実施形態では、説明される機能は、ハードウェア、ソフトウェア、ファームウェア、又はこれらの任意の組み合わせにより実施され得る。ソフトウェアにより実施される場合、これらの機能は、コンピュータ読取可能な媒体上に１つ又は複数の命令又はコードとして符号化又は記憶され得る。コンピュータ読取可能な媒体はコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによりアクセスされることができる任意の利用可能な媒体であり得る。限定ではなく例として、このようなコンピュータ読取可能な媒体は、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、コンパクトディスクＲＯＭ（ＣＤ−ＲＯＭ）又は他の光学ディスク記憶装置、磁気ディスク記憶装置又は他の磁気記憶デバイス、上述したタイプのコンピュータ読取可能な媒体の組み合わせ、又はコンピュータによってアクセスされることができるデータ構造又は命令の形式でコンピュータ実行可能コードを記憶するために使用されることができる任意の他の媒体を備えることができる。
【００１３】
[0017]サブシステムは、より大きなシステムの一部であるユニット又はデバイスである。本開示におけるサブシステムは、１つ又は複数のハードウェア構成要素を指す。ＣＰＵは、命令によって指定される基本算術、論理、制御、及び入力／出力（Ｉ／Ｏ）動作を実行することでコンピュータプログラムの命令を実行するコンピュータ内の電子回路である。最も新しいＣＰＵは、単一のＩＣチップ上に含まれる。ＣＰＵを含むＩＣはまた、メモリ、周辺インターフェース、及びコンピュータの他の構成要素も含み得、そのような集積デバイスは、マイクロコントローラ又はシステムオンチップ（ＳｏＣ）と様々に呼ばれる。いくつかのコンピュータは、マルチコアプロセッサを用い、これは、「コア」と呼ばれる２つ以上のＣＰＵを含む単一チップである。
【００１４】
[0018]ＣＰＵサブシステムは、ＣＰＵ機能性を実行する電子構成要素のグループである。ＣＰＵサブシステムは、複数のコア及びキャッシュメモリ回路を含み得る。図１は、集積回路１５０のための電力グリッド設計の例を例示する図１００である。一構成では、ＩＣ１５０は、ＳｏＣであり得る。ＩＣ１５０は、ＣＰＵサブシステム１０２を含む。ＣＰＵサブシステム１０２に加えて、ＩＣ１５０は、ＧＰＵサブシステム、Ｉ／Ｏサブシステム、等の追加のサブシステム（図示されない）を含み得る。
【００１５】
[0019]示されるように、ＣＰＵサブシステム１０２は、２つ以上のクアドコアクラスタ(quad-core cluster)１１０，１３０と、キャッシュコヒーレント相互接続（Cache Coherent Interconnect：ＣＣＩ）１０４とを含む。クアドコアクラスタ１１０は、４つのコア論理回路１１２，１１４，１１６，１１８と、レベル２（Ｌ２）キャッシュメモリ１２０とを含む。クアドコアクラスタ１３０は、４つのコア論理回路１３２，１３４，１３６，１３８と、Ｌ２キャッシュメモリ１４０とを含む。コア論理回路１１２，１１４，１１６，１１８，１３２，１３４，１３６，及び１３８の各々は、それぞれ、レベル１（Ｌ１）キャッシュメモリ１２２，１２４，１２６，１２８，１４２，１４４，１４６，及び１４８に結合される。
【００１６】
[0020]ＣＰＵキャッシュメモリは、ＣＰＵコア上の又はそれの近くにある小型メモリである。ＣＰＵキャッシュメモリは、はるかに大きいメインメモリより速く動作することができる。複数のレベルのキャッシュメモリが存在し得る。Ｌ１キャッシュメモリは、最速のキャッシュメモリであり、コア論理回路に密結合される。Ｌ２キャッシュメモリは、次の最速のキャッシュメモリであり、その下位レベルのＬ１キャッシュメモリに対するチェックが失敗したときにのみチェックされる。例えば、Ｌ２キャッシュ１２０は、Ｌ１キャッシュメモリ１２２，１２４，１２６，又は１２８に対するチェックが失敗したときにのみチェックされる。同様に、Ｌ２キャッシュ１４０は、Ｌ１キャッシュメモリ１４２，１４４，１４６，又は１４８に対するチェックが失敗したときにのみチェックされる。
【００１７】
[0021]コア論理回路１１２，１１４，１１６，１１８，１３２，１３４，１３６，及び１３８の各々は、そのそれぞれのコアのための動作を実行し、データアクセスのためにそのそれぞれのＬ１及びＬ２キャッシュをチェックする。例えば、コア論理回路１１２は、特定のデータについて、最初にＬ１キャッシュ１２２をチェックし得る。Ｌ１キャッシュ１２２に対するチェックが失敗すると、コア論理回路１１２は、その特定のデータについて、Ｌ２キャッシュ１２０をチェックし得る。
【００１８】
[0022]１つのデータは、異なるキャッシュメモリ中に複数の複製を有し得る。ＣＣＩ１０４は、コンフリクトを管理し、クアドコアクラスタ１１０のキャッシュメモリとクアドコアクラスタ１３０のキャッシュメモリとの間の一貫性を保つ。ＣＣＩ１０４は、クアドコアクラスタ１１０のキャッシュメモリに記憶されたデータと、クアドコアクラスタ１３０のキャッシュメモリに記憶されたデータとを同期し得る。
【００１９】
[0023]一構成では、ＣＰＵサブシステム１０２は、構成要素を３つの電力領域に配置し得る、すなわち、チップ論理回路領域（例えば、図２を参照して以下で説明されるチップ論理回路領域２０８）、メモリ領域（例えば、図２を参照して以下で説明されるメモリ領域２１２）、及びコア論理回路領域（例えば、図２を参照して以下で説明されるコア論理回路領域２１０）。これらの３つの電力領域は、異なる背景パターンで図１に例示される。例えば、コア論理回路（１１２，１１４，１１６，１１８，１３２，１３４，１３６，及び１３８）、Ｌ１キャッシュメモリ（１２２，１２４，１２６，１２８，１４２，１４４，１４６，及び１４８）、及びＣＣＩ１０４は、コア論理回路領域に分類される。Ｌ２キャッシュメモリ１２０及び１４０は、メモリ領域に分類される。ＣＰＵサブシステム１０２の他の構成要素（例えば、ＣＰＵラッパー１０６）は、チップ論理回路領域に分類される。一構成では、ＩＣ１５０上の追加のサブシステムに関連付けられたＳｏＣメモリは、メモリ領域に配置され得る。このような構成では、追加のサブシステムの論理回路は、チップ論理回路領域に配置され得る。
【００２０】
[0024]同じ電力領域内の電子構成要素は、通常、同じ電圧レベルで動作し、同じ電圧レベルの電力が供給される。一構成では、メモリ回路（例えば、Ｌ１及びＬ２キャッシュメモリ）及び論理回路（例えば、コア論理回路）は、異なる電圧レベルで動作する。故に、メモリ回路及び論理回路は、異なる電力領域に存在し得る。例えば、Ｌ２キャッシュメモリは、メモリ領域に存在し、コア論理回路は、コア論理回路領域に存在する。
【００２１】
[0025]一構成では、メモリ領域に存在する代わりに、Ｌ１キャッシュメモリは、コア論理回路領域に存在する。このような構成では、Ｌ１キャッシュメモリ（例えば、１２２，１２４，１２６，１２８，１４２，１４４，１４６，及び１４８）及びコア論理回路（例えば、１１２，１１４，１１６，１１８，１３２，１３４，１３６，及び１３８）は、ＣＰＵタイミング要件を満たすために、同じ電力領域（すなわち、コア論理回路領域）に配置される。
【００２２】
[0026]図２は、集積回路２５０の電力グリッド２００の例を例示する図である。一構成では、このＩＣ２５０は、ＳｏＣであり得、この例は、ＳｏＣ電力グリッドのサブセットを示し得る。この例で示されるように、電力グリッド２００は、３つの電源と、３つの電力領域（チップ論理回路領域２０８、コア論理回路領域２１０、及びメモリ領域２１２）内の構成要素に電力を供給するスイッチドモード電力供給源（ＳＭＰＳ）２０２，２０４，及び２０６と、低電力ダブルデータレート同期ＤＲＡＭ（ＬＰＤＤＲ）２１４と、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）無線周波数（ＲＦ）構成要素２１６とを含む。ＳＭＰＳ２０２，２０４，及び２０６は、ホストシステムの電力要件を管理するための電力管理集積回路（ＰＭＩＣ）の一部であり得る。
【００２３】
[0027]チップ論理回路領域２０８は、コア論理回路でもキャッシュメモリでもＣＣＩでもない、ＣＰＵサブシステム１０２内の構成要素を含み得る。チップ論理回路領域２０８は、ＣＰＵサブシステム１０２の外にある論理回路、例えば、Ｉ／Ｏサブシステム、グラフィックス処理ユニット（ＧＰ）サブシステム、等の別のサブシステム内の論理回路、を含み得る。一構成では、チップ論理回路領域２０８内の構成要素は、０．９５Ｖから１．２５Ｖの範囲の電圧レベルで動作する。専用電源、ＳＭＰＳ２０２、は、チップ論理回路領域２０８内の構成要素に電力を供給する。一構成では、ＳＭＰＳ２０２は、０．９５Ｖから１．２５Ｖの範囲の電圧レベルでチップ論理回路領域２０８内の構成要素に電力を供給し得る。
【００２４】
[0028]コア論理回路領域２１０は、ＣＰＵサブシステム１０２内のコア論理回路（例えば、１１２，１１４，１１６，１１８，１３２，１３４，１３６，及び１３８）と、Ｌ１キャッシュメモリ（例えば、１２２，１２４，１２６，１２８，１４２，１４４，１４６，及び１４８）と、ＣＣＩ（例えば、１０４）とを含み得る。一構成では、コア論理回路領域２１０内の構成要素は、１．０５Ｖから１．２５Ｖの範囲の電圧レベルで動作する。コア論理回路は、０．９５Ｖほどの低さの電圧レベルで動作し得る。Ｌ１キャッシュメモリがコア論理回路領域２１０に存在し、Ｌ１キャッシュメモリが、動作するのに１．０５Ｖの最小電圧を必要とし得るため、コア論理回路領域の最小電圧は、１．０５Ｖに設定され得る。専用電源、ＳＭＰＳ２０４、は、コア論理回路領域２１０内の構成要素に電力を供給する。一構成では、ＳＭＰＳ２０４は、１．０５Ｖから１．２５Ｖの範囲の電圧レベルでコア論理回路領域２１０内の構成要素に電力を供給し得る。
【００２５】
[0029]チップ論理回路領域２０８及びコア論理回路領域２１０に対して専用電源を有することにより、性能要件に基づいたシームレスな電圧スケーリングが可能になる。電圧を下げるための動的電圧スケーリングは、電力を節減するために行われ得、電圧を上げるための動的スケーリングは、システム性能を高めるために、すなわち信頼性を高めるために行われ得る。例えば、コア論理回路領域２１０に対して専用電源（すなわち、ＳＭＰＳ２０４）を有することにより、ＣＰＵ性能要件に基づいたコア論理回路領域２１０内の構成要素に対する動的電圧スケーリングが可能になる。コア論理回路領域２１０内の全ての構成要素に供給される電圧は、電力を節減するために、例えば、１．０５Ｖに下げられ得るか、ＣＰＵサブシステム１０２の性能を高めるために、例えば、１．２５Ｖに上げられ得る。
【００２６】
[0030]メモリ領域２１２は、Ｌ２キャッシュメモリ（例えば、１２０及び１４０）及び他のＳｏＣメモリを含み得る。一構成では、他のＳｏＣメモリは、ＣＰＵサブシステムの外にあるオンチップ静的ランダムアクセスメモリ（ＳＲＡＭ）であり得る。一構成では、他のＳｏＣメモリは、モデムＤＳＰ Ｌ２キャッシュ、オーディオＤＳＰ Ｌ２キャッシュ、グラフィックス内部（ＳｏＣ）ＲＡＭ、ディスプレイ内部（ＳｏＣ）ＲＡＭ、カメラ内部（ＳｏＣ）ＲＡＭ、ビデオ内部（ＳｏＣ）ＲＡＭ、周辺機器（例えば、ＵＳＢ、Ｃｒｙｐｔｏ、ｅＭＭＣ）内部（ＳｏＣ）ＲＡＭ、共有メモリ、等のうちの１つ又は複数であり得る。一構成では、これらの他のＳｏＣメモリは、ＣＰＵサブシステム１０２の外にある構成要素に結合され得る（例えば、Ｉ／Ｏサブシステム、ＧＰＵサブシステム、等の別のサブシステムに結合される）。一構成では、メモリ領域２１２内の構成要素は、１．０５Ｖから１．２５Ｖの範囲の電圧レベルで動作する。メモリが、動作するのに１．０５Ｖの最小電圧を必要とし得るため、コア論理回路領域の最小電圧は、１．０５Ｖに設定され得る。
【００２７】
[0031]共有電源、ＳＭＰＳ２０６、は、メモリ領域２１２内の構成要素に電力を供給する。一構成では、メモリ領域２１２内の構成要素は、ＳＭＰＳ２０６からソースされる低ドロップアウト（ＬＤＯ）レギュレータ２２０を介して準制御(sub-regulated)され得る。ＩＣ２５０の多くの他の構成要素は、ＳＭＰＳ２０６からソースされる他のＬＤＯレギュレータを介して準制御され得る。例えば、ＬＰＤＤＲ２１４は、ＳＭＰＳ２０６からソースされるＬＤＯレギュレータ２２２を介して準制御され得、ＷＬＡＮ ＲＦ構成要素２１６は、ＳＭＰＳ２０６からソースされるＬＤＯレギュレータ２２４を介して準制御され得る。
【００２８】
[0032]ＬＤＯレギュレータ２２０，２２２，及び２２４の各々は、それが電力を供給する構成要素の適切な動作を確実にするための電圧要件を有する。例えば、メモリ領域２１２内のメモリは、動作するのに１．０５Ｖの最小電圧を必要とし得るため、ＬＤＯレギュレータ２２０の電圧要件は、１．０５Ｖであり得る。同様に、ＬＰＤＤＲ２１４は、オペレータに１．２Ｖの電圧を必要とし得るため、ＬＤＯレギュレータ２２２の電圧要件は、１．２Ｖであり得る。ＷＬＡＮ ＲＦ構成要素２１６は、オペレータに１．３５Ｖの電圧を必要とし得るため、ＬＤＯレギュレータ２２４の電圧要件は、１．３５Ｖであり得る。
【００２９】
[0033]ＳＭＰＳ２０６は、ＬＤＯレギュレータ２２０，２２２，及び２２４が電力を供給する全ての構成要素が適切に動作することができることを確実にするために、その電圧を、ＬＤＯレギュレータ２２０，２２２，及び２２４の中の必要とされる最も高い電圧に設定し得る。一構成では、ＬＤＯレギュレータ２２０，２２２，及び２２４は、信頼性のある電圧制御のために、少なくとも６２．５ｍＶヘッドルームを必要し得る。ＬＰＤＤＲ２１４は常時オンであるため、ＳＭＰＳ２０６の電圧出力は、１．２７Ｖ以上であり得、これは、ＬＤＯレギュレータ２２２の電圧要件（１．２Ｖ）と６２．５ｍＶヘッドルームとの和である。一構成では、ＳＭＰＳ２０６は、１．２７Ｖから１．４２Ｖの範囲の電圧レベルで電力を供給し得る。メモリ領域２１２内のメモリが１．０５Ｖほどの低さの電圧で動作することができるため、メモリ領域２１２内のこれらのメモリ（例えば、Ｌ２キャッシュメモリ１２０及び１４０）に対して重大なＬＤＯ効率損失が生じ得る。
【００３０】
[0034]図３は、集積回路３６０のための電力グリッド設計の例を例示する図３００である。ＩＣ３６０は、ＣＰＵサブシステム３０２と、追加のサブシステム３５０とを含む。一構成では、ＩＣ３６０は、ＳｏＣであり得る。サブシステム３５０は、ＧＰＵサブシステム、Ｉ／Ｏサブシステム、又はＣＰＵサブシステム３０２以外の任意のサブシステムであり得る。示されるように、ＣＰＵサブシステム３０２は、２つのクアドコアクラスタ３１０，３３０と、ＣＣＩ３０４とを含む。クアドコアクラスタ３１０は、４つのコア論理回路３１２，３１４，３１６，３１８と、Ｌ２キャッシュメモリ３２０とを含む。クアドコアクラスタ３３０は、４つのコア論理回路３３２，３３４，３３６，３３８と、Ｌ２キャッシュメモリ３４０とを含む。コア論理回路３１２，３１４，３１６，３１８，３３２，３３４，３３６，及び３３８の各々は、それぞれ、Ｌ１キャッシュメモリ３２２，３２４，３２６，３２８，３４２，３４４，３４６，及び３４８に結合される。
【００３１】
[0035]サブシステム３５０は、ＳｏＣメモリ３５２を含む。一構成では、ＳｏＣメモリ３５２は、ＣＰＵサブシステム３０２の外にあるオンチップＳＲＡＭであり得る。一構成では、ＳｏＣメモリ３５２は、モデムＤＳＰ Ｌ２キャッシュ、オーディオＤＳＰ Ｌ２キャッシュ、グラフィックス内部（ＳｏＣ）ＲＡＭ、ディスプレイ内部（ＳｏＣ）ＲＡＭ、カメラ内部（ＳｏＣ）ＲＡＭ、ビデオ内部（ＳｏＣ）ＲＡＭ、周辺機器（例えば、ＵＳＢ、Ｃｒｙｐｔｏ、ｅＭＭＣ）内部（ＳｏＣ）ＲＡＭ、共有メモリ、等のうちの１つ又は複数であり得る。一構成では、ＳｏＣメモリ３５２は、サブシステム３５０の一部であり得る。別の構成では、ＳｏＣメモリ３５２は、サブシステム３５０の外にあり得るが、サブシステム３５０の構成要素（例えば、論理回路３５４）に結合される又はそれに関連付けられる。
【００３２】
[0036]コア論理回路３１２，３１４，３１６，３１８，３３２，３３４，３３６，及び３３８の各々は、そのそれぞれのコアのための動作を実行し、データアクセスのためにそのそれぞれのＬ１及びＬ２キャッシュをチェックする。例えば、コア論理回路３１２は、特定のデータについて、最初にＬ１キャッシュ３２２をチェックし得る。Ｌ１キャッシュ３２２に対するチェックが失敗すると、コア論理回路３２２は、その特定のデータについて、Ｌ２キャッシュ３２０をチェックし得る。
【００３３】
[0037]１つのデータは、異なるキャッシュメモリ中に複数の複製を有し得る。ＣＣＩ３０４は、コンフリクトを管理し、クアドコアクラスタ３１０のキャッシュメモリとクアドコアクラスタ３３０のキャッシュメモリとの間の一貫性を保つ。ＣＣＩ３０４は、クアドコアクラスタ３１０のキャッシュメモリに記憶されたデータと、クアドコアクラスタ３３０のキャッシュメモリに記憶されたデータとを同期し得る。
【００３４】
[0038]一構成では、ＣＰＵサブシステム３０２及びサブシステム３５０は、構成要素を３つの電力領域に配置し得る、すなわち、チップ論理回路領域（例えば、図２を参照して上で説明されたチップ論理回路領域２０８）、メモリ領域（例えば、図２を参照して上で説明されたメモリ領域２１２）、及びコア論理回路領域（例えば、図２を参照して上で説明されたコア論理回路領域２１０）。これらの３つの電力領域は、異なる背景パターンで図３に例示される。例えば、コア論理回路（３１２，３１４，３１６，３１８，３３２，３３４，３３６，及び３３８）、Ｌ１キャッシュメモリ（３２２，３２４，３２６，３２８，３４２，３４４，３４６，及び３４８）、Ｌ２キャッシュメモリ（３２０及び３４０）、及びＣＣＩ３０４は、コア論理回路領域に分類される。ＳｏＣメモリ３５２は、メモリ領域に配置される。ＣＰＵサブシステム３０２及びサブシステム３５０の他の構成要素（例えば、ＣＰＵサブシステム３０２のＣＰＵラッパー３０６、サブシステム３５０の論理回路３５４）は、チップ論理回路領域に分類される。
【００３５】
[0039]図１において上で説明した電力グリッド設計と比較すると、Ｌ２キャッシュメモリ３２０及び３４０は、メモリ領域からコア論理回路領域に移行される。これは、Ｌ１キャッシュメモリ（例えば、３２２，３２４，３２６，３２８，３４２，３４４，３４６，及び３４８）が、すでにコア論理回路領域内にあり、Ｌ２キャッシュメモリがＬ１キャッシュメモリと同様の電圧要件を有するため、コア論理回路領域に追加の電圧制約を課さない。
【００３６】
[0040]Ｌ２キャッシュメモリをメモリ領域からコア論理回路領域に移動することは、全てのＣＰＵ論理回路及びメモリに対する単一の電圧／電力領域を可能にし、より優れた配電ネットワークを提供する。Ｌ２キャッシュメモリをメモリ領域からコア論理回路領域に移動することにより、コア論理回路領域が、ＩＣ３６０のその他の部分から独立した「真の電圧アイランド」になることも可能になる。従って、Ｌ２キャッシュメモリをメモリ領域からコア論理回路領域に移動することにより、コア論理回路領域にとってより優れた電圧アイランドが可能になり得る。
【００３７】
[0041]一構成では、Ｌ２キャッシュメモリ３２０及び３４０がメモリ領域からコア論理回路領域に移動させられるため、Ｌ２キャッシュメモリ３２０及び３４０は、ＳＭＰＳ２０６からではなくＳＭＰＳ２０４から電力をソースする。図２を参照して上で説明したように、ＳＭＰＳ２０４は、１．０５Ｖから１．２５Ｖの範囲の電圧レベルで電力を供給し、ＳＭＰＳ２０６は、１．２７Ｖから１．４２Ｖの範囲の電圧レベルで電力を供給する。故に、ＳＭＰＳ２０４は、ＳＭＰＳ２０６が行うより低い電圧で電力を供給する。従って、ＳＭＰＳ２０６の代わりにＳＭＰＳ２０４から電力をソースすることで、Ｌ２キャッシュメモリ３２０及び３４０は、ＳＭＰＳ２０６に比べてＳＭＰＳ２０４のより低い電圧により、バッテリにおける電力消費を低減する。Ｌ２キャッシュメモリ３２０及び３４０をメモリ領域からコア論理回路領域に切り替えることで、キャッシュメモリ３２０及び３４０に対してより少ないＬＤＯ効率損失が生じ得る。
【００３８】
[0042]Ｌ２キャッシュメモリをメモリ領域からコア論理回路領域に移動することは、コア論理回路領域動作モードとメモリ領域電圧との従属関係を取り除く。メモリ回路（例えば、メモリ領域内の構成要素）に供給される電力電圧は、論理回路（例えば、コア論理回路領域及びチップ論理回路領域内の構成要素）に供給される電力電圧以上であり得る。コア論理回路領域又はチップ論理回路領域のいずれかの電圧がより高く引き上げられるとき、メモリ領域の電圧も高く引き上げられる。これは、Ｌ２キャッシュメモリがメモリ領域内に配置される場合、Ｌ２キャッシュメモリに対してより大きなＬＤＯ効率損失を引き起こす。Ｌ２キャッシュメモリをメモリ領域からコア論理回路領域に移動することで、チップ論理回路領域の電圧をより高く引き上げることが、Ｌ２キャッシュメモリに対するより大きなＬＤＯ効率損失を引き起こさないことができ、故に、バッテリにおいて電力を節約し得る。
【００３９】
[0043]Ｌ２キャッシュメモリをメモリ領域からコア論理回路領域に移動することは、より低いピーク電流要件により、メモリ領域ＬＤＯ（例えば、ＬＤＯレギュレータ２２０）ヘッドルームを改善し得る。より低いＬＤＯヘッドルーム要件はまた、電力節約をもたらす。
【００４０】
[0044]ＣＰＵサブシステム３０２が低電力モードに入ると、全てのコアがオフにされ得る。ＳＭＰＳ２０４は、Ｌ１及びＬ２キャッシュメモリに電力を供給するためにオンのままであり得る。ＳＭＰＳ２０４の出力電圧は、キャッシュメモリにコンテンツを保持するのに過不足なく足りる程度の保持電圧に低減され得る。比較すると、Ｌ２キャッシュがメモリ領域に存在する場合、ＳＭＰＳ２０６の出力電圧は、他の従属物（例えば、ＬＰＤＤＲ２１４）のせいで低減されることができない。従って、Ｌ２キャッシュメモリをメモリ領域からコア論理回路領域に移動することは、電力節約をもたらす。
【００４１】
[0045]Ｌ２キャッシュメモリがコア論理回路領域に移動されるため、レベルシフタは、コア論理回路領域とＬ２キャッシュメモリとの間にあり、除去され得る。レベルシフタを除去することは、より小さいダイ面積をもたらし得る。レベルシフタが遅延を追加し、最大周波数を達成しにくくするため、レベルシフタを除去することは、最大周波数を達成するためのタイミング制約も改善し得る。一構成では、Ｌ２キャッシュメモリをメモリ領域からコア論理回路領域に移動することは、Ｌ２キャッシュメモリの電力消費の２０％低減をもたらし得る。
【００４２】
[0046]図４は、電力グリッドを供給する方法のフローチャート４００である。方法は、ＩＣ（例えば、ＩＣ１５０，２５０，又は３６０）によって実行され得る。一構成では、この方法を実行するＩＣ１５０は、ＳｏＣであり得る。４０２において、ＳｏＣは、少なくとも１つのＳｏＣメモリに第１の電力領域を設ける。少なくとも１つのＳｏＣメモリは、ＳｏＣの第１のサブシステムに結合される。一構成では、第１の電力領域は、メモリ領域（例えば、メモリ領域２１２又は５１０）であり得る。一構成では、第１のサブシステムは、図３におけるサブシステム３５０又は図５におけるサブシステム５５０であり得る。少なくとも１つのＳｏＣメモリは、図３におけるＳｏＣメモリ３５２又は図５におけるＳｏＣメモリ５５２であり得る。別の構成では、第１のサブシステムは、追加のサブシステムであり得、少なくとも１つのＳｏＣメモリは、図１を参照して上で説明した追加のサブシステムに関連付けられたメモリであり得る。
【００４３】
[0047]一構成では、フィスト電力領域は、共有電源（例えば、ＳＭＰＳ２０６又は５０８）から電力をソースする。そのような構成では、共有電源は、ＬＰＤＤＲ（例えば、ＬＰＤＤＲ２１４）又はＷＬＡＮ ＲＦ構成要素（例えば、ＷＬＡＮ ＲＦ構成要素２１６）のうちの少なくとも１つに電力を供給するように更に構成され得る。
【００４４】
[0048]４０４において、ＳｏＣは、第２のサブシステムに結合された少なくとも１つのキャッシュメモリに及び第２のサブシステムの論理回路に第２の電力領域を設ける。一構成では、第２の電力領域は、コア論理回路領域（例えば、コア論理回路領域２１０又は５０６）であり得る。一構成では、第２のサブシステムは、図３におけるＣＰＵサブシステム３０２又は図５におけるＣＰＵサブシステム５３０であり得る。そのような構成では、第２のサブシステムに結合された少なくとも１つのキャッシュメモリは、図３又は図５を参照して説明したＬ２キャッシュメモリ及び／又はＬ１キャッシュメモリであり得、第２のサブシステムの論理回路は、図３又は図５を参照して説明したコア論理回路であり得る。別の構成では、第２のサブシステムは、ＣＰＵサブシステム１０２であり得る。そのような構成では、第２のサブシステムに結合された少なくとも１つのキャッシュメモリは、図１を参照して上で説明したＬ１キャッシュメモリであり得、第２のサブシステムの論理回路は、図１を参照して上で説明したコア論理回路（例えば、１１２，１１４，１１６，１１８，１３２，１３４，１３６，及び１３８）であり得る。
【００４５】
[0049]一構成では、第２の電力領域は、専用電源（例えば、ＳＭＰＳ２０４又は５０６）から電力をソースする。一構成では、第２の電力領域は、第２のサブシステムが低電力モードに入ったときに、少なくとも１つのキャッシュメモリにデータを保持するのに必要とされる最小電圧を保ち得る。
【００４６】
[0050]４０６において、ＳｏＣは、第１のサブシステムの論理回路に第３の電力領域を設ける。一構成では、第３の電力領域は、チップ論理回路領域（例えば、チップ論理回路領域２０８又は５２０）であり得る。一構成では、第１のサブシステムの論理回路は、図３を参照して上で説明したサブシステム３５０の論理回路３５４又は図５を参照して下で説明されるサブシステム５５０の論理回路５５４であり得る。別の構成では、第１のサブシステムの論理回路は、図１を参照して上で説明した追加のサブシステムの論理回路であり得る。一構成では、第３の電力領域は、専用電源（例えば、ＳＭＰＳ２０２又は５０４）から電力をソースする。
【００４７】
[0051]図５は、図４の方法を実施するように構成された集積回路５０２を例示する図５００である。一構成では、ＩＣ５０２の各構成要素は、図２を参照して上で説明したＩＣ２５０、図３を参照して上で説明したＩＣ３６０、及び図１を参照して上で説明したＩＣ１５０の対応する構成要素と同様の機能を実行する。一構成では、ＩＣ５０２は、ＳｏＣである。
【００４８】
[0052]示されるように、ＩＣ５０２は、ＣＰＵサブシステム５３０と、追加のサブシステム５５０とを含み得る。サブシステム５５０は、ＧＰＵサブシステム、Ｉ／Ｏサブシステム、又はＣＰＵサブシステム５３０以外の任意のサブシステムであり得る。ＣＰＵサブシステム５３０は、いくつかのコア論理回路（例えば、コア論理回路５３６）と、いくつかのＬ１キャッシュメモリ（例えば、Ｌ１キャッシュメモリ５３８）と、Ｌ２キャッシュメモリ５４０及び５４２と、ＣＣＩ５３４とを含む。サブシステム５５０は、ＳｏＣメモリ５５２を含む。一構成では、ＳｏＣメモリ５５２は、ＣＰＵサブシステム５３０の外にあるオンチップＳＲＡＭであり得る。一構成では、ＳｏＣメモリ５５２は、モデムＤＳＰ Ｌ２キャッシュ、オーディオＤＳＰ Ｌ２キャッシュ、グラフィックス内部（ＳｏＣ）ＲＡＭ、ディスプレイ内部（ＳｏＣ）ＲＡＭ、カメラ内部（ＳｏＣ）ＲＡＭ、ビデオ内部（ＳｏＣ）ＲＡＭ、周辺機器（例えば、ＵＳＢ、Ｃｒｙｐｔｏ、ｅＭＭＣ）内部（ＳｏＣ）ＲＡＭ、共有メモリ、等のうちの１つ又は複数であり得る。一構成では、ＳｏＣメモリ５５２は、サブシステム５５０の一部であり得る。別の構成では、ＳｏＣメモリ５５２は、サブシステム５５０の外にあり得るが、サブシステム５５０の構成要素（例えば、論理回路５５４）に結合される又はそれに関連付けられる。
【００４９】
[0053]ＩＣ５０２は、３つの電力領域（チップ論理回路領域５２０、コア論理回路領域５２２、及びメモリ領域５２４）内の構成要素に電力を供給するＳＭＰＳ５０４，５０６，及び５０８を含む。３つのＬＤＯレギュレータ５１０，５１２，及び５１４は、ＳＭＰＳ５０８から電力をソースする。一構成では、メモリ領域５２４内の構成要素は、ＳＭＰＳ５０８からソースされるＬＤＯレギュレータ５１０を介して準制御され得る。ＩＣ５０２の多くの他の構成要素は、ＳＭＰＳ５０８からソースされるＬＤＯレギュレータ５１２及び５１４を介して準制御され得る。
【００５０】
[0054]一構成では、ＣＰＵサブシステム５３０及びサブシステム５５０は、構成要素を３つの電力領域、すなわち、チップ論理回路領域５２０、メモリ領域５２４、及びコア論理回路領域５２２に配置し得る。例えば、コア論理回路（例えば、５３６）、Ｌ１キャッシュメモリ（例えば、５３８）、Ｌ２キャッシュメモリ（５４０及び５４２）、及びＣＣＩ５３４は、コア論理回路領域５２２に分類される。ＳｏＣメモリ５５２は、メモリ領域５２４に配置される。ＣＰＵサブシステム５３０及びサブシステム５５０の他の構成要素（例えば、ＣＰＵサブシステム５３０のＣＰＵラッパー５３２及びサブシステム５５０の論理回路５５４）は、チップ論理回路領域５２０に分類される。
【００５１】
[0055]ＩＣ５０２は、少なくとも１つのＳｏＣメモリに第１の電力領域を設けるための手段を含み得る。少なくとも１つのＳｏＣメモリは、ＳｏＣの第１のサブシステムに結合される。一構成では、第１の電力領域は、メモリ領域５２４であり得る。一構成では、第１のサブシステムは、サブシステム５５０であり得、少なくとも１つのＳｏＣメモリは、ＳｏＣメモリ５５２であり得る。一構成では、少なくとも１つのＳｏＣメモリに第１の電力領域を設けるための手段は、ＳＭＰＳ５０８、ＬＤＯレギュレータ５１０、及び、ＳＭＰＳ５０８、ＬＤＯレギュレータ５１０、及び少なくとも１つのＳｏＣメモリを接続する回路配線であり得る。一構成では、第１の電力領域を設けるための手段は、図４の４０２に関して上で説明した動作を実行する。
【００５２】
[0056]ＩＣ５０２は、第２のサブシステムに結合された少なくとも１つのキャッシュメモリに及び第２のサブシステムの論理回路に第２の電力領域を設けるための手段を含み得る。一構成では、第２の電力領域は、コア論理回路領域５２２であり得る。一構成では、第２のサブシステムは、ＣＰＵサブシステム５３０であり得る。そのような構成では、第２のサブシステムに結合された少なくとも１つのキャッシュメモリは、Ｌ２キャッシュメモリ（例えば、５４０及び／又は５４２）及び／又はＬ１キャッシュメモリ（例えば、５３８）であり得、第２のサブシステムの論理回路は、コア論理回路（例えば、５３６）であり得る。一構成では、第２のサブシステムに結合された少なくとも１つのキャッシュメモリに及び第２のサブシステムの論理回路に第２の電力領域を設けるための手段は、ＳＭＰＳ５０６、及び、ＳＭＰＳ５０６を第２のサブシステムの論理回路及び少なくとも１つのキャッシュメモリに接続する回路配線であり得る。一構成では、第２の電力領域を設けるための手段は、図４の４０４に関して上で説明した動作を実行する。
【００５３】
[0057]ＩＣ５０２は、第１のサブシステムの論理回路に第３の電力領域を設けるための手段を含み得る。一構成では、第３の電力領域は、チップ論理回路領域５２０であり得る。一構成では、第１のサブシステムの論理回路は、サブシステム５５０の論理回路５５４であり得る。一構成では、第１のサブシステムの論理回路に第３の電力領域を設けるための手段は、ＳＭＰＳ５０４、及び、ＳＭＰＳ５０４を第１のサブシステムの論理回路に接続する回路配線であり得る。そのような構成では、第３の電力領域を設けるための手段は、図４の４０６に関して上で説明した動作を実行する。
【００５４】
[0058]開示されたプロセス／フローチャートにおけるブロックの特定の順序又は階層が例示的なアプローチの一例であることは理解される。設計選好に基づいて、プロセス／フローチャートにおけるブロックの特定の順序又は階層が並び替えられ得ることは理解される。更に、いくつかのブロックが組み合わされたり省略されたりし得る。添付の方法の請求項は、様々なブロックの要素を１つの例示的な（sample）順序で示し、それらが提示された特定の順序又は階層に限定されることは意味されない。
【００５５】
[0059]先の説明は、当業者による本明細書で説明された様々な態様の実践を可能にするために提供される。これらの態様に対する様々な修正は、当業者には容易に明らかとなり、本明細書において定義された包括的な原理は他の態様に適用され得る。故に、特許請求の範囲は、本明細書に示された態様に限定されるよう意図されたものではなく、特許請求の範囲における文言と合致する全範囲が付与されるべきものであり、ここにおいて、単数形の要素への参照は、別途明記されていない限り、「１つ及び１つのみ」を意味するよう意図されるのではなく、むしろ「１つ又は複数」を意味する。「例示的」という単語は、本明細書では、「実例、事例、又は例示としての役割を果たす」という意味で使用される。「例示的」として本明細書で説明される任意の態様は、必ずしも、他の態様よりも好ましい又は有利であると解釈されるべきであるとは限らない。別途明記されていない限り、「何らかの／いくつかの」という用語は、１つ又は複数を指す。「Ａ、Ｂ、又はＣのうちの少なくとも１つ」、「Ａ、Ｂ、及びＣのうちの少なくとも１つ」、及び「Ａ、Ｂ、Ｃ、又はこれらの任意の組み合わせ」のような組み合わせは、Ａ、Ｂ、及び／又はＣの任意の組み合わせを含み、複数のＡ、複数のＢ、又は複数のＣを含み得る。厳密に言うと、「Ａ、Ｂ、又はＣのうちの少なくとも１つ」、「Ａ、Ｂ、及びＣのうちの少なくとも１つ」、及び「Ａ、Ｂ、Ｃ、又はこれらの任意の組み合わせ」のような組み合わせは、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢ、ＡとＣ、ＢとＣ、又はＡとＢとＣであり得、ここで、任意のそのような組み合わせは、Ａ、Ｂ、又はＣの１つ又は複数のメンバを含み得る。当業者に知られているか後に知られることとなる、本開示全体にわたって説明した様々な態様の要素と構造的及び機能的に同等なものは全て、参照によって本明細書に明確に組み込まれ、特許請求の範囲に包含されるよう意図される。更に、本明細書に開示されるものは、そのような開示が特許請求の範囲に明示的に記載されているかどうかに関わらず、公に献呈されるよう意図されるものではない。いずれの請求項の要素も、その要素が「〜ための手段」という表現を使用して明記されていない限り、ミーンズプラスファンクション（means plus function）として解釈されるべきではない。
【図１】
2019192264.tif 000003
【図２】
2019192264.tif 000004
【図３】
2019192264.tif 000005
【図４】
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【図５】
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【手続補正書】
【提出日】令和1年7月1日(2019.7.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
装置であって、
少なくとも１つのシステムオンチップ（ＳｏＣ）メモリと、少なくとも１つのキャッシュメモリとを備える複数のメモリユニットと、
前記少なくとも１つのＳｏＣメモリに結合された第１のサブシステムと、ここにおいて、前記少なくとも１つのＳｏＣメモリは、第１の電力領域に関連付けられる、
前記少なくとも１つのキャッシュメモリに結合された第２のサブシステムと、ここにおいて、前記少なくとも１つのキャッシュメモリは、第２の電力領域に関連付けられる、
を備える装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
[0059]先の説明は、当業者による本明細書で説明された様々な態様の実践を可能にするために提供される。これらの態様に対する様々な修正は、当業者には容易に明らかとなり、本明細書において定義された包括的な原理は他の態様に適用され得る。故に、特許請求の範囲は、本明細書に示された態様に限定されるよう意図されたものではなく、特許請求の範囲における文言と合致する全範囲が付与されるべきものであり、ここにおいて、単数形の要素への参照は、別途明記されていない限り、「１つ及び１つのみ」を意味するよう意図されるのではなく、むしろ「１つ又は複数」を意味する。「例示的」という単語は、本明細書では、「実例、事例、又は例示としての役割を果たす」という意味で使用される。「例示的」として本明細書で説明される任意の態様は、必ずしも、他の態様よりも好ましい又は有利であると解釈されるべきであるとは限らない。別途明記されていない限り、「何らかの／いくつかの」という用語は、１つ又は複数を指す。「Ａ、Ｂ、又はＣのうちの少なくとも１つ」、「Ａ、Ｂ、及びＣのうちの少なくとも１つ」、及び「Ａ、Ｂ、Ｃ、又はこれらの任意の組み合わせ」のような組み合わせは、Ａ、Ｂ、及び／又はＣの任意の組み合わせを含み、複数のＡ、複数のＢ、又は複数のＣを含み得る。厳密に言うと、「Ａ、Ｂ、又はＣのうちの少なくとも１つ」、「Ａ、Ｂ、及びＣのうちの少なくとも１つ」、及び「Ａ、Ｂ、Ｃ、又はこれらの任意の組み合わせ」のような組み合わせは、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢ、ＡとＣ、ＢとＣ、又はＡとＢとＣであり得、ここで、任意のそのような組み合わせは、Ａ、Ｂ、又はＣの１つ又は複数のメンバを含み得る。当業者に知られているか後に知られることとなる、本開示全体にわたって説明した様々な態様の要素と構造的及び機能的に同等なものは全て、参照によって本明細書に明確に組み込まれ、特許請求の範囲に包含されるよう意図される。更に、本明細書に開示されるものは、そのような開示が特許請求の範囲に明示的に記載されているかどうかに関わらず、公に献呈されるよう意図されるものではない。いずれの請求項の要素も、その要素が「〜ための手段」という表現を使用して明記されていない限り、ミーンズプラスファンクション（means plus function）として解釈されるべきではない。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
装置であって、
少なくとも１つのシステムオンチップ（ＳｏＣ）メモリと、少なくとも１つのキャッシュメモリとを備える複数のメモリユニットと、
前記少なくとも１つのＳｏＣメモリに結合された第１のサブシステムと、ここにおいて、前記少なくとも１つのＳｏＣメモリは、第１の電力領域に関連付けられる、
前記少なくとも１つのキャッシュメモリに結合された第２のサブシステムと、ここにおいて、前記少なくとも１つのキャッシュメモリは、第２の電力領域に関連付けられる、  を備える装置。
［Ｃ２］
前記第２のサブシステムは、中央処理ユニット（ＣＰＵ）サブシステムである、Ｃ１に記載の装置。
［Ｃ３］
前記少なくとも１つのキャッシュメモリは、レベル２（Ｌ２）キャッシュメモリを備える、Ｃ２に記載の装置。
［Ｃ４］
前記ＣＰＵサブシステムは、１つ以上のプロセッサクラスタを備え、前記Ｌ２キャッシュメモリは、前記１つ以上のプロセッサクラスタのうちの１つに結合される、Ｃ３に記載の装置。
［Ｃ５］
前記少なくとも１つのキャッシュメモリは、レベル１（Ｌ１）キャッシュメモリを備え、前記ＣＰＵサブシステムは、複数のプロセッサを備え、前記Ｌ１キャッシュメモリは、前記複数のプロセッサのうちの１つに結合される、Ｃ２に記載の装置。
［Ｃ６］
前記第１のサブシステムは、第１の論理回路を備える、ここで、前記第１の論理回路は、第３の電力領域に関連付けられる、Ｃ１に記載の装置。
［Ｃ７］
前記第２のサブシステムは、第２の論理回路を備える、ここで、前記第２の論理回路は、前記第２の電力領域に関連付けられる、Ｃ６に記載の装置。
［Ｃ８］
前記第１のサブシステム及び前記第２のサブシステムは、ＳｏＣ上に存在する、Ｃ１に記載の装置。
［Ｃ９］
第１の電源及び第２の電源を更に備える、ここにおいて、前記第１の電源は、前記第１の電力領域に電力を供給するように構成され、前記第２の電源は、前記第２の電力領域に電力を供給するように構成される、Ｃ１に記載の装置。
［Ｃ１０］
ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）無線周波数（ＲＦ）構成要素を更に備える、ここにおいて、前記複数のメモリユニットは、低電力ＤＤＲ（ＬＰＤＤＲ）を更に備え、前記第１の電源は、前記ＬＰＤＤＲ又は前記ＷＬＡＮ ＲＦ構成要素のうちの少なくとも１つに電力を供給するように更に構成され、Ｃ９に記載の装置。
［Ｃ１１］
前記第２の電力領域は、前記第２のサブシステムが低電力モードに入ったときに、前記少なくとも１つのキャッシュメモリにデータを保持するのに必要とされる最小電圧を保つ、Ｃ１に記載の装置。
［Ｃ１２］
電力グリッドを供給する方法であって、
少なくとも１つのシステムオンチップ（ＳｏＣ）メモリに第１の電力領域を設けることと、ここで、前記少なくとも１つのＳｏＣメモリは、第１のサブシステムに結合される、  少なくとも１つのキャッシュメモリに第２の電力領域を設けることと、ここで、前記少なくとも１つのキャッシュメモリは、第２のサブシステムに結合される、
を備える方法。
［Ｃ１３］
前記第２のサブシステムは、中央処理ユニット（ＣＰＵ）サブシステムである、Ｃ１２に記載の方法。
［Ｃ１４］
前記少なくとも１つのキャッシュメモリは、レベル２（Ｌ２）キャッシュメモリを備える、Ｃ１３に記載の方法。
［Ｃ１５］
前記ＣＰＵサブシステムは、１つ以上のプロセッサクラスタを備え、前記Ｌ２キャッシュメモリは、前記１つ以上のプロセッサクラスタのうちの１つに結合される、Ｃ１４に記載の方法。
［Ｃ１６］
前記少なくとも１つのキャッシュメモリは、レベル１（Ｌ１）キャッシュメモリを備え、前記ＣＰＵサブシステムは、複数のプロセッサを備え、前記Ｌ１キャッシュメモリは、前記複数のプロセッサのうちの１つに結合される、Ｃ１３に記載の方法。
［Ｃ１７］
前記第１のサブシステムは、第１の論理回路を備え、前記方法は、前記第１の論理回路に第３の電力領域を設けることを更に備える、Ｃ１２に記載の方法。
［Ｃ１８］
前記第２のサブシステムは、第２の論理回路を備え、前記方法は、前記第２の論理回路に前記第２の電力領域を設けることを更に備える、Ｃ１７に記載の方法。
［Ｃ１９］
前記第１のサブシステム及び前記第２のサブシステムは、ＳｏＣ上に存在する、Ｃ１２に記載の方法。
［Ｃ２０］
第１の電源は、前記第１の電力領域に電力を供給するように構成され、第２の電源は、前記第２の電力領域に電力を供給するように構成される、Ｃ１２に記載の方法。
［Ｃ２１］
前記第１の電源は、低電力ＤＤＲ（ＬＰＤＤＲ）又はワイヤレスローカルエリアネットワーク（ＷＬＡＮ）無線周波数（ＲＦ）構成要素のうちの少なくとも１つに電力を供給するように更に構成される、Ｃ２０に記載の方法。
［Ｃ２２］
電力グリッドを供給するための装置であって、
少なくとも１つのシステムオンチップ（ＳｏＣ）メモリに第１の電力領域を設けるための手段と、ここで、前記少なくとも１つのＳｏＣメモリは、第１のサブシステムに結合される、
少なくとも１つのキャッシュメモリに第２の電力領域を設けるための手段と、ここで、前記少なくとも１つのキャッシュメモリは、第２のサブシステムに結合される、
を備える装置。
［Ｃ２３］
前記第２のサブシステムは、中央処理ユニット（ＣＰＵ）サブシステムである、Ｃ２２に記載の装置。
［Ｃ２４］
前記少なくとも１つのキャッシュメモリは、レベル２（Ｌ２）キャッシュメモリを備える、Ｃ２３に記載の装置。
［Ｃ２５］
前記ＣＰＵサブシステムは、１つ以上のプロセッサクラスタを備え、前記Ｌ２キャッシュメモリは、前記１つ以上のプロセッサクラスタのうちの１つに結合される、Ｃ２４に記載の装置。
［Ｃ２６］
前記少なくとも１つのキャッシュメモリは、レベル１（Ｌ１）キャッシュメモリを備え、前記ＣＰＵサブシステムは、複数のプロセッサを備え、前記Ｌ１キャッシュメモリは、前記複数のプロセッサのうちの１つに結合される、Ｃ２３に記載の装置。
［Ｃ２７］
前記第１のサブシステムは、第１の論理回路を備え、前記装置は、前記第１の論理回路に第３の電力領域を設けるための手段を更に備える、Ｃ２２に記載の装置。
［Ｃ２８］
前記第２のサブシステムは、第２の論理回路を備え、前記少なくとも１つのキャッシュメモリに前記第２の電力領域を設けるための前記手段は、前記第２の論理回路に前記第２の電力領域を設けるように更に構成される、Ｃ２７に記載の装置。
［Ｃ２９］
前記第１のサブシステム及び前記第２のサブシステムは、ＳｏＣ上に存在する、Ｃ２２に記載の装置。
［Ｃ３０］
前記第１の電力領域を設けるための前記手段は、前記第１の電力領域に電力を供給するように構成された第１の電源を備え、前記第２の電力領域を設けるための前記手段は、前記第２の電力領域に電力を供給するように構成された第２の電源を備える、Ｃ２２に記載の装置。
【外国語明細書】
2019192264000001.pdf