(57)【要約】【課題】応力変動に伴う電気的特性の変動を低減可能な半導体装置を提供する。【解決手段】半導体装置は、一つの半導体チップで構成され、並列トランジスタを備える。並列トランジスタは、半導体チップの主面の鉛直方向に電流経路が形成される単数または複数の縦型トランジスタＱＶと、半導体チップの主面方向に電流経路が形成され、各端子が縦型トランジスタＱＶの各端子と共通に結合される単数または複数の横型トランジスタＱＬとの組み合わせで構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
一つの半導体チップで構成され、並列トランジスタを備える半導体装置であって、
前記並列トランジスタは、前記半導体チップの主面の鉛直方向に電流経路が形成される単数または複数の縦型トランジスタと、前記半導体チップの主面方向に電流経路が形成され、各端子が前記縦型トランジスタの各端子と共通に結合される単数または複数の横型トランジスタとの組み合わせで構成される、
半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記並列トランジスタは、バイポーラトランジスタである、
半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記バイポーラトランジスタの順方向電圧を利用して温度に依存する電圧または電流を生成するバンドギャップ回路を有し、
前記並列トランジスタは、前記バンドギャップ回路の前記バイポーラトランジスタに適用される、
半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記バンドギャップ回路は、第１のバイポーラトランジスタと、前記第１のバイポーラトランジスタのＮ倍のトランジスタサイズを備える第２のバイポーラトランジスタとを含み、前記第１のバイポーラトランジスタと前記第２のバイポーラトランジスタの順方向電圧の差電圧に基づいて正の温度特性を有する電圧または電流を生成し、
前記第１のバイポーラトランジスタは、J個の前記縦型トランジスタと、Ｋ個の前記横型トランジスタとを備える第１の前記並列トランジスタで構成され、
前記第２のバイポーラトランジスタは、（J×Ｎ）個の前記縦型トランジスタと、（Ｋ×Ｎ）個の前記横型トランジスタとを備える第２の前記並列トランジスタで構成される、
半導体装置。
【請求項５】
請求項３記載の半導体装置において、
さらに、前記並列トランジスタを構成する前記縦型トランジスタの数と前記横型トランジスタの数を任意の比率で選択する選択回路を有する、
半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記選択回路は、
一端に前記複数の縦型トランジスタの制御入力端子と前記複数の横型トランジスタの制御入力端子とがそれぞれ結合され、他端に所定の制御入力信号が共通に入力される複数の第１のスイッチと、
一端に前記複数の縦型トランジスタの前記制御入力端子と前記複数の横型トランジスタの前記制御入力端子とがそれぞれ結合され、他端にトランジスタをオフにする固定電圧が共通に印加され、前記複数の第１のスイッチ内の対応スイッチと相補的にオン・オフが制御される複数の第２のスイッチと、
を有する、
半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記複数の縦型トランジスタと前記複数の横型トランジスタは、前記半導体チップの主面上で、第１の方向に交互に配置され、前記第１の方向と交差する第２の方向に交互に配置される、
半導体装置。
【請求項８】
請求項５記載の半導体装置において、
さらに、前記バイポーラトランジスタの順方向電圧を測定するアナログディジタル変換器と、
前記アナログディジタル変換器の測定結果を保持する不揮発性メモリと、
前記選択回路を制御するロジック回路と、
を有し、
前記不揮発性メモリは、第１の時刻での前記アナログディジタル変換器の測定結果を保持し、
前記ロジック回路は、前記第１の時刻よりも後となる第２の時刻での前記アナログディジタル変換器の測定結果と前記不揮発性メモリに保持される前記第１の時刻での測定結果との差分がゼロに近づくように前記選択回路における前記比率を探索する、
半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記縦型トランジスタと前記横型トランジスタは、前記半導体チップの主面上で、第１の方向に交互に配置され、前記第１の方向と交差する第２の方向に交互に配置される、
半導体装置。
【請求項１０】
請求項２記載の半導体装置において、
前記バイポーラトランジスタの順方向電圧を利用して温度依存性が小さい基準電圧または基準電流を生成するバンドギャップリファレンス回路を有し、
前記並列トランジスタは、前記バンドギャップリファレンス回路の前記バイポーラトランジスタに適用される、
半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
さらに、前記バンドギャップリファレンス回路からの前記基準電圧または前記基準電流を用いて動作するアナログディジタル変換器を有する、
半導体装置。
【請求項１２】
請求項１記載の半導体装置において、
前記並列トランジスタは、ＭＯＳトランジスタである、
半導体装置。
【請求項１３】
一つの半導体チップで構成され、バイポーラトランジスタの順方向電圧を利用して温度に依存する電圧を生成し、当該バイポーラトランジスタに並列トランジスタが適用されるバンドギャップ回路と、選択回路とを有する半導体装置の製造方法であって、
前記並列トランジスタは、前記半導体チップの主面の鉛直方向に電流経路が形成される単数または複数の縦型トランジスタと、前記半導体チップの主面方向に電流経路が形成され、各端子が前記複数の縦型トランジスタの各端子と共通に結合される単数または複数の横型トランジスタとの組み合わせで構成され、
前記選択回路は、前記並列トランジスタを構成する前記縦型トランジスタの数と前記横型トランジスタの数を任意の比率で選択し、
前記製造方法は、
半導体ウエハ上に各種回路を形成する回路形成工程と、
前記半導体ウエハに含まれる第１の半導体チップを対象に、前記選択回路における前記比率を初期値に設定した状態で、前記バイポーラトランジスタの順方向電圧を測定するウエハテスト工程と、
前記第１の半導体チップを所定のモールド樹脂で封止することによって第１のパッケージ品を製造するモールド工程と、
前記第１のパッケージ品を対象に、前記バイポーラトランジスタの順方向電圧を測定しながら、当該測定結果と、前記ウエハテスト工程における前記第１の半導体チップの測定結果との差分がゼロに近づくように前記選択回路における前記比率を探索するパッケージ品テスト工程と、
を有する、
半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記半導体装置は、さらに、
前記バイポーラトランジスタの順方向電圧を測定するアナログディジタル変換器と、
前記アナログディジタル変換器の測定結果を保持する不揮発性メモリと、
前記選択回路を制御するロジック回路と、
を有し、
前記ウエハテスト工程では、前記アナログディジタル変換器が前記バイポーラトランジスタの順方向電圧を測定し、当該測定結果を前記不揮発性メモリに保持し、
前記パッケージ品テスト工程では、前記アナログディジタル変換器が前記バイポーラトランジスタの順方向電圧を測定しながら、前記ロジック回路が、当該測定結果と、前記不揮発性メモリに保持される測定結果との差分がゼロに近づくように前記選択回路の前記比率を探索する、
半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
前記半導体装置は、前記バンドギャップ回路を用いて温度依存が小さい基準電圧または基準電流を生成し、前記基準電圧または前記基準電流の製造ばらつきを補正するトリミング抵抗を含んだバンドギャップリファレンス回路を有し、
前記ウエハテスト工程では、さらに、前記選択回路における前記比率が前記初期値の状態で、前記トリミング抵抗の調整が行われる、
半導体装置の製造方法。
【請求項１６】
請求項１３記載の半導体装置の製造方法において、
前記縦型トランジスタと前記横型トランジスタは、前記半導体チップの主面上で、第１の方向に交互に配置され、前記第１の方向と交差する第２の方向に交互に配置される、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、例えば、バンドギャップリファレンス回路等を含んだ半導体装置の技術に関する。
【背景技術】
【０００２】
特許文献１には、バイポーラトランジスタのベース・エミッタ・コレクタを囲むように絶縁酸化膜からなるトレンチ構造を備えた半導体装置が示される。当該トレンチ構造は、中空構造を有し、これによって、外部応力による特性変動を抑制する。非特許文献１には、外部圧力によって、バイポーラトランジスタのベース・エミッタ間電圧がどのように変動するかが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１５／０３７１６６号
【非特許文献】
【０００４】
【非特許文献１】“Minimization of the Mechanical-Stress-Induced Inaccuracy in Bandgap Voltage References”、IEEE JOURNAL OF SOLID-STATE CIRCUITS、VOL.38、NO.7、２００３年７月
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば、バイポーラトランジスタを代表とする各トランジスタの電気的特性は、パッケージ封止前後等の応力変動に依存して変動し得る。このため、例えば、バンドギャップリファレンス回路等では、基準電圧や基準電流が変動し、所望の目標精度が得られない場合がある。そこで、例えば、特許文献１のような方式を用いて応力変動に伴う電気的特性の変動を抑制することが考えられる。しかし、当該方式では、電気的特性の変動をキャンセルできる訳ではないため、場合によっては不十分となる恐れがある。
【０００６】
後述する実施の形態は、このようなことに鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態による半導体装置は、一つの半導体チップで構成され、並列トランジスタを備える。並列トランジスタは、半導体チップの主面の鉛直方向に電流経路が形成される単数または複数の縦型トランジスタと、半導体チップの主面方向に電流経路が形成され、各端子が縦型トランジスタの各端子と共通に結合される単数または複数の横型トランジスタとの組み合わせで構成される。
【発明の効果】
【０００８】
前記一実施の形態によれば、応力変動に伴う電気的特性の変動を低減可能になる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１による半導体装置の主要部の構成例を示す回路図である。
【図２】図１における縦型トランジスタおよび横型トランジスタを含んだ半導体チップの模式的な構造例を示す断面図である。
【図３】バイポーラトランジスタに応力が加わった際の順方向電圧の変化の一例を示す図である。
【図４Ａ】本発明の実施の形態１による半導体装置に含まれるバンドギャップリファレンス回路の構成例を示す回路図である。
【図４Ｂ】図４Ａにおけるバイポーラトランジスタの構成例を示す模式図である。
【図４Ｃ】図４Ａにおけるバイポーラトランジスタの他の構成例を示す模式図である。
【図５】図４Ｂまたは図４Ｃにおける縦型トランジスタの詳細な構造例を示す断面図および平面図である。
【図６】図４Ｂまたは図４Ｃにおける横型トランジスタの構造例を示す断面図および平面図である。
【図７】図４Ｂまたは図４Ｃにおける縦型トランジスタおよび横型トランジスタのレイアウト構成例を示す平面図である。
【図８Ａ】図１の変形例となる半導体装置の主要部の構成例を示す回路図である。
【図８Ｂ】図８Ａにおける縦型トランジスタおよび横型トランジスタの構造例を示す断面図である。
【図９Ａ】本発明の実施の形態２による半導体装置に含まれるバンドギャップリファレンス回路の構成例を示す回路図である。
【図９Ｂ】図９Ａにおけるバイポーラトランジスタの構成例を示す模式図である。
【図１０】本発明の実施の形態３による半導体装置の主要部の構成例を示す回路図である。
【図１１】本発明の実施の形態３による半導体装置の製造方法の一例を示すフロー図である。
【図１２】本発明の実施の形態４による半導体装置の主要部の構成例を示す概略図である。
【図１３】本発明の実施の形態５による半導体装置において、適用例となる上位システムの主要部の構成例を示す回路図である。
【図１４】図１３とは異なる上位システムの主要部の構成例を示す回路図である。
【図１５】半導体チップに応力変動が生じる過程の一例を示す図である。
【図１６】半導体チップに加わる応力の方向を示す図である。
【図１７】本発明の比較例となる半導体装置において、主要部の構造例を示す断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１２】
また、以下の実施の形態では、ｐチャネル型ＭＯＳトランジスタをｐＭＯＳトランジスタと称し、ｎチャネル型ＭＯＳトランジスタをｎＭＯＳトランジスタと称する。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
（実施の形態１）
《半導体チップの応力変動》
図１５は、半導体チップに応力変動が生じる過程の一例を示す図である。図１６は、半導体チップに加わる応力の方向を示す図である。半導体チップＣＰには、図１６に示されるように、半導体チップＣＰを圧縮する力となる圧縮応力や、半導体チップＣＰを引っ張る力となる引っ張り応力が加わる場合がある。このような応力は、具体的には、例えば、図１５に示されるような過程で生じ得る。図１５では、前提として、半導体ウエハ上に、各種製造装置によって、所定の回路を有する複数の半導体チップＣＰが形成されているものとする。
【００１５】
図１５の期間Ｔ１において、半導体ウエハは、ウエハテスト装置によってテストされた後、ダイシング工程によって複数の半導体チップＣＰに分離される。ここでは、この時点で各半導体チップＣＰに加わる応力を基準（ゼロ）として説明する。期間Ｔ２のモールド工程において、各半導体チップＣＰは、所定のモールド樹脂によって封止される。この際に、半導体チップＣＰには、モールド樹脂の硬化収縮に伴い圧縮応力が加わる。
【００１６】
続いて、期間Ｔ３のリフロー工程において、封止後の半導体チップＣＰ（すなわちパッケージ品）は、加熱によって配線基板等に半田付けされる。この際に、半導体チップＣＰには、一旦、引っ張り応力が加わり、冷却が進むにつれて圧縮応力が加わる。その後の期間Ｔ４は、パッケージ品の稼働期間である。期間Ｔ４において、半導体チップＣＰには、稼働過程での発熱等に伴うモールド樹脂の経時的な物性変化（明細書では経時変化と呼ぶ）によって引っ張り応力が加わる場合がある。
【００１７】
このように、半導体チップＣＰには、主に、モールド工程（期間Ｔ２）の前後と、リフロー工程（期間Ｔ３）の前後とで応力変動が生じ、さらに、経時変化（期間Ｔ４）によっても応力変動が生じ得る。このような応力変動が生じると、それに伴い各トランジスタの電気的特性も変動し得る。その結果、半導体チップ（半導体装置）で用いる各種電圧や電流の精度も低下するため、特に、高精度な処理が求められる半導体装置において、目標精度を満たせない恐れがある。そこで、後述する実施の形態１の方式を用いることが有益となる。
【００１８】
《半導体装置（実施の形態１）の主要部の概略構成》
図１は、本発明の実施の形態１による半導体装置の主要部の構成例を示す回路図である。実施の形態１の半導体装置は、一つの半導体チップで構成され、例えば、図１に示すようなバンドギャップ回路ＢＧを備える。当該バンドギャップ回路ＢＧは、電源電圧ＶＣＣと接地電源電圧ＧＮＤの間に、電流源ＩＳと、複数のトランジスタ（ここではｎｐｎ型バイポーラトランジスタ）で構成される並列トランジスタとを備える。並列トランジスタは、単数または複数の縦型トランジスタＱＶ１，…と、単数または複数の横型トランジスタＱＬ１，ＱＬ２，…との組み合わせで構成される。
【００１９】
縦型トランジスタＱＶ１，…は、半導体チップの主面の鉛直方向に電流経路が形成されるトランジスタである。横型トランジスタＱＬ１，ＱＬ２，…は、半導体チップの主面方向に電流経路が形成され、各端子（ここでは、エミッタ、ベース、コレクタ）が縦型トランジスタＱＶ１の各端子と共通に結合されるトランジスタである。また、この例では、並列トランジスタ（ｎｐｎ型バイポーラトランジスタ）は、ベース・コレクタ間が共通に結合される（すなわち、ダイオード接続される）。このようなバイポーラトランジスタは、電流源ＩＳからの定電流Ｉが供給されることで、所定のベース・エミッタ間電圧（明細書では順方向電圧と呼ぶ）Ｖｂｅを生成する。
【００２０】
当該順方向電圧Ｖｂｅは、負の温度特性を有することが知られている。このように、バイポーラトランジスタの順方向電圧Ｖｂｅを利用して温度に依存する電圧または電流を生成する回路を、明細書では、バンドギャップ回路と呼ぶ。バンドギャップ回路は、詳細は後述するが、負の温度特性に限らず、複数のバイポーラトランジスタを用いて正の温度特性を有する電圧または電流を生成することも可能である。
【００２１】
《電気的特性の変動のキャンセル原理》
図２は、図１における縦型トランジスタおよび横型トランジスタを含んだ半導体チップの模式的な構造例を示す断面図である。図２の半導体チップＣＰには、主面の鉛直方向に電流経路ＩＰＨＶが形成される縦型トランジスタＱＶと、主面方向に電流経路ＩＰＨＬが形成される横型トランジスタＱＬとが形成されている。このような半導体チップＣＰに対して、例えば、図１５に示したモールド工程が行われた場合を想定する。
【００２２】
モールド工程で半導体チップＣＰに加わる応力は、通常、主面の鉛直方向から加わる圧縮応力が主成分となる。その際、ポアソン比（主面方向（Ｘ軸、Ｙ軸方向）の歪み：鉛直方向（Ｚ軸方向）の歪み）に従い、半導体チップＣＰの主面方向には、引っ張り応力が発生する。その結果、縦型トランジスタＱＶには圧縮応力が加わり、横型トランジスタＱＬには引っ張り応力が加わることになる。すなわち、縦型トランジスタＱＶと横型トランジスタＱＬには、互いに逆方向の応力が加わることになる。
【００２３】
図３は、バイポーラトランジスタに応力が加わった際の順方向電圧の変化の一例を示す図である。図３において、（−）側の応力は圧縮応力であり、（＋）側の応力は引っ張り応力である。特に、ｎｐｎ型バイポーラトランジスタでは、順方向電圧Ｖｂｅは、圧縮応力に応じて（−）方向へ変化し、引っ張り応力に応じて（＋）方向へ変化する。図２に示したように、縦型トランジスタＱＶと横型トランジスタＱＬに互いに逆方向の応力が加わると、縦型トランジスタＱＶと横型トランジスタＱＬの順方向電圧Ｖｂｅは、互いに逆方向（すなわち互いにキャンセルする方向）に変化する。その結果、応力変動に伴う電気的特性の変動を低減可能になる。
【００２４】
《バンドギャップリファレンス回路の構成および動作》
図４Ａは、本発明の実施の形態１による半導体装置に含まれるバンドギャップリファレンス回路の構成例を示す回路図である。図４Ｂおよび図４Ｃは、図４Ａにおけるバイポーラトランジスタの構成例を示す模式図である。図４Ａに示すバンドギャップリファレンス回路ＢＧＲａは、バイポーラトランジスタ（ここではｎｐｎ型）Ｑｎ１ａ，Ｑｎ２ａと、抵抗素子Ｒ１ａ〜Ｒ４ａと、アンプ回路ＡＭＰ１とを備える。バイポーラトランジスタＱｎ２ａは、バイポーラトランジスタＱｎ１ａのＮ倍のトランジスタサイズを備える。抵抗素子Ｒ３ａ，Ｒ４ａは、同じ抵抗値に設定される。
【００２５】
アンプ回路ＡＭＰ１は、バイポーラトランジスタＱｎ１ａ，Ｑｎ２ａのコレクタ電位（Ｖｐ，Ｖｍ）が同電位となるように、バイポーラトランジスタＱｎ１ａ，Ｑｎ２ａのベースを負帰還制御する。その結果、バイポーラトランジスタＱｎ１ａ，Ｑｎ２ａには、同じ大きさの電流が流れ、抵抗素子Ｒ２ａの両端には、順方向電圧の違いにより、式（１）に示される差電圧ΔＶｂｅが生じる。“ＶＴ”は熱電圧であり、ボルツマン定数“ｋＢ”、電子素量“ｑ”、温度“Ｔ”を用いて“ｋＢＴ／ｑ”となる。
【００２６】
ΔＶｂｅ＝ＶＴ×ｌｎ（Ｎ）    …（１）
抵抗素子Ｒ１ａ，Ｒ２ａの抵抗値をそれぞれ“Ｒ１”，“Ｒ２”とすると、抵抗素子Ｒ１ａには、“２×（ΔＶｂｅ／Ｒ２）”の電流が流れるため、その一端には、式（２）に示されるように、正の温度特性を有する電圧Ｖｐｔａｔが生成される。このように、正の温度特性を有する電圧Ｖｐｔａｔは、バイポーラトランジスタＱｎ１ａ，Ｑｎ２ａの順方向電圧の差電圧ΔＶｂｅに基づいて生成される。
【００２７】
Ｖｐｔａｔ＝２×（Ｒ１／Ｒ２）×ＶＴ×ｌｎ（Ｎ）    …（２）
また、アンプ回路ＡＭＰ１から出力される基準電圧（バンドギャップ電圧）Ｖｂｇｒは、正の温度特性を有する電圧ＶｐｔａｔにバイポーラトランジスタＱｎ１ａの順方向電圧Ｖｂｅを加算することで式（３）となる。順方向電圧Ｖｂｅは、負の温度特性を有するため、“Ｒ１／Ｒ２”を調整することで、温度依存性が小さい基準電圧Ｖｂｇｒが生成される。
【００２８】
Ｖｂｇｒ＝Ｖｂｅ＋２×（Ｒ１／Ｒ２）×ＶＴ×ｌｎ（Ｎ）    …（３）
ここで、マイクロコントローラ等を代表とする各種半導体装置は、一般的に、図４Ａを一例とするバンドギャップリファレンス回路を備える。半導体装置内の各種内部回路は、バンドギャップリファレンス回路からの温度依存性が小さい基準電圧または基準電流を用いて動作する。このため、半導体装置に高精度な処理を行わせるためには、当該基準電圧または基準電流が常に一定であることが望まれる。このような要求は、半導体チップ単体では満たせるが、前述したようにモールド工程等が行われると、応力変動に伴い順方向電圧が変動するため満たせなくなる恐れがある。そこで、例えば、図４Ｂや図４Ｃに示されるように、バイポーラトランジスタＱｎ１ａ，Ｑｎ２ａに対して前述した並列トランジスタが適用される。
【００２９】
図４Ｂの例では、バイポーラトランジスタＱｎ１ａは、Ｊ（Ｊ＝１）個の縦型トランジスタＱＶと、Ｋ（Ｋ＝１）個の横型トランジスタＱＬで構成される。バイポーラトランジスタＱｎ２ａは、（J×Ｎ）（＝Ｎ）個の縦型トランジスタＱＶ［１］〜ＱＶ［Ｎ］と、（Ｋ×Ｎ）（＝Ｎ）個の横型トランジスタＱＬ［１］〜ＱＬ［Ｎ］とで構成される。一方、図４Ｃの例では、バイポーラトランジスタＱｎ１ａは、Ｊ（Ｊ＝１）個の縦型トランジスタＱＶと、Ｋ（Ｋ＝２）個の横型トランジスタＱＬ１，ＱＬ２で構成される。バイポーラトランジスタＱｎ２ａは、（J×Ｎ）（＝Ｎ）個の縦型トランジスタＱＶ［１］〜ＱＶ［Ｎ］と、（Ｋ×Ｎ）（＝２×Ｎ）個の横型トランジスタＱＬ１［１］〜ＱＬ１［Ｎ］，ＱＬ２［１］〜ＱＬ２［Ｎ］とで構成される。
【００３０】
このように、バイポーラトランジスタＱｎ１ａの縦型・横型トランジスタの組み合わせを１セットとすると、バイポーラトランジスタＱｎ２ａはＮセットで構成される。図２および図３の原理に基づき、バイポーラトランジスタＱｎ１ａの順方向電圧の変動がキャンセルされると、それと同じ縦型・横型トランジスタの比率を有するバイポーラトランジスタＱｎ２ａの順方向電圧の変動もキャンセルされる。その結果、式（２）の電圧Ｖｐｔａｔや、式（３）の基準電圧Ｖｂｇｒは、応力変動に関わらず一定となる。
【００３１】
なお、抵抗素子Ｒ１ａ〜Ｒ４ａは、例えば、応力変動の小さい金属抵抗で構成される。これにより、抵抗値の変動分を実質的に無視することが可能となる。また、基準電圧を生成するバンドギャップリファレンス回路は、様々な回路構成が知られており、バイポーラトランジスタの順方向電圧を利用する限り、特に、図４Ａの回路構成に限定されない。
【００３２】
《縦型トランジスタおよび横型トランジスタの構造例》
図５は、図４Ｂまたは図４Ｃにおける縦型トランジスタの詳細な構造例を示す断面図および平面図である。図５に示す縦型トランジスタＱＶ（ｎｐｎ型バイポーラトランジスタ）は、例えば、ＭＯＳトランジスタの形成プロセスを流用して形成される。半導体基板ＳＵＢ上には、ディープｎ型ウエルＤＮＷが形成され、その中に、ｎ型ウエルＮＷおよびｐ型ウエルＰＷが形成される。
【００３３】
ｎ型ウエルＮＷ内には、ｎ＋型の拡散層ＤＦｃが形成される。拡散層ＤＦｃは、コンタクト層ＣＴを介してコレクタ電極ＣＰに接続される。ｐ型ウエルＰＷは、絶縁層ＩＳＯによってｎ型ウエルＮＷと分離される。ｐ型ウエルＰＷ内には、複数のｐ＋型の拡散層ＤＦｂと、複数のｎ＋型の拡散層ＤＦｅとが形成される。拡散層ＤＦｂと拡散層ＤＦｅはＸ軸方向で交互に配置される。拡散層ＤＦｂは、コンタクト層ＣＴを介してベース電極ＢＰに接続され、拡散層ＤＦｅは、コンタクト層ＣＴを介してエミッタ電極ＥＰに接続される。
【００３４】
拡散層ＤＦｂと拡散層ＤＦｅの間には、ゲート絶縁膜ＧＯＸを介してゲート層ＧＴが設けられる。拡散層ＤＦｂと拡散層ＤＦｅは、ゲート層ＧＴに所定の電圧を印加することで分離される。ゲート層ＧＴは、平面で見ると、エミッタ電極ＥＰ（ｎ＋型の拡散層ＤＦｅ）を囲むように形成される。このような構造例において、拡散層ＤＦｅは、エミッタとなり、拡散層ＤＦｂおよびｐ型ウエルＰＷはベースとなり、拡散層ＤＦｃ、ｎ型ウエルＮＷおよびディープｎ型ウエルＤＮＷはコレクタとなる。その結果、コレクタ電流Ｉｃは、コレクタからエミッタに向けて縦方向（半導体チップの主面の鉛直方向（Ｚ軸方向））に流れる。
【００３５】
図６は、図４Ｂまたは図４Ｃにおける横型トランジスタの構造例を示す断面図および平面図である。図６に示す横型トランジスタＱＬ（ｎｐｎ型バイポーラトランジスタ）は、図５の構造例と異なり、Ｘ軸方向において、ｐ型ウエルＰＷ内の中心部にｎ＋型の拡散層ＤＦｅが形成され、その両サイドにｎ＋型の拡散層ＤＦｃが形成され、更にその両サイドにｐ＋型の拡散層ＤＦｂが形成される。拡散層ＤＦｅ、拡散層ＤＦｃおよびＤＦｂは、それぞれ、コンタクト層ＣＴを介してエミッタ電極ＥＰ、コレクタ電極ＣＰおよびベース電極ＢＰに接続される。また、ｎ型ウエルＮＷ内のｎ＋型の拡散層は、コンタクト層ＣＴを介してダミー電極ＤＭＰに接続される。
【００３６】
拡散層ＤＦｅ、拡散層ＤＦｃおよびＤＦｂのそれぞれは、ゲート層ＧＴに所定の電圧を印加することで分離される。ゲート層ＧＴは、平面で見ると、エミッタ電極ＥＰ（ｎ＋型の拡散層ＤＦｅ）およびコレクタ電極ＣＰ（ｎ＋型の拡散層ＤＦｃ）を囲むように形成される。このような構造例において、拡散層ＤＦｅは、エミッタとなり、拡散層ＤＦｂおよびｐ型ウエルＰＷはベースとなり、拡散層ＤＦｃはコレクタとなる。その結果、コレクタ電流Ｉｃは、コレクタからエミッタに向けて横方向（半導体チップの主面方向（Ｘ軸方向））に流れる。なお、図５および図６の構造例は、コレクタ電流Ｉｃの方向性が保てる限り、適宜変更することが可能である。
【００３７】
《縦型トランジスタおよび横型トランジスタのレイアウト構成例》
図７は、図４Ｂまたは図４Ｃにおける縦型トランジスタおよび横型トランジスタのレイアウト構成例を示す平面図である。縦型トランジスタＱＶと横型トランジスタＱＬは、例えば図７に示されるように、千鳥状に配置されることが望ましい。すなわち、縦型トランジスタＱＶと横型トランジスタＱＬは、半導体チップの主面上で、Ｘ軸方向に交互に配置され、Ｘ軸方向と交差するＹ軸方向に交互に配置される。
【００３８】
この場合、例えば、縦型トランジスタＱＶにＺ軸方向の圧縮応力が加わると、ポアソン比（水平方向（Ｘ軸、Ｙ軸方向）の歪み：鉛直方向（Ｚ軸方向）の歪み）に応じて、隣接する４個の横型トランジスタＱＬには、Ｘ軸方向またはＹ軸方向に均等に引っ張り応力が加わる。このように、隣接する横型トランジスタＱＬに応力が均等に加わることから、電気的特性の変動をキャンセルする際の比率の調整が容易となる。
【００３９】
例えば、ポアソン比が“１：２”の場合には、１個の縦型トランジスタＱＶと２個の横型トランジスタＱＬを用いればよい。また、図４ＣのバイポーラトランジスタＱｎ２ａのように、そのＮ倍のトランジスタを構成する場合には、Ｎ個の縦型トランジスタＱＶと（２×Ｎ）個の横型トランジスタＱＬを用いればよい。なお、例えば、横型トランジスタＱＬにＸ軸方向の引っ張り応力が加わったような場合も同様である。この場合、隣接する４個の縦型トランジスタＱＶには、Ｚ軸方向に均等に圧縮応力が加わるため、同様にして、比率の調整を容易に行うことができる。
【００４０】
ここで、例えば、図３に示したような順方向電圧の変動が、量子閉じ込め効果によって生じている場合を仮定する。この場合、圧縮応力が生じると、その応力に比例してバンドギャップエネルギーは大きくなり、それに応じてｐｎ接合の逆方向飽和電流Ｉｓは小さくなる。逆に、引っ張り応力が生じると、その応力に比例してバンドギャップエネルギーは小さくなり、それに応じて逆方向飽和電流Ｉｓは大きくなる。逆方向飽和電流Ｉｓが変動すると、順方向電圧も変動するが、縦型トランジスタと横型トランジスタを適切な比率で組み合わせることで、逆方向飽和電流Ｉｓの変動はキャンセルされ、順方向電圧の変動もキャンセルされる。
【００４１】
具体例として、図１に示されるように、横型トランジスタＱＬに流れるコレクタ電流を“Ｉｃ１”、逆方向飽和電流を“Ｉｓ１”とし、縦型トランジスタＱＶに流れるコレクタ電流を“Ｉｃ２”、逆方向飽和電流を“Ｉｓ２”とし、横型トランジスタが２個、縦型トランジスタが１個の場合を想定する。図１に示した電流Ｉは、キルヒホッフの法則に基づき式（４）となる。その結果、図１に示した順方向電圧Ｖｂｅは、式（５）となる。
【００４２】
Ｉ＝Ｉｃ１＋Ｉｃ２＝（２×Ｉｓ１＋Ｉｓ２）×ｅｘｐ（Ｖｂｅ／ＶＴ）    …（４）
Ｖｂｅ＝ＶＴ×Ｉｎ（Ｉ／（２×Ｉｓ１＋Ｉｓ２））    …（５）
ここで、“Ｉｓ１”，“Ｉｓ２”を応力変動前の逆方向飽和電流として、応力変動後の逆方向飽和電流をそれぞれ“Ｉｓ１’”，“Ｉｓ２’”とする。例えば、“Ｉｓ１＝Ｉｓ２”の状態から、“Ｉｓ１’＝０．５×Ｉｓ１”，“Ｉｓ２’＝２．０×Ｉｓ１”となった場合、応力変動前の順方向電圧Ｖｂｅは式（６）となり、応力変動後の順方向電圧Ｖｂｅ’は式（７）となる。この場合、応力変動後の順方向電圧Ｖｂｅ’は、応力変動前の順方向電圧Ｖｂｅに等しくなる。
【００４３】
Ｖｂｅ＝ＶＴ×Ｉｎ（Ｉ／（３×Ｉｓ１））    …（６）
Ｖｂｅ’＝ＶＴ×Ｉｎ（Ｉ／（２×Ｉｓ１’＋Ｉｓ２’））＝ＶＴ×Ｉｎ（Ｉ／（３×Ｉｓ１））    …（７）
《半導体装置（変形例）の主要部の概略構成》
図８Ａは、図１の変形例となる半導体装置の主要部の構成例を示す回路図である。図８Ｂは、図８Ａにおける縦型トランジスタおよび横型トランジスタの構造例を示す断面図である。前述した並列トランジスタは、必ずしもバイポーラトランジスタに限らず、他の種類のトランジスタであってもよい。図８Ａには、その一例として、並列トランジスタがＭＯＳトランジスタである場合が示される。図８Ａの並列トランジスタは、図１の場合と同様に、横型トランジスタ（ここではｎＭＯＳトランジスタ）ＭＬと、縦型トランジスタ（ｎＭＯＳトランジスタ）ＭＶとの組み合わせで構成される。
【００４４】
縦型トランジスタ（ｎＭＯＳトランジスタ）ＭＶは、図８Ｂに示されるように、半導体チップの裏面側に、ｎ＋型の層（ｎ＋）およびｎ−型の層（ｎ−）が設けられる。当該ｎ＋型の層（ｎ＋）およびｎ−型の層（ｎ−）は、ドレインとなる。一方、半導体チップの表面側には、ｐ型の層（ｐ）が設けられ、その中にｎ＋型の拡散層（ｎ＋）が設けられる。当該ｎ＋型の拡散層（ｎ＋）は、ソースとなり、ソース電極ＳＰに接続される。ｐ型の層（ｐ）の上部には、ゲート絶縁膜を介してゲートとなるゲート層ＧＴが設けられる。ゲートに所定の電圧を印加すると、ｐ型の層（ｐ）にチャネルが形成され、ドレインからソースに向けて縦方向のドレイン電流Ｉｄが流れる。
【００４５】
横型トランジスタ（ｎＭＯＳトランジスタ）ＭＬは、図８Ｂに示されるように、半導体チップの表面側で、ｐ型の層（ｐ）内に設けられるｎ＋型の拡散層（ｎ＋）を備える。当該ｎ＋型の拡散層（ｎ＋）は、ソースとなり、ソース電極ＳＰに接続される。また、ｐ型の層（ｐ）内には、ｎ−型の層（ｎ−）が設けられ、その中にｎ＋型の拡散層（ｎ＋）が設けられる。当該ｎ−型の層（ｎ−）およびｎ＋型の拡散層（ｎ＋）は、ドレインとなり、ｎ＋型の拡散層（ｎ＋）を介してドレイン電極ＤＰに接続される。ｐ型の層（ｐ）の上部には、ゲート絶縁膜を介してゲートとなるゲート層ＧＴが設けられる。ゲートに所定の電圧を印加すると、ｐ型の層（ｐ）にチャネルが形成され、ドレインからソースに向けて横方向のドレイン電流Ｉｄが流れる。
【００４６】
ＭＯＳトランジスタの場合にも、応力変動に伴い電気的特性の変動が生じる可能性がある。この場合でも、ＭＯＳトランジスタとなる横型トランジスタＭＬと縦型トランジスタＭＶを適切な比率で組み合わせることで、図２の原理に基づき、応力変動をキャンセルすることができる。その結果、電気的特性の変動もキャンセルされることが期待できる。
【００４７】
《実施の形態１の主要な効果》
図１７は、本発明の比較例となる半導体装置において、主要部の構造例を示す断面図である。図１７に示す半導体装置は、バイポーラトランジスタのベース・エミッタ・コレクタを囲むように絶縁酸化膜からなるトレンチ構造ＴＩを備える。当該トレンチ構造ＴＩは、中空構造ＨＬを有することで、応力変動に伴う電気的特性の変動を低減する。当該方式は、本質的に、応力変動を中空構造ＨＬを用いて抑制する方式であるため、例えば応力変動の大きさ等によっては、十分な効果が得られない恐れがある。
【００４８】
一方、実施の形態１の方式は、応力変動の発生を許容しつつ、当該応力変動に伴う電気的特性の変動を、縦型トランジスタと横型トランジスタを所定の比率で組み合わせることでキャンセルする方式である。このため、応力変動の大きさに関わらず、電気的特性の変動を低減することができ、場合によっては、ゼロにすることも可能である。さらに、当該所定の比率をある程度適切に定めることで、例えば、温度変化等の環境変化に伴う応力変動や、経時変化に伴う応力変動が生じた場合でも、電気的特性の変動がキャンセルされることが期待できる。すなわち、応力変動に伴うポアソン比が、環境変化や経時変化に対してある程度不変であれば、適切な比率を一度定めることで、以降、電気的特性の変動は自動的にキャンセルされ得る。
【００４９】
（実施の形態２）
《バンドギャップリファレンス回路の構成および動作》
図９Ａは、本発明の実施の形態２による半導体装置に含まれるバンドギャップリファレンス回路の構成例を示す回路図である。図９Ｂは、図９Ａにおけるバイポーラトランジスタの構成例を示す模式図である。図９Ａのバンドギャップリファレンス回路は、図４Ａの構成例と異なり、温度依存性が小さい基準電流Ｉｒｅｆを生成する。図９Ａに示すバンドギャップリファレンス回路ＢＧＲｂは、バイポーラトランジスタ（ここではｎｐｎ型）Ｑｎ１ｂ，Ｑｎ２ｂ，Ｑｎ３ｂと、抵抗素子Ｒ１ｂ〜Ｒ３ｂと、ｐＭＯＳトランジスタＭｐ１〜Ｍｐ４と、アンプ回路ＡＭＰ２とを備える。バイポーラトランジスタＱｎ２ｂは、バイポーラトランジスタＱｎ１ｂのＮ倍のトランジスタサイズを備える。ｐＭＯＳトランジスタＭｐ１〜Ｍｐ３は、例えば、同じトランジスタサイズに設定される。
【００５０】
ｐＭＯＳトランジスタＭｐ１，Ｍｐ２は、カレントミラー回路を構成し、バイポーラトランジスタＱｎ１ｂ，Ｑｎ２ｂに同一値の電流を流す。これにより、図４Ａの場合と同様に、抵抗素子Ｒ３ｂの両端には、式（１）に示される差電圧ΔＶｂｅが印加される。また、ｐＭＯＳトランジスタＭｐ１，Ｍｐ３も、カレントミラー回路を構成するため、ｐＭＯＳトランジスタＭｐ３には、抵抗素子Ｒ３ｂの抵抗値を“Ｒ３”として、式（８）に示される電流Ｉｐｔａｔが流れる。当該電流Ｉｐｔａｔは、熱電圧“ＶＴ（＝ｋＢＴ／ｑ）”に伴い正の温度特性を有する。
【００５１】
Ｉｐｔａｔ＝ΔＶｂｅ／Ｒ３＝ＶＴ×ｌｎ（Ｎ）／Ｒ３    …（８）
電流Ｉｐｔａｔは、抵抗素子Ｒ１ｂとバイポーラトランジスタＱｎ３ｂに流れる。バイポーラトランジスタＱｎ３ｂは、ベース・コレクタ間が共通に結合され（すなわちダイオード接続され）、順方向電圧Ｖｂｅを生成する。これにより、アンプ回路ＡＭＰ２の負極入力電圧Ｖｍは、抵抗素子Ｒ１ｂの抵抗値を“Ｒ１”として、式（９）となる。
【００５２】
Ｖｍ＝Ｖｂｅ＋Ｉｐｔａｔ×Ｒ１    …（９）
アンプ回路ＡＭＰ２は、ｐＭＯＳトランジスタＭｐ４のドレイン電圧を正極入力電圧Ｖｐとして、“Ｖｍ＝Ｖｐ”となるように、ｐＭＯＳトランジスタＭｐ４のゲート電圧を負帰還制御する。その結果、ｐＭＯＳトランジスタＭｐ４には、抵抗素子Ｒ２ｂの抵抗値を“Ｒ２”として、式（１０）の基準電流Ｉｒｅｆが流れる。
【００５３】
Ｉｒｅｆ＝（Ｖｂｅ＋Ｉｐｔａｔ×Ｒ１）／Ｒ２    …（１０）
式（１０）において、“Ｖｂｅ”は、負の温度特性を有し、“Ｉｐｔａｔ”は正の温度特性を有するため、“Ｒ１”，“Ｒ２”または加えて“Ｒ３”を適切に調整することで、温度依存性が小さい基準電流Ｉｒｅｆが生成される。このような回路構成は、図４Ａの場合と同様のバイポーラトランジスタＱｎ１ｂ，Ｑｎ２ｂの応力変動に加えて、バイポーラトランジスタＱｎ３ｂの応力変動によっても、電気的特性の変動（基準電流Ｉｒｅｆの変動）が生じ得る。
【００５４】
そこで、バイポーラトランジスタＱｎ３ｂに対しても、例えば、図９Ｂのように、並列トランジスタを適用することが望ましい。図９Ｂにおいて、バイポーラトランジスタＱｎ３ｂは、左側の例では、１個の縦型トランジスタＱＶと１個の横型トランジスタＱＬで構成され、右側の例では、１個の縦型トランジスタＱＶと２個の横型トランジスタＱＬ１，ＱＬ２で構成される。縦型トランジスタと横型トランジスタの比率は、各バイポーラトランジスタＱｎ１ｂ〜Ｑｎ３ｂで同じであることが望ましい。
【００５５】
なお、抵抗素子Ｒ１ｂ〜Ｒ３ｂは、例えば、応力変動の小さい金属抵抗で構成される。これにより、抵抗値の変動分を実質的に無視することが可能である。また、基準電流を生成するバンドギャップリファレンス回路は、様々な回路構成が知られており、バイポーラトランジスタの順方向電圧を利用する限り、特に、図９Ａの回路構成に限定されない。
【００５６】
《実施の形態２の主要な効果》
以上、実施の形態２の方式を用いることで、実施の形態１の場合と同様の効果が得られる。この際には、基準電圧に限らず応力変動に伴う基準電流の変動も低減することが可能である。
【００５７】
（実施の形態３）
《半導体装置（実施の形態３）の主要部の概略構成》
図１０は、本発明の実施の形態３による半導体装置の主要部の構成例を示す回路図である。図１０に示す半導体装置は、実施の形態１で述べた並列トランジスタとなる複数の縦型トランジスタ（ここではｎｐｎ型のバイポーラトランジスタ）ＱＶ［１］〜ＱＶ［ｎ］と、複数の横型トランジスタ（ｎｐｎ型のバイポーラトランジスタ）ＱＬ［１］〜ＱＬ［ｍ］とを有する。当該複数の縦型トランジスタおよび横型トランジスタのエミッタには、所定の制御入力信号（ここでは、エミッタ電圧ＶＥ）が共通に入力され、コレクタには、所定の制御入力信号（ここでは、コレクタ電圧ＶＣ）が共通に入力される。なお、複数の縦型トランジスタおよび横型トランジスタは、図７に示したように千鳥状に配置されることが望ましい。
【００５８】
さらに、図１０の半導体装置は、並列トランジスタを構成する縦型トランジスタの数と横型トランジスタの数を任意の比率で選択する選択回路ＳＥＬＵを有する。選択回路ＳＥＬＵは、複数の有効化スイッチＳ１ｖ［１］〜Ｓ１ｖ［ｎ］，Ｓ１ｌ［１］〜Ｓ１ｌ［ｍ］と、複数の無効化スイッチＳ２ｖ［１］〜Ｓ２ｖ［ｎ］，Ｓ２ｌ［１］〜Ｓ２ｌ［ｍ］とを有する。複数の有効化スイッチおよび無効化スイッチは、この例では、ｎＭＯＳトランジスタで構成される。複数の有効化スイッチＳ１ｖ［１：ｎ］，Ｓ１ｌ［１：ｍ］の一端は、複数の縦型トランジスタＱＶ［１：ｎ］の制御入力端子（ベース端子）と複数の横型トランジスタＱＬ［１：ｍ］の制御入力端子（ベース端子）にそれぞれ結合される。また、複数の有効化スイッチＳ１ｖ［１：ｎ］，Ｓ１ｌ［１：ｍ］の他端には、所定の制御入力信号（ここでは、ベース電圧ＶＢ）が共通に入力される。
【００５９】
複数の無効化スイッチＳ２ｖ［１：ｎ］，Ｓ２ｌ［１：ｍ］の一端は、複数の縦型トランジスタＱＶ［１：ｎ］の制御入力端子（ベース端子）と複数の横型トランジスタＱＬ［１：ｍ］の制御入力端子（ベース端子）にそれぞれ結合される。また、複数の無効化スイッチＳ２ｖ［１：ｎ］，Ｓ２ｌ［１：ｍ］の他端には、トランジスタをオフにする固定電圧（ここでは接地電源電圧ＧＮＤ）が共通に印加される。各無効化スイッチのオン・オフと、対応する有効化スイッチのオン・オフは、相補的に制御される。
【００６０】
具体的には、複数の有効化スイッチＳ１ｖ［１］〜Ｓ１ｖ［ｎ］，Ｓ１ｌ［１］〜Ｓ１ｌ［ｍ］には、それぞれ、オンオフ制御信号ＶＡＪ［１］〜ＶＡＪ［ｎ］，ＬＡＪ［１］〜ＬＡＪ［ｍ］が入力される。一方、複数の無効化スイッチＳ２ｖ［１］〜Ｓ２ｖ［ｎ］，Ｓ２ｌ［１］〜Ｓ２ｌ［ｍ］には、それぞれ、オンオフ制御信号の逆極性となる反転オンオフ制御信号ＶＡＪＢ［１］〜ＶＡＪＢ［ｎ］，ＬＡＪＢ［１］〜ＬＡＪＢ［ｍ］が入力される。
【００６１】
例えば、オンオフ制御信号ＶＡＪ［１］を‘Ｈ’レベルに制御すると、ベース電圧ＶＢが有効化スイッチＳ１ｖ［１］を介して縦型トランジスタＱＶ［１］に印加されることで、縦型トランジスタＱＶ［１］は、並列トランジスタの構成メンバとなる。この際に、無効化スイッチＳ２ｖ［１］はオフである。一方、反転オンオフ制御信号ＶＡＪＢ［１］を‘Ｈ’レベルに制御すると、接地電源電圧ＧＮＤが無効化スイッチＳ２ｖ［１］を介して縦型トランジスタＱＶ［１］に印加されることで、縦型トランジスタＱＶ［１］は、並列トランジスタの構成メンバから除外される。この際に、有効化スイッチＳ１ｖ［１］はオフである。
【００６２】
《半導体装置の製造方法》
図１１は、本発明の実施の形態３による半導体装置の製造方法の一例を示すフロー図である。まず、回路形成工程（前工程）（ステップＳＴ１０１）において、各種製造装置は、半導体ウエハ上に各種回路を形成する。次いで、ウエハテスト工程（ステップＳＴ１０２）において、ウエハテスト装置は、半導体ウエハに含まれる各半導体チップ（半導体装置）をテストする。ここで、半導体チップ内のバンドギャップリファレンス回路は、通常、基準電圧や基準電流を調整するためのトリミング抵抗を備えている。例えば、図４Ａの構成例の場合、抵抗素子Ｒ２ａ，Ｒ１ａがトリミング抵抗であったり、または、基準電圧Ｖｂｇｒの後段に、別途、トリミング抵抗回路が設けられる場合がある。
【００６３】
ウエハテスト工程には、このようなトリミング抵抗を調整するためのトリミング工程（ステップＳＴ１０２ａ）が含まれる。トリミング抵抗の調整は、基準電圧や基準電流のチップ間の製造ばらつきを補正するために行われるため、半導体ウエハ内の全ての半導体チップが対象となる。なお、半導体装置は、例えば、選択回路ＳＥＬＵにおける比率を外部から設定できる特殊なモード等を備え、トリミング工程は、当該モードを用いて選択回路ＳＥＬＵにおける比率を初期値に設定した状態で行われる。
【００６４】
さらに、ウエハテスト工程には、半導体ウエハに含まれる少なくとも一つの半導体チップを対象に、バイポーラトランジスタの順方向電圧Ｖｂｅを測定するＶｂｅ測定工程（ステップＳＴ１０２ｂ）が含まれる。具体例として、例えば、図４Ａの構成例の場合、バイポーラトランジスタＱｎ１ａの順方向電圧Ｖｂｅを外部に引き出す仕組み等が設けられ、ウエハテスト装置は、当該順方向電圧Ｖｂｅを測定する。同様に、図９Ａの構成例の場合、例えば、バイポーラトランジスタＱｎ３ｂが測定対象とされる。続いて、モールド工程（ステップＳＴ１０３）において、各種モールド装置は、各半導体チップを所定のモールド樹脂で封止することによってパッケージ品を製造する。この際に、図１５等で述べたように、半導体チップでは、パッケージングによって応力変動が生じ、これに伴い電気的特性の変動が生じ得る。
【００６５】
そこで、パッケージ品テスト工程（ステップＳＴ１０４）において、パッケージ品テスト装置は、各半導体チップをテストし、その中で、Ｖｂｅ変動キャンセル工程（ステップＳＴ１０４ａ）を実行する。Ｖｂｅ変動キャンセル工程（ステップＳＴ１０４ａ）では、バイポーラトランジスタの順方向電圧Ｖｂｅを測定しながら、当該測定結果と、ウエハテスト工程内のＶｂｅテスト工程（ステップＳＴ１０２ｂ）における測定結果との差分がゼロに近づくように選択回路ＳＥＵＬにおける比率を探索する処理が行われる。
【００６６】
すなわち、例えば、パッケージ品テスト装置は、Ｖｂｅ測定工程（ステップＳＴ１０２ｂ）の対象とされた半導体チップに対応するパッケージ品を対象に、順方向電圧Ｖｂｅの測定と選択回路ＳＥＵＬにおける比率の変更とを繰り返しながら、モールド工程に伴う順方向電圧Ｖｂｅの変動をキャンセルする処理を行う。例えば、図４ＡのバイポーラトランジスタＱｎ１ａを対象に定められた比率は、バイポーラトランジスタＱｎ２ａにも適用される。その後は、パッケージ品の出荷（ステップＳＴ１０５）と、当該パッケージ品を配線基板に実装するリフロー工程（ステップＳＴ１０６）とが行われ、当該パッケージ品は、配線基板上で稼働される（ステップＳ１０７）。
【００６７】
ここで、Ｖｂｅ測定工程（ステップＳＴ１０２ｂ）の対象となる半導体チップは、前述したように、トリミング工程（ステップＳＴ１０２ａ）の場合と異なり、必ずしも半導体ウエハ内の全てである必要はなく、少なくとも一つであればよい。これは、同一の半導体ウエハ内の各半導体チップは、通常、同一のモールド工程（ステップＳＴ１０３）を経ることになり、その結果、応力変動の状態も同一と考えられるためである。このため、少なくとも一つのパッケージ品で適切な比率を定め、それを、同一のモールド工程を経る他のパッケージ品に適用することも可能である。これにより、Ｖｂｅ測定工程（ステップＳＴ１０２ｂ）と、対応するＶｂｅ変動キャンセル工程（ステップＳＴ１０４ａ）とに伴うテスト時間（テストコスト）の増大を抑制できる。また、これらの工程は、常温のみで実行されればよく、これによってもテスト時間（テストコスト）の増大を抑制できる。
【００６８】
なお、比較例として、例えば、パッケージ品テスト工程（ステップＳＴ１０４）内でトリミング抵抗を用いて、応力変動に伴う電気的特性の変動を再調整する方法が考えられる。ただし、この場合、その後に応力の大きさが変わると、電気的特性も再び変動する。一方、実施の形態３の方式では、Ｖｂｅ変動キャンセル工程（ステップＳＴ１０４ａ）で適切な比率を設定することで、実施の形態１でも述べたように、応力変動に対するポアソン比が変わらない限り、電気的特性の変動をキャンセルすることができる。
【００６９】
また、例えば、縦型トランジスタＱＶと横型トランジスタＱＬは、同一の電気的特性となるように設計されることが望ましいが、必ずしも同一である必要はなく、ある程度のレベルで同一であればよい。すなわち、縦型トランジスタＱＶと横型トランジスタＱＬの電気的特性（例えば、トランジスタサイズ）にズレが生じた場合、縦型トランジスタＱＶと横型トランジスタＱＬの数の比率に応じて例えば式（１）の“Ｎ”値にズレが生じ得る。この“Ｎ”値のズレに伴う基準電圧（バンドギャップ電圧）Ｖｂｇｒのズレ幅がトリミング工程（ステップＳＴ１０２ａ）でトリミング可能な範囲であれば特に問題は生じない。
【００７０】
《実施の形態３の主要な効果》
以上、実施の形態３の方式を用いることで、実施の形態１の場合と同様の効果が得られる。さらに、応力変動に伴う電気的特性の変動をより低減することが可能になる。すなわち、応力変動に伴う電気的特性の変動量（例えば順方向電圧の変動量）は、実際には、パッケージの構造や、モールド工程の実行条件等に応じて適宜変わり得るため、縦型トランジスタと横型トランジスタの適切な比率を応力変動前に定めることは容易でない。一方、実施の形態３の方式を用いると、選択回路ＳＥＬＵによって当該適切な比率を応力変動後に定めることができるため、より有益な効果が得られる。
【００７１】
（実施の形態４）
《半導体装置（実施の形態４）の主要部の概略構成》
図１２は、本発明の実施の形態４による半導体装置の主要部の構成例を示す概略図である。ここでは、図１０に示したような選択回路ＳＥＬＵを搭載した半導体装置の一例について説明する。図１２に示す半導体装置ＤＥＶは、例えば、一つの半導体チップで構成されるマイクロコントローラ等である。当該半導体装置ＤＥＶは、バンドギャップリファレンス回路ＢＧＲａと、設定レジスタＲＥＧと、セレクタＳＥＬ１，ＳＥＬ２と、差動プログラマブルゲインアンプＰＧＡと、バッファＢＵＦと、アナログディジタル変換器ＡＤＣと、不揮発性メモリＮＶＭと、プロセッサ（ロジック回路）ＣＰＵとを有する。
【００７２】
バンドギャップリファレンス回路ＢＧＲａは、この例では、図４Ａに示したような構成例を備え、さらに、各バイポーラトランジスタＱｎ１ａ，Ｑｎ２ａにおける縦型トランジスタと横型トランジスタの比率を調整するため、図１０のような選択回路ＳＥＬＵを備える。設定レジスタＲＥＧは、当該選択回路ＳＥＬＵの設定値を保持する。セレクタＳＥＬ１，ＳＥＬ２は、差動プログラマブルゲインアンプＰＧＡへの差動入力を選択する。バッファＢＵＦは、例えば、外部からの外部基準電圧Ｖｒｅｆをバッファリングする。
【００７３】
アナログディジタル変換器ＡＤＣは、外部基準電圧Ｖｒｅｆを用いて差動プログラマブルゲインアンプＰＧＡからの出力電圧を測定し、当該測定結果となるディジタル値を出力する。不揮発性メモリＮＶＭは、例えばフラッシュメモリ等であり、アナログディジタル変換器ＡＤＣの測定結果を保持する。プロセッサＣＰＵは、例えば、不揮発性メモリＮＶＭの保持情報等を用いて所定のプログラム処理を行い、設定レジスタＲＥＧを介して選択回路ＳＥＬＵを制御する。
【００７４】
なお、マイクロコントローラ等は、通常、アナログディジタル変換器ＡＤＣへの入力チャネルを選択するためのセレクタＳＥＬ１，ＳＥＬ２を備えている。ここでは、当該セレクタＳＥＬ１，ＳＥＬ２の入力チャネルの一つに、バンドギャップリファレンス回路ＢＧＲａからの電圧Ｖｐｔａｔおよび基準電圧Ｖｂｇｒが定められる。基準電圧Ｖｂｇｒと電圧Ｖｐｔａｔの差電圧は、式（２）および式（３）に示したように、順方向電圧Ｖｂｅとなる。これにより、アナログディジタル変換器ＡＤＣは、バイポーラトランジスタの順方向電圧Ｖｂｅを測定することになる。
【００７５】
《半導体装置の製造方法》
このような半導体装置は、例えば、図１１に示したような製造方法で有効に活用される。例えば、図１１のＶｂｅ測定工程（ステップＳＴ１０２ｂ）では、プロセッサＣＰＵは、設定レジスタＲＥＧに初期値を設定する。そして、この状態で、アナログディジタル変換器ＡＤＣは、バイポーラトランジスタの順方向電圧Ｖｂｅを測定し、当該測定結果を不揮発性メモリＮＶＭに保持する。プロセッサ（ロジック回路）ＣＰＵは、このような診断シーケンスを実行する自己診断用のシーケンサを備える。
【００７６】
また、図１１のＶｂｅ変動キャンセル工程（ステップＳＴ１０４ａ）でも、自己診断用のシーケンサを用いて、次のような処理を行う。すなわち、アナログディジタル変換器ＡＤＣが順方向電圧Ｖｂｅを測定しながら、プロセッサＣＰＵは、当該測定結果と、不揮発性メモリＮＶＭに保持される測定結果との差分がゼロに近づくように選択回路ＳＥＬＵの比率を順次探索する。そして、当該プロセッサＣＰＵは、最終的な探索結果を不揮発性メモリＮＶＭに保持し、以降の実使用において、当該保持情報を設定レジスタＲＥＧの設定値として用いる。
【００７７】
これにより、ウエハテスト装置やパッケージ品テスト装置のリソースを用いずに、応力変動に伴う電気的特性の変動をキャンセルすることが可能になる。また、テスト時間（テストコスト）の増大も抑制可能となる。さらに、場合によっては、このような自己診断用のシーケンサを用いて、図１１のリフロー工程（ステップＳＴ１０６）の後や、パッケージ品稼働（ステップＳＴ１０７）の期間でＶｂｅ変動キャンセル工程を実行することも可能である。
【００７８】
《実施の形態４の主要な効果》
以上、実施の形態４の方式を用いることで、実施の形態３の場合と同様の効果が得られる。さらに、マイクロコントローラ等の構成を活用することで、このような効果を、実施の形態３の場合よりも効率的に得ることができる。具体的には、テストの容易化や、テスト時間（テストコスト）の削減等が図れる。
【００７９】
（実施の形態５）
《半導体装置のシステムへの適用例》
図１３は、本発明の実施の形態５による半導体装置において、適用例となる上位システムの主要部の構成例を示す回路図である。図１３には、車両システムの一部であり、例えば、自動車のエンジンの回転数制御やトルク制御などで使用されるソレノイド制御システムの構成例が示される。当該システムは、ソレノイドコイルＬ、当該ソレノイドコイルＬに電力を供給するハイサイドスイッチ（Ｍｐｈ）およびロウサイドスイッチ（Ｍｎｌ）と、各スイッチのオン・オフを制御するドライバＤＲＶｈ，ＤＲＶｌおよび制御回路ＣＴＬとを備える。この例では、ハイサイドスイッチは、ソースが電源電圧ＶＰＰに結合されるｐＭＯＳトランジスタＭｐｈで構成され、ロウサイドスイッチは、ソースが接地電源電圧ＧＮＤに結合されるｎＭＯＳトランジスタＭｎｌで構成される。
【００８０】
また、当該システムは、ソレノイドコイルＬに流れる電流を、ハイサイドスイッチ（Ｍｐｈ）を介して検出する電流検出回路ＩＤＥＴと、その検出結果をディジタル値に変換するアナログディジタル変換器ＡＤＣと、それに動作電流を供給する電流源ＩＳおよびバンドギャップリファレンス回路ＢＧＲｂとを備える。これらの回路は、例えば、同一の半導体装置（半導体チップ）ＤＥＶに搭載される。
【００８１】
エンジンの回転数やトルクは、ソレノイドコイルＬに流れる電流に基づいて定められる。また、オートマチック車等では、回転数やトルクに応じてギア制御が行われる。自動車の快適な乗り心地を実現するためには、このようなギア制御を最適なタイミングで行う必要がある。そのためには、ソレノイドコイルＬに流れる電流を高精度に測定することが求められ、ひいては、外部環境による変動が小さく、また、経時変化も小さい高精度な電流源ＩＳが求められる。そこで、当該電流源ＩＳの元となるバンドギャップリファレンス回路ＢＧＲｂに、前述した各実施の形態の方式を適用することが有益となる。
【００８２】
この例では、電流源ＩＳは、ｐＭＯＳトランジスタＭｐ５で構成される。ｐＭＯＳトランジスタＭｐ５は、図９Ａに示したバンドギャップリファレンス回路ＢＧＲｂ内のｐＭＯＳトランジスタＭｐ４とカレントミラー回路を構成する。その結果、アナログディジタル変換器ＡＤＣは、バンドギャップリファレンス回路ＢＧＲｂからの基準電流Ｉｒｅｆを用いて動作することになる。基準電流Ｉｒｅｆは、前述したように、応力変動に伴う電気的特性の変動が低減された電流であるため、アナログディジタル変換器ＡＤＣの動作電流（電流源ＩＳの電流）も高精度な電流となる。
【００８３】
図１４は、図１３とは異なる上位システムの主要部の構成例を示す回路図である。図１４には、温度測定システムの構成例が示される。当該システムは、アナログディジタル変換器ＡＤＣと、温度により抵抗値が変化する測温抵抗体ＲＴＤと、電流源ＩＳ１，ＩＳ２と、アナログディジタル変換器ＡＤＣに外部基準電圧Ｖｒｅｆを供給する抵抗素子Ｒｂｉａｓとを備える。例えば、アナログディジタル変換器ＡＤＣおよび電流源ＩＳ１，ＩＳ２は、同一の半導体装置（半導体チップ）ＤＥＶに搭載される。抵抗Ｒｓ１〜Ｒｓ３は、このような半導体装置ＤＥＶと、測温抵抗体ＲＴＤおよび抵抗素子Ｒｂｉａｓとを適宜配線する配線抵抗である。
【００８４】
ここで、電流源ＩＳ１，ＩＳ２は、同一の電流値“Ｉｒ”に設定される。抵抗Ｒｓ１〜Ｒｓ３の抵抗値を共に“Ｒｓ”とし、温度に応じた測温抵抗体ＲＴＤの抵抗値を“Ｒｒｔｄ”とし、抵抗素子Ｒｂｉａｓの抵抗値を“ＲＢＩＡＳ”とすると、アナログディジタル変換器ＡＤＣへの各差動入力電圧Ｖａ，Ｖｂは、式（１１）および式（１２）となる。その結果、差動入力電圧“Ｖａ−Ｖｂ”は式（１３）となる。
【００８５】
Ｖａ＝Ｉｒ×（Ｒｓ＋Ｒｒｔｄ）＋２×Ｉｒ×（Ｒｓ＋ＲＢＩＡＳ）    …（１１）
Ｖｂ＝Ｉｒ×Ｒｓ＋２×Ｉｒ×（Ｒｓ＋ＲＢＩＡＳ）    …（１２）
Ｖａ−Ｖｂ＝Ｉｒ×Ｒｒｔｄ    …（１３）
式（１３）に示すように、図１４の温度測定システムを用いることで、配線抵抗（Ｒｓ１〜Ｒｓ３）の影響を受けない温度測定が可能となる。ただし、電流源ＩＳ１，ＩＳ２からの電流値“Ｉｒ”に応力変動に伴う変動が生じると、温度測定の高精度化が図れなくなる。そこで、当該電流源ＩＳ１，ＩＳ２の元となるバンドギャップリファレンス回路に各実施の形態の方式を用いることが有益となる。具体的には、例えば、図１３の場合と同様に、電流源ＩＳ１，ＩＳ２は、ｐＭＯＳトランジスタＭｐ４との間でそれぞれカレントミラー回路を構成する２個のｐＭＯＳトランジスタで構成される。
【００８６】
《実施の形態５の主要な効果》
以上、実施の形態５の方式を用いることで、これまでの各実施の形態と同様の効果に加えて、各種上位システムの高精度化が図れる。
【００８７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【００８８】
ＡＤＣ  アナログディジタル変換器
ＡＭＰ  アンプ回路
ＢＧ  バンドギャップ回路
ＢＧＲ  バンドギャップリファレンス回路
ＣＰ  半導体チップ
ＣＰＵ  プロセッサ（ロジック回路）
ＤＥＶ  半導体装置
ＩＰＨＶ，ＩＰＨＬ  電流経路
ＩＳ  電流源
Ｉｒｅｆ  基準電流
ＭＬ  横型トランジスタ（ＭＯＳトランジスタ）
ＭＶ  縦型トランジスタ（ＭＯＳトランジスタ）
Ｍｎ  ｎＭＯＳトランジスタ
Ｍｐ  ｐＭＯＳトランジスタ
ＮＶＭ  不揮発性メモリ
ＱＬ  横型トランジスタ（バイポーラトランジスタ）
ＱＶ  縦型トランジスタ（バイポーラトランジスタ）
Ｑｎ  ｎｐｎ型バイポーラトランジスタ
Ｒ  抵抗素子
ＲＥＧ  設定レジスタ
Ｓ１ｖ，Ｓ１ｌ  有効化スイッチ
Ｓ２ｖ，Ｓ２ｌ  無効化スイッチ
ＳＥＬ  セレクタ
ＳＥＬＵ  選択回路
Ｖｂｅ  順方向電圧（ベース・エミッタ間電圧）
Ｖｂｇｒ  基準電圧（バンドギャップ電圧）
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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