(57)【要約】【課題】複数のメモリセルアレイを含む半導体装置内のデータ配線数が多いため、データ配線の占める面積が大きい。【解決手段】データ配線ＭＩＯは、複数個のメモリセルアレイＭ（０）〜Ｍ（３）のうち選択された１個のメモリセルアレイ内では、選択されたメモリセルＭＣのデータを伝送するローカル配線として機能する。データ配線ＭＩＯは、複数個のメモリセルアレイＭ（０）〜Ｍ（３）のうち非選択であってデータ回路５００と選択された１個のメモリセルアレイとの間に位置するメモリセルアレイ内では、選択された１個のメモリセルアレイのメモリセルＭＣのデータを伝送するグローバル配線として機能する。【選択図】図１
2019192321.tif 000002
【特許請求の範囲】
【請求項１】
各々が、複数個のメモリセルを含む複数個のメモリセルアレイと、
前記複数個のメモリセルアレイに跨って配置されるデータ配線と、
前記データ配線と接続され、前記データ配線にデータを出力または前記データ配線からデータを受けるデータ回路とを備え、
前記データ配線は、前記複数個のメモリセルアレイのうち選択された１個のメモリセルアレイ内では、選択されたメモリセルのデータを伝送するローカル配線として機能し、前記複数個のメモリセルアレイのうち非選択であって前記データ回路と前記選択された１個のメモリセルアレイとの間に位置する少なくとも１つのメモリセルアレイ内では、前記選択された１個のメモリセルアレイのメモリセルのデータを伝送するグローバル配線として機能する、半導体装置。
【請求項２】
前記複数個のメモリセルアレイの各々に対応して設けられるデータ伝送制御回路を備え、
前記選択されたメモリセルアレイ内では、前記データ配線は、選択されたメモリセルからの第１の読出しデータを対応する前記データ伝送制御回路へ伝送し、前記選択されたメモリセルアレイに対応する前記データ伝送制御回路は、前記第１の読出しデータを増幅することによって第２の読出しデータを生成して、前記選択されたメモリセルアレイよりも前記データ回路に近い位置に配置される隣接するメモリセルアレイ内の前記データ配線へ出力し、
非選択であって前記データ回路と前記選択されたメモリセルアレイとの間に位置するメモリセルアレイ内では、前記データ配線は、前記第２の読出しデータを前記データ回路に向けて伝送する、請求項１記載の半導体装置。
【請求項３】
前記複数個のメモリセルアレイの各々に対応して設けられるデータ伝送制御回路を備え、
非選択であって前記データ回路と前記選択されたメモリセルアレイとの間に位置するメモリセルアレイ内では、前記データ配線は、前記データ回路から出力された書込みデータを伝送し、
前記選択されたメモリセルアレイに対応する前記データ伝送制御回路は、前記選択されたメモリセルアレイよりも前記データ回路に近い位置に配置される隣接するメモリセルアレイ内の前記データ配線を通じて第１の書込みデータを受けて、第２の書込みデータを生成し、前記選択されたメモリセルアレイ内の前記データ配線は、前記第２の書込みデータを選択されたメモリセルへ向けて伝送する、請求項１記載の半導体装置。
【請求項４】
前記データ配線は、第１のデータ配線と第２のデータ配線とを含み、
前記データ回路は、前記第１のデータ配線と接続されるデータ出力回路を含み、
前記複数個のメモリセルアレイの各々に対応して設けられる第１のデータ伝送制御回路を備え、
前記第１のデータ配線および前記第２のデータ配線は、複数個の前記第１のデータ伝送制御回路によって分断され、
前記第１のデータ伝送制御回路は、対応する前記メモリセルアレイに隣接して、対応する前記メモリセルアレイよりも前記データ出力回路に近い位置に配置され、
前記第１のデータ伝送制御回路は、第１の切替回路と、読出しアンプとを備え、
読出し時において、
前記選択された１個のメモリセルアレイ内では、前記第１のデータ配線および前記第２のデータ配線は、選択されたメモリセルからの差動の読出しデータを伝送し、前記選択された１個のメモリセルアレイに対応する前記第１のデータ伝送制御回路の前記読出しアンプは、前記読出しデータを増幅して、前記選択された１個のメモリセルアレイに対応する前記第１のデータ伝送制御回路の前記第１の切替回路は、前記読出しアンプの出力と、前記第１のデータ伝送制御回路に接続され、かつ前記データ出力回路に近い方の前記第１のデータ配線とを接続し、
非選択であって前記データ出力回路と前記選択されたメモリセルアレイとの間に位置する非選択中継メモリセルアレイに対応する前記第１のデータ伝送制御回路の前記第１の切替回路は、前記非選択中継メモリセルアレイ内の前記第１のデータ配線と、前記第１のデータ伝送制御回路に接続され、かつ前記データ出力回路に近い方の前記第１のデータ配線とを接続する、請求項１記載の半導体装置。
【請求項５】
前記データ回路は、前記第２のデータ配線と接続されるデータ入力回路を含み、
前記複数個のメモリセルアレイの各々に対応して設けられる第２のデータ伝送制御回路を備え、
前記第２のデータ伝送制御回路は、対応する前記メモリセルアレイに隣接して、対応する前記メモリセルアレイよりも前記データ入力回路に近い位置に配置され、
前記第２のデータ伝送制御回路は、第２の切替回路と、書込みアンプとを備え、
書込み時において、
前記データ入力回路は、書込みデータを前記第２のデータ配線に出力し、
非選択であって前記データ入力回路と前記選択されたメモリセルアレイとの間に位置する非選択中継メモリセルアレイに対応する前記第２のデータ伝送制御回路の前記第２の切替回路は、前記第２のデータ伝送制御回路に接続され、かつ前記データ入力回路に近い方の前記第２のデータ配線と、前記非選択中継メモリセルアレイ内の前記第２のデータ配線とを接続し、
前記選択された１個のメモリセルアレイに対応する前記第２のデータ伝送制御回路の前記書込みアンプは、前記第２のデータ伝送制御回路に接続され、かつ前記データ入力回路に近い方の前記第２のデータ配線を通じて伝送される前記書込みデータに基づいて、差動形式の書込みデータを生成し、前記選択された１個のメモリセルアレイに対応する前記第２のデータ伝送制御回路の前記第２の切替回路は、前記書込みアンプの出力と、前記選択された１個のメモリセルアレイ内の前記第１のデータ配線および前記第２のデータ配線とを接続し、前記選択された１個のメモリセルアレイ内の前記第１のデータ配線および前記第２のデータ配線は、選択されたメモリセルへ向けて前記差動形式の書込みデータを伝送する、請求項４記載の半導体装置。
【請求項６】
前記複数個のメモリセルアレイの各々に対応して設けられる第３の切替回路を備え、
前記第３の切替回路は、一定電圧の電源と接続され、
読み出し時に、非選択のメモリセルアレイであって、かつ前記選択された１個のメモリセルアレイよりも前記データ出力回路に遠い位置に配置される非選択無中継メモリセルアレイに対応する前記第３の切替回路は、前記非選択無中継メモリセルアレイ内の前記第１のデータ配線および前記第２のデータ配線と前記電源とを接続し、
書込み時に、非選択のメモリセルアレイであって、かつ前記選択された１個のメモリセルアレイよりも前記データ入力回路に遠い位置に配置される非選択無中継メモリセルアレイに対応する第３の切替回路は、前記非選択無中継メモリセルアレイ内の前記第１のデータ配線および前記第２のデータ配線と前記電源とを接続する、請求項５記載の半導体装置。
【請求項７】
前記データ配線は、第１のデータ配線と第２のデータ配線とを含み、
前記データ回路は、前記第１のデータ配線と接続されるデータ出力回路およびデータ入力回路を含み、
前記複数個のメモリセルアレイの各々に対応して設けられるデータ伝送制御回路を備え、
前記第１のデータ配線および前記第２のデータ配線は、複数個の前記データ伝送制御回路によって分断され、
前記データ伝送制御回路は、対応するメモリセルアレイに隣接して配置され、
前記データ伝送制御回路は、切替回路と、読出しアンプと、書込みアンプとを備え、
読出し時において、
前記選択された１個のメモリセルアレイ内では、前記第１のデータ配線および前記第２のデータ配線は、選択されたメモリセルからの差動の読出しデータを伝送し、前記選択された１個のメモリセルアレイに対応するデータ伝送制御回路の前記読出しアンプは、前記読出しデータを増幅して、前記選択された１個のメモリセルアレイに対応する前記データ伝送制御回路の前記切替回路は、前記読出しアンプの出力と、前記データ伝送制御回路に接続され、かつ前記データ出力回路に近い方の前記第１のデータ配線とを接続し、
非選択であって前記データ回路と前記選択されたメモリセルアレイとの間に位置する非選択中継メモリセルアレイに対応する前記データ伝送制御回路の前記切替回路は、前記非選択中継メモリセルアレイ内の前記第１のデータ配線と、前記データ伝送制御回路に接続され、かつ前記データ出力回路に近い方の前記第１のデータ配線とを接続し、
書込み時において、
前記データ入力回路は、書込みデータを前記第１のデータ配線に出力し、
前記非選択中継メモリセルアレイに対応する前記データ伝送制御回路の前記切替回路は、前記データ伝送制御回路に接続され、かつ前記データ入力回路に近い方の前記第１のデータ配線と、前記非選択中継メモリセルアレイ内の前記第１のデータ配線とを接続し、
前記選択されたメモリセルアレイに対応する前記データ伝送制御回路の前記書込みアンプは、前記データ伝送制御回路に接続され、かつ前記データ入力回路に近い方の前記第１のデータ配線を通じて伝送される前記書込みデータに基づいて、差動形式の書込みデータを生成し、前記選択された１個のメモリセルアレイに対応する前記データ伝送制御回路の前記切替回路は、前記書込みアンプの出力と、前記選択された１個のメモリセルアレイ内の前記第１のデータ配線および前記第２のデータ配線とを接続し、前記選択された１個のメモリセルアレイ内の前記第１のデータ配線および前記第２のデータ配線は、選択されたメモリセルへ向けて前記差動形式の書込みデータを伝送する、請求項１記載の半導体装置。
【請求項８】
前記データ伝送制御回路は、一定電圧の電源と接続され、
前記非選択中継メモリセルアレイに対応する前記データ伝送制御回路は、前記非選択中継メモリセルアレイ内の前記第２のデータ配線と前記電源とを接続する、請求項７記載の半導体装置。
【請求項９】
前記データ配線は、第１のデータ配線と第２のデータ配線とを含み、
前記データ回路は、前記第１のデータ配線および前記第２のデータ配線と接続されるデータ出力回路を含み、
前記複数個のメモリセルアレイの各々に対応して設けられるデータ伝送制御回路を備え、
前記第１のデータ配線および前記第２のデータ配線は、複数個の前記データ伝送制御回路によって分断され、
前記データ伝送制御回路は、対応する前記メモリセルアレイに隣接して、対応する前記メモリセルアレイよりも前記データ出力回路に近い位置に配置され、
前記データ伝送制御回路は、切替回路と、読出しアンプとを備え、
読出し時において、
前記選択されたメモリセルアレイ内では、前記第１のデータ配線および前記第２のデータ配線は、選択されたメモリセルからの第１の差動の読出しデータと、後続の第２の差動の読出しデータとを伝送し、前記選択されたメモリセルアレイに対応する前記データ伝送制御回路の前記読出しアンプは、前記第１の差動の読出しデータを増幅して第１の単相の読出データを生成し、前記第２の差動の読出しデータを増幅して第２の単相の読出しデータを生成し、
前記選択されたメモリセルアレイに対応する前記データ伝送制御回路の前記切替回路は、前記第１の単相の読出しデータを前記データ伝送制御回路に接続され、かつ前記データ出力回路に近い方の前記第１のデータ配線および前記第２のデータ配線のうちの一方へ出力し、前記第２の単相の読出しデータを前記データ伝送制御回路に接続され、かつ前記データ出力回路に近い方の前記第１のデータ配線および前記第２のデータ配線のうちの他方へ出力し、
非選択であって前記データ出力回路と前記選択されたメモリセルアレイとの間に位置する非選択中継メモリセルアレイに対応する前記データ伝送制御回路の前記切替回路は、前記非選択中継メモリセルアレイ内の前記第１のデータ配線および前記第２のデータ配線と、前記データ伝送制御回路に接続され、かつ前記データ出力回路に近い方の前記第１のデータ配線および前記第２のデータ配線とをそれぞれ接続する、請求項１記載の半導体装置。
【請求項１０】
前記データ回路は、前記第１のデータ配線および前記第２のデータ配線と接続されるデータ入力回路を含み、
前記データ伝送制御回路は、さらに、書込みアンプを備え、
書込み時において、
前記データ入力回路は、第１の書込みデータを前記第１のデータ配線に出力し、同時に第２の書込みデータを前記第２のデータ配線に出力し、
非選択であって前記データ入力回路と前記選択されたメモリセルアレイとの間に位置する非選択中継メモリセルアレイに対応する前記データ伝送制御回路の前記切替回路は、前記データ伝送制御回路に接続され、かつ前記データ入力回路に近い方の前記第１のデータ配線および前記第２のデータ配線と、前記非選択中継メモリセルアレイ内の前記第１のデータ配線および前記第２のデータ配線とをそれぞれ接続し、
前記選択された１個のメモリセルアレイに対応する前記データ伝送制御回路の前記切替回路は、前記書込みアンプの出力と、前記選択された１個のメモリセルアレイ内の前記第１のデータ配線および前記第２のデータ配線とを接続し、
前記選択された１個のメモリセルアレイに対応する前記データ伝送制御回路の前記書込みアンプは、前記データ伝送制御回路に接続され、かつ前記データ入力回路に近い方の前記第１のデータ配線を通じて伝送される前記第１の書込みデータと前記第２のデータ配線を通じて伝送される前記第２の書込みデータとを受けて、前記第１の書込みデータに基づいて第１の差動の書込みデータを生成し、その後、前記第２の書込みデータに基づいて第２の差動の書込みデータを生成し、前記選択された１個のメモリセルアレイ内の前記第１のデータ配線および前記第２のデータ配線は、選択されたメモリセルへ向けて前記第１の差動の書込みデータを伝送し、その後、前記第２の差動の書込みデータを伝送する、請求項９記載の半導体装置。
【請求項１１】
前記データ回路は、前記データ配線と接続されるデータ出力回路を含み、
前記複数個のメモリセルアレイの各々に対応して設けられるデータ伝送制御回路を備え、
前記データ配線は、複数個の前記データ伝送制御回路によって分断され、
前記データ伝送制御回路は、対応する前記メモリセルアレイに隣接して、対応する前記メモリセルアレイよりも前記データ出力回路に近い位置に配置され、
前記データ伝送制御回路は、切替回路と、読出しアンプとを備え、
読出し時において、
前記選択された１個のメモリセルアレイ内では、前記データ配線は、選択されたメモリセルからの単相の読出しデータを伝送し、前記選択されたメモリセルアレイに対応する前記データ伝送制御回路の前記読出しアンプは、前記読出しデータと基準電圧との差を増幅して、前記選択されたメモリセルアレイに対応する前記データ伝送制御回路の前記切替回路は、前記読出しアンプの出力と、前記データ伝送制御回路に接続され、かつ前記データ出力回路に近い方の前記データ配線とを接続し、
非選択であって前記データ出力回路と前記選択されたメモリセルアレイとの間に位置する非選択中継メモリセルアレイに対応する前記データ伝送制御回路の前記切替回路は、前記非選択中継メモリセルアレイ内の前記データ配線と、前記データ伝送制御回路に接続され、かつ前記データ出力回路に近い方の前記データ配線とを接続する、請求項１記載の半導体装置。
【請求項１２】
前記データ回路は、前記データ配線と接続されるデータ入力回路を含み、
前記データ伝送制御回路は、さらに、書込みアンプを備え、
書込み時において、
前記データ入力回路は、書込みデータを前記データ配線に出力し、
非選択であって前記データ入力回路と前記選択されたメモリセルアレイとの間に位置する非選択中継メモリセルアレイに対応する前記データ伝送制御回路の前記切替回路は、前記データ伝送制御回路に接続され、かつ前記データ入力回路に近い方の前記データ配線と、前記非選択中継メモリセルアレイ内の前記データ配線とを接続し、
前記選択された１個のメモリセルアレイに対応する前記データ伝送制御回路の前記書込みアンプは、前記データ伝送制御回路に接続され、かつ前記データ入力回路に近い方の前記データ配線を通じて伝送される前記書込みデータに基づいて、単相の書込みデータを生成し、前記選択された１個のメモリセルアレイに対応する前記データ伝送制御回路の前記切替回路は、前記書込みアンプの出力と、前記選択された１個のメモリセルアレイ内の前記データ配線とを接続し、前記選択された１個のメモリセルアレイ内の前記データ配線は、選択されたメモリセルへ向けて前記単相の書込みデータを伝送する、請求項１１記載の半導体装置。
【請求項１３】
前記第１のデータ伝送制御回路は、第１のインバータを含み、
前記第２のデータ伝送制御回路は、第２のインバータを含み、
前記第１のインバータの入力は、対応するメモリセルアレイ内の前記第１のデータ配線と接続され、前記第１のインバータの出力は、前記第１の切替回路と接続され、
前記第２のインバータの入力は、前記第２のデータ伝送制御回路に接続され、かつ前記データ入力回路に近い方の前記第２のデータ配線と接続され、前記第２のインバータの出力は、前記第２の切替回路と接続される、請求項５記載の半導体装置。
【請求項１４】
前記データ出力回路は、前記第１のデータ配線の一端と接続され、
前記データ入力回路は、前記第２のデータ配線の両端のうち、前記第１のデータ配線の他端に近い方の端と接続される、請求項５記載の半導体装置。
【請求項１５】
前記データ出力回路は、前記データ配線の一端と接続され、
前記データ入力回路は、前記データ配線の他端と接続される、請求項１２記載の半導体装置。
【請求項１６】
複数個のメモリセルアレイと、
前記複数個のメモリセルアレイに跨って配置されるアドレス配線と、
前記アドレス配線の一端と接続され、前記アドレス配線にアドレスを出力するアドレス回路とを備え、
前記アドレス配線は、前記複数個のメモリセルアレイのうち選択された１個のメモリセルアレイ内では、前記選択されたメモリセルアレイ内のアドレスまたは前記アドレスを置換するための冗長アドレスを伝送するローカル配線として機能し、前記複数個のメモリセルアレイの中で非選択であって前記アドレス回路と前記選択されたメモリセルアレイとの間に位置するメモリセルアレイ内では、前記選択されたメモリセルアレイ内のアドレスを伝送するグローバル配線として機能する、半導体装置。
【請求項１７】
複数個の排他的選択ユニットと、
前記複数個の排他的選択ユニットに跨って配置されるアドレス配線と、
前記アドレス配線の一端と接続され、前記アドレス配線にアドレスを出力するアドレス回路とを備え、
前記アドレス配線は、前記複数個の排他的選択ユニットのうち選択された１個の排他的選択ユニット内では、前記選択された排他的選択回路内の機能ユニットのアドレスまたは前記アドレスを置換するためのアドレスを伝送するローカル配線として機能し、前記複数個の排他的選択ユニットの中で非選択であって前記アドレス回路と前記選択された排他的選択ユニットとの間に位置する排他的選択ユニット内では、前記選択された排他的選択ユニット内の機能ユニットのアドレスを伝送するグローバル配線として機能する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来から、多数に分割されたメモリセルアレイに対して、データを伝送する階層バス配線が知られている。たとえば、特許文献１には、以下が開示されている。
【０００３】
列ブロックＣＢ♯ｉは、８個のサブアレイブロックＳＢＡ０ｉ〜ＳＢＡ７ｉを含む。サブアレイブロックＳＢＡ０ｉ〜ＳＢＡ７ｉに共通に４つのグローバルＩＯ線（対）ＧＩＯａ〜ＧＩＯｄが配置される。サブアレイブロックＳＢＡ０ｉ〜ＳＢＡ７ｉそれぞれに対して、４つのローカルＩＯ線（対）ＬＩＯａ、ＬＩＯｂ、ＬＩＯｃおよびＬＩＯｄが設けられる。ローカルＩＯ線ＬＩＯａ〜ＬＩＯｄは、対応のサブアレイブロックに対してのみデータの授受を行なう。１つの列ブロックＣＢ♯ｉにおいて８つのサブアレイブロックＳＢＡ０ｉ〜ＳＢＡ７ｉのうち１つのサブアレイブロックが選択状態とされ、選択されたサブアレイブロックがローカルＩＯ線ＬＩＯａ〜ＬＩＯｄを介してグローバルＩＯ線ＧＩＯａ〜ＧＩＯｄとデータの授受を行なう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１８４１０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、サブアレイブロックごとのローカルＩＯ線ＬＩＯａ〜ＬＩＯｄと、サブアレイブロックに共通のグローバルＩＯ線ＧＩＯａ〜ＧＩＯｄが必要となり、データ配線数が多いため、データ配線の占める面積が大きいという問題がある。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施形態の半導体装置では、データ配線は、複数個のメモリセルアレイのうち選択された１個のメモリセルアレイ内では、選択されたメモリセルのデータを伝送するローカル配線として機能する。データ配線は、複数個のメモリセルアレイのうち非選択であってデータ回路と選択された１個のメモリセルアレイとの間に位置する少なくとも１つのメモリセルアレイ内では、選択された１個のメモリセルアレイのメモリセルのデータを伝送するグローバル配線として機能する。
【発明の効果】
【０００８】
一実施形態の半導体装置によれば、データ配線数が少ないため、データ配線の占める面積が小さい。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態の半導体装置の構成を表わす図である。
【図２】参考例１の階層バス配線を表わす図である。
【図３】参考例１の階層バス配線の動作波形を表わす図である。
【図４】参考例２の階層バス配線を表わす図である。
【図５】参考例２の階層バス配線の動作波形を表わす図である。
【図６】第２の実施形態の半導体装置を表わす図である。
【図７】第２の実施形態のメモリセルアレイの構成例を表わす図である。
【図８】選択されたメモリセルアレイＭ（ｎ）に対する第１のデータ伝送制御回路ＴＣＲ（ｎ）、および第２のデータ伝送制御回路ＴＣＷ（ｎ）の動作を説明するための図である。
【図９】非選択中継メモリセルアレイＭ（ｎ）対する第１のデータ伝送制御回路ＴＣＲ（ｎ）、および第２のデータ伝送制御回路ＴＣＷ（ｎ）の動作を説明するための図である。
【図１０】第２の実施形態のＲｅａｄ動作とＷｒｉｔｅ動作の切替時のタイミング図である。
【図１１】第３の実施形態の半導体装置の構成を表わす図である。
【図１２】非選択無中継メモリセルアレイＭ（ｎ）に対する第１のデータ伝送制御回路ＴＣＲ（ｎ）、第２のデータ伝送制御回路ＴＣＷ（ｎ）、切替回路ＰＲ（ｎ）の動作を説明するための図である。
【図１３】第４の実施形態の半導体装置の構成を表わす図である。
【図１４】第５の実施形態のデータ伝送制御回路ＴＣ（ｎ）を表わす図である。
【図１５】従来の連続読出し時の動作波形を表わす図である。
【図１６】第５の実施形態の連続読出し時の動作波形を表わす図である。
【図１７】第５の実施形態の変形例のデータ伝送制御回路ＴＣ（ｎ）を表わす図である。
【図１８】第６の実施形態のデータ伝送制御回路ＴＣ（ｎ）を表わす図である。
【図１９】第６の実施形態のメモリセルアレイの構成例を表わす図である。
【図２０】第７の実施形態の第１のデータ伝送制御回路ＴＣＲ（ｎ）および第２のデータ伝送制御回路ＴＣＷ（ｎ）を表わす図である。
【図２１】第８の実施形態の半導体装置の構成を表わす図である。
【図２２】第８の実施形態の動作タイミングを表わす図である。
【図２３】第９の実施形態の半導体装置の構成を表わす図である。
【図２４】第１０の実施形態の半導体装置の構成を表わす図である。
【図２５】第１１の実施形態の半導体装置の構成を表わす図である。
【図２６】第１２の実施形態のコントローラの構成を表わす図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態について、図面を参照して説明する。
［第１の実施形態］
図１は、第１の実施形態の半導体装置の構成を表わす図である。
【００１１】
半導体装置は、複数個のメモリセルアレイＭ（０），Ｍ（１），Ｍ（２），Ｍ（３）と、データ配線ＭＩＯと、データ回路５００とを備える。
【００１２】
複数個のメモリセルアレイＭ（０），Ｍ（１），Ｍ（２），Ｍ（３）の各々は、複数個のメモリセルＭＣを備える。
【００１３】
データ配線ＭＩＯは、複数個のメモリセルアレイＭ（０）〜Ｍ（３）に跨って配置される。
【００１４】
データ回路５００は、データ配線ＭＩＯの一端と接続され、データ配線ＭＩＯにデータを出力、またはデータ配線ＭＩＯからデータを受ける。
【００１５】
データ配線ＭＩＯは、複数個のメモリセルアレイＭ（０）〜Ｍ（３）のうち選択された１個のメモリセルアレイ（たとえば、Ｍ（１））内では、選択されたメモリセルＭＣのデータを伝送するローカル配線として機能する。複数個のメモリセルアレイＭ（０）〜Ｍ（３）のうち非選択であってデータ回路５００と選択された１個のメモリセルアレイＭ（１）との間に位置するメモリセルアレイＭ（２）、Ｍ（３）に設けられたデータ配線ＭＩＯは、選択された１個のメモリセルアレイＭ（１）のメモリセルＭＣのデータを伝送するグローバル配線として機能する。
【００１６】
本実施の形態によれば、データ配線ＭＩＯがローカル配線およびグローバル配線として機能するので、半導体装置の面積増加を抑えつつ、データのビット幅を大きくすることができる。
【００１７】
（参考例１）
図２は、参考例１の階層バス配線を表わす図である。この階層バス配線によって、多数に分割されたメモリセルアレイにデータが転送される。階層バス配線は、複数個のメモリセルアレイの上層にメタル配線層で配置される。
【００１８】
図３は、参考例１の階層バス配線の動作波形を表わす図である。
回路的下位バスであるデータ配線ＭＩＯＴ（ｎ），ＭＩＯＮ（ｎ）は、メモリセルアレイＭ（ｎ）内に配置される。データ配線ＭＩＯＴ（ｎ），ＭＩＯＮ（ｎ）は、メインアンプＭＰ（ｎ）と接続されている。
【００１９】
メモリセルからのデータは、ビット線対ＢＬ、センスアンプＳＡ、データ線ＬＩＯＴ，ＬＩＯＮ、およびスイッチＩＯＳＷを経由してメインアンプＭＰまで送られるため、低振幅となる。そのため、メモリセルからのデータは、２本のデータ配線ＭＩＯＴ（ｎ），ＭＩＯＮ（ｎ）によって差動形式で伝送される。
【００２０】
メインアンプＭＰ（０）〜ＭＰ（３）は、回路的上位バスであるグローバルデータ配線である読出し用バス配線ＲＢＵＳ、および書込み用バス配線ＷＢＵＳと接続される。読出し用バス配線ＲＢＵＳおよび書込み用バス配線ＷＢＵＳは、データＩＯ回路９１と接続される。
【００２１】
メインアンプＭＰ（ｎ）は、Ｒｅａｄ時には、メモリセルＭＣからの差動のＲｅａｄデータをロジックレベルまで差動増幅し、Ｗｒｉｔｅ時には、単相のＷｒｉｔｅデータを増幅して差動のデータを生成するので、読出し用バス配線ＲＢＵＳおよび書込み用バス配線ＷＢＵＳは、単相の信号線で構成することができる。
【００２２】
参考例１では、１ビットのデータの転送に必要となるメモリセルアレイ上の配線は、データ配線ＭＩＯＴ，ＭＩＯＴと、読出し用バス配線ＲＢＵＳと、書込み用バス配線ＷＢＵＳと、低振幅のデータ配線ＭＩＯＴ，ＭＩＯＮへノイズが重畳されないようにするためのシールド配線ＳＢとである。よって、データ配線の数が多いという問題がある。
【００２３】
参考例１では、多ビットデータ処理に対応するためには、物理的にメタル配線層を積層方向に増やすか、あるいはメモリセルアレイ間に上位のＢＵＳ配線である読出し用バス配線ＲＢＵＳおよび書込み用バス配線ＷＢＵＳを配置する専用エリアを設けることが必要となる。その結果、大幅な面積増加になるため、参考例１のバス構成は、多ビットデータ処理のバス構成として適切ではない。
【００２４】
（参考例２）
図４は、参考例２の階層バス配線を表わす図である。
【００２５】
参考例２では、参考例１と同様に、メモリセルからのＲｅａｄデータまたはメモリセルへのＷｒｉｔｅデータを差動形式で伝送するデータ配線ＭＩＯＴ（ｎ）、ＭＩＯＮ（ｎ）は、メモリセルアレイＭ（ｎ）内に配置される。
【００２６】
メモリセルアレイＭ（ｎ）内のデータ配線ＭＩＯＴ（ｎ），ＭＩＯＮ（ｎ）は、隣接するメモリセルアレイＭ（ｎ＋１）内のデータ配線ＭＩＯＴ（ｎ＋１），ＭＩＯＮ（ｎ＋１）とリピータ回路ＲＰＴ（ｎ），ＲＰＮ（ｎ）を通じて接続される。
【００２７】
リピータ回路ＲＰＴ（ｎ），ＲＰＮ（ｎ）は、駆動能力が低いセンスアンプＳＡからのスイッチＩＯＳＷに相当する回路である。リピータ回路ＲＰＴ（ｎ），ＲＰＮ（ｎ）の出力によって、隣のデータ配線ＭＩＯＴ（ｎ＋１），ＭＩＯＮ（ｎ＋１）が駆動される。
【００２８】
データ配線ＭＩＯＴ（３）、ＭＩＯＮ（３）は、データアンプ９２に接続される。データアンプ９２は、Ｒｅａｄ時に、データ配線ＭＩＯＴ（３），ＭＩＯＮ（３）上の差動形式のＲｅａｄデータをロジックレベルまで差動増幅する。データアンプ９２の出力は、周辺回路エリアのデータバス配線ＲＷＢＵＳを経由して、データＩＯ回路９１に送られる。データアンプ９２は、Ｗｒｉｔｅ時に、データＩＯ回路９１からデータバス配線ＲＷＢＵＳを経由して送られるロジックレベルのＷｒｉｔｅデータから差動形式のＷｒｉｔｅデータを生成して、データ配線ＭＩＯＴ（３），ＭＩＯＮ（３）へ出力する。
【００２９】
図５は、参考例２の階層バス配線の動作波形を表わす図である。
図５に示すように、参考例２では、データ配線ＭＩＯＴ，ＭＩＯＮ上の信号が低振幅の差動データのため、データ転送に時間がかかるという問題がある。
【００３０】
また、図５に示すように、Ｒｅａｄの後、Ｗｒｉｔｅ連続して実行する場合に、データ配線ＭＩＯＴ（３），ＭＩＯＮ（３）上のＲｅａｄデータがデータアンプ９２内に取込まれた後に、データアンプ９２側からＷｒｉｔｅデータをデータ配線ＭＩＯＴ（３），ＭＩＯＮ（３）に出力できるようになる。その結果、ＲｅａｄとＷｒｉｔｅの切替時に時間を要するという問題がある。
【００３１】
［第２の実施形態］
本実施の形態では、各メモリセルアレイに配置されるデータ配線を、複数のメモリアレイ間をまたがって信号を伝達するグローバル配線としても使用する。データ配線は、選択されたメモリセルアレイ内では、メモリセルへのデータの書込みまたはメモリセルからのデータの読出しのための下位ＢＵＳ配線(ローカル配線）として使用される。データ配線は、選択されたメモリセルアレイよりもデータ回路に近い非選択のメモリセルアレイ内では、Ｗｒｉｔｅデータを選択されたメモリセルアレイへ伝送し、または選択されたメモリセルアレイからのＲｅａｄデータをデータ回路に伝送する上位ＢＵＳ配線（グローバル配線）として使用される。
【００３２】
図６は、第２の実施形態の半導体装置を表わす図である。
この半導体装置は、複数個のメモリセルアレイＭ（０）〜Ｍ（３）と、データ回路１４と、メモリセルアレイ選択アドレスデコーダ１２と、第１のデータ配線ＭＩＯＴと、第２のデータ配線ＭＩＯＮとを備える。
【００３３】
データ回路１４は、データ出力回路１１４と、データ入力回路２１４とを備える。
データ出力回路１１４と、データ入力回路２１４とは、複数個のメモリセルアレイＭ（０）〜Ｍ（３）が配置される領域の一端側（右側）に近接して配置される。
【００３４】
データ出力回路１１４は、第１のデータ配線ＭＩＯＴの一端（右端）と接続される。データ入力回路２１４は、第２のデータ配線ＭＩＯＮの一端（右端）と接続される。第２のデータ配線ＭＩＯＮの一端（右端）は、第２のデータ配線ＭＩＯＮの両端のうち、第１のデータ配線ＭＩＯＴの一端（右端）に近い方の端である。第１のデータ配線ＭＩＯＴおよび第２のデータ配線ＭＩＯＮは、平行に配置されるものとしてもよい。
【００３５】
半導体装置は、メモリセルアレイＭ（ｎ）に対応して、第１のデータ伝送制御回路ＴＣＲ（ｎ）を備える。第１のデータ伝送制御回路ＴＣＲ（ｎ）は、対応するメモリセルアレイＭ（ｎ）に隣接して、対応するメモリセルアレイＭ（ｎ）よりもデータ出力回路１１４に近い位置に配置される。第１のデータ伝送制御回路ＴＣＲ（ｎ）は、ＲｅａｄアンプＲＤＡ（ｎ）と、切替回路ＲＳ（ｎ）とを備える。
【００３６】
半導体装置は、メモリセルアレイＭ（ｎ）に対応して、第２のデータ伝送制御回路ＴＣＷ（ｎ）を備える。第２のデータ伝送制御回路ＴＣＷ（ｎ）は、対応するメモリセルアレイＭ（ｎ）に隣接して、対応するメモリセルアレイＭ（ｎ）よりもデータ入力回路２１４に近い位置に配置される。第２のデータ伝送制御回路ＴＣＷ（ｎ）は、ＷｒｉｔｅアンプＷＲＡ（ｎ）と、切替回路ＷＳ（ｎ）とを備える。
【００３７】
メモリセルアレイＭ（ｎ）は、ｎが大きいほど、データ回路１４に近いものとする。
第１のデータ配線ＭＩＯＴおよび第２のデータ配線ＭＩＯＮは、第１のデータ伝送制御回路ＴＣＲ（０）〜ＴＣＲ（３）および第２のデータ伝送制御回路ＴＣＷ（０）〜ＴＣＷ（３）によって分断される。メモリセルアレイＭ（ｉ）内には、第１のデータ配線ＭＩＯＴ（ｉ）と第２のデータ配線ＭＩＯＮ（ｉ）とが配置される。ただし、ｉ＝０〜３である。第１のデータ配線ＭＩＯＴ（４）は、データ出力回路１１４と第１のデータ伝送制御回路ＴＣＲ（３）とを接続する。第２のデータ配線ＭＩＯＮ（４）は、データ入力回路２１４と第２のデータ伝送制御回路ＴＣＷ（３）とを接続する。
【００３８】
メモリセルアレイ選択アドレスデコーダ１２によって、複数個のメモリセルアレイＭ（０）〜Ｍ（３）の中で１つが選択されて活性化される。メモリセルアレイ選択アドレスデコーダ１２は、Ｒｅａｄ時に、複数個の第１のデータ伝送制御回路ＴＣＲ（０）〜ＴＣＲ（３）のうち１つを選択し、選択した第１のデータ伝送制御回路ＴＣＲに選択用のスイッチ制御信号を出力し、非選択の第１のデータ伝送制御回路ＴＣＲに非選択用のスイッチ制御信号を出力する。メモリセルアレイ選択アドレスデコーダ１２は、Ｗｒｉｔｅ時に、複数個の第２のデータ伝送制御回路ＴＣＷ（０）〜ＴＣＷ（３）のうち１つを選択し、選択した第２のデータ伝送制御回路ＴＣＷに選択用のスイッチ制御信号を出力し、非選択の第２のデータ伝送制御回路ＴＣＷに非選択用のスイッチ制御信号を出力する。
【００３９】
選択されたメモリセルアレイＭ（ｎ）の中では、ビット線とワード線とによってメモリセルＭＣが選択される。
【００４０】
選択されたメモリセルＭＣは、ビット線対ＢＬ、センスアンプＳＡ、データ線ＬＩＯＴ、ＬＩＯＮ、およびスイッチＩＯＳＷを通じて、第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）に接続される。第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）は、差動データによって駆動される。
【００４１】
メモリセルアレイＭ（ｎ）内の第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）は、ＲｅａｄアンプＲＤＡ（ｎ）およびＷｔｉｔｅアンプＷＲＡ（ｎ）と接続される。ＲｅａｄアンプＲＤＡ（ｎ）は、第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）上のメモリセルＭＣからの差動のＲｅａｄデータを増幅する。ＷｒｉｔｅアンプＷＲＡ（ｎ）は、第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）に差動のＷｒｉｔｅデータを出力する。
【００４２】
切替回路ＲＳ（ｎ）は、第１のデータ配線ＭＩＯＴ（ｎ）と、第１のデータ配線ＭＩＯＴ（ｎ＋１）と、ＲｅａｄアンプＲＤＡ（ｎ）と接続される。切替回路ＷＳ（ｎ）は、第２のデータ配線ＭＩＯＮ（ｎ）と、第２のデータ配線ＭＩＯＮ（ｎ＋１）と、ＷｒｉｔｅアンプＷＲＡ（ｎ）と接続される。ただし、ｎ＝０〜３である。
【００４３】
第１のデータ配線ＭＩＯＴ（４）は、データ出力回路１１４と接続される。第２のデータ配線ＭＩＯＮ（４）は、データ入力回路２１４と接続される。
【００４４】
第１のデータ配線ＭＩＯＴと第２のデータ配線ＭＩＯＮは、選択された１個のメモリセルアレイにおいては、回路的下位バスに相当する差動データを伝送するローカル配線として機能する。第１のデータ配線ＭＩＯＴは、非選択であってデータ出力回路１１４と選択された１個のメモリセルアレイとの間に位置する少なくとも１つのメモリセルアレイにおいては、回路的上位バスに相当する単相ロジックデータを伝送する読出し用バス配線として機能する。
【００４５】
第２のデータ配線ＭＩＯＮは、非選択であって、データ入力回路２１４と選択された１個のメモリセルアレイとの間に位置する少なくとも１つのメモリセルアレイにおいては、回路的上位バスに相当する単相ロジックデータを伝送する書込み用バス配線として機能する。
【００４６】
図７は、第２の実施形態のメモリセルアレイの構成例を表わす図である。
図７に示すように、１個のメモリセルアレイＭ（ｉ）は、行列状に配置された複数個のメモリセルＭＣを備える、メモリセルアレイＭ（ｉ）は、１２８個の列を有し、１２８個のビット線ＢＬＴ０００〜ＢＬＴ１２７およびＢＬＮ０００〜ＢＬＮ１２７を有する。メモリセルアレイＭ（ｉ）のビット線ＢＬＴ、および、メモリセルアレイＭ（ｉ）に隣接するメモリセルアレイＭ（ｉ＋１）のビット線ＢＬＮからなるビット線対は、センスアンプＳＡと接続される。カラム選択信号ＣＳＥＬｎ（ｎ＝０〜３１）によって、４個のビット線対ＢＬＴ４ｎ＋ｓ，ＢＬＮ４ｎ＋ｓ（ｓ＝０，１，２，３）が選択される。
【００４７】
また、３２個のビット線ＢＬＴ４ｎ（ｎ＝０〜３１）は、カラム選択信号ＣＳＥＬｎ（ｎ＝０〜３１）が供給されるカラム選択スイッチＹＴ４ｎ（ｎ＝０〜３１）を介してデータ線ＬＩＯＴ０と接続される。対となるビット線ＢＬＮ４ｎ（ｎ＝０〜３１）は、カラム選択信号ＣＳＥＬｎ（ｎ＝０〜３１）が供給されるカラム選択スイッチＹＮ４ｎ（ｎ＝０〜３１）を介してデータ線ＬＩＯＮ０と接続される。同様に、３２個のビット線ＢＬＴ４ｎ＋１（ｎ＝０〜３１）は、カラム選択信号ＣＳＥＬｎ（ｎ＝０〜３１）が供給されるカラム選択スイッチＹＴ４ｎ＋１（ｎ＝０〜３１）を介してデータ線ＬＩＯＴ１と接続される。対となるビット線ＢＬＮ４ｎ＋１（ｎ＝０〜３１）は、カラム選択信号ＣＳＥＬｎ（ｎ＝０〜３１）が供給されるカラム選択スイッチＹＮ４ｎ＋１（ｎ＝０〜３１）を介してデータ線ＬＩＯＮ１と接続される。３２個のビット線ＢＬＴ４ｎ＋２（ｎ＝０〜３１）は、カラム選択信号ＣＳＥＬｎ（ｎ＝０〜３１）が供給されるカラム選択スイッチＹＴ４ｎ＋２（ｎ＝０〜３１）を介してデータ線ＬＩＯＴ２と接続される。対となるビット線ＢＬＮ４ｎ＋２（ｎ＝０〜３１）は、カラム選択信号ＣＳＥＬｎ（ｎ＝０〜３１）が供給されるカラム選択スイッチＹＮ４ｎ＋２（ｎ＝０〜３１）を介してデータ線ＬＩＯＮ２と接続される。３２個のビット線ＢＬＴ４ｎ＋３（ｎ＝０〜３１）は、カラム選択信号ＣＳＥＬｎ（ｎ＝０〜３１）が供給されるカラム選択スイッチＹＴ４ｎ＋３（ｎ＝０〜３１）を介してデータ線ＬＩＯＴ３と接続される。対となるビット線ＢＬＮ４ｎ＋３（ｎ＝０〜３１）はカラム選択信号ＣＳＥＬｎ（ｎ＝０〜３１）が供給されるカラム選択スイッチＹＮ４ｎ＋３（ｎ＝０〜３１）を介して、データ線ＬＩＯＮ３と接続される。
【００４８】
なお、カラム選択スイッチＹＴ／ＹＮは、図７に示されるように、ビット線ＢＬＴ／ＢＬＮおよびデータ線ＬＩＯＴ／ＬＩＯＮ間に接続されたＮチャネルトランジスタで構成してもよい。
【００４９】
データ線ＬＩＯＴｋ（ｋ＝０〜３）は、スイッチＩＯＳＷＴｋを介して第１のデータ配線ＭＩＯＴｋ（ｉ）と接続される。データ線ＬＩＯＮｋ（ｋ＝０〜３）は、スイッチＩＯＳＷＮｋを介して第２のデータ配線ＭＩＯＮｋ（ｉ）と接続される。スイッチＩＯＳＷＴｋおよびＩＯＳＷＮｋは、スイッチ選択信号ＳＷＳＥＬｋによって、選択される。なお、スイッチＩＯＳＷＴｋおよびＩＯＳＷＮｋは、カラム選択スイッチと同様の構成でもよい。
【００５０】
図７のメモリセルアレイの構成では、４本の第１のデータ配線ＭＩＯＴ０（０）〜ＭＩＯＴ３（０）および４本の第２のデータ配線ＭＩＯＮ０（０）〜ＭＩＯＮ３（０）が１つのメモリセルアレイＭ（０）領域内に配置される。したがって、図６の第１のデータ伝送制御回路ＴＣＲおよび第２のデータ伝送制御回路ＴＣＷが、１つのメモリセルアレイに対して４個必要となる。
【００５１】
図８は、選択されたメモリセルアレイＭ（ｎ）に対する第１のデータ伝送制御回路ＴＣＲ（ｎ）、および第２のデータ伝送制御回路ＴＣＷ（ｎ）の動作を説明するための図である。
【００５２】
Ｒｅａｄ動作時について説明する。
ＲｅａｄアンプＲＤＡ（ｎ）は、メモリセルアレイＭ（ｎ）内の第１のデータ配線ＭＩＯＴ（ｎ）、第２のデータ配線ＭＩＯＮ（ｎ）を通じて伝送される選択されたメモリセルＭＣからの差動のＲｅａｄデータを差動増幅して、単相のＲｅａｄデータを生成する。
【００５３】
切替回路ＲＳ（ｎ）のスイッチＳＷ１（ｎ）は、オフとなり、スイッチＳＷ２（ｎ）は、オンとなる。切替回路ＷＳ（ｎ）のスイッチＳＷ３（ｎ）、スイッチＳＷ４（ｎ）、およびスイッチＳＷ５（ｎ）はオフとなる。その結果、ＲｅａｄアンプＲＤＡ（ｎ）の出力と、第１のデータ伝送制御回路ＴＣＲ（ｎ）に接続され、かつデータ出力回路１１４に近い方の第１のデータ配線ＭＩＯＴ（ｎ＋１）とが接続される。これによって、ＲｅａｄアンプＲＤＡ（ｎ）から出力される単相のＲｅａｄデータが、第１のデータ配線ＭＩＯＴ（ｎ＋１）へ伝送される。
【００５４】
Ｗｒｉｔｅ動作時について説明する。
ＷｒｉｔｅアンプＷＲＡ（ｎ）は、第２のデータ伝送制御回路ＴＣＷ（ｎ）に接続され、かつデータ入力回路２１４に近い方の第２のデータ配線ＭＩＯＮ（ｎ＋１）を伝送する単相のＷｒｉｔｅデータに基づいて、差動のＷｒｉｔｅデータを生成する。
【００５５】
切替回路ＷＳ（ｎ）のスイッチＳＷ３（ｎ）およびスイッチＳＷ４（ｎ）がオンとなり、スイッチＳＷ５（ｎ）はオフとなる。切替回路ＲＳ（ｎ）のスイッチＳＷ１（ｎ）、およびスイッチＳＷ２（ｎ）は、オフとなる。これによって、ＷｒｉｔｅアンプＷＲＡ（ｎ）の出力と、メモリセルアレイＭ（ｎ）内の第１のデータ配線ＭＩＯＴ（ｎ）と第２のデータ配線ＭＩＯＮ（ｎ）とが接続する。ＷｒｉｔｅアンプＷＲＡ（ｎ）から出力される差動のＷｒｉｔｅデータの正相が、メモリセルアレイＭ（ｎ）内の第１のデータ配線ＭＩＯＴ（ｎ）へ伝送され、ＷｒｉｔｅアンプＷＲＡ（ｎ）から出力される差動のＷｒｉｔｅデータの逆相が、メモリセルアレイＭ（ｎ）内の第２のデータ配線ＭＩＯＮ（ｎ）へ伝送される。
【００５６】
図９は、非選択中継メモリセルアレイＭ（ｎ）対する第１のデータ伝送制御回路ＴＣＲ（ｎ）、および第２のデータ伝送制御回路ＴＣＷ（ｎ）の動作を説明するための図である。非選択中継メモリセルアレイＭ（ｎ）は、非選択であってデータ回路１４と選択されたメモリセルアレイとの間に位置するメモリセルアレイである。
【００５７】
Ｒｅａｄ動作時について説明する。
切替回路ＲＳ（ｎ）のスイッチＳＷ１（ｎ）は、オンとなり、スイッチＳＷ２（ｎ）は、オフとなる。切替回路ＷＳ（ｎ）のスイッチＳＷ３（ｎ）、スイッチＳＷ４（ｎ）、およびスイッチＳＷ５（ｎ）はオフとなる。その結果、非選択中継メモリセルアレイＭ（ｎ）内の第１のデータ配線ＭＩＯＴ（ｎ）と、第１のデータ伝送制御回路ＴＣＲ（ｎ）に接続され、かつデータ出力回路１１４に近い方の第１のデータ配線ＭＩＯＴ（ｎ＋１）とが接続される。これによって、メモリセルアレイＭ（ｎ）内の第１のデータ配線ＭＩＯＴ（ｎ）を通じて伝送される単相のＲｅａｄデータが、第１のデータ配線ＭＩＯＴ（ｎ＋１）へ伝送される。
【００５８】
Ｗｒｉｔｅ動作時について説明する。
切替回路ＷＳ（ｎ）のスイッチＳＷ３（ｎ）およびスイッチＳＷ４（ｎ）がオフとなり、スイッチＳＷ５（ｎ）はオンとなる。切替回路ＲＳ（ｎ）のスイッチＳＷ１（ｎ）、およびスイッチＳＷ２（ｎ）は、オフとなる。その結果、第２のデータ伝送制御回路ＴＣＷ（ｎ）に接続され、かつデータ入力回路２１４に近い方の第２のデータ配線ＭＩＯＮ（ｎ＋１）と、非選択中継メモリセルアレイＭ（ｎ）内の第２のデータ配線ＭＩＯＮ（ｎ）とが接続される。これによって、第２のデータ配線ＭＩＯＮ（ｎ＋１）を通じて伝送される単相のＷｒｉｔｅデータが、メモリセルアレイＭ（ｎ）内の第２のデータ配線ＭＩＯＮ（ｎ）へ伝送される。
【００５９】
図６、図８および図９を参照して、本実施の形態の動作を説明する。
まず、Ｒｅａｄ時の動作について説明する。
【００６０】
メモリセルアレイ選択アドレスデコーダ１２は、複数個のメモリセルアレイＭ（０）〜Ｍ（３）の中から１つのメモリセルアレイを選択する。選択されたメモリセルアレイをＭ（１）とする。
【００６１】
選択されたメモリセルアレイＭ（１）に含まれる複数個のメモリセルからアドレスに従って、メモリセルが選択される。選択されたメモリセルに保持されているデータは、ビット線対ＢＬＴ、センスアンプＳＡ、データ線ＬＩＯＴ，ＬＩＯＮ、およびスイッチＩＯＳＷを通じて、差動信号の形式で第１のデータ配線ＭＩＯＴ（１）および第２のデータ配線ＭＩＯＮ（１）に送られる。
【００６２】
ＲｅａｄアンプＲＤＡ（１）は、第１のデータ配線ＭＩＯＴ（１）および第２のデータ配線ＭＩＯＮ（１）を通じて伝送される差動のＲｅａｄデータを論理レベルにまで増幅し、駆動能力の高い単相ロジックのＲｅａｄデータを出力する。切替回路ＲＳ（１）のスイッチＳＷ１（１）は、オフとなり、スイッチＳＷ２（１）は、オンとなる。切替回路ＷＳ（１）のスイッチＳＷ３（１）、スイッチＳＷ４（１）、およびスイッチＳＷ５（１）はオフとなる。ＲｅａｄアンプＲＤＡ（１）から出力される単相ロジックのＲｅａｄデータが、メモリセルアレイＭ（２）内の第１のデータ配線ＭＩＯＴ（２）へ伝送される。
【００６３】
切替回路ＲＳ（２）のスイッチＳＷ１（２）は、オンとなり、スイッチＳＷ２（２）は、オフとなる。第１のデータ配線ＭＩＯＴ（２）を通じて伝送される単相ロジックのＲｅａｄデータが第１のデータ配線ＭＩＯＴ（３）に伝送される。切替回路ＷＳ（２）のスイッチＳＷ３（２）、スイッチＳＷ４（２）、およびスイッチＳＷ５（２）はオフとなる。
【００６４】
切替回路ＲＳ（３）のスイッチＳＷ１（３）は、オンとなり、スイッチＳＷ２（３）は、オフとなる。第１のデータ配線ＭＩＯＴ（３）を通じて伝送される単相ロジックのＲｅａｄデータがデータ出力回路１１４と接続される第１のデータ配線ＭＩＯＴ（４）に送られる。切替回路ＷＳ（３）のスイッチＳＷ３（３）、スイッチＳＷ４（３）、およびスイッチＳＷ５（３）はオフとなる。
【００６５】
一方、切替回路ＷＳ（０）のスイッチＳＷ３（０）、スイッチＳＷ４（０）、およびスイッチＳＷ５（０）はオフとなり、切替回路ＲＳ（０）のスイッチＳＷ１（０）は、オンとなり、スイッチＳＷ２（０）は、オフとなる。なお、スイッチＳＷ１（０）は、オフとしてもよい。これによって、データ配線ＭＩＯＴ（０）、ＭＩＯＮ（０）のノイズは、第１のデータ配線ＭＩＯＴ（１）、第２のデータ配線ＭＩＯＮ（１）に伝送されないようにすることもできる。
【００６６】
次に、Ｗｒｉｔｅ時の動作について説明する。
メモリセルアレイ選択アドレスデコーダ１２は、複数個のメモリセルアレイＭ（０）〜Ｍ（３）の中から１つのメモリセルアレイを選択する。選択されたメモリセルアレイをＭ（１）とする。
【００６７】
選択されたメモリセルアレイＭ（１）に含まれる複数個のメモリセルからアドレスに従って、メモリセルが選択される。
【００６８】
データ入力回路２１４は、単相ロジックのＷｒｉｔｅデータを第２のデータ配線ＭＩＯＮ（４）に出力する。切替回路ＷＳ（３）のスイッチＳＷ５（３）は、オンとなり、スイッチＳＷ３（３）およびスイッチＳＷ４（３）は、オフとなる。切替回路ＲＳ（３）のスイッチＳＷ１（３）、スイッチＳＷ２（３）は、オフとなる。第２のデータ配線ＭＩＯＮ（４）を通じて伝送される単相ロジックのＷｒｉｔｅデータが第２のデータ配線ＭＩＯＮ（３）に伝送される。
【００６９】
切替回路ＷＳ（２）のスイッチＳＷ５（２）は、オンとなり、スイッチＳＷ３（２）およびスイッチＳＷ４（２）は、オフとなる。切替回路ＲＳ（２）のスイッチＳＷ１（２）、スイッチＳＷ２（２）は、オフとなる。第２のデータ配線ＭＩＯＮ（３）を通じて伝送される単相ロジックのＷｒｉｔｅデータが第２のデータ配線ＭＩＯＮ（２）に伝送される。
【００７０】
ＷｒｉｔｅアンプＷＲＡ（１）は、第２のデータ配線ＭＩＯＮ（２）を通じて伝送される単相ロジックのＷｒｉｔｅデータに基づいて、差動のＷｒｉｔｅデータを生成する。切替回路ＷＳ（１）のスイッチＳＷ５（１）は、オフとなり、スイッチＳＷ３（１）およびスイッチＳＷ４（１）は、オンとなる。切替回路ＲＳ（１）のスイッチＳＷ１（１）、スイッチＳＷ２（１）は、オフとなる。差動のＷｒｉｔｅデータは、第１のデータ配線ＭＩＯＴ（１）、および第２のデータ配線ＭＩＯＮ（１）に伝送される。第１のデータ配線ＭＩＯＴ（１）、および第２のデータ配線ＭＩＯＮ（１）を伝送する差動のＷｒｉｔｅデータは、スイッチＩＯＳＷ、データ線ＬＩＯＴ，ＬＩＯＮ、およびビット線対ＢＬＴを通じて、選択されたメモリセルに書込まれる。
【００７１】
一方、切替回路ＲＳ（０）のスイッチＳＷ１（０）、スイッチＳＷ２（０）は、オフとなり、切替回路ＷＳ（０）のスイッチＳＷ５（０）は、オンとなり、スイッチＳＷ３（０）およびスイッチＳＷ４（０）は、オフとなる。なお、スイッチＳＷ５（０）は、オフとしてもよい。スイッチＳＷ５（０）をオフとすることによって、第１のデータ配線ＭＩＯＴ（１）、および第２のデータ配線ＭＩＯＮ（１）を通じて伝送される差動のＷｒｉｔｅデータが第１のデータ配線ＭＩＯＴ（０）、第２のデータ配線ＭＩＯＮ（０）に伝送されないようにすることができる。
【００７２】
図１０は、第２の実施形態のＲｅａｄ動作とＷｒｉｔｅ動作の切替時のタイミング図である。
【００７３】
Ｒｅａｄ動作時、選択されたメモリセルアレイＭ（ｎ）に含まれる選択されたメモリセルから読み出されたデータは、選択されたメモリセルアレイＭ（ｎ）領域内を延伸する第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）に伝達される。このとき、第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）上の信号振幅は低振幅であり、例えば、０．１〜０．３Ｖである。ＲｅａｄアンプＲＤＡ（ｎ）は、これらデータ配線ＭＩＯＴ（ｎ）／ＭＩＯＮ（ｎ）を通じて伝送されるＲｅａｄデータに基づき、データ配線ＭＩＯＴ（ｎ＋１）を駆動する。データ配線ＭＩＯＴ（ｎ＋１）上の信号振幅は、たとえば、１．０〜１．２Ｖである。
【００７４】
Ｗｒｉｔｅ動作時は、ＷｒｉｔｅアンプＷＲＡ（ｎ）によって、第２のデータ配線ＭＩＯＮ（ｎ＋１）を介して供給されるＷｒｉｔｅデータに基づき、差動のＷｒｉｔｅデータが生成される。この差動のＷｒｉｔｅデータが、選択されたメモリセルアレイＭ（ｎ）領域内を延伸する第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）を介して選択されたメモリセルに書き込まれる。
【００７５】
このように、第１のデータ配線ＭＩＯＴと第２のデータ配線ＭＩＯＮとが分離されているので、図１０に示すように、Ｒｅａｄ時にＲｅａｄアンプＲＤＡ（ｎ）が第１のデータ配線ＭＩＯＴ（ｎ＋１）にＲｅａｄデータの出力を開始するときには、第１のデータ配線ＭＩＯＮ（ｎ＋１）上に次のサイクルのＷｒｉｔｅデータを伝送することが可能となる。これによって、高速サイクルが可能となる。
【００７６】
以上のように、本実施の形態では、非選択のメモリセルアレイ内の配線を回路的に上位バスとして活用することによって、高速性能を維持した階層バス配線構成を、１データ当たり２本の配線（ＭＩＯＴ、ＭＩＯＮ）のみで実現できる。これにより、多データビット数の構成に対応することができ、高い処理能力のメモリを低コストで実現できるようになる。
【００７７】
また、本実施の形態では、選択されたメモリセルアレイにおいては、電圧増幅した論理信号レベルの上位バス配線信号が存在しないので、このバス配線から隣接配線へのノイズ影響が無く、更に物理的下層であるメモリセルアレイへのノイズ影響も無くすことができる。その結果、安定した歩留り、動作マージンが確保できる。
【００７８】
また、本実施の形態では、参考例１のように上位階層バスと下位階層バスとの間にシールド線を設ける必要がないので、シールド線の配線のための面積を削減できる。
【００７９】
［第３の実施形態］
図１１は、第３の実施形態の半導体装置の構成を表わす図である。
【００８０】
第３の実施形態の半導体装置が、第２の実施形態の半導体装置と相違する点は、第３の実施形態の半導体装置は、メモリセルアレイＭ（ｎ）に対応して、切替回路ＰＲ（ｎ）を備える。切替回路ＰＲ（ｎ）は、対応するメモリセルアレイＭ（ｎ）に隣接して、対応するメモリセルアレイＭ（ｎ）よりもデータ回路１４に近い位置に配置される。
【００８１】
図１２は、非選択無中継メモリセルアレイＭ（ｎ）に対する第１のデータ伝送制御回路ＴＣＲ（ｎ）、第２のデータ伝送制御回路ＴＣＷ（ｎ）、切替回路ＰＲ（ｎ）の動作を説明するための図である。非選択無中継メモリセルアレイは、選択されたメモリセルアレイよりもデータ出力回路１１４またはデータ入力回路２１４に遠い位置に配置される非選択メモリセルアレイである。
【００８２】
切替回路ＰＲ（ｎ）は、スイッチＳＷ６（ｎ）とスイッチＳＷ７（ｎ）とを含む。スイッチＳＷ６（ｎ）は、一定電圧ＶＰＲの電源と第１のデータ配線ＭＩＯＴ（ｎ）とを接続または遮断する。スイッチＳＷ７（ｎ）は、一定電圧ＶＰＲの電源と第２のデータ配線ＭＩＯＮ（ｎ）とを接続または遮断する。
【００８３】
Ｒｅａｄ動作時について説明する。
選択されたメモリセルアレイよりもデータ出力回路１１４に遠い位置に配置される非選択無中継メモリセルアレイＭ（ｎ）に対する切替回路ＲＳ（ｎ）のスイッチＳＷ１（ｎ）は、およびスイッチＳＷ２（ｎ）は、オフとなる。切替回路ＷＳ（ｎ）のスイッチＳＷ３（ｎ）、スイッチＳＷ４（ｎ）、およびスイッチＳＷ５（ｎ）はオフとなる。切替回路ＰＲ（ｎ）のスイッチＳＷ６（ｎ）およびスイッチＳＷ７（ｎ）がオンとなる。これによって、メモリセルアレイＭ（ｎ）内の第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）が、一定電圧ＶＰＲに設定される。ここで、一定電圧ＶＰＲは、次のＲｅａｄ動作もしくはＷｒｉｔｅ動作に対して、高速に動作するような電圧とすることができる。例えば、一定電圧ＶＰＲは、電源電圧ＶＤＤの１／２に設定してもよい。これによって、第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）が、データ伝送に使用されないにも係らず、ノイズ源となるのを抑制することができるとともに、第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）を駆動することによる無駄な電流消費を削減できる。
【００８４】
選択されたメモリセルアレイに対応する第１のデータ伝送制御回路ＴＣＲ、第２のデータ伝送制御回路ＴＣＷ、非選択であってデータ出力回路１１４と選択されたメモリセルアレイとの間に位置する非選択中継メモリセルアレイに対する第１のデータ伝送制御回路ＴＣＲ、第２のデータ伝送制御回路ＴＣＷの動作は、第２の実施形態と同様である。
【００８５】
また、選択されたメモリセルアレイに対応する切替回路ＰＲ内のスイッチＳＷ６およびスイッチＳＷ７はオフとなる。非選択であってデータ出力回路１１４と選択されたメモリセルアレイとの間に位置する非選択中継メモリセルアレイに対する切替回路ＰＲ内のスイッチＳＷ６およびスイッチＳＷ７もオフとなる。
【００８６】
Ｗｒｉｔｅ動作時について説明する。
選択されたメモリセルアレイよりもデータ入力回路２１４に遠い位置に配置される非選択無中継メモリセルアレイＭ（ｎ）に対する切替回路ＲＳ（ｎ）のスイッチＳＷ１（ｎ）、およびスイッチＳＷ２（ｎ）は、オフとなる。切替回路ＷＳ（ｎ）のスイッチＳＷ３（ｎ）、スイッチＳＷ４（ｎ）、およびスイッチＳＷ５（ｎ）はオフとなる。切替回路ＰＲ（ｎ）のスイッチＳＷ６（ｎ）およびスイッチＳＷ７（ｎ）がオンとなる。これによって、メモリセルアレイＭ（ｎ）内の第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）が、一定電圧ＶＰＲに設定される。
【００８７】
選択されたメモリセルアレイに対応する第１のデータ伝送制御回路ＴＣＲ、第２のデータ伝送制御回路ＴＣＷ、非選択であってデータ入力回路２１４と選択されたメモリセルアレイとの間に位置する非選択中継メモリセルアレイに対する第１のデータ伝送制御回路ＴＣＲ、第２のデータ伝送制御回路ＴＣＷの動作は、第２の実施形態と同様である。
【００８８】
また、選択されたメモリセルアレイに対応する切替回路ＰＲ内のスイッチＳＷ６およびスイッチＳＷ７はオフとなる。非選択であってデータ入力回路２１４と選択されたメモリセルアレイとの間に位置する非選択中継メモリセルアレイに対する切替回路ＰＲ内のスイッチＳＷ６およびスイッチＳＷ７もオフとなる。
【００８９】
本実施の形態では、選択されたメモリセルアレイよりも、データ回路に遠い方に位置するデータ伝送に使用されないデータ配線を一定電圧に設定することができる。これによって、電流消費が削減されるとともに、ノイズ低減による動作マージンの拡大が実現できる。
【００９０】
［第４の実施形態］
本実施の形態では、回路的上位バスであるグローバル配線として機能するデータ配線を、１本のコモンデータ配線とする。
【００９１】
図１３は、第４の実施形態の半導体装置の構成を表わす図である。
データ回路１４は、データ出力回路１１４と、データ入力回路２１４とを備える。
【００９２】
データ出力回路１１４と、データ入力回路２１４とは、複数個のメモリセルアレイＭ（０）〜Ｍ（３）が配置される領域の一端側に近接して配置される。
【００９３】
データ出力回路１１４およびデータ入力回路２１４は、第１のデータ配線ＭＩＯＴの一端と接続される。
【００９４】
半導体装置は、メモリセルアレイＭ（ｎ）に対応して、データ伝送制御回路ＴＣ（ｎ）を備える。データ伝送制御回路ＴＣ（ｎ）は、対応するメモリセルアレイＭ（ｎ）に隣接して、対応するメモリセルアレイＭ（ｎ）よりもデータ回路１４に近い位置に配置される。
【００９５】
データ伝送制御回路ＴＣ（ｎ）は、ＲｅａｄアンプＲＤＡ（ｎ）と、ＷｒｉｔｅアンプＷＲＡ（ｎ）と、切替回路ＲＷＳ（ｎ）とを備える。
【００９６】
第１のデータ配線ＭＩＯＴおよび第２のデータ配線ＭＩＯＮは、データ伝送制御回路ＴＣ（０）〜ＴＣ（３）によって分断される。
【００９７】
メモリセルアレイ選択アドレスデコーダ１２によって、複数個のメモリセルアレイＭ（０）〜Ｍ（３）の中で１つが選択されて活性化される。メモリセルアレイ選択アドレスデコーダ１２は、Ｒｅａｄ時およびＷｒｉｔｅ時に、複数個のデータ伝送制御回路ＴＣ（０）〜ＴＣ（３）のうち１つを選択し、選択したデータ伝送制御回路に選択用のスイッチ制御信号を出力し、非選択のデータ伝送制御回路に非選択用のスイッチ制御信号を出力する。
【００９８】
選択されたメモリセルアレイの中では、ビット線とワード線とによってメモリセルが選択される。
【００９９】
メモリセルアレイＭ（ｎ）内の第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）は、ＲｅａｄアンプＲＤＡ（ｎ）およびＷｔｉｔｅアンプＷＲＡ（ｎ）と接続される。ＲｅａｄアンプＲＤＡ（ｎ）は、第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）上のメモリセルＭＣからの差動のＲｅａｄデータを増幅する。ＷｒｉｔｅアンプＷＲＡ（ｎ）は、第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）に差動のＷｒｉｔｅデータを出力する。
【０１００】
切替回路ＲＷＳ（ｎ）は、スイッチＳＷ１（ｎ）、スイッチＳＷ２（ｎ）、スイッチＳＷ３（ｎ）、スイッチＳＷ４（ｎ）、およびスイッチＳＷ８（ｎ）とを備える。スイッチＳＷ８（ｎ）は、一定電圧ＶＰＲの電源と接続される。
【０１０１】
第１のデータ配線ＭＩＯＴと第２のデータ配線ＭＩＯＮは、選択された１個のメモリセルアレイにおいては、回路的下位バスに相当する差動データを伝送するローカル配線として機能する。第１のデータ配線ＭＩＯＴは、非選択であってデータ回路１４と選択された１個のメモリセルアレイとの間に位置する少なくとも１つのメモリセルアレイにおいては、回路的上位バスに相当する単相ロジックデータを伝送する読出し用バス配線および書き込み用バス配線として機能する。第２のデータ配線ＭＩＯＮは、非選択であって、データ回路１４と選択された１個のメモリセルアレイとの間に位置する少なくとも１つのメモリセルアレイにおいては、シールド線として機能する。
【０１０２】
メモリセルアレイ選択アドレスデコーダ１２は、複数個のメモリセルアレイＭ（０）〜Ｍ（３）の中から１つのメモリセルアレイを選択する。以下では、選択されたメモリセルアレイをＭ（ｎ）とする。
【０１０３】
選択されたメモリセルアレイＭ（ｎ）に含まれる複数個のメモリセルからアドレスに従って、メモリセルが選択される。
【０１０４】
まず、Ｒｅａｄ時の動作を説明する。
メモリセルアレイＭ（ｎ）内の選択されたメモリセルに保持されているデータは、ビット線対ＢＬＴ、センスアンプＳＡ、データ線ＬＩＯＴ，ＬＩＯＮ、スイッチＩＯＳＷを通じて、差動形式で第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）に送られる。
【０１０５】
ＲｅａｄアンプＲＤＡ（ｎ）は、第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）を通じて伝送される差動のＲｅａｄデータを論理レベルにまで増幅し、駆動能力の高い単相ロジックのＲｅａｄデータを出力する。切替回路ＲＷＳ（ｎ）のスイッチＳＷ２（ｎ）は、オンとなり、スイッチＳＷ１（ｎ）、スイッチＳＷ３（ｎ）、スイッチＳＷ４（ｎ）、およびスイッチＳＷ８（ｎ）もオフとなる。その結果、ＲｅａｄアンプＲＤＡ（ｎ）の出力と、データ伝送制御回路ＴＣ（ｎ）に接続され、かつデータ出力回路１１４に近い方の第１のデータ配線ＭＩＯＴ（ｎ＋１）とが接続する。これにより、ＲｅａｄアンプＲＤＡ（ｎ）から出力される単相ロジックのＲｅａｄデータが、第１のデータ配線ＭＩＯＴ（ｎ＋１）へ伝送される。
【０１０６】
非選択であってデータ回路１４と前記選択されたメモリセルアレイＭ（ｎ）との間に位置する非選択中継メモリセルアレイＭ（ｎ＋１）に対応するデータ伝送制御回路ＴＣ（ｎ＋１）の切替回路ＲＷＳ（ｎ＋１）のＳＷ１（ｎ＋１）がオンとなり、スイッチＳＷ２（（ｎ＋１）、スイッチＳＷ３（ｎ＋１）、およびスイッチＳＷ４（ｎ＋１）がオフとなる。その結果、非選択中継メモリセルアレイＭ（ｎ＋１）内の第１のデータ配線ＭＩＯＴ（ｎ＋１）と、データ伝送制御回路ＴＣ（ｎ＋１）に接続され、かつデータ出力回路１１４に近い方の第１のデータ配線ＭＩＯＴ（ｎ＋２）とが接続する。これによって、第１のデータ配線ＭＩＯＴ（ｎ＋１）上の単相ロジックのＲｅａｄデータが、第１のデータ配線ＭＩＯＴ（ｎ＋２）に伝送される。
【０１０７】
さらに、スイッチＳＷ８（ｎ＋１）がオンとなる。これによって、非選択中継メモリセルアレイＭ（ｎ＋１）内の第２のデータ配線ＭＩＯＮ（ｎ＋１）が一定電圧ＶＰＲを出力する電源に接続される。
【０１０８】
次に、Ｗｒｉｔｅ動作時について説明する。
データ入力回路２１４は、単相のＷｒｉｔｅデータを第１のデータ配線ＭＩＯＴ（４）に出力する。
【０１０９】
非選択中継メモリセルアレイＭ（ｎ＋１）に対応するデータ伝送制御回路ＴＣ（ｎ＋１）の切替回路ＲＷＳ（ｎ＋１）のスイッチＳＷ１（ｎ＋１）は、オンとなり、スイッチＳＷ２（ｎ＋１）、スイッチＳＷ３（ｎ＋１）、およびスイッチＳＷ４（ｎ＋１）はオフとなる。その結果、データ伝送制御回路ＴＣ（ｎ＋１）に接続され、かつデータ入力回路２１４に近い方の第１のデータ配線ＭＩＯＴ（ｎ＋２）と、非選択中継メモリセルアレイＭ（ｎ＋１）内の第１のデータ配線ＭＩＯＴ（ｎ＋１）が接続する。これによって、第１のデータ配線ＭＩＯＴ（ｎ＋２）を通じて伝送される単相のＷｒｉｔｅデータが、メモリセルアレイＭ（ｎ＋１）内の第１のデータ配線ＭＩＯＴ（ｎ＋１）へ伝送される。さらに、スイッチＳＷ８（ｎ＋１）がオンとなる。これによって、非選択中継メモリセルアレイＭ（ｎ＋１）内の第２のデータ配線ＭＩＯＮ（ｎ＋１）が一定電圧ＶＰＲを出力する電源に接続される。
【０１１０】
選択されたメモリセルアレイＭ（ｎ）に対応するデータ伝送制御回路ＴＣ（ｎ）のＷｒｉｔｅアンプＷＲＡ（ｎ）は、データ伝送制御回路ＴＣ（ｎ）に接続され、かつデータ入力回路２１４に近い方の第１のデータ配線ＭＩＯＴ（ｎ＋１）を通じて伝送される単相のＷｒｉｔｅデータに基づいて、差動形式のＷｒｉｔｅデータを生成する。切替回路ＲＷＳ（ｎ）のスイッチＳＷ１（ｎ）、およびスイッチＳＷ２（ｎ）は、オフとなり、スイッチＳＷ３（ｎ）、およびスイッチＳＷ４（ｎ）はオンとなる。その結果、ＷｒｉｔｅアンプＷＲＡ（ｎ）の出力と、メモリセルアレイＭ（ｎ）内の第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）が接続する。これによって、ＷｒｉｔｅアンプＷＲＡ（ｎ）から出力される差動のＷｒｉｔｅデータの正相が、メモリセルアレイＭ（ｎ）内の第１のデータ配線ＭＩＯＴ（ｎ）へ伝送され、ＷｒｉｔｅアンプＷＲＡ（ｎ）から出力される差動のＷｒｉｔｅデータの逆相が、メモリセルアレイＭ（ｎ）内の第２のデータ配線ＭＩＯＮ（ｎ）へ伝送される。
【０１１１】
本実施の形態では、非選択メモリセルアレイ上でグローバルバス配線として使用されるのは、第１のデータ配線ＭＩＯＴのみであり、第２のデータ配線ＭＩＯＮを電位固定のシールド配線として利用することができる。これによって、隣接するグローバルバス配線間のカップリングノイズを除去できるため、データ信号間の位相状態に依存したばらつき（データskew幅）が改善でき、データ転送サイクル（ＣＡＳサイクルおよびバーストサイクルなど）を高速化できる。
【０１１２】
なお、選択されたメモリセルアレイよりもデータ回路１４に遠い位置に配置される非選択無中継メモリセルアレイＭ（ｎ）に対するデータ伝送制御回路ＴＣ（ｎ）のスイッチＳＷ８（ｎ）もオンに設定することとしてもよい。
【０１１３】
［第５の実施形態］
本実施の形態では、メモリセルアレイからのデータ入出力部分に位置するＲｅａｄアンプおよびＷｒｉｔｅアンプが、データのパラレル−シリアル変換を行う。
【０１１４】
図１４は、第５の実施形態のデータ伝送制御回路ＴＣ（ｎ）を表わす図である。
本実施の形態では、データ回路１４は、データ出力回路４１４と、データ入力回路５１４とを備える。
【０１１５】
データ出力回路４１４は、第１のデータ配線ＭＩＯＴ（４）および第２のデータ配線ＭＩＯＮ（４）と接続される。データ入力回路５１４は、第１のデータ配線ＭＩＯＴ（４）および第２のデータ配線ＭＩＯＮ（４）と接続される。
【０１１６】
半導体装置は、メモリセルアレイＭ（ｎ）に対応して、データ伝送制御回路ＴＣ（ｎ）を備える。データ伝送制御回路ＴＣ（ｎ）は、対応するメモリセルアレイＭ（ｎ）に隣接して、対応するメモリセルアレイＭ（ｎ）よりもデータ回路１４に近い位置に配置される。メモリセルアレイＭ（ｎ）は、ｎが大きいほど、データ回路１４に近い。
【０１１７】
第１のデータ配線ＭＩＯＴおよび第２のデータ配線ＭＩＯＮは、データ伝送制御回路ＴＣ（０）〜ＴＣ（３）によって分断される。メモリセルアレイＭ（ｉ）内には、第１のデータ配線ＭＩＯＴ（ｉ）と第２のデータ配線ＭＩＯＮ（ｉ）とが配置される。ただし、ｉ＝０〜３である。第１のデータ配線ＭＩＯＴ（４）および第２のデータ配線ＭＩＯＮ（４）は、データ回路１４とデータ伝送制御回路ＴＣ（３）とを接続する。
【０１１８】
データ伝送制御回路ＴＣ（ｎ）は、ＲｅａｄアンプＲＤＡ（ｎ）と、ＷｒｉｔｅアンプＷＲＡ（ｎ）と、切替回路ＲＷＳ（ｎ）とを備える。切替回路ＲＷＳ（ｎ）は、スイッチＳＷ１（ｎ）、スイッチＳＷ２（ｎ）、スイッチＳＷ１２（ｎ）、スイッチＳＷ３（ｎ）、スイッチＳＷ４（ｎ）、およびスイッチＳＷ５（ｎ）を含む。ＲｅａｄアンプＲＤＡ（ｎ）は２つの出力ポートを有する。ＲｅａｄアンプＲＤＡ（ｎ）の第１の出力ポートは、スイッチＳＷ２（ｎ）を介して、第１のデータ配線ＭＩＯＴ（ｎ＋１）と接続される。ＲｅａｄアンプＲＤＡ（ｎ）の第２の出力ポートは、スイッチＳＷ１２（ｎ）を介して、第２のデータ配線ＭＩＯＮ（ｎ＋１）と接続される。
【０１１９】
まず、選択されたメモリセルアレイＭ（ｎ）からＲｅａｄデータが連続して出力される場合の動作を説明する。
【０１２０】
メモリセルアレイＭ（ｎ）が選択された場合のＲｅａｄ時の動作について説明する。
第１サイクルにおいて、以下が実行される。
【０１２１】
選択されたメモリセルアレイＭ（ｎ）内では、第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）は、選択されたメモリセルＭＣからの第１の差動のＲｅａｄデータを伝送する。
【０１２２】
ＲｅａｄアンプＲＤＡ（ｎ）は、メモリセルアレイＭ（ｎ）内の第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）を通じて伝送される第１の差動のＲｅａｄデータを増幅して、第１の単相のＲｅａｄデータを生成する。生成された第１の単相のＲｅａｄデータは、ＲｅａｄアンプＲＤＡ（ｎ）でラッチされる。スイッチＳＷ１（ｎ）、スイッチＳＷ３（ｎ）、スイッチＳＷ４（ｎ）、およびスイッチＳＷ５（ｎ）はオフである。また、スイッチＳＷ２（ｎ）、およびスイッチＳＷ１２（ｎ）は、オフである。
【０１２３】
第２サイクルにおいて、以下が実行される。
選択されたメモリセルアレイＭ（ｎ）内では、第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）は、選択されたメモリセルからの第２の差動のＲｅａｄデータを伝送する。
【０１２４】
ＲｅａｄアンプＲＤＡ（ｎ）は、メモリセルアレイＭ（ｎ）内の第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）を通じて伝送される第２の差動のＲｅａｄデータを増幅して、第２の単相のＲｅａｄデータを生成する。生成された第２のＲｅａｄデータは、ＲｅａｄアンプＲＤＡ（ｎ）でラッチされる。
【０１２５】
その後、スイッチＳＷ１（ｎ）、スイッチＳＷ３（ｎ）、スイッチＳＷ４（ｎ）、およびスイッチＳＷ５（ｎ）はオフを維持する。スイッチＳＷ２（ｎ）、およびスイッチＳＷ１２（ｎ）は、同時にオンとなる。これによって、ＲｅａｄアンプＲＤＡ（ｎ）から出力される第１の単相のＲｅａｄデータが、データ伝送制御回路ＴＣ（ｎ）に接続され、かつデータ出力回路４１４に近い方の第１のデータ配線ＭＩＯＴ（ｎ＋１）へ伝送される。ＲｅａｄアンプＲＤＡ（ｎ）から出力される第２の単相のＲｅａｄデータが、データ伝送制御回路ＴＣ（ｎ）に接続され、かつデータ出力回路４１４に近い方の第２のデータ配線ＭＩＯＮ（ｎ＋１）へ伝送される。第１の単相のＲｅａｄデータの第１のデータ配線ＭＩＯＴ（ｎ＋１）への出力と、第２の単相のＲｅａｄデータの第２のデータ配線ＭＩＯＮ（ｎ＋１）への出力が同時に実行される。
【０１２６】
なお、第１の単相のＲｅａｄデータを第２のデータ配線ＭＩＯＮ（ｎ＋１）へ出力し、第２の単相のＲｅａｄデータを第１のデータ配線ＭＩＯＴ（ｎ＋１）へ出力するものとしてもよい。
【０１２７】
メモリセルアレイＭ（ｎ）が、非選択であってデータ出力回路４１４と選択されたメモリセルアレイとの間に位置する非選択中継メモリセルアレイの場合のＲｅａｄ時の動作について説明する。
【０１２８】
スイッチＳＷ１（ｎ）およびスイッチＳＷ５（ｎ）は、オンとなり、スイッチＳＷ２（ｎ）、スイッチＳＷ１２（ｎ）、スイッチＳＷ３（ｎ）、およびスイッチＳＷ４（ｎ）はオフとなる。これによって、第１のデータ配線ＭＩＯＴ（ｎ）上を伝送する第１の単相のＲｅａｄデータが、データ配線ＭＩＯＴ（ｎ＋１）へ伝送される。第２のデータ配線ＭＩＯＮ（ｎ）上を伝送する第２の単相のＲｅａｄデータが、第２のデータ配線ＭＩＯＮ（ｎ＋１）へ伝送される。
【０１２９】
次に、Ｗｒｉｔｅ時の動作について説明する。
データ出力回路５１４は、第１のＷｒｉｔｅデータを第１のデータ配線ＭＩＯＴ（４）に出力し、第２のＷｒｉｔｅデータを第２のデータ配線ＭＩＯＮ（４）へ出力する。
【０１３０】
メモリセルアレイＭ（ｎ）が非選択であってデータ入力回路５１５と選択されたメモリセルアレイとの間に位置する非選択中継メモリセルアレイとする。
【０１３１】
スイッチＳＷ１（ｎ）およびスイッチＳＷ５（ｎ）は、オンとなり、スイッチＳＷ２（ｎ）、スイッチＳＷ１２（ｎ）、スイッチＳＷ３（ｎ）、およびスイッチＳＷ４（ｎ）はオフとなる。その結果、第１のデータ配線ＭＩＯＴ（ｎ＋１）と第１のデータ配線ＭＩＯＴ（ｎ）とが接続され、第２のデータ配線ＭＩＯＮ（ｎ＋１）と第２のデータ配線ＭＩＯＮ（ｎ）とが接続される。これによって、第１のデータ配線ＭＩＯＴ（ｎ＋１）上を伝送する第１の単相のＷｒｉｔｅデータが、第１のデータ配線ＭＩＯＴ（ｎ）へ伝送される。第２のデータ配線ＭＩＯＮ（ｎ＋１）上を伝送する第２の単相のＷｒｉｔｅデータが、第２のデータ配線ＭＩＯＮ（ｎ）へ伝送される。
【０１３２】
次に、メモリセルアレイＭ（ｎ）が選択されたメモリセルアレイとする。
第１サイクルにおいて、以下が実行される。
【０１３３】
ＷｒｉｔｅアンプＷＲＡ（ｎ）は、第１のデータ配線ＭＩＯＴ（ｎ＋１）を伝送する第１の単相のＷｒｉｔｅデータおよび第２のデータ配線ＭＩＯＮ（ｎ＋１）を伝送する第２の単相のＷｒｉｔｅデータをラッチする。
【０１３４】
スイッチＳＷ１（ｎ）、スイッチＳＷ２（ｎ）、スイッチＳＷ１２（ｎ）、およびスイッチＳＷ５（ｎ）はオフとなる。スイッチＳＷ３（ｎ）、およびスイッチＳＷ４（ｎ）は、オンとなる。その結果、ＷｒｉｔｅアンプＷＲＡ（ｎ）の出力と、第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）とが接続する。
【０１３５】
ＷｒｉｔｅアンプＷＲＡ（ｎ）は、ラッチしている第１の単相のＷｒｉｔｅデータから第１の差動のＷｒｉｔｅデータを生成する。ＷｒｉｔｅアンプＷＲＡ（ｎ）から出力される第１の差動のＷｒｉｔｅデータの正相が、メモリセルアレイＭ（ｎ）内の第１のデータ配線ＭＩＯＴ（ｎ）へ伝送され、ＷｒｉｔｅアンプＷＲＡ（ｎ）から出力される第１の差動のＷｒｉｔｅデータの逆相が、メモリセルアレイＭ（ｎ）内の第２のデータ配線ＭＩＯＮ（ｎ）へ伝送される。
【０１３６】
第２サイクルにおいて、以下が実行される。
スイッチＳＷ１（ｎ）、スイッチＳＷ２（ｎ）、スイッチＳＷ１２（ｎ）、およびスイッチＳＷ５（ｎ）はオフを維持する。スイッチＳＷ３（ｎ）、およびスイッチＳＷ４（ｎ）は、オンを維持する。ＷｒｉｔｅアンプＷＲＡ（ｎ）は、ラッチしている第２の単相のＷｒｉｔｅデータから第２の差動のＷｒｉｔｅデータを生成する。ＷｒｉｔｅアンプＷＲＡ（ｎ）から出力される第２の差動のＷｒｉｔｅデータの正相が、メモリセルアレイＭ（ｎ）内の第１のデータ配線ＭＩＯＴ（ｎ）へ伝送され、ＷｒｉｔｅアンプＷＲＡ（ｎ）から出力される第２の差動のＷｒｉｔｅデータの逆相が、メモリセルアレイＭ（ｎ）内の第２のデータ配線ＭＩＯＮ（ｎ）へ伝送される。
【０１３７】
図１５は、従来の連続読出し時の動作波形を表わす図である。
従来は、１つのＲｅａｄサイクルごとに、１つのＲｅａｄデータが第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）に読み出される。連続した読み出されるＲｅａｄデータは、逐次第１のデータ配線ＭＩＯＴ（ｎ＋１）に伝送される。
【０１３８】
図１６は、第５の実施形態の連続読出し時の動作波形を表わす図である。
本実施の形態では、従来と同様に、１つのＲｅａｄサイクルごとに、１つのＲｅａｄデータが第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）に読み出される。本実施の形態では、従来と異なり、連続した読み出されたＲｅａｄデータは、２つごとに、同時に第１のデータ配線ＭＩＯＴ（ｎ＋１）および第２のデータ配線ＭＩＯＮ（ｎ＋１）に伝送される。
【０１３９】
本実施の形態では、データ転送サイクルの周波数を従来の１／２に削減することができる。その結果、メモリ容量規模が拡大し、グローバル配線が非常に長くなった場合に、データ転送に要する時間が長時間化する問題を回避できる。
【０１４０】
［第５の実施形態の変形例］
本変形例では、第５の実施形態と同様に、連続するデータを２つのデータ配線のうちの交互に選択される１つの配線を通じて転送する。本変形例では、第５の実施形態のように２つのデータを２つのデータ配線に完全に同時に転送するのではなく、２つのデータの転送に時間遅れを有する。
【０１４１】
図１７は、第５の実施形態の変形例のデータ伝送制御回路ＴＣ（ｎ）を表わす図である。
【０１４２】
ＲｅａｄアンプＲＤＡ（ｎ）は１つの出力ポートを有する。ＲｅａｄアンプＲＤＡ（ｎ）の出力ポートは、スイッチＳＷ２（ｎ）を介して、第１のデータ配線ＭＩＯＴ（ｎ＋１）と接続されるとともに、スイッチＳＷ１２（ｎ）を介して、第２のデータ配線ＭＩＯＮ（ｎ＋１）と接続される。
【０１４３】
メモリセルアレイＭ（ｎ）が選択された場合のＲｅａｄ時の動作について説明する。
まず、ＲｅａｄアンプＲＤＡ（ｎ）は、メモリセルアレイＭ（ｎ）内の第１のデータ配線ＭＩＯＴ（ｎ）および第２のデータ配線ＭＩＯＮ（ｎ）を通じて伝送される第１の差動のＲｅａｄデータを増幅して、第１の単相のＲｅａｄデータを生成する。生成された第１の単相のＲｅａｄデータは、ＲｅａｄアンプＲＤＡ（ｎ）でラッチされる。スイッチＳＷ１（ｎ）、スイッチＳＷ３（ｎ）、スイッチＳＷ４（ｎ）、およびスイッチＳＷ５（ｎ）はオフである。また、スイッチＳＷ２（ｎ）、およびスイッチＳＷ１２（ｎ）は、オフである。
【０１４４】
ＲｅａｄアンプＲＤＡ（ｎ）は、メモリセルアレイＭ（ｎ）内の第１のデータ配線ＭＩＯＴ（ｎ）、および第２のデータ配線ＭＩＯＮ（ｎ）を通じて伝送される第２の差動のＲｅａｄデータを増幅して、第２の単相のＲｅａｄデータを生成する。生成された第２のＲｅａｄデータは、ＲｅａｄアンプＲＤＡ（ｎ）でラッチされる。
【０１４５】
その後、スイッチＳＷ１（ｎ）、スイッチＳＷ３（ｎ）、スイッチＳＷ４（ｎ）、およびスイッチＳＷ５（ｎ）はオフを維持する。
【０１４６】
まず、スイッチＳＷ２（ｎ）がオンとなる。これによって、ＲｅａｄアンプＲＤＡ（ｎ）から出力される第１の単相のＲｅａｄデータが、データ伝送制御回路ＴＣ（ｎ）に接続され、かつデータ出力回路４１４に近い方の第１のデータ配線ＭＩＯＴ（ｎ＋１）へ伝送される。
【０１４７】
次に、第１の単相のＲｅａｄデータの第１のデータ配線ＭＩＯＴ（ｎ＋１）への伝送が完了する前に、スイッチＳＷ２（ｎ）がオフとなり、スイッチＳＷ１２（ｎ）がオンとなる。これによって、ＲｅａｄアンプＲＤＡ（ｎ）から出力される第２の単相のＲｅａｄデータが、データ伝送制御回路ＴＣ（ｎ）に接続され、かつデータ出力回路４１４に近い方の第２のデータ配線ＭＩＯＮ（ｎ＋１）へ伝送される。
【０１４８】
本変形例では、Ｒｅａｄアンプから第１のＲｅａｄデータの出力が完了し、かつ第１のＲｅａｄデータのすべてが第１のデータ配線ＭＩＯＴ（ｎ＋１）へ到着する前に、第２のＲｅａｄデータをデータ配線ＭＩＯＮ（ｎ＋１）へ転送することができる。
【０１４９】
［第６の実施形態］
本実施の形態では、選択されたメモリセルアレイ上でデータ配線を伝送する信号を単相信号とする。
【０１５０】
図１８は、第６の実施形態のデータ伝送制御回路ＴＣ（ｎ）を表わす図である。
データ回路１４は、データ出力回路１１４と、データ入力回路２１４とを備える。
【０１５１】
データ出力回路１１４と、データ入力回路２１４とは、複数個のメモリセルアレイＭ（０）〜Ｍ（３）が配置される領域の一端側に近接して配置される。
【０１５２】
データ出力回路１１４およびデータ入力回路２１４は、データ配線ＭＩＯの一端と接続される。
【０１５３】
半導体装置は、メモリセルアレイＭ（ｎ）に対応して、データ伝送制御回路ＴＣ（ｎ）を備える。データ伝送制御回路ＴＣ（ｎ）は、対応するメモリセルアレイＭ（ｎ）に隣接して、対応するメモリセルアレイＭ（ｎ）よりもデータ回路１４に近い位置に配置される。
【０１５４】
データ伝送制御回路ＴＣ（ｎ）は、ＲｅａｄアンプＲＤＡ（ｎ）と、ＷｒｉｔｅアンプＷＲＡ（ｎ）と、切替回路ＲＷＳ（ｎ）とを備える。
【０１５５】
データ配線ＭＩＯは、データ伝送制御回路ＴＣ（０）〜ＴＣ（３）によって分断される。
【０１５６】
メモリセルアレイ選択アドレスデコーダ１２によって、複数個のメモリセルアレイＭ（０）〜Ｍ（３）の中で１つが選択されて活性化される。メモリセルアレイ選択アドレスデコーダ１２は、Ｒｅａｄ時およびＷｒｉｔｅ時に、複数個のデータ伝送制御回路ＴＣ（０）〜ＴＣ（３）のうち１つを選択し、選択したデータ伝送制御回路に選択用のスイッチ制御信号を出力し、非選択のデータ伝送制御回路に非選択用のスイッチ制御信号を出力する。
【０１５７】
選択されたメモリセルアレイの中では、ビット線とワード線とによってメモリセルが選択される。
【０１５８】
メモリセルアレイＭ（ｎ）内のデータ配線ＭＩＯ（ｎ）は、ＲｅａｄアンプＲＤＡ（ｎ）およびＷｔｉｔｅアンプＷＲＡ（ｎ）と接続される。ＲｅａｄアンプＲＤＡ（ｎ）は、データ配線ＭＩＯ（ｎ）上のメモリセルＭＣからの単相のＲｅａｄデータと基準電圧Ｖｒｅｆとの差を増幅する。ＷｒｉｔｅアンプＷＲＡ（ｎ）は、データ配線ＭＩＯ（ｎ）に単相のＷｒｉｔｅデータを出力する。
【０１５９】
切替回路ＲＷＳ（ｎ）は、スイッチＳＷ１（ｎ）、スイッチＳＷ１２（ｎ）、スイッチ１３（ｎ）を備える。
【０１６０】
第１のデータ配線ＭＩＯＴと第２のデータ配線ＭＩＯＮは、選択された１個のメモリセルアレイにおいては、回路的下位バスに相当する差動データを伝送するローカル配線として機能する。第１のデータ配線ＭＩＯＴは、非選択であってデータ回路１４と選択された１個のメモリセルアレイとの間に位置する少なくとも１つのメモリセルアレイにおいては、回路的上位バスに相当する単相ロジックデータを伝送する読出し用バス配線および書き込み用バス配線として機能する。第２のデータ配線ＭＩＯＮは、非選択であって、データ回路１４と選択された１個のメモリセルアレイとの間に位置する少なくとも１つのメモリセルアレイにおいては、シールド線として機能してもよい。
【０１６１】
メモリセルアレイ選択アドレスデコーダ１２は、複数個のメモリセルアレイＭ（０）〜Ｍ（３）の中から１つのメモリセルアレイを選択する。以下では、選択されたメモリセルアレイをＭ（ｎ）とする。
【０１６２】
Ｒｅａｄ時の動作について説明する。
選択されたメモリセルアレイＭ（ｎ）内では、データ配線ＭＩＯ（ｎ）は、選択されたメモリセルからの単相のＲｅａｄデータを伝送する。選択されたメモリセルアレイＭ（ｎ）に対応するデータ伝送制御回路ＴＣ（ｎ）のＲｅａｄアンプＲＤＡ（ｎ）は、Ｒｅａｄデータと基準電圧Ｖｒｅｆとの差を増幅する。データ伝送制御回路ＴＣ（ｎ）の切替回路ＲＷＳ（ｎ）のスイッチＳＷ１２（ｎ）がオンとなり、スイッチＳＷ１（ｎ）およびスイッチＳＷ１３（ｎ）がオフとなる。その結果、ＲｅａｄアンプＲＤＡ（ｎ）の出力と、データ伝送制御回路ＴＣ（ｎ）に接続され、かつデータ出力回路１１４に近い方のデータ配線ＭＩＯ（ｎ＋１）とが接続する。
【０１６３】
非選択であってデータ出力回路１１４と選択されたメモリセルアレイＭ（ｎ）との間に位置する非選択中継メモリセルアレイＭ（ｍ）に対応するデータ伝送制御回路ＴＣ（ｍ）の切替回路ＲＷＳ（ｍ）のスイッチＳＷ１（ｍ）がオンとなり、スイッチＳＷ１２（ｍ）およびスイッチＳＷ１３（ｍ）がオフとなる。その結果、非選択中継メモリセルアレイＭ（ｍ）内のデータ配線ＭＩＯ（ｍ）と、データ伝送制御回路ＴＣ（ｍ）に接続され、かつデータ出力回路１１４近い方のデータ配線ＭＩＯ（ｍ＋１）とが接続する。ここで、ｍはｎ＋１以上である。
【０１６４】
次に、メモリセルアレイＭ（ｎ）が選択された場合のＷｒｉｔｅ時の動作について説明する。
【０１６５】
データ入力回路２１４は、Ｗｒｉｔｅデータをデータ配線ＭＩＯ（４）に出力する。
非選択であってデータ入力回路２１４と選択されたメモリセルアレイＭ（ｎ）との間に位置する非選択中継メモリセルアレイＭ（ｍ）に対応するデータ伝送制御回路ＴＣ（ｍ）の切替回路ＲＷＳ（ｍ）のスイッチＳＷ１（ｍ）がオンとなり、スイッチＳＷ１２（ｍ）およびスイッチＳＷ１３（ｍ）がオフとなる。その結果、データ伝送制御回路ＴＣ（ｍ）に接続され、かつデータ入力回路２１４に近い方のデータ配線ＭＩＯ（ｍ＋１）と、非選択中継メモリセルアレイＭ（ｍ）内のデータ配線ＭＩＯ（ｍ）とが接続する。ここで、ｍはｎ＋１以上である。
【０１６６】
選択された１個のメモリセルアレイＭ（ｎ）に対応するデータ伝送制御回路ＴＣ（ｎ）のＷｒｉｔｅアンプＷＲＡ（ｎ）は、データ伝送制御回路ＴＣ（ｎ）に接続され、かつデータ入力回路２１４に近い方のデータ配線ＭＩＯ（ｎ＋１）を通じて伝送されるＷｒｉｔｅデータに基づいて、単相のＷｒｉｔｅデータを生成する。
【０１６７】
選択された１個のメモリセルアレイＭ（ｎ）に対応するデータ伝送制御回路ＴＣ（ｎ）の切替回路ＲＷＳ（ｎ）のスイッチＳＷ１３（ｎ）はオンとなり、スイッチＳＷ１（ｎ）およびスイッチＳＷ１２（ｎ）がオフとなる。その結果、ＷｒｉｔｅアンプＷＲＡ（ｎ）の出力と、選択された１個のメモリセルアレイＭ（ｎ）内のデータ配線ＭＩＯ（ｎ）とが接続する。選択された１個のメモリセルアレイＭ（ｎ）内のデータ配線ＭＩＯ（ｎ）は、選択されたメモリセルへ向けて単相のＷｒｉｔｅデータを伝送する。
【０１６８】
図１９は、第６の実施形態のメモリセルアレイの構成例を表わす図である。
図１９に示すように、１個のメモリセルアレイＭ（ｉ）は、行列状に配置された複数個のメモリセルＭＣを備える、メモリセルアレイＭ（ｉ）は、１２８個の列を有し、１２８個のビット線ＢＬＴ０００〜ＢＬＴ１２７およびＢＬＮ０００〜ＢＬＮ１２７を有する。メモリセルアレイＭ（ｉ）のビット線ＢＬＴ、および、メモリセルアレイＭ（ｉ）に隣接するメモリセルアレイＭ（ｉ＋１）のビット線ＢＬＮからなるビット線対は、センスアンプＳＡと接続される。カラム選択信号ＣＳＥＬｎ（ｎ＝０〜３１）によって、４個のビット線対ＢＬＴ４ｎ＋ｓ，ＢＬＮ４ｎ＋ｓ（ｓ＝０，１，２，３）が選択される。
【０１６９】
また、３２個のビット線ＢＬＴ４ｎ（ｎ＝０〜３１）は、カラム選択信号ＣＳＥＬｎ（ｎ＝０〜３１）が供給されるカラム選択スイッチＹＴ４ｎ（ｎ＝０〜３１）を介してデータ線ＬＩＯＴ０と接続される。同様に、３２個のビット線ＢＬＴ４ｎ＋１（ｎ＝０〜３１）は、カラム選択信号ＣＳＥＬｎ（ｎ＝０〜３１）が供給されるカラム選択スイッチＹＴ４ｎ＋１（ｎ＝０〜３１）を介してデータ線ＬＩＯＴ１と接続される。３２個のビット線ＢＬＴ４ｎ＋２（ｎ＝０〜３１）は、カラム選択信号ＣＳＥＬｎ（ｎ＝０〜３１）が供給されるカラム選択スイッチＹＴ４ｎ＋２（ｎ＝０〜３１）を介してデータ線ＬＩＯＴ２と接続される。３２個のビット線ＢＬＴ４ｎ＋３（ｎ＝０〜３１）は、カラム選択信号ＣＳＥＬｎ（ｎ＝０〜３１）が供給されるカラム選択スイッチＹＴ４ｎ＋３（ｎ＝０〜３１）を介してデータ線ＬＩＯＴ３と接続される。
【０１７０】
なお、カラム選択スイッチＹＴは、図１９に示されるように、ビット線ＢＬＴおよびデータ線ＬＩＯＴ間に接続されたＮチャネルトランジスタで構成してもよい。
【０１７１】
データ線ＬＩＯＴｋ（ｋ＝０〜３）は、スイッチＩＯＳＷＴｋを介してデータ配線ＭＩＯＴｋ（ｉ）と接続される。スイッチＩＯＳＷＴｋは、スイッチ選択信号ＳＷＳＥＬｋによって、選択される。なお、スイッチＩＯＳＷＴｋは、カラム選択スイッチと同様の構成でもよい。
【０１７２】
図１９のメモリセルアレイの構成では、４本のデータ配線ＭＩＯ０（０）〜ＭＩＯ３（０）が１つのメモリセルアレイＭ（０）に配置される。したがって、図１８のデータ伝送制御回路ＴＣが、１つのメモリセルアレイに対して４個必要となる。
【０１７３】
本実施の形態によれば、１データあたり１本のデータ配線ＭＩＯで伝送することが可能になる。その結果、本実施の形態では、更に多ビットのデータを扱うことが可能になる。
【０１７４】
［第７の実施形態］
図２０は、第７の実施形態の第１のデータ伝送制御回路ＴＣＲ（ｎ）および第２のデータ伝送制御回路ＴＣＷ（ｎ）を表わす図である。
【０１７５】
第７の実施形態の第１のデータ伝送制御回路ＴＣＲ（ｎ）は、第２の実施形態の第１のデータ伝送制御回路ＴＣＲ（ｎ）の構成に加えて、インバータＲＩＶ（ｎ）を備える。
【０１７６】
第７の実施形態の第２のデータ伝送制御回路ＴＣＷ（ｎ）は、第２の実施形態の第２のデータ伝送制御回路ＴＣＷ（ｎ）の構成に加えて、インバータＷＩＶ（ｎ）を備える。
【０１７７】
インバータＲＩＶ（ｎ）の入力は、対応するメモリセルアレイＭ（ｎ）内の第１のデータ配線ＭＩＯＴ（ｎ）と接続される。インバータＲＩＶ（ｎ）の出力は、切替回路ＲＳ（ｎ）のスイッチＳＷ１（ｎ）と接続される。
【０１７８】
インバータＷＩＶ（ｎ）の入力は、第２のデータ伝送制御回路ＴＣＷ（ｎ）に接続され、かつデータ入力回路２１４に近い方の第２のデータ配線ＭＩＯＮ（ｎ＋１）と接続される。インバータＷＩＶ（ｎ）の出力は、切替回路ＷＳ（ｎ）のスイッチＳＷ５（ｎ）と接続される。
【０１７９】
メモリセルアレイＭ（ｎ）が選択されていない場合のＲｅａｄ時の動作について説明する。スイッチＳＷ１（ｎ）は、オンとなる。スイッチＳＷ２（ｎ）、スイッチＳＷ３（ｎ）、スイッチＳＷ４（ｎ）およびスイッチＳＷ５（ｎ）は、オフとなる。これによって、第１のデータ配線ＭＩＯＴ（ｎ）上を伝送する単相のロジックレベルのＲｅａｄデータが、インバータＲＩＶ（ｎ）によって、位相反転されて、第１のデータ配線ＭＩＯＴ（ｎ＋１）へ伝送される。
【０１８０】
メモリセルアレイＭ（ｎ）が選択されていない場合のＷｒｉｔｅ時の動作について説明する。スイッチＳＷ５（ｎ）オンとなる。スイッチＳＷ２（ｎ）、スイッチＳＷ３（ｎ）、スイッチＳＷ４（ｎ）およびスイッチＳＷ１（ｎ）は、オフとなる。これによって、第２のデータ配線ＭＩＯＮ（ｎ＋１）上を伝送する単相のロジックレベルのＷｒｉｔｅデータが、インバータＷＩＶ（ｎ）によって、位相反転されて、第２のデータ配線ＭＩＯＮ（ｎ）へ伝送される。
【０１８１】
本実施の形態によれば、メモリの規模が大きくなりグローバルバス配線が長く、負荷が重たくなる場合において、非選択のメモリセルアレイごとにバス駆動電流が分散され、さらに充放電の電源電流方向が分散されるので、ピーク電流による電源ノイズの悪影響を低減できる。
【０１８２】
［第８の実施形態］
本実施の形態の半導体装置では、データ入力回路とデータ出力回路とを互いに反対側に配置される。
【０１８３】
図２１は、第８の実施形態の半導体装置の構成を表わす図である。
第８の実施形態の半導体装置と第２の実施形態の半導体装置とが相違する点は、以下である。
【０１８４】
第２の実施形態では、データ出力回路１１４およびデータ入力回路２１４は、複数個のメモリセルアレイＭ（０）〜Ｍ（３）が配置される領域の一端側（右側）に近接して配置され、データ出力回路１１４は、第１のデータ配線ＭＩＯＴの一端（右端）と接続され、データ入力回路２１４は、第２のデータ配線ＭＩＯＮの一端（右端）と接続される。
【０１８５】
これに対して、本実施の形態では、データ出力回路１１４は、複数個のメモリセルアレイＭ（０）〜Ｍ（３）が配置される領域の一端側（右側）に近接して配置され、データ入力回路２１４は、複数個のメモリセルアレイＭ（０）〜Ｍ（３）が配置される領域の他端側（左側）に近接して配置される。データ出力回路１１４は、第１のデータ配線ＭＩＯＴの一端（右端）と接続され、データ入力回路２１４は、第２のデータ配線ＭＩＯＮの一端（左端）と接続される。第２のデータ配線ＭＩＯＮの一端（左端）は、第２のデータ配線ＭＩＯＮの両端のうち、第１のデータ配線ＭＩＯＴの他端（左端）に近い方の端である。
【０１８６】
本実施の形態では、第２の実施形態と同様に、第１のデータ伝送制御回路ＴＣＲ（ｎ）と第２のデータ伝送制御回路ＴＣＷ（ｎ）とが配置される。すなわち、第１のデータ伝送制御回路ＴＣＲ（ｎ）は、対応するメモリセルアレイＭ（ｎ）に隣接して、対応するメモリセルアレイＭ（ｎ）よりもデータ出力回路１１４に近い位置に配置される。第２のデータ伝送制御回路ＴＣＷ（ｎ）は、対応するメモリセルアレイＭ（ｎ）に隣接して、対応するメモリセルアレイＭ（ｎ）よりもデータ入力回路２１４に近い位置に配置される。
【０１８７】
本実施の形態では、Ｒｅａｄ時には、選択されたメモリセルアレイから出力されたＲｅａｄデータが、第１のデータ配線ＭＩＯＴを通じて、複数個のメモリセルアレイＭ（０）〜Ｍ（３）が配置される領域の一端側（右側）に配置されるデータ出力回路１１４に伝送される。
【０１８８】
Ｗｒｉｔｅ時には、複数個のメモリセルアレイＭ（０）〜Ｍ（３）が配置される領域の他端側（左側）に配置されたデータ入力回路２１４から出力されたＷｒｉｔｅデータが、第２のデータ配線ＭＩＯＮを通じて、選択されたメモリセルアレイへ伝送される。
【０１８９】
図２２は、第８の実施形態の動作タイミングを表わす図である。
図２２に示すように、ＲｅａｄからＷｒｉｔｅへの切り替え時において、第１のデータ配線ＭＩＯＴ（ｎ＋１）へ伝送されるＲｅａｄデータと、第１のデータ配線ＭＩＯＴ（ｎ＋１）を伝送するＷｒｉｔｅデータとの間のタイミングをオーバーラップさせることができる。これによって、サイクルの高速化が達成できる。
【０１９０】
なお、データ出力回路１１４は、複数個のメモリセルアレイＭ（０）〜Ｍ（３）が配置される領域の一端側（左側）に近接して配置され、データ入力回路２１４は、複数個のメモリセルアレイＭ（０）〜Ｍ（３）が配置される領域の他端側（右側）に近接して配置されるものとしてもよい。
【０１９１】
［第９の実施形態］
図２３は、第９の実施形態の半導体装置の構成を表わす図である。
【０１９２】
第９の実施形態の半導体装置と第６の実施形態の半導体装置とが相違する点は、以下である。
【０１９３】
第６の実施形態では、データ出力回路１１４およびデータ入力回路２１４は、複数個のメモリセルアレイＭ（０）〜Ｍ（３）が配置される領域の一端側に配置され、データ出力回路１１４およびデータ入力回路２１４は、データ配線ＭＩＯの一端と接続される。
【０１９４】
本実施の形態では、データ出力回路１１４は、複数個のメモリセルアレイＭ（０）〜Ｍ（３）が配置される領域の一端側（右側）に近接して配置され、データ入力回路２１４は、複数個のメモリセルアレイＭ（０）〜Ｍ（３）が配置される領域の他端側（左側）に近接して配置される。データ出力回路１１４は、データ配線ＭＩＯの一端（右端）と接続され、データ入力回路２１４は、データ配線ＭＩＯの他端（左端）と接続される。
【０１９５】
本実施の形態では、データ伝送制御回路ＴＣ（ｎ）を構成するＲｅａｄアンプＲＤＡ（ｎ）および切替回路ＲＳ（ｎ）は、対応するメモリセルアレイＭ（ｎ）に隣接して、データ出力回路１１４に近い位置に配置される。データ伝送制御回路ＴＣ（ｎ）を構成するＷｒｉｔｅアンプＷＲＡ（ｎ）および切替回路ＷＳ（ｎ）は、対応するメモリセルアレイＭ（ｎ）に隣接して、データ入力回路２１４に近い位置に配置される。
【０１９６】
図２３におけるＲＷＳ（ｎ，ｎ＋１）は、切替回路ＲＳ（ｎ）と切替回路ＷＳ（ｎ＋１）の機能を有する。
【０１９７】
Ｒｅａｄ時に、メモリセルアレイＭ（ｎ）が選択されたメモリセルアレイのときには、切替回路ＲＳ（ｎ）は、ＲｅａｄアンプＲＤＡ（ｎ）の出力と、切替回路ＲＳ（ｎ）に接続され、かつデータ出力回路１１４に近い方のデータ配線ＭＩＯ（ｎ＋１）とを接続させる。
【０１９８】
Ｒｅａｄ時に、メモリセルアレイＭ（ｎ）が非選択中継メモリセルアレイのときには、切替回路ＲＳ（ｎ）は、メモリセルアレイＭ（ｎ）内のデータ配線ＭＩＯ（ｎ）と、切替回路ＲＳ（ｎ）に接続され、かつデータ出力回路１１４に近い方のデータ配線ＭＩＯ（ｎ＋１）とを接続させる。
【０１９９】
Ｗｒｉｔｅ時に、メモリセルアレイＭ（ｎ）が非選中継メモリセルアレイのときには、切替回路ＷＳ（ｎ）は、切替回路ＷＳ（ｎ）に接続され、かつデータ入力回路２１４に近い方のデータ配線ＭＩＯ（ｎ−１）と、メモリセルアレイＭ（ｎ）内のデータ配線ＭＩＯ（ｎ）とを接続する。
【０２００】
Ｗｒｉｔｅ時に、メモリセルアレイＭ（ｎ）が選択されたメモリセルアレイのときには、切替回路ＷＳ（ｎ）は、ＷｒｉｔｅアンプＷＲＡ（ｎ）の出力と、メモリセルアレイＭ（ｎ）内のデータ配線ＭＩＯ（ｎ）とを接続する。
【０２０１】
本実施の形態では、Ｒｅａｄ時には、選択されたメモリセルアレイから出力されたＲｅａｄデータが、データ配線ＭＩＯを通じて、複数個のメモリセルアレイＭ（０）〜Ｍ（３）が配置される領域の一端側（右側）に配置されるデータ出力回路１１４に伝送される。
【０２０２】
Ｗｒｉｔｅ時には、複数個のメモリセルアレイＭ（０）〜Ｍ（３）が配置される領域の他端側（左側）に配置されたデータ入力回路２１４から出力されたＷｒｉｔｅデータが、データ配線ＭＩＯを通じて、選択されたメモリセルアレイへ伝送される。
【０２０３】
本実施の形態では、Ｒｅａｄ時において、選択されたメモリセルアレイの右側の非選択のメモリセルアレイにおいて、データ配線ＭＩＯは、読出し専用バスのように機能する。Ｗｒｉｔｅ時において、選択されたメモリセルアレイの左側のメモリセルアレイにおいて、データ配線ＭＩＯは、書込み専用バスのように機能する。これにより、第９の実施形態と同様に、ＲｅａｄからＷｒｉｔｅへの切り替え時において、データ配線ＭＩＯ（ｎ＋１）へ伝送されるＲｅａｄデータと、データ配線ＭＩＯＴ（ｎ）を伝送するＷｒｉｔｅデータとの間のタイミングをオーバーラップさせることができる。
【０２０４】
なお、データ入力回路２１４は、データ配線ＭＩＯの一端（右端）と接続され、データ出力回路１１４は、データ配線ＭＩＯの他端（左端）と接続されるものとしてもよい。
【０２０５】
［第１０の実施形態］
本実施の形態では、データ配線ＭＩＯＴに代えてアドレス信号を伝送するＡＩＯＴを用いる。
【０２０６】
図２４は、第１０の実施形態の半導体装置の構成を表わす図である。
この半導体装置は、複数個のメモリセルアレイＭ（０）〜Ｍ（３）と、複数個のメモリセルアレイＭ（０）〜Ｍ（３）に跨って配置されるアドレス配線ＡＩＯＴと、アドレス回路７１とを備える。
【０２０７】
メモリセルアレイＭ（ｎ）に対応して、データ伝送制御回路ＴＣ（ｎ）が配置される。データ伝送制御回路ＴＣ（ｎ）は、メモリセルアレイＭ（ｎ）に隣接して、アドレス回路７１に近い方に配置される。データ伝送制御回路ＴＣ（ｎ）は、切替回路ＡＳＷ（ｎ）と、冗長判定回路ＤＴ（ｎ）とを備える。
【０２０８】
アドレス配線ＡＩＯＴは、データ伝送制御回路ＴＣ（０）〜ＴＣ（３）によって分断される。メモリセルアレイＭ（ｉ）内には、アドレス配線ＡＩＯＴ（ｉ）が配置される。ただし、ｉ＝０〜３である。アドレス配線ＡＩＯＴ（４）は、アドレス回路７１とデータ伝送制御回路ＴＣ（３）とを接続する。
【０２０９】
アドレス回路７１は、アドレス配線ＡＩＯＴの一端と接続され、アドレス配線ＡＩＯＴにアドレスを出力する。
【０２１０】
メモリセルアレイＭ（０）〜Ｍ（３）は、複数本のワード線を最終選択する多数のサブブロックに分かれている。サブブロックに冗長用スペアワード線が組込まれているとともに、デコーダＸ−ｄｅｃが配置されている。
【０２１１】
アドレス配線ＡＩＯＴは、複数個のメモリセルアレイＭ（０）〜Ｍ（３）のうち選択された１個のメモリセルアレイ内では、選択されたメモリセルアレイ内のアドレスまたはアドレスを置換するための冗長アドレスを伝送するローカル配線として機能する。アドレス配線ＡＩＯＴは、複数個のメモリセルアレイの中で非選択であってアドレス回路７１と選択されたメモリセルアレイとの間に位置するメモリセルアレイ内では、選択されたメモリセルアレイ内のアドレスを伝送するグローバル配線として機能する。
【０２１２】
以下では、この半導体装置の動作について説明する。
図示しないデコーダによって、メモリセルアレイＭ（０）〜Ｍ（３）の中で１つが選択されるとともに、選択されたメモリセルアレイに対応するデータ伝送制御回路が選択される。ここでは、メモリセルアレイＭ（０）およびデータ伝送制御回路ＴＣ（０）が選択されたものとする。
【０２１３】
アドレス回路７１は、アドレス信号Ａ［０：ｎ］を出力する。
切替回路ＡＳＷ（３）は、アドレス信号Ａ［０：ｎ］を受ける。データ伝送制御回路ＴＣ（３）は、非選択のため、切替回路ＡＳＷ（３）は、アドレス信号Ａ［０：ｎ］をアドレス配線ＡＩＯＴ（３）へ伝送する。切替回路ＡＳＷ（２）は、アドレス信号Ａ［０：ｎ］を受ける。データ伝送制御回路ＴＣ（２）は、非選択のため、切替回路ＡＳＷ（２）は、アドレス信号Ａ［０：ｎ］をアドレス配線ＡＩＯＴ（２）へ伝送する。切替回路ＡＳＷ（１）は、アドレス信号Ａ［０：ｎ］を受ける。データ伝送制御回路ＴＣ（１）は、非選択のため、切替回路ＡＳＷ（１）は、アドレス信号Ａ［０：ｎ］をアドレス配線ＡＩＯＴ（１）へ伝送する。切替回路ＡＳＷ（０）は、アドレス信号Ａ［０：ｎ］を受ける。データ伝送制御回路ＴＣ（０）は、選択されているため、切替回路ＡＳＷ（０）は、アドレス信号［０：ｎ］を冗長判定回路ＤＴ（０）へ送る。
【０２１４】
冗長判定回路ＤＴ（０）は、入力されたアドレス信号Ａ［０：ｎ］で指定されるアドレスが冗長メモリセルへの置き換え対象のアドレスか否かを判定する。冗長判定回路ＤＴ（０）は、冗長メモリセルへの置き換え対象のアドレスでへないと判定した場合には、入力されたアドレス信号Ａ［０：ｎ］をアドレス配線ＡＩＯＴ（０）へ出力するととともに、冗長メモリセルへの置き換えをしないことを指定するフラグＲＡ（０）（＝０）を配線ＡＩＯＮ（０）へ出力する。冗長判定回路ＤＴ（０）は、冗長メモリセルへの置き換え対象のアドレスと判定した場合には、冗長メモリセルのアドレスを示す冗長アドレス信号ＲＡＤＤ［０：ｎ］を生成し、アドレス配線ＡＩＯＴ（０）へ出力するととともに、冗長アドレスへの置き換えをすることを指定するフラグＲＡ（０）（＝１）を配線ＡＩＯＮ（０）へ出力する。
【０２１５】
デコーダＸ−ｄｅｃは、アドレス配線ＡＩＯＴ（０）からアドレス信号ＡＤＤまたは冗長アドレス信号ＲＡＤＤを受けるとともに、配線ＡＩＯＮ（０）からフラグＲＡ（０）を受けて、これらに基づいて、ワード線Ｗｏｒｄ（０−ｍ）または冗長ワード線Ｒｅｄ＿Ｗｏｒｄ０を選択する。
【０２１６】
アドレス信号はメモリ規模の増大に伴って、通常では、数１０本以上になるが、ここでは単純化してアドレス８本で２５６の中から１つのワード線を選択する場合（ｎ＝７）を説明する。従来では、アドレス信号Ａ［０：７］に対して８本の配線と、冗長アドレス信号ＲＡＤＤ［０：８］（Ａ［０：７］の置き換え後のアドレス＋フラグＲＡ）の９本の配線とが必要である。つまり、１７本の配線がメモリセルアレイを跨いで配置される。本実施の形態では、選択されたメモリセルアレイ内で冗長アドレス信号ＲＡＤＤとして使用される９本の信号配線のうち８本は、非選択メモリセルアレイでは、アドレス信号Ａを伝送する配線として使用される。これにより、配線本数を従来の１７本から９本に削減できる。また、アドレス選択動作は、アレイブロック分割とリダン判定回路の分割階層化により、アドレス信号の負荷が分散され、軽減化されるため高速動作が維持できる。
【０２１７】
［第１１の実施形態］
図２５は、第１１の実施形態の半導体装置の構成を表わす図である。
【０２１８】
この半導体装置は、複数個の排他的選択ユニットＸ（０）〜Ｘ（３）と、複数個の排他的選択ユニットＸ（０）〜Ｘ（３）を跨いで配置されるアドレス配線ＡＩＯと、アドレス回路１７１とを備える。
【０２１９】
メモリセルアレイＭ（ｎ）に対応して、データ伝送制御回路ＴＣ（ｎ）が配置される。データ伝送制御回路ＴＣ（ｎ）は、メモリセルアレイＭ（ｎ）に隣接して、アドレス回路１７１に近い方に配置される。データ伝送制御回路ＴＣ（ｎ）は、切替回路ＳＷ（ｎ）と、置換判定回路ＦＵ（ｎ）とを備える。
【０２２０】
アドレス配線ＡＩＯは、データ伝送制御回路ＴＣ（０）〜ＴＣ（３）によって分断される。メモリセルアレイＭ（ｉ）内には、アドレス配線ＡＩＯ（ｉ）が配置される。ただし、ｉ＝０〜３である。アドレス配線ＡＩＯ（４）は、アドレス回路１７１とデータ伝送制御回路ＴＣ（３）とを接続する。
【０２２１】
アドレス回路１７１は、アドレス配線ＡＩＯの一端と接続され、アドレス配線ＡＩＯにアドレスを出力する。
【０２２２】
排他的選択ユニットＸ（ｉ）は、複数個の機能ユニットＢ０〜Ｂｍを備える。機能ユニットは、複数個のワードドライバ、および複数個のリードドライバなどである。
【０２２３】
アドレス配線ＡＩＯは、複数個の排他的選択ユニットＸ（０）〜Ｘ（３）のうち選択された１個の排他的選択ユニット内では、選択された排他的選択回路内の機能ユニットＢｉのアドレスまたはそのアドレスを置換するためのアドレスを伝送するローカル配線として機能する。アドレス配線ＡＩＯは、複数個の排他的選択ユニットＸ（０）〜Ｘ（３）のうち非選択であってアドレス回路１７１と選択された排他的選択ユニットとの間に位置する排他的選択ユニット内では、選択された排他的選択ユニット内の機能ユニットＢｉのアドレスを伝送するグローバル配線として機能する。
【０２２４】
以下では、この半導体装置の動作について説明する。
図示しないデコーダによって、メモリセルアレイＭ（０）〜Ｍ（３）の中で１つが選択されるとともに、選択されたメモリセルアレイに対応するデータ伝送制御回路が選択される。ここでは、メモリセルアレイＭ（０）およびデータ伝送制御回路ＴＣ（０）が選択されたものとする。
【０２２５】
アドレス回路１７１は、アドレス信号ＡＤＤを出力する。
切替回路ＳＷ（３）は、アドレス信号ＡＤＤを受ける。データ伝送制御回路ＴＣ（３）は、非選択のため、切替回路ＳＷ（３）は、アドレス信号ＡＤＤをアドレス配線ＡＩＯ（３）へ伝送する。切替回路ＳＷ（２）は、アドレス信号ＡＤＤを受ける。データ伝送制御回路ＴＣ（２）は、非選択のため、切替回路ＳＷ（２）は、アドレス信号ＡＤＤをアドレス配線ＡＩＯ（２）へ伝送する。切替回路ＳＷ（１）は、アドレス信号ＡＤＤを受ける。データ伝送制御回路ＴＣ（１）は、非選択のため、切替回路ＳＷ（１）は、アドレス信号ＡＤＤをアドレス配線ＡＩＯ（１）へ伝送する。切替回路ＳＷ（０）は、アドレス信号ＡＤＤを受ける。データ伝送制御回路ＴＣ（０）は選択されているため、切替回路ＳＷ（０）は、アドレス信号ＡＤＤを置換判定回路ＦＵ（０）へ送る。
【０２２６】
置換判定回路ＦＵ（０）は、受けとったアドレス信号ＡＤＤで指定されている機能ユニットが正常な回路の場合には、そのままアドレス信号ＡＤＤをアドレス配線ＡＩＯ（０）へ出力する。
【０２２７】
たとえば、アドレス信号ＡＤＤが機能ユニットＢ０を指定し、機能ユニットＢ０が正常な場合に、機能ユニットＢ０を指定するアドレス信号ＡＤＤがアドレス配線ＡＩＯ（０）へ出力され、機能ユニットＢ０が選択される。
【０２２８】
置換判定回路ＦＵ（０）は、受けとったアドレス信号ＡＤＤで指定されている機能ユニットが故障状態の回路の場合には、その機能ユニットを置換する機能ユニットのアドレスをアドレス配線ＡＩＯ（０）へ出力する。
【０２２９】
たとえば、アドレス信号ＡＤＤが機能ユニットＢ０を指定しているが、機能ユニットＢ０が故障状態である場合に、機能ユニットＢ０に対して置換可能なものが機能ユニットＢ２の場合に、機能ユニットＢ２を指定するアドレス信号ＡＤＤ′がアドレス配線ＡＩＯ（０）へ出力され、機能ユニットＢ２が指定される。
【０２３０】
本実施の形態は、メモリを備えない多ビット幅を有する半導体ロジックに適用することができる。
［第１２の実施形態］
本実施の形態は、第１〜第９の実施形態の階層バス構成にさらに階層を増加させた構成に関する。
【０２３１】
図２６は、第１２の実施形態のコントローラ６１の構成を表わす図である。
このコントローラ６１は、ＣＰＵ６２と、演算ユニット６３と、メモリモジュールＧ（０）〜Ｇ（３）と、複数個のメモリモジュールＧ（０）〜Ｇ（３）に跨って配置されるデータ配線ＭＩＯとを備える。
【０２３２】
メモリモジュールＧ（ｎ）は、メモリ内Ｉ／Ｏ制御回路ＣＴ（ｎ）を備える。
メモリモジュールＧ（ｎ）は、第１〜第９の実施形態で説明した複数個のメモリセルアレイを備える。データ配線ＭＩＯは、第１〜第９の実施形態で説明したように、メモリモジュールＧ（ｎ）内の複数個のメモリセルアレイＭ（０）〜Ｍ（３）に跨って配置される。データ配線ＭＩＯの代わりに、第１のデータ配線ＭＩＯＴおよび第２のデータ配線ＭＩＯＮが配置されるものとしてもよい。
【０２３３】
データ配線ＭＩＯは、メモリ内Ｉ／Ｏ制御回路ＣＴ（０）〜ＣＴ（３）によって、ＭＩＯ（０）〜ＭＩＯ（４）に分断される。
【０２３４】
以下では、この半導体装置の動作について説明する。
図示しないデコーダによって、メモリモジュールＧ（０）〜Ｇ（３）の中で１つが選択されるとともに、選択されたメモリモジュール内のメモリ内Ｉ／Ｏ制御回路が選択される。ここでは、メモリモジュールＧ（０）およびメモリ内Ｉ／Ｏ制御回路ＣＴ（０）が選択されたものとする。
【０２３５】
まず、Ｗｒｉｔｅ時の動作を説明する。
ＣＰＵ６２は、ＭＩＯ（４）にＷｒｉｔｅデータを出力する。
【０２３６】
メモリ内ＩＯ制御回路ＣＴ（３）は、非選択のため、データ配線ＭＩＯ（４）上を伝送するＷｒｉｔｅデータをデータ配線ＭＩＯ（３）に出力する。メモリ内ＩＯ制御回路ＣＴ（２）は、非選択のため、データ配線ＭＩＯ（３）上を伝送するＷｒｉｔｅデータをデータ配線ＭＩＯ（２）に出力する。メモリ内ＩＯ制御回路ＣＴ（１）は、非選択のため、データ配線ＭＩＯ（２）上を伝送したＷｒｉｔｅデータをデータ配線ＭＩＯ（１）に出力する。メモリ内ＩＯ制御回路ＣＴ（０）は、選択されているため、データ配線ＭＩＯ（１）上を伝送するＷｒｉｔｅデータをデータ配線ＭＩＯ（０）に出力するとともに、メモリモジュールＧ（０）内のメモリセルアレイＭ（０）〜Ｍ（３）のうちいずれかを選択して、選択したメモリセルアレイへ向けてＷｒｉｔｅデータを伝送する。メモリモジュールＧ（０）内の選択されたメモリセルアレイへＷｒｉｔｅデータが伝送される動作は、第６の実施形態と同様である。
【０２３７】
次に、Ｒｅａｄ時の動作を説明する。
メモリ内ＩＯ制御回路ＣＴ（０）は、選択されているため、メモリモジュールＧ（０）内のメモリセルアレイＭ（０）〜Ｍ（３）のうちいずれかを選択して、データ配線ＭＩＯ（０）を通じて伝送される選択されたメモリセルアレイからのＲｅａｄデータを受ける。メモリモジュールＧ（０）内の選択されたメモリセルアレイからＲｅａｄデータが伝送される動作は、第６の実施形態と同様である。メモリ内ＩＯ制御回路ＣＴ（０）は、Ｒｅａｄデータをデータ配線ＭＩＯ（１）へ出力する。
【０２３８】
メモリ内ＩＯ制御回路ＣＴ（１）は、非選択のため、データ配線ＭＩＯ（１）上を伝送したＲｅａｄデータをデータ配線ＭＩＯ（２）に出力する。メモリ内ＩＯ制御回路ＣＴ（２）は、非選択のため、データ配線ＭＩＯ（２）上を伝送したＲｅａｄデータをデータ配線ＭＩＯ（３）に出力する。メモリ内ＩＯ制御回路ＣＴ（３）は、非選択のため、データ配線ＭＩＯ（３）上を伝送したＲｅａｄデータをＣＰＵ６２と接続されるデータ配線ＭＩＯ（４）に出力する。
【０２３９】
本実施の形態では、選択されていないメモリモジュール内では、データ配線ＭＩＯは、ＣＰＵ６２と選択されたメモリモジュールとを接続するためのシステムバスとして用いられる。選択されたメモリモジュール内では、データ配線ＭＩＯは、選択されたメモリセルアレイ内へデータを書込み、または選択されたメモリセルアレイからのデータを読出すための配線として用いられる。
【０２４０】
本実施の形態ではＳＯＣチップなどに代表されるシステムレベルの構成に適用することができる。また、階層バス構成ならば半導体チップ内に限定されない。たとえば、多層システム基板上のデバイス素子間のバス配線接続にも適応できる。更に、複数個の半導体チップをＴＳＶ技術など使って縦方向に接続させた場合の縦方向の接続パスをバス配線として構成した場合にも適応できる。
【０２４１】
（付記）
（請求項Ａ）
半導体装置は、
複数個のメモリモジュールと、
前記複数個のメモリモジュールに跨って配置されるデータ配線と、
前記データ配線の一端と接続され、前記データ配線にデータを出力または前記データ配線のデータが入力されるＣＰＵとを備える。
【０２４２】
各メモリモジュールは、複数個のメモリセルアレイを備える。
前記データ配線が、前記複数個のメモリセルアレイに跨って配置される。
【０２４３】
前記データ配線は、前記複数個のメモリモジュールのうち選択された１個のメモリモジュール内では、選択されたメモリモジュールのデータを伝送する配線として機能する。前記データ配線は、前記複数個のメモリモジュールのうち非選択であって前記ＣＰＵと前記選択された１個のメモリモジュールとの間に位置する少なくとも１つのメモリモジュール内では、前記選択された１個のメモリモジュールのデータを伝送する配線として機能する。前記データ配線は、前記選択されたメモリモジュール内の前記複数個のメモリセルアレイのうち選択された１個のメモリセルアレイ内では、選択されたメモリセルアレイのデータを伝送する配線として機能する。前記データ配線は、前記複数個のメモリセルアレイのうち非選択であって前記ＣＰＵと前記選択された１個のメモリセルアレイとの間に位置する少なくとも１つのメモリセルアレイ内では、前記選択された１個のメモリセルアレイのデータを伝送する配線として機能する。
【０２４４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２４５】
ＬＩＯＴ，ＬＩＯＮ  データ線、ＢＬＴ  ビット線対、ＳＡ  センスアンプ、ＩＯＳＷ  スイッチ、ＭＩＯ，ＭＩＯ（０）〜ＭＩＯ（４），ＭＩＯＴ，ＭＩＯＴ（０）〜ＭＩＯＴ（４），ＭＩＯＮ，ＭＩＯＮ（０）〜ＭＩＯＮ（４），ＭＩＯＴ０（０），ＭＩＯＴ１（０），ＭＩＯＴ２（０）．ＭＩＯＴ３（０），ＭＩＯＮ０（０），ＭＩＯＮ１（０），ＭＩＯＮ２（０）．ＭＩＯＮ３（０）  データ配線、ＡＩＯＴ（０）〜ＡＩＯＴ（４），ＡＩＯ（０）〜ＡＩＯ（４）  アドレス配線、ＡＩＯＮ（０）〜ＡＩＯＮ（４）  配線、Ｍ（０）〜Ｍ（３）  メモリセルアレイ、Ｇ（０）〜Ｇ（３）  メモリモジュール、Ｘ（０）〜Ｘ（３）  排他的選択ユニット、Ｘ−ｄｅｃ  デコーダ、ＭＣ  メモリセル、ＴＣ（０）〜ＴＣ（３），ＴＣＲ（０）〜ＴＣＲ（３），ＴＣＷ（０）〜ＴＣＷ（３）  データ伝送制御回路、ＲＤＡ（０）〜ＲＤＡ（３）  Ｒｅａｄアンプ、ＷＲＡ（０）〜ＷＲＡ（３）  Ｗｒｉｔｅアンプ、ＲＳ（０）〜ＲＳ（３），ＷＳ（０）〜ＷＳ（３），ＲＷＳ（０）〜ＲＷＳ（３），ＰＲ（０）〜ＰＲ（３）  切替回路、ＳＷ１（ｎ），ＳＷ２（ｎ），ＳＷ３（ｎ），ＳＷ４（ｎ），ＳＷ５（ｎ），ＳＷ５（ｎ），ＳＷ６（ｎ），ＳＷ７（ｎ），ＳＷ８（ｎ），ＳＷ１２（ｎ），ＳＷ１３（ｎ），ＳＷ（ｎ）  スイッチ、Ｂ０〜Ｂ２  機能ユニット、ＦＵ（０）〜ＦＵ（３）  置換判定回路、ＣＴ（０）〜ＣＴ（３）  メモリ内ＩＯ制御回路、ＲＢＵＳ  読出し用バス配線、ＷＢＵＳ  書込み用バス配線、ＲＷＢＵＳ  データバス配線、ＳＢ  シールド配線、ＭＰ（０）〜Ｍ（３）メインアンプ、ＲＰＴ（０）〜ＲＰＴ（３）  リピータ回路、１２  メモリセルアレイ選択アドレスデコーダ、６１  コントローラ、６２  ＣＰＵ、６３  演算ユニット、７１，１７１  アドレス回路、１４，３１４，５００  データ回路、１１４，４１４  データ出力回路、２１４，５１４  データ入力回路、９１  データＩＯ回路、９２  データアンプ。
【図１】
2019192321.tif 000003
【図２】
2019192321.tif 000004
【図３】
2019192321.tif 000005
【図４】
2019192321.tif 000006
【図５】
2019192321.tif 000007
【図６】
2019192321.tif 000008
【図７】
2019192321.tif 000009
【図８】
2019192321.tif 000010
【図９】
2019192321.tif 000011
【図１０】
2019192321.tif 000012
【図１１】
2019192321.tif 000013
【図１２】
2019192321.tif 000014
【図１３】
2019192321.tif 000015
【図１４】
2019192321.tif 000016
【図１５】
2019192321.tif 000017
【図１６】
2019192321.tif 000018
【図１７】
2019192321.tif 000019
【図１８】
2019192321.tif 000020
【図１９】
2019192321.tif 000021
【図２０】
2019192321.tif 000022
【図２１】
2019192321.tif 000023
【図２２】
2019192321.tif 000024
【図２３】
2019192321.tif 000025
【図２４】
2019192321.tif 000026
【図２５】
2019192321.tif 000027
【図２６】
2019192321.tif 000028