(57)【要約】【課題】ｎ型とｐ型の半導体層が交互に、第１層から第４層まで積層された発光サイリスタで、第２層にゲートを配置すると、第４層と第１層間で流れる電流経路とは別の経路で第２層と第１層間に電流が流れるため、サイリスタがオンしない場合があった。  【解決手段】ｎ型の第１半導体層１０３、ｐ型の第２半導体層１０４、ｎ型の第３半導体層１０５、及びｐ型の第４半導体層１０６を順に積層した半導体層と、第１半導体層１０３のカソード電極１１１と、第２半導体層１０４のゲート電極１０８と、第４半導体層のアノード電極１０９と、半導体層内を流れる電流が通過するＩｎＧａＰ層１１０とを備え、積層方向からみたとき、第４半導体層１０６は、第２半導体層１０４の領域内にあって、ゲート電極１０８とは異なる領域に配置され、ＩｎＧａＰ層１１０が、少なくともゲート電極１０８と重なる領域を除いて形成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層の上に形成された第２導電型の第２半導体層と、
前記第２半導体層の上に形成された第１導電型の第３半導体層と、
前記第３半導体層の上に形成された第２導電型の第４半導体層と、
前記第１半導体層と接続されている第１電極と、
前記第２半導体層と接続されている第２電極と、
前記第４半導体層と接続されている第３電極と、
前記第１半導体層と前記第４半導体層間、及び前記第１半導体層と前記第２半導体層間を流れる電流が通過するエッチング層と
を備え、
積層方向からみたとき、前記第４半導体層は、前記第２半導体層の領域内にあって、前記第２電極とは異なる領域に配置され、前記エッチング層が、エッチングにより、少なくとも前記第２電極と重なる領域を除いて形成されている
ことを特徴とする半導体発光素子。
【請求項２】
前記積層方向からみたとき、前記エッチング層の前記第２電極側の端部が、前記第４半導体層の領域と前記第２電極の領域との隙間に位置するように形成されたことを特徴とする請求項１記載の半導体発光素子。
【請求項３】
前記積層方向からみたとき、前記第３電極は、前記第４半導体層の周囲に沿って形成され、前記エッチング層は、前記第３電極によって囲まれる領域に形成されたことを特徴とする請求項１記載の半導体発光素子。
【請求項４】
前記エッチング層は、前記第１半導体層と前記第２半導体層との間に形成されたことを特徴とする請求項１から３までの何れか１項に記載の半導体発光素子。
【請求項５】
前記エッチング層は、２層に分離された前記第１半導体層の層間に形成されたことを特徴とする請求項１から３までの何れか１項に記載の半導体発光素子。
【請求項６】
前記エッチング層は、ＩｎＧａｐであることを特徴とする請求項４又は５記載の半導体発光素子。
【請求項７】
前記エッチング層は、５０ｎｍ以上の厚みであることを特徴とする請求項６記載の半導体発光素子。
【請求項８】
前記第１半導体層は、駆動回路を伴うＳｉ基板上に配設され、前記第１電極、前記第２電極、及び前記第３電極がそれぞれ前記駆動回路に接続されていることを特徴とする請求項１から７までの何れか１項に記載の半導体発光素子。
【請求項９】
前記第１導電型とはｎ型であり、前記第２導電型とはｐ型であることを特徴とする請求項１から８までの何れか１項に記載の半導体発光素子。
【請求項１０】
請求項１から９までの何れか１項に記載の半導体発光素子を複数備えたことを特徴とする光プリントヘッド。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像形成装置等に採用される光プリントヘッドに関し、特にその半導体発光素子の構造に関する。
【背景技術】
【０００２】
従来、発光サイリスタアレイにより、帯電された感光ドラムを露光して静電潜像を形成し、そこにトナーを供給し、搬送されてきた用紙にそのトナーをのせ、加圧又は加熱、或いはその両方で定着させることにより用紙上に任意の図柄を印刷する電子写真方式のプリンタが知られている。
【０００３】
上記の発光サイリスタは、基板上に、ｎ型及びｐ型のいずれか一方の導電型の第１半導体層、反対導電型の第２半導体層、第１半導体層と同じ導電型の第３半導体層、及び第２半導体層と同じ導電型の第４半導体層が順に積層されている半導体層に、第１半導体層及び第４半導体層にアノード又はカソード電極を形成し、第２半導体層にゲート電極を形成する構成において、ゲート信号により、アノード−カソード間の導通を制御することで、小さい電流で点灯の制御を可能とするものであった（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２６０２４６号公報（第１３頁、図２４）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、第２半導体層にゲートを配置すると、第４半導体層と第１半導体層間で流れる電流経路とは別の経路で第２半導体層と第１半導体層間に電流が流れてしまうため、電流を流してもサイリスタがオンしない場合が生ずる問題があった。
【課題を解決するための手段】
【０００６】
本発明による半導体発光素子は、第１導電型の第１半導体層と、前記第１半導体層の上に形成された第２導電型の第２半導体層と、前記第２半導体層の上に形成された第１導電型の第３半導体層と、前記第３半導体層の上に形成された第２導電型の第４半導体層と、前記第１半導体層と接続されている第１電極と、前記第２半導体層と接続されている第２電極と、前記第４半導体層と接続されている第３電極と、前記第１半導体層と前記第４半導体層間、及び前記第１半導体層と前記第２半導体層間を流れる電流が通過するエッチング層とを備え、
積層方向からみたとき、前記第４半導体層は、前記第２半導体層の領域内にあって、前記第２電極とは異なる領域に配置され、前記エッチング層が、エッチングにより、少なくとも前記第２電極と重なる領域を除いて形成されていることを特徴とする。
【発明の効果】
【０００７】
本発明による半導体発光素子によれば、ゲート電流の殆どが半導体発光素子をオンすることに寄与できるため、半導体発光素子のスイッチング特性が向上する。
【図面の簡単な説明】
【０００８】
【図１】本発明による半導体発光素子を備えた実施の形態１の発光デバイス１の構成を概略的に示す要部平面図である。
【図２】図１に示すＡ−Ａ断面図である。
【図３】発光サイリスタの形成過程における、ある段階での形状を示す製造工程図であり、（ａ）は要部平面図であり、（ｂ）はＡ−Ａ断面図である。
【図４】発光サイリスタの形成過程における、ある段階での形状を示す製造工程図であり、（ａ）は要部平面図であり、（ｂ）はＡ−Ａ断面図である。
【図５】発光サイリスタの形成過程における、ある段階での形状を示す製造工程図であり、（ａ）は要部平面図であり、（ｂ）はＡ−Ａ断面図である。
【図６】発光サイリスタの形成過程における、ある段階での形状を示す製造工程図であり、（ａ）は要部平面図であり、（ｂ）はＡ−Ａ断面図である。
【図７】発光サイリスタの形成過程における、ある段階での形状を示す製造工程図であり、（ａ）は要部平面図であり、（ｂ）はＡ−Ａ断面図である。
【図８】発光サイリスタの形成過程における、ある段階での形状を示す製造工程図であり、（ａ）は要部平面図であり、（ｂ）はＡ−Ａ断面図である。
【図９】図１に示す発光デバイスにおいて、発光サイリスタ、Ｓｉ基板（図２）に形成された駆動回路、及び各配線の各接続関係を示す回路図である。
【図１０】発光デバイスを採用した光プリントヘッドの構成例を示す構成図である。
【図１１】本発明に基づく実施の形態２の発光デバイスの発光サイリスタの構成を概略的に示す断面図である。
【図１２】本発明による半導体発光素子を備えた実施の形態３の発光デバイスの構成を概略的に示す要部平面図である。
【図１３】図１２に示すＢ−Ｂ断面図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
図１は、本発明による半導体発光素子を備えた実施の形態１の発光デバイス１の構成を概略的に示す要部平面図であり、図２は、図１に示すＡ−Ａ断面図である。尚、図１において、Ｓｉ基板１０１及び平坦化膜１０２（図２）は省略している。
【００１０】
これらの図に示すように、発光デバイス１は、複数の半導体発光素子としての発光サイリスタ１０を、Ｓｉ基板１０１上において直線上に配置した構成を有す。後述するように、各発光サイリスタ１０は、駆動回路が形成されたＳｉ基板１０１上に形成された平坦化膜１０２上に、４層の、ＧａＡｓ／ＡｌＧａＡｓからなる半導体薄膜を貼り付け、フォトリソグラフィ、エッチング等により形成するものである。
【００１１】
各発光サイリスタ１０は、Ｓｉ基板１０１上に形成された平坦化膜１０２上に形成され、Ｓｉ基板１０１側から順に、ｎ型（第１半導体型）の第１半導体層１０３、ｐ型（第２半導体型）の第２半導体層１０４、ｎ型の第３半導体層１０５、及びｐ型の第４半導体層１０６が形成されており、一部を除く表面を絶縁膜１０７で覆われている。更に第２半導体層１０４の上面には第２電極としてのゲート電極１０８が形成され、第４半導体層１０６の上面には第３電極としてのアノード電極１０９が形成され、第１半導体層１０３の上面には第１電極としてのカソード電極１１１（図１）が形成されている。
【００１２】
尚、発光デバイス１において、複数の発光サイリスタ１０が直線上に配列された方向を長手方向と称し、第１半導体層１０３の平面に沿ってこれと直交する方向を短手方向と称し、各層が積み重なる方向を層方向と称す場合がある。
【００１３】
配線も兼ねたアノード電極１０９、配線１１３が接続されたカソード電極１１１、及び配線１１２が接続されたゲート電極１０８は、これらの配線によって、駆動回路の所定の接続部に電気的に接続されている。
【００１４】
図１、図２に示すように、第２半導体層１０４の上面において、第３半導体層１０５、及び第４半導体層１０６が積層形成される領域とゲート電極１０８が形成される領域は、短手方向において所定の隙間ｇを介して分離して配列されている。
【００１５】
図２に示すように、第１半導体層１０３と第４半導体層１０６の間、ここでは第１半導体層１０３と第２半導体層１０４の間にエッチング層としてのＩｎＧａＰ層１１０が形成されており、このＩｎＧａＰ層１１０は、短手方向のゲート電極１０８側が、エッチングにより削られ、そのゲート電極側端部１１０ａが、ゲート電極１０８より内側の、上記した隙間ｇの領域に納まるように形成されている。
【００１６】
第１半導体層１０３、第２半導体層１０４、第３半導体層１０５、及び第４半導体層１０６は、ＡｌＧａＡｓ又はＧａＡｓから形成されているため、ＩｎＧａＰ層１１０を選択的にエッチングすることができる。この際ＩｎＧａＰ層１１０は、最低でも３０ｎｍ以上、更に好ましくは５０ｎｍ以上の厚みが必要である。
【００１７】
次に、発光デバイス１の製造方法について説明する。図３〜図８は、発光サイリスタ１０の形成過程における各段階での形状を示す製造工程図であり、各図での（ａ）は要部平面図であり、同じく（ｂ）は、Ａ−Ａ断面図である。尚、各図（ａ）において、Ｓｉ基板１０１及び平坦化膜１０２は省略し、各図（ｂ）において、Ｓｉ基板１０１は省略している。
【００１８】
先ず図３に示すように、Ｓｉ基板１０１（図２）上の平坦化膜１０２が形成されているところに、４層となる、第１半導体層１０３´、第２半導体層１０４´、第３半導体層１０５´、第４半導体層１０６´及びＩｎＧａＰ層１１０´を有する半導体薄膜２００を張り付ける。半導体薄膜２００は、図１に示すように、発光デバイス１の長手方向に延在するものであるが、ここでは、長手方向において、１個の発光サイリスタ１０を示す領域のみを示している。
【００１９】
尚、平坦化膜１０２において、フォトリソグラフィ、エッチング等による処理が施される前の、第１半導体層１０３、第２半導体層１０４、第３半導体層１０５、第４半導体層１０６、及びＩｎＧａｐ１１０には「´」を付して、処理後の各半導体層と区別化している。
【００２０】
次に図４に示すように、半導体薄膜２００の第４半導体層１０６´と第３半導体層１０５´に対してフォトリソグラフィとエッチングを行って、各発光サイリスタ１０のｐ型の第４半導体層１０６及びｎ型の第３半導体層１０５となる部分以外を除去する。
【００２１】
次に図５に示すように、半導体薄膜２００の第２半導体層１０４´とＩｎＧａｐ１１０´に対してフォトリソグラフィとエッチングを行って、各発光サイリスタ１０のｐ型の第２半導体層１０４及びＩｎＧａＰ層１１０となる部分以外を除去する。  
【００２２】
次に図６に示すように、第２半導体層１０４及びＩｎＧａＰ層１１０の、短手方向におけるゲート電極１０８（図１参照）が形成される側の辺に沿った端部領域を露出するようにレジスト等でエッチングマスク１５０を形成し、塩酸等につけることにより、ＩｎＧａＰ層１１０をエッチングし、図７に示すように、そのゲート電極側端部１１０ａが、上記した隙間ｇ（図１）の領域に納まるように形成してエッチングマスク１５０を除去する。
【００２３】
その後、図８に示すように、第２半導体層１０４上にあって、第３半導体層１０５、及び第４半導体層１０６が積層形成された領域と、短手方向において隙間ｇを隔した領域にゲート電極１０８を形成し、第１半導体層１０３上にあって、第２半導体層１０４が形成された領域と、長手方向において所定の隙間を介してカソード電極１１１を形成する。
【００２４】
その後、図２に示すように、ゲート電極１０８、カソード電極１１１及び第４半導体層１０６の上面を除く領域を覆うように絶縁膜１０７を形成して製造工程を終了する。尚、ここでは、一つの発光サイリスタ１０を例にして製造工程を説明したが、これらの製造工程は、図１に示すように、発光デバイス１の長手方向に配列された複数の発光サイリスタ１０において、同時に実施されるものである。
【００２５】
図９は、例えば図１に示す発光デバイス１において、発光サイリスタ１０、Ｓｉ基板１０１（図２）に形成された駆動回路１６１、及び各配線の各接続関係を示す回路図である。尚、ここでは簡単のため４個の発光サイリスタ１０が示されているが、実際には、例えば、４９９２個の発光サイリスタ１０が配列されるものである。
【００２６】
同図に示すように、各発光サイリスタ１０のアノード電極１０９は、共にＤ端子に接続され、各発光サイリスタ１０のカソード電極１１１（図１）は、配線１１３を介して共にグランド（ＧＮＤ）に接続され、各発光サイリスタ１０のゲート電極１０８（図１）は、配線１１２を介して駆動回路１６１の駆動端子１６２に個別に接続されている。
【００２７】
駆動回路１６１は、例えば発光サイリスタ１０を時分割駆動するゲート駆動用のシフトレジスタ１６３により構成されている。シフトレジスタ１６３は、複数段（ここでは４段）のフリップフロップ回路（以下、ＦＦ回路と称す）がカスケード（縦続）接続されて構成され、シリアルデータを入力するデータ入力端子ＳＩと、シリアルクロックＳＣＫを入力するクロック入力端子ＣＫと、シフトされたデータを出力し、それぞれが駆動端子１６２に接続する出力端子Ｑ１〜Ｑ４とを有している。
【００２８】
シフトレジスタ１６３は、入力されるシリアルクロックＳＣＫに同期して、入力されるシリアルデータを内部のＦＦ回路にて順にシフトしていき、各段のＦＦ回路がシフトされたデータを順次保持して出力端子Ｑ１〜Ｑ４から出力する機能を有している。従って、各発光サイリスタ１０は、Ｄ端子に所定の電圧が印加された状態で、出力端子Ｑ１〜Ｑ４から出力されるデータ出力に応じて選択的に発光する。
【００２９】
以上のように、各発光サイリスタ１０においては、アノード電極１０９、カソード電極１１１間に順方向電圧が印加されている状態で、ゲート電極１０８に駆動信号を印加することにより、各発光サイリスタ１０を選択的に発光させることが出来る。尚、ここでの駆動信号は、ゲート電極１０８に所定の電流を通過させるものである。
【００３０】
このとき、各発光サイリスタ１０では、図２に示すように、ｎ型の第１半導体層１０３とｐ型の第２半導体層１０４の間にＩｎＧａＰ層１１０を追加し、そのＩｎＧａＰ層１１０を、ゲート電極１０８下の、前記した所定の領域にわたってエッチングにより除去しているため、ゲート電極１０８からカソード電極１１１に流れる電流がＩｎＧａＰ層１１０を通って流れる。つまり、アノード−カソード間の電流経路と同じとなる。このため、ゲート電流のすべてが発光サイリスタ１０をオンすることに寄与する。
【００３１】
図１０は、以上のようにして製作した発光デバイス１を採用した発光素子プリントヘッドとしての光プリントヘッド１２００の構成例を示す構成図である。
【００３２】
同図に示すように、ベース部材１２０１上には、発光素子ユニット１２０２が搭載されている。この発光素子ユニット１２０２の上部には、前記した図１、図２に示す発光デバイス１が長手方向に沿って複数配置されている。発光デバイス１の発光部の上方には、発光部から出射された光を集光する光学素子としてのロッドレンズアレイ１２０３が配設されている。このロッドレンズアレイ１２０３は、柱状の光学レンズを、直線状に配列された複数の発光デバイス１の発光部に沿って多数配列したもので、レンズホルダ１２０４によって所定位置に保持されている。
【００３３】
このレンズホルダ１２０４は、同図に示すように、ベース部材１２０１及び発光素子ユニット１２０２を覆うように形成されている。そして、ベース部材１２０１、発光素子ユニット１２０２、及びレンズホルダ１２０４は、ベース部材１２０１及びレンズホルダ１２０４に形成された開口部１２０１ａ，１２０４ａを介して配設されるクランパ１２０５によって一体的に挟持されている。従って、発光素子ユニット１２０２で発生した光はロッドレンズアレイ１２０３を通して、所定の外部部材に照射される、この光プリントヘッド１２００は、例えば電子写真プリンタや電子写真コピー装置等の画像形成装置の露光装置として用いられる。
【００３４】
以上のように、本実施の形態の発光サイリスタ１０によれば、ゲート電極からカソード電極に流れる電流がＩｎＧａＰ層を通ることによりアノード−カソード間の電流経路と同じとなるため、ゲート電流のすべてが発光サイリスタ１０をオンすることに寄与するため、発光サイリスタのスイッチング特性を改善することができる。
【００３５】
また、発光サイリスタ１０を採用した光プリントヘッド１２００によれば、発光素子のスイッチング特性が改善されているため、低い電流領域でも駆動することが可能となり、印字品質を改善することが可能となる。
【００３６】
実施の形態２．
図１１は、本発明に基づく実施の形態２の発光デバイス２０１の発光サイリスタ２１０の構成を概略的に示す断面図である。尚、この断面は、平面的には前記した実施の形態１の発光デバイス１の平面図（図１）と略同形状となる発光デバイス２０１の、同位置でのＡ−Ａ断面に相当する。
【００３７】
この発光デバイス２０１が前記した図１に示す、実施の形態１の発光デバイス１と主に異なる点は、ＩｎＧａＰ層１１０の、層方向における形成位置である。従って、この発光デバイス２０１が、前記した実施の形態１の発光デバイス１と共通する部分には同符号を付して、或いは図面を省いて説明を省略し、異なる点を重点的に説明する。尚、本実施の形態の発光デバイス２０１は、平面的には図１に示す実施の形態１の発光デバイス１と略同形状であるため、必要に応じて図１を参照する。
【００３８】
前記したように、実施の形態１の発光デバイス１では、図２に示すように、発光サイリスタ１０を構成するｎ型の第１半導体層１０３とｐ型の第２半導体層１０４との間に、そのゲート電極側端部１１０ａが、ゲート電極１０８より内側の、前記した隙間ｇ（図１）の領域に納まるように形成されたＩｎＧａＰ層１１０が形成されているが、本実施の形態の発光デバイス２０１では、第１半導体層２０３が２層に分離され、下側第１半導体層２０３ａと上側第１半導体層２０３ｂとの間に、そのゲート電極側端部１１０ａが、ゲート電極１０８より内側の、前記した隙間ｇ（図１）の領域に納まるように形成されたＩｎＧａＰ層１１０が形成されている。
【００３９】
以上のように形成することによって、ゲート電極からカソード電極に流れる電流がＩｎＧａＰ層を通ることによりアノード−カソード間の電流経路と同じとなるため、実施の形態１の発光サイリスタ１０と同様に、ゲート電流のすべてが発光サイリスタ２１０をオンすることに寄与するため、発光サイリスタのスイッチング特性を改善することができる。
【００４０】
実施の形態３．  
図１２は、本発明による半導体発光素子を備えた実施の形態３の発光デバイス３０１の構成を概略的に示す要部平面図であり、図１３は、図１２に示すＢ−Ｂ断面図である。尚、図１２において、Ｓｉ基板１０１及び平坦化膜１０２は省略している。
【００４１】
この発光デバイス３０１が前記した図１、図２に示す、実施の形態１の発光デバイス１と主に異なる点は、ＩｎＧａＰ層３５０の形状と、配線も兼ねたアノード電極３０９の先端部形状である。従って、この発光デバイス３０１が、前記した実施の形態１の発光デバイス１と共通する部分には同符号を付して、或いは図面を省いて説明を省略し、異なる点を重点的に説明する。
【００４２】
前記したように、実施の形態１の発光デバイス１では、図２に示すように、その発光サイリスタ１０のゲート電極側端部１１０ａが、ゲート電極１０８より内側の、前記した隙間ｇ（図１）の領域に納まるように形成されたＩｎＧａＰ層１１０が形成されている。
【００４３】
一方、本実施の形態の発光デバイス３０１では、図１２に示すように、その発光サイリスタ３１０のアノード電極３０９の先端部３０９ａが、略方形状に形成されたｐ型の第４半導体層１０６上面の３辺に沿って、コ字状に形成されている。そしてＩｎＧａＰ層３５０は、平面図１２の上方（層方向の上側）から透視したとき、その周端部３５０ａが、ｐ型の第４半導体層１０６の領域内にあって、更にアノード電極３０９の、コ字状に形成された先端部３０９ａで囲まれる領域内に納まるように形成されている。
【００４４】
以上のように形成された発光サイリスタ３１０では、ゲート電流及びアノード−カソード間を流れる電流がすべてＩｎＧａＰ層３５０を流れるため、平面図１２の上方（層方向の上側）から透視したとき、先端部３０９ａで囲まれるＩｎＧａＰ層３５０の領域内で発光することになり、発光した光がアノード電極３０９で遮られることなく、層方向の上方に向けて放射できる。
【００４５】
尚、上記した各実施の形態では、ｎｐｎｐ構造のｐゲート発光サイリスタを例にして説明したが、これに限定されるものではなく、例えばＡｌＧａＡｓを積層したｐｎｐｎ構造のｎゲート発光サイリスタにも適用可能である。
【００４６】
以上のように、本実施の形態の発光サイリスタ３１０によれば、発光した光が上方から放射する際に、アノード電極３０９で遮光されるのを低減できるため、高効率の明るいサイリスタを製造することができる。また、実施の形態１の発光サイリスタ１０と同様に、ゲート電流のすべてが発光サイリスタ３１０をオンすることに寄与するため、発光サイリスタのスイッチング特性を改善することができる。
【００４７】
また、前記した特許請求の範囲、及び実施の形態の説明において、「上」、「下」といった言葉を使用したが、これらは便宜上であって、発光サイリスタ（半導体発光素子）を配置する状態における絶対的な位置関係を限定するものではない。
【産業上の利用可能性】
【００４８】
本発明は、上記実施の形態に限定されず、その他の利用形態や変形が可能である。例えば、本発明は、発光デバイスの各発光サイリスタが、列状あるいはマトリクス状に配列されたものであっても適応可能である。
【符号の説明】
【００４９】
１  発光デバイス、  １０  発光サイリスタ、  １０１  Ｓｉ基板、  １０２  平坦化膜、  １０３，１０３´  ｎ型の第１半導体層、  １０４，１０４´  ｐ型の第２半導体層、  １０５，１０５´  ｎ型の第３半導体層、  １０６，１０６´  ｐ型の第４半導体層、  １０７  絶縁膜、  １０８  ゲート電極、  １０９  アノード電極、  １１０，１１０´  ＩｎＧａＰ層、  １１０ａ  ゲート電極側端部、  １１１  カソード電極、  １１２  配線、  １１３  配線、  １５０  エッチングマスク、  １６１  駆動回路、  １６２  駆動端子、  １６３  シフトレジスタ、  ２０１  発光デバイス、  ２０３ａ  下側第１半導体層、  ２０３ｂ  上側第１半導体層、  ２１０  発光サイリスタ、  ３０１  発光デバイス、  ３０９  アノード電極、  ３０９ａ  先端部、  ３１０  発光サイリスタ、  ３５０  ＩｎＧａＰ層、  ３５０ａ  周端部、  １２００  光プリントヘッド、  １２０１  ベース部材、  １２０１ａ  開口部、  １２０２  発光素子ユニット、  １２０３  ロッドレンズアレイ、  １２０４  レンズホルダ、  １２０４ａ  開口部、  １２０５  クランパ。
【図１】
2019041035.tif 000003
【図２】
2019041035.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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