(57)【要約】【課題】活性領域の耐圧を維持しつつ、トレンチ底部でアバランシェ電流が流れ難くすることができ、トレンチ底部のゲート絶縁膜を保護することができる絶縁ゲート型半導体装置を提供する。【解決手段】ｎ−型のドリフト層２上に設けられたｎ型の電流拡散層３と、電流拡散層３上に設けられたｐ＋型のベース領域６ａ〜６ｃと、ベース領域６ａ〜６ｃの上部に設けられたｎ＋型のソース領域８ａ〜８ｄと、トレンチ２１ａ，２１ｂに設けられた絶縁ゲート型電極構造（９ａ，９ｂ，１０ａ，１０ｂ）と、トレンチ２１ａ，２１ｂの底部に接して電流拡散層３に設けられたｐ＋型のゲート底部保護領域４ａ，４ｂと、電流拡散層３に設けられ、ゲート底部保護領域４ａ，４ｂの下面と同じ深さの下面を有し、ｎ型の分離層を介して深さ方向に分割されたｐ＋型のベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）とを備える。【選択図】図１
2019106483.tif 000002
【特許請求の範囲】
【請求項１】
シリコンよりも禁制帯幅が広い半導体材料からなる第１導電型のドリフト層と、
前記ドリフト層上に設けられ、前記ドリフト層よりも高不純物密度で第１導電型の電流拡散層と、
前記電流拡散層上に設けられた第２導電型のベース領域と、
前記ベース領域の上部に設けられ、前記ドリフト層よりも高不純物密度で第１導電型の主電極領域と、
前記主電極領域及び前記ベース領域を貫通するトレンチの内側に設けられた絶縁ゲート型電極構造と、
前記トレンチの底部に接するように前記電流拡散層の内部に選択的に設けられ、前記ベース領域よりも高不純物密度で第２導電型のゲート底部保護領域と、
前記電流拡散層の内部に前記トレンチから離間して埋め込まれ、前記ゲート底部保護領域の下面と同じ深さの下面を有し、前記ベース領域よりも高不純物密度で第２導電型のベース底部埋込領域とを備え、
前記ベース底部埋込領域が、第１導電型の分離層を介して深さ方向に複数に分割されていることを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記ベース底部埋込領域が、
前記ゲート底部保護領域と同じ深さの範囲に属し、深さ方向において前記分離層を挟んで深さ方向に離間する複数の下側埋込領域と、
前記複数の下側埋込領域の内の最上位の下側埋込領域の上に設けられた上側埋込領域
とを備えることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記複数の下側埋込領域及び前記ゲート底部保護領域が同一の不純物密度であることを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
【請求項４】
前記複数の下側埋込領域の内の、少なくとも最下層の下側埋込領域が浮遊状態であることを特徴とする請求項２又は３に記載の絶縁ゲート型半導体装置。
【請求項５】
前記ゲート底部保護領の幅が、前記ベース底部埋込領域の幅よりも狭いことを特徴とする請求項１〜４のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項６】
シリコンよりも禁制帯幅が広い半導体材料からなる第１導電型のドリフト層上に、前記ドリフト層よりも高不純物密度で第１導電型の電流拡散層を形成する工程と、
前記電流拡散層の内部に第２導電型のゲート底部保護領域を選択的に埋め込む工程と、
前記電流拡散層の内部に、前記ゲート底部保護領域の下面と同じ深さの下面を有し、第１導電型の分離層を介して深さ方向に複数に分割した、第２導電型のベース底部埋込領域を埋め込む工程と、
前記電流拡散層上に第２導電型のベース領域を形成する工程と、
前記ベース領域の上部に、前記ドリフト層よりも高不純物密度で第１導電型の主電極領域を形成する工程と、
前記ベース領域を貫通し、前記ゲート底部保護領域に到達するトレンチを形成する工程と、
前記トレンチの内側に絶縁ゲート型電極構造を形成する工程と
を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項７】
前記ベース底部埋込領域を埋め込む工程は、イオン注入の射影飛程の分布がガウス分布となることを利用して、加速電圧を変えることにより、ピークの異なる複数の射影飛程のガウス分布を形成することにより、前記ベース底部埋込領域を前記深さ方向に複数に分割することを特徴とする請求項６に記載の絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ内に絶縁ゲート型電極構造を有する絶縁ゲート型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
トレンチゲート型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）は、プレーナゲート型に対してセルピッチの縮小によるオン抵抗の低減が期待できる。炭化珪素（ＳｉＣ）等のワイドバンドギャップ半導体を材料とするトレンチゲート型のＭＯＳＦＥＴでは、トレンチ底部に位置するゲート絶縁膜に高電圧が印加され易く、ゲート絶縁膜が破壊される懸念がある。
【０００３】
トレンチ底部の電界強度を緩和するように、トレンチ底部にｐ＋型領域を設けると共に、トレンチ間のコンタクト領域の下方にｐ＋型領域を設けた構造が検討されている。この場合、逆バイアスの印加時に、トレンチ底部のｐ＋型領域よりも、コンタクト領域の下方のｐ＋型領域でアバランシェ電流を相対的に流れ易くすることが重要である。
【０００４】
そこで、コンタクト領域の下方のｐ＋型領域の下にｎ＋型領域を選択的に形成して、コンタクト領域の下方のｐ＋型領域に電界を集中させ、アバランシェ電流を相対的に流れ易くすることが考えられる。しかしながら、コンタクト領域の下方のｐ＋型領域に局所的に電界が集中するため、活性領域の耐圧が低下し、エッジ領域と活性領域の耐圧マージンが減少するという課題がある。
【０００５】
また、特許文献１には、トレンチゲート型のＭＯＳＦＥＴにおいて、ｐ型コンタクト領域の下方のｐ型電界緩和領域をチャネル領域から離間して配置した構造が記載されている。特許文献２には、パワーＭＯＳＦＥＴにおいて、ｐ型ベース層の下方に複数のｐ型埋込領域を配置した構造が記載されている。特許文献３には、ＳｉＣプレーナ型のＭＯＳＦＥＴにおいて、ソース領域の下方に複数のｐ型注入領域を設けた構造が記載されている。特許文献４には、ＳｉＣプレーナ型のＭＯＳＦＥＴにおいて、コンタクト領域の下方に複数のｐ型半導体層を設けた構造が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３９４３０５４号明細書
【特許文献２】特開２００１−３１３３９３号公報
【特許文献３】米国特許出願公開第２００８／０１８５５９３号明細書
【特許文献４】特開２０１３−２１４４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記課題に鑑み、本発明は、活性領域の耐圧を維持しつつ、トレンチ底部でアバランシェ電流が流れ難くすることができ、トレンチ底部のゲート絶縁膜を保護することができる絶縁ゲート型半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、（ａ）シリコンよりも禁制帯幅が広い半導体材料からなる第１導電型のドリフト層と、（ｂ）ドリフト層上に設けられ、ドリフト層よりも高不純物密度で第１導電型の電流拡散層と、（ｃ）電流拡散層上に設けられた第２導電型のベース領域と、（ｄ）ベース領域の上部に設けられ、ドリフト層よりも高不純物密度で第１導電型の主電極領域と、（ｅ）主電極領域及びベース領域を貫通するトレンチの内側に設けられた絶縁ゲート型電極構造と、（ｆ）トレンチの底部に接するように電流拡散層の内部に選択的に設けられ、ベース領域よりも高不純物密度で第２導電型のゲート底部保護領域と、（ｇ）電流拡散層の内部にトレンチから離間して埋め込まれ、ゲート底部保護領域の下面と同じ深さの下面を有し、ベース領域よりも高不純物密度で第２導電型のベース底部埋込領域とを備え、ベース底部埋込領域が、第１導電型の分離層を介して深さ方向に複数に分割されている絶縁ゲート型半導体装置であることを要旨とする。
【０００９】
本発明の他の態様は、（ａ）シリコンよりも禁制帯幅が広い半導体材料からなる第１導電型のドリフト層上に、ドリフト層よりも高不純物密度で第１導電型の電流拡散層を形成する工程と、（ｂ）電流拡散層の内部に第２導電型のゲート底部保護領域を選択的に埋め込む工程と、（ｃ）電流拡散層の内部に、ゲート底部保護領域の下面と同じ深さの下面を有し、第１導電型の分離層を介して深さ方向に複数に分割した、第２導電型のベース底部埋込領域を埋め込む工程と、（ｄ）電流拡散層上に第２導電型のベース領域を形成する工程と、（ｅ）ベース領域の上部に、ドリフト層よりも高不純物密度で第１導電型の主電極領域を形成する工程と、（ｆ）ベース領域を貫通し、ゲート底部保護領域に到達するトレンチを形成する工程と、（ｇ）トレンチの内側に絶縁ゲート型電極構造を形成する工程とを含む絶縁ゲート型半導体装置の製造方法であることを要旨とする。
【発明の効果】
【００１０】
本発明によれば、活性領域の耐圧を維持しつつ、トレンチ底部でアバランシェ電流が流れ難くすることができ、トレンチ底部のゲート絶縁膜を保護することができる絶縁ゲート型半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。
【図２】本発明の実施形態に係る絶縁ゲート型半導体装置の下側埋込領域の部分の深さ方向の不純物密度プロファイルを表すグラフである。
【図３】図１のＡ−Ａ方向から見た絶縁ゲート型半導体装置の水平方向の断面図である。
【図４】図１のＢ−Ｂ方向から見た絶縁ゲート型半導体装置の水平方向の断面図である。
【図５】図３のＢ−Ｂ方向から見た絶縁ゲート型半導体装置の垂直方向の断面図である。
【図６】図３のＣ−Ｃ方向から見た絶縁ゲート型半導体装置の垂直方向の断面図である。
【図７】図３のＡ−Ａ方向から見た構造に対応する比較例に係る絶縁ゲート型半導体装置の要部断面図である。
【図８】図３のＢ−Ｂ方向から見た構造に対応する比較例に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。
【図９】比較例に係る絶縁ゲート型半導体装置の下側埋込領域の部分の深さ方向の不純物密度プロファイルを表すグラフである。
【図１０Ａ】本発明の実施形態に係る絶縁ゲート型半導体装置の不純物密度のシミュレーション結果を表すグラフである。
【図１０Ｂ】第１の比較例に係る絶縁ゲート型半導体装置の不純物密度のシミュレーション結果を表すグラフである。
【図１０Ｃ】第２の比較例に係る絶縁ゲート型半導体装置の不純物密度のシミュレーション結果を表すグラフである。
【図１１Ａ】本発明の実施形態に係る絶縁ゲート型半導体装置に逆バイアスを印加した時の電界のシミュレーション結果を表すグラフである。
【図１１Ｂ】第１の比較例に係る絶縁ゲート型半導体装置に逆バイアスを印加した時の電界のシミュレーション結果を表すグラフである。
【図１１Ｃ】第２の比較例に係る絶縁ゲート型半導体装置に逆バイアスを印加した時の電界のシミュレーション結果を表すグラフである。
【図１２Ａ】本発明の実施形態に係る絶縁ゲート型半導体装置に逆バイアスを印加した時の電流のシミュレーション結果を表すグラフである。
【図１２Ｂ】第１の比較例に係る絶縁ゲート型半導体装置に逆バイアスを印加した時の電流のシミュレーション結果を表すグラフである。
【図１２Ｃ】第２の比較例に係る絶縁ゲート型半導体装置に逆バイアスを印加した時の電流のシミュレーション結果を表すグラフである。
【図１３】本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための工程断面図である。
【図１４】本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１３に引き続く工程断面図である。
【図１５】本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１４に引き続く工程断面図である。
【図１６】本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１５に引き続く工程断面図である。
【図１７】本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１６に引き続く工程断面図である。
【図１８】本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１７に引き続く工程断面図である。
【図１９】本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１８に引き続く工程断面図である。
【図２０】本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図１９に引き続く工程断面図である。
【図２１】本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図２０に引き続く工程断面図である。
【図２２】本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図２１に引き続く工程断面図である。
【図２３】本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図２２に引き続く工程断面図である。
【図２４】本発明の実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための図２３に引き続く工程断面図である。
【図２５】本発明の実施形態の変形例に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。
【図２６】本発明の実施形態の変形例に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。
【図２７】本発明の実施形態の変形例に係る絶縁ゲート型半導体装置の下側埋込領域の部分の深さ方向の不純物密度プロファイルを表すグラフである。
【図２８】本発明のその他の実施形態に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。
【図２９】本発明のその他の実施形態に係る絶縁ゲート型半導体装置の他の一例を示す要部断面図である。
【図３０】本発明のその他の実施形態に係る絶縁ゲート型半導体装置の更に他の一例を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、本発明の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【００１３】
本明細書において、「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。又、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＳＩサイリスタやＧＴＯにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。このように、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。バイアス関係を交換すれば、ＭＯＳＦＥＴ等の場合、「第１主電極領域」の機能と「第２主電極領域」の機能を交換可能である。更に、本明細書において単に「主電極領域」と記載する場合は、第１主電極領域又は第２主電極領域のいずれか一方を包括的に意味する。
【００１４】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。またｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。ただし同じｎとｎとが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。
【００１５】
本発明の実施形態に係る絶縁ゲート型半導体装置（ＭＩＳＦＥＴ）は、図１に示すように、第１導電型（ｎ−型）のドリフト層２と、ドリフト層２の上面に配置されたドリフト層２よりも高不純物密度のｎ型の電流拡散層（ＣＳＬ）３を備える。ドリフト層２及び電流拡散層３は、ＳｉＣのエピタキシャル成長層でそれぞれ構成されている。電流拡散層３の不純物密度は例えば１×１０１７ｃｍ−３程度である。
【００１６】
電流拡散層３の上面には、第２導電型（ｐ型）のベース領域６ａ〜６ｃが配置されている。ベース領域６ａ〜６ｃも、ＳｉＣのエピタキシャル成長層で構成できる。ベース領域６ａ〜６ｃの不純物密度は例えば２×１０１６ｃｍ−３〜２×１０１８ｃｍ−３程度である。ベース領域６ａ〜６ｃの上部には、ドリフト層２よりも高不純物密度のｎ＋型の第１主電極領域（ソース領域）８ａ〜８ｄが選択的に設けられている。
【００１７】
ベース領域６ａ〜６ｃの上部には、ベース領域６ａ〜６ｃよりも高不純物密度のｐ＋型のベースコンタクト領域７ａ〜７ｃが選択的に設けられている。ベースコンタクト領域７ａは、ソース領域８ａに接している。ベースコンタクト領域７ｂは、ソース領域８ｂ，８ｃに接している。ベースコンタクト領域７ｃは、ソース領域８ｄに接している。
【００１８】
ソース領域８ａ〜８ｄの上面から、ソース領域８ａ〜８ｄ及びベース領域６ａ〜６ｃを貫通して電流拡散層３に達するようにトレンチ２１ａ，２１ｂが設けられている。例えば、トレンチ２１ａ，２１ｂの深さは１μｍ〜２μｍ程度、幅は０．５μｍ〜１μｍ程度、間隔は１μｍ〜２μｍ程度である。トレンチ２１ａ，２１ｂの底面及び側面にはゲート絶縁膜９ａ，９ｂが設けられている。ゲート絶縁膜９ａ，９ｂとしては、シリコン酸化膜（ＳｉＯ２膜）の他、シリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。
【００１９】
トレンチ２１ａ，２１ｂの内側にはゲート絶縁膜９ａ，９ｂを介してゲート電極１０ａ，１０ｂが埋め込まれ、絶縁ゲート型電極構造（９ａ，９ｂ，１０ａ，１０ｂ）を構成している。ゲート電極１０ａ，１０ｂの材料としては、例えば燐（Ｐ）等の不純物を高不純物密度に添加したポリシリコン層（ドープドポリシリコン層）が使用可能である。なお、図１では、ゲート電極１０ａ，１０ｂが、ゲート絶縁膜９ａ，９ｂを介してソース領域８ａ〜８ｄの上面まで延在する場合を例示するが、ゲート電極１０ａ，１０ｂはトレンチ２１ａ，２１ｂの内側にのみ埋め込まれていてもよい。
【００２０】
電流拡散層３の下部には、ベース領域６ａ〜６ｃから離間して、トレンチ２１ａ，２１ｂの底部に上面が接するように、ｐ＋型のゲート底部保護領域４ａ，４ｂが埋め込まれている。ゲート底部保護領域４ａ，４ｂの不純物密度は例えば５×１０１７ｃｍ−３〜２×１０１９ｃｍ−３程度である。ゲート底部保護領域４ａ，４ｂは、トレンチ２１ａ，２１ｂの底部に位置するゲート絶縁膜９ａ，９ｂを逆バイアス時の高電圧から保護する。
【００２１】
なお、図１ではトレンチ２１ａ，２１ｂの底部が電流拡散層３を貫通してゲート底部保護領域４ａ，４ｂに接する場合を例示するが、例示に過ぎない。トレンチ２１ａ，２１ｂの底部は、ゲート底部保護領域４ａ，４ｂに接していなくてもよい。例えば、ゲート底部保護領域４ａ，４ｂの上に電流拡散層３が残留するような比較的浅い凹部が電流拡散層３に設けられ、この凹部の底部にトレンチ２１ａ，２１ｂの底部が接するような態様でもよい。
【００２２】
電流拡散層３の内部には、ベースコンタクト領域７ａ〜７ｃの下方の位置に、ゲート底部保護領域４ａ，４ｂから離間してｐ＋型のベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）が設けられている。ベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）の下面は、ゲート底部保護領域４ａ，４ｂの下面と同じ深さに位置する。例えば、図１の断面図上で定義されるベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）の幅Ｗ２は、ゲート底部保護領域４ａ，４ｂの幅Ｗ１と同一であってもよい。或いは、幅Ｗ２が幅Ｗ１よりも広くてもよく、幅Ｗ２が幅Ｗ１よりも狭くてもよい。
【００２３】
ベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）は、深さ方向において複数に分割され、電流拡散層３の一部を挟む態様となるようにｎ型の半導体層（分離層）を介して離間する。ベース底部埋込領域（４１ａ，４１ｂ，５１）は、複数の下側埋込領域４１ａ，４１ｂと、下側埋込領域４１ａ，４１ｂ上に配置された上側埋込領域５１を備える。ベース底部埋込領域（４２ａ，４２ｂ，５２）は、複数の下側埋込領域４２ａ，４２ｂと、下側埋込領域４２ａ，４２ｂ上に配置された上側埋込領域５２を備える。ベース底部埋込領域（４３ａ，４３ｂ，５３）は、複数の下側埋込領域４３ａ，４３ｂと、下側埋込領域４３ａ，４３ｂ上に配置された上側埋込領域５３を備える。
【００２４】
下側埋込領域４１ａ，４１ｂ、下側埋込領域４２ａ，４２ｂ、下側埋込領域４３ａ，４３ｂは、ゲート底部保護領域４ａ，４ｂと同じ深さの範囲に属する。下層の下側埋込領域４１ａ，４２ａ，４３ａの下面はゲート底部保護領域４ａ，４ｂの下面と同じ深さである。上層の下側埋込領域４１ｂ，４２ｂ，４３ｂの上面はゲート底部保護領域４ａ，４ｂの上面と同じ深さである。下側埋込領域４１ａ，４１ｂ、下側埋込領域４２ａ，４２ｂ、下側埋込領域４３ａ，４３ｂのそれぞれは、深さ方向に分割されており、等価的に電流拡散層３の一部を挟む態様となるようにｎ型の半導体層（分離層）を介して離間する。観点を変えれば、電流拡散層３が、下側埋込領域４１ａ，４１ｂ、下側埋込領域４２ａ，４２ｂ、下側埋込領域４３ａ，４３ｂの隙間を介して接続された構造と見なせる。上側埋込領域５１，５２，５３の下面は下側埋込領域４１ｂ，４２ｂ，４３ｂの上面にそれぞれ接している。上側埋込領域５１，５２，５３の上面はベース領域６ａ〜６ｃの下面にそれぞれ接している。
【００２５】
下側埋込領域４１ａ，４１ｂ、下側埋込領域４２ａ，４２ｂ、下側埋込領域４３ａ，４３ｂの不純物密度は、ゲート底部保護領域４ａ，４ｂの不純物密度と同等である。上側埋込領域５１，５２，５３の不純物密度は、例えば、下側埋込領域４１ａ，４１ｂ、下側埋込領域４２ａ，４２ｂ、下側埋込領域４３ａ，４３ｂの不純物密度と同等であってもよく、下側埋込領域４１ａ，４１ｂ、下側埋込領域４２ａ，４２ｂ、下側埋込領域４３ａ，４３ｂの不純物密度より低くてもよい。例えば、下側埋込領域４１ａ，４１ｂ、下側埋込領域４２ａ，４２ｂ、下側埋込領域４３ａ，４３ｂの不純物密度は５×１０１７ｃｍ−３〜２×１０１９ｃｍ−３程度、上側埋込領域５１，５２，５３の不純物密度は３×１０１７ｃｍ−３〜１×１０１９ｃｍ−３程度であってもよい。
【００２６】
図２は、図１に示した下側埋込領域４１ａ，４１ｂの部分を深さ方向に切る不純物密度のプロファイルを示す。図２では電流拡散層３に対応するｎ型不純物のプロファイルは、深さ方向において１×１０１７ｃｍ−３程度の値に例示的に設定している。下側埋込領域４１ａ，４１ｂに対応するｐ型不純物のプロファイルは、５×１０１８ｃｍ−３程度の２つのガウス型分布のピークを有する。下側埋込領域４１ａ，４１ｂの間の電流拡散層３の位置において、ｐ型不純物の不純物密度はｎ型不純物の不純物密度よりも低くなる。即ち、２つのピークを有する不純物密度のプロファイルの下側埋込領域４１ａ，４１ｂが、結果的にその２つのピーク間に電流拡散層３を挟むプロファイルとなることによりｐ−ｎ−ｐ構造が形成されている。
【００２７】
図１の下側埋込領域４１ｂ，４２ｂ，４３ｂを水平に切るＡ−Ａ方向から見た平面レイアウトを図３に示し、図１の上側埋込領域５１，５２，５３を水平に切るＢ−Ｂ方向から見た平面レイアウトを図４に示す。図３及び図４のＡ−Ａ方向から見た断面図が図１に対応する。図３に示すように、下側埋込領域４１ｂ，４２ｂ，４３ｂ及びゲート底部保護領域４ａ，４ｂの平面パターンはそれぞれストライプ状をなし、互いに平行に延伸する。下側埋込領域４１ｂ，４２ｂ，４３ｂ及びゲート底部保護領域４ａ，４ｂの平面パターンの長手方向において所定の間隔で、下側埋込領域４１ｂ，４２ｂ，４３ｂ及びゲート底部保護領域４ａ，４ｂが長手方向に直交する方向（並列方向）に接続されている。
【００２８】
図４に示すように、上側埋込領域５１，５２，５３及びゲート電極１０ａ，１０ｂの平面パターンは、ストライプ状をなし、互いに平行に延伸する。図４では、ベースコンタクト領域７ａ〜７ｉの位置を一点鎖線（想像線）で模式的に示す。ベースコンタクト領域７ａ，７ｄ，７ｇは、上側埋込領域５１の上方に、所定の間隔で配置されている。ベースコンタクト領域７ｂ，７ｅ，７ｈは、上側埋込領域５２の上方に、ベースコンタクト領域７ａ，７ｄ，７ｇと同じ周期で配置されている。ベースコンタクト領域７ｃ，７ｆ，７ｉは、上側埋込領域５３の上方に、ベースコンタクト領域７ａ，７ｄ，７ｇ及びベースコンタクト領域７ａ，７ｄ，７ｇと同じ周期で配置されている。
【００２９】
図３及び図４のＢ−Ｂ方向から見た断面図が図５に対応する。図５に示すように、上層の下側埋込領域４１ｂ，４２ｂ，４３ｂとゲート底部保護領域４ａ，４ｂは接続されている。下層の下側埋込領域４１ａ，４２ａ，４３ａとゲート底部保護領域４ａ，４ｂは接続されず、下側埋込領域４１ａ，４２ａ，４３ａは電位的に浮遊（フローティング）状態となっている。図３及び図４のＣ−Ｃ方向から見た断面図が図６に対応する。図６に示すように、２つの不純物プロファイルのピークを有する下側埋込領域４１ａ，４１ｂのピーク間の隙間を介して電流拡散層３が接続されている。この２つの不純物プロファイルの隙間を電流が流れるため、ＪＦＥＴ抵抗を低減することができる。
【００３０】
図１に示すように、ゲート電極１０ａ，１０ｂ上には層間絶縁膜１１を介して第１主電極（ソース電極）１４が配置されている。層間絶縁膜１１としては、「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないノンドープのシリコン酸化膜（ＳｉＯ２膜）が採用可能である。しかし、層間絶縁膜１１としては、燐を添加したシリコン酸化膜（ＰＳＧ）、硼素を添加したシリコン酸化膜（ＢＳＧ）、硼素及び燐を添加したシリコン酸化膜（ＢＰＳＧ）、シリコン窒化物（Ｓｉ３Ｎ４）膜等でもよい。ソース電極１４は、ソース領域８ａ〜８ｄ及びベースコンタクト領域７ａ〜７ｃに電気的に接続されている。ソース電極１４は、紙面の奥に位置するゲート表面電極（図示省略）と分離して配置されている。ゲート表面電極は、ソース電極１４と同様の材料が使用可能である。
【００３１】
ソース電極１４の下には、下地金属となるソースコンタクト層１３及びバリアメタル層１２が配置されている。ソースコンタクト層１３は、ソース領域８ａ〜８ｄの端部及びベースコンタクト領域７ａ〜７ｃにそれぞれに金属学的に接するように配置されている。バリアメタル層１２は、ソース領域８ａ〜８ｄに金属学的に接し、ソース領域８ａ〜８ｄから層間絶縁膜１１の側面及び上面を覆うように延在している。ソース電極１４は、ソースコンタクト層１３及びバリアメタル層１２を覆うように配置されている。例えば、ソースコンタクト層１３がニッケルシリサイド（ＮｉＳｉｘ）膜、バリアメタル層１２が窒化チタン（ＴｉＮ）膜、ソース電極１４がアルミニウム（Ａｌ）膜で構成できる。
【００３２】
ドリフト層２の下面には、ドリフト層２に接するようにｎ＋型の第２主電極領域（ドレイン領域）１が配置されている。ドレイン領域１はＳｉＣからなる半導体基板（ＳｉＣ基板）で構成されている。ドレイン領域１の下面には、第２主電極（ドレイン電極）１５が配置されている。ドレイン電極１５としては、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属膜やニッケル（Ｎｉ）とチタン（Ｔｉ）を堆積させてＳｉＣと反応させた合金層を積層してもよい。
【００３３】
図１ではトレンチ２１ａ，２１ｂをそれぞれ含む２つの単位セル構造を要部断面の一部を示す図として示している。実際には、本発明の実施形態に係る絶縁ゲート型半導体装置は、この単位セル構造を、周期的に更に複数個配列してマルチチャネル構造をなすことにより大電流を流す電力用半導体装置（パワーデバイス）とすることが可能である。
【００３４】
本発明の実施形態に係る絶縁ゲート型半導体装置の動作時は、ドレイン電極１５に正電圧を印加し、ゲート電極１０ａ，１０ｂに閾値以上の正電圧を印加する。これにより、ベース領域６ａ〜６ｃのゲート電極１０ａ，１０ｂ側に反転層（チャネル）が形成されてオン状態となる。オン状態では、ドレイン電極１５からドレイン領域１、ドリフト層２、電流拡散層３、ベース領域６ａ〜６ｃの反転層及びソース領域８ａ〜８ｄを経由してソース電極１４へ電流が流れる。一方、ゲート電極１０ａ，１０ｂに印加される電圧が閾値未満の場合、ベース領域６ａ〜６ｃに反転層が形成されないため、オフ状態となり、ドレイン電極１５からソース電極１４へ電流が流れない。
【００３５】
本発明の実施形態に係る絶縁ゲート型半導体装置によれば、ベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）が深さ方向に電流拡散層３の一部を挟むように離間されている。そして、下側埋込領域４１ａ，４２ａ，４３ａが電位的に浮遊状態となるので、ゲート底部保護領域４ａ，４ｂよりも下側埋込領域４１ａ，４２ａ，４３ａに相対的にアバランシェ電流が流れ易くなる。このため、例えばベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）の幅Ｗ２が、ゲート底部保護領域４ａ，４ｂの幅Ｗ１よりも広い場合であっても、下側埋込領域４１ａ，４２ａ，４３ａにアバランシェ電流を流すことができる。
【００３６】
更に、ベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）の下面はゲート底部保護領域４ａ，４ｂの下面と同じ深さにある。このため、ベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）及びゲート底部保護領域４ａ，４ｂには均等に電界が印加され、ベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）に局所的に高電界が印加されることを防止することができる。したがって、活性領域の耐圧低下を防止でき、エッジ領域と活性領域の耐圧マージンを維持できる。このように、活性領域の耐圧を維持したままで、トレンチ２１ａ，２１ｂの底部のゲート絶縁膜９ａ，９ｂを保護することができる。
【００３７】
ここで、比較例に係る絶縁ゲート型半導体装置を説明する。比較例に係る絶縁ゲート型半導体装置は、図７及び図８に示すように、ベース底部埋込領域（４１，５１），（４２，５２），（４３，５３）が深さ方向において連続して設けられている点が、本発明の実施形態に係る絶縁ゲート型半導体装置と異なる。図７は、図３のＡ−Ａ方向から見た断面図に対応し、図８は、図３のＢ−Ｂ方向から見た断面図に対応する。
【００３８】
図７及び図８に示すように、ベース底部埋込領域（４１，５１）は、下側埋込領域４１と、下側埋込領域４１に接するように下側埋込領域４１の上面に設けられた上側埋込領域５１を備える。ベース底部埋込領域（４２，５２）は、下側埋込領域４２と、下側埋込領域４２に接するように下側埋込領域４２の上面に設けられた上側埋込領域５２を備える。ベース底部埋込領域（４３，５３）は、下側埋込領域４３と、下側埋込領域４３に接するように下側埋込領域４３の上面に設けられた下側埋込領域５３を備える。
【００３９】
図９は、図７に示した下側埋込領域４１の部分の深さ方向の不純物密度のプロファイルを示す。電流拡散層３に対応するｎ型不純物のプロファイルは、深さ方向において１×１０１７ｃｍ−３程度で一定である。下側埋込領域４１に対応するｐ型不純物のプロファイルは、深さ方向において５×１０１８ｃｍ−３程度で一定である。
【００４０】
比較例に係る絶縁ゲート型半導体装置では、ベース底部埋込領域（４１，５１），（４２，５２），（４３，５３）にアバランシェ電流が流れ易くするため、下側埋込領域４１ａ，４２ａ，４３ａの下面に接するように、高濃度のｎ＋型の部分電流拡散層３１，３２，３３を設けている。これに対して、実施形態に係る絶縁ゲート型半導体装置によれば、ベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）が深さ方向に電流拡散層３の一部を挟む不純物プロファイルで離間する。これにより、下側埋込領域４１ａ，４２ａ，４３ａにアバランシェ電流が相対的に流れ易くなるので、比較例に係る絶縁ゲート型半導体装置のように部分電流拡散層３１，３２，３３を設ける必要がなくなる。
【００４１】
次に、図１０Ａ〜図１２Ｃを参照して、実施形態に係る絶縁ゲート型半導体装置のシミュレーション結果を、第１の比較例に係る絶縁ゲート型半導体装置及び第２の比較例に係る絶縁ゲート型半導体装置と対比して説明する。図１０Ａ〜図１０Ｃは、実施形態に係る絶縁ゲート型半導体装置、第１の比較例に係る絶縁ゲート型半導体装置及び第２の比較例に係る絶縁ゲート型半導体装置の不純物密度の高さをハッチングで段階的に分けてそれぞれ示す。図１０Ａ〜図１０Ｃ中の破線は空乏層の伸びを示す。
【００４２】
実施形態に係る絶縁ゲート型半導体装置は、図１０Ａに示すように、ベース底部埋込領域（４２ａ，４２ｂ，５２）が深さ方向に電流拡散層３の一部を挟むように離間した構造である。第１の比較例に係る絶縁ゲート型半導体装置は、図１０Ｂに示すように、ベース底部埋込領域（４２，５２）が深さ方向に連続している点が、実施形態に係る絶縁ゲート型半導体装置と異なる。第２の比較例に係る絶縁ゲート型半導体装置は、図１０Ｃに示すように、第１の比較例に係る絶縁ゲート型半導体装置と同様に、ベース底部埋込領域（４２，５２）が深さ方向に連続している点が、実施形態に係る絶縁ゲート型半導体装置と異なる。更に、第２の比較例に係る絶縁ゲート型半導体装置は、ベース底部埋込領域（４２，５２）に対してゲート底部保護領域４ａの深さを浅くした点が、実施形態に係る絶縁ゲート型半導体装置と異なる。
【００４３】
図１１Ａ〜図１１Ｃは、実施形態に係る絶縁ゲート型半導体装置、第１の比較例に係る絶縁ゲート型半導体装置及び第２の比較例に係る絶縁ゲート型半導体装置に逆バイアスを印加した時の電界の強度をハッチングで段階的に分けてそれぞれ示す。図１１Ａに示した実施形態に係る絶縁ゲート型半導体装置では、ゲート底部保護領域４ａと下側埋込領域４２ａの両方に電界が均等に集中している。図１１Ｂに示した第１の比較例に係る絶縁ゲート型半導体装置でも、ゲート底部保護領域４ａと下側埋込領域４２の両方に電界が集中している。一方、図１１Ｃに示した第２の比較例に係る絶縁ゲート型半導体装置では、ゲート底部保護領域４ａよりも下側埋込領域４２が深いため、下側埋込領域４２に電界が局所的に集中している。
【００４４】
図１２Ａ〜図１２Ｃは、実施形態に係る絶縁ゲート型半導体装置、第１の比較例に係る絶縁ゲート型半導体装置及び第２の比較例に係る絶縁ゲート型半導体装置に逆バイアスを印加した時の電流の大きさをハッチングで段階的に分けてそれぞれ示す。図１２Ａに示した実施形態に係る絶縁ゲート型半導体装置では、ゲート底部保護領域４ａではアバランシェ電流は流れず、下側埋込領域４２ａのみでアバランシェ電流が流れている。図１２Ｂに示した第１の比較例に係る絶縁ゲート型半導体装置では、下側埋込領域４２のみならず、ゲート底部保護領域４ａでもアバランシェ電流が流れている。図１２Ｃに示した第２の比較例に係る絶縁ゲート型半導体装置では、ゲート底部保護領域４ａではアバランシェ電流は流れず、下側埋込領域４２側のみでアバランシェ電流が流れている。
【００４５】
次に、図１３〜図２６を参照しながら、実施形態に係る絶縁ゲート型半導体装置の製造方法を、トレンチゲート型ＭＩＳＦＥＴの場合を一例として、図１に示した絶縁ゲート型半導体装置の断面に着目して説明する。なお、以下に述べるトレンチゲート型ＭＩＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００４６】
まず、窒素（Ｎ）等のｎ型不純物が添加されたｎ＋型の半導体基板（ＳｉＣ基板）を用意する。このｎ＋型ＳｉＣ基板をドレイン領域１として、図１３に示すように、ドレイン領域１の上面に、ｎ−型のドリフト層２をエピタキシャル成長させる。次に、窒素（Ｎ）等のｎ型不純物イオンをドリフト層２の上面に多段イオン注入する。その後、熱処理を行うことにより注入されたｎ型不純物イオンを活性化させ、図１４に示すようにｎ型の第１電流拡散層３ａを形成する。なお、ｎ型の第１電流拡散層３ａはドリフト層２の上面にエピタキシャル成長してもよい。
【００４７】
次に、第１電流拡散層３ａの上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、下層の下側埋込領域４１ａ、下層の下側埋込領域４２ａ及び下層の下側埋込領域４３ａを形成する部分（図１、図５及び図６参照。）に、Ａｌ等のｐ型不純物イオンを第１の加速電圧でイオン注入する。この際、ゲート底部保護領域４ａ，４ｂに対応する部分にもｐ型不純物イオンをイオン注入される。
【００４８】
次に、イオン注入の加速電圧を第１の加速電圧よりも下げた第２の加速電圧で、上層の下側埋込領域４１ｂ、上層の下側埋込領域４２ｂ及び上層の下側埋込領域４３ｂを形成する部分にｐ型不純物イオンをイオン注入する。この際、ゲート底部保護領域４ａ，４ｂに対応する部分にもｐ型不純物イオンをイオン注入される。ＳｉＣ中のイオン注入の射影飛程の分布は、ほぼガウス分布となるので、第１の加速電圧でのイオン注入と第２の加速電圧でのイオン注入の２回のイオン注入により、図２に示すような２つの射影飛程のガウス分布が離間して形成される。
【００４９】
この第１及び第２の加速電圧での２回のイオン注入は、ゲート底部保護領域４ａ，４ｂの部分に関しては、通常実施される多段イオン注入の段数が間引かれた状態になっている。このため、２つのガウス分布を形成するためのイオン注入用マスクを除去した後、更にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、第１電流拡散層３ａの内部のゲート底部保護領域４ａ，４ｂを形成する部分に、先のイオン注入時に間引いた分を補完するように、ｐ型不純物イオンをイオン注入する。イオン注入用マスクを除去した後、熱処理を行うことにより注入されたｐ型不純物イオンを活性化させる。
【００５０】
ＳｉＣ中の不純物の拡散係数がＳｉに比べて小さいので、ｐ型不純物元素が第１のガウス分布で分布した下層の下側埋込領域４１ａ、下層の下側埋込領域４２ａ及び下層の下側埋込領域４３ａが、それぞれイオン注入の射影飛程でほぼ規定されて形成される。第１のガウス分布の上に、ｐ型不純物元素が第２のガウス分布で分布した上層の下側埋込領域４１ｂ、上層の下側埋込領域４２ｂ及び上層の下側埋込領域４３ｂが形成される。ガウス分布の標準偏差を考慮した上で、第１及び第２の加速電圧を調整することで、第１のガウス分布のピークと第２のガウス分布のピークとが分離できる。この結果、図１５に示すように、第１電流拡散層３ａを深さ方向に挟むように下側埋込領域４１ａ，４１ｂ、下側埋込領域４２ａ，４２ｂ及び下側埋込領域４３ａ，４３ｂが選択的に形成される。同時に、第１電流拡散層３ａの内部にｐ＋型のゲート底部保護領域４ａ，４ｂが選択的に形成される。
【００５１】
次に、図１６に示すように、第１電流拡散層３ａの上面に、第１電流拡散層３ａと同一不純物密度でｎ型の第２電流拡散層３ｂをエピタキシャル成長し、第１電流拡散層３ａ及び第２電流拡散層３ｂにより電流拡散層３を構成する。そして、電流拡散層３の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Ａｌ等のｐ型不純物イオンを多段イオン注入する。イオン注入用マスクを除去した後、熱処理を行うことにより注入されたｐ型不純物イオンを活性化させる。この結果、図１７に示すように、電流拡散層３の上部にｐ＋型の上側埋込領域５１，５２，５３が選択的に形成される。このようにして、深さ方向に電流拡散層３の一部を挟むようにベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）が形成される。
【００５２】
なお、第１電流拡散層３ａ及び第２電流拡散層３ｂを順次エピタキシャル成長し、第１電流拡散層３ａ及び第２電流拡散層３ｂにより電流拡散層３を構成する代わりに、電流拡散層３を１回でエピタキシャル成長してもよい。その後、電流拡散層３の内部のゲート底部保護領域４ａ，４ｂ及びベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）を形成する部分に同様に多段イオン注入を行う。その後の熱処理によりｐ型不純物イオンを活性化させて、ゲート底部保護領域４ａ，４ｂ及びベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）を形成してもよい。
【００５３】
次に、図１８に示すように、電流拡散層３の上面にｐ型のベース領域６をエピタキシャル成長させる。次に、ベース領域６の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Ｎ等のｎ型不純物イオンを多段イオン注入する。イオン注入用マスクを除去した後、フォトリソグラフィ技術を用いて、ベース領域６上に新たにフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Ａｌ等のｐ型不純物イオンを多段イオン注入する。イオン注入用マスクを除去した後、熱処理を行うことにより注入されたｎ型不純物イオン及びｐ型不純物イオンを活性化させる。この結果、図１９に示すように、ベース領域６の上部にｎ＋型のソース領域８及びｐ＋型のベースコンタクト領域７ａ〜７ｃが選択的に形成される。
【００５４】
なお、ゲート底部保護領域４ａ，４ｂ、ベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）、ソース領域８及びベースコンタクト領域７ａ〜７ｃを形成するためのイオン注入を行うたびに熱処理を行う場合を例示したが、必ずしもイオン注入を行うたびに熱処理を行わなくてもよい。例えば、ゲート底部保護領域４ａ，４ｂ、ベース底部埋込領域（４１ａ，４１ｂ，５１），（４２ａ，４２ｂ，５２），（４３ａ，４３ｂ，５３）、ソース領域８及びベースコンタクト領域７ａ〜７ｃを形成するためのイオン注入を行った後に、１回の熱処理で各イオン注入領域を一括して活性化してもよい。
【００５５】
次に、ソース領域８及びベースコンタクト領域７ａ〜７ｃの上面にフォトレジスト膜２０を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜２０をパターニングする。パターニングされたフォトレジスト膜２０をエッチング用マスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、図２０に示すようにトレンチ２１ａ，２１ｂを選択的に形成する。トレンチ２１ａ，２１ｂは、ソース領域８ａ〜８ｄ及びベース領域６ａ〜６ｃを貫通し、電流拡散層３の上部に達する。その後、フォトレジスト膜２０を除去する。
【００５６】
次に、図２１に示すように、熱酸化法又は化学気相成長（ＣＶＤ）法等により、トレンチ２１ａ，２１ｂの底面及び側面とソース領域８ａ〜８ｄ及びｐ＋型のベースコンタクト領域７ａ〜７ｃの上面に、ＳｉＯ２膜等のゲート絶縁膜９を形成する。次に、ＣＶＤ法等により、トレンチ２１ａ，２１ｂを埋めるように、燐（Ｐ）等の不純物を高不純物密度で添加したポリシリコン層（ドープドポリシリコン層）を堆積する。その後、フォトリソグラフィ技術及びドライエッチングによりポリシリコン層の一部を選択的に除去することにより、図２２に示すように、ポリシリコン層からなるゲート電極１０ａ，１０ｂのパターンを形成して絶縁ゲート型電極構造（９，１０ａ，１０ｂ）を形成する。
【００５７】
次に、ＣＶＤ法等により、ゲート電極１０ａ，１０ｂ及びゲート絶縁膜９からなる絶縁ゲート型電極構造（９，１０ａ，１０ｂ）の上面に層間絶縁膜１１を堆積する。そして、フォトリソグラフィ技術及びドライエッチングにより、図２３に示すように、層間絶縁膜１１及びゲート絶縁膜９の一部を選択的に除去する。この結果、層間絶縁膜１１及びゲート絶縁膜９にソースコンタクトホールが開孔される。図示を省略しているが、ソースコンタクトホールとは異なる箇所において、ゲート電極１０ａ，１０ｂに接続されたゲート表面電極の一部が露出するように、ゲートコンタクトホールも層間絶縁膜１１及びゲート絶縁膜９に開孔される。
【００５８】
次に、スパッタリング法又は蒸着法等により、層間絶縁膜１１、ソース領域８ａ〜８ｄ及びベースコンタクト領域７ａ〜７ｃ上にＮｉ膜等の金属層を堆積する。そして、フォトリソグラフィ技術とＲＩＥ等を用いて金属層をパターニングし、高速熱処理（ＲＴＡ）で例えば１０００℃で熱処理をすることでソースコンタクト層１３を形成する。次に、スパッタリング法等によりＴｉＮ膜等の金属層を堆積し、フォトリソグラフィ技術とＲＩＥ等を用いて金属層をパターニングしてバリアメタル層１２を形成する。この結果、図２４に示すように、ソースコンタクト層１３がベースコンタクト領域７ａ〜７ｃ及びソース領域８ａ〜８ｄの上面に形成され、バリアメタル層１２が層間絶縁膜１１を被覆するように形成される。
【００５９】
次に、スパッタリング法等により、バリアメタル層１２及びソースコンタクト層１３上にＡｌ膜等の金属層を堆積する。フォトリソグラフィ技術とＲＩＥ等を用いてＡｌ膜等の金属層をパターニングしてソース電極１４及びゲート表面電極（図示省略）のパターンを形成する。この結果、ソース電極１４とゲート表面電極のパターンは分離される。次に、化学的機械研磨（ＣＭＰ）等により、ＳｉＣ基板であるドレイン領域１の厚さを調整する。その後、図１に示すように、スパッタリング法又は蒸着法等により、ドレイン領域１の下面の全面にＡｕ等からなるドレイン電極１５を形成する。このようにして、実施形態に係る絶縁ゲート型半導体装置が完成する。
【００６０】
以上のとおり、ＳｉＣ中の不純物の拡散係数が小さいことから、イオン注入時の加速電圧を選定することにより、図２に示すようなガウス分布に依拠した複数のピークを有する不純物プロファイルが簡単に実現できる。実施形態に係る絶縁ゲート型半導体装置の製造方法によれば、図２に示すような不純物プロファイルを実現することにより、活性領域の耐圧を維持しつつ、トレンチ２１ａ，２１ｂの底部でアバランシェ電流が流れ難くすることができ、トレンチ２１ａ，２１ｂの底部のゲート絶縁膜９ａ，９ｂを保護することができる絶縁ゲート型半導体装置を容易に実現可能となる。
【００６１】
（変形例）
本発明の実施形態の変形例に係る絶縁ゲート型半導体装置は、図２５及び図２６に示すように、ベース底部埋込領域（４１ａ，４１ｂ，４１ｃ，５１），（４２ａ，４２ｂ，４２ｃ，５２），（４３ａ，４３ｂ，４３ｃ，５３）の構造が実施形態に係る絶縁ゲート型半導体装置と異なる。図２５は、図３のＡ−Ａ方向から見た断面図に対応し、図２６は、図３のＢ−Ｂ方向から見た断面図に対応する。
【００６２】
図２５及び図２６に示すように、ベース底部埋込領域（４１ａ，４１ｂ，４１ｃ，５１）は、３層の下側埋込領域４１ａ〜４１ｃと、下側埋込領域４１ａ〜４１ｃ上に配置された上側埋込領域５１を備える。ベース底部埋込領域（４２ａ，４２ｂ，４２ｃ，５２）は、３層の下側埋込領域４２ａ〜４２ｃと、下側埋込領域４２ａ〜４２ｃ上に配置された上側埋込領域５２を備える。ベース底部埋込領域（４３ａ，４３ｂ，５３）は、３層の下側埋込領域４３ａ〜４３ｃと、下側埋込領域４３ａ〜４３ｃ上に配置された上側埋込領域５３を備える。
【００６３】
下側埋込領域４１ａ〜４１ｃ、下側埋込領域４２ａ〜４２ｃ、下側埋込領域４３ａ〜４３ｃのそれぞれは、深さ方向に３層に分割されて離間している。最下層の下側埋込領域４１ａ，４２ａ，４３ａと中間層の下側埋込領域４１ｂ，４２ｂ，４３ｂの間、及び中間層の下側埋込領域４１ｂ，４２ｂ，４３ｂと最上層の下側埋込領域４１ｃ，４２ｃ，４３ｃの間で、電流拡散層３の一部を挟む。
【００６４】
図２７は、図２５に示した下側埋込領域４１ａ〜４１ｃの部分の深さ方向の不純物密度のプロファイルを示す。電流拡散層３に対応するｎ型不純物のプロファイルは、１×１０１７ｃｍ−３程度で一定である。下側埋込領域４１ａ〜４１ｃに対応するｐ型不純物のプロファイルは５×１０１８ｃｍ−３程度の３つのピークを有する。下側埋込領域４１ａ，４１ｂの間の電流拡散層３及び下側埋込領域４１ｂ，４１ｃの間の電流拡散層３の位置において、ｐ型不純物の不純物密度はｎ型不純物の不純物密度よりも低くなる。即ち、下側埋込領域４１ａ〜４１ｃが電流拡散層３を挟むことによりｐ−ｎ−ｐ−ｎ−ｐ構造が形成されている。
【００６５】
図２６に示すように、最上層の下側埋込領域４１ｃ，４２ｃ，４３ｃはゲート底部保護領域４ａ，４ｂに接続されている。最下層の下側埋込領域４１ａ，４２ａ，４３ａ及び中間層の下側埋込領域４１ｂ，４２ｂ，４３ｂは、ゲート底部保護領域４ａ，４ｂと離間し、電位的に浮遊状態となる。本発明の実施形態の変形例に係る絶縁ゲート型半導体装置の他の構成は、実施形態に係る絶縁ゲート型半導体装置と同様であるので、重複した説明を省略する。
【００６６】
本発明の実施形態の変形例に係る絶縁ゲート型半導体装置によれば、下側埋込領域４１ａ〜４１ｃ、下側埋込領域４２ａ〜４２ｃ、下側埋込領域４３ａ〜４３ｃが深さ方向に３層に分割されている場合でも、本発明の実施形態と同様に、下側埋込領域４１ａ〜４１ｃ、下側埋込領域４２ａ〜４２ｃ、下側埋込領域４３ａ〜４３ｃ側にアバランシェ電流を流れ易くなる。したがって、活性領域の耐圧を維持したままで、トレンチ２１ａ，２１ｂの底部を保護することができる。なお、本発明の実施形態の変形例では下側埋込領域４１ａ〜４１ｃ、下側埋込領域４２ａ〜４２ｃ、下側埋込領域４３ａ〜４３ｃが深さ方向に３層に分割された場合を例示したが、深さ方向に４層以上に分割されていてもよい。
【００６７】
本発明の実施形態の変形例に係る絶縁ゲート型半導体装置の製造方法は、下側埋込領域４１ａ〜４１ｃ、下側埋込領域４２ａ〜４２ｃ、下側埋込領域４３ａ〜４３ｃを形成するためのイオン注入の際に、下側埋込領域４１ａ〜４１ｃ、下側埋込領域４２ａ〜４２ｃ、下側埋込領域４３ａ〜４３ｃが離間するように多段イオン注入の段数を間引くようにする。その他の工程は、実施形態に係る絶縁ゲート型半導体装置の製造方法と同様であるので、重複した説明を省略する。
【００６８】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００６９】
例えば、本発明の実施形態においては、図１に示すように、下側埋込領域４１ａ，４１ｂ、下側埋込領域４２ａ，４２ｂ、下側埋込領域４３ａ，４３ｂが深さ方向に分割された構造を例示した。しかしながら、図２８に示すように、下側埋込領域４１，４２，４３は分割せずに、上側埋込領域５１ａ，５１ｂ、上側埋込領域５２ａ，５２ｂ、上側埋込領域５３ａ，５３ｂが深さ方向に電流拡散層３の一部を挟んで分割されていてもよい。図２８に示した絶縁ゲート型半導体装置を製造する際には、上側埋込領域５１ａ，５１ｂ、上側埋込領域５２ａ，５２ｂ、上側埋込領域５３ａ，５３ｂを形成する際の多段イオン注入の段数を間引いて行えばよい。
【００７０】
また、図２９に示すように、下側埋込領域４１，４２，４３及び上側埋込領域５１，５２，５３のいずれも分割せずに、下側埋込領域４１，４２，４３及び上側埋込領域５１，５２，５３が深さ方向に電流拡散層３の一部を挟んで離間していてもよい。図２９に示した絶縁ゲート型半導体装置を製造する際には、下側埋込領域４１，４２，４３を形成する際の多段イオン注入の加速電圧が小さい側の段数を間引いて行えばよい。或いは、上側埋込領域５１，５２，５３を形成する際の多段イオン注入の加速電圧が大きい側の段数を間引いて行えばよい。
【００７１】
また、本発明の実施形態においては、図１に示すように、電流拡散層３の下部に下側埋込領域４１ａ，４２ａ，４３ａ及びゲート底部保護領域４ａ，４ｂを設けた構造を例示した。しかしながら、図３０に示すように、下側埋込領域４１ａ，４２ａ，４３ａ及びゲート底部保護領域４ａ，４ｂの下面がドリフト層２と接せず、電流拡散層３の内部に位置していてもよい。
【００７２】
また、本発明の実施形態においては、トレンチ内に絶縁ゲート型電極構造を有するＭＩＳＦＥＴを例示したが、これに限定されず、トレンチ内に絶縁ゲート型電極構造を有するＩＧＢＴ等の種々の絶縁ゲート型電極構造を有する絶縁ゲート型半導体装置に適用可能である。トレンチゲート型ＩＧＢＴとしては、図１に示したＭＩＳＦＥＴのｎ＋型のソース領域８ａ〜８ｄをエミッタ領域とし、ｎ＋型のドレイン領域１の代わりにドリフト層２の下面側にｐ＋型のコレクタ領域を設けた構造とすればよい。
【００７３】
また、本発明の実施形態においては、ＳｉＣを用いた絶縁ゲート型半導体装置を例示した。しかし、ＳｉＣの他にも、Ｓｉよりも拡散係数の小さい窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等のシリコンよりも禁制帯幅が広い半導体（ワイドバンドギャップ半導体）材料を用いた絶縁ゲート型半導体装置にも適用可能である。
【符号の説明】
【００７４】
１…ドレイン領域
２…ドリフト層
３，３ａ，３ｂ…電流拡散層
４ａ，４ｂ…ゲート底部保護領域
６，６ａ，６ｂ，６ｃ…ベース領域
７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆ，７ｇ，７ｈ，７ｉ…ベースコンタクト領域
８，８ａ，８ｂ，８ｃ，８ｄ…ソース領域
９，９ａ，９ｂ…ゲート絶縁膜
１０ａ，１０ｂ…ゲート電極
１１…層間絶縁膜
１２…バリアメタル層
１３…ソースコンタクト層
１４…ソース電極
１５…ドレイン電極
２０…フォトレジスト膜
２１ａ，２１ｂ…トレンチ
３１，３２，３３…部分電流拡散層
４１，４１ａ，４１ｂ，４１ｃ，４２，４２ａ，４２ｂ，４２ｃ，４３，４３ａ，４３ｂ，４３ｃ…下側埋込領域
５１，５１ａ，５１ｂ，５２，５２ａ，５２ｂ，５３，５３ａ，５３ｂ…上側埋込領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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