(57)【要約】【課題】半導体装置の製造歩留りを向上させる。【解決手段】半導体装置の製造方法は、パッケージグランドプレーン１０Ｇに電気的に接続された、パッケージ端子ＰＴ（Ｇ１）〜ＰＴ（ＧＮ）およびＰＴ（Ｃ）を有する被検査体１を準備する。テスト基板端子ＢＴ（Ｇ１）〜ＢＴ（ＧＮ）およびＢＴ（Ｃ）を有するテスト基板２２を準備する。テスト基板端子ＢＴ（Ｇ１）〜ＢＴ（ＧＮ）に電気的に接続されたテスター端子ＴＴ１と、テスト基板端子ＢＴ（Ｃ）に電気的に接続されたテスター端子ＴＴ２と、を有するテストヘッド２３を準備する。パッケージ端子ＰＴ（Ｇ１）〜ＰＴ（ＧＮ）およびＰＴ（Ｃ）とテスト基板端子ＢＴ（Ｇ１）〜ＢＴ（ＧＮ）およびＢＴ（Ｃ）との間にそれぞれプローブピンＣＰを接触させ、テスター端子ＴＴ２から所望の電流を流し、テスト基板端子ＢＴ（Ｃ）とパッケージ端子ＰＴ（Ｃ）との間の抵抗値を測定する。【選択図】図９
2019086359.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）主面、裏面、および、前記主面と前記裏面との間に設けられた導体層からなるパッケージプレーンを有する配線基板と、前記パッケージプレーンに電気的に接続された複数のパッド電極を有し、前記配線基板の前記主面上に搭載された半導体チップと、前記配線基板の前記裏面上に搭載され、前記パッケージプレーンに電気的に接続された複数の第１パッケージ端子と、前記配線基板の前記裏面上に搭載され、前記パッケージプレーンに電気的に接続された第２パッケージ端子と、を有する被検査体を準備する工程、
（ｂ）複数の第１テスト基板端子と、前記複数の第１テスト基板端子から電気的に分離された第２テスト基板端子と、を有するテスト基板を準備する工程、
（ｃ）前記複数の第１テスト基板端子に電気的に接続された第１テスター端子と、前記第２テスト基板端子に電気的に接続された第２テスター端子と、を有するテストヘッドを準備する工程、
（ｄ）前記被検査体を前記テスト基板上に搭載し、前記複数の第１パッケージ端子と前記複数の第１テスト基板端子との間にそれぞれ複数の第１プローブピンを接触させ、前記第２パッケージ端子と前記第２テスト基板端子との間に第２プローブピンを接触させる工程、
（ｅ）前記第２テスター端子から、前記第２プローブピン、前記被検査体、前記複数の第１プローブピンを経由して、前記第１テスター端子に所望の電流を流し、前記第２テスト基板端子と前記第２パッケージ端子との間の抵抗値を測定する工程、
を備える、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記パッケージプレーンには、基準電位が印加される、半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記パッケージプレーンには、電源電位が印加される、半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記複数の第１パッケージ端子および前記第２パッケージ端子は、半田ボールからなる、半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記（ｅ）工程の後に、さらに、
（ｆ）前記被検査体の電気的試験をする工程、
を備え、
前記被検査体は、さらに、前記半導体チップに電気的に接続され、前記裏面に形成された第３パッケージ端子を有し、
前記テストヘッドは、さらに、前記第３パッケージ端子に電気的に接続された第３テスター端子を有し、
前記（ｆ）工程では、前記第１テスター端子および前記第２テスター端子を基準電位に接続し、前記第３テスター端子から前記被検査体に所望の電気信号を印加する、半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記（ｅ）工程と前記（ｆ）工程との間に、さらに、
（ｇ）前記抵抗値が基準値よりも高い場合、前記複数の第１プローブピンおよび前記第２プローブピンを清掃する工程、
を備える、半導体装置の製造方法。
【請求項７】
（ａ）主面、裏面、および、前記主面と前記裏面との間に設けられた導体層からなるパッケージプレーンを有する配線基板と、前記パッケージプレーンに電気的に接続された複数のパッド電極を有し、前記配線基板の前記主面上に搭載された半導体チップと、前記配線基板の前記裏面上に搭載され、前記パッケージプレーンに電気的に接続された複数の第１パッケージ端子と、前記配線基板の前記裏面上に搭載され、前記パッケージプレーンに電気的に接続された複数の第２パッケージ端子と、を有する被検査体を準備する工程、
（ｂ）複数の第１テスト基板端子と、前記複数の第１テスト基板端子から電気的に分離された複数の第２テスト基板端子と、を有するテスト基板を準備する工程、
（ｃ）前記複数の第１テスト基板端子に電気的に接続された第１テスター端子と、前記複数の第２テスト基板端子に電気的に接続された複数の第２テスター端子と、を有するテストヘッドを準備する工程、
（ｄ）前記被検査体を前記テスト基板上に搭載し、前記複数の第１パッケージ端子と前記複数の第１テスト基板端子との間にそれぞれ複数の第１プローブピンを接触させ、前記複数の第２パッケージ端子と前記複数の第２テスト基板端子との間にそれぞれ複数の第２プローブピンを接触させる工程、
（ｅ）前記複数の第２テスター端子から、前記複数の第２プローブピン、前記被検査体、前記複数の第１プローブピンを経由して、前記第１テスター端子に所望の電流を流し、前記複数の第２テスト基板端子と前記複数の第２パッケージ端子との間のそれぞれの抵抗値を測定する工程、
を備える、半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記複数の第２パッケージ端子の内の１つは、平面視において、前記半導体チップと重なる位置に配置されている、半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記複数の第２パッケージ端子の内の他の１つは、平面視において、前記半導体チップと重ならない位置に配置されている、半導体装置の製造方法。
【請求項１０】
（ａ）第１主面、第１裏面、および、前記第１主面と前記第１裏面との間に設けられた第１導体層からなるパッケージプレーンを有する配線基板と、前記パッケージプレーンに電気的に接続された複数のパッド電極を有し、前記配線基板の前記第１主面上に搭載された半導体チップと、前記配線基板の前記第１裏面上に搭載され、前記パッケージプレーンに電気的に接続された複数の第１パッケージ端子と、前記パッケージプレーンに電気的に接続された第２パッケージ端子と、を有する被検査体を準備する工程、
（ｂ）第２主面と、第２裏面と、前記第２主面と前記第２裏面との間に設けられた第２導体層からなるテスト基板プレーンと、前記第２主面上に設けられ、前記テスト基板プレーンに電気的に接続された複数の第１テスト基板端子と、前記第２主面上に設けられ、前記テスト基板プレーンから電気的に分離された第２テスト基板端子と、を有するテスト基板を準備する工程、
（ｃ）前記テスト基板プレーンに電気的に接続された第１テスター端子と、前記第２テスト基板端子に電気的に接続された第２テスター端子と、を有するテストヘッドを準備する工程、
（ｄ）前記被検査体を前記テスト基板の前記第２主面上に搭載し、前記複数の第１パッケージ端子と前記複数の第１テスト基板端子との間にそれぞれ複数の第１プローブピンを接触させ、前記第２パッケージ端子と前記第２テスト基板端子との間に第２プローブピンを接触させる工程、
（ｅ）前記第２テスター端子から、前記第２プローブピン、前記被検査体、前記複数の第１プローブピンを経由して、前記第１テスター端子に所望の電流を流し、前記第２テスト基板端子と前記第２パッケージ端子との間の抵抗値を測定する工程、
を備える、半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記パッケージプレーンおよび前記テスト基板プレーンには、基準電位が印加される、半導体装置の製造方法。
【請求項１２】
請求項１０に記載の半導体装置の製造方法において、
前記パッケージプレーンおよび前記テスト基板プレーンには、電源電位が印加される、半導体装置の製造方法。
【請求項１３】
請求項１０に記載の半導体装置の製造方法において、
前記複数の第１パッケージ端子および前記第２パッケージ端子は、半田ボールからなる、半導体装置の製造方法。
【請求項１４】
請求項１０に記載の半導体装置の製造方法において、
前記（ｅ）工程の後に、さらに、
（ｆ）前記被検査体の電気的試験をする工程、
を備え、
前記被検査体は、さらに、前記半導体チップに電気的に接続され、前記第１裏面に形成された第３パッケージ端子を有し、
前記テストヘッドは、さらに、前記第３パッケージ端子に電気的に接続された第３テスター端子を有し、
前記（ｆ）工程では、前記第１テスター端子および前記第２テスター端子を基準電位に接続し、前記第３テスター端子から前記被検査体に所望の電気信号を印加する、半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記（ｅ）工程と前記（ｆ）工程との間に、さらに、
（ｇ）前記抵抗値が基準とする抵抗値よりも高い場合、前記複数の第１プローブピンおよび前記第２プローブピンを清掃する工程、
を備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、電気的試験をともなう半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
特開２００７−１９２６３９号公報（特許文献１）および特開２０１３−２３４９２０号公報（特許文献２）には、半導体チップおよび半導体パッケージの電気測定において、テスターとの接触抵抗を検知することにより、正確な電気測定を可能にする技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１９２６３９号公報
【特許文献２】特開２０１３−２３４９２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明者は、半田ボールからなる多数のパッケージ端子（外部端子）を有する、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）と呼ばれる半導体装置の電気的試験について検討している。電気的試験工程では、被検査体である半導体装置を試験装置に固定して、半導体装置のパッケージ端子にテスト用の端子（以下、「プローブピン」と呼ぶ）を接触させることで試験装置が備える試験用回路と半導体装置とを電気的に接続して行う。プローブピンは、半導体装置の電気的試験に繰り返し使用されるため、プローブピンの先端に付着した半田材の影響で、プローブピンとパッケージ端子との間の接触抵抗が増大するという問題がある。このような接触抵抗の増大により、半導体装置の電気的試験において、正確な測定ができず、本来なら良品と判定されるべき製品が、不良品と判定される電気的試験工程のエラーが確認された。つまり、本願発明者は、半導体装置の製造歩留りが低下することを確認した。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態である半導体装置の製造方法は、導体層からなるパッケージプレーンを有する配線基板と、パッケージプレーンに電気的に接続された、複数の第１パッケージ端子および第２パッケージ端子と、を有する被検査体を準備する工程、複数の第１テスト基板端子と、複数の第１テスト基板端子から電気的に分離された第２テスト基板端子と、を有するテスト基板を準備する工程、複数の第１テスト基板端子に電気的に接続された第１テスター端子と、第２テスト基板端子に電気的に接続された第２テスター端子と、を有するテストヘッドを準備する工程、を備える。半導体装置の製造方法は、さらに、被検査体をテスト基板上に搭載し、複数の第１パッケージ端子と複数の第１テスト基板端子との間にそれぞれ複数の第１プローブピンを接触させ、第２パッケージ端子と第２テスト基板端子との間に第２プローブピンを接触させる工程、第２テスター端子から、第２プローブピン、被検査体、複数の第１プローブピンを経由して、第１テスター端子に所望の電流を流し、第２テスト基板端子と第２パッケージ端子との間の抵抗値を測定する工程、を備える。
【発明の効果】
【０００７】
上記一実施の形態によれば、半導体装置の製造歩留りを向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】本実施の形態の半導体装置の内部構造の概要を示す透視平面図である。
【図２】図１に示す半導体装置の裏面側を示す平面図である。
【図３】図１のＡ−Ａ線に沿う断面図である。
【図４】本実施の形態の半導体装置の製造工程フロー図である。
【図５】試験装置の構成を模式的に示す説明図である。
【図６】試験装置のソケット周辺を拡大して示す要部拡大断面図である。
【図７】図６に示すプローブピンとその周辺を拡大して示す拡大断面図である。
【図８】テスト基板の構成を概略的に示す断面図である。
【図９】図４のプローブピンの抵抗測定工程の説明図である。
【図１０】図９において抵抗測定するプローブピンに対応するパッケージ端子の位置を示す平面図である。
【図１１】図４の電気的試験工程の説明図である。
【図１２】変形例である複数箇所のプローブピンの抵抗測定工程の説明図である。
【図１３】図１２において抵抗測定するプローブピンに対応するパッケージ端子の位置を示す平面図である。
【発明を実施するための形態】
【０００９】
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００１０】
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
【００１１】
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００１２】
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００１３】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
【００１４】
（実施の形態）
＜半導体装置＞
まず、本実施の形態の半導体装置の構成について、図１〜図３を用いて説明する。図１は本実施の形態の半導体装置の内部構造の概要を示す透視平面図、図２は図１に示す半導体装置の裏面側を示す平面図、図３は図１のＡ−Ａ線に沿う断面図である。なお、図１は、透視平面図なので、図３に示す封止体６は図示を省略している。
【００１５】
半導体装置１は、配線基板１０の主面１０ａ上に搭載される半導体チップ２、半導体チップ２と配線基板１０を電気的に接続する複数のワイヤ（導電性部材）４、半導体チップ２および複数のワイヤ４を封止する封止体（樹脂体）６、および配線基板１０の裏面１０ｂ側に形成され、且つ、半導体チップ２と電気的に接続される複数のパッケージ端子（外部端子、半田ボール）ＰＴを有している。なお、パッケージ端子ＰＴは、半導体装置１と実装基板（マザーボード）とを電気的に接続するための外部端子であって、鉛フリー半田で構成される。鉛フリー半田は、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、錫−銅（Ｓｎ−Ｃｕ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）などである。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味する。半導体装置１は、ＢＧＡ型半導体装置で説明するが、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）型半導体装置でも良い。
【００１６】
図１〜図３に示すように、半導体チップ２の裏面２ｂを配線基板１０の主面１０ａと対向させて実装する、所謂フェイスアップ実装方式により半導体チップ２を基材である配線基板１０上に接着層８を介して搭載されている。フェイスアップ実装方式では、半導体チップ２と配線基板１０をワイヤボンディング方式により、電気的に接続する。配線基板１０の主面１０ａには、導体層からなる複数の配線１５ａが形成されており、配線１５ａは、絶縁膜（ソルダーレジスト）１１で覆われている。半導体チップ２は、絶縁膜１１上に接着層８を介して搭載されている。また、絶縁膜１１は、複数の開口を有し、開口から配線１５ａの一部であるボンディングリード（端子、ボンディングパッド）１３が露出している。そして、半導体チップ２の主面２ａ上に形成された複数のパッド電極（チップ端子）２ｃと、平面視において半導体チップ２の周囲に配置された複数のボンディングリード１３と、を複数のワイヤ４を介して電気的に接続している。また、配線基板１０の主面１０ａ上に封止体６を形成し、半導体チップ２および複数のワイヤ４を封止することで、ワイヤ４の変形を防止している。
【００１７】
図３に示すように、配線基板１０の主面１０ａの反対側に位置する裏面１０ｂには、複数のパッケージ端子ＰＴが形成されている。複数のパッケージ端子ＰＴは、配線基板１０の裏面１０ｂに形成された複数の配線１５ｂおよび配線基板１０の内部に形成されたビア導体層１６を介して表面１０ａ側に形成されたボンディングリード１３と電気的に接続されている。つまり、半導体チップ２の複数のパッド電極２ｃは、複数のパッケージ端子ＰＴと電気的に接続されている。なお、図２以降において、パッケージ端子ＰＴ（Ｇ）は、基準電位用の端子、パッケージ端子ＰＴ（Ｖ）は、電源電位用の端子、パッケージ端子ＰＴ（Ｓ）は、信号用の端子を表わす。
【００１８】
また、配線基板１０の内部（主面１０ａと裏面１０ｂの間）には、パッケージグランドプレーン（基準電位用パッケージプレーン、パッケージ共通グランド配線）１０Ｇおよびパッケージ電源プレーン（電源電位用パッケージプレーン、パッケージ共通電源配線）１０Ｖが設けられている。なお、両者を含む用語をパッケージプレーンとする。パッケージグランドプレーン１０Ｇには、基準電位が印加され、パッケージ電源プレーン１０Ｖには、電源電位が印加される。パッケージグランドプレーン１０Ｇおよびパッケージ電源プレーン１０Ｖは、それぞれ、板状の導体層であり、配線１５ａおよび１５ｂよりも幅広で低インピーダンスである。パッケージグランドプレーン１０Ｇおよびパッケージ電源プレーン１０Ｖは、それぞれ、ビア導体層１６との短絡を防止する為に、平面視において複数の開口を有している。図３では、半導体チップ２の左側のパッド電極２ｃは、基準電位（グランド電位）用である。つまり、左側のパッド電極２ｃは、順に、ワイヤ４、ボンディングリード１３、配線１５ａ、ビア導体層１６、配線１５ｂを介してパッケージ端子ＰＴ（Ｇ）に接続されており、ビア導体層１６は、配線基板１０の内部でパッケージグランドプレーン１０Ｇに接続されている。一方、半導体チップ２の右側のパッド電極２ｃは、信号用である。右側のパッド電極２ｃは、順に、ワイヤ４、ボンディングリード１３、配線１５ａ、ビア導体層１６、配線１５ｂを介してパッケージ端子ＰＴ（Ｓ）に接続されている。ここで、右側のパッド電極２ｃに電気的に接続されたビア導体層１６は、前述のパッケージグランドプレーン１０Ｇおよびパッケージ電源プレーン１０Ｖの開口内に配置されており、パッケージグランドプレーン１０Ｇおよびパッケージ電源プレーン１０Ｖから電気的に分離している。
【００１９】
また、図２に示すように、複数のパッケージ端子ＰＴは、配線基板１０の裏面１０ｂ側に行列状に配置されており、複数のパッケージ端子ＰＴには、基準電位用のパッケージ端子ＰＴ（Ｇ）、電源電位用のパッケージ端子ＰＴ（Ｖ）、および、信号用のパッケージ端子ＰＴ（Ｓ）が含まれる。なお、図２では、パッケージ端子ＰＴ数が１４４ピンの例を示しているが、基準電位用のパッケージ端子ＰＴ（Ｇ）数は、３５ピン、電源電位用のパッケージ端子ＰＴ（Ｖ）数は、２０ピン、信号用のパッケージ端子ＰＴ（Ｓ）数は、８９ピンである。ここで、信号用のパッケージ端子ＰＴ（Ｓ）は、基準電位用のパッケージ端子ＰＴおよび電源電位用のパッケージ端子ＰＴ以外としている。なお、パッケージ端子ＰＴ数は、一例であり、例えば、５００ピンまたはそれ以上であっても良い。例えば、５００ピンの場合、基準電位用のパッケージ端子ＰＴ（Ｇ）数は、１００ピン程度となる。
【００２０】
＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置１の製造方法を、図４〜図１１を用いて説明する。図４は、本実施の形態の半導体装置の製造工程フロー図、図５は、試験装置の構成を模式的に示す説明図、図６は、試験装置のソケット周辺を拡大して示す要部拡大断面図、図７は、図６に示すプローブピンとその周辺を拡大して示す拡大断面図である。さらに、図８は、テスト基板の構成を概略的に示す断面図、図９は、図４のプローブピンの抵抗測定工程の説明図、図１０は、図９において抵抗測定するプローブピンに対応するパッケージ端子の位置を示す平面図、図１１は、図４の電気的試験工程の説明図である。
【００２１】
図４に示すように、半導体装置１の製造方法は、被検査体準備工程、テスト基板準備工程（テストヘッドの準備工程を含む）、プローブピンの抵抗測定工程、判定工程、および、電気的試験工程を含む。そして、判定工程で判定が「ＹＥＳ」の場合には、電気的試験工程に進み、判定が「ＮＯ」の場合には、プローブピン清掃工程の後に再度、プローブピンの抵抗測定工程を実施し、再度判定工程に進む。
【００２２】
図４に示すように、図１〜図３を用いて説明した半導体装置１である被検査体を準備する。ここで、電気的試験工程を完了する前の半導体装置１を被検査体と呼ぶ。
【００２３】
さらに、図８に示すテスト基板２２を準備する。テスト基板２２は、例えば、ガラスエポキシ樹脂で構成された絶縁基板であり、主面（上面、表面）２２ａと、裏面（下面）２２ｂと、を有する。テスト基板２２は、主面２２ａ上に複数のテスト基板端子ＢＴを有し、裏面２２ｂ上に複数のテスト基板端子ＢＴｂを有する。主面２２ａ上のテスト基板端子ＢＴは、テスト基板２２の内部に形成されたビア導体層２２ｅを介して、裏面２２ｂ上のテスト基板端子ＢＴｂに接続されている。ここで、前述のパッケージ端子と同様に、テスト基板端子ＢＴ（Ｇ）およびＢＴｂ（Ｇ）は、基準電位用の端子、テスト基板端子ＢＴ（Ｖ）およびＢＴｂ（Ｖ）は、電源電位用の端子、テスト基板端子ＢＴ（Ｓ）およびＢＴｂ（Ｓ）は、信号用の端子を表わす。
【００２４】
前述の配線基板１０と同様に、テスト基板２２の内部（主面２２ａと裏面２２ｂの間）には、基板グランドプレーン（基準電位用テスト基板プレーン、テスト基板共通グランド配線）２２Ｇ、基板電源プレーン（電源電位用テスト基板プレーン、テスト基板共通電源配線）２２Ｖ、ならびに、基板信号線２２Ｓ１および２２Ｓ２が設けられている。基板グランドプレーン２２Ｇおよび基板電源プレーン２２Ｖは、それぞれ、板状の導体層であり、基板信号線２２Ｓ１および２２Ｓ２よりも幅広で低インピーダンスである。基板グランドプレーン２２Ｇおよび基板電源プレーン２２Ｖは、それぞれ、ビア導体層２２ｅとの短絡を防止する為に、平面視において複数の開口を有している。テスト基板端子ＢＴ（Ｇ）およびＢＴｂ（Ｇ）は、基板グランドプレーン２２Ｇに接続されたビア導体層２２ｅで電気的に接続されており、テスト基板端子ＢＴ（Ｖ）およびＢＴｂ（Ｖ）は、基板電源プレーン２２Ｖに接続されたビア導体層２２ｅで電気的に接続されている。また、信号用のテスト基板端子ＢＴ（Ｓ）およびＢＴｂ（Ｓ）は、基板信号線２２Ｓ１および２２Ｓ２ならびにビア導体層２２ｅを介して電気的に接続されている。信号用のテスト基板端子ＢＴ（Ｓ）およびＢＴｂ（Ｓ）を電気的に接続するビア導体層２２ｅは、基板グランドプレーン２２Ｇおよび基板電源プレーン２２Ｖから、電気的に分離されている。なお、テスト基板の準備工程は、後述するテストヘッドの準備工程も含んでいる。
【００２５】
次に、図４に示すプローブピンの抵抗測定工程を実施する。本実施の形態の半導体装置の製造方法は、被検査体の電気的試験の前に、プローブピンの抵抗測定工程を実施する点が特徴である。プローブピンの抵抗測定工程では、後述するプローブピンＣＰと被検査体１のパッケージ端子ＰＴとの接触抵抗を測定する。そして、この接触抵抗が基準値（Ｒ０）以下であれば、被検査体１の電気的試験を実施し、接触抵抗が基準値（Ｒ０）より大きい場合であれば、プローブピン清掃工程を実施した後に、再度プローブピンの抵抗測定工程および判定工程を実施する。次に、プローブピンの抵抗測定工程および電気的試験工程について説明する。
【００２６】
図５に示す試験装置（検査装置）２０を用いて、プローブピンの抵抗測定および半導体装置１に対して電気的試験を行う。試験装置（検査装置）２０は、半導体装置１を収容するソケット２１、ソケット２１を介して半導体装置１と電気的に接続されるテスト基板２２、およびテスト基板２２と電気的に接続されるテストヘッド２３を備える。テストヘッド２３には、半導体装置１との間で信号電流の入出力を行うテスト回路が形成され、テスト基板２２およびソケット２１を介して半導体装置１と電気的に接続される。また、本実施の形態では、テストヘッド２３の隣には制御部２４が配置され、制御部２４はテストヘッド２３と電気的に接続されている。制御部２４には、テスト工程を制御（例えば、テストヘッド２３と半導体装置１の相対位置制御、あるいは、複数の半導体装置１を連続的に試験するための制御）する制御回路が形成される。ただし、制御回路の形成場所は図５に示す態様には限定されず、例えば、変形例としてテストヘッド２３の内部に制御回路を形成することができる。
【００２７】
図６に示すようにテストヘッド２３は、テスト基板２２を搭載する基板搭載面である上面２３ａを有し、テスト基板２２は、テストヘッド２３の上面２３ａ上に固定されている。テスト基板２２を固定する固定手段は特に限定されないが、図６に示す例では、テストヘッド２３の上面２３ａ上に隔壁２５が配置され、テスト基板２２は隔壁２５上に例えばネジ止め固定されている。また、テスト基板２２は、テストヘッド２３の上面２３ａ上に配置された、複数のコネクタ端子（端子）２６を介してテストヘッド２３に形成された回路（前記したテスト回路）と電気的に接続されている。
【００２８】
また、テスト基板２２は、主面２２ａに配置されるソケット２１を搭載するソケット搭載領域２２ｃを有する配線基板である。主面２２ａおよび裏面２２ｂには、それぞれ複数の配線２２ｄ１および２２ｄ２からなる配線パターンが形成される。主面２２ａ側に形成された複数の配線２２ｄ１と裏面２２ｂ側に形成された複数の配線２２ｄ２とは、テスト基板２２の主面２２ａから裏面２２ｂまで貫通するビア導体層２２ｅを介してそれぞれ電気的に接続されている。また、テスト基板２２にはコンデンサやコイルなど、複数の電子部品２７が実装され、主面２２ａ側に搭載されたソケット２１と配線２２ｄ１を介して電気的に接続されている。図６に示す例では、複数の電子部品２７は裏面２２ｂに実装されている。また、テスト基板２２は、裏面２２ｂがテストヘッド２３の上面２３ａと対向するように、テストヘッド２３上に形成された隔壁２５によって囲まれる中空空間を介してテストヘッド２３上に固定されている。
【００２９】
また、半導体装置１を固定するソケット２１は、テスト基板２２の主面２２ａ上においてソケット搭載領域２２ｃに固定されている。ソケット２１の固定方法は特に限定されないが、本実施の形態では、例えばネジ止め固定されている。これにより、少なくとも測定対象となる半導体装置の品種変更に応じて、容易に着脱することができる。ソケット２１は樹脂などの絶縁物から成る本体部２１ａを備えている。本体部２１ａは、半導体装置１を固定する面である上面（半導体装置固定面）２１ａ１、および上面２１ａ１の反対側に位置する下面（テスト基板実装面）２１ａ２を備えている。またソケット２１は、本体部２１ａの上面２１ａ１側に配置され、半導体装置１を固定して保持する固定部（パッケージ固定部）２１ｂを備えている。固定部２１ｂの周縁領域は、固定部２１ｂの中央領域よりも突出した構造となっており、この突出部分の内側に半導体装置１の封止体６（図３参照）が収まるようにすることで、半導体装置１を所定の位置に配置することができる。つまり、固定部２１ｂの周縁領域に形成された突出部分は、半導体装置１の位置合わせをする位置決めガイドとして機能する。
【００３０】
また、ソケット２１は、半導体装置１の複数のパッケージ端子ＰＴと電気的に接続する複数のプローブピンＣＰを備えている。複数のプローブピンＣＰは、ソケット２１の本体部２１ａに形成された複数の収納孔２１ｃに挿入され、テスト基板２２上に形成された複数の端子（ポゴ座）２２ｆとそれぞれ電気的に接続されている。また、ソケット２１上には、パッケージ端子ＰＴをプローブピンＣＰに向かって押し付けるリード押さえ部材である押圧治具２８が配置される。本実施の形態の電気的試験工程では、この押圧治具２８から押圧力を複数のパッケージ端子ＰＴに印加して、複数のパッケージ端子ＰＴをプローブピンＣＰに向かって押し付けることで、複数のプローブピンＣＰと複数のパッケージ端子ＰＴとがそれぞれ接触し、電気的に接続することができる。
【００３１】
図７に示すように、プローブピンＣＰは、第１導電性針状体と、導電性のバネ部３７と、第２導電性針状体と、で構成されている。第１導電性針状体は、一体に構成された頭部３１、大径部３２および軸部３３を有し、第２導電性針状体は、一体に構成された軸部３４、大径部３５および脚部３６を有する。第１導電性針状体は、パッケージ端子ＰＴ側に位置し、その頭部３１の先端部３１ａがパッケージ端子ＰＴと接触している。第２導電性針状体は、テスト基板２２側に位置し、その脚部３６が端子２２ｆと接触している。第１導電性針状体と第２導電性針状体とは互いに分離しているが、両者は、軸部３３および３４に接続された、弾性体からなるコイル状のバネ部３７により連結されている。プローブピンＣＰは、ソケット２１に設けられた収納孔２１ｃ内に配置されている。プローブピンＣＰは、電気的特性（例えば、低抵抗）および耐久性を加味し、例えば、パラジウム合金で構成されている。ここで、パラジウム合金とは、パラジウム（Ｐｄ）、銀（Ａｇ）、銅（Ｃｕ）を含む合金であり、各元素の含有割合は、例えば重量割合で、４：３：３である。
【００３２】
次に、図９を用いて、図４のプローブピンの抵抗測定工程を説明する。パッケージ端子ＰＴ（Ｃ）とテスト基板端子ＢＴ（Ｃ）間を接続するプローブピンＣＰの抵抗値Ｒを測定する。測定対象となるプローブピンＣＰは、被検査体である半導体装置１のパッケージグランドプレーン１０Ｇに接続されたパッケージ端子ＰＴの内の１ピンであるパッケージ端子ＰＴ（Ｃ）である。後述の変形例で説明するが、複数のプローブピンＣＰを測定対象とすることも出来る。なお、プローブピンＣＰは、低抵抗な材料で構成されているため、プローブピンＣＰの抵抗値Ｒとは、プローブピンＣＰとパッケージ端子ＰＴ（Ｃ）との接触抵抗を意味する。
【００３３】
被検査体である半導体装置１は、配線基板１０と、その主面１０ａ上に搭載された半導体チップ２を有する。配線基板１０は、その主面１０ａ上に基準電位用のボンディングリード１３（Ｇ）および信号用のボンディングリード１３（Ｓ）を有し、基準電位用のボンディングリード１３（Ｇ）および信号用のボンディングリード１３（Ｓ）は、ワイヤ４を介して、半導体チップ２のパッド電極２ｃにそれぞれ接続されている。配線基板１０は、その内部に基準電位用のパッケージグランドプレーン１０Ｇを有し、基準電位用のボンディングリード１３（Ｇ）は、基準電位用のパッケージグランドプレーン１０Ｇに接続されている。
【００３４】
配線基板１０は、その裏面１０ｂに、パッケージ端子ＰＴ（Ｇ１）〜ＰＴ（ＧＮ）、ＰＴ（Ｃ）およびＰＴ（Ｓ）を有する。基準電位用のパッケージ端子ＰＴ（Ｇ１）〜ＰＴ（ＧＮ）は、パッケージグランドプレーン１０Ｇに接続されたＮ個のパッケージ端子を表わしている。パッケージ端子ＰＴ（Ｃ）は、抵抗測定の対象となるプローブピンＣＰに接続されるパッケージ端子を表わす。そして、パッケージ端子ＰＴ（Ｃ）もパッケージグランドプレーン１０Ｇに接続されている。また、前述のとおり、パッケージ端子ＰＴ（Ｓ）は、信号用の端子を表わし、信号用のボンディングリード１３（Ｓ）に接続されている。
【００３５】
テスト基板２２は、その主面２２ａに、テスト基板端子ＢＴ（Ｇ１）〜ＢＴ（ＧＮ）、ＢＴ（Ｃ）およびＢＴ（Ｓ）を有し、その裏面２２ｂにテスト基板端子ＢＴｂ１〜ＢＴｂ３を有する。さらに、テスト基板２２は、その内部に、基板グランドプレーン２２Ｇを有し、テスト基板端子ＢＴ（Ｇ１）〜ＢＴ（ＧＮ）およびテスト基板端子ＢＴｂ１は、基板グランドプレーン２２Ｇに接続されている。また、テスト基板端子ＢＴ（Ｃ）は、テスト基板端子ＢＴｂ２に接続され、テスト基板端子ＢＴ（Ｓ）は、テスト基板端子ＢＴｂ３に接続されている。
【００３６】
テストヘッド２３は、テスター端子ＴＴ１〜ＴＴ３を有し、テスター端子ＴＴ１は、テスト基板端子ＢＴｂ１に接続され、テスター端子ＴＴ２は、テスト基板端子ＢＴｂ２に接続され、テスター端子ＴＴ３は、テスト基板端子ＢＴｂ３に接続されている。
【００３７】
そして、被検査体である半導体装置１のパッケージ端子ＰＴ（Ｇ１）〜ＰＴ（ＧＮ）、ＰＴ（Ｃ）およびＰＴ（Ｓ）と、テスト基板端子ＢＴ（Ｇ１）〜ＢＴ（ＧＮ）、ＢＴ（Ｃ）およびＢＴ（Ｓ）との間は、それぞれ、プローブピンＣＰで接続されている。パッケージ端子ＰＴ（Ｇ１）〜ＰＴ（ＧＮ）とテスト基板端子ＢＴ（Ｇ１）〜ＢＴ（ＧＮ）との間を接続するプローブピンＣＰの抵抗を抵抗値Ｒ１とし、パッケージ端子ＰＴ（Ｃ）とテスト基板端子ＢＴ（Ｃ）との間を接続するプローブピンＣＰの抵抗を抵抗値Ｒと表している。ここで、抵抗値Ｒと抵抗値Ｒ１とは、ほぼ等しい。図９に示すように、テストヘッド２３のテスター端子ＴＴ１を基準電位に接続し、テスター端子ＴＴ２から、テスト基板２２、被検査体である半導体装置１、テスト基板２２、テスター端子ＴＴ１の順に電流Ｉを流し、テスター端子ＴＴ１およびＴＴ２間の電圧Ｖを検出すると、電圧Ｖは、次の（式１）で表せ、
Ｖ＝Ｉ×（Ｒ＋Ｒ１／Ｎ）・・・（式１）
プローブピンＣＰの抵抗値Ｒは、次の（式２）で表せる。
【００３８】
Ｒ＝Ｖ／Ｉ・・・（式２）
これは、次の（式３）の関係が成立するからである。
【００３９】
Ｒ＞＞Ｒ１／Ｎ・・・（式３）
ここで、本実施の形態では、（式３）のＮは、基準電位用のパッケージ端子ＰＴ（Ｇ）の総数（３５ピン）からパッケージ端子ＰＴ（Ｃ）の１ピンを差し引いた３４ピンとなる。
【００４０】
このように、図４のプローブピンの抵抗測定工程では、被検査体である半導体装置１のパッケージグランドプレーン１０Ｇと、基準電位に接続されたテスター端子ＴＴ１との間に並列接続された多数のプローブピンＣＰの抵抗値が、パッケージ端子ＰＴ（Ｃ）とテスト基板端子ＢＴ（Ｃ）との間を接続するプローブピンＣＰの抵抗値に比べ、無視できる程度に小さくなることを利用している。
【００４１】
なお、本実施の形態では、図１０に示すように、半導体装置１の中央部に位置するパッケージ端子ＰＴ（Ｃ）に接続されるプローブピンＣＰの接触抵抗を測定したが、接触抵抗を測定するパッケージ端子の位置は、特に限定されるものではない。
【００４２】
次に、図４の判定工程を実施し、抵抗値Ｒが、基準値（Ｒ０）以下である場合には、被検査体である半導体装置１の電気的試験工程を実施する。図１１に示すように、半導体装置１の信号用のパッケージ端子ＰＴ（Ｓ）は、プローブピンＣＰおよびテスト基板２２を介してテストヘッド２３のテスター端子ＴＴ３に接続されている。図１１では、１つの信号用のパッケージ端子ＰＴ（Ｓ）を示しているが、実際には、多数の信号用のパッケージ端子が存在しており、同様に、テスト基板２２を介してテストヘッド２３のテスター端子に接続されている。信号用のテスター端子ＴＴ３他から所望の信号を半導体装置１に入力し、半導体装置１の電気的試験を実施する。ここで、プローブピンＣＰの抵抗測定に用いたパッケージ端子ＰＴ（Ｃ）は、パッケージグランドプレーン１０Ｇに接続されているため、電気的試験工程では、テスター端子ＴＴ２から半導体装置１のパッケージ端子ＰＴ（Ｃ）に基準電位を印加することが肝要である。ここで、電気的試験とは、例えば、半導体装置１が設定された電気的特性を備えているか、または、正常動作するかどうかを試験するものである。なお、電気試験工程には、バーンインと呼ばれる加速試験も含まれる。
【００４３】
＜本実施の形態の主要な特徴と効果＞
本実施の形態の半導体装置の製造方法における主な特徴と効果を説明する。
【００４４】
電気的試験工程の前に、プローブピン抵抗測定工程を実施し、プローブピンＣＰとパッケージ端子ＰＴ（Ｃ）との接触抵抗が所望の値以下であることを確認した上で電気的試験工程を実施するため、電気的試験の精度を向上することができる。さらに、精度の低い電気的試験により、本来なら良品と判定されるべき製品を不良品と判定するエラーを防止でき、半導体装置１の製造歩留りを向上することができる。
【００４５】
プローブピン抵抗測定工程を、テスト基板２２の配線の設計改良（または、変更）で実施できるため、低コストでプローブピン抵抗測定（言い換えると、パッケージ端子ＰＴ（Ｃ）とプローブピンＣＰとの接触抵抗測定）が可能となる。図８および図９を用いて説明すると、パッケージ端子ＰＴ（Ｃ）は、パッケージグランドプレーン１０Ｇに接続されているため、比較例（図示せず）では、パッケージ端子ＰＴ（Ｃ）に対応するテスト基板端子ＢＴ（Ｃ）は、テスト基板２２の基板グランドプレーン２２Ｇに接続されている。しかしながら、本実施の形態では、パッケージ端子ＰＴ（Ｃ）に対応するテスト基板端子ＢＴ（Ｃ）は、テスト基板２２の基板グランドプレーン２２Ｇに接続に接続することなく、テスト基板端子ＢＴｂ２に接続している。例えば、図８に示す信号用のテスト基板端子ＢＴ（Ｓ）およびＢＴｂ（Ｓ）の接続構造と同様にすることができる。つまり、テスト基板端子ＢＴ（Ｃ）から、順に、ビア導体層２２ｅ、基板信号配線２２Ｓ１、ビア導体層２２ｅ、基板信号配線２２Ｓ２、ビア導体層２２ｅを介してテスト基板端子ＢＴｂ２に接続した構造とすることができる。
【００４６】
また、図１１に示すように、電気的試験工程では、テストヘッド２３のテスター端子ＴＴ２からパッケージ端子ＰＴ（Ｃ）に基準電位を供給するため、電気的試験の精度が低下するのを防止することができる。
【００４７】
なお、本実施の形態では、パッケージグランドプレーン１０Ｇに接続されたパッケージ端子ＰＴ（Ｃ）とプローブピンＣＰとの接触抵抗を測定したが、同様にして、パッケージ電源プレーン１０Ｖに接続されたパッケージ端子とプローブピンＣＰとの接触抵抗を測定しても良い。図３に示すように、半導体装置１の配線基板１０内に形成されたパッケージ電源プレーン１０Ｖも、パッケージグランドプレーン１０Ｇと同様に、板状の導体層で形成されており、配線１５ａおよび１５ｂよりも幅広で低インピーダンスであり、パッケージ電源プレーン１０Ｖには、電源電位用の多数のパッケージ端子ＰＴ（Ｖ）が接続されているからである。ただし、パッケージグランドプレーン１０Ｇを構成する板状の導体層の方が、その平面積が大であり、かつ、パッケージグランドプレーン１０Ｇに接続されたパッケージ端子数も多いため、本実施の形態で説明したように、パッケージグランドプレーン１０Ｇに接続されたパッケージ端子を用いて、プローブピンＣＰとの接触抵抗を測定するのが好適である。
【００４８】
＜変形例＞
変形例は、複数箇所においてプローブピンの抵抗測定を実施する例である。図１２は、変形例である複数箇所のプローブピンの抵抗測定工程の説明図、図１３は、図１２において抵抗測定するプローブピンに対応するパッケージ端子の位置を示す平面図である。なお、図１２および図１３において、上記実施の形態と共通する部分の説明は省略し、異なる部分について説明する。
【００４９】
図１２に示すように、被検査体である半導体装置１は、プローブピンの抵抗測定用のパッケージ端子ＰＴ（Ｃ１）およびＰＴ（Ｃ２）を有し、テスト基板２２は、テスト基板端子ＢＴ（Ｃ１）、ＢＴ（Ｃ２）およびＢＴｂ４を有し、テストヘッド２３は、テスター端子ＴＴ４を有する。そして、パッケージ端子ＰＴ（Ｃ１）とテスト基板端子ＢＴ（Ｃ１）とはプローブピンＣＰで接続され、パッケージ端子ＰＴ（Ｃ２）とテスト基板端子ＢＴ（Ｃ２）とはプローブピンＣＰで接続されている。上記実施の形態と同様に、テスター端子ＴＴ１に基準電位を供給し、テスター端子ＴＴ２およびＴＴ４から被検査体である半導体装置１に電流Ｉ１およびＩ２をそれぞれ供給する。そして、テスター端子ＴＴ１とＴＴ２との間の電圧Ｖ１およびテスター端子ＴＴ１とＴＴ４との間の電圧Ｖ２を測定することで、パッケージ端子ＰＴ（Ｃ１）およびＰＴ（Ｃ２）とテスト基板端子ＢＴ（Ｃ１）およびＢＴ（Ｃ２）とにそれぞれ接続されたプローブピンＣＰの抵抗値を測定する。なお、電流Ｉ１およびＩ２は、異なるタイミングで供給することも出来る。つまり、パッケージ端子ＰＴ（Ｃ１）とテスト基板端子ＢＴ（Ｃ１）とにそれぞれ接続されたプローブピンＣＰの抵抗値を測定した後に、パッケージ端子ＰＴ（Ｃ２）とテスト基板端子ＢＴ（Ｃ２）とにそれぞれ接続されたプローブピンＣＰの抵抗値を測定することも出来る。
【００５０】
図１２では、２箇所において、パッケージ端子ＰＴ（Ｃ１）およびＰＴ（Ｃ２）とプローブピンＣＰの接触抵抗を測定している。図１３に示すように、パッケージ端子ＰＴ（Ｃ１）は、半導体チップ２と重なる位置に存在し、パッケージ端子ＰＴ（Ｃ２）は、半導体チップ２の外側（半導体チップ２と重ならない位置）に存在している。つまり、平面視において、半導体装置１の中央部に位置するパッケージ端子ＰＴ（Ｃ１）と、周辺部（半導体チップ２の外側）に位置するパッケージ端子（Ｃ２）と、に対して、プローブピンＣＰとの接触抵抗を測定することが肝要である。なぜなら、プローブピンＣＰの清掃を多数回繰り返すと、例えば、周辺部のプローブピンＣＰに比べ、中央部のプローブピンＣＰの摩耗が激しく、中央部のプローブピンＣＰと周辺部のプローブピンＣＰとでは、それらの先端部３１ａの高さが異なってくるためである。因みに、電気的試験を所定回数実施するたびに、プローブピンＣＰの清掃を実施している。プローブピンＣＰの清掃は、例えば、プローブピンＣＰの先端部３１ａを、研磨砥粒の付着した研磨シートで機械的に研磨しているため、前述の先端部３１ａの高さバラツキが発生するものである。
【００５１】
また、半導体装置１は、線膨張係数の異なる部材で構成されているため、半導体装置１に反りが発生することが知られている。つまり、平面視において、中央部のパッケージ端子ＰＴ（Ｃ１）と周辺部のパッケージ端子ＰＴ（Ｃ２）とでは、高さが異なる場合がある。
【００５２】
このように、半導体装置１の中央部と周辺部とでは、パッケージ端子ＰＴ（Ｃ１）およびＰＴ（Ｃ２）とプローブピンＣＰとの接触抵抗が、プローブピンの先端に付着した半田材の影響以外の原因で、異なっている場合がある。従って、変形例のように、複数箇所においてプローブピンの抵抗測定を実施することが肝要である。
【００５３】
また、図１３に示すように、半導体チップ２の外側において、複数個所でプローブピンの抵抗測定を実施しても良い。例えば、半導体装置１の周辺部において、半導体装置１の４つの角部に対応する位置のパッケージ端子ＰＴ（２）〜ＰＴ（５）とプローブピンＣＰとの接触抵抗を測定するのが好適である。
【００５４】
以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００５５】
１  半導体装置（被検査体）
１ａ  主面（上面、表面）
１ｂ  裏面（下面）
２  半導体チップ
２ａ  主面（上面、表面）
２ｂ  裏面（下面）
２ｃ  パッド電極（チップ端子）
４  ワイヤ（導電性部材）
６  封止体（樹脂体）
８  接着層
１０  配線基板（パッケージ基板）
１０ａ  主面（上面、表面）
１０ｂ  裏面（下面）
１０Ｇ  パッケージグランドプレーン（基準電位用パッケージプレーン、パッケージ共通グランド配線）
１０Ｖ  パッケージ電源プレーン（電源電位用パッケージプレーン、パッケージ共通電源配線）
１１  絶縁膜（ソルダーレジスト）
１２  絶縁膜（ソルダーレジスト）
１３  ボンディングリード（端子、ボンディングパッド）
１４  ランド
１５ａ、１５ｂ  配線
１６  ビア導体層
２０  試験装置（検査装置）
２１  ソケット
２１ａ  本体部
２１ａ１  上面（半導体装置固定面）
２１ａ２  下面（テスト基板実装面）
２１ｂ  固定部（パッケージ固定部）
２１ｃ  収納孔
２２  テスト基板
２２ａ  主面（上面、表面）
２２ｂ  裏面（下面）
２２ｃ  ソケット搭載領域
２２ｄ１、２２ｄ２  配線
２２ｅ  ビア導体層
２２ｆ  端子（ポゴ座）
２２Ｇ  基板グランドプレーン（基準電位用テスト基板プレーン、テスト基板共通グランド配線）
２２Ｓ１、２２Ｓ２  基板信号線
２２Ｖ  基板電源プレーン（電源電位用テスト基板プレーン、テスト基板共通電源配線）
２３  テストヘッド
２３ａ  上面
２４  制御部
２５  隔壁
２６  コネクタ端子（端子）
２７  電子部品
２８  押圧治具
３１  頭部
３１ａ  先端部
３２、３５  大径部
３３、３４  軸部
３６  脚部
３７  バネ部
ＢＴ、ＢＴｂ  テスト基板端子
ＣＰ  プローブピン（端子、接触端子、テスト端子、ポゴピン）
ＰＴ、ＰＴ（Ｇ）、ＰＴ（Ｖ）、ＰＴ（Ｓ）  パッケージ端子（外部端子、半田ボール）
ＴＴ  テスター端子
【図１】
2019086359.tif 000003
【図２】
2019086359.tif 000004
【図３】
2019086359.tif 000005
【図４】
2019086359.tif 000006
【図５】
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【図６】
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【図７】
2019086359.tif 000009
【図８】
2019086359.tif 000010
【図９】
2019086359.tif 000011
【図１０】
2019086359.tif 000012
【図１１】
2019086359.tif 000013
【図１２】
2019086359.tif 000014
【図１３】
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