(57)【要約】      （修正有）【課題】ＭＯＳＦＥＴを用いたインバータ装置において、回路や動作を複雑にすることなく、ＭＯＳＦＥＴの内蔵ダイオードの通電を最小化し、小型で、高信頼なインバータ装置を実現するパワー半導体スイッチング素子の駆動回路を提供する。【解決手段】上アーム及び下アームのＭＯＳＦＥＴ１１同士が直列接続された半導体素子の駆動回路２１において、上アーム及び下アームのＭＯＳＦＥＴの内蔵ダイオードに流れる電流を検出する電流検出回路２２と、上アーム及び下アームのＭＯＳＦＥＴのゲートを制御する制御回路（論理回路２４と出力回路２５）とを備える。電流検出回路は、上アーム及び下アームのデッドタイム期間中のＭＯＳＦＥＴの内蔵ダイオードに流れる電流を検出する。制御回路は、電流に基づいてＭＯＳＦＥＴのゲート駆動電圧に印加する電圧を制限する期間である制限期間を設ける。【選択図】図２
2019041514.tif 000002
【特許請求の範囲】
【請求項１】
上アーム及び下アームのＭＯＳＦＥＴ同士が直列接続された半導体素子を駆動する半導体素子の駆動回路において、
前記上アーム及び下アームの前記ＭＯＳＦＥＴの内蔵ダイオードに流れる電流を検出する電流検出回路と、
前記上アーム及び前記下アームの前記ＭＯＳＦＥＴのゲートを制御する制御回路と
を備え、
前記電流検出回路は、
前記上アーム及び前記下アームのデッドタイム期間中の前記ＭＯＳＦＥＴの前記内蔵ダイオードに流れる前記電流を検出し、
前記制御回路は、
前記電流に基づいて前記ＭＯＳＦＥＴのゲート駆動電圧に印加する電圧を制限する期間である制限期間を設ける
ことを特徴とする半導体素子の駆動回路。
【請求項２】
それぞれの前記ＭＯＳＦＥＴにダイオードが並列接続される
ことを特徴とする請求項１に記載の半導体素子の駆動回路。
【請求項３】
前記制限期間は、前記ＭＯＳＦＥＴのゲート電圧のオフ時から、前記ＭＯＳＦＥＴの前記内蔵ダイオードに流れる前記電流が減少し始めるまでとする
ことを特徴とする請求項１に記載の半導体素子の駆動回路。
【請求項４】
前記制限期間は、前記ＭＯＳＦＥＴの前記内蔵ダイオードに前記電流が流れ始める時間から、前記ＭＯＳＦＥＴのゲート電圧のオン時までとする
ことを特徴とする請求項１に記載の半導体素子の駆動回路。
【請求項５】
前記ＭＯＳＦＥＴは、ＳｉＣ製である
ことを特徴とする請求項１に記載の半導体素子の駆動回路。
【請求項６】
前記電流検出回路は、前記ＭＯＳＦＥＴに直列に接続されたソースインダクタンスの電圧を検出することで前記内蔵ダイオードに流れる前記電流を検出する
ことを特徴とする請求項１に記載の半導体素子の駆動回路。
【請求項７】
前記電流検出回路は、前記ＭＯＳＦＥＴに直列に接続されたシャント抵抗の電圧降下を検出することで前記内蔵ダイオードに流れる前記電流を検出する
ことを特徴とする請求項１に記載の半導体素子の駆動回路。
【請求項８】
前記電流検出回路は、前記ＭＯＳＦＥＴに直列に接続されたカレントトランスを用いることで前記内蔵ダイオードに流れる前記電流を検出する
ことを特徴とする請求項１に記載の半導体素子の駆動回路。
【請求項９】
前記電流検出回路の電源及び前記制御回路の電源が同一である
ことを特徴とする請求項１に記載の半導体素子の駆動回路。
【請求項１０】
前記上アーム及び前記下アームのデッドタイム期間中の前記ＭＯＳＦＥＴのゲート駆動を制限する電圧値は、前記ＭＯＳＦＥＴのゲートしきい値電圧以上、かつ、定格電流程度の値で電流飽和が生じるゲート電圧値以下に設定する
ことを特徴とする請求項１に記載の半導体素子の駆動回路。
【請求項１１】
前記電流検出回路は、前記上アーム及び前記下アームのデッドタイム期間中の前記ＭＯＳＦＥＴの前記内蔵ダイオードに流れる前記電流を検出し、前記ＭＯＳＦＥＴの前記内蔵ダイオードに流れている前記電流が定格電流の10％以上の場合を前記制限期間とする
ことを特徴とする請求項１に記載の半導体素子の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の駆動回路に関し、例えば、ＭＯＳＦＥＴなどのパワー半導体素子のゲートを駆動する駆動回路に適用して好適なものである。
【背景技術】
【０００２】
インバータ装置などの電力変換装置において、従来は、シリコン（Ｓｉ）素子である、ＩＧＢＴ（Insulated Gate Bipolar Transistor）とＰＮダイオードの逆並列接続されたペアが上下アームに配置された半導体装置が用いられる。
【０００３】
上下アームそれぞれのＩＧＢＴを、各ＩＧＢＴのゲート端子に接続されている駆動装置によって交互にスイッチングさせることで、インバータ装置の出力として交流電力を生成する。この時、各素子において導通損失およびスイッチング損失が発生し、これがインバータ装置の電力変換損失となる。現在のＳｉデバイスの損失は、Ｓｉの物性値から決まる理論値にほぼ達しており、さらなる低減は困難である。
【０００４】
一方、ＳｉＣ、ＧａＮ、ダイヤモンド、Ｇａ２Ｏ３といったワイドバンドギャップ半導体は、シリコンと比べてバンドギャップが大きく、絶縁破壊電界は１桁程度大きいという特徴を持つため、次世代パワーデバイスとして注目されている。特に、ＳｉＣ製のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、数百Ｖから数ｋＶの幅広い耐圧範囲にて、従来のシリコン素子より大幅な低オン抵抗化が見込まれる。また、ＩＧＢＴと異なり、ＭＯＳＦＥＴはユニポーラ素子であるため、高速なスイッチングが可能である。従って、ＳｉＣ−ＭＯＳＦＥＴを用いたインバータ装置では、大幅な損失低減が見込まれる。  
【０００５】
さらに、ＭＯＳＦＥＴは、その素子内部にボディダイオード（内蔵ダイオード）を有する。これは、ソース電極に電気的に接続している素子内のＰ型ボディ領域と、ドレイン電極に電気的に接続している素子内のＮ型ドリフト領域が、ＰＮダイオード（ＰＮＤ）として機能するものであり、ＭＯＳＦＥＴがオン時に導通するチャネルと逆並列接続されていると見なすことができる。すなわち、ＭＯＳＦＥＴを用いてインバータ装置を構成する場合、ＩＧＢＴと異なり逆並列ダイオード素子を必要としない。
【０００６】
つまり、ＭＯＳＦＥＴ素子のみでインバータ装置を構成することが可能となる。これは、インバータ装置の小型化や低コスト化に大きく寄与することになる。また、ＭＯＳＦＥＴは、ＩＧＢＴと異なり、ゲートがオンのとき、ドレイン―ソース間の双方向に導通が可能という特徴も有している。
【０００７】
従って、上下アームのどちらかが還流しているときに、そのアームのＭＯＳＦＥＴをオンする同期整流動作を行えば、内蔵ダイオードに加えて、並列であるＭＯＳＦＥＴの低抵抗なチャネル導通も電流経路として活用でき、より損失低減が可能となる。また、ＳｉＣ−ＭＯＳＦＥＴの内蔵ダイオードは、通電すると、電子−正孔の再結合により積層欠陥が成長しオン電圧の劣化等が生じる通電劣化現象が起こり得ることが知られており、同期整流動作は、内蔵ダイオードの正孔電流を減少させ、通電劣化の抑制にもつながることになる。
【０００８】
一般的なインバータ動作では、上下アームが同時にオンとなり貫通電流が流れることを防ぐため、デッドタイムが設けられる。デッドタイムとは、上下アームの一方がオンからオフになる時間から、他方がオンになるまでの期間である。デッドタイム期間中は、内蔵ダイオードによる通電となるので、電流通電により素子の劣化が生じる可能性があるという問題がある。
【０００９】
この問題を解決するために例えば特許文献１には、ワイドバンドギャップ半導体素子のＭＯＳＦＥＴを上下アームに備えたインバータ装置において、同期整流を行う側のアームのターンオンの前のデッドタイムを、同期整流でない時のデッドタイムより短くし、ターンオフ後のデッドタイムを、同期整流でない時のデッドタイムより長くするように、同期整流時のデッドタイムを可変とする、効率に優れた電力変換装置に関する発明が開示されている。
【００１０】
また特許文献２には、ワイドバンドギャップ半導体素子のＭＯＳＦＥＴのゲート電圧を検出するゲート電圧検出部と、駆動回路を制御する制御部とを備える発明が開示されている。特許文献２の発明において制御部は、第一のワイドバンドギャップ半導体素子のＭＯＳＦＥＴをオンからオフに制御し、ゲート電圧検出部で検出した第一のワイドバンドギャップ半導体素子のＭＯＳＦＥＴのゲート電圧が所定電圧以下になれば、第二のワイドバンドギャップ半導体素子のＭＯＳＦＥＴをオフからオンに制御することで、内蔵ダイオードに流れる電流を最少にし、内蔵ダイオードの信頼性を確保している。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】国際公開ＷＯ２０１６／０３０９９８号公報
【特許文献２】国際公開ＷＯ２０１５／１８６２２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献１に開示された発明においては、同期整流を行なわない側のワイドバンドギャップ半導体素子のＭＯＳＦＥＴの遮断時間が不明であるため、同期整流を行う側のアームのターンオンの前のデッドタイムを短くし過ぎると、上下アーム短絡を発生する可能性があるという問題がある。
【００１３】
また特許文献２に開示された発明においては、同期整流を行なわない側のワイドバンドギャップ半導体素子のＭＯＳＦＥＴのゲート電圧を検出し、同期整流を行う側のワイドバンドギャップ半導体素子のＭＯＳＦＥＴのゲート電圧を制御する方式が記載されているが、対アームのゲート電圧を検出して、自アームのゲート電圧を制御するため、上下アーム間の信号の通信が必要となり、駆動回路が複雑化かつ、高コストな駆動回路になるという問題がある。
【００１４】
本発明は以上の点を考慮してなされたもので、ＭＯＳＦＥＴを用いたインバータ装置において、回路や動作を複雑にすることなく、ＭＯＳＦＥＴの内蔵ダイオードの通電を最小化する、小型で高信頼なインバータ装置を実現し得るパワー半導体スイッチング素子の駆動回路を提案しようとするものである。
【課題を解決するための手段】
【００１５】
かかる課題を解決するため本発明においては、上アーム及び下アームのＭＯＳＦＥＴ同士が直列接続された半導体素子を駆動する半導体素子の駆動回路において、上アーム及び下アームのＭＯＳＦＥＴの内蔵ダイオードに流れる電流を検出する電流検出回路と、上アーム及び下アームのＭＯＳＦＥＴのゲートを制御する制御回路とを備え、電流検出回路は、上アーム及び下アームのデッドタイム期間中のＭＯＳＦＥＴの内蔵ダイオードに流れる電流を検出し、制御回路は、電流に基づいてＭＯＳＦＥＴのゲート駆動電圧に印加する電圧を制限する期間である制限期間を設けるようにした。
【発明の効果】
【００１６】
本発明によれば、ＭＯＳＦＥＴを用いたインバータ装置において、回路や動作を複雑にすることなく、ＭＯＳＦＥＴの内蔵ダイオードの通電を最小化し、小型で高信頼なインバータ装置を実現し得るパワー半導体スイッチング素子の駆動回路を実現できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施の形態によるＰＷＭ波形及びゲート電圧出力波形の関係を示す図である。
【図２】本発明の第１の実施の形態による電力変換装置及び駆動回路の概要図である。
【図３】本発明の第１の実施の形態による出力回路の回路図である。
【図４】本発明の第１の実施の形態による駆動回路の出力及びゲート電圧の入力の関係を示す図である。
【図５】従来のＰＷＭ波形及びゲート電圧出力波形の関係を示す図である。
【図６】本発明の第１の実施の形態による論理回路の回路図である。
【図７】本発明の第１の実施の形態による論理回路の回路図である。
【図８】本発明の第２の実施の形態によるＰＷＭ波形及びゲート電圧出力波形の関係を示す図である。
【図９】本発明の第３の実施の形態による電力変換装置及び駆動回路の概要図である。
【図１０】本発明の第４の実施の形態による電力変換装置及び駆動回路の概要図である。
【図１１】本発明の第１の実施の形態によるＭＯＳＦＥＴのドレイン電流−ドレイン電圧の関係を示す特性図である。
【図１２】本発明の第５の実施の形態による電力変換装置及び駆動回路の概要図である。
【発明を実施するための形態】
【００１８】
以下図面について、本発明の一実施の形態を詳述する。但し、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。本発明の思想ないし趣旨から逸脱しない範囲で、その具体的構成を変更し得ることは当業者であれば容易に理解される。
【００１９】
以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、重複する説明は省略することがある。
【００２０】
（１）第１の実施の形態
図２に、本発明の第１の実施の形態による電力変換装置及びゲートドライバ（以下、これを駆動回路と呼ぶ）２１のブロック図を示す。図２の電力変換装置は、交流電動機（以下、これをモータと呼ぶ）１２に電力を供給するためのインバータ装置を示している。インバータ装置は、平滑用コンデンサ１５を備えており、直流電源１４から電力を供給される。インバータ装置は、スイッチング素子としてＳｉＣ製のＭＯＳＦＥＴ１１を用いている。駆動回路２１はＰＷＭ信号部２３からＰＷＭ波を入力信号として受信する。
【００２１】
あるいは、インバータ装置にスイッチング素子としてＧａＮ、ダイヤモンド、Ｇａ２Ｏ３といったワイドバンドギャップ半導体のＭＯＳＦＥＴ１１を用いてもよい。また、インバータ装置においては、上アーム及び下アームのそれぞれのＭＯＳＦＥＴ１１の内蔵ダイオードに流れる電流を検出する手段として、ＭＯＳＦＥＴ１１に直列に接続したコイルであるソースインダクタンス３１を用いる。このソースインダクタンス３１はＭＯＳＦＥＴ１１に直列に接続されている。このため、このソースインダクタンス３１にはＭＯＳＦＥＴ１１のソースの誘導起電力が現れる。なお上アーム及び下アームは直列に接続されており、上アーム及び下アームのＭＯＳＦＥＴ１１同士が直列接続される。
【００２２】
図５には従来のゲート電圧波形を示している。まず初めに、図５の従来のゲート電圧波形について説明する。図５では、上下のＰＷＭ信号入力時の５つの状態を示している。最初の（１）の状態（上アーム：オン、下アーム：オフ）では、モータ１２から電流がインバータ装置に流れ込む場合を示しており、上アームのＭＯＳＦＥＴ１１がオンしている状態で、ＭＯＳＦＥＴ１１が同期整流動作をしている。
【００２３】
次の（２）の状態（上アーム：オフ、下アーム：オフ）では、上アームのＭＯＳＦＥＴ１１にオフ信号が入力され、デッドタイム（上アームと下アームがオフの状態）期間になる。図５で示す従来の制御方式の場合、同期整流動作が終了後、デッドタイム期間中は、上アームのＭＯＳＦＥＴ１１の内蔵ダイオードに通電するので、電流通電により素子の劣化が生じる可能性がある。
【００２４】
次の（３）の状態（上アーム：オフ、下アーム：オン）では、下アームのＭＯＳＦＥＴ１１がオンすることで、上アームのＭＯＳＦＥＴ１１の内蔵ダイオードの通電は終了する。さらに、（４）の状態（上アーム：オフ、下アーム：オフ）へ移行すると、デッドタイム期間に移行し、上アームのＭＯＳＦＥＴ１１の内蔵ダイオードに通電するので、電流通電により素子の劣化が生じる可能性がある。
【００２５】
その後、（１）の状態（（上アーム：オン、下アーム：オフ）に戻る。すなわち、（２）及び（４）の状態では、上アームのＭＯＳＦＥＴ１１の内蔵ダイオードに通電し、電流通電により素子の劣化が生じる可能性があるので、デッドタイム期間中に、上アームのＭＯＳＦＥＴ１１の内蔵ダイオードに通電される期間を極力短く、あるいは電流を極力小さくしたい。
【００２６】
これに対して図１に本実施の形態のＰＷＭ波形及びゲート電圧波形を示す。図５と同じく、上下のＰＷＭ信号入力時の５つの状態を示している。最初の（１）の状態（上アーム：オン、下アーム：オフ）では、モータ１２から電流がインバータ装置に流れ込む場合を示しており、上アームのＭＯＳＦＥＴ１１がオンしている状態で、ＭＯＳＦＥＴ１１が同期整流動作をしている。次の（２）の状態（上アーム：オフ、下アーム：オフ）では、上アームのＭＯＳＦＥＴ１１にオフ信号が入力され、デッドタイム（上アームと下アームがオフの状態）期間になる。
【００２７】
図１で示す本実施の形態の制御方式の場合、同期整流動作が終了後、デッドタイム期間中は、上アームのＭＯＳＦＥＴ１１のゲート電圧に印加する電圧を制限し（ゲート電圧を制限電圧とし）、上アームのＭＯＳＦＥＴ１１の内蔵ダイオードだけでなく、上アームのＭＯＳＦＥＴ１１のチャネルを通して通電する。この動作により、デッドタイム期間中に、上アームのＭＯＳＦＥＴ１１の内蔵ダイオードに通電される電流を小さくすることができる。
【００２８】
また、（３）の状態（上アーム：オフ、下アーム：オン）では、下アームのＭＯＳＦＥＴ１１がオンすることで、上アームのＭＯＳＦＥＴ１１の内蔵ダイオードへの通電は終了する。さらに、（４）の状態（上アーム：オフ、下アーム：オフ）へ移行すると、デッドタイム期間に移行する。
【００２９】
このデッドタイム期間中も、上アームのＭＯＳＦＥＴ１１のゲート電圧を制限電圧とし、上アームのＭＯＳＦＥＴ１１の内蔵ダイオードだけでなく、上アームのＭＯＳＦＥＴ１１のチャネルを通して通電する。この動作により、デッドタイム期間中に、上アームのＭＯＳＦＥＴ１１の内蔵ダイオードに通電する電流を小さくすることができる。
【００３０】
次に、本発明の第１の実施の形態による駆動回路２１について説明する。図２においては駆動回路２１を１相分のみ記載しているが、実際上は駆動回路２１は３相分存在する。駆動回路２１は、ＭＯＳＦＥＴ１１の内蔵ダイオードに流れる電流を検出するために、ソースインダクタンス３１の電圧を検出する電流検出回路２２を有している。また論理回路２４は、ＰＷＭ信号部２３からの上下アームのＰＷＭ信号と電流検出回路２２からの信号を受け、オン状態の電圧、オフ状態の電圧及び制限電圧の３つの状態の電圧を決める。そして出力回路２５は、論理回路２４が決定した電圧に従ってインバータに電圧を印加する。なお論理回路２４及び出力回路２５を合わせて制御回路とする。
【００３１】
また駆動回路２１中の、電流検出回路２２、論理回路２４及び出力回路２５は、同一電源を用いている。このように同一電源を用いることによって、駆動回路２１の電源回路を簡素化することができる。
【００３２】
図３に、本発明の第１の実施の形態による出力回路２５の回路図を示す。また出力回路２５のゲート電圧Ｖgc1，Ｖgm1の入力方法を図４に示す。出力回路２５は、電圧Ｅ１，Ｅ２が印加された電源及び抵抗Ｒｇ＋，Ｒｇ−の抵抗器を備える。そして出力回路２５は、オン状態では＋Ｅ１の電圧を、オフ状態では−Ｅ２の電圧を出力する。また出力回路２５は、Ｖgm1がオンにされる（Ｈｉにされる）ことにより、抵抗Ｒ１，Ｒ２の定数が変えられることで、制限電圧を出力する。
【００３３】
図６（Ｂ）に、本発明の第１の実施の形態による論理回路２４の回路図を示す。図６（Ａ）は、図１で示すＰＷＭ信号が（１）の状態（上アーム：オン、下アーム：オフ）から、（２）の状態（上アーム：オフ、下アーム：オフ）及び（３）の状態（上アーム：オフ、下アーム：オン）に移行する様子を示している。（１）の状態から（２）の状態に移行した場合、電流ＩＬはＭＯＳＦＥＴ１１のチャネルからＭＯＳＦＥＴ１１の内蔵ダイオードに通電される。
【００３４】
実際上、電流ＩＬが流れている状態において、ＰＷＭ信号がオンからオフ信号となり、ＲＳフリップフロップがセットされＶgm1がオンとなる。このことで抵抗Ｒ１，Ｒ２の定数が変わり、駆動回路２１は制限電圧を出力する。デッドタイム期間中のＭＯＳＦＥＴ１１のゲート駆動を制限する電圧値は、ＭＯＳＦＥＴ１１のゲートしきい値電圧以上、かつ、定格電流程度の値で電流飽和が生じるゲート電圧値以下に設定することが最も効果的である。
【００３５】
図１１にＭＯＳＦＥＴ１１のドレイン電流Ｉｄ及びドレイン電圧Ｖｄｓの関係を示す特性図を示す。図１１はＭＯＳＦＥＴ１１のゲート電圧ＶＧＳが、０Ｖ、３Ｖ、６Ｖ、９Ｖ、１２Ｖ、１５Ｖ及び１８Ｖの場合を示している。図１１のドレイン電流−ドレイン電圧特性において、定格電流値は、ゲート電圧ＶＧＳが１０Ｖ程度で飽和電流となっており、図１１の特性を持つＭＯＳＦＥＴ１１のゲート駆動を制限する電圧値は、ゲート電圧１０Ｖ程度が望ましい。
【００３６】
また、デッドタイム期間中に制限電圧を設ける場合にＭＯＳＦＥＴ１１の内蔵ダイオードに流れる電流は、ＭＯＳＦＥＴ１１の定格電流の10％以上の場合が最も効果的である。すなわち、1000Ａが定格電流のＭＯＳＦＥＴ１１の場合、100Ａ程度に設定することが望ましい。
【００３７】
下アームのＰＷＭ信号が入力され、ＭＯＳＦＥＴ１１がオンされると、電流ＩＬが減少する。電流ＩＬが減少し、駆動回路２１が出力する制限電圧が設定した基準電圧以下になるとＲＳフリップフロップはリセットされる。このことで上アームのＭＯＳＦＥＴ１１の電流は遮断される。
【００３８】
図７（Ｂ）は、図６（Ｂ）と同様に本発明の第１の実施の形態による論理回路２４の回路図を示す。図７（Ａ）は、図１で示すＰＷＭ信号が（３）の状態（上アーム：オフ、下アーム：オン）から、（４）の状態（上アーム：オフ、下アーム：オフ）及び（１）の状態（上アーム：オン、下アーム：オフ）に移行する様子を示している。（３）の状態から（４）の状態に移行した場合、下アームのＭＯＳＦＥＴ１１がターンオフに移行することで、電流ＩＬが上アームのＭＯＳＦＥＴ１１の内蔵ダイオードに通電される。
【００３９】
実際上、上アームのＰＷＭ信号がオフの状態において、上アームのＭＯＳＦＥＴ１１の内蔵ダイオードに通電されることにより、ＲＳフリップフロップがセットされＶgm1がオンとなる。このことで抵抗Ｒ１，Ｒ２の定数が変わり、駆動回路２１は制限電圧を出力する。デッドタイム期間中のＭＯＳＦＥＴ１１のゲート駆動を制限する電圧値は、ＭＯＳＦＥＴ１１のゲートしきい値電圧以上、かつ、定格電流程度の値で電流飽和が生じるゲート電圧値以下に設定することが最も効果的である。
【００４０】
また、デッドタイム期間中に制限電圧を設ける場合にＭＯＳＦＥＴ１１の内蔵ダイオードに流れる電流は、ＭＯＳＦＥＴ１１の定格電流の10％以上の場合が最も効果的である。
【００４１】
上アームのＰＷＭ信号が入力され、ＭＯＳＦＥＴ１１がオンされると、ＲＳフリップフロップはリセットされる。このことで、上アームのＭＯＳＦＥＴ１１のゲート電圧は電圧Ｅ１に上昇する。
【００４２】
このため本実施の形態によれば、回路や動作を複雑にすることなく、ＭＯＳＦＥＴ１１の内蔵ダイオードの通電を最小化することにより、小型かつ高信頼なインバータ装置を提供することができる。
【００４３】
（２）第２の実施の形態
図８に、本発明の第２の実施の形態によるＰＷＭ波形及びゲート電圧出力波形を示す。本実施の形態では、インバータ装置から電流がモータ１２に流れ込む場合を示しており、下アームのＭＯＳＦＥＴ１１がオンしている状態で、ＭＯＳＦＥＴ１１が同期整流動作をしている。
【００４４】
図８では、上下のＰＷＭ信号入力時の５つの状態を示している。最初の（１）の状態（上アーム：オン、下アーム：オフ）では、インバータ装置から電流がモータ１２に流れ込む場合を示しており、下アームのＭＯＳＦＥＴ１１がオンしている状態で、ＭＯＳＦＥＴ１１が同期整流動作をしている。次の（２）の状態（上アーム：オフ、下アーム：オフ）では、下アームのＭＯＳＦＥＴ１１にオフ信号が入力され、デッドタイム（上アームと下アームがオフの状態）期間になる。
【００４５】
図８に示す本実施の形態の制御方式の場合、同期整流動作が終了後、デッドタイムドタイム期間中は、下アームのＭＯＳＦＥＴ１１のゲート電圧を制限電圧とすることで、ＭＯＳＦＥＴ１１の内蔵ダイオードだけでなく、下アームのＭＯＳＦＥＴ１１のチャネルを通しても電流が通電される。この動作によりデッドタイム期間中に下アームのＭＯＳＦＥＴ１１の内蔵ダイオードに通電される電流を小さくすることができる。
【００４６】
また、（３）の状態（上アーム：オフ、下アーム：オン）では、上アームのＭＯＳＦＥＴ１１がオンすることで、下アームのＭＯＳＦＥＴ１１の内蔵ダイオードへの通電は終了する。さらに、（４）の状態（上アーム：オフ、下アーム：オフ）へ移行すると、デッドタイム期間に移行する。
【００４７】
このデッドタイム期間中も、下アームのＭＯＳＦＥＴ１１のゲート電圧を制限電圧とし、下アームのＭＯＳＦＥＴ１１の内蔵ダイオードだけでなく、下アームのＭＯＳＦＥＴ１１のチャネルを通して電流が通電される。この動作により、デッドタイム期間中に、下アームのＭＯＳＦＥＴ１１の内蔵ダイオードに通電する電流を小さくすることができる。
【００４８】
（３）第３の実施の形態
図９に、本発明の第３の実施の形態による電力変換装置及び駆動回路ブロック図を示す。第１の実施の形態と同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用いている。
【００４９】
第１の実施の形態では、上アームと下アームのそれぞれのＭＯＳＦＥＴ１１の内蔵ダイオードに流れる電流を検出するために、ソースインダクタンス３１を用いているが、第３の実施の形態では、ＭＯＳＦＥＴ１１に直列に接続されるシャント抵抗３２を用いている。電流検出回路２２は、このシャント抵抗の電圧降下を検出することで内蔵ダイオードに流れる電流を検出する。
【００５０】
電流検出回路２２が、ソースインダクタンス３１の代わりにシャント抵抗３２を用いて電流を検出する以外は、本実施の形態による駆動回路２１の構成は第１の実施の形態と同様となっており、回路や動作を複雑にすることなく、ＭＯＳＦＥＴ１１の内蔵ダイオードの通電を最小化することにより、小型で高信頼なインバータ装置を提供することができる。
【００５１】
（４）第４の実施の形態
図１０に、本発明の第４の実施の形態による電力変換装置及び駆動回路ブロック図を示す。第１の実施の形態と同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用いている。
【００５２】
第１の実施の形態では、上アームと下アームのそれぞれのＭＯＳＦＥＴ１１の内蔵ダイオードに流れる電流を検出するために、ソースインダクタンス３１を用いているが、第４の実施の形態では、カレントトランス３３を用いている。
【００５３】
電流検出回路２２が、ソースインダクタンス３１の代わりにカレントトランス３３を用いて電流を検出する以外は、本実施の形態による駆動回路２１の構成は第１の実施の形態と同様となっており、回路や動作を複雑にすることなく、ＭＯＳＦＥＴ１１の内蔵ダイオードの通電を最小化することにより、小型で、高信頼なインバータ装置を提供することができる。
【００５４】
（５）第５の実施の形態
図１２に、本発明の第５の実施の形態による電力変換装置及び駆動回路ブロック図を示す。第１の実施の形態と同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用いている。
【００５５】
第１の実施の形態の図２では、各アームは、ＭＯＳＦＥＴ１１のみで構成されている例を示しているが、本実施の形態では、ＭＯＳＦＥＴ１１の内蔵ダイオードに通電する電流を小さくする目的で、ＭＯＳＦＥＴ１１と並列に、逆並列のダイオード１６を接続している。第１の実施の形態と異なるのは、デッドタイム期間中は、ＭＯＳＦＥＴ１１の内蔵ダイオードと逆並列のダイオード１６とに電流が通電する点である。
【００５６】
この場合においても、第１の実施の形態の図１のゲート電圧波形を用いて第１の実施の形態と同様の制御を行うことによって、ＭＯＳＦＥＴ１１の内蔵ダイオードに通電する電流を小さくすることができる。このため、逆並列のダイオードの面積を従来よりも、大幅に低減することができる。
【００５７】
尚、本発明は上記した実施の形態に限定されるものではなく、様々な変形例が含まれる。例えば、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることが可能である。また、各実施の形態の構成の一部について、他の実施の形態の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【００５８】
１１……ＭＯＳＦＥＴ、１２……モータ、１４……直流電源、１５……平滑用コンデンサ、１６……ダイオード、２１……駆動回路、２２……電流検出回路、２３……ＰＷＭ信号部、２４……論理回路、２５……出力回路、３１……ソースインダクタンス、３２……シャント抵抗、３３……カレントトランス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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