(57)【要約】【課題】マップデータのデータ量を幾分でも削減させ得るＡＤ変換処理装置を提供する。【解決手段】不完全な標本データから構成されるマップデータは、限定的電圧範囲Ｖａｍ１のＡＤ変換についても限定的電圧範囲Ｖａｍ２のＡＤ変換についても利用される。即ち、本実施の形態では、一のマップデータが複数の限定的電圧範囲に利用され、その何れの電圧範囲についても一のマップデータに基づいて解（不完全な標本データ）を取得する。そして、この不完全な標本データは、限定的電圧範囲Ｖａｍ１，Ｖａｍ２に関する情報が与えられれば、検査レンジＶａｍの全範囲を表現する完全な標本データとなる。【選択図】図４
2019041422.tif 000002
【特許請求の範囲】
【請求項１】
被検査電圧の属する限定的電圧範囲が現された第１の信号を出力させる電圧範囲特定回路部と、前記第１の信号に基づいて切換型波形電圧の基準値を切換える波形生成回路と、前記切換型波形電圧を現す電圧信号及び前記被検査電圧を現す電圧信号を比較して得た第２の信号が出力される信号比較回路部と、前記被検査電圧の電圧値に関するデジタルデータを作成させるデータ作成回路部と、を備え、
前記波形生成回路は、前記基準値が切換えられる前の切換波形電圧と前記基準値が切換えられた後の切換波形電圧とを、略一致した位相の波形として生成しており、
前記データ作成回路部は、前記被検査電圧の電圧値を前記限定的電圧範囲について現した第１のデジタルデータとしたものを前記第２の信号に基づいてデータ作成させることを特徴とするＡＤ変換処理装置。
【請求項２】
前記データ作成回路部は、前記第１の信号に相当する第２のデジタルデータを作成し、当該第２のデジタルデータ及び前記第１のデジタルデータをビット結合させる、ことを特徴とする請求項１に記載のＡＤ変換処理装置。
【請求項３】
前記第２のデジタルデータは、１ビットデータであることを特徴とする請求項２に記載のＡＤ変換処理装置。
【請求項４】
前記切換型波形電圧は、線形的な傾斜波であることを特徴とする請求項１乃至請求項３の何れか一項に記載のＡＤ変換処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換処理装置に関し、特に、ＡＤ変換に使用するデータ構成を削減させる際に用いて好適のものである。
【背景技術】
【０００２】
例えば、実開昭６０−０６４６４１号公報（特許文献１）では、ランプ型ＡＤ変換処理装置に関する技術が紹介されている。図８に示す如く、ランプ型ＡＤ変換処理装置は、ランプ波形電圧Ｖｒと被検査電圧Ｖｉｎとを比較させ、この比較結果のパルス期間Δｔｋをカウントし、当該カウント値ＣＮＴに基づいて被検査電圧Ｖｉｎの電圧値データを取得している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】実開昭６０−０６４６４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＡＤ変換処理によっては、上述した被検査電圧Ｖｉｎの電圧値データを取得するにあたり、カウント値ＣＮＴを示すデータと被検査電圧Ｖｉｎを示すデータとの対応関係がマトリクス化されたマップデータ（マップ情報）を用いる場合がある。この場合、マップデータのデータ量は、被検査電圧Ｖｉｎの量子化ビット数に影響される為、分解能の設定如何によっては其のデータ量が膨大となってしまう。
【０００５】
本発明は上記課題に鑑み、マップデータのデータ量を幾分でも削減させ得るＡＤ変換処理装置の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明では次のようなＡＤ変換処理装置の構成とする。即ち、被検査電圧の属する限定的電圧範囲が現された第１の信号を出力させる電圧範囲特定回路部と、前記第１の信号に基づいて切換型波形電圧の基準値を切換える波形生成回路と、前記切換型波形電圧を現す電圧信号及び前記被検査電圧を現す電圧信号を比較して得た第２の信号が出力される信号比較回路部と、前記被検査電圧の電圧値に関するデジタルデータを作成させるデータ作成回路部と、を備え、
前記波形生成回路は、前記基準値が切換えられる前の切換波形電圧と前記基準値が切換えられた後の切換波形電圧とを、略一致した位相の波形として生成しており、
前記データ作成回路部は、前記被検査電圧の電圧値を前記限定的電圧範囲について現した第１のデジタルデータとしたものを前記第２の信号に基づいてデータ作成させることとする。
【０００７】
好ましくは、前記データ作成回路部は、前記第１の信号に相当する第２のデジタルデータを作成し、当該第２のデジタルデータ及び前記第１のデジタルデータをビット結合させることとする。
【０００８】
また、前記第２のデジタルデータは１ビットデータであると良い。また、前記切換型波形電圧は線形的な傾斜波であると尚良い。
【発明の効果】
【０００９】
本発明に係るＡＤ変換処理装置によると、一のマップデータが複数の限定的電圧範囲について利用され、このマップデータに基づいて作成された不完全な標本データを基礎として、検査レンジの全範囲を対象とした完全な標本データの作成を行う。このため、限定的電圧範囲に基づいて標本化を行う処理では、全検査レンジの一部について量子化を実施すれば足り、これに伴って、マップデータのデータ量を削減させることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態に係るランプ型ＡＤ変換処理装置の回路構成を示す図。
【図２】実施の形態に係る各種信号等のタイムチャート。
【図３】従来例のランプ波形と本実施の形態に係るランプ波形を比較説明する図。
【図４】従来例のデータ作成処理と本実施の形態に係るデータ作成処理とを比較する図。
【図５】実施例１に係るランプ型ＡＤ変換処理装置の回路構成を示す図。
【図６】実施例２に係るランプ型ＡＤ変換処理装置の回路構成を示す図。
【図７】実施例２に係る切換型ランプ波形の状態を説明する図。
【図８】従来例に係る各種信号等のタイムチャート。
【図９】従来例に係る分解能の状態を説明する図。
【発明を実施するための形態】
【００１１】
以下、本発明に係る実施の形態（及び、実施例１〜実施例２）につき図面を参照して具体的に説明する。図１は、本実施の形態に係るＡＤ変換処理装置の構成が示されている。図示の如く、ＡＤ変換処理装置１００は、被検出電圧Ｖｉｎの入力回路構成と、第１の閾値電圧生成回路１１０と、ランプ波生成回路１２０と、プログラマブルコントロールユニット１３０と、から構成される。
【００１２】
被検査電圧Ｖｉｎは、検出対象となる電圧又はこれを現す信号であって、当該電圧Ｖｉｎと同一値であっても良く、当該電圧Ｖｉｎに比例する値であっても良い。被検査電圧Ｖｉｎは、入力回路構成によって其の値が調整され、信号ラインＬｉ１を介してプログラマブルコントロールユニット１３０へ与えられる。
【００１３】
第１の閾値電圧生成回路１１０は、図示の如く、一定値とされた閾値電圧Ｖｔｈを生成・出力する回路である。本実施の形態では、レギュレータ等で生成された定電圧Ｖｒｅｆ１（第１の定電圧）が、分圧抵抗Ｒ１及びＲ２によって調整され、閾値電圧Ｖｔｈが生成される。
【００１４】
ランプ波生成回路１２０は、複数の抵抗素子Ｒ３〜Ｒ５とコンデンサＣとから構成され、これらが、適宜に配線されている。ランプ波生成回路１２０は、信号ラインＬｓ１・抵抗Ｒ５を介してパルス信号が入力され、この受信したパルス信号に基づいてランプ波形電圧Ｖｒｐを生成する。また、ランプ波生成回路１２０は、信号ラインＬｓ２・抵抗Ｒ４を介してオフセット電圧を形成させる信号（第１の信号）が入力され、この信号に基づいてオフセット電圧ΔＶを形成する。
【００１５】
これらの作用は、コンデンサＣによって行われるもので、パルス信号及び第１の信号の双方によって電荷が蓄積・放電され、ランプ波形電圧Ｖｒｐとオフセット電圧ΔＶを合成させるものである。従って、ランプ波生成回路１２０は、第１の信号に基づいて、ランプ波形電圧Ｖｒｐの基準値を変化・切換えさせることとなる。当該ランプ波生成回路１２０は、このように切換可能なランプ波形電圧Ｖｒｐ（以下、切換型ランプ波形電圧Ｖｒｐと呼ぶ）を出力させ、当該信号Ｖｒｐは、信号ラインＬｉ３を介してプログラマブルコントロールユニット１３０へ送られる。
【００１６】
上述した入力回路構成、第１の閾値電圧生成回路１１０、及び、ランプ波生成回路１２０は、プログラマブルコントロールユニット１３０の外部で基板実装されるものである。以下、本実施の形態で用いられるプログラマブルコントロールユニット１３０について説明を行う。
【００１７】
プログラマブルコントロールユニット１３０は、例えば、ＰＬＤ（Programable Logic Device），又は，ＦＰＧＡ（Field Programable Gate Arrays）を指すものであって、これに対応して設けられたプログラムによって適宜の機能がコンフィギュレートされる素子をいう。かかるデバイスは、与えられた信号に応じて適宜の結果を算出し、この算出処理を並列的に実施させることが可能である。従って、当該プログラマブルコントローラは、複数の信号が一度に入力されても、これに基づく個別の演算処理を同時に実行させることが可能である。
【００１８】
本実施の形態では、プログラマブルコントロールユニットとして、ＦＰＧＡが用いられる。このＦＰＧＡ１３０は、図示の如く、Ｉ／Ｏブロック１３１ａ，１３１ｂと、デジタルクロックマネージャー１３２と、ロジックブロック１３３と、この他、ＲＡＭブロック、乗算ブロック等がアーキテクチャとして構成されている。
【００１９】
Ｉ／Ｏブロック１３１ａ，１３１ｂは、ＬＶＤＳ，ＬＶＣＭＯＳ、この他、様々なインターフェース機能が配備されている。このうち、ＬＶＤＳは、「Low Voltage Differential Signaling」の略称であって、電圧振幅が小さい信号を差動方式で伝送させるものである。このＬＶＤＳは、高速データ伝送が可能であるという特徴を有するものであり、以下、差動インターフェース機能部ＬＶＤＳ１，ＬＶＤＳ２と呼ぶこととする。
【００２０】
差動インターフェース機能部ＬＶＤＳ１（電圧範囲特定回路部の一構成）は、被検査電圧Ｖｉｎが非反転入力端子へ入力され、閾値電圧Ｖｔｈが反転入力端子へ入力される。そして、差動インターフェース機能部ＬＶＤＳ１（電圧範囲特定回路部の一構成）は、被検査電圧Ｖｉｎと閾値電圧Ｖｔｈとの比較結果を第１の信号Ｓｈとして出力させる。第１の信号Ｓｈは、被検査電圧Ｖｉｎがどの電圧範囲（限定的電圧範囲）に属するかを現す信号である。
【００２１】
差動インターフェース機能部ＬＶＤＳ２（信号比較回路部）は、被検査電圧Ｖｉｎが非反転入力端子へ入力され、切換型ランプ波形電圧Ｖｒｐが反転入力端子へ入力される。そして、差動インターフェース機能部ＬＶＤＳ２（信号比較回路部）は、被検査電圧Ｖｉｎを現す電圧信号と切換型ランプ波形電圧Ｖｒｐを現す電圧信号とを比較させ、ランプ波が大きい期間をパルス波形として信号出力させる。以下、このように取得された信号を第２の信号Ｓｃｅと呼び換える。
【００２２】
ＬＶＣＭＯＳは、「Low Voltage Complementary Oxide Semiconductor」の略称であって、入力信号が閾値の上にあるか否かによって、「ＨＩＧＨレベルの出力」又は「ＬＯＷレベルの出力」とさせる。Ｉ／Ｏブロック１３１ａのＬＶＣＭＯＳは、入力信号がＨＩＧＨ値のとき３．３Ｖ（ＨＩＧＨ値）を出力させ、入力信号がＬＯＷ値のとき０Ｖ（ＬＯＷ値）を出力させる。この「０Ｖ」とは、ＧＮＤの電位に一致しているところ、ＧＮＤレベルと呼ぶことがある。本実施の形態では、これに相当する機能のＬＶＣＭＯＳとして、第２のインターフェース機能部ＬＶＣＭＯＳ１と、パルス出力用インターフェース機能部ＬＶＣＭＯＳ２とが、Ｉ/Ｏブロック１３１ａに構成されていることとする。
【００２３】
従って、第２のインターフェース機能部ＬＶＣＭＯＳ１は、入力された信号値を閾値判定し、３．３Ｖ（ＨＩＧＨ値）又はＧＮＤ値（ＬＯＷ値）とされる第１の信号を適宜に切換えて外部方向へ出力させる。また、パルス出力用インターフェース機能部ＬＶＣＭＯＳ２は、パルス信号が入力されると、３．３Ｖ（ＨＩＧＨ値）及びＧＮＤ値（ＬＯＷ値）から成るパルス信号として外部方向に出力させる。
【００２４】
このように、Ｉ/Ｏブロック１３１ａ，１３１ｂは、インターフェース機能部を制御することにより、或る信号をＦＰＧＡ１３０の内部へ取り込む機能を担い、また、他の或る信号をＦＰＧＡ１３０の外部へ出力させる機能を担う。以下、Ｉ／Ｏブロックを介してＦＰＧＡ１３０の内部へ入力される信号・其の動作を内部方向入力と呼び、Ｉ／Ｏブロックを介してＦＰＧＡ１３０の外部へ出力させる信号・其の動作を外部方向出力と呼ぶことがある。
【００２５】
尚、図１では、Ｉ／Ｏブロック１３１ｂについて内部の構成が明示されていない。但し、ここでも、Ｉ/Ｏブロック１３１ａと同様のインターフェース機能部が構成され、ロジックブロック１３３の出力データが適宜のインターフェース機能部を介して出力されるものとする。
【００２６】
デジタルクロックマネージャー１３２は、クロック信号をＦＰＧＡ１３０の全体に提供する機能部であって、この機能により、「Phase Lock Loop Control」を実現させる。即ち、ロジックブロック１３３に機能構築される各回路部は、このクロック信号によって一律制御され、同期的な信号処理が実施されることとなる。
【００２７】
ＦＰＧＡ１３０のロジックブロックは、複数のエレメントが集積されたものである。そして、このエレメントには、ルックアップテーブル，マルチプレクサ，及び，レジスタが構成されており、これらがインターコネクトによって互いに接続されている。このロジックブロックでは、インターコネクトに配備されたスイッチ機構を制御することで、其の接続経路が自由に変更され得る（プログラマブル機能）。
【００２８】
本実施の形態に係るロジックブロック１３３は、図示の如く、切換指令回路部１３３ａと、パルス信号生成回路部１３３ｂと、データ作成回路部１３３ｃとが機能構築される。このうち、パルス信号生成回路部１３３ｂは、入力されたクロック信号に基づいて所定のパルス信号を発生させ、当該パルス信号を第２のインターフェース機能部ＬＶＣＭＯＳ２へ出力する。
【００２９】
切換指令回路部１３３ａは、第１の信号Ｓｈが入力され、これについてクロックタイミング毎に検出された値が切換信号Ｓｑとして出力される。この切換信号Ｓｑは、信号ラインを介してランプ波生成回路１３３ｃに与えられ、オフセット電圧の設定指令を行う。また、同信号Ｓｑは、其の信号ラインに第２のインターフェース機能部ＬＶＣＭＯＳ１が接続されているところ、この機能部を介してランプ波生成回路１２０へも供給されることになる。即ち、本実施の形態に係る切換指令回路部１３３ａは、一の信号Ｓｑが異なる回路に出力され、一方では被検査電圧Ｖｉｎのデータ作成の用に供され他方ではランプ波形電圧の切換えを指令することとなる。
【００３０】
上述した切換指令回路部１３３ａは、特許請求の範囲における電圧範囲特定回路部の一構成とさせる。そして、本実施の形態では、差動インターフェース機能部ＬＶＤＳ１と切換指令回路部１３３ａとの組合せによって、当該電圧範囲特定回路部を構成し、第１の信号Ｓｑを生成・出力させる。尚、上述したように、第１の信号Ｓｑは、被検査電圧Ｖｉｎがどの電圧範囲（限定的電圧範囲）に属するかを現す信号である。
【００３１】
データ作成回路部１３３ｃは、第２の信号Ｓｃｅ，切換信号Ｓｑ，及び，クロック信号ＣＬＫが入力される。当該データ作成回路部１３３ｃは、これらの信号に基づいて、被検査電圧Ｖｉｎの電圧値をデジタルデータとして表現させる。尚、データ作成回路部１３３ｃにおけるデータ作成処理は、追って、其の詳細が明らかとされる。
【００３２】
上述の如く、本実施の形態に係るランプ型ＡＤ変換処理装置１００は、プログラマブルコントロールユニットに主要回路部を機能構築させたものであるから、ＡＤ変換に係る同時処理、これに伴う高速処理といったメリットが顕著に現れる。
【００３３】
また、当該ランプ型ＡＤ変換処理装置１００は、Ｉ/Ｏブロックに搭載されたＬＶＤＳをコンパレータとして用いるので、ＦＰＧＡ１３０の内外ともに回路構成の簡素化が図られる。更に、ＬＶＤＳは、信号振幅がコンパレータの其れと比較して十分に狭いので、入力信号の比較処理を高速で行い得る。
【００３４】
図２は、本実施の形態に係るランプ型ＡＤ変換処理装置の動作がタイムチャートとして示されている。図２（ａ）は差動インターフェース機能部ＬＶＤＳ１における入力端子の電圧状態が示されている。ここで、被検査電圧Ｖｉｎは、低い電位での収束状態から漸増し、その後、これより高い電位で収束状態に変化するものとする（単純増加）。従って、閾値電圧Ｖｔｈは一定値であるところ、双方の電圧は、一の場面で交差することになる。以下、この時刻をｔｃと呼ぶこととする。
【００３５】
図２（ｂ）は、差動インターフェース機能部ＬＶＤＳ１における出力端子、即ち、第１の信号Ｓｈが示されている。差動インターフェース機能部ＬＶＤＳ１は、閾値電圧Ｖｔｈ（３．３Ｖの５０％，即ち、１．６５Ｖ）よりも被検査電圧Ｖｉｎが低い場合、ＬＯＷ状態の信号（第１の信号Ｓｈ）を出力させる。一方、同インターフェース機能部ＬＶＤＳ１は、閾値電圧Ｖｔｈよりも被検査電圧Ｖｉｎが高い場合、ＨＩＧＨ状態の信号（第１の信号Ｓｈ）を出力させる。このように、差動インターフェース機能部ＬＶＤＳ１は、双方の入力値が交差する時刻ｔｃの前後で、設定指令信号ＳｈをＬＯＷ値からＨＩＧＨ値へと切換える。
【００３６】
尚、切換指令回路部１３３ａから出力される切換信号Ｓｑは、入力信号Ｓｈをクロックタイミング毎にトレースさせた信号であるところ、当該信号Ｓｈと略同等の波形を示すこととなる。このように、切換信号Ｓｑは、第１の信号Ｓｈと実質的に同一であるところ、第１の信号Ｓｑと呼ぶことがある。
【００３７】
図２（ｃ）は、差動インターフェース機能部ＬＶＤＳ２における入力端子の状態が示されている。図示の如く、ＬＶＤＳ２の非反転入力端子（＋）には被検査電圧Ｖｉｎが印加され、ＬＶＤＳ２の反転入力端子（−）には切換型ランプ波形電圧Ｖｒｐが印加されている。
【００３８】
時刻ｔｃ以前では、切換信号Ｓｑ（第１の信号Ｓｑ）がＬＯＷ値とされるので、この信号Ｓｑが入力されている場面でのランプ波生成回路１２０は、電圧値方向へのオフセット電圧ΔＶが「０Ｖ」とされ、ランプ波形の基準値が「０Ｖ」に設定される。以下、この状態におけるオフセット電圧ΔＶを第１のオフセット量ΔＶ１と呼ぶ。
【００３９】
時刻ｔｃ以後では、切換信号ＳｑがＨＩＧＨ値とされるので、この信号Ｓｑが入力されている場面でのランプ波生成回路１２０は、電圧値方向へのオフセット電圧ΔＶが実質的に与えられる。このように、本実施の形態に係る切換型ランプ波形電圧Ｖｒｐは、切換信号Ｓｑに応じて電圧方向にオフセットされ、切換型ランプ波形電圧Ｖｒｐの切換範囲が被検査電圧Ｖｉｎの変動範囲を網羅するようにカバーする。そして、この切換信号Ｓｑは、検査レンジＶａｍ（３．３Ｖ）の中間点（１．６５Ｖ）に被検査電圧Ｖｔｈが達したか否かを示す信号であるから、被検査電圧Ｖｉｎの変化に合わせてこれに相応しいランプ波形を指定することとなる。
【００４０】
今後、切換型ランプ波形が担当する検査レンジＶａｍ１，Ｖａｍ２を、限定的電圧範囲と呼ぶこととする。この限定的電圧範囲は、検査レンジＶａｍの一部範囲に限られたものであるから、これが異なる範囲のものと組合せられることで検査レンジＶａｍの全範囲をカバーする。
【００４１】
特に、本実施の形態に係るオフセット電圧ΔＶは、ランプ波形電圧の基準値に与えるオフセット量として、第１のオフセット量ΔＶ１（ΔＶ１＝０Ｖ）と、第２のオフセット量ΔＶ２（ΔＶ２＝１．６５Ｖ）との何れかに設定される。これによれば、第２のオフセット量ΔＶ２が限定的電圧範囲Ｖａｍ１（１．６５Ｖ）に略一致するので、時刻ｔｃ後の切換型ランプ波形電圧Ｖｒｐは、時刻ｔｃ前の切換型ランプ波形電圧Ｖｒｐが配置され得なかった検査レンジＶａｍの領域に割当てられることになる。このため、本実施の形態では、２つのランプ波形電圧によって検査レンジＶａｍ（３．３Ｖ）の全範囲を担当させることが可能となり、この切換動作を一の切換信号Ｓｑによって実現させることができる。
【００４２】
図２（ｄ）は、差動インターフェース機能部ＬＶＤＳ２から出力される第２の信号Ｓｃｅの波形が示されている。第２の信号Ｓｃｅは、「Ｖｒｐ＞Ｖｉｎ」のときのみＨＩＧＨ値とされるパルス波形である。従って、当該信号Ｓｃｅは、この関係を成立させる期間によって被検査電圧Ｖｉｎの値が示され、其の期間変化が被検査電圧Ｖｉｎの変化を現すものである。
【００４３】
特に、本実施の形態では、ランプ波Ｖｒｐが時刻ｔｃを境に切換えられるので、信号Ｓｃｅのパルス期間が減少（Ｖｉｎの増加を示す）していき、時刻ｔｃを迎えると、当該パルス期間が再度増加した状態から其のパルス期間が減少（Ｖｉｎの増加を示す）する。ここで重要なことは、時刻ｔｃの近傍で信号Ｓｃｅのパルス期間が一時的に増加するが、これは、ランプ波Ｖｒｐが切換えられたことが原因であり、被検査電圧Ｖｉｎの低下を示すものではないことに留意されたい。
【００４４】
図２（ｅ）は、第２の信号Ｓｃｅをカウントタイミング毎にカウントした結果値（以下、カウント値ＣＮＴ）が示されている。このカウント値ＣＮＴは、ロジックブロック１３３のデータ作成回路部１３３ｃで計数処理される。この計数処理では、第２の信号ＳｃｅがＨＩＧＨ値とされ且つクロック時刻（クロック信号ＣＬＫ）が到来すると、この条件成立毎にカウント値ＣＮＴを１ポイントずつインクリメントさせる。そして、この処理は、ランプ波Ｖｒｐの立下りエッジが到来したとき、その検出周期における期間計測、即ち、期間として置き換えられたカウント値の計数（カウントデータの作成）が完了する。
【００４５】
上述したカウントタイミングとは、制御クロックのタイミング、即ち、クロックタイミングに相当するものである。但し、クロックタイミングを逓周させてカウントタイミングとしても良い。また、カウントタイミングと同様、カウント周波数と呼ぶとき、これはクロック周波数を指すものとする。
【００４６】
データ作成回路部１３３ｃは、カウント値ＣＮＴの計数処理とは独立して、切換信号Ｓｑを１ビットデータとしてデータ作成させる（範囲限定データ作成処理）。この１ビットデータは、信号Ｓｑが１．６５Ｖよりも大きいか否かを示す信号であるところ、例えば、当該データが「０」とした場合に被検査電圧Ｖｉｎが「０Ｖ≦Ｖｉｎ＜１．６５Ｖ」の範囲に属することを現し、当該データが「１」とした場合に被検査電圧Ｖｉｎが「１．６５Ｖ≦Ｖｉｎ≦３．３Ｖ」の範囲に属することを現す。以下、この１ビットデータを第２のデジタルデータと呼ぶことがある。
【００４７】
このように、本実施の形態に係るデータ作成回路部１３３ｃは、カウント値ＣＮＴのデータ，１ビットデータ，この他，後述する不完全又は完全な標本データといった、被検査電圧Ｖｉｎに関する様々なデジタルデータを作成する。
【００４８】
図１に示す如く、ロジックブロック１３３のうち変換データ作成処理を担うエレメントでは、カウント値ＣＮＴのデータと、限定的電圧範囲を量子化させたビットデータと、の双方の対応関係を記述したマップデータが格納・記録されている。このマップデータは、カウントデータＣＮＴが与えられると、これに対応するビットデータ（以下、標本データ又は第１のデジタルデータと呼ぶ）を指し示す情報である。
【００４９】
標本データ（第１のデジタルデータ）は、限定的電圧範囲を「ｎ−１」ビットデータにて量子化させたものであり、本実施の形態では、検査レンジ（３．３Ｖ）を「ｎ−１」ビットで除算した値が、標本値としての最小目盛とされる。従って、当該標本データは、電圧値データＳｄの一部のデータを表現した不完全なデータである。この不完全な標本データは、図４（ａ）に示す如く、限定的電圧範囲を示す情報は組込まれていなく、其の範囲に限って表現されたデータである。
【００５０】
このような標本データから構成されるマップデータ（マップ情報）は、限定的電圧範囲Ｖａｍ１のＡＤ変換についても限定的電圧範囲Ｖａｍ２のＡＤ変換についても利用される。即ち、本実施の形態では、一のマップデータが複数の限定的電圧範囲に利用され、その何れの電圧範囲についても一のマップデータに基づいて解（不完全な標本データ）を取得する。そして、この不完全な標本データは、限定的電圧範囲Ｖａｍ１，Ｖａｍ２に関する情報が与えられれば、検査レンジＶａｍの全範囲を表現する完全な標本データとなる。
【００５１】
上述の如く、本実施の形態に係るＡＤ変換処理装置１００によると、一のマップデータが複数の限定的電圧範囲Ｖａｍ１，Ｖａｍ２について利用され、このマップデータに基づいて作成された不完全な標本データを基礎として、検査レンジの全範囲Ｖａｍを対象とした完全な標本データの作成を行う。このため、限定的電圧範囲に基づいて標本化を行う処理では、全検査レンジの一部について量子化を実施すれば足り、これに伴って、マップデータのデータ量を削減させることが可能となる。
【００５２】
データ作成回路部１３３ｃでは、不完全な標本データと第２のデジタルデータ（限定的電圧範囲を示すビットデータ）とをビット結合させる。これにより得られたビットデータは、全検査レンジＶａｍを「ｎ」ビットデータで量子化させたデータ構成とされ、当該検査レンジＶａｍを表現した完全な標本データＳｄとされる。この標本データＳｄは、ＦＰＧＡ１３０のＩ／Ｏブロック１３１ｂから出力され、通信ラインを介してマイコン・メモリ回路等へ供給される（図１，図２（ｆ）参照）。
【００５３】
本実施の形態では、第２のデジタルデータが１ビットデータなので、限定的電圧範囲を示す情報が最小限度のビットデータで表現される。このため、完全な標本データＳｄも、これに応じて簡素なデータ構造とされる。
【００５４】
尚、本実施の形態ではランプ波形を用いているが、ＡＤ変換として利用可能なものであればどのような波形に置換えても良い。例えば、ランプ波の替りに線形的な傾斜波（鋸歯波等）を用いると、カウント値と標本データＳｄとの対応関係が簡素化され、マップデータのデータ量を更に削減することが可能となろう。ここで、ランプ波形又は傾斜波形を用いた切換型の周期波形電圧を、切換型波形電圧と呼ぶこととする。そして、このような切換型波形電圧を生成する回路を波形生成回路と呼ぶこととする。
【００５５】
以下、図３を参照して、ＡＤ変換処理に関するカウント周波数と分解能との関係について説明する。先にも説明したように、従来例の技術では、ランプ波Ｖｒの振幅が検査レンジＶａｍ（０Ｖ〜３．３Ｖ）に略一致するよう設定される（図３（ａ）参照）。ここで、ランプ波形Ｖｒのうち基準値に維持される期間を準備期間Δｔｘ１と呼び、ランプ波形Ｖｒのうち事実上の傾斜波が形成される期間をランプ期間Δｔｙ１と呼ぶ。従って、準備期間Δｔｘ１とランプ期間Δｔｙ１の和がランプ波形の１周期であるところ、これを周期Δｔ１と呼ぶこととする。
【００５６】
一般に、ＡＤ変換処理技術では、サンプルレートの好適化，エイリアスの問題といった観点から、被検査電圧の持つ周波数よりも所定量大きいサンプリング周波数が設定されなければならない。ＡＤ変換処理装置では、標本化（要素時間の設定）の精度を確保できるようなカウント周波数（クロック周波数）が設定され、このカウント周波数によって定まるカウントタイミング毎に被検査電圧の標本値が取得される（量子化）。
【００５７】
従って、ランプ型ＡＤ変換処理装置では、ランプ波形の周波数を高く設定する場合、カウント時刻の標本化に余裕があれば、カウント値のカウント周波数（クロック周波数）を上昇設定させることで、分解能の劣化を回避できる（図９（ａ）と図９（ｂ）を比較参照）。
【００５８】
しかし、カウント時刻の標本化に余裕がなければ、当該カウント時刻の精度低下を招かぬよう、それ以上カウント周波数（クロック周波数）を上昇させることができない。この場合、図９（ｂ２）に示す如く、ランプ波形電圧Ｖｒの周期変化にカウント周波数の変化が対応しないので、図９（ａ）,図９（ｂ）と比べてカウント値ＣＮＴｂの更新回数が減ることになる。即ち、かかる場合には、事実上、分解能の低下が生じてしまう。
【００５９】
このように、従来技術に係るＡＤ変換処理装置では、ランプ型電圧波形の周波数上昇設定と分解能の維持とを両立させることが困難とされていた。これに対し、本実施の形態に係るＡＤ変換処理装置では、切換型波形電圧を利用することで其の課題を見事に解決させている。以下、これについて詳述することとする。
【００６０】
図３（ｂ）は、本実施の形態に係る切換型ランプ波形電圧Ｖｒｐが示されている。図示の如く、被検査電圧Ｖｉｎに対する検査レンジＶａｍは０Ｖ〜３．３Ｖとされ、切換型ランプ波形電圧Ｖｒｐの振幅Ｖａｍ１及びＶａｍ２が各々１．６５Ｖとされる。従って、下段側の切換型ランプ波形電圧は０Ｖ〜１．６５Ｖを担当することになり、上段側の切換型ランプ波形電圧は１．６５Ｖ〜３．３Ｖを担当することになる。
【００６１】
また、切換型ランプ波形電圧Ｖｒｐは、準備期間Δｔｘ２が「Δｔｘ２＝Δｔｘ１／２」の関係を満たすものであり、ランプ期間Δｔｙ２が「Δｔｙ２＝Δｔｙ１／２」の関係を満たすものである。従って、周期Δｔ２（Δｔｘ２＋Δｔｙ２）は、周期Δｔ１の半分の期間とされる。即ち、連続する２個の切換型ランプ波形電圧Ｖｒｐに着目すれば、準備期間Δｔｘ２の総和が通常のランプ波形の準備期間Δｔｘ１に一致し、ランプ期間Δｔｙ２の総和が通常のランプ波形のランプ期間Δｔｙ１に一致する。また、切換型ランプ波形電圧Ｖｒｐは、切換え設定されることで検査レンジＶａｍを０Ｖ〜３．３Ｖとしているところ、この検査レンジＶａｍについても通常のランプ波形の其れと一致する。即ち、連続する２個の切換型ランプ波形電圧Ｖｒｐは、検査レンジＶａｍ、準備期間２・Δｔｘ２、ランプ期間２・Δｔｙ２、周期Δｔ１の各要素について条件が一致している。
【００６２】
このことから、本実施の形態に係る切換型ランプ波形電圧Ｖｒｐは、通常のランプ波形Ｖｒと比較すると、検査レンジＶａｍを同一に保ちながらも、ランプ波形の周期Δｔ２が半分に設定されていることが解る。即ち、切換型ランプ波形電圧Ｖｒｐは、通常のランプ波形Ｖｒと比べて其の周波数が２倍に設定されたことになる。
【００６３】
特に、本実施の形態では、カウント値ＣＮＴをインクリメントさせるカウントタイミングを分周させることはしていない。即ち、本実施の形態では、図３（ａ）と同じ時間間隔のカウントタイミングが用いられている。本実施の形態では、図４（ａ）に示す如く、被検査電圧Ｖｉｎが０Ｖ〜１．６５Ｖの範囲に属するとき、下段側のランプ波形Ｖｒｐ１を用いてカウント値ＣＮＴ１を取得する。また、図４（ｂ）に示す如く、被検査電圧Ｖｉｎが１．６５Ｖ〜３．３Ｖの範囲に属するとき、上段側のランプ波形Ｖｒｐ２を用いてカウント値ＣＮＴ２を取得する。
【００６４】
従って、各々のランプ波形Ｖｒｐ１，Ｖｒｐ２の検査レンジは、全体の検査レンジＶａｍの半分とされる為、分割された検査レンジを対象とした各量子化処理は、カウントタイミングを分周させずとも、分解能を低下させることなく行い得る。そして、本実施の形態では、ランプ波形Ｖｒｐ１及びＶｒｐ２の切換えにより全体検査レンジＶａｍのどの値も検出できるので、カウントタイミングを半分に分周させなくとも、分解能を低下させずにＡＤ変換が行われる。
【００６５】
一方、切換型ランプ波形電圧を用いない場合、ランプ波形Ｖｒの周波数増加に合わせてカウントタイミングを分周させなければ、本実施の形態と同程度の分解能を維持することはできない。図４（ｄ），図４（ｅ）は、本実施の形態（図４（ａ），図４（ｂ））と同じカウントタイミングが設定されたものである。これによれば、カウントタイミングが同じであっても、このカウントタイミングが負担すべき検査レンジの対象が当該レンジ全体（Ｖａｍ）である点で、本実施の形態における検出条件とは異なる。従って、従来技術（図４（ｄ），図４（ｅ））によれば、被検査電圧Ｖｉｎの標本値について分解能が低下することを意味している。このことから、本実施の形態に係るＡＤ変換処理では、従来技術（図４（ｄ），図４（ｅ））よりも高分解能のデータ標本化が可能であることが理解される。
【００６６】
上述の如く、本実施の形態に係るランプ型ＡＤ変換処理装置１００によると、電圧値方向に切換可能な切換型ランプ波形電圧を用いるので、ランプ波形電圧の周波数を上昇設定させたにも関わらず、カウント値のカウント周波数を維持させつつも、各ランプ波が担当する検査レンジについての分解能が劣化することはない。そして、当該ＡＤ変換処理装置は、切換型ランプ波形電圧の切換範囲が被検査電圧の変動範囲を網羅するので、検査レンジの全範囲を通じて分解能が低下せずに済む。即ち、本発明では、ランプ波形電圧の周波数を上昇させた上で、且つ、標本値の分解能を維持させることが可能となる。
【００６７】
また、当該ランプ型ＡＤ変換処理装置１００によると、ランプ波形の周期を向上させつつもカウントタイミングの周波数を維持させているので、カウント値の計数回数が抑えられ、これを記録するメモリ領域を少なくすることができる。
【００６８】
また、本実施の形態に係るランプ波生成回路１２０では、ランプ波の振幅が全体の検査レンジＶａｍより小さく設定されるので、コンデンサの容量を低下させることが可能となり、当該回路の小型化及び低コスト化が図られる。
【実施例１】
【００６９】
本実施例は、上述した実施の形態の構成を基礎としたものであり、Ｉ／Ｏブロック１３１ａとランプ波生成回路１２０とに変更が加えられている。以下、かかる変更点について詳述していくこととし、他の構成・作用については、既に説明された内容であるので、其の説明を省略することとする。
【００７０】
図５は、本実施例に係るランプ型ＡＤ変換処理装置が示されている。当該ランプ型ＡＤ変換処理装置２００は、Ｉ／Ｏブロック１３１ａについてＬＶＣＭＯＳ３が追加構成されている。また、この変更と併せて、ＬＶＣＭＯＳ３の入力部とパルス信号生成回路部１３３ｂとの間に信号ラインが設けられ、この信号ラインを介してＬＶＣＭＯＳ３へパルス信号が送られる。
【００７１】
ＬＶＣＭＯＳ３の出力部は、オープンドレインＩＣ等によって常にＬＯＷレベルとされる。当該ＬＶＣＭＯＳ３が行う外部方向出力は、ＬＯＷレベルの出力については可能であるが、ＨＩＧＨレベルの出力については事実上不可能とされる。このように、ＬＶＣＭＯＳ３は、入力された信号に応じて、外部方向出力を出力不許可状態又はアース状態に切換える動作が行われる。以下、ＨＩＧＨレベルの出力が見かけの上で出力不許可状態とされる場面を、ハイインピーダンス状態を呼ぶことがある。また、ＬＶＣＭＯＳ３を第１のインターフェース機能部と呼ぶこととする。
【００７２】
ＬＶＣＭＯＳ２は、実施の形態でも説明したように、特許請求の範囲におけるパルス出力用インターフェース機能部に相当するものである。このパルス出力用インターフェース機能部ＬＶＣＭＯＳ２は、パルス信号が入力されたとき、これに相当するパルス信号を外部方向出力として出力させる。図示の如く、ＬＶＣＭＯＳ２は、第１のインターフェース機能部ＬＶＣＭＯＳ３と共通する信号が入力されるので、当該機能部ＬＶＣＭＯＳ３の外部方向出力が出力不許可状態とされるとき、自身の外部方向出力を入力信号パルス信号として出力させる。
【００７３】
ランプ波生成回路１２０は、コンデンサＣ、信号ラインＬｓ１に接続される抵抗素子Ｒ５（第２の抵抗素子）、信号ラインＬｓ２に接続される抵抗素子Ｒ４、抵抗素子Ｒ４及びＲ５の間に接続される抵抗素子Ｒ３、及び、信号ラインＬｓ３（放電ライン）に接続される抵抗素子Ｒ６（第１の抵抗素子）、が設けられている。
【００７４】
かかる配線によれば、抵抗素子Ｒ５（第２の抵抗素子）は、パルス出力用インターフェース機能部ＬＶＣＭＯＳ２とコンデンサＣとを結ぶ通電経路に配置されるので、ここに与えられるパルス信号をコンデンサ側へ中継させることとなる。また、抵抗素子Ｒ６（第１の抵抗素子）は、第１のインターフェース機能部ＬＶＣＭＯＳ３とコンデンサＣとを結ぶ通電経路に配置されるので、グランドレベルへ向かう放電電流をＦＰＧＡ方向へ中継させることとなる。また、図示の如く、コンデンサＣは、その直前で抵抗素子５及び抵抗素子６の接点と接続され、パルス信号とオフセット電圧ΔＶの双方が其の接点を介して入力される。
【００７５】
本実施例に係る抵抗素子Ｒ６（第１の抵抗素子）は、抵抗素子Ｒ５（第２の抵抗素子）よりも低い抵抗値とされる。これによれば、ランプ期間Δｔｙ２では、信号ラインＬｓ３における外部方向出力が実質的には行われず、信号ラインＬｓ１では外部方向出力としてパルス信号（パルス電圧）の出力が行われる。また、ランプ期間Δｔｙ２の満了直後では、抵抗素子Ｒ６（第１の抵抗素子）の抵抗値が低いので、コンデンサＣの電荷が信号ラインＬｓ３を介して急峻に放電されることとなる。
【００７６】
上述の如く、本実施例に係るランプ型ＡＤ変換処理装置２００によると、コンデンサＣへの出力経路とコンデンサＣからの放電経路を設け且つこの経路を切換えて充放電させることにより、放電経路（抵抗素子Ｒ６を含む経路）の時定数が抑えられ、ランプ期間Δｔｙ２の満了直後での放電動作が速やかに完了する。このように、Ｉ／Ｏブロックのうち高速動作を可能とする機能部を用いなくとも、これと同等な動作が実現される。
【００７７】
また、ランプ波形電圧Ｖｒｐの準備期間Δｔｘ２を短期間とさせることができるので、ランプ波の周期Δｔ１も其の分短くなり、結果として、ランプ波形電圧Ｖｒｐの周波数を高く設定することが可能となる。特に、かかる場合には、単に準備期間Δｔｘ２のみが調整されるだけなので、分解能を劣化させるようなこともない。
【実施例２】
【００７８】
通常、ＬＶＤＳは、与えられる電源よりもコモンモード電圧の範囲が限られる。例えば、ＬＶＤＳに与えられる電源Ｖｐｓが３．３Ｖのとき、０．５Ｖ（下限値）から２．５Ｖ（上限値）の間をコモンモード電圧としているものがある。このように、検査レンジＶａｍが電源電圧Ｖｐｓに対して制限される場合、ＡＤ変換処理では、被検査電圧Ｖｉｎの入力値を調整させなければならない。以下、被検査電圧Ｖｉｎの調整に関する技術を説明する。
【００７９】
図６に示す如く、本実施例２に係るランプ型ＡＤ変換処理装置３００は、被検査電圧Ｖｉｎと差動インターフェース機能部ＬＶＤＳ２との間に、入力値調整回路１４０が追加されている。当該入力値調整回路１４０は、レギュレータ等で生成された定電圧Ｖｒｅｆ２（第２の定電圧）、抵抗素子Ｒ７〜Ｒ１０によって構成される。
【００８０】
このうち、抵抗素子Ｒ７及びＲ８は、互いに直列接続され、一端が定電圧Ｖｒｅｆ２に接続され他端がグランドレベルに接続される。これらは、オフセット回路を構成するものであって、其の分圧点からオフセット調整値ΔＶｑを出力させる。
【００８１】
また、抵抗素子Ｒ９及びＲ１０は、これも互いに直列接続され、一端が被検査電圧Ｖｉｎに接続され他端がオフセット回路の分圧点に接続される。これらは、分圧回路を構成するものであって、被検査電圧Ｖｉｎの電圧方向の範囲を制限させている。
【００８２】
図７を参照して、オフセット回路及び分圧回路の機能について説明する。本実施例の場合、ＬＶＤＳのコモンモード電圧が検査レンジＶａｍとされるので、被検査電圧Ｖｉｎは、このコモンモード電圧の範囲しか、ＡＤ変換によって検出されない。一方、分圧回路は、入力値を比例変化させることができるので、被検査電圧Ｖｉｎからこれを電圧方向に圧縮し、被検査電圧Ｖｉｎ（正しくは、圧縮調整された後の被検査電圧）を検査レンジＶａｍの範囲内に収めることができる。
【００８３】
また、オフセット回路は、電源電圧Ｖｐｓの下限値に対してオフセット調整値ΔＶｑを与える。このオフセット調整値ΔＶｑが設定されると、これ応じて、他端の調整値ΔＶｐも設定されることになる。従って、オフセット回路は、調整値ΔＶｑを適宜に設定させることにより、被検査電圧Ｖｉｎを電圧方向へ調整させることができる。
【００８４】
本実施例では、オフセット回路及び分圧回路の双方が採用されるので、被検査電圧Ｖｉｎの比例調整とオフセット調整を可能とさせる。例えば、コモンモード電圧が０．５Ｖ（下限値）から２．５Ｖ（上限値）の範囲とされ、調整前の被検査電圧Ｖｉｎの変動範囲が０Ｖ〜３．３Ｖであるとする。この場合、本実施例では、調整前の被検査電圧Ｖｉｎの変動範囲を「中点±０．８３Ｖ」へ比例調整させ、オフセット調整値ΔＶｑを「０．８Ｖ（オフセット調整値）」に設定する。これによれば、被検査電圧Ｖｉｎは、「０．８Ｖ≦Ｖｉｎ≦２．４６Ｖ」の範囲で変動するから、コモンモード電圧の範囲に収められるようになる。
【符号の説明】
【００８５】
Ｖｉｎ  被検査電圧，    ΔＶ  オフセット電圧，    ＣＮＴ  カウント値，    Ｖｒｐ  切換型ランプ波形電圧，    １００  ランプ型ＡＤ変換装置，    １３３ｃ  データ作成回路部，    １３０  プログラマブルコントロールユニット（ＦＰＧＡ），    １３１ａ〜１３１ｂ  Ｉ／Ｏブロック，    ＬＶＤＳ１〜ＬＶＤＳ２  差動インターフェース機能部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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