(57)【要約】【課題】配線における電気信号の減衰を低減したモノリシック集積回路を低コストで作製可能な技術を提供する。【解決手段】本開示の一側面に係るモノリシック集積回路の作製方法は、複数の回路素子を基板上に形成するステップと、常温直接接合法により、前記基板上に所定の厚さの金属箔を接合するステップと、前記金属箔を所定の形状にエッチングすることで、前記金属箔による配線を前記各回路素子間に形成するステップと、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の回路素子を基板上に形成するステップと、
常温直接接合法により、前記基板上に所定の厚さの金属箔を接合するステップと、
前記金属箔を所定の形状にエッチングすることで、前記金属箔による配線を前記各回路素子間に形成するステップと、
を備える、
モノリシック集積回路の作製方法。
【請求項２】
前記金属箔の前記所定の厚さは、５μｍ〜２００μｍである、
請求項１に記載のモノリシック集積回路の作製方法。
【請求項３】
前記基板は、半絶縁性半導体基板又は絶縁性基板である、
請求項１又は２に記載のモノリシック集積回路の作製方法。
【請求項４】
前記金属箔は、アルミニウム、銅、ニッケル、錫、亜鉛、鉛、タングステン、チタン、金、銀、及びそれらの合金の少なくともいずれかにより構成される、
請求項１から３のいずれか１項に記載のモノリシック集積回路の作製方法。
【請求項５】
基板と、
基板上に形成された複数の回路素子と、
前記各回路素子間を接続し、５μｍ〜２００μｍの厚さの金属箔で構成された配線と、
を備える、
モノリシック集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モノリシック集積回路の作製方法及びモノリシック集積回路に関する。
【背景技術】
【０００２】
モノリシック集積回路は、一般的に、半絶縁性半導体基板又は絶縁性基板上に複数の回路素子（例えば、電界効果トランジスタ、抵抗等）を形成し、各回路素子間を接続して電気信号を伝送するための配線を金属箔により形成することで作製される。従来、このモノリシック集積回路の配線は、接着剤又は樹脂を用いて金属箔（典型的には、銅箔）を基板上に接着し、接着した金属箔をエッチングすることにより形成されていた。
【０００３】
しかしながら、モノリシック集積回路では、様々な半導体素子と配線とが同一基板上に形成される。そのため、配線を作成した後に、半導体プロセス中で高温の熱処理を行うことになり、この熱処理によって接着剤又は樹脂が変質してしまい、作製されたモノリシック集積回路に不備が生じる可能性があった。
【０００４】
そこで、接着剤、樹脂等の中間層を用いずに、モノリシック集積回路の配線を構成するための金属箔を基板上に直接形成する方法が提案されている。具体的には、蒸着、スパッタリング、及びめっきのいずれかの方法で金属層を基板上に堆積し、堆積した金属箔を所定の形状にエッチングすることで各回路素子間を接続する配線を形成する方法が提案されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Takehiro Makita, Isao Tamai, and Shohei Seki, "Coplanar Waveguides on High-Resistivity Silicon Substrates With Attenuation Constant Lower Than 1 dB/mm for Microwave and Millimeter-Wave Bands", IEEE Transactions on Electron Devices, 58, 3 (2011), p709-715
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本件発明者らは、上記のような蒸着、スパッタリング、及びめっきのいずれかを用いた方法には、次のような問題点があることを見出した。すなわち、配線に伝送させる電気信号の周波数が高くなると、配線を構成する金属材料の表皮効果により、電気信号の振動は、配線の内部には伝搬せずに、配線の表面のみに伝搬する。その結果、実質的な電気抵抗が増加してしまうため、伝送される電気信号が著しく減衰してしまう。
【０００７】
この減衰を回避するためには、配線の厚みを厚くして、側面の幅を大きくすることで、電気抵抗の増加の影響を抑制することが考えられる。しかしながら、蒸着、スパッタリング、及びめっきのいずれかを用いた従来の方法では、金属層の厚みを厚くするためには、成膜時間が増加してしまい、コストが増加してしまう。
【０００８】
そのため、典型的には、配線の厚みは、５μｍ未満に設定されていた（例えば、非特許文献１では、金で構成される配線の厚みは４μｍである）。よって、蒸着、スパッタリング、及びめっきのいずれかを用いた従来の方法では、配線の電気抵抗が増加してしまうことによる電気信号の減衰を防止するのは困難であるという問題点があることを本件発明者らは見出した。
【０００９】
本発明は、一側面では、このような実情を鑑みてなされたものであり、その目的は、配線における電気信号の減衰を低減したモノリシック集積回路を低コストで作製可能な技術を提供することである。
【課題を解決するための手段】
【００１０】
本発明は、上述した課題を解決するために、以下の構成を採用する。
【００１１】
すなわち、本開示の一側面に係るモノリシック集積回路の作製方法は、複数の回路素子を基板上に形成するステップと、常温直接接合法により、前記基板上に所定の厚さの金属箔を接合するステップと、前記金属箔を所定の形状にエッチングすることで、前記金属箔による配線を前記各回路素子間に形成するステップと、を備える。
【００１２】
常温直接接合法では、金属箔の接合にかかる時間は、金属箔の厚みに依らない。そのため、常温直接接合法によれば、比較的に厚みの厚い金属箔を比較的に短い時間で基板上に接合することができる。よって、上記作製方法によれば、接合時間の増加を招くことなく配線を構成する金属箔の厚みを厚くすることができるため、配線における電気信号の減衰を低減したモノリシック集積回路を低コストで作製可能である。
【００１３】
なお、常温直接接合法とは、対象物を中間層なしで、加熱することなく接合する方法である。常温直接接合法の一例として、例えば、表面活性化接合法、原子拡散接合等が挙げられる。
【００１４】
また、上記一側面に係るモノリシック集積回路の作製方法において、金属箔の所定の厚さは、５μｍ〜２００μｍとすることができる。配線の抵抗値を抑える観点からは、金属箔の所定の厚さは、１０μｍ以上であることが好ましい。一方、金属箔の厚みを厚くするほど、エッチングの際の微細加工が困難になり得る。そのため、加工性の観点からは、金属箔の所定の厚さは、１００μｍ以下であることが好ましい。基板には、半絶縁性半導体基板又は絶縁性基板を用いることができる。半絶縁性半導体基板は、半絶縁性半導体により構成された基板である。また、絶縁性基板は、絶縁性材料により構成された基板である。更に、金属箔は、アルミニウム、銅、ニッケル、錫、亜鉛、鉛、タングステン、チタン、金、銀、及びそれらの合金の少なくともいずれかにより構成されてよい。また、金属箔は、単層構造を有してもよいし、以上の１又は複数種類の材料で構成された多層構造を有してもよい。
【００１５】
また、本開示の一側面に係るモノリシック集積回路は、基板と、基板上に形成された複数の回路素子と、前記各回路素子間を接続し、５μｍ〜２００μｍの厚さの金属箔で構成された配線と、を備える。当該構成によれば、配線における電気信号の減衰を低減したモノリシック集積回路を提供することができる。
【発明の効果】
【００１６】
本開示によれば、配線における電気信号の減衰を低減したモノリシック集積回路を低コストで作製可能な技術を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、実施の形態に係るモノリシック集積回路の作製方法を示すフローチャートである。
【図２】図２は、実施の形態に係るモノリシック集積回路の作製過程の一状態を模式的に例示する。
【図３】図３は、実施の形態に係るモノリシック集積回路の作製過程の一状態を模式的に例示する。
【図４】図４は、実施の形態に係るモノリシック集積回路の作製過程の一状態を模式的に例示する。
【図５】図５は、実施の形態に係るモノリシック集積回路の作製過程の一状態を模式的に例示する。
【図６】図６は、変形例に係るモノリシック集積回路の作製過程の一状態を模式的に例示する。
【図７】図７は、変形例に係るモノリシック集積回路の作製過程の一状態を模式的に例示する。
【図８】図８は、実施例及び比較例それぞれで作製したコプレナ導波路を模式的に例示する。
【図９】図９は、実施例及び比較例それぞれで作製したコプレナ導波路を示す写真である。
【図１０】図１０は、実施例及び比較例それぞれで作製したコプレナ導波路の信号線を伝搬する高周波信号の減衰状況を測定した結果を示す。
【図１１】図１１は、実施例及び比較例それぞれで作製したコプレナ導波路の信号線を伝搬する高周波信号の減衰状況を測定した結果を示す。
【発明を実施するための形態】
【００１８】
以下、本発明の一側面に係る実施の形態（以下、「本実施形態」とも表記する）を、図面に基づいて説明する。ただし、以下で説明する本実施形態は、あらゆる点において本発明の例示に過ぎない。本発明の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。つまり、本発明の実施にあたって、実施形態に応じた具体的構成が適宜採用されてもよい。なお、以下の説明では、説明の便宜のため、図面内の向きを基準として説明を行う。
【００１９】
§１  実施形態
図１〜図５を用いて、本実施形態に係るモノリシック集積回路の作製方法を説明する。図１は、本実施形態に係るモノリシック集積回路の作製方法を示すフローチャートである。図２〜図５は、本実施形態に係るモノリシック集積回路の作製過程の一状態を模式的に例示する。
【００２０】
（ステップＳ１０１）
ステップＳ１０１では、図２に示されるとおり、モノリシック集積回路を構成するための基板１０を用意する。基板１０には、例えば、半絶縁性半導体基板又は絶縁性基板を用いることができる。
【００２１】
半絶縁性半導体基板は、半絶縁性半導体により構成された基盤である。半絶縁性とは、絶縁体に近い性質を示すことである。例えば、基板の材料に化合物半導体を用いる場合、禁制帯幅の大きい化合物半導体に不純物を添加すると、禁制帯の内部に深い準位が形成される。そして、この深い準位の電子及び正孔が固定され、伝導帯の電子密度又は価電子帯の正孔密度が非常に小さくなり絶縁体に近くなる。この性質が半絶縁性である。このような半絶縁性半導体基板の一例として、例えば、半絶縁性ＧａＡｓ（ガリウムヒ素）基板、半絶縁性ＩｎＰ（リン化インジウム）基板、半絶縁性ＳｉＣ（炭化ケイ素）基板等を挙げることができる。
【００２２】
また、絶縁性基板は、絶縁性を有する材料により構成された基板である。このような絶縁性基板の一例として、例えば、サファイア基板等を挙げることができる。
【００２３】
（ステップＳ１０２）
ステップＳ１０２では、図３に示されるとおり、基板１０上に複数の回路素子１１を形成する。回路素子１１は、例えば、トランジスタ、ダイオード、抵抗、キャパシタ等である。各回路素子１１は、基板１０に不純物を添加する、基板１０上に結晶を形成する等の公知の方法によって形成可能である。また、回路素子１１の数は、実施の形態に応じて適宜決定されてよい。
【００２４】
（ステップＳ１０３）
ステップＳ１０３では、図４に示されるとおり、常温直接接合法により、基板１０上に所定の厚さの金属箔１２を接合する。常温直接接合法とは、対象物を中間層なしで、加熱することなく接合する方法である。常温直接接合法の一例として、例えば、表面活性化接合法、原子拡散接合法等が挙げられる。表面活性化接合法は、接合する２つの対象物それぞれの表面に、ビーム（例えば、アルゴンビーム）又はプラズマを照射して、各表面を洗浄化及び活性化した後、圧力を付与して表面同士を接合する接合方法である。
【００２５】
金属箔１２の所定の厚みは、例えば、５μｍ〜２００μｍとすることができる。上記のとおり、配線の厚みを厚くするほど、配線における高周波信号の減衰を低減することができる。この観点から、金属箔１２の所定の厚さは、１０μｍ以上とするのが好ましい。金属箔１２の厚みを厚くするほど、エッチングの際の微細加工が困難になり得る。そのため、加工性の観点からは、金属箔１２の所定の厚さは、１００μｍ以下とするのが好ましい。すなわち、抵抗値を抑え、かつ加工性を担保する観点からは、金属箔１２の厚みは、１０μｍ〜１００μｍとするのが好ましい。また、金属箔１２の材料には、アルミニウム、銅、ニッケル、錫、亜鉛、鉛、タングステン、チタン、金、銀、及びそれらの合金の少なくともいずれかを用いることができる。また、金属箔１２は、単層構造を有してもよいし、以上の１又は複数種類の材料で構成された多層構造を有してもよい。なお、本実施形態では、図４に示されるとおり、中間層を設けることなく、金属箔１２を基板１０上に直接的に接合する。
【００２６】
（ステップＳ１０４）
ステップＳ１０４では、図５に示されるとおり、接合した金属箔１２を所定の形状にエッチングすることで、金属箔１２による配線１３を各回路素子１１間に形成する。エッチングは、公知の方法から適宜選択されてよい。また、所定の形状は、各回路素子１１の接続関係に応じて適宜決定される。
【００２７】
以上の工程により、本実施形態に係るモノリシック集積回路１を作製することができる。作製されたモノリシック集積回路１は、基板１０と、基板１０上に形成された複数の回路素子１１と、各回路素子１１間を接続し、５μｍ〜２００μｍの厚さの金属箔１２で構成された配線１３と、を備える。
【００２８】
［特徴］
以上のように、本実施形態に係る作製方法では、常温直接接合法により、配線１３を形成するための金属箔１２を基板１０に接合する。常温直接接合法によれば、比較的に大きな厚みを有する金属箔を比較的に短い時間で基板上に接合することができる。
【００２９】
例えば、常温直接接合法の一例である表面化成化接合法によれば、接合する金属箔の厚みを問わず、金属箔を基板に接合するのにかかる時間は１０分以下である。よって、４０μｍ以上の比較的に大きな厚みを有する金属箔１２であっても、１０分以下の時間で基板１０に接合することができる。
【００３０】
これに対して、例えば、めっきでは、１時間あたりに成膜可能な金属層の厚みは約２０μｍである。そのため、４０μｍ以上の厚みを有する配線を形成するためには、めっきの工程だけで、２時間以上の時間がかかってしまう。よって、めっきにより、比較的に厚みの大きい配線を形成するのは現実的ではない。
【００３１】
また、例えば、スパッタリングでは、１分あたりに成膜可能な金属層の厚みは約１μｍである。そのため、４０μｍ以上の厚みを有する配線を形成するためには、スパッタリングの工程だけで４０分以上かかってしまう。スパッタリングの工程を４０分以上行うと、回路素子１１にダメージが入ってしまう。よって、スパッタリングにより、比較的に厚みの大きい配線を形成するのも現実的ではない。
【００３２】
したがって、常温直接接合法によれば、従来の方法では達成困難な厚みの配線を比較的に短い時間で基板上に形成可能である。よって、本実施形態に係る作製方法によれば、接合時間の増加を招くことなく配線１３を構成する金属箔１２の厚みを厚くすることができるため、配線１３における電気信号の減衰を低減したモノリシック集積回路１を低コストで作製可能である。
【００３３】
§２  変形例
以上、本発明の一実施形態について説明したが、前述までの説明はあらゆる点において本発明の例示に過ぎない。本発明の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。すなわち、上記モノリシック集積回路１の構成に関して、適宜、構成要素の省略、置換及び追加が行われてもよい。また、上記作製方法はについて、実施の形態に応じて、適宜、ステップの省略、置換、及び追加が可能である。
【００３４】
例えば、図６及び図７に示すとおり、上記作製方法に更にステップを追加してもよい。図６及び図７は、変形例に係るモノリシック集積回路の作製過程の一状態を模式的に例示する。
【００３５】
本変形例では、上記ステップＳ１０４の後、図６に示すとおり、層間絶縁膜１４を形成する。層間絶縁膜１４は、例えば、プラズマＣＶＤ（chemical vapor deposition）により形成可能である。また、層間絶縁膜１４の材料には、例えば、Ｓｉ3Ｎ4（窒化ケイ素）、ＳｉＯ2（二酸化ケイ素）、ＢＣＢ（ベンゾシクロブテン）等を用いることができる。
【００３６】
次に、形成した層間絶縁膜１４の不要な部分を公知の方法で適宜除去し、層間絶縁膜１４上に上層配線１５を構成するための金属箔を接合する。この金属箔の接合は、上記ステップＳ１０３と同様に実施することができる。そして、接合した金属箔に対してエッチングを適宜行う。これにより、図７に示されるとおり、層間絶縁膜１４上に上層配線１５を形成することができる。
【００３７】
以上のとおり、上記実施形態に係る作製方法は、モノリシック集積回路の構成に応じて、適宜、ステップの省略、置換、及び追加が行われてよい。上記のほか、例えば、モノリシック集積回路には、保護膜、めっき配線、裏面メタル等が形成されてよい。なお、裏面メタルの形成には、上記ステップＳ１０３と同様の方法が利用可能である。すなわち、上記実施形態に係るステップＳ１０３及びＳ１０４は、いわゆる第１層配線にのみではなく、第２層配線（上記上層配線１５）、裏面メタル等の配線を形成するあらゆる場面に適用可能である。
【００３８】
§３  実施例
以下、本発明の実施例について説明する。ただし、本発明は以下の実施例に限定される訳ではない。
【００３９】
図１０及び図１１に示されるとおり、実施例及び比較例それぞれでは、一対のグラント、及び一対のグラントに挟まれるように配置される信号線を有するコプレナ導波路をサファイア基板上に形成した。コプレナ導波路の材料には、アルミニウムを用いた。
【００４０】
具体的に、第１実施例及び第２実施例では、上記実施形態に係る作製方法に従って、表面活性化接合により、１７μｍの厚みを有するアルミニウム箔をサファイア基板上に接合し、接合したアルミニウム箔をエッチングすることでコプレナ導波路を形成した。第１実施例では、信号線の長さを３ｍｍとした。第２実施例では、図１１に示されるとおり、各線を折り返して、信号線の長さを１１ｍｍとした。
【００４１】
これに対して、第１比較例及び第２比較例では、サファイア基板上に０．１μｍの厚みを有するアルミニウム層を、アルバック社製真空蒸着装置VPC-410を用いた抵抗加熱蒸着により堆積し、堆積したアルミニウム層をエッチングすることでコプレナ導波路を形成した。蒸着に要する時間は５０分であった（堆積レートは2nm/分）。第１比較例では、上記第１実施例と同様に、信号線の長さを３ｍｍとした。第２比較例では、上記第２実施例と同様に、信号線の長さを１１ｍｍとした。
【００４２】
そして、各実施例及び各比較例で作製したコプレナ導波路に高周波信号を流して、各コプレナ導波路の性能を確認した。具体的には、各コプレナ導波路に４０ＧＨｚまでの高周波信号を流し、ベクトルネットワークアナライザ（アンリツ製、ＭＳ４６４４）により、各コプレナ導波路における高周波信号の減衰状況を測定した。
【００４３】
図１０は、第１実施例及び第１比較例の測定結果を示す。図１１は、第２実施例及び第２比較例の測定結果を示す。なお、図１０及び図１１のグラフの横軸は高周波信号の周波数を示し、縦軸はＳ２１（伝達係数）パラメタの値を示す。例えば、横軸の値０ｄＢは、減衰が０であることを示す。また、横軸の値−２０ｄＢは、電力が１／１０に減衰したことを示す。
【００４４】
図１０及び図１１に示すとおり、線路長を３ｍｍとしたケース及び線路長を１１ｍｍとしたケースの両方のケースで、各実施例で作製した信号線における高周波信号の減衰率は、各比較例で作製した信号線における高周波信号の減衰率に比べて圧倒的に小さかった。したがって、本発明によれば、比較的に大きい厚みを有する配線を形成することができ、これによって、配線における電気信号の減衰を低減したモノリシック集積回路を低コストで作製可能であることが分かった。
【符号の説明】
【００４５】
１…モノリシック集積回路、
１０…基板、１１…回路素子、１２…金属箔、
１３…配線、１４…層間絶縁膜、１５…上層配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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