(57)【要約】【課題】信頼性を向上できる。【解決手段】実施形態によれば、半導体記憶装置は、第１選択トランジスタＳＴ１、第１メモリセルＭＴ、第２メモリセルＭＴ、及び第２選択トランジスタＳＴ２を含む第１メモリストリングＳＲと、第１ワード線ＷＬと、第２ワード線ＷＬと、第１選択ゲート線ＳＧＤと、第２選択ゲート線ＳＧＳと、制御回路１６とを含む。制御回路１６は、第１メモリセルＭＴへの書き込み動作において、プログラム動作とプログラムベリファイ動作を含むプログラムループを繰り返し、プログラムループの繰り返しが終了した後に、第１及び第２ワード線に第１電圧ＶＲＥＡＤを印加し、且つ第１及び第２選択ゲート線に第２電圧ＶＳＧを印加する第１動作を実行する。【選択図】図５
2019117679.tif 000002
【特許請求の範囲】
【請求項１】
各々が直列に接続された第１選択トランジスタ、第１メモリセル、第２メモリセル、及び第２選択トランジスタを含む第１メモリストリングと、
前記第１メモリセルのゲートに接続された第１ワード線と、
前記第２メモリセルのゲートに接続された第２ワード線と、
前記第１選択トランジスタのゲートに接続された第１選択ゲート線と、
前記第２選択トランジスタのゲートに接続された第２選択ゲート線と、
書き込み動作を制御する制御回路と
を備え、前記制御回路は、前記第１メモリセルへの前記書き込み動作において、プログラム動作とプログラムベリファイ動作を含むプログラムループを繰り返し、前記プログラムループの前記繰り返しが終了した後に、前記第１及び第２ワード線に前記第１及び第２メモリセルをオン状態にする第１電圧を印加し、且つ前記第１及び第２選択ゲート線に前記第１及び第２選択トランジスタをオン状態にする第２電圧を印加する第１動作を実行する
半導体記憶装置。
【請求項２】
前記第１ワード線に第１トランジスタを介して接続され、前記第１選択ゲート線に第２トランジスタを介して接続され、且つ、前記第２選択ゲート線に第３トランジスタを介して接続されたドライバ回路と、
前記第１乃至第３トランジスタのゲートに共通に接続された信号線と、
前記信号線が接続されたデコーダ回路と
を更に備え、前記制御回路は、前記プログラムループの前記繰り返しが終了した後、前記信号線に前記第１乃至第３トランジスタをオン状態にする第３電圧を印加し、前記第３電圧を印加した後に前記信号線に前記第１乃至第３トランジスタをオフ状態にする前記第３電圧よりも低い第４電圧を印加する第２動作を実行し、前記第２動作を実行した後に前記第１動作を実行する
請求項１記載の半導体記憶装置。
【請求項３】
前記第１メモリセルへの前記書き込み動作における前記プログラムベリファイ動作において、前記第１ワード線に読み出し電圧が印加され、前記第２ワード線に前記第１電圧が印加され、前記第１及び第２選択ゲート線に前記第２電圧が印加される
請求項１また２記載の半導体記憶装置。
【請求項４】
各々が直列に接続された第３選択トランジスタ、第３メモリセル、第４メモリセル、及び第４選択トランジスタを含む第２メモリストリングと、
前記第３選択トランジスタのゲートに接続された第３選択ゲート線と、
前記第４選択トランジスタのゲートに接続された第４選択ゲート線と
を更に備え、前記第１ワード線は、前記第３メモリセルのゲートに接続され、
前記第２ワード線は、前記第４メモリセルのゲートに接続され、
前記第１メモリセルへの前記書き込み動作において、前記プログラムループの前記繰り返しの間、前記第３及び第４選択トランジスタは、オフ状態とされ、
前記第１動作において、前記第３選択ゲート線及び前記第４選択ゲート線の少なくとも１つに前記第２電圧が印加される
請求項１乃至３のいずれか一項記載の半導体記憶装置。
【請求項５】
前記制御回路は、前記プログラム動作及び前記第２動作を順に実行する
請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−１５２０５２号公報
【特許文献２】特開２０１６−６２６２４号公報
【特許文献３】米国特許第９，６０７，７０７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
信頼性を向上できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、各々が直列に接続された第１選択トランジスタ、第１メモリセル、第２メモリセル、及び第２選択トランジスタを含む第１メモリストリングと、第１メモリセルのゲートに接続された第１ワード線と、第２メモリセルのゲートに接続された第２ワード線と、第１選択トランジスタのゲートに接続された第１選択ゲート線と、第２選択トランジスタのゲートに接続された第２選択ゲート線と、書き込み動作を制御する制御回路とを含む。制御回路は、第１メモリセルへの書き込み動作において、プログラム動作とプログラムベリファイ動作を含むプログラムループを繰り返し、プログラムループの繰り返しが終了した後に、第１及び第２ワード線に第１及び第２メモリセルをオン状態にする第１電圧を印加し、且つ第１及び第２選択ゲート線に第１及び第２選択トランジスタをオン状態にする第２電圧を印加する第１動作を実行する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体記憶装置のブロック図である。
【図２】図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
【図３】図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図４】図４は、第１実施形態に係る半導体記憶装置の備えるロウデコーダの接続を示す図である。
【図５】図５は、第１実施形態に係る半導体記憶装置における書き込み動作のフローチャートである。
【図６】図６は、第１実施形態に係る半導体記憶装置における書き込み動作時の各配線の電圧を示すタイミングチャートである。
【図７】図７は、読み出し動作におけるワード線とＮＡＮＤストリングのチャネルの電圧を示すタイミングチャートの一例である。
【図８】図８は、第２実施形態に係る半導体記憶装置における書き込み動作時の各配線の電圧を示すタイミングチャートである。
【図９】図９は、第２実施形態に係る半導体記憶装置における書き込み動作時の各配線の電圧を示すタイミングチャートである。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。なお、半導体記憶装置は、三次元積層型ＮＡＮＤ型フラッシュメモリに限定されず、半導体基板上にメモリセルトランジスタが配置された平面型ＮＡＮＤ型フラッシュメモリにも適用できる。
【０００９】
１．１  構成について
１．１．１  半導体記憶装置の全体構成について
まず、半導体記憶装置の全体構成について、図１を用いて説明する。なお、図１の例では、各ブロックの接続の一部を矢印線により示しているが、接続は、これに限定されない。
【００１０】
図１に示すように、半導体記憶装置１は、メモリセルアレイ１０、ロウデコーダ１１（１１ａ及び１１ｂ）、ロウドライバ１３、センスアンプ１４、電圧発生回路１５、及びシーケンサ１６を備える。
【００１１】
メモリセルアレイ１０は、不揮発性のメモリセルトランジスタの集合である８個のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ７）を備えている。ブロックＢＬＫの各々は、メモリセルトランジスタが直列接続されたＮＡＮＤストリングＳＲの集合である４個のストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を備えている。なお、メモリセルアレイ１０内のブロックＢＬＫの個数及びブロックＢＬＫ内のストリングユニットＳＵの個数は任意である。
【００１２】
ロウデコーダ１１ａは、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ５、及びＢＬＫ６に対応して設けられる。また、ロウデコーダ１１ｂは、ブロックＢＬＫ２、ＢＬＫ３、ＢＬＫ６、及びＢＬＫ７に対応して設けられる。ロウデコーダ１１ａ及び１１ｂは、それぞれブロックデコーダ１２ａ及び１２ｂを含む。ブロックデコーダ１２ａ及び１２ｂは、ロウアドレスＲＡをデコードし、そのデコード結果に基づいて、対応するブロックＢＬＫのロウ方向を選択する。そして、ロウデコーダ１１ａ及び１１ｂは、必要な電圧を対応するブロックＢＬＫに出力する。
【００１３】
ロウドライバ１３、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１ａ及び１１ｂに供給する。
【００１４】
センスアンプ１４は、データの読み出し時には、メモリセルトランジスタから読み出したデータをセンスする。またデータの書き込み時には、書き込みデータをメモリセルトランジスタに転送する。
【００１５】
電圧発生回路１５は、データの書き込み、読み出し、及び消去に必要な電圧を発生し、これを例えばロウドライバ１３及びセンスアンプ１４等に供給する。
【００１６】
シーケンサ１６は、半導体記憶装置１全体の動作を制御する。より具体的には、シーケンサ１６は、ロウデコーダ１１ａ及び１１ｂ、ロウドライバ１３、センスアンプ１４、及び電圧発生回路１５等を制御する。また、シーケンサ１６は、内部にレジスタ１７を含む。レジスタ１７は、各種動作の設定等を保存する。レジスタ１７は、書き込み動作後のダミーリードの実行の有無を設定するパラメータを保持する。例えば、シーケンサ１６は、レジスタ１７のダミーリードに対応するレジスタアドレスに“０”が設定されている場合、書き込み動作後にダミーリードを実行しない（“disable”）。また、シーケンサ１６は、レジスタ１７のダミーリードに対応するレジスタアドレスに“１”が設定されている場合、書き込み動作後にダミーリードを実行する（“enable”）。ダミーリード有無に対応するパラメータ設定は、例えば、製品出荷時に行われる。
【００１７】
１．１．２  メモリセルアレイの構成について  
次に、メモリセルアレイ１０の構成について、図２を用いて説明する。なお、図２の例は、ブロックＢＬＫ０の構成を示しているが、ブロックＢＬＫ１〜ＢＬＫ３の構成も、ブロックＢＬＫ０と同様である。
【００１８】
図２に示すように、ＮＡＮＤストリングＳＲの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。メモリセルトランジスタＭＴは、１ビット以上のデータを保持可能である。
【００１９】
なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。また、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。更に、選択トランジスタＳＴ１及びＳＴ２の個数は、任意であり、それぞれ１個以上あればよい。
【００２０】
８個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。より具体的には、メモリセルトランジスタＭＴ０〜ＭＴ７は、その電流経路が直列に接続される。そしてメモリセルトランジスタＭＴ７のドレインは、選択トランジスタＳＴ１のソースに接続され、メモリセルトランジスタＭＴ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。
【００２１】
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０〜ＳＧＤ３にそれぞれ接続される。同様に、ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０〜ＳＧＳ３にそれぞれ接続される。以下、選択ゲート線ＳＧＤ０〜ＳＧＤ３を限定しない場合は、選択ゲート線ＳＧＤと表記する。選択ゲート線ＳＧＳ０〜ＳＧＳ３を限定しない場合は、選択ゲート線ＳＧＳと表記する。なお、各ストリングユニットＳＵの選択ゲート線ＳＧＳ０〜ＳＧＳ３は共通に接続されてもよい。
【００２２】
ブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。以下、ワード線ＷＬ０〜ＷＬ７を限定しない場合は、ワード線ＷＬと表記する。
【００２３】
ストリングユニットＳＵ内にある各ＮＡＮＤストリングＳＲの選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ０〜ＢＬ（Ｎ−１）（Ｎは２以上の整数）に接続される。以下、ビット線ＢＬ０〜ＢＬ（Ｎ−１）を限定しない場合は、ビット線ＢＬと表記する。各ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＳＲを共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。つまり、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤ及びＳＧＳに接続されたＮＡＮＤストリングＳＲの集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
【００２４】
データの書き込み及び読み出しは、いずれかのストリングユニットＳＵにおけるいずれかのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われる。以下、データの書き込み及び読み出しの際、一括して選択されるメモリセルトランジスタＭＴの各々書き込まれる、または各々から読み出される１ビットのデータの集まりを「ページ」と呼ぶ。
【００２５】
１．１．３  メモリセルアレイの断面構成について  
次に、メモリセルアレイ１０の断面構成について、図３を用いて説明する。図３の例は、ストリングユニットＳＵ０及びＳＵ１の断面を示しており、ストリングユニットＳＵ２及びＳＵ３の構成も同様である。なお、図３において、層間絶縁膜は省略されている。
【００２６】
図３に示すように、半導体基板１００に平行な第１方向Ｄ１に沿って、半導体基板１００に平行で第１方向Ｄ１に垂直な第２方向Ｄ２に延びる複数のソース線コンタクトＬＩが設けられている。２つのソース線コンタクトＬＩの間には、１つのストリングユニットＳＵが配置されている。ソース線コンタクトＬＩは、半導体基板１００とＮＡＮＤストリングＳＲよりも上方に設けられる図示せぬソース線ＳＬとを接続する。なお、ソース線コンタクトＬＩ及びＮＡＮＤストリングＳＲの配置は任意に設定可能である。例えば２つのソース線コンタクトＬＩの間に複数のストリングユニットＳＵが設けられてもよい。更に、図３の例では、説明を簡略化するために１つのストリングユニットＳＵにおいて、複数のＮＡＮＤストリングＳＲが、第２方向Ｄ２に沿って１列に配列されている場合を示しているが、１つのストリングユニットＳＵにおけるＮＡＮＤストリングＳＲの配列は任意に設定可能である。例えば、第２方向Ｄ２に沿って、２列並行に配置されてもよく、４列の千鳥配置に配列されてもよい。
【００２７】
各ストリングユニットＳＵにおいて、ＮＡＮＤストリングＳＲは、半導体基板１００に垂直な第３方向Ｄ３に沿って形成されている。より具体的には、半導体基板１００の表面領域には、ｎ型ウェル１０１が設けられている。そして、ｎ型ウェル１０１の表面領域には、ｐ型ウェル１０２が設けられている。また、ｐ型ウェル１０２の表面領域の一部には、ｎ＋型拡散層１０３が設けられている。そしてｐ型ウェル１０２の上方には、選択ゲート線ＳＧＳ、メモリセルトランジスタＭＴ０〜ＭＴ７に接続されるワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤとして機能する１０層の配線層１０４が、それぞれ図示せぬ層間絶縁膜を介して順次積層されている。
【００２８】
そして、１０層の配線層１０４を貫通してｐ型ウェル１０２に達するピラー状の半導体層１０５が形成されている。半導体層１０５の側面には、トンネル絶縁膜１０６、電荷蓄積層１０７、及びブロック絶縁膜１０８が順次形成される。半導体層１０５には、例えば多結晶シリコンが用いられる。トンネル絶縁膜１０６及びブロック絶縁膜１０８には、例えばシリコン酸化膜が用いられる。電荷蓄積層１０７には、例えばシリコン窒化膜が用いられる。半導体層１０５は、ＮＡＮＤストリングＳＲの電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして、半導体層１０５の上端は、コンタクトプラグ１０９を介して、第１方向Ｄ１に延びる配線層１１０に接続される。配線層１１０は、ビット線ＢＬとして機能する。
【００２９】
以下、半導体層１０５、トンネル絶縁膜１０６、電荷蓄積層１０７、及びブロック絶縁膜１０８により形成される柱を「メモリピラーＭＰ」と呼ぶ。このメモリピラーＭＰとワード線ＷＬ０〜ＷＬ７とにより、メモリセルトランジスタＭＴ０〜ＭＴ７が構成される。同様に、このメモリピラーＭＰと選択ゲート線ＳＧＤ及びＳＧＳとにより、選択トランジスタＳＴ１及びＳＴ２がそれぞれ構成される。
【００３０】
なお、図３の例では、選択ゲート線ＳＧＤ及びＳＧＳとして機能する配線層１０４は、それぞれ１層設けられているが、複数層設けられてもよい。
【００３１】
ソース線コンタクトＬＩは、第２方向Ｄ２に沿ってライン形状を有する。ソース線コンタクトＬＩには、例えば多結晶シリコンが用いられる。そしてソース線コンタクトＬＩの底面はｎ＋型拡散層１０３に接続され、上面はソース線ＳＬとして機能する配線層（不図示）に接続される。
【００３２】
なお、メモリセルアレイ１０の構成は、他の構成であってもよい。すなわちメモリセルアレイ１０の構成については、例えば、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００３３】
１．１．４  ロウデコーダの構成について
次に、ロウデコーダ１１ａ及び１１ｂの構成について、図４を用いて説明する。なお、図４の例では、説明を簡略化するために、１つのブロックＢＬＫに接続されるワード線ＷＬ０〜ＷＬ７のいずれか１つ、選択ゲート線ＳＧＳ０〜ＳＧＳ３のいずれか１つ、及び選択ゲート線ＳＧＤ０〜ＳＧＤ３のいずれか１つを示している。また、以下の説明では、トランジスタのソース及びドレインを限定しない場合、トランジスタのソースまたはドレインのいずれか一方を「トランジスタの一端」と呼び、トランジスタのソースまたはドレインのいずれか他方を「トランジスタの他端」と呼ぶ。
【００３４】
図４に示すように、ロウデコーダ１１ａは、ブロックデコーダ１２ａ、並びに複数のｎチャネルＭＯＳトランジスタ３２ａ、３３ａ、３４ａ、３５ａを含む。同様に、ロウデコーダ１１ｂは、ブロックデコーダ１２ｂ、並びに複数のｎチャネルＭＯＳトランジスタ３２ｂ、３３ｂ、３４ｂ、及び３５ｂを含む。
【００３５】
ブロックデコーダ１２ａは、ロウアドレスＲＡに基づいて、信号線ＢＬＫＳＥＬ１及び信号線ＢＬＫＳＥＬ１ｎの論理レベルを決定し、トランジスタ３２ａ、３３ａ、３４ａ、及び３５ａのオン／オフ状態を制御する。同様に、ブロックデコーダ１２ｂは、ロウアドレスＲＡに基づいて、信号線ＢＬＫＳＥＬ２及び信号線ＢＬＫＳＥＬ２ｎの論理レベルを決定し、トランジスタ３２ｂ、３３ｂ、３４ｂ、及び３５ｂのオン／オフ状態を制御する。
【００３６】
トランジスタ３２ａ、３２ｂ、３３ａ、３３ｂ、３４ａ、３４ｂ、３５ａ、及び３５ｂは、対応するブロックＢＬＫと、信号線ＣＧＩを介してロウドライバ１３とを接続するブロック選択トランジスタとして機能する。以下の説明において、トランジスタ３２ａ及び３２ｂ、３３ａ及び３３ｂ、３４ａ及び３４ｂ、並びに３５ａ及び３５ｂをそれぞれ限定しない場合は、単にトランジスタ３２、３３、３４、及び３５とそれぞれ表記する。
【００３７】
より具体的には、トランジスタ３２ａは、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ４、及びＢＬＫ５の各ワード線ＷＬ（ＷＬ０〜ＷＬ７）に対応してそれぞれ設けられる。各ブロックＢＬＫに対応するトランジスタ３２ａのゲートは、信号線ＢＬＫＳＥＬ１に共通に接続される。ブロックＢＬＫ０に対応するトランジスタ３２ａの一端は、ブロックＢＬＫ０のワード線ＷＬのいずれかに接続され、トランジスタ３２ａの他端は、信号線ＣＧＩを介してロウドライバ１３に接続される。ブロックＢＬＫ１に対応するトランジスタ３２ａの一端は、ブロックＢＬＫ１のワード線ＷＬのいずれかに接続され、トランジスタ３２ａの他端は、ブロックＢＬＫ０に対応するトランジスタ３２ａとは異なる信号線ＣＧＩを介してロウドライバ１３に接続される。ブロックＢＬＫ４に対応するトランジスタ３２ａの一端は、ブロックＢＬＫ４のワード線ＷＬのいずれかに接続され、トランジスタ３２ａの他端は、ブロックＢＬＫ０及びＢＬＫ１に対応するトランジスタ３２ａとは異なる信号線ＣＧＩを介してロウドライバ１３に接続される。ブロックＢＬＫ５に対応するトランジスタ３２ａの一端は、ブロックＢＬＫ５のワード線ＷＬのいずれかに接続され、トランジスタ３２ａの他端は、ブロックＢＬＫ０、ＢＬＫ１、及びＢＬＫ４に対応するトランジスタ３２ａとは異なる信号線ＣＧＩを介してロウドライバ１３に接続される。
【００３８】
トランジスタ３３ａ及び３４ａは、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ４、及びＢＬＫ５の各選択ゲート線ＳＧＤ（ＳＧＤ０〜ＳＧＤ３）に対応してそれぞれ設けられる。各ブロックＢＬＫに対応するトランジスタ３３ａのゲートは、信号線ＢＬＫＳＥＬ１ｎに共通に接続される。ブロックＢＬＫ０に対応するトランジスタ３３ａの一端は、ブロックＢＬＫ０の選択ゲート線ＳＧＤのいずれかに接続され、トランジスタ３３ａの他端は、接地される。ブロックＢＬＫ１に対応するトランジスタ３３ａの一端は、ブロックＢＬＫ１の選択ゲート線ＳＧＤのいずれかに接続され、トランジスタ３３ａの他端は、接地される。ブロックＢＬＫ４に対応するトランジスタ３３ａの一端は、ブロックＢＬＫ４の選択ゲート線ＳＧＤのいずれかに接続され、トランジスタ３３ａの他端は、接地される。ブロックＢＬＫ５に対応するトランジスタ３３ａの一端は、ブロックＢＬＫ５の選択ゲート線ＳＧＤのいずれかに接続され、トランジスタ３３ａの他端は、接地される。
【００３９】
各ブロックＢＬＫに対応するトランジスタ３４ａのゲートは、信号線ＢＬＫＳＥＬ１に共通に接続される。ブロックＢＬＫ０に対応するトランジスタ３４ａの一端は、ブロックＢＬＫ０の選択ゲート線ＳＧＤのいずれかに接続され、トランジスタ３４ａの他端は、信号線ＣＧＩを介してロウドライバ１３に接続される。ブロックＢＬＫ１に対応するトランジスタ３４ａの一端は、ブロックＢＬＫ１の選択ゲート線ＳＧＤのいずれかに接続され、トランジスタ３４ａの他端は、ブロックＢＬＫ０に対応するトランジスタ３４ａとは異なる信号線ＣＧＩを介してロウドライバ１３に接続される。ブロックＢＬＫ４に対応するトランジスタ３４ａの一端は、ブロックＢＬＫ４の選択ゲート線ＳＧＤのいずれかに接続され、トランジスタ３４ａの他端は、ブロックＢＬＫ０及びＢＬＫ１に対応するトランジスタ３４ａとは異なる信号線ＣＧＩを介してロウドライバ１３に接続される。ブロックＢＬＫ５に対応するトランジスタ３４ａの一端は、ブロックＢＬＫ５の選択ゲート線ＳＧＤのいずれかに接続され、トランジスタ３４ａの他端は、ブロックＢＬＫ０、ＢＬＫ１、及びＢＬＫ４に対応するトランジスタ３４ａとは異なる信号線ＣＧＩを介してロウドライバ１３に接続される。
【００４０】
トランジスタ３５ａは、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ４、及びＢＬＫ５の選択ゲート線ＳＧＳ（ＳＧＳ０〜ＳＧＳ３）に対応してそれぞれ設けられる。各ブロックＢＬＫに対応するトランジスタ３５ａのゲートは、信号線ＢＬＫＳＥＬ１に共通に接続される。ブロックＢＬＫ０に対応するトランジスタ３５ａの一端は、ブロックＢＬＫ０の選択ゲート線ＳＧＳのいずれかに接続され、トランジスタ３５ａの他端は、信号線ＣＧＩを介してロウドライバ１３に接続される。ブロックＢＬＫ１に対応するトランジスタ３５ａの一端は、ブロックＢＬＫ１の選択ゲート線ＳＧＳのいずれかに接続され、トランジスタ３５ａの他端は、ブロックＢＬＫ０に対応するトランジスタ３５ａとは異なる信号線ＣＧＩを介してロウドライバ１３に接続される。ブロックＢＬＫ４に対応するトランジスタ３５ａの一端は、ブロックＢＬＫ４の選択ゲート線ＳＧＳのいずれかに接続され、トランジスタ３５ａの他端は、ブロックＢＬＫ０及びＢＬＫ１に対応するトランジスタ３５ａとは異なる信号線ＣＧＩを介してロウドライバ１３に接続される。ブロックＢＬＫ５に対応するトランジスタ３５ａの一端は、ブロックＢＬＫ５の選択ゲート線ＳＧＳのいずれかに接続され、トランジスタ３５ａの他端は、ブロックＢＬＫ０、ＢＬＫ１、及びＢＬＫ４に対応するトランジスタ３５ａとは異なる信号線ＣＧＩを介してロウドライバ１３に接続される。
【００４１】
トランジスタ３２ｂは、トランジスタ３２ａと同様に、ブロックＢＬＫ２、ＢＬＫ３、ＢＬＫ６、及びＢＬＫ７の各ワード線ＷＬ（ＷＬ０〜ＷＬ７）に対応してそれぞれ設けられる。各ブロックＢＬＫに対応するトランジスタ３２ｂのゲートは、信号線ＢＬＫＳＥＬ２に共通に接続される。トランジスタ３２ｂの一端は対応するブロックＢＬＫのワード線ＷＬのいずれかに接続され、トランジスタ３２ｂの他端は、それぞれ異なる信号線ＣＧＩを介して、ロウドライバ１３に接続される。なお、図４の例では、ブロックＢＬＫ０のトランジスタ３２ａの他端と、ブロックＢＬＫ２のトランジスタ３２ｂの他端が同じ信号線ＣＧＩに接続されているが、それぞれ異なる信号線ＣＧＩに接続されてもよい。ブロックＢＬＫ１のトランジスタ３２ａ及びブロックＢＬＫ３のトランジスタ３２ｂ、ブロックＢＬＫ２のトランジスタ３２ａ及びブロックＢＬＫ６のトランジスタ３２ｂ、ブロックＢＬＫ３のトランジスタ３２ａ及びブロックＢＬＫ７のトランジスタ３２ｂの関係も同様である。
【００４２】
トランジスタ３３ｂ及び３４ｂは、トランジスタ３３ａ及び３４ｂと同様に、ブロックＢＬＫ２、ＢＬＫ３、ＢＬＫ６、及びＢＬＫ７の選択ゲート線ＳＧＤに対応してそれぞれ設けられる。各ブロックＢＬＫに対応するトランジスタ３３ｂのゲートは、信号線ＢＬＫＳＥＬ２ｎに共通に接続され、各ブロックＢＬＫに対応するトランジスタ３４ｂのゲートは、信号線ＢＬＫＳＥＬ２に共通に接続される。トランジスタ３３ｂの一端は対応するブロックＢＬＫの選択ゲート線ＳＧＤのいずれかに接続され、トランジスタ３３ｂの他端は、接地される。トランジスタ３４ｂの一端は対応するブロックＢＬＫの選択ゲート線ＳＧＤのいずれかに接続され、トランジスタ３４ｂの他端は、それぞれ異なる信号線ＣＧＩを介して、ロウドライバ１３に接続される。なお、図４の例では、ブロックＢＬＫ０のトランジスタ３４ａの他端と、ブロックＢＬＫ２のトランジスタ３４ｂの他端が同じ信号線ＣＧＩに接続されているが、それぞれ異なる信号線ＣＧＩに接続されてもよい。ブロックＢＬＫ１のトランジスタ３４ａ及びブロックＢＬＫ３のトランジスタ３４ｂ、ブロックＢＬＫ２のトランジスタ３４ａ及びブロックＢＬＫ６のトランジスタ３４ｂ、ブロックＢＬＫ３のトランジスタ３４ａ及びブロックＢＬＫ７のトランジスタ３４ｂの関係も同様である。
【００４３】
トランジスタ３５ｂは、トランジスタ３５ａと同様に、ブロックＢＬＫ２、ＢＬＫ３、ＢＬＫ６、及びＢＬＫ７の選択ゲート線ＳＧＳに対応してそれぞれ設けられる。各ブロックＢＬＫに対応するトランジスタ３５ｂのゲートは、信号線ＢＬＫＳＥＬ２に共通に接続される。トランジスタ３５ｂの一端は対応するブロックＢＬＫの選択ゲート線ＳＧＳのいずれかに接続され、トランジスタ３５ｂの他端は、それぞれ異なる信号線ＣＧＩを介して、ロウドライバ１３に接続される。なお、図４の例では、ブロックＢＬＫ０のトランジスタ３５ａの他端と、ブロックＢＬＫ２のトランジスタ３５ｂの他端が同じ信号線ＣＧＩに接続されているが、それぞれ異なる信号線ＣＧＩに接続されてもよい。ブロックＢＬＫ１のトランジスタ３５ａ及びブロックＢＬＫ３のトランジスタ３５ｂ、ブロックＢＬＫ２のトランジスタ３５ａ及びブロックＢＬＫ６のトランジスタ３５ｂ、ブロックＢＬＫ３のトランジスタ３５ａ及びブロックＢＬＫ７のトランジスタ３５ｂの関係も同様である。
【００４４】
例えば、データの書き込み、読み出し、あるいは消去時において、ロウアドレスＲＡがブロックデコーダ１２ａの対応するブロックＢＬＫ０と一致している場合、ブロックデコーダ１２ａは、信号線ＢＬＫＳＥＬ１にＨｉｇｈ（“Ｈ”）レベルの電圧を印加し、信号線ＢＬＫＳＥＬ１ｎにＬｏｗ（“Ｌ”）レベルの電圧（例えば接地電圧ＶＳＳ）を印加する。これにより、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ４、及びＢＬＫ５に対応するトランジスタ３２ａ、３４ａ、及び３５ａがオン状態とされ、トランジスタ３３ａがオフ状態とされる。また、ブロックデコーダ１２ｂは、信号線ＢＬＫＳＥＬ２にＬレベルの電圧を印加し、信号線ＢＬＫＳＥＬ２ｎにＨレベルの電圧を印加する。これにより、ブロックＢＬＫ２、ＢＬＫ３、ＢＬＫ６、及びＢＬＫ７に対応するトランジスタ３２ｂ、３４ｂ、及び３５ｂがオフ状態とされ、トランジスタ３３ｂがオン状態とされる。この状態において、ロウドライバ１３は、ロウアドレスＲＡに基づいて、ブロックＢＬＫ０のワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＤに必要な電圧を印加する。
【００４５】
１．２  書き込み動作について
次に、書き込み動作について説明する。書き込み動作は、プログラム動作とプログラムベリファイ動作とを含む。プログラム動作とプログラムベリファイ動作との組み合わせ（以下、「プログラムループ」と呼ぶ）を繰り返すことで、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇される。更に、書き込み動作は、ブロック選択トランジスタのオン／オフ動作と、ダミーリード動作とを含む。ブロック選択トランジスタのオン／オフ動作及びダミーリード動作は、プログラムループの繰り返し動作が終了した後で実行される。
【００４６】
プログラム動作は、電子を電荷蓄積層に注入することにより閾値電圧を上昇させる（または注入を禁止することで閾値電圧を維持させる）動作のことである。以下では、閾値電圧を上昇させる動作を「“０”プログラム動作」と呼び、“０”プログラム対象とされたビット線ＢＬには、センスアンプ２０から“０”データに対応する電圧（例えば電圧ＶＳＳ）が与えられる。他方で、閾値電圧を維持させる動作を「“１”プログラム動作」または「書き込み禁止」と呼び、“１”プログラム対象とされたビット線ＢＬには、センスアンプ２０から“１”データに対応する電圧（以下、「電圧ＶＢＬ１」と表記する）が与えられる。以下、“０”プログラム動作に対応するビット線をＢＬ（“０”）と表記し、“１”プログラム動作に対応するビット線をＢＬ（“１”）と表記する。
【００４７】
プログラムベリファイ動作は、プログラム動作の後、データを読み出し、メモリセルトランジスタＭＴの閾値電圧が目標とするターゲットレベルに達したか否かを判定する動作である。
【００４８】
ブロック選択トランジスタのオン／オフ動作は、プログラムループの繰り返し動作が終了した後に、書き込み対象のブロックＢＬＫ（以下、「選択ブロックＢＬＫ」と呼ぶ）に対応するブロック選択トランジスタ（３２、３４、及び３５）をオフ状態とし、ブロック選択トランジスタのリークを低減させるために行われる。ブロック選択トランジスタのオン／オフ動作を行うことにより、ブロック選択トランジスタのゲート電圧が電圧ＶＳＳまで下がる。
【００４９】
ダミーリード動作は、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳ等に、読み出し動作時に印加される電圧を印加する動作である。ダミーリード動作では、通常の読み出し動作と異なり、ビット線ＢＬ及びソース線ＳＬに正電圧を印加せず、データの読み出しも行わない。なお、ダミーリード動作において、任意のメモリセルトランジスタＭＴのデータを読み出してもよい。
【００５０】
１．２．１  書き込み動作の全体の流れについて
次に、書き込み動作の全体の流れについて、図５を用いて説明する。
【００５１】
図５に示すように、シーケンサ１６は、図示せぬ外部コントローラから書き込み命令（コマンド、アドレス、書き込みデータ）を受信する（ステップＳ１）。
【００５２】
シーケンサ１６は、書き込み命令に基づいて書き込み動作を開始し、プログラム動作を実行する（ステップＳ２）。
【００５３】
シーケンサ１６は、プログラム動作が終了すると、プログラムベリファイ動作を実行する（ステップＳ３）。
【００５４】
プログラムベリファイ動作をパスしなかった場合（ステップＳ４＿Ｎｏ）、すなわち、“０”プログラム動作の対象となるメモリセルトランジスタＭＴの閾値電圧が、ターゲットレベルに達していない場合、シーケンサ１６は、プログラムループの回数が予め設定された上限回数に達したか確認する。
【００５５】
プログラムループの回数が上限回数に達していない場合（ステップＳ５＿Ｎｏ）、ステップＳ２に戻り、シーケンサ１６は、再度プログラム動作を実行する。他方で、プログラムループの回数が上限回数に達している場合（ステップＳ５＿Ｙｅｓ）、シーケンサ１６は、プログラムループを終了させる。
【００５６】
また、プログラムベリファイ動作がパスした場合（ステップＳ４＿Ｙｅｓ）、シーケンサ１６は、プログラムループを終了させる。
【００５７】
シーケンサ１６は、プログラムループを終了させると、ブロック選択トランジスタのオン／オフ動作を実行する（ステップＳ６）。より具体的には、シーケンサ１６は、プログラムループ終了後、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＳを印加した状態で、選択ブロックＢＬＫに対応するトランジスタ３２、３４、及び３５をオフ状態にする。その後、シーケンサ１６は、トランジスタ３２、３４、及び３５を一旦オン状態にした後、再度、トランジスタ３２、３４、及び３５をオフ状態とする。
【００５８】
シーケンサ１６は、ブロック選択トランジスタのオン／オフ動作実行後にダミーリードを実行する（ステップＳ７）。これにより書き込み動作を終了する。
【００５９】
１．２．２  書き込み動作時の各配線の電圧について
次に、書き込み動作時の各配線の電圧ついて、図６を用いて説明する。図６の例は、ブロックＢＬＫ０が書き込み対象である場合の、１回目のプログラムループ（プログラム動作及びプログラムベリファイ動作）、最後のプログラムループにおけるプログラムベリファイ動作、ブロック選択トランジスタのオン／オフ動作、及びダミーリード動作を示している。
【００６０】
図６に示すように、時刻ｔ１〜ｔ５の期間が１回目のプログラム動作（参照符号“ＰＧＭ”）を示し、時刻ｔ６〜ｔ９の期間が１回目のプログラムベリファイ動作（参照符号“Ｐ−ＶＦＹ”）を示す。また、時刻ｔ１０〜ｔ１３の期間が最後のプログラムベリファイ動作（参照符号“Ｐ−ＶＦＹ”）を示し、時刻ｔ１４〜ｔ１６の期間がブロック選択トランジスタのオン／オフ動作（参照符号“Ｗ−ＣＬＫ”）を示し、時刻ｔ１７〜ｔ１９の期間がダミーリード動作（参照符号“ＤＭ−ＲＤ”）を示す。なお、プログラムベリファイ動作における各配線の電圧は、読み出し動作における各配線の電圧と同じである。
【００６１】
まず、時刻ｔ０において、ブロックＢＬＫ０に対応するブロックデコーダ１２ａは、信号線ＢＬＫＳＥＬ１に電圧ＶＢＬＫＳＥＬを印加してＨレベルとし、図示せぬ信号線ＢＬＫＳＥＬ１ｎに電圧ＶＳＳを印加してＬレベルとする。電圧ＶＢＬＫＳＥＬは、トランジスタ３２、３４、及び３５をオン状態とさせる電圧である。これにより、トランジスタ３２ａ、３４ａ、及び３５ａは、オン状態とされ、トランジスタ３３ａはオフ状態とされる。
【００６２】
次に、１回目のプログラム動作について、詳細に説明する。
【００６３】
時刻ｔ１において、センスアンプ１４は、“０”プログラム動作に対応するビット線ＢＬ（“０”）に電圧ＶＳＳを印加し、“１”プログラム動作に対応するビット線ＢＬ（“１”）に電圧ＶＢＬ１を印加する。
【００６４】
ロウドライバ１３は、選択ブロックＢＬＫの選択ストリングユニットＳＵの選択ゲート線ＳＧＤ（参照符号“選択ＳＧＤ”）に電圧ＶＳＧＤ１を印加する。選択トランジスタＳＴ１の閾値電圧をＶｔｓｇとすると、電圧ＶＳＤ１は、“ＶＢＬ１＋Ｖｔｓｇ”以上の電圧で、選択トランジスタＳＴ１をオン状態とさせる電圧である。他方で、ロウドライバ１３は、選択ブロックＢＬＫの非選択ストリングユニットＳＵの選択ゲート線ＳＧＤ（参照符号“非選択ＳＧＤ”）に電圧ＶＳＳを印加して、対応する選択トランジスタＳＴ１をオフ状態とさせる。また、ロウドライバ１３は、選択ストリングユニットＳＵ選択ゲート線ＳＧＳ（参照符号“選択ＳＧＳ”）及び非選択ストリングユニットＳＵの選択ゲート線ＳＧＳ（参照符号“非選択ＳＧＳ”）に電圧ＶＳＳを印加して、選択トランジスタＳＴ２をオフ状態とさせる。
【００６５】
またソース線ＳＬには、例えばソース線ドライバ（不図示）を介して、電圧ＶＣＥＬＳＲＣ１（＞ＶＳＳ）が印加される。
【００６６】
時刻ｔ２において、ロウドライバ１３は、選択ストリングユニットＳＵの選択ゲート線ＳＧＤに電圧ＶＳＧＤ２を印加する。電圧ＶＳＤ２は、電圧ＶＳＧＤ１及び電圧ＶＢＬ１よりも低い電圧で、電圧ＶＳＳを印加された選択トランジスタＳＴ１はオンさせるが、電圧ＶＢＬ１を印加された選択トランジスタＳＴ１はカットオフさせる電圧である。これにより、ビット線ＢＬ（“１”）に対応するＮＡＮＤストリングＳＲのチャネルはフローティング状態となる。
【００６７】
時刻ｔ３において、ロウドライバ１３は、選択ブロックＢＬＫの非選択ワード線ＷＬ（参照符号“非選択ＷＬ”）に電圧ＶＰＡＳＳを印加する。電圧ＶＰＡＳＳは、メモリセルトランジスタＭＴの閾値電圧によらず、メモリセルトランジスタＭＴをオン状態にする電圧である。また、ロウドライバ１３は、選択ブロックＢＬＫの選択ワード線ＷＬ（参照符号“選択ＷＬ”）に電圧ＶＰＧＭを印加する。電圧ＶＰＧＭは、電子を電荷蓄積層１０７に注入するための高電圧である。電圧ＶＰＧＭと電圧ＶＰＡＳＳとは、ＶＰＧＭ＞ＶＰＡＳＳの関係にある。なお、ロウドライバ１３は、選択ワード線ＷＬに電圧ＶＰＡＳＳを印加した後に、選択ワード線ＷＬに電圧ＶＰＧＭを印加してもよい。
【００６８】
ビット線ＢＬ（“０”）に対応するＮＡＮＤストリングＳＲでは、選択トランジスタＳＴ１がオン状態となっているため、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネル電位はＶＳＳとなる。よって、制御ゲートとチャネルとの間の電位差（ＶＰＧＭ−ＶＳＳ）が大きくなる。その結果、電子が電荷蓄積層１０７に注入されて、ビット線ＢＬ（“０”）に対応するメモリセルトランジスタＭＴの閾値電圧が上昇される。
【００６９】
ビット線ＢＬ（“１”）に対応するＮＡＮＤストリングＳＲでは、選択トランジスタＳＴ１がカットオフ状態となっているため、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネルは電気的にフローティングとなる。すると、ワード線ＷＬ等との容量カップリングにより、チャネル電位は上昇する。よって、制御ゲートとチャネルとの間の電位差は、ビット線ＢＬ（“０”）に対応するメモリセルトランジスタＭＴよりも小さくなる。その結果、電子が電荷蓄積層１０７にほとんど注入されず、ビット線ＢＬ（“１”）に対応するメモリセルトランジスタＭＴの閾値電圧は維持される（閾値分布レベルがより高い分布に遷移するほどには閾値電圧は変動しない）。
【００７０】
時刻ｔ４〜ｔ５の期間において、リカバリ処理が実行され、プログラム動作は終了する。
【００７１】
次に、１回目のプログラムベリファイ動作について、詳細に説明する。時刻ｔ６において、ロウドライバ１３は、選択ストリングユニットＳＵの選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＧを印加し、選択ワード線ＷＬに読み出し電圧ＶＣＧＲＶを印加し、非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加する。電圧ＶＳＧは選択トランジスタＳＴ１及びＳＴ２をオン状態にする電圧である。電圧ＶＣＧＲＶは、読み出し対象データの閾値レベルに応じた電圧である。電圧ＶＲＥＡＤは、読み出し動作のときに非選択ワード線ＷＬに印加される電圧であり、制御ゲートに電圧ＶＲＥＡＤが印加されたメモリセルトランジスタＭＴは、保持するデータに依らずにオン状態になる。電圧ＶＣＧＲＶと電圧ＶＲＥＡＤとは、ＶＣＧＲＶ＜ＶＲＥＡＤの関係にある。
【００７２】
時刻ｔ７において、センスアンプ１４は、ビット線ＢＬに電圧ＶＢＬ２を印加する。電圧ＶＢＬ２は、読み出し動作時にビット線ＢＬに印加される電圧である。また、ソース線ＳＬには、ソース線ドライバを介して、電圧ＶＣＥＬＳＲＣ２が印加される。電圧ＶＢＬ２と電圧ＶＣＥＬＳＲＣ２とは、ＶＢＬ２＞ＶＣＥＬＳＲＣ２（＞ＶＳＳ）の関係にある。
【００７３】
時刻ｔ７〜ｔ８の間、センスアンプ１４は、例えば、ビット線ＢＬに流れる電流をセンスする。より具体的には、読み出し対象となるメモリセルトランジスタＭＴの閾値電圧が電圧ＶＣＧＲＶ以上の場合、メモリセルトランジスタＭＴはオフ状態（以下、「オフセル」と呼ぶ）とされ、対応するビット線ＢＬからソース線ＳＬに電流はほとんど流れない。他方で、読み出し対象となるメモリセルトランジスタＭＴの閾値電圧が電圧ＶＣＧＲＶ未満の場合、メモリセルトランジスタＭＴはオン状態（以下、「オンセル」と呼ぶ）となり、対応するビット線ＢＬからソース線ＳＬに電流が流れる。シーケンサ１６は、オンセルの個数が、予め設定された個数未満の場合、プログラムベリファイ動作をパスしたと判定し、オンセルの個数が、予め設定された個数以上の場合、プログラムベリファイ動作をフェイルしたと判定する。
【００７４】
時刻ｔ８〜ｔ９において、リカバリ処理が行われ、プログラムベリファイ動作が終了する。なお、メモリセルトランジスタＭＴが２ビット以上のデータを保持可能で、複数の閾値レベルのプログラムベリファイ動作を実行する場合、閾値レベル毎に時刻ｔ６〜ｔ９が繰り返される。この場合、閾値レベルに応じた電圧ＶＣＧＲＶがそれぞれ設定される。
【００７５】
時刻ｔ９〜ｔ１０の期間は、複数回のプログラムループ及び最後のプログラムループにおけるプログラム動作が実行される。
【００７６】
次に、最後のプログラムループにおけるプログラムベリファイ動作について、説明する。時刻ｔ１０〜ｔ１３における動作は、時刻ｔ６〜ｔ９における動作と同じである。最後のプログラムベリファイ動作では、例えば、オンセルの個数が予め設定された個数未満となり、プログラムベリファイ動作をパスする。
【００７７】
時刻ｔ１３〜ｔ１４の期間に、プログラムループが終了すると、ブロックデコーダ１２ａは、信号線ＢＬＫＳＥＬ１に電圧ＶＳＳを印加してＬレベルとし、信号線ＢＬＫＳＥＬ１ｎに電圧ＶＢＬＫＳＥＬを印加してＨレベルとする。これにより、トランジスタ３２ａ、３４ａ、及び３５ａは、オフ状態とされ、トランジスタ３３ａはオン状態とされる。
【００７８】
次に、ブロック選択トランジスタのオン／オフ動作について、詳細に説明する。
【００７９】
時刻ｔ１４〜ｔ１５の期間に、ブロックデコーダ１２ａは、信号線ＢＬＫＳＥＬ１に電圧ＶＢＬＫＳＥＬを印加し、信号線ＢＬＫＳＥＬ１ｎに電圧ＶＳＳを印加する。これにより、トランジスタ３２ａ、３４ａ、及び３５ａはオン状態とされ、トランジスタ３３ａはオフ状態とされる。
【００８０】
時刻ｔ１５〜ｔ１６の期間に、ブロックデコーダ１２ａは、信号線ＢＬＫＳＥＬ１に電圧ＶＳＳを印加してＬレベルとし、信号線ＢＬＫＳＥＬ１ｎに電圧ＶＢＬＫＳＥＬを印加してＨレベルとする。これにより、トランジスタ３２ａ、３４ａ、及び３５ａは、オフ状態とされ、トランジスタ３３ａはオン状態とされる。
【００８１】
時刻ｔ１６において、ブロックデコーダ１２ａは、ダミーリード動作のために、信号線ＢＬＫＳＥＬ１に電圧ＶＢＬＫＳＥＬを印加し、信号線ＢＬＫＳＥＬ１ｎに電圧ＶＳＳを印加する。
【００８２】
次に、ダミーリード動作について、詳細に説明する。
【００８３】
時刻ｔ１７において、ロウドライバ１３は、選択ブロックＢＬＫの選択ストリングユニットＳＵの選択ゲート線ＳＧＤ及びＳＧＳ、並びに非選択ストリングユニットＳＵの選択ゲート線ＳＧＳに電圧ＶＳＧを印加する。また、ロウドライバ１３は、選択ブロックＢＬＫの選択ワード線ＷＬ及び非選択ワード線に電圧ＶＲＥＡＤを印加する。なお、非選択ストリングユニットＳＵの選択ゲート線ＳＧＳに電圧ＶＳＧを印加するかわりに、非選択ストリングユニットＳＵの選択ゲート線ＳＧＤに電圧ＶＳＧを印加してもよい。
【００８４】
時刻ｔ１８〜ｔ１９において、また、リカバリ処理が行われ、ダミーリード動作が終了する。
【００８５】
時刻ｔ１９において、ブロックデコーダ１２ａは、信号線ＢＬＫＳＥＬ１に電圧ＶＳＳを印加してＬレベルとし、信号線ＢＬＫＳＥＬ１ｎに電圧ＶＢＬＫＳＥＬを印加してＨレベルとする。これにより、トランジスタ３２ａ、３４ａ、及び３５ａは、オフ状態とされ、トランジスタ３３ａはオン状態とされる。
【００８６】
１．３  本実施形態に係る効果について
本実施形態に係る構成であれば、信頼性を向上できる。本効果につき詳述する。
【００８７】
メモリセルが三次元に積層されたＮＡＮＤ型フラッシュメモリ１において、ＮＡＮＤストリングＳＲを構成するメモリセルトランジスタＭＴのチャネルは、例えば、図３に示すように半導体層１０５を共有した構造となっている。このような構造のＮＡＮＤ型フラッシュメモリ１では、例えば、図７に示すような現象が生じることがある。図７は、読み出し動作時におけるワード線ＷＬ、及びＮＡＮＤストリングＳＲのチャネルの電圧の一例を示している。
【００８８】
図７に示すように、読み出し動作が実行されるとロウドライバ１３は、選択したブロックＢＬＫの非選択のワード線ＷＬに電圧ＶＲＥＡＤを印加する。このとき、チャネルの電圧は、ＶＣＥＬＳＲＣ２＋ＶＢＬ２に上昇する。但し、電圧（ＶＣＥＬＳＲＣ２＋ＶＢＬ２）は、電圧ＶＲＥＡＤよりも小さく、例えば、数Ｖ程度の電圧差がある。読み出しデータが確定すると、ロウドライバ１３は、非選択のワード線ＷＬの電圧を接地電圧ＶＳＳまで下降させる。このとき、ＮＡＮＤストリングＳＲのチャネルの電圧が、ワード線ＷＬとのカップリングにより接地電圧ＶＳＳから負電圧に下降する。読み出し動作後には、ブロックＢＬＫを非選択とする結果、ワード線ＷＬがフローティング状態となる。この状態において、負電圧のチャネルの電圧が時間経過に伴い接地電圧ＶＳＳに戻ると、ワード線ＷＬの電圧が、ＮＡＮＤストリングＳＲのチャネルとのカップリングにより、接地電圧ＶＳＳから上昇する。この現象を、クリープアップ（creep up）と呼ぶ。
【００８９】
クリープアップによってワード線ＷＬの電圧が上昇した状態のブロックＢＬＫでは、当該ブロックＢＬＫにおけるメモリセルトランジスタＭＴの制御ゲート−チャネル間に電位差が生じ、読み出し動作後の時間経過によって閾値電圧がシフトすることがある。
【００９０】
そして、クリープアップにより上昇したワード線ＷＬの電圧は、図７に示すように時間経過に伴い接地電圧ＶＳＳに戻る。クリープアップによるワード線ＷＬの電圧の変動が収まってから更に時間が経過すると、上昇したメモリセルトランジスタＭＴの閾値電圧は元の状態に戻る。このようにメモリセルトランジスタＭＴは、閾値電圧が初期状態である第１状態と、閾値電圧がクリープアップの影響を受けてシフトしている第２状態との２つの状態を取り得る。これに対して、読み出し電圧は、例えば、第２状態に最適化して設定されるため、クリープアップが生じ得るＮＡＮＤ型フラッシュメモリ１では、メモリセルトランジスタＭＴを第２状態に維持することが好ましい。
【００９１】
書き込み動作においては、プログラムベリファイ動作でプログラムループを終了するが、プログラムループ終了後に、ブロック選択トランジスタのオン／オフ動作が行われる。このオン／オフ動作の影響により、読み出し動作をおこなった場合よりも、メモリセルトランジスタＭＴが第２状態から第１状態に遷移するまでの時間が短くなる。このため、書き込み動作後の読み出し動作においては、メモリセルトランジスタＭＴの状態遷移の影響により、フェイルビットカウント（ＦＢＣ；fail bit count）が増加したり、再読出しを行うリトライリードレート（ＲＲＲ；retry read rate）が増加したりする傾向がある。
【００９２】
そこで、本実施形態に係る構成では、書き込み動作においてプログラムループ及びブロック選択トランジスタのオン／オフ動作の後に、ダミーリード動作を実行する。これにより、書き込み動作後に、メモリセルトランジスタＭＴが第２状態から第１状態に遷移する時間が短縮されるのを抑制できる。従って、書き込み動作後の読み出し動作において、ＦＢＣ及びＲＲＲの増加を抑制できる。従って、半導体記憶装置の信頼性を向上できる。
【００９３】
更に、本実施形態に係る構成であれば、ダミーリード動作を行うことにより、書き込み動作後の比較的短い期間で生じる閾値変動、すなわち、ショートタームデータリテンション（ＳＴＤＲ；short term data retention）を抑制できる。
【００９４】
更に、本実施形態に係る構成であれば、レジスタ１７内にダミーリード動作の設定に関するレジスタアドレスを有しており、ダミーリード動作の有無を設定することができる。従って、半導体記憶装置１の用途に応じて、ダミーリード動作の有無を切り換えることができる。
【００９５】
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なる書き込み動作の流れについて説明する。以下、第１実施形態と異なる点についてのみ説明する。
【００９６】
２．１  書き込み動作の全体の流れについて
まず、書き込み動作の全体の流れについて、図８を用いて説明する。
【００９７】
図８に示すように、ステップＳ１〜Ｓ５までの動作は、第１実施形態の図５と同じである。
【００９８】
シーケンサ１６は、ステップＳ４及びＳ５においてプログラムループが終了した後、再度プログラム動作を実行する（ステップＳ１０）。すなわち、シーケンサ１６は、最後のプログラム動作が終了した後、プログラムベリファイ動作を行わない。例えば、メモリセルトランジスタＭＴが、２ビットのデータを保持可能であり、閾値分布の低い方から“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベルの４つの分布を有しているとする。この場合、シーケンサ１６は、“Ｂ”レベルまでのプログラム動作をプログラムループの繰り返しで行い、プログラムベリファイ動作をパスした後、“Ｃ”レベルのプログラム動作をプログラムベリファイ動作無しで行ってもよい。なお、プログラム動作は、プログラムベリファイ動作無しで複数回繰り返して行われてもよい。
【００９９】
シーケンサ１６は、ステップＳ１０のプログラム動作が終了すると、第１実施形態の図５と同様に、ブロック選択トランジスタのオン／オフ動作を実行する（ステップＳ６）。
【０１００】
シーケンサ１６は、ブロック選択トランジスタのオン／オフ動作実行後にダミーリードを実行する（ステップＳ７）。これにより書き込み動作を終了する。
【０１０１】
２．２  書き込み動作時の各配線の電圧について
次に、書き込み動作時の各配線の電圧ついて、図９を用いて説明する。図９の例は、ブロックＢＬＫ０が書き込み対象である場合の、最後のプログラムループのプログラムベリファイ動作、プログラムループ後の最後のプログラム動作、ブロック選択トランジスタのオン／オフ動作、及びダミーリード動作を示している。
【０１０２】
図９に示すように、時刻ｔ１〜ｔ４の期間が最後のプログラムループのプログラムベリファイ動作を示し、時刻ｔ５〜ｔ１０の期間がプログラムループ後の最後のプログラム動作を示す。また、時刻ｔ１１〜ｔ１３の期間がブロック選択トランジスタのオン／オフ動作を示し、時刻ｔ１４〜ｔ１６の期間がダミーリード動作を示す。
【０１０３】
時刻ｔ１〜ｔ４におけるプログラムベリファイ動作は、第１実施形態の図５で説明した時刻ｔ６〜ｔ９の期間における動作と同じである。
【０１０４】
時刻ｔ５〜ｔ９におけるプログラム動作は、第１実施形態の図５で説明した時刻ｔ１〜ｔ５の期間における動作と同じである。なお、電圧ＶＰＧＭは、プログラムループを繰り返す毎に電圧がステップアップされる。例えば、ロウドライバ１３は、選択ワード線ＷＬに電圧（ＶＰＧＭ＋ＤＶＰＧＭ）を印加する。電圧ＤＶＰＧＭは、電圧ＶＰＧＭのステップアップ電圧を示す。
【０１０５】
時刻ｔ１０〜ｔ１２におけるブロック選択トランジスタのオン／オフ動作は、第１実施形態の図５で説明した時刻ｔ１４〜ｔ１６の期間における動作と同じである。
【０１０６】
次に、ダミーリード動作について説明する。なお、ダミーリード動作は、第１実施形態の図５で説明した時刻ｔ１７〜ｔ１９の期間に動作と同じでもよい。
【０１０７】
時刻ｔ１３において、ロウドライバ１３は、選択ブロックＢＬＫの選択ストリングユニットＳＵの選択ゲート線ＳＧＤ及びＳＧＳ、並びに非選択ストリングユニットＳＵの選択ゲート線ＳＧＤに電圧ＶＳＧを印加する。また、ロウドライバ１３は、選択ブロックＢＬＫの選択ワード線ＷＬ及び非選択ワード線に電圧ＶＲＥＡＤを印加する。
【０１０８】
時刻ｔ１４〜ｔ１５において、また、リカバリ処理が行われ、ダミーリード動作が終了する。
【０１０９】
時刻ｔ１５において、ブロックデコーダ１２ａは、信号線ＢＬＫＳＥＬ１に電圧ＶＳＳを印加してＬレベルとし、信号線ＢＬＫＳＥＬ１ｎに電圧ＶＢＬＫＳＥＬを印加してＨレベルとする。これにより、トランジスタ３２ａ及び３４ａは、オフ状態とされ、トランジスタ３３ａはオン状態とされる。
【０１１０】
２．３  本実施形態に係る効果について
本実施形態に係る構成であれば、第１実施形態と同様の効果を得ることができる。
【０１１１】
３．変形例等
上記実施形態に係る半導体記憶装置は、各々が直列に接続された第１選択トランジスタ(ST1)、第１メモリセル(MT0)、第２メモリセル(MT1)、及び第２選択トランジスタ(ST2)を含む第１メモリストリング(SR)と、第１メモリセルのゲートに接続された第１ワード線(WL0)と、第２メモリセルのゲートに接続された第２ワード線(WL1)と、第１選択トランジスタのゲートに接続された第１選択ゲート線(SGD)と、第２選択トランジスタのゲートに接続された第２選択ゲート線(SGS)と、書き込み動作を制御する制御回路(16)とを含む。制御回路は、第１メモリセルへの書き込み動作において、プログラム動作とプログラムベリファイ動作を含むプログラムループを繰り返し、プログラムループの繰り返しが終了した後に、第１及び第２ワード線に第１及び第２メモリセルをオン状態にする第１電圧(VREAD)を印加し、且つ第１及び第２選択ゲート線に第１及び第２選択トランジスタをオン状態にする第２電圧(VSG)を印加する第１動作(ダミーリード)を実行する。
【０１１２】
上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置を提供できる。
【０１１３】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【０１１４】
例えば、上記実施形態のダミーリード動作では、ビット線ＢＬに電圧を印加せずに、データを読み出さない場合を示したが、例えば、任意のメモリセルトランジスタＭＴのデータを読み出してもよい。
【０１１５】
更に、上記実施形態のダミーリード動作において、ワード線ＷＬに印加される電圧は、電圧ＶＲＥＡＤと異なる電圧であってもよい。
【０１１６】
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【０１１７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１８】
１…半導体記憶装置、１０…メモリセルアレイ、１１、１１ａ、１１ｂ…ロウデコーダ、１２ａ、１２ｂ…ブロックデコーダ、１３…ロウドライバ、１４…センスアンプ、１５…電圧発生回路、１６…シーケンサ、１７…レジスタ、２０…センスアンプ、３２、３２ａ、３２ｂ、３３、３３ａ、３３ｂ、３４、３４ａ、３４ｂ…トランジスタ、１００…半導体基板、１０１…ｎ型ウェル、１０２…ｐ型ウェル、１０３…ｎ＋型拡散層、１０４、１１０…配線層、１０５…半導体層、１０６…トンネル絶縁膜、１０７…電荷蓄積層、１０８…ブロック絶縁膜、１０９…コンタクトプラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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