(57)【要約】【課題】送信装置から受信する受信装置の受信エラーを低減することができる送信装置を提供することを課題とする。【解決手段】送信装置は、第１の複数の伝送路の各々の使用可否情報を受信する受信部（１２２ａ）と、データを複数の送信ブロックに分割し、前記第１の複数の伝送路の各々の使用可否情報を基に、前記第１の複数の伝送路のうち、前記使用可否情報が使用可能である旨を示す第１の伝送路には、前記複数の送信ブロックを分配して送信し、前記使用可否情報が使用不可能である旨を示す第１の伝送路には、前記使用可否情報が使用可能である旨を示す第１の伝送路に送信する送信ブロックと同じ送信ブロックを送信する送信部（１２１ａ）とを有する。【選択図】図１
2019041323.tif 000002
【特許請求の範囲】
【請求項１】
第１の複数の伝送路の各々の使用可否情報を受信する受信部と、
データを複数の送信ブロックに分割し、前記第１の複数の伝送路の各々の使用可否情報を基に、前記第１の複数の伝送路のうち、前記使用可否情報が使用可能である旨を示す第１の伝送路には、前記複数の送信ブロックを分配して送信し、前記使用可否情報が使用不可能である旨を示す第１の伝送路には、前記使用可否情報が使用可能である旨を示す第１の伝送路に送信する送信ブロックと同じ送信ブロックを送信する送信部と
を有することを特徴とする送信装置。
【請求項２】
前記受信部は、第２の複数の伝送路の各々から同一の前記使用可否情報を受信することを特徴とする請求項１に記載の送信装置。
【請求項３】
前記送信部は、前記分配の方法を示す情報を前記第１の複数の伝送路の各々に送信することを特徴とする請求項２に記載の送信装置。
【請求項４】
前記受信部は、前記第２の複数の伝送路から複数の受信ブロックを受信し、前記第２の複数の伝送路の各々のエラー頻度を基に、前記第２の複数の伝送路の各々の使用可否情報を生成し、
前記送信部は、前記第２の複数の伝送路の各々の使用可否情報を前記第１の複数の伝送路の各々に送信することを特徴とする請求項３に記載の送信装置。
【請求項５】
前記送信部は、前記第１の複数の伝送路の各々に対して、送信する送信ブロックのエラーチェック情報を送信し、
前記受信部は、前記第２の複数の伝送路の各々からエラーチェック情報を受信し、前記エラーチェック情報を基に前記第２の複数の伝送路の各々のエラー頻度を演算することを特徴とする請求項４に記載の送信装置。
【請求項６】
前記受信部は、前記複数の受信ブロックを前記第２の複数の伝送路に分配した方法を示す情報を前記第２の複数の伝送路の各々から受信し、前記受信した分配した方法を示す情報を基に、前記複数の受信ブロックを結合することによりデータを復元することを特徴とする請求項４又は５に記載の送信装置。
【請求項７】
前記送信部は、前記第２の複数の伝送路の各々の使用可否情報を、前記分配された送信ブロックに付加して、前記第１の複数の伝送路の各々に送信することを特徴とする請求項４〜６のいずれか１項に記載の送信装置。
【請求項８】
さらに、定期的にデータリンク層パケットを前記データとして前記送信部に出力するパケット出力部を有し、
前記送信部は、前記受信部が前記第２の複数の伝送路から受信する間隔が閾値以上である場合には、前記第１の複数の伝送路のうち、他の伝送路と同じ送信ブロックを送信する伝送路の数を増やすことを特徴とする請求項４〜７のいずれか１項に記載の送信装置。
【請求項９】
送信装置と、
第１の複数の伝送路を介して前記送信装置から受信し、第２の複数の伝送路を介して前記送信装置に送信する受信装置とを有し、
前記送信装置は、
前記受信装置から前記第２の複数の伝送路の各々を介して前記第１の複数の伝送路の各々の使用可否情報を受信する第１の受信部と、
データを複数のブロックに分割し、前記第１の複数の伝送路の各々の使用可否情報を基に、前記第１の複数の伝送路のうち、前記使用可否情報が使用可能である旨を示す第１の伝送路には、前記複数のブロックを分配して送信し、前記使用可否情報が使用不可能である旨を示す第１の伝送路には、前記使用可否情報が使用可能である旨を示す第１の伝送路に送信するブロックと同じブロックを送信する第１の送信部とを有し、
前記受信装置は、
前記第１の複数の伝送路から前記複数のブロックを受信し、前記第１の複数の伝送路の各々のエラー頻度を基に、前記第１の複数の伝送路の各々の使用可否情報を生成する第２の受信部と、
前記第１の複数の伝送路の各々の使用可否情報を前記第２の複数の伝送路の各々に送信する第２の送信部とを有することを特徴とする送受信システム。
【請求項１０】
前記第１の送信部は、前記第１の複数の伝送路の各々に対して、送信する送信ブロックのエラーチェック情報を送信し、
前記第２の受信部は、前記第１の複数の伝送路の各々から前記エラーチェック情報を受信し、前記エラーチェック情報を基に前記第１の複数の伝送路の各々のエラー頻度を演算することを特徴とする請求項９に記載の送受信システム。
【請求項１１】
前記第１の送信部は、前記分配の方法を示す情報を前記第１の複数の伝送路の各々に送信し、
前記第２の受信部は、前記分配の方法を示す情報を前記第１の複数の伝送路の各々から受信し、前記分配の方法を示す情報を基に、前記複数のブロックを結合することによりデータを復元することを特徴とする請求項９又は１０に記載の送受信システム。
【請求項１２】
前記第２の送信部は、データを複数のブロックに分割し、前記第２の複数の伝送路に前記複数のブロックを分配し、前記第１の複数の伝送路の各々の使用可否情報を、前記分配されたブロックに付加して、前記第２の複数の伝送路の各々に送信することを特徴とする請求項９〜１１のいずれか１項に記載の送受信システム。
【請求項１３】
前記受信装置は、定期的にデータリンク層パケットを前記データとして前記第２の送信部に出力するパケット出力部を有し、
前記第１の送信部は、前記第１の受信部が前記第２の複数の伝送路から受信する間隔が閾値以上である場合には、前記第１の複数の伝送路のうち、他の伝送路と同じ送信ブロックを送信する伝送路の数を増やすことを特徴とする請求項１２に記載の送受信システム。
【請求項１４】
送信装置と、
第１の複数の伝送路を介して前記送信装置から受信し、第２の複数の伝送路を介して前記送信装置に送信する受信装置とを有する送受信システムの制御方法であって、
前記受信装置が有する第２の受信部が、前記第１の複数の伝送路から複数のブロックを受信し、前記第１の複数の伝送路の各々のエラー頻度を基に、前記第１の複数の伝送路の各々の使用可否情報を生成し、
前記受信装置が有する第２の送信部が、前記第１の複数の伝送路の各々の使用可否情報を前記第２の複数の伝送路の各々に送信し、
前記送信装置が有する第１の受信部が、前記受信装置から前記第２の複数の伝送路の各々を介して前記第１の複数の伝送路の各々の使用可否情報を受信し、
前記送信装置が有する第１の送信部が、データを複数のブロックに分割し、前記第１の複数の伝送路の各々の使用可否情報を基に、前記第１の複数の伝送路のうち、前記使用可否情報が使用可能である旨を示す第１の伝送路には、前記複数のブロックを分配して送信し、前記使用可否情報が使用不可能である旨を示す第１の伝送路には、前記使用可否情報が使用可能である旨を示す第１の伝送路に送信するブロックと同じブロックを送信することを特徴とする送受信システムの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信装置、送受信システム及び送受信システムの制御方法に関する。
【背景技術】
【０００２】
伝送パケットの受信状況を監視し、送信装置へその受信状況を返却する受信装置と、伝送路の状態に合わせた誤り耐性を有する伝送パケットを作成し、受信装置の処理負荷を軽減させる送信装置が知られている（特許文献１参照）。受信装置は、受信バッファ部、誤り判定部、データパケット送出部、誤り位置特定部、誤り訂正部、及び伝送パケットモニタ部を有する。伝送パケットモニタ部は、受信バッファ部、及び誤り判定部を監視し、伝送パケットの受信間隔、破棄パケット数、スループット等を取得し、送信装置へ取得結果を送信する。また、送信装置は、フレーム化部、パケット分割部、パケット生成部、伝送パラメータ決定部を有する。伝送パラメータ決定部は、受信装置からの情報を元に、インターリーブ長、ペイロード長を決定する。
【０００３】
また、伝送データとエラー検出用情報とを含むデータユニットから構成されるパケットを生成するパケット生成装置が知られている（特許文献２参照）。エラー発生状況監視部は、送信したパケットに関して受信側から返信される伝送結果を用いて、エラー発生状況をデータユニット単位で監視する。ユニットサイズ算出部は、エラー発生状況を用いてエラー発生確率を算出する。そして、ユニットサイズ算出部は、パケット長が同じ範囲における、エラー発生確率、データユニット数、及びオーバーヘッドの相関関係に基づいて、パケットに含める伝送データを分割する分割数を補正データユニット数として算出する。パケット生成部は、伝送対象となるデータと補正データユニット数とを用いて、パケットを生成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３２２８３号公報
【特許文献２】特開２０１０−１１８８９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１では、受信装置は、伝送パケットの受信状況を監視し、送信装置へその受信状況を返却し、送信装置は、伝送路の状態にあわせた誤り耐性を有する伝送パケットを作成し、受信装置の処理負荷を軽減させる。しかし、受信装置の受信状況は、変わらず、改善されない。
【０００６】
１つの側面では、本発明の目的は、送信装置から受信する受信装置の受信エラーを低減することができる送信装置、送受信システム及び送受信システムの制御方法を提供することである。
【課題を解決するための手段】
【０００７】
送信装置は、第１の複数の伝送路の各々の使用可否情報を受信する受信部と、データを複数の送信ブロックに分割し、前記第１の複数の伝送路の各々の使用可否情報を基に、前記第１の複数の伝送路のうち、前記使用可否情報が使用可能である旨を示す第１の伝送路には、前記複数の送信ブロックを分配して送信し、前記使用可否情報が使用不可能である旨を示す第１の伝送路には、前記使用可否情報が使用可能である旨を示す第１の伝送路に送信する送信ブロックと同じ送信ブロックを送信する送信部とを有する。
【発明の効果】
【０００８】
１つの側面では、送信装置から第１の複数の伝送路を介して受信する受信装置の受信エラーを低減することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１の実施形態による送受信システムの構成例を示す図である。
【図２】図２は、スライスパターンを示す図である。
【図３】図３（Ａ）〜（Ｃ）は、パケットを複数の送信ブロックに分割し、複数の送信ブロックを複数のレーンに分配する方法を示す図である。
【図４】図４（Ａ）及び（Ｂ）は、送受信システムの制御方法を示すフローチャートである。
【図５】図５は、第２の実施形態による送受信システムの構成例を示す図である。
【発明を実施するための形態】
【００１０】
（第１の実施形態）
図１は、第１の実施形態による送受信システム１００の構成例を示す図である。送受信システム１００は、半導体チップ１０１ａと、半導体チップ１０１ｂと、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３と、レーン部１５２の複数のレーンＬＮ０〜ＬＮ３とを有する。レーン部１５１の複数のレーンＬＮ０〜ＬＮ３は、例えば光ケーブル又は電線であり、半導体チップ１０１ａから半導体チップ１０１ｂへ送信するための複数の伝送路である。レーン部１５２の複数のレーンＬＮ０〜ＬＮ３は、例えば光ケーブル又は電線であり、半導体チップ１０１ｂから半導体チップ１０１ａへ送信するための複数の伝送路である。半導体チップ１０１ｂは、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３を介して半導体チップ１０１ａから受信し、レーン部１５２の複数のレーンＬＮ０〜ＬＮ３を介して半導体チップ１０１ａに送信する。
【００１１】
半導体チップ１０１ａは、例えば送信装置であり、ポート１１１ａと、送信データ生成部１１２ａと、パケット生成部１１３ａと、パケット処理部１１４ａとを有する。ポート１１１ａは、送信回路１２１ａと、受信回路１２２ａとを有する。送信回路１２１ａは、スライス生成部１３１ａと、巡回冗長チェック（ＣＲＣ）付加部１３２ａと、スライスパターン生成部１３３ａとを有する。受信回路１２２ａは、エラー発生情報検出部１４１ａと、スライス復元部１４２ａとを有する。エラー発生情報検出部１４１ａは、タイマ１４４ａを有する。
【００１２】
半導体チップ１０１ｂは、例えば受信装置であり、ポート１１１ｂと、送信データ生成部１１２ｂと、パケット生成部１１３ｂと、パケット処理部１１４ｂとを有する。ポート１１１ｂは、送信回路１２１ｂと、受信回路１２２ｂとを有する。受信回路１２２ｂは、エラーチェック部１４３ｂと、スライス復元部１４２ｂとを有する。送信回路１２１ｂは、スライス生成部１３１ｂと、エラー発生情報付加部１３５ｂと、ＣＲＣ付加部１３２ｂとを有する。
【００１３】
まず、半導体チップ１０１ａの送信方法を説明する。送信データ生成部１１２ａは、送信データを生成し、その生成した送信データをパケット生成部１１３ａに出力する。パケット生成部１１３ａは、パケット出力部であり、送信データを基に所定パケット長のパケット１５３ａを生成し、生成したパケット１５３ａを送信回路１２１ａに出力する。また、パケット生成部１１３ａは、定期的に、データリンク層パケット（ＤＬＬＰ）１５３ａを生成し、その生成したデータリンク層パケット１５３ａを送信回路１２１ａに出力する。データリンク層パケットは、半導体チップ１０１ａ及び１０１ｂ間のリンクが確立していることを知らせるためのパケットである。スライス生成部１３１ａは、パケット（データ）１５３ａを複数の送信ブロックに分割し、その複数の送信ブロックをレーン部１５１の複数のレーンＬＮ０〜ＬＮ３に分配する。分配方法は、後に図３（Ａ）〜（Ｃ）を参照しながら説明する。ＣＲＣ付加部１３２ａは、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３の各々毎に、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３に分配された複数の送信ブロックに対して、ＣＲＣ情報（エラーチェック情報）を付加する。送信回路１２１ａは、ＣＲＣ情報が付加された複数の送信ブロックを、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３を介して、半導体チップ１０１ｂに送信する。
【００１４】
次に、半導体チップ１０１ｂの受信方法を説明する。受信回路１２２ｂは、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３を介して、ＣＲＣ情報が付加された複数の受信ブロックを半導体チップ１０１ａから受信する。エラーチェック部１４３ｂは、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３の各々に対して、ＣＲＣ情報を基に、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３の各々のエラー頻度（ビットエラーレート）を演算する。そして、エラーチェック部１４３ｂは、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３の各々のエラー頻度を基に、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３のエラー発生情報Ａ１ｂを生成し、エラー発生情報Ａ１ｂをエラー発生情報付加部１３５ｂに出力する。例えば、レーン部１５１が４本のレーンＬＮ０〜ＬＮ３を有する場合、エラー発生情報Ａ１ｂは、レーン部１５１の４本のレーンＬＮ０〜ＬＮ３に対応する４ビットを有する。エラーチェック部１４３ｂは、上記のレーン部１５１の４本のレーンＬＮ０〜ＬＮ３の各々のエラー頻度と閾値を比較し、エラー頻度が閾値より少ないレーンに対応するエラー発生情報Ａ１ｂのビットを０にする。そして、エラーチェック部１４３ｂは、エラー頻度が閾値以上であるレーンに対応するエラー発生情報Ａ１ｂのビットを１にする。すなわち、エラー発生情報Ａ１ｂは、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３の各々の使用可否情報である。エラー発生情報Ａ１ｂのうちの「０」のビットは、そのビットに対応するレーンが使用可能であることを示す。エラー発生情報Ａ１ｂのうちの「１」のビットは、そのビットに対応するレーンが使用不可能であることを示す。スライス復元部１４２ｂは、受信した複数の受信ブロックを結合することによりパケット（データ）１５４ｂを復元し、パケット１５４ｂをパケット処理部１１４ｂに出力する。パケット処理部１１４ｂは、パケット１５４ｂの処理を行う。
【００１５】
次に、半導体チップ１０１ｂの送信方法を説明する。送信データ生成部１１２ｂは、送信データを生成し、その生成した送信データをパケット生成部１１３ｂに出力する。パケット生成部１１３ｂは、パケット出力部であり、送信データを基に所定パケット長のパケット１５３ｂを生成し、生成したパケット１５３ｂを送信回路１２１ｂに出力する。また、パケット生成部１１３ｂは、定期的に、データリンク層パケット（ＤＬＬＰ）１５３ｂを生成し、その生成したデータリンク層パケット１５３ｂを送信回路１２１ｂに出力する。スライス生成部１３１ｂは、パケット１５３ｂを複数の送信ブロックに分割し、その複数の送信ブロックをレーン部１５２の複数のレーンＬＮ０〜ＬＮ３に分配する。エラー発生情報付加部１３５ｂは、レーン部１５２の複数のレーンＬＮ０〜ＬＮ３の各々毎に、レーン部１５２の複数のレーンＬＮ０〜ＬＮ３に分配された複数の送信ブロックに対して、同一の４ビットのエラー発生情報Ａ１ｂを付加する。ＣＲＣ付加部１３２ｂは、レーン部１５２の複数のレーンＬＮ０〜ＬＮ３の各々毎に、レーン部１５２の複数のレーンＬＮ０〜ＬＮ３に分配された複数の送信ブロックに対して、ＣＲＣ情報を付加する。送信回路１２１ｂは、エラー発生情報Ａ１ｂ及びＣＲＣ情報が付加された複数の送信ブロックを、レーン部１５２の複数のレーンＬＮ０〜ＬＮ３を介して、半導体チップ１０１ａに送信する。
【００１６】
次に、半導体チップ１０１ａの受信方法を説明する。受信回路１２２ａは、レーン部１５２の複数のレーンＬＮ０〜ＬＮ３を介して、エラー発生情報Ａ１ｂ及びＣＲＣ情報が付加された複数の受信ブロックを半導体チップ１０１ｂから受信する。エラー発生情報検出部１４１ａは、受信したエラー発生情報Ａ１ｂを検出し、その検出したエラー発生情報Ａ１ｂをエラー発生情報Ａ２ａとしてスライスパターン生成部１３３ａに出力する。スライス復元部１４２ａは、受信した複数の受信ブロックを結合することによりパケット１５４ａを復元し、パケット１５４ａをパケット処理部１１４ａに出力する。パケット処理部１１４ａは、パケット１５４ａの処理を行う。
【００１７】
次に、半導体チップ１０１ａの送信方法を説明する。スライスパターン生成部１３３ａは、４ビットのエラー発生情報Ａ２ａを基に、図２の６個のスライスパターンの中から１個のスライスパターンを選択し、その選択したスライスパターン番号Ａ３ａを出力する。スライスパターン番号Ａ３ａは、３ビットで表され、レーンＬＮ０〜ＬＮ３への分配方法を示す情報である。４ビットのエラー発生情報Ａ２ａのビットがすべて０である場合、スライスパターン生成部１３３ａは、０番のスライスパターンを選択する。その場合、図３（Ａ）に示すように、スライス生成部１３１ａは、パケット１５３ａを複数（例えば１２個）の送信ブロックに分割し、複数の送信ブロックをレーン部１５１の４本のレーンＬＮ０〜ＬＮ３にスライス３０２として分配する。レーンＬＮ０には、０番、４番、８番の送信ブロックを含むスライス３０２が分配される。レーンＬＮ１には、１番、５番、９番の送信ブロックを含むスライス３０２が分配される。レーンＬＮ２には、２番、６番、１０番の送信ブロックを含むスライス３０２が分配される。レーンＬＮ３には、３番、７番、１１番の送信ブロックを含むスライス３０２が分配される。スライス生成部１３１ａは、レーン部１５１の４本のレーンＬＮ０〜ＬＮ３の各々に対して、スライス３０２の先頭のヘッダ３０１内に０番のスライスパターン番号Ａ３ａを付加する。ＣＲＣ付加部１３２ａは、レーン部１５１の４本のレーンＬＮ０〜ＬＮ３の各々のスライス３０２の末尾に、ＣＲＣ情報３０３を付加する。ＣＲＣ情報３０３は、レーンＬＮ０〜ＬＮ３の各々のヘッダ３０１及びスライス３０２のエラーをチェックするためのエラーチェック情報である。送信回路１２１ａは、レーン部１５１の４本のレーンＬＮ０〜ＬＮ３の各々に対して、ヘッダ３０１及びＣＲＣ情報３０３が付加されたスライス３０２を送信する。エラー発生情報Ａ２ａによれば、レーン部１５１のレーンＬＮ０〜ＬＮ３のすべてが使用可能であることを示しているので、受信回路１２２ｂは、レーン部１５１のレーンＬＮ０〜ＬＮ３のすべてから受信エラーなしで、０番〜１１番の送信ブロックを受信できる可能性が高い。
【００１８】
また、４ビットのエラー発生情報Ａ２ａのうちのレーン部１５１のレーンＬＮ２のビットのみが１である場合と、４ビットのエラー発生情報Ａ２ａのうちのレーン部１５１のレーンＬＮ３のビットのみが１である場合には、スライスパターン生成部１３３ａは、図２の２番のスライスパターンを選択する。その場合、図３（Ｂ）に示すように、スライス生成部１３１ａは、パケット１５３ａを複数（例えば１２個）の送信ブロックに分割し、レーン部１５１の３本のレーンＬＮ０〜ＬＮ２には、複数の送信ブロックをスライス３０２として分配し、レーン部１５１のレーンＬＮ３には、レーン部１５１のレーンＬＮ２と同じスライス３０２を分配する。レーンＬＮ０には、０番、３番、６番、９番の送信ブロックを含むスライス３０２が分配される。レーンＬＮ１には、１番、４番、７番、１０番の送信ブロックを含むスライス３０２が分配される。レーンＬＮ２には、２番、５番、８番、１１番の送信ブロックを含むスライス３０２が分配される。レーンＬＮ３には、２番、５番、８番、１１番の送信ブロックを含むスライス３０２が分配される。スライス生成部１３１ａは、レーン部１５１の４本のレーンＬＮ０〜ＬＮ３の各々に対して、スライス３０２の先頭のヘッダ３０１内に２番のスライスパターン番号Ａ３ａを付加する。ＣＲＣ付加部１３２ａは、レーン部１５１の４本のレーンＬＮ０〜ＬＮ３の各々のスライス３０２の末尾に、ＣＲＣ情報３０３を付加する。エラー発生情報Ａ２ａによれば、レーン部１５１のレーンＬＮ０〜ＬＮ２が使用可能又はレーンＬＮ０、ＬＮ１、ＬＮ３が使用可能であることを示しているので、受信回路１２２ｂは、レーン部１５１から受信エラーなしで、０番〜１１番の送信ブロックを受信できる可能性が高い。
【００１９】
同様に、４ビットのエラー発生情報Ａ２ａのうちのレーン部１５１のレーンＬＮ０のビットのみが１である場合と、４ビットのエラー発生情報Ａ２ａのうちのレーン部１５１のレーンＬＮ１のビットのみが１である場合には、スライスパターン生成部１３３ａは、図２の１番のスライスパターンを選択する。その場合、スライス生成部１３１ａは、パケット１５３ａを複数（例えば１２個）の送信ブロックに分割し、レーン部１５１の３本のレーンＬＮ１〜ＬＮ３には、複数の送信ブロックをスライス３０２として分配し、レーン部１５１のレーンＬＮ０には、レーン部１５１のレーンＬＮ１と同じスライス３０２を分配する。スライス生成部１３１ａは、レーン部１５１の４本のレーンＬＮ０〜ＬＮ３の各々に対して、スライス３０２の先頭のヘッダ３０１内に１番のスライスパターン番号Ａ３ａを付加する。エラー発生情報Ａ２ａによれば、レーン部１５１のレーンＬＮ１〜ＬＮ３が使用可能又はレーンＬＮ０、ＬＮ２、ＬＮ３が使用可能であることを示しているので、受信回路１２２ｂは、レーン部１５１から受信エラーなしで、０番〜１１番の送信ブロックを受信できる可能性が高い。
【００２０】
また、４ビットのエラー発生情報Ａ２ａのうちのレーン部１５１のレーンＬＮ０及びＬＮ３のビットのみが１である場合と、レーンＬＮ１及びＬＮ２のビットのみが１である場合と、レーンＬＮ０及びＬＮ２のビットのみが１である場合と、レーンＬＮ１及びＬＮ３のビットのみが１である場合には、スライスパターン生成部１３３ａは、図２の６番のスライスパターンを選択する。その場合、図３（Ｃ）に示すように、スライス生成部１３１ａは、パケット１５３ａを複数（例えば１２個）の送信ブロックに分割し、レーン部１５１の２本のレーンＬＮ１及びＬＮ２には、複数の送信ブロックをスライス３０２として分配する。そして、スライス生成部１３１ａは、レーン部１５１のレーンＬＮ０には、レーン部１５１のレーンＬＮ１と同じスライス３０２を分配し、レーン部１５１のレーンＬＮ３には、レーン部１５１のレーンＬＮ２と同じスライス３０２を分配する。レーンＬＮ０には、０番、２番、４番、６番、８番、１０番の送信ブロックを含むスライス３０２が分配される。レーンＬＮ１には、０番、２番、４番、６番、８番、１０番の送信ブロックを含むスライス３０２が分配される。レーンＬＮ２には、１番、３番、５番、７番、９番、１１番の送信ブロックを含むスライス３０２が分配される。レーンＬＮ３には、１番、３番、５番、７番、９番、１１番の送信ブロックを含むスライス３０２が分配される。スライス生成部１３１ａは、レーン部１５１の４本のレーンＬＮ０〜ＬＮ３の各々に対して、スライス３０２の先頭のヘッダ３０１内に６番のスライスパターン番号Ａ３ａを付加する。ＣＲＣ付加部１３２ａは、レーン部１５１の４本のレーンＬＮ０〜ＬＮ３の各々のスライス３０２の末尾に、ＣＲＣ情報３０３を付加する。エラー発生情報Ａ２ａによれば、レーン部１５１のレーンＬＮ１及びＬＮ２が使用可能、レーンＬＮ０及びＬＮ３が使用可能、レーンＬＮ１及びＬＮ３が使用可能、又はレーンＬＮ０及びＬＮ２が使用可能であることを示しているので、受信回路１２２ｂは、レーン部１５１から受信エラーなしで、０番〜１１番の送信ブロックを受信できる可能性が高い。
【００２１】
同様に、４ビットのエラー発生情報Ａ２ａのうちのレーン部１５１のレーンＬＮ２及びＬＮ３のビットのみが１である場合と、レーンＬＮ０及びＬＮ１のビットのみが１である場合と、レーンＬＮ０及びＬＮ３のビットのみが１である場合と、レーンＬＮ１及びＬＮ２のビットのみが１である場合には、スライスパターン生成部１３３ａは、図２の５番のスライスパターンを選択する。その場合、スライス生成部１３１ａは、パケット１５３ａを複数（例えば１２個）の送信ブロックに分割し、レーン部１５１の２本のレーンＬＮ０及びＬＮ１には、複数の送信ブロックをスライス３０２として分配する。そして、スライス生成部１３１ａは、レーン部１５１のレーンＬＮ２には、レーン部１５１のレーンＬＮ０と同じスライス３０２を分配し、レーン部１５１のレーンＬＮ３には、レーン部１５１のレーンＬＮ１と同じスライス３０２を分配する。スライス生成部１３１ａは、レーン部１５１の４本のレーンＬＮ０〜ＬＮ３の各々に対して、スライス３０２の先頭のヘッダ３０１内に５番のスライスパターン番号Ａ３ａを付加する。エラー発生情報Ａ２ａによれば、レーン部１５１のレーンＬＮ０及びＬＮ１が使用可能、レーンＬＮ２及びＬＮ３が使用可能、レーンＬＮ１及びＬＮ２が使用可能、又はレーンＬＮ０及びＬＮ３が使用可能であることを示しているので、受信回路１２２ｂは、レーン部１５１から受信エラーなしで、０番〜１１番の送信ブロックを受信できる可能性が高い。
【００２２】
同様に、４ビットのエラー発生情報Ａ２ａのうちの３ビット又は４ビットが１である場合には、スライスパターン生成部１３３ａは、図２の７番のスライスパターンを選択する。その場合、スライス生成部１３１ａは、パケット１５３ａを複数（例えば１２個）の送信ブロックに分割し、レーン部１５１の１本のレーンＬＮ０に複数の送信ブロックをスライス３０２として分配する。そして、スライス生成部１３１ａは、レーン部１５１のレーンＬＮ１〜ＬＮ３の各々には、レーン部１５１のレーンＬＮ０と同じスライス３０２を分配する。スライス生成部１３１ａは、レーン部１５１の４本のレーンＬＮ０〜ＬＮ３の各々に対して、スライス３０２の先頭のヘッダ３０１内に７番のスライスパターン番号Ａ３ａを付加する。
【００２３】
図４（Ａ）は、半導体チップ１０１ａの制御方法を示すフローチャートである。半導体チップ１０１ａは、ステップＳ４０１〜Ｓ４０６の送信処理と、ステップＳ４１１〜Ｓ４１４の受信処理を並列して行う。
【００２４】
まず、送信処理について説明する。ステップＳ４０１において、送信データ生成部１１２ａは、送信データを生成し、その生成した送信データをパケット生成部１１３ａに出力する。次に、ステップＳ４０２において、パケット生成部１１３ａは、送信データを基に所定パケット長のパケット１５３ａを生成し、生成したパケット１５３ａを送信回路１２１ａに出力する。また、パケット生成部１１３ａは、定期的に、データリンク層パケット（ＤＬＬＰ）１５３ａを生成し、その生成したデータリンク層パケット１５３ａを送信回路１２１ａに出力する。
【００２５】
次に、ステップＳ４０３において、スライスパターン生成部１３３ａは、エラー発生情報検出部１４１ａが出力する４ビットのエラー発生情報Ａ２ａを基に、図２の６個のスライスパターンの中から１個のスライスパターンを選択し、その選択したスライスパターン番号Ａ３ａを出力する。
【００２６】
次に、ステップＳ４０４において、スライス生成部１３１ａは、パケット１５３ａを複数の送信ブロックに分割し、スライスパターン番号Ａ３ａを基に、複数の送信ブロックをレーン部１５１のレーンＬＮ０〜ＬＮ３にスライス３０２として分配する。具体的には、スライス生成部１３１ａは、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３のうち、エラー発生情報Ａ２ａのビットが０であるレーンには、複数の送信ブロックを分配し、エラー発生情報Ａ２ａのビットが１であるレーンには、エラー発生情報Ａ２ａのビットが０であるレーンに分配する送信ブロックと同じ送信ブロックを分配する。そして、スライス生成部１３１ａは、レーン部１５１の４本のレーンＬＮ０〜ＬＮ３の各々に対して、スライス３０２の先頭のヘッダ３０１内にスライスパターン番号Ａ３ａを付加する。
【００２７】
次に、ステップＳ４０５において、ＣＲＣ付加部１３２ａは、レーン部１５１の４本のレーンＬＮ０〜ＬＮ３の各々のスライス３０２の末尾に、ＣＲＣ情報３０３を付加する。次に、ステップＳ４０６において、送信回路１２１ａは、ヘッダ３０１及びＣＲＣ情報３０３が付加されたスライス３０２を、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３を介して、半導体チップ１０１ｂに送信する。その後、半導体チップ１０１ａは、ステップＳ４０１に処理を戻す。
【００２８】
次に、受信処理について説明する。ステップＳ４１１において、受信回路１２２ａは、レーン部１５２の複数のレーンＬＮ０〜ＬＮ３を介して、図３（Ａ）と同様に、ヘッダ３０１及びＣＲＣ情報３０３が付加されたスライス３０２を半導体チップ１０１ｂから受信する。ヘッダ３０１は、エラー発生情報付加部１３５ｂにより付加されたエラー発生情報Ａ１ｂを有する。
【００２９】
次に、ステップＳ４１２において、エラー発生情報検出部１４１ａは、受信したヘッダ３０１内のエラー発生情報Ａ１ｂを検出し、その検出したエラー発生情報Ａ１ｂをエラー発生情報Ａ２ａとしてスライスパターン生成部１３３ａに出力する。
【００３０】
次に、ステップＳ４１３において、スライス復元部１４２ａは、受信したスライス３０２内の複数の受信ブロックを結合することによりパケット１５４ａを復元し、パケット１５４ａをパケット処理部１１４ａに出力する。次に、ステップＳ４１４において、パケット処理部１１４ａは、パケット１５４ａの処理を行う。その後、半導体チップ１０１ａは、ステップＳ４１１に処理を戻す。
【００３１】
図４（Ｂ）は、半導体チップ１０１ｂの制御方法を示すフローチャートである。半導体チップ１０１ｂは、ステップＳ４２１〜Ｓ４２６の受信処理と、ステップＳ４３１〜Ｓ４３６の送信処理を並列して行う。
【００３２】
まず、受信処理について説明する。ステップＳ４２１において、受信回路１２２ｂは、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３の各々を介して、ヘッダ３０１及びＣＲＣ情報３０３が付加されたスライス３０２を半導体チップ１０１ａから受信する。
【００３３】
次に、ステップＳ４２２において、エラーチェック部１４３ｂは、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３の各々に対して、ＣＲＣ情報３０３を基に、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３の各々のヘッダ３０１及びスライス３０２のエラーをチェックする。
【００３４】
次に、ステップＳ４２３において、エラーチェック部１４３ｂは、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３の各々に対して、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３の各々のヘッダ３０１及びスライス３０２のエラー頻度（ビットエラーレート）を演算する。
【００３５】
次に、ステップＳ４２４において、エラーチェック部１４３ｂは、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３の各々のエラー頻度を基に、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３のエラー発生情報Ａ１ｂを生成し、４ビットのエラー発生情報Ａ１ｂをエラー発生情報付加部１３５ｂに出力する。エラー発生情報Ａ１ｂのうちの「０」のビットは、そのビットに対応するレーンが使用可能であることを示す。エラー発生情報Ａ１ｂのうちの「１」のビットは、そのビットに対応するレーンが使用不可能であることを示す。
【００３６】
次に、ステップＳ４２５において、スライス復元部１４２ｂは、受信したヘッダ３０１内のスライスパターン番号Ａ３ａを基に、受信したスライス３０２内の複数の受信ブロックを結合することによりパケット１５４ｂを復元し、パケット１５４ｂをパケット処理部１１４ｂに出力する。次に、ステップＳ４２６において、パケット処理部１１４ｂは、パケット１５４ｂの処理を行う。その後、半導体チップ１０１ｂは、ステップＳ４２１に処理を戻す。
【００３７】
次に、送信処理について説明する。ステップＳ４３１において、送信データ生成部１１２ｂは、送信データを生成し、その生成した送信データをパケット生成部１１３ｂに出力する。
【００３８】
次に、ステップＳ４３２において、パケット生成部１１３ｂは、送信データを基に所定パケット長のパケット１５３ｂを生成し、生成したパケット１５３ｂを送信回路１２１ｂに出力する。また、パケット生成部１１３ｂは、定期的に、データリンク層パケット（ＤＬＬＰ）１５３ｂを生成し、その生成したデータリンク層パケット１５３ｂを送信回路１２１ｂに出力する。
【００３９】
次に、ステップＳ４３３において、スライス生成部１３１ｂは、図３（Ａ）と同様に、パケット１５３ｂを複数の送信ブロックに分割し、その複数の送信ブロックをレーン部１５２の複数のレーンＬＮ０〜ＬＮ３にスライス３０２として分配する。
【００４０】
次に、ステップＳ４３４において、エラー発生情報付加部１３５ｂは、図３（Ａ）と同様に、レーン部１５２の４本のレーンＬＮ０〜ＬＮ３の各々に対して、スライス３０２の先頭のヘッダ３０１内にエラー発生情報Ａ１ｂを付加する。
【００４１】
次に、ステップＳ４３５において、ＣＲＣ付加部１３２ａは、図３（Ａ）と同様に、レーン部１５２の４本のレーンＬＮ０〜ＬＮ３の各々のスライス３０２の末尾に、ＣＲＣ情報３０３を付加する。
【００４２】
次に、ステップＳ４３６において、送信回路１２１ｂは、ヘッダ３０１及びＣＲＣ情報３０３が付加されたスライス３０２を、レーン部１５２の複数のレーンＬＮ０〜ＬＮ３を介して、半導体チップ１０１ａに送信する。その後、半導体チップ１０１ｂは、ステップＳ４３１に処理を戻す。
【００４３】
次に、レーン部１５２のすべてのレーンＬＮ０〜ＬＮ３の伝送エラーにより、受信回路１２２ａがヘッダ３０１内のエラー発生情報Ａ１ｂを受信できない場合を説明する。その場合、エラー発生情報検出部１４１ａは、レーン部１５１のレーンＬＮ０〜ＬＮ３のエラー発生情報Ａ１ｂを検出できず、スライスパターン生成部１３３ａは、スライスパターン番号Ａ３ａを選択することができない。半導体チップ１０１ａは、半導体チップ１０１ｂがエラーなしでスライス３０２を受信しているか否かが分からない。
【００４４】
ここで、パケット生成部１１３ｂは、定期的にデータリンク層パケット（ＤＬＬＰ）を送信回路１２１ｂに出力している。したがって、レーン部１５２の伝送エラーがなければ、受信回路１２２ａは、定期的に、データリンク層パケットに対応するヘッダ３０１及びＣＲＣ情報３０３が付加されたスライス３０２を受信する。そこで、エラー発生情報検出部１４１ａは、タイマ１４４ａにより、受信回路１２２ａがレーン部１５２の複数のレーンＬＮ０〜ＬＮ３から受信する間隔を計測する。そして、エラー発生情報検出部１４１ａは、受信回路１２２ａがレーン部１５２の複数のレーンＬＮ０〜ＬＮ３から受信する間隔が閾値以上である場合には、エラー発生情報を検出できない旨をスライスパターン生成部１３３ａに通知する。すると、スライスパターン生成部１３３ａは、現在選択しているスライスパターン番号Ａ３ａを順に減らす。具体的には、スライスパターン生成部１３３ａは、図２のように、０→１→２→５→６→７の順にスライスパターン番号Ａ３ａを変更する。すなわち、スライスパターン生成部１３３ａは、レーン部１５２の複数のレーンＬＮ０〜ＬＮ３から受信する間隔が閾値以上である場合には、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３のうち、他のレーンと同じスライス３０２を送信するレーンの数を増やすように、スライスパターン番号Ａ３ａを変更する。
【００４５】
レーン部１５１の伝送エラーがある場合には、受信回路１２２ｂは、エラーなしですべての受信ブロックを正常に受信することができない。その場合、上記のように、スライスパターン生成部１３３ａがスライスパターン番号Ａ３ａを変更することにより、受信回路１２２ｂは、すべての受信ブロックを正常に受信できる可能性が高くなり、パケットを復元することが可能になる。
【００４６】
（第２の実施形態）
図５は、第２の実施形態による送受信システム１００の構成例を示す図である。図５の半導体チップ１０１ａは、図１の半導体チップ１０１ａ及び１０１ｂの両方の機能を有する。図５の半導体チップ１０１ｂも、図１の半導体チップ１０１ａ及び１０１ｂの両方の機能を有する。送受信システム１００は、半導体チップ１０１ａと、半導体チップ１０１ｂと、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３と、レーン部１５２の複数のレーンＬＮ０〜ＬＮ３とを有する。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００４７】
半導体チップ１０１ａは、ポート１１１ａと、送信データ生成部１１２ａと、パケット生成部１１３ａと、パケット処理部１１４ａとを有する。ポート１１１ａは、送信回路１２１ａと、受信回路１２２ａとを有する。送信回路１２１ａは、スライス生成部１３１ａと、ＣＲＣ付加部１３２ａと、スライスパターン生成部１３３ａの他に、エラー発生情報付加部１３５ａを有する。エラー発生情報付加部１３５ａは、図１のエラー発生情報付加部１３５ｂと同様の機能を有する。受信回路１２２ａは、エラー発生情報検出部１４１ａと、スライス復元部１４２ａの他に、エラーチェック部１４３ａを有する。エラーチェック部１４３ａは、図１のエラーチェック部１４３ｂと同様の機能を有する。エラー発生情報検出部１４１ａは、タイマ１４４ａを有する。
【００４８】
半導体チップ１０１ｂは、ポート１１１ｂと、送信データ生成部１１２ｂと、パケット生成部１１３ｂと、パケット処理部１１４ｂとを有する。ポート１１１ｂは、送信回路１２１ｂと、受信回路１２２ｂとを有する。受信回路１２２ｂは、エラーチェック部１４３ｂと、スライス復元部１４２ｂの他、エラー発生情報検出部１４１ｂを有する。エラー発生情報検出部１４１ｂは、タイマ１４４ｂを有し、図１のエラー発生情報検出部１４１ａと同様の機能を有する。送信回路１２１ｂは、スライス生成部１３１ｂと、エラー発生情報付加部１３５ｂと、ＣＲＣ付加部１３２ｂの他に、スライスパターン生成部１３３ｂを有する。スライスパターン生成部１３３ｂは、図１のスライスパターン生成部１３３ａと同様の機能を有する。
【００４９】
まず、半導体チップ１０１ａの送信方法を説明する。送信データ生成部１１２ａは、送信データを生成し、その生成した送信データをパケット生成部１１３ａに出力する。パケット生成部１１３ａは、送信データを基に所定パケット長のパケット１５３ａを生成し、生成したパケット１５３ａを送信回路１２１ａに出力する。また、パケット生成部１１３ａは、定期的に、データリンク層パケット（ＤＬＬＰ）１５３ａを生成し、その生成したデータリンク層パケット１５３ａを送信回路１２１ａに出力する。
【００５０】
スライスパターン生成部１３３ａは、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３の４ビットのエラー発生情報Ａ２ａをエラー発生情報検出部１４１ａから入力する。そして、スライスパターン生成部１３３ａは、エラー発生情報Ａ２ａを基に、図２の６個のスライスパターンの中から１個のスライスパターンを選択し、その選択したスライスパターン番号Ａ３ａを出力する。スライス生成部１３１ａは、図３（Ａ）〜（Ｃ）のように、パケット１５３ａを複数の送信ブロックに分割し、スライスパターン番号Ａ３ａを基に、複数の送信ブロックをレーン部１５１のレーンＬＮ０〜ＬＮ３にスライス３０２として分配する。そして、スライス生成部１３１ａは、レーン部１５１の４本のレーンＬＮ０〜ＬＮ３の各々に対して、スライス３０２の先頭のヘッダ３０１内にスライスパターン番号Ａ３ａを付加する。
【００５１】
エラー発生情報付加部１３５ａは、レーン部１５２の複数のレーンＬＮ０〜ＬＮ３の４ビットのエラー発生情報Ａ１ａをエラーチェック部１４３ａから入力する。そして、エラー発生情報付加部１３５ａは、図３（Ａ）〜（Ｃ）のように、レーン部１５１の４本のレーンＬＮ０〜ＬＮ３の各々に対して、スライス３０２の先頭のヘッダ３０１内にエラー発生情報Ａ１ａを付加する。ＣＲＣ付加部１３２ａは、図３（Ａ）〜（Ｃ）のように、レーン部１５１の４本のレーンＬＮ０〜ＬＮ３の各々のスライス３０２の末尾に、ＣＲＣ情報３０３を付加する。送信回路１２１ａは、ヘッダ３０１及びＣＲＣ情報３０３が付加されたスライス３０２を、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３を介して、半導体チップ１０１ｂに送信する。
【００５２】
次に、半導体チップ１０１ｂの受信方法を説明する。受信回路１２２ｂは、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３の各々を介して、ヘッダ３０１及びＣＲＣ情報３０３が付加されたスライス３０２を半導体チップ１０１ａから受信する。受信回路１２２ｂは、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３の各々から同一のヘッダ３０１を受信する。エラーチェック部１４３ｂは、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３の各々に対して、ＣＲＣ情報３０３を基に、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３の各々のヘッダ３０１及びスライス３０２のエラー頻度を演算する。そして、エラーチェック部１４３ｂは、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３の各々のエラー頻度を基に、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３のエラー発生情報Ａ１ｂを生成し、４ビットのエラー発生情報Ａ１ｂをエラー発生情報付加部１３５ｂに出力する。
【００５３】
エラー発生情報検出部１４１ｂは、受信したヘッダ３０１内のエラー発生情報Ａ１ａを検出し、その検出したエラー発生情報Ａ１ａをエラー発生情報Ａ２ｂとしてスライスパターン生成部１３３ｂに出力する。スライス復元部１４２ｂは、受信したヘッダ３０１内のスライスパターン番号Ａ３ａを基に、受信したスライス３０２内の複数の受信ブロックを結合することによりパケット１５４ｂを復元し、パケット１５４ｂをパケット処理部１１４ｂに出力する。パケット処理部１１４ｂは、パケット１５４ｂの処理を行う。
【００５４】
次に、半導体チップ１０１ｂの送信方法を説明する。送信データ生成部１１２ｂは、送信データを生成し、その生成した送信データをパケット生成部１１３ｂに出力する。パケット生成部１１３ｂは、送信データを基に所定パケット長のパケット１５３ｂを生成し、生成したパケット１５３ｂを送信回路１２１ｂに出力する。また、パケット生成部１１３ｂは、定期的に、データリンク層パケット（ＤＬＬＰ）１５３ｂを生成し、その生成したデータリンク層パケット１５３ｂを送信回路１２１ｂに出力する。
【００５５】
スライスパターン生成部１３３ｂは、レーン部１５２の複数のレーンＬＮ０〜ＬＮ３の４ビットのエラー発生情報Ａ２ｂをエラー発生情報検出部１４１ｂから入力する。そして、スライスパターン生成部１３３ｂは、エラー発生情報Ａ２ｂを基に、図２の６個のスライスパターンの中から１個のスライスパターンを選択し、その選択したスライスパターン番号Ａ３ｂを出力する。スライス生成部１３１ａは、図３（Ａ）〜（Ｃ）と同様に、パケット１５３ｂを複数の送信ブロックに分割し、スライスパターン番号Ａ３ｂを基に、複数の送信ブロックをレーン部１５２のレーンＬＮ０〜ＬＮ３にスライス３０２として分配する。そして、スライス生成部１３１ｂは、レーン部１５２の４本のレーンＬＮ０〜ＬＮ３の各々に対して、スライス３０２の先頭のヘッダ３０１内にスライスパターン番号Ａ３ｂを付加する。
【００５６】
エラー発生情報付加部１３５ｂは、レーン部１５１の複数のレーンＬＮ０〜ＬＮ３の４ビットのエラー発生情報Ａ１ｂをエラーチェック部１４３ｂから入力する。そして、エラー発生情報付加部１３５ｂは、図３（Ａ）〜（Ｃ）と同様に、レーン部１５２の４本のレーンＬＮ０〜ＬＮ３の各々に対して、スライス３０２の先頭のヘッダ３０１内にエラー発生情報Ａ１ｂを付加する。ＣＲＣ付加部１３２ｂは、図３（Ａ）〜（Ｃ）と同様に、レーン部１５２の４本のレーンＬＮ０〜ＬＮ３の各々のスライス３０２の末尾に、ＣＲＣ情報３０３を付加する。送信回路１２１ｂは、ヘッダ３０１及びＣＲＣ情報３０３が付加されたスライス３０２を、レーン部１５２の複数のレーンＬＮ０〜ＬＮ３を介して、半導体チップ１０１ａに送信する。
【００５７】
次に、半導体チップ１０１ａの受信方法を説明する。受信回路１２２ａは、レーン部１５２の複数のレーンＬＮ０〜ＬＮ３の各々を介して、ヘッダ３０１及びＣＲＣ情報３０３が付加されたスライス３０２を半導体チップ１０１ｂから受信する。エラーチェック部１４３ａは、レーン部１５２の複数のレーンＬＮ０〜ＬＮ３の各々に対して、ＣＲＣ情報３０３を基に、レーン部１５２の複数のレーンＬＮ０〜ＬＮ３の各々のヘッダ３０１及びスライス３０２のエラー頻度を演算する。そして、エラーチェック部１４３ａは、レーン部１５２の複数のレーンＬＮ０〜ＬＮ３の各々のエラー頻度を基に、レーン部１５２の複数のレーンＬＮ０〜ＬＮ３のエラー発生情報Ａ１ａを生成し、４ビットのエラー発生情報Ａ１ａをエラー発生情報付加部１３５ａに出力する。
【００５８】
エラー発生情報検出部１４１ａは、受信したヘッダ３０１内のエラー発生情報Ａ１ｂを検出し、その検出したエラー発生情報Ａ１ｂをエラー発生情報Ａ２ａとしてスライスパターン生成部１３３ａに出力する。スライス復元部１４２ａは、受信したヘッダ３０１内のスライスパターン番号Ａ３ｂを基に、受信したスライス３０２内の複数の受信ブロックを結合することによりパケット１５４ａを復元し、パケット１５４ａをパケット処理部１１４ａに出力する。パケット処理部１１４ａは、パケット１５４ａの処理を行う。
【００５９】
次に、レーン部１５２のすべてのレーンＬＮ０〜ＬＮ３の伝送エラーにより、受信回路１２２ａがヘッダ３０１内のエラー発生情報Ａ１ｂを受信できない場合を説明する。エラー発生情報Ａ１ｂは、レーン部１５１のレーンＬＮ０〜ＬＮ３のエラー発生情報である。パケット生成部１１３ｂは、定期的にデータリンク層パケット（ＤＬＬＰ）を送信回路１２１ｂに出力している。エラー発生情報検出部１４１ａは、タイマ１４４ａにより、受信回路１２２ａがレーン部１５２の複数のレーンＬＮ０〜ＬＮ３から受信する間隔を計測する。そして、エラー発生情報検出部１４１ａは、受信回路１２２ａがレーン部１５２の複数のレーンＬＮ０〜ＬＮ３から受信する間隔が閾値以上である場合には、エラー発生情報を検出できない旨をスライスパターン生成部１３３ａに通知する。すると、スライスパターン生成部１３３ａは、現在選択しているスライスパターン番号Ａ３ａを順に減らす。具体的には、スライスパターン生成部１３３ａは、図２のように、０→１→２→５→６→７の順にスライスパターン番号Ａ３ａを変更する。これにより、受信回路１２２ｂは、すべての受信ブロックを正常に受信できる可能性が高くなり、パケットを復元することが可能になる。
【００６０】
次に、レーン部１５１のすべてのレーンＬＮ０〜ＬＮ３の伝送エラーにより、受信回路１２２ｂがヘッダ３０１内のエラー発生情報Ａ１ａを受信できない場合を説明する。エラー発生情報Ａ１ａは、レーン部１５２のレーンＬＮ０〜ＬＮ３のエラー発生情報である。パケット生成部１１３ａは、定期的にデータリンク層パケット（ＤＬＬＰ）を送信回路１２１ａに出力している。エラー発生情報検出部１４１ｂは、タイマ１４４ｂにより、受信回路１２２ｂがレーン部１５１の複数のレーンＬＮ０〜ＬＮ３から受信する間隔を計測する。そして、エラー発生情報検出部１４１ｂは、受信回路１２２ｂがレーン部１５１の複数のレーンＬＮ０〜ＬＮ３から受信する間隔が閾値以上である場合には、エラー発生情報を検出できない旨をスライスパターン生成部１３３ｂに通知する。すると、スライスパターン生成部１３３ｂは、現在選択しているスライスパターン番号Ａ３ｂを順に減らす。具体的には、スライスパターン生成部１３３ｂは、図２のように、０→１→２→５→６→７の順にスライスパターン番号Ａ３ｂを変更する。これにより、受信回路１２２ａは、すべての受信ブロックを正常に受信できる可能性が高くなり、パケットを復元することが可能になる。
【００６１】
次に、送受信システム１００の効果を説明する。レーン部１５１のレーンＬＮ０〜ＬＮ３のエラー頻度が閾値以上になった場合、半導体チップ１０１ｂは、パケットのスライス３０２にエラー発生情報Ａ２ｂを付加して送信する。半導体チップ１０１ａは、パケットのスライス３０２にスライスパターン番号Ａ３ａを付加して送信する。半導体チップ１０１ａ及び１０１ｂは、パケットのスライス３０２の送受信を行いながら、スライスパターン番号Ａ３ａを変更することができる。これにより、スライスパターン番号Ａ３ａを変更する際には、半導体チップ１０１ａ及び１０１ｂは、パケットのスライス３０２の送受信を中断する必要がない。
【００６２】
また、半導体チップ１０１ｂは、レーン部１５１のレーンＬＮ０〜ＬＮ３のエラー頻度が閾値以上になった場合に、エラー発生情報Ａ１ｂを半導体チップ１０１ａに送信する。ここで、半導体チップ１０１ｂが半導体チップ１０１ａからの応答を待って、レーン部１５１及び１５２の両方のスライスパターン番号を変更する方法が考えられる。この場合、レーン部１５１のエラー頻度及びレーン部１５２のエラー頻度の両方が閾値以上になると、半導体チップ１０１ａ及び１０１ｂは、それぞれ、エラー発生情報を送信し続け、その応答が得られず、デッドロックになってしまう課題がある。本実施形態によれば、半導体チップ１０１ａ及び１０１ｂは、応答を待たずに、スライスパターン番号の変更を行う。レーン部１５１のレーンＬＮ０〜ＬＮ３のスライスパターン番号Ａ３ａの変更と、レーン部１５２のレーンＬＮ０〜ＬＮ３のスライスパターン番号Ａ３ｂの変更は、独立に行われるので、デッドロックを防止することができる。
【００６３】
また、エラー発生情報検出部１４１ｂは、受信回路１２２ｂがレーン部１５１の複数のレーンＬＮ０〜ＬＮ３から受信する間隔が閾値以上である場合には、エラー発生情報を検出できない旨をスライスパターン生成部１３３ｂに通知する。すると、スライスパターン生成部１３３ｂは、現在選択しているスライスパターン番号Ａ３ｂを順に減らす。これにより、受信回路１２２ａは、すべての受信ブロックを正常に受信できる可能性が高くなり、パケットを復元することが可能になる。
【００６４】
また、送受信システム１００は、間欠的な伝送エラー（ノイズ等）と恒久的な伝送エラー（レーンＬＮ０〜ＬＮ３の切断等）に対応することができる。レーンＬＮ０〜ＬＮ３の伝送は、一定時間の伝送品質が悪化した後で品質が回復する場合がある。特に、レーンＬＮ０〜ＬＮ３が光ケーブルの場合に顕著である。すなわち、エラー頻度及びエラー発生情報Ａ１ａ，Ａ１ｂは、変化する。スライスパターン生成部１３３ａ及び１３３ｂは、エラー発生情報Ａ２ａ及びＡ２ｂのうちの１のビット数が増えた場合には、分配数が少ないスライスパターン番号に変更するので、受信回路１２２ａ及び１２２ｂは、パケットを構成するすべての受信ブロックの受信が可能になる。また、スライスパターン生成部１３３ａ及び１３３ｂは、エラー発生情報Ａ２ａ及びＡ２ｂのうちの１のビット数が減った場合には、分配数が多いスライスパターン番号に変更するので、受信回路１２２ａ及び１２２ｂは、受信速度が向上する。
【００６５】
また、送受信システム１００は、レーン部１５１及び１５２毎にスライスパターン番号を変更することができるため、エラー頻度が多いレーン部のみスライスパターン番号を変更することができる。また、送受信システム１００は、エラーチェック部１４３ａ及び１４３ｂがエラーをチェックしてエラー発生情報Ａ１ａ及びＡ１ｂを更新し続けるので、パケット毎に、スライスパターン番号を変更することができる。これにより、伝送品質が悪いレーンを救済することができ、時間経過と共に伝送品質が改善した場合には、スライスパターン番号を０番に戻すことができる。この動作も、パケットのスライス３０２の通信を中断することなく行われる。本実施形態によれば、半導体チップ１０１ａからレーン部１５１のレーンＬＮ０〜ＬＮ３を介して受信する半導体チップ１０１ｂの受信エラーを低減することができ、半導体チップ１０１ｂからレーン部１５２のレーンＬＮ０〜ＬＮ３を介して受信する半導体チップ１０１ａの受信エラーを低減することができる。
【００６６】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００６７】
１００  送受信システム
１０１ａ，１０１ｂ  半導体チップ
１１１ａ，１１１ｂ  ポート
１１２ａ，１１２ｂ  送信データ生成部
１１３ａ，１１３ｂ  パケット生成部
１１４ａ，１１４ｂ  パケット処理部
１２１ａ，１２１ｂ  送信回路
１２２ａ，１２２ｂ  受信回路
１３１ａ，１３１ｂ  スライス生成部
１３２ａ，１３２ｂ  ＣＲＣ付加部
１３３ａ，１３３ｂ  スライスパターン生成部
１３５ａ，１３５ｂ  エラー発生情報付加部
１４１ａ，１４１ｂ  エラー発生情報検出部
１４２ａ，１４２ｂ  スライス復元部
１４３ａ，１４３ｂ  エラーチェック部
１４４ａ，１４４ｂ  タイマ
１５１，１５２  レーン部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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