(57)【要約】【課題】パワー素子に対して、実使用に近い形でターンオフ時のサージ電圧による信頼性試験を行なう際、サージ電圧波形を制御するには電源供給回路側のインダクタンスを変化させる方法が考えられるが、細かい調整が難しい上、大掛りな設備が必要となる。【解決手段】スナバ回路として使用するコンデンサの容量値や抵抗器の抵抗値を調整することによりターンオフ時のサージ電圧波形を変化させる。インダクタンスを変化させる装置構成と比較して、小型、低コストで実現可能であり、実際の作業も簡易に実施可能となる。【選択図】図１
2019086295.tif 000002
【特許請求の範囲】
【請求項１】
試験対象である第１パワー素子に対して電気的な試験を行なう信頼性試験装置であって、
前記第１パワー素子の第１主電極を接続する第１主端子と、
前記第１パワー素子の第２主電極を接続する第２主端子と、
前記第１パワー素子の制御電極を接続する第１制御端子と、
前記第１制御端子に駆動信号を出力する第１駆動回路と、
試験実施時に前記第１主端子と前記第２主端子との間に直流電圧を供給するための電源と、
前記電源と前記第１主端子との間に存在するインダクタ負荷と、
前記電源から前記第１主端子および前記第２主端子を経由して流れる電流経路に配置された負荷抵抗と、
前記第１主端子と前記第２主端子との間に接続された第１スナバ回路とを備え、
前記第１スナバ回路は、直列に接続された第１スナバ抵抗および第１スナバコンデンサを含み、
前記第１スナバコンデンサは、交換可能に接続され、
前記第１スナバ抵抗は、交換可能に接続されるか、または可変抵抗である、信頼性試験装置。
【請求項２】
前記第１スナバ回路と並列に前記第１主端子と前記第２主端子との間に接続された第２スナバ回路をさらに備え、
前記第２スナバ回路は、直列接続された第２スナバ抵抗および第２スナバコンデンサを含む、請求項１に記載の信頼性試験装置。
【請求項３】
前記電源から前記第１主端子および前記第２主端子を経由して流れる電流経路に前記負荷抵抗と直列に接続された第２パワー素子と、
前記第２パワー素子の制御電極の制御を行なう第２駆動回路と、
前記第１駆動回路および前記第２駆動回路に駆動タイミングを指示するタイミングジェネレータとをさらに備え、
前記第１駆動回路、前記第２駆動回路および前記タイミングジェネレータは、試験時には前記第２パワー素子をターンオンした後に前記第１パワー素子をターンオンし、前記第１パワー素子がターンオフした後に前記第２パワー素子をターンオフするように構成される、請求項１に記載の信頼性試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、信頼性試験装置に係り、特に、パワー素子に対してサージ電圧を印加する信頼性試験装置に関する。
【背景技術】
【０００２】
ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor），ＭＯＳ−ＦＥＴ（metal-oxide-semiconductor  field-effect  transistor）等のパワー素子に対する信頼性評価項目において重要なものの一つに、コレクタ−エミッタ間（ＭＯＳ−ＦＥＴの場合はドレイン−ソース間）の耐圧が挙げられる。実際にコレクタ−エミッタ間にかかる高い電圧としては、パワー素子のターンオフ時に発生するサージ電圧が代表的である。パワー素子のテスト項目、信頼性評価項目には、ターンオフ時のサージ耐圧、またはターンオフ時の電流を含めて印加されるエネルギーとして規定される逆バイアス安全動作領域（ＲＢＳＯＡ）が取り入れられている。
【０００３】
ターンオフサージ電圧は、パワー素子に接続される配線、負荷に含まれるインダクタンス（Ｌ成分）により発生する。パワーデバイスの製造工程における出荷試験項目としてサージ耐圧試験、ＲＢＳＯＡ試験を行なう場合には、試験規格に合わせたターンオフサージ電圧波形が発生するように設定された信頼性試験装置を使用して試験を行なう。
【０００４】
一般的に、パワー素子を使用する際には、パワー素子に接続する配線長を短くする等の対策を行ない、インダクタンスを可能な限り小さくすることが重要となるが、ターンオフサージ電圧を完全に０にすることは困難である。そこで、ターンオフサージ電圧を低減するために、スナバと呼ばれる回路を設ける。最も単純なスナバ回路は、パワー素子のコレクタ−エミッタ間にコンデンサを接続するものである。このコンデンサとして、内部抵抗の低いフィルムコンデンサ等を使用することで、ターンオフサージ電圧の発生を０に近付けることが可能である。
【０００５】
特開２０１６−１６４５２４号公報（特許文献１）に開示された装置は、大電圧を印加する本試験前に予め低電圧でゲート抵抗とターンオフサージ電圧の関係を測定しておくことで、本試験に対して適切なゲート抵抗の抵抗値を決める。これにより、半導体装置に適切な負荷を与えることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１６−１６４５２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
パワー素子に対して、実使用に近い形でターンオフ時のサージ電圧によるサージ耐圧試験、ＲＢＳＯＡ試験等を行なう場合を想定する。特開２０１６−１６４５２４号公報に開示された装置のように、ゲート抵抗を変化させることである程度ターンオフサージ電圧を制御することは可能ではあるが、制御可能範囲が狭く、０Ｖに近いターンオフサージ電圧を印加することは非常に困難である。ターンオフサージ電圧の設定レンジを広く（０Ｖからスナバ無しの最大値まで）設定できる方が試験の自由度が高くて好ましい。
【０００８】
ターンオフサージ電圧を制御する方法としては、電源供給回路側のインダクタンスを変化させる方法が考えられるが、実際にインダクタンスを変化させるには複数のコイルの切替えを行なう必要があることから、細かい調整が難しい上、大掛りな設備が必要となる。
【０００９】
また、ターンオフ時にパワー素子に印加されるエネルギー、つまりターンオフ損失の大きさは、ほぼ電源供給回路側のインダクタンスによって決まるため、ターンオフ損失を変化させようとした場合にも、上記の通り大掛りな設備が必要となる。
【００１０】
そこで本発明は、小型、低コストで実現可能で、ターンオフサージ電圧波形やターンオフ損失をより広い範囲で変化させることが可能な信頼性試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本開示に係る信頼性試験装置は、試験対象である第１パワー素子に対して電気的な試験を行なう信頼性試験装置である。信頼性試験装置は、第１パワー素子の第１主電極を接続する第１主端子と、第１パワー素子の第２主電極を接続する第２主端子と、第１パワー素子の制御電極を接続する第１制御端子と、第１制御端子に駆動信号を出力する第１駆動回路と、試験実施時に第１主端子と第２主端子との間に直流電圧を供給するための電源と、電源と第１主端子との間に存在するインダクタ負荷と、電源から第１主端子および第２主端子を経由して流れる電流経路に配置された負荷抵抗と、第１主端子と第２主端子との間に接続された第１スナバ回路とを備える。第１スナバ回路は、直列に接続された第１スナバ抵抗および第１スナバコンデンサを含む。第１スナバコンデンサは、交換可能に接続される。第１スナバ抵抗は、交換可能に接続されるか、または可変抵抗である。
【発明の効果】
【００１２】
本発明では、一般的な回路においてもスナバ回路として使用するコンデンサや抵抗器の特性を調整することにより、ターンオフサージ電圧波形やターンオフ損失をより広い範囲で変化させることが可能となる。コンデンサや抵抗器を組み合わせて使用する装置構成は、インダクタンスを変化させる装置構成と比較して、小型、低コストで実現可能であり、実際の作業も簡易に実施可能となる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係る信頼性試験装置１００の構成を示した回路図である。
【図２】第１スナバ回路の変形例を示した図である。
【図３】本発明の実施の形態に関わるターンオフサージ電圧波形の図である。
【図４】スナバ抵抗６を調整してリンギングを低減されたターンオフサージ電圧波形と、その場合のコレクタ電流波形の例を示す波形図である。
【図５】実施の形態２に係る信頼性試験装置の構成を示す回路図である。
【図６】図５の回路において第２スナバ抵抗８を大きくすることにより変化したターンオフサージ電圧波形とコレクタ電流波形の例を示す。
【図７】実施の形態３に係る信頼性試験装置の構成を示す回路図である。
【図８】第１駆動回路および第２駆動回路が発生するゲート電圧の変化を示した波形図である。
【図９】パワー素子３の破壊時に試験を停止する構成を示す図である。
【発明を実施するための形態】
【００１４】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００１５】
実施の形態１．
実施の形態１に係る信頼性試験装置１００は、パワー素子に対して、ターンオフ時のサージ電圧試験やＲＢＳＯＡ試験等を行なうことを想定した装置である。
【００１６】
（信頼性試験装置の構成）
図１は、実施の形態１に係る信頼性試験装置１００の構成を示した回路図である。図１の信頼性試験装置１００は、試験対象である第１パワー素子３に対して電気的な試験を行なう信頼性試験装置である。
【００１７】
信頼性試験装置１００は、第１主端子２１と、第２主端子２２と、第１制御端子２３と、第１駆動回路４と、電源１と、インダクタ負荷２と、負荷抵抗５と、第１スナバ回路３１とを備える。
【００１８】
第１主端子２１は、第１パワー素子３の第１主電極（コレクタ）を接続するために設けられる。第２主端子２２は、第１パワー素子３の第２主電極（エミッタ）を接続するために設けられる。第１制御端子２３は、第１パワー素子３の制御電極（ゲート）を接続するために設けられる。
【００１９】
第１駆動回路４は、第１制御端子２３に駆動信号を出力する。電源１は、試験実施時に第１主端子２１と第２主端子２２との間に直流電圧を供給する。インダクタ負荷２は、電源１と第１主端子２１または第２主端子２２との間に存在する。インダクタ負荷２は、配線等の寄生インダクタであっても良い。
【００２０】
負荷抵抗５は、電源１から第１主端子２１および第２主端子２２を経由して流れる電流経路に配置される。第１スナバ回路３１は、第１主端子２１と第２主端子２２との間に接続される。第１スナバ回路３１は、直列に接続された第１スナバ抵抗６および第１スナバコンデンサ７を含む。
【００２１】
図１では、インダクタ負荷２は、第１主端子２１と直流電源１との間に配置されたが、第２主端子２２と負荷抵抗５との間に接続しても良く、パワー素子３に流れる主電流経路であればどこに配置されても良い。
【００２２】
第１スナバコンデンサ７は、交換可能に接続される。第１スナバ抵抗６は、交換可能に接続されるか、または可変抵抗である。
【００２３】
図１においては、第１スナバコンデンサ７は、端子２７，２８間に接続されており、この接続はネジ等の取り外し可能な接続部材によるものである。また、第１スナバ抵抗６は、端子２５，２６間に接続されており、この接続もネジ等の取り外し可能な接続部材によるものである。
【００２４】
図２は、第１スナバ回路の変形例を示した図である。図２のスナバ回路３１Ａは、図１のスナバ回路３１の構成において、スナバ抵抗６および端子２５，２６を可変抵抗６Ａに置換したものである。このようにすることによっても、スナバ抵抗の抵抗値を容易に調整できる。
【００２５】
信頼性試験装置１００で試験対象とされるパワー素子３の端子形状は、スルーホール基板にインサートする端子の場合と、ネジ留めできるようになっている端子の場合がある。いずれの場合でも、それに合った形状の主端子２１，２２および制御端子２３が用意される。これらの端子は、一体のコネクタに配置されているものであっても良い。
【００２６】
スナバコンデンサ７については、信頼性試験装置１００での試験の想定に合うような可変容量は存在しない。したがって、同一規格で容量違いのものを用意しておき、端子２７，２８が設けられた端子台等で接続するコンデンサを交換可能としている。スナバ抵抗６についてはコンデンサ７と同様に端子２５，２６が設けられた端子台に接続しても良いし、図２に示すように可変抵抗６Ａも使用可能である。可変抵抗を使用する場合、装置サイズが小型で済む、作業が容易であるという点で有利である。
【００２７】
（信頼性試験装置を用いた試験）
直流電源１から電圧が印加された状態で、第１駆動回路４がゲート制御信号を発生させることにより、パワー素子３がスイッチング動作を行なう。ゲート制御信号はパルス状に印加され、ゲート制御信号が入力された瞬間にパワー素子３はターンオンし、パワー素子３には直流電源１から電流が流れる。また、ゲート制御信号が終了した瞬間にパワー素子３はターンオフし、パワー素子３に流れる電流は停止する。このターンオフの瞬間にパワー素子３は遮断され、パワー素子３のコレクタ−エミッタ間には直流電源電圧と同じ電位差が発生するが、インダクタ負荷２により電流が流れ続けようとして起電力を発生させる。これがコレクタ−エミッタ間の電圧に重畳されることにより、ターンオフサージ電圧となる。
【００２８】
ターンオフサージ電圧を抑制するためには、配線長を短くする、ブスバーを使用する等して可能な限りインダクタ負荷２に相当するインダクタンスを低減するのが理想である。しかし、実際に装置を作製する上で、完全にインダクタンスを０にするのは非常に困難であり、ターンオフサージ電圧に対しては別の対策が必要となる。一般的には、パワー素子３を使用する際には、スナバ回路を設けてターンオフサージ電圧の発生を抑える。最もシンプルなスナパ回路として、パワー素子３のコレクタ−エミッタ間にコンデンサを設ける方法がある。ターンオフサージ電圧のエネルギーがコンデンサに吸収されることにより、ターンオフサージ電圧を抑制する効果がある。
【００２９】
本実施の形態では、信頼性試験として、電源電圧からパワー素子の定格の数倍程度（例えば数ｋＶ）の範囲の様々な大きさのターンオフサージ電圧を意図的にパワー素子３に印加することを目的としている。基本的にはインダクタ負荷２のインダクタンスが大きくなることでターンオフサージ電圧も大きくなるが、インダクタ負荷２も含めた抵抗成分については、この抵抗成分が大きくなることで、サージ電圧は低下する。
【００３０】
例えば一定のインダクタンスを持つコイルをインダクタ負荷２として使用する場合、そのコイルを２個直列に接続しても、コイルの内部抵抗も２倍になってしまうため、単純にサージ電圧が２倍に増加するわけではない。このように、インダクタ負荷２の変更によりサージ電圧を調整しようとする場合、部分的な組合せによって調整することは困難である。したがって、インダクタ負荷２をほぼ丸ごと交換するといった形を取らざるを得ず、インダクタンス可変方式のインダクタ負荷２を実際に作製しようとした場合、装置サイズとコストが大きくなることが予想される。そこで、本実施の形態では、一定のインダクタンスを持ったインダクタ負荷２に対して、発生するターンオフサージ電圧をスナバコンデンサ７で低減させることで所望のターンオフサージ電圧を得る、という方式を採用している。
【００３１】
ターンオフサージ電圧の大きさは基本的には使用するスナバコンデンサ７の容量で制御可能である。インダクタ負荷２については、インダクタンスに応じた専用品を個別に作製する必要があるが、コンデンサについては明確な容量のものが市販されている上、複数のコンデンサを並列で接続し、組み合わせて使用することが可能であり、インダクタ負荷２のインダクタンスを変化させる方式に対して、装置サイズ、コストの面で有利と考えられる。
【００３２】
実際の回路としては、スナバ回路３１はスナバコンデンサ７のみではなく、スナバ抵抗６とスナバコンデンサ７の組合せで使用する。
【００３３】
基本的にはサージ電圧での耐圧破壊試験の場合は、単発のパルスでの試験を想定するので、リンギングは無い方が良い。インダクタ負荷２とスナバコンデンサ７により形成されるＬＣ共振回路により発生するターンオフサージ電圧のリンギングに対して、スナバ抵抗６でリンギングの電流を消費することで、リンギングの抑制が可能となる。
【００３４】
ただし、リンギングがある場合と無い場合と両方の試験ができる方が試験の自由度が高いので、図１、図２に示す信頼性試験装置１００は、スナバ抵抗６の抵抗値を端子台や可変抵抗によって調整可能としている。
【００３５】
通常は、パワー素子３のスナバ回路として使用する際には、スナバ抵抗６での損失が大きいため損失低減のための対策が必要となるが、本実施の形態の信頼性試験装置ではスナバ抵抗６による損失は、試験時のみであるので大きな問題とならない。
【００３６】
例えば、インダクタ負荷２のインダクタンスが１０μＨとした場合、スナバコンデンサ７の容量を０Ｆから１０μＦ程度まで変化させることで、ターンオフサージ電圧のピーク値を変化させることができる。これに対して、スナバ抵抗６の抵抗値を０Ωから数Ω程度まで変化させることで、ターンオフサージ電圧波形のリンギングを変化させることができる。スナバ抵抗６の抵抗値を大きくし過ぎるとＲＣ回路の時定数が大きくなり過ぎ、スナバコンデンサ７がスナバとして機能しなくなるため、例えば１００Ω以下の抵抗値とすることが好ましい。
【００３７】
（ターンオフサージ電圧波形）
図３は、本発明の実施の形態に関わるターンオフサージ電圧波形の図である。図１の回路の第１駆動回路４からパワー素子３の制御電極（ゲート）に対して、パルス状のゲート電圧が印加される場合を想定する。
【００３８】
時刻ｔ１において、ゲートがオン、つまりゲート電圧Ｖｇがオン電圧Ｖｏｎを超えた瞬間、パワー素子３はターンオンし、パワー素子３のコレクタ−エミッタ間電圧Ｖｃｅは電源電圧Ｖｐｓからほぼ０Ｖに落ちる。
【００３９】
次に時刻ｔ２において、ゲートがオフ、つまりゲート電圧Ｖｇがオン電圧Ｖｏｎを下回った瞬間、パワー素子３はターンオフし、コレクタ−エミッタ間電圧Ｖｃｅは電源電圧Ｖｐｓまで回復するが、この時インダクタ負荷２の影響により、ターンオフサージ電圧とその後のリンギング波形が発生する。
【００４０】
ターンオフサージ電圧のピーク値Ｖｓｇについてはスナバコンデンサ７の容量の調整により制御が可能である。また、リンギングについてはスナバ抵抗６の抵抗値により制御が可能である。図４は、スナバ抵抗６を調整してリンギングを低減されたターンオフサージ電圧波形と、その場合のコレクタ電流波形の例を示す波形図である。
【００４１】
時刻ｔ１１において、ゲートがオン、つまりゲート電圧Ｖｇがオン電圧Ｖｏｎを超えた瞬間、パワー素子３はターンオンし、パワー素子３のコレクタ−エミッタ間電圧Ｖｃｅは電源電圧Ｖｐｓからほぼ０Ｖに落ちる。
【００４２】
次に時刻ｔ１２において、ゲートがオフ、つまりゲート電圧Ｖｇがオン電圧Ｖｏｎを下回った瞬間、パワー素子３はターンオフし、コレクタ−エミッタ間電圧Ｖｃｅは電源電圧Ｖｐｓまで回復する。図３と比べて、スナバ抵抗６の抵抗値を小さくすることによって、図４の場合は、ターンオフサージ電圧の後のリンギング波形の収束が早くなっている。
【００４３】
（ブレークダウン電圧とターンオフ損失による試験）
一般的に、パワー素子においては、例えばＩＧＢＴのコレクタ−エミッタ間、ＭＯＳ−ＦＥＴのドレイン−ソース間の一般的な破壊耐圧とは別に、ブレークダウン電圧が規定されている。コレクタ−エミッタ間電圧がブレークダウン電圧を超えるとパワー素子が降伏するため、実際にコレクタ−エミッタ間にかかる電圧はブレークダウン電圧でクリップされる。
【００４４】
パワー素子の定格電圧に対して、ブレークダウン電圧が高く設定されている場合であれば、ターンオフサージ電圧によってパワー素子に大きなストレスを与えることができるが、ブレークダウン電圧と定格電圧との差があまり大きくない場合には、ターンオフサージ電圧はストレス印加の方法としては効果が小さい。このような場合、次に重要となる試験項目がターンオフ時にパワー素子で消費する電圧×電流によるエネルギー、すなわちターンオフ損失によるストレス印加試験である。
【００４５】
単発のターンオフ損失による瞬間的な発熱によりパワー素子が破壊する場合と、連続的なターンオフ損失による発熱による破壊が考えられるが、どちらの場合でもスナバ回路のスナバコンデンサおよびスナバ抵抗を変更することによりターンオフ損失を変化させる方法は有効である。したがって、ターンオフ損失を変化させることができる信頼性試験装置は、より自由度の高い試験を行なうことが可能となる。
【００４６】
以上説明したように、実施の形態１に係る信頼性試験装置は、スナバコンデンサの容量値とスナバ抵抗の抵抗値を調整可能であるので、この構成により、インダクタ負荷のインダクタンスを変化させることなくターンオフサージ電圧波形を制御し、装置の小型化、低コスト化、作業の簡易化を実現できる。
【００４７】
実施の形態２．
実施の形態２の信頼性試験装置は、実施の形態１の信頼性試験装置の構成に第２のスナバ回路を追加したものである。
【００４８】
図５は、実施の形態２に係る信頼性試験装置の構成を示す回路図である。図５に示す信頼性試験装置１００Ｂは、図１に示した信頼性試験装置１００の構成に加えて、第１スナバ回路３１と並列に第１主端子２１と第２主端子２２との間に接続された第２スナバ回路３２をさらに備える。第２スナバ回路３２は、直列接続された第２スナバ抵抗８および第２スナバコンデンサ９を含む。
【００４９】
この第２スナバ回路３２の使い方の例を示す。第２スナバコンデンサ９の容量は、スナバコンデンサ７の容量（最大１０μＦ程度）に対して、例えば１００μＦ、１０００μＦといった十分に大きい容量に設定する。一方で、スナバ抵抗６の抵抗値は０Ωかごく小さい抵抗値に設定し、第２スナバ抵抗８の抵抗値をスナバ抵抗６の抵抗値に対して十分に大きい抵抗値（数Ω程度）とする。
【００５０】
この状態でターンオフサージ電圧を発生させた場合、ターンオフサージ電圧の初期的なピーク値は、ほぼスナバコンデンサ７の容量によって決まるが、それ以降は第２スナバ抵抗８を経由して第２スナバコンデンサ９にある程度の電流が流れ込み、ターンオフサージ電圧波形は最終的に電源電圧に収束する。
【００５１】
電荷が第２スナバコンデンサ９に流れ込む速度（電流値）は第２スナバ抵抗８の抵抗値によって変化するため、第２スナバ抵抗８の抵抗値を変化させることで、ターンオフサージ電圧発生時にパワー素子３に流れる電流や印加エネルギーをある程度制御することが可能となる。例えば、第２スナバ抵抗８の抵抗値を小さくした場合、ターンオフサージ電圧が発生した際に第２スナバコンデンサ９側に流れる電流が大きくなり、その分パワー素子３に流れる電流や印加エネルギーは小さくなる。
【００５２】
以上のように、第２スナバコンデンサ９、第２スナバ抵抗８からなる第２スナバ回路３２を追加することにより、ターンオフサージ電圧のピーク値に加えて、印加エネルギー、つまりターンオフ損失を制御することが可能となる。
【００５３】
図６は、図５の回路において第２スナバ抵抗８を大きくすることにより変化したターンオフサージ電圧波形とコレクタ電流波形の例を示す。図６において、破線で示されるのが、第２スナバ抵抗８を大きくする前の波形であり、実線で示されるのが第２スナバ抵抗８を大きくした場合の波形である。
【００５４】
なお、本実施の形態では、スナバ回路３２と記載しているが、一般的にパワー素子が使用される状況で使用されるスナバ回路とは目的が異なる。本実施の形態のようなスナバ回路３２を一般的なスイッチング目的で使用することは、第２スナバ抵抗８による損失、発熱が大きくなるため現実的ではない。第２スナバ回路３２は、パワー素子の信頼性試験という限定された目的でのみ有用な回路であることに注意が必要である。
【００５５】
実施の形態２の信頼性試験装置１００Ｂは、実施の形態１の信頼性試験装置１００の奏する効果に加えて、ターンオフサージ電圧発生時にインダクタ負荷２から流れる電流の一部を第２スナバ抵抗８の抵抗値により制御し第２スナバコンデンサ９に取り込むことにより、ターンオフ時にパワー素子３で発生するターンオフ損失を制御することができる。
【００５６】
この構成により、インダクタ負荷のインダクタンスを変化させることなくターンオフ損失を制御し、装置の小型化、低コスト化、作業の簡易化を実現することができる。
【００５７】
実施の形態３．
実施の形態３の信頼性試験装置は、実施の形態１の信頼性試験装置の構成に短絡防止対策を施したものである。実施の形態１、実施形態２の形でもターンオフサージ電圧波形の印加試験は実施可能だが、実際に試験装置として使用する場合の改善点がある。試験によりパワー素子３が破壊された場合、オープンモードの破壊であれば特に問題は無いが、ショートモードの破壊の場合、直流電源１の正極とＧＮＤとの間が短絡されることになる。直流電源１の安全機構や配電盤の漏電ブレーカー等により電流が遮断されることは想定されるものの、それらが動作するまでパワー素子３のコレクタ−エミッタ間が短絡し、大電流の印加により焼損が進行してしまい、試験によるパワー素子３の破壊箇所の解析等に支障を来たすことが予想される。
【００５８】
図７は、実施の形態３に係る信頼性試験装置の構成を示す回路図である。図７に示す信頼性試験装置１００Ｃは、図１に示した信頼性試験装置１００の構成に加えて、さらに、電源１から第１主端子２１および第２主端子２２を経由して流れる電流経路に負荷抵抗５と直列に接続された第２パワー素子１０と、第２パワー素子１０の制御電極の制御を行なう第２駆動回路１１と、第１駆動回路４および第２駆動回路１１に駆動タイミングを指示するタイミングジェネレータ１２とを備える。
【００５９】
負荷抵抗５とＧＮＤとの間に短絡防止用の第２パワー素子１０を追加することによって、パワー素子３がショートモードで破壊した場合の短絡防止が可能となる。
【００６０】
第１駆動回路４、第２駆動回路１１およびタイミングジェネレータ１２は、試験時には第２パワー素子１０をターンオンした後に第１パワー素子３をターンオンし、第１パワー素子３がターンオフした後に第２パワー素子１０をターンオフするように構成される。第１パワー素子３と第２パワー素子１０とのターンオンの時間差、ターンオフの時間差は、タイミングジェネレータ１２で生成しても良いし、第１駆動回路４、第２駆動回路１１の各々の内部に遅延回路を設け、遅延回路の遅延時間を互いに異なるように設定しても良い。第１駆動回路４、第２駆動回路１１およびタイミングジェネレータ１２を用いて時間差を発生させる構成は種々の構成が考えられる。
【００６１】
図８は、第１駆動回路および第２駆動回路が発生するゲート電圧の変化を示した波形図である。図８に示すように、第２パワー素子１０を時刻ｔ３１においてターンオンした後に、パワー素子３を時刻ｔ３２においてターンオンし、パワー素子３を時刻ｔ３３においてターンオフした後に、第２パワー素子１０を時刻ｔ３４においてターンオフする。
【００６２】
パワー素子３をターンオフしてから第２パワー素子１０をターンオフするまでの時間ｔ３３〜ｔ３４を短く、例えば数μｓ程度とすることで、パワー素子３のターンオフ時にパワー素子３が破壊した場合でも、直後に第２パワー素子１０がターンオフすることでパワー素子３の短絡時間を最小限に止めることが可能となる。
【００６３】
もちろん、パワー素子３よりも第２パワー素子１０が先に破壊してしまうと短絡対策として機能しなくなるため、第２パワー素子１０は試験対象であるパワー素子３に対して十分に破壊耐量の大きいものを使用することが必要となる。たとえば、第２パワー素子１０は、コレクタ−エミッタ間電圧の定格が試験対象のパワー素子３よりも大きいもの（例えば２倍以上）、およびコレクタ−エミッタ間電流の定格が試験対象のパワー素子３よりも大きいもの（例えば２倍以上）とすることが好ましい。
【００６４】
また、ターンオフサージ電圧を連続印加する試験を行なう場合、パワー素子３が破壊していることを判定して試験を停止する必要がある。図９は、パワー素子３の破壊時に試験を停止する構成を示す図である。パワー素子３の破壊の判定方法としては様々な方法が考えられるが、例えば、図９の電流計１３の検出電流に基づいて判定することが考えられる。電流計１３は、図９では、インダクタ負荷２と主端子２１との間に設置したが、回路上は電源１からパワー素子３を経由して接地に至る経路のどこに設置しても良い。
【００６５】
例えばパワー素子３の破壊から第２パワー素子１０のターンオフまでに流れる短絡電流の分、ターンオフサージ試験１回で印加される電流量が増加しているので、この電流量を検知して判定する方法が考えられる。
【００６６】
具体的には、パワー素子３のＯＮ時間長（図８のｔ３２〜ｔ３３）が１０μｓ、第２パワー素子１０のＯＮ時間長（図８のｔ３１〜ｔ３４）が３０μｓとした場合、正常時にパルス１回の印加で流れる電流は１０μｓ分になる。しかし、１回のサイクルの途中でパワー素子３が破壊したとすると、図８の時刻ｔ３３〜ｔ３４の間も電流が流れるので、２０μｓ分の電流が流れることが想定される。この場合、電流計１３の検出電流を積算しておき、例えば１５μｓ分以上の電流量が１サイクル中に流れた場合に破壊と判定することができる。
【００６７】
また第２パワー素子１０のターンオフ直前の瞬間的な電流値により判定する方法も考えられる。
【００６８】
具体的には、正常時にはパワー素子３がＯＦＦしてから１０μｓ以内に電流値が０Ａに低下するものとすると、第２パワー素子１０がＯＮしてから３０μｓ後の瞬間的な電流値（図８の時刻ｔ３４の直前の値）が０Ａでなかった場合に破壊と判定することができる。
【００６９】
実施の形態３に示した構成により、第１パワー素子３が試験により破壊した場合でも、第１パワー素子３の短絡時間を最小限に止めることが可能となる。このため試験によりパワー素子３がショートモードで破壊した場合に、短絡による試験回路へのダメージ、特に第１パワー素子３の短絡による焼損進行等のダメージを防止することができる。
【００７０】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明でなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７１】
１  直流電源、２  インダクタ負荷、３，１０  第２パワー素子、４，１１  第２駆動回路、５  負荷抵抗、６，８  スナバ抵抗、６Ａ  可変抵抗、７，９  スナバコンデンサ、１２  タイミングジェネレータ、１３  電流計、２１，２２  主端子、２３  制御端子、２５，２６，２７，２８  端子、３１，３１Ａ，３２  スナバ回路、１００，１００Ｂ，１００Ｃ  信頼性試験装置。
【図１】
2019086295.tif 000003
【図２】
2019086295.tif 000004
【図３】
2019086295.tif 000005
【図４】
2019086295.tif 000006
【図５】
2019086295.tif 000007
【図６】
2019086295.tif 000008
【図７】
2019086295.tif 000009
【図８】
2019086295.tif 000010
【図９】
2019086295.tif 000011