(57)【要約】【課題】層間ショートの発生を抑制可能なプリント配線板の提供を目的とする。【解決手段】本発明に係るプリント配線板１０は、表裏に導体層１２を有し、且つ、電子部品８１を収容するキャビティ８０を有するコア基板１１と、コア基板１１における表裏の導体層１２，１２を接続するスルーホール導体１４と、コア基板１１における表裏の両面の上に形成され、層間絶縁層２１と導体層２２が交互に積層されてなるビルドアップ部２０と、を有する。そして、プリント配線板１０の厚み方向から見てキャビティ８０を囲む領域では、層間絶縁層２１を挟む導体層１２と導体層２２の電位が同じである。【選択図】図１
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【特許請求の範囲】
【請求項１】
表裏に導体層を有し、且つ、電子部品を収容するキャビティを有するコア基板と、
前記コア基板における表裏の導体層を接続するスルーホール導体と、
前記コア基板における表裏の両面の上に形成され、層間絶縁層と導体層が交互に積層されてなるビルドアップ部と、を有するプリント配線板であって、
前記プリント配線板の厚み方向から見て前記キャビティを囲む領域では、前記層間絶縁層を挟む導体層の電位が同じである。
【請求項２】
請求項１に記載のプリント配線板において、
前記コア基板における表裏それぞれの導体層には、プレーン状に形成され、開口部を有する第１導体層と、前記開口部の内側に配置され、前記開口部によって前記第1導体層から隔絶される第２導体層と、が設けられ、
前記スルーホール導体は、表裏で互いに反対側に配置される前記第１導体層と前記第２導体層とを接続し、
表側に配置される前記第１導体層の電位と裏側に配置される前記第１導体層の電位が異なっている。
【請求項３】
請求項２に記載のプリント配線板において、
前記層間絶縁層を挟む導体層同士を接続するビア導体を有し、
前記ビア導体には、前記スルーホール導体に直線状に重ねられる第１ビア導体が含まれ、
表裏で最も外側に配置される導体層同士が前記スルーホール導体及び前記第１ビア導体を介して接続されている。
【請求項４】
請求項３に記載のプリント配線板において、
前記ビルドアップ部を構成する導体層には、前記第１導体層に対応する第３導体層と、前記第２導体層に対応する第４導体層と、が設けられて、前記第３導体層に形成される開口部の内側に複数の前記第４導体層が配置され、
表裏の一方側に配置される前記コア基板の前記第１導体層は、表裏の一方側に配置される前記ビルドアップ部の前記第３導体層に前記ビア導体を介して接続され、表裏の他方側に配置される前記ビルドアップ部の前記第３導体層には接続されない。
【請求項５】
請求項２乃至４のうち何れか１の請求項に記載のプリント配線板において、
前記コア基板における表裏の導体層には、前記第１導体層が複数形成され、
前記プリント配線板の厚み方向から見て、隣り合う前記第１導体層同士の電位が異なっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品を内蔵するプリント配線板に関する。
【背景技術】
【０００２】
特許文献１のプリント配線板では、電子部品を内蔵するコア基板の上に、層間絶縁層と導体層が積層されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１６０１４４号公報（段落［００２１］，［００３２］、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のプリント配線板では、層間絶縁層を挟む導体層の間でショート（層間ショート）が発生するという問題が考えられる。
【０００５】
本発明は、上記事情に鑑みてなされたもので、層間ショートの発生を抑制可能なプリント配線板の提供を目的とする。
【課題を解決するための手段】
【０００６】
本発明に係るプリント配線板は、表裏に導体層を有し、且つ、電子部品を収容するキャビティを有するコア基板と、前記コア基板における表裏の導体層を接続するスルーホール導体と、前記コア基板における表裏の両面の上に形成され、層間絶縁層と導体層が交互に積層されてなるビルドアップ部と、を有する。そして、プリント配線板の厚み方向から見て前記キャビティを囲む領域では、前記層間絶縁層を挟む導体層の電位が同じである。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１実施形態に係るプリント配線板の側断面図
【図２】プリント配線板の（Ａ）Ａ１−Ａ１断面図、（Ｂ）Ａ２−Ａ２断面図
【図３】プリント配線板の（Ａ）Ａ３−Ａ３断面図、（Ｂ）Ａ４−Ａ４断面図
【図４】プリント配線板の製造工程を示す側断面図
【図５】プリント配線板の製造工程を示す側断面図
【図６】プリント配線板の製造工程を示す側断面図
【図７】プリント配線板の製造工程を示す側断面図
【図８】プリント配線板の製造工程を示す側断面図
【図９】プリント配線板の製造工程を示す側断面図
【図１０】プリント配線板の製造工程を示す側断面図
【図１１】本発明の第２実施形態に係るプリント配線板の側断面図
【図１２】プリント配線板の（Ａ）Ｂ１−Ｂ１断面図、（Ｂ）Ｂ２−Ｂ２断面図
【図１３】プリント配線板の（Ａ）Ｂ３−Ｂ３断面図、（Ｂ）Ｂ４−Ｂ４断面図
【発明を実施するための形態】
【０００８】
［第１実施形態］
図１に示されるように、本実施形態に係るプリント配線板１０は、コア基板１１と、ビルドアップ部２０を有する。ビルドアップ部２０は、層間絶縁層２１と導体層２２が交互に積層されてなり、コア基板１１における表裏の一方側の面であるＦ面１１Ｆと他方側の面であるＢ面１１Ｂの上に形成されている。ビルドアップ部２０の上には、ソルダーレジスト層２７が積層されている。
【０００９】
コア基板１１は、絶縁性基材１１Ｋの表裏の両面に導体層１２，１２を有する。絶縁性基材１１Ｋは層間絶縁層２１より厚くなっている。Ｆ面１１Ｆ側の導体層１２とＢ面１１Ｂ側の導体層１２は、絶縁性基材１１Ｋを貫通するスルーホール導体１４によって接続されている。スルーホール導体１４は、絶縁性基材１１Ｋを貫通するスルーホール１３内にめっきが充填されることで形成されている。
【００１０】
絶縁性基材１１Ｋには、第１キャビティ８０Ａと第２キャビティ８０Ｂが形成されている。第１キャビティ８０Ａには、第１電子部品８１Ａが収容され、第２キャビティ８０Ｂには、第２電子部品８１Ｂが収容されている。第１電子部品８１Ａは、例えば、ＷＬＰ（Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｐａｃｋａｇｅ）等の能動素子である。第２電子部品８１Ｂは、例えば、積層セラミックコンデンサ（ＭＬＣＣ）である。なお、第１キャビティ８０Ａの内面と第１電子部品８１Ａとの間の隙間及び第２キャビティ８０Ｂの内面と第２電子部品８１Ｂとの間の隙間には、層間樹脂層２１を構成する樹脂又は充填樹脂が充填されている。
【００１１】
図２（Ｂ）及び図３（Ａ）に示されるように、導体層１２は、複数の開口部３１Ａを有する第１導体層３１と、複数の開口部３１Ａの内側に配置される複数の第２導体層３２と、を有する。第１導体層３１は、プレーン状導体であり、第２導体層３２は、開口部３１Ａ内で該プレーン状導体とは隔絶されたパッド導体である。なお、第１導体層３１は、導体層１２の全体に形成されていてもよいし、導体層１２の一部に形成されていてもよい。第１導体層３１が導体層１２の一部に形成される場合、第１導体層３１は、プリント配線板１０の厚み方向から見て第１キャビティ８０Ａ及び第２キャビティ８０Ｂを囲む領域に形成されていればよい。
【００１２】
図１に示されるように、Ｆ面１１Ｆ側の導体層１２における第１導体層３１は、スルーホール導体１４によってＢ面１１Ｂ側の導体層１２における第２導体層３２に接続されている。また、Ｂ面１１Ｂ側の導体層１２における第１導体層３１は、スルーホール導体１４によってＦ面１１Ｆ側の導体層１２における第２導体層３２に接続されている。このように、スルーホール導体１４は、表裏で互いに反対側に配置される第１導体層３１と第２導体層３２とを接続する。
【００１３】
図２（Ａ）及び図３（Ｂ）に示されるように、ビルドアップ部２０の導体層２２は、複数の開口部３３Ａを有する第３導体層３３と、複数の開口部３３Ａの内側に配置される複数の第４導体層３４と、を有する。第３導体層３３は第１導体層３１に対応して設けられ、第１導体層３１と第３導体層３３は厚み方向で重なる。第４導体層３４は導体層１２の第２導体層３２に対応して設けられ、第２導体層３２と第４導体層３４は厚み方向で重なる。また、導体層２２は、プリント配線板１０の厚み方向で第１電子部品８１Ａ又は第２電子部品８１Ｂに重ねられる第５導体層３５を有している。
【００１４】
図１に示されるように、ビルドアップ部２０の導体層２２は、層間絶縁層２１を貫通する複数のビア導体２４によって、コア基板１１の導体層１２、第１電子部品８１Ａの電極又は第２電子部品８１Ｂの電極に接続される。ビア導体２４は、層間絶縁層２１を貫通するビアホール２３内にめっきが充填されることで形成されている。
【００１５】
導体層２２の第３導体層３３は、ビア導体２４を介して導体層１２の第１導体層３１に接続される。そして、Ｆ面１１Ｆ側に配置される第１導体層３１と第３導体層３３の電位が同じになり、Ｂ面１１Ｂ側に配置される第１導体層３１と第３導体層３３の電位が同じになる。Ｆ面１１Ｆ側の第３導体層３３の電位とＢ面１１Ｂ側の第３導体層３３の電位は異なっている。なお、本実施形態では、Ｆ面１１Ｆ側の第３導体層３３が電源層を構成し、Ｂ面１１Ｂ側の第３導体層３３がグラウンド層を構成する。
【００１６】
導体層２２の第４導体層３４は、ビア導体２４を介して導体層１２の第２導体層３２に接続される。そして、Ｆ面１１Ｆ側に配置される第２導体層３２と第４導体層３４の電位が同じになり、Ｂ面１１Ｂ側に配置される第２導体層３２と第４導体層３４の電位が同じになる。
【００１７】
導体層２２の第５導体層３５は、ビア導体２４を介して第１電子部品８１Ａの電極又は第２電子部品８１Ｂの電極に接続される。
【００１８】
ビア導体２４には、スルーホール導体１４に直線状に重ねられてスタックビア２５を構成する第１ビア導体２４Ａが含まれている。そして、プリント配線板１０において最外の導体層２２，２２同士が、スタックビア２５によって接続されている。
【００１９】
図１に示されるように、ソルダーレジスト層２７には、ビルドアップ部２０の最外の導体層２２を露出させる複数の開口２７Ａが形成されている。そして、最外の導体層２２のうち開口２７Ａから露出する部分がパッド２８を構成する。
【００２０】
プリント配線板１０は、以下のようにして製造される。
（１）図４（Ａ）に示されるように、絶縁性基材１１Ｋの表裏の両面に銅箔１１Ｃがラミネートされてなる銅張積層板１１Ｚが用意される。絶縁性基材１１Ｋは、エポキシ樹脂又はＢＴ（ビスマレイドトリアジン）樹脂とガラスクロスなどの補強材からなる。
【００２１】
（２）銅張積層板１１ＺにＦ面１１Ｆ側とＢ面１１Ｂ側の両方から、例えば、ＣＯ２レーザーが照射されてスルーホール１３が形成される。
【００２２】
（３）無電解めっき処理が行われ、に示されるように、銅箔１１Ｃ上とスルーホール１３の内面に無電解めっき膜４１が形成される（図４（Ｂ））。
【００２３】
（４）図４（Ｃ）に示されるように、無電解めっき膜４１の上に、所定パターンのめっきレジスト４２が形成される。
【００２４】
（５）電解めっき処理が行われ、図５（Ａ）に示されるように、電解めっきがスルーホール１３内に充填されてスルーホール導体１４が形成されると共に、無電解めっき膜４１のうちめっきレジスト４２から露出する部分の上に電解めっき膜４３が形成される。
【００２５】
（６）めっきレジスト４２が剥離されると共に、めっきレジスト４２の下方の無電解めっき膜４１及び銅箔１１Ｃが除去される。すると、図５（Ｂ）に示されるように、銅箔１１Ｃ、無電解めっき膜４１及び電解めっき膜４３からなる導体層１２が絶縁性基材１１Ｋの表裏の両面の上に形成され、表側の導体層１２と裏側の導体層１２とがスルーホール導体１４によって接続される。以上により、コア基板１１が形成される。
【００２６】
（７）図５（Ｃ）に示されるように、ルーター加工又はレーザー加工によって、コア基板１１に第１キャビティ８０Ａ及び第２キャビティ８０Ｂが形成される。
【００２７】
（８）図６（Ａ）に示されるように、コア基板１１のＦ面１１Ｆ上にテープ９０が貼り付けられて、第１キャビティ８０Ａ及び第２キャビティ８０Ｂが塞がれる。
【００２８】
（９）図６（Ｂ）に示されるように、マウンター（図示せず）によって、第１電子部品８１Ａが第１キャビティ８０Ａ内に収められ、第２電子部品８１Ｂが第２キャビティ８０Ｂ内に収められる。
【００２９】
（１０）図６（Ｃ）に示されるように、コア基板１１のＢ面１１Ｂ上に層間絶縁層２１と銅箔４５が積層され、加熱プレスが行われる。層間絶縁層２１としては、無機フィラーを含有するプリプレグ（心材に無機フィラーを含有する樹脂を含浸してなるＢステージの樹脂シート）が用いられる。このとき、コア基板１１のＢ面１１Ｂ側の導体層１２同士の間の隙間がプリプレグにて埋められる。また、プリプレグから染み出た熱硬化性樹脂が、第１キャビティ８０Ａの内面と第１電子部品８１Ａとの間の隙間及び第２キャビティ８０Ｂの内面と第２電子部品８１Ｂとの間の隙間に入り込む。
【００３０】
（１１）図７（Ａ）に示されるように、テープ９０が剥離される。
【００３１】
（１２）図７（Ｂ）に示されるように、コア基板１１のＦ面１１Ｆ上に層間樹脂層２１としてのプリプレグと銅箔４５が積層され、加熱プレスが行われる。このとき、コア基板１１のＦ面１１Ｆ側の導体層１２同士の間の隙間がプリプレグにて埋められる。
【００３２】
（１３）Ｆ面１１Ｆ側の銅箔４５及び層間樹脂層２１とＢ面１１Ｂ側の銅箔４５及び層間樹脂層２１とにレーザーが照射されて、複数のビアホール２３が形成される。
【００３３】
（１４）無電解めっき処理が行われ、銅箔４５上とビアホール２３内とに無電解めっき膜４６が形成される（図７（Ｃ））。
【００３４】
（１５）図８（Ａ）に示されるように、無電解めっき膜４６上に所定パターンのめっきレジスト４７が形成される。
【００３５】
（１６）電解めっき処理が行われ、図８（Ｂ）に示されるように、電解めっきがビアホール２３内に充填されてビア導体２４が形成されると共に、無電解めっき膜４６のうちめっきレジスト４７から露出する部分の上に電解めっき膜４８が形成される。
【００３６】
（１７）めっきレジスト４７が剥離されると共に、めっきレジスト４７の下方の無電解めっき膜４６及び銅箔４５が除去される。すると、図９（Ａ）に示されるように、銅箔４５、無電解めっき膜４６及び電解めっき膜４８からなる導体層２２が層間絶縁層２１の上に形成される。導体層２２は、ビア導体２４によって、導体層１２、第１電子部品８１Ａの電極又は第２電子部品８１Ｂの電極に接続される。
【００３７】
なお、層間絶縁層２１として、プリプレグの代わりに、心材を含まないで無機フィラーを含有する樹脂フィルムが用いられてもよい。この場合には、銅箔４５が積層されず、セミアディティブ法によって、樹脂フィルムの上に導体層２２が形成される。
【００３８】
（１８）図９（Ｂ）に示されるように、導体層２２上にソルダーレジスト層２７が積層される。
【００３９】
（１９）図１０に示されるように、露光・現象によってソルダーレジスト層２７の所定箇所に開口２７Ａが形成される。そして、導体層２２のうち開口２７Ａから露出する部分によってパッド２８が形成される。以上により、図１に示されるプリント配線板１０が完成する。
【００４０】
本実施形態のプリント配線板１０によれば、層間絶縁層２１を挟んで配置される第１導体層３１と第３導体層３３の電位が同じになっているので、第１導体層３１と第３導体層３３の間での層間ショートの発生が抑制される。これにより、層間絶縁層２１の薄型化が図られる。しかも、第１導体層３１と第３導体層３３は、厚み方向から見て第１キャビティ８０Ａ及び第２キャビティ８０Ｂを囲む領域に配置されているので、層間ショートに起因する第１電子部品８１Ａ及び第２電子部品８１Ｂの不具合を抑制することが可能となる。
【００４１】
また、本実施形態では、電位が異なる２つの導体層、即ち、Ｆ面１１Ｆ側の第１導体層３１とＢ面１１Ｂ側の第１導体層３１が、層間絶縁層２１よりも厚い絶縁性基材１１Ｋを挟んで配置されているので、電位が異なる導体層の間の層間ショートが抑制される。
【００４２】
また、本実施形態では、表裏で反対側に配置される第１導体層３１と第２導体層３２がスルーホール導体１４によって接続され、第２導体層３２と第４導体層３４がスルーホール導体１４に直線状に重ねられる第１ビア導体２４Ａによって接続される。そして、表裏で最も外側に配置される導体層同士（例えば、Ｆ面１１Ｆ側の第４導体層３４とＢ面１１Ｂ側の第２導体層３２）がスタックビア２５によって接続される。この構成によれば、導体層１２内において、第１導体層３１とは異なる電位を有する第２導体層３２の広がりを抑えると共に、導体層２２内において、第３導体層３３とは異なる電位を有する第４導体層３４の広がりを抑えることが可能となる。
【００４３】
［第２実施形態］
図１１〜１３に示されるように、本実施形態のプリント配線板１０Ｖでは、導体層１２に複数の第１導体層３１が形成され、導体層２２に複数の第３導体層３３が形成されている。プリント配線板１０Ｖの厚み方向から見て、第１導体層３１同士の境界と第３導体層３３同士の境界はほぼ一致する。第１導体層３１同士の境界は、第１キャビティ８０Ａ及び第２キャビティ８０Ｂと重ならない。同様に、第３導体層３３同士の境界も、第１キャビティ８０Ａ及び第２キャビティ８０Ｂと重ならない。本実施形態では、第１キャビティ８０Ａ及び第２キャビティ８０Ｂの直上に、１つの第１導体層３１と１つの第３導体層３３が配置される。
【００４４】
Ｆ面１１Ｆ側において隣り合う２つの第３導体層３３，３３の電位は異なっている。本実施形態では、隣り合う２つの第３導体層３３，３３のうち一方の第３導体層３３が電源層を構成し、他方の第３導体層３３がグラウンド層を構成する。
【００４５】
プリント配線板１０Ｖのその他の構成は、上記第１実施形態のプリント配線板１０と同様になっている。本実施形態のプリント配線板１０Ｖによれば、上記第１実施形態のプリント配線板１０と同様の効果を奏することが可能となる。なお、プリント配線板１０Ｖは、上記第１実施形態のプリント配線板１０と同様にして製造される。
【００４６】
［他の実施形態］
（１）上記実施形態において、ビルドアップ部２０が複数の層間絶縁層２１と複数の導体層２２が交互に積層されてなる構成であってもよい。この構成では、層間絶縁層２１を挟む第３導体層３３，３３同士の電位が同じになっていて、層間絶縁層２１，２１を挟む第３導体層３４，３４同士の電位が同じになっている。
【００４７】
（２）上記実施形態において、電子部品は１つであってもよいし、３つ以上であってもよい。また、上記実施形態では、１つのキャビティに１つの電子部品が収容されていたが、１つのキャビティに複数の電子部品が収容されてもよい。
【００４８】
（３）上記第２実施形態において、第１キャビティ８０Ａの直上に配置される第１導体層３１とは別の第１導体層３１が第２キャビティ８０Ｂの直上に配置され、それら第１導体層３１，３１の電位が異なる構成としてもよい。
【符号の説明】
【００４９】
１０    プリント配線板
１１    コア基板
１２    導体層
２０    ビルドアップ部
２１    層間絶縁層
２２    導体層
３１    第１導体層
３２    第２導体層
３３    第３導体層
３４    第４導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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