(57)【要約】【課題】入力電圧が大きい場合でも、低耐圧のスイッチングデバイスを使用することができるフライバックコンバータを提供する。【解決手段】トランスの１次側に設けられたスイッチングデバイスによって電圧源からの入力電圧をチョッピングして、２次側に出力電圧を発生させるフライバックコンバータであって、トランスは、１次側と２次側とが絶縁され、１次側と２次側との間でエネルギーを伝達し、１次側に設けられた１次巻線および補助１次巻線と、２次側に設けられた２次巻線と、を有し、フライバックコンバータは、補助１次巻線を１次巻線と同相または逆相に接続するように、補助１次巻線と１次巻線との接続を切り替える切り替え回路を備え、切り替え回路は、トランスへのエネルギー充電時には、１次巻線と補助１次巻線とが同相に接続され、トランスのエネルギー開放時には、トランスの１次巻線と補助１次巻線とが逆相に接続されるように接続を切り替える。【選択図】図１
2019126136.tif 000002
【特許請求の範囲】
【請求項１】
トランスの１次側に設けられたスイッチングデバイスによって電圧源からの入力電圧をチョッピングすることで、２次側に出力電圧を発生させるフライバックコンバータであって、
前記トランスは、
前記１次側と前記２次側とが絶縁され、前記１次側と前記２次側との間でエネルギーを伝達し、前記１次側に設けられた１次巻線および補助１次巻線と、前記２次側に設けられた２次巻線と、を有し、
前記フライバックコンバータは、
前記補助１次巻線を前記１次巻線と同相に接続、または前記１次巻線と逆相に接続するように、前記補助１次巻線と前記１次巻線との接続を切り替える切り替え回路を備え、
前記切り替え回路は、
前記トランスへのエネルギー充電時には、前記１次巻線と前記補助１次巻線とが同相に接続され、前記トランスのエネルギー開放時には、前記トランスの前記１次巻線と前記補助１次巻線とが逆相に接続されるように接続を切り替える、フライバックコンバータ。
【請求項２】
前記切り替え回路は、
直列に接続された第１および第２のスイッチングデバイスと、
直列に接続された第３および第４のスイッチングデバイスと、を有し、
前記第１および第２のスイッチングデバイスは、前記補助１次巻線に並列に接続され、
前記第３および第４のスイッチングデバイスは、前記補助１次巻線に並列に接続され、
前記１次巻線は、前記第３および第４のスイッチングデバイスの接続ノードと、前記スイッチングデバイスの主電極との間に接続され、
前記第１および第２のスイッチングデバイスの接続ノードは、前記電圧源に接続され、
前記スイッチングデバイス、前記第１および第４のスイッチングデバイスは同じタイミングでオン、オフ制御され、
前記第２および第３のスイッチングデバイスは、前記スイッチングデバイス、前記第１および第４のスイッチングデバイスとは相補的にオン、オフ制御される、請求項１記載のフライバックコンバータ。
【請求項３】
前記切り替え回路は、
直列に接続された第１のダイオードおよび第１のスイッチングデバイスと、
直列に接続された第２のスイッチングデバイスおよび第２のダイオードと、を有し、
前記第１のダイオードおよび前記第１のスイッチングデバイスは、前記補助１次巻線に並列に接続され、
前記第２のスイッチングデバイスおよび前記第２のダイオードは、前記補助１次巻線に並列に接続され、
前記第１および第２のダイオードは、前記トランスへの充電時には、順方向となるように前記補助１次巻線に接続され、
前記１次巻線は、前記第２のスイッチングデバイスおよび前記第２のダイオードの接続ノードと、前記スイッチングデバイスの主電極との間に接続され、
前記第１のダイオードおよび前記第１のスイッチングデバイスの接続ノードは、前記電圧源に接続され、
前記第１および第２のスイッチングデバイスは同じタイミングでオン、オフ制御され、
前記スイッチングデバイスは、前記第１および第２のスイッチングデバイスとは相補的にオン、オフ制御される、請求項１記載のフライバックコンバータ。
【請求項４】
前記１次巻線Ｎ１および前記補助１次巻線は同じ巻線数を有する、請求項１記載のフライバックコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフライバックコンバータに関し、特に、フライバック電圧を低減したフライバックコンバータに関する。
【背景技術】
【０００２】
絶縁型のＤＣ／ＤＣコンバータの代表例としてフライバック方式のコンバータ（フライバックコンバータ）がある。フライバックコンバータは、その駆動方式から、１次側のスイッチングデバイスがＯＦＦ期間中に出力電圧にトランスの巻数比を乗じた電圧（フライバック電圧）および漏れインダクタンスによるサージ電圧が１次側に発生し、１次側電圧（入力電圧）と共にスイッチングデバイスに電圧が印加される。
【０００３】
フライバック電圧はスイッチングデバイスの耐圧に直接関わるため、トランスの巻数比を決定する際にスイッチングデバイスの耐圧を考慮する必要があり、サージ電圧も考慮すると１次側電圧の２倍以上の耐圧をもつスイッチングデバイスを決定する場合もある。
【０００４】
フライバック電圧は、２次電圧（出力電圧および整流ダイオードに発生する電圧）にトランスの巻数比（Ｎ１／Ｎ２）を乗じた電圧である。トランスの巻数比が大きい場合、非常に大きなフライバック電圧が発生し、１次側電圧（入力電圧）と共にスイッチングデバイスのドレイン電圧となって印加されるため、マージンも考慮して非常に耐圧の大きなスイッチングデバイスが必要となる場合がある。
【０００５】
入力電圧が大きい場合等、高耐圧のスイッチングデバイスを使用することは避けられない。一般的に高耐圧のスイッチングデバイスは、導通時の抵抗（ＯＮ抵抗）が大きく、スイッチングスピードも比較的遅いため、導通損失およびスイッチング損失の増加による効率低下が問題となる。また、高耐圧のデバイスはサイズが大きく、損失が大きいことで放熱機構も大型化するため、コンバータ部の小型化を妨げる容易にもなる。さらに、高耐圧のスイッチングデバイスは比較的価格も高価となるため、コストアップの要因にもなりうる。
【０００６】
特許文献１においては、２次側を並列接続し、２組のフライバックコンバータを構成することで、スイッチＯＦＦ時に１次側のスイッチングデバイスに印加されるフライバック電圧およびサージ電圧を従来の１／２にする手法を開示しているが、サージ電圧が半分になるだけで、スイッチングデバイスには１次側電圧（入力電圧）＋（フライバック電圧＋サージ電圧）／２の電圧が印加される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−２８４７２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は上記のような問題を解決するためになされたものであり、入力電圧が大きい場合においても、低耐圧のスイッチングデバイスを使用することができるフライバックコンバータを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係るフライバックコンバータは、トランスの１次側に設けられたスイッチングデバイスによって電圧源からの入力電圧をチョッピングすることで、２次側に出力電圧を発生させるフライバックコンバータであって、前記トランスは、前記１次側と前記２次側とが絶縁され、前記１次側と前記２次側との間でエネルギーを伝達し、前記１次側に設けられた１次巻線および補助１次巻線と、前記２次側に設けられた２次巻線と、を有し、前記フライバックコンバータは、前記補助１次巻線を前記１次巻線と同相に接続、または前記１次巻線と逆相に接続するように、前記補助１次巻線と前記１次巻線との接続を切り替える切り替え回路を備え、前記切り替え回路は、前記トランスへのエネルギー充電時には、前記１次巻線と前記補助１次巻線とが同相に接続され、前記トランスのエネルギー開放時には、前記トランスの前記１次巻線と前記補助１次巻線とが逆相に接続されるように接続を切り替える。
【発明の効果】
【００１０】
本発明に係るフライバックコンバータによれば、トランスのエネルギー開放時には、切り替え回路により、トランスの１次巻線と補助１次巻線とが逆相に接続されるように接続を切り替えるので、１次巻線および１次補助巻線に発生するフライバック電圧およびサージ電圧が打ち消し合い、スイッチングデバイスには入力電圧のみが印加されることとなり、入力電圧が大きい場合においても、低耐圧のスイッチングデバイスを使用することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る実施の形態１のフライバックコンバータの構成を示す回路図である。
【図２】本発明に係る実施の形態１のフライバックコンバータを上位概念で表した図である。
【図３】本発明に係る実施の形態１のフライバックコンバータにおける接続の切り替え動作を説明する図である。
【図４】本発明に係る実施の形態１のフライバックコンバータにおける接続の切り替え動作を説明する図である。
【図５】本発明に係る実施の形態２のフライバックコンバータの構成を示す回路図である。
【図６】従来のフライバックコンバータの動作をシミュレーションするための回路図である。
【図７】本発明に係る実施の形態２のフライバックコンバータの動作をシミュレーションするための回路図である。
【図８】従来のフライバックコンバータのシミュレーション結果を示す図である。
【図９】本発明に係る実施の形態２のフライバックコンバータのシミュレーション結果を示す図である。
【図１０】本発明に係る実施の形態２のフライバックコンバータのシミュレーション結果を示す図である。
【図１１】本発明に係る実施の形態２のフライバックコンバータのシミュレーション結果を示す図である。
【図１２】本発明に係る実施の形態２のフライバックコンバータのシミュレーション結果を示す図である。
【図１３】本発明に係る実施の形態２のフライバックコンバータのシミュレーション結果を示す図である。
【図１４】本発明に係る実施の形態２のフライバックコンバータのシミュレーション結果を示す図である。
【図１５】本発明に係る実施の形態２のフライバックコンバータのシミュレーション結果を示す図である。
【発明を実施するための形態】
【００１２】
＜実施の形態１＞
＜装置構成＞
図１は、本発明に係る実施の形態１のフライバックコンバータ１００の構成を説明する回路図である。図１に示すようにフライバックコンバータ１００は、基本的な構成として、入力電圧Ｖｉｎを与える直流電圧源１、１次側と２次側とが絶縁され、１次側と２次側との間でエネルギーの伝達を行うトランス２、トランス２の１次側に設けられたチョッピング用のＮチャネル型のＭＯＳＦＥＴ２０（スイッチングデバイス）、トランス２の２次巻線Ｎ２に接続されたダイオード９、トランス２の出力の平滑用の出力コンデンサ７、直流電圧源１のノイズ低減用のスナバ抵抗３、スナバコンデンサ６およびスナバダイオード８を備え、ＭＯＳＦＥＴ２０のチョッピング動作により２次側に出力電圧Ｖｏｕｔを発生させ負荷１１に与える。なお、直列に接続された抵抗４および５が負荷１１に並列に接続されている。
【００１３】
ここで、スナバ抵抗３、スナバコンデンサ６およびスナバダイオード８は、それぞれ抵抗Ｒ１、コンデンサＣ１およびダイオードＤ１と呼称し、ダイオード９および出力コンデンサ７は、それぞれダイオードＤ２およびコンデンサＣ２と呼称し、抵抗４および５は抵抗Ｒ２およびＲ３と呼称し、トランス２はトランスＴ２と呼称する場合もある。
【００１４】
トランス２は１次巻線Ｎ１、２次巻線Ｎ２および補助１次巻線Ｎ３を有し、１次巻線Ｎ１と補助１次巻線Ｎ３とは同じ巻線数で、巻回しの方向も同じとなっている。トランス２の１次側の前段には、Ｎチャネル型のＭＯＳＦＥＴ２１（第１のスイッチングデバイス）、２２（第２のスイッチングデバイス）、２３（第３のスイッチングデバイス）および２４（第４のスイッチングデバイス）で構成される切り替え回路５０が接続されている。なお、ＭＯＳＦＥＴ２１〜２４は、それぞれトランジスタＱ２、Ｑ３、Ｑ４およびＱ５と呼称する場合もある。
【００１５】
切り替え回路５０においては、直列に接続されたＭＯＳＦＥＴ２１および２２が、補助１次巻線Ｎ３に並列に接続され、また、直列に接続されたＭＯＳＦＥＴ２３および２４が、補助１次巻線Ｎ３に並列に接続されている。より具体的には、ソースがＭＯＳＦＥＴ２２のドレインに接続されたＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２２とが補助１次巻線Ｎ３に並列に接続され、また、ソースがＭＯＳＦＥＴ２４のドレインに接続されたＭＯＳＦＥＴ２３とＭＯＳＦＥＴ２４とが補助１次巻線Ｎ３に並列に接続されている。なお、ＭＯＳＦＥＴ２１〜２４には、それぞれ逆並列に接続されたフリーホイールダイオードが接続されているが、簡略化のため参照符号の付与および動作の説明は省略する。
【００１６】
ＭＯＳＦＥＴ２１と２２の接続ノードは、直流電圧源１の正極に接続され、ＭＯＳＦＥＴ２３と２４の接続ノードは、１次巻線Ｎ１の高電位線に接続され、１次巻線Ｎ１の低電位線はスナバダイオード８のアノードに接続され、スナバダイオード８のカソードは、スナバ抵抗３を介して直流電圧源１の正極に電気的に接続され、スナバコンデンサ６は、スナバ抵抗３に並列に接続されている。１次巻線Ｎ１の低電位線は、ＭＯＳＦＥＴ２０のドレイン（主電極）に接続され、ＭＯＳＦＥＴ２０のソースは直流電圧源１の負極に接続され、直流電圧源１の負極は等電位に接続されている。
【００１７】
切り替え回路５０は、トランス２の補助１次巻線Ｎ３と１次巻線Ｎ１とを互いに同相となるように接続（同相接続）する場合はＭＯＳＦＥＴ２１および２４をＯＮ状態とし、ＭＯＳＦＥＴ２２および２３をＯＦＦ状態とするように制御される。一方、補助１次巻線Ｎ３と１次巻線Ｎ１とを互いに逆相となるように接続（逆相接続）する場合はＭＯＳＦＥＴ２２および２３をＯＮ状態とし、ＭＯＳＦＥＴ２１および２４をＯＦＦ状態とするように制御される。これにより、それぞれトランス２の補助１次巻線Ｎ３と１次巻線Ｎ１とを同相接続または逆相接続に切り替える。
【００１８】
ここで、ＭＯＳＦＥＴとは、ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタ（Field Effect Transistor）であるが、ＭＯＳＦＥＴに限らず、他の種類のスイッチングデバイスを使用しても良い。また、ＭＯＳＦＥＴを使用する場合でも、Ｎチャネル型に限定されるものではない。
【００１９】
切り替え回路５０による接続の切り替えは、制御部１０がＭＯＳＦＥＴの駆動部１７を制御することで実行され、駆動部１７は複数のゲート駆動回路を有し、ＭＯＳＦＥＴ２０のＯＮ、ＯＦＦの切り替えに同期させて、切り替え回路５０のＭＯＳＦＥＴ２１〜２４のＯＮ、ＯＦＦを切り替えるように構成されている。このため、図示は省略しているが、駆動部１７は、ＭＯＳＦＥＴ２０用に１つのゲート駆動回路を有し、ＭＯＳＦＥＴ２１〜２４用に４つのゲート駆動回路を有している。なお、図１では、簡易的に、ＭＯＳＦＥＴ２０、２１および２４のゲートには増幅器の出力が与えられ、ＭＯＳＦＥＴ２２および２３のゲートには反転増幅器（ＮＯＴゲート）の出力が与えられるものとして表しており、互いの出力は相補的であることを示している。
【００２０】
制御部１０は、フォトカプラ１８および電圧比較部１９を有し、フライバックコンバータ１００の出力電圧Ｖｏｕｔを、負荷１１に並列に接続された抵抗４および５で分圧して検出し、検出した電圧と直流電圧源３０からの比較電圧Ｖｒｅｆとを電圧比較部１９において比較し、比較結果に基づいて駆動部１７をフィードバック制御で制御する。これにより、駆動部１７から適切なデューティで各スイッチングデバイスにＯＮ／ＯＦＦ信号を出力する。
【００２１】
＜動作＞
図１に示したフライバックコンバータ１００においては、トランス２への充電時には、ＭＯＳＦＥＴ２０がＯＮとなるタイミングでＭＯＳＦＥＴ２１および２４も同時にＯＮ状態となり、ＭＯＳＦＥＴ２２および２３は同時にＯＦＦ状態となる。ＭＯＳＦＥＴ２１および２４がＯＮ状態となり、ＭＯＳＦＥＴ２２および２３がＯＦＦ状態となることで、トランス２の１次巻線Ｎ１と補助１次巻線Ｎ３が同相に接続されることとなり、この状態でトランス２にエネルギーを充電する。
【００２２】
一方、トランス２のエネルギー開放時には、ＭＯＳＦＥＴ２０がＯＦＦとなるタイミングでＭＯＳＦＥＴ２１および２４を同時にＯＦＦ状態とし、ＭＯＳＦＥＴ２２および２３をＯＮ状態とする。ＭＯＳＦＥＴ２１および２４がＯＦＦ状態となり、ＭＯＳＦＥＴ２２および２３がＯＮ状態となることで、トランス２の１次巻線Ｎ１と補助１次巻線Ｎ３が逆相に接続されることとなる。
【００２３】
図２は、図１に示したフライバックコンバータ１００を上位概念で表した図であり、切り替え回路５０のＭＯＳＦＥＴ２０〜２４を、それぞれスイッチングデバイスＳＷ１〜ＳＷ５として表しており、この図に基づいて、上述した接続の切り替え動作をさらに説明する。
【００２４】
図３は、図２に示した切り替え回路５０を用いて、トランス２の１次巻線Ｎ１と補助１次巻線Ｎ３が同相に接続された状態を模式的に表す図である。図３に示されるように、スイッチングデバイスＳＷ１、ＳＷ２およびＳＷ５をＯＮ状態とし、スイッチングデバイスＳＷ３およびＳＷ４をＯＦＦ状態とすることで、補助１次巻線Ｎ３の巻き終わりと、１次巻線Ｎ１のドットが付された巻き始めとが電気的に接続され、トランス２の１次巻線Ｎ１と補助１次巻線Ｎ３が同相に接続されることとなる。この場合、直流電圧源１からの入力電流が、スイッチングデバイスＳＷ２から補助１次巻線Ｎ３を通り、スイッチングデバイスＳＷ５を介して１次巻線Ｎ１を通り、スイッチングデバイスＳＷ１通って等電位に流れる経路が形成され、トランス２にはエネルギーが充電される。
【００２５】
図４は、図２に示した切り替え回路５０を用いて、トランス２の１次巻線Ｎ１と補助１次巻線Ｎ３が逆相に接続された状態を模式的に表す図である。図３に示したトランス２へのエネルギー充電の状態から、図４に示されるように、スイッチングデバイスＳＷ１、ＳＷ２およびＳＷ５をＯＦＦ状態とし、スイッチングデバイスＳＷ３およびＳＷ４をＯＮ状態とすることで、補助１次巻線Ｎ３のドットが付された巻き始めと、１次巻線Ｎ１のドットが付された巻き始めとが電気的に接続され、トランス２の１次巻線Ｎ１と補助１次巻線Ｎ３が逆相に接続されることとなる。この場合、スイッチングデバイスＳＷ１がＯＦＦ状態であるので、直流電圧源１からは入力電流が供給されないが、トランス２の１次巻線Ｎ１と補助１次巻線Ｎ３が逆相に接続されているので、補助１次巻線Ｎ３で発生するフライバック電圧と、１次巻線Ｎ１で発生するフライバック電圧とで極性が逆になる。また、１次巻線Ｎ１と補助１次巻線Ｎ３とは同じ巻線数となっているので、発生するフライバック電圧の電圧値は同じであり、１次巻線Ｎ１と補助１次巻線Ｎ３とで発生するフライバック電圧は、互いに打ち消し合って相殺される。
【００２６】
このように、トランス２の１次巻線Ｎ１と補助１次巻線Ｎ３の巻線数を同じに設定することで、それぞれで発生するフライバック電圧が互いに打ち消し合い、ＭＯＳＦＥＴ２０に印加されるドレイン電圧は１次側電圧（入力電圧）のみとなり、ＭＯＳＦＥＴ２０の耐圧設定においてフライバック電圧を考慮する必要がない。
【００２７】
また、ＭＯＳＦＥＴ２０がＯＮ状態からＯＦＦ状態に遷移するタイミングでは、フライバック電圧の他に、トランス２の１次巻線Ｎ１および補助１次巻線Ｎ３の漏れインダクタンスによるサージ電圧が発生する。サージ電圧は、スナバ抵抗３、スナバコンデンサ６およびスナバダイオード８で構成されるスナバ回路によりピーク値が低減し、クランプされる。そして、サージ電圧はフライバック電圧に上乗せされるように発生するため、本実施の形態のフライバックコンバータ１００においては、トランス２の１次巻線Ｎ１と補助１次巻線Ｎ３とが逆相になるように接続することで、漏れインダクタンスによるサージ電圧もフライバック電圧と同様に打ち消すことができ、サージ電圧のピーク値を低減することが可能となる。
【００２８】
＜効果＞
従来のフライバック方式のコンバータ設計におけるメインのスイッチングデバイス、すなわち本実施の形態におけるＭＯＳＦＥＴ２０の選定には、１次側電圧（入力電圧）＋フライバック電圧＋サージ電圧の合計値を考慮し、当該スイッチングデバイスの耐圧を決定する必要があった。しかし、図１に示したフライバックコンバータ１００においては、フライバック電圧およびサージ電圧がキャンセルされるため、スイッチングデバイスの耐圧を決定する要素は１次側電圧（入力電圧）のみであり、従来よりも低耐圧のスイッチングデバイスが使用可能となる。また、サージ電圧が低減することで、コンバータから発生するノイズを低減する効果もある。
【００２９】
チョッピング用のスイッチングデバイスを低耐圧のスイッチングデバイスとすることで、高耐圧のスイッチングデバイスと比較すると導通時の抵抗（ＯＮ抵抗）が小さくなり、スイッチングスピードも高速化し、導通損失およびスイッチング損失を大幅に低減することができ。電力効率の改善が可能となる。
【００３０】
また、損失低減により放熱機構も小型化でき、スイッチングデバイスのサイズも小さいので、コンバータ部の小型化にも寄与すると共に、低耐圧のスイッチングデバイスは比較的価格も安価であるので、製造コストの低下にも寄与する。特に、入力電圧が高い場合において、低耐圧のスイッチングデバイスを使用できることは、コンバータ部の小型化、低コスト化に非常に大きな効果がある。
【００３１】
また、切り替え回路５０を構成するＭＯＳＦＥＴ２１〜２４においても、これらに印加される電圧は、フライバック電圧が打ち消されるとすれば、入力電圧（Ｖｉｎ）の半分（Ｖｉｎ／２）であるため、ＭＯＳＦＥＴ２１〜２４に関しても低耐圧のスイッチングデバイスを使用することができ、切り替え回路５０を設けることによる製造コストの増加を抑制できる。
【００３２】
＜実施の形態２＞
＜装置構成＞
図５は、本発明に係る実施の形態２のフライバックコンバータ２００の構成を説明する回路図である。なお、図５においては、図１を用いて説明したフライバックコンバータ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００３３】
図５に示すようにフライバックコンバータ２００においては、実施の形態１ではトランス２の１次側の前段に設けた切り替え回路５０が、Ｎチャネル型のＭＯＳＦＥＴ２１〜２４で構成されていたのに対し、本実施の形態ではＭＯＳＦＥＴ２１および２４の代わりにダイオード２５および２６を使用した切り替え回路５０Ａをトランス２の１次側の前段に設けている。
【００３４】
すなわち、切り替え回路５０Ａにおいては、直列に接続されたダイオード２５（第１のダイオード）およびＭＯＳＦＥＴ２２（第１のスイッチングデバイス）が、補助１次巻線Ｎ３に並列に接続され、また、直列に接続されたＭＯＳＦＥＴ２３（第２のスイッチングデバイス）およびダイオード２６（第２のダイオード）が、補助１次巻線Ｎ３に並列に接続されている。より具体的には、アノードがＭＯＳＦＥＴ２２のドレインに接続されたダイオード２５とＭＯＳＦＥＴ２２とが補助１次巻線Ｎ３に並列に接続され、また、カソードがＭＯＳＦＥＴ２３のソースに接続されたダイオード２６とＭＯＳＦＥＴ２３とが補助１次巻線Ｎ３に並列に接続されている。なお、ダイオード２５および２６は、それぞれダイオードＤ３およびＤ４と呼称する場合もある。
【００３５】
切り替え回路５０Ａよる接続の切り替えは、制御部１０がＭＯＳＦＥＴの駆動部１７を制御することで実行され、駆動部１７は複数のゲート駆動回路を有し、ＭＯＳＦＥＴ２０のＯＮ、ＯＦＦの切り替えに同期させて、切り替え回路５０のＭＯＳＦＥＴ２２および２３のＯＮ、ＯＦＦを切り替えるように構成されている。なお、図５に示すように、ＭＯＳＦＥＴ２０のゲートには駆動部１７の増幅器の出力が与えられ、ＭＯＳＦＥＴ２２および２３のゲートには駆動部１７の反転増幅器（ＮＯＴゲート）の出力が与えられ、互いの出力は相補的であることを示している。
【００３６】
＜動作＞
図５に示したフライバックコンバータ２００においては、トランス２への充電時には、ＭＯＳＦＥＴ２０がＯＮとなることでダイオード２５および２６に順電圧が印加され、ダイオード２５および２６は同時に導通状態となる。一方、ＭＯＳＦＥＴ２２および２３は同時にＯＦＦ状態となる。ダイオード２５および２６が導通状態となり、ＭＯＳＦＥＴ２２および２３がＯＦＦ状態となることで、トランス２の１次巻線Ｎ１と補助１次巻線Ｎ３が同相に接続されることとなり、この状態でトランス２にエネルギーを充電する。
【００３７】
一方、トランス２のエネルギー開放時には、ＭＯＳＦＥＴ２０がＯＦＦとなるタイミングでＭＯＳＦＥＴ２２および２３が同時にＯＮ状態となり、１次巻線Ｎ１と補助１次巻線Ｎ３のフライバック電圧の発生によりダイオード２５および２６に逆電圧が印加され、ダイオード２５および２６が同時に非導通状態になる。ダイオード２５および２６が非導通状態となり、ＭＯＳＦＥＴ２２および２３がＯＮ状態となることで、トランス２の１次巻線Ｎ１と補助１次巻線Ｎと３が互いに逆相に接続されることとなる。
【００３８】
トランス２の１次巻線Ｎ１および補助１次巻線Ｎ３を同相接続から逆相接続に変更することで、ＭＯＳＦＥＴ２０がＯＮ状態からＯＦＦ状態に遷移するタイミングでトランス２の１次巻線Ｎ１および補助１次巻線Ｎ３で発生するフライバック電圧が互いに打ち消し合うこととなる。
【００３９】
このように、トランス２の１次巻線Ｎ１と補助１次巻線Ｎ３の巻線数を同じに設定することで、それぞれで発生するフライバック電圧が互いに打ち消し合い、ＭＯＳＦＥＴ２０に印加されるドレイン電圧は１次側電圧（入力電圧）のみとなり、ＭＯＳＦＥＴ２０の耐圧設定においてフライバック電圧を考慮する必要がない。
【００４０】
また、ＭＯＳＦＥＴ２０がＯＮ状態からＯＦＦ状態に遷移するタイミングでは、フライバック電圧の他に、トランス２の１次巻線Ｎ１および補助１次巻線Ｎ３の漏れインダクタンスによるサージ電圧が発生する。サージ電圧は、スナバ抵抗３、スナバコンデンサ６およびスナバダイオード８で構成されるスナバ回路によりピーク値が低減し、クランプされる。そして、サージ電圧はフライバック電圧に上乗せされるように発生するため、本実施の形態のフライバックコンバータ１００においては、トランス２の１次巻線Ｎ１と補助１次巻線Ｎ３を逆相接続することで、漏れインダクタンスによるサージ電圧もフライバック電圧と同様に打ち消すことができ、サージ電圧のピーク値を低減することが可能となる。
【００４１】
＜効果＞
図５に示したフライバックコンバータ２００においては、フライバック電圧およびサージ電圧がキャンセルされるため、ＭＯＳＦＥＴ２０の耐圧を決定する要素は１次側電圧（入力電圧）のみであり、従来よりも低耐圧のスイッチングデバイスが使用可能となる。また、サージ電圧が低減することで、コンバータから発生するノイズを低減する効果もある。
【００４２】
また、実施の形態１のフライバックコンバータ１００においては、トランス２の１次側の前段に設けた切り替え回路５０が、Ｎチャネル型のＭＯＳＦＥＴ２１〜２４で構成されていたのに対し、実施の形態２のフライバックコンバータ２００においては、ＭＯＳＦＥＴ２１および２４の代わりにダイオード２５および２６を使用した切り替え回路５０Ａをトランス２の１次側の前段に設けている。ダイオードを使用することにより、ＭＯＳＦＥＴ２１および２４のゲート駆動回路を削減することが可能なので、実施の形態１のフライバックコンバータ１００よりもさらなる小型化、コスト低下が可能となる。
【００４３】
また、切り替え回路５０Ａを構成するダイオード２５、２６、ＭＯＳＦＥＴ２２、２３においても、これらに印加される電圧は、フライバック電圧が打ち消されるとすれば、入力電圧（Ｖｉｎ）の半分（Ｖｉｎ／２）であるため、これらにも低耐圧のデバイスを使用することができ、切り替え回路５０Ａを設けることによる製造コストの増加を抑制できる。
【００４４】
＜シミュレーションによる比較結果＞
次に、シミュレーションに基づく実施の形態２のフライバックコンバータ２００と従来のフライバックコンバータにおけるフライバック電圧およびサージ電圧の比較を行う。
【００４５】
図６は、従来のフライバック方式のコンバータの動作をシミュレーションするための回路図であり、各回路要素の諸元を合わせて示している。
【００４６】
図６に示す従来のフライバックコンバータ９０においては、トランス２が１次巻線Ｎ１と２次巻線Ｎ２だけを有し、１次側の前段には切り替え回路を有していない点を除いては、実施の形態２のフライバックコンバータ２００と同様であり、フライバックコンバータ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００４７】
図７は、実施の形態２のフライバックコンバータ２００の動作をシミュレーションするための回路図であり、各回路要素の諸元を合わせて示している。
【００４８】
なお、図６および図７においては、出力電圧Ｖｏｕｔ検出するための抵抗４および５は省略し、負荷１１の代わりに出力２００ｍＡの直流電流源２９を設けている。
【００４９】
また、図６においては、コンパレータ３２の反転入力に、周波数７０ｋＨｚののこぎり波電圧源からのこぎり波が入力され、非反転入力には直流電圧源３０から基準電圧Ｖｒｅｆが入力され、のこぎり波と基準電圧Ｖｒｅｆとをコンパレータ３２によって比較することでデューティを決定し、コンパレータ３２からＭＯＳＦＥＴ２０のゲート信号（Ｑ_ＯＮ）として出力し、出力電圧（Ｖｏｕｔ）として５Ｖが一定に得られるように設定した。これは図７においても同様であるが、図７ではコンパレータ３２の出力がＮＯＴゲート３３に入力され、反転された信号がＭＯＳＦＥＴ２２および２３のゲート信号（Ｑ_ＯＦＦ）として与えられるものとした。
【００５０】
図６および図７における各回路要素の共通する諸元は次のように設定されている。
【００５１】
入力電圧Ｖｉｎ：２４Ｖ
抵抗Ｒ１：１００Ω
コンデンサＣ１：０．０１μＦ
コンデンサＣ２：１５μＦ
出力電圧Ｖｏｕｔ：５Ｖ
また、フライバックコンバータ９０におけるトランス２は、１次巻線Ｎ１の巻線数を１４巻き（１４ｔｕｒｎ）、直流抵抗を０．００１Ω、漏れインダクタンスを１０μＨとし、２次巻線Ｎ２の巻線数を３巻き（３ｔｕｒｎ）、直流抵抗を０．００１Ω、漏れインダクタンスを１μＨとしている。
【００５２】
また、フライバックコンバータ２００におけるトランス２は、１次巻線Ｎ１の巻線数を７巻き（７ｔｕｒｎ）、直流抵抗を０．００１Ω、漏れインダクタンスを５μＨとし、２次巻線Ｎ２の巻線数を３巻き（３ｔｕｒｎ）、直流抵抗を０．００１Ω、漏れインダクタンスを１μＨとし、補助１次巻線Ｎ３の巻線数を７巻き（７ｔｕｒｎ）、直流抵抗を０．００１Ω、漏れインダクタンスを５μＨとしている。
【００５３】
図６に示したフライバックコンバータ９０におけるシミュレーション結果を、図８および図９に示し、図７に示したフライバックコンバータ２００におけるシミュレーション結果を、図１０〜図１５に示す。
【００５４】
図８は、シミュレーションによる出力電圧Ｖｏｕｔ［Ｖ］の時間［ｍｓ］変化を示しており、出力電圧波形４１から出力電圧は５Ｖで一定であることが判る。図９は、シミュレーションによるトランジスタＱ１（ＭＯＳＦＥＴ２０）のドレイン・ソース間電圧Ｖｄｓ［Ｖ］の時間［ｍｓ］変化を示しており、ドレイン・ソース間電圧波形４２からは、トランジスタＱ１がＯＮ状態からＯＦＦ状態となるタイミングにおいて、フライバック電圧および漏れインダクタンスによるサージ電圧により、ドレイン・ソース間電圧Ｖｄｓが入力電圧の２４Ｖを超えていることが確認できる。
【００５５】
一方、実施の形態２のフライバックコンバータ２００におけるシミュレーション結果は、図１０における出力電圧波形４３から出力電圧は５Ｖで一定であることが判り、図１１のトランジスタＱ１のドレイン・ソース間電圧波形４４からは、トランジスタＱ１がＯＮ状態からＯＦＦ状態となるタイミングにおいても、ドレイン・ソース間に入力電圧以上の電圧が何も印加されておらず、１次巻線Ｎ１と補助１次巻線Ｎ３のフライバック電圧およびサージ電圧が打ち消し合っていることが確認できる。
【００５６】
また、図１２は、切り替え回路５０ＡのダイオードＤ３（ダイオード２５）のアノードとカソード間の印加電圧Ｖｄ［Ｖ］の時間［ｍｓ］変化を示しており、アノード・カソード間電圧波形４５からは、トランジスタＱ１がＯＮ状態からＯＦＦ状態となるタイミングにおいても、入力電圧Ｖｉｎの半分までしか印加されていないことが確認できる。
【００５７】
また、図１３は、切り替え回路５０ＡのトランジスタＱ３（ＭＯＳＦＥＴ２２）のドレイン・ソース間電圧Ｖｄｓ［Ｖ］の時間［ｍｓ］変化を示しており、ドレイン・ソース間電圧波形４６からは、トランジスタＱ１がＯＮ状態からＯＦＦ状態となるタイミングにおいても、ドレイン・ソース間に入力電圧Ｖｉｎの半分までしか印加されていないことが確認できる。
【００５８】
図１４は、切り替え回路５０ＡのダイオードＤ４（ダイオード２６）のアノードとカソード間の印加電圧Ｖｄ［Ｖ］の時間［ｍｓ］変化を示しており、アノード・カソード間電圧波形４７からは、トランジスタＱ１がＯＮ状態からＯＦＦ状態となるタイミングにおいても、入力電圧Ｖｉｎの半分までしか印加されていないことが確認できる。
【００５９】
また、図１５は、切り替え回路５０ＡのトランジスタＱ４（ＭＯＳＦＥＴ２３）のドレイン・ソース間電圧Ｖｄｓ［Ｖ］の時間［ｍｓ］変化を示しており、ドレイン・ソース間電圧波形４８からは、トランジスタＱ１がＯＮ状態からＯＦＦ状態となるタイミングにおいても、ドレイン・ソース間に入力電圧Ｖｉｎの半分までしか印加されていないことが確認できる。
【００６０】
このようなシミュレーション結果は、実施の形態１のフライバックコンバータ１００のシミュレーションにおいても同様となった。
【００６１】
なお、本シミュレーションにおいて、フライバック電圧およびサージ電圧が全く発生しなかった理由として、トランス２の１次巻線Ｎ１と補助１次巻線Ｎ３のパラメータを同じ値に設定していることが挙げられる。１次巻線Ｎ１と補助１次巻線Ｎ３の巻線数および漏れインダクタンス値に偏りが生じた場合は、フライバック電圧およびサージ電圧が発生することをシミュレーションにより確認した。換言すれば、トランス２の１次巻線Ｎ１と補助１次巻線Ｎ３の巻線数および漏れインダクタンス値に偏りが生じないようにトランス２を作製すれば、フライバック電圧およびサージ電圧の影響を無くすことができると言える。
【００６２】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００６３】
１  直流電圧源、２  トランス、２０〜２４  ＭＯＳＦＥＴ、５０，５０Ａ  切り替え回路、Ｎ１  １次巻線、Ｎ２  ２次巻線、Ｎ３  補助１次巻線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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