(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】半導体基板ＳＢ、絶縁層ＢＸおよび半導体層ＳＭを有するＳＯＩ基板において、半導体層ＳＭには拡散領域Ｄ１が形成され、拡散領域Ｄ１上には拡散領域Ｄ１と電気的に接続するプラグＰＧが形成されている。また、半導体基板ＳＢ内には素子分離部ＳＴＩが形成され、素子分離部ＳＴＩには溝ＴＲが形成されている。溝ＴＲの底部ＴＲｂのうち最も低い箇所は半導体基板ＳＢの表面より低く、溝ＴＲの側部ＴＲａには、絶縁層ＢＸの側面を覆うように、サイドウォールスペーサＳＷ５が形成されている。このため、プラグＰＧの形成位置がずれても、半導体層ＳＭと半導体基板ＳＢとが導通する不具合を抑制できる。【選択図】図４
2019106441.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層に形成された不純物領域と、
前記不純物領域上に形成され、且つ、前記不純物領域と電気的に接続するプラグと、
前記半導体基板内に形成された素子分離部と、
を有し、
前記素子分離部には、溝が形成され、
前記溝の底部のうち最も低い箇所は、前記半導体基板の表面より低く、
前記溝の側部には、前記絶縁層の側面を覆うように、第１サイドウォールスペーサが形成されている、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１サイドウォールスペーサと前記半導体基板の側面との間に、前記素子分離部の一部が形成されている、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１サイドウォールスペーサは、前記半導体基板の側面と直接接している、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記プラグは、前記不純物領域上と前記素子分離部上とに跨るように形成され、
前記プラグの底部は、前記不純物領域上および前記第１サイドウォールスペーサ上に位置している、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記不純物領域上には、第１絶縁膜が形成され、
前記第１絶縁膜上には、前記第１絶縁膜と異なる材料からなる層間絶縁膜が形成され、
前記プラグは、前記層間絶縁膜中および前記第１絶縁膜中に形成されている、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記素子分離部および前記層間絶縁膜は、酸化シリコン膜を含む絶縁膜からなり、
前記第１サイドウォールスペーサおよび前記第１絶縁膜は、窒化シリコン膜を含む絶縁膜からなる、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記半導体層の上には、エピタキシャル層が形成され、
前記不純物領域は、前記半導体層および前記エピタキシャル層に形成され、
前記第１サイドウォールスペーサは、前記半導体層の側面および前記エピタキシャル層の側面も覆うように形成されている、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記半導体層上には、第１ゲート電極が形成され、
前記第１ゲート電極の側面には、第２サイドウォールスペーサが形成され、
前記第２サイドウォールスペーサの端部は、前記エピタキシャル層上に位置し、
前記エピタキシャル層のうち、前記第１サイドウォールスペーサおよび前記第２サイドウォールスペーサから露出している領域に、シリサイド層が形成されている、半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記半導体装置は、前記絶縁層および前記半導体層を有する第１領域と、前記第１領域とは別の領域であって、且つ、前記絶縁層および前記半導体層が形成されていない第２領域とを有し、
前記第２領域の前記半導体基板上には、第２ゲート電極が形成され、
前記第２ゲート電極の側面には、第３サイドウォールスペーサが形成され、
前記第１サイドウォールスペーサ、前記第２サイドウォールスペーサおよび前記第３サイドウォールスペーサは、同じ絶縁膜で形成されている、半導体装置。
【請求項１０】
第１ＭＩＳＦＥＴが形成される第１領域と、第２ＭＩＳＦＥＴが形成される第２領域とを有する半導体装置の製造方法であって、
（ａ）半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを準備する工程、
（ｂ）前記半導体層および前記絶縁層を貫通し、且つ、その底部が前記半導体基板中に位置する素子分離部を形成する工程、
（ｃ）前記第２領域の前記半導体層および前記絶縁層を除去する工程、
（ｄ）前記（ｃ）工程後に、前記第１領域の前記半導体層上に、第１ゲート電極と、前記第１ゲート電極上に位置する第１キャップ膜とを形成し、前記第２領域の前記半導基板上に、第２ゲート電極と、前記第２ゲート電極上に位置する第２キャップ膜とを形成する工程、
（ｅ）前記（ｄ）工程後に、前記第１領域の前記半導体層、および、前記第２領域の前記半導体基板を覆うように、第１絶縁膜を形成する工程、
（ｆ）前記第１絶縁膜上に、前記第１領域を開口し、且つ、前記第２領域を覆う第１レジストパターンを形成する工程、
（ｇ）前記第１レジストパターンを用いて、前記第１領域の前記第１絶縁膜に対してエッチング処理を施すことで、前記第１ゲート電極の側面上、および、前記第１キャップ膜の側面上に、第１サイドウォールスペーサを形成する工程、
（ｈ）前記（ｇ）工程後に、前記第１レジストパターンを除去する工程、
（ｉ）前記（ｈ）工程後に、前記素子分離部を選択的にエッチングすることで、その底部のうち最も低い箇所が、前記第１領域の前記半導体基板の表面より低くなるように、前記第１領域の前記素子分離部中に、溝を形成する工程、
（ｊ）前記第１領域の前記絶縁層の側面を覆うように、前記溝の側部に、第２サイドウォールスペーサを形成する工程、
（ｋ）前記半導体層に、不純物領域を形成する工程、
（ｌ）前記不純物領域上および前記第２サイドウォールスペーサ上に、エッチングストッパ膜を形成する工程、
（ｍ）前記エッチングストッパ膜上に、層間絶縁膜を形成する工程、
（ｎ）前記層間絶縁膜中および前記エッチングストッパ膜中に、コンタクトホールを形成する工程、
（ｏ）前記コンタクトホール内に、前記不純物領域と電気的に接続するプラグを形成する工程、
を有する、半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、更に、
（ｐ）前記（ｉ）工程と前記（ｊ）工程との間に、前記半導体層上に、エピタキシャル層を形成する工程、
を有する、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記（ｉ）工程を異方性エッチングによって行うことで、前記第１領域の前記半導体基板の側面を覆うように、前記素子分離部の一部が残され、
前記（ｊ）工程では、前記素子分離部の前記一部を介して、前記第１領域の前記半導体基板の側面に、前記第２サイドウォールスペーサが形成される、半導体装置の製造方法。
【請求項１３】
請求項１０に記載の半導体装置の製造方法において、更に、
（ｑ）前記（ｈ）工程と前記（ｉ）工程との間に、前記半導体層上に、エピタキシャル層を形成する工程、
を有する、半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記（ｊ）工程において、前記第２サイドウォールスペーサは、前記第１領域の前記半導体基板の側面に直接接するように形成される、半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、更に、
（ｒ）前記（ｈ）工程と前記（ｑ）工程との間に、前記第１領域の前記半導体基板の前記側面が露出しないように、前記素子分離部の表面を後退させる工程、
を有する、半導体装置の製造方法。
【請求項１６】
請求項１０に記載の半導体装置の製造方法において、前記（ｉ）工程と前記（ｊ）工程との間に、更に、
（ｓ）前記第１領域において、前記第１キャップ膜および前記第１サイドウォールスペーサを除去し、前記第２領域において、前記第２キャップ膜および前記第１絶縁膜を除去する工程、
（ｔ）前記（ｓ）工程後に、前記第１領域の前記半導体層、および、前記第２領域の前記半導体基板を覆うように、第２絶縁膜を形成する工程、
を有し、
前記（ｊ）工程は、前記（ｔ）工程後に行われる工程であって、且つ、前記第２絶縁膜に異方性エッチングを行うことで、前記第２サイドウォールスペーサを形成し、前記第１ゲート電極の前記側面上に、第３サイドウォールスペーサを形成し、前記第２ゲート電極の側面上に、第４サイドウォールスペーサを形成する工程である、半導体装置の製造方法。
【請求項１７】
請求項１０に記載の半導体装置の製造方法において、更に、
（ｕ）前記（ｄ）工程と前記（ｅ）工程との間に、前記第１ゲート電極の前記側面上、および、前記第１キャップ膜の前記側面上に、第３絶縁膜を形成する工程、
を有し、
前記（ｇ）工程で、前記第１サイドウォールスペーサは、前記第３絶縁膜を介して、前記第１ゲート電極の前記側面上、および、前記第１キャップ膜の前記側面上に形成され、
前記第１キャップ膜の膜厚は、前記（ｉ）工程でエッチングされる前記素子分離部の膜厚以上である、半導体装置の製造方法。
【請求項１８】
請求項１０に記載の半導体装置の製造方法において、
前記プラグは、前記不純物領域上と素子分離部上とに跨るように形成され、
前記素子分離部上の前記プラグの底部は、前記不純物領域上および前記第２サイドウォールスペーサ上に位置している、半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記素子分離部および前記層間絶縁膜は、酸化シリコン膜を含む絶縁膜からなり、
前記第２サイドウォールスペーサおよび前記エッチングストッパ膜は、窒化シリコン膜を含む絶縁膜からなる、半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、
前記（ｆ）工程において、前記第１レジストパターンは、前記第２領域の前記素子分離部と前記半導体基板とに跨るように形成され、
前記（ｇ）工程において、前記第２領域の前記第１絶縁膜は、前記第２領域の前記素子分離部と前記半導体基板との境界部分を覆っている、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、ＳＯＩ基板を用いた半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
低消費電力向けの半導体装置として、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成されたシリコン層を有するＳＯＩ（Silicon On Insulator）基板に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する技術がある。このＳＯＩ基板上に形成したＭＩＳＦＥＴでは、シリコン層に形成される拡散領域に起因する寄生容量を低減することができる。このため、ＭＩＳＦＥＴの動作速度向上と低消費電力化とを図ることができる。
【０００３】
また、ＳＯＩ基板を用いた半導体装置では、上記シリコン層に形成されるＳＯＩ−ＭＩＳＦＥＴと、シリコン層と絶縁層とを除去した半導体基板（バルク基板）に形成されるバルク−ＭＩＳＦＥＴとが混載される場合がある。
【０００４】
例えば、特許文献１には、上記のようなＳＯＩ−ＭＩＳＦＥＴと、バルク−ＭＩＳＦＥＴとが混載された半導体装置が開示されており、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴとの間の素子分離絶縁膜の表面の高さを調整する技術が開示されている。
【０００５】
また、特許文献２には、上記のようなＳＯＩ−ＭＩＳＦＥＴにおいて、第１のサイドウォールスペーサを用いて、ソース領域およびドレイン領域となるシリコン層上にエピタキシャル層を形成し、その後、第１のサイドウォールスペーサを除去し、続いて、エピタキシャル層の上面上および側面上に第２のサイドウォールスペーサを形成する技術が開示されている。
【０００６】
また、特許文献３には、ソース領域またはドレイン領域となるシリコン層上に形成するエピタキシャル層を、シリコン層の幅よりも広い幅で形成することで、プラグの形成位置がずれた場合に、プラグが半導体基板に接続されることを防止する技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１４−１４３２６９号公報
【特許文献２】特開２０１４−３８８７８号公報
【特許文献３】特開２０１４−２３６０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＳＯＩ基板に形成されるＭＩＳＦＥＴでは、シリコン層上に形成されるゲート電極だけでなく、半導体基板に形成されたウェル領域にも電圧を印加することで、ＭＩＳＦＥＴの駆動電流を制御している。ここで、ＭＩＳＦＥＴのソース領域またはドレイン領域と接続するためのプラグの形成位置がずれて、プラグが半導体基板に接触すると、ＭＩＳＦＥＴが動作不良を起こしてしまう。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、半導体装置は、半導体基板、絶縁層および半導体層を有する。また、半導体装置は、半導体層に形成された不純物領域と、不純物領域と電気的に接続するプラグと、半導体基板内に形成された素子分離部とを有する。ここで、素子分離部には溝が形成され、溝の底部のうち最も低い箇所は、半導体基板の表面より低く、溝の側部には、半導体基板の側面および絶縁層の側面を覆うように、第１サイドウォールスペーサが形成されている。
【発明の効果】
【００１１】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１の半導体装置を示す平面図である。
【図２】実施の形態１の半導体装置を示す断面図であり、且つ、図１のＡ−Ａ線およびＢ−Ｂ線に対応する断面図である。
【図３】実施の形態１の半導体装置を示す断面図であり、且つ、図１のＣ−Ｃ線に対応する断面図である。
【図４】実施の形態１の半導体装置を示す断面図の要部拡大図である。
【図５】検討例の半導体装置を示す断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
【００１６】
（実施の形態１）
図１は、本実施の形態の半導体装置であるｎ型のＭＩＳＦＥＴ１Ｔｒおよびｎ型のＭＩＳＦＥＴ２Ｔｒの平面構造を示している。本実施の形態の半導体装置は、ＭＩＳＦＥＴ１Ｔｒが形成される領域１Ａと、ＭＩＳＦＥＴ１Ｔｒが形成される領域２Ａとを備える。図２において、領域１Ａは、図１のＡ−Ａ線に対応した断面図を示しており、領域１Ｂは、図１のＢ−Ｂ線に対応した断面図を示している。また、図３は、図１のＣ−Ｃ線に対応した断面図を示している。
【００１７】
まず、図１を用いて、本実施の形態の半導体装置の平面構造を説明する。なお、図１では、ゲート電極Ｇ１、ゲート電極Ｇ２、サイドウォールスペーサＳＷ３〜ＳＷ５およびプラグＰＧなど、本実施の形態の主な特徴となる一部の構成のみを簡潔に示しており、図２および図３に示されるその他の構成については図示を省略している。
【００１８】
図１に示されるように、ＭＩＳＦＥＴ１ＴｒおよびＭＩＳＦＥＴ２Ｔｒは、それぞれ活性領域ＡＲ１および活性領域ＡＲ２に形成されている。活性領域ＡＲ１および活性領域ＡＲ２は、半導体基板ＳＢに形成された素子分離部ＳＴＩによって区画された領域である。また、活性領域ＡＲ１は、図２の領域１Ａの半導体層ＳＭであり、主に、ＭＩＳＦＥＴ１Ｔｒのソース領域およびドレイン領域となるエクステンション領域ＥＸおよび拡散領域Ｄ１が形成される領域を示している。また、活性領域ＡＲ２は、図２の領域２Ａの半導体基板ＳＢであり、主に、ＭＩＳＦＥＴ２Ｔｒのソース領域およびドレイン領域となる不純物領域ＬＤＤおよび拡散領域Ｄ２が形成される領域を示している。また、活性領域ＡＲ１上および活性領域ＡＲ２上には、複数のプラグＰＧが配置されている。
【００１９】
ＭＩＳＦＥＴ１Ｔｒのゲート電極Ｇ１は、活性領域ＡＲ１と素子分離部ＳＴＩとに跨るように形成されている。平面視において、ゲート電極Ｇ１の側面上には、サイドウォールスペーサＳＷ３が形成されており、活性領域ＡＲ１の周囲の素子分離部ＳＴＩ上には、サイドウォールスペーサＳＷ５が形成されている。すなわち、ＭＩＳＦＥＴ１Ｔｒのゲート長方向およびゲート幅方向において、活性領域ＡＲ１を構成する半導体層ＳＭの側面上には、サイドウォールスペーサＳＷ５が形成されている。これらのサイドウォールスペーサＳＷ３およびサイドウォールスペーサＳＷ５は、同じ絶縁膜ＩＦ７からなる膜であり、実際には一体化しているが、本実施の形態では、発明の理解を容易くするため、これらを分けて図示している。
【００２０】
ＭＩＳＦＥＴ２Ｔｒのゲート電極Ｇ２は、活性領域ＡＲ２と素子分離部ＳＴＩとに跨るように形成されている。平面視において、ゲート電極Ｇ２の側面上には、サイドウォールスペーサＳＷ４が形成されている。なお、このサイドウォールスペーサＳＷ４は、サイドウォールスペーサＳＷ３およびサイドウォールスペーサＳＷ５と同じ絶縁膜ＩＦ７からなる膜であるが、サイドウォールスペーサＳＷ３およびサイドウォールスペーサＳＷ５とは分離されている。
【００２１】
次に、図２および図３を用いて、本実施の形態の半導体装置の断面構造を説明する。
【００２２】
領域１Ａにおいて、半導体基板ＳＢ上には絶縁層ＢＸが形成されており、絶縁層ＢＸ上には半導体層ＳＭが形成されている。絶縁層ＢＸの厚さは１０〜２０ｎｍ程度であり、半導体層ＳＭの厚さは１０〜２０ｎｍ程度である。領域２Ａにおいては、絶縁層ＢＸおよび半導体層ＳＭが除去されている。領域１Ａおよび領域２Ａには、半導体基板ＳＢに素子分離部ＳＴＩが形成されている。
【００２３】
領域１Ａには、ｎ型のＭＩＳＦＥＴ１Ｔｒが形成される。ＭＩＳＦＥＴ１Ｔｒは、ＭＩＳＦＥＴ２Ｔｒよりも低耐圧のＭＩＳＦＥＴであり、０．７５Ｖ程度の低電圧で駆動するＭＩＳＦＥＴであり、ロジック回路またはＳＲＡＭ（Static Random Access Memory）回路に使用される半導体素子である。なお、領域１Ａには、ｐ型の低耐圧ＭＩＳＦＥＴも形成されるが、ここではその説明は省略する。
【００２４】
領域１Ａにおいて、半導体基板ＳＢにはｎ型のウェル領域ＤＮＷ１が形成されており、ウェル領域ＤＮＷ１内にはｐ型のウェル領域ＰＷ１が形成されている。このウェル領域ＤＮＷ１によって、ウェル領域ＰＷ１は、ｐ型の半導体基板ＳＢと電気的に分離されている。絶縁層ＢＸと接するウェル領域ＰＷ１の表面には、ウェル領域ＰＷ１よりも高い不純物濃度を有するｐ型のグランドプレーン領域が形成されているが、ここではグランドプレーン領域の図示は省略する。ウェル領域ＰＷ１は、ゲート電極Ｇ１とは異なる電圧が印加される領域であり、ゲート電極Ｇ１と共に、ＭＩＳＦＥＴ１Ｔｒの駆動電流を制御するための領域である。すなわち、ウェル領域ＰＷ１は、ＭＩＳＦＥＴ１Ｔｒの第２のゲート電極として機能している。
【００２５】
領域１Ａの半導体層ＳＭ上には、ゲート絶縁膜ＧＦ１を介して、ゲート電極Ｇ１が形成されている。ここで、ゲート絶縁膜ＧＦ１は、酸化シリコン膜などの絶縁膜からなる単層膜、または、酸化シリコン膜と、ハフニウムまたはアルミニウムなどを含有する高誘電率膜とを有する積層膜からなる。また、ゲート電極Ｇ１は、多結晶シリコン膜などの導電性膜からなる単層膜、または、多結晶シリコン膜と、窒化チタンまたはタングステンなどを含有する金属膜とを有する積層膜からなる。
【００２６】
ゲート電極Ｇ１の側面には、オフセットスペーサＯＳを介して、絶縁膜ＩＦ５が形成されており、絶縁膜ＩＦ５上にはサイドウォールスペーサＳＷ３が形成されている。オフセットスペーサＯＳ下、絶縁膜ＩＦ５下およびサイドウォールスペーサＳＷ３下の半導体層ＳＭには、低濃度のｎ型不純物領域であるエクステンション領域ＥＸが形成されている。また、半導体層ＳＭ上の一部にはエピタキシャル層ＥＰが形成されている。エピタキシャル層ＥＰと半導体層ＳＭとには、エクステンション領域ＥＸよりも高濃度のｎ型不純物領域である拡散領域Ｄ１が形成されている。これらのエクステンション領域ＥＸおよび拡散領域Ｄ１は、ＭＩＳＦＥＴ１Ｔｒのソース領域およびドレイン領域を構成している。
【００２７】
領域２Ａには、ｎ型のＭＩＳＦＥＴ２Ｔｒが形成される。ＭＩＳＦＥＴ２Ｔｒは、ＭＩＳＦＥＴ１Ｔｒよりも高耐圧のＭＩＳＦＥＴであり、３．３Ｖ程度の高電圧で駆動するＭＩＳＦＥＴであり、Ｉ／Ｏ（Input／Output）回路に使用される半導体素子である。なお、領域２Ａには、ｐ型の高耐圧ＭＩＳＦＥＴも形成されるが、ここではその説明は省略する。
【００２８】
領域２Ａにおいて、半導体基板ＳＢにはｎ型のウェル領域ＤＮＷ２が形成されており、ウェル領域ＤＮＷ２内にはｐ型のウェル領域ＰＷ２が形成されている。このウェル領域ＤＮＷ２によって、ウェル領域ＰＷ２は、ｐ型の半導体基板ＳＢと電気的に分離されている。
【００２９】
領域２Ａの半導体基板ＳＢ上には、ゲート絶縁膜ＧＦ２を介して、ゲート電極Ｇ２が形成されている。ここで、ゲート絶縁膜ＧＦ２は、酸化シリコン膜などの絶縁膜からなる単層膜、または、酸化シリコン膜と、ハフニウムまたはアルミニウムなどを含有する高誘電率膜とを有する積層膜からなる。なお、ゲート絶縁膜ＧＦ２の膜厚は、ゲート絶縁膜ＧＦ１の膜厚よりも厚い。また、ゲート電極Ｇ２は、多結晶シリコン膜などの導電性膜からなる単層膜、または、多結晶シリコン膜と、窒化チタンまたはタングステンなどを含有する金属膜とを有する積層膜からなる。
【００３０】
ゲート電極Ｇ２の側面には、オフセットスペーサＯＳを介して、絶縁膜ＩＦ５が形成されており、絶縁膜ＩＦ５上にはサイドウォールスペーサＳＷ４が形成されている。オフセットスペーサＯＳ下、絶縁膜ＩＦ５下およびサイドウォールスペーサＳＷ４下の半導体基板ＳＢには、低濃度のｎ型不純物領域である不純物領域ＬＤＤが形成されている。また、サイドウォールＳＷ４の横の半導体基板ＳＢには、不純物領域ＬＤＤよりも高濃度のｎ型不純物領域である拡散領域Ｄ２が形成されている。これらの不純物領域ＬＤＤおよび拡散領域Ｄ２は、ＭＩＳＦＥＴ２Ｔｒのソース領域およびドレイン領域を構成している。
【００３１】
ゲート電極Ｇ１上、ゲート電極Ｇ２上、拡散領域Ｄ１上および拡散領域Ｄ２上には、プラグＰＧとの接触抵抗を低減するために、例えばニッケルシリサイド（ＮｉＳｉ）またはコバルトシリサイド（ＣｏＳｉ２）からなるシリサイド層ＳＩが形成されている。
【００３２】
領域１Ａにおいて、素子分離部ＳＴＩには溝ＴＲが形成されており、溝ＴＲの側部ＴＲａに窒化シリコン膜などの絶縁膜からなるサイドウォールスペーサＳＷ５が形成されている。上述のように、サイドウォールスペーサＳＷ５は、サイドウォールスペーサＳＷ３と一体化している。また、図１および図３に示すように、素子分離部ＳＴＩの溝ＴＲに形成され、且つ、ゲート電極Ｇ１の側面に形成されたサイドウォールスペーサＳＷ３の幅は、活性領域ＡＲ１の周囲に形成されたサイドウォールスペーサＳＷ５の幅、および、活性領域ＡＲ１内のゲート電極Ｇ１の側面に形成されたサイドウォールスペーサＳＷ３の幅よりも、広くなるように形成されている。この溝ＴＲおよびサイドウォールスペーサＳＷ５に関する詳細な説明は、後で記載する。
【００３３】
領域１Ａおよび領域２Ａの主面上には、ＭＩＳＦＥＴ１ＴｒおよびＭＩＳＦＥＴ２Ｔｒを覆うように、エッチングストッパ膜（絶縁膜）ＥＳが形成され、エッチングストッパ膜ＥＳ上には、層間絶縁膜ＩＬ１が形成されている。エッチングストッパ膜ＥＳは、例えば窒化シリコン膜からなる。層間絶縁膜ＩＬ１は、例えば酸化シリコン膜からなる。層間絶縁膜ＩＬ１中およびエッチングストッパ膜ＥＳ中にはコンタクトホールＣＨが形成されており、コンタクトホールＣＨ内にタングステン（Ｗ）など主体とする導電性膜を埋め込むことで、複数のプラグＰＧが形成されている。各プラグＰＧは、シリサイド層ＳＩを介して、ゲート電極Ｇ１、ゲート電極Ｇ２、拡散領域Ｄ１および拡散領域Ｄ２に電気的に接続されている。
【００３４】
プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２には配線用の溝が形成されており、配線用の溝内に例えば銅を主成分とする導電性膜を埋め込むことで、層間絶縁膜ＩＬ２内にプラグＰＧと接続する配線Ｍ１が形成されている。
【００３５】
＜半導体装置の主要な特徴について＞
図４は、図２に示される領域１Ａの要部拡大図であり、マスクずれによって、プラグＰＧの形成位置がずれた状態を示している。
【００３６】
本来であれば、プラグＰＧは、図２で示したように、エピタキシャル層ＥＰ上のシリサイド層ＳＩ上に形成される。しかし、図４に示すように、プラグＰＧの形成位置がずれると、プラグＰＧが絶縁層ＢＸ下のウェル領域ＰＷ１まで到達する恐れがある。本実施の形態のＭＩＳＦＥＴ１Ｔｒでは、ソース領域またはドレイン領域となる拡散領域Ｄ１と、第２のゲート電極となるウェル領域ＰＷ１とには、互いに異なる電圧が印加される。そのため、プラグＰＧの形成位置がずれて、拡散領域Ｄ１とウェル領域ＰＷ１とが導通すると、ＭＩＳＦＥＴ１Ｔｒが動作不良を起こす。
【００３７】
本実施の形態では、素子分離部ＳＴＩの表面に溝ＴＲが形成されており、溝ＴＲの側部ＴＲａがサイドウォールスペーサＳＷ５で覆われている。このサイドウォールスペーサＳＷ５は、プラグＰＧの形成位置がずれた際に、拡散領域Ｄ１とウェル領域ＰＷ１とが導通するという不良を抑制するために設けられている。すなわち、プラグＰＧの形成位置が、拡散領域Ｄ１上と素子分離部ＳＴＩ上に跨ったとしても、素子分離部ＳＴＩ上のプラグＰＧの底部を、サイドウォールスペーサＳＷ５上に位置させることができるため、上記の導通不良を抑制することができる。なお、このように導通不良を抑制するためには、サイドウォールスペーサＳＷ５の高さ（膜厚方向の厚さ）が十分に確保されている必要がある。
【００３８】
そこで、本実施の形態では、少なくとも、絶縁層ＢＸの側面および半導体基板ＳＢの側面がサイドウォールスペーサＳＷ５で覆われるように、溝ＴＲの側部ＴＲａに、サイドウォールスペーサＳＷ５を形成している。より好ましくは、エピタキシャル層ＥＰの側面、半導体層ＳＭの側面、絶縁層ＢＸの側面および半導体基板ＳＢの側面を覆うように、サイドウォールスペーサＳＷ５を形成している。言い換えれば、サイドウォールスペーサＳＷ５の最上端部は、絶縁層ＢＸと半導体基板ＳＢとの境界よりも上に位置していることが望ましく、半導体層ＳＭと絶縁層ＢＸとの境界よりも上に位置していることがより望ましく、エピタキシャル層ＥＰと半導体層ＳＭとの境界よりも上に位置していることがより望ましい。また、サイドウォールスペーサＳＷ５の最下端部は、半導体基板ＳＢと絶縁層ＢＸとの境界よりも下に位置していることが望ましい。
【００３９】
また、サイドウォールスペーサＳＷ５の高さ（厚さ）を十分に確保するため、溝ＴＲの深さは、領域１Ａにおける絶縁層ＢＸと半導体基板ＳＢとの境界よりも深くなるように形成されている。言い換えれば、溝ＴＲの底部ＴＲｂのうち最も低い箇所は、半導体基板ＳＢの表面よりも低く、且つ、領域２Ａの素子分離部ＳＴＩの表面よりも低い。
【００４０】
また、溝ＴＲの側部ＴＲａは、スペーサ形状で残されている素子分離部ＳＴＩの一部によって構成されている。すなわち、半導体基板ＳＢの側面は素子分離部ＳＴＩの一部によって覆われている。このため、サイドウォールスペーサＳＷ５は、素子分離部ＳＴＩの一部を介して、半導体基板ＳＢの側面を覆っている。このため、仮に、プラグＰＧ形成時に、コンタクトホールＣＨがサイドウォールスペーサＳＷ５を貫通したとしても、半導体基板ＳＢの側面に形成されている素子分離部ＳＴＩの一部がエッチングストッパとして機能するので、半導体層ＳＭと半導体基板ＳＢとが導通することを抑制できる。
【００４１】
以上のように、本実施の形態では、溝ＴＲ内にサイドウォールスペーサＳＷ５を設けたことにより、半導体層ＳＭに形成された拡散領域Ｄ１と、半導体基板ＳＢに形成されたウェル領域ＰＷ１とが導通することを抑制できるので、半導体装置の信頼性を向上させることができる。
【００４２】
＜検討例について＞
図５は、検討例の断面図であり、図４と同様に、マスクずれによって、プラグＰＧの形成位置がずれた状態を示している。
【００４３】
検討例では、本実施の形態と異なり、溝ＴＲおよびサイドウォールスペーサＳＷ５が形成されていない。このため、コンタクトホールＣＨ形成時にマスクずれが起こると、コンタクトホールＣＨの底部が半導体基板ＳＢにかなり近接し、両者間の絶縁耐性が低くなる。最悪の場合、コンタクトホールＣＨの底部が半導体基板ＳＢに到達し、プラグＰＧ形成時に、半導体層ＳＭと半導体基板ＳＢとが導通する不良が発生する。
【００４４】
各製造工程で行われるエッチング工程および洗浄工程などにより、素子分離部ＳＴＩの表面は、半導体基板ＳＢの表面に近い位置になる。更に、本実施の形態および検討例の半導体装置では、ＳＯＩ基板を用いており、絶縁層ＢＸの厚さは非常に薄く、１０〜２０ｎｍである。このため、領域１ＢのＭＩＳＦＥＴ２Ｔｒのような半導体基板ＳＢ上に形成されるトランジスタと異なり、領域１ＡのＭＩＳＦＥＴ１ＴｒのようなＳＯＩ基板上に形成されるトランジスタは、プラグＰＧの形成位置がずれることによる、半導体層ＳＭと半導体基板ＳＢとの導通不良が発生し易いデバイスである。すなわち、素子分離部ＳＴＩと半導体基板ＳＢとの境界付近において、プラグＰＧの位置ずれを対策することが重要である。従って、半導体装置の信頼性を向上させるために、本実施の形態のようにサイドウォールスペーサＳＷ５を設けることは、非常に有効である。
【００４５】
＜半導体装置の製造方法について＞
以下に、本実施の形態の半導体装置の製造方法を、図６〜図２３を用いて説明する。
【００４６】
図６には、領域１Ａおよび領域２Ａにおいて、支持基板である半導体基板ＳＢと、半導体基板ＳＢ上に形成された絶縁層ＢＸと、絶縁層ＢＸの上に形成された半導体層ＳＭとを有する、所謂ＳＯＩ基板が示されている。
【００４７】
半導体基板ＳＢは、好ましくは１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、例えばｐ型の単結晶シリコンからなる。絶縁層ＢＸは、例えば酸化シリコンからなり、絶縁層ＢＸの厚さは、例えば１０〜２０ｎｍ程度である。半導体層ＳＭは、好ましくは１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、半導体層ＳＭの厚さは、例えば１０〜２０ｎｍ程度である。なお、半導体層ＳＭには、イオン注入などによって、ｎ型またはｐ型の不純物が導入されていない真性半導体層である。または、半導体層ＳＭ内にｐ型の不純物が導入されていたとしても、その不純物濃度は１×１０１３／ｃｍ３以下である。
【００４８】
このようなＳＯＩ基板を準備する工程の一例を以下に説明する。ＳＯＩ基板は、例えば、ＳＩＭＯＸ（Separation by IMplanted OXygen）法で製造することができる。ＳＩＭＯＸ法では、シリコン（Ｓｉ）からなる半導体基板に高いエネルギーで酸素（Ｏ２）をイオン注入し、その後の熱処理でシリコンと酸素とを結合させ、半導体基板の表面よりも少し深い位置に酸化シリコンからなる絶縁層ＢＸを形成する。この場合、絶縁層ＢＸ上に残存するシリコンの薄膜が半導体層ＳＭとなり、絶縁層ＢＸ下の半導体基板が半導体基板ＳＢとなる。また、貼り合わせ法によりＳＯＩ基板を形成してもよい。貼り合わせ法では、例えば、シリコンからなる第１半導体基板の表面を酸化して絶縁層ＢＸを形成した後、その第１半導体基板にシリコンからなる第２半導体基板を高温下で圧着することにより貼り合わせ、その後、第２半導体基板を薄膜化する。この場合、絶縁層ＢＸ上に残存する第２半導体基板の薄膜が半導体層ＳＭとなり、絶縁層ＢＸ下の第１半導体基板が半導体基板ＳＢとなる。更に他の手法、例えばスマートカットプロセスなどを用いて、ＳＯＩ基板を製造することもできる。
【００４９】
次に、半導体層ＳＭ上に、例えば酸化シリコン膜からなる絶縁膜ＩＦ１を形成し、絶縁膜ＩＦ１上に、例えば窒化シリコン膜からなるハードマスクＨＭを形成する。なお、絶縁膜ＩＦ１の膜厚は５〜１０ｎｍ程度である。
【００５０】
図７は、素子分離部ＳＴＩの形成工程を示している。
【００５１】
まず、フォトリソグラフィ法によって、ハードマスクＨＭ上に選択的にレジストパターンを形成し（図示せず）、このレジストパターンをマスクとして、ハードマスクＨＭ、絶縁膜ＩＦ１、半導体層ＳＭ、絶縁層ＢＸおよび半導体基板ＳＢのそれぞれの一部を除去することで、ＳＯＩ基板に溝を形成する。次に、レジストパターンをアッシング処理などによって除去する。次に、熱酸化法などによって、溝内の側面と底面に薄い酸化シリコン膜を形成する。次に、溝内の薄い酸化シリコン膜上、および、ハードマスクＨＭ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる絶縁膜を堆積する。次に、ＣＭＰ（Chemical Mechanical Polishing）法によって、絶縁膜を研磨することで、溝外の絶縁膜を除去し、溝内に絶縁膜を埋め込む。以上により、半導体層ＳＭおよび絶縁層ＢＸを貫通し、その底部が半導体基板ＳＢ内に位置する素子分離部ＳＴＩが形成される。また、図７では、上記ＣＭＰ法による研磨が終了した時点での素子分離部ＳＴＩの表面位置を、破線で示している。また、上記研磨が終了した時点では、図７に示すように、半導体層ＳＭの一部、絶縁層ＢＸの一部および半導体基板ＳＢの一部のそれぞれが、素子分離部ＳＴＩで覆われている。具体的には、半導体層ＳＭの側面（端部）、絶縁層ＢＸの側面（端部）および半導体基板ＳＢの側面のそれぞれが、素子分離部ＳＴＩで覆われている。
【００５２】
次に、素子分離部ＳＴＩ以外の領域がハードマスクＨＭに覆われた状態において、例えばフッ酸を含む水溶液によって、素子分離部ＳＴＩの表面に対してウェットエッチングを施す。これにより、素子分離部ＳＴＩの表面が後退する。図７では、上記ウェットエッチングが終了した時点での素子分離部ＳＴＩの表面位置を、実線で示している。
【００５３】
図８は、ｎ型のウェル領域ＤＮＷ１、ｐ型のウェル領域ＰＷ１、ｎ型のウェル領域ＤＮＷ２およびｐ型のウェル領域ＰＷ２の形成工程を示している。
【００５４】
まず、図７に示されていたハードマスクＨＭを、例えば燐酸を含む水溶液によって除去する。次に、フォトリソグラフィ法およびイオン注入法によって、領域１Ａにｎ型のウェル領域ＤＮＷ１およびｐ型のウェル領域ＰＷ１を順次形成する。ウェル領域ＰＷ１の表面には、ウェル領域ＰＷ１よりも高い不純物濃度を有するｐ型のグランドプレーン領域が形成されるが、ここではグランドプレーン領域の図示は省略する。次に、フォトリソグラフィ法およびイオン注入法によって、領域２Ａにｎ型のウェル領域ＤＮＷ２およびｐ型のウェル領域ＰＷ２を順次形成する。
【００５５】
また、これらのイオン注入工程において、レジストパターンの除去、および、その後の洗浄によって、素子分子部ＳＴＩの表面はエッチングされる。
【００５６】
図９は、領域２Ａの絶縁膜ＩＦ１、半導体層ＳＭおよび絶縁層ＢＸの除去工程を示している。
【００５７】
まず、領域１Ａを覆い、且つ、領域２Ａを開口するレジストパターンＰＲ１を形成する。次に、レジストパターンＰＲ１をマスクとして、エッチング処理を行うことで、領域２Ａの絶縁膜ＩＦ１、半導体層ＳＭおよび絶縁層ＢＸを順次除去する。その後、フォトリソグラフィ法およびイオン注入法によって、領域２Ａの半導体基板ＳＢに、ＭＩＳＦＥＴ２Ｔｒの閾値調整用のイオン注入を行う。なお、ＭＩＳＦＥＴ２Ｔｒの閾値調整用のイオン注入は、領域２Ａの半導体層ＳＭの除去工程後であり、且つ、領域２Ａの絶縁層ＢＸの除去工程前に、絶縁層ＢＸを介して行ってもよい。その後、レジストパターンＰＲ１はアッシング処理などによって除去される。
【００５８】
また、絶縁膜ＩＦ１と絶縁層ＢＸとの除去工程では、フッ酸を含む水溶液が用いられる。このため、素子分離部ＳＴＩの表面も、主に、上記のフッ酸によって後退する。従って、図９の各工程後における領域２Ａの素子分離部ＳＴＩの表面は、領域２Ａの半導体基板ＳＢの表面に近い位置まで後退している。
【００５９】
図１０は、領域１Ａの絶縁膜ＩＦ１の除去工程、並びに、絶縁膜ＩＦ２および絶縁膜ＩＦ３の形成工程を示している。
【００６０】
まず、領域２Ａの半導体基板ＳＢ上に、例えば熱酸化法によって、例えば酸化シリコン膜からなる絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２の膜厚は、５〜８ｎｍ程度である。この時、領域１Ａの半導体層ＳＭも酸化され、絶縁膜ＩＦ１の厚みが増す。次に、フォトリソグラフィ法およびウェットエッチング法によって、領域１Ａの絶縁膜ＩＦ１を選択的に除去し、領域１Ａの半導体層ＳＭを露出させる。次に、領域１Ａの半導体層ＳＭ上に、例えば熱酸化法によって、例えば酸化シリコン膜からなる絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ２の膜厚は、２〜３ｎｍ程度である。この時、領域２Ａの半導体基板ＳＢも酸化され、絶縁膜ＩＦ２の厚みが増す。以上のように形成された絶縁膜ＩＦ２および絶縁膜ＩＦ３は、後の工程でそれぞれ、ゲート絶縁膜ＧＦ２およびゲート絶縁膜ＧＦ１となる。
【００６１】
なお、絶縁膜ＩＦ２上および絶縁膜ＩＦ３上に、酸化ハフニウムなどの金属酸化膜からなる高誘電率膜を形成してもよい。この場合には、ゲート絶縁膜ＧＦ２は、絶縁膜ＩＦ２および高誘電率膜から構成され、ゲート絶縁膜ＧＦ１は、絶縁膜ＩＦ３および高誘電率膜から構成される。
【００６２】
また、絶縁膜ＩＦ１の除去工程では、フッ酸を含む水溶液が用いられる。このため、領域１Ａの素子分離部ＳＴＩの表面も、主に、上記のフッ酸によって後退する。従って、図１０の各工程後における領域１Ａの素子分離部ＳＴＩの表面は、図９の工程後と比較して、後退している。
【００６３】
図１１は、導電性膜ＦＧおよび絶縁膜ＩＦ４の形成工程を示している。
【００６４】
まず、領域１Ａおよび領域２Ａを覆うように、ゲート電極用の導電性膜ＦＧを形成する。導電性膜ＦＧは、例えばＣＶＤ法によって形成され、例えば多結晶シリコン膜からなる。導電性膜の膜厚は、６０〜１００ｎｍ程度である。次に、フォトリソグラフィ法およびイオン注入法によって、導電性膜ＦＧにｎ型の不純物を導入する。なお、各ゲート電極を構成する導電性膜は、多結晶シリコン膜に限定されず、金属膜、または、多結晶シリコン膜と金属膜との積層膜でもよい。
【００６５】
次に、導電性膜ＦＧ上に、キャップ膜用の絶縁膜ＩＦ４を形成する。絶縁膜ＩＦ４は、例えばＣＶＤ法によって形成され、例えば窒化シリコン膜からなる。絶縁膜ＩＦ４の膜厚は、３０〜１００ｎｍ程度である。後で詳細に説明するが、絶縁膜ＩＦ４の膜厚は、溝ＴＲの形成工程にて、素子分離部ＳＴＩの表面を後退させる膜厚よりも厚いことが望ましい。
【００６６】
図１２は、ゲート絶縁膜ＧＦ１、ゲート絶縁膜ＧＦ２、ゲート電極Ｇ１、ゲート電極Ｇ２、キャップ膜ＣＰ１およびキャップ膜ＣＰ２の形成工程を示している。
【００６７】
まず、領域１Ａおよび領域２Ａにおいて、フォトリソグラフィ法およびドライエッチング法によって、絶縁膜ＩＦ４および導電性膜ＦＧをパターニングする。これにより、領域１Ａの半導体層ＳＭ上に、ゲート電極Ｇ１と、ゲート電極Ｇ１上に位置するキャップ膜ＣＰ１とが形成され、領域２Ａの半導体基板ＳＢ上に、ゲート電極Ｇ２と、ゲート電極Ｇ２上に位置するキャップ膜ＣＰ２とが形成される。次に、領域１Ａにおいてゲート電極Ｇ１から露出している絶縁膜ＩＦ３、および、領域２Ａにおいてゲート電極Ｇ２から露出している絶縁膜ＩＦ２を、ウェットエッチングにより除去する。これにより、領域１Ａのゲート電極Ｇ１下にゲート絶縁膜ＧＦ１が形成され、領域２Ａのゲート電極Ｇ２下にゲート絶縁膜ＧＦ２が形成される。
【００６８】
また、絶縁膜ＩＦ２および絶縁膜ＩＦ３の除去工程では、フッ酸を含む水溶液が用いられる。このため、領域１Ａおよび領域２Ａの素子分離部ＳＴＩの表面も、主に、上記のフッ酸によって後退する。従って、図１２の各工程後における領域１Ａおよび領域２Ａの素子分離部ＳＴＩの表面は、図１１の工程後と比較して、後退している。
【００６９】
図１３は、オフセットスペーサＯＳおよび不純物領域ＬＤＤの形成工程を示している。
【００７０】
まず、領域１Ａおよび領域２Ａを覆うように、例えばＣＶＤ法により、例えば酸化シリコン膜からなる絶縁膜を形成する。次に、この絶縁膜に対して異方性エッチングを行うことで、ゲート電極Ｇ１およびゲート電極Ｇ２のそれぞれの側面に、オフセットスペーサＯＳを形成する。また、オフセットスペーサＯＳの長さは、５ｎｍ程度である。
【００７１】
次に、領域１Ａを覆い、且つ、領域２Ａを開口するレジストパターンＰＲ２を形成する。次に、レジストパターンＰＲ２をマスクとしてイオン注入を行うことで、領域２Ａの半導体基板ＳＢに、ｎ型の不純物領域ＬＤＤを形成する。その後、レジストパターンＰＲ２はアッシング処理などによって除去される。
【００７２】
図１４は、絶縁膜ＩＦ５および絶縁膜ＩＦ６の形成工程を示している。
【００７３】
まず、領域１Ａおよび領域２Ａを覆うように、例えばＣＶＤ法により、例えば酸化シリコン膜からなる絶縁膜ＩＦ５を形成する。また、絶縁膜ＩＦ５の膜厚は５ｎｍ程度である。これにより、領域１Ａにおいて、ゲート電極Ｇ１の上面上および側面上、並びに、半導体層ＳＭ上に絶縁膜ＩＦ５が形成され、領域２Ａにおいて、ゲート電極Ｇ２の上面上および側面上、並びに、半導体基板ＳＢ上に絶縁膜ＩＦ５が形成される。次に、絶縁膜ＩＦ５上に、例えばＣＶＤ法により、例えば窒化シリコン膜からなる絶縁膜ＩＦ６を形成する。
【００７４】
図１５は、サイドウォールスペーサＳＷ１の形成工程を示している。
【００７５】
まず、領域２Ａを覆い、且つ、領域１Ａを開口するレジストパターンＰＲ３を形成する。なお、領域２Ａにおいて、レジストパターンＰＲ３は半導体基板ＳＢ上だけでなく、素子分離部ＳＴＩ上まで跨るように形成されている。次に、レジストパターンＰＲ３をマスクとして、領域１Ａの絶縁膜ＩＦ６に対して異方性エッチングによるエッチング処理を施すことで、領域１Ａの絶縁膜ＩＦ６が加工され、ゲート電極Ｇ１の側面上に、オフセットスペーサＯＳおよび絶縁膜ＩＦ５を介して、サイドウォールスペーサＳＷ１が形成される。この時、絶縁膜ＩＦ５は、エッチングストッパとして機能している。その後、レジストパターンＰＲ３はアッシング処理などによって除去される。
【００７６】
図１６は、領域１Ａにおける絶縁膜ＩＦ５の除去工程、および、溝ＴＲの形成工程を示している。
【００７７】
まず、領域２Ａが絶縁膜ＩＦ６に覆われた状態で、領域１Ａの絶縁膜ＩＦ５に対して、ウェットエッチングまたはドライエッチングを行う。これにより、領域１Ａにおいて、サイドウォールスペーサＳＷ１から露出していた絶縁膜ＩＦ５が除去される。すなわち、絶縁膜ＩＦ５は、オフセットスペーサＯＳとサイドウォールスペーサＳＷ１との間、および、サイドウォールスペーサＳＷ１と半導体層ＳＭとの間にのみ残される。
【００７８】
次に、領域２Ａが絶縁膜ＩＦ６に覆われた状態で、領域１Ａの素子分離部ＳＴＩに対して、異方性エッチングを行う。これにより、領域１Ａの素子分離部ＳＴＩが選択的にエッチングされ、素子分離部ＳＴＩ中に溝ＴＲが形成される。この溝ＴＲの形成時において、領域１Ａにおけるキャップ膜ＣＰ１、サイドウォールスペーサＳＷ１および半導体層ＳＭと、領域２Ａにおける絶縁膜ＩＦ６とがエッチングストッパ膜として機能している。このため、溝ＴＲの形成時に追加のマスクを用意する必要がないので、製造コストを抑制することができる。
【００７９】
また、溝ＴＲの深さは、領域１Ａにおける半導体層ＳＭと絶縁層ＢＸとの境界よりも深いことが望ましく、領域１Ａにおける絶縁層ＢＸと半導体基板ＳＢとの境界よりも深いことが、より望ましい。言い換えれば、溝ＴＲの底部ＴＲｂのうち最も低い箇所は、半導体基板ＳＢの表面よりも低く、且つ、領域２Ａの素子分離部ＳＴＩの表面よりも低い。具体的には、溝ＴＲを形成するために削られる素子分離部ＳＴＩの膜厚は、３０〜５０ｎｍ程度である。溝ＴＲの深さを上記のように設定することで、後述のサイドウォールスペーサＳＷ５を形成するための高さを十分に確保することができる。
【００８０】
また、領域２Ａにおいて、絶縁膜ＩＦ６は半導体基板ＳＢ上だけでなく、素子分離部ＳＴＩ上まで跨るように形成されているので、領域２Ａの半導体基板ＳＢと素子分離部ＳＴＩとの境界部分が絶縁膜ＩＦ６によって覆われることになる。従って、溝ＴＲの形成に伴って、領域２Ａの素子分離部ＳＴＩが後退することはない。仮に、領域２Ａの素子分離部ＳＴＩが、不純物領域ＬＤＤ、および、後述の拡散領域Ｄ２の深さよりも深い位置まで後退すると、後述のシリサイド層ＳＩを形成した時に、シリサイド層ＳＩを介して、領域２Ａの半導体基板ＳＢと拡散領域Ｄ２とが短絡する不具合が発生する。本実施の形態では、領域２Ａの半導体基板ＳＢと素子分離部ＳＴＩとの境界部分が絶縁膜ＩＦ６によって覆われるので、そのような不具合を抑制することができる。
【００８１】
以下に、溝ＴＲの形成時に、ウェットエッチングなどの等方性エッチングを使用せず、ドライエッチングなどの異方性エッチングを使用することの利点を述べる。
【００８２】
まず、溝ＴＲの形成時に、等方性エッチングを使用した場合には、素子分離部ＳＴＩだけでなく、絶縁層ＢＸも削られる恐れがある。すなわち、絶縁層ＢＸの端部が、半導体層ＳＭの端部よりも内側に後退し、半導体層ＳＭと半導体基板ＳＢとの間に隙間が発生する恐れがある。このような隙間に製造工程中の異物、または、水分などが残存すると、半導体層ＳＭと半導体基板ＳＢとの間の絶縁性が劣化し、導通不良が引き起こされる恐れがある。これに対し、溝ＴＲの形成時に、異方性エッチングを使用した場合には、絶縁層ＢＸはほとんど後退しないので、半導体装置の信頼性を向上させることができる。
【００８３】
次に、異方性エッチングを使用することによる他の利点を述べる。図１６に示すように、溝ＴＲの側部ＴＲａは、スペーサ形状で残された素子分離部ＳＴＩの一部によって構成される。つまり、半導体基板ＳＢの側面は、素子分離部ＳＴＩから露出されずに、素子分離部ＳＴＩの一部によって覆われている状態となる。従って、次の図１７の工程にて、エピタキシャル成長法を実施した際に、半導体基板ＳＢの側面からエピタキシャル層ＥＰが成長し、この成長したエピタキシャル層ＥＰによって、半導体基板ＳＢと、ソース領域またはドレイン領域となる半導体層ＳＭとが短絡する不具合を防ぐことができる。
【００８４】
なお、溝ＴＲの側部ＴＲａを構成する素子分離部ＳＴＩの一部は、半導体基板ＳＢの側面だけでなく、絶縁層ＢＸの側面も覆っていることが好ましい。
【００８５】
次に、異方性エッチングを使用することの更なる利点を、以下に述べる。
【００８６】
溝ＴＲ形成時には、素子分離部ＳＴＩを構成する酸化シリコン膜と同様の材料からなるオフセットスペーサＯＳおよび絶縁膜ＩＦ５も、エッチングの影響を受ける。この時、等方性エッチングを行った場合には、絶縁膜ＩＦ５のうち、サイドウォールスペーサＳＷ１と半導体層ＳＭとの間に形成されている部分は後退してしまうが、異方性エッチングで行った場合には、上記部分はほぼ後退しない。従って、溝ＴＲ形成時には、異方性エッチングを採用することが望ましい。
【００８７】
しかし、絶縁膜ＩＦ５のうち、オフセットスペーサＯＳとサイドウォールスペーサＳＷ１との間に形成されている部分、および、ゲート電極Ｇ１の側面上に形成されているオフセットスペーサＯＳは、等方性エッチングおよび異方性エッチングの何れの場合であっても、エッチングの影響を受けて後退してしまう。すなわち、オフセットスペーサＯＳと絶縁膜ＩＦ５とが、膜厚方向に後退してしまう。実際にはゲート電極Ｇ１とサイドウォールスペーサＳＷ１との間の隙間は狭いため、オフセットスペーサＯＳおよび絶縁膜ＩＦ５が後退する膜厚は、素子分離部ＳＴＩが後退する膜厚よりも小さい。しかし、仮に、オフセットスペーサＯＳと絶縁膜ＩＦ５とが、キャップ膜ＣＰ１の膜厚以上に後退すると、ゲート電極Ｇ１の側面が露出することになる。そうすると、次の図１７の工程にて、エピタキシャル成長法を実施した際に、ゲート電極Ｇ１の側面からエピタキシャル層ＥＰが成長する恐れがある。
【００８８】
従って、本実施の形態においては、キャップ膜ＣＰ１の膜厚を、溝ＴＲの深さ以上の膜厚に設定している。言い換えれば、キャップ膜ＣＰ１の膜厚を、エッチングされる素子分離部ＳＴＩの膜厚以上に設定している。これにより、溝ＴＲ形成時にオフセットスペーサＯＳと絶縁膜ＩＦ５とが後退しても、ゲート電極Ｇ１の側面が露出することを防止できる。
【００８９】
以上の項目を総合的に考慮して、本実施の形態においては、溝ＴＲ形成時のエッチングを異方性エッチングで行っている。そして、これらによって、半導体装置の信頼性を向上させることができる。
【００９０】
図１７は、図１６に続く製造工程であり、エピタキシャル層ＥＰの形成工程を示している。
【００９１】
まず、フッ酸を含む水溶液、または、アンモニアを含む水溶液などを用いて、領域１Ａの半導体層ＳＭの表面を洗浄する。その後、エピタキシャル成長法により、領域１Ａの半導体層ＳＭ上に、例えば単結晶シリコンからなるエピタキシャル層（半導体層）ＥＰを形成する。半導体層ＥＰの膜厚は、２０ｎｍ〜４０ｎｍ程度である。この時、領域１Ａのゲート電極Ｇ１上はキャップ膜ＣＰ１によって覆われており、領域２Ａ全体は絶縁膜ＩＦ６によって覆われているので、これらの場所にエピタキシャル層ＥＰは形成されない。また、上述のように、溝ＴＲの側部ＴＲａにおける半導体基板ＳＢの側面は素子分離部ＳＴＩの一部によって覆われており、ゲート電極Ｇ１の側面はオフセットスペーサＯＳと絶縁膜ＩＦ５とで覆われているので、これらの場所にもエピタキシャル層ＥＰは形成されない。
【００９２】
なお、エピタキシャル層ＥＰは、半導体層ＳＭと同じ材料であるため一体化するが、本実施の形態では、発明の理解を容易にするため、エピタキシャル層ＥＰを矢印で示し、エピタキシャル層ＥＰと半導体層ＳＭとの境界を破線で示している。
【００９３】
図１８は、領域２ＡにおけるサイドウォールスペーサＳＷ２の形成工程、および、絶縁膜ＩＦ５の除去工程を示している。
【００９４】
まず、領域１Ａを覆い、且つ、領域２Ａを開口するレジストパターンＰＲ４を形成する。次に、レジストパターンＰＲ４をマスクとして異方性エッチングを行うことで、領域２Ａの絶縁膜ＩＦ６が加工され、ゲート電極Ｇ２の側面上に、絶縁膜ＩＦ５を介して、サイドウォールスペーサＳＷ２が形成される。この時、絶縁膜ＩＦ５は、エッチングストッパとして機能する。
【００９５】
次に、領域２Ａの絶縁膜ＩＦ５に対して、ドライエッチングまたはウェットエッチングを行う。これにより、領域２Ａにおいて、ゲート電極Ｇ２の上面と、サイドウォールスペーサＳＷ２の上面と、サイドウォールスペーサＳＷ２から露出している半導体基板ＳＢ上とに形成されていた絶縁膜ＩＦ５が除去される。すなわち、絶縁膜ＩＦ５は、オフセットスペーサＯＳとサイドウォールスペーサＳＷ２との間、および、サイドウォールスペーサＳＷ２と半導体基板ＳＢとの間にのみ残される。その後、レジストパターンＰＲ４はアッシング処理などによって除去される。
【００９６】
図１９は、サイドウォールスペーサＳＷ１、サイドウォールスペーサＳＷ２、キャップ膜ＣＰ１およびキャップ膜ＣＰ２の除去工程と、エクステンション領域ＥＸの形成工程とを示している。
【００９７】
まず、素子分離部ＳＴＩ、オフセットスペーサＯＳおよび絶縁膜ＩＦ５が削られ難い条件でエッチング処理を行うことによって、領域１ＡのサイドウォールスペーサＳＷ１およびキャップ膜ＣＰ１と、領域２ＡのサイドウォールスペーサＳＷ２およびキャップ膜ＣＰ２とを除去する。また、サイドウォールスペーサＳＷ１、サイドウォールスペーサＳＷ２、キャップ膜ＣＰ１およびキャップ膜ＣＰ２は、同じ材料により形成されていたので、これらを同時に除去することができる。従って、マスクの追加を行う必要がないので、製造工程を簡略化することができる。
【００９８】
次に、フォトリソグラフィ法およびイオン注入法を用いて、領域１Ａにおいて、ゲート電極Ｇ１の両側の半導体層ＳＭおよびエピタキシャル層ＥＰに、ｎ型のエクステンション領域（不純物領域）ＥＸを選択的に形成する。エクステンション領域ＥＸは、ＭＩＳＦＥＴ１Ｔｒのソース領域の一部またはドレイン領域の一部を構成する。
【００９９】
図２０は、絶縁膜ＩＦ７の形成工程を示している。
【０１００】
絶縁膜ＩＦ７は、次工程のサイドウォールＳＷ３〜ＳＷ５用の絶縁膜であり、例えばＣＶＤ法により、領域１Ａおよび領域２Ａを覆うように、例えば窒化シリコン膜を堆積することで形成される。
【０１０１】
図２１は、サイドウォールＳＷ３〜ＳＷ５の形成工程を示している。
【０１０２】
まず、絶縁膜ＩＦ７に対して異方性エッチングを行うことで、ゲート電極Ｇ１およびゲート電極Ｇ２のそれぞれの側面に、オフセットスペーサＯＳおよび絶縁膜ＩＦ５を介して、サイドウォールスペーサＳＷ３およびサイドウォールスペーサＳＷ４を形成する。この時、領域１Ａにおいて、溝ＴＲの側部ＴＲａにサイドウォールスペーサＳＷ５が形成される。サイドウォールスペーサＳＷ５は、エピタキシャル層ＥＰの側面、半導体層ＳＭの側面、絶縁層ＢＸの側面、および、半導体基板ＳＢの側面を覆うように形成される。ここで、サイドウォールスペーサＳＷ５は、少なくとも、絶縁層ＢＸの側面、および、半導体基板ＳＢの側面を覆っていることが重要である。また、上述のように、半導体基板ＳＢの側面は素子分離部ＳＴＩの一部によって覆われている。このため、サイドウォールスペーサＳＷ５は、素子分離部ＳＴＩの一部を介して、半導体基板ＳＢの側面を覆っている。このように、素子分離部ＳＴＩに溝ＴＲが形成されているので、サイドウォールスペーサＳＷ５の高さ（膜厚方向の厚さ）を十分に保つことができる。従って、後の工程でプラグＰＧを形成した際に、プラグＰＧに合わせずれが起こったとしても、ソース領域またはドレイン領域となる半導体層ＳＭと、半導体基板ＳＢとが導通することを防止できる。よって、半導体装置の信頼性を向上させることができる。
【０１０３】
また、サイドウォールスペーサＳＷ５の最上端部は、絶縁層ＢＸと半導体基板ＳＢとの境界よりも上に位置していることが望ましく、半導体層ＳＭと絶縁層ＢＸとの境界よりも上に位置していることがより望ましく、エピタキシャル層ＥＰと半導体層ＳＭとの境界よりも上に位置していることがより望ましい。また、サイドウォールスペーサＳＷ５の最下端部は、半導体層ＳＭと絶縁層ＢＸとの境界よりも下に位置していることが望ましい。
【０１０４】
また、ゲート電極Ｇ１の側面に形成されているサイドウォールスペーサＳＷ３の端部は、エピタキシャル層ＥＰ上に位置している。これにより、後の工程でシリサイド層ＳＩを形成した際に、シリサイド層ＳＩがゲート電極Ｇ１下の半導体層ＳＭに達するまで成長することを抑制できる。
【０１０５】
図２２は、拡散領域Ｄ１、拡散領域Ｄ２およびシリサイド層ＳＩの形成工程を示している。
【０１０６】
まず、フォトリソグラフィ法およびイオン注入法を用いて、領域１Ａのエピタキシャル層ＥＰおよび半導体層ＳＭに、ｎ型の拡散領域（不純物領域）Ｄ１を形成し、領域２Ａの半導体基板ＳＢに、ｎ型の拡散領域（不純物領域）Ｄ２を形成する。
【０１０７】
領域１Ａにおいて、ｎ型の拡散領域Ｄ１は、エクステンション領域ＥＸよりも高い不純物濃度を有し、エクステンション領域ＥＸと接続し、ＭＩＳＦＥＴ１Ｔｒのソース領域の一部またはドレイン領域の一部を構成する。
【０１０８】
領域２Ａにおいて、ｎ型の拡散領域Ｄ２は、不純物領域ＬＤＤよりも高い不純物濃度を有し、不純物領域ＬＤＤと接続し、ＭＩＳＦＥＴ２Ｔｒのソース領域の一部またはドレイン領域の一部を構成する。
【０１０９】
続いて、エクステンション領域ＥＸ、不純物領域ＬＤＤ、拡散領域Ｄ１および拡散領域Ｄ２に含まれる不純物を活性化させる目的で、半導体基板ＳＢに１０５０℃程度の熱処理を施す。
【０１１０】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、拡散領域Ｄ１、拡散領域Ｄ２、ゲート電極Ｇ１およびゲート電極Ｇ２のそれぞれの上面上に、低抵抗のシリサイド層ＳＩを形成する。
【０１１１】
シリサイド層ＳＩは、具体的には次のようにして形成することができる。まず、領域１Ａおよび領域２Ａを覆うように、シリサイド層ＳＩ形成用の金属膜を形成する。この金属膜は、例えばコバルト、ニッケルまたはニッケル白金合金からなる。次に、半導体基板ＳＢに３００〜４００℃程度の第１熱処理を施し、その後、６００〜７００℃程度の第２熱処理を施すことによって、拡散領域Ｄ１、拡散領域Ｄ２、ゲート電極Ｇ１およびゲート電極Ｇ２を、金属膜と反応させる。これにより、拡散領域Ｄ１、拡散領域Ｄ２、ゲート電極Ｇ１およびゲート電極Ｇ２のそれぞれの上面上に、シリサイド層ＳＩが形成される。その後、未反応の金属膜を除去する。
【０１１２】
また、本実施の形態において、領域１Ａのシリサイド層ＳＩは、エピタキシャル層ＥＰのうち、サイドウォールスペーサＳＷ３およびサイドウォールスペーサＳＷ５から露出している領域上に形成されている。上述のように、サイドウォールスペーサＳＷ３の端部を、エピタキシャル層ＥＰ上に位置させることにより、シリサイド層ＳＩがゲート電極Ｇ１下の半導体層ＳＭに達するまで過剰に成長することを抑制できる。また、サイドウォールスペーサＳＷ５の最上端部が、半導体層ＳＭに接する位置、または、エピタキシャル層ＥＰに接する位置にあることで、シリサイド層ＳＩが半導体層ＳＭから半導体基板ＳＢへ向かって過剰に成長することを抑制できる。従って、半導体装置の信頼性を向上させることができる。
【０１１３】
以上により、領域１ＡにＭＩＳＦＥＴ１Ｔｒが形成され、領域２ＡにＭＩＳＦＥＴ２Ｔｒが形成される。
【０１１４】
図２３は、エッチングストッパ膜ＥＳおよび層間絶縁膜ＩＬ１の形成工程を示している。
【０１１５】
まず、領域１Ａおよび領域２Ａを覆うように、例えばＣＶＤ法によって、例えば窒化シリコン膜からなるエッチングストッパ膜（絶縁膜）ＥＳを形成する。エッチングストッパ膜ＥＳを構成する材料は、層間絶縁膜ＩＬ１および素子分離部ＳＴＩを構成する材料とは異なる。次に、エッチングストッパ膜ＥＳ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１を形成する。その後、必要に応じて、層間絶縁膜ＩＬ１の上面をＣＭＰ法で研磨してもよい。
【０１１６】
図２４は、コンタクトホールＣＨの形成工程を示している。
【０１１７】
まず、フォトリソグラフィ法およびドライエッチング法などによって、エッチングストッパ膜ＥＳが削られ難い条件下において、エッチングストッパ膜ＥＳが露出するまで層間絶縁膜ＩＬ１をエッチングする。その後、ドライエッチングのガスを変更し、エッチングストッパ膜ＥＳを除去することで、コンタクトホールＣＨが形成される。この時、コンタクトホールＣＨが確実に開口されるように、エッチングストッパ膜ＥＳに対してオーバーエッチングが行われる。
【０１１８】
ここで、図４のようにマスクずれによってコンタクトホールＣＨの形成位置がずれていた場合、コンタクトホールＣＨはサイドウォールスペーサＳＷ５上に到達することになる。そして、サイドウォールスペーサＳＷ５はエッチングストッパ膜ＥＳと同じ材料の膜で構成されているので、サイドウォールスペーサＳＷ５も若干エッチングされる。しかし、本実施の形態では、サイドウォールスペーサＳＷ５の高さが十分に確保されているため、コンタクトホールＣＨの底部は、サイドウォールスペーサＳＷ５内に留まり、ウェル領域ＰＷ１にまで到達することはない。従って、拡散領域Ｄ１とウェル領域ＰＷ１とが導通することはない。
【０１１９】
また、仮に、上記のオーバーエッチングが過剰であり、コンタクトホールＣＨがサイドウォールスペーサＳＷ５を貫通したとしても、半導体基板ＳＢの側面には、素子分離部ＳＴＩの一部がスペーサ形状で残されているので、素子分離部ＳＴＩの一部がエッチングストッパとして機能し、拡散領域Ｄ１とウェル領域ＰＷ１とが導通することを抑制できる。
【０１２０】
図２４の製造工程に続いて、プラグＰＧおよび配線Ｍ１を形成することで、図２および図３に示される本実施の形態の半導体装置が製造される。
【０１２１】
まず、コンタクトホールＣＨ内にタングステン（Ｗ）など主体とする導電性膜を埋め込むことで、層間絶縁膜ＩＬ１内に複数のプラグＰＧを形成する。各領域に形成されたプラグＰＧは、シリサイド層ＳＩを介して、ゲート電極Ｇ１、ゲート電極Ｇ２、拡散領域Ｄ１および拡散領域Ｄ２に電気的に接続される。
【０１２２】
次に、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。その後、層間絶縁膜ＩＬ２に配線用の溝を形成した後、配線用の溝内に例えば銅を主成分とする導電性膜を埋め込むことで、層間絶縁膜ＩＬ２内にプラグＰＧと接続する配線Ｍ１を形成する。この配線Ｍ１の構造は、所謂ダマシン（Damascene）配線構造と呼ばれる。
【０１２３】
その後、デュアルダマシン（Dual Damascene）法などにより、２層目以降の配線を形成するが、ここではその説明および図示は省略する。また、配線Ｍ１および配線Ｍ１よりも上層の配線は、ダマシン配線構造に限定されず、導電性膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線とすることもできる。
【０１２４】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１２５】
（実施の形態２）
以下に、実施の形態２の半導体装置およびその製造方法を、図２５〜図２８を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
【０１２６】
実施の形態１では、図１６で説明したように、絶縁膜ＩＦ５を除去した後に、領域１Ａの素子分離部ＳＴＩに対して異方性エッチングを行うことにより、領域１Ａの素子分離部ＳＴＩ中に溝ＴＲを形成していた。
【０１２７】
これに対して、実施の形態２では、絶縁膜ＩＦ５を除去した後に、領域１Ａの素子分離部ＳＴＩを若干エッチングしておき、エピタキシャル層ＥＰを形成した後に領域１Ａの素子分離部ＳＴＩに対して異方性エッチングすることで、領域１Ａの素子分離部ＳＴＩ中に溝ＴＲを形成する。
【０１２８】
図２５は、実施の形態１の図１５に続く製造工程を示している。
【０１２９】
図２５では、まず、実施の形態１と同様の手法によって、領域１Ａの絶縁膜ＩＦ５を除去する。次に、異方性エッチングまたは等方性エッチングによって、領域１Ａの素子分離部ＳＴＩの表面を後退させる。このエッチングは、領域１Ａの半導体基板ＳＢが露出しないように行われる。すなわち、上記エッチング後においても、領域１Ａの半導体基板ＳＢの側面は、素子分離部ＳＴＩで覆われている。
【０１３０】
また、上記エッチングのエッチング量は少ないため、上記エッチングには、ウェットエッチングなどの等方性エッチングを用いても良いが、絶縁層ＢＸの側面が若干後退してしまうことを考慮すると、上記エッチングには、ドライエッチングなどの異方性エッチングを用いることが好ましい。
【０１３１】
次に、図２６に示すように、実施の形態１と同様の手法によって、領域１Ａの半導体層ＳＭ上に、エピタキシャル層ＥＰを形成する。この時、領域１Ａの半導体基板ＳＢの側面は、素子分離部ＳＴＩで覆われているので、エピタキシャル層ＥＰは半導体基板ＳＢの側面には形成されない。
【０１３２】
次に、図２７に示すように、領域１Ａの素子分離部ＳＴＩに対して、異方性エッチングまたは等方性エッチングを行う。これにより、領域１Ａの素子分離部ＳＴＩが選択的にエッチングされ、素子分離部ＳＴＩ中に溝ＴＲが形成される。
【０１３３】
また、この溝ＴＲの形成時において、領域１Ａのキャップ膜ＣＰ１、サイドウォールスペーサＳＷ１およびエピタキシャル層ＥＰと、領域２Ａの絶縁膜ＩＦ６とがエッチングストッパ膜として機能している。このため、実施の形態１と同様に、溝ＴＲの形成時に追加のマスクを用意する必要がないので、製造コストを抑制することができる。
【０１３４】
また、実施の形態２では、エピタキシャル層ＥＰの形成後に溝ＴＲを形成しているので、実施の形態１で懸念したような、溝ＴＲの形成によって半導体基板ＳＢの側面が露出し、この半導体基板ＳＢの側面にエピタキシャル層ＥＰが形成される恐れがない。従って、実施の形態２においては、半導体基板ＳＢの側面が露出する位置まで、素子分離部ＳＴＩを後退させることができる。すなわち、半導体基板ＳＢの側面が、素子分離部ＳＴＩの一部に覆われていなくともよい。これにより、実施の形態２における溝ＴＲの底部ＴＲｂの位置は、実施の形態１における溝ＴＲの底部ＴＲｂの位置よりも深くなる。
【０１３５】
なお、溝ＴＲを形成するために削られる素子分離部ＳＴＩの膜厚、すなわち、削られる前の素子分離部ＳＴＩの表面から溝ＴＲの底部ＴＲｂまでの距離は、実施の形態１では３０〜５０ｎｍ程度であったが、実施の形態２では５０〜１００ｎｍ程度である。
【０１３６】
また、溝ＴＲの形成時のエッチングは、異方性エッチングまたは等方性エッチングの何れを用いてもよいが、等方性エッチングによって、絶縁層ＢＸの側面が後退してしまうことを考慮すると、溝ＴＲの形成時のエッチングは、ドライエッチングなどの異方性エッチングを用いることがより好ましい。
【０１３７】
その後、実施の形態１の図１８〜図２０と同様の製造工程を行う。
【０１３８】
図２８は、図２７以降の断面図であり、実施の形態１の図２１で説明したサイドウォールスペーサＳＷ５形成工程に対応する工程を示している。すなわち、異方性エッチングによって絶縁膜ＩＦ７を加工することで、溝ＴＲの側部ＴＲａに、サイドウォールスペーサＳＷ５が形成される。上述のように、実施の形態２では、溝ＴＲの形成時において、半導体基板ＳＢの側面が露出する位置まで、素子分離部ＳＴＩを後退させることが可能である。この場合、図２８に示すように、サイドウォールスペーサＳＷ５は、半導体基板ＳＢの側面に直接接するように形成される。
【０１３９】
その後、実施の形態１の図２２〜図２４および図２と同様の製造工程を経ることで、実施の形態２の半導体装置が製造される。
【０１４０】
以上のように、実施の形態２では、実施の形態１と比較して、溝ＴＲをより深く形成することができるため、サイドウォールスペーサＳＷ５をより高く（厚く）形成することができる。従って、実施の形態２の半導体装置は、図４で説明したようなプラグＰＧの形成位置がずれた際に、半導体層ＳＭに形成された拡散領域Ｄ１と、半導体基板ＳＢに形成されたウェル領域ＰＷ１とが導通する問題を、より確実に抑制することができ、半導体装置の信頼性を更に向上させることができる。
【０１４１】
以上のように、実施の形態２で説明した技術は、実施の形態１と同様の効果を得られることに加え、半導体装置の信頼性を更に向上させることができる。
【０１４２】
（変形例）
以下に、実施の形態２の変形例を説明する。なお、以下の説明では、実施の形態２との相違点を主に説明する。
【０１４３】
実施の形態２では、絶縁膜ＩＦ５を除去した後に、領域１Ａの素子分離部ＳＴＩを若干エッチングしておき、エピタキシャル層ＥＰを形成した後に領域１Ａの素子分離部ＳＴＩに対してエッチングすることで、領域１Ａの素子分離部ＳＴＩ中に溝ＴＲを形成していた。
【０１４４】
これに対して、本変形例では、絶縁膜ＩＦ５を除去した後に、領域１Ａの素子分離部ＳＴＩを若干エッチングする工程（図２５の工程）を省略している。すなわち、本変形例では、溝ＴＲを形成するための素子分離部ＳＴＩのエッチングを、エピタキシャル層ＥＰ形成後のみで行っている。このため、実施の形態２と比較して、製造工程を簡略化することができる。また、本変形例における溝ＴＲの形状は、実施の形態２の図２７と同様の構造となる。
【０１４５】
この後、実施の形態２と同様の工程を経て、溝ＴＲにサイドウォールスペーサＳＷ５が形成される。本変形例におけるサイドウォールスペーサＳＷ５の形状は、実施の形態２の図２８と同様の構造となる。
【０１４６】
以上のように、本変形例で説明した技術は、実施の形態２と同様の効果を得られることに加え、製造工程を簡略化することができる。
【０１４７】
なお、本変形例における溝ＴＲ形成時のエッチングは、実施の形態２のエッチングよりも、エッチング量が多くなる。従って、エピタキシャル層ＥＰの表面にエッチングによるダメージを少なくしたい場合には、本変形例の手法よりも、実施の形態２の手法の方が有効である。
【０１４８】
以上、本願発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１４９】
１Ａ、２Ａ    領域
１Ｔｒ、２Ｔｒ    ＭＩＳＦＥＴ
ＡＲ１、ＡＲ２    活性領域
ＢＸ    絶縁層
ＣＨ    コンタクトホール
ＣＰ１、ＣＰ２    キャップ膜
Ｄ１、Ｄ２    拡散領域（不純物領域）
ＤＮＷ１，ＤＮＷ１    ウェル領域
ＥＰ    エピタキシャル層（半導体層）
ＥＳ    エッチングストッパ膜（絶縁膜）
ＥＸ    エクステンション領域（不純物領域）
ＦＧ    導電性膜
Ｇ１、Ｇ２    ゲート電極
ＧＦ１、ＧＦ２    ゲート絶縁膜
ＩＦ１〜ＩＦ７    絶縁膜
ＩＬ１，ＩＬ２    層間絶縁膜
ＬＤＤ    不純物領域
Ｍ１    配線
ＯＳ    オフセットスペーサ
ＰＧ    プラグ
ＰＷ１、ＰＷ２    ウェル領域
ＰＲ１〜ＰＲ４    レジストパターン
ＳＢ    半導体基板
ＳＩ    シリサイド層
ＳＭ    半導体層
ＳＴＩ    素子分離部
ＳＷ１〜ＳＷ５    サイドウォールスペーサ
ＴＲ    溝
【図１】
2019106441.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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