(57)【要約】【課題】側面及び下面を絶縁膜で包囲された空孔上のソースドレイン領域を備えた歪半導体基板上のＭＩＳＦＥＴの提供【解決手段】Ｓｉ基板１の一部上にＳｉＧｅ層２（第１の半導体層）が設けられ、ＳｉＧｅ層２直上に歪Ｓｉ層３（第２の半導体層）が設けられ、ＳｉＧｅ層２の両側面にはそれぞれ側面及び下面をシリコン酸化膜７に包囲された一対の空孔８が設けられ、側面及び下面をシリコン酸化膜７に包囲された一対の空孔８上にはそれぞれ一対のＳｉＧｅ層４（第３の半導体層）が歪みＳｉ層３を挟んで設けられ、歪みＳｉ層３直上にはゲート酸化膜１３を介して側壁にサイドウォール１５を有するゲート電極１４が設けられ、一対のＳｉＧｅ層４にはｎ型及びｎ＋型ソースドレイン領域（９〜１２）が設けられ、歪みＳｉ層３にはチャネル領域が設けられた構造を有する歪半導体基板に構成したＮチャネルＭＩＳＦＥＴ。【選択図】図１
2019106452.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の一部上に積層された第１の半導体層と、前記第１の半導体層の直上に積層された第２の半導体層と、前記第１の半導体層の両側面にそれぞれ接し、側面及び下面を絶縁膜で包囲され、前記半導体基板上に設けられた一対の空孔と、前記第２の半導体層を挟み、前記側面及び下面を絶縁膜で包囲された一対の空孔上にそれぞれ設けられた一対の第３の半導体層と、前記第２の半導体層の直上にゲート絶縁膜を介して設けられたゲート電極と、前記第３の半導体層に設けられたソース領域あるいはドレイン領域と、前記第２の半導体層に設けられたチャネル領域と、前記ゲート電極、前記ソース領域及び前記ドレイン領域にそれぞれ配設された配線体と、を備えてなることを特徴とする半導体装置。
【請求項２】
前記第１及び第３の半導体層の格子定数が、前記第２の半導体層の格子定数より大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体層は前記半導体基板とは異なる半導体からなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第３の半導体層の替りに、前記第２の半導体層を左右から挟んだ、低濃度のソース領域あるいはドレイン領域が設けられた一対の第４の半導体層と、前記一対の第４の半導体層をそれぞれ外側から挟んだ、高濃度のソース領域あるいはドレイン領域が設けられた一対の第５の半導体層とが、設けられ、且前記低濃度のソース領域、前記低濃度のドレイン領域、前記高濃度のソース領域及び前記高濃度のドレイン領域の対向する側面が、前記半導体基板の主面に対し、垂直な平面を有していることを特徴とする請求項１に記載の半導体装置。
【請求項５】
絶縁膜が埋め込まれたトレンチ素子分離領域により島状に分離された、半導体基板上に順次積層された第１の半導体層及び第２の半導体層を有する半導体装置において、ゲート絶縁膜を介して、選択的にゲート電極を形成する工程と、前記ゲート電極をマスク層として前記第２の半導体層を異方性エッチングして開孔部を形成する工程と、前記開孔部及び前記ゲート電極の側壁に耐酸化性膜を形成する工程と、前記耐酸化性膜をマスク層として前記第１の半導体層を異方性エッチングする工程と、熱酸化して露出している前記第１の半導体層の側面及び前記半導体基板の上面にシリコン酸化膜を形成する工程と、前記耐酸化性膜をエッチング除去する工程と、露出した前記第２の半導体層の側面から横（水平）方向にエピタキシャル成長して、直下に空孔を有する第３の半導体層を形成する工程と、前記ゲート電極をマスク層として前記第３の半導体層に低濃度のソースドレイン領域を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記サイドウォールをマスク層として前記第３の半導体層に高濃度のソースドレイン領域を形成する工程と、を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
絶縁膜が埋め込まれたトレンチ素子分離領域により島状に分離された、半導体基板上に順次積層された第１の半導体層及び第２の半導体層を有する半導体装置において、ゲート絶縁膜を介して、選択的にゲート電極を形成する工程と、前記ゲート電極をマスク層として前記第２の半導体層を異方性エッチングして開孔部を形成する工程と、前記開孔部及び前記ゲート電極の側壁に耐酸化性膜を形成する工程と、前記耐酸化性膜をマスク層として前記第１の半導体層を異方性エッチングする工程と、熱酸化して露出している前記第１の半導体層の側面及び前記半導体基板の上面にシリコン酸化膜を形成する工程と、前記耐酸化性膜をエッチング除去する工程と、露出した前記第２の半導体層の側面から横（水平）方向にエピタキシャル成長して、直下に空孔を有する、低濃度のソースドレイン領域形成用の不純物を含む第４の半導体層を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記サイドウォールをマスク層として前記第４の半導体層を異方性エッチングする工程と、残された前記第４の半導体層の側面から横（水平）方向にエピタキシャル成長して、直下に空孔を有する、高濃度のソースドレイン領域形成用の不純物を含む第５の半導体層を形成する工程と、を行うことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に係り、特に半導体基板に容易な製造プロセスにより、主にソースドレイン領域と半導体基板間の容量の低減化及びキャリアの移動度の向上を達成した高速、低電力、高性能、高信頼且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図２９は従来の半導体装置の模式側断面図で、半導体基板に半導体層のエピタキシャル成長法を利用して形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、６０はｐ型のシリコン基板、６１はｐ＋型チャネルストッパー領域、６２はｐ型のＳｉＧｅ層、６３はｐ型の歪みＳｉ層、６４はトレンチ素子分離領域のシリコン酸化膜、６５はｎ＋型ソース領域、６６はｎ型ソース領域、６７はｎ型ドレイン領域、６８はｎ＋型ドレイン領域、６９はゲート酸化膜、７０はゲート電極、７１はサイドウォール、７２はＰＳＧ膜、７３はシリコン窒化膜、７４はバリアメタル、７５は導電プラグ、７６は層間絶縁膜、７７はバリアメタル、７８はＣｕ配線、７９はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６０上に選択的にｐ型のＳｉＧｅ層６２が設けられ、ｐ型のＳｉＧｅ層６２直上にｐ型の歪みＳｉ層６３が設けられ、積層されたＳｉＧｅ層６２及び歪みＳｉ層６３が素子分離領域形成用のトレンチ及び埋め込みシリコン酸化膜（ＳｉＯ２）６４により絶縁分離されている。歪みＳｉ層６３上にはゲート酸化膜６９を介してゲート電極７０が設けられ、ゲート電極７０の側壁にサイドウォール７１が設けられ、歪みＳｉ層６３には、ゲート電極７０に自己整合してｎ型ソースドレイン領域（６６、６７）及びサイドウォール７１に自己整合してｎ＋型ソースドレイン領域（６５、６８）が設けられ、ｎ＋型ソースドレイン領域（６５、６８）にはそれぞれバリアメタル７４を有する導電プラグ７５を介してバリアメタル７７を有するＣｕ配線７８が接続されている慣例的なＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、シリコン基板に直接形成する慣例的なＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタに比較し、シリコン基板上に、格子定数の大きなＳｉＧｅ層上に格子定数の小さなＳｉ層を積層した構造の半導体基板を形成し、この半導体基板に慣例的なＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタを形成できるため、ＳｉＧｅ層からの引っ張り応力によりＳｉ層の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能であった。
しかし積層構造の半導体基板に直接大きな専有面積を有する低濃度及び高濃度のソースドレイン領域を形成しているため、大きな接合容量がつき、キャリアの移動度を増加させる構造を形成している割には高速化が達成されていないという欠点があった。
またソースドレイン領域と半導体基板との接触面積が大きいため、ソースドレイン領域から半導体基板への漏れ電流を微少に抑えることが難しく、低電力化に難があった。
またＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、高温での速度特性が劣化し、保障温度範囲における速度特性を保障できなくなりつつあるという問題には何らの対策も講じられていなかった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭５４−０４４４８２  （特許第１７１８９８１号）
【特許文献２】特開２０１２−１４２４９２  （特許第５５９２２８１号）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明が解決しょうとする課題は、
（１）積層構造の半導体基板に大きな専有面積を有するソースドレイン領域を形成しているため、大きな接合容量がつき高速化の妨げになっていたこと。
（２）ソースドレイン領域と半導体基板との接触面積が大きいため、ソースドレイン領域から半導体基板への漏れ電流の低減化が難しく、低電力化に難があったこと。
（３）ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しくなってきたこと。
等の問題が顕著になりつつあり、微細化に頼っているだけでは、さらなる高速化及び低電力化が困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、半導体基板と、前記半導体基板の一部上に積層された第１の半導体層と、前記第１の半導体層の直上に積層された第２の半導体層と、前記第１の半導体層の両側面にそれぞれ接し、側面及び下面を絶縁膜で包囲され、前記半導体基板上に設けられた一対の空孔と、前記第２の半導体層を挟み、前記側面及び下面を絶縁膜で包囲された一対の空孔上にそれぞれ設けられた一対の第３の半導体層と、前記第２の半導体層の直上にゲート絶縁膜を介して設けられたゲート電極と、前記第３の半導体層に設けられたソース領域あるいはドレイン領域と、前記第２の半導体層に設けられたチャネル領域と、前記ゲート電極、前記ソース領域及び前記ドレイン領域に配設された配線体と、を備えてなる本発明の半導体装置によって解決される。
【発明の効果】
【０００６】
以上説明のように本発明によれば、通常の安価な半導体基板（Ｓｉ）を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板の一部直上にＳｉＧｅ層（第１の半導体層）が選択的に設けられ、ＳｉＧｅ層（第１の半導体層）直上には歪みＳｉ層（第２の半導体層）が設けられ、ＳｉＧｅ層（第１の半導体層）の両側面にはそれぞれ側面及び下面をシリコン酸化膜（ＳｉＯ２）に包囲された一対の空孔が設けられ、側面及び下面をシリコン酸化膜（ＳｉＯ２）に包囲された一対の空孔上には一対のＳｉＧｅ層（第３の半導体層）が歪みＳｉ層（第２の半導体層）を挟んで設けられ、歪みＳｉ層（第２の半導体層）直上にはゲート酸化膜（ＳｉＯ２）を介して側壁にサイドウォール（ＳｉＯ２）を有するゲート電極（ＷＳｉ）が設けられ、歪みＳｉ層（第２の半導体層）及び一対のＳｉＧｅ層（第３の半導体層）からなる半導体層がトレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）により島状に絶縁分離されており、一対のＳｉＧｅ層（第３の半導体層）にはｎ型及びｎ＋型ソースドレイン領域が設けられ、歪みＳｉ層（第２の半導体層）にはチャネル領域が設けられているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタを、半導体層が積層された半導体基板に微細に形成することが可能である。
また格子定数の小さな歪みＳｉ層（第２の半導体層）を、下層及び左右から格子定数の大きなＳｉＧｅ層（第１及び第３の半導体層）により挟んだ構造に形成できるため、下層のＳｉＧｅ層（第１の半導体層）から歪みＳｉ層（第２の半導体層、チャネル領域）の格子間隔を垂直方向に広げること及び左右のＳｉＧｅ層（第３の半導体層）から歪みＳｉ層（第２の半導体層、チャネル領域）の格子間隔を水平方向に広げることが可能で、キャリアの移動度を大きく増加させることができることによる高速化が可能である。
またソースドレイン領域を形成するＳｉＧｅ層（第３の半導体層）直下に、側面及び下面をシリコン酸化膜（ＳｉＯ２）で包囲された空孔を設けることができるため、ソースドレイン領域と積層半導体基板間の接合容量及び浮遊容量の大幅な低減ができ、高速化を可能にすることができる。
またソースドレイン領域と積層半導体基板との接触面積を極めて微細に形成できるため、ソースドレイン領域から半導体基板への漏れ電流の低減化が達成でき、低電力化を可能にすることができる。
また放熱用の空孔を設けられるため、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑えることが可能で、高温での速度特性の劣化を改善できることによる高性能化及び高信頼性を可能にすることもできる。
またゲート電極に自己整合してＭＩＳ電界効果トランジスタの構成要素（第１の半導体層〜第３の半導体層、低濃度及び高濃度のソースドレイン領域、側面及び下面をシリコン酸化膜（ＳｉＯ２）で包囲された空孔等）を形成できることによる高集積化を可能にすることができる。
またトレンチ素子分離領域の埋め込みシリコン酸化膜（ＳｉＯ２）直下にｐ＋型チャネルストッパー領域を設けずに、１０１８ｃｍ−３程度の濃度（ｐ＋型チャネルストッパー領域に相当する濃度）を持つＳｉＧｅ層（第１の半導体層）を設けてＭＩＳ電界効果トランジスタを形成することも可能である。
また低濃度あるいは高濃度のソースドレイン領域を含んだエピタキシャル半導体層を成長することも可能で、低濃度及び高濃度のソースドレイン領域の対向する側面を、半導体基板の主面に対し垂直平面をなして形成できるため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上、さらに横方向の不純物拡散を抑えた低濃度及び高濃度のソースドレイン領域を形成できるため、ゲート電極とソースドレイン領域との重なりを抑えて（ほぼゼロ）形成できることにより、浮遊容量の低減化による高速化及びチャネル長をさらに減縮できることによる微細化等が可能である。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該技術を、歪半導体基板に形成された、空孔上のソースドレイン領域を備えたＭＩＳ電界効果トランジスタ（ＭＩＳＦＥＴ  ｗｉｔｈ  Ｓｏｕｒｃｅ−Ｄｒａｉｎ  ｒｅｇｉｏｎ  ｏｎ  Ｃａｖｉｔｙ  ｃｏｎｓｔｉｔｕｔｅｄ  ｏｎ  ｓｔｒａｉｎｅｄ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｓｕｂｓｔｒａｔｅ）と命名し、ＳＤＯＣＣＯＳ３（エスドッコス）構造と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式側断面図（チャネル長方向）
【図２】本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、チャネル領域部）
【図３】本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、ドレイン領域部）
【図４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２０】本発明の半導体装置における第２の実施例の模式側断面図（チャネル長方向）
【図２１】本発明の半導体装置における第３の実施例の模式側断面図（チャネル長方向）
【図２２】本発明の半導体装置における第３の実施例の模式側断面図（チャネル幅方向、チャネル領域部）
【図２３】本発明の半導体装置における第4の実施例の模式側断面図（チャネル長方向）
【図２４】本発明の半導体装置における第5の実施例の模式側断面図（チャネル長方向）
【図２５】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図２６】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図２７】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図２８】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図２９】従来の半導体装置の模式側断面図（チャネル長方向）
【発明を実施するための形態】
【０００８】
本願発明は、特に、
（１）完全単結晶からなる半導体基板（Ｓｉ）上に縦（垂直）方向にエピタキシャル成長させることによる第１の半導体層（ＳｉＧｅ層）の全面形成。
（２）第１の半導体層上に縦（垂直）方向にエピタキシャル成長させることによる第２の半導体層（歪Ｓｉ層）の全面形成。
（３）第２の半導体層及び第１の半導体層をパターニングし、開孔部に絶縁膜を平坦に埋め込むことによる素子分離領域の形成。
（４）閾値電圧を制御した第２の半導体層にゲート絶縁膜を介したゲート電極の形成。
（５）ゲート電極をマスク層として第２の半導体層をパターニングすることによる開孔部の形成。
（６）ゲート電極を含む開孔部の側壁への耐酸化性膜（Ｓｉ３Ｎ４）の形成。
（７）耐酸化性膜（Ｓｉ３Ｎ４）下に露出した第１の半導体層をパターニングすることによる開孔部の延長形成。
（８）露出した第１の半導体層の側面及び半導体基板（Ｓｉ）の上面への熱酸化によるシリコン酸化膜（ＳｉＯ２）の形成。
（９）耐酸化性膜（Ｓｉ３Ｎ４）のエッチング除去。
（１０）側面が露出している第２の半導体層から横方向エピタキシャル成長による第３の半導体層（ＳｉＧｅ層）の形成。（第３の半導体層下に側面及び下面をシリコン酸化膜で包囲された空孔が形成される。）
（１１）ゲート電極に自己整合した低濃度ソースドレイン領域の形成。
（１２）ゲート電極の側壁へのサイドウォール（ＳｉＯ２）の形成。
（１３）サイドウォール（ＳｉＯ２）に自己整合した高濃度ソースドレイン領域の形成。
（１４）高濃度ソースドレイン領域及びゲート電極への配線体の形成。
等の技術を使用し、
半導体基板（Ｓｉ）の一部上に第１の半導体層（ＳｉＧｅ層）が設けられ、第１の半導体層直上に第２の半導体層（歪Ｓｉ層）が設けられ、第１の半導体層の両側面にはそれぞれ側面及び下面をシリコン酸化膜に包囲された一対の空孔が設けられ、側面及び下面をシリコン酸化膜に包囲された一対の空孔上にはそれぞれ一対の第３の半導体層（ＳｉＧｅ層）が第２の半導体層を挟んで設けられ、第２の半導体層直上にはゲート酸化膜を介して側壁にサイドウォールを有するゲート電極が設けられ、一対の第３の半導体層には低濃度及び高濃度ソースドレイン領域が設けられ、第２の半導体層にはチャネル領域が設けられた構造を有するＭＩＳ電界効果トランジスタを歪半導体基板に形成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図１９は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向、チャネル領域部の模式側断面図、図３はチャネル幅方向、ドレイン領域部の模式側断面図、図４〜図１９は製造方法の工程断面図である。
【００１０】
図１〜図３はシリコン（Ｓｉ）基板を使用し、ＳＤＯＣＣＯＳ３構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１６ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は膜厚１００ｎｍ程度、濃度１０１７ｃｍ−３程度のｐ型のＳｉＧｅ層（第１の半導体層）、３は膜厚５０ｎｍ程度、濃度１０１７ｃｍ−３程度のｐ型の歪みＳｉ層（第２の半導体層、チャネル領域形成部）、４は膜厚５０ｎｍ程度、濃度１０１７ｃｍ−３程度のｐ型のＳｉＧｅ層（第３の半導体層、ソースドレイン領域形成部）、５は１０１８ｃｍ−３程度のｐ＋型チャネルストッパー領域、６は深さ１５０ｎｍ程度のトレンチ素子分離領域の埋め込みシリコン酸化膜（ＳｉＯ２）、７は２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、８は空孔、９は１０２０ｃｍ−３程度のｎ＋型ソース領域、１０は５×１０１７ｃｍ−３程度のｎ型ソース領域、１１は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１２は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１３は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１４はゲート長２０ｎｍ程度、膜厚１００ｎｍ程度のゲート電極（ＷＳｉ）、１５は２０ｎｍ程度のサイドウォール（ＳｉＯ２）、１６は３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１７は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１８は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１９は導電プラグ（Ｗ）、２０は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２１は１０ｎｍ程度のバリアメタル（ＴａＮ）、２２は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２３は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
【００１１】
図１（チャネル長方向）においては、ｐ型のシリコン基板１の一部直上にｐ型のＳｉＧｅ層２（第１の半導体層）が選択的に設けられ、ＳｉＧｅ層２直上にはｐ型の歪みＳｉ層３（第２の半導体層）が設けられ、ＳｉＧｅ層２の両側面にはそれぞれ側面及び下面をシリコン酸化膜（ＳｉＯ２）７に包囲された一対の空孔８が設けられ、側面及び下面をシリコン酸化膜（ＳｉＯ２）７に包囲された一対の空孔８上には一対のｐ型のＳｉＧｅ層４（第３の半導体層）が歪みＳｉ層３（第２の半導体層）を挟んで設けられ、歪みＳｉ層３（第２の半導体層）直上にはゲート酸化膜（ＳｉＯ２）１３を介して側壁にサイドウォール（ＳｉＯ２）１５を有するゲート電極（ＷＳｉ）１４が設けられ、歪みＳｉ層３（第２の半導体層）及び一対のＳｉＧｅ層４（第３の半導体層）からなる半導体層がトレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）６により島状に絶縁分離されている。一対のＳｉＧｅ層４（第３の半導体層）にはｎ型及びｎ＋型ソースドレイン領域（９〜１２）が設けられ、歪みＳｉ層３（第２の半導体層）にはチャネル領域が設けられ、トレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）６直下にはｐ＋型チャネルストッパー領域５が設けられており、ｎ＋型ソースドレイン領域（９、１２）には、それぞれバリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタのチャネル長方向の側断面図が示されている。（ソースドレイン領域を形成する一対のＳｉＧｅ層４は空孔８及びシリコンリコン酸化膜（ＳｉＯ２）７上に形成されるが、チャネル領域を形成する歪みＳｉ層３はＳｉＧｅ層２を介してシリコン基板１直上に形成されているため、本願のＭＩＳ電界効果トランジスタは、いわゆるＳＯＩ構造の素子ではなく、半導体基板に形成された慣例的なＭＩＳ電界効果トランジスタに属するものである。）
【００１２】
図２（チャネル幅方向、チャネル領域部）においては、ｐ型のシリコン基板１の一部直上にｐ型のＳｉＧｅ層２（第１の半導体層）が選択的に設けられ、ＳｉＧｅ層２直上にはｐ型の歪みＳｉ層３（第２の半導体層）が設けられ、底部にｐ＋型チャネルストッパー領域５を有するトレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）６により島状に絶縁分離されている。歪みＳｉ層３上にはゲート酸化膜（ＳｉＯ２）１３を介してトレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）６の一部上に延在したゲート電極（ＷＳｉ）１４が設けられ、ゲート電極（ＷＳｉ）１４にはバリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されているＮチャネルのＭＩＳ電界効果トランジスタの一部でチャネル幅方向のチャネル領域部の側断面図が示されている。
【００１３】
図３（チャネル幅方向、ドレイン領域部）においては、ｐ型のシリコン基板１の一部直上に側面及び下面をシリコン酸化膜（ＳｉＯ２）７に包囲された空孔８が設けられ、側面及び下面をシリコン酸化膜（ＳｉＯ２）７に包囲された空孔８上にはｎ＋型ドレイン領域１２が形成されたｐ型のＳｉＧｅ層４（第３の半導体層）が設けられ、ｎ＋型ドレイン領域１２にはバリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されているＮチャネルのＭＩＳ電界効果トランジスタの一部でチャネル幅方向のドレイン領域部の側断面図が示されている。
【００１４】
したがって、通常の安価な半導体基板（Ｓｉ）を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板の一部直上にＳｉＧｅ層（第１の半導体層）が選択的に設けられ、ＳｉＧｅ層（第１の半導体層）直上には歪みＳｉ層（第２の半導体層）が設けられ、ＳｉＧｅ層（第１の半導体層）の両側面にはそれぞれ側面及び下面をシリコン酸化膜（ＳｉＯ２）に包囲された一対の空孔が設けられ、側面及び下面をシリコン酸化膜（ＳｉＯ２）に包囲された一対の空孔上には一対のＳｉＧｅ層（第３の半導体層）が歪みＳｉ層（第２の半導体層）を挟んで設けられ、歪みＳｉ層（第２の半導体層）直上にはゲート酸化膜（ＳｉＯ２）を介して側壁にサイドウォール（ＳｉＯ２）を有するゲート電極（ＷＳｉ）が設けられ、歪みＳｉ層（第２の半導体層）及び一対のＳｉＧｅ層（第３の半導体層）からなる半導体層がトレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）により島状に絶縁分離されており、一対のＳｉＧｅ層（第３の半導体層）にはｎ型及びｎ＋型ソースドレイン領域が設けられ、歪みＳｉ層（第２の半導体層）にはチャネル領域が設けられているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタを微細に形成することが可能である。
また格子定数の小さな歪みＳｉ層（第２の半導体層）を、下層及び左右から格子定数の大きなＳｉＧｅ層（第１及び第３の半導体層）により挟んだ構造に形成できるため、下層のＳｉＧｅ層（第１の半導体層）から歪みＳｉ層（第２の半導体層、チャネル領域）の格子間隔を垂直方向に広げること及び左右のＳｉＧｅ層（第３の半導体層）から歪みＳｉ層（第２の半導体層、チャネル領域）の格子間隔を水平方向に広げることが可能で、キャリアの移動度を大きく増加させることができることによる高速化が可能である。
またソースドレイン領域を形成するＳｉＧｅ層（第３の半導体層）直下に、側面及び下面をシリコン酸化膜（ＳｉＯ２）で包囲された空孔を設けることができるため、ソースドレイン領域と積層半導体基板間の接合容量及び浮遊容量の大幅な低減ができ、高速化を可能にすることができる。
またソースドレイン領域と積層半導体基板との接触面積を極めて微細に形成できるため、ソースドレイン領域から半導体基板への漏れ電流の低減化が達成でき、低電力化を可能にすることができる。
また放熱用の空孔を設けられるため、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑えることが可能で、高温での速度特性の劣化を改善できることによる高性能化及び高信頼性を可能にすることもできる。
またゲート電極に自己整合してＭＩＳ電界効果トランジスタの構成要素（第１の半導体層〜第３の半導体層、低濃度及び高濃度のソースドレイン領域、側面及び下面をシリコン酸化膜（ＳｉＯ２）で包囲された空孔等）を形成できることによる高集積化を可能にすることができる。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
【００１５】
次いで本発明に係る半導体装置における第１の実施例の製造方法について、図１〜図１９を参照し、主にチャネル長方向を示す図面を用いて説明するが、主要な工程においてはチャネル幅方向を示す図面も適宜追加して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
【００１６】
図４（チャネル長方向）
ｐ型のシリコン（Ｓｉ）基板１上に１００ｎｍ程度のｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２（第１の半導体層、Ｇｅ濃度２０％程度）を成長する。次いでＳｉＧｅ層２上に５０ｎｍ程度のｐ型の縦（垂直）方向エピタキシャル歪Ｓｉ層３（第２の半導体層）を成長する。
【００１７】
図５（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、歪Ｓｉ層３及びＳｉＧｅ層２を順次異方性エッチングし、トレンチ（溝）を形成する。次いでレジスト（図示せず）をマスク層として、露出したシリコン基板１にチャネルストッパー領域５形成用の硼素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。（この時点ではイオン注入領域は活性化されていないが、ｐ＋型チャネルストッパー領域５として図示しておく。）
【００１８】
図６（チャネル長方向）
次いで化学気相成長により、１５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、歪Ｓｉ層３の平坦面上のシリコン酸化膜（ＳｉＯ２）を除去し、トレンチ（溝）にシリコン酸化膜（ＳｉＯ２）６を平坦に埋め込む。
【００１９】
図７（チャネル長方向）
次いで歪みＳｉ層３の上面を熱酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１３を成長する。次いで歪みＳｉ層３に閾値電圧制御用の硼素のイオン注入をおこなう。（歪みＳｉ層３をエピタキシャル成長する際、閾値電圧を制御した濃度にエピタキシャル成長をしてもよい。）次いで比較的低温（８００℃程度）でアニールをおこない、チャネル領域となる歪みＳｉ層３の閾値電圧制御用の硼素を活性化させる。次いで化学気相成長により、１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。
【００２０】
図８（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステンシリサイド膜（ＷＳｉ）を異方性エッチングし、ゲート電極（ＷＳｉ）１４を形成する。連続してゲート酸化膜（ＳｉＯ２）１３及び歪みＳｉ層３を順次異方性エッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２１】
図９（チャネル長方向）
次いで化学気相成長により、１０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）を全面異方性エッチングし、開孔部の側壁にのみシリコン窒化膜（Ｓｉ３Ｎ４）２４を残す。
【００２２】
図１０（チャネル長方向）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）２４をマスク層として、露出しているＳｉＧｅ層２を異方性エッチングし、シリコン（Ｓｉ）基板１の上面を露出する開孔部を形成する。
【００２３】
図１１（チャネル長方向）
次いで露出したＳｉＧｅ層２の側面及びシリコン（Ｓｉ）基板１の上面を熱酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）７を形成する。
【００２４】
図１２（チャネル長方向）
次いで開孔部の側壁に残されたシリコン窒化膜（Ｓｉ３Ｎ４）２４を等方性エッチング除去する。
【００２５】
図１３（チャネル長方向）
次いで露出した歪みＳｉ層３の側面からｐ型の横（水平）方向エピタキシャルＳｉＧｅ層４（第３の半導体層、Ｇｅ濃度２０％程度）を成長する。この際ＳｉＧｅ層４直下には側面及び下面をシリコン酸化膜（ＳｉＯ２）７で包囲された空孔８が形成される。
【００２６】
図１４（チャネル長方向）
次いで５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでゲート電極（ＷＳｉ）１４をマスク層として、ｎ型ソースドレイン領域形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。（この時点ではイオン注入領域は活性化されていないが、ｎ型ソースドレイン領域（１０、１１）として図示しておく。）
【００２７】
図１５（チャネル長方向）
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いでシリコン酸化膜（ＳｉＯ２）を全面異方性エッチングし、ゲート電極（ＷＳｉ）１４の側壁にサイドウォール（ＳｉＯ２）１５を形成する。
【００２８】
図１６（チャネル長方向）
次いで５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１５をマスク層として、ｎ＋型ソースドレイン領域形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで９００℃程度でアニールをおこない、ｎ＋型ソースドレイン領域（９、１２）及びｎ型ソースドレイン領域（１０、１１）を形成する。
【００２９】
図１７（チャネル長方向）
次いで化学気相成長により、３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１６を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１７を成長する。
【００３０】
図１８（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１７及びＰＳＧ膜１５を順次異方性エッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。
【００３１】
図１９（チャネル長方向）
次いで化学気相成長によりにより、バリアメタルとなるＴｉＮ１８を成長する。次いで化学気相成長により、タングステン（Ｗ）１９を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を形成する。
【００３２】
図１（チャネル長方向）、図２（チャネル幅方向、チャネル領域部）及び図３（チャネル幅方向、ドレイン領域部）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２０を異方性エッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１７がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２１を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２１を有するＣｕ配線２２を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２３を成長し、本願発明のＳＤＯＣＣＯＳ３構造の半導体装置（ＮチャネルのＭＩＳ電界効果トランジスタ）を完成する。
【実施例２】
【００３３】
図２０（チャネル長方向）は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＤＯＣＣＯＳ３構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜３、５〜２３は図１と同じ物を、２５はｐ型のＳｉ層（第３の半導体層、ソースドレイン領域形成部）を示している。
同図においては、ＳｉＧｅ層４（第３の半導体層、ソースドレイン領域形成部）の替りにＳｉ層２５（第３の半導体層、ソースドレイン領域形成部）が設けられていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては水平方向の応力がないため、チャネル領域の歪構造はやや小さく、移動度の向上による高速化はやや劣るが、それ以外は第１の実施例と同様の効果を得ることができる。
【実施例３】
【００３４】
図２１（チャネル長方向）及び図２２（チャネル幅方向、チャネル領域部）は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＤＯＣＣＯＳ３構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１、３、４、６〜２３は図１と同じ物を、２６は１０１８ｃｍ−３程度のｐ型のＳｉＧｅ層（第１の半導体層）を示している。
同図においては、トレンチ素子分離領域の埋め込みシリコン酸化膜（ＳｉＯ２）６直下にｐ＋型チャネルストッパー領域５が設けられていないこと及びＳｉＧｅ層２（第１の半導体層）の替りに１０１８ｃｍ−３程度の濃度（ｐ＋型チャネルストッパー領域に相当する濃度）を持つｐ型のＳｉＧｅ層（第１の半導体層）２６を設けていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造プロセスの簡略化も可能にすることができる。
【実施例４】
【００３５】
図２３は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＤＯＣＣＯＳ３構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２３は図１と同じ物を示している。
同図においては、ｐ型のＳｉ基板１の一部にまで延長した大きな空孔８が設けられていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、また大きな空孔によりソースドレイン領域と半導体基板間の容量をさらに低減できるため、さらなる高速化が達成可能である。
【実施例５】
【００３６】
図２４は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＤＯＣＣＯＳ３構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜３、５〜２３は図１と同じ物を、２７はエピタキシャル成長段階でｎ型ソースドレイン領域を形成したＳｉＧｅ層（第４の半導体層）、２８はエピタキシャル成長段階でｎ＋型ソースドレイン領域を形成したＳｉＧｅ層（第５の半導体層）を示している。
同図においては、ＳｉＧｅ層４（第３の半導体層、ソースドレイン領域形成部）の替りにｎ型ソースドレイン領域が設けられているＳｉＧｅ層２７（第４の半導体層）及びｎ＋型ソースドレイン領域が設けられているＳｉＧｅ層２８（第５の半導体層）が設けられていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、また低濃度及び高濃度のソースドレイン領域の対向する側面を、半導体基板の主面に対し垂直平面をなして形成できるため、垂直方向に等しいチャネル長を形成できることになり、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上、さらに横方向の不純物拡散を抑えた低濃度及び高濃度のソースドレイン領域を形成できるため、ゲート電極とソースドレイン領域との重なりを抑えて（ほぼゼロ）形成できることにより、浮遊容量の低減化による高速化及びチャネル長をさらに減縮できることによる微細化等が可能である。
【００３７】
次いで本発明に係る半導体装置における第５の実施例の製造方法について図２４〜図２８を参照して説明する。
第１の実施例に示される図４〜図１２の工程をおこなった後、図２５の工程をおこなう。
【００３８】
図２５（チャネル長方向）
次いで露出した歪みＳｉ層３の側面からｎ型ソースドレイン領域（１０、１１）を形成する５×１０１７ｃｍ−３程度の燐を含有する横（水平）方向エピタキシャルＳｉＧｅ層２７（第４の半導体層、Ｇｅ濃度２０％程度）を成長する。この際ＳｉＧｅ層２７直下には側面及び下面をシリコン酸化膜（ＳｉＯ２）７で包囲された空孔８が形成される。
【００３９】
図２６（チャネル長方向）
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いでシリコン酸化膜（ＳｉＯ２）を全面異方性エッチングし、ゲート電極（ＷＳｉ）１４の側壁にサイドウォール（ＳｉＯ２）１５を形成する。
【００４０】
図２７（チャネル長方向）
次いでサイドウォール（ＳｉＯ２）１５をマスク層として、ｎ型ソースドレイン領域（１０、１１）以外のＳｉＧｅ層２７を異方性エッチングする。
【００４１】
図２８（チャネル長方向）
次いで露出したＳｉＧｅ層２７の側面からｎ＋型ソースドレイン領域（９、１２）を形成する１０２０ｃｍ−３程度の燐（あるいは砒素）を含有する横（水平）方向エピタキシャルＳｉＧｅ層２８（第５の半導体層、Ｇｅ濃度２０％程度）を成長する。この際ＳｉＧｅ層２８直下には側面及び下面をシリコン酸化膜（ＳｉＯ２）７で包囲された空孔８が再形成される。
【００４２】
以後第１の実施例に示される図１７〜図１９及び図１の工程をおこない、本願発明のＳＤＯＣＣＯＳ３構造の半導体装置（ＮチャネルのＭＩＳ電界効果トランジスタ）を完成する。（完成図、図２４（チャネル長方向））
【００４３】
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成する場合についても適用可能である。またＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳを形成しても本願発明は成立する。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
また上記実施例においては、標準的な電源電圧で動作するＭＩＳ電界効果トランジスタを扱っているが、オフセット領域（高濃度ドレイン領域からゲート電極の端部までの距離、概略低濃度ドレイン領域の長さ）を長くとる高耐圧のＭＩＳ電界効果トランジスタに応用することも可能である。
【産業上の利用可能性】
【００４４】
本願発明は、特に極めて高速で、高性能且つ高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ等に利用できる可能性がある。
【符号の説明】
【００４５】
１    ｐ型のシリコン（Ｓｉ）基板
２    ｐ型のＳｉＧｅ層（第１の半導体層）
３    ｐ型の歪みＳｉ層（第２の半導体層、チャネル領域形成部）
４    ｐ型のＳｉＧｅ層（第３の半導体層、ソースドレイン領域形成部）
５    ｐ＋型チャネルストッパー領域
６    トレンチ素子分離領域の埋め込みシリコン酸化膜（ＳｉＯ２）
７    シリコン酸化膜（ＳｉＯ２）
８    空孔
９    ｎ＋型ソース領域
１０  ｎ型ソース領域
１１  ｎ型ドレイン領域
１２  ｎ＋型ドレイン領域
１３  ゲート酸化膜（ＳｉＯ２）
１４  ゲート電極（ＷＳｉ）
１５  サイドウォール（ＳｉＯ２）
１６  燐珪酸ガラス（ＰＳＧ）膜
１７  シリコン窒化膜（Ｓｉ３Ｎ４）
１８  バリアメタル（ＴｉＮ）
１９  導電プラグ（Ｗ）
２０  層間絶縁膜（ＳｉＯＣ）
２１  バリアメタル（ＴａＮ）
２２  Ｃｕ配線（Ｃｕシード層含む）
２３  バリア絶縁膜（Ｓｉ３Ｎ４）
２４  シリコン窒化膜（Ｓｉ３Ｎ４）
２５  ｐ型のＳｉ層（第３の半導体層、ソースドレイン領域形成部）
２６  ｐ＋型チャネルストッパー領域を含むｐ型のＳｉＧｅ層（第１の半導体層）
２７  エピタキシャル成長段階でｎ型ソースドレイン領域を形成したＳｉＧｅ層（第４の半導体層）
２８  エピタキシャル成長段階でｎ＋型ソースドレイン領域を形成したＳｉＧｅ層（第５の半導体層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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