(57)【要約】【課題】ヘテロ接合型スーパージャンクション構造を有する半導体装置において、半導体積層体の２次元電子ガス層と２次元正孔ガス層を良好に空乏化させる技術を提供する。【解決手段】ヘテロ接合型スーパージャンクション構造を有する半導体装置１Ａであって、ドレイン部１Ｄ及びソース部１Ｓは、２次元電子ガス層（２ＤＥＧ）と２次元正孔ガス層（２ＤＨＧ）のうちの一方に電気的に接続しており、ゲート部１Ｇは、絶縁性領域によって２次元電子ガス層（２ＤＥＧ）と２次元正孔ガス層（２ＤＨＧ）のうちの一方に直接的に接しないように構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
ドレイン部と、
ソース部と、
前記ドレイン部と前記ソース部の間に設けられている半導体積層体であって、複数の半導体層が積層して構成されており、少なくとも第１ヘテロ接合と第２ヘテロ接合を有しており、前記第１ヘテロ接合の接合面近傍に２次元電子ガス層を持つとともに前記第２ヘテロ接合の接合面近傍に２次元正孔ガス層を持つ、半導体積層体と、
前記ドレイン部と前記ソース部の間に配置されており、前記半導体積層体の前記第１ヘテロ接合及び前記第２ヘテロ接合を貫通して伸びている少なくとも１つのゲート部と、を備えており、
前記ドレイン部及び前記ソース部は、前記２次元電子ガス層と前記２次元正孔ガス層のうちの一方に電気的に接続しており、
前記ゲート部は、絶縁性領域によって前記２次元電子ガス層と前記２次元正孔ガス層のうちの前記一方に直接的に接しないように構成されている、半導体装置。
【請求項２】
前記ゲート部は、印加されるゲート電圧に基づいて、前記２次元電子ガス層と前記２次元正孔ガス層のうちの他方の電位を調整可能に構成されている、請求項１に記載の半導体装置。
【請求項３】
前記２次元電子ガス層と前記２次元正孔ガス層のうちの前記他方の前記電位によって前記２次元電子ガス層と前記２次元正孔ガス層が空乏化するまで、前記２次元電子ガス層と前記２次元正孔ガス層のうちの前記一方と前記ゲート部の間の絶縁性が維持されている、請求項２に記載の半導体装置。
【請求項４】
前記ドレイン部は、ｎ型のドレイン半導体領域を有しており、
前記ソース部は、ｎ型のソース半導体領域を有しており、
前記ゲート部は、ｐ型のゲート半導体領域を有しており、
前記ドレイン部の前記ドレイン半導体領域及び前記ソース部の前記ソース半導体領域は、前記２次元電子ガス層に電気的に接続しており、
前記ゲート部の前記ゲート半導体領域は、前記２次元正孔ガス層に電気的に接続している、請求項２又は３に記載の半導体装置。
【請求項５】
前記２次元電子ガス層と前記２次元正孔ガス層のうちの前記他方は、前記ドレイン部と前記ソース部と前記ゲート部から絶縁されて電位がフローティングである、請求項２又は３に記載の半導体装置。
【請求項６】
前記ゲート部は、前記半導体積層体の前記第１ヘテロ接合及び前記第２ヘテロ接合を貫通して伸びており、前記半導体積層体にショットキー接合可能な材料のショットキー電極を有する、請求項５に記載の半導体装置。
【請求項７】
前記ドレイン部は、ｎ型のドレイン半導体領域を有しており、
前記ソース部は、ｎ型のソース半導体領域を有しており、
前記ドレイン部の前記ドレイン半導体領域及び前記ソース部の前記ソース半導体領域は、前記２次元電子ガス層に電気的に接続しており、
前記２次元正孔ガス層は、前記ドレイン部の前記ドレイン半導体領域と前記ソース部の前記ソース半導体領域と前記ゲート部の前記ショットキー電極から絶縁されて電位がフローティングである、請求項６に記載の半導体装置。
【請求項８】
前記半導体積層体の最も表面側に位置する前記半導体層の厚みは、前記半導体積層体内において隣り合う前記２次元電子ガス層と前記２次元正孔ガス層の間の距離よりも薄く、
前記半導体積層体の最も裏面側に位置する前記半導体層の厚みは、前記半導体積層体内において隣り合う前記２次元電子ガス層と前記２次元正孔ガス層の間の距離よりも薄い、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記半導体積層体の最も表面側に位置する前記半導体層は、オフしたときに、その半導体層が空乏化されるように調整された厚みを有しており、
前記半導体積層体の最も裏面側に位置する前記半導体層は、オフしたときに、その半導体層が空乏化されるように調整された厚みを有する、請求項８に記載の半導体装置。
【請求項１０】
互いに隣接する前記２次元電子ガス層と前記２次元正孔ガス層との対ごとに、キャリア密度が実質的に等しい、請求項８又は９に記載の半導体装置。
【請求項１１】
基板をさらに備えており、
前記半導体積層体は、前記基板の一方の表面上に設けられており、
前記半導体積層体の最も表面側に位置する前記半導体層の表面欠陥密度が１×１０11ｃｍ-2以上であり、
前記半導体積層体の最も裏面側に位置する前記半導体層と前記基板の間の界面欠陥密度が１×１０11ｃｍ-2以上である、請求項８〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記２次元電子ガス層と前記２次元正孔ガス層のうちの少なくとも一方は、量子井戸内又は超格子構造内に位置するように構成されている、請求項１〜１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記ゲート部が複数のゲート部で構成されており、
前記複数のゲート部の各々は、前記半導体積層体の前記第１ヘテロ接合及び前記第２ヘテロ接合を貫通して伸びているとともに、前記ドレイン部と前記ソース部を結ぶ方向及び前記半導体積層体の積層方向に対して直交する方向に相互に離れて配置されている、請求項１〜１２のいずれか一項に記載の半導体装置。
【請求項１４】
ドレイン部と、
ソース部と、
前記ドレイン部と前記ソース部の間に設けられている半導体積層体であって、複数の半導体層が積層して構成されており、少なくとも第１ヘテロ接合と第２ヘテロ接合を有しており、前記第１ヘテロ接合の接合面近傍に２次元電子ガス層を持つとともに前記第２ヘテロ接合の接合面近傍に２次元正孔ガス層を持つ、半導体積層体と、
前記ドレイン部と前記ソース部の間に配置されており、前記半導体積層体の前記第１ヘテロ接合及び前記第２ヘテロ接合を貫通して伸びている少なくとも１つのゲート部と、を備えており、
前記ドレイン部は、第１導電型のドレイン半導体領域を有しており、
前記ソース部は、第１導電型のソース半導体領域を有しており、
前記ゲート部は、第２導電型のゲート半導体領域を有しており、
前記ドレイン部の前記ドレイン半導体領域及び前記ソース部の前記ソース半導体領域は、前記２次元電子ガス層と前記２次元正孔ガス層のうちの一方に電気的に接続しており、
前記ゲート部の前記ゲート半導体領域は、絶縁性領域によって前記２次元電子ガス層と前記２次元正孔ガス層のうちの前記一方にｐｎ接合で接しないように構成されている、半導体装置。
【請求項１５】
ドレイン部と、
ソース部と、
前記ドレイン部と前記ソース部の間に設けられている半導体積層体であって、複数の半導体層が積層して構成されており、少なくとも第１ヘテロ接合と第２ヘテロ接合を有しており、前記第１ヘテロ接合の接合面近傍に２次元電子ガス層を持つとともに前記第２ヘテロ接合の接合面近傍に２次元正孔ガス層を持つ、半導体積層体と、
前記ドレイン部と前記ソース部の間に配置されており、前記半導体積層体の前記第１ヘテロ接合及び前記第２ヘテロ接合を貫通して伸びている少なくとも１つのゲート部と、を備えており、
前記ゲート部は、前記半導体積層体にショットキー接合可能な材料のショットキー電極を有しており、
前記ドレイン部及び前記ソース部は、前記２次元電子ガス層と前記２次元正孔ガス層のうちの一方に電気的に接続しており、
前記ゲート部の前記ショットキー電極は、絶縁性領域によって前記２次元電子ガス層と前記２次元正孔ガス層のうちの前記一方にショットキー接合で接しないように構成されている、半導体装置。
【請求項１６】
ドレイン部と、
ソース部と、
前記ドレイン部と前記ソース部の間に設けられている半導体積層体であって、複数の半導体層が積層して構成されており、少なくとも第１ヘテロ接合と第２ヘテロ接合を有しており、前記第１ヘテロ接合の接合面近傍に２次元電子ガス層を持つとともに前記第２ヘテロ接合の接合面近傍に２次元正孔ガス層を持つ、半導体積層体と、を備えており、
前記半導体積層体の最も表面側に位置する前記半導体層の厚みは、前記半導体積層体内において隣り合う前記２次元電子ガス層と前記２次元正孔ガス層の間の距離よりも薄く、
前記半導体積層体の最も裏面側に位置する前記半導体層の厚みは、前記半導体積層体内において隣り合う前記２次元電子ガス層と前記２次元正孔ガス層の間の距離よりも薄い、半導体装置。
【請求項１７】
前記半導体積層体の最も表面側に位置する前記半導体層は、オフしたときに、その半導体層が空乏化されるように調整された厚みを有しており、
前記半導体積層体の最も裏面側に位置する前記半導体層は、オフしたときに、その半導体層が空乏化されるように調整された厚みを有する、請求項１６に記載の半導体装置。
【請求項１８】
互いに隣接する前記２次元電子ガス層と前記２次元正孔ガス層との対ごとに、キャリア密度が実質的に等しい、請求項１６又は１７に記載の半導体装置。
【請求項１９】
基板をさらに備えており、
前記半導体積層体は、前記基板の一方の表面上に設けられており、
前記半導体積層体の最も表面側に位置する前記半導体層の表面欠陥密度が１×１０11ｃｍ-2以上であり、
前記半導体積層体の最も裏面側に位置する前記半導体層と前記基板の間の界面欠陥密度が１×１０11ｃｍ-2以上である、請求項１６〜１８のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、ヘテロ接合型スーパージャンクション構造を有する半導体装置に関する。
【背景技術】
【０００２】
特許文献１及び特許文献２は、ヘテロ接合型スーパージャンクション構造を有する半導体装置を開示する。この種の半導体装置は、ドレイン部と、ソース部と、ドレイン部とソース部の間に設けられている半導体積層体を備えている。半導体積層体は、複数の半導体層が積層して構成されており、２次元電子ガス層を生成するヘテロ接合と２次元正孔ガス層を生成するヘテロ接合を有しており、２次元電子ガス層と２次元正孔ガス層が積層方向に対向するように構成されている。半導体積層体は、２次元電子ガス層と２次元正孔ガス層の組が積層方向に繰り返し現れるように構成されることもある。この種の半導体装置はさらに、ドレイン部とソース部の間に配置されており、半導体積層体の２次元電子ガス層及び２次元正孔ガス層を貫通して伸びているゲート部を備えている。
【０００３】
特許文献１及び特許文献２に開示される半導体装置では、ドレイン部とソース部がｎ型半導体で構成されており、ゲート部がｐ型半導体で構成されている。これにより、半導体積層体の２次元電子ガス層は、ｎ型半導体のドレイン部及びｎ型半導体のソース部にオーミック接触するとともに、ｐ型半導体のゲート部にｐｎ接合で接している。一方、半導体積層体の２次元正孔ガス層は、ｐ型半導体のゲート部にオーミック接触するとともに、ｎ型半導体のドレイン部及びｎ型半導体のソース部にｐｎ接合で接している。
【０００４】
この半導体装置では、２次元電子ガス層が隣り合うゲート部の間を通過してドレイン部とソース部の間を延びている。このため、この半導体装置では、電流が２次元電子ガス層を介してドレイン部とソース部の間を流れることができる。一方、ゲート部に負電圧が印加されると、ゲート部と２次元正孔ガス層がオーミック接触していることから、２次元正孔ガス層に負電圧が印加され、半導体積層体の２次元電子ガス層と２次元正孔ガス層が空乏化する。２次元電子ガス層と２次元正孔ガス層は、半導体積層体の積層方向、即ち、ドレイン部とソース部を結ぶ方向に対して直交する方向に対向している。このため、２次元電子ガス層と２次元正孔ガス層が空乏化すると、ドレイン部とソース部を結ぶ方向に対して直交する方向に電界が発生する。このような電界が発生するヘテロ接合型スーパージャンクション構造は、ｐｎ接合を利用した従来のスーパージャンクション構造と同様に、ドレイン部とソース部の間の電界強度を一様とすることができる。特に、ドリフト領域に対応するドレイン部とゲート部の間の電界強度を一様とすることができるので、ヘテロ接合型スーパージャンクション構造を有する半導体装置は、高い耐圧を有することができると考えられている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１７−２２３２３号公報
【特許文献２】特開２０１７−７３５２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１及び特許文献２に開示される半導体装置では、ゲート部と２次元電子ガス層の間の絶縁分離がｐｎ接合によって成されている。このようなｐｎ接合は、絶縁破壊電界が低い。例えば、ゲート部にマイナス数Ｖの負電圧を印加すると、ゲート部と２次元電子ガス層の間が絶縁リークし得る。このため、特許文献１及び特許文献２に開示される半導体装置では、このような絶縁リークを避けるためにゲート部に十分に低い負電圧を印加することができず、２次元電子ガス層と２次元正孔ガス層を良好に空乏化させることができないと考えられる。このように、特許文献１及び特許文献２に開示される半導体装置では、半導体積層体にヘテロ接合型スーパージャンクション構造を採用していても、その能力を十分に発揮できず、耐圧は低いと考えられる。
【０００７】
本明細書は、ヘテロ接合型スーパージャンクション構造を有する半導体装置において、半導体積層体の２次元電子ガス層と２次元正孔ガス層を良好に空乏化させる技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本明細書が開示する半導体装置の一実施形態は、ドレイン部、ソース部、半導体積層体及びゲート部を備えることができる。半導体積層体は、ドレイン部とソース部の間に設けられている。半導体積層体は、複数の半導体層が積層して構成されており、少なくとも第１ヘテロ接合と第２ヘテロ接合を有しており、第１ヘテロ接合の接合面近傍に２次元電子ガス層を持つとともに第２ヘテロ接合の接合面近傍に２次元正孔ガス層を持っている。半導体積層体は、２次元電子ガス層と２次元正孔ガス層の組が積層方向に繰返し現れるように構成されてもよい。ゲート部は、ドレイン部とソース部の間に配置されており、半導体積層体の第１ヘテロ接合及び第２ヘテロ接合を貫通して伸びている。ドレイン部及びソース部は、２次元電子ガス層と２次元正孔ガス層のうちの一方に電気的に接続している。ゲート部は、絶縁性領域によって２次元電子ガス層と２次元正孔ガス層のうちの一方に直接的に接しないように構成されている。この実施形態の半導体装置では、絶縁性領域によって２次元電子ガス層と２次元正孔ガス層のうちの一方とゲート部の間が絶縁されることにより、その部分での絶縁リークが抑えられる。これにより、半導体積層体の２次元電子ガス層と２次元正孔ガス層を良好に空乏化させるのに十分な電圧をゲート部に印加することができる。この実施形態の半導体装置は、高耐圧な特性を有することができる。
【０００９】
本明細書が開示する半導体装置の他の一実施形態は、ドレイン部、ソース部、半導体積層体及びゲート部を備えることができる。半導体積層体は、ドレイン部とソース部の間に設けられている。半導体積層体は、複数の半導体層が積層して構成されており、少なくとも第１ヘテロ接合と第２ヘテロ接合を有しており、第１ヘテロ接合の接合面近傍に２次元電子ガス層を持つとともに第２ヘテロ接合の接合面近傍に２次元正孔ガス層を持っている。半導体積層体は、２次元電子ガス層と２次元正孔ガス層の組が積層方向に繰返し現れるように構成されてもよい。ゲート部は、ドレイン部とソース部の間に配置されており、半導体積層体の第１ヘテロ接合及び第２ヘテロ接合を貫通して伸びている。ドレイン部は、第１導電型のドレイン半導体領域を有することができる。ソース部は、第１導電型のソース半導体領域を有することができる。ゲート部は、第２導電型のゲート半導体領域を有することができる。ドレイン部のドレイン半導体領域及びソース部のソース半導体領域は、２次元電子ガス層と２次元正孔ガス層のうちの一方に電気的に接続している。ゲート部のゲート半導体領域は、絶縁性領域によって２次元電子ガス層と２次元正孔ガス層のうちの一方にｐｎ接合で接しないように構成されている。この実施形態の半導体装置では、絶縁性領域によって２次元電子ガス層と２次元正孔ガス層のうちの一方とゲート部の間が絶縁されることにより、その部分での絶縁リークが抑えられる。これにより、半導体積層体の２次元電子ガス層と２次元正孔ガス層を良好に空乏化させるのに十分な電圧をゲート部に印加することができる。この実施形態の半導体装置は、高耐圧な特性を有することができる。
【００１０】
本明細書が開示する半導体装置の他の一実施形態は、ドレイン部、ソース部、半導体積層体及びゲート部を備えることができる。半導体積層体は、ドレイン部とソース部の間に設けられている。半導体積層体は、複数の半導体層が積層して構成されており、少なくとも第１ヘテロ接合と第２ヘテロ接合を有しており、第１ヘテロ接合の接合面近傍に２次元電子ガス層を持つとともに第２ヘテロ接合の接合面近傍に２次元正孔ガス層を持っている。半導体積層体は、２次元電子ガス層と２次元正孔ガス層の組が積層方向に繰返し現れるように構成されてもよい。ゲート部は、ドレイン部とソース部の間に配置されており、半導体積層体の第１ヘテロ接合及び第２ヘテロ接合を貫通して伸びている。ゲート部は、半導体積層体にショットキー接合可能な材料のショットキー電極を有することができる。ドレイン部及びソース部は、２次元電子ガス層と２次元正孔ガス層のうちの一方に電気的に接続している。ゲート部のショットキー電極は、絶縁性領域によって２次元電子ガス層と２次元正孔ガス層のうちの一方にショットキー接合で接しないように構成されている。この実施形態の半導体装置では、絶縁性領域によって２次元電子ガス層と２次元正孔ガス層のうちの一方とゲート部の間が絶縁されていることにより、その部分での絶縁リークが抑えられる。これにより、半導体積層体の２次元電子ガス層と２次元正孔ガス層を良好に空乏化させるのに十分な電圧をゲート部に印加することができる。この実施形態の半導体装置は、高耐圧な特性を有することができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態の半導体装置の要部断面図であり、図３のI-I線に対応した要部断面図を模式的に示す。
【図２】第１実施形態の半導体装置の要部断面図であり、図３のII-II線に対応した要部断面図を模式的に示す。
【図３】第１実施形態の半導体装置の要部平面図を模式的に示す。
【図４】第１実施形態の変形例の半導体装置の要部平面図を模式的に示す。
【図５】第２実施形態の半導体装置の要部断面図であり、図３のI-I線に対応した要部断面図を模式的に示す。
【図６】第１実施例の半導体装置の要部断面図を模式的に示す。
【図７】第２実施例の半導体装置の要部断面図を模式的に示す。
【図８】第３実施例の半導体装置の要部断面図を模式的に示す。
【図９】第４実施例の半導体装置の要部断面図を模式的に示す。
【図１０】第５実施例の半導体装置の要部断面図を模式的に示す。
【図１１】第６実施例の半導体装置の要部断面図を模式的に示す。
【図１２】第７実施例の半導体装置の要部断面図を模式的に示す。
【図１３】第８実施例の半導体装置の要部断面図を模式的に示す。
【発明を実施するための形態】
【００１２】
（第１実施形態）
図１〜３を参照し、ヘテロ接合型スーパージャンクション構造を有する半導体装置１Ａを説明する。半導体装置１Ａは、基板１０Ｓｕｂ、半導体積層体６、ドレイン部１Ｄ、ソース部１Ｓ及び複数のゲート部１Ｇを備えている。
【００１３】
基板１０Ｓｕｂは、半導体積層体６を結晶成長可能な材料で形成されている。本実施形態では、半導体積層体６が窒化物半導体である。このため、基板１０Ｓｕｂには、特に限定するものではないが、窒化物半導体又はシリコン等の半絶縁性基板、サファイア基板等を用いることができる。なお、半導体積層体６がＧａＡｓ系半導体の場合、基板１０Ｓｕｂには、特に限定するものではないが、ＧａＡｓ系の半絶縁性基板、サファイア基板等を用いることができる。ここで、本明細書の基板とは、その表面に界面準位を有する部分をいう。例えば、半導体積層体６の結晶性を向上させるためのバッファ層が設けられている場合、そのバッファ層と基板１０Ｓｕｂの間に界面準位が存在すれば、そのバッファ層は半導体積層体６の一部となり、基板１０Ｓｕｂが本明細書の基板となる。一方、そのバッファ層と半導体積層体６の間に界面準位が存在する場合、そのバッファ層を含む基板１０Ｓｕｂが本明細書の基板となる。
【００１４】
半導体積層体６は、基板１０Ｓｕｂの表面上に設けられており、第１半導体層１、第２半導体層２、第３半導体層３、第４半導体層４及び第５半導体層５を有している。これら第１半導体層１、第２半導体層２、第３半導体層３、第４半導体層４及び第５半導体層５は、基板１０Ｓｕｂの表面上にこの順で積層している。第１半導体層１、第３半導体層３及び第５半導体層５は、ｉ−ＡｌＧａＮである。第２半導体層２及び第４半導体層４は、ｉ−ＧａＮである。ｉ−ＡｌＧａＮのバンドギャップは、ｉ−ＧａＮのバンドギャップよりも広い。このため、半導体積層体６は、積層方向に隣接する半導体層がヘテロ接合して構成されている。
【００１５】
第１半導体層１、第３半導体層３及び第５半導体層５のｉ−ＡｌＧａＮは、自発分極及びピエゾ分極によって分極している。第１半導体層１には、第２半導体層２とのヘテロ接合面近傍に負の固定電荷が存在する。このため、第１半導体層１と第２半導体層２のヘテロ接合面のうちの第２半導体層２側に２次元正孔ガス層（２ＤＨＧ）が生成される。第３半導体層３には、第２半導体層２とのヘテロ接合面近傍に正の固定電荷が存在し、第４半導体層４とのヘテロ接合面近傍に負の固定電荷が存在する。このため、第２半導体層２と第３半導体層３のヘテロ接合のうちの第２半導体層２側に２次元電子ガス層（２ＤＥＧ）が生成され、第３半導体層３と第４半導体層４のヘテロ接合面のうちの第４半導体層４側に２次元正孔ガス層が生成される。第５半導体層５には、第４半導体層４とのヘテロ接合面近傍に正の固定電荷が存在する。このため、第４半導体層４と第５半導体層５のヘテロ接合面のうちの第４半導体層４側に２次元電子ガス層が生成される。このように、半導体積層体６では、２次元電子ガス層と２次元正孔ガス層の組の２つが積層方向（Ｚ方向）に並んで配置されている。２次元電子ガス層と２次元正孔ガス層は、積層方向（Ｚ方向）に対向している。
【００１６】
ドレイン部１Ｄとソース部１Ｓは、半導体積層体６の面内において、一方向（Ｘ方向）に離れて配置されている。ドレイン部１Ｄは、半導体積層体６の表面から半導体積層体６を貫通して基板１０Ｓｕｂに達するように形成されたドレイン用トレンチＴＲ１内に設けられている。なお、ドレイン部１Ｄは、２次元電子ガス層と２次元正孔ガス層を貫通していればよく、基板１０Ｓｕｂに達していなくてもよい。ソース部１Ｓも、半導体積層体６の表面から半導体積層体６を貫通して基板１０Ｓｕｂに達するように形成されたソース用トレンチＴＲ２内に設けられている。なお、ソース部１Ｓも、２次元電子ガス層と２次元正孔ガス層を貫通していればよく、基板１０Ｓｕｂに達していなくてもよい。
【００１７】
複数のゲート部１Ｇの各々は、ドレイン部１Ｄとソース部１Ｓの間に配置されており、半導体積層体６の表面から半導体積層体６を貫通して基板１０Ｓｕｂに達するように形成されたゲート用トレンチＴＲ３内に設けられている。なお、複数のゲート部１Ｇの各々は、２次元電子ガス層と２次元正孔ガス層を貫通していればよく、基板１０Ｓｕｂに達していなくてもよい。複数のゲート部１Ｇの各々は、ドレイン部１Ｄとソース部１Ｓを結ぶ方向（Ｘ方向）及び半導体積層体６の積層方向（Ｚ方向）に対して直交する方向（Ｙ方向）に相互に離れて配置されている。このため、半導体積層体６の一部は、隣り合うゲート部１Ｇの間に設けられている（図２参照）。これにより、半導体積層体６内の２次元電子ガス層と２次元正孔ガス層は、隣り合うゲート部１Ｇの間を通過してドレイン部１Ｄとソース部１Ｓの間を延びている。複数のゲート部１Ｇの各々は、Ｙ方向の直線上に沿って並んで配置されていてもよく、Ｘ方向に若干ずれて配置されていてもよい。また、隣り合うゲート部１Ｇの間の距離１Ｌは、隣り合うゲート部１Ｇの組合せに応じて異なっていてもよい。なお、この例では、複数のゲート部１Ｇは、Ｙ方向の直線上に沿って周期的に配置されている。このため、隣り合うゲート部１Ｇの間の距離１Ｌは、隣り合うゲート部１Ｇの全ての組合せにおいて共通である。なお、この例では、ゲート部１Ｇが複数個で構成されているが、少なくとも１つのゲート部１Ｇが設けられていればよい。
【００１８】
ドレイン部１Ｄ及びソース部１Ｓの各々は、ｎ型半導体領域を有している。ドレイン部１Ｄは、そのｎ型半導体領域がドレイン用トレンチＴＲ１内に充填されるように構成されてもよく、ドレイン用トレンチＴＲ１内に充填された金属電極の周囲を被覆するようにｎ型半導体領域が設けられていてもよい。ソース部１Ｓも、そのｎ型半導体領域がソース用トレンチＴＲ２内に充填されるように構成されてもよく、ソース用トレンチＴＲ２内に充填された金属電極の周囲を被覆するようにｎ型半導体領域が設けられていてもよい。いずれの場合も、ドレイン部１Ｄ及びソース部１Ｓの各々は、半導体積層体６に接する面に配置されたｎ型半導体領域を有している。
【００１９】
複数のゲート部１Ｇの各々は、ｐ型半導体領域を有している。複数のゲート部１Ｇの各々では、そのｐ型半導体領域がゲート用トレンチＴＲ３内に充填されるように構成されてもよく、ゲート用トレンチＴＲ３内に充填された金属電極の周囲を被覆するようにｐ型半導体領域が設けられていてもよい。いずれの場合も、複数のゲート部１Ｇの各々は、半導体積層体６に接する面に配置されたｐ型半導体領域を有している。
【００２０】
ここで、図１及び図２において、図中の黒丸（●）は、電気的に接続する部分を表している。また、図中の白四角（□）は、電気的に絶縁する部分を表している。ドレイン部１Ｄ及びソース部１Ｓの各々は、上記したように、半導体積層体６に接する面に配置されたｎ型半導体領域を有している。このため、ドレイン部１Ｄ及びソース部１Ｓの各々のｎ型半導体領域は、半導体積層体６内に生成される２次元電子ガス層（２ＤＥＧ）に電気的に接続しており、典型的にはオーミック接触している。一方、ドレイン部１Ｄ及びソース部１Ｓの各々のｎ型半導体領域は、半導体積層体６内に生成される２次元正孔ガス層（２ＤＨＧ）から電気的に絶縁されている。
【００２１】
ドレイン部１Ｄのｎ型半導体領域は、半導体積層体６内に生成される２次元正孔ガス層にｐｎ接合で接することで電気的絶縁が成されてもよい。しかしながら、ドレイン部１Ｄのｎ型半導体領域は、電界がより緩和されるように、絶縁性領域７によって２次元正孔ガス層にｐｎ接合で接しないように構成されている。具体的には、ドレイン部１Ｄのｎ型半導体領域は、２次元正孔ガス層と直接的に接しないように、絶縁性領域７によって２次元正孔ガス層から隔てられていてもよい。ここで、絶縁性領域７とは、それが無いとしたときに生成され得る２次元正孔ガス層を消失させるための構造である。絶縁性領域７は、２次元正孔ガス層とドレイン部１Ｄの間の領域に存在して２次元正孔ガス層を消失させてもよく、２次元正孔ガス層とドレイン部１Ｄの間の領域に隣接して２次元正孔ガス層を消失させてもよい。絶縁性領域７は、例えば、空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体である。
【００２２】
ソース部１Ｓのｎ型半導体領域は、半導体積層体６内に生成される２次元正孔ガス層にｐｎ接合で接することで電気的絶縁が成されてもよい。しかしながら、ソース部１Ｓのｎ型半導体領域は、電界がより緩和されるように、絶縁性領域８によって２次元正孔ガス層にｐｎ接合で接しないように構成されている。具体的には、ソース部１Ｓのｎ型半導体領域は、２次元正孔ガス層と直接的に接しないように、絶縁性領域８によって２次元正孔ガス層から隔てられていてもよい。ここで、絶縁性領域８とは、それが無いとしたときに生成され得る２次元正孔ガス層を消失させるための構造である。絶縁性領域８は、２次元正孔ガス層とソース部１Ｓの間の領域に存在して２次元正孔ガス層を消失させてもよく、２次元正孔ガス層とソース部１Ｓの間の領域に隣接して２次元正孔ガス層を消失させてもよい。絶縁性領域８は、例えば、空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体である。
【００２３】
複数のゲート部１Ｇの各々は、上記したように、半導体積層体６に接する面に配置されたｐ型半導体領域を有している。このため、複数のゲート部１Ｇの各々のｐ型半導体領域は、半導体積層体６内に生成される２次元正孔ガス層にオーミック接触している。一方、複数のゲート部１Ｇのｐ型半導体領域は、半導体積層体６内に生成される２次元電子ガス層から電気的に絶縁されている。特に、複数のゲート部１Ｇの各々のｐ型半導体領域は、絶縁性領域９によって２次元電子ガス層にｐｎ接合で接しないように構成されている。具体的には、複数のゲート部１Ｇの各々のｐ型半導体領域は、２次元電子ガス層と直接的に接しないように、絶縁性領域９によって２次元電子ガス層から隔てられている。ここで、絶縁性領域９とは、それが無いとしたときに生成され得る２次元電子ガス層を消失させるための構造である。絶縁性領域９は、２次元電子ガス層とゲート部１Ｇの間の領域に存在して２次元電子ガス層を消失させてもよく、２次元電子ガス層とゲート部１Ｇの間の領域に隣接して２次元電子ガス層を消失させてもよい。絶縁性領域９は、例えば、空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体である。
【００２４】
次に、半導体装置１Ａの動作を説明する。ドレイン部１Ｄに正電圧が印加され、ソース部１Ｓが接地され、ゲート部１Ｇが接地されていると、半導体装置１Ａはオン状態となる。このとき、半導体装置１Ａは、半導体積層体６内の２次元電子ガス層を介してドレイン部１Ｄとソース部１Ｓの間が導通する。このように、半導体装置１Ａは、２次元電子ガス層を介して電流が流れるので、低いオン抵抗を有することができる。
【００２５】
ドレイン部１Ｄに正電圧が印加され、ソース部１Ｓが接地され、ゲート部１Ｇに負電圧が印加されていると、半導体装置１Ａはオフ状態となる。ゲート部１Ｇは、半導体積層体６内の２次元正孔ガス層にオーミック接触している。このため、半導体積層体６内の２次元正孔ガス層は、ゲート部１Ｇに印加される電位に追随して変動することができる。この場合、ゲート部１Ｇに負電圧が印加されるので、半導体積層体６内の２次元正孔ガス層に負電圧が印加される。これにより、半導体積層体６内の２次元正孔ガス層及び２次元電子ガス層は空乏化する。２次元正孔ガス層及び２次元電子ガス層が空乏化すると、第１半導体層１、第３半導体層３及び第５半導体層５に正負の固定電荷が残存する。これら固定電荷の間の電界がドレイン部１Ｄとソース部１Ｓを結ぶ方向に対して直交する積層方向に発生する。このように、半導体装置１Ａは、ヘテロ接合型スーパージャンクション構造を有しており、通常のｐｎ接合型スーパージャンクション構造と同様に、ドレイン部１Ｄとソース部１Ｓの間の電界強度を一様とすることができる。特に、ドリフト領域に対応するドレイン部１Ｄとゲート部１Ｇの間の電界強度を一様とすることができるので、半導体装置１Ａは、高耐圧な特性を有することができる。
【００２６】
さらに、半導体装置１Ａでは、ゲート部１Ｇの各々のｐ型半導体領域が、絶縁性領域９によって半導体積層体６内の２次元電子ガス層から絶縁されている。このため、ゲート部１Ｇの各々のｐ型半導体領域と２次元電子ガス層の間の絶縁リークを抑えながら、ゲート部１Ｇの各々のｐ型半導体領域に十分に低い負電圧を印加することができる。換言すると、絶縁性領域９は、ゲート部１Ｇに印加される閾値電圧において絶縁性を保持できるように構成されている。あるいは、半導体積層体６内の２次元正孔ガス層及び２次元電子ガス層を良好に空乏化するのに必要な負電圧をゲート部１Ｇに印加しても、ゲート部１Ｇのｐ型ゲート半導体領域と２次元電子ガス層の間が絶縁リークすることが抑えられている、ということもできる。このため、半導体積層体６内の２次元正孔ガス層及び２次元電子ガス層が良好に空乏化され、半導体装置１Ａは、高耐圧な特性を有することができる。
【００２７】
さらに、半導体装置１Ａでは、ドレイン部１Ｄ及びソース部１Ｓの各々のｎ型半導体領域が、絶縁性領域７，８によって半導体積層体６内の２次元正孔ガス層から絶縁されている。このため、ドレイン部１Ｄ及びソース部１Ｓの各々のｎ型半導体領域と２次元正孔ガス層の間の絶縁リークが抑えられ、半導体装置１Ａは、高耐圧な特性を有することができる。
【００２８】
半導体装置１Ａの他の特徴を以下に列記する。
（１）上記したように、半導体装置１Ａがオフしたとき、半導体積層体６内には、残存した固定電荷の間に電界が形成される。第２半導体層２、第３半導体層３及び第４半導体層４内に形成される電界は強く、これら半導体層２，３，４は良好に空乏化される。一方、半導体積層体６の最も裏面側に位置する第１半導体層１では、第１半導体層１と基板１０Ｓｕｂの間の界面準位の影響により、この第１半導体層１内に形成される電界が他の半導体層２，３，４よりも弱くなる。また、半導体積層体６の最も表面側に位置する第５半導体層５では、その表面準位の影響により、この第５半導体層５内に形成される電界が他の半導体層２，３，４よりも弱くなる。これにより、半導体装置１Ａがオフしたときに、第１半導体層１及び第５半導体層５内のバックグランド不純物（製造時に意図せずに含まれる不純物）に起因したキャリアが残存し、第１半導体層１及び第５半導体層５が完全に空乏化されないことが懸念される。半導体装置１Ａに要求される耐圧によっては、第１半導体層１及び第５半導体層５も完全に空乏化されることが望ましいことがある。このため、半導体装置１Ａでは、第１半導体層１内に形成される電界及び第５半導体層５に形成される電界が強くなるように、第１半導体層１の厚みＴ１及び第５半導体層５の厚みＴ５が調整されている。例えば、第１半導体層１に加わる電界は、第１半導体層１の直上の２次元正孔ガス層と界面準位に起因した電位差に基づいている。このため、第１半導体層１の厚みＴ１を薄くすることにより、第１半導体層１に加わる電界が強くなる。第５半導体層５に加わる電界は、第５半導体層５の直下の２次元電子ガス層と表面準位に起因した電位差に基づいている。このため、第５半導体層５の厚みＴ５を薄くすることにより、第５半導体層５に加わる電界が強くなる。なお、第１半導体層１の厚みＴ１及び第５半導体層５の厚みＴ５は、半導体積層体６内において隣り合う２次元電子ガス層と２次元正孔ガス層の間のいずれの距離よりも薄くなるように調整されていてもよい。この例では、第１半導体層１の厚みＴ１及び第５半導体層５の厚みＴ５は、他の半導体層２，３，４の厚みＴ２，Ｔ３，Ｔ４よりも薄くてもよい。なお、半導体層２，３，４の厚みＴ２，Ｔ３，Ｔ４は同一である。第１半導体層１の厚みＴ１及び第５半導体層５の厚みＴ５がこのように調整されることにより、第１半導体層１及び第５半導体層５内のバックグランド不純物に起因したキャリアも除かれ、第１半導体層１及び第５半導体層５が良好に空乏化される。
【００２９】
（２）上記したように、半導体装置１Ａでは、第１半導体層１と基板１０Ｓｕｂの間に界面準位が形成され、第５半導体層５の表面に表面準位が形成される。しかしながら、これら界面準位及び表面準位は、様々な要因で安定せず、想定よりも低い準位となることがある。このため、第１半導体層１の厚みＴ１及び第５半導体層５の厚みＴ５を薄く調整しても、第１半導体層１及び第５半導体層５を良好に空乏化させることができないことが懸念される。そこで、これら界面準位及び表面準位の効果を十分に発揮させるために、第１半導体層１と基板１０Ｓｕｂの間の界面欠陥密度が１×１０11ｃｍ-2以上となるように欠陥を導入し、第５半導体層５の表面欠陥密度が１×１０11ｃｍ-2以上となるように表面又は界面に欠陥を導入してもよい。これにより、これら界面準位及び表面準位の効果が十分に発揮され、第１半導体層１の厚みＴ１及び第５半導体層５の厚みＴ５を薄く調整したときに、第１半導体層１及び第５半導体層５を良好に空乏化させることができる。
【００３０】
（３）仮に、第１半導体層１の厚みＴ１及び第５半導体層５の厚みＴ５が他の半導体層２，３，４の厚みＴ２，Ｔ３，Ｔ４と同一の場合、半導体積層体６の最裏面側のキャリアガス層（この例では、第１半導体層１と第２半導体層２のヘテロ接合面近傍の２ＤＨＧ）の濃度、及び、半導体積層体６の最表面側のキャリアガス層（この例では、第４半導体層４と第５半導体層５のヘテロ接合面近傍の２ＤＥＧ）のキャリア密度が、他の２次元電子ガス層及び２次元正孔ガス層のキャリア密度よりも大きくなる。このため、半導体積層体６内において、２次元電子ガス層と２次元正孔ガス層のキャリアバランスが崩れている。この場合、半導体装置１Ａがオフしたときに、その差分に相当するキャリアが残存し、半導体積層体６が良好に空乏化されないことが懸念される。一方、第１半導体層１の厚みＴ１が薄く調整されていると、半導体積層体６の最裏面側のキャリアガス層のキャリア密度が低下し、第５半導体層５の厚みＴ５が薄く調整されていると、半導体積層体６の最表面側のキャリアガス層のキャリア密度が低下する。これにより、半導体積層体６内の全ての２次元電子ガス層と２次元正孔ガス層のキャリア密度が実質的に等しくなる。この結果、半導体装置１Ａがオフしたときに、半導体積層体６が良好に空乏化され、半導体装置１Ａは、高耐圧な特性を有することができる。ここで、二つのキャリアガス層のキャリア密度が実質的に等しいとは、両者の間の差が１０パーセント以内であることを意味する。二つのキャリアガス層のキャリア密度の差が５％以内であるのが望ましい。
【００３１】
但し、半導体積層体６内の全ての２次元電子ガス層と２次元正孔ガス層が、必ずしも実質的に等しいキャリア密度である必要はない。例えば、互いに隣接する２次元電子ガス層と２次元正孔ガス層との対ごとに、キャリア密度が実質的に等しくなっていれば、半導体積層体６を良好に空乏化させることができる。即ち、本実施例の場合は、第１半導体層１と第２半導体層２のヘテロ接合面近傍の２ＤＨＧと、第２半導体層２と第３半導体層３のヘテロ接合面近傍の２ＤＥＧとの対において、キャリア密度が実質的に等しくなればよい。また、第３半導体層３と第４半導体層４のヘテロ接合面近傍の２ＤＨＧと、第４半導体層４と第５半導体層５のヘテロ接合面近傍の２ＤＥＧとの対において、キャリア密度が実質的に等しくなればよい。このとき、前者の対と後者の対との間で、キャリア密度が互いに異なってもよいし、キャリア密度が互いに等しくてもよい。従って、このような関係が満たされるように、第１半導体層１の厚みＴ１及び第５半導体層５の厚みＴ５を調整することも有効である。この場合でも、半導体装置１Ａがオフしたときに、半導体積層体６が良好に空乏化されることから、半導体装置１Ａは、高耐圧な特性を有することができる。なお、本実施例の半導体装置１Ａでは、２対の２次元電子ガス層と２次元正孔ガス層が存在するが、１対の２次元電子ガス層と２次元正孔ガス層のみが存在する実施形態や、３対以上の２次元電子ガス層と２次元正孔ガス層が存在する実施形態でも同様である。
【００３２】
（４）図３に示されるように、隣り合うゲート部１Ｇの間の距離をＬ１とし、ゲート部１Ｇとドレイン部１Ｄの間の距離をＬ２とすると、Ｌ１＜２×Ｌ２の関係が成立していてもよい。この関係が成立していると、半導体装置１Ａがオフしたときに、ゲート部１Ｇとドレイン部１Ｄが空乏化するよりも先に、隣り合うゲート部１Ｇの間が空乏化されるので、半導体装置１Ａは、高耐圧な特性を有することができる。また、Ｌ１＜２×Ｌ２の関係が成立する限りにおいて、Ｌ１を最大化してもよい。これにより、隣り合うゲート部１Ｇの間の距離Ｌ１が大きくなるので、チャネル抵抗を最小化することができる。
【００３３】
（５）図４に示されるように、隣り合うゲート部１Ｇの間の距離をＬ１とし、ドレイン部１Ｄとソース部１Ｓを結ぶ方向（Ｘ方向）におけるゲート部１Ｇの幅をＷ１とすると、Ｌ１＜Ｗ１の関係が成立していてもよい。この関係が成立していると、負荷短絡等によってドレイン部１Ｄに高い電圧が印加された場合でも、隣り合うゲート部１Ｇの間の空乏化が維持される。半導体装置１Ａは、高耐圧な特性を有することができる。
【００３４】
（６）半導体装置１Ａでは、半導体積層体６内において、２次元電子ガス層と２次元正孔ガス層が積層方向に隣り合っている。このため、２次元電子ガス層と２次元正孔ガス層の間でリーク電流が流れることが懸念される。これを抑えるために、半導体積層体６は、２次元電子ガス層が量子井戸内又は超格子構造内に位置するように構成されていてもよい。また、半導体積層体６は、２次元正孔ガス層が量子井戸内又は超格子構造内に位置するように構成されていてもよい。なお、２次元電子ガス層と２次元正孔ガス層のいずれか一方が量子井戸内又は超格子構造内に位置していれば、リーク電流が抑えられる。
【００３５】
（第２実施形態）
図５に、第２実施形態の半導体装置１Ｂを示す。なお、第１実施形態の半導体装置１Ａと実質的に同一の構成要素については同一符号を付し、その説明を省略することがある。なお、図示省略するものの、図３及び図４のゲート部１Ｇと同様に、複数のゲート部２Ｇは、ドレイン部１Ｄとソース部１Ｓを結ぶ方向及び半導体積層体６の積層方向に対して直交する方向に相互に離れて配置されている。半導体装置１Ｂでは、ゲート部２Ｇの各々が、ショットキー電極を有していることを特徴とする。複数のゲート部２Ｇの各々では、そのショットキー電極がゲート用トレンチＴＲ３内に充填されるように構成されている。半導体装置１Ｂではさらに、複数のゲート部２Ｇの各々のショットキー電極が、半導体積層体６内に生成される２次元電子ガス層（２ＤＥＧ）及び２次元正孔ガス層（２ＤＨＧ）の双方から電気的に絶縁されている。
【００３６】
複数のゲート部２Ｇの各々のショットキー電極は、絶縁性領域９ａによって２次元電子ガス層にショットキー接合で接しないように構成されている。具体的には、複数のゲート部２Ｇの各々のショットキー電極は、２次元電子ガス層と直接的に接しないように、絶縁性領域９ａによって２次元電子ガス層から隔てられている。ここで、絶縁性領域９ａとは、それが無いとしたときに生成され得る２次元電子ガス層を消失させるための構造である。絶縁性領域９ａは、２次元電子ガス層とゲート部２Ｇのショットキー電極の間の領域に存在して２次元電子ガス層を消失させてもよく、２次元電子ガス層とゲート部２Ｇのショットキー電極の間の領域に隣接して２次元電子ガス層を消失させてもよい。絶縁性領域９ａは、例えば、空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体である。
【００３７】
複数のゲート部２Ｇの各々のショットキー電極は、絶縁性領域９ｂによって２次元正孔ガス層にショットー接合で接しないように構成されている。具体的には、複数のゲート部２Ｇの各々のショットキー電極は、２次元正孔ガス層と直接的に接しないように、絶縁性領域９ｂによって２次元正孔ガス層から隔てられている。ここで、絶縁性領域９ｂとは、それが無いとしたときに生成され得る２次元正孔ガス層を消失させるための構造である。絶縁性領域９ｂは、２次元正孔ガス層とゲート部２Ｇのショットキー電極の間の領域に存在して２次元正孔ガス層を消失させてもよく、２次元正孔ガス層とゲート部２Ｇのショットキー電極の間の領域に隣接して２次元正孔ガス層を消失させてもよい。絶縁性領域９ｂは、例えば、空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体である。
【００３８】
このように、半導体装置１Ｂでは、半導体積層体６内の２次元正孔ガス層は、ドレイン部１Ｄとソース部１Ｓとゲート部２Ｇのいずれからも絶縁されており、その電位がフローティングである。ここで、半導体装置１Ｂでは、ゲート部２Ｇと２次元正孔ガス層の間の絶縁性領域９ｂによるキャパシタ、及び、２次元正孔ガス層と２次元電子ガス層の間の半導体層２，４によるキャパシタの直列接続が、ゲート部２Ｇとドレイン部１Ｄの間に存在している。このため、２次元正孔ガス層と２次元電子ガス層の間の電圧Ｖｐｎは、ゲート部２Ｇと２次元正孔ガス層の間の容量をＣｇｐとし、２次元正孔ガス層と２次元電子ガス層の間の容量をＣｐｎとし、ゲート部２Ｇと２次元電子ガス層の間の電圧をＶｇｎとすると、以下の数式に表すことができる。
【００３９】
【数１】
2019117919.tif 000003
【００４０】
このように、半導体装置１Ｂでは、半導体積層体６内の２次元正孔ガス層が、容量結合によりゲート部２Ｇに印加される電位に追随して変動することができる。ゲート部２Ｇに負電圧が印加されると、半導体積層体６内の２次元正孔ガス層に対して負電圧が印加される。これにより、半導体積層体６内の２次元正孔ガス層及び２次元電子ガス層は空乏化する。２次元正孔ガス層及び２次元電子ガス層が空乏化すると、第１半導体層１、第３半導体層３及び第５半導体層５に正負の固定電荷が残存する。これら固定電荷の間の電界がドレイン部１Ｄとソース部１Ｓを結ぶ方向に対して直交する方向に発生する。このように、半導体装置１Ｂは、ヘテロ接合型スーパージャンクション構造を有しており、通常のｐｎ接合型スーパージャンクション構造と同様に、ドレイン部１Ｄとゲート部２Ｇの間の電界強度を一様とすることができるので、半導体装置１Ｂは、高耐圧な特性を有することができる。
【実施例１】
【００４１】
以下、図６−１３を参照し、上記実施形態の技術を適用した実施例を説明する。以下の実施例では、共通する構成要素については共通の符号を付し、その説明を省略することがある。
【００４２】
（第１実施例）
図６に示されるように、半導体装置１０Ａは、基板１００、半導体積層体１０、ドレイン部１００Ｄ、ソース部１００Ｓ及び複数のゲート部１００Ｇを備えている。なお、図示省略するものの、図３及び図４のゲート部１Ｇと同様に、複数のゲート部１００Ｇは、ドレイン部１００Ｄとソース部１００Ｓを結ぶ方向及び半導体積層体１０の積層方向に対して直交する方向に相互に離れて配置されている。
【００４３】
基板１００は、半絶縁性ＧａＡｓ基板である。基板１００は、半導体積層体１０の結晶性を向上させるために、ＧａＡｓ系半導体のバッファ層を含んでもよい。
【００４４】
半導体積層体１０は、ドレイン部１００Ｄとソース部１００Ｓの間に配置されており、ｉ−ＡｌＧａＡｓの第１バリア層１１、ｐ−ＩｎＧａＰの正孔供給層１２、ｉ−ＧａＡｓのチャネル層１３、ｎ−ＩｎＧａＰの電子供給層１４、及び、ｉ−ＡｌＧａＡｓの第２バリア層１５を有する。第１バリア層１１と正孔供給層１２とチャネル層１３と電子供給層１４と第２バリア層１５は、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法を利用して、基板１００の表面からこの順に成長して形成される。半導体積層体１０の表面には、化学蒸着（ＣＶＤ：Chemical Vapor Deposition）法を利用して、酸化シリコンの保護膜が形成されている。
【００４５】
ドレイン部１００Ｄは、半導体積層体１０の表面から半導体積層体１０を貫通して基板１００に達するように形成されており、ドレイン電極１０１とｎ型ドレイン半導体領域１０２を有している。ｎ型ドレイン半導体領域１０２は、ドレイン電極１０１と半導体積層体１０の間に設けられており、ドレイン電極１０１の側面の大部分及び底面を被覆するように設けられており、ドレイン電極１０１と半導体積層体１０の双方に接している。このように、ドレイン部１００Ｄは、半導体積層体１０に接する面に配置されたｎ型ドレイン半導体領域１０２を有している。ｎ型ドレイン半導体領域１０２は、ドレイン部１００Ｄを形成するためのトレンチを形成した後に、斜めイオン注入技術を利用して、そのトレンチの側面及び底面にｎ型不純物を導入することで形成される。
【００４６】
ゲート部１００Ｇは、半導体積層体１０の表面から半導体積層体１０を貫通して基板１００に達するように形成されており、ゲート電極１０３とｐ型ゲート半導体領域１０４を有している。ｐ型ゲート半導体領域１０４は、ゲート電極１０３と半導体積層体１０の間に設けられており、ゲート電極１０３の側面の大部分及び底面を被覆するように設けられており、ゲート電極１０３と半導体積層体１０の双方に接している。このように、ゲート部１００Ｇは、半導体積層体１０に接する面に配置されたｐ型ゲート半導体領域１０４を有している。ｐ型ゲート半導体領域１０４は、ゲート部１００Ｇを形成するためのトレンチを形成した後に、斜めイオン注入技術を利用して、そのトレンチの側面及び底面にｐ型不純物を導入することで形成される。
【００４７】
ソース部１００Ｓは、半導体積層体１０の表面から半導体積層体１０を貫通して基板１００に達するように形成されており、ソース電極１０５とｎ型ソース半導体領域１０６を有している。ｎ型ソース半導体領域１０６は、ソース電極１０５と半導体積層体１０の間に設けられており、ソース電極１０５の側面の大部分及び底面を被覆するように設けられており、ソース電極１０５と半導体積層体１０の双方に接している。このように、ソース部１００Ｓは、半導体積層体１０に接する面に配置されたｎ型ソース半導体領域１０６を有している。ｎ型ソース半導体領域１０６は、ソース部１００Ｓを形成するためのトレンチを形成した後に、斜めイオン注入技術を利用して、そのトレンチの側面及び底面にｎ型不純物を導入することで形成される。
【００４８】
半導体装置１０Ａはさらに、ドレイン側絶縁性領域２０２、ゲート側絶縁性領域２０４及びソース側絶縁性領域２０６を備えている。これら絶縁性領域２０２，２０４，２０６は、空隙として形成されている。
【００４９】
ドレイン側絶縁性領域２０２は、正孔供給層１２の一部とｎ型ドレイン半導体領域１０２の一部をエッチングすることで形成されており、正孔供給層１２とドレイン部１００Ｄのドレイン電極１０１の間に形成されている。ドレイン側絶縁性領域２０２が設けられているので、ドレイン側絶縁性領域２０２に隣接するチャネル層１３内に２次元正孔ガス層（２ＤＨＧ）が生成されず、２次元正孔ガス層とｎ型ドレイン半導体領域１０２がｐｎ接合で接しないように構成されている。なお、ドレイン側絶縁性領域２０２は、２次元正孔ガス層とｎ型ドレイン半導体領域１０２が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ドレイン側絶縁性領域２０２に対応する領域に２次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、２次元正孔ガス層とｎ型ドレイン半導体領域１０２の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
【００５０】
ゲート側絶縁性領域２０４は、電子供給層１４の一部とｐ型ゲート半導体領域１０４の一部をエッチングすることで形成されており、電子供給層１４とゲート部１００Ｇのゲート電極１０３の間に形成されている。ゲート側絶縁性領域２０４が設けられているので、ゲート側絶縁性領域２０４に隣接するチャネル層１３に２次元電子ガス層（２ＤＥＧ）が生成されず、２次元電子ガス層とｐ型ゲート半導体領域１０４がｐｎ接合で接しないように構成されている。なお、ゲート側絶縁性領域２０４は、２次元電子ガス層とｐ型ゲート半導体領域１０４が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ゲート側絶縁性領域２０４に対応する領域に２次元電子ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、２次元電子ガス層とｐ型ゲート半導体領域１０４の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
【００５１】
ソース側絶縁性領域２０６は、正孔供給層１２の一部とｎ型ソース半導体領域１０６の一部をエッチングすることで形成されており、正孔供給層１２とソース部１００Ｓのソース電極１０５の間に形成されている。ソース側絶縁性領域２０６が設けられているので、ソース側絶縁性領域２０６に隣接するチャネル層１３内に２次元正孔ガス層が生成されず、２次元正孔ガス層とｎ型ソース半導体領域１０６がｐｎ接合で接しないように構成されている。なお、ソース側絶縁性領域２０６は、２次元正孔ガス層とｎ型ソース半導体領域１０６が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ソース側絶縁性領域２０６に対応する領域に２次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、２次元正孔ガス層とｎ型ソース半導体領域１０６の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
【００５２】
ドレイン側絶縁性領域２０２、ゲート側絶縁性領域２０４及びソース側絶縁性領域２０６は、次の工程を経て形成することができる。まず、ドレイン部１００Ｄ、ゲート部１００Ｇ及びソース部１００Ｓを形成するためのトレンチの一部として、ＧａＡｓ及びＡｌＧａＡｓをエッチングできるエッチャントＡ（例えば、硫酸と過酸化水素水の混合液）を利用して、半導体積層体１０の表面から第２バリア層１５を貫通して電子供給層１４に達するトレンチを形成する。次に、ドレイン部１００Ｄ及びソース部１００Ｓ用のトレンチを保護膜で充填した後に、ＧａＡｓ及びＡｌＧａＡｓよりもＩｎＧａＰのエッチングレートが速いエッチャントＢ（例えば、塩酸）を用いて、電子供給層１４を選択的にエッチングし、ゲート側絶縁性領域２０４を形成する。ゲート側絶縁性領域２０４の横幅は数μｍである。次に、ドレイン部１００Ｄ及びソース部１００Ｓ用のトレンチを充填していた保護膜を除去した後に、エッチャントＡを利用して、チャネル層１３を貫通して正孔供給層１２に達するようにトレンチをさらに深くする。次に、ゲート部１００Ｇ用のトレンチを保護膜で充填した後に、エッチャントＢを利用して、正孔供給層１２を選択的にエッチングし、ドレイン側絶縁性領域２０２及びソース側絶縁性領域２０６を形成する。ドレイン側絶縁性領域２０２及びソース側絶縁性領域２０６の各々の横幅は数μｍである。このようにして、ドレイン部１００Ｄ、ゲート部１００Ｇ及びソース部１００Ｓを形成するための工程の中で、ドレイン側絶縁性領域２０２、ゲート側絶縁性領域２０４及びソース側絶縁性領域２０６を形成することができる。なお、ドレイン部１００Ｄ、ゲート部１００Ｇ及びソース部１００Ｓは、さらに、次の工程を経て形成することができる。ゲート部１００Ｇ用のトレンチを充填していた保護膜を除去した後に、エッチャントＡを利用して、第１バリア層１１を貫通して基板１００に達するようにトレンチをさらに深く形成する。その後、前述したように、斜めイオン注入技術を利用してｎ型ドレイン半導体領域１０２、ｐ型ゲート半導体領域１０４及びｎ型ソース半導体領域１０６を形成した後に、スパッタ法又は蒸着法を利用して、トレンチ内にドレイン電極１０１、ゲート電極１０３及びソース電極１０５を形成する。
【００５３】
次に、半導体装置１０Ａの動作を説明する。ドレイン部１００Ｄのドレイン電極１０１に正電圧が印加され、ソース部１００Ｓのソース電極１０５が接地され、ゲート部１００Ｇのゲート電極１０３が接地されていると、半導体装置１０Ａはオン状態となる。このとき、正孔供給層１２とチャネル層１３のヘテロ接合面のうちのチャネル層１３側に、正孔供給層１２から正孔が供給されて２次元正孔ガス層が生成される。一方、チャネル層１３と電子供給層１４のヘテロ接合面のうちのチャネル層１３側に、電子供給層１４から電子が供給されて２次元電子ガス層が生成される。半導体装置１０Ａでは、半導体積層体１０内の２次元電子ガス層を介してドレイン部１００Ｄとソース部１００Ｓの間が導通する。このように、半導体装置１０Ａは、２次元電子ガス層を介して電流が流れるので、低いオン抵抗を有することができる。
【００５４】
ドレイン部１００Ｄのドレイン電極１０１に正電圧が印加され、ソース部１００Ｓのソース電極１０５が接地され、ゲート部１００Ｇのゲート電極１０３に負電圧が印加されていると、半導体装置１０Ａはオフ状態となる。ゲート部１００Ｇのｐ型ゲート半導体領域１０４は、半導体積層体１０内の２次元正孔ガス層にオーミック接触している。このため、半導体積層体１０内の２次元正孔ガス層は、ゲート部１００Ｇのゲート電極１０３に印加される電位に追随して変動することができる。この場合、ゲート部１００Ｇに負電圧が印加されるので、半導体積層体１０内の２次元正孔ガス層に対して負電圧が印加される。これにより、半導体積層体１０内の２次元正孔ガス層及び２次元電子ガス層は空乏化する。２次元正孔ガス層及び２次元電子ガス層が空乏化すると、電子供給層１４に正の固定電荷が残存し、正孔供給層１２に負の固定電荷が残存し、これら固定電荷の間の電界がドレイン部１００Ｄとソース部１００Ｓを結ぶ方向に対して直交する方向に発生する。このように、半導体装置１０Ａは、ヘテロ接合型スーパージャンクション構造を有しており、ドレイン部１００Ｄとソース部１００Ｓの間の電界強度を一様とすることができる。特に、ドリフト領域に対応するドレイン部１００Ｄとゲート部１００Ｇの間の電界強度を一様とすることができるので、半導体装置１０Ａは、高耐圧な特性を有することができる。
【００５５】
さらに、半導体装置１０Ａでは、ゲート部１００Ｇのｐ型ゲート半導体領域１０４が、ゲート側絶縁性領域２０４によって半導体積層体１０内の２次元電子ガス層から絶縁されている。このため、ゲート部１００Ｇのｐ型ゲート半導体領域１０４と２次元電子ガス層の間の絶縁リークを抑えながら、ゲート部１００Ｇのゲート電極１０３に十分に低い負電圧を印加することができる。換言すると、半導体積層体１０内の２次元正孔ガス層及び２次元電子ガス層を良好に空乏化するのに必要な負電圧をゲート部１００Ｇのゲート電極１０３に印加しても、ゲート部１００Ｇのｐ型ゲート半導体領域１０４と２次元電子ガス層の間が絶縁リークすることが抑えられている。このため、半導体積層体１０内の２次元正孔ガス層及び２次元電子ガス層が良好に空乏化され、半導体装置１０Ａは、高耐圧な特性を有することができる。
【００５６】
さらに、半導体装置１０Ａでは、ドレイン部１００Ｄのｎ型ドレイン半導体領域１０２がドレイン側絶縁性領域２０２によって半導体積層体１０内の２次元正孔ガス層から絶縁され、ソース部１００Ｓのｎ型ソース半導体領域１０６がソース側絶縁性領域２０６によって半導体積層体１０内の２次元正孔ガス層から絶縁されている。このため、ドレイン部１００Ｄのｎ型ドレイン半導体領域１０２と２次元正孔ガス層の間、及び、ソース部１００Ｓのｎ型ソース半導体領域１０６と２次元正孔ガス層の間が絶縁リークすることが抑えられ、半導体装置１０Ａは、高耐圧な特性を有することができる。
【００５７】
また、半導体装置１０Ａでは、第１バリア層１１の厚み及び第２バリア層１５の厚みが、２次元電子ガス層と２次元正孔ガス層の間の距離よりも薄く調整されている。これにより、半導体積層体１０の全体、すなわち、２次元キャリアガス層対もその間のキャリアも良好に空乏化され、半導体装置１０Ａは、高耐圧な特性を有することができる。
【００５８】
（第２実施例）
図７に、第２実施例の半導体装置１０Ｂを示す。半導体装置１０Ｂは、基板２００、半導体積層体２０、ドレイン部１００Ｄ、ソース部１００Ｓ及び複数のゲート部１００Ｇを備えている。なお、図示省略するものの、図３及び図４のゲート部１Ｇと同様に、複数のゲート部１００Ｇは、ドレイン部１００Ｄとソース部１００Ｓを結ぶ方向及び半導体積層体２０の積層方向に対して直交する方向に相互に離れて配置されている。
【００５９】
基板２００は、半絶縁性ＧａＡｓ基板である。基板２００は、半導体積層体２０の結晶性を向上させるために、ＧａＡｓ系半導体のバッファ層を含んでもよい。
【００６０】
半導体積層体２０は、ドレイン部１００Ｄとソース部１００Ｓの間に配置されており、ｉ−ＡｌＧａＡｓの第１バリア層２１、ｉ−ＧａＡｓのｐチャネル用量子井戸層２２、ｉ−ＩｎＧａＰの正孔供給層２３、ｉ−ＧａＡｓのチャネル層２４、ｉ−ＩｎＧａＰの電子供給層２５、ｉ−ＧａＡｓのｎチャネル用量子井戸層２６、及び、ｉ−ＡｌＧａＡｓの第２バリア層２７を有する。正孔供給層２３には、ｐチャネル用量子井戸層２２に近接した位置にｐ型不純物を含むｐ型σドープ層が形成されている。電子供給層２５には、ｎチャネル用量子井戸層２６に近接した位置にｎ型不純物を含むｎ型σドープ層が形成されている。第１バリア層２１とｐチャネル用量子井戸層２２と正孔供給層２３とチャネル層２４と電子供給層２５とｎチャネル用量子井戸層２６と第２バリア層２７は、有機金属気相成長法を利用して、基板２００の表面からこの順に成長して形成される。
【００６１】
半導体装置１０Ｂはさらに、ドレイン側絶縁性領域２１０、ゲート側絶縁性領域２１２及びソース側絶縁性領域２１４を備えている。これら絶縁性領域２１０，２１２，２１４は、空隙として形成されている。
【００６２】
ドレイン側絶縁性領域２１０は、正孔供給層２３の一部とｎ型ドレイン半導体領域１０２の一部をエッチングすることで形成されており、正孔供給層２３とドレイン部１００Ｄのドレイン電極１０１の間に形成されている。ドレイン側絶縁性領域２１０が設けられているので、ドレイン側絶縁性領域２１０に隣接するｐチャネル用量子井戸層２２内に２次元正孔ガス層（２ＤＨＧ）が生成されず、２次元正孔ガス層とｎ型ドレイン半導体領域１０２がｐｎ接合で接しないように構成されている。なお、ドレイン側絶縁性領域２１０は、２次元正孔ガス層とｎ型ドレイン半導体領域１０２が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ドレイン側絶縁性領域２１０に対応する領域に２次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、２次元正孔ガス層とｎ型ドレイン半導体領域１０２の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
【００６３】
ゲート側絶縁性領域２１２は、電子供給層２５の一部とｐ型ゲート半導体領域１０４の一部をエッチングすることで形成されており、電子供給層２５とゲート部１００Ｇのゲート電極１０３の間に形成されている。ゲート側絶縁性領域２１２が設けられているので、ゲート側絶縁性領域２１２に隣接するｎチャネル用量子井戸層２６内に２次元電子ガス層が生成されず、２次元電子ガス層とｐ型ゲート半導体領域１０４がｐｎ接合で接しないように構成されている。なお、ゲート側絶縁性領域２１２は、２次元電子ガス層とｐ型ゲート半導体領域１０４が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ゲート側絶縁性領域２１２に対応する領域に２次元電子ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、２次元電子ガス層とｐ型ゲート半導体領域１０４の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
【００６４】
ソース側絶縁性領域２１４は、正孔供給層２３の一部とｎ型ソース半導体領域１０６の一部をエッチングすることで形成されており、正孔供給層２３とソース部１００Ｓのソース電極１０５の間に形成されている。ソース側絶縁性領域２１４が設けられているので、ソース側絶縁性領域２１４に隣接するｐチャネル用量子井戸層２２内に２次元正孔ガス層が生成されず、２次元正孔ガス層とｎ型ソース半導体領域１０６がｐｎ接合で接しないように構成されている。なお、ソース側絶縁性領域２１４は、２次元正孔ガス層とｎ型ソース半導体領域１０６が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ソース側絶縁性領域２１４に対応する領域に２次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、２次元正孔ガス層とｎ型ソース半導体領域１０６の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
【００６５】
ドレイン側絶縁性領域２１０、ゲート側絶縁性領域２１２及びソース側絶縁性領域２１４は、次の工程を経て形成することができる。まず、ドレイン部１００Ｄ、ゲート部１００Ｇ及びソース部１００Ｓを形成するためのトレンチの一部として、ＧａＡｓ及びＡｌＧａＡｓをエッチングできるエッチャントＡ（例えば、硫酸と過酸化水素水の混合液）を利用して、半導体積層体２０の表面から第２バリア層２７及びｎチャネル用量子井戸層２６を貫通して電子供給層２５に達するトレンチを形成する。次に、ドレイン部１００Ｄ及びソース部１００Ｓ用のトレンチを保護膜で充填した後に、ＧａＡｓ及びＡｌＧａＡｓよりもＩｎＧａＰのエッチングレートが速いエッチャントＢ（例えば、塩酸）を利用して、電子供給層２５を選択的にエッチングし、ゲート側絶縁性領域２１２を形成する。ゲート側絶縁性領域２１２の横幅は数μｍである。次に、ゲート部１００Ｇ用のトレンチを充填していた保護膜を除去した後に、エッチャントＡを利用して、チャネル層２４を貫通して正孔供給層２３に達するようにトレンチをさらに深くする。次に、ゲート部１００Ｇ用のトレンチを保護膜で充填した後に、エッチャントＢを利用して、正孔供給層２３を選択的にエッチングし、ドレイン側絶縁性領域２１０及びソース側絶縁性領域２１４を形成する。ドレイン側絶縁性領域２１０及びソース側絶縁性領域２１４の各々の横幅は数μｍである。このようにして、ドレイン部１００Ｄ、ゲート部１００Ｇ及びソース部１００Ｓを形成するための工程の中で、ドレイン側絶縁性領域２１０、ゲート側絶縁性領域２１２及びソース側絶縁性領域２１４を形成することができる。なお、ドレイン部１００Ｄ、ゲート部１００Ｇ及びソース部１００Ｓは、さらに、次の工程を経て形成することができる。ゲート部１００Ｇ用のトレンチを充填していた保護膜を除去した後に、エッチャントＡを利用して、ｐチャネル用量子井戸層２２及び第１バリア層２１を貫通して基板２００に達するようにトレンチをさらに深く形成する。その後、前述したように、斜めイオン注入技術を利用してｎ型ドレイン半導体領域１０２、ｐ型ゲート半導体領域１０４及びｎ型ソース半導体領域１０６を形成した後に、スパッタ法又は蒸着法を利用して、トレンチ内にドレイン電極１０１、ゲート電極１０３及びソース電極１０５を形成する。
【００６６】
次に、半導体装置１０Ｂの動作を説明する。ドレイン部１００Ｄのドレイン電極１０１に正電圧が印加され、ソース部１００Ｓのソース電極１０５が接地され、ゲート部１００Ｇのゲート電極１０３が接地されていると、半導体装置１０Ｂはオン状態となる。このとき、ｐチャネル用量子井戸層２２と正孔供給層２３のヘテロ接合面のうちのｐチャネル用量子井戸層２２側に、正孔供給層２３のｐ型σドープ層から正孔が供給されて２次元正孔ガス層が生成される。一方、電子供給層２５とｎチャネル用量子井戸層２６のヘテロ接合面のうちのｎチャネル用量子井戸層２６側に、電子供給層２５のｎ型σドープ層から電子が供給されて２次元電子ガス層が生成される。半導体装置１０Ｂでは、半導体積層体２０内の２次元電子ガス層を介してドレイン部１００Ｄとソース部１００Ｓの間が導通する。このように、半導体装置１０Ｂは、２次元電子ガス層を介して電流が流れるので、低いオン抵抗を有することができる。
【００６７】
ドレイン部１００Ｄのドレイン電極１０１に正電圧が印加され、ソース部１００Ｓのソース電極１０５が接地され、ゲート部１００Ｇのゲート電極１０３に負電圧が印加されていると、半導体装置１０Ｂはオフ状態となる。ゲート部１００Ｇのｐ型ゲート半導体領域１０４は、半導体積層体２０内の２次元正孔ガス層にオーミック接触している。このため、半導体積層体２０内の２次元正孔ガス層は、ゲート部１００Ｇのゲート電極１０３に印加される電位に追随して変動することができる。この場合、ゲート部１００Ｇに負電圧が印加されるので、半導体積層体２０内の２次元正孔ガス層に対して負電圧が印加される。これにより、半導体積層体２０内の２次元正孔ガス層及び２次元正孔ガス層は空乏化する。２次元正孔ガス層及び２次元電子ガス層が空乏化すると、２次元電子ガス層が空乏化された領域に正の固定電荷が残存し、２次元正孔ガス層が空乏化された領域に負の固定電荷が残存し、これら固定電荷の間の電界がドレイン部１００Ｄとソース部１００Ｓを結ぶ方向に対して直交する方向に発生する。このように、半導体装置１０Ｂは、ヘテロ接合型スーパージャンクション構造を有しており、ドレイン部１００Ｄとソース部１００Ｓの間の電界強度を一様とすることができる。特に、ドリフト領域に対応するドレイン部１００Ｄとゲート部１００Ｇの間の電界強度を一様とすることができるので、半導体装置１０Ｂは、高耐圧な特性を有することができる。
【００６８】
さらに、半導体装置１０Ｂでは、ゲート部１００Ｇのｐ型ゲート半導体領域１０４が、ゲート側絶縁性領域２１２によって半導体積層体２０内の２次元電子ガス層から絶縁されている。このため、ゲート部１００Ｇのｐ型ゲート半導体領域１０４と２次元電子ガス層の間の絶縁リークを抑えながら、ゲート部１００Ｇのゲート電極１０３に十分に低い負電圧を印加することができる。換言すると、半導体積層体２０内の２次元正孔ガス層及び２次元電子ガス層を良好に空乏化するのに必要な負電圧をゲート部１００Ｇのゲート電極１０３に印加しても、ゲート部１００Ｇのｐ型ゲート半導体領域１０４と２次元電子ガス層の間が絶縁リークすることが抑えられている。このため、半導体積層体２０内の２次元正孔ガス層及び２次元電子ガス層が良好に空乏化され、半導体装置１０Ｂは、高耐圧な特性を有することができる。
【００６９】
さらに、半導体装置１０Ｂでは、ドレイン部１００Ｄのｎ型ドレイン半導体領域１０２がドレイン側絶縁性領域２１０によって半導体積層体２０内の２次元正孔ガス層から絶縁され、ソース部１００Ｓのｎ型ソース半導体領域１０６がソース側絶縁性領域２１４によって半導体積層体２０内の２次元正孔ガス層から絶縁されている。このため、ドレイン部１００Ｄのｎ型ドレイン半導体領域１０２と２次元正孔ガス層の間、及び、ソース部１００Ｓのｎ型ソース半導体領域１０６と２次元正孔ガス層の間が絶縁リークすることが抑えられ、半導体装置１０Ｂは、高耐圧な特性を有することができる。
【００７０】
また、半導体装置１０Ｂでは、第１バリア層２１の厚み及び第２バリア層２７の厚みが、２次元電子ガス層と２次元正孔ガス層の間の距離よりも薄く調整されている。これにより、半導体積層体２０の全体、すなわち、２次元キャリアガス層対もその間のキャリアも良好に空乏化され、半導体装置１０Ｂは、高耐圧な特性を有することができる。
【００７１】
また、半導体装置１０Ｂは、２次元電子ガス層及び２次元正孔ガス層の双方が量子井戸内に生成されるように構成されている。このため、半導体装置１０Ｂでは、これら量子井戸からキャリアが漏れることが抑えられており、低リーク電流という特性を有することができる。
【００７２】
（第３実施例）
図８に、第３実施例の半導体装置１０Ｃを示す。半導体装置１０Ｃは、基板３００、半導体積層体３０、ドレイン部１００Ｄ、ソース部１００Ｓ及び複数のゲート部１００Ｇを備えている。なお、図示省略するものの、図３及び図４のゲート部１Ｇと同様に、複数のゲート部１００Ｇは、ドレイン部１００Ｄとソース部１００Ｓを結ぶ方向及び半導体積層体３０の積層方向に対して直交する方向に相互に離れて配置されている。
【００７３】
基板３００は、半絶縁性ＧａＡｓ基板である。基板３００は、半導体積層体３０の結晶性を向上させるために、ＧａＡｓ系半導体のバッファ層を含んでもよい。
【００７４】
半導体積層体３０は、ドレイン部１００Ｄとソース部１００Ｓの間に配置されており、ｉ−ＡｌＧａＡｓの第１バリア層３１、ｉ−ＩｎＧａＰの正孔供給層３２、ｉ−ＧａＡｓのチャネル層３３、ｉ−ＩｎＧａＰの電子供給層３４、及び、ｉ−ＡｌＧａＡｓの第２バリア層３５を有する。チャネル層３３には、正孔供給層３２に近接した位置にｐ型不純物を含むｐ型σドープ層が形成されており、電子供給層３４に近接した位置にｎ型不純物を含むｎ型σドープ層が形成されている。第１バリア層３１と正孔供給層３２とチャネル層３３と電子供給層３４と第２バリア層３５は、有機金属気相成長法を利用して、基板３００の表面からこの順に成長して形成される。
【００７５】
半導体装置１０Ｃはさらに、ドレイン側絶縁性領域２１６、ゲート側絶縁性領域２１８及びソース側絶縁性領域２２０を備えている。これら絶縁性領域２１６，２１８，２２０は、空隙として形成されている。
【００７６】
ドレイン側絶縁性領域２１６は、正孔供給層３２の一部とｎ型ドレイン半導体領域１０２の一部をエッチングすることで形成されており、正孔供給層３２とドレイン部１００Ｄのドレイン電極１０１の間に形成されている。ドレイン側絶縁性領域２１６が設けられているので、ドレイン側絶縁性領域２１６に隣接するチャネル層３３内に２次元正孔ガス層（２ＤＨＧ）が生成されず、２次元正孔ガス層とｎ型ドレイン半導体領域１０２がｐｎ接合で接しないように構成されている。なお、ドレイン側絶縁性領域２１６は、２次元正孔ガス層とｎ型ドレイン半導体領域１０２が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ドレイン側絶縁性領域２１６に対応する領域に２次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、２次元正孔ガス層とｎ型ドレイン半導体領域１０２の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
【００７７】
ゲート側絶縁性領域２１８は、電子供給層３４の一部とｐ型ゲート半導体領域１０４の一部をエッチングすることで形成されており、電子供給層３４とゲート部１００Ｇのゲート電極１０３の間に形成されている。ゲート側絶縁性領域２１８が設けられているので、ゲート側絶縁性領域２１８に隣接するチャネル層３３内に２次元電子ガス層（２ＤＥＧ）が生成されず、２次元電子ガス層とｐ型ゲート半導体領域１０４がｐｎ接合で接しないように構成されている。なお、ゲート側絶縁性領域２１８は、２次元電子ガス層とｐ型ゲート半導体領域１０４が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ゲート側絶縁性領域２１８に対応する領域に２次元電子ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、２次元電子ガス層とｐ型ゲート半導体領域１０４の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
【００７８】
ソース側絶縁性領域２２０は、正孔供給層３２の一部とｎ型ソース半導体領域１０６の一部をエッチングすることで形成されており、正孔供給層３２とソース部１００Ｓのソース電極１０５の間に形成されている。ソース側絶縁性領域２２０が設けられているので、ソース側絶縁性領域２２０に隣接するチャネル層３３内に２次元正孔ガス層が生成されず、２次元正孔ガス層とｎ型ソース半導体領域１０６がｐｎ接合で接しないように構成されている。なお、ソース側絶縁性領域２２０は、２次元正孔ガス層とｎ型ソース半導体領域１０６が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ソース側絶縁性領域２２０に対応する領域に２次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、２次元正孔ガス層とｎ型ソース半導体領域１０６の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
【００７９】
次に、半導体装置１０Ｃの動作を説明する。ドレイン部１００Ｄのドレイン電極１０１に正電圧が印加され、ソース部１００Ｓのソース電極１０５が接地され、ゲート部１００Ｇのゲート電極１０３が接地されていると、半導体装置１０Ｃはオン状態となる。このとき、正孔供給層３２とチャネル層３３のヘテロ接合面のうちのチャネル層３３側に、チャネル層３３のｐ型σドープ層から正孔が供給されて２次元正孔ガス層が生成される。一方、チャネル層３３と電子供給層３４のヘテロ接合面のうちのチャネル層３３側に、チャネル層３３のｎ型σドープ層から電子が供給されて２次元電子ガス層が生成される。半導体装置１０Ｃでは、半導体積層体３０内の２次元電子ガス層を介してドレイン部１００Ｄとソース部１００Ｓの間が導通する。このように、半導体装置１０Ｃは、２次元電子ガス層を介して電流が流れるので、低いオン抵抗を有することができる。
【００８０】
ドレイン部１００Ｄのドレイン電極１０１に正電圧が印加され、ソース部１００Ｓのソース電極１０５が接地され、ゲート部１００Ｇのゲート電極１０３に負電圧が印加されていると、半導体装置１０Ｃはオフ状態となる。ゲート部１００Ｇのｐ型ゲート半導体領域１０４は、半導体積層体３０内の２次元正孔ガス層にオーミック接触している。このため、半導体積層体３０内の２次元正孔ガス層は、ゲート部１００Ｇのゲート電極１０３に印加される電位に追随して変動することができる。この場合、ゲート部１００Ｇに負電圧が印加されるので、半導体積層体３０内の２次元正孔ガス層に対して負電圧が印加される。これにより、半導体積層体３０内の２次元正孔ガス層及び２次元電子ガス層は空乏化する。２次元正孔ガス層及び２次元電子ガス層が空乏化すると、２次元電子ガス層が空乏化された領域に正の固定電荷が残存し、２次元正孔ガス層が空乏化された領域に負の固定電荷が残存し、これら固定電荷の間の電界がドレイン部１００Ｄとソース部１００Ｓを結ぶ方向に対して直交する方向に発生する。このように、半導体装置１０Ｃは、ヘテロ接合型スーパージャンクション構造を有しており、ドレイン部１００Ｄとソース部１００Ｓの間の電界強度を一様とすることができる。特に、ドリフト領域に対応するドレイン部１００Ｄとゲート部１００Ｇの間の電界強度を一様とすることができるので、半導体装置１０Ｃは、高耐圧な特性を有することができる。
【００８１】
さらに、半導体装置１０Ｃでは、ゲート部１００Ｇのｐ型ゲート半導体領域１０４が、ゲート側絶縁性領域２１８によって半導体積層体３０内の２次元電子ガス層から絶縁されている。このため、ゲート部１００Ｇのｐ型ゲート半導体領域１０４と２次元電子ガス層の間の絶縁リークを抑えながら、ゲート部１００Ｇのゲート電極１０３に十分に低い負電圧を印加することができる。換言すると、半導体積層体３０内の２次元正孔ガス層及び２次元電子ガス層を良好に空乏化するのに必要な負電圧をゲート部１００Ｇのゲート電極１０３に印加しても、ゲート部１００Ｇのｐ型ゲート半導体領域１０４と２次元電子ガス層の間が絶縁リークすることが抑えられている。このため、半導体積層体３０内の２次元正孔ガス層及び２次元電子ガス層が良好に空乏化され、半導体装置１０Ｃは、高耐圧な特性を有することができる。
【００８２】
さらに、半導体装置１０Ｃでは、ドレイン部１００Ｄのｎ型ドレイン半導体領域１０２がドレイン側絶縁性領域２１６によって半導体積層体３０内の２次元正孔ガス層から絶縁され、ソース部１００Ｓのｎ型ソース半導体領域１０６がソース側絶縁性領域２２０によって半導体積層体３０内の２次元正孔ガス層から絶縁されている。このため、ドレイン部１００Ｄのｎ型ドレイン半導体領域１０２と２次元正孔ガス層の間、及び、ソース部１００Ｓのｎ型ソース半導体領域１０６と２次元正孔ガス層の間が絶縁リークすることが抑えられ、半導体装置１０Ｃは、高耐圧な特性を有することができる。
【００８３】
また、半導体装置１０Ｃでは、第１バリア層３１の厚み及び第２バリア層３５の厚みが、２次元電子ガス層と２次元正孔ガス層の間の距離よりも薄く調整されている。これにより、半導体積層体３０の全体、すなわち、２次元キャリアガス層対もその間のキャリアも良好に空乏化され、半導体装置１０Ｃは、高耐圧な特性を有することができる。
【００８４】
（第４実施例）
図９に、第４実施例の半導体装置１０Ｄを示す。半導体装置１０Ｄは、基板４００、半導体積層体４０、ドレイン部１００Ｄ、ソース部１００Ｓ及び複数のゲート部１００Ｇを備えている。なお、図示省略するものの、図３及び図４のゲート部１Ｇと同様に、複数のゲート部１００Ｇは、ドレイン部１００Ｄとソース部１００Ｓを結ぶ方向及び半導体積層体４０の積層方向に対して直交する方向に相互に離れて配置されている。
【００８５】
基板４００は、半絶縁性ＧａＮ基板である。基板４００は、半導体積層体４０の結晶性を向上させるために、窒化物半導体のバッファ層を含んでもよい。また、基板４００には、半絶縁性ＧａＮ基板に代えて、半絶縁性Ｓｉ基板又はサファイア基板が用いられてもよい。
【００８６】
半導体積層体４０は、ドレイン部１００Ｄとソース部１００Ｓの間に配置されており、ｉ−ＡｌＧａＮの第１バリア層４１、ｐ+−ＡｌＧａＮの正孔供給層４２、ｉ−ＧａＮのチャネル層４３、ｎ+−ＡｌＧａＮの電子供給層４４、及び、ｉ−ＡｌＧａＮの第２バリア層４５を有する。第１バリア層４１と正孔供給層４２とチャネル層４３と電子供給層４４と第２バリア層４５は、有機金属気相成長法を利用して、基板４００の表面からこの順に成長して形成される。
【００８７】
半導体装置１０Ｄはさらに、ドレイン側絶縁性領域２２２、ゲート側絶縁性領域２２４及びソース側絶縁性領域２２６を備えている。これら絶縁性領域２２２，２２４，２２６は、空隙として形成されている。
【００８８】
ドレイン側絶縁性領域２２２は、正孔供給層４２の一部とｎ型ドレイン半導体領域１０２の一部をエッチングすることで形成されており、正孔供給層４２とドレイン部１００Ｄのドレイン電極１０１の間に形成されている。ドレイン側絶縁性領域２２２が設けられているので、ドレイン側絶縁性領域２２２に隣接するチャネル層４３内に２次元正孔ガス層（２ＤＨＧ）が生成されず、２次元正孔ガス層とｎ型ドレイン半導体領域１０２がｐｎ接合で接しないように構成されている。なお、ドレイン側絶縁性領域２２２は、２次元正孔ガス層とｎ型ドレイン半導体領域１０２が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ドレイン側絶縁性領域２２２に対応する領域に２次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、２次元正孔ガス層とｎ型ドレイン半導体領域１０２の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
【００８９】
ゲート側絶縁性領域２２４は、電子供給層４４の一部とｐ型ゲート半導体領域１０４の一部をエッチングすることで形成されており、電子供給層４４とゲート部１００Ｇのゲート電極１０３の間に形成されている。ゲート側絶縁性領域２２４が設けられているので、ゲート側絶縁性領域２２４に隣接するチャネル層３３内に２次元電子ガス層（２ＤＥＧ）が生成されず、２次元電子ガス層とｐ型ゲート半導体領域１０４がｐｎ接合で接しないように構成されている。なお、ゲート側絶縁性領域２２４は、２次元電子ガス層とｐ型ゲート半導体領域１０４が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ゲート側絶縁性領域２２４に対応する領域に２次元電子ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、２次元電子ガス層とｐ型ゲート半導体領域１０４の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
【００９０】
ソース側絶縁性領域２２６は、正孔供給層４２の一部とｎ型ソース半導体領域１０６の一部をエッチングすることで形成されており、正孔供給層４２とソース部１００Ｓのソース電極１０５の間に形成されている。ソース側絶縁性領域２２６が設けられているので、ソース側絶縁性領域２２６に隣接するチャネル層４３内に２次元正孔ガス層が生成されず、２次元正孔ガス層とｎ型ソース半導体領域１０６がｐｎ接合で接しないように構成されている。なお、ソース側絶縁性領域２２６は、２次元正孔ガス層とｎ型ソース半導体領域１０６が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ソース側絶縁性領域２２６に対応する領域に２次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、２次元正孔ガス層とｎ型ソース半導体領域１０６の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
【００９１】
次に、半導体装置１０Ｄの動作を説明する。ドレイン部１００Ｄのドレイン電極１０１に正電圧が印加され、ソース部１００Ｓのソース電極１０５が接地され、ゲート部１００Ｇのゲート電極１０３が接地されていると、半導体装置１０Ｄはオン状態となる。このとき、正孔供給層４２は、自発分極及びピエゾ分極によってチャネル層４３側の界面に負の固定電荷が誘起されるように分極されている。この正孔供給層４２の分極電荷による正孔誘起及び正孔供給層４２のアクセプタ不純物からの正孔の供給により、正孔供給層４２とチャネル層４３のヘテロ接合面のうちのチャネル層４３側に２次元正孔ガス層が生成される。一方、電子供給層４４は、自発分極及びピエゾ分極によってチャネル層４３側の界面に正の固定電荷が誘起されるように分極されている。この電子供給層４４の分極電荷による電子誘起及び電子供給層４４のドナー不純物からの電子の供給により、チャネル層４３と電子供給層４４のヘテロ接合面のうちのチャネル層４３側に２次元電子ガス層が生成される。半導体装置１０Ｄでは、半導体積層体４０内の２次元電子ガス層を介してドレイン部１００Ｄとソース部１００Ｓの間が導通する。このように、半導体装置１０Ｄは、２次元電子ガス層を介して電流が流れるので、低いオン抵抗を有することができる。
【００９２】
ドレイン部１００Ｄのドレイン電極１０１に正電圧が印加され、ソース部１００Ｓのソース電極１０５が接地され、ゲート部１００Ｇのゲート電極１０３に負電圧が印加されていると、半導体装置１０Ｄはオフ状態となる。ゲート部１００Ｇのｐ型ゲート半導体領域１０４は、半導体積層体４０内の２次元正孔ガス層にオーミック接触している。このため、半導体積層体４０内の２次元正孔ガス層は、ゲート部１００Ｇのゲート電極１０３に印加される電位に追随して変動することができる。この場合、ゲート部１００Ｇに負電圧が印加されるので、半導体積層体４０内の２次元正孔ガス層に対して負電圧が印加される。これにより、半導体積層体４０内の２次元正孔ガス層及び２次元電子ガス層は空乏化する。２次元正孔ガス層及び２次元電子ガス層が空乏化すると、電子供給層４４の正の固定電荷と正孔供給層４２の負の固定電荷が残存し、これら固定電荷の間の電界がドレイン部１００Ｄとソース部１００Ｓを結ぶ方向に対して直交する方向に発生する。このように、半導体装置１０Ｄは、ヘテロ接合型スーパージャンクション構造を有しており、ドレイン部１００Ｄとソース部１００Ｓの間の電界強度を一様とすることができる。特に、ドリフト領域に対応するドレイン部１００Ｄとゲート部１００Ｇの間の電界強度を一様とすることができるので、半導体装置１０Ｄは、高耐圧な特性を有することができる。
【００９３】
さらに、半導体装置１０Ｄでは、ゲート部１００Ｇのｐ型ゲート半導体領域１０４が、ゲート側絶縁性領域２２４によって半導体積層体４０内の２次元電子ガス層から絶縁されている。このため、ゲート部１００Ｇのｐ型ゲート半導体領域１０４と２次元電子ガス層の間の絶縁リークを抑えながら、ゲート部１００Ｇのゲート電極１０３に十分に低い負電圧を印加することができる。換言すると、半導体積層体４０内の２次元正孔ガス層及び２次元電子ガス層を良好に空乏化するのに必要な負電圧をゲート部１００Ｇのゲート電極１０３に印加しても、ゲート部１００Ｇのｐ型ゲート半導体領域１０４と２次元電子ガス層の間が絶縁リークすることが抑えられている。このため、半導体積層体４０内の２次元正孔ガス層及び２次元電子ガス層が良好に空乏化され、半導体装置１０Ｄは、高耐圧な特性を有することができる。
【００９４】
さらに、半導体装置１０Ｄでは、ドレイン部１００Ｄのｎ型ドレイン半導体領域１０２がドレイン側絶縁性領域２２２によって半導体積層体４０内の２次元正孔ガス層から絶縁され、ソース部１００Ｓのｎ型ソース半導体領域１０６がソース側絶縁性領域２２６によって半導体積層体４０内の２次元正孔ガス層から絶縁されている。このため、ドレイン部１００Ｄのｎ型ドレイン半導体領域１０２と２次元正孔ガス層の間、及び、ソース部１００Ｓのｎ型ソース半導体領域１０６と２次元正孔ガス層の間が絶縁リークすることが抑えられ、半導体装置１０Ｄは、高耐圧な特性を有することができる。
【００９５】
また、半導体装置１０Ｄでは、第１バリア層４１の厚み及び第２バリア層４５の厚みが、２次元電子ガス層と２次元正孔ガス層の間の距離よりも薄く調整されている。これにより、半導体積層体４０の全体、すなわち、２次元キャリアガス層対もその間のキャリアも良好に空乏化され、半導体装置１０Ｄは、高耐圧な特性を有することができる。
【００９６】
（第５実施例）
図１０に、第５実施例の半導体装置１０Ｅを示す。半導体装置１０Ｅは、基板５００、半導体積層体５０、ドレイン部１００Ｄ、ソース部１００Ｓ及び複数のゲート部１００Ｇを備えている。なお、図示省略するものの、図３及び図４のゲート部１Ｇと同様に、複数のゲート部１００Ｇは、ドレイン部１００Ｄとソース部１００Ｓを結ぶ方向及び半導体積層体５０の積層方向に対して直交する方向に相互に離れて配置されている。
【００９７】
基板５００は、半絶縁性ＧａＮ基板である。基板５００は、半導体積層体５０の結晶性を向上させるために、窒化物半導体のバッファ層を含んでもよい。また、基板５００には、半絶縁性ＧａＮ基板に代えて、半絶縁性Ｓｉ基板又はサファイア基板が用いられてもよい。
【００９８】
半導体積層体５０は、ドレイン部１００Ｄとソース部１００Ｓの間に配置されており、ｉ−ＧａＮのｎチャネル層５１、ｉ−ＡｌＧａＮのバリア層５２、及び、ｉ−ＧａＮのｐチャネル層５３を有する。ｎチャネル層５１とバリア層５２とｐチャネル層５３は、有機金属気相成長法を利用して、基板５００の表面からこの順に成長して形成される。
【００９９】
半導体装置１０Ｅはさらに、ドレイン側絶縁性領域２２８、ゲート側絶縁性領域２３０及びソース側絶縁性領域２３２を備えている。これら絶縁性領域２２８，２３０，２３２は、空隙として形成されている。
【０１００】
ドレイン側絶縁性領域２２８は、ｐチャネル層５３の一部とｎ型ドレイン半導体領域１０２の一部をエッチングすることで形成されており、ｐチャネル層５３とドレイン部１００Ｄのドレイン電極１０１の間に形成されている。ドレイン側絶縁性領域２２８が設けられているので、ｐチャネル層５３内の２次元正孔ガス層（２ＤＨＧ）とｎ型ドレイン半導体領域１０２がｐｎ接合で接しないように構成されている。なお、ドレイン側絶縁性領域２２８は、２次元正孔ガス層とｎ型ドレイン半導体領域１０２が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ドレイン側絶縁性領域２２８に対応する領域には、空隙に代えて、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、ドレイン側絶縁性領域２２８に対応する領域にｐチャネル層５３及びｎ型ドレイン半導体領域１０２が形成されている場合には、ドレイン側絶縁性領域２２８に対応する領域に隣接するバリア層５２に空隙、２次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
【０１０１】
ゲート側絶縁性領域２３０は、ｎチャネル層５１の一部とｐ型ゲート半導体領域１０４の一部をエッチングすることで形成されており、ｎチャネル層５１とゲート部１００Ｇのゲート電極１０３の間に形成されている。ゲート側絶縁性領域２３０が設けられているので、ｎチャネル層５１内の２次元電子ガス層（２ＤＥＧ）とｐ型ゲート半導体領域１０４がｐｎ接合で接しないように構成されている。なお、ゲート側絶縁性領域２３０は、２次元電子ガス層とｐ型ゲート半導体領域１０４が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ゲート側絶縁性領域２３０に対応する領域には、空隙に代えて、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、ゲート側絶縁性領域２３０に対応する領域にｎチャネル層５１及びｐ型ゲート半導体領域１０４が形成されている場合には、ゲート側絶縁性領域２３０に対応する領域に隣接するバリア層５２に、空隙、２次元電子ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
【０１０２】
ソース側絶縁性領域２３２は、ｐチャネル層５３の一部とｎ型ソース半導体領域１０６の一部をエッチングすることで形成されており、ｐチャネル層５３とソース部１００Ｓのソース電極１０５の間に形成されている。ドレイン側絶縁性領域２２８が設けられているので、ｐチャネル層５３内の２次元正孔ガス層とｎ型ソース半導体領域１０６がｐｎ接合で接しないように構成されている。なお、ソース側絶縁性領域２３２は、２次元正孔ガス層とｎ型ソース半導体領域１０６が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ソース側絶縁性領域２３２に対応する領域には、空隙に代えて、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、ソース側絶縁性領域２３２に対応する領域にｐチャネル層５３及びｎ型ソース半導体領域１０６が形成されている場合には、ソース側絶縁性領域２３２に対応する領域に隣接するバリア層５２に、空隙、２次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
【０１０３】
次に、半導体装置１０Ｅの動作を説明する。ドレイン部１００Ｄのドレイン電極１０１に正電圧が印加され、ソース部１００Ｓのソース電極１０５が接地され、ゲート部１００Ｇのゲート電極１０３が接地されていると、半導体装置１０Ｅはオン状態となる。このとき、バリア層５２は、自発分極及びピエゾ分極によってｎチャネル層５１側の界面に正の固定電荷が誘起され、ｐチャネル層５３側の界面に負の固定電荷が誘起されるように分極されている。このバリア層５２の分極作用により、ｎチャネル層５１とバリア層５２のヘテロ接合面のうちのｎチャネル層５１側に２次元電子ガス層が生成され、バリア層５２とｐチャネル層５３のヘテロ接合面のうちのｐチャネル層５３側に２次元正孔ガス層が生成される。半導体装置１０Ｅでは、半導体積層体５０内の２次元電子ガス層を介してドレイン部１００Ｄとソース部１００Ｓの間が導通する。このように、半導体装置１０Ｅは、２次元電子ガス層を介して電流が流れるので、低いオン抵抗を有することができる。
【０１０４】
ドレイン部１００Ｄのドレイン電極１０１に正電圧が印加され、ソース部１００Ｓのソース電極１０５が接地され、ゲート部１００Ｇのゲート電極１０３に負電圧が印加されていると、半導体装置１０Ｅはオフ状態となる。ゲート部１００Ｇのｐ型ゲート半導体領域１０４は、半導体積層体５０内の２次元正孔ガス層にオーミック接触している。このため、半導体積層体５０内の２次元正孔ガス層は、ゲート部１００Ｇのゲート電極１０３に印加される電位に追随して変動することができる。この場合、ゲート部１００Ｇに負電圧が印加されるので、半導体積層体５０内の２次元正孔ガス層に対して負電圧が印加される。これにより、半導体積層体５０内の２次元正孔ガス層及び２次元電子ガス層は空乏化する。２次元正孔ガス層及び２次元電子ガス層が空乏化すると、バリア層５２の正の固定電荷と負の固定電荷が残存し、これら固定電荷の間の電界がドレイン部１００Ｄとソース部１００Ｓを結ぶ方向に対して直交する方向に発生する。このように、半導体装置１０Ｅは、ヘテロ接合型スーパージャンクション構造を有しており、ドレイン部１００Ｄとソース部１００Ｓの間の電界強度を一様とすることができる。特に、ドリフト領域に対応するドレイン部１００Ｄとゲート部１００Ｇの間の電界強度を一様とすることができるので、半導体装置１０Ｅは、高耐圧な特性を有することができる。
【０１０５】
さらに、半導体装置１０Ｅでは、ゲート部１００Ｇのｐ型ゲート半導体領域１０４が、ゲート側絶縁性領域２３０によって半導体積層体５０内の２次元電子ガス層から絶縁されている。このため、ゲート部１００Ｇのｐ型ゲート半導体領域１０４と２次元電子ガス層の間の絶縁リークを抑えながら、ゲート部１００Ｇのゲート電極１０３に十分に低い負電圧を印加することができる。換言すると、半導体積層体５０内の２次元正孔ガス層及び２次元電子ガス層を良好に空乏化するのに必要な負電圧をゲート部１００Ｇのゲート電極１０３に印加しても、ゲート部１００Ｇのｐ型ゲート半導体領域１０４と２次元電子ガス層の間が絶縁リークすることが抑えられている。このため、半導体積層体５０内の２次元正孔ガス層及び２次元電子ガス層が良好に空乏化され、半導体装置１０Ｅは、高耐圧な特性を有することができる。
【０１０６】
さらに、半導体装置１０Ｅでは、ドレイン部１００Ｄのｎ型ドレイン半導体領域１０２がドレイン側絶縁性領域２２８によって半導体積層体５０内の２次元正孔ガス層から絶縁され、ソース部１００Ｓのｎ型ソース半導体領域１０６がソース側絶縁性領域２３２によって半導体積層体５０内の２次元正孔ガス層から絶縁されている。このため、ドレイン部１００Ｄのｎ型ドレイン半導体領域１０２と２次元正孔ガス層の間、及び、ソース部１００Ｓのｎ型ソース半導体領域１０６と２次元正孔ガス層の間が絶縁リークすることが抑えられ、半導体装置１０Ｅは、高耐圧な特性を有することができる。
【０１０７】
また、半導体装置１０Ｅでは、ｎチャネル層５１の厚み及びｐチャネル層５３の厚みが、２次元電子ガス層と２次元正孔ガス層の間の距離よりも薄く調整されている。これにより、半導体積層体５０の全体、すなわち、２次元キャリアガス層対もその間のキャリアも良好に空乏化され、半導体装置１０Ｅは、高耐圧な特性を有することができる。
【０１０８】
（第６実施例）
図１１に、第６実施例の半導体装置１０Ｆを示す。半導体装置１０Ｆは、基板６００、半導体積層体６０、ドレイン部１００Ｄ、ソース部１００Ｓ及び複数のゲート部１００Ｇを備えている。なお、図示省略するものの、図３及び図４のゲート部１Ｇと同様に、複数のゲート部１００Ｇは、ドレイン部１００Ｄとソース部１００Ｓを結ぶ方向及び半導体積層体６０の積層方向に対して直交する方向に相互に離れて配置されている。
【０１０９】
基板６００は、半絶縁性ＧａＮ基板である。基板６００は、半導体積層体６０の結晶性を向上させるために、窒化物半導体のバッファ層を含んでもよい。また、基板６００には、半絶縁性ＧａＮ基板に代えて、半絶縁性Ｓｉ基板又はサファイア基板が用いられてもよい。
【０１１０】
半導体積層体６０は、ドレイン部１００Ｄとソース部１００Ｓの間に配置されており、ｉ−ＡｌＧａＮの第１バリア層６１、ｉ−ＩｎＧａＮのｐチャネル用量子井戸層６２、ｉ−ＧａＮのチャネル層６３、ｉ−ＩｎＧａＮのｎチャネル用量子井戸層６４、及び、ｉ−ＡｌＧａＮの第２バリア層６５を有する。第１バリア層６１とｐチャネル用量子井戸層６２とチャネル層６３とｎチャネル用量子井戸層６４と第２バリア層６５は、有機金属気相成長法を利用して、基板６００の表面からこの順に成長して形成される。
【０１１１】
半導体装置１０Ｆはさらに、ドレイン側絶縁性領域２３４、ゲート側絶縁性領域２３６及びソース側絶縁性領域２３８を備えている。これら絶縁性領域２３４，２３６，２３８は、空隙として形成されている。
【０１１２】
ドレイン側絶縁性領域２３４は、ｐチャネル用量子井戸層６２の一部とｎ型ドレイン半導体領域１０２の一部をエッチングすることで形成されており、ｐチャネル用量子井戸層６２とドレイン部１００Ｄのドレイン電極１０１の間に形成されている。ドレイン側絶縁性領域２３４が設けられているので、ｐチャネル用量子井戸層６２内の２次元正孔ガス層（２ＤＨＧ）とｎ型ドレイン半導体領域１０２がｐｎ接合で接しないように構成されている。なお、ドレイン側絶縁性領域２３４は、２次元正孔ガス層とｎ型ドレイン半導体領域１０２が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ドレイン側絶縁性領域２３４に対応する領域には、空隙に代えて、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、ドレイン側絶縁性領域２３４に対応する領域にｐチャネル用量子井戸層６２及びｎ型ドレイン半導体領域１０２が形成されている場合には、ドレイン側絶縁性領域２３４に対応する領域に隣接する第１バリア層６１に、空隙、２次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
【０１１３】
ゲート側絶縁性領域２３６は、ｎチャネル用量子井戸層６４の一部とｐ型ゲート半導体領域１０４の一部をエッチングすることで形成されており、ｎチャネル用量子井戸層６４とゲート部１００Ｇのゲート電極１０３の間に形成されている。ゲート側絶縁性領域２３６が設けられているので、ｎチャネル用量子井戸層６４内の２次元電子ガス層（２ＤＥＧ）とｐ型ゲート半導体領域１０４がｐｎ接合で接しないように構成されている。なお、ゲート側絶縁性領域２３６は、２次元電子ガス層とｐ型ゲート半導体領域１０４が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ゲート側絶縁性領域２３６に対応する領域には、空隙に代えて、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、ゲート側絶縁性領域２３６に対応する領域にｎチャネル用量子井戸層６４及びｐ型ゲート半導体領域１０４が形成されている場合には、ゲート側絶縁性領域２３６に対応する領域に隣接する第２バリア層６５に、２次元電子ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
【０１１４】
ソース側絶縁性領域２３８は、ｐチャネル用量子井戸層６２の一部とｎ型ソース半導体領域１０６の一部をエッチングすることで形成されており、ｐチャネル用量子井戸層６２とソース部１００Ｓのソース電極１０５の間に形成されている。ソース側絶縁性領域２３８が設けられているので、ｐチャネル用量子井戸層６２内の２次元正孔ガス層とｎ型ソース半導体領域１０６がｐｎ接合で接しないように構成されている。なお、ソース側絶縁性領域２３８は、２次元正孔ガス層とｎ型ソース半導体領域１０６が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ソース側絶縁性領域２３８に対応する領域には、空隙に代えて、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、ソース側絶縁性領域２３８に対応する領域にｐチャネル用量子井戸層６２及びｎ型ソース半導体領域１０６が形成されている場合には、ソース側絶縁性領域２３８に対応する領域に隣接する第１バリア層６１に、空隙、２次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
【０１１５】
次に、半導体装置１０Ｆの動作を説明する。ドレイン部１００Ｄのドレイン電極１０１に正電圧が印加され、ソース部１００Ｓのソース電極１０５が接地され、ゲート部１００Ｇのゲート電極１０３が接地されていると、半導体装置１０Ｆはオン状態となる。このとき、第１バリア層６１は、自発分極及びピエゾ分極によってｐチャネル用量子井戸層６２側の界面に負の固定電荷が誘起されるように分極されている。この第１バリア層６１の分極により、第１バリア層６１とチャネル層６３のヘテロ接合面に形成されているｐチャネル用量子井戸層６２内に２次元正孔ガス層が生成される。一方、第２バリア層６５は、自発分極及びピエゾ分極によってｎチャネル用量子井戸層６４側の界面に正の固定電荷が誘起されるように分極されている。この第２バリア層６５の分極により、チャネル層６３と第２バリア層６５のヘテロ接合面に形成されているｎチャネル用量子井戸層６４内に２次元電子ガス層が生成される。半導体装置１０Ｆでは、半導体積層体６０内の２次元電子ガス層を介してドレイン部１００Ｄとソース部１００Ｓの間が導通する。このように、半導体装置１０Ｆは、２次元電子ガス層を介して電流が流れるので、低いオン抵抗を有することができる。
【０１１６】
ドレイン部１００Ｄのドレイン電極１０１に正電圧が印加され、ソース部１００Ｓのソース電極１０５が接地され、ゲート部１００Ｇのゲート電極１０３に負電圧が印加されていると、半導体装置１０Ｆはオフ状態となる。ゲート部１００Ｇのｐ型ゲート半導体領域１０４は、半導体積層体６０内の２次元正孔ガス層にオーミック接触している。このため、半導体積層体６０内の２次元正孔ガス層は、ゲート部１００Ｇのゲート電極１０３に印加される電位に追随して変動することができる。この場合、ゲート部１００Ｇに負電圧が印加されるので、半導体積層体６０内の２次元正孔ガス層に対して負電圧が印加される。これにより、半導体積層体６０内の２次元正孔ガス層及び２次元電子ガス層は空乏化する。２次元正孔ガス層及び２次元電子ガス層が空乏化すると、第２バリア層６５の正の固定電荷と第１バリア層６１の負の固定電荷が残存し、これら固定電荷の間の電界がドレイン部１００Ｄとソース部１００Ｓを結ぶ方向に対して直交する方向に発生する。このように、半導体装置１０Ｆは、ヘテロ接合型スーパージャンクション構造を有しており、ドレイン部１００Ｄとソース部１００Ｓの間の電界強度を一様とすることができる。特に、ドリフト領域に対応するドレイン部１００Ｄとゲート部１００Ｇの間の電界強度を一様とすることができるので、半導体装置１０Ｆは、高耐圧な特性を有することができる。
【０１１７】
さらに、半導体装置１０Ｆでは、ゲート部１００Ｇのｐ型ゲート半導体領域１０４が、ゲート側絶縁性領域２３６によって半導体積層体６０内の２次元電子ガス層から絶縁されている。このため、ゲート部１００Ｇのｐ型ゲート半導体領域１０４と２次元電子ガス層の間の絶縁リークを抑えながら、ゲート部１００Ｇのゲート電極１０３に十分に低い負電圧を印加することができる。換言すると、半導体積層体６０内の２次元正孔ガス層及び２次元電子ガス層を良好に空乏化するのに必要な負電圧をゲート部１００Ｇのゲート電極１０３に印加しても、ゲート部１００Ｇのｐ型ゲート半導体領域１０４と２次元電子ガス層の間が絶縁リークすることが抑えられている。このため、半導体積層体６０内の２次元正孔ガス層及び２次元電子ガス層が良好に空乏化され、半導体装置１０Ｆは、高耐圧な特性を有することができる。
【０１１８】
さらに、半導体装置１０Ｆでは、ドレイン部１００Ｄのｎ型ドレイン半導体領域１０２がドレイン側絶縁性領域２３４によって半導体積層体６０内の２次元正孔ガス層から絶縁され、ソース部１００Ｓのｎ型ソース半導体領域１０６がソース側絶縁性領域２３８によって半導体積層体６０内の２次元正孔ガス層から絶縁されている。このため、ドレイン部１００Ｄのｎ型ドレイン半導体領域１０２と２次元正孔ガス層の間、及び、ソース部１００Ｓのｎ型ソース半導体領域１０６と２次元正孔ガス層の間が絶縁リークすることが抑えられ、半導体装置１０Ｆは、高耐圧な特性を有することができる。
【０１１９】
また、半導体装置１０Ｆでは、第１バリア層６１の厚み及び第２バリア層６５の厚みが、２次元電子ガス層と２次元正孔ガス層の間の距離よりも薄く調整されている。これにより、半導体積層体６０の全体、すなわち、２次元キャリアガス層対もその間のキャリアも良好に空乏化され、半導体装置１０Ｆは、高耐圧な特性を有することができる。
【０１２０】
また、半導体装置１０Ｆは、２次元電子ガス層及び２次元正孔ガス層の双方が量子井戸内に位置するように構成されている。このため、半導体装置１０Ｆでは、これら量子井戸からキャリアが漏れることが抑えられており、低リーク電流という特性を有することができる。
【０１２１】
（第７実施例）
図１２に、第７実施例の半導体装置１０Ｇを示す。半導体装置１０Ｇは、基板７００、半導体積層体７０、ドレイン部１００Ｄ、ソース部１００Ｓ及び複数のゲート部１００Ｇを備えている。なお、図示省略するものの、図３及び図４のゲート部１Ｇと同様に、複数のゲート部１００Ｇは、ドレイン部１００Ｄとソース部１００Ｓを結ぶ方向及び半導体積層体７０の積層方向に対して直交する方向に相互に離れて配置されている。
【０１２２】
基板７００は、半絶縁性ＧａＡｓ基板である。基板７００は、半導体積層体７０の結晶性を向上させるために、ＧａＡｓ系半導体のバッファ層を含んでもよい。
【０１２３】
半導体積層体７０は、ドレイン部１００Ｄとソース部１００Ｓの間に配置されており、ｉ−ＡｌＧａＡｓの第１バリア層７１、ｎ−ＩｎＧａＰの電子供給層７２、ｉ−ＧａＡｓのチャネル層７３、ｐ−ＩｎＧａＰの正孔供給層７４、ｉ−ＡｌＧａＡｓの第２バリア層７５、ｎ−ＩｎＧａＰの電子供給層７６、ｉ−ＧａＡｓのチャネル層７７、ｐ−ＩｎＧａＰの正孔供給層７８、及び、ｉ−ＡｌＧａＡｓの第３バリア層７９を有する。第１バリア層７１、電子供給層７２、チャネル層７３、正孔供給層７４、第２バリア層７５、電子供給層７６、チャネル層７７、正孔供給層７８、及び、第３バリア層７９は、有機金属気相成長法を利用して、基板７００の表面からこの順に成長して形成される。
【０１２４】
半導体装置１０Ｇはさらに、複数のドレイン側絶縁性領域２４０、複数のゲート側絶縁性領域２４２及び複数のソース側絶縁性領域２４４を備えている。これら絶縁性領域２４０，２４２，２４４は、空隙として形成されている。
【０１２５】
ドレイン側絶縁性領域２４０は、正孔供給層７４，７８の一部とｎ型ドレイン半導体領域１０２の一部をエッチングすることで形成されており、正孔供給層７４，７８とドレイン部１００Ｄのドレイン電極１０１の間に形成されている。ドレイン側絶縁性領域２４０が設けられているので、ドレイン側絶縁性領域２４０に隣接するチャネル層７３，７７内に２次元正孔ガス層（２ＤＨＧ）が生成されず、２次元正孔ガス層とｎ型ドレイン半導体領域１０２がｐｎ接合で接しないように構成されている。なお、複数のドレイン側絶縁性領域２４０の各々は、２次元正孔ガス層とｎ型ドレイン半導体領域１０２が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ドレイン側絶縁性領域２４０に対応する領域に２次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、２次元正孔ガス層とｎ型ドレイン半導体領域１０２の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
【０１２６】
ゲート側絶縁性領域２４２は、電子供給層７２，７６の一部とｐ型ゲート半導体領域１０４の一部をエッチングすることで形成されており、電子供給層７２，７６とゲート部１００Ｇのゲート電極１０３の間に形成されている。ゲート側絶縁性領域２４２が設けられているので、ゲート側絶縁性領域２４２に隣接するチャネル層７３，７７内に２次元電子ガス層（２ＤＥＧ）が生成されず、２次元電子ガス層とｐ型ゲート半導体領域１０４がｐｎ接合で接しないように構成されている。なお、複数のゲート側絶縁性領域２４２の各々は、２次元電子ガス層とｐ型ゲート半導体領域１０４が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ゲート側絶縁性領域２４２に対応する領域に２次元電子ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、２次元電子ガス層とｐ型ゲート半導体領域１０４の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
【０１２７】
ソース側絶縁性領域２４４は、正孔供給層７４，７８の一部とｎ型ソース半導体領域１０６の一部をエッチングすることで形成されており、正孔供給層７４，７８とソース部１００Ｓのソース電極１０５の間に形成されている。ソース側絶縁性領域２４４が設けられているので、ソース側絶縁性領域２４４に隣接するチャネル層７３，７７内に２次元正孔ガス層が生成されず、２次元正孔ガス層とｎ型ソース半導体領域１０６がｐｎ接合で接しないように構成されている。なお、複数のソース側絶縁性領域２４４の各々は、２次元正孔ガス層とｎ型ソース半導体領域１０６が直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ソース側絶縁性領域２４４に対応する領域に２次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、２次元正孔ガス層とｎ型ソース半導体領域１０６の間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性高抵抗半導体が形成されていてもよい。
【０１２８】
次に、半導体装置１０Ｇの動作を説明する。ドレイン部１００Ｄのドレイン電極１０１に正電圧が印加され、ソース部１００Ｓのソース電極１０５が接地され、ゲート部１００Ｇのゲート電極１０３が接地されていると、半導体装置１０Ｇはオン状態となる。このとき、電子供給層７２とチャネル層７３のヘテロ接合面のうちのチャネル層７３側に、電子供給層７２から電子が供給されて２次元電子ガス層が生成される。チャネル層７３と正孔供給層７４のヘテロ接合面のうちのチャネル層７３側に、正孔供給層７４から正孔が供給されて２次元正孔ガス層が生成される。電子供給層７６とチャネル層７７のヘテロ接合面のうちのチャネル層７７側に、電子供給層７６から電子が供給されて２次元電子ガス層が生成される。チャネル層７７と正孔供給層７８のヘテロ接合面のうちのチャネル層７７側に、正孔供給層７８から正孔が供給されて２次元正孔ガス層が生成される。半導体装置１０Ｇでは、半導体積層体７０内の２次元電子ガス層を介してドレイン部１００Ｄとソース部１００Ｓの間が導通する。このように、半導体装置１０Ｇは、２次元電子ガス層を介して電流が流れるので、低いオン抵抗を有することができる。
【０１２９】
ドレイン部１００Ｄのドレイン電極１０１に正電圧が印加され、ソース部１００Ｓのソース電極１０５が接地され、ゲート部１００Ｇのゲート電極１０３に負電圧が印加されていると、半導体装置１０Ｇはオフ状態となる。ゲート部１００Ｇのｐ型ゲート半導体領域１０４は、半導体積層体７０内の２次元正孔ガス層にオーミック接触している。このため、半導体積層体７０内の２次元正孔ガス層は、ゲート部１００Ｇのゲート電極１０３に印加される電位に追随して変動することができる。この場合、ゲート部１００Ｇに負電圧が印加されるので、半導体積層体７０内の２次元正孔ガス層に対して負電圧が印加される。これにより、半導体積層体７０内の２次元正孔ガス層及び２次元電子ガス層は空乏化する。２次元正孔ガス層及び２次元電子ガス層が空乏化すると、２次元電子ガス層が空乏化された領域に正の固定電荷が残存し、２次元正孔ガス層が空乏化された領域に負の固定電荷が残存し、これら固定電荷の間の電界がドレイン部１００Ｄとソース部１００Ｓを結ぶ方向に対して直交する方向に発生する。このように、半導体装置１０Ｇは、ヘテロ接合型スーパージャンクション構造を有しており、ドレイン部１００Ｄとソース部１００Ｓの間の電界強度を一様とすることができる。特に、ドリフト領域に対応するドレイン部１００Ｄとゲート部１００Ｇの間の電界強度を一様とすることができるので、半導体装置１０Ｇは、高耐圧な特性を有することができる。
【０１３０】
さらに、半導体装置１０Ｇでは、ゲート部１００Ｇのｐ型ゲート半導体領域１０４が、ゲート側絶縁性領域２４２によって半導体積層体７０内の２次元電子ガス層から絶縁されている。このため、ゲート部１００Ｇのｐ型ゲート半導体領域１０４と２次元電子ガス層の間の絶縁リークを抑えながら、ゲート部１００Ｇのゲート電極１０３に十分に低い負電圧を印加することができる。換言すると、半導体積層体７０内の２次元正孔ガス層及び２次元電子ガス層を良好に空乏化するのに必要な負電圧をゲート部１００Ｇのゲート電極１０３に印加しても、ゲート部１００Ｇのｐ型ゲート半導体領域１０４と２次元電子ガス層の間が絶縁リークすることが抑えられている。このため、半導体積層体７０内の２次元正孔ガス層及び２次元電子ガス層が良好に空乏化され、半導体装置１０Ｇは、高耐圧な特性を有することができる。
【０１３１】
さらに、半導体装置１０Ｇでは、ドレイン部１００Ｄのｎ型ドレイン半導体領域１０２がドレイン側絶縁性領域２４０によって半導体積層体７０内の２次元正孔ガス層から絶縁され、ソース部１００Ｓのｎ型ソース半導体領域１０６がソース側絶縁性領域２４４によって半導体積層体７０内の２次元正孔ガス層から絶縁されている。このため、ドレイン部１００Ｄのｎ型ドレイン半導体領域１０２と２次元正孔ガス層の間、及び、ソース部１００Ｓのｎ型ソース半導体領域１０６と２次元正孔ガス層の間が絶縁リークすることが抑えられ、半導体装置１０Ｇは、高耐圧な特性を有することができる。
【０１３２】
また、半導体装置１０Ｇでは、第１バリア層７１の厚み及び第３バリア層７９の厚みが、２次元電子ガス層と２次元正孔ガス層の間の距離よりも薄く調整されている。これにより、半導体積層体７０の全体、すなわち、２次元キャリアガス層対もその間のキャリアも良好に空乏化され、半導体装置１０Ｇは、高耐圧な特性を有することができる。
【０１３３】
（第８実施例）
図１３に、第８実施例の半導体装置１０Ｈを示す。半導体装置１０Ｈは、図１２に示す第７実施例の半導体装置１０Ｇの変形例である。半導体装置１０Ｈは、第７実施例の半導体装置１０Ｇのようなｐ型ゲート半導体領域１０４が設けられておらず、ゲート部２００Ｇが、ショットキー電極のみで構成されていることを特徴とする。ゲート部２００Ｇのショットキー電極は、半導体積層体７０のＧａＡｓ系半導体に対してショットキー接合可能な材料である。半導体装置１０Ｈはさらに、２次元電子ガス層（２ＤＥＧ）に対応して設けられている複数のゲート側絶縁性領域２４６と、２次元正孔ガス層（２ＨＧ）に対応して設けられている複数のゲート側絶縁性領域２４８と、を備えていることを特徴とする。これらゲート側絶縁性領域２４６，２４８の各々は、空隙として形成されている。
【０１３４】
２次元電子ガス層に対応して設けられているゲート側絶縁性領域２４６は、電子供給層７２，７６の一部をエッチングすることで形成されており、電子供給層７２，７６とショットキー電極２００Ｇの間に形成されている。ゲート側絶縁性領域２４６が設けられているので、ゲート側絶縁性領域２４６に隣接するチャネル層７３，７７内に２次元電子ガス層が生成されず、２次元電子ガス層とショットキー電極２００Ｇがショットキー接合で接しないように構成されている。なお、ゲート側絶縁性領域２４６は、２次元電子ガス層とショットキー電極２００Ｇが直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ゲート側絶縁性領域２４２に対応する領域に２次元電子ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、２次元電子ガス層とショットキー電極２００Ｇの間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
【０１３５】
２次元正孔ガス層に対応して設けられているゲート側絶縁性領域２４８は、正孔供給層７４，７８の一部をエッチングすることで形成されており、正孔供給層７４，７８とショットキー電極２００Ｇの間に形成されている。ゲート側絶縁性領域２４８が設けられているので、ゲート側絶縁性領域２４８に隣接するチャネル層７３，７７内に２次元正孔ガス層が生成されず、２次元正孔ガス層とショットキー電極２００Ｇがショットキー接合で接しないように構成されている。なお、ゲート側絶縁性領域２４８は、２次元正孔ガス層とショットキー電極２００Ｇが直接的に接しないように構成される限り、他の代替手段が採用され得る。例えば、ゲート側絶縁性領域２４８に対応する領域に２次元正孔ガス層を生じさせない材料の絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。あるいは、２次元正孔ガス層とショットキー電極２００Ｇの間を介在する位置に空隙、絶縁体、絶縁性又は半絶縁性の高抵抗半導体が形成されていてもよい。
【０１３６】
このように、半導体装置１０Ｈでは、２次元正孔ガス層がドレイン部１００Ｄとゲート部１００Ｇとソース部１００Ｓのいずれからも絶縁されており、その電位がフローティングである。
【０１３７】
次に、半導体装置１０Ｈの動作を説明する。ドレイン部１００Ｄのドレイン電極１０１に正電圧が印加され、ソース部１００Ｓのソース電極１０５が接地され、ゲート部１００Ｇのゲート電極１０３が接地されていると、半導体装置１０Ｈはオン状態となる。このとき、電子供給層７２とチャネル層７３のヘテロ接合面のうちのチャネル層７３側に、電子供給層７２から電子が供給されて２次元電子ガス層が生成される。チャネル層７３と正孔供給層７４のヘテロ接合面のうちのチャネル層７３側に、正孔供給層７４から正孔が供給されて２次元正孔ガス層が生成される。電子供給層７６とチャネル層７７のヘテロ接合面のうちのチャネル層７７側に、電子供給層７６から電子が供給されて２次元電子ガス層が生成される。チャネル層７７と正孔供給層７８のヘテロ接合面のうちのチャネル層７７側に、正孔供給層７８から正孔が供給されて２次元正孔ガス層が生成される。半導体装置１０Ｈでは、半導体積層体７０内の２次元電子ガス層を介してドレイン部１００Ｄとソース部１００Ｓの間が導通する。このように、半導体装置１０Ｈは、２次元電子ガス層（２ＤＥＧ）を介して電流が流れるので、低いオン抵抗を有することができる。
【０１３８】
ドレイン部１００Ｄのドレイン電極１０１に正電圧が印加され、ソース部１００Ｓのソース電極１０５が接地され、ゲート部１００Ｇのゲート電極１０３に負電圧が印加されていると、半導体装置１０Ｇはオフ状態となる。上記したように、半導体積層体７０内の２次元正孔ガス層の電位がフローティングである。半導体積層体７０内の２次元正孔ガス層の電位は、容量結合によりショットキー電極２００Ｇに印加される電位に追随して変動することができる。この場合、ショットキー電極２００Ｇに負電圧が印加されるので、半導体積層体７０内の２次元正孔ガス層に対して負電圧が印加される。これにより、半導体積層体７０内の２次元正孔ガス層及び２次元電子ガス層は空乏化する。２次元正孔ガス層及び２次元電子ガス層が空乏化すると、２次元電子ガス層が空乏化された領域に正の固定電荷が残存し、２次元正孔ガス層が空乏化された領域に負の固定電荷が残存し、これら固定電荷の間の電界がドレイン部１００Ｄとソース部１００Ｓを結ぶ方向に対して直交する方向に発生する。このように、半導体装置１０Ｈは、ヘテロ接合型スーパージャンクション構造を有しており、ドレイン部１００Ｄとソース部１００Ｓの間の電界強度を一様とすることができる。特に、ドリフト領域に対応するドレイン部１００Ｄとゲート部１００Ｇの間の電界強度を一様とすることができるので、半導体装置１０Ｈは、高耐圧な特性を有することができる。
【０１３９】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。例えば、半導体積層体内に生成される二次元電子ガス層と二次元正孔ガス層の上下方向（積層方向）における順序は、実施例で例示されたものに限定されない。即ち、表面側から二次元電子ガス層、二次元正孔ガス層という順序でもよいし、表面側から二次元正孔ガス層、二次元電子ガス層という順序でもよい。
【０１４０】
特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであるが、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【０１４１】
１Ａ：半導体装置
１Ｄドレイン部
１Ｇ：ゲート部
１Ｓ：ソース部
１：第１半導体層
２：第２半導体層
３：第３半導体層
４：第４半導体層
５：第５半導体層
６：半導体積層体
７：ドレイン側絶縁性領域
８：ソース側絶縁性領域
９：ゲート側絶縁性領域
１０Ｓｕｂ：基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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