(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】ｐ型の半導体層ＰＲ上には、半導体層ＥＰが形成されている。半導体層ＥＰの表面には、ｎ型の半導体層ＮＲ１が形成されている。半導体層ＰＲ、半導体層ＥＰおよび半導体層ＮＲ１は、それぞれ受光器の一部を構成している。半導体層ＥＰ上には、半導体層ＥＰと異なる材料のキャップ層ＣＰが形成され、キャップ層ＣＰ内には、金属と、キャップ層ＣＰに含まれる材料との反応生成物であるシリサイド層ＳＩ１が形成されている。キャップ層ＣＰ上には、シリサイド層ＳＩ１を介して、バリアメタル膜ＢＭ１を有するプラグＰＧ１が形成されている。ここで、半導体層ＮＲ１内には、上記金属と、半導体層ＮＲ１に含まれる材料との反応生成物が形成されていない。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成され、且つ、第１導電型の不純物を含む第１半導体層と、
前記第１半導体層上に形成された第２半導体層と、
前記第２半導体層内に形成され、前記第２半導体層の一部であり、且つ、前記第１導電型とは反対の導電型である第２導電型の不純物を含む第３半導体層と、
前記第３半導体層上に形成され、且つ、前記第２半導体層とは異なる材料からなる第４半導体層と、
前記第４半導体層内に形成され、且つ、第１金属と、前記第４半導体層に含まれる材料との反応生成物である第１化合物層と、
前記第１化合物層上に形成され、且つ、前記第１化合物層を介して、前記第３半導体層と電気的に接続される第１プラグと、
を有し、
前記第１半導体層、前記第２半導体層および前記第３半導体層は、それぞれ受光器の一部を構成し、
前記第３半導体層内には、前記第１金属と、前記第３半導体層に含まれる材料との反応生成物が形成されていない、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１化合物層の底面は、前記第３半導体層に達しないように、前記第４半導体層内に位置している、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１化合物層は、前記第３半導体層と直接接している、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１半導体層内には、前記第１金属と同じか、または異なる材料である第２金属と、前記第１半導体層に含まれる材料との反応生成物である第２化合物層が形成され、
前記第２化合物層上には、前記第２化合物層を介して、前記第１半導体層と電気的に接続される第２プラグが形成され、
前記第２化合物層の厚さは、前記第１化合物層の厚さよりも厚い、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１プラグは、前記第１金属を含む第１バリアメタル膜と、第１導電性膜とを有し、
前記第１化合物層は、前記第１バリアメタル膜に含まれる前記第１金属と、前記第４半導体層に含まれる材料との反応生成物である、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１金属は、チタンであり、
前記第４半導体層は、シリコンを含み、
前記第１化合物層は、チタンシリサイドからなる、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記第１プラグは、第３金属を含む第１バリアメタル膜と、第１導電性膜とを有し、
前記第１金属は、前記第３金属とは異なる材料である、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１金属は、コバルト、ニッケルまたはプラチナであり、
前記第４半導体層は、シリコンを含み、
前記第１化合物層は、コバルトシリサイド、ニッケルシリサイドまたはプラチナシリサイドからなる、半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型であり、
前記第２半導体層は、ゲルマニウムからなり、且つ、真性半導体であるか、若しくは、１×１０１７／ｃｍ３未満の不純物濃度を有するｐ型またはｎ型の半導体であり、
前記受光器は、ｐｉｎ接合構造である、半導体装置。
【請求項１０】
（ａ）基板を準備する工程、
（ｂ）前記基板上に第１導電型の不純物を含む第１半導体層を形成する工程、
（ｃ）前記基板上に、第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜を選択的に除去することで、前記第１絶縁膜に貫通部を形成する工程、
（ｅ）前記（ｄ）工程後、前記貫通部内に露出した前記第１半導体層上に第２半導体層を形成する工程、
（ｆ）前記第２半導体層上に、前記第２半導体層とは異なる材料からなる第４半導体層を形成する工程、
（ｇ）前記第２半導体層の一部に、イオン注入によって、前記第１導電型とは反対の導電型である第２導電型の不純物を導入することで、前記第２半導体層内に第３半導体層を形成する工程、
（ｈ）前記第１半導体層上および前記第４半導体層上に、第１層間絶縁膜を形成する工程、
（ｉ）前記第１層間絶縁膜に、前記第４半導体層に達する第１コンタクトホールを形成する工程、
（ｊ）前記第３半導体層内には、第１金属と、前記第３半導体層に含まれる材料との反応生成物を形成しないように、前記第１コンタクトホール内において、前記第４半導体層内に、前記第１金属と、前記第４半導体層に含まれる材料との反応生成物である第１化合物層を形成する工程、
（ｋ）前記第１コンタクトホール内に、前記第１化合物層を介して、前記第３半導体層と電気的に接続される第１プラグを形成する工程、
を有し、
前記第１半導体層、前記第２半導体層および前記第３半導体層は、それぞれ受光器の一部を構成する、半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記（ｊ）工程は、
（ｊ１）前記第１層間絶縁膜上および前記第１コンタクトホール内に、前記第１金属を含む第１バリアメタル膜を形成する工程、
（ｊ２）熱処理を施すことで、前記第４半導体層内に、前記第１バリアメタル膜に含まれる前記第１金属と、前記第４半導体層に含まれる材料との反応生成物である前記第１化合物層を形成する工程、
を有し、
前記（ｋ）工程は、
（ｋ１）前記第１バリアメタル膜上に、第１導電性膜を形成する工程、
（ｋ２）前記第１コンタクトホールの外部に形成されている前記第１導電性膜および前記第１バリアメタル膜を除去することで、前記第１コンタクトホール内に残された、前記第１導電性膜および前記第１バリアメタル膜を含む前記第１プラグを形成する工程、
を有する、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記（ｊ２）工程は、前記（ｊ１）工程の後に行われ、
前記（ｊ１）工程において、前記第１バリアメタル膜を形成する工程は、スパッタリング法によって行われ、
前記（ｊ２）工程において、前記熱処理を施す工程は、前記（ｊ１）工程の温度よりも高い温度で行われる、半導体装置の製造方法。
【請求項１３】
請求項１１に記載の半導体装置の製造方法において、更に、
（ｌ）前記（ｈ）工程と前記（ｊ）工程との間において、前記第１層間絶縁膜に、前記第１半導体層に達する第２コンタクトホールを形成する工程、
を有し、
前記（ｊ１）工程において、前記第１金属を含む前記第１バリアメタル膜は、前記第２コンタクトホール内にも形成され、
前記（ｊ２）工程において、前記熱処理によって、前記第１半導体層内に、前記第１バリアメタル膜に含まれる前記第１金属と、前記第１半導体層に含まれる材料との反応生成物である第２化合物層が形成され、
前記（ｋ１）工程において、前記第１導電性膜は、前記第２コンタクトホール内の前記第１バリアメタル膜上にも形成され、
前記（ｋ２）工程において、前記第１半導体層と電気的に接続され、且つ、前記第２コンタクトホール内に残された、前記第１導電性膜および前記第１バリアメタル膜を含む第２プラグが形成される、半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記第１金属は、チタンであり、
前記第１半導体層および前記第４半導体層は、それぞれ、シリコンを含み、
前記第１化合物層および前記第２化合物層は、それぞれ、チタンシリサイドからなる、半導体装置の製造方法。
【請求項１５】
請求項１１に記載の半導体装置の製造方法において、更に、
（ｍ）前記（ｈ）工程と前記（ｊ）工程との間において、前記第１層間絶縁膜に、前記第１半導体層に達する第２コンタクトホールを形成する工程、
（ｎ）前記（ｍ）工程と前記（ｊ）工程との間において、前記第２コンタクトホール内において、前記第１半導体層内に、第２金属と、前記第１半導体層に含まれる材料との反応生成物であり、且つ、前記第１化合物層よりも厚さの大きい第２化合物層を形成する工程、
（о）前記（ｎ）工程と前記（ｊ）工程との間において、前記第２コンタクトホール内に、前記第２化合物層を介して、前記第１半導体層と電気的に接続される第２プラグを形成する工程、
を有し、
前記（ｎ）工程は、
（ｎ１）前記第１層間絶縁膜上および前記第２コンタクトホール内に、前記第２金属を含む第２バリアメタル膜を形成する工程、
（ｎ２）熱処理を施すことで、前記第１半導体層内に、前記第２バリアメタル膜に含まれる前記第２金属と、前記第１半導体層に含まれる材料との反応生成物である前記第２化合物層を形成する工程、
を有し、
前記（о）工程は、
（о１）前記第２バリアメタル膜上に、第２導電性膜を形成する工程、
（о２）前記第２コンタクトホールの外部に形成されている前記第２導電性膜および前記第２バリアメタル膜を除去することで、前記第２コンタクトホール内に残された、前記第２導電性膜および前記第２バリアメタル膜を含む前記第２プラグを形成する工程、
を有する、半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記第１金属および前記第２金属は、それぞれ、チタンであり、
前記第１半導体層および前記第４半導体層は、それぞれ、シリコンを含み、
前記第１化合物層および前記第２化合物層は、それぞれ、チタンシリサイドからなる、半導体装置の製造方法。
【請求項１７】
請求項１０に記載の半導体装置の製造方法において、
前記（ｊ）工程は、
（ｊ３）前記第１層間絶縁膜上および前記第１コンタクトホール内に、前記第１金属を含む第１金属膜を形成する工程、
（ｊ４）熱処理を施すことで、前記第４半導体層内に、前記第１金属膜に含まれる前記第１金属と、前記第４半導体層に含まれる材料との反応生成物である前記第１化合物層を形成する工程、
（ｊ５）前記（ｊ４）工程後に、未反応の前記第１金属膜を除去する工程、
を有し、
前記（ｋ）工程は、
（ｋ３）前記第１層間絶縁膜上、および、前記第１コンタクトホール内における前記第１シリサイド層上に、前記第１金属とは異なる第３金属を含む第３バリアメタル膜を形成する工程、
（ｋ４）前記第３バリアメタル膜上に、第３導電性膜を形成する工程、
（ｋ５）前記第１コンタクトホールの外部に形成されている前記第３導電性膜および前記第３バリアメタル膜を除去することで、前記第１コンタクトホール内に残された、前記第３導電性膜および前記第３バリアメタル膜を含む前記第１プラグを形成する工程、
を有する、半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記第１金属は、コバルト、ニッケルまたはプラチナであり、
前記第４半導体層は、シリコンを含み、
前記第１化合物層は、コバルトシリサイド、ニッケルシリサイドまたはプラチナシリサイドからなる、半導体装置の製造方法。
【請求項１９】
請求項１０に記載の半導体装置の製造方法において、
前記第１化合物層は、前記第３半導体層に直接接する、半導体装置の製造方法。
【請求項２０】
請求項１０に記載の半導体装置の製造方法において、
前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型であり、
前記第２半導体層は、ゲルマニウムからなり、且つ、真性半導体であるか、若しくは、１×１０１７／ｃｍ３未満の不純物濃度を有するｐ型またはｎ型の半導体であり、
前記受光器は、ｐｉｎ接合構造である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、光デバイスを有する半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
近年、シリコンフォトニクス技術が開発されている。このシリコンフォトニクス技術は、半導体基板上に、シリコンまたはゲルマニウムなどを材料とした光信号用の伝送線路を形成し、この光信号用の伝送線路により形成される種々の光デバイスと電子デバイスとを集積することにより、光通信用モジュールとしての半導体装置を実現する技術である。このような半導体装置の中には、光信号用の伝送線路として、半導体基板上に絶縁層を介して形成された半導体層からなる光導波路と、絶縁層上に光導波路を覆うように形成された絶縁膜と、を有するものがある。このとき、光導波路は、コア層として機能し、絶縁層および絶縁膜は、クラッド層として機能する。
【０００３】
また、このような半導体装置の中には、光信号を電気信号に変換する光電変換部を有するものがある。そして、光電変換部として、通信波長帯である１．６μｍ程度までの波長の近赤外光を検出するために、ゲルマニウムからなる半導体層を含む受光器を備えるものがある。
【０００４】
特許文献１には、ゲルマニウム受光器において、ゲルマニウム層上に、保護膜としてＳｉ層を形成することで、リーク電流を抑制する技術が開示されている。また、特許文献１には、Ｓｉ層上に形成され、且つ、金属からなるプラグが開示されている。そして、Ｓｉ層と、プラグとが接触する領域において、プラグ下におけるＳｉ層を全てＮｉＳｉ層とし、ゲルマニウム層の一部をＮｉＧｅ層とすることで、Ｓｉ層の追加による抵抗の増大を抑制する技術が開示されている。
【０００５】
特許文献２には、ゲルマニウム受光器において、ゲルマニウム層上に、保護膜としてＳｉＧｅ層を形成し、ＳｉＧｅ層上に、ＴｉＮ膜を介して、金属からなるプラグを形成する技術が開示されている。
【０００６】
特許文献３には、光導波路および光電変換部を有するシリコンフォトニクス技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１３−２０７２３１号公報
【特許文献２】特開２０１４−１８３１９５号公報
【特許文献３】特開２０１７−４９５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ゲルマニウム層を含む受光器では、ゲルマニウム層中の暗電流を低減させることが望まれる。また、ゲルマニウム層上に、シリコンなどの保護膜を介して、金属からなるプラグを接続させる際に、ゲルマニウム層とプラグとの間の抵抗を、出来る限り低減させることが望まれる。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
一実施の形態である半導体装置は、基板上に形成され、且つ、第１導電型の不純物を含む第１半導体層と、第１半導体層上に形成された第２半導体層と、第２半導体層内に形成され、第２半導体層の一部であり、且つ、第１導電型とは反対の導電型である第２導電型の不純物を含む第３半導体層と、を有する。また、半導体装置は、第３半導体層上に形成され、且つ、前記第２半導体層とは異なる材料からなる第４半導体層と、第４半導体層内に形成され、且つ、第１金属と、第４半導体層に含まれる材料との反応生成物である第１化合物層と、第１化合物層上に形成され、且つ、第１化合物層を介して、第３半導体層と電気的に接続される第１プラグと、を有する。ここで、第１半導体層、第２半導体層および第３半導体層は、それぞれ受光器の一部を構成し、第３半導体層内には、第１金属と、第３半導体層に含まれる材料との反応生成物が形成されていない。
【発明の効果】
【００１２】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１の半導体装置の要部断面図である。
【図２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３】図２に続く製造工程を示す断面図である。
【図４】図３に続く製造工程を示す断面図である。
【図５】図４に続く製造工程を示す断面図である。
【図６】図５に続く製造工程を示す断面図である。
【図７】図６に続く製造工程を示す断面図である。
【図８】図７に続く製造工程を示す断面図である。
【図９】図８に続く製造工程を示す断面図である。
【図１０】図９に続く製造工程を示す断面図である。
【図１１】図１０に続く製造工程を示す断面図である。
【図１２】実施の形態１の変形例の半導体装置の要部断面図である。
【図１３】実施の形態２の半導体装置の要部断面図である。
【図１４】実施の形態２の半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く製造工程を示す断面図である。
【図１６】図１５に続く製造工程を示す断面図である。
【図１７】実施の形態３の半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く製造工程を示す断面図である。
【図１９】検討例１の半導体装置の要部断面図である。
【図２０】検討例２の半導体装置の要部断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップなども含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
【００１７】
また、本実施の形態において、ｐ型の半導体とは、ボロン（Ｂ）または二フッ化ボロン（ＢＦ２）などの不純物が導入された半導体を意味し、ｎ型の半導体とは、ヒ素（Ａｓ）またはリン（Ｐ）などの不純物が導入された半導体を意味する。また、本実施の形態において、ｉ型の半導体とは、真性半導体、若しくは、１×１０１７／ｃｍ３未満の不純物濃度を有するｐ型またはｎ型の半導体を意味する。
【００１８】
（実施の形態１）
以下に、本実施の形態の半導体装置の構造、本実施の形態の半導体装置の製造方法、検討例の半導体装置、および、本実施の形態の主な特徴を、順番に説明する。
【００１９】
＜半導体装置の構造について＞
本実施の形態の半導体装置は、シリコンフォトニクス技術に関連し、例えば、光信号の伝送線路である光導波路と、電気信号を光信号に変換する光変調部と、光信号を電気信号に変換する光電変換部とを有する。ここで、本実施の形態の半導体装置の特徴は、光電変換部にあるため、光導波路および光変調部など、他の構造については、詳しい説明を省略する。光導波路および光変調部などについては、例えば、シリコンフォトニクス技術において採用されている公知の構成を適用することができる。
【００２０】
図１は、光電変換部の受光器を有する半導体装置の断面構造を示している。この受光器は、ｐ型の半導体層ＰＲと、ｉ型の半導体層ＥＰと、半導体層ＥＰの一部にｎ型の不純物が導入された領域である半導体層ＮＲ１と、を含んで構成されるｐｉｎ接合構造である。以下に、ｐｉｎ接合構造の受光器の構造と、その周囲の構造とを詳細に説明する。
【００２１】
図１に示されるように、本実施の形態の半導体装置には、半導体基板ＳＢと、半導体基板ＳＢ上に形成された絶縁層ＢＯＸと、絶縁層ＢＯＸを介して半導体基板ＳＢ上に形成された半導体層ＳＬと、を有するＳＯＩ（Silicon on Insulator）基板が用いられる。半導体基板ＳＢは、例えば面方位が（１００）であり、抵抗率が５〜５０Ωｃｍ程度であるｐ型のシリコン（Ｓｉ）単結晶基板からなる。絶縁層ＢＯＸは、例えば酸化シリコン（ＳｉＯ２）膜である。半導体層ＳＬは、例えば面方位が（１００）、抵抗率が５〜５０Ωｃｍ程度のｐ型のシリコン単結晶基板が薄化されたものである。絶縁層ＢＯＸの膜厚は、例えば２〜３μｍ程度であり、半導体層ＳＬの膜厚は、例えば１８０〜２５０ｎｍ程度である。ただし、基板は、支持用の半導体基板ＳＢを有するものに限定されるものではなく、例えば、ＳＯＳ（Silicon on Sapphire）基板のように、支持基板として機能する絶縁層（サファイア）上に半導体層を設けた２層構造の基板であってもよい。
【００２２】
半導体層ＳＬは、選択的にパターニングされており、絶縁層ＢＯＸ上には、複数の半導体層ＳＬが存在している。図１では、１つの半導体層ＳＬのみ図示している。光電変換部の半導体層ＳＬは、ｐｉｎ接合構造の一部を構成し、ｐ型の不純物が導入された半導体層ＰＲであり、例えば１×１０１９〜１×１０２０／ｃｍ３の不純物濃度を有する。なお、光電変換部以外の領域においては、半導体層ＳＬは、例えば導波路として形成されている。
【００２３】
半導体層ＰＲの上面上および側面上には、絶縁膜ＩＦ１が形成されている。絶縁膜ＩＦ１は、後述の半導体層ＮＲ１を所定の位置にのみエピタキシャル成長により形成する観点から、絶縁層ＢＯＸ上において、半導体層ＮＲ１を形成すべきでない領域を覆う膜である。絶縁膜ＩＦ１の材料および膜厚は、上記の目的を達成することができれば特に限定されない。絶縁膜ＩＦ１は、例えば酸化シリコンまたは窒化シリコンからなり、絶縁膜ＩＦ１の膜厚は、例えば２０〜４０ｎｍ程度である。また、絶縁膜ＩＦ１の一部は除去されており、絶縁膜ＩＦ１に貫通部が形成されている。この貫通部内において、半導体層ＰＲの上面が露出している。
【００２４】
絶縁膜ＩＦ１に覆われていない半導体層ＰＲの上面上には、ｉ型の半導体層ＥＰが形成されている。半導体層ＥＰは、例えばゲルマニウムからなり、半導体層ＥＰの膜厚は、３００ｎｍ〜１μｍである。半導体層ＥＰの一部であり、且つ、半導体層ＥＰの表面には、ｎ型の不純物が導入された半導体層ＮＲ１が形成されている。このｎ型の半導体層ＮＲ１の不純物濃度は、例えば１×１０１９〜１×１０２０／ｃｍ３である。半導体層ＮＲ１は、半導体層ＥＰの上面から２０ｎｍ程度の深さにかけて形成されている。
【００２５】
ここで、ゲルマニウムは、シリコンよりも禁制帯幅が狭いという特徴がある。そのため、シリコンからなる半導体層ＰＲと、ゲルマニウムからなる半導体層ＥＰおよび半導体層ＮＲ１とで構成されたｐｉｎ接合構造により、通信波長帯である１．６μｍ程度までの波長の近赤外光を検出することができる。
【００２６】
半導体層ＮＲ１上には、キャップ層（半導体層）ＣＰが形成されている。キャップ層ＣＰは、半導体層ＮＲ１と異なる材料からなり、例えば、シリコン（Ｓｉ）またはシリコンゲルマニウム（ＳｉＧｅ）からなる。キャップ層ＣＰの膜厚は、例えば２０〜５０ｎｍ程度である。本実施の形態では、キャップ層ＣＰは、エピタキシャル成長膜である。キャップ層の一部には、ｎ型の不純物が導入されており、ｎ型の半導体層ＮＲ２となっている。このｎ型の半導体層ＮＲ２の不純物濃度は、例えば１×１０１９〜１×１０２０／ｃｍ３である。半導体層ＮＲ２は、半導体層ＮＲ１と接する位置に形成されている。
【００２７】
キャップ層ＣＰは、主に、半導体層ＥＰの表面が損傷する問題、または、半導体層ＥＰの膜厚が減少する問題などを防止するために設けられている。キャップ層ＣＰの下には、ｐｉｎ接合構造の受光器が形成されているが、キャップ膜ＣＰ自体は、受光器として必須の構成ではない。また、キャップ層ＣＰの膜厚が厚くなると、キャップ膜ＣＰ自体が高抵抗体となってしまうので、受光器に流れる電流が低減することになる。このため、キャップ層ＣＰの膜厚は、出来る限り薄いことが望ましく、半導体層ＥＰの膜厚より薄いことが望ましい。
【００２８】
絶縁膜ＩＦ１上およびキャップ層ＣＰ上には、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、例えば酸化シリコンからなる。また、層間絶縁膜ＩＬ１の上面は、平坦化処理が施されている。
【００２９】
層間絶縁膜ＩＬ１には、キャップ層ＣＰ（半導体層ＮＲ２）に達するコンタクトホールＣＨ１、および、半導体層ＰＲに達するコンタクトホールＣＨ２が形成されている。コンタクトホールＣＨ１およびコンタクトホールＣＨ２の内部には、それぞれ、バリアメタル膜ＢＭ１を介して、導電性膜ＣＦ１が形成されている。バリアメタル膜ＢＭ１は、チタン（Ｔｉ）などの金属膜と、この金属膜上に形成された窒化チタン（ＴｉＮ）などの窒化金属膜との積層膜からなる。ここで、金属膜の膜厚は、例えば１０〜２０ｎｍ程度であり、窒化金属膜の膜厚は、例えば１０〜２０ｎｍ程度である。導電性膜ＣＦ１は、例えばタングステンからなる。コンタクトホールＣＨ１内およびコンタクトホールＣＨ２内に形成されているバリアメタル膜ＢＭ１および導電性膜ＣＦ１は、それぞれプラグＰＧ１を構成している。このコンタクトホールＣＨ１内のプラグＰＧ１によって、ｐｉｎ接合構造における光起電力効果により流れる直流電流を、外部に取り出すことができる。
【００３０】
プラグＰＧ１の下部に位置する半導体層ＮＲ２内には、シリサイド層（化合物層）ＳＩ１が形成されている。シリサイド層ＳＩ１は、半導体層ＮＲ２に含まれる半導体材料がシリコンであり、バリアメタル膜ＢＭ１に含まれる金属材料がチタンである場合に、半導体層ＮＲ２に含まれるシリコンと、バリアメタル膜ＢＭ１に含まれるチタンとが反応して形成された層であり、例えばチタンシリサイド（ＴｉＳｉ２）からなる。また、プラグＰＧ１の下に位置する半導体層ＰＲ内には、シリサイド層ＳＩ２が形成されている。シリサイド層ＳＩ２は、半導体層ＰＲに含まれるシリコンと、バリアメタル膜ＢＭ１に含まれるチタンとが反応して形成された層であり、例えばチタンシリサイド（ＴｉＳｉ２）からなる。
【００３１】
このように、コンタクトホールＣＨ１内に形成されたプラグＰＧ１は、シリサイド層ＳＩ１および半導体層ＮＲ２を介して、半導体層ＮＲ１と電気的に接続し、コンタクトホールＣＨ２内に形成されたプラグＰＧ１は、シリサイド層ＳＩ２を介して、半導体層ＰＲと電気的に接続される。
【００３２】
ここで、シリサイド層ＳＩ２の厚さは、１０〜３０ｎｍ程度である。また、シリサイド層ＳＩ１の厚さは、シリサイド層ＳＩ２の厚さと同程度であり、例えば１０〜３０ｎｍ程度である。シリサイド層ＳＩ１の厚さは、キャップ層ＣＰの膜厚よりも薄い。すなわち、シリサイド層ＳＩ１の底面は、半導体層ＮＲ２中に位置し、半導体層ＮＲ１までは達していない。言い換えれば、シリサイド層ＳＩ１の底面は、半導体層ＮＲ２と半導体層ＮＲ１との界面から、半導体層ＮＲ２側に位置している。
【００３３】
後で詳細に説明するが、半導体層ＮＲ１中には、ＴｉＧｅ層などのような、半導体層ＮＲ１に含まれる半導体材料と、バリアメタル膜ＢＭ１に含まれる金属材料との化合物層であるジャーマナイド層が形成されていない。従って、本実施の形態の半導体装置は、ジャーマナイド層に起因する暗電流の増加などの不具合を抑制することができる。
【００３４】
層間絶縁膜ＩＬ１上には、プラグＰＧ１と接続される配線Ｍ１が形成されている。配線Ｍ１は、アルミニウムを主体とする導電性膜と、この導電性膜の上部および下部にそれぞれ形成されたバリアメタル膜とからなる。これらのバリアメタル膜は、窒化チタン、または、チタンと窒化チタンとの積層膜で構成されている。
【００３５】
層間絶縁膜ＩＬ１上および配線Ｍ１上には、層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２は、例えば酸化シリコンからなる。また、層間絶縁膜ＩＬ２の上面は、平坦化処理が施されている。
【００３６】
層間絶縁膜ＩＬ２には、配線Ｍ１に達するコンタクトホールＣＨ３が形成されている。コンタクトホールＣＨ３の内部には、バリアメタル膜ＢＭ２を介して、導電性膜ＣＦ２が形成されている。バリアメタル膜ＢＭ２は、チタンなどの金属膜と、この金属膜上に形成された窒化チタンなどの窒化金属膜との積層膜からなる。ここで、金属膜の膜厚は、例えば１０〜２０ｎｍ程度であり、窒化金属膜の膜厚は、例えば１０〜２０ｎｍ程度である。導電性膜ＣＦ２は、例えばタングステンからなる。コンタクトホールＣＨ３内に形成されているバリアメタル膜ＢＭ２および導電性膜ＣＦ２は、プラグＰＧ２を構成している。
【００３７】
層間絶縁膜ＩＬ２上には、プラグＰＧ２と接続される配線Ｍ２が形成されている。配線Ｍ２は、例えばアルミニウムを主体とする導電性膜と、この導電性膜の上部および下部にそれぞれ形成されたバリアメタル膜とからなる。これらのバリアメタル膜は、例えば窒化チタン、または、チタンと窒化チタンとの積層膜で構成されている。
【００３８】
層間絶縁膜ＩＬ２上および配線Ｍ２上には、絶縁膜ＩＦ２が形成されている。絶縁膜ＩＦ２は、主に、水分の浸入を防ぐ目的から耐湿性の高い材料で構成され、例えば窒化シリコン膜、若しくは、酸窒化シリコン膜からなる単層膜、または、酸化シリコン膜上に窒化シリコン膜を形成した積層膜である。絶縁膜ＩＦ２には、配線Ｍ２に到達し、配線Ｍ２の上面の一部を露出する開口部ＯＰが形成されている。この開口部ＯＰから露出した配線Ｍ２は、ワイヤボンディングまたはバンプ電極などの外部接続用の端子と接続するための領域であり、パッド電極となる。
【００３９】
＜半導体装置の製造方法について＞
本実施の形態における半導体装置の製造方法を、図２〜図１０を用いて説明する。
【００４０】
まず、図２に示されるように、支持基板である半導体基板ＳＢと、半導体基板ＳＢ上に形成された絶縁層ＢＯＸと、絶縁層ＢＯＸを介して半導体基板ＳＢ上に形成された半導体層ＳＬと、を有するＳＯＩ基板を準備する。
【００４１】
このようなＳＯＩ基板を準備する工程の一例を以下に説明する。ＳＯＩ基板は、例えば、貼り合わせ法により形成することができる。貼り合わせ法では、シリコンからなる第１半導体基板の表面を酸化することで絶縁層ＢＯＸを形成した後、その絶縁層ＢＯＸに、シリコンからなる第２半導体基板を高温下で圧着することにより貼り合わせる。その後、第２半導体基板を薄膜化する。この場合、絶縁層ＢＯＸ上に残存する第２半導体基板の薄膜が半導体層ＳＬとなり、絶縁層ＢＯＸ下の第１半導体基板が半導体基板ＳＢとなる。
【００４２】
図３は、半導体層ＳＬのパターニング工程、および、半導体層ＰＲの形成工程を示している。
【００４３】
まず、フォトリソグラフィ法およびドライエッチング処理を用いて、半導体層ＳＬを選択的にパターニングする。なお、本実施の形態では、光電変換部のみを図示しているが、図示していない他の領域においては、このパターニングによって、光導波路などが形成される。
【００４４】
次に、フォトリソグラフィ法およびイオン注入法を用いて、半導体層ＳＬに、ボロンまたはフッ化ボロンなどの不純物を導入することで、ｐ型の半導体層ＰＲを形成する。なお、本実施の形態では、先に半導体層ＳＬをパターニングし、その後、イオン注入によって半導体層ＰＲを形成したが、これらの順番を逆にしてもよい。
【００４５】
図４は、絶縁膜ＩＦ１の形成工程を示している。
【００４６】
まず、半導体層ＰＲを覆うように、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化シリコンまたは窒化シリコンからなる絶縁膜ＩＦ１を形成する。次に、フォトリソグラフィ法およびドライエッチング処理を用いて、絶縁膜ＩＦ１を選択的にパターニングすることで、絶縁膜ＩＦ１に貫通部を形成する。この貫通部内において、半導体層ＰＲの上面の一部が露出される。
【００４７】
図５は、半導体層ＥＰおよびキャップ層（半導体層）ＣＰの形成工程を示している。
【００４８】
まず、絶縁膜ＩＦ１から露出している半導体層ＰＲの上面上に、エピタキシャル成長法によって、例えばゲルマニウム（Ｇｅ）からなる半導体層ＥＰと、半導体層ＥＰ上に、例えばシリコン（Ｓｉ）からなるキャップ層ＣＰとを順次形成する。半導体層ＥＰの膜厚は、３００ｎｍ〜１μｍ程度であり、キャップ層ＣＰの膜厚は、２０〜５０ｎｍ程度である。また、これら半導体層ＥＰおよびキャップ層ＣＰは、それぞれｉ型の半導体層である。
【００４９】
図６は、半導体層ＮＲ１および半導体層ＮＲ２の形成工程を示している。
【００５０】
まず、キャップ層ＣＰの上面の一部を開口するパターンを有するレジストパターンＲＰを形成する。次に、レジストパターンＲＰをマスクとしてイオン注入を行うことで、キャップ層ＣＰの一部および半導体層ＥＰの一部に、ヒ素またはリンなどの不純物を導入する。これにより、キャップ層ＣＰの一部は、ｎ型の半導体層ＮＲ２となり、半導体層ＥＰの一部は、ｎ型の半導体層ＮＲ１となる。また、半導体層ＮＲ１は、例えば、半導体層ＥＰの上面から２０〜３０ｎｍ程度の深さにかけて形成されている。すなわち、半導体層ＮＲ１の膜厚は、例えば２０〜３０ｎｍ程度である。
【００５１】
以上のようにして、半導体層ＰＲと、半導体層ＮＲ１を含む半導体層ＥＰと、を有するｐｉｎ接合構造の受光器が形成される。
【００５２】
図７は、層間絶縁膜ＩＬ１の形成工程を示している。
【００５３】
まず、キャップ層ＣＰ上および絶縁膜ＩＦ１上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる層間絶縁膜ＩＬ１を形成する。次に、ＣＭＰ（Chemical Mechanical Polishing）法によって、層間絶縁膜ＩＬ１を研磨することで、層間絶縁膜ＩＬ１の上面を平坦化する。なお、この平坦化処理は、必ずしも行わなくともよい。
【００５４】
図８は、コンタクトホールＣＨ２の形成工程を示している。
【００５５】
まず、フォトリソグラフィ法およびドライエッチング処理によって、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１に、半導体層ＰＲに達するコンタクトホールＣＨ２を形成する。
【００５６】
図９は、コンタクトホールＣＨ１の形成工程を示している。
【００５７】
まず、フォトリソグラフィ法およびドライエッチング処理によって、層間絶縁膜ＩＬ１に、半導体層ＮＲ２に達するコンタクトホールＣＨ１を形成する。なお、本実施の形態では、コンタクトホールＣＨ２を先に形成し、その後、コンタクトホールＣＨ１を形成しているが、これらの順番は逆であってもよい。
【００５８】
また、本実施の形態では、コンタクトホールＣＨ１とコンタクトホールＣＨ２とを、それぞれ別の工程で形成しているが、コンタクトホールＣＨ１とコンタクトホールＣＨ２とを、同じ工程で形成することもできる。その場合、同一のマスクを使用することができるので、製造コストを抑制でき、製造工程も簡略化することができる。
【００５９】
しかし、その場合には、コンタクトホールＣＨ１が半導体層ＮＲ２に達した後も、コンタクトホールＣＨ２が半導体層ＰＲに達するまで、ドライエッチング処理が行われる。そうすると、半導体層ＮＲ２は過剰なドライエッチング処理に晒されることになり、半導体層ＮＲ２の表面が削れてしまう恐れがある。このため、エッチング処理の際の削れを考慮すると、半導体層ＮＲ２（キャップ層ＣＰ）の膜厚は、厚いことが好ましい。後のシリサイド層ＳＩ１の形成工程時には、半導体層ＮＲ１がジャーマナイド化されないように、半導体層ＮＲ２の膜厚が十分に確保されている必要がある。そのため、半導体層ＮＲ２の表面が削れて後退することは、望ましくない。以上の理由から、半導体層ＮＲ２の膜厚を十分に確保するために、本実施の形態の図８および図９で説明したように、コンタクトホールＣＨ１の形成工程と、コンタクトホールＣＨ２の形成工程とを別の工程で行うことが好ましい。
【００６０】
図１０は、バリアメタル膜ＢＭ１、シリサイド層ＳＩ１およびシリサイド層ＳＩ２の形成工程を示している。
【００６１】
まず、層間絶縁膜ＩＬ１上、コンタクトホールＣＨ１内およびコンタクトホールＣＨ２内に、例えばスパッタリング法によって、例えばチタン（Ｔｉ）からなる金属膜を形成する。次に、この金属膜上に、例えばＣＶＤ法またはスパッタリング法によって、例えば窒化チタン（ＴｉＮ）からなる窒化金属膜を形成する。金属膜の膜厚は、例えば１０〜２０ｎｍ程度であり、窒化金属膜の膜厚は、例えば１０〜２０ｎｍ程度である。バリアメタル膜ＢＭ１は、これらの金属膜および窒化金属膜で構成される。
【００６２】
本工程において、バリアメタル膜ＢＭ１形成と、シリサイド層形成のための熱処理とを施すことにより、バリアメタル膜ＢＭ１を形成するとともに、半導体層ＮＲ２（キャップ層ＣＰ）に含まれる半導体材料と、上記金属とを反応させることで、シリサイド層ＳＩ１を形成し、半導体層ＰＲに含まれる材料と、上記金属とを反応させることで、シリサイド層ＳＩ２を形成する。この熱処理は、窒素雰囲気などの不活性ガス雰囲気中で行われ、例えば、４００〜７００℃の範囲の温度であり、３０秒〜５分の範囲の時間で行われる。例えば、温度が４００℃、時間が３分の場合、シリサイド層ＳＩ１の厚さは１０ｎｍ程度となり、温度が６００℃、時間が３分の場合、シリサイド層ＳＩ１の厚さは３０ｎｍ以上となる。
【００６３】
なお、バリアメタル膜ＢＭ１の形成工程と、シリサイド層ＳＩ１の形成工程とは、本実施の形態のように同一工程であってもよいが、別工程であってもよい。バリアメタル膜ＢＭ１の形成工程と、シリサイド層ＳＩ１の形成工程とが別工程の場合、例えば、バリアメタル膜ＢＭ１を形成する工程で、まず、室温〜２００℃程度の熱処理を施す。しかし、この熱処理では、シリサイド層ＳＩ１の形成は十分に行えない。従って、別途、シリサイド層形成用の熱処理を施す。すなわち、シリサイド層形成用の熱処理は、バリアメタル膜ＢＭ１の形成工程よりも、高い温度で行われるか、または、長い時間で行われる。
【００６４】
シリサイド層形成工程では、シリサイド層ＳＩ１の厚さが、キャップ層ＣＰの膜厚よりも薄くなるように制御することが重要である。本実施の形態では、シリサイド層ＳＩ１の厚さは、シリサイド層ＳＩ２の厚さと同程度であり、１０〜３０ｎｍ程度であり、キャップ層ＣＰの膜厚よりも薄い範囲である。すなわち、シリサイド層ＳＩ１の底面は、半導体層ＮＲ２中に位置し、半導体層ＮＲ１までは達していない。シリサイド層形成工程では、シリサイド層ＳＩ１の厚さが、キャップ層ＣＰの膜厚よりも薄くなるように制御できる範囲内で、加熱温度および加熱時間などの熱処理条件が決定される。この熱処理条件は、バリアメタル膜ＢＭ１を構成する材料、および、キャップ層ＣＰの膜厚などの条件に基づいて適宜決定される。
【００６５】
図１１は、導電性膜ＣＦ１およびプラグＰＧ１の形成工程を示している。
【００６６】
まず、バリアメタル膜ＢＭ１上に、例えばＣＶＤ法によって、例えばタングステンからなる導電性膜ＣＦ１を形成する。次に、ＣＭＰ法またはドライエッチング処理によって、コンタクトホールＣＨ１およびコンタクトホールＣＨ２の外部に形成されている導電性膜ＣＦ１およびバリアメタル膜ＢＭ１を除去する。これにより、コンタクトホールＣＨ１およびコンタクトホールＣＨ２の内部に残された、導電性膜ＣＦ１およびバリアメタル膜ＢＭ１を含むプラグＰＧ１が形成される。
【００６７】
その後、配線Ｍ１、層間絶縁膜ＩＬ２、プラグＰＧ２、配線Ｍ２、絶縁膜ＩＦ２および開口部ＯＰを形成することで、図１に示される半導体装置が製造される。以下に、その製造工程を説明する。
【００６８】
まず、層間絶縁膜ＩＬ１上に、例えばスパッタリング法によって、窒化チタン、または、チタンと窒化チタンとの積層膜からなる下層のバリアメタル膜を形成する。次に、下層のバリアメタル膜上に、例えばスパッタリング法によって、アルミニウムを主体とする導電性膜を形成する。次に、この導電性膜上に、例えばスパッタリング法によって、窒化チタン、または、チタンと窒化チタンとの積層膜からなる上層のバリアメタル膜を形成する。次に、フォトリソグラフィ法およびドライエッチング処理によって、上層のバリアメタル膜、導電性膜および下層のバリアメタル膜を、パターニングすることで、プラグＰＧ１と接続する配線Ｍ１が形成される。
【００６９】
次に、層間絶縁膜ＩＬ１上および配線Ｍ１上に、例えばＣＶＤ法を用いて、例えば酸化シリコンからなる層間絶縁膜ＩＬ２を形成する。次に、ＣＭＰ法により、層間絶縁膜ＩＬ２に対して平坦化処理を施す。
【００７０】
次に、層間絶縁膜ＩＬ２に、フォトリソグラフィ法およびドライエッチング処理によって、配線Ｍ１に達するコンタクトホールＣＨ３を形成する。次に、コンタクトホールＣＨ３の内部に、スパッタリング法によって、バリアメタル膜ＢＭ２を形成する。バリアメタル膜ＢＭ２は、例えばチタンなどの金属膜と、この金属膜上に形成された窒化チタンなどの窒化金属膜との積層膜からなる。次に、バリアメタル膜ＢＭ２上に、例えばＣＶＤ法によって、例えばタングステンからなる導電性膜ＣＦ２を形成する。次に、ＣＭＰ法またはドライエッチング処理によって、コンタクトホールＣＨ３の外部に形成されている導電性膜ＣＦ２およびバリアメタル膜ＢＭ２を除去する。これにより、コンタクトホールＣＨ３の内部に残された、導電性膜ＣＦ２およびバリアメタル膜ＢＭ２を有するプラグＰＧ２が形成される。
【００７１】
次に、層間絶縁膜ＩＬ２上に、プラグＰＧ２と接続される配線Ｍ２を形成する。配線Ｍ２の形成工程および材料などは、配線Ｍ１と同様である。
【００７２】
次に、層間絶縁膜ＩＬ２上および配線Ｍ２上に、例えばＣＶＤ法によって、例えば窒化シリコンまたは酸窒化シリコンからなる絶縁膜ＩＦ２を形成する。
【００７３】
次に、絶縁膜ＩＦ２に、フォトリソグラフィ法およびドライエッチング処理によって、配線Ｍ２に到達し、配線Ｍ２の上面の一部を露出する開口部ＯＰを形成する。
【００７４】
以上で、図１に示される半導体装置が製造される。
【００７５】
＜検討例の半導体装置について＞
以下に、図１９および図２０を用いて、本願発明者が検討した検討例１および検討例２の半導体装置を、それぞれ説明する。
【００７６】
図１９は、検討例１の半導体装置の断面図であり、本実施の形態と同様に、ｐ型の半導体層ＰＲと、ゲルマニウムからなるｉ型の半導体層ＥＰと、半導体層ＥＰの表面付近に形成されたｎ型の半導体層ＮＲ１と、を含む受光器が示されている。
【００７７】
図１９に示されるように、検討例１でも、本実施の形態と同様に、キャップ層ＣＰ（半導体層ＮＲ２）内に、シリサイド層（化合物層）ＳＩ１が形成されている。しかし、検討例１では、本実施の形態と異なり、シリサイド層ＳＩ１の下の半導体層ＮＲ１に、ジャーマナイド層（化合物層）ＧＮが形成されている。このジャーマナイド層ＧＮは、シリサイド層ＳＩ１を形成する際の熱処理の温度を高くする、または、この熱処理の時間を長くすることで、シリサイド化を促進させることによって、形成される。すなわち、シリサイド層ＳＩ１を、半導体層ＮＲ２内だけでなく、半導体層ＮＲ１内にまで達するように成長させると、半導体層ＮＲ１に含まれるゲルマニウムが、金属膜に含まれるチタンと反応するようになる。これにより、半導体層ＮＲ１内に、ゲルマニウムと、チタンとの反応生成物であるＴｉＧｅが、ジャーマナイド層ＧＮとして形成される。
【００７８】
本願発明者らの検討によれば、このジャーマナイド層ＧＮは、プラグＰＧ１と、半導体層ＮＲ２および半導体層ＮＲ１との接触抵抗を低減させることには効果はある。しかし、ジャーマナイド層ＧＮは、半導体層ＮＲ１内において、電流のリークパスを構成する。このリークパスは、ｎ型の半導体層ＮＲ１内に留まらず、ｉ型の半導体層ＥＰにも達することもある。このため、受光器としては暗電流が増加することになる。
【００７９】
更に、半導体層ＮＲ１内にジャーマナイド層ＧＮが存在すると、半導体層ＮＲ１内に導入された不純物濃度が、半導体層ＥＰ側へ押し出されることもある。このため、半導体層ＮＲ１内の不純物濃度が変化する、または、半導体層ＥＰ内へ不純物が拡散するなどの問題により、半導体層ＮＲ１を構成していた不純物濃度プロファイルが変化してしまう不具合もある。
【００８０】
図２０は、検討例２の半導体装置の断面図であり、本実施の形態と同様に、ｐ型の半導体層ＰＲと、ゲルマニウムからなるｉ型の半導体層ＥＰと、半導体層ＥＰの表面付近に形成されたｎ型の半導体層ＮＲ１と、を含む受光器が示されている。
【００８１】
図２０に示されるように、検討例２では、本実施の形態のプラグＰＧ１とは別の材料で構成されるプラグＰＧ４が形成されている。プラグＰＧ４を構成するバリアメタル膜ＢＭ４は、例えば窒化チタンからなる単層膜であり、導電性膜ＣＦ４は、例えばタングステンである。この窒化チタンは、本実施の形態のようなシリサイド形成用の熱処理を施しても、シリサイド化反応が促進されない。このため、検討例２では、本実施の形態および検討例１と異なり、半導体層ＮＲ２内および半導体層ＰＲ内に、シリサイド層ＳＩ１が形成されていない。このため、半導体層ＮＲ１内に、検討例１のようなジャーマナイド層ＧＮが形成されることは無いので、暗電流が増加する問題、および、不純物濃度プロファイルが変化する問題を抑制できる。
【００８２】
しかしながら、検討例２では、シリサイド層ＳＩ１も形成されないため、プラグＰＧ４と半導体層ＮＲ２との間の接触抵抗、および、プラグＰＧ４と半導体層ＰＲとの間の接触抵抗が高くなってしまう。
【００８３】
以上のように、検討例１および検討例２では、半導体装置の性能が低下する問題がある。
【００８４】
＜本実施の形態の主な特徴について＞
本実施の形態の主な特徴は、プラグＰＧ１の下部に位置する半導体層ＮＲ２内には、半導体層ＮＲ２（キャップ層ＣＰ）を構成する材料と、金属との反応生成物であるシリサイド層ＳＩ１が形成され、半導体層ＮＲ１内には、半導体層ＮＲ１を構成する材料と、上記金属との反応生成物であるジャーマナイド層ＧＮが形成されていない点にある。
【００８５】
本実施の形態では、検討例１と異なり、シリサイド層ＳＩ１の膜厚は、キャップ層ＣＰの膜厚よりも薄い。すなわち、シリサイド層ＳＩ１の底面は、半導体層ＮＲ２中に位置し、半導体層ＮＲ１中には位置していない。言い換えれば、シリサイド層ＳＩ１の底面は、半導体層ＮＲ２と半導体層ＮＲ１との界面から、半導体層ＮＲ２側に位置している。
【００８６】
また、本実施の形態では、プラグＰＧ１直下の領域において、上から順に、シリサイド層ＳＩ１、半導体層ＮＲ２、半導体層ＮＲ１、半導体層ＥＰおよび半導体層ＰＲが形成されている。そして、少なくとも半導体層ＮＲ１、半導体層ＥＰおよび半導体層ＰＲによって、ｐｉｎ接合構造の受光器が構成されている。
【００８７】
このように、半導体層ＮＲ１中には、検討例１で示したＴｉＧｅ層などのようなジャーマナイド層ＧＮが形成されていない。従って、半導体層ＮＲ１内において、リークパスが形成され、暗電流が増加するといった不具合を抑制することができ、不純物濃度プロファイルが変化する問題も抑制できる。また、半導体層ＮＲ２内にシリサイド層ＳＩ１が存在することで、プラグＰＧ１下での抵抗を低減させることができる。
【００８８】
すなわち、本実施の形態では、暗電流の抑制と、不純物濃度プロファイルの変化の抑制と、プラグＰＧ１下での抵抗低減とを両立することができるので、半導体装置の性能を向上させることができる。
【００８９】
また、図８および図９で説明したように、本実施の形態では、コンタクトホールＣＨ１の形成工程と、コンタクトホールＣＨ２の形成工程とを分けて行っているので、キャップ層ＣＰの膜厚を十分に確保することができる。このため、図１０で説明したシリサイド層ＳＩ１の形成工程時に、シリサイド層ＳＩ１を半導体層ＮＲ２内に形成することが容易となり、半導体層ＮＲ１にジャーマナイド層ＧＮが形成されることを、防止することができる。
【００９０】
また、本実施の形態では、図１０で説明したシリサイド層ＳＩ１の形成工程を、プラグＰＧ１の一部となるバリアメタル膜ＢＭ１の形成工程を利用して行っている。従って、追加のマスクなどを用意する必要がなく、最低限の追加工程のみで行えるため、製造コストの上昇を最小限に抑制することができる。
【００９１】
（変形例）
以下に、実施の形態１の変形例の半導体装置を、図１２を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。また、本変形例の特徴は、半導体層ＮＲ１、半導体層ＰＲおよびこれらの周辺構造にあるため、配線Ｍ１より上層の構造については、図示を省略する。
【００９２】
実施の形態１では、シリサイド層ＳＩ１が、半導体層ＮＲ１に達しないように、キャップ層ＣＰ（半導体層ＮＲ２）内に形成されていた。すなわち、シリサイド層ＳＩ１と、半導体層ＮＲ１との間に、半導体層ＮＲ２が存在していた。
【００９３】
本変形例では、図１２に示されるように、シリサイド層ＳＩ１が、半導体層ＮＲ１に接するように、プラグＰＧ１の下部における半導体層ＮＲ２全体に形成されている。すなわち、シリサイド層ＳＩ１が、半導体層ＮＲ１と直接接している。従って、プラグＰＧ１直下の領域において、上から順に、シリサイド層ＳＩ１、半導体層ＮＲ１、半導体層ＥＰおよび半導体層ＰＲが形成されている。
【００９４】
また、このようなシリサイド層ＳＩ１は、半導体層ＮＲ１内に、ジャーマナイド層ＧＮが形成されないように、図１０で説明したシリサイド層ＳＩ１の形成工程における熱処理の条件を制御することで形成できる。
【００９５】
本変形例では、実施の形態１と比較して、シリサイド層ＳＩ１の厚さが大きく、シリサイド層ＳＩ１と、半導体層ＮＲ１との間に、シリサイド層ＳＩ１よりも高抵抗の半導体層ＮＲ２がほとんど無い。このため、本変形例では、実施の形態１よりも更に、プラグＰＧ１下での抵抗を低減させることができる。
【００９６】
また、シリサイド層ＳＩ１は、半導体層ＰＲに形成されるシリサイド層ＳＩ２と同じ工程で形成される。このため、本変形例では、シリサイド層ＳＩ２の膜厚も大きくすることができる。従って、本変形例では、実施の形態１よりも、半導体層ＰＲとプラグＰＧ１との接触抵抗を、更に低減させることができる。
【００９７】
（実施の形態２）
以下に、実施の形態２の半導体装置とその製造方法を、図１３〜図１６を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。また、実施の形態２の特徴は、半導体層ＮＲ１、半導体層ＰＲおよびこれらの周辺構造にあるため、配線Ｍ１より上層の構造については、図示を省略する。
【００９８】
実施の形態１では、図１０および図１１で説明したように、半導体層ＰＲ上に形成されるプラグＰＧ１は、バリアメタル膜ＢＭ１および導電性膜ＣＦ１を含み、半導体層ＮＲ２上に形成されるプラグＰＧ１と同じ構造であった。
【００９９】
これに対して、実施の形態２では、図１３に示されるように、半導体層ＰＲ上に形成されるプラグＰＧ３は、半導体層ＮＲ２上に形成されるプラグＰＧ１と異なる構造である。
【０１００】
以下に、図１４〜図１６を用いて、実施の形態２の製造方法を説明する。
【０１０１】
図１４は、実施の形態１の図８に続く製造工程を示している。図１４に示されるように、層間絶縁膜ＩＬ１にコンタクトホールＣＨ２を形成した後、層間絶縁膜ＩＬ１上およびコンタクトホールＣＨ２内に、バリアメタル膜ＢＭ３を形成する。バリアメタル膜ＢＭ３の形成工程は、まず、例えばスパッタリング法によって、例えばチタン（Ｔｉ）からなる金属膜を形成する。次に、この金属膜上に、例えばＣＶＤ法またはスパッタリング法によって、例えば窒化チタン（ＴｉＮ）からなる窒化金属膜を形成する。ここで、金属膜の膜厚は、例えば１０〜２０ｎｍ程度であり、窒化金属膜の膜厚は、例えば１０〜２０ｎｍ程度である。バリアメタル膜ＢＭ３は、これらの金属膜および窒化金属膜で構成される。
【０１０２】
その後、半導体層ＰＲに含まれる材料と、上記金属とを、熱処理によって反応させることで、シリサイド層ＳＩ２が形成される。この熱処理は、窒素雰囲気などの不活性ガス雰囲気中で行われ、例えば、４００〜７００℃の範囲の温度であり、３０秒〜５分の範囲の時間で行われる。ここで、シリサイド層ＳＩ２の厚さは、例えば２０〜５０ｎｍ程度であり、後述のシリサイド層ＳＩ１の厚さよりも厚くなるように形成することができる。
【０１０３】
次に、図１５に示されるように、バリアメタル膜ＢＭ３上に、例えばＣＶＤ法によって、例えばタングステンからなる導電性膜ＣＦ３を形成する。次に、ＣＭＰ法またはドライエッチング処理によって、コンタクトホールＣＨ２の外部に形成されている導電性膜ＣＦ３およびバリアメタル膜ＢＭ３を除去する。これにより、コンタクトホールＣＨ２の内部に残された、導電性膜ＣＦ３およびバリアメタル膜ＢＭ３を有するプラグＰＧ３が形成される。
【０１０４】
次に、図１６に示されるように、フォトリソグラフィ法およびドライエッチング処理によって、層間絶縁膜ＩＬ１にコンタクトホールＣＨ１を形成した後、層間絶縁膜ＩＬ１上およびコンタクトホールＣＨ１内に、バリアメタル膜ＢＭ１を形成する。その後、熱処理を施すことで、半導体層ＮＲ２内にシリサイド層ＳＩ１を形成する。バリアメタル膜ＢＭ１およびシリサイド層ＳＩ１の形成工程は、実施の形態１と同様である。
【０１０５】
図１６の工程後、バリアメタル膜ＢＭ１上に導電性膜ＣＦ１を形成し、その後、コンタクトホールＣＨ１外部の導電性膜ＣＦ１およびバリアメタル膜ＢＭ１を、ＣＭＰ法によって除去することで、コンタクトホールＣＨ１内に残された、導電性膜ＣＦ１およびバリアメタル膜ＢＭ１を含むプラグＰＧ１が形成される。以上より、図１３に示される構造が得られる。
【０１０６】
このように、実施の形態２では、半導体層ＰＲ上には、プラグＰＧ１が形成されず、プラグＰＧ１とは異なるプラグＰＧ３が形成され、シリサイド層ＳＩ１と別工程でシリサイド層ＳＩ２が形成される。このため、実施の形態２では、実施の形態１よりも製造工程が多くなっている。
【０１０７】
しかしながら、実施の形態２では、シリサイド層ＳＩ２の膜厚および製造方法は、シリサイド層ＳＩ１の厚さおよび製造方法に依存することなく、自由に設計することができる。
【０１０８】
例えば、上述のように、シリサイド層ＳＩ２の膜厚を、シリサイド層ＳＩ１の膜厚よりも大きくすることができる。実施の形態１および実施の形態１の変形例では、シリサイド層ＳＩ１の膜厚は、半導体層ＮＲ１がジャーマナイド化することを防ぐために、キャップ層ＣＰの厚さより薄いか、同じにする必要があった。このため、シリサイド層ＳＩ２の最大厚さは、シリサイド層ＳＩ１の最大厚さに依存していた。
【０１０９】
これに対して、実施の形態２では、バリアメタル膜ＢＭ３の膜厚を自由に設定することができ、シリサイド層ＳＩ２の膜厚を自由に設定することができる。このため、シリサイド層ＳＩ２の膜厚を、シリサイド層ＳＩ１の厚さと異ならせ、キャップ層ＣＰの膜厚よりも大きくすることも可能である。従って、半導体層ＰＲと、プラグＰＧ３との接触抵抗を、更に低減させることができる。
【０１１０】
また、実施の形態１では、コンタクトホールＣＨ１の形成工程、および、コンタクトホールＣＨ２の形成工程は、どちらが先であっても構わなかった。
【０１１１】
これに対し、実施の形態２では、コンタクトホールＣＨ２内のプラグＰＧ３を先に形成し、その後、コンタクトホールＣＨ１内のプラグＰＧ１を形成する事が好ましい。実施の形態２においては、プラグＰＧ３をプラグＰＧ１よりも先に形成することは、シリサイド層ＳＩ２をシリサイド層ＳＩ１よりも先に形成することを意味する。そして、実施の形態２においては、シリサイド層ＳＩ１およびシリサイド層ＳＩ２を形成するための熱処理を、個別に行う必要がある。
【０１１２】
このため、仮に、コンタクトホールＣＨ１、シリサイド層ＳＩ１およびプラグＰＧ１を先に形成した場合、その後、シリサイド層ＳＩ２を形成する時の熱処理によって、シリサイド層ＳＩ１のシリサイド化が再び促進される。そうすると、シリサイド層ＳＩ１は半導体層ＮＲ２内に留まらず、半導体層ＮＲ１内がジャーマナイド化される恐れがある。このため、上述のように、シリサイド層ＳＩ２の膜厚を厚くすることができない。
【０１１３】
従って、先に、コンタクトホールＣＨ２、シリサイド層ＳＩ２およびプラグＰＧ３を形成すれば、その後、シリサイド層ＳＩ１を形成する時の熱処理によって、シリサイド層ＳＩ２のシリサイド化が再び促進されたとしても、半導体層ＰＲの膜厚は十分に厚いため、上記のような問題は起こらない。従って、半導体装置の信頼性を損なうことなく、半導体装置の性能を向上させることができる。
【０１１４】
なお、実施の形態２では、バリアメタル膜ＢＭ３、導電性膜ＣＦ３およびシリサイド層ＳＩ２の材料を、実施の形態１と同様のバリアメタル膜ＢＭ１、導電性膜ＣＦ１およびシリサイド層ＳＩ２の材料と同じ場合で説明したが、これらは上述の材料に限られず、他の材料で形成してもよい。すなわち、半導体層ＰＲ上に形成されるバリアメタル膜ＢＭ３、導電性膜ＣＦ３およびシリサイド層ＳＩ２の材料を、半導体層ＮＲ２上に形成されるバリアメタル膜ＢＭ１、導電性膜ＣＦ１およびシリサイド層ＳＩ１の材料とは、異なるようにすることもできる。
【０１１５】
（実施の形態３）
以下に、実施の形態３の半導体装置とその製造方法を、図１７および図１８を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。また、実施の形態３の特徴は、半導体層ＮＲ１、半導体層ＰＲおよびこれらの周辺構造にあるため、配線Ｍ１より上層の構造については、図示を省略する。
【０１１６】
実施の形態１では、図１０で説明したように、シリサイド層ＳＩ１は、半導体層ＮＲ２（キャップ層ＣＰ）に含まれる材料と、バリアメタル膜ＢＭ１に含まれる金属とを反応させることで形成され、シリサイド層ＳＩ２は、半導体層ＰＲに含まれる材料と、バリアメタル膜ＢＭ１に含まれる金属とを反応させることで形成されていた。
【０１１７】
これに対して、実施の形態３では、バリアメタル膜ＢＭ１を構成する金属膜を用いずに、別の金属膜を用いて、シリサイド層ＳＩ３を形成する。
【０１１８】
図１７は、実施の形態１の図９に続く製造工程を示している。図１７に示されるように、層間絶縁膜ＩＬ１上、コンタクトホールＣＨ１内およびコンタクトホールＣＨ２内に、スパッタリング法によって、コバルト（Ｃｏ）、ニッケル（Ｎｉ）またはプラチナ（Ｐｔ）などの金属を含む金属膜ＭＦを形成する。
【０１１９】
次に、図１８に示されるように、半導体基板ＳＢに３００〜６００℃程度の第１熱処理を施し、その後、５００〜７５０℃程度の第２熱処理を施すことによって、半導体層ＮＲ２または半導体層ＰＲに含まれる材料と、金属膜ＭＦに含まれる金属とを反応させる。これにより、半導体層ＮＲ２または半導体層ＰＲに含まれるシリコンと、金属膜ＭＦに含まれる金属との反応生成物であるシリサイド層ＳＩ３が形成される。すなわち、半導体層ＮＲ２内および半導体層ＰＲ内に、それぞれ、シリサイド層ＳＩ３が形成される。その後、未反応の金属膜ＭＦを除去する。このシリサイド層ＳＩ３は、例えば、コバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）、または、プラチナシリサイド（ＰｔＳｉ）からなる。熱処理条件は、金属膜ＭＦに含まれる金属の材料に応じて、適宜調整される。
【０１２０】
この後の製造工程は、実施の形態１の図１０以降の製造工程とほぼ同様である。ただし、実施の形態３においては、既にシリサイド層ＳＩ３を形成しているため、実施の形態１でバリアメタル膜ＢＭ１の形成後に実施されていた、シリサイド層ＳＩ１およびシリサイド層ＳＩ２の形成工程用の熱処理を行わない。
【０１２１】
このように、実施の形態３では、バリアメタル膜ＢＭ１の金属膜の形成工程とは、別の工程でシリサイド層ＳＩ３を形成している。このため、実施の形態３では、実施の形態１よりも製造工程が多くなっている。
【０１２２】
しかしながら、実施の形態３では、シリサイド層ＳＩ３の材料を、バリアメタル膜ＢＭ１の金属膜の材料に依存することなく、自由に設定することができる。
【０１２３】
例えば、実施の形態１では、シリサイド層ＳＩ１は、チタンシリサイドで構成されていたが、実施の形態３では、チタンシリサイドよりも低抵抗な材料である、コバルトシリサイド、ニッケルシリサイドまたはプラチナシリサイドをシリサイド層ＳＩ３の材料に選択することができる。従って、半導体層ＰＲとプラグＰＧ１との接触抵抗、および、半導体層ＮＲ２とプラグＰＧ１との接触抵抗を、更に低減できる。
【０１２４】
また、実施の形態１の変形例１のように、シリサイド層ＳＩ３を、半導体層ＮＲ１に達するように形成してもよい。その場合、半導体層ＮＲ１がジャーマナイド化されないようにする。
【０１２５】
また、実施の形態３では、シリサイド層ＳＩ３を形成しているため、バリアメタル膜ＢＭ１をチタンなどの金属膜、および、窒化チタンなどの窒化金属膜の積層膜とせず、窒化金属膜の単層膜としてもよい。この場合、チタンなどの金属膜を形成しない分、製造工程を簡略化することができる。
【０１２６】
しかし、信頼性の観点から、実施の形態３でも、バリアメタル膜ＢＭ１を上記金属膜および上記窒化金属膜の積層膜とする方が、より好ましい。例えば、バリアメタル膜ＢＭ１を形成する直前には、シリサイド層ＳＩ３の表面に、自然酸化膜などの薄い膜が形成されている場合がある。この時、シリサイド層ＳＩ３の表面に、チタンなどの金属膜を形成すると、チタンが自然酸化膜と反応をすることで、シリサイド層ＳＩ３の表面の自然酸化膜を除去することができる。このため、プラグＰＧ１とシリサイド層ＳＩ３との接触抵抗を低減することができる。
【０１２７】
なお、上記実施の形態１〜３では、キャップ層ＣＰおよび半導体層ＳＬの材料がシリコンの場合について説明した。このため、半導体層ＮＲ２（キャップ層ＣＰ）および半導体層ＳＬ中の半導体材料と、バリアメタル膜ＢＭ１〜Ｍ３の金属材料との化合物層を「シリサイド層ＳＩ１〜ＳＩ３」と称したが、本願では、キャップ層ＣＰおよび半導体層ＳＬの材料はシリコンに限定されない。
【０１２８】
また、上記実施の形態１〜３では、半導体層ＰＲ、半導体層ＮＲ１および半導体層ＮＲ２をイオン注入法によって形成する場合について説明したが、本願では、半導体層ＰＲ、半導体層ＮＲ１および半導体層ＮＲ２も、半導体層ＥＰと同様に、エピタキシャル成長法によって形成してもよい。すなわち、ｉ型の半導体層ＥＰ上に、エピタキシャル成長法によって、ｎ型の不純物が導入された半導体層ＮＲ１を形成し、半導体層ＮＲ１上に、エピタキシャル成長法によって、ｎ型の不純物が導入された半導体層ＮＲ２（キャップ層ＣＰ）を形成してもよい。この場合、受光器の形成領域を規定するための開口部が形成された第１絶縁膜ＩＦ１は、半導体層ＰＲの形成前に基板上に形成される。
【０１２９】
以上、本願発明者らによってなされた発明を各実施の形態に基づき具体的に説明したが、本発明はこれらの実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【０１３０】
その他、上記実施の形態に記載された内容の一部を以下に記載する。
【０１３１】
［付記１］
基板上に形成され、且つ、第１導電型の不純物を含む第１半導体層と、
前記第１半導体層上に形成された第２半導体層と、
前記第２半導体層上に形成され、且つ、前記第１導電型とは反対の導電型である第２導電型の不純物を含む第３半導体層と、
前記第３半導体層上に形成され、且つ、前記第３半導体層とは異なる材料からなる第４半導体層と、  前記第４半導体層内に形成され、且つ、第１金属と、前記第４半導体層に含まれる材料との反応生成物である第１化合物層と、
前記第１化合物層上に形成され、且つ、前記第１化合物層を介して、前記第３半導体層と電気的に接続される第１プラグと、
を有し、
前記第１半導体層、前記第２半導体層および前記第３半導体層は、それぞれ受光器の一部を構成し、
前記第３半導体層内には、前記第１金属と、前記第３半導体層に含まれる材料との反応生成物が形成されていない、半導体装置。
【０１３２】
［付記２］
（ａ）基板を準備する工程、
（ｂ）前記基板上に第１導電型の不純物を含む第１半導体層を形成する工程、
（ｃ）前記基板上に、第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜を選択的に除去することで、前記第１絶縁膜に貫通部を形成する工程、
（ｅ）前記（ｄ）工程後、前記貫通部内に露出した前記第１半導体層上に第２半導体層を形成する工程、
（ｆ）前記第２半導体層上に、前記第１導電型とは反対の導電型である第２導電型の不純物を含む第３半導体層を形成する工程、
（ｇ）前記第３半導体層上に、前記第３半導体層とは異なる材料からなる第４半導体層を形成する工程、
（ｈ）前記第１半導体層上および前記第４半導体層上に、第１層間絶縁膜を形成する工程、
（ｉ）前記第１層間絶縁膜に、前記第４半導体層に達する第１コンタクトホールを形成する工程、
（ｊ）前記第３半導体層内には、第１金属と、前記第３半導体層に含まれる材料との反応生成物を形成しないように、前記第１コンタクトホール内において、前記第４半導体層内に、前記第１金属と、前記第４半導体層に含まれる材料との反応生成物である第１化合物層を形成する工程、
（ｋ）前記第１コンタクトホール内に、前記第１化合物層を介して、前記第３半導体層と電気的に接続される第１プラグを形成する工程、
を有し、
前記第１半導体層、前記第２半導体層および前記第３半導体層は、それぞれ受光器の一部を構成する、半導体装置の製造方法。
［付記３］
付記２に記載の半導体装置の製造方法において、
前記（ｅ）工程、前記（ｆ）工程および前記（ｇ）工程は、それぞれ、エピタキシャル成長法によって行われる、半導体装置の製造方法。
［付記４］
付記２に記載の半導体装置の製造方法において、
前記（ｂ）工程は、エピタキシャル成長法によって行われる、半導体装置の製造方法。
【符号の説明】
【０１３３】
ＢＭ１〜ＢＭ４    バリアメタル膜
ＢＯＸ    絶縁層
ＣＦ１〜ＣＦ４    導電性膜
ＣＨ１〜ＣＨ４    コンタクトホール
ＣＰ    キャップ層（半導体層）
ＥＰ    半導体層
ＧＮ    ジャーマナイド層
ＩＦ１、ＩＦ２    絶縁膜
ＩＬ１、ＩＬ２    層間絶縁膜
Ｍ１、Ｍ２  配線
ＭＦ    金属膜
ＮＲ１、ＮＲ２    （ｎ型の）半導体層
ＯＰ    開口部
ＰＧ１〜ＰＧ４    プラグ
ＰＲ    （ｐ型の）半導体層
ＲＰ    レジストパターン
ＳＢ    半導体基板
ＳＩ１〜ＳＩ３    シリサイド層（化合物層）
ＳＬ    半導体層
【図１】
2019117855.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2019117855.tif 000010
【図９】
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【図１０】
2019117855.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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