(57)【要約】【課題】能動素子を短時間で評価する評価方法を提供する。【解決手段】第１の能動素子乃至第ｋ（ｋは２以上の整数）の能動素子が並列に接続する並列素子の印加電圧に対する電流を測定し、並列素子の電流は第１の能動素子乃至第ｋの能動素子の電流の総和と仮定して式をたて、式を解くことで第１の能動素子乃至第ｋの能動素子の特性の分布を推定する、能動素子の評価方法である。【選択図】図１
2019027858.tif 000002
【特許請求の範囲】
【請求項１】
第１の能動素子乃至第ｋ（ｋは２以上の整数）の能動素子が並列に接続する並列素子の印加電圧に対する電流を測定する第１の測定を行い、
１個の能動素子を有する単体素子の印加電圧に対する電流を測定する第２の測定を行い、
前記並列素子の電流は、前記第１の能動素子乃至第ｋの能動素子の電流の総和として式（１）を立て、
前記式（１）を連立して解いて前記ｄ１乃至ｄＮを得る、能動素子の評価方法。
【数１】
2019027858.tif 000018
（式（１）中、Ｃ（Ｖ１）乃至Ｃ（ＶＮ）は前記第１の測定における電流を表し、ｄ１乃至ｄＮ（Ｎは２以上の整数）は前記第１の能動素子乃至第ｋの能動素子のしきい値電圧の度数を表し、Ｖ１乃至ＶＮは前記第１の測定における印加電圧を表し、Ｉ１（Ｖ１）乃至ＩＮ（ＶＮ）は前記第２の測定における電流に基づいて決定される係数を表す。）
【請求項２】
第１の能動素子乃至第ｋ（ｋは２以上の整数）の能動素子が並列に接続する並列素子の印加電圧に対する電流を測定する第１の測定を行い、
１個の能動素子を有する単体素子の印加電圧に対する電流を測定する第２の測定を行い、
前記並列素子の電流は、前記第１の能動素子乃至第ｋの能動素子の電流の総和として式（１）を立て、
前記式（１）の二乗誤差関数ｇとして式（２）を立て、
前記ｄ１乃至ｄＮをそれぞれ０以上とする条件の下、
前記式（２）を最小とする解として前記ｄ１乃至ｄＮを得る、能動素子の評価方法。
【数２】
2019027858.tif 000019
（式（１）中、Ｃ（Ｖ１）乃至Ｃ（ＶＮ）は前記第１の測定における電流を表し、ｄ１乃至ｄＮ（Ｎは２以上の整数）は前記第１の能動素子乃至第ｋの能動素子のしきい値電圧の度数を表し、Ｖ１乃至ＶＮは前記第１の測定における印加電圧を表し、Ｉ１（Ｖ１）乃至ＩＮ（ＶＮ）は前記第２の測定における電流に基づいて決定される係数を表す。）
【数３】
2019027858.tif 000020
【請求項３】
第１の能動素子乃至第ｋ（ｋは２以上の整数）の能動素子が並列に接続する並列素子の印加電圧に対する電流を測定する第１の測定を行い、
１個の能動素子を有する単体素子の印加電圧に対する電流を測定する第２の測定を行い、
前記並列素子の電流は、前記第１の能動素子乃至第ｋの能動素子の電流の総和として式（１）を立て、
前記式（１）から導かれる関数ｆとして式（３）を立て、
前記ｄ１乃至ｄＮをそれぞれ０以上とする条件の下、
前記式（３）を最小とする解として前記ｄ１乃至ｄＮを得る、能動素子の評価方法。
【数４】
2019027858.tif 000021
（式（１）中、Ｃ（Ｖ１）乃至Ｃ（ＶＮ）は前記第１の測定における電流を表し、ｄ１乃至ｄＮ（Ｎは２以上の整数）は前記第１の能動素子乃至第ｋの能動素子のしきい値電圧の度数を表し、Ｖ１乃至ＶＮは前記第１の測定における印加電圧を表し、Ｉ１（Ｖ１）乃至ＩＮ（ＶＮ）は前記第２の測定における電流に基づいて決定される係数を表す。）
【数５】
2019027858.tif 000022
【請求項４】
第１のドレイン電圧Ｖｄ１で、第１の能動素子乃至第ｋ（ｋは２以上の整数）の能動素子が並列に接続する並列素子の印加電圧に対する電流を測定する第１の測定を行い、
前記第１のドレイン電圧Ｖｄ１で、１個の能動素子を有する単体素子の印加電圧に対する電流を測定する第２の測定を行い、
第２のドレイン電圧Ｖｄ２で、前記並列素子の印加電圧に対する電流を測定する第３の測定を行い、
前記第２のドレイン電圧Ｖｄ２で、前記単体素子の印加電圧に対する電流を測定する第４の測定を行い、
前記並列素子の電流は、前記第１の能動素子乃至第ｋの能動素子の電流の総和として式（４）を立て、
前記ｄ１乃至ｄＮをそれぞれ０以上とする条件の下、
前記式（４）に対する二乗誤差関数を最小とする解として前記ｄ１乃至ｄＮを得る、能動素子の評価方法。
【数６】
2019027858.tif 000023
（式（４）中、ＣＶｄ１（Ｖ１）乃至ＣＶｄ１（ＶＮ）は前記第１の測定における電流を表し、ＣＶｄ２（Ｖ１）乃至ＣＶｄ２（ＶＮ）は前記第３の測定における電流を表し、ｄ１乃至ｄＮ（Ｎは２以上の整数）は前記第１の能動素子乃至第ｋの能動素子のしきい値電圧の度数を表し、Ｖ１乃至ＶＮは前記第１の測定における印加電圧を表し、ＩＶｄ１−１（Ｖ１）乃至ＩＶｄ１−Ｎ（ＶＮ）は前記第２の測定における電流に基づいて決定される係数を表し、ＩＶｄ２−１（Ｖ１）乃至ＩＶｄ２−Ｎ（ＶＮ）は前記第４の測定における電流に基づいて決定される係数を表す。）
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一形態は、能動素子の評価方法、プログラム及び装置に関する。
【０００２】
また、本発明の一形態は、半導体装置の評価方法に関する。なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。記憶装置、表示装置、電気光学装置、蓄電装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
【０００３】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【背景技術】
【０００４】
半導体を用いた集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）において、高集積度、低消費電力、高速動作を求めて開発が進められている。また、製造及び開発において、タクトアップ、コストダウンが求められている。
【０００５】
また、近年、チャネル形成領域に酸化物半導体または金属酸化物を用いたトランジスタ（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタ、以下、ＯＳトランジスタと呼ぶ）が注目されている。ＯＳトランジスタはオフ電流が極めて小さい。そのことを利用して、ＯＳトランジスタを用いたアプリケーションが提案されている（特許文献１、２）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−１６８６３１
【特許文献２】特開２０１２−０６９９３２
【発明の概要】
【発明が解決しようとする課題】
【０００７】
集積回路などの半導体装置は、複数の能動素子を有する。半導体装置を構成する能動素子の特性は半導体装置の特性に影響を与えることから、個々の能動素子の特性の分布を評価することは重要である。また、信頼性の高い半導体装置を得るには、多数の能動素子を評価する必要がある。しかしながら、信頼性を確保するのに十分な数の試料を評価するには長い時間、多くの設備を要することから、テストタイムが長く、テストコストが高くなる場合がある。また、開発段階においても能動素子の特性の評価に長い時間、多くの設備が必要となり、開発期間が長く、開発コストが高くなる場合がある。
【０００８】
また、半導体装置と別に、ＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）として評価用素子が基板上に設けられる場合がある。しかしながら、多数の評価用素子を設けるとＴＥＧ領域の面積が大きくなり、基板上に形成できる半導体装置の数、いわゆる取り数が少なくなることで、製造コストが高くなる場合がある。
【０００９】
上記に鑑み、本発明の一形態は、能動素子を短時間で評価する評価方法を提供することを課題の一とする。本発明の一形態は、能動素子に対する新規な評価方法を提供することを課題の一とする。本発明の一形態は、半導体装置の製造コストを下げる方法を提供することを課題の一とする。本発明の一形態は、新規な半導体装置の製造方法を提供することを課題の一とする。本発明の一形態は、能動素子を短時間で評価するプログラムを提供することを課題の一とする。本発明の一形態は、新規なプログラムを提供することを課題の一とする。本発明の一形態は、能動素子を短時間で評価する装置を提供することを課題の一とする。本発明の一形態は、新規な装置を提供することを課題の一とする。
【００１０】
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【００１１】
本発明の一態様は、第１の能動素子乃至第ｋ（ｋは２以上の整数）の能動素子が並列に接続する並列素子の特性から、第１の能動素子乃至第ｋの能動素子の特性の分布を推定する、能動素子の評価方法である。
【００１２】
本発明の一態様は、第１の能動素子乃至第ｋ（ｋは２以上の整数）の能動素子が並列に接続する並列素子の印加電圧に対する電流を測定する第１の測定を行い、１個の能動素子を有する単体素子の印加電圧に対する電流を測定する第２の測定を行い、並列素子の電流は、第１の能動素子乃至第ｋの能動素子の電流の総和として式（１）を立て、式（１）を連立して解いてｄ１乃至ｄＮを得る、能動素子の評価方法である。
【００１３】
【数１】
2019027858.tif 000003
（式（１）中、Ｃ（Ｖ１）乃至Ｃ（ＶＮ）は第１の測定における電流を表し、ｄ１乃至ｄＮ（Ｎは２以上の整数）は第１の能動素子乃至第ｋの能動素子のしきい値電圧の度数を表し、Ｖ１乃至ＶＮは第１の測定における印加電圧を表し、Ｉ１（Ｖ１）乃至ＩＮ（ＶＮ）は第２の測定における電流に基づいて決定される係数を表す。）
【００１４】
本発明の一態様は、第１の能動素子乃至第ｋ（ｋは２以上の整数）の能動素子が並列に接続する並列素子の印加電圧に対する電流を測定する第１の測定を行い、１個の能動素子を有する単体素子の印加電圧に対する電流を測定する第２の測定を行い、並列素子の電流は、第１の能動素子乃至第ｋの能動素子の電流の総和として式（１）を立て、式（１）の誤差関数ｇとして式（２）を立て、ｄ１乃至ｄＮをそれぞれ０以上とする条件の下、式（２）を最小とする解としてｄ１乃至ｄＮを得る、能動素子の評価方法である。
【００１５】
【数２】
2019027858.tif 000004
（式（２）中、Ｃ（Ｖ１）乃至Ｃ（ＶＮ）は第１の測定における電流を表し、ｄ１乃至ｄＮ（Ｎは２以上の整数）は第１の能動素子乃至第ｋの能動素子のしきい値電圧の度数を表し、Ｖ１乃至ＶＮは第１の測定における印加電圧を表し、Ｉ１（Ｖ１）乃至ＩＮ（ＶＮ）は第２の測定における電流に基づいて決定される係数を表す。）
【００１６】
本発明の一態様は、第１の能動素子乃至第ｋ（ｋは２以上の整数）の能動素子が並列に接続する並列素子の印加電圧に対する電流を測定する第１の測定を行い、１個の能動素子を有する単体素子の印加電圧に対する電流を測定する第２の測定を行い、並列素子の電流は、第１の能動素子乃至第ｋの能動素子の電流の総和として式（１）を立て、式（１）から導かれる関数ｆとして式（３）を立て、ｄ１乃至ｄＮをそれぞれ０以上とする条件の下、式（３）を最小とする解としてｄ１乃至ｄＮを得る、能動素子の評価方法である。
【００１７】
【数３】
2019027858.tif 000005
（式（３）中、Ｃ（Ｖ１）乃至Ｃ（ＶＮ）は第１の測定における電流を表し、ｄ１乃至ｄＮ（Ｎは２以上の整数）は第１の能動素子乃至第ｋの能動素子のしきい値電圧の度数を表し、Ｖ１乃至ＶＮは第１の測定における印加電圧を表し、Ｉ１（Ｖ１）乃至ＩＮ（ＶＮ）は第２の測定における電流に基づいて決定される係数を表す。）
【００１８】
本発明の一態様は、第１のドレイン電圧Ｖｄ１で、第１の能動素子乃至第ｋ（ｋは２以上の整数）の能動素子が並列に接続する並列素子の印加電圧に対する電流を測定する第１の測定を行い、第１のドレイン電圧Ｖｄ１で、１個の能動素子を有する単体素子の印加電圧に対する電流を測定する第２の測定を行い、第２のドレイン電圧Ｖｄ２で、並列素子の印加電圧に対する電流を測定する第３の測定を行い、第２のドレイン電圧Ｖｄ２で、単体素子の印加電圧に対する電流を測定する第４の測定を行い、並列素子の電流は、第１の能動素子乃至第ｋの能動素子の電流の総和として式（４）を立て、ｄ１乃至ｄＮをそれぞれ０以上とする条件の下、式（４）に対する二乗誤差関数を最小とする解としてｄ１乃至ｄＮを得る、能動素子の評価方法である。
【００１９】
【数４】
2019027858.tif 000006
（式（４）中、ＣＶｄ１（Ｖ１）乃至ＣＶｄ１（ＶＮ）は第１の測定における電流を表し、ＣＶｄ２（Ｖ１）乃至ＣＶｄ２（ＶＮ）は第３の測定における電流を表し、ｄ１乃至ｄＮ（Ｎは２以上の整数）は第１の能動素子乃至第ｋの能動素子のしきい値電圧の度数を表し、Ｖ１乃至ＶＮは第１の測定における印加電圧を表し、ＩＶｄ１−１（Ｖ１）乃至ＩＶｄ１−Ｎ（ＶＮ）は第２の測定における電流に基づいて決定される係数を表し、ＩＶｄ２−１（Ｖ１）乃至ＩＶｄ２−Ｎ（ＶＮ）は第４の測定における電流に基づいて決定される係数を表す。）
【発明の効果】
【００２０】
本発明の一形態により、能動素子を短時間で評価する評価方法を提供できる。また、能動素子に対する新規な評価方法を提供できる。また、半導体装置の製造コストを下げる方法を提供できる。また、新規な半導体装置の製造方法を提供できる。また、能動素子を短時間で評価するプログラムを提供できる。また、新規なプログラムを提供できる。また、能動素子を短時間で評価する装置を提供できる。また、新規な装置を提供できる。
【００２１】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一形態は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２２】
【図１】能動素子の評価方法を示すフローチャート。
【図２】並列素子及び単体素子を示す回路図。
【図３】Ｉｄ−Ｖｇ特性を示す図及び特性のヒストグラム。
【図４】特性のヒストグラム。
【図５】Ｉｄ−Ｖｇ特性を示す図。
【図６】特性のヒストグラム。
【図７】Ｉｄ−Ｖｇ特性を示す図及び特性のヒストグラム。
【図８】Ｉｄ−Ｖｇ特性を示す図。
【図９】Ｉｄ−Ｖｇ特性を示す図。
【図１０】特性のヒストグラム。
【図１１】半導体装置及び表示装置を示す図。
【図１２】能動素子の評価装置の例を示すブロック図。
【図１３】能動素子の評価装置の例を示すブロック図。
【図１４】能動素子の評価装置の例を示すブロック図。
【発明を実施するための形態】
【００２３】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２４】
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
【００２５】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、記憶装置、電気光学装置、蓄電装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
【００２６】
また、本明細書は、以下の実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
【００２７】
（実施の形態１）
本実施の形態は、本発明の一形態である能動素子の評価方法について説明を行う。本明細書等において、能動素子とは入力信号あるいはエネルギーを増幅、制御又は変調して出力する機能を有する素子を指す。能動素子として、例えば、トランジスタ、ダイオードなどがある。ダイオードとして、例えば、発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）、有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）等が挙げられる。また、能動素子として、複数の能動素子有する構成としてもよい。また、能動素子として、能動素子及び受動素子を有する構成としてもよい。受動素子とは入力信号あるいはエネルギーを増幅、制御又は変調して出力する機能を有さない素子を指す。受動素子として、例えば、抵抗器、コンデンサーなどがある。
【００２８】
本発明の一態様である能動素子の評価方法は、複数の能動素子を並列に接続した評価用素子の特性を測定し、該特性から評価用素子が有する能動素子の特性の分布を推定する。本明細書等において、複数の能動素子が並列に接続した評価用素子を、並列素子と記す場合がある。並列素子を１回測定することで、並列素子が有する複数の能動素子の特性の分布を推定できることから、能動素子の特性の評価に要する時間を短くすることができる。また、信頼性評価においては特性の測定、及びストレスの印加を繰り返し行うことから、信頼性評価に並列素子を用いることで、評価に要する時間を大幅に短くできる。
【００２９】
また、並列素子を用いた能動素子の評価方法とすることで、能動素子の数に対する測定パッドの数を減らすことができる。測定パッドの数を減らすことで、ＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）領域の面積を小さくすることができる。また、ＴＥＧ領域の面積を小さくすることで、基板上に形成できる回路の数を増やすことができ、コストダウンが可能となる。
【００３０】
本発明の一形態である能動素子の評価方法は、例えば、トランジスタ、ダイオードなどに適用できる。トランジスタとして、例えば、チャネル形成領域に酸化物半導体、シリコン、ゲルマニウム、炭化シリコン、ガリウムヒ素、窒化ガリウム、カーボンチューブ又は有機化合物を有するトランジスタに適用できる。酸化物半導体として、例えば、インジウム、ガリウム又は亜鉛の一以上を有する酸化物を用いることができる。
【００３１】
トランジスタとして、電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）又はバイポーラトランジスタが挙げられる。電界効果トランジスタとして、薄膜トランジスタ（「ＴＦＴ」ともいう。）を用いてもよい。また、電界効果トランジスタとして、トップゲート型のトランジスタ、又はボトムゲート型のトランジスタを用いてもよい。また、ボトムゲート型のトランジスタとしては、チャネルエッチ型のトランジスタ又はボトムコンタクト型（「逆コプレナ型」ともいう。）のトランジスタが挙げられる。
【００３２】
なお、本明細書等において、金属酸化物（Ｍｅｔａｌ  Ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。以下、チャネル形成領域に金属酸化物を含むトランジスタを、ＯＳトランジスタとも表記する。
【００３３】
＜能動素子の評価方法１＞
本発明の一態様である能動素子の評価方法のフローを図１に示す。本実施の形態では、能動素子としてトランジスタを用いる評価方法の例を示す。
【００３４】
［ステップＳ１］
ステップＳ１は、複数の能動素子が並列に接続した並列素子を準備し、該並列素子の特性を測定するステップである。並列素子の特性の測定として、印加電圧に対する電流の測定を行う。
【００３５】
ｋ個（ｋは２以上の整数）のトランジスタが並列に接続した並列素子の例を、図２（Ａ）に示す。図２（Ａ）は、並列素子の回路図を示している。図２（Ａ）に示す並列素子１０１は、第１のトランジスタｐａｒａＴｒ＿１乃至第ｋのトランジスタｐａｒａＴｒ＿ｋが、並列に接続している。
【００３６】
並列素子１０１は、測定パッドＰ１、測定パッドＰ２及び測定パッドＰ３を有する。測定パッドＰ１は、第１のトランジスタｐａｒａＴｒ＿１乃至第ｋのトランジスタｐａｒａＴｒ＿ｋのそれぞれのソース電極と電気的に接続され、第１のトランジスタｐａｒａＴｒ＿１乃至第ｋのトランジスタｐａｒａＴｒ＿ｋのそれぞれのソースに電圧を印加、又は電流を検出できる。測定パッドＰ２は、第１のトランジスタｐａｒａＴｒ＿１乃至第ｋのトランジスタｐａｒａＴｒ＿ｋのそれぞれのドレイン電極と電気的に接続され、第１のトランジスタｐａｒａＴｒ＿１乃至第ｋのトランジスタｐａｒａＴｒ＿ｋのそれぞれのドレインに電圧を印加、又は電流を検出できる。測定パッドＰ３は、第１のトランジスタｐａｒａＴｒ＿１乃至第ｋのトランジスタｐａｒａＴｒ＿ｋのそれぞれのゲート電極と電気的に接続され、第１のトランジスタｐａｒａＴｒ＿１乃至第ｋのトランジスタｐａｒａＴｒ＿ｋのそれぞれのゲートに電圧を印加、又は電流を検出できる。
【００３７】
第１のトランジスタｐａｒａＴｒ＿１乃至第ｋのトランジスタｐａｒａＴｒ＿ｋはそれぞれ、チャネル型、設計上のチャネル幅及びチャネル長が等しい構成とすることができる。なお、図２（Ａ）では第１のトランジスタｐａｒａＴｒ＿１乃至第ｋのトランジスタｐａｒａＴｒ＿ｋの極性がｎチャネル型の並列素子１０１を示したが、本発明の一態様はこれに限られない。並列素子は、複数のｐ型トランジスタが並列に接続する構成としても良い。
【００３８】
並列素子が有するトランジスタの数（ｋ）は、並列素子の電気特性に対する配線抵抗の影響を考慮して決めることが好ましい。並列素子が有するトランジスタの数（ｋ）が多いと、並列素子の電気特性に対する配線抵抗の影響が大きくなり、並列素子が有する能動素子の特性の分布を推定しづらくなる場合がある。配線抵抗の影響を考慮したトランジスタの数（ｋ）とすることにより、能動素子の特性の分布を精度よく推定できる。例えば、並列素子は、第１のトランジスタｐａｒａＴｒ＿１乃至第１００のトランジスタｐａｒａＴｒ＿１００の１００個のトランジスタを有する構成とすることができる。
【００３９】
並列素子の特性の測定として、例えば、Ｉｄ−Ｖｇ測定を用いることができる。Ｉｄ−Ｖｇ測定とは、ドレイン電圧Ｖｄを一定とし、ゲート電圧Ｖｇを印加しながらドレイン電流Ｉｄを測定することを指す。ゲート電圧Ｖｇとはソースの電位に対するゲートの電位の電位差を指し、ドレイン電流Ｖｄとはソースとドレインの間に流れる電流を指し、ドレイン電圧Ｖｄとはソースの電位に対するドレインの電位の電位差を指す。また、Ｉｄ−Ｖｇ測定により得られる曲線をＩｄ−Ｖｇ特性又はＩｄ−Ｖｇカーブという場合がある。
【００４０】
Ｉｄ−Ｖｇ測定として、例えば、ドレイン電圧Ｖｄを０．１Ｖとし、ゲート電圧Ｖｇを−３．３Ｖから＋３．３Ｖまで０．１Ｖステップで印加しながらドレイン電流Ｉｄを測定することができる。また、Ｉｄ−Ｖｇ測定として、例えば、ドレイン電圧Ｖｄを３．３Ｖとし、ゲート電圧Ｖｇを−３．３Ｖから＋３．３Ｖまで０．１Ｖステップで印加しながらドレイン電流Ｉｄを測定することができる。なお、本発明の一態様は、前述のＩｄ−Ｖｇ測定の条件に限られない。
【００４１】
［ステップＳ２］
ステップＳ２は、複数の能動素子が並列に接続した並列素子の特性から、能動素子の特性の分布を推定するステップである。
【００４２】
本発明の一態様において、並列素子の特性は、並列素子が有する複数の能動素子の特性の総和であると仮定する。該能動素子はしきい値電圧がそれぞれ異なり、また、しきい値電圧以外の特性、例えばオン電流、サブスレッショルド係数（Ｓ値）等はそれぞれ等しいと仮定する。
【００４３】
複数のトランジスタを有する並列素子のＩｄ−Ｖｇ特性、及び該トランジスタのＩｄ−Ｖｇ特性の例を、図３（Ａ）に示す。図３（Ａ）において、横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示す。また、Ｉｄ−Ｖｇ特性１１１は並列素子の特性を示し、Ｉｄ−Ｖｇ特性１１３はトランジスタの特性を示す。
【００４４】
図３（Ａ）に示すＩｄ−Ｖｇ特性１１３は、それぞれしきい値電圧のみが異なる１００個のトランジスタのＩｄ−Ｖｇ特性を示している。また、Ｉｄ−Ｖｇ特性１１１は、該トランジスタのＩｄ−Ｖｇ特性１１３の総和を示している。
【００４５】
しきい値電圧として、例えば、ドレイン電流Ｉｄが１．０×１０−１２Ａとなるゲート電圧を用いることができる。本明細書等において、ドレイン電流Ｉｄが１．０×１０−１２Ａとなるゲート電圧をしきい値電圧Ｖｓｈと記す場合がある。本発明の一態様において、しきい値電圧はしきい値電圧Ｖｓｈに限られない。しきい値電圧として異なる定義の値を用いても良い。
【００４６】
なお、図３（Ａ）に示すＩｄ−Ｖｇ特性１１３は、トランジスタのしきい値電圧Ｖｓｈの平均値が−１．０Ｖ、標準偏差σが０．３Ｖの正規分布を有するデータを用いた（図３（Ｂ）参照）。図３（Ｂ）において、横軸はしきい値電圧Ｖｓｈを示し、縦軸はトランジスタの度数を示す。
【００４７】
並列素子のドレイン電流は、並列素子が有する複数のトランジスタのドレイン電流の総和と仮定できる。並列素子のＩｄ−Ｖｇ特性を式（５）で表す。式（５）に示すように、並列素子のドレイン電流は、しきい値電圧が異なるそれぞれのトランジスタのドレイン電流と、該しきい値電圧が出現するトランジスタの度数との積の和に等しいとすることができる。
【００４８】
【数５】
2019027858.tif 000007
【００４９】
式（５）において、Ｃ（Ｖｇ）は印加したゲート電圧がＶｇの時の並列素子のドレイン電流を表し、Ｉｎ（Ｖｇ）は印加したゲート電圧がＶｇの時の該トランジスタのドレイン電流を表し、ｄｎは該トランジスタの度数を表す。
【００５０】
式（５）においてゲート電圧Ｖｇを連続値で示しているが、ゲート電圧Ｖｇを第１のゲート電圧Ｖ１乃至第Ｎのゲート電圧ＶＮ（Ｎは２以上の整数）に離散化すると、式（６）に示すように第１の度数ｄ１乃至第Ｎの度数ｄＮに対するＮ次の連立一次方程式とすることができる。
【００５１】
【数６】
2019027858.tif 000008
【００５２】
式（６）において、第１のゲート電圧Ｖ１乃至第Ｎのゲート電圧ＶＮは、Ｉｄ−Ｖｇ測定におけるゲート電圧Ｖｇの測定ポイントとすることができる。例えば、Ｉｄ−Ｖｇ測定において、ゲート電圧Ｖｇを−３．３Ｖから＋３．３Ｖまで０．１Ｖステップで印加した場合は、第１のゲート電圧Ｖ１を−３．３Ｖ、第２のゲート電圧Ｖ２を−３．２Ｖ、第６７のゲート電圧Ｖ６７を３．３Ｖとすることができる。
【００５３】
式（６）において、Ｉ１（Ｖ１）乃至ＩＮ（ＶＮ）は予めＩｄ−Ｖｇ測定しておいた単体素子の電流に基づいて決定される係数である。本明細書等において、１個のトランジスタを有する評価用素子を単体素子と記す場合がある。Ｉ１（Ｖ１）乃至ＩＮ（ＶＮ）として、単体素子のＩｄ−Ｖｇ特性をプラス方向にシフトさせたＩｄ−Ｖｇ特性、及びマイナス方向にシフトさせたＩｄ−Ｖｇ特性のドレイン電流の値を用いることができる。また、単体素子のＩｄ−Ｖｇ特性をシフトさせるステップの間隔は、前述のＩｄ−Ｖｇ測定におけるゲート電圧のステップと等しいことが好ましい。例えば、Ｉｄ−Ｖｇ測定においてゲート電圧Ｖｇを０．１Ｖステップで測定した場合は、単体素子のＩｄ−Ｖｇ特性を０．１Ｖ間隔でプラス方向及びマイナス方向にシフトさせることが好ましい。また、単体素子のＩｄ−Ｖｇ特性をプラス方向のみにシフトさせてもよい。単体素子のＩｄ−Ｖｇ特性をマイナス方向のみにシフトさせてもよい。
【００５４】
例えば、ゲート電圧Ｖｇ＝Ｖ１において、並列素子のドレイン電流Ｃ（Ｖ１）は、Ｉ１（Ｖ１）乃至ＩＮ（Ｖ１）のそれぞれに度数ｄ１乃至ｄＮを乗じた和に等しい。また、ゲート電圧Ｖｇ＝Ｖ２において、並列素子のドレイン電流Ｃ（Ｖ２）は、Ｉ１（Ｖ２）乃至ＩＮ（Ｖ２）のそれぞれに度数ｄ１乃至ｄＮを乗じた和に等しい。また、ゲート電圧Ｖｇ＝ＶＮにおいて、並列素子のドレイン電流Ｃ（ＶＮ）は、Ｉ１（ＶＮ）乃至ＩＮ（ＶＮ）のそれぞれに度数ｄ１乃至ｄＮを乗じた和に等しい。
【００５５】
単体素子の例を、図２（Ｂ）に示す。図２（Ｂ）は、単体素子の回路図を示している。図２（Ｂ）に示す単体素子１０３は、トランジスタｓｉｎｇＴｒを有する。単体素子が有するトランジスタは、並列素子が有するトランジスタとチャネル型、設計上のチャネル幅及びチャネル長が等しい構成とすることができる。
【００５６】
図２（Ｂ）に示す単体素子１０３は、測定パッドＰ１１、測定パッドＰ１２及び測定パッドＰ１３を有する。測定パッドＰ１１は、トランジスタｓｉｎｇＴｒのソース電極と電気的に接続され、トランジスタｓｉｎｇＴｒのソースに電圧を印加、又は電流を検出できる。測定パッドＰ１２は、トランジスタｓｉｎｇＴｒのドレイン電極と電気的に接続され、トランジスタｓｉｎｇＴｒのドレインに電圧を印加、又は電流を検出できる。測定パッドＰ１３は、ｓｉｎｇＴｒのゲート電極と電気的に接続され、トランジスタｓｉｎｇＴｒのゲートに電圧を印加、又は電流を検出できる。
【００５７】
式（６）を行列表記にすると、式（１）で表せる。
【００５８】
【数７】
2019027858.tif 000009
【００５９】
また、式（１）は、式（７）で表せる。
【００６０】
【数８】
2019027858.tif 000010
【００６１】
式（７）において、係数行列をＰで表している。本明細書等において、Ｐを係数行列Ｐと記す場合がある。行列係数Ｐは、Ｎ行Ｎ列の行列（Ｎ×Ｎ行列ともいう）で表される。また、本明細書等において、ｄ（ｄの上に矢印）をベクトルｄと記す場合がある。ベクトルｄは、ｄ＝（ｄ１，・  ・  ・，ｄＮ）を表す。Ｃ（Ｃの上に矢印）をベクトルＣと記す場合がある。
【００６２】
式（１）を解き、ベクトルｄを求めることで、並列素子が有するトランジスタのしきい値電圧Ｖｓｈの分布（度数ｄ１乃至度数ｄＮ）を得られる。式（１）に示す方程式において、未知変数を順次消去する演算を行い有限回で解を求める手法を、直接解法と呼ぶ場合がある。
【００６３】
前述の直接解法で求めたベクトルｄについて、度数ｄ１乃至度数ｄＮのヒストグラムを図４に示す。図４において、横軸はしきい値電圧Ｖｓｈを示し、縦軸はトランジスタの度数を示す。図４に示すヒストグラムは、図３（Ｂ）に示したヒストグラムとほぼ一致することから、本発明の一態様である能動素子の評価方法により、並列素子の特性から、並列素子が有する能動素子の特性を評価できることが理解される。
【００６４】
また、図２（Ａ）に示す並列素子を用いることで、能動素子の数に対する測定パッドの数を減らすことができる。測定パッドの数を減らすことで、ＴＥＧ領域の面積を小さくできる。また、ＴＥＧ領域の面積を小さくすることで、基板上に形成できる回路の数を増やすことができ、コストダウンが可能となる。
【００６５】
また、本発明の一態様である能動素子の評価方法は、信頼性試験にも適用できる。例えば、トランジスタの信頼性を調べるための手法の一つに、バイアス−熱ストレス試験がある。本明細書等において、バイアス−熱ストレス試験をＧＢＴ（Ｇａｔｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ）試験と記す場合がある。ＧＢＴ試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化を、短時間で評価することができる。ＧＢＴ試験では、まずトランジスタにストレスを与える前のＩｄ−Ｖｇ特性を測定し、次にトランジスタにストレスを与え、次にストレスを与えた後のＩｄ−Ｖｇ特性を測定する。ストレスを与える前後のＩｄ−Ｖｇ特性の変化量が小さいほど、信頼性が高いと言える。特に、トランジスタのしきい値電圧の変化量は信頼性の重要な指標であり、しきい値電圧の変化量が小さいほど信頼性が高いと言える。本発明の一態様である能動素子の評価方法を信頼性試験に適用することにより、信頼性試験に要する時間を大幅に短くできる。
【００６６】
ＧＢＴ試験のストレス条件として、トランジスタが形成されている試料を一定の温度に維持し、トランジスタのソースとドレインを同電位とし、ゲートにはソース及びドレインとは異なる電位を一定時間与える。試料の温度は、試験目的に応じて適宜設定すればよい。なお、「＋ＧＢＴ試験」では、ゲートに与える電位がソース及びドレインの電位（ソースとドレインは同電位である。）よりも高く、「−ＧＢＴ試験」では、ゲートに与える電位がソース及びドレインの電位（ソースとドレインは同電位である。）よりも低い。
【００６７】
ＧＢＴ試験の試験強度は、試料温度、ゲート絶縁層に加えられる電界強度及び電界印加時間により決定することができる。ゲート絶縁層中の電界強度は、ゲートと、ソース及びドレインと、の間の電位差をゲート絶縁層の厚さで除して決定される。
【００６８】
＋ＧＢＴ試験のストレス条件として、例えば、試料温度を１２５℃とし、ゲート電圧Ｖｇを３．０Ｖとすることができる。
【００６９】
＜能動素子の評価方法２＞
能動素子の評価方法として、前述と異なる方法を説明する。
【００７０】
［ステップＳ１］
ステップＳ１は、複数の能動素子が並列に接続した並列素子を準備し、該並列素子の特性を測定するステップである。ステップＳ１については、前述の＜能動素子の評価方法１＞の記載を参照できるため、詳細を省略する。
【００７１】
［ステップＳ２］
ステップＳ２は、複数の能動素子が並列に接続した並列素子の特性から、能動素子の特性の分布を推定するステップである。
【００７２】
式（１）に示すように、並列素子のドレイン電流は、並列素子が有する複数のトランジスタのドレイン電流の総和と仮定できる。
【００７３】
式（１）に示したベクトルｄとして、式（８）に示す二乗誤差関数ｇを最小にする解を求められる。
【００７４】
【数９】
2019027858.tif 000011
【００７５】
式（８）において、ベクトルｄの成分である度数ｄ１乃至度数ｄＮはそれぞれ０以上とする。
【００７６】
二乗誤差関数ｇは、式（２）で表される。
【００７７】
【数１０】
2019027858.tif 000012
【００７８】
度数ｄ１乃至度数ｄＮをそれぞれ０以上とする制約条件の下、式（２）に示す二乗誤差関数ｇを最小化する解は、非負の最小二乗解と呼ぶことができる。度数ｄ１乃至度数ｄＮをそれぞれ０以上の制約条件とすることで、得られる解に対するドレイン電流Ｉｄのノイズの影響を抑制できる。
【００７９】
また、ベクトルｄの算出方法として、前述の最小二乗法以外の方法を用いることができる。例えば、最急降下法などの反復解法を用いても良い。
【００８０】
前述の非負の最小二乗法を用いた評価について、別の例を示す。例に示すのは、１０個のトランジスタを有する並列素子を用いた評価である。
【００８１】
１０個のトランジスタを有する並列素子のＩｄ−Ｖｇ特性を図５に示す。非負の最小二乗法によって得られたトランジスタのしきい値電圧Ｖｓｈの分布を図６に示す。図５及び図６は、５インチ角の基板面内に形成された複数の並列素子のうち、ｐｏｉｎｔ１乃至ｐｏｉｎｔ９の９点の並列素子の特性を示している。図５において、横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示す。また、実線は実測値を示し、丸印は図６に示した度数から算出した推定値を示す。図６において、横軸はしきい値電圧Ｖｓｈを示し、縦軸はトランジスタの度数を示す。
【００８２】
図５に示すように、実測値と推定値は良く一致しており、式（２）を用いる非負の最小二乗法として解くことにより、しきい値電圧Ｖｓｈの分布を精度高く推定できることが理解される。
【００８３】
図５は、チャネル形成領域にＩｎ、Ｇａ及びＺｎを有する金属酸化物を用い、ゲート絶縁膜に膜厚１０ｎｍの酸化窒化シリコンを用いたボトムゲート構造のトランジスタが１０個並列に接続した並列素子のＩｄ−Ｖｇ特性を示した。金属酸化物として、第１の金属酸化物と、第１の金属酸化物上の第２の金属酸化物の積層構造とした。第１の金属酸化物は、膜厚を５ｎｍ、組成を原子数比Ｉｎ：Ｇａ：Ｚｎ＝１：３：４近傍とした。第２の金属酸化物は、膜厚を２０ｎｍ、組成を原子数比Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍とした。また、トランジスタのチャネル長は６０μｍ、チャネル幅は６０μｍとした。
【００８４】
本明細書等において、酸化窒化シリコンとは、その組成として窒素より酸素の含有量が多いものを指す。
【００８５】
＜能動素子の評価方法３＞
能動素子の評価方法として、前述と異なる方法を説明する。
【００８６】
［ステップＳ１］
ステップＳ１は、複数の能動素子が並列に接続した並列素子を準備し、該並列素子の特性を測定するステップである。ステップＳ１については、前述の＜能動素子の評価方法１＞の記載を参照できるため、詳細を省略する。
【００８７】
［ステップＳ２］
ステップＳ２は、複数の能動素子が並列に接続した並列素子の特性から、能動素子の特性の分布を推定するステップである。
【００８８】
式（１）に示すように、並列素子のドレイン電流は、並列素子が有する複数のトランジスタのドレイン電流の総和と仮定できる。
【００８９】
Ｉｄ−Ｖｇ特性は、ドレイン電流Ｉｄが大きい領域、例えば、Ｉｄ＝１×１０−４Ａ近傍から、ドレイン電流Ｉｄが小さい領域、例えば、Ｉｄ＝１×１０−１２Ａ近傍までの広い範囲の電流値を有し、この広い範囲の全体で実測値と推定値の差が小さいことが好ましい。しかしながら、最小二乗法においては、ドレイン電流Ｉｄが大きい領域と比較して、ドレイン電流Ｉｄが小さい領域で実測値と推定値に差が生じる場合がある。
【００９０】
ドレイン電流Ｉｄが小さい領域においても、実測値と推定値の差を小さくする評価方法について、説明する。
【００９１】
式（６）の両辺の対数をとると、式（９）に変形できる。
【００９２】
【数１１】
2019027858.tif 000013
【００９３】
式（９）の解となるベクトルｄは、全てのｉ＝１乃至Ｎに対して式（１０）が成立する。
【００９４】
【数１２】
2019027858.tif 000014
【００９５】
また、式（１０）は、式（１１）に変形できる。式（１１）を解くことでベクトルｄの厳密解が得られる。
【００９６】
【数１３】
2019027858.tif 000015
【００９７】
また、式（３）に示す関数ｆを最小化する解を求めることにより、ベクトルｄを得られる。なお、度数ｄ１乃至度数ｄＮはそれぞれ０以上とする。ベクトルｄは、度数ｄ１乃至度数ｄＮがそれぞれ０以上とする制約条件のもとで、目的関数である関数ｆを最小とする解として求めることができる。式（３）を解く方法として、二次計画法（ＱＰ：ｑｕａｄｒａｔｉｃ  ｐｒｏｇｒａｍｍｉｎｇ）を用いることができる。二次計画法とは、一次関数の制約条件のもとで、二次関数の目的関数を最適化する手法である。
【００９８】
【数１４】
2019027858.tif 000016
【００９９】
前述の二次計画法を用いる評価について、例を示す。
【０１００】
トランジスタのＩｄ−Ｖｇ特性を図７（Ａ）に示す。図７（Ａ）において、横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示す。また、点線は初期特性を示し、実線は電流ストレス試験後の特性を示している。
【０１０１】
なお、説明を分かりやすくする為、図７（Ａ）は電流ストレス試験によりしきい値電圧Ｖｓｈがマイナス側にシフトし、また、Ｉｄ−Ｖｄ特性にコブが生じたトランジスタの特性を示している。
【０１０２】
図７（Ａ）に示した電流ストレス試験後のＩｄ−Ｖｇ特性が５０個のトランジスタが並列に接続した素子であると想定し、該トランジスタの特性の分布を推定した。トランジスタのしきい値電圧の変化量ΔＶｓｈの分布を図７（Ｂ）に示す。図７（Ｂ）において、横軸はしきい値電圧の変化量ΔＶｓｈを示し、縦軸はトランジスタの度数を示す。しきい値電圧の変化量ΔＶｓｈは、初期特性と電流ストレス試験後のしきい値電圧Ｖｓｈの差を示している。
【０１０３】
推定したトランジスタ特性の分布から計算されるＩｄ−Ｖｇ特性、及びＩｄ−Ｖｇ特性の実測値を図７（Ｃ）に示す。図７（Ｃ）において、横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示す。また、実線は実測値を示し、丸印は図７（Ｂ）に示した度数から算出した推定値を示す。図７（Ｃ）に示すように、実測値と推定値は良く一致しており、コブの発生を再現できている。したがって、式（３）を用いる二次計画法により、トランジスタの特性の分布を精度高く推定できることが理解される。また、図７（Ｃ）に示すように、しきい値電圧の変化量ΔＶｓｈが−４Ｖ程度のトランジスタが生じることにより、Ｉｄ−Ｖｇ特性にコブが生じたことを確認できた。
【０１０４】
図７（Ａ）は、チャネル形成領域にＩｎ、Ｓｎ及びＺｎを有する金属酸化物を用い、ゲート絶縁膜に膜厚４００ｎｍの窒化シリコンと膜厚５０ｎｍの酸化窒化シリコンの積層を用いた、ボトムゲートトップコンタクト（ＢＧＴＣ：Ｂｏｔｔｏｍ−Ｇａｔｅ  Ｔｏｐ−Ｃｏｎｔａｃｔ）構造のトランジスタのＩｄ−Ｖｇ特性を示した。金属酸化物として、膜厚を２０ｎｍ、組成を原子数比Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３近傍とした。
【０１０５】
前述の電流ストレス試験では、まずトランジスタにストレスを与える前のＩｄ−Ｖｇ特性を測定し、次にトランジスタにストレスを与え、次に回復期間を与え、次にストレスを与えた後のＩｄ−Ｖｇ特性を測定した。
【０１０６】
電流ストレス試験のストレス条件として、トランジスタが形成されている試料を５０℃に維持し、トランジスタのソースを接地電位とし、ドレイン及びゲートに２０Ｖの同電位を３時間与えた。なお、ストレス印加の後に、回復期間として、試料を１２５℃に維持し、トランジスタのゲート、ドレイン及びソースを接地電圧とした状態で２時間放置した。
【０１０７】
Ｉｄ−Ｖｇ測定は、ドレイン電圧Ｖｄを２０Ｖとし、ゲート電圧Ｖｇを−１０Ｖから２０Ｖまで０．１Ｖステップで印加しながらドレイン電流Ｉｄを測定した。
【０１０８】
＜能動素子の評価方法４＞
能動素子の評価方法として、前述と異なる方法を説明する。
【０１０９】
［ステップＳ１］
ステップＳ１は、複数の能動素子が並列に接続した並列素子を準備し、該並列素子の特性を測定するステップである。並列素子の特性の測定として、複数の測定条件で、印加電圧に対する電流の測定を行う。
【０１１０】
［ステップＳ２］
ステップＳ２は、複数の能動素子が並列に接続した並列素子の特性から、能動素子の特性の分布を推定するステップである。
【０１１１】
複数の測定条件で測定したＩｄ−Ｖｇ特性を用いて、能動素子の特性の分布を評価できる。例えば、複数のドレイン電圧Ｖｄで測定したＩｄ−Ｖｇ特性を用いて、能動素子の特性の分布を評価できる。
【０１１２】
２種類のドレイン電圧で測定した並列素子のＩｄ−Ｖｇ特性は、式（４）で表せる。式（４）は、第１のドレイン電圧Ｖｄ１及び第２のドレイン電圧Ｖｄ２の２種類のドレイン電圧で測定した例を示している。なお、測定条件の種類は２種類に限られない。３種類以上の測定条件を用いても良い。複数の測定条件で測定したＩｄ−Ｖｇ特性を評価に用いることにより、式（４）を解く過程で解の数より式の数が少なくなるのを抑制でき、解を得やすくすることができる。
【０１１３】
【数１５】
2019027858.tif 000017
【０１１４】
式（４）に示した係数行列Ｐは、２Ｎ行Ｎ列の行列（２Ｎ×Ｎ行列ともいう）で表される。式（４）において、ＩＶｄ１−１（Ｖ１）乃至ＩＶｄ１−Ｎ（ＶＮ）、ＩＶｄ２−１（Ｖ１）乃至ＩＶｄ２−Ｎ（ＶＮ）は予めＩｄ−Ｖｇ測定しておいた単体素子の電流に基づいて決定される係数である。ＩＶｄ１−１（Ｖ１）乃至ＩＶｄ１−Ｎ（ＶＮ）として、第１のドレイン電圧Ｖｄ１で測定した単体素子のＩｄ−Ｖｇ特性をプラス方向にシフトさせたＩｄ−Ｖｇ特性、及びマイナス方向にシフトさせたＩｄ−Ｖｇ特性のドレイン電流の値を用いることができる。ＩＶｄ２−１（Ｖ１）乃至ＩＶｄ２−Ｎ（ＶＮ）として、第２のドレイン電圧Ｖｄ２で測定した単体素子のＩｄ−Ｖｇ特性をプラス方向にシフトさせたＩｄ−Ｖｇ特性、及びマイナス方向にシフトさせたＩｄ−Ｖｇ特性のドレイン電流の値を用いることができる。また、単体素子のＩｄ−Ｖｇ特性をシフトさせるステップの間隔は、前述のＩｄ−Ｖｇ測定におけるゲート電圧のステップと等しいことが好ましい。例えば、Ｉｄ−Ｖｇ測定においてゲート電圧Ｖｇを０．１Ｖステップで測定した場合は、単体素子のＩｄ−Ｖｇ特性を０．１Ｖ間隔でプラス方向及びマイナス方向にシフトさせることが好ましい。また、単体素子のＩｄ−Ｖｇ特性をプラス方向のみにシフトさせてもよい。単体素子のＩｄ−Ｖｇ特性をマイナス方向のみにシフトさせてもよい。
【０１１５】
式（４）において、ＣＶｄ１（Ｖ１）乃至ＣＶｄ１（ＶＮ）は第１のドレイン電圧Ｖｄ１で測定した並列素子のドレイン電流を表し、ＣＶｄ２（Ｖ１）乃至ＣＶｄ２（ＶＮ）は第２のドレイン電圧Ｖｄ２で測定した並列素子のドレイン電流を表す。ｄ１乃至ｄＮは並列素子が有するトランジスタのしきい値電圧の度数を表し、Ｖ１乃至ＶＮは印加したゲート電圧を表す。なお、第１のドレイン電圧Ｖｄ１及び第２のドレイン電圧Ｖｄ２において、ｄ１乃至ｄＮは等しいと仮定する。
【０１１６】
式（４）においてベクトルｄとして、非負の最小二乗解として解くことができる。非負の最小二乗解については、＜能動素子の評価方法２＞の記載を参照できるため、詳細を省略する。
【０１１７】
以下では、複数の測定条件で測定したＩｄ−Ｖｇ特性を用いる評価の例について説明する。ここで示すのは、３２個のトランジスタを有する並列素子を用い、＋ＧＢＴ試験によるしきい値電圧の変動を評価する例を示す。
【０１１８】
＋ＧＢＴ試験のストレス条件は、試料温度を１２５℃とし、ゲート電圧Ｖｇを３．６３Ｖとし、試験環境は光を照射しない暗状態（ｄａｒｋ）とした。ストレス時間は、６００ｓｅｃ、１０００ｓｅｃ、１８００ｓｅｃ、１ｈｒ、２ｈｒ、５ｈｒ、１２ｈｒとした。
【０１１９】
３２個のトランジスタを有する並列素子のＩｄ−Ｖｇ特性を図８及び図９に示す。図８はドレイン電圧Ｖｄを０．１Ｖで測定したＩｄ−Ｖｇ特性を示す。図８はドレイン電圧Ｖｄを１．２Ｖで測定したＩｄ−Ｖｇ特性を示す。二次計画法によって得られたトランジスタのしきい値電圧Ｖｓｈの分布を図１０に示す。
【０１２０】
図８乃至図１０は、ストレス印加６００ｓｅｃ経過後、１０００ｓｅｃ経過後、１８００ｓｅｃ経過後、１ｈｒ経過後、２ｈｒ経過後、５ｈｒ経過後、１２ｈｒ経過後の並列素子のＩｄ−Ｖｇ特性、及び、トランジスタのしきい値電圧Ｖｓｈの分布を示している。なお、図８乃至図１０で０ｓｅｃと記しているのは、ストレス印加前のＩｄ−Ｖｇ特性を示している。図８及び図９において、横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示す。また、実線は実測値を示し、丸印は図１０に示した度数から算出した推定値を示す。図１０において、横軸はしきい値電圧Ｖｓｈを示し、縦軸はトランジスタの度数を示す。
【０１２１】
図８及び図９に示すように、実測値と推定値は良く一致しており、式（４）を用いる二次計画法により、しきい値電圧Ｖｓｈの分布を精度高く推定できることが理解される。
【０１２２】
本発明の一態様である能動素子の評価方法を用いることで、短時間で能動素子の特性の分布を推定できる。また、特性の分布の推定の結果を製造現場にフィードバックすることができ、タクトアップできる。また、開発に要する期間を大幅に短縮することができる。
【０１２３】
図８及び図９は、チャネル形成領域にＩｎ、Ｇａ及びＺｎを有する金属酸化物を用い、ゲート絶縁膜に膜厚１０ｎｍの酸化窒化シリコンを用いたトップゲート構造のトランジスタが３２個並列に接続した並列素子のＩｄ−Ｖｇ特性を示した。金属酸化物として、第１の金属酸化物と、第１の金属酸化物上の第２の金属酸化物の積層構造とした。第１の金属酸化物は、膜厚を５ｎｍ、組成を原子数比Ｉｎ：Ｇａ：Ｚｎ＝１：３：４近傍とした。第２の金属酸化物は、膜厚を２０ｎｍ、組成を原子数比Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍とした。また、トランジスタのチャネル長は６０μｍ、チャネル幅は６０μｍとした。
【０１２４】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１２５】
（実施の形態２）
本実施の形態では、本発明の一態様である能動素子の評価方法を適用できる半導体装置及び表示装置の例を示す。
【０１２６】
半導体装置の例を図１１（Ａ）に示す。半導体装置２０５は、ＴＥＧ２０７及び回路２０９を有する。ＴＥＧ２０７には、並列素子などが設けられている。前述の評価方法を用いることにより、並列素子の特性から、並列素子が有する能動素子の特性の分布を評価できる。回路２０９には、トランジスタなどが設けられている。回路２０９には、論理回路、デジタル回路、記憶回路、アナログ回路などが設けられている。
【０１２７】
なお、図１１（Ａ）には基板２０３上に複数の半導体装置が設けられる例を示したが、基板上に設けられる半導体装置の数はこれに限られない。また、基板２０３として、例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を用いることができる。また、シリコンや炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板２０３として用いてもよい。また、基板２０３として、可撓性基板を用いてもよい。
【０１２８】
表示装置の例を図１１（Ｂ）に示す。表示装置３０５は、ＴＥＧ３０７及び表示領域３０９を有する。ＴＥＧ３０７には、並列素子などが設けられている。前述の評価方法を用いることにより、並列素子の特性から、並列素子が有する能動素子の特性の分布を評価できる。表示領域３０９には、トランジスタ、表示素子、発光素子、液晶素子、ＥＬ素子などが設けられている。また、表示装置３０５には、駆動回路３１１が設けられている場合もある。
【０１２９】
なお、図１１（Ｂ）には基板３０３上に複数の表示装置が設けられる例を示したが、基板上に設けられる表示装置の数はこれに限られない。また、基板３０３として、例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を用いることができる。また、シリコンや炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板３０３として用いてもよい。また、基板３０３として、可撓性基板を用いてもよい。
【０１３０】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１３１】
（実施の形態３）
本実施の形態では、実施の形態１に記載の能動素子の評価方法を適用可能な評価装置について説明を行う。
【０１３２】
＜能動素子の評価装置１＞
能動素子の評価装置４００のブロック図を図１２示す。能動素子の評価装置４００は、少なくとも、処理部４０３を有する。図１２に示す能動素子の評価装置４００は、さらに、入力部４０１、伝送路４０２、記憶部４０５、データベース４０７、及び出力部４０９を有する。
【０１３３】
［入力部４０１］
入力部４０１には、能動素子の評価装置４００の外部から情報が供給される。入力部４０１に供給された情報は、伝送路４０２を介して、処理部４０３、記憶部４０５、またはデータベース４０７に供給される。入力部４０１に供給される情報として、例えば並列素子の特性、単体素子の特性などがある。
【０１３４】
［伝送路４０２］
伝送路４０２は、情報を伝達する機能を有する。入力部４０１、処理部４０３、記憶部４０５、データベース４０７、及び出力部４０９の間の情報の送受信は、伝送路４０２を介して行うことができる。
【０１３５】
［処理部４０３］
処理部４０３は、記憶部４０５に記憶されたプログラムを読み出す機能を有する。処理部４０３は、入力部４０１、記憶部４０５、データベース４０７などから供給された情報を用いて、能動素子の評価を行い、能動素子の特性の分布を推定する機能を有する。処理部４０３は、能動素子の特性分布の推定結果（ｄ１乃至ｄＮ）などを、記憶部４０５、データベース４０７、出力部４０９などに供給することができる。
【０１３６】
処理部４０３には、チャネル形成領域に金属酸化物を有するトランジスタを用いることが好ましい。当該トランジスタはオフ電流が極めて低いため、当該トランジスタを記憶素子として機能する容量素子に流入した電荷（データ）を保持するためのスイッチとして用いることで、データの保持期間を長期にわたり確保することができる。この特性を、処理部４０３が有するレジスタ及びキャッシュメモリのうち少なくとも一方に用いることで、必要なときだけ処理部４０３を動作させ、他の場合には直前の処理の情報を当該記憶素子に待避させることにより、ノーマリーオフコンピューティングが可能となり、能動素子の評価装置の低消費電力化を図ることができる。
【０１３７】
処理部４０３は、例えば、演算回路、または中央演算装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、画像処理装置（ＧＰＵ：Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等を有する。
【０１３８】
処理部４０３は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等のマイクロプロセッサを有していてもよい。マイクロプロセッサは、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、ＦＰＡＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ａｎａｌｏｇ  Ａｒｒａｙ）等のＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）によって実現された構成であってもよい。処理部４０３は、プロセッサにより種々のプログラムからの命令を解釈し実行することで、各種のデータ処理及びプログラム制御を行うことができる。プロセッサにより実行しうるプログラムは、プロセッサが有するメモリ領域及び記憶部４０５のうち少なくとも一方に格納される。
【０１３９】
処理部４０３はメインメモリを有していてもよい。メインメモリは、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の揮発性メモリ、及びＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等の不揮発性メモリのうち少なくとも一方を有する。
【０１４０】
ＲＡＭとしては、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等が用いられ、処理部４０３の作業空間として仮想的にメモリ空間が割り当てられ利用される。記憶部４０５に格納されたオペレーティングシステム、アプリケーションプログラム、プログラムモジュール、プログラムデータ、及びルックアップテーブル等は、実行のためにＲＡＭにロードされる。ＲＡＭにロードされたこれらのデータ、プログラム、及びプログラムモジュールは、それぞれ、処理部４０３に直接アクセスされ、操作される。
【０１４１】
ＲＯＭには、書き換えを必要としない、ＢＩＯＳ（Ｂａｓｉｃ  Ｉｎｐｕｔ／Ｏｕｔｐｕｔ  Ｓｙｓｔｅｍ）及びファームウェア等を格納することができる。ＲＯＭとしては、マスクＲＯＭ、ＯＴＰＲＯＭ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等が挙げられる。ＥＰＲＯＭとしては、紫外線照射により記憶データの消去を可能とするＵＶ−ＥＰＲＯＭ（Ｕｌｔｒａ−Ｖｉｏｌｅｔ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュメモリ等が挙げられる。
【０１４２】
［記憶部４０５］
記憶部４０５は、処理部４０３が実行するプログラムを記憶する機能を有する。また、記憶部４０５は、処理部４０３が生成した能動素子の特性分布の推定結果（ｄ１乃至ｄＮ）及び入力部４０１に入力された情報などを記憶する機能を有していてもよい。
【０１４３】
記憶部４０５は、揮発性メモリ及び不揮発性メモリのうち少なくとも一方を有する。記憶部４０５は、例えば、ＤＲＡＭ、ＳＲＡＭなどの揮発性メモリを有していてもよい。記憶部４０５は、例えば、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などに代表される抵抗変化型のメモリ、ＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などに代表される磁気抵抗型のメモリ、またはフラッシュメモリなどの不揮発性メモリを有していてもよい。また、記憶部４０５は、ハードディスクドライブ（Ｈａｒｄ  Ｄｉｓｃ  Ｄｒｉｖｅ：ＨＤＤ）及びソリッドステートドライブ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ：ＳＳＤ）等の記録メディアドライブを有していてもよい。
【０１４４】
［データベース４０７］
データベース４０７は、処理部４０３が生成した能動素子の特性分布の推定結果（ｄ１乃至ｄＮ）及び入力部４０１に入力された情報などを記憶する機能を有する。なお、記憶部４０５及びデータベース４０７は互いに分離されていなくてもよい。例えば、能動素子の評価装置は、記憶部４０５及びデータベース４０７の双方の機能を有する記憶ユニットを有していてもよい。
【０１４５】
［出力部４０９］
出力部４０９は、能動素子の評価装置４００の外部に情報を供給する機能を有する。例えば、処理部４０３で作成した能動素子の特性分布の推定結果（ｄ１乃至ｄＮ）などを外部に供給することができる。
【０１４６】
能動素子の評価装置４００の例を示すブロック図を、図１３に示す。図１３に示すように、本発明の一態様である能動素子の評価装置４００は、並列素子の特性及び単体素子の特性を入力し、能動素子の特性分布の推定結果（ｄ１乃至ｄＮ）が出力される。
【０１４７】
本実施の形態で示した能動素子の評価装置によれば、並列素子の特性及び単体素子の特性から、該並列素子が有する複数の能動素子を短時間で評価する評価装置を提供できる。また、本実施の形態で示したプログラムによれば、並列素子の特性及び単体素子の特性から、該並列素子が有する複数の能動素子の特性の分布を推定できる新規な評価装置を提供できる。
【０１４８】
＜能動素子の評価装置２＞
図１２に示した能動素子の評価装置４００と異なる能動素子の評価装置の例を示すブロック図について説明する。
【０１４９】
能動素子の評価装置４５０のブロック図を図１４に示す。能動素子の評価装置４５０は、サーバ４５１と、端末４５２（パーソナルコンピュータなど）とを有する。
【０１５０】
サーバ４５１は、通信部４６１ａ、伝送路４６２、処理部４６３ａ、及びデータベース４６７を有する。図１４では図示しないが、さらに、サーバ４５１は、記憶部、入出力部などを有していてもよい。
【０１５１】
端末４５２は、通信部４６１ｂ、伝送路４６８、処理部４６３ｂ、記憶部４６５、及び入出力部４６９を有する。図１４では図示しないが、端末４５２は、さらに、データベースなどを有していてもよい。
【０１５２】
能動素子の評価装置４５０の使用者は、端末４５２から、並列素子の特性及び単体素子の特性を、サーバ４５１に入力する。当該データは、通信部４６１ｂから通信部４６１ａに送信される。
【０１５３】
通信部４６１ａが受信したデータは、伝送路４６２を介して、データベース４６７または記憶部（図示しない）に保存される。または、当該データは、通信部４６１ａから、直接、処理部４６３ａに供給されてもよい。
【０１５４】
前述した能動素子の特性分布の推定は、処理部４６３ａにて行われる。これらの処理は、高い処理能力が求められるため、サーバ４５１が有する処理部４６３ａで行うことが好ましい。
【０１５５】
そして、処理部４６３ａにより、能動素子の特性分布の推定結果（ｄ１乃至ｄＮ）が生成される。能動素子の特性分布の推定結果（ｄ１乃至ｄＮ）は、伝送路４６２を介して、データベース４６７または記憶部（図示しない）に保存される。または、当該データは、処理部４６３ａから、直接、通信部４６１ａに供給されてもよい。その後、サーバ４５１から、能動素子の特性分布の推定結果（ｄ１乃至ｄＮ）が、端末４５２に出力される。当該データは、通信部４６１ａから通信部４６１ｂに送信される。
【０１５６】
［入出力部４６９］
入出力部４６９には、能動素子の評価装置４５０の外部から情報が供給される。入出力部４６９は、能動素子の評価装置４５０の外部に情報を供給する機能を有する。なお、能動素子の評価装置４００のように、入力部と出力部が分かれていてもよい。
【０１５７】
［伝送路４６２及び伝送路４６８］
伝送路４６２及び伝送路４６８は、情報を伝達する機能を有する。通信部４６１ａ、処理部４６３ａ、及びデータベース４６７の間の情報の送受信は、伝送路４６２を介して行うことができる。通信部４６１ｂ、処理部４６３ｂ、記憶部４６５、及び入出力部４６９の間の情報の送受信は、伝送路４６８を介して行うことができる。
【０１５８】
［処理部４６３ａ及び処理部４６３ｂ］
処理部４６３ａ及び処理部４６３ｂは、記憶部４６５に記憶されたプログラムを読み出す機能を有する。処理部４６３ａは、通信部４６１ａ及びデータベース４６７などから供給された情報を用いて、演算などを行う機能を有する。処理部４６３ｂは、通信部４６１ｂ、記憶部４６５、及び入出力部４６９などから供給された情報を用いて、演算などを行う機能を有する。処理部４６３ａ及び処理部４６３ｂは、処理部４０３の説明を参照できる。特に、処理部４６３ａは、前述した能動素子の特性分布の推定を行うことができる。そのため、処理部４６３ａは、処理部４６３ｂに比べて処理能力が高いことが好ましい。
【０１５９】
［記憶部４６５］
記憶部４６５は、処理部４６３ｂが実行するプログラムを記憶する機能を有する。また、記憶部４０５は、処理部４６３ｂが生成した演算結果、通信部４６１ｂに入力された情報、及び入出力部４６９に入力された情報などを記憶する機能を有する。
【０１６０】
［データベース４６７］
データベース４６７は、処理部４６３ａが生成した演算結果、及び通信部４６１ａに入力された情報などを記憶する機能を有する。または、サーバ４５１は、データベース４６７とは別に記憶部を有し、当該記憶部が、処理部４６３ａが生成した演算結果、及び通信部４６１ａに入力された情報などを記憶する機能を有していてもよい。
【０１６１】
［通信部４６１ａ及び通信部４６１ｂ］
通信部４６１ａ及び通信部４６１ｂを用いて、サーバ４５１と端末４５２との間で、情報の送受信を行うことができる。通信部４６１ａ及び通信部４６１ｂとしては、ハブ、ルータ、モデムなどを用いることができる。情報の送受信には、有線を用いても無線（例えば、電波、赤外線など）を用いてもよい。
【０１６２】
以上のように、本実施の形態の能動素子の評価装置では、入力された並列素子の特性及び単体素子の特性から能動素子の特性分布の推定結果（ｄ１乃至ｄＮ）を作成できる。
【０１６３】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
【０１６４】
（実施の形態４）
本実施の形態では、本発明の一態様であるプログラムについて、図１２を参照して説明する。
【０１６５】
本実施の形態では、実施の形態３に記載の能動素子の評価装置４００に以下の処理を実行させるプログラムについて説明する。
【０１６６】
本発明の一態様は、能動素子の評価装置を用いて、並列素子の特性及び単体素子の特性を処理部に入力するステップと、並列素子の電流は並列素子が有する能動素子の電流の総和とする式を用いて能動素子の特性の分布（ｄ１乃至ｄＮ）を算出するステップと、を有する処理を当該能動素子の評価装置に実行させるプログラムである。
【０１６７】
本実施の形態で示したプログラムによれば、並列素子の特性及び単体素子の特性から、該並列素子が有する複数の能動素子を短時間で評価するプログラムを提供できる。また、本実施の形態で示したプログラムによれば、並列素子の特性及び単体素子の特性から、該並列素子が有する複数の能動素子の特性の分布を推定できる新規なプログラムを提供できる。
【０１６８】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０１６９】
Ｐ１    測定パッド
Ｐ２    測定パッド
Ｐ３    測定パッド
Ｐ１１    測定パッド
Ｐ１２    測定パッド
Ｐ１３    測定パッド
Ｓ１    ステップ
Ｓ２    ステップ
１０１    並列素子
１０３    単体素子
１１１    Ｉｄ−Ｖｇ特性
１１３    Ｉｄ−Ｖｇ特性
２０３    基板
２０５    半導体装置
２０７    ＴＥＧ
２０９    回路
３０３    基板
３０５    表示装置
３０７    ＴＥＧ
３０９    表示領域
３１１    駆動回路
４００    能動素子の評価装置
４０１    入力部
４０２    伝送路
４０３    処理部
４０５    記憶部
４０７    データベース
４０９    出力部
４５０    能動素子の評価装置
４５１    サーバ
４５２    端末
４６１ａ    通信部
４６１ｂ    通信部
４６２    伝送路
４６３ａ    処理部
４６３ｂ    処理部
４６５    記憶部
４６７    データベース
４６８    伝送路
４６９    入出力部
【図１】
2019027858.tif 000024
【図２】
2019027858.tif 000025
【図３】
2019027858.tif 000026
【図４】
2019027858.tif 000027
【図５】
2019027858.tif 000028
【図６】
2019027858.tif 000029
【図７】
2019027858.tif 000030
【図８】
2019027858.tif 000031
【図９】
2019027858.tif 000032
【図１０】
2019027858.tif 000033
【図１１】
2019027858.tif 000034
【図１２】
2019027858.tif 000035
【図１３】
2019027858.tif 000036
【図１４】
2019027858.tif 000037