(57)【要約】【課題】  読出し動作時のピーク電流を抑制する半導体記憶装置を提供する。【解決手段】  本発明のフラッシュメモリ１００は、メモリセルアレイ１１０と、複数のチャージポンプ回路２００−１、２００−２、…２００−ｎと、メモリセルアレイの選択されたページを読み出す読出し手段と、読出し手段による読出しが行われるとき、複数のチャージポンプ回路２００−１、２００−２、…２００−ｎを活性化するタイミングを制御するコントローラ１４０とを備える。【選択図】  図６
2019192318.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
複数のチャージポンプ回路と、
前記メモリセルアレイの選択されたページを読み出す読出し手段と、
前記読出し手段による読出しが行われるとき、前記複数のチャージポンプ回路を活性化するタイミングを制御する制御手段と、
を有する半導体記憶装置。
【請求項２】
前記制御手段は、前記読出し手段によるビット線プリチャージ期間中に、前記複数のチャージポンプ回路を活性化するタイミングを制御する、請求項１に記載の半導体記憶装置。
【請求項３】
前記制御手段は、複数のチャージポンプ回路の少なくとも１つのチャージポンプ回路を活性化するタイミングをシフトする、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記制御手段は、複数のチャージポンプ回路の全てが同一タイミングで活性化されないように制御する、請求項１ないし３いずれか１つに記載の半導体記憶装置。
【請求項５】
前記制御手段は、クロック信号の立ち上がりエッジおよび立下りエッジに応答して活性化されているチャージポンプ回路を、クロック信号の立ち上がりエッジに応答して活性化させる、請求項１ないし４いずれか１つに記載の半導体記憶装置。
【請求項６】
前記制御手段は、クロック信号の立ち上がりエッジおよび立下りエッジに応答して活性化されているチャージポンプ回路を、クロック信号の立下りエッジに応答して活性化させる、請求項１ないし４いずれか１つに記載の半導体記憶装置。
【請求項７】
前記制御手段は、複数のチャージポンプ回路の少なくとも１つのチャージポンプ回路を予め決められた順番の立ち上がりエッジまたは立下りエッジに応答して活性化させる、請求項１ないし６いずれか１つに記載の半導体記憶装置。
【請求項８】
複数のチャージポンプ回路は、非選択ページのメモリセルに印加するための電圧を生成するチャージポンプ回路を含む、請求項１ないし６いずれか１つに記載の半導体記憶装置。
【請求項９】
複数のチャージポンプ回路は、ビットラインに電圧を供給するための選択トランジスタを駆動するための電圧を生成するチャージポンプ回路を含む、請求項１ないし６いずれか１つに記載の半導体記憶装置。
【請求項１０】
前記読出し手段は、プログラム動作時または消去動作時のベリファイ読出しを含む、請求項１ないし９いずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ等の半導体記憶装置に関し、特に、内部電圧を生成するチャージポンプ回路の制御に関する。
【背景技術】
【０００２】
半導体設計の微細化に伴い、半導体素子を駆動する動作電圧が低電圧化し、半導体装置に供給される電源電圧（Ｖｄｄ）も低電圧化している。例えば、半導体メモリの外部から供給される電源電圧は、３．３Ｖから２．５Ｖまたは１．８Ｖへと低電圧化されている。他方、フラッシュメモリ等の半導体メモリの内部回路では、多電源を必要とし、例えば、トランジスタを駆動するための電圧、基板やウエルに印加する電圧などは、電源電圧よりも高い高電圧を必要とすることがある。このため、半導体装置は、外部から供給された電源電圧を所望の電圧に昇圧するチャージポンプ回路やレベルシフタ等を含む電圧生成回路を備えている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−２２８３２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＮＡＮＤ型のフラッシュメモリでは、データの読出し、プログラム、消去動作時に高電圧を必要とするため、高電圧生成用のチャージポンプ回路を内部に備えている。フラッシュメモリにおける電流消費は、主にチャージポンプ回路によるところが大きく、特に、読出し動作またはベリファイ動作時のビット線プリチャージ期間中、チャージポンプ回路が活性化されたときに最大のピーク電流が発生する。例えば、選択ブロックの非選択ページ（または非選択ワード線）に印加するための読出し電圧Ｖｐａｓｓがチャージポンプ回路によって生成され、あるいは、電源電圧Ｖｄｄをビットラインに供給するための選択トランジスタを駆動するための電圧ＶＸＤがチャージポンプ回路によって生成される。それ故、チャージポンプ回路による消費電流は、ページ数やビット線の数の増加に応じて増加する。
【０００５】
チャージポンプ回路によるピーク電流が大きくなると、瞬間的に大電流が流れるため、電源電圧Ｖｄｄの降下を引き起こす原因となる。特に、低電源電圧のデバイスでは影響が大きく、要求されている回路の性能に支障をきたし、例えば、入出力回路の動作が不安定になり、読出しデータに誤りが生じる可能性がある。
【０００６】
本発明は、このような従来の課題を解決するものであり、読出し動作時のピーク電流を抑制する半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体記憶装置は、メモリセルアレイと、複数のチャージポンプ回路と、前記メモリセルアレイの選択されたページを読み出す読出し手段と、前記読出し手段による読出しが行われるとき、前記複数のチャージポンプ回路を活性化するタイミングを制御する制御手段とを有する。
【０００８】
ある実施態様では、前記制御手段は、前記読出し手段によるビット線プリチャージ期間中に、前記複数のチャージポンプ回路を活性化するタイミングを制御する。ある実施態様では、前記制御手段は、複数のチャージポンプ回路の少なくとも１つのチャージポンプ回路を活性化するタイミングをシフトする。ある実施態様では、前記制御手段は、複数のチャージポンプ回路の全てが同一タイミングで活性化されないように制御する。ある実施態様では、前記制御手段は、クロック信号の立ち上がりエッジおよび立下りエッジに応答して活性化されているチャージポンプ回路を、クロック信号の立ち上がりエッジに応答して活性化させる。ある実施態様では、前記制御手段は、クロック信号の立ち上がりエッジおよび立下りエッジに応答して活性化されているチャージポンプ回路を、クロック信号の立下りエッジに応答して活性化させる。ある実施態様では、前記制御手段は、複数のチャージポンプ回路の少なくとも１つのチャージポンプ回路を予め決められた順番の立ち上がりエッジまたは立下りエッジに応答して活性化させる。ある実施態様では、複数のチャージポンプ回路は、非選択ページのメモリセルに印加するための電圧を生成するチャージポンプ回路を含む。ある実施態様では、複数のチャージポンプ回路は、ビットラインに電圧を供給するための選択トランジスタを駆動するための電圧を生成するチャージポンプ回路を含む。ある実施態様では、前記読出し手段は、プログラム動作時または消去動作時のベリファイ読出しを含む。
【発明の効果】
【０００９】
本発明によれば、読出し動作時にチャージポンプ回路を活性化するタイミングを制御するようにしたので、読出し動作時のピーク電流を抑制することができる。その結果、電源電圧のノイズも抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例に係るフラッシュメモリの構成を示す図である。
【図２】本発明の実施例に係るメモリセルアレイのＮＡＮＤストリングの構成を示す図である。
【図３】本発明の実施例に係るページバッファの構成を示す図である。
【図４】ＮＡＮＤ型フラシュメモリの動作時に印加されるバイアス電圧を示すテーブルである。
【図５】チャージポンプ回路の一例を示す図である。
【図６】本発明の実施例に係るチャージポンプ回路の構成を示す図である。
【図７】本発明の実施例に係るチャージポンプ回路の動作制御を説明する図である。
【図８】図８（Ａ）は、立ち上がりエッジおよび立下りエッジに応答して生成されるクロック信号、図８（Ｂ）は、立ち上がりエッジに応答して生成されるクロック信号、図８（Ｃ）は、立下りエッジに応答して生成されるクロック信号を説明する図である。
【図９】本発明の実施例に係るページバッファとビット線の構成例を示す図である。
【図１０】本発明の実施例に係る読出し動作時のチャージポンプ回路の動作を説明する図である。
【図１１】本発明の実施例に係る読出し動作時のチャージポンプ回路の動作を説明するタイミングチャートである。
【発明を実施するための形態】
【００１１】
次に、本発明の実施の形態について図面を参照して詳細に説明する。ここでは、好ましい形態としてＮＡＮＤ型のフラッシュメモリを例示する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。
【実施例】
【００１２】
本発明の実施例に係るフラッシュメモリの概略構成を図１に示す。但し、ここに示すフラッシュメモリの構成は例示であり、本発明は、必ずしもこのような構成に限定されるものではない。
【００１３】
本実施例のフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続された入出力バッファ１２０と、入出力バッファ１２０からアドレスデータを受け取るアドレスレジスタ１３０と、入出力バッファ１２０から受け取ったコマンドデータや外部制御信号等に基づき各部を制御するコントローラ１４０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択およびページの選択等を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページにプログラムすべき入力データを保持するページバッファ／センス回路１６０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１６０内の列アドレスのデータを選択する列選択回路１７０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、消去電圧Vers、行選択用の駆動電圧VXDなど）を生成する内部電圧発生回路１８０とを含んで構成される。
【００１４】
メモリアレイ１１０は、列方向にｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのメモリブロックには、図２に示すように複数のＮＡＮＤストリングが形成される。ＮＡＮＤストリングは、基板表面に形成された２次元アレイ状であってもよいし、基板表面上に形成された半導体層を利用する３次元アレイ状であってもよい。１つのＮＡＮＤストリングは、例えば、メモリセルＭＣ０、ＭＣ１…ＭＣ６２、ＭＣ６３と、ビット線側選択トランジスタＴＤと、ソース線側選択トランジスタＴＳとを含み、これらのトランジスタが直列に接続されている。１つのメモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。
【００１５】
図３に、ページバッファ／センス回路の構成を示す。ページバッファ／センス回路１６０は、読出し動作時等に選択メモリセルのビット線電位を感知するセンス回路と、プログラムすべき入力データやメモリアレイから読み出されたデータ等を保持するラッチ回路とを備えている。センス回路は、電圧供給部V1から供給された電圧をビット線にプリチャージするためのトランジスタBLPRE、ビット線をクランプするためのトランジスタBLCLAMP、センスノードSNSとラッチノードSLR間で電荷を転送するためのトランジスタBLCD、ラッチノードSLRの電位を電圧供給部V2に接続されたトランジスタVGに転送するためのトランジスタDTG、電圧供給部V2をセンスノードSNSに結合するためのトランジスタREGを含む。トランジスタDTGは、例えば、プログラムベリファイ等においてセンスノードSNSをＬレベルからＨレベルに反転させる必要があるときに動作される。ラッチ回路は、クロスカップルされた一対のインバータと、ノードSLR／SLSを等価するためのトランジスタEQ_ENと、ノードSLR／SLSをデータラインDL、/DLに接続するトランジスタQ1、Q2と、ノードSLSに接続されたベリファイ用トランジスタQ3とを含む。
【００１６】
また、読出し動作は、偶数ビット線からなる偶数ページと、奇数ビット線からなる奇数ページとを交互に行うものであってもよい。その場合、１つのページバッファ／センス回路には、ビット線選択回路が接続され、ビット線選択回路が偶数ビット線または奇数ビット線を選択する。偶数ページの読出しが行われる間、奇数ページの奇数ビット線にはＧＮＤレベルのシールド電位が供給され、奇数ページの読出しが行われる間、偶数ページの偶数ビット線にはＧＮＤレベルのシールド電位が供給され、これにより、隣接するビット線間の容量結合によるノイズが低減される。
【００１７】
図４は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ＮＡＮＤストリングのビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択されたワード線に高電圧のプログラム電圧Vpgm（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。
【００１８】
内部電圧発生回路１８０は、各動作時に必要とされる電圧を生成する。内部電圧発生回路１８０は、外部から供給された電源電圧Ｖｄｄを昇圧するチャージポンプ回路や、チャージポンプ回路により生成された電圧レベルを変換するレベルシフタ等を含んで構成される。
【００１９】
図５（Ａ）に、チャージポンプ回路の一例を示す。チャージポンプ回路２００は、例えば、２つのチャージポンプ回路セット２０１および２０２を含む。チャージポンプ回路セット２０１は、例えば、複数のダイオード接続されたＭＯＳトランジスタを含み、各ＭＯＳトランジスタが直列に接続されている。ＭＯＳトランジスタのゲートにはキャパシタが接続され、奇数番目のＭＯＳトランジスタの各キャパシタにはクロック信号ＣＬＫ１が印加され、偶数番目のＭＯＳトランジスタの各キャパシタにはクロック信号ＣＬＫ２が印加される。チャージポンプ回路セット２０２は、チャージポンプ回路セット２０１と同様の構成であるが、奇数番目のＭＯＳトランジスタの各キャパシタにはクロック信号ＣＬＫ３が印加され、偶数番目のＭＯＳトランジスタの各キャパシタにはクロック信号ＣＬＫ４が印加される。クロック信号ＣＬＫ１とクロック信号ＣＬＫ２とは、図５（Ｂ）に示すように位相が１８０度異なる関係にある。また、クロック信号ＣＬＫ１はクロック信号ＣＬＫ４、クロック信号ＣＬＫ２はクロック信号ＣＬＫ３とそれぞれ同相の関係にある。チャージポンプ回路は、電圧入力部Ｖｉｎには、例えば、電源電圧Ｖｄｄが供給され、電圧出力部Ｖｃｐからは昇圧された電圧が出力される。
【００２０】
本回路構成の場合、クロック信号ＣＬＫ２の立ち上がりエッジによって、チャージポンプ回路セット２０１の電圧出力部Ｖｃｐに接続されたＭＯＳトランジスタが活性化され、電圧出力部Ｖｃｐに昇圧された電圧が供給される。またクロック信号ＣＬＫ４の立ち上がりエッジによって、チャージポンプ回路セット２０２の電圧出力部Ｖｃｐに接続されたＭＯＳトランジスタが活性化され、電圧出力部Ｖｃｐに昇圧された電圧が供給される。クロック信号ＣＬＫ２とクロック信号ＣＬＫ４は位相が１８０度異なる関係にあるため、あるクロック信号、例えばＣＬＫ１を基準に見ると、立ち上がりエッジと立下りエッジの両方で電圧出力部Ｖｃｐに昇圧された電圧が供給されているように見える。
【００２１】
１つの実施態様では、内部電圧生成回路１８０は、図６に示すように、ｎ個のチャージポンプ回路２００−１、２００−２、・・・、２００−ｎ（ｎは、２以上の整数）と、チャージポンプ回路により生成された電圧レベルをシフトしあるいはレギュレートするレベルシフタ２１０−１、２１０−２、…２１０−ｎとを含む。１つのチャージポンプ回路は、例えば、図５に示す構成を有する。
【００２２】
複数のチャージポンプ回路２００−１、２００−２、…２００−ｎは、コントローラ１４０からの選択信号ＳＥＬ−１、ＳＥＬ−２、…ＳＥＬ−ｎによって選択的に動作または非動作させることが可能である。コントローラ１４０は、例えば、読出し動作時に、選択信号ＳＥＬ−１によりチャージポンプ回路２００−１を動作させ、非選択ページに印加するためのパス電圧Ｖｐａｓｓを生成させ、また、選択信号ＳＥＬ−２によりチャージポンプ回路２００−２を動作させ、ページバッファ／センス回路１６０の選択用トランジスタを駆動するための電圧ＶＸＤを生成させる。チャージポンプ回路２００−１は、例えば、９．６Ｖを生成して、パス電圧Ｖｐａｓｓとして、４．５Ｖにレギュレーションして使用し、チャージポンプ回路２００−２は、電圧ＶＸＤとして、電源電圧Ｖｄｄよりもトランジスタのしきい値Ｖｔｈ以上大きな電圧を生成する。
【００２３】
次に、本実施例によるチャージポンプ回路の詳細について説明する。コントローラ１４０は、読出し動作時に、選択信号ＳＥＬ−１、ＳＥＬ−２、…ＳＥＬ−ｎを介して動作させるチャージポンプ回路を選択し、さらに選択されたチャージポンプ回路を活性化させるタイミングを制御する。例えば、チャージポンプ回路を、クロック信号の立ち上がりエッジ、クロック信号の立下りエッジ、あるいはクロック信号の立ち上がりエッジおよび立下りエッジに応答して活性化させる。
【００２４】
図７に、１つのチャージポンプ回路２００−１の詳細を示す。他のチャージポンプ回路もこれと同様に構成される。図５に示すポンプ回路ＣＰから出力される電圧Ｖｏｕｔは、コントローラ１４０からの選択信号ＳＥＬ−１をコンパレータ３００のイネーブル信号とし、コンパレータ３００によってターゲット電圧である電圧Ｖｒｅｆと比較され、比較結果ＣＭＰ＿ｏｕｔがＡＮＤゲート３１０に入力される。ＡＮＤゲート３１０のもう一方には、クロック信号ＣＬＫ＿Ｍが入力される。選択信号ＳＥＬ−１がＨレベルで、かつＶｏｕｔ≦Ｖｒｅｆであるとき、ＣＭＰ＿ｏｕｔはＨレベルであり、ＡＮＤゲート３１０は、ポンプ用のクロック信号ＣＬＫ＿Ｐとしてクロック信号ＣＬＫ＿Ｍと同相のクロックを出力する。他方、選択信号ＳＥＬ−１がＨレベルで、かつＶｏｕｔ＞Ｖｒｅｆであるとき、ＣＭＰ＿ｏｕｔはＬレベルであり、ＡＮＤゲート３１０の出力がＬレベルに固定される。選択信号ＳＥＬ−１がＬレベルであるときも同様に、ＣＭＰ＿ｏｕｔはＬレベルであり、ＡＮＤゲート３１０の出力がＬレベルに固定される。
【００２５】
チャージポンプ回路２００−１はさらに、クロック信号ＣＬＫ＿Ｐからクロック信号ＣＬＫ１とクロック信号ＣＬＫ４を生成するための生成回路３３０と、クロック信号ＣＬＫ１を反転してクロック信号ＣＬＫ２を生成するインバータ３２０と、クロック信号ＣＬＫ４を反転してクロック信号ＣＬＫ３を生成するインバータ３２２とを備える。これにより、ポンプ回路ＣＰには、クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４が供給される。
【００２６】
ある実施態様では、生成回路３３０は、クロック信号ＣＬＫ＿Ｐとイネーブル信号ＥＮ−１を入力としクロック信号ＣＬＫ１を出力とするＡＮＤゲート３３２と、クロック信号ＣＬＫ＿Ｐとイネーブル信号ＥＮ−２を入力としクロック信号ＣＬＫ４を出力とするＡＮＤゲート３３４とを備える。これらのＡＮＤゲート３３２、３３４は、イネーブル信号ＥＮ−１、ＥＮ−２によって独立に制御され、例えば、イネーブル信号ＥＮ−１、ＥＮ−２のいずれかをＨレベルにすると、各イネーブル信号に対応するＡＮＤゲート３３２、３３４の出力であるクロック信号ＣＬＫ１、ＣＬＫ４はクロック信号ＣＬＫ＿Ｐと同じ信号となる。他方、イネーブル信号ＥＮ−１、ＥＮ−２のいずれかをＬレベルにすると、各イネーブル信号に対応するＡＮＤゲート３３２、３３４の出力であるクロック信号ＣＬＫ１、ＣＬＫ４がＬレベルに固定される。
【００２７】
図８に、ＡＮＤゲート３１０で生成されるポンプ用のクロック信号ＣＬＫ＿Ｐ、および生成回路３３０、インバータ３２０により生成されるクロック信号ＣＬＫ２、ＣＬＫ４の例を示す。ここで、クロック信号ＣＬＫ２、ＣＬＫ４は、それぞれ図５に示すポンプ回路ＣＰのチャージポンプ回路セット２０１、２０２の電圧出力部Ｖｃｐに接続されたＭＯＳトランジスタを活性化するクロック信号であることに留意する。図８（Ａ）は、比較結果ＣＭＰ＿ｏｕｔがＬレベルにされたときに生成されるポンプ用のクロック信号ＣＬＫ＿Ｐ、およびクロック信号ＣＬＫ２、ＣＬＫ４の例である。つまり、ＡＮＤゲート３１０の出力信号ＣＬＫ＿ＰはＬレベルに固定され、クロック信号ＣＬＫ２、ＣＬＫ４もそれぞれＨレベル、Ｌレベルに固定され、ポンプ回路ＣＰは、活性化されず、非動作である。
【００２８】
図８（Ｂ）に、比較結果ＣＭＰ＿ｏｕｔがＨレベル、かつイネーブル信号ＥＮ−１、ＥＮ−２が共にＨレベルにされたときに生成されるポンプ用のクロック信号ＣＬＫ＿Ｐ、およびクロック信号ＣＬＫ２、ＣＬＫ４の例である。つまり、ＡＮＤゲート３１０の出力信号ＣＬＫ＿Ｐ、およびクロック信号ＣＬＫ４はクロック信号ＣＬＫ＿Ｍと同じ位相の信号が、クロック信号ＣＬＫ２はクロック信号ＣＬＫ＿Ｍと位相が１８０度異なる位相の信号が生成され、図５に示すポンプ回路ＣＰがクロック信号ＣＬＫ＿Ｍの立ち上がり、立下りエッジの双方に応答して活性化される。
【００２９】
図８（Ｃ）に、比較結果ＣＭＰ＿ｏｕｔがＨレベル、かつイネーブル信号ＥＮ−１はＨレベル、ＥＮ−２はＬレベルにされたときに生成されるポンプ用のクロック信号ＣＬＫ＿Ｐ、およびクロック信号ＣＬＫ２、ＣＬＫ４の例である。つまり、ＡＮＤゲート３１０の出力信号ＣＬＫ＿Ｐはクロック信号ＣＬＫ＿Ｍと同じ位相の信号が、クロック信号ＣＬＫ２はクロック信号ＣＬＫ＿Ｍと位相が１８０度異なる位相の信号が生成されるが、クロック信号ＣＬＫ４はＬレベルに固定された信号が生成されることから、図５に示すポンプ回路ＣＰのチャージポンプ回路セット２０１のみ動作し、クロック信号ＣＬＫ＿Ｍの立下りエッジのみに応答して活性化される。
【００３０】
図８（Ｄ）に、比較結果ＣＭＰ＿ｏｕｔがＨレベル、かつイネーブル信号ＥＮ−１はＬレベル、ＥＮ−２はＨレベルにされたときに生成されるポンプ用のクロック信号ＣＬＫ＿Ｐ、およびクロック信号ＣＬＫ２、ＣＬＫ４の例である。つまり、ＡＮＤゲート３１０の出力信号ＣＬＫ＿Ｐとクロック信号ＣＬＫ４はクロック信号ＣＬＫ＿Ｍと同じ位相の信号が、クロック信号ＣＬＫ２はＨレベルに固定された信号が生成されることから、図５に示すポンプ回路ＣＰのチャージポンプ回路セット２０２のみ動作し、クロック信号ＣＬＫ＿Ｍの立ち上がりエッジのみに応答して活性化される。
【００３１】
図５、図７、図８に示す実施例は、図５に示すチャージポンプ回路がクロックの立ち上がり、立下りエッジの双方に応答して活性化されるタイプを例に説明したが、本発明はこのような回路構成に限定されない。例えば、ポンプ回路が、図５に示すチャージポンプ回路からチャージポンプ回路セット２０２を除いた、クロック信号ＣＬＫ２の立ち上がりエッジのみに応答して活性化されるタイプだとしても、生成回路３３０をポンプ用のクロック信号ＣＬＫ＿Ｐを入力として、２逓倍した信号を出力する立ち上がり／立下り検出部、２逓倍して奇数番目のパルスのみ出力する立ち上がり検出部、２逓倍して偶数番目のパルスのみ出力する立下り検出部を用意し、立ち上がり／立下り検出部、立ち上がり検出部、立下り検出部を、それぞれイネーブル信号で制御し、検出部を１つだけ活性化させることで、クロック信号ＣＬＫ＿Ｍの立ち上がり／立下りの両エッジ、立ち上がりのエッジのみ、立下りのエッジのみに応答して活性化されるポンプ回路の構成を実現することができる。この場合、立ち上がり／立下り検出部、立ち上がり検出部、立下り検出部の構成は特に限定されないが、例えば、フリップフロップ等を利用した回路、逓倍回路、遅延回路、ロジック回路等を用いて構成される。さらに図７に示す生成回路３３０は、２つのＡＮＤゲートを用いて構成したが、これは一例であり、他の構成であってもよい。
【００３２】
次に、本実施例によるフラッシュメモリの読出し動作について説明する。なお、ここでの読出し動作は、外部からのアドレスおよびコマンドに応答して選択ページの読出しを行うことに加えて、プログラム動作時や消去動作時に行われるベリファイのための読出し動作も含むものとする。
【００３３】
コントローラ１４０は、読み出し動作を開始すると、偶数ページの偶数ビット線または奇数ページの奇数ビット線をプリチャージする。図９に、フラッシュメモリのＩ／Ｏとビット線との関係を例示する。例えば、フラッシュメモリ１００が１６個のＩ／Ｏ端子を有するとき、１つのＩ／Ｏ端子には２０４８のビット線が割り当てられる（偶数ビット線が１０２４本、奇数ビット線が１０２４本）。１６個のＩ／Ｏ全体では、３２，７６８のビット線となる（偶数ビット線が１６，３８４本、奇数ビット線が１６，３８４本）。仮に、１つのビット線の容量をプリチャージするのに１ｐＡの電流を必要とするならば、偶数ページの全体のビット線をプリチャージするためには、１６，３８４ｐＡの電流が必要になる。このようにビット線全体の容量は非常に大きく、それ故、読出し動作時において、ビット線のプリチャージ期間のピーク電流が他の期間中よりも最も大きくなる。
【００３４】
そこで、本実施例では、ビット線のプリチャージ期間中のピーク電流を抑制するためにチャージポンプ回路が活性化されるタイミングを制御する。ここでは、２つのチャージポンプ回路を活性化する例を説明する。１つは、選択ブロック内の非選択ワード線に印加されるパス電圧Ｖｐａｓｓ（メモリセルの状態にかかわらずメモリセルを導通させる電圧）を生成するためのチャージポンプ回路であり、もう１つは、ページバッファ／センス回路１６０の電源電圧Ｖｄｄをビットラインに供給するための選択用トランジスタのゲートに印加される選択ゲート電圧ＶＸＤを生成するためのチャージポンプ回路である。外部の電源電圧Ｖｄｄが、例えば、１．８Ｖであるとき、Ｖｐａｓｓは、９．６Ｖ、ＶＸＤは、例えば、５．４Ｖである。コントローラ１４０は、例えば、図６に示す２つのチャージポンプ回路２００−１、２００−２を動作させるため２つの選択信号ＳＥＬ−１、ＳＥＬ−２をＨレベルにイネーブルする。
【００３５】
図１０（Ａ）は、通常動作時のチャージポンプ回路の動作と消費電流との関係を示している。通常動作時、選択された２つのチャージポンプ回路２００−１、２００−２は、クロック信号ＣＬＫ＿Ｍの立ち上がりエッジおよび立下りエッジの双方に応答して活性化される。すなわち、コントローラ１４０は、図７に示すイネーブル信号ＥＮ−１、ＥＮ−２を介してＡＮＤゲート３３２、３３４を動作させ、図８（Ｂ）に示すクロック信号ＣＬＫ２、４、さらにＣＬＫ２、４とそれぞれ位相が１８０度異なるクロック信号ＣＬＫ１、３をチャージポンプ回路へ供給する。これにより、チャージポンプ回路２００−１、２００−２は、事実上、クロック信号ＣＬＫ＿Ｍの立ち上がりエッジと立下りエッジの双方に応答して動作する。例えば、時刻ｔ１の立下りエッジにおいて、ＶＸＤがＶｒｅｆを下回れば、チャージポンプ回路２００−１が起動され、時刻ｔ２の立ち上がりエッジにおいて、ＶｐａｓｓがＶｒｅｆを下回れば、チャージポンプ回路２００−２が起動される。また、時刻ｔ３の立ち上がりエッジにおいて、ＶＸＤ、ＶｐａｓｓがＶｒｅｆを下回れば、チャージポンプ回路２００−１、２００−２が起動される。この場合、２つのチャージポンプ回路が同時に起動されるため、チャージポンプ回路による消費電流Ｉｃｃは最大になる。
【００３６】
図１０（Ｂ）は、ビット線プリチャージ期間中のチャージポンプ回路の動作と消費電流との関係を示している。コントローラ１４０は、ビット線のプリチャージ期間中、例えば、Ｖｐａｓｓを生成するためのチャージポンプ回路２００−１の生成回路３３０のＡＮＤゲート３３４を動作させ（それ以外の検出部は非動作）、ＶＸＤを生成するためのチャージポンプ回路２００−２の生成回路３３０のＡＮＤゲート３３２を動作させる（それ以外の検出部は非動作）。つまり、チャージポンプ回路２００−１とチャージポンプ回路２００−２とは、同じタイミングで活性化されない。ビット線のプリチャージ期間は、例えば、図３に示すＢＬＰＲＥトランジスタがオンする期間であり、コントローラ１４０は、ＢＬＰＲＥトランジスタをオンさせるタイミングと同期してチャージポンプ回路２００−１のイネーブル信号ＥＮ−２をＨにし（イネーブル信号ＥＮ−１はＬ）、チャージポンプ回路２００−２の生成回路３３０にＥＮ−１を出力し（イネーブル信号ＥＮ−２はＬ）、ＢＬＰＲＥトランジスタをオフさせるタイミングと同期してチャージポンプ回路２００−１、２００−２のイネーブル信号ＥＮ−１、ＥＮ−２をともにＨにする。
【００３７】
図１０（Ｂ）において、時刻ｔ３の立ち上がりエッジにおいて、ＶｐａｓｓおよびＶＸＤはＶｒｅｆを下回るが、このとき、チャージポンプ回路２００−１のみが活性化され、チャージポンプ回路２００−２は活性化されない。時刻ｔ４の立下りエッジにおいて、ＶＸＤがＶｒｅｆを下回るため、チャージポンプ回路２００−２が活性化される。時刻ｔ３において、チャージポンプ回路２００−１、２００−２が同時に活性化されず、チャージポンプ回路２００−２の活性化が時刻ｔ４にシフトされるため、チャージポンプ回路２００−１、２００−２による消費電流Ｉｃｃが分散され、図１０（Ａ）の最大消費電流Ｉｍａｘが抑制される。
【００３８】
図１１に、ビット線プリチャージ時のチャージポンプ回路の詳細なタイミングチャートを示す。図中、チャージポンプ回路２００−１、２００−２の活性化状態がハッチングで示されている。読み出し動作が開始され、ビット線のプリチャージが開始する時刻Ｔｓまでの期間は、通常動作である（図１０（Ａ）を参照）。この期間中、チャージポンプ回路２００−１、２００−２は、ＶｐａｓｓおよびＶＸＤがＶｒｅｆを下回れば、クロック信号ＣＬＫ＿Ｍの立ち上がりエッジおよび立下りエッジに応答して動作する。
【００３９】
時刻Ｔｓから時刻Ｔｅまでの期間は、ビット線のプリチャージ期間である。この期間中、チャージポンプ回路２００−１は、ＶｐａｓｓがＶｒｅｆを下回れば、クロック信号ＣＬＫ＿Ｍの立ち上がりエッジに応答して動作し、チャージポンプ回路２００−２は、ＶＸＤがＶｒｅｆを下回れば、クロック信号ＣＬＫ＿Ｍの立下りエッジに応答して動作する。時刻Ｔｅ以降は、チャージポンプ回路２００−１、２００−２は、再び通常動作に戻る。
【００４０】
このように、ビット線のプリチャージ期間中にチャージポンプ回路が同時に活性化されないようにすることで、消費電流が最大となるビット線のプリチャージ期間中のピーク電流を抑制することができる。
【００４１】
上記実施例では、ビット線のプリチャージ期間中に２つのチャージポンプ回路を動作させる例を示したが、これは一例であり、ｎ個（ｎは、２以上の整数）のチャージポンプ回路を動作させるものであってもよい。この場合、ｎ個のチャージポンプ回路の全てが同時に活性化されないようにすればよく、一部のチャージポンプ回路は、同時に活性化されてもよい。例えば、１つまたは複数のチャージポンプ回路が立ち上がりエッジに応答して活性化され、１つまたは複数のチャージポンプ回路が立下りエッジに応答して活性化され、１つまたは複数のチャージポンプ回路が立ち上がりエッジと立下りエッジに応答して活性化されてもよい。あるいは、第１のチャージポンプ回路が立ち上がりエッジに応答して活性化され、第２のチャージポンプ回路が立下りエッジに応答して活性化され、第３のチャージポンプ回路が奇数番目の立ち上がりエッジに応答して活性化され、第４のチャージポンプ回路が偶数番目の立下りエッジに応答して活性化されるようにしてもよい。チャージポンプ回路をどのようなタイミングで活性化させるは任意に設定することができる。
【００４２】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４３】
１００：フラッシュメモリ                １１０：メモリセルアレイ
１２０：入出力バッファ                  １３０：アドレスレジスタ
１４０：コントローラ                    １５０：ワード線選択回路
１６０：ページバッファ／センス回路      １７０：列選択回路
１８０：内部電圧発生回路                ２００：チャージポンプ回路
【図１】
2019192318.tif 000003
【図２】
2019192318.tif 000004
【図３】
2019192318.tif 000005
【図４】
2019192318.tif 000006
【図５】
2019192318.tif 000007
【図６】
2019192318.tif 000008
【図７】
2019192318.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】令和1年5月10日(2019.5.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
複数のチャージポンプ回路と、
前記メモリセルアレイの選択されたページを読み出す読出し手段と、
前記読出し手段による読出しが行われるとき、前記複数のチャージポンプ回路を活性化するタイミングを制御する制御手段とを有し、
前記制御手段は、クロック信号の立ち上がりエッジおよび立下りエッジに応答して活性化されているチャージポンプ回路を、クロック信号の立ち上がりエッジに応答して活性化させる、半導体記憶装置。
【請求項２】
メモリセルアレイと、
複数のチャージポンプ回路と、
前記メモリセルアレイの選択されたページを読み出す読出し手段と、
前記読出し手段による読出しが行われるとき、前記複数のチャージポンプ回路を活性化するタイミングを制御する制御手段とを有し、
前記制御手段は、クロック信号の立ち上がりエッジおよび立下りエッジに応答して活性化されているチャージポンプ回路を、クロック信号の立下りエッジに応答して活性化させる、半導体記憶装置。
【請求項３】
前記制御手段は、前記読出し手段によるビット線プリチャージ期間中に、前記複数のチャージポンプ回路を活性化するタイミングを制御する、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記制御手段は、複数のチャージポンプ回路の少なくとも１つのチャージポンプ回路を活性化するタイミングをシフトする、請求項１または２に記載の半導体記憶装置。
【請求項５】
前記制御手段は、複数のチャージポンプ回路の全てが同一タイミングで活性化されないように制御する、請求項１ないし４いずれか１つに記載の半導体記憶装置。
【請求項６】
前記制御手段は、複数のチャージポンプ回路の少なくとも１つのチャージポンプ回路を予め決められた順番の立ち上がりエッジまたは立下りエッジに応答して活性化させる、請求項１ないし５いずれか１つに記載の半導体記憶装置。
【請求項７】
複数のチャージポンプ回路は、非選択ページのメモリセルに印加するための電圧を生成するチャージポンプ回路を含む、請求項１ないし６いずれか１つに記載の半導体記憶装置。
【請求項８】
複数のチャージポンプ回路は、ビットラインに電圧を供給するための選択トランジスタを駆動するための電圧を生成するチャージポンプ回路を含む、請求項１ないし６いずれか１つに記載の半導体記憶装置。
【請求項９】
前記読出し手段は、プログラム動作時または消去動作時のベリファイ読出しを含む、請求項１または２に記載の半導体記憶装置。