(57)【要約】【課題】異常発生時の解析動作期間を短縮できる【解決手段】実施形態によれば、メモリシステムは、ホストデバイス３と、メモリ１１及び制御回路１２を含み第１及び第２制御モードとを有するメモリデバイス２とを含む。制御回路１２は、書き込み要求または読み出し要求を受信した場合、第１制御モードの場合には受信した書き込み要求または読み出し要求に対して応答し、第２制御モードの場合には受信した書き込み要求または読み出し要求に対して応答せず、内部情報保存要求または内部情報取得要求を受信した場合、第１制御モードから第２制御モードに移行して内部情報の保存動作または取得動作を実行し、保存動作または取得動作の終了後に、メモリデバイス２を再起動せずに第２制御モードから第１制御モードに移行する。【選択図】図１０
2019106056.tif 000002
【特許請求の範囲】
【請求項１】
内部情報保存要求及び内部情報取得要求を送信可能なホストデバイスと、
前記ホストデバイスに接続され、複数のメモリセルを含むメモリセルアレイを含むメモリと、前記メモリを制御する制御回路とを含み、第１制御モードと第２制御モードとを有するメモリデバイスと、
を備え、前記制御回路は、
前記ホストデバイスから書き込み要求または読み出し要求を受信した場合、前記第１制御モードの場合には受信した前記書き込み要求または前記読み出し要求に対して応答し、前記第２制御モードの場合には受信した前記書き込み要求または前記読み出し要求に対して応答せず、
前記ホストデバイスから前記内部情報保存要求または前記内部情報取得要求を受信した場合、前記第１制御モードから前記第２制御モードに移行して内部情報の保存動作または取得動作を実行し、前記保存動作または前記取得動作の終了後に、前記メモリデバイスを再起動せずに前記第２制御モードから前記第１制御モードに移行する、
メモリシステム。
【請求項２】
前記メモリセルアレイは、
前記ホストデバイスから受信した前記書き込み要求及び前記読み出し要求に対応する第１メモリ領域と、
複数のメモリグループを含み、システム情報及び前記内部情報が保存可能な第２メモリ領域と
を含み、前記システム情報は前記複数のメモリグループのいずれか１つに保存され、前記内部情報は、前記システム情報が保存されていない前記複数のメモリグループのいずれかに保存される、
請求項１記載のメモリシステム。
【請求項３】
前記ホストデバイスは、前記メモリデバイスから前記書き込み要求または前記読み出し要求に対する応答がない場合に、前記メモリデバイスに前記書き込み要求または前記読み出し要求を再度送信するように構成されている、
請求項１または２記載のメモリシステム。
【請求項４】
前記内部情報には、前記メモリデバイスで発生した異常のエラーログが含まれる、
請求項１乃至３のいずれか一項記載のメモリシステム。
【請求項５】
前記メモリデバイスは、ＵＦＳ（universal flash storage）規格に準拠して前記ホストデバイスと通信する、
請求項１乃至４のいずれか一項記載のメモリシステム。
【請求項６】
前記メモリデバイスを複数備える、
請求項１乃至５のいずれか一項記載のメモリシステム。
【請求項７】
ホストデバイスと接続可能であり、
第１制御モードと第２制御モードとを有し、
複数のメモリセルを含むメモリセルアレイを含むメモリと、
前記メモリを制御する制御回路と
を備え、前記制御回路は、
前記ホストデバイスから書き込み要求または読み出し要求を受信した場合、前記第１制御モードの場合には受信した前記書き込み要求または前記読み出し要求に対して応答し、前記第２制御モードの場合には受信した前記書き込み要求または前記読み出し要求に対して応答せず、
前記ホストデバイスから内部情報保存要求または内部情報取得要求を受信した場合、前記第１制御モードから前記第２制御モードに移行して内部情報の保存動作または前記内部情報の取得動作を実行し、前記保存動作または前記取得動作の終了後に、再起動せずに前記第２制御モードから前記第１制御モードに移行する、
メモリデバイス。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリシステム及びメモリデバイスに関する。
【背景技術】
【０００２】
クライアント・サーバ・モデルに基づいたホストデバイス及びメモリデバイスからなるメモリシステムとして、ＵＦＳ（universal flash storage）規格に準拠したメモリシステムが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−６５３１３号公報
【特許文献２】特許第５３００４９６号公報
【特許文献３】特許第５４５８５６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
異常発生時の解析動作期間を短縮できるメモリシステム及びメモリデバイスを提供する。
【課題を解決するための手段】
【０００５】
実施形態に係るメモリシステムは、内部情報保存要求及び内部情報取得要求を送信可能なホストデバイスと、ホストデバイスに接続され、複数のメモリセルを含むメモリセルアレイを含むメモリとメモリを制御する制御回路とを含み、第１制御モードと第２制御モードとを有するメモリデバイスとを含む。制御回路は、ホストデバイスから書き込み要求または読み出し要求を受信した場合、第１制御モードの場合には受信した書き込み要求または読み出し要求に対して応答し、第２制御モードの場合には受信した書き込み要求または読み出し要求に対して応答せず、  ホストデバイスから内部情報保存要求または内部情報取得要求を受信した場合、第１制御モードから第２制御モードに移行して内部情報の保存動作または取得動作を実行し、保存動作または取得動作の終了後に、メモリデバイスを再起動せずに第２制御モードから第１制御モードに移行する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係るメモリシステムのブロック図である。
【図２】図２は、第１実施形態に係るメモリシステムの備えるメモリのブロック図である。
【図３】図３は、第１実施形態に係るメモリシステムの備えるメモリセルアレイのブロック図である。
【図４】図４は、第１実施形態に係るメモリシステムの備えるメモリセルアレイの回路図である。
【図５】図５は、第１実施形態に係るメモリシステムの備えるメモリセルアレイの断面図である。
【図６】図６は、第１実施形態に係るメモリシステムの備えるメモリデバイスが実装された状態を示す図である。
【図７】図７は、第１実施形態に係るメモリシステムの備えるホストデバイスにおける通常動作のフローチャートである。
【図８】図８は、第１実施形態に係るメモリシステムにおける書き込み動作のフローチャートである。
【図９】図９は、第１実施形態に係るメモリシステムにおける読み出し動作のフローチャートである。
【図１０】図１０は、第１実施形態に係るメモリシステムにおける内部情報保存動作及び内部情報取得動作のフローチャートである。
【図１１】図１１は、第１実施形態に係るメモリシステムにおけるホストデバイスとメモリデバイスのアクセスの具体例を示すフローチャートである。
【図１２】図１２は、第１実施形態に係るメモリシステムにおけるホストデバイスとメモリデバイスのアクセスの具体例を示すフローチャートである。
【図１３】図１３は、ｅ−ＭＭＣ（embedded multi media card）規格に準拠したメモリシステムの一例を示す図である。
【図１４】図１４は、ＵＦＳ規格に準拠したメモリシステムの一例を示す図である。
【図１５】図１５は、第２実施形態に係るメモリシステムにおけるホストデバイスとメモリデバイスのアクセスの具体例を示すフローチャートである。
【図１６】図１６は、第２実施形態に係るメモリシステムにおけるホストデバイスとメモリデバイスのアクセスの具体例を示すフローチャートである。
【図１７】図１７は、第２実施形態に係るメモリシステムにおけるホストデバイスとメモリデバイスのアクセスの具体例を示すフローチャートである。
【図１８】図１８は、第３実施形態に係るメモリシステムのブロック図である。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００８】
１．第１実施形態
第１実施形態に係るメモリシステムについて説明する。以下では、ＵＦＳ規格に準拠したホストデバイス及びメモリデバイスを含むメモリシステムについて説明する。
【０００９】
１．１  構成について
１．１．１  メモリシステムの全体構成について
まず、メモリシステムの全体構成について、図１を用いて説明する。図１は、メモリデバイスのハードウェア上の構成を示している。なお、図１では各ブロック間の接続の一部を矢印線で示しているが、ブロック間の接続はこれに限定されない。
【００１０】
図１に示すように、メモリシステム１は、メモリデバイス２及びホストデバイス３を含む。メモリデバイス２は、ホストデバイス３とクライアント・サーバ・モデルに基づいて通信できるように構成されている。メモリデバイス２は、ターゲットとして動作し、ホストデバイス３はイニシエータとして動作する。さらに具体的な例として、メモリデバイス２はＵＦＳメモリデバイスであり、ホストデバイス３はＵＦＳメモリデバイスをサポートするホストデバイスである。ホストデバイス３は、例えば、ＳｏＣ（system on chip）デバイスであり、スマートフォン、またはデジタルカメラ等に搭載されるデバイスであっても良い。
【００１１】
メモリデバイス２は、不揮発性の半導体メモリ１１（以下、「メモリ」と表記する）と、メモリ１１を制御するためのコントローラ１２とを含む。
【００１２】
メモリ１１は、複数ビットからなる特定の書き込み単位でデータの書き込み動作及び読み出し動作を行う。さらに、メモリ１１は、複数の書き込み単位からなる消去単位でデータを消去する。例えば、メモリ１１は１つまたは複数のＮＡＮＤ型フラッシュメモリからなる。メモリ１１がＮＡＮＤ型フラッシュメモリである場合、メモリ１１は、ページ単位で書き込み動作及び読み出し動作を行う。以下では、メモリ１１が、メモリセルトランジスタを半導体基板上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリである場合について説明する。なお、メモリは、三次元積層型ＮＡＮＤ型フラッシュメモリに限定されず、半導体基板上にメモリセルトランジスタが二次元に配置された平面型ＮＡＮＤ型フラッシュメモリでも良く、他の不揮発性のメモリであっても良い。メモリ１１の詳細については後述する。
【００１３】
メモリデバイス２は、Ｉ／Ｏ２１、コアロジック部２２、及びＩ／Ｏ２３を含む。Ｉ／Ｏ２１は、メモリデバイス２がホストデバイス３と接続するためのハードウェア上の構成を含んでいる。メモリデバイス２はホストバスを介してホストデバイス３と接続される。メモリシステム１がＵＦＳ規格に準拠している場合、ホストバスはシリアルインターフェースに対応する。メモリデバイス２とホストデバイス３との間で送受信される信号には、ＲＥＳＥＴ、ＲＥＦ＿ＣＬＫ、ＤＯＵＴ、ＤＯＵＴ＿ｃ、ＤＩＮ、及びＤＩＮ＿ｃが含まれる。ＲＥＳＥＴ、ＲＥＦ＿ＣＬＫ、ＤＯＵＴ、ＤＯＵＴ＿ｃ、ＤＩＮ、及びＤＩＮ＿ｃは、ホストバスを介してホストデバイス３とＩ／Ｏ２１との間で通信される。ＲＥＳＥＴは、ハードウェア・リセット信号である。ＲＥＦ＿ＣＬＫは、参照クロック信号である。ＤＯＵＴ及びＤＯＵＴ＿ｃは、差動信号対を形成し、ホストデバイス３からメモリデバイス２へ送信される信号である。ＤＩＮ及びＤＩＮ＿ｃは、差動信号対を形成し、メモリデバイス２からホストデバイス３へ送信される信号である。
【００１４】
コアロジック部２２は、コントローラ１２のうちのＩ／Ｏ２１及びＩ／Ｏ２３を除く主要部分である。Ｉ／Ｏ２３は、コントローラ１２がメモリ１１と接続するためのハードウェア上の構成を含んでいる。
【００１５】
コアロジック部２２は、ホストインターフェース３１、バッファ３２、データバス３３、メモリインターフェース３４、バッファ３５、ＥＣＣ回路３６、制御バス４１、ＣＰＵ（central processing unit）４２、ＲＯＭ（read only memory）４３、ＲＡＭ（random access memory）４４、及びレジスタ４５を含んでいる。
【００１６】
Ｉ／Ｏ２１は、ホストインターフェース３１と接続されている。ホストインターフェース３１は、メモリデバイス２とホストデバイス３とが通信するのに必要な処理を行なう。より具体的には、ホストインターフェース３１は、メモリデバイス２及びホストデバイス３がともに準拠している通信プロトコルに則ってメモリデバイス２とホストデバイス３との間の通信を担う。メモリデバイス２がＵＦＳメモリデバイスである場合、例えば、ホストインターフェース３１は、ＵＦＳインターフェースである。ＵＦＳインターフェースは、物理層についてはＭ−ＰＨＹ規格に則っており、リンク層についてはＵｎｉＰｒｏ規格に則っている。
【００１７】
ホストインターフェース３１は、バッファ３２と接続されている。バッファ３２は、ホストデバイス３からメモリデバイス２に送信されたデータを、ホストインターフェース３１を介して受け取り、これを一時的に保持する。また、バッファ３２は、メモリデバイス２からホストインターフェース３１を介してホストデバイス３へ送信されるデータを一時的に保持する。バッファ３２はデータバス３３と接続されている。
【００１８】
Ｉ／Ｏ２３は、メモリインターフェース３４と接続されている。メモリインターフェース３４は、コントローラ１２がメモリ１１と通信するのに必要な処理を行なう。より具体的には、メモリインターフェース３４は、コアロジック部２２からの指示（制御信号）をメモリ１１が認識可能な形態で送信する。更に、メモリインターフェース３４は、メモリ１１と信号ＤＱの送受信を行い、メモリ１１からレディ・ビジー信号Ｒ／Ｂｎを受信する。信号ＤＱには、例えばデータ、アドレス、及びコマンドが含まれる。信号Ｒ／Ｂｎは、メモリ１１がビジー状態であることを示す信号である。メモリ１１がＮＡＮＤ型フラッシュメモリである場合、メモリインターフェース３４は、ＮＡＮＤフラッシュインターフェースである。
【００１９】
メモリインターフェース３４は、バッファ３５と接続されている。バッファ３５は、メモリ１１からコントローラ１２に送信されたデータを、メモリインターフェース３４を介して受け取り、これを一時的に保持する。また、バッファ３５は、コントローラ１２からメモリ１１にメモリインターフェース３４を介して送信される予定のデータを一時的に保持する。バッファ３５はデータバス３３と接続されている。なお、バッファ３２及び３５は、１つのバッファであっても良い。メモリインターフェース３４及びバッファ３５は、ＥＣＣ（error correcting code）回路３６と接続されている。ＥＣＣ回路３６は、ホストデバイス３からの書き込みデータを、データバス３３を介して受け取り、書き込みデータにエラー訂正符号（以下、「パリティ」と呼ぶ）を付加し、パリティを付された書き込みデータをバッファ３５に供給する。また、ＥＣＣ回路３６は、メモリ１１から供給されたデータを、バッファ３５を介して受け取り、このデータに付与されたパリティを用いてエラー訂正を行い、エラー訂正されたデータをデータバス３３に供給する。
【００２０】
制御バス４１には、ＣＰＵ４２、ＲＯＭ４３、ＲＡＭ４４、及びレジスタ４５が接続されている。ＣＰＵ４２、ＲＯＭ４３、ＲＡＭ４４、及びレジスタ４５は、制御バス４１を介して相互に通信する。
【００２１】
ＣＰＵ４２は、メモリデバイス２の全体の動作を司る。ＣＰＵ４２は、ＲＯＭ４３に格納されている制御プログラム（命令）に従って所定の処理（書き込み動作、読み出し動作、または消去動作等）を実行する。ＣＰＵ４２は、例えば、ホストデバイス３から受けたコマンドに従ってメモリ１１に対する所定の処理を実行したりする。
【００２２】
ＣＰＵ４２は、ホストデバイス３からコマンド及び論理アドレスを含む読み出し要求（命令）を受信すると、メモリ１１に格納された、論理アドレスと物理アドレスとを関連付けたデータ（以下、「論物変換データ」と呼ぶ）から、読み出し対象の論理アドレスに対応する論物変換データを読み出し、論理アドレスを物理アドレスに変換する。物理アドレスは、メモリ１１のメモリ空間のある一部を特定する。また、ＣＰＵ４２は、ホストデバイス３からコマンド、書き込みデータ、及び論理アドレスを含む書き込み要求を受信すると、論理アドレスに対応する物理アドレスを新規に割り当てる。
【００２３】
ＲＯＭ４３は、ＣＰＵ４２により実行される制御プログラムなどを格納する。
【００２４】
ＲＡＭ４４は、ＣＰＵ４２の作業エリアとして使用され、ＣＰＵ４２の作業に必要な変数等を一時的に記憶する。
【００２５】
レジスタ４５は、メモリデバイス２の動作に必要な種々の値を保持する。また、レジスタ４５は、ホストデバイス３が、メモリデバイス２を制御するのに必要な種々の値を保持する。
【００２６】
制御バス４１には、更に、ホストインターフェース３１、バッファ３２、メモリインターフェース３４、及びバッファ３５が接続されている。ＣＰＵ４２は、制御プログラムやホストデバイス３からの指示に基づいて、ホストインターフェース３１、バッファ３２、メモリインターフェース３４、及びバッファ３５を制御する。更に、コントローラ１２には、アナログ回路５１が設けられていても良い。
【００２７】
１．１．２  メモリの構成について
次に、メモリ１１の構成について、図２を用いて説明する。なお、図２では各ブロック間の接続の一部を矢印線で示しているが、ブロック間の接続はこれに限定されない。
【００２８】
図２に示すように、メモリ１１は、入出力回路１００、ロジック制御回路１０１、ステータスレジスタ１０２、アドレスレジスタ１０３、コマンドレジスタ１０４、シーケンサ１０５、レディ／ビジー回路１０６、電圧発生回路１０７、メモリセルアレイ１０８、ロウデコーダ１０９、センスアンプ１１０、データレジスタ１１１、及びカラムデコーダ１１２を含む。
【００２９】
入出力回路１００は、コントローラ１２との信号ＤＱの入出力を制御する。より具体的には、入出力回路１００は、コントローラ１２から受信したデータＤＡＴ（書き込みデータ）を、データレジスタ１１１に送信し、アドレスＡＤＤをアドレスレジスタ１０３に送信し、コマンドＣＭＤをコマンドレジスタ１０４に送信する。また、入出力回路１００は、ステータスレジスタ１０２から受信したステータス情報ＳＴＳ、データレジスタ１１１から受信したデータＤＡＴ（読み出しデータ）、及びアドレスレジスタ１０３から受信したアドレスＡＤＤをコントローラ１２に送信する。
【００３０】
ロジック制御回路１０１は、コントローラ１２から各種制御信号を受信する。そしてロジック制御回路１０１は、受信した制御信号に応じて、入出力回路１００及びシーケンサ１０５を制御する。
【００３１】
ステータスレジスタ１０２は、例えば、書き込み動作、読み出し動作、及び消去動作におけるステータス情報ＳＴＳを一時的に保持し、コントローラ１２に動作が正常に終了したか否かを通知する。
【００３２】
アドレスレジスタ１０３は、入出力回路１００を介してコントローラ１２から受信したアドレスＡＤＤを一時的に保持する。そしてアドレスレジスタ１０３は、ロウアドレスＲＡをロウデコーダ１０９へ転送し、カラムアドレスＣＡをカラムデコーダ１１２に転送する。
【００３３】
コマンドレジスタ１０４は、入出力回路１００を介してコントローラ１２から受信したコマンドＣＭＤを一時的に保存し、シーケンサ１０５に転送する。
【００３４】
シーケンサ１０５は、メモリ１１全体の動作を制御する。より具体的には、シーケンサ１０５は、コマンドレジスタ１０４が保持するコマンドＣＭＤに応じて、例えばステータスレジスタ１０２、レディ／ビジー回路１０６、電圧発生回路１０７、ロウデコーダ１０９、センスアンプ１１０、データレジスタ１１１、及びカラムデコーダ１１２等を制御し、書き込み動作、読み出し動作、及び消去動作等を実行する。
【００３５】
レディ／ビジー回路１０６は、シーケンサ１０５の動作状況に応じて、レディ／ビジー信号Ｒ／Ｂｎをコントローラ１２に送信する。
【００３６】
電圧発生回路１０７は、シーケンサ１０５の制御に応じて、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、この発生した電圧を例えばメモリセルアレイ１０８、ロウデコーダ１０９、及びセンスアンプ１１０等に供給する。ロウデコーダ１０９及びセンスアンプ１１０は、電圧発生回路１０７より供給された電圧をメモリセルアレイ１０８内のメモリセルトランジスタに印加する。
【００３７】
メモリセルアレイ１０８は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルトランジスタ（以下、「メモリセル」とも表記する）を含む。メモリセルアレイ１０８は、メモリの空間領域として大まかにユーザ領域１３０及びシステム領域１３１を含む。
【００３８】
ユーザ領域１３０は、ホストデバイス３から受信したデータの書き込み及び読み出し動作に使用される領域である。
【００３９】
システム領域１３１は、例えば、メモリ１１における制御プログラム、論物変換データ、または、例えば書き込み動作における印加電圧といった各種設定パラメータ等のメモリデバイス２の根幹に関わる情報(以下、「システム情報」と呼ぶ)が保存される領域である。システム領域１３１は、ホストデバイス３から受信したデータの書き込み動作及び読み出し動作において、ホストデバイス３がアクセスできない領域である。システム領域１３１は、複数のメモリグループＭＧを含む。シーケンサ１０５は、通常、１つのメモリグループＭＧを選択してシステム情報を格納する。シーケンサ１０５は、１つのメモリグループＭＧの更新がある程度進むと、疲弊による破壊を防ぐため、別のメモリグループＭＧにシステム情報をコピーして、元のメモリグループＭＧのシステム情報は消去する。
【００４０】
また、システム情報が保存されていないメモリグループＭＧには、ホストデバイス３から要求があった場合に、メモリデバイス２の内部状態を示す情報（以下、「内部情報」と呼ぶ）が格納される。内部情報には、例えば、メモリデバイス２において異常が発生した際のエラーログ、各レジスタ（１０２、１０３、１０４、及び１１１）及びシーケンサ１０５の情報、またはどのアドレスのデータが有効か（例えば、書き込み動作において、どこまで書き込みが終了したか）を示す情報等の不良解析に必要な情報が含まれる。エラーログには、例えば、異常発生要因、異常発生箇所、異常発生時の時刻情報等が含まれる。
【００４１】
ロウデコーダ１０９は、ロウアドレスＲＡをデコードする。ロウデコーダ１０９は、デコード結果に基づき、メモリセルアレイ１０８に、必要な電圧を印加する。
【００４２】
センスアンプ１１０は、読み出し動作のときには、メモリセルアレイ１０８から読み出されたデータをセンスする。そして、センスアンプ１１０は、読み出しデータをデータレジスタ１１１に送信する。また、センスアンプ１１０は、書き込み動作のときには、書き込みデータをメモリセルアレイ１０８に送信する。
【００４３】
データレジスタ１１１は、複数のラッチ回路を備える。ラッチ回路は、書き込みデータまたは読み出しデータを一時的に保持する。例えば書き込み動作において、データレジスタ１１１は、入出力回路１００から受信した書き込みデータを一時的に保持し、センスアンプ１１０に送信する。また例えば、読み出し動作において、データレジスタ１１１は、センスアンプ１１０から受信した読み出しデータを一時的に保持し、入出力回路１００に送信する。
【００４４】
カラムデコーダ１１２は、例えば書き込み動作、読み出し動作、及び消去動作の際、カラムアドレスＣＡをデコードし、デコード結果に応じてデータレジスタ１１１内のラッチ回路を選択する。
【００４５】
１．１．３  メモリセルアレイの構成について
次に、メモリセルアレイ１０８の構成について、図３及び図４を用いて説明する。
【００４６】
図３は、メモリセルアレイ１０８のブロック図である。図３に示すように、メモリセルアレイ１０８は、メモリセルトランジスタを含む複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。各々のブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３、…）を含む。そして各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＳＲを含む。なお、メモリセルアレイ１０８内のブロックＢＬＫの数及び各ブロックＢＬＫ内のストリングユニットＳＵの数は任意である。
【００４７】
各ブロックＢＬＫ及び各ストリングユニットＳＵのユーザ領域１３０とシステム領域１３１とへの割り当ては任意である。例えば、いずれかのブロックＢＬＫがユーザ領域１３０に割り当てられ、他のブロックＢＬＫがシステム領域１３１に割り当てられても良い。また、例えば、各ブロックＢＬＫの任意のストリングユニットＳＵが、システム領域１３１の各メモリグループＭＧに割り当てられても良い。
【００４８】
次に、メモリセルアレイ１０８の回路構成について説明する。図４の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの構成も同じである。
【００４９】
図４に示すように、ブロックＢＬＫ０は、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。そして、各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＳＲを含む。ＮＡＮＤストリングＳＲの各々は、例えば８個のメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。以下、メモリセルトランジスタＭＴ０〜ＭＴ７を限定しない場合は、メモリセルトランジスタＭＴと表記する。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。メモリセルトランジスタＭＴは、電荷蓄積層に蓄えられた電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じた情報を記憶する。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であっても良いし、電荷蓄積層に導電層を用いたＦＧ型であっても良い。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。また、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。更に、選択トランジスタＳＴ１及びＳＴ２の個数は、任意であり、それぞれ１個以上あれば良い。
【００５０】
メモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。より具体的には、メモリセルトランジスタＭＴ０〜ＭＴ７は、その電流経路が直列に接続される。そしてメモリセルトランジスタＭＴ７のドレインは、選択トランジスタＳＴ１のソースに接続され、メモリセルトランジスタＭＴ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。
【００５１】
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０〜ＳＧＤ３にそれぞれ接続される。同様に、ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０〜ＳＧＳ３にそれぞれ接続される。以下、選択ゲート線ＳＧＤ０〜ＳＧＤ３を限定しない場合は、選択ゲート線ＳＧＤと表記する。選択ゲート線ＳＧＳ０〜ＳＧＳ３を限定しない場合は、選択ゲート線ＳＧＳと表記する。なお、各ストリングユニットＳＵの選択ゲート線ＳＧＳ０〜ＳＧＳ３は共通に接続されても良い。
【００５２】
ブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。以下、ワード線ＷＬ０〜ＷＬ７を限定しない場合は、ワード線ＷＬと表記する。
【００５３】
ストリングユニットＳＵ内にある各ＮＡＮＤストリングＳＲの選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ０〜ＢＬ（Ｎ−１）（Ｎは２以上の整数）に接続される。以下、ビット線ＢＬ０〜ＢＬ（Ｎ−１）を限定しない場合は、ビット線ＢＬと表記する。各ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＳＲを共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。つまり、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤ及びＳＧＳに接続されたＮＡＮＤストリングＳＲの集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１８は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
【００５４】
書き込み動作及び読み出し動作は、いずれかのストリングユニットＳＵにおけるいずれかのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われ、このときのデータの集まりを「ページ」と呼ぶ。
【００５５】
メモリ１１がＮＡＮＤ型フラッシュメモリである場合、メモリセルトランジスタＭＴは２つ以上の閾値電圧の異なる状態を取り得る、つまり１つのメモリセルトランジスタＭＴが多値（多ビット）を記憶できるようにメモリ１１が構成されていても良い。そのような多値を記憶可能なメモリセルトランジスタＭＴの場合、１つのワード線ＷＬに複数ページが割り当てられる。
【００５６】
１．１．４  メモリセルアレイの断面構成について  
次に、メモリセルアレイ１０８の断面構成について、図５を用いて説明する。図５の例は、ストリングユニットＳＵ０及びＳＵ１の断面を示しており、ストリングユニットＳＵ２及びＳＵ３の構成も同様である。なお、図５において、層間絶縁膜は省略されている。
【００５７】
図５に示すように、半導体基板２００に平行な第１方向Ｄ１に沿って、半導体基板２００に平行で第１方向Ｄ１に垂直な第２方向Ｄ２に延びる複数のソース線コンタクトＬＩが設けられている。２つのソース線コンタクトＬＩの間には、１つのストリングユニットＳＵが配置されている。ソース線コンタクトＬＩは、半導体基板２００とＮＡＮＤストリングＳＲよりも上方に設けられる図示せぬソース線ＳＬとを接続する。なお、ソース線コンタクトＬＩ及びＮＡＮＤストリングＳＲの配置は任意に設定可能である。例えば２つのソース線コンタクトＬＩの間に複数のストリングユニットＳＵが設けられても良い。更に図５の例では、説明を簡略化するために１つのストリングユニットＳＵにおいて、複数のＮＡＮＤストリングＳＲが、第２方向Ｄ２に沿って１列に配列されている場合を示しているが、１つのストリングユニットＳＵにおけるＮＡＮＤストリングＳＲの配列は任意に設定可能である。例えば、第２方向Ｄ２に沿って、２列並行に配置されても良く、４列の千鳥配置に配列されても良い。
【００５８】
各ストリングユニットＳＵにおいて、ＮＡＮＤストリングＳＲは、半導体基板２００に垂直な第３方向Ｄ３に沿って形成されている。より具体的には、半導体基板２００の表面領域には、ｎ型ウェル２０１が設けられている。そして、ｎ型ウェル２０１の表面領域には、ｐ型ウェル２０２が設けられている。また、ｐ型ウェル２０２の表面領域の一部には、ｎ＋型拡散層２０３が設けられている。そしてｐ型ウェル２０２の上方には、選択ゲート線ＳＧＳ、メモリセルトランジスタＭＴ０〜ＭＴ７に接続されるワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤとして機能する１０層の配線層２０４が、それぞれ図示せぬ層間絶縁膜を介して順次積層されている。
【００５９】
そして、１０層の配線層２０４を貫通してｐ型ウェル２０２に達するピラー状の半導体層２０５が形成されている。半導体層２０５の側面には、トンネル絶縁膜２０６、電荷蓄積層２０７、及びブロック絶縁膜２０８が順次形成される。半導体層２０５には、例えば多結晶シリコンが用いられる。トンネル絶縁膜２０６及びブロック絶縁膜２０８には、例えばシリコン酸化膜が用いられる。電荷蓄積層２０７には、例えばシリコン窒化膜が用いられる。半導体層２０５は、ＮＡＮＤストリングＳＲの電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして半導体層２０５の上端は、コンタクトプラグ２０９を介して、第１方向Ｄ１に延びる配線層２１０に接続される。配線層２１０は、ビット線ＢＬとして機能する。なお、図５の例では、選択ゲート線ＳＧＤ及びＳＧＳとして機能する配線層２０４は、それぞれ１層設けられているが、複数層設けられても良い。
【００６０】
ソース線コンタクトＬＩは、第２方向Ｄ２に沿ってライン形状を有する。ソース線コンタクトＬＩには、例えば多結晶シリコンが用いられる。そしてソース線コンタクトＬＩの底面はｎ＋型拡散層２０３に接続され、上面はソース線ＳＬとして機能する配線層（不図示）に接続される。
【００６１】
１．１．５  メモリデバイスの実装形態について
次に、メモリデバイスの実装形態について、図６を用いて説明する。メモリデバイス２は、例えば、プリント基板上に半田により実装される埋め込み型でも良いし、ホストデバイス３に設けられたカード・スロットに対して脱着可能なリムーバブル型でもよい。図５は、封止された形態のメモリデバイス２の例を示している。
【００６２】
図６に示すように、プリント基板３０１上にチップ状の複数のメモリ１１が積層されている。各メモリ１１は、プリント基板３０１上の配線パターン（図示せず）にワイヤ３０２により接続されている。チップ状のコントローラ１２も、プリント基板３０１上に置かれ、ワイヤ３０２により配線パターンに接続されている。プリント基板３０１の裏面には、図示せぬ外部端子（例えば、ＢＧＡ（ball grid array））が設けられている。外部端子には、図１に示した信号（ＲＥＳＥＴ、ＲＥＦ＿ＣＬＫ、ＤＯＵＴ、ＤＯＵＴ＿ｃ、ＤＩＮ、及びＤＩＮ＿ｃが割り当てられ、この外部端子を介してメモリデバイス２とホストデバイス３との間で信号が通信される。プリント基板３０１、メモリ１１、コントローラ１２、ワイヤ３０２は、例えば樹脂製のパッケージ３０３により封止されている。
【００６３】
１．２  ホストデバイスとメモリデバイスのアクセスについて
次に、ホストデバイス３とメモリデバイス２とのアクセスについて説明する。
【００６４】
１．２．１  ホストデバイスにおける通常動作要求の流れについて
まず、ホストデバイス３がメモリデバイス２に書き込み動作または読み出し動作等を要求する場合（以下、「通常動作要求」と呼ぶ）の流れについて、図７を用いて説明する。本実施形態におけるホストデバイス３は、メモリデバイス２に要求を送信し、メモリデバイス２から要求に対する応答がない場合、同じ要求を複数回繰り返し送信できるリトライ機能を有する。
【００６５】
図７に示すように、まず、ホストデバイス３は、メモリデバイス２に、通常動作要求を送信する（ステップＳ１）、より具体的には、書き込み要求の場合、ホストデバイス３は、メモリデバイス２に書き込み命令（書き込みコマンド）、論理アドレス、及び書き込みデータを送信する。読み出し要求の場合、ホストデバイス３は、メモリデバイス２に読み出し命令（書き込みコマンド）及び論理アドレスを送信する。
【００６６】
ホストデバイス３は、予め設定された時間内に、メモリデバイス２から通常動作要求に対する応答があった場合（ステップＳ２＿Ｙｅｓ）、通常動作要求を終了させる。すなわち、通常動作要求に伴う処理が終了する。
【００６７】
他方で、設定時間内に応答がなかった場合（ステップＳ２＿Ｎｏ）、ホストデバイス３は、メモリデバイス２に通常動作要求を行った回数が予め設定された回数に達したか確認する（ステップＳ３）。
【００６８】
要求回数が設定回数に達していない場合（ステップＳ３＿Ｎｏ）、ホストデバイス３は、メモリデバイス２に同じ動作の要求を再送信する（ステップＳ４）。
【００６９】
他方で、要求回数が設定回数に達した場合、ホストデバイス３は、タイムアウトと判定し(ステップＳ５)、通常動作要求を終了させる。
【００７０】
１．２．２  書き込み要求のときの全体の流れについて
次に、書き込み要求のときの全体の流れについて、図８を用いて説明する。
【００７１】
図８に示すように、まず、ホストデバイス３は、メモリデバイス２のコントローラ１２に書き込み要求を送信する（ステップＳ１０）。
【００７２】
コントローラ１２は、書き込み要求に基づいて書き込み命令をメモリ１１に送信する（ステップＳ１１）。より具体的には、ＣＰＵ４２は、ホストデバイス３から受信した論理アドレスを、メモリ１１のユーザ領域１３０内の未使用ページ、すなわちデータ消去後に新規データが書き込まれていないページの物理アドレスに割り当てる。また、ＣＰＵ４２は、メモリ１１が認識可能な書き込みコマンドを発行する。ＥＣＣ回路３６は、ホストデバイス３から受信した書き込みデータにパリティを付与する。そして、書き込みコマンド、物理アドレス、及びパリティが付与された書き込みデータが、書き込み命令としてメモリ１１に送信される。
【００７３】
メモリ１１は、書き込み命令を受信すると書き込み動作を実行する（ステップＳ１２）。このとき、ユーザ領域１３０にデータが書き込まれる。
【００７４】
メモリ１１は、書き込み動作が終了すると、書き込み動作が、例えば、正常に終了した旨を知らせるステータス情報ＳＴＳをコントローラ１２に送信する（ステップＳ１３）。より具体的には、例えば、コントローラ１２は、書き込み動作が終了して信号Ｒ／Ｂｎがビジー状態からレディ状態に戻ったのを確認した後、メモリ１１にステータス情報読み出しコマンドを送信し、メモリ１１からステータス情報ＳＴＳを読み出しても良い。
【００７５】
コントローラ１２は、メモリ１１から書き込み動作が正常に終了した旨のステータス情報ＳＴＳを受信すると、ホストデバイス３に書き込み要求に対する応答（以下、「書き込み応答」と呼ぶ）を送信する（ステップＳ１４）。
【００７６】
ホストデバイス３は、コントローラ１２からの書き込み応答を確認すると、書き込み要求を終了する（ステップＳ１５）。なお、ホストデバイス３は、書き込み応答が確認できない場合、図７で説明したように、再度、書き込み要求を送信する。
【００７７】
１．２．３  読み出し要求のときの全体の流れについて
次に、読み出し要求のときの全体の流れ、図９を用いて説明する。
【００７８】
図９に示すように、まず、ホストデバイス３は、メモリデバイス２のコントローラ１２に読み出し要求を送信する（ステップＳ２０）。
【００７９】
コントローラ１２は、読み出し要求に基づいて読み出し命令をメモリ１１に送信する（ステップＳ２１）。より具体的には、ＣＰＵ４２は、論物変換データに基づいて、ホストデバイス３から受信した論理アドレスを物理アドレスに変換する。また、ＣＰＵ４２は、メモリ１１が認識可能な読み出しコマンドを発行する。そして、読み出しコマンド及び物理アドレスが、読み出し命令としてメモリ１１に送信される。
【００８０】
メモリ１１は、読み出し命令を受信すると読み出し動作を実行する（ステップＳ２２）。このとき、ユーザ領域１３０からデータが読み出される。
【００８１】
メモリ１１は、読み出し動作が終了すると、読み出しデータをコントローラ１２に送信する（ステップＳ２３）。
【００８２】
コントローラ１２は、メモリ１１から受信した読み出しデータのＥＣＣ処理を行った後、読み出し要求に対する応答（以下、「読み出し応答」と呼ぶ）として、ホストデバイス３にエラー訂正された読み出しデータを送信する（ステップＳ２４）。
【００８３】
ホストデバイス３は、コントローラ１２から読み出しデータを取得すると、読み出し要求を終了する（ステップＳ２５）。なお、ホストデバイス３は、読み出し応答が確認できない場合、図７で説明したように、再度、読み出し要求を送信する。
【００８４】
１．２．４  メモリデバイスの制御モードについて
次に、メモリデバイス２の制御モードについて説明する。本実施形態のメモリデバイス２は、メモリデバイス２の制御モードとして通常モードと解析モードとの２つの制御モードを備える。メモリデバイス２の制御モードは、コントローラ１２により管理される。
【００８５】
通常モードは、メモリセルアレイ１０８のユーザ領域１３０にアクセスする動作（書き込み動作、読み出し動作、及び消去動作等）を行う際に選択される制御モードである。例えば、メモリデバイス２は、通常モード状態でホストデバイス３から通常動作要求があった場合、ユーザ領域１３０にアクセスし、要求に応じた動作を行う。
【００８６】
解析モードは、メモリセルアレイ１０８のシステム領域１３１にアクセスする動作を行う際に選択されるモードである。解析モードの間、メモリデバイス２は、ホストデバイス３からの要求を受信しても要求に対応した動作を行わず、ホストデバイス３への応答も行わない。
【００８７】
例えば、メモリシステム１においてタイムアウト等の異常が発生した場合、ホストデバイス３は、原因の解析を行うために、メモリデバイス２に、異常発生時の内部情報の保存及び取得を要求する。メモリデバイス２は、ホストデバイス３から内部情報の保存または取得の要求があった場合、解析モードに移行し、メモリ１１のシステム領域１３１にアクセスする。そして、メモリデバイス２は、システム領域１３１にアクセスする動作が終了した後、再起動処理及び初期化処理を必要とせずに通常モードに復帰する。
【００８８】
１．２．５  内部情報保存要求及び内部情報取得要求のときの全体の流れについて
次に、内部情報保存要求及び内部情報取得要求のときの全体の流れについて、図１０を用いて説明する。
【００８９】
まず、ホストデバイス３から内部情報保存要求があった場合の全体の流れについて説明する。図１０に示すように、ホストデバイス３は、コントローラ１２に内部情報保存要求を送信する（ステップＳ３０）。例えば、内部情報保存要求には、保存命令（保存コマンド）及び論理アドレスが含まれ、データは含まれない。
【００９０】
コントローラ１２は、メモリデバイス２の制御モードを通常モードから解析モードに移行し、ホストデバイス３からの通常動作要求に応答しないようにする（ステップＳ３１）。
【００９１】
コントローラ１２は、内部情報保存命令をメモリ１１に送信する（ステップＳ３２）。より具体的には、ＣＰＵ４２は、ホストデバイス３から受信した論理アドレスを、システム領域１３１の未使用メモリグループＭＧ、すなわちシステム情報が保存されていない複数のメモリグループＭＧのいずれか１つの物理アドレスに割り当てる。また、ＣＰＵ４２は、メモリ１１が認識可能な保存コマンドを発行する。そして、ＣＰＵ４２は、メモリインターフェース３４を介して、保存コマンド及び物理アドレスを、内部情報保存命令としてメモリ１１に送信する。このとき、コントローラ１２は、例えばレジスタ４５の情報もあわせて送信し、内部情報としてメモリ１１に保存させても良い。
【００９２】
メモリ１１は、内部情報保存命令を受信すると内部情報の保存動作（書き込み動作）を実行する（ステップＳ３３）。このとき、受信した物理アドレスに対応するシステム領域１３１の未使用メモリグループＭＧに内部情報が書き込まれる。
【００９３】
メモリ１１は、内部情報の保存が終了すると、内部情報の保存が正常に終了した旨を知らせるステータス情報ＳＴＳをコントローラ１２に送信する（ステップＳ３４）。
【００９４】
コントローラ１２は、メモリ１１から内部情報の保存が正常に終了した旨のステータス情報ＳＴＳを受信すると、ホストデバイス３に内部情報保存要求に対する応答（以下、「内部情報保存応答」と呼ぶ）を送信し（ステップＳ３５）、通常モードに復帰する（ステップＳ３６）。
【００９５】
ホストデバイス３は、コントローラ１２からの内部情報保存応答を確認する（ステップＳ３７）。これにより、内部情報保存要求に伴う処理が終了する。
【００９６】
引き続き、ホストデバイス３から内部情報取得要求があった場合の全体の流れについて説明する。
【００９７】
ホストデバイス３は、内部情報保存応答を確認した後、コントローラ１２に内部情報取得要求を送信する（ステップＳ３８）。例えば、内部情報取得要求には、取得命令（取得コマンド）及び論理アドレスが含まれる。
【００９８】
コントローラ１２は、解析モードに移行し、ホストデバイス３からの通常動作要求に応答しないようにする（ステップＳ３９）。
【００９９】
コントローラ１２は、内部情報取得命令をメモリ１１に送信する（ステップＳ４０）。より具体的には、ＣＰＵ４２は、論物変換データに基づいて、ホストデバイス３から受信した論理アドレスを物理アドレスに変換する。また、ＣＰＵ４２は、メモリ１１が認識可能な取得コマンドを発行する。そして、ＣＰＵ４２は、メモリインターフェース３４を介して、取得コマンド及び物理アドレスを内部情報取得命令としてメモリ１１に送信する。
【０１００】
メモリ１１は、内部情報取得命令を受信すると内部情報の取得動作（読み出し動作）を実行する（ステップＳ４１）。このとき、システム領域１３１のメモリグループＭＧから内部情報が読み出される。
【０１０１】
メモリ１１は、内部情報をコントローラ１２に送信する（ステップＳ４２）。
【０１０２】
コントローラ１２は、内部情報取得要求に対する応答（以下、「内部情報取得応答」と呼ぶ）として、ホストデバイス３にメモリ１１から受信した内部情報を送信し（ステップＳ４３）、通常モードに復帰する（ステップＳ４４）。
【０１０３】
ホストデバイス３は、コントローラ１２から内部情報を取得する（ステップＳ４５）。これにより、内部情報取得要求に伴う処理が終了する。
【０１０４】
なお、図１０のフローにおいて、ステップＳ３６の通常モードへの復帰及びステップＳ３９の解析モードへの移行が廃されても良い。この場合、解析モードであっても、メモリデバイス２は、ホストデバイス３からの内部情報取得要求には応答可能であれば良い。更には、ホストデバイス３は、内部情報の保存及び取得を１つの要求として、メモリデバイス２に送信しても良い。
【０１０５】
１．３  ホストとメモリデバイスのアクセスの具体例について
次に、ホストデバイス３とメモリデバイス２のアクセスの具体例について、図１１及び図１２を用いて説明する。図１１及び図１２において、ステップＳ１０１〜Ｓ１０９は、メモリシステム１における通常動作（書き込み動作及び読み出し動作）において異常（タイムアウト）が発生する場合を示しており、ステップＳ１１０〜Ｓ１２４は、解析動作（内部情報保存及び取得）を示しており、ステップＳ１２５〜Ｓ１３０は、解析動作後の通常動作を示している。なお、ホストデバイス３は、メモリシステム１における解析動作の期間も、メモリデバイス２に通常動作要求を送信できる。
【０１０６】
図１１に示すように、ホストデバイス３は、例えば、メモリデバイス２に読み出し要求を送信する（ステップＳ１０１）。メモリデバイス２は、読み出し動作を実行した後（ステップＳ１０２）、ホストデバイス３に読み出し応答（読み出しデータ）を送信する（ステップＳ１０３）。ホストデバイス３は、読み出しデータを取得し、読み出し要求に伴う処理が終了する。
【０１０７】
また、ホストデバイス３は、例えば、メモリデバイス２に書き込み要求を送信する（ステップＳ１０４）。メモリデバイス２は、書き込み動作を実行した後（ステップＳ１０５）、ホストデバイス３に書き込み応答を送信する（ステップＳ１０６）。ホストデバイス３は、書き込み応答を確認し、書き込み要求に伴う処理が終了する。
【０１０８】
ホストデバイス３は、メモリデバイス２に、ステップＳ１０４と異なる書き込み要求を送信する（ステップＳ１０７）。このとき、例えば、メモリデバイス２において、異常が発生すると（ステップＳ１０８）、ホストデバイス３が要求の再送信を複数回行っても応答できなくなり、タイムアウトとなる（ステップＳ１０９）。
【０１０９】
ホストデバイス３は、タイムアウトが発生すると、メモリシステム１を、解析動作に移行させる。より具体的には、ホストデバイス３は、メモリデバイス２に内部情報保存要求を送信する（ステップＳ１１０）。メモリデバイス２は、解析モードに移行し（ステップＳ１１１）、内部情報を保存する（ステップＳ１１２）。
【０１１０】
メモリシステム１においてメモリデバイス２が内部情報を保存している間も、ホストデバイス３は、メモリデバイス２にアクセスして、例えば、読み出し要求を送信してくる場合がある（ステップＳ１１３）。しかし、メモリデバイス２は、解析モードにあるため、読み出し要求には応答しない（ステップＳ１１４）。
【０１１１】
メモリデバイス２は、内部情報の保存が終了すると、内部情報の保存応答をホストデバイス３に送信し（ステップＳ１１５）、通常モードに復帰する（ステップＳ１１６）。ホストデバイス３は、内部情報の保存応答を確認し、内部情報保存要求に伴う処理が終了する。
【０１１２】
図１２に示すように、ホストデバイス３は、内部情報保存要求が終了すると、メモリデバイス２に内部情報取得要求を送信する（ステップＳ１１７）。メモリデバイス２は、解析モードに移行し（ステップＳ１１８）、内部情報を取得する（ステップＳ１１９）。
【０１１３】
メモリデバイス２が内部情報を取得している間も、ホストデバイス３は、メモリデバイス２にアクセスして、例えば書き込み要求を送信してくる場合がある（ステップＳ１２０）。しかし、メモリデバイス２は、解析モードにあるため、書き込み要求には応答しない（ステップＳ１２１）。
【０１１４】
メモリデバイス２は、内部情報の取得が終了すると、内部情報の取得応答をホストデバイス３に送信し（ステップＳ１２２）、通常モードに復帰する（ステップＳ１２３）。ホストデバイス３は、内部情報を取得し（ステップＳ１２４）、内部情報取得要求に伴う処理が終了する。これにより、ホストデバイス３は、メモリシステム１を通常動作に移行させる。
【０１１５】
ホストデバイス３は、例えば、メモリデバイス２に、メモリデバイス２から応答が得られなかったステップＳ１１３の読み出し要求を再送信する（ステップＳ１２５）。メモリデバイス２は、読み出し動作を実行した後（ステップＳ１２６）、ホストデバイス３に読み出し応答（読み出しデータ）を送信する（ステップＳ１２７）。ホストデバイス３は、読み出しデータを取得し、ステップＳ１１３の読み出し要求に伴う処理が終了する。
【０１１６】
ホストデバイス３は、メモリデバイス２に、メモリデバイス２から応答が得られなかったステップＳ１２０の書き込み要求を再送信する（ステップＳ１２８）。メモリデバイス２は、書き込み動作を実行した後（ステップＳ１２９）、ホストデバイス３に書き込み応答を送信する（ステップＳ１３０）。ホストデバイス３は、書き込み応答を確認し、ステップＳ１２０の書き込み要求に伴う処理が終了する。
【０１１７】
１．４  本実施形態に係る効果について
本実施形態に係る構成であれば、メモリシステムにおける異常発生時の解析動作期間を短縮できる。以下、本効果につき、説明する。
【０１１８】
まず、ＵＦＳ規格に準拠したメモリシステムにおける異常発生時のプロトコル解析の問題点について、図１３及び図１４を用いて説明する。図１３は、ｅ−ＭＭＣ規格に準拠したメモリシステムの一例を示しており、図１４は、ＵＦＳ規格に準拠したメモリシステムの一例を示す。
【０１１９】
図１３に示すように、例えば、メモリシステムにおいて、ホストデバイスとメモリデバイスと間のデータの送受信に、ｅ−ＭＭＣ（embedded multi media card）規格に準拠したパラレルインターフェースが用いられる場合がある。この場合、ｅ−ＭＭＣ規格に準拠した通信速度を確保できれば良いため、ホストデバイスとメモリデバイスと間の通信経路にはある程度の距離を確保することができ、通信経路に例えばテストパッドを設けることができる。従って、メモリシステムにおいてタイムアウト等の異常が発生した場合、このテストパッドにプロトコル解析機器を接続し、異常状態の原因を解析することができる。
【０１２０】
これに対し、図１４に示すように、メモリシステムにおいて、ホストデバイスとメモリデバイスとの間のデータの送受信に、ｅ−ＭＭＣ規格よりも通信速度が速いＵＦＳ規格に準拠した高速シリアルインターフェースが用いられる場合がある。この場合、高速通信を行うために通信経路が短く設計され、テストパッドを設けるためのスペースの確保が困難となるケースがある。また、テストパッドを設けることによる信号品質の劣化も懸念される。従って、テストパッドを設けることが困難となり、デバイス間のプロトコル解析が困難となる。
【０１２１】
例えば、専用のテスト基板及び機器等を用意し、メモリデバイスを実装基板からテスト基板に移し換えて、プロトコル解析を行う場合がある。この場合、異常状態を再現するための再現実験の期間が必要となり、解析期間が長くなる。また、メモリデバイスを移し替えることにより、異常状態が再現しなくなる、または、プロトコル取得の正確性が低下（データが欠落）したりする可能性がある。
【０１２２】
また、例えば、メモリデバイスが実装されたままの状態でプロトコルを取得する場合がある。この場合、再現実験をして異常状態を再現させた後に、ホストデバイスは、メモリデバイスに内部情報保存要求及び内部情報取得要求を送信して、メモリデバイスから内部情報を抜き出す。このとき、メモリデバイスでは、内部情報の保存動作及び取得動作の際に、システム情報が破壊されないようにする必要がある。このため、ホストデバイスは、内部情報保存要求及び内部情報取得要求の際、メモリデバイスの制御プログラムを修正し、メモリデバイスがホストデバイスからの通常動作（書き込み動作または読み出し動作等）のアクセスを受け付けないようにする。内部情報を保存した後、及び内部情報を取得した後には、メモリシステムの再起動処理及び初期化処理が行われ、メモリデバイスはホストデバイスからのアクセスを受け付け可能な状態に戻る。
【０１２３】
このようにメモリデバイスが実装されたままの状態で内部情報を取得する場合、例えば、以下に示すように５つの問題点がある。
【０１２４】
まず、第１に、異常状態の再現実験の期間が必要となる。そして、内部情報保存要求及び内部情報取得要求の際にメモリシステムの再起動処理及び初期化処理が必要となる。このため、解析期間が比較的長くなる。
【０１２５】
第２に、メモリデバイスのソフトウェア修正により、異常発生までのアクセスのタイミングが変わり、異常状態が再現しなくなる可能性がある。
【０１２６】
第３に、再起動処理及び初期化処理を行うことにより、ホストデバイスとメモリデバイスとでアクセスが中断され、アクセスできない期間が生じる。このため、例えば、１つの異常の発生により、メモリシステムにおける長時間の動作試験が継続できなくなる。
【０１２７】
第４に、例えば複数の異常が連続して発生する場合において、最初の異常発生に対して、内部情報の保存後及び取得後の再起動処理及び初期化処理が行われると、後続の異常発生時の内部情報が保存できない。従って、連続的な異常発生に関する内部情報が保存できない。
【０１２８】
第５に、メモリシステムの異常が発生した場合に、ホストデバイスが任意にメモリデバイスの内部情報の保存及び取得をできない。このため、メモリデバイスが異常状態の原因か解析するのに比較的長い期間を要する。
【０１２９】
これに対し、本実施形態に係るメモリシステムでは、ホストデバイス３は、メモリデバイス２から要求に対する応答がない場合に要求を再送信するリトライ機能を有する。メモリデバイス２は、通常モードと解析モードの２つの動作モードを有する。そして、メモリデバイス２は、ホストデバイス３から、内部情報保存要求及び内部情報取得要求を受信すると、内部情報の保存動作及び取得動作の間、解析モードに移行し、ホストデバイス３からの要求に対し、応答しなくなる。ホストデバイス３は、解析モードの間にメモリデバイス２からの応答が無くても、同じ要求を複数回繰り返し送信することにより、応答がないことによるメモリシステムの異常を回避できる。これにより、内部情報保存要求及び内部情報取得要求に伴うメモリデバイス２の制御プログラムの書き換えが不要となり、再起動処理及び初期化処理を廃することができる。従って、メモリシステム１における内部情報保存及び取得の期間を短くできる。よって、メモリシステム１における異常発生時の解析動作期間を短縮できる。
【０１３０】
更に、メモリデバイス２は、メモリ１１のシステム領域１３１内に複数のメモリグループＭＧを含み、システム情報を保存していないメモリグループＭＧに内部情報を保存することができる。これにより、システム情報が破壊される可能性を低減できる。このため、異常が発生した際に、そのときの内部情報をシステム情報を保存していないメモリグループＭＧに保存することにより、再現実験を省略できる。
【０１３１】
更に、メモリデバイスのソフトウェア修正が不要となるため、異常発生までのアクセスのタイミングが変わり、異常状態が再現しなくなる可能性を低減できる。
【０１３２】
更に、再起動処理及び初期化処理が不要となるため、ホストデバイスとメモリデバイスとでアクセスを継続できる。このため、例えば、メモリシステムにおける長時間の動作試験が継続できるようになる。
【０１３３】
更に、例えば複数の異常が発生する場合においても、再起動処理及び初期化処理が不要となるため、後続の異常発生時の内部情報も保存できる。従って、連続的な異常状態に関する内部情報が保存できる。
【０１３４】
更に、メモリシステムの異常が発生した場合に、ホストデバイスが任意にメモリデバイスの内部情報の保存及び取得をできる。
【０１３５】
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、複数の異常が発生した場合のホストデバイス３とメモリデバイス２のアクセスの具体例について説明する。
【０１３６】
２．１  ホストとメモリデバイスのアクセスの具体例について
ホストデバイス３とメモリデバイス２のアクセスの具体例について、図１５乃至図１７を用いて説明する。図１５乃至図１７において、ステップＳ２０１及びＳ２０２は、メモリシステム１における通常動作においてホストデバイス３がシステムの異常を検知する場合を示しており、ステップＳ２０３〜Ｓ２０９及びステップＳ２１８〜Ｓ２３７は、解析動作を示しており、ステップＳ２１０〜Ｓ２１７及びステップＳ２３９〜Ｓ２４４は、それぞれ解析動作後の通常動作を示している。
【０１３７】
図１５に示すように、ホストデバイス３は、メモリデバイス２に書き込み要求を送信する（ステップＳ２０１）。ホストデバイス３は、書き込み要求を送信した後、メモリシステム１の何らかの異常を検知する（ステップＳ２０２）。この場合、メモリシステム１の異常は、メモリデバイス２に起因するタイムアウトであっても良く、他の異常であっても良い。
【０１３８】
異常を検知すると、ホストデバイス３は、メモリシステム１を、解析動作に移行させる。より具体的には、ホストデバイス３は、メモリデバイス２にステップＳ２０２の異常検知に対応する内部情報１の保存要求を送信する（ステップＳ２０３）。メモリデバイス２は、解析モードに移行し（ステップＳ２０４）、内部情報１を保存する（ステップＳ２０５）。
【０１３９】
メモリデバイス２が内部情報１を保存している間も、ホストデバイス３は、メモリデバイス２にアクセスして、例えば書き込み要求を送信してくる場合がある（ステップＳ２０６）。しかし、メモリデバイス２は、解析モードにあるため、書き込み要求には応答しない（ステップＳ２０７）。
【０１４０】
メモリデバイス２は、内部情報１の保存が終了すると、内部情報１の保存応答をホストデバイス３に送信し（ステップＳ２０８）、通常モードに復帰する（ステップＳ２０９）。ホストデバイス３は、内部情報１の保存応答を確認し、内部情報１の保存要求に伴う処理が終了する。これにより、ホストデバイス３はメモリシステム１を通常動作に移行させる。
【０１４１】
ホストデバイス３は、例えば、メモリデバイス２に、メモリデバイス２から応答が得られなかったステップＳ２０６の書き込み要求を再送信する（ステップＳ２１０）。メモリデバイス２は、書き込み動作を実行した後（ステップＳ２１１）、ホストデバイス３に書き込み応答を送信する（ステップＳ２１２）。ホストデバイス３は、書き込み応答を確認し、ステップＳ２０６の書き込み要求に伴う処理が終了する。
【０１４２】
引き続き、ホストデバイス３は、メモリデバイス２に読み出し要求を送信する（ステップＳ２１２）。メモリデバイス２は、読み出し動作を実行した後（ステップＳ２１３）、ホストデバイス３に読み出し応答（読み出しデータ）を送信する（ステップＳ２１４）。ホストデバイス３は、読み出しデータを取得し、読み出し要求に伴う処理が終了する。
【０１４３】
図１６に示すように、ホストデバイス３は、メモリデバイス２に、ステップＳ２１２と異なる読み出し要求を送信する（ステップＳ２１５）。このとき、例えば、メモリデバイス２において、異常が発生すると（ステップＳ２１６）、タイムアウトとなる（ステップＳ２１７）。
【０１４４】
タイムアウトが発生すると、ホストデバイス３は、メモリシステム１を解析動作に移行させる。より具体的には、ホストデバイス３は、メモリデバイス２にステップＳ２１７のタイムアウトに対応する内部情報２の保存要求を送信する（ステップＳ２１８）。メモリデバイス２は、解析モードに移行し（ステップＳ２１９）、内部情報２を保存する（ステップＳ２２０）。このとき、内部情報２は、システム情報が保存されているメモリグループＭＧ及び内部情報１が保存されているメモリグループＭＧとは異なるメモリグループＭＧに保存される。
【０１４５】
メモリデバイス２が内部情報２を保存している間も、ホストデバイス３は、メモリデバイス２にアクセスして、例えば読み出し要求を送信してくる場合がある（ステップＳ２２１）。しかし、メモリデバイス２は、解析モードにあるため、読み出し要求には応答しない（ステップＳ２２２）。
【０１４６】
メモリデバイス２は、内部情報２の保存が終了すると、内部情報２の保存応答をホストデバイス３に送信し（ステップＳ２２５）、通常モードに復帰する（ステップＳ２２４）。ホストデバイス３は、内部情報２の保存応答を確認し、内部情報２の保存要求に伴う処理が終了する。
【０１４７】
ホストデバイス３は、内部情報２の保存要求が終了すると、メモリデバイス２に内部情報１の取得要求を送信する（ステップＳ２２５）。メモリデバイス２は、解析モードに移行し（ステップＳ２２６）、内部情報１を取得する（ステップＳ２２７）。
【０１４８】
メモリデバイス２が内部情報１を取得している間も、ホストデバイス３は、メモリデバイス２にアクセスして、例えば書き込み要求を送信してくる場合がある（ステップＳ２２８）。しかし、メモリデバイス２は、解析モードにあるため、書き込み要求には応答しない（ステップＳ２２９）。
【０１４９】
メモリデバイス２は、内部情報１の取得が終了すると、内部情報１の取得応答をホストデバイス３に送信し（ステップＳ２３０）、通常モードに復帰する（ステップＳ２３１）。ホストデバイス３は、内部情報１を取得し（ステップＳ２３２）、内部情報１の取得要求に伴う処理が終了する。
【０１５０】
図１７に示すように、ホストデバイス３は、内部情報１の取得要求が終了すると、例えば、メモリデバイス２に内部情報２の取得要求を送信する（ステップＳ２３３）。メモリデバイス２は、解析モードに移行し（ステップＳ２３４）、内部情報２を取得する（ステップＳ２３５）。
【０１５１】
メモリデバイス２は、内部情報２の取得が終了すると、内部情報２の取得応答をホストデバイス３に送信し（ステップＳ２３６）、通常モードに復帰する（ステップＳ２３７）。ホストデバイス３は、内部情報２を取得し（ステップＳ２３８）、内部情報２の取得要求に伴う処理が終了する。これにより、ホストデバイス３は、メモリシステム１を通常動作に移行させる。
【０１５２】
ホストデバイス３は、メモリデバイス２に、例えば、メモリデバイス２から応答が得られなかったステップＳ２２１の読み出し要求を再送信する（ステップＳ２３９）。メモリデバイス２は、読み出し動作を実行した後（ステップＳ２４０）、ホストデバイス３に読み出し応答（読み出しデータ）を送信する（ステップＳ２４１）。ホストデバイス３は、読み出しデータを取得し、ステップＳ２２１の読み出し要求に伴う処理が終了する。
【０１５３】
また、ホストデバイス３は、メモリデバイス２に、例えば、メモリデバイス２から応答が得られなかったステップＳ２２８の書き込み要求を再送信する（ステップＳ２４２）。メモリデバイス２は、書き込み動作を実行した後（ステップＳ２４３）、ホストデバイス３に書き込み応答を送信する（ステップＳ２４４）。ホストデバイス３は、書き込み応答を確認し、ステップＳ２４４の書き込み要求に伴う処理が終了する。
【０１５４】
２．２  本実施形態に係る効果について
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【０１５５】
更に、本実施形態に係る構成であれば、複数の内部情報を、異なるメモリグループＭＧにそれぞれ保存できる。例えば、メモリシステム１の長時間の動作試験中に、複数の異常が発生した際に、異常が発生する度に内部情報を保存して試験を継続し、動作試験終了後に、複数の内部情報をまとめて取得することができる。これにより、異常が発生した場合においても、試験を継続することが可能となり、連続的な異常発生に関する内部情報を取得できる。
【０１５６】
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、メモリシステム１が複数のメモリデバイス２を含む場合について説明する。
【０１５７】
３．１  メモリシステムの全体構成について
メモリシステム１の全体構成について、図１８を用いて説明する。図１８の例では、説明を簡略化するために、メモリデバイス２−０及び２−１の詳細が省略されているが、メモリデバイス２−０及び２−１の構成は、第１実施形態の図１及び図２と同じである。
【０１５８】
図１８に示すように、メモリシステム１は、ホストデバイス３及び２つのメモリデバイス２（２−０及び２−１）を含む。なお、メモリシステム１に含まれるメモリデバイス２の個数は３つ以上であっても良い。ホストデバイス３と２つのメモリデバイス２（２−０及び２−１）は、ホストバスを介してそれぞれ接続されている。ホストバスを介してメモリデバイス２とホストデバイス３との間で送受信される信号には、第１実施形態と同様に、ＲＥＳＥＴ、ＲＥＦ＿ＣＬＫ、ＤＯＵＴ、ＤＯＵＴ＿ｃ、ＤＩＮ、及びＤＩＮ＿ｃが含まれる。それぞれの信号は、メモリデバイス２−０及び２−１に別々に割り当てられても良く（例えば、メモリデバイス２−０にＲＥＳＥＴ０が送信され、メモリデバイス２−１にＲＥＳＥＴ１が送信される）、共通であっても良い。
【０１５９】
メモリデバイス２−０は、コントローラ１２−０及びメモリ１１−０を含む。コントローラ１２−０及びメモリ１１−０の構成は、第１実施形態と同じである。メモリデバイス２−１も同様に、コントローラ１２−１及びメモリ１１−１を含む。
【０１６０】
３．２  本実施形態に係る効果について
本実施形態に係る構成であれば、第１及び第２実施形態と同様の効果が得られる。
【０１６１】
４．変形例等
上記実施形態に係るメモリシステムは、内部情報保存要求及び内部情報取得要求を送信可能なホストデバイスと、ホストデバイス(3)に接続され、複数のメモリセル(MT)を含むメモリセルアレイ(108)を含むメモリ(11)とメモリを制御する制御回路(12)とを含み、第１制御モード(通常モード)と第２制御モード(解析モード)とを有するメモリデバイス(2)とを含む。制御回路は、ホストデバイスから書き込み要求または読み出し要求を受信した場合、第１制御モードの場合には受信した書き込み要求または読み出し要求に対して応答し、第２制御モードの場合には受信した書き込み要求または読み出し要求に対して応答せず、  ホストデバイスから内部情報保存要求または内部情報取得要求を受信した場合、第１制御モードから第２制御モードに移行して内部情報の保存動作または取得動作を実行し、保存動作または取得動作の終了後に、メモリデバイスを再起動せずに第２制御モードから第１制御モードに移行する。
【０１６２】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【０１６３】
例えば、上記実施形態において、メモリシステムは、ｅ−ＭＭＣ規格に準拠していていも良く、他の通信プロトコルに準拠していても良い。ホストデバイスがリトライ機能を有するメモリシステムに適用できる。
【０１６４】
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【０１６５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１６６】
１…メモリシステム、２…メモリデバイス、３…ホストデバイス、１１…メモリ、１２…コントローラ、１８…メモリセルアレイ、２２…コアロジック部、３１…ホストインターフェース、３２、３５…バッファ、３３…データバス、３４…メモリインターフェース、３６…ＥＣＣ回路、４１…制御バス、４２…ＣＰＵ、４３…ＲＯＭ、４４…ＲＡＭ、４５…レジスタ、５１…アナログ回路、１００…入出力回路、１０１…ロジック制御回路、１０２…ステータスレジスタ、１０３…アドレスレジスタ、１０４…コマンドレジスタ、１０５…シーケンサ、１０６…レディ／ビジー回路、１０７…電圧発生回路、１０８…メモリセルアレイ、１０９…ロウデコーダ、１１０…センスアンプ、１１１…データレジスタ、１１２…カラムデコーダ、１３０…ユーザ領域、１３１…システム領域、２００…半導体基板、２０１…ｎ型ウェル、２０２…ｐ型ウェル、２０３…ｎ＋型拡散層、２０４、２１０…配線層、２０５…半導体層、２０６、２０８…絶縁膜、２０７…電荷蓄積層、２０９…コンタクトプラグ、３０１…プリント基板、３０２…ワイヤ、３０３…パッケージ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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