(57)【要約】【課題】横型ＭＯＳトランジスタを有する半導体装置のオン抵抗またはオン耐圧等の電気的特性のさらなる改善を図る。【解決手段】横型ＭＯＳトランジスタを有する半導体装置では、ドレイン領域ＤＲとゲート電極ＧＥとの間に位置する分離絶縁膜ＳＴＩの部分に、埋め込み電極ＢＥが形成されている。埋め込み電極ＢＥは埋め込み部ＢＥＰを含む。埋め込み部ＢＥＰは、分離絶縁膜ＳＴＩの表面から分離絶縁膜ＳＴＩの厚さよりも薄い厚さに相当する深さにわたり形成されている。埋め込み電極ＢＥはドレイン領域ＤＲと電気的に接続されている。【選択図】図２
2019106554.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面上に形成された第１導電型の第１半導体層と、
前記第１半導体層に形成された第２導電型のドレイン領域と、
前記第１半導体層に、前記ドレイン領域とは距離を隔てて形成された第２導電型のソース領域と、
前記ドレイン領域と前記ソース領域との間に位置する前記第１半導体層の部分に形成され、第１厚さを有する分離絶縁膜と、
前記分離絶縁膜および前記ドレイン領域を側方と下方とから取り囲む態様で、前記第１半導体層の表面から前記分離絶縁膜の底よりも深い位置にわたり形成された第２導電型のドリフト層と、
前記分離絶縁膜と前記ソース領域との間に位置する、チャネルとなる部分を含む領域上に形成されたゲート電極と、
前記ドレイン領域および前記ゲート電極とはそれぞれ距離を隔てられる態様で、前記ドレイン領域と前記ゲート電極との間に位置する前記分離絶縁膜の部分に形成された埋め込み電極と
を有し、
前記埋め込み電極は、前記分離絶縁膜の表面から前記第１厚さよりも薄い第２厚さに相当する深さにわたり形成された埋め込み部を備えた、半導体装置。
【請求項２】
前記埋め込み電極と前記ドレイン領域とは電気的に接続され、
前記埋め込み電極には、前記ドレイン領域に印加される電圧と同じ電圧が印加される、請求項１記載の半導体装置。
【請求項３】
前記埋め込み電極は、前記分離絶縁膜における、前記チャネルとなる部分が位置する側に配置され、
前記埋め込み電極には、前記ドレイン領域に印加される電圧とは異なる電圧が印加される、請求項１記載の半導体装置。
【請求項４】
抵抗素子および容量素子の少なくともいずれかを含み、前記ドレイン領域に印加されるドレイン電圧と前記ソース領域に印加されるソース電圧との間の電圧を前記埋め込み電極に印加する電圧印加部を備えた、請求項３記載の半導体装置。
【請求項５】
抵抗素子および容量素子の少なくともいずれかを含み、前記ゲート電極に印加されるゲート電圧と前記ソース領域に印加される電圧との間の電圧を前記埋め込み電極に印加する電圧印加部を備えた、請求項３記載の半導体装置。
【請求項６】
前記ドレイン領域は、前記第１半導体層の表面において第１方向に延在するように形成され、
前記分離絶縁膜は、前記第１半導体層の表面において前記ドレイン領域を連続して取り囲むように形成され、
前記ソース領域は、前記第１半導体層の表面において前記分離絶縁膜を連続して取り囲むように形成された、請求項１記載の半導体装置。
【請求項７】
前記埋め込み電極の前記埋め込み部は、前記分離絶縁膜において前記ドレイン領域を連続して取り囲むように形成された、請求項６記載の半導体装置。
【請求項８】
前記埋め込み電極の前記埋め込み部は、前記第１方向に沿って連続して形成された、請求項６記載の半導体装置。
【請求項９】
前記埋め込み電極の前記埋め込み部は、前記第１方向に互いに間隔を隔てて複数形成された、請求項６記載の半導体装置。
【請求項１０】
前記埋め込み電極は、前記第１方向に互いに間隔を隔てて複数配置され、
前記ゲート電極は、隣り合う一の埋め込み電極と他の埋め込み電極との間に向かって延在する部分を含む、請求項６記載の半導体装置。
【請求項１１】
前記ドレイン領域の長手方向の一端側に位置する前記埋め込み電極の部分に、前記埋め込み電極に前記第１電圧を印加する第１コンタクト部が配置され、
前記ドレイン領域の長手方向の他端側に位置する前記ゲート電極の部分に、前記ゲート電極に第２電圧を印加する第２コンタクト部が配置された、請求項６記載の半導体装置。
【請求項１２】
前記ドレイン領域と前記埋め込み電極との間に位置する前記分離絶縁膜の部分上に形成され、前記ゲート電極と電気的に接続された他のゲート電極を備えた、請求項１記載の半導体装置。
【請求項１３】
前記埋め込み電極は、
埋め込み電極第１部と、
前記埋め込み電極第１部に対して、前記ゲート電極が位置する側に配置された埋め込み電極第２部と
を含み、
前記埋め込み電極第１部には、前記ドレイン領域に印加されるドレイン電圧と同じ電圧が印加され、
前記第２埋め込み電極第２部には、前記ドレイン電圧とは異なる電圧が印加される、請求項１記載の半導体装置。
【請求項１４】
前記埋め込み電極の前記埋め込み部は、前記ゲート電極の直下に位置する部分を含む、請求項１記載の半導体装置。
【請求項１５】
前記半導体基板と前記第１半導体層との間に、第２導電型の埋め込み層が形成された、請求項１記載の半導体装置。
【請求項１６】
前記第１半導体層中に、第１導電型のリサーフ層が形成された、請求項１記載の半導体装置。
【請求項１７】
前記半導体基板と前記第１半導体層との間に埋め込み酸化膜が形成された、請求項１記載の半導体装置。
【請求項１８】
前記分離絶縁膜は、前記第１半導体層に設けられたトレンチ内に形成された、請求項１記載の半導体装置。
【請求項１９】
前記分離絶縁膜は、前記第１半導体層を選択的に酸化させた膜である、請求項１記載の半導体装置。
【請求項２０】
半導体基板の主表面上に、第１導電型の第１半導体層を形成する工程と、
前記第１半導体層に、第１厚さを有する分離絶縁膜を形成する工程と、
前記分離絶縁膜を側方と下方とから取り囲む態様で、前記第１半導体層の表面から前記分離絶縁膜の底よりも深い位置にわたり第２導電型のドリフト層を形成する工程と、
前記分離絶縁膜にエッチング処理を行うことにより、前記分離絶縁膜の表面から前記第１厚さよりも薄い第２厚さに相当する深さの開口部を形成する工程と、
前記開口部を充填する態様で、前記分離絶縁膜および前記第１半導体層を覆うように導電性膜を形成する工程と、
前記導電性膜にエッチング処理を行うことにより、前記分離絶縁膜から延在するように前記第１半導体層上にゲート電極を形成するとともに、前記分離絶縁膜に、前記開口部に位置する前記導電性膜の部分を埋め込み部とする埋め込み電極を形成する工程と、
前記分離絶縁膜に対して、前記埋め込み電極が位置する側とは反対側に位置する前記ドリフト層の部分に第２導電型のドレイン領域を形成するとともに、前記ゲート電極に対して、前記分離絶縁膜が位置する側とは反対側に位置する前記第１半導体層の部分に第２導電型のソース領域を形成する工程と
を備えた、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、たとえば、ＬＤＭＯＳＦＥＴを有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
電力用等、高い耐圧が要求される半導体装置の一つに、ＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor：以下、「横型ＭＯＳトランジスタ」と記す。）を有する半導体装置がある。たとえば、特許文献１に開示されている半導体装置では、ゲート電極とドレイン電極との間に位置するフィールド酸化膜の部分の上に電界制御電極が形成されている。電界制御電極には、ゲート電極とは独立制御された電圧が印加される。その電界制御電極に、高電圧を印加することにより、フィールド酸化膜とＮウェル拡散層との界面に電子蓄積層が形成されて、オン抵抗の低減が可能とされる。
【０００３】
また、特許文献２に開示されている半導体装置では、チャネル形成領域からドレイン領域までの間に、ｐ型ドリフト領域および絶縁領域が形成されている。ゲート電極は、チャネル形成領域と絶縁領域との境界部分を露出する開口部を有する態様で、ゲート絶縁膜を介在させて、チャネル形成領域上から絶縁領域上まで延在するように形成されている。ゲート電極に開口部を形成することで、ゲート絶縁膜の信頼性向上が可能とされる。
【０００４】
さらに、特許文献３に開示されている半導体装置では、ＳＴＩ（Shallow Trench Isolation）酸化膜領域に折り畳まれるゲート電極を備えた直交ゲート電極が形成されている。直交ゲート電極によって、ゲートとドレイン間のオーバラップ容量が低減し、スイッチング時間の高速化等が可能とされる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１０８２０８号公報
【特許文献２】特開２０１４−１０７３０２号公報
【特許文献３】特開２００９−２７８１００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、横型ＭＯＳトランジスタを有する半導体装置では、従来より、電気的特性の改善のために種々の提案がなされてきており、その一環で、横型ＭＯＳトランジスタを有する半導体装置のオン抵抗またはオン耐圧等の電気的特性のさらなる改善を図る。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態に係る半導体装置は、半導体基板と、第１導電型の第１半導体層と第２導電型のドレイン領域と第２導電型のソース領域と分離絶縁膜と第２導電型のドリフト層とゲート電極と埋め込み電極とを有している。分離絶縁膜は、ドレイン領域とソース領域との間に位置する第１半導体層の部分に形成され、第１厚さを有する。ゲート電極は、分離絶縁膜とソース領域との間に位置する、チャネルとなる部分を含む領域上に形成されている。埋め込み電極は、ドレイン領域およびゲート電極とはそれぞれ距離を隔てられる態様で、ドレイン領域とゲート電極との間に位置する分離絶縁膜の部分に形成されている。埋め込み電極は、分離絶縁膜の表面から第１厚さよりも薄い第２厚さに相当する深さにわたり形成された埋め込み部を備えている。
【０００９】
他の実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面上に、第１導電型の第１半導体層を形成する。第１半導体層に、第１厚さを有する分離絶縁膜を形成する。第２導電型のドリフト層を形成する。分離絶縁膜の表面から第１厚さよりも薄い第２厚さに相当する深さの開口部を形成する。開口部を充填する態様で導電性膜を形成する。導電性膜にエッチング処理を行うことにより、分離絶縁膜から延在するように第１半導体層上にゲート電極を形成するとともに、分離絶縁膜に、開口部に位置する導電性膜の部分を埋め込み部とする埋め込み電極を形成する。第２導電型のドレイン領域を形成するとともに、第２導電型のソース領域を形成する。
【発明の効果】
【００１０】
一実施の形態に係る半導体装置によれば、オン耐圧等の電気的特性を改善することができる。
【００１１】
他の実施の形態に係る半導体装置の製造方法によれば、オン耐圧等の電気的特性が改善される半導体装置が得られる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係る半導体装置の平面図である。
【図２】同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。
【図３】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行われる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。
【図８】比較例に係る半導体装置の断面図である。
【図９】同実施の形態において、シミュレーションによる、オン耐圧と埋め込み電極の埋め込み部の厚さとの関係を示すグラフを含む図である。
【図１０】同実施の形態において、シミュレーションによる電位分布を示す第１の図である。
【図１１】同実施の形態において、シミュレーションによる電位分布を示す第２の図である。
【図１２】同実施の形態において、シミュレーションによる電位分布を示す第３の図である。
【図１３】同実施の形態において、シミュレーションによる電位分布を示す第４の図である。
【図１４】同実施の形態において、変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行われる工程を示す断面図である。
【図１８】実施の形態２に係る半導体装置の断面図である。
【図１９】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行われる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行われる工程を示す断面図である。
【図２３】同実施の形態において、シミュレーションによる、ドレイン電流と埋め込み電極に印加する電圧との関係を示すグラフを含む図である。
【図２４】同実施の形態において、シミュレーションによる電子密度の分布を示す図である。
【図２５】同実施の形態において、シミュレーションによる、基板電流と埋め込み電極に印加する電圧との関係を示すグラフを含む図である。
【図２６】同実施の形態において、シミュレーションによる電位分布を示す図である。
【図２７】同実施の形態において、シミュレーションによる、基板電流とドレイン電流との関係を示す第１のグラフを含む図である。
【図２８】同実施の形態において、シミュレーションによる、基板電流とドレイン電流との関係を示す第２のグラフを含む図である。
【図２９】同実施の形態において、シミュレーションによる、基板電流とドレイン電流との関係を示す第３のグラフを含む図である。
【図３０】同実施の形態において、変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行われる工程を示す断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行われる工程を示す断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行われる工程を示す断面図である。
【図３４】実施の形態３に係る、半導体装置の平面構造のバリエーションを示す第１の平面図である。
【図３５】同実施の形態において、半導体装置の平面構造のバリエーションを示す第２の平面図である。
【図３６】同実施の形態において、半導体装置の平面構造のバリエーションを示す第３の平面図である。
【図３７】同実施の形態において、半導体装置の平面構造のバリエーションを示す第４の平面図である。
【図３８】同実施の形態において、半導体装置の平面構造のバリエーションを示す第５の平面図である。
【図３９】同実施の形態において、半導体装置の平面構造のバリエーションを示す第６の平面図である。
【図４０】同実施の形態において、半導体装置の平面構造のバリエーションを示す第７の平面図である。
【図４１】同実施の形態において、半導体装置の平面構造のバリエーションを示す第８の平面図である。
【図４２】同実施の形態において、半導体装置の平面構造のバリエーションを示す第９の平面図である。
【図４３】同実施の形態において、半導体装置の平面構造のバリエーションを示す第１０の平面図である。
【図４４】同実施の形態において、半導体装置の平面構造のバリエーションを示す第１１の平面図である。
【図４５】同実施の形態において、半導体装置の平面構造のバリエーションを示す第１２の平面図である。
【図４６】同実施の形態において、半導体装置の平面構造のバリエーションを示す第１３の平面図である。
【図４７】同実施の形態において、半導体装置の平面構造のバリエーションを示す第１４の平面図である。
【図４８】実施の形態４に係る半導体装置の平面構造を模式的に示す図である。
【図４９】同実施の形態において、第１例に係る半導体装置の断面図である。
【図５０】同実施の形態において、第２例に係る半導体装置の断面図である。
【図５１】実施の形態５の第１例に係る半導体装置の断面図である。
【図５２】同実施の形態において、第２例に係る半導体装置の断面図である。
【図５３】実施の形態６の第１例に係る半導体装置の断面図である。
【図５４】同実施の形態において、第１例に係る半導体装置の製造方法の一工程を示す断面図である。
【図５５】同実施の形態において、図５４に示す工程の後に行われる工程を示す断面図である。
【図５６】同実施の形態において、図５５に示す工程の後に行われる工程を示す断面図である。
【図５７】同実施の形態において、図５６に示す工程の後に行われる工程を示す断面図である。
【図５８】同実施の形態において、図５７に示す工程の後に行われる工程を示す断面図である。
【図５９】同実施の形態において、第２例に係る半導体装置の断面図である。
【図６０】同実施の形態において、第３例に係る半導体装置の断面図である。
【図６１】実施の形態７に係る、半導体装置の構造のバリエーションを示す第１の断面図である。
【図６２】同実施の形態において、半導体装置の構造のバリエーションを示す第２の断面図である。
【図６３】同実施の形態において、半導体装置の構造のバリエーションを示す第３の断面図である。
【図６４】同実施の形態において、半導体装置の構造のバリエーションを示す第４の断面図である。
【図６５】同実施の形態において、半導体装置の構造のバリエーションを示す第５の断面図である。
【図６６】同実施の形態において、半導体装置の構造のバリエーションを示す第６の断面図である。
【図６７】同実施の形態において、半導体装置の構造のバリエーションを示す第７の断面図である。
【図６８】同実施の形態において、半導体装置の構造のバリエーションを示す第８の断面図である。
【図６９】同実施の形態において、半導体装置の構造のバリエーションを示す第９の断面図である。
【図７０】同実施の形態において、半導体装置の構造のバリエーションを示す第１０の断面図である。
【発明を実施するための形態】
【００１３】
実施の形態１
ここでは、電気的特性の一つとしてオン耐圧の向上が図られる、横型ＭＯＳトランジスタを有する半導体装置とその製造方法等について説明する。
【００１４】
（半導体装置）
図１および図２に示すように、横型ＭＯＳトランジスタＬＤＴＲを有する半導体装置では、Ｐ型の半導体基板ＳＵＢの表面上に、Ｐ型エピタキシャル層ＰＥＬが形成されている。そのＰ型エピタキシャル層内に、Ｎ型埋め込み層ＮＢＬおよびＰ型リサーフ層ＰＲＦがそれぞれ形成されている。
【００１５】
Ｐ型エピタキシャル層ＰＥＬの表面から所定の深さにわたり、Ｎ型のドレイン領域ＤＲが形成されている。ドレイン領域ＤＲは、Ｐ型エピタキシャル層ＰＥＬの表面において、一方向に延在するように形成されている。そのドレイン領域ＤＲとは距離を隔てて、Ｐ型エピタキシャル層ＰＥＬの表面から所定の深さにわたり、Ｎ型のソース領域ＳＲが形成されている。
【００１６】
ドレイン領域ＤＲとソース領域ＳＲとの間に位置するＰ型エピタキシャル層ＰＥＬの部分に、所定の厚さ（第１厚さ）を有する分離絶縁膜ＳＴＩが形成されている。分離絶縁膜ＳＴＩは、ＳＴＩ（Shallow Trench Isolation）法によってトレンチ内に形成されている。分離絶縁膜ＳＴＩは、Ｐ型エピタキシャル層ＰＥＬの表面において、ドレイン領域ＤＲを取り囲むように連続的に形成されている。
【００１７】
ドレイン領域ＤＲおよび分離絶縁膜ＳＴＩを側方と下方とから取り囲む態様で、Ｐ型エピタキシャル層ＰＥＬの表面から分離絶縁膜ＳＴＩの底よりも深い位置にわたり、Ｎ型ドリフト層ＮＤＬが形成されている。
【００１８】
ソース領域ＳＲの側方のＰ型エピタキシャル層ＰＥＬの部分の表面から所定の深さにわたり、Ｐ＋層ＰＢＧが形成されている。ソース領域ＳＲおよびＰ＋層ＰＢＧを側方と下方とから取り囲む態様で、Ｐ型エピタキシャル層ＰＥＬの表面から所定の深さにわたり、Ｐ型ボディ層ＰＢＬが形成されている。
【００１９】
分離絶縁膜ＳＴＩとソース領域ＳＲとの間に位置する、チャネルとなるＰ型エピタキシャル層ＰＥＬの部分およびＰ型ボディ層ＰＢＬの部分を含む領域上に、ゲート絶縁膜ＧＺを介在させてゲート電極ＧＥが形成されている。
【００２０】
ドレイン領域ＤＲとゲート電極ＧＥとの間に位置する分離絶縁膜ＳＴＩの部分に、埋め込み電極ＢＥが形成されている。埋め込み電極ＢＥは、ゲート電極ＧＥおよびドレイン領域ＤＲとはそれぞれ距離を隔てられている。埋め込み電極ＢＥは埋め込み部ＢＥＰを含む。埋め込み部ＢＥＰは、分離絶縁膜ＳＴＩの表面から分離絶縁膜ＳＴＩの厚さ（第１厚さ）よりも薄い厚さ（第２厚さ）に相当する深さにわたり形成されている。また、ここでは、埋め込み部ＢＥＰは、分離絶縁膜ＳＴＩにおいて、ドレイン領域ＤＲを連続して取り囲むように形成されている。
【００２１】
ゲート電極ＧＥおよび埋め込み電極ＢＥ等を覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬを貫通する複数のコンタクトプラグＣＰがそれぞれ形成されている。その層間絶縁膜ＩＬの表面に、複数の配線ＨＭが形成されている。特に、この半導体装置では、埋め込み電極ＢＥとドレイン領域ＤＲとが、コンタクトプラグＣＰおよび配線ＨＭを介して電気的に接続されている。埋め込み電極ＢＥには、ドレイン領域ＤＲに印加される電圧と同じ電圧が印加されることになる。半導体装置の主要部分は上記のように構成される。
【００２２】
（製造方法）
次に、上述した半導体装置の製造方法の一例について説明する。まず、図３に示すように、Ｐ型の半導体基板ＳＵＢの表面上に、Ｐ型エピタキシャル層ＰＥＬが形成され、そのＰ型エピタキシャル層ＰＥＬ中に、Ｎ型埋め込み層ＮＢＬとＰ型リサーフ層ＰＲＦとが形成される。次に、Ｐ型エピタキシャル層ＰＥＬに、ＳＴＩ法によってトレンチ内に分離絶縁膜ＳＴＩが形成される。分離絶縁膜ＳＴＩは、ドレイン領域が形成されることになる領域を取り囲むように形成される。
【００２３】
次に、たとえば、それぞれイオン注入法によって、Ｎ型ドリフト層ＮＤＬとＰ型ボディ層ＰＢＬが形成される。なお、Ｎ型ドリフト層ＮＤＬとＰ型ボディ層ＰＢＬとは、分離絶縁膜ＳＴＩを形成する前に形成してもよい。Ｎ型ドリフト層ＮＤＬは、分離絶縁膜ＳＴＩを側方と下方とから取り囲むように形成される。また、Ｐ型ボディ層ＰＢＬは、Ｐ型エピタキシャル層の表面において、Ｎ型ドリフト層ＮＤＬと距離を隔てて、Ｎ型ドリフト層ＮＤＬを取り囲むように形成される。
【００２４】
次に、図４に示すように、所定の写真製版処理およびエッチング処理を行うことにより、分離絶縁膜ＳＴＩに開口部ＳＴＩＯが形成される。開口部ＳＴＩＯは、ドレイン領域が形成されることになる領域を取り囲むように、分離絶縁膜ＳＴＩに形成される。次に、図５に示すように、熱酸化処理を行うことにより、Ｐ型エピタキシャル層ＰＥＬ等の表面にシリコン酸化膜ＳＯＦが形成される。なお、シリコン酸化膜ＳＯＦは、分離絶縁膜ＳＴＩを形成する前に形成してもよい。次に、たとえば、ＣＶＤ（Chemical Vapor Deposition）法によって、開口部ＳＴＩＯを充填する態様で、シリコン酸化膜ＳＯＦ等を覆うように、ポリシリコン膜ＰＳＦが形成される。
【００２５】
次に、図６に示すように、所定の写真製版処理およびエッチング処理を行うことにより、ゲート電極ＧＥと埋め込み電極ＢＥが形成される。埋め込み電極ＢＥでは、開口部ＳＴＩＯに充填されたポリシリコン膜ＰＳＦの部分が埋め込み部ＢＥＰとなる。埋め込み電極ＢＥは、ドレイン領域となる領域を取り囲むように形成され、ゲート電極ＧＥは、その埋め込み電極ＢＥを取り囲むように形成される（図１参照）。
【００２６】
次に、図７に示すように、イオン注入法によって、Ｎ型ドリフト層ＮＤＬにＮ型のドレイン領域ＤＲが形成され、Ｐ型ボディ層ＰＢＬにＮ型のソース領域ＳＲが形成される。さらに、イオン注入法によって、Ｐ型ボディ層ＰＢＬにＰ型のＰ＋層ＰＢＧが形成される。次に、たとえば、ＣＶＤ法によって、埋め込み電極ＢＥおよびゲート電極ＧＥ等を覆うように、シリコン酸化膜等の層間絶縁膜ＩＬが形成される。次に、所定の写真製版処理およびエッチング処理を行うことにより、層間絶縁膜ＩＬを貫通するように、複数のコンタクトホールＣＨが形成される。
【００２７】
次に、複数のコンタクトホールＣＨのそれぞれにコンタクトプラグＣＰが形成される。次に、層間絶縁膜ＩＬを覆うように、たとえば、アルミニウム等の導電性膜（図示せず）が形成される。次に、所定の写真製版処理およびエッチング処理を行うことにより、配線ＨＭが形成されて、図１および図２に示す半導体装置の主要部分が完成する。
【００２８】
上述した半導体装置では、分離絶縁膜ＳＴＩに埋め込み電極ＢＥが形成されていることで、オン耐圧を向上させることができる。このことについて、比較例に係る半導体装置と比べて説明する。
【００２９】
図８に示すように、比較例に係る半導体装置では、埋め込み電極は形成されていない。ゲート電極ＧＥは、分離絶縁膜ＳＴＩの直上に延在している。また、Ｐ型の半導体基板ＳＵＢの表面上に、Ｐ型エピタキシャル層ＰＥＬが形成されている。そのＰ型エピタキシャル層内に、Ｎ型埋め込み層ＮＢＬおよびＰ型分離領域ＰＩＳＯがそれぞれ形成されている。なお、これ以外の構成については、図２に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００３０】
次に、オン耐圧と埋め込み電極ＢＥの埋め込み部ＢＥＰの厚さ（深さ）との関係について説明する。発明者らは、シミュレーションによって、オン耐圧の埋め込み部ＢＥＰの厚さ（深さ）の依存性について評価を行った。ソース領域ＳＲおよびＰ＋層ＰＢＧ（バックゲート）を０Ｖ、半導体基板ＳＵＢの裏面を０Ｖ、ゲート電極ＧＥを、プロセス上許容される最大の電圧に設定した条件のもとで、ドレイン領域ＤＲに印加する電圧を徐々に上げていき、横型ＭＯＳトランジスタが破壊されるときの電圧をオン耐圧とした。
【００３１】
その結果を図９に示す。図９に示すグラフでは、横軸は、分離絶縁膜ＳＴＩの厚さＬＢＩに対する埋め込み電極ＢＥの埋め込み部ＢＥＰの厚さＬＤ（深さ）の割合（％）であり、縦軸は、オン耐圧（Ｖ）である。また、実線は、実施の形態に係る半導体装置の結果であり、点線は、埋め込み電極を備えていない比較例に係る半導体装置の結果である。
【００３２】
グラフに示されるように、埋め込み電極ＢＥが形成された半導体装置では、埋め込み電極が形成されていない半導体装置（比較例）と比べて、オン耐圧が向上していることがわかる。さらに、埋め込み電極ＢＥが形成された半導体装置では、埋め込み電極ＢＥの深さＬＤが深くなるにしたがって、オン耐圧が向上することがわかった。
【００３３】
次に、発明者らは、オン耐圧が向上する効果を確認するために、シミュレーションによって電位分布を評価した。ソース領域ＳＲおよびＰ＋層ＰＢＧ（バックゲート）を０Ｖ、半導体基板ＳＵＢの裏面を０Ｖ、ゲート電極ＧＥを、プロセス上許容される最大の電圧とし、ドレイン領域ＤＲに印加する電圧を、プロセス上許容される最大の電圧Ｖｄ（オン耐圧に近い電圧）に設定した条件のもとで、電位分布を評価した。
【００３４】
その結果を図１０、図１１、図１２および図１３に示す。図１０〜図１３では、電位分布（等電位線）のうち、ある電圧Ｖｄ（たとえば６０Ｖ）の等電位線ＥＶＰ（Ｖｄ）からその電圧Ｖｄよりも１０Ｖ低い電圧（Ｖｄ−１０Ｖ）の等電位線ＥＶＰ（Ｖｄ−１０Ｖ）までの１０Ｖ分の等電位線ＥＶＰを示す。図１０〜図１２は、埋め込み電極ＢＥを備えた実施の形態に係る半導体装置の結果である。図１０は、埋め込み電極ＢＥ深さが０％（０/３）の場合の結果であり、図１１は、埋め込み電極ＢＥ深さが３３％（１/３）の場合の結果であり、図１２は、埋め込み電極ＢＥ深さが６７％（２/３）の場合の結果である。一方、図１３は、埋め込み電極を備えていない比較例に係る半導体装置の結果である。
【００３５】
ドレイン領域ＤＲ側の分離絶縁膜ＳＴＩの部分の近傍に位置するＮ型ドリフト層ＮＤＬの部分（領域）の等電位線ＥＶＰ（１０Ｖ分の等電位線）に注目する。そうすると、埋め込み電極ＢＥを備えた半導体装置（図１０〜図１２）では、埋め込み電極を備えていない半導体装置（図１３）と比べて、等電位線ＥＶＰの間隔が拡がっており、電界が緩和されることがわかった。
【００３６】
さらに、埋め込み電極ＢＥを備えた半導体装置では、埋め込み部ＢＥＰの厚さ（深さ）が厚く（深く）なるにしたがって等電位線ＥＶＰの間隔が徐々に拡がっており、電界が徐々に緩和されることがわかった。したがって、電界が緩和されることによってオン耐圧が向上することがわかった。
【００３７】
（製造方法の変形例）
次に、半導体装置の他の製造方法として、工程の低減を考慮した製造方法の一例について説明する。
【００３８】
まず、図３に示す工程の後、図１４に示すように、シリコン酸化膜ＳＯＦおよびポリシリコン膜ＰＳＦが形成される。次に、図１５に示すように、所定の写真製版処理およびエッチング処理を行うことにより、ゲート電極ＧＥが形成される。次に、イオン注入法によって、Ｎ型のドレイン領域ＤＲ、Ｎ型のソース領域ＳＲおよびＰ型のＰ＋層ＰＢＧがそれぞれ形成される（図１６参照）。
【００３９】
次に、図１６に示すように、ゲート電極ＧＥ等を覆うように層間絶縁膜ＩＬが形成される。次に、所定の写真製版処理およびエッチング処理を行うことにより、層間絶縁膜ＩＬを貫通するように、複数のコンタクトホールＣＨが形成される。複数のコンタクトホールには、分離絶縁膜ＳＴＩに達するコンタクトホールＣＨＤが含まれる。その分離絶縁膜ＳＴＩに達するコンタクトホールＣＨＤの底に露出した分離絶縁膜ＳＴＩの部分にエッチング処理を行うことにより、分離絶縁膜ＳＴＩに所定の深さの開口部が形成される。この開口部の深さは、埋め込み部ＢＥＰの厚さ（深さ）に相当する。
【００４０】
次に、図１７に示すように、コンタクトホールＣＨＤにコンタクトプラグＣＰＤが形成され、他の複数のコンタクトホールＣＨのそれぞれにコンタクトプラグＣＰが形成される。次に、層間絶縁膜ＩＬを覆うように、たとえば、アルミニウム等の導電性膜（図示せず）が形成される。次に、所定の写真製版処理およびエッチング処理を行うことにより、配線ＨＭが形成されて、半導体装置の主要部分が完成する。この半導体装置では、コンタクトプラグＣＰＤのうち、分離絶縁膜ＳＴＩに埋め込まれている部分が、埋め込み電極の埋め込み部ＢＥＰとなる。
【００４１】
上述した半導体装置では、分離絶縁膜ＳＴＩに埋め込まれているコンタクトプラグＣＰＤの部分が、埋め込み電極（埋め込み部ＢＥＰ）として機能することで、オン耐圧を向上させることができる。さらに、上述した製造方法では、埋め込み部を形成するための工程を追加することなく、コンタクトホールＣＨおよびコンタクトプラグＣＰを形成する際に、埋め込み電極となる埋め込み部ＢＥＰを含むコンタクトプラグＣＰＤを同時に形成することができ、工程の削減を図ることができる。
【００４２】
実施の形態２
ここでは、電気的特性の一つとしてオン抵抗の低減が図られる、横型ＭＯＳトランジスタを有する半導体装置とその製造方法等について説明する。
【００４３】
（半導体装置）
図１８に示すように、ドレイン領域ＤＲとゲート電極ＧＥとの間に位置する分離絶縁膜ＳＴＩの部分に、埋め込み電極ＢＥが形成されている。埋め込み電極ＢＥは埋め込み部ＢＥＰを含む。埋め込み部ＢＥＰは、分離絶縁膜ＳＴＩの表面から分離絶縁膜ＳＴＩの厚さ（第１厚さ）よりも薄い厚さ（第２厚さ）に相当する深さにわたり形成されている。特に、この半導体装置では、埋め込み電極ＢＥはドレイン領域ＤＲとは電気的に接続されておらず、埋め込み電極ＢＥに印加される電圧は、ドレイン領域ＤＲまたはゲート電極ＧＥに印加される電圧とは異なる電圧が印加されることになる。
【００４４】
また、埋め込み電極ＢＥとしては、図２（実施の形態１）に示す埋め込み電極ＢＥと比べて、チャネル側（ゲート電極ＧＥ側）に近づくように配置されている。なお、これ以外の構成については、図１および図２に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００４５】
（製造方法）
次に、上述した半導体装置の製造方法の一例について説明する。図３および図４に示す工程と同様の工程を経て、図１９に示すように、分離絶縁膜ＳＴＩに開口部ＳＴＩＯが形成される。この開口部ＳＴＩＯは、図４に示す開口部ＳＴＩＯと比べて、チャネル側に近づくように形成される。
【００４６】
次に、図２０に示すように、シリコン酸化膜ＳＯＦおよびポリシリコン膜ＰＳＦが形成される。次に、図２１に示すように、所定の写真製版処理およびエッチング処理を行うことにより、ゲート電極ＧＥおよび埋め込み電極ＢＥが形成される。次に、イオン注入法によって、Ｎ型のドレイン領域ＤＲ、Ｎ型のソース領域ＳＲおよびＰ型のＰ＋層ＰＢＧがそれぞれ形成される（図２２参照）。次に、埋め込み電極ＢＥおよびゲート電極ＧＥ等を覆うように、シリコン酸化膜等の層間絶縁膜ＩＬが形成される（図２２参照）。
【００４７】
次に、所定の写真製版処理およびエッチング処理を行うことにより、層間絶縁膜ＩＬを貫通するように、複数のコンタクトホールＣＨが形成される（図２２参照）。次に、図２２に示すように、複数のコンタクトホールＣＨのそれぞれにコンタクトプラグＣＰが形成される。次に、層間絶縁膜ＩＬを覆うように、導電性膜（図示せず）が形成される。次に、所定の写真製版処理およびエッチング処理を行うことにより、配線ＨＭが形成されて、図１８に示す半導体装置の主要部分が完成する。
【００４８】
上述した半導体装置では、埋め込み電極ＢＥに所定の電圧を印加することで、オン抵抗の低減を図ることができる。このことについて説明する。
【００４９】
発明者らは、シミュレーションによって、ドレイン電流と、埋め込み電極ＢＥに印加する電圧との関係について評価を行った。その結果を図２３に示す。図２３に示すグラフでは、横軸は、埋め込み電極に印加する電圧（Ｖ）である。縦軸は、ドレイン電流（Ａ/μｍ）であり、ドレイン電流が高くなるということは、オン抵抗が下がることを意味する。
【００５０】
グラフＡ、Ｂ、Ｃ、Ｄのそれぞれは、埋め込み電極を備えた半導体装置の結果である。埋め込み電極が形成された半導体装置では、埋め込み電極ＢＥの埋め込み部ＢＥＰからチャネル側の分離絶縁膜ＳＴＩの端までの距離ＬＡと埋め込み部ＢＥＰの幅ＬＢとを一定にした条件のもとで、埋め込み部ＢＥＰの厚さ（深さ）ＬＤを４条件に設定した。一方、グラフＲは、リファレンスとして埋め込み電極を備えていない比較例に係る半導体装置（ＲＥＦ）の結果である。
【００５１】
まず、埋め込み電極ＢＥを備えた半導体装置（グラフＡ〜Ｄ）と、埋め込み電極を備えていない比較例に係る半導体装置（グラフＲ）とを比べると、埋め込み電極ＢＥを備えた半導体装置では、埋め込み電極ＢＥに印加する電圧が１〜４Ｖ程度を超えたところで、比較例に係る半導体装置のドレイン電流を超えており、オン抵抗が低減されることがわかった。
【００５２】
また、グラフＡ〜Ｄに示すように、埋め込み電極ＢＥを備えた半導体装置では、埋め込み電極ＢＥに印加する電圧が高くなるにしたがってドレイン電流が徐々に高くなっており、オン抵抗が低減されることがわかった。さらに、埋め込み電極ＢＥに印加する電圧が同じであれば、埋め込み電極ＢＥの深さが深いほど、ドレイン電流が高くなっていることがわかり、埋め込み電極ＢＥの深さが深いほど、オン抵抗の低減効果がより高くなることがわかった。
【００５３】
ドレイン電流が増加するのは、分離絶縁膜ＳＴＩの底面および側面の近傍のＮ型ドリフト層ＮＤＬに、電子が蓄積された蓄積層が形成されると考えられ、埋め込み電極の厚さ（深さ）が厚い（深い）ほど、蓄積効果が高くなると考えられる。図２４に示すように、シミュレーションによる電子密度の評価により、分離絶縁膜ＳＴＩの底面および側面の近傍のＮ型ドリフト層ＮＤＬに、電子の蓄積層（点線枠ＥＣＲ）が形成されていることがわかった。なお、シミュレーションの条件として、グラフＣの埋め込み電極の深さ等の寸法関係（ＬＡ：ＬＢ：ＬＤ＝３：２：１）を設定した。
【００５４】
次に、発明者らは、ＬＤＭＯＳのホットキャリアを間接的に評価した。ＬＤＭＯＳでは、ドレイン領域ＤＲの近傍の電界強度が増大することによって、ホットキャリア現象が発生する。高電界の領域に流れ込んだキャリア（電子または正孔）は、高い電界に加速されて大きなエネルギを得る。このとき、キャリアの一部が、半導体基板ＳＵＢとゲート絶縁膜ＧＺとの間に存在する電位障壁を超えるようなエネルギを有するホットキャリアとなる。ＬＤＭＯＳでは、ホットキャリアは、主に分離絶縁膜ＳＴＩにおけるチャネル側の下端に注入され、一部のホットキャリアがゲート絶縁膜ＧＺに注入される。ゲート絶縁膜ＧＺに注入されたホットキャリアの一部はゲート絶縁膜ＧＺの膜中にトラップされて、横型ＭＯＳトランジスタＬＤＴＲの電流駆動能力等の特性を経時的に劣化させることになる。
【００５５】
一方、ゲート絶縁膜ＧＺに注入されたホットキャリアのうち、ゲート絶縁膜ＧＺにトラップされなかったホットキャリアはゲート電流となり、半導体基板ＳＵＢ方向に流れたホットキャリアは、基板電流として観測される。そこで、発明者らは、シミュレーションにより基板電流を評価することによって、ホットキャリアを間接的に評価した。その結果を図２５に示す。図２５に示すグラフでは、横軸は、埋め込み電極に印加する電圧（Ｖ）である。縦軸は、基板電流（Ａ/μｍ）であり、基板電流が少なくなるということは、ホットキャリアの発生が少なくなることを意味する。
【００５６】
グラフＡ、Ｂ、Ｃのそれぞれは、埋め込み電極を備えた半導体装置の結果である。埋め込み電極が形成された半導体装置では、埋め込み電極ＢＥの埋め込み部ＢＥＰからチャネル側の分離絶縁膜ＳＴＩの端までの距離ＬＡと埋め込み部ＢＥＰの幅ＬＢとを一定にした条件のもとで、埋め込み部ＢＥＰの厚さ（深さ）ＬＤを３条件に設定した。一方、グラフＲは、リファレンスとして埋め込み電極を備えていない比較例に係る半導体装置（ＲＥＦ）の結果である。
【００５７】
グラフＡ〜Ｃに示すように、埋め込み電極ＢＥを備えた半導体装置では、埋め込み電極ＢＥに印加する電圧が低くなるにしたがって基板電流が徐々に低くなっており、ホットキャリアの発生が低減されることがわかった。さらに、埋め込み電極ＢＥに印加する電圧が同じであれば、埋め込み部ＢＥＰの厚さ（深さ）が厚い（深い）ほど、基板電流は少なくなっていることがわかり、埋め込み部ＢＥＰの厚さ（深さ）が厚い（深い）ほど、ホットキャリアの発生が低減されて、横型ＭＯＳトランジスタＬＤＴＲの劣化が抑制できることがわかった。
【００５８】
特に、グラフＡに示されるように、埋め込み部ＢＥＰの厚さ（深さ）が一番厚い（深い）半導体装置では、グラフＲに示される比較例に係る半導体装置と比べて、評価した埋め込み電極ＢＥに印加する電圧のいずれの電圧においても、基板電流が低くなることがわかった。
【００５９】
基板電流が低減するのは、埋め込み部ＢＥＰの下方に位置するＮ型ドリフト層の部分から、チャネル側のＮ型ドリフト層ＮＤＬの端までの電界が緩和されるためであると考えられる。図２６に示すように、シミュレーションによる電位分布等の評価により、埋め込み部ＢＥＰの下方に位置するＮ型ドリフト層ＮＤＬの部分から、チャネル側のＮ型ドリフト層ＮＤＬの端までの電界（点線枠ＥＦＲ）が緩和されていることがわかった。なお、シミュレーションの条件として、埋め込み電極ＢＥに印加する電圧を０Ｖとし、グラフＢの埋め込み電極の深さ等の寸法関係（ＬＡ：ＬＢ：ＬＤ＝３：２：１）を設定した。
【００６０】
ここまでの評価により、オン抵抗を低減させるには、埋め込み電極ＢＥの埋め込み部ＢＥＰの厚さ（深さ）を厚く（深く）し、埋め込み電極ＢＥに印加する電圧が高い方がよいことがわかった。一方、ホットキャリアを低減させるには、埋め込み電極ＢＥに印加する電圧が低い方がよいことがわかった。
【００６１】
次に、発明者らは、オン抵抗とホットキャリアとの双方を低減することができないか、評価を行った。発明者らは、ドレイン電流の埋め込み電極に印加する電圧の評価結果と、基板電流の埋め込み電極に印加する電圧の依存性の評価結果とに基づいて、埋め込み電極に印加する電圧の値が同じ場合における、ドレイン電流と基板電流とを抽出してグラフにプロットした。その結果を図２７に示す。
【００６２】
図２７に示すグラフでは、横軸はドレイン電流（Ａ/μｍ）であり、縦軸は基板電流（Ａ/μｍ）である。グラフＡ、Ｂ、Ｃのそれぞれは、埋め込み電極を備えた半導体装置の結果である。埋め込み電極が形成された半導体装置では、埋め込み電極ＢＥの埋め込み部ＢＥＰからチャネル側の分離絶縁膜ＳＴＩの端までの距離ＬＡと埋め込み部ＢＥＰの幅ＬＢとを一定にした条件のもとで、分離絶縁膜ＳＴＩの厚さ（深さ）ＬＢＩに対する埋め込み電極ＢＥの埋め込み部ＢＥＰの厚さ（深さ）ＬＤを３条件に設定した。
【００６３】
一方、グラフＲは、リファレンスとして埋め込み電極を備えていない比較例に係る半導体装置（ＲＥＦ）の結果である。横方向に延びるグラフＲより下の領域では、基板電流が低くなってホットキャリアが改善されることを意味する。また、縦方向に延びるグラフＲより右側の領域では、ドレイン電流が高くなってオン抵抗が改善されることを意味する。このため、横方向に延びるグラフＲより下の領域であって、縦方向に延びるグラフＲより右側の領域（領域Ａ）であれば、ホットキャリアとオン抵抗との双方が低減されることになる。
【００６４】
そうすると、グラフＡでは、点線枠ＧＧに示すように、この領域Ａにかかっている部分があり、埋め込み電極の深さ等を所望の条件に設定することで、ホットキャリアとオン抵抗との双方を低減することができることがわかった。このように、埋め込み電極ＢＥの深さが深くなると、埋め込み電極ＢＥの深さが浅い場合に比べて、埋め込み電極ＢＥに印加する電圧が同じであっても、埋め込み電極ＢＥの直下に位置するＮ型ドリフト層ＮＤＬの部分の電界が緩和されて、オン抵抗とホットキャリアとの双方を低減することが可能になる。
【００６５】
次に、発明者らは、オン抵抗またはホットキャリアの、埋め込み電極ＢＥからチャネル側に位置する分離絶縁膜ＳＴＩの端までの距離ＬＡの依存性について、シミュレーションによって評価を行った。その結果を図２８および図２９にそれぞれ示す。
【００６６】
図２８では、分離絶縁膜ＳＴＩの厚さ（深さ）ＬＢＩに対する埋め込み電極ＢＥの埋め込み部ＢＥＰの厚さ（深さ）ＬＤを０、埋め込み電極ＢＥに印加する電圧ＶＧ２を０Ｖに設定し、距離ＬＡを１．１μｍから０．２μｍまで縮めた場合のドレイン電流と基板電流との関係を○印（プロットＡ）で示す。また、埋め込み部の厚さ（深さ）ＬＤを０、電圧ＶＧ２を５．２Ｖに設定し、距離ＬＡを１．１μｍから０．２μｍまで縮めた場合のドレイン電流と基板電流との関係を△印（プロットＢ）で示す。
【００６７】
図２９では、分離絶縁膜ＳＴＩの厚さ（深さ）ＬＢＩに対する埋め込み電極ＢＥの埋め込み部ＢＥＰの厚さ（深さ）ＬＤを１/３、埋め込み電極ＢＥに印加する電圧ＶＧ２を０Ｖに設定し、距離ＬＡを１．１μｍから０．２μｍまで縮めた場合のドレイン電流と基板電流との関係を○印（プロットＣ）で示す。また、埋め込み部ＢＥＰの厚さ（深さ）ＬＤを１/３、電圧ＶＧ２を５．２Ｖに設定し、距離ＬＡを１．１μｍから０．２μｍまで縮めた場合のドレイン電流と基板電流との関係を△印（プロットＤ）で示す。
【００６８】
プロットＡとプロットＣとを比較すると、埋め込み部ＢＥＰの厚さ（深さ）ＬＤが深い方が、距離ＬＡを短くしていくにしたがい、基板電流が低減する傾向が強くなり、ホットキャリアの低減効果がより大きくなることがわかった。また、プロットＢとプロットＤとを比較すると、埋め込み部ＢＥＰの厚さ（深さ）ＬＤが０の場合であっても、距離ＬＡを短くしていくことで、ドレイン電流が上がり、オン抵抗を低減させることができることがわかった。さらに、埋め込み部の厚さ（深さ）ＬＤを厚く（深く）し、距離ＬＡを短くしていくことで、ドレイン電流はさらに上がり、オン抵抗をさらに低減させることができることがわかった。
【００６９】
（製造方法の変形例）
次に、半導体装置の他の製造方法として、工程の低減を考慮した製造方法の一例について説明する。工程としては、実施の形態１において説明した変形例に係る製造方法工程と同様の工程であり、主として配線のパターンが異なる。
【００７０】
まず、図１４に示す工程と同様の工程を経て、図３０に示すように、シリコン酸化膜ＳＯＦおよびポリシリコン膜ＰＳＦが形成される。次に、図３１に示すように、所定の写真製版処理およびエッチング処理を行うことにより、ゲート電極ＧＥが形成される。このとき、埋め込み電極となるコンタクトプラグの配置を考慮して、分離絶縁膜ＳＴＩの直上に位置する部分が、実施の形態１の場合よりも短くなる。次に、イオン注入法によって、Ｎ型のドレイン領域ＤＲ、Ｎ型のソース領域ＳＲおよびＰ型のＰ＋層ＰＢＧがそれぞれ形成される（図３２参照）。
【００７１】
次に、図３２に示すように、ゲート電極ＧＥ等を覆うように形成された層間絶縁膜ＩＬに所定の写真製版処理およびエッチング処理を行うことにより、複数のコンタクトホールＣＨが形成される。複数のコンタクトホールには、分離絶縁膜ＳＴＩに達するコンタクトホールＣＨＤが含まれる。その分離絶縁膜ＳＴＩに達するコンタクトホールＣＨＤの底に露出した分離絶縁膜ＳＴＩの部分にエッチング処理を行うことにより、分離絶縁膜ＳＴＩに所定の深さの開口部が形成される。この開口部の深さは、埋め込み部ＢＥＰの厚さ（深さ）に相当する。
【００７２】
次に、図３３に示すように、コンタクトホールＣＨＤにコンタクトプラグＣＰＤが形成され、他の複数のコンタクトホールＣＨのそれぞれにコンタクトプラグＣＰが形成される。次に、層間絶縁膜ＩＬを覆うように形成されたアルミニウム等の導電性膜（図示せず）に、所定の写真製版処理およびエッチング処理を行うことにより、配線ＨＭが形成されて、半導体装置の主要部分が完成する。
【００７３】
この半導体装置では、コンタクトプラグＣＰＤのうち、分離絶縁膜ＳＴＩに埋め込まれている部分が埋め込み電極（埋め込み部）となる。そのコンタクトプラグＣＰＤに接続される配線ＨＭは、ドレイン領域ＤＲに接続される配線ＨＭとは繋がっておらず、コンタクトプラグＣＰＤには、ドレイン領域ＤＲに印加される電圧とは別の電圧が印加される。
【００７４】
上述した半導体装置では、分離絶縁膜ＳＴＩの所定の位置に埋め込まれているコンタクトプラグＣＰＤの部分が埋め込み電極として機能することで、オン抵抗またはホットキャリアを低減することができる。さらに、上述した製造方法では、埋め込み部を形成するための工程を追加することなく、コンタクトホールＣＨおよびコンタクトプラグＣＰを形成する際に、埋め込み電極となる埋め込み部ＢＥＰを含むコンタクトプラグＣＰＤを同時に形成することができ、工程の削減を図ることができる。
【００７５】
実施の形態３
ここでは、半導体装置の平面構造（平面パターン）のバリエーションについて説明する。
【００７６】
実施の形態１では、埋め込み電極ＢＥの埋め込み部ＢＥＰは、分離絶縁膜ＳＴＩにおいて、ドレイン領域ＤＲを連続して取り囲むように環状に形成された場合を例に挙げて説明した。この他に、以下にそれぞれ示すような平面パターンの埋め込み部を有する埋め込み電極を形成しても、オン耐圧の向上を図ることができる。
【００７７】
埋め込み電極ＢＥの埋め込み部ＢＥＰのうち、ドレイン領域ＤＲの長手方向の一端側と他端側とに位置する部分では、開口部の幅および埋め込み電極となるポリシリコン膜の膜厚によっては、埋め込み部が凹型になることがある。このため、図３４または図３５に示すように、ドレイン領域ＤＲの長手方向の一端側と他端側とには、埋め込み部を形成させないパターンとしてもよい。ドレイン領域ＤＲの長手方向の一端側の部分と他端側の部分では、ソース領域ＳＲとの間にチャネルがほとんど形成されないため、埋め込み部が形成されないことによる影響は少ないと考えられる。
【００７８】
また、ドレイン領域ＤＲの長手方向に沿って埋め込み部ＢＥＰを連続して形成したパターンの他に、図３６または図３７に示すように、長手方向に互いに間隔を隔てて複数の埋め込み部ＢＥＰを配置したドット状またはスリット状のパターンとしてもよい。さらに、図３８に示すように、互いに間隔を隔てて配置された一の埋め込み部ＢＥＰと他の埋め込み部ＢＥＰとの間に、ゲート電極ＧＥを延在させたパターンとしてもよい。
【００７９】
特に、埋め込み部ＢＥＰが間隔を隔てて配置されている場合、埋め込み部ＢＥＰが配置されていない分離絶縁膜ＳＴＩの部分の直下に位置するＮ型ドリフト層の部分（部分Ａ）と、埋め込み部ＢＥＰが配置されている分離絶縁膜ＳＴＩの部分の直下に位置するＮ型ドリフト層の部分（部分Ｂ）とでは、電荷の蓄積層の形成のされ方に違いが出てくることが想定される。すなわち、埋め込み電極ＢＥＰに印加する電圧が比較的低い場合に、部分Ａでは、部分Ｂに形成される蓄積層と同程度の蓄積層が形成されにくくなり、オン抵抗が高くなることが想定される。
【００８０】
そこで、隣り合う埋め込み部ＢＥＰと埋め込み部ＢＥＰとの間にゲート電極ＧＥを延在させて配置することで、埋め込み電極ＢＥに印加する電圧が低い場合に、部分Ａに形成される蓄積層を部分Ｂに形成される蓄積層のレベルに近づけることができ、オン抵抗が高くなるのを抑制することができると考えられる。
【００８１】
また、図３９または図４０に示すように、埋め込み電極ＢＥに接続されるコンタクトプラグ（コンタクトＣＴ）およびゲート電極ＧＥに接続されるコンタクトプラグ（コンタクトＣＴ）を、分離絶縁膜ＳＴＩの領域内に配置させる場合がある。この場合には、埋め込み電極ＢＥおよびゲート電極ＧＥを、たとえば、一方向に延在するドレイン領域ＤＲを二等分する二等分線に対して非対称になるように形成してもよい。
【００８２】
さらに、ゲート電極ＧＥの平面パターンとしては、環状の平面パターン（図１、図３４、図３５、図３６および図３７参照）を例に挙げたが、ゲート電極ＧＥの平面パターンとしては、環状の平面パターンに限られるものではない。たとえば、図４１、図４２、図４３、図４４および図４５のそれぞれに示すように、非環状の平面ターンとしてもよい。
【００８３】
また、たとえば、図４６に示すように、ソース領域ＳＲを共通にして、２つの横型ＭＯＳトランジスタＬＤＴＲを配置させた半導体装置では、２つの横型ＭＯＳトランジスタＬＤＴＲを個々に動作させるために、それぞれの横型ＭＯＳトランジスタＬＤＴＲに対してゲート電極ＧＥを配置させてもよい。
【００８４】
さらに、図４７に示すように、２つの横型ＭＯＳトランジスタを双方トランジスタとして動作させるために、一方の横型ＭＯＳトランジスタの分離絶縁膜ＳＴＩの部分から他方の横型ＭＯＳトランジスタの分離絶縁膜ＳＴＩの部分を連続的に覆うゲート電極ＧＥを配置させてもよい。なお、図４６または図４７に示す半導体装置においても、埋め込み電極ＢＥ（埋め込み部ＢＥＰ）の平面パターンとして、図４６または図４７に示される平面パターンの他に、図３４〜図４０に示す平面パターンを適用してもよい。
【００８５】
実施の形態４
実施の形態１では、埋め込み電極がドレイン領域に電気的に接続されて、ドレイン領域に印加される電圧と同じ電圧が埋め込み電極に印加される半導体装置について説明した。また、実施の形態２では、ドレイン領域等に印加される電圧とは別個に、埋め込み電極に所望の電圧が印加される半導体装置について説明した。
【００８６】
特に、埋め込み電極に個別に電圧を印加する場合、その手法の一つとして、専用の回路を設けて、埋め込み電極に電圧を印加する手法がある。ところが、この場合、専用の回路には、横型ＭＯＳトランジスタが動作するときにだけ埋め込み電極に電圧を印加する機能が必要とされる。
【００８７】
また、他の手法として、ドレイン領域に印加される電圧（ドレイン電圧）またはゲート電極に印加される電圧（ゲート電圧）を、抵抗素子および容量素子の少なくともいずれかによって分割（抵抗分割または容量分割）した電圧を印加させる手法がある。このような抵抗分割または容量分割では、横型ＭＯＳトランジスタが配置されている領域の周辺に、所望の抵抗素子または容量素子を配置させればよく、専用の回路を設ける場合に比べて構成が容易になる。
【００８８】
ここでは、そのような抵抗素子または容量素子を用いて埋め込み電極に所望の電圧を印加する半導体装置について説明する。
【００８９】
まず、模式的な平面構造について説明する。図４８に示すように、横型ＭＯＳトランジスタＬＤＴＲが形成された領域の周囲に、埋め込み電極ＢＥに所望の電圧を印加する電圧印加部ＶＡＣが配置されている。電圧印加部ＶＡＣは、抵抗素子（抵抗１、２）または容量素子（容量１、２）によって構成されており、たとえば、２つの接続態様がある。第１の接続態様は、電圧印加部ＶＡＣが、ドレイン領域ＤＲとソース領域ＳＲ（Ｐ＋層ＰＰＬ（バックゲート））との間に電気的に接続されている接続態様（第１例）である。第２の接続態様は、電圧印加部ＶＡＣが、ゲート電極ＧＥとソース領域ＳＲ（Ｐ＋層ＰＰＬ（バックゲート））との間に電気的に接続されている接続態様（第２例）である。その第１例と第２例とについて具体的に説明する。
【００９０】
（第１例）
図４９に示すように、第１例に係る半導体装置では、ドレイン領域ＤＲ（ドレイン電圧）とソース領域ＳＲ（ソース電圧）等との間の電圧（電位差）が、電圧印加部ＶＡＣ１（抵抗１または容量１）と、電圧印加部ＶＡＣ２（抵抗２または容量２）とによって分割される。ドレイン領域ＤＲにドレイン電圧が印加されて横型ＭＯＳトランジスタが動作する際に、抵抗素子または容量素子によって、ドレイン電圧よりも低い所望の電圧が、埋め込み電極ＢＥに印加されることになる。
【００９１】
第１例に係る半導体装置では、埋め込み電極ＢＥに印加する電圧として、ドレイン電圧とソース電圧との間の電圧（電位差）の範囲内で、抵抗１または容量１と抵抗２または容量２とによって、ドレイン電圧よりも低い所望の電圧に設定することができ、横型ＭＯＳトランジスタの動作に応じて、埋め込み電極ＢＥに所望の電圧を印加するための専用の回路を設ける必要がない。
【００９２】
（第２例）
図５０に示すように、第２例に係る半導体装置では、ゲート電極ＧＥ（ゲート電圧）とソース領域ＳＲ（ソース電圧）等との間の電圧（電位差）が、電圧印加部ＶＡＣ１（抵抗１または容量１）と、電圧印加部ＶＡＣ２（抵抗２または容量２）とによって分割される。ゲート電極ＧＥにゲート電圧が印加されて横型ＭＯＳトランジスタが動作する際に、抵抗素子または容量素子によって、ゲート電圧よりも低い所望の電圧が、埋め込み電極ＢＥに印加されることになる。
【００９３】
横型ＭＯＳトランジスタＬＤＴＲでは、ゲート電極ＧＥに印加されるゲート電圧は、ドレイン領域ＤＲに印加されるドレイン電圧よりも低い。このため、第２例に係る半導体装置では、第１例に比べて、より低い電圧（電位差）の範囲内で埋め込み電極ＢＥに印加する電圧を設定することができ、特に、基板電流の低減、すなわち、ホットキャリアの抑制に寄与することができる。
【００９４】
実施の形態５
ここでは、埋め込み電極とゲート電極の構造のバリエーションについて説明する。
【００９５】
（第１例）
図５１に示すように、第１例に係る半導体装置では、ゲート電極として、第１のゲート電極ＧＥ１と第２のゲート電極ＧＥ２とが形成されている。本来のゲート電極は、第１のゲート電極ＧＥ１である。第２のゲート電極ＧＥ２は、埋め込み電極ＢＥとドレイン領域ＤＲとの間に位置する分離絶縁膜ＳＴＩの部分に形成されている。ゲート電極ＧＥ２は、ゲート電極ＧＥ１に電気的に接続されている（点線参照）。なお、これ以外の構成については、図１８に示す半導体装置と同様なので、同一部材に同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００９６】
上述した半導体装置は、２つのゲート電極ＧＥ１、ＧＥ２が形成されるように、ポリシリコン膜ＰＳＦのパターニング形状を変更することで、実施の形態２において説明した製造方法によって製造することができる。
【００９７】
上述した半導体装置では、埋め込み電極ＢＥとドレイン領域ＤＲとの間に位置する分離絶縁膜ＳＴＩの部分に、ゲート電極ＧＥ２が形成されている。これにより、そのようなゲート電極ＧＥ２が形成されていない半導体装置と比べると、ゲート電極ＧＥ１と電気的に接続されたゲート電極ＧＥ２によるフィールドプレート効果が得られて、オフ耐圧の向上に寄与することができる。
【００９８】
（第２例）
第２例に係る半導体装置は、実施の形態１に係る半導体装置（図２参照）と実施の形態２に係る半導体装置（図１８参照）とを組み合わせたものである。
【００９９】
図５２に示すように、埋め込み電極として、第１の埋め込み電極ＢＥ１と第２の埋め込み電極ＢＥ２とが形成されている。埋め込み電極ＢＥ１は、ドレイン領域ＤＲと電気的に接続されており、埋め込み電極ＢＥ１には、ドレイン領域ＤＲに印加される電圧と同じ電圧が印加される。埋め込み電極ＢＥ２には、ドレイン電圧またはゲート電圧とは別個に所望の電圧が印加される。なお、これ以外の構成については、図２または図１８に示す半導体装置と同様なので、同一部材に同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【０１００】
上述した半導体装置は、２つの埋め込み電極ＢＥ１、ＢＥ２が形成されるように、分離絶縁膜ＳＴＩに形成する開口部のパターニング形状とポリシリコン膜ＰＳＦのパターニング形状とをそれぞれ変更することで、実施の形態１または実施の形態２において説明した製造方法によって製造することができる。
【０１０１】
上述した半導体装置では、実施の形態１において説明したように、埋め込み電極ＢＥ１によって、オン耐圧の向上を図ることができる。また、実施の形態２において説明したように、埋め込み電極ＢＥ２によって、オン抵抗の低減とホットキャリアの抑制を図ることができる。
【０１０２】
実施の形態６
ここでは、埋め込み電極の構造のバリエーションについて説明する。
【０１０３】
（第１例）
図５３に示すように、第１例に係る半導体装置では、分離絶縁膜ＳＴＩ中に埋め込み部ＢＥＰを含む埋め込み電極ＢＥが形成されている。埋め込み電極ＢＥは、所定の箇所でコンタクトプラグ（図示せず）等を介して、所定の配線に電気的に接続されている。なお、これ以外の構成については、図２または図１８に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【０１０４】
次に、上述した半導体装置の製造方法の一例について説明する。図５に示す工程と同様の工程を経た後、図５４に示すように、所定の写真製版処理およびエッチング処理を行うことにより、分離絶縁膜の一部となる所定の厚さの絶縁膜ＳＴＺを残して開口部ＳＴＩＯが形成される。次に、図５５に示すように、開口部ＳＴＩＯの側面および底面等を覆うように、ポリシリコン膜ＢＰＳＦが形成される。次に、図５６に示すように、所定の写真製版処理およびエッチング処理を行うことにより、開口部ＳＴＩＯの底面に埋め込み電極ＢＥが形成される。
【０１０５】
次に、図５７に示すように、埋め込み電極ＢＥを覆うように、開口部ＳＴＩＯ内に絶縁膜を形成することによって、分離絶縁膜ＳＴＩが形成される。次に、図５８に示すように、シリコン酸化膜ＳＯＦおよびポリシリコン膜ＰＳＦが順次形成される。その後、図６〜図８に示す工程と同様の工程を経て、図５３に示す半導体装置の主要部分が完成する。
【０１０６】
第１例に係る半導体装置では、埋め込み電極ＢＥに印加する電圧および分離絶縁膜ＳＴＩ中における位置を調整することによって、実施の形態１において説明したように、オン耐圧を向上させることができる。また、実施の形態２において説明したように、オン抵抗を低減させることができ、また、ホットキャリアの発生を抑えて横型ＭＯＳトランジスタＬＤＴＲの劣化を抑制することができる。
【０１０７】
（第２例）
図５９に示すように、第２例に係る半導体装置は、図５３に示す半導体装置と、図５１に示す半導体装置とを組み合わせた態様の半導体装置である。分離絶縁膜ＳＴＩ中に埋め込み電極ＢＥが形成されている。ゲート電極として、ゲート電極ＧＥ１と、ゲート電極ＧＥ１と電気的に接続されたゲート電極ＧＥ２とが形成されている。なお、これ以外の構成については、図５１に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【０１０８】
上述した半導体装置は、主にゲート電極のパターニング形状を変更することで、第１例に係る半導体装置の製造方法によって製造することができる。
【０１０９】
上述した半導体装置では、第１例に係る効果に加えて、ゲート電極ＧＥ２によるフィールドプレート効果によって、オフ耐圧を向上させることができる。
【０１１０】
（第３例）
図６０に示すように、第３例に係る半導体装置では、埋め込み電極ＢＥが、分離絶縁膜ＳＴＩにおけるドレイン領域ＤＲの側の部分からチャネル側の部分にかけて形成されている。なお、これ以外の構成については、図１８等に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【０１１１】
上述した半導体装置は、主に埋め込み電極ＢＥのパターニング形状を変更することで、第１例に係る半導体装置の製造方法によって製造することができる。上述した半導体装置では、埋め込み電極ＢＥにより、第１例に係る効果と同様の効果を得ることができる。
【０１１２】
実施の形態７
横型ＭＯＳトランジスタ等が形成される半導体装置の下地の構造として、上述した各実施の形態では、Ｐ型の半導体基板ＳＵＢの表面上に形成されたＰ型エピタキシャル層ＰＥＬ内に、Ｎ型埋め込み層ＮＢＬおよびＰ型リサーフ層ＰＲＦがそれぞれ形成された場合を例に挙げて説明した。ここでは、下地等の半導体装置の構造のバリエーションについて説明する。なお、各図では、埋め込み電極および横型ＭＯＳトランジスタとして、代表的に実施の形態１に係る埋め込み電極および横型ＭＯＳトランジスタを示すが、実施の形態２等において説明した埋め込み電極および横型ＭＯＳトランジスタを適用してもよい。
【０１１３】
このような下地構造の他に、たとえば、図６１に示すように、Ｐ型リサーフ層が形成されていない半導体装置であってもよい。このような半導体装置では、Ｎ型埋め込み層ＮＢＬのみによるリサーフ効果がある。また、図６２に示すように、Ｐ型リサーフ層ＰＲＦを部分的に形成したり、さらに、図６３に示すように、横型ＭＯＳトランジスタＬＤＴＲが形成されている領域にわたり、Ｐ型リサーフ層ＰＲＦを形成してもよい。これらの場合には、Ｐ型リサーフ層ＰＲＦによってリサーフ効果が得られる。
【０１１４】
また、図６４に示すように、Ｐ型エピタキシャル層に替えて、Ｎ型エピタキシャル層ＮＥＬを形成した半導体装置でもよい。この場合には、低抵抗化が期待される。さらに、図６５に示すように、Ｎ型埋め込み層に替えて、Ｐ型埋め込み層ＰＢＬを形成した半導体装置でもよい。この場合には、Ｐ型埋め込み層ＰＢＬによるリサーフ効果が得られる。
【０１１５】
また、図６６に示すように、ＳＯＩ（Silicon On Insulator）基板を適用してもよい。この場合には、シリコン等の半導体基板ＳＵＢとＰ型エピタキシャル層ＰＥＬ（シリコン層）との間に埋め込み酸化膜ＢＯＸが介在することになり、埋め込み酸化膜ＢＯＸによって電気的に完全に分離することができる。さらに、図６７に示すように、Ｐ型エピタキシャル層に替えて、Ｎ型エピタキシャル層ＮＥＬを形成した半導体装置でもよい。また、図６８に示すように、単にＰ型の半導体基板ＳＵＢに横型ＭＯＳトランジスタＬＤＴＲ等を形成した半導体装置でもよい。
【０１１６】
また、各実施の形態では、分離絶縁膜として、ＳＴＩ法によってトレンチに形成された分離絶縁膜ＳＴＩを例に挙げて説明したが、図６９に示すように、ＬＯＣＯＳ（Local Oxidation Of Silicon）法によって形成された分離絶縁膜ＬＣＳに埋め込み電極ＢＥが形成された半導体装置でもよい。
【０１１７】
さらに、各実施の形態では、横型ＭＯＳトランジスタＬＤＴＲとして、ｎチャネル型の横型ＭＯＳトランジスタを例に挙げて説明したが、ｐチャネル型の横型ＭＯＳトランジスタでもよい。この場合には、図７０に示すように、Ｐ型の半導体基板ＳＵＢの表面上に、Ｎ型埋め込み層ＮＢＬ、Ｎ型エピタキシャル層ＮＥＬが形成されている。Ｎ型エピタキシャル層ＮＥＬに、互いに距離を隔ててＰ型のドレイン領域ＤＲとＰ型のソース領域ＳＲが形成されている。ドレイン領域ＤＲとソース領域ＳＲとの間に、分離絶縁膜ＳＴＩが形成されている。その分離絶縁膜ＳＴＩに埋め込み電極ＢＥが形成されている。
【０１１８】
ドレイン領域ＤＲ側では、Ｐ＋型のＰ型層ＰＰＤＬおよびＰ型ドリフト層ＰＤＬが形成されている。ソース領域ＳＲ側では、Ｎ＋層ＮＢＧおよびＮ型ボディ層ＮＢＬが形成されている。なお、これ以外の構成については、図２に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を繰り返さない。
【０１１９】
横型ＭＯＳトランジスタとして、ｐチャネル型の横型ＭＯＳトランジスタであっても、所望の埋め込み電極ＢＥを形成することで、オン耐圧等の向上を図ることができる。また、ｎチャネル型の横型ＭＯＳトランジスタが形成された半導体装置の場合と同様に、必要に応じて、ＳＯＩ基板等を適用するなど、図６１〜図６８に示す下地構造を適用することが可能である。
【０１２０】
なお、各実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。
【０１２１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２２】
上述した実施の形態１、２は、以下の態様を含む。
（付記１）
半導体装置であって、
主表面を有する半導体基板と、
前記半導体基板の前記主表面上に形成された第１導電型の第１半導体層と、
前記第１半導体層に形成された第２導電型のドレイン領域と、
前記第１半導体層に、前記ドレイン領域とは距離を隔てて形成された第２導電型のソース領域と、
前記ドレイン領域と前記ソース領域との間に位置する前記第１半導体層の部分に形成され、第１厚さを有する分離絶縁膜と、
前記分離絶縁膜および前記ドレイン領域を側方と下方とから取り囲む態様で、前記第１半導体層の表面から前記分離絶縁膜の底よりも深い位置にわたり形成された第２導電型のドリフト層と、
前記分離絶縁膜と前記ソース領域との間に位置する、チャネルとなる部分を含む領域上に形成されたゲート電極と、
前記ゲート電極を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通して、前記分離絶縁膜中に達するように形成されたコンタクトプラグと
を有し、
前記コンタクトプラグは、前記分離絶縁膜の表面から、前記第１厚さよりも薄い第２厚さに相当する深さにわたり形成された埋め込み部を備える。
【０１２３】
（付記２）
半導体装置の製造方法であって、
半導体基板の主表面上に、第１導電型の第１半導体層を形成する工程と、
前記第１半導体層に、第１厚さを有する分離絶縁膜を形成する工程と、
前記分離絶縁膜を側方と下方とから取り囲む態様で、前記第１半導体層の表面から前記分離絶縁膜の底よりも深い位置にわたり第２導電型のドリフト層を形成する工程と、
前記分離絶縁膜から延在するように、前記第１半導体層上にゲート電極を形成する工程と、
前記分離絶縁膜に対して、前記埋め込み電極が位置する側とは反対側に位置する前記ドリフト層の部分に第２導電型のドレイン領域を形成するとともに、前記ゲート電極に対して、前記分離絶縁膜が位置する側とは反対側に位置する前記第１半導体層の部分に第２導電型のソース領域を形成する工程と
前記ゲート電極、前記分離絶縁膜、前記ドレイン領域および前記ソース領域を覆うように、層間絶縁膜を形成する工程と、
前記層間絶縁膜および前記分離絶縁膜にエッチング処理を行うことにより、前記層間絶縁膜を貫通させて、前記分離絶縁膜の表面から前記第１厚さよりも薄い第２厚さに相当する深さの開口部を含むコンタクトホールを形成する工程と、
前記コンタクトホール内にコンタクトプラグを形成する工程と
を有し、
前記コンタクトプラグを形成する工程は、前記開口部内に埋め込み部を形成する工程を備える。
【０１２４】
また、実施の形態６は、以下の態様を含む。
（付記３）
半導体装置の製造方法であって、
半導体基板の主表面上に、第１導電型の第１半導体層を形成する工程と、
前記第１半導体層に、第１厚さを有する第１絶縁膜を形成する工程と、
前記第１絶縁膜にエッチング処理を行うことにより、前記第１絶縁膜の表面から前記第１絶縁膜の底に位置する、前記第１厚さよりも薄い厚さの部分を残して除去する工程と、
残された前記第１絶縁膜の部分に埋め込み電極を形成する工程と、
前記埋め込み電極を覆う態様で、残された前記第１絶縁膜の部分の上に第２絶縁膜を形成することにより、分離絶縁膜を形成する工程と、
前記第１絶縁膜を側方と下方とから取り囲むように、前記第１半導体層の表面から前記分離絶縁膜の底よりも深い位置にわたり第２導電型のドリフト層を形成する工程と、
前記分離絶縁膜から延在するように、前記第１半導体層上にゲート電極を形成する工程と、
前記分離絶縁膜に対して、前記ゲート電極が位置する側とは反対側に位置する前記ドリフト層の部分に第２導電型のドレイン領域を形成するとともに、前記ゲート電極に対して、前記分離絶縁膜が位置する側とは反対側に位置する前記第１半導体層の部分に第２導電型のソース領域を形成する工程と
を備える。
【符号の説明】
【０１２５】
ＳＵＢ  半導体基板、ＢＯＸ  埋め込み酸化膜、ＮＢＬ  Ｎ型埋め込み層、ＰＢＬ  Ｐ型埋め込み層、ＰＥＬ  Ｐ型エピタキシャル層、ＮＥＬ  Ｎ型エピタキシャル層、ＰＲＦ
Ｐ型リサーフ層、ＮＲＦ  Ｎ型リサーフ層、ＮＤＬ  Ｎ型ドリフト層、ＰＢＬ  Ｐ型ボディ層、ＮＬ  Ｎ型層、ＰＤＬ  Ｐ型ドリフト層、ＮＢＬ  Ｎ型ボディ層、ＰＰＤＬ  Ｐ＋層、ＤＲ  ドレイン領域、ＳＲ  ソース領域、ＰＢＧ  Ｐ＋層、ＮＢＧ  Ｎ＋層、ＳＴＩ  分離絶縁膜、ＳＴＺ  絶縁膜、ＬＣＳ  分離絶縁膜、ＢＥ、ＢＥ１、ＢＥ２  埋め込み電極、ＢＥＰ  埋め込み部、ＧＺ  ゲート絶縁膜、ＧＥ、ＧＥ１、ＧＥ２  ゲート電極、ＩＬ  層間絶縁膜、ＣＰ、ＣＰＤ  コンタクトプラグ、ＣＴ  コンタクト部、ＭＨ  配線、ＬＤＴＲ  横型ＭＯＳトランジスタ、ＳＴＩＯ  開口部、ＰＳＦ、ＢＰＳＦ  ポリシリコン膜、ＳＯＦ  シリコン酸化膜、ＣＨ、ＣＨＤ  コンタクトホール、ＬＡ、ＬＢ  長さ、ＬＣ、ＬＤ  深さ、ＥＶＰ  等電位線、ＥＣＲ、ＥＦＲ、ＧＧ  点線枠、ＶＡＣ、ＶＡＣ１、ＶＡＣ２  電圧印加部。
【図１】
2019106554.tif 000003
【図２】
2019106554.tif 000004
【図３】
2019106554.tif 000005
【図４】
2019106554.tif 000006
【図５】
2019106554.tif 000007
【図６】
2019106554.tif 000008
【図７】
2019106554.tif 000009
【図８】
2019106554.tif 000010
【図９】
2019106554.tif 000011
【図１０】
2019106554.tif 000012
【図１１】
2019106554.tif 000013
【図１２】
2019106554.tif 000014
【図１３】
2019106554.tif 000015
【図１４】
2019106554.tif 000016
【図１５】
2019106554.tif 000017
【図１６】
2019106554.tif 000018
【図１７】
2019106554.tif 000019
【図１８】
2019106554.tif 000020
【図１９】
2019106554.tif 000021
【図２０】
2019106554.tif 000022
【図２１】
2019106554.tif 000023
【図２２】
2019106554.tif 000024
【図２３】
2019106554.tif 000025
【図２４】
2019106554.tif 000026
【図２５】
2019106554.tif 000027
【図２６】
2019106554.tif 000028
【図２７】
2019106554.tif 000029
【図２８】
2019106554.tif 000030
【図２９】
2019106554.tif 000031
【図３０】
2019106554.tif 000032
【図３１】
2019106554.tif 000033
【図３２】
2019106554.tif 000034
【図３３】
2019106554.tif 000035
【図３４】
2019106554.tif 000036
【図３５】
2019106554.tif 000037
【図３６】
2019106554.tif 000038
【図３７】
2019106554.tif 000039
【図３８】
2019106554.tif 000040
【図３９】
2019106554.tif 000041
【図４０】
2019106554.tif 000042
【図４１】
2019106554.tif 000043
【図４２】
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【図４３】
2019106554.tif 000045
【図４４】
2019106554.tif 000046
【図４５】
2019106554.tif 000047
【図４６】
2019106554.tif 000048
【図４７】
2019106554.tif 000049
【図４８】
2019106554.tif 000050
【図４９】
2019106554.tif 000051
【図５０】
2019106554.tif 000052
【図５１】
2019106554.tif 000053
【図５２】
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【図５３】
2019106554.tif 000055
【図５４】
2019106554.tif 000056
【図５５】
2019106554.tif 000057
【図５６】
2019106554.tif 000058
【図５７】
2019106554.tif 000059
【図５８】
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【図５９】
2019106554.tif 000061
【図６０】
2019106554.tif 000062
【図６１】
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【図６２】
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【図６３】
2019106554.tif 000065
【図６４】
2019106554.tif 000066
【図６５】
2019106554.tif 000067
【図６６】
2019106554.tif 000068
【図６７】
2019106554.tif 000069
【図６８】
2019106554.tif 000070
【図６９】
2019106554.tif 000071
【図７０】
2019106554.tif 000072
【手続補正書】
【提出日】平成31年4月22日(2019.4.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された半導体層と、
前記半導体層の主表面に形成されたドレイン領域と、
前記半導体層の前記主表面のうち、前記ドレイン領域と異なる領域に形成されたソース領域と、
前記ドレイン領域と前記ソース領域との間において、前記半導体層内に形成された絶縁膜と、
前記半導体層の前記主表面うち、前記ソース領域と前記絶縁膜との間の上に形成されたゲート絶縁膜と、
前記絶縁膜の一部と前記ゲート絶縁膜との上に形成されたゲート電極と、
前記ゲート電極を覆うように前記半導体層上に形成された層間絶縁膜と、
上部および下部を有し、前記下部が前記絶縁膜内に位置し、前記上部が前記層間絶縁膜内に位置するように形成された埋め込み電極と
を有し、
前記ゲート電極および前記埋め込み電極は、互いに別体として形成されている、半導体装置。
【請求項２】
前記層間絶縁膜内に形成され、かつ前記ゲート電極に達する第１コンタクトプラグと、
前記層間絶縁膜内に形成され、かつ前記埋め込み電極に達する第２コンタクトプラグと
をさらに有する、請求項１記載の半導体装置。
【請求項３】
前記層間絶縁膜上に形成された配線をさらに有し、
前記埋め込み電極の前記上部は、前記配線と直接的に接続されるように形成されている、請求項１記載の半導体装置。
【請求項４】
前記埋め込み電極の上面は、前記層間絶縁膜から露出している、請求項１記載の半導体装置。
【請求項５】
前記層間絶縁膜内に形成されており、かつ前記ゲート電極に達する第１コンタクトプラグと、
前記埋め込み電極の材料と、前記第１コンタクトプラグの材料とは、互いに同じである、請求項３または４に記載の半導体装置。
【請求項６】
前記埋め込み電極の材料と、前記ゲート電極との材料とは、互いに同じである、請求項１または２に記載の半導体装置。
【請求項７】
前記ドレイン領域に印加される電圧と異なる電圧が前記埋め込み電極に印加される、請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記絶縁膜は、前記半導体層に形成されたトレンチ内に埋められている、請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記絶縁膜は、ＬＯＣＯＳ法によって前記半導体層に形成されたＬＯＣＯＳ酸化膜である、請求項１〜７のいずれか１項に記載の半導体装置。
【請求項１０】
前記半導体層の表面に沿う方向において、前記ドレイン領域および前記埋め込み電極の間隔は、前記ゲート電極および前記埋め込み電極の間隔より小さい、請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記半導体層の表面に沿う方向において、前記ドレイン領域および前記埋め込み電極の間隔は、前記ゲート電極および前記埋め込み電極の間隔より大きい、請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１２】
前記半導体層は、第１導電型を有し、
前記ドレイン領域および前記ソース領域は、前記第１導電型と異なる第２導電型を有する、請求項１〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記半導体層は、
前記第２導電型を有する埋め込み層と、
前記埋め込み層上に形成され、かつ前記第１導電型を有するリサーフ層と
を有する、請求項１２記載の半導体装置。
【請求項１４】
前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型である、請求項１２または１３に記載の半導体装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、半導体装置に関し、たとえば、ＬＤＭＯＳＦＥＴを有する半導体装置に好適に利用できるものである。