(57)【要約】【課題】撮像画像の画質劣化を抑制することができる固体撮像装置および固体撮像装置の製造方法を提供すること。【解決手段】一つの実施形態によれば、固体撮像装置が提供される。実施形態に係る固体撮像装置は、光電変換素子と第２導電型の素子分離領域とを備える。光電変換素子は、第１導電型の半導体層に２次元に複数配置される。第２導電型の素子分離領域は、半導体層の一方の表面から他方の表面へ向けて延在して半導体層を光電変換素子毎に分離し、延在方向中途部に、光電変換素子における第２導電型の電荷蓄積領域へ向けて張り出す張出部を有する。【選択図】図４
2019117933.tif 000002
【特許請求の範囲】
【請求項１】
半導体層に２次元に配置される光電変換素子と、
前記半導体層の一方の表面から他方の表面へ向けて延在して前記半導体層を前記光電変換素子毎に分離し、延在方向中途部に、前記光電変換素子における第１導電型の電荷蓄積領域へ向けて張り出す張出部を有する第２導電型の素子分離領域と
を備えることを特徴とする固体撮像装置。
【請求項２】
前記張出部は、
前記電荷蓄積領域の周囲を囲む
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記電荷蓄積領域は、
前記半導体層における前記一方の表面側の表層部の方が、深層部よりも第１導電型の不純物濃度が高く、
前記素子分離領域は、
前記半導体層における前記表層部と前記深層部との境界近傍の深さ位置に前記張出部を有する
ことを特徴とする請求項１または２に記載の固体撮像装置。
【請求項４】
前記光電変換素子の周辺にロジック回路
を備え、
前記張出部は、
最深部の前記半導体層における深さ位置が、前記ロジック回路の第２導電型のウェル領域における最深部の深さ位置と略同一である
ことを特徴とする請求項１〜３のいずれか一つに記載の固体撮像装置。
【請求項５】
第１導電型の半導体層の一方の表面から他方の表面へ向けて延在して前記第１導電型の半導体層を分離する第２導電型の素子分離領域を形成することにより、複数の光電変換素子を形成する工程と、
前記第２導電型の素子分離領域における延在方向中途部に、前記光電変換素子における第１導電型の電荷蓄積領域へ向けて張り出す第２導電型の張出部を形成する工程と
を含むことを特徴とする固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置および固体撮像装置の製造方法に関する。
【背景技術】
【０００２】
従来、固体撮像装置は、撮像画像の各画素に対応して２次元に配置される複数の光電変換素子と、光電変換素子同士を電気的に素子分離する素子分離領域とを備える。各光電変換素子は、入射光を受光量に応じた量の信号電荷へ光電変換して蓄積する。
【０００３】
そして、固体撮像装置では、各光電変換素子に蓄積した信号電荷をフローティングディフュージョンへ転送して電圧に変換し、変換した電圧を増幅して画素信号として出力する。
【０００４】
かかる固体撮像装置は、光電変換素子からフローティングディフュージョンへ信号電荷の転送を行う場合に、一部の信号電荷が転送されずに光電変換素子内に残ることがある。転送されずに光電変換素子内に残った信号電荷は、撮像画像中に残像となって現れることがあり、画像劣化の原因となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−７７４９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一つの実施形態は、撮像画像の画質劣化を抑制することができる固体撮像装置および固体撮像装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
一つの実施形態によれば、固体撮像装置が提供される。実施形態に係る固体撮像装置は、光電変換素子と第２導電型の素子分離領域とを備える。光電変換素子は、第１導電型の半導体層に２次元に複数配置される。第２導電型の素子分離領域は、半導体層の一方の表面から他方の表面へ向けて延在して半導体層を光電変換素子毎に分離し、延在方向中途部に、光電変換素子における第２導電型の電荷蓄積領域へ向けて張り出す張出部を有する。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態に係る固体撮像装置を備えるデジタルカメラの概略構成を示すブロック図である。
【図２】図２は、実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図３】図３は、実施形態に係る画素アレイの受光面側の面の一部を示す模式的な平面図である。
【図４】図４は、実施形態に係る図３に示す画素アレイのＡ−Ａ’線による模式的な断面図である。
【図５】図５は、実施形態に係る図３に示す画素アレイのＢ−Ｂ’線による模式的な断面図である。
【図６】図６は、実施形態に係る図４に示すＣ−Ｃ’線に沿う不純物濃度分布を示す図である。
【図７】図７は、実施形態に係る図４に示すＦ−Ｆ’線に沿うポテンシャル電位の分布を示す図である。
【図８】図８は、実施形態に係る一般的な固体撮像装置が備える画素アレイの模式的な断面を示す説明図である。
【図９】図９は、実施形態に係る図３に示す画素アレイのＡ−Ａ’線による断面部分の製造工程を示す断面模式図である。
【図１０】図１０は、実施形態に係る図３に示す画素アレイのＡ−Ａ’線による断面部分の製造工程を示す断面模式図である。
【図１１】図１１は、実施形態に係る図３に示す画素アレイのＢ−Ｂ’線による断面部分の製造工程を示す断面模式図である。
【図１２】図１２は、実施形態に係る固体撮像装置の模式的な断面を示す説明図である。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、実施形態に係る固体撮像装置および固体撮像装置の製造方法について詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【００１０】
図１は、実施形態に係る固体撮像装置１４を備えるデジタルカメラ１の概略構成を示すブロック図である。図１に示すように、デジタルカメラ１は、カメラモジュール１１と後段処理部１２とを備える。
【００１１】
カメラモジュール１１は、撮像光学系１３と固体撮像装置１４とを備える。撮像光学系１３は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置１４は、撮像光学系１３によって結像される被写体像を撮像し、撮像によって得られた画像信号を後段処理部１２へ出力する。かかるカメラモジュール１１は、デジタルカメラ１以外に、例えば、カメラ付き携帯端末などの電子機器に適用される。
【００１２】
後段処理部１２は、ＩＳＰ（Image  Signal  Processor）１５、記憶部１６および表示部１７を備える。ＩＳＰ１５は、固体撮像装置１４から入力される画像信号の信号処理を行う。かかるＩＳＰ１５は、例えば、ノイズ除去処理、欠陥画素補正処理、解像度変換処理などの高画質化処理を行う。
【００１３】
そして、ＩＳＰ１５は、信号処理後の画像信号を記憶部１６、表示部１７およびカメラモジュール１１内の固体撮像装置１４が備える後述の信号処理回路２１（図２参照）へ出力する。ＩＳＰ１５からカメラモジュール１１へフィードバックされる画像信号は、固体撮像装置１４の調整や制御に用いられる。
【００１４】
記憶部１６は、ＩＳＰ１５から入力される画像信号を画像として記憶する。また、記憶部１６は、記憶した画像の画像信号をユーザの操作などに応じて表示部１７へ出力する。表示部１７は、ＩＳＰ１５あるいは記憶部１６から入力される画像信号に応じて画像を表示する。かかる表示部１７は、例えば、液晶ディスプレイなどである。
【００１５】
次に、図２を参照しながらカメラモジュール１１が備える固体撮像装置１４について説明する。図２は、実施形態に係る固体撮像装置１４の概略構成を示すブロック図である。図２に示すように、固体撮像装置１４は、イメージセンサ２０と、信号処理回路２１とを備える。
【００１６】
ここでは、イメージセンサ２０が、入射光を光電変換する光電変換素子における入射光が入射する側の面に配線層が形成される所謂表面照射型ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサである場合について説明する。なお、実施形態に係るイメージセンサ２０は、表面照射型ＣＭＯＳイメージセンサに限定するものではなく、裏面照射型ＣＭＯＳイメージセンサや、ＣＣＤ（Charge  Coupled  Device）イメージセンサ等といった任意のイメージセンサであってもよい。
【００１７】
イメージセンサ２０は、周辺回路２２と、画素アレイ２３とを備える。また、周辺回路２２は、垂直シフトレジスタ２４、タイミング制御部２５、ＣＤＳ（相関二重サンプリング）２６、ＡＤＣ（アナログデジタル変換部）２７、およびラインメモリ２８を備え、これらは主にアナログ回路で構成される。
【００１８】
画素アレイ２３は、イメージセンサ２０の撮像領域に設けられる。かかる画素アレイ２３には、撮像画像の各画素に対応する複数の光電変換素子が、水平方向（行方向）および垂直方向（列方向）へ２次元アレイ状（マトリックス状）に配置されている。そして、画素アレイ２３は、各画素に対応する各光電変換素子が入射光量に応じた信号電荷（例えば、電子）を発生させて蓄積する。そして、画素アレイ２３は、各画素に対応する複数の光電変換素子によって光電変換された電荷の量に応じた電圧の信号を、各画素の輝度を示す画素信号として取得する。
【００１９】
タイミング制御部２５は、垂直シフトレジスタ２４、ＣＤＳ２６、ＡＤＣ２７およびラインメモリ２８に対して動作タイミングの基準となるパルス信号を出力する処理部である。垂直シフトレジスタ２４は、アレイ（行列）状に２次元配列された複数の光電変換素子の中から信号電荷を読み出す光電変換素子を行単位で順次選択するための選択信号を画素アレイ２３へ出力する処理部である。
【００２０】
画素アレイ２３は、垂直シフトレジスタ２４から入力される選択信号によって行単位で選択される各光電変換素子に蓄積された信号電荷を、各画素の輝度を示す画素信号として光電変換素子からＣＤＳ２６へ出力する。なお、画素アレイ２３の構成については、図３を参照して後述する。
【００２１】
ＣＤＳ２６は、画素アレイ２３から入力される画素信号から、相関二重サンプリングによってノイズを除去してＡＤＣ２７へ出力する処理部である。ＡＤＣ２７は、ＣＤＳ２６から入力されるアナログの画素信号をデジタルの画素信号へ変換してラインメモリ２８へ出力する処理部である。ラインメモリ２８は、ＡＤＣ２７から入力される画素信号を一時的に保持し、画素アレイ２３における光電変換素子の行毎に信号処理回路２１へ出力する処理部である。
【００２２】
信号処理回路２１は、ラインメモリ２８から入力される画素信号に対して所定の信号処理を行って後段処理部１２へ出力する処理部であり、主にデジタル回路で構成される。信号処理回路２１は、画素信号に対して、例えば、レンズシェーディング補正、傷補正、ノイズ低減処理などの信号処理を行う。
【００２３】
このように、イメージセンサ２０では、画素アレイ２３に配置される複数の光電変換素子が入射光を受光量に応じた量の信号電荷へ光電変換して蓄積し、周辺回路２２が各光電変換素子に蓄積された信号電荷を画素信号として読み出すことによって撮像を行う。
【００２４】
次に、図３を参照して、実施形態に係る画素アレイ２３の構成について説明する。図３は、実施形態に係る画素アレイ２３の受光面側の面の一部を示す模式的な平面図である。図３に示すように、画素アレイ２３は、光電変換素子３、転送トランジスタ４、リセットトランジスタ５、増幅トランジスタ６、フローティングディフュージョン（以下、「ＦＤ」と記載する）７、素子分離領域８等を備える。
【００２５】
光電変換素子３は、入射光を受光強度に応じた量の電荷へ光電変換して電荷蓄積領域に蓄積するフォトダイオードを含む。かかる光電変換素子３は、半導体層３０内に設けられ、撮像画像の各画素に対応してマトリックス状に複数配置される。
【００２６】
転送トランジスタ４は、半導体層３０上に設けられ、転送ゲート４１へ所定の転送電圧が印加されることで、光電変換素子３から半導体層３０内に設けられたＦＤ７へ信号電荷を転送するトランジスタである。また、ＦＤ７は、光電変換素子３から転送された信号電荷の一時貯留部である。
【００２７】
リセットトランジスタ５は、半導体層３０上に設けられ、リセットゲート５１へ所定のリセット電圧が印加されることで、ＦＤ７の内部に存在する信号電荷を光電変換素子３からＦＤ７へ信号電荷が転送される前にＦＤ７から除去するトランジスタである。
【００２８】
増幅トランジスタ６は、半導体層３０上に設けられ、読出ゲート６１がＦＤ７へ接続されており、ソースが所定の電源に接続され、ドレインがＣＤＳ２６に接続されたトランジスタである。かかる増幅トランジスタ６は、読出ゲート６１へ印加されるゲート電圧に応じて、すなわち、ＦＤ７へ転送された電荷量に応じて増幅された画素信号をＣＤＳ２６へ出力する。
【００２９】
素子分離領域８は、半導体層３０における受光面側の面から当該面とは逆側の面まで形成され、隣接する各光電変換素子３の間を電気的に分離する。かかる素子分離領域８は、図３に示すように、平面視において各光電変換素子３の受光面を囲むように略格子状に設けられる。また、素子分離領域８は、平面視において半導体層３０におけるリセットトランジスタ５および増幅トランジスタ６の設置領域を囲むように設けられる。
【００３０】
なお、ここでは、図示を省略したが、図３に示す光電変換素子３の上層側には、多層配線層が設けられた層間絶縁膜を介して、カラーフィルタ、マイクロレンズが順次積層されて設けられる。
【００３１】
ところで、周囲が素子分離領域で囲まれる一般的な光電変換素子では、光電変換素子とは逆導電型の不純物を含む素子分離領域の影響によって、光電変換素子のポテンシャル井戸の底が光電変換素子の受光面側から深い位置にある。そのため、光電変換素子のポテンシャル井戸の中に光量に応じた信号電荷が蓄積されて、かかる信号電荷がフローティングディフュージョンへ転送される場合に、ポテンシャル井戸の底の部分に存在する信号電荷が転送されずに光電変換素子内に残ることがある。
【００３２】
そこで、実施形態に係る画素アレイ２３は、素子分離領域８の延在方向中途部に光電変換素子３へ向けて張り出す張出部を備えることで、光電変換素子３のポテンシャル井戸の底を浅くし、かかる底の部分に存在する信号電荷がＦＤ７へ転送されるようにした。以下、かかる素子分離領域８の構成について、図４および図５を参照して説明する。
【００３３】
図４は実施形態に係る図３に示す画素アレイ２３のＡ−Ａ’線による模式的な断面図であり、図５は実施形態に係る図３に示す画素アレイ２３のＢ−Ｂ’線による模式的な断面図である。なお、ここでは、便宜上、画素アレイ２３の光９が入射する側を上とし、画素アレイ２３の光９が入射する側とは逆側を下として説明する。
【００３４】
先ず、図４を参照して図３に示す画素アレイ２３のＡ−Ａ’線による断面部分について説明する。図４に示すように、画素アレイ２３は、半導体基板３１と、半導体基板３１上にＰ型Ｓｉ層３２を介して設けられる半導体層３０とを備える。また、画素アレイ２３は、半導体層３０内に光電変換素子３と暗電流抑制領域３３と素子分離領域８とを備える。
【００３５】
光電変換素子３は、Ｐ型Ｓｉ層３２上に順次積層されるＮ型のＳｉ領域３４およびＮ型の電荷蓄積領域３５と、半導体層３０における受光面側の面から当該面とは逆側の面まで貫通して設けられるＰ型の素子分離領域８とのＰＮ接合によって形成される。Ｎ型の電荷蓄積領域３５は、Ｎ型のＳｉ領域３４よりも不純物濃度が高い領域であり、Ｎ型の高濃度の不純物がイオン注入されることで形成される。
【００３６】
暗電流抑制領域３３は、半導体層３０におけるＮ型の電荷蓄積領域３５上の表層部にＰ型の高濃度の不純物がイオン注入されることで形成される。かかる暗電流抑制領域３３は、光電変換素子３の受光面の界面準位に起因する電子が正孔によりピニングされることで暗電流が抑制される領域である。
【００３７】
素子分離領域８は、半導体層３０の受光面側の面から当該面とは逆側の面へ向けて延在し、延在方向中途部に光電変換素子３におけるＮ型の電荷蓄積領域３５へ向けて張り出す張出部８０を備える。具体的には、張出部８０は、半導体層３０におけるＮ型の電荷蓄積領域３５とＮ型のＳｉ領域３４との境界近傍に位置する。本実施形態では、半導体層３０の受光面から、例えば、５００ｎｍ〜８００ｎｍのところに張出部８０の上面が位置し、張出部８０の上端部がＮ型の電荷蓄積領域３５内に存在している。また、張出部８０は、素子分離領域８の深さ方向に対して直交して延在し、Ｎ型の電荷蓄積領域３５の周囲を囲んでいる。なお、張出部８０の上面は、Ｎ型の電荷蓄積領域３５とＮ型のＳｉ領域３４との界面に接してもよい。
【００３８】
また、素子分離領域８は、張出部８０を境にして受光面側の素子分離領域８の横幅が当該面とは逆側の素子分離領域８の横幅よりも大きく形成される。なお、この形態に限られず、受光面側の素子分離領域８の横幅は、当該面とは逆側の素子分離領域８の横幅と同じ大きさであってもよい。
【００３９】
かかる素子分離領域８は、半導体層３０にＰ型の高濃度の不純物がイオン注入されることで形成される。なお、素子分離領域８を形成するためのイオン注入条件については、後述する固体撮像装置１４の製造方法で述べる。
【００４０】
次に、図５を参照して図３に示す画素アレイ２３のＢ−Ｂ’線による断面部分について説明する。なお、図５に示す構成要素のうち、図４に示す構成要素と同様の機能を有する構成要素については、図４に示す符号と同一の符号を付すことにより、その説明を省略する。
【００４１】
図３および図５に示すように、画素アレイ２３は、素子分離領域８同士が交差する交差箇所のうちリセットトランジスタ５に対向して位置する交差箇所の素子分離領域８の上層部にＦＤ７を備える。
【００４２】
また、画素アレイ２３は、光電変換素子３の受光面側におけるＦＤ７を備える素子分離領域８に近接する位置に転送トランジスタ４の転送ゲート４１を備える。かかる転送ゲート４１は、半導体層３０の上面に絶縁層４２を介して設けられる。
【００４３】
このように、画素アレイ２３は、Ｐ型の素子分離領域８の延在方向中途部に光電変換素子３におけるＮ型の電荷蓄積領域３５へ向けて張り出す張出部８０を備えることで、光電変換素子３のポテンシャル井戸の底を浅くした。
【００４４】
これにより、画素アレイ２３は、光電変換素子３のポテンシャル井戸の底の部分に存在する信号電荷がＦＤ７へ転送されることになる。以下、素子分離領域８の延在方向中途部に備える張出部８０がもたらす作用効果について、図６および図７を参照して説明する。
【００４５】
図６は、実施形態に係る図４に示すＣ−Ｃ’線に沿う不純物濃度分布を示す図である。また、図７は、実施形態に係る図４に示すＦ−Ｆ’線に沿う光電変換素子３のポテンシャル電位の分布を示す図である。なお、図６に示す実線は図４に示すＣ−Ｃ’線に沿う不純物濃度分布を示しており、点線は素子分離領域の延在方向中途部に張出部を備えない一般的な光電変換素子の同じ範囲における不純物濃度分布を示している。また、図７に示す実線は図４に示すＦ−Ｆ’線に沿う光電変換素子３のポテンシャル電位の分布を示しており、点線は同じ範囲における一般的な光電変換素子のポテンシャル電位の分布を示している。
【００４６】
ここで、図８を参照して、素子分離領域の延在方向中途部に張出部を備えない一般的な画素アレイについて説明する。図８は、実施形態に係る一般的な固体撮像装置が備える画素アレイ２３ａの模式的な断面を示す説明図である。なお、図８に示す構成要素のうち、図４に示す構成要素と同一の構成要素については、図４に示す構成要素と同一の符号を示すことにより、その詳細な説明を省略する。
【００４７】
図８に示すように、一般的な画素アレイ２３ａは、半導体層３０の受光面側の面から当該面とは逆側の面へ向けて延在する素子分離領域８ａを備える。かかる素子分離領域８ａは、暗電流抑制領域３３および電荷蓄積領域３５を貫通する素子分離領域８ａの横幅がＮ型のＳｉ領域３４を貫通する素子分離領域８ａの横幅よりも大きくなっている。なお、図６に示す点線の不純物濃度分布は図８に示すＣ−Ｃ’線の範囲を示しており、図７に示す点線のテンシャル電位の分布は図８に示すＦ−Ｆ’線の範囲を示している。
【００４８】
図６の実線で示す分布のうち、Ｄで示す領域は暗電流抑制領域３３およびＮ型の電荷蓄積領域３５に形成された素子分離領域８における不純物濃度を示しており、Ｅで示す領域は素子分離領域８の張出部８０における不純物濃度を示している。また、実線においてＥで示す領域よりも位置が深い急峻なプロファイルは、張出部８０（Ｐ型）とＮ型のＳｉ領域３４との界面を示している。この界面では、張出部８０とＮ型のＳｉ領域３４との不純物が異なっているため不純物濃度が急激に変化している。
【００４９】
一方、図６の点線で示す分布では、張出部を備えていないため、Ｄで示す領域の深さを越えると急峻なプロファイルとなる。つまり、この急峻なプロファイルは、暗電流抑制領域３３およびＮ型の電荷蓄積領域３５に形成された素子分離領域８ａとＮ型のＳｉ領域３４との界面を示す。
【００５０】
図７に示すように、実施形態に係る光電変換素子３のポテンシャル電位のピークの深さ位置が一般的な光電変換素子３ａ（図８参照）のポテンシャル電位のピークの深さ位置よりも浅くなっている。これは、素子分離領域８の延在方向中途部に張出部８０を備えることで現れる効果である。つまり、本実施形態では、図６に示すように、素子分離領域８の延在方向中途部に高濃度の不純物をイオン注入して形成された張出部８０を備えることで、光電変換素子３におけるポテンシャル井戸の底が、光電変換素子３の受光面側へ移動して浅くなる。
【００５１】
ここで、一般的な光電変換素子３ａでは、転送ゲートへ転送電圧を印加した場合、受光領域における中央と転送ゲートの外周との間に、バリアが生じることがある。そのため、一般的な光電変換素子３ａでは、図７の点線で示すポテンシャル井戸の底が、かかるバリアよりも下に位置するため、ポテンシャル井戸の底の部分に存在する信号電荷がフローティングディフュージョンへ転送されずに光電変換素子３ａ内に残ることがある。
【００５２】
これに対して、実施形態に係る光電変換素子３では、転送ゲート４１へ転送電圧を印加した場合、図７の実線で示すポテンシャル井戸の底がバリアよりも上に位置するため、ポテンシャル井戸の底の部分に存在する信号電荷がＦＤ７へ転送されることになる。
【００５３】
上述した実施形態に係る画素アレイ２３は、Ｐ型の素子分離領域８の延在方向中途部に光電変換素子３におけるＮ型の電荷蓄積領域３５へ向けて張り出す張出部８０を備える。これにより、上述したように光電変換素子３のポテンシャル井戸の底が浅くなり、受光領域における中央と転送ゲート４１の外周との間に生じるバリアが障害とならないので、ポテンシャル井戸の底の部分に存在する信号電荷がＦＤ７へ転送されることになる。
【００５４】
したがって、固体撮像装置１４は、光電変換素子３からＦＤ７へ信号電荷の転送を行う場合に、転送されずに光電変換素子３内に残る信号電荷を低減することができ、撮像画像の画質劣化を抑制することができる。
【００５５】
また、固体撮像装置１４は、光電変換素子３からＦＤ７へ転送される信号電荷の数が増加するため、素子分離領域の延在方向中途部に張出部を備えない固体撮像装置に比べてダイナミックレンジを拡大することができる。
【００５６】
次に、図９〜図１１を参照して、実施形態に係る固体撮像装置１４の製造方法について説明する。なお、固体撮像装置１４における画素アレイ２３以外の部分の製造方法は、一般的なＣＭＯＳイメージセンサと同様である。このため、以下では、固体撮像装置１４における画素アレイ２３部分の製造方法について説明する。
【００５７】
図９〜図１１は、実施形態に係る固体撮像装置１４の製造工程を示す断面模式図である。なお、図９および図１０には画素アレイ２３における図４に示す部分の製造工程を模式的に示しており、図１１には画素アレイ２３における図５に示す部分の製造工程を模式的に示している。
【００５８】
先ず、画素アレイ２３における図４に示す部分の製造工程について説明する。図９（ａ）に示すように、画素アレイ２３を製造する場合には、Ｓｉウェハ等の半導体基板３１上に、例えば、リンやヒ素等のＮ型の低濃度の不純物がドープされたＳｉ層をエピタキシャル成長させることによりＮ型のＳｉ領域３４を形成する。その後、例えば、半導体基板３１上に設けられたシリコン層へ、例えば、ボロンやフッ化ボロン等のＰ型の不純物をイオン注入してアニール処理を行うことによりＮ型のＳｉ領域３４の下層側にＰ型Ｓｉ層３２を形成する。これにより半導体層３０が形成される。
【００５９】
続いて、図９（ｂ）に示すように、半導体層３０の上面に、例えば、レジスト９０を塗布し、フォトリソグラフィーによって素子分離領域８の形成位置（図３参照）のレジスト９０を除去する。
【００６０】
そして、図９（ｃ）に示すように、かかるレジスト９０をマスクとして使用して、例えば、ボロンやフッ化ボロン等のＰ型の不純物を半導体層３０の上面からＮ型のＳｉ領域３４に多段階にイオン注入する。かかるイオン注入は、Ｐ型Ｓｉ層３２の上面からＮ型のＳｉ領域３４の上面に至るまで、深さを均等に分割して多段階に注入条件を変えて行う。
【００６１】
本実施形態では、まず、例えば、ボロンのイオン注入をＰ型Ｓｉ層３２の上面からＮ型のＳｉ領域３４の上面に至るまで行い、素子分離領域８−１を形成する。ここで、ボロンイオン注入時のドーズ量の条件は、例えば、１×１０１１ｃｍ−２〜１×１０１２ｃｍ−２である。
【００６２】
次に、例えば、ボロンのイオン注入を張出部８０の形成位置（図３参照）に行い、素子分離領域８−２を形成する。つまり、素子分離領域８−２は、素子分離領域８−１に重ねて形成する。ここで、素子分離領域８−２は、イオン注入時のドーズ量が素子分離領域８−１のドーズ量に比べて１桁程度多くしている。これにより、素子分離領域８−２は、Ｎ型のＳｉ領域３４とＰ型Ｓｉ層３２との界面と平行な方向に広がり、張出部８０が形成される。
【００６３】
そして、図１０（ａ）に示すように、レジスト９０を除去した後、半導体層３０の上面に、例えば、レジスト９１を塗布し、フォトリソグラフィーによって素子分離領域８の形成位置（図３参照）のレジスト９１を除去する。このレジスト９１の開口部は、レジスト９０の開口部よりも幅が大きくなっている。かかるレジスト９１をマスクとして使用して、例えば、ボロンやフッ化ボロン等のＰ型の不純物を半導体層３０の上面からＮ型のＳｉ領域３４にイオン注入する。かかるイオン注入は、素子分離領域８−２の上面からＮ型のＳｉ領域３４の上面に至るまで注入する。
【００６４】
本実施形態では、例えば、ボロンのイオン注入を行い、素子分離領域８−２の上面からＮ型のＳｉ領域３４の上面に至るまでの素子分離領域８−３を形成する。このボロンイオン注入時のドーズ量の条件は、例えば、１×１０１２ｃｍ−２〜１×１０１３ｃｍ−２である。つまり、素子分離領域８−３は、素子分離領域８−２の上面に形成された素子分離領域８−１に重ねて形成する。
【００６５】
このような条件でイオン注入を行うと、素子分離領域８−２の上面に素子分離領域８−３が形成される。これにより、半導体層３０の一方の表面から他方の表面へ向けて延在して延在方向中途部に張出部８０を有する素子分離領域８−１〜８−３が形成される。
【００６６】
その後、図１０（ｂ）に示すように、素子分離領域８の形成位置を覆うレジスト９２をマスクとして使用して、Ｎ型のＳｉ領域３４における所定の深さ位置へ、例えば、リンやヒ素等のＮ型の不純物をイオン注入する。そして、使用したレジスト９２を除去した後、アニール処理を行うことにより、Ｎ型の高濃度の不純物がドープされた電荷蓄積領域３５を形成する。
【００６７】
本実施形態では、例えば、リンをイオン注入してＮ型の電荷蓄積領域３５を形成する。かかるリンのイオン注入条件は、例えば、ドーズ量１×１０１１ｃｍ−２〜１×１０１２ｃｍ−２である。これにより、例えば、リン濃度のピークが表面から０．３μｍの位置にあるＮ型の電荷蓄積領域３５が形成できる。
【００６８】
さらに、図１０（ｃ）に示すように、素子分離領域８の形成位置を覆うレジスト９３をマスクとして使用して、Ｎ型の電荷蓄積領域３５上のＮ型のＳｉ領域３４へ、例えば、ボロンやフッ化ボロン等のＰ型の高濃度の不純物をイオン注入する。そして、使用したレジスト９３を除去した後、アニール処理を行うことにより暗電流抑制領域３３を形成する。
【００６９】
こうして、Ｐ型の素子分離領域８−１〜８−３とＮ型のＳｉ領域３４およびＮ型の電荷蓄積領域３５とのＰＮ接合によって光電変換素子３が形成される。また、Ｐ型の素子分離領域８−１〜８−３は、Ｐ型Ｓｉ層３２とともに、各光電変換素子３におけるＮ型の電荷蓄積領域３５と隣接する他の光電変換素子３におけるＮ型の電荷蓄積領域３５から電気的に素子分離するバリア層として機能する。
【００７０】
ここで、画素アレイ２３における図５に示す部分の素子分離領域８の形成工程について説明する。ここでは、Ｐ型のＳｉ領域３４に素子分離領域８−２が形成された状態から説明する。なお、かかる断面に示す構成要素のうち、図９（ｃ）に示す構成要素と同じ構成要素については、同一の符号を付している。
【００７１】
図１１（ａ）に示すように、上述したレジスト９１は、ＦＤ７が設けられる素子分離領域８の形成位置のレジスト９１も除去されている。かかる形成位置のレジスト９１の開口部は、ＦＤ７が設けられない素子分離領域８の形成位置のレジストの開口部よりも幅が大きくなっている。かかるレジスト９１をマスクとして使用して、ＦＤ７が設けられる箇所では素子分離領域８−２の上面からＮ型のＳｉ領域３４の上面に至るまでの幅広の素子分離領域８−３ａを形成する。具体的には、かかる素子分離領域８−３ａの横幅は、転送ゲート４１の下に位置する半導体層３０の表層部の一部まで達する。その後、使用したレジスト９１は除去する。
【００７２】
続いて、Ｎ型のＳｉ領域３４における所定の深さ位置に、Ｎ型の高濃度の不純物がドープされた電荷蓄積領域３５を形成し、さらにＮ型の電荷蓄積領域３５上のＮ型のＳｉ領域３４にＰ型の高濃度の不純物がドープされた暗電流抑制領域３３を形成する。
【００７３】
なお、電荷蓄積領域３５の形成において、転送ゲート４１の下に位置する半導体層３０の表層部のＮ型のＳｉ領域３４にもＮ型の電荷蓄積領域３５を形成する。かかる工程では、半導体層３０の上面における転送ゲート４１の形成位置以外を覆うレジストをマスクとして使用して、Ｎ型の電荷蓄積領域３５上のＮ型のＳｉ領域３４へ、例えば、リンやヒ素等のＮ型の不純物をイオン注入する。そして、使用したレジストを除去した後、アニール処理を行うことにより転送ゲート４１の下に位置する半導体層３０の表層部のＮ型のＳｉ領域３４にＮ型の電荷蓄積領域３５を形成する。
【００７４】
また、図１１（ｂ）に示すように、暗電流抑制領域３３の形成において、半導体層３０の上面における転送ゲート４１の形成位置もレジスト９３によってマスクされており、かかる位置には暗電流抑制領域３３が形成されない。
【００７５】
その後、図１１（ｃ）に示すように、使用したレジスト９３を除去した後、半導体層３０の上面に、例えば、レジスト９４を塗布し、フォトリソグラフィーによってＦＤ７の形成位置（図３参照）のレジスト９４を除去する。かかるレジスト９４をマスクとして使用して、例えば、リンやヒ素等のＮ型の不純物を素子分離領域８−３ａの上面からイオン注入して幅広の素子分離領域８−３ａ中にＦＤ７を形成する。その後、使用したレジスト９４は除去する。
【００７６】
そして、半導体層３０の上面に、多層配線層が設けられた層間絶縁膜、カラーフィルタ、およびマイクロレンズを順次形成することによって画素アレイ２３を製造する。
【００７７】
上述した工程を経て製造された画素アレイ２３は、Ｐ型の素子分離領域８の延在方向中途部に光電変換素子３におけるＮ型の電荷蓄積領域３５へ向けて張り出す張出部８０を備える。これにより、上述したように光電変換素子３のポテンシャル井戸の底が浅くなり、受光領域における中央と転送ゲート４１の外周との間に生じるバリアが障害とならないので、ポテンシャル井戸の底の部分に存在する信号電荷がＦＤ７へ転送されることになる。
【００７８】
したがって、固体撮像装置１４は、光電変換素子３からＦＤ７へ信号電荷の転送を行う場合に、転送されずに光電変換素子３内に残る信号電荷を低減することができ、撮像画像の画質劣化を抑制することができる。
【００７９】
次に、図１２を参照して上述した実施形態に係る画素アレイ２３と、画素アレイ２３の周辺に設けられる周辺回路２２とを備えた固体撮像装置１４について説明する。図１２は、実施形態に係る固体撮像装置１４の模式的な断面を示す説明図である。なお、図１２に示す構成要素のうち、図４に示す構成要素と同一の構成要素については、図４に示す構成要素と同一の符号を付すことにより、その詳細な説明を省略する。
【００８０】
図１２に示すように、実施形態に係る固体撮像装置１４は、光電変換素子３が設けられる画素アレイ２３と、画素アレイ２３の周辺に設けられる周辺回路２２とを備える。かかる固体撮像装置１４は、半導体基板３１の上面側にＰ型Ｓｉ層３２およびＮ型のＳｉ領域３４が設けられる。そして、画素アレイ２３には、半導体層３０の上面に、多層配線層８１が設けられた層間絶縁膜８２、カラーフィルタ８３、およびマイクロレンズ８４が順次積層される。
【００８１】
一方、周辺回路２２には、Ｎ型のＳｉ領域３４の上層側にＰウェル領域９７が設けられる。かかるＰウェル領域９７内には、ソース領域９８およびドレイン領域９９が設けられる。また、周辺回路２２は、Ｐウェル領域９７の上面にゲート酸化膜９５を介して、例えば、ポリシリコンからなるゲート９６を備える。かかるゲート９６は、Ｐウェル領域９７の上面におけるソース領域９８とドレイン領域９９との間に位置する。
【００８２】
かかる固体撮像装置１４を製造する工程には、Ｐウェル領域９７の形成を行う工程と同時に素子分離領域８の張出部８０の形成を行う工程が含まれる。つまり、本実施形態は、Ｐウェル領域９７を形成する際に、素子分離領域８の張出部８０を形成する。
【００８３】
具体的には、周辺回路２２におけるＮ型のＳｉ領域３４の上面および画素アレイ２３における暗電流抑制領域３３の上面にレジストを塗布し、フォトリソグラフィーによってＰウェル領域９７および素子分離領域８の形成位置のレジストを除去する。
【００８４】
そして、かかるレジストをマスクとして使用して、例えば、ボロンやフッ化ボロン等のＰ型の高濃度の不純物を周辺回路２２におけるＮ型のＳｉ領域３４の上面および画素アレイ２３における暗電流抑制領域３３の上面からイオン注入する。なお、かかるイオン注入の条件は、本実施形態では素子分離領域８−２の形成時のイオン注入条件に相当する。
【００８５】
これにより、周辺回路２２におけるＮ型のＳｉ領域３４の所定の位置にＰ型ウェル領域９７を形成するとともに、画素アレイ２３におけるＮ型のＳｉ領域３４の所定の位置に素子分離領域８の張出部８０を形成する。
【００８６】
ここで、図１２に示すように、素子分離領域８の張出部８０における最深部の深さ位置Ｈが、Ｐ型ウェル領域９７における最深部の深さ位置Ｈ’と略同一となっている。
【００８７】
このように、本実施形態は、周辺回路２２の形成領域においてＰウェル領域９７を形成する際に、画素アレイ２３の形成領域において素子分離領域８の張出部８０を形成する。したがって、Ｐウェル領域９７を形成する工程と素子分離領域８の張出部８０を形成する工程とを同時に行うことができるため、固体撮像装置１４の製造工程の短縮を図ることができる。
【００８８】
なお、上述した実施形態に係る画素アレイ２３は、素子分離領域８の張出部８０がＮ型の電荷蓄積領域３５の周囲を連続に囲んでいるが、この構成に限られず、かかる張出部８０はＮ型の電荷蓄積領域３５の周囲を不連続に囲んでもよい。
【００８９】
このような構成であっても、光電変換素子３のポテンシャル井戸の底が浅くなり、受光領域における中央と転送ゲート４１の外周との間に生じるバリアが障害とならないので、ポテンシャル井戸の底の部分に存在する信号電荷がＦＤ７へ転送されることになる。
【００９０】
また、上述した実施形態に係る画素アレイ２３は、Ｓｉ層３２、暗電流抑制領域３３、素子分離領域８、およびウェル領域９７をＰ型とし、Ｓｉ領域３４、電荷蓄積領域３５、およびソース・ドレイン領域９８，９９をＮ型としている。しかし、これに限られず、Ｓｉ層３２、暗電流抑制領域３３、素子分離領域８、およびウェル領域９７をＮ型とし、Ｓｉ領域３４、電荷蓄積領域３５、およびソース・ドレイン領域９８，９９をＰ型として、画素アレイ２３を構成するようにしてもよい。
【００９１】
また、上述の実施形態では、２画素１セル構造の画素アレイ２３を例にとって説明したが、１画素１セル構造または４画素１セル構造などのその他の構造の画素アレイであっても同様である。
【００９２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９３】
１  デジタルカメラ、  １１  カメラモジュール、  １２  後段処理部、  １３  撮像光学系、  １４  固体撮像装置、  １５  ＩＳＰ、  １６  記憶部、  １７  表示部、  ２０  イメージセンサ、  ２１  信号処理回路、  ２２  周辺回路、  ２３，２３ａ  画素アレイ、  ２４  垂直シフトレジスタ、  ２５  タイミング制御部、  ２６  ＣＤＳ、  ２７  ＡＤＣ、  ２８  ラインメモリ、  ３  光電変換素子、  ３０  半導体層、  ３１  半導体基板、  ３２  Ｐ型Ｓｉ層、  ３３  暗電流抑制領域、  ３４  Ｎ型のＳｉ領域、  ３５  Ｎ型の電荷蓄積領域、  ４  転送トランジスタ、  ４１  転送ゲート、  ４２  絶縁膜、  ５  リセットトランジスタ、  ５１  リセットゲート、  ６  増幅トランジスタ、  ６１  読出ゲート、  ７  フローティングディフュージョン、  ８，８ａ  素子分離領域、  ８０  張出部、  ８１  多層配線層、  ８２  層間絶縁膜、  ８３  カラーフィルタ、  ８４  マイクロレンズ、  ９  光、  ９０，９１，９２，９３，９４  レジスト、  ９５  ゲート酸化膜、  ９６  ゲート、９７  Ｐウェル領域、  ９８  ソース領域、  ９９  ドレイン領域
【図１】
2019117933.tif 000003
【図２】
2019117933.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2019117933.tif 000011
【図１０】
2019117933.tif 000012
【図１１】
2019117933.tif 000013
【図１２】
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【手続補正書】
【提出日】平成31年3月27日(2019.3.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層の表面に形成され、前記第１の半導体層よりも高い第１導電型の不純物濃度を有する第２の半導体層と、
前記第２の半導体層側から前記第１の半導体層へ向けて延在して前記第１の半導体層と前記第２の半導体層を格子状に分離して、前記第２の半導体層を電荷蓄積領域とする光電変換素子を２次元に配置する第２導電型の素子分離領域を備え、 
前記素子分離領域は、
延在方向中途部に、前記第１の半導体層と前記第２の半導体層へ向けて張り出す張出部を有し、前記張出部の上面が前記第２の半導体層内に位置すること
を特徴とする固体撮像装置。
【請求項２】
前記張出部は、
前記電荷蓄積領域の周囲を囲む
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記素子分離領域は、
前記張出部を境にして、前記第２の半導体層側の素子分離領域の横幅が前記第１の半導体層側に延在する素子分離領域の横幅よりも大きい
ことを特徴とする請求項１または２に記載の固体撮像装置。
【請求項４】
前記光電変換素子の周辺にロジック回路
を備え、
前記張出部は、
最深部の前記第１の半導体層における深さ位置が、前記ロジック回路の第２導電型のウェル領域における最深部の深さ位置と略同一である
ことを特徴とする請求項１〜３のいずれか一つに記載の固体撮像装置。
【請求項５】
第１導電型の第１の半導体層の表面に前記第１の半導体層よりも高い第１導電型の不純物濃度を有する第２の半導体層を形成する工程と、
前記第２の半導体層側から前記第１の半導体層へ向けて延在して、前記第１の半導体層と前記第２の半導体層を格子状に分離する第２導電型の素子分離領域を形成して、前記第２の半導体層を電荷蓄積領域とする複数の光電変換素子を形成する工程と、
前記素子分離領域における延在方向中途部に、前記第１の半導体層と前記第２の半導体層へ向けて張り出し、上面が前記第２の半導体層内に位置する張出部を形成する工程と
を含むことを特徴とする固体撮像装置の製造方法。 
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
一つの実施形態によれば、固体撮像装置が提供される。実施形態に係る固体撮像装置は、第１導電型の第１の半導体層と、前記第１の半導体層の表面に形成され、前記第１の半導体層よりも高い第１導電型の不純物濃度を有する第２の半導体層を備える。前記第２の半導体層側から前記第１の半導体層へ向けて延在して前記第１の半導体層と前記第２の半導体層を格子状に分離して、前記第２の半導体層を電荷蓄積領域とする光電変換素子を２次元に配置する第２導電型の素子分離領域を備える。前記素子分離領域は、延在方向中途部に、前記第１の半導体層と前記第２の半導体層へ向けて張り出す張出部を有し、前記張出部の上面が前記第２の半導体層内に位置する。