(57)【要約】      （修正有）【課題】カバー部の脆性を制御してクラックの発生頻度を低減する積層セラミック電子部品を提供する。【解決手段】セラミック電子部品において、容量が形成される活性部Ａの上部及び下部に形成されたカバー部Ｃの厚さｔｃに対する外部電極１３１，１３２の厚さ（ｔ１，ｔ２の和）の比率は、カバー部のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）に対する外部電極のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）の比率の３乗根に比例する部品。【選択図】図４
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【特許請求の範囲】
【請求項１】
誘電体層、及び前記誘電体層を間に挟んで互いに対向するように配置される第１内部電極及び第２内部電極を含み、互いに向かい合う第１面及び第２面、前記第１面及び第２面と連結され、互いに向かい合う第３面及び第４面、ならびに前記第１面〜第４面と連結され、互いに向かい合う第５面及び第６面を有するセラミック本体と、
前記セラミック本体の外側に配置されており、前記第１内部電極と電気的に連結される第１外部電極、及び前記第２内部電極と電気的に連結される第２外部電極と、を含む積層セラミック電子部品であって、
前記セラミック本体は、前記誘電体層を間に挟んで互いに対向するように配置される第１内部電極及び第２内部電極を含み、容量が形成される部分である活性部と、前記活性部の上部及び下部に形成されたカバー部と、を含み、
前記カバー部の厚さに対する前記第１及び第２外部電極の厚さの比率は、前記カバー部のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）に対する前記第１及び第２外部電極のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）の比率の３乗根に比例する、積層セラミック電子部品。
【請求項２】
前記第１及び第２外部電極は、前記セラミック本体の外側に配置され、第１導電性金属を含む第１電極層と、前記第１電極層上に配置され、第２導電性金属を含むめっき層と、を含む、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記第１導電性金属は、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）、及びこれらの合金からなる群から選択される１つ以上である、請求項２に記載の積層セラミック電子部品。
【請求項４】
前記第２導電性金属は、銅（Ｃｕ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、及びこれらの合金からなる群から選択される１つ以上である、請求項２または３に記載の積層セラミック電子部品。
【請求項５】
前記めっき層は少なくとも２層以上で配置される、請求項２から４のいずれか一項に記載の積層セラミック電子部品。
【請求項６】
厚さが１００μｍ以下である、請求項１から５のいずれか一項に記載の積層セラミック電子部品。
【請求項７】
前記カバー部の厚さは、前記積層セラミック電子部品の長さの１／４０以下を満たす、請求項１から６のいずれか一項に記載の積層セラミック電子部品。
【請求項８】
前記カバー部の厚さは、前記積層セラミック電子部品の厚さの１／５以下を満たす、請求項１から７のいずれか一項に記載の積層セラミック電子部品。
【請求項９】
前記セラミック本体の長さは前記第３面と第４面との間の距離であり、前記セラミック本体の幅は前記第５面と第６面と間の距離であって、前記第１内部電極及び第２内部電極は前記第５面及び第６面に交互に露出する、請求項１から８のいずれか一項に記載の積層セラミック電子部品。
【請求項１０】
前記第１外部電極及び第２外部電極は、前記セラミック本体の第５面及び第６面にそれぞれ配置されるとともに、第１面及び第２面に延びて配置されており、前記セラミック本体の第１面及び第２面に配置された第１外部電極及び第２外部電極の面積は、前記セラミック本体の第１面及び第２面のそれぞれの面積の５０％以上を占める、請求項１から９のいずれか一項に記載の積層セラミック電子部品。
【請求項１１】
前記カバー部は、チタン酸バリウム（ＢａＴｉＯ３）系セラミック材料を含む、請求項１から１０のいずれか一項に記載の積層セラミック電子部品。
【請求項１２】
誘電体層、及び前記誘電体層を間に挟んで互いに対向するように配置される内部電極を含み、互いに向かい合う第１面及び第２面、前記第１面及び第２面と連結され、互いに向かい合う第３面及び第４面、ならびに前記第１面〜第４面と連結され、互いに向かい合う第５面及び第６面を有するセラミック本体と、
前記セラミック本体の外側に配置され、前記内部電極と電気的に連結される外部電極と、を含む積層セラミック電子部品であって、
前記セラミック本体は、前記誘電体層を間に挟んで互いに対向するように配置される内部電極を含み、容量が形成される部分である活性部と、前記活性部の上部及び下部に形成され、セラミックを含むカバー部と、を含み、
前記外部電極は、前記セラミック本体の外側に配置され、第１導電性金属を含む第１電極層と、前記第１電極層上に配置され、第２導電性金属を含むめっき層と、を含み、
前記外部電極の厚さは、前記第１導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）と第２導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）に応じて決定された第１電極層とめっき層の厚さの和であり、
前記カバー部の厚さに対する前記外部電極の厚さの比率は、前記カバー部に含まれるセラミックのヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）に対する前記第１導電性金属と第２導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）の比率に比例する、積層セラミック電子部品。
【請求項１３】
前記外部電極の厚さは、前記カバー部の厚さの８０％以上である、請求項１２に記載の積層セラミック電子部品。
【請求項１４】
前記第１導電性金属及び第２導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）が、前記カバー部に含まれるセラミックのヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）の７０％以上である場合、前記外部電極の厚さは、前記カバー部の厚さの８０％以上である、請求項１２または１３に記載の積層セラミック電子部品。
【請求項１５】
前記第１導電性金属及び第２導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）が、前記カバー部に含まれるセラミックのヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）の５０％以上７０％未満である場合、前記外部電極の厚さは、前記カバー部の厚さの９６％以上である、請求項１２から１４のいずれか一項に記載の積層セラミック電子部品。
【請求項１６】
前記第１導電性金属及び第２導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）が、前記カバー部に含まれるセラミックのヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）の２０％以上５０％未満である場合、前記外部電極の厚さは、前記カバー部の厚さの１３０％以上である、請求項１２から１５のいずれか一項に記載の積層セラミック電子部品。
【請求項１７】
厚さが１００μｍ以下である、請求項１２から１６のいずれか一項に記載の積層セラミック電子部品。
【請求項１８】
前記カバー部の厚さは、前記積層セラミック電子部品の長さの１／４０以下を満たす、請求項１２から１７のいずれか一項に記載の積層セラミック電子部品。
【請求項１９】
前記カバー部の厚さは、前記積層セラミック電子部品の厚さの１／５以下を満たす、請求項１２から１８のいずれか一項に記載の積層セラミック電子部品。
【請求項２０】
前記セラミック本体の長さは前記第３面と第４面との間の距離であり、前記セラミック本体の幅は前記第５面と第６面との間の距離であって、前記内部電極は前記第５面及び第６面に交互に露出する、請求項１２から１９のいずれか一項に記載の積層セラミック電子部品。
【請求項２１】
前記外部電極は、前記セラミック本体の第５面及び第６面にそれぞれ配置されるとともに、第１面及び第２面に延びて配置されており、前記セラミック本体の第１面及び第２面に配置された外部電極の面積は、前記セラミック本体の第１面及び第２面のそれぞれの面積の５０％以上を占める、請求項１２から２０のいずれか一項に記載の積層セラミック電子部品。
【請求項２２】
前記カバー部は、チタン酸バリウム（ＢａＴｉＯ３）系セラミック材料を含む、請求項１２から２１のいずれか一項に記載の積層セラミック電子部品。
【請求項２３】
前記第１導電性金属は、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）、及びこれらの合金からなる群から選択される１つ以上である、請求項１２から２２のいずれか一項に記載の積層セラミック電子部品。
【請求項２４】
前記第２導電性金属は、銅（Ｃｕ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、及びこれらの合金からなる群から選択される１つ以上である、請求項１２から２３のいずれか一項に記載の積層セラミック電子部品。
【請求項２５】
前記めっき層は少なくとも２層以上で配置される、請求項１２から２４のいずれか一項に記載の積層セラミック電子部品。
【請求項２６】
誘電体層、及び前記誘電体層を間に挟んで互いに対向するように配置される内部電極を含み、互いに向かい合う第１面及び第２面、前記第１面及び第２面と連結され、互いに向かい合う第３面及び第４面、ならびに前記第１面〜第４面と連結され、互いに向かい合う第５面及び第６面を有するセラミック本体と、
前記セラミック本体の外側に配置され、前記内部電極と電気的に連結される外部電極と、を含む積層セラミック電子部品であって、
前記セラミック本体は、前記誘電体層を間に挟んで互いに対向するように配置される内部電極を含み、容量が形成される部分である活性部と、前記活性部の上部及び下部に形成され、セラミックを含むカバー部と、を含み、
前記カバー部の厚さは８μｍ〜１０μｍであり、
前記外部電極はニッケル（Ｎｉ）を含み、前記外部電極の厚さは１０．２μｍ以下である、積層セラミック電子部品。
【請求項２７】
誘電体層、及び前記誘電体層を間に挟んで互いに対向するように配置される内部電極を含み、互いに向かい合う第１面及び第２面、前記第１面及び第２面と連結され、互いに向かい合う第３面及び第４面、ならびに前記第１面〜第４面と連結され、互いに向かい合う第５面及び第６面を有するセラミック本体と、
前記セラミック本体の外側に配置され、前記内部電極と電気的に連結される外部電極と、を含む積層セラミック電子部品であって、
前記セラミック本体は、前記誘電体層を間に挟んで互いに対向するように配置される内部電極を含み、容量が形成される部分である活性部と、前記活性部の上部及び下部に形成され、セラミックを含むカバー部と、を含み、
前記カバー部の厚さは８μｍ〜１０μｍであり、
前記外部電極は銅（Ｃｕ）を含み、前記外部電極の厚さは１２．４μｍ以下である、積層セラミック電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミック電子部品に関し、より具体的には、信頼性に優れた積層セラミック電子部品に関する。
【背景技術】
【０００２】
近年、基板の実装密度の高密度化に伴い、積層セラミックキャパシターの実装面積の減少に対する必要性が増加している。また、積層セラミックキャパシターの厚さを減少させて基板内に埋め込んだり、ＡＰの下端部にＬＳＣタイプで実装する製品の需要が増大している。
【０００３】
上記の場合、単なる実装面積の減少にとどまらず、基板内で発生するＥＳＬの減少にも効果が大きいため、厚さが薄い積層セラミックキャパシター製品の需要が増加している状況である。
【０００４】
厚さが薄い積層セラミックキャパシターには、脆性が大きく、破壊強度が低いという問題がある。
【０００５】
このような低い破壊強度は、積層セラミックキャパシターの測定、選別、及びテーピング工程や、実装過程における破損の可能性を増大させる。
【０００６】
したがって、厚さが薄い積層セラミックキャパシターの商業的適用のためには、上記厚さの薄い積層セラミックキャパシターの破壊強度を上昇させることが先決課題であると言える。
【０００７】
従来は、厚さの薄い積層セラミックキャパシターの破壊強度を向上させるために、本体の内部に、電気的特性の実現とは無関係な金属層を挿入する試みがあったが、本体の内部に電気的特性の実現とは無関係な金属層を挿入するという工程が増加する問題、及び上記金属層によって容量が低下するという問題があった。
【０００８】
一方、積層セラミックキャパシターの本体内部には、内部電極が配置されていない保護領域としてのカバー部が存在するが、カバー部は金属層によって保護されないため、所定以上の厚さが確保されないと、破壊強度が急激に低くなる。
【０００９】
かかるカバー部の脆性を制御するために、外部電極の厚さを所定以上に確保することに対する必要性が高まっている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】韓国公開特許第２０１４−００８５０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、積層セラミック電子部品に関し、より具体的には、信頼性に優れた積層セラミック電子部品に関する。
【課題を解決するための手段】
【００１２】
本発明の一実施形態は、誘電体層、及び上記誘電体層を間に挟んで互いに対向するように配置される第１内部電極及び第２内部電極を含み、互いに向かい合う第１面及び第２面、上記第１面及び第２面と連結され、互いに向かい合う第３面及び第４面、ならびに上記第１面〜第４面と連結され、互いに向かい合う第５面及び第６面を有するセラミック本体と、上記セラミック本体の外側に配置されており、上記第１内部電極と電気的に連結される第１外部電極、及び上記第２内部電極と電気的に連結される第２外部電極と、を含む積層セラミック電子部品であって、上記セラミック本体は、上記誘電体層を間に挟んで互いに対向するように配置される第１内部電極及び第２内部電極を含み、容量が形成される部分である活性部と、上記活性部の上部及び下部に形成されたカバー部と、を含み、上記カバー部の厚さに対する上記第１及び第２外部電極の厚さの比率は、上記カバー部のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）に対する上記第１及び第２外部電極のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）の比率の３乗根に比例する、積層セラミック電子部品を提供する。
【００１３】
本発明の他の実施形態は、誘電体層、及び上記誘電体層を間に挟んで互いに対向するように配置される内部電極を含み、互いに向かい合う第１面及び第２面、上記第１面及び第２面と連結され、互いに向かい合う第３面及び第４面、ならびに上記第１面〜第４面と連結され、互いに向かい合う第５面及び第６面を有するセラミック本体と、上記セラミック本体の外側に配置され、上記内部電極と電気的に連結される外部電極と、を含む積層セラミック電子部品であって、上記セラミック本体は、上記誘電体層を間に挟んで互いに対向するように配置される内部電極を含み、容量が形成される部分である活性部と、上記活性部の上部及び下部に形成され、セラミックを含むカバー部と、を含み、上記外部電極は、上記セラミック本体の外側に配置され、第１導電性金属を含む第１電極層と、上記第１電極層上に配置され、第２導電性金属を含むめっき層と、を含み、上記外部電極の厚さは、上記第１導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）と第２導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）によって決定された第１電極層とめっき層の厚さの和であり、上記カバー部の厚さに対する上記外部電極の厚さの比率は、上記カバー部に含まれるセラミックのヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）に対する上記第１導電性金属と第２導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）の比率に比例する、積層セラミック電子部品を提供する。
【発明の効果】
【００１４】
本発明の一実施形態によると、上記外部電極に含まれる導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）と、セラミック本体内のカバー部に含まれるセラミック材料のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）との差に応じて、外部電極の厚さとカバー部の厚さの比率を調節することで、厚さの薄い積層セラミックキャパシターの破壊強度を増加させ、工程中に発生し得る破損やクラックによる信頼性の低下を防止することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態による積層セラミックキャパシターを示す斜視図である。
【図２】本発明の一実施形態によるセラミック本体を示した模式図である。
【図３】図２の分解斜視図である。
【図４】本発明の第１実施形態による図１のＩ−Ｉ'の断面図である。
【図５】本発明の第２実施形態による図１のＩ−Ｉ'の断面図である。
【図６】図１のＢ方向から見た上部平面図である。
【発明を実施するための形態】
【００１６】
本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。
【００１７】
明細書全体において、ある構成要素を「含む」というのは、特に異なる趣旨の説明がされていない限り、他の構成要素を除外する趣旨ではなく、他の構成要素をさらに含むことができるということを意味する。
【００１８】
なお、本発明を明確に説明すべく、図面において説明と関係ない部分は省略し、様々な層及び領域を明確に表現するために厚さを拡大して示し、同一思想の範囲内において機能が同一である構成要素に対しては同一の参照符号を用いて説明する。
【００１９】
以下、添付図面を参照して本発明の好ましい実施形態について説明する。
【００２０】
図１は本発明の一実施形態による積層セラミックキャパシターを示す斜視図である。
【００２１】
図２は本発明の一実施形態によるセラミック本体を示した模式図である。
【００２２】
図３は図２の分解斜視図である。
【００２３】
図４は本発明の第１実施形態による図１のＩ−Ｉ'の断面図である。
【００２４】
図１から図４を参照すると、本発明の一実施形態による積層セラミック電子部品は、誘電体層１１１、及び上記誘電体層１１１を間に挟んで互いに対向するように配置される第１内部電極１２１及び第２内部電極１２２と、を含み、互いに向かい合う第１面及び第２面Ｓ１、Ｓ２、上記第１面及び第２面Ｓ１、Ｓ２と連結され、互いに向かい合う第３面及び第４面Ｓ３、Ｓ４、ならびに上記第１面〜第４面と連結され、互いに向かい合う第５面及び第６面Ｓ５、Ｓ６を有するセラミック本体１１０と、上記セラミック本体１１０の外側に配置されており、上記第１内部電極１２１と電気的に連結される第１外部電極１３１、及び上記第２内部電極１２２と電気的に連結される第２外部電極１３２と、を含む積層セラミック電子部品であって、上記セラミック本体１１０は、上記誘電体層１１１を間に挟んで互いに対向するように配置される第１内部電極１２１及び第２内部電極１２２を含み、容量が形成される部分である活性部Ａと、上記活性部Ａの上部及び下部に形成されたカバー部Ｃと、を含む。
【００２５】
以下では、本発明の一実施形態による積層セラミック電子部品を説明するにあたり、特に、積層セラミックキャパシターを挙げて説明するが、これに制限されるものではない。
【００２６】
本発明の一実施形態による積層セラミックキャパシターにおいて、「長さ方向」とは図１の「Ｌ」方向、「幅方向」とは「Ｗ」方向、「厚さ方向」とは「Ｔ」方向と定義することができる。ここで、「厚さ方向」は、誘電体層を積み上げる方向、すなわち、「積層方向」と同一の概念で用いることができる。
【００２７】
本発明の一実施形態において、セラミック本体１１０の形状は特に制限されないが、図に示すように六面体形状であることができる。
【００２８】
上記セラミック本体１１０は、互いに向かい合う第１面Ｓ１及び第２面Ｓ２と、上記第１面と第２面を連結する第３面Ｓ３及び第４面Ｓ４と、上記第１面〜第４面と連結され、互いに向かい合う第５面Ｓ５及び第６面Ｓ６と、を有することができる。
【００２９】
上記第１面Ｓ１及び第２面Ｓ２は、セラミック本体１１０の厚さ方向に向かい合う面、上記第３面Ｓ３及び第４面Ｓ４は長さ方向に向かい合う面、上記第５面Ｓ５及び第６面Ｓ６は幅方向に向かい合う面と定義することができる。
【００３０】
上記セラミック本体１１０の形状は特に制限されないが、図に示すように、直方体形状であることができる。
【００３１】
上記セラミック本体１１０の内部に形成された複数個の内部電極１２１、１２２は、セラミック本体の第５面Ｓ５または第６面Ｓ６に一端が露出する。
【００３２】
上記内部電極１２１、１２２は、互いに異なる極性を有する第１内部電極１２１及び第２内部電極１２２を一対とすることができる。
【００３３】
第１内部電極１２１の一端は第５面Ｓ５に露出し、第２内部電極１２２の一端は第６面Ｓ６に露出することができる。
【００３４】
上記第１内部電極１２１及び第２内部電極１２２の他端は、第６面Ｓ６または第５面Ｓ５から所定の間隔を置いて形成される。これについてのより具体的な事項は後述する。
【００３５】
上記セラミック本体の第５面Ｓ５及び第６面Ｓ６には第１及び第２外部電極１３１、１３２が形成され、上記内部電極と電気的に連結されることができる。
【００３６】
本発明の一実施形態によると、上記誘電体層１１１を形成する原料は、十分な静電容量を得ることができれば特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であることができる。
【００３７】
上記誘電体層１１１を形成する材料は、チタン酸バリウム（ＢａＴｉＯ３）などの粉末に、本発明の目的に応じて、様々なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されることができる。
【００３８】
このようなセラミック本体１１０は、キャパシターの容量の形成に寄与する部分としての活性部Ａと、活性部Ａの上下部にそれぞれ形成された上下マージン部としての上部及び下部カバー部Ｃと、で構成されることができる。
【００３９】
上記活性部Ａは、誘電体層１１１を間に挟んで複数の第１及び第２内部電極１２１、１２２を繰り返し積層することで形成されることができる。
【００４０】
上記上部及び下部カバー部Ｃは、内部電極を含まないことを除き、誘電体層１１１と同一の材質及び構成を有することができる。
【００４１】
すなわち、上記上部及び下部カバー部Ｃはセラミック材料を含むことができ、例えば、チタン酸バリウム（ＢａＴｉＯ３）系セラミック材料を含むことができる。
【００４２】
上記上部及び下部カバー部Ｃは、単一の誘電体層または２つ以上の誘電体層を活性部Ａの上下面にそれぞれ上下方向に積層することで形成されることができ、基本的に、物理的または化学的ストレスによる内部電極の損傷を防止する役割を果たすことができる。
【００４３】
上記第１及び第２内部電極１２１、１２２を形成する材料は特に制限されず、例えば、銀（Ａｇ）、鉛（Ｐｂ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、及び銅（Ｃｕ）の何れか１つ以上の物質を含む導電性ペーストを用いて形成されることができる。
【００４４】
本発明の一実施形態による積層セラミックキャパシターは、上記第１内部電極１２１と電気的に連結された第１外部電極１３１と、上記第２内部電極１２２と電気的に連結された第２外部電極１３２と、を含むことができる。
【００４５】
上記第１及び第２外部電極１３１、１３２は、静電容量を形成するために上記第１及び第２内部電極１２１、１２２と電気的に連結されることができ、上記第２外部電極１３２は、上記第１外部電極１３１と異なる電位に連結されることができる。
【００４６】
上記第１内部電極及び第２内部電極１２１、１２２は上記誘電体層１１１を間に挟んで互いに対向するように配置されており、上記セラミック本体１１０の幅方向の第５面Ｓ５または第６面Ｓ６に交互に露出することができる。
【００４７】
上記第１内部電極及び第２内部電極１２１、１２２が上記セラミック本体１１０の幅方向の第５面Ｓ５または第６面Ｓ６に交互に露出することで、後述のように、ＲＧＣ（Ｒｅｖｅｒｓｅ  Ｇｅｏｍｅｔｒｙ  Ｃａｐａｃｉｔｏｒ）またはＬＩＣＣ（Ｌｏｗ  Ｉｎｄｕｃｔａｎｃｅ  Ｃｈｉｐ  Ｃａｐａｃｉｔｏｒ）を実現することができる。
【００４８】
通常の積層セラミック電子部品は、セラミック本体の長さ方向に互いに向かい合う端面に外部電極が配置されている。
【００４９】
この場合、外部電極に交流が印加された時に電流の経路が長いため、電流ループがさらに大きく形成され得る。これにより、誘導磁場の大きさが大きくなり、インダクタンスが増加し得る。
【００５０】
上記の問題を解決すべく、本発明の一実施形態によると、電流の経路を減少させるために、セラミック本体１１０の幅方向に互いに向かい合う第５面及び第６面Ｓ５、Ｓ６に第１及び第２外部電極１３１、１３２が配置されることができる。
【００５１】
この場合、第１及び第２外部電極１３１、１３２の間の間隔が小さいため、電流経路が短くなる。これにより、電流ループが減少し、インダクタンスが減少することができる。
【００５２】
上記第１及び第２外部電極１３１、１３２は、上記セラミック本体１１０の幅方向の第５面Ｓ５及び第６面Ｓ６にそれぞれ配置されるとともに、上記セラミック本体１１０の厚さ方向の第１面Ｓ１及び第２面Ｓ２に延びて配置されることができる。
【００５３】
本発明の一実施形態によると、上記セラミック本体１１０の厚さ方向の第１面Ｓ１及び第２面Ｓ２に配置された第１及び第２外部電極１３１、１３２の面積は、上記セラミック本体１１０の第１面Ｓ１及び第２面Ｓ２のそれぞれの面積の５０％以上を占めることができる。
【００５４】
上記第１及び第２外部電極１３１、１３２は、上記セラミック本体１１０の外側に配置され、第１導電性金属を含む第１電極層１３１ａ、１３２ａと、上記第１電極層１３１ａ、１３２ａ上に配置され、第２導電性金属を含むめっき層１３１ｂ、１３２ｂと、を含むことができる。
【００５５】
図４は、上記めっき層１３１ｂ、１３２ｂが１つの層で構成された様子を示しているが、これに制限されるものではなく、例えば、上記めっき層は少なくとも２層以上配置されることができる。
【００５６】
図５を参照すると、後述のように、上記めっき層は２層構造を有することができる。したがって、上記めっき層はそれぞれ第１めっき層１３１ｂ、１３２ｂ及び第２めっき層１３１ｃ、１３２ｃを含むことができる。
【００５７】
上記第１電極層１３１ａ、１３２ａは第１導電性金属及びガラスを含むことができる。
【００５８】
静電容量を形成するために、上記第１及び第２外部電極１３１、１３２が上記セラミック本体１１０の幅方向の第５面Ｓ５及び第６面Ｓ６にそれぞれ形成されることができ、上記第１及び第２外部電極１３１、１３２に含まれる上記第１電極層１３１ａ、１３２ａが、上記第１及び第２内部電極１２１、１２２と電気的に連結されることができる。
【００５９】
上記第１電極層１３１ａ、１３２ａは、上記第１及び第２内部電極１２１、１２２と同一の材質の導電性物質で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）、及びこれらの合金からなる群から選択される１つ以上の第１導電性金属を含むことができる。
【００６０】
上記第１電極層１３１ａ、１３２ａは、上記第１導電性金属粉末にガラスフリットを添加して準備された導電性ペーストを塗布した後、焼成することで形成されることができる。
【００６１】
本発明の一実施形態によると、上記第１及び第２外部電極１３１、１３２は、上記第１電極層１３１ａ、１３２ａ上に配置され、第２導電性金属を含むめっき層１３１ｂ、１３２ｂを含むことができる。
【００６２】
上記第２導電性金属は、特に制限されるものではないが、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、及びこれらの合金からなる群から選択される１つ以上であることができる。
【００６３】
上記第１導電性金属と第２導電性金属は、互いに同一の金属であってもよく、若しくは互いに異なる金属であってもよい。
【００６４】
例えば、上記第１電極層１３１ａ、１３２ａに含まれる第１導電性金属がニッケル（Ｎｉ）であり、めっき層１３１ｂ、１３２ｂに含まれる第２導電性金属がニッケル（Ｎｉ）、銅（Ｃｕ）、若しくはスズ（Ｓｎ）であることができる。
【００６５】
同様に、上記第１電極層１３１ａ、１３２ａに含まれる第１導電性金属が銅（Ｃｕ）であり、めっき層１３１ｂ、１３２ｂに含まれる第２導電性金属がニッケル（Ｎｉ）、銅（Ｃｕ）、若しくはスズ（Ｓｎ）であることができる。
【００６６】
本発明の一実施形態によると、上記積層セラミックキャパシターの厚さは１００μｍ以下であることができる。
【００６７】
近年、基板の実装密度が高密度化しており、厚さが１００μｍ以下の薄い積層セラミックキャパシターの需要が増加しているが、厚さが１００μｍ以下の薄い積層セラミックキャパシターは、脆性が大きく、破壊強度が低いという問題がある。
【００６８】
このような低い破壊強度は、積層セラミックキャパシターの測定、選別、及びテーピング工程や、実装過程における破損の可能性を増大させる。
【００６９】
本発明の一実施形態によると、上記第１及び第２外部電極１３１、１３２に含まれる導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）と、セラミック本体１１０内のカバー部Ｃに含まれるセラミック材料のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）との差に応じて、第１及び第２外部電極１３１、１３２の厚さとカバー部Ｃの厚さの比率を調節することで、１００μｍ以下の厚さの薄い積層セラミックキャパシターの破壊強度を増加させ、工程中に発生し得る破損やクラックによる信頼性の低下を防止することができる。
【００７０】
具体的には、本発明の一実施形態によると、上記カバー部Ｃの厚さｔｃに対する上記第１及び第２外部電極１３１、１３２の厚さ（ｔ１、ｔ２の和、若しくはｔ１、ｔ２及びｔ３の和）の比率は、上記カバー部Ｃのヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）に対する上記第１及び第２外部電極１３１、１３２のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）の比率の３乗根に比例する。
【００７１】
本発明の一実施形態では、上記カバー部Ｃに含まれるセラミック材料のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）と、上記第１及び第２外部電極１３１、１３２に含まれる導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）との比率の３乗根の値に基づいて、カバー部Ｃの厚さｔｃに応じた第１及び第２外部電極１３１、１３２の厚さ（ｔ１、ｔ２の和、若しくはｔ１、ｔ２及びｔ３の和）を決定することを特徴とする。
【００７２】
上記カバー部Ｃは、内部に金属層が配置されていないため、所定以上の厚さが確保されないと、破壊強度が急激に低くなり得る。
【００７３】
このようなカバー部Ｃの脆性を制御すべく、クラックの発生を防ぐために外部電極の厚さを所定以上に確保しなければならない。
【００７４】
本発明の一実施形態では、薄いカバー部Ｃの低い破壊強度を補完するための外部電極の適正厚さを見出した。具体的には、基準となるカバー部Ｃの厚さｔｃに対する、工程中に発生し得る破損やクラックによる信頼性の低下を防止することができる外部電極の厚さの比率は、カバー部Ｃに含まれるセラミック材料のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）と、上記第１及び第２外部電極１３１、１３２に含まれる導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）との比率の３乗根の値に比例する。
【００７５】
これにより、厚さが１００μｍ以下の薄い積層セラミックキャパシターにおいて、厚さの薄いカバー部Ｃを配置する際に、信頼性の低下を防止することができる外部電極の最小の厚さを数値的に決定できるようになった。
【００７６】
本発明の一実施形態は、厚さが１００μｍ以下の薄い積層セラミックキャパシターにおいて、カバー部の厚さに対する外部電極の厚さを決定することを特徴とするが、厚さが１００μｍを超える従来構造の積層セラミックキャパシターでは、カバー部の厚さが厚いため、工程中に破損やクラックが発生する問題がないため、上記のような本発明の数値が適用されなくてもよい。
【００７７】
具体的には、上記基準となるカバー部Ｃの厚さｔｃに対する、工程中に発生し得る破損やクラックによる信頼性の低下を防止することができる外部電極の厚さの比率を得るために、カバー部Ｃに含まれるセラミック材料のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）に対する、外部電極に含まれる導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）の比率を計算し、その値の３乗根を計算した値を導出した。
【００７８】
上記カバー部Ｃにセラミック材料としてチタン酸バリウム（ＢａＴｉＯ３）が含まれるものと仮定し、外部電極の材料に応じた外部電極の厚さを上記方法により導出することができる。
【００７９】
例えば、上記外部電極が、カバー部Ｃのヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）の７０％水準のヤング率を有するニッケル（Ｎｉ）を含む場合、上記外部電極の厚さが、上記基準となるカバー部Ｃの厚さの８０％以上を確保すると、工程中に発生し得る破損やクラックによる信頼性の低下を防止することができる。
【００８０】
一方、上記外部電極が、カバー部Ｃのヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）の５０％水準のヤング率を有する銅（Ｃｕ）を含む場合、上記外部電極の厚さが、上記基準となるカバー部Ｃの厚さの９６％以上を確保すると、工程中に発生し得る破損やクラックによる信頼性の低下を防止することができる。
【００８１】
また、上記外部電極が、カバー部Ｃのヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）の２０％水準のヤング率を有するスズ（Ｓｎ）を含む場合、上記外部電極の厚さが、上記基準となるカバー部Ｃの厚さの１３０％以上を確保すると、工程中に発生し得る破損やクラックによる信頼性の低下を防止することができる。
【００８２】
一方、上述のように、上記第１及び第２外部電極１３１、１３２は、第１導電性金属を含む第１電極層１３１ａ、１３２ａと、上記第１電極層１３１ａ、１３２ａ上に配置され、第２導電性金属を含むめっき層１３１ｂ、１３２ｂと、を含むことができる。
【００８３】
上記第１及び第２外部電極１３１、１３２の厚さは、上記第１導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）と第２導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）に応じて決定された第１電極層１３１ａ、１３２ａとめっき層１３１ｂ、１３２ｂの厚さの和（ｔ１、ｔ２の和）になる。
【００８４】
この場合、第１導電性金属と第２導電性金属が同一の金属である場合には、上記の計算によって第１及び第２外部電極１３１、１３２の厚さが決定されることができる。
【００８５】
例えば、上記カバー部Ｃの厚さｔｃが１０μｍであり、上記第１導電性金属と第２導電性金属がニッケル（Ｎｉ）である場合には、第１電極層１３１ａ、１３２ａの厚さｔ１が３μｍであり、めっき層１３１ｂ、１３２ｂの厚さｔ２が５μｍであるなどのように、上記第１及び第２外部電極１３１、１３２の厚さ（ｔ１、ｔ２の和）がカバー部Ｃの厚さｔｃの８０％以上である、８μｍ以上となるようにする。
【００８６】
一方、第１導電性金属と第２導電性金属は異なる金属であることができる。この場合、各金属を含む外部電極のそれぞれの層の厚さが外部電極全体の厚さにおいて占める分率と、上記各金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）の上記カバー部Ｃのヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）に対する比率とを組み合わせて、第１及び第２外部電極１３１、１３２の厚さを決定することができる。
【００８７】
例えば、上記カバー部Ｃの厚さが１０μｍであって、上記第１導電性金属としてニッケル（Ｎｉ）を含む第１電極層１３１ａ、１３２ａの厚さｔ１が３μｍであり、第２導電性金属として銅（Ｃｕ）を含むめっき層１３１ｂ、１３２ｂの厚さｔ２が６μｍであるなどのように、上記第１及び第２外部電極１３１、１３２の厚さ（ｔ１、ｔ２の和）がカバー部Ｃの厚さｔｃの９０％以上である、９μｍ以上となるようにする必要がある。
【００８８】
上記の計算をまとめると、上記第１及び第２外部電極１３１、１３２の厚さは、上記カバー部Ｃの厚さの８０％以上であることができる。
【００８９】
一方、上記第１導電性金属及び第２導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）が、上記カバー部Ｃに含まれるセラミックのヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）の７０％以上である場合、上記第１及び第２外部電極１３１、１３２の厚さ（ｔ１、ｔ２の和）は、カバー部Ｃの厚さｔｃの８０％以上であることができる。
【００９０】
上記第１導電性金属及び第２導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）が、上記カバー部Ｃに含まれるセラミックのヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）の５０％以上７０％未満である場合、上記第１及び第２外部電極１３１、１３２の厚さ（ｔ１、ｔ２の和）は、カバー部Ｃの厚さｔｃの９６％以上であることができる。
【００９１】
上記第１導電性金属及び第２導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）が、上記カバー部Ｃに含まれるセラミックのヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）の２０％以上５０％未満である場合、上記第１及び第２外部電極１３１、１３２の厚さ（ｔ１、ｔ２の和）は、カバー部Ｃの厚さｔｃの１３０％以上であることができる。
【００９２】
図４を参照すると、上記カバー部Ｃの厚さｔｃは、上記積層セラミック電子部品の長さＬの１／４０以下を満たすことができ、上記積層セラミック電子部品の厚さＴの１／５以下を満たすことができる。
【００９３】
上記カバー部Ｃの厚さｔｃが、上記積層セラミック電子部品の長さＬの１／４０以下または上記積層セラミック電子部品の厚さＴの１／５以下を満たす場合、破壊強度が急激に低くなり、工程中に発生し得る破損やクラックによって信頼性が低下し得る。
【００９４】
しかし、本発明の第１実施形態によると、上記外部電極に含まれる導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）と、セラミック本体内のカバー部に含まれるセラミック材料のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）との差に応じて、外部電極の厚さとカバー部の厚さの比率を調節することで、上記カバー部Ｃの厚さｔｃが、上記積層セラミック電子部品の長さＬの１／４０以下及び、上記積層セラミック電子部品の厚さＴの１／５以下を満たす場合にも、破壊強度を増加させ、工程中に発生し得る破損やクラックによる信頼性の低下を防止することができる。
【００９５】
図５は本発明の第２実施形態による図１のＩ−Ｉ'の断面図である。
【００９６】
上述のように、上記めっき層は２層構造を有することができる。したがって、上記めっき層はそれぞれ、第１めっき層１３１ｂ、１３２ｂ及び第２めっき層１３１ｃ、１３２ｃを含むことができる。
【００９７】
図５を参照すると、本発明の第２実施形態による積層セラミックキャパシターにおいて、上記第１及び第２外部電極１３１、１３２は、上記第１電極層１３１ａ、１３２ａ上に配置され、第２導電性金属を含むめっき層を含み、上記めっき層は第１めっき層１３１ｂ、１３２ｂ及び第２めっき層１３１ｃ、１３２ｃを含むことができる。
【００９８】
上記第２導電性金属は、特に制限されるものではないが、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、及びこれらの合金からなる群から選択される１つ以上であることができる。
【００９９】
上記第１導電性金属と第２導電性金属は、互いに同一の金属であってもよく、若しくは互いに異なる金属であってもよい。
【０１００】
例えば、上記第１電極層１３１ａ、１３２ａに含まれる第１導電性金属がニッケル（Ｎｉ）であって、めっき層のうち第１めっき層１３１ｂ、１３２ｂに含まれる第２導電性金属がニッケル（Ｎｉ）であり、第２めっき層１３１ｃ、１３２ｃはスズ（Ｓｎ）を含むことができる。
【０１０１】
この場合、上記カバー部Ｃの厚さｔｃに対する上記第１及び第２外部電極１３１、１３２の厚さ（ｔ１、ｔ２及びｔ３の和）の比率は、上記カバー部Ｃのヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）に対する上記第１及び第２外部電極１３１、１３２のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）の比率の３乗根に比例する。
【０１０２】
上記のように、第１導電性金属と第２導電性金属は異なる金属であることができ、この場合、各金属を含む外部電極のそれぞれの層の厚さが外部電極全体の厚さにおいて占める分率と、上記各金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）の上記カバー部Ｃのヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）に対する比率とを組み合わせて、第１及び第２外部電極１３１、１３２の厚さを決定することができる。
【０１０３】
例えば、上記カバー部Ｃの厚さが１０μｍであって、上記第１導電性金属としてニッケル（Ｎｉ）を含む第１電極層１３１ａ、１３２ａの厚さｔ１が３μｍであり、第２導電性金属としてニッケル（Ｎｉ）を含む第１めっき層１３１ｂ、１３２ｂの厚さｔ２が４μｍであり、第２導電性金属としてスズ（Ｓｎ）を含む第２めっき層１３１ｃ、１３２ｃの厚さｔ３が２μｍであるなどのように、上記第１及び第２外部電極１３１、１３２の厚さ（ｔ１、ｔ２及びｔ３の和）がカバー部Ｃの厚さｔｃの１００％以上である、１０μｍ以上となるようにする必要がある。
【０１０４】
図５を参照すると、上記カバー部Ｃの厚さｔｃは、上記積層セラミック電子部品の長さＬ'の１／４０以下を満たすことができ、上記積層セラミック電子部品の厚さＴ'の１／５以下を満たすことができる。
【０１０５】
図６は図１のＢ方向から見た上部平面図である。
【０１０６】
図６を参照すると、上記セラミック本体１１０の厚さ方向の第１面Ｓ１及び第２面Ｓ２に配置された第１及び第２外部電極１３１、１３２の面積が、上記セラミック本体１１０の第１面Ｓ１及び第２面Ｓ２のそれぞれの面積の５０％以上を占めることができる。
【０１０７】
本発明の他の実施形態による積層セラミック電子部品は、誘電体層１１１、及び上記誘電体層１１１を間に挟んで互いに対向するように配置される内部電極１２１、１２２を含み、互いに向かい合う第１面及び第２面、上記第１面及び第２面と連結され、互いに向かい合う第３面及び第４面、ならびに上記第１面〜第４面と連結され、互いに向かい合う第５面及び第６面を有するセラミック本体１１０と、上記セラミック本体１１０の外側に配置され、上記内部電極１２１、１２２と電気的に連結される外部電極１３１、１３２と、を含む積層セラミック電子部品であって、上記セラミック本体１１０は、上記誘電体層１１１を間に挟んで互いに対向するように配置される内部電極１２１、１２２を含み、容量が形成される部分である活性部Ａと、上記活性部Ａの上部及び下部に形成され、セラミックを含むカバー部Ｃと、を含み、上記外部電極１３１、１３２は、上記セラミック本体１１０の外側に配置され、第１導電性金属を含む第１電極層１３１ａ、１３２ａと、上記第１電極層１３１ａ、１３２ａ上に配置され、第２導電性金属を含むめっき層１３１ｂ、１３２ｂと、を含み、上記外部電極１３１、１３２の厚さは、上記第１導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）と第２導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）に応じて決定された第１電極層１３１ａ、１３２ａとめっき層１３１ｂ、１３２ｂの厚さの和であり、上記カバー部Ｃの厚さｔｃに対する上記外部電極１３１、１３２の厚さの比率は、上記カバー部Ｃに含まれるセラミックのヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）に対する上記第１導電性金属と第２導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）の比率に比例する。
【０１０８】
上記本発明の他の実施形態による積層セラミック電子部品についての説明のうち、上述の本発明の一実施形態による積層セラミック電子部品の説明と同一の部分は、重複説明を避けるためにここでは省略する。
【０１０９】
本発明の他の実施形態によると、上述のように、上記外部電極に含まれる導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）と、セラミック本体内のカバー部に含まれるセラミック材料のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）との差に応じて、外部電極の厚さとカバー部の厚さの比率を調節することができ、厚さの薄い積層セラミックキャパシターの破壊強度を増加させ、工程中に発生し得る破損やクラックによる信頼性の低下を防止することができる。
【０１１０】
以下では、本発明の一実施形態による積層セラミック電子部品の製造方法について説明するが、これに制限されるものではない。
【０１１１】
本発明の一実施形態による積層セラミック電子部品の製造方法は、先ず、チタン酸バリウム（ＢａＴｉＯ３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布及び乾燥して、複数個のセラミックグリーンシートを準備する。これにより、誘電体層を形成することができる。
【０１１２】
上記セラミックグリーンシートは、セラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法により数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作することができる。
【０１１３】
次に、ニッケルの粒子平均サイズが０．１〜０．２μｍであり、４０〜５０重量部のニッケル粉末を含む内部電極用導電性ペーストを準備することができる。
【０１１４】
上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷法により塗布して内部電極を形成した後、内部電極パターンが配置されたグリーンシートを積層することで、セラミック本体１１０を製作した。
【０１１５】
次に、上記セラミック本体の外側に、第１導電性金属及びガラスを含む第１電極層を形成することができる。
【０１１６】
上記第１導電性金属は、特に制限されるものではないが、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）、及びこれらの合金からなる群から選択される１つ以上であることができる。
【０１１７】
上記ガラスは、特に制限されるものではなく、通常の積層セラミックキャパシターの外部電極の製作に用いられるガラスと同一の組成の物質が用いられることができる。
【０１１８】
上記第１電極層は、上記セラミック本体の上下面及び端部に形成されることで、上記第１及び第２内部電極とそれぞれ電気的に連結されることができる。
【０１１９】
上記第１電極層は、第１導電性金属に対してガラスを５体積％以上含むことができる。
【０１２０】
次に、上記第１電極層上に、第２導電性金属を含むめっき層を形成することができる。
【０１２１】
上記第２導電性金属は、特に制限されるものではないが、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、及びこれらの合金からなる群から選択される１つ以上であることができる。
【０１２２】
本発明の一実施形態によると、上記外部電極に含まれる導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）と、セラミック本体内のカバー部に含まれるセラミック材料のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）との差に応じて、外部電極の厚さとカバー部の厚さの比率を調節する。
【０１２３】
すなわち、外部電極に含まれる導電性金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）と、セラミック本体内のカバー部に含まれるセラミック材料のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）との差に応じて、上記カバー部のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）に対する上記外部電極のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）の比率の３乗根に比例するように、上記外部電極の厚さを決定することができる。
【０１２４】
以下、表１に、外部電極に含まれる導電性金属の種類に応じて多様な厚さの外部電極をセラミック本体の外側に配置し、カバー部の厚さによるクラックの発生頻度を測定して示した。
【０１２５】
【表１】
2019192895.tif 000003
＊：比較例
【０１２６】
上記表１のデータは、図４のように積層セラミックキャパシター１００のセラミック本体１１０の幅方向（Ｗ）の中心部において、長さ方向（Ｌ）及び厚さ方向（Ｔ）に切開した断面を走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）で撮影した写真を基準として、それぞれの寸法を測定したものである。ここで、外部電極の厚さは、第１電極層とめっき層の厚さの和（ｔ１、ｔ２の和）で測定した。クラックの発生頻度数を測定するために、サンプル当たり２００個の試料をそれぞれ確認した。
【０１２７】
上記表１において、サンプル１及び２は、カバー部Ｃの厚さが１０μｍであり、ニッケル（Ｎｉ）を含む第１または第２外部電極１３１、１３２の厚さがカバー部の厚さの８０％未満である比較例であって、クラックの発生頻度が高いことが分かる。
【０１２８】
これに対し、サンプル３及び４は、カバー部Ｃの厚さが１０μｍであり、ニッケル（Ｎｉ）を含む第１または第２外部電極１３１、１３２の厚さがカバー部の厚さの８０％以上である本発明の実施例であって、クラックが発生せず、信頼性に優れていることが分かる。
【０１２９】
そして、サンプル５〜７は、カバー部Ｃの厚さが１０μｍであり、銅（Ｃｕ）を含む第１または第２外部電極１３１、１３２の厚さがカバー部の厚さの９０％未満である比較例であって、クラックの発生頻度が高いことが分かる。
【０１３０】
これに対し、サンプル８及び９は、カバー部Ｃの厚さが１０μｍであり、銅（Ｃｕ）を含む第１または第２外部電極１３１、１３２の厚さがカバー部の厚さの９０％以上である本発明の実施例であって、クラックが発生せず、信頼性に優れていることが分かる。
【０１３１】
一方、サンプル１０及び１１は、カバー部Ｃの厚さが１０μｍであり、スズ（Ｓｎ）を含む第１または第２外部電極１３１、１３２の厚さがカバー部の厚さの１３０％未満である比較例であって、クラックの発生頻度が高いことが分かる。
【０１３２】
これに対し、サンプル１２及び１３は、カバー部Ｃの厚さが１０μｍであり、スズ（Ｓｎ）を含む第１または第２外部電極１３１、１３２の厚さがカバー部の厚さの１３０％以上である本発明の実施例であって、クラックが発生せず、信頼性に優れていることが分かる。
【０１３３】
また、サンプル１４及び１５は、カバー部Ｃの厚さが８μｍであり、ニッケル（Ｎｉ）を含む第１または第２外部電極１３１、１３２の厚さがカバー部の厚さの８０％未満である比較例であって、クラックの発生頻度が高いことが分かる。
【０１３４】
これに対し、サンプル１６及び１７は、カバー部Ｃの厚さが８μｍであり、ニッケル（Ｎｉ）を含む第１または第２外部電極１３１、１３２の厚さがカバー部の厚さの８０％以上である本発明の実施例であって、クラックが発生せず、信頼性に優れていることが分かる。
【０１３５】
そして、サンプル１８及び１９は、カバー部Ｃの厚さが８μｍであり、銅（Ｃｕ）を含む第１または第２外部電極１３１、１３２の厚さがカバー部の厚さの９０％未満である比較例であって、クラックの発生頻度が高いことが分かる。
【０１３６】
これに対し、サンプル２０及び２１は、カバー部Ｃの厚さが８μｍであり、銅（Ｃｕ）を含む第１または第２外部電極１３１、１３２の厚さがカバー部の厚さの９０％以上である本発明の実施例であって、クラックが発生せず、信頼性に優れていることが分かる。
【０１３７】
また、サンプル２２及び２３は、カバー部Ｃの厚さが８μｍであり、スズ（Ｓｎ）を含む第１または第２外部電極１３１、１３２の厚さがカバー部の厚さの１３０％未満である比較例であって、クラックの発生頻度が高いことが分かる。
【０１３８】
これに対し、サンプル２４及び２５は、カバー部Ｃの厚さが８μｍであり、スズ（Ｓｎ）を含む第１または第２外部電極１３１、１３２の厚さがカバー部の厚さの１３０％以上である本発明の実施例であって、クラックが発生せず、信頼性に優れていることが分かる。
【０１３９】
一方、サンプル２６〜３０は、第１導電性金属がニッケル（Ｎｉ）であり、第２導電性金属がスズ（Ｓｎ）であって、第１導電性金属と第２導電性金属が異なる金属である場合である。この場合には、各金属を含む外部電極のそれぞれの層の厚さが外部電極全体の厚さにおいて占める分率と、上記各金属のヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）の上記カバー部Ｃのヤング率（Ｙｏｕｎｇ'ｓ  Ｍｏｄｕｌｕｓ）に対するの比率とを組み合わせて、第１及び第２外部電極１３１、１３２の厚さを決定することができる。
【０１４０】
サンプル２６〜２８は、カバー部Ｃの厚さが８μｍであり、ニッケル（Ｎｉ）とスズ（Ｓｎ）を含む第１または第２外部電極１３１、１３２の厚さに対するカバー部の厚さの比率が本発明の数値範囲を外れた比較例であって、クラックの発生頻度が高いことが分かる。
【０１４１】
これに対し、サンプル２９及び３０は、カバー部Ｃの厚さが８μｍであり、ニッケル（Ｎｉ）とスズ（Ｓｎ）を含む第１または第２外部電極１３１、１３２の厚さに対するカバー部の厚さの比率が本発明の数値範囲内である本発明の実施例であって、クラックが発生せず、信頼性に優れていることが分かる。
【０１４２】
本発明は、上述の実施形態及び添付図面によって限定されず、添付の特許請求の範囲によって限定される。したがって、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で、当技術分野の通常の知識を有する者によって多様な形態の置換、変形、及び変更が可能であり、これも本発明の範囲に属するといえる。
【符号の説明】
【０１４３】
１１０  セラミック本体
１１１  誘電体層
１２１、１２２  第１及び第２内部電極
１３１、１３２  第１及び第２外部電極
１３１ａ、１３２ａ  第１電極層
１３１ｂ、１３２ｂ、１３１ｃ、１３２ｃ  めっき層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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