(57)【要約】【課題】零相電圧検出器に接続可能な地絡方向継電器の数の制限を緩和する。【解決手段】非接地電力系統のための地絡保護システムは、受電線２１または母線の零相電圧を検出するための零相電圧検出器３２と、母線に接続された回線２３ごとに設けられ、各々が対応する回線２３に設けられた零相変流器４０と接続された複数の地絡方向継電器４１とを備える。零相電圧検出器３２は、各相の電線路と中性点５２との間に接続されたコンデンサ５１Ａ，５１Ｂ，５１Ｃを含む。複数の地絡方向継電器４１の各々は、第１のトランス６１を含み、第１のトランス６１の２次巻線６１Ｂの出力と零相変流器４０の出力とに基づいて対応する回線２３の地絡故障を検出する。複数の地絡方向継電器４１の第１のトランス６１の１次巻線６１Ａは、中性点５２と接地極ＦＧとの間に互いに直列に接続される。【選択図】図２
2019041453.tif 000002
【特許請求の範囲】
【請求項１】
非接地電力系統の地絡保護システムであって、
前記非接地電力系統は、
受電線に接続された母線と、
前記母線に接続された複数の回線とを含み、
前記地絡保護システムは、
前記受電線または前記母線の零相電圧を検出するための零相電圧検出器と、
前記回線ごとに設けられ、各々が対応する回線に設置された零相変流器と接続された複数の地絡方向継電器とを備え、
前記零相電圧検出器は、各相の電線路と中性点との間に接続されたコンデンサを含み、
前記複数の地絡方向継電器の各々は、第１のトランスを含み、前記第１のトランスの２次巻線の出力と前記零相変流器の出力とに基づいて対応する回線の地絡故障を検出し、
前記複数の地絡方向継電器の前記第１のトランスの１次巻線は、前記中性点と接地極との間に互いに直列に接続される、地絡保護システム。
【請求項２】
前記複数の地絡方向継電器の各々は、前記零相変流器の出力が１次側に入力される第２のトランスをさらに含む、請求項１に記載の地絡保護システム。
【請求項３】
前記地絡保護システムは、前記零相電圧検出器と接続された地絡過電圧継電器をさらに備え、
前記地絡過電圧継電器は、第３のトランスを含み、前記第３のトランスの２次巻線の出力に基づいて、前記受電線または前記母線の零相電圧が過電圧か否かを判定し、
前記第３のトランスの１次巻線と前記複数の地絡方向継電器の前記第１のトランスの１次巻線とは、前記中性点と接地極との間に互いに直列に接続される、請求項１または２に記載の地絡保護システム。
【請求項４】
各前記地絡方向継電器の内部回路のための接地ノードは、前記接地極と直接接続される、請求項１〜３のいずれか１項に記載の地絡保護システム。
【請求項５】
非接地電力系統の対応する回線の地絡故障を検出するための地絡方向継電器であって、
零相電圧検出器に設けられたコンデンサ部の中性点と接続するための第１の端子と、
接地極と接続するための第２の端子と、
零相変流器と接続するための第３の端子および第４の端子と、
１次巻線が前記第１の端子と前記第２の端子との間に接続された第１のトランスと、
１次巻線が前記第３の端子と前記第４の端子との間に接続された第２のトランスと、
前記第１のトランスの２次巻線の出力と前記第２のトランスの２次巻線の出力とに基づいて、対応する回線に地絡故障が発生しているか否かを判定する演算処理器とを備える、地絡方向継電器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、非接地電力系統における地絡保護システムおよびこの地絡保護システムで用いられる地絡方向継電器に関し、たとえば、高圧受電用電力系統における地絡保護において好適に用いられる。
【背景技術】
【０００２】
複数の回線を有する非接地電力系統において地絡故障回線を検知して遮断するための継電器として、従来から地絡方向継電器（ＤＧＲ：Directional  Ground  Relay）が知られている（たとえば、特開昭６０−２６４１３号公報（特許文献１）の図１参照）。
【０００３】
具体的に各回線に設けられたＤＧＲは、共通の零相電圧検出器（ＺＰＤ：Zero-phase  Potential  Detector）によって検出された母線の零相電圧と、自回線に設けられた零相変流器（ＺＣＴ：Zero-phase  Current  Transformer）によって検出された零相電流とを取り込む。ＤＧＲは、ＺＰＤによって検出された零相電圧を判定基準信号として用い、自回線のＺＣＴによって検出された零相電流の位相を判別し、この判別結果が自回線方向の地絡故障を示す場合にトリップ信号を出力する。
【０００４】
ここで、ＺＰＤは、中性点と各相の電線路との間にそれぞれ接続されたコンデンサを有するコンデンサ部と、中性点と接地極との間に発生する零相電圧を取り出すための変圧器とを含む。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭６０−２６４１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のように、各回線に設けられたＤＧＲは、共通に設けられたＺＰＤの変圧器から出力された零相電圧を取り込むように構成されている。このため、変圧器の容量に依存して接続可能なＤＧＲの個数が制限される。逆にＺＰＤに接続するＤＧＲの数を増加しようとすると、ＺＰＤを構成する変圧器が大型化してしまうという問題が生じる。
【０００７】
この開示は、上記の問題点を考慮したものであり、その目的の１つは、非接地電力系統のための地絡保護システムにおいて、ＺＰＤに接続可能なＤＧＲの個数の制限を緩和することである。
【課題を解決するための手段】
【０００８】
一実施形態によれば、非接地電力系統は、受電線に接続された母線と、母線に接続された複数の回線とを含む。この非接地電力系統における地絡保護システムは、受電線または母線の零相電圧を検出するための零相電圧検出器と、回線ごとに設けられ、各々が対応する回線に設置された零相変流器と接続された複数の地絡方向継電器とを備える。零相電圧検出器は、各相の電線路と中性点との間に接続されたコンデンサを含む。複数の地絡方向継電器の各々は、第１のトランスを含み、第１のトランスの２次巻線の出力と零相変流器の出力とに基づいて対応する回線の地絡故障を検出する。複数の地絡方向継電器の第１のトランスの１次巻線は、中性点と接地極との間に互いに直列に接続される。
【発明の効果】
【０００９】
上記の実施形態によれば、各地絡方向継電器が零相電圧検出器に接続された第１のトランスを内蔵することによって、零相電圧検出器に接続可能な地絡方向継電器の個数の制限を緩和することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１による地絡保護システムとそのシステムが適用される非接地電力系統の構成例を示す図である。
【図２】図１のＺＰＤおよびＤＧＲの構成の具体例を示す図である。
【図３】図２に示すＤＧＲの第１の比較例を示す図である。
【図４】図２に示すＤＧＲの第２の比較例を示す図である。
【図５】実施の形態２による地絡保護システムとそのシステムが適用される非接地電力系統の構成例を示す図である。
【図６】図５のＺＰＤ，ＤＧＲ、およびＯＶＧＲの構成の具体例を示す図である。
【図７】図２に示すＤＧＲの耐圧試験について説明するための図である。
【図８】図６に示すＯＶＧＲの耐圧試験について説明するための図である。
【発明を実施するための形態】
【００１１】
以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１２】
実施の形態１．
［地絡保護システムの全体構成］
図１は、実施の形態１による地絡保護システムとそのシステムが適用される非接地電力系統の構成例を示す図である。なお、図１では図解を容易にするために、三相線路を１本の線で表現している。
【００１３】
図１を参照して、非接地電力系統は、母線２２と、この母線２２に接続された複数の回線２３＿１，２３＿２，２３＿３（総称する場合または不特定のものを示す場合、回線２３と記載する）とを含む。母線２２は受電線２１を介して電力会社側の電力系統と接続される。非接地電力系統は、たとえば、需要家構内の電力系統であり、高圧受電用（６．６ｋＶ）の電力系統である。
【００１４】
地絡保護システム２０は、電流変成器（ＣＴ：Current Transformer）３０と、過電流リレー（ＯＣＲ：Over Current Relay）３１と、零相電圧検出器（ＺＰＤ：Zero-phase  Potential  Detector）３２とを備える。図１では、上記のＣＴ３０およびＺＰＤ３２は、受電線２１に設置されているが、これに代えて母線２２に設定されていてもよい。
【００１５】
ＣＴ３０は、受電線２１を流れる各相の交流電流を検出する。ＯＣＲ３１は、ＣＴ３０によって検出された交流電流が閾値を超えているか否かを検出する。ＺＰＤ３２は、受電線２１の零相電圧Ｖ０を検出する。ＺＰＤ３２のより詳細な構成は図２を参照して後述する。
【００１６】
地絡保護システム２０は、さらに、各回線２３に対して、零相変流器（ＺＣＴ：Zero-phase  Current  Transformer）４０と、地絡方向継電器（ＤＧＲ：Directional  Ground  Relay）４１と、遮断器（ＣＢ：Circuit  Breaker）４２とを備える。
【００１７】
ＺＣＴ４０は、対応する回線２３を流れる零相電流Ｉ０を検出する。ＤＧＲ４１は、ＺＰＤ３２によって検出された零相電圧Ｖ０の位相を基準にして、対応する回線２３設置さあれたＺＣＴ４０によって検出された零相電流Ｉ０の位相を判別する。ＤＧＲ４１は、この判別結果に基づいて故障回線が自回線であると判断した場合に、対応するＣＢ４２を動作させるためのトリップ信号を出力する。より詳細には、故障回線では故障電流が電源側から負荷側に向かって流れるのに対し、他回線では故障電流が負荷側から電源側に向かって流れる。したがって、ＤＧＲ４１は、この電流方向の違いを検出することによって故障回線が自回線であるか否かを判定する。
【００１８】
なお、ＺＣＴ４０、ＤＧＲ４１、およびＣＢ４２の各々について、対応する回線２３を明示する場合には、対応する回線２３の参照符号の番号と同じ番号を、参照符号の末尾にアンダーバーと共に付すものとする。
【００１９】
［ＺＰＤおよびＤＧＲの構成］
図２は、図１のＺＰＤおよびＤＧＲの構成の具体例を示す図である。以下、図２を参照して、図１のＺＰＤ３２およびＤＧＲ４１の構成ついてさらに詳しく説明する。
【００２０】
（ＺＰＤの詳細構成）
ＺＰＤ３２は、コンデンサ部５０を備える。コンデンサ部５０は、受電線２１のＡ相の線路と中性点５２との間に接続されたコンデンサ５１Ａと、受電線２１のＢ相の線路と中性点５２との間に接続されたコンデンサ５１Ｂと、受電線２１のＣ相の線路と中性点５２との間に接続されたコンデンサ５１Ｃとを備える。
【００２１】
ここで、本実施の形態の地絡保護システム２０の場合には、ＺＰＤ３２のコンデンサ部５０の中性点５２と接地極ＦＧとの間の接続経路上に、ＤＧＲ４１に内蔵されたトランス６１の１次巻線６１Ａが設けられている点に特徴がある。図２に示すように、複数のＤＧＲ４１に内蔵されたトランス６１の１次巻線６１Ａは、コンデンサ部５０の中性点５２と接地極ＦＧとの間に互いに直列に接続されている。
【００２２】
（ＤＧＲの詳細構成）
各ＤＧＲ４１は、同一の構成を有しているので、ここでは、ＤＧＲ４１＿１を代表として説明する。ＤＧＲ４１＿１では、各種の構成要素が筐体７２に収納されている。
【００２３】
具体的に、ＤＧＲ４１＿１は、零相電圧Ｖ０を検出するための構成要素として、トランス６１と、負担抵抗６２と、ツェナーダイオード６３Ａ，６３Ｂと、アナログフィルタ６６と、Ａ／Ｄ（Analog  to  Digital）変換器６８とを含む。
【００２４】
負担抵抗６２は、トランス６１の２次巻線６１Ｂと並列に接続される。ツェナーダイオード６３Ａ，６３Ｂは互いに逆極性で直列に接続される。ツェナーダイオード６３Ａ，６３Ｂの直列接続体は、トランス６１の２次巻線６１Ｂと並列に接続される。ツェナーダイオード６３Ａ，６３Ｂは、過電圧が後段の回路に入力されるのを防止するために設けられているが必ずしも必要ではない。
【００２５】
アナログフィルタ６６は、Ａ／Ｄ変換の際の折り返し誤差の発生を防止するためのローパスフィルタである。Ａ／Ｄ変換器６８は、トランス６１の２次巻線６１Ｂから出力され、アナログフィルタ６６を通過した零相電圧Ｖ０のアナログ信号を、デジタル信号に変換する。
【００２６】
ＤＧＲ４１＿１は、さらに、零相電流Ｉ０を検出するための構成要素として、トランス６４と、負担抵抗６５と、Ａ／Ｄ変換器６９とを含む。
【００２７】
トランス６４の１次巻線６４Ａは、対応するＺＣＴ４０＿１と接続される。負担抵抗６５は、トランス６４の２次巻線６４Ｂと並列に接続される。アナログフィルタ６７は、Ａ／Ｄ変換の際の折り返し誤差の発生を防止するためのローパスフィルタである。Ａ／Ｄ変換器６９は、トランス６４の２次巻線６４Ｂから出力されてからアナログフィルタ６７を通過した零相電流Ｉ０の信号を、デジタル信号に変換する。
【００２８】
なお、１台のＡ／Ｄ変換器によってＡ／Ｄ変換器６８，６９を実現することができる。この場合、マルチプレクサによって零相電流Ｉ０のアナログ信号と零相電圧Ｖ０のアナログ信号とが順番にＡ／Ｄ変換器に入力される。
【００２９】
ＤＧＲ４１＿１は、さらに、演算処理器７０と、電源回路７１とを含む。演算処理器７０は、Ａ／Ｄ変換器６８から零相電圧Ｖ０のデジタル信号の入力を受けるとともに、Ａ／Ｄ変換器６９から零相電流Ｉ０のデジタル信号の入力を受ける。演算処理器７０は、これらの信号に基づいて、対応する回線２３＿１で地絡故障が生じているか否かを判定する。演算処理器７０は、回線２３＿１で地絡故障が生じていると判定した場合には、対応するＣＢ４２＿１にトリップ信号ＴＳを出力する。
【００３０】
演算処理器７０は、回路によって構成され、たとえば、少なくとも１つのプロセッサ（たとえば、ＣＰＵ（Central  Processing  Unit））、または少なくとも１つのＡＳＩＣ（Application  Specific  Integrated  Circuit）、または少なくとも１つのＦＰＧＡ（Field  Programmable  Gate  Array）によって構成することができる。プロセッサは、少なくとも１つのコンピュータ読み取り可能な非一時的な記憶媒体（たとえば、ハードディスクなどの磁気媒体、ＣＤ（Compact  Disk）およびＤＶＤ（Digital  Video  Disk）などの光学媒体、半導体メモリなど）から１つ以上の命令を読み取ることによって、演算処理器７０の機能の全部または一部を実行することができる。
【００３１】
電源回路７１は、対応する回線２３＿１に設けられた電圧変成器（ＶＴ：Voltage  Transformer）４３＿１と接続されることによって、単相交流電圧の入力を受ける。電源回路７１は入力された交流電圧に基づいてＤＧＲ４１＿１の内部回路を駆動するための直流電圧を生成する。
【００３２】
［本実施の形態のＤＧＲの利点］
以下、図２に示すＤＧＲ４１の利点を、比較例と対比しながら説明する。
【００３３】
（第１の比較例）
図３は、図２に示すＤＧＲの第１の比較例を示す図である。図３に示すＤＧＲ１００（１００＿１，…，１００＿３）は、トランス６４を備えていない点で図２に示すＤＧＲ４１と異なる。したがって、図３の場合、アナログフィルタ６７は、対応する回線２３に設けられたＺＣＴ４０と直接接続される。図３のその他の点は図２の場合と同じであるので、同一または対応する部分には同一の参照符号を付して説明を繰り返さない。
【００３４】
図２に示すＤＧＲ４１の場合、ＺＰＤ３２のコンデンサ部５０と接続するための入力端子６０Ｐ，６０Ｎ並びに対応するＺＣＴ４０と接続するための入力端子７３Ｐ，７３Ｎは、トランス６１，６４が介在されているために、ＤＧＲ４１の内部回路と直流的に接続されていない。このため、内部回路の接地ノードＰＳＣを外部の接地極ＦＧと直接接続していたとしても、入力端子６０Ｐ，６０Ｎ，７３Ｐ，７３Ｎに印加された直流過電圧によって内部回路が損傷を受けることはない。また、内部回路の接地ノードＰＳＣが接地極ＦＧに直接的に接続されているので、内部回路のノイズを低減させることができるというメリットがある。
【００３５】
これに対して、図３に示す比較例のＤＧＲ１００の場合、入力端子７３Ｐ，７３ＮはＤＧＲ１００の内部回路と直接接続されている。このため、入力端子７３Ｐ，７３Ｎに印加された直流過電圧によって内部回路が損傷される虞がある。これを避けるために、内部回路の接地ノードＰＳＣと外部の接地極ＦＧとの間にコンデンサ１０１を接続する必要がある。これによって、図３に示す比較例のＤＧＲ１００は、図２に示すＤＧＲ４１に比べてノイズが増加することになる。
【００３６】
上記のような入力端子への直流過電圧の印加は、ＤＧＲの耐圧試験を行う場合に考慮すべき点である。ＤＧＲの耐圧試験については実施の形態３で説明する。
【００３７】
（第２の比較例）
図４は、図２に示すＤＧＲの第２の比較例を示す図である。図４に示すＤＧＲ１００Ａは、トランス６１，６４、負担抵抗６２、およびツェナーダイオード６３Ａ，６３Ｂが設けられていない点で図２に示すＤＧＲ４１と異なる。
【００３８】
図４の場合、各ＤＧＲ１００Ａに対して共通のトランス回路部１２０がＺＰＤ３２の構成要素として設けられている。具体的にトランス回路部１２１は、トランス１２２と、負担抵抗１２３と、ツェナーダイオード１２４Ａ，１２４Ｂとを含む。これらの構成要素は、筐体１２１に収納されている。
【００３９】
トランス１２２の１次巻線１２２Ａは、ＺＰＤ３２のコンデンサ部５０の中性点５２と接地極ＦＧとの間に接続される。負担抵抗１２３は、トランス１２２の２次巻線１２２Ｂと並列に接続される。ツェナーダイオード１２４Ａ，１２４Ｂは互いに逆極性で直列に接続される。ツェナーダイオード１２４Ａ，１２４Ｂの直列接続体は、トランス１２２の２次巻線１２２Ｂと並列に接続される。ツェナーダイオード１２４Ａ，１２４Ｂは、各ＤＧＲ１００Ａに入力されるのを防止するために設けられているが必ずしも必要ではない。
【００４０】
各ＤＧＲ１００Ａのアナログフィルタ６６は、トランス回路部１２０に設けられた共通のトランス１２２の２次巻線１２２Ｂに接続される。したがって、各ＤＧＲ１００Ａは、トランス回路部１２０のトランス１２２に対して互いに並列に接続されている。
【００４１】
また、図３の場合と同様に、各ＤＧＲ１００Ａのアナログフィルタ６７は、対応する回線２３に設けられたＺＣＴ４０と直接接続される。図４のその他の点は図２の場合と同じであるので、同一または対応する部分には同一の参照符号を付して説明を繰り返さない。
【００４２】
上記のように第２の比較例の各ＤＧＲ１００Ａは、ＺＰＤ３２のトランス回路部１２０に対して互いに並列に接続されることによって、トランス回路部１２０から出力された零相電圧Ｖ０を取り込むように構成されている。このため、トランス回路部１２０のトランス１２２の容量に依存して接続可能なＤＧＲ１００Ａの個数に制限が生じてしまう。逆に、ＺＰＤ３２に接続するＤＧＲ１００Ａの数を増加しようとすると、トランス回路部１２０に設けられたトランス１２２が大型化してしまうという問題が生じる。
【００４３】
これに対して、図２に示す本実施の形態のＤＧＲ４１の場合、零相電圧Ｖ０の信号を生成するためのトランス６１が各ＤＧＲ４１に内蔵されている。各ＤＧＲ４１に設けられたこのトランス６１の１次巻線６１Ａは、ＺＰＤ３２のコンデンサ部５０の中性点５２と接地極ＦＧとの間に直列に接続される。この構成により、ＺＰＤに接続可能なＤＧＲの数の制限を緩和することができる。
【００４４】
実施の形態２．
実施の形態２の地絡保護システム２０Ａは、ＯＣＲに代えて地絡過電圧継電器（ＯＶＧＲ：Over  Voltage  Ground  Relay）が設けられている点で実施の形態１の場合と異なる。以下、図面を参照して説明する。
【００４５】
［地絡保護システムの全体構成］
図５は、実施の形態２による地絡保護システムとそのシステムが適用される非接地電力系統の構成例を示す図である。なお、図５では図解を容易にするために、三相線路を１本の線で表現している。
【００４６】
図５に示す地絡保護システム２０Ａは、ＯＣＲ３１およびＣＴ３０に代えて、ＯＶＧＲ３３が設けられている点で、図１に示す地絡保護システム２０と異なる。ＯＶＧＲ３３は、ＺＰＤ３２から零相電圧Ｖ０の入力を受ける。ＯＶＧＲ３３は、零相電圧Ｖ０が閾値を超えているか否かによって地絡故障の発生を検知する。
【００４７】
図５のその他の点は図１の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【００４８】
［ＯＶＧＲの構成］
図６は、図５のＺＰＤ，ＤＧＲ、およびＯＶＧＲの構成の具体例を示す図である。以下、図６を参照して、主としてＯＶＧＲの詳細構成ならびにＯＶＧＲとＺＰＤとの接続について説明する。ＺＰＤおよびＤＧＲについては図２で説明したとおりであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【００４９】
ＯＶＧＲ３３では、各種の構成要素が筐体９２に収納されている。具体的に、ＯＶＧＲ３３は、零相電圧Ｖ０を検出するための構成要素として、トランス８１と、負担抵抗８２と、ツェナーダイオード８３Ａ，８３Ｂと、アナログフィルタ８６と、Ａ／Ｄ変換器８８とを含む。
【００５０】
トランス８１の１次巻線８１Ａは、各ＤＧＲ４１に内蔵されたトランス６１の１次巻線６１Ａとともに、ＺＰＤ３２のコンデンサ部５０の中性点５２と接地極ＦＧとの間に互いに直列に接続される。これによって、トランス６１の２次巻線６１Ｂから零相電圧Ｖ０の信号が出力される。
【００５１】
負担抵抗８２は、トランス８１の２次巻線８１Ｂと並列に接続される。ツェナーダイオード８３Ａ，８３Ｂは互いに逆極性で直列に接続される。ツェナーダイオード８３Ａ，８３Ｂの直列接続体は、トランス８１の２次巻線８１Ｂと並列に接続される。ツェナーダイオード８３Ａ，８３Ｂは、過電圧が後段の回路に入力されるのを防止するために設けられているが必ずしも必要ではない。
【００５２】
アナログフィルタ８６は、Ａ／Ｄ変換の際の折り返し誤差の発生を防止するためのローパスフィルタである。Ａ／Ｄ変換器８８は、トランス８１の２次巻線８１Ｂから出力され、アナログフィルタ８６を通過した零相電圧Ｖ０のアナログ信号を、デジタル信号に変換する。
【００５３】
ＯＶＧＲ３３は、さらに、演算処理器９０と、電源回路９１とを含む。演算処理器９０は、Ａ／Ｄ変換器８８から零相電圧Ｖ０のデジタル信号の入力を受ける。演算処理器９０は、この入力された零相電圧Ｖ０の信号に基づいて、受電線２１で需要家構内の非接地配電系統で地絡故障が生じているか否かを判定する。
【００５４】
演算処理器９０は、回路によって構成され、たとえば、少なくとも１つのプロセッサ（たとえば、ＣＰＵ（Central  Processing  Unit））、または少なくとも１つのＡＳＩＣ（Application  Specific  Integrated  Circuit）、または少なくとも１つのＦＰＧＡ（Field  Programmable  Gate  Array）によって構成することができる。プロセッサは、少なくとも１つのコンピュータ読み取り可能な非一時的な記憶媒体（たとえば、ハードディスクなどの磁気媒体、ＣＤ（Compact  Disk）およびＤＶＤ（Digital  Video  Disk）などの光学媒体、半導体メモリなど）から１つ以上の命令を読み取ることによって、演算処理器９０の機能の全部または一部を実行することができる。
【００５５】
電源回路９１は、受電線２１に設けられた電圧変成器（ＶＴ：Voltage  Transformer）４３と接続されることによって単相交流電圧の入力を受ける。電源回路９１は入力された交流電圧に基づいてＯＶＧＲ３３の内部回路を駆動するための直流電圧を生成する。
【００５６】
［実施の形態２の効果］
上記のとおり、実施の形態２の地絡保護システム２０Ａによれば、零相電圧Ｖ０の信号を生成するためのトランス８１がＯＶＧＲ３３に内蔵されるとともに、零相電圧Ｖ０の信号を生成するためのトランス６１が各ＤＧＲ４１に内蔵されている。ＯＶＧＲ３３に内蔵されたトランス８１の１次巻線８１Ａおよび各ＤＧＲ４１に内蔵されたトランス６１の１次巻線６１Ａは、ＺＰＤ３２のコンデンサ部５０の中性点５２と接地極ＦＧとの間に直列に接続される。この構成により、ＺＰＤに接続可能なＤＧＲの数の制限を緩和することができる。
【００５７】
さらに、図６のＯＶＧＲ３３では、ＺＰＤ３２のコンデンサ部５０と接続するための入力端子８０Ｐ，８０Ｎは、トランス８１を介在することによって内部回路と直流的には接続されていない。このため、内部回路の接地ノードＰＳＣを外部の接地極ＦＧと直接接続してしても、入力端子８０Ｐ，８０Ｎに印加された直流過電圧によって内部回路が損傷を受けることはない。内部回路の接地ノードＰＳＣを接地極ＦＧに直結することによって内部回路のノイズを低減させることができるというメリットがある。上記のような入力端子への直流過電圧の印加は、ＯＶＧＲの耐圧試験を行う場合に考慮すべき点である。ＯＶＧＲの耐圧試験については実施の形態３で説明する。
【００５８】
実施の形態３．
実施の形態３では、実施の形態１，２で説明したＤＧＲ４１およびＯＶＧＲ３３の耐圧試験について説明する。
【００５９】
図７は、図２に示すＤＧＲの耐圧試験について説明するための図である。ＤＧＲ４１の耐圧試験では、零相電圧Ｖ０を検出するためのＶ０検出部２１０と、零相電流Ｉ０を検出するためのＩ０検出部２１１との耐圧が検査される。Ｖ０検出部２１０は、トランス６１、負担抵抗６２、ツェナーダイオード６３Ａ，６３Ｂ、アナログフィルタ６６、およびＡ／Ｄ変換器６８を含む。Ｉ０検出部２１１は、トランス６４、アナログフィルタ６７、およびＡ／Ｄ変換器６９を含む。
【００６０】
耐圧試験機（Ｇ）２００は、Ｖ０検出部２１０の入力端子６０Ｐ，６０ＮおよびＩ０検出部２１１の入力端子７３Ｐ，７３Ｎに接続される。既に説明したように、入力端子６０Ｐ，６０Ｎ，７３Ｐ，７３Ｎは、トランス６１，６４を介在することによって内部回路と直流的には接続されていない。このため、耐圧試験時に、内部回路の接地ノードＰＳＣと外部の接地極ＦＧとが直接接続されたままであっても、内部回路の損傷を防ぐことができる。
【００６１】
図８は、図６に示すＯＶＧＲの耐圧試験について説明するための図である。ＯＶＧＲ３３の耐圧試験では、零相電圧Ｖ０を検出するためのＶ０検出部２１２の耐圧が検査される。Ｖ０検出部２１２は、トランス８１、負担抵抗８２、ツェナーダイオード８３Ａ，８３Ｂ、アナログフィルタ８６、およびＡ／Ｄ変換器８８を含む。
【００６２】
耐圧試験機（Ｇ）２００は、Ｖ０検出部２１２の入力端子８０Ｐ，８０Ｎに接続される。既に説明したように、入力端子８０Ｐ，８０Ｎは、トランス８１を介在することによって内部回路と直流的には接続されていない。このため、耐圧試験時に、内部回路の接地ノードＰＳＣと外部の接地極ＦＧとが直接接続されたままであっても、内部回路の損傷を防ぐことができる。
【００６３】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６４】
２０，２０Ａ  地絡保護システム、２１  受電線、２２  母線、２３  回線、５０  コンデンサ部、５１Ａ，５１Ｂ，５１Ｃ  コンデンサ、５２  中性点、６０Ｎ，６０Ｐ，７３Ｎ，７３Ｐ，８０Ｎ，８０Ｐ  入力端子、６１，６４，８１，１２２  トランス、６１Ａ，６４Ａ，８１Ａ，１２２Ａ  １次巻線、６１Ｂ，６４Ｂ，８１Ｂ，１２２Ｂ  ２次巻線、７０，９０  演算処理器、ＦＧ  接地極、Ｉ０  零相電流、ＰＳＣ  接地ノード、Ｖ０  零相電圧。 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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