(57)【要約】【課題】高い放射線環境に曝される半導体装置において、γ線の被曝に起因して絶縁膜に電荷が溜まり、リーク電流が生じることを防ぐことで、半導体装置の信頼性を高める。【解決手段】半導体基板の上面のドレイン領域２およびソース領域３と、半導体基板上に形成されたゲート電極４とを有するＭＯＳＦＥＴと、半導体基板上において、アクティブ領域を露出する開口部を備えた素子分離絶縁膜９とを形成する。ここで、素子分離絶縁膜９と平面視で重なり、ゲート電極４と一体となっているゲート引き出し配線１６を、ゲート電極４から露出する領域において、平面視でドレイン領域２およびソース領域３の相互間に跨がらない位置に形成する。【選択図】図１
2019192664.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上面に形成され、互いに第１方向に隣り合うソース領域およびドレイン領域と、
前記半導体基板上に形成され、前記ソース領域および前記ドレイン領域の相互間の前記半導体基板の前記上面である第１領域の一部を露出する素子分離絶縁膜と、
前記素子分離絶縁膜から露出する前記第１領域の一部の上に、前記素子分離絶縁膜より薄いゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と一体となって接続されており、前記素子分離絶縁膜上に形成されたゲート引き出し配線と、
を有し、
前記ゲート電極、前記ソース領域および前記ドレイン領域は、電界効果トランジスタを構成しており、
前記ゲート引き出し配線は、平面視において、前記ソース領域または前記ドレイン領域の一方と離間している、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ゲート引き出し配線は、前記第１領域に対し平面視で離間している、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記半導体基板の前記上面に形成され、上面に前記ソース領域および前記ドレイン領域が形成されたウェルと、
平面視で前記ゲート電極のゲート幅方向の端部と重なる前記第１領域に形成され、前記ウェルよりも不純物濃度が高い第１半導体領域と、
をさらに有し、
前記ウェルおよび前記第１半導体領域は、前記ソース領域および前記ドレイン領域とは異なる導電型を有している、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１半導体領域は、前記ソース領域と電気的に接続されている、半導体装置。
【請求項５】
請求項３記載の半導体装置において、
前記第１半導体領域の直上に前記素子分離絶縁膜を介して形成された第１電極をさらに有し、
前記第１電極には、前記第１半導体領域と同じ電位が印加される、半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記第１半導体領域の直上に前記素子分離絶縁膜を介して形成され、前記ソース領域と電気的に接続されたソース電極をさらに有する、半導体装置。
【請求項７】
請求項３記載の半導体装置において、
前記半導体基板の前記上面に形成され、前記ウェル、前記ソース領域および前記ドレイン領域を平面視で囲む第２半導体領域である素子分離領域をさらに有し、
前記素子分離領域は、前記ウェルと同じ導電型を有しており、
前記素子分離領域と前記第１半導体領域とは、互いに接している、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記ゲート電極のゲート長方向において、前記ゲート引き出し配線の長さは、前記ゲート電極の長さよりも小さい、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記半導体基板は、シリコンよりもバンドギャップが大きい材料から成る、半導体装置。
【請求項１０】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の上面にソース領域およびドレイン領域を形成する工程、
（ｃ）前記（ｂ）工程の後、前記半導体基板上に第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜をパターニングすることで、前記ソース領域および前記ドレイン領域の相互間の前記半導体基板の前記上面である第１領域の一部を露出する開口部を備えた、前記第１絶縁膜から成る素子分離絶縁膜を形成する工程、
（ｅ）前記第１領域および前記素子分離絶縁膜を覆うように、前記半導体基板上に、前記素子分離絶縁膜より膜厚が小さいゲート絶縁膜と、導電膜とを順に形成する工程、
（ｆ）前記導電膜をパターニングすることで、前記導電膜から成り、前記開口部内で前記第１領域上に位置するゲート電極と、前記導電膜から成り、前記ゲート電極と一体となって接続されているゲート引き出し配線とを形成する工程と、
を有し、
前記ゲート電極、前記ソース領域および前記ドレイン領域は、電界効果トランジスタを構成しており、
前記ゲート引き出し配線は、平面視において、前記ソース領域または前記ドレイン領域の一方と離間している、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に係り、特に、放射線量の高い環境に曝される半導体装置に関する。
【背景技術】
【０００２】
現在、製造されている工業品の多くはケイ素（以下、Ｓｉとする）を材料とした半導体素子を採用し、Ｓｉの発展と共に大きく性能を向上させてきた。一方で、高放射線場などの過酷環境に曝される製品では汎用Ｓｉデバイスが適用できないため、過酷環境で動作する半導体素子の開発が待たれている。
【０００３】
特許文献１（特開平５−５５４７５号公報）には、半導体基板の上面に形成された溝内に埋め込まれた素子分離絶縁膜と、当該素子分離絶縁膜により分離されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−５５４７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
放射線が半導体デバイスに照射された場合、絶縁膜中に捕獲電荷が溜まる問題がある。この電荷により、半導体基板と絶縁膜との界面には欠陥が生じ、当該欠陥に起因してリーク電流が増大する。捕獲電荷は、当該絶縁膜が厚い箇所、および、ゲート電極と半導体基板との間において特に溜まり易い。したがって、ソース領域とドレイン領域との間に亘って、素子分離絶縁膜上にゲート電極が形成されている場合、当該ゲート電極の下のソース領域とドレイン領域との間では界面欠陥が生じ易くなり、リーク電流が流れる問題が生じる。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
代表的な実施の形態による半導体装置は、半導体基板の上面に形成されたソース領域およびドレイン領域と、半導体基板上のゲート電極とを有するトランジスタにおいて、半導体基板上の素子分離絶縁膜と重なり、ゲート電極と一体となったゲート引き出し配線を、ソース領域またはドレイン領域に対し平面視で離間した位置に配置するものである。
【発明の効果】
【０００９】
代表的な実施の形態によれば、半導体装置の信頼性を向上させることができる。特に、γ線の被曝により絶縁膜中に蓄積された捕獲電荷に起因してリーク電流が生じることを防ぐことができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１である半導体装置を示す平面図である。
【図２】図１のＡ−Ａ線における断面図である。
【図３】図１のＢ−Ｂ線における断面図である。
【図４】本発明の実施の形態１の変形例である半導体装置を示す平面図である。
【図５】本発明の実施の形態２である半導体装置を示す平面図である。
【図６】図５のＣ−Ｃ線における断面図である。
【図７】図５のＤ−Ｄ線における断面図である。
【図８】本発明の実施の形態２である半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】本発明の実施の形態３である半導体装置を示す平面図である。
【図１６】本発明の実施の形態４である半導体装置を示す平面図である。
【図１７】本発明の実施の形態４の変形例１である半導体装置を示す平面図である。
【図１８】本発明の実施の形態４の変形例２である半導体装置を示す平面図である。
【図１９】本発明の実施の形態５である半導体装置を示す平面図である。
【図２０】比較例である半導体装置を示す平面図である。
【図２１】図２０のＥ−Ｅ線における断面図である。
【図２２】ゲート電圧とゲートおよび酸化膜の容量比との関係の変化を示すグラフである。
【図２３】ゲート電圧とゲートおよび酸化膜の容量比との関係の変化を示すグラフである。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００１２】
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ」、「ｎ＋」の順に不純物濃度が高くなる。
【００１３】
（実施の形態１）
＜半導体装置の構造＞
以下では、放射線に曝される環境で使用される半導体装置において、放射線被曝に起因するリーク電流の発生を防ぎ、半導体装置の信頼性を向上させることについて説明する。
【００１４】
図１に、本発明の実施の形態１である半導体装置の平面図を示し、図２および図３に、本実施の形態の半導体装置の断面図を示す。図２は、図１のＡ−Ａ線における断面図であり、図３は、図１のＢ−Ｂ線における断面図である。図３は、ソース・ドレイン領域上のプラグと、ゲート引き出し配線とを含む断面図である。図１を含む本願の平面図では、ゲート電極を輪郭だけ示してゲート電極の下の構造を透過して示している。また、図１では、素子分離絶縁膜の輪郭だけを示し、素子分離絶縁膜を透過して素子分離絶縁膜の下の構造を示している。図１では素子分離絶縁膜を貫通する開口部の輪郭を破線で示している。これは、他の平面図でも同様である。すなわち、図で示す破線で囲まれた領域の内側はアクティブ領域であり、当該破線で囲まれた領域の外側には素子分離絶縁膜が形成されている。また、図１ではゲート絶縁膜および層間絶縁膜を示していない。
【００１５】
ここでは、ｎチャネル型のＭＯＳＦＥＴについて記載するが、本願発明は、ｐチャネル型ＭＯＳＦＥＴにも適用することができる。ｐチャネル型ＭＯＳＦＥＴは、以下に説明するｎチャネル型ＭＯＳＦＥＴの各半導体層の導電型を反転させることで形成することができる。これは、本実施の形態に限らず、後述する他の実施の形態でも同様である。
【００１６】
図１および図２に示すように、本実施の形態の半導体装置は、ワイドバンドギャップ材料であるＳｉＣ（炭化ケイ素）から成る半導体基板を有している。つまり、半導体基板は、Ｓｉ（シリコン）よりもバンドギャップが大きい材料から成る。半導体基板の上面には、半導体素子であるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳ型電界効果トランジスタ）が形成されている。すなわち、本実施の形態の半導体装置は、炭化ケイ素半導体装置である。このように、半導体基板は、主面（上面）と、主面の反対側の裏面（下面）とを有しており、当該主面近傍には、複数のＭＯＳＦＥＴが並べて形成されている。なお、図１〜図３では、ＭＯＳＦＥＴを１つのみ示している。以下では、半導体基板の主面を、半導体基板の上面と呼ぶ。
【００１７】
半導体基板は、ｎ型のＳｉＣ基板１０と、ＳｉＣ基板１０上に形成されたｎ型のエピタキシャル層（半導体層）１１との積層基板により構成されている。ここでは、ＳｉＣ基板１０とエピタキシャル層１１とを含む当該積層基板を半導体基板と呼ぶ。エピタキシャル層１１の上面には、ｐ型の半導体領域であるウェル１が形成されている。ウェル１は、エピタキシャル層１１の上面から、エピタキシャル層１１の途中深さに亘って、エピタキシャル層１１内に形成されている。ウェル１は、エピタキシャル層１１の上面にｐ型の不純物（例えばＡｌ（アルミニウム））が導入された半導体領域である。また、ＳｉＣ基板１０の裏面に接して、例えば金属膜から成る裏面電極１４が形成されている。裏面電極１４は、例えばＡｕ（金）を含む導電膜であり、半導体チップが単体デバイスであるなら、例えばドレイン電極５に電気的に接続されている。
【００１８】
半導体基板の上面上には、ＭＯＳＦＥＴの周囲を囲む素子分離絶縁膜９が形成されている。素子分離絶縁膜９は、例えば酸化シリコン膜から成る。図１に破線で示すように、半導体基板の上面に沿って広がる素子分離絶縁膜９は、平面視で矩形の開口部を有している。つまり、図１において符号９は、破線で囲まれた矩形領域の内側ではなく破線で囲まれた矩形領域の外側に形成された膜を指している。素子分離絶縁膜９の当該開口部の内側の領域、つまりアクティブ領域において、半導体基板の上面には、互いに離間するソース領域３およびドレイン領域２が形成されている。ソース領域３およびドレイン領域２のそれぞれは、ウェル１の上面からウェル１の途中深さまで形成されたｎ＋型半導体領域である。ソース領域３およびドレイン領域２は、半導体基板の上面に沿う方向であるＸ方向に並んで配置されている。ソース領域３およびドレイン領域２のそれぞれは、半導体基板の上面にｎ型の不純物（例えばＮ（窒素））を導入することで形成されている。
【００１９】
なお、プラグ７は素子分離絶縁膜９を除去した箇所において半導体基板に達して形成されるため、実際には、プラグ７の直下に素子分離絶縁膜９は形成されていない。すなわち、素子分離絶縁膜９の開口部の一部とプラグ７の一部とが平面視で重なる場合、当該開口部の輪郭の一部は、プラグ７の輪郭に沿った形状となる。
【００２０】
ここで、素子分離絶縁膜９の開口部は、ソース領域３およびドレイン領域２のそれぞれの一部のみと重なっており、ソース領域３およびドレイン領域２のそれぞれの他の一部は、素子分離絶縁膜９に覆われている。また、ソース領域３およびドレイン領域２のそれぞれは、当該開口部よりもＹ方向における長さが長く、Ｙ方向の当該開口部の両端よりも外側に、ソース領域３およびドレイン領域２のそれぞれの一部が延在している。このため、アクティブ領域内のみならず、アクティブ領域の外の領域、つまり、素子分離絶縁膜９と平面視で重なる領域においても、ソース領域３およびドレイン領域２はウェル１を挟んで対向している。つまり、素子分離絶縁膜９は、ソース領域３およびドレイン領域２の相互間の半導体基板の上面の一部を、開口部において露出している。Ｙ方向は、半導体基板の上面に沿う方向であって、平面視でＸ方向に対し直交する方向である。
【００２１】
半導体基板の上面、つまり、ウェル１の上面では、アクティブ領域、ソース領域３およびドレイン領域２のそれぞれを囲むように、ｐ型半導体領域から成る素子分離領域（素子分離層）８が形成されている。素子分離領域８は、エピタキシャル層１１の上面にｐ型の不純物（例えばＡｌ（アルミニウム））が導入された半導体領域である。素子分離領域８は、ウェル１の上面からウェル１の途中深さに亘ってウェル１内に形成されている。アクティブ領域、ソース領域３およびドレイン領域２のそれぞれと素子分離領域８とは、ウェル１を介して離間している。
【００２２】
アクティブ領域の半導体基板上には、素子分離絶縁膜９よりも厚さが薄いゲート絶縁膜１２と、ゲート絶縁膜１２上のゲート電極４とが形成されている。ゲート絶縁膜１２は、上記開口部の端部である素子分離絶縁膜９と、アクティブ領域の半導体基板の上面とを覆っている。アクティブ領域内において、ソース領域３の直上の領域から、ドレイン領域２の直上の領域に亘って、ゲート電極４が形成されている。ゲート電極４はＹ方向に延在している。アクティブ領域の外、つまり素子分離絶縁膜９の上では、ゲート電極４のＹ方向の一方の端部と一体となって接続されているゲート引き出し配線（ゲート配線）１６が、Ｙ方向に延在している。ゲート引き出し配線１６は、アクティブ領域側から、ウェル１および素子分離領域８のそれぞれの上を通るように延在している。
【００２３】
ゲート電極４は、Ｙ方向において、アクティブ領域内ではなく素子分離絶縁膜９の直上で終端している。つまり、ゲート電極４のＹ方向（ゲート幅方向）の両端部は素子分離絶縁膜９上に乗り上げている。これは、ゲート電極４の端部近傍は電界が集中しやすい領域であり、アクティブ領域内でゲート電極４および比較的薄い酸化シリコン膜などから成るゲート絶縁膜が終端していると、ゲート電極４の端部近傍で絶縁破壊が起き易いためである。つまり、ゲート電極４の端部は厚い素子分離絶縁膜９上で終端させることが望ましい。このように、ゲート電極４は素子分離絶縁膜９の開口部をＹ方向に跨がるように延在しており、当該開口部の外側では、ゲート電極４に電位を供給するために素子分離絶縁膜９上で延在するゲート引き出し配線１６に接続されている。
【００２４】
また、ゲート電極４の幅は、Ｙ方向（ゲート幅方向）において、ドレイン領域２およびソース領域３のそれぞれよりの幅よりも小さい。したがって、Ｙ方向におけるゲート電極４の端部よりも外側において、ドレイン領域２およびソース領域３は互いに対向している。
【００２５】
半導体基板上には、素子分離絶縁膜９、ゲート絶縁膜１２およびゲート電極４を覆う層間絶縁膜１３が形成されている。層間絶縁膜１３は、例えば酸化シリコン膜から成り、その上面は平坦化されている。層間絶縁膜１３には、層間絶縁膜１３を貫通する複数の貫通孔（接続孔）が形成されている。接続孔は、ソース領域３、ドレイン領域２および素子分離領域８のそれぞれの直上に形成されている。また、図示していない領域では、延在するゲート引き出し配線１６の先でゲート引き出し配線１６の直上にも接続孔が形成されている。半導体基板の上面に達している接続孔は、層間絶縁膜１３に加え、ゲート絶縁膜１２および素子分離絶縁膜９も貫通している。
【００２６】
各接続孔の内側には、プラグ７が埋め込まれている。また、層間絶縁膜１３上には、プラグ７を介してドレイン領域２に電気的に接続されたドレイン電極５と、他のプラグ７を介してソース領域３に電気的に接続されたソース電極６とが形成されている。ソース電極６は、他のプラグ７を介して、素子分離領域８にも電気的に接続されている。つまり、ソース領域３と素子分離領域８とは同電位（ソース電位）となる。また、ソース領域３と素子分離領域８とに接続されたウェル１も、ソース電位となる。プラグ７、ドレイン電極５およびソース電極６のそれぞれは、例えばＡｌ（アルミニウム）膜から成る。
【００２７】
本実施の形態の主な特徴は、Ｘ方向においてソース領域３上とドレイン領域２上に亘って形成されているゲート電極４のゲート長方向の長さ（幅）ａ１に比べて、Ｘ方向におけるゲート引き出し配線１６の長さ（幅）ｂ１の方が小さいことにより、ゲート引き出し配線１６がソース領域３およびドレイン領域２の相互間に亘って形成されていないことにある。つまり、ここでは、素子分離絶縁膜９と重なる領域（フィールド領域）では、ソース領域３の直上から、ドレイン領域２の直上に亘って、ゲート電極４（ゲート引き出し配線１６）が形成されていない。言い換えれば、ゲート電極４はソース領域３およびドレイン領域２のそれぞれと平面視で重なっているが、ゲート引き出し配線１６は、ソース領域３に対し平面視で離間している。
【００２８】
＜本実施の形態の効果＞
図２０および図２１を用いて、本実施の形態の効果について説明する。図２０は、比較例の半導体装置を示す平面図であり、図２１は、比較例の半導体装置を示す断面図である。図２１は、図２０のＥ−Ｅ線における断面図である。
【００２９】
図２０および図２１に示す比較例のＭＯＳＦＥＴの構造は、Ｙ方向に延在するゲート引き出し配線２０（ゲート電極４）が、平面視で素子分離絶縁膜９と重なる領域において、ソース領域３およびドレイン領域２の間に亘って形成されている点で、本実施の形態の半導体装置と異なる。
【００３０】
半導体装置の多くでは、Ｓｉ（シリコン）を材料とした半導体素子を採用することが考えられる。一方で、高放射線場などの過酷環境に曝される産業製品では汎用Ｓｉデバイスが適用できないため、バンドギャップが大きい材料である炭化ケイ素を用いることがある。
【００３１】
放射線が与える影響には、主に、トータルドーズ効果、はじき出し損傷効果およびシングルイベント効果の３つがあり、エネルギーレベルの高いγ線は特にトータルドーズ効果による影響が問題となる。トータルドーズ効果とは、バンドギャップよりも大きなエネルギーを吸収材（例えば半導体および絶縁膜）へ照射した際に、吸収材内で電子−正孔対が発生し、そのようにして生じたキャリアが吸収材内に蓄積されることを指す。半導体内で発生した電子−正孔対は、無電界下であれば再結合し、電界効果が働いているのであれば、拡散またはドリフトし、電流としてデバイス外へ取り出される。このため、誘起されたキャリア（電子および正孔）は半導体内で残留することなく、その影響は殆ど無視できる。
【００３２】
一方、酸化膜などの絶縁材内で生成された電子と正孔は膜中の電界の影響を受け、それぞれポテンシャルエネルギーが低い方へドリフトする。正孔は電子と比較して移動度が低く、正孔捕獲中心に捕獲される確率が高いため、絶縁膜中に蓄積され易い。捕獲された正孔（捕獲電荷）は絶縁膜内で正電荷を形成するため、この結果生成される空間電場は、トランジスタのしきい値電圧を負へ変化させる。十分な量の正電荷が蓄積された場合、ｎチャネル型トランジスタは、ゲートに０Ｖが入力されても電流を流し続けるデプレッション型デバイスとなり、リーク電流が増大する。
【００３３】
また、捕獲電荷の影響としては、次のようなものもある。絶縁膜内に捕獲電荷が蓄積されると、絶縁膜と半導体層との界面に欠陥が誘起され、しきい値電圧の変動、および、キャリアの移動度低下などの問題が起きる。欠陥密度が増大すると、欠陥を介して流れるオフリーク電流も増大するため、しきい値電圧の変動などのパラメータ不良の問題、および、ＳＮ（シグナル−ノイズ）比を確保できない問題などの機能的な不良を発生させる。
【００３４】
ＳｉＣ（炭化ケイ素）はＳｉ（シリコン）とＣ（炭素）で構成される化合物半導体であり、バンドギャップがＳｉと比較し３倍程度大きい。このため、半導体と絶縁膜との界面に形成される界面準位で、半導体側に形成されるものについては、その準位を介して流れるリーク電流の増大を抑制することができる。しかし、絶縁膜についてはＳｉデバイスと同じ材料を用いることが多く、積算線量の増大に伴う捕獲電荷の増加がリーク電流に悪影響を及ぼすことが懸念される。
【００３５】
図２０および図２１に示す比較例の半導体装置では、ゲート電極４は素子を区画する素子分離絶縁膜９に乗り上げる構造となっている。比較例の半導体装置にγ線を照射した場合、素子分離絶縁膜９を含む絶縁膜中には正孔−電子対が生成される。生成されるキャリア数は絶縁膜の厚さに依存して増加するため、素子分離絶縁膜９と半導体基板との界面では、アクティブ領域のゲート絶縁膜１２内よりも多くの捕獲電荷が蓄積される。これは、素子周辺（フィールド領域）、つまり素子分離絶縁膜９が形成された領域において界面欠陥がより誘起され易く、リーク電流がより発生し易いことを意味している。図２１には、正孔を黒丸で示し、界面欠陥を×で示している。
【００３６】
本発明者らは、比較例のＭＯＳＦＥＴを構成する各絶縁膜に外部より３ＭＶ／ｃｍを印加した条件で５０ｋＧｙのγ線を照射する実験を行った。その結果、１ＭＶ／ｃｍにおける相互コンダクタンスが、界面欠陥に起因して３桁以上増加することを見出した。相互コンダクタンスは抵抗の逆数を示しているため、同じ電界強度であるなら、相互コンダクタンスが大きいほど電流が大きいことを示している。つまり、積算線量が十分に高ければ、ＳｉＣでもオフリーク電流が増大することが分かる。
【００３７】
上記のように放射線被曝により特性変動したデバイスを３００℃でアニール処理すると、相互コンダクタンス特性はγ線を照射する前の波形と重なる。これは、欠陥を誘起していた絶縁膜中の捕獲電荷が取り除かれた影響によりオフリークが低減されたことを意味している。すなわち、γ線照射環境下において長期にわたる高い信頼性を得るためには、絶縁膜中に捕獲される正電荷を減少させることも重要である。しかし、特性変動したデバイスを３００℃でアニール処理することが困難である場合もある。
【００３８】
そこで、本実施の形態では、リーク電流の原因となる界面欠陥が生じた場合に、界面欠陥がドレイン−ソース間を跨がないようにすることで、リーク電流の発生を防ぐことを可能としている。すなわち、本実施の形態では、図１〜図３に示すように、放射線の被曝に起因してゲート電極４と半導体基板との間の素子分離絶縁膜９に電荷が蓄積された際、電荷の蓄積に起因してフィールド領域のソース領域３およびドレイン領域２間でリーク電流が流れることを防ぐことができる。
【００３９】
つまり、放射線（γ線）が照射された半導体装置では、ゲート電極と半導体基板（ウェル）との間の厚い素子分離絶縁膜内に正電荷が溜まり易い。このため、図２０に示す比較例のように、素子分離絶縁膜９が形成された領域（フィールド領域）において、ソース領域３およびドレイン領域２の間に亘ってゲート電極４（ゲート引き出し配線２０）が形成されている場合、ゲート電極４（ゲート引き出し配線２０）の直下の素子分離絶縁膜９内に正孔が蓄積され、ゲート電極４の直下の素子分離絶縁膜９と半導体基板との間に界面欠陥が生じる。フィールド領域においてソース領域３およびドレイン領域２の間に亘ってゲート電極４が形成されている比較例では、ソース領域３およびドレイン領域２の間に亘って界面欠陥が形成されるため、ソース領域３およびドレイン領域２間にリーク電流の流れる経路であるチャネル層が形成される。
【００４０】
これに対し、本実施の形態では、フィールド領域のゲート電極４、つまり、素子分離絶縁膜９の直上のゲート引き出し配線１６のＸ方向の長さｂ１を、アクティブ領域内のゲート電極４のＸ方向（ゲート長方向）の長さａ１より小さくしている。言い換えれば、素子分離絶縁膜９と平面視で重なる領域（フィールド領域）において、ゲート電極４（ゲート引き出し配線１６）は、ソース領域３およびドレイン領域２間に亘って形成されていない。つまり、ゲート引き出し配線１６は、ソース領域３またはドレイン領域２のいずれか一方と平面視で接しているとしても、他方とは平面視で離間している。言い換えれば、ゲート引き出し配線１６は、平面視でソース領域３またはドレイン領域２のいずれか一方と離間している。すなわち、素子分離絶縁膜９と平面視で重なり、ゲート電極４と一体となっているゲート引き出し配線１６を、ゲート電極４から露出する領域において、平面視でドレイン領域２およびソース領域３の相互間に跨がらないように形成している。
【００４１】
このため、放射線被曝によりゲート電極４（ゲート引き出し配線１６）の直下の素子分離絶縁膜９内に正孔が蓄積され、素子分離絶縁膜９と半導体基板との界面に欠陥が生じたとしても、ソース領域３およびドレイン領域２間に亘る界面欠陥は形成されない。よって、ソース領域３およびドレイン領域２間にリークパスが形成されないため、リーク電流（オフリーク電流）の発生を防ぐことができる。また、界面欠陥の発生に起因するしきい値電圧の変動およびキャリアの移動度低下などの問題が起きることを防ぐことができ、ＳＮ（シグナル−ノイズ）比の確保も容易となる。以上より、半導体装置の信頼性を向上させることができる。
【００４２】
本実施の形態では、図１に示すゲート電極４のゲート幅がドレイン領域２およびソース領域３のそれぞれの幅よりも小さく、Ｙ方向におけるゲート電極４の端部よりも外側において、ドレイン領域２およびソース領域３は互いに対向している場合について説明した。これに対し、ゲート電極４のＹ方向のゲート幅が、ドレイン領域２およびソース領域３のそれぞれのＹ方向の幅よりも長くてもよい。つまり、平面視において、ドレイン領域２およびソース領域３のそれぞれのＹ方向の端部よりも外側に、ゲート電極４のＹ方向の端部が突出していてもよい。この場合、本実施の形態の半導体装置では、平面視でゲート電極４のＹ方向の端部の外側を回り込むようにドレイン領域２およびソース領域３の相互間のリークパスが形成されることを防ぐことができる。つまり、リーク電流の発生を防ぐことができる。ただし、このような構成よりも、図１に示すようにゲート電極４のゲート幅が、Ｙ方向のソース領域３およびドレイン領域２のそれぞれの幅より小さい場合の方が、リーク電流の抑制効果は高い。
【００４３】
なお、本実施の形態１の半導体装置は、後述する実施の形態２の半導体装置と平面レイアウトが異なるが、実施の形態２の半導体装置と同様の製造方法により形成することができる。よって、ここでは本実施の形態１の半導体装置の製造方法の説明は省略する。
【００４４】
＜変形例＞
図４に、本実施の形態１の半導体装置の変形例の平面図を示す。図４に示す構造は、図１に示す構造に比べて、ゲート引き出し配線１６のレイアウトのみが異なる。
【００４５】
すなわち、ゲート引き出し配線１６の数は複数本であってもよい。ここでは、複数のゲート引き出し配線１６のうちの１つはソース領域３と重なり、複数のゲート引き出し配線１６のうちの他の１つはドレイン領域２と重なっているが、それらの２つのゲート引き出し配線１６同士の間は離間している。ここでも、２つのゲート引き出し配線１６のそれぞれは、平面視でソース領域３またはドレイン領域２のいずれか一方と離間している。よって、２つのゲート引き出し配線１６同士の間の領域の直下の素子分離絶縁膜９近傍には正孔が蓄積され難く、界面欠陥が生じ難い。このため、図１〜図３を用いて説明した構造と同様の効果を得ることができる。
【００４６】
（実施の形態２）
次に、図５〜図７を用いて、本実施の形態２の半導体装置について説明する。図５に、本発明の実施の形態２である半導体装置の平面図を示し、図６および図７に、本実施の形態の半導体装置の断面図を示す。図６は、図５のＣ−Ｃ線における断面図であり、図７は、図５のＤ−Ｄ線における断面図である。
【００４７】
図５〜図７に示すように、本実施の形態の半導体装置は、ドレイン領域２、ゲート電極４、ゲート引き出し配線１６のそれぞれのＸ方向の幅が大きい点で、前記実施の形態１と異なる。また、ここでは、平面視において、ドレイン領域２とゲート電極４とが重なる部分のＸ方向の幅が、ソース領域３とゲート電極４とが重なる部分のＸ方向の幅よりも大きい点、および、ゲート引き出し配線１６が、互いに対向するドレイン領域２とソース領域３との間の領域と平面視で重なっていない点で、前記実施の形態１と異なる。また、素子分離絶縁膜９の開口部のＸ方向の幅が小さく、Ｘ方向においてもゲート電極４の両端が素子分離絶縁膜９上に乗り上げている点で、前記実施の形態１と異なる。
【００４８】
本実施の形態では、ゲート引き出し配線１６を、ソース領域３およびドレイン領域２同士の間の領域と重ねず、当該領域の横に配置することができるため、ソース領域３およびドレイン領域２同士の間が狭い場合でも、無理なくゲート引き出し配線１６を最小加工寸法以上の幅で形成することができる。つまり、ゲート電極４の長さａ１が仮に最小加工寸法である場合、前記実施の形態１のように、ゲート電極４のＹ方向の端部から、ゲート電極４よりも細いゲート引き出し配線１６を延ばそうとすると、最小加工寸法よりも長さｂ１が小さいゲート引き出し配線１６を形成することになるため、半導体装置の製造が困難となる。
【００４９】
これに対し、ここではゲート電極４の長さａ１を広げている。このため、素子分離絶縁膜９の開口部のＸ方向の幅が最小加工寸法である場合でも、ゲート引き出し配線１６を最小加工寸法より小さい幅で形成する必要はない。よって、ゲート引き出し配線１６の長さｂ１を大きくすることができるため、加工条件の緩和に伴う歩留り向上が可能となる。また、ゲート引き出し配線１６を比較的太く形成することができるため、ゲート引き出し配線１６の抵抗を低減することができる。
【００５０】
また、図６に示すように、ゲート電極４はドレイン領域２上において素子分離絶縁膜９上に広く乗り上げた構成となっている。このようにゲート電極４が乗り上げた長さの分、ドレイン領域２上の接続孔とソース領域３上の接続孔との間の間隔が広くなる。よって、図７に示すように、ゲート電極４から引き出したゲート引き出し配線１６をドレイン領域２上から引き出すことができる。したがって、ドレイン領域２とソース領域３との間の領域の直上にはゲート電極４（ゲート引き出し配線１６）が設けられていない。言い換えれば、ゲート引き出し配線１６は、ドレイン領域２とソース領域３との間の領域に対し、平面視で離間している。このため、素子分離絶縁膜９の下部においてドレイン−ソース間に界面欠陥が生成されることを防ぐことができ、前記実施の形態１に比べて、オフリーク電流をより低減することができる。
【００５１】
次に、図８〜図１４を用いて、本実施の形態の半導体装置の製造方法について説明する。図８〜図１４は、本実施の形態の半導体装置の製造工程中の断面図である。図８〜図１４は、図６と同じ位置を示す断面である。
【００５２】
まず、図８に示すように、上面と、上面の反対側の裏面とを有するｎ型のＳｉＣ基板（半導体基板）１０を準備する。ＳｉＣ基板１０は、ＳｉＣ（炭化ケイ素）から成る基板である。続いて、ＳｉＣ基板１０の上面上に、エピタキシャル成長法を用いて、ＳｉＣから成るｎ型のエピタキシャル層１１を形成する。ここでは、エピタキシャル層１１にｎ型の不純物（例えばＮ（窒素））を導入しながらエピタキシャル層１１を成長させることにより、エピタキシャル層１１を所望の不純物濃度で形成することが可能となる。
【００５３】
次に、図９に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、エピタキシャル層１１の上面にｐ型の不純物（例えばＡｌ（アルミニウム））を打ち込む。これにより、エピタキシャル層１１の上面に、ｐ型半導体領域である素子分離領域８を形成する。素子分離領域８は、エピタキシャル層１１の上面から、エピタキシャル層１１の途中深さまで達してアイソレーション領域に形成される。つまり、素子分離領域８は、後にＭＯＳＦＥＴが形成される領域を平面視で囲むように形成される。
【００５４】
次に、図１０に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、エピタキシャル層１１の上面にｐ型の不純物（例えばＡｌ（アルミニウム））を打ち込む。これにより、エピタキシャル層１１の上面に、ｐ型半導体領域（ｐ型拡散層）であるウェル１を形成する。ウェル１は、素子分離領域８よりもｐ型不純物濃度が低く、形成深さが深い。ただし、ウェル１の下面は、エピタキシャル層１１とＳｉＣ基板１０との界面に達していない。素子分離領域８は、ウェル１の上面に位置し、平面視で環状の形状を有している。
【００５５】
次に、図１１に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、エピタキシャル層１１の上面にｎ型の不純物（例えばＮ（窒素））を高濃度で打ち込む。これにより、エピタキシャル層１１の上面に、ｎ＋型半導体領域であるソース領域３およびｎ＋型半導体領域であるドレイン領域２を形成する。ソース領域３およびドレイン領域２のそれぞれの形成深さは、ウェル１の深さよりも浅い。ソース領域３およびドレイン領域２は、ウェル１の上面において、平面視で素子分離領域８に囲まれる位置に形成する。
【００５６】
次に、図１２に示すように、エピタキシャル層１１上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、比較的厚い絶縁膜を形成する。この絶縁膜は例えば酸化シリコンから成る。その後、当該絶縁膜をフォトリソグラフィ技術およびエッチング法を用いて加工（パターニング）し、これによりエピタキシャル層１１の上面を露出させ、当該絶縁膜から成る素子分離絶縁膜９を形成する。ここでは、互いに対向するソース領域３およびドレイン領域２同士の間の領域を露出する開口部を素子分離絶縁膜９に形成する。
【００５７】
続いて、エピタキシャル層１１上に、素子分離絶縁膜９よりも膜厚が薄いゲート絶縁膜１２と、導電膜とを例えばＣＶＤ法を用いて順に形成する。ゲート絶縁膜１２は例えば酸化シリコン膜から成り、導電膜は、例えばポリシリコン、Ａｌ（アルミニウム）またはＷ（タングステン）などから成る。続いて、フォトリソグラフィ技術およびエッチング法を用いて、上記導電膜を加工（パターニング）し、これにより、ゲート絶縁膜１２の一部の上面を露出させ、当該導電膜から成るゲート電極４およびゲート引き出し配線１６（図５参照）を形成する。すなわち、ゲート電極４は、ソース領域３およびドレイン領域２の相互間のエピタキシャル層１１（ウェル１）の上面の直上に、ゲート絶縁膜１２を介して形成される。
【００５８】
次に、図１３に示すように、例えばＣＶＤ法を用いて、エピタキシャル層１１上に層間絶縁膜１３を形成する。層間絶縁膜１３は、例えば酸化シリコン膜から成る。ここでは、層間絶縁膜１３によりゲート電極４の側面および上面を覆い、ゲート絶縁膜１２および素子分離絶縁膜９のそれぞれの上面を覆う。続いて、層間絶縁膜１３をフォトリソグラフィ技術およびエッチング法を用いて加工することで、層間絶縁膜１３、ゲート絶縁膜１２および素子分離絶縁膜９を貫通し、エピタキシャル層１１の上面を露出する複数の接続孔を形成する。各接続孔の底部では、ソース領域３、ドレイン領域２または素子分離領域８が、層間絶縁膜１３、ゲート絶縁膜１２および素子分離絶縁膜９から成る積層膜から露出する。
【００５９】
次に、図１４に示すように、例えばスパッタリング法を用いて、上記接続孔内を含むエピタキシャル層１１上および層間絶縁膜１３上に金属膜を形成する。金属膜は、例えばＡｌ（アルミニウム）から成り、上記複数の接続孔のそれぞれの内部を埋め込んでいる。続いて、層間絶縁膜１３上の当該金属膜を、フォトリソグラフィ技術およびエッチング法を用いて加工し、これにより、層間絶縁膜１３の上面の一部を露出させる。この加工工程により、当該金属膜を分離し、当該金属膜から成るソース電極６およびドレイン電極５を形成する。ソース電極６はソース領域３に電気的に接続され、ドレイン電極５はドレイン領域２に電気的に接続されている。
【００６０】
続いて、例えばスパッタリング法を用いて、ＳｉＣ基板１０の裏面を覆う裏面電極１４を形成する。裏面電極１４は、例えばＡｕ（金）を含む導電膜であり、例えば単体デバイスであるならドレイン電極５に電気的に接続される。
【００６１】
以上の工程により、本実施の形態の半導体装置として、ゲート電極４、ソース領域３およびドレイン領域２を備えたｎチャネル型ＭＯＳＦＥＴを形成することができる。これにより形成したＭＯＳＦＥＴでは、図５〜図７を用いて説明した半導体装置と同様の効果を得ることができる。また、本実施の形態の半導体装置を形成する工程では、図２０および図２１に示す比較例の半導体装置の製造工程に比べ、新たな工程を加える必要はなく、素子のレイアウトを変更するだけで、上記効果を得ることができる。つまり、半導体装置の製造工程が煩雑になること、および、半導体装置の製造コストが増大することを避けることができる。
【００６２】
ここでは、ゲート電極４からの引き出し配線１６をドレイン領域２の上を通るように配置することについて説明したが、引き出し配線１６は、ソース領域３の上を通るように配置されていてもよい。
【００６３】
（実施の形態３）
図１５に、本実施の形態３である半導体装置の平面図を示す。
【００６４】
本実施の形態の半導体装置は、ゲート幅方向におけるゲート電極４の両端のそれぞれの近傍において、素子分離絶縁膜９の下のドレイン領域２とソース領域３との間に、ウェル１より不純物濃度が高いｐ型の半導体領域である高濃度層１５が形成されている点で、前記実施の形態２と異なる。すなわち、ドレイン領域２とソース領域３との間のウェル１の上面であって、素子分離絶縁膜９に覆われた領域に、ｐ型の不純物（例えばＡｌ（アルミニウム））が導入された領域である高濃度層１５が形成されている。
【００６５】
２つの高濃度層１５のそれぞれは、ゲート幅方向（Ｙ方向）におけるゲート電極４の端部と平面視で重なっている。また、高濃度層１５のＹ方向の端部であって、ゲート電極４側の端部は、素子分離絶縁膜９の開口部内のアクティブ領域と平面視で重なっている。高濃度層１５は、ウェル１を介して素子分離領域８と電気的に接続されているため、ソース領域３および素子分離領域８と同電位となる。つまり、高濃度層１５はソース領域３と電気的に接続されている。
【００６６】
上述した構成により、電界が集中し易いゲート電極４のゲート幅方向の端部において捕獲電荷の蓄積が促進されても、ウェル１の主表面においてチャネル層が形成されることを抑制できる。このため、前記実施の形態２に比べて、リーク電流の発生をさらに抑制できる。
【００６７】
（実施の形態４）
図１６に、本実施の形態４である半導体装置の平面図を示す。
【００６８】
本実施の形態の半導体装置は、ソース領域３と電気的に接続されたソース電極６の一部が、高濃度層１５と平面視で重なっている点で前記実施の形態３と異なる。このような構成により、電界が集中するゲート電極４の端部から漏れる電界に起因して素子分離絶縁膜９に蓄積される捕獲電荷を低減することができる。このため、前記実施の形態３に比べ、さらにリーク電流を低減できる。
【００６９】
ここで、図２２に、ゲート電圧とゲートおよび酸化膜の容量比との関係の変化をグラフで示す。図２２に示すグラフは、本発明者らが行った実験の結果であって、半導体装置を構成する絶縁膜に３ＭＶ／ｃｍを印加した条件でγ線を照射したＳｉＣデバイスのＣＶｇ特性（フラットバンド電圧特性）を示すものである。図２２に実線で示すグラフは、γ線照射前のフラットバンド電圧特性を示すものであり、破線で示すグラフは、γ線照射後のフラットバンド電圧特性を示すものである。図２２の縦軸のゲート容量Ｃｇは、ゲート電極の容量であり、当該縦軸の酸化膜容量Ｃｏｘは、絶縁膜の容量である。
【００７０】
図２２に示すように、１００ｋＧｙのγ線を照射した後のフラットバンド電圧は、照射前と比較して６．５Ｖ負側へシフトしている。これは、放射線により絶縁膜中で励起した電子−正孔対が、絶縁膜中の電界により分離され、絶縁膜と半導体層との界面で正孔がトラップされたことを示している。
【００７１】
また、図２３に、ゲート電圧とゲートおよび酸化膜の容量比との関係の変化をグラフで示す。図２３は、本発明者らが行った実験の結果であって、半導体装置を構成する絶縁膜に電界を印加せずにγ線を照射したＳｉＣデバイスのＣＶｇ特性を示すものである。図２３に実線で示すグラフは、γ線照射前のフラットバンド電圧特性を示すものであり、破線で示すグラフは、γ線照射後のフラットバンド電圧特性を示すものである。図２３の縦軸のゲート容量Ｃｇは、ゲート電極の容量であり、当該縦軸の酸化膜容量Ｃｏｘは、絶縁膜の容量である。
【００７２】
図２３に示すように、γ線を１００ｋＧｙ照射した素子のＣＶ波形は照射前と殆ど一致しており、絶縁膜中の捕獲電荷の蓄積が確認されなかった。これは、絶縁膜に電界を印加していない場合、放射線により励起されたキャリアはドリフトできず、再結合確率が高くなるためである。このため、絶縁膜中の正孔は絶縁膜と半導体層との界面でトラップされ難くなっており、フラットバンド電圧は殆ど変化しなかった。
【００７３】
以上に示した２つのグラフより、電界が印加されていない絶縁膜であれば、放射線が照射されたとしても、正電荷が蓄積され難いことが分かる。
【００７４】
図１６に示すように、本実施の形態の高濃度層１５は、ウェル１および素子分離領域８を介してソース電極６と電気的に接続されており、高濃度層１５とソース電極６との間に挟まれた絶縁膜には殆ど電界が掛からない。このため、ゲート電極４から素子分離絶縁膜９および層間絶縁膜１３（図６参照）などに電界が漏れたとしても、平面視で互いに重なる高濃度層１５とソース電極６とに挟まれた領域においては界面欠陥が発生し難いため、リーク電流を抑制することができる。つまり、ソース領域３およびドレイン領域２の間の高濃度層１５上の絶縁膜（例えば素子分離絶縁膜９）を、互いに同電位の高濃度層１５とソース電極６とにより挟むことで、ソース領域３およびドレイン領域２の間でリークパスとなる界面欠陥が生じることを防ぐことができる。よって、前記実施の形態３に比べ、リーク電流の発生を防ぐことができる。
【００７５】
＜変形例１＞
図１７に、本実施の形態４の変形例１である半導体装置の平面図を示す。図１７に示すように、高濃度層１５は、素子分離領域８と接していてもよい。これにより、高濃度層１５は素子分離領域８と電気的により低抵抗で接続される。このような構成とすることで、高濃度層１５とソース電極６との間に設けられた絶縁膜（例えば素子分離絶縁膜９）の電界がより緩和されるため、捕獲電荷の蓄積を、図１６に示した構造に比べて低減できる。
【００７６】
＜変形例２＞
図１８に、本実施の形態４の変形例２である半導体装置の平面図を示す。図１８に示すように、高濃度層１５と平面視で重なり、高濃度層１５と同電位となる電極は、ソース電極６でなくてもよい。ソース電極６およびドレイン電極５とは絶縁され、ソース電極６およびドレイン電極５とは離間している電極１７が、高濃度層１５と平面視で重なって形成されている。電極１７は、ソース電極６およびドレイン電極５と同じ工程で形成することができる金属パターンから成り、ソース電極６およびドレイン電極５と同じ高さに形成されている。
【００７７】
電極１７には、高濃度層１５と同じ電位が印加される。例えば、高濃度層１５にソース電位、つまり０Ｖが印加される場合には、電極１７にも０Ｖが印加される。このように、高濃度層１５上の絶縁膜の電界を緩和するために、高濃度層１５と平面視で重ねて配置される電極１７は、ソース電極６と異なる電極であってもよい。これにより、図１６を用いて説明した半導体装置と同様の効果を得ることができる。
【００７８】
（実施の形態５）
図１９に、本実施の形態５である半導体装置の平面図を示す。図１９に示すように、本願発明は、半導体基板の主表面において互いに近接して設けられた複数のトランジスタのそれぞれに適用してもよい。当該複数のトランジスタは、ｎチャネル型トランジスタ５０とｐチャネル型トランジスタ５１であり、共に１つの集積回路を構成している。
【００７９】
ｎチャネル型トランジスタ５０は、前記実施の形態２のＭＯＳＦＥＴと同じ構造を有している。ただし、ドレイン電極５は、ｐチャネル型トランジスタ５１側に延在している。ｐチャネル型トランジスタ５１は、ドレイン電極５と重なる線を軸としてｎチャネル型トランジスタ５０と線対称なレイアウトを有している。すなわち、ｐチャネル型トランジスタ５１は、半導体基板の上面に形成されたｎ型のウェル４１をチャネル層として有し、ウェル４１の上面には、ｐ型の半導体領域であるソース領域４３とドレイン領域４２とが形成されている。ウェル４１、ソース領域４３およびドレイン領域４２を囲むように、ｎ型の半導体領域である素子分離領域４８がウェル４１の上面に形成されており、ウェル４１上には、開口部を有する素子分離絶縁膜９が形成されている。当該開口部を覆うように、ウェル４１上にはゲート絶縁膜（図示しない）を介してゲート電極４４が形成されている。ドレイン領域４２はプラグ７を介してドレイン電極５に接続されており、ソース領域４３はプラグ７を介してソース電極４６に接続されている。ｐチャネル型トランジスタ５１は、ゲート電極４４、ソース領域４３およびドレイン領域４２により構成されている。
【００８０】
ゲート電極４４から引き出されたゲート引き出し配線５６は、ドレイン領域４２上を通ってＹ方向に延在しており、ドレイン領域４２とソース領域４３との間の領域の直上には形成されていない。このため、ｎチャネル型トランジスタ５０およびｐチャネル型トランジスタ５１のそれぞれにおいて、前記実施の形態２と同様の効果を得ることができる。すなわち、耐放射線性の優れた集積回路を形成することが可能となる。
【００８１】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００８２】
例えば、上述した各実施の形態およびそれらの変形例は、互いに組み合わせてもよい。
【符号の説明】
【００８３】
１、４１    ウェル
２、４２    ドレイン領域
３、４３    ソース領域
４、４４    ゲート電極
５    ドレイン電極
６、４６    ソース電極
８、４８    素子分離領域
９    素子分離絶縁膜
１６、２０、５６    ゲート引き出し配線
【図１】
2019192664.tif 000003
【図２】
2019192664.tif 000004
【図３】
2019192664.tif 000005
【図４】
2019192664.tif 000006
【図５】
2019192664.tif 000007
【図６】
2019192664.tif 000008
【図７】
2019192664.tif 000009
【図８】
2019192664.tif 000010
【図９】
2019192664.tif 000011
【図１０】
2019192664.tif 000012
【図１１】
2019192664.tif 000013
【図１２】
2019192664.tif 000014
【図１３】
2019192664.tif 000015
【図１４】
2019192664.tif 000016
【図１５】
2019192664.tif 000017
【図１６】
2019192664.tif 000018
【図１７】
2019192664.tif 000019
【図１８】
2019192664.tif 000020
【図１９】
2019192664.tif 000021
【図２０】
2019192664.tif 000022
【図２１】
2019192664.tif 000023
【図２２】
2019192664.tif 000024
【図２３】
2019192664.tif 000025