(57)【要約】      （修正有）【課題】エリア外の二次元電子ガスを介するドレインからソースへの漏れ電流の影響を受けにくい、ＧａＮ  ＦＥＴを含む半導体デバイスを提供する。【解決手段】ＧａＮ  ＦＥＴ１２４を含む半導体デバイス１００が、チャネルエリア外側に隔離ゲート構造１１２を有し、半導体デバイスの二つの領域間の二次元電子ガスにおける電流をブロックするように動作する。隔離ゲート構造１１２は、ＧａＮ  ＦＥＴのゲートと同時に形成され、ゲートと同じ構造を有する。【選択図】図１Ｄ
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【特許請求の範囲】
【請求項１】
半導体デバイスであって、
ＩＩＩ−Ｎ半導体材料を含む基板、
前記基板上に配置されるＩＩＩ−Ｎ半導体材料の低欠陥層、
前記低欠陥層上に配置されるＩＩＩ−Ｎ半導体材料の障壁層、
ガリウム窒化物電界効果トランジスタ（ＧａＮ  ＦＥＴ）であって、
前記障壁層の上に配置されるゲートと、
前記低欠陥層の上に配置されるドレインコンタクトと、
前記低欠陥層の上に配置されるソースコンタクトと、
を含む前記ＧａＮ  ＦＥＴ、及び
前記ゲートと同じ構造を有する、前記障壁層の上に配置されるゲート隔離構造であって、前記半導体デバイスの第１の領域を前記半導体デバイスの第２の領域から電気的に隔離するように動作し得る、前記ゲート隔離構造、
を含む、半導体デバイス。
【請求項２】
請求項１に記載の半導体デバイスであって、
前記ゲート隔離構造が前記ゲートと連続的である、半導体デバイス。
【請求項３】
請求項１に記載の半導体デバイスであって、
前記ゲート隔離構造が前記ゲートから離れている、半導体デバイス。
【請求項４】
請求項１に記載の半導体デバイスであって、
前記第１の領域が前記ドレインコンタクトと連続的であり、
前記第２の領域が前記ソースコンタクトと連続的である、半導体デバイス。
【請求項５】
請求項１に記載の半導体デバイスであって、
前記ＧａＮ  ＦＥＴが第１のＧａＮ  ＦＥＴであり、
前記半導体デバイスが第２のＧａＮ  ＦＥＴを含み、
前記第１の領域が前記第１のＧａＮ  ＦＥＴと連続的であり、
前記第２の領域が前記第２のＧａＮ  ＦＥＴと連続的である、半導体デバイス。
【請求項６】
請求項１に記載の半導体デバイスであって、
前記半導体デバイスが隔離構造を含み、
前記ゲート隔離構造が、前記隔離構造まで延在し且つ前記隔離構造に部分的に重なる、半導体デバイス。
【請求項７】
請求項１に記載の半導体デバイスであって、
前記ゲート隔離構造が入力／出力（Ｉ／Ｏ）構造を囲む、半導体デバイス。
【請求項８】
請求項１に記載の半導体デバイスであって、
前記ゲート隔離構造が前記ＧａＮ  ＦＥＴを囲む、半導体デバイス。
【請求項９】
請求項１に記載の半導体デバイスであって、
前記ゲート隔離構造が金属ゲート層を含む、半導体デバイス。
【請求項１０】
請求項１に記載の半導体デバイスであって、
前記ゲート隔離構造が、ＩＩＩ−Ｎ半導体材料の半導体ゲート層を含む、半導体デバイス。
【請求項１１】
半導体デバイスを形成する方法であって、
ＩＩＩ−Ｎ半導体材料を含む基板を提供する工程、
前記基板上にＩＩＩ−Ｎ半導体材料の低欠陥層を形成する工程、
前記低欠陥層上にＩＩＩ−Ｎ半導体材料の障壁層を形成する工程、
ＧａＮ  ＦＥＴを形成する工程であって、
前記障壁層の上にゲートを形成する工程と、
前記低欠陥層の上にドレインコンタクトを形成する工程と、
前記低欠陥層の上にソースコンタクトを形成する工程と、
を含むプロセスにより、ＧａＮ  ＦＥＴを形成する前記工程、及び
前記ゲートと同時に前記障壁層の上にゲート隔離構造を形成する工程であって、前記ゲート隔離構造が、前記半導体デバイスの第１の領域を前記半導体デバイスの第２の領域から電気的に隔離するように動作し得る工程、
を含む、方法。
【請求項１２】
請求項１１に記載の方法であって、
前記ゲート隔離構造が前記ゲートと連続的である、方法。
【請求項１３】
請求項１１に記載の方法であって、
前記ゲート隔離構造が前記ゲートから離れている、方法。
【請求項１４】
請求項１１に記載の方法であって、
前記第１の領域が前記ドレインコンタクトと連続的であり、
前記第２の領域が前記ソースコンタクトと連続的である、方法。
【請求項１５】
請求項１１に記載の方法であって、
前記ＧａＮ  ＦＥＴが第１のＧａＮ  ＦＥＴであり、前記方法が、第２のＧａＮ  ＦＥＴを形成する工程を更に含み、
前記第１の領域が前記第１のＧａＮ  ＦＥＴと連続的であり、
前記第２の領域が前記第２のＧａＮ  ＦＥＴと連続的である、方法。
【請求項１６】
請求項１１に記載の方法であって、
隔離構造を形成する工程を更に含み、前記ゲート隔離構造が、前記隔離構造まで延在し且つ前記隔離構造に重なるように形成される、方法。
【請求項１７】
請求項１１に記載の方法であって、
前記ゲート隔離構造が入力／出力（Ｉ／Ｏ）構造を囲む、方法。
【請求項１８】
請求項１１に記載の方法であって、
前記ゲート隔離構造が前記ＧａＮ  ＦＥＴを囲む、方法。
【請求項１９】
請求項１１に記載の方法であって、
前記ゲート隔離構造を形成する前記工程が、金属ゲート層を形成することを含む、方法。
【請求項２０】
請求項１１に記載の方法であって、
前記ゲート隔離構造を形成する前記工程が、ＩＩＩ−Ｎ半導体材料の半導体ゲート層を形成することを含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体デバイスの分野に関連する。更に特定して言えば、本発明は、半導体デバイスにおけるガリウム窒化物ＦＥＴに関連する。
【背景技術】
【０００２】
ＧａＮなどのＩＩＩ−Ｎ材料でつくられる電界効果トランジスタ（ＦＥＴ）は、シリコンＦＥＴに比して高いバンドギャップ及び高い熱伝導率など、パワースイッチにとって望ましい特性を呈する。しかし、ＧａＮ  ＦＥＴは望ましくないことに、エリア外の二次元電子ガスを介するドレインからソースへの漏れ電流の影響を受け易い。
【発明の概要】
【０００３】
ＧａＮ  ＦＥＴを含む半導体デバイスが、エリア外の隔離ゲート構造を有し、これは、その半導体デバイスの二つの領域間の二次元電子ガスにおいて電流をブロックするように動作し得る。隔離ゲート構造は、ＧａＮ  ＦＥＴのゲートと同時に形成され、ゲートと同じ構造を有する。
【図面の簡単な説明】
【０００４】
【図１Ａ】例示の半導体デバイスの断面である。
【図１Ｂ】例示の半導体デバイスの断面である。
【図１Ｃ】例示の半導体デバイスの断面である。
【図１Ｄ】例示の半導体デバイスの断面である。
【０００５】
【図２】隔離ゲート構造の例示の構成を備えた半導体デバイスの上面図である。
【図３】隔離ゲート構造の例示の構成を備えた半導体デバイスの上面図である。
【図４】隔離ゲート構造の例示の構成を備えた半導体デバイスの上面図である。
【図５】隔離ゲート構造の例示の構成を備えた半導体デバイスの上面図である。
【図６】隔離ゲート構造の例示の構成を備えた半導体デバイスの上面図である。
【図７】隔離ゲート構造の例示の構成を備えた半導体デバイスの上面図である。
【発明を実施するための形態】
【０００６】
以下の同時継続中の特許出願は参照のため本願に組み込まれる。米国特許出願番号ＵＳ１３／８８６，３７８、米国特許公開番号ＵＳ２０１４／００４２４５２  Ａ１、米国特許出願番号ＵＳ１３／８８６，６５２（本願と同時に出願されたＰＣＴ出願ＴＩ−７１４９２ＷＯに対応する）、米国特許出願番号ＵＳ１３／８８６，６８８（本願と同時に出願されたＰＣＴ出願ＴＩ−７２４１７ＷＯに対応する）、米国特許出願番号ＵＳ１３／８８６，７０９、及び米国特許出願番号ＵＳ１３／８８６，７４４（本願と同時に出願されたＰＣＴ出願ＴＩ−７２６０５ＷＯに対応する）。
【特許文献１】米国特許出願番号１３／８８６，３７８
【特許文献２】米国特許公開番号２０１４／００４２４５２  Ａ１
【特許文献３】米国特許出願番号１３／８８６，６５２
【特許文献４】米国特許出願番号１３／８８６，６８８
【特許文献５】米国特許出願番号１３／８８６，７０９
【特許文献６】米国特許出願番号１３／８８６，７４４
【０００７】
ＧａＮ  ＦＥＴを含む半導体デバイスが、エリア外の隔離ゲート構造を有し、これは、半導体デバイスの二つの領域間の二次元電子ガスにおいて電流をブロックする。この隔離ゲート構造は、ＧａＮ  ＦＥＴのゲートと同時に形成される。
【０００８】
ＩＩＩ−Ｎ半導体材料は、ＩＩＩ族（ボロン族）要素（ボロン、アルミニウム、ガリウム、インジウム）が半導体材料における原子の一部を提供し、窒素原子がその残りを提供する材料である。ＩＩＩ−Ｎ半導体材料の例は、ガリウム窒化物、ボロンガリウム窒化物、アルミニウムガリウム窒化物、インジウム窒化物、及びインジウムアルミニウムガリウム窒化物である。ＩＩＩ−Ｎ材料は、可能な化学量の範囲を示すために可変の下付添え字と共に書くことができる。例えば、アルミニウムガリウム窒化物はＡｌｘＧａ１−ｘＮと書くことができ、インジウムアルミニウムガリウム窒化物はＩｎｘＡｌｙＧａ１−ｘ−ｙＮと書くことができる。ＧａＮ  ＦＥＴは、ＩＩＩ−Ｎ半導体材料を含む電界効果トランジスタの一例である。
【０００９】
図１Ａ〜図１Ｄは例示の半導体デバイスの断面である。図１Ａを参照すると、半導体デバイス１００が、例えば、電気的隔離層などの基板１０２上に形成される。電気的隔離層は、例えば、３００〜２０００ナノメートルの半絶縁性ガリウム窒化物であり得る。電気的隔離層は、例えば、電気的隔離層の下の層と電気的隔離層の上の層との間の所望のレベルの電気的隔離を提供するために半絶縁性であり得る。基板１０２はまた、例えば、シリコンベースのウエハ及びアルミニウム窒化物の隔離層、及びシリコンベースのウエハと電気的隔離層との間のグレーデッド（ｇｒａｄｅｄ）ＡｌｘＧａ１−ｘＮのバッファ層を含み得る。
【００１０】
基板１０２の電気的隔離層上に低欠陥層１０４が形成される。低欠陥層１０４は、例えば、２５〜１０００ナノメートルのガリウム窒化物であり得る。低欠陥層１０４は、電子移動度に対する悪影響を有し得る結晶欠陥を最小化するように形成され得、その結果、低欠陥層１０４が、炭素、鉄、又はその他のドーパント種で、例えば、１０１７ｃｍ−３より小さいドーピング密度で、ドープされる。
【００１１】
低欠陥層１０４上に障壁層１０６が形成される。障壁層１０６は、例えば、８〜３０ナノメートルのＡｌｘＧａ１−ｘＮ又はＩｎｘＡｌｙＧａ１−ｘ−ｙＮであり得る。障壁層２３４におけるＩＩＩ族要素の組成は、例えば、２４〜２８パーセントがアルミニウム窒化物、及び７２〜７６パーセントがガリウム窒化物であり得る。低欠陥層１０４上に障壁層１０６を形成することで、例えば、１×１０１２〜２×１０１３ｃｍ−２の電子密度で、障壁層１０６のすぐ下の低欠陥層１０４に二次元電子ガスが生成される。障壁層１０６は、例えば、障壁層１０６の頂部表面において、ガリウム窒化物の任意選択のキャップ層を含み得る。
【００１２】
隔離領域のため障壁層１０６のエリアを露出させるように障壁層１０６の上に隔離マスク１０８が形成される。隔離マスク１０８は、例えば、フォトリソグラフィプロセスによって形成される２００ナノメートル〜２ミクロンのフォトレジストを含み得る。
【００１３】
図１Ｂを参照すると、隔離マスク１０８により露出されたエリアにおいて、障壁層１０６及び低欠陥層１０４に隔離領域１１０を形成する隔離プロセスが実施される。図１Ｂに示した本例の一つのバージョンにおいて、隔離プロセスは、隔離トレンチ１１０を形成するように障壁層１０６及び低欠陥層１０４から材料を取り除く、隔離エッチングであり得る。本例の別のバージョンにおいて、隔離プロセスは、重くドープされた隔離障壁を形成するために障壁層１０６及び低欠陥層１０４にドーパントを注入する、隔離注入であり得る。隔離領域１１０は、二次元電子ガスにおける電流が隔離領域１１０を横切ることを低減するか又はなくす。隔離領域１１０は、半導体デバイス１００にわたって延在し得るか又は半導体デバイス１００内の或る領域を囲み得る。隔離マスク１０８は、隔離領域１１０が形成された後、取り除かれ得る。
【００１４】
図１Ｃを参照すると、ゲート１１２、ゲート１１２に接する第１の隔離ゲート構造１１４、及びゲート１１２から離れた第２の隔離ゲート構造１１６を同時に形成する、ゲート形成プロセスが実施される。ゲート１１２及び第１の隔離ゲート構造１１４は連続的であり、それらのそれぞれの範囲を示すために図１Ｃ〜図１Ｄにおいて境界線１１８が提供される。第２の隔離ゲート構造１１６は、図１Ｃに示したように隔離領域１１０に重なり得る。第１の隔離ゲート構造１１４も任意選択で隔離領域１１０に重なり得る。
【００１５】
ゲート１１２、第１の隔離ゲート構造１１４、及び第２の隔離ゲート構造１１６は、例えば、金属と障壁層１０６のＩＩＩ−Ｎ材料との間のショットキー接合を形成する障壁層１０６の直上の金属ゲート構造であり得る。別の例では、ゲート１１２、第１の隔離ゲート構造１１４、及び第２の隔離ゲート構造１１６は、金属ゲート構造が障壁層１０６上のゲート誘電体層上に形成される、絶縁された金属ゲート構造であり得る。更なる例において、ゲート１１２、第１の隔離ゲート構造１１４、及び第２の隔離ゲート構造１１６は、半導体ゲート構造にバイアスが印加されない限り二次元電子ガスを阻害しないＩＩＩ−Ｎ半導体ゲート構造であり得る。別の例において、ゲート１１２、第１の隔離ゲート構造１１４、及び第２の隔離ゲート構造１１６は、ｐ型半導体ゲート構造にバイアスが印加されないとき二次元電子ガスを阻害する、ｐ型ＩＩＩ−Ｎ半導体ゲート構造であり得る。
【００１６】
図１Ｄを参照すると、少なくとも一つのドレインコンタクト１２０及び少なくとも一つのソースコンタクト１２２が障壁層１０６に形成される。ドレインコンタクト１２０及びソースコンタクト１２２は、例えば、障壁層１０６の頂部表面より下に配置され得、低欠陥層１０４内の二次元電子ガスへのトンネリング電気的接続を成す。ゲート１１２、ドレインコンタクト１２０、及びソースコンタクト１２２は、半導体デバイス１００のＧａＮ  ＦＥＴ１２４の一部である。
【００１７】
第１の隔離ゲート構造１１４及び第２の隔離ゲート構造１１６は、二次元電子ガスの一つ又は複数の領域を互いから電気的に隔離する。ｐ型半導体ゲート構造などの幾つかのタイプのゲート構造において、障壁層１０６に関連して第１及び第２の隔離ゲート構造１１４及び１１６にバイアスを印加することなく電気的隔離が達成され得る。半導体ゲート構造又はショットキー金属ゲート構造などの、他の種類のゲート構造において、障壁層１０６に関連して第１及び第２の隔離ゲート構造１１４及び１１６に負のバイアスを印加することにより電気的隔離が達成され得る。図１Ｄに示した例において、ドレインコンタクト１２０と連続的である二次元電子ガスは、ソースコンタクト１２２と連続的である二次元電子ガスから第１の隔離ゲート構造１１４により電気的に隔離される。同様に、ソースコンタクト１２２と連続的である二次元電子ガスは、第２の隔離ゲート構造１１６の反対側の二次元電子ガスから電気的に隔離される。図示しないフィールドプレートが、障壁層１０６及び低欠陥層１０４における電界を低減するためにゲートに近接して形成され得る。フィールドプレートは、ゲート１１２及び第１の隔離ゲート構造１１４及び第２の隔離ゲート構造１１６の拡張部を含み得、ソースコンタクト１２２の拡張部を含み得る。
【００１８】
図２〜図７は、隔離ゲート構造の例示の構成を有する半導体デバイスを図示する。図２を参照すると、半導体デバイス２００が、例えば、図１Ａを参照して説明したように、基板２０２内及び上に形成される。低欠陥層の上の障壁層により基板２０２に二次元電子ガスが形成される。ゲート２１２及びゲート隔離構造２１４が、基板２０２の頂部表面の上に同時に形成される。本例において、ゲート２１２は、二つの平行のセグメントを有し、ゲート隔離構造２１４は二つの弧状セグメントを有する。ゲート隔離構造２１４セグメントは、ゲート２１２セグメントと連続的であり、それらのそれぞれの範囲を示すために図２において境界線２１８が提供される。ゲート２１２及びゲート隔離構造２１４は閉ループ構成を有する。
【００１９】
二つのドレインコンタクト２２０が、閉ループの各側に一つ、ゲート２１２に平行に、ゲート２１２及びゲート隔離構造２１４の閉ループの外側に形成される。ソースコンタクト２２２が、同じくゲート２１２に平行に、ゲート２１２及びゲート隔離構造２１４の閉ループの内側に形成される。ゲート２１２、ドレインコンタクト２２０、及びソースコンタクト２２２は、半導体デバイス２００のＧａＮ  ＦＥＴ２２４の一部である。本例において、ゲート隔離構造２１４は、ソースコンタクト２２２と連続的である二次元電子ガスを、ドレインコンタクト２２０と連続的である二次元電子ガスから電気的に隔離する。
【００２０】
図３を参照すると、半導体デバイス３００が、例えば、図１Ａを参照して説明したように、基板３０２内及び上に形成される。低欠陥層の上の障壁層により基板３０２に二次元電子ガスが形成される。ゲート３１２及びゲート隔離構造３１４が、基板３０２の頂部表面の上に同時に形成される。本例において、ゲート３１２は二つの平行のセグメントを有し、ゲート隔離構造３１４は、ゲート３１２セグメントと連続的である二つのＣ形状のセグメントを有し、それらのそれぞれの範囲を示すため図３において境界線３１８が提供される。ゲート隔離構造３１４セグメントは、図３に示すように、任意選択でゲート構造の一部により接続され得る。
【００２１】
ソースコンタクト３２２が、ゲート３１２セグメントに平行に、ゲート３１２セグメント間に形成される。二つのドレインコンタクト３２０が、ゲート３１２セグメントの各側に一つ、ソースコンタクト３２２とは反対側にゲート３１２セグメントに近接して形成される。ゲート３１２、ドレインコンタクト３２０、及びソースコンタクト３２２は、半導体デバイス３００のＧａＮ  ＦＥＴ３２４の一部である。ゲート隔離構造３１４は、ゲート３１２セグメントと接続する二つのＣ形状のセグメントを有し、各々がドレインコンタクト３２０の一つを囲む、二つの閉ループ構成を形成する。本例において、ゲート隔離構造３１４は、ドレインコンタクト３２０と連続的である二次元電子ガスを、ソースコンタクト３２２と連続的である二次元電子ガスから電気的に隔離する。
【００２２】
図４を参照すると、半導体デバイス４００が、例えば、図１Ａを参照して説明したように、基板４０２内及び上に形成される。例えば隔離トレンチ構造又は隔離注入された構造などの隔離構造４１０が、図１Ａ及び図１Ｂを参照して説明したように、基板４０２の或る領域を囲むように形成される。低欠陥層の上の障壁層により基板４０２に二次元電子ガスが形成される。
【００２３】
第１のゲート４１２、第１のゲート隔離構造４１４、第２のゲート４２４、第２のゲート隔離構造４２６、及び第３のゲート隔離構造４２８が、基板４０２の頂部表面の上に同時に形成される。第３のゲート隔離構造４２８は、隔離構造４１０により囲まれる領域にわたって延在し、隔離構造４１０に重なり得る。
【００２４】
本例において、第１のゲート４１２は二つの平行のセグメントを有し、第１のゲート隔離構造４１４は、第１のゲート４１２セグメントと連続的である三つの弧状セグメントを有し、それらのそれぞれの範囲を示すため図４において第１の境界線４１８が提供される。二つの第１のドレインコンタクト４２０が、二つの第１のゲート４１２セグメントの外側に、第１のゲート４１２セグメントに平行に、第１のゲート４１２セグメントの各側に一つ形成される。第１のソースコンタクト４２２が、同じく第１のゲート４１２セグメントに平行に、第１のゲート４１２セグメント間に形成される。第１のゲート４１２、第１のドレインコンタクト４２０、及び第１のソースコンタクト４２２は、半導体デバイス４００の第１のＧａＮ  ＦＥＴ４３６の一部である。これら三つの第１のゲート隔離構造４１４弧状セグメント及び二つの第１のゲート４１２平行セグメントは、これら三つの第１のゲート隔離構造４１４弧状セグメントのうちの二つを分離する狭いピンチオフ領域を有する、開ループ構成を有する。二次元電子ガスは、場合によってはバイアスを第１のゲート隔離構造４１４に印加する際に、この狭いピンチオフ領域からブロックされる。本例において、第１のゲート隔離構造４１４は、第１のソースコンタクト４２２と連続的である二次元電子ガスを、第１のドレインコンタクト４２０と連続的である二次元電子ガスから電気的に隔離する。狭いピンチオフ領域を含むことで、例えば金属ゲートのためのリフトオフプロセスを用いて、第１のゲート４１２及び第１のゲート隔離構造４１４の製造が促進され得る。
【００２５】
第２のゲート４２４及び第２のゲート隔離構造４２６は、同様の構成を有し、それらのそれぞれの範囲を示すため図４において第２の境界線４３０が提供される。第２のソースコンタクト４３２が、第２のゲート４２４の平行のセグメント間に形成され、第２のドレインコンタクト４３４が第２のゲート４２４の外側に形成される。第２のゲート４２４、第２のドレインコンタクト４３４、及び第２のソースコンタクト４３２は、半導体デバイス４００の第２のＧａＮ  ＦＥＴ４３８の一部である。第２のゲート隔離構造４２６は、第２のソースコンタクト４３２と連続的である二次元電子ガスを、第２のドレインコンタクト４３４と連続的である二次元電子ガスから電気的に隔離する。また、第３のゲート隔離構造４２８は、第１のドレインコンタクト４２０と連続的である二次元電子ガスを、第２のドレインコンタクト４３４と連続的である二次元電子ガスから電気的に隔離する。第１のドレインコンタクト４２０は有利にも、所望とされない漏れ電流を生じさせることなく第２のドレインコンタクト４３４とは異なる電位にバイアスされ得る。本例の一つのバージョンにおいて、第１のＧａＮ  ＦＥＴ４３６及び第２のＧａＮ  ＦＥＴ４３８はいずれも、デプリーションモードＦＥＴであり得る。別のバージョンにおいて、第１のＧａＮ  ＦＥＴ４３６及び第２のＧａＮ  ＦＥＴ４３８はいずれも、エンハンスメントモードＦＥＴであり得る。更なるバージョンにおいて、第１のＧａＮ  ＦＥＴ４３６がデプリーションモードＦＥＴであり得、第２のＧａＮ  ＦＥＴ４３８がエンハンスメントモードＦＥＴであり得る。
【００２６】
図５を参照すると、半導体デバイス５００が、例えば、図１Ａを参照して説明したように、基板５０２内及び上に形成される。低欠陥層の上の障壁層により基板５０２に二次元電子ガスが形成される。ゲート５１２及びゲート隔離構造５１４が、基板５０２の頂部表面の上に同時に形成される。本例において、ゲート５１２は二つの平行のセグメントを有し、ゲート隔離構造５１４はゲート５１２セグメントと連続的であるセグメントを有し、それらのそれぞれの範囲を示すため図５において境界線５１８が提供される。ゲート５１２及びゲート隔離構造５１４は、入力／出力（Ｉ／Ｏ）構造５３６と少なくとも一つのドレインコンタクト５２０とを囲む閉ループ構成を形成する。Ｉ／Ｏ構造５３６は、例えば、プローブパッド又はボンドパッドであり得、この少なくとも一つドレインコンタクト５２０に直接的に電気的接続され得るか、又は過電圧保護回路要素を介してこの少なくとも一つのドレインコンタクト５２０に電気的に結合され得る。少なくとも一つのソースコンタクト５２２が、ゲート５１２及びゲート隔離構造５１４の閉ループ構成の外側に形成される。ソースコンタクト５２２は、ドレインコンタクト５２０とは反対側にゲート５１２に近接して配置される。ゲート５１２、ソースコンタクト５２２、及びドレインコンタクト５２０は、半導体デバイス５００のＧａＮ  ＦＥＴ５２４の一部である。本例において、ゲート隔離構造５１４は、ドレインコンタクト５２０と連続的である二次元電子ガスを、ソースコンタクト５２２と連続的である二次元電子ガスから電気的に隔離する。ゲート５１２及びゲート隔離構造５１４の閉ループ構成の内側にＩ／Ｏ構造５３６を配置することで、有利にも、Ｉ／Ｏ構造５３６からの所望とされない漏れ電流なく、ドレインコンタクト５２０へのバイアス印加が可能となる。
【００２７】
図６を参照すると、半導体デバイス６００が、例えば、図１Ａを参照して説明したように、基板６０２内及び上に形成される。低欠陥層の上の障壁層により基板６０２に二次元電子ガスが形成される。第１の境界線６１８により示される第１のゲート６１２及び第１のゲート隔離構造６１４と、第１のソースコンタクト６２２及び第１のドレインコンタクト６２０が、図２を参照して説明したように、半導体デバイス６００の第１の領域６３８に形成される。第１のゲート６１２、第１のソースコンタクト６２２、及び第１のドレインコンタクト６２０は、半導体デバイス６００の第１のＧａＮ  ＦＥＴ６５４の一部である。第１の領域６３８において、第１のゲート隔離構造６１４は、第１のドレインコンタクト６２０と連続的である二次元電子ガスを、第１のソースコンタクト６２２と連続的である二次元電子ガスから電気的に隔離する。
【００２８】
半導体デバイス６００の第２の領域６４０において、第２の境界線６１８により示される第２のゲート６２４及び第２のゲート隔離構造６２６と、第２のソースコンタクト６３２及び第２のドレインコンタクト６３４が、第１の領域６３８におけるそれらと同等のものと同様の構成を有する。第２のゲート６２４、第２のソースコンタクト６３２、及び第２のドレインコンタクト６３４は、半導体デバイス６００の第２のＧａＮ  ＦＥＴ６５６の一部である。第２のゲート隔離構造６２６は、第２のソースコンタクト６３２と連続的である二次元電子ガスを、第２のドレインコンタクト６３４と連続的である二次元電子ガスから電気的に隔離する。同様に、半導体デバイス６００の第３の領域６４２において、第３の境界線６４８により示される第３のゲート６４４及び第３のゲート隔離構造６４６と、第３のソースコンタクト６５０及び第３のドレインコンタクト６５２が、第１の領域６３８におけるそれらと同等のものと同様の構成を有する。第３のゲート６４４、第３のソースコンタクト６５０、及び第３のドレインコンタクト６５２は、半導体デバイス６００の第３のＧａＮ  ＦＥＴ６５８の一部である。第３のゲート隔離構造６４６は、第３のソースコンタクト６５０と連続的である二次元電子ガスを、第３のドレインコンタクト６５２と連続的である二次元電子ガスから電気的に隔離する。
【００２９】
第４のゲート隔離構造６６０が、第１の領域６３８、第２の領域６４０、及び第３の領域６４２を囲み、分離する。第１のドレインコンタクト６２０、第２のドレインコンタクト６３４、及び第３のドレインコンタクト６５２は有利にも、所望とされない漏れ電流を生じさせることなく異なる電位にバイアスされ得る。
【００３０】
図７を参照すると、半導体デバイス７００が、例えば図１Ａを参照して説明したように、基板７０２内及び上に形成される。低欠陥層の上の障壁層により基板７０２に二次元電子ガスが形成される。第１のゲート７１２、及び第１のゲート７１２と連続的である第１のゲート隔離構造７１４が、同時に形成される。第１の境界線７１８が、第１のゲート７１２及び第１のゲート隔離構造７１４の範囲を示す。第１のゲート隔離構造７１４はドレインコンタクト７２０を囲む。第１のソースコンタクト７２２が、ドレインコンタクト７２０とは反対側に第１のゲート７１２に近接して形成される。第１のゲート７１２、ドレインコンタクト７２０、及び第１のソースコンタクト７２２は、半導体デバイス７００の第１のＧａＮ  ＦＥＴ７３４の一部である。第１のゲート隔離構造７１４は、第１のソースコンタクト７２２と連続的である二次元電子ガスを、ドレインコンタクト７２０と連続的である二次元電子ガスから電気的に隔離する。
【００３１】
第２のゲート７２４が、第１のゲート７１２とは反対側にドレインコンタクト７２０に近接して形成される。第２のゲート隔離構造７２６が、第２のゲート７２４と連続的であり、第２のソースコンタクト７３２を囲む。第２のゲート７２４、ドレインコンタクト７２０、及び第２のソースコンタクト７３２は、半導体デバイス７００の第２のＧａＮ  ＦＥＴ７３６の一部である。第２の境界線７３０が第２のゲート７２４及び第２のゲート隔離構造７２６の範囲を示す。第２のゲート隔離構造７２６は、第２のソースコンタクト７３２と連続的である二次元電子ガスが、ドレインコンタクト７２０と連続的である二次元電子ガスから電気的に隔離されるように、第２のソースコンタクト７３２を囲む。第１のゲート隔離構造７１４は、第２のゲート７２４及び第２のゲート隔離構造７２６を囲む。第２のソースコンタクトは有利にも、浮遊され得又は第１のソースコンタクト７２２から異なる電位で動作され得る。第２のソースコンタクト７３２及び第２のゲート７２４は、有利にも第１のソースコンタクト７２２を介する電流を阻害することなくドレインコンタクト７２０上のドレイン電位を感知する、感知トランジスタの一部であり得る。
【００３２】
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。
【図１Ａ】
2019117935.tif 000003
【図１Ｂ】
2019117935.tif 000004
【図１Ｃ】
2019117935.tif 000005
【図１Ｄ】
2019117935.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
2019117935.tif 000010
【図６】
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【図７】
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【手続補正書】
【提出日】平成31年3月15日(2019.3.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
ＩＩＩ−Ｎ半導体材料を含む基板と、
前記基板上に配置されるＩＩＩ−Ｎ半導体材料の低欠陥層と、
前記低欠陥層上に配置されるＩＩＩ−Ｎ半導体材料の障壁層であって、２４−２８％のＡｌＮと７６−７２％のＧａＮとを含む、前記障壁層と、
第１のガリウム窒化物電界効果トランジスタ（ＧａＮ  ＦＥＴ）であって、
前記障壁層の上に配置されるゲートと、
前記障壁層内で前記低欠陥層の上に配置されるドレインコンタクトであって、前記ドレインコンタクトと前記低欠陥層との間に位置する前記障壁層の一部分を有する、前記ドレインコンタクトと、
前記障壁層内で前記低欠陥層の上に配置されるソースコンタクトであって、前記ソースコンタクトと前記低欠陥層との間に位置する前記障壁層の一部分を有する、前記ソースコンタクトと、
を含む、前記第１のＧａＮ  ＦＥＴと、
前記ゲートと同じ構造を有する、前記障壁層の上に配置される隔離ゲート構造であって、前記低欠陥層の２次元電子ガスの第１の領域を前記２次元電子ガスの第２の領域から電気的に隔離するように動作し得る、前記ゲート隔離構造と、
を含み、
前記隔離ゲート構造が前記ゲートに連続的であり、前記第１の領域が前記ドレインコンタクトに連続的であり、前記第２の領域が前記ソースコンタクトに連続的である、半導体デバイス。
【請求項２】
請求項１に記載の半導体デバイスであって、
第２のＧａＮ  ＦＥＴを更に含み、
前記第１の領域が前記第１のＧａＮ  ＦＥＴに連続的であり、前記第２の領域が前記第２のＧａＮ  ＦＥＴに連続的である、半導体デバイス。
【請求項３】
請求項１に記載の半導体デバイスであって、
隔離構造を更に含み、
前記隔離ゲート構造が、前記隔離構造まで延在して前記隔離構造に部分的に重なる、半導体デバイス。
【請求項４】
請求項１に記載の半導体デバイスであって、
前記隔離ゲート構造が入力／出力（Ｉ／Ｏ）構造を囲む、半導体デバイス。
【請求項５】
請求項１に記載の半導体デバイスであって、
前記隔離ゲート構造が前記第１のＧａＮ  ＦＥＴを囲む、半導体デバイス。
【請求項６】
請求項１に記載の半導体デバイスであって、
前記隔離ゲート構造が金属ゲート層を含む、半導体デバイス。
【請求項７】
請求項１に記載の半導体デバイスであって、
前記隔離ゲート構造が、ＩＩＩ−Ｎ半導体材料の半導体ゲート層を含む、半導体デバイス。
【請求項８】
半導体デバイスを形成する方法であって、
ＩＩＩ−Ｎ半導体材料を含む基板を提供することと、
前記基板上にＩＩＩ−Ｎ半導体材料の低欠陥層を形成することと、
前記低欠陥層上にＩＩＩ−Ｎ半導体材料の障壁層を形成することであって、前記障壁層が２４−２８％のＡｌＮと７６−７８％のＧａＮとを含む、前記障壁層を形成することと、
第１のＧａＮ  ＦＥＴを形成することであって、
前記障壁層の上にゲートを形成することと、
前記障壁層内で前記低欠陥層の上にドレインコンタクトを形成することであって、前記ドレインコンタクトが前記ドレインコンタクトと前記低欠陥層との間に位置する前記障壁層の一部分を有する、前記ドレインコンタクトを形成することと、
前記障壁層内で前記低欠陥層の上にソースコンタクトを形成することであって、前記ソースコンタクトが前記ソースコンタクトと前記低欠陥層との間に位置する前記障壁層の一部分を有する、前記ソースコンタクトを形成することと、
を含むプロセスにより、前記第１のＧａＮ  ＦＥＴを形成することと、
前記ゲートと同時に前記障壁層の上に隔離ゲート構造を形成することであって、前記隔離ゲート構造が、前記半導体デバイスの第１の領域を前記半導体デバイスの第２の領域から電気的に隔離するように動作し得る、前記隔離ゲート構造を形成することと、
を含み、
前記隔離ゲート構造が前記ゲートに連続的であり、前記第１の領域が前記ドレインコンタクトに連続的であり、前記第２の領域が前記ソースコンタクトに連続的である、方法。
【請求項９】
請求項８に記載の方法であって、
第２のＧａＮ  ＦＥＴを形成することを更に含み、
前記第１の領域が前記第１のＧａＮ  ＦＥＴに連続的であり、前記第２の領域が前記第２のＧａＮ  ＦＥＴに連続的である、方法。
【請求項１０】
請求項８に記載の方法であって、
隔離構造を形成する工程を更に含み、
前記隔離ゲート構造が、前記隔離構造まで延在して前記隔離構造に重なるように形成される、方法。
【請求項１１】
請求項８に記載の方法であって、
前記隔離ゲート構造が入力／出力（Ｉ／Ｏ）構造を囲む、方法。
【請求項１２】
請求項８に記載の方法であって、
前記隔離ゲート構造が前記第１のＧａＮ  ＦＥＴを囲む、方法。
【請求項１３】
請求項８に記載の方法であって、
前記隔離ゲート構造を形成することが、金属ゲート層を形成することを含む、方法。
【請求項１４】
請求項８に記載の方法であって、
前記隔離ゲート構造を形成することが、ＩＩＩ−Ｎ半導体材料の半導体ゲート層を形成することを含む、方法。