(57)【要約】【課題】信頼性を向上できるようにした基板及び電気泳動装置を提供する。【解決手段】絶縁性の基材と、基材の一方の面側に設けられる画素電極と、基材と画素電極との間に設けられる画素トランジスタと、画素トランジスタと画素電極との間に設けられる第１反射膜と、画素トランジスタと第１反射膜との間に設けられる共通電極と、を備える。第１反射膜は第１貫通穴を有する。共通電極は第２貫通穴を有する。画素トランジスタのドレインは、第１貫通穴と第２貫通穴を通して画素電極に接続する。【選択図】図４
2019086544.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性の基材と、
前記基材の一方の面側に設けられる画素電極と、
前記基材と前記画素電極との間に設けられる画素トランジスタと、
前記画素トランジスタと前記画素電極との間に設けられる第１反射膜と、
前記画素トランジスタと前記第１反射膜との間に設けられる共通電極と、を備え、
前記第１反射膜は第１貫通穴を有し、
前記共通電極は第２貫通穴を有し、
前記画素トランジスタのドレインは、前記第１貫通穴と前記第２貫通穴を通して前記画素電極に接続する、基板。
【請求項２】
前記共通電極上に前記第１反射膜が設けられている、請求項１に記載の基板。
【請求項３】
前記画素電極と前記基材との間に設けられる第２反射膜、をさらに備え、
前記共通電極は、前記第２貫通穴と異なる位置に設けられる第３貫通穴を有し、
前記第２反射膜は、前記第３貫通穴と平面視で重なる位置に配置される、請求項２に記載の基板。
【請求項４】
前記第１反射膜と前記第２反射膜は、平面視で隣り合って配置される、請求項３に記載の基板。
【請求項５】
前記第２反射膜は、前記画素トランジスタのソース及び前記ドレインと同一の層に設けられる、請求項４に記載の基板。
【請求項６】
前記第２反射膜は、前記画素トランジスタのソース及び前記ドレインと同一組成の材料で構成される、請求項５に記載の基板。
【請求項７】
前記ドレインの一部は、前記画素トランジスタのゲートと平面視で重なる位置に配置される、請求項１から６のいずれか１項に記載の基板。
【請求項８】
前記基材と前記第１反射膜との間に設けられ、前記画素トランジスタのソース及び前記ドレインと接続する半導体膜、をさらに備え、
前記半導体膜の平面視による形状は環状である、請求項１から７のいずれか１項に記載の基板。
【請求項９】
前記画素トランジスタは、
ＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタに並列に接続するＰＭＯＳトランジスタと、を有する、請求項１から８のいずれか１項に記載の基板。
【請求項１０】
前記ＮＭＯＳトランジスタは、
第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタと直列に接続される第２ＮＭＯＳトランジスタと、を有する請求項９に記載の基板。
【請求項１１】
前記ＰＭＯＳトランジスタは、
第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタと直列に接続される第２ＰＭＯＳトランジスタと、を有する請求項９又は１０に記載の基板。
【請求項１２】
前記基材と前記第１反射膜との間に設けられ、前記画素トランジスタのソース及び前記ドレインと接続する半導体膜、をさらに備え、
前記半導体膜の平面視による形状はＵ字状である、請求項１から７のいずれか１項に記載の基板。
【請求項１３】
前記基材の一方の面側に設けられる第１ゲート線と、
前記基材の一方の面側に設けられ、前記第１ゲート線に平行な第２ゲート線と、
前記基材の一方の面側に設けられ、前記第１ゲート線及び前記第２ゲート線と平面視で交差する信号線と、を備え、
前記信号線は、前記画素トランジスタと平面視で重なる位置に配置される、請求項１から１２のいずれか１項に記載の基板。
【請求項１４】
第１ゲート線と、
前記第１ゲート線に平行な第２ゲート線と、
前記第１ゲート線及び前記第２ゲート線と平面視で交差する信号線と、
前記第１ゲート線及び前記第２ゲート線と平面視で交差し、前記信号線に接続する半導体膜と、を備え、
前記半導体膜の平面視による形状は環状である、基板。
【請求項１５】
絶縁性の基材と、
前記基材の一方の面側に設けられる画素電極と、
前記基材と前記画素電極との間に設けられる画素トランジスタと、をさらに備え、
前記画素トランジスタは、
ＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタに並列に接続するＰＭＯＳトランジスタと、を有し、
前記ＮＭＯＳトランジスタのゲートは前記第１ゲート線に接続し、
前記ＮＭＯＳトランジスタのソースは前記信号線に接続し、
前記ＮＭＯＳトランジスタのドレインは前記画素電極に接続し、
前記ＰＭＯＳトランジスタのゲートは前記第２ゲート線に接続し、
前記ＰＭＯＳトランジスタのソースは前記信号線に接続し、
前記ＰＭＯＳトランジスタのドレインは前記画素電極に接続している、請求項１４に記載の基板。
【請求項１６】
基板と、
前記基板と対向して配置される電気泳動層と、を備え、
前記基板は、
絶縁性の基材と、
前記基材の一方の面側に設けられる画素電極と、
前記基材と前記画素電極との間に設けられる画素トランジスタと、
前記画素トランジスタと前記画素電極との間に設けられる第１反射膜と、を備え、
前記画素トランジスタは、ゲートと、ソース及びドレイン、を有し、
前記第１反射膜は第１貫通穴を有し、
前記ドレインと前記画素電極は、前記第１貫通穴を通して接続する、電気泳動装置。
【請求項１７】
前記基材の一方の面側に設けられる第１ゲート線と、
前記基材の一方の面側に設けられ、前記第１ゲート線に平行な第２ゲート線と、
前記基材の一方の面側に設けられ、前記第１ゲート線及び前記第２ゲート線と平面視で交差する信号線と、
前記第１ゲート線及び前記第２ゲート線と平面視で交差し、前記信号線に接続する半導体膜と、を備え、
前記半導体膜の平面視による形状は環状である、請求項１６に記載の電気泳動装置。
【請求項１８】
前記ドレインは前記第１ゲート線と前記第２ゲート線に電気的に接続する、請求項１７に記載の電気泳動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板及び電気泳動装置に関する。
【背景技術】
【０００２】
近年、携帯電話及び電子ペーパー等のモバイル電子機器向け等の表示装置の需要が高くなっている。例えば、電子ペーパーで用いられる電気泳動型ディスプレイ（Ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ  Ｄｉｓｐｌａｙ：ＥＰＤ）では、画像の書き換え時の電位を保持するメモリ性を有している。ＥＰＤは、フレーム毎に１回書き換えを行えば、次のフレームにおいて書き換えが行われるまで書き換え時の電位が保持される。このため、ＥＰＤは、低消費電力駆動が可能である。例えば、ＥＰＤの画素トランジスタを、ＰチャネルトランジスタとＮチャネルトランジスタとを組み合わせたＣＭＯＳ（相補型ＭＯＳ）構成とすることで、低消費電力化を図る技術が開示されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２２１１２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
屋外のような強い光が当たる環境下では、表示面に入射する光が画素トランジスタに届く可能性がある。画素トランジスタに強い光が入射すると、光伝導効果によって光リーク電流が発生し、画素トランジスタが誤作動する可能性がある。
【０００５】
本発明は、上記に鑑みてなされたものであり、信頼性を向上できるようにした基板及び電気泳動装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一態様に係る基板は、絶縁性の基材と、前記基材の一方の面側に設けられる画素電極と、前記基材と前記画素電極との間に設けられる画素トランジスタと、前記画素トランジスタと前記画素電極との間に設けられる第１反射膜と、前記画素トランジスタと前記第１反射膜との間に設けられる共通電極と、を備え、前記第１反射膜は第１貫通穴を有し、前記共通電極は第２貫通穴を有し、前記画素トランジスタのドレインは、前記第１貫通穴と前記第２貫通穴を通して前記画素電極に接続する。
【０００７】
別の態様に係る基板は、第１ゲート線と、前記第１ゲート線に平行な第２ゲート線と、前記第１ゲート線及び前記第２ゲート線と平面視で交差する信号線と、前記第１ゲート線及び前記第２ゲート線と平面視で交差し、前記信号線に接続する半導体膜と、を備え、前記半導体膜の平面視による形状は環状である。
【０００８】
一態様に係る電気泳動装置は、基板と、前記基板と対向して配置される電気泳動層と、を備え、前記基板は、絶縁性の基材と、前記基材の一方の面側に設けられる画素電極と、前記基材と前記画素電極との間に設けられる画素トランジスタと、前記画素トランジスタと前記画素電極との間に設けられる第１反射膜と、を備え、前記画素トランジスタは、ゲートと、ソース及びドレイン、を有し、前記第１反射膜は第１貫通穴を有し、前記ドレインと前記画素電極は、前記第１貫通穴を通して接続する。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施形態１に係る表示装置の構成例を示すブロック図である。
【図２】図２は、実施形態１に係るＴＦＴ基板において、１画素の構成例を示す回路図である。
【図３】図３は、実施形態１に係るＴＦＴ基板において、複数の画素の配置例を示す平面図である。
【図４】図４は、実施形態１に係るＴＦＴ基板において、１画素の構成例を示す平面図である。
【図５】図５は、図４に示す平面図において、第３コンタクトホール及びその周辺を拡大した図である。
【図６】図６は、図４に示す平面図において、画素電極、第１反射膜、共通電極及び平坦化膜を省略した図である。
【図７】図７は、実施形態１に係る半導体膜の構成例を示す平面図である。
【図８】図８は、実施形態１に係る共通電極の構成例を示す平面図である。
【図９】図９は、実施形態１に係る第１反射膜の構成例を示す平面図である。
【図１０】図１０は、図４に示す平面図をＸ−Ｘ’線で切断した断面図である。
【図１１】図１１は、図５に示す平面図をＸＩ−ＸＩ’線で切断した断面図である。
【図１２】図１２は、ＴＦＴ基板の製造方法を説明するための断面図である。
【図１３】図１３は、ＴＦＴ基板の製造方法を説明するための断面図である。
【図１４】図１４は、ＴＦＴ基板の製造方法を説明するための断面図である。
【図１５】図１５は、ＴＦＴ基板の製造方法を説明するための断面図である。
【図１６】図１６は、ＴＦＴ基板の製造方法を説明するための平面図である。
【図１７】図１７は、ＴＦＴ基板の製造方法を説明するための平面図である。
【図１８】図１８は、ＴＦＴ基板の製造方法を説明するための平面図である。
【図１９】図１９は、ＴＦＴ基板の製造方法を説明するための平面図である。
【図２０】図２０は、実施形態１に係る表示装置２００の構成例を示す断面図である。
【図２１】図２１は、実施形態１の変形例１に係るＴＦＴ基板を示す断面図である。
【図２２】図２２は、実施形態１の変形例１に係るＴＦＴ基板を示す断面図である。
【図２３】図２３は、実施形態１の変形例２に係るＴＦＴ基板を示す断面図である。
【図２４】図２４は、実施形態２に係るＴＦＴ基板の構成例を示す平面図である。
【図２５】図２５は、図２４に示す平面図をＸＸＶ−ＸＸＶ’線で切断した断面図である。
【図２６】図２６は、実施形態３に係るＴＦＴ基板の構成例を示す平面図である。
【図２７】図２７は、実施形態３に係る共通電極の構成例を示す平面図である。
【発明を実施するための形態】
【００１０】
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１１】
（実施形態１）
図１は、実施形態１に係る表示装置の構成例を示すブロック図である。図２は、実施形態１に係るＴＦＴ基板において、１画素の構成例を示す回路図である。実施形態１に係る表示装置２００は、例えば、図示しない電子機器に搭載される。表示装置２００は、電子機器の電源回路から電源電圧が印加され、電子機器のホストプロセッサである制御回路から出力される信号に基づいて画像表示を行う。表示装置２００は、例えば電気泳動層１６０（後述の図２０参照）を有する電気泳動型ディスプレイ（ＥＰＤ）である。図１に示すように、表示装置２００は、ＴＦＴ基板１００と、ＴＦＴ基板１００に接続するゲート駆動部１１０と、ＴＦＴ基板１００に接続するソース駆動部１２０と、を備える。
【００１２】
図１に示すように、ＴＦＴ基板１００は、複数の画素ＰＸと、複数の第１ゲート線ＧＣＬ−Ｎ（ｎ）、ＧＣＬ−Ｎ（ｎ＋１）、ＧＣＬ−Ｎ（ｎ＋２）…と、複数の第２ゲート線ＧＣＬ−Ｐ（ｎ）、ＧＣＬ−Ｐ（ｎ＋１）、ＧＣＬ−Ｐ（ｎ＋２）と、複数の信号線ＳＧＬ（ｍ）、ＳＧＬ（ｍ＋１）、ＳＧＬ（ｍ＋２）…と、を備える。ｎ、ｍは、それぞれ１以上の整数である。以下の説明では、複数の第１ゲート線ＧＣＬ−Ｎ（ｎ）、ＧＣＬ−Ｎ（ｎ＋１）、ＧＣＬ−Ｎ（ｎ＋２）…を互いに区別して説明する必要がないときは、それぞれを第１ゲート線ＧＣＬ−Ｎという。同様に、複数の第２ゲート線ＧＣＬ−Ｐ（ｎ）、ＧＣＬ−Ｐ（ｎ＋１）、ＧＣＬ−Ｐ（ｎ＋２）…を互いに区別して説明する必要がないときは、それぞれを第２ゲート線ＧＣＬ−Ｐという。複数の信号線ＳＧＬ（ｍ）、ＳＧＬ（ｍ＋１）、ＳＧＬ（ｍ＋２）…を互いに区別して説明する必要がないときは、それぞれを信号線ＳＧＬという。
【００１３】
複数の画素ＰＸは、Ｘ方向と、Ｘ方向と交差するＹ方向とにそれぞれ並んでおり、２次元のマトリクス状に配置されている。複数の第１ゲート線ＧＣＬ−Ｎは、Ｘ方向に延設されており、Ｙ方向に並んでいる。複数の第２ゲート線ＧＣＬ−Ｐも、Ｘ方向に延設されており、Ｙ方向に並んでいる。Ｙ方向において、第１ゲート線ＧＣＬ−Ｎと第２ゲート線ＧＣＬ−Ｐは交互に並んでいる。例えば、Ｙ方向において、第１ゲート線ＧＣＬ−Ｎ及び第２ゲート線ＧＣＬ−Ｐは、第１ゲート線ＧＣＬ−Ｎ（ｎ）、第２ゲート線ＧＣＬ−Ｐ（ｎ）、第１ゲート線ＧＣＬ−Ｎ（ｎ＋１）、第２ゲート線ＧＣＬ−Ｐ（ｎ＋１）…の順で並んでいる。複数の信号線ＳＧＬは、Ｙ方向に延設されており、Ｘ方向に並んでいる。これにより、複数の信号線ＳＧＬは、第１ゲート線ＧＣＬ−Ｎ及び第２ゲート線ＧＣＬ−Ｐと、平面視でそれぞれ直交している。なお、平面視とは、ＴＦＴ基板１００の基材１の一方の面１ａ（後述の図１１参照）の法線方向から見ることを意味する。
【００１４】
複数の第１ゲート線ＧＣＬ−Ｎ及び複数の第２ゲート線ＧＣＬ−Ｐは、ゲート駆動部１１０にそれぞれ接続している。複数の信号線ＳＧＬは、ソース駆動部１２０にそれぞれ接続している。
【００１５】
ゲート駆動部１１０は、上述の制御回路から出力される信号に基づいて、第１ゲート駆動信号と、第２ゲート駆動信号とを生成する。ゲート駆動部１１０は、第１ゲート駆動信号を第１ゲート線ＧＣＬ−Ｎに供給し、第２ゲート駆動信号を第２ゲート線ＧＣＬ−Ｐに供給する。ソース駆動部１２０は、上述の制御回路から出力される信号に基づいて、ソース駆動信号を生成する。ソース駆動部１２０は、ソース駆動信号を信号線ＳＧＬに供給する。
【００１６】
ゲート駆動部１１０及びソース駆動部１２０はＴＦＴ基板１００に設けられていてもよいし、対向基板１３０（後述の図２０参照）に設けられていてもよい。また、ゲート駆動部１１０及びソース駆動部１２０は、ＴＦＴ基板１００に接続する他の回路基板（例えば、フレキシブル基板）に実装されたＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）に搭載されていてもよい。
【００１７】
図２に示すように、ＴＦＴ基板１００の各画素ＰＸは、画素トランジスタＴＲを備える。例えば、画素トランジスタＴＲはＣＭＯＳ（相補型ＭＯＳ）構成であり、ＮＭＯＳトランジスタＮＴＲと、ＰＭＯＳトランジスタＰＴＲとを有する。例えば、ＮＭＯＳトランジスタＮＴＲと、ＰＭＯＳトランジスタＰＴＲは、それぞれボトムゲート型である。
【００１８】
ＮＭＯＳトランジスタＮＴＲと、ＰＭＯＳトランジスタＰＴＲは並列に接続されている。ＮＭＯＳトランジスタＮＴＲのソースとＰＭＯＳトランジスタＰＴＲのソースとが、信号線ＳＧＬに接続されている。また、ＮＭＯＳトランジスタＮＴＲのドレインとＰＭＯＳトランジスタＰＴＲのドレインとが接続されている。実施形態１では、ＮＭＯＳトランジスタＮＴＲのソース及びＰＭＯＳトランジスタＰＴＲのソースは、共通のソース３１ｓ（後述の図６参照）で構成されている。ＮＭＯＳトランジスタＮＴＲのドレイン及びＰＭＯＳトランジスタＰＴＲのドレインは、共通のドレイン３１ｄ（後述の図６参照）で構成されている。
【００１９】
ＮＭＯＳトランジスタＮＴＲは、第１ＮＭＯＳトランジスタｎｔｒ１と、第２ＮＭＯＳトランジスタｎｔｒ２と、を有する。第１ＮＭＯＳトランジスタｎｔｒ１と第２ＮＭＯＳトランジスタｎｔｒ２は直列に接続されている。また、ＰＭＯＳトランジスタＰＴＲは、第１ＰＭＯＳトランジスタｐｔｒ１と、第２ＰＭＯＳトランジスタｐｔｒ２と、を有する。第１ＰＭＯＳトランジスタｐｔｒ１と第２ＰＭＯＳトランジスタｐｔｒ２は直列に接続されている。
【００２０】
ＮＭＯＳトランジスタＮＴＲのゲートは、第１ＮＭＯＳトランジスタｎｔｒ１のゲートｎ１ｇ（後述の図１６参照）及び第２ＮＭＯＳトランジスタｎｔｒ２のゲートｎ２ｇ（後述の図１６参照）を有する。ＮＭＯＳトランジスタＮＴＲのゲートは、第１ゲート線ＧＣＬ−Ｎに接続している。ＮＭＯＳトランジスタＮＴＲのソースは、信号線ＳＧＬに接続している。ＮＭＯＳトランジスタＮＴＲのドレインは、画素電極５１（後述の図３参照）に接続している。ＮＭＯＳトランジスタＮＴＲのソースには、信号線ＳＧＬからソース駆動信号（映像信号）が供給される。ＮＭＯＳトランジスタＮＴＲのゲートには、第１ゲート線ＧＣＬ−Ｎから第１ゲート駆動信号が供給される。ＮＭＯＳトランジスタＮＴＲに供給される第１ゲート駆動信号の電圧が所定の値以上になると、ＮＭＯＳトランジスタＮＴＲがオンする。これにより、信号線ＳＧＬからＮＭＯＳトランジスタＮＴＲを介して、画素電極５１にソース駆動信号（映像信号）が供給される。
【００２１】
ＰＭＯＳトランジスタＰＴＲのゲートは、第２ＰＭＯＳトランジスタｐｔｒ１のゲートｐ１ｇ（後述の図１６参照）及び第２ＰＭＯＳトランジスタｐｔｒ２のゲートｐ２ｇ（後述の図１６参照）を有する。ＰＭＯＳトランジスタＰＴＲのゲートは、第２ゲート線ＧＣＬ−Ｐに接続している。ＰＭＯＳトランジスタＰＴＲのソースは、信号線ＳＧＬに接続している。ＰＭＯＳトランジスタＰＴＲのドレインは、画素電極５１に接続している。ＰＭＯＳトランジスタＰＴＲのソースには、信号線ＳＧＬからソース駆動信号（映像信号）が供給される。ＰＭＯＳトランジスタＰＴＲのゲートには、第２ゲート線ＧＣＬ−Ｐから第２ゲート駆動信号が供給される。ＰＭＯＳトランジスタＰＴＲに供給される第２ゲート駆動信号の電圧が所定の値以下になると、ＰＭＯＳトランジスタＰＴＲがオンする。これにより、信号線ＳＧＬからＰＭＯＳトランジスタＰＴＲを介して、画素電極５１にソース駆動信号（映像信号）が供給される。
【００２２】
また、ＴＦＴ基板１００の各画素ＰＸは、第１保持容量Ｃ１と、第２保持容量Ｃ２とを有する。第１保持容量Ｃ１は、画素電極５１と共通電極４１（後述の図１１参照）との間に形成される。第２保持容量Ｃ２は、対向基板１３０の対向電極１３３（後述の図２０参照）と、画素電極５１との間に形成される。画素電極５１には、信号線ＳＧＬから画素トランジスタＴＲを介して、ソース駆動信号（映像信号）が供給される。また、共通電極４１と対向電極１３３には、共通電位ＶＣＯＭが供給される。画素電極５１に供給されたソース駆動信号（映像信号）の電位は、第１保持容量Ｃ１と、第２保持容量Ｃ２とによって保持される。
【００２３】
次に、ＴＦＴ基板の構造について説明する。図３は、実施形態１に係るＴＦＴ基板において、複数の画素の配置例を示す平面図である。図４は、実施形態１に係るＴＦＴ基板において、１画素の構成例を示す平面図である。図４では、画素電極５１よりも下側（つまり、基材１側）に位置する各部の構造を視認しやすくするために、絶縁膜４５の図示を省略している。図５は、図４に示す平面図において、第３コンタクトホール及びその周辺を拡大した図である。図６は、図４に示す平面図において、画素電極、第１反射膜、共通電極及び平坦化膜を省略した図である。図７は、実施形態１に係る半導体膜の構成例を示す平面図である。図８は、実施形態１に係る共通電極の構成例を示す平面図である。図９は、実施形態１に係る第１反射膜の構成例を示す平面図である。図１０は、図４に示す平面図をＸ−Ｘ’線で切断した断面図である。図１１は、図５に示す平面図をＸＩ−ＸＩ’線で切断した断面図である。
【００２４】
図１０及び図１１に示すように、ＴＦＴ基板１００は、基材１と、基材１の一方の面１ａ上に設けられた第１ゲート線ＧＣＬ−Ｎ及び第２ゲート線ＧＣＬ−Ｐと、基板１の一方の面１ａ上に設けられたゲート絶縁膜１３とを有する。ゲート絶縁膜１３は、第１ゲート線ＧＣＬ−Ｎ及び第２ゲート線ＧＣＬ−Ｐを覆っている。
【００２５】
また、ＴＦＴ基板１００は、ゲート絶縁膜１３上に設けられた半導体膜２１と、ゲート絶縁膜１３上に設けられた層間絶縁膜２３とを有する。層間絶縁膜２３は、半導体膜２１を覆っている。層間絶縁膜２３には、第１コンタクトホールＨ１と、第２コンタクトホールＨ２とが設けられている。第１コンタクトホールＨ１及び第２コンタクトホールＨ２は、半導体膜２１を底面とする貫通穴である。
【００２６】
図７に示すように、半導体膜２１の平面視による形状は、例えば、矩形の環状である。後述の図１６に示すように、第１ゲート線ＧＣＬ−Ｎは、環状の半導体膜２１と平面視で交差する。第１ゲート線ＧＣＬ−Ｎにおいて、環状の半導体膜２１と交差する部分が、ＮＭＯＳトランジスタＮＴＲのゲートである。環状の半導体膜２１において、第１ゲート線ＧＣＬ−Ｎと交差する部分が、ＮＭＯＳトランジスタＮＴＲのチャネルとなる。同様に、第２ゲート線ＧＣＬ−Ｐも、環状の半導体膜２１と平面視で交差する。第２ゲート線ＧＣＬ−Ｐにおいて、環状の半導体膜２１と交差する部分が、ＰＭＯＳトランジスタＰＴＲのゲートである。環状の半導体膜２１において、第２ゲート線ＧＣＬ−Ｐと交差する部分が、ＰＭＯＳトランジスタＰＴＲのチャネルとなる。半導体膜２１は、信号線ＳＧＬに接続している。
【００２７】
また、図６、図１０及び図１１に示すように、ＴＦＴ基板１００は、信号線ＳＧＬと、画素トランジスタＴＲ（図２参照）のソース３１ｓ及びドレイン３１ｄと、第２反射膜３１ｒと、を有する。信号線ＳＧＬと、ソース３１ｓ及びドレイン３１ｄと、第２反射膜３１ｒは、層間絶縁膜２３上にそれぞれ設けられている。つまり、信号線ＳＧＬと、ソース３１ｓ及びドレイン３１ｄと、第２反射膜３１ｒは、同一の層に設けられている。
【００２８】
信号線ＳＧＬにおいて、第１コンタクトホールＨ１を埋め込んでいる部分とその周辺部が、画素トランジスタＴＲのソース３１ｓである。また、ドレイン３１ｄは、信号線ＳＧＬから離れた位置に配置されており、第２コンタクトホールＨ２を埋め込んでいる。信号線ＳＧＬと、ソース３１ｓ及びドレイン３１ｄと、第２反射膜３１ｒは、例えば、同一組成の導電膜で構成されている。第２反射膜３１ｒの平面視による形状は、例えば矩形である。また、ソース３１ｓをソース電極、ドレイン３１ｄをドレイン電極ということもできる。
【００２９】
図６に示すように、ドレイン３１ｄの平面視による形状は、例えばＴ字状である。ドレイン３１ｄは、直線状の第１部位３１１と、直線状の第２部位３１２とを有する。第１部位３１１の長手方向の中心部に第２部位３１２が接続している。第１部位３１１と第２部位３１２とが成す角度は約９０°である。
【００３０】
また、第１部位３１１は、第１端部３１１Ａと第２端部３１１Ｂとを有する。第１端部３１１Ａは、第１部位３１１の長手方向の一端側に位置する。第２端部３１１Ｂは、第１部位３１１の長手方向の他端側に位置する。第１端部３１１Ａは、平面視で、第１ゲート線ＧＣＬ−Ｎと重なっている。第２端部３１１Ｂは、平面視で、第２ゲート線ＧＣＬ−Ｐと重なっている。
【００３１】
また、図１０及び図１１に示すように、ＴＦＴ基板１００は、層間絶縁膜２３上に設けられた絶縁性の平坦化膜３３を有する。平坦化膜３３は、信号線ＳＧＬを覆っている。平坦化膜３３の上面３３ａは平坦であり、基材１の一方の面１ａに平行となっている。平坦化膜３３には、第３コンタクトホールＨ３が設けられている。図５及び図１１に示すように、第３コンタクトホールＨ３は、画素トランジスタＴＲ（図２参照）のドレイン３１ｄを底面とする貫通穴である。
【００３２】
また、図１０及び図１１に示すように、ＴＦＴ基板１００は、平坦化膜３３上に設けられた共通電極４１と、共通電極４１上に設けられた第１反射膜４３と、平坦化膜３３上に設けられた絶縁膜４５と、を有する。図８に示すように、共通電極４１には、２つの貫通穴４１Ｈ１と、１つの貫通穴４１Ｈ２とが設けられている。図４に示すように、平面視で、貫通穴４１Ｈ１は第２反射膜３１ｒを囲んでいる。また、図５に示すように、平面視で、貫通穴４１Ｈ２は第３コンタクトホールＨ３を囲んでいる。
【００３３】
図９に示すように、第１反射膜４３の平面視による形状は、例えば矩形である。第１反射膜４３には、１つの貫通穴４３Ｈが設けられている。図５に示すように、平面視で、貫通穴４３Ｈは貫通穴４１Ｈ２を囲んでいる。また、図４に示すように、各画素ＰＸにおいて、第１反射膜４３と、第２反射膜３１ｒは平面視で並んで配置されている。
【００３４】
図１０及び図１１に示すように、絶縁膜４５は、共通電極４１と第１反射膜４３とを覆っている。また、絶縁膜４５は、第３コンタクトホールＨ３、貫通穴４１Ｈ１、４１Ｈ２、４３Ｈの各内側面を覆っている。絶縁膜４５は、第１保持容量Ｃ１（図２参照）の誘電体であり、第２保持容量Ｃ２（図２参照）の誘電体の一部でもある。
【００３５】
また、図４、図１０及び図１１に示すように、ＴＦＴ基板１００は、絶縁膜４５上に設けられた画素電極５１を有する。画素電極５１は、絶縁膜４５を介して共通電極４１を覆っている。また、画素電極５１は、第３コンタクトホールＨ３を埋め込んでいる。これにより、画素電極５１は、画素トランジスタＴＲのドレイン３１ｄと接続している。
【００３６】
画素電極５１の平面視による形状は、例えば矩形である。図３に示したように、ＴＦＴ基板１００において、複数の画素電極５１は、Ｘ方向と、Ｘ方向と交差するＹ方向とにそれぞれ並んでおり、２次元のマトリクス状に配置されている。本実施形態では、１つの画素電極５１と平面視で重なる領域が、１つの画素ＰＸとなっている。
【００３７】
次に、ＴＦＴ基板１００の各部を構成する材料を例示する。基材１は、ガラスや可撓性の樹脂基板で構成されている。第１ゲート線ＧＣＬ−Ｎ及び第２ゲート線ＧＣＬ−Ｐは、モリブデンを含む材料で構成されている。ゲート絶縁膜１３は、シリコン酸化膜及びシリコン窒化膜で構成されている。例えば、ゲート絶縁膜１３は、基材１側からシリコン酸化膜、シリコン窒化膜がこの順で積層された積層構造の膜で構成されている。半導体膜２１は、ポリシリコン膜で構成されている。層間絶縁膜２３は、シリコン酸化膜及びシリコン窒化膜で構成されている。例えば、層間絶縁膜２３は、基材１側からシリコン酸化膜、シリコン窒化膜、シリコン酸化膜がこの順で積層された積層構造の膜で構成されている。
【００３８】
信号線ＳＧＬ（ソース３１ｓを含む）と、ドレイン３１ｄと、第２反射膜３１ｒは、チタン及びアルミニウムとで構成されている。例えば、信号線ＳＧＬと、ドレイン３１ｄと、第２反射膜３１ｒは、基材１側からチタン、アルミニウム、チタンがこの順で積層された積層構造の膜で構成されている。平坦化膜３３は、アクリル樹脂で構成されている。共通電極４１は、透光性の導電膜であるＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）で構成されている。第１反射膜４３は、モリブデン及びアルミニウムで構成されている。例えば、第１反射膜４３は、基材１側からモリブデン、アルミニウム、モリブデンがこの順で積層された積層構造の膜で構成されている。また、第１反射膜４３はより反射性を高めるためＡｇ（銀）を用いたものであっても良い。絶縁膜４５は、シリコン窒化膜で構成されている。画素電極５１は、ＩＴＯで構成されている。
【００３９】
なお、上記材料はあくまで一例である。本実施形態では、上記以外の材料でＴＦＴ基板１００の各部が構成されていてもよい。例えば、第１ゲート線ＧＣＬ−Ｎ及び第２ゲート線ＧＣＬ−Ｐは、アルミニウム、銅、銀、モリブデン又はこれらの合金膜で構成されていてもよい。信号線ＳＧＬと、ドレイン３１ｄと、第２反射膜３１ｒは、チタンとアルミニウムとの合金である、チタンアルミニウムで構成されていてもよい。
【００４０】
次に、実施形態１に係るＴＦＴ基板１００の製造方法を、断面図及び平面図を参照しながら説明する。図１２から図１５は、ＴＦＴ基板の製造方法を説明するための断面図である。図１６から図１９は、ＴＦＴ基板の製造方法を説明するための平面図である。図１２から図１５は、図１１に示した断面図に対応しており、この断面における製造過程を示している。図１６から図１９は、図４に示した平面図に対応しており、この平面における製造過程を示している。
【００４１】
図１２及び図１６に示すように、まず、製造装置（図示せず）は、基材１上にモリブデン等の導電膜（図示せず）を形成する。導電膜の形成は、スパッタ法等により行われる。次に、製造装置は、フォトリソグラフィ技術及びドライエッチング技術により導電膜をパターニングして、第１ゲート線ＧＣＬ−Ｎ及び第２ゲート線ＧＣＬ−Ｐを形成する。例えば、製造装置は、導電膜の上にレジスト（図示せず）を形成する。レジストは、フォトリソグラフィによりパターニングされ、第１ゲート線ＧＣＬ−Ｎ及び第２ゲート線ＧＣＬ−Ｐが形成される領域を覆い、それ以外の領域を露出する形状に形成される。次に、製造装置は、レジストから露出する領域の導電膜を、ドライエッチング技術により除去する。これにより、導電膜から第１ゲート線ＧＣＬ−Ｎ及び第２ゲート線ＧＣＬ−Ｐが形成される。第１ゲート線ＧＣＬ−Ｎ及び第２ゲート線ＧＣＬ−Ｐの形成後、製造装置は、レジストを除去する。
【００４２】
次に、製造装置は、基材１上にゲート絶縁膜１３を形成する。ゲート絶縁膜１３の形成は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等により行われる。これにより、第１ゲート線ＧＣＬ−Ｎ及び第２ゲート線ＧＣＬ−Ｐはゲート絶縁膜１３で覆われる。次に、製造装置は、ゲート絶縁膜１３上に半導体膜２１をする。半導体膜の形成は、ＣＶＤ法等により行われる。次に、製造装置は、半導体膜２１をフォトリソグラフィ技術及びドライエッチング技術によりパターニングする。これにより、製造装置は、平面視による形状が環状の半導体膜２１を形成する。半導体膜２１の形成後、製造装置は、レジストを除去する。
【００４３】
ＴＦＴ基板１００では、第１ゲート線ＧＣＬ−Ｎにおいて、環状の半導体膜２１と平面視で重なる２つの部位のうち、一方が第１ＮＭＯＳトランジスタｎｔｒ１のゲートｎ１ｇとなり、他方が第２ＮＭＯＳトランジスタｎｔｒ２のゲートｎ２ｇとなる。また、第２ゲート線ＧＣＬ−Ｐにおいて、環状の半導体膜２１と平面視で重なる２つの部位のうち、一方が第１ＰＭＯＳトランジスタｐｔｒ１のゲートｐ１ｇとなり、他方が第２ＰＭＯＳトランジスタｐｔｒ２のゲートｐ２ｇとなる。
【００４４】
次に、図１３及び図１７に示すように、製造装置は、ゲート絶縁膜１３上に層間絶縁膜２３を形成する。層間絶縁膜２３の形成は、ＣＶＤ法等により行われる。これにより、半導体膜２１は層間絶縁膜２３で覆われる。
【００４５】
次に、製造装置は、層間絶縁膜２３に第１コンタクトホールＨ１と、第２コンタクトホールＨ２とを形成する。例えば、製造装置は、層間絶縁膜２３の上にレジスト（図示せず）を形成する。レジストは、フォトリソグラフィによりパターニングされ、第１コンタクトホールＨ１が形成される領域と、第２コンタクトホールＨ２が形成される領域とを露出し、それ以外の領域を覆う形状に形成される。次に、製造装置は、レジストから露出する領域の層間絶縁膜２３をドライエッチング技術により除去する。これにより、層間絶縁膜２３に第１コンタクトホールＨ１と、第２コンタクトホールＨ２とが形成される。第１コンタクトホールＨ１と、第２コンタクトホールＨ２の形成後、製造装置は、レジストを除去する。
【００４６】
次に、製造装置は、層間絶縁膜２３上に信号線ＳＧＬ（図６に示したソース３１ｓを含む）と、ドレイン３１ｄと、第２反射膜３１ｒとを形成する。例えば、製造装置は、層間絶縁膜２３上に金属膜として、チタンを形成し、次にアルミニウムを形成し、次にチタンを形成する。金属膜の形成は、スパッタ法等により行われる。次に、製造装置は、金属膜をフォトリソグラフィ技術及びドライエッチング技術によりパターニングする。これにより、製造装置は、第１コンタクトホールＨ１を通して半導体膜２１に接続する信号線ＳＧＬと、第２コンタクトホールＨ２を通して半導体膜２１に接続するドレイン３１ｄと、平面視による形状が島状である第２反射膜３１ｒとを形成する。その後、製造装置は、レジストを除去する。
【００４７】
次に、図１４及び図１８に示すように、製造装置は、層間絶縁膜２３上に平坦化膜３３を形成する。平坦化膜３３は絶縁性であり、例えばアクリル樹脂などの有機材料である。平坦化膜３３の形成は、スリットコート法もしくはスピンコート法等により行われる。これにより、信号線ＳＧＬと、ドレイン３１ｄと、第２反射膜３１ｒは、平坦化膜３３で覆われる。平坦化膜３３にアクリル樹脂などの有機材料を用いると、平坦化膜３３の膜厚を厚くできる。このため、共通電極４１と信号線ＳＧＬとの間の寄生容量や、共通電極４１とドレイン３１ｄとの間の寄生容量を低減することができる。
【００４８】
次に、図１５及び図１９に示すように、製造装置は、平坦化膜３３上に共通電極４１と第１反射膜４３とを形成する。例えば、製造装置は、平坦化膜３３上にＩＴＯ等の導電膜を形成する。次に、製造装置は、導電膜上に金属膜として、モリブデン、アルミニウム、モリブデンを順次形成する。導電膜及び金属膜の形成は、それぞれスパッタリング法等により行われる。次に、製造装置は、金属膜をフォトリソグラフィ技術及びドライエッチング技術によりパターニングする。これにより、製造装置は、貫通穴４３Ｈを有する第１反射膜４３を形成する。次に、製造装置は、導電膜をフォトリソグラフィ技術及びドライエッチング技術によりパターニングする。これにより、製造装置は、貫通穴４１Ｈ１及び貫通穴４１Ｈ２を有する共通電極４１を形成する。共通電極４１の形成後、製造装置は、レジストを除去する。
【００４９】
次に、製造装置は、平坦化膜３３に第３コンタクトホールＨ３を形成する。例えば、製造装置は、平坦化膜３３上にレジスト（図示せず）を形成する。レジストによって、共通電極４１と第１反射膜４３は覆われる。レジストは、フォトリソグラフィによりパターニングされ、第３コンタクトホールＨ３が形成される領域を露出し、それ以外の領域を覆う形状に形成される。第３コンタクトホールＨ３が形成される領域は、平面視で、貫通穴４３Ｈの内側で、かつ、貫通穴４１Ｈ２の内側である。次に、製造装置は、レジストから露出する領域の平坦化膜３３をドライエッチング技術により除去する。これにより、平坦化膜３３に第３コンタクトホールＨ３が形成される。第３コンタクトホールＨ３の形成後、製造装置は、レジストを除去する。
【００５０】
次に、製造装置は、基材１の上方に絶縁膜４５（図１１参照）を形成する。絶縁膜４５の形成は、ＣＶＤ法等により行われる。これにより、共通電極４１と第１反射膜４３は絶縁膜４５で覆われる。また、第３コンタクトホールＨ３の内側面及び底部も絶縁膜４５で覆われる。次に、製造装置は、絶縁膜４５のうち、第３コンタクトホールＨ３の底部を覆っている部分を除去する。例えば、製造装置は、絶縁膜４５上にレジスト（図示せず）を形成する。レジストは、フォトリソグラフィによりパターニングされ、第３コンタクトホールＨ３の底部と平面視で重なる領域を露出し、それ以外の領域を覆う形状に形成される。次に、製造装置は、レジストから露出する領域の絶縁膜４５をドライエッチング技術により除去する。これにより、第３コンタクトホールＨ３の底部が絶縁膜４５から露出する。その後、製造装置は、レジストを除去する。
【００５１】
次に、製造装置は、絶縁膜４５上に画素電極５１（図１１参照）を形成する。例えば、製造装置は、絶縁膜４５上にＩＴＯ等の導電膜を形成する。導電膜の形成は、スパッタリング法等により行われる。次に、製造装置は、導電膜をフォトリソグラフィ技術及びドライエッチング技術によりパターニングする。これにより、製造装置は、第３コンタクトホールＨ３を通してドレイン３１ｄに接続する画素電極５１を形成する。画素電極５１の形成後、製造装置は、レジストを除去する。以上の工程を経て、実施形態１に係るＴＦＴ基板１００が完成する。
【００５２】
次に、実施形態１に係る表示装置２００の構造について説明する。図２０は、実施形態１に係る表示装置２００の構成例を示す断面図である。図２０に示すように、実施形態１に係る表示装置２００は、上述のＴＦＴ基板１００と、ＴＦＴ基板１００と対向して配置された対向基板１３０と、ＴＦＴ基板１００と対向基板１３０との間に配置された電気泳動層１６０と、シール部１５２と、を備える。
【００５３】
対向基板１３０は、基材１３１と、対向電極１３３とを有する。基材１３１は、透光性のガラス基板、透光性の樹脂基板又は透光性の樹脂フィルムである。対向電極１３３は、基材１３１において、ＴＦＴ基板１００と対向する面側に設けられている。対向電極１３３は、透光性の導電膜であるＩＴＯで構成されている。対向電極１３３と画素電極５１は、電気泳動層１６０を挟んで対向している。
【００５４】
シール部１５２は、ＴＦＴ基板１００と対向基板１３０との間に設けられている。ＴＦＴ基板１００、対向基板１３０及びシール部１５２により囲まれた内部の空間に電気泳動層１６０が封止されている。シール部１５２には接続部材１５３が設けられている。対向電極１３３は、接続部材１５３を介して、ＴＦＴ基板１００の共通電極４１と接続される。これにより、対向電極１３３に共通電位ＶＣＯＭが供給される。
【００５５】
電気泳動層１６０は、複数のマイクロカプセル１６３を含む。マイクロカプセル１６３の内部には、複数の黒色微粒子１６１と、複数の白色微粒子１６２と、分散液１６５とが封入されている。複数の黒色微粒子１６１及び複数の白色微粒子１６２は、分散液１６５に分散されている。分散液１６５は、例えばシリコーンオイル等の、透光性の液体である。黒色微粒子１６１は、電気泳動粒子であり、例えば負に帯電したグラファイトが用いられる。白色微粒子１６２は、電気泳動粒子であり、例えば正に帯電した酸化チタン（ＴｉＯ２）が用いられる。
【００５６】
画素電極５１と対向電極１３３との間に電界が形成されることにより、黒色微粒子１６１と白色微粒子１６２との分散状態が変化する。黒色微粒子１６１と白色微粒子１６２の分散状態に応じて、電気泳動層１６０を透過する光の透過状態が変化する。これにより、表示面に画像が表示される。例えば、対向電極１３３に共通電位ＶＣＯＭ（例えば、０Ｖ）が供給され、画素電極５１に負の電位が供給されると、負に帯電している黒色微粒子１６１は対向基板１３０側に移動し、正に帯電している白色微粒子１６２はＴＦＴ基板１００側に移動する。これにより、対向基板１３０側からＴＦＴ基板１００を見ると、画素電極５１と平面視で重なる領域（画素）は、黒表示となる。
【００５７】
以上説明したように、実施形態１に係るＴＦＴ基板１００は、基材１と、基材１の一方の面側に設けられる画素電極５１と、基材１と画素電極５１との間に設けられる画素トランジスタＴＲと、画素トランジスタＴＲと画素電極５１との間に設けられる第１反射膜４３と、を備える。第１反射膜４３は、貫通穴４３Ｈを有する。画素トランジスタＴＲのドレイン３１ｄは、貫通穴４３Ｈを通して画素電極５１に接続している。
【００５８】
これによれば、第１反射膜４３の下方に位置するドレイン３１ｄは、第１反射膜４３の上方に位置する画素電極５１に接続することができる。また、第１反射膜４３は、対向基板１３０と電気泳動層１６０とを透過して画素電極５１側から入射する光（以下、入射光）を、画素電極５１側に反射することができる。これにより、ＴＦＴ基板１００を備える表示装置２００は、表示の明るさを高めることができる。
【００５９】
また、屋外のような強い光が当たる環境下では、ＥＰＤの表示面に入射する光が電気泳動層を透過して、画素トランジスタに届く可能性がある。画素トランジスタに強い光が入射すると、光伝導効果によって光リーク電流が発生し、画素トランジスタが誤作動する可能性がある。これにより、ＥＰＤの信頼性が低下する可能性がある。
【００６０】
しかしながら、実施形態１に係るＴＦＴ基板１００では、第１反射膜４３によって画素トランジスタＴＲは遮光されるため、画素トランジスタＴＲにおいて光伝導効果による光リーク電流の発生（以下、光電変換）が抑制される。このため、ＴＦＴ基板１００は、画素トランジスタＴＲが誤作動する可能性を低減することができる。これにより、本実施形態は、信頼性を向上できるようにしたＴＴＦ基板１００を提供することができる。
【００６１】
また、ＴＦＴ基板１００は、画素トランジスタＴＲと第１反射膜４３との間に設けられた共通電極４１、をさらに備える。共通電極４１は貫通穴４１Ｈ２を有する。ドレイン３１ｄは、共通電極４１の貫通穴４１Ｈ２と、第１反射膜４３の貫通穴４３Ｈとを通して画素電極５１に接続している。これによれば、共通電極４１の下方に位置するドレイン３１ｄは、共通電極４１の上方に位置する画素電極５１に接続することができる。また、共通電極４１上に第１反射膜４３が設けられている。これにより、第１反射膜４３の下地に対する密着性を向上できる可能性がある。
【００６２】
また、ＴＦＴ基板１００は、画素電極５１と基材１との間に設けられた第２反射膜３１ｒ、をさらに備える。共通電極４１は、貫通穴４１Ｈ２と異なる位置に設けられた貫通穴４１Ｈ１を有する。第２反射膜３１ｒは、貫通穴４１Ｈ１と平面視で重なる位置に配置されている。これによれば、貫通穴４１Ｈ１の開口面積の設計値を変更することで、画素電極５１と共通電極４１との間に形成される第１保持容量Ｃ１の容量値を所望の値に近づけることができる。
【００６３】
また、第２反射膜３１ｒは、画素電極５１側から入射する入射光のうち、貫通穴４１Ｈ１を通る光を画素電極５１側に反射することができる。このため、ＴＦＴ基板１００を備える表示装置２００は、表示の明るさをさらに高めることができる。また、第２反射膜３１ｒによって、画素トランジスタＴＲは、貫通穴４１Ｈ１を通る光から遮光される。これにより、画素トランジスタＴＲにおける光電変換がさらに抑制されるため、ＴＦＴ基板１００は、画素トランジスタＴＲが誤作動する可能性をさらに低減することができる。これにより、本実施形態は、信頼性をさらに向上できるようにしたＴＴＦ基板１００を提供することができる。
【００６４】
また、第１反射膜４３と第２反射膜３１ｒは、平面視で隣り合って配置される。これによれば、第１反射膜４３と第２反射膜３１ｒとの間の隙間を小さくすることができ、入射光に対する反射膜の面積を大きくすることができる。このため、ＴＦＴ基板１００は、入射光を画素電極５１側に効率よく反射することができる。
【００６５】
また、第２反射膜３１ｒは、ソース３１ｓ及びドレイン３１ｄと同一の層に設けられている。また、第２反射膜３１ｒは、ソース及びドレインと同一組成の材料で構成されている。これによれば、第２反射膜３１ｒを、ソース３１ｓ及びドレイン３１ｄと同一プロセスで同時に形成することができるので、ＴＦＴ基板１００の製造工程数の増加を抑制することができる。
【００６６】
また、画素トランジスタＴＲのドレイン３１ｄの一部は、画素トランジスタＴＲのゲートと平面視で重なる位置に配置される。例えば、ドレイン３１ｄの第１端部３１１Ａは、画素トランジスタＴＲが有する第２ＮＭＯＳトランジスタｎｔｒ２のゲートｎ２ｇの一部と平面視で重なる位置に配置されている。また、ドレイン３１ｄの第２端部３１１Ｂは、画素トランジスタＴＲが有する第２ＰＭＯＳトランジスタｎｔｒ２のゲートｐ２ｇの一部と平面視で重なる位置に配置されている。これによれば、入射光の一部（例えば、基材１の一方の面１ａに対して斜めに入射した光）が、貫通穴４１Ｈ１を通って画素トランジスタＴＲ側に入射しても、この光はドレイン３１ｄで遮られる。これにより、ゲートｎ２ｇ、ｐ２ｇに光が入射することを抑制することができるので、光電変換がさらに抑制される。
【００６７】
また、ＴＦＴ基板１００は、基材１と第１反射膜４３との間に設けられ、ソース３１ｓ及びドレイン３１ｄと接続する半導体膜２１、をさらに備える。半導体膜２１の平面視による形状は環状である。これによれば、平面視で、一方向に延びる１本のゲート線ＧＣＬは、半導体膜２１の２箇所で交差することができる。これにより、ＴＦＴ基板１００は、画素トランジスタとして、直列に接続された２つのＭＯＳトランジスタを有することができる。例えば、各画素ＰＸにおいて、第１ゲート線ＧＣＬ−Ｎは、半導体膜２１の２箇所で交差する。これにより、画素トランジスタＴＲは、直列に接続された第１ＮＭＯＳトランジスタｎｔｒ１及び第２ＮＭＯＳトランジスタｎｔｒ２を有することができる。また、各画素ＰＸにおいて、第２ゲート線ＧＣＬ−Ｐは、半導体膜２１の２箇所で交差する。これにより、画素トランジスタＴＲは、直列に接続された第１ＰＭＯＳトランジスタｐｔｒ１及び第２ＰＭＯＳトランジスタｐｔｒ２を有することができる。
【００６８】
また、画素トランジスタＴＲは、ＮＭＯＳトランジスタＮＴＲと、ＮＭＯＳトランジスタＮＴＲに並列に接続するＰＭＯＳトランジスタＰＴＲと、を有する。これによれば、画素トランジスタＴＲをＣＭＯＳ（相補型ＭＯＳ）構成とすることができる。画素トランジスタがＣＭＯＳ構成ではない場合と比べて、ＮＭＯＳトランジスタＮＴＲとＰＭＯＳトランジスタＰＴＲのそれぞれに印加される電圧振幅を小さくすることができ、画素トランジスタＴＲを構成するＰＭＯＳトランジスタＰＴＲ及びＮＭＯＳトランジスタＮＴＲの耐圧を小さくすることができる。
【００６９】
また、実施形態１に係るＴＦＴ基板１００は、基材１の一方の面１ａ側に設けられた第１ゲート線ＧＣＬ−Ｎと、基材１の一方の面１ａ側に設けられ、第１ゲート線に平行な第２ゲート線ＧＣＬ−Ｐと、基材１の一方の面１ａ側に設けられ、第１ゲート線ＧＣＬ−Ｎ及び第２ゲート線ＧＣＬ−Ｐと平面視で交差する信号線ＳＧＬと、を有する。信号線ＳＧＬは、画素トランジスタＴＲと平面視で重なる位置に配置されている。例えば、信号線ＳＧＬは、第１ＮＭＯＳトランジスタｎｔｒ１と平面視で重なり、第１ＰＭＯＳトランジスタｐｔｒ１とも平面視で重なっている。これによれば、入射光の一部（例えば、基板１の一方の面１ａに対して斜めに入射した光）が、貫通穴４１Ｈ１を通って画素トランジスタＴＲ側に入射しても、この光は信号線ＳＧＬで遮られる。これにより、画素トランジスタＴＲのゲートに光が入射することを抑制することができるので、光電変換がさらに抑制される。
【００７０】
実施形態１に係る表示装置２００は、上述のＴＦＴ基板１００と、ＴＦＴ基板１００と対向して配置される表示層と、を備える。表示層は、例えば電気泳動層１６０である。これにより、本実施形態は、表示装置２００として、信頼性を向上できるようにした電気泳動装置を提供することができる。
【００７１】
（変形例）
上述の実施形態１では、画素トランジスタＴＲが有するＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲがそれぞれボトムゲート型であることを説明した。しかしながら、本実施形態において、ＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲは、ボトムゲート型に限定されない。本実施形態において、ＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲは、トップゲート型でもよい。
【００７２】
図２１及び図２２は、実施形態１の変形例１に係るＴＦＴ基板を示す断面図である。図２１は、実施形態１の変形例１に係るＴＦＴ基板１００Ａを、Ｘ−Ｘ’線（図４参照）と同じ位置で切断した断面を示している。また、図２２は、実施形態１の変形例１に係るＴＦＴ基板１００Ａを、ＸＩ−ＸＩ’線（図５参照）と同じ位置で切断した断面を示している。
【００７３】
変形例１に係るＴＦＴ基板１００Ａでは、ＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲが、それぞれトップゲート型となっている。例えば、図２１及び図２２に示すように、ＴＦＴ基板１００Ａでは、基材１の一方の面１ａ上に半導体膜２１が設けられている。また、基材１の一方の面１ａ上にゲート絶縁膜１３が設けられている。ゲート絶縁膜１３は、半導体膜２１を覆っている。また、ゲート絶縁膜１３上に第１ゲート線ＧＣＬ−Ｎ及び第２ゲート線ＧＣＬ−Ｐが設けられている。このような構成であっても、上述の実施形態１と同様の効果を奏する。
【００７４】
また、本実施形態に係るＴＦＴ基板は、画素電極５１を保護する保護膜を備えてもよい。図２３は、実施形態１の変形例２に係るＴＦＴ基板を示す断面図である。図２３は、実施形態１の変形例２に係るＴＦＴ基板１００Ｂを、ＸＩ−ＸＩ’線（図５参照）と同じ位置で切断した断面を示している。図２３に示すように、ＴＦＴ基板１００Ｂは、画素電極５１上に設けられた保護膜６１を備える。保護膜６１は、例えばレジストである。このような構成であれば、画素電極５１は保護膜６１に覆われて保護される。これにより、例えば、ＴＦＴ基板１００Ｂが搬送されるときに、ＴＦＴ基板１００Ｂに外部物体が接触するような事態が生じても、外部物体が画素電極５１に直接接触することを防ぐことができる。このため、画素電極５１に傷がつくことを防ぐことができる。
【００７５】
また、実施形態１では、半導体膜２１の平面視による形状が矩形の環状であることを説明した。しかしながら、本実施形態において、半導体膜２１の環は、矩形に限定されるものではない。例えば、半導体膜２１の平面視による形状は、円形の環状でもよい。このような構成であっても、ＴＦＴ基板１００は、半導体膜２１の環が矩形の場合と同様の効果を奏する。
【００７６】
また、実施形態１では、共通電極４１が透光性の導電膜で構成されることを説明した。しかしながら、本実施形態では、共通電極４１が透光性の導電膜ではなく、アルミニウム等の金属で構成されていてもよい。また、この場合、第１反射膜４３はなくてもよい。共通電極４１が金属で構成される場合は、共通電極４１が入射光を画素電極５１側に反射することができる。
【００７７】
また、実施形態１では、ＴＦＴ基板１００と対向する表示層が電気泳動層１６０であることを説明した。しかしながら、本実施形態において、表示層は電気泳動層１６０に限定されるものではない。例えば、表示層は液晶層でもよい。これにより、信頼性を向上した液晶表示装置を提供することができる。
【００７８】
本実施形態では、画素電極５１上に光学シート（図示せず）が設けられていてもよい。例えば、表示層が液晶層の場合、画素電極５１と液晶層との間に、光学シートとして配向膜が設けられていてもよい。これにより、液晶層に含まれる液晶分子を一定方向に配列させることができる。
【００７９】
（実施形態２）
上述の実施形態１では、画素トランジスタＴＲはＣＭＯＳ（相補型ＭＯＳ）構成であり、ＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲの両方を有することを説明した。しかしながら、本実施形態において、画素トランジスタＴＲはＣＭＯＳ（相補型ＭＯＳ）構成に限定されない。画素トランジスタＴＲは、ＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲのうち、どちらか一方のみを有する構成であってもよい。
【００８０】
図２４は、実施形態２に係るＴＦＴ基板の構成例を示す平面図である。図２５は、図２４に示す平面図をＸＸＶ−ＸＸＶ’線で切断した断面図である。実施形態２に係るＴＦＴ基板１００Ｃにおいて、画素トランジスタＴＲは、ＮＭＯＳトランジスタ、又は、ＰＭＯＳトランジスタである。ＴＦＴ基板１００Ｃでは、１つの画素に１本のゲート線ＧＣＬが接続している。
【００８１】
図２４に示すように、半導体膜２１の平面視による形状は、例えば、Ｕ字状である。すなわち、半導体膜２１は、直線状の第１部位２１１と、直線状の第２部位２１２と、直線状の第３部位２１３とを有する。第１部位２１１の一方の端部に第２部位２１２が接続し、第１部位２１１の他方の端部に第３部位２１３が接続している。第１部位２１１と第２部位２１２とが成す角度は約９０°である。第１部位２１１と第３部位２１３とが成す角度も約９０°である。
【００８２】
図２４及び図２５に示すように、画素トランジスタＴＲは、第１ＭＯＳトランジスタｔｒ１と、第２ＭＯＳトランジスタｔｒ２とを有する。ゲート線ＧＣＬにおいて、半導体膜２１の第３部位２１３と交差する部分が、第１ＭＯＳトランジスタｔｒ１のゲートである。ゲート線ＧＣＬにおいて、半導体膜２１の第２部位２１２と交差する部分が、第２ＭＯＳトランジスタｔｒ２のゲートである。第１ＭＯＳトランジスタｔｒ１と、第２ＭＯＳトランジスタｔｒ２は直列に接続されている。
【００８３】
実施形態２に係るＴＦＴ基板１００Ｃは、実施形態１に係るＴＦＴ基板１００と同様に、基材１と、基材１の一方の面１ａ側に設けられる画素電極５１と、基材１と画素電極５１との間に設けられる画素トランジスタＴＲと、画素トランジスタＴＲと画素電極５１との間に設けられる第１反射膜４３と、を備える。第１反射膜４３は、貫通穴４３Ｈを有する。画素トランジスタＴＲのドレイン３１ｄは、貫通穴４３Ｈを通して画素電極５１に接続している。
【００８４】
これによれば、第１反射膜４３は、画素電極５１側から入射する光を画素電極５１側に反射することができる。このため、ＴＦＴ基板１００Ｃを備える表示装置は、表示の明るさを高めることができる。また、第１反射膜４３によって画素トランジスタＴＲは遮光されるため、画素トランジスタＴＲにおいて光電変換が抑制される。このため、ＴＦＴ基板１００Ｃは、画素トランジスタＴＲが誤作動する可能性を低減することができる。これにより、本実施形態は、信頼性を向上できるようにしたＴＴＦ基板１００Ｃを提供することができる。
【００８５】
また、実施形態２に係るＴＦＴ基板１００Ｃは、平面視による形状がＵ字状の半導体膜２１を備える。各画素ＰＸにおいて、１本のゲート線ＧＣＬは半導体膜２１と２箇所で交差する。これにより、ＴＦＴ基板１００Ｃは、画素トランジスタＴＲとして、直列に接続された２つのＭＯＳトランジスタｔｒ１、ｔｒ２を有することができる。
【００８６】
（実施形態３）
図２６は、実施形態３に係るＴＦＴ基板の構成例を示す平面図である。図２７は、実施形態３に係る共通電極の構成例を示す平面図である。図２６に示すように、実施形態３に係るＴＦＴ基板１００Ｄは、平面視による形状がＵ字状の半導体膜２１を有する。ＴＦＴ基板１００Ｄは、実施形態２に係るＴＦＴ基板１００Ｃと比べて高精細化されており、画素サイズ（つまり、画素電極５１の面積）が小さい。例えば、半導体膜２１において画素電極５１と平面視で重なる部分の面積は、画素電極５１の面積の約１／２となっている。このように、半導体膜２１において画素電極５１と平面視で重なる部分の面積は、画素電極５１の面積の５０％以上６０％以下とすることで、ＴＦＴ基板１００Ｄは、実施形態２に係るＴＦＴ基板１００Ｃと比べて高精細化される。
【００８７】
実施形態３に係るＴＦＴ基板１００Ｄも、実施形態２に係るＴＦＴ基板１００Ｃと同様に、各画素ＰＸにおいて、１本のゲート線ＧＣＬは半導体膜２１と２箇所で交差する。これにより、ＴＦＴ基板１００Ｄは、画素トランジスタＴＲとして、直列に接続された２つのＭＯＳトランジスタｔｒ１、ｔｒ２を有することができる。
【００８８】
また、図２７に示すように、ＴＦＴ基板１００Ｄが備える共通電極４１には、貫通穴４１Ｈ１（図８参照）が設けられていない。共通電極４１に設けられている貫通穴は、画素電極５１とドレイン３１ｄとを接続するための貫通穴４１Ｈ２のみである。これにより、ＴＦＴ基板１００Ｄの高精細化を実現しつつ、各画素ＰＸにおいて第１保持容量Ｃ１及び第２保持容量Ｃ２（図２参照）の容量値が確保されている。
【００８９】
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。
【符号の説明】
【００９０】
１  基材
１ａ  一方の面
１３  ゲート絶縁膜
２１  半導体膜
２３  層間絶縁膜
３１ｄ  ドレイン
３１ｒ  第２反射膜
３１ｓ  ソース
３３  平坦化膜
４１  共通電極
４１Ｈ１  貫通穴
４１Ｈ２  貫通穴（第２貫通穴の一例）
４３Ｈ  貫通穴（第１貫通穴の一例）
４３  第１反射膜
４５  絶縁膜
５１  画素電極
６１  保護膜
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ  ＴＦＴ基板（基板の一例）
１０１、１３１  基材
１１０  ゲート駆動部
１２０  ソース駆動部
１３０  対向基板
１３１  基材
１３３  対向電極
１５２  シール部
１５３  接続部材
１６０  電気泳動層
１６１  黒色微粒子
１６２  白色微粒子
１６３  マイクロカプセル
１６５  分散液
２００  表示装置
２１１、３１１  第１部位
２１２、３１２  第２部位
２１３  第３部位
３１１Ａ  第１端部
３１１Ｂ  第２端部
Ｃ１  第１保持容量
Ｃ２  第２保持容量
ＧＣＬ  ゲート線
Ｈ１  第１コンタクトホール
Ｈ２  第２コンタクトホール
Ｈ３  第３コンタクトホール
ｎ１ｇ、ｎ２ｇ  ゲート
ＮＴＲ  ＮＭＯＳトランジスタ
ｎｔｒ１  第１ＮＭＯＳトランジスタ
ｎｔｒ２  第２ＮＭＯＳトランジスタ
ｐ１ｇ、ｐ２ｇ  ゲート
ＰＴＲ  ＰＭＯＳトランジスタ
ｐｔｒ１  第１ＰＭＯＳトランジスタ
ｐｔｒ２  第２ＰＭＯＳトランジスタ
ＰＸ  画素
ＴＲ  画素トランジスタ
ｔｒ１  第１ＭＯＳトランジスタ
ｔｒ２  第２ＭＯＳトランジスタ
ＶＣＯＭ  共通電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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