(57)【要約】【課題】比較的簡単な製造工程により、半導体装置を微細化する。【解決手段】半導体装置は、半導体基板と、前記半導体基板の表面の一部上に位置するゲート絶縁層と、前記ゲート絶縁層上に位置するゲート電極と、前記ゲート電極の一部を覆う酸化膜と、前記ゲート電極の他の部分を覆う層間絶縁層と、前記半導体基板の前記表面の他の部分上に位置するソース電極と、前記層間絶縁層を貫通し、前記ソース電極、および前記酸化膜の少なくとも一部を露出するコンタクトホールと、前記コンタクトホールを介して、前記ソース電極の少なくとも一部と接続するソース配線と、を備える。【選択図】図１Ａ
2019192860.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面の一部上に位置するゲート絶縁層と、
前記半導体基板の前記表面の他の部分上に位置するソース電極と、
前記ゲート絶縁層上に位置するゲート電極と、
前記ゲート電極の一部を覆う酸化膜と、
前記ゲート電極の他の部分をすべて覆う層間絶縁層と、
前記層間絶縁層を貫通し、前記ソース電極、および前記酸化膜の少なくとも一部を露出するコンタクトホールと、
前記コンタクトホールを介して、前記ソース電極の少なくとも一部と接続するソース配線と、
を備える、
半導体装置。
【請求項２】
前記半導体基板の前記表面に垂直な方向から見たとき、前記ゲート電極の端は、前記ゲート電極の上面を含む面における前記コンタクトホールの縁の内側に存在する、
請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、ポリシリコンから形成されている、
請求項１または２に記載の半導体装置。
【請求項４】
前記酸化膜は、熱酸化膜である、
請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記酸化膜の厚さは、５０ｎｍ以上５００ｎｍ以下である、
請求項４に記載の半導体装置。
【請求項６】
前記ソース電極は、シリサイドから形成されている、
請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記半導体装置は、ＭＯＳＦＥＴである、
請求項１から６のいずれかに記載の半導体装置。
【請求項８】
半導体基板を用意する第１の工程と、
前記半導体基板の表面にゲート絶縁層を設ける第２の工程と、
前記ゲート絶縁層上にゲート電極を設ける第３の工程と、
前記ゲート電極を層間絶縁層で覆う第４の工程と、
前記層間絶縁層上にマスク層を設ける第５の工程と、
前記マスク層を用いて前記層間絶縁層および前記ゲート絶縁層をエッチングすることにより、前記半導体基板の前記表面の一部、および前記ゲート電極の一部を露出するコンタクトホールを設ける第６の工程と、
前記マスク層を除去する第７の工程と、
前記コンタクトホールによって露出された前記ゲート電極の前記一部の表面を熱酸化する第８の工程と、
前記コンタクトホールによって露出された前記半導体基板の前記表面の前記一部を
覆う酸化膜を、エッチングすることによって除去する第９の工程と、
前記コンタクトホールを介して、前記コンタクトホールによって露出された前記半導体基板の前記表面の前記一部の少なくとも一部と接続するソース配線を設ける第１０の工程と、
を包含する、
半導体装置の製造方法。
【請求項９】
前記第８の工程において、前記熱酸化を、１０００℃以下で実施する、
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第６の工程において、前記エッチングを、ＣＨＦ３、ＣＦ４およびＡｒの混合ガスによって実施する、
請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記第９の工程において、前記エッチングを、ウェットエッチングまたはドライエッチングによって実施する、
請求項８から１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記第９の工程と前記第１０の工程との間に、前記コンタクトホールによって露出された前記半導体基板の前記表面の前記一部を金属で覆い、アニール処理することにより、シリサイドから形成されるソース電極を設ける工程をさらに包含し、
前記第１０の工程における前記ソース配線は、前記ソース電極の少なくとも一部と接続する、
請求項８から１１のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
パワー半導体デバイスは、高耐圧で大電流を流す用途に用いられる半導体素子であり、低損失であることが望まれている。従来は、シリコン（Ｓｉ）基板を用いたパワー半導体デバイスが主流であったが、近年、炭化珪素（ＳｉＣ）基板を用いたパワー半導体デバイスが注目され、開発が進められている。
【０００３】
炭化珪素は、シリコンに比べて材料自体の絶縁破壊電圧が一桁高いので、ｐｎ接合部またはショットキー接合部における空乏層を薄くしても耐圧を維持することができるという特徴を有している。このため、炭化珪素を用いると、デバイスの厚さを小さくすることができ、また、ドーピング濃度を高めることができるので、炭化珪素は、オン抵抗が低く、高耐圧で低損失のパワー半導体デバイスを形成するための材料として期待されている。
【０００４】
近年、ハイブリッド車、電気自動車、燃料電池自動車など、モータを駆動源とする車両が開発されている。前述した特徴は、これらの車両のモータを駆動するインバータ回路のスイッチング素子に有利であるため、車載用の炭化珪素パワー半導体デバイスが開発されている。
【０００５】
炭化珪素パワー半導体デバイスが微細化されれば、同じ面積のチップ上に、より多くのデバイスを集積することができる。これにより、同じ面積のチップに、より多くの電流を流すことができる。特許文献１は、炭化珪素基板を用いたパワー半導体デバイスを微細化する製造方法を開示している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１７−１７５１１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本開示は、比較的簡単な製造工程により、パワー半導体デバイスなどの半導体装置を微細化する新規な技術を提供する。以下、パワー半導体デバイスを半導体装置と称する。
【課題を解決するための手段】
【０００８】
本開示の一態様に係る半導体装置は、半導体基板と、前記半導体基板の表面の一部上に位置するゲート絶縁層と、前記半導体基板の前記表面の他の部分上に位置するソース電極と、前記ゲート絶縁層上に位置するゲート電極と、前記ゲート電極の一部を覆う酸化膜と、前記ゲート電極の他の部分をすべて覆う層間絶縁層と、前記層間絶縁層を貫通し、前記ソース電極、および前記酸化膜の少なくとも一部を露出するコンタクトホールと、前記コンタクトホールを介して、前記ソース電極の少なくとも一部と接続するソース配線と、を備える。
【０００９】
上記の包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラム、または記録媒体で実現されてもよい。あるいは、システム、装置、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
【発明の効果】
【００１０】
本開示の技術によれば、比較的簡単な製造工程により、半導体装置を微細化することができる。
【図面の簡単な説明】
【００１１】
【図１Ａ】図１Ａは、本実施形態における半導体装置の構成例を模式的に示す断面図である。
【図１Ｂ】図１Ｂは、図１Ａに示す半導体基板の表面と、コンタクトホールの縁およびコンタクトホール内における酸化膜とを重ねた構成を模式的に示す上面図である。
【図２Ａ】図２Ａは、本実施形態における半導体装置の製造方法の例を模式的に示す図である。
【図２Ｂ】図２Ｂは、本実施形態における半導体装置の製造方法の例を模式的に示す図である。
【図２Ｃ】図２Ｃは、本実施形態における半導体装置の製造方法の例を模式的に示す図である。
【図２Ｄ】図２Ｄは、本実施形態における半導体装置の製造方法の例を模式的に示す図である。
【図２Ｅ】図２Ｅは、本実施形態における半導体装置の製造方法の例を模式的に示す図である。
【図２Ｆ】図２Ｆは、本実施形態における半導体装置の製造方法の例を模式的に示す図である。
【図２Ｇ】図２Ｇは、本実施形態における半導体装置の製造方法の例を模式的に示す図である。
【図２Ｈ】図２Ｈは、本実施形態における半導体装置の製造方法の例を模式的に示す図である。
【図２Ｉ】図２Ｉは、本実施形態における半導体装置の製造方法の例を模式的に示す図である。
【図２Ｊ】図２Ｊは、本実施形態における半導体装置の製造方法の例を模式的に示す図である。
【図２Ｋ】図２Ｋは、本実施形態における半導体装置の製造方法の例を模式的に示す図である。
【図３】図３は、酸化温度と、ｎ型にドープされたポリシリコン、結晶シリコン、および炭化珪素の酸化レートとの関係を示すグラフである。
【図４Ａ】図４Ａは、従来のＭＯＳＦＥＴの製造方法の一部を模式的に示す図である。
【図４Ｂ】図４Ｂは、従来のＭＯＳＦＥＴの製造方法の一部を模式的に示す図である。
【図４Ｃ】図４Ｃは、従来のＭＯＳＦＥＴの製造方法の一部を模式的に示す図である。
【図４Ｄ】図４Ｄは、従来のＭＯＳＦＥＴの製造方法の一部を模式的に示す図である。
【図４Ｅ】図４Ｅは、従来のＭＯＳＦＥＴの製造方法の一部を模式的に示す図である。
【図４Ｆ】図４Ｆは、従来のＭＯＳＦＥＴの製造方法の一部を模式的に示す図である。
【図４Ｇ】図４Ｇは、従来のＭＯＳＦＥＴの製造方法の一部を模式的に示す図である。
【図５Ａ】図５Ａは、従来のＭＯＳＦＥＴのあるユニットセルにおける欠陥を、本実施形態における酸化膜で覆った例を模式的に示す断面図である。
【図５Ｂ】図５Ｂは、図５Ａに示す半導体基板の表面と、コンタクトホールの縁およびコンタクトホール内における酸化膜とを重ねた構成を模式的に示す上面図である。
【図６Ａ】図６Ａは、半導体装置の従来例を模式的に示す断面図である。
【図６Ｂ】図６Ｂは、図６Ａに示す半導体基板の表面と、コンタクトホールの縁とを重ねた構成を模式的に示す上面図である。
【発明を実施するための形態】
【００１２】
本開示の実施形態を説明する前に、半導体装置の従来例を説明する。
【００１３】
以下、半導体装置として、Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）を説明する。
【００１４】
図６Ａは、半導体装置９０の従来例を模式的に示す断面図である。図６Ｂは、図６Ａに示す半導体基板１１の表面１１ｓと、コンタクトホールの縁とを重ねた構成を模式的に示す上面図である。図６Ａに示す太線は、半導体基板１１の表面１１ｓを表す。図６Ｂに示す太線は、半導体基板１１の表面１１ｓに重ねたコンタクトホール２３の縁を表す。図６Ａおよび図６Ｂは、ＭＯＳＦＥＴのユニットセルを示している。ＭＯＳＦＥＴでは、複数のユニットセルが、半導体基板１１の表面１１ｓに平行な方向に沿って、２次元的に配列されている。
【００１５】
半導体装置９０は、半導体基板１１と、ゲート絶縁層１７と、ゲート電極１８と、層間絶縁層３８と、コンタクトホール２３と、ソース電極２１と、ソース配線１９と、を備える。半導体基板１１は、ボディー領域１３と、ソース領域１４と、コンタクト領域１５とを含む。上記の構成は、従来技術におけるＭＯＳＦＥＴの構成と同じである。
【００１６】
半導体装置９０の製造時において、ゲート電極１８およびコンタクトホール２３の各々は、例えば、マスク層を用いてエッチングすることによって形成される。ゲート電極１８を形成する際、および／またはコンタクトホール２３を形成する際にマスク層の位置がずれると、ゲート電極１８の一部がコンタクトホール２３によって露出される可能性がある。露出されたゲート電極１８の一部がソース電極２１および／またはソース配線１９に接触すると、ゲート電極とソース電極とが短絡する。そのため、リーク電流が流れることによって正常な動作が行われなくなる。マスク層の位置ずれに起因するゲート電極１８の露出を防ぐために、通常、ゲート電極１８の側面１８ｓと、コンタクトホール２３を規定する層間絶縁層３８の側面３８ｓとの間には、十分なマージン１６が確保される。言い換えれば、コンタクトホール２３の開口径は、ゲート電極１８の開口径よりも小さい。本明細書では、「コンタクトホール２３の開口径」とは、層間絶縁層３８の側面３８ｓによって規定されるコンタクトホール２３の開口径の最小値を意味する。マージン１６は、半導体装置９０の微細化を妨げる。
【００１７】
本発明者らは、半導体装置を微細化する構成を検討した。その結果、以下の項目に記載の半導体装置およびその製造方法に想到した。
【００１８】
［項目１］
半導体基板と、
前記半導体基板の表面の一部上に位置するゲート絶縁層と、
前記半導体基板の前記表面の他の部分上に位置するソース電極と、
前記ゲート絶縁層上に位置するゲート電極と、
前記ゲート電極の一部を覆う酸化膜と、
前記ゲート電極の他の部分をすべて覆う層間絶縁層と、
前記層間絶縁層を貫通し、前記ソース電極、および前記酸化膜の少なくとも一部を露出するコンタクトホールと、
前記コンタクトホールを介して、前記ソース電極の少なくとも一部と接続するソース配線と、
を備える、
半導体装置。
【００１９】
［項目２］
前記半導体基板の前記表面に垂直な方向から見たとき、前記ゲート電極の端は、前記ゲート電極の上面を含む面における前記コンタクトホールの縁の内側に存在する、
項目１に記載の半導体装置。
【００２０】
［項目３］
前記ゲート電極は、ポリシリコンから形成されている、
項目１または２に記載の半導体装置。
【００２１】
［項目４］
前記酸化膜は、熱酸化膜である、
項目１から３のいずれかに記載の半導体装置。
【００２２】
［項目５］
前記酸化膜の厚さは、５０ｎｍ以上５００ｎｍ以下である、
項目４に記載の半導体装置。
【００２３】
［項目６］
前記ソース電極は、シリサイドから形成されている、
項目１から５のいずれかに記載の半導体装置。
【００２４】
［項目７］
前記半導体装置は、ＭＯＳＦＥＴである、
項目１から６のいずれかに記載の半導体装置。
【００２５】
［項目８］
半導体基板を用意する第１の工程と、
前記半導体基板の表面にゲート絶縁層を設ける第２の工程と、
前記ゲート絶縁層上にゲート電極を設ける第３の工程と、
前記ゲート電極を層間絶縁層で覆う第４の工程と、
前記層間絶縁層上にマスク層を設ける第５の工程と、
前記マスク層を用いて前記層間絶縁層および前記ゲート絶縁層をエッチングすることにより、前記半導体基板の前記表面の一部、および前記ゲート電極の一部を露出するコンタクトホールを設ける第６の工程と、
前記マスク層を除去する第７の工程と、
前記コンタクトホールによって露出された前記ゲート電極の前記一部の表面を熱酸化する第８の工程と、
前記コンタクトホールによって露出された前記半導体基板の前記表面の前記一部を
覆う酸化膜を、エッチングすることによって除去する第９の工程と、
前記コンタクトホールを介して、前記コンタクトホールによって露出された前記半導体基板の前記表面の前記一部の少なくとも一部と接続するソース配線を設ける第１０の工程と、
を包含する、
半導体装置の製造方法。
【００２６】
［項目９］
前記第８の工程において、前記熱酸化を、１０００℃以下で実施する、
項目８に記載の半導体装置の製造方法。
【００２７】
［項目１０］
前記第６の工程において、前記エッチングを、ＣＨＦ３、ＣＦ４およびＡｒの混合ガスによって実施する、
項目８または９に記載の半導体装置の製造方法。
【００２８】
［項目１１］
前記第９の工程において、前記エッチングを、ウェットエッチングまたはドライエッチングによって実施する、
項目８から１０のいずれかに記載の半導体装置の製造方法。
【００２９】
［項目１２］
前記第９の工程と前記第１０の工程との間に、前記コンタクトホールによって露出された前記半導体基板の前記表面の前記一部を金属で覆い、アニール処理することにより、シリサイドから形成されるソース電極を設ける工程をさらに包含し、
前記第１０の工程における前記ソース配線は、前記ソース電極の少なくとも一部と接続する、
項目８から１１のいずれかに記載の半導体装置の製造方法。
【００３０】
以下、本開示のより具体的な実施形態を説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明および実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になることを避け、当業者の理解を容易にするためである。なお、発明者は、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。以下の説明において、同一または類似する機能を有する構成要素については、同じ参照符号を付している。
【００３１】
（実施形態）
以下では、模式図を用いて、本開示を包括的に説明する。本開示は、コンタクトホール内における、ゲート電極の一部を覆う酸化膜に関する。本実施形態における半導体装置は、例えば、ＭＯＳＦＥＴである。本明細書において、「半導体装置」とは、例えば、少なくとも１つのユニットセルを備えるＭＯＳＦＥＴを意味する。
【００３２】
図１Ａは、本実施形態における半導体装置１００の構成例を模式的に示す断面図である。図１Ｂは、図１Ａに示す半導体基板１１の表面１１ｓと、コンタクトホール２３の縁およびコンタクトホール２３内における酸化膜１８ｏとを重ねた構成を模式的に示す上面図である。図１Ｂに示す点線は、ソース領域１４の外縁を表す。図１Ａおよび図１Ｂは、ＭＯＳＦＥＴのユニットセルを示している。従来技術におけるＭＯＳＦＥＴと同じ構成については説明を省略することがある。
【００３３】
本実施形態における半導体装置１００は、半導体基板１１と、ゲート絶縁層１７と、ソース電極２１と、ゲート電極１８と、酸化膜１８ｏと、層間絶縁層３８と、コンタクトホール２３と、ソース配線１９と、を備える。
【００３４】
半導体基板１１は炭化珪素から形成されているが、炭化珪素以外の半導体材料から形成されてもよい。半導体基板１１は、例えば、４Ｈ−ＳｉＣのバルク基板と、バルク基板上に位置するエピタキシャル層とを含む。半導体基板１１の表面１１ｓとは、エピタキシャル層の表面である。
【００３５】
半導体基板１１は、その表面１１ｓ側において、ボディー領域１３と、ソース領域１４と、コンタクト領域１５とを含む。これらの領域は、エピタキシャル層内に存在する。半導体基板１１において、バルク基板はｎ＋型にドープされ、エピタキシャル層はｎ−型にドープされている。エピタキシャル層内において、ボディー領域１３はｐ−型にドープされ、ソース領域１４はｎ＋型にドープされ、コンタクト領域１５はｐ＋型にドープされている。ｐ型ドープとｎ型ドープとの組み合わせは、逆でもよい。
【００３６】
コンタクト領域１５は、ボディー領域１３およびソース領域１４と接触する。コンタクト領域１５によって、ボディー領域１３、ソース領域１４およびソース電極２１は、同じ電位を有する。
【００３７】
ゲート絶縁層１７は、半導体基板１１の表面１１ｓの一部上に位置する。ゲート絶縁層１７は、例えば、半導体基板１１の表面１１ｓの一部を熱酸化して得られる。
【００３８】
ソース電極２１は、半導体基板１１の表面１１ｓの他の部分上に位置する。ソース電極２１の一部は、ゲート絶縁層１７下における半導体基板１１の表面１１ｓを含む平面よりも下側に位置し得る。ソース電極２１は、シリコンおよび金属の化合物であるシリサイドから形成され得る。ソース電極２１は、オーミック接合を実現する。ソース電極２１は、例えば、ＳｉおよびＮｉの化合物であるＮｉＳｉから形成される。以下では、ソース電極２１は、シリサイドから形成されているとする。
【００３９】
ゲート電極１８は、ゲート絶縁層１７上に位置する。ゲート電極１８は、例えば、ｎ型にドープされたポリシリコンである。
【００４０】
酸化膜１８ｏは、ゲート電極１８の一部を覆う。図１Ａに示す例では、酸化膜１８ｏは、ゲート電極１８の端１８ｅ付近を覆う。酸化膜１８ｏは、例えば、ゲート電極１８の形成後、その一部の表面を熱酸化して得られる。言い換えれば、酸化膜１８ｏは、熱酸化膜である。半導体基板１１の表面１１ｓに垂直な方向から見たとき、酸化膜１８ｏの一部は、層間絶縁層３８と重なってもよい。酸化膜１８ｏは、ゲート電極１８と、ソース配線１９およびソース電極２１の各々との間に存在する。これにより、ゲート電極１８は、ソース配線１９およびソース電極２１とは接触していない。したがって、半導体装置１００には、リーク電流は発生しない。
【００４１】
層間絶縁層３８は、ユニットセルにおいては、ゲート電極１８の他の部分をすべて覆う。層間絶縁層３８は、例えば、ノンドープシリカガラス（ＮＳＧ）である。なお、複数のユニットセルを備えるＭＯＳＦＥＴでは、各ユニットセルにおけるゲート電極１８に電圧を印加するために、ＭＯＳＦＥＴの特定の箇所において、ゲート電極１８の一部は、層間絶縁層３８で覆われず、露出される。
【００４２】
コンタクトホール２３は、層間絶縁層３８を貫通し、ソース電極２１、および酸化膜１８ｏの少なくとも一部を露出する。図１Ａに示す例では、酸化膜１８ｏうち、一部はコンタクトホール２３によって露出され、他の部分はソース電極２１で覆われている。酸化膜１８ｏの他の部分は、必ずしもソース電極２１で覆われる必要はない。
【００４３】
ソース配線１９は、コンタクトホール２３を介して、ソース電極２１の少なくとも一部と電気的に接続する。図１Ａに示す例では、ソース配線１９は、ソース電極２１の上面２１ｕと電気的に接続する。ソース配線１９は、層間絶縁層３８をすべて覆ってもよい。ソース配線１９は、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）およびアルミニウム（Ａｌ）の積層膜である。ソース電極２１とソース配線１９の間、および／またはソース配線１９上に、さらに他の導電性材料が位置してもよい。
【００４４】
実際には、半導体基板１１のうち、ゲート絶縁層１７などが位置する面とは反対側の面に、不図示のドレイン電極が位置する。ドレイン電極上に他の配線が位置してもよい。
【００４５】
図１Ａに示す例では、半導体基板１１の表面１１ｓに垂直な方向から見たとき、ゲート電極１８の端１８ｅの少なくとも一部は、層間絶縁層３８とは重ならない。これは、図６Ａに示す従来例とは大きく異なる。図１Ｂに示す例では、半導体基板１１の表面１１ｓに垂直な方向から見たとき、酸化膜１８ｏ、および酸化膜１８ｏ下に位置するゲート電極１８の端１８ｅは、ゲート電極１８の上面を含む面における、太線によって表されたコンタクトホール２３の縁の内側に存在する。より具体的には、半導体基板１１の表面１１ｓに垂直な方向からを見たとき、酸化膜１８ｏ、およびゲート電極１８の端１８ｅは、太線によって表されたコンタクトホール２３の縁から内側にはみ出している。図１Ｂに示す例では、半導体基板１１の表面１１ｓに垂直な方向から見たとき、酸化膜１８ｏは、ボディー領域１３の一部、およびソース領域１４の一部と重なる。
【００４６】
図１Ａおよび図１Ｂに示すように、酸化膜１８ｏの開口径は、コンタクトホール２３の開口径よりも小さい。すなわち、本実施形態では、図６Ａに示すマージン１６はなくてもよいし、従来よりも十分小さくてもよい。本実施形態における半導体装置１００により、ＭＯＳＦＥＴのユニットセルの微細化が可能になる。
【００４７】
半導体基板１１の表面１１ｓに垂直な断面において、本実施形態におけるソース領域１４の長手方向の長さは、マージン１６がない分、従来例におけるソース領域１４の長手方向の長さよりも短い。また、半導体基板１１の表面１１ｓに垂直な方向から見たとき、本実施形態におけるソース領域１４は、マージン１６がない分、従来例におけるソース領域１４よりも、２つの方向において小さい。図１Ｂに示すように、半導体基板１１の表面１１ｓに垂直な方向から見たとき、点線によって表されたソース領域１４の外縁は、酸化膜１８ｏと重なる。したがって、図１Ａおよび図１Ｂに示す半導体装置１００は、図６Ａおよび図６Ｂに示す半導体装置９０よりも小さい。一方、図１Ａおよび図１Ｂに示す半導体装置１００と、図６Ａおよび図６Ｂに示す半導体装置９０とにおいて、ソース電極２１と、半導体基板１１の表面１１ｓとが接する面は、同じ面積を有する。これにより、図１Ａおよび図１Ｂに示す半導体装置１００と、図６Ａおよび図６Ｂに示す半導体装置９０との各々をＭＯＳＦＥＴのユニットセルとした場合、２つのユニットセルには、ゲート電極１８への電圧印加により、ほとんど同じ量の電流が流れる。
【００４８】
ＭＯＳＦＥＴにおいて、図１Ａおよび図１Ｂに示す半導体装置１００をユニットセルとすれば、図６Ａおよび図６Ｂに示す半導体装置９０をユニットセルとするよりも、同じ面積のチップ上に、より多くのユニットセルを集積することができる。その結果、本実施形態における半導体装置１００をユニットセルとするＭＯＳＦＥＴは、従来のＭＯＳＦＥＴよりも、より多くの電流を流すことができる。また、本実施形態における半導体装置１００をユニットセルとするＭＯＳＦＥＴは、より小さいサイズで、従来のＭＯＳＦＥＴと同じ量の電流を流すことができる。
【００４９】
なお、図１Ａおよび図１Ｂに示す例では、コンタクトホール２３の中心と酸化膜１８ｏの開口の中心は一致している。すなわち、図１Ａおよび図１Ｂはアライメントずれがない場合を示していが、アライメントずれが発生しコンタクトホール２３の中心と酸化膜１８ｏの開口の中心がずれても問題ない。
【００５０】
次に、本実施形態における半導体装置１００の製造方法を説明する。以下では、従来と同じ工程については説明を省略することがある。
【００５１】
図２Ａから図２Ｋは、本実施形態における図１Ａに示す半導体装置１００の製造方法の例を模式的に示す図である。
【００５２】
本実施形態における半導体装置１００の製造工程は、以下の工程を包含する。
【００５３】
図２Ａに示す第１の工程では、半導体基板１１を用意する。半導体基板１１は、バルク基板上に半導体をエピタキシャル成長することによって設けてもよい。バルク基板として、例えば、４Ｈ−ＳｉＣのオフ基板が用いられる。オフ基板の表面は、例えば（０００１）面から＜１１−２０＞方向に数度傾いている。バルク基板におけるｎ＋型不純物の濃度は、５×１０１８ｃｍ−３から１×１０１９ｃｍ−３程度であり、バルク基板上のエピタキシャル層におけるｎ−型不純物の濃度は１×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下である。第１の工程は、一般的な炭化珪素半導体装置の製造方法と同様に、マスク形成によって半導体基板１１に領域を規定する工程と、規定した領域へ不純物を注入する工程と、熱処理によって不純物を活性化する工程とを含む。これにより、ボディー領域１３、ソース領域１４、およびコンタクト領域１５などが形成される。ボディー領域１３におけるｐ−型不純物の濃度は、例えば１×１０１７ｃｍ−３以上１×１０２０ｃｍ−３以下である。ソース領域１４におけるｎ＋型不純物の濃度は、例えば１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。コンタクト領域１５におけるｐ＋型不純物の濃度は、例えば１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００５４】
図２Ｂに示す第２の工程では、半導体基板の表面１１ｓにゲート絶縁層１７を設ける。ゲート絶縁層１７は、半導体基板の表面１１ｓを熱酸化することによって設けてもよいし、半導体基板の表面１１ｓに絶縁層を堆積することによって設けてもよい。
【００５５】
図２Ｃに示す第３の工程では、ゲート絶縁層１７上にゲート電極１８を設ける。ゲート電極１８は、ｎ型にドープされたポリシリコンから形成された導電層をパターニングすることによって設けてもよい。以下では、ゲート電極１８は、ｎ型にドープされたポリシリコンから形成されているとする。
【００５６】
図２Ｄに示す第４の工程では、ゲート電極１８を層間絶縁層３８で覆う。層間絶縁層３８は、例えばノンドープシリカガラスから形成される。
【００５７】
図２Ｅに示す第５の工程では、層間絶縁層３８上にマスク層３１を設ける。マスク層３１は、例えばフォトレジストを用いて形成される。
【００５８】
図２Ｆに示す第６の工程では、マスク層３１を用いて層間絶縁層３８およびゲート絶縁層１７をエッチングすることにより、コンタクトホール２３を設ける。コンタクトホール２３により、半導体基板１１の表面１１ｓの一部、およびゲート電極１８の一部が露出される。エッチングガスとしては、例えば、ＣＨＦ３、ＣＦ４およびＡｒの混合ガスを用いる。
【００５９】
図２Ｇに示す第７の工程では、マスク層３１を除去する。
【００６０】
図２Ｈに示す第８の工程では、コンタクトホール２３によって露出されたゲート電極１８の一部の表面を熱酸化する。熱酸化は、１０００℃以下で実施される。熱酸化の時間は、例えば、１０００℃において９０分である。後述するように、ポリシリコンから形成されたゲート電極１８は、炭化珪素から形成された半導体基板１１の表面１１ｓよりも酸化されやすい。そのため、ゲート電極１８の一部を覆う酸化膜１８ｏは、半導体基板１１の表面１１ｓの一部上を覆う酸化膜１１ｏよりも十分に厚い。
【００６１】
図２Ｉに示す第９の工程では、半導体基板１１の表面１１ｓの一部を覆う酸化膜１１ｏを、エッチングすることによって除去する。エッチングは、フッ素系のウェットエッチングによって、または、フロン系のガス、もしくは塩素系のガスを含むエッチングガスによるドライエッチングによって実施する。後述するように、エッチングによって半導体基板１１の表面１１ｓの一部を覆う酸化膜１１ｏを除去しても、ゲート電極１８の一部を覆う酸化膜１８ｏは十分に残留する。残留する酸化膜１８ｏの厚さは、例えば、５０ｎｍ以上５００ｎｍ以下である。この厚さは、図６Ａに示すマージン１６の厚さよりも薄い。
【００６２】
図２Ｊに示す第１０の工程では、シリサイドから形成されるソース電極２１を設ける。具体的には、層間絶縁層３８、酸化膜１８ｏ、およびコンタクトホール２３によって露出された半導体基板１１の表面１１ｓの一部を、スパッタリングによってＮｉなどの金属で覆い、アニール処理を施す。アニール処理後、シリサイド化されなかった金属を除去する。ソース電極２１は、例えば、ＮｉＳｉから形成される。なお、第１０の工程は、省略してもよい。
【００６３】
図２Ｋに示す第１１の工程では、コンタクトホール２３を介して、ソース電極２１の少なくとも一部と電気的に接続するソース配線１９を設ける。言い換えれば、ソース配線１９は、ソース電極２１を介して、半導体基板１１の表面１１ｓの上記一部と接続する。ソース配線１９は、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）およびアルミニウム（Ａｌ）の積層膜である。第１０の工程を省略する場合、ソース配線１９は、半導体基板１１の表面１１ｓの上記一部の少なくとも一部と直接的に接続する。
【００６４】
本実施形態における半導体装置１００の製造工程では、ゲート電極１８を形成する際、および／またはコンタクトホール２３を形成する際にマスク層の位置がずれたり、後述するパーティクルがゲート電極１８に付着したりし得る。そのため、ゲート電極１８のうち、図２Ｆに示す意図的に露出された部分の他に、意図しない部分が露出される可能性がある。そのような場合でも、図２Ｈおよび図２Ｉに示す熱酸化膜を形成する工程により、ゲート電極１８のうち、意図的に露出された部分と、意図せず露出された部分とは、両方とも熱酸化膜で覆われる。これにより、ゲート電極１８は、ソース電極２１およびソース配線１９と接触しない。したがって、製造工程においてマスク層の位置ずれ、および／またはパーティクルの付着が生じても、本実施形態における半導体装置１００には、動作不良は生じない。
【００６５】
本実施形態における半導体装置１００の製造工程は、従来のＭＯＳＦＥＴの製造工程の間に、図２Ｈに示す第８の工程、および図２Ｉに示す第９の工程を追加するだけである。したがって、従来例と比較して、製造工程を大幅に変更する必要はない。そのため、本実施形態における半導体装置１００を比較的簡単に製造することができる。
【００６６】
次に、ポリシリコンと、結晶シリコンと、炭化珪素との酸化レートの違いを比較する。
【００６７】
図３に示すように、ｎ型にドープされたポリシリコンの方が、結晶シリコンよりも速く酸化される。したがって、本実施形態では、ゲート電極１８として、結晶シリコンよりもｎ型にドープされたポリシリコンが選択される。また、図３に示すように、炭化珪素は、ほとんど酸化されない。１０００℃以下では、ｎ型にドープされたポリシリコンと炭化珪素との酸化レートに、顕著な違いが現れる。１０００℃を超える温度においても、炭化珪素とｎ型にドープされたポリシリコンとの酸化レートには、大きな差が存在する。しかしながら、ｎ型にドープされたポリシリコンの酸化レートが大きくなりすぎると、酸化膜１８ｏの厚さが制御しにくい可能性がある。
【００６８】
ポリシリコンと炭化珪素との酸化レートの違いにより、図２Ｈに示す工程において、ゲート電極１８の一部を覆う酸化膜１８ｏは、半導体基板１１の表面１１ｓの一部を覆う酸化膜１１ｏよりも十分に厚い。具体的には、ゲート電極１８の一部を覆う酸化膜１８ｏは、半導体基板１１の表面１１ｓの一部を覆う酸化膜１１ｏよりも最大約３０倍の厚さを有する。したがって、図２Ｉに示す工程において、エッチングによって半導体基板１１の表面１１ｓの一部を覆う酸化膜１１ｏを除去しても、ゲート電極１８の一部を覆う酸化膜１８ｏは十分に残留する。
【００６９】
従来のＭＯＳＦＥＴの製造工程では、複数のユニットセルのうち、一部のユニットセルに欠陥が生じる場合がある。一部のユニットセルにおける欠陥により、ＭＯＳＦＥＴにはリーク電流が発生する。その結果、ＭＯＳＦＥＴの歩留まりは低下する。本実施形態における製造方法を従来のＭＯＳＦＥＴの製造方法に適用すれば、ＭＯＳＦＥＴにおけるリーク電流の発生を抑制することができる。
【００７０】
以下に、従来のＭＯＳＦＥＴの製造工程において生じる欠陥を説明する。
【００７１】
図４Ａから図４Ｇは、従来のＭＯＳＦＥＴの製造方法の一部を模式的に示す図である。図４Ａから図４Ｇは、従来のＭＯＳＦＥＴのあるユニットセルにおいて、欠陥が生じる過程を示している。
【００７２】
図４Ａに示す工程では、ゲート電極１８をエッチングによってパターニングするために、ゲート電極１８上にマスク層３１を設ける。次に、マスク層３１を設けた構造をエッチング装置に入れる。その過程において、マスク層３１にパーティクル３２が付着し得る。図４Ａに示す例では、半導体基板１１の表面１１ｓに垂直な方向から見たとき、パーティクル３２の一部は、ゲート電極１８と重なる。
【００７３】
図４Ｂに示す工程では、ゲート電極１８のうち、マスク層３１が設けられていない部分を異方性エッチングによって除去する。しかし、マスク層３１が設けられていない部分のうち、パーティクル３２と重なる部分は、除去されない。
【００７４】
図４Ｃに示す工程では、マスク層３１を除去する。その際、パーティクル３２も除去される。
【００７５】
図４Ｄに示す工程では層間絶縁層３８を設け、図４Ｅに示す工程ではマスク層３１を設け、図４Ｆに示す工程では層間絶縁層３８およびゲート絶縁層１７を除去する。図４Ｄから図４Ｆに示す工程は、それぞれ図２Ｄから図２Ｆに示す工程と同じである。図４Ｆに示す工程では、コンタクトホール２３によってゲート電極１８の一部が露出される。露出されたゲート電極１８の一部が、欠陥に相当する。
【００７６】
図４Ｇに示す工程では、図２Ｊおよび図２Ｋに示す工程と同様に、ソース電極２１およびソース配線１９を設ける。具体的には、図４Ｆに示すマスク層３１を除去した後、図４Ｆに示す層間絶縁層３８、露出されたゲート電極１８の一部、および半導体基板１１の表面１１ｓの一部をＮｉなどの金属で覆い、アニール処理を施す。アニール処理後、シリサイド化されなかった金属を除去する。その後、ソース配線１９を設ける。ゲート電極１８がポリシリコンから形成されていれば、図４Ｆに示す露出されたゲート電極１８の一部は、図４Ｇに示すようにシリサイド化される。
【００７７】
従来のＭＯＳＦＥＴのあるユニットセルにおいて欠陥が存在する場合、図４Ｇに示すように、ゲート電極１８は、ソース電極２１と接触する。そのため、ゲート電極１８が常にオン状態になり、ＭＯＳＦＥＴにはリーク電流が発生し、ＭＯＳＦＥＴの歩留まりは低下する。
【００７８】
上記の欠陥を本実施形態における酸化膜１８ｏで覆えば、リーク電流を抑制することができる。
【００７９】
図５Ａは、従来のＭＯＳＦＥＴのあるユニットセルにおける欠陥を、本実施形態における酸化膜１８ｏで覆った例を模式的に示す断面図である。図５Ｂは、図５Ａに示す半導体基板１１の表面１１ｓと、コンタクトホール２３の縁およびコンタクトホール２３内における酸化膜１８ｏとを重ねた構成を模式的に示す上面図である。
【００８０】
図５Ａおよび図５Ｂに示す構成は、図４Ｆに示す工程の後に、図２Ｈおよび図２Ｉに示す工程を行うことによって得られる。図２Ｈに示す工程は熱酸化の工程であり、図２Ｉは、不要な熱酸化膜を除去する工程である。図５Ａに示す例では、ゲート電極１８の一部は、酸化膜１８ｏで覆われている。図５Ｂに示す例では、ゲート電極１８の上面を含む面における、太線によって表されたコンタクトホール２３の縁の一部から、酸化膜１８ｏ、および酸化膜１８ｏ下に位置するゲート電極１８の端１８ｅが突出している。図１Ｂに示す例と同様に、酸化膜１８ｏ、および酸化膜１８ｏ下に位置するゲート電極１８の端１８ｅは、太線によって表されたコンタクトホール２３の縁の内側に存在する。酸化膜１８ｏは、図４Ａおよび図４Ｂに示すパーティクル３２の形状に依存する。
【００８１】
図５Ａおよび図５Ｂに示すように、酸化膜１８ｏは、ゲート電極１８と、ソース配線１９およびソース電極２１の各々との間に存在する。これにより、ゲート電極１８は、ソース電極２１およびソース配線１９と接触していない。これにより、図４Ｇに示す従来例において発生するリーク電流を抑制することができる。ただし、従来のＭＯＳＦＥＴにおける複数のユニットセルのうち、欠陥がないユニットセルでは、図６Ａに示すマージン１６が確保される。そのため、本実施形態における製造方法を適用しても、従来のＭＯＳＦＥＴが微細化されるわけではない。
【００８２】
以上から、本実施形態の製造方法を従来のＭＯＳＦＥＴの製造方法に適用すれば、ＭＯＳＦＥＴの不良率を抑制することができ、ＭＯＳＦＥＴの信頼性を向上させることができる。図５Ａおよび図５Ｂに示す構成は、従来のＭＯＳＦＥＴの製造工程に、図２Ｈおよび図２Ｉに示す工程だけを追加することにより実現される。そのため、製造工程は複雑にならない。
【産業上の利用可能性】
【００８３】
本実施形態における半導体装置およびその製造方法は、パワーデバイスなどの用途に利用できる。
【符号の説明】
【００８４】
１１      半導体基板
１１ｓ    半導体基板の表面
１３      ボディー領域
１４      ソース領域
１５      コンタクト領域
１６      マージン
１７      ゲート絶縁層
１８      ゲート電極
１８ｅ    ゲート電極の端
１８ｓ    ゲート電極の側面
１９      ソース配線
２１      ソース電極
２１ｕ      ソース電極の上面
２３      コンタクトホール
３１      マスク層
３８      層間絶縁層
３８ｓ    層間絶縁層の側面
９０、１００    半導体装置
【図１Ａ】
2019192860.tif 000003
【図１Ｂ】
2019192860.tif 000004
【図２Ａ】
2019192860.tif 000005
【図２Ｂ】
2019192860.tif 000006
【図２Ｃ】
2019192860.tif 000007
【図２Ｄ】
2019192860.tif 000008
【図２Ｅ】
2019192860.tif 000009
【図２Ｆ】
2019192860.tif 000010
【図２Ｇ】
2019192860.tif 000011
【図２Ｈ】
2019192860.tif 000012
【図２Ｉ】
2019192860.tif 000013
【図２Ｊ】
2019192860.tif 000014
【図２Ｋ】
2019192860.tif 000015
【図３】
2019192860.tif 000016
【図４Ａ】
2019192860.tif 000017
【図４Ｂ】
2019192860.tif 000018
【図４Ｃ】
2019192860.tif 000019
【図４Ｄ】
2019192860.tif 000020
【図４Ｅ】
2019192860.tif 000021
【図４Ｆ】
2019192860.tif 000022
【図４Ｇ】
2019192860.tif 000023
【図５Ａ】
2019192860.tif 000024
【図５Ｂ】
2019192860.tif 000025
【図６Ａ】
2019192860.tif 000026
【図６Ｂ】
2019192860.tif 000027