(57)【要約】【課題】トランジスタ部とダイオード部とを備える半導体装置を提供する。【解決手段】トランジスタ部とダイオード部とを有する半導体装置であって、トランジスタ部とダイオード部とが隣接する領域に形成され、トランジスタ部とダイオード部との干渉を防止する境界領域を有し、トランジスタ部およびダイオード部は、予め定められた配列方向に配列された複数のトレンチ部を備える半導体装置を提供する。ダイオード部は、半導体基板のおもて面側とは反対側の面に第１導電型のカソード領域を備えてよい。ダイオード部の配列方向における幅は、トランジスタ部の配列方向における幅よりも大きくてよい。カソード領域は、配列方向において境界領域まで延伸して設けられていてよい。【選択図】図４
2019106506.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ部とダイオード部とを有する半導体装置であって、
前記トランジスタ部と前記ダイオード部とが隣接する領域に形成され、前記トランジスタ部と前記ダイオード部との干渉を防止する境界領域を有し、
前記トランジスタ部および前記ダイオード部は、予め定められた配列方向に配列された複数のトレンチ部を備え、
前記ダイオード部は、半導体基板のおもて面側とは反対側の面に第１導電型のカソード領域を備え、
前記ダイオード部の前記配列方向における幅は、前記トランジスタ部の前記配列方向における幅よりも大きく、
前記カソード領域は、前記配列方向において前記境界領域まで延伸して設けられている
半導体装置。
【請求項２】
前記配列方向において、前記ダイオード部の幅が、１５００μｍ以上である
請求項１に記載の半導体装置。
【請求項３】
複数のトランジスタ部および複数のダイオード部を備え、
前記複数のダイオード部の総面積は、前記複数のトランジスタ部の総面積より大きい
請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板の上面の上方に設けられたゲート金属層と、
前記半導体基板の上面の上方に設けられたエミッタ電極と、
前記トランジスタ部において前記半導体基板の上面側に設けられた第１導電型のエミッタ領域と、
前記トランジスタ部において前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接するゲートトレンチ部と、
前記ダイオード部において前記半導体基板の上面側に設けられ、前記エミッタ電極と電気的に接続されたエミッタトレンチ部とを更に備え、
前記エミッタトレンチ部は、前記トランジスタ部においても、前記ゲートトレンチ部の間に一定の周期で配置されている
請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記半導体基板の上面側に設けられ、前記ゲート金属層と電気的に接続され、前記エミッタ領域と接していないダミートレンチ部を更に備える
請求項４に記載の半導体装置。
【請求項６】
前記境界領域は、前記トランジスタ部のデバイス構造とも、前記ダイオード部のデバイス構造とも異なるデバイス構造を有する領域である
請求項１から５のいずれか一項に記載の半導体装置。
【請求項７】
前記半導体基板の上面側の上方に設けられる層間絶縁膜と、
前記トランジスタ部および前記ダイオード部において、トレンチ部間の前記層間絶縁膜に設けられエミッタ電極が埋め込まれるコンタクトホールとを更に備え、
前記境界領域のトレンチ部間の前記層間絶縁膜には、前記コンタクトホールが設けられていない
請求項１から６のいずれか一項に記載の半導体装置。
【請求項８】
前記ダイオード部は、前記境界領域と非境界領域とを有し、
前記ダイオード部の前記境界領域における前記カソード領域の濃度は、前記ダイオード部の前記非境界領域における前記カソード領域の濃度よりも高い
請求項１から７のいずれか一項に記載の半導体装置。
【請求項９】
前記半導体基板の上面側とは反対側に設けられた下面ライフタイムキラーを更に備え、
前記ダイオード部は、前記境界領域と非境界領域とを有し、
前記ダイオード部の前記境界領域における前記下面ライフタイムキラーの濃度は、前記ダイオード部の前記非境界領域における前記下面ライフタイムキラーの濃度よりも低い
請求項１から８のいずれか一項に記載の半導体装置。
【請求項１０】
前記半導体基板の上面側において、少なくとも前記ダイオード部の非境界領域に導入される上面ライフタイムキラーを更に備え、
前記カソード領域は、前記上面ライフタイムキラーよりもトランジスタ部側に延伸して設けられる
請求項１から９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、トランジスタ部およびダイオード部を有する半導体装置が知られている（例えば、特許文献１参照）。
特許文献１  国際公開第２０１５／０６８２０３号
【発明の概要】
【発明が解決しようとする課題】
【０００３】
トランジスタ部およびダイオード部を有する半導体装置（いわゆる、逆導通ＩＧＢＴ）では、ノイズの影響を低減したり、電流集中を緩和したりして、素子の破壊耐性を向上することが求められている。とりわけ、本発明では、半導体装置の電流集中を緩和可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、トランジスタ部とダイオード部とを有する半導体装置であって、トランジスタ部とダイオード部とが隣接する領域に形成され、トランジスタ部とダイオード部との干渉を防止する境界領域を有し、トランジスタ部およびダイオード部は、予め定められた配列方向に配列された複数のトレンチ部を備える半導体装置を提供する。ダイオード部は、半導体基板のおもて面側とは反対側の面に第１導電型のカソード領域を備えてよい。ダイオード部の配列方向における幅は、トランジスタ部の配列方向における幅よりも大きくてよい。カソード領域は、配列方向において境界領域まで延伸して設けられていてよい。
【０００５】
配列方向において、ダイオード部の幅が、１５００μｍ以上であってよい。
【０００６】
半導体装置は、複数のトランジスタ部および複数のダイオード部を備えてよい。複数のダイオード部の総面積は、複数のトランジスタ部の総面積より大きくてよい。
【０００７】
半導体装置は、半導体基板の上面の上方に設けられたゲート金属層と、半導体基板の上面の上方に設けられたエミッタ電極と、トランジスタ部において半導体基板の上面側に設けられた第１導電型のエミッタ領域と、トランジスタ部において半導体基板の上面側に設けられ、ゲート金属層と電気的に接続され、エミッタ領域と接するゲートトレンチ部と、ダイオード部において半導体基板の上面側に設けられ、エミッタ電極と電気的に接続されたエミッタトレンチ部とを更に備えてよい。エミッタトレンチ部は、トランジスタ部においても、ゲートトレンチ部の間に一定の周期で配置されていてよい。
【０００８】
半導体装置は、半導体基板の上面側に設けられ、ゲート金属層と電気的に接続され、エミッタ領域と接していないダミートレンチ部を更に備えてよい。
【０００９】
境界領域は、トランジスタ部のデバイス構造とも、ダイオード部のデバイス構造とも異なるデバイス構造を有する領域であってよい。
【００１０】
半導体装置は、半導体基板の上面側の上方に設けられる層間絶縁膜と、トランジスタ部およびダイオード部において、トレンチ部間の層間絶縁膜に設けられエミッタ電極が埋め込まれるコンタクトホールとを更に備えてよい。境界領域のトレンチ部間の層間絶縁膜には、コンタクトホールが設けられていなくてよい。
【００１１】
ダイオード部は、境界領域と非境界領域とを有してよい。ダイオード部の境界領域におけるカソード領域の濃度は、ダイオード部の非境界領域におけるカソード領域の濃度よりも高くてよい。
【００１２】
半導体装置は、半導体基板の上面側とは反対側に設けられた下面ライフタイムキラーを更に備えてよい。ダイオード部は、境界領域と非境界領域とを有してよい。ダイオード部の境界領域における下面ライフタイムキラーの濃度は、ダイオード部の非境界領域における下面ライフタイムキラーの濃度よりも低くてよい。
【００１３】
半導体装置は、半導体基板の上面側において、少なくともダイオード部の非境界領域に導入される上面ライフタイムキラーを更に備えてよい。カソード領域は、上面ライフタイムキラーよりもトランジスタ部側に延伸して設けられてよい。
【００１４】
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１５】
【図１Ａ】実施例１に係る半導体装置１００の上面図の一例である。
【図１Ｂ】実施例１に係る半導体装置１００のａ−ａ'断面図の一例である。
【図２Ａ】実施例２に係る半導体装置１００の上面図の一例である。
【図２Ｂ】実施例２に係る半導体装置１００のｂ−ｂ'断面図の一例である。
【図３】半導体装置１００の変形例である。
【図４】比較例に係る半導体装置５００の上面図である。
【図５】半導体装置５００のチップ全体図の一例を示す。
【図６】半導体装置１００のチップ全体図の一例を示す。
【図７Ａ】電流密度分布を示すグラフである。
【図７Ｂ】半導体装置１００と半導体装置５００のターンオフ波形を示すグラフである。
【図８Ａ】フルゲートの半導体装置の伝導電流密度分布を示す。
【図８Ｂ】エミッタトレンチ部Ｅを有する半導体装置の伝導電流密度分布を示す。
【図８Ｃ】エミッタトレンチ部Ｅを有する半導体装置の伝導電流密度分布を示す。
【図８Ｄ】エミッタトレンチ部Ｅを有する半導体装置の伝導電流密度分布を示す。
【図９】実施例３に係る半導体装置１００の構成の一例を示す。
【図１０】実施例４に係る半導体装置１００の構成の一例を示す。
【図１１】実施例５に係る半導体装置１００の構成の一例を示す。
【発明を実施するための形態】
【００１６】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１７】
本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」、「おもて」、「裏」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
【００１８】
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の深さ方向をＺ軸とする。なお、本明細書において、Ｚ軸方向に半導体基板を視た場合について平面視と称する。
【００１９】
各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
【００２０】
本明細書では、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれ、それが付されていない層や領域よりも高ドーピング濃度および低ドーピング濃度であることを意味する。
【００２１】
図１Ａは、実施例１に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を備える半導体チップである。例えば、半導体装置１００は、逆導通ＩＧＢＴ（ＲＣ−ＩＧＢＴ：Ｒｅｖｅｒｓｅ  Ｃｏｎｄｕｃｔｉｎｇ  ＩＧＢＴ）である。
【００２２】
トランジスタ部７０は、エミッタ領域１２およびゲートトレンチ部４０を有する領域である。本例のトランジスタ部７０は、半導体基板１０の下面側に設けられたコレクタ領域を半導体基板１０の上面に投影した領域であるがこれに限られない。コレクタ領域は、第２導電型を有する。本例のコレクタ領域は、一例としてＰ＋型である。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。
【００２３】
ダイオード部８０は、半導体基板１０の上面においてトランジスタ部７０と隣接して設けられた還流ダイオード（ＦＷＤ：Ｆｒｅｅ  Ｗｈｅｅｌ  Ｄｉｏｄｅ）等のダイオードを含む。本例のダイオード部８０は、カソード領域８２を半導体基板１０の上面に投影した領域であって、トランジスタ部７０以外の領域であるが、これに限らない。
【００２４】
図１Ａにおいては、半導体装置１００のエッジ側であるチップ端部周辺の領域を示しており、他の領域を省略している。なお、本例では、便宜上、Ｘ軸方向の負側のエッジについて説明するものの、半導体装置１００の他のエッジについても同様である。
【００２５】
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０は、シリコン基板である。
【００２６】
本例の半導体装置１００は、半導体基板１０の上面において、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。また、本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。
【００２７】
エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、エミッタ電極５２の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金またはアルミニウム‐シリコン‐銅合金で形成されてよい。ゲート金属層５０の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金またはアルミニウム‐シリコン‐銅合金で形成されてよい。エミッタ電極５２およびゲート金属層５０は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。
【００２８】
エミッタ電極５２およびゲート金属層５０は、層間絶縁膜を挟んで、半導体基板１０の上方に設けられる。層間絶縁膜は、図１Ａでは省略されている。層間絶縁膜には、コンタクトホール４９、コンタクトホール５４およびコンタクトホール５６が貫通して設けられている。
【００２９】
コンタクトホール４９は、ゲート金属層５０とゲートランナー４８とを接続する。コンタクトホール４９の内部には、タングステン等で形成されたプラグが形成されてもよい。
【００３０】
ゲートランナー４８は、ゲート金属層５０とトランジスタ部７０のゲートトレンチ部４０とを接続する。一例において、ゲートランナー４８は、半導体基板１０の上面において、ゲートトレンチ部４０内のゲート導電部およびダミートレンチ部３０内のダミー導電部と接続される。ゲートランナー４８は、エミッタトレンチ部６０内のエミッタ導電部とは接続されない。例えば、ゲートランナー４８は、不純物がドープされたポリシリコン等で形成される。
【００３１】
本例のゲートランナー４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の先端部まで設けられる。ゲートランナー４８と半導体基板１０の上面との間には、酸化膜等の層間絶縁膜が設けられる。ゲートトレンチ部４０の先端部において、ゲート導電部は半導体基板１０の上面に露出している。ゲートトレンチ部４０は、ゲート導電部の当該露出した部分にて、ゲートランナー４８と接触する。
【００３２】
コンタクトホール５６は、エミッタ電極５２とエミッタトレンチ部６０内のエミッタ導電部とを接続する。コンタクトホール５６の内部には、タングステン等で形成されたプラグが設けられてもよい。
【００３３】
接続部２５は、エミッタ電極５２とエミッタ導電部との間に設けられる。接続部２５は、不純物がドープされたポリシリコン等の、導電性を有する材料である。接続部２５は、酸化膜等の層間絶縁膜等を介して、半導体基板１０の上面の上方に設けられる。
【００３４】
ゲートトレンチ部４０は、予め定められた配列方向（本例ではＹ軸方向）に沿って予め定められた間隔で配列される。本例のゲートトレンチ部４０は、半導体基板１０の上面に平行であって配列方向と垂直な延伸方向（本例ではＸ軸方向）に沿って延伸する２つの延伸部分４１と、２つの延伸部分４１を接続する接続部分４３を有してよい。本例のゲートトレンチ部４０は、ゲート金属層５０と電気的に接続されている。また、ゲートトレンチ部４０は、エミッタ領域１２と接している。
【００３５】
接続部分４３は、少なくとも一部が曲線状に設けられることが好ましい。ゲートトレンチ部４０の２つの延伸部分４１の端部を接続することで、延伸部分４１の端部における電界集中を緩和することができる。ゲートトレンチ部４０の接続部分４３において、ゲートランナー４８がゲート導電部と接続されてよい。
【００３６】
ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、予め定められた配列方向（本例ではＹ軸方向）に沿って予め定められた間隔で配列される。本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板１０の上面においてＵ字形状を有してよい。即ち、ダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分３１と、２つの延伸部分３１を接続する接続部分３３を有してよい。ダミートレンチ部３０は、ゲート金属層５０と電気的に接続されている。但し、ダミートレンチ部３０は、エミッタ領域１２と接していない点でゲートトレンチ部４０と相違する。例えば、半導体装置１００は、ゲートトレンチ部４０とダミートレンチ部３０との比率を調整することにより、ゲートエミッタ間容量を調整することができる。
【００３７】
エミッタトレンチ部６０は、ゲートトレンチ部４０と同様に、予め定められた配列方向（本例ではＹ軸方向）に沿って予め定められた間隔で配列される。本例のエミッタトレンチ部６０は、ゲートトレンチ部４０と同様に、半導体基板１０の上面においてＵ字形状を有してよい。即ち、エミッタトレンチ部６０は、延伸方向に沿って延伸する２つの延伸部分６１と、２つの延伸部分６１を接続する接続部分６３を有してよい。エミッタトレンチ部６０は、エミッタ電極５２と電気的に接続されている。例えば、エミッタトレンチ部６０をダイオード部８０に設けることにより、エミッタトレンチ部６０の周囲の電位が振れにくくなる。
【００３８】
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に設けられる。
【００３９】
ウェル領域１１は、後述するドリフト領域１８よりも半導体基板１０の上面側に設けられた第２導電型の領域である。ウェル領域１１は、一例としてＰ＋型である。ウェル領域１１は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲で設けられる。ウェル領域１１の拡散深さは、ゲートトレンチ部４０、ダミートレンチ部３０およびエミッタトレンチ部６０の深さよりも深くてよい。ゲートトレンチ部４０、ダミートレンチ部３０およびエミッタトレンチ部６０の、ゲート金属層５０側の一部の領域は、ウェル領域１１に設けられる。ゲートトレンチ部４０、ダミートレンチ部３０およびエミッタトレンチ部６０の延伸方向の端の底は、ウェル領域１１に覆われてよい。
【００４０】
コンタクトホール５４は、トランジスタ部７０において、エミッタ領域１２およびコンタクト領域１５の各領域の上方に設けられる。また、コンタクトホール５４は、ダイオード部８０において、ベース領域１４の上方に設けられる。コンタクトホール５４は、境界領域８１において、コンタクト領域１５の上方に設けられる。このように、層間絶縁膜には、１又は複数のコンタクトホール５４が設けられている。１又は複数のコンタクトホール５４は、延伸方向に延伸して設けられてよい。なお、実施例１では、境界領域８１の上面にはコンタクト領域１５が設けられているが、ダイオード部８０と同様に境界領域８１の上面にベース領域１４が設けられてもよい。これは、実施例１に限らず、後述する実施例２〜５についても同様である。
【００４１】
境界領域８１は、トランジスタ部７０とダイオード部８０とが隣接する領域に設けられる。本明細書において、境界領域８１は、トランジスタ部７０とダイオード部８０とが隣接する領域に設けられ、互いの干渉を防止するための領域である。具体的には、境界領域８１は、トランジスタ部７０のデバイス構造（いわゆるＭＯＳ構造）とも、ダイオード部８０の還流ダイオード等のダイオードのデバイス構造とも異なるデバイス構造を有する。したがって、境界領域８１は、トランジスタ部７０のデバイス構造とも、ダイオード部８０のデバイス構造とも異なるデバイス構造を有し、トレンチ部の配列方向において、トランジスタ部７０のチャネルが形成されるデバイス構造とダイオード部８０のダイオードのデバイス構造との間に位置する領域としてもよい。
【００４２】
トランジスタ部７０のデバイス構造とも、ダイオード部８０のデバイス構造とも異なる境界領域８１のデバイス構造とは、例えば、エミッタ領域１２、コンタクト領域１５、蓄積領域１６、トレンチ部、トレンチ部の深さ、後述するライフタイムキラー、バッファ領域２０、カソード領域８２やコレクタ領域２２の少なくとも１つの点で、トランジスタ部７０ともダイオード部８０とも異なるデバイス構造を有する領域を指す。トレンチ部の点での構造の差異としては、例えば、トランジスタ部７０のトレンチ部及びダイオード部８０のトレンチ部のいずれの周期的構造（繰り返し構造）ともずれていることが挙げられる。この例のように、トランジスタ部７０のデバイス構造とも、ダイオード部８０のデバイス構造とも異なるデバイス構造とは、トランジスタ部７０やダイオード部８０の単一の範囲（例えば、単一のトレンチ間）にのみに着目したものではなく、トランジスタ部７０やダイオード部８０の周期的構造（繰り返し構造）に着目しても、そのパターンとは異なる領域としてよい。
【００４３】
また、境界領域８１は、１０μｍ以上１００μｍ以下であってよく、５０μｍ以上１００μｍ以下であってもよい。境界領域８１の長さの基点は、例えば、トランジスタ部７０のチャネルが形成されるゲートトレンチ部４０とすることができ、このゲートトレンチ部４０からダイオード部８０に向かっての１０μｍ以上１００μｍ以下の領域を境界領域８１としてもよい。
【００４４】
半導体基板１０の厚さは半導体装置１００の耐圧に応じて決めてよく、境界領域８１のＹ軸方向の幅は半導体基板１０の厚さに応じて定めてよい。具体的には、半導体装置１００の耐圧を高くするほど、境界領域８１のＹ軸方向の幅を大きくしてよい。また、境界領域８１のＹ軸方向の幅は、半導体基板１０中におけるキャリアの流れ方およびキャリアの量に応じて定めてもよい。具体的には、トランジスタ部７０およびダイオード部８０間において、単位時間当たりにキャリアが流れる量が多いほど、境界領域８１のＹ軸方向の幅を大きくしてよい。また、半導体基板１０中におけるキャリアの量が多いほど、境界領域８１のＹ軸方向の幅を大きくしてもよい。
【００４５】
境界領域８１は、複数のメサ部を有してよい。より好ましくは、境界領域８１は、４個以上１０個以下のメサ部を有してよい。境界領域８１のメサ部の基点は、例えば、トランジスタ部７０のチャネルが形成されるゲートトレンチ部４０とすることができ、このゲートトレンチ部４０からダイオード部８０に向かっての４個以上１０個以下のメサ部を境界領域８１としてもよい。１個のメサ部のＹ軸方向の幅は、約１０μｍであってよい。Ｙ軸方向において３個のトレンチ部を間に挟んだ４個のメサ部の長さが５０μｍであってよく、Ｙ軸方向において４個のトレンチ部を間に挟んだ５個のメサ部の長さが５０μｍであってもよい。また、Ｙ軸方向において７個のトレンチ部を間に挟んだ８個のメサ部の長さが１００μｍであってよく、Ｙ軸方向において９個のトレンチ部を間に挟んだ１０個のメサ部の長さが１００μｍであってもよい。
【００４６】
トランジスタ部７０又はダイオード部８０の非境界領域８３とは異なる構造の境界領域８１を設けることにより、トランジスタ部７０又はダイオード部８０との間における電流の干渉を低減することができる。一例において、境界領域８１のＹ軸方向の幅が大きいほど、より効果的に電流の干渉を低減することができる。
【００４７】
本実施例１では、境界領域８１は、ダイオード部８０に設けられる。また、本実施例１では、境界領域８１は、ゲートトレンチ部４０とエミッタトレンチ部６０との間において、エミッタ領域１２を有さない領域である。境界領域８１は、エミッタ領域１２を有さないので、半導体装置１００がラッチアップしにくくなる。境界領域８１は、トランジスタ部７０のゲートトレンチ部４０がＹ軸方向に一定の周期で配置される領域と、ダイオード部８０のエミッタトレンチ部６０がＹ軸方向に一定の周期で配置される領域との間の領域を指す。
【００４８】
非境界領域８３は、トランジスタ部７０又はダイオード部８０における、境界領域８１以外の領域である。本実施例１では、境界領域８１がダイオード部８０に設けられるので、ダイオード部８０の境界領域８１以外の領域を非境界領域８３と称する。本実施例１では、非境界領域８３は、境界領域８１と異なる領域において、エミッタトレンチ部６０を有する領域である。このように、非境界領域８３は、カソード領域８２を半導体基板１０の上面に投影した領域の内、エミッタトレンチ部６０が一定の周期で配置される領域を含む。なお、トランジスタ部７０には境界領域８１が設けられていないので、この場合、トランジスタ部７０は全体が非境界領域である。
【００４９】
ダミートレンチ部３０は、境界領域８１に設けられる。但し、ダミートレンチ部３０は、非境界領域８３にも設けられてよい。ダミートレンチ部３０は、非境界領域８３のみに設けられてもよい。また、境界領域８１には、ゲートトレンチ部４０やエミッタトレンチ部６０が設けられてもよい。なお、境界領域８１の範囲内に位置するトレンチ部の半分以上、または全てがダミートレンチ部３０であってよい。
【００５０】
第１メサ部９１、第２メサ部９２および第３メサ部９３は、半導体基板１０の上面と平行な面内において、Ｙ軸方向には各トレンチ部に隣接して設けられたメサ部である。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板１０の部分であって、半導体基板１０の上面から、各トレンチ部の最も深い底部の深さまでの部分であってよい。各トレンチ部の延伸部分を１つのトレンチ部としてよい。即ち、２つの延伸部分に挟まれる領域をメサ部としてよい。
【００５１】
第１メサ部９１は、トランジスタ部７０において、ゲートトレンチ部４０およびエミッタトレンチ部６０の少なくとも１つに隣接して設けられる。また、本例の第１メサ部９１は、境界領域８１においても、トランジスタ部７０に隣接して設けられている。第１メサ部９１は、半導体基板１０の上面において、ウェル領域１１と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５とを有する。第１メサ部９１では、エミッタ領域１２およびコンタクト領域１５が延伸方向において交互に設けられている。
【００５２】
第２メサ部９２は、境界領域８１に設けられたメサ部である。第２メサ部９２は、半導体基板１０の上面において、ウェル領域１１と、ベース領域１４と、コンタクト領域１５とを有する。本実施例１では、第２メサ部９２はエミッタ領域１２を有さないが、エミッタ領域１２を有してもよい。また、本実施例１では、第２メサ部９２はコンタクト領域１５を有するが、コンタクト領域１５を有さなくてもよい。
【００５３】
第３メサ部９３は、ダイオード部８０において、隣り合うエミッタトレンチ部６０に挟まれた領域に設けられる。第３メサ部９３は、半導体基板１０の上面において、ウェル領域１１と、ベース領域１４とを有する。
【００５４】
ベース領域１４は、半導体基板１０の上面側に設けられた第２導電型の領域である。ベース領域１４は、一例としてＰ−型である。ベース領域１４は、半導体基板１０の上面において、第１メサ部９１および第２メサ部９２のＸ軸方向における両端部に設けられてよい。ただし、図１Ｂに示すように、ベース領域１４は断面では、活性領域のほぼ全面に導入される。なお、図１Ａは、当該ベース領域１４のＸ軸方向の一方の端部のみを示している。
【００５５】
エミッタ領域１２は、第１メサ部９１の上面において、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、第１メサ部９１を挟んでＸ軸方向に延伸する２本のトレンチ部の一方から他方まで、Ｙ軸方向に設けられてよい。エミッタ領域１２は、コンタクトホール５４の下方にも設けられている。本例のエミッタ領域１２は第１導電型である。エミッタ領域１２は、一例としてＮ＋型である。
【００５６】
コンタクト領域１５は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のコンタクト領域１５は、一例としてＰ＋型である。本例のコンタクト領域１５は、第１メサ部９１の上面に設けられる。コンタクト領域１５は、第１メサ部９１を挟んでＸ軸方向に延伸する２本のトレンチ部の一方から他方まで、Ｙ軸方向に設けられてよい。コンタクト領域１５は、ゲートトレンチ部４０と接してよく、接しなくてもよい。また、コンタクト領域１５は、エミッタトレンチ部６０と接してよく、接しなくてもよい。本例のコンタクト領域１５は、ダミートレンチ部３０およびゲートトレンチ部４０と接している。コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。
【００５７】
また、コンタクト領域１５は、第２メサ部９２の上面にも設けられてよい。一つの第２メサ部９２の上面に設けられるコンタクト領域１５の面積は、一つの第１メサ部９１の上面に設けられるコンタクト領域１５の面積よりも大きい。第２メサ部９２の上面におけるコンタクト領域１５は、第２メサ部９２のＸ軸方向における両端部に設けられるベース領域１４に挟まれる領域全体に設けられてよい。
【００５８】
カソード領域８２は、ダイオード部８０において、半導体基板１０の下面側に設けられた第１導電型の領域である。本例のカソード領域８２は、一例としてＮ＋型である。平面視でカソード領域８２が設けられる領域は、一点鎖線で示されている。
【００５９】
図１Ｂは、図１Ａにおけるａ−ａ'断面の一例を示す図である。ａ−ａ'断面は、トランジスタ部７０およびダイオード部８０において、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を通過するＹＺ面である。本例の半導体装置１００は、ａ−ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０の上面２１および層間絶縁膜３８の上面に設けられる。
【００６０】
ドリフト領域１８は、半導体基板１０に設けられた第１導電型の領域である。本例のドリフト領域１８は、一例としてＮ−型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域１８のドーピング濃度は半導体基板１０のドーピング濃度であってよい。
【００６１】
バッファ領域２０は、ドリフト領域１８の下方に設けられた第１導電型の領域である。本例のバッファ領域２０は、一例としてＮ型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、第２導電型のコレクタ領域２２および第１導電型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
【００６２】
コレクタ領域２２は、トランジスタ部７０において、半導体基板１０の下面側に設けられる第２導電型の領域である。コレクタ領域２２は、一例としてＰ＋型である。本例のコレクタ領域２２は、バッファ領域２０の下方に設けられる。
【００６３】
カソード領域８２は、ダイオード部８０において、バッファ領域２０の下方に設けられる。境界Ｒは、コレクタ領域２２とカソード領域８２との境界である。境界Ｒは、トランジスタ部７０とダイオード部８０との境界に一致してもよく、異なっていてもよい。
【００６４】
コレクタ電極２４は、半導体基板１０の下面２３に形成される。コレクタ電極２４は、金属等の導電材料で形成される。
【００６５】
蓄積領域１６は、第１メサ部９１および第２メサ部９２において、ドリフト領域１８の上方に設けられる第１導電型の領域である。本例の蓄積領域１６は、一例としてＮ型である。蓄積領域１６は、ゲートトレンチ部４０に接して設けられる。蓄積領域１６は、ダミートレンチ部３０に接してよく、接さなくてもよい。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、トランジスタ部７０のオン電圧を低減することができる。なお、蓄積領域１６は、第３メサ部９３に設けられてもよい。
【００６６】
ベース領域１４は、第１メサ部９１、第２メサ部９２および第３メサ部９３において、蓄積領域１６の上方に設けられる第２導電型の領域である。ベース領域１４は、ゲートトレンチ部４０に接して設けられる。第３メサ部９３のベース領域１４は、いわゆるアノード領域である。
【００６７】
エミッタ領域１２は、第１メサ部９１において、ベース領域１４と上面２１との間に設けられる。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。エミッタ領域１２のドーパントの一例はヒ素（Ａｓ）である。なお、エミッタ領域１２は、第２メサ部９２に設けられなくてよく、設けられなくてもよい。
【００６８】
コンタクト領域１５は、第１メサ部９１および第２メサ部９２において、蓄積領域１６の上方に設けられる。コンタクト領域１５は、第１メサ部９１および第２メサ部９２において、ゲートトレンチ部４０やダミートレンチ部３０に接して設けられる。
【００６９】
１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、上面２１に設けられる。各トレンチ部は、上面２１からドリフト領域１８まで設けられる。エミッタ領域１２、ベース領域１４、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられる領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
【００７０】
ゲートトレンチ部４０は、上面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲートトレンチ部４０は、上面２１において層間絶縁膜３８により覆われる。
【００７１】
ゲート導電部４４は、半導体基板１０の深さ方向において、ゲート絶縁膜４２を挟んで第１メサ部９１側で隣接するベース領域１４と対向する領域を含む。ゲート導電部４４に予め定められた電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層であるチャネルが形成される。
【００７２】
ダミートレンチ部３０は、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、上面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミートレンチ部３０は、上面２１において層間絶縁膜３８により覆われる。
【００７３】
エミッタトレンチ部６０は、ゲートトレンチ部４０およびダミートレンチ部３０と同一の構造を有してよい。エミッタトレンチ部６０は、上面２１側に形成されたエミッタトレンチ、エミッタ絶縁膜６２およびエミッタ導電部６４を有する。エミッタ絶縁膜６２は、エミッタトレンチの内壁を覆って形成される。エミッタ導電部６４は、エミッタトレンチの内部に形成され、且つ、エミッタ絶縁膜６２よりも内側に形成される。エミッタ絶縁膜６２は、エミッタ導電部６４と半導体基板１０とを絶縁する。エミッタトレンチ部６０は、上面２１において層間絶縁膜３８により覆われる。
【００７４】
層間絶縁膜３８は、半導体基板１０の上面の上方に設けられている。層間絶縁膜３８は、エミッタ電極５２と半導体基板１０とを電気的に接続するための１又は複数のコンタクトホール５４が設けられている。他のコンタクトホール４９およびコンタクトホール５４も同様に、層間絶縁膜３８を貫通して設けられてよい。層間絶縁膜３８の上方には、エミッタ電極５２が設けられている。
【００７５】
本例の半導体装置１００は、ゲートトレンチ部４０とダミートレンチ部３０の比率を調整することにより、ゲートエミッタ間容量を調整する。半導体装置１００は、ダミートレンチ部３０の比率を大きくすることによりゲートエミッタ間容量を大きくし、ダミートレンチ部３０の比率を小さくすることによりゲートエミッタ間容量を小さくすることができる。例えば、ゲートトレンチ部４０の本数をＧとし、ダミートレンチ部３０の本数をＤとした場合、次式が成り立つ。
０．０１＜Ｄ／（Ｄ＋Ｇ）＜０．２
【００７６】
なお、ゲートトレンチ部４０の本数とは、延伸部分４１の本数を指す。即ち、複数の延伸部分４１が接続部分４３により接続されることにより、１つのゲートトレンチ部４０を構成している場合であっても、実質的には、複数の延伸部分４１の本数がゲートトレンチ部４０の本数となる。したがって、ゲートトレンチ部４０の本数は、図１Ｂのように、ａ−ａ'断面におけるゲートトレンチ部４０の本数と一致する。
【００７７】
また、ダミートレンチ部３０の本数も同様に、複数の延伸部分３１が接続部分３３により接続されることにより、１つのダミートレンチ部３０を構成している場合であっても、実質的には、複数の延伸部分３１の本数がダミートレンチ部３０の本数となる。したがって、ダミートレンチ部３０の本数は、図１Ｂのように、ａ−ａ'断面におけるバッファ領域２０の本数と一致する。
【００７８】
図２Ａは、実施例２に係る半導体装置１００の上面図の一例である。図２Ｂは、図２Ａにおけるｂ−ｂ'断面の一例を示す図である。本実施例２の半導体装置１００は、境界領域８１がトランジスタ部７０に設けられる点で実施例１に係る半導体装置１００と相違する。本実施例２の半導体装置１００は、境界領域８１がトランジスタ部７０に設けられるので、トランジスタ部７０の境界領域８１以外の領域を非境界領域８３と称する。なお、ダイオード部８０には境界領域８１が設けられていないので、この場合、ダイオード部８０は全体が非境界領域である。
【００７９】
本実施例２では、非境界領域８３は、境界領域８１と異なる領域において、ゲートトレンチ部４０およびエミッタトレンチ部６０を有する領域である。このように、非境界領域８３は、コレクタ領域２２を半導体基板１０の上面に投影した領域の内、ゲートトレンチ部４０およびエミッタトレンチ部６０が一定の周期で配置される領域を含む。
【００８０】
ダミートレンチ部３０は、境界領域８１に設けられる。但し、ダミートレンチ部３０は、非境界領域８３にも設けられてよい。ダミートレンチ部３０は、非境界領域８３のみに設けられてもよい。また、境界領域８１には、ゲートトレンチ部４０やエミッタトレンチ部６０が設けられてもよい。
【００８１】
以上のように、境界領域８１をトランジスタ部７０に設けることは、相対的に、カソード領域８２が短くなりコレクタ領域２２が長くなることを意味することとなる。このため、エミッタ領域１２から放出される電子がコレクタ領域２２に流入しやすくなり、オン電圧の低下を図ることができる。
【００８２】
なお、境界領域８１は、トランジスタ部７０とダイオード部８０とにまたがって設けられてもよい。この場合には、トランジスタ部７０とダイオード部８０とのそれぞれに境界領域８１以外の非境界領域８３が設けられることとなる。
【００８３】
図３は、半導体装置１００の変形例である。本例の半導体装置１００は、境界領域８１において、ダミートレンチ部３０と隣接する第２メサ部９２の少なくとも一部の上方にコンタクトホール５４が設けられていない。本例の半導体装置１００では、境界領域８１において、ダミートレンチ部３０と隣接する全ての第２メサ部９２の上方にコンタクトホール５４が設けられていない。即ち、ダミートレンチ部３０と隣接する第２メサ部９２は、エミッタ電極５２と電気的に接続されていない。なお、境界領域８１のメサ部の一部又は全部において、コンタクトホール５４を設けないことは、実施例１、２および後述する実施例３〜５についても適用してよい。
【００８４】
図４は、比較例に係る半導体装置５００の上面図である。本例の半導体装置５００は、ダミートレンチ部３０を有さない点で実施例１の半導体装置１００と相違する。半導体装置５００は、トランジスタ部５７０およびダイオード部５８０を備える。
【００８５】
半導体装置５００は、ダイオード部５８０におけるトランジスタ部５７０との境界側において、エミッタトレンチ部６０を有する。即ち、本例の半導体装置５００は、境界領域８１にダミートレンチ部３０を有さない。つまり、ゲートトレンチ部４０以外のトレンチ部は、ゲート金属層５０と接続されていないので、実施例１に係る半導体装置１００と比較してゲートエミッタ間容量が小さくなる。
【００８６】
ここで、半導体装置５００がＦＷＤ動作している際に半導体装置５００にノイズが生じると、閾値電圧Ｖｔｈ以上の電位差が生じて、トランジスタ部５７０が誤ってオンする場合がある。ゲートエミッタ間容量が小さい程、半導体装置５００に対するノイズの影響が大きくなる。トランジスタ部５７０が誤ってオンすると、逆回復時に短絡電流が流れて短絡モードとなり、半導体装置５００が破壊される場合がある。
【００８７】
一方、半導体装置１００は、ダミートレンチ部３０を有するので、ゲートエミッタ間容量が増加する。これにより、半導体装置１００にノイズが生じた場合であっても、トランジスタ部７０が誤ってオンしにくくなる。このように、ダミートレンチ部３０を設けることは、ノイズカットキャパシタを設けることと同等となる。これにより、半導体装置１００へのノイズの影響が低減される。
【００８８】
図５は、比較例に係る半導体装置５００のチップ全体図の一例を示す。本例の半導体装置５００は、複数のトランジスタ部５７０および複数のダイオード部５８０を備える。
【００８９】
本例の半導体装置５００では、ダイオード部５８０のＹ軸方向の幅Ｗｄは、トランジスタ部５７０のＹ軸方向の幅Ｗｔよりも小さい。また、本例では、トランジスタ部５７０のＸ軸方向の幅およびダイオード部５８０のＸ軸方向の幅は等しい。そして、複数のダイオード部５８０の総面積は、複数のトランジスタ部５７０の総面積よりも小さい。
【００９０】
半導体装置５００は、スイッチング時に、トランジスタ部５７０側の電流が徐々にダイオード部５８０側に集中する場合がある。この場合、半導体装置５００は、局所的に発熱し、破壊される場合がある。このように、ターンオフ時に電流は均一に流れているが、時間と共にカソード領域に流れようとすることで電流が集中する場合がある。半導体装置５００では、ダイオード部５８０のＹ軸方向の幅Ｗｄは、トランジスタ部５７０のＹ軸方向の幅Ｗｔよりも小さいので、電流集中による発熱が顕著である。特に、高電流密度でスイッチングする場合、半導体装置５００が破壊される恐れがある。
【００９１】
図６は、半導体装置１００のチップ全体図の一例を示す。本例の半導体装置１００は、複数のトランジスタ部７０および複数のダイオード部８０を備える。半導体装置１００は、トランジスタ部７０およびダイオード部８０が設けられた活性領域の外側において、エッジ終端領域１０２および外側領域１０４を備える。
【００９２】
エッジ終端領域１０２は、半導体基板１０の上面側の電界集中を緩和する。例えば、エッジ終端領域１０２は、ガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
【００９３】
外側領域１０４は、トランジスタ部７０およびダイオード部８０に隣接して設けられる。例えば、外側領域１０４は、ゲートパッド、センス部および温度検出部を備える。
【００９４】
本例の半導体装置１００は、１５個のトランジスタ部７０および１２個のダイオード部８０を備える。本例の半導体装置１００では、ダイオード部８０のＹ軸方向の幅Ｗｄは、トランジスタ部７０のＹ軸方向の幅Ｗｔ以上であって、好ましくはＹ軸方向の幅Ｗｔよりも大きい。例えば、ダイオード部８０のＹ軸方向における幅Ｗｄは、５００μｍ以上であってよく、１０００μｍ以上であってよく、１５００μｍ以上であってよい。また、本例では、トランジスタ部７０のＸ軸方向の幅およびダイオード部８０のＸ軸方向の幅は等しい。本例の半導体装置１００において、ダイオード部８０の総面積は、トランジスタ部７０の総面積以上であって、好ましくはトランジスタ部７０の総面積よりも大きい。
【００９５】
本例の半導体装置１００は、ダイオード部８０のＹ軸方向の幅Ｗｄは、トランジスタ部７０のＹ軸方向の幅Ｗｔ以上であるので、トランジスタ部７０に流れる電流がダイオード部８０のカソード領域８２にも流れることにより、電流の集中を緩和することができる。したがって、本例の半導体装置１００では、電流の集中が緩和されるので、破壊されにくくなる。
【００９６】
ダイオード部８０の総面積は、トランジスタ部７０の総面積の１．２倍よりも大きくてもよく、１．５倍よりも大きくてもよく、２．０倍よりも大きくてもよい。トランジスタ部７０の総面積とダイオード部８０の総面積との比率は、半導体装置１００の導通損失と電流集中とのトレードオフの観点から設定される。即ち、トランジスタ部７０の総面積が大きくなる程、導通損失が低減される傾向にある。一方、ダイオード部８０の総面積が大きくなる程、電流集中が緩和される傾向にある。
【００９７】
半導体装置１００は、トランジスタ部７０の総面積以上の総面積のダイオード部８０を有する場合、ダイオード部８０の総面積がトランジスタ部７０の総面積よりも小さい場合よりも、ゲートエミッタ間容量が小さくなる。しかしながら、本例の半導体装置１００は、ダミートレンチ部３０を境界領域８１に設けることにより、ゲートエミッタ間容量の低減を抑制できる。
【００９８】
なお、半導体装置１００は、半導体チップのサイズを固定とする場合、ダイオード部８０の総面積をトランジスタ部７０の総面積以上にして、且つ、トランジスタ部７０およびダイオード部８０の個数を少なくしてもよい。これにより、トランジスタ部７０とダイオード部８０との界面の領域、即ち、トランジスタ部７０とダイオード部８０との互いの干渉を防止するための境界領域８１が少なくなるので、電流の損失が小さくなる。
【００９９】
本例の半導体装置１００は、Ｙ軸方向において、ダイオード部８０よりも多くのトランジスタ部７０を備える。これにより、Ｙ軸方向の両端には、トランジスタ部７０が配置されている。Ｙ軸方向の両端にトランジスタ部７０を設けることにより、ダイオード部８０における電流集中が生じにくくなる。
【０１００】
例えば、本例の半導体装置１００は、Ｙ軸方向において、５つのトランジスタ部７０と４つのダイオード部８０を備える。但し、Ｙ軸方向におけるトランジスタ部７０およびダイオード部８０の個数は、これに限られない。例えば、トランジスタ部７０とダイオード部８０の個数は、４つと３つであっても、３つと２つであっても、２つと１つであってもよい。また、トランジスタ部７０とダイオード部８０の個数は、６つと５つであっても、７つと６つであっても、８つと７つであってもよい。なお、Ｙ軸方向において、トランジスタ部７０およびダイオード部８０の個数は、同一であってもよい。
【０１０１】
また、半導体装置１００は、Ｘ軸方向において、トランジスタ部７０およびダイオード部８０を３列ずつ備える。但し、Ｘ軸方向におけるトランジスタ部７０およびダイオード部８０の列の数は、これに限られない。例えば、Ｘ軸方向におけるトランジスタ部７０およびダイオード部８０の列の数は、１列であっても、２列であっても、４列であっても、５列であっても、それ以上であってもよい。
【０１０２】
図７Ａは、電流密度分布を示すグラフである。縦軸は電流密度［Ａ／ｃｍ２］を示し、横軸はＹ軸方向の任意の位置を示す。
【０１０３】
分布Ｄ１は、半導体装置１００を用いた場合の電流密度分布を示す。本例の半導体装置１００は、トランジスタ部７０の総面積とダイオード部８０の総面積との比率が２０：４０の場合を示す。即ち、ダイオード部８０の総面積は、トランジスタ部７０およびダイオード部８０の総面積の約６６％に相当する。
【０１０４】
分布Ｄ２は、半導体装置１００を用いた場合の電流密度分布を示す。本例の半導体装置１００は、トランジスタ部７０の総面積とダイオード部８０の総面積との比率が２０：２０の場合を示す。即ち、ダイオード部８０の総面積は、トランジスタ部７０およびダイオード部８０の総面積の５０％に相当する。
【０１０５】
分布Ｄ３は、半導体装置５００を用いた場合の電流密度分布を示す。本例の半導体装置５００は、トランジスタ部５７０の総面積とダイオード部５８０の総面積との比率が２０：６の場合を示す。即ち、ダイオード部５８０の総面積は、トランジスタ部５７０およびダイオード部５８０の総面積の約２３％に相当する。
【０１０６】
分布Ｄ１〜分布Ｄ３を比較すると、ダイオード部８０の比率の増加に伴い、電流密度の最大値が減少している。即ち、半導体装置１００は、ダイオード部８０の総面積をトランジスタ部７０の総面積以上とすることにより、電流密度の最大値を低減することができる。
【０１０７】
図７Ｂは、半導体装置１００と半導体装置５００のターンオフ波形を示すグラフである。本グラフは、コレクタ電流Ｉｃ［Ａ／ｃｍ２］およびコレクタエミッタ間電圧Ｖｃｅの時間変化を示す。半導体装置１００のコレクタ電流Ｉｃは、半導体装置５００のコレクタ電流Ｉｃよりも大きい。即ち、半導体装置１００は、ダイオード部８０の幅をトランジスタ部７０の幅よりも大きくすることにより、半導体装置５００よりも高電流密度のスイッチングを実現することができる。
【０１０８】
図８Ａ〜図８Ｄは、ゲートトレンチ部Ｇとエミッタトレンチ部Ｅとの比率を変化させた場合の伝導電流密度分布を比較するための図である。縦軸は伝導電流密度分布［Ａ／ｃｍ２］を示し、横軸はトランジスタ部およびダイオード部付近のＹ軸方向の位置を示す。ゲートトレンチ部Ｇは、ゲート金属層５０と電気的に接続され、エミッタ領域１２と接して設けられたトレンチ部である。エミッタトレンチ部Ｅは、エミッタ電極５２と電気的に接続されたトレンチ部である。
【０１０９】
図８Ａは、フルゲートの半導体装置の伝導電流密度分布を示す。本例の半導体装置は、全てのトレンチ部がゲートトレンチ部Ｇとしている。即ち、本例の半導体装置では、全てのトレンチ部がゲート金属層５０と電気的に接続されている。
【０１１０】
図８Ｂは、エミッタトレンチ部Ｅを有する半導体装置の伝導電流密度分布を示す。本例の半導体装置は、ゲートトレンチ部Ｇとエミッタトレンチ部Ｅとが２：１の比率で設けられている。即ち、本例の半導体装置では、ゲートトレンチ部Ｇの本数がエミッタトレンチ部Ｅの本数よりも多い。
【０１１１】
図８Ｃは、エミッタトレンチ部Ｅを有する半導体装置の伝導電流密度分布を示す。本例の半導体装置５００は、ゲートトレンチ部Ｇとエミッタトレンチ部Ｅとが１：１の比率で設けられている。即ち、本例の半導体装置では、ゲートトレンチ部Ｇの本数がエミッタトレンチ部Ｅの本数と等しい。
【０１１２】
図８Ｄは、エミッタトレンチ部Ｅを有する半導体装置の伝導電流密度分布を示す。本例の半導体装置５００は、ゲートトレンチ部Ｇとエミッタトレンチ部Ｅとが１：２の比率で設けられている。即ち、本例の半導体装置では、ゲートトレンチ部Ｇの本数がエミッタトレンチ部Ｅの本数よりも少ない。
【０１１３】
図８Ａ〜図８Ｄの伝導電流密度分布を参照すると、ゲートトレンチ部Ｇよりもエミッタトレンチ部Ｅの比率を増加させることにより、伝導電流密度分布が広がる傾向にある。例えば、図８Ａの伝導電流密度分布では、他の例と比較して特定の領域に局在化する傾向にある。また、エミッタトレンチ部Ｅの比率を増やすことにより、チャネル領域が少なくなるので、伝導電流の最大値が増加する傾向にある。
【０１１４】
ここで、電流集中を抑制しつつ、ノイズの影響を低減した半導体装置１００を設計する方法の一例を示す。フルゲートの半導体装置では、全てのトレンチ部がゲート金属層５０と電気的に接続されており、トレンチ部周辺の電位がふらつく場合がある。そのため、半導体装置は、ゲートトレンチ部Ｇとエミッタトレンチ部Ｅの両方を有することが好ましい。但し、図８Ａ〜図８Ｄで示した通り、ゲートトレンチ部Ｇよりもエミッタトレンチ部Ｅの比率を増加させると、伝導電流密度分布の最大値が増加する傾向にある。
【０１１５】
伝導電流密度分布の最大値を抑制するために、トランジスタ部７０の総面積に対するダイオード部８０の総面積の比率を増加させると、半導体装置１００の破壊を抑制できる。とりわけ、本実施例１では、境界領域８１をダイオード部８０に設けている。境界領域８１をダイオード部８０に設けることにより、相対的に、カソード領域８２が長くなりコレクタ領域２２が短くなる。このため、エミッタ領域１２から放出される電子がカソード領域８２に流入しやすくなり、効果的に電流密度の最大値を低減することができる。
【０１１６】
一方、トランジスタ部７０の総面積に対するダイオード部８０の総面積の比率を増加させると、ゲートエミッタ間容量が低下する。そこで、半導体装置１００は、境界領域８１にダミートレンチ部３０を設けることにより、ダイオード部８０の増加により電流の集中を緩和しつつ、ゲートエミッタ間容量を確保することができる。これにより、電流集中による素子の破壊を抑制しつつ、ノイズの影響の少ない半導体装置１００が実現できる。
【０１１７】
なお、上述のダミートレンチ部３０は、トランジスタ部７０とダイオード部８０とが隣接する境界領域８１に限らず、エッジ終端領域１０２に隣接するトランジスタ部７０のエッジ終端領域１０２側にＸ軸方向に延伸するように設けられてよい。すなわち、エッジ終端領域１０２に隣接するトランジスタ部７０のエッジ終端領域１０２側に、エミッタ領域１２と接していないダミートレンチ部３０が設けられてよい。このダミートレンチ部３０が設けられるトランジスタ部７０のエッジ終端領域１０２側をエッジ隣接領域８４として破線で図示する。エッジ隣接領域８４は、トランジスタ部７０のＹ軸方向の正側又は負側において、エッジ終端領域１０２と隣接する領域である。これにより、ゲートエミッタ間容量を確保すると共に、トランジスタ部７０のエッジ終端領域１０２側にトランジスタとして機能しない無効領域を形成し、キャリアの集中を抑制することができる。したがって、境界領域８１に挿入されるダミートレンチ部３０の本数よりもエッジ隣接領域８４に挿入されるダミートレンチ部３０の本数が多くてよい。また、エッジ隣接領域８４のみ、ダミートレンチ部３０が設けられてもよい。エッジ隣接領域８４にダミートレンチ部３０を設けるにあたり、トランジスタ部７０のＹ軸方向の幅Ｗｔおよびダイオード部８０のＹ軸方向の幅Ｗｄは限定されない。
【０１１８】
図９は、実施例３に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、上面ライフタイムキラー９５および下面ライフタイムキラー９６を備える点で、実施例１に係る半導体装置１００と相違する。
【０１１９】
上面ライフタイムキラー９５および下面ライフタイムキラー９６は、キャリアのライフタイムを調整するために用いられる。上面ライフタイムキラー９５および下面ライフタイムキラー９６は、半導体基板１０の上面側又は下面側からイオンを注入することにより設けられる。例えば、上面ライフタイムキラー９５および下面ライフタイムキラー９６は、ヘリウムの注入により形成される。
【０１２０】
上面ライフタイムキラー９５は、半導体基板１０の上面側に設けられる。例えば、実施例３の上面ライフタイムキラー９５は、ダイオード部８０に設けられる。本例の上面ライフタイムキラー９５は、非境界領域８３から境界領域８１の少なくとも一部に延伸して設けられている。上面ライフタイムキラー９５は、ダイオード部８０のアノード領域側のキャリアライフタイムを小さくすることにより、テール電流を小さくして、逆回復損失Ｅｒｒを低減することができる。
【０１２１】
上面ライフタイムキラー９５は、トランジスタ部７０に設けられてもよいし、設けられなくてもよい。即ち、本例の上面ライフタイムキラー９５は、非境界領域８３から境界領域８１の途中まで延伸して設けられているが、境界Ｒまで延伸して設けられていてもよいし、境界Ｒを超えてトランジスタ部７０まで延伸して設けられていてもよい。また、本例では、半導体基板１０の下面側に設けられたコレクタ領域を半導体基板１０の上面に投影した領域をトランジスタ部７０、カソード領域８２を半導体基板１０の上面に投影した領域であってトランジスタ部７０以外の領域をダイオード部８０としている。但し、上面ライフタイムキラー９５が設けられていない領域をトランジスタ部７０、上面ライフタイムキラー９５が設けられている領域をダイオード部８０としてもよい。
【０１２２】
下面ライフタイムキラー９６は、半導体基板１０の下面側に設けられる。本例の下面ライフタイムキラー９６は、トランジスタ部７０およびダイオード部８０の両方に設けられる。下面ライフタイムキラー９６の濃度は、ダイオード部８０側よりもトランジスタ部７０側で低くてよい。例えば、ダイオード部８０の境界領域８１における下面ライフタイムキラー９６の濃度は、ダイオード部８０の非境界領域８３における下面ライフタイムキラー９６の濃度よりも低い。これにより、カソード領域８２に電流が流れやすくなり、トランジスタ部７０における電流の集中が緩和されやすくなる。
【０１２３】
カソード領域８２は、上面ライフタイムキラー９５よりもトランジスタ部７０側に延伸して設けられる。これにより、カソード領域８２に電流が流れやすくなり、トランジスタ部７０における電流の集中が緩和されやすくなる。
【０１２４】
また、カソード領域８２の濃度は、ダイオード部８０側よりもトランジスタ部７０側で高くてよい。例えば、ダイオード部８０の境界領域８１におけるカソード領域８２の濃度は、ダイオード部８０の非境界領域８３におけるカソード領域８２の濃度よりも高い。これにより、カソード領域８２に電流がさらに流れやすくなり、トランジスタ部７０における電流の集中が緩和されやすくなる。
【０１２５】
図１０は、実施例４に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、境界領域８１の構造が実施例１に係る半導体装置１００と相違する。
【０１２６】
蓄積領域１６は、トランジスタ部７０に設けられている。但し、蓄積領域１６は、境界領域８１には設けられていない。即ち、蓄積領域１６は、ダミートレンチ部３０と隣接した第２メサ部９２には設けられていない。一方で、第２メサ部９２には、コンタクト領域１５が設けられている。本例の半導体装置１００は、ダミートレンチ部３０に挟まれた第２メサ部９２において、蓄積領域１６を有さないので、境界領域８１において、ホールをエミッタ電極５２に容易に引き抜くことができる。
【０１２７】
図１１は、実施例５に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、ダミートレンチ部３０の構造が実施例１に係る半導体装置１００と相違する。
【０１２８】
ダミートレンチ部３０は、ゲートトレンチ部４０およびエミッタトレンチ部６０と異なる形状を有する。本例のダミートレンチ部３０は、トレンチ内の絶縁膜およびトレンチ深さを調整することにより、半導体装置１００のゲートエミッタ間容量を調整することができる。
【０１２９】
ダミー絶縁膜３２の膜厚は、ゲート絶縁膜４２およびエミッタ絶縁膜６２よりも薄い。これにより、半導体装置１００のゲートエミッタ間容量が増加する。本例では、半導体基板１０の上面側に形成するトレンチの幅を変えずに、ダミー絶縁膜３２の膜厚を薄くしている。但し、ゲートトレンチ部４０およびエミッタトレンチ部６０を設けるためのトレンチの幅を大きくして、ゲート絶縁膜４２およびエミッタ絶縁膜６２の膜厚を厚くすることにより、相対的にダミー絶縁膜３２の膜厚を薄くしてもよい。
【０１３０】
ダミートレンチ部３０のトレンチ深さは、ゲートトレンチ部４０のトレンチ深さおよびエミッタトレンチ部６０のトレンチ深さよりも深い。これにより、半導体装置１００のゲートエミッタ間容量が増加する。なお、本例では、ダミートレンチ部３０のトレンチ深さを深くしているが、ゲートトレンチ部４０およびエミッタトレンチ部６０を設けるためのトレンチの深さを浅くすることにより、相対的にダミートレンチ部３０のトレンチ深さを深くしてもよい。
【０１３１】
本例の半導体装置１００は、ダミー絶縁膜３２の膜厚を薄くし、ダミートレンチ部３０のトレンチ深さを深くすることにより、ゲートエミッタ間容量を増加させることができる。これにより、半導体装置１００に対するノイズの影響が小さくなる。なお、半導体装置１００は、ダミー絶縁膜３２の膜厚又はダミートレンチ部３０のトレンチ深さのいずれか一方を調整することにより、ゲートエミッタ間容量を増加させてもよい。
【０１３２】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１３３】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【０１３４】
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、３０・・・ダミートレンチ部、３１・・・延伸部分、３２・・・ダミー絶縁膜、３３・・・接続部分、３４・・・ダミー導電部、３８・・・層間絶縁膜、４０・・・ゲートトレンチ部、４１・・・延伸部分、４２・・・ゲート絶縁膜、４３・・・接続部分、４４・・・ゲート導電部、４８・・・ゲートランナー、４９・・・コンタクトホール、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、６０・・・エミッタトレンチ部、６１・・・延伸部分、６２・・・エミッタ絶縁膜、６３・・・接続部分、６４・・・エミッタ導電部、７０・・・トランジスタ部、８０・・・ダイオード部、８１・・・境界領域、８２・・・カソード領域、８３・・・非境界領域、８４・・・エッジ隣接領域、９１・・・第１メサ部、９２・・・第２メサ部、９３・・・第３メサ部、９５・・・上面ライフタイムキラー、９６・・・下面ライフタイムキラー、１００・・・半導体装置、１０２・・・エッジ終端領域、１０４・・・外側領域、５００・・・半導体装置、５７０・・・トランジスタ部、５８０・・・ダイオード部
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９】
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【図１０】
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【図１１】
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