(57)【要約】【課題】安定した電気特性が得られる半導体装置を提供すること。【解決手段】半導体装置は、リンを含むシリコン層と、シリコン層上に設けられた埋め込み層と、埋め込み層上に設けられ、絶縁体を介して積層された複数の電極層を有する積層体と、積層体内および埋め込み層内を積層体の積層方向に延び、埋め込み層の側方に位置する側壁部を有する半導体ボディと、埋め込み層と半導体ボディの側壁部との間に設けられたシリコンを主成分として含むシリコン膜であって、さらにゲルマニウムおよび炭素の少なくともいずれか１つを含むシリコン膜とを備えている。【選択図】図３
2019041054.tif 000002
【特許請求の範囲】
【請求項１】
リンを含むシリコン層と、
前記シリコン層上に設けられた埋め込み層と、
前記埋め込み層上に設けられ、絶縁体を介して積層された複数の電極層を有する積層体と、
前記積層体内および前記埋め込み層内を前記積層体の積層方向に延び、前記埋め込み層の側方に位置する側壁部を有する半導体ボディと、
前記埋め込み層と前記半導体ボディの前記側壁部との間に設けられたシリコンを主成分として含むシリコン膜であって、さらにゲルマニウムおよび炭素の少なくともいずれか１つを含むシリコン膜と、
を備えた半導体装置。
【請求項２】
前記シリコン膜中のゲルマニウム組成比は、５atomic %以上である請求項１記載の半導体装置。
【請求項３】
前記シリコン膜中の炭素濃度は、１×１０１９ｃｍ−３以上である請求項１記載の半導体装置。
【請求項４】
前記シリコン膜は、リンをさらに含む請求項１記載の半導体装置。
【請求項５】
前記シリコン膜中のリン濃度は、１×１０２０ｃｍ−３以上である請求項４記載の半導体装置。
【請求項６】
前記シリコン膜は、前記半導体ボディの前記側壁部に接している請求項１記載の半導体装置。
【請求項７】
前記シリコン膜は、前記シリコン層と前記埋め込み層との間にも設けられている請求項１記載の半導体装置。
【請求項８】
前記埋め込み層は、シリコン層または酸化シリコン層である請求項１記載の半導体装置。
【請求項９】
リンを含む第１シリコン層と、
前記第１シリコン層上に設けられ、リンを含む第２シリコン層と、
前記第１シリコン層と前記第２シリコン層との間に設けられた結晶分断層と、
前記第２シリコン層上に設けられ、絶縁体を介して積層された複数の電極層を有する積層体と、
前記積層体内および前記第２シリコン層内を前記積層体の積層方向に延び、前記第２シリコン層の側方に位置する側壁部を有する半導体ボディと、
を備えた半導体装置。
【請求項１０】
前記結晶分断層は、シリコンを主成分として含むシリコン層であって、さらに炭素、窒素、および酸素の少なくともいずれか１つを含むシリコン層である請求項９記載の半導体装置。
【請求項１１】
前記シリコン層中の炭素濃度、窒素濃度、または酸素濃度は、１×１０１９ｃｍ−３以上である請求項１０記載の半導体装置。
【請求項１２】
前記結晶分断層は、酸素層である請求項９記載の半導体装置。
【請求項１３】
前記酸素層の界面酸素濃度は、１×１０１４ｃｍ−２以上である請求項１２記載の半導体装置。
【請求項１４】
前記第２シリコン層中の結晶粒界密度は、前記第１シリコン層中の結晶粒界密度よりも高い請求項９記載の半導体装置。
【請求項１５】
前記第２シリコン層の厚さは、前記第１シリコン層の厚さよりも薄い請求項９記載の半導体装置。
【請求項１６】
リンを含む第１シリコン層と、
前記第１シリコン層上に設けられたリンを含む第２シリコン層であって、リン濃度が１×１０２０ｃｍ−３以上である第２シリコン層と、
前記第２シリコン層上に設けられ、絶縁体を介して積層された複数の電極層を有する積層体と、
前記積層体内および前記第２シリコン層内を前記積層体の積層方向に延び、前記第２シリコン層の側方に位置する側壁部を有する半導体ボディと、
前記第２シリコン層と前記半導体ボディの前記側壁部との間に設けられ、シリコンを主成分として含み、さらに炭素を含む第１シリコン膜と、
を備えた半導体装置。
【請求項１７】
前記第１シリコン膜は、前記半導体ボディの前記側壁部に接している請求項１６記載の半導体装置。
【請求項１８】
前記第１シリコン膜と前記半導体ボディの前記側壁部との間に設けられ、前記第１シリコン膜よりも炭素濃度が低い第２シリコン膜をさらに備えた請求項１６記載の半導体装置。
【請求項１９】
前記第１シリコン膜は、前記第１シリコン層と前記第２シリコン層との間にも設けられている請求項１６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
複数の電極層を含む積層体を貫通するチャネルボディの側壁部を、積層体の下に設けられたソース層にコンタクトさせた構造の３次元メモリが提案されている。チャネルボディの側壁部は、ソース層に含まれる半導体層にコンタクトする。その半導体層は、犠牲層を除去した後に形成された空洞に埋め込まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９４３１４１９号明細書
【特許文献２】米国特許第８３４４３８５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、安定した電気特性が得られる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、リンを含むシリコン層と、前記シリコン層上に設けられた埋め込み層と、前記埋め込み層上に設けられ、絶縁体を介して積層された複数の電極層を有する積層体と、前記積層体内および前記埋め込み層内を前記積層体の積層方向に延び、前記埋め込み層の側方に位置する側壁部を有する半導体ボディと、前記埋め込み層と前記半導体ボディの前記側壁部との間に設けられたシリコンを主成分として含むシリコン膜であって、さらにゲルマニウムおよび炭素の少なくともいずれか１つを含むシリコン膜と、を備えている。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体装置の模式斜視図。
【図２】実施形態の半導体装置の模式平面図。
【図３】図２におけるＡ−Ａ’断面図。
【図４】図３におけるＡ部の拡大図。
【図５】図３におけるＢ部の拡大図。
【図６】第１実施形態の半導体装置の製造方法を示す模式断面図。
【図７】第１実施形態の半導体装置の製造方法を示す模式断面図。
【図８】第１実施形態の半導体装置の製造方法を示す模式断面図。
【図９】第１実施形態の半導体装置の製造方法を示す模式断面図。
【図１０】第１実施形態の半導体装置の製造方法を示す模式断面図。
【図１１】第１実施形態の半導体装置の製造方法を示す模式断面図。
【図１２】第１実施形態の半導体装置の製造方法を示す模式断面図。
【図１３】第１実施形態の半導体装置の製造方法を示す模式断面図。
【図１４】第１実施形態の半導体装置の製造方法を示す模式断面図。
【図１５】第１実施形態の半導体装置の製造方法を示す模式断面図。
【図１６】第１実施形態の半導体装置の製造方法を示す模式断面図。
【図１７】第１実施形態の半導体装置の製造方法を示す模式断面図。
【図１８】第２実施形態の半導体装置の模式断面図。
【図１９】第２実施形態の半導体装置の模式断面図。
【図２０】第２実施形態の半導体装置の模式断面図。
【図２１】比較例の半導体装置の模式断面図。
【図２２】第３実施形態の半導体装置の模式断面図。
【図２３】図２２におけるＣ部の拡大図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
実施形態では、半導体装置として、例えば、３次元構造のメモリセルアレイを有する半導体記憶装置を説明する。
【０００９】
図１は、実施形態のメモリセルアレイ１の模式斜視図である。  
図２は、メモリセルアレイ１の模式平面図である。  
図３は、図２におけるＡ−Ａ’断面図である。
【００１０】
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。他の図のＸ方向、Ｙ方向、およびＺ方向は、それぞれ、図１のＸ方向、Ｙ方向、およびＺ方向に対応する。
【００１１】
メモリセルアレイ１は、ソース層ＳＬと、ソース層ＳＬ上に設けられた積層体１００と、複数の柱状部ＣＬと、複数の分離部６０と、積層体１００の上方に設けられた複数のビット線ＢＬとを有する。
【００１２】
ソース層ＳＬは、基板１０上に絶縁層４１を介して設けられている。基板１０は、例えばシリコン基板である。ソース層ＳＬと積層体１００との間には、ゲート層１５が設けられている。
【００１３】
柱状部ＣＬは、積層体１００内をその積層方向（Ｚ方向）に延びる略円柱状に形成されている。柱状部ＣＬは、さらに積層体１００の下のゲート層１５を貫通し、ソース層ＳＬに達している。複数の柱状部ＣＬは、例えば千鳥配列されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配列されてもよい。
【００１４】
分離部６０は、積層体１００およびゲート層１５をＹ方向に複数のブロック（またはフィンガー）に分離している。分離部６０は、後述する図１７に示すスリットＳＴ内に絶縁膜６３が埋め込まれた構造を有する。
【００１５】
複数のビット線ＢＬは、Ｙ方向に延びる例えば金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。
【００１６】
柱状部ＣＬの後述する半導体ボディ２０の上端部は、図１に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続されている。
【００１７】
図３に示すように、ソース層ＳＬは、金属を含む層１１と、シリコン層１２〜１４とを有する。
【００１８】
金属を含む層１１は、絶縁層４１上に設けられている。金属を含む層１１は、例えば、タングステン層またはタングステンシリサイド層である。
【００１９】
シリコン層１２が金属を含む層１１上に設けられ、シリコン層１３がシリコン層１２上に設けられ、シリコン層１４がシリコン層１３上に設けられている。
【００２０】
シリコン層１２〜１４は、ドーパントとしてリンを含み、導電性をもつ多結晶シリコン層である。
【００２１】
絶縁層４４がシリコン層１４上に設けられ、ゲート層１５が絶縁層４４上に設けられている。ゲート層１５は、ドーパントとして例えばリンを含み、導電性をもつ多結晶シリコン層である。
【００２２】
積層体１００はゲート層１５上に設けられている。積層体１００は、基板１０の主面に対して垂直な方向（Ｚ方向）に積層された複数の電極層７０を有する。絶縁層（絶縁体）７２が、上下で隣り合う電極層７０の間に設けられている。絶縁層７２は、最下層の電極層７０とゲート層１５との間にも設けられている。
【００２３】
電極層７０は金属層である。電極層７０は、例えば、タングステンを主成分として含むタングステン層、またはモリブデンを主成分として含むモリブデン層である。絶縁層７２は、酸化シリコンを主成分として含むシリコン酸化層である。
【００２４】
複数の電極層７０のうち、少なくとも最上層の電極層７０はドレイン側選択トランジスタＳＴＤ（図１）のコントロールゲート（ドレイン側選択ゲート）であり、少なくとも最下層の電極層７０はソース側選択トランジスタＳＴＳ（図１）のコントロールゲート（ソース側選択ゲート）である。
【００２５】
複数層の電極層７０が、ドレイン側選択ゲートとソース側選択ゲートとの間に、セルゲートとして設けられている。
【００２６】
ゲート層１５の厚さは、電極層７０の１層の厚さ、および絶縁層７２の１層の厚さよりも厚い。
【００２７】
複数の柱状部ＣＬは、積層体１００内をその積層方向に延び、さらに、ゲート層１５、絶縁層４４、シリコン層１４およびシリコン層１３を貫通して、シリコン層１２に達している。柱状部ＣＬは、メモリ膜３０と、半導体ボディ２０と、絶縁性のコア膜５０とを有する。
【００２８】
図３に示すように、半導体ボディ２０は、積層体１００内およびゲート層１５内をＺ方向に連続して延び、ソース層ＳＬに達するパイプ状に形成されている。コア膜５０は、パイプ状の半導体ボディ２０の内側に設けられている。
【００２９】
半導体ボディ２０の上端部は、図１に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続している。
【００３０】
メモリ膜３０は、積層体１００と半導体ボディ２０との間、およびゲート層１５と半導体ボディ２０との間に設けられ、半導体ボディ２０を外周側から囲んでいる。メモリ膜３０は、積層体１００内およびゲート層１５内をＺ方向に連続して延びている。
【００３１】
半導体ボディ２０は、ソース層ＳＬと電気的に接続された側壁部（ソースコンタクト部）２０ａを有する。側壁部２０ａはメモリ膜３０で覆われていない。
【００３２】
半導体ボディ２０の下端部は、側壁部２０ａに連続して、側壁部２０ａよりも下に位置し、シリコン層１２内に位置する。その半導体ボディ２０の下端部とシリコン層１２との間にはメモリ膜３０が設けられている。メモリ膜３０は、半導体ボディ２０の側壁部（ソースコンタクト部）２０ａの位置でＺ方向に分断されている。その分断されたメモリ膜３０の下部３０ａは、半導体ボディ２０の下端部外周を囲む位置および半導体ボディ２０の底面下に配置されている。
【００３３】
図４は、図３におけるＡ部の拡大断面図である。
【００３４】
メモリ膜３０は、トンネル絶縁膜３１と、電荷蓄積膜（電荷蓄積部）３２と、ブロック絶縁膜３３とを有する絶縁膜の積層膜である。
【００３５】
トンネル絶縁膜３１は、半導体ボディ２０と電荷蓄積膜３２との間に設けられ、半導体ボディ２０に接している。電荷蓄積膜３２は、トンネル絶縁膜３１とブロック絶縁膜３３との間に設けられている。ブロック絶縁膜３３は、電荷蓄積膜３２と電極層７０との間に設けられている。
【００３６】
半導体ボディ２０、メモリ膜３０、および電極層７０は、メモリセルＭＣを構成する。メモリセルＭＣは、半導体ボディ２０の周囲を、メモリ膜３０を介して、電極層７０が囲んだ縦型トランジスタ構造を有する。
【００３７】
その縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０は例えばシリコンのチャネルボディであり、電極層７０はコントロールゲートとして機能する。電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。
【００３８】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３９】
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。または、電荷蓄積膜３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
【００４０】
トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。
【００４１】
ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷が電極層７０へ放出されるのを防止する。また、ブロック絶縁膜３３は、電極層７０から柱状部ＣＬへの電荷のバックトンネリングを防止する。
【００４２】
ブロック絶縁膜３３は、例えばシリコン酸化膜を含む。または、ブロック絶縁膜３３は、シリコン酸化膜と金属酸化膜との積層膜であってもよい。この場合、シリコン酸化膜は電荷蓄積膜３２と金属酸化膜との間に設けられ、金属酸化膜はシリコン酸化膜と電極層７０との間に設けることができる。金属酸化膜は、例えばアルミニウム酸化膜である。
【００４３】
図１に示すように、ドレイン側選択トランジスタＳＴＤが積層体１００の上層部に設けられている。ソース側選択トランジスタＳＴＳが積層体１００の下層部に設けられている。ドレイン側選択トランジスタＳＴＤおよびソース側選択トランジスタＳＴＳは、半導体ボディ２０をチャネルとしてもつ縦型トランジスタである。
【００４４】
複数のメモリセルＭＣがドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間に設けられている。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、半導体ボディ２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、ＸＹ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００４５】
読み出し動作時、電子はソース層ＳＬから半導体ボディ２０の側壁部２０ａを通じてメモリセルＭＣのチャネルに供給される。
【００４６】
なお、半導体ボディ２０におけるゲート層１５に対向する部分にドーパント（例えばリン）を拡散させた場合、ゲート層８０を消去動作時におけるＧＩＤＬ（gate induced drain leakage）ジェネレーターとして機能させることができる。
【００４７】
ゲート層１５に消去電位（例えば数ボルト）を印加して、半導体ボディ２０におけるゲート層１５に対向する部分に高電界を与えることで生成される正孔がメモリセルＭＣのチャネルに供給され、チャネル電位を上昇させる。そして、メモリセルＭＣの電極層７０の電位を例えばグランド電位（０Ｖ）にすることで、半導体ボディ２０と電極層７０との電位差で、電荷蓄積膜３２に正孔が注入されデータの消去動作が行われる。
【００４８】
図５（ａ）は、第１実施形態の半導体装置の模式断面図である図３におけるＢ部の拡大図である。
【００４９】
半導体ボディ２０の側壁部２０ａのまわりはシリコン層１３によって囲まれ、側壁部２０ａはシリコン層１３の側方に位置する。
【００５０】
シリコン膜８２が、シリコン層１３と半導体ボディ２０の側壁部２０ａとの間に設けられている。シリコン膜８２は、半導体ボディ２０の側壁部２０ａに接している。
【００５１】
図３に示すように、シリコン膜８２は、シリコン層１２とシリコン層１３との間、およびシリコン層１３とシリコン層１４との間にも設けられている。
【００５２】
シリコン膜８２は、シリコン（Ｓｉ）を主成分として含むシリコン膜であって、さらにゲルマニウム（Ｇｅ）および炭素（Ｃ）の少なくともいずれか１つを含む。シリコン膜８２は、さらにリン（Ｐ）を含む。
【００５３】
すなわち、シリコン膜８２は、ゲルマニウムとリンがドープされたシリコン膜である。または、シリコン膜８２は、炭素とリンがドープされたシリコン膜である。または、シリコン膜８２は、ゲルマニウム、炭素、およびリンがドープされたシリコン膜である。
【００５４】
次に、図６〜図１７を参照して、第１実施形態の半導体装置の製造方法について説明する。図６〜図１７に示す断面は、図３に示す断面に対応する。
【００５５】
図６に示すように、絶縁層４１が基板１０上に形成され、金属を含む層１１が絶縁層４１上に形成される。金属を含む層１１は、例えばタングステン層またはタングステンシリサイド層である。
【００５６】
シリコン層１２が、金属を含む層１１上に形成される。シリコン層１２は、リンがドープされた多結晶シリコン層である。
【００５７】
保護膜４２がシリコン層１２上に形成される。保護膜４２は、例えばシリコン酸化膜である。犠牲層９１が保護膜４２上に形成される。犠牲層９１は、例えば、意図的にドーパントをドープしていないアンドープの多結晶シリコン層である。保護膜４３が犠牲層９１上に形成される。保護膜４３は、例えばシリコン酸化膜である。シリコン層１４が保護膜４３上に形成される。シリコン層１４は、例えば、アンドープの多結晶シリコン層、または、リンドープの多結晶シリコン層である。
【００５８】
絶縁層４４がシリコン層１４上に形成される。絶縁層４４は、例えばシリコン酸化層である。ゲート層１５が絶縁層４４上に形成される。ゲート層１５は、例えばリンがドープされた多結晶シリコン層である。
【００５９】
積層体１００がゲート層１５上に形成される。絶縁層（第２層）７２と、犠牲層（第１層）７１とがゲート層１５上に交互に積層される。絶縁層７２と犠牲層７１とを交互に積層する工程が繰り返され、複数の犠牲層７１と複数の絶縁層７２がゲート層１５上に形成される。例えば、犠牲層７１はシリコン窒化層であり、絶縁層７２はシリコン酸化層である。ゲート層１５の厚さは、犠牲層７１の１層の厚さ、および絶縁層７２の１層の厚さよりも厚い。
【００６０】
図７に示すように、例えば図示しないマスクを用いたＲＩＥ（reactive ion etching）により、複数のメモリホールＭＨが積層体１００に形成される。メモリホールＭＨは、積層体１００、ゲート層１５、絶縁層４４、シリコン層１４、保護膜４３、犠牲層９１、および保護膜４２を貫通して、シリコン層１２に達する。メモリホールＭＨのボトムはシリコン層１２中に位置する。
【００６１】
複数の犠牲層（シリコン窒化層）７１および複数の絶縁層（シリコン酸化層）７２は、ガス種を切り替えることなく、同じガス（例えばＣＦ系ガス）を用いて連続してエッチングされる。このときゲート層（多結晶シリコン層）１５はエッチングストッパーとして機能し、ゲート層１５の位置で一旦エッチングをストップする。厚いゲート層１５によって複数のメモリホールＭＨ間のエッチングレートばらつきが吸収され、複数のメモリホールＭＨ間のボトム位置のばらつきが低減される。
【００６２】
その後、ゲート層１５およびそれより下の各層をガス種を切り替えてステップエッチングする。そして、シリコン層１２の途中でエッチングをストップさせる。
【００６３】
厚いゲート層１５によってアスペクト比の高い積層体１００に対するホール加工のエッチング停止位置の制御が容易になる。
【００６４】
図８に示すように、柱状部ＣＬがメモリホールＭＨ内に形成される。メモリ膜３０がメモリホールＭＨの側面および底面に沿ってコンフォーマルに形成され、そのメモリ膜３０の内側にメモリ膜３０に沿ってコンフォーマルに半導体ボディ２０が形成され、その半導体ボディ２０の内側にコア膜５０が形成される。
【００６５】
その後、図９に示すように、複数のスリットＳＴが積層体１００に形成される。スリットＳＴは、図示しないマスクを用いたＲＩＥで形成される。スリットＳＴは、積層体１００、ゲート層１５、絶縁層４４、シリコン層１４、および保護膜４３を貫通して、犠牲層９１に達する。
【００６６】
メモリホールＭＨの形成と同様、複数の犠牲層７１および複数の絶縁層７２は、ガス種を切り替えることなく、同じガスを用いて連続してエッチングされる。このときゲート層１５はエッチングストッパーとして機能し、ゲート層１５の位置で一旦スリット加工のエッチングをストップする。厚いゲート層１５によって複数のスリットＳＴ間のエッチングレートばらつきが吸収され、複数のスリットＳＴ間のボトム位置のばらつきが低減される。
【００６７】
その後、ゲート層１５およびそれより下の各層をガス種を切り替えてステップエッチングし、スリットＳＴのボトムに犠牲層９１が露出する。
【００６８】
厚いゲート層１５によって、アスペクト比の高い積層体１００に対するスリット加工のエッチング停止位置の制御が容易になる。さらに、その後のステップエッチングで、スリットＳＴのボトム位置制御を高精度且つ容易に行える。スリットＳＴは犠牲層９１を突き抜けずに、スリットＳＴのボトムは犠牲層９１内にとどまる。
【００６９】
図１０に示すように、ライナー膜６１がスリットＳＴの側面および底面に沿ってコンフォーマルに形成される。ライナー膜６１は、例えばシリコン窒化膜である。スリットＳＴの底面に形成されたライナー膜６１は、例えばＲＩＥで除去される。図１１に示すように、犠牲層９１がスリットＳＴのボトムに露出する。
【００７０】
そして、スリットＳＴを通じたエッチングにより、犠牲層９１を除去する。例えば、スリットＳＴを通じてホットＴＭＹ（トリメチル−２ヒドロキシエチルアンモニウムハイドロオキサイド）を供給して、多結晶シリコン層である犠牲層９１を除去する。
【００７１】
犠牲層９１が除去され、図１２に示すように、空洞９０がシリコン層１２とシリコン層１４との間に形成される。例えばシリコン酸化膜である保護膜４２、４３は、シリコン層１２、１４をホットＴＭＹによるエッチングから保護する。また、スリットＳＴの側面に形成されたライナー膜（例えばシリコン窒化膜）６１は、ゲート層１５およびシリコン層１４のスリットＳＴ側からのサイドエッチングを防ぐ。
【００７２】
柱状部ＣＬの側壁の一部が空洞９０に露出する。すなわち、メモリ膜３０の一部が空洞９０に露出する。
【００７３】
空洞９０に露出しているメモリ膜３０は、スリットＳＴを通じたエッチングにより除去される。例えば、ＣＤＥ（chemical or conformal dry etching）によりメモリ膜３０を除去する。
【００７４】
このとき、メモリ膜３０に含まれる膜と同種の保護膜４２、４３も除去される。スリットＳＴの側面に形成されたライナー膜６１は、メモリ膜３０に含まれる例えば電荷蓄積膜３２と同種のシリコン窒化膜であるが、ライナー膜６１の膜厚は電荷蓄積膜３２の膜厚よりも厚く、ライナー膜６１はスリットＳＴの側面に残る。
【００７５】
そのライナー膜６１は、空洞９０に露出した上記メモリ膜３０の一部を除去するとき、積層体１００の犠牲層７１、絶縁層７２、および絶縁層４４のスリットＳＴ側からのサイドエッチングを防ぐ。絶縁層４４の下面はシリコン層１４で覆われているので、絶縁層４４の下面側からのエッチングも防止される。
【００７６】
メモリ膜３０の一部が除去され、図１３に示すように、メモリ膜３０は積層方向（Ｚ方向）に分断される。エッチング時間の制御により、ゲート層１５と半導体ボディ２０との間のメモリ膜（ゲート絶縁膜）３０はエッチングされないようにする。
【００７７】
また、エッチング時間の制御により、メモリ膜３０における空洞９０よりも下方の下部３０ａがシリコン層１２中に残るようにする。柱状部ＣＬにおける下端部がアンカーとしてシリコン層１２中に残る。シリコン層１２は柱状部ＣＬの下端部を囲み、空洞９０が形成された状態において柱状部ＣＬの安定した支持状態が保てる。
【００７８】
上記メモリ膜３０の一部が除去され、半導体ボディ２０の一部（側壁部２０ａ）が空洞９０に露出する。また、保護膜４２、４３の除去により、シリコン層１４の下面、およびシリコン層１２の上面も空洞９０に露出する。
【００７９】
次に、スリットＳＴを通じて空洞９０内に成膜ソースガスを供給して、空洞９０に露出する半導体ボディ２０の側壁部２０、シリコン層１２、およびシリコン層１４にシリコン膜８２を形成する。図１４に示すように、シリコン膜８２が、空洞９０に露出するシリコン材料部の表面に沿ってコンフォーマルに形成される。シリコン膜８２は、空洞９０の内壁に形成され、空洞９０を埋めない。空洞９０は残る。
【００８０】
シリコン膜８２を形成した後、スリットＳＴを通じて空洞９０内に成膜ソースガスを供給して、空洞９０に露出するシリコン膜８２の表面に、埋め込み層の材料を形成する。
【００８１】
図１５に示すように、埋め込み層としてシリコン層１３が空洞９０に埋め込まれる。または、埋め込み層はシリコン酸化層であってもよい。
【００８２】
シリコン膜８２は、半導体ボディ２０の側壁部２０ａに接している。柱状部ＣＬを形成した段階では、半導体ボディ２０は実質的にドーパントを含んでいない。空洞９０に埋め込み層（シリコン層またはシリコン酸化層）１３を形成するとき、埋め込み層の材料は高温アニール下で形成する。このとき下地のシリコン層１２に含まれるリンがシリコン膜８２、および半導体ボディ２０の側壁部２０ａにも拡散する。したがって、シリコン膜８２と半導体ボディ２０の側壁部２０ａとのコンタクト部（ソースコンタクト部）は、リンドープシリコンとなり低抵抗化される。
【００８３】
リンは、半導体ボディ２０において、側壁部２０ａから、少なくとも絶縁層４４に対向する部分にまで拡散させることが望ましい。
【００８４】
埋め込み層１３がシリコン層である場合、リンがシリコン層１２から埋め込み層（シリコン層）１３にも拡散し、シリコン層１３はリンドープシリコン層となり、ソース層ＳＬの一要素として機能する。
【００８５】
また、シリコン層１２中のリンは、シリコン膜８２およびシリコン層１３を通じてシリコン層１４にも拡散し得る。
【００８６】
半導体ボディ２０は、側壁部２０ａおよびシリコン膜８２を通じて、ソース層ＳＬと電気的に接続されている。シリコン膜８２は、シリコン層１２およびシリコン層１４と接しているため、埋め込み層１３がシリコン酸化層であっても、半導体ボディ２０は側壁部２０ａおよびシリコン膜８２を通じて、シリコン層１２、金属を含む層１１、およびシリコン層１４を含むソース層ＳＬと電気的に接続される。
【００８７】
空洞９０に埋め込み層１３を埋め込むとき、マイクロローディング効果により、ガス供給元（スリットＳＴ）に近い領域ほど短いインキュベーションタイム（成膜開始時間）で成膜が始まり、スリットＳＴから遠い領域にボイド（またはシーム）を残して、空洞９０が閉塞してしまう現象が起こり得る。すなわち、ガス供給元（スリットＳＴ）から遠い領域では、スリットＳＴ付近の領域に比べて、ガス不足により、ガス成分の表面吸着から堆積へと進む過程が遅れやすい。
【００８８】
埋め込み層１３中のボイドは、後のアニール工程でのマイグレーションにより、半導体ボディ２０の側壁部（ソースコンタクト部）２０ａに移動してしまうと、半導体ボディ２０とソース層ＳＬとの電気的コンタクト不良の原因になり得る。
【００８９】
以上説明した第１実施形態によれば、シリコン膜８２は、シリコンを主成分として含むシリコン膜であって、さらにゲルマニウムおよび炭素の少なくともいずれか１つを含む。
【００９０】
シリコン膜８２を形成するＣＶＤにおいて、シリコンのソースガスに対して、例えばＣ２Ｈ４ガスを添加することで、炭素を含むシリコン膜８２を形成することができる。Ｃ２Ｈ４ガスの流量により、シリコン膜８２中の炭素濃度を制御することができる。
【００９１】
シリコン膜中の炭素濃度の増大にともない、シリコン膜の結晶グレインサイズが小さくなる傾向がある。結晶グレインサイズが小さくなると、シリコン膜の硬度が高くなる傾向がある。シリコン膜に炭素がドープされることに伴うこのような特性は、ボイドの移動をブロックする効果を発揮する。
【００９２】
したがって、シリコン層１３を空洞９０に埋め込むときに、後のアニール工程でマイグレーションし得るボイドがシリコン層１３中に形成されてしまっても、シリコン層１３と半導体ボディ２０の側壁部２０ａとの間に形成された炭素ドープのシリコン膜８２が、ボイドの側壁部２０ａへの移動を防ぐ。これにより、半導体ボディ２０とソース層ＳＬとの電気的コンタクトが良好に保てる。
【００９３】
本発明者らの知得によれば、シリコン膜８２中の炭素濃度を１×１０１９ｃｍ−３以上にすると、ボイドの移動をブロックする効果が顕著になる。したがって、シリコン膜８２中の炭素濃度は１×１０１９ｃｍ−３以上が望ましい。
【００９４】
また、本発明者らの知得によれば、シリコン膜８２中のリン濃度を１×１０２０ｃｍ−３以上にすると、ボイドの移動をブロックする効果が顕著になる。したがって、シリコン膜８２中のリン濃度は１×１０２０ｃｍ−３以上が望ましい。
【００９５】
また、シリコン膜中のＧｅ組成比が増大すると、バンドギャップエネルギーの減少に起因する点欠陥のチャージが、ドーパント（リン）の拡散定数を低下させる。Ｇｅ組成比が高いほど、リンの拡散が抑制される傾向がある。したがって、シリコン膜８２中にＧｅをドープし、そのＧｅの組成比を制御することで、シリコン層１２から複数の半導体ボディ２０に拡散するリンの量や拡散距離を制御することが可能になる。
【００９６】
このようなＧｅドープのシリコン膜８２を設けることで、複数の半導体ボディ２０に対するリンの不均一な拡散を抑制し、メモリストリング間の電気特性ばらつきを抑制することが可能になる。
【００９７】
本発明者らの知得によれば、前述した実施形態の３次元メモリデバイスにおいて、実用的に有効なリンの拡散制御を実現するために、シリコン膜８２中のＧｅ組成比は、５atomic %以上が望ましい。
【００９８】
図５（ｂ）は、図５（ａ）と同様の模式断面図であり、チャネル−ソースコンタクト部の他の例を示す。
【００９９】
前述した図１４に示す工程で空洞９０の内壁にシリコン膜８２を形成する前に、空洞９０の内壁に、例えばアンドープのシリコン膜８１をコンフォーマルに形成する。シリコン膜８１は空洞９０を埋めない。そして、空洞９０に露出しているシリコン膜８１の表面に、シリコン膜８２が形成される。シリコン膜８２は、シリコン膜８１の表面に沿ってコンフォーマルに形成される。その後、残っている空洞９０に埋め込み層（シリコン層）１３が埋め込まれる。
【０１００】
シリコン層１２中のリンは、シリコン膜８１およびシリコン膜８２を通じて、半導体ボディ２０に拡散する。
【０１０１】
図５（ｂ）に示す例においても、ゲルマニウムおよび炭素の少なくともいずれかがドープされたシリコン膜８２が、埋め込み層１３と半導体ボディ２０の側壁部２０ａとの間に設けられている。
【０１０２】
そのため、シリコン膜８２が、ボイドの側壁部２０ａへの移動を防ぐ、及び／または、リンの不均一な拡散を抑制する。
【０１０３】
前述した図１５に示すように埋め込み層（例えばシリコン層）１３を形成した後、スリットＳＴの側面のライナー膜６１を除去する。そのライナー膜６１を除去した後、またはライナー膜６１を除去する工程と同じ工程で、スリットＳＴを通じて供給されるエッチング液またはエッチングガスにより、犠牲層７１を除去する。例えば、燐酸を含むエッチング液を用いて、シリコン窒化層である犠牲層７１を除去する。
【０１０４】
犠牲層７１が除去され、図１６に示すように、上下で隣接する絶縁層７２の間に空隙（エアギャップ）７３が形成される。
【０１０５】
複数の絶縁層７２は、複数の柱状部ＣＬの側面を囲むように、柱状部ＣＬの側面に接している。複数の絶縁層７２は、このような複数の柱状部ＣＬとの物理的結合によって支えられ、絶縁層７２間の空隙７３が保たれる。
【０１０６】
空隙７３には、図１７に示すように、電極層７０が形成される。例えばＣＶＤ（chemical vapor deposition）により、電極層７０が形成される。スリットＳＴを通じてソースガスが空隙７３に供給される。スリットＳＴの側面に形成された電極層７０は除去される。その後、スリットＳＴ内に、図３に示す絶縁膜６３が埋め込まれる。
【０１０７】
図１８は、第２実施形態の半導体装置の模式断面図である。図１８は、図２におけるＡ−Ａ’断面図に対応する。
【０１０８】
第２実施形態の半導体装置によれば、シリコン層１２とシリコン層１３との間に、結晶分断層が設けられている。
【０１０９】
図１８に示す例では、結晶分断層として、シリコンを主成分として含み、さらに炭素、窒素、および酸素の少なくともいずれか１つを含む多結晶シリコン層８４が設けられている。シリコン層８４の厚さは、シリコン層１２の厚さよりも薄い。
【０１１０】
前述したように、シリコン層１３は、シリコン層１２とシリコン層１４との間に形成された空洞９０内に埋め込まれる。シリコン層１３は、空洞９０に露出したシリコン材料の表面から成長する。
【０１１１】
図２１は、シリコン層１２上にシリコン層１３が成長した場合の模式断面図である。
【０１１２】
図２１において、シリコン層１３の面方向における複数の半導体ボディ２０の配置レイアウトを模式的に表している。  
また、図２１において、シリコン層１２の結晶の粒界（grain boundary）１２ａと、シリコン層１３の結晶の粒界１３ａを模式的に表す。
【０１１３】
シリコン層１３は、下地のシリコン層１２の結晶性を引き継いで成長する。したがって、シリコン層１３の結晶のグレインサイズ（または粒径）は、シリコン層１２のグレインサイズ（または粒径）と同程度になり、シリコン層１３の結晶の粒界密度は、シリコン層１２の粒界密度と同程度になる。
【０１１４】
シリコン層１２にドープされたリンは、主に、シリコン層１２の粒界１２ａおよびシリコン層１３の粒界１３ａを通って、半導体ボディ２０へと拡散する。
【０１１５】
シリコン層１３の粒界密度が複数の半導体ボディ２０の配置密度に比べて低いと、粒界１３ａが疎の領域に配置された半導体ボディ２０と、粒界１３ａの近くに配置された半導体ボディ２０との間で、到達するリンの量および上方への拡散距離のばらつきが生じる。これは、複数の半導体ボディ２０間のＧＩＤＬ電流およびセル電流のばらつきを生じさせる。
【０１１６】
図１９は、シリコン層１２上に結晶分断層としてシリコン層８４を形成し、そのシリコン層８４上にシリコン層１３が成長した場合の図２１と同様の模式断面図である。
【０１１７】
図１９において、シリコン層１２の結晶の粒界１２ａと、シリコン層８４の結晶の粒界８４ａと、シリコン層１３の結晶の粒界１３ａを模式的に表す。
【０１１８】
炭素、窒素、および酸素の少なくともいずれか１つを含むシリコン層８４は、シリコン層１２の結晶性を引き継がずに、シリコン層８４の結晶のグレインサイズ（または粒径）は、シリコン層１２のグレインサイズ（または粒径）よりも小さくなり、シリコン層８４の結晶の粒界密度は、シリコン層１２の粒界密度よりも高くなる。
【０１１９】
シリコン層１３は、シリコン層８４上に、シリコン層８４の結晶性を引き継いで成長し、シリコン層１３の結晶のグレインサイズ（または粒径）は、シリコン層８４の結晶のグレインサイズ（または粒径）と同程度になり、シリコン層１３の結晶の粒界密度は、シリコン層８４の結晶の粒界密度と同程度になる。したがって、シリコン層１３の結晶のグレインサイズ（または粒径）は、シリコン層１２の結晶のグレインサイズ（または粒径）よりも小さくなり、シリコン層１３の結晶の粒界密度は、シリコン層１２の結晶の粒界密度よりも高くなる。
【０１２０】
シリコン層１３の粒界密度を高めることで、リンの拡散パスである粒界１３ａを複数の半導体ボディ２０に対して均一に分布させることができる。これは、複数の半導体ボディ２０に到達するリンの量および上方への拡散距離のばらつきを低減し、複数の半導体ボディ２０間のＧＩＤＬ電流およびセル電流のばらつきを低減する。
【０１２１】
シリコン層８４を形成するＣＶＤにおいて、シリコンのソースガスに対して、例えばＮ２Ｏガスを添加することで、窒素を含むシリコン層８４を形成することができる。Ｎ２Ｏガスの流量により、シリコン層８４中の窒素濃度を制御することができる。
【０１２２】
シリコン層８４中の窒素濃度の増大にともない、シリコン８４層の結晶グレインサイズが小さくなり、シリコン層８４中の結晶粒界密度が高くなる。本発明者らの知得によれば、複数の柱状部ＣＬ間の間隔が１００〜２００ｎｍ程度の場合、リンの量および拡散距離を複数の半導体ボディ２０間で均一にするために、シリコン層８４中の窒素濃度は１×１０１９ｃｍ−３以上が望ましい。
【０１２３】
シリコン層８４を形成するＣＶＤにおいて、シリコンのソースガスに対して、例えばＮＯガスを添加することで、酸素を含むシリコン層８４を形成することができる。ＮＯガスの流量により、シリコン層８４中の酸素濃度を制御することができる。
【０１２４】
シリコン層８４中の酸素濃度の増大にともない、シリコン８４層の結晶グレインサイズが小さくなり、シリコン層８４中の結晶粒界密度が高くなる。本発明者らの知得によれば、複数の柱状部ＣＬ間の間隔が１００〜２００ｎｍ程度の場合、リンの量および拡散距離を複数の半導体ボディ２０間で均一にするために、シリコン層８４中の酸素濃度は１×１０１９ｃｍ−３以上が望ましい。
【０１２５】
シリコン層８４を形成するＣＶＤにおいて、シリコンのソースガスに対して、例えばＣ２Ｈ４ガスを添加することで、炭素を含むシリコン層８４を形成することができる。Ｃ２Ｈ４ガスの流量により、シリコン層８４中の炭素濃度を制御することができる。
【０１２６】
シリコン層８４中の炭素濃度の増大にともない、シリコン８４層の結晶グレインサイズが小さくなり、シリコン層８４中の結晶粒界密度が高くなる。本発明者らの知得によれば、複数の柱状部ＣＬ間の間隔が１００〜２００ｎｍ程度の場合、リンの量および拡散距離を複数の半導体ボディ２０間で均一にするために、シリコン層８４中の炭素濃度は１×１０１９ｃｍ−３以上が望ましい。
【０１２７】
図２０は、シリコン層１２上に結晶分断層として酸素層（Ｏ層）８５を形成した場合の図１９と同様の模式断面図である。
【０１２８】
酸素層８５上にシリコン層８６が成長し、シリコン層８６上にシリコン層１３が成長する。
【０１２９】
図２０において、シリコン層１２の結晶の粒界１２ａと、シリコン層８６の結晶の粒界８６ａと、シリコン層１３の結晶の粒界１３ａを模式的に表す。
【０１３０】
酸素層８５は、シリコン層１２の表面に酸素原子を吸着させて形成され、例えば酸素原子１個分ほどの厚さをもつ。
【０１３１】
シリコン層８６の厚さはシリコン層１２の厚さよりも薄く、シリコン層１３の厚さはシリコン層１２の厚さよりも薄い。酸素層８５は、シリコン層８６の厚さよりも薄く、シリコン層１３の厚さよりも薄い。
【０１３２】
酸素層８５によってシリコン層１２の結晶性が分断され、シリコン層８６はシリコン層１２の結晶性を引き継がずに酸素層８５上に成長する。シリコン層８６の厚さをシリコン層１２の厚さよりも薄くすることで、シリコン層８６の結晶のグレインサイズ（または粒径）を、シリコン層１２のグレインサイズ（または粒径）よりも小さくすることができ、シリコン層８６の結晶の粒界密度を、シリコン層１２の粒界密度よりも高くすることができる。
【０１３３】
シリコン層１３は、シリコン層８６上に、シリコン層８６の結晶性を引き継いで成長し、シリコン層１３の結晶のグレインサイズ（または粒径）は、シリコン層８６の結晶のグレインサイズ（または粒径）と同程度になり、シリコン層１３の結晶の粒界密度は、シリコン層８６の結晶の粒界密度と同程度になる。したがって、シリコン層１３の結晶のグレインサイズ（または粒径）は、シリコン層１２の結晶のグレインサイズ（または粒径）よりも小さくなり、シリコン層１３の結晶の粒界密度は、シリコン層１２の結晶の粒界密度よりも高くなる。
【０１３４】
シリコン層１３の粒界密度を高めることで、リンの拡散パスである粒界１３ａを複数の半導体ボディ２０に対して均一に分布させることができる。これは、複数の半導体ボディ２０に到達するリンの量および上方への拡散距離のばらつきを低減し、複数の半導体ボディ２０間のＧＩＤＬ電流およびセル電流のばらつきを低減する。
【０１３５】
本発明者らの知得によれば、複数の柱状部ＣＬ間の間隔が１００〜２００ｎｍ程度の場合、リンの量および拡散距離を複数の半導体ボディ２０間で均一にするために、酸素層８５とシリコン層１２との界面酸素濃度が１×１０１４ｃｍ−２以上となるように酸素層８５を形成することが望ましい。
【０１３６】
図２２は、第３実施形態の半導体装置の模式断面図である。図２２は、図２におけるＡ−Ａ’断面図に対応する。  
図２３（ａ）は、図２２におけるＣ部の拡大図である。
【０１３７】
第３実施形態によれば、シリコン層１３中のリン濃度が１×１０２０ｃｍ−３以上である。このようなリン濃度のシリコン層１３は、空洞９０に埋め込まれるときにボイドがシリコン層１３中に形成されてしまっても、ボイドを移動しにくくする。これにより、半導体ボディ２０とソース層ＳＬとの電気的コンタクトが良好に保てる。
【０１３８】
また、第３実施形態によれば、シリコン層１３と半導体ボディ２０の側壁部２０ａとの間に、シリコンを主成分として含み、さらに炭素を含むシリコン膜９５が設けられている。シリコン膜９５は、半導体ボディ２０の側壁部２０ａに接している。
【０１３９】
シリコン膜９５は、シリコン層１２とシリコン層１３との間、およびシリコン層１３とシリコン層１４との間にも設けられている。
【０１４０】
例えばシリコン層１３を空洞９０に埋め込むときの高温アニールにより、リンは、シリコン層１２、１３からシリコン膜９５を通って半導体ボディ２０に拡散する。このとき、炭素ドープのシリコン膜９５は、半導体ボディ２０へのリンの過剰な拡散を抑制する。
【０１４１】
半導体ボディ２０への適切なリンの拡散量および拡散距離の制御は、ソース側選択トランジスタＳＴＳやメモリセルＭＣの特性（閾値電圧等）を適切にする。
【０１４２】
シリコン膜９５中の炭素濃度と、シリコン膜９５の膜厚を適切に調整することで、半導体ボディ２０へのリンの過剰な拡散を抑制できる。
【０１４３】
図２３（ｂ）は、図２３（ａ）と同様な部分の模式断面図である。
【０１４４】
この図２３（ａ）に示す例によれば、シリコン膜９５と半導体ボディ２０の側壁部２０ａとの間にシリコン膜９６が設けられている。シリコン膜９６は、半導体ボディ２０の側壁部２０ａに接している。
【０１４５】
シリコン膜９５は、シリコン層１２とシリコン層１３との間、およびシリコン層１３とシリコン層１４との間にも設けられている。
【０１４６】
シリコン膜９６は、例えばアンドープシリコン膜９６であり、シリコン膜９６中の炭素濃度は、炭素ドープシリコン膜９５中の炭素濃度よりも低い。
【０１４７】
空洞９０の内壁にアンドープのシリコン膜９６をコンフォーマルに形成する。シリコン膜９６は空洞９０を埋めない。そして、空洞９０に露出しているシリコン膜９６の表面にシリコン膜９５が形成される。シリコン膜９５は、シリコン膜９６の表面に沿ってコンフォーマルに形成される。その後、残っている空洞９０にシリコン層１３が埋め込まれる。
【０１４８】
リンは、シリコン層１２、１３からシリコン膜９５およびシリコン膜９６を通って半導体ボディ２０に拡散する。炭素ドープのシリコン膜９５は、半導体ボディ２０へのリンの過剰な拡散を抑制する。
【０１４９】
さらに、シリコン膜９５と半導体ボディ２０の側壁部２０ａとの間に設けられたシリコン膜９６の分、シリコン層１３と側壁部２０ａとの間の膜厚が厚くなり、このことも半導体ボディ２０へのリンの過剰な拡散を抑制する。
【０１５０】
前述した実施形態では、第１層７１としてシリコン窒化層を例示したが、第１層７１として金属層、またはドーパントがドープされたシリコン層を用いてもよい。この場合、第１層７１がそのまま電極層７０となるので、第１層７１を電極層に置換するプロセスは不要である。
【０１５１】
また、第２層７２をスリットＳＴを通じたエッチングにより除去して、上下で隣接する電極層７０の間を空隙にしてもよい。
【０１５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１５３】
１…メモリセルアレイ、１２〜１４…シリコン層、２０…半導体ボディ、２０ａ…側壁部、７０…電極層、７２…絶縁層、８１，８２…シリコン膜、８４…シリコン層、８５…酸素層、８６…シリコン層、９５，９６…シリコン膜、１００…積層体、ＳＬ…ソース層、ＣＬ…柱状部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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