(57)【要約】【課題】ＦＩＮＦＥＴにより構成されるスプリットゲート型のＭＯＮＯＳメモリにおいて、フィンの上端での電界集中に起因する非選択セルでの誤書込みの発生を防ぎ、これにより半導体装置の信頼性を向上させる。【解決手段】メモリセル領域１ＡのフィンＦＡの上面と、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧとの間に絶縁膜ＩＦ６を形成することで、制御トランジスタおよびメモリトランジスタのそれぞれのゲート絶縁膜のうち、フィンＦＡ上の部分の膜厚を、フィンＦＡの側面を覆う部分の膜厚よりも大きくする。また、端部にバーズビークを有する絶縁膜ＩＦ６を形成することで、フィンＦＡの角部を丸くする。【選択図】図２
2019117913.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一部分であって、前記半導体基板の第１領域の上面から上方に突出し、前記半導体基板の前記上面に沿う第１方向に延在する第１突出部と、
前記第１突出部の上面および側面を第１ゲート絶縁膜を介して覆い、前記半導体基板の前記上面に沿い且つ前記第１方向に直交する第２方向に延在する第１ゲート電極と、
前記第１突出部の前記上面および前記側面を、電荷蓄積部を含む第２ゲート絶縁膜を介して覆い、前記第１ゲート電極と隣り合って前記第２方向に延在する第２ゲート電極と、
前記第１突出部の前記上面に形成された第１ソース・ドレイン領域と、
を有し、
前記第１ゲート絶縁膜は、
前記第１突出部の前記上面と前記第１ゲート電極との間に形成され、前記第１突出部の前記側面を露出する第１絶縁膜と、
前記第１突出部の前記側面を覆い、前記第１絶縁膜よりも膜厚が小さい第２絶縁膜と、
を有し、
前記第１ゲート電極、前記第２ゲート電極および前記第１ソース・ドレイン領域は、不揮発性記憶素子を構成しており、
前記第１絶縁膜の前記第２方向における端部の第２膜厚は、前記第１絶縁膜の前記第２方向における中央部の第１膜厚よりも大きい、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１膜厚は、５ｎｍ〜１０ｎｍである、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２ゲート絶縁膜は、
前記第１突出部の前記上面と前記第１ゲート電極との間から前記第１突出部の前記上面と前記第２ゲート電極との間に亘って形成された前記第１絶縁膜と、
前記第１絶縁膜の上面および前記第１突出部の前記側面を覆い、前記電荷蓄積部を含む第３絶縁膜と、
を有し、
前記第１突出部の前記上面を覆う前記第２ゲート絶縁膜の膜厚は、前記第１突出部の前記側面を覆う前記第２ゲート絶縁膜の膜厚より大きい、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第２ゲート電極の直下の前記第１突出部の前記上面は、前記第１絶縁膜から露出している、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記半導体基板の第２領域の一部分であって、前記半導体基板の前記上面から突出し、前記半導体基板の前記上面に沿う第３方向に延在する複数の第２突出部と、
前記第２突出部の上面上に第３ゲート絶縁膜を介して形成され、前記第２方向に延在する第３ゲート電極、および、前記第２突出部の前記上面に形成された第２ソース・ドレイン領域を備えたトランジスタと、
をさらに有し、
前記第１絶縁膜の前記第１膜厚は、前記第２突出部の前記上面を覆う前記第３ゲート絶縁膜の第３膜厚より大きい、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１突出部の最上面は、前記第２突出部の最上面よりも低い、半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記第１突出部の角部は、前記第２突出部の角部よりも曲率半径が大きい、半導体装置。
【請求項８】
半導体基板と、
前記半導体基板の一部分であって、前記半導体基板の第１領域の上面から上方に突出し、前記半導体基板の前記上面に沿う第１方向に延在する第１突出部と、
前記第１突出部の上面および側面を第１ゲート絶縁膜を介して覆い、前記半導体基板の前記上面に沿い且つ前記第１方向に直交する第２方向に延在する第１ゲート電極と、
前記第１突出部と前記第１ゲート電極との間に形成され、前記第１突出部の前記上面と、前記第１突出部の前記側面とを覆う第１ゲート絶縁膜と、
前記第１突出部の前記上面および前記側面を、電荷蓄積部を含む第２ゲート絶縁膜を介して覆い、前記第１ゲート電極と隣り合って前記第２方向に延在する第２ゲート電極と、
前記第１突出部の前記上面に形成された第１ソース・ドレイン領域と、
を有し、
前記第１ゲート電極、前記第２ゲート電極および前記第１ソース・ドレイン領域は、不揮発性記憶素子を構成しており、
前記第１突出部の前記上面を覆う前記第１ゲート絶縁膜の膜厚は、前記第１突出部の前記側面を覆う前記第１ゲート絶縁膜の膜厚よりも大きい、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１絶縁膜の一部は、前記第１突出部の２つの前記側面のうちの一方の前記側面に沿い前記第１方向に対し直交する第１ラインと、前記第１突出部の２つの前記側面のうちの他方の前記側面に沿い前記第１方向に対し直交する第２ラインと、前記第１突出部の最上面を通り前記第２方向に沿う第３ラインと、前記半導体基板の前記上面および前記第２方向に沿う第４ラインとによって囲まれる領域の中に含まれる、半導体装置。
【請求項１０】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の上面に第１溝を形成することで、前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記半導体基板の前記上面に沿う第１方向に延在する第１突出部を形成する工程、
（ｃ）前記第１突出部の側面を覆う第４絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程の後、前記第４絶縁膜から露出する前記第１突出部を酸化することで、前記第１突出部の上面を覆う第１絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程の後、前記第４絶縁膜を除去する工程、
（ｆ）前記（ｅ）工程の後、前記第１絶縁膜よりも膜厚が小さく、前記第１方向に直交する第２方向における前記第１突出部の前記側面を覆う第２絶縁膜と、前記第１絶縁膜とを含む第１ゲート絶縁膜を介して前記第１突出部の前記上面および前記側面を覆い、前記第２方向に延在する第１ゲート電極を形成する工程、
（ｇ）前記第１突出部の前記上面および前記側面を、電荷蓄積部を含む第２ゲート絶縁膜を介して覆い、前記第１ゲート電極と隣り合って前記第２方向に延在する第２ゲート電極を形成する工程、
（ｈ）前記第１ゲート電極から露出する前記第１絶縁膜を除去する工程、
（ｉ）前記第１突出部の前記上面に第１ソース・ドレイン領域を形成する工程、
を有し、
前記第１ゲート電極、前記第２ゲート電極および前記第１ソース・ドレイン領域は、不揮発性記憶素子を構成している、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第２方向における端部の第２膜厚が、前記第２方向における中央部の第１膜厚よりも大きい前記第１突出部を形成する、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記第１膜厚は、５ｎｍ〜１０ｎｍである、半導体装置の製造方法。
【請求項１３】
請求項１０記載の半導体装置の製造方法において、
前記（ｇ）工程の後に前記（ｈ）工程を行い、
前記（ｈ）工程では、前記第１ゲート電極および前記第２ゲート電極から露出する前記第１絶縁膜を除去する、半導体装置の製造方法。
【請求項１４】
請求項１０記載の半導体装置の製造方法において、
前記（ｇ）工程の前に前記（ｈ）工程を行い、
前記（ｇ）工程では、前記第１絶縁膜から露出する前記第１突出部の前記上面および前記側面を覆う前記第２ゲート絶縁膜および前記第２ゲート電極を形成する、半導体装置の製造方法。
【請求項１５】
請求項１０記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記第１溝を形成することで、前記第１突出部と、前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記半導体基板の前記上面に沿う第３方向に延在する第２突出部とを形成し、
（ｊ）前記第１絶縁膜よりも膜厚が小さい第３絶縁膜を介して前記第２突出部の上面および側面を覆い、前記第３方向に直交する第４方向に延在する第３ゲート電極を形成する工程、
（ｋ）前記第２突出部の前記上面に第１ソース・ドレイン領域を形成する工程、
をさらに有する、半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記第１突出部の最上面は、前記第２突出部の最上面よりも低い、半導体装置の製造方法。
【請求項１７】
請求項１５記載の半導体装置の製造方法において、
前記第１突出部の角部は、前記第２突出部の角部よりも曲率半径が大きい、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、フィン型トランジスタを含む不揮発性メモリを備えた半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
動作速度が速く、リーク電流および消費電力の低減並びに微細化が可能な電界効果トランジスタとして、フィン型のトランジスタが知られている。フィン型のトランジスタ（ＦＩＮＦＥＴ：Fin Field Effect Transistor）は、例えば、基板上に形成された半導体層のパターンをチャネル層として有し、当該パターン上を跨ぐように形成されたゲート電極を有する半導体素子である。
【０００３】
また、電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜を言い、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。
【０００４】
特許文献１（特開２００６−４１３５４号公報）には、フィン型のトランジスタを含むスプリットゲート型のＭＯＮＯＳメモリを形成することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−４１３５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＦＩＮＦＥＴを含むＭＯＮＯＳ型のメモリセル（ＭＯＮＯＳメモリ）では、書込み動作時の書込み対象である選択セルに位置が近い非選択セルにおいてディスターブ（誤書込み）耐性を確保することが重要である。選択セルの電圧印加条件と比べてドレイン電圧のみが異なる当該非選択セルでは、メモリゲート電極の直下のフィン表面と制御ゲート電極との間の電位差により、チャネル領域でＧＩＤＬ（Gate Induced Drain Leakage）が発生する場合がある。ＧＩＤＬが発生した場合、一部の電子がメモリゲート電極の下のフィン内からトラップ性絶縁膜中にトラップされ、誤書込みが起こる虞がある。フィン型のＭＯＮＯＳメモリでは、フィンの上端および角部に電界が集中するため、ディスターブ耐性が特に低くなる問題となる。
【０００７】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
一実施の形態である半導体装置は、ＭＯＮＯＳ型のメモリセルを構成する制御ゲート電極の直下のフィンの上面を覆う酸化膜を形成するものであり、当該酸化膜の膜厚は、フィンの上面の中央部を覆う部分よりも、当該上面の角部を覆う部分の方が大きい。
【発明の効果】
【００１０】
本願において開示される一実施の形態によれば、半導体装置の信頼性を高めることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１である半導体装置を示す斜視図である。
【図２】本発明の実施の形態１である半導体装置を示す断面図である。
【図３】本発明の実施の形態１である半導体装置を拡大して示す断面図である。
【図４】本発明の実施の形態１である半導体装置の製造工程を説明する断面図である。
【図５】図４に続く半導体装置の製造工程を説明する断面図である。
【図６】図５に続く半導体装置の製造工程を説明する断面図である。
【図７】図６に続く半導体装置の製造工程を説明する断面図である。
【図８】図７に続く半導体装置の製造工程を説明する断面図である。
【図９】図８に続く半導体装置の製造工程を説明する断面図である。
【図１０】図９に続く半導体装置の製造工程を説明する断面図である。
【図１１】図１０に続く半導体装置の製造工程を説明する断面図である。
【図１２】図１１に続く半導体装置の製造工程を説明する断面図である。
【図１３】図１２に続く半導体装置の製造工程を説明する断面図である。
【図１４】図１３に続く半導体装置の製造工程を説明する断面図である。
【図１５】図１４に続く半導体装置の製造工程を説明する断面図である。
【図１６】図１５に続く半導体装置の製造工程を説明する断面図である。
【図１７】図１６に続く半導体装置の製造工程を説明する断面図である。
【図１８】図１７に続く半導体装置の製造工程を説明する断面図である。
【図１９】図１８に続く半導体装置の製造工程を説明する断面図である。
【図２０】図１９に続く半導体装置の製造工程を説明する断面図である。
【図２１】本発明の実施の形態１である半導体装置を示す断面図である。
【図２２】本発明の実施の形態１である半導体装置を拡大して示す断面図である。
【図２３】本発明の実施の形態２である半導体装置を示す断面図である。
【図２４】本発明の実施の形態２である半導体装置の製造工程を説明する断面図である。
【図２５】図２４に続く半導体装置の製造工程を説明する断面図である。
【図２６】本発明の実施の形態３である半導体装置の製造工程を説明する断面図である。
【図２７】図２６に続く半導体装置の製造工程を説明する断面図である。
【図２８】図２７に続く半導体装置の製造工程を説明する断面図である。
【図２９】図２８に続く半導体装置の製造工程を説明する断面図である。
【図３０】図２９に続く半導体装置の製造工程を説明する断面図である。
【図３１】図３０に続く半導体装置の製造工程を説明する断面図である。
【図３２】スプリットゲート型のメモリセルの動作電圧を説明するための表である。
【図３３】比較例である半導体装置を示す断面図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
【００１３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
（実施の形態１）
＜半導体装置の構造について＞
以下に、図１〜図３を用いて、本実施の形態１の半導体装置の構造を説明する。図１は、本実施の形態である半導体装置を示す斜視図である。図２は、本実施の形態の半導体装置を示す断面図である。図３は、本実施の形態の半導体装置を拡大して示す断面図である。
【００１６】
図２ではメモリセル領域１Ａおよび周辺領域１Ｂを示しているが、図１ではメモリセル領域のみを示している。メモリセル領域とは、不揮発性記憶素子であるメモリセルがアレイ状に並んで複数配置された領域である。周辺領域（ロジック領域）とは、メモリセル領域とは異なる領域であり、例えばロジック回路を構成する低耐圧ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成された領域である。低耐圧ＭＩＳＦＥＴ（低耐圧トランジスタ）は、電源回路などに用いられる高耐圧トランジスタに比べて高い動作速度を求められ、且つ、低い電圧で駆動するトランジスタである。また、図１では、半導体基板および素子などを覆う層間絶縁膜、サイドウォールスペーサ、シリサイド層およびプラグ、並びに、層間絶縁膜上の配線を含む配線層の図示を省略している。
【００１７】
図２では、左側から順に、メモリセル領域１Ａの断面、周辺領域（ロジック領域）１Ｂの断面、Ａ−Ａ線の断面、Ｂ−Ｂ線の断面およびＣ−Ｃ線の断面を示している。ここでいうＡ−Ａ線の断面は、図２のメモリセル領域１Ａの制御ゲート電極ＣＧを含む断面であり、フィンＦＡの短手方向に沿う断面である。また、ここでいうＢ−Ｂ線の断面は、図２のメモリセル領域１Ａのメモリゲート電極ＭＧを含む断面であり、フィンＦＡの短手方向に沿う断面である。また、ここでいうＣ−Ｃ線の断面は、図２の周辺領域１Ｂのゲート電極ＧＥを含む断面であり、フィンＦＢの短手方向に沿う断面である。また、図２では、層間絶縁膜ＩＬ上の配線を含む配線層の図示を省略している。
【００１８】
図３には、フィンＦＡの短手方向に沿う面におけるフィンＦＡの拡大断面図を示している。
【００１９】
本実施の形態の半導体装置は、同一半導体基板上に、２つのＦＩＮＦＥＴ（制御トランジスタおよびメモリトランジスタ）から成るスプリットゲート型のメモリセルと、低耐圧のｎ型のＦＩＮＦＥＴとを搭載したものである。ここでは、各トランジスタをｎ型トランジスタとして形成する場合について説明するが、以下に説明するトランジスタのそれぞれは、ｐ型のトランジスタであってもよい。ｐ型のトランジスタを形成する場合は、以下に説明するトランジスタを構成する各領域に導入する不純物の導電型を異なるものに変更すればよい。
【００２０】
本願でいうトランジスタは、いずれもＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、つまりＭＩＳ型の電界効果トランジスタであり、いずれのトランジスタも、フィンの表面をチャネル領域として有するＦＩＮＦＥＴ（フィントランジスタ）である。
【００２１】
図１および図２に示すように、メモリセル領域１Ａのメモリセル（不揮発性記憶素子）ＭＣは、半導体基板ＳＢの一部であって、半導体基板ＳＢの上部に形成された板状のフィンＦＡ上に形成されている。また、図２の周辺領域１Ｂに示すように、低耐圧のＦＩＮＦＥＴであるトランジスタＱ１は、半導体基板ＳＢの一部であって、半導体基板ＳＢの上部に形成された板状のフィンＦＢ上に形成されている。
【００２２】
フィンＦＡ、ＦＢのそれぞれは、半導体基板ＳＢの主面に沿うＸ方向に沿って延在する半導体層から成るパターンであって、Ｘ方向に対して直交し、半導体基板ＳＢの主面に沿うＹ方向におけるフィンＦＡ、ＦＢのそれぞれの幅は、Ｘ方向のＦＡ、ＦＢのそれぞれの幅に比べて著しく小さい。つまり、フィンＦＡ、ＦＢにとって、Ｘ方向は長手方向であり、Ｙ方向は短手方向である。ＦＡ、ＦＢのそれぞれは、半導体基板ＳＢの一部を構成する突出部である。半導体基板ＳＢは、例えば単結晶シリコンから成る。
【００２３】
図１にはフィンＦＡをＹ方向に２つ並べて示しているが、フィンＦＡはＸ方向において複数並んで形成されていてもよく、Ｙ方向に並ぶフィンＦＡの数は３つ以上でもよい。このことは、周辺領域１ＢのフィンＦＢ（図２参照）も同様である。また、図１には、１つのフィンＦＡ上に並んで形成された２つのメモリセルＭＣを示しているが、図２では、その２つのメモリセルＭＣのうち１つのみを示している。なお、１つのフィンＦＡ上に形成するメモリセルＭＣの数は、３つ以上であってもよい。同様に、図２に示すトランジスタＱ１は、１つのフィンＦＢ上に複数並んで形成されていてもよい。また、フィンＦＡ、ＦＢの形状は、１方向に延在する板状（壁状）に限らず、例えば、平面視において蛇行するパターンにより構成されていてもよい。
【００２４】
複数のフィンＦＡ同士の間、複数のフィンＦＢ同士の間、および、フィンＦＡとフィンＦＢとの間には、半導体基板ＳＢの上面に形成された溝Ｄ１が形成されている。つまり、フィンＦＡ、ＦＢのそれぞれの側面は、溝Ｄ１の側面を構成している。
【００２５】
図２に示すように、素子分離領域（素子分離部）ＥＩは、溝Ｄ１の一部を埋め込む絶縁膜である。ただし、素子分離領域ＥＩは溝Ｄ１を完全に埋め込んではおらず、素子分離領域ＥＩの上面上には、フィンＦＡ、ＦＢのそれぞれの一部が突出している。素子分離領域ＥＩは、例えば酸化シリコン膜から成る。素子分離領域ＥＩは、ＳＴＩ（Shallow Trench Isolation）構造を有している。
【００２６】
本願では、メモリセル領域１Ａの半導体基板ＳＢの一部を構成するパターンであって、素子分離領域ＥＩから露出し、Ｘ方向に延在する上層パターンと、当該上層パターンの直下において、当該上層パターン側から溝Ｄ１の底部まで達する下層パターンとを含む板状の半導体層をフィンＦＡと呼ぶ。同様に、周辺領域１Ｂの半導体基板ＳＢの一部を構成するパターンであって、素子分離領域ＥＩから露出し、Ｘ方向に延在する上層パターンと、当該上層パターンの直下において、当該上層パターン側から溝Ｄ１の底部まで達する下層パターンとを含む板状の半導体層をフィンＦＢと呼ぶ。
【００２７】
すなわち、フィンとは、各溝の底面である半導体基板の上面から、半導体基板の上方へ突出する半導体パターンであり、例えば図１のＸ方向に延在する突出部である。図示は省略しているが、フィンＦＡ、ＦＢのそれぞれの上面には、ｐ型の不純物（例えばＢ（ホウ素））を含むｐ型ウェルが、後述するソース・ドレイン領域に比べて深く形成されている。
【００２８】
図１および図２に示すように、Ｙ方向に並ぶ複数のフィンＦＡの直上には、それらのフィンＦＡを跨ぐように、Ｙ方向に延在する制御ゲート電極ＣＧおよびＹ方向に延在するメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、Ｙ方向に並ぶ複数のフィンＦＡ同士の間の素子分離領域ＥＩの直上においても延在している。制御ゲート電極ＣＧの上面は、制御ゲート電極ＣＧの上面に沿ってＹ方向に延在する絶縁膜ＩＦ７により覆われている。
【００２９】
図２に示すように、制御ゲート電極ＣＧは、フィンＦＡ上にゲート絶縁膜の一部である絶縁膜Ｇ１を介して形成されている。また、本実施の形態の特徴の１つとして、フィンＦＡの上面と絶縁膜Ｇ１との間には、上記ゲート絶縁膜の一部である絶縁膜ＩＦ６が形成されている。つまり、フィンＦＡの上面上には、絶縁膜ＩＦ６、Ｇ１を介して制御ゲート電極ＣＧが形成されており、フィンＦＡの側面上には、絶縁膜Ｇ１を介して制御ゲート電極ＣＧが形成されている。ここでいうフィンＦＡの側面上に形成された制御ゲート電極ＣＧとは、フィンＦＡの側面と隣り合う制御ゲート電極ＣＧが当該側面を覆うように形成されていることを意味するのであり、垂直方向において当該側面の直上に制御ゲート電極ＣＧ配置されていることを意味するのではない。
【００３０】
絶縁膜Ｇ１は、素子分離領域ＥＩから露出するフィンＦＡの上面および側面を覆っており、例えば酸化シリコン膜から成る。絶縁膜Ｇ１の膜厚は、例えば２〜３ｎｍである。絶縁膜ＩＦ６は、例えば酸化シリコン膜から成る。制御ゲート電極ＣＧは、例えばポリシリコン膜から成る。
【００３１】
図１および図２に示すように、Ｘ方向における制御ゲート電極ＣＧの一方の側面はサイドウォールスペーサＳＷにより覆われ、他方の側面は、ＯＮＯ（Oxide-Nitride-Oxide）膜ＯＮを介して形成されたメモリゲート電極ＭＧにより覆われている。つまり、メモリゲート電極ＭＧは、絶縁膜Ｇ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ７から成る積層パターンの側面にＯＮＯ膜ＯＮを介して隣り合っている。また、メモリゲート電極ＭＧは、フィンＦＡの上面上に順に形成された絶縁膜ＩＦ６およびＯＮＯ膜ＯＮを介して形成されている。すなわち、ＯＮＯ膜ＯＮは、絶縁膜ＩＦ６の上面を覆っており、絶縁膜ＩＦ６の上面と、制御ゲート電極ＣＧの側面とのそれぞれに沿って連続的に形成されたＬ字型の断面を有している。また、メモリゲート電極ＭＧは、ＯＮＯ膜ＯＮを介してフィンＦＡの側面を覆っている。
【００３２】
ＯＮＯ膜ＯＮは、半導体基板ＳＢ側および制御ゲート電極ＣＧ側から順に酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２を積層した積層膜から成り、メモリゲート電極ＭＧは、例えばポリシリコン膜から成る。窒化シリコン膜Ｎ１はトラップ性絶縁膜（電荷蓄積膜、電荷保持膜）である。メモリセルＭＣの動作により窒化シリコン膜Ｎ１の電荷蓄積状態を変化させることでメモリセルＭＣのしきい値電圧を変化させることができる。ＯＮＯ膜ＯＮの膜厚は、例えば２０ｎｍ程度である。酸化シリコン膜Ｘ１の膜厚は例えば４ｎｍであり、窒化シリコン膜Ｎ１の膜厚は例えば１０ｎｍであり、酸化シリコン膜Ｘ２の膜厚は例えば６ｎｍである。なお膜厚の数値は例示であり、これらの数値に限定されるものではない。
【００３３】
メモリゲート電極ＭＧは、ＯＮＯ膜ＯＮにより制御ゲート電極ＣＧから絶縁されており、絶縁膜ＩＦ６およびＯＮＯ膜ＯＮによりフィンＦＡから絶縁されている。フィンＦＡの上面上には、絶縁膜ＩＦ６およびＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが形成されており、フィンＦＡの側面上には、ＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが形成されている。すなわち、フィンＦＡの上面上において、絶縁膜ＩＦ６は、制御ゲート電極ＣＧの直下からメモリゲート電極ＭＧの直下に亘って連続的に形成されている。
【００３４】
絶縁膜ＩＦ６は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直下において、フィンＦＡの上面を覆い、さらに、フィンＦＡの側面の上端を覆っているが、当該上端より下のフィンＦＡの側面を露出している。つまり、フィンＦＡの側面は、当該側面の上端を除き、絶縁膜ＩＦ６に覆われていない。
【００３５】
Ｘ方向におけるメモリゲート電極ＭＧの側面であって、ＯＮＯ膜ＯＮと接していない方の側面は、サイドウォールスペーサＳＷにより覆われている。サイドウォールスペーサＳＷは、例えば窒化シリコン膜若しくは酸化シリコン膜またはそれらの積層膜から成る。
【００３６】
図１に示すように、メモリセル領域１ＡのフィンＦＡの直上には、ＯＮＯ膜ＯＮを介して互いに隣接する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンがＸ方向に並んで一対形成されている。当該一対のパターンは互いに離間している。
【００３７】
図１および図２に示すように、Ｘ方向における当該パターンの横の両側のフィンＦＡの上面には、一対のソース・ドレイン領域が形成されている。ソース領域およびドレイン領域のそれぞれは、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入された２つのｎ型半導体領域、つまりエクステンション領域ＥＸおよび拡散層ＤＦにより構成されている。エクステンション領域ＥＸは、拡散層ＤＦよりもｎ型不純物の濃度が低い領域である。ここでは、拡散層ＤＦはエクステンション領域ＥＸよりも深く形成されている。また、エクステンション領域ＥＸは、隣接する拡散層ＤＦよりも、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直下のフィンＦＡの上面に近い位置に配置されている。このように、当該ソース・ドレイン領域は、不純物濃度が低いエクステンション領域ＥＸと、不純物濃度が高い拡散層ＤＦとを含むＬＤＤ（Lightly Doped Drain）構造を有している。図示はしていないが、ソース・ドレイン領域は、Ｙ方向におけるフィンＦＡの側面にも形成されている。
【００３８】
制御ゲート電極ＣＧと、当該制御ゲート電極ＣＧの両側のフィンＦＡの上面に形成された一対のソース・ドレイン領域とは、ＭＩＳＦＥＴ構造のＦＩＮＦＥＴである第１トランジスタ（制御トランジスタ）を構成している。また、メモリゲート電極ＭＧと、当該メモリゲート電極ＭＧの両側のフィンＦＡの上面に形成された一対のソース・ドレイン領域とは、ＭＩＳＦＥＴ構造のＦＩＮＦＥＴである第２トランジスタ（メモリトランジスタ）を構成している。本実施の形態の１つのメモリセルＭＣは、互いにソース・ドレイン領域を共有する第１トランジスタと第２トランジスタとにより構成されている。すなわち、メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ＯＮＯ膜ＯＮ、制御ゲート電極ＣＧの近傍のドレイン領域、および、メモリゲート電極ＭＧの近傍のソース領域を有している。
【００３９】
図１に示すように、１つのフィンＦＡ上には、２つのメモリセルＭＣが形成されている。当該２つのメモリセルＭＣは、互いのソース領域を共有している。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれに覆われたフィンＦＡの上面および側面は、メモリセルＭＣの動作時にチャネルが形成されるチャネル領域を含んでいる。メモリセルＭＣは、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性記憶素子（不揮発性メモリ）である。互いに隣り合う制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、ＯＮＯ膜ＯＮとを備えた本実施の形態のメモリセルＭＣは、スプリットゲート型のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリと呼ばれる。
【００４０】
また、図２に示すように、周辺領域１ＢのフィンＦＢの直上には、フィンＦＢの上部を跨ぐように、Ｙ方向に延在するゲート電極ＧＥが形成されている。ゲート電極ＧＥは、フィンＦＢ上および素子分離領域ＥＩ上にゲート絶縁膜である絶縁膜Ｇ１を介して形成されている。なお、メモリセル領域１Ａの絶縁膜Ｇ１と周辺領域１Ｂの絶縁膜Ｇ１とは、互いに同層の膜であるが、互いに接続されて一体となっている必要はない。ここでいう同層の膜とは、同一製造工程により形成された１つの膜を加工・分離することで形成された複数の膜同士の関係を指す。ただし、メモリセル領域１Ａの絶縁膜Ｇ１と周辺領域１Ｂの絶縁膜Ｇ１とは同層の膜でなくてもよく、別々の工程で形成された膜であってもよい。制御ゲート電極ＣＧとフィンＦＡの上面との間のゲート絶縁膜の膜厚は、ゲート電極ＧＥとフィンＦＢの上面との間のゲート絶縁膜の膜厚よりも大きい。
【００４１】
素子分離領域ＥＩ上のフィンＦＢの側面上には、絶縁膜Ｇ１を介してゲート電極ＧＥが形成されている。絶縁膜Ｇ１は、素子分離領域ＥＩから露出するフィンＦＢの上面および側面、並びに素子分離領域ＥＩの上面を覆っている。周辺領域１Ｂの絶縁膜Ｇ１は、ゲート電極ＧＥの底面および両側の側面を連続的に覆っている。ゲート電極ＧＥは、例えばポリシリコン膜から成る。
【００４２】
Ｘ方向におけるゲート電極ＧＥの両側の側面のそれぞれはサイドウォールスペーサＳＷにより覆われている。Ｘ方向におけるゲート電極ＧＥの横の両側のフィンＦＢの上面には、一対のソース・ドレイン領域が形成されている。ソース・ドレイン領域のそれぞれは、メモリセル領域１Ａのソース・ドレイン領域と同様に、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入された２つのｎ型半導体領域、つまりエクステンション領域ＥＸおよび拡散層ＤＦにより構成されている。図示はしていないが、ソース・ドレイン領域は、Ｙ方向におけるフィンＦＢの側面にも形成されている。
【００４３】
ゲート電極ＧＥと、当該ゲート電極ＧＥの両側のフィンＦＢの上面および側面に形成された一対のソース・ドレイン領域とは、ＭＩＳＦＥＴ構造を有する低耐圧なＦＩＮＦＥＴであるトランジスタＱ１を構成している。ここでは１つのフィンＦＢ上に形成された１つのトランジスタＱ１を図示しているが、１つのフィンＦＢ上には、複数のトランジスタＱ１が形成されていてもよい。ゲート電極ＧＥに覆われたフィンＦＢの上面および側面は、トランジスタＱ１の動作時にチャネルが形成されるチャネル領域を含んでいる。
【００４４】
なお、ここではメモリセル領域１Ａおよび周辺領域１Ｂにおいてソース・ドレイン領域を構成する拡散層ＤＦが各フィンの表面に形成された場合について説明したが、素子分離領域ＥＩの上に各フィンの表面に接してエピタキシャル層が形成されている場合には、これらの拡散層ＤＦは、当該エピタキシャル成長層内に形成されていてもよい。
【００４５】
本願では、フィンの一部をチャネル領域として有し、フィンの上部に形成された上記の第１トランジスタ、第２トランジスタおよびトランジスタＱ１をＦＩＮＦＥＴと呼ぶ。メモリセルＭＣを構成する第１トランジスタおよび第２トランジスタは、ロジック回路を構成する低耐圧のトランジスタＱ１に比べ、高い電圧で駆動するトランジスタであるため、トランジスタＱ１に比べて高い耐圧性能が求められる。
【００４６】
メモリゲート電極ＭＧ、ゲート電極ＧＥおよび拡散層ＤＦのそれぞれの上面には、シリサイド層Ｓ１が形成されている。シリサイド層Ｓ１は、例えばＮｉＳｉ（ニッケルシリサイド）またはＣｏＳｉ（コバルトシリサイド）から成る。シリサイド層Ｓ１は、メモリゲート電極ＭＧの上面に対し接続されるコンタクトプラグ（図示しない）と、メモリゲート電極ＭＧ、ゲート電極ＧＥおよび拡散層ＤＦのそれぞれとの接続抵抗を低減するために設けられている。なお、図示していない領域では、絶縁膜ＩＦ７から露出する制御ゲート電極ＣＧの上面にもシリサイド層Ｓ１が形成されている。
【００４７】
素子分離領域ＥＩ、フィンＦＡ、ＦＢ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、絶縁膜ＩＦ７、ゲート電極ＧＥおよびサイドウォールスペーサＳＷのそれぞれは、層間絶縁膜ＩＬにより覆われている。層間絶縁膜ＩＬは、例えば主に酸化シリコン膜から成る。なお、図示は省略しているが、素子分離領域ＥＩ、フィンＦＡ、ＦＢ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、絶縁膜ＩＦ７、ゲート電極ＧＥおよびサイドウォールスペーサＳＷのそれぞれとの間には、薄い絶縁膜（ライナー膜）が形成されており、当該絶縁膜は、例えば窒化シリコン膜から成る。層間絶縁膜ＩＬの上面は、絶縁膜ＩＦ７の上で平坦化されている。
【００４８】
層間絶縁膜ＩＬを貫通する複数のコンタクトプラグ（導電性接続部）ＰＧが形成されており、各コンタクトプラグＰＧは、シリサイド層Ｓ１を介してゲート電極ＧＥ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧまたは各ソース・ドレイン領域に電気的に接続されている。また、コンタクトプラグＰＧに上には配線を含む配線層（図示しない）が形成されている。コンタクトプラグＰＧの上面は、当該配線に接続されている。コンタクトプラグＰＧは、例えば主にＷ（タングステン）から成る。
【００４９】
ここで、本実施の形態の半導体装置の主な特徴は、制御ゲート電極ＣＧの下およびメモリゲート電極ＭＧの下において、フィンＦＡの上面上に、絶縁膜ＩＦ６が形成されている点、および、絶縁膜ＩＦ６が形成されていることにより、フィンＦＡの上面の端部近傍（フィンＦＡの角部）が丸みを帯びている点にある。このことを、以下に図３を用いて説明する。ここでは、フィンの上面と側面との境界部分を、フィンの角部と呼ぶ。図３では、絶縁膜Ｇ１、ＩＦ６を除き、フィンＦＡ上の構造（例えば制御ゲート電極など）を示していない。
【００５０】
図３に示すように、フィンＦＡの上面は絶縁膜ＩＦ６により覆われている。また、絶縁膜ＩＦ６は、フィンＦＡの上端の側面も覆っている。すなわち、半導体基板ＳＢの主面に対して垂直な方向（高さ方向、垂直方向、縦方向）における絶縁膜ＩＦ６の膜厚は、Ｙ方向における絶縁膜ＩＦ６の中央部よりも、Ｙ方向における絶縁膜ＩＦ６の端部の方が大きい。ただし、絶縁膜ＩＦ６の上面は、全体が平坦であるか、または、Ｙ方向における中央部よりも、Ｙ方向における端部の方が低い。つまり、Ｙ方向の絶縁膜ＩＦ６の端部の膜厚Ｌ２が、Ｙ方向の絶縁膜ＩＦ６の中央部の膜厚Ｌ１より大きいからといって、絶縁膜ＩＦ６の当該端部の上面が絶縁膜ＩＦ６の当該中央部の上面よりも上方に隆起しているわけではない。
【００５１】
絶縁膜ＩＦ６の中央部の膜厚Ｌ１は、例えば５〜１０ｎｍであり、絶縁膜ＩＦ６の端部の膜厚Ｌ２は、例えば６〜１２ｎｍである。つまり、膜厚Ｌ２は、膜厚Ｌ１よりも２０％程度大きい。ここでは、絶縁膜ＩＦ６の中央部の膜厚Ｌ１は、フィンＦＡの最上面を覆う絶縁膜ＩＦ６の垂直方向の厚さを指す。
【００５２】
絶縁膜ＩＦ６は、フィンＦＡの上面を酸化することで形成された膜であるが、その酸化工程において、当該上面の端部近傍のフィンＦＡの側面の一部も酸化され、これにより形成された酸化膜により絶縁膜ＩＦ６が構成されている。したがって、絶縁膜ＩＦ６は、その端部が下方に延在している。すなわち、半導体基板ＳＢの上面に沿う方向（横方向、水平方向）における絶縁膜ＩＦ６の端部のうち、下方に延在（突出）する部分は、酸化工程で生じるバーズビークである。バーズビークの横方向の幅は、素子分離領域ＥＩの上面に近付く程小さくなっている。言い換えれば、絶縁膜ＩＦ６の端部のうち、下方に延在する部分の横方向の幅は、上方から下方に向かって徐々に小さくなっている。このようなバーズビークが形成されることにより、フィンＦＡの角部は、絶縁膜ＩＦ６が形成されていない場合に比べて丸くなっている。言い換えれば、フィンＦＡの角部は、絶縁膜ＩＦ６が形成されていることで曲率半径が大きくなっている。つまり、フィンＦＡの角部は、面取りされている。
【００５３】
図２に示すように、周辺領域１ＢではフィンＦＢ上に絶縁膜ＩＦ６を形成していないため、フィンＦＢの角部はフィンＦＡの角部に比べて角張っている。言い換えれば、フィンＦＡの角部はフィンＦＢの角部に比べて丸みを帯びており、曲率半径が大きい。また、フィンＦＡの上面を酸化して絶縁膜ＩＦ６を形成しているため、フィンＦＡの最上面の高さは、フィンＦＢの最上面の高さよりも低い。ここで、フィンＦＡの最上面の高さは、フィンＦＡが制御ゲート電極ＣＧまたはメモリゲート電極ＭＧに覆われている領域であるか否かに関わらず、フィンＦＢの最上面の高さよりも低い。つまり、絶縁膜ＩＦ６から露出する領域のフィンＦＡの最上面の高さも、フィンＦＢの最上面の高さより低い。これは、半導体装置の製造工程において、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに覆われていない領域のフィンＦＡ上に、酸化工程によって形成された絶縁膜ＩＦ６を除去しているためである。
【００５４】
制御トランジスタを構成する制御ゲート電極ＣＧの直下のゲート絶縁膜は、フィンＦＡの上面上においては、絶縁膜ＩＦ６、Ｇ１の積層膜により構成されている。当該積層膜の膜厚は、Ｙ方向におけるフィンＦＡの上面の中央部の直上において、例えば７〜１３ｎｍである。また、メモリトランジスタを構成するメモリゲート電極ＭＧの直下のゲート絶縁膜は、フィンＦＡの上面上においては、絶縁膜ＩＦ６およびＯＮＯ膜ＯＮの積層膜により構成されている。当該積層膜の膜厚は、Ｙ方向におけるフィンＦＡの上面の中央部の直上において、例えば２５〜３０ｎｍである。ここでは、これらの積層膜の膜厚が過度に大きくなり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの電界がチャネルに影響を与えない状態となることを避けるため、絶縁膜ＩＦ６の中央部の膜厚の上限を約１０ｎｍとしている。よって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに電圧を印加することにより制御トランジスタおよびメモリトランジスタのオン・オフを切り替えることができる。
【００５５】
また、絶縁膜ＩＦ６の中央部の膜厚を１０ｎｍより大きくした場合、フィンＦＡの上面の酸化が過度に進み、フィンＦＡの高さが減少する。例えば、中央部の膜厚が１０ｎｍである絶縁膜ＩＦ６を形成すると、フィンＦＡの高さが約３ｎｍ低くなる。フィンＦＡの形成当初の高さは４０ｎｍ程度なので、フィンＦＡの高さの減少量を１０％以下とするためにも、絶縁膜ＩＦ６の中央部の膜厚の上限は約１０ｎｍまでであることが望ましい。
【００５６】
また、絶縁膜ＩＦ６の膜厚の下限は約５ｎｍであることが望ましい。絶縁膜ＩＦ６が５ｎｍ以上であれば、誤書込みの原因となるＧＩＤＬ（Gate Induced Drain Leakage）の発生確率を約１／２に低減することができるため、誤書込みを防ぐことができる。よって、本実施の形態では絶縁膜ＩＦ６の中央部の膜厚を約５〜１０ｎｍとしている。ＧＩＤＬについては、後に詳しく説明する。
【００５７】
これに対し、制御トランジスタを構成する制御ゲート電極ＣＧの直下のゲート絶縁膜であって、フィンＦＡの側面を覆う絶縁膜Ｇ１の膜厚は約２〜３ｎｍである。すなわち、フィンＦＡの上面を覆う絶縁膜ＩＦ６、Ｇ１から成る制御トランジスタのゲート絶縁膜は、フィンＦＡの側面を覆う絶縁膜Ｇ１から成るゲート絶縁膜よりも膜厚が大きい。同様に、フィンＦＡの上面を覆う絶縁膜ＩＦ６およびＯＮＯ膜ＯＮから成るメモリトランジスタのゲート絶縁膜は、フィンＦＡの側面を覆うＯＮＯ膜ＯＮから成るゲート絶縁膜よりも膜厚が大きい。言い換えれば、制御トランジスタおよびメモリトランジスタのそれぞれのゲート絶縁膜の膜厚は、フィンＦＡの側面を覆う部分よりもフィンＦＡの上面を覆う部分の方が大きい。
【００５８】
＜半導体装置の動作について＞
次に、本実施の形態の半導体装置のうち、主に不揮発性メモリの動作について、図３２を用いて説明する。図３２は、スプリットゲート型のメモリセルの動作電圧を説明するための表である。
【００５９】
本実施の形態のメモリセルは、ＭＩＳＦＥＴ構造を有し、当該ＭＩＳＦＥＴのゲート電極内のトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ、これによりＭＩＳＦＥＴを記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、本実施の形態のメモリセルのように、スプリットゲート型のＭＯＮＯＳメモリがある。
【００６０】
図３２は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図３２の表には、「書込」、「消去」および「読出」のそれぞれの際に、図２に示すメモリセルＭＣのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域に印加する電圧Ｖｄ、および半導体基板ＳＢの上面（フィンＦＡの表面）のｐ型ウェル（図示しない）に印加するベース電圧Ｖｂが記載されている。ここでいう選択メモリセルとは、「書込」、「消去」または「読出」を行う対象として選択されたメモリセルをいう。
【００６１】
なお、図２に示す不揮発性メモリの例では、メモリゲート電極ＭＧ側の半導体領域がソース領域、制御ゲート電極ＣＧ側の半導体領域がドレイン領域である。また、図３２の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜Ｎ１への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００６２】
ここでは、書込み方法がＳＳＩ方式で、且つ消去方法がＢＴＢＴ方式である場合について説明する。ＳＳＩ方式は、窒化シリコン膜Ｎ１（図２参照）にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜Ｎ１にホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができる。以下、具体的に説明する。
【００６３】
ここでの書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を採用している。ＳＳＩ方式の書込みでは、例えば図３２の表の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ、Ｖｓ＝５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝０．５Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜Ｎ１中に電子を注入することで書込みを行う。
【００６４】
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜Ｎ１にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、ＯＮＯ膜ＯＮを構成する窒化シリコン膜Ｎ１中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【００６５】
書込み動作時において、非選択のメモリセルのうち、選択されたメモリセルと隣り合うメモリセルであって、選択されたメモリセルと同一のワード線に接続された非選択メモリセルの各箇所の印加電圧は、ドレイン領域に印加する電圧Ｖｄが１．５Ｖである点を除き、選択されたメモリセルの印加電圧と同じである。つまり、書込み動作時において、制御ゲート電極ＣＧに印加される電圧が選択セルと同じである非選択セルに印加される電圧条件は、Ｖｍｇ＝１０Ｖ、Ｖｓ＝５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝１．５Ｖ、Ｖｂ＝０Ｖである。つまり、非選択セルのドレイン領域には、Ｖｄｄ電圧が印加される。
【００６６】
ここでの消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）を採用している。ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（ＯＮＯ膜ＯＮ中の窒化シリコン膜Ｎ１）に注入することにより消去を行う。例えば図３２の表のＡの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ、Ｖｓ＝６Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝ｏｐｅｎ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルのＯＮＯ膜ＯＮを構成する窒化シリコン膜Ｎ１中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【００６７】
読出し時には、例えば図３２の「読出動作電圧」に示されるような電圧（Ｖｍｇ＝０Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝１．５Ｖ、Ｖｄ＝１．５Ｖ、Ｖｂ＝０Ｖ）を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００６８】
＜半導体装置の製造方法＞
本実施の形態の半導体装置の製造方法について、図４〜図２０を用いて説明する。図４〜図２０は、本実施の形態の半導体装置の製造方法を説明する断面図である。図４〜図２０では、図の左側から順に、メモリセル領域１Ａの断面、周辺領域（ロジック領域）１Ｂの断面、Ａ−Ａ線（図２参照）の断面、Ｂ−Ｂ線（図２参照）の断面およびＣ−Ｃ線（図２参照）の断面を示している。これらの断面は、図２に対応する。
【００６９】
つまり、図４〜図２０に並ぶ５つの断面のうち、左から１つ目の断面は、メモリセル領域１Ａの断面であって、製造工程で形成するフィンの長手方向に沿う断面である。また、左から２つ目の断面は、周辺領域１Ｂの断面であって、製造工程で形成するフィンの長手方向に沿う断面である。また、左から３つ目から５つ目の断面は、上記フィンの短手方向に沿う断面である。図４〜図２０に並ぶ５つの断面のうち、左から３つ目の断面は、メモリセル領域１Ａのうち、制御ゲート電極が形成される領域を含む断面であり、左から４つ目の断面は、メモリセル領域１Ａのうち、メモリゲート電極が形成される領域を含む断面であり、左から５つ目の断面は、周辺領域１Ｂのうち、ゲート電極が形成される領域を含む断面である。
【００７０】
まず、図４に示すように、ｐ型の半導体基板ＳＢを用意し、半導体基板ＳＢの上面に、熱酸化法などにより薄い酸化シリコン膜から成る絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１の膜厚は、例えば１０ｎｍである。続いて、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、絶縁膜ＩＦ１上に絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は例えば窒化シリコン膜から成る。絶縁膜ＩＦ２の膜厚は、例えば１００ｎｍである。
【００７１】
次に、図５に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、絶縁膜ＩＦ２、ＩＦ１および半導体基板ＳＢをエッチングすることで、絶縁膜ＩＦ２、ＩＦ１と半導体基板ＳＢの上面の一部とを加工する。これにより、半導体基板ＳＢの上面を含む一部から成るフィンＦＡ、ＦＢと、フィンＦＡ、ＦＢのそれぞれの周囲の溝Ｄ１を形成する。
【００７２】
すなわち、半導体基板ＳＢの上面において上方に突出する板状のフィンＦＡ、ＦＢをそれぞれ形成する。メモリセル領域１Ａの半導体基板ＳＢの上面の一部である板状パターンは、Ｘ方向に延在するフィンＦＡを構成し、周辺領域１Ｂの半導体基板ＳＢの上面の一部である板状パターンは、Ｘ方向に延在するフィンＦＢを構成している。溝Ｄ１は、半導体基板ＳＢの上面に形成された溝である。溝Ｄ１の底面（半導体基板ＳＢの上面）から絶縁膜ＩＦ２の上面までの高さは、例えば４００ｎｍである。
【００７３】
次に、図６に示すように、例えばＣＶＤ法を用いて、溝Ｄ１の内側を絶縁膜ＩＦ３により埋め込む。絶縁膜ＩＦ３は、例えば酸化シリコン膜から成り、その厚さは例えば１０００μｍである。その後、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて絶縁膜ＩＦ３を研磨する。これにより、絶縁膜ＩＦ２の上面を露出させ、絶縁膜ＩＦ２の上面と、溝Ｄ１に完全に埋め込まれた絶縁膜ＩＦ３とのそれぞれの上面を平坦化する。
【００７４】
次に、図７に示すように、絶縁膜ＩＦ３の上面をエッチバックすることで、絶縁膜ＩＦ３の上面をフィンＦＡ、ＦＢのそれぞれの上面から５０ｎｍ程度下まで後退させる。これにより、フィンＦＡおよびフィンＦＢのそれぞれの側面の一部が露出する。溝Ｄ１の底面と、フィンＦＡ、ＦＢのそれぞれの側面の一部とを覆う絶縁膜ＩＦ３は、素子分離領域ＥＩを構成する。続いて、エッチング法を用いて、絶縁膜ＩＦ２、ＩＦ１を除去する。これにより、フィンＦＡ、ＦＢのそれぞれの上面を露出させる。
【００７５】
次に、図８に示すように、例えばＣＶＤ法を用いて、半導体基板ＳＢ上に絶縁膜ＩＦ４、ＩＦ５を順に形成する。絶縁膜ＩＦ４、ＩＦ５は、素子分離領域ＥＩの上面と、素子分離領域ＥＩから露出するフィンＦＡ、ＦＢのそれぞれの表面とを覆っている。絶縁膜ＩＦ４は、例えば酸化シリコン膜から成り、その膜厚は例えば５ｎｍ程度である。絶縁膜ＩＦ５は、例えば窒化シリコン膜から成り、その膜厚は例えば５ｎｍ程度である。
【００７６】
次に、図９に示すように、周辺領域１Ｂの半導体基板ＳＢの主面を覆うフォトレジスト膜ＰＲ１を形成した後、フォトレジスト膜ＰＲ１をマスクとして用いてドライエッチングを行うことで、フィンＦＡの上面を覆う絶縁膜ＩＦ４、ＩＦ５と、素子分離領域ＥＩの上面を覆う絶縁膜ＩＦ４、ＩＦ５とを除去する。これにより、メモリセル領域１ＡのフィンＦＡおよび素子分離領域ＥＩのそれぞれの上面を露出させる。フィンＦＡの側面と、フィンＦＢの上面および側面とは、絶縁膜ＩＦ４、ＩＦ５から成る積層膜に覆われている。
【００７７】
次に、図１０に示すように、フォトレジスト膜ＰＲ１を除去した後、ドライ酸化法（熱酸化法）により、絶縁膜ＩＦ４、ＩＦ５および素子分離領域ＥＩから露出するフィンＦＡの上面を酸化する。このドライ酸化は、酸素ガス雰囲気において、半導体基板ＳＢに９００〜１０００℃の熱を加えることで行う。これにより、フィンＦＡの上面上に酸化シリコン膜から成る絶縁膜ＩＦ６を形成する。この酸化工程では、窒化シリコン膜から成る絶縁膜ＩＦ５により覆われている領域のフィンＦＡ、ＦＢが酸化されることを防ぐため、ウェット酸化法ではなくドライ酸化法を用いる。
【００７８】
また、ＩＳＳＧ（In-Situ Steam Generation）酸化法により上記酸化工程を行う場合には、水素ガスおよび酸素ガスを含む雰囲気において、半導体基板ＳＢに９００〜１１００℃の熱を加えることで、フィンＦＡの上面を酸化させる。
【００７９】
この酸化工程において、素子分離領域ＥＩと、絶縁膜ＩＦ４、ＩＦ５から成る積層膜とに覆われているフィンＦＡの側面は、基本的に酸化されない。したがって、素子分離領域ＥＩに覆われているフィンＦＡの側面には絶縁膜ＩＦ６は形成されず、絶縁膜ＩＦ４、ＩＦ５から成る積層膜に覆われているフィンＦＡの側面の大部分にも絶縁膜ＩＦ６は形成されない。
【００８０】
ただし、フィンＦＡの上面の端部（角部）では、フィンＦＡの表面に対し、上方のみでなく斜め方向からも酸素が供給されるため、フィンＦＡの上面の中央部に比べ、酸化量が大きくなる。つまり、フィンＦＡの角部では下方に向かって延びるバーズビークが形成される。バーズビークは、絶縁膜ＩＦ６のうち、横方向の端部に形成された膜厚が大きい部分であり、絶縁膜ＩＦ４、ＩＦ５から成る積層膜に覆われたフィンＦＡの側面の上端を酸化して形成された部分である。
【００８１】
絶縁膜ＩＦ６の横方向の端部（バーズビーク）における垂直方向の膜厚は、絶縁膜ＩＦ６の横方向の中央部における垂直方向の膜厚よりも大きい。バーズビークの横方向の幅は、素子分離領域ＥＩの上面に近付く程小さくなっている。言い換えれば、絶縁膜ＩＦ６の端部のうち、下方に延在する部分の横方向の幅は、上方から下方に向かって徐々に小さくなっている。このようなバーズビークが形成されることにより、フィンＦＡの角部は、絶縁膜ＩＦ６が形成されていない場合に比べて丸くなっている。言い換えれば、フィンＦＡの角部は、絶縁膜ＩＦ６が形成されていることで曲率半径が大きくなっている。
【００８２】
次に、図１１に示すように、例えばウェットエッチング法により、絶縁膜ＩＦ５、ＩＦ４を除去し、これによりフィンＦＡの側面、フィンＦＢの上面および側面、並びに、周辺領域１Ｂの素子分離領域ＥＩの上面を露出させる。ここで、酸化シリコン膜から成る絶縁膜ＩＦ４を除去する際、酸化シリコン膜から成る絶縁膜ＩＦ６は、殆ど除去されない。なぜならば、堆積法（例えばＣＶＤ法）で形成された絶縁膜ＩＦ４は密度が低いため除去され易いが、酸化法で形成された絶縁膜ＩＦ６は密度が高く除去され難いからである。
【００８３】
なお、フィンＦＡの側面およびフィンＦＢの表面を覆う絶縁膜ＩＦ４が形成されておらず、絶縁膜ＩＦ５がフィンＦＡ、ＦＢに接している場合、絶縁膜ＩＦ５を除去する際にフィンＦＡ、ＦＢの表面が荒れる問題が生じる。ここでは、絶縁膜ＩＦ５の下に絶縁膜ＩＦ４を形成していることで、そのような問題が生じることを防いでいる。
【００８４】
次に、図１２に示すように、例えば熱酸化法を用いて、半導体基板ＳＢ上に、例えば酸化シリコン膜から成る絶縁膜Ｇ１を形成する。絶縁膜Ｇ１はフィンＦＡ、ＦＢのそれぞれの側面および上面を覆っており、後の工程でメモリセル領域１Ａの制御トランジスタのゲート絶縁膜および周辺領域１Ｂのトランジスタのゲート絶縁膜となる膜である。絶縁膜Ｇ１の膜厚は、例えば約２〜３ｎｍである。なお、ここでは絶縁膜Ｇ１が絶縁膜ＩＦ６上および素子分離領域ＥＩ上にも形成される場合について説明するが、酸化シリコン膜から成る絶縁膜ＩＦ６および素子分離領域ＥＩの表面上に形成される絶縁膜Ｇ１は、絶縁膜ＩＦ６および素子分離領域ＥＩのそれぞれと一体化されると考えてもよい。
【００８５】
次に、図１２に示すように、素子分離領域ＥＩ、フィンＦＡ、ＦＢ、絶縁膜ＩＦ６およびＧ１のそれぞれの上に、例えばＣＶＤ法を用いてポリシリコン膜（導体膜）ＳＬ１を形成した後、ポリシリコン膜ＳＬ１の上面をＣＭＰ法などにより研磨する。続いて、図示は省略するが、ポリシリコン膜ＳＬ１の上面を熱酸化することで、当該上面を覆う酸化シリコン膜を形成する。続いて、ポリシリコン膜ＳＬ１上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ７を形成する。絶縁膜ＩＦ７は、例えば窒化シリコン膜から成る。ポリシリコン膜ＳＬ１の膜厚は、例えば１００ｎｍであり、絶縁膜ＩＦ７の膜厚は、例えば８０ｎｍである。なお、膜厚の数値は例示であり、これらの数値に限定されるものではない。
【００８６】
次に、図１３に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、メモリセル領域１Ａの絶縁膜ＩＦ７、ポリシリコン膜ＳＬ１および絶縁膜Ｇ１を加工する。すなわち、フォトレジスト膜（図示しない）により周辺領域１Ｂを覆った状態でパターニングを行う。フォトレジスト膜は、当該パターニングの後に除去する。これにより、フィンＦＡの直上において、絶縁膜ＩＦ７、ポリシリコン膜ＳＬ１および絶縁膜Ｇ１から成る積層パターンを形成する。このパターニングにより、ポリシリコン膜ＳＬ１から成る制御ゲート電極ＣＧを形成する。
【００８７】
絶縁膜ＩＦ７、制御ゲート電極ＣＧおよび絶縁膜Ｇ１から成る積層パターンはＹ方向に延在し、複数のフィンＦＡの上を跨ぐように配置されている。メモリセル領域１Ａにおいて、当該積層パターンが形成された箇所以外の領域では、上記エッチングによりメモリセル領域１Ａの絶縁膜ＩＦ７、ポリシリコン膜ＳＬ１および絶縁膜Ｇ１が除去されたことにより、フィンＦＡの側面、絶縁膜ＩＦ６および素子分離領域ＥＩの上面が露出する。その後、半導体基板ＳＢの主面に対し、上記エッチング工程で生じた残差などを除去するための洗浄工程を行う。このとき、制御ゲート電極ＣＧから露出する絶縁膜ＩＦ６の上面は、洗浄液に曝される。
【００８８】
次に、図１４に示すように、熱酸化処理を行うことで、絶縁膜Ｇ１および素子分離領域ＥＩから露出するフィンＦＡの表面、絶縁膜ＩＦ６の表面および制御ゲート電極ＣＧの側面のそれぞれを酸化する。これにより、フィンＦＡの表面、絶縁膜ＩＦ６の表面および制御ゲート電極ＣＧの側面のそれぞれを覆う酸化シリコン膜（ボトム酸化膜）Ｘ１を形成する。ここでは、素子分離領域ＥＩの表面および絶縁膜ＩＦ７の表面も酸化シリコン膜Ｘ１に覆われるものとして説明を行う。
【００８９】
続いて、例えばＣＶＤ法を用いて、酸化シリコン膜Ｘ１上に窒化シリコン膜Ｎ１を形成する。当該窒化シリコン膜Ｎ１は、後に形成するメモリセルにおいて電荷を蓄積するためのトラップ絶縁膜として機能する。なお、ここでは電荷蓄積膜として窒化シリコン膜Ｎ１を形成することについて説明したが、電荷蓄積膜の材料としては窒化シリコン膜に限らず、例えばＨｆＳｉＯ（ハフニウムシリケート）から成る絶縁膜を形成してもよい。続いて、例えばＣＶＤ法を用いて、窒化シリコン膜Ｎ１上に酸化シリコン膜（トップ酸化膜）Ｘ２を形成する。
【００９０】
半導体基板ＳＢ上に順に形成された酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２から成る積層膜は、ＯＮＯ膜ＯＮを構成する。制御ゲート電極ＣＧの側面に接するＯＮＯ膜ＯＮは、制御ゲート電極ＣＧ側から順にＸ方向に形成された酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２から成る。ここでは、ＯＮＯ膜ＯＮの最上層のトップ酸化膜の材料は、酸化シリコンに限らず、例えばアルミナ（Ａｌ２Ｏ３）であってもよい。周辺領域１Ｂでは、絶縁膜ＩＦ７上にＯＮＯ膜ＯＮが形成される。ＯＮＯ膜ＯＮの膜厚は、例えば２０ｎｍ程度である。
【００９１】
続いて、ＯＮＯ膜ＯＮ上に、例えばＣＶＤ法を用いてポリシリコン膜ＳＬ２を形成する。その後、エッチバックを行うことで、絶縁膜ＩＦ７の上面をポリシリコン膜ＳＬ２から露出させる。これにより、ポリシリコン膜ＳＬ２を、制御ゲート電極ＣＧの横の両側にサイドウォールスペーサ状に残す。これにより、Ｘ方向の制御ゲート電極ＣＧの一方の側面に隣接する領域には、ＯＮＯ膜ＯＮを介してポリシリコン膜ＳＬ２のパターンから成るメモリゲート電極ＭＧが形成される。制御ゲート電極ＣＧの他方の側面に隣接するポリシリコン膜ＳＬ２は、後の工程で除去されるパターンであり、完成後の半導体装置には残らない。
【００９２】
次に、図１５に示すように、フォトリソグラフィ技術およびエッチング法を用いて、制御ゲート電極ＣＧおよび絶縁膜ＩＦ７から成る積層膜の一方の側面に隣接するポリシリコン膜ＳＬ２を除去する。これにより、制御ゲート電極ＣＧの他方の側面に隣接するメモリゲート電極ＭＧが残る。続いて、制御ゲート電極ＣＧ、メモリゲート電極ＭＧから露出するＯＮＯ膜ＯＮを除去する。
【００９３】
すなわち、ＯＮＯ膜ＯＮは、メモリゲート電極ＭＧとフィンＦＡとの間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間にのみ残る。したがって、メモリセル領域１Ａでは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧから露出する領域において、フィンＦＡの側面、絶縁膜ＩＦ６の表面および素子分離領域ＥＩの表面がＯＮＯ膜ＯＮから露出する。また、周辺領域１Ｂにおいて、絶縁膜ＩＦ７の上面が露出する。
【００９４】
フィンＦＡの表面に沿って延在するＯＮＯ膜ＯＮと、制御ゲート電極ＣＧの側面に沿って延在するＯＮＯ膜ＯＮとは連続的に形成されており、Ｌ字型の断面を有している。図示を一部省略しているが、フィンＦＡ上には、制御ゲート電極ＣＧと当該制御ゲート電極ＣＧにＯＮＯ膜ＯＮを介して隣接するメモリゲート電極ＭＧとを有するパターンが一対形成されており、一対の制御ゲート電極ＣＧ同士の間において、一対のメモリゲート電極ＭＧ同士が対向している。
【００９５】
次に、図１６に示すように、エッチング法を用いて、制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧから露出する絶縁膜ＩＦ６を除去する。これにより、フィンＦＡの上面および角部が露出する。
【００９６】
次に、図１７に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、周辺領域１Ｂの絶縁膜ＩＦ７を加工し、続いてポリシリコン膜ＳＬ１、絶縁膜Ｇ１を加工する。これにより、ポリシリコン膜ＳＬ１から成るゲート電極ＧＥとゲート電極ＧＥ上の絶縁膜ＩＦ７とから成る積層膜がフィンＦＢ上に形成される。当該積層膜は、Ｙ方向に延在している。ゲート電極ＧＥの横の領域では、フィンＦＢが露出する。
【００９７】
次に、図１８に示すように、絶縁膜ＩＦ７、メモリゲート電極ＭＧおよびＯＮＯ膜ＯＮをマスクとして用いてイオン注入工程を行うことで、フィンＦＡ、ＦＢのそれぞれの上面にｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込む。これにより、比較的不純物濃度が低いｎ型半導体領域であるエクステンション領域ＥＸを複数形成する。メモリセル領域１Ａのエクステンション領域ＥＸは、制御ゲート電極ＣＧと、当該制御ゲート電極ＣＧにＯＮＯ膜ＯＮを介して隣接するメモリゲート電極ＭＧとを有するパターンの横のフィンＦＡの上面に形成される。周辺領域１Ｂのエクステンション領域ＥＸは、ゲート電極ＧＥの横のフィンＦＢの上面に形成される。ここでは、必要に応じて、フィンＦＡ、ＦＢに対してハロー注入としてｐ型不純物（例えばＢ（ホウ素））の打ち込みを行ってもよい。
【００９８】
続いて、フォトリソグラフィ技術およびエッチング法を用いて、周辺領域１Ｂのゲート電極ＧＥ上の絶縁膜ＩＦ７を除去する。これにより、ゲート電極ＧＥの上面を露出させる。
【００９９】
次に、図１９に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて絶縁膜を形成する。当該絶縁膜は、例えば酸化シリコン膜若しくは窒化シリコン膜またはそれらの積層膜から成る。続いて、ドライエッチングを行うことで、フィンＦＡ、ＦＢ、絶縁膜ＩＦ７のそれぞれの上面を当該絶縁膜から露出させる。これにより、メモリセル領域１Ａでは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ＯＮＯ膜ＯＮ、絶縁膜ＩＦ６およびＩＦ７を含むパターンの両側の側面に、上記絶縁膜から成るサイドウォールスペーサＳＷが形成される。また、周辺領域１Ｂでは、ゲート電極ＧＥの両側の側面に、上記絶縁膜から成るサイドウォールスペーサＳＷが形成される。
【０１００】
続いて、絶縁膜ＩＦ７、メモリゲート電極ＭＧ、サイドウォールスペーサＳＷおよびＯＮＯ膜ＯＮをマスクとして用いてイオン注入工程を行うことで、フィンＦＡ、ＦＢのそれぞれの上面にｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込む。これにより、比較的不純物濃度が高いｎ型半導体領域である拡散層ＤＦを複数形成する。メモリセル領域１Ａの拡散層ＤＦは、制御ゲート電極ＣＧおよび当該制御ゲート電極ＣＧにＯＮＯ膜ＯＮを介して隣接するメモリゲート電極ＭＧを有するパターンの横のフィンＦＡの上面に形成される。周辺領域１Ｂの拡散層ＤＦは、ゲート電極ＧＥの横のフィンＦＢの上面に形成される。
【０１０１】
拡散層ＤＦは、当該拡散層ＤＦに接するエクステンション領域ＥＸに比べ、Ｘ方向において制御ゲート電極ＣＧ、メモリゲート電極ＭＧまたはゲート電極ＧＥよりも離れた位置に形成される。拡散層ＤＦは、エクステンション領域ＥＸよりも形成深さが深く、ｎ型不純物濃度が高い。エクステンション領域ＥＸおよび拡散層ＤＦは、フィンＦＡ、ＦＢのそれぞれの上面および側面に形成される。互いに接するエクステンション領域ＥＸおよび拡散層ＤＦは、トランジスタのソース・ドレイン領域を構成する。この後、エクステンション領域ＥＸ内および拡散層ＤＦ内の不純物を活性化させるため、必要に応じて熱処理を行う。
【０１０２】
なお、ここではメモリセル領域１Ａおよび周辺領域１Ｂのそれぞれのソース・ドレイン領域を同一工程で形成することについて説明したが、各領域のエクステンション領域ＥＸ、拡散層ＤＦの形成工程は別々に行ってもよい。また、ここではイオン注入によりソース・ドレイン領域を形成することについて説明したが、イオン注入を行う代わりに、不純物が導入されたエピタキシャル層を、各ゲート電極の横のフィンの表面にエピタキシャル成長法を用いて形成してもよい。
【０１０３】
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、当該制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンの両側に形成されたエクステンション領域ＥＸおよび拡散層ＤＦから成るソース・ドレイン領域とは、スプリットゲート型のメモリセルＭＣを構成する。すなわち、メモリセルＭＣは、制御ゲート電極ＣＧを含む第１トランジスタ（制御トランジスタ）と、メモリゲート電極ＭＧを含む第２トランジスタ（メモリトランジスタ）とを含むＭＯＮＯＳ型の不揮発性メモリを構成する。また、周辺領域１Ｂにおいて、ゲート電極ＧＥと、ゲート電極ＧＥの両側に形成されたエクステンション領域ＥＸおよび拡散層ＤＦから成るソース・ドレイン領域とは、低耐圧のトランジスタＱ１を構成する。
【０１０４】
次に、図２０に示すように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ、フィンＦＡおよびＦＢのそれぞれの上面を覆うシリサイド層Ｓ１を形成する。ただし、図２０では、制御ゲート電極ＣＧ上に形成されるシリサイド層を図示していない。制御ゲート電極ＣＧの上面は、図示していない領域で絶縁膜ＩＦ７から露出しており、当該領域で制御ゲート電極ＣＧを覆うシリサイド層が形成される。
【０１０５】
ここでは、露出している制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ、フィンＦＡおよびＦＢのそれぞれの上に、例えばスパッタリング法を用いてニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜から成る金属膜を形成した後、熱処理を行って当該金属膜と制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ、フィンＦＡおよびＦＢのそれぞれとを反応させる。
【０１０６】
これにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ、フィンＦＡおよびＦＢのそれぞれの上面を覆う、ニッケルシリサイド（ＮｉＳｉ）層またはコバルトシリサイド（ＣｏＳｉ）層から成るシリサイド層Ｓ１を形成し、その後、未反応の金属膜をウェットエッチングなどにより除去する。
【０１０７】
続いて、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、例えば５〜２０ｎｍの膜厚を有する窒化シリコン膜から成る絶縁膜（図示しない）と、例えば酸化シリコン膜から成る層間絶縁膜ＩＬとを順に形成する。層間絶縁膜ＩＬは、少なくとも制御ゲート電極ＣＧよりも大きい膜厚を有しており、ここでは、絶縁膜Ｇ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ７から成る積層膜よりも大きい膜厚を有している。層間絶縁膜ＩＬは、素子分離領域ＥＩ上の溝Ｄ１の内側を埋め込むように形成される。その後、層間絶縁膜ＩＬの上面を、例えばＣＭＰ法を用いて研磨することで平坦化する。
【０１０８】
続いて、層間絶縁膜ＩＬを貫通し、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース・ドレイン領域またはゲート電極ＧＥに接続された複数のコンタクトプラグ（導電性接続部）ＰＧを形成することで、本実施の形態の半導体装置が完成する。
【０１０９】
具体的には、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬおよびその上の当該層間絶縁膜から成る層間絶縁膜を貫通する複数のコンタクトホールを形成する。コンタクトホールは、メモリセルＭＣのソース・ドレイン領域を構成する拡散層ＤＦ、トランジスタＱ１のソース・ドレイン領域を構成する拡散層ＤＦ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧまたはゲート電極ＧＥのそれぞれの上面を層間絶縁膜から露出する開口部である。なお、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直上のコンタクトホールの底面には、シリサイド層Ｓ１の上面が露出する。
【０１１０】
続いて、例えばスパッタリング法などを用いて、コンタクトホール内を含む層間絶縁膜上に、接続用の導電膜として、例えば主にＷ（タングステン）から成る金属膜を形成し、これにより各コンタクトホール内を完全に埋め込む。ここでは、例えばＴｉ（チタン）膜若しくはＴｉＮ（窒化チタン）膜またはそれらの積層膜から成るバリア導体膜を形成した後、バリア導体膜上にタングステン膜から成る主導体膜を形成することで、バリア導体膜および主導体膜から成る当該金属膜を形成する。その後、層間絶縁膜上の不要な当該金属膜をＣＭＰ法などにより除去することで、各コンタクトホール内に埋め込まれたコンタクトプラグＰＧを形成する。コンタクトプラグＰＧは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース・ドレイン領域またはゲート電極ＧＥに電気的に接続される。その後、層間絶縁膜ＩＬ上には、コンタクトプラグＰＧに接続された配線を含む積層配線層を形成する。
【０１１１】
＜半導体装置およびその製造方法の効果について＞
以下に、本実施の形態の半導体装置およびその製造方法の効果について、比較例を示した図３３を用いて説明する。図３３は、比較例の半導体装置を示す断面図であって、ＦＩＮＦＥＴから成るメモリセルを含む断面図である。図３３に示す断面は、図２に示す断面に対応して、メモリセル領域１Ａおよび周辺領域１Ｂを示している。
【０１１２】
図３３に示す比較例の半導体装置は、メモリセル領域１ＡのフィンＦＡＡ上に形成されたメモリセルＭＣＡと周辺領域１ＢのフィンＦＢ上に形成されたトランジスタＱ１とを有している。ただし、比較例の半導体装置は、フィンＦＡＡの上面上に絶縁膜ＩＦ６が形成されていない点を除き、図１および図２を用いて説明した本実施の形態の半導体装置と同様の構造を有している。比較例の半導体装置では絶縁膜ＩＦ６が形成されていないため、フィンＦＡＡの上面の高さはフィンＦＢの上面の高さと同様である。また、フィンＦＡＡの角部は、フィンＦＢの角部と同様に角張っている。制御ゲート電極ＣＧはフィンＦＡＡ上にゲート絶縁膜である絶縁膜Ｇ１を介して形成されており、メモリゲート電極ＭＧはフィンＦＡＡ上にゲート絶縁膜であるＯＮＯ膜ＯＮを介して形成されている。
【０１１３】
ＦＩＮＦＥＴから成るメモリセルＭＣＡは、フィンＦＡＡの上面のみならず側面もチャネルとして用いることができるため、平坦なバルクシリコン基板の上面上に形成するトランジスタにより構成されるメモリセルに比べ、装置を微細化し、製造コストを低減し、性能を向上させることができる。
【０１１４】
ＭＯＮＯＳメモリでは、書込み時の書込み対象ビットに近いビットでのディスターブ（誤書込み）耐性を有していることが重要である。ディスターブの影響はディスターブを受けるビットのメモリゲート電極、制御ゲート電極、ソース領域およびドレイン領域のそれぞれの電位により変化し、最もディスターブの影響が強くなるのは、書込み対象ではないビット（非選択セル）の印加電圧のうち、ドレイン電圧のみが書込み対象ビット（選択セル）の印加電圧と異なる場合である。
【０１１５】
すなわち、例えば、書き込み動作時において、図３３に示すメモリセルＭＣＡが非選択セルである場合に、非選択セルであるメモリセルＭＣＡの各部分に印加される電圧は、Ｖｍｇ＝１０Ｖ、Ｖｓ＝５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝１．５Ｖ、Ｖｂ＝０Ｖである。ここで、メモリゲート電極ＭＧに１０Ｖが印加されていることにより、メモリゲート電極ＭＧの直下のフィンＦＡＡの上面には、ソース領域から延びる反転層が形成され、当該反転層の電位は、ソース領域に印加された電圧である５Ｖとなる。
【０１１６】
この場合には、メモリゲート電極ＭＧの直下のフィンＦＡＡの上面（５Ｖ）と制御ゲート電極ＣＧ（１Ｖ）との間の電位差が大きいことに起因して、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のチャネル領域でＧＩＤＬ（Gate Induced Drain Leakage）が発生する。このとき、一部の電子がメモリゲート電極ＭＧの直下のフィン内からＯＮＯ膜ＯＮ中にトラップされ、これにより誤書込みが生じる。ＧＩＤＬとは、メモリゲート電極ＭＧの直下のフィンＦＡＡの上面と制御ゲート電極ＣＧとの間の電界差により、ソース領域から半導体基板ＳＢ内に電子が流れることであり、その電子の一部が比較的高い確率でＯＮＯ膜ＯＮ中にトラップされることで、ディスターブが起こる。
【０１１７】
フィン型のＭＯＮＯＳメモリでは、このディスターブ時にフィンＦＡＡの上端において電界集中が生じる為、特にＧＩＤＬが起き易く、ディスターブ耐性低下が問題となる。また、フィンＦＡＡの上端のうち、横方向の端部（角部）が角張っているため、当該端部には特に電界が集中し易い。このため、フィンＦＡＡの角部では、ＧＩＤＬの発生が顕著になる。また、フィンＦＡＡの角部に電界が集中することに起因して、ゲート耐圧が低下する問題がある。
【０１１８】
ここで、上記電位差（電界差）を低減し、ＧＩＤＬを抑制するために制御ゲート電極ＣＧの印加電圧を１Ｖより高くすると、ソース領域とドレイン領域との間でのリーク電流が増大する問題が生じる。逆に、制御ゲート電極ＣＧの電圧を１Ｖより低くすると、上記電位差が大きくなることで、フィンＦＡＡの上端の電界が強くなってＧＩＤＬが起き易くなり、半導体装置のディスターブ寿命が短くなる。
【０１１９】
これに対し、本実施の形態では、図２に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの下に、絶縁膜Ｇ１よりも厚い絶縁膜ＩＦ６を形成している。つまり、制御トランジスタおよびメモリトランジスタのそれぞれのゲート絶縁膜の膜厚は、フィンＦＡの側面を覆う部分よりも、電界が集中し易いフィンＦＡの上面を覆う部分の方が大きい。これにより、メモリゲート電極ＭＧの直下のフィンＦＡの上面と制御ゲート電極ＣＧとの距離を大きくすることができるため、フィンＦＡの上端における電界を弱めることができる。ここでは、特に、メモリゲート電極ＭＧの直下における垂直方向の電界を弱めることができる。
【０１２０】
これにより、ＧＩＤＬの発生を防ぐことができる。また、ＧＩＤＬにより、非選択セルにおいてソース領域から半導体基板ＳＢ側に電子が流れたとしても、メモリゲート電極ＭＧとメモリゲート電極ＭＧの直下のフィンＦＡの上面との距離が大きいため、電子がＯＮＯ膜ＯＮに捕獲される確率を低減することができる。よって、書込み時に非選択セルにおいて電子がＯＮＯ膜ＯＮに捕獲される誤書込み現象が起きることを防ぐことができる。
【０１２１】
また、絶縁膜ＩＦ６の端部から成るバーズビークを形成することでフィンＦＡの角部は丸くなっており、これにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの下のフィンＦＡの角部において、電界を緩和することができる。したがって、ゲート耐圧を向上させることができ、且つ、ＧＩＤＬの発生を防ぐことができる。よって、誤書込みが生じることを防ぐことができる。以上より、半導体装置の信頼性を向上させることができる。
【０１２２】
ここで、本実施の形態の半導体装置の形状の例について、図２１および図２２を用いて説明する。図２１は、図２と同じ領域を示す本実施の形態の半導体装置の断面図である。図２２は、図３と同じ領域を示す拡大断面図である。図２２では、絶縁膜Ｇ１、ＩＦ６を除き、フィンＦＡ上の構造（例えば制御ゲート電極など）を示していない。
【０１２３】
図２１に示すように、メモリゲート電極ＭＧの直下の絶縁膜ＩＦ６の膜厚は、制御ゲート電極ＣＧの直下の絶縁膜ＩＦ６の膜厚よりも小さくなることが考えられる。これは、図１３を用いて説明した制御ゲート電極ＣＧおよび絶縁膜Ｇ１の加工工程、および、その加工工程後の洗浄工程により、制御ゲート電極ＣＧおよび絶縁膜Ｇ１を含む積層パターンと隣り合う絶縁膜ＩＦ６の上面が後退し、後退した当該上面上にメモリゲート電極ＭＧが形成されるためである。よって、絶縁膜ＩＦ６の上面には、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の領域の近傍において段差が形成されており、メモリゲート電極ＭＧの直下の絶縁膜ＩＦ６の上面の位置は、制御ゲート電極ＣＧの直下の絶縁膜ＩＦ６の上面の位置よりも低いことが考えられる。
【０１２４】
このように、メモリゲート電極ＭＧの膜厚が小さい場合、不揮発性記憶素子であるメモリセルＭＣの消去速度が、絶縁膜ＩＦ６を形成したことに起因して低下することを防ぐことができる。よって、メモリセルＭＣの性能を維持したまま、誤書込みを防ぐことができる。
【０１２５】
また、図２２に示すように、フィンＦＡの上端（先端）は丸みを帯びていることが考えられる。これは、フィンＦＡを直方体のパターンとして形成するように設計を行っても、実際にはフィンＦＡの角部は加工時に削れ易く、丸くなり易いためである。特に、半導体装置の微細化が進み、フィンＦＡの短手方向の幅が小さい場合には、図２２に示すようにフィンＦＡの上面に水平な面が殆どない場合もある。
【０１２６】
このように、フィンＦＡの角部が比較的丸みを帯びている場合でも、当該角部には電界が集中し易いため、フィンＦＡの上面および角部を覆う絶縁膜ＩＦ６を形成することで、フィンＦＡの角部をさらに丸くすることができる。また、このような場合でも、絶縁膜ＩＦ６の端部にバーズビークが形成され、フィンＦＡの側面の一部が酸化されていることにより、半導体基板ＳＢの主面に対して垂直方向における絶縁膜ＩＦ６の膜厚は、Ｙ方向における中央部よりも、Ｙ方向における端部の方が大きくなっている。よって、図１〜図２０を用いて説明した半導体装置およびその製造方法の効果と同様の効果を得ることができる。ここで、図３および図２２に示す絶縁膜ＩＦ６は、フィンＦＡの上面と、フィンＦＡの側面の上端とを連続的に覆っている。言い換えれば、絶縁膜ＩＦ６は、フィンＦＡの上端の上面と側面とを連続的に覆っている。
【０１２７】
図２２に示すような構造を他の表現で言い換えれば、以下のようになる。すなわち、フィンＦＡの側面は、Ｘ方向（ゲート長方向）において２つの側面である第１側面および第２側面を有している。この場合に絶縁膜ＩＦ６の一部（バーズビーク部分）は、第１側面に沿いＸ方向に対し直交する第１ラインと、第２側面に沿いＸ方向に対し直交する第２ラインと、フィンＦＡの最上面を通りＹ方向と平行な第３ラインと、半導体基板ＳＢの上面およびＹ方向に沿った第４ラインとによって囲まれる領域の中に含まれている。ここでいう半導体基板ＳＢの上面は、フィンＦＡ横の素子分離領域ＥＩの直下の半導体基板ＳＢの上面である。つまり、第４ラインは、素子分離領域ＥＩの底面に沿う線であり、フィンＦＡの下端を通る線である。絶縁膜ＩＦ６の一部（バーズビーク部分）がこれらの第１〜第４ラインに囲まれた領域内に含まれていることは、絶縁膜ＩＦ６の当該一部（バーズビーク部分）が、フィンＦＡの最上面よりも下の領域で、フィンＦＡの第１側面および第２側面の一部を浸食して形成されていることを意味する。
【０１２８】
図３および図２２に示す絶縁膜ＩＦ６、Ｇ１から成るゲート絶縁膜は、フィンＦＡの側面を覆う部分のうち当該側面の上端を覆う部分の膜厚が、当該上端の下の当該側面を覆う部分膜厚よりも大きい。このような構造によりフィンＦＡの角部を丸くすることができ、これにより、フィンＦＡの角部の電界を緩和することができる。
【０１２９】
（実施の形態２）
以下では、制御ゲート電極の下のみに厚い絶縁膜を形成し、メモリゲート電極の下には当該厚い絶縁膜を形成しない場合について説明する。
【０１３０】
図２３に、本実施の形態２の半導体装置の断面図を示す。図２３は図２に対応する領域を示す断面図である。図２３に示す構造は、メモリゲート電極ＭＧの直下に絶縁膜ＩＦ６が形成されていない点を除き、図２に示す構造と同じである。すなわち、絶縁膜ＩＦ６、絶縁膜Ｇ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ７から成る積層パターンの側面に、ＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが形成されており、メモリゲート電極ＭＧの直下では、ＯＮＯ膜ＯＮの下面がフィンＦＡの上面に接している。また、絶縁膜ＩＦ６の側面にＯＮＯ膜ＯＮの側面が接している。
【０１３１】
このような構造を形成する製造工程を、図２４および図２５を用いて説明する。図２４および図２５は、本実施の形態の半導体装置の製造工程を説明する断面図である。図２４および図２５は、図２３と同じ領域を示す断面図である。
【０１３２】
ここではまず、図４〜図１３を用いて説明した工程と同様の工程を行う。その後、図２４に示すように、絶縁膜Ｇ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ７から成る積層パターンをマスクとして用いてエッチングを行うことで、絶縁膜ＩＦ６を除去し、これによりフィンＦＡの上面を露出させる。つまり、絶縁膜ＩＦ６は、制御ゲート電極ＣＧの直下にのみ残る。
【０１３３】
次に、図２５に示すように、図１４および図１５を用いて説明した工程と同様の工程を行うことで、制御ゲート電極ＣＧの一方の側面にＯＮＯ膜ＯＮを介して隣り合うメモリゲート電極ＭＧを形成する。その後の工程は、図１７〜図２０を用いて説明した工程と同様の工程を行うことで、図２３に示す半導体装置が完成する。
【０１３４】
ここでは、メモリゲート電極ＭＧの直下のフィンＦＡの上面は絶縁膜ＩＦ６により覆われていないが、上記製造工程では、フィンＦＡの当該上面を覆うように形成された絶縁膜ＩＦ６を除去した後、当該上面上にメモリゲート電極ＭＧを形成している。このため、メモリゲート電極ＭＧの直下のフィンＦＡの上面の高さはフィンＦＢの高さより低くなっており、フィンＦＡの当該上面のＹ方向における端部（角部）は丸くなっている。
【０１３５】
以下に、本実施の形態の効果について説明する。
【０１３６】
本実施の形態では、図２３に示すように、フィンＦＡの上面と制御ゲート電極ＣＧとの間に、絶縁膜Ｇ１と、絶縁膜Ｇ１よりも厚い絶縁膜ＩＦ６とを含むゲート絶縁膜を形成している。これにより、メモリゲート電極ＭＧの直下のフィンＦＡの上面と制御ゲート電極ＣＧとの距離を大きくすることができるため、フィンＦＡの上端における電界を弱めることができる。これにより、ＧＩＤＬの発生を防ぐことができる。よって、書込み時に非選択セルにおいて電子がＯＮＯ膜ＯＮに捕獲される誤書込み現象が起きることを防ぐことができる。
【０１３７】
また、制御ゲート電極ＣＧの直下のフィンＦＡの角部は、絶縁膜ＩＦ６の端部から成るバーズビークを形成することで丸くなっている。また、メモリゲート電極ＭＧの直下のフィンＦＡの角部は、製造工程において一旦絶縁膜ＩＦ６に覆われており、その後当該絶縁膜ＩＦ６は除去されている。このため、メモリゲート電極ＭＧの直下のフィンＦＡの角部は丸くなっている。これにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの下のフィンＦＡの角部において、電界を緩和することができる。したがって、ゲート耐圧を向上させることができ、且つ、ＧＩＤＬの発生を防ぐことができる。よって、誤書込みが生じることを防ぐことができる。
【０１３８】
また、ここでは、フィンＦＡの上面とメモリゲート電極ＭＧとの間に厚い絶縁膜ＩＦ６を形成していない。これにより、メモリトランジスタのゲート絶縁膜の厚膜化に起因する消去速度の低下を防ぐことができる。以上より、半導体装置の性能の低下を防ぎつつ、半導体装置の信頼性を向上させることができる。
【０１３９】
（実施の形態３）
以下では、メモリゲート電極の下のみに厚い絶縁膜を形成し、制御ゲート電極の下には厚い絶縁膜を形成しない場合について説明する。
【０１４０】
図２６に、本実施の形態３の半導体装置の断面図を示す。図２６は図２に対応する領域を示す断面図である。図２６に示す構造は、制御ゲート電極ＣＧの直下に絶縁膜ＩＦ６が形成されていない点、および、制御ゲート電極ＣＧの直下のフィンＦＡの上面の位置が、他の領域のフィンＦＡの上面の位置よりも高い点を除き、図２に示す構造と同じである。
【０１４１】
このような構造を形成する製造工程を、図２７〜図３１を用いて説明する。図２７〜図３１は、本実施の形態の半導体装置の製造工程を説明する断面図である。図２７〜図３１は、図２６と同じ領域を示す断面図である。
【０１４２】
ここではまず、図２７に示すように、図４〜図７を用いて説明した工程と同様の工程を行う。その後、図８〜図１１を用いて説明した工程は行わずに、図１２および図１３を用いて説明した工程を行うことで、フィンＦＡ上に、ゲート絶縁膜である絶縁膜Ｇ１を介して順に制御ゲート電極ＣＧおよび絶縁膜ＩＦ７を積層する。絶縁膜Ｇ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ７から成るパターンの横では、フィンＦＡの上面が露出している。周辺領域１Ｂでは、フィンＦＢ上および素子分離領域ＥＩ上を、絶縁膜Ｇ１、ポリシリコン膜ＳＬ１および絶縁膜ＩＦ７から成る積層膜が覆っている。
【０１４３】
次に、図２８に示すように、図８を用いて説明した工程と同様の成膜工程を行うことで、半導体基板ＳＢ上に絶縁膜ＩＦ４およびＩＦ５を順に積層する。続いて、ドライエッチングを行うことで、フィンＦＡ、絶縁膜ＩＦ７および素子分離領域ＥＩのそれぞれの上面を覆う絶縁膜ＩＦ４およびＩＦ５を除去する。これにより、メモリセル領域１ＡのフィンＦＡの上面が露出し、メモリセル領域１Ａおよび周辺領域１Ｂの絶縁膜ＩＦ７および素子分離領域ＥＩのそれぞれの上面が露出する。つまり、絶縁膜ＩＦ４およびＩＦ５から成る積層膜は、絶縁膜Ｇ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ７から成るパターンの側面と、フィンＦＡの側面とを覆うように残る。
【０１４４】
次に、図２９に示すように、図１０を用いて説明した工程と同様にドライ酸化を行うことで、制御ゲート電極ＣＧを含む上記パターン並びに絶縁膜ＩＦ４およびＩＦ５から成る積層膜から露出するフィンＦＡの上面に絶縁膜ＩＦ６を形成する。絶縁膜ＩＦ６は、フィンＦＡの上面を覆っている。また、絶縁膜ＩＦ６の端部は、絶縁膜ＩＦ４およびＩＦ５から成る積層膜に覆われたフィンＦＡの側面の上端が酸化されて形成されたバーズビークを含んでいる。つまり、この酸化工程により、フィンＦＡの角部は丸くなる。
【０１４５】
ここでは、制御ゲート電極ＣＧの直下のフィンＦＡは酸化されないため、制御ゲート電極ＣＧの直下に絶縁膜ＩＦ６は形成されない。また、絶縁膜ＩＦ６の一部が、制御ゲート電極ＣＧを含む上記パターンの側面を覆う絶縁膜ＩＦ４およびＩＦ５から成る積層膜の直下に潜り込んで形成されることが考えられる。なお、周辺領域１ＢのフィンＦＢは絶縁膜Ｇ１、ポリシリコン膜ＳＬ１および絶縁膜ＩＦ７に覆われているため、フィンＦＢに接する絶縁膜ＩＦ６は形成されない。
【０１４６】
次に、図３０に示すように、例えばエッチングを行うことで、絶縁膜ＩＦ４、ＩＦ５を除去する。これにより、制御ゲート電極ＣＧ、絶縁膜ＩＦ７およびフィンＦＡのそれぞれの側面を露出させる。
【０１４７】
次に、図３１に示すように、図１４および図１５を用いて説明した工程と同様の工程を行うことで、制御ゲート電極ＣＧの一方の側面にＯＮＯ膜ＯＮを介して隣り合うメモリゲート電極ＭＧを形成する。メモリゲート電極ＭＧは、フィンＦＡの上面上に絶縁膜ＩＦ６およびＯＮＯ膜ＯＮを介して形成される。続いて、例えばエッチングを行うことで、メモリゲート電極ＭＧおよびＯＮＯ膜ＯＮから露出する絶縁膜ＩＦ６を除去する。これにより、フィンＦＡの上面を露出させる。続いて、メモリゲート電極ＭＧおよびＯＮＯ膜ＯＮから露出する絶縁膜ＩＦ６を除去する。これにより、フィンＦＡの上面が露出し、絶縁膜ＩＦ６はメモリゲート電極ＭＧおよびＯＮＯ膜ＯＮのそれぞれとフィンＦＡの上面との間にのみ残る。
【０１４８】
その後の工程は、図１７〜図２０を用いて説明した工程と同様の工程を行うことで、図２６に示す半導体装置が完成する。制御ゲート電極ＣＧの直下のフィンＦＡの上面上には、上記製造工程において一度も絶縁膜ＩＦ６が形成されない。このため、制御ゲート電極ＣＧの直下のフィンＦＡの当該上面は、制御ゲート電極ＣＧから露出する領域のフィンＦＡの上面に比べ高い領域に位置している。言い換えれば、制御ゲート電極ＣＧの直下のフィンＦＡの上面は、制御ゲート電極ＣＧから露出する領域のフィンＦＡの上面に対し上方に突出している。また、制御ゲート電極ＣＧの直下のフィンＦＡの角部は丸くなっておらず、フィンＦＢの角部と同様に角張っている。つまり、制御ゲート電極ＣＧから露出するフィンＦＡの角部は、制御ゲート電極ＣＧの直下のフィンＦＡの角部に比べて丸くなっている。
【０１４９】
以下に、本実施の形態の効果について説明する。
【０１５０】
本実施の形態では、図２６に示すように、メモリゲート電極ＭＧの直下のフィンＦＡの上面上に厚い絶縁膜ＩＦ６を形成している。これにより、フィンＦＡの上端の電界を弱めることができる。つまり、メモリゲート電極ＭＧの直下のフィンＦＡの上端に電界が集中することを防ぐことができる。よって、ＧＩＤＬの発生を防ぐことができる。また、ＧＩＤＬにより、非選択セルにおいてソース領域から半導体基板ＳＢ側に電子が流れたとしても、メモリゲート電極ＭＧとメモリゲート電極ＭＧの直下のフィンＦＡの上面との距離が大きいため、電子がＯＮＯ膜ＯＮに捕獲される確率を低減することができる。よって、書込み時に非選択セルにおいて電子がＯＮＯ膜ＯＮに捕獲される誤書込み現象が起きることを防ぐことができる。
【０１５１】
また、絶縁膜ＩＦ６の端部から成るバーズビークを形成することでフィンＦＡの角部は丸くなっており、これにより、メモリゲート電極ＭＧの下のフィンＦＡの角部において、電界を緩和することができる。したがって、ゲート耐圧を向上させることができ、且つ、ＧＩＤＬの発生を防ぐことができる。よって、誤書込みが生じることを防ぐことができる。以上により、半導体装置の信頼性を向上させることができる。
【０１５２】
また、ここでは制御ゲート電極ＣＧの直下のフィンＦＡの上面上に絶縁膜ＩＦ６を形成していないため、ソース・ドレイン領域間に流れるセル電流が低下することを防ぐことができる。よって、半導体装置を省電力化し、且つ、誤書込みの防止により半導体装置の信頼性を向上させることができる。
【０１５３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１５４】
その他、実施の形態に記載された内容の一部を以下に記載する。
【０１５５】
（付記１）半導体基板と、
前記半導体基板の一部分であって、前記半導体基板の上面から上方に突出し、前記半導体基板の前記上面に沿う第１方向に延在する第１突出部と、
前記第１突出部の上面および側面を第１ゲート絶縁膜を介して覆い、前記第１方向に直交する第２方向に延在する第１ゲート電極と、
前記第１突出部の前記上面および前記側面を、電荷蓄積部を含む第２ゲート絶縁膜を介して覆い、前記第１ゲート電極と隣り合って前記第２方向に延在する第２ゲート電極と、
前記第１突出部の前記上面に形成された第１ソース・ドレイン領域と、
を有し、
前記第２ゲート絶縁膜は、
前記第１突出部の前記上面と前記第２ゲート電極との間に形成され、前記第１突出部の前記側面を露出する第１絶縁膜と、
前記第１絶縁膜の上面および前記第１突出部の前記側面を覆い、前記電荷蓄積部を含む第２絶縁膜と、
を有し、
前記第１ゲート電極、前記第２ゲート電極および前記第１ソース・ドレイン領域は、不揮発性記憶素子を構成しており、
前記第１絶縁膜の前記第２方向における端部の第２膜厚は、前記第１絶縁膜の前記第２方向における中央部の第１膜厚よりも大きい、半導体装置。
【０１５６】
（付記２）（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の上面に第１溝を形成することで、前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記半導体基板の前記上面に沿う第１方向に延在する第１突出部を形成する工程、
（ｃ）第１ゲート絶縁膜を介して前記第１突出部の上面および側面を覆い、前記第１方向に直交する第２方向に延在する第１ゲート電極を形成する工程、
（ｄ）前記（ｃ）工程の後、前記第１突出部の前記側面を覆う第４絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程の後、前記第１ゲート電極および前記第４絶縁膜から露出する前記第１突出部を酸化することで、前記第１突出部の前記上面を覆う第１絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程の後、前記第４絶縁膜を除去する工程、
（ｇ）前記（ｆ）工程の後、前記第１絶縁膜の上面および前記第１突出部の前記側面を、電荷蓄積部を含む第２ゲート絶縁膜を介して覆い、前記第１ゲート電極と隣り合って前記第２方向に延在する第２ゲート電極を形成する工程、
（ｈ）前記第２ゲート電極から露出する前記第１絶縁膜を除去する工程、
（ｉ）前記第１突出部の上面に第１ソース・ドレイン領域を形成する工程、
を有し、
前記第１ゲート電極、前記第２ゲート電極および前記第１ソース・ドレイン領域は、不揮発性記憶素子を構成している、半導体装置の製造方法。
【符号の説明】
【０１５７】
１Ａ    メモリセル領域
１Ｂ    周辺領域
ＣＧ    制御ゲート電極
Ｄ１    溝
ＥＩ    素子分離領域
ＦＡ、ＦＢ、ＦＡＡ    フィン
Ｇ１、ＩＦ１〜ＩＦ７    絶縁膜
ＧＥ    ゲート電極
ＭＣ、ＭＣＡ    メモリセル
ＭＧ    メモリゲート電極
ＯＮ    ＯＮＯ膜
Ｑ１    トランジスタ
ＳＢ    半導体基板
【図１】
2019117913.tif 000003
【図２】
2019117913.tif 000004
【図３】
2019117913.tif 000005
【図４】
2019117913.tif 000006
【図５】
2019117913.tif 000007
【図６】
2019117913.tif 000008
【図７】
2019117913.tif 000009
【図８】
2019117913.tif 000010
【図９】
2019117913.tif 000011
【図１０】
2019117913.tif 000012
【図１１】
2019117913.tif 000013
【図１２】
2019117913.tif 000014
【図１３】
2019117913.tif 000015
【図１４】
2019117913.tif 000016
【図１５】
2019117913.tif 000017
【図１６】
2019117913.tif 000018
【図１７】
2019117913.tif 000019
【図１８】
2019117913.tif 000020
【図１９】
2019117913.tif 000021
【図２０】
2019117913.tif 000022
【図２１】
2019117913.tif 000023
【図２２】
2019117913.tif 000024
【図２３】
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【図２４】
2019117913.tif 000026
【図２５】
2019117913.tif 000027
【図２６】
2019117913.tif 000028
【図２７】
2019117913.tif 000029
【図２８】
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【図２９】
2019117913.tif 000031
【図３０】
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【図３１】
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【図３２】
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【図３３】
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