(57)【要約】【課題】内部発振回路から出力されるクロックの周波数を補正する期間においても、他の装置との間のデータ通信を可能とする内部クロック生成回路、撮像用モジュールおよび画像処理装置を提供する。【解決手段】内部発振器１０６は、マザーボードから送信されるシリアル通信用のクロック信号よりも低い精度の内部クロック信号を出力する。周波数測定部１０４は、マザーボードから送信されるシリアル通信用のクロック信号に基づいて、内部発振器１０６から出力される内部クロック信号の周波数を測定する。周波数制御部１０５ａは、測定された周波数と目標周波数とに基づいて、内部発振器１０６から出力される内部クロックの周波数を補正する。【選択図】図３
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【特許請求の範囲】
【請求項１】
シリアル通信用のクロック信号を生成する第２の装置との間でシリアル通信が可能な第１の装置における内部クロック生成回路であって、
前記シリアル通信用のクロック信号よりも低い精度の内部クロック信号を出力する内部発振器と、
前記第２の装置から送信される前記シリアル通信用のクロック信号に基づいて、前記内部発振器から出力される内部クロック信号の周波数を測定する周波数測定部と、
前記測定された周波数と目標周波数とに基づいて、前記内部発振器から出力される前記内部クロック信号の周波数を補正する周波数制御部とを備えた、内部クロック生成回路。
【請求項２】
前記周波数測定部は、前記第２の装置から定められたビット単位のデータの送信時において、最初に供給される前記シリアル通信用のクロック信号の立下りエッジのタイミングから最後に供給される前記シリアル通信用のクロック信号の立下がりエッジのタイミングまでの期間における前記内部クロック信号のパルス数をカウントすることによって、前記内部クロック信号の周波数を測定する、請求項１記載の内部クロック生成回路。
【請求項３】
前記周波数制御部は、前記第２の装置からの前記定められたビット単位のデータの送信ごとに、前記測定された周波数が前記目標周波数よりも大きいときに、一定値だけ前記内部クロック信号の周波数を低下させ、前記測定された周波数が前記目標周波数よりも小さいときに、前記一定値だけ前記内部クロック信号の周波数を増加させる、請求項２記載の内部クロック生成回路。
【請求項４】
前記周波数制御部は、前記測定された周波数と前記目標周波数との差に対する前記内部クロック信号の周波数の補正値を定めたテーブルを有し、前記第２の装置からの前記定められたビット単位のデータの送信ごとに、前記テーブルに基づいて、前記内部クロック信号の周波数を補正する、請求項２記載の内部クロック生成回路。
【請求項５】
前記テーブルにおいて、前記測定された周波数と前記目標周波数との差の絶対値が大きいほど、前記補正値が大きい、請求項４記載の内部クロック生成回路。
【請求項６】
前記目標周波数は、前記第２の装置から前記シリアル通信用のクロック信号に同期して送信されるデータ信号によって指定される、請求項１に記載の内部クロック生成回路。
【請求項７】
前記周波数測定部の前段に設けられ、前記シリアル通信用のクロック信号を受けるスイッチと、
前記第２の装置から前記定められたビット単位の送信時に前記最初に供給される前記シリアル通信用のクロック信号の立下りエッジのタイミングから前記最後に供給される前記シリアル通信用のクロック信号の立下がりエッジのタイミングまでの期間において、前記スイッチをオンにする状態制御部を備える、請求項２記載の内部クロック生成回路。
【請求項８】
前記シリアル通信用のクロック信号は、水晶振動子を使用した発振器で生成され、
前記内部発振器は、水晶振動子を使用せずに、前記内部クロック信号を生成する、請求項１記載の内部クロック生成回路。
【請求項９】
前記シリアル通信は、ＳＰＩ通信規格に準拠する、請求項１記載の内部クロック生成回路。
【請求項１０】
請求項１〜９のいずれか１項に記載の内部クロック生成回路と、
前記内部クロック信号に基づいて動作するイメージセンサとを備えた撮像用モジュール。
【請求項１１】
前記イメージセンサが有効画素領域外を走査する期間に、前記周波数制御部に前記内部クロック信号の周波数を補正させるタイミング制御部とを備える、請求項１０記載の撮像用モジュール。
【請求項１２】
前記第２の装置であって、マスタ装置として機能するマザーボードと、
前記第１の装置であって、スレーブ装置として機能する請求項１０または１１記載の撮像用モジュールとを備えた画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部クロック生成回路、撮像用モジュールおよび画像処理装置に関する。
【背景技術】
【０００２】
画像処理装置において高精度な画像データを取得するためには、同じ光量の被写体を撮影した際に画素の領域によって明暗の差が発生しないことが求められる。また、同じ光量の被写体を撮影した場合に経過時間によって明るさに差が生じないことも求められる。
【０００３】
イメージセンサを用いた撮像装置は、被写体からの光をイメージセンサ内のフォトダイオードにて光電変換する。被写体から入射する光のエネルギーによってシリコン内の電子が励起する。この電子がフォトダイオードの接合容量に蓄積されることによって、光が電気信号に変換される。光の強度が強いほど、励起する電子の量が多くなる。光を当てる時間が長いほど電子が蓄積する量が多くなる。
【０００４】
時間毎の撮像画像を比較して状態変化を監視する撮像装置においては、撮像装置自体の状態変化によって、撮像装置内部のクロック信号の周波数が変動すると、光量の計測時間が変化する。光量の計測時間が長くなると画像が明るくなり、短くなると画像が暗くなる。つまり、撮像装置自体に起因して画像に明暗の差が生じてしまう。これによって、撮像装置は、状態変化を適切に監視することができない。よって、撮像画像毎の光量計測時間を均一にすることを目的として、クロック周波数の高精度化が求められる。
【０００５】
マスタであるマザーボードに、スレーブである撮像用モジュールが接続されるシステムにおいても、撮像用モジュールの周囲の温度変化によって、光量の計測時間が変動すると撮像画像に影響を及ぼす。光量の計測時間の変動を抑制するためには、撮像用モジュール内のクロック信号の高精度化が必要となる。高精度なクロック信号を得るために水晶振動子を用いた発振回路を搭載することが一般的であるが、水晶振動子を使用することによって、基板のサイズが大きくなってしまう。マザーボードが製品内部の比較的スペースに余裕がある部分に配置されるのに対して、撮像用モジュールは製品表面に搭載されるため、撮像用モジュール側に水晶振動子を搭載すると、システムの小型化を阻害し、見栄えもよくない。
【０００６】
たとえば、特許文献１に記載される画像形成装置は、高精度な発振回路を有するマスタと、マスタ側の発振回路に対して精度の低い発振回路を内部に有するスレーブとを備える。マスタとスレーブとは、シリアル通信の信号線で接続される。スレーブは、マスタからスレーブに対して送信される所定データの送信時間をスレーブの発振回路が発生するクロック信号に基づいてカウントする。スレーブは、そのカウント値と予め定められた所定時間とに基づいて、スレーブの発振回路のクロック周波数の誤差を求め、誤差を補正する。特許文献１では、スレーブの発振回路は、水晶振動子を用いる必要がないので、画像形成装置の小型化が阻害されない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−１５０３１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に記載の画像形成装置では、スレーブの内部発振回路から出力されるクロックの周波数を補正するために、補正用の期間を設ける必要がある。補正用の期間では、マスタとスレーブとの間のデータ通信ができなくなる。つまり、スレーブ側の構成要素を動作させるためのデータ通信と、スレーブの内部発振回路から出力されるクロックの周波数の補正とが別個の期間に行われることになる。その結果、一定時間内に伝送されるペイロードのデータ量が抑制される。
【０００９】
それゆえに、本発明の目的は、内部発振回路から出力されるクロックの周波数を補正する期間においても、他の装置との間のデータ通信を可能とする内部クロック生成回路、撮像用モジュールおよび画像処理装置を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明は、シリアル通信用のクロック信号を生成する第２の装置との間でシリアル通信が可能な第１の装置における内部クロック生成回路であって、シリアル通信用のクロック信号よりも低い精度の内部クロック信号を出力する内部発振器と、第２の装置から送信されるシリアル通信用のクロック信号に基づいて、内部発振器から出力される内部クロック信号の周波数を測定する周波数測定部と、測定された周波数と目標周波数とに基づいて、内部発振器から出力される内部クロック信号の周波数を補正する周波数制御部とを備える。
【発明の効果】
【００１１】
本発明によれば、内部発振回路から出力されるクロックの周波数を補正する期間においても、他の装置との間のデータ通信ができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１の画像処理装置の構成を表わす図である。
【図２】ＳＰＩの通信方式を表わす図である。
【図３】実施の形態１の画像処理装置の撮像用モジュール３０２に含まれる一部の構成を表わす図である。
【図４】内部発振器１０６の一例を表わす図である。
【図５】実施の形態１の周波数制御部１０５ａの構成を表わす図である。
【図６】実施の形態１における内部クロック信号ＳＣＬＫの周波数補正のタイミングチャートである。
【図７】実施の形態２の周波数制御部１０５ｂの構成を表わす図である。
【図８】実施の形態２における内部クロック信号ＳＣＬＫの周波数補正のタイミングチャートである。
【図９】実施の形態３の画像処理装置の構成を表わす図である。
【図１０】実施の形態３における内部クロック信号ＳＣＬＫの周波数補正のタイミングチャートである。
【発明を実施するための形態】
【００１３】
以下、実施の形態について、図面を参照して説明する。
実施の形態１．
図１は、実施の形態１の画像処理装置の構成を表わす図である。
【００１４】
画像処理装置は、マザーボード３０１と、撮像用モジュール３０２とを備える。
マザーボード３０１と撮像用モジュール３０２との間は、シリアル通信で信号が伝送される。
【００１５】
この画像処理装置では、マザーボード３０１がマスタ、撮像用モジュール３０２がスレーブである。マスタとスレーブの間の通信手段としてＳＰＩ（Serial Peripheral Interface）通信規格に準拠する通信方式が用いられる。
【００１６】
マザーボード３０１と撮像用モジュール３０２とは、クロック信号線ＣＬＫと、信号線ＭＯＳＩと、信号線ＭＩＳＯとによって接続される。
【００１７】
クロック信号線ＣＬＫは、マスタからスレーブへのシリアル通信用のクロック信号ＭＣＬＫを伝送する。
【００１８】
信号線ＭＯＳＩは、マザーボード３０１（マスタ）から撮像用モジュール３０２（スレーブ）へのシリアル通信用のクロック信号ＭＣＬＫに同期したデータ信号ＤＡＴＡ＿Ｉを伝送する。データ信号ＤＡＴＡ＿Ｉは、撮像用モジュール３０２を設定するためのデータであり、たとえば、読出しラインの設定または各種のモード設定のためのデータである。
【００１９】
信号線ＭＩＳＯは、撮像用モジュール３０２（スレーブ）からマザーボード３０１（マスタ）へのシリアル通信用のクロック信号ＭＣＬＫに同期したデータ信号ＤＡＴＡ＿Ｏを伝送する。ＤＡＴＡ＿Ｏは、撮像用モジュール３０２で生成された画像データを含む。
【００２０】
マザーボード３０１（マスタ）は、水晶振動子を使用した水晶発振器を有する。水晶発振器によって、シリアル通信用のクロック信号ＭＣＬＫが生成される。マザーボード３０１（マスタ）のシリアル通信用のクロック信号ＭＣＬＫの発振周波数の偏差は±０．００１％程度である。
【００２１】
撮像用モジュール３０２（スレーブ）は、水晶振動子ではなく半導体集積回路を使用した内部発振器を有する。よって、撮像用モジュール３０２（スレーブ）の周波数偏差は±１０％程度となる。したがって、スレーブのクロックに比べてマスタから出力するクロック信号ＭＣＬＫの精度が高い。シリアル通信用のクロック信号ＭＣＬＫに同期して、データ信号ＤＡＴＡ＿Ｉおよびデータ信号ＤＡＴＡ＿Ｏの授受が行なわれる。撮像用モジュール３０２で生成された画像データを含むデータ信号ＤＡＴＡ＿Ｏが、シリアル通信用のクロック信号ＭＣＬＫに同期して伝送される。
【００２２】
図２は、ＳＰＩの通信方式を表わす図である。
データ信号ＤＡＴＡ＿Ｉおよびデータ信号ＤＡＴＡ＿Ｏは、シリアル通信用のクロック信号ＭＣＬＫの立ち上がりエッジで遷移し、立ち下がりエッジで取り込まれる。シリアル通信は、通常、８ビットを１単位（１ワード）として扱うため、以下では、シリアル通信を行なう毎に８周期分のクロック信号を出力する通信フォーマットを使用した例について説明する。
【００２３】
図２に示すように、シリアル通信用のクロック信号ＭＣＬＫの１周期毎にマスタおよびスレーブ側のＳＰＩ通信部内シフトレジスタ内のデータを１ビットずつシフトすることによって、定められたビット単位のデータを連続して送受信する。通信を行なわないときにはシリアル通信用のクロック信号ＭＣＬＫは伝送されない。定められたビット単位は、１ワード（８ビット）であるものとする。１ワードのビット数は、通信仕様により任意に定められるため、８ビットでなくてもよい。
【００２４】
図３は、実施の形態１の画像処理装置の撮像用モジュール３０２に含まれる一部の構成を表わす図である。
【００２５】
撮像用モジュール３０２は、ＳＰＩ通信部１０７および内部クロック生成回路１０１を備える。
【００２６】
内部クロック生成回路１０１は、状態検出部１０２と、状態制御部１０３と、周波数測定部１０４と、周波数制御部１０５ａと、内部発振器（ＯＳＣ）１０６と、スイッチ１０８とを備える。
【００２７】
ＳＰＩ通信部１０７は、シリアル通信用の高精度なクロック信号ＭＣＬＫと、シリアル通信用のデータ信号ＤＡＴＡ＿Ｉとを受ける。ＳＰＩ通信部１０７は、クロック信号ＭＣＬＫを内部クロック生成回路１０１および撮像用モジュール３０２内の図示しない構成要素に供給する。ＳＰＩ通信部１０７は、クロック信号ＭＣＬＫの立下りエッジに同期して、データ信号ＤＡＴＡ＿Ｉの値を取り込んで、取り込んだデータ信号ＤＡＴＡ＿Ｉを内部クロック生成回路１０１および撮像用モジュール３０２内の図示しない構成要素に供給する。ＳＰＩ通信部１０７は、撮像用モジュール３０２内の図示しない構成要素からデータ信号ＤＡＴＡ＿Ｏを受けて、シフトレジスタに保持する。ＳＰＩ通信部１０７は、シリアル通信用のクロック信号ＭＣＬＫに同期して、シフトレジスタのデータを１ビットずつシフトさせることによって、データ信号ＤＡＴＡ＿Ｏを出力する。
【００２８】
状態検出部１０２は、クロック信号ＭＣＬＫの立上りエッジの有無を検出して、検出結果を状態制御部１０３に出力する。
【００２９】
状態検出部１０２が、１ワード送信時のクロック信号ＭＣＬＫの最初のクロックの立下りエッジのタイミングから最後（８番目）のクロックの立下りエッジのタイミングまでの期間、検出信号ＤＥをハイレベルに設定する。
【００３０】
状態制御部１０３は、状態検出部１０２からハイレベルの検出信号ＤＥを受けた場合に、周波数測定部１０４および周波数制御部１０５ａを動作させ、さらにスイッチ１０８をオンに設定する。状態制御部１０３は、状態検出部１０２からロウレベルの検出信号ＤＥを受けた場合に、周波数測定部１０４および周波数制御部１０５ａを停止させ、さらにスイッチ１０８をオフに設定する。
【００３１】
スイッチ１０８は、ＳＰＩ通信部１０７から送られるシリアル通信用のクロック信号ＭＣＬＫを受ける。スイッチ１０８がオンに設定されると、シリアル通信用のクロック信号ＭＣＬＫが周波数測定部１０４に送られる。スイッチ１０８がオフに設定されると、シリアル通信のクロック信号ＭＣＬＫが周波数測定部１０４に送られない。
【００３２】
周波数測定部１０４は、シリアル通信用のクロック信号ＭＣＬＫに基づいて、内部発振器１０６から出力される内部クロック信号ＳＣＬＫの周波数を測定する。
【００３３】
具体的には、周波数測定部１０４は、１ワード送信時において、クロック信号ＭＣＬＫの最初のクロックの立下りエッジから最後（８番目）のクロックの立ち下がりエッジまでの期間における内部発振器１０６が出力する内部クロック信号ＳＣＬＫのパルス数をカウントする。周波数測定部１０４は、測定結果であるパルス数をシリアル通信用のクロック信号ＭＣＬＫに周波数に基づいて、内部クロック信号ＳＣＬＫの周波数Ａに変換する。
【００３４】
周波数制御部１０５ａは、測定された内部クロック信号ＳＣＬＫの周波数Ａと、内部クロック信号ＳＣＬＫの目標周波数Ｂに基づいて、内部発振器１０６の周波数制御値Ｃを補正する。具体的には、周波数制御部１０５ａは、１ワードのデータの送信ごとに、測定された周波数Ａが目標周波数Ｂよりも大きいときに、一定値だけ内部クロック信号ＳＣＬＫの周波数を低下させ、測定された周波数Ａが目標周波数Ｂよりも小さいときに、一定値だけ内部クロック信号ＳＣＬＫの周波数を増加させる。
【００３５】
内部発振器１０６は、スレーブ側の内部クロック信号ＳＣＬＫを出力する。内部発振器１０６は、周波数制御部１０５ａから送られる周波数制御値Ｃに応じて、内部発振器１０６内のコンデンサの値を変更することによって、内部発振器１０６の発振周波数を補正する。これによって、内部発振器１０６によって生成される内部クロック信号ＳＣＬＫの周波数が補正される。内部発振器１０６の構成に応じて、抵抗、制御電圧、制御電流を変更することによって、内部発振器１０６の発振周波数を補正してもよい。
【００３６】
図４は、内部発振器１０６の一例を表わす図である。
図４に示すように、内部発振器１０６は、水晶振動子を含まない。内部発振器１０６は、リラクゼーション型発振器である。内部発振器１０６は、複数個のインバータＩＶ１〜ＩＶ１０と、容量素子Ｃ１〜Ｃ１４と、否定論理和回路ＮＯＲ１，ＮＯＲ２と、ＮチャネルＭＯＳトランジスタＮ１〜Ｎ１４とを備える。
【００３７】
容量素子Ｃ７とＣ８の容量は、１０Ｃである。容量素子Ｃ６とＣ９の容量は、Ｃである。容量素子Ｃ５とＣ１０の容量は、２Ｃである。容量素子Ｃ４とＣ１１の容量は、４Ｃである。容量素子Ｃ３とＣ１２の容量は、８Ｃである。容量素子Ｃ２とＣ１とＣ１３とＣ１４の容量は、１６Ｃである。
【００３８】
ノードＮＤ１とグランドとの間に、直列接続された容量素子Ｃ１およびＮＭＯＳトランジスタＮ１と、直列接続された容量素子Ｃ２およびＮＭＯＳトランジスタＮ２と、直列接続された容量素子Ｃ３およびＮＭＯＳトランジスタＮ３と、直列接続された容量素子Ｃ４およびＮＭＯＳトランジスタＮ４と、直列接続された容量素子Ｃ５およびＮＭＯＳトランジスタＮ５と、直列接続された容量素子Ｃ６およびＮＭＯＳトランジスタＮ６と、直列接続された容量素子Ｃ７およびＮＭＯＳトランジスタＮ７とが並列に配置される。
【００３９】
ノードＮＤ２とグランドとの間に、直列接続された容量素子Ｃ１４およびＮＭＯＳトランジスタＮ１４と、直列接続された容量素子Ｃ１３およびＮＭＯＳトランジスタＮ１３と、直列接続された容量素子Ｃ１２およびＮＭＯＳトランジスタＮ１２と、直列接続された容量素子Ｃ１１およびＮＭＯＳトランジスタＮ１１と、直列接続された容量素子Ｃ１０およびＮＭＯＳトランジスタＮ１０と、直列接続された容量素子Ｃ９およびＮＭＯＳトランジスタＮ９と、直列接続された容量素子Ｃ８およびＮＭＯＳトランジスタＮ８とが並列に配置される。
【００４０】
ノードＮＤ１は、インバータＩＶ５の入力およびインバータＩＶ４の出力に接続される。ノードＮＤ２は、インバータＩＶ１の入力およびインバータＩＶ７の出力に接続される。インバータＩＶ５の出力は、インバータＩＶ６の入力に接続される。インバータＩＶ６の出力は、否定論理和回路ＮＯＲ２の一方の入力に接続される。インバータＩＶ１の出力は、インバータＩＶ２の入力に接続される。インバータＩＶ２の出力は、否定論理和回路ＮＯＲ１の一方の入力に接続される。否定論理和回路ＮＯＲ１の他方の入力は、否定論理和回路ＮＯＲ２の出力に接続される。否定論理和回路ＮＯＲ２の他方の入力は、否定論理和回路ＮＯＲ１の出力に接続される。否定論理和回路ＮＯＲ１の出力は、さらに、インバータＩＶ９の入力、インバータＩＶ８の入力に接続される。否定論理和回路ＮＯＲ２の出力は、さらに、インバータＩＶ１０の入力、インバータＩＶ３の入力に接続される。インバータＩＶ８の出力は、インバータＩＶ７の入力に接続される。インバータＩＶ３の出力は、インバータＩＶ４の入力に接続される。インバータＩＶ９は、内部クロック信号ＳＣＬＫを出力する。
【００４１】
６ビットの制御データＤ＜５：０＞が内部発振器１０６に入力される。
ＮＭＯＳトランジスタＮ７のゲートとＮＭＯＳトランジスタＮ８のゲートには、電源電圧ＶＤＤが入力される。ＮＭＯＳトランジスタＮ６のゲートとＮＭＯＳトランジスタＮ９のゲートには、Ｄ０が入力される。ＮＭＯＳトランジスタＮ５のゲートとＮＭＯＳトランジスタＮ１０のゲートには、Ｄ１が入力される。ＮＭＯＳトランジスタＮ４のゲートとＮＭＯＳトランジスタＮ１１のゲートには、Ｄ２が入力される。ＮＭＯＳトランジスタＮ３のゲートとＮＭＯＳトランジスタＮ１２のゲートには、Ｄ３が入力される。ＮＭＯＳトランジスタＮ２のゲートとＮＭＯＳトランジスタＮ１３のゲートには、Ｄ４が入力される。ＮＭＯＳトランジスタＮ１のゲートとＮＭＯＳトランジスタＮ１４のゲートには、Ｄ５が入力される。
【００４２】
６ビットの制御データＤ＜５：０＞によって、ＮＭＯＳトランジスタＮ１〜Ｎ６、Ｎ９〜Ｎ１４のオン／オフを制御することによって、内部クロック信号ＳＣＬＫの周波数を変化させることができる。
【００４３】
図５は、実施の形態１の周波数制御部１０５ａの構成を表わす図である。
図５に示すように、周波数制御部１０５ａは、比較部２０１と、演算部２０２と、ＤＡＣ２０３とを備える。
【００４４】
比較部２０１は、周波数測定部１０４から送られる内部クロック信号ＳＣＬＫの測定周波数Ａと目標周波数Ｂとを比較する。比較部２０１は、測定周波数Ａが目標周波数Ｂよりも低い場合は、ＵＰ信号を出力する。比較部２０１は、測定周波数Ａが目標周波数Ｂよりも高い場合は、ＤＯＷＮ信号を出力する。目標周波数Ｂは、予め定められて記憶されているものであってもよいし、マザーボード３０１から送信されるデータ信号ＤＡＴＡ＿Ｉによって指定されるものであってもよい。
【００４５】
演算部２０２は、比較部２０１の比較結果から前回の周波数制御値Ｃに対する演算を実施する。演算部２０２は、内部に前回の周波数補正時の周波数制御値Ｃを保持するレジスタを有する。演算部２０２は、比較部２０１からＵＰ信号が入力されれば、前回の周波数制御値Ｃに対して「＋１」を加え、ＤＯＷＮ信号が入力されれば前回の周波数制御値Ｃに対して「−１」を加えることによって、周波数制御値Ｃを補正する。なお、ここでは、「＋１」または「−１」を加えているが、これに限定されるものではなく、「＋２」または「−２」、「＋３」または「−３」などの任意の値に調整が可能である。
【００４６】
ＤＡＣ２０３は、演算部２０２から出力されるデジタルの周波数制御値Ｃをアナログの周波数制御値Ｃに変換する。つまり、前回の周波数制御値Ｃを補正する場合は、１ワードのデータ通信毎に一定量ずつ周波数制御値Ｃが補正され、補正を行なわない場合は前回の周波数制御値Ｃが維持される。
【００４７】
なお、測定周波数Ａと目標周波数Ｂとの差の絶対値が閾値以下の場合は、比較部２０１は、ＳＴＡＹ信号を演算部２０２に出力し、演算部２０２は、ＳＴＡＹ信号が入力されれば前回の周波数制御値Ｃに対して０を加えることとしてもよい。
【００４８】
図６は、実施の形態１における内部クロック信号ＳＣＬＫの周波数補正のタイミングチャートである。
【００４９】
図６には、シリアル通信用のクロック信号ＭＣＬＫと、マスタからスレーブに対して送信されるシリアル通信用のデータ信号ＤＡＴＡ＿Ｉと、スレーブ側の内部発振器１０６から出力される内部クロック信号ＳＣＬＫと、内部クロック信号ＳＣＬＫの周波数が示されている。
【００５０】
タイミングｔ０に第１のシリアル通信が開始される。タイミングｔ３に第２のシリアル通信が開始される。タイミングｔ６に第３のシリアル通信が開始される。
【００５１】
第１のシリアル通信において、スレーブ側の撮像用モジュール３０２は、タイミングｔ０にシリアル通信用のクロック信号ＭＣＬＫを受ける。
【００５２】
タイミングｔ１において、クロック信号ＭＣＬＫが最初に立ち下がる。タイミングｔ１に周波数測定部１０４が、内部発振器１０６の出力のパルスのカウント動作を開始する。カウント動作は、１ワード送信時の最終クロックの立ち下がりエッジのタイミングｔ２まで継続する。
【００５３】
周波数測定部１０４は、タイミングｔ１からタイミングｔ２までにおいて内部発振器１０６から出力される内部クロック信号ＳＣＬＫのパルス数を周波数Ａに変換して周波数制御部１０５ａに出力する。
【００５４】
周波数制御部１０５ａは、周波数測定部１０４から送られる測定周波数Ａと、目標周波数Ｂに基づいて、内部発振器１０６の周波数制御値Ｃを補正する。内部発振器１０６は、周波数制御値Ｃに基づいて、発振周波数を補正する。周波数制御値Ｃは、複数回にわたって、目標周波数Ｂに徐々に近づく方向に補正される。シリアル通信が行なわれない期間であるタイミングｔ２からタイミングｔ３まではシリアル通信のクロック信号ＭＣＬＫがスレーブに入力されないため、周波数制御値Ｃは、補正されない。
【００５５】
第２のシリアル通信および第３のシリアル通信時の周波数補正動作は同様であるため、説明は、省略する。
【００５６】
シリアル通信が行なわれていない期間、つまりシリアル通信の信号が送信されていない期間においては、状態制御部１０３は、スイッチ１０８をオフに設定するとともに、周波数測定部１０４および周波数制御部１０５ａを停止させる。これによって、内部発振器１０６の周波数の補正動作が実施されない。クロック信号を常時入力して周波数を補正しているのではなく、通信時のみ断続的に周波数を補正する動作は、クロック信号を常時補正する回路構成と比較して、消費電力を低減できる。
【００５７】
上述したように、特許文献１に記載の画像形成装置では、スレーブの発振回路のクロックの周波数を補正するために、データ通信が行われない補正用の期間を設ける必要がある。また、車載機器の通信プロトコルであるLINの通信方式では、通信フレームのヘッダにクロック信号の周波数を補正するためSynchフィールドを設けて、各スレーブのクロック信号周期を調整する。よって、LINの通信方式では、Synchフィールドの期間には、データ通信ができない。
【００５８】
これに対して、本実施の形態では、シリアル通信時に間欠的に伝送されるシリアル通信用の高精度なクロック信号ＭＣＬＫを用いて、内部発振器１０６の周波数を補正することによって、スレーブの内部発振器１０６で生成される内部クロック信号ＳＣＬＫの周波数の補正をデータ通信と平行して実施することができる。
【００５９】
内部発振器１０６が生成する内部クロック信号ＳＣＬＫの周波数によって撮像用モジュール３０２に搭載されたイメージセンサの光量計測時間が変動する。内部発振器１０６が生成する内部クロック信号ＳＣＬＫの周波数の補正量が大きくなると補正前と補正後の光量計測時間の差異が大きくなる。これによって、撮像用モジュール３０２が生成する撮像画像に斑が生じてしまう。本実施の形態では、１回で内部クロック信号ＳＣＬＫの周波数を目標周波数Ｂに補正せずに、複数回にわたって内部クロック信号ＳＣＬＫを目標周波数Ｂに徐々に近づくように補正することによって、撮像画像の斑を抑制することを可能とする。
【００６０】
実施の形態２
図７は、実施の形態２の周波数制御部１０５ｂの構成を表わす図である。ここでは、実施の形態１と同一の内容に対する説明は省略し、差異のみ説明を行う。
【００６１】
周波数制御部１０５ｂは、ＬＵＴ２０４と、演算部２０２と、ＤＡＣ２０３とを備える。
【００６２】
ＬＵＴ２０４は、１ワードのデータの送信毎に、周波数測定部１０４から出力される測定周波数Ａを受けて、測定周波数Ａに対応する周波数制御値Ｃの補正値Ｄを演算部２０２に出力する。ＬＵＴ２０４には、測定周波数Ａと目標周波数Ｂとの差に応じた周波数制御値Ｃの補正値Ｄが設定されている。
【００６３】
測定周波数Ａが目標周波数Ｂよりも大きい場合には、周波数制御値Ｃを小さくする補正値Ｄが設定されている。測定周波数Ａが目標周波数Ｂよりも小さい場合には、周波数制御値Ｃを大きくする補正値Ｄが設定されている。測定周波数Ａと目標周波数Ｂとの差の絶対値が大きいほど、周波数制御値Ｃの補正値Ｄが大きい。より好ましくは、１回の補正で、周波数制御値Ｃが目標周波数Ｂまたは目標周波数Ｂに近い周波数となるような補正値Ｄが定められている。
【００６４】
演算部２０２は、ＬＵＴ２０４から送られる補正値Ｄに基づいて、周波数制御値Ｃを出力する。演算部２０２は、内部に前回の周波数補正時の周波数制御値Ｃを保持するレジスタを有する。演算部２０２は、前回の周波数制御値Ｃに対して、ＬＵＴ２０３から送られる補正値Ｄを加えて、周波数制御値Ｃを更新して出力する。より好ましくは、１回の周波数補正で内部クロック信号ＳＣＬＫの周波数が目標周波数Ｂまたは目標周波数Ｂに近い周波数に補正される。
【００６５】
ＤＡコンバータ２０３は、演算部２０２から出力されるデジタルの周波数制御値Ｃをアナログの周波数制御値Ｃに変換する。
【００６６】
図８は、実施の形態２における内部クロック信号ＳＣＬＫの周波数補正のタイミングチャートである。
【００６７】
図８には、シリアル通信用のクロック信号ＭＣＬＫと、マスタからスレーブに対して送信されるシリアル通信用のデータ信号ＤＡＴＡ＿Ｉと、スレーブ側の内部発振器１０６から出力される内部クロック信号ＳＣＬＫと、内部クロック信号ＳＣＬＫの周波数が示されている。
【００６８】
内部発振器１０６のパルス数のカウント動作の開始、終了については実施の形態１と同一であるため、説明を繰り返さない。
【００６９】
第１のシリアル通信において、スレーブ側の撮像用モジュール３０２は、タイミングｔ０にシリアル通信用のクロック信号ＭＣＬＫを受ける。
【００７０】
タイミングｔ１において、クロック信号ＭＣＬＫが最初に立ち下がる。タイミングｔ１に周波数測定部１０４が、内部発振器１０６の出力のパルスのカウント動作を開始する。カウント動作は、１ワード送信時の最終クロックの立ち下がりエッジのタイミングｔ２まで継続する。
【００７１】
周波数測定部１０４は、タイミングｔ１からタイミングｔ２までにおいて内部発振器１０６から出力される内部クロック信号ＳＣＬＫのパルス数を測定周波数Ａに変換して周波数制御部１０５ｂに出力する。周波数制御部１０５ｂでは、ＬＵＴ２０４は、測定周波数Ａに対応する補正値Ｄを演算部２０２に出力する。演算部２０２およびＤＡＣ２０３は、補正値Ｄに基づいて、更新した周波数制御値Ｃを内部発振器１０６に出力する。内部発振器１０６は、受信した周波数制御値Ｃに基づいて、発振周波数を補正する。これによって、内部クロック信号ＳＣＬＫの周波数が補正される。
【００７２】
本実施の形態では、内部クロック信号ＳＣＬＫの周波数は、１回の補正で、目標周波数Ｂと一致または近くなるように補正される。タイミングｔ２に１回目の周波数の補正を実施した段階で、内部クロック信号ＳＣＬＫの周波数が、目標周波数Ｂまたは目標周波数Ｂに近い周波数に補正される。
【００７３】
シリアル通信を行なっていない時間であるタイミングｔ２からタイミングｔ３まではシリアル通信のクロック信号ＭＣＬＫが入力されないため、補正動作を行なわない。
【００７４】
第２のシリアル通信および第３のシリアル通信時の周波数補正動作も同様である。第２および第３のシリアル通信時の１ワード送信時の最終クロックの立ち下がりエッジのタイミングｔ５、ｔ８において、周波数が補正される。
【００７５】
次に、実施の形態２の効果について説明する。
通常、撮像装置ではマスタとスレーブ間でシリアル通信によるデータの送受が頻繁に繰り返されるが、仮に２回の撮像動作のうち１回目の撮像後にシリアル通信を一定期間行なわず２回目の撮像動作を実施したとする。つまり、１回目の撮像動作が、内部クロック信号ＳＣＬＫの周波数が目標周波数Ｂで撮像されたとして、１回目の撮像後、シリアル通信を一定期間行なわないために、周波数の補正が実施されず、内部発振器１０６の周波数が目標周波数Ｂからずれて、その差が大きくなったとなる。この状態で、２回目の撮像を行なった場合において、内部クロック信号ＳＣＬＫの周波数を目標周波数Ｂに近づくよう段階的に補正すると、２回目の撮像時時には、１回目の撮像時から変動した光量計測時間が１段階分補正されたのみなので、１回目撮像時と２回目撮像時の撮像画像の明暗差が大きくなる。
【００７６】
本実施の形態では、１回の周波数補正で、内部クロック信号ＳＣＬＫの周波数を目標周波数Ｂまたは目標周波数Ｂに近い周波数に補正することが可能である。したがって、前述の１回目撮像時点から周波数補正が一定期間実施されず２回目の撮像を行なった場合において、１回目撮像時と２回目撮像時の撮像画像の明暗差を小さくすることができる。
【００７７】
実施の形態３
図９は、実施の形態３の画像処理装置の構成を表わす図である。
【００７８】
マザーボード３０１をマスタ、撮像用モジュール３０２をスレーブとする。
実施の形態３の画像処理装置では、マザーボード３０１と撮像用モジュール３０２とが、クロック信号線ＣＬＫと、データ信号ＤＡＴＡ＿Ｉの信号線ＭＯＳＩと、データ信号ＤＡＴＡ＿Ｏの信号線ＭＩＳＯとで接続される。
【００７９】
撮像用モジュール３０２は、イメージセンサ３０４と、ＡＦＥ(Analog Front End)３０３とを備える。
【００８０】
ＡＦＥ３０３は、増幅器３０７と、ＡＤＣ３０６と、デジタル画像処理部３０５と、タイミング設定部３０９とを備える。
【００８１】
タイミング設定部３０９は、内部クロック生成回路１０１と、タイミング制御部３０８とを備える。
【００８２】
タイミング制御部３０８は、内部クロック生成回路１０１から出力される内部クロック信号ＳＣＬＫに基づいて、イメージセンサ３０４、ＡＤＣ３０６、およびデジタル画像処理部３０５の動作タイミングを指示するタイミング信号をイメージセンサ３０４、ＡＤＣ３０６、およびデジタル画像処理部３０５に送る。また、タイミング制御部３０８は、内部クロック信号ＳＣＬＫの周波数を補正するタイミングを指示するタイミング信号ＦＣＡＬを内部クロック生成回路１０１内の周波数制御部１０５ａに送る。タイミング制御部３０８は、撮像した画像に影響を及ぼさないように、イメージセンサ３０４が撮像に寄与しない有効画素外の領域を走査する期間(以下、ブランキング期間と称する)において、タイミング信号ＦＣＡＬをハイレベルに設定する。
【００８３】
内部クロック生成回路１０１は、実施の形態１と同様である。内部クロック生成回路１０１内の周波数制御部１０５ａは、タイミング制御部３０８から出力されるタイミング信号ＦＣＡＬがハイレベルのときに、内部クロック生成回路１０１内の内部発振器１０６の発振周波数を補正する。
【００８４】
イメージセンサ３０４は、撮像動作において被写体の光量を電気信号に変換する。
増幅器３０７は、イメージセンサ３０４から出力される電気信号を増幅する。
【００８５】
ＡＤＣ３０６は、増幅器３０７において増幅されたアナログ信号をデジタル信号に変換する。
【００８６】
デジタル画像処理部３０５は、ＡＤＣ３０６から出力されるデジタル信号を処理する。デジタル画像処理部３０５において処理された画像データは、信号線ＭＩＳＯを介してマスタであるマザーボード３０１に送信される。
【００８７】
図１０は、実施の形態３における内部クロック信号ＳＣＬＫの周波数補正のタイミングチャートである。
【００８８】
図１０には、シリアル通信用のクロック信号ＭＣＬＫと、マスタからスレーブに対して送信されるシリアル通信用のデータ信号ＤＡＴＡ＿Ｉと、タイミング信号ＦＣＡＬと、スレーブ側の内部発振器１０６から出力される内部クロック信号ＳＣＬＫと、内部クロック信号ＳＣＬＫの周波数が示されている。
【００８９】
内部発振器１０６のパルス数のカウント動作の開始、終了については実施の形態１と同一であるため、説明を繰り返さない。
【００９０】
ここでは、第１のシリアル通信の期間がブランキング期間であるとする。タイミング制御部３０８は、第１のシリアル通信の期間、タイミング信号ＦＣＡＬをハイレベルに設定する。
【００９１】
タイミング制御部３０８から内部クロック生成回路１０１に対して出力する周波数補正のタイミング信号ＦＣＡＬによって周波数補正動作が制御される。
【００９２】
タイミングｔ１において、第１のシリアル通信の１クロック目が立ち下がる。タイミングｔ１から、内部発振器１０６の出力のパルス数のカウント動作が開始される。タイミングｔ２の１ワード送信時の最終クロックの立ち下がりエッジまでカウント動作が継続される。
【００９３】
第１のシリアル通信の最終クロックの立ち下がりのタイミングにおいて、タイミング信号ＦＣＡＬがハイレベルに設定されているので、内部クロック生成回路１０１の周波数制御部１０５ａは、実施の形態１と同様の方法で、内部発振器１０６の発振周波数を補正することによって、内部クロック信号ＳＣＬＫの周波数を補正する。
【００９４】
タイミング制御部３０８は、第１のシリアル通信の期間の終了後、タイミング信号ＦＣＡＬをロウレベルに設定する。
【００９５】
タイミングｔ４に示す第２のシリアル通信の１クロック目の立ち下がりエッジから同様にカウント動作を実施する。タイミングｔ５に示す第２のシリアル通信の１ワード送信時の最終クロックの立ち下がりのタイミングでは、タイミング信号ＦＣＡＬがロウレベルである。よって、内部クロック生成回路１０１の周波数制御部１０５ａは、内部発振器１０６の発振周波数を補正しない。
【００９６】
本実施の形態では、ブランキング期間にのみ内部クロック信号ＳＣＬＫの周波数を補正し、その他の画素領域を走査している期間では、内部クロック信号ＳＣＬＫの周波数を補正しないので、撮像画像における斑の発生を抑制することができる。
【００９７】
（変形例）
本発明は、上記の実施形態に限定されるものではなく、たとえば、以下のような変形例も含まれる。
【００９８】
（１）実施の形態２では、ＬＵＴを用いて１回の補正で、内部クロック信号ＳＣＬＫの周波数を目標周波数Ｂに補正したが、これに限定されるものではない。ＬＵＴを用いて、内部クロック信号ＳＣＬＫの周波数が目標周波数Ｂに近づくように段階的に補正することとしてもよい。
【００９９】
（２）実施の形態３において、周波数制御部１０５ａは、ブランキング期間だけ内部クロック信号ＳＣＬＫの周波数を補正する第１のモードと、ブランキング期間に係らず内部クロック信号ＳＣＬＫの周波数を補正する第２のモードとを有するものとしてもよい。マスタ側のマザーボード３０１からスレーブ側の撮像用モジュール３０２に、データ信号ＤＡＴＡ＿Ｉによって、モードを切り替える指示が送られるものとしてもよい。
【０１００】
（３）本実施の形態では、内部発振器１０６から出力される内部クロック信号ＳＣＬＫは、内部発振器から直接生成され、内部発振器１０６の発振周波数と内部クロック信号ＳＣＬＫの周波数は同一であるものとしたが、これに限定されるものではない。
【０１０１】
内部発振器１０６から出力される内部クロック信号ＳＣＬＫは、内部発振器１０６によって生成されたクロックを分周したクロックとしてもよい。この場合、内部クロック信号ＳＣＬＫの周波数は、内部発振器１０６の周波数の（１／ｎ）倍となる。ｎは整数である。
【０１０２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１０３】
１０１  内部クロック生成回路、１０２  状態検出部、１０３  状態制御部、１０４  周波数測定部、１０５ａ，１０５ｂ  周波数制御部、１０６  内部発振器、１０７  ＳＰＩ通信部、１０８  スイッチ、２０１  比較部、２０２  演算部、２０３  ＤＡコンバータ、２０４  ＬＵＴ、３０１  マザーボード、３０２  撮像用モジュール、３０３  アナログフロントエンド、３０４  イメージセンサ、３０５  画像処理部、３０６  ＡＤコンバータ、３０７  増幅器、３０８  タイミング制御部、３０９  タイミング生成部、ＩＶ１〜ＩＶ１０  インバータ、ＮＯＲ１，ＮＯＲ２  否定論理和回路、Ｃ１〜Ｃ１４  容量素子、Ｎ１〜Ｎ１４  ＮＭＯＳトランジスタ。 
【図１】
2019204156.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2019204156.tif 000010
【図９】
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【図１０】
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