(57)【要約】【課題】消費電力を更に低減することができる半導体装置を提供する。【解決手段】半導体装置１００は、ソース領域１１５ｓよりも低濃度で第１導電型の不純物を含む第１の半導体領域１１４ｓと、第１導電型の不純物の濃度がドレイン領域１１５ｄよりも低い第２の半導体領域１１４ｄと、第１の半導体領域１１４ｓと第２の半導体領域１１４ｄとの間に設けられたチャネル領域１１３と、チャネル領域１１３の下方に設けられ、チャネル領域１１３よりも高濃度の第２導電型の不純物を含む第３の半導体領域１１２と、を有する。サイドウォール絶縁膜１２０ｄへの電荷の注入時に、半導体基板１０１が接地され、ゲート電極１１７に接地電位よりも高い第１の電圧が印加され、ドレイン領域１１５ｄに接地電位よりも高い第２の電圧が印加され、ソース領域１１５ｓに接地電位よりも高く、第１の電圧及び第２の電圧よりも低い第３の電圧が印加される。【選択図】図１
2019204925.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上方に設けられたゲート電極と、
前記ゲート電極の側壁及び前記半導体基板の上方に設けられたサイドウォール絶縁膜と、
前記ゲート電極の両側の前記半導体基板内にそれぞれ設けられ、第１導電型の不純物を含むソース領域及びドレイン領域と、
前記半導体基板内であって、前記サイドウォール絶縁膜の前記ゲート電極よりも前記ソース領域側に位置する第１の部分の下方に設けられ、前記ソース領域よりも低濃度で第１導電型の不純物を含む第１の半導体領域と、
前記半導体基板内であって、前記サイドウォール絶縁膜の前記ゲート電極よりも前記ドレイン領域側に位置する第２の部分の下方に設けられ、前記第１導電型の不純物の濃度が前記ドレイン領域よりも低い第２の半導体領域と、
前記第１の半導体領域と前記第２の半導体領域との間の前記半導体基板内に設けられたチャネル領域と、
前記チャネル領域の下方の前記半導体基板内に設けられ、前記チャネル領域よりも高濃度の前記第１導電型とは異なる第２導電型の不純物を含む第３の半導体領域と、
を有し、
前記サイドウォール絶縁膜に電荷を注入することによって情報を記憶し、
前記サイドウォール絶縁膜への電荷の注入時に、
前記半導体基板が接地され、
前記ゲート電極に接地電位よりも高い第１の電圧が印加され、
前記ドレイン領域に接地電位よりも高い第２の電圧が印加され、
前記ソース領域に前記接地電位よりも高く、前記第１の電圧及び前記第２の電圧よりも低い第３の電圧が印加されることを特徴とする半導体装置。
【請求項２】
前記第１の電圧及び前記第２の電圧が互いに等しいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース領域と接地との間に接続された抵抗素子を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ソース領域と接地との間に接続されたトランジスタを有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の電圧及び前記第２の電圧は５Ｖ以下であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２の半導体領域における前記第１導電型の不純物の濃度が前記第１の半導体領域における前記第１導電型の不純物の濃度よりも低いことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置の１つに、不揮発性メモリがある。例えば、ゲート電極側壁のサイドウォール絶縁膜に電荷（ホットキャリア）を蓄積することによって情報を記憶するＭＯＳ（Metal  Oxide  Semiconductor）型電界効果トランジスタをメモリトランジスタとして含む不揮発性メモリが知られている。
【０００３】
サイドウォール絶縁膜にホットキャリアを蓄積することによって情報を記憶するメモリトランジスタ群を備えた不揮発性メモリでは、不揮発性メモリ全体のプログラムスピードが、個々のメモリトランジスタのプログラムスピードに依存してくる。個々のメモリトランジスタのプログラムスピードが十分でないと、不揮発性メモリの容量によっては、その不揮発性メモリを含むシステム上で許容される時間内に所定のプログラムが行えないといった不具合を招くおそれがある。
【０００４】
そこで、メモリトランジスタのプログラムスピードの向上を図った半導体装置が特許文献１に提案されている。この半導体装置によれば、所期の目的を達成することができる。
【０００５】
その一方で、近年、消費電力の低減に対する要望がますます高まっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１６−１８４７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、消費電力を更に低減することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
半導体装置の一態様は、半導体基板の上方に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上方に設けられたゲート電極と、前記ゲート電極の側壁及び前記半導体基板の上方に設けられたサイドウォール絶縁膜と、前記ゲート電極の両側の前記半導体基板内にそれぞれ設けられ、第１導電型の不純物を含むソース領域及びドレイン領域と、前記半導体基板内であって、前記サイドウォール絶縁膜の前記ゲート電極よりも前記ソース領域側に位置する第１の部分の下方に設けられ、前記ソース領域よりも低濃度で第１導電型の不純物を含む第１の半導体領域と、前記半導体基板内であって、前記サイドウォール絶縁膜の前記ゲート電極よりも前記ドレイン領域側に位置する第２の部分の下方に設けられ、前記第１導電型の不純物の濃度が前記ドレイン領域よりも低い第２の半導体領域と、前記第１の半導体領域と前記第２の半導体領域との間の前記半導体基板内に設けられたチャネル領域と、前記チャネル領域の下方の前記半導体基板内に設けられ、前記チャネル領域よりも高濃度の前記第１導電型とは異なる第２導電型の不純物を含む第３の半導体領域と、を有し、前記サイドウォール絶縁膜に電荷を注入することによって情報を記憶する。前記サイドウォール絶縁膜への電荷の注入時に、前記半導体基板が接地され、前記ゲート電極に接地電位よりも高い第１の電圧が印加され、前記ドレイン領域に接地電位よりも高い第２の電圧が印加され、前記ソース領域に前記接地電位よりも高く、前記第１の電圧及び前記第２の電圧よりも低い第３の電圧が印加される。
【発明の効果】
【０００９】
開示の技術によれば、消費電力を更に低減することができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】疑似メモリトランジスタを示す断面図である。
【図３】第１の実施形態の疑似メモリトランジスタの測定結果を示す図である。
【図４】参考例の疑似メモリトランジスタの測定結果を示す図である。
【図５】プログラム動作の第１〜第２の条件及び読み出し動作の条件を示す図である。
【図６】第１〜第２の条件のプログラム前後のＩｄ−Ｖｇ特性を示す図である。
【図７】第１〜第２の条件に関する疑似メモリトランジスタのＩｄ−Ｖｇ特性を示す図である。
【図８】プログラム動作の他の電圧条件を示す図である。
【図９】第１〜第５の条件のプログラム前後のＩｄ−Ｖｇ特性を示す図である。
【図１０】プログラム時間とＩｄ−Ｖｇ特性との関係を示す図である。
【図１１】第１、第４及び第５の条件に関する疑似メモリトランジスタのＩｄ−Ｖｇ特性を示す図である。
【図１２】複数のメモリトランジスタを含む不揮発性メモリの一例を示す図である。
【図１３】複数のメモリトランジスタを含む不揮発性メモリのプログラム動作を示す図である。
【図１４】複数のメモリトランジスタを含む不揮発性メモリのリード動作を示す図である。
【図１５】複数のメモリトランジスタを含む不揮発性メモリのイレーズ動作を示す図である。
【図１６】第２の実施形態に係る半導体装置の一部を示す図である。
【図１７】第３の実施形態に係る半導体装置の一部を示す図である。
【図１８】メモリトランジスタ及びスイッチングトランジスタを含む回路を示す図である。
【図１９】スイッチングトランジスタのゲート電圧とメモリトランジスタのドレイン電流との関係を示す図である。
【図２０】スイッチングトランジスタのゲート電圧とメモリトランジスタの動作ウィンドウとの関係を示す図である。
【発明を実施するための形態】
【００１１】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１２】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る半導体装置を示す断面図である。
【００１３】
第１の実施形態に係る半導体装置１００は、不揮発性メモリの一例であって、そのメモリ領域１に設けられたトランジスタ（メモリトランジスタ）１０、ロジック領域２に設けられたトランジスタ（ロジックトランジスタ）２０、及び入出力（Ｉ／Ｏ）領域３に設けられたトランジスタ（Ｉ／Оトランジスタ）を有する。メモリトランジスタ１０、ロジックトランジスタ２０及びＩ／Ｏトランジスタ３０は、ｐ型の共通の半導体基板１０１上に形成（混載）される。半導体基板１０１には、シリコン（Ｓｉ）基板、シリコンゲルマニウム（ＳｉＧｅ）等の各種半導体基板が用いられる。メモリトランジスタ１０が形成される領域（素子領域）、ロジックトランジスタ２０が形成される領域（素子領域）、及びＩ／Ｏトランジスタ３０が形成される領域（素子領域）は、ＳＴＩ（Shallow  Trench  Isolation）法、熱酸化法等を用いて半導体基板１０１に形成された素子分離領域１０２によって画定される。
【００１４】
なお、図１には１つのメモリトランジスタ１０を例示するが、半導体装置１００のメモリ領域１には、複数のメモリトランジスタ１０、或いは少なくとも１つのメモリトランジスタ１０とその他のメモリトランジスタが含まれ得る。図１には１つのロジックトランジスタ２０を例示するが、半導体装置１００のロジック領域２には、複数のロジックトランジスタ２０、或いは少なくとも１つのロジックトランジスタ２０とその他のロジックトランジスタが含まれ得る。図１には１つのＩ／Ｏトランジスタ３０を例示するが、半導体装置１００のＩ／Ｏ領域３には、複数のＩ／Ｏトランジスタ３０、或いは少なくとも１つのＩ／Ｏトランジスタ３０とその他のＩ／Ｏトランジスタが含まれ得る。
【００１５】
メモリ領域１において半導体基板１０１の表面に、ｐ型のウェル１１１が形成されている。メモリトランジスタ１０は、半導体基板１０１の上方に設けられたゲート絶縁膜１１６、ゲート絶縁膜１１６の上方に設けられたゲート電極１１７、並びにゲート電極１１７の側壁及び半導体基板１０１の上方に設けられたサイドウォール絶縁膜１２０ｓ及び１２０ｄを有する。メモリトランジスタ１０は更に、ゲート電極１１７の両側（ゲート長方向の両側）の半導体基板１０１内にそれぞれ設けられた、ｎ型のソース領域１１５ｓ及びドレイン領域１１５ｄを有する。メモリトランジスタ１０は、半導体基板１０１内であって、サイドウォール絶縁膜１２０ｓの下方に設けられ、ソース領域１１５ｓよりも低濃度でｎ型の不純物を含む第１の半導体領域１１４ｓを有する。メモリトランジスタ１０は、半導体基板１０１内であって、サイドウォール絶縁膜１２０ｄの下方に設けられ、ドレイン領域１１５ｄよりも低濃度でｎ型の不純物を含む第２の半導体領域１１４ｄを有する。第１の半導体領域１１４ｓは、例えばＬＤＤ（lightly  doped  drain）領域であり、第２の半導体領域１１４ｄは、例えばノンドープ領域である。第２の半導体領域１１４ｄがＬＤＤ領域であってもよい。
【００１６】
ゲート絶縁膜１１６には、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、酸化ハフニウム（ＨｆＯ２）等、各種絶縁材料を用いることができる。ゲート絶縁膜１１６の膜厚は、例えば、メモリトランジスタ１０について設定される閾値電圧に基づいて設定される。
【００１７】
ゲート電極１１７には、多結晶シリコン（ポリシリコン）のほか、チタン（Ｔｉ）、タングステン（Ｗ）等の金属やその窒化物を用いることができる。
【００１８】
サイドウォール絶縁膜１２０ｓは、例えば、絶縁膜である酸化膜１１８ｓ及び窒化膜１１９ｓが積層された構造を含み、サイドウォール絶縁膜１２０ｄは、例えば、絶縁膜である酸化膜１１８ｄ及び窒化膜１１９ｄが積層された構造を含む。酸化膜１１８ｓ及び１１８ｄには、例えば、酸化シリコンが用いられる。窒化膜１１９ｓ及び１１９ｄには、例えば、窒化シリコンが用いられる。例えば、半導体基板１０１上にはゲート絶縁膜１１６がそのまま延在し、ゲート電極１１７の側面にはゲート電極１１７を熱酸化して形成した酸化膜が設けられることによって、全体としてゲート電極１１７の側壁及び半導体基板１０１上に断面Ｌ字状に酸化膜１１８ｓ及び１１８ｄ並びにゲート絶縁膜１１６が設けられ、酸化膜１１８ｓ及び１１８ｄ並びにゲート絶縁膜１１６上に窒化膜１１９ｓ及び１１９ｄが設けられる。図１には、酸化膜１１８ｓ及び窒化膜１１９ｓ並びに酸化膜１１８ｄ及び窒化膜１１９ｄの２層構造のサイドウォール絶縁膜１２０ｓ及び１２０ｄを例示するが、サイドウォール絶縁膜１２０ｓ及び１２０ｄを、断面Ｌ字状とした３層構造としたり、４層以上の絶縁膜の積層構造としたりすることもできる。サイドウォール絶縁膜１２０ｓ及び１２０ｄは、酸化膜や窒化膜の単層構造とすることも可能である。例えば、サイドウォール絶縁膜１２０ｓ及び１２０ｄは、ゲート電極１１７のゲート長方向（半導体基板１０１の平面方向）の幅（厚み）Ｗ１が、ロジックトランジスタ２０の後述するサイドウォール絶縁膜２２０の幅（厚み）Ｗ２よりも大きくなるように、設けられてもよい。
【００１９】
ソース領域１１５ｓ及びドレイン領域１１５ｄには、所定の導電型の不純物、即ち、リン（Ｐ）やヒ素（Ａｓ）等のｎ型の不純物が、所定の濃度で含まれる。
【００２０】
メモリトランジスタ１０では、ゲート電極１１７の下方の、第１の半導体領域１１４ｓと第２の半導体領域１１４ｄとの間の領域が、キャリア（電子又は正孔）が移動するチャネル領域１１３として機能する。第２の半導体領域１１４ｄがチャネル領域の一部として機能することもある。チャネル領域１１３は、例えばｉ型のノンドープ領域である。
【００２１】
メモリトランジスタ１０は、チャネル領域１１３の下方に設けられた第３の半導体領域１１２を有する。第３の半導体領域１１２は、チャネル領域１１３よりも高濃度の不純物を含む領域である。第３の半導体領域１１２は、スクリーン層（ＳＣＲ層）とも称される。第３の半導体領域１１２には、ソース領域１１５ｓ及びドレイン領域１１５ｄに含まれる不純物とは異なる導電型の不純物が、所定の濃度で含まれる。第３の半導体領域１１２の不純物濃度によって、メモリトランジスタ１０の閾値電圧が制御される。また、第３の半導体領域１１２により、ソース領域１１５ｓとドレイン領域１１５ｄとの間のパンチスルーが抑制される。第３の半導体領域１１２は、半導体基板１０１とゲート絶縁膜１１６との界面からチャネル領域１１３の厚さ分、半導体基板１０１の内部に埋め込まれた位置に設けられ、その不純物濃度で閾値電圧が調整されるため、例えば、１×１０１９ｃｍ−３程度の比較的高い不純物濃度とされる。第３の半導体領域１１２のｐ型の不純物の濃度は、第１の半導体領域１１４ｓのｎ型の不純物の濃度よりも低く、第２の半導体領域１１４ｄのｎ型の不純物の濃度よりも高いことが好ましい。また、第２の半導体領域１１４ｄのｎ型の不純物の濃度は、第３の半導体領域１１２のｐ型の不純物の濃度の１／１０以下であることがより好ましい。
【００２２】
メモリトランジスタ１０は、サイドウォール絶縁膜１２０ｄに電荷（ここでは、電子）を蓄積することによって情報を記憶する不揮発性メモリトランジスタであり、主に窒化膜１１９ｄに電荷が蓄積される。窒化シリコンのような窒化膜１１９ｄは、電荷をトラップする準位を有し、また、酸化シリコンのような酸化膜１１８ｄ及びゲート絶縁膜１１６は、窒化膜１１９ｄに蓄積された電荷の散逸を抑える。
【００２３】
ロジック領域２において半導体基板１０１の表面に、ｐ型のウェル２１１が形成されている。ロジックトランジスタ２０は、図１に示すように、半導体基板１０１の上方に設けられたゲート絶縁膜２１６、ゲート絶縁膜２１６の上方に設けられたゲート電極２１７、ゲート電極２１７の側壁及び半導体基板１０１の上方に設けられたサイドウォール絶縁膜２２０を有する。ロジックトランジスタ２０は更に、ゲート電極２１７の両側（ゲート長方向の両側）の半導体基板１０１内にそれぞれ設けられ、ソース領域又はドレイン領域として機能する二つの不純物領域２１５を有する。ロジックトランジスタ２０はまた、サイドウォール絶縁膜２２０の下方の半導体基板１０１内で、二つの不純物領域２１５の内側に、ＬＤＤ領域２１４を有してよい。
【００２４】
ゲート絶縁膜２１６には、酸化シリコン、窒化シリコン、酸化ハフニウム等、各種絶縁材料を用いることができる。ゲート絶縁膜２１６の膜厚は、例えば、ロジックトランジスタ２０について設定される閾値電圧に基づいて設定され、例えば、ゲート絶縁膜２１６はゲート絶縁膜１１６より薄い。
【００２５】
ゲート電極２１７には、ポリシリコンのほか、チタン等の金属やその窒化物を用いることができる。
【００２６】
サイドウォール絶縁膜２２０は、例えば、絶縁膜である酸化膜２１８及び窒化膜２１９が積層された構造を含む。酸化膜２１８には、例えば、酸化シリコンが用いられる。窒化膜２１９には、例えば、窒化シリコンが用いられる。サイドウォール絶縁膜２２０は、必ずしも酸化膜２１８及び窒化膜２１９の積層構造を含むことを要せず、酸化膜や窒化膜といった絶縁膜の単層構造とすることができる。サイドウォール絶縁膜２２０は、ゲート電極２１７のゲート長方向（半導体基板１０１の平面方向）の幅Ｗ２が、メモリトランジスタ１０のサイドウォール絶縁膜１２０ｓ、１２０ｄの各幅Ｗ１よりも小さくなるように、設けられてもよい。
【００２７】
不純物領域２１５には、ｎ型の不純物が、所定の濃度で含まれる。ＬＤＤ領域２１４には、不純物領域２１５に含まれる不純物と同じ導電型の不純物が、不純物領域２１５よりも低濃度で含まれる。
【００２８】
ロジックトランジスタ２０では、ゲート電極２１７の下方の、二つのＬＤＤ領域２１４の間の領域が、キャリア（電子又は正孔）が移動するチャネル領域２１３として機能する。
【００２９】
ロジックトランジスタ２０は、チャネル領域２１３の下方に設けられた比較的高濃度の半導体領域２１２を有する。半導体領域２１２は、ロジックトランジスタ２０の閾値電圧のばらつきの低減、消費電力の低減等に寄与する。
【００３０】
ロジック領域２のロジックトランジスタ２０は、例えば、メモリ領域１のメモリトランジスタ１０に対してリード（読み出し）を行うために用いられる。
【００３１】
Ｉ／Ｏ領域３において半導体基板１０１の表面に、ｐ型のウェル３１１が形成されている。Ｉ／Ｏトランジスタ３０は、図１に示すように、半導体基板１０１の上方に設けられたゲート絶縁膜３１６、ゲート絶縁膜３１６の上方に設けられたゲート電極３１７、ゲート電極３１７の側壁及び半導体基板１０１の上方に設けられたサイドウォール絶縁膜３２０を有する。Ｉ／Ｏトランジスタ３０は更に、ゲート電極３１７の両側（ゲート長方向の両側）の半導体基板１０１内にそれぞれ設けられ、ソース領域又はドレイン領域として機能する二つの不純物領域３１５を有する。Ｉ／Ｏトランジスタ３０はまた、サイドウォール絶縁膜３２０の下方の半導体基板１０１内で、二つの不純物領域３１５の内側に、ＬＤＤ領域３１４を有してよい。
【００３２】
ゲート絶縁膜３１６には、酸化シリコン、窒化シリコン、酸化ハフニウム等、各種絶縁材料を用いることができる。ゲート絶縁膜３１６の膜厚は、例えば、Ｉ／Ｏトランジスタ３０について設定される閾値電圧に基づいて設定され、例えば、ゲート絶縁膜１１６の膜厚と同程度である。
【００３３】
ゲート電極３１７には、ポリシリコンのほか、チタン等の金属やその窒化物を用いることができる。
【００３４】
サイドウォール絶縁膜３２０は、例えば、絶縁膜である酸化膜３１８及び窒化膜３１９が積層された構造を含む。酸化膜３１８には、例えば、酸化シリコンが用いられる。窒化膜３１９には、例えば、窒化シリコンが用いられる。サイドウォール絶縁膜３２０は、必ずしも酸化膜３１８及び窒化膜３１９の積層構造を含むことを要せず、酸化膜や窒化膜といった絶縁膜の単層構造とすることができる。
【００３５】
不純物領域３１５には、ｎ型の不純物が、所定の濃度で含まれる。ＬＤＤ領域３１４には、不純物領域３１５に含まれる不純物と同じ導電型の不純物が、不純物領域３１５よりも低濃度で含まれる。
【００３６】
Ｉ／Ｏトランジスタ３０では、ゲート電極３１７の下方の、二つのＬＤＤ領域３１４の間の領域が、キャリア（電子又は正孔）が移動するチャネル領域３１３として機能する。Ｉ／Ｏトランジスタ３０は、例えば、メモリ領域１のメモリトランジスタ１０に対してプログラム（書き込み）、イレーズ（消去）を行うために用いられる。
【００３７】
次に、メモリトランジスタ１０のプログラム、リードの各動作について説明する。
【００３８】
プログラム動作は、ゲート電極１１７、ソース領域１１５ｓ及びドレイン領域１１５ｄ並びに半導体基板１０１の各ノードを所定の電位にしてホットキャリアを生成させ、生成させたホットキャリアをサイドウォール絶縁膜１２０ｄに注入、蓄積（保持）させることで、行う。半導体基板１０１が接地され、ゲート電極１１７に接地電位より高い第１の電圧（正電圧）が印加され、ドレイン領域１１５ｄに接地電位より高い第２の電圧（正電圧）が印加され、ソース領域１１５ｓに第３の電圧（正電圧）が印加される。第３の電圧は接地電位よりも高く、第１の電圧及び第２の電圧よりも低い。このように電位を調整すると、メモリトランジスタ１０では、チャネル領域１１３に反転層（図示せず）が形成され、チャネル領域１１３をソース領域１１５ｓからドレイン領域１１５ｄに向かって電子が流れる。チャネル領域１１３をドレイン領域１１５ｄに向かって流れる電子は、ドレイン領域１１５ｄの近傍で、ドレイン領域１１５ｄに印加された第２の電圧による電界によって高エネルギー状態となり、これによりホットエレクトロンが生成される。ドレイン領域１１５ｄの近傍で生成されたホットエレクトロンは、ゲート電極１１７に印加された第１の電圧による電界によって、サイドウォール絶縁膜１２０ｄに注入、蓄積される。
【００３９】
リード動作は、例えば、ドレイン領域１１５ｄ及び半導体基板１０１を接地し、ゲート電極１１７及びソース領域１１５ｓに正電圧を印加することで、行う。ゲート電極１１７に印加する正電圧は大きなリード電流を得るために比較的高く設定し、ソース領域１１５ｓに印加する正電圧はリードディスターブを軽減し、また、消費電流を低く抑えるために低く設定する。サイドウォール絶縁膜１２０ｄに電子が注入、蓄積されていれば、第２の半導体領域１１４ｄの電子に対するポテンシャルが高くなり、結果として第２の半導体領域１１４ｄの抵抗が高くなる。そのため、ソース領域１１５ｓからドレイン領域１１５ｄに流れる電流が低下する。サイドウォール絶縁膜１２０ｄに電子が注入、蓄積されていなければ、第２の半導体領域１１４ｄの抵抗が高くならず、ソース領域１１５ｓからドレイン領域１１５ｄに流れる電流は低下しない。このようにソース領域１１５ｓからドレイン領域１１５ｄに流れる電流によって、サイドウォール絶縁膜１２０ｄの電子の有無（“０”又は“１”の情報）が読み出される。
【００４０】
メモリトランジスタ１０をｐチャネル型とする場合には、半導体基板１０１はｎ型、ソース領域１１５ｓ、ドレイン領域１１５ｄ及び第１の半導体領域１１４ｓはｐ型、第２の半導体領域１１４ｄはｐ型又はｉ型とされる。
【００４１】
ｐチャネル型のメモリトランジスタ１０では、例えば、各ノードに上記のプログラム動作時とは反対符号の電圧を印加することで、サイドウォール絶縁膜１２０ｄへの正孔の注入、蓄積が行われる。また、ｐチャネル型のメモリトランジスタ１０では、例えば、各ノードに上記のリード動作時とは反対符号の電圧を印加することで、サイドウォール絶縁膜１２０ｄの正孔の有無が読み出される。
【００４２】
ここで、プログラム動作時の電圧について詳述する。
【００４３】
先ず、プログラム動作時の電圧に関連して、ボディ効果について本発明者らが行った実験について説明する。図２（Ａ）は、メモリトランジスタ１０を模した疑似メモリトランジスタを示す断面図であり、図２（Ｂ）は、参考例の疑似メモリトランジスタを示す断面図である。
【００４４】
図２（Ａ）に示すように、疑似メモリトランジスタ１０ａでは、窒化膜１１９ｓ及び１１９ｄに代えてそれぞれ酸化膜１１９ｓａ及び１１９ｄａが形成されている。その他の構成はメモリトランジスタ１０と同様である。また、図２（Ｂ）に示すように、参考例の疑似メモリトランジスタ１０ｂは第３の半導体領域１１２を含まず、チャネル領域１１３がｐ型のウェル１１１に含まれる。その他の構成は疑似メモリトランジスタ１０ａと同様である。
【００４５】
そして、疑似メモリトランジスタ１０ａ及び１０ｂについて、ドレイン電流Ｉｄとゲート電圧Ｖｇとの関係（Ｉｄ−Ｖｇ特性）を調べた。このとき、半導体基板１０１の電圧（基板電圧）Ｖｂは０Ｖ又は−３Ｖとし、ソース領域１１５ｓの電圧（ソース電圧）Ｖｓは０Ｖとし、ドレイン領域１１５ｄの電圧（ドレイン電圧）Ｖｄは３．３Ｖとし、ゲート電極１１７の電圧（ゲート電圧）Ｖｇを掃引した。図３は、疑似メモリトランジスタ１０ａの測定結果を示し、図４は、疑似メモリトランジスタ１０ｂの測定結果を示す。
【００４６】
図３に示すように、プログラム時のゲート電圧Ｖｇが３．３Ｖであるとすると、疑似メモリトランジスタ１０ａでは、電位Ｖｂｂを−３Ｖとすることにより、電位Ｖｂｂが０Ｖのときと比較して、プログラム時のドレイン電流Ｉｄ（プログラム電流）を１／１００程度まで低減することができる。ドレイン電流Ｉｄの低減は消費電力の低減に繋がる。一方、図４に示すように、プログラム時のゲート電圧Ｖｇが３．３Ｖであるとすると、疑似メモリトランジスタ１０ｂでは、電位Ｖｂを−３Ｖとしても、プログラム時のドレイン電流Ｉｄは電位Ｖｂを０Ｖとしたときとほとんど変化しない。
【００４７】
本発明者らは、この実験を通じて、第３の半導体領域１１２を有するメモリトランジスタ１０の半導体基板１０１に負の電圧を印加することでプログラム電流を効果的に低減できることを見出した。
【００４８】
なお、酸化膜１１９ｓａ及び１１９ｄａを用いているのは、窒化膜１１９ｓ及び１１９ｄを用いると電子の注入に伴って閾値電圧が変化し、静特性を測定できないからである。
【００４９】
本発明者らは、メモリトランジスタ１０においてボディ効果によりプログラム電流がどの程度低下するかについての実験も行った。図５（Ａ）は、プログラムの第１の条件を示す断面図であり、図５（Ｂ）は、プログラムの第２の条件を示す断面図である。また、図５（Ｃ）は、読み出し条件を示す断面図である。
【００５０】
図５（Ａ）に示すように、第１の条件では、ゲート電圧Ｖｇを４Ｖ、ドレイン電圧Ｖｄを４Ｖ、ソース電圧Ｖｓを０Ｖ、基板電圧Ｖｂを０Ｖとした（Ｖｇ／Ｖｄ／Ｖｓ／Ｖｂ＝４／４／０／０（Ｖ））。一方、図５（Ｂ）に示すように、第２の条件では、ゲート電圧Ｖｇを３Ｖ、ドレイン電圧Ｖｄを３Ｖ、ソース電圧Ｖｓを０Ｖ、基板電圧Ｖｂを−３Ｖとした（Ｖｇ／Ｖｄ／Ｖｓ／Ｖｂ＝３／３／０／−３（Ｖ））。また、いずれの条件においても、プログラム時間は１０μｓとした。また、図５（Ｃ）に示すように、読み出し時には、ゲート電圧Ｖｇを掃引し、ドレイン電圧Ｖｄを０Ｖ、ソース電圧Ｖｓを０．５Ｖ、基板電圧Ｖｂを０Ｖとした。Ｉｄ−Ｖｇ特性はプログラム（書き込み）の前後で測定した。この結果を図６に示す。
【００５１】
図６に示すように、第２の条件でプログラムを行った場合には、第１の条件でプログラムを行った場合よりもドレイン電流Ｉｄが大幅に低下した。このことは、第２の条件でプログラムを行うことで、より短時間で所定の閾値電圧の変化量が得られることを示す。つまり、第２の条件によれば第１の条件よりも高速でプログラムを行うことができる。
【００５２】
更に、疑似メモリトランジスタ１０ａについて、第１の条件、第２の条件でＩｄ−Ｖｇ特性を測定した。この結果を図７に示す。
【００５３】
図７に示すように、第１の条件でのプログラム電流が０．１ｍＡ以上であるのに対し、第２の条件でのプログラム電流は０．１μＡ以下であり、第１の条件でのプログラム電流の１／１０００倍以下であった。このことは、第２の条件によれば、プログラム時間が一定の条件下で、第１の条件よりも著しくプログラム電流を低減できることを示す。このようなプログラム電流の傾向はメモリトランジスタ１０でも得られる。
【００５４】
従って、プログラムによる閾値電圧の変化量（ΔＶｔｈ）が予め定められている場合、第２の条件によれば第１の条件よりも短時間かつ小プログラム電流で実現することができ、消費電力を大幅に低減することができる。このように、本発明者らの実験を通じて、第３の半導体領域１１２を有するメモリトランジスタ１０では、半導体基板１０１に負電圧を印加しながらプログラムを行うことで、プログラムスピードを向上させ、プログラム電流を低減することができることが明らかになった。半導体基板１０１に負電圧を印加することでプログラムスピードが向上するのは、ドレイン領域１１５ｄと半導体基板１０１との間の電位差が増加し、ホットエレクトロンの生成が増加するからである。
【００５５】
ただし、第２の条件のように半導体基板１０１に負電圧を印加するためには負電圧ポンプが必要とされ、負電圧ポンプの動作に伴って消費電力が逆に上昇するおそれがある。また、欠陥等により半導体基板１０１を流れる電流が異常に大きくなると、負電圧ポンプの能力を上回り、基板電圧Ｖｂが浮いてスナップバックに入るおそれもある。そこで、第２の条件と等価な条件として、半導体基板１０１を接地し、ゲート電圧Ｖｇを６Ｖ、ドレイン電圧Ｖｄを６Ｖ、ソース電圧Ｖｓを３Ｖとする第３の条件（Ｖｇ／Ｖｄ／Ｖｓ／Ｖｂ＝６／６／３／０（Ｖ）））が考えられる。また、第３の条件よりもゲート電圧Ｖｇ、ドレイン電圧Ｖｄ及びソース電圧Ｖｓを下げた、半導体基板１０１を接地し、ゲート電圧Ｖｇを４Ｖ、ドレイン電圧Ｖｄを４Ｖ、ソース電圧Ｖｓを１Ｖとする第４の条件（Ｖｇ／Ｖｄ／Ｖｓ／Ｖｂ＝４／４／１／０（Ｖ）））も考えられる。更に、半導体基板１０１を接地し、ゲート電圧Ｖｇを５Ｖ、ドレイン電圧Ｖｄを５Ｖ、ソース電圧Ｖｓを１Ｖとする第５の条件（Ｖｇ／Ｖｄ／Ｖｓ／Ｖｂ＝５／５／１／０（Ｖ）））も考えられる。図８（Ａ）は、プログラムの第３の条件を示す断面図であり、図８（Ｂ）は、プログラムの第４の条件を示す断面図であり、図８（Ｃ）は、プログラムの第５の条件を示す断面図である。図９に、第１〜第５の条件のプログラム前後のＩｄ−Ｖｇ特性を示す。
【００５６】
図９に示すように、第３の条件によれば、第２の条件と同様のＩｄ−Ｖｇ特性が得られる。第５の条件によれば、第１及び第３の条件よりもプログラムスピードが高い。一方、第４の条件では、第１〜第３の条件よりもプログラムスピードが低い。ただし、プログラムスピードが低くても、プログラム電流が小さければ、所定の閾値電圧の変化量ΔＶｔｈを得るためのプログラム動作に要する消費電力を低減することができる。
【００５７】
そこで、本発明者らは、第４の条件のプログラム時間依存を調査した。この調査では、第１の条件でプログラム時間を１０μｓとした場合と同等のドレイン電流Ｉｄの低下量が得られるプログラム時間、及び第５の条件でプログラム時間を１０μｓとした場合と同等のドレイン電流Ｉｄの低下量が得られるプログラム時間を求めた。この結果を図１０に示す。
【００５８】
図１０に示すように、第４の条件でプログラム時間を２０μｓとした場合に、第１の条件でプログラム時間を１０μｓとした場合と同等のドレイン電流Ｉｄの低下量が得られた。また、第４の条件でプログラム時間を１７０μｓとした場合に、第５の条件でプログラム時間を１０μｓとした場合と同等のドレイン電流Ｉｄの低下量が得られた。
【００５９】
本発明者らは、第１の条件、第４の条件及び第５の条件のＩｄ−Ｖｇ特性も調査した。この結果を図１１に示す。図１１に示すように、第１の条件におけるプログラム電流は１２０μＡであり、第４の条件におけるプログラム電流は９μＡであり、第５の条件におけるプログラム電流は３０μＡである。
【００６０】
下記表１に、以上の実験により測定された第１の条件、第４の条件及び第５の条件の消費電力を示す。
【００６１】
【表１】
2019204925.tif 000003
【００６２】
表１に示すように、第４の条件で１０μｓのプログラムを行った場合には、第１の条件で１０μｓのプログラムを行った場合の１／１２程度まで消費電力が低減された。第４の条件で１０μｓのプログラムを行った場合の閾値電圧の変化量ΔＶｔｈは、第１の条件で１０μｓのプログラムを行った場合の閾値電圧の変化量ΔＶｔｈよりも小さいが、第４の条件で２０μｓのプログラムを行うことで同程度の変化量ΔＶｔｈを得ることができる。そして、第４の条件で２０μｓのプログラムを行った場合でも消費電力は０．７ｎＪと極めて低い。
【００６３】
また、第５の条件で１０μｓのプログラムを行うことにより、消費電力が１．５ｎＪとなるものの、極めて大きな変化量ΔＶｔｈを得ることができる。つまり、第５の条件によれば、消費電力を第１の条件の１／３以下としながら、極めて高いプログラムスピードを得ることができる。第４の条件で１７０μｓのプログラムを行えば同程度の変化量ΔＶｔｈを得ることができるが、プログラム時間が長く、この点で第５の条件が好ましい。
【００６４】
そして、第１の実施形態では、上述のように、プログラム動作時に、半導体基板１０１が接地され、ゲート電極１１７に第１の電圧が印加され、ドレイン領域１１５ｄに第２の電圧が印加され、ソース領域１１５ｓに第３の電圧が印加される。第３の電圧は第１の電圧及び第２の電圧よりも低い。従って、上述の実験から明らかなように、第１の実施形態によれば、このような電圧条件が採用されるため、プログラム動作時の消費電力を大幅に低減することができる。
【００６５】
なお、第１の電圧及び第２の電圧は互いに等しくてもよく、互いに相違していてもよいが、回路構成の複雑化を回避するために、互いに等しいことが好ましい。また、第３の電圧は１Ｖに限定されず、例えば０．９Ｖ又は０．３Ｖ等であってもよい。
【００６６】
また、第３の条件によれば、プログラムスピードを向上し、プログラム電流を低減できると考えられるが、６Ｖの電圧を生成するために消費電力が上昇するおそれがある。従って、ゲート電圧Ｖｇ（第１の電圧）及びドレイン電圧Ｖｄ（第２の電圧）は５Ｖ以下とすることが好ましい。
【００６７】
次に、複数のメモリトランジスタ１０を含む不揮発性メモリについて説明する。図１２は、複数のメモリトランジスタ１０を含む不揮発性メモリの一例を示す図である。図１２には、複数のメモリトランジスタ１０を含む不揮発性メモリの一例の要部平面レイアウトを模式的に図示している。
【００６８】
図１２に示すように、複数のメモリトランジスタ１０を含む不揮発性メモリ８０（半導体装置）は、素子分離領域（素子分離領域１０２に相当）に画定された素子領域として、方向Ｓに延在され、方向Ｓと直交する方向Ｔに並設された複数（一例として４つ）のアクティブ領域８１ａ，８１ｂ，８１ｃ，８１ｄを有する。これらのアクティブ領域８１ａ，８１ｂ，８１ｃ，８１ｄを横切るように、方向Ｔに、ゲート絶縁膜（ゲート絶縁膜１１６に相当）を介して、ワード線ＷＬ１，ＷＬ２（ゲート電極１１７に相当）が延在される。ワード線ＷＬ１，ＷＬ２の側壁には、サイドウォール絶縁膜８３（サイドウォール絶縁膜１２０ｓ及び１２０ｄに相当）が形成される。各アクティブ領域８１ａ，８１ｂ，８１ｃ，８１ｄのワード線ＷＬ１，ＷＬ２の両側にそれぞれ、ソース領域又はドレイン領域として機能する不純物領域８４（ソース領域１１５ｓ及びドレイン領域１１５ｄに相当）が形成される。サイドウォール絶縁膜８３の下方で、二つの不純物領域８４の内側には、第１の半導体領域（第１の半導体領域１１４ｓに相当）及び第２の半導体領域（第２の半導体領域１１４ｄに相当）が形成され、これらの間にチャネル領域（チャネル領域１１３に相当）が形成される。また、チャネル領域の下方に、ＳＣＲ層となる不純物領域（第３の半導体領域１１２に相当）が形成される。不揮発性メモリ８０には、これらの要素によって形成された複数（一例として８つ）のメモリトランジスタ９０ａ，９０ｂ，９０ｃ，９０ｄ，９０ｅ，９０ｆ，９０ｇ，９０ｈ（メモリトランジスタ１０に相当）が含まれる。
【００６９】
各不純物領域８４上には、上層に向かって延びるプラグ９１（コンタクト）が形成される。各不純物領域８４は、プラグ９１を介して、第１層目の導体層に含まれる配線９２ａ，９２ｂに接続される。
【００７０】
配線９２ａは、方向Ｔに延在される。配線９２ａは、アクティブ領域８１ａのメモリトランジスタ９０ａ，９０ｂで共用される不純物領域８４に、プラグ９１を介して接続される。配線９２ａは、アクティブ領域８１ｂのメモリトランジスタ９０ｃ，９０ｄで共用される不純物領域８４に、プラグ９１を介して接続される。配線９２ａは、アクティブ領域８１ｃのメモリトランジスタ９０ｅ，９０ｆで共用される不純物領域８４に、プラグ９１を介して接続される。配線９２ａは、アクティブ領域８１ｄのメモリトランジスタ９０ｇ，９０ｈで共用される不純物領域８４に、プラグ９１を介して接続される。配線９２ａは、ソース線（ＳＬ１）として用いられる。
【００７１】
配線９２ｂは、各メモリトランジスタ９０ａ，９０ｂ，９０ｃ，９０ｄ，９０ｅ，９０ｆ，９０ｇ，９０ｈの、ソース線ＳＬ１と繋がる不純物領域８４とは反対側の不純物領域８４に、プラグ９１を介して接続される。
【００７２】
各配線９２ｂ上には、上層に向かって延びるビア９３が形成される。アクティブ領域８１ａのメモリトランジスタ９０ａ，９０ｂの不純物領域８４に繋がる配線９２ｂは、ビア９３を介して、方向Ｓに延在されるビット線ＢＬ１に接続される。アクティブ領域８１ｂのメモリトランジスタ９０ｃ，９０ｄの不純物領域８４に繋がる配線９２ｂは、ビア９３を介して、方向Ｓに延在されるビット線ＢＬ２に接続される。アクティブ領域８１ｃのメモリトランジスタ９０ｅ，９０ｆの不純物領域８４に繋がる配線９２ｂは、ビア９３を介して、方向Ｓに延在されるビット線ＢＬ３に接続される。アクティブ領域８１ｄのメモリトランジスタ９０ｇ，９０ｈの不純物領域８４に繋がる配線９２ｂは、ビア９３を介して、方向Ｓに延在されるビット線ＢＬ４に接続される。ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、不揮発性メモリ８０の第２層目の導体層に含まれる。ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４には、それぞれプログラムイネーブル信号で制御されるスイッチングトランジスタＰＥ１，ＰＥ２，ＰＥ３，ＰＥ４の一端が接続される。スイッチングトランジスタＰＥ１，ＰＥ２，ＰＥ３，ＰＥ４の他端には第３の電圧の電圧源９５が接続される。
【００７３】
不揮発性メモリ８０では、個々のメモリトランジスタ９０ａ，９０ｂ，９０ｃ，９０ｄ，９０ｅ，９０ｆ，９０ｇ，９０ｈが、１つのメモリセルとして機能する。不揮発性メモリ８０における情報のプログラム、リード及びイレーズの各動作の一例について、図１３、図１４及び図１５を参照して具体的に説明する。なお、ここでは、ｎチャネル型のメモリトランジスタ９０ａ，９０ｂ，９０ｃ，９０ｄ，９０ｅ，９０ｆ，９０ｇ，９０ｈを備える不揮発性メモリ８０を例にする。
【００７４】
図１３は、不揮発性メモリ８０のプログラム動作を示す図である。図１３（Ａ）にはプログラム動作時の当該不揮発性メモリの要部平面を模式的に図示し、図１３（Ｂ）にはプログラム動作時の当該不揮発性メモリの要部断面を模式的に図示している。なお、図１３（Ｂ）は図１３（Ａ）のＬ１−Ｌ１断面模式図である。
【００７５】
例えば、メモリトランジスタ９０ａ（メモリセル）に対するプログラム動作時には、半導体基板８２（半導体基板１０１及びウェル１１１に相当）が接地され、ゲート絶縁膜８１上のワード線ＷＬ１の電位がｈｉｇｈ（第１の電圧）、ビット線ＢＬ１の電位がｌｏｗ（第３の電圧）、ソース線ＳＬ１の電位がｈｉｇｈ（第２の電圧）とされる。非選択のワード線ＷＬ２の電位はｌｏｗ（０Ｖ）、非選択のビット線ＢＬ２〜ＢＬ４の電位はｈｉｇｈ（４Ｖ〜５Ｖ）とされる。これにより、メモリトランジスタ９０ａの第２の半導体領域８６（第２の半導体領域１１４ｄに相当）上方のサイドウォール絶縁膜８３（サイドウォール絶縁膜１２０ｄに相当）に、ホットエレクトロン（ホットキャリア４９、電荷４９ａ）が注入、蓄積され、情報のプログラムが行われる。
【００７６】
メモリトランジスタ９０ａの第２の半導体領域８６が極低濃度である場合、第２の半導体領域８６の電場は比較的小さい。一方、第２の半導体領域８６の外側に隣接する不純物領域８４は高濃度であるため、電場は不純物領域８４の端部で急激に大きくなる。結果として、ソース線ＳＬ１側の不純物領域８４（ドレイン）近傍でホットエレクトロンが効率的に生成され、生成されたホットエレクトロンが第２の半導体領域８６上方のサイドウォール絶縁膜８３に効率良く注入される。また、第１の半導体領域８５の不純物濃度が第２の半導体領域８６の不純物濃度よりも高いため、優れた耐久性を得ることができる。
【００７７】
図１４は、不揮発性メモリ８０のリード動作を示す図である。図１４（Ａ）にはリード動作時の当該不揮発性メモリの要部平面を模式的に図示し、図１４（Ｂ）にはリード動作時の当該不揮発性メモリの要部断面を模式的に図示している。なお、図１４（Ｂ）は図１４（Ａ）のＬ２−Ｌ２断面模式図である。
【００７８】
メモリトランジスタ９０ａに対するリード動作時には、ワード線ＷＬ１の電位がｈｉｇｈ（２．０Ｖ）、ビット線ＢＬ１の電位がｈｉｇｈ（０．５Ｖ）、ソース線ＳＬ１の電位がｌｏｗ（０Ｖ）とされる。非選択のワード線ＷＬ２の電位はｌｏｗ（０Ｖ）、非選択のビット線ＢＬ２〜ＢＬ４の電位はｌｏｗ（０Ｖ）とされる。なお、図１４には、サイドウォール絶縁膜８３に電荷４９ａが注入、蓄積されたメモリトランジスタ９０ａを例示している。このような電位とした時にビット線ＢＬ１側からソース線ＳＬ１側に流れる電流を検出することで、メモリトランジスタ９０ａの情報のリードが行われる。
【００７９】
図１５は、不揮発性メモリ８０のイレーズ動作を示す図である。図１５（Ａ）にはイレーズ動作時の当該不揮発性メモリの要部平面を模式的に図示し、図１５（Ｂ）にはイレーズ動作時の当該不揮発性メモリの要部断面を模式的に図示している。なお、図１５（Ｂ）は図１５（Ａ）のＬ３−Ｌ３断面模式図である。
【００８０】
メモリトランジスタ９０ａに対するイレーズ動作時には、まず、ワード線ＷＬ１に繋がるメモリトランジスタ９０ａ，９０ｃ，９０ｅ，９０ｇに対して上記のようなプログラム動作が行われる。このようにメモリトランジスタ９０ａ，９０ｃ，９０ｅ，９０ｇがプログラム状態とされた後、ワード線ＷＬ１の電位が負（ｎｅｇａｔｉｖｅ，−５Ｖ〜−６Ｖ）、ビット線ＢＬ１〜ＢＬ４の電位がｌｏｗ（０Ｖ）、ソース線ＳＬ１の電位がｈｉｇｈ（４Ｖ〜５Ｖ）とされる。非選択のワード線ＷＬ２の電位はｌｏｗ（０Ｖ）とされる。これにより、メモリトランジスタ９０ａを含む、ワード線ＷＬ１に繋がるメモリトランジスタ９０ａ，９０ｃ，９０ｅ，９０ｇにプログラムされた情報のイレーズが行われる。
【００８１】
イレーズ動作時には、ソース線ＳＬ１側の不純物領域８４近傍でホットホール（ホットキャリア４９）が生成され、第２の半導体領域８６上方のサイドウォール絶縁膜８３に蓄積されていた電子（電荷４９ａ）が中和される。ホットホールは、ソース線ＳＬ１側の不純物領域８４近傍で生成されるため、当該不純物領域８４から離れた領域の閾値電圧への影響が抑えられる。従って、ワード線ＷＬ１のゲート長Ｌｇを過剰に小さくしなければ、全体としての閾値電圧は正、つまりメモリトランジスタ９０ａのオフ電流が初期の値を大きく超えることはない。
【００８２】
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態に係る半導体装置では、スイッチングトランジスタと接地との間に第３の電圧の電圧源に代えて抵抗素子が接続されている。他の構成は第１の実施形態と同様である。図１６は、第２の実施形態に係る半導体装置の一部を示す図である。図１６には、図１３（Ｂ）に相当する部分を示す。
【００８３】
図１６に示すように、スイッチングトランジスタＰＥ１と接地との間に、電圧源９５に代えて抵抗素子Ｒが接続されている。このように構成された第２の実施形態では、メモリトランジスタ９０ａにプログラム電流が流れると、抵抗素子Ｒにて電圧降下が生じ、その分だけソース電圧が上昇する。例えば、抵抗素子Ｒの抵抗値が３０ｋΩであれば、３０μＡのプログラム電流が流れると、ソース電圧は０．９Ｖとなる。また、０．３Ｖのソース電圧を得ようとする場合には、抵抗素子Ｒの抵抗値は１０ｋΩでよい。更に、Ｎ本（Ｎは２以上の整数）のビット線について一括してプログラムする場合には、プログラム電流の総和がＮ倍となるため、抵抗素子Ｒの抵抗値は１本についてプログラムする場合の１／Ｎにすることができる。
【００８４】
このように、第２の実施形態によれば、電圧源９５を用いずに第３の電圧を得ることができる。例えば、抵抗素子Ｒは多結晶シリコン（ポリＳｉ）を用いて構成することができる。抵抗素子Ｒを、十分な寄生抵抗を備えたトランジスタで構成してもよい。
【００８５】
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態に係る半導体装置では、スイッチングトランジスタとして、寄生抵抗が比較的大きなものが用いられ、このスイッチングトランジスタの他端が接地されている。他の構成は第１の実施形態と同様である。図１７は、第３の実施形態に係る半導体装置の一部を示す断面図である。図１７には、図１３（Ｂ）に相当する部分を示す。
【００８６】
図１７に示すように、ビット線ＢＬ１と接地との間に、スイッチングトランジスタＰＥ１に代えてスイッチングトランジスタＰＥ１ａが接続されている。スイッチングトランジスタＰＥ１ａは、スイッチングトランジスタＰＥ１よりも寄生抵抗が大きく構成されており、オン抵抗が調整可能である。
【００８７】
このように構成された第３の実施形態では、メモリトランジスタ９０ａにプログラム電流が流れると、スイッチングトランジスタＰＥ１ａにて電圧降下が生じ、その分だけソース電圧が上昇する。つまり、スイッチングトランジスタＰＥ１ａは、スイッチングトランジスタＰＥ１及び抵抗素子Ｒの機能を具備している。
【００８８】
ここで、スイッチングトランジスタＰＥ１ａのゲート電圧の好ましい範囲について説明する。本発明者らは、図１８に示す回路を準備し、その特性を測定した。メモリトランジスタ９０ａのゲート幅、ゲート長はそれぞれ０．１６μｍ、０．１０μｍであり、スイッチングトランジスタＰＥ１ａのゲート幅、ゲート長はそれぞれ０．３０μｍ、０．３５μｍである。スイッチングトランジスタＰＥ１ａのゲート酸化膜の厚さは７ｎｍである。ここでは、第５の条件のように、メモリトランジスタ９０ａのゲート電圧Ｖｇ及びドレイン電圧Ｖｄを５Ｖとした。
【００８９】
スイッチングトランジスタＰＥ１ａのゲート電圧Ｖｇａが１．０Ｖ〜３．５Ｖの範囲で、メモリトランジスタ９０ａに流れるドレイン電流Ｉｄを測定した。この結果を図１９に示す。図１９の縦軸に示すドレイン電流Ｉｄは、スイッチングトランジスタＰＥ１ａを設けず、メモリトランジスタ９０ａのソースを接地した場合のドレイン電流Ｉｄを１００％として規格化してある。図１９に示すように、ゲート電圧Ｖｇａを高くするほど、ドレイン電流Ｉｄが大きくなる。図１９に示す結果から、１Ｖ程度のゲート電圧Ｖｇａでメモリトランジスタ９０ａのソース電圧が１Ｖ程度になっていると考えられる。
【００９０】
スイッチングトランジスタＰＥ１ａのゲート電圧Ｖｇａが１．０Ｖ〜３．５Ｖの範囲で、１００００回のプログラム及びイレーズを行った場合の動作ウィンドウを測定した。この結果を図２０に示す。図２０に示すように、ゲート電圧Ｖｇａが１．６Ｖ未満であると、動作ウィンドウが狭くなる。
【００９１】
図１９及び図２０に示す結果から、ゲート幅、ゲート長、ゲート酸化膜の厚さがそれぞれ０．３０μｍ、０．３５μｍ、７ｎｍのスイッチングトランジスタＰＥ１ａを用いる場合、ゲート電圧Ｖｇａは１．６Ｖ以上とすることが好ましい。
【００９２】
以下、本発明の諸態様を付記としてまとめて記載する。
【００９３】
（付記１）
半導体基板の上方に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上方に設けられたゲート電極と、
前記ゲート電極の側壁及び前記半導体基板の上方に設けられたサイドウォール絶縁膜と、
前記ゲート電極の両側の前記半導体基板内にそれぞれ設けられ、第１導電型の不純物を含むソース領域及びドレイン領域と、
前記半導体基板内であって、前記サイドウォール絶縁膜の前記ゲート電極よりも前記ソース領域側に位置する第１の部分の下方に設けられ、前記ソース領域よりも低濃度で第１導電型の不純物を含む第１の半導体領域と、
前記半導体基板内であって、前記サイドウォール絶縁膜の前記ゲート電極よりも前記ドレイン領域側に位置する第２の部分の下方に設けられ、前記第１導電型の不純物の濃度が前記ドレイン領域よりも低い第２の半導体領域と、
前記第１の半導体領域と前記第２の半導体領域との間の前記半導体基板内に設けられたチャネル領域と、
前記チャネル領域の下方の前記半導体基板内に設けられ、前記チャネル領域よりも高濃度の前記第１導電型とは異なる第２導電型の不純物を含む第３の半導体領域と、
を有し、
前記サイドウォール絶縁膜に電荷を注入することによって情報を記憶し、
前記サイドウォール絶縁膜への電荷の注入時に、
前記半導体基板が接地され、
前記ゲート電極に接地電位よりも高い第１の電圧が印加され、
前記ドレイン領域に接地電位よりも高い第２の電圧が印加され、
前記ソース領域に前記接地電位よりも高く、前記第１の電圧及び前記第２の電圧よりも低い第３の電圧が印加されることを特徴とする半導体装置。
（付記２）
前記第１の電圧及び前記第２の電圧が互いに等しいことを特徴とする付記１に記載の半導体装置。
（付記３）
前記ソース領域と接地との間に接続された抵抗素子を有することを特徴とする付記１又は２に記載の半導体装置。
（付記４）
前記ソース領域と接地との間に接続されたトランジスタを有することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
（付記５）
前記第３の電圧は０．３Ｖ、０．９Ｖ又は１Ｖであることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
（付記６）
前記第１の電圧及び前記第２の電圧は５Ｖ以下であることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
（付記７）
前記第１の電圧は１．６Ｖ以上であることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
（付記８）
前記第２の半導体領域における前記第１導電型の不純物の濃度が前記第１の半導体領域における前記第１導電型の不純物の濃度よりも低いことを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
（付記９）
前記第２の半導体領域は、ノンドープ領域であることを特徴とする付記８に記載の半導体装置。
【符号の説明】
【００９４】
１０：メモリトランジスタ
１００：半導体装置
１０１：半導体基板
１１２：第３の半導体領域（スクリーン層）
１１３：チャネル領域
１１４ｓ：第１の半導体領域
１１４ｄ：第２の半導体領域
１１５ｓ：ソース領域
１１５ｄ：ドレイン領域
１１７：ゲート電極
１１８ｓ、１１８ｄ：酸化膜
１１９ｓ、１１９ｄ：窒化膜
１２０ｓ、１２０ｄ：サイドウォール絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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