(57)【要約】【課題】減圧ＣＶＤ法を用いて窒化物半導体上にＳｉＮ膜を成膜する際に、窒化物半導体の表面の結晶状態の荒れを低減する。【解決手段】このＳｉＮ膜の成膜方法は、窒化物半導体を反応炉内に導入する導入工程と、反応炉内の雰囲気を窒素（Ｎ2）雰囲気に置換する第１の置換工程と、反応炉内の圧力を第１の圧力に設定し、反応炉内の温度を７００℃以上の第１の温度に昇温する昇温工程と、反応炉内の雰囲気をアンモニア（ＮＨ3）雰囲気へ置換する第２の置換工程と、反応炉内にジクロロシラン（ＳｉＨ2Ｃｌ2）を供給してＳｉＮ膜を成膜する成膜工程と、を含む。昇温工程において反応炉内の温度が次の数式を満たす温度Ｔ（単位Ｋ）：１０３・Ａ／Ｔ＋Ｂ＝ｅｘｐ（Ｐ／Ｃ）（但し、Ｐは第１の圧力（単位Ｐａ）、Ａ，Ｂ，Ｃは定数）に到達した時間から、成膜工程においてＳｉＮ膜の成膜を開始するまでの時間を６０分以内とする。【選択図】図２
2019204901.tif 000002
【特許請求の範囲】
【請求項１】
窒化物半導体に接する窒化珪素パッシベーション膜を成膜する方法であって、
前記窒化物半導体を反応炉内に導入する導入工程と、
前記反応炉内の雰囲気を窒素（Ｎ２）雰囲気に置換する第１の置換工程と、
前記反応炉内の圧力を第１の圧力に設定し、前記反応炉内の温度を７００℃以上の第１の温度に昇温する昇温工程と、
前記反応炉内の雰囲気をアンモニア（ＮＨ３）雰囲気へ置換する第２の置換工程と、
前記反応炉内にジクロロシラン（ＳｉＨ２Ｃｌ２）を供給して前記窒化珪素パッシベーション膜を成膜する成膜工程と、
を含み、
前記昇温工程において前記反応炉内の温度が次の数式を満たす温度Ｔ（単位Ｋ）：
１０３・Ａ／Ｔ＋Ｂ＝ｅｘｐ（Ｐ／Ｃ）
（但し、Ｐは前記第１の圧力（単位Ｐａ）、Ａ，Ｂ，Ｃは定数）に到達した時間から、前記成膜工程において前記窒化珪素パッシベーション膜の成膜を開始するまでの時間を６０分以内とする、窒化珪素パッシベーション膜の成膜方法。
【請求項２】
前記導入工程において、炉内温度を５００℃以下とした状態で前記反応炉内に前記窒化物半導体を導入する、請求項１に記載の窒化珪素パッシベーション膜の成膜方法。
【請求項３】
前記昇温工程は、前記反応炉内の圧力を前記第１の圧力とした後、前記温度Ｔより低い温度にて前記反応炉のリーク検査を行う工程を含む、請求項１または２に記載の窒化珪素パッシベーション膜の成膜方法。
【請求項４】
前記昇温工程及び前記第２の置換工程において、前記反応炉内に前記窒化物半導体を導入したときの温度と前記第１の温度との差の１０％に相当する温度だけ前記第１の温度より低い温度に前記反応炉内の温度が到達した段階で、アンモニア雰囲気への置換を開始する、請求項１〜３のいずれか１項に記載の窒化珪素パッシベーション膜の成膜方法。
【請求項５】
窒化物半導体を主構成材料とする半導体デバイスの製造方法であって、
複数の窒化物半導体層を含む積層構造を基板上に成長する工程と、
請求項１〜４のいずれか１項に記載の方法を用いて、前記積層構造に接する窒化珪素パッシベーション膜を成膜する工程と、
前記窒化珪素パッシベーション膜に開口を形成し、該開口を介して前記積層構造に接触する電極を形成する工程と、
を含む、半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化珪素パッシベーション膜の成膜方法及び半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
特許文献１，２には、窒化物半導体を用いた高移動度トランジスタ（ＨＥＭＴ）に関する技術が開示されている。特許文献１に記載されたＨＥＭＴは、ＳｉＣ基板上に、化合物半導体層と、化合物半導体層を覆う窒化珪素（ＳｉＮ）からなる保護膜とを備える。保護膜には開口が形成されており、その開口を埋め込み化合物半導体層と接するゲート電極が形成されている。保護膜は、プラズマＣＶＤ（Chemical Vapor Deposition）にて形成される。
【０００３】
特許文献２に記載されたＨＥＭＴは、基板上に形成された積層部を備える。積層部を構成する各層は、III族窒化物材料を含む。積層部の上層は、ＳｉＮを含むパッシベーション膜によって覆われている。この特許文献２には、Ｓｉ3Ｎ4からなるパッシベーション膜を、減圧ＣＶＤ法を用いて５５０℃より高い温度（好ましくは７００℃より高い温度）で成膜するとの記載がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−０７７６２１号公報
【特許文献２】特開２０１３−１２３０４７号公報
【非特許文献】
【０００５】
【非特許文献１】Kevin J. Chen et al., "GaN-on-Si Power Technology: Devices andApplications" IEEE Transactions On Electron Devices, Vol. 64, No. 3, p.779, March 2017
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、例えばＧａＮ系半導体などの窒化物半導体を用いた半導体デバイスが開発されている。窒化物半導体を用いた半導体デバイスでは、半導体の最表面を保護（パッシベーション）するために、同じ窒化物である窒化珪素（ＳｉＮ）膜が用いられることが多い。窒化物半導体上にＳｉＮ膜を成膜する場合には、比較的低温で成膜する為に、プラズマを用いた成膜方法（プラズマＣＶＤ、電子サイクロトロン共鳴（Electron Cyclotron Resonance；ＥＣＲ）スパッタ等）が用いられる。従って、窒化物半導体の表面には、プラズマによるダメージが形成される。
【０００７】
一方、シリコン半導体上に窒化珪素膜を成膜する場合には、減圧（Low Pressure；ＬＰ）ＣＶＤ法を用いる。減圧ＣＶＤ法は、成膜圧力を下げて原料ガスの反応速度を制御し、成膜温度を高くすることにより、良質の膜を形成する方法である。シリコン半導体は高温環境下で安定であるため、このような減圧ＣＶＤ法による成膜が適している。本発明者は、窒化物半導体上の窒化珪素膜にも減圧ＣＶＤ法を用いることができれば、プラズマによるダメージを窒化物半導体の表面に与えることなく、窒化珪素膜を好適に形成することができると考えた。
【０００８】
しかしながら、減圧ＣＶＤ法により窒化物半導体エピタキシャル成長層上に窒化珪素膜を成膜すると、高温且つ低圧の環境下、エピタキシャル成長層内の窒素原子が抜けてしまい、窒化物半導体の表面の結晶状態が荒れるという問題がある。更に、減圧ＣＶＤ法により窒化珪素膜を成膜する際には、珪素（Ｓｉ）の原料ガスとして、面内均一性を高めるためモノシラン（ＳｉＨ４）ではなくジクロロシラン（ＳｉＨ２Ｃｌ２）を用いることが多い。ジクロロシランには、窒化物半導体に対してエッチングガスとして作用する塩素が含まれている。従って、塩素のエッチング作用により、窒化物半導体の表面の結晶状態が更に荒れてしまう。表面の結晶状態が荒れると、半導体デバイスの動作特性が劣化してしまう。
【０００９】
本発明は、このような問題点に鑑みてなされたものであり、減圧ＣＶＤ法を用いて窒化物半導体上に窒化珪素パッシベーション膜を成膜する際に、窒化物半導体の表面の結晶状態の荒れを低減できる成膜方法及び半導体デバイスの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決するために、一実施形態に係る窒化珪素パッシベーション膜の成膜方法は、窒化物半導体に接する窒化珪素パッシベーション膜を成膜する方法であって、窒化物半導体を反応炉内に導入する導入工程と、反応炉内の雰囲気を窒素（Ｎ２）雰囲気に置換する第１の置換工程と、反応炉内の圧力を第１の圧力に設定し、反応炉内の温度を８００℃以上の第１の温度に昇温する昇温工程と、反応炉内の雰囲気をアンモニア（ＮＨ３）雰囲気へ置換する第２の置換工程と、反応炉内にジクロロシラン（ＳｉＨ２Ｃｌ２）を供給して窒化珪素パッシベーション膜を成膜する成膜工程と、を含む。昇温工程において反応炉内の温度が次の数式を満たす温度Ｔ（単位Ｋ）：
１０３・Ａ／Ｔ＋Ｂ＝ｅｘｐ（Ｐ／Ｃ）
（但し、Ｐは前記第１の圧力（単位Ｐａ）、Ａ，Ｂ，Ｃは定数）に到達した時間から、成膜工程において窒化珪素パッシベーション膜の成膜を開始するまでの時間を６０分以内とする。
【発明の効果】
【００１１】
本発明による窒化珪素パッシベーション膜の成膜方法及び半導体デバイスの製造方法によれば、減圧ＣＶＤ法を用いて窒化物半導体上に窒化珪素パッシベーション膜を成膜する際に、窒化物半導体の表面の結晶状態の荒れを低減できる。
【図面の簡単な説明】
【００１２】
【図１】図１は、第１実施形態に係る成膜方法によって形成されるＳｉＮパッシベーション膜を示す側面図である。
【図２】図２は、第１実施形態によるＳｉＮパッシベーション膜３の成膜方法を示すフローチャートである。
【図３】図３は、ＳｉＮパッシベーション膜３を成長する際の反応炉内の温度および供給ガスの手順を示す図である。
【図４】図４は、窒素の平衡蒸気圧と温度との関係を示すグラフである。
【図５】図５は、横軸を圧力とし、縦軸を温度としたときの、図４の直線Ｌ１に相当する曲線Ｌ２を示すグラフである。
【図６】図６は、成膜前窒素抜け時間と、窒化物半導体層５の表面粗さを表すＲＭＳ値との関係を示すグラフである。
【図７】図７は、ＡＦＭにより得られた窒化物半導体層５の表面画像である。
【図８】図８は、ＡＦＭにより得られた窒化物半導体層５の表面画像である。
【図９】図９は、ＡＦＭにより得られた窒化物半導体層５の表面画像である。
【図１０】図１０は、ウェハ導入時の炉内温度と、窒化物半導体層５の表面粗さを表すＲＭＳ値との関係を示すグラフである。
【図１１】図１１は、第２実施形態による製造方法の各工程を示す図である。
【図１２】図１２は、第２実施形態による製造方法の各工程を示す図である。
【図１３】図１３は、第２実施形態による製造方法の各工程を示す図である。
【発明を実施するための形態】
【００１３】
本発明の実施形態に係る窒化珪素（ＳｉＮ）パッシベーション膜の成膜方法及び半導体デバイスの製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１４】
（第１実施形態）
図１は、本発明の第１実施形態に係る成膜方法によって形成されるＳｉＮパッシベーション膜を示す側面図である。このＳｉＮパッシベーション膜３は、窒化物半導体層５の表面と接しており、窒化物半導体層５の表面上に減圧ＣＶＤ法によって成膜されたものである。窒化物半導体層５は、例えば炭化シリコン（ＳｉＣ）などの基板７上に成長した層であって、例えばＧａＮ層である。窒化物半導体層５及び基板７は、エピタキシャルウェハ９を構成する。
【００１５】
図２は、本実施形態によるＳｉＮパッシベーション膜３の成膜方法を示すフローチャートである。まず、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて、窒化物半導体層５を基板７上に成長し、エピタキシャルウェハ９を作製する（工程Ｓ１）。次に、減圧ＣＶＤ法を用いて、ＳｉＮパッシベーション膜３を窒化物半導体層５上に成長する（工程Ｓ２）。この工程Ｓ２の詳細について、図２及び図３を参照しながら説明する。図３は、ＳｉＮパッシベーション膜３を成長する際の反応炉内の温度（以下、炉内温度という）および供給ガスの手順を示す図である。
【００１６】
まず、炉内温度を５００℃以下に設定する（工程Ｓ２１）。このときの炉内温度は、４００℃以下でもよく、或いは３００℃以下でもよい。また、このときの炉内温度は、室温（２５℃）以上としてもよい。一実施例では、炉内温度は５００℃である。炉内温度が５００℃以下の温度で安定した後、窒化物半導体層５を含むエピタキシャルウェハ９を大気雰囲気にて減圧ＣＶＤ装置の反応炉内に導入する（工程Ｓ２２：導入工程）。次に、反応炉内の真空引きと窒素（Ｎ2）の導入とを繰り返し行うことにより（サイクルパージ）、反応炉内の雰囲気を窒素（Ｎ2）雰囲気に置換する（工程Ｓ２３：第１の置換工程）。
【００１７】
上記のサイクルパージが終了した後、反応炉内の圧力（以下、炉内圧力という）を、１０Ｐａ以上の第１の圧力に変更する（工程Ｓ２４）。この第１の圧力は、１００Ｐａ以下でもよい。一実施例では、第１の圧力は２０Ｐａである。その後、炉内圧力を第１の圧力に維持しつつ、炉内温度を７００℃以上の第１の温度に変更する（工程Ｓ２５：昇温工程）。この第１の温度は、８００℃以下が好ましい。一実施例では、第１の温度は８００℃である。また、昇温速度（レート）は早いほど好ましい。一例では、５００℃から８００℃まで３０分で昇温するが、その期間を１０分以下とする。
【００１８】
続いて、炉内を減圧するとともに、反応炉内の雰囲気を窒素からアンモニア（ＮＨ3）に置換する（工程Ｓ２６：第２の置換工程）。まず、反応炉内を真空引きしてその圧力を第１の圧力よりも低い第２の圧力にする。第２の圧力は、１０Ｐａ以下、あるいは２Ｐａ以下でよい。また、第２の圧力は、１Ｐａ以上でもよい。次いで、反応炉内にアンモニアを導入する。一例では、炉内圧力が２Ｐａとなるまで真空引きした後、アンモニアを導入する。上記の真空引き及びアンモニアの導入を数回繰り返す。反応炉内を窒素雰囲気からアンモニア雰囲気に置換する際の反応炉内の真空引きにおいて、窒化物半導体層５の表面を減圧雰囲気（例えば１０Ｐａ以下）に晒す時間の合計は、２０分以下が望ましい。一例では、この時間を１０分以下に設定する。
【００１９】
最後の真空引きの後、反応炉内にジクロロシラン（ＳｉＨ２Ｃｌ２）及びアンモニアを同時に供給して、ＳｉＮパッシベーション膜３を成膜する（工程Ｓ２７：成膜工程）。この工程Ｓ２７では、アンモニア流量及びジクロロシラン流量を互いに略等しくしてもよい。アンモニア流量及びジクロロシラン流量は、例えば共に１００ｓｃｃｍである。１ｓｃｃｍは、１ａｔｍ、０℃における１ｃｍ３／分を表す。
【００２０】
ＳｉＮパッシベーション膜３の成膜が完了した後、ジクロロシランの供給を遮断して反応炉内の雰囲気をアンモニア雰囲気とする。次いで、炉内温度を第１の温度より低い温度に降温する。そして、反応炉内を窒素雰囲気に置換するため、窒素ガスによるサイクルパージを行い、ジクロロシランが分解して生成された塩素ガスを検出限界まで希釈する（工程Ｓ２８）。その後、反応炉からエピタキシャルウェハ９を取り出す（工程Ｓ２９）。以上の工程により、窒化物半導体層５上にＳｉＮパッシベーション膜３が成膜される。なお、この例では成膜後、反応炉内を降温させた後に窒素雰囲気への置換を行っているが、成膜後、炉内温度を成膜温度（第１の温度）に維持した状態で、反応炉内を窒素雰囲気に置換してもよい。この場合、反応炉内を窒素雰囲気に維持した状態で、炉内温度を初期温度（例えば５００℃）まで低下させる。
【００２１】
ここで、昇温工程Ｓ２５及び第２の置換工程Ｓ２６では、窒化物半導体層５の表面からの窒素抜けが生じる。窒化物半導体層５の表面からの窒素抜けは、窒化物半導体層５の表面の結晶状態が荒れる要因となる。窒素抜けを低減するために、本実施形態では下記のタイミングでＳｉＮパッシベーション膜３の成膜を開始する。図４は、窒素の平衡蒸気圧と温度との関係を示すグラフである。横軸には、絶対温度の逆数と、絶対温度を摂氏温度に変換した値とが併せて示されている。図中の直線Ｌ１は窒素の平衡蒸気圧を表しており、直線Ｌ１よりも左側（図のハッチング部分）において窒化物半導体層５からの窒素抜けが顕著に生じる。なお、図５は、横軸を圧力（単位：Ｐａ）とし、縦軸を摂氏温度（単位：℃）としたときの、図４の直線Ｌ１に相当する曲線Ｌ２を示すグラフである。
【００２２】
下記の数式（１）は、図４に示された直線Ｌ１を表す。Ｔは温度（単位：Ｋ）、Ｐは第１の圧力（単位：Ｐａ）である。また、Ａ，Ｂ，Ｃは定数であり、Ａ＝−１０．１であり、Ｂ＝１２．５であり、Ｃ＝０．４３４である。
１０３・Ａ／Ｔ＋Ｂ＝ｅｘｐ（Ｐ／Ｃ）  ・・・（１）
上の数式（１）を変形すると、次の数式（２）となる。
【数１】
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【００２３】
昇温工程Ｓ２５においては、炉内温度が上記の関係を満たす温度Ｔを超えたときから、窒化物半導体層５からの窒素抜けが始まる。従って、窒素抜けを低減するためには、炉内温度が上記の温度Ｔを超えてからＳｉＮパッシベーション膜３の成膜を開始するまでの時間を短くすることが極めて重要である。
【００２４】
図６は、炉内温度が上記の温度Ｔを超えてからＳｉＮパッシベーション膜３の成膜を開始するまでの時間（以下、成膜前窒素抜け時間と称する）と、窒化物半導体層５の表面粗さを表すＲＭＳ（Root Mean Square）値との関係を示すグラフである。窒化物半導体層５の表面のＲＭＳ値は、窒化物半導体層５上に成膜されたＳｉＮパッシベーション膜３をフッ酸（ＨＦ）により除去した後、窒化物半導体層５の表面を原子間力顕微鏡（ＡＦＭ）により測定して得られた数値である（以降のグラフも同様）。なお、この関係を取得するに際して、反応炉内にエピタキシャルウェハ９を導入する際の温度を５００℃とし、その後の工程は上記説明のとおりとした。図６を参照すると、成膜前窒素抜け時間が短くなるに従って、窒化物半導体層５の表面のＲＭＳ値が次第に減少している。そして、時間が９０分以下になると、ＲＭＳ値が０．４１ｎｍ以下にまで減少し、６０分以下になると、ＲＭＳ値が０．３４ｎｍ以下にまで減少している。更に、時間が３０分以下になると、ＲＭＳ値が０．３０ｎｍ以下にまで減少している。従って、本実施形態では、炉内温度が上記の温度Ｔを超えてから６０分以内（もしくは３０分以内）に、ＳｉＮパッシベーション膜３の成膜を開始する。なお、この時間には、炉内温度が上記の関係を満たす温度Ｔを超えてから第１の温度に達するまでの時間、及び第２の置換工程Ｓ２６に要する時間が含まれる。
【００２５】
ここで、図７〜図９は、ＡＦＭにより得られた窒化物半導体層５の表面画像（撮像範囲１μｍ×１μｍ）である。図７は窒化物半導体層５の表面が殆ど荒れていない状態（表面荒さのＲＭＳ値が０．３５ｎｍ未満）を示し、図８は窒化物半導体層５の表面がやや荒れている状態（表面荒さが０．３５以上０．５０未満）を示し、図９は窒化物半導体層５の表面が荒れている状態（表面荒さが０．５０以上）を示す。図７は、窒化物半導体層５の成長後、ＳｉＮパッシベーション膜３を成膜する前の状態であり、原子層ステップを明瞭に視認でき、十数個の転移と呼ばれる欠陥が見える（黒色点で表されている）。そして、ＲＭＳ値が０．３５ｎｍを超えると、図８に示されるように、窒素抜けとみられる微小なピットが観測され始める。更に、ＲＭＳ値が０．５０ｎｍを超えると、図９に示されるように、窒化物半導体層５の表面の原子層ステップを観測できなくなる程度に表面荒れが生じる。この荒れは、図８の表面に生じている色の濃い点が原因であり、ＡＦＭのラインスキャンによって観測すると、幅５〜２０ｎｍ程度、深さ０．５〜２ｎｍ程度の微小なピットが見える。図９の表面ではこの微小ピットが増え、且つ大きくなり互いに重なることによって、更に荒れたと考えられる。上述したように、成膜前窒素抜け時間を６０分以下にすると、ＲＭＳ値が０．３４ｎｍ以下にまで低下する。従って、図７に示されるような殆ど荒れていない窒化物半導体層５の表面を得ることができる。
【００２６】
また、本実施形態の工程Ｓ２１では、エピタキシャルウェハ９導入時の炉内温度を５００℃以下といった低い温度に設定している。図１０は、ウェハ導入時の炉内温度と、窒化物半導体層５の表面粗さを表すＲＭＳ値との関係を示すグラフである。なお、この関係を取得するに際して、上記の関係を満たす温度Ｔを超えてから第１の温度に達するまでの時間を１０分とし、第２の置換工程Ｓ２６に要する時間を５分とした。また、昇温時の炉内圧力を２０Ｐａとした。図７を参照すると、ウェハ導入時の炉内温度が低くなるに従って、窒化物半導体層５の表面のＲＭＳ値が次第に低下していることがわかる。そして、炉内温度が５００℃以下になると、ＲＭＳ値が０．３０ｎｍにまで低下している。更に、炉内温度が４００℃以下になると、ＲＭＳ値が０．２９ｎｍにまで低下している。従って、工程Ｓ２１において炉内温度を５００℃以下（若しくは４００℃以下）とすることにより、図７に示されるような殆ど荒れていない窒化物半導体層５の表面を得ることができる。
【００２７】
また、本実施形態のように、置換工程Ｓ２６において、炉内圧力を１０Ｐａ以下に真空引きする工程と、反応炉内にアンモニアガスを導入する工程とを繰り返してもよい。一般的には、窒素からアンモニア雰囲気に切り替える際には、窒素雰囲気にて１Ｐａ以下まで真空引きを行い、アンモニアガスを導入して第２の圧力（例えば１Ｐａ〜１０Ｐａ）に圧力を制御する。しかし、高温である第１の温度において炉内圧力を１Ｐａ以下の低圧にすることは、窒化物半導体層５の表面の結晶状態の荒れを促進させてしまう。上記のように、炉内圧力を１Ｐａ以上１０Ｐａ以下にする工程と、この圧力下でアンモニアガスを導入する工程とを繰り返すことによって、炉内圧力を１Ｐａ以下といった低圧にすることなく第２の圧力に制御することができる。従って、窒化物半導体層５の表面の結晶状態の荒れを抑制することができる。
【００２８】
また、本実施形態の昇温工程Ｓ２５において、反応炉のリーク検査を併せて行ってもよい。リーク検査は、反応炉を真空引きした後、反応炉につながる配管を全て閉じ、反応炉を封止した状態で、炉内圧力の変化を確認する作業である。リーク試験は、一般的に昇温工程Ｓ２５の後に実施することが多い。理由は、成膜直前であり、成膜温度でもある７００℃以上の第１の温度で実施する方が、リーク試験の確度が高いためである。しかしながら、本実施形態では、工程Ｓ２４ののち、昇温工程Ｓ２５の昇温開始前に行うか、或いは、昇温工程Ｓ２５の昇温開始後、前述した数式（２）を満たす温度Ｔよりも低い温度にて行う。これにより、リーク検査によって成膜前窒素抜け時間が長引くことを回避できるので、窒化物半導体層５の表面の結晶状態の荒れを更に抑制することができる。
【００２９】
また、本実施形態の昇温工程Ｓ２５及び第２の置換工程Ｓ２６において、反応炉内にエピタキシャルウェハ９を導入したときの温度と第１の温度との差の１０％に相当する温度だけ第１の温度よりも低い温度に炉内温度が到達した段階で、アンモニア雰囲気への置換を開始してもよい。このように、炉内温度が第１の温度に到達するのを待たずにアンモニア雰囲気への置換を開始することによって、成膜前窒素抜け時間を短縮して窒化物半導体層５からの窒素抜けを更に低減することができる。
【００３０】
（第２実施形態）
次に、第２実施形態として、上記第１実施形態によるＳｉＮパッシベーション膜３の成膜方法を含む、窒化物半導体を主構成材料とする半導体デバイスの製造方法を説明する。図１１〜図１３は、本実施形態による製造方法の各工程を示す図である。本実施形態は、半導体デバイスとしてＧａＮ−ＨＥＭＴを例示する。
【００３１】
まず、図１１の（ａ）に示すように、基板１０上に、ＭＯＣＶＤ法を用いて、複数の窒化物半導体層を含む積層構造２０を成長する。基板１０は、例えば（０００１）主面を有するＳｉＣ基板であり、積層構造２０の積層方向は例えば［０００１］方向である。積層構造２０は、基板１０側から順に形成される核形成層１２、電子走行層１４、電子供給層１６、およびキャップ層１８を含む。核形成層１２は、例えば厚さ数十ｎｍのＡｌＮ層である。電子走行層１４は、例えば厚さが１０００ｎｍのアンドープＧａＮ層である。電子供給層１６は、例えば厚さ２０ｎｍのｎ型ＡｌＧａＮ層である。キャップ層１８は、例えば厚さ５ｎｍのｎ型ＧａＮ層である。
【００３２】
次に、図１１の（ｂ）に示すように、積層構造２０の上面に接するＳｉＮパッシベーション膜（ＳｉＮ膜）２６を、減圧ＣＶＤ法を用いて成膜する。このとき、第１実施形態によるＳｉＮパッシベーション膜３の成膜方法を適用する。成膜温度は、例えば８００℃である。また、原料ガスとして、アンモニアガス及びジクロロシラン（ＳｉＨ２Ｃｌ２）を用いる。ＳｉＮ膜２６の厚さを、例えば１００ｎｍとする。
【００３３】
続いて、図１１の（ｃ）に示すように、ＳｉＮ膜２６上に、フォトレジスト５０を塗布する。フォトリソグラフィにより、フォトレジスト５０に開口５０ａを形成する。フォトレジスト５０をマスクとしてフッ素（Ｆ）原子を含む反応性ガスを用いた反応性イオンエッチング（ＲＩＥ）によりＳｉＮ膜２６及びキャップ層１８に開口を形成する。その後、フォトレジスト５０を除去する。
【００３４】
続いて、図１２の（ａ）に示すように、ＳｉＮ膜２６上に、別のフォトレジスト５１を塗布する。フォトリソグラフィにより、フォトレジスト５１の開口５１ａをＳｉＮ膜２６の開口上に形成する。フォトレジスト５１に形成する開口５１ａは、先のフォトレジスト５０に形成する開口５０ａよりも広い。開口５１ａ内では、ＳｉＮパッシベーション膜２６に形成した開口内にキャップ層１８が露出する。塩素（Ｃｌ）を含む反応性ガスを用いたＲＩＥにより、露出しているキャップ層１８を除去する。この時、ＳｉＮ膜２６の開口の周囲でレジストの開口５１ａにより露出したＳｉＮ膜２６の表面が、塩素プラズマに晒される。
【００３５】
次いで、ＳｉＮ膜２６の開口を介して電子供給層１６に接触するソース電極２２およびドレイン電極２４を、蒸着法を用いて形成する。ソース電極２２およびドレイン電極２４は、共にＴｉ膜およびＡｌ膜を有する。Ｔｉ膜の膜厚は例えば３０ｎｍ、Ａｌ膜の膜厚は例えば３００ｎｍである。Ｔｉ膜はＴａ膜でもよい。フォトレジスト５１上には金属２３が堆積する。その後、フォトレジスト５１を除去することにより、フォトレジスト５１上の金属２３を除去する。これにより、電子供給層１６に接するソース電極２２およびドレイン電極２４が形成される。例えば５００℃の熱処理によってＴｉ膜（若しくはＴａ膜）とＡｌ膜とを合金化（アロイ）することにより、電子供給層１６に接触するソース電極２２およびドレイン電極２４を形成する。アロイ温度が５５０℃以上であれば、コンタクト抵抗の低抵抗化に更に寄与する。
【００３６】
続いて、図１２の（ｂ）に示すように、積層構造２０上に、更に別のフォトレジスト５２を塗布する。フォトリソグラフィにより、フォトレジスト５２に開口５２ａを形成する。フォトレジスト５２をマスクとしてＲＩＥによりＳｉＮ膜２６に開口を形成する。その後、フォトレジスト５２を除去する。
【００３７】
続いて、積層構造２０上に、フォトレジストを塗布する。ゲート電極パターンとなる開口をフォトリソグラフィによりフォトレジストに形成する。蒸着法を用い、図１３の（ａ）に示すように、キャップ層１８に接触するゲート電極２８を形成する。ゲート電極２８は、積層構造２０側からＮｉ膜およびＡｕ膜を有する。Ｎｉ膜の膜厚は例えば５０ｎｍ、Ａｕ膜の膜厚は例えば４００ｎｍである。蒸着法としては、ＥＢ蒸着法、スパッタ蒸着法、抵抗加熱蒸着法など種々の方法を用いることができる。フォトレジスト上に堆積した金属は、フォトレジストとともに除去される。
【００３８】
続いて、図１３の（ｂ）に示すように、ＳｉＮ膜２６上に例えばＰＥＣＶＤ法により絶縁膜３０を形成し、この絶縁膜３０によりゲート電極２８を覆う。絶縁膜３０は、例えば膜厚が５００ｎｍのＳｉＮ膜である。バッファードフッ酸を用いたエッチングにより絶縁膜３０に開口３０ａを形成し、ソース電極２２およびドレイン電極２４を露出させる。以上の工程を経て、ＨＥＭＴ１Ａが作製される。
【００３９】
以上に説明した半導体デバイスの製造方法によれば、第１実施形態に記載の方法を用いてＳｉＮ膜２６を減圧ＣＶＤ法により成膜することによって、窒化物半導体（キャップ層１８）の表面の結晶状態の荒れを低減できる。表１は、条件１〜３におけるキャップ層１８表面のＲＭＳと、ソースをオープンとし、ゲート−ドレイン間に０〜５０Ｖの逆方向電圧を与えた時のリーク電流値とを示す。条件１としてウェハ導入時の炉内温度を４００℃、成膜前窒素抜け時間を１５分とし、条件２としてウェハ導入時の炉内温度を４００℃、成膜前窒素抜け時間を９０分とし、条件３としてウェハ導入時の炉内温度を６００℃、成膜前窒素抜け時間を９０分とした。また、ソース・ドレイン間隔Ｌｓｄを７．２μｍとし、ソース・ゲート間隔Ｌｓｇを１．４μｍとし、ゲート・ドレイン間隔Ｌｇｄを５．２μｍとし、ゲート長Ｌｇを０．６μｍとし、ゲート幅Ｗｇを５００μｍとした。
【表１】
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表１に示されるように、条件１では、条件２及び条件３と比較して、キャップ層１８の表面荒れ（ＲＭＳ値）が少なくなる。そして、キャップ層１８の表面荒れが少ないほど、ゲートリーク電流が小さくなり、ＨＥＭＴ１Ａの動作特性及び長期信頼性が向上する。
【００４０】
本発明によるＳｉＮパッシベーション膜の成膜方法及び半導体デバイスの製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上述した各実施形態を、必要な目的及び効果に応じて互いに組み合わせてもよい。また、第２実施形態では半導体デバイスの例としてＨＥＭＴを示したが、本発明による半導体デバイスの製造方法はＨＥＭＴ以外にも様々な窒化物半導体デバイスに適用できる。
【符号の説明】
【００４１】
３…ＳｉＮパッシベーション膜、５…窒化物半導体層、７…基板、９…エピタキシャルウェハ、１０…基板、１２…核形成層、１４…電子走行層、１６…電子供給層、１８…キャップ層、２０…積層構造、２２…ソース電極、２３…金属、２４…ドレイン電極、２６…ＳｉＮパッシベーション膜、２８…ゲート電極、３０…絶縁膜、５０，５１，５２…フォトレジスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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