(57)【要約】【課題】発振器に入力される電圧が変動する場合や、基準クロックと分周クロックとの間に所定の位相差を付与するように制御するタイプについても、常検出を行うことができるＰＬＬ回路を提供する。【解決手段】ＲＥＦカウンタ６により基準クロック信号ＲＥＦのクロック数をカウントし、減算器１４Ｒは、ＲＥＦカウンタ６のカウント値ｃｎｔ＿ｒｅｆの単位時間当たりの変化量ｄ＿ｒｅｆを求める。ＤＩＶカウンタ７により分周クロック信号ＤＩＶのクロック数をカウントし、減算器１４ＤはＤＩＶカウンタ７のカウント値ｄ＿ｄｉｖの単位時間当たりの変化量ｄ＿ｄｉｖを求める。差分加算器１６は、変化量ｄ＿ｒｅｆ，ｄ＿ｄｉｖの差を求め、その差を加算する。比較器１７は、第３カウンタの値がＵＮＬＯＣＫ＿ＶＡＬよりも大きくなることで所定の値域を超えると位相同期動作のアンロック状態を検出する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準クロック信号を分周して分周クロック信号を出力する分周器（５）と、
前記基準クロック信号と前記分周クロック信号との位相を比較して、両者の位相差に応じた誤差信号を出力する位相比較部（２，２２）と、
前記誤差信号に応じた周波数のクロック信号を前記分周器に出力する発振器と（４，２４）、
前記基準クロック信号のクロック数をカウントする第１カウンタ（６）と、
この第１カウンタにおけるカウント値の単位時間当たりの第１変化量を求める第１変化量算出器（１２Ｒ〜１４Ｒ）と、
前記分周クロック信号のクロック数をカウントする第２カウンタ（７）と、
この第２カウンタにおけるカウント値の単位時間当たりの第２変化量を求める第２変化量算出器（１２Ｄ〜１４Ｄ）と、
前記第１変化量と前記第２変化量との差を求める減算器（１６）と、
この減算器の減算結果を加算する第３カウンタ（１６）と、
この第３カウンタの値が所定の値域を超えると、前記位相同期動作のアンロック状態を検出する異常検出部（１７）とを備えるＰＬＬ回路。
【請求項２】
前記第１変化量算出器及び前記第２変化量算出器は、それぞれ第１シフトレジスタ（１１Ｒ）及び第２シフトレジスタ（１１Ｄ）を備え、
前記第１変化量及び前記第２変化量を、各シフトレジスタ内における何クロックシフト数の差として得るかを選択するセレクタを備える請求項１記載のＰＬＬ回路。
【請求項３】
前記分周器は、分周比が設定可能であり、
前記分周比を２段階以上に変化させ、各分周比において前記アンロック状態が検出されるか否かを前記異常検出部に判定させる制御部を備える請求項１又は２記載のＰＬＬ回路。
【請求項４】
前記第１及び第２カウンタに、アップダウンカウンタを用いる請求項１から３の何れか一項に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop）回路に関する。
【背景技術】
【０００２】
ＰＬＬ回路の異常を検出する技術として、例えば特許文献１ではＶＣＯの入力電圧を監視し、特許文献２では、分周器より出力されるクロック数をカウントしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−２４６９６２号公報
【特許文献２】特開２０１５−１３３５６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の技術では、ＰＬＬ回路がチャープ動作する場合のようにＶＣＯに入力される電圧の範囲が広い場合や、前記電圧が変動する使用形態の場合には適用できない。また、特許文献２の技術では、基準クロックと分周クロックとの間に位相差があるとカウント値に差が発生するため、位相差がゼロになるように制御するタイプのＰＬＬ回路にしか適用できない。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、発振器に入力される電圧が変動する場合や、基準クロックと分周クロックとの間に所定の位相差を付与するように制御するタイプについても、異常検出を行うことができるＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載のＰＬＬ回路によれば、第１カウンタにより基準クロック信号のクロック数をカウントし、第１変化量算出器は、第１カウンタにおけるカウント値の単位時間当たりの第１変化量を求める。また、第２カウンタにより分周クロック信号のクロック数をカウントし、第２変化量算出器は、第２カウンタにおけるカウント値の単位時間当たりの第２変化量を求める。減算器は第１変化量と第２変化量との差を求め、第３カウンタは減算器の減算結果を加算する。そして、異常検出部は、第３カウンタの値が所定の値域を超えると、位相同期動作のアンロック状態を検出する。
【０００７】
すなわち、異常検出部は、基準クロック，分周クロックそれぞれのカウント値の差の変化量が所定の範囲を超えて変化した際に、位相同期動作がアンロック状態になったことを検出する。したがって、発振器に入力される電圧が変動する場合や、基準クロックと分周クロックとの間に所定の位相差を付与するように制御するタイプのＰＬＬ回路についても、異常検出を行うことができる。
【０００８】
請求項２記載のＰＬＬ回路によれば、第１及び第２変化量算出器を、それぞれ第１及び第２シフトレジスタで構成する。そして、セレクタにより、第１及び第２変化量を各シフトレジスタ内における何クロックシフト数の差として得るかを選択する。このように構成すれば、例えば前記差を大きく設定することで、基準クロック信号，分周クロックそれぞれのカウント値の差が僅かであっても、位相同期動作のアンロック状態を早期に検出することができる。またこの場合、チャープ動作により分周クロック信号の周波数を大きく変化させた際に、その周波数変化をアンロック状態として検出しないようにマスクできる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態であり、ＰＬＬ回路の構成を示す機能ブロック図
【図２】ＰＬＬ回路のスタートシーケンスを示す図
【図３】チャープ間セットアップにおける回路動作を示すフローチャート
【図４】正常時の動作を示すタイミングチャート
【図５】異常時の動作を示すタイミングチャート
【図６】チャープ中の回路動作を示すフローチャート
【図７】正常時の動作を示すタイミングチャート
【図８】異常時の動作を示すタイミングチャート
【図９】変化量を求めるクロックシフト数を大きく設定した際に、異常時の動作を示すタイミングチャート
【図１０】第２実施形態であり、ＶＣＯの異常検出を行うための出力周波数の設定を示す図
【図１１】回路動作を示すフローチャート
【図１２】第３実施形態であり、ＰＬＬ回路の構成を示す機能ブロック図
【発明を実施するための形態】
【００１０】
（第１実施形態）
図１に示すように、本実施形態のＰＬＬ回路１は、位相比較部（ＰＦＤ）２，ローパスフィルタ（ＬＰＦ）３，電圧制御発振器（ＶＣＯ）４及び分周（／逓倍）器５によりループを形成する周知の構成に、ＲＥＦカウンタ６，ＤＩＶカウンタ７及び演算器８を備えている。位相比較部２及びＲＥＦカウンタ６には、基準クロック信号ＲＥＦが入力されている。分周器５より出力される分周クロック信号ＤＩＶは、位相比較部２及びＤＩＶカウンタ７に入力されている。尚、分周器５については、分周比を逆数に設定することにより、実質的に逓倍したクロック信号も出力可能となっている。
【００１１】
ＲＥＦカウンタ６，ＤＩＶカウンタ７は、それぞれ基準クロック信号ＲＥＦ，分周クロック信号ＤＩＶのパルス数をカウントする。これらのカウンタ６及び７は、何れもアップダウンカウンタである。ＲＥＦカウンタ６，ＤＩＶカウンタ７のカウント値は、演算器８に入力される。ＲＥＦカウンタ６，ＤＩＶカウンタ７は、それぞれ第１，第２カウンタに相当する。
【００１２】
演算器８は、基準クロック側，分周クロック側のそれぞれについて、シフトレジスタ１１，２つのセレクタ１２及び１３，減算器１４を備えており、それぞれの側の符号に「Ｒ」，「Ｄ」を付して示す。シフトレジスタ１１は、例えばｎ個のレジスタ１５を直列に接続して構成されており、基準クロック信号ＲＥＦに同期して入力されているデータを順次シフトさせる。セレクタ１２及び１３には、カウンタ６又は７のカウントデータと、各レジスタ１５の出力データとが入力されている。そして、減算器１４において、セレクタ１３により選択されたデータ値と、セレクタ１２により選択されたデータ値との差分をとり、差分加算器１６に出力する。
【００１３】
減算器１４Ｒの減算結果は、ＲＥＦカウンタ６のカウント値が、シフトレジスタ１１Ｒにおいて所定クロック数シフトされたデータの差分ｄ＿ｒｅｆである。また、減算器１４Ｄの減算結果は、ＤＩＶカウンタ７のカウント値が、シフトレジスタ１１Ｄにおいて所定クロック数シフトされたデータの差分ｄ＿ｄｉｖである。尚、シフト数は、基準クロック側，分周クロック側のそれぞれで同じ数が選択される。シフトレジスタ１１Ｒ，セレクタ１２Ｒ及び１３Ｒ並びに減算器１４Ｒは第１変化量算出器に相当する。また、シフトレジスタ１１Ｄ，セレクタ１２Ｄ及び１３Ｄ並びに減算器１４Ｄは第２変化量算出器に相当する。
【００１４】
差分加算器１６は、差分データｄ＿ｒｅｆと差分データｄ＿ｄｉｖとの差分をとり、その差分値を加算した値ｓ＿ｄｉｆｆを出力する。差分加算器１６は、減算器及び第３カウンタに相当する。加算データｓ＿ｄｉｆｆは、比較器１７に入力されている。比較器１７は、差分データｓ＿ｄｉｆｆが閾値ＵＮＬＯＣＫ＿ＶＡＬよりも大であれば、ロックエラー検出信号ｌｏｃｋ＿ｅｒｒｏｒをアクティブレベルであるハイに変化させる。比較器１７は異常検出部に相当する。
【００１５】
また、ＰＬＬ回路１は、分周器５に分周比データを設定したり、セレクタ１２及び１３に選択制御信号を出力する等の処理を行う図示しない制御部を備えている。ＰＬＬ回路１は、例えばレーダ等に使用されるもので、チャープ動作において変化させる周波数範囲は、例えば７６ＧＨｚ〜７７ＧＨｚ程度である。
【００１６】
次に、本実施形態の作用について説明する。図２に示すように、ＰＬＬ回路１は、起動すると制御部が最初にキャリブレーションを行い、出力周波数を初期値の７６ＧＨｚまで上昇させる。キャリブレーションが終了すると、制御部はカウンタ６及び７や演算器８をリセットし、セレクタ１２及び１３において何クロックシフト分の差を取るかを設定する。それから、出力周波数を初期値７６ＧＨｚに維持し、チャープ間セットアップ期間において図３に示す処理を行う。
【００１７】
図４に示すように、分周クロック信号ＤＩＶの基準クロック信号ＲＥＦに対する周期比は「１」である。分周比は基準クロック信号ＲＥＦと電圧制御発振器４の発振周波数で決まり、通常基準クロック信号ＲＥＦと分周クロック信号ＤＩＶとの比は１対１となる。比較器１７に設定される閾値ＵＮＬＯＣＫ＿ＶＡＬは、４ビットのバイナリで「１０００」＝「８」に設定されている。ＲＥＦカウンタ６，ＤＩＶカウンタ７は、それぞれ基準クロック信号ＲＥＦ，分周クロック信号ＤＩＶのクロックパルス数をカウントし（Ｓ１）、そのカウント値は、シフトレジスタ１１Ｒ，１１Ｄにおいて順次シフトされる。
【００１８】
セレクタ１２及び１３においては、各レジスタ１５（１）の出入力データ間の差を取るように設定されている。したがって、減算器１４Ｒ，１４Ｄの出力データｄ＿ｒｅｆ，ｄ＿ｄｉｖの値は「１」となる（Ｓ２）。そして、差分加算器１７の出力データｓ＿ｄｉｆｆの値は「０」となり、ＰＬＬ回路１の動作が正常であればこの状態が継続する（Ｓ３；ＮＯ）。尚、カウンタ６及び７は、カウント値が「１０３」に達した時点からダウンカウント動作に転換する。したがって、それ以降のデータｄ＿ｒｅｆ，ｄ＿ｄｉｖの値は「−１」になる。
【００１９】
ステップＳ２及びＳ３の処理は、チャープ間セットアップ期間が終了するか、又はリセットがかかるまで（Ｓ４；ＮＯ）継続される。上記期間が終了するか、又はリセットがかかると（Ｓ４；ＹＥＳ）ステップＳ１に移行する。
【００２０】
これに対して、図５に示すように、両者の周期比が「１」にも拘らず分周クロック信号の周期が基準クロック信号の２倍になっている場合を想定する。この時、ＤＩＶカウンタ７のカウント値ｃｎｔ＿ｄｉｖは、１クロック置きにインクリメントされる。これにより、減算器１４Ｄの出力データｄ＿ｄｉｖの値は「１」／「０」を交互に繰り返す。すると、加算データｓ＿ｄｉｆｆの値が１クロック置きにインクリメントされるようになり、その値が「８」に達すると（Ｓ３；ＹＥＳ）、比較器１７は、ロックエラー検出信号ｌｏｃｋ＿ｅｒｒｏｒをハイレベルに変化させ、アンロック状態が検出される。
【００２１】
セットアップ期間が終了して、ＰＬＬ回路１がチャープ動作を開始すると（図６，Ｓ６；ＹＥＳ）、セットアップ期間と同様にステップＳ１〜Ｓ３を実行する。そして、ステップＳ４に替わるステップＳ７では、チャープ動作が終了するか又はリセットがかかったかを判断する。チャープ動作が終了すると（ＹＥＳ）、出力周波数を初期値に維持する定常周波数動作に移行する（Ｓ５）。以降は、チャープ動作と定常周波数動作とが交互に行われる。
【００２２】
図７及び図８は、チャープ動作中における図４及び図５相当図である。チャープ動作中は分周クロック信号の周波数が変化するが、図示の都合上これらの図の周波数は一定で示している。チャープ動作中は、当該動作中であることを示す信号ｃｈｉｒｐ＿ｏｎがハイレベルになる。チャープ動作が終了して信号ｃｈｉｒｐ＿ｏｎがローレベルになると、リセットがかかるようになっている。図８に示すように、チャープ動作中に出力されるエラー検出信号は、ｃｈｉｒｐ＿ｅｒｒｏｒとなる。
【００２３】
また、図９は、減算器１４Ｒ，１４Ｄの出力データｄ＿ｒｅｆ，ｄ＿ｄｉｖが、それぞれシフト数が９段目となるデータｒ１０＿ｃｎｔ＿ｒｅｆ，ｒ１０＿ｃｎｔ＿ｄｉｖと、レジスタ１５（１）の入力データｃｎｔ＿ｒｅｆ，ｃｎｔ＿ｄｉｖとの差分となるようにセレクタ１２及び１３を設定した場合を示す。
【００２４】
カウンタ６及び７がダウンカウント動作に転換した以降に、減算器１４Ｒ，１４Ｄの出力データｄ＿ｒｅｆ，ｄ＿ｄｉｖの値は共に「２」ずつ減少している。そして、それらの差（ｄ＿ｒｅｆ−ｄ＿ｄｉｖ）は「０」を維持している。この状態で、分周クロック信号ＤＩＶが１パルスだけ欠落すると、出力データｄ＿ｄｉｖの値は、上記のカウント値「１００」が連続することで「３」から「２」に変化する。これにより、差（ｄ＿ｒｅｆ−ｄ＿ｄｉｖ）は「−１」に変化し、加算データｓ＿ｄｉｆｆの値がインクリメントされるようになる。その値が「８」に達すると、比較器１７が出力するエラー検出信号ｃｈｉｒｐ＿ｅｒｒｏｒがハイレベルになり、アンロック状態が検出される。
【００２５】
以上のように本実施形態によれば、ＲＥＦカウンタ６により基準クロック信号ＲＥＦのクロック数をカウントし、減算器１４Ｒは、ＲＥＦカウンタ６のカウント値ｃｎｔ＿ｒｅｆの単位時間当たりの変化量ｄ＿ｒｅｆを求める。また、ＤＩＶカウンタ７により分周クロック信号ＤＩＶのクロック数をカウントし、減算器１４Ｄは、ＤＩＶカウンタ７のカウント値ｃｎｔ＿ｄｉｖの単位時間当たりの変化量ｄ＿ｄｉｖを求める。差分加算器１６は、変化量ｄ＿ｒｅｆ，ｄ＿ｄｉｖの差を求め、その差を加算する。そして、比較器１７は、差分加算器１６が出力する値ｓ＿ｄｉｆｆがＵＮＬＯＣＫ＿ＶＡＬよりも大きくなることで所定の値域を超えると、位相同期動作のアンロック状態を検出する。
【００２６】
これにより、電圧制御発振器４に入力される電圧が変動する場合や、基準クロックと分周クロックとの間に所定の位相差を付与するように制御するタイプのＰＬＬ回路１についても、異常検出を行うことができる。尚、本実施形態では図示の都合上、基準クロックと分周クロックとの間の位相差が無い状態でロックした波形を示しているが、位相差がある場合でもアンロック状態を同様に検出できる。
【００２７】
また、シフトレジスタ１１，セレクタ１２及び１３によって、変化量ｄ＿ｒｅｆ，ｄ＿ｄｉｖを何クロックシフト数の差として得るかを選択可能とした。これにより、シフト数の差を大きく設定することで、基準クロック信号ＲＥＦ，分周クロック信号ＤＩＶそれぞれのカウント値ｄ＿ｒｅｆ，ｄ＿ｄｉｖの差が僅かであっても、位相同期動作のアンロック状態を早期に検出することが可能になる。またこの場合、チャープ動作により分周クロック信号ＤＩＶの周波数を大きく変化させた際に、その周波数変化をアンロック状態として検出しないようにマスクできる。
【００２８】
また、カウンタ６及び７をアップダウンカウンタとすることで、カウント値がオーバーフローしてゼロに変化する際に、そのカウント値の変化をマスクする処理が不要となるので、ＰＬＬ回路１を小型に構成できる。
【００２９】
（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。第２実施形態では、第１実施形態で説明した異常検出機能を用いて、電圧制御発振器４の機能が正常か否かを確認する。そのため、図１０に示すように、ＰＬＬ回路１の出力周波数を低くした場合と、高くした場合とのそれぞれについて、アンロック状態が検出されるか否かを判定する。尚、この機能を確認する処理は、ＰＬＬ回路１をテストモードに切り替えて行う。
【００３０】
図１１に示すように、ＰＬＬ回路１が定常周波数で動作している状態から（Ｓ５）、電圧制御発振器４の出力周波数が低くなるように分周器５に分周比を設定する（Ｓ１１）。それから、ステップＳ１〜Ｓ３を実行し、ステップＳ３で「ＮＯ」と判断すると、予め規定した時間の経過後にカウンタ６及び７や演算器８をリセットしてから、電圧制御発振器４の出力周波数が高くなるように分周器５に分周比を設定する（Ｓ１２）。そして、ステップＳ１〜Ｓ３と同様の処理を行い（ステップＳ１３〜Ｓ１５）、異常が検出されなければ（Ｓ１５；ＮＯ）予め規定した時間の経過後にカウンタ６及び７や演算器８をリセットして処理を終了する。
【００３１】
以上のように第２実施形態によれば、制御部は、分周器５の分周比を２段階に変化させ、各分周比においてアンロック状態が検出されるか否かを演算部８で判定させるようにした。これにより、電圧制御発振器４の機能が正常か否かを確認できる。
【００３２】
（第３実施形態）
図１２に示す第３実施形態のＰＬＬ回路２１は、ＰＬＬ部をデジタル回路で構成したもので、位相比較部２，ＬＰＦ３及び電圧制御発振器４に替えて、ＴＤＣ（Time To Digital Converter）２２，デジタルフィルタ演算を行う演算器２３及びＤＣＯ（Digital Control Oscillator）２４を備えている。この場合でも、演算器８で行われる異常検出処理は同様である。
【００３３】
（その他の実施形態）
位相比較部２とＬＰＦ３との間に、チャージポンプ回路を備えていても良い。
カウンタ６及び７を、アップカウンタ，又はダウンカウンタで構成しても良い。
レーダ以外の製品に適用しても良い。
第２実施形態において、出力周波数を３段階以上に変化させても良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【００３４】
図面中、１はＰＬＬ回路、２は位相比較部、３はローパスフィルタ、４は電圧制御発振器、５は分周器、６はＲＥＦカウンタ、７はＤＩＶカウンタ、８は演算器、１１はシフトレジスタ、１２及び１３はセレクタ、１４は減算器、１６は差分加算器、１７は比較器を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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