(57)【要約】      （修正有）【課題】画像処理を行うことができる表示装置を提供する。【解決手段】各画素１０ａにはメモリ回路が設けられ、当該メモリ回路に所望の補正データが保持される。当該補正データは外部機器にて算出され、各画素に書き込まれる。当該補正データは容量結合によって画像データに付加され、表示素子に供給される。したがって、表示素子では補正された画像を表示することができる。当該補正によって、画像のアップコンバートや、画素が有するトランジスタの特性バラツキに起因して低下する画像品位の補正を行うことができる。【選択図】図１
2019204090.tif 000002
【特許請求の範囲】
【請求項１】
メモリ回路を含む画素を有し、
前記メモリ回路は、第１のデータ及び第２のデータが入力され、
前記メモリ回路は、前記第１のデータ及び前記第２のデータを格納する機能を有し、
前記メモリ回路は、前記第１のデータに前記第２のデータを付加させて第３のデータを生成し、前記第３のデータを出力する半導体装置。
【請求項２】
請求項１において、
前記第２のデータは、ニューラルネットワークで生成されたデータである半導体装置。
【請求項３】
請求項１または請求項２において、
前記第１のデータ及び前記第２のデータは、前記画素の外部で生成されたデータである半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第２のデータは、補正データである半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記画素は、表示素子を有し、
前記表示素子は、前記第３のデータに基づいて制御される半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一に記載の半導体装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、表示装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明
の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装
置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を
一例として挙げることができる。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、
表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
基板上に形成された金属酸化物を用いてトランジスタを構成する技術が注目されている。
例えば、酸化亜鉛またはＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタを表示装置の画
素のスイッチング素子などに用いる技術が特許文献１および特許文献２に開示されている
。
【０００５】
また、オフ電流が極めて低いトランジスタをメモリセルに用いる構成の記憶装置が特許文
献３に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２０１１−１１９６７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
表示装置では高解像度化が進み、８Ｋ４Ｋ（画素数：７６８０×４３２０）解像度または
それ以上の解像度で表示を行うことができるハードウェアが開発されている。一方で、高
解像度の画像データは膨大となるため、高解像度の表示装置を一般に普及させるためには
、撮像装置、記憶装置、通信装置などの周辺技術を整える必要もある。
【０００８】
高解像度の画像データを生成する技術の一つとして、アップコンバートがある。アップコ
ンバートを行うことで、低解像度の画像を疑似的に高解像度の画像に変換することができ
る。アップコンバートは表示装置の周辺機器で行われるため、アップコンバート前の画像
データを取り扱う機器には、従来の技術を利用することができる。
【０００９】
ただし、アップコンバートを行う機器では、膨大な画像データを解析して新たな画像デー
タを生成するため、回路規模や消費電力が大きくなる問題がある。また、リアルタイムで
の処理が追いつかず、表示の遅延が生じることもある。
【００１０】
アップコンバートは、このような問題を有するが、例えば、アップコンバートに関わる機
能を複数の機器に分散させることで、消費電力や遅延などの問題を緩和できる可能性があ
る。
【００１１】
また、ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子などを有する表示装置で
は、画素が有するトランジスタの特性のばらつきが表示品位低下の一要因となっている。
トランジスタの特性ばらつきを補正する手段としては、画像データを画素に内蔵した回路
で補正する内部補正と、画素ごとの補正値を取得し、補正済みの画像データを画素に供給
する外部補正がある。
【００１２】
内部補正は、補正をフレームごとに行うことができるが、高解像度の表示装置では水平選
択期間が短くなるため、補正期間を確保することが困難となる。また、外部補正は高解像
度の表示装置に有効であるが、全ての画像データを対象として補正する必要があるため、
外部機器への負担が大きくなる。理想的には補正なしで高解像度の表示装置を動作させる
ことが好ましいが、トランジスタの特性ばらつきの抑制は極めて難度が高いため、新たな
補正手段が望まれる。
【００１３】
したがって、本発明の一態様では、画像処理を行うことができる表示装置を提供すること
を目的の一つとする。または、アップコンバート動作が行える表示装置を提供することを
目的の一つとする。または、画像データを補正することができる表示装置を提供すること
を目的の一つとする。
【００１４】
または、低消費電力の表示装置を提供することを目的の一つとする。または、信頼性の高
い表示装置を提供することを目的の一つとする。または、新規な表示装置などを提供する
ことを目的の一つとする。または、上記表示装置の駆動方法を提供することを目的の一つ
とする。または、新規な半導体装置などを提供することを目的の一つとする。
【００１５】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１６】
本発明の一態様は、画像処理を行うことができる表示装置に関する。または、画像データ
を補正することのできる表示装置に関する。
【００１７】
本発明の一態様は、表示素子と、メモリ回路と、が設けられた画素を有する表示装置であ
って、メモリ回路は、第１のデータを格納する機能を有し、メモリ回路は、第１のデータ
を第２のデータに付加させて第３のデータを生成する機能を有し、表示素子は、第３のデ
ータに基づいた表示を行う機能を有する表示装置である。
【００１８】
また、本発明の他の一態様は、第１のトランジスタと、第２のトランジスタと、第３のト
ランジスタと、第４のトランジスタと、第１の容量素子と、第２の容量素子と、表示素子
と、を有し、第１のトランジスタのソースまたはドレインの一方は、第１の容量素子の一
方の電極と電気的に接続され、第１の容量素子の一方の電極は、第２のトランジスタのソ
ースまたはドレインの一方と電気的に接続され、第２のトランジスタのソースまたはドレ
インの一方は、第３のトランジスタのゲートと電気的に接続され、第３のトランジスタの
ゲートは、第２の容量素子の一方の電極と電気的に接続され、第２の容量素子の他方の電
極は、第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第３のト
ランジスタのソースまたはドレインの一方は、第４のトランジスタのソースまたはドレイ
ンの一方と電気的に接続され、第４のトランジスタのソースまたはドレインの他方は、表
示素子の一方の電極と電気的に接続されている表示装置である。
【００１９】
表示素子には有機ＥＬ素子を用いることができる。
【００２０】
少なくとも第２のトランジスタは、チャネル形成領域に金属酸化物を有し、金属酸化物は
、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄまた
はＨｆ）と、を有することが好ましい。
【００２１】
第１の回路は、定電位を供給する機能を有することができる。または、電流値を読み取る
機能および補正データを生成する機能を有することができる。
【００２２】
また、本発明の他の一態様は、第１の画素と、第２の画素と、第３の画素と、を有する表
示装置であって、第１の画素と、第２の画素は第１の方向に隣接し、第１の画素と、第３
の画素は第１の方向とは直交する方向に隣接し、第１乃至第３の画素は、それぞれ第１乃
至第３の副画素を有し、第１の画素の第１の副画素と電気的に接続される第１の配線は第
１のスイッチの一方の端子と電気的に接続され、第２の画素の第１の副画素と電気的に接
続される第２の配線は第１のスイッチの他方の端子と電気的に接続され、第１の画素の第
２の副画素と電気的に接続される第３の配線は第２のスイッチの一方の端子と電気的に接
続され、第２の画素の第２の副画素と電気的に接続される第４の配線は第２のスイッチの
他方の端子と電気的に接続され、第１の画素の第３の副画素と電気的に接続される第５の
配線は第３のスイッチの一方の端子と電気的に接続され、第２の画素の第３の副画素と電
気的に接続される第６の配線は第３のスイッチの他方の端子と電気的に接続され、第１の
画素の第１乃至第３の副画素と電気的に接続される第７の配線は第４のスイッチの一方の
端子と電気的に接続され、第３の画素の第１乃至第３の副画素と電気的に接続される第８
の配線は第４のスイッチの他方の端子と電気的に接続される表示装置である。
【００２３】
第１乃至第６の配線は、画像データを供給する信号線の機能を有し、第７および第８の配
線は、画素を選択する信号線の機能を有することができる。
【００２４】
第１乃至第３の副画素は、それぞれ異なる色の光を発する機能を有することができる。
【発明の効果】
【００２５】
本発明の一態様を用いることで、画像処理を行うことができる表示装置を提供することが
できる。または、アップコンバート動作が行える表示装置を提供することができる。また
は、画像データを補正することができる表示装置を提供することができる。
【００２６】
または、低消費電力の表示装置を提供することができる。または、信頼性の高い表示装置
を提供することができる。または、新規な表示装置などを提供することができる。または
、上記表示装置の駆動方法を提供することができる。または、新規な半導体装置などを提
供することができる。
【図面の簡単な説明】
【００２７】
【図１】画素回路を説明する図。
【図２】画素回路の動作を説明するタイミングチャート。
【図３】アップコンバートを説明する図。
【図４】画素回路を説明する図。
【図５】表示装置を説明するブロック図。
【図６】画素回路を説明する図。
【図７】表示装置を説明するブロック図。
【図８】画素アレイを説明する図。
【図９】表示装置を説明する図。
【図１０】タッチパネルを説明する図。
【図１１】表示装置を説明する図。
【図１２】トランジスタを説明する図。
【図１３】トランジスタを説明する図。
【図１４】ＤＯＳＲＡＭの構成例を示す断面図。
【図１５】ニューラルネットワークの構成例を説明する図。
【図１６】半導体装置の構成例を説明する図。
【図１７】メモリセルの構成例を説明する図。
【図１８】オフセット回路の構成例を説明する図。
【図１９】半導体装置の動作を説明するタイミングチャート。
【図２０】電子機器を説明する図。
【図２１】トランジスタのＩＤ−ＶＧ特性を示す図。
【図２２】画素回路を説明する図。
【図２３】画素回路の動作を説明するタイミングチャート。
【図２４】シミュレーション結果を説明する図。
【図２５】表示を説明する図。
【図２６】トランジスタのＩＤ−ＶＧ特性を示す図。
【図２７】外部補正回路とＥＬパネルとのインターフェース部分を説明する図。
【図２８】外部補正回路とＥＬパネルとのインターフェース部分を説明する図。
【図２９】画素レイアウトを説明する図。
【図３０】画素およびソースドライバの構成を説明するブロック図。
【図３１】駆動トランジスタの電流を計測した結果を説明する図。
【図３２】外部補正システムを用いて画像補正を行った表示を説明する図。
【図３３】２次元色彩輝度計で輝度ムラを測定した結果を説明する図。
【図３４】表示写真および２次元色彩輝度計の測定結果を説明する図。
【図３５】表示を説明する図。
【発明を実施するための形態】
【００２８】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成
において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハ
ッチングを異なる図面間で適宜省略または変更する場合もある。
【００２９】
（実施の形態１）
本実施の形態では、本発明の一態様である表示装置について、図面を参照して説明する。
【００３０】
本発明の一態様は、画像データに補正データを付加するための機能を有する表示装置であ
る。各画素にはメモリ回路が設けられ、当該メモリ回路に所望の補正データが保持される
。当該補正データは外部機器にて生成され、各画素に書き込まれる。
【００３１】
当該補正データは容量結合によって画像データに付加され、表示素子に供給される。した
がって、表示素子では補正された画像を表示することができる。当該補正によって、画像
のアップコンバートを行うことができる。または、画素が有するトランジスタの特性ばら
つきに起因して低下する画像品位の補正を行うことができる。
【００３２】
図１は、本発明の一態様の表示装置に用いることができる画素１０ａを説明する図である
。画素１０ａは、トランジスタ１０１と、トランジスタ１０２と、トランジスタ１１１と
、トランジスタ１１２と、容量素子１０３と、容量素子１１３と、ＥＬ素子１０４を有す
る。
【００３３】
トランジスタ１０１のソースまたはドレインの一方は、容量素子１１３の一方の電極と電
気的に接続される。容量素子１１３の他方の電極は、トランジスタ１１１のソースまたは
ドレインの一方と電気的に接続される。トランジスタ１１１のソースまたはドレインの一
方は、トランジスタ１１２のゲートと電気的に接続される。トランジスタ１１２のゲート
は、容量素子１０３の一方の電極と電気的に接続される。容量素子１０３の他方の電極は
、トランジスタ１１２のソースまたはドレインの一方と電気的に接続される。トランジス
タ１１２のソースまたはドレインの一方は、トランジスタ１０２のソースまたはドレイン
の一方と電気的に接続される。トランジスタ１０２のソースまたはドレインの他方は、Ｅ
Ｌ素子１０４の一方の電極と電気的に接続される。
【００３４】
ここで、容量素子１１３の他方の電極、トランジスタ１１１のソースまたはドレインの一
方、トランジスタ１１２のゲートおよび容量素子１０３の一方の電極が接続される配線を
ノードＮＭとする。また、トランジスタ１０２のソースまたはドレインの他方およびＥＬ
素子１０４の一方の電極が接続される配線をノードＮＡとする。
【００３５】
トランジスタ１０１のゲートは、配線１２２と電気的に接続される。トランジスタ１０２
のゲートは、配線１２６と電気的に接続される。トランジスタ１１１のゲートは、配線１
２１に電気的に接続される。トランジスタ１０１のソースまたはドレインの他方は、配線
１２５と電気的に接続される。トランジスタ１１１のソースまたはドレインの他方は、配
線１２４と電気的に接続される。
【００３６】
トランジスタ１１２のソースまたはドレインの他方は、電源線１２８（高電位）と電気的
に接続される。ＥＬ素子１０４の他方の電極は、共通配線１２９と電気的に接続される。
なお、共通配線１２９には、任意の電位を供給することができる。
【００３７】
配線１２１、１２２、１２６は、トランジスタの動作を制御するための信号線としての機
能を有することができる。配線１２５は、画像データを供給する信号線としての機能を有
することができる。また、配線１２４は、次に説明するメモリ回路ＭＥＭにデータを書き
込むための信号線としての機能を有することができる。
【００３８】
トランジスタ１１１、トランジスタ１１２および容量素子１１３は、メモリ回路ＭＥＭを
構成する。ノードＮＭは記憶ノードであり、トランジスタ１１１を導通させることで、配
線１２４に供給されたデータをノードＮＭに書き込むことができる。トランジスタ１１１
に極めてオフ電流の低いトランジスタを用いることで、ノードＮＭの電位を長時間保持す
ることができる。当該トランジスタには、例えば、金属酸化物をチャネル形成領域に用い
たトランジスタ（以下、ＯＳトランジスタ）を用いることができる。
【００３９】
なお、トランジスタ１１１だけでなく、画素を構成するその他のトランジスタにＯＳトラ
ンジスタを適用してもよい。また、トランジスタ１１１にＳｉをチャネル形成領域に有す
るトランジスタ（以下、Ｓｉトランジスタ）を適用してもよい。または、ＯＳトランジス
タと、Ｓｉトランジスタの両方を用いてもよい。なお、上記Ｓｉトランジスタとしては、
アモルファスシリコンを有するトランジスタ、結晶性のシリコン（代表的には、低温ポリ
シリコン、単結晶シリコン）を有するトランジスタなどが挙げられる。
【００４０】
表示素子にＥＬ素子を用いる場合はシリコン基板を用いることができ、Ｓｉトランジスタ
とＯＳトランジスタとが重なる領域を有するように形成することができる。したがって、
トランジスタ数が比較的多くても画素密度を向上させることができる。
【００４１】
ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ま
しくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができ
る。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＡＣ
−ＯＳまたはＣＡＣ−ＯＳなどを用いることができる。ＣＡＡＣ−ＯＳは結晶を構成する
原子が安定であり、信頼性を重視するトランジスタなどに適する。また、ＣＡＣ−ＯＳは
、高移動度特性を示すため、高速駆動を行うトランジスタなどに適する。
【００４２】
ＯＳトランジスタはエネルギーギャップが大きいため、極めて低いオフ電流特性を示す。
また、ＯＳトランジスタは、インパクトイオン化、アバランシェ降伏、および短チャネル
効果などが生じないなどＳｉトランジスタとは異なる特徴を有し、信頼性の高い回路を形
成することができる。
【００４３】
ＯＳトランジスタが有する半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム
、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム
、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記され
る膜とすることができる。
【００４４】
半導体層を構成する酸化物半導体がＩｎ−Ｍ−Ｚｎ系酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化
物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ
、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の
原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ
：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．
１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：
１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタ
リングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
【００４５】
半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キ
ャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに
好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さら
に好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密
度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または
実質的に高純度真性な酸化物半導体と呼ぶ。当該酸化物半導体は、欠陥準位密度が低く、
安定な特性を有する酸化物半導体であるといえる。
【００４６】
なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効
果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とす
るトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥
密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好まし
い。
【００４７】
半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が
含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコ
ンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍ
ｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【００４８】
また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生
成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半
導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法によ
り得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａ
ｔｏｍｓ／ｃｍ３以下にする。
【００４９】
また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が
生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半
導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層におけ
る窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０１８ａｔｏｍｓ／
ｃｍ３以下にすることが好ましい。
【００５０】
また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向
した結晶を有するＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉ
ｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、または、Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅ
ｄ  ａｎｄ  Ａ−Ｂ−ｐｌａｎｅ  Ａｎｃｈｏｒｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉ
ｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含
む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最
も欠陥準位密度が低い。
【００５１】
非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない
。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さな
い。
【００５２】
なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ
−ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合
膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層
構造を有する場合がある。
【００５３】
以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃ
ｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
【００５４】
ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以
下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構
成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が
偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ
以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状
ともいう。
【００５５】
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムお
よび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イッ
トリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲ
ルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、
タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含
まれていてもよい。
【００５６】
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇ
ａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物
（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸
化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）
とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする
。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、および
Ｚ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状とな
り、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した
構成（以下、クラウド状ともいう。）である。
【００５７】
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、
またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体
である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比
が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第
２の領域と比較して、Ｉｎの濃度が高いとする。
【００５８】
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場
合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（
１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表
される結晶性の化合物が挙げられる。
【００５９】
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、
ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面において
は配向せずに連結した結晶構造である。
【００６０】
一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇ
ａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観
察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれ
モザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、
結晶構造は副次的な要素である。
【００６１】
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。
例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含ま
ない。
【００６２】
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が
主成分である領域とは、明確な境界が観察できない場合がある。
【００６３】
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム
、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン
、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネ
シウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部
に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とする
ナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成を
いう。
【００６４】
ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成
することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスと
して、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれた
いずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素
ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ま
しくは０％以上１０％以下とすることが好ましい。
【００６５】
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ  ｄｉｆｆｒａｃｔｉｏｎ）測定法のひ
とつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに
、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域
のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
【００６６】
また、ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を
照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該
リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−
ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎ
ｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
【００６７】
また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ
線分光法（ＥＤＸ：Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  ｓｐｅｃｔｒｏ
ｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域
と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合
している構造を有することが確認できる。
【００６８】
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧ
ＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分で
ある領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互い
に相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
【００６９】
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３
などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ
２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化
物半導体としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎ
ＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界
効果移動度（μ）が実現できる。
【００７０】
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ
１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが
主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なス
イッチング動作を実現できる。
【００７１】
したがって、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性
と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用す
ることにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現するこ
とができる。
【００７２】
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ−ＯＳは
、様々な半導体装置の構成材料として適している。
【００７３】
画素１０ａにおいて、ノードＮＭに書き込まれたデータは、配線１２５から供給される画
像データと容量結合され、ノードＮＡに出力することができる。なお、トランジスタ１０
１は、画素を選択する機能を有することができる。トランジスタ１０２は、ＥＬ素子１０
４の発光を制御するスイッチとしての機能を有することができる。
【００７４】
例えば、配線１２４からノードＮＭに書き込まれたデータの電圧がトランジスタ１１２の
しきい値電圧（Ｖｔｈ）より大きい場合、画像データが書き込まれる前にトランジスタ１
１２が導通し、ＥＬ素子１０４が発光してしまう。したがって、トランジスタ１０２を設
け、ノードＮＭの電位が確定したのちにトランジスタ１０２を導通させ、ＥＬ素子１０４
を発光させることが好ましい。
【００７５】
すなわち、ノードＮＭに所望の補正データを格納しておけば、供給した画像データに当該
補正データを付加することができる。なお、補正データは伝送経路上の要素によって減衰
することがあるため、当該減衰を考慮して生成することが好ましい。
【００７６】
なお、ここでは電位の分配、結合または損失において、回路の構成や動作タイミングなど
に起因する詳細な変化は勘案しない。また、容量結合による電位の変化は供給側と被供給
側の容量比に依存するが、説明を明瞭にするため、ノードＮＭおよびノードＮＡの容量値
は十分に小さい値に仮定する。
【００７７】
図２（Ａ）、（Ｂ）に示すタイミングチャートを用いて、画素１０ａの動作の詳細を説明
する。なお、配線１２４に供給される補正データ（Ｖｐ）は正負の任意の電位を用いるこ
とができるが、ここでは正の電位が供給される場合を説明する。また、以下の説明におい
ては、高電位を“Ｈ”、低電位を“Ｌ”で表す。
【００７８】
まず、図２（Ａ）を用いて補正データ（Ｖｐ）をノードＮＭに書き込む動作を説明する。
なお、アップコンバートを目的とする動作では、通常は当該動作をフレーム毎に行うこと
が好ましい。
【００７９】
時刻Ｔ１に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｈ”、配線１２５の電位を
“Ｌ”、配線１２６の電位を“Ｌ”とすると、トランジスタ１０１が導通し、容量素子１
１３の他方の電極の電位は“Ｌ”となる。
【００８０】
当該動作は、後の容量結合動作を行うためのリセット動作である。また、時刻Ｔ１以前は
、前フレームにおけるＥＬ素子１０４の発光動作が行われているが、上記リセット動作に
よってノードＮＭの電位が変化しＥＬ素子１０４に流れる電流が変化するため、トランジ
スタ１０２を非導通とし、ＥＬ素子１０４の発光を停止することが好ましい。
【００８１】
時刻Ｔ２に配線１２１の電位を“Ｈ”、配線１２２の電位を“Ｈ”、配線１２５の電位を
“Ｌ”、配線１２６の電位を“Ｌ”とすると、トランジスタ１１１が導通し、配線１２４
の電位（補正データ（Ｖｐ））がノードＮＭに書き込まれる。
【００８２】
時刻Ｔ３に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｈ”、配線１２５の電位を
“Ｌ”、配線１２６の電位を“Ｌ”とすると、トランジスタ１１１が非導通となり、ノー
ドＮＭに補正データ（Ｖｐ）が保持される。
【００８３】
時刻Ｔ４に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２５の電位を
“Ｌ”、配線１２６の電位を“Ｌ”とすると、トランジスタ１０１が非導通となり、補正
データ（Ｖｐ）の書き込み動作が終了する。
【００８４】
次に、図２（Ｂ）を用いて画像データ（Ｖｓ）の補正動作と、ＥＬ素子１０４を発光させ
る動作を説明する。
【００８５】
時刻Ｔ１１に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｈ”、配線１２４の電位
を“Ｌ”、配線１２６の電位を“Ｌ”とすると、トランジスタ１０１が導通し、容量素子
１１３の容量結合によりノードＮＭの電位に配線１２５の電位が付加される。すなわち、
ノードＮＭは、画像データ（Ｖｓ）に補正データ（Ｖｐ）が付加された電位（Ｖｓ＋Ｖｐ
）となる。
【００８６】
時刻Ｔ１２に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２４の電位
を“Ｌ”、配線１２６の電位を“Ｌ”とすると、トランジスタ１０１が非導通となり、ノ
ードＮＭの電位がＶｓ＋Ｖｐに確定される。
【００８７】
時刻Ｔ１３に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２４の電位
を“Ｌ”、配線１２６の電位を“Ｈ”とすると、トランジスタ１０２が導通し、ノードＮ
Ａの電位はＶｓ＋Ｖｐとなり、ＥＬ素子１０４が発光する。なお、厳密にはノードＮＡの
電位は、Ｖｓ＋Ｖｐからトランジスタ１１２のしきい値電圧（Ｖｔｈ）分だけ低い値とな
るが、ここではＶｔｈは十分に小さく無視できる値とする。
【００８８】
以上が画像データ（Ｖｓ）の補正動作と、ＥＬ素子１０４を発光させる動作である。なお
、先に説明した補正データ（Ｖｐ）の書き込み動作と、画像データ（Ｖｓ）の入力動作は
連続して行ってもよいが、全ての画素に補正データ（Ｖｐ）を書き込んだのちに画像デー
タ（Ｖｓ）の入力動作を行うことが好ましい。詳細は後述するが、本発明の一態様では複
数の画素に同じ画像データを同時に供給することができるため、先に全ての画素に補正デ
ータ（Ｖｐ）を書き込むことで動作速度を向上させることができる。
【００８９】
上記画素１０ａの構成および動作は、画像のアップコンバートに有用である。画素１０ａ
を用いたアップコンバートについて、図３（Ａ）、（Ｂ）を用いて説明する。
【００９０】
例えば、８Ｋ４Ｋの表示装置の画素数は、４Ｋ２Ｋの表示装置の画素数（３８４０×２１
６０）の４倍である。つまり、４Ｋ２Ｋの表示装置の１画素で表示する画像データを単純
に８Ｋ４Ｋの表示装置で表示しようとすると、４画素で同じ画像データを表示することに
なる。
【００９１】
図３（Ａ）は、上記を想定した水平垂直方向の４画素に表示される画像を説明する図であ
る。図３（Ａ）に示すように、アップコンバート前では４画素全てで画像データＳ１が表
示されることになるが、アップコンバート後ではそれぞれの画素に画像データＳ０乃至Ｓ
２が適用され、解像度を向上することができる。
【００９２】
図３（Ｂ）は、画素１０ａにおけるアップコンバート動作を説明する図である。画素１０
ａでは、前述したように画像データに任意の補正データを付加することができる。したが
って、元の画像データＳ１は、そのまま各画素に供給する。
【００９３】
また、各画素には、補正データとしてＷ１乃至Ｗ３を供給する。ここで、Ｗ１乃至Ｗ３を
生成する方法は限定されない。補正データの生成は、外部機器を用いてリアルタイムで行
ってもよいし、記録媒体に保存されている補正データを読み出して画像データＳ１と同期
させてもよい。
【００９４】
そして、前述した画素１０ａの動作を行うことにより各画像データに各補正データが付加
され、新しい画像データＳ０乃至Ｓ２が生成される。したがって、元の画像データをアッ
プコンバートした表示を行うことができる。
【００９５】
従来の外部補正によるアップコンバートでは、新しい画像データそのものを生成するため
、外部機器の負荷が大きかった。一方で、上述した本発明の一態様では、供給する画像デ
ータは変化させず、補正データを供給した画素で新たな画像データを生成するため、外部
機器の負担を小さくすることができる。また、新たな画像データを画素で生成するための
動作は少ないステップで行うことができ、画素数が多く水平期間の短い表示装置でも対応
することができる。
【００９６】
また、本発明の一態様の画素は、図４（Ａ）に示す画素１０ｂの構成とすることもできる
。画素１０ｂは、画素１０ａからトランジスタ１０２を省いた構成である。
【００９７】
前述したように、トランジスタ１０２はノードＮＭに書き込むデータの電圧がトランジス
タ１１２のしきい値電圧（Ｖｔｈ）以上である場合に起こる不具合を解消するために設け
られる。ただし、ノードＮＭに書き込まれるデータがＶｔｈより低い値に限定されていれ
ばトランジスタ１０２を省くことができる。
【００９８】
また、本発明の一態様の画素は、図４（Ｂ）に示す画素１０ｃの構成とすることもできる
。画素１０ｃは、それぞれのトランジスタにバックゲートを設けた構成を有する。当該バ
ックゲートはフロントゲートと電気的に接続されており、オン電流を高める効果を有する
。また、バックゲートにフロントゲートと異なる定電位を供給できる構成としてもよい。
当該構成とすることで、トランジスタのしきい値電圧を制御することができる。なお、図
４（Ｂ）においては、全てのトランジスタにバックゲートを設けた構成を図示しているが
、バックゲートが設けられないトランジスタを有していてもよい。また、トランジスタが
バックゲートを有する構成は、本実施の形態における他の画素回路にも有効である。
【００９９】
図５は、本発明の一態様の表示装置のブロック図の一例である。当該表示装置は、画素１
０がマトリクス状に設けられた画素アレイと、ロードライバ１２と、カラムドライバ１３
と、回路１４を有する。なお、画素１０としては、前述した画素１０ａ乃至１０ｃのいず
れかを適用することができる。
【０１００】
ロードライバ１２およびカラムドライバ１３には、例えばシフトレジスタ回路を用いるこ
とができる。回路１４は、補正データを生成する機能を有する。なお、回路１４は、補正
データを生成するための外部機器ということもできる。
【０１０１】
回路１４には、図３（Ａ）、（Ｂ）の説明における画像データＳ１が入力され、画像デー
タＳ１、および補正データＷが生成されてカラムドライバ１３に出力される。なお、カラ
ムドライバ１３に入力される画像データＳ１は、回路１４を介さずに入力されてもよい。
【０１０２】
また、回路１４は、ニューラルネットワークを有していてもよい。例えば、膨大な画像を
教師データとして学習したディープニューラルネットワークを用いることで、精度の高い
補正データＷを生成することができる。
【０１０３】
これまで、メモリ回路ＭＥＭを有する画素におけるアップコンバート動作を主として説明
したが、当該画素では、トランジスタの特性ばらつきを補正する動作を行うこともできる
。ＥＬ素子を用いた画素では、ＥＬ素子に電流を供給する駆動トランジスタのしきい値電
圧のばらつきが表示品位に与える影響が大きい。メモリ回路ＭＥＭに駆動トランジスタの
しきい値電圧を補正するデータを保持させ、画像データに付加することで表示品位を向上
させることができる。
【０１０４】
図６は、上記駆動トランジスタに相当するトランジスタ１１２のしきい値電圧（Ｖｔｈ）
を補正する動作を行うことができる画素１０ｄの構成を示す図である。画素１０ｄは、画
素１０ａにトランジスタ１０５および配線１３０を付加した構成を有する。なお、当該構
成の画素回路を用いて前述したアップコンバートの動作を行ってもよい。また、しきい値
電圧補正とアップコンバートの両方の動作を行ってもよい。
【０１０５】
トランジスタ１０５のソースまたはドレインの一方は、トランジスタ１１２のソースまた
はドレインの一方と電気的に接続される。トランジスタ１０５のソースまたはドレインの
他方は、配線１３０と電気的に接続される。トランジスタ１０５のゲートは、配線１２２
と電気的に接続される。
【０１０６】
配線１３０は、トランジスタ１１１の電気特性を取得するためのモニタ線としての機能を
有する。また、配線１３０からトランジスタ１０５を介してトランジスタ１１２のソース
またはドレインの一方に特定の電位を供給することにより、画像データの書き込みを安定
化させることもできる。
【０１０７】
画素１０ｄでは、初期動作として外部補正の動作を行うが、生成された補正データはメモ
リ回路ＭＥＭに格納される。したがって、メモリ回路ＭＥＭに補正データが保持された後
は、画素１０ｄは内部補正のように動作する。
【０１０８】
補正データの生成およびメモリ回路ＭＥＭへの格納を図６の回路図および図７（Ａ）に示
す表示装置のブロック図を用いて説明する。当該表示装置は、画素１０ｄがマトリクス状
に設けられた画素アレイと、ロードライバ１２と、カラムドライバ１３と、カラムドライ
バ１５と、回路１６を有する。
【０１０９】
カラムドライバ１５には、例えばシフトレジスタ回路を用いることができる。回路１６は
、補正データを生成する機能を有する。カラムドライバ１５によって配線１３０を順次選
択し、その出力値を回路１６に入力することができる。
【０１１０】
まず、トランジスタ１１１を導通し、ノードＮＭにトランジスタ１１２が導通する標準電
位を書き込む。トランジスタ１１２が出力する電流は、トランジスタ１０５を介して回路
１６に取り込まれる。当該動作を全ての画素に対して行い、ゲートに標準電位を印加した
ときのトランジスタ１１２が出力する電流値を取得する。
【０１１１】
回路１６では電流値を読み取って解析し、電流値が平均値または中央値であるトランジス
タを基準として各画素に格納する補正データＷＶｔｈを生成する。当該補正データＷＶｔ
ｈは、カラムドライバ１３に入力され、各画素のメモリ回路ＭＥＭに格納される。なお、
回路１６は電流値を読み取る機能を有し、補正データＷＶｔｈを生成する機能は他の回路
が有していてもよい。
【０１１２】
以降は、アップコンバート動作と同じように画像データに補正データを付加した表示動作
を行う。なお、トランジスタのしきい値電圧は、長期に亘って大きく変動することはある
が、短期間における変動は極めて少ない。したがって、補正データの生成およびメモリ回
路ＭＥＭへの格納動作は、フレームごとなどに行う必要はなく、電源投入時や終了時など
に行えばよい。または、表示装置の動作時間を記録し、日、週、月、年などを単位とした
一定期間ごとに行ってもよい。
【０１１３】
また、しきい値電圧補正とアップコンバートの両方の動作を行う場合は、図７（Ｂ）のブ
ロック図に示すようにアップコンバートのための補正データを生成する回路１４（図５の
説明参照）を設けてもよい。この場合、回路１４で生成した補正データＷＶｔｈは回路１
６に入力され、回路１６からはアップコンバートのための補正データにしきい値電圧補正
のための補正データＷＶｔｈを付加した補正データＷ’がカラムドライバ１３に入力され
る。
【０１１４】
なお、上記ではトランジスタ１１２が出力する電流値を実測して補正データＷＶｔｈを生
成する方法を説明したが、その他の方法で補正データＷＶｔｈを生成してもよい。例えば
、グレースケールの表示を行い、当該表示の輝度を輝度計で読み取ったデータや当該表示
の写真を読み取ったデータを元に補正データＷＶｔｈを生成してもよい。当該補正データ
ＷＶｔｈの生成には、ニューラルネットワークを用いた推論を用いることが好ましい。
【０１１５】
本発明の一態様の表示装置は、図３（Ａ）、（Ｂ）で説明したように画素においてアップ
コンバートした画像を生成する構成である。したがって、画素に供給する画像データは解
像度の低い画像データであり、複数の画素に同じ画像データを供給することになる。図３
（Ａ）、（Ｂ）に示す例では、水平垂直方向の４画素に同じ画像データを供給する。この
場合、各画素に接続される信号線のそれぞれに同じ画像データを供給してもよいが、同じ
画像データを供給する信号線同士を電気的に接続することで、画像データの書き込み動作
を高速化することができる。
【０１１６】
図８は、カラー表示が行える表示装置の画素アレイの一部を示す図であり、同じ画像デー
タを供給する信号線同士がスイッチを介して電気的に接続することができる構成を表して
いる。一般的にカラー表示が行える表示装置の画素は、Ｒ（赤）、Ｇ（緑）Ｂ（青）のそ
れぞれの色を発する副画素の組み合わせを有する。図８では、水平方向に並ぶＲ、Ｇ、Ｂ
の３つの副画素が一つの画素を構成することになり、水平垂直方向の４画素を表している
。
【０１１７】
ここで、図３（Ａ）、（Ｂ）で説明したように、水平垂直方向の４画素には同じ画像デー
タが入力される。図８においては、画素Ｒ１乃至Ｒ４に同じ画像データが入力されること
になる。例えば、画素Ｒ１乃至Ｒ４のそれぞれに接続され、信号線として機能する配線１
２５［１］、１２５［４］に同じ画像データを供給し、走査線として機能する配線１２２
［１］、１２２［２］に順次信号を入力することで全ての画素に同じ画像データを入力す
ることができる。ただし、当該方法では、同じ画像データを複数の画素に供給するにあた
って、無駄が多い。
【０１１８】
本発明の一態様では、信号線間に設けられたスイッチによって二つの信号線を導通させる
こと、および走査線間に設けられたスイッチによって二つの走査線を導通させることによ
り４画素の同時書き込みを可能にする。
【０１１９】
図８に示すように、配線１２５［１］と１２５［４］との間に設けられたスイッチ１４１
を導通させることで、配線１２５［１］または１２５［４］の一方に供給された画像デー
タを画素Ｒ１およびＲ２に同時に書き込むことができる。このとき、配線１２２［１］と
配線１２２［２］との間に設けられたスイッチ１４４を導通させておくことで、画素Ｒ３
および画素Ｒ４も同時に書き込むことができる。すなわち、４画素の同時書き込みが可能
となる。
【０１２０】
同様に配線１２５［２］と１２５［５］との間に設けられたスイッチ１４２、および配線
１２５［３］と１２５［６］との間に設けられたスイッチ１４３を必要に応じて導通させ
ることで、他の画素においても４画素の同時書き込みが可能となる。スイッチ１４１乃至
１４４としては、例えば、トランジスタを用いることができる。
【０１２１】
４画素の同時書き込みが行えることで、書き込み時間を短縮することができ、フレーム周
波数を高めることもできる。
【０１２２】
本実施の形態は、他の実施の形態または実施例などに記載した構成と適宜組み合わせて実
施することが可能である。
【０１２３】
（実施の形態２）
本実施の形態では、ＥＬ素子を用いた表示装置の構成例について説明する。なお、本実施
の形態においては、実施の形態１で説明した補正に関する動作および機能の説明は省略す
る。
【０１２４】
図９（Ａ）乃至（Ｃ）は、本発明の一態様を用いることのできる表示装置の構成を示す図
である。
【０１２５】
図９（Ａ）において、第１の基板４００１上に設けられた表示部２１５を囲むようにして
、シール材４００５が設けられ、表示部２１５がシール材４００５および第２の基板４０
０６によって封止されている。
【０１２６】
表示部２１５には、実施の形態１に示した画素を有する画素アレイが設けられる。
【０１２７】
図９（Ａ）では、走査線駆動回路２２１ａ、信号線駆動回路２３１ａ、信号線駆動回路２
３２ａ、および共通線駆動回路２４１ａは、それぞれがプリント基板４０４１上に設けら
れた集積回路４０４２を複数有する。集積回路４０４２は、単結晶半導体または多結晶半
導体で形成されている。信号線駆動回路２３１ａおよび信号線駆動回路２３２ａは、実施
の形態１に示したカラムドライバの機能を有する。走査線駆動回路２２１ａは、実施の形
態１に示したロードライバの機能を有する。共通線駆動回路２４１ａは、実施の形態１に
示した共通配線に規定の電位を供給する機能を有する。
【０１２８】
走査線駆動回路２２１ａ、共通線駆動回路２４１ａ、信号線駆動回路２３１ａ、および信
号線駆動回路２３２ａに与えられる各種信号および電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  
ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）４０１８を介して供給される。
【０１２９】
走査線駆動回路２２１ａおよび共通線駆動回路２４１ａが有する集積回路４０４２は、表
示部２１５に選択信号を供給する機能を有する。信号線駆動回路２３１ａおよび信号線駆
動回路２３２ａが有する集積回路４０４２は、表示部２１５に画像データを供給する機能
を有する。集積回路４０４２は、第１の基板４００１上のシール材４００５によって囲ま
れている領域とは異なる領域に実装されている。
【０１３０】
なお、集積回路４０４２の接続方法は、特に限定されるものではなく、ワイヤボンディン
グ法、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）法、ＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  
Ｐａｃｋａｇｅ）法、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）法などを用いることができる
。
【０１３１】
図９（Ｂ）は、信号線駆動回路２３１ａおよび信号線駆動回路２３２ａに含まれる集積回
路４０４２をＣＯＧ法により実装する例を示している。また、駆動回路の一部または全体
を表示部２１５と同じ基板上に一体形成して、システムオンパネルを形成することができ
る。
【０１３２】
図９（Ｂ）では、走査線駆動回路２２１ａおよび共通線駆動回路２４１ａを、表示部２１
５と同じ基板上に形成する例を示している。駆動回路を表示部２１５内の画素回路と同時
に形成することで、部品点数を削減することができる。よって、生産性を高めることがで
きる。
【０１３３】
また、図９（Ｂ）では、第１の基板４００１上に設けられた表示部２１５と、走査線駆動
回路２２１ａおよび共通線駆動回路２４１ａと、を囲むようにして、シール材４００５が
設けられている。また表示部２１５、走査線駆動回路２２１ａ、および共通線駆動回路２
４１ａの上に第２の基板４００６が設けられている。よって、表示部２１５、走査線駆動
回路２２１ａ、および共通線駆動回路２４１ａは、第１の基板４００１とシール材４００
５と第２の基板４００６とによって、表示素子と共に封止されている。
【０１３４】
また、図９（Ｂ）では、信号線駆動回路２３１ａおよび信号線駆動回路２３２ａを別途形
成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。
走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆
動回路の一部を別途形成して実装しても良い。また、図９（Ｃ）に示すように、信号線駆
動回路２３１ａおよび信号線駆動回路２３２ａを表示部２１５と同じ基板上に形成しても
よい。
【０１３５】
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。
【０１３６】
また第１の基板上に設けられた表示部および走査線駆動回路は、トランジスタを複数有し
ている。当該トランジスタとして、上記実施の形態で示したトランジスタを適用すること
ができる。
【０１３７】
周辺駆動回路が有するトランジスタと、表示部の画素回路が有するトランジスタの構造は
同じであってもよく、異なっていてもよい。周辺駆動回路が有するトランジスタは、全て
同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。同様
に、画素回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構造
が組み合わせて用いられていてもよい。
【０１３８】
また、第２の基板４００６上には入力装置４２００を設けることができる。図９に示す表
示装置に入力装置４２００を設けた構成はタッチパネルとして機能させることができる。
【０１３９】
本発明の一態様のタッチパネルが有する検知素子（センサ素子ともいう）に限定は無い。
指やスタイラスなどの被検知体の近接または接触を検知することのできる様々なセンサを
、検知素子として適用することができる。
【０１４０】
センサの方式としては、例えば、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方
式、光学方式、感圧方式など様々な方式を用いることができる。
【０１４１】
本実施の形態では、静電容量方式の検知素子を有するタッチパネルを例に挙げて説明する
。
【０１４２】
静電容量方式としては、表面型静電容量方式、投影型静電容量方式等がある。また、投影
型静電容量方式としては、自己容量方式、相互容量方式等がある。相互容量方式を用いる
と、同時多点検知が可能となるため好ましい。
【０１４３】
本発明の一態様のタッチパネルは、別々に作製された表示装置と検知素子とを貼り合わせ
る構成、表示素子を支持する基板および対向基板の一方または双方に検知素子を構成する
電極等を設ける構成等、様々な構成を適用することができる。
【０１４４】
図１０（Ａ）、（Ｂ）に、タッチパネルの一例を示す。図１０（Ａ）は、タッチパネル４
２１０の斜視図である。図１０（Ｂ）は、入力装置４２００の斜視概略図である。なお、
明瞭化のため、代表的な構成要素のみを示している。
【０１４５】
タッチパネル４２１０は、別々に作製された表示装置と検知素子とを貼り合わせた構成で
ある。
【０１４６】
タッチパネル４２１０は、入力装置４２００と、表示装置とを有し、これらが重ねて設け
られている。
【０１４７】
入力装置４２００は、基板４２６３、電極４２２７、電極４２２８、複数の配線４２３７
、複数の配線４２３８および複数の配線４２３９を有する。例えば、電極４２２７は配線
４２３７または配線４２３９と電気的に接続することができる。また、電極４２２８は配
線４２３９と電気的に接続することができる。ＦＰＣ４２７２ｂは、複数の配線４２３７
および複数の配線４２３８の各々と電気的に接続する。ＦＰＣ４２７２ｂにはＩＣ４２７
３ｂを設けることができる。
【０１４８】
または、表示装置の第１の基板４００１と第２の基板４００６との間にタッチセンサを設
けてもよい。第１の基板４００１と第２の基板４００６との間にタッチセンサを設ける場
合は、静電容量方式のタッチセンサのほか、光電変換素子を用いた光学式のタッチセンサ
を適用してもよい。
【０１４９】
図１１は、図９（Ｂ）中でＮ１−Ｎ２の鎖線で示した部位の断面図である。図１１に示す
表示装置は電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異
方性導電層４０１９を介して、電気的に接続されている。また、図１１では、電極４０１
５は、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０に形成された開口におい
て配線４０１４と電気的に接続されている。
【０１５０】
電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、ト
ランジスタ４０１０、およびトランジスタ４０１１のソース電極およびドレイン電極と同
じ導電層で形成されている。
【０１５１】
また、第１の基板４００１上に設けられた表示部２１５と走査線駆動回路２２１ａは、ト
ランジスタを複数有しており、図１１では、表示部２１５に含まれるトランジスタ４０１
０、および走査線駆動回路２２１ａに含まれるトランジスタ４０１１を例示している。な
お、図１１では、トランジスタ４０１０およびトランジスタ４０１１としてボトムゲート
型のトランジスタを例示しているが、トップゲート型のトランジスタであってもよい。
【０１５２】
図１１では、トランジスタ４０１０およびトランジスタ４０１１上に絶縁層４１１２が設
けられている。また、絶縁層４１１２上に隔壁４５１０が形成されている。
【０１５３】
また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に設けら
れている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１１１
上に形成された電極４０１７を有する。電極４０１７はバックゲート電極として機能する
ことができる。
【０１５４】
また、図１１に示す表示装置は、容量素子４０２０を有する。容量素子４０２０は、トラ
ンジスタ４０１０のゲート電極と同じ工程で形成された電極４０２１と、ソース電極およ
びドレイン電極と同じ工程で形成された電極と、を有する。これらの電極は、絶縁層４１
０３を介して重なっている。
【０１５５】
一般に、表示装置の画素部に設けられる容量素子の容量は、画素部に配置されるトランジ
スタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。容
量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。
【０１５６】
表示部２１５に設けられたトランジスタ４０１０は表示素子と電気的に接続する。
【０１５７】
また、図１１に示す表示装置は、絶縁層４１１１と絶縁層４１０４を有する。絶縁層４１
１１と絶縁層４１０４として、不純物元素を透過しにくい絶縁層を用いる。絶縁層４１１
１と絶縁層４１０４でトランジスタの半導体層を挟むことで、外部からの不純物の浸入を
防ぐことができる。
【０１５８】
表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子（Ｅ
Ｌ素子）を適用することができる。ＥＬ素子は、一対の電極の間に発光性の化合物を含む
層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子の閾値電圧よりも大き
い電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入さ
れる。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発
光する。
【０１５９】
また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別さ
れ、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
【０１６０】
有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔
がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合す
ることにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る
際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素
子と呼ばれる。
【０１６１】
なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質
、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ
性の物質（電子輸送性および正孔輸送性が高い物質）などを有していてもよい。
【０１６２】
ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法な
どの方法で形成することができる。
【０１６３】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
【０１６４】
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そし
て、基板上にトランジスタおよび発光素子を形成し、当該基板とは逆側の面から発光を取
り出す上面射出（トップエミッション）構造や、基板側の面から発光を取り出す下面射出
（ボトムエミッション）構造や、両面から発光を取り出す両面射出（デュアルエミッショ
ン）構造の発光素子があり、どの射出構造の発光素子も適用することができる。
【０１６５】
図１１は、表示素子として発光素子を用いた発光表示装置（「ＥＬ表示装置」ともいう。
）の一例である。表示素子である発光素子４５１３は、表示部２１５に設けられたトラン
ジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層
４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成に限定
されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の
構成は適宜変えることができる。
【０１６６】
隔壁４５１０は、有機絶縁材料、または無機絶縁材料を用いて形成する。特に感光性の樹
脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した
曲率を持って形成される傾斜面となるように形成することが好ましい。
【０１６７】
発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成され
ていてもどちらでも良い。
【０１６８】
発光素子４５１３の発光色は、発光層４５１１を構成する材料によって、白、赤、緑、青
、シアン、マゼンタ、または黄などとすることができる。
【０１６９】
カラー表示を実現する方法としては、発光色が白色の発光素子４５１３と着色層を組み合
わせて行う方法と、画素毎に発光色の異なる発光素子４５１３を設ける方法がある。前者
の方法は後者の方法よりも生産性が高い。一方、後者の方法では画素毎に発光層４５１１
を作り分ける必要があるため、前者の方法よりも生産性が劣る。ただし、後者の方法では
、前者の方法よりも色純度の高い発光色を得ることができる。後者の方法に加えて、発光
素子４５１３にマイクロキャビティ構造を付与することにより色純度をさらに高めること
ができる。
【０１７０】
なお、発光層４５１１は、量子ドットなどの無機化合物を有していてもよい。例えば、量
子ドットを発光層に用いることで、発光材料として機能させることもできる。
【０１７１】
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコ
ン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、
窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ  Ｌｉｋｅ  Ｃａｒｂｏｎ）などを形成
することができる。また、第１の基板４００１、第２の基板４００６、およびシール材４
００５によって封止された空間には充填材４５１４が設けられ密封されている。このよう
に、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフ
ィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好
ましい。
【０１７２】
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂また
は熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル系樹脂、
ポリイミド、エポキシ系樹脂、シリコーン系樹脂、ＰＶＢ（ポリビニルブチラル）または
ＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４
に乾燥剤が含まれていてもよい。
【０１７３】
シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常
温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることが
できる。また、シール材４００５に乾燥剤が含まれていてもよい。
【０１７４】
また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）
、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けても
よい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸に
より反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【０１７５】
また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すこと
ができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り
込みが低減し、表示画像の視認性を高めることができる。
【０１７６】
表示素子に電圧を印加する第１の電極層および第２の電極層（画素電極層、共通電極層、
対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、お
よび電極層のパターン構造によって透光性、反射性を選択すればよい。
【０１７７】
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物
、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いるこ
とができる。
【０１７８】
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン
（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎ
ｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタ
ン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属
、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる
。
【０１７９】
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリ
マーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子として
は、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若
しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導
体、または、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくは
その誘導体などがあげられる。
【０１８０】
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路
を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
【０１８１】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが
可能である。
【０１８２】
（実施の形態３）
本実施の形態では、上記実施の形態に示した各トランジスタに置き換えて用いることので
きるトランジスタの一例について、図面を用いて説明する。
【０１８３】
本発明の一態様の表示装置は、ボトムゲート型のトランジスタや、トップゲート型トラン
ジスタなどの様々な形態のトランジスタを用いて作製することができる。よって、既存の
製造ラインに合わせて、使用する半導体層の材料やトランジスタ構造を容易に置き換える
ことができる。
【０１８４】
〔ボトムゲート型トランジスタ〕
図１２（Ａ１）は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトラン
ジスタ８１０の断面図である。図１２（Ａ１）において、トランジスタ８１０は基板７７
１上に形成されている。また、トランジスタ８１０は、基板７７１上に絶縁層７７２を介
して電極７４６を有する。また、電極７４６上に絶縁層７２６を介して半導体層７４２を
有する。電極７４６はゲート電極として機能できる。絶縁層７２６はゲート絶縁層として
機能できる。
【０１８５】
また、半導体層７４２のチャネル形成領域上に絶縁層７４１を有する。また、半導体層７
４２の一部と接して、絶縁層７２６上に電極７４４ａおよび電極７４４ｂを有する。電極
７４４ａは、ソース電極またはドレイン電極の一方として機能できる。電極７４４ｂは、
ソース電極またはドレイン電極の他方として機能できる。電極７４４ａの一部、および電
極７４４ｂの一部は、絶縁層７４１上に形成される。
【０１８６】
絶縁層７４１は、チャネル保護層として機能できる。チャネル形成領域上に絶縁層７４１
を設けることで、電極７４４ａおよび電極７４４ｂの形成時に生じる半導体層７４２の露
出を防ぐことができる。よって、電極７４４ａおよび電極７４４ｂの形成時に、半導体層
７４２のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態様
によれば、電気特性の良好なトランジスタを実現することができる。
【０１８７】
また、トランジスタ８１０は、電極７４４ａ、電極７４４ｂおよび絶縁層７４１上に絶縁
層７２８を有し、絶縁層７２８の上に絶縁層７２９を有する。
【０１８８】
半導体層７４２に酸化物半導体を用いる場合、電極７４４ａおよび電極７４４ｂの、少な
くとも半導体層７４２と接する部分に、半導体層７４２の一部から酸素を奪い、酸素欠損
を生じさせることが可能な材料を用いることが好ましい。半導体層７４２中の酸素欠損が
生じた領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ＋層）となる。
したがって、当該領域はソース領域またはドレイン領域として機能することができる。半
導体層７４２に酸化物半導体を用いる場合、半導体層７４２から酸素を奪い、酸素欠損を
生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることができ
る。
【０１８９】
半導体層７４２にソース領域およびドレイン領域が形成されることにより、電極７４４ａ
および電極７４４ｂと半導体層７４２の接触抵抗を低減することができる。よって、電界
効果移動度や、しきい値電圧などの、トランジスタの電気特性を良好なものとすることが
できる。
【０１９０】
半導体層７４２にシリコンなどの半導体を用いる場合は、半導体層７４２と電極７４４ａ
の間、および半導体層７４２と電極７４４ｂの間に、ｎ型半導体またはｐ型半導体として
機能する層を設けることが好ましい。ｎ型半導体またはｐ型半導体として機能する層は、
トランジスタのソース領域またはドレイン領域として機能することができる。
【０１９１】
絶縁層７２９は、外部からのトランジスタへの不純物の拡散を防ぐ、または低減する機能
を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層７２９を省略
することもできる。
【０１９２】
図１２（Ａ２）に示すトランジスタ８１１は、絶縁層７２９上にバックゲート電極として
機能できる電極７２３を有する点が、トランジスタ８１０と異なる。電極７２３は、電極
７４６と同様の材料および方法で形成することができる。
【０１９３】
一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体
層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電
極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位と
してもよいし、接地電位（ＧＮＤ電位）や、任意の電位としてもよい。また、バックゲー
ト電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしき
い値電圧を変化させることができる。
【０１９４】
電極７４６および電極７２３は、どちらもゲート電極として機能することができる。よっ
て、絶縁層７２６、絶縁層７２８、および絶縁層７２９は、それぞれがゲート絶縁層とし
て機能することができる。なお、電極７２３は、絶縁層７２８と絶縁層７２９の間に設け
てもよい。
【０１９５】
なお、電極７４６または電極７２３の一方を、「ゲート電極」という場合、他方を「バッ
クゲート電極」という。例えば、トランジスタ８１１において、電極７２３を「ゲート電
極」と言う場合、電極７４６を「バックゲート電極」と言う。また、電極７２３を「ゲー
ト電極」として用いる場合は、トランジスタ８１１をトップゲート型のトランジスタの一
種と考えることができる。また、電極７４６および電極７２３のどちらか一方を、「第１
のゲート電極」といい、他方を「第２のゲート電極」という場合がある。
【０１９６】
半導体層７４２を挟んで電極７４６および電極７２３を設けることで、更には、電極７４
６および電極７２３を同電位とすることで、半導体層７４２においてキャリアの流れる領
域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、ト
ランジスタ８１１のオン電流が大きくなる共に、電界効果移動度が高くなる。
【０１９７】
したがって、トランジスタ８１１は、占有面積に対して大きいオン電流を有するトランジ
スタである。すなわち、求められるオン電流に対して、トランジスタ８１１の占有面積を
小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくす
ることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現する
ことができる。
【０１９８】
また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で
生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気
などに対する電界遮蔽機能）を有する。なお、バックゲート電極を半導体層よりも大きく
形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる
。
【０１９９】
また、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電極
側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防
ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる
。
【０２００】
本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。また、
信頼性の良好な半導体装置を実現することができる。
【０２０１】
図１２（Ｂ１）に、ボトムゲート型のトランジスタの１つであるチャネル保護型のトラン
ジスタ８２０の断面図を示す。トランジスタ８２０は、トランジスタ８１０とほぼ同様の
構造を有しているが、絶縁層７４１が半導体層７４２の端部を覆っている点が異なる。ま
た、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した開口部にお
いて、半導体層７４２と電極７４４ａが電気的に接続している。また、半導体層７４２と
重なる絶縁層７４１の一部を選択的に除去して形成した他の開口部において、半導体層７
４２と電極７４４ｂが電気的に接続している。絶縁層７４１の、チャネル形成領域と重な
る領域は、チャネル保護層として機能できる。
【０２０２】
図１２（Ｂ２）に示すトランジスタ８２１は、絶縁層７２９上にバックゲート電極として
機能できる電極７２３を有する点が、トランジスタ８２０と異なる。
【０２０３】
絶縁層７４１を設けることで、電極７４４ａおよび電極７４４ｂの形成時に生じる半導体
層７４２の露出を防ぐことができる。よって、電極７４４ａおよび電極７４４ｂの形成時
に半導体層７４２の薄膜化を防ぐことができる。
【０２０４】
また、トランジスタ８２０およびトランジスタ８２１は、トランジスタ８１０およびトラ
ンジスタ８１１よりも、電極７４４ａと電極７４６の間の距離と、電極７４４ｂと電極７
４６の間の距離が長くなる。よって、電極７４４ａと電極７４６の間に生じる寄生容量を
小さくすることができる。また、電極７４４ｂと電極７４６の間に生じる寄生容量を小さ
くすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現で
きる。
【０２０５】
図１２（Ｃ１）に示すトランジスタ８２５は、ボトムゲート型のトランジスタの１つであ
るチャネルエッチング型のトランジスタである。トランジスタ８２５は、絶縁層７４１を
用いずに電極７４４ａおよび電極７４４ｂを形成する。このため、電極７４４ａおよび電
極７４４ｂの形成時に露出する半導体層７４２の一部がエッチングされる場合がある。一
方、絶縁層７４１を設けないため、トランジスタの生産性を高めることができる。
【０２０６】
図１２（Ｃ２）に示すトランジスタ８２６は、絶縁層７２９上にバックゲート電極として
機能できる電極７２３を有する点が、トランジスタ８２５と異なる。
【０２０７】
〔トップゲート型トランジスタ〕
図１３（Ａ１）に例示するトランジスタ８４２は、トップゲート型のトランジスタの１つ
である。電極７４４ａおよび電極７４４ｂは、絶縁層７２８および絶縁層７２９に形成し
た開口部において半導体層７４２と電気的に接続する。
【０２０８】
また、図１３（Ａ３）に示すように、電極７４６と重ならない絶縁層７２６の一部を除去
し、電極７４６と残りの絶縁層７２６をマスクとして用いて不純物７５５を半導体層７４
２に導入することで、半導体層７４２中に自己整合（セルフアライメント）的に不純物領
域を形成することができる。トランジスタ８４２は、絶縁層７２６が電極７４６の端部を
越えて延伸する領域を有する。不純物７５５を半導体層７４２に導入する際に、半導体層
７４２の絶縁層７２６を介して不純物７５５が導入された領域の不純物濃度は、絶縁層７
２６を介さずに不純物７５５が導入された領域よりも小さくなる。よって、半導体層７４
２は、電極７４６と重ならない領域にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ
）領域が形成される。
【０２０９】
図１３（Ａ２）に示すトランジスタ８４３は、電極７２３を有する点がトランジスタ８４
２と異なる。トランジスタ８４３は、基板７７１の上に形成された電極７２３を有する。
電極７２３は、絶縁層７７２を介して半導体層７４２と重なる領域を有する。電極７２３
は、バックゲート電極として機能することができる。
【０２１０】
また、図１３（Ｂ１）に示すトランジスタ８４４および図１３（Ｂ２）に示すトランジス
タ８４５のように、電極７４６と重ならない領域の絶縁層７２６を全て除去してもよい。
また、図１３（Ｃ１）に示すトランジスタ８４６および図１３（Ｃ２）に示すトランジス
タ８４７のように、絶縁層７２６を残してもよい。
【０２１１】
トランジスタ８４２乃至トランジスタ８４７も、電極７４６を形成した後に、電極７４６
をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層７４２
中に自己整合的に不純物領域を形成することができる。本発明の一態様によれば、電気特
性の良好なトランジスタを実現することができる。また、本発明の一態様によれば、集積
度の高い半導体装置を実現することができる。
【０２１２】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが
可能である。
【０２１３】
（実施の形態４）
本実施の形態では、上記実施の形態で例示したロードライバ１２、カラムドライバ１３、
１５、回路１４、１６などに適用可能な半導体装置について説明する。以下で例示する半
導体装置は、記憶装置として機能することができる。
【０２１４】
本実施の形態では、酸化物半導体を用いた記憶装置の一例として、ＤＯＳＲＡＭ（登録商
標）について説明する。なお、「ＤＯＳＲＡＭ」の名称は、Ｄｙｎａｍｉｃ  Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙに由来する
。ＤＯＳＲＡＭとは、メモリセルが、１Ｔ１Ｃ（１トランジスタ１容量）型セルであり、
かつ書込みトランジスタが、酸化物半導体が適用されたトランジスタである記憶装置のこ
とである。
【０２１５】
図１４を用いて、ＤＯＳＲＡＭ１０００の積層構造例について説明する。ＤＯＳＲＡＭ１
０００は、データの読み出しを行うセンスアンプ部１００２と、データを格納するセルア
レイ部１００３とが積層されている。
【０２１６】
図１４に示すように、センスアンプ部１００２には、ビット線ＢＬ、ＳｉトランジスタＴ
ａ１０、Ｔａ１１が設けられている。ＳｉトランジスタＴａ１０、Ｔａ１１は、単結晶シ
リコンウエハに半導体層をもつ。ＳｉトランジスタＴａ１０、Ｔａ１１は、センスアンプ
を構成し、ビット線ＢＬに電気的に接続されている。
【０２１７】
セルアレイ部１００３は複数のメモリセル１００１を有する。メモリセル１００１は、ト
ランジスタＴｗ１及び容量素子Ｃ１を有する。セルアレイ部１００３において、２個のト
ランジスタＴｗ１は半導体層を共有する。半導体層とビット線ＢＬとは図示しない導電体
により電気的に接続されている。
【０２１８】
図１４に示すような積層構造は、トランジスタ群を有する回路を複数積層して構成される
様々な半導体装置に適用できる。
【０２１９】
図１４中の金属酸化物、絶縁体、導電体等は、単層でも積層でもよい。これらの作製には
、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション
法（ＰＬＡ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いるこ
とができる。なお、ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法な
どがある。
【０２２０】
ここでは、トランジスタＴｗ１の半導体層は、金属酸化物（酸化物半導体）で構成されて
いる。ここでは、半導体層が３層の金属酸化物層で構成されている例を示している。半導
体層は、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物で構成されることが好ましい。
【０２２１】
ここで、金属酸化物は、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加
されることで、キャリア密度が増大し、低抵抗化する場合がある。例えば、金属酸化物を
用いた半導体層を選択的に低抵抗化することで、半導体層にソース領域またはドレイン領
域を設けることができる。
【０２２２】
なお、金属酸化物を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げ
られる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス元素等を用いて
もよい。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及び
キセノン等がある。当該元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄ
ａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定することがで
きる。
【０２２３】
特に、ホウ素、及びリンは、アモルファスシリコン、または低温ポリシリコンの製造ライ
ンの装置を使用することができるため、好ましい。既存の設備を転用することができ、設
備投資を抑制することができる。
【０２２４】
選択的に低抵抗化した半導体層を有するトランジスタは、例えば、ダミーゲートを用いる
ことで形成することができる。具体的には、半導体層上にダミーゲートを設け、当該ダミ
ーゲートをマスクとして用い、上記半導体層を低抵抗化する元素を添加するとよい。つま
り、半導体層が、ダミーゲートと重畳していない領域に、当該元素が添加され、低抵抗化
した領域が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを
質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加する
イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いる
ことができる。
【０２２５】
導電体に用いられる導電性材料には、リン等の不純物元素をドーピングした多結晶シリコ
ンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、チタン、タン
タル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、ま
たは上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン
、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タングステンを含むイ
ンジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むイン
ジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ
素を添加したインジウム錫酸化物などの導電性材料を用いることができる。
【０２２６】
絶縁体に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アル
ミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒
化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウ
ム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、
アルミニウムシリケートなどがある。なお、本明細書等において、酸化窒化物とは、酸素
の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多
い化合物のことをいう。
【０２２７】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが
可能である。
【０２２８】
（実施の形態５）
本実施の形態では、実施の形態１で説明した回路１４などに用いることのできるニューラ
ルネットワークとして機能する半導体装置の構成例について説明する。
【０２２９】
図１５（Ａ）に示すように、ニューラルネットワークＮＮは入力層ＩＬ、出力層ＯＬ、中
間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層Ｈ
Ｌはそれぞれ、１または複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１
層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラル
ネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともでき、ディープ
ニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。
【０２３０】
入力層ＩＬの各ニューロンには入力データが入力され、中間層ＨＬの各ニューロンには前
層または後層のニューロンの出力信号が入力され、出力層ＯＬの各ニューロンには前層の
ニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロ
ンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
【０２３１】
図１５（Ｂ）に、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニュー
ロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層
のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニュー
ロンＮにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と出力ｘ２と重みｗ２の乗
算結果（ｘ２ｗ２）の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂ
が加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈに
よって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ）が出力される。
【０２３２】
このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わ
せる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は
、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われて
もよい。積和演算をハードウェアによって行う場合は、積和演算回路を用いることができ
る。この積和演算回路としては、デジタル回路を用いてもよいし、アナログ回路を用いて
もよい。
【０２３３】
本発明の一態様では、積和演算回路にアナログ回路を用いる。したがって、積和演算回路
の回路規模の縮小、または、メモリへのアクセス回数の減少による処理速度の向上および
消費電力の低減を図ることができる。
【０２３４】
積和演算回路は、Ｓｉトランジスタによって構成してもよいし、ＯＳトランジスタによっ
て構成してもよい。特に、ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回
路のアナログメモリを構成するトランジスタとして好適である。なお、Ｓｉトランジスタ
とＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。以下、積和演算回路
の機能を備えた半導体装置の構成例について説明する。
【０２３５】
＜半導体装置の構成例＞
図１６に、ニューラルネットワークの演算を行う機能を有する半導体装置ＭＡＣの構成例
を示す。半導体装置ＭＡＣは、ニューロン間の結合強度（重み）に対応する第１のデータ
と、入力データに対応する第２のデータの積和演算を行う機能を有する。なお、第１のデ
ータおよび第２のデータはそれぞれ、アナログデータまたは多値のデータ（離散的なデー
タ）とすることができる。また、半導体装置ＭＡＣは、積和演算によって得られたデータ
を活性化関数によって変換する機能を有する。
【０２３６】
半導体装置ＭＡＣは、セルアレイＣＡ、電流源回路ＣＳ、カレントミラー回路ＣＭ、回路
ＷＤＤ、回路ＷＬＤ、回路ＣＬＤ、オフセット回路ＯＦＳＴ、および活性化関数回路ＡＣ
ＴＶを有する。
【０２３７】
セルアレイＣＡは、複数のメモリセルＭＣおよび複数のメモリセルＭＣｒｅｆを有する。
図１６には、セルアレイＣＡがｍ行ｎ列（ｍ，ｎは１以上の整数）のメモリセルＭＣ（Ｍ
Ｃ［１，１］乃至［ｍ，ｎ］）と、ｍ個のメモリセルＭＣｒｅｆ（ＭＣｒｅｆ［１］乃至
［ｍ］）を有する構成例を示している。メモリセルＭＣは、第１のデータを格納する機能
を有する。また、メモリセルＭＣｒｅｆは、積和演算に用いられる参照データを格納する
機能を有する。なお、参照データはアナログデータまたは多値のデータとすることができ
る。
【０２３８】
メモリセルＭＣ［ｉ，ｊ］（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、配
線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤ［ｊ］、および配線ＢＬ［ｊ］と接続されてい
る。また、メモリセルＭＣｒｅｆ［ｉ］は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤ
ｒｅｆ、配線ＢＬｒｅｆと接続されている。ここで、メモリセルＭＣ［ｉ，ｊ］と配線Ｂ
Ｌ［ｊ］間を流れる電流をＩＭＣ［ｉ，ｊ］と表記し、メモリセルＭＣｒｅｆ［ｉ］と配
線ＢＬｒｅｆ間を流れる電流をＩＭＣｒｅｆ［ｉ］と表記する。
【０２３９】
メモリセルＭＣおよびメモリセルＭＣｒｅｆの具体的な構成例を、図１７に示す。図１７
には代表例としてメモリセルＭＣ［１，１］、［２，１］およびメモリセルＭＣｒｅｆ［
１］、［２］を示しているが、他のメモリセルＭＣおよびメモリセルＭＣｒｅｆにも同様
の構成を用いることができる。メモリセルＭＣおよびメモリセルＭＣｒｅｆはそれぞれ、
トランジスタＴｒ１１、Ｔｒ１２、容量素子Ｃ１１を有する。ここでは、トランジスタＴ
ｒ１１およびトランジスタＴｒ１２がｎチャネル型のトランジスタである場合について説
明する。
【０２４０】
メモリセルＭＣにおいて、トランジスタＴｒ１１のゲートは配線ＷＬと接続され、ソース
またはドレインの一方はトランジスタＴｒ１２のゲート、および容量素子Ｃ１１の第１の
電極と接続され、ソースまたはドレインの他方は配線ＷＤと接続されている。トランジス
タＴｒ１２のソースまたはドレインの一方は配線ＢＬと接続され、ソースまたはドレイン
の他方は配線ＶＲと接続されている。容量素子Ｃ１１の第２の電極は、配線ＲＷと接続さ
れている。配線ＶＲは、所定の電位を供給する機能を有する配線である。ここでは一例と
して、配線ＶＲから低電源電位（接地電位など）が供給される場合について説明する。
【０２４１】
トランジスタＴｒ１１のソースまたはドレインの一方、トランジスタＴｒ１２のゲート、
および容量素子Ｃ１１の第１の電極と接続されたノードを、ノードＮＭとする。また、メ
モリセルＭＣ［１，１］、［２，１］のノードＮＭを、それぞれノードＮＭ［１，１］、
［２，１］と表記する。
【０２４２】
メモリセルＭＣｒｅｆも、メモリセルＭＣと同様の構成を有する。ただし、メモリセルＭ
Ｃｒｅｆは配線ＷＤの代わりに配線ＷＤｒｅｆと接続され、配線ＢＬの代わりに配線ＢＬ
ｒｅｆと接続されている。また、メモリセルＭＣｒｅｆ［１］、［２］において、トラン
ジスタＴｒ１１のソースまたはドレインの一方、トランジスタＴｒ１２のゲート、および
容量素子Ｃ１１の第１の電極と接続されたノードを、それぞれノードＮＭｒｅｆ［１］、
［２］と表記する。
【０２４３】
ノードＮＭとノードＮＭｒｅｆはそれぞれ、メモリセルＭＣとメモリセルＭＣｒｅｆの保
持ノードとして機能する。ノードＮＭには第１のデータが保持され、ノードＮＭｒｅｆに
は参照データが保持される。また、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２
，１］のトランジスタＴｒ１２には、それぞれ電流ＩＭＣ［１，１］、ＩＭＣ［２，１］
が流れる。また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］、［２］のトランジス
タＴｒ１２には、それぞれ電流ＩＭＣｒｅｆ［１］、ＩＭＣｒｅｆ［２］が流れる。
【０２４４】
トランジスタＴｒ１１は、ノードＮＭまたはノードＮＭｒｅｆの電位を保持する機能を有
するため、トランジスタＴｒ１１のオフ電流は小さいことが好ましい。そのため、トラン
ジスタＴｒ１１としてオフ電流が極めて小さいＯＳトランジスタを用いることが好ましい
。これにより、ノードＮＭまたはノードＮＭｒｅｆの電位の変動を抑えることができ、演
算精度の向上を図ることができる。また、ノードＮＭまたはノードＮＭｒｅｆの電位をリ
フレッシュする動作の頻度を低く抑えることが可能となり、消費電力を削減することがで
きる。
【０２４５】
トランジスタＴｒ１２は特に限定されず、例えばＳｉトランジスタまたはＯＳトランジス
タなどを用いることができる。トランジスタＴｒ１２にＯＳトランジスタを用いる場合、
トランジスタＴｒ１１と同じ製造装置を用いて、トランジスタＴｒ１２を作製することが
可能となり、製造コストを抑制することができる。なお、トランジスタＴｒ１２はｎチャ
ネル型であってもｐチャネル型であってもよい。
【０２４６】
電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］および配線ＢＬｒｅｆと接続されている。
電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］および配線ＢＬｒｅｆに電流を供給する機
能を有する。なお、配線ＢＬ［１］乃至［ｎ］に供給される電流値と配線ＢＬｒｅｆに供
給される電流値は異なっていてもよい。ここでは、電流源回路ＣＳから配線ＢＬ［１］乃
至［ｎ］に供給される電流をＩＣ、電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流
をＩＣｒｅｆと表記する。
【０２４７】
カレントミラー回路ＣＭは、配線ＩＬ［１］乃至［ｎ］および配線ＩＬｒｅｆを有する。
配線ＩＬ［１］乃至［ｎ］はそれぞれ配線ＢＬ［１］乃至［ｎ］と接続され、配線ＩＬｒ
ｅｆは、配線ＢＬｒｅｆと接続されている。ここでは、配線ＩＬ［１］乃至［ｎ］と配線
ＢＬ［１］乃至［ｎ］の接続箇所をノードＮＰ［１］乃至［ｎ］と表記する。また、配線
ＩＬｒｅｆと配線ＢＬｒｅｆの接続箇所をノードＮＰｒｅｆと表記する。
【０２４８】
カレントミラー回路ＣＭは、ノードＮＰｒｅｆの電位に応じた電流ＩＣＭを配線ＩＬｒｅ
ｆに流す機能と、この電流ＩＣＭを配線ＩＬ［１］乃至［ｎ］にも流す機能を有する。図
１６には、配線ＢＬｒｅｆから配線ＩＬｒｅｆに電流ＩＣＭが排出され、配線ＢＬ［１］
乃至［ｎ］から配線ＩＬ［１］乃至［ｎ］に電流ＩＣＭが排出される例を示している。ま
た、カレントミラー回路ＣＭから配線ＢＬ［１］乃至［ｎ］を介してセルアレイＣＡに流
れる電流を、ＩＢ［１］乃至［ｎ］と表記する。また、カレントミラー回路ＣＭから配線
ＢＬｒｅｆを介してセルアレイＣＡに流れる電流を、ＩＢｒｅｆと表記する。
【０２４９】
回路ＷＤＤは、配線ＷＤ［１］乃至［ｎ］および配線ＷＤｒｅｆと接続されている。回路
ＷＤＤは、メモリセルＭＣに格納される第１のデータに対応する電位を、配線ＷＤ［１］
乃至［ｎ］に供給する機能を有する。また、回路ＷＤＤは、メモリセルＭＣｒｅｆに格納
される参照データに対応する電位を、配線ＷＤｒｅｆに供給する機能を有する。回路ＷＬ
Ｄは、配線ＷＬ［１］乃至［ｍ］と接続されている。回路ＷＬＤは、データの書き込みを
行うメモリセルＭＣまたはメモリセルＭＣｒｅｆを選択するための信号を、配線ＷＬ［１
］乃至［ｍ］に供給する機能を有する。回路ＣＬＤは、配線ＲＷ［１］乃至［ｍ］と接続
されている。回路ＣＬＤは、第２のデータに対応する電位を、配線ＲＷ［１］乃至［ｍ］
に供給する機能を有する。
【０２５０】
オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］および配線ＯＬ［１］乃至［ｎ］
と接続されている。オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］からオフセッ
ト回路ＯＦＳＴに流れる電流量、および／または、配線ＢＬ［１］乃至［ｎ］からオフセ
ット回路ＯＦＳＴに流れる電流の変化量を検出する機能を有する。また、オフセット回路
ＯＦＳＴは、検出結果を配線ＯＬ［１］乃至［ｎ］に出力する機能を有する。なお、オフ
セット回路ＯＦＳＴは、検出結果に対応する電流を配線ＯＬに出力してもよいし、検出結
果に対応する電流を電圧に変換して配線ＯＬに出力してもよい。セルアレイＣＡとオフセ
ット回路ＯＦＳＴの間を流れる電流を、Ｉα［１］乃至［ｎ］と表記する。
【０２５１】
オフセット回路ＯＦＳＴの構成例を図１８に示す。図１８に示すオフセット回路ＯＦＳＴ
は、回路ＯＣ［１］乃至［ｎ］を有する。また、回路ＯＣ［１］乃至［ｎ］はそれぞれ、
トランジスタＴｒ２１、トランジスタＴｒ２２、トランジスタＴｒ２３、容量素子Ｃ２１
、および抵抗素子Ｒ１を有する。各素子の接続関係は図１８に示す通りである。なお、容
量素子Ｃ２１の第１の電極および抵抗素子Ｒ１の第１の端子と接続されたノードを、ノー
ドＮａとする。また、容量素子Ｃ２１の第２の電極、トランジスタＴｒ２１のソースまた
はドレインの一方、およびトランジスタＴｒ２２のゲートと接続されたノードを、ノード
Ｎｂとする。
【０２５２】
配線ＶｒｅｆＬは電位Ｖｒｅｆを供給する機能を有し、配線ＶａＬは電位Ｖａを供給する
機能を有し、配線ＶｂＬは電位Ｖｂを供給する機能を有する。また、配線ＶＤＤＬは電位
ＶＤＤを供給する機能を有し、配線ＶＳＳＬは電位ＶＳＳを供給する機能を有する。ここ
では、電位ＶＤＤが高電源電位であり、電位ＶＳＳが低電源電位である場合について説明
する。また、配線ＲＳＴは、トランジスタＴｒ２１の導通状態を制御するための電位を供
給する機能を有する。トランジスタＴｒ２２、トランジスタＴｒ２３、配線ＶＤＤＬ、配
線ＶＳＳＬ、および配線ＶｂＬによって、ソースフォロワ回路が構成される。
【０２５３】
次に、回路ＯＣ［１］乃至［ｎ］の動作例を説明する。なお、ここでは代表例として回路
ＯＣ［１］の動作例を説明するが、回路ＯＣ［２］乃至［ｎ］も同様に動作させることが
できる。まず、配線ＢＬ［１］に第１の電流が流れると、ノードＮａの電位は、第１の電
流と抵抗素子Ｒ１の抵抗値に応じた電位となる。また、このときトランジスタＴｒ２１は
オン状態であり、ノードＮｂに電位Ｖａが供給される。その後、トランジスタＴｒ２１は
オフ状態となる。
【０２５４】
次に、配線ＢＬ［１］に第２の電流が流れると、ノードＮａの電位は、第２の電流と抵抗
素子Ｒ１の抵抗値に応じた電位に変化する。このときトランジスタＴｒ２１はオフ状態で
あり、ノードＮｂはフローティング状態となっているため、ノードＮａの電位の変化に伴
い、ノードＮｂの電位は容量結合により変化する。ここで、ノードＮａの電位の変化をΔ
ＶＮａとし、容量結合係数を１とすると、ノードＮｂの電位はＶａ＋ΔＶＮａとなる。そ
して、トランジスタＴｒ２２のしきい値電圧をＶｔｈとすると、配線ＯＬ［１］から電位
Ｖａ＋ΔＶＮａ−Ｖｔｈが出力される。ここで、Ｖａ＝Ｖｔｈとすることにより、配線Ｏ
Ｌ［１］から電位ΔＶＮａを出力することができる。
【０２５５】
電位ΔＶＮａは、第１の電流から第２の電流への変化量、抵抗素子Ｒ１の抵抗値、および
電位Ｖｒｅｆに応じて定まる。ここで、抵抗素子Ｒ１の抵抗値と電位Ｖｒｅｆは既知であ
るため、電位ΔＶＮａから配線ＢＬに流れる電流の変化量を求めることができる。
【０２５６】
上記のようにオフセット回路ＯＦＳＴによって検出された電流量、および／または電流の
変化量に対応する信号は、配線ＯＬ［１］乃至［ｎ］を介して活性化関数回路ＡＣＴＶに
入力される。
【０２５７】
活性化関数回路ＡＣＴＶは、配線ＯＬ［１］乃至［ｎ］、および、配線ＮＩＬ［１］乃至
［ｎ］と接続されている。活性化関数回路ＡＣＴＶは、オフセット回路ＯＦＳＴから入力
された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能
を有する。活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａ
ｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路ＡＣＴ
Ｖによって変換された信号は、出力データとして配線ＮＩＬ［１］乃至［ｎ］に出力され
る。
【０２５８】
＜半導体装置の動作例＞
上記の半導体装置ＭＡＣを用いて、第１のデータと第２のデータの積和演算を行うことが
できる。以下、積和演算を行う際の半導体装置ＭＡＣの動作例を説明する。
【０２５９】
図１９に半導体装置ＭＡＣの動作例のタイミングチャートを示す。図１９には、図１７に
おける配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ［１］、配線ＷＤｒｅｆ、ノードＮＭ
［１，１］、ノードＮＭ［２，１］、ノードＮＭｒｅｆ［１］、ノードＮＭｒｅｆ［２］
、配線ＲＷ［１］、および配線ＲＷ［２］の電位の推移と、電流ＩＢ［１］−Ｉα［１］
、および電流ＩＢｒｅｆの値の推移を示している。電流ＩＢ［１］−Ｉα［１］は、配線
ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］に流れる電流の総和に相当する。
【０２６０】
なお、ここでは代表例として図１７に示すメモリセルＭＣ［１，１］、［２，１］および
メモリセルＭＣｒｅｆ［１］、［２］に着目して動作を説明するが、他のメモリセルＭＣ
およびメモリセルＭＣｒｅｆも同様に動作させることができる。
【０２６１】
［第１のデータの格納］
まず、時刻Ｔ０１−Ｔ０２において、配線ＷＬ［１］の電位がハイレベルとなり、配線Ｗ
Ｄ［１］の電位が接地電位（ＧＮＤ）よりもＶＰＲ−ＶＷ［１，１］大きい電位となり、
配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。また、配線ＲＷ［１］
、および配線ＲＷ［２］の電位が基準電位（ＲＥＦＰ）となる。なお、電位ＶＷ［１，１
］はメモリセルＭＣ［１，１］に格納される第１のデータに対応する電位である。また、
電位ＶＰＲは参照データに対応する電位である。これにより、メモリセルＭＣ［１，１］
およびメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオン状態となり、ノ
ードＮＭ［１，１］の電位がＶＰＲ−ＶＷ［１，１］、ノードＮＭｒｅｆ［１］の電位が
ＶＰＲとなる。
【０２６２】
このとき、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れ
る電流ＩＭＣ［１，１］，０は、次の式で表すことができる。ここで、ｋはトランジスタ
Ｔｒ１２のチャネル長、チャネル幅、移動度、およびゲート絶縁膜の容量などで決まる定
数である。また、ＶｔｈはトランジスタＴｒ１２のしきい値電圧である。
【０２６３】
ＩＭＣ［１，１］，０＝ｋ（ＶＰＲ−ＶＷ［１，１］−Ｖｔｈ）２          （Ｅ１）
【０２６４】
また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる
電流ＩＭＣｒｅｆ［１］，０は、次の式で表すことができる。
【０２６５】
ＩＭＣｒｅｆ［１］，０＝ｋ（ＶＰＲ−Ｖｔｈ）２          （Ｅ２）
【０２６６】
次に、時刻Ｔ０２−Ｔ０３において、配線ＷＬ［１］の電位がローレベルとなる。これに
より、メモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］が有するトランジス
タＴｒ１１がオフ状態となり、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電
位が保持される。
【０２６７】
なお、前述の通り、トランジスタＴｒ１１としてＯＳトランジスタを用いることが好まし
い。これにより、トランジスタＴｒ１１のリーク電流を抑えることができ、ノードＮＭ［
１，１］およびノードＮＭｒｅｆ［１］の電位を正確に保持することができる。
【０２６８】
次に、時刻Ｔ０３−Ｔ０４において、配線ＷＬ［２］の電位がハイレベルとなり、配線Ｗ
Ｄ［１］の電位が接地電位よりもＶＰＲ−ＶＷ［２，１］大きい電位となり、配線ＷＤｒ
ｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。なお、電位ＶＷ［２，１］はメモ
リセルＭＣ［２，１］に格納される第１のデータに対応する電位である。これにより、メ
モリセルＭＣ［２，１］およびメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１
１がオン状態となり、ノードＮＭ［２，１］の電位がＶＰＲ−ＶＷ［２，１］、ノードＮ
Ｍｒｅｆ［２］の電位がＶＰＲとなる。
【０２６９】
このとき、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れ
る電流ＩＭＣ［２，１］，０は、次の式で表すことができる。
【０２７０】
ＩＭＣ［２，１］，０＝ｋ（ＶＰＲ−ＶＷ［２，１］−Ｖｔｈ）２          （Ｅ３）
【０２７１】
また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる
電流ＩＭＣｒｅｆ［２］，０は、次の式で表すことができる。
【０２７２】
ＩＭＣｒｅｆ［２］，０＝ｋ（ＶＰＲ−Ｖｔｈ）２          （Ｅ４）
【０２７３】
次に、時刻Ｔ０４−Ｔ０５において、配線ＷＬ［２］の電位がローレベルとなる。これに
より、メモリセルＭＣ［２，１］およびメモリセルＭＣｒｅｆ［２］が有するトランジス
タＴｒ１１がオフ状態となり、ノードＮＭ［２，１］およびノードＮＭｒｅｆ［２］の電
位が保持される。
【０２７４】
以上の動作により、メモリセルＭＣ［１，１］、［２，１］に第１のデータが格納され、
メモリセルＭＣｒｅｆ［１］、［２］に参照データが格納される。
【０２７５】
ここで、時刻Ｔ０４−Ｔ０５において、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電
流を考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流が供給される。また、配線Ｂ
Ｌｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２
］へ排出される。電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩＣｒｅｆ、配
線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，０とすると、次の
式が成り立つ。
【０２７６】
ＩＣｒｅｆ−ＩＣＭ，０＝ＩＭＣｒｅｆ［１］，０＋ＩＭＣｒｅｆ［２］，０ 
（Ｅ５）
【０２７７】
配線ＢＬ［１］には、電流源回路ＣＳからの電流が供給される。また、配線ＢＬ［１］を
流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出
される。また、配線ＢＬ［１］からオフセット回路ＯＦＳＴに電流が流れる。電流源回路
ＣＳから配線ＢＬ［１］に供給される電流をＩＣ，０、配線ＢＬ［１］からオフセット回
路ＯＦＳＴに流れる電流をＩα，０とすると、次の式が成り立つ。
【０２７８】
ＩＣ−ＩＣＭ，０＝ＩＭＣ［１，１］，０＋ＩＭＣ［２，１］，０＋Ｉα，０ 
（Ｅ６）
【０２７９】
［第１のデータと第２のデータの積和演算］
次に、時刻Ｔ０５−Ｔ０６において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］
大きい電位となる。このとき、メモリセルＭＣ［１，１］、およびメモリセルＭＣｒｅｆ
［１］のそれぞれの容量素子Ｃ１１には電位ＶＸ［１］が供給され、容量結合によりトラ
ンジスタＴｒ１２のゲートの電位が上昇する。なお、電位ＶＸ［１］はメモリセルＭＣ［
１，１］およびメモリセルＭＣｒｅｆ［１］に供給される第２のデータに対応する電位で
ある。
【０２８０】
トランジスタＴｒ１２のゲートの電位の変化量は、配線ＲＷの電位の変化量に、メモリセ
ルの構成によって決まる容量結合係数を乗じた値となる。容量結合係数は、容量素子Ｃ１
１の容量、トランジスタＴｒ１２のゲート容量、および寄生容量などによって算出される
。以下では便宜上、配線ＲＷの電位の変化量とトランジスタＴｒ１２のゲートの電位の変
化量が同じ、すなわち容量結合係数が１であるとして説明する。実際には、容量結合係数
を考慮して電位ＶＸを決定すればよい。
【０２８１】
メモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］の容量素子Ｃ１１に電位Ｖ
Ｘ［１］が供給されると、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位が
それぞれＶＸ［１］上昇する。
【０２８２】
ここで、時刻Ｔ０５−Ｔ０６において、配線ＢＬ［１］からメモリセルＭＣ［１，１］の
トランジスタＴｒ１２に流れる電流ＩＭＣ［１，１］，１は、次の式で表すことができる
。
【０２８３】
ＩＭＣ［１，１］，１＝ｋ（ＶＰＲ−ＶＷ［１，１］＋ＶＸ［１］−Ｖｔｈ）２ 
（Ｅ７）
【０２８４】
すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬ［１］から
メモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［１，１］
＝ＩＭＣ［１，１］，１−ＩＭＣ［１，１］，０増加する。
【０２８５】
また、時刻Ｔ０５−Ｔ０６において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］の
トランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［１］，１は、次の式で表すことができ
る。
【０２８６】
ＩＭＣｒｅｆ［１］，１＝ｋ（ＶＰＲ＋ＶＸ［１］−Ｖｔｈ）２          （Ｅ８）
【０２８７】
すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬｒｅｆから
メモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［
１］＝ＩＭＣｒｅｆ［１］，１−ＩＭＣｒｅｆ［１］，０増加する。
【０２８８】
また、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅ
ｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れ
る電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される
。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，１とすると、
次の式が成り立つ。
【０２８９】
ＩＣｒｅｆ−ＩＣＭ，１＝ＩＭＣｒｅｆ［１］，１＋ＩＭＣｒｅｆ［２］，１ 
（Ｅ９）
【０２９０】
配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］
を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排
出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線
ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，１とすると、次の式が成り
立つ。
【０２９１】
ＩＣ−ＩＣＭ，１＝ＩＭＣ［１，１］，１＋ＩＭＣ［２，１］，１＋Ｉα，１ 
（Ｅ１０）
【０２９２】
そして、式（Ｅ１）乃至式（Ｅ１０）から、電流Ｉα，０と電流Ｉα，１の差（差分電流
ΔＩα）は次の式で表すことができる。
【０２９３】
ΔＩα＝Ｉα，１−Ｉα，０＝２ｋＶＷ［１，１］ＶＸ［１］          （Ｅ１１）
【０２９４】
このように、差分電流ΔＩαは、電位ＶＷ［１，１］とＶＸ［１］の積に応じた値となる
。
【０２９５】
その後、時刻Ｔ０６−Ｔ０７において、配線ＲＷ［１］の電位は基準電位となり、ノード
ＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位は時刻Ｔ０４−Ｔ０５と同様になる
。
【０２９６】
次に、時刻Ｔ０７−Ｔ０８において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］
大きい電位となり、配線ＲＷ［２］の電位が基準電位よりもＶＸ［２］大きい電位となる
。これにより、メモリセルＭＣ［１，１］、およびメモリセルＭＣｒｅｆ［１］のそれぞ
れの容量素子Ｃ１１に電位ＶＸ［１］が供給され、容量結合によりノードＮＭ［１，１］
およびノードＮＭｒｅｆ［１］の電位がそれぞれＶＸ［１］上昇する。また、メモリセル
ＭＣ［２，１］、およびメモリセルＭＣｒｅｆ［２］のそれぞれの容量素子Ｃ１１に電位
ＶＸ［２］が供給され、容量結合によりノードＮＭ［２，１］およびノードＮＭｒｅｆ［
２］の電位がそれぞれＶＸ［２］上昇する。
【０２９７】
ここで、時刻Ｔ０７−Ｔ０８において、配線ＢＬ［１］からメモリセルＭＣ［２，１］の
トランジスタＴｒ１２に流れる電流ＩＭＣ［２，１］，１は、次の式で表すことができる
。
【０２９８】
ＩＭＣ［２，１］，１＝ｋ（ＶＰＲ−ＶＷ［２，１］＋ＶＸ［２］−Ｖｔｈ）２ 
（Ｅ１２）
【０２９９】
すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬ［１］から
メモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［２，１］
＝ＩＭＣ［２，１］，１−ＩＭＣ［２，１］，０増加する。
【０３００】
また、時刻Ｔ０７−Ｔ０８において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］の
トランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［２］，１は、次の式で表すことができ
る。
【０３０１】
ＩＭＣｒｅｆ［２］，１＝ｋ（ＶＰＲ＋ＶＸ［２］−Ｖｔｈ）２          （Ｅ１３）
【０３０２】
すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬｒｅｆから
メモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［
２］＝ＩＭＣｒｅｆ［２］，１−ＩＭＣｒｅｆ［２］，０増加する。
【０３０３】
また、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅ
ｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れ
る電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される
。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，２とすると、
次の式が成り立つ。
【０３０４】
ＩＣｒｅｆ−ＩＣＭ，２＝ＩＭＣｒｅｆ［１］，１＋ＩＭＣｒｅｆ［２］，１ 
（Ｅ１４）
【０３０５】
配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］
を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排
出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線
ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，２とすると、次の式が成り
立つ。
【０３０６】
ＩＣ−ＩＣＭ，２＝ＩＭＣ［１，１］，１＋ＩＭＣ［２，１］，１＋Ｉα，２ 
（Ｅ１５）
【０３０７】
そして、式（Ｅ１）乃至式（Ｅ８）、および、式（Ｅ１２）乃至式（Ｅ１５）から、電流
Ｉα，０と電流Ｉα，２の差（差分電流ΔＩα）は次の式で表すことができる。
【０３０８】
ΔＩα＝Ｉα，２−Ｉα，０＝２ｋ（ＶＷ［１，１］ＶＸ［１］＋ＶＷ［２，１］ＶＸ［
２］）          （Ｅ１６）
【０３０９】
このように、差分電流ΔＩαは、電位ＶＷ［１，１］と電位ＶＸ［１］の積と、電位ＶＷ
［２，１］と電位ＶＸ［２］の積と、を足し合わせた結果に応じた値となる。
【０３１０】
その後、時刻Ｔ０８−Ｔ０９において、配線ＲＷ［１］、［２］の電位は基準電位となり
、ノードＮＭ［１，１］、［２，１］およびノードＮＭｒｅｆ［１］、［２］の電位は時
刻Ｔ０４−Ｔ０５と同様になる。
【０３１１】
式（Ｅ１１）および式（Ｅ１６）に示されるように、オフセット回路ＯＦＳＴに入力され
る差分電流ΔＩαは、第１のデータ（重み）に対応する電位ＶＷと、第２のデータ（入力
データ）に対応する電位ＶＸの積の項を有する式から算出することができる。すなわち、
差分電流ΔＩαをオフセット回路ＯＦＳＴで計測することにより、第１のデータと第２の
データの積和演算の結果を得ることができる。
【０３１２】
なお、上記では特にメモリセルＭＣ［１，１］、［２，１］およびメモリセルＭＣｒｅｆ
［１］、［２］に着目したが、メモリセルＭＣおよびメモリセルＭＣｒｅｆの数は任意に
設定することができる。メモリセルＭＣおよびメモリセルＭＣｒｅｆの行数ｍを任意の数
ｉとした場合の差分電流ΔＩαは、次の式で表すことができる。
【０３１３】
ΔＩα＝２ｋΣｉＶＷ［ｉ，１］ＶＸ［ｉ］          （Ｅ１７）
【０３１４】
また、メモリセルＭＣおよびメモリセルＭＣｒｅｆの列数ｎを増やすことにより、並列し
て実行される積和演算の数を増やすことができる。
【０３１５】
以上のように、半導体装置ＭＡＣを用いることにより、第１のデータと第２のデータの積
和演算を行うことができる。なお、メモリセルＭＣおよびメモリセルＭＣｒｅｆとして図
１７に示す構成を用いることにより、少ないトランジスタ数で積和演算回路を構成するこ
とができる。そのため、半導体装置ＭＡＣの回路規模の縮小を図ることができる。
【０３１６】
半導体装置ＭＡＣをニューラルネットワークにおける演算に用いる場合、メモリセルＭＣ
の行数ｍは一つのニューロンに供給される入力データの数に対応させ、メモリセルＭＣの
列数ｎはニューロンの数に対応させることができる。例えば、図１５（Ａ）に示す中間層
ＨＬにおいて半導体装置ＭＡＣを用いた積和演算を行う場合を考える。このとき、メモリ
セルＭＣの行数ｍは、入力層ＩＬから供給される入力データの数（入力層ＩＬのニューロ
ンの数）に設定し、メモリセルＭＣの列数ｎは、中間層ＨＬのニューロンの数に設定する
ことができる。
【０３１７】
なお、半導体装置ＭＡＣを適用するニューラルネットワークの構造は特に限定されない。
例えば半導体装置ＭＡＣは、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニュー
ラルネットワーク（ＲＮＮ）、オートエンコーダ、ボルツマンマシン（制限ボルツマンマ
シンを含む）などに用いることもできる。
【０３１８】
以上のように、半導体装置ＭＡＣを用いることにより、ニューラルネットワークの積和演
算を行うことができる。さらに、セルアレイＣＡに図１７に示すメモリセルＭＣおよびメ
モリセルＭＣｒｅｆを用いることにより、演算精度の向上、消費電力の削減、または回路
規模の縮小を図ることが可能な集積回路を提供することができる。
【０３１９】
本実施の形態は、他の実施の形態または実施例などに記載した構成と適宜組み合わせて実
施することが可能である。
【０３２０】
（実施の形態６）
本発明の一態様に係る表示装置を用いることができる電子機器として、表示機器、パーソ
ナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯
型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメ
ラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーショ
ンシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写
機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自
動販売機などが挙げられる。これら電子機器の具体例を図２０に示す。
【０３２１】
図２０（Ａ）はテレビであり、筐体９７１、表示部９７３、操作キー９７４、スピーカ９
７５、通信用接続端子９７６、光センサ９７７等を有する。表示部９７３にはタッチセン
サが設けられ、入力操作を行うこともできる。表示部９７３に本発明の一態様の表示装置
を用いることで、表示品位の高い表示を行うことができる。
【０３２２】
図２０（Ｂ）は情報処理端末であり、筐体９０１、表示部９０２、表示部９０３、センサ
９０４等を有する。表示部９０２および表示部９０３は一つの表示パネルから成り、可撓
性を有する。また、筐体９０１も可撓性を有し、図示するように折り曲げて使用すること
ができるほか、タブレット端末のように平板状にして使用することもできる。センサ９０
４は筐体９０１の形状を感知することができ、例えば、筐体が曲げられたときに表示部９
０２および表示部９０３の表示を切り替えることができる。表示部９０２および表示部９
０３に本発明の一態様の表示装置を用いることで、表示品位の高い表示を行うことができ
る。
【０３２３】
図２０（Ｃ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９
６３、スピーカ９６７、表示部９６５、操作キー９６６、ズームレバー９６８、レンズ９
６９等を有する。表示部９６５に本発明の一態様の表示装置を用いることで、表示品位の
高い表示を行うことができる。
【０３２４】
図２０（Ｄ）はデジタルサイネージであり、大型の表示部９２２を有する。例えば柱９２
１の側面に取り付けられる。表示部９２２に本発明の一態様の表示装置を用いることで、
表示品位の高い表示を行うことができる。
【０３２５】
図２０（Ｅ）は携帯電話機であり、筐体９５１、表示部９５２、操作ボタン９５３、外部
接続ポート９５４、スピーカ９５５、マイク９５６、カメラ９５７等を有する。当該携帯
電話機は、表示部９５２にタッチセンサを備える。電話を掛ける、或いは文字を入力する
などのあらゆる操作は、指やスタイラスなどで表示部９５２に触れることで行うことがで
きる。また、筐体９５１および表示部９５２は可撓性を有し、図示するように折り曲げて
使用することができる。表示部９５２に本発明の一態様の表示装置を用いることで、表示
品位の高い表示を行うことができる。
【０３２６】
図２０（Ｆ）は携帯データ端末であり、筐体９１１、表示部９１２、スピーカ９１３、カ
メラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行
うことができる。表示部９１２に本発明の一態様の表示装置を用いることで、表示品位の
高い表示を行うことができる。
【０３２７】
本実施の形態は、他の実施の形態または実施例などに記載した構成と適宜組み合わせて実
施することが可能である。
【実施例１】
【０３２８】
本実施例では、本発明の一態様に関わる表示装置を試作した結果について説明する。
【０３２９】
図２１は、表示装置と共通する工程で作製したＯＳトランジスタ（ＣＡＡＣ−ＩＧＺＯ  
ＦＥＴ、Ｗ／Ｌ＝３μｍ／３μｍ）のＩＤ−ＶＧ特性（Ｖｄｓ＝０．１Ｖ、５．１Ｖ）で
ある。トランジスタ特性はノーマリーオフであり、オフ電流は測定機器の測定下限以下の
値であった。
【０３３０】
図２２に画素の回路図を示す。画素回路は、５つのトランジスタと、２つの容量素子と、
表示素子ＯＬＥＤを有する構成とした。また、全てのトランジスタにフロントゲートと電
気的に接続するバックゲートを設けた。以下、駆動方法について説明する。重み（補正デ
ータに相当）を書き込む期間と表示データ（画像データに相当）を書き込む期間は異なる
タイミングとした。
【０３３１】
＜重み（補正データ）の書き込み＞
重みを記憶ノードに書き込むためのタイミングチャートを図２３（Ａ）に示す。重みの書
き込み時は表示素子ＯＬＥＤを発光させる必要がないため、トランジスタＭ５は非導通と
した。そして、トランジスタＭ１、Ｍ３、Ｍ４を導通し、参照電圧Ｖｒ、固定電位Ｖ０、
重みの電位（Ｖｗ）をそれぞれ供給した。
【０３３２】
＜表示データ（画像データ）の書き込み＞
表示データを書き込むためのタイミングチャートを図２３（Ｂ）に示す。ここでは重みの
書き換えはしないため、Ｍ４は非導通としＭ１を導通させて表示データ（Ｖｄａｔａ）を
供給した。表示素子ＯＬＥＤを駆動するトランジスタＭ２のゲート電圧Ｖｇは、式（１）
で算出される。ここで、容量素子Ｃｗおよび容量素子Ｃｓの容量値がＣｗ＞＞Ｃｓの関係
であれば、ゲート電圧Ｖｇは式（２）で表される値となる。つまり、表示データ（Ｖｄａ
ｔａ）に重み（Ｖｗ−Ｖｒ）が加算されることになる。
【０３３３】
【数１】
2019204090.tif 000003
【数２】
2019204090.tif 000004
【０３３４】
＜シミュレーション結果＞
図２４は、重みの値を変化させたときのトランジスタＭ２のゲート電圧Ｖｇの変化を回路
シミュレーションソフト（ＳＰＩＣＥ）で算出した結果である。重みの値を増やすことで
ゲート電圧Ｖｇも増加する結果が得られた。
【０３３５】
＜広ダイナミックレンジ表示＞
トランジスタＭ２のゲート電圧Ｖｇは、表示データの電位（Ｖｄａｔａ）と重みの電位（
Ｖｗ）の和で表すことができる。したがって、ソースドライバ（カラムドライバに相当）
の出力電圧以上の電圧をトランジスタＭ２のゲートに印加できることになる。当該動作は
、表示に高い輝度が求められる場合に有用である。試作した表示装置では、容量素子Ｃｗ
と容量素子Ｃｓの容量比は４：１とした。ここで、Ｖｒ＝Ｖ０＝０Ｖのとき、トランジス
タＭ２のゲートにかかる電圧Ｖｇは式（３）で表すことができる。
【０３３６】
【数３】
2019204090.tif 000005
【０３３７】
ソースドライバが出力できる最大の電圧が５Ｖである場合、トランジスタＭ２のゲート電
圧Ｖｇは理想値として９Ｖに達する。また、トランジスタＭ２のゲート電圧Ｖｇを４．５
Ｖにする場合は、２．５Ｖをソースドライバから出力すればよい。したがって、必要なデ
ータ電圧を下げることもできる。なお、１フレームの中で重み（Ｖｗ）と表示データ（Ｖ
ｄａｔａ）を交互に書き込むためには動作周波数を上げる必要があるが、電圧が下げられ
る効果で全体的には消費電力を下げられることになる。
【０３３８】
＜パネル仕様＞
今回試作した表示装置（パネル）の仕様を表１に示す。スキャンドライバ（ロードライバ
）は、画素回路と同一の基板上にＯＳトランジスタ（ＣＡＡＣ−ＩＧＺＯ）を要素として
形成した。表示素子ＯＬＥＤは白色光を発するタンデム型とし、カラーフィルタを組み合
わせることによるカラー化方式とした。
【０３３９】
【表１】
2019204090.tif 000006
【０３４０】
＜結果＞
図２５（Ａ）は、重みとして入力した気球の画像データのみを表示した写真である。図２
５（Ｂ）は、表示データとして入力したシマウマの画像データのみを表示した写真である
。図２５（Ｃ）は、重みとして入力した気球の画像データに表示データとして入力したシ
マウマの画像データを付加させて表示した写真である。このように、重みとして書き込ん
だ画像データが重なって表示されている。これは画素の記憶ノードに正常に重みが保持さ
れていることを示している。
【０３４１】
次に、全白を表示させるデータを重みとして書き込み、表示データとして同じ全白のデー
タを入力して表示させた場合の輝度を実測した。表２に示す結果の通り、輝度の向上が認
められた。このように、ソースドライバの出力電圧以上の電圧をトランジスタＭ２のゲー
トに印加できるようになるため、より高輝度の表示が可能となることが確かめられた。
【０３４２】
【表２】
2019204090.tif 000007
【０３４３】
本実施例は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能
である。
【実施例２】
【０３４４】
本実施例では、本発明の一態様に関わる表示装置に外部補正回路を設けた例について説明
する。
【０３４５】
ＥＬ素子を有する表示装置では、駆動トランジスタの特性ばらつきや劣化が表示に大きな
影響を及ぼす。そのため、駆動トランジスタの電流ばらつきを補正する回路を設けること
が好ましい。
【０３４６】
本実施例では、電流の読み出し精度を高めた外部補正回路を有するＥＬ表示装置を試作し
た結果について説明する。当該外部補正回路は、ソースドライバに差動方式または２差動
方式の入力を採用した積分回路を搭載している。
【０３４７】
図２６は、表示装置と共通する工程で作製したＯＳトランジスタ（ＣＡＡＣ−ＩＧＺＯ  
ＦＥＴ、Ｗ／Ｌ＝４μｍ／６μｍ）のＩＤ−ＶＧ特性（Ｖｄｓ＝０．１Ｖ、１０Ｖ）であ
る。トランジスタ特性はノーマリーオフであり、オフ電流は測定機器の測定下限以下の値
であった。
【０３４８】
外部補正回路で補正精度を上げるためには、駆動トランジスタの電流を正確に計測する必
要がある。しかしながら、外部補正回路が、ゲートドライバが使用している電源等からの
コモンモードノイズの影響を受けると電流の計測精度が低下してしまう。このようなコモ
ンモードノイズをキャンセルするために、例えばタッチセンサのセンシング回路では、差
動入力方式の積分回路が使われている。
【０３４９】
図２７、図２８は、外部補正回路とＥＬパネルとのインターフェース部分を説明する図で
ある。外部補正回路は、積分回路、ＡＤＣ（Ａ／Ｄコンバータ）および画像処理回路で構
成されており、積分回路およびＡＤＣは、ソースドライバＩＣチップに内蔵されている。
外部補正回路は、配線ＭＯＮＩ［Ｎ］に接続された画素の駆動トランジスタの電流を計測
する前にＲＥＳＥＴ信号を供給し、配線ＭＯＮＩ［Ｎ−１］、ＭＯＮＩ［Ｎ］、ＭＯＮＩ
［Ｎ＋１］等の電圧をＶＲＥＦにセットする。
【０３５０】
図２７に示す積分回路では入力が差動方式、図２８に示す積分回路では入力が２差動方式
になっており、いずれもコモンモードノイズをキャンセルすることができる。また、ＥＬ
パネル側のトランジスタはオフ電流が極めて小さいＯＳトランジスタであるため、特別な
保持容量を設けることなく、電源の制御も不要で電流計測中のリファレンス電位を保持す
る事ができる。
【０３５１】
図２９に示すような１つの電源線を２つの画素（サブ画素）で共有する画素レイアウトを
使う場合には、図２８に示す２差動方式を使う事で精度よくノイズをキャンセルすること
ができる。
【０３５２】
図３０は、画素およびソースドライバの構成を説明するブロック図である。ＥＬ素子を有
する標準的な駆動回路に、特性ばらつきを補正する電圧データを保持するためのメモリが
加算部を介して付加されている。当該メモリは、ＯＳトランジスタを有し、ＯＳメモリと
呼ぶ。当該画素では、配線Ｍｏｎｉｔｏｒから駆動トランジスタの電流値を読み出して計
測する事ができる。計測した電流値を用いて駆動トランジスタの特性ばらつきを補正する
電圧データを作成し、重み（Ｖｗ）として画像データ（Ｖｄａｔａ）に加算する事で、ト
ランジスタの特性ばらつきに起因する表示ムラを低減する事ができる。
【０３５３】
次に、画素の駆動方法について説明する。重み（Ｖｗ）の書き込み、画像データ（Ｖｄａ
ｔａ）の書き込み、および電流を読み出しは、それぞれ異なる期間に行われる。また、重
み（Ｖｗ）や画像データ（Ｖｄａｔａ）を書き込む際は、配線Ｍｏｎｉｔｏｒに固定電位
（Ｖ０）が入力される。
【０３５４】
＜重み（Ｖｗ）の書き込み＞
重み（Ｖｗ）は、ＥＬ素子の駆動回路が有するトランジスタおよびメモリが有するトラン
ジスタを導通させるゲート信号（Ｇ１、Ｇ２）、参照電圧（Ｖｒ）、固定電位（Ｖ０）を
供給し、メモリに書き込む。
【０３５５】
＜画像データ（Ｖｄａｔａ）の書き込み＞
表示データ（Ｖｄａｔａ）は、ＥＬ素子の駆動回路が有するトランジスタを導通させるゲ
ート信号（Ｇ１）を供給し、当該駆動回路に書き込む。このとき、ＥＬ素子の駆動トラン
ジスタのゲートに印加される電圧Ｖｇは、メモリの保持容量が十分大きければ、“Ｖｗ−
Ｖｒ”に“Ｖｄａｔａ”が加算された値となる。つまり、画像データ（Ｖｄａｔａ）に“
Ｖｗ−Ｖｒ”の重みが加算されることになるため、特性ばらつきを補正する電圧データを
重み（Ｖｗ）として供給することで、補正が可能になる。
【０３５６】
＜電流読み出し＞
電流読み出しは、まず、ＥＬ素子の駆動回路が有するトランジスタおよびメモリが有する
トランジスタに一定のゲート信号を供給することで駆動トランジスタを導通させる。この
とき、駆動トランジスタから配線Ｍｏｎｉｔｏｒに流れた電流を選択回路を介してソース
ドライバＩＣチップ内の電流モニタ回路で読み出すことができる。
【０３５７】
＜システム全体＞
まず、電流モニタ回路で画素の電流を測定する。次に、測定した電流値から補正データを
作成し、画素内のＯＳメモリに補正データを書き込み、画像データを加算する。ＯＳメモ
リは、数秒に一回リフレッシュさせれば良いため、外部の計算は低周波数で行う事ができ
る。そのため、電流モニタ回路で測定されたデータは、ソフトウェア処理で補正データに
変換する事ができ、数秒に一回、データドライバ部から画素内のＯＳメモリに書き込まれ
る。データドライバ部は、例えば入力部、ラッチ、レベルシフタ、Ｄ／Ａコンバータ、ア
ンプなどの各種回路で構成することができ、選択回路を介して画素回路と電気的に接続す
ることができる。当該システムでは、計算が低速で専用の周辺回路が必要ないため、コス
トを減らすことができる。
【０３５８】
図３１（Ａ）、（Ｂ）、（Ｃ）は、別途試作した高精細パネルの画面中央付近における赤
色表示用のサブ画素（１６０×３６０）について、駆動トランジスタの電流を計測した結
果である。Ｘ座標、Ｙ座標は電流を計測した画素の座標、色の濃淡は計測した電流をＡＤ
変換した後の階調値を示している。
【０３５９】
図３１（Ａ）は、積分回路の入力にシングルエンド方式を用いた場合の結果であり、ゲー
ト線方向のノイズの影響が強く出てしまっている。図３１（Ｂ）は差動方式を用いた場合
、図３１（Ｃ）には２差動方式を用いた場合の結果である。両者とも、コモンモードノイ
ズがキャンセルされているが、フーリエ変換して比較した所、差動方式に比べて２差動方
式の方が０．５％程度ノイズを低く抑えられることが確認できた。
【０３６０】
今回試作した表示装置（ＥＬパネル）の仕様は、実施例１に示した表１と同じである。ス
キャンドライバは、画素回路と同一の基板上にＯＳトランジスタ（ＣＡＡＣ−ＩＧＺＯ）
を要素として形成した。ＣＯＧで実装したソースドライバには、前述した外部補正回路が
搭載されている。表示素子ＯＬＥＤは白色光を発するタンデム型とし、カラーフィルタを
組み合わせることによるカラー化方式とした。
【０３６１】
図３２（Ａ）、（Ｂ）に新しい外部補正システムを用いて画像補正を行った表示の結果を
示す。図３２（Ａ）は、外部補正を行わない場合のグレー表示である。表示エリア右側に
大きい表示ムラがある。重みとしては黒が書きこまれている。図３２（Ｂ）は外部補正を
行った場合のグレー表示である。表示ムラが消えて均一な表示になっている。重みとして
は、電流測定結果から作成した補正画像が書き込まれている。
【０３６２】
図３３（Ａ）、（Ｂ）に、２次元色彩輝度計（コニカミノルタ製ＣＡ−２５００）で輝度
ムラを測定した結果を示す。図３３（Ａ）は補正なしの輝度分布、図３３（Ｂ）は補正あ
りの輝度分布である。当該結果により、外部補正を行う事で輝度が均一に補正されること
を確認できた。
【０３６３】
図３４に、ＬＯＷ  ＧＲＡＹ、ＧＲＡＹ、ＷＨＩＴＥで表示させたときの表示写真および
２次元色彩輝度計の測定結果について、補正あり、なしの比較を示す。重みとして書き込
む補正データは、いずれの表示でも同じとした。補正ありでは、輝度に関わらず相対的に
表示ムラが少なくなっていることがわかる。
【０３６４】
図３５（Ａ）、（Ｂ）、（Ｃ）は、画素内のメモリを利用した表示の応用例である。重み
（Ｖｗ）としてテロップの文字データ（図３５（Ａ））を書き込み、表示用のデータにク
ジャクの画像データ（図３５（Ｂ））を書き込んで表示させると、図３５（Ｃ）に示すよ
うに２つの画像が重なった表示が得られた。表示用のデータを変化させても、重み（Ｖｗ
）として書き込んだ文字は変化することなく表示されることが確認できた。これは、メモ
リに正常に重み（Ｖｗ）が保持されていることを示している。
【０３６５】
以上により、試作した表示装置が有する外部補正回路では、ＥＬ素子の駆動トランジスタ
の電流を精度よく計測できることが確認できた。また、その結果から補正データを作成し
、その電圧を重み（Ｖｗ）として画素内に保存する事で駆動トランジスタの特性ばらつき
を補正できる事が確認できた。
【０３６６】
本実施例は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能
である。
【符号の説明】
【０３６７】
１０    画素
１０ａ    画素
１０ｂ    画素
１０ｃ    画素
１０ｄ    画素
１２    ロードライバ
１３    カラムドライバ
１４    回路
１５    カラムドライバ
１６    回路
１０１    トランジスタ
１０２    トランジスタ
１０３    容量素子
１０４    ＥＬ素子
１０５    トランジスタ
１１１    トランジスタ
１１２    トランジスタ
１１３    容量素子
１２１    配線
１２２    配線
１２４    配線
１２５    配線
１２６    配線
１２８    電源線
１２９    共通配線
１３０    配線
１４１    スイッチ
１４２    スイッチ
１４３    スイッチ
１４４    スイッチ
２１５    表示部
２２１ａ    走査線駆動回路
２３１ａ    信号線駆動回路
２３２ａ    信号線駆動回路
２４１ａ    共通線駆動回路
７２３    電極
７２６    絶縁層
７２８    絶縁層
７２９    絶縁層
７４１    絶縁層
７４２    半導体層
７４４ａ    電極
７４４ｂ    電極
７４６    電極
７５５    不純物
７７１    基板
７７２    絶縁層
８１０    トランジスタ
８１１    トランジスタ
８２０    トランジスタ
８２１    トランジスタ
８２５    トランジスタ
８２６    トランジスタ
８４２    トランジスタ
８４３    トランジスタ
８４４    トランジスタ
８４５    トランジスタ
８４６    トランジスタ
８４７    トランジスタ
９０１    筐体
９０２    表示部
９０３    表示部
９０４    センサ
９１１    筐体
９１２    表示部
９１３    スピーカ
９１９    カメラ
９２１    柱
９２２    表示部
９５１    筐体
９５２    表示部
９５３    操作ボタン
９５４    外部接続ポート
９５５    スピーカ
９５６    マイク
９５７    カメラ
９６１    筐体
９６２    シャッターボタン
９６３    マイク
９６５    表示部
９６６    操作キー
９６７    スピーカ
９６８    ズームレバー
９６９    レンズ
９７１    筐体
９７３    表示部
９７４    操作キー
９７５    スピーカ
９７６    通信用接続端子
９７７    光センサ
１０００    ＤＯＳＲＡＭ
１００１    メモリセル
１００２    センスアンプ部
１００３    セルアレイ部
４００１    基板
４００５    シール材
４００６    基板
４０１０    トランジスタ
４０１１    トランジスタ
４０１４    配線
４０１５    電極
４０１７    電極
４０１８    ＦＰＣ
４０１９    異方性導電層
４０２０    容量素子
４０２１    電極
４０３０    電極層
４０３１    電極層
４０４１    プリント基板
４０４２    集積回路
４１０２    絶縁層
４１０３    絶縁層
４１０４    絶縁層
４１１０    絶縁層
４１１１    絶縁層
４１１２    絶縁層
４２００    入力装置
４２１０    タッチパネル
４２２７    電極
４２２８    電極
４２３７    配線
４２３８    配線
４２３９    配線
４２６３    基板
４２７２ｂ    ＦＰＣ
４２７３ｂ    ＩＣ
４５１０    隔壁
４５１１    発光層
４５１３    発光素子
４５１４    充填材
【図１】
2019204090.tif 000008
【図２】
2019204090.tif 000009
【図３】
2019204090.tif 000010
【図４】
2019204090.tif 000011
【図５】
2019204090.tif 000012
【図６】
2019204090.tif 000013
【図７】
2019204090.tif 000014
【図８】
2019204090.tif 000015
【図９】
2019204090.tif 000016
【図１０】
2019204090.tif 000017
【図１１】
2019204090.tif 000018
【図１２】
2019204090.tif 000019
【図１３】
2019204090.tif 000020
【図１４】
2019204090.tif 000021
【図１５】
2019204090.tif 000022
【図１６】
2019204090.tif 000023
【図１７】
2019204090.tif 000024
【図１８】
2019204090.tif 000025
【図１９】
2019204090.tif 000026
【図２０】
2019204090.tif 000027
【図２１】
2019204090.tif 000028
【図２２】
2019204090.tif 000029
【図２３】
2019204090.tif 000030
【図２４】
2019204090.tif 000031
【図２５】
2019204090.tif 000032
【図２６】
2019204090.tif 000033
【図２７】
2019204090.tif 000034
【図２８】
2019204090.tif 000035
【図２９】
2019204090.tif 000036
【図３０】
2019204090.tif 000037
【図３１】
2019204090.tif 000038
【図３２】
2019204090.tif 000039
【図３３】
2019204090.tif 000040
【図３４】
2019204090.tif 000041
【図３５】
2019204090.tif 000042