(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】配線基板ＰＢの端子パターンＴＰ１は、端子パターンＴＰ２に対向する辺Ｔ１ａを有する。端子パターンＴＰ１の辺Ｔ１ａは、ソルダレジスト層ＳＲ１の開口部ＯＰ１から露出され、辺Ｔ１ａ以外の端子パターンＴＰ１の外周は、開口部ＯＰ１から露出されていない。配線基板ＰＢの端子パターンＴＰ２は、端子パターンＴＰ１の辺Ｔ１ａに対向する辺Ｔ２ａを有する。端子パターンＴＰ２の辺Ｔ２ａは、ソルダレジスト層ＳＲ１の開口部ＯＰ２から露出され、辺Ｔ２ａ以外の端子パターンＴＰ２の外周は、開口部ＯＰ２から露出されていない。開口部ＯＰ１と開口部ＯＰ２とは互いに離間している。コンデンサＣ１の電極Ｅ１は、開口部ＯＰ１から露出する端子パターンＴＰ１に半田接続され、コンデンサＣ１の電極Ｅ２は、開口部ＯＰ２から露出する端子パターンＴＰ２に半田接続されている。【選択図】図９
2019204906.tif 000002
【特許請求の範囲】
【請求項１】
配線基板と、
前記配線基板上に搭載された半導体チップと、
前記配線基板上に搭載された第１チップコンデンサと、
を有する半導体装置であって、
前記第１チップコンデンサは、第１電極と、前記第１電極とは反対側に位置する第２電極と、を有し、
前記配線基板は、第１端子パターンおよび第２端子パターンを含む第１導体層と、前記第１導体層を覆うように形成された絶縁層と、を有し、
前記絶縁層は、前記第１端子パターンの一部を露出する第１開口部と、前記第２端子パターンの一部を露出する第２開口部と、を有し、
平面視において、前記第１開口部と前記第２開口部とは互いに離間し、かつ、前記第１開口部と前記第２開口部との間には、前記絶縁層が存在しており、
前記第２端子パターンは、前記第１開口部から露出されておらず、
前記第１端子パターンは、前記第２開口部から露出されておらず、
前記第１端子パターンは、平面視において、前記第２端子パターンと対向する第１辺を有し、
前記第２端子パターンは、平面視において、前記第１端子パターンの前記第１辺と対向する第２辺を有し、
前記第１端子パターンの前記第１辺は、前記第１開口部から露出され、
前記第２端子パターンの前記第２辺は、前記第２開口部から露出され、
前記第１辺以外の前記第１端子パターンの外周は、前記第１開口部から露出されておらず、
前記第２辺以外の前記第２端子パターンの外周は、前記第２開口部から露出されておらず、
前記第１チップコンデンサの前記第１電極は、前記第１開口部から露出する前記第１端子パターンに、第１半田接合部を介して電気的に接続され、
前記第１チップコンデンサの前記第２電極は、前記第２開口部から露出する前記第２端子パターンに、第２半田接合部を介して電気的に接続されている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１開口部は、平面視において、前記第２開口部と対向する第３辺を有し、
前記第２開口部は、平面視において、前記第１開口部と対向する第４辺を有し、
前記第１端子パターンの前記第１辺と前記第１開口部の前記第３辺との間には、前記第１導体層を構成する導体材料は配置されておらず、
前記第２端子パターンの前記第２辺と前記第２開口部の前記第４辺との間には、前記第１導体層を構成する導体材料は配置されていない、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
平面視において、前記第１端子パターンの前記第１辺と前記第１開口部の前記第３辺との間の距離は、１００μｍ以上であり、
平面視において、前記第２端子パターンの前記第２辺と前記第２開口部の前記第４辺との間の距離は、１００μｍ以上である、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１辺以外の前記第１端子パターンの外周は、前記絶縁層で覆われ、
前記第２辺以外の前記第２端子パターンの外周は、前記絶縁層で覆われている、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記絶縁層は、ソルダレジスト層である、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１チップコンデンサは、前記半導体チップ内の回路に対して電気信号を入力または出力する信号伝送経路に、直列接続で挿入されている、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１導体層は、第１配線を更に含み、
前記第１配線は、前記第１辺以外の前記第１端子パターンの外周に一体的に連結されている、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１導体層は、第２配線を更に含み、
前記第２配線は、前記第２辺以外の前記第２端子パターンの外周に一体的に連結されている、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記配線基板上に搭載された第２チップコンデンサを更に有し、
前記第２チップコンデンサは、第３電極と、前記第３電極とは反対側に位置する第４電極と、を有し、
前記第１導体層は、第３端子パターンおよび第４端子パターンを更に含み、
前記絶縁層は、前記第３端子パターンの一部を露出する第３開口部と、前記第４端子パターンの一部を露出する第４開口部と、を更に有し、
平面視において、前記第３開口部と前記第４開口部とは互いに離間し、かつ、前記第３開口部と前記第４開口部との間には、前記絶縁層が存在しており、
前記第３開口部から前記第４端子パターンは露出されておらず、
前記第４開口部から前記第３端子パターンは露出されておらず、
平面視において、前記第３開口部は、前記第３端子パターンに内包され、
平面視において、前記第４開口部は、前記第４端子パターンに内包され、
前記第２チップコンデンサの前記第３電極は、前記第３開口部から露出する前記第３端子パターンに、第３半田接合部を介して電気的に接続され、
前記第２チップコンデンサの前記第４電極は、前記第４開口部から露出する前記第４端子パターンに、第４半田接合部を介して電気的に接続されている、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第３端子パターンは、電源電位が供給される端子パターンであり、
前記第４端子パターンは、基準電位が供給される端子パターンである、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
平面視において、前記第２チップコンデンサと前記半導体チップとの間の距離は、前記第１チップコンデンサと前記半導体チップとの間の距離よりも小さい、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第１チップコンデンサは、前記半導体チップ内の回路に対して電気信号を入力または出力する信号伝送経路に、直列接続で挿入されている、半導体装置。
【請求項１３】
請求項１０記載の半導体装置において、
平面視において、前記第３端子パターンは、前記第４端子パターンで囲まれている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、配線基板上に半導体チップおよびチップコンデンサを搭載した半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
配線基板上にチップコンデンサを搭載して半導体装置を製造することができる。
【０００３】
特開２０１０−２１２３１８号公報（特許文献１）および特開２０１５−１３５９０６号公報（特許文献２）には、プリント配線基板にチップ部品を実装する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２１２３１８号公報
【特許文献２】特開２０１５−１３５９０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
配線基板上に半導体チップおよびチップコンデンサを搭載した半導体装置において、信頼性を向上させることが望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置は、配線基板と、前記配線基板上に搭載された半導体チップおよび第１チップコンデンサと、を有している。前記配線基板は、第１端子パターンおよび第２端子パターンを含む第１導体層と、前記第１導体層を覆うように形成された絶縁層とを有している。前記絶縁層は、前記第１端子パターンの一部を露出する第１開口部と、前記第２端子パターンの一部を露出する第２開口部とを有しており、平面視において、前記第１開口部と前記第２開口部とは互いに離間している。前記第１端子パターンは、平面視において、前記第２端子パターンと対向する第１辺を有しており、前記第１端子パターンの前記第１辺は、前記第１開口部から露出され、前記第１辺以外の前記第１端子パターンの外周は、前記第１開口部から露出されていない。前記第２端子パターンは、平面視において、前記第１端子パターンの前記第１辺と対向する第２辺を有しており、前記第２端子パターンの前記第２辺は、前記第２開口部から露出され、前記第２辺以外の前記第２端子パターンの外周は、前記第２開口部から露出されていない。前記第１チップコンデンサの前記第１電極は、前記第１開口部から露出する前記第１端子パターンに、第１半田接合部を介して電気的に接続され、前記第１チップコンデンサの前記第２電極は、前記第２開口部から露出する前記第２端子パターンに、第２半田接合部を介して電気的に接続されている。
【発明の効果】
【０００８】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】一実施の形態の半導体装置を含む電子装置の構成例を示す説明図である。
【図２】図１に示す電子装置の回路構成例を示す説明図である。
【図３】一実施の形態の半導体装置の上面図である。
【図４】図３に示す半導体装置の下面図である。
【図５】図３に示す半導体装置の平面透視図である。
【図６】図３に示す半導体装置の断面図である。
【図７】図３に示す半導体装置に用いられている配線基板の上面図である。
【図８】図３に示す半導体装置に用いられるチップコンデンサの平面図である。
【図９】図５の一部を拡大した部分拡大平面図である。
【図１０】図９に示す配線基板の上面図である。
【図１１】図１０に示す配線基板において、ソルダレジスト層を透視した平面透視図である。
【図１２】図９のＢ１−Ｂ１線の位置での断面図である。
【図１３】図５の一部を拡大した部分拡大平面図である。
【図１４】図１３に示す配線基板の上面図である。
【図１５】図１４に示す配線基板において、ソルダレジスト層を透視した平面透視図である。
【図１６】図１３のＢ２−Ｂ２線の位置での断面図である。
【図１７】一実施の形態の半導体装置の製造工程を示すプロセスフロー図である。
【図１８】一実施の形態の半導体装置の製造工程中の平面図である。
【図１９】コンデンサ搭載工程の説明図である。
【図２０】コンデンサ搭載工程の説明図である。
【図２１】コンデンサ搭載工程の説明図である。
【図２２】図１８に続く半導体装置の製造工程中の平面図である。
【図２３】図１９に続く半導体装置の製造工程中の平面図である。
【図２４】第１検討例の半導体装置の一部を拡大した部分拡大平面図である。
【図２５】図２４に示す配線基板の上面図である。
【図２６】図２５に示す配線基板において、ソルダレジスト層を透視した平面透視図である。
【図２７】図２４のＢ３−Ｂ３線の位置での断面図である。
【図２８】第１検討例におけるコンデンサ搭載工程の説明図である。
【図２９】第１検討例におけるコンデンサ搭載工程の説明図である。
【図３０】第１検討例におけるコンデンサ搭載工程の説明図である。
【図３１】第２検討例の半導体装置の一部を拡大した部分拡大平面図である。
【図３２】図３１に示す配線基板の上面図である。
【図３３】図３２に示す配線基板において、ソルダレジスト層を透視した平面透視図である。
【図３４】図３１のＢ４−Ｂ４線の位置での断面図である。
【図３５】第３検討例の半導体装置の一部を拡大した部分拡大平面図である。
【図３６】図３５に示す配線基板の上面図である。
【図３７】図３６に示す配線基板において、ソルダレジスト層を透視した平面透視図である。
【図３８】図３５のＢ５−Ｂ５線の位置での断面図である。
【図３９】コンデンサ配置後の半田リフロー処理を行った後に、コンデンサとソルダレジスト層との間に残存半田が発生する割合を調べた結果を示すグラフである。
【図４０】図３９のグラフの元となる実験を行った際の各サンプルの仕様を示す表である。
【図４１】変形例の半導体装置の一部を拡大した部分拡大平面図である。
【図４２】図４１に示す配線基板の上面図である。
【図４３】図４２に示す配線基板において、ソルダレジスト層を透視した平面透視図である。
【図４４】図４１のＢ６−Ｂ６線の位置での断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１１】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１２】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１３】
（実施の形態）
＜電子装置＞
本実施の形態の半導体装置を用いた電子装置の一例について、図１および図２を参照して説明する。図１は、本実施の形態の半導体装置を含む電子装置の構成例を示す説明図であり、図２は、図１に示す電子装置の回路構成例を示す説明図である。なお、図１には、電子装置ＥＶの断面が示されているが、ハッチングは省略している。
【００１４】
図１および図２に示される電子装置は、マザーボード上に複数の半導体装置（半導体パッケージ）ＳＤ１，ＳＤ２が搭載され、それら複数の半導体装置ＳＤ１，ＳＤ２の間で電気信号を伝送する電子装置である。
【００１５】
具体的には、図１に示される電子装置（電子機器）ＥＶは、配線基板（マザーボード、実装基板）ＭＢと、配線基板ＭＢ上に搭載された半導体装置ＳＤ１，ＳＤ２と、を有しており、半導体装置ＳＤ１と半導体装置ＳＤ２との間で電気信号が伝送される。半導体装置ＳＤ１と半導体装置ＳＤ２とは、信号伝送経路ＳＧＰを介して、互いに電気的に接続される。図２に示されるように、電子装置ＥＶは、複数の信号伝送経路ＳＧＰを有しているが、図１では、そのうちの１つの信号伝送経路ＳＧＰを、太線で模式的に示している。信号伝送経路ＳＧＰは、配線基板ＭＢの配線などにより形成される。図２に示す例では、電子装置ＥＶが有する複数の信号伝送経路ＳＧＰには、第１の伝送速度（例えば３Ｇｂｐｓ（Gigabit per second）未満の伝送速度）で電気信号が伝送される低速伝送経路ＳＧＰ１と、第１の伝送速度よりも速い第２の伝送速度（例えば３Ｇｂｐｓ〜５０Ｇｂｐｓ程度の伝送速度）で電気信号が伝送される高速伝送経路ＳＧＰ２とが含まれている。
【００１６】
半導体装置ＳＤ１は、半導体チップＣＰ１を内蔵し、半導体装置ＳＤ２は、半導体チップＣＰ２を内蔵している。そして、半導体チップＣＰ１のパッド電極ＴｘＬと半導体チップＣＰ２のパッド電極ＲｘＬとが、低速伝送経路ＳＧＰ１を介して電気的に接続されて、それらの間で電気信号が伝送される。また、半導体チップＣＰ１のパッド電極Ｔｘと半導体チップＣＰ２のパッド電極Ｒｘとが、高速伝送経路ＳＧＰ２を介して電気的に接続されて、それらの間で電気信号が伝送される。
【００１７】
電子装置ＥＶのように、高速で信号を伝送する場合、高速伝送経路ＳＧＰ２中にコンデンサＣ１を直列で接続することが好ましい。高速伝送経路ＳＧＰ２中に挿入されたコンデンサＣ１により、交流信号に含まれる直流成分をカットすることができる。これにより、高速での信号の入出力を安定化させることができる。このように信号伝送経路中に直列接続で挿入され、交流信号中の直流成分をカットするコンデンサＣ１のことを、ＤＣ（Direct Current）カット用コンデンサ、あるいは、ＡＣ（Alternate Current）結合用コンデンサと呼ぶ（以下、ＤＣカット用コンデンサと呼ぶ）。ＤＣカット用コンデンサであるコンデンサＣ１は、高速伝送経路ＳＧＰ２毎に必要であり、従って、高速伝送経路ＳＧＰ２の数に対応して設ける必要がある。
【００１８】
ＤＣカット用コンデンサであるコンデンサＣ１は、電源回路中に並列接続で挿入される電源回路用のコンデンサＣ２とは区別される。図２に示されるコンデンサＣ２は、半導体チップＣＰ２（の基準電位用パッド電極Ｖｄ）に基準電位（接地電位、グランド電位、ＧＮＤ電位）ＶＳＳを供給する基準電位供給経路ＶＳＰと、半導体チップＣＰ２（の電源電位用パッド電極Ｖｓ）に電源電位ＶＤＤを供給する電源電位供給経路ＶＤＰと、の間に挿入されている。コンデンサＣ２は、電源電位供給経路ＶＤＰに含まれるノイズ（信号）を基準電位供給経路ＶＳＰ側にバイパスして流す、バイパスコンデンサとして機能させることができる。また、コンデンサＣ２は、半導体チップＣＰ２に形成された回路に流れる電流のループ（経路距離）を小さくすることで、電源電位供給経路ＶＤＰおよび基準電位供給経路ＶＳＰに含まれるインピーダンス成分の影響を低減する、デカップリングコンデンサとして機能させることができる。また、供給された電力を消費する回路の近傍に、コンデンサＣ２を接続することで、瞬間的に駆動電圧が降下する現象を抑制する、バッテリとして機能させることができる。
【００１９】
このように、電源回路用のコンデンサＣ２は、電源回路中に並列接続で挿入され、一方、コンデンサＣ１は、信号伝送経路ＳＧＰ中に直列接続で挿入されている。図２に示される例では、ＤＣカット用コンデンサであるコンデンサＣ１と、電源回路用のコンデンサＣ２とは、半導体装置ＳＤ２内に設けられており、具体的には、半導体装置ＳＤ２を構成する配線基板ＰＢ上にチップコンデンサとして搭載されている。
【００２０】
＜半導体装置＞
本実施の形態の半導体装置ＳＤ２を図３〜図７を参照して説明する。図３は、本実施の形態の半導体装置ＳＤ２の上面図であり、図４は、本実施の形態の半導体装置ＳＤ２の下面図である。図５は、本実施の形態の半導体装置ＳＤ２の平面透視図であり、放熱用部材ＨＳを透視したときの半導体装置ＳＤ２の上面図が示されている。図６は、本実施の形態の半導体装置ＳＤ２の断面図であり、図３〜図５に示されるＡ−Ａ線に対応する位置での半導体装置ＳＤ２の断面図が、図６にほぼ対応している。図７は、半導体装置ＳＤ２に用いられている配線基板ＰＢの上面図である。
【００２１】
図１〜図４に示される本実施の形態の半導体装置ＳＤ２は、配線基板ＰＢと、配線基板ＰＢの上面ＰＢ１上に搭載（実装）された半導体チップＣＰ２と、配線基板ＰＢの上面ＰＢ１上に搭載（実装）された複数のチップコンデンサＣＣと、半導体チップＣＰ２を覆うように配線基板ＰＢの上面ＰＢ１上に搭載（接合）された放熱用部材ＨＳと、を有している。半導体チップＣＰ２は、能動素子からなる電子部品であり、チップコンデンサＣＣは、受動素子からなる電子部品であり、すなわち受動部品である。配線基板ＰＢ上に搭載された複数のチップコンデンサＣＣは、上述したＤＣカット用のコンデンサＣ１と電源回路用のコンデンサＣ２とを、それぞれ複数含んでいる。
【００２２】
なお、半導体装置ＳＤ２は、配線基板ＰＢに電子部品を搭載したものであるため、電子装置とみなすことができるが、本実施の形態の場合は、配線基板ＰＢに搭載された電子部品に半導体チップも含まれているため、半導体装置とみなすこともできる。
【００２３】
配線基板ＰＢは、半導体チップＣＰ２および複数のチップコンデンサＣＣが搭載された上面（主面）ＰＢ１と、上面ＰＢ１とは反対側の下面（主面）ＰＢ２と、上面ＰＢ１と下面ＰＢ２との間に配置された複数の側面とを有し、平面視において、四角形（より特定的には矩形）の外形形状を有している。配線基板ＰＢは、配線基板ＰＢの上面ＰＢ１に搭載された半導体チップＣＰ２および複数のチップコンデンサＣＣと、半導体装置ＳＤ２を搭載するマザーボード（上記配線基板ＭＢに対応）とを、電気的に接続するためのインタポーザ（中継基板）である。
【００２４】
配線基板ＰＢは、例えば、複数の絶縁体層（絶縁層、誘電体層）ＺＬ１〜ＺＬ７と複数の導体層（導体パターン層、配線層）ＣＬ１〜ＣＬ８とを交互に積層して一体化した多層配線基板（多層基板）である。配線基板ＰＢを構成する複数の絶縁体層ＺＬ１〜ＺＬ７の上下両面と相互間（層間）とに、それぞれ導体層が形成されている。具体的には、配線基板ＰＢにおいて、配線基板ＰＢの上面ＰＢ１側から下面ＰＢ２側に、導体層ＣＬ１、絶縁体層ＺＬ１、導体層ＣＬ２、絶縁体層ＺＬ２、導体層ＣＬ３、絶縁体層ＺＬ３、導体層ＣＬ４、絶縁体層ＺＬ４、導体層ＣＬ５、絶縁体層ＺＬ５、導体層ＣＬ６、絶縁体層ＺＬ６、導体層ＣＬ７、絶縁体層ＺＬ７、および導体層ＣＬ８が、この順で配置されている。導体層ＣＬ１〜ＣＬ８のそれぞれは、所定の平面形状（パターン）に加工されており、複数の導体パターンの集合体とみなすこともできる。なお、「ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４，ＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８」を、簡略化して「ＣＬ１〜ＣＬ８」と表記しており、他の符号についても同様に考えることができる。
【００２５】
配線基板ＰＢは、例えば、ガラス繊維に樹脂を含浸させた硬いコア絶縁層（絶縁体層ＺＬ４に対応）の上下両面に、導体層と絶縁体層（プリプレグ層）とを交互にビルドアップ工法により積層することで、形成されている。また、配線基板ＰＢとして、硬い材料からなるコア絶縁体層を有さずに、絶縁体層（プリプレグ層）と導体層とを順に積層して形成する、所謂、コアレス基板を用いてもよい。また、図６の断面図に、７つの絶縁体層ＺＬ１〜ＺＬ７と８つの導体層ＣＬ１〜ＣＬ８とが積層されて配線基板ＰＢが形成されている場合を示しているが、積層される絶縁体層および導体層の数はこれに限定されるものではなく、種々変更可能である。
【００２６】
導体層ＣＬ１は、配線基板ＰＢが有する複数の導体層ＣＬ１〜ＣＬ８のうちの最上層の導体層（すなわち最も上面ＰＢ１側の導体層）である。導体層ＣＬ１は、配線基板ＰＢが有する複数の絶縁体層ＺＬ１〜ＺＬ７のうちの最上層の絶縁体層ＺＬ１の上面上に形成されている。導体層ＣＬ１は、半導体チップＣＰ２接続用の複数の端子パターン（ボンディングリード、ボンディングパッド、端子、電極）ＳＰと、コンデンサＣ１接続用の複数の端子パターン（ランド、導電性ランド、端子、電極）ＴＰ１，ＴＰ２と、を含んでいる。導体層ＣＬ１は、更に、配線を含むこともでき、例えば、端子パターンＳＰ，ＴＰ１，ＴＰ２に一体的に接続された配線を含むこともできる。
【００２７】
導体層ＣＬ８は、配線基板ＰＢが有する複数の導体層ＣＬ１〜ＣＬ８のうちの最下層の導体層（すなわち最も下面ＰＢ２側の導体層）である。導体層ＣＬ８は、配線基板ＰＢが有する複数の絶縁体層ＺＬ１〜ＺＬ７のうちの最下層の絶縁体層ＺＬ７の下面上に形成されている。導体層ＣＬ８は、半導体装置ＳＤ２の外部入出力端子として機能する複数のランド（導電性ランド、端子、電極）ＬＡを含んでいる。
【００２８】
導体層ＣＬ２〜ＣＬ７のそれぞれは、複数の配線を有しており、それらの配線が、配線基板ＰＢの内部配線を構成している。配線基板ＰＢを構成する各導体層ＣＬ１〜ＣＬ８は、必要に応じて、絶縁体層ＺＬ１〜ＺＬ７に形成されたビア配線ＶＡを通じて電気的に接続されている。なお、ビア配線ＶＡは、絶縁体層に形成されたビアホール（スルーホール）内の導体からなる。
【００２９】
このため、配線基板ＰＢの上面ＰＢ１側の複数の端子（端子パターンＳＰ，ＴＰ１，ＴＰ２）は、必要に応じて、配線基板ＰＢの内部配線やビア配線ＶＡを介して、配線基板ＰＢの下面ＰＢ２側の複数の端子（ランドＬＡ）に電気的に接続されている。
【００３０】
配線基板ＰＢは、上面ＰＢ１側のソルダレジスト層（半田レジスト層、絶縁層、絶縁体層）ＳＲ１と、下面ＰＢ２側のソルダレジスト層（半田レジスト層、絶縁層、絶縁体層）ＳＲ２と、を更に有している。ソルダレジスト層ＳＲ１は、配線基板ＰＢが有する複数の絶縁体層ＺＬ１〜ＺＬ７のうちの最上層の絶縁体層ＺＬ１の上面上に、導体層ＣＬ８を覆うように形成されている。また、ソルダレジスト層ＳＲ２は、配線基板ＰＢが有する複数の絶縁体層ＺＬ１〜ＺＬ７のうちの最下層の絶縁体層ＺＬ７の下面上に、導体層ＣＬ８を覆うように形成されている。このため、配線基板ＰＢの最上層の膜が、ソルダレジスト層ＳＲ１に対応し、配線基板ＰＢの最下層の膜が、ソルダレジスト層ＳＲ２に対応している。
【００３１】
導体層ＣＬ８は、全ての領域がソルダレジスト層ＳＲ２で覆われるわけではなく、ソルダレジスト層ＳＲ２で覆われる領域と、ソルダレジスト層ＳＲ２で覆われずにソルダレジスト層ＳＲ２の開口部から露出される領域と、を有している。具体的には、配線基板ＰＢのソルダレジスト層ＳＲ２には、複数のランドＬＡのそれぞれに整合する位置に、開口部が形成されている。各ランドＬＡは、少なくとも一部がソルダレジスト層ＳＲ２の開口部から露出し、そのランドＬＡの露出部に、半田材からなる半田ボール（突起電極）ＳＢが接続（接合）されている。半導体装置ＳＤ２が有する複数の半田ボールＳＢは、配線基板ＰＢの下面ＰＢ２のほぼ全面にわたって、アレイ状（行列状）に配置されている。従って、複数のランドＬＡも、配線基板ＰＢの下面ＰＢ２のほぼ全面にわたって、アレイ状に配置されている。
【００３２】
半田ボールＳＢは、半導体装置ＳＤ２の外部接続端子として機能することができる。例えば、半導体装置ＳＤ２を上記図１に示す配線基板ＭＢに実装する際に、半導体装置ＳＤ２の複数の半田ボールＳＢを配線基板ＭＢの複数の端子ＴＭ２に接続（接合、半田接続）する。
【００３３】
導体層ＣＬ１は、全ての領域がソルダレジスト層ＳＲ１で覆われるわけではなく、ソルダレジスト層ＳＲ１で覆われる領域と、ソルダレジスト層ＳＲ１で覆われずにソルダレジスト層ＳＲ１の開口部から露出する領域と、を有している。ソルダレジスト層ＳＲ１の開口部から露出する導体層ＣＬ１が、半導体チップＣＰ２またはチップコンデンサＣＣを電気的に接続するための端子として機能する。
【００３４】
半導体チップＣＰ２は、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に種々の半導体素子を形成した後、複数の配線層を含む多層配線構造を半導体基板上に形成し、更に必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップに分離したものである。このため、半導体チップＣＰ２内には、必要に応じて種々の回路が形成されている。
【００３５】
半導体チップＣＰ２は、一方の主面（より特定的には複数のパッドＰＤが形成されている側の主面）である表面と、それとは反対側の主面である裏面とを有しており、半導体チップＣＰ２の平面形状は、四角形状（より特定的には矩形状）である。半導体チップＣＰ２は、複数のパッド（パッド電極、ボンディングパッド）ＰＤを有しており、それら複数のパッドＰＤは、半導体チップＣＰ２の最上層の保護膜（絶縁膜）に設けられた開口部から露出されている。このため、各パッドＰＤは、半導体チップＣＰ２の表面で露出されており、そのパッドＰＤの露出部上にバンプ電極（突起状電極）ＢＰが形成（接続）されている。すなわち、半導体チップＣＰ２が有する複数のパッドＰＤ上に、複数のバンプ電極ＢＰがそれぞれ形成（接続）されている。半導体チップＣＰ２が有する複数のパッドＰＤは、半導体チップＣＰ２の内部に形成された種々の回路に電気的に接続されている。半導体チップＣＰ２が有する複数のパッドＰＤは、上記図２に示されるパッド電極Ｒｘ，ＲｘＬ，Ｖｄ，Ｖｓを含んでいる。
【００３６】
半導体チップＣＰ２は、配線基板ＰＢの上面ＰＢ１にフリップチップ接続されている。すなわち、半導体チップＣＰ２は、その裏面が上方を向き、その表面（パッドＰＤ形成側の主面）が配線基板ＰＢの上面ＰＢ１に対向する向きで、配線基板ＰＢの上面ＰＢ１に搭載されている。従って、半導体チップＣＰ２は配線基板ＰＢの上面ＰＢ１にフェイスダウンボンディングされている。
【００３７】
導体層ＣＬ１は、半導体チップＣＰ２接続用の複数の端子パターンＳＰを含んでいる。配線基板ＰＢにおいて、導体層ＣＬ１を覆うソルダレジスト層ＳＲ１には、複数の端子パターンＳＰのそれぞれに整合する位置に、開口部が形成されている。ソルダレジスト層ＳＲ１の開口部から露出する端子パターンＳＰに半導体チップＣＰ２のバンプ電極ＢＰが接続（接合）されている。従って、半導体チップＣＰ２の複数のパッドＰＤは、配線基板ＰＢの複数の端子パターンＳＰに、複数のバンプ電極ＢＰを介してそれぞれ電気的に接続されている。
【００３８】
配線基板ＰＢにおいて、複数の端子パターンＳＰは、平面視において半導体チップＣＰ２と重なる領域（以下、チップ搭載領域と称する）に配置されている。配線基板ＰＢのチップ搭載領域における複数の端子パターンＳＰの配列の仕方は、半導体チップＣＰ２の表面における複数のパッドＰＤの配列の仕方と同じであり、例えばアレイ状である。
【００３９】
配線基板ＰＢ（の上面ＰＢ１）と半導体チップＣＰ２（の表面）との間には、アンダーフィル樹脂（封止樹脂、封止部）ＵＦが充填（配置）されている。アンダーフィル樹脂ＵＦにより、バンプ電極ＢＰが封止され、半導体チップＣＰ２と配線基板ＰＢとの熱膨張率の差によるバンプ電極ＢＰへの負担（応力）を緩和することができ、半導体チップＣＰ２と配線基板ＰＢとの電気的接続の信頼性を向上させることができる。
【００４０】
なお、本実施の形態では、半導体チップＣＰ２を配線基板ＰＢ上にフェイスダウンボンディングしているが、他の形態として、配線基板ＰＢの上面ＰＢ１に半導体チップＣＰ２をフェイスアップボンディングする場合もあり得る。その場合は、半導体チップＣＰ２の裏面が配線基板ＰＢの上面ＰＢ１にダイボンディング材を介して接合され、複数の端子パターンＳＰは、配線基板ＰＢにおいてチップ搭載領域の周囲に配置され、半導体チップＣＰ２の複数のパッドＰＤと配線基板ＰＢの複数の端子パターンＳＰとが複数のワイヤ（ボンディングワイヤ）を介して電気的に接続される。
【００４１】
また、図６に示す例では、半導体チップＣＰ２の裏面には、放熱部材（放熱板、ヒートスプレッダ）ＨＳが接着材ＳＺを介して貼り付けられている。放熱部材ＨＳは、例えば、配線基板ＰＢよりも熱伝導率が高い金属板であり、半導体チップＣＰ２で発生した熱を外部に排出する機能を備えて有している。平面視において半導体チップＣＰ２は放熱部材ＨＳに内包されている。
【００４２】
また、配線基板ＰＢの上面ＰＢ１において、半導体チップＣＰ２の周囲には、放熱部材ＨＳを支持する支持枠（スティフナリング）ＳＦＲが配置されている。支持枠ＳＦＲは、配線基板ＰＢの上面ＰＢ１に接着材を介して接着されて固定され、また、放熱部材ＨＳは、半導体チップＣＰ２の裏面および支持枠ＳＦＲに接着材を介して接着されて固定されている。このため、配線基板ＰＢの上面ＰＢ１上に支持枠ＳＦＲを介して放熱部材ＨＳが搭載され、半導体チップＣＰ２は、放熱部材ＨＳで覆われ、かつ、平面視において支持枠ＳＦＲで囲まれた状態になっている。支持枠ＳＦＲは、例えば金属材料からなる。半導体チップＣＰ２の周囲に金属性の支持枠ＳＦＲを固定することで、配線基板ＰＢの反り変形を抑制することができる。また、放熱部材ＨＳを安定して固定することができる。
【００４３】
なお、本実施の形態では、半導体チップＣＰ２の裏面に放熱部材ＨＳを貼り付けているが、他の形態として、半導体チップＣＰ２に放熱部材ＨＳを取り付けずに、半導体チップＣＰ２の裏面を露出させる場合もあり得る。更に他の形態として、支持枠ＳＦＲと放熱部材ＨＳの両方を省略する場合もあり得る。
【００４４】
＜配線基板とチップコンデンサとの接続構造＞
次に、配線基板ＰＢとチップコンデンサＣＣとの接続構造の詳細について説明する。図８は、チップコンデンサＣＣを示す平面図である。図９は、半導体装置ＳＤ２の部分拡大平面図であり、図５の領域Ｒ１の拡大図が示されている。図１０は、配線基板ＰＢの部分拡大平面図であり、図９に示す配線基板ＰＢの上面図、すなわち図５の領域Ｒ１における配線基板ＰＢの拡大図（部分拡大平面図）が示されている。図１１は、図１０に示す配線基板ＰＢにおいて、ソルダレジスト層ＳＲ１を透視した平面透視図（部分拡大平面透視図）である。このため、図９〜図１１は、互いに同じ平面領域が示されている。図１２は、半導体装置ＳＤ２の部分拡大断面図であり、図９のＢ１−Ｂ１線の位置での断面図が示されている。
【００４５】
また、図１３は、半導体装置ＳＤ２の部分拡大平面図であり、図５の領域Ｒ２の拡大図が示されている。図１４は、配線基板ＰＢの部分拡大平面図であり、図１３に示す配線基板ＰＢの上面図、すなわち図５の領域Ｒ２における配線基板ＰＢの拡大図（部分拡大平面図）が示されている。図１５は、図１４に示す配線基板ＰＢにおいて、ソルダレジスト層ＳＲ１を透視した平面透視図（部分拡大平面透視図）である。このため、図１３〜図１５は、互いに同じ平面領域が示されている。図１６は、半導体装置ＳＤ２の部分拡大断面図であり、図１３のＢ２−Ｂ２線の位置での断面図が示されている。
【００４６】
なお、図１２および図１６では、配線基板ＰＢのうち、絶縁体層ＺＬ２よりも下の構造は図示を省略している。また、図１０は、平面図であるが、ソルダレジスト層ＳＲ１と、開口部ＯＰ１，ＯＰ２から露出する端子パターンＴＰ１，ＴＰ２（すなわち端子部ＴＥ１，ＴＥ２）とに、それぞれハッチングを付してある。また、図１１は、平面図であるが、端子パターンＴＰ１，ＴＰ２および配線ＷＲ１，ＷＲ２にハッチングを付してある。また、図１４は、平面図であるが、ソルダレジスト層ＳＲ１と、開口部ＯＰ３，ＯＰ４から露出する端子パターンＴＰ３および導体プレーンＴＰ４（すなわち端子部ＴＥ３，ＴＥ４）とに、それぞれハッチングを付してある。また、図１５は、平面図であるが、端子パターンＴＰ３および導体プレーンＴＰ４にハッチングを付してある。
【００４７】
配線基板ＰＢの上面ＰＢ１には、上記コンデンサＣ１を構成するチップコンデンサＣＣと、上記コンデンサＣ２を構成するチップコンデンサＣＣとが、それぞれ複数搭載されている。図８に示されるように、各チップコンデンサＣＣは、すなわち各コンデンサＣ１，Ｃ２は、平面視において四角形状（より特定的には矩形状）の平面形状を有しており、立体的に見ると、直方体状の外形形状を有している。
【００４８】
チップコンデンサＣＣは、平面視において、延在方向（長手方向）ＤＬに沿って延びる二つの長辺（側面）と、延在方向ＤＬに対して直交する幅方向ＤＷに沿って延びる二つの短辺（側面）と、を有している。チップコンデンサＣＣは、延在方向ＤＬにおいて互いに反対側の端部に配置される電極（端子、端子電極）Ｅ１および電極（端子、端子電極）Ｅ２を有している。また、チップコンデンサＣＣは、電極Ｅ１と電極Ｅ２との間に挟まれる本体部ＢＤを更に有している。すなわち、チップコンデンサＣＣは、延在方向ＤＬにおける一方の端部側に電極Ｅ１を有し、それとは反対側の端部側に電極Ｅ２を有しており、延在方向ＤＬにおいて電極Ｅ１と電極Ｅ２との間に本体部ＢＤが存在（介在）している。
【００４９】
本体部ＢＤは、例えば、絶縁層（誘電体層）を介して、複数の導体層が積層されることにより形成されている。但し、本体部ＢＤにおいて、導体層は外表面には露出しておらず、本体部ＢＤの外表面は、絶縁体からなる。チップコンデンサＣＣにおいて、電極Ｅ１および電極Ｅ２は、本体部ＢＤにおいて対向配置される複数の導体層間に形成された容量を、チップコンデンサＣＣの外部に取り出すための外部電極端子（電極、端子、外部端子、外部接続端子）として機能する。なお、ここでは、チップコンデンサＣＣの構造の一例について説明したが、チップコンデンサＣＣの構造には種々の変形例があり得る。
【００５０】
配線基板ＰＢの上面ＰＢ１に複数のチップコンデンサＣＣ（Ｃ１，Ｃ２）が搭載されているが、平面視において、半導体チップＣＰ２の周囲に複数のコンデンサＣ２が配置され、その更に周囲に複数のコンデンサＣ１が配置されている。すなわち、平面視において、半導体チップＣＰ２の近くに複数のコンデンサＣ２が配置され、それら複数のコンデンサＣ２よりも遠くに複数のコンデンサＣ１が配置されている。このため、半導体チップＣＰ２とコンデンサＣ２との間の距離（間隔）は、半導体チップＣＰ２とコンデンサＣ１との間の距離（間隔）よりも小さい。コンデンサＣ１は、半導体チップＣＰ２内の回路に対して電気信号を入力または出力する信号伝送経路（ＳＧＰ２）に、直列接続で挿入されている。電源回路用のコンデンサＣ２は、電力を消費する回路の近くに配置することが好ましいので、半導体チップＣＰ２の近くに配置することが好ましい。図５において、支持枠ＳＦＲの内側に配置されている複数のチップコンデンサＣＣは、いずれもコンデンサＣ２であり、支持枠ＳＦＲの外側に配置されている複数のチップコンデンサＣＣは、いずれもコンデンサＣ１である。
【００５１】
まず、配線基板ＰＢとコンデンサＣ１のとの接続構造について、図８〜図１２を参照して説明する。
【００５２】
配線基板ＰＢが有する複数の導体層ＣＬ１〜ＣＬ８のうちの最上層の導体層ＣＬ１は、コンデンサＣ１接続用の端子パターンＴＰ１，ＴＰ２を含んでいる。なお、端子パターンＴＰ１は、コンデンサＣ１の電極Ｅ１に電気的に接続される端子パターンであり、端子パターンＴＰ２は、コンデンサＣ１の電極Ｅ２に電気的に接続される端子パターンである。配線基板ＰＢにおいては、搭載されるコンデンサＣ１毎に、一対の端子パターンＴＰ１，ＴＰ２が設けられている。
【００５３】
端子パターンＴＰ１の一部は、導体層ＣＬ１を覆うソルダレジスト層ＳＲ１に設けられた開口部ＯＰ１から露出されており、端子パターンＴＰ１の他部は、ソルダレジスト層ＳＲ１で覆われている。また、端子パターンＴＰ２の一部は、導体層ＣＬ１を覆うソルダレジスト層ＳＲ１に設けられた開口部ＯＰ２から露出されており、端子パターンＴＰ２の他部は、ソルダレジスト層ＳＲ１で覆われている。端子パターンＴＰ１は、開口部ＯＰ２からは露出されておらず、端子パターンＴＰ２は、開口部ＯＰ１からは露出されていない。
【００５４】
平面視において、ソルダレジスト層ＳＲ１の開口部ＯＰ１と開口部ＯＰ２とは、Ｘ方向に並んでいる（隣り合っている）が、繋がってはおらず、互いに離間している。開口部ＯＰ１と開口部ＯＰ２との間には、ソルダレジスト層ＳＲ１が存在している。端子パターンＴＰ１と端子パターンＴＰ２とは、Ｘ方向に並んでいる（隣り合っている）が、繋がってはおらず、互いに離間している。
【００５５】
ここで、図９〜図１１などに示されるＸ方向およびＹ方向は、配線基板ＰＢの上面ＰＢ１に平行な方向であり、かつ、互いに直交する方向である。配線基板ＰＢの上面ＰＢ１上にチップコンデンサＣＣ（Ｃ１，Ｃ２）を搭載する際には、チップコンデンサＣＣ（Ｃ１，Ｃ２）の延在方向ＤＬがＸ方向とほぼ一致するように、チップコンデンサＣＣ（Ｃ１，Ｃ２）を搭載する。このため、製造された半導体装置ＳＤ２においては、チップコンデンサＣＣ（Ｃ１，Ｃ２）の延在方向ＤＬは、Ｘ方向とほぼ一致している。
【００５６】
端子パターンＴＰ１，ＴＰ２のそれぞれの平面形状は、四角形状（より特定的には矩形状）である。具体的には、端子パターンＴＰ１の平面形状は、Ｙ方向に延在する辺Ｔ１ａ，Ｔ１ｃとＸ方向に延在する辺Ｔ１ｂ，Ｔ１ｄとを有する矩形状であり、矩形の角に丸みを帯びさせることもできる。端子パターンＴＰ１の辺Ｔ１ａと辺Ｔ１ｃとは、互いに略平行であり、かつ、Ｘ方向において互いに反対側に位置している。端子パターンＴＰ１の辺Ｔ１ｂと辺Ｔ１ｄとは、互いに略平行であり、かつ、Ｙ方向において互いに反対側に位置している。
【００５７】
また、端子パターンＴＰ２の平面形状は、Ｙ方向に延在する辺Ｔ２ａ，Ｔ２ｃとＸ方向に延在する辺Ｔ２ｂ，Ｔ２ｄとを有する矩形状であり、矩形の角に丸みを帯びさせることもできる。端子パターンＴＰ２の辺Ｔ２ａと辺Ｔ２ｃとは、互いに略平行であり、かつ、Ｘ方向において互いに反対側に位置している。端子パターンＴＰ２の辺Ｔ２ｂと辺Ｔ２ｄとは、互いに略平行であり、かつ、Ｙ方向において互いに反対側に位置している。
【００５８】
端子パターンＴＰ１の辺Ｔ１ａ，Ｔ１ｂ，Ｔ１ｃ，Ｔ１ｄのうち、端子パターンＴＰ２（開口部ＯＰ２、端子部ＴＥ２）に最も近いのは、辺Ｔ１ａであり、また、端子パターンＴＰ２の辺Ｔ２ａ，Ｔ２ｂ，Ｔ２ｃ，Ｔ２ｄのうち、端子パターンＴＰ１（開口部ＯＰ１、端子部ＴＥ１）に最も近いのは、辺Ｔ２ａである。端子パターンＴＰ１の辺Ｔ１ａと端子パターンＴＰ２の辺Ｔ２ａとは、Ｘ方向に隣り合っており、従って、Ｘ方向において互いに対向している。端子パターンＴＰ１と端子パターンＴＰ２との間には、すなわち、端子パターンＴＰ１の辺Ｔ１ａと端子パターンＴＰ２の辺Ｔ２ａとの間には、導体層ＣＬ１を構成する他の導体パターンは配置されていない。
【００５９】
開口部ＯＰ１，ＯＰ２のそれぞれの平面形状は、四角形状（より特定的には矩形状）である。具体的には、開口部ＯＰ１の平面形状は、Ｙ方向に延在する辺Ｐ１ａ，Ｐ１ｃとＸ方向に延在する辺Ｐ１ｂ，Ｐ１ｄとを有する矩形状であり、矩形の角に丸みを帯びさせることもできる。開口部ＯＰ１の辺Ｐ１ａと辺Ｐ１ｃとは、互いに略平行であり、かつ、Ｘ方向において互いに反対側に位置している。開口部ＯＰ１の辺Ｐ１ｂと辺Ｐ１ｄとは、互いに略平行であり、かつ、Ｙ方向において互いに反対側に位置している。開口部ＯＰ１の辺Ｐ１ａは、端子パターンＴＰ１の辺Ｔ１ａに沿うように延在し、開口部ＯＰ１の辺Ｐ１ｂは、端子パターンＴＰ１の辺Ｔ１ｂに沿うように延在し、開口部ＯＰ１の辺Ｐ１ｃは、端子パターンＴＰ１の辺Ｔ１ｃに沿うように延在し、開口部ＯＰ１の辺Ｐ１ｄは、端子パターンＴＰ１の辺Ｔ１ｄに沿うように延在している。開口部ＯＰ１の辺Ｐ１ａ，Ｐ１ｃのそれぞれの長さ（寸法）は、端子パターンＴＰ１の辺Ｔ１ａ，Ｔ１ｃのそれぞれの長さ（寸法）よりも小さい。
【００６０】
また、開口部ＯＰ２の平面形状は、Ｙ方向に延在する辺Ｐ２ａ，Ｐ２ｃとＸ方向に延在する辺Ｐ２ｂ，Ｐ２ｄとを有する矩形状であり、矩形の角に丸みを帯びさせることもできる。開口部ＯＰ２の辺Ｐ２ａと辺Ｐ２ｃとは、互いに略平行であり、かつ、Ｘ方向において互いに反対側に位置している。開口部ＯＰ２の辺Ｐ２ｂと辺Ｐ２ｄとは、互いに略平行であり、かつ、Ｙ方向において互いに反対側に位置している。開口部ＯＰ２の辺Ｐ２ａは、端子パターンＴＰ２の辺Ｔ２ａに沿うように延在し、開口部ＯＰ２の辺Ｐ２ｂは、端子パターンＴＰ２の辺Ｔ２ｂに沿うように延在し、開口部ＯＰ２の辺Ｐ２ｃは、端子パターンＴＰ２の辺Ｔ２ｃに沿うように延在し、開口部ＯＰ２の辺Ｐ２ｄは、端子パターンＴＰ２の辺Ｔ２ｄに沿うように延在している。開口部ＯＰ２の辺Ｐ２ａ，Ｐ２ｃのそれぞれの長さ（寸法）は、端子パターンＴＰ２の辺Ｔ２ａ，Ｔ２ｃのそれぞれの長さ（寸法）よりも小さい。
【００６１】
開口部ＯＰ１の辺Ｐ１ａ，Ｐ１ｂ，Ｐ１ｃ，Ｐ１ｄのうち、開口部ＯＰ２に最も近いのは、辺Ｐ１ａであり、また、開口部ＯＰ２の辺Ｐ２ａ，Ｐ２ｂ，Ｐ２ｃ，Ｐ２ｄのうち、開口部ＯＰ１に最も近いのは、辺Ｐ２ａである。開口部ＯＰ１の辺Ｐ１ａと開口部ＯＰ２の辺Ｐ２ａとは、Ｘ方向に隣り合っており、従って、Ｘ方向において互いに対向している。開口部ＯＰ１の辺Ｐ１ａと開口部ＯＰ２の辺Ｐ２ａとの間には、ソルダレジスト層ＳＲ１が存在している。
【００６２】
ソルダレジスト層ＳＲ１の開口部ＯＰ１と端子パターンＴＰ１とは、平面視において部分的に重なっているが、ソルダレジスト層ＳＲ１の開口部ＯＰ１と端子パターンＴＰ１との位置関係は、次のようになっている。
【００６３】
端子パターンＴＰ１の辺Ｔ１ａは、ソルダレジスト層ＳＲ１の開口部ＯＰ１から露出されているが、辺Ｔ１ａ以外の端子パターンＴＰ１の外周（辺Ｔ１ｂ，Ｔ１ｃ，Ｔ１ｄ）は、ソルダレジスト層ＳＲ１の開口部ＯＰ１から露出されていない。つまり、端子パターンＴＰ１の辺Ｔ１ｂ，Ｔ１ｃ，Ｔ１ｄは、平面視において開口部ＯＰ１の外側に延在して、ソルダレジスト層ＳＲ１で覆われており、一方、端子パターンＴＰ１の辺Ｔ１ａは、開口部ＯＰ１の辺Ｐ１ｂ，Ｐ１ｄを横切り、ソルダレジスト層ＳＲ１の開口部ＯＰ１内を延在している。
【００６４】
端子パターンＴＰ１の辺Ｔ１ａとソルダレジスト層ＳＲ１の開口部ＯＰ１の辺Ｐ１ａの位置を比べると、端子パターンＴＰ１の辺Ｔ１ａよりも開口部ＯＰ１の辺Ｐ１ａの方が、開口部ＯＰ２（の辺Ｐ２ａ）の近くに位置している。すなわち、開口部ＯＰ１の辺Ｐ１ａと開口部ＯＰ２（の辺Ｐ２ａ）との間の距離（Ｘ方向の距離）は、端子パターンＴＰ１の辺Ｔ１ａと開口部ＯＰ２（の辺Ｐ２ａ）との間の距離（Ｘ方向の距離）よりも、小さい。
【００６５】
また、端子パターンＴＰ１の辺Ｔ１ｃとソルダレジスト層ＳＲ１の開口部ＯＰ１の辺Ｐ１ｃの位置を比べると、端子パターンＴＰ１の辺Ｔ１ｃよりも開口部ＯＰ１の辺Ｐ１ｃの方が、開口部ＯＰ２（の辺Ｐ２ａ）の近くに位置している。すなわち、開口部ＯＰ１の辺Ｐ１ｃと開口部ＯＰ２（の辺Ｐ２ａ）との間の距離（Ｘ方向の距離）は、端子パターンＴＰ１の辺Ｔ１ｃと開口部ＯＰ２（の辺Ｐ２ａ）との間の距離（Ｘ方向の距離）よりも、小さい。
【００６６】
平面視において、端子パターンＴＰ１の辺Ｔ１ｂ，Ｔ１ｃ，Ｔ１ｄは、ソルダレジスト層ＳＲ１の開口部ＯＰ１の外側を、開口部ＯＰ１の辺Ｐ１ｂ，Ｐ１ｃ，Ｐ１ｄに沿うように延在しており、端子パターンＴＰ１の辺Ｔ１ｂ，Ｔ１ｃ，Ｔ１ｄと開口部ＯＰ１の辺Ｐ１ｂ，Ｐ１ｃ，Ｐ１ｄとの間には、ソルダレジスト層ＳＲ１を構成するソルダレジスト材が存在している。平面視において、端子パターンＴＰ１の辺Ｔ１ａは、ソルダレジスト層ＳＲ１の開口部ＯＰ１の内側を、開口部ＯＰ１の辺Ｐ１ａに沿うように延在している。平面視において、端子パターンＴＰ１の辺Ｔ１ａと開口部ＯＰ１の辺Ｐ１ａとの間の領域は、ソルダレジスト層ＳＲ１を構成するソルダレジスト材と導体層ＣＬ１を構成する導電材料とが配置されずに、絶縁体層ＺＬ１が開口部ＯＰ１から露出した構造となっている。
【００６７】
ソルダレジスト層ＳＲ１の開口部ＯＰ２と端子パターンＴＰ２とは、平面視において部分的に重なっているが、ソルダレジスト層ＳＲ１の開口部ＯＰ２と端子パターンＴＰ２との位置関係は、次のようになっている。
【００６８】
端子パターンＴＰ２の辺Ｔ２ａは、ソルダレジスト層ＳＲ１の開口部ＯＰ２から露出されているが、辺Ｔ２ａ以外の端子パターンＴＰ２の外周（辺Ｔ２ｂ，Ｔ２ｃ，Ｔ２ｄ）は、ソルダレジスト層ＳＲ１の開口部ＯＰ２から露出されていない。つまり、端子パターンＴＰ２の辺Ｔ２ｂ，Ｔ２ｃ，Ｔ２ｄは、平面視において開口部ＯＰ２の外側に延在して、ソルダレジスト層ＳＲ１で覆われており、一方、端子パターンＴＰ２の辺Ｔ２ａは、開口部ＯＰ２の辺Ｐ２ｂ，Ｐ２ｄを横切り、ソルダレジスト層ＳＲ１の開口部ＯＰ２内を延在している。
【００６９】
端子パターンＴＰ２の辺Ｔ２ａとソルダレジスト層ＳＲ１の開口部ＯＰ２の辺Ｐ２ａの位置を比べると、端子パターンＴＰ２の辺Ｔ２ａよりも開口部ＯＰ２の辺Ｐ２ａの方が、開口部ＯＰ１（の辺Ｐ１ａ）の近くに位置している。すなわち、開口部ＯＰ２の辺Ｐ２ａと開口部ＯＰ１（の辺Ｐ１ａ）との間の距離（Ｘ方向の距離）は、端子パターンＴＰ２の辺Ｔ２ａと開口部ＯＰ１（の辺Ｐ１ａ）との間の距離（Ｘ方向の距離）よりも、小さい。
【００７０】
また、端子パターンＴＰ２の辺Ｔ２ｃとソルダレジスト層ＳＲ１の開口部ＯＰ２の辺Ｐ２ｃの位置を比べると、端子パターンＴＰ２の辺Ｔ２ｃよりも開口部ＯＰ２の辺Ｐ２ｃの方が、開口部ＯＰ１（の辺Ｐ１ａ）の近くに位置している。すなわち、開口部ＯＰ２の辺Ｐ２ｃと開口部ＯＰ１（の辺Ｐ１ａ）との間の距離（Ｘ方向の距離）は、端子パターンＴＰ２の辺Ｔ２ｃと開口部ＯＰ１（の辺Ｐ１ａ）との間の距離（Ｘ方向の距離）よりも、小さい。
【００７１】
平面視において、端子パターンＴＰ２の辺Ｔ２ｂ，Ｔ２ｃ，Ｔ２ｄは、ソルダレジスト層ＳＲ１の開口部ＯＰ２の外側を、開口部ＯＰ２の辺Ｐ２ｂ，Ｐ２ｃ，Ｐ２ｄに沿うように延在しており、端子パターンＴＰ２の辺Ｔ２ｂ，Ｔ２ｃ，Ｔ２ｄと開口部ＯＰ２の辺Ｐ２ｂ，Ｐ２ｃ，Ｐ２ｄとの間には、ソルダレジスト層ＳＲ１を構成するソルダレジスト材が存在している。平面視において、端子パターンＴＰ２の辺Ｔ２ａは、ソルダレジスト層ＳＲ１の開口部ＯＰ２の内側を、開口部ＯＰ２の辺Ｐ２ａに沿うように延在している。平面視において、端子パターンＴＰ２の辺Ｔ２ａと開口部ＯＰ２の辺Ｐ２ａとの間の領域は、ソルダレジスト層ＳＲ１を構成するソルダレジスト材と導体層ＣＬ１を構成する導電材料とが配置されずに、絶縁体層ＺＬ１が開口部ＯＰ２から露出した構造となっている。
【００７２】
ここで、端子パターンＴＰ１のうち、ソルダレジスト層ＳＲ１の開口部ＯＰ１から露出する部分を、端子部ＴＥ１と称することとする。また、端子パターンＴＰ２のうち、ソルダレジスト層ＳＲ１の開口部ＯＰ２から露出する部分を、端子部ＴＥ２と称することとする。また、平面視において、開口部ＯＰ１内の領域（平面領域）のうち、端子パターンＴＰ１が配置されていない領域（平面領域）を、領域ＲＧ１と称することとする。領域ＲＧ１では、導体層ＣＬ１を構成する導電材料は配置されておらず、絶縁体層ＺＬ１が開口部ＯＰ１から露出される。また、平面視において、開口部ＯＰ２内の領域（平面領域）のうち、端子パターンＴＰ２が配置されていない領域（平面領域）を、領域ＲＧ２と称することとする。領域ＲＧ２では、導体層ＣＬ１を構成する導電材料は配置されておらず、絶縁体層ＺＬ１が開口部ＯＰ２から露出される。平面視において、端子部ＴＥ１と領域ＲＧ１とを合わせたものが、開口部ＯＰ１と一致し、また、端子部ＴＥ２と領域ＲＧ２とを合わせたものが、開口部ＯＰ２と一致する。
【００７３】
端子部ＴＥ１は、端子パターンＴＰ１のうち、開口部ＯＰ１の辺Ｐ１ｂと辺Ｐ１ｃと辺Ｐ１ｄと端子パターンＴＰ１の辺Ｔ１ａとで囲まれた領域（平面領域）であり、領域ＲＧ１は、開口部ＯＰ１のうち、端子パターンＴＰ１の辺Ｔ１ａと開口部ＯＰ１の辺Ｐ１ａとの間の領域（平面領域）である。また、端子部ＴＥ１と領域ＲＧ１とはＸ方向に隣接しており、端子部ＴＥ１と領域ＲＧ１との境界は、端子パターンＴＰ１の辺Ｔ１ａである。端子部ＴＥ１と領域ＲＧ１のうち、領域ＲＧ１が開口部ＯＰ２に近い側に位置し、端子部ＴＥ１が開口部ＯＰ２から遠い側に位置している。
【００７４】
端子部ＴＥ２は、端子パターンＴＰ２のうち、開口部ＯＰ２の辺Ｐ２ｂと辺Ｐ２ｃと辺Ｐ２ｄと端子パターンＴＰ２の辺Ｔ２ａとで囲まれた領域（平面領域）であり、領域ＲＧ２は、開口部ＯＰ２のうち、端子パターンＴＰ２の辺Ｔ２ａと開口部ＯＰ２の辺Ｐ２ａとの間の領域（平面領域）である。また、端子部ＴＥ２と領域ＲＧ２とはＸ方向に隣接しており、端子部ＴＥ２と領域ＲＧ２との境界は、端子パターンＴＰ２の辺Ｔ２ａである。端子部ＴＥ２と領域ＲＧ２のうち、領域ＲＧ２が開口部ＯＰ１に近い側に位置し、端子部ＴＥ２が開口部ＯＰ１から遠い側に位置している。
【００７５】
コンデンサＣ１の電極Ｅ１は、ソルダレジスト層ＳＲ１の開口部ＯＰ１から露出する端子パターンＴＰ１（すなわち端子部ＴＥ１）と対向するように配置され、半田からなる導電性の接合材（半田接合部）ＨＤ１を介してその端子パターンＴＰ１（端子部ＴＥ１）に接合されて電気的に接続されている。すなわち、コンデンサＣ１の電極Ｅ１の下方には、端子部ＴＥ１が存在し、コンデンサＣ１の電極Ｅ１と端子部ＴＥ１とが、それらの間に介在する接合材ＨＤ１によって接合されて電気的に接続されている。また、コンデンサＣ１の電極Ｅ２は、ソルダレジスト層ＳＲ１の開口部ＯＰ２から露出する端子パターンＴＰ２（すなわち端子部ＴＥ２）と対向するように配置され、半田からなる導電性の接合材（半田接合部）ＨＤ２を介してその端子パターンＴＰ２（端子部ＴＥ２）に接合されて電気的に接続されている。すなわち、コンデンサＣ１の電極Ｅ２の下方には、端子部ＴＥ２が存在し、コンデンサＣ１の電極Ｅ２と端子部ＴＥ２とが、それらの間に介在する接合材ＨＤ２によって接合されて電気的に接続されている。これにより、コンデンサＣ１は、配線基板ＰＢ上に搭載されて固定され、配線基板ＰＢの端子パターンＴＰ１（端子部ＴＥ１）と端子パターンＴＰ２（端子部ＴＥ２）との間に直列に接続された状態となっている。接合材ＨＤ１と接合材ＨＤ２とは、互いに同じ材料（具体的には半田）からなるが、繋がっておらず、互いに分離されている。
【００７６】
導体層ＣＬ１は、更に、端子パターンＴＰ１に一体的に連結され、かつ、端子パターンＴＰ１よりも小さな幅（配線幅）を有する配線ＷＲ１を含むことができる。また、導体層ＣＬ１は、更に、端子パターンＴＰ２に一体的に連結され、かつ、端子パターンＴＰ２よりも小さな幅（配線幅）を有する配線ＷＲ２を含むことができる。
【００７７】
配線ＷＲ１は、端子パターンＴＰ１を引き出すための配線であり、配線ＷＲ２は、端子パターンＴＰ２を引き出すための配線である。配線ＷＲ１，ＷＲ２は、開口部ＯＰ１，ＯＰ２とは重ならない位置に配置する。具体的には、端子パターンＴＰ１の辺Ｔ１ａ，Ｔ１ｂ，Ｔ１ｃ，Ｔ１ｄのうち、開口部ＯＰ１から露出する辺Ｔ１ａではなく、ソルダレジスト層ＳＲ１で覆われている辺Ｔ１ｂ，Ｔ１ｃ，Ｔ１ｄのいずれかに、配線ＷＲ１が連結されている。また、端子パターンＴＰ２の辺Ｔ２ａ，Ｔ２ｂ，Ｔ２ｃ，Ｔ２ｄのうち、開口部ＯＰ２から露出する辺Ｔ２ａではなく、ソルダレジスト層ＳＲ１で覆われている辺Ｔ２ｂ，Ｔ２ｃ，Ｔ２ｄのいずれかに、配線ＷＲ２が連結されている。このため、配線ＷＲ１自身や、配線ＷＲ１と端子パターンＴＰ１との連結部は、開口部ＯＰ１から露出されない。また、配線ＷＲ２自身や、配線ＷＲ２と端子パターンＴＰ２との連結部は、開口部ＯＰ２から露出されない。
【００７８】
図１１の場合は、配線ＷＲ１は、一方の端部が端子パターンＴＰ１の辺Ｔ１ｃに連結され、また、配線ＷＲ２は、一方の端部が端子パターンＴＰ２の辺Ｔ２ｃに連結されている。配線ＷＲ１の他方の端部は、絶縁体層ＺＬ１を貫通するビア配線ＶＡ（図１２では図示されない）を介して、導体層ＣＬ２に含まれる導体パターンと電気的に接続されている。また、配線ＷＲ２の他方の端部は、絶縁体層ＺＬ１を貫通するビア配線ＶＡを介して、導体層ＣＬ２に含まれる導体パターンと電気的に接続されている。
【００７９】
端子パターンＴＰ１は、配線ＷＲ１と配線基板ＰＢの内部配線およびビア配線ＶＡを介して、配線基板ＰＢの下面ＰＢ２側のランドＬＡに電気的に接続されている。端子パターンＴＰ２は、配線ＷＲ２と配線基板ＰＢの内部配線およびビア配線ＶＡを介して、配線基板ＰＢの上面ＰＢ１側の端子パターンＳＰに電気的に接続されている。このため、コンデンサＣ１の電極Ｅ１は、接合材ＨＤ１を介して端子パターンＴＰ１に電気的に接続され、更に、配線基板ＰＢの配線ＷＲ１、内部配線、ビア配線ＶＡおよびランドＬＡを経由して、配線基板ＰＢの下面側に設けた半田ボールＳＢに電気的に接続されている。また、コンデンサＣ１の電極Ｅ２は、接合材ＨＤ２を介して端子パターンＴＰ２に電気的に接続され、更に、配線基板ＰＢの配線ＷＲ２、内部配線、ビア配線ＶＡおよび端子パターンＳＰを介して、半導体チップＣＰ２のバンプ電極ＢＰに電気的に接続され、更に、半導体チップＣＰ２のパッドＰＤおよび内部配線を介して、半導体チップＣＰ２内の回路に電気的に接続されている。
【００８０】
他の形態として、端子パターンＴＰ１の直下に、絶縁体層ＺＬ１を貫通するビア配線ＶＡを設け、そのビア配線ＶＡを介して、端子パターンＴＰ１を、導体層ＣＬ２に含まれる導体パターンと電気的に接続することもできる。その場合は、配線ＷＲ１は設けなくともよい。また、端子パターンＴＰ２の直下に、絶縁体層ＺＬ１を貫通するビア配線ＶＡを設け、そのビア配線ＶＡを介して、端子パターンＴＰ２を、導体層ＣＬ２に含まれる導体パターンと電気的に接続することもできる。その場合は、配線ＷＲ２は設けなくともよい。
【００８１】
また、導体層ＣＬ１において、平面視で端子パターンＴＰ１，ＴＰ２（および配線ＷＲ１，ＷＲ２）を囲むように、基準電位ＶＳＳが供給される導体プレーン（後述の導体プレーンＴＰ４に相当するもの）を配置させることもできる。言い換えると、導体層ＣＬ１において、基準電位ＶＳＳが供給される導体プレーンに設けられた開口部内に、端子パターンＴＰ１，ＴＰ２（および配線ＷＲ１，ＷＲ２）を配置させることもできる。
【００８２】
次に、配線基板ＰＢとコンデンサＣ２のとの接続構造について、図８および図１３〜図１６を参照して説明する。
【００８３】
配線基板ＰＢが有する複数の導体層ＣＬ１〜ＣＬ８のうちの最上層の導体層ＣＬ１は、電源電位ＶＤＤが供給される端子パターンＴＰ３と、基準電位ＶＳＳが供給される導体プレーン（ベタパターン、端子パターン、導体パターン）ＴＰ４と、を含んでいる。端子パターンＴＰ３と導体プレーンＴＰ４とは、繋がってはおらず、互いに離間している。導体プレーンＴＰ４は、端子パターンＴＰ１，ＴＰ２，ＴＰ３よりも面積が大きく、平面視において、端子パターンＴＰ３は導体プレーンＴＰ４で囲まれている。すなわち、平面視において、導体プレーンＴＰ４に設けられた開口部ＯＰ５内に、端子パターンＴＰ３が配置されている。端子パターンＴＰ３と導体プレーンＴＰ４との間には、導体層ＣＬ１を構成する他の導体パターンは配置されていない。
【００８４】
端子パターンＴＰ３の一部は、導体層ＣＬ１を覆うソルダレジスト層ＳＲ１に設けられた開口部ＯＰ３から露出されており、端子パターンＴＰ３の他部は、ソルダレジスト層ＳＲ１で覆われている。また、導体プレーンＴＰ４の一部は、導体層ＣＬ１を覆うソルダレジスト層ＳＲ１に設けられた開口部ＯＰ４から露出されており、導体プレーンＴＰ４の他部は、ソルダレジスト層ＳＲ１で覆われている。端子パターンＴＰ３は、開口部ＯＰ４からは露出されておらず、導体プレーンＴＰ４は、開口部ＯＰ３からは露出されていない。
【００８５】
平面視において、ソルダレジスト層ＳＲ１の開口部ＯＰ３と開口部ＯＰ４とは、Ｘ方向に並んでいる（隣り合っている）が、繋がってはおらず、互いに離間している。開口部ＯＰ３と開口部ＯＰ４との間には、ソルダレジスト層ＳＲ１が存在している。
【００８６】
ここで、端子パターンＴＰ３のうち、ソルダレジスト層ＳＲ１の開口部ＯＰ３から露出する部分を、端子部ＴＥ３と称することとする。また、導体プレーンＴＰ４のうち、ソルダレジスト層ＳＲ１の開口部ＯＰ４から露出する部分を、端子部ＴＥ４と称することとする。なお、導体プレーンＴＰ４も、端子パターンとみなすことができる。
【００８７】
端子パターンＴＰ３の平面形状は、四角形状（より特定的には矩形状）である。具体的には、端子パターンＴＰ３の平面形状は、Ｙ方向に延在する辺Ｔ３ａ，Ｔ３ｃとＸ方向に延在する辺Ｔ３ｂ，Ｔ３ｄとを有する矩形状であり、矩形の角に丸みを帯びさせることもできる。端子パターンＴＰ３の辺Ｔ３ａと辺Ｔ３ｃとは、互いに略平行であり、かつ、Ｘ方向において互いに反対側に位置している。端子パターンＴＰ３の辺Ｔ３ｂと辺Ｔ３ｄとは、互いに略平行であり、かつ、Ｙ方向において互いに反対側に位置している。端子パターンＴＰ３の辺Ｔ３ａ，Ｔ３ｂ，Ｔ３ｃ，Ｔ３ｄのうち、開口部ＯＰ４に最も近いのは、辺Ｔ３ａである。端子パターンＴＰ３の辺Ｔ３ａは、導体プレーンＴＰ４の辺Ｔ４ａに対向している。
【００８８】
平面視において、導体プレーンＴＰ４は、端子パターンＴＰ３を囲んでいるが、端子パターンＴＰ３の辺Ｔ３ａに対向する辺Ｔ４ａを有している。この導体プレーンＴＰ４の辺Ｔ４ａは、Ｙ方向に延在しており、かつ、Ｘ方向において端子パターンＴＰ３の辺Ｔ３ａに対向している。導体プレーンＴＰ４の辺Ｔ４ａと端子パターンＴＰ３の辺Ｔ３ａとの間には、導体層ＣＬ１を構成する他の導体パターンは配置されていない。
【００８９】
開口部ＯＰ３，ＯＰ４のそれぞれの平面形状は、四角形状（より特定的には矩形状）である。
【００９０】
具体的には、開口部ＯＰ３の平面形状は、Ｙ方向に延在する辺Ｐ３ａ，Ｐ３ｃとＸ方向に延在する辺Ｐ３ｂ，Ｐ３ｄとを有する矩形状であり、矩形の角に丸みを帯びさせることもできる。開口部ＯＰ３の辺Ｐ３ａと辺Ｐ３ｃとは、互いに略平行であり、かつ、Ｘ方向において互いに反対側に位置している。開口部ＯＰ３の辺Ｐ３ｂと辺Ｐ３ｄとは、互いに略平行であり、かつ、Ｙ方向において互いに反対側に位置している。
【００９１】
また、開口部ＯＰ４の平面形状は、Ｙ方向に延在する辺Ｐ４ａ，Ｐ４ｃとＸ方向に延在する辺Ｐ４ｂ，Ｐ４ｄとを有する矩形状であり、矩形の角に丸みを帯びさせることもできる。開口部ＯＰ４の辺Ｐ４ａと辺Ｐ４ｃとは、互いに略平行であり、かつ、Ｘ方向において互いに反対側に位置している。開口部ＯＰ４の辺Ｐ４ｂと辺Ｐ４ｄとは、互いに略平行であり、かつ、Ｙ方向において互いに反対側に位置している。
【００９２】
開口部ＯＰ３の辺Ｐ３ａ，Ｐ３ｂ，Ｐ３ｃ，Ｐ３ｄのうち、開口部ＯＰ４に最も近いのは、辺Ｐ３ａであり、また、開口部ＯＰ４の辺Ｐ４ａ，Ｐ４ｂ，Ｐ４ｃ，Ｐ４ｄのうち、開口部ＯＰ３に最も近いのは、辺Ｐ４ａである。開口部ＯＰ３の辺Ｐ３ａと開口部ＯＰ４の辺Ｐ４ａとは、Ｘ方向に隣り合っており、従って、Ｘ方向において互いに対向している。開口部ＯＰ３の辺Ｐ３ａと開口部ＯＰ４の辺Ｐ４ａとの間には、ソルダレジスト層ＳＲ１が存在している。
【００９３】
ソルダレジスト層ＳＲ１の開口部ＯＰ３と端子パターンＴＰ３とは、平面視において部分的に重なっており、ソルダレジスト層ＳＲ１の開口部ＯＰ３と端子パターンＴＰ３との位置関係は、上述したソルダレジスト層ＳＲ１の開口部ＯＰ１と端子パターンＴＰ１との位置関係と基本的には同じである。
【００９４】
すなわち、端子パターンＴＰ３の辺Ｔ３ａは、ソルダレジスト層ＳＲ１の開口部ＯＰ３から露出されているが、辺Ｔ３ａ以外の端子パターンＴＰ３の外周（辺Ｔ３ｂ，Ｔ３ｃ，Ｔ３ｄ）は、ソルダレジスト層ＳＲ１の開口部ＯＰ３から露出されていない。つまり、端子パターンＴＰ３の辺Ｔ３ｂ，Ｔ３ｃ，Ｔ３ｄは、平面視において開口部ＯＰ３の外側に延在して、ソルダレジスト層ＳＲ１で覆われており、一方、端子パターンＴＰ３の辺Ｔ３ａは、開口部ＯＰ３の辺Ｐ３ｂ，Ｐ３ｄを横切り、ソルダレジスト層ＳＲ１の開口部ＯＰ３内を延在している。
【００９５】
端子パターンＴＰ３の辺Ｔ３ａとソルダレジスト層ＳＲ１の開口部ＯＰ３の辺Ｐ３ａの位置を比べると、端子パターンＴＰ３の辺Ｔ３ａよりも開口部ＯＰ３の辺Ｐ３ａの方が、開口部ＯＰ４の近くに位置している。すなわち、開口部ＯＰ３の辺Ｐ３ａと開口部ＯＰ４（の辺Ｐ４ａ）との間の距離（Ｘ方向の距離）は、端子パターンＴＰ３の辺Ｔ３ａと開口部ＯＰ４（の辺Ｐ４ａ）との間の距離（Ｘ方向の距離）よりも、小さい。
【００９６】
平面視において、端子パターンＴＰ３の辺Ｔ３ｂ，Ｔ３ｃ，Ｔ３ｄは、ソルダレジスト層ＳＲ１の開口部ＯＰ３の外側を、開口部ＯＰ３の辺Ｐ３ｂ，Ｐ３ｃ，Ｐ３ｄに沿うように延在しており、端子パターンＴＰ３の辺Ｔ３ｂ，Ｔ３ｃ，Ｔ３ｄと開口部ＯＰ３の辺Ｐ３ｂ，Ｐ３ｃ，Ｐ３ｄとの間には、ソルダレジスト層ＳＲ１を構成するソルダレジスト材が存在している。平面視において、端子パターンＴＰ３の辺Ｔ３ａは、ソルダレジスト層ＳＲ１の開口部ＯＰ３の内側を、開口部ＯＰ３の辺Ｐ３ａに沿うように延在しており、端子パターンＴＰ３の辺Ｔ３ａと開口部ＯＰ３の辺Ｐ３ａとの間の領域は、端子パターンＴＰ３（導体層ＣＬ１を構成する導電材料）が配置されていない領域（以下領域ＲＧ３と称する）となっている。この領域ＲＧ３は、絶縁体層ＺＬ１が開口部ＯＰ３から露出した構造となっている。平面視において、端子部ＴＥ３と領域ＲＧ３とを合わせたものが、開口部ＯＰ３と一致する。
【００９７】
また、導体プレーンＴＰ４の辺Ｔ４ａは、ソルダレジスト層ＳＲ１の開口部ＯＰ４から露出されているが、辺Ｔ４ａ以外の導体プレーンＴＰ４の外周は、ソルダレジスト層ＳＲ１の開口部ＯＰ４から露出されていない。つまり、辺Ｔ４ａ以外の導体プレーンＴＰ４の外周は、平面視において開口部ＯＰ４の外側に延在して、ソルダレジスト層ＳＲ１で覆われており、一方、導体プレーンＴＰ４の辺Ｔ４ａは、開口部ＯＰ４の辺Ｐ４ｂ，Ｐ４ｄを横切り、ソルダレジスト層ＳＲ１の開口部ＯＰ４内を延在している。
【００９８】
導体プレーンＴＰ４の辺Ｔ４ａとソルダレジスト層ＳＲ１の開口部ＯＰ４の辺Ｐ４ａの位置を比べると、導体プレーンＴＰ４の辺Ｔ４ａよりも開口部ＯＰ４の辺Ｐ４ａの方が、開口部ＯＰ３の近くに位置している。すなわち、開口部ＯＰ４の辺Ｐ４ａと開口部ＯＰ３（の辺Ｐ３ａ）との間の距離（Ｘ方向の距離）は、導体プレーンＴＰ４の辺Ｔ４ａと開口部ＯＰ３（の辺Ｐ３ａ）との間の距離（Ｘ方向の距離）よりも、小さい。
【００９９】
平面視において、導体プレーンＴＰ４の辺Ｔ４ａは、ソルダレジスト層ＳＲ１の開口部ＯＰ４の内側を、開口部ＯＰ４の辺Ｐ４ａに沿うように延在しており、導体プレーンＴＰ４の辺Ｔ４ａと開口部ＯＰ４の辺Ｐ４ａとの間の領域は、導体プレーンＴＰ４（導体層ＣＬ１を構成する導電材料）が配置されていない領域（以下領域ＲＧ４と称する）となっている。この領域ＲＧ４は、絶縁体層ＺＬ１が開口部ＯＰ４から露出した構造となっている。平面視において、端子部ＴＥ４と領域ＲＧ４とを合わせたものが、開口部ＯＰ４と一致する。
【０１００】
コンデンサＣ２の電極Ｅ１は、ソルダレジスト層ＳＲ１の開口部ＯＰ３から露出する端子パターンＴＰ３（すなわち端子部ＴＥ３）と対向するように配置され、半田からなる導電性の接合材（半田接合部）ＨＤ３を介してその端子パターンＴＰ３（端子部ＴＥ３）に接合されて電気的に接続されている。すなわち、コンデンサＣ２の電極Ｅ１の下方には、端子部ＴＥ３が存在し、コンデンサＣ２の電極Ｅ１と端子部ＴＥ３とが、それらの間に介在する接合材ＨＤ３によって接合されて電気的に接続されている。また、コンデンサＣ２の電極Ｅ２は、ソルダレジスト層ＳＲ１の開口部ＯＰ４から露出する導体プレーンＴＰ４（すなわち端子部ＴＥ４）と対向するように配置され、半田からなる導電性の接合材（半田接合部）ＨＤ４を介してその導体プレーンＴＰ４（端子部ＴＥ４）に接合されて電気的に接続されている。すなわち、コンデンサＣ２の電極Ｅ２の下方には、端子部ＴＥ４が存在し、コンデンサＣ２の電極Ｅ２と端子部ＴＥ４とが、それらの間に介在する接合材ＨＤ４によって接合されて電気的に接続されている。これにより、コンデンサＣ２は、配線基板ＰＢ上に搭載されて固定され、配線基板ＰＢの端子パターンＴＰ３（端子部ＴＥ３）と導体プレーンＴＰ４（端子部ＴＥ４）との間に直列に接続された状態となっている。接合材ＨＤ３と接合材ＨＤ４とは、互いに同じ材料（具体的には半田）からなるが、繋がっておらず、互いに分離されている。
【０１０１】
端子パターンＴＰ３の直下には、絶縁体層ＺＬ１を貫通するビア配線ＶＡが設けられており、そのビア配線ＶＡを介して、端子パターンＴＰ３を、導体層ＣＬ２に含まれる導体パターン（電源電位ＶＤＤが供給される導体パターン）と電気的に接続することができる。
【０１０２】
また、導体プレーンＴＰ４の直下には、絶縁体層ＺＬ１を貫通するビア配線ＶＡが設けられており、そのビア配線ＶＡを介して、導体プレーンＴＰ４を、導体層ＣＬ２に含まれる導体パターン（基準電位ＶＳＳが供給される導体パターン）と電気的に接続することができる。
【０１０３】
端子パターンＴＰ３は、配線基板ＰＢの内部配線およびビア配線ＶＡを介して、配線基板ＰＢの下面ＰＢ２側の複数のランドＬＡのうちの電源電位供給用のランドＬＡに電気的に接続されている。この電源電位供給用のランドＬＡに接続された半田ボールＳＢから、半導体装置ＳＤ２内に電源電位ＶＤＤが供給される。また、端子パターンＴＰ３は、配線基板ＰＢの内部配線、ビア配線ＶＡおよび端子パターンＳＰを介して、半導体チップＣＰ２の複数のバンプ電極ＢＰのうちの電源電位供給用のバンプ電極ＢＰに電気的に接続されている。この電源電位供給用のバンプ電極ＢＰから、半導体チップＣＰ２内に電源電位ＶＤＤが供給される。
【０１０４】
導体プレーンＴＰ４は、配線基板ＰＢの内部配線およびビア配線ＶＡを介して、配線基板ＰＢの下面ＰＢ２側の複数のランドＬＡのうちの基準電位供給用のランドＬＡに電気的に接続されている。この基準電位供給用のランドＬＡに接続された半田ボールＳＢから、半導体装置ＳＤ２内に基準電位ＶＳＳが供給される。また、導体プレーンＴＰ４は、半導体チップＣＰ２の複数のバンプ電極ＢＰのうちの基準電位供給用のバンプ電極ＢＰに電気的に接続されている。この基準電位供給用のバンプ電極ＢＰから、半導体チップＣＰ２内に基準電位ＶＳＳが供給される。
【０１０５】
＜半導体装置の製造工程＞
次に、本実施の形態の半導体装置ＳＤ２の製造工程について説明する。図１７は、本実施の形態の半導体装置ＳＤ２の製造工程を示すプロセスフロー図である。図１８、図２２および図２３は、本実施の形態の半導体装置ＳＤ２の製造工程中の平面図である。図１９〜図２１は、図１７のステップＳ２のコンデンサ搭載工程の説明図であり、上記図１２に相当する断面が示されている。
【０１０６】
なお、以下の製造工程の説明においては、予め製品サイズに形成された配線基板ＰＢを準備し、それを用いて半導体装置ＳＤ２を製造する場合について説明する。しかしながら、他の形態として、複数の製品形成領域を備えた、所謂、多数個取り配線基板を準備して、複数の製品形成領域のそれぞれについて組立を行った後、製品形成領域毎に分割して複数の半導体装置を取得する、多数個取り方式を適用することもできる。
【０１０７】
まず、上記図７に示される配線基板ＰＢを準備する（図１７のステップＳ１）。
【０１０８】
上記図７に示されるように、配線基板ＰＢの上面ＰＢ１において、半導体チップＣＰ２が搭載される予定の領域（以下、チップ搭載予定領域と称する）には、上述した複数の端子パターンＳＰがアレイ状に配列している。また、配線基板ＰＢの上面ＰＢ１において、コンデンサＣ１が搭載される予定の各領域には、端子部ＴＥ１，ＴＥ２が配置され、コンデンサＣ２が搭載される予定の各領域には、端子部ＴＥ３，ＴＥ４が配置されている。図７に示される配線基板ＰＢの構造については、図３〜図１６を参照して既に説明したので、ここでは重複する説明は省略する。
【０１０９】
次に、図１８に示されるように、配線基板ＰＢの上面ＰＢ１側に複数のコンデンサＣ１，Ｃ２を搭載する（図１７のステップＳ２）。このステップＳ２では、複数のコンデンサＣ１，Ｃ２を準備してから、配線基板ＰＢ上にそれぞれ搭載するが、コンデンサ準備工程は、ステップＳ１の配線基板ＰＢ準備工程の前でも、後でも、同時でもよい。ステップＳ２では、上記図１２および図１６に示されるように、各コンデンサ（Ｃ１，Ｃ２）の電極Ｅ１，Ｅ２を配線基板ＰＢの端子部（ＴＥ１，ＴＥ２，ＴＥ３，ＴＥ４）に半田接続する。
【０１１０】
ステップＳ２のコンデンサ搭載工程について、図１９〜図２１を参照して具体的に説明する。なお、図１９〜図２１には、コンデンサＣ１を搭載する領域の断面（上記図１２に相当する断面）が示されているが、コンデンサＣ２を搭載する領域の断面については、図１９〜図２１とともに上記図１６も参照すれば理解しやすい。
【０１１１】
ステップＳ２においては、まず、コンデンサＣ１，Ｃ２を搭載する前に、配線基板ＰＢの各端子部ＴＥ１，ＴＥ２，ＴＥ３，ＴＥ４の表面に、半田成分を含む半田材料である半田ペーストＰＡを、印刷法などを用いて配置（塗布、供給）する（図１９参照）。
【０１１２】
それから、コンデンサＣ１の電極Ｅ１が半田ペーストＰＡを介して端子部ＴＥ１と対向し、かつ、コンデンサＣ１の電極Ｅ２が半田ペーストＰＡを介して端子部ＴＥ２と対向するように、配線基板ＰＢ上にコンデンサＣ１を配置する（図２０参照）。また、コンデンサＣ２の電極Ｅ１が半田ペーストＰＡを介して端子部ＴＥ３と対向し、かつ、コンデンサＣ２の電極Ｅ２が半田ペーストＰＡを介して端子部ＴＥ４と対向するように、配線基板ＰＢ上にコンデンサＣ２を配置する。この際、搭載用の治具からコンデンサＣ１，Ｃ２に印加される荷重や、コンデンサＣ１，Ｃ２の自重による荷重により、端子部ＴＥ１，ＴＥ２，ＴＥ３，ＴＥ４上の半田ペーストＰＡは、コンデンサＣ１，Ｃ２の下面によって押し広げられる。
【０１１３】
その後、半田ペーストＰＡに含まれる半田成分の融点以上の温度に加熱する処理（半田リフロー処理）を施すことで、半田ペーストＰＡが溶融してから固化する。溶融後に固化した半田材料（半田ペーストＰＡ）からなる接合材ＨＤによって、コンデンサＣ１の電極Ｅ１，Ｅ２が端子部ＴＥ１，ＴＥ２にそれぞれ接合されて電気的に接続される（図２１参照）。また、溶融後に固化した半田材料（半田ペーストＰＡ）からなる接合材ＨＤによって、コンデンサＣ２の電極Ｅ１，Ｅ２が端子部ＴＥ３，ＴＥ４にそれぞれ接合されて電気的に接続される。上記接合材ＨＤ１，ＨＤ２，ＨＤ３，ＨＤ４は、この接合材ＨＤからなる。このため、接合材ＨＤ１，ＨＤ２，ＨＤ３，ＨＤ４は、互いに同じ材料からなる。
【０１１４】
次に、図２２に示されるように、配線基板ＰＢの上面ＰＢ１側に半導体チップＣＰ２を搭載する（図１７のステップＳ３）。このステップＳ３では、半導体チップＣＰ２を準備してから、配線基板ＰＢの上面ＰＢ１のチップ搭載予定領域に搭載するが、半導体チップＣＰ２の準備工程は、ステップＳ１の配線基板ＰＢ準備工程の前でも、後でも、同時でもよく、また、コンデンサ準備工程の前でも、後でも、同時でもよい。
【０１１５】
図２２および上記図６に示される例では、半導体チップＣＰ２の表面と配線基板ＰＢの上面ＰＢ１とが対向した向きで、半導体チップＣＰ２を配線基板ＰＢの上面ＰＢ１に搭載する。すなわち、所謂フェイスダウン実装方式（またはフリップチップ接続方式とも呼ぶ）を適用している。半導体チップＣＰ２の複数のパッドＰＤは、配線基板ＰＢの複数の端子パターンＳＰに、複数のバンプ電極ＢＰを介してそれぞれ電気的に接続される。バンプ電極ＢＰとしては、半田バンプを用いることができるが、これに限定されず、例えば、銅などの金属材料を柱状に成形したピラーバンプを用いてもよい。
【０１１６】
また、ステップＳ３では、半導体チップＣＰ２と配線基板ＰＢとの間に、アンダーフィル樹脂ＵＦが充填（配置）される（上記図６参照）。例えば、配線基板ＰＢ上に半導体チップＣＰ２を搭載した後に、半導体チップＣＰ２と配線基板ＰＢとの間の隙間に樹脂材料を注入してから、その樹脂材料を硬化させることにより、アンダーフィル樹脂ＵＦを形成することができる。他の形態として、アンダーフィル樹脂ＵＦ形成用の材料を配線基板ＰＢのチップ搭載予定領域上に配置しておき、その後、半導体チップＣＰ２を配線基板ＰＢ上に搭載してから、その材料を硬化させることにより、アンダーフィル樹脂ＵＦを形成することもできる。
【０１１７】
次に、図２３および上記図６に示されるように、放熱部材ＨＳを搭載する（図１７のステップＳ４）。放熱部材ＨＳは、半導体チップＣＰ２上に搭載され、半導体チップＣＰ２は放熱部材ＨＳで覆われる。図２３および上記図６の場合は、半導体チップＣＰ２だけでなく、電源回路用の複数のコンデンサＣ２も、放熱部材ＨＳで覆われる。一方、ＤＣカット用の複数のコンデンサＣ１は、放熱部材ＨＳで覆われず、この放熱部材ＨＳから露出する。
【０１１８】
放熱部材ＨＳを搭載する方法には種々の方法がある。例えば、放熱部材ＨＳの周縁部には支持枠ＳＦＲが取り付けられ、放熱部材ＨＳは支持枠ＳＦＲを介して配線基板ＰＢに接着されて固定される。この際、半導体チップＣＰ２の裏面には、接着材（放熱樹脂）ＳＺが塗布され、放熱部材ＨＳは接着材ＳＺを介して半導体チップＣＰ２に接着されて固定される。
【０１１９】
次に、上記図４および上記図６に示されるように、ボールマウント工程を行って、配線基板ＰＢの下面ＰＢ２側に、複数の半田ボールＳＢを取り付ける（図１７のステップＳ５）。ステップＳ５では、ソルダレジスト層ＳＲ２から露出するランドＬＡ上に半田ボールＳＢを配置してから、半田リフロー処理を施すことにより、半田ボールＳＢがランドＬＡに接合されて固定される。
【０１２０】
次に、電気的試験を行う（図１７のステップＳ６）。このステップＳ６の電気的試験工程では、半導体装置ＳＤ２に形成された回路の電気的な試験を行う。この電気的試験には、検査用の直流電流を流して検査を行う、ＤＣテストが含まれる。ＤＣテストには、例えば、回路の電気的な接続状態を確認する導通テストなどが含まれる。
【０１２１】
コンデンサＣ１が挿入された高速伝送経路のＤＣテストを行う際には、コンデンサＣ１の電極Ｅ１と電極Ｅ２とをテスト用治具などで短絡させた状態で、直流の検査信号を入力する必要がある。コンデンサＣ１の電極Ｅ１と電極Ｅ２とを短絡させれば、高速伝送経路中にＤＣカット用のコンデンサＣ１が直列接続で挿入されていても、コンデンサＣ１の電極Ｅ１，Ｅ２の一方に入力された直流の検査信号は、そのコンデンサＣ１の電極Ｅ１，Ｅ２の他方から出力されるため、回路全体のＤＣテストを行うことができる。このため、ＤＣカット用のコンデンサＣ１は、放熱部材ＨＳで覆われない位置に配置されることが好ましい。そうすれば、コンデンサＣ１の電極Ｅ１と電極Ｅ２とを短絡させるためのテスト用治具などをコンデンサＣ１の電極Ｅ１，Ｅ２に接触させやすくなる。
【０１２２】
一方、電気的試験の際に、電源回路用のコンデンサＣ２の電極Ｅ１，Ｅ２は、短絡させる必要はない。また、電源回路用のコンデンサＣ２は、電力を消費する回路の近くに配置することが好ましく、従って、半導体チップＣＰ２の近くに配置することが好ましい。このため、電源回路用のコンデンサＣ２は、放熱部材ＨＳで覆われる位置に配置することが好ましい。これにより、平面視において、半導体チップＣＰ２の近くに複数のコンデンサＣ２が配置され、それら複数のコンデンサＣ２よりも遠くに複数のコンデンサＣ１が配置されることとなり、半導体チップＣＰ２とコンデンサＣ２との間の距離は、半導体チップＣＰ２とコンデンサＣ１との間の距離よりも小さくなる。
【０１２３】
＜半導体装置の実装工程＞
次に、上記図１を参照して、マザーボードである配線基板ＭＢ上に半導体装置ＳＤ１，ＳＤ２を搭載する工程について説明する。
【０１２４】
上記図１に示されるように、配線基板ＭＢの上面には、半導体装置ＳＤ１を接続するための複数の端子ＴＭ１と、半導体装置ＳＤ２を接続するための複数の端子ＴＭ２とが、設けられている。半導体装置ＳＤ１の複数の半田ボールＳＢを、配線基板ＭＢの複数の端子ＴＭ１にそれぞれ接合することで、半導体装置ＳＤ１と配線基板ＭＢとを電気的に接続する。また、半導体装置ＳＤ２の複数の半田ボールＳＢを、配線基板ＭＢの複数の端子ＴＭ２にそれぞれ接合することで、半導体装置ＳＤ２と配線基板ＭＢとを電気的に接続する。半導体装置ＳＤ１および半導体装置ＳＤ２を配線基板ＭＢと電気的に接続することで、配線基板ＭＢの伝送経路を介して、半導体装置ＳＤ１と半導体装置ＳＤ２とを電気的に接続することができる。
【０１２５】
＜検討の経緯＞
本発明者は、配線基板上に半導体チップとチップコンデンサとを搭載した半導体装置について検討している。図２４は、本発明者が検討した第１検討例の半導体装置の部分拡大平面図であり、上記図９に相当するものである。図２５は、第１検討例の半導体装置に用いられる配線基板ＰＢ１００の上面図であり、上記図１０に相当するものである。図２６は、図２５に示す配線基板ＰＢ１００において、ソルダレジスト層ＳＲ１を透視した平面透視図であり、上記図１１に相当するものである。図２７は、図２４のＢ３−Ｂ３線の位置での断面図であり、上記図１２に相当するものである。図２８〜図３０は、第１検討例の半導体装置を製造する際のコンデンサ搭載工程の説明図であり、図２７に相当する断面が示されている。
【０１２６】
第１検討例の半導体装置は、配線基板とチップコンデンサとの接続構造が、本実施の形態の半導体装置ＳＤ２と相違している。以下、具体的に説明する。
【０１２７】
第１検討例の半導体装置においては、上記配線基板ＰＢに相当する配線基板ＰＢ１００上に上記コンデンサＣ１に相当するコンデンサＣ１００が搭載される。図２４〜図２７に示されるように、配線基板ＰＢ１００が有する複数の導体層のうちの最上層の導体層ＣＬ１は、コンデンサＣ１００の電極Ｅ１，Ｅ２を半田からなる接合材ＨＤ１００により接続する端子パターンＴＰ１０１，ＴＰ１０２を含んでいる。端子パターンＴＰ１０１の一部は、ソルダレジスト層ＳＲ１に設けられた開口部ＯＰ１０１から露出されている。また、端子パターンＴＰ１０２の一部は、導体層ＣＬ１を覆うソルダレジスト層ＳＲ１に設けられた開口部ＯＰ１０２から露出されている。
【０１２８】
第１検討例の場合は、ソルダレジスト層ＳＲ１の開口部ＯＰ１０１は、平面視において端子パターンＴＰ１０１に内包され、また、ソルダレジスト層ＳＲ１の開口部ＯＰ１０２は、平面視において端子パターンＴＰ１０２に内包されている。このため、端子パターンＴＰ１０１の外周（辺Ｔ１０１ａ，Ｔ１０１ｂ，Ｔ１０１ｃ，Ｔ１０１ｄ）と、端子パターンＴＰ１０２の外周（辺Ｔ１０２ａ，Ｔ１０２ｂ，Ｔ１０２ｃ，Ｔ１０２ｄ）とは、ソルダレジスト層ＳＲ１で覆われている。すなわち、第１検討例の場合は、コンデンサＣ１００接続用の端子パターンＴＰ１０１，ＴＰ１０２として、ＳＭＤ（Solder Mask Defined）パッド構造を採用している。
【０１２９】
第１検討例の半導体装置を製造する際のコンデンサ搭載工程について、図２８〜図３０を参照して説明する。
【０１３０】
まず、コンデンサＣ１００を搭載する前に、配線基板ＰＢ１００において、ソルダレジスト層ＳＲ１の開口部ＯＰ１０１，ＯＰ１０２から露出する端子パターンＴＰ１０１，ＴＰ１０２の表面に、半田ペーストＰＡ１００を、印刷法などを用いて配置（塗布）する（図２８参照）。
【０１３１】
それから、コンデンサＣ１００の電極Ｅ１が半田ペーストＰＡ１００を介して端子パターンＴＰ１０１と対向し、かつ、コンデンサＣ１００の電極Ｅ２が半田ペーストＰＡ１００を介して端子パターンＴＰ１０１と対向するように、配線基板ＰＢ１００上にコンデンサＣ１００を配置する（図２９参照）。この際、搭載用の治具からコンデンサＣ１００に印加される荷重や、コンデンサＣ１００の自重による荷重により、端子パターンＴＰ１０１，ＴＰ１０２上の半田ペーストＰＡ１００は、コンデンサＣ１００の下面によって押し広げられる。コンデンサＣ１００によって押し広げられた半田ペーストＰＡ１００は、開口部ＯＰ１０１，ＯＰ１０２からはみ出してしまい、コンデンサＣ１００（の本体部ＢＤ）とソルダレジスト層ＳＲ１との間の隙間に侵入してしまう虞がある。すなわち、開口部ＯＰ１０１と開口部ＯＰ１０２との間に介在するソルダレジスト層ＳＲ１の上面と、コンデンサＣ１００の本体部ＢＤの下面との間の隙間に、半田ペーストＰＡ１００が侵入して挟み込まれた状態になる虞がある。
【０１３２】
その後、半田リフロー処理を行うと、半田ペーストＰＡ１００が溶融してから固化する。これにより、固化した半田（半田ペーストＰＡ）からなる接合材ＨＤ１００によって、コンデンサＣ１００の電極Ｅ１，Ｅ２が端子パターンＴＰ１０１，ＴＰ１０２にそれぞれ接合されて電気的に接続される（図３０参照）。
【０１３３】
しかしながら、コンデンサＣ１００の本体部ＢＤとソルダレジスト層ＳＲ１との間の隙間に半田ペーストＰＡ１００が侵入した状態で半田リフロー処理を行うと、半田リフロー処理の後にも、コンデンサＣ１００の本体部ＢＤとソルダレジスト層ＳＲ１との間の隙間に、固化した半田（半田ボール）ＨＢが残存する虞がある。
【０１３４】
すなわち、コンデンサＣ１００とソルダレジスト層ＳＲ１との間の隙間以外において、開口部ＯＰ１０１．ＯＰ１０２からはみ出した半田ペーストＰＡは、半田リフロー処理で溶融状態になったときに表面張力によって開口部ＯＰ１０１，ＯＰ１０２内に戻りやすいため、ソルダレジスト層ＳＲ１上に異物としての残存する半田の生成には、ほとんど寄与しないで済む。しかしながら、コンデンサＣ１００とソルダレジスト層ＳＲ１との間の隙間に侵入した半田ペーストＰＡは、半田リフロー処理で溶融状態になっても開口部ＯＰ１０１，ＯＰ１０２内に戻りにくいため、半田リフロー処理後に固化した後にも、コンデンサＣ１００とソルダレジスト層ＳＲ１との間の隙間に、上記半田ＨＢとして残存しやすい。
【０１３５】
コンデンサＣ１００の本体部ＢＤとソルダレジスト層ＳＲ１との間の隙間に存在する半田ＨＢは、開口部ＯＰ１０１，ＯＰ１０２から離れているため、従って、コンデンサＣ１００の電極Ｅ１，Ｅ２と端子パターンＴＰ１０１，ＴＰ１０２とをそれぞれ接続する半田（接合材ＨＤ１００）から離れているため、安定して保持されにくく、移動する虞がある。移動した半田ＨＢは、導電性を有する異物として作用してしまうため、半導体装置の信頼性の低下を招いてしまう。また、コンデンサＣ１００の本体部ＢＤとソルダレジスト層ＳＲ１との間の隙間に存在する異物としての半田ＨＢは、コンデンサＣ１００の電極Ｅ１，Ｅ２間の短絡の原因になる懸念もある。このため、コンデンサを搭載した半導体装置の信頼性を向上させるためには、コンデンサ搭載工程において、コンデンサＣ１００の本体部ＢＤとソルダレジスト層ＳＲ１との間の隙間には、上記半田ＨＢができるだけ形成されないようにすることが望ましい。
【０１３６】
そこで、コンデンサ搭載前に各端子パターンＴＰ１０１，ＴＰ１０２の表面に供給する半田ペーストＰＡ１００の量を少なくすることが考えられる。そうすれば、コンデンサ搭載時にコンデンサＣ１００とソルダレジスト層ＳＲ１との間の隙間に半田ペーストＰＡ１００が侵入しにくくなるため、上記図２８〜図２９を参照して説明した課題は、発生しにくくなる。
【０１３７】
しかしながら、コンデンサ搭載前に各端子パターンＴＰ１０１，ＴＰ１０２の表面に供給する半田ペーストＰＡ１００の量を少なくしてしまうと、半田リフロー処理理後にコンデンサＣ１００の電極Ｅ１，Ｅ２と端子パターンＴＰ１０１，ＴＰ１０２とをそれぞれ接続する接合材ＨＤ１００の量が少なくなる。この場合、コンデンサＣ１００の電極Ｅ１，Ｅ２と端子パターンＴＰ１０１，ＴＰ１０２との接続の信頼性が低下する虞がある。
【０１３８】
このため、コンデンサ搭載前にコンデンサ接続用の端子上に供給する半田材（半田ペースト）の量をある程度確保しても、コンデンサ搭載時にコンデンサＣ１００の本体部ＢＤとソルダレジスト層ＳＲ１との間の隙間に半田材（半田ペースト）が侵入しにくくなるようにすることが望まれる。
【０１３９】
＜主要な特徴と効果について＞
本実施の形態の半導体装置ＳＤ２は、配線基板ＰＢと、配線基板ＰＢ上に搭載された半導体チップＣＰ２およびコンデンサＣ１（第１チップコンデンサ）と、を有している。コンデンサＣ１は、電極Ｅ１（第１電極）と、電極Ｅ１とは反対側に位置する電極Ｅ２（第２電極）と、を有している。配線基板ＰＢは、端子パターンＴＰ１（第１端子パターン）および端子パターンＴＰ２（第２端子パターン）含む導体層ＣＬ１（第１導体層）と、導体層ＣＬ１を覆うように形成された絶縁層としてのソルダレジスト層ＳＲ１と、を有している。配線基板ＰＢのソルダレジスト層ＳＲ１は、端子パターンＴＰ１の一部を露出する開口部ＯＰ１（第１開口部）と、端子パターンＴＰ２の一部を露出する開口部ＯＰ２（第２開口部）と、を有している。コンデンサＣ１の電極Ｅ１は、開口部ＯＰ１から露出する端子パターンＴＰ１に、半田からなる接合材ＨＤ１（第１半田接合部）を介して電気的に接続されている。コンデンサＣ１の電極Ｅ２は、開口部ＯＰ２から露出する端子パターンＴＰ２に、半田からなる接合材ＨＤ２（第２半田接合部）を介して電気的に接続されている。このため、端子パターンＴＰ１，ＴＰ２は、コンデンサＣ１接続用の端子パターンであり、開口部ＯＰ１は、端子パターンＴＰ１を露出させるための開口部（ソルダレジスト開口部）であり、開口部ＯＰ２は、端子パターンＴＰ２を露出させるための開口部（ソルダレジスト開口部）である。
【０１４０】
本実施の形態の主要な特徴のうちの一つは、配線基板ＰＢにおける、コンデンサＣ１接続用の端子パターン（ＴＰ１，ＴＰ２）とそれを露出するためのソルダレジスト開口部（ＯＰ１，ＯＰ２）とを工夫したことである。
【０１４１】
すなわち、本実施の形態では、平面視において、開口部ＯＰ１と開口部ＯＰ２とは互いに離間し、かつ、開口部ＯＰ１と開口部ＯＰ２との間には、ソルダレジスト層ＳＲ１が存在しており、かつ、開口部ＯＰ１から端子パターンＴＰ２は露出されておらず、かつ、開口部ＯＰ２から端子パターンＴＰ１は露出されていない。端子パターンＴＰ１は、平面視において、端子パターンＴＰ２と対向する辺Ｔ１ａ（第１辺）を有し、端子パターンＴＰ２は、平面視において、端子パターンＴＰ１の辺Ｔ１ａと対向する辺Ｔ２ａ（第２辺）を有しており、端子パターンＴＰ１の辺Ｔ１ａは、開口部ＯＰ１から露出され、かつ、端子パターンＴＰ２の辺Ｔ２ａは、開口部ＯＰ２から露出されている。そして、辺Ｔ１ａ以外の端子パターンＴＰ１の外周は、開口部ＯＰ１から露出されておらず、かつ、辺Ｔ２ａ以外の端子パターンＴＰ２の外周は、開口部ＯＰ２から露出されていない。
【０１４２】
これにより、上記図２４〜図３０の第１検討例を参照して説明した課題を改善または解決でき、半導体装置の信頼性を向上させることができる。以下、具体的に説明する。
【０１４３】
本実施の形態の半導体装置ＳＤ２においては、端子パターンＴＰ１の辺Ｔ１ａは、ソルダレジスト層ＳＲ１の開口部ＯＰ１から露出され、かつ、辺Ｔ１ａ以外の端子パターンＴＰ１の外周は、ソルダレジスト層ＳＲ１の開口部ＯＰ１から露出されていない。これにより、平面視において、端子パターンＴＰ１の辺Ｔ１ａとそれに対向する開口部ＯＰ１の内壁との間の領域は、端子パターンＴＰ１（導体層ＣＬ１を構成する導電材料）が配置されていない領域ＲＧ１となる。より特定的には、開口部ＯＰ１は、平面視において開口部ＯＰ２と対向する辺Ｐ１ａ（第３辺）を有しており、端子パターンＴＰ１の辺Ｔ１ａと開口部ＯＰ１の辺Ｐ１ａとの間の領域は、端子パターンＴＰ１（導体層ＣＬ１を構成する導電材料）が配置されていない領域ＲＧ１となる。開口部ＯＰ１内の領域ＲＧ１は、配線基板ＰＢ上にコンデンサＣ１を配置した際や、その後の半田リフロー時に、半田材料を蓄える（溜める）領域として機能することができる。
【０１４４】
本実施の形態の半導体装置ＳＤ２においては、端子パターンＴＰ２の辺Ｔ２ａは、ソルダレジスト層ＳＲ１の開口部ＯＰ２から露出され、かつ、辺Ｔ２ａ以外の端子パターンＴＰ２の外周は、ソルダレジスト層ＳＲ１の開口部ＯＰ２から露出されていない。これにより、平面視において、端子パターンＴＰ２の辺Ｔ２ａとそれに対向する開口部ＯＰ２の内壁との間の領域は、端子パターンＴＰ２（導体層ＣＬ１を構成する導電材料）が配置されていない領域ＲＧ２となる。より特定的には、開口部ＯＰ２は、平面視において開口部ＯＰ１と対向する辺Ｐ２ａ（第４辺）を有しており、端子パターンＴＰ２の辺Ｔ２ａと開口部ＯＰ２の辺Ｐ２ａとの間の領域は、端子パターンＴＰ２（導体層ＣＬ１を構成する導電材料）が配置されていない領域ＲＧ２となる。開口部ＯＰ２内の領域ＲＧ２は、配線基板ＰＢ上にコンデンサＣ１を配置した際や、その後の半田リフロー時に、半田材料を蓄える（溜める）領域として機能することができる。
【０１４５】
上記図２０を参照して説明したように、配線基板ＰＢ上にコンデンサＣ１を配置した際には、搭載用の治具からコンデンサＣ１に印加される荷重や、コンデンサＣ１の自重による荷重により、端子部ＴＥ１，ＴＥ２上の半田ペーストＰＡは、コンデンサＣ１の下面によって押し広げられる。しかしながら、本実施の形態では、開口部ＯＰ１，ＯＰ２内の領域ＲＧ１，ＲＧ２は、端子パターンＴＰ１，ＴＰ２（導体層ＣＬ１を構成する導電材料）が存在しない分だけ、半田材料を蓄える（溜める）ことができる。このため、配線基板ＰＢ上にコンデンサＣ１を配置した際に、コンデンサＣ１によって押し広げられた半田ペーストＰＡは、開口部ＯＰ１，ＯＰ２内の領域ＲＧ１，ＲＧ２に蓄えられる分、コンデンサＣ１の本体部ＢＤとソルダレジスト層ＳＲ１との間の隙間には、侵入しにくくなる。すなわち、本実施の形態の場合は、上記第１検討例の場合に比べて、開口部ＯＰ１と開口部ＯＰ２との間に介在するソルダレジスト層ＳＲ１の上面と、コンデンサＣ１の本体部ＢＤの下面との間の隙間に侵入する半田ペーストＰＡの量を少なくすることができる。あるいは、本実施の形態の場合は、開口部ＯＰ１と開口部ＯＰ２との間に介在するソルダレジスト層ＳＲ１の上面とコンデンサＣ１の本体部ＢＤの下面との間の隙間に半田ペーストＰＡが侵入すること自体を防止することができる。このため、コンデンサ配置後の半田リフロー処理の後に、コンデンサＣ１の本体部ＢＤとソルダレジスト層ＳＲ１との間の隙間に、固化した半田が残存するのを、抑制または防止することができる。これにより、半導体装置の信頼性を向上させることができる。
【０１４６】
また、本実施の形態では、開口部ＯＰ１において、導体層ＣＬ１を構成する導電材料が存在しない領域ＲＧ１は、辺Ｐ１ａに沿って延在しており、辺Ｐ１ｂ，Ｐ１ｃ，Ｐ１ｄに沿う領域には、端子パターンＴＰ１が存在している。また、開口部ＯＰ２において、導体層ＣＬ１を構成する導電材料が存在しない領域ＲＧ２は、辺Ｐ２ａに沿って延在しており、辺Ｐ２ｂ，Ｐ２ｃ，Ｐ２ｄに沿う領域には、端子パターンＴＰ１が存在している。このため、配線基板ＰＢ上にコンデンサＣ１を配置した際には、半田ペーストＰＡが開口部ＯＰ１，ＯＰ２の辺Ｐ１ａ，Ｐ２ａからはみ出すことは抑制または防止できるが、開口部ＯＰ１，ＯＰ２の辺Ｐ１ａ，Ｐ２ａ以外の外周（具体的には辺Ｐ１ｂ，Ｐ１ｃ，Ｐ１ｄ，Ｐ２ｂ，Ｐ２ｃ，Ｐ２ｄ）から半田ペーストＰＡがはみ出してしまう可能性がある。
【０１４７】
しかしながら、開口部ＯＰ１，ＯＰ２の辺Ｐ１ａ，Ｐ２ａ以外の外周（具体的には辺Ｐ１ｂ，Ｐ１ｃ，Ｐ１ｄ，Ｐ２ｂ，Ｐ２ｃ，Ｐ２ｄ）からはみ出した半田ペーストＰＡは、半田リフロー処理で溶融状態になったときに表面張力によって開口部ＯＰ１，ＯＰ２内に戻りやすいため、ソルダレジスト層ＳＲ１上に異物としての残存する半田の生成には、ほとんど寄与しないで済む。このため、配線基板ＰＢ上にコンデンサＣ１を配置した際に、半田ペーストＰＡが開口部ＯＰ１，ＯＰ２の辺Ｐ１ａ，Ｐ２ａ以外の外周（具体的には辺Ｐ１ｂ，Ｐ１ｃ，Ｐ１ｄ，Ｐ２ｂ，Ｐ２ｃ，Ｐ２ｄ）からはみ出したとしても、半導体装置の信頼性の低下には、ほとんどつながらずに済む。
【０１４８】
一方、配線基板ＰＢ上にコンデンサＣ１を配置した際に、開口部ＯＰ１，ＯＰ２の辺Ｐ１ａ，Ｐ２ａから半田ペーストＰＡがはみ出してしまうと、その半田ペーストＰＡは、コンデンサＣ１とソルダレジスト層ＳＲ１との間の隙間に侵入してしまい、半田リフロー処理で溶融状態になっても開口部ＯＰ１，ＯＰ２内に戻りにくい。これは、半田リフロー処理の後に、コンデンサＣ１の本体部ＢＤとソルダレジスト層ＳＲ１との間の隙間に、固化した半田が残存することにつながるため、半導体装置の信頼性を低下させてしまう。
【０１４９】
このため、本実施の形態では、開口部ＯＰ１，ＯＰ２において、導体層ＣＬ１を構成する導電材料が存在しない領域ＲＧ１，ＲＧ２を、辺Ｐ１ａ，Ｐ２ａに沿って設けたことにより、開口部ＯＰ１，ＯＰ２の辺Ｐ１ａ，Ｐ２ａからの半田ペーストＰＡのはみ出しを抑制または防止することで、半導体装置の信頼性を向上させている。一方、開口部ＯＰ１，ＯＰ２の辺Ｐ１ｂ，Ｐ１ｃ，Ｐ１ｄ，Ｐ２ｂ，Ｐ２ｃ，Ｐ２ｄからの半田ペーストＰＡのはみ出しについては、半導体装置の信頼性の低下にはつながりにくいため、ある程度許容している。このため、辺Ｔ１ａ，Ｔ１ｂ以外の端子パターンＴＰ１，ＴＰ２の外周（具体的には辺Ｔ１ｂ，Ｔ１ｃ，Ｔ１ｄ，Ｔ２ｂ，Ｔ２ｃ，Ｔ２ｄ）は、開口部ＯＰ１，ＯＰ２から露出されないようにしている。
【０１５０】
図３１は、本発明者が検討した第２検討例の半導体装置の部分拡大平面図であり、上記図９に相当するものである。図３２は、第２検討例の半導体装置に用いられる配線基板ＰＢ２００の上面図であり、上記図１０に相当するものである。図３３は、図３２に示す配線基板ＰＢ２００において、ソルダレジスト層ＳＲ１を透視した平面透視図であり、上記図１１に相当するものである。図３４は、図３１のＢ４−Ｂ４線の位置での断面図であり、上記図１２に相当するものである。
【０１５１】
図３１〜図３４の第２検討例の場合は、上記配線基板ＰＢに相当する配線基板ＰＢ２００上に上記コンデンサＣ１に相当するコンデンサＣ２００が搭載される。配線基板ＰＢ２００が有する複数の導体層のうちの最上層の導体層ＣＬ１は、コンデンサＣ２００の電極Ｅ１，Ｅ２を半田からなる接合材ＨＤ２００により接続する端子パターンＴＰ２０１，ＴＰ２０２を含んでいる。端子パターンＴＰ２０１全体が、ソルダレジスト層ＳＲ１に設けられた開口部ＯＰ２０１から露出され、端子パターンＴＰ２０２全体が、ソルダレジスト層ＳＲ１に設けられた開口部ＯＰ２０２から露出されている。平面視において、端子パターンＴＰ２０１は開口部ＯＰ２０１に内包され、端子パターンＴＰ２０２は開口部ＯＰ２０２に内包されている。すなわち、第２検討例の場合は、コンデンサＣ２００接続用の端子パターンＴＰ２０１，ＴＰ２０２として、ＮＳＭＤ（Non Solder Mask Defined）パッド構造を採用している。
【０１５２】
第２検討例の場合は、平面視において、端子パターンＴＰ２０１の外周全体と開口部ＯＰ２０１の内壁全体との間の領域全体が、コンデンサ搭載工程において、半田材料を蓄える領域として機能することができる。また、平面視において、端子パターンＴＰ２０２の外周全体と開口部ＯＰ２０２の内壁全体との間の領域全体が、コンデンサ搭載工程において、半田材料を蓄える領域として機能することができる。
【０１５３】
このため、第２検討例の場合は、配線基板ＰＢ上にコンデンサＣ２００を配置した際には、開口部ＯＰ２０１の全ての辺Ｐ２０１ａ，Ｐ２０１ｂ，Ｐ２０１ｃ，Ｐ２０１ｄと開口部ＯＰ２０２の全ての辺Ｐ２０２ａ，Ｐ２０２ｂ，Ｐ２０２ｃ，Ｐ２０２ｄとから、半田ペーストがはみ出すのを抑制または防止することができる。このため、第２検討例の場合も、コンデンサ配置後の半田リフロー処理の後に、コンデンサＣ２００の本体部ＢＤとソルダレジスト層ＳＲ１との間の隙間に、固化した半田が残存するのを、抑制または防止することができる。
【０１５４】
しかしながら、第２検討例の場合は、ソルダレジスト層ＳＲ１の開口部ＯＰ２０１，ＯＰ２０２のそれぞれの平面寸法（平面積）を大きくする必要があり、具体的には、第１検討例の場合の開口部ＯＰ２０１，ＯＰ２０２の各平面寸法（平面積）や、本実施の形態の場合のＯＰ１，ＯＰ２の各平面寸法（平面積）よりも大きくする必要がある。
【０１５５】
配線基板の導体層ＣＬ１において、端子パターンＴＰ２０１，ＴＰ２０２以外の配線（または導体パターン）については、ソルダレジスト層ＳＲ１の開口部ＯＰ２０１，ＯＰ２０２からある程度離間させて配置する必要がある。このため、ソルダレジスト層ＳＲ１の開口部ＯＰ２０１，ＯＰ２０２の各平面寸法を大きくすることは、導体層ＣＬ１において配線を配置できる平面領域の縮小につながってしまう。このため、導体層ＣＬ１を構成する配線（または導体パターン）のレイアウト設計を行いにくくなり、配線基板の設計の自由度が低下し、また、配線基板の小型化（小面積化）にも不利となる。
【０１５６】
また、もしも、第２検討例の場合の開口部ＯＰ２０１，ＯＰ２０２の各平面寸法（平面積）を、本実施の形態の場合のＯＰ１，ＯＰ２の各平面寸法（平面積）と同じにしようとすると、第２検討例の場合の端子パターンＴＰ２０１，ＴＰ２０２の各平面寸法（平面積）を、本実施の形態の場合の端子部ＴＥ１，ＴＥ２の各平面寸法（平面積）よりもかなり小さくすることになる。この場合は、コンデンサＣ２００との半田接合に寄与する基板側端子面積の縮小につながるため、コンデンサＣ２００の電極Ｅ１，Ｅ２と端子パターンＴＰ２０１，ＴＰ２０２との半田接続の信頼性が低下する虞がある。
【０１５７】
それに対して、本実施の形態では、端子パターンＴＰ１，ＴＰ２の辺Ｔ１ａ，Ｔ２ａは開口部ＯＰ１，ＯＰ２から露出されているが、辺Ｔ１ａ，Ｔ２ａ以外の端子パターンＴＰ１，ＴＰ２の外周は、開口部ＯＰ１，ＯＰ２から露出されていない。すなわち、本実施の形態では、開口部ＯＰ１，ＯＰ２において、導体層ＣＬ１を構成する導電材料が存在しない領域ＲＧ１，ＲＧ２は、辺Ｐ１ａ，Ｐ２ａ側に設けているが、辺Ｐ１ｂ，Ｐ１ｃ，Ｐ１ｄ，Ｐ２ｂ，Ｐ２ｃ，Ｐ２ｄ側には設けていない。このため、本実施の形態の場合は、ソルダレジスト層ＳＲ１の開口部ＯＰ１，ＯＰ２のそれぞれの平面寸法（平面積）を、抑制することができる。具体的には、本実施の形態の場合の開口部ＯＰ１，ＯＰ２の辺Ｐ１ｂ，Ｐ１ｃ，Ｐ１ｄ，Ｐ２ｂ，Ｐ２ｃ，Ｐ２ｄの位置は、上記第１検討例の場合における開口部ＯＰ１０１，ＯＰ１０２の対応する辺の位置と同じにすることができる。このため、本実施の形態の場合は、上記第２検討例の場合に比べて、導体層ＣＬ１を構成する配線（または導体パターン）のレイアウト設計を行いやすくなり、配線基板の設計の自由度を向上させることができ、また、配線基板の小型化（小面積化）にも有利となる。
【０１５８】
また、本実施の形態の場合は、開口部ＯＰ１，ＯＰ２の各平面寸法（平面積）を抑制しながら、端子パターンＴＰ１、ＴＰ２の露出面積（すなわち端子部ＴＥ１，ＴＥ２の面積）を確保することができるため、コンデンサＣ１の電極Ｅ１，Ｅ２と端子パターンＴＰ１，ＴＰ２との半田接続の信頼性を向上させることができる。
【０１５９】
また、本実施の形態の場合は、上述のように、配線基板ＰＢ上にコンデンサＣ１を配置した際に、開口部ＯＰ１，ＯＰ２の辺Ｐ１ａ，Ｐ２ａ以外の外周（具体的には辺Ｐ１ｂ，Ｐ１ｃ，Ｐ１ｄ，Ｐ２ｂ，Ｐ２ｃ，Ｐ２ｄ）から半田ペーストＰＡがはみ出してしまう可能性はある。しかしながら、開口部ＯＰ１，ＯＰ２の辺Ｐ１ａ，Ｐ２ａ以外の外周からはみ出した半田ペーストＰＡは、半田リフロー処理で溶融状態になったときに表面張力によって開口部ＯＰ１，ＯＰ２内に戻りやすいため、半導体装置の信頼性の低下には、ほとんどつながらずに済む。
【０１６０】
図３５は、本発明者が検討した第３検討例の半導体装置の部分拡大平面図であり、上記図９に相当するものである。図３６は、第３検討例の半導体装置に用いられる配線基板ＰＢ３００の上面図であり、上記図１０に相当するものである。図３７は、図３６に示す配線基板ＰＢ３００において、ソルダレジスト層ＳＲ１を透視した平面透視図であり、上記図１１に相当するものである。図３８は、図３５のＢ５−Ｂ５線の位置での断面図であり、上記図１２に相当するものである。
【０１６１】
図３５〜図３８の第３検討例の場合は、上記配線基板ＰＢに相当する配線基板ＰＢ３００上に上記コンデンサＣ１に相当するコンデンサＣ３００が搭載される。配線基板ＰＢ３００が有する複数の導体層のうちの最上層の導体層ＣＬ１は、コンデンサＣ３００の電極Ｅ１，Ｅ２を半田からなる接合材ＨＤ３００により接続する端子パターンＴＰ３０１，ＴＰ３０２を含んでいる。端子パターンＴＰ３０１，ＴＰ３０２は、上記端子パターンＴＰ１，ＴＰ２と同じ位置に、同じ平面形状および平面寸法で形成されている。
【０１６２】
しかしながら、第３検討例の場合は、共通の１つの開口部ＯＰ３００から、端子パターンＴＰ３０１，ＴＰ３０２が露出されている。すなわち、開口部ＯＰ３００は、平面視において上記開口部ＯＰ１と開口部ＯＰ２との間に存在していたソルダレジスト層ＳＲ１を除去し、上記開口部ＯＰ１と開口部ＯＰ２とをつなげたものに相当する。
【０１６３】
第３検討例の場合は、１つの開口部ＯＰ３００から露出する端子パターンＴＰ３０１，ＴＰ３０２に、コンデンサＣ３００の電極Ｅ１，Ｅ２を半田で接続している。このため、平面視において、互いに対向する端子パターンＴＰ３０１の辺Ｔ３０１ａと端子パターンＴＰ３０２の辺Ｔ３０２ａとの間の領域は、ソルダレジスト層ＳＲ１が配置されずに絶縁体層ＺＬ１が露出した領域となっている。平面視において、端子パターンＴＰ３０１の辺Ｔ３０１ａと端子パターンＴＰ３０２の辺Ｔ３０２ａとの間の領域では、ソルダレジスト層ＳＲ１が存在しないことで、コンデンサＣ３００の本体部ＢＤの下面と絶縁体層ＺＬ１の上面との間の隙間（空間）の高さが、大きくなっている。別の見方をすると、端子パターンＴＰ３０１の辺Ｔ３０１ａと端子パターンＴＰ３０２の辺Ｔ３０２ａとの間には、溶融前の半田ペーストや、溶融状態となった半田ペーストの移動を妨げるような部材が形成されていない。
【０１６４】
このため、第３検討例の場合は、コンデンサＣ３００の本体部ＢＤの下面と絶縁体層ＺＬ１の上面との間の隙間を、溶融前の半田ペーストや、溶融状態となった半田ペーストが移動しやすい。これは、固化した半田（半田ペースト）からなる接合材ＨＤ３００によって、コンデンサＣ３００の電極Ｅ１，Ｅ２と端子パターンＴＰ３０１，ＴＰ３０２とをそれぞれ接続した際に、端子パターンＴＰ３０１と端子パターンＴＰ３０２とが半田によって短絡してしまうリスクを増加させてしまう。つまり、互いに対向する端子パターンＴＰ３０１，ＴＰ３０２を、共通の１つの開口部ＯＰ３００から露出させ、端子パターンＴＰ３０１，ＴＰ３０２間にソルダレジスト層ＳＲ１が配置されない状態で、コンデンサＣ３００を半田接続することは、端子パターンＴＰ３０１，ＴＰ３０２間の半田による短絡、従って、コンデンサＣ３００の電極Ｅ１，Ｅ２の短絡を招く虞がある。
【０１６５】
それに対して、本実施の形態では、端子パターンＴＰ１を露出する開口部ＯＰ１と、端子パターンＴＰ２を露出する開口部ＯＰ２とは、平面視において互いに離間しており、開口部ＯＰ１（の辺Ｐ１ａ）と開口部ＯＰ２（の辺Ｐ２ａ）との間には、ソルダレジスト層ＳＲ１が存在している。端子パターンＴＰ１の辺Ｔ１ａと端子パターンＴＰ２の辺Ｔ２ａとの間において、開口部ＯＰ１，ＯＰ２の内壁は、溶融前の半田ペーストＰＡや、溶融状態となった半田ペーストＰＡの移動を妨げる壁として機能することができる。そして、端子パターンＴＰ１の辺Ｔ１ａと開口部ＯＰ１の辺Ｐ１ａとの間には、半田材料を蓄えることができる領域ＲＧ１が存在し、また、端子パターンＴＰ２の辺Ｔ２ａと開口部ＯＰ２の辺Ｐ２ａとの間には、半田材料を蓄えることができる領域ＲＧ２が存在している。このため、溶融前の半田ペーストＰＡや、溶融状態となった半田ペーストＰＡは、領域ＲＧ１，ＲＧ２内に蓄えられるが、開口部ＯＰ１，ＯＰ２の辺Ｐ１ａ，Ｐ２ａ（を構成する内壁）を乗り越えにくく、開口部ＯＰ１，ＯＰ２間のソルダレジスト層ＳＲ１上は移動しにくい。このため、固化した半田からなる接合材ＨＤによって、コンデンサＣ１の電極Ｅ１，Ｅ２と端子パターンＴＰ１，ＴＰ２とをそれぞれ接続した際に、端子パターンＴＰ１と端子パターンＴＰ２とが半田によって短絡してしまうリスクを低減させることができる。従って、コンデンサＣ１の電極Ｅ１，Ｅ２の短絡を、より的確に防止することができ、半導体装置の信頼性を、より的確に向上させることができる。
【０１６６】
また、これまで説明したように、端子パターンＴＰ１の辺Ｔ１ａと開口部ＯＰ１の辺Ｐ１ａとの間の領域と、端子パターンＴＰ２の辺Ｔ２ａと開口部ＯＰ２の辺Ｐ２ａとの間の領域とは、半田材料を蓄えることができる領域として機能する。この機能を的確に発揮させるためには、端子パターンＴＰ１の辺Ｔ１ａと開口部ＯＰ１の辺Ｐ１ａとの間の距離と、端子パターンＴＰ２の辺Ｔ２ａと開口部ＯＰ２の辺Ｐ２ａとの間の距離とを、ある程度確保することが好ましい。この観点で、平面視において、端子パターンＴＰ１の辺Ｔ１ａと開口部ＯＰ１の辺Ｐ１ａとの間の距離（間隔）Ｌ１は、１００μｍ以上であることが好ましい（Ｌ１≧１００μｍ）。また、平面視において、端子パターンＴＰ２の辺Ｔ２ａと開口部ＯＰ２の辺Ｐ２ａとの間の距離（間隔）Ｌ２は、１００μｍ以上であることが好ましい（Ｌ２≧１００μｍ）。なお、距離Ｌ１，Ｌ２は、図１０に示されている。
【０１６７】
また、端子パターンＴＰ１に連結する配線ＷＲ１は、辺Ｔ１ａ以外の端子パターンＴＰ１の外周（具体的には辺Ｔ１ｂ，Ｔ１ｃ，Ｔ１ｄのいずれか）に一体的に連結されていることが好ましい。また、端子パターンＴＰ１に連結する配線ＷＲ２は、辺Ｔ２ａ以外の端子パターンＴＰ２の外周（具体的には辺Ｔ２ｂ，Ｔ２ｃ，Ｔ２ｄのいずれか）に一体的に連結されていることが好ましい。これにより、配線ＷＲ１，ＷＲ２に起因して領域ＲＧ１，ＲＧ２の面積が低減しなくて済むため、領域ＲＧ１，ＲＧ２に蓄え得る半田材料の量を、確保しやすくなる。
【０１６８】
図３９は、上記図１０および図１１（本実施の形態）の構造を採用したサンプルと、上記図２５および図２６（第１検討例）の構造を採用したサンプルとについて、コンデンサ配置後の半田リフロー処理を行った後に、コンデンサとソルダレジスト層との間に残存半田（上記半田ＨＢに相当するもの）が発生する割合を調べた結果を示すグラフである。図３９の縦軸は、コンデンサとソルダレジスト層との間の残存半田の発生率に対応する。また、図４０は、図３９のグラフの元となる実験を行った際の各サンプルの仕様を示す表であり、図１０および図２５に示される寸法Ｗ１，Ｗ２を変えた仕様ＮＯ．１〜ＮＯ．５のサンプルをそれぞれ複数作成して、１００５サイズのチップコンデンサを用いて実験を行っている。なお、図１０および図２５から分かるように、寸法Ｗ１と寸法Ｗ２との積（Ｗ１×Ｗ２）が、半田接続に寄与する端子面積であり、本実施の形態を適用したサンプルと第１検討例を適用したサンプルとで、半田接続に寄与する端子面積が同じになるようにして実験を行っている。
【０１６９】
図３９からも分かるように、上記図２５および図２６（第１検討例）の構造を採用した場合に比べて、上記図１０および図１１（本実施の形態）の構造を採用した場合は、コンデンサ配置後の半田リフロー処理を行った後に、コンデンサとソルダレジスト層との間に残存半田（上記半田ＨＢに相当するもの）が発生するのを、抑制または防止することができる。
【０１７０】
＜変形例について＞
次に、本実施の形態の半導体装置ＳＤ２の変形例について説明する。図４１は、半導体装置ＳＤ２の変形例の部分拡大平面図であり、上記図１３に相当するものである。図４２は、図４１に示される変形例の半導体装置ＳＤ２に用いられる配線基板ＰＢの上面図であり、上記図１４に相当するものである。図４３は、図４２に示す配線基板ＰＢにおいて、ソルダレジスト層ＳＲ１を透視した平面透視図であり、上記図１５に相当するものである。図４４は、図４１のＢ６−Ｂ６線の位置での断面図であり、上記図１６に相当するものである。図４１〜図４３は、互いに同じ平面領域（具体的には上記図５に示される領域Ｒ２）が示されている。
【０１７１】
図４１〜図４４に示される変形例においては、配線基板ＰＢとコンデンサＣ２のとの接続構造が、上記図１３〜図１６を参照して説明した構成と相違している。すなわち、図４１〜図４４に示される変形例が、上記図１３〜図１６の場合と相違しているのは、以下の点である。
【０１７２】
図４１〜図４４に示される変形例の場合は、ソルダレジスト層ＳＲ１の開口部ＯＰ３は、平面視において端子パターンＴＰ３に内包され、また、ソルダレジスト層ＳＲ１の開口部ＯＰ４は、平面視において導体プレーンＴＰ４に内包されている。このため、端子パターンＴＰ３の外周（辺Ｔ３ａ，Ｔ３ｂ，Ｔ３ｃ，Ｔ３ｄ）は、ソルダレジスト層ＳＲ１の開口部ＯＰ３から露出されておらず、平面視において開口部ＯＰ３の外側に延在している。また、導体プレーンＴＰ４の外周（辺Ｔ４ａを含む）は、ソルダレジスト層ＳＲ１の開口部ＯＰ４から露出されておらず、平面視において開口部ＯＰ４の外側に延在している。従って、開口部ＯＰ３全体から端子パターンＴＰ３が露出されており、平面視において端子部ＴＥ３は開口部ＯＰ３と一致し、また、開口部ＯＰ３全体から導体プレーンＴＰ４が露出されており、平面視において端子部ＴＥ４は開口部ＯＰ４と一致している。これにより、平面視において、開口部ＯＰ３内には、端子パターンＴＰ３（導体層ＣＬ１を構成する導電材料）が配置されていない領域は存在せず、また、開口部ＯＰ４内には、導体プレーンＴＰ４（導体層ＣＬ１を構成する導電材料）が配置されていない領域は存在していない。
【０１７３】
このように、図４１〜図４４に示される変形例の場合は、コンデンサＣ２接続用の端子部ＴＥ３，ＴＥ４として、ＳＭＤパッド構造を採用している。これに伴い、図４１〜図４４に示される変形例の場合は、上記図１３〜図１６の場合と比べて、端子パターンＴＰ３の辺Ｔ３ａと導体プレーンＴＰ４の辺Ｔ４ａとの間の間隔（Ｘ方向の間隔、距離）Ｌ３を小さくすることができる。
【０１７４】
コンデンサＣ２の電極Ｅ１は、ソルダレジスト層ＳＲ１の開口部ＯＰ３から露出する端子パターンＴＰ３（すなわち端子部ＴＥ３）と対向するように配置され、半田からなる導電性の接合材ＨＤ３を介してその端子パターンＴＰ３（端子部ＴＥ３）に接合されて電気的に接続されている。また、コンデンサＣ２の電極Ｅ２は、ソルダレジスト層ＳＲ１の開口部ＯＰ４から露出する導体プレーンＴＰ４（すなわち端子部ＴＥ４）と対向するように配置され、半田からなる導電性の接合材ＨＤ４を介してその導体プレーンＴＰ４（端子部ＴＥ４）に接合されて電気的に接続されている。これにより、コンデンサＣ２は、配線基板ＰＢ上に搭載されて固定され、配線基板ＰＢの端子パターンＴＰ３（端子部ＴＥ３）と導体プレーンＴＰ４（端子部ＴＥ４）との間に直列に接続された状態となっている。
【０１７５】
他の構成は、図４１〜図４４に示される変形例の半導体装置ＳＤ２も、上述した本実施の形態の半導体装置ＳＤ２とほぼ同様であるので、ここではその繰り返しの説明は省略する。
【０１７６】
上記図１３〜図１６の場合は、上記図９〜図１２の配線基板ＰＢとコンデンサＣ１のとの接続構造と同様の構造（技術思想）を、配線基板ＰＢとコンデンサＣ２のとの接続構造にも適用している。
【０１７７】
すなわち、上記図１３〜図１６の場合は、端子パターンＴＰ３の辺Ｔ３ａは、ソルダレジスト層ＳＲ１の開口部ＯＰ３から露出され、かつ、辺Ｔ３ａ以外の端子パターンＴＰ３の外周は、ソルダレジスト層ＳＲ１の開口部ＯＰ３から露出されていない。これにより、平面視において、端子パターンＴＰ３の辺Ｔ３ａとそれに対向する開口部ＯＰ３の内壁（より特定的には開口部ＯＰ３のＰ３ａ）との間の領域は、端子パターンＴＰ３（導体層ＣＬ１を構成する導電材料）が配置されていない領域ＲＧ３となる。また、導体プレーンＴＰ４の辺Ｔ４ａは、開口部ＯＰ４から露出され、かつ、辺Ｔ４ａ以外の導体プレーンＴＰ４の外周は、開口部ＯＰ４から露出されていない。これにより、平面視において、導体プレーンＴＰ４の辺Ｔ４ａとそれに対向する開口部ＯＰ４の内壁（より特定的には開口部ＯＰ４のＰ４ａ）との間の領域は、導体プレーンＴＰ４（導体層ＣＬ１を構成する導電材料）が配置されていない領域ＲＧ４となる。開口部ＯＰ３，ＯＰ４内の領域ＲＧ３，ＲＧ４は、配線基板ＰＢ上にコンデンサＣ２を配置した際や、その後の半田リフロー時に、半田材料を蓄える（溜める）領域として機能することができる。これにより、コンデンサ配置後の半田リフロー処理の後に、コンデンサＣ２の本体部ＢＤとソルダレジスト層ＳＲ１との間の隙間に、固化した半田が残存するのを、抑制または防止することができるため、半導体装置の信頼性を向上させることができる。
【０１７８】
一方、図４１〜図４４に示される変形例の場合は、配線基板ＰＢとコンデンサＣ２のとの接続構造については、上記図９〜図１２の配線基板ＰＢとコンデンサＣ１のとの接続構造は適用せず、ＳＭＤパッド構造を適用している。その理由は以下のようなものである。
【０１７９】
上記図１３〜図１６の場合は、開口部ＯＰ３，ＯＰ４に、導体層ＣＬ１を構成する導電材料が配置されていない領域ＲＧ３，ＲＧ４を設ける必要があるため、端子パターンＴＰ３の辺Ｔ３ａと導体プレーンＴＰ４の辺Ｔ４ａとの間の間隔（距離）Ｌ３を、ある程度大きくする必要がある。それに対して、図４１〜図４４に示される変形例の場合は、開口部ＯＰ３，ＯＰ４に、導体層ＣＬ１を構成する導電材料が配置されていない領域は設けないため、端子パターンＴＰ３の辺Ｔ３ａと導体プレーンＴＰ４の辺Ｔ４ａを、互いに近づけることができる。すなわち、図４１〜図４４に示される変形例の場合は、上記図１３〜図１６の場合と比べて、端子パターンＴＰ３の辺Ｔ３ａと導体プレーンＴＰ４の辺Ｔ４ａとの間の間隔（距離）Ｌ３を、小さくすることができる。
【０１８０】
端子パターンＴＰ３および導体プレーンＴＰ４を含む導体層ＣＬ１よりも１つ下の導体層ＣＬ２において、端子パターンＴＰ３の辺Ｔ３ａと導体プレーンＴＰ４の辺Ｔ４ａとの間の領域の直下の領域は、信号配線の配置禁止領域とすることが望ましい。なぜなら、導体層ＣＬ２に含まれる信号配線を通って伝達される信号の品質を良くするためには、導体層ＣＬ２に含まれる信号配線と、導体層ＣＬ１に含まれるグランドパターン（基準電位ＶＳＳが供給される導体プレーンＴＰ４に対応）との間に、マイクロストリップライン構造を形成することが好ましいからである。もしも、導体層ＣＬ２に含まれる信号配線が、端子パターンＴＰ３の辺Ｔ３ａと導体プレーンＴＰ４の辺Ｔ４ａとの間の領域の直下を通ってしまうと、信号配線とグランドパターンとの間の容量が局所的に変化して、インピーダンスの不連続箇所が形成されてしまい、信号配線を通る信号に反射波が発生し、ノイズが生じる虞がある。このため、導体層ＣＬ２に含まれる信号配線は、端子パターンＴＰ３の辺Ｔ３ａと導体プレーンＴＰ４の辺Ｔ４ａとの間の領域の直下を通過しないようにすることが望ましい。
【０１８１】
配線基板ＰＢの上面ＰＢ１において、電源回路用のコンデンサＣ２は上述のように半導体チップＣＰ２の近くに配置される。しかしながら、平面視において、配線基板ＰＢにおける半導体チップＣＰ２の近くの領域には、半導体チップＣＰ２内の回路に電気的に接続されるべき多くの信号配線が、高密度で配置されている。このため、コンデンサＣ２の接続構造に起因して、配線基板ＰＢにおける半導体チップＣＰ２の近くの領域に、信号配線の配置禁止領域が発生することは、できるだけ抑制することが望ましい。
【０１８２】
図４１〜図４４に示される変形例の場合は、端子パターンＴＰ３の辺Ｔ３ａと導体プレーンＴＰ４の辺Ｔ４ａとの間の間隔Ｌ３を小さくすることができるため、導体層ＣＬ２における信号配線の配置禁止領域を縮小することができる。これにより、配線基板ＰＢの配線設計が行いやすくなり、また、配線基板ＰＢの小型化、ひいては半導体装置ＳＤ２の小型化に有利となる。
【０１８３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１８４】
Ｃ１，Ｃ２  コンデンサ
Ｅ１，Ｅ２  電極
ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ４  開口部
ＰＢ  配線基板
ＳＲ１，ＳＲ２  ソルダレジスト層
ＴＰ１，ＴＰ２，ＴＰ３，ＴＰ４，ＴＰ１０１，ＴＰ１０２  端子パターン
ＴＰ２０１，ＴＰ２０２，ＴＰ３０１，ＴＰ３０２  端子パターン
Ｔ１ａ，Ｔ１ｂ，Ｔ１ｃ，Ｔ１ｄ、Ｔ２ａ，Ｔ２ｂ，Ｔ２ｃ，Ｔ２ｄ  辺
Ｔ３ａ，Ｔ３ｂ，Ｔ３ｃ，Ｔ３ｄ，Ｔ４ａ  辺
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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