(57)【要約】【課題】内部電極のショートの発生を抑制可能な積層セラミック電子部品の製造方法を提供する。【解決手段】積層セラミック電子部品の製造方法では、第１方向に積層された複数のセラミック層と、上記複数のセラミック層の間に配置された複数の内部電極と、上記第１方向に直交する第２方向を向き、上記複数の内部電極が露出する側面と、を有する積層体が作製される。上記積層体が焼成される。焼成された上記積層体の上記側面にサイドマージン部が形成される。この構成では、サイドマージン部を形成する前に積層体を焼成するため、焼成時に内部電極の変形によるショートが発生しにくい。【選択図】図１２
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【特許請求の範囲】
【請求項１】
第１方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置された複数の内部電極と、前記第１方向に直交する第２方向を向き、前記複数の内部電極が露出する側面と、を有する積層体を作製し、
前記積層体を焼成し、
焼成された前記積層体の前記側面にサイドマージン部を形成する
積層セラミック電子部品の製造方法。
【請求項２】
請求項１に記載の積層セラミック電子部品の製造方法であって、
前記サイドマージン部が形成された前記積層体の前記複数の内部電極の前記第２方向の端部に酸化領域を形成する
積層セラミック電子部品の製造方法。
【請求項３】
請求項２に記載の積層セラミック電子部品の製造方法であって、
前記酸化領域の前記第２方向の寸法が１０μｍ以上である
積層セラミック電子部品の製造方法。
【請求項４】
請求項１から３のいずれか１項に記載の積層セラミック電子部品の製造方法であって、
前記第１方向の寸法が０．８ｍｍ以上である
積層セラミック電子部品の製造方法。
【請求項５】
請求項１から４のいずれか１項に記載の積層セラミック電子部品の製造方法であって、
前記複数の内部電極の積層数が５００層以上である
積層セラミック電子部品の製造方法。
【請求項６】
請求項１から５のいずれか１項に記載の積層セラミック電子部品の製造方法であって、
ディップ法を用いて前記サイドマージン部を形成する
積層セラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイドマージン部を後付けする積層セラミック電子部品の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、大型の積層セラミックコンデンサが開示されている。このような大型の積層セラミックコンデンサでは、内部電極の交差面積の拡大や積層数の増加によって大容量化が可能である。これにより、積層セラミックコンデンサは、例えば、電解コンデンサに置き換えて利用可能となる。
【０００３】
また、特許文献２には、内部電極を側面に露出させた積層体に、内部電極の周囲の絶縁性を確保するためのサイドマージン部を後付けする技術が開示されている。この技術では、サイドマージン部を薄く形成することが可能となり、内部電極の交差面積を相対的に大きくとることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−６９６４号公報
【特許文献２】特開２０１２−２０９５３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
サイドマージン部を後付けする技術では、サイズの大きい積層セラミックコンデンサほど、焼成時における積層体とサイドマージン部との収縮挙動の差が大きくなる。これにより、サイドマージン部から積層体の側面に加わる応力による内部電極の変形によって、内部電極のショートが発生しやすくなる。
【０００６】
以上のような事情に鑑み、本発明の目的は、内部電極のショートの発生を抑制可能な積層セラミック電子部品の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品の製造方法では、第１方向に積層された複数のセラミック層と、上記複数のセラミック層の間に配置された複数の内部電極と、上記第１方向に直交する第２方向を向き、上記複数の内部電極が露出する側面と、を有する積層体が作製される。
上記積層体が焼成される。
焼成された上記積層体の上記側面にサイドマージン部が形成される。
この構成では、サイドマージン部を形成する前に積層体を焼成するため、焼成時に内部電極の変形によるショートが発生しにくい。
【０００８】
上記サイドマージン部が形成された上記積層体の上記複数の内部電極の上記第２方向の端部に酸化領域が形成されてもよい。
この構成では、積層体の側面近傍に酸化領域を形成することにより、内部電極のショートが更に発生しにくくなる。また、サイドマージン部を形成した後に酸化領域を形成するため、酸化領域の寸法を良好に制御可能である。
【０００９】
上記酸化領域の上記第２方向の寸法が１０μｍ以上であってもよい。
この構成では、内部電極のショートの発生を効果的に抑制することができる。
【００１０】
上記積層セラミック電子部品では、上記第１方向の寸法が０．８ｍｍ以上であってもよい。
上記積層セラミック電子部品では、上記複数の内部電極の積層数が５００層以上であってもよい。
これらの構成では、高性能な積層セラミック電子部品が得られる。
【００１１】
ディップ法によって上記サイドマージン部を形成してもよい。
この構成では、内部電極のショートの発生をより効果的に抑制可能である。
【発明の効果】
【００１２】
内部電極のショートの発生を抑制可能な積層セラミック電子部品の製造方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。
【図２】上記積層セラミックコンデンサのＡ−Ａ'線に沿った断面図である。
【図３】上記積層セラミックコンデンサのＢ−Ｂ'線に沿った断面図である。
【図４】上記積層セラミックコンデンサの図３の領域Ｖを拡大して示す部分断面図である。
【図５】上記積層セラミックコンデンサの製造方法を示すフローチャートである。
【図６】上記製造方法のステップＳ０１で準備される積層シートの平面図である。
【図７】上記製造方法のステップＳ０２を示す積層シートの斜視図である。
【図８】上記製造方法のステップＳ０３を示す積層シートの平面図である。
【図９】上記製造方法のステップＳ０３を示す積層シートの断面図である。
【図１０】上記製造方法のステップＳ０３の後の積層体の側面の状態を例示する断面図である。
【図１１】上記製造方法のステップＳ０５を示す積層体の断面図である。
【図１２】上記製造方法のステップＳ０６を示す積層体の部分断面図である。
【図１３】酸化領域の寸法Ｌとショート率との関係を示すグラフである。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
【００１５】
［積層セラミックコンデンサ１０の構成］
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。
【００１６】
積層セラミックコンデンサ１０は、典型的には、大型に構成される。大型の積層セラミックコンデンサ１０では、例えば、Ｘ軸方向の寸法を１．６〜５．７ｍｍ程度とし、Ｙ軸及びＺ軸方向の寸法を０．８〜５．０ｍｍ程度とすることができる。また、積層セラミックコンデンサ１０の容量は、典型的には、１００〜１０００μＦ程度である。
【００１７】
大型の積層セラミックコンデンサ１０は、大容量が求められる用途に広く利用可能であり、典型的には、電解コンデンサが利用されていた用途に利用可能である。一例として、積層セラミックコンデンサ１０は、移動体通信用の据置型の機器に広く用いられている電解コンデンサに置き換えて利用可能である。
【００１８】
積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を備える。セラミック素体１１は、典型的には、Ｘ軸方向を向いた２つの端面と、Ｙ軸方向を向いた２つの側面と、Ｚ軸方向を向いた２つの主面と、を有する六面体として構成される。
【００１９】
外部電極１４，１５は、セラミック素体１１の端面を覆い、セラミック素体１１を挟んでＸ軸方向に対向している。外部電極１４，１５は、セラミック素体１１の端面から主面及び側面に延出している。これにより、外部電極１４，１５では、Ｘ−Ｚ平面に平行な断面、及びＸ−Ｙ平面に平行な断面がいずれもＵ字状となっている。
【００２０】
なお、外部電極１４，１５の形状は、図１に示すものに限定されない。例えば、外部電極１４，１５は、セラミック素体１１の端面から一方の主面のみに延び、Ｘ−Ｚ平面に平行な断面がＬ字状となっていてもよい。また、外部電極１４，１５は、いずれの主面及び側面にも延出していなくてもよい。
【００２１】
外部電極１４，１５は、電気の良導体により形成されている。外部電極１４，１５を形成する電気の良導体としては、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。
【００２２】
セラミック素体１１は、誘電体セラミックスで形成され、積層体１６と、サイドマージン部１７と、を有する。積層体１６は、Ｘ軸方向を向いた２つの端面と、Ｙ軸方向を向いた２つの側面Ｓと、Ｚ軸方向を向いた２つの主面と、を有する。サイドマージン部１７は、積層体１６の２つの側面Ｓをそれぞれ被覆している。
【００２３】
積層体１６は、Ｘ−Ｙ平面に沿って延びる平板状の複数のセラミック層がＺ軸方向に積層された構成を有する。積層体１６は、容量形成部１８と、カバー部１９と、を有する。カバー部１９は、容量形成部１８をＺ軸方向上下から被覆し、積層体１６の２つの主面を構成している。
【００２４】
容量形成部１８は、複数のセラミック層の間に配置され、Ｘ−Ｙ平面に沿って延びるシート状の複数の第１内部電極１２及び第２内部電極１３を有する。内部電極１２，１３は、Ｚ軸方向に沿って交互に配置されている。つまり、内部電極１２，１３は、セラミック層を挟んでＺ軸方向に対向している。
【００２５】
内部電極１２，１３は、容量形成部１８のＹ軸方向の全幅にわたって形成され、積層体１６の両側面Ｓに露出している。セラミック素体１１では、積層体１６の両側面Ｓを覆うサイドマージン部１７によって、積層体１６の両側面Ｓに露出した内部電極１２，１３を良好に保護することができる。
【００２６】
第１内部電極１２はセラミック素体１１の一方の端面のみに引き出され、第２内部電極１３はセラミック素体１１の他方の端面のみに引き出されている。これにより、第１内部電極１２は第１外部電極１４のみに接続され、第２内部電極１３は第２外部電極１５のみに接続されている。
【００２７】
このような構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間の複数のセラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。
【００２８】
セラミック素体１１では、内部電極１２，１３間の各セラミック層の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。
【００２９】
なお、セラミック層は、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸カルシウム（ＣａＴｉＯ３）、チタン酸マグネシウム（ＭｇＴｉＯ３）、ジルコン酸カルシウム（ＣａＺｒＯ３）、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ３）、ジルコン酸バリウム（ＢａＺｒＯ３）、酸化チタン（ＴｉＯ２）などの組成系で構成してもよい。
【００３０】
内部電極１２，１３は、電気の良導体により形成されている。内部電極１２，１３を形成する電気の良導体としては、典型的にはニッケル（Ｎｉ）が挙げられ、この他にも銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。
【００３１】
図４は、積層セラミックコンデンサ１０の図３の一点鎖線で囲んだ領域Ｖを拡大して示す部分断面図である。図４は、内部電極１２，１３のＹ軸方向の端部を示している。内部電極１２，１３には、積層体１６の側面Ｓに隣接するＹ軸方向の両端部に酸化領域１２ａ，１３ａが形成されている。
【００３２】
酸化領域１２ａ，１３ａは、内部電極１２，１３を構成する金属元素を含む酸化物で構成されている。このため、酸化領域１２ａ，１３ａは、絶縁性を有する。これにより、積層セラミックコンデンサ１０では、積層体１６の側面Ｓ及びその近傍における内部電極１２，１３のショートの発生を抑制することができる。
【００３３】
絶縁性の酸化領域１２ａ，１３ａは、容量の形成に寄与しない。このため、酸化領域１２ａ，１３ａのＹ軸方向の寸法Ｌが大きいほど、積層セラミックコンデンサ１０の容量が低下する。しかし、容量の大きい大型の積層セラミックコンデンサ１０では、酸化領域１２ａ，１３ａによる容量の低下を誤差範囲内とみなすことができる。
【００３４】
このため、大型の積層セラミックコンデンサ１０では、必要な容量を確保できる範囲内で酸化領域１２ａ，１３ａの寸法Ｌを大きくすることによって、より確実に内部電極１２，１３のショートの発生を防止することができる。この観点から、酸化領域１２ａ，１３ａの寸法Ｌは、１０μｍ以上であることが好ましい。
【００３５】
なお、図２，３には、積層構造を見やすくするために、内部電極１２，１３の合計の積層数を８層とかなり少なく示している。しかし、大型の積層セラミックコンデンサ１０では、大きい容量を得るために、内部電極１２，１３の合計の積層数が、５００層以上であることが好ましい。
【００３６】
また、本実施形態に係る積層セラミックコンデンサ１０の基本構成は、図１〜３に示す構成に限定されず、適宜変更可能である。例えば、セラミック素体１１及び外部電極１４，１５の形状は、積層セラミックコンデンサ１０に求められるサイズや性能に応じて、適宜決定可能である。
【００３７】
［積層セラミックコンデンサ１０の製造方法］
図５は、本実施形態に係る積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図６〜１２は積層セラミックコンデンサ１０の製造過程を模式的に示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図５に沿って、図６〜１２を適宜参照しながら説明する。
【００３８】
（ステップＳ０１：セラミックシート準備）
ステップＳ０１では、容量形成部１８を形成するための第１セラミックシート１０１及び第２セラミックシート１０２と、カバー部１９を形成するための第３セラミックシート１０３と、を準備する。セラミックシート１０１，１０２，１０３は、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。
【００３９】
セラミックシート１０１，１０２，１０３は、例えば、ロールコーターやドクターブレードなどを用いてシート状に成形される。セラミックシート１０１，１０２の厚さは、焼成後の容量形成部１８におけるセラミック層の厚さに応じて調整される。セラミックシート１０３の厚さは適宜調整可能である。
【００４０】
図６は、セラミックシート１０１，１０２，１０３の平面図である。この段階では、セラミックシート１０１，１０２，１０３が個片化されていない。図６には、各積層セラミックコンデンサ１０ごとに個片化する際の切断線Ｌｘ，Ｌｙが示されている。切断線ＬｘはＸ軸に平行であり、切断線ＬｙはＹ軸に平行である。
【００４１】
図６に示すように、第１セラミックシート１０１には第１内部電極１２に対応する未焼成の第１内部電極１１２が形成され、第２セラミックシート１０２には第２内部電極１３に対応する未焼成の第２内部電極１１３が形成されている。なお、カバー部１９に対応する第３セラミックシート１０３には内部電極が形成されていない。
【００４２】
内部電極１１２，１１３は、焼成後の容量形成部１８における内部電極１２，１３の厚さに応じた厚さで任意の導電性ペーストをセラミックシート１０１，１０２に塗布することによって形成することができる。導電性ペーストの塗布方法としは、例えば、スクリーン印刷法やグラビア印刷法を用いることができる。
【００４３】
内部電極１１２，１１３には、切断線Ｌｙに沿ったＸ軸方向の隙間が、切断線Ｌｙ１本置きに形成されている。第１内部電極１１２の隙間と第２内部電極１１３の隙間とはＸ軸方向に互い違いに配置されている。つまり、第１内部電極１１２の隙間を通る切断線Ｌｙと第２内部電極１１３の隙間を通る切断線Ｌｙとが交互に並んでいる。
【００４４】
（ステップＳ０２：積層）
ステップＳ０２では、ステップＳ０１で準備されたセラミックシート１０１，１０２，１０３を、図７に示すように積層することにより積層シート１０４を作製する。積層シート１０４では、容量形成部１８に対応する第１セラミックシート１０１及び第２セラミックシート１０２がＺ軸方向に交互に積層されている。
【００４５】
また、積層シート１０４では、交互に積層されたセラミックシート１０１，１０２のＺ軸方向上下面にカバー部１９に対応する第３セラミックシート１０３が積層される。なお、図７に示す例では、第３セラミックシート１０３がそれぞれ３枚ずつ積層されているが、第３セラミックシート１０３の枚数は適宜変更可能である。
【００４６】
積層シート１０４は、セラミックシート１０１，１０２，１０３を圧着することにより一体化される。セラミックシート１０１，１０２，１０３の圧着には、例えば、静水圧加圧や一軸加圧などを用いることが好ましい。これにより、積層シート１０４を高密度化することが可能である。
【００４７】
（ステップＳ０３：切断）
ステップＳ０３では、ステップＳ０２で得られた積層シート１０４を、図８に示すようにテープＴ１で固定した状態で切断線Ｌｘ，Ｌｙに沿って切断することにより、未焼成の積層体１１６を作製する。積層体１１６は、焼成後の積層体１６に対応する。積層シート１０４の切断には、例えば、押し切り刃や回転刃などを用いることができる。
【００４８】
図９は、押し切り刃２００を備える切断装置を用いて積層シート１０４を切断するプロセスを示す断面図である。押し切り刃２００は、図９（Ａ）に示すように、その先端がＺ軸方向下方に向けられた状態で、テープＴ１に固定された積層シート１０４のＺ軸方向上側に配置される。
【００４９】
図９（Ａ）に示す状態から、図９（Ｂ）に示すように、押し切り刃２００の先端がテープＴ１に到達するまで、押し切り刃２００をＺ軸方向下方に移動させて、積層シート１０４を切断する。そして、図９（Ｃ）に示すように、押し切り刃２００をＺ軸方向上方に移動させて、積層シート１０４から押し切り刃２００を引き抜く。
【００５０】
これにより、積層シート１０４は、複数の積層体１１６に個片化される。積層シート１０４のＸ軸方向に沿った切断面は、積層体１１６のＹ軸方向を向いた側面Ｓとなる。図１０は、ステップＳ０３において個片化された直後の積層体１１６の側面Ｓの状態を例示する拡大断面図である。
【００５１】
図１０（Ａ）に示す積層体１１６の側面Ｓには、押し切り刃２００による異物の挟み込みなどによって、傷Ｈが形成されている。傷Ｈが形成される過程において、押し切り刃２００が積層体１１６の側面Ｓに沿って内部電極１１２，１１３を引き摺ると、内部電極１１２，１１３が傷Ｈに沿って引き延ばされることにより、展延部Ｒ１が形成される。
【００５２】
図１０（Ｂ）に示す積層体１１６の側面Ｓには、図１０（Ａ）に示すような傷Ｈが形成されていない。しかし、この場合にも、押し切り刃２００が積層体１１６の側面Ｓに沿って内部電極１１２，１１３を引き摺ると、内部電極１１２，１１３が側面Ｓに沿って引き延ばされることにより、展延部Ｒ２が形成される。
【００５３】
図１０（Ｃ）に示す積層体１１６の側面Ｓには、導電性を有する異物Ｒ３が付着している。ステップＳ０３において積層体１１６の側面Ｓに付着することが想定される異物Ｒ３としては、例えば、切断の過程において内部電極１１２，１１３や押し切り刃２００などから生じる金属性の異物が挙げられる。
【００５４】
展延部Ｒ１，Ｒ２が内部電極１１２，１１３の一方から他方に到達したり、異物Ｒ３が内部電極１１２，１１３の双方にわたって付着したりすると、内部電極１１２，１１３同士が展延部Ｒ１，Ｒ２や異物Ｒ３を介して接続される。このように、積層体１１６の側面Ｓでは、内部電極１１２，１１３のショートが発生することがある。
【００５５】
本実施形態では、ステップＳ０３の段階で、積層体１１６の側面Ｓにおける内部電極１１２，１１３のショートが発生していても、後述するステップＳ０６（酸化領域形成）においてショートを解消させることができる。このため、ステップＳ０３では、積層体１１６の側面Ｓにおける内部電極１１２，１１３のショートを解消させる必要がない。
【００５６】
（ステップＳ０４：焼成）
ステップＳ０４では、ステップＳ０３で得られた未焼成の積層体１１６を焼成する。これにより、積層体１６が得られる。積層体１１６の焼成温度は、例えば、チタン酸バリウム系材料を用いる場合には１０００〜１３００℃程度とすることができる。焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。
【００５７】
このように、本実施形態では、後述するステップＳ０５においてサイドマージン部１１７を形成する前の積層体１１６を焼成する。これにより、未焼成の積層体１１６に含まれる溶剤やバインダを側面Ｓから良好に除去することができる。したがって、本実施形態では、安定した品質の積層セラミックコンデンサ１０を製造可能である。
【００５８】
（ステップＳ０５：サイドマージン部形成）
ステップＳ０５では、ステップＳ０４で焼成された積層体１６の側面Ｓにサイドマージン部１７を設けることにより、セラミック素体１１を作製する。具体的に、ステップＳ０５では、積層体１６の側面Ｓにディップ法で設けた未焼成のサイドマージン部１１７を積層体１６の側面Ｓに焼き付ける。
【００５９】
より詳細には、まず、図１１（Ａ）に示すように、容器に収容されたセラミックスラリーＳＬを用意し、テープＴ２で一方の側面Ｓを保持した積層体１６の他方の側面ＳをセラミックスラリーＳＬに対向させる。セラミックスラリーＳＬにおける溶剤やバインダの含有量などによって、サイドマージン部１１７の厚さを調整可能である。
【００６０】
次に、図１１（Ａ）に示す積層体１６を下方に移動させることにより、積層体１６の側面ＳをセラミックスラリーＳＬに漬ける。その後、図１１（Ｂ）に示すように、積層体１６を側面ＳにセラミックスラリーＳＬが付着した状態で引き上げることにより、積層体１６の側面Ｓにサイドマージン部１１７が形成される。
【００６１】
続いて、積層体１６を、図１１（Ｂ）に示すテープＴ２とは異なるテープに転写することにより、積層体１６の側面ＳのＹ軸方向の向きを反転させる。そして、サイドマージン部１１７が形成されていない積層体１６の他方の側面Ｓにも、上記と同様の要領で未焼成のサイドマージン部１１７を形成する。
【００６２】
そして、側面Ｓにサイドマージン部１１７が形成された積層体１６を再焼成する。これにより、サイドマージン部１１７は、焼結してサイドマージン部１７になるとともに、積層体１６の側面Ｓに焼き付けられる。これにより、サイドマージン部１７を有するセラミック素体１１が得られる。
【００６３】
一般的に、積層体１１６にサイドマージン部１１７を設けた後に積層体１１６及びサイドマージン部１１７を同時に焼成する方法では、積層体１１６とサイドマージン部１１７との収縮挙動の差によって積層体１１６の側面Ｓに応力が加わる。これにより、内部電極１１２，１１３の変形によるショートが発生しやすくなる。
【００６４】
焼成時における積層体１１６とサイドマージン部１１７との収縮挙動の差はＺ軸方向において大きくなりやすい。このため、Ｚ軸方向の寸法が０．８ｍｍ以上の積層セラミックコンデンサ１０でショートが発生しやすく、Ｚ軸方向の寸法が１．２５ｍｍ以上の積層セラミックコンデンサ１０で更にショートが発生しやすい。
【００６５】
つまり、具体的には、１６０８サイズ（１．６ｍｍ×０．８ｍｍ×０．８ｍｍ）以上の積層セラミックコンデンサ１０でショートが発生しやすく、２０１２サイズ（２．０ｍｍ×１．２５ｍｍ×１．２５ｍｍ）以上の積層セラミックコンデンサ１０で更にショートが発生しやすくなる。
【００６６】
これに対し、本実施形態では、ステップＳ０４で予め焼結させた積層体１６に、ステップＳ０５でサイドマージン部１７を形成する。つまり、積層体１６とサイドマージン部１７とが異なる段階で焼結する。したがって、本実施形態では、積層体１６とサイドマージン部１７との焼結挙動の差が問題とはならない。
【００６７】
このため、本実施形態では、１６０８サイズ以上、更には２０１２サイズ以上の大型の積層セラミックコンデンサ１０でも、積層体１６の側面Ｓの近傍における内部電極１１２，１１３の変形が発生しにくい。これにより、積層体１６の側面Ｓ及びその近傍におけるショートの発生を抑制することができる。
【００６８】
なお、本実施形態でサイドマージン部１１７を焼き付ける際には、積層体１６の側面Ｓにサイドマージン部１１７の収縮による応力が加わる。しかし、セラミックスラリーＳＬのディップで形成されたサイドマージン部１１７は柔軟性を有するため、積層体１６の側面Ｓに加わる応力が抑制される。
【００６９】
なお、積層体１６の側面Ｓに未焼成のサイドマージン部１１７を設ける方法は、ディップ法に限定されない。例えば、セラミックスラリーＳＬの代わりにセラミックシートを用いてもよい。この場合、積層体１６の側面Ｓでセラミックシートを打ち抜くことにより、積層体１６の側面Ｓにサイドマージン部１１７を形成してもよい。
【００７０】
（ステップＳ０６：酸化領域形成）
ステップＳ０６では、ステップＳ０５でサイドマージン部１７が形成されたセラミック素体１１の内部電極１２，１３に酸化領域１２ａ，１３ａを形成する。より詳細に、図１２に示すように、積層体１６の側面Ｓから内部電極１２，１３の酸化を進行させることにより、酸化領域１２ａ，１３ａを形成する。
【００７１】
ステップＳ０６では、図１０に示す展延部Ｒ１，Ｒ２や異物Ｒ３などによって積層体１６の側面Ｓにおいて内部電極１２，１３がショートしている場合であっても、内部電極１２，１３とともに展延部Ｒ１，Ｒ２や異物Ｒ３も酸化する。これにより、積層体１６の側面Ｓにおける内部電極１２，１３のショートを解消させることができる。
【００７２】
ステップＳ０６における酸化領域１２ａ，１３ａの形成方法は、サイドマージン部１７に覆われた積層体１６の側面Ｓから内部電極１２，１３の酸化を進行させることができればよく、特定の構成に限定されない。典型的には、積層体１６の側面Ｓに酸素を供給しながら、セラミック素体１１に熱処理を加える構成を採ることができる。
【００７３】
例えば、サイドマージン部１７に内部電極１２，１３の酸化を促進する添加剤を添加することが有効である。この場合、セラミック素体１１に熱処理を加えることにより、積層体１６の側面Ｓからの添加剤の拡散に伴って内部電極１２，１３の酸化を進行し、酸化領域１２ａ，１３ａが形成される。
【００７４】
一例として、内部電極１２，１３をニッケルで形成する場合には、サイドマージン部１７にニッケルの酸化を促進させる添加剤としてマグネシウムを添加することができる。これにより、内部電極１２，１３には、ニッケル及びマグネシウムを含む酸化物からなる酸化領域１２ａ，１３ａが形成される。
【００７５】
このような添加剤を用いた方法では、セラミック素体１１に加える熱処理の時間や温度、サイドマージン部１７に対する添加剤の添加量などによって、酸化領域１２ａ，１３ａの寸法Ｌを制御することができる。これにより、酸化領域１２ａ，１３ａの寸法Ｌを１０μｍ以上に調整することができる。
【００７６】
一般的に、サイドマージン部１７を形成する前の積層体１６では、酸化領域１２ａ，１３ａの寸法Ｌの制御が難しい。つまり、積層体１６の剥き出しの側面Ｓから酸素を供給しようとすると、内部電極１２，１３の広範にわたって急激に酸化が進行するため、酸化領域１２ａ，１３ａの寸法Ｌを適切な大きさに留めることが難しい。
【００７７】
この点、本実施形態では、積層体１６の側面Ｓをサイドマージン部１７で被覆した後に酸化領域１２ａ，１３ａを形成することにより、内部電極１２，１３の酸化を緩やかに進行させることができる。これにより、酸化領域１２ａ，１３ａの寸法Ｌをより良好に制御することが可能となる。
【００７８】
なお、内部電極１２，１３に酸化領域１２ａ，１３ａを形成するための熱処理は、ステップＳ０５でサイドマージン部１１７を焼き付ける前に行ってもよい。これにより、１回の熱処理によって、サイドマージン部１１７の焼き付けと、酸化領域１２ａ，１３ａの形成と、を一括して行うことができる。
【００７９】
（ステップＳ０７：外部電極形成）
ステップＳ０７では、ステップＳ０６で酸化領域１２ａ，１３ａが形成されたセラミック素体１１のＸ軸方向両端部に外部電極１４，１５を形成することにより、図１〜３に示す積層セラミックコンデンサ１０を作製する。ステップＳ０７における外部電極１４，１５の形成方法は、公知の方法から任意に選択可能である。
【００８０】
［実施例］
本発明の実施例として、酸化領域１２ａ，１３ａの寸法Ｌのみが相互に異なる複数種類の積層セラミックコンデンサ１０のサンプルを１００個ずつ作製した。いずれのサンプルでも、Ｘ軸方向の寸法を２０μｍとし、Ｙ軸及びＺ軸方向の寸法を１２．５μｍとし、容量を１００μＦとした。
【００８１】
酸化領域１２ａ，１３ａの寸法Ｌが相互に異なるサンプル１００個ずつについて、電気抵抗測定を行うことにより、ショートの発生の有無を判定した。そして、酸化領域１２ａ，１３ａの寸法Ｌが等しい１００個のサンプルのうちショートが発生したサンプルの比率であるショート率を求めた。
【００８２】
図１３は、酸化領域１２ａ，１３ａの寸法Ｌとショート率との関係を示すグラフである。図１３では、ショート率として、酸化領域１２ａ，１３ａが形成されておらず、つまり酸化領域１２ａ，１３ａの寸法Ｌがゼロのサンプルのショート率を１として規格化した相対値を示している。
【００８３】
図１３を参照すると、酸化領域１２ａ，１３ａが形成されておらず、つまり酸化領域１２ａ，１３ａの寸法Ｌがゼロのサンプルに対して、酸化領域１２ａ，１３ａが形成されたサンプルでは低いショート率が得られた。
【００８４】
また、酸化領域１２ａ，１３ａの寸法Ｌが大きいサンプルほどショート率が低くなる傾向が見られた。更に、酸化領域１２ａ，１３ａの寸法Ｌが１０μｍ未満の領域ではショート率の変化が急激であるのに対し、酸化領域１２ａ，１３ａの寸法Ｌが１０μｍ以上の領域ではショート率の変化が緩やかになることがわかった。
【００８５】
これにより、積層セラミックコンデンサ１０では、酸化領域１２ａ，１３ａの寸法Ｌを１０μｍ以上とすることにより、ショートの発生をより効果的に抑制可能であることが確認された。また、酸化領域１２ａ，１３ａの寸法Ｌは、１０μｍより大きくしてもショート率の大幅な向上が期待できないため、２０μｍ以下に留めることが好ましい。
【００８６】
［その他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
【００８７】
例えば、上記実施形態では積層セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、本発明は一対の外部電極を有する積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。
【符号の説明】
【００８８】
１０…積層セラミックコンデンサ
１１…セラミック素体
１２，１３…内部電極
１２ａ，１３ａ…酸化領域
１４，１５…外部電極
１６…積層体
１７…サイドマージン部
１８…容量形成部
１９…カバー部
Ｓ…側面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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