(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】半導体装置の製造方法は、半導体基板ＳＵＢの主面ＳＵＢａ上にゲート絶縁膜ＧＩ２とポリシリコン層ＰＳ２を形成する工程、ポリシリコン層ＰＳ２およびゲート絶縁膜ＧＩ２を貫通して半導体基板ＳＵＢに分離溝ＴＲを形成する工程、分離溝ＴＲを絶縁膜で埋め込んだ後、絶縁膜に研磨処理を施し、分離溝ＴＲ内に素子分離膜ＳＴＩを形成する工程を有する。さらに、半導体装置の製造方法は、素子分離膜ＳＴＩをエッチングして、素子分離膜ＳＴＩの上面ＳＴＩａを後退させた後、ポリシリコン層ＰＳ２上にさらにポリシリコン層を堆積し、異方性ドライエッチング法を用いてゲート電極を形成する工程、を有し、ゲート絶縁膜ＧＩ２は、電荷蓄積部を有する絶縁膜Ｚ４を含む。【選択図】図１０
2019204884.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）主面と裏面とを有する半導体基板を準備する工程、
（ｂ）前記主面上にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜上に第１ポリシリコン層を形成する工程、
（ｄ）前記第１ポリシリコン層および前記ゲート絶縁膜を貫通して前記半導体基板に分離溝を形成する工程、
（ｅ）前記第１ポリシリコン層上に第１絶縁膜を堆積し、前記分離溝を前記第１絶縁膜で埋め込む工程、
（ｆ）前記第１絶縁膜に研磨処理を施し、前記第１ポリシリコン層上の前記第１絶縁膜を除去し、前記分離溝内に前記第１絶縁膜からなる素子分離膜を形成する工程、
（ｇ）前記素子分離膜をエッチングし、前記素子分離膜の第１上面を前記半導体基板の前記裏面側に後退させる工程、
（ｈ）前記素子分離膜上および前記第１ポリシリコン層上に第２ポリシリコン層を堆積する工程、
（ｉ）異方性ドライエッチング法を用いて前記第２ポリシリコン層及び前記第１ポリシリコン層を加工し、ゲート電極を形成する工程、
を有し、
前記ゲート絶縁膜は、第２絶縁膜と、前記第２絶縁膜上に形成され、電荷蓄積部を有する第３絶縁膜と、前記第３絶縁膜上に形成された第４絶縁膜とを含む、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｇ）工程の終了段階で、前記半導体基板の前記主面を基準とし、前記第１上面は、前記第４絶縁膜の第２上面よりも高い、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｇ）工程の終了段階で、前記半導体基板の前記主面を基準とし、前記第１上面は、前記第１ポリシリコン層の第３上面よりも低い、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程において、前記研磨処理として化学的機械的研磨法を用いる、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程と前記（ｄ）工程との間に、
（ｊ）前記第１ポリシリコン層上に第５絶縁膜を堆積する工程、
を有し、
前記（ｄ）工程では、前記分離溝は、前記第５絶縁膜を貫通して形成され、
前記（ｆ）工程では、前記第１絶縁膜および前記第５絶縁膜に前記研磨処理を施し、前記第５絶縁膜を堆積時の膜厚よりも薄く残した状態で前記研磨処理を終了する、半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ｇ）工程は、前記第５絶縁膜を残した状態で実施する、半導体装置の製造方法。
【請求項７】
（ａ）主面と裏面とを有し、前記主面に第１領域と第２領域とを備える半導体基板を準備する工程、
（ｂ）前記第１領域の前記主面上に第１ゲート絶縁膜を形成し、前記第２領域の前記主面上に第２ゲート絶縁膜を形成する工程、
（ｃ）前記第１ゲート絶縁膜上および前記第２ゲート絶縁膜上に第１ポリシリコン層を形成する工程、
（ｄ）前記第１領域において、前記第１ポリシリコン層および前記第１ゲート絶縁膜を貫通して前記半導体基板に第１分離溝を形成し、前記第２領域において、前記第１ポリシリコン層および前記第２ゲート絶縁膜を貫通して前記半導体基板に第２分離溝を形成する工程、
（ｅ）前記第１ポリシリコン層上に第１絶縁膜を堆積し、前記第１分離溝および前記第２分離溝を前記第１絶縁膜で埋め込む工程、
（ｆ）前記第１絶縁膜に研磨処理を施し、前記第１ポリシリコン層上の前記第１絶縁膜を除去し、前記第１分離溝内および前記第２分離溝内に前記第１絶縁膜からなる素子分離膜を形成する工程、
（ｇ）前記素子分離膜をエッチングし、前記素子分離膜の第１上面を前記半導体基板の前記裏面側に後退させる工程、
（ｈ）前記素子分離膜上および前記第１ポリシリコン層上に第２ポリシリコン層を堆積する工程、
（ｉ）異方性ドライエッチング法を用いて前記第２ポリシリコン層及び前記第１ポリシリコン層を加工し、前記第１領域に第１ゲート電極を、前記第２領域に第２ゲート電極を形成する工程、
を有し、
前記第２ゲート絶縁膜は、第２絶縁膜と、前記第２絶縁膜上に形成され、電荷蓄積部を有する第３絶縁膜と、前記第３絶縁膜上に形成された第４絶縁膜とを含む、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｇ）工程の終了段階で、前記半導体基板の前記主面を基準とし、前記第１上面は、前記第４絶縁膜の第２上面よりも高く、前記第１ポリシリコン層の第３上面よりも低い、半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｇ）工程の終了段階で、前記半導体基板の前記主面を基準とし、前記第１上面は、前記第１ゲート絶縁膜の第４上面よりも高い、半導体装置の製造方法。
【請求項１０】
請求項７記載の半導体装置の製造方法において、
前記（ｃ）工程と前記（ｄ）工程との間に、
（ｊ）前記第１ポリシリコン層上に第５絶縁膜を堆積する工程、
を有し、
前記（ｄ）工程では、前記第１分離溝および前記第２分離溝は、前記第５絶縁膜を貫通して形成され、
前記（ｆ）工程では、前記第１絶縁膜および前記第５絶縁膜に前記研磨処理を施し、前記第１領域および前記第２領域において、前記第５絶縁膜を堆積時の膜厚よりも薄く残した状態で、前記研磨処理を終了する、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｇ）工程は、前記第１領域および前記第２領域において、前記第５絶縁膜を残した状態で実施する、半導体装置の製造方法。
【請求項１２】
請求項７記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ−１）前記第１領域および前記第２領域において、前記主面上に前記第１ゲート絶縁膜を形成する工程、
（ｂ−２）前記第２領域の前記第１ゲート絶縁膜を除去し、前記第１領域に前記第１ゲート絶縁膜を残す工程、
（ｂ−３）前記第２領域において、前記主面上に前記第２ゲート絶縁膜を形成する工程、
を含む、半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｂ−１）工程と前記（ｂ−２）工程との間に、
（ｂ−４）前記第１領域において前記第１ゲート絶縁膜を覆い、前記第２領域において前記第１ゲート絶縁膜を露出する窒化シリコン膜からなる第６絶縁膜を形成する工程、
を含む、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｂ−３）工程において、前記第２絶縁膜は、前記半導体基板の前記主面を熱酸化して形成する、半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
前記（ｂ−４）工程は、前記第１ゲート絶縁膜と前記第６絶縁膜との間に第３ポリシリコン層を形成する工程を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、不揮発性メモリを有する半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいは電荷トラップ性絶縁膜を有しており、浮遊ゲートあるいは電荷トラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。この電荷トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜であり、一例として、窒化シリコン膜等があげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のしきい値をシフトさせ記憶素子として動作させる。電荷蓄積領域として窒化シリコン膜等の電荷トラップ性絶縁膜を用いた場合は、電荷蓄積領域として導電性の浮遊ゲート膜を用いた場合と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れているために窒化シリコン膜の上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
特開２００８−５３８８６８号公報（特許文献１）には、自己整合型ＳＴＩ構造（ＳＡＳＴＩ）を用いたフラッシュメモリの製造方法が記載されている。例えば、ＳＴＩ構造を形成後にＯＮＯ層のエッチング工程を実施すると、ＳＴＩ構造の側面上にＯＮＯ残留物が生じ製品歩留りが低下する。そこで、ＯＮＯ層の形成後にＳＴＩトレンチをパターニングしてＳＴＩ構造を形成する製造方法を開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−５３８８６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明者の検討によれば、自己整合型ＳＴＩ構造（ＳＡＳＴＩ）を用いた不揮発性メモリを有する半導体装置の製造方法において、例えば隣接するメモリゲート線間が短絡するという課題が確認された。つまり、不揮発性メモリを有する半導体装置において、信頼性向上が望まれている。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置の製造方法は、半導体基板の主面上にゲート絶縁膜と第１ポリシリコン層を形成する工程、第１ポリシリコン層およびゲート絶縁膜を貫通して半導体基板に分離溝を形成する工程、分離溝を絶縁膜で埋め込んだ後、絶縁膜に研磨処理を施し、分離溝内に素子分離膜を形成する工程を有する。さらに、半導体装置の製造方法は、素子分離膜をエッチングして、素子分離膜の上面を後退させた後、第１ポリシリコン層上に第２ポリシリコン層を堆積し、異方性ドライエッチング法を用いてゲート電極を形成する工程、を有し、ゲート絶縁膜は、電荷蓄積部を有する絶縁膜を含む。
【発明の効果】
【０００８】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】本実施の形態の半導体装置の回路ブロック図である。
【図２】不揮発性メモリのメモリセル部の等価回路図である。
【図３】メモリセル部の要部平面図である。
【図４】図３のＡ−Ａ線およびＢ−Ｂ線に沿う断面図である。
【図５】不揮発性メモリのメモリセル部の製造工程中の断面図である。
【図６】図５に続く不揮発性メモリのメモリセル部の製造工程中の断面図である。
【図７】図６に続く不揮発性メモリのメモリセル部の製造工程中の断面図である。
【図８】図７に続く不揮発性メモリのメモリセル部の製造工程中の断面図である。
【図９】図８に続く不揮発性メモリのメモリセル部の製造工程中の断面図である。
【図１０】図９に続く不揮発性メモリのメモリセル部の製造工程中の断面図である。
【図１１】図１０に続く不揮発性メモリのメモリセル部の製造工程中の断面図である。
【図１２】図１１に続く不揮発性メモリのメモリセル部の製造工程中の断面図である。
【図１３】図１２に続く不揮発性メモリのメモリセル部の製造工程中の断面図である。
【図１４】図１３に続く不揮発性メモリのメモリセル部の製造工程中の断面図である。
【図１５】比較例である半導体装置の製造工程中の断面図である。
【図１６】変形例に係る半導体装置の不揮発性メモリのメモリセル部の構造を示す断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１１】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１２】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１３】
（実施の形態）
＜半導体装置について＞
図１は、本実施の形態の半導体装置（半導体チップＣＨＰ）の回路ブロック図、図２は、不揮発性メモリのメモリセル部の等価回路図、図３は、メモリセル部の要部平面図、図４は、図３のＡ−Ａ線およびＢ−Ｂ線に沿う断面図である。図４において、Ａ−Ａ線に沿う断面図（ＡＡ断面図と呼ぶ）では１つのメモリセルＭＣを構成するメモリトランジスタＭＴと選択トランジスタＳＴとを、それぞれ、メモリトランジスタ形成領域１Ａおよび選択トランジスタＳＴに示しており、Ｂ−Ｂ線に沿う断面図（ＢＢ断面図と呼ぶ）では、隣接する２つのメモリトランジスタＭＴをメモリトランジスタ形成領域１Ａに示している。
【００１４】
図１に示すように、半導体装置（半導体チップＣＨＰ）は、不揮発性メモリ１、ＣＰＵ（Central Processing Unit）２、ＲＯＭ（Read Only Memory）３、ＲＡＭ（Random Access Memory）４、アナログ回路５およびＩ／Ｏ（Input/Output）回路６を有する。
【００１５】
半導体装置は、相対的に低い電圧で駆動する低耐圧ＭＩＳＦＥＴと、相対的に高い電圧で駆動する高耐圧ＭＩＳＦＥＴとを含んでいる。ＣＰＵ２、ＲＯＭ３およびＲＡＭ４などは、主に低耐圧ＭＩＳＦＥＴで構成され、不揮発性メモリ１、アナログ回路５およびＩ／Ｏ回路６は、主に、高耐圧ＭＩＳＦＥＴで構成されている。高耐圧ＭＩＳＦＥＴおよび低耐圧ＭＩＳＦＥＴの駆動電圧は、たとえば、３．３Ｖおよび１．８Ｖである。両者の駆動電圧が異なるため、高耐圧ＭＩＳＦＥＴは低耐圧ＭＩＳＦＥＴよりも、そのゲート絶縁膜が厚い、ゲート長が長い等の特徴を有する。低耐圧ＭＩＳＦＥＴは、ｐ型低耐圧ＭＩＳＦＥＴおよびｎ型低耐圧ＭＩＳＦＥＴを含み、高耐圧ＭＩＳＦＥＴは、ｐ型高耐圧ＭＩＳＦＥＴおよびｎ型高耐圧ＭＩＳＦＥＴを含んでいる。
【００１６】
図２に示すように、不揮発性メモリ１は、行列状に配置された多数のメモリセルＭＣで構成されている。メモリセルＭＣは、直列接続されたメモリトランジスタＭＴと選択トランジスタＳＴとで構成されている。選択トランジスタＳＴは、前述のｎ型高耐圧ＭＩＳＦＥＴと同様の構造を有する。メモリトランジスタＭＴは、電荷蓄積部を有する為、選択トランジスタＳＴとは異なるゲート絶縁膜の構造を有する。メモリセルＭＣの一端はビット線ＢＬに接続され、他端はソース線ＳＬに接続されている。さらに、メモリセルＭＣは、メモリゲート線ＭＧＬおよび選択ゲート線ＳＧＬに接続されている。ここでは、メモリトランジスタＭＴと選択トランジスタＳＴからなるメモリセルＭＣを示すが、選択トランジスタＳＴを省略して複数のメモリトランジスタＭＴを行列状に配置して不揮発性メモリ１を構成しても良い。
【００１７】
図３に示すように、ビット線ＢＬは、例えば、Ｘ方向に延在し、ソース線ＳＬ、メモリゲート線ＭＧＬおよび選択ゲート線ＳＧＬは、Ｘ方向に直交するＹ方向に延在している。メモリセルＭＣの一端は、プラグ電極ＰＧ１およびＰＧ２を介してビット線ＢＬに接続され、メモリセルＭＣの他端は、プラグ電極ＰＧ１を介してソース線ＳＬに接続されている。また、Ｘ方向に延在する活性領域ＡＣＴには複数のメモリセルＭＣが形成されている。そして、Ｘ方向に延在する複数の活性領域ＡＣＴは、所定の間隔でＹ方向に配置されている。Ｙ方向において、隣接する活性領域ＡＣＴ間は、素子分離膜ＳＴＩで電気的に分離されている。Ｙ方向において、隣接する２つのメモリセルＭＣは、素子分離膜ＳＴＩ上をＸ方向に延在する仮想線（図示せず）に対して線対称に配置されている。また、Ｘ方向に隣接する２つのメモリセルＭＣは、ビット線ＢＬに接続されるプラグ電極ＰＧ１をＹ方向に接続する仮想線（図示せず）に対して線対称に配置されており、さらに、Ｙ方向に延在するソース線ＳＬに対して線対称に配置されている。
【００１８】
図４のＡＡ断面図に示すように、メモリトランジスタＭＴは、メモリゲートＭＧ、ソースＭＳ、ドレインＭＤ、ゲート絶縁膜ＧＩ２を有し、選択トランジスタＳＴは、選択ゲートＳＧ、ソースＳＳ、ドレインＳＤ、ゲート絶縁膜ＧＩ１を有する。なお、メモリゲートＭＧまたは選択ゲートＳＧは、紙面の垂直方向に延在しており、図３に示すメモリゲート線ＭＧＬまたは選択ゲート線ＳＧＬを構成している。言い換えると、メモリゲート線ＭＧＬまたは選択ゲート線ＳＧＬの一部分が、メモリゲートＭＧまたは選択ゲートＳＧとなっている。また、ソースＭＳおよびドレインＭＤ、ならびに、ソースＳＳおよびドレインＳＤは、便宜上、図４に示すように呼ぶが、電位関係によりソースとドレインが逆転する場合が有る。
【００１９】
メモリトランジスタＭＴおよび選択トランジスタＳＴは、例えば、ｐ型の単結晶シリコンからなる半導体基板ＳＵＢの活性領域ＡＣＴに形成されている。活性領域ＡＣＴは、その領域を素子分離膜ＳＴＩによって規定されている。メモリトランジスタＭＴおよび選択トランジスタＳＴは、半導体基板ＳＵＢ内に形成されたｐ型半導体領域であるウェル領域（図示せず）内に形成しても良い。
【００２０】
メモリトランジスタＭＴにおいて、ソースＭＳおよびドレインＭＤは、メモリゲートＭＧを挟むように配置され、半導体基板ＳＵＢ内に形成されている。メモリゲートＭＧは、ソースＭＳおよびドレインＭＤの間の領域であって、半導体基板ＳＵＢの主面ＳＵＢａ上にゲート絶縁膜ＧＩ２を介して形成されている。ゲート絶縁膜ＧＩ２の直下であって、ソースＭＳおよびドレインＭＤの間の領域がチャネル形成領域である。ソースＭＳおよびドレインＭＤは、それぞれ、ｎ型の半導体領域であり、ｎ型の半導体領域ＮＨおよびＮＭで構成されている。半導体領域ＮＭは、半導体領域ＮＨよりも低濃度であり、半導体領域ＮＨとチャネル形成領域との間に設けられている。また、メモリゲートＭＧは、ｎ型を有するポリシリコン層ＰＳ２およびＰＳ３の積層構造で構成されている。そして、ポリシリコン層ＰＳ２およびＰＳ３は、互いに、電気的に接続されている。また、ゲート絶縁膜ＧＩ２は、絶縁層Ｚ３と、絶縁層Ｚ３上に形成された絶縁層Ｚ４と、絶縁層Ｚ４上に形成された絶縁層Ｚ５との積層構造からなる。絶縁層Ｚ３およびＺ５は、酸化シリコン膜または酸窒化シリコン膜からなり、絶縁層Ｚ４は、窒化シリコン膜からなる。絶縁層Ｚ４は、その内部に電荷蓄積部（電荷蓄積層）を有する絶縁膜である。絶縁層Ｚ３およびＺ５は、電荷蓄積部を有する絶縁層Ｚ４の電荷が外部に漏れるのを防止するブロック層としての機能を有する。また、メモリゲートＭＧ、ソースＭＳおよびドレインＭＤの表面にはシリサイド層ＳｉＬが形成されている。シリサイド層ＳｉＬは、例えば、ニッケルシリサイド層またはニッケル白金シリサイド層等で構成されている。さらに、ゲート絶縁膜ＧＩ２およびメモリゲートＭＧからなる積層構造の側壁上に側壁絶縁膜ＳＷが設けられている。側壁絶縁膜ＳＷは、酸化シリコン膜、窒化シリコン膜または酸化シリコン膜と窒化シリコン膜との積層膜等で構成されている。
【００２１】
また、図４のＢＢ断面図に示すように、隣接するメモリトランジスタＭＴのゲート絶縁膜ＧＩ２は、素子分離膜ＳＴＩで分離されている。つまり、隣接する２つのメモリトランジスタＭＴにおいて、それぞれの、ゲート絶縁膜ＧＩ２に含まれる電荷蓄積部を有する絶縁層Ｚ４は、素子分離膜ＳＴＩで分離されている。その為、メモリセルＭＣの電荷蓄積部に保持された電荷が、隣接するメモリセルＭＣに電荷蓄積部に移動するのを防止することができる。従って、図３のＹ方向において、素子分離膜ＳＴＩの幅を狭くすることができ、不揮発性メモリ１の高集積化を実現出来る。また、図４のＢＢ断面図に示すように、隣接するメモリトランジスタＭＴにおいて、ポリシリコン層ＰＳ２は互いに分離されており、ポリシリコン層ＰＳ３を介して電気的に接続されている。
【００２２】
図４のＡＡ断面図に示すように、選択トランジスタＳＴにおいて、ソースＳＳおよびドレインＳＤは、選択ゲートＳＧを挟むように配置され、半導体基板ＳＵＢ内に形成されている。選択ゲートＳＧは、ソースＳＳおよびドレインＳＤの間の領域であって、半導体基板ＳＵＢの主面ＳＵＢａ上にゲート絶縁膜ＧＩ１を介して形成されている。ゲート絶縁膜ＧＩ１の直下であって、ソースＳＳおよびドレインＳＤの間の領域がチャネル形成領域である。ソースＳＳおよびドレインＳＤは、それぞれ、ｎ型の半導体領域であり、ｎ型の半導体領域ＮＨおよびＮＭで構成されている。半導体領域ＮＭは、半導体領域ＮＨよりも低濃度であり、半導体領域ＮＨとチャネル形成領域との間に設けられている。また、選択ゲートＳＧは、ｎ型を有するポリシリコン層ＰＳ１、ＰＳ２およびＰＳ３の積層構造で構成されている。そして、ポリシリコン層ＰＳ１、ＰＳ２およびＰＳ３は、互いに、電気的に接続されている。また、選択ゲートＳＧ、ソースＳＳおよびドレインＳＤの表面にはシリサイド層ＳｉＬが形成されている。さらに、ゲート絶縁膜ＧＩ１および選択ゲートＳＧからなる積層構造の側壁上に側壁絶縁膜ＳＷが設けられている。シリサイド層ＳｉＬおよび側壁絶縁膜ＳＷの構成は、前述と同様である。
【００２３】
メモリトランジスタＭＴと選択トランジスタＳＴとは直列接続されているため、メモリトランジスタＭＴのドレインＭＤと選択トランジスタＳＴのドレインＳＤとは、共通の半導体領域で構成されている。また、メモリトランジスタＭＴおよび選択トランジスタＳＴは、半導体基板ＳＵＢ上に形成された層間絶縁膜ＩＬ１で覆われている。層間絶縁膜ＩＬ１上には、第１層目の配線層で構成されたソース線ＳＬおよびパッド層ＰＤが設けられており、ソース線ＳＬは、層間絶縁膜ＩＬ１内に設けられたプラグ電極（導体層）ＰＧ１を介して選択トランジスタＳＴのソースＳＳに接続されている。また、パッド層ＰＤは、層間絶縁膜ＩＬ１内に設けられたプラグ電極ＰＧ１を介してメモリトランジスタＭＴのソースＭＳに接続されている。さらに、ソース線ＳＬおよびパッド層ＰＤは、層間絶縁膜ＩＬ１上に設けられた層間絶縁膜ＩＬ２で覆われており、層間絶縁膜ＩＬ２上には、第２層目の配線層で構成されたビット線ＢＬが設けられている。ビット線ＢＬは、層間絶縁膜ＩＬ２内に設けられたプラグ電極（導体層）ＰＧ２を介してパッド層ＰＤに接続されている。つまり、ビット線ＢＬは、プラグ電極ＰＧ２、パッド層ＰＤおよびプラグ電極ＰＧ１を介してメモリトランジスタＭＴのソースＭＳに接続されている。
【００２４】
層間絶縁膜ＩＬ１およびＩＬ２は、酸化シリコン膜または酸化シリコン膜と窒化シリコン膜との積層膜等で構成されている。第１層目および第２層目の配線層は、例えば、アルミニウム膜または銅膜を主体とする導体層で構成されており、プラグ電極ＰＧ１およびＰＧ２は、タングステン膜を主体とする導体層で構成されている。
【００２５】
本実施の形態の半導体装置（不揮発性メモリ１）は、図４のＢＢ断面図に示すように、隣接する２つのメモリトランジスタＭＴのゲート絶縁膜ＧＩ２（特に、蓄積電荷部を有する絶縁膜Ｚ４）が、素子分離膜ＳＴＩで分離されている。そのため、図３のＹ方向において、素子分離膜ＳＴＩの幅が縮小されても、蓄積電荷部に蓄積された電荷が隣接するメモリセルＭＣに漏れ込み、メモリセルＭＣが誤動作するのを防止することができる。つまり、半導体基板ＳＵＢの主面ＳＵＢａを基準として、素子分離膜ＳＴＩの上面ＳＴＩａは、ゲート絶縁膜ＧＩ２ａの上面よりも高いという構造上の特徴を有する。
【００２６】
また、図４のＢＢ断面図に示すように、半導体基板ＳＵＢの主面ＳＵＢａを基準として、素子分離膜ＳＴＩの上面ＳＴＩａは、ポリシリコン層ＰＳ２の上面ＰＳ２ａよりも低い。この構成により、図３に示す、隣接するメモリゲート線ＭＧＬ間、隣接する選択ゲート線ＳＧＬ間、または、隣接するメモリゲート線ＭＧＬと選択ゲート線ＳＧＬ間の短絡を防止することができる（詳細は、後述する）。
【００２７】
また、素子分離膜ＳＴＩの上面ＳＴＩａは、ゲート絶縁膜ＧＩ２の上面ＧＩ２ａ（より詳細には、絶縁膜Ｚ５の上面）よりも高いことが好適である。仮に、素子分離膜ＳＴＩの上面ＳＴＩａをゲート絶縁膜ＧＩ２の上面ＧＩ２ａより低くすると、後述のエッチバック工程において、ゲート絶縁膜ＧＩ２がエッチングされ、ゲート絶縁膜ＧＩ２の耐圧が低下するという問題が発生するからである。また、同様に、素子分離膜ＳＴＩの上面ＳＴＩａは、ゲート絶縁膜ＧＩ１の上面ＧＩ１ａよりも高いことが好適である（後述する図１０参照）。
【００２８】
＜半導体装置の製造工程について＞
次に、図５〜１４を用いて不揮発性メモリのメモリセル部の製造方法を説明する。図５〜１４は、不揮発性メモリのメモリセル部の製造工程中の断面図であり、図４に示したＡＡ断面図およびＢＢ断面図に対応している。
【００２９】
先ず、図５に示すように、主面ＳＵＢａおよび裏面ＳＵＢｂを有する半導体基板ＳＵＢを準備する。半導体基板ＳＵＢは、例えば１〜１８Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。主面ＳＵＢａは、前述のメモリトランジスタＭＴおよび選択トランジスタＳＴが形成される側の面であり、裏面ＳＵＢｂは、半導体基板ＳＵＢの厚さ方向において、主面ＳＵＢａとは反対側の面である。主面ＳＵＢａには、メモリトランジスタ形成領域１Ａおよび選択トランジスタ形成領域１Ｂが設けられている。次に、メモリトランジスタ形成領域１Ａおよび選択トランジスタ形成領域１Ｂにおいて、半導体基板ＳＵＢの主面ＳＵＢａに絶縁層Ｚ１を形成する。絶縁層Ｚ１は、選択トランジスタＳＴのゲート絶縁膜ＧＩ１となる絶縁膜である。絶縁層Ｚ１は、半導体基板ＳＵＢの主面ＳＵＢａを熱酸化することにより、例えば、７〜８ｎｍ程度の酸化シリコン膜を形成する。なお、熱酸化法として、例えば、ＩＳＳＧ（In Situ Steam Generation）酸化法を用いる。ＩＳＳＧ酸化法は、減圧したチャンバ内に水素と酸素を導入し、例えば、８００〜１１００℃の温度に加熱した半導体基板ＳＵＢの主面ＳＵＢａでラジカル酸化反応をさせることにより、半導体基板ＳＵＢの主面ＳＵＢａに酸化シリコン膜を形成するものである。
【００３０】
次に、図６に示すように、メモリトランジスタ形成領域１Ａの絶縁層Ｚ１を除去し、選択トランジスタ形成領域１Ｂに絶縁層Ｚ１を選択的に残す。そして、メモリトランジスタ形成領域１Ａにおいて、半導体基板ＳＵＢの主面ＳＵＢａを露出する。具体的は、メモリトランジスタ形成領域１Ａおよび選択トランジスタ形成領域１Ｂにおいて、絶縁層Ｚ１上に、順に、ポリシリコン層ＰＳ１および絶縁層Ｚ２を堆積する。ｎ型のポリシリコン層ＰＳ１の膜厚は、例えば２０〜３０ｎｍ、絶縁層Ｚ２は、例えば９０〜１００ｎｍの膜厚を有する窒化シリコン膜とする。次に、選択トランジスタ形成領域１Ｂを覆い、メモリトランジスタ形成領域１Ａを露出するフォトレジスト層ＰＲを絶縁層Ｚ２上に形成する。そして、フォトレジスト層ＰＲをマスクとして、エッチング法により、メモリトランジスタ形成領域１Ａの絶縁層Ｚ２、ポリシリコン層ＰＳ１および絶縁層Ｚ１を順次除去する。エッチングが終了後に図６に示すフォトレジスト層ＰＲを除去し、選択トランジスタ形成領域１Ｂに、絶縁層Ｚ１、ポリシリコン層ＰＳ１および絶縁層Ｚ２の積層構造体を形成する。
【００３１】
次に、図７に示すように、メモリトランジスタ形成領域１Ａに選択的に絶縁層Ｚ３〜Ｚ５からなるゲート絶縁膜ＧＩ２を形成する。具体的には、半導体基板ＳＵＢ上に絶縁層Ｚ３〜Ｚ５を順に形成する。絶縁層Ｚ３は、例えば、１〜３ｎｍの膜厚を有する酸化シリコン膜であり、半導体基板ＳＵＢの主面ＳＵＢａを熱酸化して形成する。なお、酸化シリコン膜を形成後に、熱窒化処理またはプラズマ窒化処理を行い、酸化シリコン膜に窒素を導入して酸窒化シリコン膜にすることも出来る。窒化処理を行うことで、界面準位の増加を抑制することができ、界面準位に電荷がトラップされてメモリトランジスタＭＴの閾値が変動するのを防止できる。ここで、選択トランジスタ形成領域１Ｂは、窒化シリコン膜からなる絶縁層Ｚ２で覆われているため、絶縁層Ｚ３は、メモリトランジスタ形成領域１Ａに選択的に形成され、選択トランジスタ形成領域１Ｂには形成されない。次に、絶縁層Ｚ３上に絶縁層Ｚ４を、ＣＶＤ（Chemical Vapor Deposition）法等を用いて堆積する。絶縁層Ｚ４は、窒化シリコン膜からなり、その膜厚は６〜１０ｎｍとする。絶縁層Ｚ４は、メモリトランジスタ形成領域１Ａおよび選択トランジスタ形成領域１Ｂに形成される。次に、絶縁層Ｚ４上に絶縁層Ｚ５を形成する。絶縁層Ｚ５は、ＣＶＤ法または熱酸化法を用いて形成した酸化シリコン膜からなり、その膜厚は２〜４ｎｍとする。熱酸化法として、前述のＩＳＳＧ酸化法を用いることもでき、その場合、絶縁層Ｚ５は酸窒化シリコン膜となる。図示していないが、絶縁層Ｚ４およびＺ５は、メモリトランジスタ形成領域１Ａおよび選択トランジスタ形成領域１Ｂに形成される。
【００３２】
次に、エッチング法を用いて、図示しないフォトレジスト層をマスクとして、選択トランジスタ形成領域１Ｂの絶縁層Ｚ５およびＺ４を除去し、メモリトランジスタ領域１Ａにのみ絶縁層Ｚ３〜Ｚ５の積層膜からなるゲート絶縁膜ＧＩ２を残す。ここで、選択トランジスタ形成領域１Ｂを窒化シリコン膜からなる絶縁層Ｚ２で覆っている為、絶縁層Ｚ３およびＺ５の熱酸化工程において、選択トランジスタ形成領域１Ｂの絶縁層Ｚ１の膜厚が増加するのを防止することができる。さらに、絶縁層Ｚ５およびＺ４のエッチング工程において、絶縁層Ｚ１がエッチングされるのを防止することができる。次に、メモリトランジスタ形成領域１Ａのゲート絶縁膜ＧＩ２を図示しないフォトレジスト層で覆い、選択トランジスタ形成領域１Ｂの絶縁層Ｚ２をエッチング除去する。このエッチング工程において、絶縁層Ｚ１はポリシリコン層ＰＳ１で保護されているため、絶縁層Ｚ１の膜質が劣化するのを防止することができる。
【００３３】
次に、図８に示すように、半導体基板ＳＵＢに分離溝ＴＲを形成する。具体的には、メモリトランジスタ形成領域１Ａのゲート絶縁膜ＧＩ２上、および、選択トランジスタ形成領域１Ｂのポリシリコン層ＰＳ１上にポリシリコン層ＰＳ２および絶縁層Ｚ６を順次堆積する。ｎ型のポリシリコン層ＰＳ２は、ｎ型のポリシリコン層ＰＳ１と接触しており、電気的に接続されている。ポリシリコン層ＰＳ２の膜厚は、例えば２０〜３０ｎｍ、絶縁層Ｚ６は、例えば９０〜１００ｎｍの膜厚を有する窒化シリコン膜とする。次に、素子分離膜ＳＴＩの形成領域に対応する開口ＯＰを有するフォトレジスト層ＰＲを絶縁層Ｚ６上に形成する。そして、開口ＯＰに対応する領域において、半導体基板ＳＵＢの内部に分離溝ＴＲを形成する。分離溝ＴＲは、半導体基板ＳＵＢの主面ＳＵＢａから深さ３〜４μｍの深さを有する。ここで、分離溝ＴＲは、メモリトランジスタ形成領域１Ａにおいて、絶縁層Ｚ６、ポリシリコン層ＰＳ２およびゲート絶縁膜ＧＩ２を貫通し、選択トランジスタ形成領域１Ｂにおいて、絶縁層Ｚ６、ポリシリコン層ＰＳ２およびＰＳ１ならびにゲート絶縁膜ＧＩ１を貫通している。次に、図８に示すフォトレジスト層ＰＲを除去する。
【００３４】
次に、図９に示すように、分離溝ＴＲ内に素子分離膜ＳＴＩを形成する。具体的には、絶縁層Ｚ６上に、例えば、酸化シリコン膜からなる絶縁膜を堆積させる。そして、分離溝ＴＲ内部に酸化シリコン膜からなる絶縁膜を充填し、分離溝ＴＲ内に酸化シリコン膜からなる絶縁膜を埋め込む。次に、絶縁膜Ｚ６上の絶縁膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学的機械的研磨）法などを用いて研磨することで、分離溝ＴＲの外部の不要な絶縁膜を除去し、かつ分離溝ＴＲ内に絶縁膜を残すことにより、分離溝ＴＲを埋める素子分離膜ＳＴＩを形成することができる。この研磨工程において、絶縁膜Ｚ６上の絶縁膜を完全に除去する為に絶縁膜Ｚ６にも研磨を施すことが好適であるが、絶縁膜Ｚ６を薄く残すように研磨工程を終了させることが肝要である。なぜなら、研磨工程でポリシリコン層ＰＳ２が露出すると、ポリシリコン層ＰＳ２およびＰＳ１が急激に研磨されるため、ポリシリコン層ＰＳ２およびＰＳ１の膜厚制御が困難となるためである。前述の「絶縁膜Ｚ６を薄く残す」とは、研磨工程後の絶縁膜Ｚ６の膜厚が、研磨前（言い換えると、堆積時）の絶縁膜Ｚ６の膜厚よりも薄くなっていることを意味するものである。因みに、研磨工程後の絶縁膜Ｚ６の膜厚は、メモリトランジスタ形成領域１Ａおよび選択トランジスタ形成領域１Ｂの両方において、研磨前（言い換えると、堆積時）の絶縁膜Ｚ６の膜厚よりも薄くなっている。
【００３５】
次に、図１０に示すように、素子分離膜ＳＴＩの上面ＳＴＩａを半導体基板ＳＵＢの裏面ＳＵＢｂ側に後退（降下）させる。図９で説明した研磨工程の終了時点では、素子分離膜ＳＴＩの上面ＳＴＩａは、研磨された絶縁膜Ｚ６の上面Ｚ６ａとほぼ等しい高さを有している。言い換えると、素子分離膜ＳＴＩの上面ＳＴＩａは、ポリシリコン層ＰＳ２の上面よりも高い。研磨工程の終了後に、素子分離膜ＳＴＩにエッチング処理（エッチバックと呼ぶ）を施し、半導体基板ＳＵＢの主面ＳＵＢａまたは裏面ＳＵＢｂ側に後退（降下）させる。ここで、高さの基準は、半導体基板ＳＵＢの主面ＳＵＢａまたは裏面ＳＵＢｂとする。素子分離膜ＳＴＩの上面ＳＴＩａは、極力低くすることが好ましい。後述するが、図３に示す、隣接するメモリゲート線ＭＧＬ間、隣接する選択ゲート線ＳＧＬ間または隣接するメモリゲート線ＭＧＬと選択ゲート線ＳＧＬ間がショートする為である。例えば、メモリトランジスタ形成領域１Ａのポリシリコン層ＰＳ２の上面ＰＳ２ａよりも低くするのが好適である。ただし、ゲート絶縁膜ＧＩ１の上面ＧＩ１ａまたはゲート絶縁膜ＧＩ２の上面ＧＩ２ａよりも高くするのが好適である。なぜなら、素子分離膜ＳＴＩの上面ＳＴＩａを過剰に低くすると、エッチング工程において、ゲート絶縁膜ＧＩ１またはＧＩ２がダメージを受けるため、ゲート絶縁膜ＧＩ１またはＧＩ２と素子分離膜ＳＴＩとの境界部において、ゲート絶縁膜ＧＩ１またはＧＩ２耐圧が低下するからである。次に、ポリシリコン層ＰＳ２上の絶縁膜Ｚ６を除去する。ポリシリコン層ＰＳ２を研磨された絶縁膜６で覆った状態で、エッチバックをする為、ポリシリコン層ＰＳ２がエッチングされるのを防止することができる。
【００３６】
次に、図１１に示すように、メモリトランジスタ形成領域１Ａおよび選択トランジスタ形成領域１Ｂにおいて、ポリシリコン層ＰＳ２上および素子分離膜ＳＴＩ上にポリシリコン層ＰＳ３を堆積する。ｎ型のポリシリコン層ＰＳ３の膜厚は、例えば１３０〜１５０ｎｍとする。ポリシリコン層ＰＳ３の膜厚は、ポリシリコン層ＰＳ１およびＰＳ２の膜厚よりも厚い。図９および図１０のＢＢ断面図に示すように、図３のＹ方向において、隣接するメモリトランジスタＭＴのポリシリコン層ＰＳ２は互いに分離されている。そして、ポリシリコン層ＰＳ３は、分離されたポリシリコン層ＰＳ２を互いに電気的に接続する。
【００３７】
次に、図１２のＡＡ断面図に示すように、メモリトランジスタ形成領域１Ａにおいて、ポリシリコン層ＰＳ３およびＰＳ２ならびに絶縁膜Ｚ３〜Ｚ５をパターニングし、メモリゲートＭＧおよびゲート絶縁膜ＧＩ２を形成する。また、図１２のＢＢ断面図に示すように、パターニングされたポリシリコン層ＰＳ３によりメモリゲート線ＭＧＬが形成され、互いに分離していたポリシリコン層ＰＳ２は、メモリゲート線ＭＧＬ（ポリシリコン層ＰＳ３）によって互いに接続される。また、図１２のＡＡ断面図に示すように、選択トランジスタ形成領域１Ｂにおいて、ポリシリコン層ＰＳ３〜ＰＳ１および絶縁膜Ｚ１をパターニングし、選択ゲートＳＧおよびゲート絶縁膜ＧＩ１を形成する。ポリシリコン層ＰＳ３は、図３のメモリゲート線ＭＧＬおよび選択ゲート線ＳＧＬの形状にパターニングされる。なお、図１２では、ゲート絶縁膜ＧＩ１およびＧＩ２を完全にパターニングする例を説明したが、ゲート絶縁膜ＧＩ１の絶縁膜Ｚ１を、半導体基板ＳＵＢの主面ＳＵＢａ上に、薄く残しても良い。また、同様に、ゲート絶縁膜ＧＩ２の絶縁膜Ｚ３を、導体基板ＳＵＢの主面ＳＵＢａ上に、薄く残しても良い。
【００３８】
ここで、図１５を用いて比較例である半導体装置の製造方法を説明する。図１５は、比較例である半導体装置の製造工程中の断面図（ＡＡ断面図）である。比較例は、本実施の形態の図１０で説明したエッチバックを実施しない例である。例えば、半導体基板ＳＵＢの主面ＳＵＢａを基準として、素子分離膜ＳＴＩの上面ＳＴＩａは、ポリシリコン層ＰＳ２の上面ＰＳ２ａよりも高い。このような状態で、異方性ドライエッチング法を用いてメモリゲートＭＧおよび選択ゲートＳＧをパターニングすると、素子分離膜ＳＴＩの側壁に沿って、ポリシリコン層からなるエッチング残渣ＥＲが残ってしまう。つまり、図３に示す活性領域ＡＣＴの周囲に沿って、素子分離膜ＳＴＩの側壁上にエッチング残渣ＥＲが形成されてしまうため、隣接するメモリゲート線ＭＧＬ間、隣接する選択ゲート線ＳＧＬ間、または、隣接するメモリゲート線ＭＧＬと選択ゲート線ＳＧＬ間がエッチング残渣ＥＲで短絡してしまうという課題が、本願発明者により確認された。本実施の形態では、素子分離膜ＳＴＩにエッチバック処理を施すことにより、素子分離膜ＳＴＩの上面ＳＴＩａを半導体基板ＳＵＢの裏面ＳＴＩｂ側に後退させることにより、エッチング残渣ＥＲの形成を防止することができる。
【００３９】
次に、図１２のＡＡ断面図に示すように、メモリゲートＭＧおよび選択ゲートＳＧの両端であって、半導体基板ＳＵＢ内にｎ型の半導体領域ＮＭを形成する。半導体領域ＮＭは、半導体基板ＳＵＢ内に、リンまたはヒ素等のｎ型不純物をイオン注入して形成する。イオン注入は、メモリゲートＭＧおよび選択ゲートＳＧに対して自己整合で行うため、半導体領域ＮＭは、活性領域ＡＣＴ内であって、かつ、メモリゲートＭＧおよび選択ゲートＳＧから露出した領域に形成される。メモリトランジスタＭＴおよび選択トランジスタＳＴにおいて、半導体領域ＮＭを別工程で形成しても良く、異なる不純物濃度としても良い。
【００４０】
次に、図１３のＡＡ断面図に示すように、側壁絶縁膜ＳＷおよび半導体領域ＮＨを形成する。側壁絶縁膜ＳＷは、メモリゲートＭＧおよびゲート絶縁膜ＧＩ２の側壁上、ならびに、選択ゲートＳＧおよびゲート絶縁膜ＧＩ１の側壁上に形成されている。例えば、側壁絶縁膜ＳＷを形成する絶縁膜を半導体基板ＳＵＢ上に堆積した後、絶縁膜に異方性ドライエッチングを施すことにより、側壁絶縁膜ＳＷを形成する。次に、メモリゲートＭＧおよび選択ゲートＳＧの両端であって、半導体基板ＳＵＢ内にｎ型の半導体領域ＮＨを形成する。半導体領域ＮＨは、半導体基板ＳＵＢ内に、リンまたはヒ素等のｎ型不純物をイオン注入して形成する。イオン注入は、メモリゲートＭＧ、選択ゲートＳＧおよび側壁絶縁膜ＳＷに対して自己整合で行うため、半導体領域ＮＨは、活性領域ＡＣＴ内であって、かつ、メモリゲートＭＧ、選択ゲートＳＧおよび側壁絶縁膜ＳＷから露出した領域に形成される。
【００４１】
次に、図１４に示すように、半導体領域ＮＨ、メモリゲートＭＧおよび選択ゲートＳＧの上面にシリサイド層ＳｉＬを形成する。
【００４２】
さらに、図４に示すように、層間絶縁膜ＩＬ１、プラグ電極ＰＧ１、ソース線ＳＬ、パッド層ＰＤ、層間絶縁膜ＩＬ２およびビット線ＢＬを順に形成する。本実施の形態の不揮発性メモリセルを有する半導体装置は、少なくとも前述の工程を経て形成される。
【００４３】
本実施の形態の半導体装置の製造方法によれば、以下の効果を得ることができる。
【００４４】
分離溝ＴＲに絶縁膜を充填した後、絶縁膜に研磨処理を施して、分離溝ＴＲ内に絶縁膜からなる素子分離膜ＳＴＩを形成する。その後に、素子分離膜ＳＴＩにエッチバック処理を施しているため、メモリゲートＭＧまたは選択ゲートＳＧのパターニング工程において、隣接するメモリゲート線ＭＧＬ間、隣接する選択ゲート線ＳＧＬ間、または、隣接するメモリゲート線ＭＧＬと選択ゲート線ＳＧＬ間の短絡を防止することができる。
【００４５】
エッチバック工程において、素子分離膜ＳＴＩの上面ＳＴＩａをポリシリコン層ＰＳ２の上面ＰＳ２ａよりも低くしたことにより、上記短絡を防止することができる。
【００４６】
また、エッチバック工程において、素子分離膜ＳＴＩの上面ＳＴＩａをゲート絶縁膜ＧＩ１またはＧＩ２の上面ＧＩ１ａまたはＧＩ２ａよりも高くしたことにより、ゲート絶縁膜ＧＩ１またはＧＩ２の耐圧劣化を防止することができる。
【００４７】
選択トランジスタ形成領域１Ｂに、選択トランジスタＳＴ用のゲート絶縁膜ＧＩ１を形成し、その後に、メモリトランジスタ形成領域１Ａに、メモリトランジスタＭＴ用のゲート絶縁膜ＧＩ２を形成したことにより、ゲート絶縁膜ＧＩ２（特に、絶縁膜Ｚ３またはＺ５）の膜厚制御を容易化することができる。そして、メモリセルＭＣの書き込み、消去特性の変動を防止できる。仮に、ゲート絶縁膜ＧＩ２を先に形成し、その後に、ゲート絶縁膜ＧＩ１を形成する場合、ゲート絶縁膜ＧＩ１形成時の熱処理により、ゲート絶縁膜ＧＩ２（特に、絶縁膜Ｚ３またはＺ５）の膜厚が変動してしまうからである。
【００４８】
また、ゲート絶縁膜ＧＩ２の形成時に、先に形成されたゲート絶縁膜ＧＩ１が窒化シリコン膜からなる絶縁膜Ｚ２で覆われているため、ゲート絶縁膜ＧＩ１の膜厚変動を防止することができる。また、ゲート絶縁膜ＧＩ１と絶縁膜Ｚ２との間に、ポリシリコン層ＰＳ１を介在させているため、絶縁膜Ｚ２の除去工程において、ゲート絶縁膜ＧＩ１の膜質が劣化するのを防止することができる。
【００４９】
なお、変形例として、ゲート絶縁膜ＧＩ１を覆うポリシリコン層ＰＳ１を省略することができる。つまり、図６において、選択トランジスタ形成領域１Ｂのゲート絶縁膜ＧＩ１は、ポリシリコン層ＰＳ１を介することなく、直接、絶縁膜Ｚ２で覆われる。図１６は、変形例に係る半導体装置の不揮発性メモリのメモリセル部の構造を示す断面図である。ポリシリコン層ＰＳ１を省略したことにより、メモリトランジスタＭＴと選択トランジスタＳＴの高さをほぼ等しくすることができる。つまり、メモリトランジスタ形成領域１Ａと選択トランジスタ形成領域１Ｂの段差を緩和することができる。
【００５０】
上記実施の形態は、メモリトランジスタＭＴと選択トランジスタＳＴとを用いて説明したが、前述の高耐圧ＭＩＳＦＥＴは、選択トランジスタＳＴと同様の構造であるため、上記実施の形態の選択トランジスタＳＴを高耐圧ＭＩＳＦＥＴと読み替えることができる。また、低耐圧ＭＩＳＦＥＴは、ゲート絶縁膜の膜厚が、選択トランジスタＳＴのゲート絶縁膜ＧＩ１の膜厚より薄い点を除き同様の構造である。従って、ゲート絶縁膜の膜厚を除き、上記実施の形態の選択トランジスタＳＴを低耐圧ＭＩＳＦＥＴと読み替えることができる。例えば、選択トランジスタＳＴをｐ型の高耐圧ＭＩＳＦＥＴに読み替える場合には、選択トランジスタＳＴのソースＳＳおよびドレインＳＤを構成する半導体領域ＮＭおよびＮＨは、ｎ型の半導体領域ではなく、ｐ型半導体領域となる。さらに、メモリゲートＭＧは、ｐ型を有するポリシリコン層ＰＳ２およびＰＳ３の積層構造で構成されることとなる。そして、ゲート絶縁膜ＧＩ２の形成時に、先に形成されたゲート絶縁膜ＧＩ１が窒化シリコン膜からなる絶縁膜Ｚ２で覆われているため、ｐ型の高耐圧ＭＩＳＦＥＴのＮＢＴＩ（Negative Bias Temperature Instability）劣化を防止することができる。仮に、ゲート絶縁膜ＧＩ１を窒化シリコン膜からなる絶縁膜Ｚ２で覆うことなく、ゲート絶縁膜ＧＩ２を構成する絶縁膜Ｚ３に酸窒化処理を施すと、例えば一酸化窒素（ＮＯ）ガスがゲート絶縁膜ＧＩ１と半導体基板ＳＵＢとの界面に達し、ｐ型の高耐圧ＭＩＳＦＥＴのＮＢＴＩが悪化してしまう。
【００５１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。上記実施の形態に記載された内容の一部を以下に記載する。
［付記１］
主面と裏面とを有し、前記主面に第１活性領域および第２活性領域を備える半導体基板と、
前記第１活性領域と前記第２活性領域との間において、前記半導体基板に埋め込まれ、前記第１活性領域と前記第２活性領域とを互いに分離する素子分離膜と、
前記第１活性領域内において、前記主面上に形成された第１ゲート絶縁膜と、
前記第１活性領域内において、前記第１ゲート絶縁膜上に形成された第１ポリシリコン層と、
前記第２活性領域内において、前記主面上に形成された第２ゲート絶縁膜と、
前記第２活性領域内において、前記第２ゲート絶縁膜上に形成された第２ポリシリコン層と、
前記第１ポリシリコン層および前記第２ポリシリコン層に接続され、前記第１活性領域、前記素子分離膜および前記第２活性領域上に連続して延在する第３ポリシリコン層と、
を有し、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜は、それぞれ、第１絶縁膜と、前記第１絶縁膜上に形成され、電荷蓄積部を有する第２絶縁膜と、前記第２絶縁膜上に形成された第３絶縁膜とを含み、
前記半導体基板の前記主面を基準とし、前記素子分離膜の第１上面は、前記第１ゲート絶縁膜の第２上面よりも高く、前記第１ポリシリコン層の第３上面より低い、半導体装置。
［付記２］
付記１記載の半導体装置において、
前記素子分離膜の第１上面は、前記第２ゲート絶縁膜の第４上面よりも高く、前記第２ポリシリコン層の第５上面より低い、半導体装置。
［付記３］
付記１記載の半導体装置において、
前記第２絶縁膜は、窒化シリコン膜からなる、半導体装置。
［付記４］
付記１記載の半導体装置において、
前記第１絶縁膜は、酸化シリコン膜または酸窒化シリコン膜からなる、半導体装置。
［付記５］
付記１記載の半導体装置において、
前記第３絶縁膜は、酸化シリコン膜または酸窒化シリコン膜からなる、半導体装置。
［付記６］
（ａ）主面と裏面とを有し、前記主面に第１領域と第２領域とを備える半導体基板を準備する工程、
（ｂ）前記第１領域および前記第２領域において、前記主面上に第１ゲート絶縁膜を形成する工程、
（ｃ）前記第１領域において、前記第１ゲート絶縁膜を覆う第１ポリシリコン層および第１絶縁膜を形成する工程、
（ｄ）前記第２領域において、第１ポリシリコン層および第１絶縁膜から露出した前記第１ゲート絶縁膜を除去する工程、
（ｅ）前記第２領域において、前記主面上に第２ゲート絶縁膜を形成する工程、
（ｆ）前記第１絶縁膜を除去した後に、前記第１領域の前記第１ポリシリコン層上および前記第２領域の前記第２ゲート絶縁膜上に第２ポリシリコン層を形成する工程、
（ｇ）前記第１領域および前記第２領域において、前記第２ポリシリコン層上に第３絶縁膜を形成する工程、
（ｈ）前記第１領域において、前記第３絶縁膜、前記第２ポリシリコン層、前記第１ポリシリコン層および前記第１ゲート絶縁膜を貫通して前記半導体基板に第１分離溝を形成し、前記第２領域において、前記第３絶縁膜、前記第２ポリシリコン層および前記第２ゲート絶縁膜を貫通して前記半導体基板に第２分離溝を形成する工程、
（ｉ）前記第３絶縁膜上に第４絶縁膜を堆積し、前記第１分離溝および前記第２分離溝を前記第４絶縁膜で埋め込む工程、
（ｊ）前記第４絶縁膜および前記第３絶縁膜に研磨処理を施し、前記第１領域および前記第２領域において、前記第４絶縁膜を除去し、前記第１分離溝内および前記第２分離溝内に前記第４絶縁膜からなる素子分離膜を形成する工程、
（ｋ）前記素子分離膜をエッチングし、前記素子分離膜の第１上面を前記半導体基板の前記裏面側に後退させる工程、
（ｌ）前記第１領域および前記第２領域において、前記第３絶縁膜を除去した後に第３ポリシリコン層を堆積する工程、
（ｍ）異方性ドライエッチング法を用いて前記第３ポリシリコン層、前記第２ポリシリコン層及び前記第１ポリシリコン層を加工して前記第１領域に第１ゲート電極を形成し、前記異方性ドライエッチング法を用いて前記第３ポリシリコン層および前記第２ポリシリコン層を加工して前記第２領域に第２ゲート電極を形成する工程、
を有し、
前記第２ゲート絶縁膜は、第５絶縁膜と、前記第５絶縁膜上に形成され、電荷蓄積部を有する第６絶縁膜と、前記第６絶縁膜上に形成された第７絶縁膜とを含む、半導体装置の製造方法。
［付記７］
付記６記載の半導体装置の製造方法において、
前記第１絶縁膜は、窒化シリコン膜からなり、
前記第５絶縁膜は、前記半導体基板の前記主面を熱酸化して形成する、半導体装置の製造方法。
［付記８］
付記６記載の半導体装置の製造方法において、
前記（ｊ）工程では、化学的機械的研磨法を用い、前記第１領域および前記第２領域において、前記第３絶縁膜を堆積時の膜厚よりも薄く残した状態で、前記研磨処理を終了する、半導体装置の製造方法。
［付記９］
付記６記載の半導体装置の製造方法において、
前記（ｋ）工程の終了段階で、前記半導体基板の前記主面を基準とし、前記第１上面は、前記第７絶縁膜の第２上面よりも高い、半導体装置の製造方法。
［付記１０］
付記６記載の半導体装置の製造方法において、
前記（ｋ）工程の終了段階で、前記半導体基板の前記主面を基準とし、前記第１上面は、前記第１ゲート絶縁膜の第３上面よりも高い、半導体装置の製造方法。
【符号の説明】
【００５２】
ＡＣＴ  活性領域
ＢＬ  ビット線
ＣＨＰ  半導体チップ
ＥＲ  エッチング残渣
ＧＩ１、ＧＩ２  ゲート絶縁膜
ＧＩ１ａ、ＧＩ２ａ  上面
ＩＬ１、ＩＬ２  層間絶縁膜
ＭＣ  メモリセル部
ＭＤ  ドレイン
ＭＧ  メモリゲート
ＭＧＬ  メモリゲート線
ＭＳ  ソース
ＭＴ  メモリトランジスタ
ＮＨ  半導体領域
ＮＭ  半導体領域
ＯＰ  開口
ＰＤ  パッド層
ＰＧ１、ＰＧ２  プラグ電極（導体層）
ＰＲ  フォトレジスト層
ＰＳ１、ＰＳ２、ＰＳ３  ポリシリコン層（シリコン層、導体層）
ＰＳ２ａ  上面
ＳＤ  ドレイン
ＳＧ  選択ゲート
ＳＧＬ  選択ゲート線
ＳｉＬ  シリサイド層
ＳＬ  ソース線
ＳＳ  ソース
ＳＴ  選択トランジスタ
ＳＴＩ  素子分離膜
ＳＴＩａ  上面
ＳＵＢ  半導体基板
ＳＷ  側壁絶縁膜
ＴＲ  分離溝
Ｚ１〜Ｚ６  絶縁層（絶縁膜）
Ｚ６ａ  上面
１  不揮発性メモリ
１Ａ  メモリトランジスタ形成領域
１Ｂ  選択トランジスタ形成領域
２  ＣＰＵ
３  ＲＯＭ
４  ＲＡＭ
５  アナログ回路
６  Ｉ／Ｏ回路
【図１】
2019204884.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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