(57)【要約】【課題】リップル補償器とそれを含むデータ駆動回路及び半導体装置を提供する。【解決手段】本発明の半導体装置は、入力データを受信すると共に第１ノードを介して第１電源電圧の提供を受け、入力データを駆動して出力データを生成するデータ駆動回路と、第１ノードに連結され、データ駆動回路と並列に入力データを受信して入力データのパターンに対応するように補償電流を生成し、生成された補償電流を第１ノードに供給して第１電源電圧のリップルを低減させるリップル補償器と、を具備することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力データを受信すると共に第１ノードを介して第１電源電圧の供給を受け、前記入力データを駆動して出力データを生成するデータ駆動回路と、
前記第１ノードに連結され、前記データ駆動回路と並列に前記入力データを受信して前記入力データのパターンに対応するように補償電流を生成し、前記生成された補償電流を前記第１ノードに供給して前記第１電源電圧のリップルを低減させるリップル補償器と、を具備することを特徴とする半導体装置。
【請求項２】
前記リップル補償器は、前記入力データのパターンに遷移が生じるときにのみ前記補償電流を生成することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記データ駆動回路は、前記入力データの立ち上がりエッジのタイミングで交流電流を消費し、
前記リップル補償器は、前記入力データの立ち上がりエッジに同期して前記補償電流を生成することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記データ駆動回路によって消費される交流電流のレベルと前記リップル補償器で生成される前記補償電流のレベルとは、互いに同一であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記リップル補償器は、
第２電源電圧と第２ノードとの間に連結されてダイオード連結構造を有する第１トランジスタと、
前記入力データを受信するバッファと、
前記第２ノードと前記バッファの出力端との間に連結された補償キャパシタと、を含み、
前記補償電流は、前記第１ノードに印加される電圧と前記入力データの立ち上がり遷移によってそのレベルが上昇する前記第２ノードの電圧との間のレベル差に基づいて生成されることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記バッファは、第３電源電圧によって駆動され、
前記第２ノードの電圧レベルは、
前記入力データがロジックローに対応するとき、前記第２電源電圧に相当するレベルを有し、
前記入力データがロジックハイに遷移するとき、前記第２電源電圧と前記第３電源電圧との和から前記第１トランジスタの閾値電圧を減算した値に相当するレベルに上昇することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２電源電圧と前記第３電源電圧とは、互いに同一レベルの電源電圧であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１ノードと前記第２ノードとの間に連結されてダイオード連結構造を有する第２トランジスタを更に含み、
前記補償電流は、前記第２トランジスタを介して前記第１ノードに供給されることを特徴とする請求項５に記載の半導体装置。
【請求項９】
前記補償キャパシタは、制御信号に応答して前記第２ノードの電圧レベルの立ち上がりに関与するキャパシタンスを調節するための１以上のキャパシタを含む可変補償キャパシタを含み、
前記半導体装置は、
前記第１ノードに供給される前記第１電源電圧のレベルを検出するレベル検出器と、
前記検出された結果に応じて前記制御信号を生成するキャパシタンス制御器と、を更に具備することを特徴とする請求項５に記載の半導体装置。
【請求項１０】
前記リップル補償器は、
前記補償電流を生成する電流ソースと、
前記第１ノードへの前記補償電流の供給を制御するスイッチと、を含み、
前記スイッチは、前記入力データの立ち上がりエッジ及び立ち下りエッジのうちの少なくとも一つに応答してターンオンされることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記データ駆動回路は、並列データに該当する入力データを駆動するためのＮ個のドライバを含み（ここで、Ｎは２以上の整数）、
前記リップル補償器は、前記Ｎ個のドライバに対応して配置されたＮ個のリップル補償器を含むことを特徴とする請求項１に記載の半導体装置。
【請求項１２】
外部から並列データを受信するＮ個の回路ブロックを含み、駆動電源として第２電源電圧の供給を受けるロジック回路（ここで、Ｎは２以上の整数）と、
前記ロジック回路から出力される並列データを直列データに変換し、前記変換された直列データを入力データとして前記データ駆動回路に提供するシリアライザと、
前記Ｎ個の回路ブロックの各々における消耗電流による前記第２電源電圧のリップルを低減させるために、前記Ｎ個の回路ブロックに対応して配置され、前記ロジック回路と並列に前記外部からの並列データを受信するＮ個のリップル補償器と、を更に具備することを特徴とする請求項１に記載の半導体装置。
【請求項１３】
前記入力データは、互いに相補的なロジックレベルを有する差動データを含み、
前記データ駆動回路は、前記差動データに対応する第１データドライバ及び第２データドライバを含み、
前記リップル補償器は、前記第１データドライバに対応して配置された第１リップル補償器と、前記第２データドライバに対応して配置された第２リップル補償器と、を含むことを特徴とする請求項１に記載の半導体装置。
【請求項１４】
前記半導体装置は、１以上のＩＰ（ｉｎｔｅｌｌｅｃｔｕａｌ  ｐｒｏｐｅｒｔｙ）ブロックを含むアプリケーションプロセッサであり、
前記データ駆動回路及び前記リップル補償器は、前記ＩＰブロック内に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項１５】
入力データを受信すると共に第１ノードを介して第１電源電圧の供給を受け、前記第１電源電圧と接地電圧との間のレベル変化を有する信号の処理動作を介して出力データを生成する１以上のデータドライバと、
補償電流を供給する経路を介して前記第１ノードに連結されたリップル補償器と、を具備し、
前記リップル補償器は、
前記入力データを受信する１以上のバッファと、
前記バッファの出力端に連結され、前記入力データの遷移に応答して第２ノードの電圧レベルを変動させる補償キャパシタと、を含み、
前記第１ノードと前記第２ノードとの間の電圧レベル差に基づいて前記補償電流を前記第１ノードに供給することを特徴とするデータ駆動回路。
【請求項１６】
前記リップル補償器は、前記第１電源電圧とは異なる第２電源電圧によって駆動され、
前記第１電源電圧及び電源電流は、外部の電力ソースから前記第１ノードに供給され、
前記入力データのパターンに対応して前記データドライバで発生する消費電流は、前記リップル補償器で生成される前記補償電流のうちの少なくとも一部から供給されることを特徴とする請求項１５に記載のデータ駆動回路。
【請求項１７】
前記リップル補償器は、
前記第２電源電圧と前記第２ノードとの間に連結された第１トランジスタと、
前記第２ノードと前記補償電流を供給する経路との間に連結された第２トランジスタと、を更に含み、
前記補償キャパシタは、前記バッファの出力端と前記第２ノードとの間に連結されることを特徴とする請求項１６に記載のデータ駆動回路。
【請求項１８】
前記第１トランジスタ及び第２トランジスタの各々は、ダイオード連結構造を有することを特徴とする請求項１７に記載のデータ駆動回路。
【請求項１９】
前記第２電源電圧は、第１レベル（Ｌｅｖ１）を有し、
前記バッファは、第２レベル（Ｌｅｖ２）を有する第３電源電圧によって駆動され、
前記第１トランジスタは、第１閾値電圧レベル（Ｖｔｈ１）を有し、
前記第２ノードの電圧レベルは、
前記入力データがロジックロー状態であると、（Ｌｅｖ１−Ｖｔｈ１）に相当するレベルを有し、
前記入力データがロジックハイに遷移すると、（Ｌｅｖ１＋Ｌｅｖ２−Ｖｔｈ１）に相当するレベルに上昇することを特徴とする請求項１７に記載のデータ駆動回路。
【請求項２０】
前記補償キャパシタは、キャパシタンスの調節のための１以上のキャパシタを含み、
前記キャパシタンスは、前記第１ノードの電圧レベルの検出結果に基づいて調節されることを特徴とする請求項１５に記載のデータ駆動回路。
【請求項２１】
入力データのパターンによって消費電流を発生する回路ブロックの第１ノードに連結されたリップル補償器であって、
第１電源電圧が印加されるノードと補償ノードとの間に配置された第１ダイオードと、
前記回路ブロックと並列に前記入力データを受信し、第２電源電圧によって駆動されるバッファと、
前記バッファの出力端と前記補償ノードとの間に連結された補償キャパシタと、を具備し、
前記補償ノードと前記回路ブロックの第１ノードとの間の電圧レベル差に基づいて生成される補償電流を前記回路ブロックに供給することを特徴とするリップル補償器。
【請求項２２】
前記回路ブロックの第１ノードは、前記回路ブロックに駆動電源を提供するライン上のノードであることを特徴とする請求項２１に記載のリップル補償器。
【請求項２３】
前記補償ノードと前記回路ブロックの第１ノードとの間に連結された第２ダイオードを更に具備し、
前記第１ダイオード及び前記第２ダイオードの各々は、ダイオード連結構造を有するトランジスタであることを特徴とする請求項２１に記載のリップル補償器。
【請求項２４】
前記バッファは、前記入力データの立ち上がりエッジに応答して前記出力端の電圧レベルを前記第２電源電圧のレベルに上昇させ、
前記補償キャパシタは、前記出力端の電圧レベルの上昇に応答して前記補償ノードの電圧レベルを前記第２電源電圧のレベルに応じて上昇させ、
前記補償電流は、前記レベルが上昇された補償ノードと前記回路ブロックの第１ノードとの間の電圧レベル差に応じたレベルの電流を有することを特徴とする請求項２１に記載のリップル補償器。
【請求項２５】
前記第１電源電圧と前記第２電源電圧とは、互いに同一レベルの電源電圧であり、前記回路ブロックに提供される駆動電源とは異なるレベルの電源電圧であることを特徴とする請求項２４に記載のリップル補償器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リップル補償器に関し、より詳細には、電源電圧のリップルを低減させるリップル補償器とそれを含むデータ駆動回路及び半導体装置に関する。
【背景技術】
【０００２】
一般的に、半導体装置は、電源電圧と接地電圧との間のレベル変化を有して信号を処理する回路ブロックを含む。一例として、半導体装置は、信号処理単位として回路ブロックを多数個含む。半導体装置に具備されるデータ駆動回路の例を挙げると、データ駆動回路は、入力データに応答して電源電圧と接地電圧との間のレベル変化を有する出力データを生成する。
【０００３】
回路ブロックは、所定レベルを有する電源電圧によって駆動され、回路ブロックの信号処理過程において、スイッチング電流（ｓｗｉｔｃｈｉｎｇ  ｃｕｒｒｅｎｔ）が発生する。このとき、スイッチング電流は、半導体装置のパッケージモデルのようなパワー分散ネットワーク（ＰＤＮ：ｐｏｗｅｒ  ｄｉｓｔｒｉｂｕｔｅｄ  ｎｅｔｗｏｒｋ）のインピーダンスの影響によって電源電圧のリップルを引き起こす原因になるが、電源電圧にリップルが発生すると、信号処理特性が低下するという問題が生じる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、電源電圧のリップルを低減させることによって信号処理特性を向上させるリップル補償器とそれを含むデータ駆動回路及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明の一態様による半導体装置は、入力データを受信すると共に第１ノードを介して第１電源電圧の供給を受け、前記入力データを駆動して出力データを生成するデータ駆動回路と、前記第１ノードに連結され、前記データ駆動回路と並列に前記入力データを受信して前記入力データのパターンに対応するように補償電流を生成し、前記生成された補償電流を前記第１ノードに供給して前記第１電源電圧のリップルを低減させるリップル補償器と、を具備することを特徴とする。
【０００６】
上記目的を達成するためになされた本発明の一態様によるデータ駆動回路は、入力データを受信すると共に第１ノードを介して第１電源電圧の供給を受け、前記第１電源電圧と接地電圧との間のレベル変化を有する信号の処理動作を介して出力データを生成する１以上のデータドライバと、補償電流を供給する経路を介して前記第１ノードに連結されたリップル補償器と、を具備し、前記リップル補償器は、前記入力データを受信する１以上のバッファと、前記バッファの出力端に連結され、前記入力データの遷移に応答して第２ノードの電圧レベルを変動させる補償キャパシタと、を含み、前記第１ノードと前記第２ノードとの間の電圧レベル差に基づいて前記補償電流を前記第１ノードに供給することを特徴とする。
【０００７】
上記目的を達成するためになされた本発明の一態様によるリップル補償器は、入力データのパターンによって消費電流を発生する回路ブロックの第１ノードに連結されたリップル補償器であって、第１電源電圧が印加されるノードと補償ノードとの間に配置された第１ダイオードと、前記回路ブロックと並列に前記入力データを受信し、第２電源電圧によって駆動されるバッファと、前記バッファの出力端と前記補償ノードとの間に連結された補償キャパシタと、を具備し、前記補償ノードと前記回路ブロックの第１ノードとの間の電圧レベル差に基づいて生成される補償電流を前記回路ブロックに供給することを特徴とする。
【発明の効果】
【０００８】
本発明のリップル補償器とそれを含むデータ駆動回路及び半導体装置によれば、回路設計の複雑度が増大することを防止し、大きい電力消費なしに入力データのパターンに応じて適応的に電源電圧のリップルを低減させることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態による半導体装置を示すブロック図である。
【図２】本発明の一実施形態による半導体システムを示すブロック図である。
【図３】本発明の一実施形態を適用したアプリケーションプロセッサの一具現例を示すブロック図である。
【図４】リップル補償器の一具現例を示すブロック図である。
【図５】リップル補償器の一具現例を示す回路図である。
【図６】図５に示したリップル補償器による各種信号の波形を示す波形図である。
【図７】本発明の一実施形態によるリップル補償器を適用した場合の電源電圧のリップルを低減した例を示す波形図である。
【図８】本発明の他の実施形態によるデータ駆動回路の動作方法を示すフローチャートである。
【図９】本発明の一実施形態によるデータ駆動回路の動作方法を示すフローチャートである。
【図１０】本発明の他の実施形態によるリップル補償器を示す回路図である。
【図１１】本発明の更に他の実施形態によるリップル補償器の具現例を示す回路図である。
【図１２】リップル補償器に具備されるトランジスタをＰＭＯＳによって適用した例を示す回路図である。
【図１３】入力データが並列データに該当する場合のリップル補償例を示す半導体装置のブロック図である。
【図１４】異なる周波数で動作する回路ブロックに対してリップル補償器を適用した例を示すブロック図である。
【図１５】可変キャパシタを利用した適応的リップル補償動作を遂行する一例を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
【００１１】
図１は、本発明の一実施形態による半導体装置１００を示すブロック図である。
【００１２】
半導体装置は、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ−ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ロジックやシリアルリンク（ｓｅｒｉａｌ  ｌｉｎｋ）など、電源電圧と接地電圧との間のレベル変化を有して信号を処理する１以上の回路ブロックを含む。一例として、半導体装置は、外部から受信されたデータを処理し、処理されたデータを半導体装置内部の他の回路ブロックに提供する受信器を回路ブロックとして含む。また、半導体装置は、内部で生成されたデータを処理し、処理されたデータを半導体装置の外部に提供する送信器を回路ブロックとして含む。それら以外にも、半導体装置は、多様な周波数によって入力される入力データを処理する他の多様な回路ブロックを含み、以下の実施形態において、回路ブロックは、スイッチング電流に起因する電流消費をする点で、電流消費回路（ｃｕｒｒｅｎｔ  ｃｏｎｓｕｍｐｔｉｏｎ  ｃｉｒｃｕｉｔ）とも称される。
【００１３】
図１を参照すると、半導体装置１００は、回路ブロック１１０及びリップル補償器１２０を含む。回路ブロック１１０は所定機能による信号処理を行う信号処理回路であって、回路ブロック１１０が入力データＤＡＴＡ＿ＩＮを受信してそれを処理する場合、回路ブロック１１０は、データ駆動回路又はデータ処理回路として定義される。
【００１４】
回路ブロック１１０は、入力データＤＡＴＡ＿ＩＮを受信し、信号処理動作を介して第１電源電圧（ＶＤＤｉｎｔ）と接地電圧との間のレベル変化を有する出力データＤＡＴＡ＿ＯＵＴを生成する。一例として、回路ブロック１１０は、データドライバなどのＣＭＯＳロジックを含み、入力データＤＡＴＡ＿ＩＮのパターンに応じてロジックロー又はロジックハイを有する出力データＤＡＴＡ＿ＯＵＴを生成する。
【００１５】
リップル補償器１２０は、回路ブロック１１０に提供される入力データＤＡＴＡ＿ＩＮを共に受信する。一例として、入力データＤＡＴＡ＿ＩＮは、回路ブロック１１０及びリップル補償器１２０に並列に提供され、回路ブロック１１０が受信する入力データＤＡＴＡ＿ＩＮのエッジ（又は、遷移）タイミングとリップル補償器１２０が受信する入力データＤＡＴＡ＿ＩＮのエッジ（又は、遷移）タイミングとは、実質的に同一である。本発明の実施形態の説明において、時間、タイミング、電圧、レベルなどが実質的に同一であるという意味は、例えば構成要素、工程、動作環境、及び各種多様な要因によって生じる許容可能な誤差を含むということを示す。
【００１６】
リップル補償器１２０は第２電源電圧ＶＤＤの供給を受ける。第２電源電圧ＶＤＤは第１電源電圧ＶＤＤｉｎｔとは別個の電源に該当する。一実施形態によると、半導体装置１００の内部には、多様なレベルの電源電圧を発生させる電源発生器（図示せず）が具備され、第１電源電圧ＶＤＤｉｎｔと第２電源電圧ＶＤＤとは、互いに異なる電源電圧である。また、第１電源電圧ＶＤＤｉｎｔと第２電源電圧ＶＤＤとは、電気的に互いに絶縁される。
【００１７】
また、それぞれ異なる２以上の外部電源ソースが半導体装置１００に提供され、半導体装置１００は、供給された外部電源ソースを利用して多数の電源電圧を生成する。一実施形態によると、第１電源電圧ＶＤＤｉｎｔと第２電源電圧ＶＤＤとは、互いに異なる外部電源ソースによって生成された電源電圧である。或いは、第１電源電圧ＶＤＤｉｎｔと第２電源電圧ＶＤＤとは、同一外部電源ソースを利用して生成された電源電圧である。第１電源電圧ＶＤＤｉｎｔと第２電源電圧ＶＤＤとは、その電圧レベルが同一であってもよく、異なっていてもよい。
【００１８】
半導体装置１００はその外部のＰＭＩＣ（ｐｏｗｅｒ  ｍａｎａｇｅｍｅｎｔ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）（図示せず）から電源電流（例えば、ＡＣ（ａｌｔｅｒｎａｔｉｎｇ  ｃｕｒｒｅｎｔ）＋ＤＣ（ｄｉｒｅｃｔ  ｃｕｒｒｅｎｔ）電源電流Ｉｐｍｉｃ）が供給され、回路ブロック１１０の駆動電源に利用される第１電源電圧ＶＤＤｉｎｔは電源電圧ノードａに印加される。第１電源電圧ＶＤＤｉｎｔのレベルは、電源電流Ｉｐｍｉｃ及び半導体装置１００内のインピーダンス成分によって影響を受ける。ここで、回路ブロック１１０で生じる消費電流Ｉｉｎｔが電源電流Ｉｐｍｉｃから供給される場合には、入力データＤＡＴＡ＿ＩＮのパターンにより電源電流Ｉｐｍｉｃのレベルが急激に低下し、それにより第１電源電圧ＶＤＤｉｎｔにリップルが発生する。回路ブロック１１０の信号処理特性を向上させるためには、入力データＤＡＴＡ＿ＩＮのデータパターンに関係なく第１電源電圧ＶＤＤｉｎｔのリップルが最小化される必要がある。
【００１９】
リップル補償器１２０は、第１電源電圧ＶＤＤｉｎｔのリップルを最小化させるために、補償電流（例えば、ＡＣ補償電流Ｉａｐｒｃ）を、電源電圧ノードａを介して回路ブロック１１０に供給する。本実施形態によると、リップル補償器１２０は、入力データＤＡＴＡ＿ＩＮの遷移（ｔｒａｎｓｉｔｉｏｎ）が生じると、選択的に補償電流Ｉａｐｒｃを回路ブロック１１０に提供する。即ち、回路ブロック１１０において、入力データＤＡＴＡ＿ＩＮのパターンに対応する消費電流Ｉｉｎｔが生じると、消費電流Ｉｉｎｔは、リップル補償器１２０で生成される補償電流Ｉａｐｒｃから供給される。
【００２０】
一動作例として、リップル補償器１２０は、入力データＤＡＴＡ＿ＩＮを受信し、入力データＤＡＴＡ＿ＩＮのエッジ（立ち上がりエッジ（ｒｉｓｉｎｇ  ｅｄｇｅ）及び／又は立ち下りエッジ（ｆａｌｌｉｎｇ  ｅｄｇｅ））を検出し、検出結果に基づいて補償電流Ｉａｐｒｃを回路ブロック１１０に供給する。或いは他の動作例として、リップル補償器１２０は、入力データＤＡＴＡ＿ＩＮのレベル遷移によってその電圧レベルが変わる少なくとも１つのノード（例えば、補償ノード）を含み、補償ノードの電圧と第１電源電圧ＶＤＤｉｎｔとの間のレベル差に起因して生じる補償電流Ｉａｐｒｃを回路ブロック１１０に供給する。
【００２１】
上述の実施形態によると、回路ブロック１１０で生じる消費電流Ｉｉｎｔが別個の電源電圧ＶＤＤを利用するリップル補償器１２０の補償電流Ｉａｐｒｃから供給されるため、電源電流Ｉｐｍｉｃのレベル変動が最小化され、それにより第１電源電圧ＶＤＤｉｎｔのリップルが低減される。また、入力データＤＡＴＡ＿ＩＮの遷移が生じたときにのみ、選択的に補償電流Ｉａｐｒｃが回路ブロック１１０に供給されるため、大きい電力を追加して要求することなく、少ない頻度の補償動作によって第１電源電圧ＶＤＤｉｎｔのリップルが最小化される。
【００２２】
半導体装置１００は、図１に示した回路ブロック１１０以外にも、所定信号処理単位としての回路ブロックを多数個具備する。一実施形態によると、一部の回路ブロックと異なる他の一部の回路ブロックは、異なる動作周波数で動作する。本実施形態によるリップル補償器は、回路ブロックのそれぞれに対応して配置される。この場合、リップル補償器は、対応して配置された回路ブロックと同一の入力データを受信するため、それぞれの回路ブロックの動作周波数に対応する補償動作を遂行する。
【００２３】
上述の実施形態では、図１に示した構成が半導体装置に該当し、回路ブロック１１０がデータ駆動回路に該当するとして説明したが、本発明で開示する各種構成は、多様に定義される。一例として、図１に示した構成がデータ駆動回路に該当し、回路ブロック１１０がデータドライバに該当し、リップル補償器１２０がデータ駆動回路に含まれると定義してもよい。或いは、回路ブロック１１０がデータ駆動回路又はデータドライバに該当し、リップル補償器１２０がデータ駆動回路又はデータドライバの外部に配置される構成であると定義してもよい。
【００２４】
図２は、本発明の一実施形態による半導体システムを示すブロック図である。図２において、半導体システムはメモリシステム２００に該当し、メモリシステム２００はメモリコントローラ２１０とメモリ装置２２０とを具備する。
【００２５】
メモリ装置２２０は、多種のメモリを含む。一例として、メモリ装置２２０は揮発性メモリを含み、揮発性メモリは、ＤＤＲ  ＳＤＲＡＭ（ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ  ｓｙｎｃｈｒｏｎｏｕｓ  ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、ＬＰＤＤＲ（ｌｏｗ  ｐｏｗｅｒ  ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ）  ＳＤＲＡＭ、ＧＤＤＲ（ｇｒａｐｈｉｃｓ  ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ）  ＳＤＲＡＭ、ＲＤＲＡＭ（ｒａｍｂｕｓ  ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のような、動的ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）である。
【００２６】
或いは、メモリ装置２２０は、電源が遮断されても保存されたデータを維持する不揮発性メモリを含む。一例として、不揮発性メモリは、ＮＡＮＤフラッシュメモリ若しくはＮＯＲフラッシュメモリを含むか、又はＭＲＡＭ（ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、ＲｅＲＡＭ（ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、ＦｅＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、ＰＣＭ（ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ）などの多種の揮発性メモリを含む。
【００２７】
メモリコントローラ２１０は制御ロジック２１１及び第１インターフェース回路２１２を含み、メモリコントローラ２１０は、第１インターフェース回路２１２を介して各種信号をメモリ装置２２０に提供し、書き込み及び読み取りなどのメモリ動作を制御する。例えば、メモリコントローラ２１０は、メモリ動作を制御するためのコマンドＣＭＤを、第１インターフェース回路２１２を介してメモリ装置２２０に提供する。また、メモリコントローラ２１０は、第１インターフェース回路２１２を介してクロック信号ＣＬＫをメモリ装置２２０に提供し、書き込みデータＤＡＴＡ＿Ｗをメモリ装置２２０に提供するか又は読み取りデータＤＡＴＡ＿Ｒをメモリ装置２２０から受信する。
【００２８】
メモリ装置２２０は、メモリセルアレイ２２１及び第２インターフェース回路２２２を含む。メモリ装置２２０は、第２インターフェース回路２２２を介してメモリコントローラ２１０からコマンドＣＭＤ及びクロック信号ＣＬＫを受信する。また、メモリ装置２２０は、第２インターフェース回路２２２を介して書き込みデータＤＡＴＡ＿Ｗを受信するか又は読み取りデータＤＡＴＡ＿Ｒをメモリコントローラ２１０に提供する。
【００２９】
本実施形態によると、第１インターフェース回路２１２及び第２インターフェース回路２２２のそれぞれは、伝送されるか又は伝送されたデータを処理するためのデータ駆動回路（図示せず）を含む。また、データ駆動回路で生じる電源電圧のリップルを低減させるために、第１インターフェース回路２１２は第１リップル補償器２１２＿１を含み、第２インターフェース回路２２２は第２リップル補償器２２２＿１を含む。
【００３０】
一実施形態によると、第１インターフェース回路２１２は多数個のデータ駆動回路を含み、第１リップル補償器２１２＿１はデータ駆動回路のそれぞれに対応して配置される。それと同一であるか又は類似して、第２インターフェース回路２２２は多数個のデータ駆動回路を含み、第２リップル補償器２２２＿１はデータ駆動回路のそれぞれに対応して配置される。それ以外にも、第１インターフェース回路２１２及び第２インターフェース回路２２２のそれぞれはコマンドＣＭＤ及びクロック信号ＣＬＫを処理するための回路ブロックを含み、第１リップル補償器２１２＿１及び第２リップル補償器２２２＿１はコマンドＣＭＤ及びクロック信号ＣＬＫを処理するための回路ブロックに対応して配置される。
【００３１】
一実施形態によると、第１インターフェース回路２１２はデータ駆動回路としてデータ送信器を含み、第１リップル補償器２１２＿１はデータ送信器に対応して配置される。データ書き込み動作時、メモリコントローラ２１０内において、書き込みデータＤＡＴＡ＿Ｗはデータ送信器と第１リップル補償器２１２＿１とに並列に提供され、第１リップル補償器２１２＿１は、書き込みデータＤＡＴＡ＿Ｗのエッジを検出し、それにより補償電流をデータ送信器の電源電圧ノードに供給する。即ち、第１リップル補償器２１２＿１は、書き込みデータＤＡＴＡ＿Ｗのパターンによって遷移が生じると、選択的に補償電流をデータ送信器の電源電圧ノードに供給する。
【００３２】
メモリ装置２２０の第２インターフェース回路２２２はデータ駆動回路としてデータ受信器を含み、メモリコントローラ２１０から提供された書き込みデータＤＡＴＡ＿Ｗはデータ受信器と第２リップル補償器２２２＿１とに並列に提供される。第２リップル補償器２２２＿１は、書き込みデータＤＡＴＡ＿Ｗのエッジを検出し、それにより補償電流を第２インターフェース回路２２２のデータ受信器の電源電圧ノードに供給する。
【００３３】
それと類似して、データ読み取り動作の場合を例として挙げると、メモリ装置２２０の第２インターフェース回路２２２はデータ駆動回路としてデータ送信器を含み、メモリ装置２２０のメモリセルアレイ２２１から読み取られた読み取りデータＤＡＴＡ＿Ｒはデータ送信器と第２リップル補償器２２２＿１とに並列に提供される。第２リップル補償器２２２＿１は、読み取りデータＤＡＴＡ＿Ｒのエッジを検出し、それにより補償電流をデータ送信器の電源電圧ノードに供給する。また、上述の実施形態と同一であるか又は類似して、メモリコントローラ２１０の第１インターフェース回路２１２は読み取りデータＤＡＴＡ＿Ｒを受信するデータ受信器及びそれに対応する第１リップル補償器２１２＿１を含み、読み取りデータＤＡＴＡ＿Ｒはデータ受信器と第１リップル補償器２１２＿１とに並列に提供され、上述の実施形態による補償電流生成動作が遂行される。
【００３４】
図３は、本発明の一実施形態を適用したアプリケーションプロセッサの一具現例を示すブロック図である。
【００３５】
データを駆動する半導体装置の一例として、アプリケーションプロセッサ（ＡＰ：ａｐｐｌｉｃａｔｉｏｎ  ｐｒｏｃｅｓｓｏｒ）３１０は、１以上の周辺装置と通信する。アプリケーションプロセッサ３１０は、システムオンチップ（ＳｏＣ：ｓｙｓｔｅｍ  ｏｎ  ｃｈｉｐ）によって具現される。データ処理システム３００は、アプリケーションプロセッサ３１０と共に、１以上の周辺装置としてメモリ装置３２０及びＲＦ（ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ）チップ３３０を含む。図３に示していないが、他種の周辺装置がデータ処理システム３００に更に具備される。図３のデータ処理システム３００は多種の電子装置であり、一例として、データ処理システム３００は、ＰＣ（ｐｅｒｓｏｎａｌ  ｃｏｍｐｕｔｅｒ）、データサーバ、ネットワーク−結合ストレージ（ＮＡＳ：ｎｅｔｗｏｒｋ−ａｔｔａｃｈｅｄ  ｓｔｏｒａｇｅ）、ＩｏＴ（ｉｎｔｅｒｎｅｔ  ｏｆ  ｔｈｉｎｇｓ）装置、又は携帯用電子機器に該当する。また、携帯用電子機器は、ラップトップコンピュータ、移動電話機、スマートフォン、タブレットＰＣ、ＰＤＡ（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、ＥＤＡ（ｅｎｔｅｒｐｒｉｓｅ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、デジタルスチールカメラ、デジタルビデオカメラ、オーディオ装置、ＰＭＰ（ｐｏｒｔａｂｌｅ  ｍｕｌｔｉｍｅｄｉａ  ｐｌａｙｅｒ）、ＰＮＤ（ｐｅｒｓｏｎａｌ  ｎａｖｉｇａｔｉｏｎ  ｄｅｖｉｃｅ）、ＭＰ３プレーヤ、携帯用ゲームコンソール（ｈａｎｄｈｅｌｄ  ｇａｍｅ  ｃｏｎｓｏｌｅ）、電子書籍（ｅ−ｂｏｏｋ）、ウェアラブル機器などである。
【００３６】
システムオンチップ（ＳｏＣ）は、所定の標準バス規格を有するプロトコルが適用されたシステムバス（図示せず）を含み、システムバスに連結された各種ＩＰ（ｉｎｔｅｌｌｅｃｔｕａｌ  ｐｒｏｐｅｒｔｙ：ここでは、再利用可能なシステムＬＳＩの機能ブロックを指す）を含む。システムバスの標準規格として、ＡＲＭ（Ａｄｖａｎｃｅｄ  ＲＩＳＣ  Ｍａｃｈｉｎｅ）社のＡＭＢＡ（Ａｄｖａｎｃｅｄ  Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ  Ｂｕｓ  Ａｒｃｈｉｔｅｃｔｕｒｅ）プロトコルが適用される。ＡＭＢＡプロトコルのバスタイプには、ＡＨＢ（Ａｄｖａｎｃｅｄ  Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ  Ｂｕｓ）、ＡＰＢ（Ａｄｖａｎｃｅｄ  Ｐｅｒｉｐｈｅｒａｌ  Ｂｕｓ）、ＡＸＩ（Ａｄｖａｎｃｅｄ  ｅＸｔｅｎｓｉｂｌｅ  Ｉｎｔｅｒｆａｃｅ）、ＡＸＩ４、ＡＣＥ（ＡＸＩ  Ｃｏｈｅｒｅｎｃｙ  Ｅｘｔｅｎｓｉｏｎｓ）などが含まれる。それら以外にも、ソニック社（ＳＯＮＩＣｓ  Ｉｎｃ．）のｕＮｅｔｗｏｒｋやＩＢＭのＣｏｒｅＣｏｎｎｅｃｔ、ＯＣＰ−ＩＰのオープンコアプロトコル（Ｏｐｅｎ  Ｃｏｒｅ  Ｐｒｏｔｏｃｏｌ）などの他タイプのプロトコルが適用される。
【００３７】
アプリケーションプロセッサ３１０は、メモリコントロールユニット３１１を含む。また、アプリケーションプロセッサ３１０は、モデムモジュール３１２を更に含み、アプリケーションプロセッサ３１０がモデム機能を遂行することにより、ＭｏｄＡＰとも称される。それ以外にも、アプリケーションプロセッサ３１０は、１以上のＩＰ３１３を更に含む。
【００３８】
メモリコントロールユニット３１１はメモリ装置３２０とインターフェースし、モデムモジュール３１２は外部のチップとしてＲＦチップ３３０とインターフェースする。メモリコントロールユニット３１１は第１インターフェース回路３１１＿１を含み、第１インターフェース回路３１１＿１は上述の実施形態による第１リップル補償器３１１＿１１を含む。それと類似して、モデムモジュール３１２は第２インターフェース回路３１２＿１を含み、第２インターフェース回路３１２＿１は上述の実施形態による第２リップル補償器３１２＿１１を含む。図示していないが、ＩＰ３１３も外部装置とインターフェースし、本実施形態によるリップル補償器は、ＩＰ３１３内にも具備される。
【００３９】
また、メモリ装置３２０はアプリケーションプロセッサ３１０とインターフェースする第３インターフェース回路３２１を含み、第３インターフェース回路３２１は上述の実施形態による第３リップル補償器３２１＿１を含む。また、ＲＦチップ３３０はアプリケーションプロセッサ３１０とインターフェースする第４インターフェース回路３３１を含み、第４インターフェース回路３３１は上述の実施形態による第４リップル補償器３３１＿１を含む。
【００４０】
メモリコントロールユニット３１１の第１リップル補償器３１１＿１及びメモリ装置３２０の第３リップル補償器３２１＿１は、メモリ動作に関する各種信号のうちの少なくとも１つの信号処理に関連して上述の実施形態によるリップル補償動作を遂行する。例えば、メモリコントロールユニット３１１の第１インターフェース回路３１１＿１はデータＤＡＴＡを駆動するための１以上のデータ駆動回路を含み、第１リップル補償器３１１＿１はそれぞれのデータ駆動回路に対応して配置される。それと類似して、メモリ装置３２０の第３インターフェース回路３２１は１以上のデータ駆動回路を含み、第３リップル補償器３２１＿１はそれぞれのデータ駆動回路に対応して配置される。
【００４１】
モデムモジュール３１２の第２インターフェース回路３１２＿１は、基底帯域の（ベースバンド）信号をＲＦチップ３３０との間で送受信する。一例として、モデムモジュール３１２の第２インターフェース回路３１２＿１は、ＲＦチップ３３０との間で、基底帯域のデータＤＡＴＡ及びクロック信号ＣＬＫを送受信する。本実施形態によると、第２インターフェース回路３１２＿１はデータＤＡＴＡを処理するための１以上のデータ駆動回路を含み、第２リップル補償器３１２＿１１は第２インターフェース回路３１２＿１のデータ駆動回路のそれぞれに対応して配置される。それと類似して、第４インターフェース回路３３１はモデムモジュール３１２との間で送受信されるデータＤＡＴＡを処理するための１以上のデータ駆動回路を含み、第４リップル補償器３３１＿１はそれぞれのデータ駆動回路に対応しても配置される。
【００４２】
以下、本発明の一実施形態によるリップル補償器の具現例について説明する。
【００４３】
図４及び図５は、リップル補償器の一具現例を示すブロック図及び回路図である。
【００４４】
図４を参照すると、半導体装置４００は、上述の消費電流Ｉｉｎｔが生じる回路ブロックとしてデータ駆動回路４１０を含み、データ駆動回路４１０に対応して配置されたリップル補償器４２０を含む。データ駆動回路４１０は、入力データＤＡＴＡ＿ＩＮに対する信号処理動作を遂行し、電源電圧ノードａに印加された第１電源電圧ＶＤＤｉｎｔと接地電圧との間のレベル変化を有する出力データＤＡＴＡ＿ＯＵＴを生成する。また、電源電流Ｉｐｍｉｃが電源電圧ノードａを介してデータ駆動回路４１０に提供され、データ駆動回路４１０内で入力データＤＡＴＡ＿ＩＮのパターンによって消費電流Ｉｉｎｔが生じる。入力データＤＡＴＡ＿ＩＮが不規則なパターンを有することにより、電源電流Ｉｐｍｉｃのレベルが不規則に変動し、それにより第１電源電圧ＶＤＤｉｎｔのレベルが揺れるリップルが発生する。
【００４５】
リップル補償器４２０は、入力データＤＡＴＡ＿ＩＮを受信し、第２電源電圧ＶＤＤの供給を受ける。第２電源電圧ＶＤＤは、上述の実施形態のようにデータ駆動回路４１０に提供される電源電圧ＶＤＤｉｎｔとは別個に生成された電圧である。リップル補償器４２０は、その内部に位置する補償ノードｂを含み、補償ノードｂに印加される補償電圧Ｖｃｐのレベルを増幅するための増幅器４２１を含む。また、リップル補償器４２０は、補償電流Ｉａｐｒｃの電流方向を制御するための１以上の回路素子を更に含み、一例として図４には、第２電源電圧ＶＤＤと補償ノードｂとの間に連結されたダイオードと、補償ノードｂと電源電圧ノードａとの間に連結されたダイオードと、を含む。それにより、補償電流Ｉａｐｒｃは、リップル補償器４２０から電源電圧ノードａへの一方向に供給される。
【００４６】
入力データＤＡＴＡ＿ＩＮはデータパターンによってロジックロー状態及びロジックハイ状態を有し、補償電圧Ｖｃｐは第２電源電圧ＶＤＤに対応するレベルを有する。増幅器４２１は、入力データＤＡＴＡ＿ＩＮのパターンに応じた増幅動作を遂行し、一例として入力データＤＡＴＡ＿ＩＮがロジックロー状態からロジックハイ状態に変わるタイミングに応答して補償電圧Ｖｃｐのレベルを増幅する。それにより、増幅された補償電圧Ｖｃｐと第１電源電圧ＶＤＤｉｎｔとの間にレベル差が生じ、レベル差による補償電流Ｉａｐｒｃが電源電圧ノードａに供給される。即ち、入力データＤＡＴＡ＿ＩＮのパターンによってデータ駆動回路４１０で消費電流Ｉｉｎｔが生じても、補償電流Ｉａｐｒｃにより電源電流Ｉｐｍｉｃのレベル変動が最小化され、それにより第１電源電圧ＶＤＤｉｎｔのリップルが低減されるか又は除去される。
【００４７】
望ましくは、データ駆動回路４１０によって消費される交流電流のレベル、及びリップル補償器４２０によって生成される補償電流Ｉａｐｒｃのレベルは、実質的に同一である。その場合、消費電流Ｉｉｎｔは、リップル補償器４２０によって生成された補償電流Ｉａｐｒｃから少なくとも一部分が供給される。
【００４８】
図４のリップル補償器の更に具体的な構成及び動作について、図５及び図６を参照して説明すると、次の通りである。図６は、図５に示したリップル補償器による各種信号の波形を示す波形図である。
【００４９】
図５を参照すると、データ駆動回路４１０は入力データＤＡＴＡ＿ＩＮを受信する１以上のデータドライバ４１１を含み、データドライバ４１１は第１電源電圧ＶＤＤｉｎｔと接地電圧との間に連結される。また、図５では、データ駆動回路４１０内に形成された寄生抵抗成分Ｒｐａｒ及び寄生キャパシタ成分Ｃｐａｒを更に図示する。
【００５０】
半導体装置４００は、半導体パッケージによって具現され、パッケージ（ＰＫＧ）モデル４３０によるＬＲＣ成分が存在する。図５では、パッケージ（ＰＫＧ）モデルによる抵抗成分Ｒｐｋｇ、インダクタンス成分Ｌｐｋｇ、及びキャパシタンス成分Ｃｐｋｇを図示する。外部の電力ソースからの電圧ＶＤＤｐｍｉｃによる電源電流Ｉｐｍｉｃが電源電圧ノードａを介してデータ駆動回路４１０に供給される。上述の通り、データ駆動回路４１０で消費電流Ｉｉｎｔが生じるとき、パッケージ（ＰＫＧ）モデルのインダクタンス成分Ｌｐｋｇによって電源電圧ノードａに印加される第１電源電圧ＶＤＤｉｎｔにリップルが発生する。
【００５１】
一実施形態によると、リップル補償器４２０は、電源電圧ノードａに電気的に連結される。リップル補償器４２０から電源電圧ノードａへの電気的経路は、補償経路とも称される。リップル補償器４２０は１以上のトランジスタとして第１トランジスタＭＮ１及び第２トランジスタＭＮ２を含み、上述の増幅器４２１は１以上のバッファ４２１＿１及び補償キャパシタＣｃｐを含む。第２電源電圧ＶＤＤは、ダイオード連結された第１トランジスタＭＮ１を介して補償ノードｂに供給される。また、補償ノードｂは、第２トランジスタＭＮ２を介して電源電圧ノードａに連結される。リップル補償器４２０に供給される第２電源電圧ＶＤＤは、バッファ４２１＿１を駆動する駆動電圧に利用される。
【００５２】
リップル補償器４２０は、データ駆動回路４１０の駆動電源として第１電源電圧ＶＤＤｉｎｔとは異種の第２電源電圧ＶＤＤを利用して補償電流（又は、補償電荷Ｉａｐｒｃ）を生成し、それを電源電圧ノードａに供給する方式で第１電源電圧ＶＤＤｉｎｔのリップルを補償する。また、リップル補償器４２０は、バッファ４２１＿１及び補償キャパシタＣｃｐを利用してチャージポンプ方式で補償電流を生成する。
【００５３】
一動作例として、第１トランジスタＭＮ１の閾値電圧がＶｔｈ１に該当する場合、補償ノードｂに印加される補償電圧Ｖｃｐは、ＶＤＤ−Ｖｔｈ１に該当するレベルを有する。そして、入力データＤＡＴＡ＿ＩＮの立ち上がりエッジにおいて、その電圧レベルがロジックローからロジックハイに遷移されることによりバッファ４２１＿１の出力端のノード（又は、キャパシタＣｃｐの一電極ｃ）の電圧レベルが上昇し、一例としてバッファ４２１＿１が第２電源電圧ＶＤＤによって駆動される場合、出力端のノードｃは、第２電源電圧ＶＤＤのレベルに上昇する。また、補償キャパシタＣｃｐにより補償ノードｂの電圧レベルが上昇し、一例として補償電圧ＶｃｐはＶＤＤ−Ｖｔｈ１＋ＶＤＤに該当するレベルに上昇する。それにより、電源電圧ノードａと補償ノードｂとの間の電圧レベル差によって補償電流Ｉａｐｒｃが第２トランジスタＭＮ２及び電源電圧ノードａを介してデータ駆動回路４１０に供給される。
【００５４】
その後、入力データＤＡＴＡ＿ＩＮの立ち下りエッジで電圧レベルがロジックハイからロジックローに遷移されることにより、補償電圧ＶｃｐのレベルはＶＤＤ−Ｖｔｈ１に戻り、それにより電源電圧ノードａへの補償電流Ｉａｐｒｃの供給が中断する。
【００５５】
図６は、図５に示したリップル補償器による各種信号の波形を示す波形図であり、図５の実施形態で説明した動作に対応する各種信号の波形を示す。図６に示すように、入力データＤＡＴＡ＿ＩＮの立ち上がりエッジでデータ駆動回路４１０による消費電流Ｉｉｎｔが増加し、それにより第１電源電圧ＶＤＤｉｎｔのリップルが引き起こされるが、本実施形態により、入力データＤＡＴＡ＿ＩＮのパターンに基づいて補償電圧Ｖｃｐのレベルが変動し、それにより補償電流Ｉａｐｒｃが生成される。本実施形態によると、データ駆動回路４１０が消費する瞬間的なＡＣ電流が、電源電流Ｉｐｍｉｃから供給されるのではなく、リップル補償器４２０で生成された補償電流Ｉａｐｒｃから供給されるため、電源電流Ｉｐｍｉｃのレベル変動が最小化され、第１電源電圧ＶＤＤｉｎｔのリップルが最小化される。
【００５６】
図５の実施形態では、第１トランジスタＭＮ１の一電極に供給される第２電源電圧ＶＤＤがバッファ４２１＿１の駆動電源に利用される例を図示したが、本実施形態は、それに限られるものではない。一例として、第１トランジスタＭＮ１の一電極に供給される電源電圧とバッファ４２１＿１の駆動電源に利用される電源電圧とは互いに異なる種類の電源電圧であり、その電圧レベルは異なってもよい。
【００５７】
図７は、本発明の一実施形態によるリップル補償器を適用した場合の電源電圧のリップルを低減した例を示す波形図である。
【００５８】
図５及び図７を参照すると、補償キャパシタＣｃｐの容量は、電源電圧ノードａに供給される補償電流Ｉａｐｒｃの量を決定する。図７では、補償キャパシタＣｃｐの容量（又は、キャパシタンス）により、電源電圧に生じるリップルの程度を示す波形を例示し、例えば、キャパシタンスが０、Ｃ１、Ｃ１＋α、Ｃ１＋２αに該当する場合のリップル特性を示す。
【００５９】
図７に示すグラフで、横軸は時間を示し、縦軸は電源電圧ＶＤＤｉｎｔのレベルを示す。先ず、キャパシタンスが０ｐＦに該当するということは、本実施形態によるリップル補償器が適用されない場合に該当し、図示するように、第１電源電圧ＶＤＤｉｎｔに生じるリップルの幅が相対的に大きくなる。一方、リップル補償器が適用された場合には、第１電源電圧ＶＤＤｉｎｔに生じるリップルの量が低減する。例えば、相対的に小さいキャパシタンスＣ１を有する補償キャパシタＣｃｐが適用された場合、補償電流Ｉａｐｒｃによるリップル補償量が相対的に少なく、それにより第１電源電圧ＶＤＤｉｎｔに生じるリップルの低減程度は相対的に小さい。一方、相対的に大きいキャパシタンスＣ１＋２αを有する補償キャパシタＣｃｐが適用された場合、補償電流Ｉａｐｒｃによる補償量が相対的に多くなり、それにより第１電源電圧ＶＤＤｉｎｔに生じるリップルの低減程度は相対的に大きくなる。半導体装置のパッケージモデルなどによって第１電源電圧ＶＤＤｉｎｔに生じるリップルの大きさが異なり、半導体装置の出荷前テスト過程を介して第１電源電圧ＶＤＤｉｎｔに生じるリップルの大きさが測定され、測定結果に基づいて補償キャパシタＣｃｐのキャパシタンスが決定される。
【００６０】
図８及び図９は、本発明の実施形態によるデータ駆動回路の動作方法を示すフローチャートである。図８及び図９の実施形態について説明するにあたり、データ駆動回路は、データドライバ及び上述の実施形態によるリップル補償器を含むと仮定する。
【００６１】
図８を参照すると、データ駆動回路に入力データが提供され（ステップＳ１１）、入力データはデータ駆動回路内のデータドライバに提供され、データドライバは入力データのパターンによって消費電流を発生させる。また、データ駆動回路に含まれるリップル補償器に入力データが並列に提供される（ステップＳ１２）。同一データがデータドライバ及びリップル補償器に並列に提供されるため、リップル補償器は受信された入力データのパターンによるエッジを検出し（ステップＳ１３）、それによりデータドライバで消費電流が生じるタイミングが検出される。
【００６２】
リップル補償器は、後述する図１０に示すように、入力データのパターンに応じてスイッチングを遂行する回路を含み、また補償電流（又は、補償電荷）を生成してデータドライバの電源電圧ノードに供給する電流ソースを含む。一実施形態によると、リップル補償器は、入力データのエッジに応答してターンオンされるか又はターンオフされるスィッチを含む。より具体的に、データドライバ内において、入力データの立ち上がりエッジで消費電流が大きく生じるとき、リップル補償器のスイッチは、入力データの立ち上がりエッジに応答して補償電流をスイッチングする。即ち、リップル補償器は、補償電流をスイッチングしてデータドライバの電源電圧ノードに補償電流を供給する（ステップＳ１４）。
【００６３】
図９を参照すると、上述のように、データ駆動回路に入力データが提供され（ステップＳ２１）、入力データはデータ駆動回路内のデータドライバに提供される。また、データ駆動回路に含まれるリップル補償器に入力データが並列に提供される（ステップＳ２２）。リップル補償器は１以上のバッファを含み、リップル補償器にはデータドライバの電源電圧とは異なる電源電圧（例えば、外部電源電圧）が供給される。外部電源電圧は、リップル補償器内の補償ノードに印加される（ステップＳ２３）。
【００６４】
リップル補償器は、チャージポンプ動作に基づいて補償電流を生成する。一例として、リップル補償器は補償ノードに連結された補償キャパシタを含み、リップル補償器に提供される入力データのパターンにより、補償ノードの電圧レベルがチャージポンプ動作に基づいて上昇する（ステップＳ２４）。また、チャージポンプ動作により、補償ノードの電圧は、データドライバの電源電圧ノードに印加される電圧よってそのレベルが上昇する。それにより、補償ノードとデータドライバの電源電圧ノードとの間に電圧レベル差が生じ、レベル差に応じた補償電流が電源電圧ノードに供給される。
【００６５】
上述のように、本発明の実施形態によると、電流消費回路で生じる消費電流が異種の電源に起因して生成される補償電流を介して供給される。また、上述の実施形態により電源電圧のリップルが低減されるため、シリアライザ、駆動ドライバ、ＣＤＲ（ｃｌｏｃｋ  ａｎｄ  ｄａｔａ  ｒｅｃｏｖｅｒｙ）回路のようなデータ処理を行う多種のロジック回路に対して、本実施形態によるリップル補償器が採用される。
【００６６】
以下、本発明の実施形態によるリップル補償器及びそれを含む半導体装置の多様な回路具現例について説明する。
【００６７】
図１０は、本発明の他の実施形態によるリップル補償器を示す回路図である。
【００６８】
図１０を参照すると、リップル補償器５００は、半導体装置に具備される多種の回路ブロックに電気的に連結され、一例として回路ブロックに電源電圧を供給する電源ラインの１ノードに連結される。リップル補償器５００は電流ソース５１０及びスイッチ５２０を含み、電流ソース５１０からの補償電流Ｉａｐｒｃがスイッチ５２０を介して対応する（又は、リップルが補償される）回路ブロックに供給される。リップル補償器５００は電源電圧ＶＤＤによって駆動され、電源電圧ＶＤＤは対応する回路ブロックで利用される電源電圧（図示せず）と異なる種類の電源電圧に該当する。
【００６９】
上述の実施形態と類似して、リップル補償器５００は、対応する回路ブロックと同一の入力データＤＡＴＡ＿ＩＮを受信する。スイッチ５２０は、入力データＤＡＴＡ＿ＩＮのデータパターンに対応するスイッチ動作を遂行し、一例として入力データＤＡＴＡ＿ＩＮの立ち上がりエッジに応答してターンオフ状態からターンオン状態に変動する。スイッチ５２０がターンオンされることにより、電流ソース５１０からの補償電流Ｉａｐｒｃが対応する回路ブロックに提供され、スイッチ５２０がターンオンされるタイミングと同一であるか又は類似したタイミングで生じる回路ブロックの消費電流は、補償電流Ｉａｐｒｃから供給される。
【００７０】
図１０に示した実施形態では、スイッチ５２０が入力データＤＡＴＡ＿ＩＮの立ち上がりエッジに応答してターンオンされるように説明したが、本発明の実施形態は、それに限られるものではない。一例として、入力データＤＡＴＡ＿ＩＮの立ち下りエッジに応答してスイッチ５２０がターンオンされるように回路が具現される。或いは、追加のスイッチ（図示せず）が更に具備され、それを介して入力データＤＡＴＡ＿ＩＮの立ち上がりエッジ及び立ち下りエッジにおいていずれもスイッチ５２０がターンオンされるように回路が具現される。回路ブロックが入力データＤＡＴＡ＿ＩＮの立ち上がり遷移又は立ち下り遷移に対していずれも消費電流を有する場合、入力データＤＡＴＡ＿ＩＮの立ち上がり遷移時又は立ち下り遷移時のいずれもリップルが補償される。
【００７１】
図１１は、本発明の更に他の実施形態によるリップル補償器の具現例を示す回路図である。
【００７２】
図１１を参照すると、リップル補償器６００は、上述の実施形態による補償電流生成のための多種の回路素子を含み、一例として、リップル補償器６００は、１以上のバッファ（又は、インバータ）、補償キャパシタ（Ｃｃｐ１、Ｃｃｐ２）、１以上のＮＭＯＳトランジスタ（ＭＮ１、ＭＮ２、ＭＮ３）、高電圧印加ノードｃに連結されたキャパシタＣｃａｐ、及び電流を駆動するための１以上のＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）を含む。リップル補償器６００は、低周波数クロック信号を受信するバッファ６１１及びバッファの出力端に連結されたインバータ６１２を含む。１以上のＮＭＯＳトランジスタ（ＭＮ１、ＭＮ２、ＭＮ３）は、それぞれダイオード連結構造を有し、電源電圧ＶＤＤと高電圧印加ノードｃとの間に直列に連結される。第１補償キャパシタＣｃｐ１の１ノードはＮＭＯＳトランジスタＭＮ１とＭＮ２との間のノードに連結され、第２補償キャパシタＣｃｐ２の１ノードはＮＭＯＳトランジスタＭＮ２とＭＮ３との間のノードに連結される。
【００７３】
上述の実施形態のように、バッファ６１１及びインバータ６１２の駆動動作により、補償キャパシタ（Ｃｃｐ１、Ｃｃｐ２）によるブースティング動作が遂行され、それにより高電圧印加ノードｃに印加される電圧ＶＤＤｈｉｇｈのレベルが上昇する。そして、電流ソースとして動作する第１ＰＭＯＳトランジスタＭＰ１を介して補償電流Ｉａｐｒｃが生成され、補償電流Ｉａｐｒｃは、入力データＤＡＴＡ＿ＩＮに応答する第２ＰＭＯＳトランジスタＭＰ２のスイッチング動作によって対応する回路ブロックに提供され、回路ブロックの電源電圧に生じるリップルを低減させる。
【００７４】
図１２は、リップル補償器に具備されるトランジスタをＰＭＯＳによって適用した例を示す回路図である。
【００７５】
図１２を参照すると、リップル補償器７００は、１以上のトランジスタとして第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２を含む。また、リップル補償器７００は、１以上のバッファ７１１及び補償キャパシタＣｃｐを含む。第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２のそれぞれはダイオード連結構造を有し、電源電圧ＶＤＤは、ダイオード連結された第１ＰＭＯＳトランジスタＭＰ１を介して補償ノードｂに提供される。また、補償ノードｂは、第２ＰＭＯＳトランジスタＭＰ２を介して対応する回路ブロックの電源電圧ノードに連結される。
【００７６】
図１２に示した実施形態によると、第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２の閾値電圧のレベルがＮＭＯＳトランジスタに比べて低いため、補償ノードｂに印加される補償電圧のレベル低下が最小化される。また、補償キャパシタＣｃｐによって補償電圧のレベルが上昇し、第２ＰＭＯＳトランジスタＭＰ２を介して供給される補償電流Ｉａｐｒｃの電流レベル低下が最小化される。
【００７７】
図１３は、入力データが並列データに該当する場合のリップル補償例を示す半導体装置のブロック図である。
【００７８】
図１３では、入力データＤＡＴＡ＿ＩＮが２０ビットの並列データに該当する例を図示する。しかし、本発明の実施形態は、他のビット数の並列データについても同一に適用される。
【００７９】
図１３を参照すると、半導体装置８００は多種の回路ブロックを含み、一例として、半導体装置８００は、ロジック回路８１０、シリアライザ８２０、及びドライバ８３０を含む。半導体装置８００は、上述の実施形態によるリップル補償器を１以上含み、図１３では、それぞれのデータビットに対応してリップル補償器が配置された例を図示する。それにより、半導体装置８００は、第１リップル補償器８４１＿１〜第２０リップル補償器８４１＿２０を更に含む。
【００８０】
ドライバ８３０は、上述の実施形態におけるデータドライバ又はデータ駆動回路に該当する。ロジック回路８１０は、２０ビットの並列データＩＮ［０］〜ＩＮ［１９］に該当する入力データＤＡＴＡ＿ＩＮを受信し、相対的に低い動作周波数で駆動される。例えば、ロジック回路８１０は２０本のデータラインを介して入力データＤＡＴＡ＿ＩＮを受信し、それぞれのデータラインは対応する入力データＤＡＴＡ＿ＩＮによるデータパターンを有する。即ち、２０本のデータラインを介して提供される入力データＤＡＴＡ＿ＩＮは、それぞれのデータライン毎に異なるデータパターンを有する。
【００８１】
一実施形態によると、第１リップル補償器８４１＿１〜第２０リップル補償器８４１＿２０が２０ビットの並列データＩＮ［０］〜ＩＮ［１９］に対応して配置され、それぞれのリップル補償器は、対応するデータラインの入力データＤＡＴＡ＿ＩＮを処理する回路ブロックに補償電流Ｉａｐｒｃを供給する。例えば、ロジック回路８１０は、２０ビットの並列データＩＮ［０］〜ＩＮ［１９］をそれぞれ処理するために２０個の回路ブロックを含み、第１リップル補償器８４１＿１〜第２０リップル補償器８４１＿２０のそれぞれは、対応する回路ブロックで生じた電源電圧のリップルを補償する。即ち、第１リップル補償器８４１＿１〜第２０リップル補償器８４１＿２０は、それぞれ異なるタイミングで補償電流Ｉａｐｒｃ［０〜１９］を対応する回路ブロックに提供する。
【００８２】
シリアライザ８２０は、２０ビットの並列データＩＮ［０］〜ＩＮ［１９］を受信し、それを処理して直列データを生成する。即ち、シリアライザ８２０は、データを１ビットずつ順次にドライバ８３０に提供する。ドライバ８３０は、上述の実施形態による処理動作を介して出力データＤＡＴＡ＿ＯＵＴを生成する。
【００８３】
図１３に示した例では、２０ビットの並列データＩＮ［０］〜ＩＮ［１９］を説明したが、本発明の実施形態によると、Ｍビットの並列データを処理するロジック回路に対応してＭ個のリップル補償器が配置される。そして変更可能な例により、Ｍビットの並列データのうちの一部のデータに対応してＭ個未満のリップル発生器のみが配置される。
【００８４】
図１４は、異なる周波数で動作する回路ブロックに対してリップル補償器を適用した例を示すブロック図である。
【００８５】
図１４を参照すると、半導体装置９００は、ロジック回路９１０、シリアライザ９２０、及びドライバ９３０を含み、上述の実施形態のように、ロジック回路９１０は、２０ビットの並列データＩＮ［０］〜ＩＮ［１９］に該当する入力データＤＡＴＡ＿ＩＮを受信すると仮定する。そして、シリアライザ９２０は、２０ビットの並列データＩＮ［０］〜ＩＮ［１９］を受信し、それを処理して直列データを生成し、一例として、シリアライザ９２０は、差動データ（ＩＮＰ、ＩＮＮ）に該当する直列データを生成する。それにより、シリアライザ９２０は、差動データ（ＩＮＰ、ＩＮＮ）を伝達する２本のデータラインを介してドライバ９３０に直列データを提供する。
【００８６】
上述の実施形態と同様に、半導体装置９００は、２０ビットの並列データＩＮ［０］〜ＩＮ［１９］を処理するロジック回路９１０に対応して第１リップル補償器９４１＿１〜第２０リップル補償器９４１＿２０を更に含む。２０ビットの並列データＩＮ［０］〜ＩＮ［１９］は第１リップル補償器９４１＿１〜第２０リップル補償器９４１＿２０に提供され、第１リップル補償器９４１＿１〜第２０リップル補償器９４１＿２０のそれぞれは対応するデータのパターンに応じて補償電流をロジック回路９１０に提供する。
【００８７】
半導体装置９００は、差動データ（ＩＮＰ、ＩＮＮ）を処理するドライバ９３０に対応して第１リップル補償器９５１＿１及び第２リップル補償器９５１＿２を更に含む。第１リップル補償器９５１＿１は、第１差動データＩＮＮを受信し、第１差動データＩＮＮのパターンに応じて上述の実施形態による補償電流を生成する。第２リップル補償器９５１＿２は、第２差動データＩＮＰを受信し、第２差動データＩＮＰのパターンに応じて上述の実施形態による補償電流を生成する。ドライバ９３０は、差動データ（ＩＮＰ、ＩＮＮ）に対する処理動作を介して出力データＤＡＴＡ＿ＯＵＴ（ＯＵＴＰ／ＯＵＴＮ））を生成する。
【００８８】
差動データ（ＩＮＰ、ＩＮＮ）は、互いに相補的なロジックレベルを有し、それにより第１リップル補償器９５１＿１及び第２リップル補償器９５１＿２は、交互に補償電流を対応する回路ブロックに供給する。一例として、ドライバ９３０は、第１差動データＩＮＮを処理する第１回路ブロック及び第２差動データＩＮＰを処理する第２回路ブロックを含み、第１回路ブロック及び第２回路ブロックは、交互に補償電流の供給を受ける。ロジック回路９１０は相対的に低い周波数で動作し、一方ドライバ９３０は相対的に高い周波数で動作する。
【００８９】
上述のような実施形態によると、リップル補償器がモジュール形式に具現されてそれぞれの回路ブロックに対応して配置され、それにより異なる周波数で動作する回路ブロックに対して、共にリップル補償が行われる。
【００９０】
図１５は、可変キャパシタを利用した適応的リップル補償動作を遂行する一例を示すブロック図である。
【００９１】
上述の実施形態のように、補償ノードの電圧レベルの立ち上がりに利用される補償キャパシタのキャパシタンスによって補償電流の大きさが調節される。図１５を参照すると、半導体装置１０００は、データ駆動回路１０１０及びリップル補償器１０２０を含み、電源電圧ノードａに印加される第１電源電圧ＶＤＤｉｎｔの電圧レベルを検出するレベル検出器１０３０と、補償キャパシタのキャパシタンスを調節するための制御信号Ｃｔｒｌ［１：Ｌ］を生成するキャパシタンス制御器１０４０と、を更に含む。
【００９２】
リップル補償器１０２０は、１以上の補償キャパシタ及び対応するスイッチ（ＳＷ１〜ＳＷＬ）を含む。図１５には図示していないが、リップル補償器１０２０は、入力データＤＡＴＡ＿ＩＮを受信する１以上のバッファ（図示せず）を含み、入力データＤＡＴＡ＿ＩＮのパターンに応じて補償ノードｂに印加される補償電圧Ｖｃｐのレベルが上昇する。また、補償キャパシタのキャパシタンスによって補償電圧Ｖｃｐのレベルの立ち上がり程度が調節され、それにより補償電流Ｉａｐｒｃのレベルが調節される。
【００９３】
一実施形態によると、レベル検出器１０３０は、周期的又は非周期的に第１電源電圧ＶＤＤｉｎｔのレベルを検出し、検出結果によって第１電源電圧ＶＤＤｉｎｔに生じるリップル程度が判断される。一実施形態によると、半導体装置１０００は初期動作時にテスト過程を介して第１電源電圧ＶＤＤｉｎｔのレベルを検出し、キャパシタンス制御器１０４０は検出結果に基づいて制御信号Ｃｔｒｌ［１：Ｌ］を生成する。リップル補償器１０２０に具備されたスイッチ（ＳＷ１〜ＳＷＬ）が制御信号Ｃｔｒｌ［１：Ｌ］に基づいてターンオン又はターンオフが制御され、その後の半導体装置１０００の正常動作時に、制御信号Ｃｔｒｌ［１：Ｌ］によって調節されたキャパシタンスによって上述の実施形態によるリップル補償動作が行われる。
【００９４】
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、、本発明の技術範囲から逸脱しない範囲で多様に変更実施することが可能である。
【産業上の利用可能性】
【００９５】
本発明のリップル補償器とそれを含むデータ駆動回路及び半導体装置は、例えば電子装置関連の技術分野に効果的に適用可能である。
【符号の説明】
【００９６】
１００、４００、８００、９００、１０００    半導体装置
１１０    回路ブロック
１２０、４２０、５００、６００、７００、１０２０    リップル補償器
２００    メモリシステム
２１０    メモリコントローラ
２１１    制御ロジック
２１２、３１１＿１    第１インターフェース回路
２１２＿１、３１１＿１１、８４１＿１、９４１＿１、９５１＿１    第１リップル補償器
２２０、３２０    メモリ装置
２２１    メモリセルアレイ
２２２、３１２＿１    第２インターフェース回路
２２２＿１、３１２＿１１、８４１＿２０、９４１＿２０、９５１＿２    第２リップル補償器
３００    データ処理システム
３１０    アプリケーションプロセッサ（ＡＰ）
３１１    メモリコントロールユニット
３１２    モデムモジュール
３１３    ＩＰ（ｉｎｔｅｌｌｅｃｔｕａｌ  ｐｒｏｐｅｒｔｙ）
３２１    第３インターフェース回路
３２１＿１    第３リップル補償器
３３０    ＲＦチップ
３３１    第４インターフェース回路
３３１＿１    第４リップル補償器
４１０、１０１０    データ駆動回路
４１１    データドライバ
４２１    増幅器
４２１＿１、６１１、７１１    バッファ
４３０    パッケージ（ＰＫＧ）モデル
５１０    電流ソース
５２０    スイッチ
６１２    インバータ
８１０、９１０    ロジック回路
８２０、９２０    シリアライザ
８３０、９３０    ドライバ
１０３０    レベル検出器
１０４０    キャパシタンス制御器
【図１】
2019029991.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2019029991.tif 000015
【図１４】
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【図１５】
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