(57)【要約】【課題】終端領域のリセスに向けて延びているフィールドプレート構造を備える半導体装置において、電極の成膜不良による段切れが抑えられる技術を提供する。【解決手段】リセス４０の側面４４は、平面で構成されている平面部分４４ａと、曲面で構成されている曲面部分４４ｂと、を有する。フィールドプレート構造は、リセス４０の底面４２からリセス４０の平面部分４４ａ及び曲面部分４４ｂを超えて半導体層１０の素子領域１０Ａの表面の一部にまで延びている絶縁膜３０と、半導体層１０の素子領域１０Ａの表面に接するとともに、半導体層１０の素子領域１０Ａの表面から少なくともリセス４０の曲面部分４４ｂ上に配置されている絶縁膜３０を超えて延びているアノード電極２４と、を有する。リセス４０の曲面部分４４ｂは、アノード領域１６の側面に形成されている。【選択図】  図１
2019057650.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、その第１半導体領域上に設けられている第２導電型の第２半導体領域と、を有する半導体層であって、前記第１半導体領域と前記第２半導体領域が積層している素子領域の周囲の終端領域に前記第２半導体領域よりも深いリセスが形成されている、半導体層と、
前記素子領域から前記終端領域のリセスに向けて延びるフィールドプレート構造と、を備えており、
前記リセスの側面は、
前記リセスの前記底面から延びており、平面で構成されている平面部分と、
前記平面部分と前記半導体層の前記素子領域の表面の間を延びており、曲面で構成されている曲面部分と、を有しており、
前記フィールドプレート構造は、
前記リセスの底面から前記リセスの前記平面部分及び前記曲面部分を超えて前記半導体層の前記素子領域の表面の一部にまで延びている絶縁膜と、
前記半導体層の前記素子領域の表面に接するとともに、前記半導体層の前記素子領域の表面から少なくとも前記リセスの前記曲面部分上に配置されている前記絶縁膜を超えて延びている電極と、を有しており、
前記リセスの前記曲面部分は、前記第２半導体領域の側面に形成されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１及び特許文献２は、素子領域の周囲の終端領域にリセスが形成された半導体層を備える半導体装置を開示する。特に、特許文献２は、素子領域から終端領域のリセスに向けて延びているフィールドプレート構造を備えた半導体装置を開示する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−０２８６４０号公報
【特許文献２】特開２０１６−１６２７８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
フィールドプレート構造を構成する絶縁膜及び電極は、半導体層の素子領域の表面と終端領域のリセスの側面の間に構成される角部上を被覆するように延びている。このため、この角部上に配設されているフィールドプレート構造の電極が成膜不良やパターニング時の加工不良によって段切れしてしまうことが懸念される。本明細書は、終端領域のリセスに向けて延びているフィールドプレート構造を備える半導体装置において、電極の成膜不良や加工不良による段切れが抑えられる技術を提供する。
【課題を解決するための手段】
【０００５】
本明細書が開示する半導体装置の一実施形態は、第１導電型の第１半導体領域と、その第１半導体領域上に設けられている第２導電型の第２半導体領域と、を有する半導体層であって、前記第１半導体領域と前記第２半導体領域が積層している素子領域の周囲の終端領域に前記第２半導体領域よりも深いリセスが形成されている、半導体層と、前記素子領域から前記終端領域のリセスに向けて延びるフィールドプレート構造と、を備えることができる。前記リセスの側面は、前記リセスの前記底面から延びており、平面で構成されている平面部分と、前記平面部分と前記半導体層の前記素子領域の表面の間を延びており、曲面で構成されている曲面部分と、を有することができる。前記フィールドプレート構造は、前記リセスの底面から前記リセスの前記平面部分及び前記曲面部分を超えて前記半導体層の前記素子領域の表面の一部にまで延びている絶縁膜と、前記半導体層の前記素子領域の表面に接するとともに、前記半導体層の前記素子領域の表面から前記リセスの前記曲面部分上に配置されている前記絶縁膜を超えて延びている電極と、を有することができる。前記リセスの前記曲面部分は、前記第２半導体領域の側面に形成されている。
【０００６】
上記実施形態の半導体装置では、リセスの側面が曲面部分を有しており、フィールドプレート構造の絶縁膜及び電極がその曲面部分上に配設されている。これにより、フィールドプレート構造の電極の成膜不良や加工不良による段切れが抑えられる。さらに、上記実施形態の半導体装置では、リセスの側面が平面部分と曲面部分で構成されており、曲面部分が第２半導体領域の側面に形成されている。リセスの側面がこのような形態で構成されていると、第１半導体領域と第２半導体領域のｐｎ接合端部での電界集中が緩和され、絶縁破壊電圧が向上することが本願明細書で確認されている。即ち、上記実施形態の半導体装置では、フィールドプレート構造の電極の成膜不良や加工不良による段切れが抑えられるとともに、高い絶縁破壊電圧が実現される。
【図面の簡単な説明】
【０００７】
【図１】半導体装置の素子領域と終端領域の境界近傍の要部断面図を模式的に示す。
【図２Ａ】図１の要部断面図における半導体装置の製造工程の一過程を示す。
【図２Ｂ】図１の要部断面図における半導体装置の製造工程の一過程を示す。
【図２Ｃ】図１の要部断面図における半導体装置の製造工程の一過程を示す。
【図２Ｄ】図１の要部断面図における半導体装置の製造工程の一過程を示す。
【図２Ｅ】図１の要部断面図における半導体装置の製造工程の一過程を示す。
【図２Ｆ】図１の要部断面図における半導体装置の製造工程の一過程を示す。
【図２Ｇ】図１の要部断面図における半導体装置の製造工程の一過程を示す。
【図２Ｈ】図１の要部断面図における半導体装置の製造工程の一過程を示す。
【図２Ｉ】図１の要部断面図における半導体装置の製造工程の一過程を示す。
【図２Ｊ】図１の要部断面図における半導体装置の製造工程の一過程を示す。
【図２Ｋ】図１の要部断面図における半導体装置の製造工程の一過程を示す。
【図２Ｌ】図１の要部断面図における半導体装置の製造工程の一過程を示す。
【図２Ｍ】図１の要部断面図における半導体装置の製造工程の一過程を示す。
【図２Ｎ】図１の要部断面図における半導体装置の製造工程の一過程を示す。
【図２Ｏ】図１の要部断面図における半導体装置の製造工程の一過程を示す。
【発明を実施するための形態】
【０００８】
図１に示されるように、半導体装置１は、ＰＮダイオードであり、窒化ガリウム（ＧａＮ）の半導体層１０、半導体層１０の裏面を被覆するカソード電極２２、半導体層１０の表面を被覆するアノード電極２４、及び、絶縁膜３０を備えている。半導体層１０は、素子領域１０Ａと終端領域１０Ｂに区画されており、終端領域１０Ｂが素子領域１０Ａの周囲を一巡するように配置されている。この例に代えて、半導体装置１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）又はＩＧＢＴ（Insulated Gate Bipolar Transistor）として構成されてもよい。
【０００９】
半導体層１０は、ｎ＋型のカソード領域１２、ｎ-型のドリフト領域１４及びｐ型のアノード領域１６を有する。カソード領域１２は、半導体層１０の裏層部に設けられており、素子領域１０Ａと終端領域１０Ｂの双方に設けられている。カソード領域１２は、ｎ型不純物を高濃度に含んでおり、カソード電極２２にオーミック接触している。ドリフト領域１４は、カソード領域１２とアノード領域１６の間に設けられており、カソード領域１２とアノード領域１６の双方に接しており、素子領域１０Ａと終端領域１０Ｂの双方に設けられている。アノード領域１６は、半導体層１０の表層部に設けられており、ドリフト領域１４上に設けられており、ドリフト領域１４の表面に接しており、素子領域１０Ａに設けられている。アノード領域１６は、ｐ型不純物を高濃度に含んでおり、アノード電極２４にオーミック接触している。なお、半導体装置１がＭＯＳＦＥＴ又はＩＧＢＴとして構成される場合、アノード領域１６がボディ領域と称されることがある。
【００１０】
半導体層１０の終端領域１０Ｂには、リセス４０が形成されている。リセス４０は、素子領域１０Ａのアノード領域１６よりも深く形成されており、ドリフト領域１４に達する溝である。リセス４０は、底面４２及び側面４４を有する。リセス４０の底面４２は、半導体層１０の面方向に平行な面である。リセス４０の側面４４は、リセス４０の底面４２と半導体層１０の素子領域１０Ａの表面の間を延びる面であり、平面部分４４ａと曲面部分４４ｂで構成されている。
【００１１】
リセス４０の側面４４の平面部分４４ａは、リセス４０の底面４２から延びており、平面で構成されている。この例では、平面部分４４ａが底面４２に直交している。即ち、平面部分４４ａと底面４２の成す角の外角θ（以下、「リセス角度」という）は、９０°である。
【００１２】
リセス４０の側面４４の曲面部分４４ｂは、平面部分４４ａと半導体層１０の素子領域１０Ａの表面の間を延びており、曲面で構成されている。曲面部分４４ｂは、アノード領域１６の側面に選択的に形成されている。換言すると、半導体層１０の素子領域１０Ａの表面と曲面部分４４ｂの境界点をＰ１とし、リセス４０の側面４４の平面部分４４ａと曲面部分４４ｂの境界点をＰ２とし、これらＰ１とＰ２を結ぶ円弧の曲率半径をＬ２とし、アノード領域１６の膜厚をＬ１とすると、Ｌ１≧Ｌ２の関係が成立している。なお、曲面部分４４ｂは、必ずしも円弧である必要はなく、境界点Ｐ１と境界点Ｐ２の間で湾曲していればよい。
【００１３】
絶縁膜３０は、リセス４０の底面４２からリセス４０の側面４４の平面部分４４ａ及び曲面部分４４ｂを超えて半導体層１０の素子領域１０Ａの表面の一部にまで延びている。アノード電極２４は、半導体層１０の素子領域１０Ａの表面に露出するアノード領域１６に接するとともに、半導体層１０の素子領域１０Ａの表面に露出するアノード領域１６と接する部分からリセス４０の側面４４の曲面部分４４ｂ及び平面部分４４ａを超えてリセス４０の底面４２の一部にまで延びている。このように、絶縁膜３０とアノード電極２４が積層したフィールドプレート構造が、半導体層１０の素子領域１０Ａの一部から終端領域１０Ｂのリセス４０の一部にまで延びている。
【００１４】
次に、本実施形態の半導体装置１の特徴を説明する。表１に、リセス角度θと絶縁破壊電圧の関係を示す。ここで、比較例とは、リセス４０の側面４４に曲面部分４４ｂが形成されていない例（リセス４０の側面４４が平面部分４４ａのみで構成されている例）である。
【００１５】
【表１】
2019057650.tif 000003
【００１６】
表１の比較例に示されるように、リセス角度θが９０°に近いほど、絶縁破壊電圧が大きくなる。これは、リセス角度θが９０°に近いほど、ドリフト領域１４とアノード領域１６のｐｎ接合端部の電界集中が緩和され、ｐｎ接合耐圧が向上したからである。一方、リセス角度θが９０°に近くなるほど、リセス４０の側面４４に曲面部分４４ｂが形成されていない比較例のような場合、半導体層１０の素子領域１０Ａの表面とリセス４０の側面４４の間に構成される角部において、フィールドプレート構造のアノード電極２４が成膜不良又はパターニング時の加工不良によって段切れしてしまうことが懸念される。
【００１７】
本実施形態の半導体装置１では、リセス４０の側面４４が平面部分４４ａと曲面部分４４ｂで構成されている。半導体装置１は、リセス４０の側面４４に平面部分４４ａを有していることから、リセス角度θが９０°に構成されている。これにより、半導体装置１は、高い絶縁破壊電圧を有することができる。さらに、半導体装置１は、リセス４０の側面４４に曲面部分４４ｂを有しており、絶縁膜３０とアノード電極２４が積層したフィールドプレート構造がその曲面部分４４ｂに配設されている。これにより、半導体装置１では、アノード電極２４の成膜不良又はパターニング時の加工不良による段切れが抑えられる。
【００１８】
表２に、リセス４０の側面４４の曲面部分４４ｂの曲率半径Ｌ２と絶縁破壊電圧の関係を示す。この結果は、アノード領域１６の膜厚Ｌ１を２μｍに設定したときのものである。なお、曲率半径Ｌ２が０μｍの例は、リセス４０の側面４４に曲面部分４４ｂが形成されていない比較例であって、表１のリセス角度θが９０°の例に対応する。
【００１９】
【表２】
2019057650.tif 000004
【００２０】
表２に示されるように、アノード領域１６の膜厚Ｌ１と曲面部分４４ｂの曲率半径Ｌ２の間にＬ１≧Ｌ２の関係が成立していると、ドリフト領域１４とアノード領域１６のｐｎ接合端部の電界集中が緩和され、高い絶縁破壊電圧が維持されている。即ち、半導体装置１のように、リセス４０の側面４４の曲面部分４４ｂがアノード領域１６の側面に選択的に形成されていれば、高い絶縁破壊電圧が維持される。なお、フィールドプレート構造のアノード電極２４の成膜不良による段切れが抑えられるためには、曲率半径Ｌ２が１μｍ以上であるのが望ましい。このように、半導体装置１では、フィールドプレート構造のアノード電極２４の成膜不良による段切れが抑えられるとともに、高い絶縁破壊電圧が実現される。
【００２１】
また、半導体装置１は、半導体材料に窒化ガリウム（ＧａＮ）が用いられている。窒化ガリウムにｐ型不純物をイオン注入で導入する技術が確立されていない。このため、終端領域１０Ｂの耐圧構造としては、半導体装置１のようにリセス４０を形成することが有用である。このように、半導体装置１に適用されている技術は、半導体材料が窒化ガリウムの場合に特に有用である。
【００２２】
次に、半導体装置１の製造方法を説明する。まず、図２Ａに示されるように、窒化ガリウムの半導体層１０を準備する。半導体層１０は、カソード領域１２がＮ型ＧａＮ基板として準備され、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）を利用して、カソード領域１２の表面からドリフト領域１４及びアノード領域１６を順に結晶成長して製造される。
【００２３】
次に、図２Ｂに示されるように、ドライエッチング技術を利用して、半導体層１０の終端領域１０Ｂに対応した範囲に予備リセス１４０を形成する。このとき、予備リセス１４０の底面及び側面にアモルファス又は結晶性の乱れたダメージ層６２が形成される。
【００２４】
次に、図２Ｃに示されるように、化学蒸着（ＣＶＤ：Chemical Vapor Deposition）法を利用して、酸化シリコンのハードマスク５２を半導体層１０の素子領域１０Ａの表面及び予備リセス１４０の内壁に成膜する。
【００２５】
次に、図２Ｄに示されるように、半導体層１０の素子領域１０Ａに対応する範囲のハードマスク５２の表面にレジスト膜５４をパターニングする。このとき、半導体層１０の素子領域１０Ａに対応する範囲のハードマスク５２の側面は、外部に露出している。
【００２６】
次に、図２Ｅに示されるように、ウェットエッチング技術を利用して、ハードマスク５２の一部をエッチングする。このとき、ハードマスク５２とレジスト膜５４の間にエッチャントが浸入し、半導体層１０の素子領域１０Ａの表面に設けられているハードマスク５２の端部５２ａの一部がエッチングされる。これにより、ハードマスク５２の端部５２ａは、その膜厚が終端領域１０Ｂ側に向けて徐々に減少するような形態を有することとなる。
【００２７】
次に、図２Ｆに示されるように、レジスト膜５４を剥離する。
【００２８】
次に、図２Ｇに示されるように、イオン注入技術を利用して、半導体層１０の表面に向けて不純物を導入する。このとき、ハードマスク５２がイオン注入用のマスクとして利用される。これにより、不純物は、予備リセス１４０の底面に露出するドリフト領域１４の表層部及びハードマスク５２の端部５２ａの膜厚が薄い部分の下方のアノード領域１６の表層部に選択的に導入される。不純物が選択的に導入された部分は、アモルファス又は結晶性の乱れたダメージ層６４となる。なお、後述の工程で説明するように、導入された不純物は除去されるので、導入される不純物の導電型は特に限定されない。
【００２９】
次に、図２Ｈに示されるように、ハードマスク５２を剥離する。
【００３０】
次に、図２Ｉに示されるように、ウェットエッチング技術を利用して、ダメージ層６２，６４を選択的にエッチングする。これにより、平面部分４４ａと曲面部分４４ｂで構成される側面４４を有するリセス４０が形成される。このように、イオン注入技術を利用して予備リセス１４０の側面の上端部に予めダメージ層６４を形成しておくことで、曲面部分４４ｂを容易に形成することができる。また、この工程でリセス４０の底面４２及び側面４４にダメージ層が残存しないので、リーク電流が低減されるという効果も得られる。
【００３１】
次に、図２Ｊに示されるように、半導体層１０の素子領域１０Ａの表面及びリセス４０の底面４２及び側面４４を被覆する絶縁膜３０を形成する。
【００３２】
次に、図２Ｋに示されるように、半導体層１０の素子領域１０Ａの表面に設けられている絶縁膜３０の一部が露出するように、レジスト膜５６をパターニングする。
【００３３】
次に、図２Ｌに示されるように、ウェットエッチング技術を利用して、レジスト膜５６から露出する絶縁膜３０の一部をエッチングし、アノード領域１６を露出させる。次に、レジスト膜５６を剥離する。
【００３４】
次に、図２Ｍに示されるように、絶縁膜３０を被覆するように半導体層１０の表面全体にアノード電極２４を形成し、半導体層１０の裏面全体にカソード電極２２を形成する。
【００３５】
次に、図２Ｎに示されるように、アノード電極２４の表面にレジスト膜５８をパターニングする。ここで、リセス４０の側面４４の曲面部分４４ｂの曲率半径Ｌ２がアノード電極２４の厚み及びレジスト膜５８の厚みよりも大きいことから、アノード電極２４の段切れが抑えられる。
【００３６】
次に、図２Ｏに示されるように、ウェットエッチング技術を利用して、レジスト膜５８から露出するアノード電極２４の一部をエッチングし、アノード電極２４をパターニングする。次に、レジスト膜５８を剥離する。これらの工程を経て、半導体装置１が完成する。
【００３７】
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３８】
１：半導体装置
１０：半導体層
１２：カソード領域
１４：ドリフト領域
１６：アノード領域
２２：カソード電極
２４：アノード電極
３０：絶縁膜
４０：リセス
４２：底面
４４：側面
４４ａ：平面部分
４４ｂ：曲面部分
【図１】
2019057650.tif 000005
【図２Ａ】
2019057650.tif 000006
【図２Ｂ】
2019057650.tif 000007
【図２Ｃ】
2019057650.tif 000008
【図２Ｄ】
2019057650.tif 000009
【図２Ｅ】
2019057650.tif 000010
【図２Ｆ】
2019057650.tif 000011
【図２Ｇ】
2019057650.tif 000012
【図２Ｈ】
2019057650.tif 000013
【図２Ｉ】
2019057650.tif 000014
【図２Ｊ】
2019057650.tif 000015
【図２Ｋ】
2019057650.tif 000016
【図２Ｌ】
2019057650.tif 000017
【図２Ｍ】
2019057650.tif 000018
【図２Ｎ】
2019057650.tif 000019
【図２Ｏ】
2019057650.tif 000020