(57)【要約】【課題】周辺回路の回路面積を容易に削減可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１半導体層、複数の第１ゲート電極、第１ゲート絶縁層及び積層膜を備える。第１半導体層は、基板の上面と交差する第１方向に延伸する。複数の第１ゲート電極は、第１方向に配設され、第１方向と交差する第２方向から第１半導体層と対向し、第２方向における端部はその第２方向における位置がお互いに異なり階段状のコンタクト部を形成する。積層膜は、コンタクト部において複数の第１ゲート電極の上面の少なくとも一部及び第２方向と交差する側面の少なくとも一部を覆う。積層膜は、コンタクト部に積層された第１絶縁層、複数の第２半導体層、第２ゲート絶縁層及び第２ゲート電極を備える。複数の第２半導体層の第１方向における位置及び第２方向における位置は、それぞれお互いに異なる。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板上に設けられ前記基板の上面と交差する第１方向に延伸する第１半導体層と、
前記第１方向に配設された複数の第１ゲート電極であって、前記第１方向と交差する第２方向に延伸し、前記第２方向から前記第１半導体層と対向し、前記第２方向において端部を有し、前記端部はその前記第２方向における位置がお互いに異なり階段状のコンタクト部を形成する前記複数の第１ゲート電極と、
前記第１半導体層と前記第１ゲート電極との間に設けられ、メモリ部を含む第１ゲート絶縁層と、
前記コンタクト部において複数の前記第１ゲート電極の上面の少なくとも一部及び前記第２方向と交差する側面の少なくとも一部を覆う積層膜と
を備え、
前記積層膜は、前記コンタクト部に積層された第１絶縁層と、前記第１絶縁層上に設けられた複数の第２半導体層と、前記複数の第２半導体層上に設けられた第２ゲート絶縁層と、前記第２ゲート絶縁層上に設けられた第２ゲート電極とを備え、
複数の前記第２半導体層の前記第１方向における位置及び前記第２方向における位置がそれぞれお互いに異なる
半導体記憶装置。
【請求項２】
複数の前記第２半導体層は、前記第１絶縁層を介して前記第１ゲート電極の前記第２方向における端部の上方に設けられる
請求項１記載の半導体記憶装置。
【請求項３】
前記第１絶縁層の前記第１方向における厚みは、前記第１ゲート電極の前記第１方向における厚みよりも大きい
請求項１又は２記載の半導体記憶装置。
【請求項４】
前記第１方向に配設された前記複数の第１ゲート電極の間に設けられた第２絶縁層を更に備え、
前記第２絶縁層は、前記第１ゲート電極の前記第２方向における端部の上面を覆い、
前記積層膜は、前記コンタクト部において前記第２絶縁層の上面の少なくとも一部及び前記第２方向と交差する側面の少なくとも一部を覆う
請求項１〜３のいずれか１項記載の半導体記憶装置。
【請求項５】
前記第２半導体層の上面及び前記第２方向と交差する側面は、上方向に凸の連続的な曲面を形成する
請求項１〜４のいずれか１項記載の半導体記憶装置。
【請求項６】
前記第２ゲート電極は、前記複数の第２半導体層と対向する
請求項１〜５のいずれか１項記載の半導体記憶装置。
【請求項７】
前記第２ゲート電極は、お互いに離れて設けられた複数の電極部分を備え、前記電極部分は、複数の前記第２半導体層のうち対応するものと対向する
請求項１〜５のいずれか１項記載の半導体記憶装置。
【請求項８】
前記第１方向及び前記第２方向それぞれと交差する第３方向に順に設けられた第１コンタクト、第２コンタクト、及び、第３コンタクトを備え、
前記第２ゲート電極は、前記第３方向において前記第２コンタクトと前記第３コンタクトの間に設けられ
前記第１コンタクトは、前記第１ゲート電極に接続され、
前記第２コンタクトは、前記第２半導体層の一部に接続され、
前記第３コンタクトは、前記第２半導体層の他の一部に接続される
請求項１〜７のいずれか１項記載の半導体記憶装置。
【請求項９】
前記第１コンタクト及び前記第２コンタクトをそれぞれ複数備え、
複数の前記第１コンタクトは、前記第２方向に配設され、複数の前記第１ゲート電極にそれぞれ接続され、
複数の前記第２コンタクトは、前記第２方向に配設され、複数の前記第２半導体層にそれぞれ接続される
請求項８記載の半導体記憶装置。
【請求項１０】
前記第１コンタクトは、この第１コンタクトと前記第３方向において隣り合う前記第２コンタクトに接続される
請求項８又は９記載の半導体記憶装置。
【請求項１１】
前記第１コンタクトは、この第１コンタクトが接続される前記第１ゲート電極より低い前記第１ゲート電極に対応する前記第２コンタクトに接続される
請求項９記載の半導体記憶装置。
【請求項１２】
前記第２コンタクトは、この第２コンタクトと前記第３方向において隣り合う前記第１コンタクト、及び、この第２コンタクトと前記第２方向において隣り合う前記第２コンタクトに接続される
請求項９記載の半導体記憶装置。
【請求項１３】
前記第３方向において前記第２半導体層と離れて設けられた第３半導体層と、
前記第３半導体層に対応して設けられた第３ゲート電極と、
第４コンタクトと、
第５コンタクトと
を更に備え、
前記第３方向において前記第２半導体層と前記第３半導体層の間に前記第１コンタクトが設けられ、
前記第３方向において前記第１コンタクトと前記第５コンタクトの間に前記第３ゲート電極が設けられ、
前記第３方向において前記第３ゲート電極と前記第１コンタクトの間に前記第４コンタクトが設けられ、
前記第４コンタクトは、前記第３半導体層の一部に接続され、
前記第５コンタクトは、前記第３半導体層の他の一部に接続され
前記第１コンタクトは、この第１コンタクトと前記第３方向において隣り合う前記第２コンタクト、及び、この第１コンタクトと前記第３方向において隣り合う前記第４コンタクトに接続される
請求項８又は９記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の高集積化に伴い、メモリセルを三次元的に配置した半導体記憶装置の開発が進んでいる。この様な半導体記憶装置には、例えば、ゲート絶縁層中に電荷を蓄積可能な電界効果トランジスタをメモリセルとして利用する、いわゆるフラッシュメモリや、抵抗値を可逆的に変化させる抵抗変化素子をメモリセルとして利用する、いわゆるＲｅＲＡＭ等が知られている。フラッシュメモリを利用する半導体記憶装置は、例えば、基板の上面と交差する第１方向に延伸する第１半導体層と、第１方向に配設され、第１方向と交差する第２方向から第１半導体層と対向する複数の第１ゲート電極と、第１半導体層と第１ゲート電極との間に設けられ、電荷蓄積層を含む第１ゲート絶縁層と、を含む。
【０００３】
この様な半導体記憶装置においては、上記複数の第１ゲート電極にコンタクトを接続すべく、第１ゲート電極の第２方向における端部の位置をお互いに異ならせており、これら複数の端部によって階段状のコンタクト部を形成している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−０５６４３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体記憶装置の更なる高集積化のために、周辺回路の面積の削減が望まれている。
【０００６】
下記の実施形態に係る発明は、この様な点に鑑みなされたもので、周辺回路の面積を容易に削減可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一の実施形態に係る半導体記憶装置は、第１半導体層と、複数の第１ゲート電極と、第１ゲート絶縁層と、積層膜と、を備える。第１半導体層は、基板上に設けられ、この基板の上面と交差する第１方向に延伸する。複数の第１ゲート電極は、第１方向に配設され、第１方向と交差する第２方向に延伸し、第２方向から第１半導体層と対向し、第２方向において端部を有し、これら端部はその第２方向における位置がお互いに異なり階段状のコンタクト部を形成する。第１ゲート絶縁層は、第１半導体層と第１ゲート電極との間に設けられ、メモリ部を含む。積層膜は、上記コンタクト部において複数の第１ゲート電極の上面の少なくとも一部及び第２方向と交差する側面の少なくとも一部を覆う。また、積層膜は、コンタクト部に積層された第１絶縁層と、この第１絶縁層上に設けられた複数の第２半導体層と、これら複数の第２半導体層上に設けられた第２ゲート絶縁層と、この第２ゲート絶縁層上に設けられた第２ゲート電極と、を備える。また、複数の第２半導体層の第１方向における位置及び第２方向における位置は、それぞれお互いに異なる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体記憶装置の概略的な平面図である。
【図２】メモリブロックＭＢの構成を示す等価回路図である。
【図３】図１のＡで示した部分の概略的な斜視図である。
【図４】図３に示す構成の一部の拡大図である。
【図５】図１のＢで示す部分に対応する平面図である。
【図６】図５に示す構成をＣ−Ｃ’線に沿って切断した断面を示す断面図である。
【図７】図５に示す構成をＤ−Ｄ’線に沿って切断した断面を示す断面図である。
【図８】第１の実施形態に係る半導体記憶装置の製造方法を説明するための図である。
【図９】同製造方法を示す概略的な断面図である。
【図１０】同製造方法を示す概略的な断面図である。
【図１１】同製造方法を示す概略的な断面図である。
【図１２】同製造方法を示す概略的な断面図である。
【図１３】同製造方法を示す概略的な断面図である。
【図１４】同製造方法を示す概略的な断面図である。
【図１５】同製造方法を示す概略的な断面図である。
【図１６】同製造方法を示す概略的な断面図である。
【図１７】同製造方法を示す概略的な断面図である。
【図１８】同製造方法を示す概略的な断面図である。
【図１９】同製造方法を示す概略的な断面図である。
【図２０】同製造方法を示す概略的な断面図である。
【図２１】同製造方法を示す概略的な断面図である。
【図２２】同製造方法を示す概略的な断面図である。
【図２３】同製造方法を示す概略的な断面図である。
【図２４】同製造方法を示す概略的な断面図である。
【図２５】同製造方法を示す概略的な断面図である。
【図２６】同製造方法を示す概略的な断面図である。
【図２７】同製造方法を示す概略的な断面図である。
【図２８】同製造方法を示す概略的な断面図である。
【図２９】第２の実施形態に係る半導体記憶装置の概略的な平面図である。
【図３０】図２９に示す構成をＣ−Ｃ’線に沿って切断した断面を示す断面図である。
【図３１】第３の実施形態に係る半導体記憶装置の概略的な平面図である。
【図３２】図３１に示す構成をＣ−Ｃ’線に沿って切断した断面を示す断面図である。
【図３３】第４の実施形態に係る半導体記憶装置の概略的な平面図である。
【図３４】第５の実施形態に係る半導体記憶装置の概略的な平面図である。
【発明を実施するための形態】
【０００９】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【００１０】
また、以下の説明においては、基板の主面を上面とし、基板の上面と交差する方向を第１方向と、第１方向と交差する方向を第２方向と、第１方向及び第２方向と交差する方向を第３方向と呼ぶ。また、第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について上面と言う場合にはこの構成の上向きの面を、下面と言う場合にはこの構成の下向きの面を意味する事とする。また、第２方向又は第３方向と交差する面を側面と呼ぶ。また、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。尚、以下の説明においては、第１方向がＺ方向と、第２方向がＸ方向と、第３方向がＹ方向と、それぞれ一致する場合について例示するが、第１方向、第２方向及び第３方向は、Ｚ方向、Ｘ方向及びＹ方向と一致しなくても良い。
【００１１】
また、本明細書において「メモリセル」と言った場合には、ゲート絶縁層中に電荷を蓄積可能な電界効果トランジスタ、抵抗値を可逆的に変化させる抵抗変化素子、この様な抵抗変化素子において、整流特性を有するもの等、１ビット以上のデータを記憶可能な素子を意味することとする。
【００１２】
［第１の実施形態］
［構成］
図１は、第１の実施形態に係る半導体記憶装置の概略的な平面図である。
【００１３】
本実施形態に係る半導体記憶装置は、メモリダイ１１と、コントロールダイ１２と、を備える。メモリダイ１１は、データを記憶するメモリプレーンＭＰと、メモリプレーンＭＰの周辺に設けられた周辺回路１３と、を備える。メモリプレーンＭＰは、Ｙ方向に配設された複数のメモリブロックＭＢを備える。メモリブロックＭＢは、Ｙ方向に配設された複数のメモリフィンガーＭＦを備える。コントロールダイ１２は、メモリダイ１１上の周辺回路１３を介してメモリプレーンＭＰを制御する制御回路を備える。
【００１４】
図２は、メモリブロックＭＢの構成を示す等価回路図である。メモリブロックＭＢは、ビット線ＢＬを介して周辺回路１３内のカラムデコーダ１４に接続され、ワード線ＷＬ及び選択ゲート線（ドレイン選択線ＳＧＤ、及び、ソース選択線ＳＧＳ）を介して周辺回路１３内のロウデコーダ１５に接続され、ソース線ＳＬを介して図示しないソース線ドライバに接続される。また、メモリブロックＭＢとロウデコーダ１５との間には、ブロックデコーダＢＤが配置される。尚、説明の都合上、図２においては、一部の構成を省略する。
【００１５】
メモリブロックＭＢ中の複数のメモリフィンガーＭＦは、それぞれ、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵの一端は、それぞれ、ビット線ＢＬに接続される。また、これら複数のメモリユニットＭＵの他端は、それぞれ、共通の下部配線ＳＣを介してソース線ＳＬに接続される。
【００１６】
メモリユニットＭＵは、ビット線ＢＬ及び下部配線ＳＣの間に直列に接続されたドレイン選択トランジスタＳＴＤ、メモリストリングＭＳ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
【００１７】
メモリストリングＭＳは、直列に接続された複数のメモリセルＭＣを備える。本実施形態に係るメモリセルＭＣは、チャネルボディとして機能する第１半導体層、メモリ部を含む第１ゲート絶縁層、及び、第１ゲート電極を備える電界効果型のトランジスタであり、１ビット以上のデータを記憶する。メモリセルＭＣのしきい値電圧は、メモリ絶縁層中の電荷量に応じて変化する。尚、１のメモリストリングＭＳに属する複数のメモリセルＭＣの第１ゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリフィンガーＭＦ中の全てのメモリストリングＭＳに共通に接続される。また、１のメモリブロックＭＢ中の複数のワード線ＷＬは、１のメモリブロックＭＢ中の複数のメモリフィンガーＭＦ間で共通に接続される。
【００１８】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネルボディとして機能する第１半導体層、第１ゲート絶縁層及び第１ゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）の第１ゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。選択ゲート線（ＳＧＤ、ＳＧＳ）は、それぞれ、１のメモリフィンガーＭＦ中の全ての選択トランジスタ（ＳＴＤ、ＳＴＳ）に共通に接続される。また、１のメモリブロックＭＢ中の複数のドレイン選択線ＳＧＤは、メモリフィンガーＭＦ毎に独立してロウデコーダ１５に接続される。一方、１のメモリブロックＭＢ中の複数のソース選択線ＳＧＳは、１のメモリブロックＭＢ中の複数のメモリフィンガーＭＦ間で共通に接続される。
【００１９】
ブロックデコーダＢＤは、メモリブロックＭＢの選択に使用されるものであり、一つのメモリブロックＭＢに一つ設けられる。ブロックデコーダＢＤは、複数のブロック選択トランジスタＳＴＢを備える。これら複数のブロック選択トランジスタＳＴＢは、チャネルボディとして機能する第２半導体層及び第２ゲート電極を備える電界効果型のトランジスタである。これら複数のブロック選択トランジスタＳＴＢは、それぞれ、ワード線ＷＬ又はソース選択線ＳＧＳと、ロウデコーダ１５との間に接続される。また、これら複数のブロック選択トランジスタＳＴＢの第２ゲート電極には、共通にブロック選択線ＳＧＢが接続される。
【００２０】
図３は、メモリブロックＭＢの構成を示す概略的な斜視図であり、図１のＡで示した部分に対応する。図４は、図３に示す構成の一部の拡大図である。尚、図３及び図４においては、一部の構成を省略する。
【００２１】
図３に示す通り、メモリブロックＭＢは、基板１０１上に設けられた複数のメモリフィンガーＭＦを有する。これら複数のメモリフィンガーＭＦは、それぞれ、Ｚ方向に延伸する第１半導体層１０２と、Ｚ方向に配設され、第１半導体層１０２の側面を覆う複数の第１ゲート電極１０３と、これら第１半導体層１０２と第１ゲート電極１０３との間に設けられた第１ゲート絶縁層１０４と、を備える。また、第１ゲート電極１０３のＸ方向における端部は、積層膜ＬＦによって覆われている。以下、第１半導体層１０２及び第１ゲート絶縁層１０４が設けられる領域をメモリ領域ＭＲと、第１ゲート電極１０３等が第１コンタクト１１４等に接続される領域をコンタクト領域ＣＲと呼ぶ。
【００２２】
基板１０１は、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。基板１０１は、例えば、半導体基板の上面にｎ型の不純物層を有し、更にこのｎ型の不純物層中にｐ型の不純物層を有する２重ウェル構造を備える。
【００２３】
第１半導体層１０２は、Ｚ方向に延伸する略円柱状又は略円筒状の半導体層であり、例えばポリシリコン（ｐ−Ｓｉ）等からなる。第１半導体層１０２は、メモリセルＭＣ及び選択トランジスタ（ＳＴＤ，ＳＴＳ）のチャネルボディとして機能する。第１半導体層１０２の上端はコンタクト１１１及びビット線ＢＬを介して周辺回路１３（図１）に接続される。第１半導体層１０２の下端は下部配線ＳＣを介して周辺回路１３（図１）に接続される。尚、図３の例においては、基板１０１の上面が下部配線ＳＣとして利用されるが、下部配線ＳＣは、基板１０１とは別に設けられても良い。
【００２４】
第１ゲート電極１０３は、Ｘ方向に延伸する板状の導電層であり、例えば窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層膜等からなる。第１ゲート電極１０３は、それぞれ、Ｘ方向及びＹ方向から第１半導体層１０２に対向し、ワード線ＷＬ及びメモリセルＭＣのゲート電極、又は、選択ゲート線（ＳＧＤ，ＳＧＳ）及び選択トランジスタ（ＳＴＤ，ＳＴＳ）のゲート電極として機能する。メモリ領域ＭＲにおいて、これら複数の第１ゲート電極１０３は、第１スリット１３１を介してＹ方向に離間する。コンタクト領域ＣＲには、これら複数の第１ゲート電極１０３のＸ方向における端部が設けられる。これら端部のＸ方向における位置はお互いに異なっており、全体として階段状の構造を構成している。以下、この様な階段状の構造の事を、コンタクト部ＣＰと呼ぶ。このコンタクト部ＣＰにおいては、複数の第１ゲート電極１０３が、それぞれ、Ｚ方向に延伸する第１コンタクト１１４に接続される。
【００２５】
第１ゲート絶縁層１０４は、図４に示す通り、第１半導体層１０２と第１ゲート電極１０３との間に積層されたトンネル絶縁層１２２、電荷蓄積層１２３、及び、ブロック絶縁層１２４を備える。トンネル絶縁層１２２及びブロック絶縁層１２４は、例えば、酸化シリコン（ＳｉＯ２）等からなる。電荷蓄積層１２３は、例えば、窒化シリコン（ＳｉＮ）等からなり、メモリ部として機能する。尚、図３に示す通り、Ｚ方向に隣り合うメモリセルＭＣは、それぞれ電荷蓄積層１２３を有するが、これら電荷蓄積層１２３は、お互いに接続されていても良いし、メモリセルＭＣ毎に分断されていても良い。
【００２６】
積層膜ＬＦは、コンタクト部ＣＰにおいて、複数の第１ゲート電極１０３の上面の少なくとも一部及びＸ方向と交差する側面の少なくとも一部を覆う。積層膜ＬＦは、コンタクト部ＣＰに積層された第１絶縁層２０１と、この第１絶縁層２０１上に設けられた複数の第２半導体層２０２と、これら複数の第２半導体層２０２上に設けられた第２ゲート絶縁層２０３と、この第２ゲート絶縁層２０３上に設けられた第２ゲート電極２０４と、を備える。
【００２７】
第１絶縁層２０１は、例えば酸化シリコン（ＳｉＯ２）等からなり、コンタクト部ＣＰの階段形状に沿って階段状に形成される。即ち、第１絶縁層２０１は、コンタクト部ＣＰにおいて複数の第１ゲート電極１０３の上面の少なくとも一部及びＸ方向と交差する側面の少なくとも一部を覆う。
【００２８】
第２半導体層２０２は、例えばポリシリコン（ｐ−Ｓｉ）等からなる。複数の第２半導体層２０２のＺ方向における位置及びＸ方向における位置は、お互いに異なる。これら複数の第２半導体層２０２は、それぞれ、第１絶縁層２０１を介して第１ゲート電極１０３のＸ方向の端部の上方に位置する。また、第２半導体層２０２の上面及びＸ方向と交差する側面は、上方向に凸の連続的な曲面を形成する。また、これら第２半導体層２０２はそれぞれＹ方向に延伸し、ブロック選択トランジスタＳＴＢのチャネルボディとして機能する。第２半導体層２０２のＹ方向の一部は、Ｚ方向に延伸する第２コンタクト１１５に接続され、この第２コンタクト１１５、Ｙ方向に延伸する配線１１６及び第１コンタクト１１４を介して第１ゲート電極１０３に接続される。また、第２半導体層２０２のＹ方向の他の一部は第３コンタクト１１７（図７）に接続され、この第３コンタクト１１７を介して周辺回路１３に接続される。
【００２９】
第２ゲート絶縁層２０３は、例えば酸化シリコン（ＳｉＯ２）等からなり、ブロック選択トランジスタＳＴＢのゲート絶縁層として機能する。第２ゲート絶縁層２０３は、第１絶縁層２０１及び複数の第２半導体層２０２の上面に沿って連続的に設けられている。また、第２ゲート絶縁層２０３は、Ｙ方向において、第２コンタクト１１５及び第３コンタクト１１７（図７）の間に設けられる。
【００３０】
第２ゲート電極２０４は、例えばポリシリコン（ｐ−Ｓｉ）、又は、窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層膜等からなり、ブロック選択線ＳＧＢ及びブロック選択トランジスタＳＴＢのゲート電極として機能する。第２ゲート電極２０４は、第２ゲート絶縁層２０３の上面に沿って連続的に設けられ、複数の第２半導体層２０２の上面と対向する。また、第２ゲート絶縁層２０３と同様に、Ｙ方向において、第２コンタクト１１５及び第３コンタクト１１７（図７）の間の範囲に設けられる。
【００３１】
次に、図５〜７を参照して、本実施形態に係る半導体記憶装置の構成を、より詳細に説明する。図５は、図１のＢで示す部分に対応する平面図である。尚、図５においては、一部の構成を省略している。
【００３２】
メモリプレーンＭＰは、図５に示す通り、第２スリット１３２を介してＹ方向に配設された複数のメモリブロックＭＢを備える。第２スリット１３２はメモリ領域ＭＲ及びコンタクト領域ＣＲ全体に渡ってＸ方向に延伸する。
【００３３】
メモリブロックＭＢは、第１スリット１３１を介してＹ方向に配設された複数のメモリフィンガーＭＦを備える。第１スリット１３１はメモリ領域ＭＲ全体及びコンタクト領域ＣＲの一部に渡ってＸ方向に延伸する。
【００３４】
メモリ領域ＭＲにおいては、各メモリフィンガーＭＦに複数の第１半導体層１０２が、例えば千鳥状に配置される。尚、上述の通り、これら第１半導体層１０２と第１ゲート電極１０３との間には、第１ゲート絶縁層１０４（図３）が設けられる。
【００３５】
コンタクト領域ＣＲの一部には、ドレイン選択線ＳＧＤに対応する第１ゲート電極１０３のＸ方向における端部が設けられる。これら端部は、Ｘ方向及びＹ方向にマトリクス状に配置され、それぞれコンタクト１１８に接続される。
【００３６】
コンタクト領域ＣＲの他の一部には、ワード線ＷＬに対応する第１ゲート電極１０３のＸ方向における端部が設けられる。これら端部において、Ｙ方向に隣り合う複数の第１ゲート電極１０３は、お互いに接続される。換言すれば、これら複数の第１ゲート電極１０３は、第１スリット１３１によって櫛状に形成された一つの導電層の一部である。これら端部には、それぞれ、Ｙ方向の一端から他端にかけて、第１コンタクト１１４、第２コンタクト１１５、第２ゲート電極２０４、及び、第３コンタクト１１７が設けられる。また、これら端部には、それぞれ、Ｙ方向に延伸する第２半導体層２０２が設けられる。第２半導体層２０２のＹ方向の一端は第１コンタクト１１４と第２コンタクト１１５との間に設けられ、他端はメモリブロックＭＢのＹ方向の端部に設けられる。また、第２ゲート電極２０４はＺ方向から見てＸ方向に延伸し、複数の第１ゲート電極１０３のＸ方向における端部を覆う。
【００３７】
図６は、図５に示す構成をＣ−Ｃ’線に沿って切断した断面を示す断面図である。
【００３８】
コンタクト部ＣＰは、複数の第１ゲート電極１０３のＸ方向における端部に加え、複数の第２絶縁層１３３のＸ方向における端部と、ストッパ層１３４と、を備える。第２絶縁層１３３は、例えば酸化シリコン（ＳｉＯ２）等からなり、複数の第１ゲート電極１０３と交互にＺ方向に配設される。第２絶縁層１３３はＸ方向に延伸する。第２絶縁層１３３は、第１ゲート電極１０３のＸ方向における端部の上面を覆う。ストッパ層１３４及び積層膜ＬＦは、複数の第２絶縁層１３３の上面の少なくとも一部及びＸ方向と交差する側面の少なくとも一部、並びに、複数の第１ゲート電極１０３のＸ方向と交差する側面の少なくとも一部を覆う。ストッパ層１３４は、例えば、窒化シリコン（ＳｉＮ）等からなり、製造工程においてエッチングストッパとして使用される。
【００３９】
積層膜ＬＦの第１絶縁層２０１のＺ方向における厚みＷ１は、第１ゲート電極１０３のＺ方向における厚みＷ２よりも大きい。従って、ある第１ゲート電極１０３の上面のＺ方向における位置は、この第１ゲート電極１０３に最も近い第２半導体層２０２の下面のＺ方向における位置よりも低い。また、第２半導体層２０２と第２ゲート電極２０４との間の距離（第２ゲート絶縁層２０３の厚み）Ｄ１は、第１絶縁層２０１のＺ方向における厚みＷ１よりも小さい。
【００４０】
尚、コンタクト部ＣＰ及び積層膜ＬＦは、例えば酸化シリコン（ＳｉＯ２）等からなる絶縁層１３５によって覆われる。コンタクト１１８はＺ方向に延伸し、この絶縁層１３５、ストッパ層１３４、及び、第２絶縁層１３３を貫通して第１ゲート電極１０３に接続される。
【００４１】
図７は、図５に示す構成をＤ−Ｄ’線に沿って切断した断面を示す断面図である。
【００４２】
メモリブロックＭＢ中の構成には、第１コンタクト１１４、第２コンタクト１１５、及び、第３コンタクト１１７が接続される。第１コンタクト１１４は、Ｚ方向に延伸し、絶縁層１３５、ストッパ層１３４、及び、第２絶縁層１３３を貫通して第１ゲート電極１０３に接続される。第２コンタクト１１５及び第３コンタクト１１７は、それぞれＺ方向に延伸し、絶縁層１３５を貫通して第２半導体層２０２に接続される。
【００４３】
尚、第２半導体層２０２の、第２コンタクト１１５との接触部分、及び、第３コンタクト１１７との接触部分には、ｎ型の不純物が注入された第１不純物領域２０２ｂが設けられる。更に、第２ゲート電極２０４との対向部分と第１不純物領域２０２ｂとの間には、ｎ型の不純物が注入された第２不純物領域２０２ｃが設けられる。尚、第１不純物領域２０２ｂにおける不純物濃度は、第２不純物領域２０２ｃにおける不純物濃度よりも大きい。
【００４４】
メモリブロックＭＢのＹ方向と交差する側面には、絶縁層１１９を介してコンタクト１１８が設けられる。コンタクト１１８は、下部配線ＳＣとソース線ＳＬ（図２）とを接続する。尚、図示は省略するものの、メモリフィンガーＭＦのＹ方向と交差する側面にも、この様な絶縁層１１９及びコンタクト１１８を設けても良い。
【００４５】
［製造方法］
図８〜図２８は、第１の実施形態に係る半導体記憶装置の製造方法を説明するための平面図及び断面図であり、図５、図６又は図７に示す部分に対応する。
【００４６】
この製造方法においては、図８に示す通り、第２絶縁層１３３及び犠牲層１５１を交互に成膜する。犠牲層１５１は、例えば、窒化シリコン（ＳｉＮ）等からなる。成膜には、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法を用いる。
【００４７】
次に、図９及び図１０に示す通り、第２絶縁層１３３及び犠牲層１５１を加工して、コンタクト領域ＣＲに階段状の構造を形成する。この様な階段状の構造は、例えば、図８に示した構造の上にレジストを形成し、フッ酸を用いたウェットエッチングによる第２絶縁層１３３の除去、リン酸を用いたウェットエッチングによる犠牲層１５１の除去、及び、レジストのＸ方向へのスリミングを、繰り返し行うことによって形成される。
【００４８】
次に、図１１及び図１２に示す通り、この階段状の構造に、ストッパ層１３４、第１絶縁層２０１、及び、半導体層２０２ｄを成膜する。これらストッパ層１３４、第１絶縁層２０１、及び、半導体層２０２ｄは、階段状の構造に沿って、階段状に形成される。成膜には、例えば、ＣＶＤ等の方法を用いる。また、半導体層２０２ｄは、例えば、アモルファスシリコン（ａ−Ｓｉ）からなる半導体層を成膜し、アニール処理等によってこの半導体層の結晶構造をポリシリコン（ｐ−Ｓｉ）に改質することにより、形成される。
【００４９】
次に、図１３及び図１４に示す通り、半導体層２０２ｄをＺ方向及びＸ方向に分断する。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングによって行われる。図１１等を参照して説明した通り、半導体層２０２ｄは、階段状に形成される。換言すれば、半導体層２０２ｄのＺ方向における厚みは、平坦な部分において小さく、段差部分において大きくなる。従って、この半導体層２０２ｄに異方性エッチングを行うと、半導体層２０２ｄの平坦な部分は、段差部分よりも先に除去される。これにより、半導体層２０２ｄは、Ｚ方向及びＸ方向に分断される。
【００５０】
次に、図１５及び図１６に示す通り、半導体層２０２ｄをＹ方向に分断する。また、分断された半導体層２０２ｄのうちの一部を除去する。
【００５１】
次に、図１７に示す通り、第１絶縁層２０１及び半導体層２０２ｄの上面に絶縁層２０３ａ及び導電層２０４ａを成膜する。
【００５２】
次に、図１８〜図２０に示す通り、絶縁層２０３ａ及び導電層２０４ａを加工して、第２ゲート絶縁層２０３及び第２ゲート電極２０４を形成する。この工程は、例えば、ＲＩＥ等の異方性エッチング等によって行われる。また、図２０に示す通り、半導体層２０２ｄの表面にｎ型の不純物を注入し、第１不純物領域２０２ｂ及び第２不純物領域２０２ｃを形成して、第２半導体層２０２を形成する。これにより、積層膜ＬＦが形成される。
【００５３】
次に、図２１及び図２２に示す通り、形成した構造の上方に絶縁層１３５を埋め込む。この工程は、例えば、ＣＶＤ等によって行われる。
【００５４】
次に、図２３に示す通り、メモリ領域ＭＲに、第１半導体層１０２等を形成する。この工程においては、例えば、ＲＩＥ等によってメモリホールを形成し、ＣＶＤ等の方法によってメモリホール内に第１ゲート絶縁層１０４（図３）及びアモルファスシリコン（ａ−Ｓｉ）からなる半導体層を成膜し、アニール処理等によってこの半導体層の結晶構造をポリシリコン（ｐ−Ｓｉ）に改質して、第１半導体層１０２を形成する。
【００５５】
次に、図２４及び図２５に示す通り、第１スリット１３１及び第２スリット１３２を形成する。この工程は、例えば、ＲＩＥ等によって行われる。
【００５６】
次に、図２６及び図２７に示す通り、第１ゲート電極１０３を形成する。この工程においては、例えば、第１スリット１３１及び第２スリット１３２を介して犠牲層１５１に、リン酸を用いたウェットエッチング等を行い、犠牲層１５１の除去を行う。次に、第１スリット１３１及び第２スリット１３２を介して、第２絶縁層１３３の上面、下面、及び、Ｙ方向と交差する側面に、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）等を成膜する。次に、ウェットエッチング等を行い、第２絶縁層１３３のＹ方向と交差する側面を覆う部分を除去する。
【００５７】
次に、図２８に示す通り、第１スリット１３１及び第２スリット１３２内に絶縁層１１９及びコンタクト１１８を成膜する。その後、コンタクトや配線等を形成することにより、第１の実施形態に係る半導体記憶装置が製造される。
【００５８】
［効果］
本実施形態に係る半導体記憶装置は、図３を参照して説明した通り、コンタクト部ＣＰにおいて複数の第１ゲート電極１０３の上面の少なくとも一部及びＸ方向と交差する側面の少なくとも一部を覆う積層膜ＬＦを備える。また、この積層膜ＬＦは、コンタクト部ＣＰに積層された第１絶縁層２０１と、この第１絶縁層２０１上に設けられた複数の第２半導体層２０２と、これら複数の第２半導体層２０２上に設けられた第２ゲート絶縁層２０３と、この第２ゲート絶縁層２０３上に設けられた第２ゲート電極２０４と、を備える。また、複数の第２半導体層２０２のＺ方向における位置及びＸ方向における位置は、それぞれお互いに異なる。
【００５９】
この様な構成においては、コンタクト部ＣＰの上方に複数の電界効果トランジスタを設けることが可能であるため、周辺回路１３（図１）中のトランジスタ数を削減し、周辺回路１３の面積を削減することが可能である。
【００６０】
また、この様な構成においては、第１絶縁層２０１の厚みの制御が容易である。従って、第１ゲート電極１０３と第２半導体層２０２との間の絶縁破壊を容易に抑制可能である。
【００６１】
また、この様な構成は、図１１、図１４等を参照して説明した通り、コンタクト部ＣＰに対応する階段構造に半導体層２０２ｄを成膜し、半導体層２０２ｄの階段状の形状を利用して、半導体層２０２ｄを自己整合的にＺ方向及びＸ方向に分断することにより、実現可能である。従って、高低差を有する階段構造上において厳密なパターニングを行う必要が無く、容易に製造可能である。
【００６２】
また、この様な構成は、図１１、図１４等を参照して説明した通り、コンタクト部ＣＰに対応する階段構造にアモルファスシリコンからなる半導体層を成膜し、アニール処理等によってこの半導体層の結晶構造をポリシリコンに改質した後で、半導体層２０２ｄの分断を行うことが出来る。従って、厚みの大きい状態でアニール処理を行うことにより、半導体層中の結晶粒を比較的大きくすることが可能であり、ＯＮ−ＯＦＦ特性の良好なトランジスタを形成することが可能である。
【００６３】
［第２の実施形態］
次に、図２９及び図３０を参照して、第２の実施形態に係る半導体記憶装置について説明する。第２の実施形態に係る半導体記憶装置は、以下で説明する部分以外は、第１の実施形態に係る半導体記憶装置と同様に構成される。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
【００６４】
図２９及び図３０は、それぞれ、本実施形態に係る半導体記憶装置の構成を説明するための平面図及び断面図であり、第１の実施形態の図５及び図６に示す部分に対応する。尚、図２９においては、一部の構成を省略している。
【００６５】
本実施形態に係る半導体記憶装置においては、第２ゲート電極２０４´がＸ方向に分断されている。換言すれば、第２ゲート電極２０４´は、Ｘ方向においてお互いに離れて設けられた複数の電極部分２０４ｂを備える。これら電極部分２０４ｂは、複数の第２半導体層２０２に対応して設けられ、対応する第２半導体層２０２の上面に対向する。また、これら電極部分２０４ｂには、それぞれコンタクト１１８´が接続されている。尚、本実施形態においては、第２ゲート電極２０４´だけでなく、第１ゲート絶縁層２０３´もＸ方向に分断されている。
【００６６】
この様な構成においては、第２ゲート電極２０４´が、Ｘ方向においてお互いに離れて設けられた複数の電極部分２０４ｂを備えるため、積層膜ＬＦ´中のトランジスタを、独立して制御可能である。この様な場合、これらトランジスタは、ブロックデコーダＢＤ（図２）以外の構成として使用することも可能である。
【００６７】
［第３の実施形態］
次に、図３１及び図３２を参照して、第３の実施形態に係る半導体記憶装置について説明する。第３の実施形態に係る半導体記憶装置は、以下で説明する部分以外は、第１の実施形態に係る半導体記憶装置と同様に構成される。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
【００６８】
図３１及び図３２は、それぞれ、本実施形態に係る半導体記憶装置の構成を説明するための平面図及び断面図であり、第１の実施形態の図５及び図６に示す部分に対応する。尚、図３１においては、一部の構成を省略している。
【００６９】
本実施形態に係る半導体記憶装置においては、第１コンタクト１１４が、この第１コンタクト１１４とＹ方向において隣り合う第２コンタクト１１５でなく、この第１コンタクト１１４が接続される第１ゲート電極１０３より低い第１ゲート電極１０３に対応する第２コンタクト１１５に接続されている。また、ワード線ＷＬに対応する第１ゲート電極１０３のうち、最上段に位置するものの上方には、第２半導体層２０２が設けられていない。
【００７０】
この様な構成においては、積層膜ＬＦの高さ（基板１０１上面から積層膜ＬＦ上端までのＺ方向における幅）を削減することが可能である。
【００７１】
［第４の実施形態］
次に、図３３を参照して、第４の実施形態に係る半導体記憶装置について説明する。第４の実施形態に係る半導体記憶装置は、以下で説明する部分以外は、第１の実施形態に係る半導体記憶装置と同様に構成される。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
【００７２】
図３３は、本実施形態に係る半導体記憶装置の構成を説明するための平面図であり、第１の実施形態の図５に示す部分に対応する。尚、図３３においては、一部の構成を省略している。
【００７３】
本実施形態に係る半導体記憶装置においては、一つのメモリブロックＭＢに対応して、積層膜ＬＦに加え、積層膜ＬＦ´が設けられている。積層膜ＬＦ´は、Ｙ方向において第２半導体層２０２と離れて設けられた第３半導体層２０２´と、この第３半導体層２０２´に対応して設けられた第３ゲート電極２０４´´と、を備える。また、本実施形態に係る半導体記憶装置は、第４コンタクト１１５´及び第５コンタクト１１７´を備える。Ｙ方向において第２半導体層２０２と第３半導体層２０２´の間には、第１コンタクト１１４が設けられる。Ｙ方向において第１コンタクト１１４と第５コンタクト１１７´の間には、第３ゲート電極２０４´´が設けられる。Ｙ方向において第３ゲート電極２０４´´と第１コンタクト１１４の間には、第４コンタクト１１５´が設けられる。第４コンタクト１１５´は第３半導体層２０２´の一部に接続され、第５コンタクト１１７´は第３半導体層２０２´の他の一部に接続される。
【００７４】
また、本実施形態においては、第１コンタクト１１４が、この第１コンタクト１１４とＹ方向において隣り合う第２コンタクト１１５、及び、この第１コンタクト１１４とＹ方向において隣り合う第４コンタクト１１５´に接続される。
【００７５】
ここで、ポリシリコンをチャネルボディとする薄膜トランジスタにおいて、ポリシリコンの粒径が小さく、チャネルの幅が大きいと、結晶粒の粒界においてリーク電流が生じ、ＯＦＦ特性の劣化を招く場合があった。
【００７６】
ここで、本実施形態に係る半導体記憶装置においては、第２半導体層２０２及び第３半導体層２０２´を、一つのトランジスタのチャネルとして使用可能である。従って、第２半導体層２０２及び第３半導体層２０２´のＸ方向における幅を小さくすることが可能であり、ＯＮ電流を保持しつつＯＦＦ時のリーク電流を削減することが可能である。
【００７７】
［第５の実施形態］
次に、図３４を参照して、第５の実施形態に係る半導体記憶装置について説明する。第５の実施形態に係る半導体記憶装置は、以下で説明する部分以外は、第４の実施形態に係る半導体記憶装置と同様に構成される。尚、以下の説明において、第４の実施形態と同様の部分には同一の符号を付し、説明を省略する。
【００７８】
図３４は、本実施形態に係る半導体記憶装置の構成を説明するための平面図であり、第４の実施形態の図３３に示す部分に対応する。尚、図３４においては、一部の構成を省略している。
【００７９】
更に、本実施形態に係る半導体記憶装置においては、所定の第２コンタクト１１５が、この第２コンタクト１１５とＹ方向において隣り合う第１コンタクト１１４、及び、この第２コンタクト１１５とＸ方向において隣り合う第２コンタクト１１５に接続される。また、これらに対応する２つの第３コンタクト１１７も共通に接続され、これら第３コンタクト１１７は周辺回路１３（図１）に接続されている。更に、所定の第４コンタクト１１５´が、この第４コンタクト１１５´とＹ方向において隣り合う第１コンタクト１１４、及び、この第４コンタクト１１５´とＸ方向において隣り合う第４コンタクト１１５´に接続される。また、これらに対応する２つの第５コンタクト１１７´も共通に接続され、これら第５コンタクト１１７´は周辺回路１３（図１）に接続されている。
【００８０】
本実施形態に係る半導体記憶装置においても、第４の実施形態と同様の効果を奏することが可能である。
【００８１】
［その他の実施形態］
第１〜第４の実施形態においては、半導体記憶装置として、いわゆるフラッシュメモリを利用するものを例に挙げて、本発明について説明した。しかしながら、上述の通り、メモリセルを三次元的に配置した半導体記憶装置には様々な構造があり、メモリセルに接続された配線をコンタクトに接続するために階段状のコンタクト部を備える構造も知られている。本発明は、この様なコンタクト部を備える半導体記憶装置に適用可能である。
【００８２】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８３】
１１…メモリダイ、１２…コントロールダイ、１３…周辺回路、１４…カラムデコーダ、１５…ロウデコーダ、１０１…基板、１０２…第１半導体層、１０３…第１ゲート電極、１０４…第１ゲート絶縁層、２０１…第１絶縁層、２０２…第２半導体層、２０３…第２ゲート絶縁層、２０４…第２ゲート電極、ＬＦ…積層膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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