(57)【要約】【課題】同一の半導体基板に、パワー素子セルと回路素子を有する構成において、高速・高電圧サージに対するラッチアップ耐性を向上させて、耐サージ性に優れ小型で信頼性の高い半導体装置を提供すること。【解決手段】第１導電型の第１半導体層１１を有する半導体基板１０の主面１０ａ側に、素子形成領域Ａ及び外周耐圧領域Ｂを有する半導体装置１において、上記素子形成領域は、パワー素子を構成するセル領域Ａ１及び回路素子を構成する回路素子領域Ａ２を有しており、上記回路素子領域は、上記外周耐圧領域と上記セル領域の間に配置され、上記外周耐圧領域は、上記素子形成領域との境界領域Ｂ１となる上記表層部に、第２導電型の第４半導体領域１２２、１２３を備え、上記第４半導体領域内には、１以上の耐圧領域４Ａ、４Ｂが設けられ、少なくとも１つの上記耐圧領域は、上記セル領域及び上記回路素子領域よりも耐圧が低く設定されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層（１１）を有する半導体基板（１０）の主面（１０ａ）側に、素子形成領域（Ａ）及び外周耐圧領域（Ｂ）を有する半導体装置（１）において、
上記素子形成領域は、上記主面側の表層部に、パワー素子を構成する第２導電型の第２半導体領域（２１）を有するセル領域（Ａ１）及び回路素子を構成する第２導電型の第３半導体領域（１２１）を有する回路素子領域（Ａ２）を有しており、
上記回路素子領域は、上記外周耐圧領域と上記セル領域の間に配置されると共に、
上記外周耐圧領域は、上記素子形成領域との境界領域（Ｂ１）となる上記表層部に、第２導電型の第４半導体領域（１２２、１２３）を備えており、
上記第４半導体領域内には、１以上の耐圧領域（４Ａ、４Ｂ）が設けられ、少なくとも１つの上記耐圧領域は、上記セル領域及び上記回路素子領域よりも耐圧が低く設定されている、半導体装置。
【請求項２】
上記耐圧領域は、上記素子形成領域の外周を取り囲んで配置される、請求項１に記載の半導体装置。
【請求項３】
上記第４半導体領域は、上記第３半導体領域と連続して一体的に構成されている、請求項１又は２に記載の半導体装置。
【請求項４】
第１導電型の第１半導体層（１１）を有する半導体基板（１０）の主面（１０ａ）側に、素子形成領域（Ａ）及び外周耐圧領域（Ｂ）を有する半導体装置（１）において、
上記素子形成領域は、上記主面側の表層部に、パワー素子を構成する第２導電型の第２半導体領域（２１）を有するセル領域（Ａ１）及び回路素子を構成する第２導電型の第３半導体領域（１２１）を有する回路素子領域（Ａ２）を有すると共に、上記回路素子領域を取り囲んで上記セル領域が配置されており、
上記外周耐圧領域は、上記素子形成領域との境界領域（Ｂ１）となる上記表層部に、第２導電型の第４半導体領域（１２３）を備えており、
上記第４半導体領域内には、１以上の耐圧領域（４Ａ）が設けられ、少なくとも１つの上記耐圧領域は、上記セル領域及び上記回路素子領域よりも耐圧が低く設定されている、半導体装置。
【請求項５】
上記耐圧領域は、上記第２半導体領域の表層部に形成された高濃度の第２導電型領域（４２）と、上記第２導電型領域と接続された電極部（４１）を備える、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
上記セル領域は、上記主面（１０ａ）側に設けられる低電位側電極（１３）と、上記主面（１０ａ）と反対側に設けられる高電位側電極（１４）とに接続されるセル（２、２Ａ）を有しており、
上記耐圧領域の上記電極部は、上記低電位側電極に接続される、請求項５に記載の半導体装置。
【請求項７】
上記セルは、上記パワー素子の基本単位となる第１セル（２）と、寄生トランジスタ構造を有しない第２セル（２Ａ）とを有し、上記境界領域と隣接する領域には、上記第２セルが配置される、請求項６に記載の半導体装置。
【請求項８】
上記回路素子領域は、上記セル領域の制御用又は保護用の回路を構成する複数の回路素子（３）を有している、請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
上記第４半導体領域内には、複数の上記耐圧領域が設けられ、複数の上記耐圧領域の全部が、上記セル領域及び上記回路素子領域よりも耐圧が低く設定されている、
請求項１〜８のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子形成領域と耐圧領域を備える半導体装置に関する。
【背景技術】
【０００２】
絶縁ゲート型バイポーラトランジスタ(以下、ＩＧＢＴと称する)等のパワー素子を用いた半導体装置において、サージ耐量を向上させる目的で、パワー素子セル領域の外周側に耐圧領域を設ける構成としたものがある。例えば、特許文献１には、ｎ-型半導体層の表層部に、半導体素子を構成するためのｐ型第１半導体領域と、その外周側に離間して形成されたｐ+型第２半導体領域を含む耐圧領域とを有する半導体装置が開示されている。耐圧領域は、ｎ-型半導体層とｐ+型第２半導体領域との間のｐｎ接合部が、ｎ-型半導体層とｐ型第１半導体領域とで形成されるｐｎ接合部よりも不純物勾配が大きく、サージが印加されたときに先にブレークダウンすることで、パワー素子セルの破壊を防止するようになっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３６６４１２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一方で、車両用・産業用等の各種応用分野において、半導体装置の小型化・高性能化の要求が高まっており、例えば、パワー素子セルを制御又は保護する回路を、パワー素子セルと同一の半導体基板に形成することが検討されている。パワー素子セルを制御又は保護する回路は、複数の回路ブロックから構成されており、かつ各々の回路ブロックを構成するために多様な種類の回路素子(例えば、抵抗、トランジスタ等)が用いられる。そのため、同一構造のパワー素子セルが均等配置されるパワー素子セル領域とは異なり、回路素子領域は、複雑かつ多様な素子構造の集合体となる。
【０００５】
しかしながら、パワー素子セルと回路素子とが同一の半導体基板に混在すると、以下のような問題が生じる。例えば、縦型パワー素子では、半導体基板の主表面側に設けられたゲート電極への電圧印加により、主表面側の低電位電極と裏面側の高電位電極との間に電流を流す構造となっている。すなわち、裏面側の全面に高電位電極が形成されて、回路素子領域と垂直方向に対向しており、回路素子領域への電位干渉をもたらしやすい。また、上述した素子構造上の特徴から、回路素子間に意図しない寄生構造が形成されること、あるいは、パワー素子セルとの境界領域において、パワー素子セルからの電気的な干渉を受けることがある。
【０００６】
そのため、例えば、静電気放電等による高速・高電圧サージが印加された場合に、パワー素子セルと回路素子とのインピーダンス不均衡により、回路素子側にサージ電流が大量に流れることがある。また、抵抗素子、ＭＯＳＦＥＴ、容量素子、ダイオード、バイポーラトランジスタなど多様な回路素子が混在することで、回路素子領域内でのサージ電流の偏りが生じるおそれがある。これらにより、局所的に電流が集中してパワー素子セルや回路素子の耐量を超えると、ラッチアップ等を生じるおそれがあり、耐サージ性の確保が難しかった。
【０００７】
本発明は、かかる課題に鑑みてなされたものであり、同一の半導体基板に、パワー素子セルと回路素子を有する構成において、高速・高電圧サージに対するラッチアップ耐性を向上させて、耐サージ性に優れ小型で信頼性の高い半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の一態様は、
第１導電型の第１半導体層（１１）を有する半導体基板（１０）の主面（１０ａ）側に、素子形成領域（Ａ）及び外周耐圧領域（Ｂ）を有する半導体装置（１）において、
上記素子形成領域は、上記主面側の表層部に、パワー素子を構成する第２導電型の第２半導体領域（２１）を有するセル領域（Ａ１）及び回路素子を構成する第２導電型の第３半導体領域（１２１）を有する回路素子領域（Ａ２）を有しており、
上記回路素子領域は、上記外周耐圧領域と上記セル領域の間に配置されると共に、
上記外周耐圧領域は、上記素子形成領域との境界領域（Ｂ１）となる上記表層部に、第２導電型の第４半導体領域（１２２、１２３）を備えており、
上記第４半導体領域内には、１以上の耐圧領域（４Ａ、４Ｂ）が設けられ、少なくとも１つの上記耐圧領域は、上記セル領域及び上記回路素子領域よりも耐圧が低く設定されている、半導体装置にある。
【０００９】
本発明の他の態様は、
第１導電型の第１半導体層（１１）を有する半導体基板（１０）の主面（１０ａ）側に、素子形成領域（Ａ）及び外周耐圧領域（Ｂ）を有する半導体装置（１）において、
上記素子形成領域は、上記主面側の表層部に、パワー素子を構成する第２導電型の第２半導体領域（２１）を有するセル領域（Ａ１）及び回路素子を構成する第２導電型の第３半導体領域（１２１）を有する回路素子領域（Ａ２）を有すると共に、上記回路素子領域を取り囲んで上記セル領域が配置されており、
上記外周耐圧領域は、上記素子形成領域との境界領域（Ｂ１）となる上記表層部に、第２導電型の第４半導体領域（１２３）を備えており、
上記第４半導体領域内には、１以上の耐圧領域（４Ａ）が設けられ、少なくとも１つの上記耐圧領域は、上記セル領域及び上記回路素子領域よりも耐圧が低く設定されている、半導体装置にある。
【発明の効果】
【００１０】
上記一態様の構成の半導体装置は、素子形成領域よりも外側の外周耐圧領域において、セル領域又は回路素子領域との境界領域に、セル領域及び回路素子領域よりも耐圧が低い少なくとも１つの耐圧領域を有する。したがって、高速・高電圧サージが印加された場合には、耐圧が低い少なくとも１つの耐圧領域を先にブレークダウンさせることで、サージ吸収が可能となる。これにより、境界領域に隣接する回路素子領域、セル領域に流れ込むブレークダウン電流密度を、これら領域の耐量より低くでき、ラッチアップ破壊を防止できる。
【００１１】
また、上記他の態様の構成では、さらに、回路素子領域がセル領域にて囲まれ、その外側の境界領域に、セル領域及び回路素子領域よりも耐圧が低い少なくとも１つの耐圧領域を有する。多様な回路素子が混在する回路素子領域の外側に、構成が均一でサージ電流が均一に流れるセル領域が配置されることで、サージ電流の偏りを抑制する効果が得られる。これにより、素子形成領域における局所的な電流の集中が抑制されて、ラッチアップ耐性を向上させる効果が高まる。
【００１２】
以上のごとく、上記態様によれば、同一の半導体基板に、パワー素子セルと回路素子を有する構成において、高速・高電圧サージに対するラッチアップ耐性を向上させて、耐サージ性に優れ小型で信頼性の高い半導体装置を得ることができる。
なお、特許請求の範囲及び課題を解決する手段に記載した括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものであり、本発明の技術的範囲を限定するものではない。
【図面の簡単な説明】
【００１３】
【図１】実施形態１における、半導体装置の要部拡大断面図で、図２のＩ−Ｉ線断面図。
【図２】実施形態１における、半導体装置の平面図。
【図３】実施形態１における、半導体装置が適用されたイグナイタ部を含む内燃機関の点火装置の全体概略構成図。
【図４】実施形態１における、半導体装置の回路素子領域とセル領域との関係を説明するための要部拡大断面図。
【図５】実施形態１における、半導体装置の要部拡大断面図で、図２のＶ−Ｖ線断面図。
【図６】実施形態１における、半導体装置のセル領域を構成するＩＧＢＴセル構造とその等価回路を示す図。
【図７】参考例１における、半導体装置の要部拡大断面図で、実施形態１における図２のＩ−Ｉ線断面及びVI−VI線断面に対応する図。
【図８】参考例２における、半導体装置の要部拡大断面図。
【図９】実施形態２における、半導体装置の平面図。
【図１０】実施形態２における、半導体装置の要部拡大断面図で、図９のXa−Xa線断面図及びXb−Xb線断面図。
【図１１】実施形態３における、半導体装置の平面図。
【図１２】実施形態３における、半導体装置の要部拡大断面図で、図１１のXII−XII線断面図。
【図１３】参考例３における、半導体装置が適用されたイグナイタ部を含む内燃機関の点火装置の全体概略構成図。
【発明を実施するための形態】
【００１４】
（実施形態１）
以下に、半導体装置に係る実施形態１について、図面を参照して説明する。図１、図２に示すように、本形態の半導体装置１は、パワー素子を構成するセル領域Ａ１と回路素子を構成する回路素子領域Ａ２とを同一チップに設けたインテリジェントパワー素子として構成されている。図３に示すように、このような半導体装置１は、例えば、内燃機関の点火装置に適用されて、点火コイル１０１の通電を制御するイグナイタ部１００を構成することができる。イグナイタ部１００は、点火コイル１０１への通電を制御する点火用パワー素子１０２（すなわち、セル領域Ａ１に相当）と、これを制御又は保護する回路（すなわち、回路素子領域Ａ２に相当）を備えている。
【００１５】
図１において、半導体装置１は、第１導電型の第１半導体層であるｎ型のドリフト層１１を有する単一の半導体基板１０にて構成される。半導体基板１０は、第２導電型であるｐ型の基板であり、ドリフト層１１を有する側の面（すなわち、図１の上面）を主面１０ａとし、主面１０ａと反対側の面（すなわち、図１の下面）を裏面１０ｂとしている。主面１０ａ側のドリフト層１１の表層部には、素子形成領域Ａ及び外周耐圧領域Ｂが設けられる。素子形成領域Ａは、セル領域Ａ１及び回路素子領域Ａ２を有しており、それらの外側（例えば、図１の左側）に、外周耐圧領域Ｂが位置している。セル領域Ａ１は、パワー素子を構成する第２導電型の第２半導体領域であるｐ型ベース領域２１を有し、回路素子領域Ａ２は、第２導電型の第３半導体領域であるｐ型ウェル領域１２１を有する。
【００１６】
図２において、外周耐圧領域Ｂは、矩形（例えば、正方形）の半導体基板１０の外周縁部に沿って、概略矩形のループ状に設けられ、その内側に、概略矩形の素子形成領域Ａが設けられる。素子形成領域Ａは、半導体基板１０の一辺に沿う矩形（例えば、長方形）の領域に、回路素子領域Ａ２を区画形成しており、残る領域を、セル領域Ａ１としている。外周耐圧領域Ｂの矩形ループは、半導体基板１０の角部に位置する曲線状のコーナー部とコーナー部間の直線部とからなり、例えば、回路素子領域Ａ２は、矩形ループの直線部の一つに隣接して位置する。ここでは、コーナー部の近傍を除く矩形ループの直線部のほぼ全長に亘って設けられる。
【００１７】
回路素子領域Ａ２は、外周耐圧領域Ｂとセル領域Ａ１との間に配置される。本形態では、図示するように、ブロック状の回路素子領域Ａ２が、半導体基板１の下半側において、外周耐圧領域Ｂの一辺に沿って配置される。セル領域Ａ１には、点火用パワー素子１０２を構成するセルが並設される。
【００１８】
半導体基板１０は、例えば、Ｓｉ、ＳｉＣ、ＧａＮ、Ｇａ2Ｏ3等の半導体材料にて構成され、ドリフト層１１は、例えば、半導体基板１０上に形成されたエピタキシャル成長層にて構成される。セル領域Ａ１には、例えば、ＩＧＢＴ（すなわち、絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（すなわち、電界効果型トランジスタ）、サイリスタ等の各種パワー半導体素子が配置される。図１には、一例として、プレーナ型のセル構造を有するＩＧＢＴセル２を配置した場合を示している。ＩＧＢＴセル２は、主面１０ａ側に、第１端子であるエミッタ端子Ｅに接続されるエミッタ電極１３（すなわち、低電位側電極）を、裏面１０ｂ側に、第２端子であるコレクタ端子Ｃに接続されるコレクタ電極１４（すなわち、高電位側電極）を備えている。ＭＯＳＦＥＴであれば、第１端子はソース端子に、第２端子はドレイン端子になる。
【００１９】
回路素子領域Ａ２には、例えば、セル領域Ａ１の制御回路又は保護回路等を構成する回路素子３が配置される。回路素子３としては、例えば、抵抗素子、ＭＯＳＦＥＴ、容量素子、ダイオード、バイポーラトランジスタ等の素子が挙げられる。これら回路素子３は、１又は２種以上の素子を組み合わせても、あるいは同種の複数の素子を用いてもよく、回路構成に応じて任意に組み合わせることができる。
【００２０】
図１には、回路素子３の一例として、ＭＯＳＦＥＴ３１、抵抗素子３２を配置した場合を示している。図示されるように、これら回路素子３を含む回路素子領域Ａ２は、外周耐圧領域Ｂの内周端部とセル領域Ａ１の外周端部との間に隣接して位置する。回路素子領域Ａ２及び隣接する外周耐圧領域Ｂにおいて、ドリフト層１１の表層部には、第２導電型の第３半導体領域であるｐ型ウェル領域１２１が設けられており、このｐ型ウェル領域１２１上に、ＭＯＳＦＥＴ３１、抵抗素子３２等の回路素子３が設けられる。
回路素子３及びＩＧＢＴセル２の構成については、詳細を後述する。
【００２１】
このように、半導体基板１０を共通化し、素子形成領域Ａに、セル領域Ａ１と共に回路素子領域Ａ２を配置することで、例えば、ワイヤボンディングによる基板間の配線接続が不要になり、装置全体をコンパクトにできる。ただし、共通の半導体基板１０上に構成されることで、例えば、回路素子領域Ａ２に対してもコレクタ電極１４から直接、電気的干渉がある。また、図４に矢印で示すように、回路素子領域Ａ２と他の部位（例えば、隣接するＩＧＢＴセル）とが電気的に相互干渉し、サージ耐量が低下する懸念がある。これらに対応するために、素子形成領域Ａの外側に設けられる外周耐圧領域Ｂに、１以上の耐圧領域４Ａ、４Ｂ（例えば、本形態では、２つ）を有する境界領域Ｂ１が設けられる。これについて、次に説明する。なお、図４以降の図では、半導体基板１０の裏面１０ｂ側のコレクタ電極１４の図示を適時省略する。
【００２２】
外周耐圧領域Ｂは、素子形成領域Ａとの境界領域Ｂ１において、ドリフト層１１の表層部に、第２導電型の第４半導体領域であるｐ型ウェル領域１２２を備えている。ｐ型ウェル領域１２２内には、外周側に耐圧領域４Ａが、その内周側に耐圧領域４Ｂが設けられる。２つの耐圧領域４Ａ、４Ｂのうちの少なくとも１つは、素子形成領域Ａに形成されるセル領域Ａ１及び回路素子領域Ａ２よりも耐圧が低くなるように設定される。好ましくは、耐圧領域４Ａ、４Ｂの両方、すなわち全部が、セル領域Ａ１及び回路素子領域Ａ２よりも耐圧が低くなる設定とするのがよい。
【００２３】
外周耐圧領域Ｂにおいて、境界領域Ｂ１の外側には、例えば、フィールドプレート構造の耐圧構造部５が配置される。耐圧構造部５は、素子形成領域Ａの全体を取り囲んで構成される。
【００２４】
図１に示す断面（すなわち、図２のＩ−Ｉ線断面）において、境界領域Ｂ１は、回路素子領域Ａ２に隣接する領域であり、境界領域Ｂ１において、ドリフト層１１の表層部には、ｐ型ウェル領域１２２が、回路素子領域Ａ２のｐ型ウェル領域１２１と一体的に設けられる。すなわち、ｐ型ウェル領域１２１と、これと同じ深さで外周側へ連続的に形成されるｐ型ウェル領域１２２とで、ｐ型ウェル領域１２が構成される。ｐ型ウェル領域１２とドリフト層１１とのＰＮ接合部は、より外周側へ拡がり、境界領域Ｂ１の外周端において外周終端部１２ａを形成する。これにより、回路素子領域Ａ２における電界が緩和され、局所的な電流の集中が抑制される。
【００２５】
耐圧領域４Ａ、４Ｂは、外周耐圧領域Ｂの境界領域Ｂ１を構成するｐ型ウェル領域１２２内に設けられ、回路素子領域Ａ２よりも外側に、サージ吸収経路（以下、適宜サージ経路と略称する）を構成して、セル領域Ａ１に印加されるサージを低減する。ｐ型ウェル領域１２２内において、外周側、すなわちｐ型ウェル領域１２の外周終端部１２ａ側に、耐圧領域４Ａが配置され、その内周側、すなわち、回路素子領域３側に、耐圧領域４Ｂが配置される。具体的には、耐圧領域４Ａ、４Ｂは、それぞれ、ｐ型ウェル領域１２２とドリフト層１１とのｐｎ接合部と、ｐ型ウェル領域１２２の表層部に設けられ、高濃度の第２導電型領域であるｐ+コンタクト領域４２、４２１と、ｐ+コンタクト領域４２、４２１と電気的に接続される電極部４１とを含んでいる。
【００２６】
境界領域Ｂ１において、耐圧領域４Ａ、４Ｂは、一方又は両方が、素子形成領域Ａのセル領域Ａ１及び回路素子領域Ａ２よりも耐圧が低い設定であれば、どのような構成であってもよい。また、これらの中でより耐圧が低い領域、すなわち、先にブレークダウンが生じる領域は、外周側に位置する耐圧領域４Ａと、内周側に位置する耐圧領域４Ｂのうちのいずれであってもよい。例えば、ｐ型ウェル領域１２２は、外周終端部１２ａの近傍で電界強度が大きくなるので、図示するように、エッジ部１２ｂを有する形状であると、電界集中によるブレークダウンが生じやすい。つまり、エッジ部１２ｂに近い外周側の耐圧領域４Ａの耐圧が低下し、耐圧領域４Ａを通過するサージ吸収経路が形成されやすくなる。
【００２７】
その場合、エッジ部１２ｂの曲率の調整によって耐圧を調整可能であり、例えば、曲率をより小さくすることで耐圧をより低くし、外周側の耐圧領域４Ａを、先にブレークダウンさせることが可能になる。このように、回路素子領域Ａ２から離れた外周側の耐圧領域４Ａが、先にブレークダウンする構成とした場合には、回路素子領域Ａ２に流れるサージ電流を大幅に低減できる。従って、回路素子領域Ａ２の破壊防止が可能となる。
【００２８】
また、内周側の耐圧領域４Ｂは、図示するように、ｐ+コンタクト領域４２１を、ｐ+コンタクト領域４２よりも深く形成し、例えば、ｐ型ウェル領域１２の底部に到達する深さとすることで、耐圧がより低くなる。これにより、ドリフト層１１からｐ+コンタクト領域４２１に直接サージ電流が流れ込み、耐圧領域４Ｂを通過するサージ吸収経路が形成されやすくなる。さらに、ｐ+コンタクト領域４２１を、ｐ型ウェル領域１２の底部よりも深くし、ｎ-型のドリフト層１１に露出する深さとすることもでき、耐圧がより低くなる。このような耐圧領域４Ｂを耐圧領域４Ａと組み合わせることにより、サージを吸収する面積をより大きくすることができる。従って、より高い電圧サージに対して、ラッチアップ破壊しない半導体装置を実現できる。
【００２９】
ｐ型ウェル領域１２２に形成される耐圧領域４Ａ、４Ｂは、例えば、外周終端部１２ａのエッジ部１２ｂの曲率や、ｐ+コンタクト領域４２、４２１の形成深さを調整する他に、任意の手法を用いて、他の部位よりも耐圧が低くなるように設定することができる。
なお、図１ではｐ型ウェル領域１２の深さは、回路素子領域Ａ２及び外周耐圧領域Ｂにおいて一定であり、端部を除いて深さ方向のｐｎ接合部は、概略平面状となる構成としている。
【００３０】
電極部４１は、例えば、アルミニウム合金等からなる金属電極であり、パワー素子を構成するセル領域Ａ１の低電位側電極であるエミッタ電極１３に接続される。エミッタ電極１３が接続されるエミッタ端子Ｅは、接地電位となっている。これにより、耐圧領域４Ａ、４Ｂは、それぞれ、ｐ+コンタクト領域４２、４２１と電極部４１とを含むサージ吸収部（すなわち、図１中に点線で囲む部位）を介して、エミッタ電極１３と電気的に接続され、サージ吸収経路を形成する。
【００３１】
図５に示す断面（すなわち、図２のＶ−Ｖ線断面）において、回路素子領域Ａ２が配置されない領域では、外周耐圧領域Ｂの境界領域Ｂ１とセル領域Ａ１の外周端部とが隣接して位置する。セル領域Ａ１に隣接する場合においても、境界領域Ｂ１は、同様の構成とすることができる。すなわち、ドリフト層１１の表層部に、第２導電型の第４半導体領域であるｐ型ウェル領域１２３を備えており、ｐ型ウェル領域１２３内には、１以上の耐圧領域４Ａ（例えば、本形態では、１つ）が設けられる。耐圧領域４Ａの耐圧は、素子形成領域Ａに形成されるセル領域Ａ１及び回路素子領域Ａ２よりも耐圧が低くなるように設定される。耐圧領域４Ａの外側には、耐圧構造部５が設けられる。
【００３２】
具体的には、耐圧領域４Ａは、ｐ型ウェル領域１２３の外周終端部１２ａ近傍の表層部に形成されるｐ+コンタクト領域４２と、ｐ+コンタクト領域４２と電気的に接続される電極部４１とを備える。図示するように、耐圧領域４Ａは、図１における耐圧領域４Ａと同様に構成されており、例えば、外周終端部１２ａのエッジ部１２ｂの曲率を調整して、他の部位よりも耐圧が低くなるように設定することができる。また、耐圧領域４Ａの内周側に、図１における耐圧領域４Ｂを配置して、複数の耐圧領域を設けることもできる。
【００３３】
電極部４１は、ここでは、ＩＧＢＴセル２のエミッタ電極１３と一体的に設けられ、外周側に延出したエミッタ電極１３の一部にて構成される。なお、図１に示す断面においても、セル領域Ａ１に隣接するｐ型ウェル領域１２２の端部に、ｐ+コンタクト領域１６が設けられ、外周側に延出したエミッタ電極１３の一部と接続されている。
【００３４】
図１において、耐圧構造部５は、ドリフト層１１の表層部に形成したフィールド酸化膜５１と、フィールド酸化膜５１上に互いに間隔を有して配置される、リング状の複数のフィールドプレート５２と、隣り合うフィールドプレート５２の間に配置されるツェナーダイオード対５３にて構成される。フィールド酸化膜５１及びフィールドプレート５２は、層間絶縁膜５４にて覆われ、最内周のフィールドプレート５２は、その上面に設けたコンタクトホールを介して、フィールドプレート電極５５と電気的に接続される。最外周のフィールドプレート５２は、層間絶縁膜５４から露出する外周端部上に等電位プレート５６が配置され、等電位プレート５６を介して半導体基板１０の表層部に設けたｎ+コンタクト領域５７と電気的に接続している。フィールドプレート電極５５は、素子形成領域Ａのゲート端子Ｇに接続される。
【００３５】
複数のフィールドプレート５２は、例えば、ポリシリコン又は金属材料にて構成される。ツェナーダイオード対５３は、複数のツェナーダイオードを逆接続して構成され、各ツェナーダイオードは、例えば、ポリシリコンに異なる導電型の不純物を交互に注入して構成される。耐圧構造部５は、複数のフィールドプレート５２により、半導体装置１の内部の電界分布を調整し、過電圧によりブレークダウンするツェナーダイオード対５３と組み合わせて、所望の耐圧を得ている。
【００３６】
なお、本形態を含む以下の実施形態等では、第１導電型がｎ型であり、第２導電型がｐ型である場合についての構成例を示すが、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。半導体基板１０及び各領域Ａ、Ｂの形状や寸法その他の構成は、特に制限されず、用途等に応じて選択することができる。
また、以下の実施形態等において用いる符号のうち、既出の実施形態において用いた符号と同一のものは、特に示さない限り、既出の実施形態におけるものと同様の構成要素等を表す。
【００３７】
セル領域Ａ１において、ＩＧＢＴセル２は、コレクタ層となるｐ型の半導体基板１０と、ｎ型のドリフト層１１の表層部に形成されるｐ型ベース領域２１と、ｐ型ベース領域２１の表層部に形成され、エミッタ領域となるｎ+型半導体領域２２を有する。ｐ型ベース領域２１の内部には、隣り合うｎ+型半導体領域２２の間に、ベースコンタクト領域となるｐ+型半導体領域２３が形成されている。ｎ+型半導体領域２２とｐ型ベース領域２１の上方には、ゲート絶縁膜２４を介してゲート電極１５が配置され、ゲート電極１５の下方のｐ型ベース領域２１にチャネル領域が形成される。ゲート電極１５は、例えば、ポリシリコンにて構成され、図示しないゲート配線を介して、ゲート端子Ｇに接続される。
【００３８】
ゲート電極１５の上方には、層間絶縁膜２５を介してエミッタ電極１３が配置され、エミッタ端子Ｅに接続されている。エミッタ電極１３は、層間絶縁膜２５に設けたコンタクトホールを介して、ｎ+型半導体領域２２及びｐ+型半導体領域２３と、電気的に接続される。半導体基板１の裏面１０ｂ側（すなわち、主面１０ａと反対側）には、コレクタ電極１４が形成されて、コレクタ端子Ｃに接続されている。エミッタ電極１３及びコレクタ電極１４は、例えば、アルミニウム合金等の金属電極にて構成される。
【００３９】
素子形成領域Ａのうちセル領域Ａ１は、上記構造のＩＧＢＴセル２を基本単位としており、セルが並設されて所望の特性を実現する。なお、ＩＧＢＴセル２の構成は、適宜変更することができ、トレンチ型のセル構造とすることもできる。
【００４０】
また、図５に示されるように、セル領域Ａ１を構成するセルとして、パワー素子の基本単位となるＩＧＢＴセル２（すなわち、第１セル）に加えて、寄生トランジスタ構造を有しない第２セル２Ａを用いることもできる。ここでは、第２セル２Ａは、ＩＧＢＴセル２からｎ+型半導体領域２２を除いた構造を有し、ｐ型ベース領域２１とｐ+型半導体領域２３とからなる。第２セル２Ａは、ｐ型ベース領域２１の内部にｎ+型半導体領域２２を有しないので、寄生トランジスタを形成しない。そこで、境界領域Ｂ１と隣接するセル領域Ａ１には、少なくとも境界領域Ｂ１と隣接する第１列目には、第２セル２Ａを配置し、それよりも内側に、ＩＧＢＴセル２を配置することで、ＩＧＢＴセル２のラッチアップ動作を抑制する効果が高まる。また、耐圧領域４Ａにブレークダウンが生じた場合には、隣接する第２セル２Ａをサージ吸収経路とすることができ、サージを吸収する面積がより大きくなる。
【００４１】
このような構造を有する半導体装置１は、例えば、図３に示すイグナイタ部１００に適用され、セル領域Ａ１により、点火用パワー素子１０２が構成される。図３において、点火コイル１０１の一次コイル１０１ａは、一端側がバッテリ（例えば、バッテリ電圧＋Ｂ）に接続され、他端側が点火用パワー素子１０２のコレクタ端子Ｃに接続されている。点火用パワー素子１０２のエミッタ端子Ｅは接地されている。点火用パワー素子１０２は、回路素子部３にて構成される制御用又は保護用の回路と共に、同一の半導体基板１０上に配置される。制御用又は保護用の回路は、例えば、波形整形回路１０３、ドライブ回路１０４、過電流保護回路１０５、過電圧保護回路１０６及びノイズ吸収用の抵抗１０７を備えている。
【００４２】
ここで、図示しない内燃機関の制御装置から発信される点火信号ＩＧｔは、波形整形回路１０３にて波形整形され、ハイレベル又はローレベルの二値信号として、ドライブ回路１０４に入力される。ドライブ回路１０４は、点火用パワー素子１０２に、入力信号に応じたゲート電圧を出力し、点火用パワー素子１０２をオンオフ駆動させる。これに伴い、点火コイル１０１の一次コイル１０１ａへの通電が許容又は遮断され、二次コイル１０１ｂに点火用の高電圧が誘起される。
【００４３】
過電流保護回路１０５は、点火用パワー素子１０２のセンスエミッタ端子に接続されて、点火コイル１０１に流れる一次電流を検出し、過剰な電流を検出したときに、一次電流を制限又は遮断して、過電流から保護する。また、過電圧保護回路１０６は、電源端子Ｂに接続され、バッテリ電圧+Ｂの変動等による過電圧から保護するように構成される。
【００４４】
このような制御用又は保護用の回路は、例えば、図１に示されるＭＯＳＦＥＴ３１、抵抗素子３２等の回路素子３を含んで構成することができる。ＭＯＳＦＥＴ３１は、ｎ型のドリフト層１１の表層部に形成されるｐ型ウェル領域１２と、ｐ型ウェル領域１２の表層部に形成される、ｎ+型ソース層３１ａ及びｎ+型ドレイン層３１ｂを有する。ｎ+型ソース層３１ａ及びｎ+型ドレイン層３１ｂの上方には、ゲート絶縁膜３３を介してゲート電極３４が配置される。ゲート電極３４は、例えば、ポリシリコンにて構成され、図示しないゲート配線を介して、ゲート端子Ｇに接続される。ｎ+型ソース層３１ａ及びｎ+型ドレイン層３１ｂの上方には、ソース電極３５ａ及びドレイン電極３５ｂが、層間絶縁膜３６を介してそれぞれ配置される。ソース電極３５ａ及びドレイン電極３５ｂは、例えば、アルミニウム合金等の金属電極にて構成され、層間絶縁膜３６に設けたコンタクトホールを介して、ｎ+型ソース層３１ａ及びｎ+型ドレイン層３１ｂと、それぞれ電気的に接続される。
【００４５】
抵抗素子３２は、ｐ型ウェル領域１２の上方に、層間絶縁膜３７を介して配置される抵抗体３８と、その上方に層間絶縁膜３７を介して配置される配線部３９とを有する。抵抗体３８は、例えば、ポリシリコン等にて構成され、層間絶縁膜３７に形成したコンタクトホールを介して、配線部３９と電気的に接続される。抵抗素子３２の配線部３９は、ＭＯＳＦＥＴ３１のソース電極３５ａ及びドレイン電極３５ｂや図示されないその他の回路素子３等に接続されて、所望の回路を構成する。
【００４６】
次に、上記構成の半導体装置１の耐圧構造について説明する。半導体装置１が適用されるイグナイタ部１００において、ドライブ回路１０４がハイレベルのゲート電圧を出力すると、点火用パワー素子１０２を構成するＩＧＢＴセル２がターンオンし、コレクタ電流（すなわち、一次コイル１０１ａの一次電流）が流れる。次に、ローレベルのゲート電圧が出力されると、ＩＧＢＴセル２がターンオフして、コレクタ電流が遮断され、二次コイル１０１ｂに点火用の高い二次電圧が発生する。このとき、１次コイル１０１ａに大きな逆起電力が発生し、ＩＧＢＴセル２のコレクタ−エミッタ間に印加される。点火コイル１０１のような誘導性負荷を備えるイグナイタ部１００では、スイッチングや回路の動作に十分な耐圧を有するように、外周耐圧領域Ｂの耐圧構造部５が構成される。
【００４７】
一方で、静電気等による高速・高電圧サージが印加される場合がある。図６にＩＧＢＴセル２のセル構造例とその等価回路を示すように、ＩＧＢＴセル２には、ｐｎｐｎのサイリスタ構造を有する寄生素子６が含まれる。この寄生素子６は、コレクタ電極１４側のｐｎｐトランジスタ６１と、エミッタ電極１３側のｎｐｎトランジスタ６２とを含む。ここで、高いｄＶ／ｄｔのサージ電圧が発生し、ｎｐｎトランジスタ６２のベース−エミッタ間抵抗ＲＢＥにサージ電流が流れると、ｎｐｎトランジスタ６２がオンとなる。その結果、コレクタ端子Ｃからエミッタ端子Ｅに向かって電流が流れ続けるラッチアップ状態に至る。同様に、回路素子領域Ａ２内に寄生素子が形成される場合にも、ラッチアップのおそれがあり、これら両領域において、ラッチアップ耐量を超えないようにする必要がある。
【００４８】
なお、図６に示されるＩＧＢＴセル２は、コレクタ層となるｐ+型の半導体基板１０上に、ｎ+型のバッファ層２７を介してｎ-型のドリフト層１１が形成された構成となっている。この構成により、例えば、ｎ-型のドリフト層１１の厚さを薄くして、蓄積キャリアの増大を抑制し、ターンオフ損失を低減するといった利点が得られる。このように、素子形成領域Ａに配置されるＩＧＢＴセル２、さらには回路素子３の素子構成は、特に制限されない。
【００４９】
ここで、図１、図２のように、半導体装置１の外周耐圧領域Ｂには、素子形成領域Ａを取り囲む境界領域Ｂ１に、サージ吸収経路となる耐圧領域４Ａ、４Ｂが設けられる。耐圧領域４Ａ、４Ｂは、回路素子領域Ａ２の外周側に隣接し、寄生素子６が存在しない境界領域Ｂ１において、ｎ型のドリフト層１１とｐ型ウェル領域１２とのｐｎ接合部を、素子形成領域Ａより先にブレークダウンさせて、サージを吸収する。具体的には、回路素子領域Ａ２のｐ型ウェル領域１２１は、境界領域Ｂ１のｐ型ウェル領域１２２と一体的に設けられており、ｐ型ウェル領域１２２の外周終端部１２ａは、耐圧構造部５のフィールドプレート電極５５の下方まで延出されている。これにより、素子形成領域Ａの周辺における電界が緩和され、外周終端部１２ａの近傍に電界が集中する。そして、より耐圧が低く設定された耐圧領域４Ａ、４Ｂの一方、例えば、耐圧領域４Ａのエッジ部１２ｂにてブレークダウンが発生し、図中に太線矢印で示すように、大きなサージ電流が流れる。
【００５０】
このとき、ｐ型ウェル領域１２内のサージ吸収経路は、エッジ部１２ｂから電極部４１直下のｐ+コンタクト領域４２に至る、比較的短い経路となる。一方、図５のように、セル領域Ａ１に隣接する領域においても、同形状の耐圧領域４Ａが設けられるので、同様の短いサージ吸収経路が形成される。したがって、素子形成領域Ａに隣接して、これを取り囲む耐圧領域４Ａが均等に形成されることで、素子形成領域Ａの外周側においてサージを均等に吸収することができる。耐圧領域４Ａに加えてさらに、耐圧領域４Ａに隣接する耐圧領域４Ｂや、セル領域Ａ１の第２セル２Ａを配置した構成とすることで、より大きなサージ電流を吸収することが可能となり、半導体装置の破壊を防止できる。
【００５１】
その結果、図１、図５中に細線矢印で示すように、セル領域Ａ１及び回路素子領域Ａ２を流れるサージ電流を、大きく低減することができる。これにより、セル領域Ａ１及び回路素子領域Ａ２に流れ込むブレークダウン電流密度を、セル領域Ａ１及び回路素子領域Ａ２の耐量よりも低くすることができる。したがって、ラッチアップ現象による熱破壊等を防止することができ、小型で信頼性の高い半導体装置１を実現できる。
【００５２】
一方、図７に参考例１として示すように、素子形成領域Ａと外周耐圧領域Ｂの境界領域Ｂ１において、耐圧領域４Ａ、４Ｂが、回路素子領域Ａ２の外周に隣接して設けられない場合には、素子形成領域Ａにおいてブレークダウンが生じる可能性がある。これについて、次に説明する。図７の上図において、回路素子領域Ａ２とこれに隣接する外周耐圧領域Ｂの境界領域Ｂ１にかけて、ｎ型のドリフト層１１の表層部に、ｐ型ウェル領域１２が形成される。外周耐圧領域Ｂのｐ型ウェル領域１２上には、フィールド酸化膜５１を介して最内周のフィールドプレート５２が配置され、層間絶縁膜５４で覆われている。最内周のフィールドプレート５２は、層間絶縁膜５４に設けたコンタクトホールを介して、その上方のフィールドプレート電極５５と電気的に接続される。
【００５３】
回路素子領域Ａ２のｐ型ウェル領域１２上には、例えば、ポリシリコン等にて構成される抵抗体３８が層間絶縁膜３７を介して配置され、その上方に層間絶縁膜３７を介して配置される配線部３９と接続している。図示される断面では、回路素子領域Ａ２を簡略に示している。外周耐圧領域Ｂと反対側において、回路素子領域Ａ２は、図示しないセル領域Ａ１のＩＧＢＴセル２に隣接し、ｐ型ウェル領域１２の内周端部には、ｐ+コンタクト領域１６が設けられて、エミッタ電極１３と接続されている。
【００５４】
ｐ型ウェル領域１２の外周端部の境界領域Ｂ１には、外周終端部１２ａの表面部上方に電極部４１及びｐ+コンタクト領域４２は形成されず、実施形態１と同様の耐圧領域４Ａ、４Ｂは存在しない。これに対して、図７の下図に示す断面には、回路素子領域Ａ２は配置されず、外周耐圧領域Ｂの内周端部に隣接してセル領域Ａ１のＩＧＢＴセル２が配置される構成となっている。
【００５５】
このとき、回路素子領域Ａ２の有無によって、コレクタ電極１４にサージが印加された場合に、ｐ型ウェル領域１２内に流れ込むサージ電流に偏りが生じる。すなわち、図７の上図に示す断面では、コレクタ電極１４から回路素子領域Ａ２の下面側へ向かうサージ電流は、ｐ型ウェル領域１２の外周終端部１２ａとｎ型のドリフト層１１とのｐｎ接合部から、ｐ型ウェル領域１２内に流入する。さらにｐ型ウェル領域１２内を経て、セル領域Ａ１との境界部のエミッタ電極１３に至る長いサージ経路を通ることになる。そのため、このサージ経路では、ｐ型ウェル領域１２内の抵抗成分が、図７の下図に示す断面よりも大きくなる。これにより、図中に細線矢印で示すように、サージ電流が流れにくくなる。
【００５６】
その結果、図７の下図に示す断面において、短いサージ経路を有するｐ型ウェル領域１２に、図中に太線矢印で示すように、より多くのサージ電流が流れる。これは、外周耐圧領域Ｂが、セル領域Ａ１との隣接領域と回路素子領域Ａ２との隣接領域とで、エミッタ端子Ｅ側とコレクタ端子Ｃ側との間のインピーダンス比が大きく異なることを意味する。このようなサージ電流の偏りが発生すると、短いサージ経路側に過剰なサージ電流が流れ込む（例えば、図中に太線矢印で示す）。そして、その近傍に存在する多数のキャリアはセル領域Ａ１にも流れ、耐量を超える高密度電流が流れることで、ラッチアップ破壊に至るおそれがある。
【００５７】
なお、参考例１のように、外周耐圧領域Ｂに回路素子領域Ａ２に隣接する耐圧領域を設けない場合に、素子形成領域Ａの一部に、意図的に耐圧の低い領域を形成してサージを吸収する構成が考えられる。これについて、次に説明する。
図８に示す参考例２において、素子形成領域Ａには、セル領域Ａ１に隣接する回路素子領域Ａ２に、ｐ型ウェル領域１２の内周端部と重なるように、ｐ+型半導体層１７が配置されている。ｐ+型半導体層１７は、ｐ型ウェル領域１２よりも深く形成されて、ｎ-型のドリフト層１１に到達する一方、上方に配置されるセル領域Ａ１のエミッタ電極１３と、層間絶縁膜３７に設けられるコンタクトホールを介して、直接接触している。このとき、ドリフト層１１とｐ+型半導体層１７とのｐｎ接合部は、ｐ型ウェル領域１２とのｐｎ接合部よりも不純物勾配が大きく、耐圧が低くなっている。
【００５８】
この構成において、コレクタ電極１４にサージが印加された場合には、ｐ型ウェル領域１２内に流れ込むサージ電流がｐ+型半導体層１７に流入し、エミッタ電極１３に至るサージ経路を通って吸収される。この場合、予めサージ電流が流れ込みやすい、あるいは、ラッチアップしやすい回路素子領域Ａ２内部の素子を特定し、その素子へのサージ電流を低減するために、その素子近傍に上記構成を配置する場所や面積を意図的にレイアウトすることが必要となる。従って、レイアウト制約などからラッチアップ耐量の向上ができないおそれが発生する。これに対して、本形態によれば、サージ吸収のための十分な面積を確保して、耐サージ性と小型化を両立させることが可能になる。
【００５９】
（実施形態２）
図９に実施形態２として示すように、素子形成領域Ａにおいて、回路素子部３の配置やサイズは必ずしも限定されず、適宜変更することができる。また、素子形成領域Ａとの境界領域Ｂ１に形成される耐圧領域の構成や配置も、適宜変更することができる。
ここでは、図示するように、矩形ループ状の外周耐圧領域Ｂの内側において、そのコーナー部の１つに近い領域に、概略正方形の回路素子領域Ａ２が配置される。回路素子領域Ａ２は、外周耐圧領域Ｂの直線部に隣接し、直線部の全長の半部超に亘って設けられる。この直線部の長手方向において、回路素子領域Ａ２が隣接配置されない領域と、素子形成領域Ａの残りの領域には、セル領域Ａ１が設けられる。セル領域Ａ１及び回路素子領域Ａ２の基本構成は、上記実施形態１と同様とすることができる。
【００６０】
図１０の上半部に示すように、外周耐圧領域Ｂには、上記実施形態１と同様に、回路素子領域Ａ２に隣接する境界領域Ｂ１に、耐圧領域４Ａ、４Ｂが設けられる。また、下半部に示すように、セル領域Ａ１に隣接する部位にも、同一構成の耐圧領域４Ａ、４Ｂが設けられる。これにより、２つの耐圧領域４Ａ、４Ｂが、素子形成領域Ａの全体を取り囲んでいる構成とすることができる。ここで、耐圧領域４Ａ、４Ｂは、一方又は両方が、素子形成領域Ａよりも低い耐圧となるように形成されていればよく、そのための構成は、適宜変更することができる。
【００６１】
具体的には、耐圧領域４Ａ、４Ｂは、それぞれ、ｐ型ウェル領域１２２の表層部に設けられるｐ+コンタクト領域４２と、ｐ+コンタクト領域４２と電気的に接続される電極部４１とを含んで構成されている。すなわち、外周側の耐圧領域４Ａは、図１における耐圧領域４Ａと同じ構成であり、内周側の耐圧領域４Ｂのｐ+コンタクト領域４２と、耐圧領域４Ａのｐ+コンタクト領域４２とは、ここでは、同じ深さに形成されている。これらｐ+コンタクト領域４２と電極部４１とを含むサージ吸収部（すなわち、図１０中に点線で囲む部位）は、エミッタ電極１３と電気的に接続され、サージ吸収経路を形成する。
【００６２】
この場合も、上記実施形態１と同様に、外周終端部１２ａに設けられるエッジ部１２ｂの曲率等を調整することにより、耐圧領域４Ａの耐圧を低くして、耐圧領域４Ｂよりも先にブレークダウンする構成とすることができる。エッジ部１２ｂの曲率は、回路素子領域Ａ２及びセル領域Ａ１に隣接する耐圧領域４Ａの全体について、同じ曲率としているが、部分的に異なる曲率とすることもできる。
【００６３】
この構成では、複数の耐圧領域４Ａ、４Ｂが、回路素子領域Ａ２及びセル領域Ａ１の外側に均等に配置されるので、サージ吸収面積が大きくなると共に、サージ電流の偏りを抑制して、素子形成領域Ａを取り囲む外周耐圧領域Ｂの境界領域Ｂ１の全体で、均等にサージを吸収可能となる。また、耐圧領域４Ａ、４Ｂのうち、例えば、外周側の耐圧がより低くなるように設定することで、回路素子領域Ａ２からより離れた耐圧領域４Ａが先にブレークダウンするので、回路素子領域Ａ２へ流れる電流が低減し、意図しない寄生構造によるラッチアップ等の発生を防止できる。
なお、必ずしも耐圧領域４Ａ、４Ｂを素子形成領域Ａの全体を取り囲んで設けられていなくてもよく、例えば、局所的に電流が集中しやすい領域の近傍に設け、電流集中のおそれがない一部に耐圧領域４を設けない構成とすることもできる。
【００６４】
（実施形態３）
図１１、図１２に実施形態３として示すように、素子形成領域Ａにおいて、回路素子部３を、外周耐圧領域Ｂの直線部から離して配置することもできる。ここでは、図１１に示すように、矩形ループ状の外周耐圧領域Ｂの内側において、矩形の下辺側の直線部に近接して、概略矩形の回路素子領域Ａ２が配置される。回路素子領域Ａ２は、外周耐圧領域Ｂの直線部と所定の間隔をおいて配置され、素子形成領域Ａの残りの領域には、セル領域Ａ１が設けられる。すなわち、回路素子領域Ａ２は、セル領域Ａ１にて全体が取り囲まれている。セル領域Ａ１及び回路素子領域Ａ２の基本構成は、上記実施形態１と同様とすることができる。
【００６５】
図１２に示す断面（すなわち、図１１のXII−XII線断面）において、回路素子領域Ａ２が配置される領域では、外周耐圧領域Ｂに隣接して、セル領域Ａ１が設けられ、このセル領域Ａ１を挟んで、回路素子領域Ａ２が配置される。外周耐圧領域Ｂには、上記実施形態１と同様に、回路素子領域Ａ２に隣接する境界領域Ｂ１に、１以上の耐圧領域４Ａ（例えば、本形態では、１つ）が設けられる。ここでは、耐圧領域４Ａは、上記図５における耐圧領域４Ａと同様に構成されており、ｐ+コンタクト領域４２と電極部４１を含むサージ吸収部を介して、エミッタ電極１３と電気的に接続されている。
【００６６】
セル領域Ａ１は、境界領域Ｂ１と回路素子領域Ａ２との間において、１列ないし複数列のセル（例えば、本形態では、２列）が配置される。ここでは、２列のセルを、パワー素子の基本単位となるＩＧＢＴセル２（すなわち、第１セル）と、寄生素子構造を有しない第２セル２Ａとで構成し、このうちの第２セル２Ａを、境界領域Ｂ１により近い側に隣接配置する。セル領域Ａ１の列数やこれら第１セル、第２セルの配置等は、任意に設定することができ、例えば、セル領域Ａ１を３列以上とし、第２セル２Ａを２列以上配置してもよい。
【００６７】
これらセルの構成は、上記実施形態１と同様であり、ＩＧＢＴセル２は、コレクタ層となるｐ型の半導体基板１０と、ｎ型のドリフト層１１の表層部に形成され、ベース層となるｐ型半導体層２１と、その表層部に形成され、エミッタ層となるｎ+型半導体層２２と、ベースコンタクト層となるｐ+型半導体層２３を有する。第２セル２Ａは、ＩＧＢＴセル２のｎ+型半導体層２２を有さず、寄生トランジスタを形成しないので、境界領域Ｂ１を流れるサージ電流の影響を受けにくい。
【００６８】
回路素子領域Ａ２が配置される領域においても、外周耐圧領域Ｂには、セル領域Ａ１に隣接する境界領域Ｂ１に、耐圧領域４Ａが設けられる。また、耐圧領域４Ａに隣接するセル領域Ａ１には、少なくとも境界領域Ｂ１に最も近い位置に、１列以上の第２セル２Ａが配置されるとよい。これにより、セル領域Ａ１のセルが回路素子領域Ａ２の全体を取り囲んで配置されると共に、その外側を取り囲んで、耐圧領域４Ａが配置されることになる。この構成によれば、サージ電流の偏りを抑制する効果が高く、回路素子領域Ａ２の外側で、より安定したサージ吸収が可能になり、耐サージ性が向上する。
【００６９】
上記実施形態１、２のように、回路素子領域Ａ２に隣接する外周耐圧領域Ｂに耐圧領域４Ａ、４Ｂを配置することによって、寄生素子６の存在するＩＧＢＴセル２、回路素子３に流れるサージ電流の抑制が可能となる。さらに、上記実施形態３のように、回路素子領域Ａ２を取り囲んで、均一なセル構造を有するセル領域Ａ１を配置し、その外側に耐圧領域４Ａを配置することによって、サージ電流の偏りを抑制する効果が高まる。これにより、多様な回路素子が混在する回路素子領域Ａ２の近傍において局所的に大きなサージ電流が流れることが防止され、ラッチアップ耐量が向上する。
【００７０】
なお、図１３に参考例３として示すように、図３に示すイグナイタ部１００を構成する点火用パワー素子１０２が、その制御用又は保護用の回路と一体に設けられない従来構成では、例えば、点火用パワー素子１０２が構成される半導体基板１０８と、制御用又は保護用の回路が構成される半導体基板１０９、１１０とが、それぞれ別体で設けられる。ここでは、制御用又は保護用の回路として、制御ＩＣを構成する波形整形回路１０３、ドライブ回路１０４、過電流保護回路１０５及び過電圧保護回路１０６が半導体基板１０９に配置され、保護回路を構成する抵抗１０７が半導体基板１０９に配置される。
【００７１】
このような構成では、点火用パワー素子１０２を構成するＩＧＢＴセル２と半導体基板１０９、１１０に配置される回路素子３とが近接しないため、電気的な相互干渉は抑制される。ところが、半導体基板１０８〜１１０間の接続のための端子やワイヤボンディングによる配線が必要となり、半導体装置１全体が大型化しやすい。
【００７２】
これに対して、上記各実施形態の構成によれば、半導体基板１０を共通化し、素子形成領域Ａにセル領域Ａ１と共に回路素子領域Ａ２を配置したので、ワイヤボンディングによる基板間の配線接続が不要になる。さらに、パワー素子と回路素子のマルチチップ構成が不要となるので、装置全体をコンパクトにできる。しかも、共通の半導体基板１０上に素子形成領域Ａを取り囲む外周耐圧領域Ｂを設け、セル領域Ａ１又は回路素子領域Ａ２に隣接する境界領域Ｂ１に耐圧領域４Ａ、４Ｂを配置したので、外周耐圧領域Ｂの全域に均等なサージ吸収経路が形成され、サージ電流の偏りを抑制することができる。したがって、耐圧領域４Ａ、４Ｂの全体で均一なサージ吸収が可能になり、小型で信頼性の高い半導体装置１を実現できる。
【００７３】
本発明は上記各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の実施形態に適用することが可能である。例えば、上記実施形態では、１つ又は２つの耐圧領域を配置した例を示したが、３つ以上であってもよい。また、上記実施形態では、内燃機関の点火装置への適用例を示したが、内燃機関用のその他の装置に用いることもできる。あるいは内燃機関に限らない各種装置において、例えば、スイッチング素子等のパワー素子とその回路を構成する素子を含む装置として構成することもできる。
【符号の説明】
【００７４】
Ａ  素子形成領域
Ａ１  セル領域
Ａ２  回路素子領域
Ｂ  外周耐圧領域
１  半導体装置
１０  半導体基板
１０ａ  主面
１１  ドリフト層（第１半導体層）
１２  ｐ型ウェル領域
１２１  ｐ型ウェル領域（第３半導体領域）
１２２、１２３  ｐ型ウェル領域（第４半導体領域）
２１  ｐ型ベース領域（第２半導体領域）
４Ａ、４Ｂ  耐圧領域
【図１】
2019057557.tif 000003
【図２】
2019057557.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019057557.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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