(57)【要約】【課題】新規な回路構成のメモリストリングを備える記憶装置を提供する。【解決手段】ビット線とソース線間に、第１トランジスタ、第１乃至第Ｎ（Ｎは２以上の整数）書込みトランジスタが直列に電気的に接続され、かつ、第２トランジスタ、第１乃至第Ｎ読出しトランジスタ、および第３トランジスタが直列に電気的に接続されている。第ｈ（ｈは１乃至Ｎの整数）書込みトランジスタのゲートは第ｈ書込みワード線に電気的に接続され、第ｈ読出しトランジスタのゲートは、第ｈ容量素子を介して、第ｈ読出しワード線に電気的に接続されている。第１乃至第３トランジスタのゲートは、第１乃至第３選択線にそれぞれ電気的に接続されている。【選択図】図２
2019021861.tif 000002
【特許請求の範囲】
【請求項１】
メモリストリングと、
ソース線と、
ビット線と、
第１乃至第３選択線と、
第１乃至第Ｎ（Ｎは２以上の整数）書込みワード線と、
第１乃至第Ｎ読出しワード線と、
を有する記憶装置であって、
前記メモリストリングは、第１乃至第３トランジスタ、第１乃至第Ｎ書込みトランジスタ、第１乃至第Ｎ読出しトランジスタ、並びに第１乃至第Ｎ容量素子を有し、
前記ソース線と前記ビット線間に、前記第１トランジスタ、前記第１乃至前記第Ｎ書込みトランジスタが直列に電気的に接続され、
前記ソース線と前記ビット線間に、前記第２トランジスタ、前記第１乃至前記第Ｎ読出しトランジスタ、および前記第３トランジスタが直列に電気的に接続され、
前記第１乃至前記第Ｎ書込みトランジスタのゲートは、前記第１乃至前記第Ｎ書込みワード線にそれぞれ電気的に接続され、
前記第１読出しトランジスタのゲートは、前記第１トランジスタと前記第１書込みトランジスタとの接続ノードに電気的に接続され、かつ、前記第１容量素子を介して、前記第１読出しワード線に電気的に接続され、
第ｈ（ｈは２乃至Ｎの整数）読出しトランジスタのゲートは、第ｈ−１書込みトランジスタと第ｈ書込みトランジスタとの接続ノードに電気的に接続され、かつ、第ｈ容量素子を介して、第ｈ読出しワード線に電気的に接続され、
前記第１乃至前記第３トランジスタのゲートは、前記第１乃至前記第３選択線にそれぞれ電気的に接続されていることを特徴とする記憶装置。
【請求項２】
請求項１において、
前記第１乃至前記第３トランジスタ、前記第１乃至前記第Ｎ書込みトランジスタ、並びに前記第１乃至前記第Ｎ読出しトランジスタのそれぞれの半導体層は、金属酸化物を有することを特徴とする記憶装置。
【請求項３】
メモリセルアレイを有する記憶装置であって、
前記メモリセルアレイは、
第１乃至第Ｘ（Ｘは２以上の整数）ブロックと、
ソース線と、
第１乃至第Ｙ（Ｙは２以上の整数）ビット線と、
第１選択線と、
第２＿１乃至第２＿Ｘ選択線と、
第３＿１乃至第３＿Ｘ選択線と、
第１乃至第Ｎ（Ｎは２以上の整数）読出しワード線と、
第ｉ＿１乃至第ｉ＿Ｘ（ｉは１以上Ｎ以下の整数）書込みワード線と、
を有し、
第ｊ（ｊは１以上Ｘ以下の整数）ブロックは、第ｊ［１］乃至第ｊ［Ｙ］メモリストリングを有し、
第ｊ［ｋ］（ｋは１以上Ｙ以下の整数）メモリストリングは、
第１＿ｊ［ｋ］乃至第３＿ｊ［ｋ］トランジスタと、
第１＿ｊ［ｋ］乃至第Ｎ＿ｊ［ｋ］書込みトランジスタと、
第１＿ｊ［ｋ］乃至第Ｎ＿ｊ［ｋ］読出しトランジスタと、
第１＿ｊ［ｋ］乃至第Ｎ＿ｊ［ｋ］容量素子と、
を有し、
前記ソース線と第ｋビット線間に、前記第１＿ｊ［ｋ］トランジスタ、並びに前記第１＿ｊ［ｋ］乃至前記第Ｎ＿ｊ［ｋ］書込みトランジスタが直列に電気的に接続され、
前記ソース線と前記第ｋビット線間に、前記第２＿ｊ［ｋ］トランジスタ、前記第１＿ｊ［ｋ］乃至前記第Ｎ＿ｊ［ｋ］読出しトランジスタ、並びに前記第３＿ｊ［ｋ］トランジスタが直列に電気的に接続され、
前記第１＿ｊ［ｋ］乃至前記第Ｎ＿ｊ［ｋ］書込みトランジスタのゲートは、第１＿ｊ乃至第Ｎ＿ｊ書込みワード線にそれぞれ電気的に接続され、
前記第１＿ｊ［ｋ］読出しトランジスタのゲートは、前記第１＿ｊ［ｋ］トランジスタと前記第１＿ｊ［ｋ］書込みトランジスタとの接続ノードに電気的に接続され、かつ、前記第１＿ｊ［ｋ］容量素子を介して、前記第１読出しワード線に電気的に接続され、
第ｈ＿ｊ［ｋ］（ｈは２乃至Ｎの整数）読出しトランジスタのゲートは、第（ｈ−１）＿ｊ［ｋ］書込みトランジスタと第ｈ＿ｊ［ｋ］書込みトランジスタとの接続ノードに電気的に接続され、かつ、第ｈ＿ｊ［ｋ］容量素子を介して、第ｈ読出しワード線に電気的に接続され、
前記第１＿ｊ［ｋ］トランジスタのゲートは、前記第１選択線に電気的に接続され、
前記第２＿ｊ［ｋ］トランジスタのゲートは第２＿ｊ選択線に電気的に接続され、
前記第３＿ｊ［ｋ］トランジスタのゲートは、前記第３＿ｊ選択線にそれぞれ電気的に接続されていることを特徴とする記憶装置。
【請求項４】
請求項３において、
第１＿ｊ［ｋ］乃至第３＿ｊ［ｋ］トランジスタ、第１＿ｊ［ｋ］乃至第Ｎ＿ｊ［ｋ］書込みトランジスタ、並びに第１＿ｊ［ｋ］乃至第Ｎ＿ｊ［ｋ］読出しトランジスタのそれぞれの半導体層は金属酸化物を有することを特徴とする記憶装置。
【請求項５】
請求項１または２に記載の記憶装置の動作方法であって、
読出し動作時、および書込み動作時において、前記第１トランジスタを常時オン状態にするための電圧を、前記第１選択線に入力することを特徴とする記憶装置の動作方法。
【請求項６】
請求項３または４に記載の記憶装置の動作方法であって、
読出し動作時、および書込み動作時において、前記第１＿ｊ［ｋ］トランジスタを常時オン状態にするための電圧を、前記第１選択線に入力することを特徴とする記憶装置の動作方法。
【請求項７】
メモリセルアレイを有する記憶装置であって、
前記メモリセルアレイには、
第１半導体層と、第２半導体層と、
第１＿１乃至第１＿Ｎ（Ｎは２以上の整数）導電層と、第２＿１乃至第２＿Ｎ導電層と、第３＿１乃至第３＿Ｎ導電層とが、
それぞれ設けられており、
第２＿ｊ（ｊは１乃至Ｎの整数）導電層と第３＿ｊ導電層とは同じ絶縁層上に設けられ、かつ容量結合し、
前記第１半導体層は、前記第１＿１乃至前記第１＿Ｎ導電層を貫通する第１開口に設けられ、
前記第１開口は、前記第３＿１乃至前記第３＿Ｎ導電層の端部をそれぞれ切り欠くように設けられ、
前記第２半導体層は、前記第２＿１乃至前記第２＿Ｎ導電層を貫通する第２開口に設けられていることを特徴とする記憶装置。
【請求項８】
請求項７において、
前記１第半導体層と前記第２半導体層とは、それぞれ、金属酸化物を有することを特徴とする記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願の明細書、図面、および特許請求の範囲（以下、本明細書等と呼ぶ）で開示する発明の一形態は、半導体装置、その動作方法、その使用方法、およびその作製方法等に関する。なお、本発明の一形態は例示した技術分野に限定されるものではない。
【０００２】
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
【背景技術】
【０００３】
近年、扱われるデータ量の増大に伴って、より大容量の記憶装置が求められている。ＮＡＮＤフラッシュメモリは、メモリセル当たりの配線、電極の数が少ないため、ビット単価が低い大容量記憶装置として知られている。ＮＡＮＤフラッシュメモリにおいては、２次元平面的なメモリセルの配置による高集積化の限界を迎えており、三次元的にメモリセルを配置する技術に置き換わりつつある（例えば、特許文献１を参照）。
【０００４】
チャネル形成領域に金属酸化物を有するトランジスタ（以下、「金属酸化物トランジスタ」、「酸化物半導体トランジスタ」、または「ＯＳトランジスタ」と呼ぶ場合がある。）が知られている。ＯＳトランジスタはＳｉトランジスタに積層して設けることが可能である。ＳｉトランジスタとＯＳトランジスタとを組み合わせた様々な半導体装置が提案されている（例えば、非特許文献１を参照）。特許文献２には、ＯＳトランジスタで構成された３次元ＮＡＮＤセルアレイが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１‐９６３４０号公報
【特許文献２】特開２０１６‐２２５６１３号公報
【非特許文献】
【０００６】
【非特許文献１】Ｔ．Ｏｎｕｋｉ  ｅｔ  ａｌ．，“Ｅｍｂｅｄｄｅｄ  Ｍｅｍｏｒｙ  ａｎｄ  ＡＲＭ  Ｃｏｒｔｅｘ‐Ｍ０  Ｃｏｒｅ  Ｕｓｉｎｇ  ６０‐ｎｍ  Ｃ‐Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｉｎｄｉｕｍ‐Ｇａｌｌｉｕｍ‐Ｚｉｎｃ  Ｏｘｉｄｅ  ＦＥＴ  Ｉｎｔｅｇｒａｔｅｄ  Ｗｉｔｈ  ６５‐ｎｍ  Ｓｉ  ＣＭＯＳ，”ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．５２，Ｎｏ．４，ｐｐ．９２５―９３２，Ａｐｒ．２０１７．
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一形態の課題は、メモリセルを積層した新規な構造の記憶装置を提供すること、新規な構造の記憶装置の動作方法を提供すること、および単位面積当たりの記憶容量を増やすことである。
【０００８】
本発明の一形態はこれらの課題の全てを解決する必要はない。複数の課題の記載は互いの課題の存在を妨げるものではない。列記した以外の課題は本明細書等の記載から自ずと明らかになり、これらの課題も本発明の一形態の課題となり得る。
【０００９】
複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、例示した全ての課題を解決する必要はない。また、列記した以外の課題が、本明細書等の記載から、自ずと明らかとなるものであり、このような課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【００１０】
（１）本発明の一形態は、メモリストリングと、ソース線と、ビット線と、第１乃至第３選択線と、第１乃至第Ｎ（Ｎは２以上の整数）書込みワード線と、第１乃至第Ｎ読出しワード線とを有する記憶装置であって、メモリストリングは、第１乃至第３トランジスタ、第１乃至第Ｎ書込みトランジスタ、第１乃至第Ｎ読出しトランジスタ、並びに第１乃至第Ｎ容量素子を有し、ソース線とビット線間に、第１トランジスタ、第１乃至第Ｎ書込みトランジスタが直列に電気的に接続され、ソース線とビット線間に、第２トランジスタ、第１乃至第Ｎ読出しトランジスタ、および第３トランジスタが直列に電気的に接続され、第１乃至第Ｎ書込みトランジスタのゲートは、第１乃至第Ｎ書込みワード線にそれぞれ電気的に接続され、第１読出しトランジスタのゲートは、第１トランジスタと第１書込みトランジスタとの接続ノードに電気的に接続され、かつ、第１容量素子を介して、第１読出しワード線に電気的に接続され、第ｈ（ｈは２乃至Ｎの整数）読出しトランジスタのゲートは、第ｈ−１書込みトランジスタと第ｈ書込みトランジスタとの接続ノードに電気的に接続され、かつ、第ｈ容量素子を介して、第ｈ読出しワード線に電気的に接続され、第１乃至第３トランジスタのゲートは、第１乃至第３選択線にそれぞれ電気的に接続されている。
【００１１】
（２）  上掲の形態（１）において、第１乃至第３トランジスタ、第１乃至第Ｎ書込みトランジスタ、並びに第１乃至第Ｎ読出しトランジスタのそれぞれの半導体層は、金属酸化物を有する。
【００１２】
（３）  上掲の形態（１）又は（２）に係る記憶装置の動作方法であって、読出し動作時、および書込み動作時において第１トランジスタを常時オン状態にするための電圧を、第１選択線に入力する。
【００１３】
本明細書等において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合がある。これらの場合、序数詞の使用は構成要素の個数を限定するものではない。例えば、「第１」を「第２」または「第３」に置き換えて、本発明の一形態を説明することができる。
【００１４】
本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
【００１５】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３個の端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソースまたはドレインとして機能する２個の端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３個の端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２個の入出力端子を第１端子、第２端子等と呼ぶ場合がある。
【００１６】
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【００１７】
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは相対的なものである。よって、ＧＮＤと記載されていても、必ずしも０Ｖを意味しない場合もある。
【００１８】
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００１９】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。
【発明の効果】
【００２０】
本発明の一形態によって、メモリセルを積層した新規な構造の記憶装置を提供すること、新規な構造の記憶装置の動作方法を提供すること、および単位面積当たりの記憶容量を増やすことが可能になる。
【００２１】
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
【図面の簡単な説明】
【００２２】
【図１】記憶装置の構成例を示す機能ブロック図。
【図２】Ａ：メモリセルストリングの構成例を示す回路図。Ｂ：メモリセルの構成例を示す回路図。
【図３】セルブロックの構成例を示す回路図。
【図４】セルアレイの３次元構造例を模式的に示す回路図。
【図５】記憶装置のデータ書込み動作例を示すタイミングチャート。
【図６】記憶装置のデータ読出し動作例を示すタイミングチャート。
【図７】Ａ〜Ｃ：メモリストリングを構成するユニットのレイアウト例を示す平面図。
【図８】Ａ、Ｂ：メモリセルアレイの構成例を示す平面図。Ｃ、Ｄ：メモリセルアレイの構成例を示す断面図。
【図９】Ａ〜Ｃ：ユニットの作製方法例を示す平面図。Ｄ、Ｅ：メモリストリングの作製方法例を示す断面図。
【図１０】Ａ〜Ｃ：ユニットの作製方法例を示す平面図。Ｄ、Ｅ：メモリストリングの作製方法例を示す断面図。
【図１１】Ａ〜Ｃ：ユニットの作製方法例を示す平面図。Ｄ、Ｅ：メモリストリングの作製方法例を示す断面図。
【図１２】Ａ〜Ｃ：ユニットの作製方法例を示す平面図。Ｄ、Ｅ：メモリストリングの作製方法例を示す断面図。
【図１３】Ａ〜Ｃ：ユニットの作製方法例を示す平面図。Ｄ、Ｅ：メモリストリングの作製方法例を示す断面図。
【図１４】Ａ〜Ｃ：ユニットの作製方法例を示す平面図。Ｄ、Ｅ：メモリストリングの作製方法例を示す断面図。
【図１５】Ａ〜Ｃ：ユニットの作製方法例を示す平面図。Ｄ、Ｅ：メモリストリングの作製方法例を示す断面図。
【図１６】Ａ〜Ｃ：ユニットの作製方法例を示す平面図。Ｄ、Ｅ：メモリストリングの作製方法例を示す断面図。
【図１７】Ａ〜Ｃ：ユニットの作製方法例を示す平面図。Ｄ、Ｅ：メモリストリングの作製方法例を示す断面図。
【図１８】Ａ〜Ｃ：ユニットの作製方法例を示す平面図。Ｄ、Ｅ：メモリストリングの作製方法例を示す断面図。
【図１９】Ａ〜Ｃ：ユニットの作製方法例を示す平面図。Ｄ、Ｅ：メモリストリングの作製方法例を示す断面図。
【図２０】メモリセルの等価回路図。
【図２１】メモリセルアレイの３次元構造例を示す斜視図。
【図２２】Ａ〜Ｅ：リムーバブル記憶装置の構成例を示す模式図。
【図２３】情報処理システムの構成例を示す機能ブロック図。
【図２４】Ａ〜Ｄ：電子機器の構成例を示す模式図。
【発明を実施するための形態】
【００２３】
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２４】
以下に示される複数の実施の形態は適宜組み合わせることが可能である。また１の実施の形態の中に、複数の構成例（作製方法例、動作方法例、使用方法例等も含む。）が示される場合は、互いの構成例を適宜組み合わせること、および他の実施の形態に記載された１または複数の構成例と適宜組み合わせることも可能である。
【００２５】
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００２６】
〔実施の形態１〕
図１は、記憶装置の構成例を示す機能ブロック図である。図１に示す記憶装置１００は、制御回路１１０、行回路１１１、列回路１１２、入出力回路１１３、メモリセルアレイ１２０を有する。
【００２７】
制御回路１１０は記憶装置１００全体を統括的に制御し、データの書き込み、データの読み出しを行う。制御回路１１０は、外部からのコマンド信号を処理して、行回路１１１、列回路１１２、入出力回路１１３の制御信号を生成する。
【００２８】
＜メモリセルアレイ＞
メモリセルアレイ１２０は、Ｘ個（Ｘは１以上の整数）のセルブロック１２５を有する。Ｘ個のセルブロック１２５のうち１つを特定する必要があるときは、符号１２５＿１等を使用し、任意のセルブロックを指すときには符号１２５を用いる。他の要素についても同様である。複数の要素を区別するために、［１］、＿１［２］等の識別符号が用いられる。
【００２９】
（メモリストリング、メモリセル）
セルブロック１２５は、複数のメモリストリング１０を有する。図２Ａにメモリストリング１０の回路構成例を示す。メモリストリング１０は、トランジスタＭＤ、ＭＳ、ＭＢ、複数のメモリセルＧＣを有する。
【００３０】
図２ＢにメモリセルＧＣの回路構成例を示す。メモリセルＧＣは、２トランジスタ型ゲインセルである。メモリセルＧＣは、書込みトランジスタＭＷ、読出しトランジスタＭＲ、および容量ＣＳを有する。読出しトランジスタＭＲのゲートと書込みトランジスタＭＷのドレインとの接続ノードをノードＦＮと呼ぶ。ノードＦＮはメモリセルＧＣの保持ノードである。
【００３１】
書込みトランジスタＭＷのゲートは、書込みワード線ＷＷＬに電気的に接続されている。読出しワード線ＲＷＬとノードＦＮとの間に容量素子ＣＳが設けられている。
【００３２】
書込みトランジスタＭＷ、読出しトランジスタＭＲは、ＯＳトランジスタである。金属酸化物のバンドギャップは２．５ｅＶ以上あるため、ＯＳトランジスタは極小のオフ電流をもつ。一例として、ソースとドレイン間の電圧が３．５Ｖ、室温（２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０−２０Ａ未満、１×１０−２２Ａ未満、あるいは１×１０−２４Ａ未満とすることができる。すなわち、ドレイン電流のオン／オフ電流比を２０桁以上１５０桁以下とすることができる。なお、書込みトランジスタＭＷ、読出しトランジスタＭＲの半導体層については後述する。
【００３３】
メモリセルＧＣのノードＦＮには、書込みトランジスタＭＷを介して電荷が充電される。ＯＳトランジスタが極小オフ電流であることから、書込みトランジスタＭＷは、ノードＦＮの電荷を殆んどリークさせない。従って、メモリセルＧＣは不揮発性メモリセルとして機能し、その結果、記憶装置１００を、ＮＡＮＤ型不揮発性記憶装置として用いることができる。
【００３４】
金属酸化物は、エネルギーギャップが大きく、電子が励起されにくいこと、ホールの有効質量が大きいことなどから、ＯＳトランジスタは、一般的なＳｉトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。従って、例えばアバランシェ崩壊に起因するホットキャリア劣化等を抑制できる場合がある。ホットキャリア劣化を抑制できることで、高いドレイン電圧でＯＳトランジスタを駆動することができる。従って、書込みトランジスタＭＷ、読出しトランジスタＭＲをＯＳトランジスタとすることで、ノードＦＮに高い電圧を印加することが可能になるため、メモリセルＧＣの多値化が容易である。
【００３５】
図２Ａには、メモリストリング１０あたり４個のメモリセルＧＣが設けられている例を示す。もちろん、メモリストリング１０あたりのメモリセルＧＣの数は４に限定されない。４個のメモリセルＧＣを区別する場合、メモリセルＧＣ１〜ＧＣ４と呼ぶ。メモリセルＧＣ１〜ＧＣ４の要素を区別する場合、識別番号１〜４を付す。例えば、メモリセルＧＣ１のノードＦＮを「ノードＦＮ１」と呼ぶ。
【００３６】
メモリセルＧＣ１〜ＧＣ４は、互いに異なる書込みワード線ＷＷＬ、読出しワード線ＲＷＬに電気的に接続されている。メモリセルＧＣｉ（ｉは１乃至４の整数）に電気的に接続される書込みワード線ＷＷＬ、読出しワード線ＲＷＬを「書込みワード線ＷＷＬｉ」、「読出しワード線ＲＷＬｉ」とそれぞれ呼ぶことにする。
【００３７】
トランジスタＭＤのゲート、ソースおよびドレインは、それぞれ、選択線ＳＧＤ、読出しトランジスタＭＲのドレイン、ビット線ＢＬに電気的に接続されている。トランジスタＭＳのゲート、ソースおよびドレインは、それぞれ、選択線ＳＧＳ、ソース線ＳＬ、読出しトランジスタＭＲ１のソースに電気的に接続されている。トランジスタＭＢのゲート、ソースおよびドレインは、それぞれ、選択線ＳＧＢ、ソース線ＳＬ、ノードＦＮ１に電気的に接続されている。
【００３８】
トランジスタＭＤは、ビット線ＢＬに電気的に接続されるメモリストリング１０を選択するための選択トランジスタである。トランジスタＭＳは、ソース線ＳＬに電気的に接続されるメモリストリング１０を選択するための選択トランジスタである。トランジスタＭＢは、ノードＦＮ１をソース線ＳＬから電気的に分離するためのバッファトランジスタである。
【００３９】
例えば、行回路１１１によって、書込みワード線ＷＷＬ１〜ＷＷＬ４、選択線ＳＧＤ、ＳＧＳ、ＳＧＢへの電圧の入力が行われ、列回路１１２によって、読出しワード線ＲＷＬ１〜ＲＷＬ４、ソース線ＳＬへの電圧の入力が行われる。或いは、読出しワード線ＲＷＬ１〜ＲＷＬ４への電圧の入力は、行回路１１１が行うこともできる。
【００４０】
列回路１１２は、ビット線ＢＬに入力する電圧の調整、メモリストリング１０からビット線ＢＬに読み出された電圧の検知等を行う。例えば、列回路１１２は、ビット線ＢＬの電圧を検知するためのセンスアンプを備える。入出力回路１１３は、外部から入力される書込みデータを一時的に保持すること、メモリセルアレイ１２０から読み出されたデータを一時的に保持すること等を行う。
【００４１】
（セルブロック）
図３にセルブロック１２５＿ｊ（ｊは１乃至Ｘの整数）の回路構成例を示す。メモリセルアレイ１２０あたりのビット線ＢＬの数をＹ（Ｙは２以上の整数）としている。ソース線ＳＬは、セルブロック１２５＿１乃至１２５＿Ｙで共有される。
【００４２】
セルブロック１２５＿ｊは、Ｙ個のメモリストリング１０＿ｊ［１］〜１０＿ｊ［Ｙ］、書込みワード線ＷＷＬ１［ｊ］〜ＷＷＬ４［ｊ］、読出しワード線ＲＷＬ１〜ＲＷＬ４、選択線ＳＧＤ［ｊ］、ＳＧＳ［ｊ］、ＳＧＢを有する。
【００４３】
メモリストリング１０＿ｊ［ｋ］（ｋは１乃至Ｙの整数）は、ビット線ＢＬ［ｋ］、ソース線ＳＬに電気的に接続される。１本の書込みワード線ＷＷＬを共有するＹ個のメモリセルＧＣによって、ページ１５が構成される。例えば、ページ１５＿ｉとは、メモリセルＧＣｉで構成されるページ１５を表す。ページ１５＿ｉ［ｊ］とは、セルブロック１２５＿ｊの第ｉ階層のページ１５を表す。
【００４４】
読出しワード線ＲＷＬｉ、は、Ｙ個のページ１５＿ｉ［１］〜１５＿ｉ［Ｙ］で共有される。
【００４５】
Ｙ個のトランジスタＭＤは、選択線ＳＧＤ［ｊ］に電気的に接続され、Ｙ個のトランジスタＭＳは選択線ＳＧＳ［ｊ］に電気的に接続され、Ｙ個のトランジスタＭＢは、選択線ＳＧＢに電気的に接続されている。選択線ＳＧＢは、全てのメモリストリング１０で共有される。
【００４６】
メモリストリング１０において、ソース線ＳＬとビット線ＢＬとの間に、トランジスタＭＳ、トランジスタＭＢ、メモリセルＧＣ１〜ＧＣ４、トランジスタＭＤが積層される。図４に示すように、メモリセルアレイ１２０には、３次元構造をもつメモリストリング１０が２次元的に配列され、メモリストリング１０の配列に応じて、書込みワード線ＷＷＬ１〜ＷＷＬ４、読出しワード線ＲＷＬ１〜ＲＷＬ４等の配線が設けられる。図４は、メモリセルアレイ１２０の３次元構造を模式的に示す回路図である。
【００４７】
なお、行回路１１１を構成する回路（例えば、行デコーダなど）、および／又は列回路１１２を構成する回路（例えば、列デコーダ、センスアンプなど）をメモリセルアレイ１２０の直下に設けることができる。
【００４８】
各メモリストリング１０において、複数のメモリセルＧＣは積層されている。その積層数に応じて、単位面積当たりの記憶容量を増加させることができる。また、メモリセルＧＣに多値データを書き込み読み出すことにより、大容量の記憶装置１００を提供することができる。
【００４９】
＜＜記憶装置１００の動作例＞＞
記憶装置１００の動作例を説明する。動作の理解を容易にするため、メモリセルＧＣは、シングルレベルセル（ＳＬＣ）とする。トランジスタＭＤ等をオン状態にするための高レベル（“Ｈ”）電圧はＶＭＨであり、オフ状態にするための低レベル（“Ｌ”）電圧はＧＮＤ（接地電位）である。データ“１”をメモリセルＧＣに書き込む場合、ビット線ＢＬに電圧ＶＤＭを入力し、データ“０”をメモリセルＧＣに書き込む場合、ビット線ＢＬに電圧ＧＮＤを入力する。
【００５０】
（データ書き込み）
図５を参照して、記憶装置１００のデータ書き込み動作例を説明する。メモリストリング１０がデータ書込みの最小単位である。図５には、代表的に、セルブロック１２５＿１のメモリストリング１０＿１［１］、１０＿２［１］へのデータ書込み動作例を示す。
【００５１】
ソース線ＳＬには電圧ＧＮＤが入力される。常時、各メモリストリング１０のノードＦＮ１とソース線ＳＬとの間を電気的に分離するため、トランジスタＭＢは常時オフ状態である。従って、選択線ＳＧＢは常時“Ｌ”である。データ読出し動作時、およびスタンバイ時でも、選択線ＳＧＢは常時“Ｌ”である。
【００５２】
選択線ＳＧＤ［１］は“Ｌ”であるため、セルブロック１２５＿１の全てのトランジスタＭＤはオフ状態である。よって、メモリストリング１０＿１［ｋ］の読出しトランジスタＭＲ４は、ビット線ＢＬ［ｋ］から電気的に分離される。データ書込み動作時には、他の選択線ＳＧＤ［２］〜ＳＧＤ［Ｘ］も“Ｌ”である。
【００５３】
選択線ＳＧＳ［１］は“Ｌ”であるため、セルブロック１２５＿１の全てのトランジスタＭＳはオフ状態である。よって、メモリストリング１０＿１［ｊ］の読出しトランジスタＭＲ１は、ビット線ＳＬから電気的に分離される。データ書込み動作時には、他の選択線ＳＧＳ［２］〜ＳＧＳ［Ｘ］も“Ｌ”である。
【００５４】
メモリストリング１０＿１［１］〜１０＿１［Ｙ］において、メモリセルＧＣ１〜ＧＣ４の順でデータが書き込まれる。例えば、メモリストリング１０＿１［１］において、メモリセルＧＣ２＿１［１］にデータを書き込んだ後、メモリセルＧＣ１＿１［２］にデータを書き込もうとすると、一旦、メモリセルＧＣ２＿１［１］が記憶しているデータを列回路に読み出して、保存しないと、メモリセルＧＣ１＿１［１］にデータを書き込む段階で、メモリセルＧＣ２＿１［１］のデータは失われてしまう。そのため、ソース線ＳＬ側のメモリセルＧＣ１＿１［１］からデータを書き込む。
【００５５】
書込みワード線ＷＷＬ１［１］〜ＷＷＬ４［１］を“Ｈ”にして、セルブロック１２５＿１内の全ての読出しトランジスタＭＲ１〜ＭＲ４をオン状態にする。メモリストリング１０＿１［１］のノードＦＮ１＿１［１］には、ビット線ＢＬ［１］のデータが書き込まれる。メモリストリング１０＿１［２］のノードＦＮ１＿１［２］には、ビット線ＢＬ［２］のデータが書き込まれる。よって、ノードＦＮ１＿１［１］、ＦＮ１＿１［２］には、データ“０”、“０”がそれぞれ書き込まれる。
【００５６】
書込みワード線ＷＷＬ１［１］を非選択状態にして、ノードＦＮ２＿１［１］、ＦＮ２＿１［２］にビット線ＢＬ［１］、ＢＬ［２］のデータを書き込む。ノードＦＮ１＿１［１］、ＦＮ１＿１［２］には、データ“１”、“０”が書き込まれる。
【００５７】
書込みワード線ＷＷＬ３［１］を非選択状態にし、しかる後、書込みワード線ＷＷＬ４［１］を非選択状態にする。ノードＦＮ３＿１［１］、ＦＮ３＿１［２］、ＦＮ４＿１［１］、ＦＮ４＿１［２］には、データ“０”、“１”、“１”、“１”がそれぞれ書き込まれる。
【００５８】
図５のタイミングチャートに従い、メモリストリング１０＿１［３］〜１０＿１［Ｙ］の各ノードＦＮ１〜ＦＮ４にもデータが書き込まれる。
【００５９】
（データ読出し）
図６を参照して、記憶装置１００のデータ読出し動作例を説明する。ページ１５がデータ読出しの最小単位である。図６には、代表的に、ページ１５＿１［２］のノードＦＮ２＿１［１］、ＦＮ２＿１［２］からデータを読出す動作例を示す。
【００６０】
ソース線ＳＬには電圧ＧＮＤが入力される。セルブロック１２５＿１の全ての書込みトランジスタＭＷ１〜ＭＷ４をオフ状態にするため、書込みワード線ＷＷＬ１［１］〜ＷＷＬ４［１］は“Ｌ”である。他のセルブロック１２５の書込みワード線ＷＷＬ１〜ＷＷＬ４も“Ｌ”である。
【００６１】
先ず、ビット線ＢＬ［１］〜ＢＬ［Ｙ］のプリチャージが行われる。ビット線ＢＬ［１］〜ＢＬ［Ｙ］に電圧ＶＢＨが入力される。プリチャージの後、ビット線ＢＬ［１］〜ＢＬ［Ｙ］は電気的に浮遊状態にされる。
【００６２】
セルブロック１２５＿１からデータを読み出すため、ゲート線ＳＧＤ［１］、ＳＧＳ［１］がそれぞれ選択され、セルブロック１２５＿１の全てのトランジスタＭＤ、ＭＳはオン状態である。
【００６３】
ページ１５＿１［２］からデータを読み出すため、読出しワード線ＲＷＬ２を“Ｌ”にし、読出しワード線ＲＷＬ１、ＲＷＬ３、ＲＷＬ４を“Ｈ”にする。これにより、ビット線ＢＬ［１］〜ＢＬ［Ｙ］には、ノードＦＮ２＿１［１］〜ＦＮ２＿１［Ｙ］のデータがそれぞれ書込まれる。
【００６４】
ノードＦＮ２＿１［１］、ＦＮ２＿１［２］がデータ“１”、“０”を保持している場合、メモリストリング１０＿１［１］の読出しトランジスタＭＲ２にはオン電流が流れるため、ビット線ＢＬ［１］の電圧は減少する。他方、メモリストリング１０＿１［２］の読出しトランジスタＭＲ２はオフ状態であるため、ビット線ＢＬ［２］の電圧は変化しない。
【００６５】
同様に、ビット線ＢＬ［３］〜ＢＬ［Ｙ］の電圧は、ノードＦＮ２＿１［３］〜ＦＮ２＿１［Ｙ］のデータに応じた電圧になる。ビット線ＢＬ［１］〜ＢＬ［Ｙ］の電圧は、それぞれ、列回路１１２に入力される。列回路１１２は、ビット線ＢＬ［１］〜ＢＬ［Ｙ］の電圧について、それぞれ、０／１判定を行う。
【００６６】
＜＜メモリセルアレイ１２０の構成例１＞＞
図７Ａ〜図７Ｃ、図８Ａ〜図８Ｄを参照して、メモリセルアレイ１２０の構成例を説明する。
【００６７】
メモリストリング１０は、２個のユニット９１、５個のユニット９２、４個のユニット９３で構成される積層体である。図７Ａ〜図７Ｃにユニット９３〜９１のレイアウト例をそれぞれ示す。
【００６８】
半導体層３０、３１、絶縁層３４は、ユニット９１〜９３で共有される。半導体層３０、３１は柱状である。半導体層３０は、トランジスタＳＧＳ、読出しトランジスタＭＲ１〜ＭＲ４、トランジスタＳＧＤで共有される。半導体層３１は、トランジスタＳＧＢ、書込みトランジスタＭＷ１〜ＭＷ４で共有される。絶縁層３４は、半導体層３０を共有するトランジスタのゲート絶縁層を構成する。
【００６９】
半導体層３０、３１に適用される金属酸化物は、Ｚｎ酸化物、Ｚｎ‐Ｓｎ酸化物、Ｇａ‐Ｓｎ酸化物、Ｉｎ‐Ｇａ酸化物、Ｉｎ‐Ｚｎ酸化物、Ｉｎ‐Ｍ‐Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）などがある。また、インジウムおよび亜鉛を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【００７０】
ＯＳトランジスタの信頼性、電気特性の向上のため、半導体層に適用される金属酸化物は、ＣＡＡＣ‐ＯＳ、ｎｃ‐ＯＳなどの結晶部を有する金属酸化物であることが好ましい。ＣＡＡＣ‐ＯＳとは、ｃ‐ａｘｉｓ‐ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ｎｃ‐ＯＳとは、ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。
【００７１】
ＣＡＡＣ‐ＯＳは、ｃ軸配向性を有し、かつａ‐ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域との間で格子配列の向きが変化している箇所を指す。
【００７２】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ‐ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ‐ＯＳが、ａ‐ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【００７３】
ＣＡＡＣ‐ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【００７４】
ｎｃ‐ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ‐ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ‐ＯＳは、分析方法によっては、非晶質金属酸化物半導体と区別が付かない場合がある。
【００７５】
ユニット９１は導電層４０を有する。導電層４０は、選択ゲート線ＳＧＳまたはＳＧＤを構成する。ユニット９２は、絶縁層３６、導電層４１を有する。導電層４１は、選択ゲート線ＳＧＢ、書込みワード線ＷＷＬ１〜ＷＷＬ４の何れかを構成する。絶縁層３６は、半導体層３１を共有するトランジスタのゲート絶縁層を構成する。
【００７６】
ユニット９３は、導電層４２、４３を有する。導電層４２は、読出しトランジスタＭＲ１〜ＭＲ４のいずれかのゲート電極を構成する。従って、導電層４２は、ノードＦＮ１〜ＦＮ４のいずれかを構成する。導電層４３は、読出しワード線ＲＷＬ１〜ＲＷＬ４のいずれかを構成する。導電層４３と導電層４２との結合容量Ｃｐは、容量素子ＣＳ１〜ＣＳ４のいずれかを構成する。
【００７７】
読出しワード線ＲＷＬを構成する導電層４３は、行方向で隣接するメモリストリング１０で共有される。これにより、ユニット９１〜９３の面積が４Ｆ×４Ｆ＝１６Ｆ２であることを実現している。なお、Ｆは最小加工寸法である。
【００７８】
図８Ａ、図８Ｂはメモリセルアレイ１２０の構造例を示す平面図である。図８Ａ、図８Ｂには、代表的に、メモリストリング１０＿１［２］、１０＿１［３］、１０＿２［２］、１０＿２［３］、が示されている。図８Ｃは、Ａ１―Ａ２線で切った図８Ａの断面図であり、図８Ｄは、Ａ３―Ａ４線で切った図８Ｂの断面図である。また、図８Ａは図８ＣのＢ１―Ｂ２線による断面図に対応し、図８Ｂは図８ＤのＢ３―Ｂ４線による断面図に対応する。
【００７９】
メモリストリング１０＿１［２］の構造例を説明する。他のメモリストリング１０もメモリストリング１０＿１［２］と同じ構造である。
【００８０】
メモリストリング１０＿１［２］は、ソース線ＳＬとビット線ＢＬ［２］との間に所定の順序で積層されているユニット９１＿１、９１＿２、９２＿１〜９２＿５、９３＿１〜９３＿４で構成される。ユニット９１＿１、９１＿２、９２＿１は、トランジスタＭＳ、ＭＤ、ＭＢをそれぞれ構成する。例えば、ユニット９３＿４、９２＿５はメモリセルＧＣ４を構成する。
【００８１】
＜作製方法例＞
図９Ａ〜図１５Ａ、図９Ｂ〜図１５Ｂ、図９Ｃ〜図１５Ｃは、ユニット９３＿１〜９１＿１の作製方法例を示す平面図である。図９Ｄ〜図１５Ｄ、図９Ｅ〜図１５Ｅは、メモリストリング１０の作製方法例を示す断面図である。これらの図示の方法は、図８Ａ〜図８Ｅと同様である。
【００８２】
（ソース線ＳＬ）
図９Ｄ、図９Ｅに示すように導電層４４を形成する。導電層４４はソース線ＳＬを構成する。ソース線ＳＬは、全てのメモリストリング１０で共有されるため、導電層４４は、平面状領域を有していてもよいし、複数のライン状領域を有していてもよい。
【００８３】
（ユニット９１〜９３）
導電層４４上に、絶縁層７１＿１、７２＿１を形成する。導電層４０＿１を絶縁層７２＿２に埋め込む。絶縁層７２＿１上に絶縁層７３＿１、７４＿１を形成する。絶縁層７４＿１に導電層４１＿１を埋め込む。絶縁層７４＿２上に絶縁層７５＿１、７６＿１を形成する。絶縁層７６＿１に導電層４２＿１、導電層４３＿１を埋め込む（図９Ａ〜図９Ｅ参照）。
【００８４】
図１０Ｄ、図１０Ｅに示すように、絶縁層７１＿２、７２＿２、７３＿２〜７３＿５、７４＿２〜７４＿５、７５＿２〜７５＿４、７６＿２〜７６＿４、導電層４０＿２、４１＿２〜４１＿５、４２＿２〜４２＿４、４３＿２〜４３＿４を形成する。
【００８５】
（絶縁層３４、７１〜７７）
絶縁層３４、７１〜７４は単層構造でも、積層構造でもよい。絶縁層７１〜７２を構成する絶縁膜の成膜方法には、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
【００８６】
絶縁層３４、７１〜７７の絶縁材料としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、シリコン、窒化シリコン、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。例えば、金属を含有する絶縁材料には、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを含有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、並びに、シリコンおよびハフニウムを有する窒化物などがある。
【００８７】
なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。
【００８８】
導電層４０〜４４は単層構造でも、積層構造でもよい。導電層４０〜４４を構成する導電膜の成膜方法には、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などがある。
【００８９】
導電層４０〜４４に用いられる導電材料には、リン等の不純物元素をドーピングしたシリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などがある。
【００９０】
なお、導電層４１は、その表面が酸化等の化学反応により絶縁化するような材料で形成されることが好ましい。例えば、シリコン、アルミニウム等が用いられる。
【００９１】
他方、導電層４２は、その表面が化学的に安定である、あるいは、化学反応によって変質しても導電性を維持できる材料、あるいは、化学反応によって変質しても、他の反応によって容易に導電性を回復できる材料、化学反応によって除去される材料等で形成されることが望ましい。
【００９２】
例えば、上記化学反応が酸化反応である場合、（１）金や白金のように酸化されにくい金属あるいは合金、（２）亜鉛のように酸化物が導電性である金属あるいは合金、（３）酸化亜鉛、酸化インジウム、あるいは、亜鉛および／またはインジウムを有する導電性金属酸化物（インジウム錫複合酸化物やインジウム亜鉛複合酸化物、アルミニウム亜鉛複合酸化物、インジウム亜鉛ガリウム複合酸化物等、亜鉛およびインジウム以外に、ガリウム、亜鉛、錫、アルミニウムのいずれか１以上を有する酸化物等）等、酸化反応によって導電性が著しく低下しない化合物、（４）錫、ニッケル、銅のように、酸化されても、容易に還元できる金属あるいは合金、あるいは、（５）グラファイト、グラフェンのように酸化されると気化し、表面に絶縁性の化合物が形成されない導電性材料を用いるとよい。
【００９３】
（半導体層３０、絶縁層３４）
図１１Ａ〜図１１Ｄに示すように、導電層４４に達する開口６１を形成する。開口６１は導電層４０、４２を貫通するように設けられる。別言すると、開口６１は、導電層４１、４２で取り囲まれている領域を有する。
【００９４】
絶縁膜を形成する。異方性エッチングにより、絶縁膜の不要な部分を除去することで、開口６１の側面を絶縁層３４で覆い、かつ開口６１の底部で導電層４４を露出することができる。開口６１を半導体層３０で埋める（図１２Ａ〜図１２Ｅ参照）。
【００９５】
（半導体層３１、絶縁層３６）
図１３Ａ〜図１３Ｅに示すように、導電層４４に達する開口６２を形成する。開口６２は、導電層４１を貫通し、かつ導電層４２の端部を切り欠くように設けられる。なお、本構成例では、開口６１、６２の断面は円形であるが、これに限定されない。
【００９６】
導電層４１を絶縁化するための化学反応処理を行い、導電層４１に絶縁層３６を形成する（図１４Ａ、図１４Ｄ参照）。上記化学反応処理が酸化処理であれば、絶縁層３６は、導電層４１の酸化物層である。この化学反応処理によって、開口６２の底部に、導電層４４の絶縁化物が形成されている場合は、絶縁化物を除去する。
【００９７】
開口６２を半導体層３１で埋める。ビット線ＢＬを構成する導電層４５を形成する。導電層４５は、導電層４０、または導電層４４と同様に形成することができる。以上で、メモリセルアレイ１２０が形成される（図１５Ａ〜図１５Ｅ参照）。
【００９８】
ノードＦＮを構成する導電層４２が、書込みトランジスタＭＷの半導体層３１に直接的に接しているため、ノードＦＮにビット線ＢＬの電圧によって直接的に書き込むことが可能である。従って、メモリセルＧＣは、フラッシュメモリのメモリトランジスタよりも低い電圧でデータが書込み可能であり、多値化が容易である。
【００９９】
構成例１において、半導体層３０と半導体層３１とは異なる工程で作製される。従って、半導体層３１は、半導体層３０と異なる半導体材料で形成してもよく、例えば、多結晶シリコンで形成することが可能である。
【０１００】
＜＜メモリセルアレイ１２０の構成例２＞＞
読出しトランジスタＭＲ、書込みトランジスタＭＷの半導体層を同じ工程で作製することが可能である。以下、メモリセルアレイ１２０の他の作製方法例を説明する。
【０１０１】
構成例１と同様に、導電層４１〜４４、絶縁層７１〜７７を形成する（図１６Ａ〜図１６Ｅ参照）。構成例２では、導電層４１、４２に用いられる材料に対して、構成例１のような制約がない。そのため、導電層４０〜４３を同じ構造の導電膜から形成することができる。このことを明示するため、導電層４０〜４３に同じハッチングが用いられている。
【０１０２】
導電層４４に達する開口６３、６４をそれぞれ形成する。開口６３は導電層４１を貫通するように設けられる。開口６４は、導電層４１を貫通し、かつ導電層４２の端部を切り欠くように設けられる（図１７Ａ〜図１７Ｅ参照）。なお、本構成例では、開口６３、６４の断面は円形であるが、これに限定されない。
【０１０３】
上掲の絶縁性材料を用いて絶縁膜を形成する。異方性エッチングにより、絶縁膜の不要な部分を除去することで、開口６３、６４の側面を絶縁層３７、３８でそれぞれ覆い、かつ開口６３、６４の底部で導電層４４を露出することができる（図１８Ａ〜図１８Ｅ参照）。
【０１０４】
絶縁層３７は、読出しトランジスタＭＲ１〜ＭＲ４、トランジスタＭＳ、ＭＤのゲート絶縁層を構成する。絶縁層３８は、書込みトランジスタＭＷ１〜ＭＷ４、トランジスタＭＢのゲート絶縁層を構成する。
【０１０５】
開口６３、６４を半導体層３２、３３でそれぞれ埋める。半導体層３２は、読出しトランジスタＭＲ１〜ＭＲ４、トランジスタＭＳ、ＭＤの半導体層を構成する。半導体層３３は、書込みトランジスタＭＷ１〜ＭＷ４、トランジスタＭＢの半導体層を構成する。半導体層３２、３３には上掲の金属酸化物材料が用いられる。ビット線ＢＬを構成する導電層４５を形成する（図１９Ａ〜図１９Ｅ参照）。
【０１０６】
構成例１では、導電層４１は半導体層３１と接しているが、構成例２では、導電層４１と半導体層３３との間に絶縁層３８が存在する。そのため、構成例２のメモリセルＧＣの等価回路図は図２０のようになる。図２０に示すように、ノードＦＮと書込みトランジスタＭＷのソースとの間に容量Ｃａが存在するが、構成例２のメモリセルＧＣも、構成例１と同様に、フラッシュメモリのメモリトランジスタよりも低い電圧でデータの書込みが可能であり、多値化が容易である。
【０１０７】
図２１は、構成例２のメモリセルアレイ１２０の３次元構造例を示す斜視図である。構成例１のメモリセルアレイ１２０も図２１と同様の３次元構造をもつ。
【０１０８】
〔実施の形態２〕
本実施の形態では、上掲の記憶装置を有する電子部品、電子機器等について説明する。
【０１０９】
上掲の記憶装置は、例えば、各種電子機器（例えば、情報端末、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）のストレージ装置に適用できる。または、記憶装置１００は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図２２Ａ―図２２Ｅに、リムーバブル記憶装置の幾つかの構成例を示す。
【０１１０】
図２２ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３、基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。基板１１０４には、記憶装置１００を構成する回路が設けられている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５には、記憶装置１００が組み込まれている。コントローラチップ１１０６には、プロセッサ、ワークメモリ、ＥＣＣ（誤り検出訂正）回路等が組み込まれている。
【０１１１】
図２２ＢはＳＤカードの外観の模式図であり、図２２ＣはＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２、基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。メモリチップ１１１４には、上掲の記憶装置が組み込まれている。コントローラチップ１１１５には、プロセッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。
【０１１２】
基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。
【０１１３】
図２２ＤはＳＳＤの外観の模式図であり、図２２Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５４には、記憶装置１００が組み込まれている。基板１１５３の裏面側にもメモリチップ１１５５を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５５にはワークメモリが組み込まれている。例えば、メモリチップ１１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ１１５６には、プロセッサ、ＥＣＣ回路等が組み込まれている。コントローラチップ１１５６にも、ワークメモリとして機能する記憶装置を設けてもよい。
【０１１４】
例えば、ＳＳＤ１１５０は、各種のコンピューティングシステム（パーソナルコンピュータ、ワークステーション、サーバー、スーパーコンピュータ等）のストレージ装置に適用される。
【０１１５】
次に、図２３を参照して、記憶装置１００が組み込まれた情報処理システムについて説明する。図２３に示す情報処理システム１５００は、ホスト装置１５１０、記憶装置１５２０、出力装置１５３１、入力装置１５３２を有する。
【０１１６】
記憶装置１５２０は、記憶装置１００を適用することができる。記憶装置１５２０は、例えば、ホスト装置１５１０のストレージ装置として用いられており、各種データ（例えば、プログラム、映像データ、音響データ等）を記憶する。
【０１１７】
ホスト装置１５１０は、情報処理システム１５００全体を制御する機能を有する。ホスト装置１５１０は、プロセッサ１５１１、メモリ部１５１２、Ｉ／Ｆ（インターフェース）１５１３、およびバス１５１４を有する。バス１５１４により、プロセッサ１５１１、メモリ部１５１２およびＩ／Ｆ１５１３が相互接続されている。プロセッサ１５１１は、演算装置および制御装置として機能し、ファームウエア等のプログラムに従って、情報処理システム１５００内の各種装置を制御する。プロセッサ１５１１には、ＣＰＵ、マイクロプロセッサ（ＭＰＵ）、ＦＰＧＡ、ＧＰＵ等を用いることができる。メモリ部１５１２は、メインメモリとして機能する記憶装置（例えば、ＤＲＡＭ）を含む。メモリ部１５１２には、プロセッサ１５１１が実行するプログラムや、プロセッサ１５１１で処理したデータ等が格納される。メモリ部１５１２は、記憶装置１００を有していてもよい。また、プロセッサ１５１１が、記憶装置１００を有していてもよい。
【０１１８】
ホスト装置１５１０は、Ｉ／Ｆ１５１３を介して、出力装置１５３１、入力装置１５３２、および記憶装置１５２０との通信を行う。例えば、入力装置１５３２からの入力信号は、Ｉ／Ｆ１５１３およびバス１５１４を経てプロセッサ１５１１に伝送される。
【０１１９】
複数の出力装置１５３１を情報処理システム１５００に設けることができる。出力装置１５３１として、表示装置、スピーカ、振動装置、発光装置（例えば、ＬＥＤランプ）等がある。複数の入力装置１５３２を情報処理システム１５００に設けることができる。入力装置１５３２としては、タッチセンサ、キーボード、マウス、操作ボタン、マイクロフォン（音声入力装置）、カメラ（撮像装置）、各種のセンサ（照度センサ、色温度センサ、赤外線センサ、紫外線センサ、加速度センサ、温度センサ、圧力センサなど）等がある。
【０１２０】
情報処理システム１５００は、記憶装置１５２０およびホスト装置１５１０が１つの筐体に収められている態様であってもよいし、有線または無線で接続されている複数の装置で構成されている態様でもよい。例えば、前者の態様として、ノート型ＰＣ（パーソナルコンピュータ）、タブレット型情報端末、電子書籍端末、スマートフォン、携帯電話、オーディオ端末、録画再生装置等がある。後者の形態として、デスクトップ型ＰＣ、キーボード、マウスおよびモニタのセットがある。また、録画再生装置、音響機器（スピーカ、アンプ等）、およびテレビジョン装置を備えるＡＶ（音響映像）システムや、監視カメラ、表示装置、および録画用記憶装置を備える監視システム等がある。
【０１２１】
図２４Ａ―図２４Ｄに、情報処理システム１５００、または記憶装置１００を備える電子機器を模式的に示す。
【０１２２】
図２４Ａにタブレット型情報端末の構成例を示す。図２４Ａに示す情報端末２０１０は、筐体２０１１、表示部２０１２、照度センサ２０１３、カメラ２０１５、操作ボタン２０１６を有する。筐体２０１１には、記憶装置１００、プロセッサ等が組み込まれている。
【０１２３】
表示部２０１２はタッチセンサが組み込まれた表示システムで構成される。表示部２０１２をスタイラスペン２０１７（または電子ペン）、指などでタッチ操作することで、情報端末２０１０を操作することが可能である。情報端末２０１０の機能には、音声通話、カメラ２０１５を利用したビデオ通話、電子メール、手帳、インターネット接続、音楽再生などがある。
【０１２４】
図２４ＢにＰＣ（パーソナルコンピュータ）の構成例を示す。図２４Ｂに示すＰＣ２０３０は、筐体２０３１、表示部２０３２、照度センサ２０３４、カメラ２０３５、キーボード２０３６を有する。筐体２０３１には、表示部２０３２のコントローラ、記憶装置１００、プロセッサ等が組み込まれている。キーボード２０３６は、筐体２０３１から着脱可能な構成であってもよい。筐体２０３１にキーボード２０３６を装着した状態では、ＰＣ２０３０はノード型ＰＣとして使用できる。筐体２０３１からキーボード２０３６を脱着した状態では、ＰＣ２０３０はタブレット型ＰＣとして使用できる。
【０１２５】
図２４Ｃに示すロボット２１００は、照度センサ２１０１、マイクロフォン２１０２、上部カメラ２１０３、スピーカ２１０４、表示部２１０５、下部カメラ２１０６、障害物センサ２１０７、移動機構２１０８、プロセッサ２１１０、記憶装置２１１１を備える。記憶装置２１１１に記憶装置１００を適応することができる。
【０１２６】
表示部２１０５は種々の情報を表示する。表示部２１０５は、タッチパネルを搭載していてもよい。マイクロフォン２１０２、スピーカ２１０４を用いて、使用者はロボット２１００と音声によるコミュニケーションが可能である。上部カメラ２１０３および下部カメラ２１０６は、ロボット２１００の周囲を撮像する。例えば、上部カメラ２１０３で撮影した使用者の情報をもとに、ロボット２１００がスピーカ２１０４から発する音声が選択される。
【０１２７】
ロボット２１００は、移動機構２１０８によって移動することが可能である。障害物センサ２１０７によって、ロボット２１００の移動方向の障害物の有無を察知することができる。ロボット２１００は、上部カメラ２１０３、下部カメラ２１０６、および障害物センサ２１０７を用いて、周囲の環境を認識しており、安全にかつ自立して移動することが可能である。
【０１２８】
図２４Ｄに示す飛行体２１２０は、プロセッサ２１２１、記憶装置２１２２、カメラ２１２３、プロペラ２１２４を有する。記憶装置２１２２に記憶装置１００を適用することができる。
【０１２９】
図２４Ｄに示す自動車２１４０は、赤外線レーダー、近赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサなどを備える。自動車２１４０は、カメラ２１４１が撮影した画像、およびセンサが取得したデータを解析し、ガードレール２１５０や歩行者の有無など、周囲の状況を判断し、自動運転が可能である。自動車２１４０には、上掲の記憶装置など、各種の電子部品が組み込まれている。
【符号の説明】
【０１３０】
１０：メモリストリング、  １５：ページ、
１００：記憶装置、  １０５：制御回路、  １１０：メモリセル、  １１０：制御回路、  １１１：行回路、  １１２：列回路、  １１３：入出力回路、  １２０：メモリセルアレイ、  １２５：セルブロック、
ＧＣ、ＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４：メモリセル、
ＣＳ、ＣＳ１、ＣＳ１、ＣＳ１、ＣＳ１、Ｃａ：容量素子、  Ｃｐ：結合容量、
ＦＮ、ＦＮ１、ＦＮ２、ＦＮ３、ＦＮ４、：ノード、
ＭＢ、ＭＳ、ＭＤ：トランジスタ、
ＭＲ、ＭＲ１、ＭＲ２、ＭＲ３、ＭＲ４：読出しトランジスタ、
ＭＷ、ＭＷ１、ＭＷ２、ＭＷ３、ＭＷ４：書込みトランジスタ、
ＢＬ：ビット線、
ＳＬ：ソース線、
ＳＧＢ、ＳＧＤ、ＳＧＳ：選択線
ＲＷＬ、ＲＷＬ１、ＲＷＬ２、ＲＷＬ３、ＲＷＬ４：読出しワード線、
ＷＷＬ、ＷＷＬ１、ＷＷＬ２、ＷＷＬ３、ＷＷＬ４：書込みワード線、
３０、３１、３２、３３：半導体層、  ３４、３６、３７、３８、７１、７２、７３、７４、７５、７６、７７：絶縁層、  ４０、４１、４２、４３、４４、４５：導電層、  ６１、６２、６３、６４：開口、  ９１、９２、９３：ユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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