(57)【要約】【課題】表示領域にゲートドライバの少なくとも一部の回路素子が設けられる構成において、ゲートドライバの動作エラーをより確実に検知する。【解決手段】表示装置は、表示パネル２、ゲート線ごとに複数のゲートドライバを有するゲート線駆動部、制御部４０ａ、及び信号処理回路４０ｄを備える。各ゲートドライバを構成する回路素子の少なくとも一部は表示領域に設けられる。制御部４０ａは、複数のゲート線を走査する単位期間において最初に走査されるべきゲート線に対応する少なくとも１つのゲートドライバに制御信号を供給する。制御信号が供給されたゲートドライバは、当該制御信号に基づいて駆動し、制御信号が供給されたゲートドライバより後段のゲートドライバは、前段のゲートドライバの走査信号に基づいて駆動する。信号処理回路４０ｄは、単位期間において最後に走査されるべきゲート線に対応する少なくとも１つのゲートドライバの走査信号と制御信号とに基づいて、ゲートドライバが正常か否かを示す検知信号を出力する。【選択図】図４
2019191235.tif 000002
【特許請求の範囲】
【請求項１】
複数のゲート線と複数のソース線とを有する表示パネルと、
前記複数のゲート線のそれぞれに対して複数のゲートドライバを有するゲート線駆動部と、
前記ゲート線駆動部を制御する制御部と、
前記ゲート線駆動部と前記制御部との間に設けられた信号処理回路と、を備え、
ゲート線ごとの複数のゲートドライバを構成する回路素子の少なくとも一部は前記表示パネルの表示領域内に設けられ、
前記制御部は、前記複数のゲート線のうち、前記複数のゲート線を走査する単位期間において最初に走査されるべきゲート線に対応する前記複数のゲートドライバの少なくとも１つにゲート線を走査するタイミングを示す制御信号を供給し、
前記ゲート線駆動部において、前記制御信号が供給されたゲートドライバは、当該制御信号に基づいて駆動し、前記制御信号が供給されたゲートドライバより後段のゲートドライバは、前段のゲートドライバの走査信号に基づいて駆動し、
前記信号処理回路は、前記複数のゲート線のうち前記単位期間において最後に走査されるべきゲート線に対応する前記複数のゲートドライバの少なくとも１つのゲートドライバの走査信号と、前記制御信号とに基づいて、ゲートドライバが正常に動作しているか否かを示す検知信号を出力する、表示装置。
【請求項２】
前記制御部は、ゲート線ごとに、当該ゲート線に対応する前記複数のゲートドライバの一部を前記単位期間に駆動させる第１の駆動モードと、前記ゲート線ごとに、当該ゲート線に対応する前記複数のゲートドライバの全部を前記単位期間に駆動させる第２の駆動モードとを有し、１又は複数の単位期間ごとに前記第１の駆動モードと前記第２の駆動モードとを切り替える、請求項１に記載の表示装置。
【請求項３】
前記制御部は、ゲート線ごとの前記複数のゲートドライバにおいて、前記第１の駆動モードに駆動させるゲートドライバを前記１又は複数の単位期間ごとに変更する、請求項２に記載の表示装置。
【請求項４】
前記第１の駆動モードにおいて、前記信号処理回路は、前記検知信号として、前記単位期間において最後に走査されるべきゲート線に対応する前記複数のゲートドライバの全ての走査信号と、前記制御信号とに基づいて、非駆動対象のゲートドライバが正常であるか否かを示す信号を出力する、請求項２又は３に記載の表示装置。
【請求項５】
前記信号処理回路は、
前記制御信号を所定電圧まで昇圧した昇圧信号を、前記最初に走査されるべきゲート線に対応するゲートドライバに出力する昇圧回路と、
前記最後に走査されるべきゲート線に対応する前記複数のゲートドライバの少なくとも１つのゲートドライバの走査信号を降圧した降圧信号を出力する降圧回路と、をさらに備え、
前記降圧信号と前記制御信号とに基づいて前記検知信号を出力する、請求項１から４のいずれか一項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、表示領域内に設けられたゲートドライバの動作エラーを検知する表示装置に関する。
【背景技術】
【０００２】
従来、マトリクス状に配置された画素を有し、それらの画素を１行ずつ選択して画像を表示させる表示装置が知られている。下記特許文献１には、このような表示装置が開示されている。この表示装置は、１行の画素を選択して駆動信号（選択信号）を供給するためのゲートドライバは表示領域外（いわゆる額縁領域）に配置されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−７２０６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記特許文献１のように、額縁領域にゲートドライバが配置されることが一般的であったが、最近は、ゲートドライバを構成する回路素子の全部または少なくとも一部が、表示領域内に配置された構成も知られている。このような構成において、１つのゲート線に対して複数のゲートドライバを設け、一部のゲートドライバを交代で駆動させる駆動モードと、全てのゲートドライバを駆動させる駆動モードとを切り替えてゲートドライバを駆動させる場合がある。この場合、各ゲートドライバが正常に動作しているか否かをより確実に検出する必要がある。
【０００５】
本発明は、表示領域内にゲートドライバの少なくとも一部の回路素子が設けられる構成において、ゲートドライバの動作エラーをより確実に検知し得る表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本発明に係る表示装置は、複数のゲート線と複数のソース線とを有する表示パネルと、前記複数のゲート線のそれぞれに対して複数のゲートドライバを有するゲート線駆動部と、前記ゲート線駆動部を制御する制御部と、前記ゲート線駆動部と前記制御部との間に設けられた信号処理回路と、を備え、ゲート線ごとの複数のゲートドライバを構成する回路素子の少なくとも一部は前記表示パネルの表示領域内に設けられ、前記制御部は、前記複数のゲート線のうち、前記複数のゲート線を走査する単位期間において最初に走査されるべきゲート線に対応する前記複数のゲートドライバの少なくとも１つにゲート線を走査するタイミングを示す制御信号を供給し、前記ゲート線駆動部において、前記制御信号が供給されたゲートドライバは、当該制御信号に基づいて駆動し、前記制御信号が供給されたゲートドライバより後段のゲートドライバは、前段のゲートドライバの走査信号に基づいて駆動し、前記信号処理回路は、前記複数のゲート線のうち前記単位期間において最後に走査されるべきゲート線に対応する前記複数のゲートドライバの少なくとも１つのゲートドライバの走査信号と、前記制御信号とに基づいて、ゲートドライバが正常に動作しているか否かを示す検知信号を出力する。
【発明の効果】
【０００７】
本発明の構成によれば、表示領域内にゲートドライバの少なくとも一部の回路素子が設けられる構成において、ゲートドライバの動作エラーをより確実に検知することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１実施形態に係る液晶表示装置の概略構成を示した図である。
【図２】図２は、図１に示すアクティブマトリクス基板の概略構成を示す上面図である。
【図３】図３は、図１に示すアクティブマトリクス基板の概略構成を示す上面図である。
【図４】図４は、図３に示す表示制御回路と表示パネルを示すブロック図である。
【図５】図５は、図４に示す出力制御回路の回路構成例を示す図である。
【図６】図６は、図５に示す出力制御回路の動作を説明するためのタイミングチャートである。
【図７Ａ】図７Ａは、第２実施形態における表示制御回路と表示パネルとを示すブロック図である。
【図７Ｂ】図７Ｂは、図７Ａに示す出力制御回路の回路構成例を示す図である。
【図８】図８は、図７Ｂに示す出力制御回路の動作を説明するためのタイミングチャートである。
【図９】図９は、変形例（１）におけるゲートドライバ群の構成例を示す上面図である。
【発明を実施するための形態】
【０００９】
本発明の一実施形態に係る表示装置は、複数のゲート線と複数のソース線とを有する表示パネルと、前記複数のゲート線のそれぞれに対して複数のゲートドライバを有するゲート線駆動部と、前記ゲート線駆動部を制御する制御部と、前記ゲート線駆動部と前記制御部との間に設けられた信号処理回路と、を備え、ゲート線ごとの複数のゲートドライバを構成する回路素子の少なくとも一部は前記表示パネルの表示領域内に設けられ、前記制御部は、前記複数のゲート線のうち、前記複数のゲート線を走査する単位期間において最初に走査されるべきゲート線に対応する前記複数のゲートドライバの少なくとも１つにゲート線を走査するタイミングを示す制御信号を供給し、前記ゲート線駆動部において、前記制御信号が供給されたゲートドライバは、当該制御信号に基づいて駆動し、前記制御信号が供給されたゲートドライバより後段のゲートドライバは、前段のゲートドライバの走査信号に基づいて駆動し、前記信号処理回路は、前記複数のゲート線のうち前記単位期間において最後に走査されるべきゲート線に対応する前記複数のゲートドライバの少なくとも１つのゲートドライバの走査信号と、前記制御信号とに基づいて、ゲートドライバが正常に動作しているか否かを示す検知信号を出力する（第１の構成）。
【００１０】
第１の構成によれば、ゲート線ごとに複数のゲートドライバが設けられたゲート線駆動部を有し、ゲート線ごとの複数のゲートドライバを構成する回路素子の少なくとも一部は表示領域内に配置されている。制御部は、ゲート線の走査タイミングを示す制御信号を最初に走査すべきゲート線に対応する少なくとも１つのゲートドライバに供給し、当該ゲートドライバは制御信号に基づいて駆動する。また、制御信号が供給されたゲートドライバより後段のゲートドライバは、前段のゲートドライバの走査信号に基づいて駆動する。信号処理回路は、最後にゲート線を走査すべき少なくとも１つのゲートドライバの走査信号と制御信号とに基づいて、ゲートドライバが正常に動作しているか否かを示す検知信号を出力する。そのため、検知信号によって、ゲートドライバが適切に動作しているか否かを確実に検知することができる。
【００１１】
第１の構成において、前記制御部は、ゲート線ごとに、当該ゲート線に対応する前記複数のゲートドライバの一部を前記単位期間に駆動させる第１の駆動モードと、前記ゲート線ごとに、当該ゲート線に対応する前記複数のゲートドライバの全部を前記単位期間に駆動させる第２の駆動モードとを有し、１又は複数の単位期間ごとに前記第１の駆動モードと前記第２の駆動モードとを切り替えることとしてもよい（第２の構成）。
【００１２】
第２の構成によれば、ゲート線ごとに一部のゲートドライバを駆動させる第１の駆動モードと全部のゲートドライバを駆動させる第２の駆動モードとを、１又は複数の単位期間ごとに切り替える。そのため、ゲート線を駆動する際の消費電力を削減するとともに、ゲートドライバの回路素子の劣化を抑制することができる。
【００１３】
第２の構成において、前記制御部は、ゲート線ごとの前記複数のゲートドライバにおいて、前記第１の駆動モードに駆動させるゲートドライバを前記１又は複数の単位期間ごとに変更することとしてもよい（第３の構成）。
【００１４】
第３の構成によれば、１又は複数の単位期間ごとに第１の駆動モードでゲート線を駆動させるゲートドライバを変更するため、ゲートドライバの回路素子の劣化を抑制できる。
【００１５】
第２又は第３の構成の前記第１の駆動モードにおいて、前記信号処理回路は、前記検知信号として、前記単位期間において最後に走査されるべきゲート線に対応する前記複数のゲートドライバの全ての走査信号と、前記制御信号とに基づいて、非駆動対象のゲートドライバが正常であるか否かを示す信号を出力することとしてもよい（第４の構成）。
【００１６】
第４の構成によれば、検知信号によって、駆動対象のゲートドライバだけでなく、非駆動対象のゲートドライバが正常であるか否かを検知することができる。
【００１７】
第１から第４のいずれかの構成において、前記信号処理回路は、前記制御信号を所定電圧まで昇圧した昇圧信号を、前記最初に走査されるべきゲート線に対応するゲートドライバに出力する昇圧回路と、前記最後に走査されるべきゲート線に対応する前記複数のゲートドライバの少なくとも１つのゲートドライバの走査信号を降圧した降圧信号を出力する降圧回路と、をさらに備え、前記降圧信号と前記制御信号とに基づいて前記検知信号を出力することとしてもよい（第５の構成）。
【００１８】
第５の構成によれば、ゲートドライバの入出力信号を適切な電圧に制御することができる。
【００１９】
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
【００２０】
［第１実施形態］
（液晶表示装置の構成）
図１は、本実施形態に係る液晶表示装置の概略構成を示した模式図である。液晶表示装置１は、表示パネル２、ソースドライバ３、表示制御回路４、および電源５を有する。表示パネル２は、アクティブマトリクス基板２０ａと、対向基板２０ｂと、これら基板に挟持された液晶層（図示略）とを有する。図１において図示を省略しているが、アクティブマトリクス基板２０ａの下面側と対向基板２０ｂの上面には、偏光板が設けられている。対向基板２０ｂには、カラーフィルタと共通電極（いずれも図示略）が形成されている。
【００２１】
図１に示すように、アクティブマトリクス基板２０ａは、フレキシブル基板に形成されたソースドライバ３と接続されている。表示制御回路４は、表示パネル２、ソースドライバ３、および電源５と電気的に接続されている。表示制御回路４は、ソースドライバ３と、後述のゲートドライバとに制御信号を出力する。制御信号には、外部から入力される画像信号やタイミング信号に応じた、表示パネル２に画像を表示するためのリセット信号、クロック信号、データ信号、ゲート線の走査タイミングを示すゲートスタートパルス等が含まれる。電源５は、表示パネル２、ソースドライバ３、および表示制御回路４と電気的に接続されており、各々に電源電圧信号を供給する。
【００２２】
（アクティブマトリクス基板の構成）
図２および図３は、表示パネル２のアクティブマトリクス基板２０ａの概略構成を示す上面図である。図２および図３に示すように、アクティブマトリクス基板２０ａには、アクティブマトリクス基板２０ａの一方向（図２ではＸ方向）に沿って平行に複数のゲート線ＧＬが形成されている。また、図３では図示を省略しているが、図２に示すように、ゲート線ＧＬと交差するように複数のソース線ＳＬが形成されている。ゲート線ＧＬとソース線ＳＬとで囲まれる領域が１つの画素を形成する。画素が形成されている領域が、表示パネル２の表示領域となる。
【００２３】
ゲート線ＧＬとソース線ＳＬとの交点の近傍に、画素ＴＦＴ（thin film transistor）（図示略）が形成されている。画素ＴＦＴのゲートがゲート線ＧＬに接続され、ソースがソース線ＳＬに接続され、ドレインが画素電極（図示略）に接続される。
【００２４】
ゲート線ＧＬは、後述のゲートドライバによって１本ずつ選択（走査）される。選択されたゲート線ＧＬに接続された画素ＴＦＴがオン状態となり、ソース線ＳＬから、表示すべき階調に応じた画素信号が供給されることにより、各画素が所望の階調を表示する。
【００２５】
なお、表示パネル２には、Ｍ本のゲート線が設けられている。それぞれのゲート線を、図２に示すように、ＧＬ１，ＧＬ２，…，ＧＬＭと称する。説明の便宜上、ＧＬ１が配置されている側を表示パネル２の上側と称し、ＧＬＭが配置されている側を表示パネル２の下側と称する。
【００２６】
図３に示すように、ゲートドライバ１１は、アクティブマトリクス基板２０ａの表示領域内において、隣接するゲート線ＧＬの間に形成されている。なお、図３においては、ゲートドライバ１１を１つのブロックとして表記しているが、実際のゲートドライバ１１は１か所に集積回路のような形態で設けられているのではなく、ゲートドライバ１１を構成する複数の回路素子（トランジスタ等）が、画素領域内に分散配置されている。
【００２７】
図３に示すように、本実施形態では、表示領域２００において、Ｍ本のゲート線ＧＬの各々に対し、当該ゲート線ＧＬを駆動するゲートドライバ１１がＮ個（Ｎ：２以上の整数）配置されている。一のゲート線ＧＬを駆動するゲートドライバ１１の各々は、隣接する他のゲート線ＧＬを駆動するゲートドライバ１１と信号配線１５Ｌを介して接続されている。信号配線１５Ｌを介して互いに接続され、ソース線ＳＬの延伸方向に配置されたＮ個のゲートドライバ１１をゲートドライバ群と称する。この例では、Ｍ×Ｎ個のゲートドライバ１１は、ゲートドライバ群１１＿１〜１１＿Ｎに分けられる。以下、ゲートドライバ群１１＿１〜１１＿Ｎを特に区別しないときは、ゲートドライバ群１１＿ｎと称する。
【００２８】
表示制御回路４は、ゲートドライバ群１１＿１〜ゲートドライバ群１１＿Ｎを、全駆動モード又は交代駆動モードで動作させる。
【００２９】
全駆動モードは、ゲートドライバ群１１＿１〜ゲートドライバ群１１＿Ｎの全てを駆動させ、ゲート線ＧＬに電位がＨ（Ｈｉｇｈ）レベルの選択電圧（走査電圧）を順次供給するモードである。
【００３０】
交代駆動モードは、ゲートドライバ群１１＿１〜１１＿Ｎのうち、任意に定められた一部のゲートドライバ群を駆動させ、駆動対象のゲートドライバ群により、ゲート線ＧＬに電位がＨレベルの選択電圧を順次供給し、非駆動対象のゲートドライバの駆動は休止するモードである。
【００３１】
表示制御回路４は、１又は複数のフレームごとに、全駆動モードと交代駆動モードとを切り替え、駆動モードに応じて駆動対象となるゲートドライバ群のゲートドライバ１１を駆動させる。
【００３２】
本実施形態では、例えば、あるフレーム期間に、交代駆動モードでゲートドライバ群を駆動させる。このフレーム期間に動作させるゲートドライバ群は、例えばゲートドライバ群１１＿１であり、他のゲートドライバ群は駆動を休止させる。なお、交代駆動モードで動作させる駆動対象のゲートドライバ群は、１又は複数のフレーム期間ごとに切り替えてもよい。つまり、例えば、１フレーム期間ごとに、ゲートドライバ群１１＿１、ゲートドライバ群１１＿２、ゲートドライバ群１１＿３・・・の順に駆動対象のゲートドライバ群を切り替えてもよい。
【００３３】
このように交代駆動モードでゲートドライバ群を動作させることで、全駆動モードよりもゲート線ＧＬを駆動する際の消費電力を軽減することができるとともに、ゲートドライバ１１を構成する回路素子の劣化を抑制できる。また、１又は複数のフレーム単位に、交代駆動モードで動作させるゲートドライバ群を変更することにより、同じゲートドライバ群を連続して動作させる場合と比べ、各ゲートドライバ群のゲートドライバを構成する回路素子の劣化を抑制することができる。
【００３４】
表示制御回路４および電源５から出力される制御信号や電源電圧信号等は端子部１２に入力される。端子部１２は、表示領域外に形成されている。端子部１２に入力された信号は、信号配線１５Ｌを介して各ゲートドライバ１１に供給される。信号配線１５Ｌは、ソース線ＳＬと略平行に形成されている。
【００３５】
全駆動モードの場合、表示制御回路４は、ゲートドライバ群１１＿１〜１１＿Ｎにおけるゲートドライバ１１のうち、フレーム期間において最初に走査すべきゲート線ＧＬ１に対応する全てのゲートドライバ１１に対し、端子部１２を介してゲートスタートパルスＧＳＰを出力する。この例において、ゲートスタートパルスは、後述する昇圧回路によって昇圧された高電圧信号である。
【００３６】
ゲート線ＧＬ１と接続されたゲートドライバ群１１＿１〜１１＿Ｎのゲートドライバ１１は、ゲートスタートパルスＧＳＰと、クロック信号（ＧＣＫ）等の制御信号に基づいて駆動する。そして、ゲートドライバ群１１＿１〜１１＿Ｎのゲート線ＧＬ１と接続されたゲートドライバ１１は、ゲート線ＧＬ１を選択状態に切り替える選択信号ＳＳを略同時に供給する。
【００３７】
ゲート線ＧＬ２と接続されたゲートドライバ１１は、前段のゲート線ＧＬ１に供給される選択信号ＳＳを受け、表示制御回路４から端子部１２に入力されるクロック信号（ＧＣＫ）等に基づいて駆動し、ゲート線ＧＬ２に選択信号ＳＳを供給する。ゲート線ＧＬ３以降も同様に駆動される。つまり、ゲート線ＧＬ３以降のゲート線ＧＬを駆動するゲートドライバ１１は、当該ゲートドライバ１１が走査するゲート線ＧＬの前段のゲート線ＧＬに供給される選択信号ＳＳの電位を受けて駆動する。
【００３８】
各ゲートドライバ１１は、対応するゲート線ＧＬに選択信号ＳＳを出力後、当該ゲート線ＧＬの走査期間の経過時に電位がＬレベルの電圧信号（非選択電圧）を出力し、当該ゲート線ＧＬを非選択状態に切り替える。
【００３９】
交代駆動モードの場合、表示制御回路４は、駆動対象のゲートドライバ群１１＿１のゲートドライバ１１のうち、フレーム期間において最初に走査すべきゲート線ＧＬ１に対応するゲートドライバ１１に対し、端子部１２を介してゲートスタートパルスＧＳＰを出力する。一方、表示制御回路４は、非駆動対象のゲートドライバ群に対してゲートスタートパルスを出力しない。
【００４０】
ゲートドライバ群１１＿１においてゲート線ＧＬ１に対応するゲートドライバ１１は、ゲートスタートパルスＧＳＰと、クロック信号等の制御信号に基づいて駆動し、ゲート線ＧＬ１に電位がＨレベルの選択信号ＳＳを供給する。ゲートドライバ群１１＿１においてゲート線ＧＬ２以降の各ゲート線ＧＬに対応するゲートドライバ１１は、前段のゲート線ＧＬの選択信号ＳＳを受けて駆動し、対応するゲート線ＧＬに選択信号ＳＳを出力する。また、ゲートドライバ群１１＿１の各ゲートドライバ１１は、対応するゲート線ＧＬに選択信号ＳＳを出力後、当該ゲート線ＧＬの走査期間の経過時に電位がＬレベルの電圧信号（非選択電圧）を出力し、当該ゲート線ＧＬを非選択状態に切り替える。
【００４１】
図４は、液晶表示装置１における表示制御回路４と表示パネル２とを抜き出して示したブロック図である。図４に示すように、表示制御回路４は、タイミングコントローラ４０ａと、レベルシフタ（昇圧回路）４０ｂと、レベルダウン回路４０ｃ（４０１ｃ，４０２ｃ）及び出力制御回路４１１を含む信号処理回路４０ｄとを備えている。レベルシフタ４０ｂと信号処理回路４０ｄは、タイミングコントローラ４０ａと表示パネル２との間であって、表示パネル２の外部（例えばフレキシブル基板上等）に設けることができる。
【００４２】
タイミングコントローラ４０ａは、レベルシフタ４０ｂと信号処理回路４０ｄとに接続されている。タイミングコントローラ４０ａは、レベルシフタ４０ｂと信号処理回路４０ｄに、例えば３．３Ｖ（０Ｖ〜＋３．３Ｖ）の振幅を有する低電圧のタイミング信号ＳＴＶを出力する。
【００４３】
レベルシフタ４０ｂは、交代駆動モード又は全駆動モードを示す駆動モード信号Ｚを外部回路（図示略）から取得する。駆動モード信号Ｚは、例えば、交代駆動モードにおいて電位がＨレベルとなり、全駆動モードの場合に、交代駆動モードの電位を反転させたＬレベルの電位となる信号である。
【００４４】
タイミングコントローラ４０ａは、駆動モードに応じてゲートドライバ群が動作しているか否かを示す帰還信号ＲＴ（検知信号）を信号処理回路４０ｄから受け取る。
【００４５】
レベルシフタ４０ｂは、タイミングコントローラ４０ａから出力される低電圧のタイミング信号ＳＴＶを昇圧した信号を、ゲートスタートパルスＧＳＰとして、外部回路（図示略）から入力される駆動モード信号Ｚに基づいて駆動対象のゲートドライバ群に出力する。なお、ゲートスタートパルスＧＳＰは、例えば２８Ｖ（＋２１Ｖ〜−７Ｖ）の振幅を有する高電圧信号である。ゲートスタートパルスＧＳＰは、レベルシフタ４０ｂで、タイミング信号ＳＴＶをゲートドライバの駆動タイミングに合わせてタイミング調整され、増幅されることにより生成される。
【００４６】
駆動モード信号Ｚが全駆動モードを示す場合、レベルシフタ４０ｂは、ゲートドライバ群１１＿１〜１１＿Ｎにおいて最初に動作させる全てのゲートドライバ１１に対してゲートスタートパルスＧＳＰを出力する。また、駆動モード信号Ｚが交代駆動モードを示す場合、レベルシフタ４０ｂは、例えば、駆動対象となるゲートドライバ群１１＿１において、最初に動作させるゲートドライバ１１にゲートスタートパルスＧＳＰを出力する。
【００４７】
なお、この例では、交代駆動モードの場合、Ｎ個のゲートドライバ群のうち一部（１又は複数）のゲートドライバ群が駆動対象として予め定められているが、駆動対象となるゲートドライバ群を外部回路（図示略）からレベルシフタ４０ｂに指定してもよい。
【００４８】
レベルダウン回路４０１ｃは、レベルシフタ４０ｂから出力されたゲートスタートパルスＧＳＰを降圧した低電圧信号（以下、ゲートスタートパルスｇｓｐ）を、対応する出力制御回路４１１へ出力する。
【００４９】
レベルダウン回路４０２ｃは、ゲートドライバ群１１＿１〜１１＿Ｎにおけるゲートドライバ１１のうち、最後に走査されるべきゲート線ＧＬに対して設けられたＮ個のゲートドライバ１１（以下、最終段ゲートドライバ）と接続されている。最終段ゲートドライバ１１のそれぞれがゲート線ＧＬを走査する際に出力する選択信号ＳＳはゲートスタートパルスＧＳＰと同等の高電圧信号である。レベルダウン回路４０２ｃは、各最終段ゲートドライバ１１から出力される高電圧の選択信号ＳＳを、例えば所定の低電圧（例えば０Ｖ〜＋３．３Ｖ程度）に降圧し、帰還信号ＲＳとして信号処理回路４０ｄへ出力する。なお、帰還信号ＲＳも、タイミング信号ＳＴＶと同様に、例えば３．３Ｖ（０Ｖ〜＋３．３Ｖ）の振幅を有する低電圧信号である。
【００５０】
出力制御回路４１１（４１１＿１〜４１１＿Ｎ）は、Ｎ個のゲートドライバ群のそれぞれに対して設けられている。また、出力制御回路４１１のそれぞれは、レベルダウン回路４０１ｃと接続され、対応するゲートドライバ群に対するゲートスタートパルスＧＳＰを降圧したゲートスタートパルスｇｓｐを受け取る。つまり、駆動対象のゲートドライバ群に対応する出力制御回路４１１は、レベルダウン回路４０１ｃからゲートスタートパルスｇｓｐが供給される。
【００５１】
出力制御回路４１１は、１フレームごとに、ゲートスタートパルスと、対応するゲートドライバ群の最終段ゲートドライバ１１の帰還信号ＲＳとに基づいて、当該ゲートドライバ群が正常に動作しているか否かを示す検知信号ＲＴをタイミングコントローラ２０に出力する。
【００５２】
ここで、出力制御回路４１１の具体的な回路構成の例を図５に示す。図５に示すように、出力制御回路４１１は、ＮＯＴ回路４１１ａと、Ｄフリップフロップ回路４１１ｂと、スイッチ回路４１１ｃとを備える。
【００５３】
ＮＯＴ回路４１１ａは、トランジスタＴｒ１と抵抗Ｒ１とを含む。トランジスタＴｒ１は、ｎｐｎ型バイポーラトランジスタである。トランジスタＴｒ１のベースはＳＴＶ端子と接続され、トランジスタＴｒ１のコレクタは、抵抗Ｒ１の一端、及びＤフリップフロップ回路４１１ｂのＣＬＫ端子と接続されている。抵抗Ｒ１の他端は、低電圧（例えば３．３Ｖ程度）の電源電圧Ｖｃｃと接続されている。トランジスタＴｒ１のエミッタは接地されている。端子ＳＴＶは、タイミングコントローラ４０ａと接続されており、タイミングコントローラ４０ａからタイミング信号ＳＴＶが入力される。
【００５４】
Ｄフリップフロップ回路４１１ｂのＤ端子はレベルダウン回路４０１ｃと接続されている。Ｄ端子には、対応するゲートドライバ群と同じゲートスタートパルスＧＳＰを降圧したゲートスタートパルスｇｓｐが入力される。Ｄフリップフロップ回路４１１ｂのＣＬＫ端子は、ＮＯＴ回路４１１ａの抵抗Ｒ１とトランジスタＴｒ１の間に接続されている。また、Ｄフリップフロップ回路４１１ｂのＱ端子はスイッチ回路４１１ｃと接続されている。
【００５５】
スイッチ回路４１１ｃは、トランジスタＴｒ２と抵抗Ｒ２とを含む。トランジスタＴｒ２は、ｎｐｎ型バイポーラトランジスタである。トランジスタＴｒ２のベースは、Ｄフリップフロップ回路４１１ｂのＱ端子と接続され、トランジスタＴｒ２のコレクタは、ＧＯＵＴ端子と接続されている。ＧＯＵＴ端子は、出力制御回路４１１に対応するゲートドライバ群の最終段ゲートドライバ１１とレベルダウン回路４０２ｃを介して接続されている。ＧＯＵＴ端子は、最終段ゲートドライバ１１からの選択信号ＳＳをレベルダウン回路４０２ｃで降圧した帰還信号ＲＳが入力される。トランジスタＴｒ２のエミッタは抵抗Ｒ２の一端と接続され、抵抗Ｒ２の他端は接地されている。
【００５６】
トランジスタＴｒ２と抵抗Ｒ２との間にはＲＴ端子が接続されている。ＲＴ端子は、タイミングコントローラ４０ａと接続されており、ＲＴ端子からの出力信号がゲートドライバ群の帰還信号ＲＴとしてタイミングコントローラ４０ａに入力される。
【００５７】
次に、出力制御回路４１１の各部の動作について説明する。ＮＯＴ回路４１１ａにおいて、ＳＴＶ端子から電位がＨレベルのタイミング信号ＳＴＶが入力されるとトランジスタＴｒ１がオンになり、Ｄフリップフロップ回路４１１ｂのＤ端子に、タイミング信号ＳＴＶの電位を反転させた反転信号が入力される。
【００５８】
Ｄフリップフロップ回路４１１ｂは、ＣＬＫ端子にタイミング信号ＳＴＶの反転信号が入力されると、反転信号の電位がＨレベルとなるタイミングで、Ｄ端子に入力されたゲートスタートパルスｇｓｐをＱ端子から出力する。
【００５９】
スイッチ回路４１１ｃにおいて、トランジスタＴｒ２は、電位がＨレベルのゲートスタートパルスｇｓｐがベースに入力された場合にオンになり、コレクタに入力される選択信号ＳＳが、対応するゲートドライバ群の帰還信号ＲＴとして出力される。ゲートスタートパルスｇｓｐの電位がＬレベルである場合、トランジスタＴｒ２はオフ状態のため、接地電位を示す信号が対応するゲートドライバ群の帰還信号ＲＴとして出力される。
【００６０】
図６は、ゲートドライバ群１１＿１に対応する出力制御回路４１１＿１の動作例を示すタイミングチャートである。図６において、Ｔ１期間（フレーム）はゲートドライバ群１１＿１の駆動期間であり、Ｔ２期間（フレーム）はゲートドライバ群１１＿１の駆動休止期間である。この場合、Ｔ１期間は、ゲートドライバ群１１＿１に対してレベルシフタ４０ｂからゲートスタートパルスＧＳＰが供給され、出力制御回路４１１＿１に対し、レベルダウン回路４０１ｃからゲートスタートパルスｇｓｐが供給される。また、Ｔ２期間は、レベルシフタ４０ｂとレベルダウン回路４０１ｃからゲートスタートパルスＧＳＰ及びゲートスタートパルスｇｓｐが供給されない。以下、具体的に説明する。
【００６１】
Ｔ１期間のタイミングｔ１１において、タイミングコントローラ４０ａからＨレベルの電位のタイミング信号ＳＴＶが所定クロック期間だけ供給される。
【００６２】
出力制御回路４１１＿ｎのＮＯＴ回路４１１ａは、タイミングコントローラ４０ａから出力されるタイミング信号ＳＴＶを反転させ、Ｄフリップフロップ回路４１１ｂのＣＬＫ端子に入力する。
【００６３】
また、タイミング信号ＳＴＶはレベルシフタ４０ｂで昇圧され、ゲートスタートパルスＧＳＰとして駆動対象のゲートドライバ群１１＿１とレベルダウン回路４０１ｃに出力される。レベルダウン回路４０１ｃに出力されたゲートスタートパルスＧＳＰは降圧され、ゲートスタートパルスｇｓｐとして出力制御回路４１１＿ｎのＤフリップフロップ回路４１１ｂに入力される。
【００６４】
Ｄフリップフロップ回路４１１ｂは、ＣＬＫ端子に入力される反転信号がＬレベルからＨレベルとなるタイミングｔ１２において、Ｄ端子からゲートスタートパルスｇｓｐを取り込み、ゲートスタートパルスｇｓｐの有無を表す電圧信号（Ｈレベル又はＬレベル）をＱ端子から出力する。
【００６５】
スイッチ回路４１１ｃのトランジスタＴｒ２は、タイミングｔ１２でオン状態となる。スイッチ回路４１１ｃは、ゲートドライバ群１１＿１の最終段ゲートドライバ１１からの選択信号ＳＳを降圧した帰還信号ＲＳがＧＯＵＴ端子に入力されるタイミングｔ１３で、その帰還信号ＲＳをゲートドライバ群１１＿１の帰還信号ＲＴとして出力する。
【００６６】
タイミングコントローラ４０ａは、次のＴ２期間の開始時ｔ２１に電位がＨレベルのタイミング信号ＳＴＶを出力する。出力制御回路４１１＿１のＮＯＴ回路４１１ａは、そのタイミング信号ＳＴＶの反転信号をＤフリップフロップ回路４１１ｂのＣＬＫ端子に入力する。
【００６７】
Ｄフリップフロップ回路４１１ｂは、Ｔ１期間におけるタイミングｔ１２から、Ｔ２期間においてタイミング信号ＳＴＶの反転信号がＬレベルからＨレベルとなるタイミングｔ２２まで、タイミングｔ１２で取り込んだゲートスタートパルスｇｓｐをＱ端子から出力する。スイッチ回路４１１ｃのトランジスタＴｒ２は、ｔ１２〜ｔ２２の間、オン状態を維持する。
【００６８】
Ｔ２期間は、ゲートドライバ群１１＿１が駆動休止期間であり、レベルシフタ４０ｂからゲートドライバ群１１＿１に対し、電位がＬレベルのゲートスタートパルスＧＳＰが供給され、レベルダウン回路４０１ｃから出力制御回路４１１＿１に電位がＬレベルのゲートスタートパルスｇｓｐが供給される。そのため、タイミングｔ２２において、Ｄフリップフロップ回路４１１ｂのＱ端子から電位がＬレベルの電圧信号が出力され、トランジスタＴｒ２はオフ状態となる。また、この例では、ゲートドライバ群１１＿１の最終段ゲートドライバ１１からＨレベルの電位の選択信号ＳＳが出力されない。よって、レベルダウン回路４０２ｃから電位がＨレベルの帰還信号ＲＳが出力されないため、接地電位を示す帰還信号ＲＴがＲＴ端子から出力される。
【００６９】
このように、上記の例では、ゲートスタートパルスＧＳＰが入力された駆動対象のゲートドライバ群１１＿１の最終段ゲートドライバ１１から出力される選択信号ＳＳを降圧した帰還信号ＲＳのみが帰還信号ＲＴとしてタイミングコントローラ４０ａへ入力される。そのため、駆動対象のゲートドライバ群が正常に動作しているか否かを検知することができる。
【００７０】
［第２実施形態］
上述した第１実施形態では、ゲートスタートパルスＧＳＰが入力された駆動対象のゲートドライバ群が適切に動作しているか否かを検知できるが、駆動対象でないゲートドライバ群の状態が正常であるか否かを検知できない。
【００７１】
つまり、図５に示す出力制御回路４１１の構成において、ゲートスタートパルスｇｓｐが出力制御回路４１１に供給されない場合、トランジスタＴｒ２は常にオフ状態となる。そのため、ＧＯＵＴ端子の電位に関わらず、帰還信号ＲＴは接地電位となり、駆動対象でないゲートドライバ群が正常か否かを検知することができない。具体的には、駆動対象でないゲートドライバ群の最終段ゲートドライバ１１からの選択信号ＳＳを降圧した帰還信号ＲＳがＧＯＵＴ端子に入力された場合、そのゲートドライバ群１１の動作が異常であることを検知することができない。なお、このようなゲートドライバ群の動作異常の要因としては、例えば表示パネル上の配線のショートや、静電気（ＥＳＤ）等による表示パネルにおけるスイッチング素子の破壊等が考えられる。さらに、駆動対象でないゲートドライバ群の最終段ゲートドライバ１１から選択信号ＳＳが出力されず、帰還信号ＲＳがＧＯＵＴ端子に入力されない場合、このゲートドライバ群１１の動作が正常であることを検知できない。
【００７２】
本実施形態では、駆動対象でないゲートドライバ群が正常であるか否かを検知できるように出力制御回路を構成する。
【００７３】
図７Ａは、本実施形態における液晶表示装置の表示制御回路と表示パネルとを示すブロック図である。図７Ａにおいて、第１実施形態と同じ構成には第１実施形態と同じ符号を付している。以下、第１実施形態と異なる構成について説明する。
【００７４】
図７Ａに示すように、本実施形態における信号処理回路４１０ｄは、ゲートドライバ群ごとに出力制御回路４１１０（４１１０＿１〜４１１０＿Ｎ）を有する。また、信号処理回路４１０ｄは、タイミングコントローラ４０ａから入力されるタイミング信号ＳＴＶとは別に、外部回路（図示略）からパルス信号（ＴＰ）が入力される。パルス信号は、タイミング信号ＳＴＶの電位がＨレベルであるときにＨレベルの電位となる信号である。パルス信号は、ゲートドライバ群１１が正常に動作し、最終段ゲートドライバ１１からＨレベルの選択信号ＳＳが適切なタイミングで出力される場合に、その選択信号ＳＳの出力期間内に電位がＨレベルとなる信号である。
【００７５】
図７Ｂは、出力制御回路４１１０の構成例を示す図である。図７Ｂに示すように、出力制御回路４１１０は、ＮＯＴ回路４１１ａ、Ｄフリップフロップ回路４２１ａ〜４２１ｃ、及びＸＮＯＲ回路４２２を組みわせて構成されている。
【００７６】
ＮＯＴ回路４１１ａは、ＳＴＶ１端子から入力されるタイミング信号ＳＴＶの反転信号をＤフリップフロップ回路４２１ａのＣＬＫ端子に入力する。
【００７７】
Ｄフリップフロップ回路４２１ａにおいて、Ｄ端子はゲートスタートパルスｇｓｐが入力され、¬Ｑ１（Ｑ１の否定）端子はＸＮＯＲ回路４２２の一方の入力端子と接続されている。
【００７８】
Ｄフリップフロップ回路４２１ｂにおいて、Ｄ端子はＧＯＵＴ端子と接続され、ＣＬＫ端子はＴＰ端子と接続され、Ｑ２端子はＸＮＯＲ回路４２２の他方の入力端子と接続されている。ＴＰ端子は、ＧＯＵＴ端子に入力される帰還信号ＲＳがＨレベルとなるタイミングでＨレベルの電位となるパルス信号が入力される。
【００７９】
Ｄフリップフロップ回路４２１ｃにおいて、Ｄ端子はＸＮＯＲ回路４２２の出力端子と接続され、ＣＬＫ端子はＳＴＶ２端子と接続され、Ｑ３端子はタイミングコントローラ４０ａと接続されている。ＳＴＶ２端子は、タイミングコントローラ４０ａと接続され、上述したタイミング信号ＳＴＶが入力される。本実施形態において、Ｑ３端子から出力される信号は、対応するゲートドライバ群が正常に動作しているか否かを示すエラー検出信号である。この例において、ゲートドライバ群が正常に動作している場合、エラー検出信号の電位はＬレベル、ゲートドライバ群が正常に動作していない場合、エラー検出信号の電位はＨレベルになるものとする。
【００８０】
図８は、一のゲートドライバ群１１＿１に対応する出力制御回路４１１０＿１の動作例を示すタイミングチャートである。図８において、Ｔ１１〜Ｔ１２期間（２フレーム期間）はゲートドライバ群１１＿１の駆動期間であり、Ｔ２１〜Ｔ２２期間（２フレーム期間）はゲートドライバ群１１＿１の駆動休止期間である。
【００８１】
以下、駆動期間であるＴ１１、Ｔ１２期間において、ゲートドライバ群１１＿１がＴ１１期間は正常に動作し、Ｔ１２期間は正常に動作しない場合について説明する。
【００８２】
Ｔ１１期間の開始前のタイミングｔ０において、タイミングコントローラ４０ａから電位がＨレベルのタイミング信号ＳＴＶが入力されると、ＮＯＴ回路４１１ａによってタイミング信号ＳＴＶの反転信号¬ＳＴＶ（タイミング信号ＳＴＶの否定）がＤフリップフロップ回路４２１ａのＣＬＫ端子に入力される。
【００８３】
Ｔ１１期間においてゲートドライバ群１１＿１は駆動期間である。そのため、Ｔ１１期間の開始時（ｔ１０）に、ゲートドライバ群１１＿１のゲート線ＧＬ１に対応するゲートドライバ１１に対し、レベルシフタ４０ｂからゲートスタートパルスＧＳＰが入力される。また、ゲートドライバ群１１＿１に対応する出力制御回路４１１０＿１に対し、レベルダウン回路４０１ｃからゲートスタートパルスｇｓｐが入力される。
【００８４】
Ｄフリップフロップ回路４２１ａは、反転信号¬ＳＴＶの電位がＬレベルからＨレベルになるタイミングｔ１１で、Ｄ端子に入力されたゲートスタートパルスｇｓｐを取り込み、当該ゲートスタートパルスｇｓｐの反転信号を¬Ｑ１端子から出力する。
【００８５】
タイミングｔ１１において、ＧＯＵＴ端子の電位はＬレベルであり、ＴＰ端子に入力されるパルス信号の電位もＬレベルのため、Ｄフリップフロップ回路４２１ｂは、ｔ１１より前の電位（Ｌレベル）を引き続き維持する。
【００８６】
その後、タイミングｔ１２において、ゲートドライバ群１１＿１の最終段ゲートドライバ１１から電位がＨレベルの選択信号ＳＳが出力され、その選択信号ＳＳを降圧した帰還信号ＲＳがレベルダウン回路４０２ｃから出力される。続いてタイミングｔ１３において、外部回路（図示略）から電位がＨレベルのパルス信号が出力される。これにより、Ｄフリップフロップ回路４２１ｂのＤ端子に入力された帰還信号ＲＳが、タイミングｔ１３でＤフリップフロップ回路４２１ｂに取り込まれ、Ｑ２端子から、帰還信号ＲＳの有無を表す電圧信号（Ｈレベル又はＬレベル）が出力される。タイミングｔ１３において¬Ｑ１端子の電位はＬレベルである。そのため、ＸＮＯＲ回路４２１ｂの出力端子の電位はＬレベルとなり、Ｄフリップフロップ回路４２１ｃのＤ端子にＬレベルの電圧信号が入力される。
【００８７】
Ｄフリップフロップ回路４２１ｃは、ＣＬＫ端子に入力されるタイミング信号ＳＴＶの電位がＨレベルとなるタイミングまでＤ端子に入力されるＬレベルの電圧信号を取り込まない。次に、タイミングコントローラ４０ａからタイミング信号ＳＴＶが入力されるのは、次のフレーム期間（Ｔ１２期間）が開始される前のタイミングｔ１４である。Ｄフリップフロップ回路４２１ｃは、Ｄ端子に入力されるＬレベルの電圧信号をタイミングｔ１４で取り込み、電位がＬレベルのエラー検知信号をＱ３端子から出力する。つまり、Ｔ１１期間のエラー検知信号は次フレームのＴ１２期間にタイミングコントローラ４０ａへ出力される。タイミングコントローラ４０ａは、電位がＬレベルのエラー検知信号を出力した場合、駆動対象のゲートドライバ群１１＿１が正常であると判断する。
【００８８】
また、タイミングｔ１４にタイミング信号ＳＴＶが入力されると、ＮＯＴ回路４１１ａからタイミング信号ＳＴＶの反転信号がＤフリップフロップ回路４２１ａのＣＬＫ端子に入力される。Ｔ１２期間はゲートドライバ群１１＿１は駆動期間のため、Ｔ１２期間の開始時（ｔ１５）に、ゲートドライバ群１１＿１においてゲート線ＧＬ１に対応するゲートドライバ１１にゲートスタートパルスＧＳＰが入力され、出力制御回路４１１０＿１にゲートスタートパルスｇｓｐが入力される。タイミング信号ＳＴＶの反転信号（¬ＳＴＶ）がＨレベルの電位となるｔ１６において、Ｄフリップフロップ回路４２１ａは、Ｄ端子に入力されたゲートスタートパルスｇｓｐを取り込み、¬Ｑ１端子からゲートスタートパルスｇｓｐの反転信号を出力する。
【００８９】
タイミングｔ１６において、ＧＯＵＴ端子の電位はＬレベルであり、Ｄフリップフロップ回路４２１ｂのＣＬＫ端子に入力されるパルス信号の電位もＬレベルである。Ｄフリップフロップ回路４２１ｂのＱ２端子の電位は、ＣＬＫ端子に入力されるパルス信号の電位がＬレベルからＨレベルとなるタイミングになるまで維持される。そのため、ＸＮＯＲ回路４２２の出力端子の電位もＬレベルとなる。このとき、Ｄフリップフロップ回路４２１ｃのＣＬＫ端子に入力されるタイミング信号ＳＴＶはＬレベルのため、Ｑ３端子の電位は、引き続き前の状態の電位（Ｌレベル）を維持する。
【００９０】
その後、ゲートドライバ群１１＿１の最終段ゲートドライバ１１からＨレベルの選択信号ＳＳは出力されないが、タイミングｔ１７に、外部回路（図示略）から電位がＨレベルのパルス信号が出力される。これにより、Ｄフリップフロップ回路４２１ｂのＤ端子のＬレベルの電位が取り込まれ、Ｑ２端子からＬレベルの電圧信号が出力される。タイミングｔ１７において¬Ｑ１端子の電位はＬレベルである。そのため、ＸＮＯＲ回路４２１ｂの出力端子の電位はＨレベルとなり、Ｄフリップフロップ回路４２１ｃのＤ端子にＨレベルの電圧信号が入力される。
【００９１】
Ｄフリップフロップ回路４２１ｃは、次のフレーム期間（Ｔ２１期間）が開始される前のタイミングｔ１８に、Ｄ端子に入力されるＨレベルの電圧信号を取り込み、Ｈレベルの電位のエラー検知信号をＱ３端子から出力する。つまり、Ｔ１２期間のエラー検知信号は次フレームのＴ２１期間にタイミングコントローラ４０ａへ出力される。タイミングコントローラ４０ａは、電位がＨレベルのエラー検知信号が出力された場合、駆動対象のゲートドライバ群１１＿１の動作が正常でないと判断する。
【００９２】
次に、ゲートドライバ群１１＿１の駆動を休止させるＴ２１、Ｔ２２期間の動作について説明する。なお、この例では、ゲートドライバ群１１＿１がＴ２１期間は正常に動作せず、Ｔ２２期間は正常に動作するものとする。
【００９３】
タイミングｔ１８において、タイミングコントローラ４０ａから電位がＨレベルのタイミング信号ＳＴＶが入力されると、ＮＯＴ回路４１１ａによってタイミング信号ＳＴＶの反転信号¬ＳＴＶがＤフリップフロップ回路４２１ａのＣＬＫ端子に入力される。
【００９４】
この例では、Ｔ２１期間はゲートドライバ群１１＿１は駆動休止期間であり、ゲートドライバ群１１＿１におけるゲート線ＧＬ１に対応するゲートドライバ１１にゲートスタートパルスＧＳＰが入力されず、出力制御回路４１１０＿１にゲートスタートパルスｇｓｐが入力されない。つまり、Ｄフリップフロップ回路４２１ａのＤ端子の電位はＬレベルとなる。Ｄフリップフロップ回路４２１ａは、反転信号¬ＳＴＶの電位がＬレベルからＨレベルになるタイミングｔ１９で、Ｄ端子のＬレベルの電位を取り込み、電位がＨレベルの反転信号を¬Ｑ１端子から出力する。
【００９５】
タイミングｔ１９において、ＧＯＵＴ端子の電位はＬレベルであり、ＴＰ端子に入力されるパルス信号の電位もＬレベルのため、Ｄフリップフロップ回路４２１ｂのＱ２端子の電位はＬレベルのままである。このとき、ＸＮＯＲ回路４２２の出力端子はＨレベルの電位となり、Ｄフリップフロップ回路４２１ｃのＣＬＫ端子に入力されるタイミング信号ＳＴＶはＬレベルである。そのため、Ｄフリップフロップ回路４２１ｃのＱ３端子の電位は引き続きタイミングｔ１８と同じＨレベルの電位を維持する。
【００９６】
その後、タイミングｔ２０において、ゲートドライバ群１１＿１の最終段ゲートドライバ１１から電位がＨレベルの選択信号ＳＳが出力され、続いてタイミングｔ２１において、外部回路（図示略）から電位がＨレベルのパルス信号が出力される。これにより、Ｄフリップフロップ回路４２１ｂのＤ端子に入力されている帰還信号ＲＳが、タイミングｔ２１でＤフリップフロップ回路４２１ｂに取り込まれ、Ｑ２端子からＨレベルの電位が出力される。タイミングｔ２１において¬Ｑ１端子の電位はＨレベルである。そのため、ＸＮＯＲ回路４２１ｂの出力端子の電位はＨレベルとなり、Ｄフリップフロップ回路４２１ｃのＤ端子にＨレベルの電圧信号が入力される。
【００９７】
Ｄフリップフロップ回路４２１ｃは、次のフレーム期間（Ｔ２２期間）が開始される前のタイミングｔ２２に、タイミング信号ＳＴＶがＣＬＫ端子に入力されると、Ｄ端子に入力されたＨレベルの電圧信号を取り込み、当該電圧信号をエラー検知信号としてＱ３端子から出力する。この場合、本来駆動対象でないゲートドライバ群１１＿１が動作し、最終段ゲートドライバ１１からＨレベルの選択信号ＳＳが出力されているため、ゲートドライバ群１１＿１の状態が正常でないと判断する。
【００９８】
タイミングｔ２２にタイミング信号ＳＴＶが入力されると、ＮＯＴ回路４１１ａからタイミング信号ＳＴＶの反転信号がＤフリップフロップ回路４２１ａのＣＬＫ端子に入力される。この例では、Ｔ２２期間はゲートドライバ群１１＿１の駆動休止期間であり、ゲートドライバ群１１＿１にゲートスタートパルスＧＳＰが入力されず、出力制御回路４１１０＿１にゲートスタートパルスｇｓｐが入力されない。つまり、Ｄフリップフロップ回路４２１ａのＤ端子の電位はＬレベルとなる。Ｄフリップフロップ回路４２１ａは、反転信号¬ＳＴＶの電位がＬレベルからＨレベルになるタイミングｔ２３で、Ｄ端子のＬレベルの電位を取り込み、電位がＨレベルの反転信号を¬Ｑ１端子から出力する。このときもＧＯＵＴ端子の電位はＬレベル、Ｑ２端子の電位はＨレベルが維持されている。そのため、ＸＮＯＲ回路４２１ｂの出力端子の電位はＨレベルを維持する。
【００９９】
その後、ゲートドライバ群１１＿１の最終段ゲートドライバ１１から電位がＨレベルの選択信号ＳＳは出力されず、タイミングｔ２４において、外部回路（図示略）から電位がＨレベルのパルス信号が出力される。これにより、Ｄフリップフロップ回路４２１ｂのＤ端子におけるＬレベルの電位が、タイミングｔ２４でＤフリップフロップ回路４２１ｂに取り込まれ、Ｑ２端子から電位がＬレベルの電圧信号が出力される。タイミングｔ２４において¬Ｑ１端子の電位はＨレベルである。そのため、ＸＮＯＲ回路４２１ｂの出力端子の電位はＬレベルとなり、Ｄフリップフロップ回路４２１ｃのＤ端子に電位がＬレベルの電圧信号が入力される。
【０１００】
Ｄフリップフロップ回路４２１ｃは、次のフレーム期間Ｔ３１が開始される前のタイミングｔ２５に、タイミング信号ＳＴＶがＣＬＫ端子に入力されると、Ｄ端子のＬレベルの電位をエラー検知信号としてＱ３端子から出力する。タイミングコントローラ４０ａは、休止駆動のゲートドライバ群１１＿１に対応する出力制御回路４１１０＿１から電位がＬレベルの検知信号を取得した場合、当該ゲートドライバ群１１＿１の状態が正常であると判断する。
【０１０１】
上述した第１実施形態では、駆動対象のゲートドライバ群の最終段ゲートドライバ１１からの選択電圧を降圧した帰還信号ＲＳのみを帰還信号ＲＴとしてタイミングコントローラ４０ａへ出力したため、休止駆動のゲートドライバ群の動作が正常であるか否かを検知することができなかった。第２実施形態では、駆動対象と非駆動対象の両方のゲートドライバ群の最終段ゲートドライバ１１からの選択電圧と、当該ゲートドライバ群に対するゲートスタートパルスＧＳＰとに基づいて、ゲートドライバ群の動作が正常であるか否かを検知することができる。
【０１０２】
（変形例）
以上、本発明の実施形態について説明したが、本発明の実施形態は上記の具体例に限定されず、様々な変更が可能である。
【０１０３】
（１）上述した実施形態では、各ゲートドライバ群１１＿１〜１１＿Ｎは、ゲート線ＧＬ１〜ＧＬＭのそれぞれに対して設けられた一のゲートドライバ１１を含む例であったが、ゲートドライバ群の構成はこれに限定されない。図９に示すように、ゲートドライバ群１１＿Ａ及び１１＿Ｂにおいて、ゲート線のそれぞれを駆動するゲートドライバは複数設けられていてもよい。この場合、各ゲートドライバ群の最終段ゲートドライバ１１が複数あるため、出力制御回路４１１，４１１０のＧＯＵＴ端子に、複数の最終段ゲートドライバ１１のうち少なくとも１つの最終段ゲートドライバ１１の選択電圧が入力されるように構成してもよい。
【０１０４】
（２）上述の実施形態では、矩形の表示パネルを例示したが、表示パネルの形状は矩形に限定されず、任意である。ゲートドライバを構成する回路素子を表示領域内に配置することにより、ゲート線の長さを部分的に異ならせることができるので、表示パネルの幅方向（図２に示すＸ方向）の端部の形状を、自由に設計することができる。これにより、例えば、楕円状や半円状等の表示パネルを実現することができる。
【０１０５】
（３）上述した実施形態では、ゲートドライバを構成する回路素子の全てを表示領域内に配置する構成を例示したが、ゲートドライバを構成する回路素子の一部が表示領域外の額縁領域等に設けられた構成としても良い。
【符号の説明】
【０１０６】
１…液晶表示装置、２…表示パネル、３…ソースドライバ、４，４０１…表示制御回路、５…電源、１１…ゲートドライバ、１１＿１〜１１＿Ｎ，１１＿ｎ…ゲートドライバ群４０ａ，４０１ａ…タイミングコントローラ、４０ｂ…レベルシフタ、４０ｃ，４０１ｃ，４０２ｃ…レベルダウン回路、４０ｄ，４１０ｄ…信号処理回路、４１１，４１１＿１〜４１１＿Ｎ，４１１０，４１１０＿１〜４１１０＿Ｎ…出力制御回路、４１１ａ…ＮＯＴ回路、４１１ｂ，４２１ａ〜４２１ｃ…Ｄフリップフロップ回路、４２２…ＸＮＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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