(57)【要約】【課題】暗電流および暗電流のばらつきを低減することができる撮像装置を提供する。【解決手段】撮像装置１００は、半導体基板６０と、複数の画素１０とを備え、複数の画素１０のそれぞれは、光電変換部１２と、第１導電型の不純物を含むソースおよびドレインを備える複数のトランジスタとを備え、半導体基板６０は、光が入射する第１面６０ａと第１面６０ａに対向する第２面６０ｂとを有し、第１導電型の不純物を含む第１領域６１と、第２導電型の不純物を含み、第１領域６１よりも第１面６０ａ側に位置する第２領域６２とを備え、複数のトランジスタのソースおよびドレインは、第２領域６２中に位置し、複数のトランジスタのソースおよびドレインのう、電荷を蓄積する第１拡散領域６７ｎに最も近いソースまたはドレインである第２拡散領域６８ａｎと第１領域６１との距離は、第２拡散領域６８ａｎと第１拡散領域６７ｎとの距離の１．５倍以下である。【選択図】図３
2019029643.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
複数の画素とを備える撮像装置であって、
前記複数の画素のそれぞれは、
光を電荷に変換する光電変換部と、
前記半導体基板中に位置し、第１導電型の不純物を含むソースおよびドレインを備える複数のトランジスタと、
を備え、
前記半導体基板は、
光が入射する第１面と、前記第１面に対向する第２面と、を有し、
前記第１導電型の不純物を含む第１領域と、
前記第１導電型とは異なる第２導電型の不純物を含み、前記第１領域よりも前記第１面側に位置する第２領域と、
を備え、
前記複数のトランジスタのソースおよびドレインは、前記半導体基板中の前記第２領域中に位置し、
前記複数のトランジスタのソースおよびドレインのうちの一つは、前記電荷を蓄積する第１拡散領域であり、
前記複数のトランジスタのソースおよびドレインのうち、前記第１拡散領域に最も近いソースまたはドレインである第２拡散領域と前記第１領域との距離は、前記第２拡散領域と前記第１拡散領域との距離の１．５倍以下である、
撮像装置。
【請求項２】
前記第２拡散領域と前記第１領域との距離は、前記第２拡散領域と前記第１拡散領域との距離の１．０倍以下である、
請求項１に記載の撮像装置。
【請求項３】
前記第２拡散領域は、前記複数のトランジスタのうち、前記第１拡散領域を含むトランジスタ以外のトランジスタのソースまたはドレインである、
請求項１または請求項２に記載の撮像装置。
【請求項４】
前記第１領域は、
前記第１拡散領域と対向する第１部分と、前記第１拡散領域とは対向しない第２部分と、
を有し、
前記第１部分の前記第１面側の表面と前記第１面との距離は、前記第２部分の前記第１面側の表面と前記第１面との距離よりも小さい、
請求項１から請求項３のいずれか一項に記載の撮像装置。
【請求項５】
前記半導体基板の、前記第１拡散領域の中心を通る線分における、前記第１面から前記第２面への方向に対するポテンシャルカーブは、
単調減少する第１範囲と、
単調増加する第２範囲と、
前記第１範囲と前記第２範囲との間に位置し、前記第１範囲および前記第２範囲よりも傾きの絶対値が小さい第３範囲と、
を有し、
前記第３範囲の幅は、前記第１範囲の幅と前記第２範囲の幅との和よりも小さい、
請求項１から請求項４のいずれか一項に記載の撮像装置。
【請求項６】
半導体基板と、
複数の画素とを備える撮像装置であって、
前記複数の画素のそれぞれは、
光を電荷に変換する光電変換部と、
前記半導体基板中に位置し、第１導電型の不純物を含み、前記電荷を蓄積する第１拡散領域と、
を備え、
前記半導体基板は、
光が入射する第１面と、前記第１面に対向する第２面と、を有し、
前記第１導電型の不純物を含む第１領域と、
前記第１導電型とは異なる第２導電型の不純物を含み、前記第１領域よりも前記第１面側に位置する第２領域と、
を備え、
前記第１拡散領域は、前記第２領域中に位置し、
前記半導体基板の、前記第１拡散領域の中心を通る線分における、前記第１面から前記第２面への方向に対するポテンシャルカーブは、
単調減少する第１範囲と、
単調増加する第２範囲と、
前記第１範囲と前記第２範囲との間に位置し、前記第１範囲および前記第２範囲よりも傾きの絶対値が小さい第３範囲と、
を有し、
前記第３範囲の幅は、前記第１範囲の幅と前記第２範囲の幅との和よりも小さい、
撮像装置。
【請求項７】
前記光電変換部は、前記半導体基板の前記第１面よりも光が入射する側に配置される、
請求項１から請求項６のいずれか一項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像装置に関する。
【背景技術】
【０００２】
デジタルカメラなどにＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサおよびＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサが広く用いられている。よく知られているように、これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。
【０００３】
他方、光電変換層を有する光電変換部を半導体基板の上方に配置した構造が提案されている（例えば特許文献１、２）。このような構造を有する撮像装置は、積層型の撮像装置と呼ばれることがある。積層型の撮像装置では、光電変換によって発生した電荷が、電荷蓄積領域（「ＦＤ：フローティングディフュージョン」と呼ばれる。）に蓄積される。電荷蓄積領域に蓄積された電荷量に応じた信号が、半導体基板に形成された読み出し回路を介して読み出される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１４／００２３３０号
【特許文献２】国際公開第２０１２／１４７３０２号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
積層型の撮像装置では、電荷蓄積領域からの、または、電荷蓄積領域へのリーク電流（以下、「暗電流」と呼ぶことがある。）により、得られる画像に劣化が生じることがある。このようなリーク電流を低減できると有益である。
【０００６】
そこで、本開示は、暗電流および暗電流のばらつきを低減することが望まれている。
【課題を解決するための手段】
【０００７】
本開示の一態様に係る撮像装置は、半導体基板と、複数の画素とを備える撮像装置であって、前記複数の画素のそれぞれは、光を電荷に変換する光電変換部と、前記半導体基板中に位置し、第１導電型の不純物を含むソースおよびドレインを備える複数のトランジスタと、を備え、前記半導体基板は、光が入射する第１面と、前記第１面に対向する第２面と、を有し、前記第１導電型の不純物を含む第１領域と、前記第１導電型とは異なる第２導電型の不純物を含み、前記第１領域よりも前記第１面側に位置する第２領域と、を備え、前記複数のトランジスタのソースおよびドレインは、前記半導体基板中の前記第２領域中に位置し、前記複数のトランジスタのソースおよびドレインのうちの一つには、前記電荷を蓄積する第１拡散領域が形成され、前記複数のトランジスタのソースおよびドレインのうち前記第１拡散領域に最も近いソースまたはドレインである第２拡散領域と前記第１領域との距離は、前記第２拡散領域と前記第１拡散領域との距離の１．５倍以下である。
【０００８】
本開示の一態様に係る撮像装置は、半導体基板と、複数の画素とを備える撮像装置であって、前記複数の画素のそれぞれは、光を電荷に変換する光電変換部と、前記半導体基板中に位置し、第１導電型の不純物を含み、前記電荷を蓄積する第１拡散領域と、を備え、前記半導体基板は、光が入射する第１面と、前記第１面に対向する第２面と、を有し、前記第１導電型の不純物を含む第１領域と、前記第１導電型とは異なる第２導電型の不純物を含み、前記第１領域よりも前記第１面側に位置する第２領域と、を備え、前記第１拡散領域は、前記第２領域中に位置し、前記半導体基板の、前記第１拡散領域の中心を通る線分における、前記第１面から前記第２面への方向におけるポテンシャルは、単調減少する第１範囲と、単調増加する第２範囲と、前記第１範囲と前記第２範囲との間に位置し、前記第１範囲および前記第２範囲よりも傾きの絶対値が小さい第３範囲と、を備え、前記第３範囲の幅は、前記第１範囲の幅と前記第２範囲の幅との和よりも小さい。
【発明の効果】
【０００９】
本開示によれば、暗電流および暗電流のばらつきを低減することができる撮像装置を提供できる。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施の形態に係る撮像装置の回路構成を示す図である。
【図２】図２は、実施の形態における画素内のレイアウトを示す平面図である。
【図３】図３は、図２のＡ−Ａ線における概略断面図である。
【図４】図４は、参考例における半導体基板および実施の形態における半導体基板の第１拡散領域周辺の概略断面図ある。
【図５】図５は、図４の（ａ）および（ｂ）に示す第１拡散領域の中心を通る線分における、半導体基板の深さ方向に対するポテンシャル分布を示すグラフである。
【図６】図６は、リーク電流を計測するシミュレーションに用いた半導体基板の条件を示す図である。
【図７】図７は、図６に示す第２拡散領域と半導体基板との間に所定の電圧を印加した場合、各端子に流れる電流を示すグラフである。
【図８】図８は、図７の第１拡散領域に流れる電流のグラフを拡大したものである。
【図９】図９は、実施の形態における半導体基板の製造方法を説明する図である。
【図１０】図１０は、フォトダイオード（ＰＤ）型の撮像装置における画素の構成を説明する図である。
【図１１】図１１は、ＰＤ型の撮像装置における画素を図１０と異なる断面で切断した場合の概略断面図である。
【図１２】図１２は、ＰＤ型の撮像装置における画素を図１０および図１１と異なる断面で切断した場合の概略断面図である。
【発明を実施するための形態】
【００１１】
（本開示に至った知見）
従来より、積層型の撮像装置では、電荷蓄積領域の近傍、または電荷蓄積領域と半導体基板との接合部からのリーク電流を防ぐことに着目され、種々の検討がなされている。つまり、接合部における電界強度を低減する検討がなされている。
【００１２】
また、画素の周辺回路において発生する少数キャリアが画素内に流入することを防ぐ検討もなされている。例えば、ｐ型半導体基板の下方をｎ型半導体層で覆い、ｐ型半導体基板中の少数キャリアをｎ型半導体層に取り込み、外部に排出する。
【００１３】
しかしながら、これまで、画素内の少数キャリアが電荷蓄積領域に流入することを防ぐ検討は殆どなされていない。そのため、本開示では、半導体基板中、特に、単位画素内において発生した少数キャリアが電荷蓄積領域に流入することを防ぐことに着目している。具体的には、単位画素内に配置された複数のトランジスタのソースまたはドレインで発生した少数キャリアが電荷蓄積領域に流入することを低減することを目的とする。これにより、電荷蓄積領域におけるリーク電流およびリーク電流のばらつきを低減する。
【００１４】
本開示の一態様の概要は以下の項目に記載のとおりである。
【００１５】
本開示の一態様に係る撮像装置は、半導体基板と、複数の画素とを備える撮像装置であって、前記複数の画素のそれぞれは、光を電荷に変換する光電変換部と、前記半導体基板中に位置し、第１導電型の不純物を含むソースおよびドレインを備える複数のトランジスタと、を備え、前記半導体基板は、光が入射する第１面と、前記第１面に対向する第２面と、を有し、前記第１導電型の不純物を含む第１領域と、前記第１導電型とは異なる第２導電型の不純物を含み、前記第１領域よりも前記第１面側に位置する第２領域と、を備え、前記複数のトランジスタのソースおよびドレインは、前記半導体基板中の前記第２領域中に位置し、前記複数のトランジスタのソースおよびドレインのうちの一つには、前記電荷を蓄積する第１拡散領域が形成され、前記複数のトランジスタのソースおよびドレインのうち前記第１拡散領域に最も近いソースまたはドレインである第２拡散領域と、前記第１領域との距離は、前記第２拡散領域と前記第１拡散領域との距離の１．５倍以下である。例えば、本開示の一態様に係る撮像装置では、前記第２拡散領域と前記第１領域との距離は、前記第２拡散領域と前記第１拡散領域との距離の１．０倍以下であるとよい。
【００１６】
これにより、第１導電型の不純物を含む第２拡散領域と、第２導電型の不純物を含む第２領域との接合部などで発生した少数キャリアが第１領域に吸収されやすくなる。そのため、電荷蓄積領域である第１拡散領域への少数キャリアの流入を低減することができる。つまり、第１拡散領域へのリーク電流を低減することができる。したがって、第１拡散領域における暗電流および暗電流のばらつきを低減することができる。
【００１７】
例えば、本開示の一態様に係る撮像装置では、前記第２拡散領域は、前記複数のトランジスタのうち、前記第１拡散領域を含むトランジスタ以外のトランジスタのソースまたはドレインであってもよい。
【００１８】
これにより、第１拡散領域を含まない他のトランジスタのソースまたはドレインのうち第１拡散領域に最も近いソースまたはドレインで発生した少数キャリアについても、第１領域に吸収され、電荷蓄積領域である第１拡散領域に少数キャリアが流入することを低減することができる。つまり、電荷蓄積領域である第１拡散領域６７ｎへのリーク電流を低減することができる。したがって、第１拡散領域における暗電流および暗電流のばらつきを低減することができる。
【００１９】
例えば、本開示の一態様に係る撮像装置では、前記第１領域は、前記第１拡散領域と対向する第１部分と、前記第１拡散領域とは対向しない第２部分と、を有し、前記第１部分と前記第１面との距離は、前記第２部分と前記第１面との距離よりも小さくてもよい。
【００２０】
このように、第１拡散領域と対向する第１部分と、半導体基板の第１面との距離が、第１拡散領域と対向しない第２部分と、半導体基板の第１面との距離よりも小さいため、半導体基板中の少数キャリアが第１部分に吸収されやすくなる。そのため、第１拡散領域への少数キャリアの流入を低減することができる。
【００２１】
例えば、本開示の一態様に係る撮像装置は、前記半導体基板の、前記第１拡散領域の中心を通る線分における、前記第１面から前記第２面への方向に対するポテンシャルカーブは、単調減少する第１範囲と、単調増加する第２範囲と、前記第１範囲と前記第２範囲との間に位置し、前記第１範囲および前記第２範囲よりも傾きの絶対値が小さい第３範囲と、を備え、前記第３範囲の幅は、前記第１範囲の幅と前記第２範囲の幅との和よりも小さくてもよい。
【００２２】
第３範囲の幅が第１範囲の幅と第２範囲の幅との和よりも小さいことは、第１拡散領域と第１領域との距離が小さくなることを意味する。よって、半導体基板中の少数キャリアが第１領域に吸収されやすくなる。そのため、第１拡散領域への少数キャリアの流入を低減することができる。
【００２３】
また、本開示の一態様に係る撮像装置は、半導体基板と、複数の画素とを備える撮像装置であって、前記複数の画素のそれぞれは、光を電荷に変換する光電変換部と、前記半導体基板中に位置し、第１導電型の不純物を含み、前記電荷を蓄積する第１拡散領域と、を備え、前記半導体基板は、光が入射する第１面と、前記第１面に対向する第２面と、を有し、前記第１導電型の不純物を含む第１領域と、前記第１導電型とは異なる第２導電型の不純物を含み、前記第１領域よりも前記第１面側に位置する第２領域と、を備え、前記第１拡散領域は、前記第２領域中に位置し、前記半導体基板の、前記第１拡散領域の中心を通る線分における、前記第１面から前記第２面への方向に対するポテンシャルカーブは、単調減少する第１範囲と、単調増加する第２範囲と、前記第１範囲と前記第２範囲との間に位置し、前記第１範囲および前記第２範囲よりも傾きの絶対値が小さい第３範囲と、を備え、前記第３範囲の幅は、前記第１範囲の幅と前記第２範囲の幅との和よりも小さくてもよい。
【００２４】
第３範囲の幅が第１範囲の幅と第２範囲の幅との和よりも小さいことは、第１拡散領域と第１領域との距離が小さくなることを意味する。よって、半導体基板中の少数キャリアが第１領域に吸収されやすくなる。そのため、第１拡散領域への少数キャリアの流入を低減することができる。
【００２５】
例えば、本開示の一態様に係る撮像装置では、前記光電変換部は、前記半導体基板の前記第１面よりも光が入射する側に配置されてもよい。
【００２６】
これにより、光電変換部を半導体基板中に設ける必要がなくなり、平面視において光電変換部と重なるように複数のトランジスタを半導体基板中に設けることができる。そのため、平面視における画素の面積を小さくすることができる。
【００２７】
以下、実施の形態について、図面を参照しながら具体的に説明する。
【００２８】
なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、各図は、必ずしも厳密に図示したものではない。各図において、実質的に同一の構成については、同一の符号を付し、重複する説明は省略または簡略化することがある。
【００２９】
また、包括的または具体的な態様は、素子、デバイス、モジュール、システムまたは方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、モジュール、システムおよび方法の任意の組み合わせによって実現されてもよい。
【００３０】
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
【００３１】
（実施の形態）
図１は、実施の形態に係る撮像装置１００の回路構成を示す図である。図１では、図面が複雑になることを避けるため、複数の画素１０のうち、２行２列に配列された４つの画素１０を示している。
【００３２】
本実施の形態に係る撮像装置１００は、複数の画素１０および周辺回路４０を備える。周辺回路４０は、垂直走査回路４６（「行走査回路」とも呼ばれる。）および水平信号読み出し回路４８（「列走査回路」とも呼ばれる。）を含んでいる。垂直走査回路４６は、複数の画素１０の各行に対応して設けられたアドレス信号線３４との接続を有する。水平信号読み出し回路は、複数の画素１０の各列に対応して設けられた垂直信号線３５との接続を有する。また、周辺回路４０は、信号処理回路、出力回路、制御回路、および各画素１０に所定の電圧を供給する電源などをさらに含んでもよい。
【００３３】
また、各画素１０は、光電変換部１２および光電変換部１２に電気的に接続された信号検出回路１４を含む。各画素１０の光電変換部１２は、光の入射を受けて正および負の電荷（典型的には正孔−電子対）を発生させる。各画素１０の光電変換部１２は、蓄積制御線３９との接続を有しており、撮像装置１００の動作時、蓄積制御線３９には所定の電圧が印加される。所定の電圧を蓄積制御線３９に印加することにより、光電変換によって生成された正および負の電荷のうち、一方の電荷を選択的に電荷蓄積領域に蓄積することができる。以下では、光電変換によって生成された正および負の電荷のうち、正の電荷を信号電荷として利用する場合を例示する。
【００３４】
図１に例示する構成において、信号検出回路１４は、増幅トランジスタ２２（「読み出しトランジスタ」とも呼ばれる。）およびリセットトランジスタ２６を含む。この例では、信号検出回路１４は、さらに、アドレストランジスタ２４（「行選択トランジスタ」とも呼ばれる。）を含んでいる。後に図面を参照して詳しく説明するように、信号検出回路１４の増幅トランジスタ２２、リセットトランジスタ２６およびアドレストランジスタ２４は、典型的には、光電変換部１２を支持する半導体基板６０に形成された電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。以下では、特に断りの無い限り、トランジスタとしてＮチャネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いる例を説明する。なお、ＦＥＴの２つの拡散層のうちどちらがソースおよびドレインに該当するかは、ＦＥＴの極性およびその時点での電位の高低によって決定される。そのため、どちらがソースおよびドレインであるかはＦＥＴの作動状態によって変動しうる。
【００３５】
図１において模式的に示すように、増幅トランジスタ２２のゲートは、光電変換部１２に電気的に接続されている。光電変換部１２によって生成された電荷は、光電変換部１２と増幅トランジスタ２２との間の電荷蓄積ノード（「フローティングディフュージョンノード」とも呼ばれる。）ＮＤに蓄積される。なお、電荷蓄積ノードＮＤとは、電荷蓄積領域と増幅トランジスタ２２のゲートと光電変換部１２の下部電極を電気的に接続している配線、および電荷蓄積領域をいう。
【００３６】
増幅トランジスタ２２のドレインは、撮像装置１００の動作時に各画素１０に例えば３．３Ｖ程度の所定の電源電圧ＶＤＤを供給する電源配線３２（「ソースフォロア電源」とも呼ばれる。）に接続される。増幅トランジスタ２２は、光電変換部１２によって生成された信号電荷の量に応じた信号電圧を出力する。増幅トランジスタ２２のソースは、アドレストランジスタ２４のドレインに接続される。
【００３７】
アドレストランジスタ２４のソースには、垂直信号線３５が接続される。図示するように、垂直信号線３５は、複数の画素１０の列ごとに設けられており、垂直信号線３５の各々には、負荷回路４２およびカラム信号処理回路４４（「行信号蓄積回路」とも呼ばれる。）が接続されている。負荷回路４２は、増幅トランジスタ２２とともにソースフォロア回路を形成する。
【００３８】
アドレストランジスタ２４のゲートには、アドレス信号線３４が接続されている。アドレス信号線３４は、複数の画素１０の行ごとに設けられる。アドレス信号線３４は、垂直走査回路４６に接続されており、垂直走査回路４６は、アドレストランジスタ２４のオンおよびオフを制御する行選択信号をアドレス信号線３４に印加する。これにより、読み出し対象の行が垂直方向（列方向）に走査され、読み出し対象の行が選択される。垂直走査回路４６は、アドレス信号線３４を介してアドレストランジスタ２４のオンおよびオフを制御することにより、選択した画素１０の増幅トランジスタ２２の出力を、対応する垂直信号線３５に読み出すことができる。アドレストランジスタ２４の配置は、図１に示す例に限定されず、増幅トランジスタ２２のドレインと電源配線３２との間であってもよい。
【００３９】
アドレストランジスタ２４を介して垂直信号線３５に出力された、画素１０からの信号電圧は、垂直信号線３５に対応して複数の画素１０の列ごとに設けられた複数のカラム信号処理回路４４のうち、対応するカラム信号処理回路４４に入力される。カラム信号処理回路４４および負荷回路４２は、上述の周辺回路４０の一部であってもよい。
【００４０】
カラム信号処理回路４４は、相関２重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換（ＡＤ変換）などを行う。カラム信号処理回路４４は、水平信号読み出し回路４８に接続されている。水平信号読み出し回路４８は、複数のカラム信号処理回路４４から水平共通信号線４９に信号を順次読み出す。
【００４１】
図１に例示する構成において、信号検出回路１４は、ドレインが電荷蓄積ノードＮＤに接続されたリセットトランジスタ２６を含む。リセットトランジスタ２６のゲートには、垂直走査回路４６との接続を有するリセット信号線３６が接続される。リセット信号線３６は、アドレス信号線３４と同様に複数の画素１０の行ごとに設けられる。垂直走査回路４６は、アドレス信号線３４に行選択信号を印加することにより、リセットの対象となる画素１０を行単位で選択することができる。また、垂直走査回路４６は、リセットトランジスタ２６のオンおよびオフを制御するリセット信号をリセット信号線３６を介してリセットトランジスタ２６のゲートに印加することにより、選択された行のリセットトランジスタ２６をオンとすることができる。リセットトランジスタ２６がオンとされることにより、電荷蓄積ノードＮＤの電位がリセットされる。
【００４２】
この例では、リセットトランジスタ２６のソースが、複数の画素１０の列ごとに設けられたフィードバック線５３のうちの１つに接続されている。すなわち、この例では、光電変換部１２の電荷を初期化するリセット電圧として、フィードバック線５３の電圧が電荷蓄積ノードＮＤに供給される。ここでは、上述のフィードバック線５３は、複数の画素１０の列ごとに設けられた反転増幅器５０のうちの対応する１つにおける出力端子に接続されている。反転増幅器５０は、上述の周辺回路４０の一部であってもよい。
【００４３】
複数の画素１０の列のうちの１つに注目する。図示するように、反転増幅器５０の反転入力端子は、その列の垂直信号線３５に接続されている。また、反転増幅器５０の出力端子と、その列に属する１以上の画素１０とが、フィードバック線５３を介して接続されている。撮像装置１００の動作時、反転増幅器５０の非反転入力端子には、所定の電圧（例えば１Ｖまたは１Ｖ近傍の正電圧）Ｖｒｅｆが供給される。その列に属する１以上の画素１０のうちの１つを選択し、アドレストランジスタ２４およびリセットトランジスタ２６をオンとすることにより、その画素１０の出力を負帰還させる帰還経路を形成することができる。帰還経路の形成により、垂直信号線３５の電圧が、反転増幅器５０の非反転入力端子への入力電圧Ｖｒｅｆに収束する。換言すれば、帰還経路の形成により、電荷蓄積ノードＮＤの電圧が、垂直信号線３５の電圧がＶｒｅｆとなるような電圧にリセットされる。電圧Ｖｒｅｆとしては、電源電圧（例えば３．３Ｖ）および接地電圧（０Ｖ）の範囲内の任意の大きさの電圧を用いることができる。反転増幅器５０をフィードバックアンプと呼んでもよい。このように、撮像装置１００は、反転増幅器５０を帰還経路の一部に含むフィードバック回路１６を有する。
【００４４】
よく知られているように、トランジスタのオンまたはオフに伴い、ｋＴＣノイズと呼ばれる熱ノイズが発生する。リセットトランジスタのオンまたはオフに伴って発生するノイズは、リセットノイズと呼ばれる。電荷蓄積領域の電位のリセット後、リセットトランジスタをオフとすることによって発生したリセットノイズは、信号電荷の蓄積前の電荷蓄積領域に残留してしまう。しかしながら、リセットトランジスタのオフに伴って発生するリセットノイズは、フィードバックを利用することによって低減することができる。フィードバックを利用したリセットノイズの抑制の詳細は、国際公開第２０１２／１４７３０２号において説明されている。参考のために、国際公開第２０１２／１４７３０２号の開示内容の全てを本明細書に援用する。
【００４５】
図１に例示する構成では、帰還経路の形成により、熱ノイズの交流成分がリセットトランジスタ２６のソースにフィードバックされる。図１に例示する構成では、リセットトランジスタ２６のオフの直前まで帰還経路が形成されるので、リセットトランジスタ２６のオフに伴って発生するリセットノイズを低減することができる。
【００４６】
図２は、実施の形態における画素１０内のレイアウトを示す平面図である。図３は、画素１０のデバイス構造の概略断面図である。図２は、図３に示す画素１０を、半導体基板６０に垂直な方向から見たときの、半導体基板６０に形成された各素子（増幅トランジスタ２２、アドレストランジスタ２４、およびリセットトランジスタ２６など）の配置を模式的に示している。ここでは、増幅トランジスタ２２およびアドレストランジスタ２４は、紙面における上下方向に沿って直線状に配置されている。なお、図２では、配線はレイアウトではなく、接続関係を線で示している。
【００４７】
図３は、実施の形態における画素１０のデバイス構造の概略断面図である。図３は、図２中のＡ−Ａ線に沿って画素１０を切断し、矢印方向に展開した場合の断面図である。
【００４８】
なお、図２および図３において、ｎ型不純物領域である第１拡散領域６７ｎは、リセットトランジスタ２６のドレイン領域であり、電荷蓄積領域（ＦＤ）である。
【００４９】
本実施の形態に係る撮像装置１００は、半導体基板６０と、複数の画素１０とを備える。複数の画素１０のそれぞれは、光を電荷に変換する光電変換部１２と、半導体基板６０中に位置し、第１導電型（以下、ｎ型と称する。）の不純物を含むソースおよびドレインを備える複数のトランジスタ（ここでは、増幅トランジスタ２２、アドレストランジスタ２４、およびリセットトランジスタ２６）と、を備える。
【００５０】
図３に模式的に示すように、画素１０は、概略的には、半導体基板６０と、半導体基板６０の上方に配置された光電変換部１２と、配線構造８０とを含む。配線構造８０は、光電変換部１２と半導体基板６０との間に形成された層間絶縁層９０内に配置され、半導体基板６０に形成された増幅トランジスタ２２と光電変換部１２とを電気的に接続する構造を含む。ここでは、層間絶縁層９０は、絶縁層９０ａ、９０ｂ、９０ｃおよび９０ｄ（以下、９０ａ〜９０ｄ）の４層の絶縁層を含む積層構造を有し、配線構造８０は、配線層８０ａ、８０ｂ、８０ｃおよび８０ｄ（以下、８０ａ〜８０ｄ）の４層の配線層と、これらの配線層間に配置されたプラグｐａ１、ｐａ２、ｐｂ、ｐｃおよびｐｄを有する。また、配線層８０ａは、コンタクトプラグｃｐ１、ｃｐ２、ｃｐ３、ｃｐ４、ｃｐ５、ｃｐ６およびｃｐ７（以下、ｃｐ１〜ｃｐ７）を含む。なお、言うまでもないが、層間絶縁層９０中の絶縁層の数および配線構造８０中の配線層の数は、この例に限定されず、任意に設定してもよい。
【００５１】
光電変換部１２は、層間絶縁層９０上に配置される。光電変換部１２は、層間絶縁層９０上に形成された画素電極１２ａ、画素電極１２ａに対向する透明電極１２ｃ、および、これらの電極間に配置された光電変換層１２ｂを含む。光電変換部１２の光電変換層１２ｂは、有機材料またはアモルファスシリコンなどの無機材料から形成され、透明電極１２ｃを介して入射した光を受けて、光電変換により正および負の電荷を生成する。光電変換層１２ｂは、典型的には、複数の画素１０にわたって形成される。また、光電変換層１２ｂは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。
【００５２】
透明電極１２ｃは、ＩＴＯなどの透明な導電性材料から形成され、光電変換層１２ｂの受光面側に配置される。透明電極１２ｃは、典型的には、光電変換層１２ｂと同様に、複数の画素１０にわたって形成される。図３において図示が省略されているが、透明電極１２ｃは、上述の蓄積制御線３９との接続を有する。撮像装置１００の動作時、蓄積制御線３９の電位を制御して透明電極１２ｃの電位と画素電極１２ａの電位とを異ならせることにより、光電変換で生成された信号電荷を画素電極１２ａによって収集することができる。例えば、透明電極１２ｃの電位が画素電極１２ａの電位よりも高くなるように、蓄積制御線３９の電位を制御する。具体的には、例えば１０Ｖ程度の正電圧を蓄積制御線３９に印加する。このことにより、光電変換層１２ｂで発生した正孔―電子対のうち、正孔を画素電極１２ａによって収集することができる。画素電極１２ａで収集された信号電荷は、配線構造８０を介して第１拡散領域６７ｎに蓄積される。
【００５３】
画素電極１２ａは、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される電極である。画素電極１２ａは、隣接する他の画素１０の画素電極１２ａから空間的に分離されることにより、他の画素１０の画素電極１２ａから電気的に分離されている。
【００５４】
半導体基板６０は、光が入射する第１面６０ａと、第１面６０ａに対向する第２面６０ｂと、を有し、ｎ型の不純物を含む第１領域６１と、ｎ型とは異なる第２導電型（以下、ｐ型と称する。）の不純物を含み、第１領域６１よりも第１面６０ａ側に位置する第２領域６２と、を備える。
【００５５】
第２領域６２中には、リセットトランジスタ２６、増幅トランジスタ２２、アドレストランジスタ２４のソース領域およびドレイン領域であるｎ型不純物領域６８ａｎ、６８ｂｎ、６８ｃｎおよび６８ｄｎ、ならびに、電荷を蓄積する第１拡散領域６７ｎが形成されている。なお、本実施の形態において、第１拡散領域６７ｎ以外のｎ型不純物領域のうち第１拡散領域６７ｎに最も近いｎ型不純物領域である第２拡散領域は、符号６８ａｎで示すｎ型不純物領域である。
【００５６】
リセットトランジスタ２６は、第１拡散領域６７ｎおよび第２拡散領域６８ａｎと、半導体基板６０上に形成されたゲート絶縁膜７０と、ゲート絶縁膜７０上のゲート電極２６ｅとを含んでいる。第１拡散領域６７ｎおよび第２拡散領域６８ａｎは、リセットトランジスタ２６のドレイン領域およびソース領域としてそれぞれ機能する。第１拡散領域６７ｎは、光電変換部１２によって生成された信号電荷を一時的に蓄積する電荷蓄積領域として機能する。
【００５７】
第２領域６２は、第２領域６２よりも不純物の濃度が低いｐ型不純物領域６６ｐと、ｐ型不純物領域６６ｐ中に形成された第１拡散領域６７ｎと、第２拡散領域６８ａｎ、およびｎ型不純物領域６８ｂｎ〜６８ｄｎと、素子分離領域６９とを有する。
【００５８】
増幅トランジスタ２２は、ｎ型不純物領域６８ｂｎおよび６８ｃｎと、ゲート絶縁膜７０の一部と、ゲート絶縁膜７０上のゲート電極２２ｅとを含んでいる。ｎ型不純物領域６８ｂｎおよび６８ｃｎは、増幅トランジスタ２２のドレイン領域およびソース領域としてそれぞれ機能する。
【００５９】
ｎ型不純物領域６８ｂｎと、第１拡散領域６７ｎの間には素子分離領域６９が配置される。素子分離領域６９は、例えばｐ型の不純物拡散領域である。素子分離領域６９により、増幅トランジスタ２２とリセットトランジスタ２６とが電気的に分離される。
【００６０】
素子分離領域６９は、互いに隣接する画素１０間にも配置されており、これらの間で、信号検出回路１４同士を電気的に分離する。ここでは、素子分離領域６９は、増幅トランジスタ２２およびアドレストランジスタ２４の組の周囲と、リセットトランジスタ２６の周囲とに設けられる。
【００６１】
ここで、第１拡散領域６７ｎと素子分離領域６９とは、第１拡散領域６７ｎが第２領域６２よりも不純物濃度が低いｐ型不純物領域６６ｐ中に形成されることにより、互いに接しないように配置される。例えば、素子分離領域６９としてｐ型不純物層を用いた場合、第１拡散領域６７ｎと素子分離領域６９とが接していると、接合部におけるｐ型不純物濃度およびｎ型不純物濃度の双方が共に高くなる。そのため、第１拡散領域６７ｎと素子分離領域６９との接合部周辺に、この高い接合濃度に起因したリーク電流が発生しやすい。換言すれば、第１拡散領域６７ｎと素子分離領域６９とが互いに接しないように配置されることで、素子分離領域６９に高濃度のｐ型不純物層を用いても、ｐｎ接合濃度の上昇を抑制し、リーク電流を抑制することができる。また、素子分離領域６９としてＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いる方法があるが、この場合もＳＴＩ側壁部での結晶欠陥に起因したリーク電流を低減するために、第１拡散領域６７ｎとＳＴＩとが互いに接しないように配置されることが望ましい。
【００６２】
アドレストランジスタ２４は、ｎ型不純物領域６８ｃｎおよび６８ｄｎと、ゲート絶縁膜７０の一部と、ゲート絶縁膜７０のゲート電極２４ｅとを含んでいる。この例では、アドレストランジスタ２４は、ｎ型不純物領域６８ｃｎを増幅トランジスタ２２と共有することにより、増幅トランジスタ２２に電気的に接続されている。ｎ型不純物領域６８ｃｎは、アドレストランジスタ２４のドレイン領域として機能し、ｎ型不純物領域６８ｄｎは、アドレストランジスタ２４のソース領域として機能する。
【００６３】
この例では、リセットトランジスタ２６のゲート電極２６ｅ、増幅トランジスタ２２のゲート電極２２ｅおよびアドレストランジスタ２４のゲート電極２４ｅを覆うように絶縁層７２が設けられている。絶縁層７２は、例えば、シリコン酸化膜である。この例では、さらに、絶縁層７２と、ゲート電極２６ｅ、ゲート電極２２ｅおよびゲート電極２４ｅとの間に絶縁層７１が介在している。絶縁層７１は、例えば、シリコン酸化膜である。絶縁層７１は、複数の絶縁層を含む積層構造を有していてもよい。同様に、上述の絶縁層７２も、複数の絶縁層を含む積層構造を有し得る。
【００６４】
絶縁層７２および絶縁層７１の積層構造は、複数のコンタクトホールを有する。ここでは、絶縁層７２および絶縁層７１に、コンタクトホールｈ１〜ｈ７が設けられている。コンタクトホールｈ１〜ｈ４は、それぞれ、第１拡散領域６７ｎ、第２拡散領域６８ａｎ、および他のｎ型不純物領域６８ｂｎおよび６８ｄｎに重なる位置に形成されている。コンタクトホールｈ１〜ｈ４の位置には、それぞれ、コンタクトプラグｃｐ１〜ｃｐ４が配置されている。コンタクトホールｈ５〜ｈ７は、それぞれ、ゲート電極２６ｅ、ゲート電極２２ｅおよびゲート電極２４ｅに重なる位置に形成されている。コンタクトホールｈ５〜ｈ７の位置には、それぞれ、コンタクトプラグｃｐ５〜ｃｐ７が配置されている。
【００６５】
図３に例示する構成において、配線層８０ａは、コンタクトプラグｃｐ１〜ｃｐ７を有する層であり、典型的には、ｎ型不純物がドープされたポリシリコン層である。配線層８０ａは、配線構造８０に含まれる配線層のうち、半導体基板６０の最も近くに配置されている。配線層８０ｂならびにプラグｐａ１およびｐａ２は、絶縁層９０ａ内に配置されている。プラグｐａ１は、コンタクトプラグｃｐ１と配線層８０ｂとを接続しており、プラグｐａ２は、コンタクトプラグｃｐ６と配線層８０ｂとを接続している。つまり、第１拡散領域６７ｎと増幅トランジスタ２２のゲート電極２２ｅとは、コンタクトプラグｃｐ１およびｃｐ６、プラグｐａ１およびｐａ２、ならびに、配線層８０ｂを介して互いに電気的に接続されている。
【００６６】
配線層８０ｂは、絶縁層９０ａ内に配置されており、上述の垂直信号線３５、アドレス信号線３４、電源配線３２、リセット信号線３６およびフィードバック線５３などをその一部に含み得る。垂直信号線３５、アドレス信号線３４、電源配線３２、リセット信号線３６およびフィードバック線５３は、それぞれ、コンタクトプラグｃｐ４、ｃｐ７、ｃｐ３、ｃｐ５およびｃｐ２を介して、ｎ型不純物領域６８ｄｎ、ゲート電極２４ｅ、ｎ型不純物領域６８ｂｎ、ゲート電極２６ｅおよび第２拡散領域６８ａｎに接続される。
【００６７】
絶縁層９０ｂ内に配置されたプラグｐｂは、配線層８０ｂと配線層８０ｃとを接続している。同様に、絶縁層９０ｃ内に配置されたプラグｐｃは、配線層８０ｃと配線層８０ｄとを接続している。絶縁層９０ｄ内に配置されたプラグｐｄは、配線層８０ｄと光電変換部１２の画素電極１２ａとを接続している。配線層８０ｂ〜８０ｄ、および、プラグｐａ１、ｐａ２、ｐｂ〜ｐｄは、典型的には、銅またはタングステンなどの金属、金属窒化物、または金属酸化物などの金属化合物などから形成される。
【００６８】
プラグｐａ１、ｐａ２、ｐｂ〜ｐｄ、配線層８０ｂ〜８０ｄ、コンタクトプラグｃｐ１、ｃｐ６は、光電変換部１２と半導体基板６０に形成された信号検出回路１４とを電気的に接続する。プラグｐａ１、ｐａ２、ｐｂ〜ｐｄ、配線層８０ｂ〜８０ｄ、コンタクトプラグｃｐ１、ｃｐ６、光電変換部１２の画素電極１２ａ、増幅トランジスタ２２のゲート電極２２ｅ、および、第１拡散領域６７ｎは、光電変換部１２によって生成された信号電荷（ここでは正孔）を蓄積する電荷蓄積領域として機能する。
【００６９】
ここで、半導体基板６０に形成されたｎ型不純物領域に着目する。半導体基板６０に形成されたｎ型不純物領域のうち、第１拡散領域６７ｎは、第２領域６２内に形成されたｐウェルとしてのｐ型不純物領域６６ｐ内に配置される。第１拡散領域６７ｎは、半導体基板６０の表面の近傍に形成されており、その少なくとも一部は、半導体基板６０の表面に位置している。ｐ型不純物領域６６ｐおよび第１拡散領域６７ｎの間のｐｎ接合によって形成される接合容量は、信号電荷の少なくとも一部を蓄積する容量として機能し、電荷蓄積領域の一部を構成する。
【００７０】
本実施の形態に係る撮像装置１００では、第２拡散領域６８ａｎと第１領域６１との距離は、第２拡散領域６８ａｎと第１拡散領域６７ｎとの距離の１．５倍以下であり、１．０倍以下であるとよい。ここで、距離とは、２つの領域の最も近接した部分の距離をいう。
【００７１】
これにより、ｎ型の不純物を含む第２拡散領域６８ａｎと、ｐ型の不純物を含む半導体基板６０の第２領域６２との接合部で発生した少数キャリアがｎ型の不純物を含む第１領域６１に吸収されやすくなる。ここで、少数キャリアとは、基板の電気伝導に主に寄与するキャリアの反対側のキャリアを指す。例えば、Ｐ型基板における少数キャリアは電子である。そのため、電荷蓄積領域である第１拡散領域６７ｎへの少数キャリアの流入を低減することができる。つまり、電荷蓄積領域である第１拡散領域６７ｎへのリーク電流を低減することができる。したがって、第１拡散領域６７ｎにおける暗電流のおよび暗電流のばらつきを低減することができる。
【００７２】
なお、本実施の形態では、第２拡散領域６８ａｎが第１拡散領域６７ｎをドレイン領域として含むリセットトランジスタ２６のソース領域である例を示したが、第２拡散領域は第１拡散領域６７ｎを含むリセットトランジスタ２６以外の他のトランジスタ（ここでは、増幅トランジスタ２２またはアドレストランジスタ２４）のソース領域またはドレイン領域のうち、第１拡散領域６７ｎに最も近いソース領域またはドレイン領域であってもよい。
【００７３】
これにより、第１拡散領域６７ｎを含まない他のトランジスタのソース領域またはドレイン領域のうち、第１拡散領域６７ｎに最も近いソース領域またはドレイン近傍領域で発生した少数キャリアについても、半導体基板６０の第１領域６１に吸収させることができる。このことにより、電荷蓄積領域である第１拡散領域６７ｎに少数キャリアが流入することを低減することができる。つまり、電荷蓄積領域である第１拡散領域６７ｎへのリーク電流を低減することができる。したがって、第１拡散領域６７ｎにおける暗電流のおよび暗電流のばらつきを低減することができる。
【００７４】
また、半導体基板６０の第１領域６１は、第１拡散領域６７ｎと対向する第１部分と、第１拡散領域６７ｎとは対向しない第２部分と、を有し、第１部分と第１面６０ａとの距離は、第２部分と第１面６０ａとの距離よりも小さい。すなわち、本実施の形態では、第１領域６１は、第１拡散領域６７ｎと対向する第１部分が第１拡散領域６７ｎに対して凸形状を有している。
【００７５】
そのため、半導体基板６０中（ここでは、第２領域６２中）の少数キャリアは、電荷蓄積領域である第１拡散領域６７ｎに到達する前に、第１領域６１の第１部分に吸収される。そのため、電荷蓄積領域である第１拡散領域６７ｎへの少数キャリアの流入を低減することができる。したがって、第１拡散領域６７ｎにおける暗電流および暗電流のばらつきを低減することができる。
【００７６】
なお、第１領域６１の第１部分が凸形状を有する理由については、製造方法の項にて説明するため、ここでの説明を省略する。
【００７７】
図４および図５を用いて、第１拡散領域の周辺における参考例の半導体基板と実施の形態の半導体基板とのポテンシャル分布の違いについて説明する。図４は、参考例における導体基板および実施の形態における半導体基板の第１拡散領域周辺の概略断面図である。図４の（ａ）は、参考例における半導体基板におけるポテンシャル分布を示し、図４の（ｂ）は、実施の形態における半導体基板のポテンシャル分布を示している。なお、図４の（ａ）および（ｂ）に示す断面図では、第２領域６２は濃度が一様なｐ型半導体層である。
【００７８】
図４の（ａ）に示すように、参考例における半導体基板では、ｎ型半導体層である第１領域と第１拡散領域との距離は、本実施の形態における半導体基板６０の第１拡散領域６７ｎと第１領域６１との距離よりも大きい。そのため、参考例における半導体基板では、第１拡散領域から半導体基板の深さ方向に向かうポテンシャル分布において、ｐ型不純物の一様なポテンシャルが続く部分が生じる。一方、図４の（ｂ）に示すように、本実施の形態における半導体基板では、第１拡散領域６７ｎと第１領域６１の第１部分との距離が小さいため、第１拡散領域６７ｎから半導体基板６０の深さ方向に向かうポテンシャル分布において、ｐ型不純物の一様なポテンシャルが続く部分が殆ど見られない。
【００７９】
図５は、図４の（ａ）および（ｂ）に示す第１拡散領域の中心を通る線分における、半導体基板の深さ方向に対するポテンシャル分布を示すグラフ（以下、ポテンシャルカーブと称する。）である。
【００８０】
図５に示すポテンシャルカーブは、単調減少する第１の範囲と、単調増加する第２の範囲と、第１の範囲と第２の範囲との間の第３の範囲とを有する。本実施の形態に係る撮像装置１００では、半導体基板６０の、第１拡散領域６７ｎの中心を通る線分における、第１面６０ａから第２面６０ｂへの方向、すなわち、半導体基板６０の深さ方向に対するポテンシャルカーブは、単調減少する第１範囲と、単調増加する第２範囲と、第１範囲と第２範囲Ｗ２との間に位置し、第１範囲および第２範囲よりも傾きの絶対値が小さい第３範囲と、を備え、第３範囲の幅Ｗ３は、第１範囲の幅Ｗ１と第２範囲の幅Ｗ２との和よりも小さくてもよい。
【００８１】
これにより、第３範囲の幅Ｗ３が第１範囲の幅Ｗ１と第２範囲の幅Ｗ２との和よりも小さいほど第１拡散領域６７ｎと第１領域６１との距離が小さくなるため、半導体基板６０中の少数キャリアが第１領域６１に吸収されやすくなる。そのため、第１拡散領域６７ｎへの少数キャリアの流入を低減することができる。
【００８２】
ここで、図５を参照して、従来の半導体基板と本実施の形態における半導体基板とのポテンシャル分布を対比する。従来の半導体基板では、ｎ型不純物を含む、第１領域と第１拡散領域との距離が大きいため、従来の半導体基板のポテンシャルカーブでは、第２領域に含まれるｐ型不純物自身のポテンシャルを示す第３の範囲の幅Ｗ３ａが大きい。また、従来の半導体基板では、ポテンシャルカーブの第３範囲の幅Ｗ３ａは、第１範囲の幅Ｗ１ａよりも大きく、第２範囲の幅Ｗ２ａよりも大きい。
【００８３】
一方、本実施の形態における半導体基板では、図４の（ｂ）で説明したように、ｎ型不純物を含む、第１領域６１と第１拡散領域６７ｎとの距離が小さいため、本実施の形態における半導体基板６０のポテンシャルカーブでは、従来の半導体基板に比べ、第２領域６２に含まれるｐ型不純物自身のポテンシャルを示す第３の範囲の幅Ｗ３ｂが小さい。さらに、本実施の形態では、ポテンシャルカーブの第３範囲の幅Ｗ３ｂは、第１範囲の幅Ｗ１ｂおよび第２範囲の幅Ｗ２ｂの和よりも小さい。具体的には、図５に示すように、本実施の形態における第１拡散領域６７ｎの中心を通る線分における、半導体基板６０の深さ方向に対するポテンシャル分布は、ポテンシャルカーブがＶ字を描いている。すなわち、ポテンシャルカーブがＶ字を描くほど第１拡散領域６７ｎと第１領域６１との距離は小さい。
【００８４】
次に、図６〜図８を参照して、第２拡散領域６８ａｎと第１領域６１との距離Ｌ１と、第２拡散領域６８ａｎと第１拡散領域６７ｎとの距離Ｌ２との比率が暗電流低減効果に及ぼす影響について説明する。図６は、リーク電流を計測するシミュレーションに用いた半導体基板６０の条件を示す図である。具体的には、以下のように構成を設定してシミュレーションを行った。半導体基板６０には、第１拡散領域６７ｎおよび第２拡散領域６８ａｎが配置されている。半導体基板６０の第２領域６２は、ｐ型半導体層であり、ｐ型不純物としてホウ素を含む。半導体基板６０の第１領域６１は、ｎ型半導体層であり、ｎ型不純物としてリンを含む。ここでは、第２領域６２は一様なｐ型不純物濃度で形成されている。
【００８５】
また、上述したように、第２拡散領域６８ａｎは、画素１０内の複数のトランジスタのソース領域またはドレイン領域の中で、第１拡散領域６７ｎに最も近いｎ型不純物領域である。
【００８６】
図６に示す半導体基板６０において、第２拡散領域６８ａｎと半導体基板６０との間に所定の電圧を印加した。このとき、第２拡散領域６８ａｎと第１拡散領域６７ｎとの距離Ｌ２を固定し、第２拡散領域６８ａｎと第１領域６１との距離Ｌ１を変動させた。
【００８７】
図７は、第２拡散領域６８ａｎと半導体基板６０との間に電圧を印加した場合、各端子に流れる電流を示すグラフである。図８は、図７の第１拡散領域に流れる電流のグラフを拡大したものである。ここで、電流ＩＮＬは第２拡散領域６８ａｎに流れる電流、電流−Ｉｓｕｂは半導体基板６０の第２領域６２に流れる電流、電流ＩＧＷは半導体基板６０の第１領域６１に流れる電流、電流ＩＦＤは第１拡散領域６７ｎに流れる電流である。
【００８８】
図７に示すように、電流ＩＮＬと電流−Ｉｓｕｂの大きさはほぼ等しい。つまり、第２拡散領域６８ａｎから半導体基板６０に所定の電流を流した場合、第２拡散領域６８ａｎに流した電流の殆どが半導体基板６０の第２領域６２に流れている。また、電流ＩＧＷは、電流ＩＦＤよりも大きい。つまり、半導体基板６０の第１領域６１に流れる電流は、第１拡散領域６７ｎに流れる電流よりも大きい。このことから、第２拡散領域６８ａｎから半導体基板６０に電流を流すと、その殆どは第２領域６２に流れるが、一部は第１領域６１に流れ、一部は第１拡散領域６７ｎに流れることが分かる。
【００８９】
さらに、第２拡散領域６８ａｎと第１領域６１との距離Ｌ１が小さくなるにつれて、電流ＩＧＷは大きくなり、電流ＩＦＤは小さくなる。すなわち、第２拡散領域６８ａｎと第１領域６１との距離が小さくなるにつれて、第１領域６１に流れる電流が増加し、第１拡散領域６７ｎに流れる電流が減少する。
【００９０】
具体的には、電流ＩＦＤは、第２拡散領域６８ａｎと第１領域６１との距離Ｌ１が約０．９４μｍ（Ｌ１／Ｌ２＝１．６５）のときに減少し始めている。距離Ｌ１が約０．７８μｍ（Ｌ１／Ｌ２＝１．３７）、約０．６１μｍ（Ｌ１／Ｌ２＝１．０７）、約０．４２μｍ（Ｌ１／Ｌ２＝０．７４）、約０．３３μｍ（Ｌ１／Ｌ２＝０．５８）および約０．２３μｍ（Ｌ１／Ｌ２＝０．４０）と減少するにしたがって、電流ＩＦＤも減少している。
【００９１】
したがって、本実施の形態では、第２拡散領域６８ａｎと第１領域６１との距離Ｌ１は、第２拡散領域６８ａｎと第１拡散領域６７ｎとの距離Ｌ２の１．５倍以下であり、１．０倍以下であってもよい。さらに、Ｌ１は、Ｌ２の０．７倍以下であってもよく、０．６倍以下であってもよい。
【００９２】
これにより、ｎ型の不純物を含む第２拡散領域６８ａｎと、ｐ型の不純物を含む半導体基板６０の第２領域６２との接合部で発生した少数キャリア（ここでは、電子）がｎ型の不純物を含む第１領域６１に吸収されやすくなる。そのため、電荷蓄積領域である第１拡散領域６７ｎへの少数キャリアの流入を低減することができる。つまり、電荷蓄積領域である第１拡散領域６７ｎへのリーク電流を低減することができる。したがって、第１拡散領域６７ｎにおける暗電流および暗電流のばらつきを低減することができる。
【００９３】
図９は、本実施の形態における半導体基板６０の製造方法を説明する図である。
【００９４】
まず、図９（ａ）に示すように、ｎ型半導体基板６１ｎを準備する。
【００９５】
次に、図９（ｂ）に示すように、ｎ型半導体基板６１ｎにｐ型不純物を注入し、ｐ型不純物層６２ｐを作製する。このとき、ｐ型不純物層６２ｐのｐ型不純物濃度は、第２領域６２の不純物濃度よりも低い。また、ｐ型不純物層６２ｐの下方に位置するｎ型半導体層は、第１領域６１である。
【００９６】
次に、図９の（ｃ）に示すように、ｐ型不純物領域６６ｐを形成する部分をレジスト６３で覆い、ｐ型不純物層６２ｐにさらにｐ型不純物を注入する。すると、図９（ｄ）に示すように、レジスト６３で覆われていない部分においては、ｐ型不純物の注入により、第１領域６１とｐ型不純物層６２ｐとの界面が下方に後退する。ｐ型不純物の注入後、レジスト６３を除去する。その後、熱処理を行うことにより、図９（ｅ）に示すような半導体基板６０が得られる。
【００９７】
このように、第２領域６２中に、第２領域６２のｐ型不純物濃度よりも低い不純物濃度を有するｐ型不純物領域６６ｐを形成する過程において、第１領域６１と第２領域６２との界面に凹凸が生じる。そして、図９の（ｄ）に示すように、第１拡散領域６７ｎが中に形成されるｐ型不純物領域６６ｐと第１領域６１との界面が凸状に形成される。
【００９８】
これにより、本実施の形態では、第１拡散領域６７ｎに対向する第１領域６１の第１部分と、半導体基板６０の第１面６０ａ（図３参照）との距離は、第１拡散領域６７ｎとは対向しない第１領域６１の第２部分と、半導体基板６０の第１面６０ａとの距離よりも小さくなる。
【００９９】
以上のように、半導体基板６０が形成される。次いで、通常のリソグラフィを用いて、トランジスタ、配線、光電変換部を形成し、本実施の形態に係る撮像装置１００が製造される。
【０１００】
なお、本実施の形態では、ｐ型半導体層である第２領域６２に、第２領域６２よりもｐ型不純物濃度が低いｐ型不純物領域６６ｐを形成したが、第２領域６２は、ｐ型不純物濃度が一様な半導体層であってもよい。この場合、ｎ型半導体層である第１領域６１のうち、第１拡散領域６７ｎと対向する第１部分を凸状に形成すればよい。
【０１０１】
以上、本開示に係る撮像装置について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態に施したものや、実施の形態における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲に含まれる。
【０１０２】
なお、本実施の形態に係る撮像装置１００では、画素１０内に増幅トランジスタ２２、アドレストランジスタ２４、およびリセットトランジスタ２６を備えているが、さらに、焼付き防止用トランジスタを備えてもよい。これにより、光電変換部１２に過大光が入射されても、過電圧による各トランジスタの故障を防止できる。
【０１０３】
また、上述の各トランジスタは、ＰチャネルＭＯＳであってもよい。各トランジスタがＰチャネルＭＯＳである場合、第１導電型の不純物がｐ型不純物であり、第２導電型の不純物がｎ型不純物である。これらのトランジスタの全てがＮチャネルＭＯＳまたはＰチャネルＭＯＳのいずれかに統一されている必要もない。画素内のトランジスタの各々をＮチャネルＭＯＳとし、信号電荷として電子を用いる場合には、光電変換部およびトランジスタに印加する電圧を適宜変更すればよい。
【０１０４】
また、本実施の形態では、第１拡散領域６７ｎは、第１拡散領域６７ｎとコンタクトプラグとの接続部分の抵抗を下げるために、コンタクトプラグと接する高濃度ｎ型不純物領域を有してもよい。
【０１０５】
また、本実施の形態では、第１拡散領域６７ｎに対向する第１領域６１の第１部分と、半導体基板６０の第１面６０ａとの距離（以下、対向距離とする。）を、第１拡散領域６７ｎとは対向しない第１領域６１の第２部分と、半導体基板６０の第１面６０ａとの距離（以下、離間距離とする。）よりも小さくしたが、第２拡散領域６８ａｎなど、他の不純物領域に対向する第１領域６１についても同様に、対向距離を離間距離よりも小さくする構成としてもよい。特に、第２拡散領域６８ａｎよりもｎ型不純物領域６８ｂｎの方が第１拡散領域６７ｎに近い場合には、ｎ型不純物領域６８ｂｎに対向する第１領域６１について、対向距離を離間距離よりも小さくする構成としてもよい。このように、第１拡散領域６７ｎに最も近い不純物領域に上記構成を適用することにより、画素内の少数キャリアが第１拡散領域６７ｎに流れ込むことを低減することができる。また、第１拡散領域６７ｎ以外の不純物領域に対向する第１領域６１についてのみ、対向距離を離間距離よりも小さくする構成としてもよい。これにより、第１拡散領域６７ｎに対向する第１領域６１が平らであっても、第１拡散領域６７ｎ以外の他の不純物領域に対向する第１領域６１に、画素内の少数キャリアが流れ込みやすくなり、第１拡散領域６７ｎに少数キャリアが流入することを低減することができる。
【０１０６】
以上、本開示に係る撮像装置について、光電変換膜を有する光電変換部を備える撮像装置を例に説明したが、本開示に係る撮像装置は、光電変換部としてフォトダイオードを備える撮像装置であってもよい。上記実施の形態と同様に、複数のトランジスタがＮチャネルＭＯＳトランジスタである例を示しているため、第１導電型をｎ型、第２導電型をｐ型と称する。なお、複数のトランジスタがＰチャネルＭＯＳトランジスタであってもよく、その場合、第１導電型の不純物がｐ型不純物であり、第２導電型の不純物がｎ型不純物である。
【０１０７】
図１０は、光電変換部としてフォトダイオードを備える撮像装置における画素１０Ａの構成を説明する図である。例えば、フォトダイオードを備える撮像装置は、半導体基板１０１と、複数の画素１０Ａを備える。
【０１０８】
図１０に示すように、複数の画素１０Ａのそれぞれは、フォトダイオード１１２と、半導体基板１０１中に位置し、ｎ型不純物を含むソースおよびドレインを備える複数のトランジスタと、を備える。フォトダイオード１１２は、光を電荷に変換する光電変換部である。フォトダイオード１１２は、ｎ型不純物を含むｎ型不純物層１０２と、ｎ型不純物層１０２と接し、ｐ型不純物を含むピニング領域１０７とを含む。また、複数のトランジスタのうちの１つであるトランジスタ１２０は、ｎ型不純物領域１０４およびｎ型不純物領域１０６と、ゲート電極１０５と、を備える。
【０１０９】
画素１０Ａでは、複数のトランジスタを分離する分離領域１１０が配置される。また、隣接する画素１０Ａ間を電気的に分離する素子分離領域１１３が配置される。また画素１０Ａでは、フォトダイオード１１２と、画素１０Ａに隣接する画素内のフォトダイオード（不図示）とを電気的に分離するＰＤ分離領域１１５が配置される。ＰＤ分離領域１１５は、高濃度のｐ型不純物を含む。分離領域１１０は、互いに隣接するフォトダイオード１１２および第１拡散領域１０３とトランジスタ１２０とを電気的に分離する領域であり、高濃度のｐ型不純物を含む。素子分離領域１１３は、隣接する画素１０Ａの間を電気的に分離するだけではなく、例えば、各画素１０Ａ内に配置された隣接する素子の間を電気的に分離するように配置されてもよい。素子分離領域１１３は、例えば、二酸化シリコンなどの酸化物を用いて形成される。素子分離領域１１３は、さらに、高濃度のｐ型不純物層１１４で被覆されてもよい。これにより、素子分離領域１１３と隣接する基板または素子との界面で発生する暗電流を低減することができる。特に、隣接する画素のフォトダイオード同士を分離する素子分離領域１１３を、ｐ型不純物層１１４で被覆すると、これらのフォトダイオードの周囲の空乏層が素子分離領域１１３に到達することを防止することができる。なお、ｐ型不純物層１１４のｐ型不純物濃度は、ＰＤ分離領域１１５のｐ型不純物濃度よりも高くてもよい。
【０１１０】
また、図１０に例示するフォトダイオードを備える撮像装置では、半導体基板１０１は、光が入射する第１面１０１ａと、第１面１０１ａに対向する第２面１０１ｂと、を有し、ｎ型の不純物を含む第１領域１０９と、ｎ型とは異なるｐ型の不純物を含み、第１領域１０９よりも第１面１０１ａ側に位置する第２領域１０８と、を備える。複数のトランジスタのソースおよびドレインは、半導体基板１０１中の第２領域１０８中に位置する。複数のトランジスタのソースおよびドレインのうちの一つは、電荷を蓄積する第１拡散領域１０３である。第１拡散領域１０３は、リセットトランジスタ（不図示）のソースおよびドレインの一方である。複数のトランジスタのソースおよびドレインのうち、第１拡散領域１０３に最も近いソースまたはドレインである第２拡散領域１０４と第１領域１０９との距離Ｌ１は、第２拡散領域１０４と第１拡散領域１０３との距離Ｌ２の１．５倍以下であり、１．０倍以下であってもよい。ここで、距離とは、２つの領域の最も近接した部分の距離をいう。
【０１１１】
これにより、ｎ型不純物を含む第２拡散領域１０４と、ｐ型不純物を含む第２領域１０８との接合部などで発生した少数キャリアが、第１領域１０９に吸収されやすくなる。そのため、電荷蓄積領域である第１拡散領域１０３への少数キャリアの流入を低減することができる。つまり、第１拡散領域１０３へのリーク電流を低減することができる。したがって、第１拡散領域１０３における暗電流および暗電流のばらつきを低減することができる。
【０１１２】
また、第２拡散領域１０４は、複数のトランジスタのうち、第１拡散領域１０３を含むリセットトランジスタ（不図示）以外のトランジスタ１２０のソースまたはドレインである。
【０１１３】
これにより、第１拡散領域１０３を含まない他のトランジスタのソース領域またはドレイン領域のうち、第１拡散領域１０３に最も近いソース領域またはドレイン領域の近傍領域で発生した不要なキャリアについても、半導体基板１０１の第１領域１０９に吸収させることができる。このことにより、電荷蓄積領域である第１拡散領域１０３に不要なキャリアが流入することを低減することができる。つまり、電荷蓄積領域である第１拡散領域１０３へのリーク電流を低減することができる。したがって、第１拡散領域１０３における暗電流のおよび暗電流のばらつきを低減することができる。
【０１１４】
図１１は、画素１０Ａを図１０と異なる断面で切断した場合の概略断面図である。上述のように画素１０Ａは、第１拡散領域１０３を含む。図１１には図示されないが、第１拡散領域１０３は、半導体基板１０１内においてフォトダイオード１１２に電気的に接続されている。
【０１１５】
フォトダイオード１１２は、ｎ型不純物を含むｎ型不純物層１０２を含む。図１１に示すように、フォトダイオード１１２と第１拡散領域１０３との位置関係によっては、第２拡散領域１０４と第１拡散領域１０３との距離Ｌ２よりも、第２拡散領域１０４とｎ型不純物層１０２との距離Ｌ３の方が短い場合がある。このような場合、第２拡散領域１０４と第１領域１０９との距離Ｌ１は、第２拡散領域１０４とｎ型不純物層１０２との距離Ｌ３の１．５倍以下であってもよく、１．０倍以下であってもよい。
【０１１６】
これにより、ｎ型不純物を含む第２拡散領域１０４と、ｐ型不純物を含む第２領域１０８との接合部などで発生した少数キャリアが第１領域１０９に吸収されやすくなる。そのため、上記接合部などからフォトダイオード１１２のｎ型不純物層１０２への少数キャリアの流入を低減することができる。つまり、上記接合部などからフォトダイオード１１２へのリーク電流を低減することができる。したがって、フォトダイオード１１２における暗電流および暗電流のばらつきを低減することができる。
【０１１７】
図１２は、画素１０Ａを図１０および図１１と異なる断面で切断した場合の概略断面図である。図１２には図示されないが、第１拡散領域１０３は、半導体基板１０１内においてフォトダイオード１１２に電気的に接続されている。
【０１１８】
図１２に例示するように、トランジスタ１２１は、ｎ型不純物領域である第１拡散領域１０３と、ｎ型不純物領域１１７と、ゲート電極１１６とを備える。
【０１１９】
また、半導体基板１０１の第１領域１０９は、第１拡散領域１０３と対向する第１部分と、第１拡散領域１０３とは対向しない第２部分と、を有し、第１部分と第１面１０１ａとの距離は、第２部分と第１面１０１ａとの距離よりも小さい。すなわち、第１領域１０９は、第１拡散領域１０３と対向する第１部分が第１拡散領域１０３に対して凸形状を有している。
【０１２０】
そのため、半導体基板１０１中（ここでは、第２領域１０８中）の不要なキャリアは、電荷蓄積領域である第１拡散領域１０３に到達する前に、第１領域１０９の第１部分に吸収される。そのため、電荷蓄積領域である第１拡散領域１０３への不要なキャリアの流入を低減することができる。したがって、第１拡散領域１０３における暗電流および暗電流のばらつきを低減することができる。
【産業上の利用可能性】
【０１２１】
本開示によれば、暗電流による影響を抑制して高画質で撮像が可能な撮像装置が提供される。本開示の撮像装置は、例えばイメージセンサ、デジタルカメラなどに有用である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。
【符号の説明】
【０１２２】
１０、１０Ａ  画素
１２  光電変換部
１２ａ  画素電極
１２ｂ  光電変換層
１２ｃ  透明電極
１４  信号検出回路
１６  フィードバック回路
２２  増幅トランジスタ
２２ｅ、２４ｅ、２６ｅ、１０５、１１６  ゲート電極
２４  アドレストランジスタ
２６  リセットトランジスタ
３２  電源配線
３５  垂直信号線
３６  リセット信号線
４０  周辺回路
４２  負荷回路
４４  カラム信号処理回路
４８  水平信号読み出し回路
５０  反転増幅器
５３  フィードバック線
６０、１０１  半導体基板
６０ａ、１０１ａ  第１面
６０ｂ、１０１ｂ  第２面
６１、１０９  第１領域
６１ｎ  ｎ型半導体基板
６２、１０８  第２領域
６２ｐ、１１４  ｐ型不純物層
６３  レジスト
６６ｐ  ｐ型不純物領域
６７ｎ、１０３  第１拡散領域
６８ａｎ、１０４  第２拡散領域（ｎ型不純物領域）
６８ｂｎ、６８ｃｎ、６８ｄｎ、１０６、１１７  ｎ型不純物領域
６９、１１３  素子分離領域
７０  ゲート絶縁膜
７１、７２、９０ａ、９０ｂ、９０ｃ、９０ｄ  絶縁層
８０  配線構造
８０ａ、８０ｂ、８０ｃ、８０ｄ  配線層
９０  層間絶縁層
１００  撮像装置
１０２  ｎ型不純物層
１０７  ピニング領域
１１０  分離領域
１１２  フォトダイオード
１１５  ＰＤ分離領域
１２０、１２１  トランジスタ
ｃｐ１、ｃｐ２、ｃｐ３、ｃｐ４、ｃｐ５、ｃｐ６、ｃｐ７  コンタクトプラグ
ｈ１、ｈ２、ｈ３、ｈ４、ｈ５、ｈ６、ｈ７  コンタクトホール
ｐａ１、ｐａ２、ｐｂ、ｐｃ、ｐｄ  プラグ
【図１】
2019029643.tif 000003
【図２】
2019029643.tif 000004
【図３】
2019029643.tif 000005
【図４】
2019029643.tif 000006
【図５】
2019029643.tif 000007
【図６】
2019029643.tif 000008
【図７】
2019029643.tif 000009
【図８】
2019029643.tif 000010
【図９】
2019029643.tif 000011
【図１０】
2019029643.tif 000012
【図１１】
2019029643.tif 000013
【図１２】
2019029643.tif 000014