(57)【要約】【課題】外部信号端子の数を増加させることなく、外部から複数の記憶素子に設定値を伝送することができるパワーモジュールを提供する。【解決手段】通信信号端子ＣＭ２は、ＬＶＩＣ５２のアドレスとＬＶＩＣ５２の第１の設定値を含むデータ信号ＤＬ、およびＨＶＩＣ２のアドレスとＨＶＩＣ２の第２の設定値を含むデータ信号ＤＨを受ける。データ用共通バス２２２は、通信信号端子ＣＭ２と接続し、データ信号ＤＬおよびデータ信号ＤＨを伝送する。ＬＶＩＣ５２は、データ用共通バス２２２を伝送するデータ信号ＤＬを受信し、データ信号ＤＬに含まれるＬＶＩＣ５２の第１の設定値を記憶するように構成される。ＨＶＩＣ２は、データ用共通バス２２２を伝送するデータ信号ＤＨを受信し、データ信号ＤＨに含まれるＨＶＩＣ２の第２の設定値を記憶するように構成される。【選択図】図１
2019057985.tif 000002
【特許請求の範囲】
【請求項１】
下アームを構成する少なくとも１つの第１のパワースイッチング素子と、
上アームを構成する少なくとも１つの第２のパワースイッチング素子と、
前記少なくとも１つの第１のパワースイッチング素子をスイッチング制御する第１のＩＣと、
前記少なくとも１つの第２のパワースイッチング素子をスイッチング制御する第２のＩＣと、
前記少なくとも１つの第１のパワースイッチング素子の第１の制御信号を受ける少なくとも１つの第１の制御信号端子と、
前記少なくとも１つの第２のパワースイッチング素子の第２の制御信号を受ける少なくとも１つの第２の制御信号端子と、
前記第１のＩＣのアドレスと前記第１のＩＣの第１の設定値を含む第１の通信信号、および前記第２のＩＣのアドレスと前記第２のＩＣの第２の設定値を含む第２の通信信号を受ける通信信号端子と、
前記通信信号端子と接続し、前記第１の通信信号および前記第２の通信信号を伝送する共通バスとを備え、
前記第１のＩＣは、前記共通バスを伝送する前記第１の通信信号を受信し、前記第１の通信信号に含まれる前記第１のＩＣの前記第１の設定値を記憶するように構成され、
前記第２のＩＣは、前記共通バスを伝送する前記第２の通信信号を受信し、前記第２の通信信号に含まれる前記第２のＩＣの前記第２の設定値を記憶するように構成され、パワーモジュール。
【請求項２】
前記パワーモジュールの第１の辺には、前記少なくとも１つの第１の制御信号端子と、前記少なくとも１つの第２の制御信号端子と、前記通信信号端子が配置される、請求項１記載のパワーモジュール。
【請求項３】
前記通信信号端子は、前記少なくとも１つの第１の制御信号端子と、前記少なくとも１つの第２の制御信号端子の間に配置される、請求項２記載のパワーモジュール。
【請求項４】
前記第２のＩＣは、ＨＶＩＣ（Voltage Integrated Circuit）である、
前記第１のＩＣは、ＬＶＩＣで（Low Voltage Integrated Circuit）ある、請求項１記載のパワーモジュール。
【請求項５】
前記第１の通信信号および前記第２の通信信号は、Ｉ２Ｃプロトコルに従って、伝送される、請求項１記載のパワーモジュール。
【請求項６】
前記少なくとも１つの第１のパワースイッチング素子の電極、または前記少なくとも１つの第２のパワースイッチング素子の電極と接続される少なくとも１つの出力端子を備え、
前記少なくとも１つの出力端子は、前記第１の辺に対向する第２の辺に配置される、請求項２記載のパワーモジュール。
【請求項７】
前記第１のＩＣは、
前記共通バスと第１のワイヤ配線で接続される第１の端子と、
前記第１の端子と第１のＩＣ内配線で接続され、前記第１の通信信号を受信したときに、前記第１の通信信号に含まれる前記第１の設定値を取り出す第１の通信部と、
前記第１の通信部から送られる前記第１の設定値を記憶する第１の記憶素子と、
前記第１の設定値および前記第１の制御信号に基づいて、前記少なくとも１つの第１のパワースイッチング素子をスイッチング制御する第１の駆動部とを備える、請求項１記載のパワーモジュール。
【請求項８】
前記第２のＩＣは、
前記共通バスと第２のワイヤ配線で接続される第２の端子と、
前記第２の端子と第２のＩＣ内配線で接続され、前記第２の通信信号を受信したときに、前記第２の通信信号に含まれる前記第２の設定値を取り出す第２の通信部と、
前記第２の通信部から送られる前記第２の設定値を記憶する第２の記憶素子と、
前記第２の設定値および前記第２の制御信号に基づいて、前記少なくとも１つの第２のパワースイッチング素子をスイッチング制御する第２の駆動部とを備える、請求項７記載のパワーモジュール。
【請求項９】
前記第１のＩＣは、第３の端子を備え、
前記第１の端子と前記第３の端子は、前記第１のＩＣ内配線で接続され、
前記第２のＩＣは、
前記第３の端子と第３のワイヤ配線で接続される第４の端子と、
前記第４の端子と第２の内部配線で接続され、前記第２の通信信号を受信したときに、前記第２の通信信号に含まれる前記第２の設定値を取り出す第２の通信部と、
前記第２の通信部から送られる前記第２の設定値を記憶する第２の記憶素子と、
前記第２の設定値および前記第２の制御信号に基づいて、前記少なくとも１つの第２のパワースイッチング素子をスイッチング制御する第２の駆動部とを備える、請求項７記載のパワーモジュール。
【請求項１０】
前記共通バスと第４のワイヤ配線を通じて接続されるメモリＩＣを備え、
前記メモリＩＣは、前記第１の通信信号を受信したときに、前記第１の通信信号に含まれる前記第１の設定値を記憶するように構成され、前記第２の通信信号を受信したときに、前記第２の通信信号に含まれる前記第２の設定値を記憶するように構成される、請求項１記載のパワーモジュール。
【請求項１１】
前記メモリＩＣは、前記第１の設定値を記憶している場合に、前記第１の設定値を含む前記第１の通信信号を生成して、前記共通バスへ出力するように構成され、前記第２の設定値を記憶している場合に、前記第２の設定値を含む前記第２の通信信号を生成して、前記共通バスへ出力するように構成される、請求項１０記載のパワーモジュール。
【請求項１２】
前記共通バスと第４のワイヤ配線を通じて接続されるメモリＩＣを備え、
前記メモリＩＣは、前記第１の通信信号を受信したときに前記第１の通信信号を表わす情報を記憶するように構成され、前記第２の通信信号を受信したときに前記第２の通信信号を表わす情報を記憶するように構成される、請求項１記載のパワーモジュール。
【請求項１３】
前記メモリＩＣは、前記第１の通信信号を記憶している場合に、前記第１の通信信号を前記共通バスへ出力し、前記第２の通信信号を記憶している場合に、前記第２の通信信号を前記共通バスへ出力するように構成される、請求項１２記載のパワーモジュール。
【請求項１４】
前記第１の記憶素子は、互いに値が異なる複数の前記第１の設定値を記憶し、
前記第１のＩＣは、複数の前記第１の設定値のうちのいずれかを選択して、前記第１の駆動部に出力する第１のセレクタを備え、
前記パワーモジュールは、
切替信号を受ける設定切替端子を備え、
前記第１のＩＣは、前記設定切替端子と第５のワイヤ配線を通じて接続される第５の端子を備え、
前記第５の端子と前記第１のセレクタとが前記第１のＩＣ内配線を通じて接続され、
前記第１のセレクタが、前記切替信号に基づいて、複数の前記第１の設定値のうちのいずれを選択するかを切り替える、請求項８記載のパワーモジュール。
【請求項１５】
前記第２の記憶素子は、互いに値が異なる複数の前記第２の設定値を記憶し、
前記第２のＩＣは、複数の前記第２の設定値のうちのいずれかを選択して、前記第２の駆動部に出力する第２のセレクタを備え、
前記第１のＩＣは、前記第５の端子と前記第１のＩＣ内配線を通じて接続される第６の端子を備え、
前記第２のＩＣは、前記第６の端子と第６のワイヤ配線を通じて接続される第７の端子を備え、
前記第２のセレクタと前記第７の端子とが前記第２のＩＣ内配線を通じて接続され、
前記第２のセレクタが、前記切替信号に基づいて、複数の前記第２の設定値のうちのいずれを選択するかを切り替える、請求項１４記載のパワーモジュール。
【請求項１６】
前記第１のＩＣは、第３の端子を備え、
前記第１の通信部は、前記第２の通信信号を受信したときには、前記第２の通信信号に含まれる前記第２の設定値を表わす信号を前記第１のＩＣ内配線を通じて前記第３の端子に出力し、
前記第２のＩＣは、
前記第３の端子と第３のワイヤ配線で接続される第４の端子と、
前記第４の端子と第２の内部配線で接続され、前記第２の設定値を表わす信号を受信するバッファと、
前記バッファから送られる前記第２の設定値を記憶する第２の記憶素子と、
前記第２の設定値および前記第２の制御信号に基づいて、前記少なくとも１つの第２のパワースイッチング素子をスイッチング制御する第２の駆動部とを備える、請求項７記載のパワーモジュール。
【請求項１７】
前記第１のＩＣは、第８の端子を備え、
前記第８の端子と第７のワイヤ配線を通じて接続されるメモリＩＣを備え、
前記第１の通信部は、前記第１の通信信号を受信したときには前記第１の通信信号を前記第１のＩＣ内配線を通じて前記第８の端子へ出力し、前記第２の通信信号を受信したときには前記第２の通信信号を前記第１のＩＣ内配線を通じて前記第８の端子へ出力し、
前記メモリＩＣは、前記第１の通信信号を受信したときに、前記第１の通信信号を表わす情報を記憶するように構成され、前記第２の通信信号を受信したときに、前記第２の通信信号を表わす情報を記憶するように構成される、請求項７記載のパワーモジュール。
【請求項１８】
前記メモリＩＣは、前記第１の通信信号を表わす情報を記憶している場合に、前記第１の通信信号を前記第７のワイヤ配線および前記第８の端子を通じて前記第１の通信部へ送信し、前記第２の通信信号を表わす情報を記憶している場合に、前記第２の通信信号を前記第７のワイヤ配線および前記第８の端子を通じて前記第１の通信部へ送信するように構成される、請求項１７記載のパワーモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーモジュールに関し、特に設定値を記憶することができるパワーモジュールに関する。
【背景技術】
【０００２】
記憶素子に設定した値に応じて駆動能力を調整する技術が知られている。たとえば、特許文献１の半導体モジュールは、半導体素子と、半導体素子の制御電極を駆動する駆動回路と、駆動回路の出力である駆動電圧および駆動電流をそれぞれ調整する制御回路と、半導体素子の特性値の標準値からの偏差情報である設定値を記憶した記憶装置とを備える。制御回路は、半導体素子を駆動するに際して、設定値に従って、駆動電圧および駆動電流の少なくともいずれか一方を調整する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１４２３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
パワーモジュールでは、製造ばらつきによって、上アームと下アームのそれぞれで特性が異なる。したがって、上アームと下アームのそれぞれに設定値を記憶する記憶素子を設けることが必要となる。
【０００５】
特許文献１では、設定値を保持する記憶素子を複数個設ける場合、記憶素子ごとに外部から送られる設定値を受ける外部信号端子が必要となり、外部信号端子の数が増加する。
【０００６】
外部信号端子の数が増加すると、パワーモジュールのサイズが大きくなる、基板配線の工数が増える、設定信号生成のための外部のマイコンに多くのピン数が必要となるなどの問題が生じる。
【０００７】
それゆえに、本発明の目的は、外部信号端子の数を増加させることなく、外部から複数の記憶素子に設定値を伝送することができるパワーモジュールを提供することである。
【課題を解決するための手段】
【０００８】
本発明のパワーモジュールは、下アームを構成する少なくとも１つの第１のパワースイッチング素子と、上アームを構成する少なくとも１つの第２のパワースイッチング素子と、少なくとも１つの第１のパワースイッチング素子をスイッチング制御する第１のＩＣと、少なくとも１つの第２のパワースイッチング素子をスイッチング制御する第２のＩＣと、少なくとも１つの第１のパワースイッチング素子の第１の制御信号を受ける少なくとも１つの第１の制御信号端子と、少なくとも１つの第２のパワースイッチング素子の第２の制御信号を受ける少なくとも１つの第２の制御信号端子と、第１のＩＣのアドレスと第１のＩＣの第１の設定値を含む第１の通信信号、および第２のＩＣのアドレスと第２のＩＣの第２の設定値を含む第２の通信信号を受ける通信信号端子と、通信信号端子と接続し、第１の通信信号および第２の通信信号を伝送する共通バスとを備える。第１のＩＣは、共通バスを伝送する第１の通信信号を受信し、第１の通信信号に含まれる第１のＩＣの第１の設定値を記憶するように構成される。第２のＩＣは、共通バスを伝送する第２の通信信号を受信し、第２の通信信号に含まれる第２のＩＣの第２の設定値を記憶するように構成される。
【発明の効果】
【０００９】
本発明は、第１のＩＣのアドレスと第１のＩＣの第１の設定値を含む第１の通信信号、および第２のＩＣのアドレスと第２のＩＣの第２の設定値を含む第２の通信信号を受ける通信信号端子と、通信信号端子と接続し、第１の通信信号および第２の通信信号を伝送する共通バスとを備える。これによって、外部信号端子の数を増加させることなく、外部から複数の記憶素子に設定値を伝送することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１のパワーモジュール１０１の構成を表わす図である。
【図２】実施の形態１に係るパワーモジュール１０１の内部構造を示す平面図である。
【図３】実施の形態２のパワーモジュール１０２の内部構造を表わす図である。
【図４】実施の形態３のパワーモジュール１０３の内部構造を表わす図である。
【図５】実施の形態３に係るパワーモジュール１０３の内部構造を示す平面図である。
【図６】実施の形態４のパワーモジュール２０１の内部構造を表わす図である。
【図７】実施の形態４に係るパワーモジュール２０１の内部構造を示す平面図である。
【図８】実施の形態５のパワーモジュール３０１の内部構造を表わす図である。
【図９】実施の形態５に係るパワーモジュール３０１の内部構造を示す平面図である。
【図１０】実施の形態６のパワーモジュール４０１の内部構造を表わす図である。
【図１１】実施の形態６に係るパワーモジュール４０１の内部構造を示す平面図である。
【図１２】実施の形態７のパワーモジュール５０１の内部構造を表わす図である。
【図１３】実施の形態７に係るパワーモジュール５０１の内部構造を示す平面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。
実施の形態１．
図１は、実施の形態１のパワーモジュール１０１の構成を表わす図である。
【００１２】
図２は、実施の形態１に係るパワーモジュール１０１の内部構造を示す平面図である。
図１および図２を参照して、パワーモジュール１０１は、制御用電源端子Ｐ１，Ｎ１と、制御用接地端子Ｐ２，Ｎ２と、制御信号端子ＰＵ，ＰＶ，ＰＷ，ＮＵ，ＮＶ，ＮＷと、出力用電源端子Ｐと、出力信号端子Ｕ，Ｖ，Ｗと、出力用接地端子ＵＧ，ＶＧ，ＷＧと、通信信号端子ＣＭ１，ＣＭ２とを備える。
【００１３】
制御用電源端子Ｐ１，Ｎ１と、制御用接地端子Ｐ２，Ｎ２と、第２の制御信号端子ＰＵ，ＰＶ，ＰＷと、第１の制御信号端子ＮＵ，ＮＶ，ＮＷと、通信信号端子ＣＭ１，ＣＭ２とは、パワーモジュール１０１の第１の辺ＬＬに配置される。出力端子である出力用電源端子Ｐ、出力信号端子Ｕ，Ｖ，Ｗ、および出力用接地端子ＵＧ，ＶＧ，ＷＧは、パワーモジュール１０１の第２の辺ＬＲに配置される。
【００１４】
制御用電源端子Ｐ１，Ｎ１は、電圧ＶＣＣを受ける。
制御用接地端子Ｐ２，Ｎ２は、接地電圧ＧＮＤを受ける。
【００１５】
第１の制御信号端子ＮＵ，ＮＶ，ＮＷは、第１の制御信号ＵＮ，ＶＮ，ＷＮを受ける。
第２の制御信号端子ＰＵ，ＰＶ，ＰＷは、第２の制御信号ＵＰ，ＶＰ，ＷＰを受ける。
【００１６】
パワーモジュール１０１は、さらに、下アームを構成する低圧側パワースイッチング素子であるトランジスタＴ４〜Ｔ６と、トランジスタＴ４〜Ｔ６にそれぞれ逆並列に接続された還流ダイオードＤ４〜Ｄ６と、トランジスタＴ４〜Ｔ６を駆動する制御用集積回路（ＬＶＩＣ：Low Voltage Integrated Circuit）５２とを含む。ＬＶＩＣ５２は、第１のＩＣに相当する。トランジスタＴ４〜Ｔ６は、第１のパワースイッチング素子に相当する。
【００１７】
パワーモジュール１０１は、さらに、上アームを構成する高圧側パワースイッチング素子であるトランジスタＴ１〜Ｔ３と、トランジスタＴ１〜Ｔ３にそれぞれ逆並列に接続された還流ダイオードＤ１〜Ｄ３と、トランジスタＴ１〜Ｔ３を駆動する制御用集積回路（ＨＶＩＣ：High Voltage Integrated Circuit）２とを含む。ＨＶＩＣ２は、第２のＩＣに相当する。トランジスタＴ１〜Ｔ３は、第２のパワースイッチング素子に相当する。
【００１８】
トランジスタＴ１〜Ｔ６は、たとえば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子を用いることができるが、他のパワー半導体素子であっても良い。
【００１９】
通信信号端子ＣＭ１は、ＨＶＩＣ２およびＬＶＩＣ５２へのクロック信号ＣＬＫを受ける。
【００２０】
通信信号端子ＣＭ２は、ＨＶＩＣ２へのデータ信号ＤＨおよびＬＶＩＣ５２へのデータ信号ＤＬを受けるとともに、データ信号ＤＨおよびデータ信号ＤＬを出力する。データ信号ＤＬは、第１の通信信号に相当する。データ信号ＤＨは、第２の通信信号に相当する。データ信号ＤＨは、ＨＶＩＣ２のアドレスと、ＨＶＩＣ２の第２の設定値とを含む。データ信号ＤＬは、ＬＶＩＣ５２のアドレスと、ＬＶＩＣ５２の第１の設定値とを含む。
【００２１】
通信信号端子ＣＭ１およびＣＭ２は、ＨＶＩＣ２とＬＶＩＣ５２とで共通に利用される。
【００２２】
トランジスタＴ１は、ＨＶＩＣ２からの制御信号ＵＯＨをゲートに受け、コレクタが電源端子Ｐに接続され、エミッタが出力信号端子Ｕに接続される。トランジスタＴ２は、ＨＶＩＣ２からの制御信号ＶＯＨをゲートに受け、コレクタが電源端子Ｐに接続され、エミッタが出力信号端子Ｖに接続される。トランジスタＴ３は、ＨＶＩＣ２からの制御信号ＷＯＨをゲートに受け、コレクタが電源端子Ｐに接続され、エミッタが出力信号端子Ｗに接続される。
【００２３】
トランジスタＴ４は、ＬＶＩＣ５２からの制御信号ＵＯＬをゲートに受け、コレクタが出力信号端子Ｕに接続され、エミッタが出力用接地端子ＵＧに接続される。トランジスタＴ５は、ＬＶＩＣ５２からの制御信号ＶＯＬをゲートに受け、コレクタが出力信号端子Ｖに接続され、エミッタが出力用接地端子ＶＧに接続される。トランジスタＴ６は、ＬＶＩＣ５２からの制御信号ＷＯＬをゲートに受け、コレクタが出力信号端子Ｗに接続され、エミッタが出力用接地端子ＷＧに接続される。
【００２４】
ＬＶＩＣ５２は、ＶＣＣ端子と、ＧＮＤ端子と、ＵＮ端子と、ＶＮ端子と、ＷＮ端子と、ＣＮ１端子と、ＣＮ２端子とを備える。
【００２５】
ＶＣＣ端子は、制御用電源端子Ｎ１から電圧ＶＣＣを受ける。
ＧＮＤ端子は、制御用接地端子Ｎ２から接地電圧ＧＮＤを受ける。
【００２６】
ＵＮ端子，ＶＮ端子，ＷＮ端子は、第１の制御信号端子ＮＵ，ＮＶ，ＮＷから第１の制御信号ＵＮ，ＶＮ，ＷＮを受ける。
【００２７】
ＣＮ１端子は、通信信号端子ＣＭ１からクロック信号ＣＬＫを受ける。
ＣＮ２端子は、通信信号端子ＣＭ２からデータ信号ＤＨおよびデータ信号ＤＬを受けるとともに、データ信号ＤＬを通信信号端子ＣＭ２へ出力する。
【００２８】
ＬＶＩＣ５２は、第１の駆動部５３と、第１の記憶素子５４と、第１の通信部５５とを備える。ＬＶＩＣ５２は、各構成要素間を接続する第１のＩＣ内配線３２９を備える。
【００２９】
第１の記憶素子５４は、第１の設定値ＬＳを記憶する。第１の設定値ＬＳは、たとえば、トランジスタＴ４〜Ｔ６の設計中心値からの特性偏差の情報、またトランジスタＴ４〜Ｔ６を設計中心値で動作させるための条件を表わす情報である。トランジスタＴ４〜Ｔ６の設計中心値は、制御信号ＵＮ，ＶＮ，ＷＮの大きさの設計中心値、および制御信号ＵＮ，ＶＮ，ＷＮのタイミングの設計中心値を含む。
【００３０】
第１の駆動部５３は、第１の記憶素子５４に記憶されている第１の設定値ＬＳと、制御信号ＵＮ，ＶＮ，ＷＮとに基づいて、トランジスタＴ４〜Ｔ６をオンまたはオフ制御する制御信号ＵＯＬ，ＶＯＬ，ＷＯＬを出力することによって、トランジスタＴ４〜Ｔ６の駆動能力を制御する。
【００３１】
第１の通信部５５は、ＣＮ１端子からのクロック信号ＣＬＫを受けて、クロック信号ＣＬＫをデータ信号ＤＬの受信に用いる。第１の通信部５５は、クロック信号ＣＬＫに基づいて、ＣＮ２端子からのデータ信号ＤＬを受けて、データ信号ＤＬに含まれる第１の設定値ＬＳを第１の記憶素子５４に出力する。第１の通信部５５は、第１の記憶素子５４から読み出した第１の設定値ＬＳを含むデータ信号ＤＬをＣＮ２端子へ出力する。
【００３２】
ＨＶＩＣ２は、ＶＣＣ端子と、ＧＮＤ端子と、ＵＰ端子と、ＶＰ端子と、ＷＰ端子と、ＣＰ１端子と、ＣＰ２端子とを備える。
【００３３】
ＶＣＣ端子は、制御用電源端子Ｐ１から電圧ＶＣＣを受ける。
ＧＮＤ端子は、制御用接地端子Ｐ２から接地電圧ＧＮＤを受ける。
【００３４】
ＵＰ端子，ＶＰ端子，ＷＰ端子は、第２の制御信号端子ＰＵ，ＰＶ，ＰＷから第２の制御信号ＵＰ，ＶＰ，ＷＰを受ける。
【００３５】
ＣＰ１端子は、通信信号端子ＣＭ１からクロック信号ＣＬＫを受ける。
ＣＰ２端子は、通信信号端子ＣＭ２からデータ信号ＤＨおよびデータ信号ＤＬを受けるとともに、データ信号ＤＨを通信信号端子ＣＭ２へ出力する。
【００３６】
ＨＶＩＣ２は、第２の駆動部３と、第２の記憶素子４と、第２の通信部５とを備える。ＨＶＩＣ２は、各構成要素間を接続する第２のＩＣ内配線６２３を備える。
【００３７】
第２の記憶素子４は、第２の設定値ＨＳを記憶する。第２の設定値ＨＳは、トランジスタＴ１〜Ｔ３の設計中心値からの特性偏差の情報、またトランジスタＴ１〜Ｔ３を設計中心値で動作させるための条件を表わす情報である。トランジスタＴ１〜Ｔ３の設計中心値は、制御信号ＵＰ，ＶＰ，ＷＰの大きさの設計中心値、および制御信号ＵＰ，ＶＰ，ＷＰのタイミングの設計中心値を含む。
【００３８】
第２の駆動部３は、記憶素子に記憶されている第２の設定値ＨＳと、第２の制御信号ＵＰ，ＶＰ，ＷＰとに基づいて、トランジスタＴ１〜Ｔ３をオンまたはオフ制御する制御信号ＵＯＨ，ＶＯＨ，ＷＯＨを出力することによって、トランジスタＴ１〜Ｔ３の駆動能力を制御する。
【００３９】
第２の通信部５は、ＣＰ１端子からのクロック信号ＣＬＫを受けて、クロック信号ＣＬＫをデータ信号ＤＨの受信に利用する。第２の通信部５は、クロック信号ＣＬＫに基づいて、ＣＰ２端子からのデータ信号ＤＨを受けて、データ信号ＤＨに含まれる第２の設定値ＨＳを第２の記憶素子４に出力する。第２の通信部５は、第２の記憶素子４から読み出した第２の設定値ＨＳを含むデータ信号ＤＨをＣＰ２端子へ出力する。
【００４０】
パワーモジュール１０１は、通信信号端子ＣＭ１と接続し、クロック信号ＣＬＫを伝送するクロック用共通バス２２１を備える。
【００４１】
クロック用共通バス２２１は、第２のワイヤ配線２２５によって、ＨＶＩＣ２のＣＰ１端子と接続する。クロック用共通バス２２１は、第１のワイヤ配線２２３によって、ＬＶＩＣ５２のＣＮ１端子と接続する。
【００４２】
パワーモジュール１０１は、通信信号端子ＣＭ２と接続し、データ信号ＤＬおよびデータ信号ＤＨを伝送するデータ用共通バス２２２を備える。
【００４３】
データ用共通バス２２２は、第２のワイヤ配線２２６によって、ＨＶＩＣ２のＣＰ２端子と接続する。データ用共通バス２２２は、第１のワイヤ配線２２４によって、ＬＶＩＣ５２のＣＮ２端子と接続する。
【００４４】
クロック用共通バス２２１およびデータ用共通バス２２２は、Ｉ２Ｃの規格に従うシリアルバスである。
【００４５】
通信信号端子ＣＭ１は、クロック信号ＣＬＫを受信する。クロック信号ＣＬＫは、クロック用共通バス２２１に出力される。クロック信号ＣＬＫは、Ｉ２Ｃプロトコルに従って伝送される。
【００４６】
ＬＶＩＣ５２の第１の通信部５５は、クロック用共通バス２２１、第１のワイヤ配線２２３、第１の端子ＣＮ１および第１のＩＣ内配線３２９を通じて、クロック信号ＣＬＫを受信する。第１の通信部５５は、受信したクロック信号ＣＬＫに基づいて、データ信号ＤＬを受信する。
【００４７】
ＨＶＩＣ２の第２の通信部５は、クロック用共通バス２２１、第２のワイヤ配線２２５、第２の端子ＣＰ１および第２のＩＣ内配線６２３を通じて、クロック信号ＣＬＫを受信する。第２の通信部５は、受信したクロック信号ＣＬＫに基づいて、データ信号ＤＨを受信する。
【００４８】
通信信号端子ＣＭ２は、データ信号ＤＨおよびデータ信号ＤＬを受信する。データ信号ＤＨおよびデータ信号ＤＬは、データ用共通バス２２２に出力される。データ信号ＤＨおよびデータ信号ＤＬは、Ｉ２Ｃプロトコルに従って伝送される。
【００４９】
ＬＶＩＣ５２の第１の通信部５５は、データ用共通バス２２２、第１のワイヤ配線２２４、第１の端子ＣＮ２および第１のＩＣ内配線３２９を通じてデータ信号を受信する。第１の通信部５５は、受信したデータ信号のうちＬＶＩＣ５２のアドレスを含むデータ信号ＤＬをクロック信号ＣＬＫに基づいて取り込む。第１の通信部５５は、データ信号ＤＬに含まれるＬＶＩＣ５２の第１の設定値ＬＳを第１の記憶素子５４に書込む。
【００５０】
ＨＶＩＣ２の第２の通信部５は、データ用共通バス２２２、第２のワイヤ配線２２６、第２の端子ＣＰ２および第２のＩＣ内配線６２３を通じてデータ信号ＤＬおよびＤＨを受信する。第２の通信部５は、受信したデータ信号のうちＨＶＩＣ２のアドレスを含むデータ信号ＤＨをクロック信号ＣＬＫに基づいて取り込む。第２の通信部５は、データ信号ＤＨに含まれるＨＶＩＣ２の第２の設定値ＨＳを第２の記憶素子４に書込む。
【００５１】
ＬＶＩＣ５２の第１の通信部５５は、端子ＣＮ２、第１のワイヤ配線２２４、およびデータ用共通バス２２２を通じて、第１の記憶素子５４から読み出した第１の設定値ＬＳを含むデータ信号ＤＬを通信信号端子ＣＭ２へ送信する。ＨＶＩＣ２の第２の通信部５は、端子ＣＰ２、第２のワイヤ配線２２６、およびデータ用共通バス２２２を通じて、第２の記憶素子４から読み出した第２の設定値ＨＳを含むデータ信号ＤＨを通信信号端子ＣＭ２へ送信する。
【００５２】
なお、図２に示すように、ＨＶＩＣ２、ＬＶＩＣ５２、トランジスタＴ１〜Ｔ６、ダイオードＤ１〜Ｄ６、端子ＰＵ，ＰＶ，ＰＷ，Ｐ１，Ｐ２，ＮＵ，ＮＶ，ＮＷ，Ｎ１，Ｎ２の間もワイヤ配線によって相互に接続されている。
【００５３】
本実施の形態によれば、バス通信機能を有することで、外部から複数の駆動ＩＣに設定値を伝送する場合でも、各駆動ＩＣ用に信号端子を設ける必要がない。したがって、区層ＩＣの数に比例して信号端子数が増加する従来技術よりも、装置のサイズおよび基板配線数などを削減することができる。
【００５４】
また、従来技術では駆動ＩＣから設定値を外部へ出力する場合は、別途信号端子が必要となるが、本実施の形態で採用するバス通信は、書き込み(設定)にも読み出しにも対応しているため、読み出しのために別途端子を設ける必要がない。
【００５５】
なお、上記の実施形態では、クロックとデータの２つの信号を利用する通信方式を想定しているが、その他の通信方式でも良い。
【００５６】
実施の形態２．
図３は、実施の形態２のパワーモジュール１０２の内部構造を表わす図である。
【００５７】
本実施の形態では、通信信号端子ＣＭ１およびＣＭ２が、ＨＶＩＣ２に接続される第２の制御信号端子ＰＵ，ＰＶ，ＰＷと、ＬＶＩＣ５２に接続される第１の制御信号端子ＮＵ，ＮＶ，ＮＷの間に配置されている。
【００５８】
クロック用共通バス２２１は、ＨＶＩＣ２にもＬＶＩＣ５２にも隣接している。そのため、クロック用共通バス２２１とＨＶＩＣ２の第２の端子ＣＰ１とを接続する第２のワイヤ配線２２５、クロック用共通バス２２１とＬＶＩＣ５２の端子ＣＮ１とを接続する第１のワイヤ配線２２３の長さを短くできる。
【００５９】
データ用共通バス２２２は、ＨＶＩＣ２にもＬＶＩＣ５２にも隣接している。そのため、データ用共通バス２２２とＨＶＩＣ２の端子ＣＰ２とを接続する第２のワイヤ配線２２６、データ用共通バス２２２とＬＶＩＣ５２の第１の端子ＣＮ２とを接続する第１のワイヤ配線２２４の長さを短くできる。
【００６０】
本実施形態によれば、ワイヤ配線、データ用共通バス、およびクロック用共通バスが長くなるのを回避できる。これによって、パワーモジュール１０２のサイズを小さくできる。
【００６１】
実施の形態３．
図４は、実施の形態３のパワーモジュール１０３の内部構造を表わす図である。
【００６２】
図５は、実施の形態３に係るパワーモジュール１０３の内部構造を示す平面図である。
実施の形態３のパワーモジュール１０３が、実施の形態１のパワーモジュール１０１と相違する点について説明する。
【００６３】
通信信号端子ＣＭ１は、クロック用共通バス２２１と接続される。クロック用共通バス２２１は、ＬＶＩＣ５２の第１の端子ＣＮ１と第１のワイヤ配線２２３を通じて接続される。実施の形態１と異なり、クロック用共通バス２２１は、ＨＶＩＣ２と接続されない。
【００６４】
通信信号端子ＣＭ２は、データ用共通バス２２２と接続される。データ用共通バス２２２は、ＬＶＩＣ５２の第１の端子ＣＮ２と第１のワイヤ配線２２４を通じて接続される。実施の形態１と異なり、データ用共通バス２２２は、ＨＶＩＣ２と接続されない。
【００６５】
ＬＶＩＣ５２は、実施の形態１で説明した端子に加えて、第３の端子Ｌ１，Ｌ２を備える。第１のＩＣ内配線３２９は、クロック用共通バス２２１およびデータ用共通バス２２２を構成する金属フレームよりも配線幅が小さい。
【００６６】
ＬＶＩＣ５２の端子ＣＮ１と端子Ｌ１とが第１のＩＣ内配線３２９を通じて接続される。
【００６７】
ＬＶＩＣ５２の第１の端子ＣＮ２と端子Ｌ２とが第１のＩＣ内配線３２９を通じて接続される。
【００６８】
ＨＶＩＣ２は、第２の端子ＣＰ１およびＣＰ２の代わりに、第４の端子Ｈ１，Ｈ２を備える。
【００６９】
第４の端子Ｈ１は、ＬＶＩＣ５２の第３の端子Ｌ１と第３のワイヤ配線３９１を通じて接続される。第４の端子Ｈ１は、第２のＩＣ内配線６２３を通じて、第２の通信部５と接続される。
【００７０】
第４の端子Ｈ２は、ＬＶＩＣ５２の第３の端子Ｌ２と第３のワイヤ配線３９２を通じて接続される。第４の端子Ｈ２は、第２のＩＣ内配線６２３を通じて、第２の通信部５と接続される。
【００７１】
ＬＶＩＣ５２の第１の通信部５５は、通信信号端子ＣＭ１、クロック用共通バス２２１、第１のワイヤ配線２２３、第１の端子ＣＮ１、および第１のＩＣ内配線３２９を通じて、クロック信号ＣＬＫを受信する。
【００７２】
ＨＶＩＣ５２の第２の通信部５は、通信信号端子ＣＭ１、クロック用共通バス２２１、第１のワイヤ配線２２３、第１の端子ＣＮ１、第１のＩＣ内配線３２９、第３の端子Ｌ１、第３のワイヤ配線３９１、第４の端子Ｈ１、および第２のＩＣ内配線６２３を通じて、クロック信号ＣＬＫを受信する。
【００７３】
ＬＶＩＣ５２の第１の通信部５５は、通信信号端子ＣＭ２、データ用共通バス２２２、第１のワイヤ配線２２４、第１の端子ＣＮ２、および第１のＩＣ内配線３２９を通じてデータ信号を受信する。第１の通信部５５は、受信したデータ信号のうちＬＶＩＣ５２のＩＤを含むデータ信号ＤＬをクロック信号ＣＬＫに基づいて取り込む。第１の通信部５５は、データ信号ＤＬに含まれるＬＶＩＣ５２の第１の設定値ＬＳを第１の記憶素子５４に書込む。
【００７４】
ＨＶＩＣ２の第２の通信部５は、通信信号端子ＣＭ２、データ用共通バス２２２、第１のワイヤ配線２２４、第１の端子ＣＮ２、第１のＩＣ内配線３２９、第３の端子Ｌ２、第３のワイヤ配線３９２、第４の端子Ｈ２、および第２のＩＣ内配線６２３を通じてデータ信号を受信する。第２の通信部５は、受信したデータ信号のうちＨＶＩＣ２のＩＤを含むデータ信号ＤＨをクロック信号ＣＬＫに基づいて取り込む。第２の通信部５は、データ信号ＤＨに含まれるＨＶＩＣ２の第２の設定値ＨＳを第２の記憶素子４に書込む。
【００７５】
ＬＶＩＣ５２の第１の通信部５５は、第１のＩＣ内配線３２９、第１の端子ＣＮ２、第１のワイヤ配線２２４、データ用共通バス２２２、および通信信号端子ＣＭ２を通じて、データ信号ＤＬを通信信号端子ＣＭ２へ送信する。
【００７６】
ＨＶＩＣ２の第２の通信部５は、第２のＩＣ内配線６２３、第４の端子Ｈ２、第３のワイヤ配線３９２、第３の端子Ｌ２、第１のＩＣ内配線３２９、第１の端子ＣＮ２、第１のワイヤ配線２２４、データ用共通バス２２２、および通信信号端子ＣＭ２を通じて、データ信号ＤＨを通信信号端子ＣＭ２へ送信する。
【００７７】
本実施の形態では、第１のＩＣ内配線３２９を利用してＨＶＩＣ２へデータ信号ＤＬを伝達する。ＩＣ内配線は金属フレームよりも配線幅を小さいので、パワーモジュールのサイズを小さくすることができる。
【００７８】
実施の形態４．
図６は、実施の形態４のパワーモジュール２０１の内部構造を表わす図である。
【００７９】
図７は、実施の形態４に係るパワーモジュール２０１の内部構造を示す平面図である。
実施の形態４のパワーモジュール２０１が、実施の形態３のパワーモジュール１０３と相違する点について説明する。
【００８０】
パワーモジュール２０１は、メモリＩＣ２５３を備える。メモリＩＣ２５３は、不揮発性の記憶素子である。
【００８１】
クロック用共通バス２２１は、ＬＶＩＣ５２の第１の端子ＣＮ１と第１のワイヤ配線２２３を通じて接続されるとともに、メモリＩＣ２５３の端子Ｍ１と第４のワイヤ配線３２５を通じて接続される。
【００８２】
データ用共通バス２２２は、ＬＶＩＣ５２の第１の端子ＣＮ２と第１のワイヤ配線２２４を通じて接続されるとともに、メモリＩＣ２５３の端子Ｍ２と第４のワイヤ配線３２６を通じて接続される。
【００８３】
メモリＩＣ２５３は、通信信号端子ＣＭ１、クロック用共通バス２２１、第４のワイヤ配線３２５、および端子Ｍ１を通じて、クロック信号ＣＬＫを受信する。メモリＩＣ２５３は、受信したクロック信号ＣＬＫに基づいて、データ信号を受信する。
【００８４】
メモリＩＣ２５３は、通信信号端子ＣＭ２、データ用共通バス２２２、第４のワイヤ配線３２６、および端子Ｍ２を通じて、クロック信号ＣＬＫに基づいて、データ信号ＤＨおよびＤＬを受信する。メモリＩＣ２５３は、データ信号ＤＬを受信したときには、受信したデータ信号ＤＬを表わす情報を記憶する。メモリＩＣ２５３は、データ信号ＤＨを受信したときには、受信したデータ信号ＤＨを表わす情報を記憶する。
【００８５】
電源投入時およびリセット動作時に、メモリＩＣ２５３は、データ信号ＤＬを表わす情報を記憶している場合には、端子Ｍ２、第４のワイヤ配線３２６を通じて、データ用共通バス２２２に、データ信号ＤＬを出力する。
【００８６】
電源投入時およびリセット動作時に、メモリＩＣ２５３は、データ信号ＤＨを表わす情報を記憶している場合には、端子Ｍ２、第４のワイヤ配線３２６を通じて、データ用共通バス２２２に、データ信号ＤＨを出力する。
【００８７】
データ用共通バス２２２に供給されたデータ信号ＤＬおよびデータ信号ＤＨは、第１のワイヤ配線２２４、第１の端子ＣＮ２、および第１のＩＣ内配線３２９を通じて、ＬＶＩＣ５２の第１の通信部５５に伝送される。データ用共通バス２２２に供給されたデータ信号ＤＬおよびデータ信号ＤＨは、第１のワイヤ配線２２４、第１の端子ＣＮ２、第１のＩＣ内配線３２９、第３の端子Ｌ２、第３のワイヤ配線３９２、および第２のＩＣ内配線６２３を通じて、ＨＶＩＣ２の第２の通信部５に伝送される。
【００８８】
ＨＶＩＣ２の第２の記憶素子４およびＬＶＩＣ５２の第１の記憶素子５４として、揮発性のタイプ(例えばＳＲＡＭ、フリップフロップ)または不揮発性のタイプ(例えば、フラッシュメモリ、ＥＥＰＲＯＭ）を用いることができる。いずれのタイプの記憶素子を用いたとしても、高電圧を扱うために設定値が雑音などで壊れる可能性がある。
【００８９】
本実施の形態では、ＨＶＩＣ２の第２の設定値ＨＳを含むデータ信号ＤＨを表わす情報およびＬＶＩＣ５２の第１の設定値ＬＳを含むデータ信号ＤＬを表わす情報がメモリＩＣ２５３にも保持される。例えば、電源投入時、またはＨＶＩＣ２およびＬＶＩＣ５２の電源が下限電圧にかかりリセット動作したときに、メモリＩＣ２５３から、ＨＶＩＣ２、ＬＶＩＣ５２にデータ信号ＤＬ、ＤＨを転送することによって、外部から設定値を再入力する手間を省くことができる。
【００９０】
実施の形態４の変形例．
実施の形態４では、メモリＩＣ２５３は、データ信号ＤＨおよびデータ信号ＤＬをそのまま記憶することとしたが、これに限定されるものではない。
【００９１】
メモリＩＣ２５３は、データ信号ＤＬを受信したときには、データ信号ＤＬに含まれる第１の設定値ＬＳを記憶する。
【００９２】
メモリＩＣ２５３は、データ信号ＤＨを受信したときには、データ信号ＤＨに含まれる第２の設定値ＨＳを記憶する。
【００９３】
電源投入時およびリセット動作時に、メモリＩＣ２５３は、第１の設定値ＬＳを記憶している場合には、記憶している第１の設定値ＬＳを含むデータ信号ＤＬを生成して、端子Ｍ２、および第４のワイヤ配線３２６を通じて、データ用共通バス２２２に出力する。
【００９４】
電源投入時およびリセット動作時に、メモリＩＣ２５３は、第２の設定値ＨＳを記憶している場合には、記憶している第２の設定値ＨＳを含むデータ信号ＤＨを生成して、端子Ｍ２、および第４のワイヤ配線３２６を通じて、データ用共通バス２２２に出力する。第１の通信部５５は、受信したクロック信号ＣＬＫに基づいて、データ信号ＤＬを受信する。
【００９５】
実施の形態５．
図８は、実施の形態５のパワーモジュール３０１の内部構造を表わす図である。
【００９６】
図９は、実施の形態５に係るパワーモジュール３０１の内部構造を示す平面図である。
実施の形態５のパワーモジュール３０１が、実施の形態３のパワーモジュール１０３と相違する点について説明する。
【００９７】
パワーモジュール３０１は、設定切替端子ＳＥを備える。
ＬＶＩＣ５２は、レジスタ７８およびレジスタ７９を備える第１の記憶素子７７と、第５の端子Ｓ１と、第６の端子Ｌ３とを備える。レジスタ７８は、第１の設定値としてある値ＬＳ１を記憶する。レジスタ７９は、第１の設定値として別の値ＬＳ２を記憶する。第１のセレクタＳＬ２は、選択信号ＳＬに従って、レジスタ７８の出力とレジスタ７９のいずれか選択して、第１の駆動部５３に出力する。たとえば、第１のセレクタＳＬ２は、選択信号ＳＬがハイレベルのときには、レジスタ７８に記憶されている第１の設定値ＬＳ１を出力し、選択信号ＳＬがロウレベルのときには、レジスタ７９に記憶されている第１の設定値ＬＳ２を出力する。
【００９８】
ＨＶＩＣ２は、レジスタ７５およびレジスタ７６を備える第２の記憶素子７４を備える。レジスタ７５は、第２の設定値としてある値ＨＳ１を記憶する。レジスタ７６は、第２の設定値として別の値ＨＳ２を記憶する。第２のセレクタＳＬ１は、選択信号ＳＬに従って、レジスタ７５の出力とレジスタ７６のいずれか選択して、第２の駆動部３に出力する。たとえば、第２のセレクタＳＬ１は、選択信号ＳＬがハイレベルのときには、レジスタ７５に記憶されている第２の設定値ＨＳ１を出力し、選択信号ＳＬがロウレベルのときには、レジスタ７６に記憶されている第２の設定値ＨＳ２を出力する。
【００９９】
設定切替端子ＳＥは、選択信号ＳＬを受ける。
設定切替端子ＳＥは、内部配線３８１に接続される。内部配線３８１は、第５のワイヤ配線３８２によって、ＬＶＩＣ５２の第５の端子Ｓ１と接続する。
【０１００】
ＬＶＩＣ５２の端子Ｓ１が第１のＩＣ内配線３２９に接続される。第１のＩＣ内配線３２９が、ＬＶＩＣ５２の第１のセレクタＳＬ２、および第６の端子Ｌ３に接続される。
【０１０１】
ＨＶＩＣ２は、第７の端子Ｈ３を備える。
ＬＶＩＣ５２の第６の端子Ｌ３と、ＨＶＩＣ２の第７の端子Ｈ３とが第６のワイヤ配線４１１を通じて接続される。
【０１０２】
ＨＶＩＣ２の第７の端子Ｈ３が第２のＩＣ内配線６２３を通じて、第２のセレクタＳＬ１と接続する。
【０１０３】
ＬＶＩＣ５２の第１のセレクタＳＬ２は、設定切替端子ＳＥ、内部配線３８１、第５のワイヤ配線３８２、第５の端子Ｓ１、および第１のＩＣ内配線３２９を通じて、選択信号ＳＬを受ける。
【０１０４】
ＨＶＩＣ２の第２のセレクタＳＬ１は、設定切替端子ＳＥ、内部配線３８１、第５のワイヤ配線３８２、第５の端子Ｓ１、第１のＩＣ内配線３２９、第６の端子Ｌ３、第６のワイヤ配線４１１、第７の端子Ｈ３、および第２のＩＣ内配線６２３を通じて、選択信号ＳＬを受ける。
【０１０５】
実施の形態１〜５によれば、データ信号ＤＨおよびＤＬの通信は、設定値以外にも通信制御のための通信（例えば、アドレスを送るなど)が必要であり、通信オーバーヘッドが大きい。そのため、設定をすぐに切り替えることができない。本実施の形態では、予め複数の設定値を記憶素子内に設定しておき、外部からの切り替え信号に応じて設定値を切り替えることで、短時間で設定を切り替えることができる。
【０１０６】
実施の形態６．
図１０は、実施の形態６のパワーモジュール４０１の内部構造を表わす図である。
【０１０７】
図１１は、実施の形態６に係るパワーモジュール４０１の内部構造を示す平面図である。
【０１０８】
実施の形態６のパワーモジュール４０１が、実施の形態３のパワーモジュール１０３と相違する点について説明する。
【０１０９】
ＬＶＩＣ２の第３の端子Ｌ１およびＬ２は、第１の端子ＣＮ１およびＣＮ２と直接接続されずに、第１の通信部６５を介して接続される。
【０１１０】
ＬＶＩＣ５２の第１の通信部６５は、クロック信号ＣＬＫを受信したときには、データ信号ＤＨおよびＤＬの受信に使用するとともに、クロック信号ＣＬＫを第１のＩＣ内配線３２９を通じて、第３の端子Ｌ１へ出力する。
【０１１１】
ＬＶＩＣ５２の第１の通信部６５は、データ信号ＤＨを受信したときには、データ信号ＤＨをそのまま出力するのではなく、データ信号ＤＨに含まれるＨＶＩＣ２の第２の設定値ＨＳを表わす信号を第１のＩＣ内配線３２９を通じて、第３の端子Ｌ２へ出力する。
【０１１２】
ＨＶＩＣ２のバッファ２５は、第３の端子Ｌ１、第３のワイヤ配線３９１、第４の端子Ｈ１、および第２のＩＣ内配線６２３を通じて、クロック信号ＣＬＫを受信する。バッファ２５は、クロック信号ＣＬＫを受信したときに、クロック信号ＣＬＫを第２の設定値ＨＳを表わす信号の受信に用いる。
【０１１３】
ＨＶＩＣ２のバッファ２５は、第３の端子Ｌ２、第３のワイヤ配線３９２、第４の端子Ｈ２、および第２のＩＣ内配線６２３を通じて、第２の設定値ＨＳを表わす信号を受信する。バッファ２５は、第２の設定値ＨＳを表わす信号を受信したときに、第２の設定値ＨＳを第２の記憶素子４に書込む。
【０１１４】
通信部は、Ｉ２Ｃのようなプロトコルの解釈および処理が必要であるため、多くの演算素子が必要となる。特にＨＶＩＣ２は、高耐圧の特殊なＩＣであり製造プロセスの微細化が難しいため、通信部の搭載には大きな回路面積が必要となる。本実施の形態では、ＬＶＩＣ５２に搭載した第１の通信部６５がプロトコルの解釈を担うので、ＨＶＩＣ２には、通信部を設けるのではなく、第２の設定値ＨＳを表わす信号を受けるバッファを備えればよいので、ＨＶＩＣ２の構成を簡易にすることができる。これによって、ＨＶＩＣ２の回路面積を小さくし、チップサイズを小さくすることができる。
【０１１５】
実施の形態７．
図１２は、実施の形態７のパワーモジュール５０１の内部構造を表わす図である。
【０１１６】
図１３は、実施の形態７に係るパワーモジュール５０１の内部構造を示す平面図である。
【０１１７】
実施の形態７のパワーモジュール５０１が、実施の形態６のパワーモジュール４０１と相違する点について説明する。
【０１１８】
パワーモジュール５０１は、さらにメモリＩＣ５５３を備える。
ＬＶＩＣ５２は、第８の端子Ｌ４，Ｌ５を備える。
【０１１９】
メモリＩＣ５５３の端子Ｍ３は、第８の端子Ｌ４と第７のワイヤ配線３９３を通じて接続される。
【０１２０】
第１の通信部６５は、クロック信号ＣＬＫを受信したときには、クロック信号ＣＬＫを第１のＩＣ内配線３２９を通じて第８の端子Ｌ４へ出力する。クロック信号ＣＬＫは、第８の端子Ｌ４、および第７のワイヤ配線３９３を通じて、メモリＩＣ５５３の端子Ｍ３に送られる。
【０１２１】
メモリＩＣ５５３の端子Ｍ４は、第８の端子Ｌ５と第７のワイヤ配線３９４を通じて接続される。
【０１２２】
第１の通信部６５は、データ信号ＤＬを受信したときには、データ信号ＤＬを第１のＩＣ内配線３２９を通じて第８の端子Ｌ５へ出力する。データ信号ＤＬは、第８の端子Ｌ４、および第７のワイヤ配線３９４を通じて、メモリＩＣ５５３の端子Ｍ４に送られる。メモリＩＣ５５３は、データ信号ＤＬを受信したときに、データ信号ＤＬを表わす情報を記憶するように構成される。
【０１２３】
第１の通信部６５は、データ信号ＤＨを受信したときに、データ信号ＤＨを第１のＩＣ内配線３２９を通じて第８の端子Ｌ５へ出力する。データ信号ＤＨは、第８の端子Ｌ４、および第７のワイヤ配線３９４を通じて、メモリＩＣ５５３の端子Ｍ４に送られる。メモリＩＣ５５３は、データ信号ＤＨを受信したときに、データ信号ＤＨを表わす情報を記憶するように構成される。
【０１２４】
電源投入時およびリセット動作時に、第１の通信部６５は、データ送信要求を第１のＩＣ内配線３２９を通じて第８の端子Ｌ５へ出力する。データ送信要求は、第８の端子Ｌ４、第７のワイヤ配線３９４、メモリＩＣ５５３の端子Ｍ４に送られる。
【０１２５】
メモリＩＣ５５３は、データ送信要求を受信したときに、データ信号ＤＬを表わす情報を記憶している場合に、データ信号ＤＬを端子Ｍ４、第７のワイヤ配線３９４、第８の端子Ｌ５、および第１のＩＣ内配線３２９を通じて第１の通信部６５へ送信する。第１の通信部６５は、データ信号ＤＬを受信したときには、データ信号ＤＬに含まれるＬＶＩＣ５２の第１の設定値ＬＳを第１の記憶素子５４へ出力する。
【０１２６】
メモリＩＣ５５３は、データ送信要求を受信したときに、データ信号ＤＨを表わす情報を記憶している場合に、データ信号ＤＨを端子Ｍ４、第７のワイヤ配線３９４、第８の端子Ｌ５、および第１のＩＣ内配線３２９を通じて第１の通信部６５へ送信する。第１の通信部６５は、データ信号ＤＨを受信したときには、データ信号ＤＨに含まれるＨＶＩＣ２の第２の設定値ＨＳを表わす信号を第１のＩＣ内配線３２９を通じて、第３の端子Ｌ２へ出力する。ＨＶＩＣ２の第２の設定値ＨＳを表わす信号は、第３のワイヤ配線３９２、第４の端子Ｈ２、および第２のＩＣ内配線６２３を通じて、バッファ２５に送られる。バッファ２５は、第２の設定値ＨＳを第２の記憶素子４に出力する。
【０１２７】
ＨＶＩＣ２およびＬＶＩＣ５２は高電圧を扱うために設定値が雑音などで壊れる可能性がある。本実施の形態では、ＨＶＩＣ２の設定値およびＬＶＩＣ５２の設定値をメモリＩＣ５５３にも保持しておくことによって、設定値が壊れた場合、外部から再度設定信号を入力する必要がなくなり、利便性を改善することができる。
【０１２８】
本実施の形態では、外部とＬＶＩＣ５２の通信においては、外部が通信マスタ、ＬＶＩＣ５２側が通信スレーブとなる。メモリＩＣ５５３とＬＶＩＣ５２の通信においては、ＬＶＩＣ５２側が通信マスタ、メモリＩＣ５５３側が通信スレーブとなる。したがって、配線を別々にすることができるとともに、通信部の役割を固定できるため、ＬＶＩＣ５２の第１の通信部６５の回路規模を小さくでき、チップを低コストにできる。
【０１２９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１３０】
２  ＨＶＩＣ、３  第２の駆動部、４，７４  第２の記憶素子、５  第２の通信部、２５  バッファ、５２  ＬＶＩＣ、５３  第１の駆動部、５４，７７  第１の記憶素子、５５，６５  第１の通信部、７５，７６，７８，７９  レジスタ、１０１，１０２，１０３，２０１，３０１，４０１，５０１  パワーモジュール、２２１  クロック用共通バス、２２２  データ用共有バス、２２３，２２４，２２５，２２６，３２５，３２６，３８２，３９１，３９２，３９３，３９４  ワイヤ配線、２５３，５５３  メモリＩＣ、３２９  第１のＩＣ内配線、６２３  第２のＩＣ内配線、ＳＬ１，ＳＬ２  セレクタ、Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６  トランジスタ、Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６  ダイオード、ＰＵ，ＰＶ，ＰＷ，ＮＵ，ＮＶ，ＮＷ，Ｐ１，Ｐ２，Ｎ１，Ｎ２，ＣＭ１，ＣＭ２，Ｐ，Ｕ，Ｖ，Ｗ，ＵＧ，ＶＧ，ＷＧ，ＵＰ，ＶＰ，ＷＰ，Ｐ１，Ｐ２，ＮＵ，ＮＶ，ＮＷ，Ｎ１，Ｎ２，ＣＭ１，ＣＭ２，ＵＰＨ，ＶＵＳ，ＶＶＳ，ＷＯＨ，ＶＷＳ，ＵＯＬ，ＶＯＬ，ＷＯＬ，Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｈ１，Ｈ２，Ｈ３  端子。 
【図１】
2019057985.tif 000003
【図２】
2019057985.tif 000004
【図３】
2019057985.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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