(57)【要約】【課題】成膜中のクラック発生を抑制し、また、得られた基板をダイヤフラム状に加工するとき、膜の内部応力によるダイヤフラムのたわみを抑制する。【解決手段】圧電体膜１０は、シリコン基板１１上に積層された電極層１２と、この電極層１２上に積層されたＰＺＴ系強誘電体層１３とを含む。上記シリコン基板１１と電極層１２との間に負の熱膨張係数を有する層（ＮＴＥ層）１７が介装される。また、ＮＴＥ層１７の厚さが５０ｎｍ以上１０００ｎｍ以下であることが好ましい。更に、ＮＴＥ層１７は、ＺｒＭｏ2Ｏ8、ＺｒＷ2Ｏ8、ＨｆＭｏ2Ｏ8及びＨｆＷ2Ｏ8からなる群より選ばれた１種又は２種以上の負の熱膨張係数を有する材料（ＮＴＥ材料）により形成されることが好ましい。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコン基板上に積層された電極層と、前記電極層上に積層されたＰＺＴ系強誘電体層とを含む圧電体膜であって、
前記シリコン基板と前記電極層との間に負の熱膨張係数を有する層が介装されたことを特徴とする圧電体膜。
【請求項２】
シリコン基板上に積層された電極層と、前記電極層上に積層されたＢＮＴ系強誘電体層とを含む圧電体膜であって、
前記シリコン基板と前記電極層との間に負の熱膨張係数を有する層が介装され、
前記負の熱膨張係数を有する層の厚さが５０ｎｍ以上である
ことを特徴とする圧電体膜。
【請求項３】
前記負の熱膨張係数を有する層の厚さが５０ｎｍ以上１０００ｎｍ以下である請求項１記載の圧電体膜。
【請求項４】
前記負の熱膨張係数を有する層の厚さが１０００ｎｍ以下である請求項２記載の圧電体膜。
【請求項５】
前記負の熱膨張係数を有する層が、ＺｒＭｏ2Ｏ8、ＺｒＷ2Ｏ8、ＨｆＭｏ2Ｏ8及びＨｆＷ2Ｏ8からなる群より選ばれた１種又は２種以上の負の熱膨張係数を有する材料により形成された請求項１ないし４いずれか１項に記載の圧電体膜。
【請求項６】
前記負の熱膨張係数を有する層と前記電極との間にＡｌ2Ｏ3層が介装された請求項１ないし５いずれか１項に記載の圧電体膜。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン基板上に積層された電極層と、この電極層上に積層された強誘電体層とを含み、クラックの発生を防止できる圧電体膜に関するものである。
【背景技術】
【０００２】
圧電材料として、チタン酸ジルコン酸鉛（ＰＺＴ）が良く知られている。また、鉛を含まない非鉛の圧電材料の開発も進められている。これらの圧電材料を用いた圧電体膜の形成方法としては、例えば、固相法、気相法、化学溶液法などが挙げられる。気相法であるスパッタリング法は、真空中で酸化物ターゲットに対し、例えばイオン化されたアルゴンなどを衝突させ、それによってはじき出された元素を基板に蒸着させることで圧電体膜を形成する方法であるが、ターゲットとして使用した酸化物から組成がずれるという問題があり、多元素を利用する圧電体膜を形成する方法としては不向きである。それに加え、高真空が必要であることから、装置の大型化、高コスト化は避けられない。
【０００３】
一方、化学溶液（ＣＳＤ：chemical solution deposition）法は、目的組成の金属元素を含む前駆体溶液を用いて、例えばスピンコート法、ディップコート法、インクジェット法などにより基板上に成膜し、焼成することで圧電体膜を形成する方法であり、固相法と比較して低温で圧電体膜を形成することができ、また、高真空を必要としないため、小型かつ安価な装置で形成可能であり好ましい。
【０００４】
従来、ＣＳＤ法による圧電体膜の形成方法の一つとして、（Ｂｉ0.5Ｎａ0.5）ＴｉＯ3−（Ｂｉ0.5Ｋ0.5）ＴｉＯ3−Ｂｉ（Ｍｇ0.5Ｔｉ0.5）Ｏ3の構造式を有する圧電体膜を形成する方法（例えば、非特許文献１参照。）が提案されている。この非特許文献１では、７２．５モル(Ｂｉ0.5Ｎａ0.5)ＴｉＯ3−２２．５モル(Ｂｉ0.5Ｋ0.5)ＴｉＯ3−５モルＢｉ(Ｍｇ0.5Ｔｉ0.5)Ｏ3（ＢＮＴ−ＢＫＴ−ＢＭｇＴ）のバルクセラミックが大きな高電界の圧電定数（ｄ33*＝５７０ｐｍ／Ｖ）を示すことを報告したのに続いて、ＣＳＤ法を用いて上記組成と同一の組成の圧電体膜を白金化したシリコン基板上に形成している。具体的には、上記組成と同一の組成の圧電体膜をシリコン基板上に、厚さ５００ｎｍのＳｉＯ2層、厚さ３３ｎｍのＴｉＯX層及び厚さ１００ｎｍの白金層を介して形成している。
【０００５】
非特許文献１に示される方法では、純粋な相のペロブスカイトを得るために前駆体溶液に揮発性カチオンを過剰にドーピングすることが必要であること、７００℃の熱処理温度が圧電特性を良好にする（Ｐmax＝５２μＣ／ｃｍ2及びＰr＝１２μＣ／ｃｍ2）こと、６５０℃と７００℃で熱処理した膜の量的な組成分析が近い理論原子比の達成を示すこと、膜厚を通して電子顕微鏡で観察された組成変動は連続的なスピンコート層間に形成されたボイドの存在と良く一致していること、両極と単一極のひずみ測定がデュアルビームレーザ干渉計でなされ、約７５ｐｍ／Ｖの高い圧電定数（ｄ33,f）が得られたことが示される。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Y. H. Jeon et al., "Large Piezoresponse and Ferroelectric Properties of (Bi0.5Na0.5)TiO3-(Bi0.5K0.5)TiO3-Bi(Mg0.5Ti0.5)O3 Thin Films Prepared by Chemical Solution Deposition", J. Am. Ceram. Soc., 1-7 (2013)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記従来のＰＺＴを用いて形成された圧電体膜や、上記従来の非特許文献１に示された方法で形成された圧電体膜では、単結晶シリコンの線膨張係数は３．９×１０-6／Ｋ（以下、『×１０-6／Ｋ』を『ｐｐｍ』と表記する。）であるのに対し、ＰＺＴの線膨張係数は約８ｐｐｍと大きい。また、非特許文献１に記載されているようなＢＮT系圧電体膜の線膨張係数も約５ｐｐｍ大きいと考えられるため、加熱成膜後の冷却過程で大きな引っ張り応力がＰＺＴ層又はＢＮＴ−ＢＫＴ−ＢＭｇＴ層に印加される。また、ＭＥＭＳ（Micro Electrical Machine System：微小電気機械システム）デバイスを設計する上で、圧電体膜をダイヤフラム状に加工して使用することが多く、極端な内部応力はデバイス製造上の障害となる。更に、正方晶のＰＺＴのようなセラミック材料は内部応力によりその電気的特性が大きな影響を受け、一般的に強誘電体層は分極状態を安定化できるため、センサ用途では圧電体膜が圧縮応力を有することが好ましい。この点を解消するために、スパッタリング法による成膜であれば、スパッタリング条件を最適化することにより打ち込み効果により圧電体膜に圧縮応力を印加することが可能であるけれども、スパッタリング法では高価なスパッタリング装置を要する。こうした装置を必要としないＣＳＤ法による成膜では、線膨張係数差に由来する引っ張り応力が圧電体膜に印加され、圧電体膜にクラックが発生したり、所望の電気特性が得られ難いという問題点があった。
【０００８】
本発明の目的は、成膜中のクラック発生を抑制でき、また、得られた基板をダイヤフラム状に加工するとき、膜の内部応力によるダイヤフラムのたわみを抑制できる、圧電体膜を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の第１の観点は、図１に示すように、シリコン基板１１上に積層された電極層１２と、この電極層１２上に積層されたＰＺＴ系強誘電体層１３とを含む圧電体膜１０であって、シリコン基板１１と電極層１２との間に負の熱膨張係数を有する層１７が介装されたことを特徴とする。
【００１０】
本発明の第２の観点は、図２に示すように、シリコン基板上に積層された電極層１２と、この電極層１２上に積層されたＢＮＴ系強誘電体層３３とを含む圧電体膜３０であって、シリコン基板１１と電極層１２との間に負の熱膨張係数を有する層１７が介装され、この負の熱膨張係数を有する層１７の厚さが５０ｎｍ以上であることを特徴とする。
【００１１】
本発明の第３の観点は、第１の観点に基づく発明であって、更に図１に示すように、負の熱膨張係数を有する層１７の厚さが５０ｎｍ以上１０００ｎｍ以下であることを特徴とする。
【００１２】
本発明の第４の観点は、第２の観点に基づく発明であって、更に図２に示すように、負の熱膨張係数を有する層１７の厚さが１０００ｎｍ以下であることを特徴とする。
【００１３】
本発明の第５の観点は、第１ないし第４の観点のいずれかに基づく発明であって、更に図１に示すように、負の熱膨張係数を有する層１７が、ＺｒＭｏ2Ｏ8、ＺｒＷ2Ｏ8、ＨｆＭｏ2Ｏ8及びＨｆＷ2Ｏ8からなる群より選ばれた１種又は２種以上の負の熱膨張係数を有する材料により形成されたことを特徴とする。
【００１４】
本発明の第６の観点は、第１ないし第５の観点のいずれかに基づく発明であって、更に図１に示すように、負の熱膨張係数を有する層１７と電極１２との間にＡｌ2Ｏ3層１８が介装されたことを特徴とする。
【発明の効果】
【００１５】
本発明の第１の観点の圧電体膜では、シリコン基板上に電極層及びＰＺＴ系強誘電体層をこの順に積層した圧電体膜であって、シリコン基板と電極層との間に負の熱膨張（ＮＴＥ：Negative Thermal Expansion）係数を有する層（以下、ＮＴＥ層という）を介装したので、圧電体膜をダイヤフラム状に加工した状態で使用しても、即ち圧電体膜によりメンブレン（membrane）構造を形成しても、下地層（配向制御層等）や電極層を含んだ圧電体膜全体の見かけ上の引っ張り応力を低下させることができる。この結果、メンブレン構造の圧電体膜のように脆い薄膜を形成するときに問題となるシリコン基板と圧電体膜の熱膨張係数差に由来するクラックの発生をＮＴＥ層の介装により防止できる。また、単結晶シリコンの線膨張係数は３．９ｐｐｍであるのに対し、ＰＺＴ系強誘電体の線膨張係数は約８ｐｐｍと大きいため、シリコン基板と電極層との間にＮＴＥ層を介装しないと、加熱成膜した後の冷却過程でＰＺＴ系強誘電体層に大きな引っ張り応力が印加されるけれども、シリコン基板と電極層との間にＮＴＥ層を介装すると、加熱成膜した後の冷却過程でＰＺＴ系強誘電体層に印加される引っ張り応力がＮＴＥ層により緩和される。この結果、ＰＺＴ系強誘電体層の内部応力を低減でき、圧電体膜の特性を向上できる。
【００１６】
本発明の第２の観点の圧電体膜では、シリコン基板上に電極層及びＢＮＴ系強誘電体層をこの順に積層した圧電体膜のシリコン基板と電極層との間にＮＴＥ層を介装し、ＮＴＥ層の厚さが５０ｎｍ以上であるので、上記と同様に、圧電体膜をダイヤフラム状に加工した状態で使用しても、即ち圧電体膜によりメンブレン（membrane）構造を形成しても、圧電体膜全体の応力を見かけ上ゼロに制御することができる。この結果、メンブレン構造の圧電体膜のように脆い薄膜を形成するときに問題となるシリコン基板とＢＮＴ系強誘電体層の熱膨張係数差に由来するクラックの発生をＮＴＥ層の介装により防止できる。また、単結晶シリコンの線膨張係数は３．９ｐｐｍであるのに対し、ＢＮＴ系強誘電体の線膨張係数は約５ｐｐｍと大きいため、シリコン基板と電極層との間にＮＴＥ層を介装しないと、加熱成膜した後の冷却過程でＢＮＴ系強誘電体層に大きな引っ張り応力が印加されるけれども、シリコン基板と電極層との間にＮＴＥ層を介装すると、加熱成膜した後の冷却過程でＢＮＴ系強誘電体層に印加される引っ張り応力がＮＴＥ層により緩和される。この結果、ＢＮＴ系強誘電体層の内部応力を低減でき、圧電体膜の特性を向上できる。
【００１７】
本発明の第６の観点の圧電体膜では、ＮＴＥ層と電極層との間にＡｌ2Ｏ3層を介装したので、Ａｌ2Ｏ3層がバリア層として機能し、ＰＺＴ系強誘電体層中のＰｂ又はＢＮＴ系強誘電体層中のＢｉ若しくはＮａがＮＴＥ層中に拡散するのを阻止できる。この結果、ＮＴＥ層及び圧電体膜双方の特性が低下するのを防止できる。
【図面の簡単な説明】
【００１８】
【図１】本発明第１実施形態の圧電体膜をシリコン基板上に積層した状態を示す断面構成図である。
【図２】本発明第２実施形態の圧電体膜をシリコン基板上に積層した状態を示す断面構成図である。
【発明を実施するための形態】
【００１９】
次に本発明を実施するための形態を図面に基づいて説明する。
【００２０】
＜第１の実施の形態＞
図１に示すように、本実施の形態の圧電体膜１０は、シリコン基板１１上に積層された電極層１２と、この電極層１２上に積層されたＰＺＴ系強誘電体層１３とを含む。シリコン基板１１としては、単結晶シリコンにより形成されたシリコン基板を用いることが好ましく、シリコン基板１１表面には熱酸化によるＳｉＯ2層１４が形成されることが好ましい。また、電極層１２としては、Ｐｔ層、Ｉｒ層、ＩｒＯ2層等が挙げられる。更に、ＰＺＴ系強誘電体層１３は、チタン酸ジルコン酸鉛（ＰＺＴ）等のＰｂ含有のペロブスカイト構造を有する複合金属酸化物により構成される。ＰＺＴ系強誘電体層１３の具体例としては、ＰＺＴ［Ｐｂ(Ｚｒ，Ｔｉ)Ｏ3］層、ＰＬＺＴ［(Ｐｂ，Ｌａ)(Ｚｒ，Ｔｉ)Ｏ3］層、ＰＮｂＺＴ［(Ｐｂ)(Ｚｒ，Ｔｉ，Ｎｂ)Ｏ3］層等が挙げられる。なお、ＰＺＴ系強誘電体層１３の結晶配向を（１００）面に揃えるため、電極層１２とＰＺＴ系強誘電体層１３との間に、ＬａＮｉＯ3層やＳｒＲｕＯ3層等の配向制御層１６が形成されることが好ましい。
【００２１】
シリコン基板１１と電極層１２との間には、負の熱膨張係数を有するＮＴＥ層１７が介装される。このＮＴＥ層１７は、ＺｒＭｏ2Ｏ8、ＺｒＷ2Ｏ8、ＨｆＭｏ2Ｏ8及びＨｆＷ2Ｏ8からなる群より選ばれた１種又は２種以上のＮＴＥ材料により形成されることが好ましい。また、ＮＴＥ層１７の厚さは、５０ｎｍ以上１０００ｎｍ以下であることが好ましく、１００ｎｍ以上５００ｎｍ以下であることが更に好ましい。ここで、ＮＴＥ層１７の厚さを５０ｎｍ以上１０００ｎｍ以下の範囲内に限定したのは、５０ｎｍ未満ではＰＺＴ系強誘電体層１３に印加される引っ張り応力を十分に緩和できずＰＺＴ系強誘電体層１３にクラックが発生してしまい、１０００ｎｍを超えると生産性が低下してしまうからである。更に、ＮＴＥ層１７と電極１２との間には、Ａｌ2Ｏ3層１８が介装されることが好ましい。このＡｌ2Ｏ3層１８の厚さは１０ｎｍ以上５０ｎｍ以下であることが好ましい。ここで、Ａｌ2Ｏ3層１８の厚さを１０ｎｍ以上５０ｎｍ以下の範囲内に限定したのは、１０ｎｍ未満ではＰＺＴ系強誘電体層１３中のＰｂがＮＴＥ層１７に拡散してしまい、５０ｎｍを超えると生産性が低下してしまうからである。
【００２２】
このように構成された圧電体膜１０の製造方法を説明する。
（１）  シリコン基板上へのＮＴＥ層の積層
図１に示すように、シリコン基板１１上にゾルゲル法によりＮＴＥ層１７を積層する。ここでは、ＮＴＥ層１７がＺｒＷ2Ｏ8層である場合を説明する。先ず、Ｎ2ガス等の不活性ガス雰囲気中でエタノールと六塩化タングステンを混合して撹拌することにより第１混合液を調製する。また、別の反応容器を用いて、Ｎ2ガス等の不活性ガス雰囲気中でエタノールとジルコニウムテトラブトキシドを加えて撹拌することにより第２混合液を調製する。次に、第１及び第２混合液を、比率Ｚｒ：Ｗが質量比で１：２になるように混合して撹拌することにより第３混合液を調製する。この第３混合液の濃度は酸化物換算で２質量％〜８質量％であることが好ましい。得られた第３混合液を、ＳｉＯ2層（熱酸化層）１４が形成されたシリコン基板１１上にスピンコーティング法、スプレーコーティング法等により塗布して塗膜を形成した後に、大気中又は酸素ガス雰囲気中で２００℃〜４００℃の温度に１分間〜１０分間保持して塗膜の仮焼成を行う。この操作を複数回繰り返した後、急速加熱処理（ＲＴＡ）により酸素ガス雰囲気中で６００℃〜８００℃の温度に１分間〜１０分間保持して仮焼成膜を焼成することにより、厚さ１０ｎｍ〜８０ｎｍのＺｒＷ2Ｏ8層を得る。更に、上記第３混合液の塗布、仮焼成及び焼成の操作を複数回繰り返して、厚さ５０ｎｍ〜１０００ｎｍのＺｒＷ2Ｏ8層（ＮＴＥ層）１７をシリコン基板１１のＳｉＯ2層（熱酸化層）１４上に積層する。
【００２３】
（２）  ＺｒＷ2Ｏ8層（ＮＴＥ層）１７上へのＡｌ2Ｏ3層１８の積層
ＺｒＷ2Ｏ8層（ＮＴＥ層）１７上にゾルゲル法によりＡｌ2Ｏ3層１８を積層することが好ましい。このＡｌ2Ｏ3層１８を積層するには、先ず、上記ＺｒＷ2Ｏ8層（ＮＴＥ層）１７上に２質量％〜８質量％のＡｌ2Ｏ3ゾルゲル液をスピンコーティング法、スプレーコーティング法等により塗布して塗膜を形成する。次に、ＺｒＷ2Ｏ8層（ＮＴＥ層）１７上に塗膜が形成されたシリコン基板１１を、大気中又は酸素ガス雰囲気中で６００℃〜８００℃の温度に１分間〜１０分間保持して塗膜の仮焼成を行う。更に、急速加熱処理（ＲＴＡ）により酸素ガス雰囲気中で６００℃〜８００℃の温度に１分間〜１０分間保持して仮焼成膜を焼成する。これにより厚さ１０ｎｍ〜８０ｎｍのＡｌ2Ｏ3層１８を積層する。このＡｌ2Ｏ3層１８は、ＰＺＴ系強誘電体層１３からＺｒＷ2Ｏ8層（ＮＴＥ層）１７へのＰｂ等の元素拡散を抑制するために積層される。
【００２４】
（３）  Ａｌ2Ｏ3層１８上への電極層１２の積層
Ａｌ2Ｏ3層１８上に、スパッタリング法により厚さ５０ｎｍ〜４００ｎｍの電極層１２を積層する。
【００２５】
（４）  電極層１２上へのＰＺＴ系強誘電体層１３の積層
先ず、結晶配向を（１００）面等の所定の面に揃えるため、電極層１２上に、配向制御用のゾルゲル液、例えばＬａＮｉＯ3ゾルゲル液を用いて厚さ１５ｎｍ〜２５ｎｍの配向制御層１６を積層することが好ましい。次に、この配向制御層１６上に、ＰＺＴゾルゲル液を用いて厚さ５００ｎｍ〜５０００ｎｍのＰＺＴ系強誘電体層１３を積層する。このようにしてシリコン基板１１上に圧電体膜１０が積層される。
【００２６】
このように製造された圧電体膜１０では、シリコン基板１１と電極層１２との間に負の熱膨張係数を有するＮＴＥ層１７を介装したので、圧電体膜１０をダイヤフラム状に加工した状態で使用しても、即ち圧電体膜１０によりメンブレン（membrane）構造を形成しても、配向制御層１６（下地層）や電極層１２を含んだ圧電体膜１０全体の見かけ上の引っ張り応力を低下させることができる。この結果、メンブレン構造の圧電体膜１０のように脆い薄膜を形成するときに問題となるシリコン基板１１とＰＺＴ系強誘電体層１３の熱膨張係数差に由来するクラックの発生をＮＴＥ層１７の介装により防止できる。また、単結晶シリコンの線膨張係数は３．９ｐｐｍであるのに対し、ＰＺＴ系強誘電体の線膨張係数は約８ｐｐｍと大きいため、シリコン基板１１と電極層１２との間にＮＴＥ層１７を介装しないと、加熱成膜した後の冷却過程でＰＺＴ系強誘電体層１３に大きな引っ張り応力が印加されるけれども、シリコン基板１１と電極層１２との間にＮＴＥ層１７を介装すると、加熱成膜した後の冷却過程でＰＺＴ系強誘電体層１３に印加される引っ張り応力がＮＴＥ層１７により緩和される。この結果、ＰＺＴ系強誘電体層１３の内部応力を低減でき、圧電体膜１０の特性を向上できる。更に、ＮＴＥ層１７と電極層１２との間にＡｌ2Ｏ3層１８を介装したので、Ａｌ2Ｏ3層１８がバリア層として機能し、ＰＺＴ系強誘電体層１３中のＰｂがＮＴＥ層１７中に拡散するのを阻止できる。この結果、圧電体膜１０の特性が低下するのを防止できる。
【００２７】
＜第２の実施の形態＞
図２は本発明の第２の実施の形態を示す。図２において図１と同一符号は同一部材を示す。この実施の形態の圧電体膜３０は、シリコン基板１１上に積層された電極層１２と、この電極層１２上に積層されたＢＮＴ系強誘電体層３３とを含む。このＢＮＴ系強誘電体層３３は、チタン酸ビスマスナトリウム（ＢＮＴ）等のＰｂを含有しないペロブスカイト構造を有する複合金属酸化物により構成される。ＢＮＴ系強誘電体層３３の具体例としては、ＢＮＴ［Ｂｉ0.5Ｎａ0.5ＴｉＯ3］層、ＢＮＴ−ＢＴ［（１−ｘ）Ｂｉ0.5Ｎａ0.5ＴｉＯ3 − ｘＢａＴｉＯ3］層、ＢＮＴ−ＢＫＴ［（１−ｘ）Ｂｉ0.5Ｎａ0.5ＴｉＯ3 − ｘＢｉ0.5Ｋ0.5ＴｉＯ3］層等が挙げられる。なお、ＰＺＴ系強誘電体層１３の結晶配向を（１００）面に揃えるため、電極層１２とＰＺＴ系強誘電体層１３との間に、ＬａＮｉＯ3層やＳｒＲｕＯ3層等の配向制御層１６が形成されることが好ましい。
【００２８】
また、シリコン基板１１と電極層１２との間にＮＴＥ層１７が介装される。このＮＴＥ層１７の厚さは５０ｎｍ以上、好ましくは１００ｎｍ以上である。ここで、ＮＴＥ層１７の厚さを５０ｎｍ以上に限定したのは、５０ｎｍ未満ではＢＮＴ系強誘電体層３３に印加される引っ張り応力を十分に緩和できずＢＮＴ系強誘電体層３３にクラックが発生してしまうからである。更に、ＮＴＥ層の厚さは１０００ｎｍ以下であることが好ましく、５００ｎｍ以下であることが更に好ましい。ここで、ＮＴＥ層１７の厚さを１０００ｎｍ以下に限定したのは、１０００ｎｍを超えると生産性が低下してしまうからである。上記以外は第１の実施の形態と同一に構成される。
【００２９】
このように構成された圧電体膜の製造方法を説明する。
（１）  シリコン基板上へのＮＴＥ層の積層
図２に示すように、単結晶シリコンにより形成されたシリコン基板１１上にゾルゲル法によりＮＴＥ層１７を積層する。ここでは、ＮＴＥ層１７がＺｒＷ2Ｏ8層である場合を説明する。具体的には、第１の実施の形態と同様にして、シリコン基板１１上にＺｒＷ2Ｏ8層（ＮＴＥ層）１７を積層する。
【００３０】
（２）  ＺｒＷ2Ｏ8層（ＮＴＥ層）１７上へのＡｌ2Ｏ3層１８の積層
第１の実施の形態と同様にして、ＺｒＷ2Ｏ8層（ＮＴＥ層）１７上にゾルゲル法によりＡｌ2Ｏ3層１８を積層することが好ましい。
【００３１】
（３）  Ａｌ2Ｏ3層１８上へのＰｔ層１２の積層
第１の実施の形態と同様にして、Ａｌ2Ｏ3層１８上に、スパッタリング法により厚さ５０ｎｍ〜４００ｎｍの電極層１２を積層する。
【００３２】
（４）  電極層１２上へのＢＮＴ系強誘電体層３３の積層
先ず、第１の実施の形態と同様にして、結晶配向を（１００）面等の所定の面に揃えるため、電極層１２上に、配向制御層用のゾルゲル液を用いて厚さ１０ｎｍ〜２５ｎｍの配向制御層１６を積層することが好ましい。次に、この配向制御層１６上に、ＢＮＴ系強誘電体層用のゾルゲル液、例えばＢＮＴゾルゲル液を用いて厚さ５００ｎｍ〜２０００ｎｍのＢＮＴ系強誘電体層３３を積層する。このようにしてシリコン基板１１上に圧電体膜３０が積層される。
【００３３】
このように製造された圧電体膜３０では、シリコン基板１１上に電極層１２及びＢＮＴ系強誘電体層３３をこの順に積層した圧電体膜３０のシリコン基板１１と電極層１２との間にＮＴＥ層１７を介装し、ＮＴＥ層１７の厚さが５０ｎｍ以上であるので、第１の実施の形態と同様に、圧電体膜３０をダイヤフラム状に加工した状態で使用しても、即ち圧電体膜３０によりメンブレン（membrane）構造を形成しても、配向制御層１６（下地層）や電極層１２を含んだ圧電体膜３０全体の見かけ上の引っ張り応力を低下させることができる。この結果、メンブレン構造の圧電体膜３０のように脆い薄膜を形成するときに問題となるシリコン基板１１とＢＮＴ系強誘電体層３３の熱膨張係数差に由来するクラックの発生をＮＴＥ層１７の介装により防止できる。また、単結晶シリコンの線膨張係数は３．９ｐｐｍであるのに対し、ＢＮＴ系強誘電体の線膨張係数は約５．４ｐｐｍと大きいため、シリコン基板１１と電極層１２との間にＮＴＥ層１７を介装しないと、加熱成膜した後の冷却過程でＢＮＴ系強誘電体層３３に大きな引っ張り応力が印加されるけれども、シリコン基板１１と電極層１２との間にＮＴＥ層１７を介装すると、加熱成膜した後の冷却過程でＢＮＴ系強誘電体層３３に印加される引っ張り応力がＮＴＥ層１７により緩和される。この結果、ＢＮＴ系強誘電体層３３の内部応力を低減でき、圧電体膜３０の特性を向上できる。更に、ＮＴＥ層１７と電極層１２との間にＡｌ2Ｏ3層１８を介装したので、Ａｌ2Ｏ3層１８がバリア層として機能し、ＢＮＴ系強誘電体層３３中のＢｉ若しくはＮａがＮＴＥ層１７中に拡散するのを阻止できる。この結果、圧電体膜３０の特性が低下するのを防止できる。
【実施例】
【００３４】
次に本発明の実施例を比較例とともに詳しく説明する。
【００３５】
＜実施例１＞
（１）  シリコン基板上へのＺｒＷ2Ｏ8層（ＮＴＥ層）の積層
図１に示すように、単結晶シリコンにより形成されたシリコン基板１１上にゾルゲル法によりＺｒＷ2Ｏ8層（ＮＴＥ層）１７を積層した。具体的には、先ず、Ｎ2ガス雰囲気中でエタノールと六塩化タングステンを混合し、３０分撹拌して第１混合液を調製した。また、別の反応容器を用いてＮ2ガス雰囲気中でエタノールとジルコニウムテトラブトキシドを加えて３０分撹拌して、第２混合液を調製した。次に、第１及び第２混合液を、比率Ｚｒ：Ｗが質量比で１：２になるように混合し、１時間撹拌して第３混合液を調製した。この第３混合液の濃度は酸化物換算で６質量％とした。得られた第３混合液を、ＳｉＯ2層（熱酸化層）１４が形成されたシリコン基板１１上に滴下し、３０００ｒｐｍの回転速度で１５秒間スピンコーティングして塗膜を形成し、大気中で３５０℃の温度に５分間保持して塗膜の仮焼成を行った。この操作を３回繰り返した後、急速加熱処理（ＲＴＡ）により酸素ガス雰囲気中で６５０℃の温度に５分間保持して仮焼成膜を焼成することにより、厚さ１５０ｎｍのＺｒＷ2Ｏ8層を得た。更に、上記第３混合液のスピンコーティング、仮焼成及び焼成の操作を合計３回繰り返して、厚さ４５０ｎｍのＺｒＷ2Ｏ8層（ＮＴＥ層）１７をシリコン基板１１のＳｉＯ2層（熱酸化層）１４上に積層した。
【００３６】
（２）  ＺｒＷ2Ｏ8層（ＮＴＥ層）１７上へのＡｌ2Ｏ3層１８の積層
ＺｒＷ2Ｏ8層（ＮＴＥ層）１７上にゾルゲル法によりＡｌ2Ｏ3層１８を積層した。具体的には、先ず、上記ＺｒＷ2Ｏ8層（ＮＴＥ層）１７上に４質量％のＡｌ2Ｏ3ゾルゲル液を滴下し、４０００ｒｐｍの回転速度で１５秒間スピンコーティングして塗膜を形成した。次に、ＺｒＷ2Ｏ8層（ＮＴＥ層）１７上に塗膜が形成されたシリコン基板１１を、大気中で３５０℃の温度に５分間保持して塗膜の仮焼成を行った。更に、急速加熱処理（ＲＴＡ）により酸素ガス雰囲気中で６５０℃の温度に５分間保持して仮焼成膜を焼成した。これによりＺｒＷ2Ｏ8層（ＮＴＥ層）１７上に厚さ５０ｎｍのＡｌ2Ｏ3層１８を積層した。このＡｌ2Ｏ3層１８は、後述のＰＺＴ層１３からＺｒＷ2Ｏ8層（ＮＴＥ層）１７への元素拡散を抑制するために積層した。
【００３７】
（３）  Ａｌ2Ｏ3層１８上へのＰｔ層（電極層）１２の積層
Ａｌ2Ｏ3層１８上に、スパッタリング法により厚さ１００ｎｍのＰｔ層（電極層）１２を積層した。
【００３８】
（４）  Ｐｔ層（電極層）１２上へのＰＺＴ層１３の積層
先ず、結晶配向を（１００）面に揃えるため、Ｐｔ層（電極層）１２上に、市販の配向制御用のゾルゲル液（ＬａＮｉＯ3ゾルゲル液、三菱マテリアル社製：型番４ｗｔ％ Ｆ）を用いて厚さ１５ｎｍのＬａＮｉＯ3層（配向制御層）１６を積層した。次に、このＬａＮｉＯ3層（配向制御層）１６上に、市販のＰＺＴゾルゲル液（三菱マテリアル社製：型番１５ｗｔ％ Ｅ１）を用いて厚さ１０００ｎｍのＰＺＴ層（ＰＺＴ系強誘電体層）１３を積層した。このようにしてシリコン基板１１上に圧電体膜１０が積層された。この圧電体膜１０を実施例１とした。
【００３９】
＜実施例２〜６及び比較例１＞
実施例２〜６及び比較例１の圧電体膜は、表１に示すようにＮＴＥ層の組成及び厚さを変えて形成した。なお、表１に示した組成及び厚さ以外は、実施例１と同様にして、シリコン基板上に圧電体膜を積層した。
【００４０】
＜比較試験１及び評価＞
実施例１〜６及び比較例１の圧電体膜について、クラックの有無及び誘電率を調べた。
（１）  クラックの有無
光学顕微鏡にて１０倍の倍率で２０ｍｍ×２０ｍｍの正方形の範囲内で圧電体膜のＰＺＴ層表面を観察することにより、クラックの有無を調べた。
（２）  誘電率
先ず、圧電体膜の上面に、スパッタリング法により直径２００μｍの一対の電極をそれぞれ形成した。次に、圧電体膜を急速加熱処理（ＲＴＡ）により酸素雰囲気中で７００℃に１分間保持することにより、圧電体膜のスパッタリングによるダメージを回復した。このようにしてキャパシタ構造の圧電体膜を作製した。更に、キャパシタ構造の圧電体膜について、ＴＦ analyzer ２０００強誘電体テストシステム（アグザクトシステムズ社製）により１ｋＨｚでキャパシタンスを測定し、誘電率を算出した。その結果を表１に示す。
【００４１】
【表１】
2019161145.tif 000003
【００４２】
表１から明らかなように、シリコン基板のＳｉＯ2層（熱酸化層）とＡｌ2Ｏ3層との間にＮＴＥ層を介装しなかった比較例１の圧電体膜では、ＰＺＴ層にクラックは発生しなかったけれども、誘電率が１５００と大きくなった。これに対し、シリコン基板のＳｉＯ2層（熱酸化層）とＡｌ2Ｏ3層との間にＮＴＥ層を介装した実施例１〜６の圧電体膜では、ＰＺＴ層にクラックが発生せず、かつ誘電率が１１３０〜１４９０に減少した。これにより、シリコン基板のＳｉＯ2層（熱酸化層）とＡｌ2Ｏ3層との間にＮＴＥ層を介装することによりＰＺＴ層の誘電率が減少することを確認できた。これは、ＮＴＥ層を形成することによりＰＺＴ層の内部応力が変化したことが主要因と考えられる。一般的にゾルゲル法で作製したＰＺＴ層は強い引っ張り応力を有しており、結晶がａ軸方向に配向し易い。結晶がａ軸方向に配向したＰＺＴ層と、結晶がｃ軸方向に配向したＰＺＴ層を比較すると、ｃ軸配向したＰＺＴ層の方がａ軸配向したＰＺＴ層より誘電率が低いことが知られており、実施例１〜６の圧電体膜の誘電率が減少したのは、ＮＴＥ層の介装により、ｃ軸成分が増加してＰＺＴ層の内部応力が低減されたことが要因であると考えられる。
【００４３】
＜実施例７＞
（１）  シリコン基板上へのＺｒＷ2Ｏ8層（ＮＴＥ層）の積層
図２に示すように、単結晶シリコンにより形成されたシリコン基板１１上にゾルゲル法によりＺｒＷ2Ｏ8層（ＮＴＥ層）１７を積層した。具体的には、実施例１と同様にして、シリコン基板１１上にＺｒＷ2Ｏ8層（ＮＴＥ層）１７を積層した。
【００４４】
（２）  ＺｒＷ2Ｏ8層（ＮＴＥ層）１７上へのＡｌ2Ｏ3層１８の積層
実施例１と同様にして、ＺｒＷ2Ｏ8層（ＮＴＥ層）１７上にゾルゲル法によりＡｌ2Ｏ3層１８を積層した。
【００４５】
（３）  Ａｌ2Ｏ3層１８上へのＰｔ層（電極層）１２の積層
実施例１と同様にして、Ａｌ2Ｏ3層１８上に、スパッタリング法により厚さ１００ｎｍのＰｔ層（電極層）１２を積層した。
【００４６】
（４）  Ｐｔ層（電極層）１２上へのＢＮＴ層３３の積層
先ず、実施例１と同様にして、結晶配向を（１００）面に揃えるため、Ｐｔ層（電極層）１２上に、市販の配向制御用ゾルゲル液（ＬａＮｉＯ3ゾルゲル液、三菱マテリアル社製：型番４ｗｔ％ Ｆ）を用いて厚さ１５ｎｍのＬａＮｉＯ3層（配向制御層）１６を積層した。次に、このＬａＮｉＯ3層（配向制御層）１６上に、ＢＮＴ系強誘電体層用のゾルゲル液を用いて厚さ１０００ｎｍのＢＮＴ層（ＢＮＴ系強誘電体層）３３を積層した。なお、ＢＮＴ系強誘電体層用のゾルゲル液は以下のようにして作製した。フラスコに、チタンイソプロポキシドとアセチルアセトンを、アセチルアセトンがチタンイソプロポキシドに対して１：４のモル比になるように入れ、１５０℃のオイルバスで３０分間還流を行った。そこに、２-エチルヘキサン酸ビスマス、酢酸ナトリウム三水和物、プロピレングリコールを添加し、１５０℃のオイルバスで１時間還流を行った。Ｂｉ原料とＮａ原料とＴｉ原料の混合は、モル比（Ｂｉ：Ｎａ：Ｔｉ）で、５５：６０：１００で行った。還流した後、液の沸騰が収まった状態で超純水を、チタンイソプロポキシド中のＴｉ元素１００モル％に対して５モル％の割合で添加し、再び１５０℃のオイルバスで１時間還流を行った。還流後に、ポータブルアスピレーターで０．０３ＭＰａまで減圧することで未反応生成物を除去した。得られた生成物にエタノールを加えて酸化物濃度が１５質量％になるまで希釈を行った。得られた液をフィルターでろ過することによりゴミを取り除き、ＢＮＴ系強誘電体層用のゾルゲル液を得た。このようにしてシリコン基板１１上に圧電体膜３０が積層された。この圧電体膜３０を実施例７とした。
【００４７】
＜実施例８及び比較例２＞
実施例８及び比較例２の圧電体膜は、表２に示すようにＮＴＥ層の組成及び厚さを変えて形成した。なお、表２に示した組成及び厚さ以外は、実施例７と同様にして、シリコン基板上に圧電体膜を積層した。
【００４８】
＜比較試験２及び評価＞
実施例７、実施例８及び比較例２の圧電体膜について、比較試験１と同様にして、クラックの有無及び誘電率を調べた。その結果を表２に示す。
【００４９】
【表２】
2019161145.tif 000004
【００５０】
表２より明らかなように、シリコン基板のＳｉＯ2層（熱酸化層）とＡｌ2Ｏ3層との間に介装したＮＴＥ層の厚さが４０ｎｍと薄い比較例２の圧電体膜では、ＢＮＴ層にクラックは発生した。これに対し、ＮＴＥ層の厚さが５０ｎｍ及び１０００ｎｍと厚い実施例７及び８の圧電体膜では、ＢＮＴ層にクラックは発生しなかった。ここで、実施例７及び８のＢＮＴ層にクラックが発生しなかったのは、ＢＮＴはＰＺＴよりも脆く割れ易い材料であるけれども、実施例７及び８のように厚さ５０ｎｍ以上のＮＴＥ層を介装することにより、ＢＮＴ層の内部応力が低減された結果、クラックが発生しなかったものと考えられる。
【産業上の利用可能性】
【００５１】
本発明の圧電体膜は、圧電デバイス、インクジェットヘッド、オートフォーカス、ジャイロセンサ等に利用できる。
【符号の説明】
【００５２】
１０，３０  圧電体膜
１１  シリコン基板
１２  Ｐｔ層（電極層）
１３  ＰＺＴ層（ＰＺＴ系強誘電体層）
１７  ＮＴＥ層（負の熱膨張係数を有する層）
１８  Ａｌ2Ｏ3層
３３  ＢＮＴ層（ＢＮＴ系強誘電体層）
【図１】
2019161145.tif 000005
【図２】
2019161145.tif 000006