(57)【要約】【課題】温度変化やオフセットずれなどが生じても、出力画像の品質低下を抑制することができるアレイセンサおよび撮像装置の提供を図る。【解決手段】複数のセンサ素子(６)を含むセンサ素子アレイ(１)と、複数の前記センサ素子のそれぞれに接続された複数の信号処理回路４を含む信号処理回路アレイ(２)と、それぞれの前記信号処理回路に対するバイアス電圧を供給する抵抗ネットワークＲＮＰと、を有し、前記抵抗ネットワークにおける少なくとも２つの電圧印加ノードＮ１３，Ｎ１５，Ｎ３３，Ｎ３５に対して異なる電圧を印加する。【選択図】図７
2019029730.tif 000002
【特許請求の範囲】
【請求項１】
複数のセンサ素子を含むセンサ素子アレイと、
複数の前記センサ素子のそれぞれに接続された複数の信号処理回路を含む信号処理回路アレイと、
それぞれの前記信号処理回路に対するバイアス電圧を供給する抵抗ネットワークと、を有し、
前記抵抗ネットワークにおける少なくとも２つの電圧印加ノードに対して異なる電圧を印加する、
ことを特徴とするアレイセンサ。
【請求項２】
複数の前記信号処理回路は、格子状に配置され、
前記抵抗ネットワークは、複数の前記信号処理回路のそれぞれに対してバイアス電圧を供給する格子状に配置されたバイアス電圧供給ノードを含む、
ことを特徴とする請求項１に記載のアレイセンサ。
【請求項３】
前記電圧印加ノードは、格子状に配置された前記バイアス電圧供給ノードにおける行方向または列方向の一方のみに規定され、
前記電圧印加ノードが規定されない前記バイアス電圧供給ノードにおける行方向または列方向の他方は、同じ電位とされる、
ことを特徴とする請求項２に記載のアレイセンサ。
【請求項４】
前記抵抗ネットワークは、
第１抵抗値を有する複数の第１抵抗素子と、
前記第１抵抗値よりも大きい第２抵抗値を有する複数の第２抵抗素子と、を含み、
前記電圧印加ノードには、少なくとも１つの前記第１抵抗素子が接続され、前記第２抵抗素子が接続されない、
ことを特徴とする請求項２に記載のアレイセンサ。
【請求項５】
前記電圧印加ノードは、格子状に配置された前記バイアス電圧供給ノードを複数個まとめたブロック毎に規定される、
ことを特徴とする請求項４に記載のアレイセンサ。
【請求項６】
前記電圧印加ノードには、隣接する前記バイアス電圧供給ノードと接続する少なくとも２つの前記第１抵抗素子が接続され、
前記電圧印加ノードとして規定されない前記バイアス電圧供給ノードには、隣接する前記バイアス電圧供給ノードと接続する少なくとも１つの前記第２抵抗素子が接続される、
ことを特徴とする請求項５に記載のアレイセンサ。
【請求項７】
前記抵抗ネットワークは、
複数の前記第１抵抗素子が接続された最外周の行方向および列方向の枠部を有し、
前記枠部における４つの角部を、前記電圧印加ノードとして規定する、
ことを特徴とする請求項４乃至請求項６のいずれか１項に記載のアレイセンサ。
【請求項８】
前記抵抗ネットワークは、所定数の前記バイアス電圧供給ノード毎に分割した行方向および列方向に分割して階層化されている、
ことを特徴とする請求項７に記載のアレイセンサ。
【請求項９】
前記センサ素子は、赤外線センサ素子である、
ことを特徴とする請求項１乃至請求項８のいずれか１項に記載のアレイセンサ。
【請求項１０】
被写体を撮像する光学系と、
前記光学系により撮像された前記被写体の像を電気信号に変換する請求項１乃至請求項９のいずれか１項に記載のアレイセンサと、
前記アレイセンサを制御すると共に、前記アレイセンサの出力を受け取って処理して出力画像を生成する制御系と、を有する、
ことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アレイセンサおよび撮像装置に関する。
【背景技術】
【０００２】
従来、アレイセンサ(撮像素子，イメージセンサ)を含む撮像装置として、例えば、入射する赤外線を電気信号に変換して画像信号を取得する赤外線アレイセンサを含む赤外線画像撮像装置が実用化されている。ここで、赤外線を感知するセンサ素子(感光素子)としては、例えば、ＨｇＣｄＴｅ(テルル化カドミウム水銀)フォトダイオード(ＭＣＴ)や量子井戸型のセンサ(ＱＷＩＰ： Quantum Well Infrared Photodetectors)などがあり、主に化合物半導体が用いられている。
【０００３】
このような複数のセンサ素子を含むセンサ素子アレイでは、一般的に、高精細化の技術トレンドを持っており、アレイセンサ内部の画素数は増加する傾向にある。しかしながら、例えば、赤外線撮像装置に関しては、使用する光の波長の回折限界の関係から１つの画素を小さくすることが難しく、アレイセンサ(センサ素子アレイ)全体の大きさが大きくなる傾向にある。その一方で、化合物半導体は大面積に均一な素子を作製することが難しく、単純に大きなセンサ素子アレイを作製した場合には、センサ素子アレイ面内で感度ムラが生じて、画質の低下を招く虞がある。
【０００４】
ところで、従来、センサ素子アレイの感度ムラを低減させる技術として、様々な提案がなされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−３０４２５１号公報
【特許文献２】特開２０１５−０５６７００号公報
【特許文献３】特開２００１−０８６５１８号公報
【特許文献４】特開２００９−２９５８４１号公報
【特許文献５】特開２０１０−０５６８７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前述したように、素子面積の大きなセンサ素子アレイを作製した場合、センサ素子アレイ内での感度ムラが生じる虞があるが、これを回避するために、アレイセンサの駆動条件を変化させる手法が提案されている。すなわち、アレイセンサ全体を同一条件で駆動せずに、アレイセンサ(センサ素子アレイ)を複数の領域に分割し、それぞれ異なる駆動条件でセンサ素子を動作させるものが提案されている。ここで、撮像された画像データは、感度やオフセットの補正処理を施した後に出力されるため、出力画像データは、センサ素子アレイ全体で均一なものが得られるようになっている。
【０００７】
しかしながら、この手法では、例えば、２点補正を実施した後にカメラ内部の温度変化などが起きた場合、カメラ内部やレンズからの放射赤外線量が変化するため、オフセットずれを起こして、補正前の境界線が出力画像に現れてしまうといった課題がある。すなわち、駆動条件の境界部分では、センサ素子の駆動条件が不連続に変化するため、撮像装置全体の温度の揺らぎなどの外乱によって、補正処理を適切に行うことができずに出力画像の品質低下が生じるといった虞がある。
【課題を解決するための手段】
【０００８】
一実施形態によれば、複数のセンサ素子を含むセンサ素子アレイと、複数の前記センサ素子のそれぞれに接続された複数の信号処理回路を含む信号処理回路アレイと、抵抗ネットワークと、を有するアレイセンサが提供される。
【０００９】
前記抵抗ネットワークは、それぞれの前記信号処理回路に対するバイアス電圧を供給し、前記抵抗ネットワークにおける少なくとも２つの電圧印加ノードに対して異なる電圧を印加する。
【発明の効果】
【００１０】
開示のアレイセンサおよび撮像装置は、温度変化やオフセットずれなどが生じても、出力画像の品質低下を抑制することができるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】図１は、アレイセンサの一例を模式的に示す図である。
【図２】図２は、図１に示すアレイセンサにおける信号処理回路アレイの一例を示すブロック図である。
【図３】図３は、図２に示す信号処理回路アレイにおける信号処理回路の一例を説明するための図である。
【図４】図４は、図１に示すアレイセンサを適用した撮像装置の一例を示すブロック図である。
【図５】図５は、図４に示す撮像装置により撮像された画像を説明するための図である。
【図６】図６は、本実施形態のアレイセンサの一例を説明するための図である。
【図７】図７は、図６に示すアレイセンサの一部を説明するための図である。
【図８】図８は、アレイセンサの第１実施例を説明するための図である。
【図９】図９は、図８に示す第１実施例のアレイセンサを適用した撮像装置の一例により撮像された画像を説明するための図である。
【図１０】図１０は、アレイセンサの第２実施例を説明するための図である。
【図１１】図１１は、図１０に示す第２実施例のアレイセンサを適用した撮像装置の一例により撮像された画像を説明するための図である。
【図１２】図１２は、アレイセンサの第３実施例を説明するための図である。
【図１３】図１３は、図１２に示す第３実施例のアレイセンサを適用した撮像装置の一例により撮像された画像を説明するための図である。
【図１４】図１４は、図１０に示す第２実施例のアレイセンサの変形例の具体的な一例を示す回路図である。
【図１５】図１５は、図１０に示す第２実施例のアレイセンサの変形例の具体的な他の例を示す回路図である。
【発明を実施するための形態】
【００１２】
まず、本実施例のアレイセンサおよび撮像装置を詳述する前に、図１〜図５を参照して、アレイセンサおよび撮像装置および電源制御回路の例およびその課題を説明する。
【００１３】
図１は、アレイセンサの一例を模式的に示す図であり、図２は、図１に示すアレイセンサにおける信号処理回路アレイの一例を示すブロック図であり、そして、図３は、図２に示す信号処理回路アレイにおける信号処理回路の一例を説明するための図である。
【００１４】
図１に示されるように、アレイセンサ１０は、例えば、可視光や赤外線(InfraRed：ＩＲ)の撮像デバイスで、複数のセンサ素子(感光素子)を備えるセンサ素子アレイ１、および、各センサ素子に接続された信号処理回路を要素とする信号処理回路アレイ２を含む。ここで、センサ素子アレイ１と信号処理回路アレイ２は、導電性の金属バンプ(例えば、Ｉｎバンプ)３を介して電気的に接続される。
【００１５】
センサ素子アレイ１は、入力光に応答して電気信号(信号電流)を生成する複数の光電変換素子(センサ素子)が格子状に形成された光電変換素子アレイ(二次元センサ素子アレイ)であり、例えば、入射する赤外線(ＩＲ)を電気信号に変換して画像信号を取得する。なお、赤外線センサ素子アレイ１は、ＨｇＣｄＴｅ基板上に複数のＨｇＣｄＴｅフォトダイオードを形成したものでもよいが、例えば、ＧａＡｓ(ガリウム砒素)基板上に量子井戸型のセンサ素子を形成したものでもよい。
【００１６】
量子井戸型の赤外線センサ素子アレイ１としては、例えば、ＧａＡｓ基板上に、ｎ−ＧａＡｓ下側コンタクト層、ＡｌＧａＡｓ(アルミニウムガリウム砒素)／ＧａＡｓ多重量子井戸(ＭＱＷ：Multi Quantum Well)層、表面に光結合器用の回折格子溝を有するｎ−ＧａＡｓ上側コンタクト層、ｎ−ＧａＡｓ上側コンタクト層上に形成されたオーミック電極、表面に形成された光結合器の一部になるミラー電極、ミラー電極上に形成されたバンプ下地電極を備え、素子分離溝によって行列状に分離されたものを適用することができる。なお、後述する本実施例の適用は、赤外線のアレイセンサ１０に限定されないのはもちろんである。
【００１７】
図２に示されるように、信号処理回路アレイ２は、赤外線センサ素子(６)から出力される電気信号を受け取って増幅する複数の信号処理回路(入力回路)４、および、各信号処理回路４の出力を外部に読み出す読み出し回路５などを含む。なお、信号処理回路アレイ２は、例えば、Ｓｉ(シリコン)基板上に形成され、また、各信号処理回路４には、それぞれ、各赤外線センサ素子６により赤外線から変換された電気信号が入力されるようになっている。ここで、複数の信号処理回路４は、複数の赤外線センサ素子６に対応する位置に行列状に設けられている。
【００１８】
ここで、信号処理回路アレイ２は、例えば、複数の領域(ブロック)に分割され、対応して複数の領域に分割された赤外線アレイセンサ１０のそれぞれの赤外線センサ素子６に対して、異なるバイアス電圧Ｖｂを与えるようになっている。すなわち、例えば、多くの信号電流が流れる高感度領域の赤外線センサ素子６には比較的低いバイアス電圧を印加し、少ない信号電流が流れる低感度領域の赤外線センサ素子６には比較的高いバイアス電圧を印加する。これにより、信号電流の赤外線アレイセンサ１０(チップ面)内でのバラツキを小さくして赤外線アレイセンサ１０における撮像画像の感度ムラを低減する。なお、図２において、分割する領域は、４個となっているが、例えば、９個，１２個，１６個，…などの複数であってもよい。
【００１９】
図３に示されるように、赤外線センサ素子アレイ１における各赤外線センサ素子６は、導電バンプ３を介して信号処理回路アレイ２における各信号処理回路４に接続される。信号処理回路４は、赤外線が入射することで赤外線センサ素子６に流れる電流Ｉｓを、電圧に変換して出力する回路であり、電流Ｉｓを時間で積分した値(＝∫Ｉｓｄｔ／キャパシタ４３の容量)とＶaとの差を出力電圧として出力する積分回路である。
【００２０】
すなわち、信号処理回路４は、オペアンプ４０、フィードバックループ４１、サンプルホールド回路(Ｓ／Ｈ回路)４２を備える。オペアンプ４０は、入力端子Ｎ１に入力される入力電圧と基準電圧(赤外線センサ素子６の出力量を制御するバイアス電圧)Ｖｂとの差電圧を無限大倍にして出力端子Ｎ２から出力電圧を出力する。フィードバックループ４１は、入力端子Ｎ１と出力端子Ｎ２の間に設けられ、容量素子としてのキャパシタ４３、および、キャパシタ４３の両端子間を短絡するリセットトランジスタ４４を備える。Ｓ／Ｈ回路４２は、オペアンプ４０の出力端子Ｎ２の出力電圧をサンプリングしてホールドする。
【００２１】
そして、信号処理回路４の入力側(オペアンプ４０の入力端子Ｎ１)には、導電バンプ３を介して、赤外線センサ素子６が接続され、信号処理回路４の出力側(Ｓ／Ｈ回路４２の出力側；ＯＵＴ)には、読み出し回路５のソースフォロワトランジスタ５０のゲートが接続されている。信号処理回路４には、バイアス電圧供給回路７も接続されており、バイアス電圧Ｖｂが供給されている。なお、赤外線センサ素子６の反対側には、例えば、共通電極の電圧Ｖｃが供給されている。
【００２２】
ここで、信号処理回路４では、赤外線が入射して赤外線センサ素子６に流れた電流量に応じた出力電圧がオペアンプ４０の出力端子Ｎ２から出力される。また、リセットトランジスタ４４を導通させてキャパシタ４３の電荷を消去するタイミングによって、赤外線が入射して赤外線センサ素子６に流れた電流Ｉｓを積分する積分期間の開始および終了タイミングを決めることができる。
【００２３】
読み出し回路５は、各信号処理回路４の出力を順次読み出す回路であって、各信号処理回路４のそれぞれに接続されている。読み出し回路５は、例えば、信号処理回路４の出力に応じて動作する複数のソースフォロワトランジスタ５０、複数の行選択トランジスタ５１、複数の行線５２、複数の列線(出力線)５３、および、複数の列選択トランジスタ５４を備える。さらに、読み出し回路５は、例えば、読み出し線(出力線)５５、負荷トランジスタ５６、増幅器(出力アンプ)５７、垂直走査回路５８、および、水平走査回路５９を備える。
【００２４】
ここで、各ソースフォロワトランジスタ５０のゲートは、複数の信号処理回路４のそれぞれに接続されている。また、各ソースフォロワトランジスタ５０のドレインは、図示しない電源に接続されており、電源電圧ＶＤＡが供給されている。各行選択トランジスタ５１は、複数のソースフォロワトランジスタ５０のソースのそれぞれに接続され、また、各行線５２は、それぞれ、各行の行選択トランジスタ５１のゲートに接続されている。
【００２５】
各列線５３は、それぞれ行選択トランジスタ５１を介して、各列のソースフォロワトランジスタ５０に接続され、また、各列選択トランジスタ５４は、複数の列線５３のそれぞれに接続されている。さらに、読み出し線５５は、全ての列選択トランジスタ５４に接続されている。
【００２６】
垂直走査回路５８は、全ての行線５２に接続されており、各行線５２を順次駆動し、各行線５２に接続されている行選択トランジスタ５１の導通／非導通制御を行う。また、水平走査回路５９は、全ての列選択トランジスタ５４に接続されており、各列選択トランジスタ５４を順次駆動し、各列選択トランジスタ５４の導通／非導通制御を行う。
【００２７】
読み出し線５５は、一方が増幅器５７を介して出力端子ＯＵＴに接続され、他方が負荷トランジスタ５６を介してグランド電位(ＧＮＤ)に接続されている。そして、垂直走査回路５８によって行線５２が選択されると、選択された行線５２に接続された行選択トランジスタ５１は導通状態(オン状態)になる。行選択トランジスタ５１が導通状態になると、赤外線センサ素子(各画素)６からの出力信号が、信号処理回路４、ソースフォロワトランジスタ５０および行選択トランジスタ５１を介して、列線５３に出力される。
【００２８】
一方、水平走査回路５９によって列選択トランジスタ５４が選択されると、選択された列選択トランジスタ５４は導通状態(オン状態)になる。列選択トランジスタ５４が導通状態になると、上述のようにして各列線５３に出力されている出力信号が、列選択トランジスタ５４を介して読み出し線５５に出力される。読み出し線５５に出力された出力信号は増幅器５７を介して出力端子ＯＵＴに出力される。
【００２９】
図４は、図１に示すアレイセンサを適用した撮像装置の一例を示すブロック図であり、赤外線アレイセンサ１０を適用した赤外線撮像装置１１の一例を示すものである。図４に示されるように、赤外線撮像装置１１は、内部に赤外線アレイセンサ１０を含み、赤外線アレイセンサ１０に赤外線(ＩＲ)を入射させるためのレンズ(光学系)１２を有する筐体１３、および、装置全体の制御を行うコントローラ(ＣＰＵなど)１４を備える。さらに、赤外線撮像装置１１は、撮像された画像を表示するモニタ１５、ペルチェ素子１６を有する赤外線光源１７、および、ペルチェ素子１６を制御するための温度コントローラ１８を備える。
【００３０】
筐体１３内には、メモリ回路(内部メモリ)１９を有する赤外線アレイセンサ(撮像デバイス)１０、および、赤外線アレイセンサ１０を例えば液体窒素温度まで冷却する冷凍器(冷却器)２０が設けられている。さらに、筐体１３内には、赤外線アレイセンサ１０を駆動する駆動回路(外部メモリ２２を含む)２１、および、赤外線アレイセンサ１０からの出力信号を処理する画像処理回路２３が設けられ、それぞれコントローラ１４によって制御されるようになっている。ここで、駆動回路２１および画像処理回路２３は、アレイセンサ１０を制御すると共に、アレイセンサ１０の出力を受け取って処理して出力画像を生成する制御系を形成する。
【００３１】
画像処理回路２３は、赤外線アレイセンサ１０からの出力信号(アナログ信号)をデジタル信号に変換するＡ／Ｄ変換回路２４、および、Ａ／Ｄ変換回路２４からの出力信号(デジタル信号)を演算処理する演算回路２５を備える。さらに、画像処理回路２３は、演算回路２５によって生成された画像データを所定のフォーマットに変換するフォーマット変換回路２６、フォーマット変換回路２６からの出力信号(デジタル信号)をアナログ信号に変換するＤ／Ａ変換回路２７を備える。ここで、Ｄ／Ａ変換回路２７からの出力信号(アナログ信号)は、モニタ１５へ送られ、モニタ１５上に撮像画像が表示されるようになっている。
【００３２】
演算回路２５は、補正データメモリ２８に格納されている補正データに基づいてデジタル信号に対して所定の補正処理を行う。この補正処理は、例えば、各赤外線センサ素子６のゲインやオフセットなどの補正処理である。さらに、演算回路２５は、欠陥アドレスメモリ２９に格納されている赤外線アレイセンサ１０の欠陥画素の情報に基づいて、欠陥アドレスの画像データを隣接画素の画像データに置き換えるなどの処理も行う。
【００３３】
赤外線光源(キャリブレーション用赤外線光源)１７は、ペルチェ素子１６によって温度制御することで、赤外線アレイセンサ１０に面内で均一な赤外線を照射するためのものである。赤外線光源１７としては、黒体とみなせるように、例えば、表面を艶消しの黒で塗装した金属板を用いることができ、この金属板の表面の温度をペルチェ素子１６によって制御するようにすることができる。この赤外線光源１７は、移動可能とされ、キャリブレーション時にレンズ１２の前に位置させ、撮像時に撮像対象から放射され、レンズ１２を介して赤外線アレイセンサ１０に入射する赤外線の光路外に退避させるようになっている(図４の破線を参照)。なお、赤外線光源１７は、各赤外線センサ素子６のゲインやオフセットを調整する際にも用いられる。
【００３４】
図５は、図４に示す撮像装置により撮像された画像を説明するための図であり、図５(a)は、感度ばらつき(感度ムラ)が生じている画像の一例を示し、図５(b)は、図５(a)の画像を、複数(１２個)の領域に分割した様子を示す。図５(c)は、図４に示す撮像装置を適用して感度ムラを低減させた様子を示す。ところで、アレイセンサ１０全体において、感光材料として用いられる化合物半導体材料の均一性を向上させるのが難しく、例えば、赤外線アレイセンサ１０の各赤外線センサ素子６間で感度にばらつきが生じる。その結果、アレイセンサ１０によって撮像された画像には、例えば、図５(a)に示されるような感度ムラが生じて画質の低下を招くことになる。すなわち、均一な光を入射したとしても、高感度な赤外線センサ素子(画素)に流れる信号電流は多く、低感度な赤外線センサ素子に流れる信号電流は少ないため、チップ面内で信号電流がばらついて不均一になる。
【００３５】
この場合、赤外線アレイセンサ内の信号処理回路が扱える電流には上限があるため、信号電流が多く流れる高感度な赤外線センサ素子の出力をダイナミックレンジ内に収めることになる。すなわち、赤外線センサ素子アレイ１の全ての赤外線センサ素子６のバイアス電圧を同一にすると、信号電流が少ししか流れない低感度な赤外線センサ素子の出力量を制御するバイアス電圧も低くなり、局所的に極端に暗い画素(欠陥画素)ができて撮像画像の画質が劣化することになる。
【００３６】
そこで、図１〜図４を参照して説明した撮像装置(赤外線撮像装置１１)では、図５(b)に示されるように、赤外線アレイセンサ１０を複数(例えば、１２個)の領域に分割し、各領域で、赤外線センサ素子６の出力量を制御するバイアス電圧Ｖｂを個別に制御する。これにより、各領域に含まれる赤外線センサ素子６に対して、それぞれ区分された領域毎に異なるバイアス電圧Ｖｂを印加する。すなわち、多くの信号電流が流れる領域(高感度領域)には比較的低いバイアス電圧を印加し、少ない信号電流が流れる領域(低感度領域)には比較的高いバイアス電圧を印加する。これにより、図５(c)に示されるように、信号電流のチップ面(赤外線アレイセンサ１０)内でのバラツキを小さくして全体的に均一にする。すなわち、赤外線アレイセンサ１０における撮像画像の感度ムラを低減し、画質を向上させることができるようになっている。なお、アレイセンサおよび撮像装置は、赤外線アレイセンサ１０および赤外線撮像装置１１に限定されるものではなく、例えば、化合物半導体を適用する大面積に均一な素子を作製することが難しいアレイセンサや撮像装置であってもよいのはもちろんである。
【００３７】
このように、アレイセンサ(センサ素子アレイ)を複数の領域に分割し、それぞれ異なる駆動条件でセンサ素子を動作させることで、感度やオフセットの補正処理を施したて撮像された画像データを出力することで、均一な画質の出力画像が得られる。しかしながら、この手法では、例えば、駆動条件の境界部分では、センサ素子の駆動条件が不連続に変化するため、撮像装置全体の温度の揺らぎなどの外乱によって、補正処理を適切に行うことができずに出力画像の品質低下が生じるといった虞がある。
【００３８】
以下、アレイセンサおよび撮像装置の実施例を、添付図面を参照して詳述する。なお、本実施例のセンサ素子アレイ１、アレイセンサ(赤外線アレイセンサ)１０および撮像装置(赤外線撮像装置)１１としては、実質的に、図１〜図４を参照して説明したものを適用することが可能である。すなわち、本実施例は、例えば、複数の領域に分割してバイアス電圧の制御を行う場合、領域の境界部分における画像品質の低下を抑制するものであり、以下に詳述する抵抗ネットワーク以外の構成は、上述したものを適用することが可能である。
【００３９】
図６は、本実施形態のアレイセンサの一例を説明するための図であり、抵抗ネットワークＲＮの一例を示すものである。図７は、図６に示すアレイセンサの一部を説明するための図であり、図６に示す抵抗ネットワークＲＮにおける一部の領域(部分抵抗ネットワーク)ＲＮＰの一例を示すものである。なお、図７に示す領域ＲＮＰは、図６に示す抵抗ネットワークＲＮにおけるバイアス電圧供給ノードＮ１３，Ｎ１４，Ｎ１５，Ｎ２３，Ｎ２４，Ｎ２５，Ｎ３３，Ｎ３４，Ｎ３５を含む領域に対応する。
【００４０】
図６に示す抵抗ネットワークＲＮは、５×５画素のセンサ素子６を含むセンサ素子アレイ１に対応、すなわち、５×５の信号処理回路４を含む信号処理回路アレイ２に対応し、複数の抵抗素子Ｒ１およびＲ２を含む。ここで、抵抗素子Ｒ１の抵抗値は、抵抗素子Ｒ２の抵抗値よりも小さく、例えば、Ｒ１の抵抗値を１０ｋΩとしたとき、Ｒ２の抵抗値を１０ＭΩとし、或いは、Ｒ１の抵抗値を１ｋΩとしたとき、Ｒ２の抵抗値を１００ｋΩとすることができる。なお、上述したＲ１およびＲ２の抵抗値は、単なる例であり、例えば、センサ素子アレイ１の特性に応じて、様々な値に設定することができるが、Ｒ１＞＞Ｒ２とされている。
【００４１】
抵抗ネットワークＲＮは、５×５の信号処理回路４のそれぞれに対してバイアス電圧Ｖｂを供給するためのもので、信号処理回路４の配置に基づいて、５×５の格子状(マトリクス状)とされている。すなわち、５×５の格子の各交点(ノード)は、それぞれ対応する信号処理回路４にバイアス電圧Ｖｂを供給するためのバイアス電圧供給ノードＮ１１〜Ｎ５５となっている。なお、信号処理回路４は、図３を参照して説明したのと同様のものであり、それぞれのセンサ素子６に対して設けられている。
【００４２】
図６に示す抵抗ネットワークＲＮは、５×５画素のセンサ素子６を含むセンサ素子アレイ１に対応する５×５の格子状のものを、第１領域〜第４領域の４つに分割(２×２：四分割)したものに相当する。ここで、第１領域は、ノードＮ１１，Ｎ１２，Ｎ１３，Ｎ２１，Ｎ２２，Ｎ２３，Ｎ３１，Ｎ３２，Ｎ３３を含み、第２領域は、ノードＮ１３，Ｎ１４，Ｎ１５，Ｎ２３，Ｎ２４，Ｎ２５，Ｎ３３，Ｎ３４，Ｎ３５を含む。また、第３領域は、ノードＮ３，Ｎ３２，Ｎ３３，Ｎ４１，Ｎ４２，Ｎ４３，Ｎ５１，Ｎ５２，Ｎ５３を含み、第４領域は、ノードＮ３３，Ｎ３４，Ｎ３５，Ｎ４３，Ｎ４４，Ｎ４５，Ｎ５３，Ｎ５４，Ｎ５５を含む。従って、図７に示す領域(部分抵抗ネットワーク)ＲＮＰは、第２領域に対応する。
【００４３】
第１領域〜第４領域のそれぞれの角部におけるバイアス電圧供給ノードは、所定の電圧を印加する電圧印加ノードとして機能する。例えば、図７に示す第２領域ＲＮＰにおいて、ノードＮ１３，Ｎ１５，Ｎ３３，Ｎ３５には、それぞれバイアス用電圧ＢＩＡＳ１３，ＢＩＡＳ１５，ＢＩＡＳ３３，ＢＩＡＳ３５が印加されている。ここで、電圧印加ノードＮ１３，Ｎ１５，Ｎ３３，Ｎ３５には、隣接するバイアス電圧供給ノードと接続する少なくとも２つの第１抵抗素子Ｒ１が接続され、第２抵抗素子Ｒ２は接続されないようになっている。また、電圧印加ノードではないバイアス電圧供給ノードＮ１４，Ｎ２３，Ｎ２４，Ｎ２５，Ｎ３４には、少なくとも１つの第２抵抗素子Ｒ２が接続されるようになっている。
【００４４】
すなわち、図６および図７に示されるように、例えば、電圧印加ノードＮ１３には３つの第１抵抗素子Ｒ１が接続され、電圧印加ノードＮ１５には２つのＲ１が接続され、電圧印加ノードＮ３３には４つのＲ１が接続され、第２抵抗素子Ｒ２は接続されていない。また、例えば、電圧印加ノードではないバイアス電圧供給ノードＮ１４には、２つの第１抵抗素子Ｒ１と１つの第２抵抗素子Ｒ２が接続され、ノードＮ２３には、２つのＲ１と２つのＲ２が接続され、ノードＮ２４には、４つのＲ２が接続されている。なお、後に、図８を参照して詳述するように、例えば、行方向のみにおける画像のムラは、異なる列で異なる電圧を印加し、同じ列では等電位とすることができ、この場合は、電圧印加ノードには、少なくとも１つの第１抵抗素子Ｒ１が接続されることになる。
【００４５】
上述したように、本実施形態のアレイセンサによれば、抵抗値の異なる２種類の抵抗素子Ｒ１およびＲ２で抵抗ネットワークＲＮを形成する。ここで、例えば、比較的抵抗値の小さい第１抵抗素子Ｒ１で駆動条件を変化させる領域の枠を設定し、その領域内において、比較的抵抗値の大きい第２抵抗素子Ｒ２でより細かいメッシュを形成する。抵抗ネットワークＲＮにおけるマトリクス状(格子状)のノードは、それぞれ対応する信号処理回路４にバイアス電圧Ｖｂを供給するためのバイアス電圧供給ノードとして機能する。このマトリクス状のバイアス電圧供給ノードにおいて、例えば、Ｒ１の節に相当する部分を電圧印加ノードとし、この電圧印加ノードに対して、センサ素子アレイの感度ムラやオフセットずれなどによる出力画像のムラを補正するための電圧を印加する。なお、電圧印加ノードに対する電圧の印加は、少なくとも２つの電圧印加ノードに対して異なる電圧を印加することになる。このとき、電圧印加ノードの周辺のノード(電圧印加ノードではないバイアス電圧供給ノード)には、少なくとも１つのＲ２が接続されることになる。
【００４６】
これにより、Ｒ１およびＲ２で形成された抵抗ネットワークＲＮにおける各交点部分(バイアス電圧供給ノード)から、対応する各画素を駆動する信号処理回路４に駆動電圧(バイアス電圧Ｖｂ)が供給される。ここで、例えば、Ｒ１で形成される縦横(行方向および列方向)の四角い枠上では、外部から与えたそれぞれのバイアス電圧に対して直線的に電圧が変化する。また、Ｒ１で囲まれたＲ２で形成される抵抗ネットワーク内では、境界部分から連続的に電圧が変化することになる。これにより、アレイセンサ１０の面内で駆動のための電圧を連続的に変化させることができ、オフセットずれなどが生じた場合でも、２点補正後の最終的な出力画像において、駆動電圧の境界に起因する境界線の発生を回避することが可能になる。
【００４７】
以上のように、本実施形態のアレイセンサは、アレイセンサの駆動条件を決める電圧を領域ごとに不連続に与えるのではなく、連続的に変化させることで、温度変化やオフセットずれなどが生じても、出力画像に明確な境界線が現れないようにすることができる。すなわち、本実施形態のアレイセンサによれば、温度変化やオフセットずれなどが生じても、出力画像の品質低下を抑制することが可能になる。
【００４８】
図８は、アレイセンサの第１実施例を説明するための図であり、図９は、図８に示す第１実施例のアレイセンサを適用した撮像装置の一例により撮像された画像を説明するための図である。ここで、図８(a)は、信号処理回路アレイ２および抵抗ネットワークＲＮを示し、図８(b)は、図８(a)に示す抵抗ネットワークＲＮによるＸ(行)方向の位置と、各画素に対するバイアス電圧Ｖｂの関係を示す。また、図９(a)は、均一の駆動条件(全て同じバイアス電圧Ｖｂ)で動作させて場合の撮像画像を示し、図９(b)は、図８(a)に示す抵抗ネットワークＲＮを適用した第１実施例のアレイセンサ１０の特性(第１実施例による駆動条件の面内分布)を示す。さらに、図９(c)は、図８(a)に示す抵抗ネットワークＲＮを適用したアレイセンサ１０により、図９(a)と同様の被写体を撮像した場合の撮像画像を示す。
【００４９】
図８(a)に示す第１実施例のアレイセンサは、例えば、図９(a)に示されるように、均一の駆動条件で撮像したとき、左右で大きな出力差が現れる(右側が明るく、左側が暗い)ような特性を補正する場合の例である。第１実施例のアレイセンサ１０において、抵抗ネットワークＲＮは、複数(４個)の第１抵抗Ｒ１を直列に接続し、その両端のノード(電圧印加ノード)Ｎ１１，Ｎ１５に対して、異なる電圧(ＢＩＡＳ１１，ＢＩＡＳ１５)を印加するようになっている。例えば、ＢＩＡＳ１１として２Ｖの電圧、ＢＩＡＳ１５として１Ｖの電圧を印加する。これにより、両端の電圧印加ノードＮ１１，Ｎ１５以外のノード(バイアス電圧供給ノード)Ｎ１２，Ｎ１３，Ｎ１４では、図４つの第１抵抗素子Ｒ１により、８(b)に示されるような、ＢＩＡＳ１１からＢＩＡＳ１５へ向かって低下する電圧が印加されることになる。なお、ＢＩＡＳ１１およびＢＩＡＳ１５として印加する電圧は、アレイセンサ１０の特性などにより様々に変化するのはいうまでもない。
【００５０】
ここで、それぞれの列では同じ電圧が印加、すなわち、バイアス電圧供給ノードＮ２１，Ｎ３１，Ｎ４１，Ｎ５１では、電圧印加ノードＮ１１の電圧ＢＩＡＳ１１と同じレベルの電圧が与えられるようになっている。また、バイアス電圧供給ノードＮ２２，Ｎ３２，Ｎ４３，Ｎ５２では、バイアス電圧供給ノードＮ１２の電圧と同じレベルの電圧が与えられるようになっている。すなわち、第１実施例のアレイセンサは、行方向(横方向)に、同一抵抗値の抵抗素子Ｒ１を複数個(４個)直列に接続し、その両端(Ｎ１１，Ｎ１５)に異なる電圧ＢＩＡＳ１１１，ＢＩＡＳ１５を印加する。そして、各抵抗Ｒ１の接続部(端部)から電圧を取り出し、列方向(縦方向)の画素の駆動回路(信号処理回路４)に並列に供給する。
【００５１】
これにより、列方向の画素は、それぞれ同一の駆動条件(バイアス電圧)で駆動され、行方向の画素は、図８(b)に示されるような直線的に変化する駆動条件で駆動されることになる。なお、Ｒ１の数は、例えば、センサ素子アレイの行方向の画素に相当する数まで適宜分割してもよく、また、複数の列を同一の駆動条件で駆動することも可能である。
【００５２】
ここで、駆動条件の設定に際しては、例えば、最初にＲ１の抵抗列(直列接続された複数のＲ)の両端のバイアス電圧ＢＩＡＳ１１，ＢＩＡＳ１５を同じ電圧レベルに設定する。また、複数のバイアス電圧ごとのセンサ素子アレイ１の補正前の出力を計測し、例えば、右端と左端のそれぞれ適正な駆動電圧を決定する。さらに、Ｒ１の両端(Ｎ１１，Ｎ１５))に対して、先に定めたバイアス電圧を印加してセンサ素子アレイ１全体が適正な駆動電圧で駆動される条件とする。そして、２種類の光量を発する均一な被写体を撮像して画素ごとのオフセットとゲインを算出し、２点補正を行って最終出力画像とする。
【００５３】
以上により、第１実施例のアレイセンサ１０は、例えば、均一の駆動条件では図９(a)のような撮像画像に対して、図９(b)のような補償(補正)を行うことによって、図９(c)のような明確な境界線などが発生することなく高い品質の撮像画像を得ることができる。
【００５４】
図１０は、アレイセンサの第２実施例を説明するための図であり、抵抗ネットワークＲＮを示す。また、図１１は、図１０に示す第２実施例のアレイセンサを適用した撮像装置の一例により撮像された画像を説明するための図である。ここで、図１１(a)は、均一の駆動条件で動作させて場合の撮像画像を示し、図１１(b)は、図１０に示す抵抗ネットワークＲＮを適用した第２実施例のアレイセンサ１０の特性(第２実施例による駆動条件の面内分布)を示す。さらに、図１１(c)は、図１０に示す抵抗ネットワークＲＮを適用したアレイセンサ１０により、図１１(a)と同様の被写体を撮像した場合の撮像画像を示す。
【００５５】
図１０に示す第２実施例のアレイセンサは、例えば、図１１(a)に示されるように、均一の駆動条件で撮像したとき、斜め方向で大きな出力差が現れる(左上端が暗く、右下端が明るく、左上から右下方向で明るさが変化する)ような特性を補正する場合の例である。第２実施例のアレイセンサ１０において、抵抗ネットワークＲＮは、前述した図６に示す５×５画素のセンサ素子６を含むセンサ素子アレイ１に対応した抵抗ネットワークＲＮにおいて、枠部の行方向および列方向のみ第１抵抗Ｒ１を直列に接続し、他は第２抵抗Ｒ２で接続されている。なお、枠部は、最外周の行方向および列方向における複数の第１抵抗素子Ｒ１により形成される。また、Ｒ１の抵抗値は、比較的小さく(例えば、１０ｋΩ)設定され、Ｒ２の抵抗値は、比較的大きく(例えば、１０ＭΩ)設定されるのは前述した通りである。
【００５６】
すなわち、図１０に示されるように、第２実施例における抵抗ネットワークＲＮは、１行目のノードＮ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ１５、および、５行目のノードＮ５１，Ｎ５２，Ｎ５３，Ｎ５４，Ｎ５５をＲ１で繋ぐようになっている。さらに、１列目のノードＮ１１，Ｎ２１，Ｎ３１，Ｎ４１，Ｎ５１、および、５行目のノードＮ１５，Ｎ２５，Ｎ３５，Ｎ４５，Ｎ５５もＲ１で繋ぐようになっている。そして、他のノードＮ２２，Ｎ２３，…，Ｎ４４をＲ２で繋ぐようになっている。
【００５７】
ここで、５×５の格子状のバイアス電圧供給ノードＮ１１，Ｎ１２，…，Ｎ５５において、抵抗ネットワークＲＮに対して電圧を印加する電圧印加ノードは、４つの角部(四隅)のノードＮ１１，Ｎ１５，Ｎ５１，Ｎ５５である。例えば、ノードＮ１１に与える電圧ＢＩＡＳ１１として２Ｖの電圧、ノードＮ５５に与える電圧ＢＩＡＳ５５として１Ｖの電圧、そして、ノードＮ１５，Ｎ５１に与える電圧ＢＩＡＳ１５，ＢＩＡＳ５１として１．５Ｖの電圧を設定する。なお、ＢＩＡＳ１１，ＢＩＡＳ１５，ＢＩＡＳ５１，ＢＩＡＳ５５として印加する電圧は、アレイセンサ１０の特性などにより様々に変化するのは前述した通りである。
【００５８】
これにより、第２実施例のアレイセンサ１０は、例えば、均一の駆動条件では図１１(a)のような撮像画像に対して、図１１(b)のような補償を行うことによって、図１１(c)のような明確な境界線などが発生することなく高い品質の撮像画像を得ることができる。
【００５９】
図１２は、アレイセンサの第３実施例を説明するための図であり、抵抗ネットワークＲＮを示す。また、図１３は、図１２に示す第３実施例のアレイセンサを適用した撮像装置の一例により撮像された画像を説明するための図である。ここで、図１３(a)は、均一の駆動条件で動作させて場合の撮像画像を示し、図１３(b)は、図１２に示す抵抗ネットワークＲＮを適用した第３実施例のアレイセンサ１０の特性(第３実施例による駆動条件の面内分布)を示す。さらに、図１３(c)は、図１２に示す抵抗ネットワークＲＮを適用したアレイセンサ１０により、図１３(a)と同様の被写体を撮像した場合の撮像画像を示し、図１３(d)は、図１３(c)の画像に対して２点補正を実施した出力画像を示す。
【００６０】
図１２に示す第３実施例のアレイセンサは、例えば、図１３(a)に示されるように、均一の駆動条件で撮像したとき、中央部と周辺部で大きな出力差が現れる(中央部が明るく、周辺部が暗く、四隅(角部)が特に暗い)ような特性を補正する場合の例である。第３実施例のアレイセンサ１０において、抵抗ネットワークＲＮは、１０×１０画素のセンサ素子６を含むセンサ素子アレイ１に対応し、第１領域〜第９領域の９つに分割(３×３：９分割)したものに相当する。ここで、第１領域は、ノードＮ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ２１，Ｎ２２，Ｎ２３，Ｎ２４，Ｎ３１，Ｎ３２，Ｎ３３，Ｎ３４，Ｎ４１，Ｎ４２，Ｎ４３，Ｎ４４を含み、第２領域は、ノードＮ１４〜Ｎ１７，Ｎ２４〜Ｎ２７，Ｎ３４〜Ｎ３７，Ｎ４４〜Ｎ４７を含む。また、第３領域は、ノードＮ１７〜Ｎ１Ａ，Ｎ２７〜Ｎ２Ａ，Ｎ３７〜Ｎ３Ａ，Ｎ４７〜Ｎ４Ａを含み、そして、第９領域は、ノードＮ７７〜Ｎ７Ａ，Ｎ８７〜Ｎ８Ａ，Ｎ９７〜Ｎ９Ａ，ＮＡ７〜ＮＡＡを含む。なお、例えば、Ｎ１Ａにおける『Ａ』は、『１０』を意味し、Ｎ１Ａは、上から１行目で、左から１０列目のノードを表している。
【００６１】
第１領域〜第９領域の各角部、すなわち、ノードＮ１１，Ｎ１４，Ｎ１７，Ｎ１Ａ，Ｎ４１，Ｎ４４，Ｎ４７，Ｎ４Ａ，Ｎ７１，Ｎ７４，Ｎ７７，Ｎ７Ａ，ＮＡ１，ＮＡ４，ＮＡ７，ＮＡＡに対して、それぞれ電圧ＢＩＡＳ１１，…，ＢＩＡＳＡＡを印加する。すなわち、第３実施例のアレイセンサにおける抵抗ネットワークＲＮは、９分割して１６個所の電圧印加ノードから電圧を供給するようになっている。なお、第１抵抗Ｒ１および第２抵抗Ｒ２の接続は、例えば、図１０を参照して説明した第２実施例と同様に、例えば、各領域における枠部のノードをＲ１で接続し、枠部以外のノードをＲ２で接続する。
【００６２】
ここで、例えば、ノード(電圧印加ノード)Ｎ４４，Ｎ４７，Ｎ７４，Ｎ７７に対しては、ＢＩＡＳ４４，ＢＩＡＳ４７，ＢＩＡＳ７４，ＢＩＡＳ７７として２Ｖの電圧を印加し、ノードＮ１１，Ｎ１Ａ，ＮＡ１，ＮＡＡに対しては、ＢＩＡＳ１１，ＢＩＡＳ１Ａ，ＢＩＡＳＡ１，ＢＩＡＳＡＡとして１Ｖの電圧を印加する。さらに、ノードＮ１４，Ｎ１７，Ｎ４１，Ｎ４Ａ，Ｎ７１，Ｎ７Ａ，ＮＡ４，ＮＡ７に対しては、ＢＩＡＳ１４，ＢＩＡＳ１７，ＢＩＡＳ４１，ＢＩＡＳ４Ａ，ＢＩＡＳ７１，ＢＩＡＳ７Ａ，ＢＩＡＳＡ４，ＢＩＡＳＡ７として１．５Ｖの電圧を印加する。
【００６３】
これにより、第３実施例のアレイセンサ１０は、例えば、均一の駆動条件では図１３(a)のような撮像画像に対して、図１３(b)のような補償を行うことによって、図１３(c)のような明確な境界線などが発生することなく高い品質の撮像画像を得ることができる。さらに、図１３(c)の補償を行った撮像画像に対して、例えば、知られている２点補正を実施することにより、図１３(d)のような出力画像を得ることができる。なお、上述した各実施例に対して、２点補正だけでなく、知られている様々な画像処理を適用することができるのはいうまでもない。また、抵抗ネットワークＲＮの分割は、２×２または３×３に限定されるものではなく、様々な分割が可能なのはもちろんである。なお、図８および図９を参照して説明した第１実施例のように、行方向または列方向で直線的に扱うことも可能である。
【００６４】
図１４は、図１０に示す第２実施例のアレイセンサの変形例の具体的な一例を示す回路図であり、図１０において、抵抗ネットワークＲＮを、図１２のように１０×１０画素のセンサ素子を含むセンサ素子アレイに対応させ、印加する電圧を変化させたものである。ここで、第１抵抗素子Ｒ１の抵抗値は、１０ｋΩとされ、第２抵抗素子Ｒ２の抵抗値は、１０ＭΩとされている。
【００６５】
図１４に示す例において、１０×１０のノード(バイアス電圧供給ノード)Ｎ１１〜ＮＡＡにおいて、角部(四隅)のノードＮ１１，Ｎ１Ａ，ＮＡ１，ＮＡＡを電圧印加ノードとし、Ｎ１１，ＮＡＡに２Ｖ、Ｎ１Ａに３Ｖ、そして、ＮＡ１に１Ｖを印加している。このように、印加する電圧は、例えば、均一の駆動条件で撮像したときの撮像画像に基づいて、その画像を補償(補正)して品質が向上するように、設定することができる。なお、Ｒ１およびＲ２の抵抗値は、単なる例であって様々な値に変更することができ、また、前述した第３実施例のように、複数の領域に分割することも可能なのはいうまでもない。
【００６６】
図１５は、図１０に示す第２実施例のアレイセンサの変形例の具体的な他の例を示す回路図であり、図１０において、抵抗ネットワークを、１００×１００画素のセンサ素子を含むセンサ素子アレイに対応させると共に、階層化したものである。すなわち、図１５に示す抵抗ネットワークＲＮ’は、図１４を参照して説明した１０×１０画素のセンサ素子を含むセンサ素子アレイに対応する抵抗ネットワークＲＮを、１０×１０個分含む。そして、図１５に示す抵抗ネットワークＲＮ’における１０×１０のノードのそれぞれが、図１４に示す抵抗ネットワークＲＮの角部のノードＮ１１，Ｎ１Ａ，ＮＡ１，ＮＡＡに接続され、それぞれ電圧を印加するようになっている。
【００６７】
例えば、図１５に示す抵抗ネットワークＲＮ’のノード(バイアス電圧供給ノード)Ｎ３４’，Ｎ３５’，Ｎ４４’，Ｎ４５’は、図１４に示す抵抗ネットワークＲＮのノード(電圧印加ノード)Ｎ１１，Ｎ１Ａ，ＮＡ１，ＮＡＡに接続され、それぞれ所定の電圧を供給する。また、例えば、図１５に示す抵抗ネットワークＲＮ’のノードＮ８５’，Ｎ８６’，Ｎ９５’，Ｎ９６’は、図１４に示す抵抗ネットワークＲＮのノードＮ１１，Ｎ１Ａ，ＮＡ１，ＮＡＡに接続され、それぞれ所定の電圧を供給する。
【００６８】
ここで、図１５に示す抵抗ネットワークＲＮ’において、第１抵抗素子Ｒ１’の抵抗値は、１ｋΩとされ、第２抵抗素子Ｒ２’の抵抗値は、１００ｋΩとされているがこれらは単なる例であり、様々な値に設定可能である。また、図１５に示す抵抗ネットワークＲＮ’において、角部のノードＮ１１’，ＮＡＡ’には２Ｖ、Ｎ１Ａ’には３Ｖ、そして、ＮＡ１’に１Ｖを印加しているが、前述したのと同様に、例えば、均一の駆動条件で撮像したときの撮像画像に基づいて、様々に変化させることができるのはいうまでもない。
【００６９】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００７０】
１    センサ素子アレイ(赤外線センサ素子アレイ)
２    信号処理回路アレイ
３    導電バンプ
４    信号処理回路
５    読み出し回路
６    センサ素子(赤外線センサ素子，光センサ，画素)
７    バイアス電圧供給回路
１０    アレイセンサ(赤外線アレイセンサ，撮像素子，イメージセンサ)
１１    撮像装置(赤外線撮像装置)
１０    アレイセンサ(赤外線アレイセンサ)
１２    レンズ(光学系)
１３    筐体
１４    コントローラ
１５    モニタ
１６    ペルチェ素子
１７    赤外線光源(光源)
１８    温度コントローラ
１９    メモリ回路(内部メモリ)
２０    冷凍器
２１    駆動回路(制御系)
２２    メモリ回路(外部メモリ)
２３    画像処理回路(制御系)
２４    Ａ／Ｄ変換回路
２５    演算回路
２６    フォーマット変換回路
２７    Ｄ／Ａ変換回路
２８    補正データメモリ
２９    欠陥アドレスメモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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