(57)【要約】【課題】１つのリングオシレータから同一又は異なる発振周波数の発振信号を数多く別個に抽出可能な発振回路を提供する。【解決手段】発振回路は、第１の端子と第２の端子とを電気的に接続し且つ第３の端子と第４の端子とを電気的に接続する第１のモードと、第１の端子と第３の端子とを電気的に接続し且つ第２の端子と第４の端子とを電気的に接続する第２のモードとの何れかのモードに設定可能な少なくとも１つのスイッチ回路と、スイッチ回路の第１の端子及び第２の端子を介して直列に接続された複数の第１の信号経路と、スイッチ回路の第３の端子及び第４の端子を介して直列に接続された複数の第２の信号経路とを含み、複数の第１の信号経路と複数の第２の信号経路とが１つのループを形成するように互いに接続され、ループには直列接続された奇数個の反転論理ゲートが含まれる。【選択図】図３
2019161453.tif 000002
【特許請求の範囲】
【請求項１】
第１乃至第４の端子を有し、前記第１の端子と前記第２の端子とを電気的に接続し且つ前記第３の端子と前記第４の端子とを電気的に接続する第１のモードと、前記第１の端子と前記第３の端子とを電気的に接続し且つ前記第２の端子と前記第４の端子とを電気的に接続する第２のモードとの何れかのモードに設定可能な少なくとも１つのスイッチ回路と、
前記少なくとも１つのスイッチ回路の前記第１の端子及び前記第２の端子を介して直列に接続された複数の第１の信号経路と、
前記少なくとも１つのスイッチ回路の前記第３の端子及び前記第４の端子を介して直列に接続された複数の第２の信号経路と、
を含み、前記複数の第１の信号経路と前記複数の第２の信号経路とが１つのループを形成するように互いに接続され、前記ループには直列接続された奇数個の反転論理ゲートが含まれる発振回路。
【請求項２】
前記複数の第１の信号経路と前記複数の第２の信号経路とを互いに接続する２つの接続点の少なくとも一方において、奇数個の反転論理ゲートを介して接続する第１のモードと偶数個の反転論理ゲートを介して接続する第２のモードとの何れかのモードに設定可能な段数切替回路を更に含む請求項１記載の発振回路。
【請求項３】
前記スイッチ回路は、前記第１の端子と前記第２の端子との間に介在する反転論理ゲートの個数を奇数又は偶数の何れかに選択的に設定可能である請求項１又は２記載の発振回路。
【請求項４】
前記スイッチ回路は、前記第２の端子と前記第４の端子との間に介在する反転論理ゲートの個数を奇数又は偶数の何れかに選択的に設定可能である請求項１乃至３いずれか一項記載の発振回路。
【請求項５】
前記複数の第１の信号経路及び前記複数の第２の信号経路は直列に接続された複数の第１の種類の論理ゲートのみを含み、前記スイッチ回路の前記第１乃至第４の端子間の接続経路は前記第１の種類の論理ゲートのみを含む請求項１乃至４いずれか一項記載の発振回路。
【請求項６】
前記複数の第１の信号経路は、第１の種類の論理ゲートが直列に接続された信号経路と第２の種類の論理ゲートが直列に接続された信号経路とを含む請求項１乃至４いずれか一項記載の発振回路。
【請求項７】
第１乃至第４の端子を有し、前記第１の端子と前記第２の端子とを電気的に接続し且つ前記第３の端子と前記第４の端子とを電気的に接続する第１のモードと、前記第１の端子と前記第３の端子とを電気的に接続し且つ前記第２の端子と前記第４の端子とを電気的に接続する第２のモードとの何れかのモードに設定可能な少なくとも１つのスイッチ回路と、
前記少なくとも１つのスイッチ回路の前記第１の端子及び前記第２の端子を介して直列に接続された複数の第１の信号経路と、
前記少なくとも１つのスイッチ回路の前記第３の端子及び前記第４の端子を介して直列に接続された複数の第２の信号経路と、
を含み、前記複数の第１の信号経路と前記複数の第２の信号経路とが１つのループを形成するように互いに接続され、前記ループには直列接続された奇数個の反転論理ゲートが含まれる発振回路において、
前記少なくとも１つのスイッチ回路の各々に対して前記第１のモードと前記第２のモードとの何れに設定するかを指定し、
前記ループを前記少なくとも１つのスイッチ回路により複数に分割し、
前記ループを分割して形成された複数のリングオシレータのうちの１つの発振周波数を測定する
各段階を含む発振回路の制御方法。
【請求項８】
第１乃至第４の端子を有し、前記第１の端子と前記第２の端子とを電気的に接続し且つ前記第３の端子と前記第４の端子とを電気的に接続する第１のモードと、前記第１の端子と前記第３の端子とを電気的に接続し且つ前記第４の端子を前記第１乃至第３の端子から電気的に切断する第２のモードとの何れかのモードに設定可能な少なくとも１つのスイッチ回路と、
前記少なくとも１つのスイッチ回路の前記第１の端子及び前記第２の端子を介して直列に接続された複数の第１の信号経路と、
前記少なくとも１つのスイッチ回路の前記第３の端子及び前記第４の端子を介して直列に接続された複数の第２の信号経路と、
を含み、前記複数の第１の信号経路と前記複数の第２の信号経路とが１つのループを形成するように互いに接続され、前記ループには直列接続された奇数個の反転論理ゲートが含まれる発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、発振回路及び発振回路の制御方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration：大規模集積回路）にモニタ用のリングオシレータを内蔵しておくことにより、当該リングオシレータの発振周波数に基づいてＬＳＩの動作限界周波数を推定することができる。ウェハ段階で測定できるリングオシレータの発振周波数からＬＳＩの動作限界周波数を推定すれば、ＬＳＩをパッケージングする前に良品か不良品かを判断することができる。またＬＳＩの周波数ランクがどのレベルであるかについても予測することができる。このような推定が可能であるのは、動作限界周波数を決めるクリティカルパスの論理ゲートと、モニタ用リングオシレータの論理ゲートとが同じＬＳＩ内の同一プロセスで作成された論理ゲートを含むためである。即ち、リングオシレータのリング遅延（ループ一周分の遅延）とクリティカルパスのパス遅延とは、プロセスばらつきによる遅延の変動に関して正の相関関係にあるからである。
【０００３】
クリティカルパスは大略10〜20段程度の少数段の論理ゲートを有しているのに対して、従来のリングオシレータは数十段から百段程度の多数段の論理ゲートを有している。リングオシレータにおいて、直列接続された論理ゲートの個々の遅延のばらつきは、多数の論理ゲートにわたる平均化作用によりキャンセルされ、リングオシレータ全体での遅延のばらつきはそれ程大きくならない。一方、クリティカルパスの場合、論理ゲートの個々の遅延のばらつきがキャンセルされるほどの段数が無いため、クリティカルパス全体での遅延のばらつきが比較的大きくなってしまう。近年の半導体プロセスのばらつきは微細化の進展とともに大きくなってきており、ＬＳＩの動作限界周波数とリングオシレータの発振周波数との相関が弱くなっている。ＬＳＩの動作限界周波数とリングオシレータの発振周波数との相関を改善するためには、リングオシレータの段数をクリティカルパスの段数と同程度まで減らすことが好ましい。
【０００４】
図１は、リングオシレータの発振周波数とＬＳＩの動作限界周波数との相関関係を示すグラフである。図１において、横軸はＬＳＩを代表する同一種のリングオシレータの発振周波数ｆ＿ＲＯＳＣであり、縦軸はＬＳＩの動作限界周波数ｆ＿ＣＨＩＰである。複数のＬＳＩチップに対してリングオシレータの発振周波数を測定すると、多数段のリングオシレータの場合には、発振周波数は比較的低く、また分布１３として示すように狭い範囲内に分布することになる。また少数段のリングオシレータの場合には、発振周波数は比較的高く、また分布１４として示すように広い範囲内に分布することになる。なお分布１３及び１４は、周波数の分布の広がりを補助的にグラフ上に視覚的に示したものであり、縦軸のディメンジョン（動作限界周波数ｆ＿ＣＨＩＰ）とは無関係である。またそれら複数のＬＳＩチップに対して動作限界周波数ｆ＿ＣＨＩＰを別途測定すると、動作限界周波数ｆ＿ＣＨＩＰは分布１５として示す範囲内に分布することになる。分布１５は、周波数の分布の広がりを補助的にグラフ上に視覚的に示したものであり、横軸のディメンジョン（発振周波数ｆ＿ＲＯＳＣ）とは無関係である。
【０００５】
分布１３及び１４の各々に対して、個々のＬＳＩのリングオシレータの発振周波数ｆ＿ＲＯＳＣの測定値と、対応する個々のＬＳＩの動作限界周波数の測定値とについて、それぞれの測定値を座標値とする座標平面上の位置に黒点をプロットする。そのようにして得られた複数の点（図１の複数の黒点）との距離が最も近くなるように引いた直線１１及び１２が、分布１３及び１４についての発振周波数ｆ＿ＲＯＳＣと動作限界周波数ｆ＿ＣＨＩＰとの相関関係を示す直線である。分布１４の場合のリングオシレータの段数がクリティカルパスの段数と同程度である場合には、段数が多い分布１３と段数が少ない分布１４とを比較すると、分布１４の方が発振周波数ｆ＿ＲＯＳＣと動作限界周波数ｆ＿ＣＨＩＰとの相関が大きくなる。即ち、プロットされた各黒点と直線１１又は１２との誤差（座標位置の差）が小さくなる。これは前述のように、リングオシレータの段数とクリティカルパスの段数とを同程度にすることにより、全体の遅延のばらつきが同程度になるためである。
【０００６】
しかしながら、リングオシレータの段数を減らした場合、ループ一周分の遅延であるリング遅延のばらつきは増えるため、リングオシレータの本来の目的である「１段当たりのゲート遅延を評価する」という目的には適さない回路になってしまう。リング遅延のばらつきが大きい少数段のリングオシレータを使用した場合には、以下に説明するように、ＬＳＩの回路面積が増大してしまうという問題も発生する。
【０００７】
ＬＳＩに搭載される従来のリングオシレータの典型例は、単一種類の論理ゲートを数十段から百段程度（奇数段）直列に接続したものである。リングオシレータの用途は論理ゲート単体のゲート遅延を計測するためであるので、基本的には異種の論理ゲートが混在されることはない。また、リング一周に要する遅延から一段当たりのゲート遅延を求めるので、リングオシレータの段数は1種類が通例である。
【０００８】
近年のマルチコアやメニーコアのマイクロプロセッサでは、搭載するトランジスタ数が数億トランジスタにおよぶため、ＬＳＩ内のばらつきに追従するために、複数箇所にリングオシレータを搭載する。具体的には、論理ゲートが３種類程度（インバータ、ＮＡＮＤ、ＮＯＲ)、トランジスタの閾値が３種類程度（標準、低、高）、ゲート長や幅等を変えた論理ゲートを１〜４種類程度、ファンアウト数を１〜４種類程度、更に配線長や幅を変えた構成等を用意する。これにより、バリエーションとして計３０〜５０種類程度のリングオシレータを用意する。３０〜５０種類程度のリングオシレータを一セットとして、ＬＳＩ内の例えば8箇所（四隅＋四辺中点）に各セットを配置すると、ＬＳＩ全体で２４０〜４００個程度のリングオシレータを搭載することになる。
【０００９】
ＬＳＩの動作限界周波数とリングオシレータの発振周波数との相関を求める際には、上記一セットのうちの１種類のリングオシレータの発振周波数について、ＬＳＩ内の配置箇所数（上記の例では8箇所）にわたる平均値、中央値、又は最低値を求める。この求めた値を当該ＬＳＩの当該種類のリングオシレータの代表値として、当該ＬＳＩの動作限界周波数とペアにしたデータを作成する。このように作成したデータを、多数（例えば数百個）のＬＳＩについて図１のようにプロットし、当該種類のリングオシレータの発振周波数と動作限界周波数との相関関係を求める。搭載している複数種類（上記の例では３０〜５０種類）のリングオシレータの各々についてこのように相関関係を求め、これら３０〜５０種類のリングオシレータのうちで、相関が良いものを選択する。
【００１０】
しかしながら、少数段のリングオシレータを用いる場合、リング遅延のばらつき幅が広いため、８箇所程度のＬＳＩ内の配置箇所数では、統計的なデータ量が不十分な可能性がある。特に最低周波数を求める場合には、測定値の分布を近似した正規分布の裾の値を求めることが好ましいが、正規確率プロットで分布を求めるためには、少なくとも５０個程度の測定点が必要である。
【００１１】
図２は、発振周波数の測定値分布に対する正規確率プロットを示す図である。図２において、横軸はＬＳＩ内の同一種のリングオシレータの発振周波数ｆ＿ＲＯＳＣであり、縦軸は平均値の上下の値を標準偏差を基準として示した値である。補助的に示した分布１７を有する発振周波数ｆ＿ＲＯＳＣの多数の測定値について累積百分率を求め、各測定値の百分率を正規分布の確率に従った縦軸位置にプロットした点が図２に示す白丸である。そのようにして得られた複数のプロット点との距離が最も近くなるように引いた直線１６と白丸のプロットとが一致する度合が高いほど、分布１７が正規分布に近いことになる。このようにして求めた直線１６において、例えば下側の３σ（標準偏差の３倍）の位置（黒丸１８）を特定し、この位置に相当する発振周波数ｆ＿ＲＯＳＣを管理目的のための最低値として設定してよい。この最低値を当該ＬＳＩの当該種類のリングオシレータの代表値として、前述のように、当該ＬＳＩの動作限界周波数とペアにしたデータを作成することになる。
【００１２】
図２のようにして最低値を求める場合、また同様な手法或いは他の手法で平均値や中央値を求める場合、リングオシレータの発振周波数の代表値に充分な精度を持たせるためには、充分な個数の測定値が必要になる。しかしながら、例えばＬＳＩ内の５０箇所に各種類（３０〜５０種類）のリングオシレータを用意すると、リングオシレータの個数が１５００〜２５００個となってしまう。リングオシレータの段数が従来と比較して少なくなってはいても、リングオシレータの個数が多いため、リングオシレータが占める回路面積の増加分が問題となってしまう。
【００１３】
以上を纏めると、クリティカルパスとの相関が高い少数段のリングオシレータでは、周波数ランクを知るために１段当たりのゲート遅延を評価するという目的には適さない。また少数段のリングオシレータを別途配置するとしても、多数個配置することが必要になり、回路面積の増加分が問題となる。
【００１４】
またＬＳＩ内部の何れのパスが実際のクリティカルパスとなるかは、ＬＳＩを製造してみないと分からない。即ち実際のクリティカルパスの段数が何段であるのかは分からない。従って、クリティカルパスの段数とリングオシレータの段数とを同程度にして相関を高くするためには、発振に寄与するリングオシレータの段数を可変にできることが好ましい。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００９−２５２９５５号公報
【特許文献２】特開２０１０−１０９１１５号公報
【特許文献３】特開平１１−１０１８５２号公報
【特許文献４】国際公開第ＷＯ２００９／０８４３９６号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【００１６】
以上を鑑みると、１つのリングオシレータから同一又は異なる発振周波数の発振信号を数多く別個に抽出可能な発振回路が望まれる。
【課題を解決するための手段】
【００１７】
発振回路は、第１乃至第４の端子を有し、前記第１の端子と前記第２の端子とを電気的に接続し且つ前記第３の端子と前記第４の端子とを電気的に接続する第１のモードと、前記第１の端子と前記第３の端子とを電気的に接続し且つ前記第２の端子と前記第４の端子とを電気的に接続する第２のモードとの何れかのモードに設定可能な少なくとも１つのスイッチ回路と、前記少なくとも１つのスイッチ回路の前記第１の端子及び前記第２の端子を介して直列に接続された複数の第１の信号経路と、前記少なくとも１つのスイッチ回路の前記第３の端子及び前記第４の端子を介して直列に接続された複数の第２の信号経路とを含み、前記複数の第１の信号経路と前記複数の第２の信号経路とが１つのループを形成するように互いに接続され、前記ループには直列接続された奇数個の反転論理ゲートが含まれる。
【発明の効果】
【００１８】
少なくとも１つの実施例による発振回路では、１つのリングオシレータから同一又は異なる発振周波数の発振信号を数多く別個に抽出することができる。
【図面の簡単な説明】
【００１９】
【図１】リングオシレータの発振周波数とＬＳＩの動作限界周波数との相関関係を示すグラフである。
【図２】発振周波数の測定値分布に対する正規確率プロットを示す図である。
【図３】リングオシレータの第１の実施例の構成を示す図である。
【図４】第１の信号経路と第２の信号経路との構成例を示す図である。
【図５】第１の信号経路と第２の信号経路との別の構成例を示す図である。
【図６】ＮＯＲ回路を用いて形成したリングオシレータの構成例を示す図である。
【図７】ＢＦＢスイッチの構成の一例を示す図である。
【図８】ＢＦＢスイッチの構成の別の一例を示す図である。
【図９】ＢＦＢスイッチの構成の更に別の一例を示す図である。
【図１０】図３のリングオシレータを分割して得られる複数のリングオシレータを示す図である。
【図１１】リングオシレータの第２の実施例の構成を示す図である。
【図１２】ＳＮＣスイッチの構成の一例を示す図である。
【図１３】ＳＮＣスイッチの構成の別の一例を示す図である。
【図１４】第２の実施例によるリングオシレータを分割して得られる複数のリングオシレータを示す図である。
【図１５】図３に示すリングオシレータの第１の実施例において分割した各ループの発振の可否を示す図である。
【図１６】図１１に示すリングオシレータの第２の実施例において分割した各ループの発振の可否を示す図である。
【図１７】複数の異なる段数のリングオシレータを設ける場合における回路面積の比較を示す図である。
【図１８】異なる種類の論理ゲートが混在したリングオシレータの構成の一例を示す図である。
【図１９】リングオシレータを制御する構成の一例を示す図である。
【図２０】リングオシレータを制御する方法の一例を示すフローチャートである。
【図２１】ＮＡＮＤ回路のみで構成されたリングオシレータの構成の一例を示す図である。
【図２２】図２１のリングオシレータをトランスファゲートにより形成されたスイッチ回路により分割した回路構成の一例を示す図である。
【図２３】図２１のリングオシレータをＮＡＮＤ回路により形成されたスイッチ回路により分割した回路構成の一例を示す図である。
【図２４】リングオシレータのばらつきの度合をシミュレーションにより評価した結果を示す図である。
【図２５】ＢＦＢスイッチの構成の別の一例を示す図である。
【図２６】図２５に示すＢＦＢスイッチに関して制御信号の設定とスイッチ内段数との対応関係を示す図である。
【図２７】制御信号Ｓをハイに設定した場合の第１の信号経路と第２の信号経路との段数を示す図である。
【図２８】制御信号Ｓをローに設定した場合の２つの折り返し経路の段数を示す図である。
【図２９】リングオシレータの第３の実施例の構成を示す図である。
【図３０】ＳＦＢスイッチの構成の一例を示す図である。
【図３１】ＳＦＢスイッチの構成の別の一例を示す図である。
【図３２】ＳＦＢスイッチの構成の更に別の一例を示す図である。
【図３３】図２９に示すリングオシレータの第３の実施例において分割した各ループの発振の可否を示す図である。
【図３４】異なる種類の論理ゲートが混在したリングオシレータの構成の一例を示す図である。
【発明を実施するための形態】
【００２０】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。なお各図において、同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。
【００２１】
図３は、リングオシレータの第１の実施例の構成を示す図である。図３に示すリングオシレータは、ゲートチェーン２０−１乃至２０−５、ＢＦＢ（Bidirectional Fold-Back：双方向折り返し）スイッチ２１−１乃至２１−４、及び複数のインバータ２２を含む。
【００２２】
ゲートチェーン２０−１乃至２０−５の各々は、互いに並行する第１の信号経路と第２の信号経路とを含む。第１の信号経路と第２の信号経路との少なくとも一方は、反転論理ゲートが直列に接続されたゲートチェーンである。ゲートチェーン２０−１乃至２０−５の各々は、ゲートチェーン２０−１に代表して示すように、第１乃至第４の端子Ｔ１乃至Ｔ４を有する。ゲートチェーン２０−１乃至２０−５の各々において、第１の信号経路の一端は第１の端子Ｔ１であり、第１の信号経路の他端は第２の端子Ｔ２である。同様に、第２の信号経路の一端は第３の端子Ｔ３であり、第２の信号経路の他端は第４の端子Ｔ４である。
【００２３】
図４は第１の信号経路と第２の信号経路との構成例を示す図である。図４（ｂ）にはゲートチェーン２０−１乃至２０−５の任意の１つを代表してゲートチェーン２０として示してある。ゲートチェーン２０において、第１の端子Ｔ１と第２の端子Ｔ２との間には、ｎ個（ｎ：２以上の整数）のＮＡＮＤ回路３１−１乃至３１−ｎが直列接続して形成される第１の信号経路が設けられている。また第３の端子Ｔ３と第４の端子Ｔ４との間には、反転論理ゲートを含まない信号線で形成される第２の信号経路が設けられている。
【００２４】
図４（ｂ）に示されるゲートチェーン２０において、第１の端子Ｔ１と第３の端子Ｔ３とを直接に接続し、第２の端子Ｔ２と第４の端子Ｔ４とを直接に接続すると、図４（ａ）に示されるループが得られる。ｎが奇数である場合、このループはリングオシレータとして発振可能である。ＮＡＮＤ回路３１−１の一方の入力に印加されるイネーブル信号ＥＮをハイ（以下、図中では"Ｈ"と記載）にするとリングオシレータは発振し、イネーブル信号ＥＮをロー（以下、図中では"Ｌ"と記載）にするとリングオシレータは発振停止する。
【００２５】
図５は第１の信号経路と第２の信号経路との別の構成例を示す図である。図５（ｂ）に示されるゲートチェーン２０において、第１の端子Ｔ１と第２の端子Ｔ２との間には、ｉ個（ｉ：ｎより小さい正の整数）のＮＡＮＤ回路３２−１乃至３２−ｉが直列接続して形成される第１の信号経路が設けられている。また第３の端子Ｔ３と第４の端子Ｔ４との間には、ｎ−ｉ個のＮＡＮＤ回路３２−ｉ＋１乃至３２−ｎが直列接続して形成される第２の信号経路が設けられている。図５（ｂ）に示されるゲートチェーン２０において、第１の端子Ｔ１と第３の端子Ｔ３とを直接に接続し、第２の端子Ｔ２と第４の端子Ｔ４とを直接に接続すると、図５（ａ）に示されるループが得られる。ｎが奇数である場合、このループはリングオシレータとして発振可能である。
【００２６】
図４又は図５に示される第１の信号経路と第２の信号経路との構成例において、ＮＡＮＤ回路の代わりにＮＯＲ回路を用いてもよい。図５に示されるＮＡＮＤ回路３２−１乃至３２−ｎの代わりにＮＯＲ回路３３−１乃至３３−ｎを用いて形成したリングオシレータの構成例が図６に示される。
【００２７】
また更には、ＮＡＮＤ回路やＮＯＲ回路の代わりにインバータを用いて第１の信号経路と第２の信号経路とを形成してもよい。この場合、イネーブル信号による制御機能を設けるためには、一箇所においてのみ、インバータの代わりにＮＡＮＤ又はＮＯＲ回路を設ければよい。
【００２８】
図３に戻り、ＢＦＢスイッチ２１−１乃至２１−４の各々は、ＢＦＢスイッチ２１に代表して示すように第１の端子Ｕ１、第２の端子Ｕ２、第３の端子Ｕ３、及び第４の端子Ｕ４を有する。ＢＦＢスイッチ２１−１乃至２１−４はそれぞれ制御信号Ｓ１乃至Ｓ４により、第１のモードと第２のモードとの何れかのモードに設定可能である。第１のモードでは、第１の端子Ｕ１と第２の端子Ｕ２とを電気的に接続し且つ前記第３の端子Ｕ３と第４の端子Ｕ４とを電気的に接続する。第２のモードでは、第１の端子Ｕ１と第３の端子Ｕ３とを電気的に接続し且つ第２の端子Ｕ２と第４の端子Ｕ４とを電気的に接続する。
【００２９】
ゲートチェーン２０−１乃至２０−５の複数の第１の信号経路は、ＢＦＢスイッチ２１−１乃至２１−４の第１の端子Ｕ１及び第２の端子Ｕ２を介して直列に接続される。またゲートチェーン２０−１乃至２０−５の複数の第２の信号経路は、ＢＦＢスイッチ２１−１乃至２１−４の第３の端子Ｕ３及び第４の端子Ｕ４を介して直列に接続される。
【００３０】
図３において、ゲートチェーン２０−１の第１の端子Ｔ１と第３の端子Ｔ３とは互いに直接に接続され、ゲートチェーン２０−５の第２の端子Ｔ２と第４の端子Ｔ４とは互いに直接に接続される。これにより、複数の第１の信号経路と複数の第２の信号経路とが１つのループを形成するように互いに接続される。
【００３１】
上記ループには直列接続された奇数個の反転論理ゲートが含まれるように、第１の信号経路と第２の信号経路とに含まれる反転論理ゲートの数が設定される。従って、図３において全ての複数の第１の信号経路と全ての複数の第２の信号経路とで形成されたループは、リングオシレータとして発振可能である。また更に、ＢＦＢスイッチ２１−１乃至２１−４の動作モードを切り替えることにより全体のループを分割し、分割された各々の部分ループをリングオシレータとして発振させることも可能である。これについては後述する。
【００３２】
図７は、ＢＦＢスイッチ２１−１乃至２１−４の構成の一例を示す図である。図７には、ＢＦＢスイッチ２１−１乃至２１−４の任意の１つを代表してＢＦＢスイッチ２１として示してある。図７（ａ）に示されるＢＦＢスイッチ２１は、ＰＭＯＳトランジスタのチャネルとＮＭＯＳトランジスタのチャネルとが互いに並列に接続されたトランスファゲート４１乃至４４を含む。
【００３３】
制御信号Ｓがハイである第１のモードではトランスファゲート４１及び４３が導通して、図７（ｂ）に示されるように、第１の端子Ｕ１と第２の端子Ｕ２とが電気的に接続され且つ前記第３の端子Ｕ３と第４の端子Ｕ４とが電気的に接続される。このときトランスファゲート４２及び４４は非導通状態となる。制御信号Ｓがローである第２のモードではトランスファゲート４２及び４４が導通して、図７（ｃ）に示されるように、第１の端子Ｕ１と第３の端子Ｕ３とが電気的に接続され且つ前記第２の端子Ｕ２と第４の端子Ｕ４とが電気的に接続される。このときトランスファゲート４１及び４３は非導通状態となる。
【００３４】
図８は、ＢＦＢスイッチ２１−１乃至２１−４の構成の別の一例を示す図である。図８（ａ）に示されるＢＦＢスイッチ２１は、ＮＡＮＤ回路５１乃至５６を含む。
【００３５】
制御信号Ｓがハイである第１のモードではＮＡＮＤ回路５１及び５４がインバータとして機能して、図８（ｂ）に示されるように、第１の端子Ｕ１と第２の端子Ｕ２とが電気的に接続され且つ前記第３の端子Ｕ３と第４の端子Ｕ４とが電気的に接続される。このときＮＡＮＤ回路５３及び５６の出力はハイ固定となり、ＮＡＮＤ回路５２及び５５もインバータとして機能する。制御信号Ｓがローである第２のモードではＮＡＮＤ回路５３及び５６がインバータとして機能して、図８（ｃ）に示されるように、第１の端子Ｕ１と第３の端子Ｕ３とが電気的に接続され且つ前記第２の端子Ｕ２と第４の端子Ｕ４とが電気的に接続される。このときＮＡＮＤ回路５１及び５４の出力はハイ固定となり、ＮＡＮＤ回路５２及び５５もインバータとして機能する。
【００３６】
図９は、ＢＦＢスイッチ２１−１乃至２１−４の構成の更に別の一例を示す図である。図９（ａ）に示されるＢＦＢスイッチ２１は、ＮＯＲ回路６１乃至６６を含む。
【００３７】
制御信号Ｓがハイである第１のモードではＮＯＲ回路６１及び６４がインバータとして機能して、図９（ｂ）に示されるように、第１の端子Ｕ１と第２の端子Ｕ２とが電気的に接続され且つ前記第３の端子Ｕ３と第４の端子Ｕ４とが電気的に接続される。このときＮＯＲ回路６３及び６６の出力はロー固定となり、ＮＯＲ回路６２及び６５もインバータとして機能する。制御信号Ｓがローである第２のモードではＮＯＲ回路６３及び６６がインバータとして機能して、図９（ｃ）に示されるように、第１の端子Ｕ１と第３の端子Ｕ３とが電気的に接続され且つ前記第２の端子Ｕ２と第４の端子Ｕ４とが電気的に接続される。このときＮＯＲ回路６１及び６４の出力はロー固定となり、ＮＯＲ回路６２及び６５もインバータとして機能する。
【００３８】
図１０は、図３のリングオシレータを分割して得られる複数のリングオシレータを示す図である。図１０の例において、ＢＦＢスイッチ２１−１乃至２１−４にそれぞれ印加される制御信号Ｓ１乃至Ｓ４は、ハイ（Ｈ）、ハイ（Ｈ）、ロー（Ｌ）、及びロー（Ｌ）に設定されている。ＢＦＢスイッチ２１−１乃至２１−４は、制御信号がハイの場合には、当該スイッチに接続される隣接する２つのゲートチェーン間を接続する。ＢＦＢスイッチ２１−１乃至２１−４は、制御信号がローの場合には、当該スイッチに接続される隣接する２つのゲートチェーン間を分離し、且つ信号を折り返すように個々のゲートチェーンの２つの端子間を接続する。従って図１０の例においては、矢印で示されるように信号が伝搬することになる。即ち、ゲートチェーンのみに着目すると、ゲートチェーン２０−１乃至２０−３が第１のループを形成し、ゲートチェーン２０−４が第２のループを形成し、且つゲートチェーン２０−５が第３のループを形成する。
【００３９】
この場合、ゲートチェーン２０−１乃至２０−５の各々が直列接続された奇数個の反転論理ゲートを含む場合、上記の第１のループ、第２のループ、及び第３のループの全てが発振可能である。なおＢＦＢスイッチ２１−１乃至２１−４の各信号伝搬経路には偶数個の反転論理ゲートが設けられているため、ループの発振の可否の判断においてスイッチの影響は無視することができる。
【００４０】
形成されるループによっては、偶数個の反転論理ゲートが含まれることになり、当該ループがリングオシレータとして発振しない場合もある。また合計で奇数個の反転論理ゲートを有する全体ループが偶数個のゲートチェーンから形成される場合、少なくとも１つのゲートチェーンは偶数個の反転論理ゲートを含んでしまうことになる。従って、個々のゲートチェーンが全て、必ずしも奇数個の反転論理ゲートを含むゲートチェーンであるとは限らない。但し全体ループが奇数個のゲートチェーンから形成される場合、個々のゲートチェーンを全て奇数個の反転論理ゲートを含むゲートチェーンである構成とすることができる。
【００４１】
図４乃至図６に示されるＮＡＮＤ又はＮＯＲ構成のゲートチェーン２０と、図７乃至図９に示されるトランスファゲート、ＮＡＮＤ、又はＮＯＲ構成のＢＦＢスイッチ２１とは、任意の組み合わせで用いることができる。即ち、これらの回路の任意の組み合わせを用いて、全体のループ又は所望の部分ループに基づいた発振回路を形成することができる。但し、ばらつきの度合を精度よく測定するという目的を鑑みた場合、ループは同一種類の論理ゲートにより形成されていることが好ましい。即ち、複数の第１の信号経路及び複数の第２の信号経路は直列に接続された複数の第１の種類の論理ゲートのみを含み、ＢＦＢスイッチ２１−１乃至２１−４の第１乃至第４の端子Ｕ１乃至Ｕ４間の接続経路は当該第１の種類の論理ゲートのみを含むことが好ましい。このような構成とすることにより、各論理ゲートのばらつきの影響を揃え、リングオシレータの発振周波数の測定に基づいて１段あたりの論理ゲートの遅延を適切に評価することが可能となる。
【００４２】
図１１は、リングオシレータの第２の実施例の構成を示す図である。図３に示すリングオシレータは、ゲートチェーン２０−１乃至２０−５、ＢＦＢスイッチ２１−１乃至２１−４、複数のインバータ２２、並びにＳＮＣ（Stage Number Control：段数制御）スイッチ２３−１及び２３−２を含む。
【００４３】
図１１の構成は、ＳＮＣスイッチ２３−１及び２３−２が設けられている点が図３の構成と異なる。ＳＮＣスイッチ２３−１は、ゲートチェーン２０−１の第１の端子Ｔ１と第３の端子Ｔ３とを互いに接続する。ＳＮＣスイッチ２３−２は、ゲートチェーン２０−５の第２の端子Ｔ２と第４の端子Ｔ４とを互いに接続する。ＳＮＣスイッチ２３−１及び２３−２の各々は、ＳＮＣスイッチ２３−１に代表して示されるように、第１の端子Ｖ１及び第２の端子Ｖ２を有する。
【００４４】
ＳＮＣスイッチ２３−１及び２３−２の各々は、奇数個の反転論理ゲートを介して接続する第１のモードと偶数個の反転論理ゲートを介して接続する第２のモードとの何れかのモードに設定可能な段数切替回路として機能する。第１のモードと第２のモードとの間の切り替えは、制御信号ＳＬ及びＳＲにより行われる。なお図１１に示される構成例では、２つのＳＮＣスイッチ２３−１及び２３−２が設けられているが、何れか一方のみを設けるようにしてもよい。
【００４５】
図１２は、ＳＮＣスイッチの構成の一例を示す図である。図１２において、ＳＮＣスイッチ２３−１及び２３−２の任意の１つの代表としてＳＮＣスイッチ２３が示される。ＳＮＣスイッチ２３は、ＮＡＮＤ回路７１乃至７３を含む。ＮＡＮＤ回路７４は、隣のゲートチェーンの入力側のＮＡＮＤ回路であってよい。或いはＮＡＮＤ回路７４もＳＮＣスイッチ２３−１に含まれる構成としてもよい。この場合、ＮＡＮＤ回路７４の出力が第１の端子Ｖ１となる。
【００４６】
制御信号Ｓがハイのときに、ＮＡＮＤ回路７２はインバータとして機能するとともに、ＮＡＮＤ回路７３の出力はハイに固定される。このとき、図１２（ｂ）に示されるように、ＳＮＣスイッチ２３−１の第２の端子Ｖ２から第１の端子Ｖ１迄の信号伝搬経路には１段の反転論理ゲートが存在することになる。なおこの場合、ＮＡＮＤ回路７４もインバータとして動作する。また論理反転ゲートの段数は１段でなく、他の奇数の数の段数であってもよい。
【００４７】
制御信号Ｓがローのときに、ＮＡＮＤ回路７１及び７３はインバータとして機能するとともに、ＮＡＮＤ回路７２の出力はハイに固定される。このとき、図１２（ｃ）に示されるように、ＳＮＣスイッチ２３−１の第２の端子Ｖ２から第１の端子Ｖ１迄の信号伝搬経路には２段の反転論理ゲートが存在することになる。なおこの場合、ＮＡＮＤ回路７４もインバータとして動作する。また論理反転ゲートの段数は２段でなく、他の偶数の数の段数であってもよい。
【００４８】
図１３は、ＳＮＣスイッチの構成の別の一例を示す図である。図１３において、ＳＮＣスイッチ２３は、ＮＯＲ回路７６乃至７８を含む。ＮＯＲ回路７９は、隣のゲートチェーンの入力側のＮＯＲ回路であってよい。或いはＮＯＲ回路７９もＳＮＣスイッチ２３−１に含まれる構成としてもよい。この場合、ＮＯＲ回路７９の出力が第１の端子Ｖ１となる。
【００４９】
制御信号Ｓがハイのときに、ＮＯＲ回路７７はインバータとして機能するとともに、ＮＯＲ回路７８の出力はローに固定される。このとき、図１３（ｂ）に示されるように、ＳＮＣスイッチ２３−１の第２の端子Ｖ２から第１の端子Ｖ１迄の信号伝搬経路には１段の反転論理ゲートが存在することになる。なおこの場合、ＮＯＲ回路７９もインバータとして動作する。
【００５０】
制御信号Ｓがローのときに、ＮＯＲ回路７６及び７８はインバータとして機能するとともに、ＮＯＲ回路７７の出力はローに固定される。このとき、図１３（ｃ）に示されるように、ＳＮＣスイッチ２３−１の第２の端子Ｖ２から第１の端子Ｖ１迄の信号伝搬経路には２段の反転論理ゲートが存在することになる。なおこの場合、ＮＯＲ回路７９もインバータとして動作する。
【００５１】
図１４は、第２の実施例によるリングオシレータを分割して得られる複数のリングオシレータを示す図である。図１４の例において、ＢＦＢスイッチ２１−１乃至２１−４にそれぞれ印加される制御信号Ｓ１乃至Ｓ４は、ハイ（Ｈ）、ハイ（Ｈ）、ロー（Ｌ）、及びハイ（Ｈ）に設定されている。従って図１０の例においては、矢印で示されるように信号が伝搬することになる。即ち、ゲートチェーンのみに着目すると、ゲートチェーン２０−１乃至２０−３が第１のループを形成し、ゲートチェーン２０−４及び２０−５が第２のループを形成する。
【００５２】
図１４に示す構成例において、ゲートチェーン２０−１乃至２０−５の各々は奇数個の反転論理ゲートを含む。この場合、図３に示すようにＳＮＣスイッチ２３−１及び２３−２が設けられていない構成では、ゲートチェーン２０−４及び２０−５からなる第２のループには偶数個の反転論理ゲートが含まれることになり、第２のループはリングオシレータとして発振しない。
【００５３】
しかしながら、図１４に示す構成では、ＳＮＣスイッチ２３−１及び２３−２にそれぞれ印加される制御信号ＳＲ及びＳＬは、ロー（Ｌ）及びハイ（Ｈ）に設定されている。従ってＳＮＣスイッチ２３−２の内部の信号伝搬経路中に存在する反転論理ゲートの段数は１段になり、ゲートチェーン２０−４及び２０−５並びにＳＮＣスイッチ２３−２を含む第２のループには、奇数段の反転論理ゲートが含まれることになる。その結果、図１４に示される構成では、第１のループがリングオシレータとして発振可能であるとともに、第２のループもリングオシレータとして発振可能となる。
【００５４】
このようにＳＮＣスイッチ２３−１及び２３−２を設けることにより、ループの分割の仕方によっては偶数の論理反転ゲートが含まれることになる部分ループが存在しても、１段若しくはそれ以上の奇数段の論理反転ゲートが追加することができる。これにより、ループの分割の仕方によらず、両端に存在するループについてはリングオシレータとして常に発振させることができる。
【００５５】
図１５は、図３に示すリングオシレータの第１の実施例において分割した各ループの発振の可否を示す図である。第１の実施例のリングオシレータにおいてゲートチェーン２０−１乃至２０−５の各々は奇数個の論理反転ゲートを含む。従って、ゲートチェーン２０−１乃至２０−５の各々は単独で発振可能である。
【００５６】
図１５に示す表において、ゲートチェーン２０−１、２０−２、２０−３、２０−４、及び２０−５をそれぞれＣ１、Ｃ２、Ｃ３、Ｃ４、及びＣ５として表記している。例えば第１行にパターンＡとして示される制御信号Ｓ１乃至Ｓ４の組み合わせでは、制御信号Ｓ１乃至Ｓ４がそれぞれ「Ｈ，Ｈ，Ｈ，Ｈ」に設定されることにより、Ｃ１乃至Ｃ５が全て接続された１つのループが形成される。ループを形成する複数のゲートチェーン同士を加算記号「＋」で繋げて表示（この例では「Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５」と表示）することにより、これら複数のゲートチェーンが接続されて１つのループを構成することを示している。
【００５７】
例えば第２行にパターンＢとして示される制御信号Ｓ１乃至Ｓ４の組み合わせでは、制御信号Ｓ１乃至Ｓ４がそれぞれ「Ｈ，Ｈ，Ｈ，Ｌ」に設定されることにより、Ｃ１乃至Ｃ４が接続された第１のループとＣ５のみを含む第２のループとが形成される。Ｃ１乃至Ｃ４が接続された第１のループ「Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４」は取消線で消されているが、これは第１のループが発振不可であることを示す。また第２のループ「Ｃ５」は取消線表示されていないが、これは第２のループがリングオシレータとして発振可能であることを示す。この表示の意味は、以降の全ての行においても同様である。
【００５８】
図１５に示される制御信号Ｓ１乃至Ｓ４の組み合わせで規定される１６個のパターンＡ乃至Ｐにおいて、各組み合わせに現れるループを全て数えると、全部で４８個存在する。その４８個のうち、リングオシレータとして発振するループは３４個である。各パターンにおいて現れるループの数Ｐとそのうち発振するループの数Ｑとが、表の右端の欄に「Ｑ／Ｐ」として示される。
【００５９】
上記４８個のループのうち同じゲートチェーンの組み合わせを有するループが存在するため、重複分を除いて数えると、異なるゲートチェーンの組み合わせを有するループは全部で１５個存在する。その１５個のうち、９個のループがリングオシレータとして発振可能である。
【００６０】
図１６は、図１１に示すリングオシレータの第２の実施例において分割した各ループの発振の可否を示す図である。第２の実施例のリングオシレータにおいてゲートチェーン２０−１乃至２０−５の各々は奇数個の論理反転ゲートを含む。従って、ゲートチェーン２０−１乃至２０−５の各々は単独で発振可能である。
【００６１】
図１６に示す表において用いられる表記は図１５において用いられる表記と同じである。図１６に示される制御信号Ｓ１乃至Ｓ４の組み合わせで規定される１６個のパターンＡ乃至Ｐにおいて、制御信号ＳＬ及びＳＲは、左端又は右端に存在するループが常に発振するように設定されている。各組み合わせに現れるループを全て数えると、全部で４８個存在する。その４８個のうち、リングオシレータとして発振するループは４４個である。
【００６２】
上記４８個のループのうち同じゲートチェーンの組み合わせを有するループが存在するため、重複分を除いて数えると、異なるゲートチェーンの組み合わせを有するループは全部で１５個存在する。その１５個のうち、１３個のループがリングオシレータとして発振可能である。
【００６３】
図１５と図１６とを比較すれば分かるように、図３に示される第１の実施例の構成よりも、図１１に示される第２の実施例の構成の方が、発振可能なループの数を大幅に増加させることができる。即ち、両端に単純な回路構成のＳＮＣスイッチを設けることにより、別個に取り出すことができる発振周波数を大幅に増加させることができる。
【００６４】
以上説明した実施例によれば、充分な段数を有するリングオシレータをＬＳＩに組み込むことにより、従来通りの１段あたりの遅延を評価するためのリングオシレータとして使用することができる。この目的のためには、単一種類の論理ゲートによりリングオシレータを形成することが好ましい。
【００６５】
また更に、組み込んだリングオシレータを分割して複数の少数段のリングオシレータとして用いることができるので、クリティカルパスの段数に相当する段数を有するリングオシレータの発振周波数を測定することが可能となる。従って、ＬＳＩの周波数ランクを適切に評価することが可能となる。
【００６６】
またそのようにして形成される複数個の少数段のループのうち数多くのループを別個のリングオシレータとして発振させることができるので、数多くの独立な少数段のリングオシレータを別途組み込む必要が無く、回路面積削減の効果が得られる。
【００６７】
一例として、ＬＳＩ内の１０箇所に１０５段のリングオシレータを搭載し、更に２１段のリングオシレータが５０個必要であると仮定する。これら１０個の１０５段のリングオシレータと５０個の２１段のリングオシレータとを全て別個に搭載するに必要な回路面積をＡとする。この回路面積Ａは、２０個の１０５段のリングオシレータに必要な回路面積に等しい。
【００６８】
それに対して、図１１に示される構成においてゲートチェーン２０−１乃至２０−５の各々が２１段のリングオシレータとして発振可能である構成、即ち全体で１０５段のリングオシレータとして発振可能な構成を用いた場合を考える。ＬＳＩ内の１０箇所にこの１０５段のリングオシレータを搭載したとする。このとき、１０５段のリングオシレータの各々は分割して少数段の５個のリングオシレータとして使用できるので、１０個の１０５段のリングオシレータは５０個の２１段リングオシレータとして用いることができる。但しＢＦＢスイッチ２１−１乃至２１−４及びＳＮＣスイッチ２３−１及び２３−２の追加により約１０％の面積増加となるため、合計の回路面積は元の１０５段のリングオシレータの１１個分となる。この回路面積は、上記の回路面積Ａに対して４５％の削減となっている。
【００６９】
図１７は、複数の異なる段数のリングオシレータを設ける場合における回路面積の比較を示す図である。ＬＳＩ内に、２１段、４３段、６３段、８５段、及び１０５段の異なる５種類のリングオシレータを、それぞれ５０個、２０個、１０個、１０個、及び１０個（合計１００個）設けるとする。この構成により、５種類の異なる周波数を有する合計で１００個の発振信号が別個に得られることになる。段数が少ない方がばらつきの幅が大きく、よい統計値を得るためにはより多くのデータが必要になるので、段数が少ないリングオシレータはより多くの数を設ける構成となっている。上記の１００個の別個の発振信号を得るために１００個の単一発振するリングオシレータを搭載する場合には、図１７において「単体ＲＯＳＣ必要数（トランジスタ数）」として示されるように、トランジスタ数換算で合計１７７６０個のトランジスタが必要になる。
【００７０】
これに対して、図１１に示す第２の実施例のリングオシレータを用い、ゲートチェーン２０−１乃至２０−５が合計で１０５段を有する構成であるとする。１０個のこのようなリングオシレータをＬＳＩに搭載すれば、上述の単体リングオシレータの構成と同様に、５種類の異なる周波数を有する合計で１００個の発振信号を別個に提供することが可能になる。第２の実施例のリングオシレータを用いた場合には、図１７において「提案型ＲＯＳＣ必要数（トランジスタ数）」として示されるように、トランジスタ数換算で合計４６８０個のトランジスタが必要になる。従って、必要な回路面積は単体構成の場合に比較して約４分の１になる。このように第１及び第２の実施例のリングオシレータによれば、複数の異なる段数に変化させたいときにも、回路面積を増加させることなく、多数の発振周波数の信号を別個に得ることが可能になる。
【００７１】
上述の実施例のリングオシレータでは、単一段のゲートの遅れを評価する目的のために用いるためには、単一種類の論理ゲートによりリングオシレータが形成されていることが好ましい。但し、全てのゲートチェーンが同一種類の論理ゲートである必要はなく、異なる種類の論理ゲートが混在する構成であってもよい。
【００７２】
図１８は、異なる種類の論理ゲートが混在したリングオシレータの構成の一例を示す図である。図１８に示すリングオシレータでは、図１１に示す第２の実施例のリングオシレータと同様の構成であるが、複数のゲートチェーンがそれぞれ異なる種類の論理ゲートにより形成されている。また図示の便宜上、５個ではなく３個のゲートチェーン２０−１乃至２０−３のみが設けられている。図１８に示されるように、ゲートチェーン２０−１乃至２０−３はそれぞれ、ＮＯＲ回路により形成されたゲートチェーン、インバータにより形成されたゲートチェーン、及びＮＡＮＤ回路により形成されたゲートチェーンである。
【００７３】
ＢＦＢスイッチ２１−１及び２１−２に印加する制御信号Ｓ１及びＳ２並びにＳＮＣスイッチ２３−１及び２３−２に印加する制御信号ＳＬ及びＳＲを適宜設定することで、様々な種類の論理ゲートを組み合わせたリングオシレータを発振させることができる。具体的には、例えばパターンＰ１では、ＮＯＲ回路のリングオシレータ、インバータのリングオシレータ、及びＮＡＮＤ回路のリングオシレータを発振させることが可能である。また例えばパターンＰ２では、ＮＯＲ回路とインバータとが混在したリングオシレータを発振させることが可能である。
【００７４】
上述のリングオシレータの構成では、複数の第１の信号経路（及び／又は第２の信号経路）は、少なくとも、第１の種類の論理ゲートが直列に接続された信号経路と第２の種類の論理ゲートが直列に接続された信号経路とを含むことになる。クリティカルパスは異なる種類の論理ゲートで形成されている可能性があるので、このように異種の論理ゲートを組み合わせた構成としておくことにより、より精度の高いクリティカルパスの遅延推定を行なうことが可能となる。
【００７５】
図１９は、リングオシレータを制御する構成の一例を示す図である。図１９に示す構成は、リングオシレータ８０、分周器８１、及びスキャンチェーン８２を含む。リングオシレータ８０は、例えば図１１に示すリングオシレータであってよく、更にスキャンチェーン８２からの印加信号に応じて出力を選択するエンコーダ回路を含んでよい。
【００７６】
分周器８１は、リングオシレータ８０から供給される選択制御信号ＳＷｘに応じてリングオシレータ８０の出力端子ＯＵＴ１乃至ＯＵＴ５の１つを選択し、選択された出力端子からの発振信号を分周し、分周後の信号を次段への出力端子ＯＵＴに供給する。出力端子ＯＵＴ１乃至ＯＵＴ５は、図１１の構成を例にした場合、ゲートチェーン２０−１乃至２０−５の出力端子ＯＵＴに相当する。
【００７７】
スキャンチェーン８２は、複数のフリップフロップを直列に接続して形成されたシフトレジスタであり、外部から１ビットずつ順次印加されたビットパターンにより、リングオシレータ８０への制御信号を設定するために用いられる。スキャンチェーン８２により設定する信号は、イネーブル信号ＥＮ１乃至ＥＮ５、スイッチ制御信号ＳＷ１乃至ＳＷ４、及び段数切り替え用の制御信号ＳＷＬ及びＳＷＲである。これらの制御信号は、図１１の構成を例にした場合、ゲートチェーン２０−１乃至２０−５のイネーブル信号ＥＮ、ＢＦＢスイッチ２１−１乃至２１−４の制御信号Ｓ１乃至Ｓ４、及びＳＮＣスイッチ２３−１及び２３−２の制御信号ＳＲ及びＳＬに相当する。
【００７８】
リングオシレータ８０から供給される選択制御信号ＳＷｘにより出力端子ＯＵＴ１乃至ＯＵＴ５の１つを指定するためには、上記イネーブル信号ＥＮ１乃至ＥＮ５及びスイッチ制御信号ＳＷ１乃至ＳＷ４をデコードして選択制御信号ＳＷｘを生成すればよい。具体的には、例えば３個のゲートチェーン２０−１乃至２０−３を１つのリングオシレータとして互いに接続して発振させる場合には、出力端子ＯＵＴ３（ゲートチェーン２０−３の出力端子）を選択する選択制御信号ＳＷｘを生成して分周器８１に供給すればよい。このデコード処理のためには、イネーブル信号ＥＮ１乃至ＥＮ５及びスイッチ制御信号ＳＷ１乃至ＳＷ４を入力とするルックアップテーブルから、選択制御信号ＳＷｘを出力するようにすればよい。
【００７９】
図１９の構成を用いて、ＢＦＢスイッチの各々に対して、第１のモード（隣り合うゲートチェーンを接続するモード）と第２のモード（信号経路を折り返すモード）との何れかを設定する。即ち、スキャンチェーン８２により、制御信号を所望の値に設定することにより、各ＢＦＢスイッチのモードを設定する。この設定により、リングオシレータを少なくとも１つのスイッチ回路（ＢＦＢスイッチ）により複数に分割し、発振信号を分周器８１に供給することができる。この分周器８１からの出力信号を外部の測定装置により検出することにより、リングオシレータを分割して形成された複数のリングオシレータのうちの１つの発振周波数を測定する。
【００８０】
図２０は、リングオシレータを制御する方法の一例を示すフローチャートである。ステップＳＴ１において、スキャンチェーン８２に設定信号のビットパターンを読み込ませる。ステップＳＴ２において、上記ビットパターンに応じて設定されたリングオシレータの分割パターンでリングオシレータを発信させる。ステップＳＴ３において、外部の測定装置を用い、分周器８１からの出力信号に基づいて、リングオシレータの発振周波数を測定する。ステップＳＴ４において、発振周波数を測定する対象として、次のリングオシレータの分割及び発振パターンが存在するか否かを判定する。次のパターンが存在する場合には、ステップＳＴ１に戻り、ステップＳＴ１及び以降の処理を繰り返す。
【００８１】
以上説明した制御方法により、リングオシレータ８０を所望の分割パターンに設定し、リングオシレータ８０から所望の発振周波数の発振信号を取り出して、外部の測定装置により測定することができる。これにより、適切な段数のリングオシレータの発振周波数を適切な数だけ測定することができるので、リングオシレータ８０を組み込んだＬＳＩの評価を適切に行うことが可能になる。
【００８２】
以下においては、リングオシレータを分割するスイッチ回路において用いる論理ゲートの種類と発振周波数の誤差との関係について説明する。前述のように、ばらつきの度合を精度よく測定するという目的を鑑みた場合、ループは同一種類の論理ゲートにより形成されていることが好ましい。複数の第１の信号経路及び複数の第２の信号経路は直列に接続された複数の第１の種類の論理ゲートのみを含み、ＢＦＢスイッチ２１−１乃至２１−４の第１乃至第４の端子Ｕ１乃至Ｕ４間の接続経路は当該第１の種類の論理ゲートのみを含むことが好ましい。
【００８３】
図２１は、ＮＡＮＤ回路のみで構成されたリングオシレータの構成の一例を示す図である。以下の検討において、この図２１に示す回路構成を有するリングオシレータを対象として、ばらつきの評価を行う。図２１に示すリングオシレータは、ＮＡＮＤ回路９１−１乃至９１−７が直列に接続されて発振回路を形成している。またＮＡＮＤ回路９１−１乃至９１−７の出力は、ＮＡＮＤ回路９２−２乃至９２−７及び９２−１の入力にもそれぞれ印加されており、ファンアウト数が２となるように負荷が設定されている。
【００８４】
図２２は、図２１のリングオシレータをトランスファゲートにより形成されたスイッチ回路により分割した回路構成の一例を示す図である。図２２において、図２１に示されるリングオシレータがゲートチェーン２０−１及び２０−２に分割され、ゲートチェーン２０−１及び２０−２の間には図７（ａ）に示すＢＦＢスイッチ２１が設けられている。この図２２に示す全体のループを１つのリングオシレータとして発振させたときの発振周波数のばらつきを、図２１に示すリングオシレータの発振周波数のばらつきと比較して評価することになる。比較評価結果については後述する。
【００８５】
図２３は、図２１のリングオシレータをＮＡＮＤ回路により形成されたスイッチ回路により分割した回路構成の一例を示す図である。図２３において、図２１に示されるリングオシレータが２個のゲートチェーンに分割され、２個のゲートチェーンの間には図８（ａ）に示すＢＦＢスイッチ２１が設けられている。但し、図２３に示す回路構成においては、図２１に示すリングオシレータに属する複数のＮＡＮＤ回路の一部を流用してＢＦＢスイッチ２１のＮＡＮＤ回路として用いることにより、追加のＮＡＮＤ回路は用いることなく、ＢＦＢスイッチ２１を実現してある。この図２３に示す全体のループを１つのリングオシレータとして発振させたときの発振周波数のばらつきを、図２１に示すリングオシレータの発振周波数のばらつきと比較して評価することになる。比較評価結果については以下に示す。
【００８６】
図２４は、リングオシレータのばらつきの度合をシミュレーションにより評価した結果を示す図である。具体的には、図２１乃至図２３に示す３つのリングオシレータについて、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）シミュレータを用いて発振周波数を計算した。その際、モンテカルロシミュレーションによりトランジスタの閾値を乱数設定し、トランジスタモデルの閾値のばらつきの幅（管理値）が１σ、３σ、５σ、及び６σの各々の場合について、２０００個のリングオシレータについてリング遅延を計算した。トランジスタ閾値の管理値が１σ（標準偏差の１倍）である場合は、ＬＳＩに含まれるトランジスタ個数が１００個程度であることに相当し、これらの１σのばらつきを有するＬＳＩ内のトランジスタから選択したトランジスタによりリングオシレータを構成する。またトランジスタ閾値の管理値が３σ（標準偏差の３倍）である場合はＬＳＩのトランジスタ個数が１０００個程度であることに相当し、トランジスタ閾値の管理値が５σ（標準偏差の５倍）である場合はＬＳＩのトランジスタ個数が５００万個程度であることに相当する。更に、トランジスタ閾値の管理値が６σ（標準偏差の６倍）である場合はＬＳＩのトランジスタ個数が１０億個程度であることに相当する。これらの数量のトランジスタを搭載する複数の規模のＬＳＩを想定し、それぞれについて２０００個のリングオシレータについてリング遅延を計算し、その中央値及び標準偏差を求めた。
【００８７】
図２４において、「単体ＲＯＳＣ」として示される図２１の単体リングオシレータの場合、１００個規模のＬＳＩの場合のリング遅延の標準偏差（１σ）は、リング遅延の中央値の１．０６％である。また１０００個規模のＬＳＩの場合のリング遅延の標準偏差（１σ）は、リング遅延の中央値の４．８３％である。５００万個規模のＬＳＩの場合のリング遅延の標準偏差（１σ）は、リング遅延の中央値の８．２０％である。１０億個規模のＬＳＩの場合のリング遅延の標準偏差（１σ）は、リング遅延の中央値の９．９７％となっている。これらの標準偏差値は、リング遅延のばらつきの度合を示している。
【００８８】
図２４において「ＢＦＢ１−スイッチＲＯＳＣ」として示される行は、図２２のリングオシレータの場合について、リング遅延のばらつきの度合（標準偏差）を示すと共に、単体ＲＯＳＣのばらつきからの差分も示している。また「ＢＦＢ２−スイッチＲＯＳＣ」として示される行は、図２３のリングオシレータの場合について、リング遅延のばらつきの度合（標準偏差）を示すと共に、単体ＲＯＳＣのばらつきからの差分も示している。
【００８９】
図２４から分かるように、図２２のリングオシレータ（「ＢＦＢ１−スイッチＲＯＳＣ」）のばらつきの度合は、全ての規模のＬＳＩについて、図２１のリングオシレータ（「単体ＲＯＳＣ」）よりも上回っている。またＬＳＩの規模が大きくなると、ばらつきの差が約０．１％からから約０．７％へと広がっている。これに比較して、図２３のリングオシレータ（「ＢＦＢ２−スイッチＲＯＳＣ」）のばらつきの度合は、全ての規模のＬＳＩについてほぼ同等のばらつきとなっている。ＬＳＩの規模が大きくなっても、ばらつきの差は０．０９％にしか上昇しない。
【００９０】
以上から分かるように、トランスファゲートにより形成されたスイッチ回路（図７（ａ））により分割した場合と、ＮＡＮＤ回路により形成されたスイッチ回路（図８（ａ））により分割した場合とでは、スイッチ回路のばらつきがリングオシレータに与える影響が異なる。トランスファゲートに起因するばらつきが許容できない場合には、図８（ａ）や図９（ａ）に示すような、ゲートチェーンと同一種類の論理ゲートを用いたスイッチ回路を用いることが好ましい。
【００９１】
ここまでに説明した実施例では、ＳＮＣスイッチ２３に段数調整機能が設けられているが、ＢＦＢスイッチ２１には段数調整機能は設けられていなかった。以下においては、ＢＦＢスイッチにも段数調整機能を設けた構成について説明する。
【００９２】
図２５は、ＢＦＢスイッチの構成の別の一例を示す図である。図２５に示すＢＦＢスイッチ２１Ａは、ＢＦＢスイッチ２１の代わりに使用可能なスイッチ回路であり、ＮＡＮＤ回路１０１乃至１０９を含む。ＮＡＮＤ回路１１０は、隣のゲートチェーンの入力側のＮＡＮＤ回路であってよい。或いはＮＡＮＤ回路１１０もＢＦＢスイッチ２１Ａに含まれる構成としてもよい。この場合、ＮＡＮＤ回路１１０の出力が第２の端子Ｕ２となる。
【００９３】
ＮＡＮＤ回路１０１、１０２、及び１０６乃至１０９の回路部分は、図８（ａ）に示すＢＦＢスイッチ２１と同様の構成である。この回路部分は、制御信号Ｓに応じて、前述の第１のモードと第２のモードとの何れかに設定される。
【００９４】
ＮＡＮＤ回路１０３乃至１０５の回路部分は、第２の端子Ｕ２の部分において、反転論理ゲートの段数を制御するために設けられる。この回路部分は、制御信号Ｔに応じて、信号経路に介在する反転論理ゲートの段数を１段又は２段の何れかに設定する。この構成により、図２５に示すＢＦＢスイッチ２１Ａは、制御信号Ｔに応じて、第１の端子Ｕ１と第２の端子Ｕ２との間に介在する反転論理ゲートの個数を奇数又は偶数の何れかに選択的に設定可能である。また更に、制御信号Ｔに応じて、第２の端子Ｕ２と第４の端子Ｕ４との間に介在する反転論理ゲートの個数を奇数又は偶数の何れかに選択的に設定可能である。
【００９５】
図２６は、図２５に示すＢＦＢスイッチに関して制御信号の設定とスイッチ内段数との対応関係を示す図である。図２６に示すように、制御信号Ｓ及びＴをハイ及びハイに設定する場合、第１の信号経路による往路と第２の信号経路による復路とにおける合計の段数は往復５段となる。制御信号Ｓ及びＴをハイ及びローに設定する場合、第１の信号経路による往路と第２の信号経路による復路とにおける合計の段数は往復６段となる。
【００９６】
図２７は、制御信号Ｓをハイに設定した場合の第１の信号経路と第２の信号経路との段数を示す図である。図２７（ａ）に示すように、制御信号Ｓ及びＴをハイ及びハイに設定した場合、第１の端子Ｕ１と第２の端子Ｕ２との間における第１の信号経路に存在する反転論理素子の段数は３段である。またこのとき、第４の端子Ｕ４と第３の端子Ｕ３との間における第２の信号経路に存在する反転論理素子の段数は２段である。また図２７（ｂ）に示すように、制御信号Ｓ及びＴをハイ及びローに設定した場合、第１の端子Ｕ１と第２の端子Ｕ２との間における第１の信号経路に存在する反転論理素子の段数は４段である。またこのとき、第４の端子Ｕ４と第３の端子Ｕ３との間における第２の信号経路に存在する反転論理素子の段数は２段である。
【００９７】
図２６に戻り、制御信号Ｓ及びＴをロー及びハイに設定する場合、第１の信号経路及び第２の信号経路は途中で分離されて折り返され、それぞれ２段及び３段の折り返し経路となる。制御信号Ｓ及びＴをロー及びローに設定する場合、第１の信号経路及び第２の信号経路は途中で分離されて折り返され、それぞれ２段及び４段の折り返し経路となる。
【００９８】
図２８は、制御信号Ｓをローに設定した場合の２つの折り返し経路の段数を示す図である。図２８（ａ）に示すように、制御信号Ｓ及びＴをロー及びハイに設定した場合、第１の端子Ｕ１と第３の端子Ｕ３との間における折り返し経路に存在する反転論理素子の段数は２段である。またこのとき、第４の端子Ｕ４と第２の端子Ｕ２との間における折り返し経路に存在する反転論理素子の段数は３段である。また図２８（ｂ）に示すように、制御信号Ｓ及びＴをロー及びローに設定した場合、第１の端子Ｕ１と第３の端子Ｕ３との間における折り返し経路に存在する反転論理素子の段数は２段である。またこのとき、第４の端子Ｕ４と第２の端子Ｕ２との間における折り返し経路に存在する反転論理素子の段数は４段である。
【００９９】
以上説明したように、ＢＦＢスイッチ２１に段数調整機能を設けることにより、両端にあるループ以外に対しても段数調整が可能となる。従って、例えば図１６に示されるパターンＦ及びＮにおける「Ｃ３＋Ｃ４」の組み合わせや、パターンＫ及びＬにおける「Ｃ２＋Ｃ３」の組み合わせにおいても、ループをリングオシレータとして発振させることが可能となる。即ち、別個に抽出可能な発振信号の数を更に増やすことが可能となる。
【０１００】
図２９は、リングオシレータの第３の実施例の構成を示す図である。図２９に示すリングオシレータは、ゲートチェーン２０−１乃至２０−５及びＳＦＢ（Single Fold-Back：単一方向折り返し）スイッチ２１Ｂ−１乃至２１Ｂ−４を含む。
【０１０１】
図２９に示す第３の実施例の構成は、ＢＦＢスイッチ２１−１乃至２１−４の代わりにＳＦＢスイッチ２１Ｂ−１乃至２１Ｂ−４が設けられていることが、図３に示す第１の実施例の構成と異なる。ＳＦＢスイッチ２１Ｂ−１乃至２１Ｂ−４の各々は、第１乃至第４の端子Ｕ１乃至Ｕ４を有する。ＳＦＢスイッチ２１Ｂ−１乃至２１Ｂ−４の各々は、第１のモードでは、第１の端子Ｕ１と第２の端子Ｕ２とを電気的に接続し且つ第３の端子Ｕ３と第４の端子Ｕ４とを電気的に接続する。ＳＦＢスイッチ２１Ｂ−１乃至２１Ｂ−４の各々は、第２のモードでは、第１の端子Ｕ１と第３の端子Ｕ３とを電気的に接続し且つ第２の端子Ｕ２と第４の端子Ｕ４を第１および第３の端子Ｕ１およびＵ３から電気的に切断する。制御信号Ｓ１乃至Ｓ４を所望の値に設定することにより、ＳＦＢスイッチ２１Ｂ−１乃至２１Ｂ−４の各々を、第１のモードと第２のモードとの何れかのモードに設定可能である。
【０１０２】
図３０は、ＳＦＢスイッチ２１Ｂ−１乃至２１Ｂ−４の構成の一例を示す図である。図３０には、ＳＦＢスイッチ２１Ｂ−１乃至２１Ｂ−４の任意の１つを代表してＳＦＢスイッチ２１Ｂとして示してある。図３０（ａ）に示されるＳＦＢスイッチ２１Ｂは、ＰＭＯＳトランジスタのチャネルとＮＭＯＳトランジスタのチャネルとが互いに並列に接続されたトランスファゲート１２１乃至１２３を含む。
【０１０３】
制御信号Ｓがハイである第１のモードではトランスファゲート１２２及び１２３が導通して、図３０（ｂ）に示されるように、第１の端子Ｕ１と第２の端子Ｕ２とが電気的に接続され且つ前記第３の端子Ｕ３と第４の端子Ｕ４とが電気的に接続される。このときトランスファゲート１２１は非導通状態となる。制御信号Ｓがローである第２のモードではトランスファゲート１２１が導通して、図３０（ｃ）に示されるように、第１の端子Ｕ１と第３の端子Ｕ３とが電気的に接続される。このときトランスファゲート１２２及び１２３は非導通状態となり、第２の端子Ｕ２と第４の端子Ｕ４は他の端子から電気的に遮断され且つ互いにも遮断される。
【０１０４】
図３１は、ＳＦＢスイッチ２１Ｂ−１乃至２１Ｂ−４の構成の別の一例を示す図である。図３１（ａ）に示されるＳＦＢスイッチ２１Ｂは、ＮＡＮＤ回路１３１乃至１３４を含む。
【０１０５】
制御信号Ｓがハイである第１のモードではＮＡＮＤ回路１３１及び１３２がインバータとして機能して、図３１（ｂ）に示されるように、第１の端子Ｕ１と第２の端子Ｕ２とが電気的に接続され且つ前記第３の端子Ｕ３と第４の端子Ｕ４とが電気的に接続される。このときＮＡＮＤ回路１３４の出力はハイ固定となり、ＮＡＮＤ回路１３３もインバータとして機能する。制御信号Ｓがローである第２のモードではＮＡＮＤ回路１３３及び１３４がインバータとして機能して、図３１（ｃ）に示されるように、第１の端子Ｕ１と第３の端子Ｕ３とが電気的に接続される。このときＮＡＮＤ回路１３１及び１３２の出力はハイ固定となり、また第２の端子Ｕ２と第４の端子Ｕ４は他の端子から電気的に遮断され且つ互いにも遮断される。
【０１０６】
図３２は、ＳＦＢスイッチ２１Ｂ−１乃至２１Ｂ−４の構成の更に別の一例を示す図である。図３２（ａ）に示されるＳＦＢスイッチ２１Ｂは、ＮＯＲ回路１４１乃至１４４を含む。制御信号Ｓがハイである第１のモードではＮＯＲ回路１４１及び１４２がインバータとして機能して、図３２（ｂ）に示されるように、第１の端子Ｕ１と第２の端子Ｕ２とが電気的に接続され且つ前記第３の端子Ｕ３と第４の端子Ｕ４とが電気的に接続される。このときＮＯＲ回路１４４の出力はロー固定となり、ＮＯＲ回路１４３もインバータとして機能する。制御信号Ｓがローである第２のモードではＮＯＲ回路１４３及び１４４がインバータとして機能して、図３２（ｃ）に示されるように、第１の端子Ｕ１と第３の端子Ｕ３とが電気的に接続される。このときＮＯＲ回路１４１及び１４２の出力はロー固定となり、また第２の端子Ｕ２と第４の端子Ｕ４は他の端子から電気的に遮断され且つ互いにも遮断される。
【０１０７】
図３３は、図２９に示すリングオシレータの第３の実施例において分割した各ループの発振の可否を示す図である。第３の実施例のリングオシレータにおいて、ゲートチェーン２０−１乃至２０−５のうちで一番左側のゲートチェーン２０−１は奇数段の論理反転ゲートを含み、他のゲートチェーン２０−２乃至２０−５は何れも偶数段の論理反転ゲートを含んでよい。
【０１０８】
図３３に示す表において用いられる表記は図１５において用いられる表記と同じである。図３３に示される制御信号Ｓ１乃至Ｓ４の組み合わせで規定される５個のパターンＡ乃至Ｅにおいて、常に一番左側のゲートチェーン２０−１を含む単一のループのみが形成される。図３３に示されるように、全部で５個の異なる発振周波数が得られ、これらの発振周波数をそれぞれが有する全部で５個の別個の発振信号が得られる。
【０１０９】
図２９に示すリングオシレータの第３の実施例の構成では、第１及び第２の実施例に比較して別個に得られる発振信号の個数が少なく、統計的に充分な個数のサンプルが得られない可能性がある。しかしながら第３の実施例のリングオシレータでも、反転論理ゲートの段数を変化させることにより、複数の異なる発振周波数を有する発振信号を生成することが可能である。従って第３の実施例のリングオシレータにおいても、発振周波数固定の従来のリングオシレータと比較して、クリティカルパスとの相関がより高い発振信号を得ることができる。
【０１１０】
なお特許文献１には、第３の実施例と同様の複数の発振パターンを有するリングオシレータが開示されている。しかしながら特許文献１に記載の回路構成では、第４の端子Ｕ４が他の端子（特に第３の端子等）から遮断されていない。即ち、特許文献１に記載の回路構成は、第３の実施例のように第２のモードでは第１の端子Ｕ１と第３の端子Ｕ３とを電気的に接続し且つ第２の端子Ｕ２と第４の端子Ｕ４を第１と第３の端子Ｕ１とＵ３から電気的に切断する、という構成にはなっていない。
【０１１１】
図３４は、異なる種類の論理ゲートが混在したリングオシレータの構成の一例を示す図である。図３４に示すリングオシレータでは、図２９に示す第３の実施例のリングオシレータと同様の構成であるが、複数のゲートチェーンがそれぞれ異なる種類の論理ゲートにより形成されている。また図示の便宜上、５個ではなく３個のゲートチェーン２０−１乃至２０−３のみが設けられている。図３４に示されるように、ゲートチェーン２０−１乃至２０−３はそれぞれ、ＮＯＲ回路により形成されたゲートチェーン、インバータにより形成されたゲートチェーン、及びＮＡＮＤ回路により形成されたゲートチェーンである。
【０１１２】
ＳＦＢスイッチ２１Ｂ−１乃至２１Ｂ−２に印加する制御信号Ｓ１乃至Ｓ２を適宜設定することで、様々な種類の論理ゲートを組み合わせたリングオシレータを発振させることができる。具体的には、例えばパターンＰ２では、ＮＯＲ回路のリングオシレータとインバータのリングオシレータとを含むリングオシレータを発振させることが可能である。クリティカルパスは異なる種類の論理ゲートで形成されている可能性があるので、このように異種の論理ゲートを組み合わせた構成としておくことにより、より精度の高いクリティカルパスの遅延推定を行なうことが可能となる。
【０１１３】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【０１１４】
２０−１〜２０−５  ゲートチェーン
２１−１〜２１−４  ＢＦＢスイッチ
２２  インバータ
２３−１，２３−２  ＳＮＣスイッチ
８０  リングオシレータ
８１  分周器
８２  スキャンチェーン
【図１】
2019161453.tif 000003
【図２】
2019161453.tif 000004
【図３】
2019161453.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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