(57)【要約】【課題】製造容易な記憶装置を提供する。【解決手段】実施の形態の記憶装置は、複数の半導体膜と、複数の半導体膜のそれぞれの間に設けられた複数の絶縁膜と、を有する積層膜と、積層膜の上方に設けられた第１の電極と、積層膜の上方に設けられた第２の電極と、積層膜を貫通し、一端が第１の電極に電気的に接続され、積層膜の下方に位置する他端は接続されていない複数の第１の導電ピラーと、複数の第１の導電ピラーと半導体膜の間のそれぞれに設けられた複数のメモリセルと、複数の半導体膜のそれぞれと第２の電極に電気的に接続される複数の第２の導電ピラーと、第１の電極及び第２の電極の上方に設けられた周辺回路基板と、第１の電極と周辺回路基板との間に設けられ、第１の電極に電気的に接続された第３の電極と、第２の電極と周辺回路基板との間に設けられ、第２の電極に電気的に接続された第４の電極と、第３の電極又は第４の電極に電気的に接続されたトランジスタと、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の半導体膜と、前記複数の半導体膜のそれぞれの間に設けられた複数の絶縁膜と、を有する積層膜と、
前記積層膜の上方に設けられた第１の電極と、
前記積層膜の上方に設けられた第２の電極と、
前記積層膜を貫通し、一端が前記第１の電極に電気的に接続され、前記積層膜の下方に位置する他端は接続されていない複数の第１の導電ピラーと、
前記複数の第１の導電ピラーと前記半導体膜の間のそれぞれに設けられた複数のメモリセルと、
前記複数の半導体膜のそれぞれと前記第２の電極に電気的に接続される複数の第２の導電ピラーと、
前記第１の電極及び前記第２の電極の上方に設けられた周辺回路基板と、
前記第１の電極と前記周辺回路基板との間に設けられ、前記第１の電極に電気的に接続された第３の電極と、
前記第２の電極と前記周辺回路基板との間に設けられ、前記第２の電極に電気的に接続された第４の電極と、
前記第３の電極又は前記第４の電極に電気的に接続され前記周辺回路基板内に設けられたトランジスタと、
を備える記憶装置。
【請求項２】
前記複数の第１の導電ピラーは、複数のゲート電極である請求項１記載の記憶装置。
【請求項３】
前記複数の半導体膜のうちの一の前記半導体膜の面積は、前記一の前記半導体膜より下方に設けられた他の前記半導体膜の面積よりも小さい請求項１又は請求項２記載の記憶装置。
【請求項４】
前記第１の電極及び前記第２の電極の周囲に設けられた第１のメモリセル絶縁体と、
前記第３の電極及び前記第４の電極の周囲に設けられた周辺回路絶縁体と、
をさらに備え、
前記第１の電極、前記第２の電極、前記第３の電極及び前記第４の電極は銅を含む、
請求項１ないし請求項３いずれか一項記載の記憶装置。
【請求項５】
前記第１のメモリセル絶縁体及び前記周辺回路絶縁体は、酸化シリコン、酸化窒化シリコン又は炭素添加酸化シリコンを含む請求項４記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置に関する。
【背景技術】
【０００２】
大容量の不揮発性メモリの開発が盛んに行われている。このタイプのメモリは、低電圧・低電流動作、高速スイッチング、メモリセルの微細化・高集積化が可能である。
【０００３】
大容量不揮発性メモリへデータの読み出し及び書き込みを行うためには、メモリセルと、トランジスタを含む周辺回路を組み合わせて用いる。メモリセルが、メモリセル下方に配置された配線によって周辺回路と接続される場合、構造が簡便でなくなるため低コストのメモリ提供が困難となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第８６３３５３５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態の目的は、製造容易な記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の記憶装置は、複数の半導体膜と、複数の半導体膜のそれぞれの間に設けられた複数の絶縁膜と、を有する積層膜と、積層膜の上方に設けられた第１の電極と、積層膜の上方に設けられた第２の電極と、積層膜を貫通し、一端が第１の電極に電気的に接続され、積層膜の下方に位置する他端は接続されていない複数の第１の導電ピラーと、複数の第１の導電ピラーと半導体膜の間のそれぞれに設けられた複数のメモリセルと、複数の半導体膜のそれぞれと第２の電極に電気的に接続される複数の第２の導電ピラーと、第１の電極及び第２の電極の上方に設けられた周辺回路基板と、第１の電極と周辺回路基板との間に設けられ、第１の電極に電気的に接続された第３の電極と、第２の電極と周辺回路基板との間に設けられ、第２の電極に電気的に接続された第４の電極と、第３の電極又は第４の電極に電気的に接続され周辺回路基板内に設けられたトランジスタと、を備える。
【図面の簡単な説明】
【０００７】
【図１】実施形態の記憶装置の模式断面図である。
【図２】実施形態のトランジスタの模式断面図である。
【図３】実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。
【図４】実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
【０００９】
本実施形態の記憶装置は、複数の半導体膜と、複数の半導体膜のそれぞれの間に設けられた複数の絶縁膜と、を有する積層膜と、積層膜の上方に設けられた第１の電極と、積層膜の上方に設けられた第２の電極と、積層膜を貫通し、一端が第１の電極に電気的に接続され、積層膜の下方に位置する他端は接続されていない複数の第１の導電ピラーと、複数の第１の導電ピラーと半導体膜の間のそれぞれに設けられた複数のメモリセルと、複数の半導体膜のそれぞれと第２の電極に電気的に接続される複数の第２の導電ピラーと、第１の電極及び第２の電極の上方に設けられた周辺回路基板と、第１の電極と周辺回路基板との間に設けられ、第１の電極に電気的に接続された第３の電極と、第２の電極と周辺回路基板との間に設けられ、第２の電極に電気的に接続された第４の電極と、第３の電極又は第４の電極に電気的に接続され周辺回路基板内に設けられたトランジスタと、を備える。
【００１０】
図１は、本実施形態の記憶装置１００の模式断面図である。図中、ｘ方向は第１の方向の一例、ｘ方向に垂直に交わるｙ方向は第２の方向の一例、ｘ方向及びｙ方向に垂直に交わるｚ方向は第３の方向の一例である。
【００１１】
本実施形態の記憶装置１００は、不揮発性半導体メモリである。
【００１２】
メモリセル基板２は、例えば単結晶半導体の基板であるＳｉ（シリコン）基板、Ｇｅ（ゲルマニウム）基板、化合物半導体の基板であるＧａＡｓ（ヒ化ガリウム）基板、ＧａＮ（窒化ガリウム）、ＳｉＣ（炭化珪素）基板等である。なお、メモリセル基板２は、例えばＳｉＯ２（酸化シリコン）基板等の絶縁体基板であっても良い。メモリセル基板２は、ｘｙ面内に対して平行に設けられる。
【００１３】
第２のメモリセル絶縁体４２は、メモリセル基板２上に設けられている。第２のメモリセル絶縁体４２は、酸化タンタル又は酸化アルミニウムを含むことが好ましい。
【００１４】
第１のメモリセル絶縁体４０は、第２のメモリセル絶縁体４２上に設けられている。第１のメモリセル絶縁体４０は、酸化シリコン、酸化窒化シリコン又は炭素添加酸化シリコンを含むことが好ましい。
【００１５】
積層膜１０は、第１のメモリセル絶縁体４０内に設けられている。積層膜１０は、複数の半導体膜１４（第１の半導体膜１４ａ、第２の半導体膜１４ｂ、第３の半導体膜１４ｃ、第４の半導体膜１４ｄ）と、複数の半導体膜のそれぞれの間に設けられた複数の絶縁膜１２（第１の絶縁膜１２ａ、第２の絶縁膜１２ｂ、第３の絶縁膜１２ｃ、第４の絶縁膜１２ｄ）を有する。積層膜を構成する複数の半導体膜１４及び複数の絶縁膜１２は、いずれもｘｙ面内に対して平行に設けられる。
【００１６】
複数の半導体膜１４は、例えばＳｉ又はＧｅを含む。
【００１７】
複数の絶縁膜１２は、例えば酸化シリコン又は窒化シリコンを含む。
【００１８】
なお、図１に示された半導体膜１４及び絶縁膜１２の枚数は４枚だが、枚数はこれに限定されない。
【００１９】
複数の半導体膜１４のうちの一の半導体膜１４の面積は、一の半導体膜１４より下方に設けられた他の半導体膜１４の面積よりも小さい。
【００２０】
複数の第１の導電ピラー３６は、積層膜１０をｚ方向に平行に貫通している。複数の第１の導電ピラー３６は、メモリセル４８のゲート電極として機能する。図１では第１の導電ピラー３６は７本記載されているが、本数はこれに限定されない。
【００２１】
複数の第１の導電ピラー３６は、導電体を含む。複数の第１の導電ピラー３６は、例えば不純物を含んだ導電性ポリシリコン、金属又は金属シリサイドを含む。第１の導電ピラー３６の、積層膜１０の下方に位置する他端は、他の第１の導電ピラー３６と接続されていない。なお、複数の第１の導電ピラー３６は、積層膜を構成する全ての半導体膜１４及び全ての絶縁膜１２を貫通していなくてもよい。
【００２２】
複数のメモリセル４８は、複数の第１の導電ピラー３６と複数の半導体膜１４の間のそれぞれに設けられている。複数のメモリセル４８は、例えば、複数の第１の導電ピラー３６と複数の半導体膜１４の間のそれぞれに設けられた複数のＦＥＴ（Ｆｉｅｌｄ  ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）である。
【００２３】
第１の導電ピラー３６と半導体膜１４の間に電圧を印加することによって、第１の導電ピラー３６と半導体膜１４の間のメモリセル４８に電荷を蓄積することで、情報を格納可能である。
【００２４】
複数の第２の導電ピラー３８は、複数の半導体膜１４のそれぞれに電気的に接続されている。複数の第２の導電ピラー３８は、例えば不純物を含んだ導電性ポリシリコン、金属又は金属シリサイドを含む。
【００２５】
第１の電極４４は、積層膜１０の上方に設けられている。第１の電極４４は、Ｃｕ（銅）を含む。第１の電極４４は、複数の第１の導電ピラー３６の一端に電気的に接続されている。
【００２６】
なお、第１の電極４４は、図１においては７個記載されているが、個数はこれに限定されない。また、１個の第１の電極４４に複数の第１の導電ピラー３６が電気的に接続されていても良い。
【００２７】
第２の電極４６は、積層膜１０の上方に設けられている。第２の電極４６は、Ｃｕ（銅）を含む。第２の電極４６は、複数の第２の導電ピラー３８に電気的に接続されている。
【００２８】
なお、第２の電極４６は、図１においては４個記載されているが、個数はこれに限定されない。また、１個の第２の電極４６に複数の第２の導電ピラー３８が電気的に接続されていても良い。
【００２９】
周辺回路基板６０は、第１の電極４４及び第２の電極４６の上方に設けられている。周辺回路基板６０は、例えば単結晶半導体の基板であるＳｉ（シリコン）基板、Ｇｅ（ゲルマニウム）基板、化合物半導体の基板であるＧａＡｓ（ヒ化ガリウム）基板、ＧａＮ（窒化ガリウム）、ＳｉＣ（炭化珪素）基板等である。周辺回路基板６０は、ｘｙ面内に対して平行に設けられる。
【００３０】
周辺回路絶縁体６２は、周辺回路基板６０と第１のメモリセル絶縁体４０の間に設けられている。周辺回路絶縁体６２は、酸化シリコン、酸化窒化シリコン又は炭素添加酸化シリコンを含むことが好ましい。
【００３１】
第３の電極６４は、第１の電極４４と周辺回路基板６０の間の周辺回路絶縁体６２内に設けられている。第３の電極６４は、Ｃｕを含む。第３の電極６４は、例えば配線５８により、トランジスタ８８に電気的に接続されている。また、第３の電極６４は、第１の電極４４に電気的に接続されている。
【００３２】
なお、第３の電極６４は、図１においては７個記載されているが、個数はこれに限定されない。また、１個の第３の電極６４に複数の第１の電極４４が電気的に接続されていても良いし、１個の第１の電極４４が複数の第３の電極６４に電気的に接続されていても良い。このように、接続の態様は特に限定されない。
【００３３】
第４の電極６６は、第２の電極４６と周辺回路基板６０の間の周辺回路絶縁体６２内に設けられている。第４の電極６６は、Ｃｕを含む。第４の電極６６は、例えば配線５８により、トランジスタ８８に電気的に接続されている。また、第４の電極６６は、第２の電極４６に電気的に接続されている。
【００３４】
なお、第４の電極６６は、図１においては４個記載されているが、個数はこれに限定されない。また、１個の第４の電極６６に複数の第２の電極４６が電気的に接続されていても良いし、１個の第２の電極４６が複数の第４の電極６６に電気的に接続されていても良い。このように、接続の態様は特に限定されない。
【００３５】
トランジスタ８８は、周辺回路基板６０内に設けられている。半導体チップは、メモリセル４８の駆動に用いられる。トランジスタ８８は、第３の電極６４又は第４の電極６６に電気的に接続されている。なお図１中にはトランジスタ８８が３個記載されているが、トランジスタ８８の個数は特に限定されない。
【００３６】
メモリセル４８の動作の一例は、例えば、特許文献１に記載されている。
【００３７】
図２は、トランジスタ８８の模式断面図である。トランジスタ８８は、素子分離領域６８、ソース部７４、ドレイン部７６、チャネル部８０、ゲート絶縁膜８２、ゲート部８４を含む。
【００３８】
素子分離領域６８は、酸化物や窒化物等の絶縁体を含む。
【００３９】
ソース部７４は、ソース領域７４ａと、ソース領域７４ａ上に設けられ金属シリサイドを含む金属シリサイド部７４ｂと、を有する。ドレイン部７６は、ドレイン領域７６ａと、ドレイン領域７６ａ上に設けられ金属シリサイドを含む金属シリサイド部７６ｂと、を有する。
【００４０】
チャネル部８０は、結晶半導体を含む。
【００４１】
ゲート部８４は、ゲート電極８４ａと、ゲート電極８４ａ上に設けられ金属シリサイドを含む金属シリサイド部８４ｂと、を有する。
【００４２】
金属シリサイドは、例えばチタンシリサイド、アルミニウムシリサイド、ニッケルシリサイド、コバルトシリサイド、タンタルシリサイド、タングステンシリサイド又はハフニウムシリサイドである。
【００４３】
図３及び図４は、本実施形態の記憶装置１００の製造方法において、製造途中の記憶装置を示す模式断面図である。
【００４４】
まず、メモリセル基板２上に第２のメモリセル絶縁体４２を形成する。次に、第２のメモリセル絶縁体４２上に、第１の絶縁膜１２ａ、第１の半導体膜１４ａ、第２の絶縁膜１２ｂ、第２の半導体膜１４ｂ、第３の絶縁膜１２ｃ、第３の半導体膜１４ｃ、第４の絶縁膜１２ｄ及び第４の半導体膜１４ｄを有する積層膜１０、及び第１のメモリセル絶縁体４０を形成する（図３）。
【００４５】
次に、積層膜１０を貫通して設けられる複数の第１の導電ピラー３６を、第１の導電ピラー３６のいずれも、他の第１の導電ピラー３６とは、積層膜１０の下方で接続されないように形成する。これにより、複数のメモリセル４８が、複数の第１の導電ピラー３６と複数の半導体膜１４の間のそれぞれに形成される。
【００４６】
次に、第１の半導体膜１４ａ、第２の半導体膜１４ｂ、第３の半導体膜１４ｃ、第４の半導体膜１４ｄに電気的に接続される複数の第２の導電ピラー３８を形成する。
【００４７】
次に、積層膜１０の上方に設けられ複数の第１の導電ピラー３６に電気的に接続され銅を含む第１の電極４４を形成する。
【００４８】
次に、積層膜１０の上方に設けられ複数の第２の導電ピラー３８に電気的に接続され銅を含む第２の電極４６を形成する（図４）。
【００４９】
次に、銅を含む第３の電極６４と、銅を含む第４の電極６６と、第３の電極６４又は第４の電極６６に電気的に接続され周辺回路基板６０内に形成されたトランジスタ８８と、第３の電極６４及び第４の電極６６の周囲に設けられた周辺回路絶縁体６２と、を第１の電極４４と第３の電極６４及び第２の電極４６と第４の電極が電気的に接続されるように、また第１のメモリセル絶縁体４０と周辺回路絶縁体６２が直接接触されるように、貼り合わせる。これにより、本実施形態の記憶装置１００を得る。
【００５０】
次に、本実施形態の記憶装置１００の作用効果を記載する。
【００５１】
積層膜１０の下方にメモリセル４８を制御するトランジスタを配置する場合、積層膜１０を上下に貫通する配線が設けられる。そして、積層膜１０の下方で積層膜１０を貫通する配線がトランジスタに接続されて、メモリセル４８を制御する信号が伝達される。
【００５２】
しかし、本実施形態の記憶装置のように、第１の導電ピラーのいずれも、他の第１の導電ピラーとは積層膜の下方で接続されていない場合には、積層膜１０の下方に配線は設けられていなくともよい。
【００５３】
本実施形態の記憶装置１００では、積層膜１０の上方に、メモリセル４８を制御するトランジスタ８８が設けられている。具体的には、積層膜１０の上方に第１の電極４４と第２の電極４６が設けられている。また、第１の電極４４及び第２の電極４６の上方に、トランジスタ８８を有する周辺回路基板６０が設けられている。
【００５４】
上述の記憶装置１００であれば、積層膜１０の下方において、第１の導電ピラー３６及び第２の導電ピラー３８に接続する配線がない記憶装置１００の提供が可能となる。そのため、低コストで製造容易な記憶装置１００の提供が可能となる。
【００５５】
複数の第１の導電ピラー３６が複数のゲート電極である場合、ゲート電極同士を積層膜１０の下方で接続しなくとも良い。そのため、本記憶装置１００に適したメモリセルが提供出来る。
【００５６】
複数の半導体膜のうちの一の半導体膜の面積が、一の半導体膜より下方に設けられた他の半導体膜の面積よりも小さい積層膜を用いることにより、それぞれの第２の導電ピラー３８とそれぞれの半導体膜の電気的接続が容易になる。
【００５７】
記憶装置１００が、第１の電極４４及び第２の電極４６の周囲に設けられた第１のメモリセル絶縁体４０と、第３の電極６４及び第４の電極６６の周囲に設けられた周辺回路絶縁体６２と、をさらに備え、第１の電極４４、第２の電極４６、第３の電極６４及び第４の電極６６が銅を含むことにより、第１のメモリセル絶縁体４０と周辺回路絶縁体６２の貼り合わせによる記憶装置１００の製造を容易にすることが出来る。
【００５８】
第１のメモリセル絶縁体４０及び周辺回路絶縁体６２が、酸化シリコン、酸化窒化シリコン又は炭素添加酸化シリコンを含むことにより、上述の貼り合わせを容易に行うことが出来る。
【００５９】
酸化タンタル又は酸化アルミニウムはエッチングレートが低いため、エッチングストッパとして好ましく用いられる。そのため、積層膜１０の下方に酸化タンタル又は酸化アルミニウムを含む第２のメモリセル絶縁体４２を設けると、第１の導電ピラー３６、第２の導電ピラー３８の製造を行う際に積層膜１０や半導体膜を貫通する穴を容易に形成することが出来る。よって、低コストで製造容易な記憶装置１００の提供が可能となる。
【００６０】
メモリセル４８の下にトランジスタ８８を配置する記憶装置を形成する手法の比較例として、トランジスタを形成し、その上に積層膜１０を形成する手法が挙げられる。この際に、積層膜１０が反るため応力緩和のため１０００℃程度の熱を加える。そのためトランジスタにも同様に１０００℃程度の熱が加わるため、トランジスタ８８に用いることが可能な材料が限定されるという問題がある。
【００６１】
実施形態の記憶装置１００では貼り合わせの手法を用いるため、トランジスタ８８に高い熱を加えずに記憶装置１００を製造することが出来る。従って、耐熱性は劣るが高性能なトランジスタである、ソース部又はドレイン部に金属シリサイドを含むトランジスタや、結晶半導体をチャネル部に有するトランジスタを用いることが可能になる。これは、高い温度を用いる熱工程を用いないため、より浅い接合のＭＯＳＦＥＴの形成が可能となるためである。そのため、より微細なゲート長のＭＯＳＦＥＴを用いて、より高速でかつ低消費電力動作の記憶装置１００の提供が可能となる。
【００６２】
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
２          メモリセル基板
１０        積層膜
１２        絶縁膜
１２ａ      第１の絶縁膜
１２ｂ      第２の絶縁膜
１２ｃ      第３の絶縁膜
１２ｄ      第４の絶縁膜
１４        半導体膜
１４ａ      第１の半導体膜
１４ｂ      第２の半導体膜
１４ｃ      第３の半導体膜
１４ｄ      第４の半導体膜
３６        第１の導電ピラー
３８        第２の導電ピラー
４０        第１のメモリセル絶縁体
４２        第２のメモリセル絶縁体
４４        第１の電極
４６        第２の電極
４８        メモリセル
５８        配線
６０        周辺回路基板
６２        周辺回路絶縁体
６４        第３の電極
６６        第４の電極
６８        素子分離領域
７４        ソース部
７６        ドレイン部
８０        チャネル部
８２        ゲート絶縁膜
８４        ゲート部
８８        トランジスタ
１００      記憶装置
【図１】
2019057662.tif 000003
【図２】
2019057662.tif 000004
【図３】
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【図４】
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