(57)【要約】【課題】  再配線パッドを含む半導体装置を提供する。【解決手段】  半導体装置は、チップ領域及びエッジ領域を含む半導体基板、前記半導体基板上に配置された下部絶縁膜、前記チップ領域の前記下部絶縁膜上に配置されたチップパッド、前記下部絶縁膜上に配置され、前記チップ領域で前記チップパッドを露出させる第１オープニング及び前記エッジ領域で前記下部絶縁膜を露出させる第２オープニングを有する上部絶縁膜、及び前記第１オープニング内で前記チップパッドと連結される再配線パッドを含み、前記再配線パッドは、前記第１オープニング内に配置されるビア部分及び前記ビア部分から前記上部絶縁膜の上面に延長されるパッド部分を含むことができる。【選択図】      図５Ｂ
2019029654.tif 000002
【特許請求の範囲】
【請求項１】
チップ領域及びエッジ領域を含む半導体基板と、
前記半導体基板上に配置された下部絶縁膜と、
前記チップ領域の前記下部絶縁膜上に配置されたチップパッドと、
前記下部絶縁膜上に配置され、前記チップ領域で前記チップパッドを露出させる第１オープニング及び前記エッジ領域で前記下部絶縁膜を露出させる第２オープニングを有する上部絶縁膜と、
前記第１オープニング内で前記チップパッドと連結される再配線パッドと、を含み、
前記再配線パッドは、前記第１オープニング内に配置されるビア部分及び前記ビア部分から前記上部絶縁膜の上面に延長されるパッド部分を含む、
半導体装置。
【請求項２】
前記下部絶縁膜は、前記上部絶縁膜より低い誘電率を有する誘電物質を含む、請求項１に記載の半導体装置。
【請求項３】
前記第２オープニングの底面は、前記チップパッドの底面より低い、請求項１又は２に記載の半導体装置。
【請求項４】
前記エッジ領域で、前記下部絶縁膜は、第１厚さを有する第１部分及び前記第１厚さより小さい第２厚さを有する第２部分を含む、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記チップ領域で前記下部絶縁膜は、第１厚さを有し、前記エッジ領域で前記下部絶縁膜の一部分は、前記第１厚さより小さい第２厚さを有する、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項６】
前記チップ領域及び前記エッジ領域で前記下部絶縁膜は、実質的に均一な厚さを有する、請求項１又は２に記載の半導体装置。
【請求項７】
前記第２オープニングの側壁に配置された残余スペーサーをさらに含み、前記残余スペーサーは、前記再配線パッドと同一な物質を含む、請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記チップ領域の前記半導体基板上に提供された半導体集積回路と、
前記エッジ領域の前記半導体基板上に提供されたテスト構造体と、
前記半導体集積回路と前記チップパッドとを連結する金属配線と、をさらに含み、
前記下部絶縁膜は、前記半導体集積回路、前記テスト構造体、及び前記金属配線を覆う、請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記金属配線は、前記再配線パッドと異なる金属物質を含む、請求項８に記載の半導体装置。
【請求項１０】
前記上部絶縁膜の前記第２オープニングは、前記テスト構造体とオーバーラップされる、請求項８又は９に記載の半導体装置。
【請求項１１】
前記上部絶縁膜は、前記チップパッドを覆う第１上部絶縁膜、前記第１上部絶縁膜上に積層された第２及び第３上部絶縁膜を含み、前記第２上部絶縁膜は、前記第１及び第３上部絶縁膜と異なる絶縁物質を含む、請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記チップ領域の前記上部絶縁膜上に配置されて、前記再配線パッドの一部及び前記エッジ領域の前記上部絶縁膜の上面を露出させるパッシベーション層、をさらに含む請求項１に記載の半導体装置。
【請求項１３】
前記第２オープニングの側壁に配置され、前記再配線パッドと同一な物質を含む残余スペーサーをさらに含み、
前記パッシベーション層は、前記チップ領域から前記エッジ領域に延長されて前記残余スペーサーを覆う、請求項１２に記載の半導体装置。
【請求項１４】
チップ領域及びエッジ領域を含む半導体基板と、
前記半導体基板上に配置された下部絶縁膜と、
前記チップ領域の前記下部絶縁膜上に配置されたチップパッドと、
前記下部絶縁膜上で前記チップパッドを覆う上部絶縁膜と、
前記上部絶縁膜を貫通して前記チップパッドと連結される再配線パッドであって、当該再配線パッドは、前記上部絶縁膜内の前記チップパッドと接触するビア部分及び前記ビア部分から前記上部絶縁膜の上面に延長されるパッド部分を含む、再配線パッドと、を含み、
前記エッジ領域で前記上部絶縁膜は、リセス部を有する、
半導体装置。
【請求項１５】
前記下部絶縁膜は、前記上部絶縁膜より低い誘電率を有する誘電物質を含む、請求項１４に記載の半導体装置。
【請求項１６】
前記チップ領域の前記半導体基板上に提供された半導体集積回路と、
前記エッジ領域の前記半導体基板上に提供されたテスト構造体と、
前記半導体集積回路と連結された金属配線と、をさらに含み、
前記下部絶縁膜は、前記半導体集積回路、前記金属配線、及び前記テスト構造体を覆い、
前記上部絶縁膜の前記リセス部は、前記テスト構造体とオーバーラップされる、請求項１４又は１５に記載の半導体装置。
【請求項１７】
前記エッジ領域の前記下部絶縁膜上に配置され、前記テスト構造体と連結されるテストパッドをさらに含み、
前記再配線パッドは、前記エッジ領域の前記上部絶縁膜を貫通して前記テストパッドと連結される再配線テストビアをさらに含み、
前記パッド部分は、前記チップ領域から前記エッジ領域に延長されて前記再配線テストビアと連結される、請求項１６に記載の半導体装置。
【請求項１８】
前記チップ領域で前記下部絶縁膜は、第１厚さを有し、
前記エッジ領域で前記下部絶縁膜の一部分は、前記リセス部下で前記第１厚さより小さい第２厚さを有する、請求項１４乃至１７のいずれか一項に記載の半導体装置。
【請求項１９】
前記リセス部の底面は、前記チップ領域の前記上部絶縁膜の上面と前記チップ領域の前記下部絶縁膜の上面との間に位置する請求項１４乃至１７のいずれか一項に記載の半導体装置。
【請求項２０】
前記上部絶縁膜は、前記チップパッドを覆う第１上部絶縁膜、前記第１上部絶縁膜上に積層された第２及び第３上部絶縁膜を含み、
前記第２上部絶縁膜は、前記第１及び第３上部絶縁膜と異なる絶縁物質を含み、
前記上部絶縁膜の前記リセス部は、前記第２上部絶縁膜を露出させる、請求項１４乃至１７のいずれか一項に記載の半導体装置。
【請求項２１】
前記リセス部の側壁に配置された残余スペーサーをさらに含み、前記残余スペーサーは、前記再配線パッドと同一な物質を含む請求項１４乃至２０のいずれか一項に記載の半導体装置。
【請求項２２】
前記上部絶縁膜上に配置され、前記再配線パッドの一部及び前記エッジ領域の前記上部絶縁膜を露出させるパッシベーション層、をさらに含む請求項１４乃至２１のいずれか一項に記載の半導体装置。
【請求項２３】
前記上部絶縁膜上に配置され、前記再配線パッドの一部を露出させるパッシベーション層をさらに含み、
前記パッシベーション層は、前記チップ領域から前記エッジ領域に延長されて前記リセス部の側壁を覆う請求項１４乃至２１のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、より詳細には再配線パッドを含む半導体装置に係る。
【背景技術】
【０００２】
半導体パッケージは、膨大なデータを格納するとともに格納された膨大なデータを短い時間内に処理することが可能な半導体装置を含む。半導体装置はデータを格納及び／又は処理するための内部集積回路及び外部から内部集積回路にデータを入力又は内部集積回路から外部へデータを出力するためのチップパッドを含む。
【０００３】
一方、半導体装置の一部は、半導体装置の指定された位置に配置されたパッドの位置を変更するために、チップパッドと連結される再配線層を含む。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６，７５３，６０８号公報
【特許文献２】米国特許第７，９７７，２３２号公報
【特許文献３】米国特許第８，８４１，７５３号公報
【特許文献４】米国特許第９，１０５，７０６号公報
【特許文献５】米国特許第９，４４３，８０８号公報
【特許文献６】米国特許出願公開第２０１７／００１８５１２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明が解決しようとする課題は再配線パッドを含む半導体装置を提供することにある。
【０００６】
本発明が解決しようとする課題は以上のように言及された課題に制限されず、言及されない他の課題が下の記載から当業者に明確に理解されるはずである。
【課題を解決するための手段】
【０００７】
前記解決しようとする課題を達成するために、本発明の実施形態に係る半導体装置は、チップ領域及びエッジ領域を含む半導体基板、前記半導体基板上に配置された下部絶縁膜、前記チップ領域の前記下部絶縁膜上に配置されたチップパッド、前記下部絶縁膜上に配置され、前記チップ領域で前記チップパッドを露出させる第１オープニング及び前記エッジ領域で前記下部絶縁膜を露出させる第２オープニングを有する上部絶縁膜、及び前記第１オープニング内で前記チップパッドと連結される再配線パッドを含み、前記再配線パッドは、前記第１オープニング内に配置されるビア部分及び前記ビア部分から前記上部絶縁膜の上面に延長されるパッド部分を含むことができる。
【０００８】
前記解決しようとする課題を達成するために、本発明の実施形態に係る半導体装置は、チップ領域及びエッジ領域を含む半導体基板、前記半導体基板上に配置された下部絶縁膜、前記チップ領域の前記下部絶縁膜上に配置されたチップパッド、前記下部絶縁膜上で前記チップパッドを覆う上部絶縁膜、及び前記上部絶縁膜を貫通して前記チップパッドと連結される再配線パッドを含み、前記再配線パッドは、前記上部絶縁膜内で前記チップパッドと接触するビア部分及び前記ビア部分から前記上部絶縁膜の上面に延長されるパッド部分を含み、前記エッジ領域で前記上部絶縁膜はリセス部を有することができる。
【０００９】
その他の実施形態の具体的な事項は詳細な説明及び図面に含まれている。
【発明の効果】
【００１０】
本発明の実施形態によれば、スクライブライン領域で膜質特性の差異を有する絶縁膜の一部をエッチングしておくことによって、半導体基板に対するカッティング工程時に、スクライブライン領域に積層された下部及び上部絶縁膜の間の特性差異によって、半導体基板が完全にカッティングされないか、或いは薄膜が剥離される（ｐｅｅｌｉｎｇ）か、或いはチップ領域に向かってクラック（ｃｒａｃｋ）が発生することを防止することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る半導体装置が集積された基板を示す図面である。
【図２】図１のＡ部分を拡大した図面である。
【図３】図２に図示されたテスト素子グループの概略的な平面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を示す順序図である。
【図５Ａ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｂ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｃ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｄ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｅ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｆ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｇ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｈ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｉ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ａ】本発明の多様な実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ａ】本発明の多様な実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｂ】本発明の多様な実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｃ】本発明の多様な実施形態に係る半導体装置の製造方法を示す断面図である。
【図７Ａ】本発明の多様な実施形態に係る半導体装置の製造方法を示す断面図である。
【図７Ｂ】本発明の多様な実施形態に係る半導体装置の製造方法を示す断面図である。
【図７Ｃ】本発明の多様な実施形態に係る半導体装置の製造方法を示す断面図である。
【図７Ｄ】本発明の多様な実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】本発明の実施形態に係る半導体装置の一部分を拡大した平面図である。
【図９】図８に図示された半導体装置の断面図である。
【図１０】図８に図示された半導体装置の断面図である。
【図１１】本発明の実施形態に係る半導体装置の一部分を拡大した平面図である。
【図１２】図１１に図示された半導体装置の断面図である。
【図１３】本発明の実施形態に係る半導体装置を含む半導体パッケージの断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施形態に係る半導体装置及びその製造方法に対して説明する。
【００１３】
図１は本発明の実施形態に係る半導体装置が集積された半導体基板を示す図面である。図２は図１のＡ部分を拡大した図面である。図３は図２に図示されたテスト素子グループの概略的な平面図である。
【００１４】
図１及び図２を参照すれば、半導体基板１００は半導体集積回路が各々形成されるチップ領域１０及びチップ領域１０の間のスクライブライン（ｓｃｒｉｂｅ  ｌｉｎｅ）領域２０を含む。チップ領域１０は半導体基板１００の全面に第１方向Ｄ１及び第１方向Ｄ１と直交する第２方向Ｄ２に沿って２次元的に配列される。各々のチップ領域１０はスクライブライン領域２０によって囲まれる。
【００１５】
半導体基板１００は半導体特性を有する物質（例えば、シリコンウエハー）、絶縁性物質（例えば、ガラス）、絶縁性物質によって覆われた半導体又は導電体の中の１つである。例えば、半導体基板１００は第１導電型を有するシリコンウエハーである。
【００１６】
チップ領域１０の半導体基板１００上にＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＮＡＮＤフラッシュメモリ（Ｆｌａｓｈ  Ｍｅｍｏｒｙ）、及びＲＲＡＭ（登録商標（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ））等のような半導体メモリ素子が提供される。これと異なり、チップ領域１０の半導体基板１００上にＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）素子、光電子（ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ）素子、ＣＰＵ、又はＤＳＰ等のプロセッサが提供されてもよい。また、チップ領域１０の半導体基板１００上に論理和ゲート又は論理積ゲート等のような半導体素子を含む標準セルが形成される。
【００１７】
さらに、半導体集積回路にデータ又は信号を入出力するためのチップパッド１１１及び再配線チップパッド１４１がチップ領域１０の半導体基板１００上に配置される。チップパッド１１１はチップ領域１０の各々の縁に配置されるか、或いは中心に配置され、再配線チップパッド１４１はチップパッド１１１と異なる位置に配置される。
【００１８】
チップ領域１０に形成された半導体集積回路１０１の電気的特性を評価するためのテスト素子グループ３０（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ（ＴＥＧ））がチップ領域１０の一部分又はスクライブライン領域２０に提供される。実施形態で、スクライブライン領域２０はテスト素子グループ３０が提供されない第１スクライブライン領域２０Ａとテスト素子グループ３０が提供される第２スクライブライン領域２０Ｂを含む。さらに、スクライブライン領域２０は中心部分にソーイング又はダイシングマシン（ｓａｗｉｎｇ  ｏｒ  ｃｕｔｔｉｎｇ  ｍａｃｈｉｎｅ）によって切断されるカッティング領域２１（ｃｕｔｔｉｎｇ  ｒｅｇｉｏｎ）と、カッティング領域２１とチップ領域１０との間のエッジ領域２３を含む。
【００１９】
図３を参照すれば、各々のテスト素子グループ３０は複数のテスト構造体１０３及び複数の再配線テストパッド１４３を含む。再配線テストパッド１４３は導電ラインを通じてテスト構造体１０３に連結される。テスト構造体１０３はチップ領域１０に形成される半導体集積回路と実質的に同一な構造を有するテスト素子を含む。テスト構造体１０３は、例えばＮＭＯＳ  ＦＥＴ、ＰＭＯＳ  ＦＥＴ、又は抵抗（ｒｅｓｉｓｔｏｒ）等を含む。
【００２０】
図４は本発明の実施形態に係る半導体装置の製造方法を示す順序図である。図４を参照すれば、複数のチップ領域及びスクライブライン領域を含む半導体基板を準備する（Ｓ１０）。続いて、半導体集積回路及びテスト素子グループが半導体製造工程を通じて半導体基板上に形成され、絶縁物質によって保護される（Ｓ２０）。半導体集積回路及びテスト素子グループを形成した後、テスト素子グループに対するテスト工程が遂行される（Ｓ３０）。テスト工程の時に、再配線テストパッドを通じてテスト構造体に電気的信号が提供され、テスト素子グループを通じて半導体集積回路の電気的特性を評価することができる。
【００２１】
テスト工程を遂行した後、スクライブライン領域のカッティング領域に沿ってソーイング（ｓａｗｉｎｇ）又はダイシング（ｄｉｃｉｎｇ）工程が遂行される。したがって、半導体集積回路が形成された半導体基板のチップ領域が個別的に分離される（Ｓ４０）。続いて、個別的に分離された半導体チップの各々に対するパッケージング工程が遂行される（Ｓ５０）。
【００２２】
図５Ａ乃至図５Ｉは本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【００２３】
図５Ａを参照すれば、半導体基板１００は図１及び図２を参照して説明したように、チップ領域１０及びスクライブライン領域２０を含み、スクライブライン領域２０は第１スクライブライン領域２０Ａ、第２スクライブライン領域２０Ｂを含む。
【００２４】
チップ領域１０の半導体基板１００上に半導体集積回路１０１が形成される。半導体集積回路１０１はスイッチング素子及びデータ格納要素を含むメモリセルアレイとＭＯＳＦＥＴ、キャパシター、及び抵抗を含むロジック素子を含む。
【００２５】
下部絶縁膜１１０がチップ領域１０の半導体基板１００上に形成され、積層された複数の絶縁膜を含む。チップ領域１０の下部絶縁膜１１０は第１及び第２スクライブライン領域２０Ａ、２０Ｂの上に延長されて半導体基板１００の全面を覆う。
【００２６】
実施形態によれば、下部絶縁膜１１０はシリコン酸化膜より誘電率が低いｌｏｗ−ｋ誘電物質で形成される。下部絶縁膜１１０は約１．０乃至３．０の誘電率を有し、有機、無機、及び有機−無機ハイブリッド物質の中で少なくとも１つを含む。また、下部絶縁膜１１０は多孔性（ｐｏｒｏｕｓ）又は非多孔性である。下部絶縁膜１１０は、例えば不純物がドープされたシリコン酸化膜系物質又は低誘電率（Ｌｏｗ−ｋ）を有する有機ポリマーで形成される。
【００２７】
不純物がドープされた酸化膜系物質は、例えば弗素がドーピングされた酸化膜（ｆｌｕｏｒｉｎｅ−ｄｏｐｅｄ  ｏｘｉｄｅ又はＦＳＧ）、炭素がドーピングされた酸化膜、シリコン酸化膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ；ＳｉＯ：Ｈ）、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ；ＳｉＯ：ＣＨ３）又はａ−ＳｉＯＣ（ＳｉＯＣ：Ｈ）等である。低誘電率を有する有機ポリマーは、例えばポリアリルエーテル系樹脂、環状弗素樹脂、シロキサン共重合体、ブッ化ポリアリルエーテル系樹脂、ポリペンタフルオロスチレン（ｐｏｌｙｐｅｎｔａｆｌｕｏｒｏｓｔｙｌｅｎｅ）、ポリテトラフルオロスチレン系樹脂、ブッ化ポリイミド樹脂、ブッ化ポリナフタレン（ｐｏｌｙｎａｐｈｔｈａｌｅｎｅ  ｆｌｕｒｉｄｅ）、又はポリサイド（ｐｏｌｙｃｉｄｅ）樹脂等である。
【００２８】
これに加えて、下部絶縁膜１１０は垂直方向に積層された絶縁膜の間に各々バリアー膜（図示せず）が形成され、バリアー膜はＳｉＮ、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ膜、ＳｉＯＣＨ膜、ＳｉＯＣ膜、及びＳｉＯＦ膜のような絶縁物質を含む。
【００２９】
半導体集積回路１０１と電気的に連結される内部配線構造体ＣＬａ、ＣＰａがチップ領域１０の下部絶縁膜１１０内に形成される。内部配線構造体ＣＬａ、ＣＰａは導電ラインＣＬａ及び下部絶縁膜１１０を貫通して互いに異なるレベルの導電ラインＣＬａを連結する導電プラグＣＰａを含む。導電ラインＣＬａ及び導電プラグＣＰａは、例えばＴｉＮ、ＷＮ、ＴａＮ、又はＴａＳｉＮのような金属窒化膜及びＷ、Ａｌ、Ｔｉ、Ｔａ、Ｃｏ、及びＣｕのような金属物質を含む。
【００３０】
チップパッド１１１が最上層の下部絶縁膜１１０上に配置され、チップパッド１１１は内部配線構造体ＣＬａ、ＣＰａを通じて半導体集積回路１０１と電気的に連結される。チップパッド１１１はデータ信号を送受信するデータパッド、コマンド／アドレス信号を送受信するコマンド／アドレスパッド、接地又は電源電圧が印加される電源パッド、又は半導体集積回路１０１をテストするためのパッドである。このような、チップパッド１１１は、例えばＴｉＮ、ＷＮ、ＴａＮ、又はＴａＳｉＮのような金属窒化膜及びＷ、Ａｌ、Ｔｉ、Ｔａ、Ｃｏ、及びＣｕのような金属物質を含む。
【００３１】
第１及び第２スクライブライン領域２０Ａ、２０Ｂの半導体基板１００上にダム（ｄａｍ）構造体が形成される。ダム構造体１２０は平面視で、各々のチップ領域１０の周辺に沿って延在されて平面視で、リング形状又は閉曲線形状を有する。ダム構造体１２０はチップ領域１０の内部配線構造体ＣＬａ、ＣＰａと共に形成され、下部絶縁膜１１０を貫通する導電プラグ及び導電プラグ上の導電パターンを含む。
【００３２】
第２スクライブライン領域２０Ｂの半導体基板１００上にテスト構造体１０３及び上にテスト構造体１０３と連結される導電ラインＣＬｂ及び導電プラグＣＰｂが形成される。テスト構造体１０３は、先に説明したように、チップ領域１０に形成される半導体集積回路１０１と実質的に同一な構造を有するテスト素子を含む。即ち、第２スクライブライン領域２０Ｂの半導体基板１００上にＭＯＳＦＥＴ又は抵抗等が形成される。このようなテスト構造体１０３はチップ領域１０の半導体集積回路１０１と同時に形成され、第２スクライブライン領域２０Ｂの導電ラインＣＬｂ及び導電プラグＣＰｂは内部配線構造体ＣＰａ、ＣＬａと共に形成される。
【００３３】
また、第２スクライブライン領域２０Ｂで、最上層下部絶縁膜１１０上にテスト構造体１０３と連結されるテストパッド１１３が形成される。
【００３４】
上部絶縁膜１３０が半導体基板１００の全面に形成され、最上層下部絶縁膜１１０上でチップパッド１１１及びテストパッド１１３を覆う。実施形態で、上部絶縁膜１３０は下部絶縁膜１１０に比べて強度が大きい絶縁物質を含む。また、上部絶縁膜１３０は下部絶縁膜１１０より誘電率が高い絶縁物質を含む。
【００３５】
上部絶縁膜１３０はシリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜を含む。上部絶縁膜１３０は、例えば高密度プラズマ（ＨＤＰ）酸化膜、ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）、Ｏ３−ＴＥＯＳ（Ｏ３−Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）、ＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）、ＴＯＳＺ（Ｔｏｎｅｎ  ＳｉｌａＺｅｎｅ）、又はこれらの組み合わせから形成される。
【００３６】
実施形態によれば、上部絶縁膜１３０は複数の絶縁膜を含む。一例として、下部絶縁膜１１０上に順に積層された第１上部絶縁膜１３１、第２上部絶縁膜１３３、及び第３上部絶縁膜１３５を含む。ここで、第２上部絶縁膜１３３は第１及び第３上部絶縁膜１３１、１３５に対してエッチング選択性を有する絶縁物質から形成され、第１及び第３上部絶縁膜１３１、１３５より薄い。
【００３７】
第１及び第３上部絶縁膜１３１、１３５は互いに異なる絶縁物質で形成され、第３上部絶縁膜１３５が第１上部絶縁膜１３１より厚い。一例として、第１上部絶縁膜１３１は高密度プラズマ（ＨＤＰ）酸化膜であり、第３上部絶縁膜１３５はＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）膜である。
【００３８】
図５Ｂを参照すれば、チップ領域１０の上部絶縁膜１３０に第１オープニングＯＰ１が形成され、第１及び第２スクライブライン領域２０Ａ、２０Ｂの上部絶縁膜１３０に第２及び第３オープニングＯＰ２、ＯＰ３が形成される。
【００３９】
詳細に、第１、第２、及び第３オープニングＯＰ１、ＯＰ２、ＯＰ３を形成することは、上部絶縁膜１３０上に開口部を有する第１マスクパターンＭＰ１を形成すること、及び第１マスクパターンＭＰ１をエッチングマスクとして利用して上部絶縁膜１３０及び下部絶縁膜１１０の一部分を異方性エッチングすることを含む。
【００４０】
実施形態で、第１オープニングＯＰ１はチップ領域１０でチップパッド１１１を露出させ、第２オープニングＯＰ２は第１及び第２スクライブライン領域２０Ａ、２０Ｂで下部絶縁膜１１０の一部分を露出させる。また、第３オープニングＯＰ３は第２スクライブライン領域２０Ｂでテストパッド１１３を露出させる。
【００４１】
第１乃至第３オープニングＯＰ１、ＯＰ２、ＯＰ３は同時に形成されるが、第２オープニングＯＰ２でのエッチング深さは第１及び第３オープニングＯＰ１、ＯＰ３でのエッチング深さより大きい。即ち、第２オープニングＯＰ２の底面は第１及び第３オープニングＯＰ１、ＯＰ３の底面より下に位置する。また、第２オープニングＯＰ２の幅は第１及び第３オープニングＯＰ１、ＯＰ３の幅と異なる。
【００４２】
実施形態で、第２オープニングＯＰ２を形成することによって、第１及び第２スクライブライン領域２０Ａ、２０Ｂで局所的に下部及び上部絶縁膜１１０、１３０の厚さが減少されることができる。即ち、第１及び第２スクライブライン領域２０Ａ、２０Ｂで下部絶縁膜１１０は第１厚さＴ１を有する第１部分と、第１厚さより小さい第２厚さＴ２を有する第２部分を含む。ここで、第１部分の第１厚さはチップ領域１０での下部絶縁膜１１０の厚さと実質的に同一である。第１乃至第３オープニングＯＰ１、ＯＰ２、ＯＰ３を形成した後、第１マスクパターンＭＰ１は除去される。
【００４３】
図５Ｃを参照すれば、第１乃至第３オープニングＯＰ１、ＯＰ２、ＯＰ３を有する上部絶縁膜１３０上に再配線層１４０が形成される。再配線層１４０を形成することは、第１乃至第３オープニングＯＰ１、ＯＰ２、ＯＰ３を有する上部絶縁膜１３０をコンフォーマルに覆う金属シード膜を形成すること及び金属シード膜上に金属膜を形成することを含む。金属シード膜及び金属膜は電解めっき法、無電解めっき法、スパッタリング法のような薄膜堆積方法で形成される。再配線層１４０は、例えば銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、錫（Ｓｎ）、鉛（Ｐｂ）、チタニウム（Ｔｉ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、インジウム（Ｉｎ）、亜鉛（Ｚｎ）及び炭素（Ｃ）からなる群から選択された少なくとも１つの金属又は金属合金から形成される。
【００４４】
一部の実施形態で、再配線層１４０は内部配線構造体ＣＰａ、ＣＬａと異なる金属物質を含む。一例として、再配線層１４０はアルミニウム（Ａｌ）を含み、内部配線構造体ＣＰａ、ＣＬａはタングステン（Ｗ）又は銅（Ｃｕ）を含む。
【００４５】
再配線層１４０は第１乃至第３オープニングＯＰ１、ＯＰ２、ＯＰ３の一部分を満たし、第１及び第３オープニングＯＰ１、ＯＰ３内で再配線層１４０はチップパッド１１１及びテストパッド１１３と接触する。
【００４６】
再配線層１４０を形成した後、再配線層１４０上に第２マスクパターンＭＰ２が形成される。第２マスクパターンＭＰ２はチップパッド１１１の上部及びテストパッド１１３の上部を覆う。
【００４７】
続いて、第２マスクパターンＭＰ２をエッチングマスクとして利用して再配線層１４０をパターニングする。即ち、第２マスクパターンＭＰ２によって露出された再配線層１４０がエッチングされる。
【００４８】
したがって、図５Ｄに図示されたように、チップ領域１０の第１オープニングＯＰ１内に再配線チップパッド１４１が形成され、第２スクライブライン領域２０Ｂの第３オープニングＯＰ３内に再配線テストパッド１４３が形成される。
【００４９】
再配線チップパッド１４１及び再配線テストパッド１４３を形成するエッチング工程の間に、第２オープニングＯＰ２の底面で再配線層１４０は除去され、第２オープニングＯＰ２の内側壁上に再配線スペーサー１４５が残留する。即ち、再配線スペーサー１４５は再配線チップパッド１４１及び再配線テストパッド１４３と同一な金属物質を含む。
【００５０】
図５Ｅを参照すれば、チップ領域１０の上部絶縁膜１３０上に再配線チップパッド１４１の一部を露出させるパッシベーション層１５３が形成される。パッシベーション層１５３を形成する前に、半導体基板１００の全面に均一な厚さに保護膜１５１が形成される。
【００５１】
保護膜１５１は、例えばシリコン窒化膜又はシリコン酸窒化物である。パッシベーション層１５３は、例えば感光性ポリイミド（ｐｈｏｔｏ  ｓｅｎｓｉｔｉｖｅ  ｐｏｌｙｉｍｉｄｅ、ＰＳＰＩ）のようなポリイミド系物質である。このようなパッシベーション層１５３はスピンコーティング（ｓｐｉｎ  ｃｏａｔｉｎｇ）工程によって保護膜１５１上に堆積され、別のフォトレジスト層の形成無しで、露光工程によって再配線チップパッド１４１上の保護膜１５１の一部及び第１及び第２スクライブライン領域２０Ａ、２０Ｂの保護膜１５１を露出させるパターニング工程が遂行される。
【００５２】
続いて、図５Ｆを参照すれば、パッシベーション層１５３に露出された保護膜１５１をエッチングして再配線チップパッド１４１及び再配線テストパッド１４３を露出させる。また、第１及び第２スクライブライン領域２０Ａ、２０Ｂの上部絶縁膜１３０上面及び第２オープニングＯＰ２の底面で保護膜１５１が除去される。したがって、第１及び第２スクライブライン領域２０Ａ、２０Ｂで下部絶縁膜１１０の一部が露出される。
【００５３】
再配線チップパッド１４１及び再配線テストパッド１４３を露出させた後、先に図４を参照して説明したように、テスト工程が遂行される。テスト工程を遂行した後、第１及び第２スクライブライン領域２０Ａ、２０Ｂに沿って半導体基板１００をカッティングするカッティング工程が遂行される。
【００５４】
詳細に、図５Ｇを参照すれば、レーザー（ｌａｓｅｒ）が半導体基板１００の裏面から第１及び第２スクライブライン領域２０Ａ、２０Ｂのカッティング領域２１に照射される。したがって、レーザーが照射されたレーザースポット（ｓｐｏｔ）領域ＳＰで半導体基板１００一部の物理的特性が変化される。一例として、レーザーが照射されたレーザースポット（ｓｐｏｔ）領域で半導体基板１００の物理的強度が弱化される。
【００５５】
続いて、図５Ｈを参照すれば、半導体基板１００を薄膜テープ（図示せず）上に位置させた後、薄膜テープを水平方向に伸ばすように力を提供することによって、半導体基板１００が第１及び第２スクライブライン領域２０Ａ、２０Ｂのカッティング領域２１に沿ってカッティングされる。これと異なり、第１及び第２スクライブライン領域２０Ａ、２０Ｂのカッティング領域２１に沿ってソーイング（ｓａｗｉｎｇ）工程を遂行してチップ領域１０を個別的に分離させてもよい。ここで、ソーイング工程はソーイングホィール（ｓａｗｉｎｇ  ｗｈｅｅｌ）又はレーザーを利用し得る。
【００５６】
半導体基板１００のチップ領域１０を個別的に分離する時、下部絶縁膜１１０より強度が大きい上部絶縁膜１３０がカッティング領域２１にないので、下部絶縁膜１１０と上部絶縁膜１３０との間の特性差異によって半導体基板１００が完全にカッティングされないか、或いは薄膜が剥離される現象（ｐｅｅｌｉｎｇ）は防止されることができる。言い換えれば、下部絶縁膜１１０と上部絶縁膜１３０との間の界面に沿って水平的に分離される現象は防止されることができる。また、カッティング領域２１での下部絶縁膜１１０の厚さがエッジ領域２３での下部絶縁膜１１０の厚さより薄いので、半導体基板１００に対するカッティング工程が容易である。
【００５７】
半導体基板１００に対するカッティング工程を遂行することによって、半導体集積回路１０１が形成された半導体基板１００のチップ領域１０は複数の半導体装置（又は半導体チップ）に分離される。また、カッティング工程によってテスト構造体１０３及び再配線テストパッド１４３がカッティングされる。
【００５８】
実施形態によれば、半導体基板１００から分離された半導体装置（又は半導体チップ）の各々はチップ領域１０及びチップ領域１０の周辺のエッジ領域２３を有する。そして、エッジ領域２３で下部絶縁膜１１０は段差を有する。言い換えれば、エッジ領域２３で下部絶縁膜１１０は第１厚さＴ１を有する第１部分と第１厚さＴ１より小さい第２厚さＴ２を有する第２部分を含む。さらに、上部絶縁膜１３０は下部絶縁膜１１０の第１部分を覆い、下部絶縁膜１１０の第２部分上に再配線スペーサー１４５が残留する。
【００５９】
一方、図５Ｉに図示された実施形態によれば、エッジ領域２３での下部絶縁膜１１０の厚さＴ１はチップ領域１０での下部絶縁膜１１０の厚さＴ１と実質的に同一である。そして、上部絶縁膜１３０によって下部絶縁膜１１０の一部が露出される。
【００６０】
図６Ａ乃至図６Ｃは本発明の多様な実施形態に係る半導体装置の製造方法を示す断面図である。説明を簡易化するために、先に図５Ａ乃至図５Ｉを参照して説明された実施形態と同一な技術的特徴に対する説明は省略される。
【００６１】
先に図５Ｅを参照して説明したように、再配線チップパッド１４１及び再配線テストパッド１４３を形成した後、半導体基板１００の全面に保護膜１５１及びパッシベーション層１５３が順に形成される。
【００６２】
続いて、図６Ａを参照すれば、パッシベーション層１５３に対する露光工程を遂行してパッシベーション層１５３にオープニングを形成する。ここで、オープニングは再配線チップパッド１４１の一部及び第１及び第２スクライブライン領域２０Ａ、２０Ｂのカッティング領域２１を露出させる。さらに、パッシベーション層１５３はチップ領域１０からスクライブライン領域２０に延長されて第２オープニングＯＰ２の側壁に残留する再配線スペーサー１４５を覆う。即ち、パッシベーション層１５３が第２オープニングＯＰ２の内側壁を覆う。
【００６３】
図６Ｂを参照すれば、先に説明したように、半導体基板１００の裏面へレーザーを照射して半導体基板１００の一部分にレーザースポット（ｓｐｏｔ）領域ＳＰが形成される。
【００６４】
続いて、図６Ｃを参照すれば、第１及び第２スクライブライン領域２０Ａ、２０Ｂに沿って半導体基板１００をカッティングすることによって、半導体基板１００が複数の半導体チップに分離される。半導体基板１００から分離された半導体チップの各々はチップ領域１０及びチップ領域１０周辺のエッジ領域２３を含む。
【００６５】
この実施形態によれば、エッジ領域２３で下部絶縁膜１１０は厚さ差異を有し、パッシベーション層１５３はチップ領域１０からエッジ領域２３に延長されて再配線スペーサー１４５を覆う。
【００６６】
図７Ａ乃至図７Ｄは本発明の多様な実施形態に係る半導体装置の製造方法を示す断面図である。説明を簡易化するために、先に図５Ａ乃至図５Ｉを参照して説明された実施形態と同一な技術的特徴に対する説明は省略される。
【００６７】
図７Ａを参照すれば、先に図５Ａを参照して説明したように第１乃至第３上部絶縁膜１３１、１３３、１３５を含む上部絶縁膜１３０が、下部絶縁膜１１０上に形成され、上部絶縁膜１３０上に開口部を有する第１マスクパターンＭＰ１が形成される。続いて、第１マスクパターンＭＰ１をエッチングマスクとして利用して上部絶縁膜１３０を異方性エッチングすることによって、チップ領域１０の上部絶縁膜１３０に第１オープニングＯＰ１が形成され、第１及び第２スクライブライン領域２０Ａ、２０Ｂの上部絶縁膜１３０に第２及び第３オープニングＯＰ２、ＯＰ３が形成される。第１オープニングＯＰ１はチップ領域１０でチップパッド１１１を露出させ、第２オープニングＯＰ２は第１及び第２スクライブライン領域２０Ａ、２０Ｂで上部絶縁膜１３０の一部分を露出させる。また、第３オープニングＯＰ３は第２スクライブライン領域２０Ｂでテストパッド１１３を露出させる。
【００６８】
この実施形態によれば、第１乃至第３オープニングＯＰ１、ＯＰ２、ＯＰ３を形成する時、第１及び第３オープニングＯＰ１、ＯＰ３でのエッチング深さと第２オープニングＯＰ２でのエッチング深さとが互いに異なる。一例として、第１及び第３オープニングＯＰ１、ＯＰ３を形成する間に、第２オープニングＯＰ２は第２上部絶縁膜１３３を露出させる。即ち、第１及び第２スクライブライン領域２０Ａ、２０Ｂでの上部絶縁膜１３０の厚さＴ４がチップ領域１０での上部絶縁膜１３０の厚さＴ３より薄い。
【００６９】
図７Ｂを参照すれば、先に図５Ｃ及び図５Ｄを参照して説明したように、第１乃至第３オープニングＯＰ１、ＯＰ２、ＯＰ３を有する上部絶縁膜１３０上に再配線層１４０を形成し、再配線層１４０をパターニングすることによって、チップ領域１０の第１オープニングＯＰ１内に再配線チップパッド１４１が形成され、第２スクライブライン領域２０Ｂの第３オープニングＯＰ３内に再配線テストパッド１４３が形成される。再配線チップパッド１４１と再配線テストパッド１４３とを形成する間に、第２オープニングＯＰ２で再配線層１４０は除去される。
【００７０】
図７Ｃを参照すれば、先に図５Ｆを参照して説明したように、チップ領域１０の上部絶縁膜１３０上に再配線チップパッド１４１の一部を露出させるパッシベーション層１５３が形成される。続いて、再配線テストパッド１４３を通じてテスト工程を遂行した後、図５Ｇを参照して説明したように、半導体基板１００の裏面へレーザーを照射してレーザースポット領域ＳＰで半導体基板１００の強度を弱化させる。
【００７１】
続いて、図７Ｄを参照すれば、半導体基板１００に水平に力を提供して第１及び第２スクライブライン領域２０Ａ、２０Ｂに沿って半導体基板１００をカッティングする。したがって、半導体集積回路１０１が形成された半導体基板１００が複数の半導体装置（又は半導体チップ）に分離される。このように、半導体基板１００をカッティングする時、半導体基板１００の第１及び第２スクライブライン領域２０Ａ、２０Ｂでの上部絶縁膜１３０の厚さはチップ領域１０での上部絶縁膜１３０の厚さより薄いので、上部絶縁膜１３０同士の界面又は下部絶縁膜１１０と上部絶縁膜１３０との間の界面に沿って水平的に分離される現象を防止することができる。
【００７２】
さらに、半導体基板１００から分離された半導体チップの各々はチップ領域１０及びチップ領域１０の周辺のエッジ領域２３を含む。ここで、下部絶縁膜１１０はチップ領域１０からエッジ領域２３に均一な厚さで延長され、上部絶縁膜１３０はチップ領域１０でよりエッジ領域２３で薄い。一例として、エッジ領域２３では第２上部絶縁膜１３３の上面一部が露出され、チップ領域１０では最上層の第３上部絶縁膜１３５上面がパッシベーション層１５３によってカバーされる。
【００７３】
図８は本発明の実施形態に係る半導体装置の一部分を拡大した平面図である。図９及び図１０は図８に図示された半導体装置の断面図である。説明を簡易化するために、先に図５Ａ乃至図５Ｉを参照して説明された実施形態と同一な技術的特徴に対する説明は省略される。
【００７４】
この実施形態によれば、先に説明された実施形態と異なり、スクライブライン領域で再配線テストパッドが省略されることができ、チップ領域の再配線チップパッドがテスト工程の時にテストパッドとして使用されることができる。
【００７５】
図８及び図９を参照すれば、半導体基板１００はチップ領域１０及びチップ領域１０の間のスクライブライン領域２０を含み、スクライブライン領域２０は先に説明したように、テスト構造体１０３が提供されない第１スクライブライン領域２０Ａとテスト構造体１０３が提供される第２スクライブライン領域２０Ｂを含む。また、第１及び第２スクライブライン領域２０Ａ、２０Ｂはソーイング又はダイシングマシンによって切断されるカッティング領域２１及びカッティング領域２１とチップ領域１０との間のエッジ領域２３を含む。
【００７６】
第２スクライブライン領域２０Ｂの下部絶縁膜１１０上にテストパッド１１３が配置され、テストパッド１１３は導電ラインＣＬｂ及び導電プラグＣＰｂを通じてテスト構造体１０３と電気的に連結される。
【００７７】
下部絶縁膜１１０上にチップパッド１１１及びテストパッド１１３を覆う上部絶縁膜１３０が配置され、上部絶縁膜１３０はチップ領域１０でチップパッド１１１を露出させる第１オープニングＯＰ１を有し、第１スクライブライン領域２０Ａで下部絶縁膜１１０の一部を露出させる第２オープニングＯＰ２を有する。
【００７８】
この実施形態によれば、再配線パターンがチップパッド１１１とテストパッド１１３とを連結する。詳細に、再配線パターンはチップ領域１０でチップパッド１１１と接続される第１再配線ビア１４１ａ、第２スクライブライン領域２０Ｂでテストパッド１１３に接続される第２再配線ビア１４３ａ、第１再配線ビア１４１ａと連結され、チップ領域１０で露出される第１再配線パッド１４１ｂ、第２再配線ビア１４３ａと連結され、スクライブライン領域２０で露出される第２再配線パッド１４３ｂ、及び第１再配線パッド１４１ｂと第２再配線パッド１４３ｂとを連結する再配線ライン１４２を含む。
【００７９】
第１再配線ビア１４１ａはチップ領域１０で上部絶縁膜１３０を貫通する第１オープニングＯＰ１内に形成され、第２再配線ビア１４３ａは第２スクライブライン領域２０Ｂで上部絶縁膜１３０を貫通してテストパッド１１３に接続される。
【００８０】
パッシベーション層１５３はチップ領域１０の上部絶縁膜１３０上に配置され、第１再配線パッド１４１ｂを露出させるオープニングを有する。また、パッシベーション層１５３は再配線ライン１４２を覆う。
【００８１】
一例によれば、第２再配線ビア１４３ａ及び第２再配線パッド１４３ｂは第２スクライブライン領域２０Ｂのエッジ領域２３に配置される。第２再配線ビア１４３ａ及び第２再配線パッド１４３ｂは第２スクライブライン領域２０Ｂに沿ってジグザグ形状に配列される。したがって、先に説明したように、半導体基板１００に対するカッティング工程を遂行した後に、第２再配線ビア１４３ａ及び第２再配線パッド１４３ｂはカッティングされず、エッジ領域２３で残留する。
【００８２】
また、先に説明したように、上部絶縁膜１３０は第１スクライブライン領域２０Ａで下部絶縁膜１１０の一部分を露出させる第２オープニングＯＰ２を有する。即ち、第２オープニングＯＰ２に露出された下部絶縁膜１１０の厚さはチップ領域１０の下部絶縁膜１１０の厚さより小さい。より詳細に、下部絶縁膜１１０は、先に説明したように、エッジ領域２３で第１厚さを有する第１部分と第１厚さより小さい第２厚さを有する第２部分を含む。
【００８３】
一方、図１０に図示された実施形態によれば、第１及び第２スクライブライン領域２０Ａ、２０Ｂでの上部絶縁膜１３０の厚さがチップ領域１０での上部絶縁膜１３０の厚さより薄い。言い換えれば、第１スクライブライン領域２０Ａでの上部絶縁膜１３０の上面がチップ領域１０での上部絶縁膜１３０の上面より下に位置する。一例として、第１及び第２スクライブライン領域２０Ａ、２０Ｂで第３上部絶縁膜１３５の一部が除去されて第２上部絶縁膜１３３が露出される。
【００８４】
図１１は本発明の実施形態に係る半導体装置の一部分を拡大した平面図である。図１２は図１１に図示された半導体装置の断面図である。説明を簡易化するために、先に図８乃至図１０を参照して説明された実施形態と同一な技術的特徴に対する説明は省略される。
【００８５】
図１１及び図１２を参照すれば、第２再配線ビア１４３ａ及び第２再配線パッド１４３ｂが第２スクライブライン領域２０Ｂのカッティング領域２１で一列に配列される。また、先に図１０を参照して説明したように、第１スクライブライン領域２０Ａでの上部絶縁膜１３０の厚さがチップ領域１０での上部絶縁膜１３０の厚さより薄い。これと異なり、図９を参照して説明したように、上部絶縁膜１３０は第１スクライブライン領域２０Ａで下部絶縁膜１１０の一部分を露出させる第２オープニングＯＰ２を有してもよい。
【００８６】
この実施形態によれば、第２再配線ビア１４３ａ及び第２再配線パッド１４３ｂがカッティング領域２１に配置されるので、半導体基板１００に対するカッティング工程によって第２再配線ビア１４３ａ及び第２再配線パッド１４３ｂがカッティングされる。
【００８７】
図１３は本発明の実施形態に係る半導体装置を含む半導体パッケージの断面図である。図１３を参照すれば、半導体パッケージ１０００は半導体装置２００、パッケージ基板５００、外部接続端子５５０、及びモールディング膜５７０を含む。実施形態によれば、先に説明された製造方法によって形成された半導体装置（即ち、半導体チップ）がパッケージ基板５００上に実装される。
【００８８】
半導体装置２００は、先に説明したように、パッシベーション層１５３によって露出された再配線チップパッド１４１を含む。再配線チップパッド１４１はデータ信号を入出力するデータパッド、コマンド信号及びアドレス信号を入出力するコマンド／アドレスパッド、並びに接地及び電源電圧が印加される電源パッド及び接地パッドを含む。
【００８９】
パッケージ基板５００は、例えば印刷回路基板、フレキシブル基板、又はテープ基板等である。パッケージ基板５００はその内部に内部配線が形成されたフレキシブル印刷回路基板（ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）、リジッド印刷回路基板（ｒｉｇｉｄ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）、又はこれらの組み合わせである。
【００９０】
パッケージ基板５００は互いに対向する上面及び下面を有し、ボンディングパッド５１０、内部配線ＩＣＬ、及び外部接続パッド５２０を含む。ボンディングパッド５１０はパッケージ基板５００の上面に配列され、外部接続パッド５２０はパッケージ基板５００の下面に配列される。そして、パッケージ基板５００の上面中心に半導体装置２００が配置される。
【００９１】
ボンディングパッド５１０はワイヤＷを通じて半導体装置２００の再配線チップパッド１４１と連結される。外部接続パッド５２０は内部配線ＩＣＬを通じてボンディングパッド５１０と連結される。
【００９２】
モールディング膜５７０はパッケージ基板５００の上面で半導体装置２００を覆う。モールディング膜５７０はエポキシモールディングコンパウンド（Ｅｐｏｘｙ  ｍｏｌｄｉｎｇ  ｃｏｍｐｏｕｎｄ）を含む。
【００９３】
外部接続端子５５０はパッケージ基板５００の下面の外部接続パッド５２０に付着される。このような半導体パッケージ１０００は外部接続端子５５０を通じて外部電子装置と連結される。
【００９４】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者が、本発明を、その技術的思想や必須的な特徴を変形することなく、他の具体的な形態に実施できることは理解するべきである。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではない。
【符号の説明】
【００９５】
１０    チップ領域
２０    スクライブライン領域
２１    カッティング領域
２３    エッジ領域
３０    テスト素子グループ
１００  半導体基板
１０１  半導体集積回路
１０３  テスト構造体
１１０  下部絶縁膜
１１１  チップパッド
１１３  テストパッド
１２０  ダム構造体
１３０  上部絶縁膜
１４１  再配線チップパッド
１４３  再配線テストパッド
ＣＬａ、ＣＬｂ  導電ライン
ＣＰａ、ＣＰｂ  導電プラグ
【図１】
2019029654.tif 000003
【図２】
2019029654.tif 000004
【図３】
2019029654.tif 000005
【図４】
2019029654.tif 000006
【図５Ａ】
2019029654.tif 000007
【図５Ｂ】
2019029654.tif 000008
【図５Ｃ】
2019029654.tif 000009
【図５Ｄ】
2019029654.tif 000010
【図５Ｅ】
2019029654.tif 000011
【図５Ｆ】
2019029654.tif 000012
【図５Ｇ】
2019029654.tif 000013
【図５Ｈ】
2019029654.tif 000014
【図５Ｉ】
2019029654.tif 000015
【図６Ａ】
2019029654.tif 000016
【図６Ｂ】
2019029654.tif 000017
【図６Ｃ】
2019029654.tif 000018
【図７Ａ】
2019029654.tif 000019
【図７Ｂ】
2019029654.tif 000020
【図７Ｃ】
2019029654.tif 000021
【図７Ｄ】
2019029654.tif 000022
【図８】
2019029654.tif 000023
【図９】
2019029654.tif 000024
【図１０】
2019029654.tif 000025
【図１１】
2019029654.tif 000026
【図１２】
2019029654.tif 000027
【図１３】
2019029654.tif 000028
【手続補正書】
【提出日】平成30年8月31日(2018.8.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
【図１】本発明の実施形態に係る半導体装置が集積された基板を示す図面である。
【図２】図１のＡ部分を拡大した図面である。
【図３】図２に図示されたテスト素子グループの概略的な平面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を示す順序図である。
【図５Ａ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｂ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｃ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｄ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｅ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｆ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｇ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｈ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｉ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ａ】本発明の多様な実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｂ】本発明の多様な実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｃ】本発明の多様な実施形態に係る半導体装置の製造方法を示す断面図である。
【図７Ａ】本発明の多様な実施形態に係る半導体装置の製造方法を示す断面図である。
【図７Ｂ】本発明の多様な実施形態に係る半導体装置の製造方法を示す断面図である。
【図７Ｃ】本発明の多様な実施形態に係る半導体装置の製造方法を示す断面図である。
【図７Ｄ】本発明の多様な実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】本発明の実施形態に係る半導体装置の一部分を拡大した平面図である。
【図９】図８に図示された半導体装置の断面図である。
【図１０】図８に図示された半導体装置の断面図である。
【図１１】本発明の実施形態に係る半導体装置の一部分を拡大した平面図である。
【図１２】図１１に図示された半導体装置の断面図である。
【図１３】本発明の実施形態に係る半導体装置を含む半導体パッケージの断面図である。