(57)【要約】【課題】一つの実施形態は、容易に高集積化できる半導体装置、及び半導体装置の製造方法を提供することを目的とする。【解決手段】一つの実施形態によれば、積層体と半導体柱とゲート絶縁膜とを有する半導体装置が提供される。半導体柱は、積層体を積層方向に貫通する。ゲート絶縁膜は、平面視において半導体柱を囲う。ゲート絶縁膜は、積層体を積層方向に貫通する。積層体は、第１の層と第２の層とが交互に積層方向に積層されている。第１の層は、絶縁膜を含む。第２の層は、半導体膜と導体膜とを含む。半導体膜は、不純物を含む。半導体膜は、板状に延びている。導体膜は、半導体膜の側面に接触しながら棒状に延びている。【選択図】図１
2019161093.tif 000002
【特許請求の範囲】
【請求項１】
積層体と、
前記積層体を積層方向に貫通する半導体柱と、
平面視において前記半導体柱を囲い、前記積層体を積層方向に貫通するゲート絶縁膜と、
を備え、
前記積層体は、第１の層と第２の層とが交互に積層方向に積層され、
前記第１の層は、絶縁膜を含み、
前記第２の層は、
不純物を含み、板状に延びた半導体膜と、
前記半導体膜の側面に接触しながら棒状に延びた導体膜と、
を含む
半導体装置。
【請求項２】
前記導体膜の膜厚は、前記半導体膜の膜厚と均等である
請求項１に記載の半導体装置。
【請求項３】
前記導体膜の膜厚は、前記半導体膜の膜厚より大きい
請求項１に記載の半導体装置。
【請求項４】
前記導体膜は、
前記半導体膜の側面に接触し、前記半導体膜の膜厚と均等な膜厚を有する第１の部分と、
前記第１の部分における前記半導体膜の側と反対側の側面に接触し、前記第１の部分の膜厚より大きい膜厚を有する第２の部分と、
を有する
請求項１に記載の半導体装置。
【請求項５】
前記導体膜は、
前記半導体膜の側面に接触し、前記半導体膜の膜厚より大きい膜厚を有する第１の部分と、
前記第１の部分における前記半導体膜の側と反対側の側面に接触し、前記第１の部分の膜厚より大きい膜厚を有する第２の部分と、
を有する
請求項１に記載の半導体装置。
【請求項６】
前記導体膜は、
棒状に延びたメタル膜と、
前記メタル膜における前記半導体膜の側の側面と上面及び下面とを覆うバリアメタル膜と、
を含む
請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
基板の上に、絶縁膜と不純物を含む半導体膜とを交互に複数回積層して積層体を形成することと、
前記積層体を積層方向に貫通するホールを形成することと、
前記ホールの内面をゲート絶縁膜で覆うことと、
前記ホールに半導体を埋めて、半導体柱を形成すること、
前記半導体柱から平面方向にシフトした位置に、前記積層体を積層方向に貫通する溝を形成することと、
前記溝の内側面に凹部を形成することと、
前記形成された凹部に導電物質を埋めて、前記半導体膜の側面に接触しながら棒状に延びた導体膜を形成することと、
を備えた半導体装置の製造方法。
【請求項８】
前記凹部の形成は、
前記溝で露出された前記半導体膜の側面をエッチングして第１の凹部を形成することと、
前記絶縁膜における前記第１の凹部で露出された面をエッチングして、積層方向における前記第１の凹部の幅が前記半導体膜の膜厚より大きくなるように加工することと、
を含み、
前記導体膜の形成は、前記加工された第１の凹部に導電物質を埋めて前記導体膜を形成することを含む
請求項７に記載の半導体装置の製造方法。
【請求項９】
前記凹部の形成は、
前記半導体膜における前記第１の凹部で露出された側面をエッチングして、前記半導体膜と前記加工された第１の凹部との間に、前記半導体膜の膜厚と均等な積層方向の幅を有する第２の凹部を形成することとをさらに含み、
前記導体膜の形成は、前記第２の凹部と前記加工された第１の凹部とに導電物質を埋めて前記導体膜を形成することを含む
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記凹部の形成は、
前記絶縁膜における前記第２の凹部と前記加工された第１の凹部とで露出された面をエッチングして、積層方向における前記第２の凹部の幅が前記半導体膜の膜厚より大きくなるように加工し積層方向における前記第１の凹部の幅が前記半導体膜の膜厚よりさらに大きくなるように再加工することとをさらに含み、
前記導体膜の形成は、前記加工された第２の凹部と前記再加工された第１の凹部とに導電物質を埋めて前記導体膜を形成することを含む
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記凹部の形成は、
前記凹部の内面をバリアメタル膜で覆うことと、
前記凹部にメタル膜を埋め込むことと、
を含む
請求項７から１０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置は、導電層と絶縁膜とが交互に積層された積層体が半導体柱で貫通されて構成されることがある。このとき、積層体における積層数を多くして半導体装置を高集積化することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１７／００２５３５０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、容易に高集積化できる半導体装置、及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、積層体と半導体柱とゲート絶縁膜とを有する半導体装置が提供される。半導体柱は、積層体を積層方向に貫通する。ゲート絶縁膜は、平面視において半導体柱を囲う。ゲート絶縁膜は、積層体を積層方向に貫通する。積層体は、第１の層と第２の層とが交互に積層方向に積層されている。第１の層は、絶縁膜を含む。第２の層は、半導体膜と導体膜とを含む。半導体膜は、不純物を含む。半導体膜は、板状に延びている。導体膜は、半導体膜の側面に接触しながら棒状に延びている。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態に係る半導体装置の構成を示す斜視図である。
【図２】図２は、実施形態に係る半導体装置の構成を示す平面図である。
【図３】図３は、実施形態に係る半導体装置の構成を示す断面図である。
【図４】図４は、実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図５】図５は、実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図６】図６は、実施形態の第１の変形例に係る半導体装置の構成を示す斜視図である。
【図７】図７は、実施形態の第１の変形例に係る半導体装置の構成を示す断面図である。
【図８】図８は、実施形態の第１の変形例に係る半導体装置の製造方法を示す工程断面図である。
【図９】図９は、実施形態の第２の変形例に係る半導体装置の構成を示す斜視図である。
【図１０】図１０は、実施形態の第２の変形例に係る半導体装置の構成を示す断面図である。
【図１１】図１１は、実施形態の第２の変形例に係る半導体装置の製造方法を示す工程断面図である。
【図１２】図１２は、実施形態の第３変形例に係る半導体装置の構成を示す斜視図である。
【図１３】図１３は、実施形態の第３変形例に係る半導体装置の構成を示す断面図である。
【図１４】図１４は、実施形態の第３変形例に係る半導体装置の製造方法を示す工程断面図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
半導体装置では、絶縁層と導電層とが交互に積層された積層体が柱状の半導体柱で貫通されて３次元的なメモリセルの配列が構成されることがある。この半導体装置は、積層数を増やすことによって記憶容量の増加が可能なため、より高度なパターニング技術を利用する必要性を低減でき、ビット当たりのコストを容易に削減できる。
【０００９】
半導体装置の製造の低コスト化のためには、絶縁層と導電層とを交互に連続成膜して積層体を形成できることが望ましい。絶縁層を半導体酸化膜（例えば、シリコン酸化膜）で成膜し導電層を導電性が付与された半導体膜（例えば、ポリシリコン膜）で成膜する場合、類似した物質系の材料の成膜となるため、ＣＶＤ法等により絶縁層と導電層とを交互に連続成膜することが容易である。シリコン酸化膜とポリシリコン膜とが積層方向に交互に配置された構造は、ＯＰＯＰ構造と呼ばれることがある。半導体酸化膜（シリコン酸化膜）と半導体膜（ポリシリコン膜）とは、それぞれ、板状に構成され得る。
【００１０】
一方、半導体装置が３次元的なメモリである場合、導電層と半導体柱とが交差する部分がメモリセルとして機能するように構成され、複数のメモリセルが３次元的に配列されたメモリアレイ領域が構成される。導電層における半導体柱と交差する部分がメモリセルにおけるコントロールゲートとして機能し、導電層における残りの部分がコントロールゲートへ信号を伝達するワードラインとして機能し得る。
【００１１】
メモリアレイ領域に対して、３次元的な配列へのアクセス性を向上させるため、メモリアレイ領域からその外側へ階段状に複数の導電層が引き出された階段構造が配された周辺領域が構成される。そして、周辺領域において、所定の配線層から異なる深さで深さ方向に延びた複数のビアプラグが、階段状に引き出された複数の導電層へ接続するように構成されることがある。
【００１２】
メモリセルのオン・オフ制御は、配線層からビアプラグを経由して導電層における引き出された部分（周辺領域の部分）へ伝達された制御信号が導電層における半導体柱と交差する部分（メモリアレイ領域の部分）へ伝達されることで行われ得る。このとき、各メモリセルへの信号の伝搬速度を高速化するためには、導電層を低抵抗化することが望まれる。しかし、導電層を導電性が付与された半導体膜（ポリシリコン膜）で成膜する場合、導電層の抵抗が増大しやすい。
【００１３】
そこで、本実施形態では、半導体装置において、板状である半導体膜（ポリシリコン膜）のメモリアレイ領域から周辺領域へ向かう方向に交差する方向における両端の部分を導体膜（例えば、バリアメタル膜／メタル膜の２層膜）に置き換えて導電層を構成することで、導電層の低抵抗化を図る。
【００１４】
具体的には、半導体装置１は、図１〜図３に示すように構成される。以下では、基板２の表面２ａ（図３参照）に垂直な方向をＺ方向とし、Ｚ方向に垂直な平面内でメモリアレイ領域ＭＡから周辺領域ＰＡへ向かう方向をＸ方向とし、Ｚ方向及びＸ方向に垂直な方向をＹ方向とする。また、Ｚ方向における図１の下側から上側に向う方向を＋Ｚ方向と呼び、Ｚ方向における図１の上側から下側に向う方向を−Ｚ方向と呼ぶこともある。Ｙ方向における図１の手前側から奥行側に向う方向を＋Ｙ方向と呼び、Ｙ方向における図１の奥行側から手前側に向う方向を−Ｙ方向と呼ぶこともある。Ｘ方向における図１の左側から右側に向う方向を＋Ｘ方向と呼び、Ｘ方向における図１の右側から左側に向う方向を−Ｘ方向と呼ぶこともある。
【００１５】
図１は、半導体装置１の構成を示す斜視図である。図１では、図示の簡略化のため、絶縁部分についての図示を省略している。図２は、半導体装置１の構成を示す平面方向の断面図であり、図１の構成をＡ−Ａ’線から−Ｘ方向に切った場合の断面を示す断面図である。図３は、半導体装置１の構成を示す垂直方向の断面図であり、図２の構成をＢ−Ｂ’線から−Ｚ方向に切った場合の断面を示す断面図である。
【００１６】
半導体装置１は、メモリアレイ領域ＭＡと周辺領域ＰＡとを有し、メモリアレイ領域ＭＡを制御する制御回路が周辺領域ＰＡに配されている。メモリアレイ領域ＭＡは、複数のメモリストリングＭＳを有する。複数のメモリストリングＭＳは、メモリアレイ領域において２次元的に（Ｘ方向及びＹ方向に）配列されている。各メモリストリングＭＳは，複数のメモリトランジスタＭＴ、選択ゲートトランジスタＳＴ，ＤＴを含む。複数のメモリトランジスタＭＴ−１〜ＭＴ−４は、電気的に直列接続されており、選択ゲートトランジスタＳＴ，ＤＴは、複数のメモリトランジスタＭＴ−１〜ＭＴ−４の直列接続の両端に接続されている。
【００１７】
図１及び図２に示すように、ＸＹ平面視において、複数のメモリストリングＭＳは、例えば、４列（４レーン）を構成するように配されている。各列（各レーン）は、Ｘ方向に沿って延びている。４列におけるＹ方向に隣接する列（レーン）は、メモリストリングＭＳの配置位置がＸ方向における配置ピッチの略半分で互いにシフトしている。ＸＹ平面視において、複数のメモリストリングＭＳは、千鳥状に配列されていると見なすこともできる。各メモリストリングＭＳは、図３に示すように、Ｚ方向に配置された複数のメモリトランジスタＭＴ−１〜ＭＴ−４を含む。すなわち、複数のメモリストリングＭＳのＸＹ方向の配列と各メモリストリングＭＳ内におけるメモリトランジスタＭＴのＺ方向の配列とにより、複数のメモリトランジスタＭＴの３次元的な配列が構成される。３次元的に配列された複数のメモリトランジスタＭＴのうち略同じＺ座標で４列（４レーン）を構成する複数のメモリトランジスタＭＴは、ワードラインとしての導電層ＷＬを共有し、制御回路から同じ制御電圧が供給され得る。
【００１８】
なお、ＸＹ平面視における複数のメモリトランジスタＭＴの配列は、４列より多数の列（例えば、８列（８レーン））を構成してもよいし、４列より少ない数の列を構成してもよい。
【００１９】
半導体装置１は、図１、図３に示すように、＋Ｚ方向に向かって、下地構造ＵＳＴ、積層体ＳＳＴ、配線構造ＬＳＴが順に積層され、柱状体ＰＬ及びゲート絶縁膜ＧＦがＺ方向に積層体ＳＳＴを貫通している。柱状体ＰＬは、主としてＺ方向を軸とする円柱形状を有し、ゲート絶縁膜ＧＦは、主としてＺ方向を軸とする円筒形状を有している。柱状体ＰＬは、ＺＹ断面視において略Ｉ字形状を有し、ＺＸ断面視において略Ｉ字形状を有する。ゲート絶縁膜ＧＦは、柱状体ＰＬと積層体ＳＳＴとの間に配されている。各ゲート絶縁膜ＧＦは、ＸＹ平面視において、柱状体ＰＬの周囲を囲っている。各ゲート絶縁膜ＧＦは、ＸＺ断面視において、半導体柱ＳＭの側面に接触しながら主としてＺ方向に延びている。ゲート絶縁膜ＧＦは、電荷蓄積能力を有するように構成される。メモリアレイ領域では、ゲート絶縁膜ＧＦにおける柱状体ＰＬと導電層ＷＬとが交差する領域に電荷が蓄積され得る。このとき、導電層ＷＬは、メモリセルにおけるコントロールゲートとして機能し得る。
【００２０】
各柱状体ＰＬは、図２及び図３に示すように、コア絶縁膜ＣＲ及び半導体柱ＳＭを有する。コア絶縁膜ＣＲは、柱状体ＰＬの中心軸近傍に配され柱状体ＰＬの中心軸に沿って延びている。コア絶縁膜ＣＲは、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。コア絶縁膜ＣＲは、ＺＹ断面視において略Ｉ字形状を有し、ＺＸ断面視において略Ｉ字形状を有する。半導体柱ＳＭは、コア絶縁膜ＣＲを外側から囲むように配され柱状体ＰＬの中心軸に沿って延びている。半導体柱ＳＭは、底面が閉塞された略円筒状の形状を有する。半導体柱ＳＭは、メモリストリングＭＳにおけるチャネル領域（アクティブ領域）を含み、半導体（例えば、シリコン）を主成分とする材料で形成される。コア絶縁膜ＣＲ及び半導体柱ＳＭを合せた構成である柱状体ＰＬは、ＺＹ断面視において略Ｉ字形状を有し、ＺＸ断面視において略Ｉ字形状を有する。
【００２１】
ゲート絶縁膜ＧＦは、電荷蓄積能力を有するように構成され、例えば図２に示すように、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）型の３層構造を有する。ゲート絶縁膜ＧＦは、半導体柱ＳＭ側から順に酸化膜ＯＦ１／窒化膜ＮＦ／酸化膜ＯＦ２の３層構造で構成され得る。酸化膜ＯＦ１は、例えば、シリコン酸化物を主成分とする材料で形成され得る。窒化膜ＮＦは、例えば、シリコン窒化物を主成分とする材料で形成され得る。酸化膜ＯＦ２は、例えば、シリコン酸化物を主成分とする材料で形成され得る。図示の簡略化のため、図１、図３では、ゲート絶縁膜ＧＦが単一の膜として示されている。
【００２２】
図３に示す下地構造ＵＳＴは、基板２を有する。基板２は、半導体（例えば、シリコン）を主成分とする材料で形成され得る。基板２の表面２ａには、柱状体ＰＬの−Ｚ側の端部が貫通しているか柱状体ＰＬの−Ｚ側の面（底面）が接触している。柱状体ＰＬの底面には半導体柱の底面が露出されており、半導体柱ＳＭが電気的に基板２に接続され得る。
【００２３】
基板２の表面２ａには、図２に示すように、複数の積層体ＳＳＴが配され得る。複数の積層体ＳＳＴは、素子分離部ＳＴを間にして互いにＹ方向にずれた位置に配され得る。素子分離部ＳＴは、少なくとも積層体ＳＳＴに接する面が絶縁物質で形成され、複数の積層体ＳＳＴを電気的に分離している。素子分離部ＳＴは、図２、図３に示すように、基板２における表面２ａ近傍の領域からＺ方向に突出するとともにＸ方向に沿って延びた略板形状を有する。
【００２４】
図２におけるＹ方向に並ぶ３つの積層体ＳＳＴを＋Ｙ側から順にＳＳＴ−１，ＳＳＴ−２，ＳＳＴ−３とし、Ｙ方向に並ぶ２つの素子分離部ＳＴを＋Ｙ側から順にＳＴ−１２，ＳＴ−２３とする。
【００２５】
素子分離部ＳＴ−１２は、積層体ＳＳＴ−１と積層体ＳＳＴ−２との間に配され、積層体ＳＳＴ−１と積層体ＳＳＴ−２とを電気的に分離している。素子分離部ＳＴ−１２は、電極部材ＳＥ−１及び絶縁部材ＩＭ−１，ＩＭ−２を有する。電極部材ＳＥ−１は、基板２における表面２ａ近傍の領域からＺ方向に突出するとともにＸ方向に沿って延びた略板形状を有する。基板２の表面２ａには、電極部材ＳＥ−１の−Ｚ側の端部が貫通しているか電極部材ＳＥ−１の−Ｚ側の面（底面）が接触している。電極部材ＳＥ−１の＋Ｙ側の主面における少なくとも積層体ＳＳＴ−１に向く領域は、基板２における表面２ａ近傍の領域からＺ方向に突出するとともにＸ方向に沿って延びた略板形状を有する絶縁部材ＩＭ−１で覆われている。電極部材ＳＥ−１の−Ｙ側の主面における少なくとも積層体ＳＳＴ−２に向く領域は、基板２における表面２ａ近傍の領域からＺ方向に突出するとともにＸ方向に沿って延びた略板形状を有する絶縁部材ＩＭ−２で覆われている。
【００２６】
素子分離部ＳＴ−２３は、積層体ＳＳＴ−２と積層体ＳＳＴ−３との間に配され、積層体ＳＳＴ−２と積層体ＳＳＴ−３とを電気的に分離している。素子分離部ＳＴ−２３は、電極部材ＳＥ−２及び絶縁部材ＩＭ−３，ＩＭ−４を有する。電極部材ＳＥ−２は、基板２における表面２ａ近傍の領域からＺ方向に突出するとともにＸ方向に沿って延びた略板形状を有する。基板２の表面２ａには、電極部材ＳＥ−２の−Ｚ側の端部が貫通しているか電極部材ＳＥ−２の−Ｚ側の面（底面）が接触している。電極部材ＳＥ−２の＋Ｙ側の主面における少なくとも積層体ＳＳＴ−２に向く領域は、基板２における表面２ａ近傍の領域からＺ方向に突出するとともにＸ方向に沿って延びた略板形状を有する絶縁部材ＩＭ−３で覆われている。電極部材ＳＥ−２の−Ｙ側の主面における少なくとも積層体ＳＳＴ−３に向く領域は、基板２における表面２ａ近傍の領域からＺ方向に突出するとともにＸ方向に沿って延びた略板形状を有する絶縁部材ＩＭ−４で覆われている。
【００２７】
積層体ＳＳＴでは、導電層ＷＬと絶縁層ＩＦとが交互に繰り返し積層されている。図３の場合、下地構造ＵＳＴの上に、絶縁層ＩＦ−１、導電層ＳＧＳＬ、絶縁層ＩＦ−２、導電層ＷＬ−１、絶縁層ＩＦ−３、導電層ＷＬ−２、絶縁層ＩＦ−４、導電層ＷＬ−３、絶縁層ＩＦ−５、導電層ＷＬ−４、絶縁層ＩＦ−６、導電層ＳＧＤＬが順に積層されている。各絶縁層ＩＦ（ＩＦ−１〜ＩＦ−６を区別しないときは単にＩＦとする）は、絶縁物（例えば、シリコン酸化物、シリコンゲルマニウム酸化物などの半導体酸化物）を主成分とする材料で形成され得る。導電層ＳＧＳＬは、半導体膜ＳＦ−１及び導体膜ＣＦ−１ａ，ＣＰ−１ｂを含む。導電層ＷＬ−１は、半導体膜ＳＦ−２及び導体膜ＣＦ−２ａ，ＣＰ−２ｂを含む。導電層ＷＬ−２は、半導体膜ＳＦ−３及び導体膜ＣＦ−３ａ，ＣＰ−３ｂを含む。導電層ＷＬ−３は、半導体膜ＳＦ−４及び導体膜ＣＦ−４ａ，ＣＰ−４ｂを含む。導電層ＷＬ−４は、半導体膜ＳＦ−５及び導体膜ＣＦ−５ａ，ＣＰ−５ｂを含む。導電層ＳＧＤＬは、半導体膜ＳＦ−６及び導体膜ＣＦ−６ａ，ＣＰ−６ｂを含む。
【００２８】
導電層ＳＧＳＬは、制御回路からの制御電圧をソース側の選択ゲートトランジスタＳＴに供給する選択ゲートラインとして機能する。導電層ＳＧＳＬは、半導体膜ＳＦ−１及び導体膜ＣＦ−１ａ，ＣＰ−１ｂを含む。導体膜ＣＦ−１ａは、半導体膜ＳＦ−１と絶縁部材ＩＭ−２との間に配されている。導体膜ＣＦ−１ｂは、半導体膜ＳＦ−１と絶縁部材ＩＭ−３（図２参照）との間に配されている。半導体膜ＳＦ−１は、ＸＹ方向に板状に延びている。導体膜ＣＦ−１ａは、半導体膜ＳＦ−１における＋Ｙ側の側面に接触しながらＸ方向に棒状に延びている。導体膜ＣＦ−１ｂは、半導体膜ＳＦ−１における−Ｙ側の側面に接触しながらＸ方向に沿って棒状に延びている。
【００２９】
半導体膜ＳＦ−１は、不純物を含み導電性が付与された半導体膜（例えば、ポリシリコン膜、ポリシリコンゲルマニウム膜など）で形成され得る。半導体膜ＳＦ−１は、Ｎ型の不純物（リン、砒素など）を含む半導体膜で形成されてもよいし、Ｐ型の不純物（ホウ素、アルミニウムなど）を含む半導体膜で形成されてもよい。
【００３０】
導体膜ＣＦ−１ａは、金属を主成分とする材料で形成され得る。導体膜ＣＦ−１ａは、図３に示すように、バリアメタル膜ＢＭ／メタル膜ＭＦの２層膜で形成され得る。導体膜ＣＦ−１ａにおいて、メタル膜ＭＦは、半導体膜ＳＦ−１における＋Ｙ側の側面に沿ってＸ方向に棒状に延びている。バリアメタル膜ＢＭは、メタル膜ＭＦにおける半導体膜ＳＦ−１側の側面とメタル膜ＭＦにおける上面とメタル膜ＭＦにおける下面とを覆う。バリアメタル膜ＢＭは、ＹＺ断面視において、＋Ｙ側に開放された略横Ｕ字形状を有する。
【００３１】
導体膜ＣＦ−１ａの膜厚Ｄｃ１は、半導体膜ＳＦ−１の膜厚Ｄｓ１と均等である（Ｄｃ１≒Ｄｓ１）。導体膜ＣＦ−１ａの上面は、半導体膜ＳＦ−１の上面に対して連続し且つ略同一平面上に位置している。導体膜ＣＦ−１ａの下面は、半導体膜ＳＦ−１の下面に対して連続し且つ略同一平面上に位置している。
【００３２】
同様に、導体膜ＣＦ−１ｂ（図１参照）は、金属を主成分とする材料で形成され得る。導体膜ＣＦ−１ｂは、バリアメタル膜ＢＭ／メタル膜ＭＦの２層膜で形成され得る。導体膜ＣＦ−１ｂにおいて、メタル膜ＭＦは、半導体膜ＳＦ−１における−Ｙ側の側面に沿ってＸ方向に棒状に延びている。バリアメタル膜ＢＭは、メタル膜ＭＦにおける半導体膜ＳＦ−１側の側面とメタル膜ＭＦにおける上面とメタル膜ＭＦにおける下面とを覆う。バリアメタル膜ＢＭは、ＹＺ断面視において、−Ｙ側に開放された略横Ｕ字形状を有する。
【００３３】
導体膜ＣＦ−１ｂの膜厚（図示せず）は、導体膜ＣＦ−１ａの膜厚Ｄｃ１と均等であり、半導体膜ＳＦ−１の膜厚Ｄｓ１と均等である（導体膜ＣＦ−１ｂの膜厚≒Ｄｃ１≒Ｄｓ１）。導体膜ＣＦ−１ｂの上面は、半導体膜ＳＦ−１の上面に対して連続し且つ略同一平面上に位置している。導体膜ＣＦ−１ｂの下面は、半導体膜ＳＦ−１の上面に対して連続し且つ略同一平面上に位置している。
【００３４】
この構造により、導電層ＳＧＳＬの全体を半導体膜で形成する場合に比べて導電層ＳＧＳＬを低抵抗化でき、導電層ＳＧＳＬにおける信号の伝搬遅延を抑制できる。これにより、要求される抵抗値を満たすための導電層ＳＧＳＬの厚さを薄くでき、積層体ＳＳＴの構造をＺ方向に微細化できるとともに積層体ＳＳＴの加工難易度を低減できる。あるいは、導電層ＳＧＳＬの厚さを所定の厚さに抑えながら（積層体ＳＳＴの高さを所定の高さに抑えながら）、導電層ＳＧＳＬにおける信号の伝搬速度を高速化でき、各メモリトランジスタＭＴを高速に動作させることができる。
【００３５】
各導電層ＷＬ（ＷＬ−１〜ＷＬ−４を区別しないときは単にＷＬとする）は、制御回路からの制御電圧をメモリトランジスタＭＴのコントロールゲートに供給するワードラインとして機能する。導電層ＷＬ−１は、半導体膜ＳＦ−２及び導体膜ＣＦ−２ａ，ＣＰ−２ｂを含む。導体膜ＣＦ−２ａは、半導体膜ＳＦ−２と絶縁部材ＩＭ−２との間に配されている。導体膜ＣＦ−２ｂは、半導体膜ＳＦ−２と絶縁部材ＩＭ−３（図２参照）との間に配されている。半導体膜ＳＦ−２は、ＸＹ方向に板状に延びている。導体膜ＣＦ−２ａは、半導体膜ＳＦ−２における＋Ｙ側の側面に接触しながらＸ方向に棒状に延びている。導体膜ＣＦ−２ｂは、半導体膜ＳＦ−２における−Ｙ側の側面に接触しながらＸ方向に沿って棒状に延びている。
【００３６】
半導体膜ＳＦ−２は、不純物を含み導電性が付与された半導体膜（例えば、ポリシリコン膜）で形成され得る。半導体膜ＳＦ−２は、Ｎ型の不純物（リン、砒素など）を含む半導体膜で形成されてもよいし、Ｐ型の不純物（ホウ素、アルミニウムなど）を含む半導体膜で形成されてもよい。
【００３７】
導体膜ＣＦ−２ａは、金属を主成分とする材料で形成され得る。導体膜ＣＦ−２ａは、図３に示すように、バリアメタル膜ＢＭ／メタル膜ＭＦの２層膜で形成され得る。導体膜ＣＦ−２ａにおいて、メタル膜ＭＦは、半導体膜ＳＦ−２における＋Ｙ側の側面に沿ってＸ方向に棒状に延びている。バリアメタル膜ＢＭは、メタル膜ＭＦにおける半導体膜ＳＦ−２側の側面とメタル膜ＭＦにおける上面とメタル膜ＭＦにおける下面とを覆う。バリアメタル膜ＢＭは、ＹＺ断面視において、＋Ｙ側に開放された略横Ｕ字形状を有する。
【００３８】
導体膜ＣＦ−２ａの膜厚Ｄｃ２は、半導体膜ＳＦ−２の膜厚Ｄｓ２と均等である（Ｄｃ２≒Ｄｓ２）。導体膜ＣＦ−２ａの上面は、半導体膜ＳＦ−２の上面に対して連続し且つ略同一平面上に位置している。導体膜ＣＦ−２ａの下面は、半導体膜ＳＦ−２の上面に対して連続し且つ略同一平面上に位置している。
【００３９】
同様に、導体膜ＣＦ−２ｂ（図１参照）は、金属を主成分とする材料で形成され得る。導体膜ＣＦ−２ｂは、バリアメタル膜ＢＭ／メタル膜ＭＦの２層膜で形成され得る。導体膜ＣＦ−２ｂにおいて、メタル膜ＭＦは、半導体膜ＳＦ−２における−Ｙ側の側面に沿ってＸ方向に棒状に延びている。バリアメタル膜ＢＭは、メタル膜ＭＦにおける半導体膜ＳＦ−２側の側面とメタル膜ＭＦにおける上面とメタル膜ＭＦにおける下面とを覆う。バリアメタル膜ＢＭは、ＹＺ断面視において、−Ｙ側に開放された略横Ｕ字形状を有する。
【００４０】
導体膜ＣＦ−２ｂの膜厚（図示せず）は、導体膜ＣＦ−２ａの膜厚Ｄｃ２と均等であり、半導体膜ＳＦ−２の膜厚Ｄｓ２と均等である（導体膜ＣＦ−２ｂの膜厚≒Ｄｃ２≒Ｄｓ２）。導体膜ＣＦ−２ｂの上面は、半導体膜ＳＦ−２の上面に対して連続し且つ略同一平面上に位置している。導体膜ＣＦ−２ｂの下面は、半導体膜ＳＦ−２の上面に対して連続し且つ略同一平面上に位置している。
【００４１】
なお、他のワードラインとしての導電層ＷＬ−２〜ＷＬ−４については、導電層ＷＬ−１と同様である（Ｄｃ３≒Ｄｓ３、Ｄｃ４≒Ｄｓ４、Ｄｃ５≒Ｄｓ５）。
【００４２】
この構造により、導電層ＷＬの全体を半導体膜で形成する場合に比べて導電層ＷＬを低抵抗化でき、導電層ＷＬにおける信号の伝搬遅延を抑制できる。これにより、要求される抵抗値を満たすための導電層ＷＬの厚さを薄くでき、積層体ＳＳＴの構造をＺ方向に微細化できるとともに積層体ＳＳＴの加工難易度を低減できる。あるいは、導電層ＷＬの厚さを所定の厚さに抑えながら（積層体ＳＳＴの高さを所定の高さに抑えながら）、導電層ＷＬにおける信号の伝搬速度を高速化でき、各メモリトランジスタＭＴを高速に動作させることができる。
【００４３】
導電層ＳＧＤＬは、制御回路からの制御電圧をドレイン側の選択ゲートトランジスタＤＴに供給する選択ゲートラインとして機能する。導電層ＳＧＤＬは、半導体膜ＳＦ−６及び導体膜ＣＦ−６ａ，ＣＰ−６ｂを含む。導体膜ＣＦ−６ａは、半導体膜ＳＦ−６と絶縁部材ＩＭ−２との間に配されている。導体膜ＣＦ−６ｂは、半導体膜ＳＦ−６と絶縁部材ＩＭ−３（図２参照）との間に配されている。半導体膜ＳＦ−６は、ＸＹ方向に板状に延びている。導体膜ＣＦ−６ａは、半導体膜ＳＦ−６における＋Ｙ側の側面に接触しながらＸ方向に棒状に延びている。導体膜ＣＦ−６ｂは、半導体膜ＳＦ−６における−Ｙ側の側面に接触しながらＸ方向に沿って棒状に延びている。
【００４４】
半導体膜ＳＦ−６は、不純物を含み導電性が付与された半導体膜（例えば、ポリシリコン膜）で形成され得る。半導体膜ＳＦ−６は、Ｎ型の不純物（リン、砒素など）を含む半導体膜で形成されてもよいし、Ｐ型の不純物（ホウ素、アルミニウムなど）を含む半導体膜で形成されてもよい。
【００４５】
導体膜ＣＦ−６ａは、金属を主成分とする材料で形成され得る。導体膜ＣＦ−６ａは、図３に示すように、バリアメタル膜ＢＭ／メタル膜ＭＦの２層膜で形成され得る。導体膜ＣＦ−６ａにおいて、メタル膜ＭＦは、半導体膜ＳＦ−６における＋Ｙ側の側面に沿ってＸ方向に棒状に延びている。バリアメタル膜ＢＭは、メタル膜ＭＦにおける半導体膜ＳＦ−６側の側面とメタル膜ＭＦにおける上面とメタル膜ＭＦにおける下面とを覆う。バリアメタル膜ＢＭは、ＹＺ断面視において、＋Ｙ側に開放された略横Ｕ字形状を有する。
【００４６】
導体膜ＣＦ−６ａの膜厚Ｄｃ６は、半導体膜ＳＦ−６の膜厚Ｄｓ６と均等である。導体膜ＣＦ−６ａの上面は、半導体膜ＳＦ−６の上面に対して連続し且つ略同一平面上に位置している。導体膜ＣＦ−６ａの下面は、半導体膜ＳＦ−６の上面に対して連続し且つ略同一平面上に位置している。
【００４７】
同様に、導体膜ＣＦ−６ｂ（図１参照）は、金属を主成分とする材料で形成され得る。導体膜ＣＦ−６ｂは、バリアメタル膜ＢＭ／メタル膜ＭＦの２層膜で形成され得る。導体膜ＣＦ−６ｂにおいて、メタル膜ＭＦは、半導体膜ＳＦ−６における−Ｙ側の側面に沿ってＸ方向に棒状に延びている。バリアメタル膜ＢＭは、メタル膜ＭＦにおける半導体膜ＳＦ−１側の側面とメタル膜ＭＦにおける上面とメタル膜ＭＦにおける下面とを覆う。バリアメタル膜ＢＭは、ＹＺ断面視において、−Ｙ側に開放された略横Ｕ字形状を有する。
【００４８】
導体膜ＣＦ−６ｂの膜厚（図示せず）は、導体膜ＣＦ−６ａの膜厚Ｄｃ６と均等であり、半導体膜ＳＦ−６の膜厚Ｄｓ６と均等である。導体膜ＣＦ−６ｂの上面は、半導体膜ＳＦ−６の上面に対して連続し且つ略同一平面上に位置している。導体膜ＣＦ−６ｂの下面は、半導体膜ＳＦ−６の上面に対して連続し且つ略同一平面上に位置している。
【００４９】
この構造により、導電層ＳＧＤＬの全体を半導体膜で形成する場合に比べて導電層ＳＧＤＬを低抵抗化でき、導電層ＳＧＤＬにおける信号の伝搬遅延を抑制できる。これにより、要求される抵抗値を満たすための導電層ＳＧＤＬの厚さを薄くでき、積層体ＳＳＴの構造をＺ方向に微細化できるとともに積層体ＳＳＴの加工難易度を低減できる。あるいは、導電層ＳＧＤＬの厚さを所定の厚さに抑えながら（積層体ＳＳＴの高さを所定の高さに抑えながら）、導電層ＳＧＤＬにおける信号の伝搬速度を高速化でき、各メモリトランジスタＭＴを高速に動作させることができる。
【００５０】
次に、半導体装置１の製造方法について図４及び図５を用いて説明する。図４（ａ）〜図４（ｄ）、図５（ａ）〜図５（ｄ）は、半導体装置１の製造方法を示す工程断面図である。
【００５１】
図４（ａ）に示す工程では、基板２の上に、絶縁膜と半導体膜とが交互に複数回積層された積層膜ＦＬを形成する。具体的には、基板２の上に、絶縁膜ＩＦ−１ａを堆積させる。絶縁膜ＩＦ−１ａは、半導体酸化物（例えば、シリコン酸化物又はシリコンゲルマニウム酸化物）を主成分とする材料で形成され得る。絶縁膜ＩＦ−１ａは、例えばＣＶＤ法を用いて、シリコン酸化膜又はシリコンゲルマニウム酸化膜で形成する。絶縁膜ＩＦ−１ａの上に、半導体膜ＳＦ−１ａを堆積させる。半導体膜ＳＦ−１ａは、半導体（例えば、シリコン又はシリコンゲルマニウム）を主成分とする材料で形成され得る。半導体膜ＳＦ−１ａは、例えばＣＶＤ法を用いて、ポリシリコン膜又はポリシリコンゲルマニウム膜で形成する。同様の処理を繰り返すことにより、基板２の上に、絶縁膜ＩＦ−１ａ、半導体膜ＳＦ−１ａ、絶縁膜ＩＦ−２ａ、半導体膜ＳＦ−２ａ、絶縁膜ＩＦ−３ａ、半導体膜ＳＦ−３ａ、絶縁膜ＩＦ−４ａ、半導体膜ＳＦ−４ａ、絶縁膜ＩＦ−５ａ、半導体膜ＳＦ−５ａ、絶縁膜ＩＦ−６ａ、半導体膜ＳＦ−６ａを順に積層する。そして、半導体膜ＳＦ−６ａの上に層間絶縁膜３を堆積する。層間絶縁膜３ａは、半導体酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。層間絶縁膜３ａは、例えばＣＶＤ法を用いて、シリコン酸化膜で形成する。絶縁膜ＩＦ−１ａ、半導体膜ＳＦ−１ａ、絶縁膜ＩＦ−２ａ、半導体膜ＳＦ−２ａ、絶縁膜ＩＦ−３ａ、半導体膜ＳＦ−３ａ、絶縁膜ＩＦ−４ａ、半導体膜ＳＦ−４ａ、絶縁膜ＩＦ−５ａ、半導体膜ＳＦ−５ａ、絶縁膜ＩＦ−６ａ、半導体膜ＳＦ−６ａの成膜は、成膜装置の同一処理室内で連続的に行われ得る。さらに、層間絶縁膜３ａの成膜も、成膜装置の同一処理室内で続けて行われ得る。これにより、絶縁膜ＩＦ−１ａ、半導体膜ＳＦ−１ａ、絶縁膜ＩＦ−２ａ、半導体膜ＳＦ−２ａ、絶縁膜ＩＦ−３ａ、半導体膜ＳＦ−３ａ、絶縁膜ＩＦ−４ａ、半導体膜ＳＦ−４ａ、絶縁膜ＩＦ−５ａ、半導体膜ＳＦ−５ａ、絶縁膜ＩＦ−６ａ、半導体膜ＳＦ−６ａ、層間絶縁膜３ａが順に積層された積層膜ＦＬを連続成膜で得ることができる。
【００５２】
図４（ｂ）に示す工程では、フォトリソグラフィー技術により、ＸＹ平面視において互いにＹ方向に隣接し且つそれぞれＸ方向に沿って延びた４列（４レーン）を構成する複数のホールパターンを含む第１のレジストパターン（図示せず）を積層膜ＦＬの上に形成する。そして、第１のレジストパターンをマスクとしてドライエッチング（例えば、ＲＩＥ）などにより積層膜ＦＬのエッチング加工を行う。すなわち、複数のホールパターンを、第１のレジストパターンから層間絶縁膜３ｂ、半導体膜ＳＦ−６ｂ、絶縁膜ＩＦ−６ｂ、半導体膜ＳＦ−５ｂ、絶縁膜ＩＦ−５ｂ、半導体膜ＳＦ−４ｂ、絶縁膜ＩＦ−４ｂ、半導体膜ＳＦ−３ｂ、絶縁膜ＩＦ−３ｂ、半導体膜ＳＦ−２ｂ、絶縁膜ＩＦ−２ｂ、半導体膜ＳＦ−１ｂ、絶縁膜ＩＦ−１ｂへ、一括して又は連続的に転写する。複数のホールパターンは、基板２における表面２ａ近傍の領域にさらに転写されてもよい。これにより、積層膜ＦＬを積層方向に貫通して基板２における表面２ａ（又は表面２ａ近傍の領域）を露出する複数のメモリホールＭＨを形成する。その後、第１のレジストパターンを除去する。
【００５３】
図４（ｃ）に示す工程では、ＣＶＤ法等により、メモリホールＭＨの内面を覆うゲート絶縁膜ＧＦを形成する。例えば、メモリホールＭＨの内面に絶縁層ＩＦ３、絶縁層ＩＦ４、絶縁層ＩＦ５を順次に堆積させ、絶縁層ＩＦ３／絶縁層ＩＦ４／絶縁層ＩＦ５の３層構造のゲート絶縁膜ＧＦを形成する。絶縁層ＩＦ３は、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。絶縁層ＩＦ４は、窒化物（例えば、シリコン窒化物）を主成分とする材料で形成され得る。絶縁層ＩＦ５は、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。
【００５４】
そして、メモリホールＭＨの内面に、略円筒状の半導体柱ＳＭを形成する。例えば、メモリホールＭＨの内面に半導体（例えば、ポリシリコン）を堆積させる。そして、異方性の高い条件でＲＩＥのエッチングを行うことなどにより、堆積された半導体及びゲート絶縁膜ＧＦにおけるメモリホールＭＨの底面の部分を選択的に除去して、基板２の表面２ａ又は表面２ａ近傍の領域を露出させる。露出された基板２の表面２ａ又は表面２ａ近傍の領域の上に、半導体（例えば、ポリシリコン）を堆積させる。これにより、略円筒状の半導体柱ＳＭが形成される。さらに、半導体柱ＳＭの内面に絶縁物（例えば、シリコン酸化物）を主成分とする材料を埋めてコア絶縁膜ＣＲを形成する。これにより、コア絶縁膜ＣＲ及び半導体柱ＳＭを有し積層膜ＦＬを積層方向に貫通し基板２まで達している柱状体ＰＬが形成される。
【００５５】
図４（ｄ）に示す工程では、フォトリソグラフィー技術により、ＸＹ平面視においてＸ方向に沿って延びたラインパターンを含む第２のレジストパターン（図示せず）を積層膜ＦＬの上に形成する。そして、第２のレジストパターンをマスクとしてドライエッチング（例えば、ＲＩＥ）などにより積層膜ＦＬのエッチング加工を行う。すなわち、ラインパターンを、第２のレジストパターンから層間絶縁膜３ｃ、半導体膜ＳＦ−６ｃ、絶縁膜ＩＦ−６ｃ、半導体膜ＳＦ−５ｃ、絶縁膜ＩＦ−５ｃ、半導体膜ＳＦ−４ｃ、絶縁膜ＩＦ−４ｃ、半導体膜ＳＦ−３ｃ、絶縁膜ＩＦ−３ｃ、半導体膜ＳＦ−２ｃ、絶縁膜ＩＦ−２ｃ、半導体膜ＳＦ−１ｃ、絶縁膜ＩＦ−１ｃへ、一括して又は連続的に転写する。ラインパターンは、基板２における表面２ａ近傍の領域にさらに転写されてもよい。これにより、積層膜ＦＬを積層方向に貫通して基板２における表面２ａ（又は表面２ａ近傍の領域）を露出する溝ＴＲを形成する。その後、第２のレジストパターンを除去する。
【００５６】
図５（ａ）に示す工程では、溝ＴＲの内側面に凹部ＲＥ−１〜ＲＥ−６を形成する。各凹部ＲＥ−１〜ＲＥ−６は、溝ＴＲの内側面に対して溝ＴＲの中心から遠ざかる方向に窪むように形成される。例えば、絶縁膜ＩＦに対する半導体膜ＳＦのエッチング選択比が高いエッチャントを用いて溝ＴＲの内側面をウェットエッチングする。あるいは、絶縁膜ＩＦに対する半導体膜ＳＦのエッチング選択比が高い処理ガスを用いた等方性エッチングの条件で溝ＴＲの内側面をドライエッチングする。これにより、溝ＴＲで露出された半導体膜ＳＦ−１ｃ〜ＳＦ−６ｃの側面をエッチングして後退させ、溝ＴＲの内側面に凹部ＲＥ−１〜ＲＥ−６を形成することができる。凹部ＲＥ−１〜ＲＥ−６のＺ方向の幅は、半導体膜ＳＦ−１ｃ〜ＳＦ−６ｃの膜厚と均等である。このエッチングは、半導体膜ＳＦ−１〜ＳＦ−６の一部のエッチングで済むため、半導体膜ＳＦ−１〜ＳＦ−６の全部をエッチングする場合に比べて短時間で行うことができる。
【００５７】
図５（ｂ）に示す工程では、凹部ＲＥ−１〜ＲＥ−６に導電物質を埋めて導体膜ＣＦ−１ａ〜ＣＦ−６ａ等を形成する。例えば、ＣＶＤ法等により基板２の全面にバリアメタル膜を堆積させ、ＣＭＰ法により上面を平坦化してバリアメタル膜における余分な部分を除去する。これにより、溝ＴＲの内側面と凹部ＲＥ−１〜ＲＥ−６の内面とを覆うバリアメタル膜ＢＭａが形成される。バリアメタル膜ＢＭａは、金属に対するバリア性を有する物質を主成分とする材料で形成され、例えば、チタン窒化膜の単層で形成されてもよいし、チタン膜／チタン窒化膜の２層で形成されてもよい。ＰＶＤ法又はＣＶＤ法により基板２の全面にメタル膜を堆積させ、ＣＭＰ法により上面を平坦化し、凹部ＲＥ−１〜ＲＥ−６におけるバリアメタル膜の内側にメタル膜ＭＦａを埋め込む。メタル膜ＭＦａは、金属を主成分とする材料で形成され、例えば、タングステンを主成分とする材料で形成されてもよいし、アルミニウムを主成分とする材料で形成されてもよい。
【００５８】
これにより、半導体膜ＳＦ−１〜ＳＦ−６の側面に接触しながら棒状に延びた導体膜ＣＦ−１ａ〜ＣＦ−６ａ等がバリアメタル膜ＢＭａ／メタル膜ＭＦａの２層膜で形成される。すなわち、絶縁層ＩＦ−１、導電層ＳＧＳＬ、絶縁層ＩＦ−２、導電層ＷＬ−１、絶縁層ＩＦ−３、導電層ＷＬ−２、絶縁層ＩＦ−４、導電層ＷＬ−３、絶縁層ＩＦ−５、導電層ＷＬ−４、絶縁層ＩＦ−６、導電層ＳＧＤＬが順に積層され、各導電層ＳＧＳＬ，ＷＬ−１〜ＷＬ−４，ＳＧＤＬにおける半導体膜ＳＦ−１〜ＳＦ−６の両端の部分が導体膜ＣＦ−１ａ〜ＣＦ−６ａ，ＣＦ−１ｂ〜ＣＦ−６ｂ（図１参照）で置き換わった構造の積層体ＳＳＴが形成される。
【００５９】
図５（ｃ）に示す工程では、バリアメタル膜ＢＭａ及びメタル膜ＭＦａにおける溝ＴＲの内側面に堆積された部分を選択的に除去する。例えば、絶縁膜ＩＦに対するバリアメタル膜ＢＭａ及びメタル膜ＭＦａのエッチング選択比が高い処理ガスを用いた等方性エッチングの条件で溝ＴＲの内側面をドライエッチングする。これにより、バリアメタル膜ＢＭａ及びメタル膜ＭＦａにおける溝ＴＲの内側面に堆積された部分を選択的に除去し、凹部ＲＥ−１〜ＲＥ−６内に導体膜ＣＦ−１ａ〜ＣＦ−６ａ等をバリアメタル膜ＢＭ／メタル膜ＭＦの２層膜で残すことができる。
【００６０】
図５（ｄ）に示す工程では、溝ＴＲ内に素子分離部ＳＴを形成する。例えば、溝ＴＲの内側面に絶縁物質を堆積させて、絶縁部材ＩＭ−１，ＩＭ−２を形成する。そして、溝ＴＲにおける絶縁部材ＩＭ−１，ＩＭ−２の内側に導電物質を堆積させて、電極部材ＳＥ−１を形成する。これにより、電極部材ＳＥ−１及び絶縁部材ＩＭ−１，ＩＭ−２を有する素子分離部ＳＴ−１２が溝ＴＲ内に形成される。
【００６１】
以上のように、実施形態では、半導体装置１において、板状である半導体膜（ポリシリコン膜）ＳＦ−１〜ＳＦ−６の両端の部分を導体膜（例えば、バリアメタル膜／メタル膜の２層膜）ＣＦ−１ａ〜ＣＦ−６ａ，ＣＦ−１ｂ〜ＣＦ−６ｂに置き換えて導電層ＳＧＳＬ，ＷＬ−１〜ＷＬ−４，ＳＧＤＬを構成する。これにより、半導体装置１において、例えばＯＰＯＰ構造を採用した場合に、導電層を容易に低抵抗化できる。
【００６２】
また、実施形態では、半導体酸化膜（絶縁層ＩＦ）と半導体膜ＳＦとを交互に連続成膜し、半導体膜ＳＦの一部のエッチングし、形成された凹部に導電物質を埋め込むことで、半導体膜ＳＦの両端の部分を導体膜ＣＦに置き換えた導電層を含む半導体装置１を製造できる。これにより、半導体装置１の製造に要する処理時間を容易に短縮できる。
【００６３】
なお、実施形態では、半導体装置１のメモリアレイ領域ＭＡにおけるメモリストリングＭＳに対応した柱状体ＰＬがＺＹ断面視で略Ｉ字形状に形成される場合を例示しているが、実施形態の考え方は柱状体ＰＬがＺＹ断面視で略Ｕ字形状に形成される場合にも適用可能である。
【００６４】
あるいは、半導体装置１ｉに対して、図６及び図７に示すように、導電層を低抵抗化するための工夫が加えられてもよい。図６は、実施形態の第１の変形例に係る半導体装置１ｉの構成を示す斜視図である。図７は、実施形態の第１の変形例に係る半導体装置１ｉの構成を示す断面図である。図７は、図６に示す構造をＣ−Ｃ’線に沿った切った断面を示す。半導体装置１ｉは、導電層ＳＧＳＬ，ＷＬ−１〜ＷＬ−４，ＳＧＤＬ（図１参照）に代えて、導電層ＳＧＳＬｉ，ＷＬ−１ｉ〜ＷＬ−４ｉ，ＳＧＤＬｉを有する。
【００６５】
導電層ＳＧＳＬｉは、半導体膜ＳＦ−１及び導体膜ＣＦ−１ａｉ，ＣＰ−１ｂｉを含む。導体膜ＣＦ−１ａｉの膜厚Ｄｃ１ｉは、半導体膜ＳＦ−１の膜厚Ｄｓ１より大きい（Ｄｃ１ｉ＞Ｄｓ１）。導体膜ＣＦ−１ａｉの上面は、半導体膜ＳＦ−１の上面より基板２の表面２ａからの高さが高い。導体膜ＣＦ−１ａｉの上面と半導体膜ＳＦ−１の上面との間には、ＺＸ方向に沿って延びた段差面Ｆ１Ｕが介在し得る。段差面Ｆ１Ｕは、導体膜ＣＦ−１ａｉの上面における−Ｙ側の端部と半導体膜ＳＦ−１の上面における＋Ｙ側の端部とを接続する。導体膜ＣＦ−１ａｉの下面は、半導体膜ＳＦ−１の下面より基板２の表面２ａからの高さが低い。導体膜ＣＦ−１ａｉの下面と半導体膜ＳＦ−１の下面との間には、ＺＸ方向に沿って延びた段差面Ｆ１Ｌが介在し得る。段差面Ｆ１Ｌは、導体膜ＣＦ−１ａｉの下面における−Ｙ側の端部と半導体膜ＳＦ−１の下面における＋Ｙ側の端部とを接続する。
【００６６】
同様に、導体膜ＣＦ−１ｂｉ（図６参照）の膜厚は、半導体膜ＳＦ−１の膜厚Ｄｓ１より大きい（導体膜ＣＦ−１ｂｉの膜厚＞Ｄｓ１）。導体膜ＣＦ−１ｂｉの上面は、半導体膜ＳＦ−１の上面より基板２の表面２ａからの高さが高い。導体膜ＣＦ−１ｂｉの上面と半導体膜ＳＦ−１の上面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。その段差面は、導体膜ＣＦ−１ｂｉの上面における−Ｙ側の端部と半導体膜ＳＦ−１の上面における＋Ｙ側の端部とを接続する。導体膜ＣＦ−１ｂｉの下面は、半導体膜ＳＦ−１の下面より基板２の表面２ａからの高さが低い。導体膜ＣＦ−１ｂｉの下面と半導体膜ＳＦ−１の下面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。その段差面は、導体膜ＣＦ−１ｂｉの下面における−Ｙ側の端部と半導体膜ＳＦ−１の下面における＋Ｙ側の端部とを接続する。
【００６７】
この構造により、導電層ＳＧＳＬの全体を半導体膜で形成する場合に比べて導電層ＳＧＳＬをさらに低抵抗化でき、導電層ＳＧＳＬにおける信号の伝搬遅延をさらに抑制できる。
【００６８】
導電層ＷＬ−１ｉは、半導体膜ＳＦ−２及び導体膜ＣＦ−２ａｉ，ＣＰ−２ｂｉを含む。導体膜ＣＦ−２ａｉの膜厚Ｄｃ２ｉは、半導体膜ＳＦ−２の膜厚Ｄｓ２より大きい（Ｄｃ２ｉ＞Ｄｓ２）。導体膜ＣＦ−２ａｉの上面は、半導体膜ＳＦ−２の上面より基板２の表面２ａからの高さが高い。導体膜ＣＦ−２ａｉの上面と半導体膜ＳＦ−２の上面との間には、ＺＸ方向に沿って延びた段差面Ｆ２Ｕが介在し得る。段差面Ｆ２Ｕは、導体膜ＣＦ−２ａｉの上面における−Ｙ側の端部と半導体膜ＳＦ−２の上面における＋Ｙ側の端部とを接続する。導体膜ＣＦ−２ａｉの下面は、半導体膜ＳＦ−２の下面より基板２の表面２ａからの高さが低い。導体膜ＣＦ−２ａｉの下面と半導体膜ＳＦ−２の下面との間には、ＺＸ方向に沿って延びた段差面Ｆ２Ｌが介在し得る。段差面Ｆ２Ｌは、導体膜ＣＦ−２ａｉの下面における−Ｙ側の端部と半導体膜ＳＦ−２の下面における＋Ｙ側の端部とを接続する。
【００６９】
同様に、導体膜ＣＦ−２ｂｉ（図６参照）の膜厚は、半導体膜ＳＦ−２の膜厚Ｄｓ２より大きい（導体膜ＣＦ−２ｂｉの膜厚＞Ｄｓ２）。導体膜ＣＦ−２ｂｉの上面は、半導体膜ＳＦ−２の上面より基板２の表面２ａからの高さが高い。導体膜ＣＦ−２ｂｉの上面と半導体膜ＳＦ−２の上面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。その段差面は、導体膜ＣＦ−２ｂｉの上面における−Ｙ側の端部と半導体膜ＳＦ−２の上面における＋Ｙ側の端部とを接続する。導体膜ＣＦ−２ｂｉの下面は、半導体膜ＳＦ−２の下面より基板２の表面２ａからの高さが低い。導体膜ＣＦ−２ｂｉの下面と半導体膜ＳＦ−２の下面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。その段差面は、導体膜ＣＦ−２ｂｉの下面における−Ｙ側の端部と半導体膜ＳＦ−２の下面における＋Ｙ側の端部とを接続する。
【００７０】
なお、他のワードラインとしての導電層ＷＬ−２ｉ〜ＷＬ−４ｉについては、導電層ＷＬ−１ｉと同様である（Ｄｃ３ｉ＞Ｄｓ３、Ｄｃ４ｉ＞Ｄｓ４、Ｄｃ５ｉ＞Ｄｓ５）。
【００７１】
この構造により、導電層ＷＬの全体を半導体膜で形成する場合に比べて導電層ＷＬをさらに低抵抗化でき、導電層ＷＬにおける信号の伝搬遅延をさらに抑制できる。
【００７２】
導電層ＳＧＤＬｉは、半導体膜ＳＦ−６及び導体膜ＣＦ−６ａｉ，ＣＰ−６ｂｉを含む。導体膜ＣＦ−６ａｉの膜厚Ｄｃ６ｉは、半導体膜ＳＦ−６の膜厚Ｄｓ６より大きい（Ｄｃ６ｉ＞Ｄｓ６）。導体膜ＣＦ−６ａｉの上面は、半導体膜ＳＦ−６の上面より基板２の表面２ａからの高さが高い。導体膜ＣＦ−６ａｉの上面と半導体膜ＳＦ−６の上面との間には、ＺＸ方向に沿って延びた段差面Ｆ６Ｕが介在し得る。段差面Ｆ６Ｕは、導体膜ＣＦ−６ａｉの上面における−Ｙ側の端部と半導体膜ＳＦ−６の上面における＋Ｙ側の端部とを接続する。導体膜ＣＦ−６ａｉの下面は、半導体膜ＳＦ−６の下面より基板２の表面２ａからの高さが低い。導体膜ＣＦ−６ａｉの下面と半導体膜ＳＦ−６の下面との間には、ＺＸ方向に沿って延びた段差面Ｆ６Ｌが介在し得る。段差面Ｆ６Ｌは、導体膜ＣＦ−６ａｉの下面における−Ｙ側の端部と半導体膜ＳＦ−６の下面における＋Ｙ側の端部とを接続する。
【００７３】
同様に、導体膜ＣＦ−６ｂｉ（図６参照）の膜厚は、半導体膜ＳＦ−６の膜厚Ｄｓ６より大きい（導体膜ＣＦ−６ｂｉの膜厚＞Ｄｓ６）。導体膜ＣＦ−６ｂｉの上面は、半導体膜ＳＦ−６の上面より基板２の表面２ａからの高さが高い。導体膜ＣＦ−６ｂｉの上面と半導体膜ＳＦ−２の上面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。その段差面は、導体膜ＣＦ−６ｂｉの上面における−Ｙ側の端部と半導体膜ＳＦ−６の上面における＋Ｙ側の端部とを接続する。導体膜ＣＦ−６ｂｉの下面は、半導体膜ＳＦ−６の下面より基板２の表面２ａからの高さが低い。導体膜ＣＦ−６ｂｉの下面と半導体膜ＳＦ−６の下面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。その段差面は、導体膜ＣＦ−６ｂｉの下面における−Ｙ側の端部と半導体膜ＳＦ−６の下面における＋Ｙ側の端部とを接続する。
【００７４】
この構造により、導電層ＳＧＤＬｉの全体を半導体膜で形成する場合に比べて導電層ＳＧＤＬをさらに低抵抗化でき、導電層ＳＧＤＬｉにおける信号の伝搬遅延をさらに抑制できる。
【００７５】
また、半導体装置１ｉの製造方法は、次の点で実施形態と異なる。図８（ａ）〜図８（ｄ）は、実施形態の第１の変形例に係る半導体装置１ｉの製造方法を示す工程断面図である。
【００７６】
図４（ａ）〜図４（ｄ）、図５（ａ）に示す工程が実施形態と同様に行われた後、図８（ａ）に示す工程では、絶縁膜ＩＦ−１ｃ〜ＩＦ−６ｃ又は層間絶縁膜３ｃにおける凹部ＲＥ−１〜ＲＥ−６で露出された面をエッチングして、Ｚ方向（積層方向）における凹部ＲＥ−１ｉ〜ＲＥ−６ｉの幅が半導体膜ＳＦ−１ｃ〜ＳＦ−６ｃの膜厚より大きくなるように加工する。例えば、溝ＴＲを介して半導体膜ＳＦに対する絶縁膜ＩＦのエッチング選択比が高いエッチャントを供給し、凹部ＲＥ−１〜ＲＥ−６の内面をウェットエッチングする。あるいは、溝ＴＲを介して半導体膜ＳＦに対する絶縁膜ＩＦのエッチング選択比が高い処理ガスを供給し、等方性エッチングの条件で溝ＴＲの内面をドライエッチングする。これにより、凹部ＲＥ−１ｉ〜ＲＥ−６ｉの内面における＋Ｚ側の面と−Ｚ側の面との間隔を広げることができる。
【００７７】
図８（ｂ）に示す工程では、凹部ＲＥ−１ｉ〜ＲＥ−６ｉに導電物質を埋めて導体膜ＣＦ−１ａｉ〜ＣＦ−６ａｉ等を形成する。例えば、ＣＶＤ法等により基板２の全面にバリアメタル膜を堆積させ、ＣＭＰ法により上面を平坦化してバリアメタル膜における余分な部分を除去する。これにより、溝ＴＲの内側面と凹部ＲＥ−１ｉ〜ＲＥ−６ｉの内面とを覆うバリアメタル膜ＢＭａｉが形成される。バリアメタル膜ＢＭａｉは、金属に対するバリア性を有する物質を主成分とする材料で形成され、例えば、チタン窒化膜の単層で形成されてもよいし、チタン膜／チタン窒化膜の２層で形成されてもよい。ＰＶＤ法又はＣＶＤ法により基板２の全面にメタル膜を堆積させ、ＣＭＰ法により上面を平坦化し、凹部ＲＥ−１ｉ〜ＲＥ−６ｉにおけるバリアメタル膜の内側にメタル膜ＭＦａｉを埋め込む。メタル膜ＭＦａｉは、金属を主成分とする材料で形成され、例えば、タングステンを主成分とする材料で形成されてもよいし、アルミニウムを主成分とする材料で形成されてもよい。
【００７８】
これにより、半導体膜ＳＦ−１〜ＳＦ−６の側面に接触しながら棒状に延びた導体膜ＣＦ−１ａｉ〜ＣＦ−６ａｉ等がバリアメタル膜ＢＭａｉ／メタル膜ＭＦａｉの２層膜で形成される。すなわち、絶縁層ＩＦ−１、導電層ＳＧＳＬｉ、絶縁層ＩＦ−２、導電層ＷＬ−１ｉ、絶縁層ＩＦ−３、導電層ＷＬ−２ｉ、絶縁層ＩＦ−４、導電層ＷＬ−３ｉ、絶縁層ＩＦ−５、導電層ＷＬ−４ｉ、絶縁層ＩＦ−６、導電層ＳＧＤＬｉが順に積層され、各導電層ＳＧＳＬ，ＷＬ−１〜ＷＬ−４，ＳＧＤＬにおける半導体膜ＳＦ−１〜ＳＦ−６の両端の部分が導体膜ＣＦ−１ａｉ〜ＣＦ−６ａｉ，ＣＦ−１ｂｉ〜ＣＦ−６ｂｉ（図６参照）で置き換わった構造の積層体ＳＳＴが形成される。
【００７９】
図８（ｃ）に示す工程では、バリアメタル膜ＢＭａｉ及びメタル膜ＭＦａｉにおける溝ＴＲの内側面に堆積された部分を選択的に除去する。例えば、絶縁膜ＩＦに対するバリアメタル膜ＢＭａｉ及びメタル膜ＭＦａｉのエッチング選択比が高い処理ガスを用いた等方性エッチングの条件で溝ＴＲの内側面をドライエッチングする。これにより、バリアメタル膜ＢＭａｉ及びメタル膜ＭＦａｉにおける溝ＴＲの内側面に堆積された部分を選択的に除去し、凹部ＲＥ−１ｉ〜ＲＥ−６ｉ内に導体膜ＣＦ−１ａｉ〜ＣＦ−６ａｉ等をバリアメタル膜ＢＭｉ／メタル膜ＭＦｉの２層膜で残すことができる。
【００８０】
図８（ｄ）に示す工程では、溝ＴＲ内に素子分離部ＳＴを形成する。例えば、溝ＴＲの内側面に絶縁物質を堆積させて、絶縁部材ＩＭ−１，ＩＭ−２を形成する。そして、溝ＴＲにおける絶縁部材ＩＭ−１，ＩＭ−２の内側に導電物質を堆積させて、電極部材ＳＥ−１を形成する。これにより、電極部材ＳＥ−１及び絶縁部材ＩＭ−１，ＩＭ−２を有する素子分離部ＳＴ−１２が溝ＴＲ内に形成される。
【００８１】
このように、半導体装置１ｉにおいて、板状である半導体膜ＳＦ−１〜ＳＦ−６の両端の部分を半導体膜ＳＦより厚い導体膜ＣＦ−１ａｉ〜ＣＦ−６ａｉ，ＣＦ−１ｂｉ〜ＣＦ−６ｂｉに置き換えて導電層ＳＧＳＬｉ，ＷＬ−１ｉ〜ＷＬ−４ｉ，ＳＧＤＬｉを構成する。これにより、半導体装置１ｉにおいて、例えばＯＰＯＰ構造を採用した場合に、導電層を容易に低抵抗化できる。
【００８２】
あるいは、半導体装置１ｊに対して、図９及び図１０に示すように、導電層を低抵抗化するための工夫が加えられてもよい。図９は、実施形態の第２の変形例に係る半導体装置１ｊの構成を示す斜視図である。図１０は、実施形態の第２の変形例に係る半導体装置１ｊの構成を示す断面図である。図１０は、図９に示す構造をＤ−Ｄ’線に沿った切った断面を示す。半導体装置１ｊは、導電層ＳＧＳＬｉ，ＷＬ−１ｉ〜ＷＬ−４ｉ，ＳＧＤＬｉ（図６参照）に代えて、導電層ＳＧＳＬｊ，ＷＬ−１ｊ〜ＷＬ−４ｊ，ＳＧＤＬｊを有する。
【００８３】
導電層ＳＧＳＬｊは、半導体膜ＳＦ−１及び導体膜ＣＦ−１ａｊ，ＣＰ−１ｂｊを含む。導体膜ＣＦ−１ａｊは、部分Ｐ１−１ａｊ及び部分Ｐ２−１ａｊを有する。部分Ｐ１−１ａｊは、半導体膜ＳＦ−１と部分Ｐ２−１ａｊとの間に配されている。部分Ｐ１−１ａｊは、半導体膜ＳＦ−１における＋Ｙ側の側面に接触しながらＸ方向に棒状に延びている。部分Ｐ２−１ａｊは、部分Ｐ２−１ａｊにおける＋Ｙ側の側面（部分Ｐ２−１ａｊにおける半導体膜ＳＦ−１と反対側の側面）に接触しながらＸ方向に棒状に延びている。
【００８４】
部分Ｐ１−１ａｊの膜厚Ｄｃ１１ｊは、半導体膜ＳＦ−１の膜厚Ｄｓ１と均等である（Ｄｃ１１ｊ≒Ｄｓ１）。部分Ｐ１−１ａｊの上面は、半導体膜ＳＦ−１の上面に対して連続し且つ略同一平面上に位置している。部分Ｐ１−１ａｊの下面は、半導体膜ＳＦ−１の下面に対して連続し且つ略同一平面上に位置している。
【００８５】
部分Ｐ２−１ａｊの膜厚Ｄｃ１２ｊは、部分Ｐ１−１ａｊの膜厚Ｄｃ１１ｊより大きく、半導体膜ＳＦ−１の膜厚Ｄｓ１より大きい（Ｄｃ１２ｊ＞Ｄｃ１１ｊ≒Ｄｓ１）。部分Ｐ２−１ａｊの上面は、部分Ｐ１−１ａｊの上面より基板２の表面２ａからの高さが高い。部分Ｐ２−１ａｊの上面と部分Ｐ１−１ａｊの上面との間には、ＺＸ方向に沿って延びた段差面Ｆ２２Ｕが介在し得る。段差面Ｆ２２Ｕは、部分Ｐ２−１ａｊの上面における−Ｙ側の端部と部分Ｐ１−１ａｊの上面における＋Ｙ側の端部とを接続する。部分Ｐ２−１ａｊの下面は、部分Ｐ１−１ａｊの下面より基板２の表面２ａからの高さが低い。部分Ｐ２−１ａｊの下面と部分Ｐ１−１ａｊの下面との間には、ＺＸ方向に沿って延びた段差面Ｆ２２Ｌが介在し得る。段差面Ｆ２２Ｌは、部分Ｐ２−１ａｊの下面における−Ｙ側の端部と部分Ｐ１−１ａｊの下面における＋Ｙ側の端部とを接続する。
【００８６】
同様に、図示しないが、導体膜ＣＦ−１ｂｊは、部分Ｐ１−１ｂｊ及び部分Ｐ２−１ｂｊを有する。部分Ｐ１−１ｂｊは、半導体膜ＳＦ−１と部分Ｐ２−１ｂｊとの間に配されている。部分Ｐ１−１ｂｊは、半導体膜ＳＦ−１における−Ｙ側の側面に接触しながらＸ方向に棒状に延びている。部分Ｐ２−１ｂｊは、部分Ｐ２−１ｂｊにおける−Ｙ側の側面（部分Ｐ２−１ｂｊにおける半導体膜ＳＦ−１と反対側の側面）に接触しながらＸ方向に棒状に延びている。
【００８７】
部分Ｐ１−１ｂｊの膜厚は、半導体膜ＳＦ−１の膜厚Ｄｓ１と均等である（部分Ｐ１−１ｂｊの膜厚≒Ｄｓ１）。部分Ｐ１−１ｂｊの上面は、半導体膜ＳＦ−１の上面に対して連続し且つ略同一平面上に位置している。部分Ｐ１−１ｂｊの下面は、半導体膜ＳＦ−１の下面に対して連続し且つ略同一平面上に位置している。
【００８８】
部分Ｐ２−１ｂｊの膜厚は、部分Ｐ１−１ｂｊの膜厚より大きく、半導体膜ＳＦ−１の膜厚Ｄｓ１より大きい（部分Ｐ２−１ｂｊの膜厚＞部分Ｐ１−１ｂｊの膜厚≒Ｄｓ１）。部分Ｐ２−１ｂｊの上面は、部分Ｐ１−１ｂｊの上面より基板２の表面２ａからの高さが高い。部分Ｐ２−１ｂｊの上面と部分Ｐ１−１ｂｊの上面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。この段差面は、部分Ｐ２−１ｂｊの上面における−Ｙ側の端部と部分Ｐ１−１ｂｊの上面における＋Ｙ側の端部とを接続する。部分Ｐ２−１ｂｊの下面は、部分Ｐ１−１ｂｊの下面より基板２の表面２ａからの高さが低い。部分Ｐ２−１ｂｊの下面と部分Ｐ１−１ｂｊの下面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。この段差面は、部分Ｐ２−１ｂｊの下面における−Ｙ側の端部と部分Ｐ１−１ｂｊの下面における＋Ｙ側の端部とを接続する。
【００８９】
この構造により、導電層ＳＧＳＬｊの全体を半導体膜で形成する場合に比べて導電層ＳＧＳＬｊをさらに低抵抗化でき、導電層ＳＧＳＬｊにおける信号の伝搬遅延をさらに抑制できる。
【００９０】
導電層ＷＬ−１ｊは、半導体膜ＳＦ−２及び導体膜ＣＦ−２ａｊ，ＣＰ−２ｂｊを含む。導体膜ＣＦ−２ａｊは、部分Ｐ１−２ａｊ及び部分Ｐ２−２ａｊを有する。部分Ｐ１−２ａｊは、半導体膜ＳＦ−２と部分Ｐ２−２ａｊとの間に配されている。部分Ｐ１−２ａｊは、半導体膜ＳＦ−２における＋Ｙ側の側面に接触しながらＸ方向に棒状に延びている。部分Ｐ２−２ａｊは、部分Ｐ２−２ａｊにおける＋Ｙ側の側面（部分Ｐ２−２ａｊにおける半導体膜ＳＦ−２と反対側の側面）に接触しながらＸ方向に棒状に延びている。
【００９１】
部分Ｐ１−２ａｊの膜厚Ｄｃ２１ｊは、半導体膜ＳＦ−２の膜厚Ｄｓ２と均等である（Ｄｃ２１ｊ≒Ｄｓ２）。部分Ｐ１−２ａｊの上面は、半導体膜ＳＦ−２の上面に対して連続し且つ略同一平面上に位置している。部分Ｐ１−２ａｊの下面は、半導体膜ＳＦ−２の下面に対して連続し且つ略同一平面上に位置している。
【００９２】
部分Ｐ２−２ａｊの膜厚Ｄｃ２２ｊは、部分Ｐ１−２ａｊの膜厚Ｄｃ２１ｊより大きく、半導体膜ＳＦ−２の膜厚Ｄｓ２より大きい（Ｄｃ２２ｊ＞Ｄｃ２１ｊ≒Ｄｓ２）。部分Ｐ２−２ａｊの上面は、部分Ｐ１−２ａｊの上面より基板２の表面２ａからの高さが高い。部分Ｐ２−２ａｊの上面と部分Ｐ１−２ａｊの上面との間には、ＺＸ方向に沿って延びた段差面Ｆ２２Ｕが介在し得る。段差面Ｆ２２Ｕは、部分Ｐ２−２ａｊの上面における−Ｙ側の端部と部分Ｐ１−２ａｊの上面における＋Ｙ側の端部とを接続する。部分Ｐ２−２ａｊの下面は、部分Ｐ１−２ａｊの下面より基板２の表面２ａからの高さが低い。部分Ｐ２−２ａｊの下面と部分Ｐ１−２ａｊの下面との間には、ＺＸ方向に沿って延びた段差面Ｆ２２Ｌが介在し得る。段差面Ｆ２２Ｌは、部分Ｐ２−２ａｊの下面における−Ｙ側の端部と部分Ｐ１−２ａｊの下面における＋Ｙ側の端部とを接続する。
【００９３】
同様に、図示しないが、導体膜ＣＦ−２ｂｊは、部分Ｐ１−２ｂｊ及び部分Ｐ２−２ｂｊを有する。部分Ｐ１−２ｂｊは、半導体膜ＳＦ−２と部分Ｐ２−２ｂｊとの間に配されている。部分Ｐ１−２ｂｊは、半導体膜ＳＦ−２における−Ｙ側の側面に接触しながらＸ方向に棒状に延びている。部分Ｐ２−２ｂｊは、部分Ｐ２−２ｂｊにおける−Ｙ側の側面（部分Ｐ２−２ｂｊにおける半導体膜ＳＦ−２と反対側の側面）に接触しながらＸ方向に棒状に延びている。
【００９４】
部分Ｐ１−２ｂｊの膜厚は、半導体膜ＳＦ−２の膜厚Ｄｓ２と均等である（部分Ｐ１−２ｂｊの膜厚≒Ｄｓ２）。部分Ｐ１−２ｂｊの上面は、半導体膜ＳＦ−２の上面に対して連続し且つ略同一平面上に位置している。部分Ｐ１−２ｂｊの下面は、半導体膜ＳＦ−２の下面に対して連続し且つ略同一平面上に位置している。
【００９５】
部分Ｐ２−２ｂｊの膜厚は、部分Ｐ１−２ｂｊの膜厚より大きく、半導体膜ＳＦ−２の膜厚Ｄｓ２より大きい（部分Ｐ２−２ｂｊの膜厚＞部分Ｐ１−２ｂｊの膜厚≒Ｄｓ２）。部分Ｐ２−２ｂｊの上面は、部分Ｐ１−２ｂｊの上面より基板２の表面２ａからの高さが高い。部分Ｐ２−２ｂｊの上面と部分Ｐ１−２ｂｊの上面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。この段差面は、部分Ｐ２−２ｂｊの上面における−Ｙ側の端部と部分Ｐ１−２ｂｊの上面における＋Ｙ側の端部とを接続する。部分Ｐ２−２ｂｊの下面は、部分Ｐ１−２ｂｊの下面より基板２の表面２ａからの高さが低い。部分Ｐ２−２ｂｊの下面と部分Ｐ１−２ｂｊの下面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。この段差面は、部分Ｐ２−２ｂｊの下面における−Ｙ側の端部と部分Ｐ１−２ｂｊの下面における＋Ｙ側の端部とを接続する。
【００９６】
なお、他のワードラインとしての導電層ＷＬ−２ｊ〜ＷＬ−４ｊについては、導電層ＷＬ−１ｊと同様である（Ｄｃ３２ｊ＞Ｄｃ３１ｊ≒Ｄｓ３、Ｄｃ４２ｊ＞Ｄｃ４１ｊ≒Ｄｓ４、Ｄｃ５２ｊ＞Ｄｃ５１ｊ≒Ｄｓ５）。
【００９７】
この構造により、導電層ＷＬの全体を半導体膜で形成する場合に比べて導電層ＷＬをさらに低抵抗化でき、導電層ＷＬにおける信号の伝搬遅延をさらに抑制できる。
【００９８】
導電層ＳＧＤＬｊは、半導体膜ＳＦ−６及び導体膜ＣＦ−６ａｊ，ＣＰ−６ｂｊを含む。導体膜ＣＦ−６ａｊは、部分Ｐ１−６ａｊ及び部分Ｐ２−６ａｊを有する。部分Ｐ１−６ａｊは、半導体膜ＳＦ−６と部分Ｐ２−６ａｊとの間に配されている。部分Ｐ１−６ａｊは、半導体膜ＳＦ−６における＋Ｙ側の側面に接触しながらＸ方向に棒状に延びている。部分Ｐ２−６ａｊは、部分Ｐ２−６ａｊにおける＋Ｙ側の側面（部分Ｐ２−６ａｊにおける半導体膜ＳＦ−６と反対側の側面）に接触しながらＸ方向に棒状に延びている。
【００９９】
部分Ｐ１−６ａｊの膜厚Ｄｃ６１ｊは、半導体膜ＳＦ−６の膜厚Ｄｓ６と均等である（Ｄｃ６１ｊ≒Ｄｓ６）。部分Ｐ１−６ａｊの上面は、半導体膜ＳＦ−６の上面に対して連続し且つ略同一平面上に位置している。部分Ｐ１−６ａｊの下面は、半導体膜ＳＦ−６の下面に対して連続し且つ略同一平面上に位置している。
【０１００】
部分Ｐ２−６ａｊの膜厚Ｄｃ６２ｊは、部分Ｐ１−６ａｊの膜厚Ｄｃ６１ｊより大きく、半導体膜ＳＦ−６の膜厚Ｄｓ６より大きい（Ｄｃ６２ｊ＞Ｄｃ６１ｊ≒Ｄｓ６）。部分Ｐ２−６ａｊの上面は、部分Ｐ１−６ａｊの上面より基板２の表面２ａからの高さが高い。部分Ｐ２−６ａｊの上面と部分Ｐ１−６ａｊの上面との間には、ＺＸ方向に沿って延びた段差面Ｆ６２Ｕが介在し得る。段差面Ｆ６２Ｕは、部分Ｐ２−６ａｊの上面における−Ｙ側の端部と部分Ｐ１−６ａｊの上面における＋Ｙ側の端部とを接続する。部分Ｐ２−６ａｊの下面は、部分Ｐ１−６ａｊの下面より基板２の表面２ａからの高さが低い。部分Ｐ２−６ａｊの下面と部分Ｐ１−６ａｊの下面との間には、ＺＸ方向に沿って延びた段差面Ｆ６２Ｌが介在し得る。段差面Ｆ６２Ｌは、部分Ｐ２−６ａｊの下面における−Ｙ側の端部と部分Ｐ１−６ａｊの下面における＋Ｙ側の端部とを接続する。
【０１０１】
同様に、図示しないが、導体膜ＣＦ−６ｂｊは、部分Ｐ１−６ｂｊ及び部分Ｐ２−６ｂｊを有する。部分Ｐ１−６ｂｊは、半導体膜ＳＦ−６と部分Ｐ２−６ｂｊとの間に配されている。部分Ｐ１−６ｂｊは、半導体膜ＳＦ−６における−Ｙ側の側面に接触しながらＸ方向に棒状に延びている。部分Ｐ２−６ｂｊは、部分Ｐ２−６ｂｊにおける−Ｙ側の側面（部分Ｐ２−６ｂｊにおける半導体膜ＳＦ−６と反対側の側面）に接触しながらＸ方向に棒状に延びている。
【０１０２】
部分Ｐ１−６ｂｊの膜厚は、半導体膜ＳＦ−６の膜厚Ｄｓ６と均等である（部分Ｐ１−６ｂｊの膜厚≒Ｄｓ６）。部分Ｐ１−６ｂｊの上面は、半導体膜ＳＦ−６の上面に対して連続し且つ略同一平面上に位置している。部分Ｐ１−６ｂｊの下面は、半導体膜ＳＦ−６の下面に対して連続し且つ略同一平面上に位置している。
【０１０３】
部分Ｐ２−６ｂｊの膜厚は、部分Ｐ１−６ｂｊの膜厚より大きく、半導体膜ＳＦ−６の膜厚Ｄｓ６より大きい（部分Ｐ２−６ｂｊの膜厚＞部分Ｐ１−６ｂｊの膜厚≒Ｄｓ６）。部分Ｐ２−６ｂｊの上面は、部分Ｐ１−６ｂｊの上面より基板２の表面２ａからの高さが高い。部分Ｐ２−６ｂｊの上面と部分Ｐ１−６ｂｊの上面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。この段差面は、部分Ｐ２−６ｂｊの上面における−Ｙ側の端部と部分Ｐ１−６ｂｊの上面における＋Ｙ側の端部とを接続する。部分Ｐ２−６ｂｊの下面は、部分Ｐ１−６ｂｊの下面より基板２の表面２ａからの高さが低い。部分Ｐ２−６ｂｊの下面と部分Ｐ１−６ｂｊの下面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。この段差面は、部分Ｐ２−６ｂｊの下面における−Ｙ側の端部と部分Ｐ１−６ｂｊの下面における＋Ｙ側の端部とを接続する。
【０１０４】
この構造により、導電層ＳＧＳＬｊの全体を半導体膜で形成する場合に比べて導電層ＳＧＳＬｊをさらに低抵抗化でき、導電層ＳＧＳＬｊにおける信号の伝搬遅延をさらに抑制できる。
【０１０５】
また、半導体装置１ｊの製造方法は、次の点で実施形態及び実施形態の第１の変形例と異なる。図１１（ａ）〜図１１（ｄ）は、実施形態の第２の変形例に係る半導体装置１ｊの製造方法を示す工程断面図である。
【０１０６】
図４（ａ）〜図４（ｄ）、図５（ａ）に示す工程が実施形態と同様に行われ、図８（ａ）に示す工程が実施形態の第１の変形例と同様に行われた後、図１１（ａ）に示す工程では、半導体膜ＳＦ−１ｃ〜ＳＦ−６ｃと凹部ＲＥ−１ｉ〜ＲＥ−６ｉとの間に凹部ＲＥ−１ｊ２〜ＲＥ−６ｊ２を形成する。凹部ＲＥ−１ｊ２〜ＲＥ−６ｊ２のＺ方向の幅は、半導体膜ＳＦ−１ｃ〜ＳＦ−６ｃの膜厚と均等であり、凹部ＲＥ−１ｉ〜ＲＥ−６ｉのＺ方向の幅より小さい。例えば、絶縁膜ＩＦに対する半導体膜ＳＦのエッチング選択比が高いエッチャントを用いて溝ＴＲの内側面をウェットエッチングする。あるいは、絶縁膜ＩＦに対する半導体膜ＳＦのエッチング選択比が高い処理ガスを用いた等方性エッチングの条件で溝ＴＲの内側面をドライエッチングする。これにより、半導体膜ＳＦ−１ｃ〜ＳＦ−６ｃにおける凹部ＲＥ−１ｉ〜ＲＥ−６ｉで露出され側面（図８（ａ）参照）をエッチングして後退させ、半導体膜ＳＦ−１ｃ〜ＳＦ−６ｃと凹部ＲＥ−１ｉ〜ＲＥ−６ｉとの間に凹部ＲＥ−１ｊ２〜ＲＥ−６ｊ２を形成することができる。
【０１０７】
図１１（ｂ）に示す工程では、凹部ＲＥ−１ｊ２〜ＲＥ−６ｊ２と凹部ＲＥ−１ｉ〜ＲＥ−６ｉとに導電物質を埋めて導体膜ＣＦ−１ａｊ〜ＣＦ−６ａｊ等を形成する。例えば、ＣＶＤ法等により基板２の全面にバリアメタル膜を堆積させ、ＣＭＰ法により上面を平坦化してバリアメタル膜における余分な部分を除去する。これにより、溝ＴＲの内側面と凹部ＲＥ−１ｊ２〜ＲＥ−６ｊ２の内面と凹部ＲＥ−１ｉ〜ＲＥ−６ｉの内面とを覆うバリアメタル膜ＢＭａｊが形成される。バリアメタル膜ＢＭａｊは、金属に対するバリア性を有する物質を主成分とする材料で形成され、例えば、チタン窒化膜の単層で形成されてもよいし、チタン膜／チタン窒化膜の２層で形成されてもよい。ＰＶＤ法又はＣＶＤ法により基板２の全面にメタル膜を堆積させ、ＣＭＰ法により上面を平坦化し、凹部ＲＥ−１ｊ２〜ＲＥ−６ｊ２及び凹部ＲＥ−１ｉ〜ＲＥ−６ｉにおけるバリアメタル膜の内側にメタル膜ＭＦａｊを埋め込む。メタル膜ＭＦａｊは、金属を主成分とする材料で形成され、例えば、タングステンを主成分とする材料で形成されてもよいし、アルミニウムを主成分とする材料で形成されてもよい。
【０１０８】
これにより、半導体膜ＳＦ−１〜ＳＦ−６の側面に接触しながら棒状に延びた導体膜ＣＦ−１ａｊ〜ＣＦ−６ａｊ等がバリアメタル膜ＢＭａｊ／メタル膜ＭＦａｊの２層膜で形成される。すなわち、絶縁層ＩＦ−１、導電層ＳＧＳＬｉ、絶縁層ＩＦ−２、導電層ＷＬ−１ｉ、絶縁層ＩＦ−３、導電層ＷＬ−２ｉ、絶縁層ＩＦ−４、導電層ＷＬ−３ｉ、絶縁層ＩＦ−５、導電層ＷＬ−４ｉ、絶縁層ＩＦ−６、導電層ＳＧＤＬｉが順に積層され、各導電層ＳＧＳＬｊ，ＷＬ−１ｊ〜ＷＬ−４ｊ，ＳＧＤＬｊにおける半導体膜ＳＦ−１〜ＳＦ−６の両端の部分が導体膜ＣＦ−１ａｊ〜ＣＦ−６ａｊ，ＣＦ−１ｂｊ〜ＣＦ−６ｂｊ（図９参照）で置き換わった構造の積層体ＳＳＴが形成される。
【０１０９】
なお、導体膜ＣＦ−１ａｊ〜ＣＦ−６ａｊにおいて、凹部ＲＥ−１ｊ２〜ＲＥ−６ｊ２にバリアメタル膜ＢＭａｊ／メタル膜ＭＦａｊが埋め込まれた領域が、半導体膜ＳＦ−１〜ＳＦ−６と均等な膜厚を有する部分Ｐ１−１ａｊに対応する。また、凹部ＲＥ−１ｉ〜ＲＥ−６ｉにバリアメタル膜ＢＭａｊ／メタル膜ＭＦａｊが埋め込まれた領域が、半導体膜ＳＦ−１〜ＳＦ−６及び部分Ｐ１−１ａｊより大きな膜厚を有するＰ２−１ａｊに対応する。
【０１１０】
図１１（ｃ）に示す工程では、バリアメタル膜ＢＭａｊ及びメタル膜ＭＦａｊにおける溝ＴＲの内側面に堆積された部分を選択的に除去する。例えば、絶縁膜ＩＦに対するバリアメタル膜ＢＭａｊ及びメタル膜ＭＦａｊのエッチング選択比が高い処理ガスを用いた異方性エッチングの条件で溝ＴＲの内側面をドライエッチングする。これにより、バリアメタル膜ＢＭａｊ及びメタル膜ＭＦａｊにおける溝ＴＲの内側面に堆積された部分を選択的に除去し、凹部ＲＥ−１ｊ２〜ＲＥ−６ｊ２内及び凹部ＲＥ−１ｉ〜ＲＥ−６ｉ内に導体膜ＣＦ−１ａｊ〜ＣＦ−６ａｊ等をバリアメタル膜ＢＭｊ／メタル膜ＭＦｊの２層膜で残すことができる。
【０１１１】
図１１（ｄ）に示す工程では、溝ＴＲ内に素子分離部ＳＴを形成する。例えば、溝ＴＲの内側面に絶縁物質を堆積させて、絶縁部材ＩＭ−１，ＩＭ−２を形成する。そして、溝ＴＲにおける絶縁部材ＩＭ−１，ＩＭ−２の内側に導電物質を堆積させて、電極部材ＳＥ−１を形成する。これにより、電極部材ＳＥ−１及び絶縁部材ＩＭ−１，ＩＭ−２を有する素子分離部ＳＴ−１２が溝ＴＲ内に形成される。
【０１１２】
このように、半導体装置１ｊにおいて、板状である半導体膜ＳＦ−１〜ＳＦ−６の両端の部分を半導体膜ＳＦ−１〜ＳＦ−６と均等な厚さを有する部分Ｐ１と半導体膜ＳＦ−１〜ＳＦ−６より厚い部分Ｐ２とを有する導体膜ＣＦ−１ａｊ〜ＣＦ−６ａｊ，ＣＦ−１ｂｊ〜ＣＦ−６ｂｊに置き換えて導電層ＳＧＳＬｊ，ＷＬ−１ｊ〜ＷＬ−４ｊ，ＳＧＤＬｊを構成する。これにより、半導体装置１ｊにおいて、例えばＯＰＯＰ構造を採用した場合に、導電層を容易に低抵抗化できる。
【０１１３】
あるいは、半導体装置１ｋに対して、図１２及び図１３に示すように、導電層を低抵抗化するための工夫が加えられてもよい。図１２は、実施形態の第３の変形例に係る半導体装置１ｋの構成を示す斜視図である。図１３は、実施形態の第３の変形例に係る半導体装置１ｋの構成を示す断面図である。図１３は、図１２に示す構造をＥ−Ｅ’線に沿った切った断面を示す。半導体装置１ｋは、導電層ＳＧＳＬｊ，ＷＬ−１ｊ〜ＷＬ−４ｊ，ＳＧＤＬｊ（図９参照）に代えて、導電層ＳＧＳＬｋ，ＷＬ−１ｋ〜ＷＬ−４ｋ，ＳＧＤＬｋを有する。
【０１１４】
導電層ＳＧＳＬｋは、半導体膜ＳＦ−１及び導体膜ＣＦ−１ａｋ，ＣＰ−１ｂｋを含む。導体膜ＣＦ−１ａｋは、部分Ｐ１−１ａｋ及び部分Ｐ２−１ａｋを有する。部分Ｐ１−１ａｋは、半導体膜ＳＦ−１と部分Ｐ２−１ａｋとの間に配されている。部分Ｐ１−１ａｋは、半導体膜ＳＦ−１における＋Ｙ側の側面に接触しながらＸ方向に棒状に延びている。部分Ｐ２−１ａｋは、部分Ｐ２−１ａｋにおける＋Ｙ側の側面（部分Ｐ２−１ａｋにおける半導体膜ＳＦ−１と反対側の側面）に接触しながらＸ方向に棒状に延びている。
【０１１５】
部分Ｐ１−１ａｋの膜厚Ｄｃ１１ｋは、半導体膜ＳＦ−１の膜厚Ｄｓ１より大きい（Ｄｃ１１ｋ＞Ｄｓ１）。部分Ｐ１−１ａｋの上面は、部分Ｐ１−１ａｋの上面より基板２の表面２ａからの高さが高い。部分Ｐ１−１ａｋの上面と部分Ｐ１−１ａｋの上面との間には、ＺＸ方向に沿って延びた段差面Ｆ１１Ｕが介在し得る。段差面Ｆ１１Ｕは、部分Ｐ１−１ａｋの上面における−Ｙ側の端部と部分Ｐ１−１ａｋの上面における＋Ｙ側の端部とを接続する。部分Ｐ１−１ａｋの下面は、部分Ｐ１−１ａｋの下面より基板２の表面２ａからの高さが低い。部分Ｐ１−１ａｋの下面と部分Ｐ１−１ａｋの下面との間には、ＺＸ方向に沿って延びた段差面Ｆ１１Ｌが介在し得る。段差面Ｆ１１Ｌは、部分Ｐ１−１ａｋの下面における−Ｙ側の端部と部分Ｐ１−１ａｋの下面における＋Ｙ側の端部とを接続する。
【０１１６】
部分Ｐ２−１ａｋの膜厚Ｄｃ１２ｋは、部分Ｐ１−１ａｋの膜厚Ｄｃ１１ｋより大きく、半導体膜ＳＦ−１の膜厚Ｄｓ１より大きい（Ｄｃ１２ｋ＞Ｄｃ１１ｋ＞Ｄｓ１）。部分Ｐ２−１ａｋの上面は、部分Ｐ１−１ａｋの上面より基板２の表面２ａからの高さが高い。部分Ｐ２−１ａｋの上面と部分Ｐ１−１ａｋの上面との間には、ＺＸ方向に沿って延びた段差面Ｆ１２Ｕが介在し得る。段差面Ｆ１２Ｕは、部分Ｐ２−１ａｋの上面における−Ｙ側の端部と部分Ｐ１−１ａｋの上面における＋Ｙ側の端部とを接続する。部分Ｐ２−１ａｋの下面は、部分Ｐ１−１ａｋの下面より基板２の表面２ａからの高さが低い。部分Ｐ２−１ａｋの下面と部分Ｐ１−１ａｋの下面との間には、ＺＸ方向に沿って延びた段差面Ｆ１２Ｌが介在し得る。段差面Ｆ１２Ｌは、部分Ｐ２−１ａｋの下面における−Ｙ側の端部と部分Ｐ１−１ａｋの下面における＋Ｙ側の端部とを接続する。
【０１１７】
同様に、図示しないが、導体膜ＣＦ−１ｂｋは、部分Ｐ１−１ｂｋ及び部分Ｐ２−１ｂｋを有する。部分Ｐ１−１ｂｋは、半導体膜ＳＦ−１と部分Ｐ２−１ｂｋとの間に配されている。部分Ｐ１−１ｂｋは、半導体膜ＳＦ−１における−Ｙ側の側面に接触しながらＸ方向に棒状に延びている。部分Ｐ２−１ｂｋは、部分Ｐ２−１ｂｋにおける−Ｙ側の側面（部分Ｐ２−１ｂｋにおける半導体膜ＳＦ−１と反対側の側面）に接触しながらＸ方向に棒状に延びている。
【０１１８】
部分Ｐ１−１ｂｋの膜厚は、半導体膜ＳＦ−１の膜厚Ｄｓ１より大きい（部分Ｐ１−１ｂｋの膜厚＞Ｄｓ１）。部分Ｐ１−１ｂｋの上面は、部分Ｐ１−１ｂｋの上面より基板２の表面２ａからの高さが高い。部分Ｐ１−１ｂｋの上面と部分Ｐ１−１ｂｋの上面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。この段差面は、部分Ｐ１−１ｂｋの上面における−Ｙ側の端部と部分Ｐ１−１ｂｋの上面における＋Ｙ側の端部とを接続する。部分Ｐ１−１ｂｋの下面は、部分Ｐ１−１ｂｋの下面より基板２の表面２ａからの高さが低い。部分Ｐ１−１ｂｋの下面と部分Ｐ１−１ｂｋの下面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。この段差面は、部分Ｐ１−１ｂｋの下面における−Ｙ側の端部と部分Ｐ１−１ｂｋの下面における＋Ｙ側の端部とを接続する。
【０１１９】
部分Ｐ２−１ｂｋの膜厚は、部分Ｐ１−１ｂｋの膜厚より大きく、半導体膜ＳＦ−１の膜厚Ｄｓ１より大きい（部分Ｐ２−１ｂｋの膜厚＞部分Ｐ１−１ｂｋの膜厚＞Ｄｓ１）。部分Ｐ２−１ｂｋの上面は、部分Ｐ１−１ｂｋの上面より基板２の表面２ａからの高さが高い。部分Ｐ２−１ｂｋの上面と部分Ｐ１−１ｂｋの上面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。この段差面は、部分Ｐ２−１ｂｋの上面における−Ｙ側の端部と部分Ｐ１−１ｂｋの上面における＋Ｙ側の端部とを接続する。部分Ｐ２−１ｂｋの下面は、部分Ｐ１−１ｂｋの下面より基板２の表面２ａからの高さが低い。部分Ｐ２−１ｂｋの下面と部分Ｐ１−１ｂｋの下面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。この段差面は、部分Ｐ２−１ｂｋの下面における−Ｙ側の端部と部分Ｐ１−１ｂｋの下面における＋Ｙ側の端部とを接続する。
【０１２０】
この構造により、導電層ＳＧＳＬｋの全体を半導体膜で形成する場合に比べて導電層ＳＧＳＬｋをさらに低抵抗化でき、導電層ＳＧＳＬｋにおける信号の伝搬遅延をさらに抑制できる。
【０１２１】
導電層ＷＬ−１ｋは、半導体膜ＳＦ−２及び導体膜ＣＦ−２ａｋ，ＣＰ−２ｂｋを含む。導体膜ＣＦ−２ａｋは、部分Ｐ１−２ａｋ及び部分Ｐ２−２ａｋを有する。部分Ｐ１−２ａｋは、半導体膜ＳＦ−２と部分Ｐ２−２ａｋとの間に配されている。部分Ｐ１−２ａｋは、半導体膜ＳＦ−２における＋Ｙ側の側面に接触しながらＸ方向に棒状に延びている。部分Ｐ２−２ａｋは、部分Ｐ２−２ａｋにおける＋Ｙ側の側面（部分Ｐ２−２ａｋにおける半導体膜ＳＦ−２と反対側の側面）に接触しながらＸ方向に棒状に延びている。
【０１２２】
部分Ｐ１−２ａｋの膜厚Ｄｃ２１ｋは、半導体膜ＳＦ−２の膜厚Ｄｓ２より大きい（Ｄｃ２１ｋ＞Ｄｓ２）。部分Ｐ２−２ａｋの上面は、部分Ｐ１−２ａｋの上面より基板２の表面２ａからの高さが高い。部分Ｐ２−２ａｋの上面と部分Ｐ１−２ａｋの上面との間には、ＺＸ方向に沿って延びた段差面Ｆ２１Ｕが介在し得る。段差面Ｆ２１Ｕは、部分Ｐ２−２ａｋの上面における−Ｙ側の端部と部分Ｐ１−２ａｋの上面における＋Ｙ側の端部とを接続する。部分Ｐ２−２ａｋの下面は、部分Ｐ１−２ａｋの下面より基板２の表面２ａからの高さが低い。部分Ｐ２−２ａｋの下面と部分Ｐ１−２ａｋの下面との間には、ＺＸ方向に沿って延びた段差面Ｆ２１Ｌが介在し得る。段差面Ｆ２１Ｌは、部分Ｐ２−２ａｋの下面における−Ｙ側の端部と部分Ｐ１−２ａｋの下面における＋Ｙ側の端部とを接続する。
【０１２３】
部分Ｐ２−２ａｋの膜厚Ｄｃ２２ｋは、部分Ｐ１−２ａｋの膜厚Ｄｃ２１ｋより大きく、半導体膜ＳＦ−２の膜厚Ｄｓ２より大きい（Ｄｃ２２ｋ＞Ｄｃ２１ｋ＞Ｄｓ２）。部分Ｐ２−２ａｋの上面は、部分Ｐ１−２ａｋの上面より基板２の表面２ａからの高さが高い。部分Ｐ２−２ａｋの上面と部分Ｐ１−２ａｋの上面との間には、ＺＸ方向に沿って延びた段差面Ｆ２２Ｕが介在し得る。段差面Ｆ２２Ｕは、部分Ｐ２−２ａｋの上面における−Ｙ側の端部と部分Ｐ１−２ａｋの上面における＋Ｙ側の端部とを接続する。部分Ｐ２−２ａｋの下面は、部分Ｐ１−２ａｋの下面より基板２の表面２ａからの高さが低い。部分Ｐ２−２ａｋの下面と部分Ｐ１−２ａｋの下面との間には、ＺＸ方向に沿って延びた段差面Ｆ２２Ｌが介在し得る。段差面Ｆ２２Ｌは、部分Ｐ２−２ａｋの下面における−Ｙ側の端部と部分Ｐ１−２ａｋの下面における＋Ｙ側の端部とを接続する。
【０１２４】
同様に、図示しないが、導体膜ＣＦ−２ｂｋは、部分Ｐ１−２ｂｋ及び部分Ｐ２−２ｂｋを有する。部分Ｐ１−２ｂｋは、半導体膜ＳＦ−２と部分Ｐ２−２ｂｋとの間に配されている。部分Ｐ１−２ｂｋは、半導体膜ＳＦ−２における−Ｙ側の側面に接触しながらＸ方向に棒状に延びている。部分Ｐ２−２ｂｋは、部分Ｐ２−２ｂｋにおける−Ｙ側の側面（部分Ｐ２−２ｂｋにおける半導体膜ＳＦ−２と反対側の側面）に接触しながらＸ方向に棒状に延びている。
【０１２５】
部分Ｐ１−２ｂｋの膜厚は、半導体膜ＳＦ−２の膜厚Ｄｓ２より大きい（部分Ｐ１−２ｂｋの膜厚＞Ｄｓ２）。部分Ｐ１−２ｂｋの上面は、部分Ｐ１−２ｂｋの上面より基板２の表面２ａからの高さが高い。部分Ｐ１−２ｂｋの上面と部分Ｐ１−２ｂｋの上面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。この段差面は、部分Ｐ１−２ｂｋの上面における−Ｙ側の端部と部分Ｐ１−２ｂｋの上面における＋Ｙ側の端部とを接続する。部分Ｐ１−２ｂｋの下面は、部分Ｐ１−２ｂｋの下面より基板２の表面２ａからの高さが低い。部分Ｐ１−２ｂｋの下面と部分Ｐ１−２ｂｋの下面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。この段差面は、部分Ｐ１−２ｂｋの下面における−Ｙ側の端部と部分Ｐ１−２ｂｋの下面における＋Ｙ側の端部とを接続する。
【０１２６】
部分Ｐ２−２ｂｋの膜厚は、部分Ｐ１−２ｂｋの膜厚より大きく、半導体膜ＳＦ−２の膜厚Ｄｓ２より大きい（部分Ｐ２−２ｂｋの膜厚＞部分Ｐ１−２ｂｋの膜厚＞Ｄｓ２）。部分Ｐ２−２ｂｋの上面は、部分Ｐ１−２ｂｋの上面より基板２の表面２ａからの高さが高い。部分Ｐ２−２ｂｋの上面と部分Ｐ１−２ｂｋの上面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。この段差面は、部分Ｐ２−２ｂｋの上面における−Ｙ側の端部と部分Ｐ１−２ｂｋの上面における＋Ｙ側の端部とを接続する。部分Ｐ２−２ｂｋの下面は、部分Ｐ１−２ｂｋの下面より基板２の表面２ａからの高さが低い。部分Ｐ２−２ｂｋの下面と部分Ｐ１−２ｂｋの下面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。この段差面は、部分Ｐ２−２ｂｋの下面における−Ｙ側の端部と部分Ｐ１−２ｂｋの下面における＋Ｙ側の端部とを接続する。
【０１２７】
なお、他のワードラインとしての導電層ＷＬ−２ｋ〜ＷＬ−４ｋについては、導電層ＷＬ−１ｋと同様である（Ｄｃ３２ｋ＞Ｄｃ３１ｋ＞Ｄｓ３、Ｄｃ４２ｋ＞Ｄｃ４１ｋ＞Ｄｓ４、Ｄｃ５２ｋ＞Ｄｃ５１ｋ＞Ｄｓ５）。
【０１２８】
この構造により、導電層ＷＬの全体を半導体膜で形成する場合に比べて導電層ＷＬをさらに低抵抗化でき、導電層ＷＬにおける信号の伝搬遅延をさらに抑制できる。
【０１２９】
導電層ＳＧＤＬｋは、半導体膜ＳＦ−６及び導体膜ＣＦ−６ａｋ，ＣＰ−６ｂｋを含む。導体膜ＣＦ−６ａｋは、部分Ｐ１−６ａｋ及び部分Ｐ２−６ａｋを有する。部分Ｐ１−６ａｋは、半導体膜ＳＦ−６と部分Ｐ２−６ａｋとの間に配されている。部分Ｐ１−６ａｋは、半導体膜ＳＦ−６における＋Ｙ側の側面に接触しながらＸ方向に棒状に延びている。部分Ｐ２−６ａｋは、部分Ｐ２−６ａｋにおける＋Ｙ側の側面（部分Ｐ２−６ａｋにおける半導体膜ＳＦ−６と反対側の側面）に接触しながらＸ方向に棒状に延びている。
【０１３０】
部分Ｐ１−６ａｋの膜厚Ｄｃ６１ｋは、半導体膜ＳＦ−６の膜厚Ｄｓ６より大きい（Ｄｃ６１ｋ＞Ｄｓ６）。部分Ｐ２−６ａｋの上面は、部分Ｐ１−６ａｋの上面より基板２の表面２ａからの高さが高い。部分Ｐ２−６ａｋの上面と部分Ｐ１−６ａｋの上面との間には、ＺＸ方向に沿って延びた段差面Ｆ６１Ｕが介在し得る。段差面Ｆ６１Ｕは、部分Ｐ２−６ａｋの上面における−Ｙ側の端部と部分Ｐ１−６ａｋの上面における＋Ｙ側の端部とを接続する。部分Ｐ２−６ａｋの下面は、部分Ｐ１−６ａｋの下面より基板２の表面２ａからの高さが低い。部分Ｐ２−６ａｋの下面と部分Ｐ１−６ａｋの下面との間には、ＺＸ方向に沿って延びた段差面Ｆ６１Ｌが介在し得る。段差面Ｆ６１Ｌは、部分Ｐ２−６ａｋの下面における−Ｙ側の端部と部分Ｐ１−６ａｋの下面における＋Ｙ側の端部とを接続する。
【０１３１】
部分Ｐ２−６ａｋの膜厚Ｄｃ６２ｋは、部分Ｐ１−６ａｋの膜厚Ｄｃ６１ｋより大きく、半導体膜ＳＦ−６の膜厚Ｄｓ６より大きい（Ｄｃ６２ｋ＞Ｄｃ６１ｋ＞Ｄｓ６）。部分Ｐ２−６ａｋの上面は、部分Ｐ１−６ａｋの上面より基板２の表面２ａからの高さが高い。部分Ｐ２−６ａｋの上面と部分Ｐ１−６ａｋの上面との間には、ＺＸ方向に沿って延びた段差面Ｆ６２Ｕが介在し得る。段差面Ｆ６２Ｕは、部分Ｐ２−６ａｋの上面における−Ｙ側の端部と部分Ｐ１−６ａｋの上面における＋Ｙ側の端部とを接続する。部分Ｐ２−６ａｋの下面は、部分Ｐ１−６ａｋの下面より基板２の表面２ａからの高さが低い。部分Ｐ２−６ａｋの下面と部分Ｐ１−６ａｋの下面との間には、ＺＸ方向に沿って延びた段差面Ｆ６２Ｌが介在し得る。段差面Ｆ６２Ｌは、部分Ｐ２−６ａｋの下面における−Ｙ側の端部と部分Ｐ１−６ａｋの下面における＋Ｙ側の端部とを接続する。
【０１３２】
同様に、図示しないが、導体膜ＣＦ−６ｂｋは、部分Ｐ１−６ｂｋ及び部分Ｐ２−６ｂｋを有する。部分Ｐ１−６ｂｋは、半導体膜ＳＦ−６と部分Ｐ２−６ｂｋとの間に配されている。部分Ｐ１−６ｂｋは、半導体膜ＳＦ−６における−Ｙ側の側面に接触しながらＸ方向に棒状に延びている。部分Ｐ２−６ｂｋは、部分Ｐ２−６ｂｋにおける−Ｙ側の側面（部分Ｐ２−６ｂｋにおける半導体膜ＳＦ−６と反対側の側面）に接触しながらＸ方向に棒状に延びている。
【０１３３】
部分Ｐ１−６ｂｋの膜厚は、半導体膜ＳＦ−６の膜厚Ｄｓ６より大きい（部分Ｐ１−６ｂｋの膜厚＞Ｄｓ６）。部分Ｐ１−６ｂｋの上面は、部分Ｐ１−６ｂｋの上面より基板２の表面２ａからの高さが高い。部分Ｐ１−６ｂｋの上面と部分Ｐ１−６ｂｋの上面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。この段差面は、部分Ｐ１−６ｂｋの上面における−Ｙ側の端部と部分Ｐ１−６ｂｋの上面における＋Ｙ側の端部とを接続する。部分Ｐ１−６ｂｋの下面は、部分Ｐ１−６ｂｋの下面より基板２の表面２ａからの高さが低い。部分Ｐ１−６ｂｋの下面と部分Ｐ１−６ｂｋの下面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。この段差面は、部分Ｐ１−６ｂｋの下面における−Ｙ側の端部と部分Ｐ１−６ｂｋの下面における＋Ｙ側の端部とを接続する。
【０１３４】
部分Ｐ２−６ｂｋの膜厚は、部分Ｐ１−６ｂｋの膜厚より大きく、半導体膜ＳＦ−６の膜厚Ｄｓ６より大きい（部分Ｐ２−６ｂｋの膜厚＞部分Ｐ１−６ｂｋの膜厚＞Ｄｓ６）。部分Ｐ２−６ｂｋの上面は、部分Ｐ１−６ｂｋの上面より基板２の表面２ａからの高さが高い。部分Ｐ２−６ｂｋの上面と部分Ｐ１−６ｂｋの上面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。この段差面は、部分Ｐ２−６ｂｋの上面における−Ｙ側の端部と部分Ｐ１−６ｂｋの上面における＋Ｙ側の端部とを接続する。部分Ｐ２−６ｂｋの下面は、部分Ｐ１−６ｂｋの下面より基板２の表面２ａからの高さが低い。部分Ｐ２−６ｂｋの下面と部分Ｐ１−６ｂｋの下面との間には、ＺＸ方向に沿って延びた段差面が介在し得る。この段差面は、部分Ｐ２−６ｂｋの下面における−Ｙ側の端部と部分Ｐ１−６ｂｋの下面における＋Ｙ側の端部とを接続する。
【０１３５】
この構造により、導電層ＳＧＳＬｋの全体を半導体膜で形成する場合に比べて導電層ＳＧＳＬｋをさらに低抵抗化でき、導電層ＳＧＳＬｋにおける信号の伝搬遅延をさらに抑制できる。
【０１３６】
また、半導体装置１ｋの製造方法は、次の点で実施形態、実施形態の第１の変形例、及び実施形態の第３の変形例と異なる。図１４（ａ）〜図１４（ｄ）は、実施形態の第３の変形例に係る半導体装置１ｋの製造方法を示す工程断面図である。
【０１３７】
図４（ａ）〜図４（ｄ）、図５（ａ）に示す工程が実施形態と同様に行われ、図８（ａ）に示す工程が実施形態の第１の変形例と同様に行われ、図１１（ａ）に示す工程が実施形態の第２の変形例と同様に行われた後、図１４（ａ）に示す工程では、絶縁膜ＩＦ−１ｅ〜ＩＦ−６ｅ又は層間絶縁膜３ｅにおける凹部ＲＥ−１ｊ２〜ＲＥ−６ｊ２及び凹部ＲＥ−１ｉ〜ＲＥ−６ｉで露出された面をエッチングして、Ｚ方向（積層方向）における凹部ＲＥ−１ｋ２〜ＲＥ−６ｋ２の幅が半導体膜ＳＦ−１ｃ〜ＳＦ−６ｃの膜厚より大きくなり且つＺ方向（積層方向）における凹部ＲＥ−１ｋ１〜ＲＥ−６ｋ１の幅が凹部ＲＥ−１ｋ２〜ＲＥ−６ｋ２の幅より大きくなるように加工する。例えば、溝ＴＲを介して半導体膜ＳＦに対する絶縁膜ＩＦのエッチング選択比が高いエッチャントを供給し、凹部ＲＥ−１ｊ２〜ＲＥ−６ｊ２及び凹部ＲＥ−１ｉ〜ＲＥ−６ｉのそれぞれの内面をウェットエッチングする。あるいは、溝ＴＲを介して半導体膜ＳＦに対する絶縁膜ＩＦのエッチング選択比が高い処理ガスを供給し、等方性エッチングの条件で溝ＴＲを介して凹部ＲＥ−１ｊ２〜ＲＥ−６ｊ２及び凹部ＲＥ−１ｉ〜ＲＥ−６ｉのそれぞれの内面をドライエッチングする。これにより、凹部ＲＥ−１ｋ２〜ＲＥ−６ｋ２の内面における＋Ｚ側の面と−Ｚ側の面との間隔を広げることができ、凹部ＲＥ−１ｋ１〜ＲＥ−６ｋ１の内面における＋Ｚ側の面と−Ｚ側の面との間隔を広げることができる。すなわち、半導体膜ＳＦ−１〜ＳＦ−６の±Ｙ側の両端において階段状に間口が広げられた凹部が形成され得る。
【０１３８】
図１４（ｂ）に示す工程では、凹部ＲＥ−１ｋ２〜ＲＥ−６ｋ２と凹部ＲＥ−１ｋ１〜ＲＥ−６ｋ１とに導電物質を埋めて導体膜ＣＦ−１ａｋ〜ＣＦ−６ａｋ等を形成する。例えば、ＣＶＤ法等により基板２の全面にバリアメタル膜を堆積させ、ＣＭＰ法により上面を平坦化してバリアメタル膜における余分な部分を除去する。これにより、溝ＴＲの内側面と凹部ＲＥ−１ｋ２〜ＲＥ−６ｋ２の内面と凹部ＲＥ−１ｋ１〜ＲＥ−６ｋ１の内面とを覆うバリアメタル膜ＢＭａｋが形成される。バリアメタル膜ＢＭａｋは、金属に対するバリア性を有する物質を主成分とする材料で形成され、例えば、チタン窒化膜の単層で形成されてもよいし、チタン膜／チタン窒化膜の２層で形成されてもよい。ＰＶＤ法又はＣＶＤ法により基板２の全面にメタル膜を堆積させ、ＣＭＰ法により上面を平坦化し、凹部ＲＥ−１ｋ２〜ＲＥ−６ｋ２及び凹部ＲＥ−１ｋ１〜ＲＥ−６ｋ１におけるバリアメタル膜の内側にメタル膜ＭＦａｋを埋め込む。メタル膜ＭＦａｋは、金属を主成分とする材料で形成され、例えば、タングステンを主成分とする材料で形成されてもよいし、アルミニウムを主成分とする材料で形成されてもよい。
【０１３９】
これにより、半導体膜ＳＦ−１〜ＳＦ−６の側面に接触しながら棒状に延びた導体膜ＣＦ−１ａｋ〜ＣＦ−６ａｋ等がバリアメタル膜ＢＭａｋ／メタル膜ＭＦａｋの２層膜で形成される。すなわち、絶縁層ＩＦ−１、導電層ＳＧＳＬｋ、絶縁層ＩＦ−２、導電層ＷＬ−１ｋ、絶縁層ＩＦ−３、導電層ＷＬ−２ｋ、絶縁層ＩＦ−４、導電層ＷＬ−３ｋ、絶縁層ＩＦ−５、導電層ＷＬ−４ｋ、絶縁層ＩＦ−６、導電層ＳＧＤＬｋが順に積層され、各導電層ＳＧＳＬｋ，ＷＬ−１ｋ〜ＷＬ−４ｋ，ＳＧＤＬｋにおける半導体膜ＳＦ−１〜ＳＦ−６の両端の部分が導体膜ＣＦ−１ａｋ〜ＣＦ−６ａｋ，ＣＦ−１ｂｋ〜ＣＦ−６ｂｋ（図１２参照）で置き換わった構造の積層体ＳＳＴが形成される。
【０１４０】
なお、導体膜ＣＦ−１ａｋ〜ＣＦ−６ａｋにおいて、凹部ＲＥ−１ｋ２〜ＲＥ−６ｋ２にバリアメタル膜ＢＭａｋ／メタル膜ＭＦａｋが埋め込まれた領域が、半導体膜ＳＦ−１〜ＳＦ−６と均等な膜厚を有する部分Ｐ１に対応する。また、凹部ＲＥ−１ｉ〜ＲＥ−６ｉにバリアメタル膜ＢＭａｋ／メタル膜ＭＦａｋが埋め込まれた領域が、半導体膜ＳＦ−１〜ＳＦ−６及び部分Ｐ１より大きな膜厚を有するＰ２に対応する。
【０１４１】
図１４（ｃ）に示す工程では、バリアメタル膜ＢＭａｋ及びメタル膜ＭＦａｋにおける溝ＴＲの内側面に堆積された部分を選択的に除去する。例えば、絶縁膜ＩＦに対するバリアメタル膜ＢＭａｋ及びメタル膜ＭＦａｋのエッチング選択比が高い処理ガスを用いた異方性エッチングの条件で溝ＴＲの内側面をドライエッチングする。これにより、バリアメタル膜ＢＭａｋ及びメタル膜ＭＦａｋにおける溝ＴＲの内側面に堆積された部分を選択的に除去し、凹部ＲＥ−１ｋ２〜ＲＥ−６ｋ２内及び凹部ＲＥ−１ｋ１〜ＲＥ−６ｋ１内に導体膜ＣＦ−１ａｋ〜ＣＦ−６ａｋ等をバリアメタル膜ＢＭｋ／メタル膜ＭＦｋの２層膜で残すことができる。
【０１４２】
図１４（ｄ）に示す工程では、溝ＴＲ内に素子分離部ＳＴを形成する。例えば、溝ＴＲの内側面に絶縁物質を堆積させて、絶縁部材ＩＭ−１，ＩＭ−２を形成する。そして、溝ＴＲにおける絶縁部材ＩＭ−１，ＩＭ−２の内側に導電物質を堆積させて、電極部材ＳＥ−１を形成する。これにより、電極部材ＳＥ−１及び絶縁部材ＩＭ−１，ＩＭ−２を有する素子分離部ＳＴ−１２が溝ＴＲ内に形成される。
【０１４３】
このように、半導体装置１ｋにおいて、板状である半導体膜ＳＦの両端の部分を半導体膜ＳＦより厚い部分Ｐ１と半導体膜ＳＦよりさらに厚い（部分Ｐ１より厚い）部分Ｐ２とを有する導体膜ＣＦに置き換えて導電層ＳＧＳＬｋ，ＷＬ−１ｋ〜ＷＬ−４ｋ，ＳＧＤＬｋを構成する。これにより、半導体装置１ｋにおいて、例えばＯＰＯＰ構造を採用した場合に、導電層を容易に低抵抗化できる。
【０１４４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４５】
１，１ｉ，１ｊ，１ｋ  半導体装置、ＧＦ  ゲート絶縁膜、ＳＭ  半導体柱、ＳＳＴ  積層体。
【図１】
2019161093.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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