(57)【要約】【課題】一方のアームのスイッチング素子に対するオフ指令との間にデッドタイムを設けずに他方のアームのスイッチング素子にオン指令して損失を減らす。【解決手段】上アームのパワー半導体スイッチング素子ＱＵがターンオフを開始すると、下アームのパワー半導体スイッチング素子ＱＬに対応する正バイアス回路部３Ｌが、パワー半導体スイッチング素子ＱＵのターンオフの開始に伴う寄生コンデンサの蓄積電荷の放電を検出し、パワー半導体スイッチング素子ＱＬをターンオンさせる。このため、上アームのパワー半導体スイッチング素子ＱＵが寄生ダイオードの蓄積電荷の放電によりターンオフを完了したタイミングで、デッドタイムを挟まずに下アームのパワー半導体スイッチング素子ＱＬをターンオンさせることができる。よって、パワー半導体スイッチング素子ＱＵ，ＱＬのスイッチングによる損失を減らすことができる。【選択図】図１
2019115095.tif 000002
【特許請求の範囲】
【請求項１】
第１アームの第１スイッチング素子（ＱＵ（ＱＬ））と、
前記第１スイッチング素子（ＱＵ（ＱＬ））の制御端子からの放電を検知する検知部（３３Ｕ（３３Ｌ））と、
前記第１スイッチング素子（ＱＵ（ＱＬ））に制御信号を出力する第１駆動部（ＧＵ（ＧＬ））と、
前記第１スイッチング素子（ＱＵ（ＱＬ））と直列に接続した第２アームの第２スイッチング素子（ＱＬ（ＱＵ））と、
前記第１駆動部（ＧＵ（ＧＬ））が前記第１スイッチング素子（ＱＵ（ＱＬ））の制御端子に対する制御信号の出力を停止し、前記検知部（３３Ｕ（３３Ｌ））が前記第１スイッチング素子（ＱＵ（ＱＬ））の制御端子からの放電を検知したことを条件に、前記第２スイッチング素子（ＱＬ（ＱＵ））に制御信号を出力する第２駆動部（ＧＬ（ＧＵ））と、
を備えるスイッチングユニット。
【請求項２】
前記検知部（３３Ｕ（３３Ｌ））は、前記第１スイッチング素子（ＱＵ（ＱＬ））の制御端子からの放電電流を検知する請求項１記載のスイッチングユニット。
【請求項３】
前記検知部（３３Ｕ（３３Ｌ））は、前記第１駆動部（ＧＵ（ＧＬ））と前記第１スイッチング素子（ＱＵ（ＱＬ））の制御端子とを接続するラインを流れる前記放電電流を、該ラインから絶縁された状態で検知する請求項２記載のスイッチングユニット。
【請求項４】
前記検知部（３３Ｕ（３３Ｌ））は、前記第１スイッチング素子（ＱＵ（ＱＬ））の制御端子に対する制御信号の停止指令の発生から積算を開始した前記第１スイッチング素子（ＱＵ（ＱＬ））の制御端子からの放電電流の積算値に対応する物理量が所定値に達したことで、前記第１スイッチング素子（ＱＵ（ＱＬ））の制御端子からの放電を検知する請求項２又は３記載のスイッチングユニット。
【請求項５】
前記所定値は、前記第１スイッチング素子（ＱＵ（ＱＬ））の制御端子の寄生コンデンサの静電容量の７〜９割に対応する物理量である請求項４記載のスイッチングユニット。
【請求項６】
前記第２スイッチング素子（ＱＬ（ＱＵ））の制御端子に対する制御信号の停止指令を出力するコントローラ（Ｃ）をさらに備え、
前記第２駆動部（ＧＬ（ＧＵ））は、前記コントローラ（Ｃ）からの、前記第２スイッチング素子（ＱＬ（ＱＵ））の制御端子に対する制御信号の停止指令の出力により、前記第２スイッチング素子（ＱＬ（ＱＵ））に対する制御信号の出力を停止する、
請求項１、２、３、４又は５記載のスイッチングユニット。
【請求項７】
前記第２駆動部（ＧＬ（ＧＵ））は、前記コントローラ（Ｃ）からの、前記第１スイッチング素子（ＱＵ（ＱＬ））の制御端子に対する制御信号の停止指令の出力により、前記第１駆動部（ＧＵ（ＧＬ））が、前記第１スイッチング素子（ＱＵ（ＱＬ））の制御端子に対する制御信号の出力を停止し、前記検知部（３３Ｕ（３３Ｌ））が前記第１スイッチング素子（ＱＵ（ＱＬ））の制御端子からの放電を検知したことを条件に、前記第２スイッチング素子（ＱＬ（ＱＵ））に制御信号を出力する請求項６記載のスイッチングユニット。
【請求項８】
前記コントローラ（Ｃ）は、前記スイッチングユニットの起動時にのみ、前記第１スイッチング素子（ＱＵ（ＱＬ））の制御端子に対する制御信号の出力指令を前記第１駆動部（ＧＵ（ＧＬ））に出力する請求項６又は７記載のスイッチングユニット。
【請求項９】
前記第１スイッチング素子（ＱＵ（ＱＬ））の制御端子に対する制御信号の停止指令には、前記第１スイッチング素子（ＱＵ（ＱＬ））の制御端子に対する制御信号の出力指令のパルス信号のパルス幅よりも短いパルス幅のパルス信号が用いられる請求項８記載のスイッチングユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータやＤＣＤＣコンバータ等に用いられるスイッチングユニットに関する。
【背景技術】
【０００２】
上下のアームのスイッチング素子を駆動回路により駆動させるスイッチングユニットでは、両アームが短絡するのを防止するために、一方のアームのオフ指令から他方のアームのオン指令までの間にデッドタイムを設けている。このデッドタイムが短いほどスイッチングによる損失を減らせるので、デッドタイムを如何にして必要最小限の長さに短縮するかが重要となる。
【０００３】
上述したデッドタイムの短縮化は、各アームのスイッチング素子をオンオフさせるＰＷＭ制御信号の立ち上がり部分や立ち下がり部分に傾斜を与える負荷駆動装置においても提案されている。この負荷駆動装置は、ＰＷＭ制御信号に与える傾斜によって、急峻なオンオフ動作による電磁障害（EMI：Electro Magnetic Interference）ノイズの発生を抑制するというものである。そして、この提案では、ツェナーダイオードで発生させた定電流を用いて制御信号に傾斜を与えている。
【０００４】
この提案のようにツェナーダイオードを用いなくても、制御信号の傾斜は、例えば、制御信号の伝達経路上に抵抗やコンデンサを設ける方法でも与えることができる。しかし、この方法では、抵抗とコンデンサの充放電特性が電源電圧の大きさによって変わるので、この充放電特性を用いて制御信号に与える傾斜も電源電圧次第で変わってしまう。このため、傾斜を与えた制御信号のパルス幅が電源電圧の大きさによってばらついてしまい、このばらつきを考慮して決めなければならないデッドタイムを短縮することが困難になる。
【０００５】
これに対し、上述した提案のように、ツェナーダイオードで発生させた定電流を用いて制御信号に傾斜を与えれば、電源電圧の大きさに関係なくツェナーダイオードの定電流に応じて制御信号に傾斜を与えることができる。このため、電源電圧の大きさに関係なく制御信号に同じ傾斜を与えて制御信号のパルス幅を一定にし、そのパルス幅に合わせてデッドタイムを必要最小限の長さまで短縮することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２１９０１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、制御信号のパルス幅のばらつきが減ってデッドタイムが必要最低限の長さに短縮できたとしても、一方のアームのオフ指令から他方のアームのオン指令までの間にデッドタイムを設けることには変わりがない。
【０００８】
本発明は前記事情に鑑みなされたもので、本発明の目的は、一方のアームのスイッチング素子に対するオフ指令との間にデッドタイムを設けずに他方のアームのスイッチング素子にオン指令して損失を減らすことができるスイッチングユニットを提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の第１の態様によるスイッチングユニットは、
第１アームの第１スイッチング素子と、
前記第１スイッチング素子の制御端子からの放電を検知する検知部と、
前記第１スイッチング素子に制御信号を出力する第１駆動部と、
前記第１スイッチング素子と直列に接続した第２アームの第２スイッチング素子と、
前記第１駆動部が前記第１スイッチング素子の制御端子に対する制御信号の出力を停止し、前記検知部が前記第１スイッチング素子の制御端子への制御信号からの放電を検知したことを条件に、前記第２スイッチング素子に制御信号を出力する第２駆動部と、
を備える。
【発明の効果】
【００１０】
本発明によれば、一方のアームのスイッチング素子に対するオフ指令との間にデッドタイムを設けずに他方のアームのスイッチング素子にオン指令して損失を減らすことができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態に係るスイッチングユニットの要部を示す回路図である。
【図２】（ａ）は図１の電流積分・電流電圧変換回路の回路図、（ｂ）はＯＮ許可信号出力回路の回路図、（ｃ）は（ａ）の電流積分・電流電圧変換回路に追加可能な遅延回路の回路図である。
【図３】図１のスイッチングユニットの上アームオフ及び下アームオンの動作状態を示す回路図である。
【図４】図１のスイッチングユニットの上アームオフ及び下アームターンオフの動作状態を示す回路図である。
【図５】図１のスイッチングユニットの上アームターンオン及び下アームオフの動作状態を示す回路図である。
【図６】図１のスイッチングユニットの上アームオン及び下アームオフの動作状態を示す回路図である。
【図７】図１のスイッチングユニットの上アームターンオフ及び下アームオフの動作状態を示す回路図である。
【図８】図１のスイッチングユニットの上アームオフ及び下アームターンオンの動作状態を示す回路図である。
【図９】図１のスイッチングユニットの動作状態を示す回路図である。
【図１０】スイッチングユニットの一方のアームのオフ指令から他方のアームのオン指令までの間にデッドタイムを設ける場合に用いるＰＷＭ信号の生成過程を示すもので、（ａ）は負荷に供給する電力の電圧を示す供給電圧指令からその指令内容に応じたデューティのＰＷＭ信号を生成する過程の説明図、（ｂ）は（ａ）のＡ部についてＰＷＭ信号のオンオフ期間に応じたデューティを決定する過程の説明図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面を参照して説明する。図１は本発明の一実施形態に係るスイッチングユニットの要部を示す回路図である。図１に示す本実施形態のスイッチングユニットは、例えば電気自動車（ＥＶ）やハイブリッド車（ＨＥＶ）等の電動車両にインバータやＤＣＤＣコンバータとして搭載される。
【００１３】
そして、本実施形態のスイッチングユニットは、上アームと下アームのパワー半導体スイッチング素子ＱＵ，ＱＬ及びゲート駆動回路ＧＵ，ＧＬと、両ゲート駆動回路ＧＵ，ＧＬのコントローラＣとを有している。
【００１４】
なお、本実施形態では、上アーム及び下アームのうちどちらか一方が請求項中の第１アームに相当し、残る他方が請求項中の第２アームに相当している。
【００１５】
したがって、上アームが請求項中の第１アームに相当する場合は、上アームのパワー半導体スイッチング素子ＱＵが請求項中の第１スイッチング素子に相当し、下アームのパワー半導体スイッチング素子ＱＬが請求項中の第２スイッチング素子に相当することになる。同様に、上アームのゲート駆動回路ＧＵが請求項中の第１駆動部に相当し、下アームのゲート駆動回路ＧＬが請求項中の第２駆動部に相当することになる。
【００１６】
また、下アームが請求項中の第１アームに相当する場合は、上アームのパワー半導体スイッチング素子ＱＵが請求項中の第２スイッチング素子に相当し、下アームのパワー半導体スイッチング素子ＱＬが請求項中の第１スイッチング素子に相当することになる。同様に、上アームのゲート駆動回路ＧＵが請求項中の第２駆動部に相当し、下アームのゲート駆動回路ＧＬが請求項中の第１駆動部に相当することになる。
【００１７】
各アームのパワー半導体スイッチング素子ＱＵ，ＱＬは、それぞれＩＧＢＴ（Insulated Gate Bipolar Transistor 、絶縁ゲートバイポーラトランジスタ）によって構成されている。各パワー半導体スイッチング素子ＱＵ，ＱＬのゲート（請求項中の制御端子に相当）を流れるゲート電流は、電流センサ７Ｕ，７Ｌによって測定される。
【００１８】
なお、パワー半導体スイッチング素子ＱＵ，ＱＬのゲート電位は０Ｖを跨いで正負の両方にバイアスされる。このため、電流センサ７Ｕ，７Ｌは、ホール素子等を利用しパワー半導体スイッチング素子ＱＵ，ＱＬのゲートに対して非接触で通過電流を測定する。
【００１９】
各アームのゲート駆動回路ＧＵ，ＧＬは、ｎｐｎトランジスタＴｒＵ１，ＴｒＬ１及びｐｎｐトランジスタＴｒＵ２，ＴｒＬ２と、バイアス電源回路１Ｕ，１Ｌと、正バイアス回路部３Ｕ，３Ｌ及び逆バイアス回路部５Ｕ，５Ｌとを有している。
【００２０】
ｎｐｎトランジスタＴｒＵ１，ＴｒＬ１は、各アームのパワー半導体スイッチング素子ＱＵ，ＱＬのターンオン用のスイッチング素子であり、ｐｎｐトランジスタＴｒＵ２，ＴｒＬ２は、各アームのパワー半導体スイッチング素子ＱＵ，ＱＬのターンオフ用のスイッチング素子である。
【００２１】
バイアス電源回路１Ｕ，１Ｌは、パワー半導体スイッチング素子ＱＵ，ＱＬのターンオンやターンオフに必要な正負の各電位のバイアス電源を供給するものである。
【００２２】
バイアス電源回路１Ｕ，１Ｌは、トランスＴＵ，ＴＬの二次側に現れる交流電圧をダイオードＤＵ，ＤＬ及びコンデンサＣＵ，ＣＬで半波整流した正電位の直流電圧を、各アームのｎｐｎトランジスタＴｒＵ１，ＴｒＬ１側に印加する。また、バイアス電源回路１Ｕ，１Ｌは、トランスＴＵ，ＴＬの二次側に現れる交流電圧から得られる負電位の直流電圧を、ｐｎｐトランジスタＴｒＵ２，ＴｒＬ２側に印加する。
【００２３】
正バイアス回路部３Ｕ，３Ｌは、電流積分・電流電圧変換回路３１Ｕ，３１Ｌと、ＯＮ許可信号出力回路３３Ｕ，３３Ｌと、ＯＮラッチ回路３５Ｕ，３５Ｌとを有している。
【００２４】
電流積分・電流電圧変換回路３１Ｕ，３１Ｌは、図２（ａ）の回路図に示すように、積分回路３１１Ｕ，３１１Ｌとオペアンプ３１３Ｕ，３１３Ｌとを有している。
【００２５】
上アームの積分回路３１１Ｕは、下アームのパワー半導体スイッチング素子ＱＬの寄生コンデンサがターンオフの開始から蓄積電荷を放出するすることでゲートを流れるゲート電流の積算値を、下アームの電流センサ７Ｌによる測定値を用いて算出する。
【００２６】
下アームの積分回路３１１Ｌも同様に、上アームのパワー半導体スイッチング素子ＱＵの寄生コンデンサがターンオフの開始から蓄積電荷を放出するすることでゲートを流れるゲート電流の積算値を、上アームの電流センサ７Ｕによる測定値を用いて算出する。
【００２７】
ここで、各パワー半導体スイッチング素子ＱＵ，ＱＬのオン中に寄生コンデンサに蓄積される電荷量Ｑｇｉｎは、寄生コンデンサの静電容量がＣｇ、パワー半導体スイッチング素子ＱＵ，ＱＬのオン中にバイアスされているゲート電圧がＶｇであるものとすると、Ｑｇｉｎ＝Ｃｇ×Ｖｇとなる。
【００２８】
一方、各パワー半導体スイッチング素子ＱＵ，ＱＬのターンオフの開始により寄生コンデンサが放出する電荷量Ｑｇｏｕｔは、ゲートを流れるゲート電流Ｉｇの時間積分（∫Ｉｇ×ｄｔ）となる。
【００２９】
このため、寄生コンデンサの放出電荷量Ｑｇｏｕｔが増えて、その分だけ寄生コンデンサの蓄積電荷量Ｑｇｉｎが減ると、上述したＱｇｉｎ＝Ｃｇ×Ｖｇの関係式から、ターンオフが開始されたパワー半導体スイッチング素子ＱＵ，ＱＬのゲート電圧Ｖｇが低下することになる。
【００３０】
そして、パワー半導体スイッチング素子ＱＵ，ＱＬのターンオフの開始からの寄生コンデンサの放出電荷量Ｑｇｏｕｔが、パワー半導体スイッチング素子ＱＵ，ＱＬの直前のオン中に蓄積された電荷量Ｑｇｉｎと同じ量に達して、ゲート電圧Ｖｇが０Ｖまで下がると、パワー半導体スイッチング素子ＱＵ，ＱＬのエミッタ−コレクタ間のテール電流がなくなり、ターンオフが完了したことになる。
【００３１】
そこで、本実施形態のスイッチングユニットでは、各パワー半導体スイッチング素子ＱＵ，ＱＬのターンオフの開始からのゲート電流の積算値を、積分回路３１１Ｕ，３１１Ｌにおいて算出する。
【００３２】
そして、算出したゲート電流の積算値（の増幅値）を、ターンオフが開始されたパワー半導体スイッチング素子ＱＵ，ＱＬの直前のオン中に寄生コンデンサに蓄積された電荷量Ｑｇｉｎを基準にしたしきい値（後述する基準電圧Ｖｒｅｆ）と比較する。
【００３３】
この比較により、パワー半導体スイッチング素子ＱＵ，ＱＬのターンオフが完了したことの目安として、パワー半導体スイッチング素子ＱＵ，ＱＬの直前のオン中に寄生コンデンサに蓄積された電荷が放電されたことを検出することができる。
【００３４】
なお、各アームの積分回路３１１Ｕ，３１１Ｌが算出する電流積算値は、コントローラＣが後述する逆バイアス回路部５Ｕ，５Ｌにパワー半導体スイッチング素子ＱＵ，ＱＬのターンオフ指令信号を出力するとリセットされる。
【００３５】
オペアンプ３１３Ｕ，３１３Ｌは、積分回路３１１Ｕ，３１１Ｌが算出する電流積算値を増幅して、電流積算値に対応する電圧値を出力する。
【００３６】
ＯＮ許可信号出力回路３３Ｕ，３３Ｌは、図２（ｂ）の回路図に示すように、反転増幅回路３３１Ｕ，３３１Ｌと反転回路３３３Ｕ，３３３Ｌとを有している。
【００３７】
ここで、上アームが請求項中の第１アームに相当する場合は、上アームのＯＮ許可信号出力回路３３Ｕが請求項中の検知部に相当し、下アームが請求項中の第１アームに相当する場合は、下アームのＯＮ許可信号出力回路３３Ｌが請求項中の検知部に相当することになる。
【００３８】
反転増幅回路３３１Ｕ，３３１Ｌは、オペアンプ３１３Ｕ，３１３Ｌの出力を基準電圧Ｖｒｅｆと比較しその差分を増幅する。
【００３９】
そして、図１に示す上アームの電流積分・電流電圧変換回路３１Ｕでは、図２（ａ）の積分回路３１１Ｕが算出した下アームのパワー半導体スイッチング素子ＱＬのターンオフの開始からのゲート電流の積算値を、オペアンプ３１３Ｕ，３１３Ｌのゲインで増幅した電位が、基準電圧Ｖｒｅｆに達すると、反転回路３３３Ｕの出力がローレベル（Ｌ）からハイレベル（Ｈ）に反転する。
【００４０】
ハイレベル（Ｈ）に反転した反転回路３３３Ｕの出力は、下アームのパワー半導体スイッチング素子ＱＬのターンオフに伴う寄生コンデンサの放電を検出したことを示すＯＮ許可信号として、ＯＮラッチ回路３５Ｕに入力される。
【００４１】
同様に、図１に示す下アームの電流積分・電流電圧変換回路３１Ｌでは、図２（ａ）の積分回路３１１Ｌが算出した上アームのパワー半導体スイッチング素子ＱＵのターンオフの開始からのゲート電流の積算値を、オペアンプ３１３Ｕ，３１３Ｌのゲインで増幅した電位が、基準電圧Ｖｒｅｆに達すると、反転回路３３３Ｌの出力がローレベル（Ｌ）からハイレベル（Ｈ）に反転する。
【００４２】
ハイレベル（Ｈ）に反転した反転回路３３３Ｌの出力は、上アームのパワー半導体スイッチング素子ＱＵのターンオフに伴う寄生コンデンサの放電を検出したことを示すＯＮ許可信号として、ＯＮラッチ回路３５Ｌに入力される。
【００４３】
なお、パワー半導体スイッチング素子ＱＵ，ＱＬのゲートを流れるゲート電流の積算値が増加するペースは、ゲート電流の積算値が、ターンオフが開始されたパワー半導体スイッチング素子ＱＵ，ＱＬの寄生ダイオードの静電容量の１００％に近づくほど飽和して遅くなる。
【００４４】
このため、基準電圧Ｖｒｅｆは、ターンオフが開始されたパワー半導体スイッチング素子ＱＵ，ＱＬの寄生ダイオードの静電容量の１００％に近い値を基準に決定することが望ましい。具体的には、寄生ダイオードの静電容量の７０％以上の任意の値、好ましくは、寄生ダイオードの静電容量の７０％〜９０％の間の任意の値）を、電流積分・電流電圧変換回路３１Ｕ，３１Ｌのオペアンプ３１３Ｕ，３１３Ｌのゲインで増幅した電位を、基準電圧Ｖｒｅｆとすることができる。
【００４５】
そして、本実施形態では、パワー半導体スイッチング素子ＱＵ，ＱＬの寄生ダイオードの静電容量の８０％の値を、電流積分・電流電圧変換回路３１Ｕ，３１Ｌのオペアンプ３１３Ｕ，３１３Ｌのゲインで増幅した電位を、基準電圧Ｖｒｅｆとしている。
【００４６】
ここで、パワー半導体スイッチング素子ＱＵ，ＱＬの寄生ダイオードの静電容量は、ターンオフを開始したパワー半導体スイッチング素子ＱＵ，ＱＬがターンオフの完了までにゲートから放出する寄生ダイオードの電荷量Ｑｇｏｕｔと同じである。
【００４７】
このため、本実施形態では、ターンオフが開始されたパワー半導体スイッチング素子ＱＵ，ＱＬの直前のオン中に寄生コンデンサに蓄積された電荷量Ｑｇｉｎの８０％が、ターンオフの開始後に放出されたことを、パワー半導体スイッチング素子ＱＵ，ＱＬのターンオフが完了したことの目安となる、寄生コンデンサの蓄積電荷が放電されたこととして検出していることになる。
【００４８】
なお、ゲート電流の積算値をオペアンプ３１３Ｕ，３１３Ｌのゲインで増幅した電位が基準電圧Ｖｒｅｆに達してから一定時間が経過した後の時点で、パワー半導体スイッチング素子ＱＵ，ＱＬのターンオフに伴う寄生コンデンサの放電が検出され、反転回路３３３Ｌの出力がローレベル（Ｌ）からハイレベル（Ｈ）に反転するように構成してもよい。
【００４９】
その場合は、図２（ａ）の積分回路３１１Ｕ，３１１Ｌとオペアンプ３１３Ｕ，３１３Ｌとの間、又は、オペアンプ３１３Ｕ，３１３Ｌの後段に、図２（ｃ）の回路図に示す遅延回路３１５Ｕ，３１５Ｌを設ける。
【００５０】
遅延回路３１５Ｕ，３１５Ｌを設ける場合は、積分回路３１１Ｕ，３１１Ｌが算出したゲート電流の積算値が、寄生ダイオードの静電容量の８０％に達した時点から、遅延回路３１５Ｕ，３１５Ｌの時定数で決まる遅延時間（例えば０．５μｓ）が経過すると、ＯＮ許可信号出力回路３３Ｕ，３３ＬからＯＮラッチ回路３５ＵにＯＮ許可信号が入力される。
【００５１】
そのようにすれば、ゲート電流の積算値が寄生ダイオードの静電容量の８０％に達した後、さらに１００％に近づくまで長時間待つことなく、かつ、パワー半導体スイッチング素子ＱＵ，ＱＬのターンオフの完了がより確実になった時点で、パワー半導体スイッチング素子ＱＵ，ＱＬのターンオフに伴う寄生コンデンサの放電が検出されるようにすることができる。
【００５２】
ＯＮラッチ回路３５Ｕ，３５Ｌは、ハイレベル（Ｈ）のＯＮ許可信号が対応するＯＮラッチ回路３５Ｕ，３５Ｌから入力されると、対応するアームのｎｐｎトランジスタＴｒＵ１，ＴｒＬ１及びｐｎｐトランジスタＴｒＵ２，ＴｒＬ２のベースを、正のバイアスがかかった状態にラッチする。
【００５３】
これにより、対応するアームのパワー半導体スイッチング素子ＱＵ，ＱＬのゲートにｎｐｎトランジスタＴｒＵ１，ＴｒＬ１を通じて正のバイアスがかかる。この状態は、請求項中の制御端子に対する制御信号の出力が行われている状態に相当する。そして、正のバイアスがゲートにかかったパワー半導体スイッチング素子ＱＵ，ＱＬがターンオンする。
【００５４】
なお、上アームのＯＮラッチ回路３５Ｕは、不図示のイグニッションスイッチのオンに伴うＯＮ許可信号（請求項中の制御信号の出力指令に相当）がコントローラＣから入力された場合にも、上アームのｎｐｎトランジスタＴｒＵ１及びｐｎｐトランジスタＴｒＵ２のベースを、正のバイアスがかかった状態にラッチする。これにより、上アームのパワー半導体スイッチング素子ＱＵがターンオンする。
【００５５】
逆バイアス回路部５Ｕ，５Ｌは、フォトカプラ５１Ｕ，５１Ｌと反転回路５３Ｕ，５３Ｌとを有している。反転回路５３Ｕ，５３ＬにはコントローラＣからのＯＦＦ指令信号（請求項中の制御信号の停止指令に相当）がフォトカプラ５１Ｕ，５１Ｌを介して入力される。
【００５６】
ＯＦＦ指令信号が入力された反転回路５３Ｕ，５３Ｌは、対応するアームのｎｐｎトランジスタＴｒＵ１，ＴｒＬ１及びｐｎｐトランジスタＴｒＵ２，ＴｒＬ２のベースに逆バイアスをかける。この状態は、請求項中の制御端子に対する制御信号の出力が停止されている状態に相当する。そして、逆バイアスがゲートにかかったパワー半導体スイッチング素子ＱＵ，ＱＬがターンオフする。
【００５７】
ｎｐｎトランジスタＴｒＵ１，ＴｒＬ１及びｐｎｐトランジスタＴｒＵ２，ＴｒＬ２のベースに反転回路５３Ｕ，５３Ｌが逆バイアスをかけると、それまでＯＮラッチ回路３５Ｕ，３５Ｌによりかけられていた正バイアスのラッチが解除される。
【００５８】
なお、反転回路５３Ｕ，５３Ｌは、バイアス電源回路１Ｕ，１Ｌから正負の各電位のバイアス電源が印加されるｎｐｎトランジスタＴｒＵ１，ＴｒＬ１及びｐｎｐトランジスタＴｒＵ２，ＴｒＬ２のベースに接続されている。このため、反転回路５３Ｕ，５３ＬとコントローラＣとの間は電気的に絶縁させる必要がある。そこで、コントローラＣからのＯＦＦ指令信号を、フォトカプラ５１Ｕ，５１Ｌを介して反転回路５３Ｕ，５３Ｌに非接触で入力させるようにしている。
【００５９】
そして、コントローラＣは、イグニッションスイッチがオンされた時に、スイッチングユニットを動作させるために、フォトカプラ５１Ｕ，５１Ｌのどちらか一方に対してＯＮ許可信号を出力する。
【００６０】
また、コントローラＣは、イグニッションスイッチがＯＮしている間、パワー半導体スイッチング素子ＱＵ，ＱＬを交互にターンオフさせるために、上述したＯＦＦ指令信号を、各パワー半導体スイッチング素子ＱＵ，ＱＬのターンオフ周期の半分の時間毎に、フォトカプラ５１Ｕ，５１Ｌに対して交互に出力する。
【００６１】
さらに、コントローラＣは、イグニッションスイッチがＯＦＦされた時に、パワー半導体スイッチング素子ＱＵ，ＱＬが短絡しないように両パワー半導体スイッチング素子ＱＵ，ＱＬをオフさせるために、フォトカプラ５１Ｕ，５１Ｌの両方に対して、上述したＯＦＦ指令信号を同時に出力する。
【００６２】
以上に説明した本実施形態のスイッチングユニットでは、各アームのパワー半導体スイッチング素子ＱＵ，ＱＬが、他方のアームのパワー半導体スイッチング素子ＱＵ，ＱＬのターンオフに伴う寄生コンデンサの蓄積電荷の放電の検出をトリガとしてターンオンされる。一方、各アームのパワー半導体スイッチング素子ＱＵ，ＱＬのターンオフは、コントローラＣが出力するＯＦＦ指令信号をトリガとして行われる。
【００６３】
したがって、例えば図３の回路図に示すように、上アームのパワー半導体スイッチング素子ＱＵがオフ、下アームのパワー半導体スイッチング素子ＱＬがオンの状態で、コントローラＣから下アームの逆バイアス回路部５ＬにＯＦＦ指令信号が出力されると、図４の回路図に示すように、下アームのパワー半導体スイッチング素子ＱＬがターンオフを開始する。
【００６４】
すると、ターンオフを開始した下アームのパワー半導体スイッチング素子ＱＬのゲート電流の積算値が電流センサ７Ｌ及び上アームの正バイアス回路部３Ｕの電流積分・電流電圧変換回路３１Ｕで算出される。そして、ゲート電流の積算値がパワー半導体スイッチング素子ＱＬの寄生コンデンサの静電容量の８０％に達して、図５の回路図に示すように、ＯＮ許可信号出力回路３３ＵからＯＮラッチ回路３５ＵにＯＮ許可信号が出力されると、上アームのパワー半導体スイッチング素子ＱＵがターンオンする。
【００６５】
また、図６の回路図に示すように、上アームのパワー半導体スイッチング素子ＱＵがオン、下アームのパワー半導体スイッチング素子ＱＬがオフの状態で、コントローラＣから上アームの逆バイアス回路部５ＵにＯＦＦ指令信号が出力されると、図７の回路図に示すように、上アームのパワー半導体スイッチング素子ＱＬがターンオフを開始する。
【００６６】
すると、ターンオフを開始した上アームのパワー半導体スイッチング素子ＱＵのゲート電流の積算値が電流センサ７Ｕ及び下アームの正バイアス回路部３Ｌの電流積分・電流電圧変換回路３１Ｌで算出される。そして、ゲート電流の積算値がパワー半導体スイッチング素子ＱＵの寄生コンデンサの静電容量の８０％に達して、図８の回路図に示すように、ＯＮ許可信号出力回路３３ＬからＯＮラッチ回路３５ＬにＯＮ許可信号が出力されると、下アームのパワー半導体スイッチング素子ＱＬがターンオンする。
【００６７】
なお、電動車両の不図示のイグニッションスイッチがオンされる時点では、電動車両が駐車状態であるため各アームのパワー半導体スイッチング素子ＱＵ，ＱＬがいずれもオフの状態にある。このため、一方のパワー半導体スイッチング素子ＱＵ，ＱＬのターンオフによるゲートの放電検出をトリガにして他方のパワー半導体スイッチング素子ＱＵ，ＱＬをターンオンさせることができない。
【００６８】
そこで、イグニッションスイッチのオン時には、図９の回路図に示すように、ＯＮ許可信号出力回路３３Ｕ，３３Ｌに代わってコントローラＣが、対応するＯＮラッチ回路３５Ｕ，３５ＬにＯＮ許可信号を出力する。この場合のＯＮ許可信号の出力先はＯＮラッチ回路３５Ｕ，３５Ｌのうちどちらか一方でよい。図９では、イグニッションスイッチのオン時にコントローラＣがＯＮラッチ回路３５ＵにＯＮ許可信号を出力する場合を示している。
【００６９】
そして、本実施形態のスイッチングユニットでは、各アームのパワー半導体スイッチング素子ＱＵ，ＱＬが、対応するアームのＯＮ許可信号出力回路３３Ｕ，３３ＬからのＯＮ許可信号やコントローラＣからのＯＦＦ指令信号をトリガとしてターンオン及びターンオフされる。このため、ＯＮ許可信号やＯＦＦ指令信号をターンオンからターンオフまでの期間中やターンオフからターンオンまでの期間中出力し続ける必要がない。
【００７０】
これに対し、従来のように、一方のアームのオフ指令から他方のアームのオン指令までの間にデッドタイムを設ける場合には、アームのオン期間中とオフ期間中とで信号レベルが異なるＰＷＭ信号をコントローラＣが出力する必要がある。
【００７１】
ここで、ＰＷＭ信号によって各アームのパワー半導体スイッチング素子ＱＵ，ＱＬをオンオフさせる場合について、図１０を参照して説明する。図１０はスイッチングユニットの一方のアームのオフ指令から他方のアームのオン指令までの間にデッドタイムを設ける場合にコントローラＣが出力するＰＷＭ信号の生成過程を示す説明図である。
【００７２】
なお、図１０（ａ）は負荷に供給する電力の電圧を示す供給電圧指令からその指令内容に応じたデューティのＰＷＭ信号を生成する過程の説明図、（ｂ）は（ａ）のＡ部についてＰＷＭ信号のオンオフ期間に応じたデューティを決定する過程の説明図である。
【００７３】
例えば、パワー半導体スイッチング素子ＱＵ，ＱＬを介して不図示の負荷に、図１０（ａ）の説明図に示す供給指令電圧Ｖのような交流電力を供給する場合は、三角波のキャリアＴと供給指令電圧Ｖとの比較でＰＷＭ信号のオン期間及びオフ期間を決定する。
【００７４】
即ち、図１０（ａ）のＡ部を拡大した図１０（ｂ）の説明図に示すように、キャリアＴが供給指令電圧Ｖ以下となる部分をＰＷＭ信号のオン期間とし、キャリアＴが供給指令電圧Ｖを超える部分をＰＷＭ信号のオフ期間とする。
【００７５】
したがって、コントローラＣが出力するＰＷＭ信号をコントローラＣと非接触のフォトカプラ５１Ｕ，５１Ｌで受け取ってゲート駆動回路ＧＵ，ＧＬに出力するためには、フォトカプラ５１Ｕ，５１Ｌを常時通電状態で運用する必要があり、フォトカプラ５１Ｕ，５１Ｌの消費電力が嵩んでしまう。
【００７６】
一方、本実施形態のスイッチングユニットでは、コントローラＣがＯＦＦ指令信号を出力する期間だけ逆バイアス回路部５Ｕ，５Ｌのフォトカプラ５１Ｕ，５１Ｌを通電して運用すればよいので、フォトカプラ５１Ｕ，５１Ｌの消費電力を抑えることができる。
【００７７】
ここで、コントローラＣはＯＦＦ指令信号だけでなく、イグニッションスイッチがオンされたときにＯＮ許可信号も出力する。このため、例えばＯＦＦ指令信号のパルス幅をＯＮ許可信号よりも短くして、ＯＮ許可信号と区別できるようにしてもよい。
【００７８】
以上に説明した本実施形態のスイッチングユニットによれば、一方のアームのパワー半導体スイッチング素子ＱＵ，ＱＬがターンオフを開始すると、他方のアームのパワー半導体スイッチング素子ＱＵ，ＱＬに対応する正バイアス回路部３Ｕ，３Ｌが、一方のアームのパワー半導体スイッチング素子ＱＵ，ＱＬのターンオフの開始に伴う寄生コンデンサの蓄積電荷の放電を検出し、他方のアームのパワー半導体スイッチング素子ＱＵ，ＱＬをターンオンさせる構成とした。
【００７９】
このため、一方のアームのパワー半導体スイッチング素子ＱＵ，ＱＬが寄生ダイオードの蓄積電荷の放電によりターンオフを完了したタイミングで、デッドタイムを挟まずに他方のアームのパワー半導体スイッチング素子ＱＵ，ＱＬをターンオンさせることができる。よって、パワー半導体スイッチング素子ＱＵ，ＱＬのスイッチングによる損失を減らすことができる。
【００８０】
なお、パワー半導体スイッチング素子ＱＵ，ＱＬのゲート電流を測定する電流センサ７Ｕ，７Ｌを活用して、パワー半導体スイッチング素子ＱＵ，ＱＬのゲート酸化膜の破壊によりゲート−コレクタ間がショートしたときにこれを電流センサ７Ｕ，７Ｌの測定結果から検出する構成としてもよい。
【００８１】
その場合は、例えば、少なくとも一方のパワー半導体スイッチング素子ＱＵ，ＱＬのゲート酸化膜破壊を検出した場合に、少なくとも検出対象のパワー半導体スイッチング素子ＱＵ，ＱＬに対応するフォトカプラ５１Ｕ，５１Ｌに対して、コントローラＣからＯＦＦ指令信号を出力するようにしてもよい。そのように構成すれば、ゲート酸化膜の破壊を検出した場合に、少なくとも検出対象のパワー半導体スイッチング素子ＱＵ，ＱＬをターンオフさせることができる。
【産業上の利用可能性】
【００８２】
本発明は、インバータやＤＣＤＣコンバータ等に用いられるスイッチングユニットにおいて利用することができる。
【符号の説明】
【００８３】
１Ｕ，１Ｌ  バイアス電源回路
３Ｕ，３Ｌ  正バイアス回路部
５Ｕ，５Ｌ  逆バイアス回路部
７Ｕ，７Ｌ  電流センサ
３１Ｕ，３１Ｌ  電流積分・電流電圧変換回路
３３Ｕ，３３Ｌ  ＯＮ許可信号出力回路（検知部）
３５Ｕ，３５Ｌ  ＯＮラッチ回路
５１Ｕ，５１Ｌ  フォトカプラ
５３Ｕ，５３Ｌ  反転回路
３１１Ｕ，３１１Ｌ  積分回路
３１３Ｕ，３１３Ｌ  オペアンプ
３１５Ｕ，３１５Ｌ  遅延回路
３３１Ｕ，３３１Ｌ  反転増幅回路
３３３Ｕ，３３３Ｌ  反転回路
Ｃ  コントローラ
ＣＵ，ＣＬ  コンデンサ
ＤＵ，ＤＬ  ダイオード
ＧＵ，ＧＬ  ゲート駆動回路（第１駆動部、第２駆動部）
ＱＵ，ＱＬ  パワー半導体スイッチング素子（第１スイッチング素子、第２スイッチング素子）
Ｔ  キャリア
ＴｒＵ１，ＴｒＬ１  ｎｐｎトランジスタ
ＴｒＵ２，ＴｒＬ２  ｐｎｐトランジスタ
ＴＵ，ＴＬ  トランス
Ｖ  供給指令電圧
Ｖｒｅｆ  基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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