(57)【要約】【課題】入力される信号が高速な場合でも出力波形の乱れの小さい入力回路を実現する。【解決手段】入力差動対１１及び電流源１２を有するＣＭＯＳ型のオペアンプ１と、入力差動対１１に並列接続された１つ以上の入力差動対２と、入力差動対２毎に設けられ、当該入力差動対２を駆動させる電流源３と、入力差動対１１及び入力差動対２に入力された電圧の高低により、電流源１２及び電流源３のうちの駆動させる電流源を選択する電流源選択回路４とを備えた。【選択図】図２
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【特許請求の範囲】
【請求項１】
入力差動対、及び当該入力差動対を駆動させる電流源を有するＣＭＯＳ型のオペアンプと、
前記入力差動対に並列接続された１つ以上の第２の入力差動対と、
前記第２の入力差動対毎に設けられ、当該第２の入力差動対を駆動させる第２の電流源と、
前記入力差動対及び前記第２の入力差動対に入力された電圧の高低により、前記電流源及び前記第２の電流源のうちの駆動させる電流源を選択する電流源選択回路と
を備えた入力回路。
【請求項２】
前記入力差動対及び前記第２の入力差動対に入力される電圧の差動成分を増幅する差動増幅回路を備え、
前記電流源選択回路は、前記差動増幅回路により増幅された差動成分により、前記電流源及び前記第２の電流源のうちの駆動させる電流源を選択する
ことを特徴とする請求項１記載の入力回路。
【請求項３】
前記入力差動対は、ゲート端子が非反転入力端子となる第１のＭＯＳトランジスタ及びゲート端子が反転入力端子となる第２のＭＯＳトランジスタから成り、
前記第２の入力差動対は、単一であり、ドレイン端子が前記第１のＭＯＳトランジスタのドレイン端子に接続された第３のＭＯＳトランジスタ及びドレイン端子が前記第２のＭＯＳトランジスタのドレイン端子に接続された第４のＭＯＳトランジスタから成り、
前記オペアンプは、出力端子が前記第２のＭＯＳトランジスタのゲート端子及び前記第４のＭＯＳトランジスタのゲート端子に接続され、
前記第１のＭＯＳトランジスタのゲート端子及び前記第３のＭＯＳトランジスタのゲート端子のうちの一方には基準電圧が入力され、他方には信号が入力される
ことを特徴とする請求項１又は請求項２記載の入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、信号が入力される入力回路に関する。
【背景技術】
【０００２】
近接スイッチ等のように発振回路を用いたセンサ機器では、発振回路から出力された発振信号の電圧振幅の変化を検出することで検出体の接近を判定している。このセンサ機器において、発振信号をＡＤ変換するにあたり、要求レートが発振周波数に対して遅い場合には、発振信号を整流してローパスフィルタ等で平滑化することでＡＤ変換を行う。
【０００３】
ここで、入力された信号を整流する回路の一例として、オペアンプ及びダイオードを用いた半波整流回路（理想ダイオード回路と呼ばれる）が考えられる。この理想ダイオード回路の構成例を図７に示す。なお、図７Ａは入力された信号の正側の波形のみを出力する半波整流回路を示し、図７Ｂは入力された信号の負側の波形のみを出力する半波整流回路を示している。
また、図７とは構成が異なるが、特許文献１，２にも、オペアンプ及びダイオードを用いた半波整流回路が示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１９９３２０号公報
【特許文献２】特開平７−４６８４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のような従来の半波整流回路では、オペアンプのフィードバックによる仮想短絡の効果によりダイオードの順方向電圧の誤差をキャンセルできる。その結果、従来の半波整流回路では、ダイオードのみの半波整流回路と比較して、振幅誤差を小さくできる。
しかしながら、従来の半波整流回路では、入力された信号の電圧と基準電圧の高低が切替わる度にダイオードの導通状態が変化し、フィードバックループが切れる（又は切替わる）ため、その度にオペアンプの出力電圧が急変するという課題がある。このとき、図８に示すように、出力波形に歪が生じ、平滑化したときの誤差となり得る。なお図８において、符号８０１は従来の半波整流回路に入力された１ＭＨｚの信号を示し、符号８０２は従来の半波整流回路から出力された信号を示している。この歪を小さくするためには、オペアンプのスルーレートを入力波形に対して十分速く設計する必要がある。そのため、入力される信号が高速である場合、整流を行うことが難しい。
【０００６】
この発明は、上記のような課題を解決するためになされたもので、入力される信号が高速な場合でも出力波形の乱れの小さい入力回路を提供することを目的としている。
【課題を解決するための手段】
【０００７】
この発明に係る入力回路は、入力差動対、及び当該入力差動対を駆動させる電流源を有するＣＭＯＳ型のオペアンプと、入力差動対に並列接続された１つ以上の第２の入力差動対と、第２の入力差動対毎に設けられ、当該第２の入力差動対を駆動させる第２の電流源と、入力差動対及び第２の入力差動対に入力された電圧の高低により、電流源及び第２の電流源のうちの駆動させる電流源を選択する電流源選択回路とを備えたことを特徴とする。
【発明の効果】
【０００８】
この発明によれば、上記のように構成したので、入力される信号が高速な場合でも出力波形の乱れの小さい入力回路を実現できる。
【図面の簡単な説明】
【０００９】
【図１】この発明の実施の形態１に係る半波整流回路の構成例を示す図である。
【図２】この発明の実施の形態１に係る信号選択機能付きオペアンプの構成例を示す図である。
【図３】この発明の実施の形態１に係る半波整流回路と従来の半波整流回路に対して１ＭＨｚの信号を入力した場合での出力波形の一例を示す図である。
【図４】この発明の実施の形態１に係る信号選択機能付きオペアンプの別の構成例を示す図である。
【図５】この発明の実施の形態１に係る信号選択機能付きオペアンプの別の構成例を示す図である。
【図６】この発明の実施の形態１に係る信号選択機能付きオペアンプの別の構成例を示す図である。
【図７】図７Ａ、図７Ｂは、従来の半波整流回路の構成例を示す図である。
【図８】従来の半波整流回路に対して１ＭＨｚの信号を入力した場合での出力波形の一例を示す図である。
【発明を実施するための形態】
【００１０】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。
実施の形態１．
図１はこの発明の実施の形態１に係る半波整流回路の構成例を示す図である。
半波整流回路は、入力された信号を整流する。この半波整流回路は、図１に示すように、信号選択機能付きオペアンプ（入力回路）１０を備えている。
【００１１】
信号選択機能付きオペアンプ１０は、入力された信号及び基準電圧のうちの一方を増幅する。この信号選択機能付きオペアンプ１０は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のオペアンプであり、１つの反転入力端子、複数の非反転入力端子、及び、１つの出力端子を有している。
半波整流回路に用いられる信号選択機能付きオペアンプ１０では、非反転入力端子は２つである。そして、反転入力端子は出力端子に接続され、２つの非反転入力端子のうちの一方には信号が入力され、他方には基準電圧が入力される。図１では、２つの非反転入力端子のうちの一方に交流電圧源が接続され、他方に基準電圧が接続された場合を示している。
【００１２】
以下では、まず、入力された信号の正側の波形のみを出力する半波整流回路について示す。
【００１３】
信号選択機能付きオペアンプ１０は、図２に示すように、オペアンプ１、入力差動対（第２の入力差動対）２、電流源（第２の電流源）３及び電流源選択回路４を備えている。
【００１４】
オペアンプ１は、従来から知られている一般的なＣＭＯＳ型のオペアンプである。このオペアンプ１は、入力差動対１１、電流源１２、能動負荷１３及び出力段１４を有している。
【００１５】
入力差動対１１は、演算増幅用の差動対である。この入力差動対１１は、ＮＭＯＳトランジスタであるＭＯＳトランジスタ（第１のＭＯＳトランジスタ）１１１、及び、ＮＭＯＳトランジスタであるＭＯＳトランジスタ（第２のＭＯＳトランジスタ）１１２を有している。
【００１６】
ＭＯＳトランジスタ１１１のゲート端子は、上記２つの非反転入力端子のうちの一方に対応している。
ＭＯＳトランジスタ１１２のゲート端子は、上記反転入力端子に対応している。
【００１７】
電流源１２は、入力差動対１１を駆動させる。この電流源１２は、ＮＭＯＳトランジスタであるＭＯＳトランジスタ１２１を有している。
【００１８】
ＭＯＳトランジスタ１２１は、ソース端子がグランドに接続され、ドレイン端子がＭＯＳトランジスタ１１１のソース端子及びＭＯＳトランジスタ１１２のソース端子に接続されている。
【００１９】
能動負荷１３は、入力差動対１１に対する能動的な負荷である。この能動負荷１３は、ＰＭＯＳトランジスタであるＭＯＳトランジスタ１３１、及び、ＰＭＯＳトランジスタであるＭＯＳトランジスタ１３２を有している。
【００２０】
ＭＯＳトランジスタ１３１は、ソース端子が電源に接続され、ドレイン端子がＭＯＳトランジスタ１１１のドレイン端子に接続されている。
ＭＯＳトランジスタ１３２は、ソース端子が電源に接続され、ドレイン端子がＭＯＳトランジスタ１１２のドレイン端子に接続され、ゲート端子がドレイン端子及びＭＯＳトランジスタ１３１のゲート端子に接続されている。
【００２１】
出力段１４は、ＰＭＯＳトランジスタであるＭＯＳトランジスタ１４１、抵抗１４２、コンデンサ１４３、及び、ＮＭＯＳトランジスタであるＭＯＳトランジスタ１４４を有している。
【００２２】
ＭＯＳトランジスタ１４１は、ソース端子が電源に接続され、ドレイン端子が上記出力端子に接続され、ゲート端子がＭＯＳトランジスタ１３１のドレイン端子に接続されている。
抵抗１４２は、一端がＭＯＳトランジスタ１３１のドレイン端子及びＭＯＳトランジスタ１４１のゲート端子に接続されている。
コンデンサ１４３は、一端が抵抗１４２の他端に接続され、他端がＭＯＳトランジスタ１４１のドレイン端子及び上記出力端子に接続されている。
ＭＯＳトランジスタ１４４は、ソース端子がグランドに接続され、ドレイン端子がＭＯＳトランジスタ１４１のドレイン端子、コンデンサ１４３の他端及び上記出力端子に接続されている。また、ＭＯＳトランジスタ１４４のゲート端子には、バイアス電圧が入力される。
【００２３】
入力差動対２は、１つ以上設けられ、入力差動対１１に並列接続された演算増幅用の差動対である。半波整流回路に用いられる信号選択機能付きオペアンプ１０では、入力差動対２は単一である。この入力差動対２は、ＮＭＯＳトランジスタであるＭＯＳトランジスタ（第３のＭＯＳトランジスタ）２１、及び、ＮＭＯＳトランジスタであるＭＯＳトランジスタ（第４のＭＯＳトランジスタ）２２を有している。
【００２４】
ＭＯＳトランジスタ２１は、ドレイン端子がＭＯＳトランジスタ１１１のドレイン端子に接続されている。なお、ＭＯＳトランジスタ２１は、通常、ＭＯＳトランジスタ１１１と同一の素子が用いられるが、異なる素子を用いてもよい。また、ＭＯＳトランジスタ２１のゲート端子は、上記２つの非反転入力端子のうちの他方に対応している。
ＭＯＳトランジスタ２２は、ドレイン端子がＭＯＳトランジスタ１１２のドレイン端子に接続され、ゲート端子がＭＯＳトランジスタ１１２のゲート端子に接続されている。なお、ＭＯＳトランジスタ２２は、通常、ＭＯＳトランジスタ１１２と同一の素子が用いられるが、異なる素子を用いてもよい。
【００２５】
電流源３は、入力差動対２毎に設けられ、入力差動対２を駆動させる。この電流源３は、ＮＭＯＳトランジスタであるＭＯＳトランジスタ３１を有している。
【００２６】
ＭＯＳトランジスタ３１は、ソース端子がグランドに接続され、ドレイン端子がＭＯＳトランジスタ２１のソース端子及びＭＯＳトランジスタ２２のソース端子に接続されている。
【００２７】
電流源選択回路４は、入力差動対１１（ＭＯＳトランジスタ１１１のゲート端子）及び入力差動対２（ＭＯＳトランジスタ２１のゲート端子）に入力された電圧の高低により、電流源１２及び電流源３のうちの駆動させる電流源を選択する。この電流源選択回路４は、入力差動対４１、カレントミラー４２及びＭＯＳトランジスタ４３を有している。
【００２８】
入力差動対４１は、電流源選択用の差動対である。この入力差動対４１は、ＰＭＯＳトランジスタであるＭＯＳトランジスタ４１１、及び、ＰＭＯＳトランジスタであるＭＯＳトランジスタ４１２を有している。
【００２９】
ＭＯＳトランジスタ４１１は、ゲート端子がＭＯＳトランジスタ１１１のゲート端子に接続されている。
ＭＯＳトランジスタ４１２は、ゲート端子がＭＯＳトランジスタ２１のゲート端子に接続されている。
【００３０】
カレントミラー４２は、ＮＭＯＳトランジスタであるＭＯＳトランジスタ４２１、及び、ＮＭＯＳトランジスタであるＭＯＳトランジスタ４２２を有している。
【００３１】
ＭＯＳトランジスタ４２１は、ソース端子がオペアンプ１のグランドに接続され、ドレイン端子が、ゲート端子、ＭＯＳトランジスタ４１２のドレイン端子及びＭＯＳトランジスタ１２１のゲート端子に接続されている。
ＭＯＳトランジスタ４２２は、ソース端子がオペアンプ１のグランドに接続され、ドレイン端子が、ゲート端子、ＭＯＳトランジスタ４１１のドレイン端子及びＭＯＳトランジスタ３１のゲート端子に接続されている。
【００３２】
ＭＯＳトランジスタ４３は、ソース端子がオペアンプ１の電源に接続され、ドレイン端子がＭＯＳトランジスタ４１１のソース端子及びＭＯＳトランジスタ４１２のソース端子に接続されている。また、ＭＯＳトランジスタ４３のゲート端子には、バイアス電圧が入力される。
【００３３】
次に、実施の形態１に係る半波整流回路の動作について説明する。ここでは、図２に示す信号選択機能付きオペアンプ１０を用いて半波整流回路が構成され、ＭＯＳトランジスタ１１１のゲート端子及びＭＯＳトランジスタ４１１のゲート端子に信号が入力され、ＭＯＳトランジスタ２１のゲート端子及びＭＯＳトランジスタ４１２のゲート端子に基準電圧が入力されるものとする。
この場合、半波整流回路に入力された信号の電圧が基準電圧より高いと、ＭＯＳトランジスタ４１２が導通し、カレントミラー４２の効果により電流源１２が駆動し、当該信号が入力されたＭＯＳトランジスタ１１１が導通するため、半波整流回路は当該信号のボルテージフォロアとして動作する。また、半波整流回路に入力された信号の電圧が基準電圧より低いと、ＭＯＳトランジスタ４１１が導通し、カレントミラー４２の効果により電流源３が駆動し、当該基準電圧が入力されたＭＯＳトランジスタ２１が導通するため、半波整流回路は当該基準電圧のボルテージフォロアとして動作する。その結果、半波整流回路からは上記信号の正側の波形のみが出力される。
【００３４】
この半波整流回路では、従来のダイオードを用いた半波整流回路とは異なり、フィードバックループが常に繋がっている。そのため、半波整流回路に入力された信号の電圧と基準電圧の高低が切替わるタイミングでの信号選択機能付きオペアンプ１０の出力端子の電圧変動が小さく、オペアンプ１に要求されるスルーレートが小さいという利点がある。
図３に実施の形態１に係る半波整流回路及び従来の半波整流回路に対して１ＭＨｚの信号を入力した場合での出力波形の一例を示す。図３において、符号３０１は実施の形態１に係る半波整流回路及び従来の半波整流回路に入力された１ＭＨｚの信号を示し、符号３０２は実施の形態１に係る半波整流回路から出力された信号を示し、符号３０３は従来の半波整流回路から出力された信号を示している。この図３に示すように、実施の形態１に係る半波整流回路では、従来のダイオードを用いた半波整流回路に対し、入力波形に対する出力波形の追従性が向上していることが分かる。
【００３５】
また、実施の形態１に係る半波整流回路では、入力される信号の振幅が小さい場合でも出力波形の誤差を抑制可能となる。すなわち、入力される信号の振幅が小さい場合、出力波形の誤差を抑制するため、入力差動対１１及び入力差動対２のうちの動作させる入力差動対の切替えを急峻に行う必要がある。そこで、この場合には、電流源選択回路４の入力差動対４１のトランジスタサイズＷ／Ｌを大きくすることで、ゲート−ソース間電圧（ＶＧＳ）−閾値電圧（ＶＴＨ）を小さくする。なお、電流源選択用の入力差動対４１は演算増幅用の入力差動対１１及び入力差動対２とは別体であり、この入力差動対４１のトランジスタサイズＷ／Ｌを大きくしても信号選択機能付きオペアンプ１０の帯域は高くならない。
このように、実施の形態１に係る半波整流回路では、入力される信号の振幅が小さい場合でも出力波形の誤差を抑制可能となり、回路設計が容易となる。
【００３６】
上記では、入力された信号の正側の波形のみを出力する半波整流回路の場合を示した。一方、入力された信号の負側の波形のみを出力する半波整流回路の場合には、例えば、電流源選択回路４の選択結果に対して、対応する電流源を入れ替えることで構成可能である。一方、入力差動対１１及び入力差動対２がＮＭＯＳトランジスタを用いて構成される場合、入力差動対１１及び入力差動対２が動作する入力電圧の下限が、ＮＭＯＳトランジスタの閾値電圧で制限される。よって、入力された信号の負側の波形のみを出力する半波整流回路の場合には、例えば図４に示すように入力差動対１１及び入力差動対２をＰＭＯＳトランジスタを用いて構成することで、低い入力電圧にも対応可能となる。
【００３７】
この場合、電圧の高低関係と動作するＭＯＳトランジスタ１１１，２１の関係が逆転する。すなわち、半波整流回路に入力された信号の電圧が基準電圧より低いと、ＭＯＳトランジスタ４１２が導通し、カレントミラー４２の効果により電流源１２が駆動し、当該信号が入力されたＭＯＳトランジスタ１１１が導通するため、半波整流回路は当該信号のボルテージフォロアとして動作する。また、半波整流回路に入力された信号の電圧が基準電圧より高いと、ＭＯＳトランジスタ４１１が導通し、カレントミラー４２の効果により電流源３が駆動し、当該基準電圧が入力されたＭＯＳトランジスタ２１が導通するため、半波整流回路は基準電圧のボルテージフォロアとして動作する。その結果、半波整流回路からは上記信号の負側の波形のみが出力される。
【００３８】
なお上記では、電流源選択回路４の入力差動対４１のトランジスタサイズＷ／Ｌを大きくすることで、入力差動対１１及び入力差動対２のうちの動作させる入力差動対の切替えを急峻に行う場合を示した。それに対し、例えば、図５に示すように、電流源選択回路４の前段に差動増幅回路５を設けて、差動増幅回路５により電流源選択回路４への入力信号自体を増幅してもよい。これにより、入力差動対１１及び入力差動対２のうちの動作させる入力差動対の切替えを更に急峻に行うことができる。
【００３９】
差動増幅回路５は、入力差動対１１（ＭＯＳトランジスタ１１１のゲート端子）及び入力差動対２（ＭＯＳトランジスタ２１のゲート端子）に入力される電圧の差動成分を増幅する。この差動増幅回路５は、入力差動対５１、抵抗５２、抵抗５３及びＭＯＳトランジスタ５４を有している。
【００４０】
入力差動対５１は、ＰＭＯＳトランジスタであるＭＯＳトランジスタ５１１、及び、ＰＭＯＳトランジスタであるＭＯＳトランジスタ５１２を有している。
【００４１】
ＭＯＳトランジスタ５１１は、ゲート端子がＭＯＳトランジスタ１１１のゲート端子に接続され、ドレイン端子がＭＯＳトランジスタ４１２のゲート端子に接続されている。
ＭＯＳトランジスタ５１２は、ゲート端子がＭＯＳトランジスタ２１のゲート端子に接続され、ドレイン端子がＭＯＳトランジスタ４１１のゲート端子に接続されている。
【００４２】
抵抗５２は、一端がＭＯＳトランジスタ５１１のドレイン端子及びＭＯＳトランジスタ４１２のゲート端子に接続され、他端がオペアンプ１のグランドに接続されている。
抵抗５３は、一端がＭＯＳトランジスタ５１２のドレイン端子及びＭＯＳトランジスタ４１１のゲート端子に接続され、他端がオペアンプ１のグランドに接続されている。
【００４３】
ＭＯＳトランジスタ５４は、ソース端子がオペアンプ１の電源に接続され、ドレイン端子がＭＯＳトランジスタ５１１のソース端子及びＭＯＳトランジスタ５１２のソース端子に接続されている。また、ＭＯＳトランジスタ５４のゲート端子には、バイアス電圧が入力される。
【００４４】
この場合、電流源選択回路４は、差動増幅回路５により増幅された差動成分により、電流源１２及び電流源３のうちの駆動させる電流源を選択する。
【００４５】
また、入力された信号の負側の波形のみを出力する半波整流回路に用いられる信号選択機能付きオペアンプ１０の場合に対し、差動増幅回路５を追加した場合には、例えば図６に示すような回路構成となる。
【００４６】
また上記では、差動増幅回路５として、図５，６に示される回路構成のものを用いた場合を示した。しかしながら、差動増幅回路５の回路構成はこれに限らず、入力差動対１１及び入力差動対２に入力される電圧の差動成分を増幅する構成であればよい。
例えば、図５に示す抵抗５２，５３を図６に示す能動負荷１３のＭＯＳトランジスタ１３１，１３２に置き換えてもよい。同様に、例えば、図６に示す抵抗５２，５３を図５に示す能動負荷１３のＭＯＳトランジスタ１３１，１３２に置き換えてもよい。
【００４７】
また上記では、オペアンプ１として、図２，４−６に示される回路構成のものを用いた場合を示した。しかしながら、オペアンプ１の回路構成はこれに限らず、入力差動対１１及び電流源１２を有する構成であればよい。
【００４８】
また上記では、信号選択機能付きオペアンプ１０が半波整流回路に適用され、入力差動対２が単一である場合を示した。しかしながら、信号選択機能付きオペアンプ１０の適用先はこれに限らず、また、入力差動対１１に対して複数の入力差動対２が並列接続されていてもよい。
ここで、入力差動対４１がＮＭＯＳトランジスタを用いて構成された場合には、入力差動対１１及び複数の入力差動対２のうちの最高電圧が入力された入力差動対が導通し、他の入力差動対はカットオフ領域となる。また、入力差動対４１がＰＭＯＳトランジスタを用いて構成された場合には、入力差動対１１及び複数の入力差動対２のうちの最低電圧が入力された入力差動対が導通し、他の入力差動対はカットオフ領域となる。
【００４９】
以上のように、この実施の形態１によれば、入力差動対１１及び電流源１２を有するＣＭＯＳ型のオペアンプ１と、入力差動対１１に並列接続された１つ以上の入力差動対２と、入力差動対２毎に設けられ、当該入力差動対２を駆動させる電流源３と、入力差動対１１及び入力差動対２に入力された電圧の高低により、電流源１２及び電流源３のうちの駆動させる電流源を選択する電流源選択回路４とを備えたので、入力される信号が高速な場合でも出力波形の乱れの小さい入力回路を実現できる。
【００５０】
なお、本願発明はその発明の範囲内において、実施の形態の任意の構成要素の変形、もしくは実施の形態の任意の構成要素の省略が可能である。
【符号の説明】
【００５１】
１  オペアンプ
２  入力差動対（第２の入力差動対）
３  電流源（第２の電流源）
４  電流源選択回路
５  差動増幅回路
１０  信号選択機能付きオペアンプ（入力回路）
１１  入力差動対
１２  電流源
１３  能動負荷
１４  出力段
２１  ＭＯＳトランジスタ（第３のＭＯＳトランジスタ）
２２  ＭＯＳトランジスタ（第４のＭＯＳトランジスタ）
３１  ＭＯＳトランジスタ
４１  入力差動対
４２  カレントミラー
４３  ＭＯＳトランジスタ
５１  入力差動対
５２  抵抗
５３  抵抗
５４  ＭＯＳトランジスタ
１１１  ＭＯＳトランジスタ（第１のＭＯＳトランジスタ）
１１２  ＭＯＳトランジスタ（第２のＭＯＳトランジスタ）
１２１  ＭＯＳトランジスタ
１３１  ＭＯＳトランジスタ
１３２  ＭＯＳトランジスタ
１４１  ＭＯＳトランジスタ
１４２  抵抗
１４３  コンデンサ
１４４  ＭＯＳトランジスタ
４１１  ＭＯＳトランジスタ
４１２  ＭＯＳトランジスタ
４２１  ＭＯＳトランジスタ
４２２  ＭＯＳトランジスタ
５１１  ＭＯＳトランジスタ
５１２  ＭＯＳトランジスタ
【図１】
2019115009.tif 000003
【図２】
2019115009.tif 000004
【図３】
2019115009.tif 000005
【図４】
2019115009.tif 000006
【図５】
2019115009.tif 000007
【図６】
2019115009.tif 000008
【図７】
2019115009.tif 000009
【図８】
2019115009.tif 000010