(57)【要約】【課題】高速での電流遮断が可能であり、電流導通損失を低減可能な電流遮断器を提供する。【解決手段】電流遮断器（１０）は、電流の導通部である主導通部（１１）及びこれに並列に接続された補助導通部（１２）を備え、主導通部（１１）は、自己消弧機能を持たない第１の半導体スイッチング素子（１）と、これに直列に接続され導通部を切り替える導通部切り替え素子（２）と、によって形成され、補助導通部（１２）は第２の半導体スイッチング素子（３）によって形成される。この電流遮断器（１０）は、第１の半導体スイッチング素子（１）、導通部切り替え素子（２）、第２の半導体スイッチング素子（３）のオン、オフ動作をそれぞれ制御する制御回路を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
電流の導通部である主導通部及び前記主導通部に並列に接続された補助導通部を備えた電流遮断器であって、
前記主導通部は、自己消弧機能を持たない第１の半導体スイッチング素子と、前記第１の半導体スイッチング素子と直列に接続され、オン、オフ動作によって導通部を切り替えるための導通部切り替え素子と、によって形成され、
前記補助導通部は、第２の半導体スイッチング素子によって形成され、
前記第１の半導体スイッチング素子と、前記導通部切り替え素子と、前記第２の半導体スイッチング素子と、のオン、オフ動作をそれぞれ制御する制御回路と、
を備えることを特徴とする電流遮断器。
【請求項２】
前記制御回路は、前記導通部切り替え素子、前記第１の半導体スイッチング素子の順で制御することで前記主導通部の導通および遮断をする、
ことを特徴とする請求項１に記載の電流遮断器。
【請求項３】
前記制御回路は、前記主導通部を遮断する際に、前記第２の半導体スイッチング素子のオン状態で前記導通部切り替え素子のゲートをオフすることで、前記第１の半導体スイッチング素子に逆バイアスを印加させる、
ことを特徴とする請求項２に記載の電流遮断器。
【請求項４】
前記制御回路は、前記導通部切り替え素子のゲートをオフしてから、前記第２の半導体スイッチング素子のゲートをオフするまでの間に、前記第１の半導体スイッチング素子の前記導通部切り替え素子側に電圧を所定時間印加する、請求項３に記載の電流遮断器。
【請求項５】
前記制御回路は、前記導通部切り替え素子のゲートのオフ後に前記第１の半導体スイッチング素子のゲートをオフしてから、前記第２の半導体スイッチング素子のゲートをオフするまでの間に、前記第１の半導体スイッチング素子の前記導通部切り替え素子側に電圧を所定時間印加する、請求項３に記載の電流遮断器。
【請求項６】
前記制御回路は、前記主導通部を遮断する際に、前記導通部切り替え素子、前記第１の半導体スイッチング素子を予め設定した時間差ΔＴで制御し、前記時間差ΔＴは、前記第１の半導体スイッチング素子の電荷を引き抜くのに十分な逆バイアスを得られる時間である、ことを特徴とする請求項２から５のいずれか一項に記載の電流遮断器。
【請求項７】
前記制御回路は、前記第１の半導体スイッチング素子、前記導通部切り替え素子、及び前記第２の半導体スイッチング素子がオフ状態で、前記第２の半導体スイッチング素子をオンし、次に前記第１の半導体スイッチング素子をオンする、ことを特徴とする請求項１から６いずれか一項に記載の電流遮断器。
【請求項８】
前記制御回路には、一の制御信号が外部から与えられ、前記制御信号は、前記一の制御信号に、所定の時間差を与えることで、前記第１の半導体スイッチング素子、前記導通部切り替え素子、及び前記第２の半導体スイッチング素子のオン、オフ動作のタイミングをそれぞれシフトさせる、ことを特徴とする請求項７に記載の電流遮断器。
【請求項９】
前記第１の半導体スイッチング素子、前記導通部切り替え素子、及び前記第２の半導体スイッチング素子は、それぞれ、サイリスタ、ＭＯＳＦＥＴ、及びＩＧＢＴ、によって形成される、ことを特徴とする請求項１から８のいずれか一項に記載の電流遮断器。
【請求項１０】
電流の導通部である主導通部及び前記主導通部に並列に接続された補助導通部を備えた電流遮断器であって、
前記主導通部は、自己消弧機能を持たない第１の半導体スイッチング素子と導通部切り替え素子とが直列に接続された構成をそれぞれ含む一対の直列回路を有し、前記一対の直列回路が互いに逆並列に接続され、
前記補助導通部は、第２の半導体スイッチング素子にダイオードが逆並列に接続された一対の並列回路がお互いに逆直列に接続され、双方向導通経路を形成し、
前記第１の半導体スイッチング素子と、前記導通部切り替え素子と、前記第２の半導体スイッチング素子と、のオン、オフ動作をそれぞれ制御する制御回路と、
を備えることを特徴とする電流遮断器。
【請求項１１】
前記制御回路は、前記導通部切り替え素子、前記第１の半導体スイッチング素子の順で制御することで前記主導通部の導通および遮断をする、
ことを特徴とする請求項８に記載の電流遮断器。
【請求項１２】
前記制御回路は、前記主導通部を遮断する際に、前記第２の半導体スイッチング素子のオン状態で前記導通部切り替え素子のゲートをオフすることで、前記第１の半導体スイッチング素子に逆バイアスを印加させる、
ことを特徴とする請求項１１に記載の電流遮断器。
【請求項１３】
前記第１の半導体スイッチング素子、前記導通部切り替え素子、及び前記第２の半導体スイッチング素子は、それぞれ、サイリスタ、ＭＯＳＦＥＴ、及びＩＧＢＴ、によって形成される、ことを特徴とする請求項１１または１２に記載の電流遮断器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流遮断器に関し、より具体的には、半導体スイッチング素子を採用した複合半導体スイッチ構成の電流遮断器に関する。
【背景技術】
【０００２】
短絡等の異常が生じた場合に回路を保護する電流遮断器として、最もシンプルな構成として機械式のスイッチが知られている。しかしながら、機械式のスイッチの場合、バネ等の機構の反応速度に起因して、電流の遮断時にアークが発生するおそれがあり、アークを介して短絡電流が流れてしまう。対策として、機械式スイッチと並列に半導体スイッチを接続した構成を採用する電流遮断器が知られている（例えば、特許文献１参照）。
【０００３】
半導体スイッチを並列に接続した構成の場合、電流遮断動作時に、並列に接続された半導体スイッチ側に電流を転流させることで、機械式スイッチでアークを発生させないようにしている。しかしながら、この構成の場合は、機械式スイッチをオフし、次に半導体スイッチをオフするといった順序を守る必要があるので、電流遮断に比較的時間を要していた。
【０００４】
そこで、複数の半導体素子を並列に接続し、一の素子にスイッチングの役割、他方の素子に定常時での電流導通損失の低減の役割を分担させる構成が知られている。この種の構成に関し、さらに、耐圧が低いが高速スイッチングが可能な半導体素子を配置し、当該半導体素子のオン、オフで電流の導通経路を一の素子、あるいは他方の素子に切り替える技術が提案されている（例えば、特許文献２）。また、定常時の電流導通損失の低減の役割を担う素子に、例えば電流容量が比較的大きく電流導通損失が比較的小さいサイリスタやトライアックを採用したり、双方向の電流の導通を許容して交流電流に対応したものも提案されている（例えば、特許文献３乃至６参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第５６２８１８４号公報
【特許文献２】特開２０１１−１３５７５８号公報
【特許文献３】特開２００５−１９２３５４号公報
【特許文献４】特開２００６−５０６９７号公報
【特許文献５】特開２００８−５４４６８号公報
【特許文献６】特開２００９−８１９６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
複数の半導体スイッチング素子を採用した構成について、例えば特許文献６に記載の構成では、電流がＩＧＢＴとＭＯＳＦＥＴとの２つの半導体スイッチング素子を流れるので、電流導通損失は半導体スイッチング素子２つ分であり、さらに電流導通損失を低減したいという要望があった。また、半導体スイッチング素子の一般的な特性として、スイッチング速度とオン抵抗とはトレードオフの関係にある。そのため、例えばスイッチング速度の速い半導体スイッチング素子を採用するとスイッチング損失は低減できるがオン抵抗が大きくなるので電流導通損失が大きくなる。つまり、従来技術では、高速での電流遮断と電流導通損失の低減との両立が困難であった。
【０００７】
本発明は上記実情を鑑みてなされたもので、その目的は、高速での電流遮断が可能であり、かつ、電流導通損失を低減可能な電流遮断器を提供することである。
【課題を解決するための手段】
【０００８】
上記の目的を達成するため、本発明の一の観点に係る電流遮断器は、電流の導通部である主導通部及び前記主導通部に並列に接続された補助導通部を備えた電流遮断器であって、前記主導通部は、自己消弧機能を持たない第１の半導体スイッチング素子と、前記第１の半導体スイッチング素子と直列に接続され、オン、オフ動作によって導通部を切り替えるための導通部切り替え素子と、によって形成され、前記補助導通部は、第２の半導体スイッチング素子によって形成され、前記第１の半導体スイッチング素子と、前記導通部切り替え素子と、前記第２の半導体スイッチング素子と、のオン、オフ動作をそれぞれ制御する制御回路と、を備えことを特徴とする。
【０００９】
また、上記の目的を達成するため、本発明の別の観点に係る電流遮断器は、電流の導通部である主導通部及び前記主導通部に並列に接続された補助導通部を備えた電流遮断器であって、前記主導通部は、自己消弧機能を持たない第１の半導体スイッチング素子と導通部切り替え素子とからなる直列回路が互いに逆並列に接続され、前記補助導通部は、第２の半導体スイッチング素子にダイオードが逆並列に接続された並列回路がお互いに逆直列に接続され、双方向導通経路を形成し、前記第１の半導体スイッチング素子と、前記導通部切り替え素子と、前記第２の半導体スイッチング素子と、のオン、オフ動作をそれぞれ制御する制御回路と、を備えることを特徴とする。
【００１０】
以上のような構成においては、例えば、第１の半導体スイッチング素子は第２の半導体スイッチング素子よりも電流容量が大きくて導通性が高く、第２の半導体スイッチング素子は、第１の半導体スイッチング素子よりも高速でスイッチング動作が可能である。電流は、主に第１の半導体スイッチング素子側を流れるので、導通による損失を小さくできる。電流を遮断する場合、最初に導通部切り替え素子をオフすることで第１の半導体スイッチング素子のターンオフ動作を行いやすくなり、速やかに主導通部が非導通状態になる。この場合、電流は第２の半導体スイッチング素子によって形成される補助導通部に流れるが、第２の半導体スイッチング素子も比較的高速でターンオフ可能なスイッチング素子であるので、電流遮断器全体で、高速に電流を遮断することができる。また、以上のような各半導体素子の接続関係、動作によれば、高速でスイッチング動作可能な導通部切り替え素子及び第２の半導体スイッチング素子によるスイッチング損失は比較的小さいので、スイッチング損失を低減できる。
【発明の効果】
【００１１】
本開示の技術によれば、高速での電流遮断が可能であり、かつ、電流導通損失を低減可能な電流遮断器を提供することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施の形態に係る複合半導体スイッチの要部構成を示す回路図である。
【図２】本発明の第１の実施の形態に係る複合半導体スイッチの全体構成を示す回路図である。
【図３】本発明の第１の実施の形態に係る複合半導体スイッチの動作を説明するための波形図である。
【図４】本発明の第１の実施の形態に係る複合半導体スイッチの動作を説明するための概要図である。
【図５】本発明の第２の実施の形態に係る複合半導体スイッチの要部構成を示す回路図である。
【図６】本発明の第２の実施の形態に係る複合半導体スイッチの動作を説明するための波形図である。
【図７】本発明の第２の実施の形態に係る複合半導体スイッチの動作を説明するための概要図である。
【図８】本発明の第３の実施の形態に係る複合半導体スイッチの要部構成を示す回路図である。
【図９】本発明の第３の実施の形態に係る複合半導体スイッチの動作を説明するための駆動電圧波形図である。
【図１０】本発明の第３の実施の形態に係る複合半導体スイッチの動作を説明するための波形図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態に係る電流遮断器について、図面を参照して詳細に説明する。本発明の特徴の一つは、高速での電流遮断が可能であり、かつ、電流導通損失の低減を可能にした回路構成を採用した点である。
【００１４】
（第１の実施の形態）
まず、本発明の第１の実施の形態について、図１乃至図４を参照して詳細に説明する。図１及び図２を参照して本実施の形態に係る構成について説明し、図３及び図４を参照して本実施の形態に係る動作について説明する。
【００１５】
（構成）
図１及び図２に示すように、本実施の形態に係る電流遮断器は、例えば、工場等の配電盤に適用される複合半導体スイッチ１０であり、第１の半導体スイッチング素子１と、導通部切り替え素子２と、第２の半導体スイッチング素子３と、制御回路４と、を備える。
【００１６】
第１の半導体スイッチング素子１は、オン抵抗が比較的低く、電流導通損失が比較的小さい半導体スイッチング素子であり、本実施の形態では、他励式のサイリスタから構成される。以下、説明の便宜上、第１の半導体スイッチング素子１を、サイリスタ１と称する。また、導通部切り替え素子２を適宜ＭＯＳＦＥＴ２と称する。このサイリスタ１は、アノードが複合半導体スイッチ１０の入力端ＩＮに接続され、カソードがＭＯＳＦＥＴ２のドレインに接続され、ゲートが制御回路４に接続される。
【００１７】
導通部切り替え素子２は、第１及び第２の半導体スイッチング素子と比較して、スイッチング速度が高速な半導体スイッチング素子である。本実施の形態では、導通部切り替え素子２は、例えば、耐圧が数１０Ｖクラスの場合オン抵抗が数ミリオームの低耐圧ＭＯＳＦＥＴであり、ボディダイオードを内蔵し、あるいはダイオードが逆並列に接続されている。このＭＯＳＦＥＴ２は、ソースが複合半導体スイッチ１０の出力端ＯＵＴに接続され、ゲートが制御回路４に接続される。つまり、ＭＯＳＦＥＴ２は、サイリスタ１のカソード側に配置接続される。サイリスタ１とＭＯＳＦＥＴ２とで直列回路が形成され、この直列回路は、複合半導体スイッチ１０における主導通部１１を形成する。ＭＯＳＦＥＴ２は、複合半導体スイッチ１０における電流経路を切り替えるための素子であり、その動作の詳細については、後述する。
【００１８】
第２の半導体スイッチング素子３は、サイリスタ１と比較してスイッチング速度が高速の半導体スイッチング素子である。高速スイッチング動作が可能なため、第２の半導体スイッチング素子３は、スイッチング損失が比較的低い半導体スイッチング素子で構成可能であり、本実施の形態では、ＩＧＢＴから構成される。以下、説明の便宜上、第２の半導体スイッチング素子３を、ＩＧＢＴ３と称する。ＩＧＢＴ３は、コレクタが複合半導体スイッチ１０の入力端ＩＮに接続され、エミッタが複合半導体スイッチ１０の出力端ＯＵＴに接続される。つまり、ＩＧＢＴ３は、サイリスタ１とＭＯＳＦＥＴ２との直列回路に対して並列に接続され、複合半導体スイッチ１０における補助導通部１２を形成する。なお、ＩＧＢＴ３のゲートも、制御回路４に接続される。ＩＧＢＴ３は、高速スイッチング動作によって、最終的に電流を遮断するための素子であり、その動作の詳細については、後述する。
【００１９】
スイッチング速度及びオン抵抗に関し、サイリスタ１とＩＧＢＴ３との関係をまとめると、定常時の導通については、低オン抵抗で電流導通損失が小さく、また電流容量が大きいサイリスタ１が役割を担う。一方、スイッチング動作については、高速でスイッチング動作が可能でスイッチング損失が小さいＩＧＢＴ３が役割を担うようにしている。そして、電流経路の切り替え、つまり、役割分担の切り替えは、これらの素子のうち最も高速なＭＯＳＦＥＴ２がその役割を担っている。
【００２０】
次に、制御回路４について説明する。制御回路４は、複合半導体スイッチ１０における各半導体素子（サイリスタ１、ＭＯＳＦＥＴ２、ＩＧＢＴ３）のゲートに電圧を印加するタイミングを制御する回路であり、本実施の形態では、保護回路４１と、ゲートパルス分配回路４２と、駆動回路４３とを備える。
【００２１】
保護回路４１は、複合半導体スイッチ１０の制御端子ＣＴＬを介して、外部の制御装置５から制御信号（オン、オフ制御信号）が与えられる。保護回路４１は、複合半導体スイッチ１０の入力端ＩＮ側の電流を検出し、この電流の値が所定の過電流設定値ｌｉｍ以上の場合、次段のゲートパルス分配回路４２への制御信号の供給を停止する。
【００２２】
ゲートパルス分配回路４２は、保護回路４１を介して与えられた制御信号に、所定の遅延時間ｔｄｏｎ、ｔｄｏｆｆ、及び時間差ΔＴを与えることで各半導体スイッチング素子のオン、オフ動作タイミングをシフトさせる。遅延時間ｔｄｏｎ、ｔｄｏｆｆ、及び時間差ΔＴについては、後述する。
【００２３】
駆動回路４３は、ゲートパルス分配回路４２において制御信号に与えられた遅延時間ｔｄｏｎ等に応じたタイミングで、各半導体素子のゲートに電圧を印加する。
【００２４】
なお、保護回路４１、ゲートパルス分配回路４２及び駆動回路４３の構成の詳細については、図３を参照して説明する動作を実現できるものであればどのようなものであってもよく、任意の回路構成を採用可能である。
【００２５】
サイリスタ１と、ＭＯＳＦＥＴ２と、ＩＧＢＴ３と、制御回路４とは、本実施形態では、一のパワーモジュールとしてパッケージ化されて配電盤等に配置され、外部の制御装置５から、上述した一の制御信号が制御端子ＣＴＬに与えられることで動作するがこれに限らない。
【００２６】
（動作）
次に、以上の構成を採用する複合半導体スイッチ１０の電流遮断動作について、図３及び図４を参照して詳細に説明する。
【００２７】
図３及び図４の（Ｉ）に示すように、最初に、サイリスタ１、ＭＯＳＦＥＴ２及びＩＧＢＴ３がオフの状態で、制御回路４からＩＧＢＴ３のゲートに電圧を印加し、タイミングｔ１でＩＧＢＴ３のみをオンする。ＩＧＢＴ３は比較的高速でスイッチング動作可能な半導体スイッチング素子なので、速やかにオン状態になることができる。最初に高速スイッチング動作が可能なＩＧＢＴ３をオンすることで、複合半導体スイッチ１０全体でのスタートアップ動作の高速化に寄与する。この場合、ＩＧＢＴ３のみがオンしているので、補助導通部１２のみが導通しており、従って電流は補助導通部１２を流れる。
【００２８】
次に、図３及び図４（ＩＩ）に示すように、ＩＧＢＴ３のゲートに電圧を印加してから遅延時間ｔｄｏｎ後、サイリスタ１及びＭＯＳＦＥＴ２のそれぞれのゲートに、制御回路４から電圧を印加してタイミングｔ２でサイリスタ１及びＭＯＳＦＥＴ２をオンする。この場合、サイリスタ１は、ＩＧＢＴ３と比較して、オン抵抗が低く、導通性が高いので、複合半導体スイッチ１０の入力端ＩＮからの電流の大部分は、導通性が高い側のサイリスタ１、つまり、主導通部１１を流れるようになる。なお、遅延時間ｔｄｏｎは、ＩＧＢＴ３のターンオンに要する時間、すなわちターンオン動作が完了して定常状態の電流が通電するまでの時間が確保されていればよい。具体的には１μ秒から２μ秒程度であるが、これに限らない。このようにＩＧＢＴ３を先にターンオンすることで、サイリスタ１のターンオン損失は発生しない。
【００２９】
なお、図３は、制御回路４は、遅延時間ｔｄｏｎ後のタイミングｔ２で、サイリスタ１及びＭＯＳＦＥＴ２のそれぞれをオンさせるゲート駆動電圧を同時に両ゲートに印加しているが、当該ゲート駆動電圧を同時に両ゲートに印加しなくてもよい。例えば、後述の実施形態の動作を説明するための図９の（Ｉ）に示されるように、制御回路４は、遅延時間ｔｄｏｎ後のタイミングｔ２でＭＯＳＦＥＴ２をオンさせるゲート駆動電圧を印加した後に、サイリスタ１をオンさせるゲート駆動電圧を印加してもよい。本実施形態では、ターンオン速度がサイリスタ１に比べてＭＯＳＦＥＴ２の方が速いので、サイリスタ１を遅延時間ｔｄｏｎ後にオンさせてからＭＯＳＦＥＴ２をオンさせる場合に比べて、サイリスタ１のターンオン損失を抑えることができる。なお、図９については後述する。
【００３０】
ここで、本発明者らは主導通部１１と補助導通部１２とに流れる電流の比について、シミュレーションを行っている。例えば、定格が１２００Ｖ、５０Ａの条件で半導体スイッチング素子を比較した場合、サイリスタ１については、オン電圧が１．４Ｖであり、オン抵抗が略２８ミリオームである。一方、ＩＧＢＴ３については、オン電圧が１．８Ｖで、オン抵抗が略３６ミリオームである。採用したＭＯＳＦＥＴ２はオン抵抗が１ミリオーム以下のものであり、主導通部１１側はオン抵抗が補助導通部１２側よりも低いので、電流がオン抵抗側（主導通部１１側）に流れやすい。つまり、オン抵抗の比率に応じて、主導通部１１と、補助導通部１２とに流れる電流の比が得られるので、素子の並列数を適宜選択することで、この比を好適なものに設定可能である。例えば、主導通部１１側に、適宜選択した素子を多並列にしてオン抵抗比を補助導通部１２に対して所望の適切な値に設定可能である。あるいは、例えば補助導通部１２側に、スイッチング速度とオン抵抗のトレードオフの関係を利用して、スイッチング速度を優先して適用する素子を選択し、意図的にオン抵抗を高くすることも考えられる。
【００３１】
電流遮断動作の説明に戻る。続いて、図３及び図４の（ＩＩＩ）に示すように、制御回路４からＭＯＳＦＥＴ２のゲートへの電圧の印加を停止して（すなわち、ゲートをオフして）タイミングｔ３でターンオフさせる。ＭＯＳＦＥＴ２は、例えば上記のように数１０ｎｓでターンオフ可能なので、ゲートへの電圧の印加を停止してから速やかに非導通状態となる。
【００３２】
この段階では、サイリスタ１はアノード−カソード間が導通したままであり、ターンオフ（消弧）していない。他励式のサイリスタ１では、一度点弧（導通）させると、ゲートへの電圧の印加を停止しただけで消弧することができない。しかしながら、本実施の形態では、ＭＯＳＦＥＴ２が先に非導通状態となっているので、ＭＯＳＦＥＴ２の端子間で生じた電位差が、サイリスタ１のアノード−カソード間に逆バイアスを発生させる。つまり、ＭＯＳＦＥＴ２が先に非導通状態となることにより、電位がカソード側の方がアノード側よりも高い電圧（逆バイアス）がサイリスタ１のアノード−カソード間に印加される。この逆バイアスによって、サイリスタ１の電荷をアノードから引き抜くことができる。そして、サイリスタ１の電荷がアノードから引き抜かれた状態で、ＭＯＳＦＥＴ２のゲートへの電圧の印加を停止してから時間差ΔＴ後、サイリスタ１のゲートへの電圧の印加を停止する（すなわち、ゲートをオフする）。これにより、タイミングｔ４でサイリスタ１を消弧させ、非導通状態にする。
【００３３】
タイミングｔ４では、サイリスタ１及びＭＯＳＦＥＴ２が非導通状態なので、主導通部１１は完全に遮断され、電流は補助導通部１２を流れる。補助導通部１２においては、ＩＧＢＴ３がオンしており、電流を遮断するため、タイミングｔ３で低耐圧ＭＯＳＦＥＴ２をターンオフさせてから遅延時間ｔｄｏｆｆ後に、制御回路４からＩＧＢＴ３のゲートへの電圧の印加を停止してタイミングｔ５でターンオフさせる。ＩＧＢＴ３は比較的高速でスイッチング動作が可能な半導体スイッチング素子であるので、速やかに非導通状態となる。これにより、補助導通部１２も遮断され、ひいては、複合半導体スイッチ１０全体で電流を遮断する動作が完了する。
【００３４】
（作用）
以上説明したとおり、本実施の形態に係る構成によれば、電流導通損失を低減することが可能となる。具体的には、ＭＯＳＦＥＴ２は数１０Ｖクラスの定格の場合オン抵抗が数ミリオームであり、ＩＧＢＴ３は高速でスイッチング動作可能であり極めて短い時間で補助導通部１２が非導通となる。よって、電流導通損失については、ＭＯＳＦＥＴ２、ＩＧＢＴ３における電流導通損失を実質的に考慮せずに主導通部１１におけるサイリスタ１（第１の半導体スイッチング素子）１つ分と考えることができる。従って、複合半導体スイッチ１０全体での電流導通損失は、例えば、複数の半導体スイッチング素子で直列回路を構成する従来技術と比較して、小さい。
【００３５】
また、本実施の形態に係る構成によれば、高速での電流遮断が可能となる。具体的には、上記の例ではＭＯＳＦＥＴ２は数１０ｎｓでターンオフ可能であり、サイリスタ１についても、非導通となったＭＯＳＦＥＴ２による逆バイアスの印加と、制御回路４からのゲートへの電圧の印加のタイミングを適宜設定することで、速やかに消弧することができる。そして、ＩＧＢＴ３は比較的高速スイッチング動作が可能な半導体スイッチング素子であるので、サイリスタ１を消弧させてからＩＧＢＴ３のゲートへの電圧の印加を停止するタイミングを適宜に設定することで、速やかに非導通状態とすることができる。従って、複合半導体スイッチ１０全体で、高速に電流遮断が可能である。
【００３６】
補助導通部１２側は、電流遮断動作において、電流が導通する時間が短くて済むので、補助導通部１２側に設けるＩＧＢＴ３の電流容量は短時間の定格のもので十分である。例えば、上記のシミュレーションの条件で、データシートに記載されているスイッチング速度を鑑みると、ＩＧＢＴ３をオンしてからサイリスタ１（及び低耐圧ＭＯＳＦＥＴ２）をオンするまでの遅延時間ｔｄｏｎは、１μ秒から２μ秒程度である。ＩＧＢＴ３については、短時間の導通のみを考慮すればよいので、素子の小型化や、低コスト化が図れる。
【００３７】
さらに、本実施の形態に係る構成によれば、自己消弧機能を持たないサイリスタ１の、残存電荷の影響による誤オン現象を防止することが可能となる。
【００３８】
この点について、詳細に説明する。原理的に、自己消弧機能を持たないサイリスタでは、一度ゲートに電圧を印加して点弧（導通）させた場合は、ゲートへの電圧の印加を停止しても、点弧（導通）状態を維持したままとなる。この点について、本発明者らは上記の構成に関連して様々な検証を行った。点弧状態のサイリスタ（上記の構成では、サイリスタ１）に電流が導通していない状態であっても、電流が流れていない極めて短い時間において、並列接続されているＩＧＢＴ３のターンオフ時の電圧が、サイリスタ１のアノード−カソード−低耐圧ＭＯＳＦＥＴ２の一巡間に印加される事象を発見した。この事象が起こると、サイリスタ１に再度電流の導通が始まる場合がある旨の知見を得た。以下、このようなサイリスタ１の現象を本明細書では誤オン現象と称する。
【００３９】
本発明者らは様々な試験を行ってさらに検証を行い、誤オン現象の回避について、次のような知見を得た。まず、直列に接続されたＭＯＳＦＥＴ２をサイリスタ１よりも先にオフ制御することで、ＭＯＳＦＥＴ２の端子間で生じた電位差をサイリスタ１に逆バイアスとして印加する。しかし、この逆バイアスが十分な大きさ、つまり、サイリスタ１のアノード−カソード間の電荷を引き抜くのに十分な大きさとなっていない場合がある。サイリスタ１のアノード−カソード間の電荷を引き抜くのに十分な大きさとなっていない逆バイアスを印加している状態で、サイリスタ１のゲートへの電圧の印加を停止しない場合に、サイリスタ１が誤オン現象を生じ得ることを本発明者らは見いだした。そこで、本発明においては、ＭＯＳＦＥＴ２をオフ、つまり、ＭＯＳＦＥＴ２のゲートへの電圧の印加を停止した後、サイリスタ１のゲートへの電圧の印加を停止するまでの時間差ΔＴを設けている。ΔＴが短すぎると、上記の逆バイアスがサイリスタ１の電荷を引き抜くのに十分な大きさとならない。一方、ΔＴが長すぎると、高速で電流を遮断することができない。これらを勘案し、ΔＴは実際の用途における仕様等の諸条件に応じて、サイリスタ１の電荷を引き抜くのに十分な逆バイアスが得られるよう、適宜設定するとよい。このため、ΔＴは外部からゲートパルス分配回路４２に設定可能な構成を採用してよい。あるいは、実際の用途における諸条件が事前に把握できており、ΔＴの好適な値が事前に把握できている場合には、ゲートパルス分配回路４２において好適な値のΔＴを保持する構成を採用してもよい。
【００４０】
従って、本実施の形態に係る構成によれば、自己消弧機能を持たないサイリスタ１を用いる構成であっても、比較的簡便な回路構成で、電流遮断動作におけるサイリスタ１の誤オン現象を防止することができ、ひいては、複合半導体スイッチ１０の動作の安定化を図れる。
【００４１】
（第２の実施の形態）
第１の実施の形態では、複合半導体スイッチ１０が遮断する電流が、入力端ＩＮから出力端ＯＵＴに流れる直流電流の場合について説明した。しかしながら、実際の用途においては、例えば交流電流を扱う配電盤にも本発明の複合半導体スイッチ１０を適用したいというニーズが考えられる。このような場合には、主導通部１１を複数設け、正、負の双方の極性に対応できるようにした構成を採用するとよい。以下、このような構成を有する複合半導体スイッチ１０について、詳細に説明する。なお、第１の実施の形態と同様の構成要素については、同一の参照番号を付し、その詳細な説明を省略する。
【００４２】
（構成）
図５に示すように、本実施の形態に係る複合半導体スイッチ１０は、サイリスタ１及び１ａと、ＭＯＳＦＥＴ２及び２ａと、ＩＧＢＴ３及び３ａと、を備える。また、この複合半導体スイッチ１０は、第１の実施の形態と同様に制御回路４（図示せず）を備え、この制御回路４は、外部の制御装置５（図示せず）に接続される。制御回路４及び制御装置５については、第１の実施の形態と同様に、公知の技術を適用可能であるので、以下ではその説明を省略する。さらに、この複合半導体スイッチ１０は、第１の実施の形態における入力端ＩＮ及び出力端ＯＵＴに代えて、第１の端子Ａ及び第２の端子Ｂを備える。
【００４３】
サイリスタ１及びＭＯＳＦＥＴ２は、第１の実施の形態と同様であり、本実施の形態では、第１の主導通部１１を形成する。サイリスタ１ａ及びＭＯＳＦＥＴ２ａは、第２の主導通部１１ａを形成するもので、より具体的には、第１の主導通部１１に対して、逆並列に接続され、電流が流れる方向が逆方向である第２の主導通部１１ａを形成する。
【００４４】
このように、第２の実施の形態に係る主導通部は、互いに逆並列に接続される一対の直列回路を有する。一対の直列回路のうち、サイリスタ１とＭＯＳＦＥＴ２とが直列に接続された構成を含む第１の直列回路は、第１の主導通部１１を形成し、サイリスタ１ａとＭＯＳＦＥＴ２ａとが直列に接続された構成を含む第２の直列回路は、第２の主導通部１１ａを形成する。
【００４５】
ＩＧＢＴ３及びＩＧＢＴ３ａは、互いに直列に接続されて補助導通部１２を形成する。この補助導通部１２は、第１の主導通部１１及び第２の主導通部１１ａに対して並列に接続される。本実施の形態では、双方向に電流が流れるため、ＩＧＢＴ３及びＩＧＢＴ３ａについては、例えば、ダイオードが逆並列に接続されたＩＧＢＴを採用する。この場合、ＩＧＢＴ３のコレクタと、ＩＧＢＴ３ａのコレクタとが互いに接続され、ＩＧＢＴ３のエミッタが第２の端子Ｂに接続され、ＩＧＢＴ３ａのエミッタが、第１の端子Ａに接続される。各ＩＧＢＴ３、３ａのエミッタからコレクタに向かって、各ダイオードが接続される。
【００４６】
第１の端子Ａは、第１の主導通部１１及び第２の主導通部１１ａにおけるサイリスタ１及びＭＯＳＦＥＴ２ａ側の端と、補助導通部１２におけるＩＧＢＴ３ａ側の端との間に設けられる。第２の端子Ｂは、第１の主導通部１１及び第２の主導通部１１ａにおけるＭＯＳＦＥＴ２及びサイリスタ１ａ側の端と、補助導通部１２におけるＩＧＢＴ３側の端との間に設けられる。以下では本発明についての理解を容易にするため、電流が第１の端子Ａから第２の端子Ｂに向かって流れる場合を正、電流が第２の端子Ｂから第１の端子Ａに向かって流れる場合を負の極性として説明をする。
【００４７】
（動作）
次に、以上のような構成を採用する複合半導体スイッチ１０の電流遮断動作について、図６及び図７を参照して詳細に説明する。以下では電流が正の極性のときに行う電流遮断動作を代表的な例として説明を行う。
【００４８】
まず、図６及び図７の（Ｉ）に示すように、ＩＧＢＴ３のゲートに電圧を印加してタイミングｔ１でオンする。この場合、電流は、第１の端子Ａから第２の端子Ｂに向かって、ＩＧＢＴ３ａのダイオード及びＩＧＢＴ３を流れる。
【００４９】
次に、第１の主導通部１１に電流を流すため、図６及び図７の（ＩＩ）に示すように、ＩＧＢＴ３のゲートに電圧を印加してから遅延時間ｔｄｏｎ後に、サイリスタ１及びＭＯＳＦＥＴ２のゲートに電圧を印加してタイミングｔ２でターンオンさせる。これにより、第１の主導通部１１が導通し、電流の大部分が第１の主導通部１１を流れるようになる。なお、ここでサイリスタ１ａ及び低耐圧ＭＯＳＦＥＴ２ａについてもゲートに電圧を印加してターンオンさせるか否かについては、任意である。しかしながら、電流の流れる導通方向が、第１の主導通部１１と第２の主導通部１１ａとで逆になるように設計されている。そのため、サイリスタ１ａ及び低耐圧ＭＯＳＦＥＴ２ａもサイリスタ１及び低耐圧ＭＯＳＦＥＴ２と同様にターンオンさせる構成の場合、例えば逆方向の大きな電流が加わることで、低耐圧ＭＯＳＦＥＴ２ａ、サイリスタ１ａが素子破壊を生じるおそれがある。したがって、サイリスタ１ａ及び低耐圧ＭＯＳＦＥＴ２ａはターンオンさせない制御を採用することが好適である。
【００５０】
次に、図６及び図７の（ＩＩＩ）に示すように、サイリスタ１をオフする前に、ＭＯＳＦＥＴ２のゲートへの電圧の印加を停止してタイミングｔ３でターンオフさせる。サイリスタ１よりも先にＭＯＳＦＥＴ２をターンオフさせる理由は、第１の実施の形態と同様に、サイリスタ１の電荷を引き抜くのに十分な逆バイアスを与えるためである。
【００５１】
続いて、ＭＯＳＦＥＴ２のゲートへの電圧の印加を停止してから時間差ΔＴ後に、サイリスタ１のゲートへの電圧の印加を停止してタイミングｔ４で消弧させる。サイリスタ１は、加えられた逆バイアスによって、時間差ΔＴ後には電荷が引き抜かれているので、第１の実施の形態と同様に誤オン現象を防止することができる。
【００５２】
第１の主導通部１１が非導通となったことで、図６及び図７の（ＩＩＩ）に示すように、電流は補助導通部１２を流れる。そこで、低耐圧ＭＯＳＦＥＴ２のゲートへの電圧の印加を停止してからｔｄｏｆｆ後に、ＩＧＢＴ３のゲートへの電圧の印加を停止してタイミングｔ５でターンオフさせる。これにより、第１の端子Ａから第２の端子Ｂに向かって流れる電流は、ＩＧＢＴ３ａに逆並列接続されたダイオードを通過しても、ＩＧＢＴ３がオフしているので第２の端子Ｂには到達しない。従って、複合半導体スイッチ１０全体で、電流を遮断する動作が完了する。
【００５３】
なお、電流が第２の端子Ｂから第１の端子Ａに向かう場合、つまり、電流が負の極性の場合、上記の制御と同様の順序でＭＯＳＦＥＴ２ａ、サイリスタ１ａ及びＩＧＢＴ３ａのオン、オフ動作を制御すればよい。
【００５４】
（第３の実施の形態）
図８は、第３の実施の形態に係る複合半導体スイッチ１０の要部構成を示す回路図である。なお、上述の実施の形態と同様の構成要素については、同一の参照番号を付し、その詳細な説明を省略する。
【００５５】
本実施の形態に係る複合半導体スイッチ１０は、サイリスタ１と、ＭＯＳＦＥＴ２と、ＩＧＢＴ３と、パルス電圧出力源４４とを備える。また、この複合半導体スイッチ１０は、第１の実施の形態と同様に制御回路４（図示せず）を備え、この制御回路４は、外部の制御装置５（図示せず）に接続される。制御回路４及び制御装置５については、第１の実施の形態と同様に、公知の技術を適用可能であるので、以下ではその説明を省略する。
【００５６】
パルス電圧出力源４４は、制御回路４の駆動回路４３に備えられている。パルス電圧出力源４４から所定の時間幅で出力されるパルス電圧（以下、パルス電圧ＶＡＵＸとも称する）の出力タイミングは、ゲートパルス分配回路４２からの制御信号に応じて、切り替えられる。パルス電圧出力源４４は、ゲートパルス分配回路４２において制御信号に与えられた遅延時間に応じたタイミングで、サイリスタ１のカソードＫ側にパルス電圧ＶＡＵＸを所定時間印加する。本実施形態では、パルス電圧出力源４４は、サイリスタ１のカソードＫ側の電位がアノードＡ側の電位よりも高くするパルス電圧ＶＡＵＸをカソードＫ側に印加する。例えば、パルス電圧出力源４４は、ＭＯＳＦＥＴ２のソースＳ基準の正電圧であるパルス電圧ＶＡＵＸをＭＯＳＦＥＴ２のソースＳとドレインＤとの間に印加する。
【００５７】
制御回路４は、ＩＧＢＴ３のオン状態でＭＯＳＦＥＴ２のゲートをオフしてから、ＩＧＢＴ３のゲートをオフするまでの間に、パルス電圧ＶＡＵＸをパルス電圧出力源４４から出力させる。制御回路４は、補助導通部１２側の導通をＩＧＢＴ３のオン状態により保持したままでパルス電圧ＶＡＵＸをパルス電圧出力源４４から出力させることで、サイリスタ１のアノード−カソード間に逆バイアスを発生させることができる。これにより、パルス電圧ＶＡＵＸを印加しない場合に比べて、サイリスタ１の残留キャリアをサイリスタ１のアノードＡから速やかに引き抜くことができるので、残留キャリアの影響による誤オン現象を効果的に防ぐことができる。したがって、自己消弧機能を有さないサイリスタ１の安定遮断動作を実現できる。
【００５８】
制御回路４は、ＩＧＢＴ３のオン状態でＭＯＳＦＥＴ２のゲートをオフした後にサイリスタ１のゲートをオフしてから、ＩＧＢＴ３のゲートをオフするまでの間に、パルス電圧ＶＡＵＸをパルス電圧出力源４４から出力させてもよい。制御回路４は、補助導通部１２側の導通をＩＧＢＴ３のオン状態により保持したままでパルス電圧ＶＡＵＸをパルス電圧出力源４４から出力させることで、サイリスタ１のアノード−カソード間に逆バイアスを発生させることができる。サイリスタ１のゲートオフよりも先にＭＯＳＦＥＴ２のゲートをオフさせることで、サイリスタ１のアノード−カソード間に印加される逆バイアスを十分に大きくできるので、サイリスタ１の残留キャリアをサイリスタ１のアノードから更に速やかに引き抜きできる。したがって、残留キャリアの影響による誤オン現象を更に効果的に防ぐことができ、自己消弧機能を有さないサイリスタ１の安定遮断動作を実現できる。
【００５９】
図９は、本発明の第３の実施の形態に係る複合半導体スイッチの動作を説明するための駆動電圧波形図である。図１０は、本発明の第３の実施の形態に係る複合半導体スイッチの動作を説明するための波形図である。
【００６０】
区間（Ｉ）において、最初に、サイリスタ１、ＭＯＳＦＥＴ２及びＩＧＢＴ３がオフの状態で、制御回路４は、ＩＧＢＴ３のゲートをオンさせるゲート駆動電圧ＶＧＥをゲートとエミッタＥとの間に印加する。これにより、電流ＩＱ１が、入力端ＩＮからＩＧＢＴ３のコレクタＣを経由して出力端ＯＵＴに向かって流れる。ＩＧＢＴ３のオンにより、サイリスタ１のアノードＡとカソードＫとの間の電圧ＶＡＫは低下する。
【００６１】
次に、区間（Ｉ）（ＩＩ）において、制御回路４は、遅延時間ｔｄｏｎ後のタイミングでＭＯＳＦＥＴ２をオンさせるゲート駆動電圧を印加した後に、サイリスタ１をオンさせるゲート駆動電圧を印加する。これにより、ターンオン速度がサイリスタ１に比べてＭＯＳＦＥＴ２の方が速いので、サイリスタ１を遅延時間ｔｄｏｎ後にオンさせてからＭＯＳＦＥＴ２をオンさせる場合に比べて、サイリスタ１のターンオン損失を抑えることができる。区間（ＩＩ）において、複合半導体スイッチ１０に流れる電流を主導通部１１と補助導通部１２の双方で分担し、主導通部１１には電流ＩＱ１が流れ、補助導通部１２には電流ＩＱ２が流れる。
【００６２】
区間（ＩＩＩ）において、制御回路４は、ＭＯＳＦＥＴ２のゲート電圧の印加をオフすることでサイリスタ１に逆バイアスを印加させた後、サイリスタ１のゲートをオフにすることで、主導通部１１の導通を遮断する。これにより、再度、電流ＩＱ１のみの通流となり、補助導通部１２に流れる電流ＩＱ２は遮断される。
【００６３】
区間（ＩＶ）において、制御回路４は、ＩＧＢＴ３のオン状態を維持した状態で、パルス電圧出力源４４をオンし、サイリスタ１のアノード−カソード間に逆バイアスを作用させるパルス電圧ＶＡＵＸをサイリスタ１のカソード側に所定時間印加する。パルス電圧ＶＡＵＸの印加期間では、ＭＯＳＦＥＴ２のドレイン−ソース間の電圧ＶＤＳは上昇し、サイリスタ１のアノードＡとカソードＫとの間の電圧ＶＡＫは、逆バイアスによる負電圧となる。制御回路４は、所定の時間幅のパルス電圧ＶＡＵＸを印加した後、パルス電圧出力源４４をオフして、パルス電圧ＶＡＵＸの印加を停止する。
【００６４】
区間（Ｖ）において、制御回路４は、ＩＧＢＴ３のゲートをオフすることで、補助導通部１２の導通も遮断され、複合半導体スイッチ１０の全ての通流を遮断する。
【００６５】
以上説明したように、本実施の形態によれば、遮断対象の電流が交流電流の場合においても、第１の実施の形態と同様の作用、効果を得ることができる。
【００６６】
（他の実施の形態）
本発明は上記実施の形態に限定されず、様々な変形及び応用が可能である。例えば、上記実施の形態では、第２の半導体スイッチング素子がＩＧＢＴである場合を例にして説明した。しかしながら、例えばＩＧＢＴを用いるよりもより早いスイッチング速度が求められるが耐圧がより低くてもよい用途においては、ＩＧＢＴの代わりにパワーＭＯＳＦＥＴを用いてもよい。この場合、ＭＯＳＦＥＴのソースからドレインに向かって電流が流れるように当該ＭＯＳＦＥＴを補助導通部１２に接続することで、いわゆる同期整流効果によって電流導通損失をさらに減らすことが期待できる。
【００６７】
また、第２の実施の形態では、第２の半導体スイッチング素子３及び３ａとして、それぞれ、ダイオードが逆並列に接続されたＩＧＢＴを用いた場合を例にして説明したが、逆阻止ＩＧＢＴ（ＲＢ−ＩＧＢＴ）を用いてもよい。この場合、第２の実施の形態では、ＩＧＢＴ３及び３ａを逆直列接続したが、ＲＢ−ＩＧＢＴを逆並列接続することで、同様の作用、効果を得ることが可能である。
【００６８】
さらに、第２の半導体スイッチング素子に、例えばシリコンカーバイド等のワイドバンドギャップ材料から形成された半導体スイッチング素子を採用し、サイリスタ１に高耐圧型のサイリスタ等を採用することで、実施の形態と比較してより高い耐圧が得られ、より大きな電流が流れる用途にも対応可能となる。
【００６９】
さらに、上記の実施の形態では、第１の半導体スイッチング素子１が、自己消弧機能を持たないサイリスタである場合を例にして説明したが、例えばＧＴＯサイリスタを採用してもよい。この場合、ＧＴＯサイリスタは原理的にはゲートへの電圧の印加に応じて点弧、消弧が可能であるが、上記の実施の形態のように、先にＭＯＳＦＥＴ２をターンオフさせてＧＴＯサイリスタに逆バイアスを印加することで、ＧＴＯサイリスタのターンオフ動作の一助となる効果が期待できる。
【００７０】
以上、電流遮断器を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。
【００７１】
例えば、サイリスタ１又はＭＯＳＦＥＴ２に抵抗等の他の素子が直列に接続されてもよいし、サイリスタ１ａ又はＭＯＳＦＥＴ２ａに抵抗等の他の素子が直列に接続されてもよいし、ＩＧＢＴ３又はＩＧＢＴ３ａに抵抗等の他の素子が直列に接続されてもよい。
【符号の説明】
【００７２】
１、１ａ      サイリスタ（第１の半導体スイッチング素子）
２、２ａ      ＭＯＳＦＥＴ（導通部切り替え素子）
３、３ａ      ＩＧＢＴ（第２の半導体スイッチング素子）
４            制御回路
５            制御装置
１０          複合半導体スイッチ（電流遮断器）
１１、１１ａ  主導通部
１２、１２ａ  補助導通部
４１          保護回路
４２          ゲートパルス分配回路
４３          駆動回路
Ａ            第１の端子
Ｂ            第２の端子
ＩＮ          入力端子
ＯＵＴ        出力端子
ＣＴＬ        制御端子
【図１】
2019115030.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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