(57)【要約】【課題】信頼性の向上が可能な記憶装置を提供する。【解決手段】実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられた抵抗変化層と、を備え、抵抗変化層は、半導体、又は、第１の金属酸化物を含む第１の層と、第１の層と第１の導電層との間に設けられ、第２の金属酸化物を含む第２の層と、第２の層と第１の導電層との間に設けられた第１のアモルファス層と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられた抵抗変化層と、を備え、
前記抵抗変化層は、
半導体、又は、第１の金属酸化物を含む第１の層と、
前記第１の層と前記第１の導電層との間に設けられ、第２の金属酸化物を含む第２の層と、
前記第２の層と前記第１の導電層との間に設けられた第１のアモルファス層と、  
を有する記憶装置。
【請求項２】
前記第１のアモルファス層は、酸化物、窒化物、又は、酸窒化物である請求項１記載の記憶装置。
【請求項３】
前記第１のアモルファス層は、第３の金属酸化物を含み、前記第３の金属酸化物は２種類以上の金属元素を含む請求項１又は請求項２記載の記憶装置。
【請求項４】
前記第１のアモルファス層は、２種類以上の金属酸化物膜の積層構造を有する請求項１又は請求項２記載の記憶装置。
【請求項５】
前記抵抗変化層は、前記第１の層と前記第２の層との間に設けられた第２のアモルファス層を、更に有する請求項１ないし請求項４いずれか一項記載の記憶装置。
【請求項６】
前記第２のアモルファス層は、酸化物、窒化物、又は、酸窒化物である請求項５記載の記憶装置。
【請求項７】
前記第２のアモルファス層は、酸化アルミニウム、酸化ハフニウム、及び、酸化ジルコニウムから成る群から選ばれる２種類以上の金属酸化物膜の積層構造を有する請求項６記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置に関する。
【背景技術】
【０００２】
抵抗変化型メモリは、メモリセルの抵抗変化層に電圧を印加することで電流を流し、高抵抗状態と低抵抗状態の間を遷移させる。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。抵抗変化型メモリの信頼性を保証するために、高抵抗状態と低抵抗状態の間を繰り返し遷移させても、メモリセルの特性が劣化しないことが要求される。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ｂ．Ｇｏｖｏｒｅａｎｕ  ｅｔ  ａｌ．“Ａｄｖａｎｃｅｄ  ａ−ＶＭＣＯ  ｒｅｓｉｓｔｉｖｅ  ｓｗｉｔｃｈｉｎｇ  ｍｅｍｏｒｙ  ｔｈｒｏｕｇｈ  ｉｎｎｅｒ  ｉｎｔｅｒｆａｃｅ  ｅｎｇｉｎｅｅｒｉｎｇ  ｗｉｔｈ  ｗｉｄｅ（＞１０２）ｏｎ／ｏｆｆ  ｗｉｎｄｏｗ，  ｔｕｎａｂｌｅ  μＡ−ｒａｎｇｅ  ｓｗｉｔｃｈｉｎｇ  ｃｕｒｒｅｎｔ  ａｎｄ  ｅｘｃｅｌｌｅｎｔ  ｖａｒｉａｂｉｌｉｔｙ”,ＶＬＳＩ  Ｔｅｃｈ．Ｓｙｍｐ．ｐｐ８２−８３（２０１６）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、信頼性の向上が可能な記憶装置を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の記憶装置は、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層との間に設けられた抵抗変化層と、を備え、前記抵抗変化層は、半導体、又は、第１の金属酸化物を含む第１の層と、前記第１の層と前記第１の導電層との間に設けられ、第２の金属酸化物を含む第２の層と、前記第２の層と前記第１の導電層との間に設けられた第１のアモルファス層と、を有する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の記憶装置のメモリセルの模式断面図。
【図２】第１の実施形態の記憶装置のブロック図。
【図３】第２の実施形態の記憶装置のメモリセルの模式断面図。
【図４】第２の実施形態の変形例の記憶装置のメモリセルの模式断面図。
【図５】第３の実施形態の記憶装置のブロック図。
【図６】第３の実施形態のメモリセルアレイの等価回路図。
【図７】第３の実施形態の記憶装置のメモリセルアレイの模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【０００８】
なお、本明細書中、便宜上「上部」、「下部」という用語を用いる。「上部」、「下部」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
【０００９】
本明細書中の記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、記憶装置を構成する部材がアモルファスであるか否かは、透過型電子顕微鏡を用いた観察により、部材中に結晶粒（グレイン）が存在するか否かを確認することで判断が可能である。
【００１０】
以下、実施形態の記憶装置を、図面を参照して説明する。
【００１１】
（第１の実施形態）
本実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられた抵抗変化層と、を備える。そして、抵抗変化層は、半導体、又は、第１の金属酸化物を含む第１の層と、第１の層と第１の導電層との間に設けられ、第２の金属酸化物を含む第２の層と、第２の層と第１の導電層との間に設けられた第１のアモルファス層と、を有する。
【００１２】
図１は、第１の実施形態の記憶装置のメモリセルＭＣの模式断面図である。図２は、第１の実施形態の記憶装置のメモリセルアレイ１００及び周辺回路のブロック図である。図１は、図２のメモリセルアレイ１００中の、例えば点線の円で示される一個のメモリセルＭＣの断面を示す。
【００１３】
本実施形態の記憶装置のメモリセルアレイ１００は、例えば、半導体基板１０１上に絶縁層を介して、複数のワード線１０４と、ワード線１０４と交差する複数のビット線１０６とを備える。ビット線１０６は、ワード線１０４の上層に設けられる。また、メモリセルアレイ１００の周囲には、周辺回路として、第１の制御回路１０８、第２の制御回路１１０、センス回路１１２が設けられる。
【００１４】
ワード線１０４と、ビット線１０６が交差する領域に、複数のメモリセルＭＣが設けられる。本実施形態の記憶装置は、クロスポイント構造を備える抵抗変化型メモリである。メモリセルＭＣは二端子の抵抗変化素子である。
【００１５】
複数のワード線１０４は、それぞれ、第１の制御回路１０８に接続される。また、複数のビット線１０６は、それぞれ、第２の制御回路１１０に接続される。センス回路１１２は、第１の制御回路１０８及び第２の制御回路１１０に接続される。
【００１６】
第１の制御回路１０８及び第２の制御回路１１０は、例えば、所望のメモリセルＭＣを選択し、そのメモリセルへのデータの書き込み、メモリセルのデータの読み出し、メモリセルのデータの消去等を行う機能を備える。データの読み出し時に、メモリセルのデータは、ワード線１０４と、ビット線１０６との間に流れる電流量として読み出される。センス回路１１２は、その電流量を判定して、データの極性を判断する機能を備える。例えば、データの“０”、“１”を判定する。
【００１７】
第１の制御回路１０８、第２の制御回路１１０、及び、センス回路１１２は、例えば、半導体基板１０１上に形成される半導体デバイスを用いた電子回路で構成される。
【００１８】
メモリセルＭＣは、図１に示すように、下部電極１０（第１の導電層）、上部電極２０（第２の導電層）、抵抗変化層３０を備える。
【００１９】
下部電極１０はワード線１０４に接続される。下部電極１０は、例えば金属である。下部電極１０は、例えば、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。下部電極１０自体がワード線１０４であっても構わない。
【００２０】
上部電極２０はビット線１０６に接続される。上部電極２０は、例えば金属である。上部電極２０は、例えば、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。上部電極２０自体がビット線１０６であっても構わない。
【００２１】
抵抗変化層３０は、下部電極１０と上部電極２０との間に設けられる。抵抗変化層３０は、高抵抗層３１（第１の層）、低抵抗層３２（第２の層）、第１のアモルファス層３３、第２のアモルファス層３４を備える。
【００２２】
抵抗変化層３０は、下部電極１０から上部電極２０に向けて、順に、第１のアモルファス層３３、低抵抗層３２、第２のアモルファス層３４、高抵抗層３１が配置される。なお、下部電極１０から上部電極２０に向けて、順に、高抵抗層３１、第２のアモルファス層３４、低抵抗層３２、第１のアモルファス層３３と配置しても構わない。
【００２３】
抵抗変化層３０の厚さは、例えば、５ｎｍ以上２５ｎｍ以下である。抵抗変化層３０は、例えば、原子層堆積法（ＡＬＤ法）で形成された膜である。化学気相成長（ＣＶＤ法）やスパッタリング法で形成しても構わない。
【００２４】
高抵抗層３１は、半導体、又は、第１の金属酸化物を含む。高抵抗層３１は、例えば、アモルファスの半導体、又は、アモルファスの金属酸化物である。
【００２５】
高抵抗層３１は、例えば、半導体である。高抵抗層３１は、例えば、シリコン、ゲルマニウム、スズ、又は、これらの化合物である。高抵抗層３１は、例えば、アモルファスシリコン、アモルファスゲルマニウム、アモルファスシリコンゲルマニウム、アモルファスシリコンスズ、アモルファスゲルマニウムスズである。これらの化合物が複数の積層体になっていても構わない。結晶化していても構わない。
【００２６】
高抵抗層３１は、例えば、第１の金属酸化物である。第１の金属酸化物は、例えば、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）及び、バナジウム（Ｖ）から成る群から選ばれる少なくとも一つの金属元素を含む。高抵抗層３１は、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、酸化ニオブ、酸化バナジウム又は、これらの化合物である。
【００２７】
高抵抗層３１の膜厚は、例えば、１ｎｍ以上１０ｎｍ以下である。
【００２８】
低抵抗層３２は、高抵抗層３１と下部電極１０との間に設けられる。
【００２９】
低抵抗層３２は、第２の金属酸化物を含む。第２の金属酸化物は、例えば、チタン（Ｔｉ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、及び、タングステン（Ｗ）から成る群から選ばれる少なくとも一つの金属元素を含む。低抵抗層３２は、例えば、酸化チタン、酸化ニオブ、酸化タンタル、又は、酸化タングステンである。例えば、第２の金属酸化物は第１の金属酸化物と異なる。低抵抗層３２は、高抵抗層３１と電気抵抗が異なる同一種類の金属酸化物であっても構わない。例えば、高抵抗層３１がアモルファスの酸化チタンであり、低抵抗層３２が結晶化した酸化チタンであっても構わない。
【００３０】
低抵抗層３２は、高抵抗層３１よりも抵抗率が低い。低抵抗層３２の少なくとも一部は結晶質である。低抵抗層３２は、例えば、多結晶である。低抵抗層３２の第２の金属酸化物は結晶化することにより抵抗率が低下する。低抵抗層３２の金属酸化物の結晶化割合は、高抵抗層３１の第１の金属酸化物の結晶化割合よりも高い。金属酸化物の結晶化割合は、例えば、ＴＥＭにより測定することが可能である。
【００３１】
低抵抗層３２の膜厚は、例えば、３ｎｍ以上１５ｎｍ以下である。
【００３２】
第１のアモルファス層３３は、低抵抗層３２と下部電極１０との間に設けられる。第１のアモルファス層３３は、アモルファスである。第１のアモルファス層３３は、例えば、酸化物、窒化物、又は、酸窒化物である。
【００３３】
第１のアモルファス層３３は、例えば、第３の金属酸化物を含む。第３の金属酸化物は、例えば、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ランタン（Ｌａ）、及び、ニオブ（Ｎｂ）から成る群から選ばれる少なくとも一つの金属元素を含む。第１のアモルファス層３３は、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化タンタル、又は、酸化ニオブである。これらの合金膜や複数の金属酸化物が積層された膜でも構わない。
【００３４】
例えば、第１のアモルファス層３３に含まれる第３の金属酸化物の標準生成ギブスエネルギーは、低抵抗層３２に含まれる第２の金属酸化物の標準生成ギブスエネルギーよりも小さい。例えば、第２の金属酸化物が酸化チタンの場合、第３の金属酸化物として、第２の金属酸化物よりも標準生成ギブスエネルギーの小さい酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、又は、酸化ランタンを適用することが可能である。
【００３５】
第１のアモルファス層３３は、例えば、シリコン（Ｓｉ）、及び、ゲルマニウム（Ｇｅ）から成る群から選ばれる少なくとも一つの元素を含む酸化物、窒化物、又は、酸窒化物である。第１のアモルファス層３３は、例えば、酸化シリコン、酸化ゲルマニウム、窒化シリコン、窒化ゲルマニウム、酸窒化シリコン、又は、酸窒化ゲルマニウムである。
【００３６】
第１のアモルファス層３３は、例えば、シリコン（Ｓｉ）、及び、金属元素を含む金属酸化物、金属酸窒化物である。第１のアモルファス層３３は、例えば、ケイ酸アルミニウム、ケイ酸ハフニウム、窒素添加ケイ酸アルミニウム、又は、窒素添加ケイ酸ハフニウムである。
【００３７】
第１のアモルファス層３３は、例えば、金属窒化物、又は、金属酸窒化物である。第１のアモルファス層３３は、例えば、窒化アルミニウム、窒化ハフニウム、酸窒化アルミニウム、又は、酸窒化ハフニウムである。
【００３８】
第１のアモルファス層３３は、例えば、高抵抗層３１及び低抵抗層３２と異なる組成を有する。第１のアモルファス層３３は、高抵抗層３１と低抵抗層３２との間の原子の拡散を抑制する機能を有する。また、低抵抗層３２から酸素を吸収する機能を有する。
【００３９】
第１のアモルファス層３３の厚さは、例えば、０．２ｎｍ以上３ｎｍ以下である。
【００４０】
第２のアモルファス層３４は、高抵抗層３１と低抵抗層３２との間に設けられる。第２のアモルファス層３４は、アモルファスである。第２のアモルファス層３４は、例えば、酸化物、窒化物、又は、酸窒化物である。
【００４１】
また、第２のアモルファス層３４は、例えば、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）から成る群から選ばれる少なくとも一つの元素を含む酸化物、窒化物、又は、酸窒化物である。第２のアモルファス層３４は、例えば、酸化アルミニウム、酸化シリコン、酸化ゲルマニウム、酸化ジルコニウム、酸化ハフニウム、窒化アルミニウム、窒化シリコン、窒化ゲルマニウム、酸窒化アルミニウム、酸窒化シリコン、酸窒化ゲルマニウム、酸窒化ジルコニウム、又は、酸窒化ハフニウムである。第２のアモルファス層３４は、上記材料の合金膜でも構わない。また、上記材料の膜のうち、２種類以上の膜が積層された構造でも構わない。
【００４２】
第２のアモルファス層３４は、例えば、高抵抗層３１及び低抵抗層３２と異なる組成を有する。第２のアモルファス層３４は、高抵抗層３１と低抵抗層３２とが反応することを抑制する機能を備える。
【００４３】
第２のアモルファス層３４の厚さは、例えば、０．２ｎｍ以上１ｎｍ以下である。
【００４４】
抵抗変化層３０に電圧を印加し電流を流すことで、抵抗変化層３０が高抵抗状態から低抵抗状態へ、あるいは、低抵抗状態から高抵抗状態へと変化する。高抵抗状態から低抵抗状態への変化は、例えば、セット動作と称される。低抵抗状態から高抵抗状態への変化は、例えば、リセット動作と称される。高抵抗状態から低抵抗状態へ変化させる際に抵抗変化層３０に印加される電圧はセット電圧、低抵抗状態から高抵抗状態へ変化させる際に抵抗変化層３０に印加される電圧はリセット電圧と称される。
【００４５】
抵抗変化層３０への電圧の印加により、低抵抗層３２の中の酸素欠損量（酸素空孔量）が変化する。低抵抗層３２の中の酸素欠損量の変化に伴い抵抗変化層３０の導電性が変化する。低抵抗層３２は、いわゆる、空孔変調伝導性酸化物（Ｖａｃａｎｃｙ  Ｍｏｄｕｌａｔｅｄ  Ｃｏｎｄｕｃｔｉｖｅ  Ｏｘｉｄｅ）である。
【００４６】
例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義する。メモリセルＭＣは“０”と“１”の１ビットデータを記憶することが可能となる。
【００４７】
次に、本実施形態の記憶装置の作用及び効果について説明する。
【００４８】
酸素欠損量の変化を用いて抵抗変化層３０の導電性を変化させる抵抗変化型メモリでは、セット動作とリセット動作の繰り返しによりメモリセルＭＣの特性が劣化する場合がある。具体的には、例えば、高抵抗状態と低抵抗状態の抵抗比が小さくなる。高抵抗状態と低抵抗状態の抵抗比が小さくなると、メモリセルＭＣからのデータ読み出しマージンが低下し問題となる。
【００４９】
データ読み出しマージンの低下を補償するために、例えば、セット電圧、又は、リセット電圧を、セット動作とリセット動作の繰り返し回数に応じて高くする方法がある。しかし、セット電圧、又は、リセット電圧が高くなりすぎると抵抗変化層３０の絶縁破壊が生じ、メモリセルＭＣが動作しなくなる。
【００５０】
したがって、メモリセルＭＣの特性の劣化を抑制し、抵抗変化型メモリの信頼性を向上することが要求される。
【００５１】
本実施形態の記憶装置では、低抵抗層３２と下部電極１０との間に第１のアモルファス層３３を設ける。第１のアモルファス層３３を設けることで、メモリセルＭＣの特性の劣化が抑制される。
【００５２】
第１のアモルファス層３３を設けることにより、メモリセルＭＣの特性の劣化が抑制されるのは、以下の理由によると考えられる。第１のアモルファス層３３が無い場合、セット動作とリセット動作を繰り返すことにより、下部電極１０の構成原子が、低抵抗層３２の結晶粒界（グレインバウンダリー）を通って、低抵抗層３２や高抵抗層３１に拡散する。例えば、下部電極１０が窒化チタンの場合、窒化チタンの構成原子であるチタンや窒素が、低抵抗層３２や高抵抗層３１に拡散する。下部電極１０の構成原子の低抵抗層３２や高抵抗層３１への拡散が、メモリセルＭＣの特性の劣化の一つの要因であると考えられる。
【００５３】
第１のアモルファス層３３は、結晶粒界の存在しないアモルファスである。第１のアモルファス層３３を設けることにより、下部電極１０の構成原子が、低抵抗層３２や高抵抗層３１に拡散することが防止できる。したがって、第１のアモルファス層３３を設けることにより、メモリセルＭＣの特性の劣化が抑制される。よって、抵抗変化型メモリの信頼性が向上する。さらに、第１のアモルファス層３３を設けることにより、下部電極金属の凹凸や結晶配向性を消失させることが可能となる。したがって、低抵抗層３２のグレインバウンダリ―の密度を低下させる効果もある。低抵抗層３２のグレインバウンダリ―の密度を低下させることで、下部電極１０の構成原子が、低抵抗層３２や高抵抗層３１に拡散することが防止できる。この観点からも、メモリセルＭＣの特性の劣化が抑制され、抵抗変化型メモリの信頼性が向上する。
【００５４】
第１のアモルファス層３３の厚さは、例えば、０．２ｎｍ以上３ｎｍ以下であることが好ましく、１ｎｍ以下であることがより好ましい。上記範囲を下回ると、下部電極１０の構成原子の拡散防止効果が不十分となるおそれがある。また、上記範囲を上回ると、第１のアモルファス層３３自体の抵抗が高くなり、キャリアの移動を妨げるおそれがある。また、上記範囲を上回ると、第１のアモルファス層３３が結晶化し、下部電極１０の構成原子の拡散防止効果が発現されないおそれがある。
【００５５】
第１のアモルファス層３３は第３の金属酸化物を有し、第３の金属酸化物の標準生成ギブスエネルギーが、低抵抗層３２を構成する第２の金属酸化物の標準生成ギブスエネルギーよりも小さいことが好ましい。上記構成により、メモリセルＭＣの特性の劣化を、更に抑制することが可能となる。
【００５６】
上記構成により、メモリセルＭＣの特性の劣化が抑制されるのは、以下の理由によると考えられる。セット動作とリセット動作を繰り返すことにより、低抵抗層３２中の酸素欠損密度が低下することが、メモリセルＭＣの特性の劣化の一つの要因であると考えられる。
【００５７】
標準生成ギブスエネルギーが小さいことにより、第３の金属酸化物は第２の金属酸化物よりも熱的に安定である。したがって、第１のアモルファス層３３を構成する第３の金属酸化物は、低抵抗層３２を構成する第２の金属酸化物から酸素を吸収する機能を備える。したがって、低抵抗層３２中の酸素欠損密度が低下することが抑制される。よって、抵抗変化型メモリの信頼性が向上する。
【００５８】
第１のアモルファス層３３を構成する第３の金属酸化物の標準生成ギブスエネルギーを、低抵抗層３２を構成する第２の金属酸化物の標準生成ギブスエネルギーよりも小さくする観点から、第２の金属酸化物が酸化チタンであり、第３の金属酸化物が酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、又は、酸化ランタンであることがより好ましい。
【００５９】
第１のアモルファス層３３は、成膜の容易性、膜の安定性、下部電極１０の構成原子の拡散防止効果の向上の観点から、酸化アルミニウム、又は、酸化ハフニウムであることが好ましい。
【００６０】
メモリセルＭＣの特性の劣化を抑制する観点から、第１のアモルファス層３３中の第３の金属酸化物は、２種類以上の金属元素を含む金属酸化物であることが好ましい。第３の金属酸化物は、例えば、チタン及びアルミウムを含む金属酸化物である。２種類以上の金属元素を含むことで、酸素を吸収する効果を維持しながら高温のプロセスを経てもアモルファス状態を維持することがより容易になる。
【００６１】
第２のアモルファス層３４の厚さは、例えば、０．２ｎｍ以上１ｎｍ以下であることが好ましい。上記範囲を下回ると、高抵抗層３１と低抵抗層３２との間の反応抑制効果が不十分となるおそれがある。また、上記範囲を上回ると、第２のアモルファス層３４自体の抵抗が高くなり、キャリアの移動を妨げるおそれがある。
【００６２】
第２のアモルファス層３４は、成膜の容易性、膜の安定性、高抵抗層３１と低抵抗層３２との間の反応抑制効果の向上の観点から、酸化アルミニウムであることが好ましい。
【００６３】
また、第２のアモルファス層３４は、酸化アルミニウム、酸化ハフニウム、及び、酸化ジルコニウムから選ばれる２種類以上の金属酸化物膜の積層構造を有することが好ましい。積層構造には酸化アルミニウムを含むことがより好ましい。酸化アルミニウムの結晶化温度は高く、アモルファスを維持しやすい。また、酸化ジルコニウムや酸化ハフニウムは酸素との結合が酸化アルミニウムに比べて弱いのでより容易に酸素の出し入れが可能である。積層構造とすることで、メモリセルＭＣのエンデュランス（データ書き換え）特性の向上が可能である。
【００６４】
金属酸化物膜の積層は、２層であっても３層以上であっても構わない。金属酸化物膜の積層は、島状に形成されることを抑制し、板状の膜を形成する観点からは積層数の少ない２層であることが好ましい。また、メモリセルＭＣのエンデュランス（データ書き換え）特性を向上させる観点からは、３層以上であることが好ましく、３層であることがより好ましい。
【００６５】
高抵抗層３１は、成膜の容易性、膜の安定性、抵抗変化層３０の抵抗値の適正化の観点から、アモルファスシリコンであることが好ましい。
【００６６】
低抵抗層３２は、成膜の容易性、膜の安定性、抵抗変化層３０の高抵抗状態と低抵抗状態の抵抗比を大きくする観点から、酸化チタンであることが好ましい。
【００６７】
本実施形態では、抵抗変化層３０に第２のアモルファス層３４が設けられる場合を例示したが、例えば、高抵抗層３１及び低抵抗層３２の材料に反応性の低い材料を用いれば、第２のアモルファス層３４は設けられなくても構わない。
【００６８】
以上、本実施形態によれば、下部電極１０の構成原子の低抵抗層３２や高抵抗層３１への拡散が抑制され、メモリセルＭＣの特性の劣化が抑制される。よって、信頼性の向上が可能な記憶装置が実現できる。
【００６９】
（第２の実施形態）
本実施形態の記憶装置は、第１のアモルファス層３３が２種類以上の金属酸化物膜の積層構造であること以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については記述を省略する。
【００７０】
図３は、第２の実施形態の記憶装置のメモリセルＭＣの模式断面図である。
【００７１】
第１のアモルファス層３３は、酸化チタン膜３３ａ（第１の金属酸化物膜）と酸化アルミニウム膜３３ｂ（第２の金属酸化物膜）との積層構造である。第１のアモルファス層３３が、２種類の金属酸化物膜の積層構造を備えることにより、メモリセルＭＣの特性の劣化が、更に抑制される。
【００７２】
第１のアモルファス層３３が、２種類の金属酸化物膜の積層構造を備えることにより、メモリセルＭＣの特性の劣化が、更に抑制されるのは、以下の理由によると考えられる。第１のアモルファス層３３が、２種類の金属酸化物膜の積層構造を備えることにより、第１のアモルファス層３３の中の欠陥密度が高くなる。欠陥密度が高くなることにより、第３の金属酸化物が、低抵抗層３２を構成する第２の金属酸化物から酸素を吸収する効果が高くなる。したがって、低抵抗層３２中の酸素欠損密度が低下することが更に抑制され、メモリセルＭＣの特性の劣化が、更に抑制される。よって、抵抗変化型メモリの信頼性が更に向上する。
【００７３】
また、特に、メモリセルＭＣを製造する際に、第１のアモルファス層３３の上に低抵抗層３２を形成する場合、第１のアモルファス層３３の表面ラフネスが、低抵抗層３２の結晶性を左右すると考えられる。すなわち、第１のアモルファス層３３の表面ラフネスが大きいと、低抵抗層３２の結晶性が劣化し結晶サイズの小さなグレインバウンダリの多い膜となり、メモリセルＭＣの特性が劣化する。第１のアモルファス層３３を、２種類の金属酸化物膜を積層させて形成することにより、第１のアモルファス層３３の表面ラフネスが小さくなる。さらには下地膜の配向性を消失させるので、低抵抗層３２の結晶性が向上し、メモリセルＭＣの特性の劣化が抑制される。
【００７４】
（変形例）
図４は、第２の実施形態の変形例の記憶装置のメモリセルＭＣの模式断面図である。第１のアモルファス層３３は、酸化チタン膜３３ａ（第１の金属酸化物膜）と酸化アルミニウム膜３３ｂ（第２の金属酸化物膜）とがそれぞれ３層ずつ交互に積層された積層構造である。
【００７５】
本変形例では第１のアモルファス層３３の上に低抵抗層３２を形成する場合、第１のアモルファス層３３の表面ラフネスが、第２の実施形態よりも更に小さくなる。したがって、メモリセルＭＣの特性の劣化が、更に抑制される。よって、抵抗変化型メモリの信頼性が更に向上する。
【００７６】
第１のアモルファス層３３は、３種類以上の金属酸化物膜の積層構造を備えても構わない。
【００７７】
以上、本実施形態によれば、第１の実施形態と比較して、メモリセルＭＣの特性の劣化が更に抑制される。よって、更なる信頼性の向上が可能な記憶装置が実現できる。
【００７８】
（第３の実施形態）
本実施形態の記憶装置は、メモリセルアレイが３次元構造を備える以外は、第１又は第２の実施形態と同様である。したがって、第１又は第２の実施形態と重複する内容については記述を省略する。
【００７９】
図５は、本実施形態の記憶装置のブロック図である。図６は、メモリセルアレイの等価回路図である。図７は、メモリセルアレイ内の配線構造を模式的に示す。
【００８０】
また、本実施形態のメモリセルアレイは、メモリセルＭＣが立体的に配置された三次元構造を備える。
【００８１】
図５に示すように、記憶装置は、メモリセルアレイ２１０、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、制御回路２２１を備える。
【００８２】
また、図６に示すように、メモリセルアレイ２１０内には、複数のメモリセルＭＣが立体的に配置される。図６中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。
【００８３】
メモリセルアレイ２１０は、例えば、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）を備える。ワード線ＷＬはｘ方向に伸長する。ビット線ＢＬはｚ方向に伸長する。ワード線ＷＬとビット線ＢＬは垂直に交差する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。
【００８４】
複数のワード線ＷＬは、ローデコーダ回路２１４に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路２１５に接続される。複数のビット線ＢＬとセンスアンプ回路２１５との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。
【００８５】
ローデコーダ回路２１４は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路２１２は、ローデコーダ回路２１４によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
【００８６】
カラムデコーダ回路２１７は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路２１５は、カラムデコーダ回路２１７によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
【００８７】
制御回路２２１は、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、図示しないその他の回路を制御する機能を備える。
【００８８】
ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、制御回路２２１などの回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
【００８９】
図７（ａ）、図７（ｂ）は、本実施形態の記憶装置のメモリセルアレイ２１０の模式断面図である。図７（ａ）は、メモリセルアレイ２１０のｘｙ断面図である。図７（ｂ）は、メモリセルアレイ２１０のｙｚ断面図である。図７（ａ）は、図７（ｂ）のＢＢ’断面図、図７（ｂ）は図７（ａ）のＡＡ’断面図である。図７（ａ）、図７（ｂ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【００９０】
メモリセルアレイ２１０は、ワード線ＷＬ１１、ワード線ＷＬ１２、ワード線ＷＬ１３、ビット線ＢＬ１１、ビット線ＢＬ１２を備える。また、抵抗変化層３０、層間絶縁層４０を備える。
【００９１】
抵抗変化層３０に、第１又は第２の実施形態の抵抗変化層３０が適用される。
【００９２】
本実施形態によれば、三次元構造を備えることにより、第１又は第２の実施形態の効果に加え、記憶装置の集積度が向上するという効果が得られる。
【００９３】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９４】
１０        下部電極（第１の導電層）
２０        上部電極（第２の導電層）
３０        抵抗変化層
３１        高抵抗層（第１の層）
３２        低抵抗層（第２の層）
３３        第１のアモルファスシリコン層
３３ａ      酸化チタン膜（第１の金属酸化物膜）
３３ｂ      酸化アルミニウム膜（第２の金属酸化物膜）
３４        第２のアモルファスシリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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