(57)【要約】【課題】ニューロモルフィック学習のための大規模なシナプス演算を実現するための新たな三端子アナログ動作素子を提供する。【解決手段】アモルファス酸化物の積層構造を有するＭＯＳ ＦＥＴ型素子１０は、金属電極１８、二種類の絶縁膜１５、１７、界面ダイポール変調機構１６、と絶縁膜１５／半導体１４の界面で構成されるＭＯＳ型キャパシタ構造である。ＭＯＳ ＦＥＴ型素子１０は、界面ダイポール変調機構１６に加わる電界によりダイポールが変調され、閾値電圧を連続的に変化させることが可能である。ＭＯＳ ＦＥＴ型素子１０に前ニューロンスパイク１９および後ニューロンスパイク２０を時間差を持って入力することで、時間差に応じたＭＯＳ構造中のポテンシャル変化を起こし、その変化をチャネル電流の変化として読み出すことで、シナプスのスパイクタイミング依存可塑性を実現する。【選択図】図１
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【特許請求の範囲】
【請求項１】
積層された界面ダイポール変調層を含むゲート構造を有するＭＯＳ ＦＥＴを備え、当該ＭＯＳ ＦＥＴの基板裏面電極またはソース電極に正負バイアスの三角波を組み合わせた前スパイクを、ゲート電極に正負バイアスの三角波を組み合わせた後スパイクを所定の時間差をもって各々印加し、当該時間差に応じた界面ダイポール変調を誘起することにより、シナプスの結合荷重に相当するチャネル電流を得ることができる、シナプス素子。
【請求項２】
前記界面ダイポール変調層は、ＨｆＯ2、ＺｒＯ2、Ａｌ2Ｏ3、Ｌａ2Ｏ3、ＴｉＯ2、ＳｉＯ2、Ｔａ2Ｏ5、Ｔａ2Ｏ3、ＭｇＯ、及びＧｅＯ2の中から選択された２つ以上の組み合わせからなる積層構造を含む、請求項１に記載のシナプス素子。
【請求項３】
前記界面ダイポール変調は、前記前スパイクと後スパイクの時間差に応じて前記界面ダイポール変調層に加わる電圧が変化することにより前記ＭＯＳ ＦＥＴの閾値電圧が変化することを含む、請求項１または２に記載のシナプス素子。
【請求項４】
前記正負バイアスの三角波は、正の三角波の後に負の三角波が続き、負の三角波は正の三角波よりも電圧振幅を小さく、かつ底辺の時間が長い、請求項１〜３のいずれか１項に記載のシナプス素子。
【請求項５】
前記前スパイクを前記後スパイクより先に印加することにより前記時間差に応じて前記ＭＯＳ ＦＥＴの閾値電圧を低くし、前記後スパイクを前記前スパイクより先に印加することにより前記時間差に応じて前記ＭＯＳ ＦＥＴの閾値電圧を高くする、請求項３または４に記載のシナプス素子。
【請求項６】
前記前スパイクと後スパイクの時間差が長くなるにつれて前記ＭＯＳ ＦＥＴの閾値電圧の変化が小さくなる、請求項３〜５のいずれか１項に記載のシナプス素子。
【請求項７】
前記前スパイクと前記後スパイクを伝える複数の金属配線を直交して配置し、当該金属配線が直交する箇所に請求項１〜６のいずれか１項の前記シナプス素子を配置し、所望のシナプス素子の結合荷重を変化させ、かつ読み出しを可能にした、ニューロモルフィック演算装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ニューロモルフィックコンピューティング用のシナプス素子に関する。
【背景技術】
【０００２】
深層学習に代表される生物神経回路を模倣したニューラルネットワークの利用が活発になっており、自動運転や人工知能などの多くの応用分野へ広がりをみせている。一方、従来のニューラルネットよりも生物脳の動作に近づけたスパイキングニューラルネットワークの研究開発が進んでおり、より汎用性の高い機械学習システムとして期待されている。しかし、従来のノイマン型コンピュータを用いたスパイキングニューラルネットワークの演算効率は悪く、専用ハードウエアの開発が必要とされている。特にニューロンよりも二桁程素子数が多いシナプスの演算を効率的に行う技術が求められている。
【０００３】
代表的なシナプス素子として二端子の抵抗変化型メモリを応用したアナログ動作素子が注目されており、例えば、ＰＣＭ(Phase Change Memory)やＲｅＲＡＭ(Resistive Random Access Memory)により生物シナプスの動作の一つであるスパイクタイミング依存可塑性(ＳＴＤＰ: Spike-Timing-Dependent Plasticity)を模倣した電子デバイスが提案されている(特許文献１、２)。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２０１３-５３４６７６
【特許文献２】特表２０１２-５２７６６９
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前述の従来の二端子型シナプス素子では、書込みと読出し動作を同じ端子を使って行うため、読出し時にシナプス結合荷重の情報が変化する可能性が懸念される。また、一般的なクロスバー型集積デバイスとしてシナプス素子を配置する場合、隣接する抵抗変化素子に流れる電流を抑制するため、各素子と直列に接続されたセレクター素子を配置する必要があり、異なる二種類の素子を混載する技術の開発が必要となる。また、従来のシリコンデバイスとは異なる材料やデバイス構造をとるため、専用の半導体製造ラインを構築する必要がある。
【０００６】
本発明は以上の状況を鑑み、従来のシリコン半導体製造プロセスで容易に作製が可能で、かつ、三端子型アナログ素子の採用により、書込みと読出し経路を分けた信頼性・再現性が高いシナプス素子を提供することを目的とする。
【課題を解決するための手段】
【０００７】
シリコン集積回路の基本素子であるＭＯＳ ＦＥＴのゲート積層構造としてアモルファス膜の積層化構造を用い、ゲート電極に加える電圧によりアモルファス積層構造中のポテンシャル分布を変調し、連続的にＭＯＳ ＦＥＴの閾値電圧を変化させることで、ソース・ドレイン間に流れるチャネル電流をアナログ的に変化させ、シナプスのＳＴＤＰ動作を実現する。具体的には、ゲート電極に加える電圧の大きさと時間によりアモルファス膜界面に発生する界面ダイポールの大きさ制御し、ＭＯＳ ＦＥＴの閾値電圧を変化させることで、所定のゲート電圧条件下で読み出すチャネル電流を連続的に変化させることを可能とする。
【発明の効果】
【０００８】
本発明により、界面ダイポール変調型ＦＥＴ素子が、ゲート電極に加える電圧波の大きさおよび時間の積分値により連続的なチャネル電流の制御が可能であり、前ニューロおよび後ニューロンからのスパイク波として適度な割合の正負三角型波形を組み合わせた形状の電圧波をゲート電極および基板またはソース電極に加えることで、シナプスのＳＴＤＰ動作を具現化したチャネル電流の制御が可能となる。以上の三端子型シナプス素子は、従来のシリコン製造プロセスで作製が可能であり、かつ安定したニューロモルフィック演算を実現するために利用できるシナプス素子及びそれを用いた集積回路を提供できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態のシナプス素子の動作の一実施形態である。
【図２】本発明の一実施形態のシナプス素子のＳＴＤＰ動作特性である。
【図３】本発明の一実施形態の界面ダイポール変調型ＦＥＴ素子にシナプスＳＴＤＰ動作させるための制御システムである。
【図４】本発明の一実施形態の界面ダイポール変調型ＦＥＴ素子にシナプスＳＴＤＰ動作させるための制御手順である。
【図５】本発明の一実施形態の界面ダイポール変調型ＦＥＴ素子にＳＴＤＰ動作させるために入力する前後ニューロンのスパイク波形状である。
【図６】本発明の一実施形態の界面ダイポール変調型ＦＥＴ素子に前後ニューロンからのスパイク波形状を入力した場合のゲート積層構造に加わる電圧波形である。
【図７】本発明の一実施形態の界面ダイポール変調型ＦＥＴ素子に前後ニューロンからのスパイク波形状を入力した場合のゲート積層構造に加わる電圧波形である。
【図８】本発明の一実施形態のＭＯＳ構造中の連続的なポテンシャル変化を確認するために作製した４層の界面ダイポール変調層を含むＨｆＯ2／ＳｉＯ2積層構造を組込んだＭＯＳキャパシタの断面構造を示す図である。
【図９】本発明の一実施形態の４層の界面ダイポール変調層を含むＨｆＯ2／ＳｉＯ2積層ＭＯＳキャパシタのパスル応答特性を示す図である。
【図１０】本発明の一実施形態の４層の界面ダイポール変調層を含むＨｆＯ2／ＳｉＯ2積層ＭＯＳキャパシタのパスル応答特性から見積もった界面ダイポールの変調速度の電界依存性を示す図である。
【図１１】本発明の一実施形態のＭＯＳ ＦＥＴの線形領域における閾値電圧の変化がドレイン電流特性に与える影響を説明した図である。
【図１２】本発明の一実施形態のＭＯＳ ＦＥＴのサブスレッショルド領域における閾値電圧の変化がドレイン電流特性に与える影響を説明した図である。
【図１３】本発明の一実施形態の６層の界面ダイポール変調層を含むＨｆＯ2／ＳｉＯ2積層構造を組込んだＭＯＳ ＦＥＴにパスルゲート電圧を印加した際に観察された連続的なドレイン電流の変化を示す図である。
【図１４】図５の前後スパイク波形を入力した場合に計算されるＦＥＴ素子の線形領域におけるスパイク時間差とドレイン電流変化の関係を示す図である。
【図１５】図５の前後スパイク波形を入力した場合に計算されるＦＥＴ素子のサブスレッショルド領域におけるスパイク時間差とドレイン電流変化の関係を示す図である。
【図１６】本発明の一実施形態のシナプス素子を集積化したアレイ回路を示す図である。
【図１７】本発明の一実施形態のシナプス集積デバイスを用いたニューロモルフィック演算システムを示す図である。
【発明を実施するための形態】
【００１０】
本発明の実施形態の説明に入る前に、本発明者は、先に界面ダイポールをゲート積層構造に含んだＭＯＳ ＦＥＴを２値または複数値の情報を記憶する不揮発メモリ素子として提案(特許出願)しており、界面ダイポール変調型メモリと呼んでいる(特願２０１５−２０６７４９)。その特許出願では、酸化膜を多層化し、同一素子内に複数の界面ダイポール構造を重ねることで、メモリ変調幅を増加する方法を提案している。これまでに、この界面ダイポール変調型ＦＥＴ素子(メモリ)は、ＮＡＮＤフラッシュメモリを代替する高性能メモリとしては検討されているが、シナプス素子のようなアナログ動作の報告例はない。よって、以下に詳細を述べる界面ダイポール変調型ＦＥＴ素子をシナプス演算への適用は、本出願において本発明者が新たに提案するものである。
【００１１】
図１は、本発明に係るシナプス素子の断面構造、および同素子にＳＴＤＰ動作をさせるために入力する前後ニューロンからのスパイク波形の例である。同図において、本実施形態のシナプス素子１０は、ｐ型Ｓｉ基板１１にソースおよびドレインとなるｎ＋領域１２、１３を備え、前記半導体基板上に下地絶縁膜層１４を成膜し、同下地絶縁膜層１４上に第一絶縁膜層１５、界面ダイポール変調構造１６、第二絶縁膜層１７を交互に成膜する。４層の界面ダイポール変調構造１６を積層化した後、金属電極１８を形成して、４層の界面ダイポール変調機構をゲート積層構造に含んだＭＯＳ ＦＥＴとする。界面ダイポール変調構造１６は、アモルファス膜であるＨｆＯ2、ＺｒＯ2、Ａｌ2Ｏ3、Ｌａ2Ｏ3、ＴｉＯ2、ＳｉＯ2、Ｔａ2Ｏ5、Ｔａ2Ｏ3、ＭｇＯ、ＧｅＯ2の内から２つ以上の組み合わせで作製した積層構造を含むことができる。ＭＯＳ ＦＥＴの基板裏面電極またはソース電極に正負バイアスの三角波を組み合わせた前ニューロンスパイク１９を、ゲート電極に正負バイアスの三角波を組み合わせた後ニューロンスパイク２０を時間差Δｔをもって加え、その時間差Δｔに応じた界面ダイポールの変調を誘起することで、シナプスの結合荷重に相当する情報を保持する機能を実現するシナプス素子である。
【００１２】
ここで、シナプス素子に求められる動作特性について説明しておく。生物神経系においては、神経細胞間の重み(シナプス荷重)が何らかの規則にしたがって変化することで学習が実現されていると考えられている。すなわち、環境の性質(入力信号)に応答して入力と出力の関係を変化させるシステムであり、逐次的な学習によって形成される回路構造(シナプス荷重の組み合わせ)は 入力信号を反映した情報としてシステムに記憶される。ここで最も基本的な動作は、回路網中の単体シナプスが入力信号に応じてその性質を変化させる動作である。そのシナプス動作の一つが上述したスパイクタイミング依存可塑性 (ＳＴＤＰ)であり、本発明の回路が目指す機能である。
【００１３】
ＳＴＤＰ動作とは、前ニューロンからシナプスへ入力信号のタイミングと、後ニューロンの発火のタイミングの時間差に応じてシナプス結合強度を変化させる学習則である。例えば、図１に示すように、シナプスは前ニューロンからスパイク信号を受け取り(前スパイク)、ある結合強度を乗じたスパイク信号を後ニューロンへ伝える。ここで、後ニューロンが発火したタイミングで、後ニューロンのスパイクをフィードバック信号として受け取る。前スパイクの入力の直後に後スパイクを受け取る場合は、結合強度を増強させる。すなわち、入力スパイクと後ニューロンの発火が関係していると学習したことになる。逆に、前スパイクよりも以前に後スパイクが入力される場合は、結合強度が抑圧され、関係性が低いと学習することになる。図２に示すように、前スパイクと後スパイクの時間差Δｔに応じて結合強度を変化させる動作がＳＴＤＰであり、本発明のシナプス素子が目指す特性である。
【００１４】
次に、図１のシナプス素子１０に前後スパイクを入力し、スパイクの時間差に応じて、結合強度に相当するＦＥＴのドレイン電流を変化させる制御システムと動作手順について説明する。ここで、前後ニューロンからのスパイク波形は、図１に示すように正電圧の三角波に続いて負電圧の三角波が追従する形の電圧変化１９、２０とする。図３に示すように、上記の前スパイク波形を発生させる専用回路２１を設け、前スパイク波形を界面ダイポール変調型シナプス素子２５のソースとドレインに入力する。また、前スパイク波形の入力はシリコン基板であっても良い。後スパイク波形も専用の回路２４で発生させ、ゲートに入力する。上述の信号入力により、前後スパイク波形はシナプス素子２５の酸化膜積層構造に正負逆の電圧を与えることになり、その電圧波形に応じたポテンシャルの変化が起こる。また、学習させたシナプスの結合強度を読み出すために、読み出し用の所定のゲート電圧を加える回路２２とドレイン電流を読み出す回路２３を接続したシステム構成とする。
【００１５】
図４にシナプス情報の更新手順について示す。まずは、前後スパイク発生回路２１、２４が、前後シナプスのタイミング情報を受信する(Ｓ１)。前スパイクが後スパイクより早いタイミングの場合(Ｓ２)は、前スパイク波形発生回路２１からスパイク波形を出力し、所定の時間を遅らせて後スパイク波形発生回路２４からスパイク波形を出力する(Ｓ４)。ここで、後述する動作機構により、前後スパイクの時間差に応じて酸化膜積層構造中のポテンシャルが変化し、シナプス素子の閾値電圧は負電圧側へとシフトする(Ｓ６)。よって、所定のゲート電圧で読み出すシナプス素子２５のドレイン電流は増加することになり、シナプス結合強度の増加として読み出されることとなる(Ｓ８)。逆に、前スパイクが後スパイクより遅れて入力される場合(Ｓ３)は、後スパイク波形発生回路２４からのスパイク出力の後に、所定の時間を遅らせて前スパイク波形発生回路２１からスパイクを出力する(Ｓ５)。シナプス素子２５の閾値電圧は正バイアス側へシフトし(Ｓ７)、シナプス素子２５のドレイン電流は減少することとなり、シナプス結合強度の減少として読み出されることとなる(Ｓ９)。
【００１６】
次に、前述のスパイク波形を入力することにより、前後スパイクの時間差Δｔに応じた閾値電圧の変化が起こる理由について説明する。図５は、本発明で用いるスパイク波形の典型的な形である。正の三角波の後に負の三角波が続き、後の三角波は前の三角波よりも電圧振幅を小さく(Ｖn＜Ｖp)、底辺の時間を長くする(ｔn＞ｔp)ことを特徴とする。
【００１７】
図６に示すように、(ａ)の前スパイクよりも時間ｔ1だけ遅れて後スパイクが入力された場合、ゲート積層構造に加わる電圧波形は、(ｂ)のように負バイアスに続いて大きな正バイアスが加わる。すなわち、正バイアス側のストレスが大きくなり、上記の界面ダイポール変調型メモリでは、閾値電圧は負バイアス側へシフトすると予想される。また、(ａ)の前後スパイクの時間差がｔ2と長い場合は、(ｃ)のように時間差がｔ1のケースに比べて正バイアスの電圧は小さくなる。すなわち、正負バイアスの違いが小さくなり、閾値電圧の変化も小さくなると予想される。以上の原理により、前後スパイクの時間差(図６ではｔ1、ｔ2)に応じて、閾値電圧の変化量が変わることとなる。
【００１８】
図７に示すように、(ａ)の後スパイクよりも時間ｔ1だけ遅れて前スパイクが入力された場合は、(ｂ)のように正バイアスに続いて大きな負バイアスの電圧波形が加わることとなり、前述の逆の時間差の場合とは反対の電圧ストレスが酸化膜積層構造に加わることとなる。すなわち、閾値電圧の変化の方向も逆で、正バイアス側へシフトする。以上の動作原理により、前後スパイクの入力タイミングに応じた閾値電圧の変化が予想され、ＳＴＤＰ動作を再現できると期待される。
【００１９】
一方、図６、７の電圧波形が酸化膜積層構造に加わった場合、複雑な正負バイアス波形が積分された結果としてシナプス素子の閾値電圧が決まることになる。すなわち、常に正負バイアスが加わるため、閾値電圧も正負シフトの差し引きで決まることになる。一方、閾値電圧の変化が、ある閾値電圧を有して起こる応答であると仮定すると、よりデバイス動作特性の予想は簡単になり、デバイスの制御性も高まる。すなわち、図６、７中の水平な点線で示す電圧範囲内の入力に対しては、シナプス素子の閾値変化は起こらないのであれば、この閾値範囲を超えた電圧のみで制御できるため、より理想的なＳＴＤＰ動作が実現できると期待される。
【００２０】
次に、連続的な界面ダイポールの変調が起こることを実験的に確認した例について説明する。この実験では、図８に示す４層の界面ダイポール変調層を組み込んだＭＯＳキャパシタを用いた。下地絶縁膜層としてシリコン基板の熱酸化で形成したＳｉＯ2膜、その上にＨｆＯ2とＳｉＯ2膜を交互に配置し、４箇所のＨｆＯ2／ＳｉＯ2界面に変調層として１分子層のＴｉＯを配置した。この積層構造の上に金属電極を形成し、ＭＯＳキャパシタを作製した。このＭＯＳキャパシタのゲート電極にパルス電圧を加え、直ちに容量−電圧特性を測定し、フラットバンド電圧(Ｖfb)を見積もった。同様のパルス電圧印加と容量−電圧測定を繰り返し、Ｖfbの変化から積層構造中のポテンシャルのパルス応答特性を調べた。図９に、パルス電圧の幅を１μ秒とした場合のＶfb変化を示す。Ｖfbの変化が徐々に進行していることより、ＨｆＯ2／ＳｉＯ2界面の面内のダイポール変調率にばらつきがあることがわかり、本発明のシナプス素子に必要な連続的なＭＯＳ構造中のポテンシャル変化を実現できることがわかる。
【００２１】
また、図９は、界面ダイポールの変調は、同じ幅のパルス電圧を加えても、その電圧の大きさで変調速度が大きく変わることを示している。この結果は、ゲート電圧によって発生する絶縁膜積層構造中の電界によってダイポールが変調されていることを示唆しており、下記で説明するようにシナプスのＳＴＤＰ動作を実現する上で重要な特徴である。
【００２２】
また、図９のパルス応答特性から、ダイポール変調の動力学的モデルを推測することができる。まず、パルス印加により変調された酸化物界面のダイポールの面密度をθ(ｃｍ-2)とし、無秩序に個々のダイポールが反応速度ｋ(ｓｅｃ-1)で変化すると仮定する。この場合、電界パルス幅の積分時間 t (sec) に対する反応速度方程式は、
ｄθ／ｄｔ＝(１-θ)・ｋ 
で表され、時間ｔまでに変調を受けたダイポールは、
θ(ｔ)＝１-ｅｘｐ(-ｋ・ｔ)
で計算される。図９の実験では、４層の界面ダイポール変調構造が含まれていたので、４つの界面のダイポール変調が全て完了した時に初期状態からの電圧変化量δＶfb(Ｖ)がδＶsat(Ｖ)に達すると仮定すると、パルス応答特性は、
δＶfb(t)＝δＶsat・［１−ｅｘｐ(−ｋ・ｔ)］
で計算される。図９中の点線で示したフィッティング曲線のように、前述の無秩序なダイポール変調機構は、実験結果と良い一致を示す。すなわち、界面ダイポールの変調は、面内のダイポール間での相互作用は少なく、無秩序に起こると現象と仮定して差し支えない。この無秩序な変調機構は、アモルファス材料界面であるため、妥当なモデルと考えられ、また、シナプス動作に必要な連続的な変化を実現する上で重要な特徴である。
【００２３】
図９のフィッティング曲線より、ダイポール変調の反応速度ｋ(ｓｅｃ-1)を見積もることができる。図１０に、反応速度ｋ(Ｓ-1)と酸化膜中の電界(МＶ／ｃｍ)の関係を示す。ここで、ダイポール変調機構として、酸化物界面近傍の化学結合の切断・修復によって、酸化物間のポテンシャルが変化したと仮定する。この場合、反応速度と電界の関係は、下記で表される(J.W. McPhersona, J. Appl. Phys. 95, 8101 (2004))。
【数１】
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ここで、分子振動数ｖ0 (sec-1)は１０13 sec-1、温度Ｔ(Ｋ)は３００Ｋ、ボルツマン定数ｋBは１.３８０ｘ１０-23ＪＫ-1である。実験データのフィッティングから、零電界における活性化エネルギーΔＨ*0＝０.７２ｅＶ、実効的ダイポールモーメントρeff＝５.８ｅÅと見積もられる。以上の実験結果の考察から得られた数式とパラメータから、任意の界面ダイポール積層数、パルス電圧と幅に対するフラットバンド電圧の変化を計算することが可能となる。
【００２４】
ＭＯＳ ＦＥＴのチャネル電流でＳＴＤＰ動作を表現する場合、シリコン表面が強反転状態で動作する線形領域と、弱反転状態で動作するサブスレッショルド領域の２つの動作条件が想定される。以下に２つの領域に分けて、ＭＯＳ ＦＥＴの計算式から得られたドレイン電流特性を用いて説明する。なお、その計算式は、一般的な数式で、例えば’Physics of Semiconductor Devices’, S. M. Sze, John Wiley & Sons (1981)に記されている。図１１に線形領域のドレイン電流特性を示す。Ｖfbが０.５Ｖ異なるゲート積層構造に対するドレイン電流の変化を示している。ゲート電圧 １.０Ｖでドレイン電流を読み出す場合、約２倍の電流変化となることがわかる。すなわち、界面ダイポールの変調によりゲート積層構造中のポテンシャル分布を０.５Ｖ程度変化させれば、２倍程の電流変化として利用できることになる。
【００２５】
図１２にサブスレッショルド領域のドレイン電流特性を示す。図１１の線形領域の場合に比べて低いゲート電圧の０.５Ｖ付近でドレイン電流を読み出せば、０.２ＶのＶfb変化が３桁程のドレイン電流変化として利用できることになる。すなわち、小さなポテンシャル変化で大きなドレイン電流変化を得たい場合は、サブスレッショルド領域を利用するのが有利となる。
【００２６】
次に、実際に界面ダイポール変調機構を組込んだＦＥＴ素子の動作について説明する。図１に示すＦＥＴ素子のゲート積層構造として、６層の変調層を含むＨｆＯ2／ＳｉＯ2界面を組込んだ素子を作製した。図１３に、ゲート電極に1μ秒幅のパルス電圧を加え、サブスレッショルド領域でドレイン電流の変化を調べた結果を示す。パルス電圧は、５０パルス毎に正負バイアスを反転させ、徐々に電圧を増加させている。連続的に電流が変化しており、さらに、高いパルス電圧を与えることで、一桁以上の変化を生むことができる。また、−２.６Ｖから＋３.６Ｖの電圧範囲では、電流変化が極めて少なく、応答特性に閾値電圧を有するような振る舞いを示すことがわかる。この特徴は、前述のＭＯＳキャパシタのパルス応答測定結果から得られた反応速度式から理解でき、反応速度が電界に対して指数関数的に増加することに起因する。以上のように、界面ダイポール変調機構を有するＦＥＴ素子は、連続的に電流の変化を制御でき、ＳＴＤＰ動作を模倣するのに必要な特性を有することがわかる。また、後述するが、閾値電圧を有する応答特性も、シナプス集積回路を構築する上で重要な要素となる。
【００２７】
界面ダイポール変調型ＦＥＴ素子を用いて、ＳＴＤＰ動作を実現する方法について説明する。まず、図５に示す前後ニューロンから入力するスパイク波形において、前スパイクは、最大電圧Ｖp(Ｖ)で幅ｔp(μｓｅｃ)の三角波の後に最小電圧Ｖn(Ｖ)で幅ｔn(μｓｅｃ)の三角波を組み合わせた電圧波形とする。後スパイクは、前スパイクと同じ電圧波形、または、前スパイクとはｔp、Ｖp、ｔn、Ｖnが異なる値の電圧波形を用いる。前スパイクと後スパイクの間には、Δｔ(μｓｅｃ)の時間差があるとする。
【実施例１】
【００２８】
６層のＴｉＯ2変調層を組込んだ界面ダイポール変調型ＦＥＴ素子のゲート電極に後スパイク、ソース電極に前スパイクを入力することで、前後スパイク電圧波の差分がゲート積層構造に加えられる。前後スパイク波の差分電圧に対するＶfb変化の時間積分を前記ダイポール変調モデルで計算し、ドレイン電流の変化として計算した。まず、ＦＥＴの線形領域に対して、前後スパイクは同じ形状の波形とし、Ｖp＝３.８Ｖ、ｔp＝２０μｓｅｃ、Ｖn＝１.７Ｖ、ｔn＝２００μｓｅｃの電圧波形を仮定した。ドレイン・ソース電圧ＶDS＝０.３Ｖ、読み出しのゲート電圧Ｖg＝＋０.６Ｖとし、等価換算膜厚 ｔEOT＝１０.０ｎｍのゲート積層構造を仮定して、初期Ｖfb＝−０.４Ｖとして、線形領域のドレイン電流の変化を計算した。
【００２９】
図１４に、前後スパイクの時間差Δｔに対するドレイン電流変化率(Ｉ0−Ｉ)／Ｉ0を示す。後スパイクが遅れて入力された場合はΔｔが短くなるにしたがって電流増加率が増加し(Δｔ＞０)、逆に早く入力された場合は電流減少率が増加している(Δｔ＜０)。この計算されたドレイン電流変化率は、シナプス結合荷重の増強及び抑制特性を再現しており、界面ダイポール変調型ＦＥＴ素子の線形領域動作を利用することで、ＳＴＤＰ動作を再現できることがわかる。
【実施例２】
【００３０】
実施例１と同様に６層のＴｉＯ2変調層を組込んだ界面ダイポール変調型ＦＥＴ素子のゲート電極に後スパイク、ソース電極に前スパイクの入力を仮定し、サブスレッショルド領域のドレイン電流変化を計算した。前スパイクとしてＶp＝３.８Ｖ、ｔp＝２０μｓｅｃ、Ｖn＝０.５Ｖ、ｔn＝２００μｓｅｃの電圧波形を、後スパイクとしてＶp＝３.８Ｖ、ｔp＝２０μｓｅｃ、Ｖn＝１.７Ｖ、ｔn＝２００μｓｅｃの電圧波形を仮定した。ドレイン・ソース電圧ＶDS＝０.３Ｖ、読み出しのゲート電圧Ｖg＝＋０.２Ｖとし、等価換算膜厚 ｔEOT＝１０.０ｎｍのゲート積層構造を仮定し、初期Ｖfb＝−０.４Ｖとして、サブスレッショルド領域のドレイン電流の変化を計算した。
【００３１】
図１５に、前後スパイクの時間差Δｔに対するドレイン電流変化率(Ｉ0−Ｉ)／Ｉ0を示す。図１４の線形領域の特性と同様に、前後スパイクの時間差Δｔに応じたシナプス結合荷重の増強及び抑制特性を再現しており、サブスレッショルド領域でもＳＴＤＰ動作を再現できることがわかる。
【００３２】
以上の説明のように、本発明のシナプス素子によりＳＴＤＰ動作を実現することが可能となる。一方、実際にニューロモルフィック演算を行うシステム構成として、シナプス演算部は専用回路チップとすることが望ましい。
【００３３】
図１６にシナプス素子アレイ回路の一実施形態を示す。この回路は、垂直方向に配置された複数の前ニューロン線と、それに直交する複数の後ニューロン線で構成され、前ニューロン線と図中のシンボルで表されるシナプス素子のソース電極を結線し、後ニューロン線とシナプス素子のゲート電極を結線する配置で構成される。前ニューロン線および後ニューロン線は、前記スパイク波形を発生するそれぞれの専用回路に結線される。２つの専用回路が発生する前ニューロンスパイクと後ニューロンスパイクが近いタイミングで発生する配線が直交する位置のシナプス素子のみがＳＴＤＰ動作を起こし、シナプス結合荷重が変化してその値を記憶する。なお、隣接するシナプス素子にもスパイク電圧は加わるが、最低でも３つ以上のシナプス素子を経由するため、前述したパルス応答特性で確認された閾値電圧の特徴により、目的のシナプス素子以外の素子はポテンシャル変調を受けない。一方、個々のシナプス素子が記憶した情報は、後ニューロン線に印加するゲート電圧と前ニューロン線のドレイン電流読出しを選択することで、任意のシナプス素子から結合荷重値を読み出すことが可能である。以上の説明のように、本実施例により、任意のシナプス素子をＳＴＤＰ動作させ、その素子が記憶した情報を読み出すことが可能な高集積シナプスチップが実現される。
【００３４】
図１７に本発明のシナプスチップを用いたニューロモルフィック演算システムの一実施例を示す。前述のシナプスチップに加え、ニューロン部の演算を行う専用回路チップと、両者の通信を制御するタイミング制御チップで構成される。ニューロチップは、前シナプスからのスパイク情報をシナプスチップへ送り、シナプスチップに蓄えられた結合荷重で重み付けされたスパイク情報を受け取り、後シナプスとしての積分演算を行う機能を有する。シナプスチップの内部では、スパイク波でＳＴＤＰ動作を機能させるため、アナログ動作が基本動作となる。一方、ニューロチップは、アナログ動作でも機能するが、汎用のデジタル処理デバイスであってもよい。より汎用性を高めるためには、汎用デジタルチップで数値演算することも可能である。また、シナプスチップとニューロチップ間の情報伝達も、デジタルとアナログ情報のどちらを選択することも可能である。タイミング制御チップは、ニューロチップとシナプスチップの両方を制御し、スパイクの入出力のタイミングを管理する。以上の演算システムにより、大規模ニューロン・シナプスシステムに基づくニューロモルフィック演算が可能となる。
【００３５】
本発明の実施形態について、図を参照しながら説明をした。しかし、本発明はこれらの実施形態に限られるものではない。さらに、本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良、修正、変形を加えた態様で実施できるものである。
【符号の説明】
【００３６】
１０、２５  シナプス素子(界面ダイポール変調型シナプス素子)
１１  ｐ型半導体
１２、１３  ｎ＋半導体領域
１４  下地絶縁膜層
１５  第一絶縁膜層
１６  界面ダイポール変調構造
１７  第二絶縁膜層
１８  金属電極
１９  前ニューロンスパイク
２０  後ニューロンスパイク
２１  前スパイク波形を発生させる専用回路
２２  読み出し用の所定のゲート電圧を加える回路
２３  ドレイン電流を読み出す回路
２４  後スパイク波形を発生させる専用回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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