(57)【要約】【課題】従来よりも、ストリーキングが発生してしまう可能性を低減し得る撮像装置を提供する。【解決手段】半導体基板と、ｍ行ｎ列（ｍ、ｎは正の整数）状に画素１４が配置された画素アレイ７２と、を備える撮像装置７１であって、画素１４のそれぞれは、半導体基板の上方に位置し、光を電荷に変換する光電変換部１０を備え、半導体基板は、第１導電型の不純物を含む第１領域３１Ｂと、第１領域３１Ｂの上方に配置され、第１領域３１Ｂよりも低い濃度で第１導電型の不純物を含む第２領域３１Ａと、第２領域３１Ａ中に位置し、第１導電型とは異なる第２導電型の不純物を含み、電荷を蓄積する電荷蓄積領域４４と、を備え、画素アレイ７２は、ｋ行（ｋは１以上ｍ以下の整数）の一端に位置する第１画素と、ｋ行の他端に位置する第２画素と、を備え、第１画素の電荷蓄積領域４４と、第２画素の電荷蓄積領域４４との間の合成抵抗値が、１ｋΩ以下である。【選択図】図１０Ａ
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【特許請求の範囲】
【請求項１】
半導体基板と、ｍ行ｎ列（ｍ、ｎは正の整数）状に画素が配置された画素アレイと、を備える撮像装置であって、
前記画素のそれぞれは、
前記半導体基板の上方に位置し、光を電荷に変換する光電変換部を備え、
前記半導体基板は、
第１導電型の不純物を含む第１領域と、
前記第１領域の上方に配置され、前記第１領域よりも低い濃度で前記第１導電型の不純物を含む第２領域と、
前記第２領域中に位置し、前記第１導電型とは異なる第２導電型の不純物を含み、前記電荷を蓄積する電荷蓄積領域と、
を備え、
前記画素アレイは、
ｋ行（ｋは１以上ｍ以下の整数）の一端に位置する第１画素と、
ｋ行の他端に位置する第２画素と、を備え、
前記第１画素の前記電荷蓄積領域と、前記第２画素の前記電荷蓄積領域との間の合成抵抗値が、１ｋΩ以下である、
撮像装置。
【請求項２】
前記半導体基板は、
前記第１領域と、前記第２領域と、に接し、前記第２領域よりも高い濃度で前記第１導電型の不純物を含む第３領域と、を備える、
請求項１に記載の撮像装置。
【請求項３】
前記半導体基板は、
前記第１領域と前記第２領域との間に配置され、前記第２導電型の不純物を含む第４領域と、を備える、
請求項２に記載の撮像装置。
【請求項４】
前記画素アレイの周辺に位置する周辺領域を備え、
前記第３領域は、前記周辺領域内に位置する、
請求項２または請求項３に記載の撮像装置。
【請求項５】
前記第３領域は、前記画素アレイ内に位置する、
請求項２または請求項３に記載の撮像装置。
【請求項６】
前記画素アレイの周辺に位置する周辺領域を備え、
前記第３領域を複数有し、
前記第３領域の少なくとも一つは、前記周辺領域内に位置し、
前記第３領域の少なくとも一つは、前記画素アレイ内に位置する、
請求項２または請求項３に記載の撮像装置。
【請求項７】
前記画素は、前記第２領域中に位置し、前記画素と、前記画素に隣接する隣接画素と、を電気的に分離する第５領域を備え、
前記撮像装置を平面視したとき、前記画素アレイ内に位置する前記第３領域は前記第５領域に重なる、
請求項４または請求項６に記載の撮像装置。
【請求項８】
前記第１領域の抵抗率は１０Ωｃｍ以下であり、
前記第３領域の抵抗値は２．３ｋΩ以下である、
請求項２から請求項７のいずれか一項に記載の撮像装置。
【請求項９】
前記第１領域の抵抗率は０．０１Ω・ｃｍ以下であり、
前記第３領域の抵抗値は５ｋΩ以下である、
請求項２から請求項７のいずれか一項に記載の撮像装置。
【請求項１０】
前記第１領域の前記第１導電型の不純物の濃度は１×１０１８／ｃｍ３以上であり、
前記第３領域の抵抗値は５ｋΩ以下である、
請求項２から請求項７のいずれか一項に記載の撮像装置。
【請求項１１】
前記第１領域の抵抗率は０．０１Ωｃｍ以下であり、
前記第３領域の前記第１導電型の不純物の濃度は５×１０１６／ｃｍ３以上である、
請求項２から請求項７のいずれか一項に記載の撮像装置。
【請求項１２】
前記撮像装置を平面視したとき、前記画素アレイの周辺に位置する周辺領域と、
前記撮像装置を平面視したとき、前記周辺領域の外部、かつ前記画素アレイの行方向に沿って位置する外部パッドと、
前記撮像装置を平面視したとき、前記周辺領域と、前記外部パッドと、の間に位置し、複数の配線層を備える配線領域と、を備え、
前記周辺領域において、前記半導体基板は、
前記第１導電型の不純物を含む第１周辺領域と、
前記第１周辺領域の上方に配置され、前記第１周辺領域よりも低い濃度で前記第１導電型の不純物を含む、第２周辺領域と、を備え、
前記複数の配線層は、
金属からなる第１配線層と、
前記第１配線層の下方に位置する第２配線層と、を備え、
前記第２周辺領域と、前記外部パッドとは、前記第１配線層を介して接続される、
請求項１から請求項１１のいずれか一項に記載の撮像装置。
【請求項１３】
前記第１配線層は、前記複数の配線層の最も上に位置する、
請求項１２に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関する。
【背景技術】
【０００２】
従来、例えば、特許文献１に記載されているように、画像を撮像する撮像装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５９７１５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
画素出力の不均一性が低減された撮像装置が求められている。
【課題を解決するための手段】
【０００５】
本開示における撮像装置は、半導体基板と、ｍ行ｎ列（ｍ、ｎは正の整数）状に画素が配置された画素アレイと、を備える撮像装置であって、前記画素のそれぞれは、前記半導体基板の上方に位置し、光を電荷に変換する光電変換部を備え、前記半導体基板は、第１導電型の不純物を含む第１領域と、前記第１領域の上方に配置され、前記第１領域よりも低い濃度で前記第１導電型の不純物を含む第２領域と、前記第２領域中に位置し、前記第１導電型とは異なる第２導電型の不純物を含み、前記電荷を蓄積する電荷蓄積領域と、を備え、前記画素アレイは、ｋ行（ｋは１以上ｍ以下の整数）の一端に位置する第１画素と、ｋ行の他端に位置する第２画素と、を備え、前記第１画素の前記電荷蓄積領域と、前記第２画素の前記電荷蓄積領域との間の合成抵抗値が、１ｋΩ以下である。
【発明の効果】
【０００６】
本開示において、画素出力の不均一性が低減された撮像装置を提供する。
【図面の簡単な説明】
【０００７】
【図１】図１は、画素アレイの等価回路を示す模式図である。
【図２】図２は、実施の形態１、２に係る撮像装置の全体構成を示すブロック図である。
【図３Ａ】図３Ａは、実施の形態１に係る画素アレイの外縁部、およびその周辺の断面図である。
【図３Ｂ】図３Ｂは、実施の形態１に係る画素アレイ、およびその周辺の平面図である。
【図４Ａ】図４Ａは、実施の形態１に係る画素アレイを構成する画素の断面図である。
【図４Ｂ】図４Ｂは、実施の形態１に係る画素アレイを構成する画素の平面図である。
【図５Ａ】図５Ａは、周辺領域から外部パッドまでの接続を示す模式図である。
【図５Ｂ】図５Ｂは、周辺領域から外部パッドまでの接続を示す模式図である。
【図６】図６は、接続領域がある場合の、基板抵抗の等価回路を示す模式図である。
【図７Ａ】図７Ａは、接続領域の抵抗と合成抵抗との関係を示すグラフである。
【図７Ｂ】図７Ｂは、支持基板の抵抗率と合成抵抗との関係を示すグラフである。
【図８】図８は、注入回数と不純物領域の不純物濃度との関係を示すグラフである。
【図９Ａ】図９Ａは、実施の形態２に係る画素アレイの外縁部、およびその周辺の断面図である。
【図９Ｂ】図９Ｂは、実施の形態２に係る画素アレイ、およびその周辺の平面図である。
【図１０Ａ】図１０Ａは、実施の形態２に係る画素アレイを構成する画素の断面図である。
【図１０Ｂ】図１０Ｂは、実施の形態２に係る画素アレイを構成する画素の平面図である。
【発明を実施するための形態】
【０００８】
（本発明の一態様を得るに至った経緯）
近年、一眼レフカメラ、高級コンパクトカメラ、放送用カメラなどの用途向けに、高精細な撮像装置が求められている。このような用途の撮像装置において、画素のサイズとしては２〜６μｍ、画素数としてはＦＨＤ（Full High Definition）〜８Ｋ４Ｋ程度が一般的である。
【０００９】
発明者は、撮像装置の開発を進める中で、撮像装置のサイズが大きくなると、半導体基板の寄生抵抗や寄生容量に起因した画素出力の不均一性が生じやすいという課題を発見した。
【００１０】
そして、発明者は、その課題を解決すべく試作検討した結果、半導体基板の寄生抵抗や寄生容量が低減された撮像装置に想到した。このような撮像装置では、例えば画素出力の不均一性が低減される。このことにより、例えばストリーキングやシェーディングを抑制できる。
【００１１】
以下、この撮像装置を開示する。
【００１２】
（ストリーキングに関する考察）
まず、ストリーキングに対する考察と、開発を進める中で得られた知見と、について記載する。
【００１３】
（１）ストリーキングの発生メカニズム
図１は、行列状に画素が配置された画素アレイの等価回路を示す模式図である。同図には、画素間の寄生成分として、水平方向の抵抗と容量とが記載されている。以下、同図を参照しながら、ストリーキングの発生過程を説明する。図１において、画素１と画素２とは同じ行に位置しており、水平共通線２００によって接続されている。画素１は光が照射される画素であり、画素２は光が照射されない画素である。
【００１４】
画素１および画素２は、それぞれ光を電荷に変換する光電変換部（図示されず）と、電荷を蓄積するＦＤ（Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ、画素１においてはＦＤ６１、画素２においてはＦＤ６２）を備えている。増幅トランジスタ６３、増幅トランジスタ６４は、それぞれ、ＦＤ６１、ＦＤ６２に蓄積された電荷に対応する信号を、垂直信号線６５、垂直信号線６６に出力する。画素１の画素信号を読み出す過程で、ＦＤ６１の電圧が変動する。この電圧の変動は、水平共通線２００を介して画素２に伝播する。言い換えると、水平共通線２００と画素１のＦＤ６１とのカップリング容量と、画素２のＦＤ６２の容量とに応じて画素２のＦＤ６２の電圧が変動する。したがって、本来は画素２の信号出力がゼロである場合であっても、画素１における電圧の変動により、画素２から偽信号が出力される場合がある。この偽信号は、上記説明の通り、光が照射されている画素１の水平方向に伝播する。したがって、横帯状のノイズとなる。本開示ではこの横帯状のノイズをストリーキングと呼ぶ。
【００１５】
（２）ストリーキングの定式化
画素１のＦＤにおける電位変化（Ｖ）をΔＶｓｉｇ、画素２の信号出力をＶｏ（Ｖ）とすると、ＶｏとΔＶｓｉｇとの関係は以下のように定式化できる。
【００１６】
【数１】
2019029399.tif 000003
【数２】
2019029399.tif 000004
【００１７】
ここで、ＣＦＤ−Ｌｉｎｅは画素１のＦＤ−水平共通線間容量［ｆＦ／μｍ］、ＣＬｉｎｅは水平共通線の容量［ｆＦ／μｍ］、ＲＬｉｎｅは水平共通線の抵抗［Ω／μｍ］、ＣＦＤは画素１のＦＤ容量［ｆＦ／μｍ］、Ｔは画素内のソースフォロワの読み出し期間［ｓｅｃ］、Ｌは撮像装置の水平方向サイズ［ｍｍ］である。
【００１８】
また、Ｖｏは以下のようにも表すことができる。
【００１９】
【数３】
2019029399.tif 000005
【００２０】
ｑは電気素量（1.602×10−19Ｃ)であり、Ｎｓｉｇはストリーキング電子数である。
【００２１】
式（１）に式（２）、式（３）を代入し、水平共通線抵抗（ＲＬｉｎｅ）について変形すると以下となる。
【００２２】
【数４】
2019029399.tif 000006
【００２３】
ここで、画素１および画素２のＦＤが、半導体基板のウェルの中に位置しているとする。その場合、ウェルを水平共通線とみなすことができる。画素１のＦＤから一つ隣の画素までの合成抵抗をＲｓｕｂ（Ω／μｍ）、１画素当たりの、基板と基板に接続している構成間の容量の総和をＣｓｕｂ（ｆＦ／μｍ）、基板と画素１のＦＤ間の容量をＣＦＤ−ｓｕｂ（ｆＦ／μｍ）とし、式（４）のＣＬｉｎｅにＣｓｕｂ、ＣＦＤ−ＬｉｎｅにＣＦＤ−ｓｕｂを代入すると、式（５）となる。
【００２４】
【数５】
2019029399.tif 000007
【００２５】
ここまでの式から、合成抵抗Ｒｓｕｂが小さければ、ストリーキング電子数が小さくなることがわかる。これは、ＦＤの電位変化が隣接する画素に伝播したとしても、合成抵抗が小さければ、すぐに変化が収束するためである。次に、この式を利用して、ストリーキングを低減するために必要なＰウェルの合成抵抗を求める。前提条件として、目標とするストリーキング電子数は、ストリーキング電子が視認されない、またはストリーキング補正ができるという観点から、１電子以下とする。また、撮像装置が大型化されるほど、水平方向の抵抗値が大きくなることから、撮像装置の撮像フォーマットは、カメラ規格で最大となるフルサイズであると仮定とする。なお、フルサイズの撮像装置において、水平方向サイズはＬ＝３６ｍｍである。撮像条件としては画素１に飽和信号となる光が照射されるワーストケースを想定する。具体的には、画素２に飽和信号となる光が照射され、画素１のＦＤ６１の電圧が３Ｖまで上昇した後、信号電荷を排出するためにＦＤ６１の電圧を０．５Ｖにリセットする場合を想定する。その場合、画素１のＦＤ６１の電圧の差分はΔＶｓｉｇ＝２．５Ｖとなる。
【００２６】
Ｐウェルの総容量であるＣｓｕｂは、拡散層容量で決まっており、画素ピッチに依らず２ｆＦ／ｕｍ程度となる。
【００２７】
ＣＦＤ−ｓｕｂはＦＤの拡散層面積に依存する。ＦＤの面積は０．０７μｍ２程、容量は０．３ｆＦ程度となる。
【００２８】
Ｔは、画素内のソースフォロワの読み出し期間である。Ｔは一般的に１〜３μｓｅｃ程度であるが、計算には２μｓｅｃを用いる。上述した数値のそれぞれを式（５）に代入することで、フルサイズの撮像装置に求められるウェル抵抗を算出することができる。計算の結果、ウェル抵抗の値は１ｋΩとなった。
【００２９】
したがって、画素アレイの水平方向左右端の画素のＦＤ間の合成抵抗を１ｋΩ以下に設定すれば、一般的な撮像フォーマットにおいてストリーキングを１電子以下に抑制することができると考えられる。
【００３０】
（実施の形態１）
［１−１．構成］
実施の形態１に係る撮像装置７１Ａの全体構成を図２に示す。
【００３１】
同図に示されるように、撮像装置７１Ａは、ｍ行ｎ列（ｍ、ｎは正の整数）状に画素が配置された画素アレイ７２と、読み出し回路からなる周辺回路７３と、垂直走査回路７４とから構成される。
【００３２】
図３Ａは、画素アレイ７２Ａの外縁部、およびその周辺の断面図であり、図３Ｂは、画素アレイ７２Ａ、およびその周辺の平面図である。
【００３３】
図３Ｂに示されるように、画素アレイ７２Ａの周辺は、周辺領域７６Ａで囲まれている。ここで、周辺領域７６Ａは、支持基板３１Ｂと外部回路とを接続するコンタクトが支持基板３１Ｂに電気的に接続する領域である。
【００３４】
また、図３Ａに示されるように、画素アレイ７２Ａ、およびその周辺部において、支持基板３１Ｂ上にＰ型領域３１Ａが配置されている。また、画素アレイ７２Ａ、およびその周辺において、支持基板３１ＢとＰ型領域３１Ａとの間に、Ｎ型領域３１Ｃが配置されている。そして、画素アレイ７２Ａには、Ｐ型領域３１Ａ中にＦＤが形成されている。
【００３５】
画素アレイ７２Ａの周辺に周辺領域７６Ａが配置されており、周辺領域７６Ａと画素アレイ７２ＡとはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）で分離されている。画素アレイ７２Ａの一部、および周辺領域７６Ａの一部に、Ｐ型領域３１ＡよりもＰ型不純物濃度が高いＰ型領域３２が形成されている。Ｐ型領域３２の不純物濃度は、例えば５×１０１６／ｃｍ３以上である。Ｐ型領域３２により、Ｐ型領域３１Ａの表層部と支持基板３１Ｂとが低い抵抗で接続されている。
【００３６】
図４Ａは、画素アレイ７２Ａを構成する各画素１４Ａの断面図、図４Ｂは、画素１４Ａの平面図である。図４Ａは、図４Ｂ中のＣ−Ｃ´を結ぶ線上の断面図となっている。
【００３７】
図４Ａに示されるように、画素１４Ａは、支持基板３１Ｂと、Ｐ型領域３１Ａと、Ｐウェル３５と、層間絶縁膜４３Ａ、４３Ｂ、および４３Ｃと、光電変換部１０とを含む。
【００３８】
光電変換部１０は、層間絶縁膜４３Ｃの上部に配置された画素電極５０、画素電極５０上に配置された光電変換膜５１、および光電変換膜５１上に配置された透明電極５２とを含む。光電変換部１０は、光電変換膜５１に照射される光を電荷に変換する。光電変換によって生じた電子−正孔対のうち、一方の電荷が画素電極５０に集められる。
【００３９】
Ｐ型領域３１Ａは、支持基板３１Ｂの上方に配置され、支持基板３１Ｂよりも低い濃度でＰ導電型の不純物を含む。
【００４０】
Ｐ型領域３１Ａには、Ｎ導電型の不純物を含む電荷蓄積領域であるＦＤ４４が配置される。ＦＤ４４は、コンタクトプラグ４５、配線４６Ａ、プラグ４７Ａ、配線４６Ｂ、プラグ４７Ｂ、配線４６Ｃ、プラグ４７Ｃを介して、画素電極５０に接続し、画素電極５０で集められた電荷を蓄積する。
【００４１】
Ｐウェル３５は、Ｐ型領域３１Ａ内に配置され、支持基板３１Ｂよりも低く、Ｐ型領域３１Ａよりも高い濃度でＰ導電型の不純物を含む。
【００４２】
画素１４Ａは、ソースフォロワトランジスタ１１、リセットトランジスタ１２、および選択トランジスタ１３を含む、ソースフォロワトランジスタ１１は、ゲート電極３９Ｂを備える。また、ソースフォロワトランジスタ１１は、ソースおよびドレインとして、Ｎ型領域４１ＢおよびＮ型領域４１Ｃを備える。リセットトランジスタ１２は、ゲート電極３９Ａを備える。また、リセットトランジスタ１２は、ソースおよびドレインとして、Ｎ型領域４１ＡおよびＦＤ４４を備える。選択トランジスタ１３は、ゲート電極３９Ｃを備える。また、選択トランジスタ１３は、ソースおよびドレインとして、Ｎ型領域４１ＣおよびＮ型領域４１Ｄを備える。ゲート電極３９Ａ、ゲート電極３９Ｂ、およびゲート電極３９Ｃは、Ｐウェル３５の上に配置される。Ｎ型領域４１Ａ、Ｎ型領域４１Ｂ、Ｎ型領域４１Ｃは、Ｐウェル３５中に配置される。
【００４３】
そして、Ｐウェル３５とゲート電極３９Ａ、３９Ｂ、３９Ｃの間に、ゲート酸化膜３８Ａ、３８Ｂ、３８Ｃが配置される。
【００４４】
また、画素１４Ａは、画素１４Ａと、画素１４Ａに隣接する隣接画素と、を電気的に分離する第５領域４２Ｂ、４２Ｃを備える。第５領域４２Ｂおよび４２Ｃは、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）によって形成される。
【００４５】
図４Ａで示されるように、画素１４Ａは、Ｐ型の不純物を含む第１領域（支持基板３１Ｂ）と、第１領域の上方に配置され、第１領域よりも低い濃度でＰ型の不純物を含む第２領域（Ｐ型領域３１Ａ）と、第２領域の上方に位置し、光を電荷に変換する光電変換部１０と、第２領域中に位置し、Ｎ型の不純物を含み、電荷を蓄積する電荷蓄積領域（ＦＤ４４）とを備える。また、画素１４Ａは、第１領域（支持基板３１Ｂ）と第２領域（Ｐ型領域３１Ａ）との間に配置され、第２導電型（Ｎ導電型）の不純物を含む第４領域（Ｎ型領域３１Ｃ）を備える。また、図４Ａに示されるように、撮像装置７１Ａを平面視したとき、第５領域（ＳＴＩ４２Ｃ）と重なる位置に、Ｐ型領域３２が配置されている。Ｐ型領域３２は、支持基板３１ＢとＰ型領域３１Ａとの間に配置され、支持基板３１ＢとＰ型領域３１Ａとを電気的に接続する。
【００４６】
また、画素アレイ７２Ａは、ｋ行（ｋは１以上ｍ以下の整数）の一端に位置する第１画素と、ｋ行の他端に位置する第２画素とを備える。そして、第１画素の電荷蓄積領域（ＦＤ４４）と、第２画素の電荷蓄積領域（ＦＤ４４）との間の合成抵抗値が、１ｋΩ以下となっている。
【００４７】
また、図３Ａで示されるように、周辺領域７６は、第１導電型（Ｐ導電型）の不純物を含む第１周辺領域（支持基板３１Ｂ）と、第１領域の上方に配置され、第１領域よりも低い濃度で第１導電型の不純物を含む第２周辺領域（Ｐ型領域３１Ａ）とを備える。
【００４８】
図５Ａ、図５Ｂは周辺領域７６から外部パッド５Ａ〜５Ｄまでの接続をあらわした模式図である。
【００４９】
図５Ａに示されるように、外部パッド５Ａ〜５Ｄは、周辺領域７６の外部に、画素アレイ７２の行方向に沿って配置される。
【００５０】
ストリーキングの抑制にはウェルに低抵抗で電圧供給することが重要である。ウェルへの電圧供給は外部パッド５Ａ〜５Ｄから金属配線を介して行われ、この経路の抵抗も低く抑えることが求められる。図５Ｂに示されるように、撮像装置７１Ａには、金属からなる、積層された複数の配線層が含まれている。ウェルへの電圧供給に、最上位の（最も上に位置する）金属配線層（第１配線層）１００を用いることが低抵抗化には効果的である。最上位の金属配線層では配線を厚くすることができるので、他の金属配線層（第２配線層）１０１Ａ〜１０１Ｃと比較して抵抗値を低くできるためである。
【００５１】
発明者らは、本構成において、ストリーキングを抑制するために必要な半導体基板の抵抗率、およびＰ型領域３２の抵抗値を検討した。その際、図６の等価回路を用いて検討を行った。
【００５２】
図７Ａは、支持基板３１Ｂの抵抗率を０．０１Ωｃｍに固定した場合におけるＰ型領域３２の抵抗（横軸）と、画素アレイ７２Ａの水平方向左右端の画素１４ＡのＦＤ４４間の合成抵抗（縦軸）との関係を示すグラフである。このときのＰ型領域３２の抵抗Ｒｚと合成抵抗Ｒとの関係を表１に示す。
【００５３】
【表１】
2019029399.tif 000008
【００５４】
また、図７Ｂは、Ｐ型領域３２の抵抗を２．３ｋΩに固定した場合における支持基板３１Ｂの抵抗率（横軸）と画素アレイ７２Ａの水平方向左右端の画素１４ＡのＦＤ４４間の合成抵抗（縦軸）との関係を示すグラフである。このときの支持基板３１Ｂの抵抗率Ｒｓｕｂと合成抵抗Ｒとの関係を下記表に示す。
【００５５】
【表２】
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【００５６】
検討の結果、例えばＰ型領域３２の抵抗が２．３ｋΩであるときは、支持基板３１Ｂの抵抗率が１０Ωｃｍ以下、例えば支持基板３１Ｂの抵抗率が０．０１Ωｃｍであるときは、Ｐ型領域３２の抵抗値が５ｋΩ以下、を満たせば画素アレイ７２Ａの水平方向左右端の画素１４ＡのＦＤ４４間の合成抵抗が１ｋΩ以下となることがわかった。支持基板３１Ｂの抵抗率を０．０１Ωｃｍ以下とするためには、半導体基板の不純物濃度を１×１０１８／ｃｍ３以上とすればよい。Ｐ型領域３２の抵抗値を５ｋΩ以下とするためには、Ｐ型領域３２の不純物濃度を５×１０１６／ｃｍ３以上とすればよい。Ｐ型領域３１Ａが深くまで形成され、半導体基板表面から支持基板３１Ｂ表面までの距離が離れている場合には、１回の不純物注入ではＰ型領域３２の抵抗を５ｋΩ以下にするのが難しい場合がある。その場合は、Ｐ型領域３２を形成するための不純物注入を複数回実施してもよい。注入回数を変えたときのＰ型領域３２の不純物濃度の変化を図８に示す。１回の不純物注入を行った場合には、不純物濃度のピークが１つ存在するが、そのピークから基板深さが大きい部分での不純物濃度が１桁以上小さくなっている。２回の不純物注入を行った場合には、不純物濃度のピークが２つ存在し、３回の不純物注入を行った場合には、不純物濃度のピークが３つ存在する。また、不純物注入の回数を増やすにつれて、不純物濃度のピーク間でも不純物濃度が減少せずに維持されるようになることがわかる。
【００５７】
［１−２．効果］
従来の撮像装置では、Ｎ型トランジスタが一般的に用いられている。シリコン基板中の移動度は、電子の方が正孔よりも高いため、キャリアとして電子を用いるＮ型トランジスタの方が、キャリアとして正孔を用いるＰ型トランジスタよりも駆動力が高いためである。Ｎ型トランジスタを用いるには、基板中にＰ型ウェルを形成することが必要である。
【００５８】
また、光電変換素子としてフォトダイオードを用いる撮像装置が一般的に用いられている。フォトダイオードを用いる撮像装置では、一般的に画素間の混色が起こりやすい。画素の面積に対するフォトダイオードの面積比が大きいため、隣接する画素のＦＤに電荷が移動しやすいためである。また、一般的にフォトダイオードは基板中の比較的深い位置まで形成される。フォトダイオードの深い位置では、自身の画素のＦＤまでの距離と、隣接する画素のＦＤまでの距離とが同程度になる場合がある。そのため、フォトダイオードの深い位置で光電変換によって生じた電荷は、隣接する画素のＦＤに移動する可能性がある。吸収波長と光電変換が起きる基板の深さは比例関係にあるため、波長の長い赤色光の光電変換によって生じた電荷は、特に隣接画素に移動しやすい。したがって、赤色の混色が起こりやすい。
【００５９】
しかし、Ｎ型基板にＰ型ウェルを形成し、Ｎ型拡散層を形成する構成においては、Ｎ型基板に電圧を印加することによって、フォトダイオード中の、ウェル付近に存在する電荷を排出することができる。この構成では、フォトダイオードを用いる撮像装置において、画素間の混色を抑制することができる。つまり、撮像装置においてフォトダイオードとＮ型トランジスタの両方を用いるには、Ｎ型基板にＰ型ウェルを形成し、ウェル内にＮ型の拡散層を形成して、フォトダイオードおよびＮ型トランジスタの拡散層とする必要がある。
【００６０】
Ｎ型基板にＰ型ウェルを形成するには、Ｐ型イオンの注入によって行うのが一般的である。しかし、Ｎ型基板に対して逆極性であるＰ型イオンを注入することは、Ｎ型基板中の結晶欠陥を増加させる要因となる。
【００６１】
したがって、光電変換部としてフォトダイオードを用い、かつＮ型トランジスタを用いる場合には、Ｐ型基板を用いると混色の課題が解決できず、Ｎ型基板を用いると結晶欠陥の増加が発生する可能性がある。
【００６２】
一方、本開示のように光電変換部が半導体基板上に位置する撮像装置では、半導体基板にフォトダイオードを形成しない。したがって、半導体基板内で混色が発生する可能性が低い。そのため、ウェル（Ｐ型）と同一導電型の支持基板を用いることができる。そのため、基板に逆極性のイオンを注入することが不要になるため、イオン注入で発生していたウェルの結晶欠陥が低減される。
【００６３】
さらに、Ｐウェルには、抵抗値の低い支持基板３１Ｂが接続される。支持基板３１Ｂの抵抗率は１０Ωｃｍ程度と低い値である。Ｐウェル表面の抵抗は数ｋΩ程度であるが、Ｐウェルを上述した低抵抗な支持基板３１Ｂに接続することで、画素アレイ７２の水平方向左右端の画素１４のＦＤ４４間の合成抵抗を１ｋΩ以下にすることができる。この結果、例えばストリーキングが抑制される。
【００６４】
また、従来の撮像装置では、ウェルの抵抗を低減するため、以下のような構成を取ることが一般的である。各画素の基板表面に、金属配線およびウェルに接続された基板コンタクトを配置する。金属配線を介して電圧を印加することで、ウェルの電位を固定する。しかし、各画素に基板コンタクトを配置するためには、画素内のトランジスタのサイズを小さくする必要がある。トランジスタのサイズを小さくすると、その分駆動能力が低下し、撮像装置の性能に影響を与える可能性がある。一方本実施の形態では、画素部の周辺領域において、Ｐ型領域３２に電気的に接続された基板コンタクトである外部パッドを配置する。この外部パッドから電圧を印加することにより、支持基板を介して、画素部のウェルの電位を固定することができる。
【００６５】
さらに、支持基板３１Ｂは、周辺領域７６において、外部パッド５Ａ〜５Ｄに接続されるコンタクトプラグに、Ｐ型領域３２を介して低抵抗で電気的に接続される。
【００６６】
前述の通りストリーキングの原因は、光が照射される画素（Bright pixel）の電圧変化が水平共通線２００を介して光が照射されない画素（Dark pixel）に伝播することである。本実施の形態においては、外部パッド５Ａ〜５Ｄからのウェル電圧印加経路を、画素アレイ７２の垂直方向としており、水平方向への伝播経路を無くしている。このことにより、例えばストリーキングが抑制される。
【００６７】
また、本実施の形態において、各画素にはＮ型領域３１Ｃが配置されている。Ｎ型領域３１Ｃにバイアス電圧を印加することにより、余分な電荷をＦＤに到達する前にＮ型領域３１Ｃで捕集し、電源に排出することができる。これにより、各画素セルにおける暗電流を効果的に低減することができる。
【００６８】
本実施の形態１に係る撮像装置７１Ａでは、第３領域（Ｐ型領域３２）が、撮像装置７１Ａを平面視したときに、第５領域（ＳＴＩ４２Ｃ）に重なる位置に配置される。言い換えると、Ｐ型領域３２は、平面視したときに画素内のトランジスタに重なる位置には配置されない。画素内のトランジスタには、閾値を調整するためにチャネルに不純物注入を行うことがある。その場合、画素内のトランジスタの下方に別の不純物領域が存在すると、トランジスタの閾値に影響を与える可能性がある。本実施の形態では、Ｐ型領域３２はＳＴＩ４２Ｃに重なる位置に配置されるため、画素内のトランジスタの閾値に影響を与えにくい。そのため、画素内のトランジスタの閾値を容易に設定することができる。このため、画素１４Ａの特性が安定した状態で、撮像装置７１Ａを量産することが可能となる。
【００６９】
（実施の形態２）
ここでは、実施の形態１に係る撮像装置７１Ａから、その一部が変更された実施の形態２に係る撮像装置７１について、主に、実施の形態１に係る撮像装置７１Ａとの相違点を中心に説明する。
【００７０】
［２−１．構成］
撮像装置７１は、実施の形態１に係る撮像装置７１Ａから、画素アレイ７２Ａが画素アレイ７２に変更されている。
【００７１】
図９Ａは、画素アレイ７２の外縁部、およびその周辺の断面図であり、図９Ｂは、画素アレイ７２、およびその周辺の平面図である。
【００７２】
図９Ａ、図９Ｂに示されるように、撮像装置７１は、Ｐ型領域３２が周辺領域７６にのみ配置されている点、および画素アレイ７２、およびその周辺において、支持基板３１ＢとＰ型領域３１Ａとの間に、Ｎ型領域３１Ｃが配置されていない点において、実施の形態１に係る撮像装置７１Ａと相違している。
【００７３】
図１０Ａは、画素アレイ７２を構成する各画素１４の断面図、図１０Ｂは、画素１４の平面図である。図１０Ａは、図１０Ｂ中のＣ−Ｃ´を結ぶ線上の断面図となっている。
【００７４】
図１０Ａに示されるように、画素１４は、支持基板３１ＢとＰ型領域３１Ａとの間に、Ｎ型領域３１Ｃが配置されていない点に加えて、画素１４内にＰ型領域３２が配置されていない点において、実施の形態１に係る画素１４Ａと相違している。
【００７５】
Ｐ型領域３２は、支持基板３１ＢとＰ型領域３１Ａとの間に配置され、支持基板３１ＢとＰ型領域３１Ａとを電気的に接続する。
【００７６】
このように、画素１４は、第１領域（支持基板３１Ｂ）と、第２領域（Ｐ型領域３１Ａ）と、を備える。そして、画素１４は、第１領域と第２領域と、に接し、第２領域よりも高い濃度で第１導電型（Ｐ導電型）の不純物を含む３領域（Ｐ型領域３２）を備える。
【００７７】
［２−２．効果］
本実施の形態においても、実施の形態１と同様な効果が得られる。
【００７８】
また、本実施の形態においては支持基板３１ＢとＰ型領域３１Ａとの間に、Ｎ型領域３１Ｃが配置されていない。したがって、実施の形態１に対して、不純物の注入回数を減らすことができるため、より低コストで製造することができる。
【００７９】
（補足）
以上のように、本出願において開示する技術の例示として、実施の形態１および実施の形態２について説明した。しかしながら、本開示による技術は、これらに限定されず、適宜、変更、置き換え、付加、省略等を行った実施の形態にも適用可能である。また、実施の形態１および実施の形態２では、Ｐ型不純物を含む支持基板３１Ｂ上にＰ型領域３１Ａが形成され、画素内のトランジスタのソースおよびドレインがＮ型領域である例を説明したが、これらの導電型を逆転させてもよい。
【産業上の利用可能性】
【００８０】
本開示に係る撮像装置は、デジタルカメラ、デジタルビデオカメラ、カメラ付携帯電話、電子内視鏡などの医療用カメラ、車載カメラ、ロボット用カメラ等に利用可能である。
【符号の説明】
【００８１】
５Ａ、５Ｂ、５Ｃ、５Ｄ  外部パッド
１０  光電変換部
１４、１４Ａ  画素
３１Ａ  Ｐ型領域（第２領域、第２周辺領域）
３１Ｂ  支持基板（第１領域、第１周辺領域）
３１Ｃ  Ｎ型領域（第４領域）
３２  Ｐ型領域（第３領域）
４２Ｃ  ＳＴＩ（第５領域）
４４  電荷蓄積領域
７１、７１Ａ  撮像装置
７２、７２Ａ  画素アレイ
７６  周辺領域
１００  最上位の金属配線層（第１配線層）
１０１Ａ、１０１Ｂ、１０１Ｃ  他の金属配線層（第２配線層）
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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