(57)【要約】【課題】高速動作が可能な縦型半導体装置を提供する。【解決手段】半導体装置は、半導体層と、第１配線と、第２配線と、制御電極と、を備える。半導体層は、第１チャネル部と第２チャネル部とを有し、前記第１チャネル部および前記第２チャネル部は、それぞれ基板の表面と交差する第１方向に延びる。前記第１配線は、前記半導体層の前記第１方向における一方の端に接続され、前記基板の前記表面に沿った第２方向に延びる。第２配線は、前記半導体層の前記第１方向における他方の端に接続される。制御電極は、前記基板の表面に沿った第３方向であって、前記第２方向と交差する第３方向に延び、前記第１チャネル部と前記第２チャネル部との間に位置する部分を含み、前記半導体層から電気的に絶縁される。【選択図】図１
2019161077.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
第１チャネル部と第２チャネル部とを有し、前記第１チャネル部および前記第２チャネル部は、それぞれ前記基板の表面と交差する第１方向に延びる半導体層と、
前記半導体層の前記第１方向における一方の端に接続され、前記基板の前記表面に沿った第２方向に延びる第１配線と、
前記半導体層の前記第１方向における他方の端に接続された第２配線と、
前記基板の表面に沿った第３方向であって、前記第２方向と交差する第３方向に延び、前記第１チャネル部と前記第２チャネル部との間に位置する部分を含み、前記半導体層から電気的に絶縁された制御電極と、
を備えた半導体装置。
【請求項２】
前記第２配線は、前記第１方向に延びる請求項１記載の半導体装置。
【請求項３】
前記第１チャネル部および前記第２チャネル部は、前記一方の端および前記他方の端の少なくともいずれか一方において一体化される請求項１または２に記載の半導体装置。
【請求項４】
前記第１チャネル部および前記第２チャネル部は、前記制御電極に向き合う部分において第１不純物濃度を有し、
前記半導体層は、前記一方の端および前記他方の端において前記第１不純物濃度よりも高濃度の第２不純物濃度を有する請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記半導体層は、ポリシリコンを含む請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１チャネル部と前記制御電極との間、および、前記第２チャネル部と前記制御電極との間に位置する部分を含む絶縁膜をさらに備えた請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
基板と、
前記基板の上方に配置され、前記基板の表面に沿った方向に延びる第１配線と、
前記第１配線上に設けられ、前記第１配線の延在方向に並んだ複数の半導体層であって、前記基板の前記表面と交差する方向に延びる複数の半導体層と、
前記第１配線の上方に位置し、前記複数の半導体層にそれぞれ接続された複数の第２配線と、
前記第１配線の前記延在方向に並んだ前記複数の配線の間のスペースの１つおきに配置された制御電極と、
を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
基板表面に交差する方向に流れる電流を制御する縦型トランジスタ素子がある。縦型トランジスタ素子は、例えば、基板上に設けられた配線と、その上方に位置する配線と、に接続され、両者の間を流れる電流をオンオフ制御する。このような素子を、基板上に高密度に配置すると、隣接する素子のゲート電極の間隔が狭まり、ゲート間容量が増大する。このため、縦型トランジスタのスイッチング速度が低下し、高速の信号処理が困難になる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−１７１２２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、高速動作が可能な縦型半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、半導体層と、第１配線と、第２配線と、制御電極と、を備える。半導体層は、第１チャネル部と第２チャネル部とを有し、前記第１チャネル部および前記第２チャネル部は、それぞれ基板の表面と交差する第１方向に延びる。前記第１配線は、前記半導体層の前記第１方向における一方の端に接続され、前記基板の前記表面に沿った第２方向に延びる。第２配線は、前記半導体層の前記第１方向における他方の端に接続される。制御電極は、前記基板の表面に沿った第３方向であって、前記第２方向と交差する第３方向に延び、前記第１チャネル部と前記第２チャネル部との間に位置する部分を含み、前記半導体層から電気的に絶縁される。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置を示す模式断面図である。
【図２】実施形態に係る記憶装置を模式的に示す斜視図である。
【図３】実施形態に係る半導体装置の製造過程を模式的に示す斜視図である。
【図４】図３に続く製造過程を示す斜視図である。
【図５】実施形態の変形例に係る半導体装置を示す模式断面図である。
【図６】実施形態に係る半導体装置の別の製造過程を模式的に示す斜視図である。
【図７】図６に続く製造過程を示す斜視図である。
【図８】実施形態の別の変形例に係る半導体装置を示す模式断面図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、縦型トランジスタであり、半導体層１０と、ゲート電極４０と、ゲート絶縁膜５０と、を含む。
【００１０】
半導体層１０は、第１チャネル部１５ａと第２チャネル部１５ｂとを有する。第１チャネル部１５ａおよび第２チャネル部１５ｂは、それぞれ基板ＳＢの表面と交差するＺ方向に延びる。半導体層１０は、例えば、ポリシリコン層である。
【００１１】
ゲート電極４０は、第１チャネル部１５ａと第２チャネル部１５ｂとの間に位置する部分を含み、基板ＳＢの表面に沿ったＹ方向に延びる。ゲート電極４０は、ゲート絶縁膜５０により半導体層１０から電気的に絶縁される。ゲート絶縁膜５０は、第１チャネル部１５ａとゲート電極４０との間に位置する部分５０ａと、第２チャネル部１５ｂとゲート電極４０との間に位置する部分５０ｂと、を含む。
【００１２】
半導体層１０のＺ方向における一方の端は、第１配線２０に接続され、他方の端は、第２配線３０に接続される。第１配線２０は、例えば、基板ＳＢの表面に沿ったＸ方向に延びる。
【００１３】
基板ＳＢは、例えば、シリコン基板であり、第１配線２０は、例えば、絶縁膜２５を介して基板ＳＢの上方に設けられる。第２配線３０は、第１配線２０の上方に配置され、例えば、Ｚ方向に延びる。半導体装置１は、第１配線２０と第２配線３０との間に流れる電流をオンオフ制御するように設けられる。
【００１４】
第１チャネル部１５ａおよび第２チャネル部１５ｂは、半導体層１０の上端および下端の少なくともいずれか一方において一体化される。言い換えれば、半導体層１０は、第１チャネル部１５ａおよび第２チャネル部１５ｂが一体化されたソース領域１３もしくはドレイン領域１７を含む。図１に示す例では、半導体層１０は、その下端に第１チャネル部１５ａおよび第２チャネル部１５ｂが一体化されたソース領域１３を有し、第１チャネル部１５ａおよび第２チャネル部１５ｂのそれぞれの上端にドレイン領域１７ａおよびドレイン領域１７ｂを有する。
【００１５】
半導体層１０は、第１チャネル部１５ａおよび第２チャネル部１５ｂのゲート電極４０に向き合う部分において第１不純物濃度を有する。半導体層１０は、ソース領域１３およびドレイン領域１７において、第１不純物濃度よりも高濃度の第２不純物濃度を有する。第１チャネル部１５ａおよび第２チャネル部１５ｂは、ゲート電極４０に向き合う部分に、例えば、アンドープ領域を含む。ソース領域１３およびドレイン領域１７は、例えば、チャネル部１５よりも高濃度のＮ形不純物を含む。
【００１６】
以下、本明細書では、第１チャネル部１５ａおよび第２チャネル部１５ｂを個別に説明する場合と、チャネル部１５と総称して説明する場合がある。他の構成要素についても同様である。また、ソース領域１３およびドレイン領域１７は例示であり、チャネル部１５の上端にドレイン領域が設けられ、下端にソース領域が設けられても良い。
【００１７】
図２（ａ）および（ｂ）は、実施形態に係る記憶装置１００を模式的に示す斜視図である。記憶装置１００は、３次元配置されたメモリセルＭＣを含む不揮発性記憶装置である。図２（ａ）は、記憶装置１００のメモリセルアレイＭＣＡを示す模式図である。図２（ｂ）は、メモリセルアレイＭＣＡの一つのユニットを表す模式図である。
【００１８】
図２（ａ）に示すように、メモリセルアレイＭＣＡは、Ｙ方向に並んだ複数の第１配線（以下、グローバルビット線ＧＢ）の上方に設けられる。グローバルビット線ＧＢは、それぞれＸ方向に延在する。
【００１９】
メモリセルアレイＭＣＡは、第２配線（以下、ローカルビット線ＬＢ）、第３配線（以下、ワード線ＷＬ）およびメモリ膜ＭＦを含む。ローカルビット線ＬＢは、Ｚ方向に延在し、ワード線ＷＬは、Ｙ方向に延在する。複数のワード線ＷＬが、ローカルビット線ＬＢに沿ってＺ方向に配置される。メモリ膜ＭＦは、ローカルビット線ＬＢと複数のワード線ＷＬとの間に配置される。
【００２０】
図２（ｂ）に示すように、グローバルビット線ＧＢとローカルビット線ＬＢは、トランジスタＴｒを介して接続される。トランジスタＴｒは、例えば、半導体装置１と同じ構造を有し、半導体層１０とゲート電極４０とを含む。
【００２１】
半導体層１０は、その下端および上端において、グローバルビット線ＧＢおよびローカルビット線ＬＢにそれぞれ接続される。また、半導体層１０は、Ｚ方向に延びる第１チャネル部１５ａと第２チャネル部１５ｂとを有する。ゲート電極４０は、第１チャネル部１５ａと第２チャネル部１５ｂとの間をＹ方向に延びる。
【００２２】
ローカルビット線ＢＬは、Ｚ方向に延び、その両側に、メモリ膜ＭＦが設けられる。メモリ膜ＭＦは、例えば、抵抗変化膜である。ワード線ＷＬは、メモリ膜ＭＦを挟んで、ローカルビット線ＬＢと交差するように設けられる。ワード線ＷＬがローカルビット線ＬＢと交差する部分には、メモリセルＭＣが設けられる。メモリ膜ＭＦのローカルビット線ＬＢとワード線ＷＬとの間に位置する部分は、メモリセルＭＣのデータ記憶部として機能する。
【００２３】
記憶装置１００では、グローバルビット線ＧＢは、トランジスタＴｒを介して複数のローカルビット線ＬＢに接続される。そして、グローバルビット線ＧＢをＹ方向に並べて配置することにより、ローカルビット線ＬＢは、２次元配置され、例えば、Ｘ方向およびＹ方向に並ぶと共に、Ｚ方向に延在する。ワード線ＷＬは、それぞれＹ方向に延在し、複数のローカルビット線ＬＢと交差するように設けられる。
【００２４】
記憶装置１００の記憶容量を大きくするためには、Ｙ方向におけるグローバルビット線ＧＢ間の間隔、Ｘ方向におけるローカルビット線ＬＢの間隔、および、Ｚ方向におけるワード線ＷＬの間隔を縮小し、３次元配置されたメモリセルＭＣを高密度化することが考えられる。その結果、Ｘ方向およびＹ方向におけるトランジスタＴｒの間隔も縮小される。
【００２５】
例えば、半導体層１０の両側にゲート電極を配置する構造の縦型トランジスタでは、メモリセルＭＣの高密度化によりトランジスタ間の間隔が狭くなるにつれて、ゲート電極間の寄生容量が増大する。このため、トランジスタのスイッチング速度が遅くなり、メモリセルアレイＭＣＡの動作速度が低下するようになる。
【００２６】
これに対し、実施形態に係る記憶装置１００では、トランジスタＴｒのゲート電極が第１チャネル部１５ａと第２チャネル部１５ｂとの間に配置される。このため、トランジスタＴｒ間の間隔が縮小されたとしても、ゲート電極間の寄生容量の増大を抑制することが可能であり、メモリセルアレイＭＣＡの高速化を実現できる。
【００２７】
次に、図３および図４を参照して、実施形態に係る半導体装置１の製造方法を説明する。図３（ａ）〜図４（ｂ）は、半導体装置１の製造過程を順に示す模式図である。
【００２８】
図３（ａ）に示すように、第１配線２０の上に半導体層１０ｆを形成する。半導体層１０ｆは、例えば、第１配線２０および第１配線の間に設けられた絶縁膜５１の上にポリシリコン層を形成した後、マスク層５３を用いてポリシリコン層を選択的に除去することにより形成される。ポリシリコン層は、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて形成され、その堆積過程において底部および表層にＮ形不純物がドーピングされる。
【００２９】
図３（ｂ）に示すように、第１配線２０の上に柱状の半導体層１０を形成する。半導体層１０は、例えば、半導体層１０ｆ（図３（ａ）参照）の間に絶縁膜５７を埋め込んだ後、マスク層５５を用いて半導体層１０ｆおよび絶縁膜５７を選択的に除去することにより形成される。
【００３０】
図３（ｃ）に示すように、スリットＳＶを形成し、柱状の半導体層１０を分断する。例えば、半導体層１０ｆ（図３（ａ）参照）および絶縁膜５７を選択的に除去した後のスペースに絶縁膜６３および絶縁膜６５を形成し、その後、図示しないエッチングマスクを用いて、マスク層５５、半導体層１０および絶縁膜５７を分断するスリットＳＶを形成する。スリットＳＶは、例えば、その底面と第１配線２０との間に半導体層１０の一部が残る深さに形成される。
【００３１】
図４（ａ）に示すように、ゲート絶縁膜５０を形成し、スリットＳＶの内面を覆う。さらに、スリットＳＶの内部にゲート電極４０を形成する。ゲート絶縁膜５０は、例えば、ＣＶＤを用いて堆積されるシリコン酸化膜である。また、ゲート絶縁膜５０は、スリットＳＶの内面に露出された半導体層１０の表面を熱酸化することにより形成されても良い。ゲート電極４０は、例えば、タングステンなどの金属膜をスリットＳＶを埋め込むように形成し、その後、金属膜をエッチバックすることにより形成される。
【００３２】
図４（ｂ）に示すように、ゲート電極４０の上に絶縁膜５０Ｔを形成し、半導体層１０の上端に接続される第２配線３０もしくは第２配線３０の接続部を形成する。例えば、スリットＳＶの上部に絶縁膜５０Ｔを埋め込んだ後、マスク層５５および絶縁膜６５などを含む上部構造物（図４（ａ）参照）を除去し、絶縁膜６７を形成する。続いて、絶縁膜６７の上面から半導体層１０に連通する開口を形成し、その内部に第２配線３０もしくは第２配線３０の接続部を形成する。
【００３３】
図５（ａ）〜（ｃ）は、実施形態の変形例に係る半導体装置２〜４を示す模式断面図である。半導体装置２〜４は、いずれも半導体層１０とゲート電極４０とを含み、ゲート電極４０は、第１チャネル部１５ａと第２チャネル部１５ｂとの間に位置する。
【００３４】
図５（ａ）に示す半導体装置２では、半導体層１０の上端において、第１チャネル部１５ａと第２チャネル部１５ｂが一体化され、ドレイン領域１７が設けられる。一方、半導体層１０の下端には、第１チャネル部１５ａおよび第２チャネル部１５ｂの下端であるソース領域１３ａおよび１３ｂが設けられる。
【００３５】
半導体装置２は、例えば、図３（ｃ）に示す製造過程において、第１配線２０に至る深さを有するスリットＳＶを形成し、図４（ｂ）に示す製造過程において、ゲート絶縁膜５０および絶縁膜５０Ｔの上に、第１チャネル部１５ａおよび第２チャネル部１５ｂにつながる半導体層を形成することにより形成される。これにより、半導体層１０と第２配線３０（図１参照）との間の接続面の面積を拡大し、コンタクト抵抗を低減できる。
【００３６】
図５（ｂ）に示す半導体装置３では、第１チャネル部１５ａと第２チャネル部１５ｂは一体化されず、それぞれの上端および下端で第１配線２０および第２配線３０に接続される。第１チャネル部１５ａの下端には、ソース領域１３ａが設けられ、上端には、ドレイン領域１７ａが設けられる。第２チャネル部１５ｂの下端には、ソース領域１３ｂが設けられ、上端には、ドレイン領域１７ｂが設けられる。
【００３７】
半導体装置３は、例えば、図３（ａ）に示す製造過程において、第１配線２０に至る深さを有するスリットＳＶを形成する。これにより、ゲート絶縁膜５０により分離された第１チャネル部１５ａと第２チャネル部１５ｂとが形成される。半導体装置３では、図３（ａ）に示す製造過程において、スリットＳＶの深さを制御することが容易であり、製造歩留りを向上させることができる。
【００３８】
図５（ｃ）に示す半導体装置４では、半導体層１０の上端および下端の両方において第１チャネル部１５ａと第２チャネル部１５ｂは一体化され、ソース領域１３およびドレイン領域１７が設けられる。
【００３９】
半導体装置４は、例えば、図４（ｂ）に示す製造過程において、ゲート絶縁膜５０および５０Ｔの上に第１チャネル部１５ａおよび第２チャネル部１５ｂにつながる半導体層を形成することにより形成される。半導体装置４では、第１配線２０に接続される下端、および、第２配線３０に接続される上端において、それぞれ接続面の面積を拡大し、コンタクト抵抗を低減できる。
【００４０】
次に、図６および図７を参照して、実施形態に係る半導体装置３の別の製造方法を説明する。図６（ａ）〜図７（ｂ）は、半導体装置３の製造過程を順に示す模式図である。
【００４１】
図６（ａ）に示すように、第１配線２０に上方にゲート電極４０を形成する。例えば、Ｙ方向に並んだ複数の第１配線２０、および、隣合う第１配線２０の間に設けられた絶縁膜５１の上に絶縁膜５７、ゲート電極４０となる金属層および絶縁膜５９を積層する。その後、マスク層７５を用いて、絶縁膜５９、金属膜および絶縁膜５７を選択的に除去し、ゲート電極４０を形成する。ゲート電極４０となる金属膜は、例えば、タングステン膜である。
【００４２】
図６（ｂ）に示すように、ゲート電極４０の両側の側面上にゲート絶縁膜５０および半導体膜１５ｆをそれぞれ形成する。例えば、絶縁膜５７、ゲート電極４０、絶縁膜５９およびマスク層７５を含む積層体を覆うように、ゲート絶縁膜５０および半導体膜１５ｆを形成する。続いて、半導体膜１５ｆの積層体の上端を覆う部分、および、積層体間のスペースの底面を覆う部分に、例えば、Ｎ形不純物をイオン注入する。その後、熱処理によりソース領域１３およびドレイン領域１７となる部分（図５（ｂ）参照）にＮ形不純物を拡散させる。
【００４３】
続いて、ゲート絶縁膜５０および半導体膜１５ｆのマスク層７５の上端を覆う部分と、積層体間のスペースにおいて第１配線２０および絶縁膜５１を覆う部分とを、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて選択的除去する。これにより、絶縁膜５７、ゲート電極４０および絶縁膜５９のそれぞれの側面上にゲート絶縁膜５０および半導体膜１５ｆの一部が残される。
【００４４】
さらに、積層体間のスペースを埋め込むように絶縁膜７７を形成する。さらに、マスク層７５および絶縁膜７７を覆うように、マスク層８３を形成する。絶縁膜７７には、ゲート絶縁膜５０および絶縁膜５１に対して、エッチングの選択性を有する材料を用いる。ゲート絶縁膜５０および絶縁膜５１は、例えば、シリコン酸化膜であり、絶縁膜７７は、例えば、シリコン窒化膜である。
【００４５】
図７（ａ）に示すように、ラインアンドスペース状のマスク層８３を形成する。マスク層８３は、例えば、ライン間のスペースに絶縁膜７７の上面が露出するように、Ｘ方向に延びるストライプ状にパターニングされる。
【００４６】
続いて、マスク層８３を用いて絶縁膜７７を選択的に除去し、絶縁膜７７の一部が除去されたスペース（図示しない）に半導体膜１５ｆを露出させる。その後、半導体膜１５ｆの一部を、例えば、等方性のドライエッチングを用いて選択的に除去する。これにより、ゲート電極４０に沿ってＹ方向に並んだ複数の半導体層１５ｆ（以下、チャネル部１５）を形成することができる。
【００４７】
図７（ｂ）に示すように、チャネル部１５の上端に接続される第２配線３０を形成する。例えば、絶縁膜７７を除去した後のスペースに絶縁膜を埋め込んだ後、絶縁膜５９の上端よりも上のレベルに位置する構造体を、例えば、ＣＭＰ（Chemical Mechanical Polishing）を用いて除去する。次に、絶縁膜５９およびチャネル部１５および絶縁膜７７を覆う絶縁膜８５を形成する。続いて、絶縁膜８５の上面からチャネル部１５に連通する開口を形成し、その内部に第２配線３０もしくは第２配線３０の接続部を形成する。
【００４８】
上記の製造方法では、半導体層１０のチャネル部１５よりも先にゲート電極４０を形成する。これにより、図３（ａ）〜図４（ｂ）に示す製造方法よりも半導体層１０の微細化が容易になる。例えば、図３（ｃ）に示すスリットＳＶを形成する過程において、チャネル部１５のＸ方向の幅のバラツキを抑えることは容易ではない。これに対し、図６（ａ）〜図７（ｂ）に示す製造方法では、例えば、ＣＶＤ法を用いてチャネル部１５となる半導体膜１５ｆを形成できるため、チャネル部１５の膜厚を制御することが容易である。これにより、チャネル部１５は、均一な膜厚を有するように形成される。
【００４９】
図８は、実施形態の別の変形例に係る半導体装置５を示す模式断面図である。半導体装置５は、第１配線２０の上に配置された複数の半導体層１０と、ゲート電極４０と、第２配線３０と、を含む。
【００５０】
第２配線３０は、第１配線２０の上方に設けられ、半導体層１０を介して第１配線２０に接続される。半導体層１０は、図示しない基板ＳＢの表面と交差する方向（Ｚ方向）に延びる。
【００５１】
ゲート電極４０は、例えば、Ｘ方向に並んだ半導体層１０間のスペースに１つおきに配置される。半導体層１０とゲート電極４０との間には、ゲート絶縁膜５０が設けられる。
【００５２】
ゲート電極４０は、Ｘ方向において隣り合う２つの半導体層１０に共有され、半導体層１０を流れる電流の制御ゲートとして機能する。また、ゲート電極４０は、Ｙ方向に延在し、例えば、Ｙ方向に並んだ別の複数の半導体層１０にも共有される（図２（ａ）参照）。
【００５３】
この例でも、Ｘ方向に並んだ半導体層１０の間隔の縮小に伴うゲート電極間の浮遊容量の増加を抑制できる。これにより、半導体装置５の動作速度の低下を回避することができる。また、半導体装置５は、メモリセルアレイＭＣＡと複数のグローバルビット線ＧＢの間に配置されるトランジスタＴｒ（図２（ａ）に参照）として用いることができる。
【００５４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５５】
１、２、３、４、５…半導体装置、  １０、１０ｆ…半導体層、  １３、１３ａ、１３ｂ…ソース領域、  １５…チャネル部、  １５ａ…第１チャネル部、  １５ｂ…第２チャネル部、  １５ｆ…半導体膜、  １７、１７ａ、１７ｂ…ドレイン領域、  ２０…第１配線、  ２５、５１、５７、５９、６３、６５、６７、７７、８５…絶縁膜、  ３０…第２配線、  ４０…ゲート電極、  ５０…ゲート絶縁膜、  ５０ａ、５０ｂ…ゲート絶縁膜の部分、  ５３、５５、７５、８３…マスク層、  １００…記憶装置、  ＢＬ…ローカルビット線、  ＧＢ…グローバルビット線、  ＬＢ…ローカルビット線、  ＷＬ…ワード線、  ＭＣ…メモリセル、  ＭＣＡ…メモリセルアレイ、  ＭＦ…メモリ膜、  ＳＢ…基板、  ＳＶ…スリット、  Ｔｒ…トランジスタ
【図１】
2019161077.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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