(57)【要約】【課題】信頼性の向上した記憶装置を提供する。【解決手段】実施の形態の記憶装置は、第１の方向に伸長する第１の導電層と、第１の方向に伸長する第２の導電層と、第１の方向に交差する第２の方向に伸長する第３の導電層と、第１の導電層と第３の導電層の間及び第２の導電層と第３の導電層の間に設けられた第１の酸化物領域と、第１の導電層と第１の酸化物領域の間及び第１の導電層と第２の導電層の間に設けられた半導体領域と、を備え、第１の導電層と第１の酸化物領域の間に設けられた半導体領域と第３の導電層の間の第１の距離より、第１の導電層と第２の導電層の間に設けられた半導体領域と第３の導電層の間の第２の距離の方が長い。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の方向に伸長する第１の導電層と、
前記第１の方向に伸長する第２の導電層と、
前記第１の方向に交差する第２の方向に伸長する第３の導電層と、
前記第１の導電層と前記第３の導電層の間及び前記第２の導電層と前記第３の導電層の間に設けられた第１の酸化物領域と、
前記第１の導電層と前記第１の酸化物領域の間及び前記第１の導電層と前記第２の導電層の間に設けられた半導体領域と、
を備え、
前記第１の導電層と前記第１の酸化物領域の間に設けられた前記半導体領域と前記第３の導電層の間の第１の距離より、前記第１の導電層と前記第２の導電層の間に設けられた前記半導体領域と前記第３の導電層の間の第２の距離の方が長い記憶装置。
【請求項２】
前記第１の酸化物領域と、前記第１の導電層と前記第２の導電層の間に設けられた前記半導体領域と、の間に設けられた第１の絶縁体をさらに備える請求項１記載の記憶装置。
【請求項３】
前記半導体領域と前記第１の酸化物領域の間に設けられた第２の酸化物領域をさらに備える請求項１または請求項２記載の記憶装置。
【請求項４】
前記第１の導電層と前記半導体領域の間に設けられた第２の絶縁体をさらに備える請求項１ないし請求項３いずれか一項記載の記憶装置。
【請求項５】
前記第１の導電層と前記第２の導電層の間の前記半導体領域が、ｐ型不純物を含む請求項１ないし請求項４いずれか一項記載の記憶装置。
【請求項６】
前記第１の導電層と前記第３の導電層の間の前記第１の酸化物領域の第１の膜厚よりも前記第１の絶縁体と前記第３の導電層の間の前記第１の酸化物領域の第２の膜厚の方が大きい請求項２記載の記憶装置。
【請求項７】
前記第１の酸化物領域は酸化チタンを含む請求項１ないし請求項６いずれか一項記載の記憶装置。
【請求項８】
前記半導体領域はアモルファスシリコンを含む請求項１ないし請求項７いずれか一項記載の記憶装置。
【請求項９】
前記第２の酸化物領域は酸化アルミニウム、酸化ハフニウム又は酸化ジルコニウムを含む請求項４記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置に関する。
【背景技術】
【０００２】
大容量の不揮発性メモリとして、従来のフローティングゲート型ＮＡＮＤフラッシュメモリに代わる、２端子の抵抗変化型メモリの開発が盛んに行われている。このタイプのメモリは、低電圧・低電流動作、高速スイッチング、メモリセルの微細化・高集積化が可能である。
【０００３】
抵抗変化型メモリの抵抗変化層としては種々の材料が提案されている。例えば、ＶＭＣＯ（Ｖａｃａｎｃｙ−ｍｏｄｕｌａｔｅｄ  ｃｏｎｄｕｃｔｉｖｅ  ｏｘｉｄｅ）デバイスでは、バイアス印加による空孔濃度の変調を利用して、酸化チタン及びバリア膜となるアモルファスシリコンのバンド構造を変えることで電気抵抗の変化が生じる。
【０００４】
大容量メモリアレイでは、ビット線及びワード線と呼ばれる金属配線が多数交差配列されており、ビット線とワード線の交点にメモリセルが形成される。１つのメモリセルの書き込みは、そのセルに接続されたビット線ＢＬとワード線ＷＬに電圧を印加することで行う。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第５９１９０１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態の目的は、信頼性の向上した記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施の形態の記憶装置は、第１の方向に伸長する第１の導電層と、第１の方向に伸長する第２の導電層と、第１の方向に交差する第２の方向に伸長する第３の導電層と、第１の導電層と第３の導電層の間及び第２の導電層と第３の導電層の間に設けられた第１の酸化物領域と、第１の導電層と第１の酸化物領域の間及び第１の導電層と第２の導電層の間に設けられた半導体領域と、を備え、第１の導電層と第１の酸化物領域の間に設けられた半導体領域と第３の導電層の間の第１の距離より、第１の導電層と第２の導電層の間に設けられた半導体領域と第３の導電層の間の第２の距離の方が長い。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態の記憶装置のブロック図である。
【図２】第１の実施形態のメモリセルアレイの等価回路図である。
【図３】第１の実施形態の記憶装置の模式断面図である。
【図４】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。
【図５】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。
【図６】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。
【図７】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。
【図８】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。
【図９】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。
【図１０】第１の実施形態の比較形態となる記憶装置の説明図である。
【図１１】第２の実施形態の記憶装置の模式断面図である。
【図１２】第３の実施形態の記憶装置の模式断面図である。
【図１３】第４の実施形態の記憶装置の模式断面図である。
【図１４】第５の実施形態の記憶装置の模式断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を用いて実施の形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
【００１０】
（第１の実施の形態）
本実施の形態の記憶装置は、第１の方向に伸長する第１の導電層と、第１の方向に伸長する第２の導電層と、第１の方向に交差する第２の方向に伸長する第３の導電層と、第１の導電層と第３の導電層の間及び第２の導電層と第３の導電層の間に設けられた第１の酸化物領域と、第１の導電層と第１の酸化物領域の間及び第１の導電層と第２の導電層の間に設けられた半導体領域と、を備え、第１の導電層と第１の酸化物領域の間に設けられた半導体領域と第３の導電層の間の第１の距離より、第１の導電層と第２の導電層の間に設けられた半導体領域と第３の導電層の間の第２の距離の方が長い。
【００１１】
図１は、本実施形態の記憶装置のブロック図である。図２は、メモリセルアレイ１０１の等価回路図である。図２は、メモリセルアレイ内の配線構造を模式的に示す。
【００１２】
本実施形態の記憶装置１００は、相変化メモリ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）である。相変化メモリは、抵抗変化層の結晶構造の変化に伴う抵抗変化を利用してデータを記憶する。
【００１３】
また、本実施形態のメモリセルアレイ１０１は、メモリセルが立体的に配置された三次元構造を備える。三次元構造を備えることにより、記憶装置１００の集積度が向上する。
【００１４】
図１に示すように、記憶装置１００は、メモリセルアレイ１０１、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、制御回路１０６を備える。
【００１５】
また、図２に示すように、メモリセルアレイ１０１内には、複数のメモリセルＭＣが立体的に配置される。図２中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。
【００１６】
メモリセルアレイ１０１は、例えば、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）を備える。ワード線ＷＬはｘ方向に伸長する。ビット線ＢＬはｚ方向に伸長する。ワード線ＷＬとビット線ＢＬは垂直に交差する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。
【００１７】
ｘ方向は第１の方向、ｙ方向は第３の方向、ｚ方向は第２の方向の具体例である。
【００１８】
複数のワード線ＷＬは、ローデコーダ回路１０３に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路１０４に接続される。複数のビット線ＢＬとセンスアンプ回路１０４との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。
【００１９】
ローデコーダ回路１０３は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路１０２は、ローデコーダ回路１０３によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
【００２０】
カラムデコーダ回路１０５は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路１０４は、カラムデコーダ回路１０５によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、センスアンプ回路１０４は、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
【００２１】
制御回路１０６は、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、図示しないその他の回路を制御する機能を備える。
【００２２】
ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、制御回路１０６などの回路は、電子回路である。例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
【００２３】
図３は、本実施形態の記憶装置１００のメモリセルアレイ１０１の模式断面図である。図３は、メモリセルアレイ１０１のｘｚ断面図である。図３中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【００２４】
メモリセルアレイ１０１は、ワード線ＷＬ１１、ワード線ＷＬ２１（第１の導電層）、ワード線ＷＬ３１（第２の導電層）、ビット線ＢＬ１１（第３の導電層）、第１の酸化物領域２、半導体領域４、第１の絶縁体１０及び第３の絶縁体１４を備える。
【００２５】
以下、ワード線ＷＬ１１、ワード線ＷＬ２１、ワード線ＷＬ３１、等の総称として、単にワード線ＷＬと記述する場合がある。また、ビット線ＢＬ１１、ビット線ＢＬ２１、ビット線ＢＬ１２などの総称として、単にビット線ＢＬと記述する場合がある。
【００２６】
ワード線ＷＬは、導電層である。ワード線ＷＬは、例えば、金属層である。ワード線ＷＬは、例えば、タングステン、窒化チタン、又は、銅を含む。ワード線ＷＬは、その他の金属、金属半導体化合物、又は、半導体などの導電性材料で形成されても構わない。
【００２７】
ビット線ＢＬは、導電層である。ビット線ＢＬは、例えば、金属層である。ビット線ＢＬは、例えば、タングステン、窒化チタン、又は、銅を含む。ビット線ＢＬは、その他の金属、金属半導体化合物、又は、半導体などの導電性材料で形成されても構わない。
【００２８】
ワード線ＷＬのｙ方向のピッチは、例えば、５０ｎｍ以上２００ｎｍ以下である。ワード線ＷＬのｚ方向の厚さは、例えば、３０ｎｍ以下である。ビット線ＢＬのｘ方向のピッチは、例えば、５０ｎｍ以上２００ｎｍ以下である。
【００２９】
ワード線ＷＬのｙ方向のピッチ、ワード線ＷＬのｚ方向の厚さ、ビット線ＢＬのｘ方向のピッチは、例えば、透過型電子顕微鏡での観察により測定することができる。
【００３０】
ワード線ＷＬ２１とワード線ＷＬ３１は、ｘ方向に伸長する。ビット線ＢＬ１１は、ｘ方向に交差するｚ方向に伸長する。
【００３１】
第１の酸化物領域２は、ワード線ＷＬ２１とビット線ＢＬ１１の間及びワード線ＷＬ３１とビット線ＢＬ１１の間に設けられている。第１の酸化物領域２は、酸化チタン、酸化タングステン又は酸化ニオブを含む。第１の酸化物領域２は、後述する半導体領域４よりもバンドギャップの小さい遷移金属酸化物である。第１の酸化物領域２の膜厚は、良好な結晶性を得るため例えば６ｎｍ以上であることが好ましい。
【００３２】
第３の絶縁体１４は、各ワード線の間、例えばワード線ＷＬ２１とワード線ＷＬ３１の間に設けられている。第３の絶縁体１４は、例えば酸化物、酸窒化物又は窒化物を含む。第３の絶縁体１４は、例えば酸化シリコンである。
【００３３】
第１の絶縁体１０は、第３の絶縁体１４と第１の酸化物領域２の間に設けられている。第１の絶縁体１０は、例えば酸化物、酸窒化物又は窒化物を含む。第１の絶縁体１０は、例えば酸化シリコンである。第１の絶縁体の膜厚は、例えば２ｎｍ以上である。第１の絶縁体１０の誘電率は、第１の酸化物領域２の誘電率より低いことが好ましい。
【００３４】
半導体領域４は、第３の絶縁体１４と第１の絶縁体１０の間、ワード線ＷＬ２１と第１の絶縁体１０の間、及びワード線ＷＬ２１と第１の酸化物領域２の間に設けられている。第３の絶縁体１４と第１の絶縁体１０の間の半導体領域４及びワード線ＷＬ２１と第１の絶縁体１０の間の半導体領域４は、ワード線ＷＬ２１とワード線ＷＬ３１の間に設けられている。半導体領域４は、例えばシリコン又はゲルマニウムを含む。半導体領域４は、例えばシリコン、シリコンゲルマニウム又はゲルマニウムである。半導体領域４は、例えばアモルファスシリコンである。半導体領域４の膜厚は、良好な膜質を得るため３．５ｎｍ以上が好ましく、動作電圧の増加を抑制するため１０ｎｍ以下であることが好ましい。
【００３５】
記憶装置の形成が容易になるため、ワード線ＷＬ２１とビット線ＢＬ１１の間の第１の酸化物領域２の第１の膜厚ｔ１よりも、第１の絶縁体１０とビット線ＢＬ１１の間の第１の酸化物領域２の第２の膜厚ｔ２の方が大きいことが好ましい。
【００３６】
データの書き込みを説明する。まず、ワード線ＷＬ又はビット線ＢＬに電圧を印加する。次に、ワード線ＷＬとビット線ＢＬの間に設けられた第１の酸化物領域２とバリア膜となる半導体領域４の間の界面の空孔濃度を変調する。そして、第１の酸化物領域２と、半導体領域４の界面のバンド構造を変化させる。これにより、メモリセルＭＣの抵抗を変化させ、データの書き込みを行う。
【００３７】
ワード線ＷＬ２１と第１の酸化物領域２の間に設けられた半導体領域４とビット線ＢＬ１１の間の第１の距離より、ワード線ＷＬ２１とワード線ＷＬ３１の間（第３の絶縁体１４と第１の絶縁体１０の間）に設けられた半導体領域４とビット線ＢＬ１１の間の第２の距離の方が長い。
【００３８】
次に、本実施形態の記憶装置の製造方法を述べる。
【００３９】
図４、図５、図６、図７、図８及び図９は、本実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。
【００４０】
まず、例えば、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、又は、銅（Ｃｕ）を含む導電材料２０を形成し、導電材料２０の上に例えば酸化物、酸窒化物又は窒化物を含む絶縁材料３０を形成する。これを繰り返し、複数の導電材料２０と複数の絶縁材料３０の積層構造４０を形成する（図４）。
【００４１】
次に、積層構造４０に空孔４２を形成する（図５）。導電材料２０はそれぞれワード線ＷＬとなり、絶縁材料３０は第３の絶縁体１４となる。
【００４２】
次に、例えばウェットエッチングにより、空孔４２の周囲の第３の絶縁体１４の一部を除去する（図６）。
【００４３】
次に、空孔４２の周囲の、第３の絶縁体１４の表面及びワード線ＷＬの表面に、例えばシリコン又はゲルマニウムを含む半導体領域４を形成する（図７）。
【００４４】
次に、空孔４２の周囲の、半導体領域４の表面に絶縁体を形成して、その後余分に形成された絶縁体をエッチング等により除去する。これにより、半導体領域４の、第３の絶縁体１４と反対側に、第１の絶縁体１０を形成する（図８）。
【００４５】
次に、空孔４２の周囲の、第１の絶縁体１０及び半導体領域４の表面に、例えば酸化チタンを含む第１の酸化物領域２を形成する。
【００４６】
次に、例えば４００℃以上１０００℃以下で熱処理を行う。この熱処理により、例えば第１の酸化物領域２に含まれる酸化チタンはアナターゼ構造となり、空孔濃度を電界で変調できるようになる。
【００４７】
次に、第１の酸化物領域２の表面に、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、又は、銅（Ｃｕ）を含むビット線ＢＬを形成し、本実施形態の記憶装置１００を得る（図９）。
【００４８】
次に、本実施形態の作用効果を記載する。
【００４９】
図１０は、第１の実施形態の比較形態となるメモリセルアレイ８０１の模式図である。メモリセルアレイ８０１においては、第１の絶縁体１０が設けられていない。また、ワード線ＷＬ２１と第１の酸化物領域２の間に設けられた半導体領域４とビット線ＢＬ１１の間の第１の距離と、ワード線ＷＬ２１とワード線ＷＬ３１の間に設けられた半導体領域４とビット線ＢＬ１１の間の第２の距離は、等しい。
【００５０】
メモリセルに電圧を印加することで、メモリセルの抵抗が高抵抗状態から低抵抗状態へ、または低抵抗状態から高抵抗状態へと変化する。高抵抗状態から低抵抗状態への変化は、例えば、セット動作と称される。また、低抵抗状態から高抵抗状態への変化は、例えば、リセット動作と称される。
【００５１】
メモリセルＭＣ２にリセット動作を行い、メモリセルＭＣ１及びメモリセルＭＣ３にリセット動作を行わない場合を例にとって説明する。ビット線ＢＬ１１に印加する電圧はＶである。また、ワード線ＷＬ２１（選択ＷＬ）に印加する電圧は０Ｖ、ワード線ＷＬ１１（非選択ＷＬ）及びワード線ＷＬ３１（非選択ＷＬ）に印加する電圧は１／２Ｖである。
【００５２】
正常なリセット動作が行われる場合には、ビット線ＢＬ１１からワード線ＷＬ２１にＩ２１が流れる。また、ビット線ＢＬ１１からワード線ＷＬ１１及びビット線ＢＬ１１からワード線ＷＬ３１には、Ｉ２１より小さな電流Ｉ１１及びＩ３１が流れる。
【００５３】
電圧Ｖが高くなると、Ｉ１１２１のような、ワード線ＷＬ１１を図１０の右方向に流れ、第１の酸化物領域２と半導体領域４の間を図１０の下方向に流れ、ワード線ＷＬ２１を図１０の左方向に流れる電流が生じる。すなわち、ワード線ＷＬ１１からワード線ＷＬ２１に回り込んで流れる電流が生じる。
【００５４】
また、Ｉ３１２１のような、ワード線ＷＬ３１を図１０の右方向に流れ、第１の酸化物領域２と半導体領域４の間を図１０の上方向に流れ、ワード線ＷＬ２１を図１０の左方向に流れる電流が生じる。すなわち、ワード線ＷＬ３１からワード線ＷＬ２１に回り込んで流れる電流が生じる。
【００５５】
この回り込んで流れる電流Ｉ１１２１及びＩ３１２１は、Ｉ１１及びＩ３１より大きい。そのために、電流起因の欠陥が導入され、半導体領域４に用いられている材料が劣化してしまうという問題点がある。また、ワード線ＷＬ２１（選択ＷＬ）近傍の電界を弱くし、ワード線ＷＬ１１（非選択ＷＬ）及びワード線ＷＬ３１（非選択ＷＬ）近傍の電界を強くするため、リセット動作不良が発生してしまうという問題がある。
【００５６】
さらに、読み出し動作の場合にも、読み出し電圧が高い場合には上述の回り込み電流が生じるという問題がある。
【００５７】
このような問題が生じる理由は、各メモリセル間に設けられている、ビット線ＢＬ１１をゲート、ワード線ＷＬ１１とワード線ＷＬ２１又はワード線ＷＬ２１とワード線ＷＬ３１をソースとドレイン、第１の酸化物領域２をゲート絶縁膜とした仮想的なＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）がオンするためである。
【００５８】
本実施形態の記憶装置は、ワード線ＷＬ２１と第１の酸化物領域２の間に設けられた半導体領域４とビット線ＢＬ１１の間の第１の距離より、ワード線ＷＬ２１とワード線ＷＬ３１の間に設けられた半導体領域４とビット線ＢＬ１１の間の第２の距離の方が長い。これにより、ビット線ＢＬ１１から半導体領域４へ加わる電界が弱くなる。よって、上述の仮想的なＴＦＴがオンしにくくなり、回り込み電流を抑制できる。
【００５９】
第１の酸化物領域２と、ワード線ＷＬ２１とワード線ＷＬ３１の間に設けられた半導体領域４と、の間に第１の絶縁体１０を設けることにより、ワード線ＷＬ２１と第１の酸化物領域２の間に設けられた半導体領域４とビット線ＢＬ１１の間の第１の距離より、ワード線ＷＬ２１とワード線ＷＬ３１の間に設けられた半導体領域４とビット線ＢＬ１１の間の第２の距離の方を長くすることができる。いわば、第１の絶縁体１０により、仮想的なＴＦＴのゲート絶縁膜の膜厚が増加し、仮想的なＴＦＴはオンしづらくなる。
【００６０】
第１の絶縁体１０の誘電率は、回り込み電流を抑制するため、第１の酸化物領域２の誘電率より低いことが好ましい。
【００６１】
本実施形態の記憶装置によれば、信頼性の向上した記憶装置の提供が可能になる。
【００６２】
（第２の実施形態）
本実施形態の記憶装置は、半導体領域と第１の酸化物領域の間に設けられた第２の酸化物領域をさらに備える点で、第１の実施形態と異なっている。ここで、第１の実施形態と重複する内容については、記載を省略する。
【００６３】
図１１は、本実施形態の記憶装置２００のメモリセルアレイ２０１の模式断面図である。本実施形態のメモリセルアレイ２０１では、第２の酸化物領域６が、第１の酸化物領域２と半導体領域４の間、及び第１の絶縁体１０と第１の酸化物領域２の間に設けられている。
【００６４】
第２の酸化物領域６は、第１の酸化物領域２と半導体領域４の反応抑制層として機能する。これにより、第１の酸化物領域２と半導体領域４の間における元素の行き来が抑制されるため、信頼性がより向上する。
【００６５】
第２の酸化物領域６の膜厚は、メモリセル小型化のため２ｎｍ以下が好ましく、０．８ｎｍ以下がさらに好ましい。また、第２の酸化物領域６は、酸化アルミニウム、酸化ハフニウム又は酸化ジルコニウムを含むことが好ましい。
【００６６】
本実施形態の記憶装置によれば、さらに信頼性の向上した記憶装置の提供が可能になる。
【００６７】
（第３の実施形態）
本実施形態の記憶装置は、第１の導電層と半導体領域の間に設けられた第２の絶縁体をさらに備える点で、第１の実施形態及び第２の実施形態と異なっている。ここで、第１及び第２の実施形態と重複する内容については、記載を省略する。
【００６８】
図１２は、本実施形態の記憶装置３００のメモリセルアレイ３０１の模式断面図である。本実施形態のメモリセルアレイ３０１では、ワード線ＷＬ２１と第３の絶縁体１４の間及びワード線ＷＬ２１と第１の絶縁体１０の間の半導体領域４とワード線ＷＬ２１の間に、第２の絶縁体１２が設けられている。第２の絶縁体１２は、電界が集中するエッジＡとエッジＢの距離を長くして、電界集中によるメモリセルの破壊を抑制するために用いられる。
【００６９】
本実施形態の記憶装置によれば、さらに信頼性の向上した記憶装置の提供が可能になる。
【００７０】
（第４の実施形態）
本実施形態の記憶装置は、第２の実施形態の第２の酸化物領域と、第３の実施形態の第２の絶縁体と、の両方を備える点で、第１ないし第３の実施形態と異なっている。ここで、第１ないし第３の実施形態と重複する点については、記載を省略する。
【００７１】
図１３は、本実施形態の記憶装置４００のメモリセルアレイ４０１の模式断面図である。
【００７２】
本実施形態の記憶装置によれば、さらに信頼性の向上した記憶装置の提供が可能になる。
【００７３】
（第５の実施形態）
本実施形態の記憶装置は、第１の導電層と第２の導電層の間の半導体領域が、ｐ型不純物を含む点で、第１ないし第４の実施形態と異なっている。ここで、第１ないし第４の実施形態と重複する内容については、記載を省略する。
【００７４】
図１４は、本実施形態の記憶装置５００のメモリセルアレイ５０１の模式断面図である。
【００７５】
メモリセルアレイ５０においては、ワード線ＷＬ２１とワード線ＷＬ３１の間の、第１の絶縁体１０と第３の絶縁体１４の間の半導体領域４が、第１の絶縁体１０と接する部分にｐ型領域４ａを有している。ｐ型不純物としては、例えばホウ素（Ｂ）が用いられる。これにより、仮想的なＴＦＴの閾値電圧が高電圧側にシフトするため、回り込み電流が抑制される。
【００７６】
本実施形態の記憶装置によれば、さらに信頼性の向上した記憶装置の提供が可能になる。
【００７７】
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７８】
２            第１の酸化物領域
４            半導体領域
６            第２の酸化物領域
１０          第１の絶縁体
１２          第２の絶縁体
１４          第３の絶縁体
２０          導電材料
３０          絶縁材料
４０          積層構造
４２          空孔
１００        記憶装置
１０１        メモリセルアレイ
１０２        ワード線ドライバ回路
１０３        ローデコーダ回路
１０４        センスアンプ回路
１０５        カラムデコーダ回路
１０６        制御回路
２００        記憶装置
２０１        メモリセルアレイ
ＷＬ２１      ワード線（第１の導電層）
ＷＬ３１      ワード線（第２の導電層）
ＢＬ１１      ビット線（第３の導電層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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