(57)【要約】【課題】ＤＰＰアニール時には素子を効率的に加熱し、駆動時には素子の発熱を抑制することができる、発光デバイスの製造方法を提供すること。【解決手段】発光デバイスの製造方法は、ｐ型半導体部の第１の領域下に形成された、ｐ型ドーパント濃度の低い低濃度部上に第１のｐ型電極を形成し、ｐ型半導体部の第２の領域下に形成された、ｐ型ドーパント濃度の高い高濃度部上に第２のｐ型電極を形成し、ＤＰＰアニール時には、第１のｐ型電極とｎ型半導体部上に形成された第１のｎ型電極との間に所定の順方向バイアス電圧を印加する。【選択図】図２
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【特許請求の範囲】
【請求項１】
１×１０１４個／ｃｍ３以上１×１０１６個／ｃｍ３以下の濃度範囲でヒ素およびアンチモンのうちの１以上からなるｎ型ドーパントが均一に拡散された単結晶シリコンからなる基板の厚み方向一方の面に１×１０１９個／ｃｍ３以上１×１０２１個／ｃｍ３以下の濃度範囲でホウ素をイオン打ち込みすることにより、前記一方の面側にｐ型ドーパントの濃度がｎ型ドーパントの濃度よりも高くなるように拡散されたｐ型半導体部が形成され、前記一方の面と対向する他方の面側にｎ型ドーパントが拡散されたｎ型半導体部が形成され、前記ｐ型半導体部と前記ｎ型半導体部との境界部にｐｎ接合部が形成された素子を作成する素子作成工程と、
前記一方の面の第１の領域を除く第２の領域を研磨、もしくは、前記第２の領域にｐ型ドーパントをイオン打ち込みすることにより、前記第２の領域下の前記ｐ型半導体部のｐ型ドーパントの濃度を１×１０１９個／ｃｍ３以上とする第１の低抵抗部作成工程と、
前記第１の領域に第１のｐ型電極を形成し、前記第２の領域に前記第１のｐ型電極と独立した第２のｐ型電極を形成し、前記他方の面に第１のｎ型電極を形成する第１の電極形成工程と、
前記ｐ型半導体部側が正電圧、前記ｎ型半導体部側が負電圧となるように、前記第１のｐ型電極および前記第１のｎ型電極に所定の順方向バイアス電圧を印加して前記ｐｎ接合部に電流を流し、生じる熱により前記ｐｎ接合部内のｐ型ドーパントおよびｎ型ドーパントを拡散させてドーパント分布を繰り返し変化させるとともに、前記ｐｎ接合部における伝導帯と価電子帯に反転分布を生じさせ、反転分布を形成している伝導帯中の電子を誘導放出させることにより前記ｐｎ接合部に流れる電流を減少させて温度を低下させ、前記ｐｎ接合部内のｐ型ドーパントおよびｎ型ドーパントの分布を固定させるＤＰＰアニール工程と、
を備えた発光デバイスの製造方法。
【請求項２】
前記ＤＰＰアニール工程後、前記第１のｎ型電極を除去する第１の電極除去工程と、
ｎ型ドーパントを添加することにより、前記ｎ型半導体部のｎ型ドーパントの濃度を１×１０１９個／ｃｍ３以上とする第２の低抵抗部作成工程と、
前記他方の面に第２のｎ型電極を再形成する第２の電極形成工程と、
をさらに備えた請求項１に記載の発光デバイスの製造方法。
【請求項３】
前記第２の低抵抗部作成工程は、前記ｎ型半導体部を前記ｐｎ接合部が形成可能な範囲内で可能な限り薄く研磨し、前記他方の面にｎ型ドーパントをイオン打ち込みすることにより、前記ｎ型半導体部のｎ型ドーパントの濃度を１×１０１９個／ｃｍ３以上とすることを特徴とする請求項２に記載の発光デバイスの製造方法。
【請求項４】
１×１０１４個／ｃｍ３以上１×１０２１個／ｃｍ３以下の濃度範囲でヒ素およびアンチモンのうちの１以上からなるｎ型ドーパントが均一に拡散された単結晶シリコンからなる基板の厚み方向一方の面に１×１０１９個／ｃｍ３以上１×１０２１個／ｃｍ３以下の濃度範囲でホウ素をイオン打ち込みすることにより、前記一方の面側にｐ型ドーパントの濃度がｎ型ドーパントの濃度よりも高くなるように拡散されたｐ型半導体部が形成され、前記一方の面と対向する他方の面側にｎ型ドーパントが拡散されたｎ型半導体部が形成され、前記ｐ型半導体部と前記ｎ型半導体部との境界部にｎ型ドーパントとｐ型ドーパントとが混在して拡散されたｐｎ接合部が形成された素子を作成する素子作成工程と、
前記一方の面に第３のｐ型電極を形成し、前記他方の面に第３のｎ型電極を形成する第３の電極形成工程と、
前記ｐ型半導体部側が正電圧、前記ｎ型半導体部側が負電圧となるように、前記第３のｐ型電極および前記第３のｎ型電極に所定の順方向バイアス電圧を印加して前記ｐｎ接合部に電流を流し、生じる熱により前記ｐｎ接合部内のｐ型ドーパントおよびｎ型ドーパントを拡散させてドーパント分布を繰り返し変化させるとともに、前記ｐｎ接合部における伝導帯と価電子帯に反転分布を生じさせ、反転分布を形成している伝導帯中の電子を誘導放出させることにより前記ｐｎ接合部に流れる電流を減少させて温度を低下させ、前記ｐｎ接合部内のｐ型ドーパントおよびｎ型ドーパントの分布を固定させるＤＰＰアニール工程と、
前記第３のｐ型電極を除去する第２の電極除去工程と、
前記一方の面を研磨、もしくは、前記一方の面にｐ型ドーパントをイオン打ち込みすることにより、前記ｐ型半導体部のｐ型ドーパントの濃度を１×１０１９個／ｃｍ３以上とする第３の低抵抗部作成工程と、
前記一方の面に第４のｐ型電極を再形成する第４の電極形成工程と、
を備えた発光デバイスの製造方法。
【請求項５】
前記ＤＰＰアニール工程後、前記第３のｎ型電極を除去する第３の電極除去工程と、
ｎ型ドーパントを添加することにより、前記ｎ型半導体部のｎ型ドーパントの濃度を１×１０１９個／ｃｍ３以上とする第４の低抵抗部作成工程と、
前記他方の面に第３のｎ型電極を再形成する第５の電極形成工程と、
をさらに備えた請求項４に記載の発光デバイスの製造方法。
【請求項６】
前記第４の低抵抗部作成工程は、前記ｎ型半導体部を前記ｐｎ接合部が形成可能な範囲内で可能な限り薄く研磨し、前記他方の面にｎ型ドーパントをイオン打ち込みすることにより、前記ｎ型半導体部のｎ型ドーパントの濃度を１×１０１９個／ｃｍ３以上とすることを特徴とする請求項５に記載の発光デバイスの製造方法。
【請求項７】
前記発光デバイス内のｎ型ドーパントとｐ型ドーパントとが逆の構成であることを特徴とする請求項１〜６のいずれかに記載の発光デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン半導体レーザに用いられる発光デバイスの製造方法に関する。
【背景技術】
【０００２】
間接遷移型半導体レーザに用いられる素子として、特許文献１に記載のものがある。この素子は、シリコン等の間接遷移型半導体からなり、ｎ型ドーパント濃度に対してｐ型ドーパント濃度の高いｐ型半導体部と、ｐ型ドーパント濃度に対してｎ型ドーパント濃度の高いｎ型半導体部と、ｐ型半導体部とｎ型半導体部との境界部に形成されるｐｎ接合部とを備えている。
【０００３】
このような間接遷移型半導体からなる素子を発光させるためには、素子のｐｎ接合部内に、ｐｎ接合部が発光するためのｐ型ドーパントおよびｎ型ドーパントの配列を形成する必要がある。特許文献１では、素子形成後、ｐ型半導体部側が正電圧、ｎ型半導体部側が負電圧となるように順方向に所定のバイアス電圧を印加してｐｎ接合部に電流を流している。これによって生じる熱によりｐｎ接合部内のｐ型ドーパントおよびｎ型ドーパントを拡散させてドーパント分布を繰り返し変化させるとともに、バイアス電圧によりｐｎ接合部における伝導帯と価電子帯に反転分布を生じさせている。そして、反転分布を形成している伝導帯中の電子を誘導放出させることにより、ｐｎ接合部に流れる電流を減少させて素子の温度を低下させ、ｐｎ接合部内のｐ型ドーパントおよびｎ型ドーパントの分布を固定している（以下、ＤＰＰアニールと称する）。
【０００４】
また、非特許文献１には、特許文献１に記載の素子と同様の構成を有するシリコン半導体素子が記載されている。また、その素子のｐ型半導体部のｐ型ドーパント濃度分布について記載されている。より具体的には、ｐ型半導体部のｐ型ドーパント濃度は、素子の表面から約１．５μｍの深さでピークとなり、そのピーク濃度は約１×１０１９個／ｃｍ３となっている。また、ｐ型半導体部は、ｎ型ドーパントが均一に拡散された素子に対して、その表面にｐ型ドーパントをイオン打ち込みすることによって形成されている。
【０００５】
非特許文献１に記載の素子の深さとドーパント濃度との関係について図６に示す。なお、図６では、素子の深さに対するｐ型ドーパント濃度を一点鎖線、素子の深さに対するｎ型ドーパント濃度を実線で示す。また、素子の「深さ」は、ｐ型ドーパントが打ち込まれる一端面を基準とし、他端面に近づくにつれて深くなっていくものとする。
【０００６】
図６に示すように、非特許文献１に記載の素子では、ｎ型ドーパント濃度が素子の深さに関わらず一定であって、低い値で抑えられている。また、深さの浅い領域では、ｎ型ドーパント濃度に対してｐ型ドーパント濃度が高く、そのピーク値は約１×１０１９個／ｃｍ３となっている。
【０００７】
すなわち、図６において、深さの浅い領域は、非特許文献１に記載の素子のｐ型半導体部のドーパント濃度分布を示している。また、深さの深い領域は、ｎ型半導体部のドーパント濃度分布を示している。そして、ｐ型ドーパント濃度とｎ型ドーパント濃度との差の小さい領域は、ｐｎ接合部のドーパント濃度分布を示している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１２−２４３８２４号公報
【非特許文献】
【０００９】
【非特許文献１】Tadashi Kawazoe1，Katsuhiro Nishioka，Motoichi Ohtsu著、「Polarization control of an infrared silicon light-emitting diode by dressed photons and analyses of the spatial distribution of doped boron atoms」、Applied Physics A、2015年6月25日発行、p.1409〜1415
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ここで、一般的に、イオン打ち込みによって添加されたｐ型ドーパントは、素子の表面近傍では定着率が低い。従って、図６に示すように、イオン打ち込みを行った側の表面近傍のドーパント濃度は、上記ピーク値と比較して格段に低く、高抵抗となる。また、非特許文献１に記載の素子は、素子全体に拡散されたｎ型ドーパント濃度が低く、ｎ型半導体部が高抵抗となるように設計されている。従って、電圧が印加されるｐ型半導体部側およびｎ側半導体部側の表面近傍がどちらも高抵抗となっているため、ＤＰＰアニール時には、素子を効果的に加熱し、ｐｎ接合部内のｐ型ドーパントおよびｎ型ドーパントを積極的に拡散させることができる。
【００１１】
しかしながら、駆動時には上記高抵抗部は発熱源となってしまうため、長時間の使用の際には素子が加熱され、動作不良や故障の要因となってしまう。
【００１２】
本発明は、上記事情に鑑みてなされたものであって、その目的は、ＤＰＰアニール時には素子を効率的に加熱し、駆動時には素子の発熱を抑制することができる、発光デバイスの製造方法を提供することである。
【課題を解決するための手段】
【００１３】
第１の発明の発光デバイスの製造方法は、１×１０１４個／ｃｍ３以上１×１０１６個／ｃｍ３以下の濃度範囲でヒ素およびアンチモンのうちの１以上からなるｎ型ドーパントが均一に拡散された単結晶シリコンからなる基板の厚み方向一方の面に１×１０１９個／ｃｍ３以上１×１０２１個／ｃｍ３以下の濃度範囲でホウ素をイオン打ち込みすることにより、前記一方の面側にｐ型ドーパントの濃度がｎ型ドーパントの濃度よりも高くなるように拡散されたｐ型半導体部が形成され、前記一方の面と対向する他方の面側にｎ型ドーパントが拡散されたｎ型半導体部が形成され、前記ｐ型半導体部と前記ｎ型半導体部との境界部にｐｎ接合部が形成された素子を作成する素子作成工程と、前記一方の面の第１の領域を除く第２の領域を研磨、もしくは、前記第２の領域にｐ型ドーパントをイオン打ち込みすることにより、前記第２の領域下の前記ｐ型半導体部のｐ型ドーパントの濃度を１×１０１９個／ｃｍ３以上とする第１の低抵抗部作成工程と、前記第１の領域に第１のｐ型電極を形成し、前記第２の領域に前記第１のｐ型電極と独立した第２のｐ型電極を形成し、前記他方の面に第１のｎ型電極を形成する第１の電極形成工程と、前記ｐ型半導体部側が正電圧、前記ｎ型半導体部側が負電圧となるように、前記第１のｐ型電極および前記第１のｎ型電極に所定の順方向バイアス電圧を印加して前記ｐｎ接合部に電流を流し、生じる熱により前記ｐｎ接合部内のｐ型ドーパントおよびｎ型ドーパントを拡散させてドーパント分布を繰り返し変化させるとともに、前記ｐｎ接合部における伝導帯と価電子帯に反転分布を生じさせ、反転分布を形成している伝導帯中の電子を誘導放出させることにより前記ｐｎ接合部に流れる電流を減少させて温度を低下させ、前記ｐｎ接合部内のｐ型ドーパントおよびｎ型ドーパントの分布を固定させるＤＰＰアニール工程と、を備えている。
【００１４】
本発明では、ＤＰＰアニール工程前の第１の低抵抗部作成工程において、一方の面の第１の領域を除く第２の領域を研磨、もしくは、第２の領域にｐ型ドーパントをイオン打ち込みすることにより、第２の領域下のｐ型半導体部のｐ型ドーパント濃度を１×１０１９個／ｃｍ３以上としている。つまり、一方の面における第１の領域下ではｐ型ドーパント濃度を低濃度に維持しつつ、第２の領域下のｐ型ドーパント濃度を高濃度化させている。また、素子全体に拡散されるｎ型ドーパント濃度は低く設定され、他方の面側のｎ型半導体部ではｎ型ドーパント濃度が低濃度となっている。従って、ＤＰＰアニール時には、一方の面の第１の領域に形成された第１のｐ型電極と他方の面に形成された第１のｎ型電極との間で電圧を印加することにより、素子全体を効率的に加熱することができる。また、駆動時には、第２の領域に形成された第２のｐ型電極と他方の面に形成された第１のｎ型電極との間で電圧を印加することにより、一方の面側の発熱を抑制することができる。
【００１５】
第２の発明の発光デバイスの製造方法は、前記第１の発明において、前記ＤＰＰアニール工程後、前記第１のｎ型電極を除去する第１の電極除去工程と、ｎ型ドーパントを添加することにより、前記ｎ型半導体部のｎ型ドーパントの濃度を１×１０１９個／ｃｍ３以上とする第２の低抵抗部作成工程と、前記他方の面に第２のｎ型電極を再形成する第２の電極形成工程と、をさらに備えている。
【００１６】
本発明では、駆動前の第２の低抵抗部作成工程において、ｎ型ドーパントをイオン打ち込みすることにより、ｎ型半導体部のｎ型ドーパントの濃度を１×１０１９個／ｃｍ３以上としている。つまり、他方の面下のｎ型ドーパント濃度を高濃度化させている。これにより、既に高濃度化されている一方の面の第２の領域下に加えて、他方の面下を高濃度化することができるため、駆動時における一方の面側および他方の面側の発熱をどちらも抑制し、素子全体の発熱を抑制することができる。
【００１７】
第３の発明の発光デバイスの製造方法は、前記第２の発明において、前記第２の低抵抗部作成工程は、前記ｎ型半導体部を前記ｐｎ接合部が形成可能な範囲内で可能な限り薄く研磨し、前記他方の面にｎ型ドーパントをイオン打ち込みすることにより、前記ｎ型半導体部のｎ型ドーパントの濃度を１×１０１９個／ｃｍ３以上とする。
【００１８】
本発明では、第２の低抵抗部作成工程は、ｎ型半導体部をｐｎ接合部が形成可能な範囲内で可能な限り薄く研磨し、他方の面にｎ型ドーパントをイオン打ち込みすることにより、ｎ型半導体部のｎ型ドーパントの濃度を１×１０１９個／ｃｍ３以上とする。これにより、素子の体積を最小限に抑え、駆動時の発熱を最大限抑制することができる。
【００１９】
第４の発明の発光デバイスの製造方法は、１×１０１４個／ｃｍ３以上１×１０２１個／ｃｍ３以下の濃度範囲でヒ素およびアンチモンのうちの１以上からなるｎ型ドーパントが均一に拡散された単結晶シリコンからなる基板の厚み方向一方の面に１×１０１９個／ｃｍ３以上１×１０２１個／ｃｍ３以下の濃度範囲でホウ素をイオン打ち込みすることにより、前記一方の面側にｐ型ドーパントの濃度がｎ型ドーパントの濃度よりも高くなるように拡散されたｐ型半導体部が形成され、前記一方の面と対向する他方の面側にｎ型ドーパントが拡散されたｎ型半導体部が形成され、前記ｐ型半導体部と前記ｎ型半導体部との境界部にｎ型ドーパントとｐ型ドーパントとが混在して拡散されたｐｎ接合部が形成された素子を作成する素子作成工程と、前記一方の面に第３のｐ型電極を形成し、前記他方の面に第３のｎ型電極を形成する第３の電極形成工程と、前記ｐ型半導体部側が正電圧、前記ｎ型半導体部側が負電圧となるように、前記第３のｐ型電極および前記第３のｎ型電極に所定の順方向バイアス電圧を印加して前記ｐｎ接合部に電流を流し、生じる熱により前記ｐｎ接合部内のｐ型ドーパントおよびｎ型ドーパントを拡散させてドーパント分布を繰り返し変化させるとともに、前記ｐｎ接合部における伝導帯と価電子帯に反転分布を生じさせ、反転分布を形成している伝導帯中の電子を誘導放出させることにより前記ｐｎ接合部に流れる電流を減少させて温度を低下させ、前記ｐｎ接合部内のｐ型ドーパントおよびｎ型ドーパントの分布を固定させるＤＰＰアニール工程と、前記第３のｐ型電極を除去する第２の電極除去工程と、前記一方の面を研磨、もしくは、前記一方の面にｐ型ドーパントをイオン打ち込みすることにより、前記ｐ型半導体部のｐ型ドーパントの濃度を１×１０１９個／ｃｍ３以上とする第３の低抵抗部作成工程と、前記一方の面に第４のｐ型電極を再形成する第４の電極形成工程と、を備えている。
【００２０】
本発明では、一方の面近傍はｐ型ドーパントが定着することなく低濃度となっている。また、素子全体に拡散されるｎ型ドーパント濃度は低く設定され、他方の面側のｎ型半導体部ではｎ型ドーパント濃度が低濃度となっている。従って、一方の面に形成された第３のｐ型電極と他方の面に形成された第３のｎ型電極との間で電圧を印加することにより、素子全体を効率的に加熱することができる。また、ＤＰＰアニール工程後の第３の低抵抗部作成工程において、一方の面を研磨、もしくは、一方の面にｐ型ドーパントをイオン打ち込みすることにより、ｐ型半導体部のｐ型ドーパントの濃度を１×１０１９個／ｃｍ３以上としている。つまり、一方の面下のｐ型ドーパント濃度を高濃度化させている。これにより、駆動時における一方の面側の発熱を抑制することができる。
【００２１】
第５の発明の発光デバイスの製造方法は、前記第４の発明において、前記ＤＰＰアニール工程後、前記第３のｎ型電極を除去する第３の電極除去工程と、ｎ型ドーパントを添加することにより、前記ｎ型半導体部のｎ型ドーパントの濃度を１×１０１９個／ｃｍ３以上とする第４の低抵抗部作成工程と、前記他方の面に第３のｎ型電極を再形成する第５の電極形成工程と、をさらに備えている。
【００２２】
本発明では、駆動前の第４の低抵抗部作成工程において、ｎ型ドーパントをイオン打ち込みすることにより、ｎ型半導体部のｎ型ドーパントの濃度を１×１０１９個／ｃｍ３以上としている。つまり、他方の面下のｎ型ドーパント濃度を高濃度化させている。これにより、既に高濃度となっている一方の面下に加えて、他方の面下を高濃度化することができるため、駆動時における一方の面側および他方の面側の発熱をどちらも抑制し、素子全体の発熱を抑制することができる。
【００２３】
第６の発明の発光デバイスの製造方法は、前記第５の発明において、前記第４の低抵抗部作成工程は、前記ｎ型半導体部を前記ｐｎ接合部が形成可能な範囲内で可能な限り薄く研磨し、前記他方の面にｎ型ドーパントをイオン打ち込みすることにより、前記ｎ型半導体部のｎ型ドーパントの濃度を１×１０１９個／ｃｍ３以上とする。
【００２４】
本発明では、第４の低抵抗部作成工程は、ｎ型半導体部をｐｎ接合部が形成可能な範囲内で可能な限り薄く研磨し、他方の面にｎ型ドーパントをイオン打ち込みすることにより、ｎ型半導体部のｎ型ドーパントの濃度を１×１０１９個／ｃｍ３以上とする。これにより、素子の体積を最小限に抑え、駆動時の発熱を最大限抑制することができる。
【００２５】
第７の発明の発光デバイスの製造方法は、前記第１〜第６のいずれかの発明において、前記発光デバイス内のｎ型ドーパントとｐ型ドーパントとが逆の構成である。
【００２６】
本発明では、発光素子内のｎ型ドーパントとｐ型ドーパントとが逆の構成である。従って、ｎ型ドーパントとｐ型ドーパントとが逆の場合であっても、本発明を適用することができる。
【発明の効果】
【００２７】
本発明によれば、ＤＰＰアニール時には素子を効率的に加熱し、駆動時には素子の発熱を抑制することができる。
【図面の簡単な説明】
【００２８】
【図１】本実施形態に係る加工前の素子の斜視図である。
【図２】第１実施形態に係る発光デバイスの製造手順を示す図である。
【図３】第２実施形態に係る発光デバイスの製造手順を示す図である。
【図４】第３実施形態に係る発光デバイスの製造手順を示す図である。
【図５】第４実施形態に係る発光デバイスの製造手順を示す図である。
【図６】非特許文献１に記載のシリコン半導体素子の深さとｐ型ドーパント濃度およびｎ型ドーパント濃度の関係を示すグラフである。
【発明を実施するための形態】
【００２９】
以下、本発明の実施の形態について、図面を参照しつつ説明する。
【００３０】
図１に示すように、加工前の素子５０は、ｎ型ドーパントが低濃度で均一に拡散された単結晶シリコンからなる基板の上面に、ｐ型ドーパントをイオン打ち込みすることにより作成されたものである。素子５０は、ｎ型ドーパントが拡散されたｎ型半導体部１と、ｎ型ドーパント濃度に対してｐ型ドーパント濃度が高くなるようにｐ型ドーパントが拡散されたｐ型半導体部２と、ｎ型半導体部１とｐ型半導体部２との境界部に形成されるｐｎ接合部３とからなる。
【００３１】
ｎ型半導体部１は、素子５０の下面側に形成されている。ｎ型半導体部１には、ｎ型ドーパントが１×１０１４個／ｃｍ３以上１×１０１６個／ｃｍ３以下の濃度範囲で均一に拡散されている。ｎ型ドーパントは、例えば、ヒ素およびアンチモンのうちの少なくとも１以上からなる。
【００３２】
ｐ型半導体部２は、素子５０の上面側に形成されている。ｐ型半導体部２には、ｐ型ドーパント濃度のピーク値が１×１０１９個／ｃｍ３以上１×１０２１個／ｃｍ３以下の濃度範囲となるように、ｐ型ドーパントが拡散されている。ここで、イオン打ち込みによって添加されたｐ型ドーパントは、素子５０の表面近傍では定着率が低い。従って、ｐ型半導体部２には、イオン打ち込みされた素子５０の上面近傍にｐ型ドーパント濃度の低い低濃度部２ａが形成され、低濃度部２ａの下側に、ピーク値で上記濃度範囲となるようにｐ型ドーパントが拡散された高濃度部２ｂが形成されている。ｐ型ドーパントは、例えば、ホウ素からなる。
【００３３】
次に、上述した素子５０を加工することにより、発光デバイス１００，２００，３００，４００の製造方法について、図２〜図５を参照しつつ詳細に説明する。
【００３４】
（第１実施形態）
図２（ａ）に示すように、素子５０の上面の左側略半分の領域５０ａを研磨してｐ型半導体部２の低濃度部２ａを除去することにより高濃度部２ｂを露出させる。
【００３５】
図２（ｂ）に示すように、領域５０ａにｐ型電極４を形成し、当該ｐ型電極４と干渉しないように、素子５０の上面の右側略半分の領域５０ｂにｐ型電極５を形成する。これにより、ｐ型ドーパント濃度の高い高濃度部２ｂ上およびｐ型ドーパント濃度の低い低濃度部２ａ上に、それぞれ独立したｐ型電極４，５が形成される。また、素子５０の下面にｎ型電極６を形成する。これにより、ｎ型ドーパント濃度の低いｎ型半導体部１上にｎ型電極６が形成される。
【００３６】
ｐ型電極５とｎ型電極６との間に電圧を印加し、ＤＰＰアニールを行う。
【００３７】
図２（ｃ）に示すように、ｎ型電極６を除去し、ｎ型半導体部１の厚みが領域５０ａ下のｐ型半導体部２の厚みと略等しくなるように研磨する。
【００３８】
図２（ｄ）に示すように、素子５０の下面にｎ型ドーパントをイオン打ち込みすることにより、ｎ型半導体部１のｎ型ドーパント濃度を１×１０１９個／ｃｍ３以上の濃度範囲とする。その後、素子５０の下面にｎ型電極７を形成する。これにより、ｎ型ドーパント濃度の高いｎ型半導体部１上にｎ型電極７が形成される。なお、素子５０の下面に打ち込まれるｎ型ドーパントは、ヒ素、アンチモンでなくても構わない。
【００３９】
以上により、発光デバイス１００を製造する。また、発光デバイス１００の駆動時には、ｐ型電極４とｎ型電極７との間に電圧を印加する。
【００４０】
（作用・効果）
本実施形態では、ＤＰＰアニール時には、ｐ型ドーパント濃度の低い低濃度部２ａ上に形成されたｐ型電極５とｎ型ドーパント濃度の低いｎ型半導体部１上に形成されたｎ型電極６との間で電圧を印加する。これにより、上面側および下面側の両側から素子５０全体を効率的に加熱することができる。また、駆動時には、ｐ型ドーパント濃度の高い高濃度部２ｂ上に形成されたｐ型電極４とｎ型ドーパント濃度が高濃度化されたｎ型半導体部１上に形成されたｎ型電極７との間で電圧を印加する。これにより、上面側および下面側の発熱を抑え、素子５０全体の発熱を抑制することができる。
【００４１】
また、ＤＰＰアニール後、ｎ型半導体部１は、その厚みが領域５０ａ下のｐ型半導体部２の厚みと略等しくなるように研磨されている。従って、素子５０の体積が最小限に抑えられているため、駆動時の発熱を最大限抑制することができる。
【００４２】
（第２実施形態）
図３（ａ）に示すように、素子５０の上面の左側略半分の領域５０ａにｐ型ドーパントをイオン打ち込みすることにより、低濃度部２ａの左側略半分にｐ型ドーパント濃度が１×１０１９個／ｃｍ３以上であるイオン打ち込み部２ａ１を形成する。なお、素子５０の上面の左側略半分の領域５０ａに打ち込まれるｐ型ドーパントは、ホウ素でなくても構わない。
【００４３】
図３（ｂ）に示すように、領域５０ａにｐ型電極８を形成し、当該ｐ型電極４と干渉しないように、素子５０の上面の右側略半分の領域５０ｂにｐ型電極９を形成する。これにより、ｐ型ドーパント濃度の高いイオン打ち込み部２ａ１上およびｐ型ドーパント濃度の低い低濃度部２ａ上に、それぞれ独立したｐ型電極８，９が形成される。また、素子５０の下面にｎ型電極１０を形成する。これにより、ｎ型ドーパント濃度の低いｎ型半導体部１上にｎ型電極１０が形成される。
【００４４】
ｐ型電極９とｎ型電極１０との間に電圧を印加し、ＤＰＰアニールを行う。
【００４５】
図３（ｃ）に示すように、ｎ型電極１０を除去し、ｎ型半導体部１の厚みがｐ型半導体部２の厚みと略等しくなるように研磨する。
【００４６】
図３（ｄ）に示すように、素子５０の下面にｎ型ドーパントをイオン打ち込みすることにより、ｎ型半導体部１のｎ型ドーパント濃度を１×１０１９個／ｃｍ３以上の濃度範囲とする。その後、素子５０の下面にｎ型電極１１を形成する。これにより、ｎ型ドーパント濃度の高いｎ型半導体部１上にｎ型電極１１が形成される。なお、素子５０の下面に打ち込まれるｎ型ドーパントは、ヒ素、アンチモンでなくても構わない。
【００４７】
以上により、発光デバイス２００を製造する。また、発光デバイス２００の駆動時には、ｐ型電極８とｎ型電極１１との間に電圧を印加する。
【００４８】
（作用・効果）
本実施形態では、ＤＰＰアニール時には、ｐ型ドーパント濃度の低い低濃度部２ａ上に形成されたｐ型電極９とｎ型ドーパント濃度の低いｎ型半導体部１上に形成されたｎ型電極１０との間で電圧を印加する。これにより、上面側および下面側の両側から素子５０全体を効率的に加熱することができる。また、駆動時には、ｐ型ドーパント濃度の高いイオン打ち込み部２ａ１上に形成されたｐ型電極８とｎ型ドーパント濃度が高濃度化されたｎ型半導体部１上に形成されたｎ型電極１１との間で電圧を印加する。これにより、上面側および下面側の発熱を抑え、素子５０全体の発熱を抑制することができる。
【００４９】
また、ＤＰＰアニール後、ｎ型半導体部１は、その厚みが領域５０ａ下のｐ型半導体部２の厚みと略等しくなるように研磨されている。従って、素子５０の体積が最小限に抑えられているため、駆動時の発熱を最大限抑制することができる。
【００５０】
（第３実施形態）
図４（ａ）に示すように、素子５０の上面にｐ型電極１２を形成する。これにより、ｐ型ドーパント濃度の低い低濃度部２ａ上にｐ型電極１２が形成される。また、素子５０の下面にｎ型電極１３を形成する。これにより、ｎ型ドーパント濃度の低いｎ型半導体部１上にｎ型電極１３が形成される。
【００５１】
ｐ型電極１２とｎ型電極１３との間に電圧を印加し、ＤＰＰアニールを行う。
【００５２】
図４（ｂ）に示すように、ｐ型電極１２を除去し、素子５０の上面を研磨してｐ型半導体部２の低濃度部２ａを除去することにより高濃度部２ｂを露出させる。その後、図４（ｃ）に示すように、素子５０の上面にｐ型電極１４を形成する。これにより、ｐ型ドーパント濃度の高い高濃度部２ｂ上にｐ型電極１４が形成される。
【００５３】
図４（ｄ）に示すように、ｎ型電極１３を除去し、ｎ型半導体部１の厚みがｐ型半導体部２の厚みと略等しくなるように研磨する。
【００５４】
図４（ｅ）に示すように、素子５０の下面にイオン打ち込みを行うことにより、ｎ型半導体部１のｎ型ドーパント濃度を１×１０１９個／ｃｍ３以上の濃度範囲とする。その後、素子５０の下面にｎ型電極１５を形成する。これにより、ｎ型ドーパント濃度の高いｎ型半導体部１上にｎ型電極１５が形成される。なお、素子５０の下面に打ち込まれるｎ型ドーパントは、ヒ素、アンチモンでなくても構わない。
【００５５】
以上により、発光デバイス３００を製造する。また、発光デバイス３００の駆動時には、ｐ型電極１４とｎ型電極１５との間に電圧を印加する。
【００５６】
（作用・効果）
本実施形態では、ＤＰＰアニール時には、ｐ型ドーパント濃度の低い低濃度部２ａ上に形成されたｐ型電極１２とｎ型ドーパント濃度の低いｎ型半導体部１上に形成されたｎ型電極１３との間で電圧を印加する。これにより、上面側および下面側の両側から素子５０全体を効率的に加熱することができる。また、駆動時には、ｐ型ドーパント濃度の高い高濃度部２ｂ上に形成されたｐ型電極１４とｎ型ドーパント濃度が高濃度化されたｎ型半導体部１上に形成されたｎ型電極１５との間で電圧を印加する。これにより、上面側および下面側の発熱を抑え、素子５０全体の発熱を抑制することができる。
【００５７】
また、ＤＰＰアニール後、ｎ型半導体部１は、その厚みが領域５０ａ下のｐ型半導体部２の厚みと略等しくなるように研磨されている。従って、素子５０の体積が最小限に抑えられているため、駆動時の発熱を最大限抑制することができる。
【００５８】
（第４実施形態）
図５（ａ）に示すように、素子５０の上面にｐ型電極１６を形成する。これにより、ｐ型ドーパント濃度の低い低濃度部２ａ上にｐ型電極１６が形成される。また、素子５０の下面にｎ型電極１７を形成する。これにより、ｎ型ドーパント濃度の低いｎ型半導体部１上にｎ型電極１７が形成される。
【００５９】
ｐ型電極１６とｎ型電極１７との間に電圧を印加し、ＤＰＰアニールを行う。
【００６０】
図５（ｂ）に示すように、ｐ型電極１６を除去し、素子５０の上面にｐ型ドーパントをイオン打ち込みすることにより、低濃度部２ａのｐ型ドーパント濃度を１×１０１９個／ｃｍ３以上の濃度範囲とする。その後、図５（ｃ）に示すように、素子５０の上面にｐ型電極１８を形成する。なお、素子５０の上面に打ち込まれるｐ型ドーパントは、ホウ素でなくても構わない。
【００６１】
図５（ｄ）に示すように、ｎ型電極１７を除去し、ｎ型半導体部１の厚みがｐ型半導体部２の厚みと略等しくなるように研磨する。
【００６２】
図５（ｅ）に示すように、素子５０の下面にイオン打ち込みを行うことにより、ｎ型半導体部１のｎ型ドーパント濃度を１×１０１９個／ｃｍ３以上の濃度範囲とする。その後、素子５０の下面にｎ型電極１９を形成する。これにより、ｎ型ドーパント濃度の高いｎ型半導体部１上にｎ型電極１９が形成される。なお、素子５０の下面に打ち込まれるｎ型ドーパントは、ヒ素、アンチモンでなくても構わない。
【００６３】
以上により、発光デバイス４００を製造する。また、発光デバイス４００の駆動時には、ｐ型電極１８とｎ型電極１９との間に電圧を印加する。
【００６４】
（作用・効果）
本実施形態では、ＤＰＰアニール時には、ｐ型ドーパント濃度の低い低濃度部２ａ上に形成されたｐ型電極１６とｎ型ドーパント濃度の低いｎ型半導体部１上に形成されたｎ型電極１７との間で電圧を印加する。これにより、上面側および下面側の両側から素子５０全体を効率的に加熱することができる。また、駆動時には、ｐ型ドーパント濃度が高濃度化された低濃度部２ａ上に形成されたｐ型電極１８とｎ型ドーパント濃度が高濃度化されたｎ型半導体部１上に形成されたｎ型電極１９との間で電圧を印加する。これにより、上面側および下面側の発熱を抑え、素子５０全体の発熱を抑制することができる。
【００６５】
また、ＤＰＰアニール後、ｎ型半導体部１は、その厚みが領域５０ａ下のｐ型半導体部２の厚みと略等しくなるように研磨されている。従って、素子５０全体の体積が最小限に抑えられているため、駆動時の発熱を最大限抑制することができる。
【００６６】
以上、本発明の好適な実施の形態について説明したが、本発明は上述の実施形態や実施例に限られるものではなく、特許請求の範囲に記載した限りにおいて様々な設計変更が可能なものである。
【００６７】
本実施形態では、素子５０の上面の左側半分を領域５０ａ、右側半分を領域５０ｂとし、ｐ型電極４，５、８，９を形成したが、領域５０ａ，５０ｂはどのように設定しても構わない。例えば、領域５０ａおよび領域５０ｂを櫛歯状に形成し、当該領域５０ａ，５０ｂに沿って形成されるｐ型電極４，５、８，９が一軸方向に交互に並ぶようにしても構わない。
【００６８】
また、研磨後のｎ型半導体部１の厚みは、ｐｎ接合部３が形成可能な範囲内であれば如何なる値であっても構わない。
【００６９】
また、ＤＰＰアニール後、ｎ型半導体部１の研磨および高濃度化を行わなくても構わない。この場合、駆動時にｐ型半導体側の発熱を抑制することができる。
【００７０】
また、ｎ型ドーパントとｐ型ドーパントとがすべて逆の構成であっても構わない。
【符号の説明】
【００７１】
１  ｎ型半導体部
２  ｐ型半導体部
２ａ  低濃度部
２ａ１  イオン打ち込み部
２ｂ  高濃度部
３  ｐｎ接合部
５０  素子
１００  半導体デバイス
２００  半導体デバイス
３００  半導体デバイス
４００  半導体デバイス
【図１】
2019057692.tif 000003
【図２】
2019057692.tif 000004
【図３】
2019057692.tif 000005
【図４】
2019057692.tif 000006
【図５】
2019057692.tif 000007
【図６】
2019057692.tif 000008
【手続補正書】
【提出日】平成30年12月19日(2018.12.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項４
【補正方法】変更
【補正の内容】
【請求項４】
１×１０１４個／ｃｍ３以上１×１０１６個／ｃｍ３以下の濃度範囲でヒ素およびアンチモンのうちの１以上からなるｎ型ドーパントが均一に拡散された単結晶シリコンからなる基板の厚み方向一方の面に１×１０１９個／ｃｍ３以上１×１０２１個／ｃｍ３以下の濃度範囲でホウ素をイオン打ち込みすることにより、前記一方の面側にｐ型ドーパントの濃度がｎ型ドーパントの濃度よりも高くなるように拡散されたｐ型半導体部が形成され、前記一方の面と対向する他方の面側にｎ型ドーパントが拡散されたｎ型半導体部が形成され、前記ｐ型半導体部と前記ｎ型半導体部との境界部にｎ型ドーパントとｐ型ドーパントとが混在して拡散されたｐｎ接合部が形成された素子を作成する素子作成工程と、
前記一方の面に第３のｐ型電極を形成し、前記他方の面に第３のｎ型電極を形成する第３の電極形成工程と、
前記ｐ型半導体部側が正電圧、前記ｎ型半導体部側が負電圧となるように、前記第３のｐ型電極および前記第３のｎ型電極に所定の順方向バイアス電圧を印加して前記ｐｎ接合部に電流を流し、生じる熱により前記ｐｎ接合部内のｐ型ドーパントおよびｎ型ドーパントを拡散させてドーパント分布を繰り返し変化させるとともに、前記ｐｎ接合部における伝導帯と価電子帯に反転分布を生じさせ、反転分布を形成している伝導帯中の電子を誘導放出させることにより前記ｐｎ接合部に流れる電流を減少させて温度を低下させ、前記ｐｎ接合部内のｐ型ドーパントおよびｎ型ドーパントの分布を固定させるＤＰＰアニール工程と、
前記第３のｐ型電極を除去する第２の電極除去工程と、
前記一方の面を研磨、もしくは、前記一方の面にｐ型ドーパントをイオン打ち込みすることにより、前記ｐ型半導体部のｐ型ドーパントの濃度を１×１０１９個／ｃｍ３以上とする第３の低抵抗部作成工程と、
前記一方の面に第４のｐ型電極を再形成する第４の電極形成工程と、
を備えた発光デバイスの製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
第４の発明の発光デバイスの製造方法は、１×１０１４個／ｃｍ３以上１×１０１６個／ｃｍ３以下の濃度範囲でヒ素およびアンチモンのうちの１以上からなるｎ型ドーパントが均一に拡散された単結晶シリコンからなる基板の厚み方向一方の面に１×１０１９個／ｃｍ３以上１×１０２１個／ｃｍ３以下の濃度範囲でホウ素をイオン打ち込みすることにより、前記一方の面側にｐ型ドーパントの濃度がｎ型ドーパントの濃度よりも高くなるように拡散されたｐ型半導体部が形成され、前記一方の面と対向する他方の面側にｎ型ドーパントが拡散されたｎ型半導体部が形成され、前記ｐ型半導体部と前記ｎ型半導体部との境界部にｎ型ドーパントとｐ型ドーパントとが混在して拡散されたｐｎ接合部が形成された素子を作成する素子作成工程と、前記一方の面に第３のｐ型電極を形成し、前記他方の面に第３のｎ型電極を形成する第３の電極形成工程と、前記ｐ型半導体部側が正電圧、前記ｎ型半導体部側が負電圧となるように、前記第３のｐ型電極および前記第３のｎ型電極に所定の順方向バイアス電圧を印加して前記ｐｎ接合部に電流を流し、生じる熱により前記ｐｎ接合部内のｐ型ドーパントおよびｎ型ドーパントを拡散させてドーパント分布を繰り返し変化させるとともに、前記ｐｎ接合部における伝導帯と価電子帯に反転分布を生じさせ、反転分布を形成している伝導帯中の電子を誘導放出させることにより前記ｐｎ接合部に流れる電流を減少させて温度を低下させ、前記ｐｎ接合部内のｐ型ドーパントおよびｎ型ドーパントの分布を固定させるＤＰＰアニール工程と、前記第３のｐ型電極を除去する第２の電極除去工程と、前記一方の面を研磨、もしくは、前記一方の面にｐ型ドーパントをイオン打ち込みすることにより、前記ｐ型半導体部のｐ型ドーパントの濃度を１×１０１９個／ｃｍ３以上とする第３の低抵抗部作成工程と、前記一方の面に第４のｐ型電極を再形成する第４の電極形成工程と、を備えている。