(57)【要約】【課題】回路規模が小さく、発振周波数への温度の影響の小さな発振回路を提供すること。【解決手段】第１のデプレッション型のＭＯＳトランジスタに基づく電流を供給する定電流回路と、第１の容量と、第２の容量と、第１の容量を充電する電流経路に設けた第２のデプレッション型のＭＯＳトランジスタと、第２の容量を充電する電流経路に設けた第３のデプレッション型のＭＯＳトランジスタとを有し、第１〜第３のデプレッション型のＭＯＳトランジスタはしきい値電圧が同じでしきい値電圧の温度特性が同じであり、定電流回路に基づく電流で第１の容量を充電し第１の容量の充電が完了するとリセット信号を出力し、定電流回路に基づく電流で第２の容量を充電し第２の容量の充電が完了するとセット信号を出力する充放電回路と、リセット信号の入力で立ち下り、セット信号の入力で立ち上がる波形を出力するＲＳラッチ回路を備えることを特徴とする発振回路とした。【選択図】図１
2019161379.tif 000002
【特許請求の範囲】
【請求項１】
第１のデプレッション型のＭＯＳトランジスタを有し、前記第１のデプレッション型のＭＯＳトランジスタに基づく電流を供給する定電流回路と、
第１の容量と、第２の容量と、前記第１の容量を充電する電流経路に設け、前記第１のデプレッション型のＭＯＳトランジスタとしきい値電圧が同じで前記しきい値電圧の温度特性が同じである第２のデプレッション型のＭＯＳトランジスタと、前記第２の容量を充電する電流経路に設け、前記第１のデプレッション型のＭＯＳトランジスタとしきい値電圧が同じで前記しきい値電圧の温度特性が同じである第３のデプレッション型のＭＯＳトランジスタとを有し、前記第１のデプレッション型のＭＯＳトランジスタに基づく電流で前記第１の容量を充電し前記第１の容量の充電が完了するとリセット信号を出力し、前記第１のデプレッション型のＭＯＳトランジスタに基づく電流で前記第２の容量を充電し前記第２の容量の充電が完了するとセット信号を出力する充放電回路と、
前記リセット信号の入力で立ち下り、前記セット信号の入力で立ち上がる波形を出力するＲＳラッチ回路を備えることを特徴とする発振回路。
【請求項２】
前記充放電回路の前記リセット信号の出力と前記ＲＳラッチ回路の前記リセット信号の入力との間に第１の波形整形回路を備え、前記充放電回路の前記セット信号の出力と前記ＲＳラッチ回路の前記セット信号の入力との間に第２の波形整形回路を備えることを特徴とする請求項１に記載の発振回路。
【請求項３】
前記充放電回路に更に電圧ブースト回路を備えることを特徴とする請求項１もしくは請求項２に記載の発振回路。
【請求項４】
前記定電流回路をカスコードカレントミラー回路構成にしたことを特徴とする請求項１から請求項３のいずれかに記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路に関する。
【背景技術】
【０００２】
従来の発振回路は、特許文献１に示すような構成が知られている。図６は、従来の発振回路７００を示すものである。
【０００３】
ＭＯＳトランジスタ７０２と７０４は、カレントミラー回路を構成している。ＭＯＳトランジスタ７０６は、制御電圧Ｖ１によりカレントミラー回路に流れる電流Ｉ１を制御している。ＭＯＳトランジスタ７０４のドレインをノードＮ６とする。
【０００４】
抵抗７０８は、第１電源ＶＤＤとノードＮ６との間に接続されており、電流Ｉ２を流す。容量７１０は、ノードＮ６と第２電源ＶＳＳ（ＧＮＤ）の間に接続されている。
【０００５】
差動増幅器７１２は、ノードＮ６の電圧と、基準電圧ＶＲＥＦが入力され、出力はパルス発生器７１６に接続される。パルス発生器７１６は、リセット信号と発振出力信号とを出力し、リセット信号出力がリセットトランジスタ７１４のゲートに接続され、発振出力ＯＵＴを出力する。
【０００６】
容量７１０は、温度が上昇すると電流が増加する特性をもつ電流Ｉ１と、温度が上昇すると電流が減少する電流Ｉ２が合算された電流Ｉ３で充電される。容量７１０の充電が進み、ノードＮ６の電圧が基準電圧ＶＲＥＦまで達すると、差動増幅器７１２は、出力を反転させ、パルス発生７１６を介してリセットトランジスタ７１４をオンさせる。リセットトランジスタ７１４は、オンすると容量７１０を放電させる。ノードＮ６の電圧が基準電圧ＶＲＥＦを下回ると、差動増幅器７１２は、出力を再び反転させ、パルス発生器７１６を介してリセットトランジスタ７１４をオフさせる。パルス発生器７１６は、同時に発振出力ＯＵＴを出力して発振回路として機能する。
【０００７】
電流Ｉ３は、温度に対して反対の依存性をもつ電流Ｉ１と電流Ｉ２の和で構成されるため、電流Ｉ３は、温度に依存しない電流とすることができ、これによって発振周波数が温度に依存しない特性の発振回路を得ることが可能であった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−１６８３５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の発振回路７００は、温度に対して反対の特性をもつ２つの電流源とコンパレータと温度に依存しないＢＧＲ（Ｂａｎｄ  Ｇａｐ  Ｒｅｆｅｒｅｎｃｅ）回路のような基準電圧ＶＲＥＦが必要で回路規模が大きかった。また、抵抗の温度特性が製造バラツキによって変動した場合には、発振周波数が温度によって変動してしまう課題があった。
【００１０】
本発明は、以上のような課題を解決するためになされたものであり、回路規模が小さく、発振周波数への温度の影響の小さな発振回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の発振回路は、第１のデプレッション型のＭＯＳトランジスタを有し第１のデプレッション型のＭＯＳトランジスタに基づく電流を供給する定電流回路と、第１の容量と、第２の容量と、第１の容量を充電する電流経路に設けられ第１のデプレッション型のＭＯＳトランジスタとしきい値電圧が同じでしきい値電圧の温度特性が同じである第２のデプレッション型のＭＯＳトランジスタと、第２の容量を充電する電流経路に設けられ第１のデプレッション型のＭＯＳトランジスタとしきい値電圧が同じでしきい値電圧の温度特性が同じである第３のデプレッション型のＭＯＳトランジスタとを有し、第１のデプレッション型のＭＯＳトランジスタに基づく定電流回路の電流で第１の容量を充電し第１の容量の充電が完了するとリセット信号を出力し、第１のデプレッション型のＭＯＳトランジスタに基づく定電流回路の電流で第２の容量を充電し第２の容量の充電が完了するとセット信号を出力する充放電回路と、リセット信号の入力で立ち下り、セット信号の入力で立ち上がる波形を出力するＲＳラッチ回路を備える発振回路であることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、回路規模が従来の発振回路より小さく、温度上昇により定電流回路の電流が増加しても充放電回路のＭＯＳトランジスタのしきい値電圧が上昇することとなるため、発振周波数への温度の影響の小さな発振回路を得ることができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態の発振回路を示す図である。
【図２】第１の実施形態の発振回路の動作を示すタイミングチャートである。
【図３】第２の実施形態の発振回路を示す図である。
【図４】第３の実施形態の発振回路を示す図である。
【図５】第４の実施形態の発振回路を示す図である。
【図６】従来の発振回路を示す図である。
【発明を実施するための形態】
【００１４】
以下、本実施形態を、図面を参照して説明する。
【００１５】
＜第１の実施形態＞
図１は、第１の実施形態の発振回路１００を示す図であり、定電流回路１、充放電回路２、制御回路３で構成される。
【００１６】
定電流回路１は、電流源となるデプレッション型のＰＭＯＳトランジスタ３０、カレントミラー回路となるエンハンスメント型のＰＭＯＳトランジスタ１１、１２、同じくカレントミラー回路となるエンハンスメント型のＮＭＯＳトランジスタ２１、２２で構成される。デプレッション型のＰＭＯＳトランジスタ３０は、ソース及びゲートが第１電源ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタ１１のソースに接続される。ＰＭＯＳトランジスタ１１は、ゲートがＰＭＯＳトランジスタ１２のゲートに接続され、ドレインがＮＭＯＳトランジスタ２１のドレイン及びゲートに接続される。ＰＭＯＳトランジスタ１１のドレインをノードＮ１と呼ぶこととする。ＰＭＯＳトランジスタ１２は、ソースが第１電源ＶＤＤに接続され、ドレイン及びゲートがＮＭＯＳトランジスタ２２のドレインに接続される。ＮＭＯＳトランジスタ２１は、ソースが第２電源ＶＳＳに接続される。ＮＭＯＳトランジスタ２２は、ゲートがノードＮ１に接続され、ソースが第２電源ＶＳＳに接続される。
【００１７】
充放電回路２は、内部に同一構成の２つの充放電回路２Ａ及び２Ｂを備える。第１充放電回路２Ａは、デプレッション型のＰＭＯＳトランジスタ３１、エンハンスメント型のＰＭＯＳトランジスタ１３、エンハンスメント型のＮＭＯＳトランジスタ２３、２７、容量Ｃ１で構成される。
【００１８】
容量Ｃ１は、一端が第１電源ＶＤＤに接続され、他端がデプレッション型のＰＭＯＳトランジスタ３１のソース及びＰＭＯＳトランジスタ１３のドレインに接続される。デプレッション型のＰＭＯＳトランジスタ３１は、ゲートが第１電源ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタ２７のドレイン及びノードＮ２を介してＲＳラッチの入力ＮＲに接続される。ＮＭＯＳトランジスタ２７は、ゲートがＰＭＯＳトランジスタ１３のゲート及びノードＮ４を介してＲＳラッチ４０の一方の出力Ｑに接続され、ソースがＮＭＯＳトランジスタ２３のドレインに接続される。ＮＭＯＳトランジスタ２３は、ゲートが定電流回路１のノードＮ１に接続され、ソースが第２電源ＶＳＳに接続される。ＮＭＯＳトランジスタ２３とＮＭＯＳトランジスタ２１とは、カレントミラー回路を構成する。ＰＭＯＳトランジスタ１３は、ソースが第１電源ＶＤＤに接続される。
【００１９】
第２充放電回路２Ｂは、デプレッション型のＰＭＯＳトランジスタ３２、エンハンスメント型のＰＭＯＳトランジスタ１４、エンハンスメント型のＮＭＯＳトランジスタ２４、２８、容量Ｃ２で構成される。
【００２０】
容量Ｃ２は、一端が第１電源ＶＤＤに接続され、他端がデプレッション型のＰＭＯＳトランジスタ３２のソース及びＰＭＯＳトランジスタ１４のドレインに接続される。デプレッション型のＰＭＯＳトランジスタ３２は、ゲートが第１電源ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタ２８のドレイン及びノードＮ３を介してＲＳラッチの入力ＮＳに接続される。ＮＭＯＳトランジスタ２８は、ゲートがＰＭＯＳトランジスタ１４のゲート及びノードＮ５を介してインバータ５０の出力に接続され、ソースがＮＭＯＳトランジスタ２４のドレインに接続される。ＮＭＯＳトランジスタ２４は、ゲートが定電流回路１のノードＮ１に接続され、ソースが第２電源ＶＳＳに接続される。ＮＭＯＳトランジスタ２４とＮＭＯＳトランジスタ２１とは、カレントミラー回路を構成する。ＰＭＯＳトランジスタ１４は、ソースが第１電源ＶＤＤに接続される。
【００２１】
制御回路３は、ＲＳラッチ４０とインバータ５０で構成される。
【００２２】
ＲＳラッチ４０は、一方の入力ＮＲが前述のようにノードＮ２を介して第１充放電回路２Ａに接続され、他方の入力ＮＳが前述のようにノードＮ３を介して第２充放電回路２Ｂに接続され、一方の出力Ｑがインバータ５０の入力とノードＮ４を介してＰＭＯＳトランジスタ１３のゲートとに接続される。インバータ５０は、出力がノードＮ５を介してＰＭＯＳトランジスタ１４のゲートに接続される。
【００２３】
次に第１の実施形態の発振回路１００の動作について説明する。
【００２４】
定電流回路１において、ＮＭＯＳトランジスタ２１、２２は、カレントミラー回路を構成し、ＮＭＯＳトランジスタ２１．２２のＷ／Ｌの値が同一に設定されている。ここでＷはＭＯＳトランジスタのチャンネル幅であり、ＬはＭＯＳトランジスタのチャンネル長である。ＰＭＯＳトランジスタ１１、１２は、同じくカレントミラー回路を構成し、ＰＭＯＳトランジスタ１１，１２のＷ／Ｌの値がＰＭＯＳトランジスタ１１のほうがＰＭＯＳトランジスタ１２より大きく設定され、デプレッション型のＰＭＯＳトランジスタ３０のソース・ドレイン間電圧ＶＤＳを適切な値に調整している。ＰＭＯＳトランジスタ１１、１２において、しきい値電圧が同じでしきい値電圧の温度特性が同じであるＭＯＳトランジスタを用い、ＮＭＯＳトランジスタ２１、２２においても同様に、しきい値電圧が同じでしきい値電圧の温度特性が同じであるＭＯＳトランジスタを用いることにより、デプレッション型のＰＭＯＳトランジスタ３０のソース・ドレイン間電圧ＶＤＳは、ほとんど温度に依存せず一定となる。その為、定電流回路１は、流れる電流Ｉの大きさがデプレッション型のＰＭＯＳトランジスタ３０のＷ／Ｌの値に依存し、流れる電流Ｉの温度特性がデプレッション型のＰＭＯＳトランジスタ３０の温度特性に依存して決まる。デプレッション型のＰＭＯＳトランジスタ３０は、デプレッション型のトランジスタであり、ソース・ドレイン間電圧ＶＤＳが一定の時、温度が上昇すると電流Ｉが増加する特性となっている。
【００２５】
図２は、第１の実施形態のノードＮ２〜Ｎ５のタイミングチャートを示す。図２を用いて第１の実施形態の発振回路１００の動作を説明する。図２は、横軸が時間を表し、縦軸がノードＮ２、Ｎ３が各々のノードの電圧、ノードＮ４、Ｎ５が各々のノードの論理レベルを表している。初期状態は、ノードＮ４がＬｏｗ、ノードＮ５がＨｉｇｈの状態とする。第２充放電回路２Ｂは、充電動作状態であり、容量Ｃ２の充電が進み、後述する動作でノードＮ３の電圧がＲＳラッチの負論理入力である入力ＮＳのしきい値電圧Ｖｔｈ（ＮＳ）を下まわると、ＲＳラッチの出力ＱにつながるノードＮ４、Ｎ５は状態が反転する。第２充放電回路２Ｂは、ノードＮ５がＬｏｗとなる為、ＰＭＯＳトランジスタ１４がオンし、ＮＭＯＳトランジスタ２８がオフして、ノードＮ３がＶＤＤレベルとなり、放電状態となる（時刻ｔ１）。この時、ＰＭＯＳトランジスタ１４の駆動能力が十分高い場合にはＮＭＯＳトランジスタ２８を削除して回路面積を小さくしても良い。一方、ノードＮ４がＨｉｇｈとなる為、第１充放電回路２Ａは、ＰＭＯＳトランジスタ１３がオフし、ＮＭＯＳトランジスタ２７がオンして、容量Ｃ１への充電が開始され、第１充放電回路２Ａは、充電動作状態となる。ＮＭＯＳトランジスタ２３がＮＭＯＳトランジスタ２１とカレントミラー回路を構成している為、容量Ｃ１への充電電流は、定電流回路１に基づき定電流回路１のデプレッション型のＰＭＯＳトランジスタ３０に依存した電流となる。
【００２６】
第１充放電回路２Ａは、充電動作状態であり、容量Ｃ１の充電経路に設けられているデプレッション型のＰＭＯＳトランジスタ３１のゲート・ソース間電圧が、デプレッション型のＰＭＯＳトランジスタ３１のしきい値電圧の絶対値より大きくなると、デプレッション型のＰＭＯＳトランジスタ３１がオフとなる（時刻ｔ２）。
【００２７】
第１充放電回路２Ａは、デプレッション型のＰＭＯＳトランジスタ３１がオフとなるとノードＮ２の電圧が急激にＶＳＳ側へ変化する。第１充放電回路２Ａは、ノードＮ２の電圧が制御回路３のＲＳラッチ４０の負論理入力である入力ＮＲのしきい値電圧Ｖｔｈ（ＮＲ）を下まわると、ノードＮ２の電圧がリセット信号としてＲＳラッチの入力ＮＲに入力され、ＲＳラッチの出力ＱにつながるノードＮ４、Ｎ５は状態が反転する。第１充放電回路２Ａは、ノードＮ４がＬｏｗとなる為、ＰＭＯＳトランジスタ１３がオンし、ＮＭＯＳトランジスタ２７がオフしてノードＮ２がＶＤＤレベルとなり、放電状態となる。（時刻ｔ３）。
【００２８】
第２充放電回路２Ｂは、ノードＮ５がＨｉｇｈとなる為、ＰＭＯＳトランジスタ１４がオフし、ＮＭＯＳトランジスタ２８がオンして容量Ｃ２への充電が開始され、充電動作状態となる。
【００２９】
初期状態と同じ第１充放電回路２Ａが放電状態、第２充放電回路２Ｂが充電動作状態となる。制御回路３は、時刻ｔ５でノードＮ３の電圧がセット信号としてＲＳラッチの負論理入力である入力ＮＳに入力され、ＲＳラッチの出力Ｑに接続されたノードＮ４のレベルがＨｉｇｈに変化し、インバータ５０の出力に接続されたノードＮ５のレベルがＬｏｗと変化する。以降も同様の動作を繰り返して、本実施形態の発振回路１００は、発振動作を行う。なおｔ２からｔ３間の時間は説明の為に長い時間に強調して示してあるが、実際にはｔ１からｔ２間の時間と比較して十分短い時間である。ｔ４からｔ５間の時間も同様である。
【００３０】
定電流回路１の電流Ｉは、デプレッション型のＰＭＯＳトランジスタ３０の電気特性に基づき、温度が上昇すると電流Ｉは増加する特性を持っている。デプレッション型のＰＭＯＳトランジスタ３１、３２は、デプレッション型のＰＭＯＳトランジスタであり、温度が上昇するとデプレッション型のＰＭＯＳトランジスタ３１、３２のしきい値電圧は増加する特性を持っている。容量Ｃ１、Ｃ２への充電開始からデプレッション型のＰＭＯＳトランジスタ３１、３２がオフするまでの時間は、デプレッション型のＰＭＯＳトランジスタ３０とデプレッション型のＰＭＯＳトランジスタ３１、３２とのしきい値電圧が同じで、しきい値電圧の温度特性が同じであるので、温度が上昇した場合にデプレッション型のＰＭＯＳトランジスタ３０の電気特性に基づく容量Ｃ１、Ｃ２への充電電流が増加するものの、デプレッション型のＰＭＯＳトランジスタ３１、３２のしきい値電圧も上昇する為、前記時間は温度に依存せず一定となる。このように本実施形態の発振回路１００によると、従来より回路規模が小さくて、発振周波数が温度に依存しない発振回路１００が得られる。
【００３１】
以下、本実施形態の発振回路１００の動作の詳細を、デプレッション型のＰＭＯＳトランジスタ３０を飽和領域で動作させる場合、非飽和領域で動作させる場合に分けて、数式を用いて説明する。
【００３２】
第１充放電回路２Ａにおいて、容量Ｃ１の充電が開始されデプレッション型のＰＭＯＳトランジスタ３１がオフするまでの時間Ｔは、以下の式で表される。
【００３３】
【数１】
2019161379.tif 000003
【００３４】
Ｃは容量Ｃ１の容量値、ＶＴＰＤはデプレッション型のＰＭＯＳトランジスタ３１のしきい値電圧で、Ｉ’はデプレッション型のＰＭＯＳトランジスタ３０に基づく容量Ｃ１への充電電流である。第２充放電回路２Ｂにおいても、時間Ｔは同じ式で表される。ここで先に述べたようにデプレッション型のＰＭＯＳトランジスタ３１とデプレッション型のＰＭＯＳトランジスタ３０、３２のしきい値電圧ＶＴＰＤは等しい。
【００３５】
デプレッション型のＰＭＯＳトランジスタ３０が飽和領域で動作する場合の容量Ｃ１への充電電流は、デプレッション型のＰＭＯＳトランジスタ３０のしきい値電圧ＶＴＰＤを用いて以下の式で表される。
【００３６】
【数２】
2019161379.tif 000004
【００３７】
式１と式２から時間Ｔは、以下の式で表される。
【００３８】
【数３】
2019161379.tif 000005
【００３９】
式１に示すように時間Ｔは、デプレッション型のＰＭＯＳトランジスタ３１のしきい値電圧ＶＴＰＤに比例する。式２に示すように充電電流は、デプレッション型のＰＭＯＳトランジスタ３０のしきい値電圧ＶＴＰＤの２次式に比例する。式３に示すように時間Ｔは、分母にくるデプレッション型のＰＭＯＳトランジスタ３０のしきい値電圧ＶＴＰＤと、分子にくるデプレッション型のＰＭＯＳトランジスタ３１のしきい値電圧ＶＴＰＤが消去されて、、しきい値電圧ＶＴＰＤが分母にある単純な式で表すことができる。
【００４０】
容量Ｃは、温度に依存せず一定である。時間Ｔに対しする温度の影響は、デプレッション型のＰＭＯＳトランジスタ３０、３１のしきい値電圧ＶＴＰＤが温度によって変化するが、デプレッション型のＰＭＯＳトランジスタ３０、３１のしきい値電圧ＶＴＰＤと打ち消しあって、小さくなった。しかし、時間Ｔに対しする温度の影響は、式（３）の分母に示すデプレッション型のＰＭＯＳトランジスタ３０、３１のしきい値電圧ＶＴＰＤの温度変化にいまだ依存している。
【００４１】
デプレッション型のＰＭＯＳトランジスタ３０は、カレントミラー回路を構成するＰＭＯＳトランジスタ１１、１２のＷ／Ｌの値を適切に調整すると、非飽和領域で動作させられる。デプレッション型のＰＭＯＳトランジスタ３０が非飽和領域で動作する場合の電流Ｉ‘は以下の式で表される。
【００４２】
【数４】
2019161379.tif 000006
【００４３】
ＶＤＳは、デプレッション型のＰＭＯＳトランジスタ３０のソース・ドレイン間電圧である。非飽和領域で動作している時のデプレッション型のＰＭＯＳトランジスタ３０のソース・ドレイン間電圧ＶＤＳの値は十分に小さいので、デプレッション型のＰＭＯＳトランジスタ３０のソース・ドレイン間電圧ＶＤＳについての２次式の項は省略でき、式４は式５のように変形できる。
【００４４】
【数５】
2019161379.tif 000007
【００４５】
式１と式５から時間Ｔは以下の式で表される。
【００４６】
【数６】
2019161379.tif 000008
【００４７】
デプレッション型のＰＭＯＳトランジスタ３０のソース・ドレイン間電圧ＶＤＳは、温度に依存せず一定である為、時間Ｔは温度に依存しない値となる。第２充放電回路においても、容量Ｃ２の充電が開始されデプレッション型のＰＭＯＳトランジスタ３２がオフするまでの時間には、同じ式で表される。このようにデプレッション型のＰＭＯＳトランジスタ３０を非飽和領域で動作させることで、発振周波数が温度に依存しない発振回路１００を得ることが可能となる。
【００４８】
＜第２の実施形態＞
図３は、第２の実施形態の発振回路の充放電回路２と制御回路３と波形整形回路４を示す図であり、第１の実施形態の発振回路１００に波形整形回路４を備えた点が異なり、その他は第１の実施形態と同様である。第１の実施形態と同様の部分の説明は省略する。
【００４９】
波形整形回路４は、エンハンスメント型のＰＭＯＳトランジスタ１５、１６、エンハンスメント型のＮＭＯＳトランジスタ２５、２６、インバータ５１、５２で構成される。
【００５０】
ＰＭＯＳトランジスタ１５は、ソースが第１電源ＶＤＤに接続され、ゲートがノードＮ２に接続され、ドレインがＮＭＯＳトランジスタ２５およびインバータ５１の入力に接続される。ＮＭＯＳトランジスタ２５は、ゲートが定電流回路のノードＮ１に接続され、ソースが第２電源ＶＳＳに接続される。ＮＭＯＳトランジスタ２５は、ＮＭＯＳトランジスタ２１とカレントミラー回路を構成する。インバータ５１は、出力が制御回路３のＲＳラッチ４０の一方の入力ＮＲに接続される。ＰＭＯＳトランジスタ１６は、ソースが第１電源ＶＤＤに接続され、ゲートがノードＮ３に接続され、ドレインがＮＭＯＳトランジスタ２６およびインバータ５２の入力に接続される。ＮＭＯＳトランジスタ２６は、ゲートが定電流回路のノードＮ１に接続され、ソースが第２電源ＶＳＳに接続される。ＮＭＯＳトランジスタ２６は、ＮＭＯＳトランジスタ２１とカレントミラー回路を構成する。インバータ５２は出力が制御回路３のＲＳラッチ４０の他方の入力ＮＳに接続される。
【００５１】
波形整形回路４は、充放電回路２の出力であるリセット信号、およびセット信号がより急峻に変化するように動作する。波形整形回路の動作原理は説明を省略する。
【００５２】
本実施形態の発振回路は、第１の実施形態の発振回路１００と比較して、充放電回路２と制御回路３との間に波形整形回路４が備えられたことにより、制御回路３のＲＳラッチ４０に入力される波形がより急峻になる。本実施形態の発振回路は、信号変化時の貫通電流を低減することが可能となり。消費電力が低減できる。波形整形回路は本実施例の構成によらず他の形態としてもよい。
【００５３】
＜第３の実施形態＞
図４は、第３の実施形態の発振回路の充放電回路２と制御回路３と電圧ブースト回路５を示す図であり、第１の実施形態の発振回路１００に電圧ブースト回路５を備えた点が異なり、その他は第１の実施形態と同様である。第１の実施形態と同様の部分の説明は省略する。
【００５４】
電圧ブースト回路５は、エンハンスメント型のＰＭＯＳトランジスタ１７、１８で構成される。
【００５５】
ＰＭＯＳトランジスタ１７は、ソースが第１電源ＶＤＤに接続され、ゲートがノードＮ４に接続され、ドレインがノードＮ２に接続される。ＰＭＯＳトランジスタ１８は、ソースが第１電源ＶＤＤに接続され、ゲートがノードＮ５に接続され、ドレインがノードＮ３に接続される。
【００５６】
本実施形態の動作を説明する。第１の実施形態の動作を説明した図２の時刻ｔ１〜ｔ３において、充放電回路２ＢのノードＮ３の電圧は、ＶＤＤレベルと表示しているが、厳密にはデプレッション型のＰＭＯＳトランジスタ３２によって、若干電圧降下した電圧となる。デプレッション型のＰＭＯＳトランジスタ３２による電圧降下量が温度に依存することによって、時刻ｔ３の充電開始時のノードＮ３の電圧は、温度に依存してしまう。本実施形態の発振回路は、ＰＭＯＳトランジスタ１４がオンすると同時に、ＰＭＯＳトランジスタ１８がオンしてノードＮ３の電圧を直接ＶＤＤレベルへ上昇させることにより、発振周波数が温度に依存しない発振回路を得ることが可能となる。充放電回路２ＡのＰＭＯＳトランジスタ１７とノードＮ２の動作も同様である為、説明は省略する。
【００５７】
＜第４の実施形態＞
図５は、第４の実施形態の発振回路の定電流回路１ａを示す図であり、第１の実施形態の定電流回路１にカスコード回路６を備えたものである。本実施形態の発振回路は、具体的には、ＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ２１の間、及びＰＭＯＳトランジスタ１２、ＮＭＯＳトランジスタ２２の間にカスコード回路を備え、カスコードカレントミラー回路構成の定電流回路１ａとした。カスコード回路６は、エンハンスメント型のＰＭＯＳトランジスタ６０１〜６０５、エンハンスメント型のＮＭＯＳトランジスタ６１１〜６１４を備える。
【００５８】
ＰＭＯＳトランジスタ６０５は、ソースが第１電源ＶＤＤに接続され、ゲートがＰＭＯＳトランジスタ１１、１２のゲートとＰＭＯＳトランジスタ６０４のドレインとＮＭＯＳトランジスタ６１４のドレインに接続され、ドレインがＰＭＯＳトランジスタ６０１のソースに接続される。ＰＭＯＳトランジスタ６０１は、ゲートがＰＭＯＳトランジスタ６０２〜６０４とＰＭＯＳトランジスタ６０２のドレインとＮＭＯＳトランジスタ６１２のドレインに接続され、ドレインがＮＭＯＳトランジスタ６１１のドレインおよびゲートに接続される。ＰＭＯＳトランジスタ６０２は、ソースが第１電源ＶＤＤに接続される。ＰＭＯＳトランジスタ６０３は、ソースがＰＭＯＳトランジスタ１１のドレインに接続され、ドレインがＮＭＯＳトランジスタ６１３のドレインおよびＮＭＯＳトランジスタ２１、２２のゲートに接続される。ＰＭＯＳトランジスタ６０４は、ソースがＰＭＯＳトランジスタ１２のドレインに接続される。ＮＭＯＳトランジスタ６１１は、ソースが第２電源ＶＳＳに接続され、ゲートがＮＭＯＳトランジスタ６１２〜６１４のゲートにそれぞれ接続される。ＮＭＯＳトランジスタ６１２は、ソースが第２電源ＶＳＳに接続される。ＮＭＯＳトランジスタ６１３は、ソースがＮＭＯＳトランジスタ２１のドレインに接続される。ＮＭＯＳトランジスタ６１４は、ソースがＮＭＯＳトランジスタ２２のドレインに接続される。カスコード回路６の構成は一般的なものである為、動作の説明は省略する。
【００５９】
第１の実施形態の定電流回路１は、第１電源ＶＤＤが変動すると電圧変動の影響をうけて定電流出力の電流値が若干変化してしまう。定電流回路１ａは、カスコード回路６を備えることによって、第１電源ＶＤＤの変動による発振周波数の変化を改善することが可能となる。
【００６０】
第１〜第４の実施形態は、適宜組み合わせて実施が可能である。第１〜４の実施形態の発振回路の構成は一例であり、請求の範囲を逸脱しない範囲で変形が可能である。
【００６１】
本願発明の発振回路の構成の変形の一例は、図示はしていないが、回路機能を使用しない場合に消費電流を削減する為に適宜イネーブルスイッチを追加したり、定電流回路１を安定的に動作させる為に起動回路などを追加するなどがある。また、別の変形の一例は、デプレッション型のＰＭＯＳトランジスタ３０が製造バラツキによって変動して定電流回路１の電流Ｉの値が変動した場合に備えて、デプレッション型のＰＭＯＳトランジスタ３０と同じデプレッション型でＷ／Ｌの値が同じ複数のデプレッション型のＰＭＯＳトランジスタ群や、デプレッション型のＰＭＯＳトランジスタ３０と同じデプレッション型でＷ／Ｌの値が異なる複数のデプレッション型のＰＭＯＳトランジスタ群の一方もしくは両方をデプレッション型のＰＭＯＳトランジスタ３０に並列に接続または、デプレッション型のＰＭＯＳトランジスタ３０に代えて接続し、デプレッション型のＰＭＯＳトランジスタ３０の変動を相殺するような組合せを選定可能とすることなどがある。同様に、容量Ｃ１、Ｃ２の容量値が製造バラツキによって変動する場合に備え、Ｃ１、Ｃ２と並列に容量値の異なる容量を並べ、Ｃ１、Ｃ２の容量値の変動を相殺するような組合せを選定可能とすることなどがある。
【符号の説明】
【００６２】
１、１ａ      定電流回路
２            充放電回路
３            制御回路
４            波形整形回路
５            電圧ブースト回路
６            カスコード回路
３０〜３２    デプレッション型のＰＭＯＳトランジスタ
４０          ＲＳラッチ
Ｃ１、Ｃ２    容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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