(57)【要約】 【課題】基板や接着層からの放射線による影響を抑制することができる半導体装置を提供する。【解決手段】本実施形態による半導体装置は、基板を備える。半導体チップは、その第１面上に半導体素子を有する。半導体チップは、第１面とは反対側の第２面を基板の上面に向けて該基板上に設けられている。金属層は、半導体チップの第２面と基板の上面との間に設けられている。金属層には、α線の飛程においてシリコン単結晶よりも短い金属材料を用いている。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板と、
第１面上に半導体素子を有し、前記第１面とは反対側の第２面を前記基板の上面に向けて該基板上に設けられた半導体チップと、
前記半導体チップの前記第２面と前記基板の上面との間に設けられた金属層とを備え、
前記金属層には、α線の飛程においてシリコン単結晶よりも短い金属材料を用いている、半導体装置。
【請求項２】
或る材料の密度をρとし、空気中におけるα線の飛程をＲとし、該材料の原子量をＡとすると、該材料におけるα線の飛程をＲｓは式１で表され、
Ｒｓ＝（３．２×１０−４×Ｒ×Ａ１／２）／ρ        （式１）
前記金属層のＲｓは、シリコン単結晶のＲｓよりも小さい、請求項１に記載の半導体装置。
【請求項３】
前記金属層には、銅またはニッケルを用いている、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記金属層の膜厚は、２０μｍ以下である、請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記基板には、ガラス繊維に樹脂を含有させたガラス樹脂材料を用いている、請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記基板の上面上に設けられたソルダレジスト層をさらに備え、
前記ソルダレジスト層は、ガラスフィラーを含む、請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項７】
前記金属層は、前記半導体チップの前記第２面に設けられている、請求項１から請求項６のいずれか一項に記載の半導体装置。
【請求項８】
前記基板の上面上に設けられた第１接着層と、
前記半導体チップの前記第２面に設けられた第２接着層とをさらに備え、
前記金属層は、前記第１接着層と前記第２接着層との間に設けられている、請求項１から請求項６のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、基板上に搭載された半導体チップを有し、この半導体チップを樹脂で封止することによってパッケージ化されている。基板にはガラス繊維を含む樹脂材料が用いられる。また、半導体チップと基板との間にはガラスフィラーを含む接着層が介在することがある。このような基板や接着層に含まれるガラス材料は、α線等の放射線を放出する場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６３−２６２８６７号公報
【特許文献２】特開平０１−０５７６５０号公報
【特許文献３】特開２０１０−０７４１２０号公報（米国特許第８１９３６１７号）
【特許文献４】米国特許第６２０４５６４号
【特許文献５】特開平０９−０３６３１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
基板や接着層からの放射線による影響を抑制することができる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体装置は、基板を備える。半導体チップは、その第１面上に半導体素子を有する。半導体チップは、第１面とは反対側の第２面を基板の上面に向けて該基板上に設けられている。金属層は、半導体チップの第２面と基板の上面との間に設けられている。金属層には、α線の飛程においてシリコン単結晶よりも短い金属材料を用いている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態による半導体装置の構成例を示す断面図。
【図２】図１の破線枠Ｃ内の構成をより詳細に示す断面図。
【図３】第１実施形態による半導体装置の製造方法の一例の概略を示す斜視図。
【図４】図３に続く、半導体装置の製造方法の一例の概略を示す斜視図。
【図５】図４に続く、半導体装置の製造方法の一例の概略を示す断面図。
【図６】図５に続く、半導体装置の製造方法の一例の概略を示す断面図。
【図７】α線の飛程を示すグラフ。
【図８】第２実施形態による半導体装置の構成例を示す断面図。
【図９】第２実施形態による半導体装置の製造方法の一例を示す斜視図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、基板の上下方向は、半導体チップが設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態による半導体装置１の構成例を示す断面図である。半導体装置１は、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等のような半導体メモリでよい。この場合、半導体装置１は、メモリコントローラＣＮＴと、積層された複数のメモリチップＣＨとを１つのパッケージ内に備えている。さらに半導体装置１は、基板１１と、ワイヤＷ、樹脂層１２、１３と、金属バンプＢと、接着層ＤＡＦ（Die Attachment Film）とを備えている。
【０００９】
基板１１は、複数の配線層１１２ａ〜１１２ｃと、樹脂層１１０と、ソルダレジスト層ＳＲａ、ＳＲｂとを備えている。配線層１１２ａ〜１１２ｃは、任意のワイヤＷと任意の金属バンプＢとの間を電気的に接続するように配線されている。配線層１１２ａ〜１１２ｃには、例えば、銅、タングステン等の導電性金属を用いている。樹脂層１１０は、配線層１１２ａ〜１１２ｃの間、あるいは、それらの表面に設けられている。樹脂層１１０には、例えば、ガラスエポキシ樹脂等のガラス繊維に樹脂を含有させた絶縁性のガラス樹脂材料を用いている。
【００１０】
基板１１の上面Ｆｔ上には、メモリコントローラＣＮＴおよび複数のメモリチップＣＨが積層されている。半導体チップとしてのメモリコントローラＣＮＴは、積層された複数のメモリチップＣＨの下に設けられており、樹脂層１３で被覆されている。メモリコントローラＣＮＴは、複数のメモリチップＣＨの動作を制御する。樹脂層１３の上には、複数のメモリチップＣＨが樹脂層１３によって接着されている。複数のメモリチップＣＨは、接着層ＤＡＦによって縦方向（基板１１の上面Ｆｔに対して略垂直方向）に積層されている。
【００１１】
複数のメモリチップＣＨは、図１に示すように、階段状にずらされて積層され、さらに途中から逆方向にずらされて積層されている。これにより、メモリチップＣＨの電極パッド（図示せず）上に他のメモリチップＣＨが重複することを抑制し、ワイヤＷが各メモリチップＣＨの電極パッドに接続可能とする。メモリチップＣＨは、例えば、それぞれ同一構成を有するメモリチップでよい。メモリチップは、例えば、メモリセルを三次元的に配列した立体型メモリセルアレイを有するＮＡＮＤ型ＥＥＰＲＯＭチップであってもよい。
【００１２】
ワイヤＷは、メモリコントローラＣＮＴまたはメモリチップＣＨの電極パッドと基板１１の配線層１１２ａ上の電極パッド（図示せず）との間にボンディングされ、それらの間を電気的に接続する。ワイヤＷには、例えば、金等の導電性金属を用いている。
【００１３】
樹脂層１２は、メモリチップＣＨおよびワイヤＷを基板１１および樹脂層１３上において封止する。これにより、樹脂層１２は、外部からの衝撃や外気からメモリコントローラＣＮＴ、メモリチップＣＨおよびワイヤＷを保護する。
【００１４】
金属バンプＢは、上面Ｆｔとは反対側の基板１１の下面Ｆｂに設けられており、配線層１１２ｃの一部に電気的に接続されている。金属バンプＢは、半導体装置１を外部の実装基板（図示せず）等に電気的に接続するために設けられている。金属バンプＢには、例えば、はんだ等の導電性金属を用いている。
【００１５】
図２は、図１の破線枠Ｃ内の構成をより詳細に示す断面図である。半導体装置１は、メモリコントローラＣＮＴと基板１１との間に設けられた金属層５０および接着層ＤＡＦをさらに備えている。
【００１６】
基板１１は、上面Ｆｔ側に設けられたソルダレジスト層ＳＲａと、下面Ｆｂ側に設けられたソルダレジスト層ＳＲｂをとさらに備えている。ソルダレジスト層ＳＲａ、ＳＲｂは、例えば、ガラスフィラーを含む場合がある。メモリコントローラＣＮＴは、ソルダレジスト層ＳＲａの上方に設けられている。
【００１７】
メモリコントローラＣＮＴは、第１面Ｆ１と第１面Ｆ１の反対側にある第２面Ｆ２とを有する。メモリコントローラＣＮＴの第１面Ｆ１上には、半導体素子（図示せず）が設けられている。例えば、メモリコントローラＣＮＴは、メモリチップＣＨを制御するための制御回路、あるいは、データを一時的に格納するＳＲＡＭ等を半導体素子として備えている。メモリコントローラＣＮＴは、第２面Ｆ２を基板１１の上面Ｆｔに向けて該基板１１上に接着されている。
【００１８】
金属層５０は、メモリコントローラＣＮＴの第２面Ｆ２と基板１１の上面Ｆｔとの間に設けられている。本実施形態において、金属層５０は、メモリコントローラＣＮＴの第２面Ｆ２の全面を被覆するように設けられている。金属層５０には、α線の飛程においてシリコン単結晶よりも短い金属材料を用いている。例えば、或る材料の密度をρとし、空気中におけるα線の飛程をＲとし、該材料の原子量をＡとすると、この材料におけるα線の飛程Ｒｓは式１で表される。式１は、所謂、ブラッグ-クリーマンの式である。
Ｒｓ＝（３．２×１０−４×Ｒ×Ａ１／２）／ρ        （式１）
金属層５０の材料は、そのＲｓがシリコン単結晶のＲｓよりも小さくなるように選択される。
【００１９】
ここで、金属層５０に、α線の飛程においてシリコン単結晶よりも短い金属材料を用いる理由について説明する。
【００２０】
α線は、半導体チップのシリコン基板が薄いと、そのシリコン基板を透過して半導体チップの表面の回路に到達する。この場合、α線は、半導体チップの回路を誤動作させ、ソフトエラーを引き起こすおそれがある。これに対し、α線等の放射線の少ない材料で基板を構成することも考えられる。しかし、このような基板材料は高価であり、反りや信頼性等の特性において問題がある。
【００２１】
このように、基板１１およびソルダレジスト層ＳＲａ、ＳＲｂは、ガラス繊維またはガラスフィラーを含み、α線等の放射線を放出する場合がある。例えば、α線は、メモリコントローラＣＮＴのシリコン基板を透過して、その第１面Ｆ１上に設けられたＳＲＡＭ等の回路に達する場合がある。この場合、メモリコントローラＣＮＴのＳＲＡＭに格納されているデータに悪影響を与え、ソフトエラーが発生するおそれがある。
【００２２】
メモリコントローラＣＮＴに用いられるシリコン基板は、半導体装置１の微細化に伴って薄膜化されており、約３０μｍ〜４０μｍ程度となっている。基板１１のソルダレジスト層ＳＲａや樹脂層１１０からのα線は、約４０μｍ以下の膜厚の薄いシリコン基板を透過し、メモリコントローラＣＮＴの回路に到達し得る。
【００２３】
そこで、本実施形態による半導体装置１は、メモリコントローラＣＮＴと基板１１との間に、α線の飛程においてシリコン単結晶よりも短い金属層５０を設けている。これにより、金属層５０がα線を吸収し、α線がメモリコントローラＣＮＴの第１面Ｆ１に設けられたＳＲＡＭ等の回路に達することを抑制できる。その結果、メモリコントローラＣＮＴのＳＲＡＭのデータ消失や回路の誤動作を抑制することができる。
【００２４】
α線の飛程においてシリコン単結晶よりも短い金属材料としては、例えば、銅またはニッケルが考えられる。また、金属層５０の材料として銅またはニッケルを用いた場合、金属層５０の膜厚は、例えば、数μｍ〜２０μｍでよい。
【００２５】
金属層５０を第２面Ｆ２に備えたメモリコントローラＣＮＴは、接着層ＤＡＦによってソルダレジスト層ＳＲａ上に接着されている。
【００２６】
ワイヤＷは、メモリコントローラＣＮＴの第１面Ｆ１上の電極パッド１１４と配線層１１２ａ上の電極パッド１１６との間に電気的に接続されている。樹脂層１３は、最下層のメモリチップＣＨを基板１１上に接着し、かつ、メモリコントローラＣＮＴおよびワイヤＷを被覆し保護している。
【００２７】
次に、本実施形態による半導体装置１の製造方法を説明する。
【００２８】
図３（Ａ）〜図６（Ｂ）は、第１実施形態による半導体装置１の製造方法の一例の概略を示す斜視図および断面図である。まず、シリコン基板１０１の第１面Ｆ１上に半導体素子を形成する。半導体素子は、メモリコントローラＣＮＴに必要な回路素子である。
【００２９】
次に、図３（Ａ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）法等を用いて、シリコン基板１０１の第２面Ｆ２を研磨する。これにより、シリコン基板１０１は、約２０μｍ〜４０μｍの厚みに薄膜化される。
【００３０】
次に、図３（Ｂ）に示すように、シリコン基板１０１の第２面Ｆ２上に金属層５０を形成する。これにより、シリコン基板１０１の第２面Ｆ２上に金属層５０が形成される。金属層５０は、例えば、スパッタ法、めっき法等を用いて成膜される。金属層５０は、上述の通り、例えば、数μｍ〜２０μｍの膜厚を有する銅またはニッケルである。
【００３１】
次に、図４（Ａ）に示すように、金属層５０上に接着層ＤＡＦを貼付する。次に、ダイシングテープ（図示せず）をシリコン基板１０１の第２面Ｆ２側の金属層５０に貼付する。あるいは、接着層ＤＡＦを貼付したダイシングテープを、シリコン基板１０１の第２面Ｆ２側の金属層５０に貼付する。
【００３２】
次に、図４（Ｂ）に示すように、ダイシングブレードあるいはダイシングレーザ等を用いて、シリコン基板１０１をチップ単位に個片化する。これにより、メモリコントローラＣＮＴのチップが完成する。
【００３３】
次に、基板１１を準備する。基板１１は、上面Ｆｔおよび下面Ｆｂにそれぞれソルダレジスト層ＳＲａ、ＳＲｂを有する。リソグラフィ技術を用いて、ソルダレジスト層ＳＲａ、ＳＲｂは図５（Ａ）に示すように加工されている。
【００３４】
次に、図４（Ｂ）に示す個片化されたメモリコントローラＣＮＴのチップを基板１１のソルダレジスト層ＳＲａ上に載置する。このとき、メモリコントローラＣＮＴは、接着層ＤＡＦによってソルダレジスト層ＳＲａ上に接着される。金属層５０は、メモリコントローラＣＮＴの第２面Ｆ２と接着層ＤＡＦとの間に介在する。金属層５０は、上述の通り、例えば、銅、ニッケル等のように、式１のＲｓにおいてシリコン単結晶よりも小さな材料である。金属層５０の膜厚は、例えば、数μｍ〜２０μｍである。これにより、金属層５０は、基板１１からのα線がメモリコントローラＣＮＴの第１面Ｆ１側に設けられた回路まで到達することを抑制する。
【００３５】
次に、図５（Ｂ）に示すように、メモリコントローラＣＮＴの電極パッド１１４と基板１１の電極パッド１１６との間をワイヤＷで接続する。
【００３６】
次に、最下層のメモリチップＣＨの裏面に樹脂層１３を貼付または塗布し、該メモリチップＣＨをメモリコントローラＣＮＴおよびワイヤＷ上に載せる。これにより、最下層のメモリチップＣＨを基板１１上に接着するとともに、図６（Ａ）に示すように、メモリコントローラＣＮＴおよびワイヤＷを樹脂層１３で封止する。
【００３７】
次に、図示しないが、裏面に接着層ＤＡＦを有する複数のメモリチップＣＨを最下層のメモリチップＣＨ上に積層する。次に、複数のメモリチップＣＨと基板１１との間をワイヤＷで接続する。さらに、複数のメモリチップＣＨおよびワイヤＷを樹脂層１２で封止する。これにより、図１に示す基板１１の第１面Ｆ１より上の構造が形成される。
【００３８】
次に、ソルダレジスト層ＳＲｂが除かれた領域に金属バンプＢを形成する。これにより、金属バンプＢは、配線層１１２ｃに電気的に接続され、図１に示す本実施形態による半導体装置１が完成する。
【００３９】
以上のように、本実施形態による半導体装置１は、メモリコントローラＣＮＴと基板１１との間に、α線の飛程においてシリコン単結晶よりも短い金属層５０を設けている。これにより、金属層５０がα線を吸収し、α線がメモリコントローラＣＮＴの第１面Ｆ１に設けられたＳＲＡＭ等の回路に達することを抑制できる。その結果、メモリコントローラＣＮＴのＳＲＡＭのデータ消失や回路の誤動作を抑制することができる。
【００４０】
図７は、α線の飛程を示すグラフである。縦軸は、α線の飛程を示す。横軸は、α線のエネルギーを示す。このグラフを参照すると、α線の飛程Ｒｓは、シリコン単結晶、シリコン酸化膜、ポリイミド、アルミニウムよりも銅において明確に小さいことが分かる。このグラフでは図示しないが、ニッケルについても、銅と同程度にＲｓが小さいことが分かっている。従って、メモリコントローラＣＮＴと基板１１との間に、銅またはニッケルのような金属層５０を設けることによって、基板や接着層からのα線による誤動作を抑制しつつ、半導体装置１の厚みを薄くすることができる。
【００４１】
また、本実施形態によれば、基板１１は、例えば、ガラスエポキシ樹脂等のガラス繊維を含む樹脂基板であってもよく、各パッケージに適した安価な基板を選択することができる。
【００４２】
（第２実施形態）
図８は、第２実施形態による半導体装置１の構成例を示す断面図である。第２実施形態では、金属層５０は、メモリコントローラＣＮＴの第２面Ｆ２と基板１１の上面Ｆｔとの間において、２つの接着層ＤＡＦ１、ＤＡＦ２の間に挟まれている。
【００４３】
第１接着層ＤＡＦ１は、基板１１の上面Ｆｔ上に設けられている。第２接着層ＤＡＦ２は、メモリコントローラＣＮＴの第２面Ｆ２に設けられている。金属層５０は、第１接着層ＤＡＦ１と第２接着層ＤＡＦ２との間に設けられている。即ち、金属層５０および接着層ＤＡＦ１、ＤＡＦ２が三層構造としてメモリコントローラＣＮＴと基板１１との間に設けられている。
【００４４】
第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。これにより、第２実施形態は、第１実施形態と同様の効果を得ることができる。
【００４５】
図９（Ａ）および図９（Ｂ）は、第２実施形態による半導体装置１の製造方法の一例を示す斜視図である。まず、図３（Ａ）を参照して説明したように、シリコン基板１０１の第１面Ｆ１上に半導体素子を形成する。次に、ＣＭＰ法等を用いて、シリコン基板１０１の第２面Ｆ２を研磨する。
【００４６】
次に、図９（Ａ）に示すように、ダイシングテープ６０上に第１接着層ＤＡＦ１を載せ、第１接着層ＤＡＦ１上に金属層５０を載せ、さらに金属層５０上に第２接着層ＤＡＦ２を載せる。
【００４７】
次に、図９（Ｂ）に示すように、シリコン基板１０１の第２面Ｆ２を第２接着層ＤＡＦ２側に向けて、シリコン基板１０１を第２接着層ＤＡＦ２上に接着する。これにより、シリコン基板１０１の第２面Ｆ２と基板１１の上面Ｆｔとの間に、第１接着層ＤＡＦ１、金属層５０、第２接着層ＤＡＦ２からなる三層構造が形成される。金属層５０自体の構成は、第１実施形態のそれと同様でよい。
【００４８】
次に、図４（Ｂ）に示すように、ダイシングによりシリコン基板１０１をチップ単位に個片化する。その後、図５（Ａ）〜図６（Ｂ）を参照して説明した工程を経て、第２実施形態による半導体装置１が得られる。シリコン基板１０１の第２面Ｆ２と基板１１の上面Ｆｔとの間に、金属層５０が設けられていることによって、第２実施形態は、第１実施形態と同様の効果を得ることができる。
【００４９】
尚、第１および第２実施形態による半導体装置１では、基板１１の上面Ｆｔ上に設けられている半導体チップは、メモリコントローラＣＮＴである。従って、α線から保護すべき半導体チップは、メモリコントローラＣＮＴである。しかし、基板１１の上面Ｆｔ上にメモリチップＣＨが搭載される場合、α線から保護すべき半導体チップは、メモリチップＣＨとなる。即ち、半導体チップは、メモリコントローラＣＮＴ、または、複数のメモリチップＣＨの積層体のいずれでもよい。
また、上記実施形態では、半導体装置１は、半導体メモリである。しかし、本実施形態による半導体装置は半導体メモリ以外の半導体装置であってもよい。
【００５０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５１】
１  半導体装置、  ＣＮＴ  メモリコントローラ、  ＣＨ  メモリチップ、  １１  基板、  Ｗ  ワイヤ、  １２，１３，１１０  樹脂層、  Ｂ  金属バンプ、  ＤＡＦ  接着層、  １１２ａ〜１１２ｃ  配線層、  ＳＲａ，ＳＲｂ  ソルダレジスト層、  ５０  金属層
【図１】
2019161105.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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