(57)【要約】【課題】クロック経路に電力消耗が少なく、空間を少なく占め、ステージ数が少ない、改善されたシステムと方法を提供する。【解決手段】本発明による直交位相クロック生成回路は、近接直交位相クロック生成器と第１Ｉ／Ｑ補正回路を含む。近接直交位相クロック生成器は入力信号を受信する入力を含み、入力信号を使用して近接直交位相クロックおよび近接同相クロックを生成する。第１Ｉ／Ｑ補正回路は第１直交位相入力で前記近接直交位相クロックを受信し、第１同相入力で前記近接同相クロックを受信し、第１直交位相出力で修正直交位相クロックを出力し、第１同相出力で修正同相クロックを出力する。【選択図】    図２
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【特許請求の範囲】
【請求項１】
入力を通じて入力信号を受信し、前記入力信号を使用して近接直交位相クロックおよび近接同相クロックを生成する近接直交位相クロック生成器と、
第１直交位相入力で前記近接直交位相クロックを受信し、第１同相入力で前記近接同相クロックを受信し、第１直交位相出力で修正直交位相クロックを出力し、第１同相出力で修正同相クロックを出力する第１Ｉ／Ｑ補正回路と
を含む、直交位相クロック生成回路。
【請求項２】
前記Ｉ／Ｑ補正回路は、
前記第１同相入力に接続された入力および前記第１同相出力に接続された第１注入バッファ出力を有する第１注入バッファと、
前記第１直交位相入力に接続された入力および前記第１直交位相出力に接続された第２注入バッファ出力を有する第２注入バッファと、
前記第１直交位相出力および前記第１同相出力に接続された第１共振バッファと、
前記第１直交位相出力および前記第１同相出力に接続された第２共振バッファと
を含む、請求項１に記載の直交位相クロック生成回路。
【請求項３】
前記近接直交位相クロック、前記修正直交位相クロック、前記近接同相クロックおよび前記修正同相クロックは差動信号である、請求項２に記載の直交位相クロック生成回路。
【請求項４】
前記第１注入バッファは、第１トランジスタおよび第２トランジスタを含み、
前記第１トランジスタのゲートは、前記近接同相クロックの正の差動信号を受信し、
前記第２トランジスタのゲートは、前記近接同相クロックの負の差動信号を受信し、
前記第１トランジスタのドレインおよび第２トランジスタのドレインは、前記第１同相出力に接続されており、
前記第２注入バッファは、第３トランジスタおよび第４トランジスタを含み、
前記第３トランジスタのゲートは、前記近接直交位相クロックの正の差動信号を受信し、
前記第４トランジスタのゲートは、前記近接直交位相クロックの負の差動信号を受信し、
前記第３トランジスタのドレインおよび前記第４トランジスタのドレインは、前記第１直交位相出力に接続されており、
前記第１共振バッファは、第５トランジスタおよび第６トランジスタを含み、
前記第５トランジスタのゲートは、前記第４トランジスタのドレインに接続されており、
前記第５トランジスタのドレインは、前記第２トランジスタのドレインに接続されており、
前記第６トランジスタのゲートは、前記第３トランジスタのドレインに接続されており、
前記第６トランジスタのドレインは、前記第１トランジスタのドレインに接続されており、
前記第２共振バッファは、第７トランジスタおよび第８トランジスタを含み、
前記第７トランジスタのゲートは、前記第２トランジスタのドレインに接続されており、
前記第７トランジスタのドレインは、前記第３トランジスタのドレインに接続されており、
前記第８トランジスタのゲートは、前記第１トランジスタのドレインに接続されており、
前記第８トランジスタのドレインは、前記第４トランジスタのドレインに接続されている、請求項３に記載の直交位相クロック生成回路。
【請求項５】
前記第１共振バッファおよび前記第２共振バッファのそれぞれは、ＤＣ電圧利得調節器を含み、
前記ＤＣ電圧利得調節器は、ピーク周波数での利得と前記ピーク周波数周辺の帯域幅のうちの一つを修正する、請求項２に記載の直交位相クロック生成回路。
【請求項６】
前記近接直交位相クロック生成器は、多相フィルタを含む、請求項１に記載の直交位相クロック生成回路。
【請求項７】
第２直交位相入力で前記修正直交位相クロックを受信し、第２同相入力で前記修正同相クロックを受信し、第２直交位相出力で第２修正直交位相クロックを出力し、第２同相出力で第２修正同相クロックを出力する第２Ｉ／Ｑ補正回路をさらに含む、請求項１に記載の直交位相クロック生成回路。
【請求項８】
前記近接直交位相クロック生成器は、前記入力に接続されたＡＣ結合回路および修正Ｉ／Ｑ補正回路を含み、
前記修正Ｉ／Ｑ補正回路は、第１注入バッファ、第２注入バッファ、第１共振バッファ、および第２共振バッファを含み、
前記第１注入バッファは、前記第１同相入力に接続された入力と前記第１同相出力に接続された第１注入バッファ出力を有し、
前記第１同相入力は、ハイパスフィルタを含み、
前記第２注入バッファは、前記第１直交位相入力に接続された入力と前記第１直交位相出力に接続された第２注入バッファ出力を有し、
前記第１共振バッファは、前記第１直交位相出力および前記第１同相出力と接続されており、
前記第２共振バッファは、前記第１直交位相出力および前記第１同相出力と接続されている、請求項１に記載の直交位相クロック生成回路。
【請求項９】
前記Ｉ／Ｑ補正回路は、バイアス電流を受信し前記Ｉ／Ｑ補正回路のピーク周波数を調整するバイアス調整回路をさらに含む、請求項１に記載の直交位相クロック生成回路。
【請求項１０】
前記Ｉ／Ｑ補正回路は、利得、ピーク周波数および帯域幅のうちの少なくとも一つを修正する注入強度調節器をさらに含む、請求項１に記載の直交位相クロック生成回路。
【請求項１１】
チャンネルから入力クロックを受信する段階と、
近接直交位相クロック生成器を使用して近接同相クロックおよび近接直交位相クロックを生成する段階と、
第１Ｉ／Ｑ補正回路を使用して前記近接同相クロックおよび前記近接直交位相クロックを調整して修正同相クロックおよび修正直交位相クロックを生成する段階と、
前記修正同相クロックおよび前記修正直交位相クロックを出力する段階と
を含む直交位相クロック生成方法。
【請求項１２】
前記修正同相クロックおよび前記修正直交位相クロックを生成する段階は、
前記近接同相クロックと前記近接直交位相クロックの間の位相差を調節して９０度に接近させる段階と、
前記修正同相クロックおよび前記修正直交位相クロックを増幅する段階と
を含む、請求項１１に記載の直交位相クロック生成方法。
【請求項１３】
第２Ｉ／Ｑ補正回路を使用して前記近接同相クロックおよび前記近接直交位相クロックを調整して追加修正同相クロックおよび追加修正直交位相クロックを生成する段階をさらに含み、
前記修正同相クロックおよび前記修正直交位相クロックを出力する段階は、前記追加修正同相クロックおよび前記追加修正直交位相クロックを出力する段階を含む、請求項１１に記載の直交位相クロック生成方法。
【請求項１４】
前記修正同相クロックおよび前記修正直交位相クロックを生成する段階は、
前記近接同相クロックおよび前記近接直交位相クロックを受信する段階と、
基準位相シフトによって前記近接同相クロックおよび前記近接直交位相クロックのそれぞれを位相シフトさせる段階と、
前記位相シフトされた近接同相クロックを前記近接直交位相クロックに足して前記修正直交位相クロックを生成する段階と、
前記位相シフトされた近接直交位相クロックを前記近接同相クロックから引いて前記修正同相クロックを生成する段階と、
前記修正同相クロックおよび前記修正直交位相クロックを前記第１Ｉ／Ｑ補正回路から出力する段階と
を含む、請求項１１に記載の直交位相クロック生成方法。
【請求項１５】
前記近接直交位相クロック生成器は、多相フィルタを含む、請求項１１に記載の直交位相クロック生成方法。
【請求項１６】
前記近接直交位相クロック生成器は、入力に接続されたＡＣ結合回路および修正Ｉ／Ｑ補正回路を含み、
前記修正Ｉ／Ｑ補正回路は、第１注入バッファを含み、
前記第１注入バッファは、前記近接同相クロックと前記近接直交位相クロックの間の初期位相シフトを生成するハイパスフィルタを含む、請求項１１に記載の直交位相クロック生成方法。
【請求項１７】
チャンネルから入力クロックを受信し近接同相クロックおよび近接直交位相クロックを出力する近接直交位相クロック生成器と、
前記近接直交位相クロック生成器に接続されている第１Ｉ／Ｑ補正回路と
を含み、
前記第１Ｉ／Ｑ補正回路は、
前記近接同相クロックおよび前記近接直交位相クロックを受信し、
基準位相シフトによって前記近接同相クロックおよび前記近接直交位相クロックのそれぞれを位相シフトさせ、
前記位相シフトされた近接同相クロックを前記近接直交位相クロックに足して修正直交位相クロックを生成し、
前記位相シフトされた近接直交位相クロックを前記近接同相クロックから引いて修正同相クロックを生成し、
前記修正直交位相クロックおよび前記修正同相クロックを出力する、直交位相クロック生成回路。
【請求項１８】
第２直交位相入力で前記修正直交位相クロックを受信し、第２同相入力で前記修正同相クロックを受信し、第２直交位相出力で第２修正直交位相クロックを出力し、第２同相出力で第２修正同相クロックを出力する第２Ｉ／Ｑ補正回路をさらに含む、請求項１７に記載の直交位相クロック生成回路。
【請求項１９】
前記第１Ｉ／Ｑ補正回路は、
第１同相入力に接続された入力および第１同相出力に接続された第１注入バッファ出力を有する第１注入バッファと、
第１直交位相入力に接続された入力および第１直交位相出力に接続された第２注入バッファ出力を有する第２注入バッファと、
前記第１直交位相出力および前記第１同相出力に接続された第１共振バッファと、
前記第１直交位相出力および前記第１同相出力に接続された第２共振バッファと
を含む、請求項１７に記載の直交位相クロック生成回路。
【請求項２０】
前記第１Ｉ／Ｑ補正回路は、
バイアス電流を受信し前記第１Ｉ／Ｑ補正回路のピーク周波数を調整するバイアス調整回路と、
利得、ピーク周波数および帯域幅のうちの少なくとも一つを修正する注入強度調節器とをさらに含み、
前記第１共振バッファおよび前記第２共振バッファのそれぞれはＤＣ電圧利得調節器を含み、
前記ＤＣ電圧利得調節器は、ピーク周波数での利得と前記ピーク周波数周辺の帯域幅のうちの一つを修正する、請求項１９に記載の直交位相クロック生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直交位相クロック生成に関するものである。
【０００２】
本出願は、２０１８年３月１５日に米国特許庁に出願した米国特許出願番号第６２／６４３，６２５号を優先権主張し、ここに引用することによってこの出願の全体内容を本願に含む。
【背景技術】
【０００３】
直列リンクは、チャンネルを通じて受信機に接続された送信機を含む。送信機は大部分データと共に相補高速クロック（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｈｉｇｈ−ｓｐｅｅｄ  ｃｌｏｃｋ）を受信機に送信する。受信機はチャンネルから流入したスキュー（ｓｋｅｗ）のためにクロックとデータ信号に対する補償を行うことが一般的である。正確なスキュー除去のために通常位相補間器を使用し、位相補間器は通常直交位相クロック（ｑｕａｄｒａｔｕｒｅ  ｃｌｏｃｋ）を使用する。直交位相クロック（Ｑ）は同相クロック（ｉｎ−ｐｈａｓｅ  ｃｌｏｃｋ）（Ｉ）と９０度だけ位相差があるクロックである。
【０００４】
図１は、遅延固定ループ（Ｄｅｌａｙ−Ｌｏｃｋｅｄ  Ｌｏｏｐ：ＤＬＬ）１００を用いて直交位相クロックを生成する従来の受信機を示している。
【０００５】
図１を参照すれば、従来のシステムは、一般に入力信号を増幅するアナログフロントエンド（ａｎａｌｏｇ  ｆｒｏｎｔ−ｅｎｄ：ＡＦＥ）１２０と、同相および直交位相クロック成分（Ｉ／Ｑ）を生成するＤＬＬ１００を含む。送信機がチャンネル１１０を通じて信号を供給し、受信機のアナログフロントエンド１２０でこれを受信する。アナログフロントエンド１２０は、例えば一つ以上のフィルタリングおよび増幅ステージを含む。ＤＬＬ１００はアナログフロントエンド１２０から修正された信号を受信し、クロックの同相成分と直交位相成分（Ｉ／Ｑ）を生成する。ＤＬＬ１００は、遅延回路１３０、位相検知器１４０、チャージポンプ（ｃｈａｒｇｅ  ｐｕｍｐ）１５０など多数の構成成分を含む。これら成分は空間を多く占め、電力消耗が相対的に高いこともある。また、ＤＬＬ１００はクロック経路にジッター（ｊｉｔｔｅｒ）を増加させる多数の余剰ステージを流入する。したがって、クロック経路に電力消耗が少なく空間を少なく占めステージ数が少ない改善されたシステムと方法が必要である。
【０００６】
前述の内容は本発明の一実施形態の背景技術に対する理解を助けるためのものであって、従来の技術でない情報を含むことができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第４４７５０８８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
クロック経路に電力消耗が少なく空間を少なく占めステージ数が少ない改善されたシステムと方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一実施形態は、直交位相クロック生成システムおよび方法を提供する。本発明の一実施形態によれば、直交位相クロック生成回路は、近接直交位相クロック生成器と、第１Ｉ／Ｑ補正回路を含んでもよい。
【００１０】
本発明の一実施形態によれば、近接直交位相クロック生成器は、入力信号を受信する入力を含み、入力信号を使用して近接直交位相クロックおよび近接同相クロックを生成してもよい。
【００１１】
本発明の一実施形態によれば、第１Ｉ／Ｑ補正回路は、第１直交位相入力で前記近接直交位相クロックを受信し、第１同相入力で前記近接同相クロックを受信し、第１直交位相出力で修正直交位相クロックを出力し、第１同相出力で修正同相クロックを出力してもよい。
【００１２】
本発明の一実施形態によれば、Ｉ／Ｑ補正回路は、第１注入バッファ、第２注入バッファ、第１共振バッファ、および第２共振バッファを含んでもよい。
【００１３】
本発明の一実施形態によれば、第１注入バッファは第１同相入力に接続された入力および第１同相出力に接続された第１注入バッファ出力を有し、第２注入バッファは第１直交位相入力に接続された入力および第１直交位相出力に接続された第２注入バッファ出力を有し、第１共振バッファは第１直交位相出力および第１同相出力に接続され、第２共振バッファは第１直交位相出力および第１同相出力に接続されてもよい。
【００１４】
本発明の一実施形態によれば、近接直交位相クロック、修正直交位相クロック、近接同相クロック、および修正同相クロックは差動信号であってもよい。
【００１５】
本発明の一実施形態によれば、第１注入バッファは第１トランジスタおよび第２トランジスタを含み、第１トランジスタのゲートは近接同相クロックの正の差動信号を受信し、第２トランジスタのゲートは近接同相クロックの負の差動信号を受信し、第１トランジスタのドレインおよび第２トランジスタのドレインは第１同相出力に接続されていてもよい。
【００１６】
本発明の一実施形態によれば、第２注入バッファは第３トランジスタおよび第４トランジスタを含み、第３トランジスタのゲートは近接直交位相クロックの正の差動信号を受信し、第４トランジスタのゲートは近接直交位相クロックの負の差動信号を受信し、第３トランジスタのドレインおよび第４トランジスタのドレインは第１直交位相出力に接続されていてもよい。
【００１７】
本発明の一実施形態によれば、第１共振バッファは第５トランジスタおよび第６トランジスタを含み、第５トランジスタのゲートは第４トランジスタのドレインに接続されており、第５トランジスタのドレインは第２トランジスタのドレインに接続されており、第６トランジスタのゲートは第３トランジスタのドレインに接続されており、第６トランジスタのドレインは第１トランジスタのドレインに接続されている。本発明の一実施形態によれば、第２共振バッファは第７トランジスタおよび第８トランジスタを含み、第７トランジスタのゲートは第２トランジスタのドレインに接続されており、第７トランジスタのドレインは第３トランジスタのドレインに接続されており、第８トランジスタのゲートは第１トランジスタのドレインに接続されており、第８トランジスタのドレインは第４トランジスタのドレインに接続されていてもよい。
【００１８】
本発明の一実施形態によれば、第１共振バッファおよび第２共振バッファのそれぞれはＤＣ電圧利得調節器を含み、ＤＣ電圧利得調節器はピーク周波数での利得とピーク周波数周辺の帯域幅のうちの一つを修正してもよい。
【００１９】
本発明の一実施形態によれば、近接直交位相クロック生成器は多相フィルタを含んでもよい。
【００２０】
本発明の一実施形態によれば、直交位相クロック生成回路は、第２直交位相入力で修正直交位相クロックを受信し、第２同相入力で修正同相クロックを受信し、第２直交位相出力で第２修正直交位相クロックを出力し、第２同相出力で第２修正同相クロックを出力する第２Ｉ／Ｑ補正回路をさらに含んでもよい。
【００２１】
本発明の一実施形態によれば、近接直交位相クロック生成器は入力に接続されたＡＣ結合回路および修正Ｉ／Ｑ補正回路を含み、修正Ｉ／Ｑ補正回路は第１注入バッファ、第２注入バッファ、第１共振バッファおよび第２共振バッファを含み、第１注入バッファは第１同相入力に接続された入力と第１同相出力に接続された第１注入バッファ出力を有し、第１同相入力はハイパスフィルタを含み、第２注入バッファは第１直交位相入力に接続された入力と第１直交位相出力に接続された第２注入バッファ出力を有し、第１共振バッファは第１直交位相出力および第１同相出力と接続されており、第２共振バッファは第１直交位相出力および第１同相出力と接続されていてもよい。
【００２２】
本発明の一実施形態によれば、Ｉ／Ｑ補正回路は、バイアス電流を受信しＩ／Ｑ補正回路のピーク周波数を調整するバイアス調整回路をさらに含む。
本発明の実施形態によれば、Ｉ／Ｑ補正回路は、利得、ピーク周波数および帯域幅のうちの少なくとも一つを修正する注入強度調節器をさらに含んでもよい。
【００２３】
本発明の一実施形態によれば、直交位相クロック生成方法は、チャンネルから入力クロックを受信する段階、近接直交位相クロック生成器を使用して近接同相クロックおよび近接直交位相クロックを生成する段階、第１Ｉ／Ｑ補正回路を使用して近接同相クロックおよび近接直交位相クロックを調整して修正同相クロックおよび修正直交位相クロックを生成する段階、そして修正同相クロックおよび修正直交位相クロックを出力する段階を含んでもよい。
【００２４】
本発明の一実施形態によれば、修正同相クロックおよび修正直交位相クロック生成段階は、近接同相クロックと近接直交位相クロックの間の位相差を調節して９０度に接近させる段階、そして修正同相クロックおよび修正直交位相クロックを増幅する段階を含んでもよい。
【００２５】
本発明の一実施形態によれば、修正同相クロックおよび修正直交位相クロックを第２Ｉ／Ｑ補正回路を使用してさらに調整され追加修正同相クロックおよび追加修正直交位相クロックを生成し、修正同相クロックおよび修正直交位相クロックを出力する段階は追加修正同相クロックおよび追加修正直交位相クロックを出力する段階を含んでもよい。
【００２６】
本発明の一実施形態によれば、修正同相クロックおよび修正直交位相クロックを生成する段階は、近接同相クロックおよび近接直交位相クロックを受信する段階、基準位相シフトによって近接同相クロックおよび近接直交位相クロックのそれぞれを位相シフトさせる段階、位相シフトされた近接同相クロックを近接直交位相クロックに足して修正直交位相クロックを生成する段階、位相シフトされた近接直交位相クロックを近接同相クロックから引いて修正同相クロックを生成する段階、そして修正同相クロックおよび修正直交位相クロックを第１Ｉ／Ｑ補正回路から出力する段階を含んでもよい。
【００２７】
本発明の一実施形態によれば、近接直交位相クロック生成器は多相フィルタを含んでもよい。
【００２８】
本発明の一実施形態によれば、近接直交位相クロック生成器は入力に接続されたＡＣ結合回路および修正Ｉ／Ｑ補正回路を含み、修正Ｉ／Ｑ補正回路は第１注入バッファを含み、第１注入バッファは近接同相クロックと近接直交位相クロックの間の初期位相シフトを生成するハイパスフィルタを含んでもよい。
【００２９】
本発明の一実施形態によれば、直交位相クロック生成回路は、チャンネルから入力クロックを受信し近接同相クロックを出力する近接直交位相クロック生成器、そして近接直交位相クロック生成器に接続されている第１Ｉ／Ｑ補正回路を含み、第１Ｉ／Ｑ補正回路は、近接同相クロックおよび近接直交位相クロックを受信し、基準位相シフトによって近接同相クロックおよび近接直交位相クロックのそれぞれを位相シフトさせ、位相シフトされた近接同相クロックを近接直交位相クロックに足して修正直交位相クロックを生成し、位相シフトされた近接直交位相クロックを近接同相クロックから引いて修正同相クロックを生成し、修正直交位相クロックおよび修正同相クロックを出力する。
【００３０】
本発明の一実施形態によれば、直交位相クロック生成回路は、第２直交位相入力で修正直交位相クロックを受信し、第２同相入力で修正同相クロックを受信し、第２直交位相出力で第２修正直交位相クロックを出力し、第２同相出力で第２修正同相クロックを出力する第２Ｉ／Ｑ補正回路をさらに含んでもよい。
【００３１】
本発明の一実施形態によれば、第１Ｉ／Ｑ補正回路は、第１同相入力に接続された入力および第１同相出力に接続された第１注入バッファ出力を有する第１注入バッファ、第１直交位相入力に接続された入力および第１直交位相出力に接続された第２注入バッファ出力を有する第２注入バッファ、第１直交位相出力および第１同相出力に接続された第１共振バッファ、そして第１直交位相出力および第１同相出力に接続された第２共振バッファを含んでもよい。
【００３２】
本発明の一実施形態によれば、第１Ｉ／Ｑ補正回路は、バイアス電流を受信し第１Ｉ／Ｑ補正回路のピーク周波数を調整するバイアス調整回路、利得、ピーク周波数および帯域幅のうちの少なくとも一つを修正する注入強度調節器をさらに含み、第１共振バッファおよび第２共振バッファのそれぞれはＤＣ電圧利得調節器を含み、ＤＣ電圧利得調節器はピーク周波数での利得とピーク周波数周辺の帯域幅のうちの一つを修正してもよい。
【発明の効果】
【００３３】
本発明による直交位相クロック生成システムおよび方法によれば、本発明の一実施形態によるシステムおよび方法は広い周波数帯域で動作し、耐久性が良く、従来の技術に比べて電力消耗が少ない。
【図面の簡単な説明】
【００３４】
【図１】遅延固定ループ（Ｄｅｌａｙ−Ｌｏｃｋｅｄ  Ｌｏｏｐ：ＤＬＬ）を使用して直交位相クロックを生成する従来の受信機を示している。
【図２】本発明の一実施形態による直交位相クロック生成システムを示した図である。
【図３】本発明の一実施形態による直交位相クロック生成方法を示したブロック図である。
【図４ａ】本発明の一実施形態によるＩ／Ｑ補正回路の例を示している。
【図４ｂ】本発明の一実施形態によるＩ／Ｑ補正回路のインパルス応答の例を示している。
【図４ｃ】本発明の一実施形態によるＩ／Ｑ補正回路による直交位相クロックの位相変更を示している。
【図４ｄ】本発明の一実施形態によるＩ／Ｑ補正回路による直交位相クロックの変更方法を示している。
【図５】本発明の一実施形態によるＩ／Ｑ補正回路の回路図である。
【図６】（ａ）は本発明の一実施形態によって多相フィルタを使用して近接直交位相クロックを生成する直交位相クロック生成システムの例を示し、（ｂ）は本発明の一実施形態による（ａ）のＩ／Ｑ補正回路の例を示している。
【図７】（ａ）は本発明の一実施形態によってＡＣ結合回路と修正Ｉ／Ｑ補正回路を使用して近接直交位相クロックを生成する直交位相クロック生成システムの例を示し、（ｂ）は本発明の一実施形態による（ａ）の修正Ｉ／Ｑ補正回路の例を示している。
【発明を実施するための形態】
【００３５】
本発明の概念と本発明の概念を達成する方法の要旨は詳細な説明と添付の図面を通じて容易に理解することができる。以下、添付の図面を参照して本発明の実施形態について詳細に説明する。明細書全体にわたって同一または類似の構成要素については同一図面符号を付けた。本発明は様々な形態で実現することができ、ここで説明する実施形態に限定されない。このような実施形態を提供することによって発明の詳細な説明が豊富になり、発明の多様な側面と特徴を当業者に十分に示すことができる。したがって、当業者が本発明の多様な側面と特徴を完全に理解するために必要としていない過程、装置、技術などは説明を省略する。特別な説明がない限り、図面と明細書全体にわたって同一図面符号は同一な構成要素を示し、これにより説明を繰り返さない。図面において、部分、層、領域などは明瞭な理解のために誇張して示されることがある。
【００３６】
本発明の一実施形態は、直交位相クロック生成システムおよび方法を含む。本発明の一実施形態によるシステムおよび方法は、広い周波数帯域で動作し、耐久性が良く、従来の技術に比べて電力消耗が少ない。本発明の一実施形態によるシステム構成は従来の直交位相クロック生成システム（例えば、多相フィルタ、ＤＬＬ）に存在する位相不一致を解決するのに用いることができる。本発明の一実施形態によるシステムおよび方法は近接直交位相クロックを生成する。本発明の一実施形態によるシステムおよび方法は一つ以上の補正回路を使用して近接直交位相クロックの振幅と位相均衡を改善することができる。それぞれの補正回路は、動作周波数範囲内の多様な周波数帯域で補正回路の性能改善に使用できる一つ以上の調整機構を含むことができる。
【００３７】
図２は、本発明の一実施形態による直交位相クロック生成システムを示した図である。図３は、本発明の一実施形態による直交位相クロック生成方法を示したブロック図である。
【００３８】
図２および図３を参照すれば、本発明の一実施形態による受信機は、入力信号（例えば、入力クロック（ｆｏｒｗａｒｄｅｄ  ｃｌｏｃｋ））を受信し同相および直交位相クロックを出力する直交位相クロック生成回路２００を含むことができる。入力信号は、直交位相クロックと同相クロックを生成するのに使用される。本発明の一実施形態によれば、直交位相クロック生成回路２００は入力信号を受信する（Ｓ３００）。例えば、送信機がチャンネルを使用して入力信号を送信し、直交位相クロック生成回路２００がこれを受信することができる。しかし、他の実施形態によれば、信号を変更、フィルタリング（ｆｉｌｔｅｒｉｎｇ）および増幅することができるアナログフロントエンド（ｆｒｏｎｔ  ｅｎｄ）が信号を受信することができる。
【００３９】
本発明の一実施形態によれば、入力信号は近接直交位相クロック生成器（ａｐｐｒｏｘｉｍａｔｅ  ｑｕａｄｒａｔｕｒｅ  ｃｌｏｃｋ  ｇｅｎｅｒａｔｏｒ）２１０に入力され、近接直交位相クロック生成器２１０は同相クロックと近接直交位相クロックを生成する（Ｓ３１０）。例えば、近接直交位相クロックは同相クロックに位相シフトされたクロックであり得る。一般に、直交位相クロックは同相クロックを９０度シフトさせたものと同一でなければならないが、本発明の一実施形態によれば、近接直交位相クロック生成器２１０は９０度より小さいか大きい位相シフトを提供することができる。本発明の一実施形態によれば、近接直交位相クロック生成器２１０はパススルー（ｐａｓｓ−ｔｈｒｏｕｇｈ）（近接直交位相生成器でない）、オープンループ遅延セル（ｏｐｅｎ−ｌｏｏｐ  ｄｅｌａｙ  ｃｅｌｌ）、多相フィルタ（ｐｏｌｙｐｈａｓｅ  ｆｉｌｔｅｒ）（例えば、一段多相フィルタ）、または他の適切な直交位相クロック近接回路であり得る。本発明の一実施形態によれば、近接直交位相クロック生成器２１０は、近接直交位相クロック（Ｑ）および近接同相クロック（Ｉ）をＩ／Ｑ補正回路２２０に出力する。
【００４０】
本発明の一実施形態によれば、Ｉ／Ｑ補正回路２２０は、位相を調節して近接直交位相クロック（Ｑ）と近接同相クロック（Ｉ）の位相均衡を改善する（即ち、直交位相クロックが同相クロックに対して９０度に近い位相差があるようにする）（Ｓ３２０）。本発明の一実施形態によれば、Ｉ／Ｑ補正回路２２０は、また、Ｉ／Ｑクロックの利得（即ち、振幅）を調節することができる。
【００４１】
本発明の一実施形態によれば、Ｉ／Ｑクロックの位相均衡と振幅をさらに改善するために複数のＩ／Ｑ補正回路を使用することができる。本発明の一実施形態によれば、（第１）Ｉ／Ｑ補正回路２２０は、Ｉ／Ｑ信号を一つ以上の追加Ｉ／Ｑ補正回路２３０、２４０に出力することができる。Ｉ／Ｑ補正回路２２０、２３０、２４０のそれぞれは、クロックの間の改善された位相シフトと利得を提供することができる（例えば、直交位相クロックは同相クロックに対して９０度に近い位相差がある）。本発明の一実施形態によれば、近接直交位相クロック生成器２１０の正確度と設計目標および制限などによって１〜４個のＩ／Ｑ補正回路２２０〜２４０を使用することができる。例えば、Ｉ／Ｑ補正回路２２０〜２４０のそれぞれは、互いに異なる周波数、互いに異なる帯域幅に調整されて動作することが可能であり、多様なＤＣ利得については後述する。
【００４２】
本発明の一実施形態によれば、ＩおよびＱ信号は差動信号であり得る。したがって、近接直交位相クロック生成器２１０とＩ／Ｑ補正回路２２０の接続は差動信号を支援するための追加的な接続を含むことができる。これと同様に、Ｉ／Ｑ補正回路２２０、２３０、２４０の間の接続は差動信号接続の互換性を含むことができる。改善された直交位相クロックおよび同相クロックは次に使用するために出力され得る（Ｓ３３０）。
【００４３】
図４ａは、本発明の一実施形態によるＩ／Ｑ補正回路の例を示している。図４ｂは、本発明の一実施形態によるＩ／Ｑ補正回路のインパルス応答の例を示している。図４ｃは、本発明の一実施形態によるＩ／Ｑ補正回路による直交位相クロックの位相変更を示している。図４ｄは、本発明の一実施形態によるＩ／Ｑ補正回路による直交位相クロックの変更方法を示している。
【００４４】
図４ａを参照すれば、本発明の一実施形態によるＩ／Ｑ補正回路４００は、入力クロック信号の振幅を高めこれらの間の位相関係を改善する。本発明の一実施形態によれば、共振バッファ４３０、４３５からなるＩ／Ｑ補正回路４００のコアは共振器として機能する。それぞれの共振バッファ４３０、４３５は、入力に９０度より小さい位相シフト（θ）を導入する。本発明の一実施形態によれば、共振器は、共振バッファ４３０、４３５の単位−利得帯域幅の周波数とほぼ同一な共振周波数を有する。本発明の一実施形態によれば、共振器のＱ因子（ｑｕａｌｉｔｙ  ｆａｃｔｏｒ）は、θ（共振周波数で各ステージの位相シフト）が９０度に近づくにつれて大きくなる。
【００４５】
本発明の一実施形態によれば、Ｉ／Ｑ補正回路４００は、注入バッファ（例えば、増幅器）４１０、４１５、加算器４２０、４２５、そして共振バッファ４３０、４３５からなる共振器を含む。注入バッファ４１０、４１５は入力Ｉ／Ｑ信号を受信し、注入強度（α）によって増幅し、増幅した信号を加算器４２０、４２５に出力する。本発明の一実施形態によれば、注入強度（α）は、Ｉ／Ｑ補正回路４００の利得および帯域幅を修正することを許容する。例えば、αが高まればピーク利得が高くなり、ピーク周波数が低くなり、ピーク周辺帯域幅が広くなり、Ｉ／Ｑ補正の効率が減る（Ｉ／Ｑ補正が悪くなる）。これとは反対に、αが低くなればピーク（またはピーク周波数）での利得が低くなり、ピーク周波数が高くなり、ピーク周辺帯域幅が狭くなり、Ｉ／Ｑ補正の効率が高くなる（Ｉ／Ｑ補正が良くなる）。α値は０から１の範囲であり、約０．４〜０．６が典型的な値である。
【００４６】
加算器４２０、４２５は、第１共振バッファ４３０、及び第２共振バッファ４３５に接続されている。加算器４２０、４２５は一つの信号出力（例えば、ＱクロックまたはＩクロック）を他の信号に足すことに使用される。本発明の一実施形態によれば、共振バッファ４３０、４３５それぞれの伝達関数は（１−α）Ｈ（ｓ）であり、ここで、（１−α）は共振器強度である。本発明の一実施形態によれば、第１共振バッファ４３０は反転状態（ｉｎｖｅｒｔｉｎｇ  ｃｏｎｆｉｇｕｒａｔｉｏｎ）にあり、第２共振バッファ４３５は非反転状態（ｎｏｎ−ｉｎｖｅｒｔｉｎｇ  ｃｏｎｆｉｇｕｒａｔｉｏｎ）にあり得る。
【００４７】
本発明の一実施形態によれば、Ｉ／Ｑ補正回路４００それぞれのＤＣ電圧利得は調整され得る。例えば、本発明の一実施形態によれば、ＤＣ電圧利得が高まれば、ピーク利得が高くなり、ピーク周辺の帯域幅が狭くなり、Ｉ／Ｑ補正がさらに効率的になる。これとは反対に、ＤＣ電圧利得が低くなれば、ピーク利得が低くなり、ピーク周辺の帯域幅が広くなり、Ｉ／Ｑ補正効率が落ちる。本発明の一実施形態によれば、ＤＣ電圧利得は約２である。
【００４８】
図４ｂは、Ｉ／Ｑ補正回路４００の第１共振バッファ４３０、及び第２共振バッファ４３５におけるインパルス応答を示している。図４ｂに示したように、時間の経過につれて出力が共振しながら結局０に減衰する。
【００４９】
図４ｃおよび図４ｄを参照すれば、本発明の一実施形態によるＩ／Ｑ補正回路４００は、入力信号を位相シフトさせて足すことによって入力直交位相および同相信号を改善する。例えば、本発明の一実施形態によれば、本システムは入力同相信号４５０をθだけ位相シフト（基準位相シフト）させ信号４６０を得て（Ｓ４００）、これを入力直交位相信号４５５に足して増幅および補正された直交位相信号、即ち、出力直交位相クロック４７０を得ることができる（Ｓ４１０）。これと同様に、本システムは入力直交位相信号４５５をθだけ位相シフト（基準位相シフト）させ信号４６５を得て（Ｓ４２０）、入力同相信号４５０からこれを引いて増幅および補正された同相信号、即ち、出力同相クロック４７５を得ることができる（Ｓ４３０）。改善された出力同相クロック４７５、および出力直交位相クロック４７０は、次のステージに転送されるかシステムの最終出力になり得る（Ｓ４４０）。
【００５０】
本発明の一実施形態によれば、同相および直交位相入力と同相および直交位相出力の間の関係は数式１と数式２に記述することができる。
［数式１］
2019161651.tif 000003
［数式２］
2019161651.tif 000004
【００５１】
数式１および数式２における係数は、同相および直交位相クロックの共通利得因子である。当該係数は、これらの間の位相関係に影響を与えないため、便宜上図４ｃおよび図４ｄの図面から省略した。数式１と数式２中の第２部分は、入力に対して改善されたＩ／Ｑ均衡をもたらす位相シフトとベクトルの和を示すものであって、図４ｃおよび図４ｄに示されている。
【００５２】
図４ｃに示したように、出力同相クロック４７５および出力直交位相クロック４７０は増幅され、出力同相クロック４７５と出力直交位相クロック４７０の間の位相シフトは改善される。（例えば、出力同相クロック４７５から直交位相クロック４７０までの位相シフトは９０度に近い。）複数の直列Ｉ／Ｑ補正回路を使用すれば、同相成分と直交位相成分の振幅と位相整列をさらに改善することができる。
【００５３】
図５は、本発明の一実施形態によるＩ／Ｑ補正回路の回路図である。
【００５４】
図５を参照すれば、本発明の一実施形態によれば、前述の通り、それぞれのＩ／Ｑ補正回路５００は二つの差動クロック信号（例えば、直交位相クロックと同相クロック）を受信し、二つの改善された（例えば、９０度に近い位相差と高くなった振幅）差動クロック信号を出力することができる。本発明の一実施形態によれば、Ｉ／Ｑ補正回路５００は第１注入バッファ５１０、第２注入バッファ５２０、第１共振バッファ５３０および第２共振バッファ５４０を含む。
【００５５】
本発明の一実施形態によれば、Ｉ／Ｑ補正回路５００は、第１注入バッファ５１０に接続された同相入力で差動同相成分（ｉｎ０＿ｐ、ｉｎ０＿ｎ）を、第２注入バッファ５２０に接続された直交位相入力で差動同相成分（ｉｎ９０＿ｐ、ｉｎ９０＿ｎ）を受信することができる。
【００５６】
本発明の一実施形態によれば、第１注入バッファ５１０は、第１トランジスタ５１２のゲートと第２トランジスタ５１４のゲートで差動同相成分（ｎ０＿ｐ、ｉｎ０＿ｎ）を受信する。本発明の一実施形態によれば、第１トランジスタ５１２のドレインは同相出力電圧（ｏｕｔ０＿ｎ）を出力して第１共振バッファ５３０および第２共振バッファ５４０に提供する。本発明の一実施形態によれば、第２トランジスタ５１４のドレインは同相出力電圧（ｏｕｔ０＿ｐ）を出力し第１共振バッファ５３０および第２共振バッファ５４０に接続されている。
【００５７】
これと同様に、本発明の一実施形態によれば、第２注入バッファ５２０は、第３トランジスタ５２２のゲートと第４トランジスタ５２４のゲートで差動直交位相成分（ｉｎ９０＿ｐ、ｉｎ９０＿ｎ）を受信する。本発明の一実施形態によれば、第３トランジスタ５２２のドレインは直交位相出力電圧（ｏｕｔ９０＿ｎ）を出力して第１共振バッファ５３０および第２共振バッファ５４０に提供する。本発明の一実施形態によれば、第４トランジスタ５２４のドレインは直交位相出力電圧（ｏｕｔ９０＿ｐ）を出力し第１共振バッファ５３０および第２共振バッファ５４０に接続されている。
【００５８】
本発明の一実施形態によれば、第１共振バッファ５３０は、第５トランジスタ５３２および第６トランジスタ５３４を含む。本発明の一実施形態によれば、第５トランジスタ５３２のゲートは直交位相出力電圧（ｏｕｔ９０＿ｐ）に接続されている。これと同様に、第６トランジスタ５３４のゲートは、直交位相出力電圧（ｏｕｔ９０＿ｎ）に接続されている。本発明の一実施形態によれば、第５トランジスタ５３２のドレインは同相出力電圧（ｏｕｔ０＿ｐ）に接続されており、第６トランジスタ５３４のドレインは同相出力電圧（ｏｕｔ０＿ｎ）に接続されている。
【００５９】
本発明の一実施形態によれば、第２共振バッファ５４０は、第７トランジスタ５４２と第８トランジスタ５４４を含む。本発明の一実施形態によれば、第７トランジスタ５４２のゲートは同相出力電圧（ｏｕｔ０＿ｐ）に接続されており、第８トランジスタ５４４のゲートは同相出力電圧（ｏｕｔ０＿ｎ）に接続されている。本発明の一実施形態によれば、第７トランジスタ５４２のドレインは直交位相出力電圧（ｏｕｔ９０＿ｎ）に接続されており、第８トランジスタ５４４のドレインは直交位相出力電圧（ｏｕｔ９０＿ｐ）に接続されている。
【００６０】
本発明の一実施形態によれば、第１注入バッファ５１０、第２注入バッファ５２０、第１共振バッファ５３０および第２共振バッファ５４０のそれぞれは、バイアストランジスタ５１６、５２６、５３６、５４６などのバイアス回路を含むことができる。バイアストランジスタ５１６、５２６、５３６、５４６は、バイアス電圧を印加され、Ｉ／Ｑ補正回路５００の性能変数（ｐｅｒｆｏｒｍａｎｃｅ  ｐａｒａｍｅｔｅｒｓ）を調整するのに使用する電流を生成することができる。例えば、本発明の一実施形態によれば、バイアスはＩ／Ｑ補正回路のピーク周波数（および適正補正周波数）をシフトするのに使用でき、これは共振周波数がトランスコンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）に比例し、トランスコンダクタンスはバイアス電流が大きくなるにつれて大きくなるためである。したがって、バイアス電流が高まれば、ピーク周波数が高くなり得る。バイアス電流はＩ／Ｑ広帯域周波数応答が可能なように補正回路ごとに異なってもよく、目標周波数帯域で性能を向上することができるように各ステージが同一なバイアス電流を含んでもよい。したがって、本発明の一実施形態によれば、バイアス電流、注入強度（α）およびＤＣ電圧利得はＩ／Ｑ補正回路の調整と同調を可能にする。
【００６１】
図６（ａ）は、本発明の一実施形態によって多相フィルタを使用して近接直交位相クロックを生成する直交位相クロック生成システムの例を示している。図６（ｂ）は、本発明の一実施形態による図６（ａ）のＩ／Ｑ補正回路の例を示している。
【００６２】
図６（ａ）を参照すれば、本発明の一実施形態による直交位相クロック生成システム６００は、多相フィルタ６１０および３個のＩ／Ｑ補正回路６２０、６３０、６４０を含むことができる。本発明の一実施形態によれば、前述のように、多相フィルタ６１０は差動直交位相クロックおよび差動同相クロックを生成する。本発明の一実施形態によれば、Ｉ／Ｑ補正回路は性能改善のために修正され得る。
【００６３】
図６（ｂ）を参照すれば、本発明の一実施形態によれば、Ｉ／Ｑ補正回路６２０〜６４０は性能改善のために修正され得る。例えば、本発明の一実施形態によれば、第１注入バッファ６５０および第２注入バッファ６６０のそれぞれはデューティ周期補正のためのハイパスフィルタ（ｈｉｇｈ  ｐａｓｓ  ｆｉｌｔｅｒ）６５２、６６２を含むことができる。本発明の一実施形態によれば、ハイパスフィルタ６５２、６６２は、並列接続された抵抗６５４、６６４とキャパシタ６５６、６６６を含むことができる。ハイパスフィルタ６５２、６６２は、理想的には目標動作周波数より非常に低い低コーナー周波数（ｌｏｗ  ｃｏｒｎｅｒ  ｆｒｅｑｕｅｎｃｙ）（例えば、低域遮断周波数）を有し得る。
【００６４】
本発明の一実施形態によれば、Ｉ／Ｑ補正回路６２０は、修正共振バッファ６７０、６８０を含むことができる。例えば、共振バッファ６７０、６８０のそれぞれはバッファのＤＣ利得を改善し、さらにＩ／Ｑ補正の質を改善するために高インピーダンス負荷（トランジスタ６７２、６８２）および共通モードフィードバック（ｃｏｍｍｏｎ  ｍｏｄｅ  ｆｅｅｄｂａｃｋ）６７４、６８４を含むことができる。
【００６５】
図７の（ａ）は、本発明の一実施形態によってＡＣ結合回路と修正Ｉ／Ｑ補正回路を使用して近接直交位相クロックを生成する直交位相クロック生成システムの例を示している。図７の（ｂ）は、本発明の一実施形態による図７（ａ）の修正Ｉ／Ｑ補正回路の例を示している。
【００６６】
図７（ａ）を参照すれば、本発明の一実施形態による直交位相クロック生成システムは、初期位相シフトを遂行する修正Ｉ／Ｑ補正回路と一つ以上の（変更されていない）追加Ｉ／Ｑ補正回路を含むことができる。例えば、本発明の一実施形態によれば、直交位相クロック生成システム７００は、ＡＣ結合回路７１０、修正Ｉ／Ｑ補正回路７２０およびＩ／Ｑ補正回路７３０、７４０を含む。本発明の一実施形態によれば、ＡＣ結合回路７１０は、入力信号（例えば、並列リンク送信機から入力されたクロック）を受信して共通モード基準にＤＣシフト（ＤＣ−ｓｈｉｆｔ）させる。例えば、本発明の一実施形態によれば、ＡＣ結合回路７１０はキャパシタおよびコモンモードリファレンスに接続された抵抗を含むことができる。図面には入力が一つであるが、本発明の一実施形態によれば、ＡＣ結合回路７１０は互いに異なる信号を使用することもできる。本発明の一実施形態によれば、共通モード基準の入力信号は修正Ｉ／Ｑ補正回路７２０に入力され得る。修正Ｉ／Ｑ補正回路７２０は、入力信号のうちの一つに位相シフトを足す。Ｉ／Ｑ補正回路７２０、７３０、７４０は、位相シフトを調節して目標とする９０度直交位相クロック位相シフトに達するようにすることができる。
【００６７】
図７（ｂ）を参照すれば、本発明の一実施形態によれば、Ｉ／Ｑ補正回路７２０は入力信号に初期位相シフトを与えるように改造され得る。例えば、本発明の一実施形態によれば、第１注入バッファ７５０は抵抗７５４とキャパシタ７５６を含むハイパスフィルタ７５２を含むことができ、第２注入バッファ７６０はハイパスフィルタを含まない。ハイパスフィルタ７５２は、同相注入バッファの出力が直交位相注入バッファの出力に対して位相がシフトされるようにする。例えば、本発明の一実施形態によれば、ハイパスフィルタ７５２は約４５度の初期位相シフトを導入することができる。追加Ｉ／Ｑ補正回路７３０、７４０は次いで同相および直交位相成分を目標とする９０度位相シフトに近くなるようにする。
【００６８】
前述で多様な実施形態に関する十分な説明を提供するために様々な条件を特定する。しかし、このような特定条件またはこれと同等な条件でなくても実施形態を実現できるということは自明である。これとは異なり、既に知られている構造および装置は多様な実施形態が不必要に曖昧になることを避けるためにブロック図で示す。
【００６９】
部分、層、領域、成分などが他の部分、層、領域、成分の「上に」あるか、「接続されて」いると記載する場合、「真上」にあるかまたは「直接接続されて」いる場合だけでなく、中間に他の部分、層、領域、成分などが挟まれている場合も含む。しかし、「真上に」あるか、「直接接続されて」いると記載すれば、中間に他の部分がないということを意味する。「間」という表現と「間に直ぐ」という表現、そして「隣接する」という表現と「接触する」という表現は同一に使用する。例えば、ある部分または層が二つの部分または層「の間」にあると表現した時、その部分または層が一つのみあることもあり、一つ以上の他の部分または層がさらにあることもある。
【００７０】
ここで使用された用語は特定実施形態を説明する目的として使用するものに過ぎず、本発明を制限しようとするものではない。ここで数を特に言及しなければ単数または複数の場合を全て含む。ある特徴、段階、動作、部分、成分などを「含む」という表現は、該当部分以外に他の特徴、段階、動作、部分、成分なども含むことができるということを意味する。「および／または」という表現は羅列されたものの中の一つまたはそれ以上の全ての組み合わせを含む。
【００７１】
ここで「実質的に」、「約」、「大体」およびこれと類似の表現は近似を示す表現に過ぎず、「程度」を示すものではなく、当業者が知れる測定値または計算値の固有誤差を説明するのに使用する。「約」や「大体」という表現は言及した値とその値に対する許容可能な誤差範囲内の平均を含むものであって、該当測定値と特定量の測定に関わる誤差（例えば、測定システムの限界）を考慮して当業者が決定することができる。例えば、「約」は、一つ以上の標準偏差または該当値の±３０％、２０％、１０％、５％以内を意味することができる。本発明の一実施形態を説明する時に使用する「することができる」という表現は、「本発明の一つ以上の実施形態」に適用可能であるということを意味する。「使用する」、「用いる」などはこれと類似の他の表現と共に類似した意味として使用され得る。
【００７２】
特定の実施形態を特定の実施形態とは異なる実施形態で実現する場合、特定のプロセス順序が、説明した順序と異なってもよい。例えば、連続して実行するものとして説明した二つのプロセスを同時にまたは説明した順序と反対に実行することもできる。
【００７３】
本発明の一実施形態を図式的に示し、中間構造を示す断面図などを参照し、多様な実施形態を説明した。このように、結果、例えば製造方法および／または誤差の結果として示した構造に変化があり得る。また、ここに開示された特定の構造または機能的説明は発明の概念によって実施形態を説明する目的として提示したものに過ぎない。したがって、ここで説明する実施形態は特定形態の領域に限定されるのではなくて、製造した結果として変更または変化された形態も含む。図面に示した領域は模式的なものであり、装置においてその領域の実際形状を示そうとするのではなく、これに限定されるのではない。
【００７４】
本発明の一実施形態によって説明した電子、電気装置および／または他の関連装置または部分は、適切なハードウェア、ファームウエア（例えば、特定用途向け集積回路）、ソフトウェアまたはこれらの組み合わせを使用して実現することができる。例えば、これら装置の多様な構成要素を一つの集積回路チップに形成することもでき、互いに異なる集積回路チップに実現することもできる。また、これら装置の多様な構成要素をフレキシブルプリント回路フィルム、テープキャリアパッケージ（ＴＣＰ：ｔａｐｅ  ｃａｒｒｉｅｒ  ｐａｃｋａｇｅ）、プリント回路基板などに実現するか、一つの基板上に形成することができる。また、これら装置の多様な構成要素をここで説明した多様な機能を遂行するためにコンピュータプログラム命令を実行し他のシステム要素と相互作用する一つ以上のコンピュータ装置内にある一つ以上のプロセッサーで実行され得るプロセスまたはスレッド（ｔｈｒｅａｄ）であり得る。コンピュータプログラム命令はラム（ＲＡＭ：ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）などの標準メモリ装置を使用するコンピュータ装置に実現されたメモリに保存できる。だけでなく、当業者は本発明の一実施形態の概念と範囲を逸脱せずにも多様なコンピュータ装置の機能を一つのコンピュータ装置に結合または統合するか、特定コンピュータ装置の機能を一つ以上の他のコンピュータ装置に分散することもできる。
【００７５】
特別な言及がない限り、ここで使用する（技術的、科学的用語を含む）全ての用語は本発明の属する技術分野の当業者が一般に知っているものと同一な意味を有している。一般に使用される事前に定義された用語などの用語は関連技術分野および／または本明細書での意味と一致する意味を有していると解釈し、ここで明示しない限り、理想的なまたは過度に厳しい意味として解釈してはならない。
【００７６】
以上で説明したものは本発明の一実施形態であり、これに限定されない。いくつかの実施形態について説明したが、当業者であれば実施形態で提示した新たな内容と効果から実質的に逸脱せずに実施形態を変化させることができる。したがって、このような全ての変形または変化は請求範囲で定義する実施形態の範囲に含まれる。請求範囲の機能的な表現は、ここで言及した機能を遂行する構造とその構造的等価物および等価構造物を含むためのものである。したがって、以上の説明は実施形態に関するものであって特定の実施形態にのみ限定されず、本実施形態の変形および他の実施形態も請求範囲の権利範囲に属するものである。発明の核心は次の請求範囲によって定義され、請求範囲の等価物もここに含まれる。
【符号の説明】
【００７７】
１００：ＤＬＬ
１１０：チャンネル
１２０：アナログフロントエンド
１３０：遅延回路
１４０：位相検知器
１５０：チャージポンプ
２００：直交位相クロック生成回路
２１０：近接直交位相クロック生成器
２２０、２３０、２４０、４００、５００、６２０、６３０、６４０、７２０、７３０、７４０：Ｉ／Ｑ補正回路
４１０、４１５、５１０、５２０、６５０、６６０、７５０、７６０：注入バッファ
４２０、４２５：加算器
４３０、４３５、５３０、５４０、６７０、６８０：共振バッファ
４５０：入力同相信号
４５５：入力直交位相信号
４６０：位相シフトされた入力同相信号
４６５：位相シフトされた入力直交位相信号
４７０：出力直交位相クロック
４７５：出力同相クロック
５１２、５１４、５２２、５２４、５３２、５３４、５４２、５４４、６７２、６８２：トランジスタ
６００、７００：直交位相クロック生成システム
６１０：多相フィルタ
６５２、６６２、７５２：ハイパスフィルタ
６５４、６６４、７５４：抵抗
６５６、６６６、７５６：キャパシタ
６７４、６８４：共通モードフィードバック
７１０：ＡＣ結合回路
【図１】
2019161651.tif 000005
【図２】
2019161651.tif 000006
【図３】
2019161651.tif 000007
【図４ａ】
2019161651.tif 000008
【図４ｂ】
2019161651.tif 000009
【図４ｃ】
2019161651.tif 000010
【図４ｄ】
2019161651.tif 000011
【図５】
2019161651.tif 000012
【図６】
2019161651.tif 000013
【図７】
2019161651.tif 000014