(57)【要約】      （修正有）【課題】パイプライン型アナログデジタル変換器の消費電力を低減する。【解決手段】第一の回路および第二の回路を備えているアナログデジタル変換器において、第一の回路は、入力された第一のアナログ電圧をデジタル化する第一の量子化器を備え、さらに、デジタル化された第一の値に基づいて生成されたアナログ電圧を第一のアナログ電圧から減算する機能を備える。さらに、減算の結果である第一のアナログ残差電圧を増幅する機能を備えており、また、増幅された第一のアナログ残差電圧を出力する第一の出力駆動アンプを備える。また、第一の回路と同じ第二の回路を備えている。また、第一の回路は、さらに、第一の検出制御回路を備えており、第一の検出制御回路は、デジタル化された第一の値の変化を検出し、変化を検出したタイミングにおいて、第一の出力駆動アンプのバイアス電流を増加させる。【選択図】図２
2019029890.tif 000002
【特許請求の範囲】
【請求項１】
第一の回路および第二の回路を備えており、
前記第一の回路は、入力された第一のアナログ電圧をデジタル化する第一の量子化器を備え、さらに、前記デジタル化された第一の値に基づいて生成されたアナログ電圧を前記第一のアナログ電圧から減算する機能を備え、さらに、前記減算の結果である第一のアナログ残差電圧を増幅する機能を備えており、また、前記増幅された第一のアナログ残差電圧を出力する第一の出力駆動アンプを備えており、
前記第二の回路は、入力された第二のアナログ電圧をデジタル化する第二の量子化器を備え、さらに、前記デジタル化された第二の値に基づいて生成されたアナログ電圧を前記第二のアナログ電圧から減算する機能を備え、さらに、前記減算の結果である第二のアナログ残差電圧を増幅する機能を備えており、また、前記増幅された第二のアナログ残差電圧を出力する第二の出力駆動アンプを備えており、
前記第一の回路は、さらに、第一の検出制御回路を備えており、前記第一の検出制御回路は、前記デジタル化された第一の値の変化を検出し、変化を検出したタイミングにおいて、前記第一の出力駆動アンプのバイアス電流を増加させることを特徴とするアナログデジタル変換器。
【請求項２】
請求項１において、
前記第二の回路は、さらに、第二の検出制御回路を備えており、前記第二の検出制御回路は、前記デジタル化された第二の値の変化を検出し、変化を検出したタイミングにおいて、前記第二の出力駆動アンプのバイアス電流を増加させることを特徴とするアナログデジタル変換器。
【請求項３】
請求項１において、
前記デジタル化された第一の値の変化を検出したタイミングにおいて、前記第二の出力駆動アンプのバイアス電流を増加させることを特徴とするアナログデジタル変換器。
【請求項４】
請求項１において、
前記第一の量子化器は正負判定器であることを特徴とするアナログデジタル変換器。
【請求項５】
請求項１において、
前記第一の量子化器は３値量子化器であることを特徴とするアナログデジタル変換器。
【請求項６】
請求項１において、
前記第一の量子化器は４値量子化器であることを特徴とするアナログデジタル変換器。
【請求項７】
請求項１において、
前記第一の出力駆動アンプはソースフォロア回路であることを特徴とするアナログデジタル変換器。
【請求項８】
請求項１において、
前記第一の出力駆動アンプはオペアンプ帰還回路であることを特徴とするアナログデジタル変換器。
【請求項９】
請求項１において、初段に帯域可変のローパスフィルタを備えており、前記ローパスフィルタの帯域は帯域制御信号により設定され、前記帯域制御信号を用いて、前記第一の出力駆動アンプのバイアス電流が可変設定されることを特徴とするアナログデジタル変換器。
【請求項１０】
請求項１において、
第一のデジタル補正部と第二のデジタル補正部を備えており、
前記第一の出力駆動アンプのバイアス電流が第一の電流値である場合の変換結果に対しては、前記第一のデジタル補正部を用いてデジタル補正を行い、
前記第一の出力駆動アンプのバイアス電流が第二の電流値である場合の変換結果に対しては、前記第二のデジタル補正部を用いてデジタル補正を行うことを特徴とするアナログデジタル変換器。
【請求項１１】
第一の回路および第二の回路を備えており、
前記第一の回路は、入力された第一のアナログ電圧をデジタル化する第一の量子化器を備え、さらに、前記デジタル化された第一の値に基づいて生成されたアナログ電圧を前記第一のアナログ電圧から減算する機能を備え、さらに、前記減算の結果である第一のアナログ残差電圧を増幅する機能を備えており、また、前記増幅された第一のアナログ残差電圧を出力する第一の出力駆動アンプを備えており、
前記第二の回路は、入力された第二のアナログ電圧をデジタル化する第二の量子化器を備え、さらに、前記デジタル化された第二の値に基づいて生成されたアナログ電圧を前記第二のアナログ電圧から減算する機能を備え、さらに、前記減算の結果である第二のアナログ残差電圧を増幅する機能を備えており、また、前記増幅された第二のアナログ残差電圧を出力する第二の出力駆動アンプを備えており、
前記第一の回路は、さらに、第一の検出制御回路を備えており、前記第一の検出制御回路は、前記デジタル化された第一の値の変化を検出し、さらに、変化が検出されたタイミングに該当するサンプリング点に対する変換結果を、その周辺のサンプリング点に対する変換結果を用いて補間演算した値で置換することを特徴とするアナログデジタル変換器。
【請求項１２】
受信した音波信号を電気信号に変換し、デジタル信号として出力する超音波診断装置用プローブであって、
複数のチャネルを内蔵し、前記チャネルの其々は、
前記音波信号を受信してアナログ電気信号に変換する探触子と、前記アナログ電気信号を処理するアナログフロントエンド回路と、前記アナログ電気信号をデジタル電気信号に変換するアナログデジタル変換器を備え、
前記アナログデジタル変換器の其々は、第一の回路および第二の回路を備えており、
前記第一の回路は、入力された第一のアナログ電圧をデジタル化する第一の量子化器と、前記デジタル化された第一の値に基づいて生成されたアナログ電圧を前記第一のアナログ電圧から減算する第一の減算回路と、前記第一の減算回路の出力を増幅して第二のアナログ電圧として出力する第一の増幅器を備え、
前記第二の回路は、入力された前記第二のアナログ電圧をデジタル化する第二の量子化器と、前記デジタル化された第二の値に基づいて生成されたアナログ電圧を前記第二のアナログ電圧から減算する第二の減算回路と、前記第二の減算回路の出力を増幅して出力する第二の増幅器を備え、
前記第一の回路は、さらに、前記デジタル化された第一の値の変化のタイミングを検出する第一の検出制御回路を備えており、
前記タイミングに基づいて前記第一の増幅器へ供給する電流を増加させる電流制御機能、および、前記タイミングに基づいてアナログデジタル変換結果を置換する結果置換機能、の少なくとも一つの機能を備える、超音波診断装置用プローブ。
【請求項１３】
前記電流制御機能は、
前記第一の検出制御回路の出力に基づいて、前記第一の増幅器のバイアス電流を、第一の電流値から、前記第一の電流値より大きい第二の電流値に変化させる、
請求項１２記載の超音波診断装置用プローブ。
【請求項１４】
前記第二の回路は、さらに、前記デジタル化された第二の値の変化のタイミングを検出する第二の検出制御回路を備えており、
前記第二の検出制御回路の出力に基づいて、前記第二の増幅器のバイアス電流を、第三の電流値から、前記第三の電流値より大きい第四の電流値に変化させる、
請求項１３記載の超音波診断装置用プローブ。
【請求項１５】
前記結果置換機能は、
前記第一の検出制御回路の出力に基づいて、前記デジタル化された第一の値および前記デジタル化された第二の値から生成されたアナログデジタル変換結果の代わりに、前記タイミングを避けたタイミングにおけるアナログデジタル変換結果に基づいて補間した値をアナログデジタル変換結果として出力する、
請求項１２記載の超音波診断装置用プローブ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高変換レート、高分解能かつ低消費電力のアナログデジタル変換器に関するものである。
【背景技術】
【０００２】
超音波診断装置やＸ線ＣＴスキャナなどの医療診断装置では、体内画像の高解像度化の要求にともない、より多くの数のアナログデジタル変換器を装置内に集積することが求められてきている。そのため、アナログデジタル変換器一つあたりの消費電力の低減が求められている。
【０００３】
一方、多くのセンサでは、センサデバイスで検出したアナログ信号をデジタル信号に変換するためのアナログデジタル変換器が必要であるが、小型バッテリによる長期間動作や環境発電（エナジーハーベスティング）動作や無線給電動作が望まれており、そのためには、アナログデジタル変換器の消費電力の低減がやはり求められている。
【０００４】
また、アナログデジタル変換器が高速（高変換レート）、高精度（高分解能）であればあるほど、医療診断装置やセンサを高感度化、高精度化できる。
【０００５】
以上から、医療診断装置やセンサやその他の多くのアプリケーションにおいて、高変換レート、高分解能かつ低消費電力のアナログデジタル変換器が求められている。
【０００６】
高変換レートと高分解能を比較的小さな消費電力で両立できるアナログデジタル変換方式として、例えば、非特許文献１のようなパイプライン型アナログデジタル変換器が知られている。
【０００７】
また、デジタル補正技術により、パイプライン型アナログデジタル変換器を低消費電力化できることも知られている。アナログデジタル変換器を構成するアナログ回路を低消費電力化した際に不足するアナログ精度を、デジタル演算処理により補償できるためである。デジタル補正技術としては、例えば、特許文献１、特許文献２、非特許文献２などが知られている。
【０００８】
また、パイプライン型アナログデジタル変換器を構成するアナログ回路を簡素化して低消費電力化する技術として、特許文献３や非特許文献３に示された「パッシブ増幅型」パイプライン型アナログデジタル変換器が知られている。
【０００９】
また、特許文献４では、パイプライン型アナログデジタル変換器を構成するアナログ回路のバイアス電流を切り換えることで低消費電力化を図っている。すなわち、変換レートが高い場合は大きな電流を、変換レートが低い場合は小さな電流を流している。しかし、与えられた変換レートに対しては、入力信号に依らず同一の電流を流しており、入力信号に応じた必要最小限の電流に切り換えているわけではない。
【００１０】
前記のデジタル補正技術やパッシブ増幅型の採用によりパイプライン型アナログデジタル変換器の低消費電力化を果たせるが、医療診断装置やセンサやその他の多くのアプリケーションでは、さらなる低消費電力化が求められている。たとえば、従来のパイプライン型アナログデジタル変換器では、医療診断装置やセンサやその他の多くのアプリケーションで要求される消費電力のレベルを超過してしまう場合がある。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】S. H. Lewis， H. S. Fetterman， G. F. Gross， Jr.， R. Ramachandran and T. R. Viswanathan， “A 10-b 20-Msample/s analog-to-digital converter，” IEEE Journal of Solid-State Circuits， Vol. 27， pp. 351-358， Mar. 1992.
【非特許文献２】T. Oshima and T. Yamawaki， “Reference-free deterministic calibration of pipelined ADC，” IEICE Transactions on Fundamentals of Electronics， Communications and Computer Sciences， pp. 665-675 (2015).
【非特許文献３】Imran Ahmed， Jan Mulder， David A. Johns， “A 50MS/s 9.9mW Pipelined ADC with 58dB SNDR in 0.18um CMOS Using Capacitive Charge- Pumps”， 2009 IEEE International Solid-State Circuits Conference， pp. 164-165， Feb. 2009.
【特許文献】
【００１２】
【特許文献１】ＷＯ２０１４／２０７８７０
【特許文献２】特開２０１４−１７５８９８号公報
【特許文献３】特開２０１５−１９８４３２号公報
【特許文献４】特開２００８−０７２７４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
パイプライン型アナログデジタル変換器の消費電力のレベルを低減する。
【課題を解決するための手段】
【００１４】
本発明の一側面は、第一の回路および第二の回路を備えているアナログデジタル変換器である。第一の回路は、入力された第一のアナログ電圧をデジタル化する第一の量子化器を備え、さらに、デジタル化された第一の値に基づいて生成されたアナログ電圧を第一のアナログ電圧から減算する機能を備え、さらに、減算の結果である第一のアナログ残差電圧を増幅する機能を備えており、また、増幅された第一のアナログ残差電圧を出力する第一の出力駆動アンプを備えている。第二の回路は、入力された第二のアナログ電圧をデジタル化する第二の量子化器を備え、さらに、デジタル化された第二の値に基づいて生成されたアナログ電圧を第二のアナログ電圧から減算する機能を備え、さらに、減算の結果である第二のアナログ残差電圧を増幅する機能を備えており、また、増幅された第二のアナログ残差電圧を出力する第二の出力駆動アンプを備えている。また、第一の回路は、さらに、第一の検出制御回路を備えており、第一の検出制御回路は、デジタル化された第一の値の変化を検出し、変化を検出したタイミングにおいて、第一の出力駆動アンプのバイアス電流を増加させる。
【００１５】
本発明の他の一側面は、第一の回路および第二の回路を備えているアナログデジタル変換器である。第一の回路は、入力された第一のアナログ電圧をデジタル化する第一の量子化器を備え、さらに、デジタル化された第一の値に基づいて生成されたアナログ電圧を第一のアナログ電圧から減算する機能を備え、さらに、減算の結果である第一のアナログ残差電圧を増幅する機能を備えており、また、増幅された第一のアナログ残差電圧を出力する第一の出力駆動アンプを備えている。第二の回路は、入力された第二のアナログ電圧をデジタル化する第二の量子化器を備え、さらに、デジタル化された第二の値に基づいて生成されたアナログ電圧を第二のアナログ電圧から減算する機能を備え、さらに、減算の結果である第二のアナログ残差電圧を増幅する機能を備えており、また、増幅された第二のアナログ残差電圧を出力する第二の出力駆動アンプを備えている。第一の回路は、さらに、第一の検出制御回路を備えており、第一の検出制御回路は、デジタル化された第一の値の変化を検出し、さらに、変化が検出されたタイミングに該当するサンプリング点に対する変換結果を、その周辺のサンプリング点に対する変換結果を用いて補間演算した値で置換する。
【００１６】
本発明のさらに他の一側面は、受信した音波信号を電気信号に変換し、デジタル信号として出力する超音波診断装置用プローブである。これは、複数のチャネルを内蔵し、チャネルの其々は、音波信号を受信してアナログ電気信号に変換する探触子と、アナログ電気信号を処理するアナログフロントエンド回路と、アナログ電気信号をデジタル電気信号に変換するアナログデジタル変換器を備える。アナログデジタル変換器の其々は、第一の回路および第二の回路を備えている。第一の回路は、入力された第一のアナログ電圧をデジタル化する第一の量子化器と、デジタル化された第一の値に基づいて生成されたアナログ電圧を第一のアナログ電圧から減算する第一の減算回路と、第一の減算回路の出力を増幅して第二のアナログ信号として出力する第一の増幅器を備える。第二の回路は、入力された第二のアナログ電圧をデジタル化する第二の量子化器と、デジタル化された第二の値に基づいて生成されたアナログ電圧を第二のアナログ電圧から減算する第二の減算回路と、第二の減算回路の出力を増幅して出力する第二の増幅器を備える。第一の回路は、さらに、デジタル化された第一の値の変化のタイミングを検出する第一の検出制御回路を備えている。また、このプローブは、タイミングに基づいて第一の増幅器へ供給する電流を増加させる電流制御機能、および、タイミングに基づいてアナログデジタル変換結果を置換する結果置換機能、の少なくとも一つの機能を備える。
【発明の効果】
【００１７】
パイプライン型アナログデジタル変換器の消費電力を低減できる。
【図面の簡単な説明】
【００１８】
【図１】実施例の要点を示す概念図である。
【図２】実施例１の回路ブロック図および波形図である。
【図３】実施例１の詳細波形図である。
【図４】実施例２の回路ブロック図および波形図である。
【図５】実施例３の回路ブロック図および波形図である。
【図６】実施例４の回路ブロック図である。
【図７】実施例５の回路ブロック図および波形図である。
【図８】実施例６の回路ブロック図および波形図である。
【図９】実施例７の回路ブロック図である。
【図１０】実施例８の回路ブロック図である。
【図１１】実施例９の回路ブロック図である。
【発明を実施するための形態】
【００１９】
以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、重複する説明は省略することがある。
【００２０】
本明細書等における「第１」、「第２」、「第３」などの表記は、構成要素を識別するために付するものであり、必ずしも、数、順序、もしくはその内容を限定するものではない。また、構成要素の識別のための番号は文脈毎に用いられ、一つの文脈で用いた番号が、他の文脈で必ずしも同一の構成を示すとは限らない。また、ある番号で識別された構成要素が、他の番号で識別された構成要素の機能を兼ねることを妨げるものではない。
【００２１】
図面等において示す各構成の位置、大きさ、形状、範囲などは、発明の理解を容易にするため、実際の位置、大きさ、形状、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、形状、範囲などに限定されない。
【００２２】
以下で説明する実施例の要点は次のようなものである。すなわち、多くのシステムでは入力信号周波数が変換レートより十分小さく、その場合は、入力信号電圧がゼロを横切る時に限りパイプライン型アナログデジタル変換器を構成するアンプに大きな駆動力が要求されることに着目し、入力信号電圧がゼロを横切るタイミングを検出して、その時だけアンプのバイアス電流を増大させ、アンプの駆動力を増強する。
【００２３】
図１により、パイプライン型アナログデジタル変換器の動作の概要と本実施例の着眼点を説明する。図１(a)の回路ブロック図に示すように、パイプライン型アナログデジタル変換器はＭＤＡＣ（Multiplying DAC）11，12が直列に接続された構成であり、最終段はＳＡＤＣ（Sub ADC）13により終端される。低電力化に適した1bit/stageのパイプライン型アナログデジタル変換器の場合、1bit型ＭＤＡＣと1bit型ＳＡＤＣが採用される。1bit型ＳＡＤＣは正負判定器である。
【００２４】
例えば、特許文献３に示されたパッシブ増幅型1bit型ＭＤＡＣの場合、各ＭＤＡＣは正負判定器（あるいは符号判定器）14、1bit ＤＡＣ15、減算器16、２倍乗算器17、バッファアンプ18により構成される。正負判定器14はＭＤＡＣの入力電圧VINが正なら+1を、VINが負なら-1を出力し、それはDk（k番目のＭＤＡＣの場合）としてＭＤＡＣのデジタル出力となる。さらに、Dkは1bit ＤＡＣ15によりアナログ電圧1/2*Dk*VREFに変換される。ここでVREFはアナログデジタル変換器の基準電圧である。
【００２５】
さらに、減算器16は入力電圧VINと前記アナログ電圧1/2*Dk*VREFの差電圧を求める。さらに、２倍乗算器17はこの差電圧を２倍に増幅する。バッファアンプ18は前記増幅された電圧をＭＤＡＣ出力電圧VOUTとして次段のＭＤＡＣに伝達する。バッファアンプ18は、入力がハイインピーダンス、利得は約1倍、かつ、次段のＭＤＡＣのサンプリング容量と寄生容量を充放電するために駆動力が必要である。バッファアンプ18は、例えば、ソースフォロア回路で実現できる。なお、1bit ＤＡＣ15、減算器16、２倍乗算器17は特許文献３に示された通り、容量素子、MOSスイッチ、電源電圧だけを用いて等価的かつ一体的に実現できる。前記のＭＤＡＣの入出力関係は以下の(1)式で表される。
【００２６】
【数１】
2019029890.tif 000003
【００２７】
各ＭＤＡＣが前記動作を繰り返すことでデジタル出力D1〜DNが得られる。これらを用いてアナログデジタル変換結果DOUTは以下の(2)式の演算により得られる。
【００２８】
【数２】
2019029890.tif 000004
【００２９】
ここで、Gkはk番目のＭＤＡＣの利得であり、約2である。Gk=2の場合、各Dkの重み係数Wkは1/2kとなる。実際にはGkは2からずれるため、デジタル補正技術により、これらの重み係数を厳密に探索して求め、得られた重み係数にもとづき(2)式の演算を行う。
【００３０】
(1)式の入出力関係は、横軸に時間をとり、図１(b)の通り図示される。つまり、ＭＤＡＣの入力電圧が正かつゼロ近傍の時、ＭＤＡＣ出力電圧は負に大きくなり(すなわち、-VREF近傍になり)、一方、ＭＤＡＣの入力電圧が負かつゼロ近傍の時は、ＭＤＡＣ出力電圧は正に大きくなる(+VREF近傍になる)。そのため、図１(c)の通り、入力信号周波数がアナログデジタル変換器の変換レートより十分低い場合、入力電圧VINがゼロを横切るタイミングに限り、ＭＤＡＣ出力電圧VOUTが大きく変化する。
【００３１】
つまり、バッファアンプ18には、入力信号電圧がゼロを横切るタイミングにおいてのみ、大きな駆動能力が要求される。したがって、バッファアンプ18の駆動能力を決めるバッファアンプのバイアス電流は、本来は前記タイミングにおいてのみ増大させておくべきである（本来必要な電流1001）。しかし、従来は入力信号電圧に依らず、一定の大きな電流（実際の電流1002）を流していた。そこで、本実施例では前記タイミングにあわせてバイアス電流を増大させることで、アナログデジタル変換器の消費電力を低減する。
【実施例１】
【００３２】
図２により、本発明の第一の実施例を説明する。パッシブ増幅型1bit型ＭＤＡＣ21，12の直列接続と最終段の1bit型ＳＡＤＣ13によりパイプライン型アナログデジタル変換器が構成されている。
【００３３】
図１のＭＤＡＣ11の構成に加えて、図２(a)に示すように初段のＭＤＡＣ21には検出部22と電流制御部23が追加されている。検出部22には正負判定器14の出力D1が入力されており、D1が前回のサンプルと今回のサンプルで変化した場合に限りH(High)を出力する。すなわち、D1(前回)=+1、D1(今回)=-1ならHを、D1(前回)=-1、D1(今回)=+1ならHを、D1(前回)=+1、D1(今回)=+1ならL(Low)を、D1(前回)=-1、D1(今回)=-1ならLを出力する。
【００３４】
これによりＭＤＡＣ21の入力電圧がゼロを横切るタイミングにおいてのみ、検出部22はHを出力する。例えば、図２(b)では入力電圧波形が正から負にゼロクロスしており、そのタイミングにおいて、D1(前回)=+1、D1(今回)=-1となるため、検出部22はHを出力する。それ以外の時間帯では検出部22はLを出力する。
【００３５】
電流制御部23は検出部22の出力を受け、それがLならばバッファアンプ18のバイアス電流値IAMPを小電流値I1に設定し、Hならばバッファアンプ18のバイアス電流値を大電流値I2に設定する。したがって、図２(b)上のグラフに示す電流値2001の通り、前記タイミングにおいてのみ、バッファアンプ18のバイアス電流値は大電流値I2となり、それ以外の時間帯では小電流値I1となる。これにより、前記タイミングにおいてのみ、バッファアンプ18の駆動能力が増強され、図２(b)下のグラフに示された出力電圧VOUTの大きな遷移に応答できる。バッファアンプ18としては、例えばソースフォロア回路である。
【００３６】
検出部22は例えば、１サンプル遅延器221と排他的論理和222により実現できる。排他的論理和222の上側入力にはD1(今回)が入力される。また、排他的論理和222の下側入力には、１サンプル遅延器221による１サンプル時間遅延の効果で、D1(前回)が入力される。なお、D1=+1はH(High)電圧で、D1=-1はL(Low)電圧で表されている。排他的論理和222は、その２入力が(H， L)または(L， H)の時にHを出力し、(L， L)または(H， H)の時にLを出力する。したがって、前記した検出部22の動作を実現できる。
【００３７】
それ以外の動作は図１の説明と共通であり、(1)式で表される動作を行う。本実施例のパイプライン型アナログデジタル変換器は大半の時間において小電流値I2で動作するため、低消費電力である。大電流値I2と小電流値I1の具体的な値については、回路に要求される性能と消費電力の制約に基づいて定めればよい。
【００３８】
図３に、図２(b)のより詳細なタイミング図を示す。実回路ではＭＤＡＣは動作モード３００１として、サンプリング期間(「S」と図示)と増幅期間(「A」と図示)を交互に繰り返す。図２のVINは、白丸で示す各サンプリング期間終了の瞬間の入力電圧に相当する。また、前記瞬間において正負判定器14はD1の値を確定する。さらに、後続する増幅期間中を利用してVOUTが生成される。
【００３９】
図３の時刻t1においてVINは正であるため、D1=+1である。一方、次の時刻t2ではVINは負であるため、D1=-1である。D1(t1)=+1、D1(t2)=-1となるため、検出部22は時刻t2から１変換周期の間、Hを出力し、バッファアンプ18のバイアス電流IAMPがI2に増強される。この時、増幅期間終了タイミングである時刻t3までにＭＤＡＣ出力VOUTが応答する必要があるが、前記の電流増強により実現される。
【実施例２】
【００４０】
図４により、本発明の第二の実施例を説明する。第一の実施例は、パッシブ増幅型1bit型ＭＤＡＣ21に適用した場合であったが、本実施例は、広く普及しているオペアンプ型1bit型ＭＤＡＣ41に適用した場合である。
【００４１】
図２と異なる点は、２倍乗算器17が無くなり、代わりに、バッファアンプ18が２倍増幅アンプ48に置換されている。そのため、電流制御部23の制御対象も２倍増幅アンプ48となっている。なお、２倍増幅アンプ48はオペアンプの容量帰還回路により実現される。それ以外の動作は第一の実施例と同様であり、実施例の効果も同様である。
【実施例３】
【００４２】
図５により、本発明の第三の実施例を説明する。図５(a)のように、第一の実施例に加えて、パイプライン型アナログデジタル変換器の前段に入力信号帯域制限用のＬＰＦ52(ローパスフィルタ)が追加されている。また、前記ＬＰＦ52は、帯域制御信号FCONTによりその通過帯域を可変設定できる。さらに、前記帯域制御信号FCONTに応じて電流制御部53の小電流設定値I1を可変している。すなわち、本実施例は、入力電圧のゼロクロス以外の大半の時間帯で流す小さなバイアス電流I1を入力信号帯域の設定に連動させている点が特徴である。
【００４３】
図５(b)の通り、入力電圧波形VINのゼロクロス以外の時間帯における出力電圧波形VOUTの遷移ステップ量は、入力電圧波形の遷移ステップ量、つまり、入力信号周波数に比例する。前記帯域制御信号により、入力信号周波数の上限が規定されるため、入力電圧のゼロクロス以外の時間帯においてバッファアンプ18に要求される駆動力は、前記帯域制御信号が設定する通過帯域で決まっている。そのため、前記の通り小電流設定値I1を前記帯域制御信号に連動させている。したがって、本実施例によりバッファアンプ18のバイアス電流を必要最小限に設定できる。それ以外の動作と効果は第一の実施例と同様である。
【実施例４】
【００４４】
図６により、本発明の第四の実施例を説明する。本実施例では、第一の実施例に対してデジタル補正部を追加している。前記の通り、各ＭＤＡＣの利得が2倍からずれる場合、重み係数Wkが1/2kと等しくならないため、デジタル補正部において正確な重み係数を探索し、さらに、それらを用いて(2)式の演算によりアナログデジタル変換結果DOUTを得ることが望ましい。
【００４５】
バッファアンプ18として例えばソースフォロア回路を適用する場合、その利得は1倍より少し小さくなるため、ＭＤＡＣの利得は2倍よりも少し小さくなる。そのため、デジタル補正部による重み係数の探索が必要である。
【００４６】
さらに、ソースフォロア回路の利得はそのバイアス電流値に依存して変わるため、電流制御部23によりソースフォロア回路のバイアス電流値をI2に切り換える際、対応する重み係数もそれに応じて切り換わるはずである。
【００４７】
そこで、本実施例では、バイアス電流I1に対応した重み係数を探索し、それらを用いて(2)式の演算を行う第一のデジタル補正部63と、バイアス電流I2に対応した重み係数を探索し、それらを用いて(2)式の演算を行う第二のデジタル補正部64を備えている。
【００４８】
各ＭＤＡＣとＳＡＤＣ13のデジタル出力D1〜DNは、経路切換え部62により、検出部22の出力に応じて、第一のデジタル補正部63、または、第二のデジタル補正部64に入力される。すなわち、検出部22の出力がLならばD1〜DNは第一のデジタル補正部63に入力され、検出部22の出力がHならばD1〜DNは第二のデジタル補正部64に入力される。これにより、第一のデジタル補正部63ではバイアス電流値I1に対応した各重み係数が、第二のデジタル補正部64ではバイアス電流値I2に対応した各重み係数が正常に探索される。ＭＤＡＣ１の特性(利得)は、重み係数W2からWNの値にも影響を与えるので、上記のようにD2〜DNもデジタル補正部63，64で必要になる。
【００４９】
セレクタ65は検出部22の出力に応じて、第一のデジタル補正部63の出力、または、第二のデジタル補正部64の出力のいずれか一方を選択して、最終的なアナログデジタル変換結果として出力する。検出部22の出力がLならば第一のデジタル補正部63の出力が、検出部22の出力がHならば第二のデジタル補正部64の出力が選択される。
【実施例５】
【００５０】
図７により、本発明の第五の実施例を説明する。第一の実施例は、パッシブ増幅型1bit型ＭＤＡＣに適用した場合であったが、本実施例は、パッシブ増幅型1.5bit型ＭＤＡＣに適用した場合である。
【００５１】
第一の実施例の1bit型ＭＤＡＣでは正負判定器14を適用していた。これは２値量子化器、すなわち、1bit量子化器に相当する。一方、図７(a)のとおり、本実施例の1.5bit型ＭＤＡＣでは３値量子化器、すなわち、1.5bit量子化器74を適用している。また、それに対応して３値ＤＡＣ、すなわち、1.5bit ＤＡＣ75を適用している。
【００５２】
1.5bit量子化器74は、ＭＤＡＣの入力電圧VINがVREF/4より大きければD1=+1を、VINが-VREF/4より小さければD1=-1を、VINがVREF/4と-VREF/4の間にあればD1=0を出力する。また、1.5bit ＤＡＣ75は、これら３通りのD1に対応してアナログ電圧1/2*D1*VREFを生成する。
動作や効果は第一の実施例と同様であり、ＭＤＡＣの入出力関係は(1)式で、アナログデジタル変換結果は(2)式で表される。
【００５３】
ＭＤＡＣの入出力関係は図７(b)の通り図示される。ＭＤＡＣの出力電圧VOUTは、ＭＤＡＣの入力電圧VINが±VREF/4を横切るタイミング、すなわち、D1の値が変化するタイミングで大きく変化する。そこで、検出部72は、D1が+1から0に変化するタイミング、または、0から+1に変化するタイミング、または、-1から0に変化するタイミング、または、0から-1に変化するタイミングを検出し、これらのいずれかが検出された場合はHを出力する。
【００５４】
なお、1.5bit ＤＡＣ75、減算器16、２倍乗算器17は特許文献３に示された通り、容量素子、MOSスイッチ、電源電圧だけを用いて等価的かつ一体的に実現できる。
【実施例６】
【００５５】
図８により、本発明の第六の実施例を説明する。第二の実施例は、オペアンプ型1bit型ＭＤＡＣに適用した場合であったが、本実施例は、オペアンプ型2bit型ＭＤＡＣに適用した場合である。
【００５６】
本実施例の2bit型ＭＤＡＣでは４値量子化器、すなわち、2bit量子化器84を適用している。また、それに対応して４値ＤＡＣ、すなわち、2bit ＤＡＣ85を適用している。
【００５７】
2bit量子化器84は、ＭＤＡＣの入力電圧VINがVREF/2より大きければD1=+3を、VINがVREF/2と0の間であればD1=+1を、VINが0と-VREF/2の間であればD1=-1を、VINが-VREF/2より小さければD1=-3を出力する。また、2bit ＤＡＣ85は、これら４通りのD1に対応してアナログ電圧1/4*D1*VREFを生成する。
【００５８】
動作や効果は第二の実施例と同様であるが、アンプは４倍増幅アンプ88となるため、ＭＤＡＣの入出力関係は(3)式で、アナログデジタル変換結果は(4)式で表される。
【００５９】
【数３】
2019029890.tif 000005
【００６０】
【数４】
2019029890.tif 000006
【００６１】
ＭＤＡＣの入出力関係は図８(b)の通り図示される。ＭＤＡＣの出力電圧VOUTは、ＭＤＡＣの入力電圧VINが±VREF/2、または0を横切るタイミング、すなわち、D1の値が変化するタイミングで大きく変化する。そこで、検出部82は、D1が+3から+1に変化するタイミング、または、+1から+3に変化するタイミング、または、+1から-1に変化するタイミング、または、-1から+1に変化するタイミング、または、-1から-3に変化するタイミング、または、-3から-1に変化するタイミングを検出し、これらのいずれかが検出された場合はHを出力する。
【実施例７】
【００６２】
図９により、本発明の第七の実施例を説明する。本実施例では、２段目のＭＤＡＣ92に対しても初段ＭＤＡＣ91と同様の電流制御を適用している。ＭＤＡＣ92は、初段ＭＤＡＣ91と同様正負判定器94と1bit ＤＡＣ95を備える。その電流制御は初段のＭＤＡＣ91の場合と同様に、１サンプル遅延器921と排他的論理和922を用いた検出部92、および、電流制御部93で実装される。
【００６３】
本実施例ではさらに、初段ＭＤＡＣ91内の検出部22の検出結果も、２段目のＭＤＡＣ92内の電流制御部93に伝達されており、検出部22の出力、または、検出部92の出力のいずれかがHになると、電流制御部93はバッファアンプ98のバイアス電流値をI22に増大させる。２段目のＭＤＡＣ92の出力電圧は、ＭＤＡＣ92の入力電圧がゼロを横切るタイミングに加えて、ＭＤＡＣ92の入力電圧が大きく変化するタイミング、すなわち、ＭＤＡＣ91の入力電圧がゼロを横切るタイミングでも大きく変化するため、前記のような電流制御を行っている。なお、２段目のＭＤＡＣ92の動作は初段ＭＤＡＣ91の動作より1/2変換周期遅れるため、1/2変換周期分遅延させる遅延器99を挿入して同期させている。
【００６４】
同様にして、３段目以降のＭＤＡＣについても初段ＭＤＡＣ91と同様の電流制御を適用することができる。ただし、バッファアンプの負荷は前段ほど大きいので、消費電力削減効果は前段ほど大きくなる。よって、１段目、あるいは１段目と２段目のＭＤＡＣにバッファアンプの電流制御を導入することは好ましい設計手法である。
【実施例８】
【００６５】
図１０により、本発明の第八の実施例を説明する。本実施例では、これまでの各実施例とは異なり、バッファアンプ18の電流制御は行わず、常に小電流値I1をバイアス電流値とする。そのため、ＭＤＡＣの入力電圧がゼロを横切るタイミングで生じるＭＤＡＣ出力電圧の大きな変化にバッファアンプ18の出力が応答することができない。
【００６６】
そこで、本実施例では、他の各実施例と同様に検出部22により前記タイミングを検出し、前記タイミングに該当するサンプリング点に対する変換結果は採用せず、代わりに、その周辺のサンプリング点に対する変換結果を用いて補間演算した値を採用する。
【００６７】
そのため、各ＭＤＡＣとＳＡＤＣ13のデジタル出力D1〜DNは、デジタル補正部102においてデジタル補正された後、前記の補間演算を行う補間処理部103を通らない経路と通る経路に分かれる。セレクタ104は、検出部22の出力がLの時は前記通らない経路を、検出部22の出力がHの時は前記通る経路を選択して、最終的なアナログデジタル変換結果を出力する。
【実施例９】
【００６８】
図１１に、本発明の第九の実施例を示す。本実施例では、以上の実施例で開示したアナログデジタル変換器を超音波診断装置用プローブ1100に適用した場合を示す。探触子1101に、スイッチ1102を介して送信部1103が接続されている。また、スイッチ1104を介して受信部も接続されている。受信部は、アンプやフィルタからなるアナログフロントエンド回路1105、それに後続するアナログデジタル変換器1106で構成される。
【００６９】
アナログデジタル変換器1106は実施例１〜９で説明したアナログデジタル変換器を採用することができる。以上は送受信１チャネル分の構成であり、この構成をチャネル数分集積している。チャネル数は１０００以上である。各チャネルのアナログデジタル変換器1106の出力はデジタル整相部1107に接続され、さらに、デジタルケーブル1108を介してデジタル信号として、超音波診断装置本体に接続される。超音波診断装置用プローブ７は探触子とその構成要素を集積している。
【００７０】
探触子1101は超音波を送受信するためのデバイスである。図１１では２つの探触子1101とそれに付随する回路を図示しているが、上記のように通常超音波診断装置用プローブ1100には多数の探触子を備える必要があり、そのためアナログデジタル変換器1106の数も増加する。超音波診断装置用プローブ1100は、診断時に人体に触れる場合があるため、アナログデジタル変換器1106の消費電力を低減して発熱を抑えることは重要である。
【００７１】
送信時はスイッチ1102がオンになり、送信部1103で生成された高電圧パルスが探触子1101に送られ、探触子1101はそれを振動に変換して体内に超音波として送り込む。体内の臓器などで反射した超音波は再び探触子1101で受信され、振動が電気信号に変換される。受信時はスイッチ1104がオンになり、変換された電気信号はアナログフロントエンド回路1105で増幅などが行われた後、アナログデジタル変換器1106でデジタル信号に変換される。各チャネルでこのような動作が行われ、デジタル整相部1107は、各チャネルのアナログデジタル変換出力に対して遅延加算処理を行うことで、体内情報を得るとともにデータ量を縮減する。
【００７２】
本実施例の低電力アナログデジタル変換器であれば、サイズ面、発熱面で１０００チャネル以上の集積も可能と考えられる。アナログデジタル変換器を全チャネル分内蔵することで、プローブ出力のデジタル化とさらにデータ縮減が可能になり、結果として、本体装置への伝送に必要なケーブルの重量を飛躍的に低減できる。あるいは、プローブから本体装置への無線伝送も可能になると考えられる。
【００７３】
本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることが可能である。また、各実施例の構成の一部について、他の実施例の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【００７４】
１１、１２： ＭＤＡＣ
２１、４１、５１、６１、９１、９２、１０１： ＭＤＡＣ
１３： ＳＡＤＣ
１４、９４： 正負判定器
１５、９５： 1bit ＤＡＣ
１６、９６： 減算器
１７、９７： ２倍乗算器
１８、９８： バッファアンプ
２２、７２、８２、９２： 検出部
２２１、９２１： １サンプル遅延器
２２２、９２２： 排他的論理和
２３、５３、９３： 電流制御部
４８： ２倍増幅アンプ
５２： ＬＰＦ
６２： 経路切換え部
６３：第一のデジタル補正部
６４：第二のデジタル補正部
６５： セレクタ
７４： 1.5bit量子化器
７５： 1.5bit ＤＡＣ
８４： 2bit量子化器
８５： 2bit ＤＡＣ
８８： ４倍増幅アンプ
９９： 遅延器
１０２： デジタル補正部
１０３： 補間処理部
１０４： セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2019029890.tif 000015
【図１０】
2019029890.tif 000016
【図１１】
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