(57)【要約】 【課題】半導体チップの積層にかかる時間を短縮し、かつ、半導体チップ間に異物が侵入することを抑制できる半導体装置の製造方法および半導体装置を提供する。【解決手段】本実施形態による半導体装置の製造方法は、ほぼ同一の構成を有し複数の半導体チップを含む第１および第２半導体ウェハのダイシング領域にレーザを照射して、第１および第２半導体ウェハのそれぞれの半導体結晶に、歪みを有する改質層を形成する。第１半導体ウェハの複数の半導体チップのそれぞれの第１辺から該第１辺の対辺へ向かう第１方向へずれるように、第１半導体ウェハ上に第２半導体ウェハを積層する。第１および第２半導体ウェハを劈開する。【選択図】図８
2019057575.tif 000002
【特許請求の範囲】
【請求項１】
ほぼ同一の構成を有し複数の半導体チップを含む第１および第２半導体ウェハのダイシング領域にレーザを照射して、前記第１および第２半導体ウェハのそれぞれの半導体結晶に、歪みを有する改質層を形成し、
前記第１半導体ウェハの前記複数の半導体チップのそれぞれの第１辺から該第１辺の対辺へ向かう第１方向へずれるように、前記第１半導体ウェハ上に第２半導体ウェハを積層し、
前記第１および第２半導体ウェハを劈開する、ことを具備する半導体装置の製造方法。
【請求項２】
前記第１半導体ウェハに含まれる複数の半導体チップのそれぞれの表面において、前記複数の半導体チップの第１辺の対辺から該複数の半導体チップに設けられたボンディングパッドの手前の第１境界までを被覆し、該第１境界から前記第１辺までを被覆しないように第１接着剤を形成することをさらに具備し、
前記第１半導体ウェハの前記複数の半導体チップのそれぞれの第１辺から前記第１境界までずれるように、前記第１半導体ウェハ上に第２半導体ウェハを積層する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２半導体ウェハ上に、第１および第２半導体ウェハとほぼ同一構成を有する第３〜第ｎ半導体ウェハ（ｎは３以上）を積層し、
積層された前記第１〜第ｎ半導体ウェハを劈開する、ことをさらに具備し、
前記第２〜第ｎ半導体ウェハは、それぞれ直下の半導体ウェハに対して前記第１方向へずれて積層されている、請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１接着剤は、感光性接着剤であり、
前記第１接着剤の形成において、前記第１半導体ウェハ上に前記第１接着剤を設けた後、リソグラフィ技術を用いて前記複数の半導体チップの第１辺の対辺から該複数の半導体チップに設けられたボンディングパッドの手前の第１境界までを被覆し、該第１境界から前記第１辺までを被覆しないように第１接着剤を加工する、請求項２または請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１半導体ウェハ上に前記第２半導体ウェハを積層するときには、該第１および第２半導体ウェハを第１圧力で押圧し、その後、前記第１圧力よりも高い第２圧力で押圧する、請求項１から請求項４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１および第２半導体ウェハの劈開後、
積層された前記複数の半導体チップを実装基板上に実装し、
前記複数の半導体チップ上に設けられたボンディングパッドと前記実装基板とをワイヤでボンディングし、
前記複数の半導体チップおよび前記ワイヤを樹脂で被覆することをさらに具備した、請求項１から請求項５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
実装基板と、
前記実装基板上に設けられ、表面の第１辺に沿って配置されたボンディングパッドを有する第１半導体チップと、
前記第１半導体チップの表面において、前記第１辺の対辺から前記ボンディングパッドの手前の第１境界までを被覆し、該第１境界から前記第１辺までを被覆していない第１接着剤と、
前記第１半導体チップ上に、前記第１辺から前記第１境界へ向かう第１方向へずれて積層された第２半導体チップと、
前記ボンディングパッドと前記実装基板とを接続するワイヤと、
前記第１半導体チップ、前記第２半導体チップおよび前記ワイヤを被覆する樹脂とを備えた半導体装置。
【請求項８】
前記第２半導体チップ上に、積層された第３〜第ｎ半導体チップ（ｎは４以上）をさらに備え、
前記第１〜第ｋ半導体チップ（３≦ｋ≦ｎ−１）は、前記第１方向へずれて積層され、
前記第ｋ＋１半導体チップ〜第ｎ半導体チップは、前記第１方向とは逆の第２方向へずれて積層されている、請求項７に記載の半導体装置。
【請求項９】
前記第２〜第ｋ半導体チップは、それぞれ前記第１辺と同じ側の辺に沿って配置されたボンディングパッドを有し、
前記第ｋ＋１〜第ｎ半導体チップは、それぞれ前記第１辺とは反対側の辺に沿って配置されたボンディングパッドを有する、請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
半導体ウェハは、ダイシングによって半導体チップに個片化された後、ダイボンディング工程において、半導体チップとしてフレームや実装基板に搭載される。このとき、複数の半導体チップを実装基板上に積層し、大容量あるいは高機能な半導体装置にする場合がある。半導体チップを積層する場合、各半導体チップは、その直下の他の半導体チップや実装基板に対して位置合わせしてから、該他の半導体チップや実装基板上に接着される。従って、半導体チップの積層工程には長い時間がかかり、かつ、半導体チップ間に異物が入り込むおそれがあった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１９１９６１号公報
【特許文献２】特開２０１６−００４８３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体チップの積層にかかる時間を短縮し、かつ、半導体チップ間に異物が侵入することを抑制できる半導体装置の製造方法および半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体装置の製造方法は、ほぼ同一の構成を有し複数の半導体チップを含む第１および第２半導体ウェハのダイシング領域にレーザを照射して、第１および第２半導体ウェハのそれぞれの半導体結晶に、歪みを有する改質層を形成する。第１半導体ウェハの複数の半導体チップのそれぞれの第１辺から該第１辺の対辺へ向かう第１方向へずれるように、第１半導体ウェハ上に第２半導体ウェハを積層する。第１および第２半導体ウェハを劈開する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態による半導体装置の製造方法の一例を示す図。
【図２】図１に続く、半導体装置の製造方法の一例を示す図。
【図３】図２のダイシングラインに沿った部分の断面図。
【図４】図２に続く、半導体装置の製造方法の一例を示す図。
【図５】図４に続く、半導体装置の製造方法の一例を示す図。
【図６】第１半導体ウェハの構成の一例を示す平面図。
【図７】１つの半導体チップを抜き出して示した斜視図。
【図８】図５のＤ１方向に沿った断面図。
【図９】図５に続く、半導体装置の製造方法の一例を示す図。
【図１０】図９に続く、半導体装置の製造方法の一例を示す図。
【図１１】積層体１１の構成例を示す断面図。
【図１２】第２実施形態による半導体装置２の構成例を示す断面図。
【図１３】第２実施形態による積層体１１の構成例を示す断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる表面またはその反対の裏面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
【０００８】
（第１実施形態）
図１（Ａ）〜図１０は、第１実施形態による半導体装置の製造方法の一例を示す概略図である。本実施形態による半導体装置は、レーザダイシングで複数の半導体ウェハのそれぞれのダイシングラインのシリコンの内部に改質層を形成する。その後、複数の半導体ウェハをウェハ状態で積層し、樹脂テープ上でエキスパンドさせて、半導体チップを積層状態で個片化する。複数の半導体チップは、積層された状態で実装基板上に実装される。半導体装置は、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等の半導体メモリでよいが、これに限定されず、同一構成の複数の半導体チップを積層して構成された任意の半導体装置でよい。
【０００９】
まず、図１（Ａ）に示すように、第１半導体ウェハ１００上に、半導体素子１０１を形成する。半導体素子１０１は、半導体チップ（第１半導体チップ）１０ごとに形成されている。複数の半導体チップ１０間にダイシングラインＤＬがあり、後でこのダイシングラインＤＬを切断することによって、半導体チップ１０は個片化される。複数の半導体チップ１０は、それぞれほぼ同一パターンを有し、ほぼ同一構成の半導体集積回路を有する。
【００１０】
第１半導体ウェハ１００の複数の半導体チップ１０の表面には、ボンディングパッドＢＰが形成されている。ボンディングパッドＢＰには、例えば、Ｃｕ、Ａｌ、Ａｇ、Ａｕ等の導電性金属を用いている。ボンディングパッドＢＰは、各半導体チップ１０の第１辺Ｓ１の近傍に設けられており、該第１辺Ｓ１に沿って配列されている。
【００１１】
次に、第１半導体ウェハ１００の表面をクリーニングするためにプラズマ処理を行う。次に、図１（Ｂ）に示すように、第１半導体ウェハ１００の表面に保護テープ１０３を貼り付ける。第１半導体ウェハ１００上には、保護膜および接着剤として感光性接着剤（図６の１１０）が設けられている。感光性接着剤は、例えば、感光性ポリイミド等のように、リソグラフィ技術で加工可能であり、かつ、加熱によって粘着性を生じる保護材料である。尚、感光性接着剤の塗布領域については、後で、図６を参照して説明する。
【００１２】
次に、図２に示すように、レーザ発振器１０５を用いて、第１半導体ウェハ１００の裏面のダイシングライン（ダイシング領域）に対応する部分にレーザを照射する。これにより、図３に示すように、第１半導体ウェハ１００の内部（シリコン基板の内部）に改質層（アモルファス層またはポリシリコン層）１２１を形成する。図３は、図２のダイシングラインに沿った部分の断面図である。レーザ発振器１０５は、レーザをシリコン基板の任意の深さ位置で合焦させる。レーザは、シリコン単結晶を改質可能なように、８００ｎｍ以上かつ３０００ｎｍ以下の波長を有することが好ましい。８００ｎｍよりも低い波長の場合、シリコン内部で吸収する確率が増えて改質層を形成しにくくなる。３０００ｎｍを超える波長ではシリコンを透過する確率が増えてしまい改質層を形成しにくくなる。このようなレーザをシリコン基板に照射することによって、レーザの合焦位置において、シリコン単結晶が加熱され、アモルファスシリコンまたはポリシリコンに改質される。
【００１３】
レーザは、或るピッチＰ１の間隔ごとに照射される。これにより、改質層１２１において、改質部分１２２は、或るピッチＰ１の間隔で形成される。改質層１２１は、半導体ウェハ内の周囲の半導体結晶（例えば、シリコン単結晶）に対して歪みを有する。従って、改質層１２１の周囲には、劈開領域（図示せず）が生じる。ピッチＰ１が狭い場合、改質部分１２２の周囲の劈開領域が繋がり、層状（帯状）の改質層１２１になる。
【００１４】
次に、図４のように、第１半導体ウェハ１００の裏面からシリコン基板を研削砥石１０７で研磨する。このとき、図３の改質層１２１よりも浅い位置まで第１半導体ウェハ１００を研削し、改質層１２１を第１半導体ウェハ１００内に残置させる。これにより、第１半導体ウェハ１００が薄膜化される。
【００１５】
第２〜第ｎ半導体ウェハ（ｎは、２以上の整数）も、第１半導体ウェハ１００と同様に形成される。第２〜第ｎ半導体ウェハは、第１半導体ウェハ１００とほぼ同一の構成を有し、ほぼ同一の複数の半導体チップを含む。また、第２〜第ｎ半導体ウェハにも、第１半導体ウェハ１００と同様に、ダイシングラインに改質層が形成される。以下、第１〜第ｎ半導体ウェハを１００＿１〜１００＿ｎと表示する。
【００１６】
次に、図５に示すように、ウェハリング１３０内に張られた可撓性の粘着性テープ１３１に、第１半導体ウェハ１００＿１の裏面を貼り付ける。第１半導体ウェハ１００＿１上に第２半導体ウェハ１００＿２を積層し、第２半導体ウェハ１００＿２上に第３半導体ウェハ１００＿３を積層する。第４〜第ｎ半導体ウェハ（図示せず）についても、同様に積層してよい。
【００１７】
ここで、第２半導体ウェハ１００＿２は、第１半導体ウェハ１００＿１の複数の半導体チップ１０のそれぞれの第１辺Ｓ１から該第１辺Ｓ１の対辺Ｓ２へ向かう第１方向Ｄ１へずれるように積層される。
【００１８】
例えば、図６は、第１半導体ウェハ１００＿１の構成の一例を示す平面図である。第２〜第ｎ半導体ウェハ１００＿２〜１００＿ｎの構成は、第１半導体ウェハ１００＿１の構成と同様でよい。従って、ここでは、第１半導体ウェハ１００＿１の構成を説明し、第２〜第ｎ半導体ウェハ１００＿２〜１００＿ｎの構成の説明は省略する。
【００１９】
第１半導体ウェハ１００＿１は、複数の半導体チップ１０を有する。複数の半導体チップ１０間には、ダイシングラインＤＬが設けられている。図６では、図示しないが、ダイシングラインＤＬには、改質層が形成されている。複数の半導体チップ１０のそれぞれには、半導体素子１０１が設けられており、各第１半導体チップ１０の第１辺Ｓ１の近傍には、第１辺Ｓ１に沿ってボンディングパッドＢＰが配列されている。
【００２０】
第１接着剤としての感光性接着剤１１０は、複数の半導体チップ１０のそれぞれの表面において、辺Ｓ２からボンディングパッドＢＰの手前の第１境界Ｂ１までを被覆する。尚且つ、感光性接着剤１１０は、第１境界Ｂ１から第１辺Ｓ１までのボンディングパッドＢＰの領域を被覆していない。
【００２１】
感光性接着剤１１０は、図１（Ａ）に示す工程の前に、第１半導体ウェハ１００＿１上に塗布され、リソグラフィ技術を用いて複数の半導体チップ１０の第１辺Ｓ１の対辺Ｓ２からボンディングパッドＢＰの手前の第１境界Ｂ１までを被覆し、該第１境界Ｂ１から第１辺Ｓ１までを被覆しないようにパターンニングされる。
【００２２】
図７は、１つの半導体チップ１０を抜き出して示した斜視図である。図７を参照すると、感光性接着剤１１０は、辺Ｓ２からボンディングパッドＢＰの手前の第１境界Ｂ１までを被覆し、尚且つ、第１境界Ｂ１から第１辺Ｓ１までのボンディングパッドＢＰの領域を露出していることがわかる。
【００２３】
図８は、図５のＤ１方向に沿った断面図である。樹脂テープ１３１上に、第１〜第３半導体ウェハ１００＿１〜１００＿３が積層されている。第２半導体ウェハ１００＿２は、第１半導体ウェハ１００＿１の複数の半導体チップ１０のそれぞれの第１辺Ｓ１から第１境界Ｂ１までずれている。第３半導体ウェハ１００＿３は、第２半導体ウェハ１００＿２の複数の半導体チップ１０のそれぞれの第１辺Ｓ１から第１境界Ｂ１までずれている。第１辺Ｓ１から第１境界Ｂ１までのずれ幅は、以下、ボンディングパッドＢＰの領域Ｒｂｐとも呼ぶ。
【００２４】
尚、積層される半導体ウェハの数は限定しない。従って、第２半導体ウェハ上に、第１および第２半導体ウェハとほぼ同一構成を有する第３〜第ｎ半導体ウェハ（ｎは３以上）を積層してもよい。この場合、第２〜第ｎ半導体ウェハ１００＿２〜１００＿ｎは、それぞれ直下の半導体ウェハに対して第１方向Ｄ１へずれて積層される。そのずれ幅は、第１辺Ｓ１から第１境界Ｂ１まで幅（ボンディングパッドＢＰの領域Ｒｂｐの幅）に等しい。
第１〜第ｎ半導体ウェハ１００＿１〜１００＿ｎを積層するときに、積層された第１〜第ｎ半導体ウェハ１００＿１〜１００＿ｎを或る圧力で１度だけ押圧してもよい。これにより、第１〜第ｎ半導体ウェハ１００＿１〜１００＿ｎは、圧接される。あるいは、積層された第１〜第ｎ半導体ウェハ１００＿１〜１００＿ｎを第１圧力で押圧し、その後、第１圧力よりも高い第２圧力で押圧してもよい。即ち、積層された第１〜第ｎ半導体ウェハ１００＿１〜１００＿ｎを異なる圧力で複数回押圧してもよい。この場合、第１圧力で押圧した後、異なる圧縮装置を用いて第２圧力で押圧してもよい。
【００２５】
次に、積層された第１〜第ｎ半導体ウェハ１００＿１〜１００＿ｎを加熱しながら押圧し、感光性接着剤１１０をリフローする。これにより、第１〜第ｎ半導体ウェハ１００＿１〜１００＿ｎを接着する。
【００２６】
次に、図９に示すように、樹脂テープ１３１を下方から押上部材１３２で押し上げることによって、樹脂テープ１３１を引っ張る（エキスパンドさせる）。これにより、樹脂テープ１３１とともに、第１〜第３半導体ウェハ１００＿１〜１００＿３が引っ張られる。このとき、第１〜第３半導体ウェハ１００＿１〜１００＿３がそれぞれの改質層（図８の破線Ｌ）に沿って劈開し、積層された複数の半導体チップ１０に個片化される。以下、積層された複数の半導体チップ１０を、積層体１１ともいう。
【００２７】
次に、図１０に示すように、積層体１１を実装基板１２０上に実装（ダイボンディング）する。このとき、樹脂テープ１３１にＵＶ光を照射して、樹脂テープ１３１の粘着性を低下させる。半導体チップ１０上に設けられたボンディングパッドＢＰと実装基板１２０とをワイヤ１２５でボンディングする。さらに、半導体チップ１０およびワイヤ１２５を樹脂１２９で封止する。これにより、本実施形態による半導体装置１が完成する。
【００２８】
本実施形態によれば、複数の半導体ウェハ１００＿１、１００＿２のそれぞれのダイシングラインＤＬにレーザで改質層１２１を形成してから、半導体ウェハ１００＿１、１００＿２をボンディングパッドＢＰの領域だけずらして積層している。そして、積層された複数の半導体ウェハ１００＿１、１００＿２を同時に劈開している。即ち、本実施形態は、各半導体ウェハを半導体チップに個片化した後に半導体チップを積層するのではなく、複数の半導体ウェハを劈開前に積層し、その後、積層状態で複数の半導体ウェハを一度に劈開する。
【００２９】
もし、半導体ウェハを半導体チップに個片化した後に半導体チップを積層する場合、半導体チップを実装基板上に実装するときに、各半導体チップを１つずつ位置合わせする必要がある。従って、半導体チップの積層に時間がかかり、生産性が悪くなる。また、半導体チップを他の半導体チップ上に積層する場合に、半導体チップと他の半導体チップとの間にゴミやパーティクル等の異物が侵入する可能性が高くなる。
【００３０】
これに対し、本実施形態による製造方法によれば、半導体ウェハは、ウェハ状態で積層されるので、半導体チップを１つずつ位置合わせすることが不要となり、積層時の位置合わせの回数を大幅に減らすことができる。これは、半導体チップの積層時間の短縮に繋がる。また、半導体ウェハの劈開の回数も減るので、劈開時に発生するパーティクルも低減する。さらに、複数の半導体チップ（即ち、積層体１１）を積層状態で実装基板１２０上に実装するので、半導体チップと他の半導体チップとの間に異物が侵入する可能性が低くなる。これは、半導体装置１の歩留まり向上につながる。
【００３１】
さらに、半導体ウェハをウェハ状態で位置合わせし、半導体チップを１つずつ位置合わせすることはしない。従って、半導体パッケージ内において、積層されている半導体チップ間の位置が安定し、それらの半導体チップの位置のばらつきが低減する。積層体１１の半導体チップ間の位置のばらつきが低減すると、そのばらつきを考慮したマージンを低減させることができる。従って、積層体１１内の複数の半導体チップ１０のずれ幅を実質的に低減させることができ、その結果、半導体装置１のパッケージサイズを小さくすることができる。
【００３２】
本実施形態によれば、図７に示すように、半導体ウェハ１００＿１〜１００＿ｎに含まれる複数の半導体チップ１０のそれぞれの表面において、感光性接着剤１１０は、辺Ｓ２からボンディングパッドＢＰの手前の第１境界Ｂ１までを被覆し、該第１境界Ｂ１から第１辺Ｓ１までを被覆していない。そして、図８に示すように、積層される半導体ウェハ１００＿２〜１００＿ｎは、それぞれ、その直下の半導体ウェハ１００＿１〜１００＿ｎ-１に対して第１境界Ｂ１から第１辺Ｓ１までずれるように積層される。即ち、ボンディングパッドＢＰの領域には、感光性接着剤１１０が設けられておらず、半導体チップ１０の感光性接着剤１１０は、ボンディングパッドＢＰの上方にある他の半導体チップ１０の裏面にほとんど接触していない。これにより、積層された半導体ウェハ１００＿１〜１００＿ｎを容易に劈開することができ、尚且つ、互いに隣接する積層体１１は、劈開後に付着することなく個片化され易くなる。
【００３３】
（半導体装置）
次に、図１０および図１１を参照して、本実施形態による半導体装置１の構成を説明する。図１０は、第１実施形態による半導体装置１の構成例を示す断面図である。図１１は、積層体１１の構成例を示す断面図である。
【００３４】
本実施形態による半導体装置１は、実装基板１２０と、第１〜第３半導体チップ１０＿１〜１０＿３と、感光性接着剤１１０と、ボンディングワイヤ１２５と、樹脂１２９とを備えている。
【００３５】
実装基板１２０は、その表面および裏面に配線層１２８が設けられている。実装基板１２０の表面上には、積層された第１〜第３半導体チップ１０＿１〜１０＿３（積層体１１）が設けられている。実装基板１２０の裏面には、バンプ１２７が設けられている。実装基板１２０は、例えば、ガラスエポキシ樹脂等の絶縁体を基体として、該基体の表面および裏面に配線層１２８を備えている。配線層１２８には、例えば、銅等の導電性金属を用いている。
【００３６】
第１〜第３半導体チップ１０＿１〜１０＿３は、実装基板１２０上に設けられ、表面の第１辺Ｓ１に沿って配置されたボンディングパッドＢＰを有する。第１〜第３半導体チップ１０＿１〜１０＿３のそれぞれの構成は、図１および図７を参照して説明した通りである。従って、第１〜第３半導体チップ１０＿１〜１０＿３のそれぞれの第１辺Ｓ１の近傍には、ボンディングパッドＢＰが第１辺Ｓ１に沿って配列されている。感光性接着剤１１０は、辺Ｓ２からボンディングパッドＢＰの手前の第１境界Ｂ１までを被覆し、尚且つ、第１境界Ｂ１から第１辺Ｓ１までのボンディングパッドＢＰの領域を被覆しない。
【００３７】
第２半導体チップ１０＿２は、第１半導体チップ１０＿１の第１辺Ｓ１から第１境界Ｂ１へ向かう第１方向Ｄ１へずれて積層されている。第１半導体チップ１０＿１に対する第２半導体チップ１００＿２のずれ幅は、第１半導体チップ１０＿１の第１境界Ｂ１から第１辺Ｓ１までのボンディングパッドＢＰの領域Ｒｂｐの幅にほぼ等しい。第２半導体チップ１０＿２と第３半導体チップ１０＿３との間の感光性接着剤１１０（第２接着剤）は、第２半導体チップ１０＿２において、辺Ｓ２からボンディングパッドＢＰの手前の第１境界Ｂ１までを被覆し、尚且つ、第１境界Ｂ１から第１辺Ｓ１までのボンディングパッドＢＰの領域Ｒｂｐを被覆しない。
【００３８】
第３半導体チップ１００＿３も、第２半導体チップ１０＿２に対して第１方向Ｄ１へずれて積層されている。第２半導体チップ１０＿２に対する第３半導体チップ１０＿３のずれ幅も、第２半導体チップ１０＿２の第１境界Ｂ１から第１辺Ｓ１までのボンディングパッドＢＰの領域Ｒｂｐの幅にほぼ等しい。第３半導体チップ１０＿３上の感光性接着剤１１０も、第３半導体チップ１０＿３において、辺Ｓ２からボンディングパッドＢＰの手前の第１境界Ｂ１までを被覆し、尚且つ、第１境界Ｂ１から第１辺Ｓ１までのボンディングパッドＢＰの領域Ｒｂｐを被覆しない。
【００３９】
ボンディングワイヤ１２５は、ボンディングパッドＢＰと実装基板１２０上の配線層１２８との間に接続されている。ボンディングパッドＢＰは、ボンディングワイヤ１２５を介して配線層１２８やバンプ１２７と電気的に接続される。ボンディングワイヤ１２５には、例えば、金等の導電性金属を用いている。
【００４０】
樹脂１２９は、第１〜第３半導体チップ１０＿１〜１０＿３およびボンディングワイヤ１２５を被覆し保護する。
【００４１】
尚、図１０および図１１では、第１〜第３半導体チップ１０＿１〜１０＿３を示している。しかし、積層される半導体チップの数は、３つに限定されない。従って、半導体チップ１０＿１〜１０＿ｎ（ｎは２以上の整数）が積層されてもよい。
【００４２】
本実施形態によれば、半導体ウェハ１００＿１〜１００＿３のそれぞれに含まれる複数の半導体チップ１０＿１〜１０＿３の表面において、感光性接着剤１１０が、辺Ｓ２からボンディングパッドＢＰの手前の第１境界Ｂ１までを被覆し、該第１境界Ｂ１から第１辺Ｓ１までを被覆していない。即ち、感光性接着剤１１０は、ボンディングパッドＢＰの領域Ｒｂｐを被覆せず、それ以外の半導体チップ１０＿１〜１０＿３の表面を被覆している。これにより、レーザダイシングした半導体ウェハ１００＿１〜１００＿３をウェハ状態でボンディングパッドＢＰの領域Ｒｂｐだけずらして積層し、その後に、半導体ウェハ１００＿１〜１００＿３を劈開することが可能になる。感光性接着剤１１０は、ボンディングパッドＢＰの上方にある他の半導体チップ１０の裏面にほとんど接触しない。これにより、半導体ウェハ１００＿１〜１００＿ｎを容易に劈開することができ、互いに隣接する積層体１１を容易に個片化することができる。
【００４３】
（第２実施形態）
図１２は、第２実施形態による半導体装置２の構成例を示す断面図である。第２実施形態では、第１〜第ｋ半導体チップ（３≦ｋ≦ｎ−１）は、第１方向Ｄ１へずれて積層されている。第ｋ＋１半導体チップ〜第ｎ半導体チップは、第１方向Ｄ１とは逆の第２方向Ｄ２へずれて積層されている。尚、ここでは、ｎは２以上の整数とする。ｎが２の場合、第２半導体チップは、第１半導体チップに対して第１方向Ｄ１へずれて積層される。ｎが３の場合、第２半導体チップが第１半導体チップに対して第１方向Ｄ１へずれて積層され、第３半導体チップが第２半導体チップに対して第２方向Ｄ２へずれて積層される。
【００４４】
例えば、図１２では、第１〜第４半導体チップ１０＿１〜１０＿４は、第１方向Ｄ１へずれて積層されている。第１〜第４半導体チップ１０＿１〜１０＿４のそれぞれのずれ幅は、第１実施形態の第１半導体チップ１０＿１に対する第２半導体チップ１０＿２のずれ幅にほぼ等しくてよい。即ち、第１〜第４半導体チップ１０＿１〜１０＿４のそれぞれのずれ幅は、ボンディングパッドＢＰの領域ＲｂｐのＤ１方向の幅にほぼ等しい。第１〜第４半導体チップ１０＿１〜１０＿４は、ほぼ同一構成を有する半導体チップである。一方、第５〜第８半導体チップ１０＿５〜１０＿８は、第２方向Ｄ２へずれて積層されている。第５〜第８半導体チップ１０＿５〜１０＿８のそれぞれのずれ幅も、第１実施形態の第１半導体チップ１０＿１に対する第２半導体チップ１０＿２のずれ幅にほぼ等しくてよい。第５〜第８半導体チップ１０＿５〜１０＿８は、ほぼ同一構成を有する半導体チップである。このように、複数の半導体チップは、第１方向Ｄ１にずれて積層された後、途中で逆方向Ｄ２にずれて積層されてもよい。
【００４５】
図１３は、第２実施形態による積層体１１の構成例を示す断面図である。第１〜第４半導体チップ１０＿１〜１０＿４のボンディングパッドＢＰは、第１辺Ｓ１の近傍に設けられ、第１辺Ｓ１に沿って配置されている。一方、第５〜第８半導体チップ１０＿５〜１０＿８は、第１〜第４半導体チップ１０＿１〜１０＿４とは逆方向にずれているので、第５〜第８半導体チップ１０＿５〜１０＿８のボンディングパッドＢＰは、第２辺Ｓ２の近傍に設けられ、第２辺Ｓ２に沿って配置されている。これにより、第１〜第８半導体チップ１０＿１〜１０＿８の全てのボンディングパッドＢＰにボンディングワイヤ１２５を接続することができる。
【００４６】
感光性接着剤１１０は、第１〜第８半導体チップ１０＿１〜１０＿８間にそれぞれ設けられ、第１〜第８半導体チップのそれぞれのボンディングパッドＢＰ上には設けられていない。即ち、第１半導体チップ１０＿１と第２半導体チップ１０＿２との間の感光性接着剤１１０（第１接着剤）と同様に、第２〜第８半導体チップ１０＿２〜１０＿８間にも感光性接着剤１１０（第２接着剤）が設けられている。第２〜第８半導体チップ１０＿２〜１０＿８の感光性接着剤１１０は、それぞれ、第１半導体チップ１０＿１の感光性接着剤１１０と同様に、ボンディングパッドＢＰの領域Ｒｂｐを被覆せず、それ以外の半導体チップ１０＿２〜１０＿８の表面を被覆している。
【００４７】
第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。このように第１〜第８半導体チップ１０＿１〜１０＿８が途中で逆方向にずれるように積層されていても、第１実施形態と同様の効果を得ることができる。
【００４８】
第２実施形態による半導体装置２の製造方法を説明する。まず、第１〜第４半導体チップ１０＿１〜１０＿４をそれぞれ含む４枚の半導体ウェハ（図示せず）を、第１方向Ｄ１にずらして積層する。次に、上述のように、積層された半導体ウェハを劈開して、第１〜第４半導体チップ１０＿１〜１０＿４を１つの積層体として個片化する。
【００４９】
一方、第５〜第８半導体チップ１０＿５〜１０＿８をそれぞれ含む４枚の半導体ウェハ（図示せず）を、第２方向Ｄ２にずらして積層する。次に、上述のように、積層された半導体ウェハを劈開して、第５〜第８半導体チップ１０＿５〜１０＿８を１つの積層体として個片化する。
【００５０】
次に、第１〜第４半導体チップ１０＿１〜１０＿４の積層体を実装基板１２０上に搭載する。次に、第５〜第８半導体チップ１０＿５〜１０＿８の積層体を第１〜第４半導体チップ１０＿１〜１０＿４の積層体上に搭載する。
【００５１】
このように、第２実施形態では、第１〜第４半導体チップ１０＿１〜１０＿４は、１つの積層体として個片化され、第５〜第８半導体チップ１０＿５〜１０＿８は、第１〜第４半導体チップ１０＿１〜１０＿４とは別の積層体として個片化される。そして、第１〜第４半導体チップ１０＿１〜１０＿４の積層体を実装基板１２０上に搭載してから、第５〜第８半導体チップ１０＿５〜１０＿８の積層体を第１〜第４半導体チップ１０＿１〜１０＿４の積層体上に搭載すればよい。これにより、第１〜第８半導体チップ１０＿１〜１０＿の積層体が実装基板１２０上に形成され得る。
【００５２】
第２実施形態の他の製造工程は、第１実施形態の対応する製造工程と同様でよい。これにより、第２実施形態による製造方法は、第１実施形態のそれと同様の効果を得ることができる。
【００５３】
尚、図１２および図１３では、第１〜第８半導体チップ１０＿１〜１０＿８が積層されている状態を示している。しかし、積層される半導体チップの数は、８つに限定されない。従って、半導体チップ１０＿１〜１０＿ｎ（ｎは２以上の整数）が積層されてもよい。
【００５４】
また、ずれ方向の変更は、半導体チップ１０＿１〜１０＿ｎのうち任意の半導体チップ１０＿ｋ（２≦ｋ≦ｎ−１）で変更してよい。即ち、半導体チップ１０＿１〜１０＿ｋを第１方向Ｄ１にずらして積層し、半導体チップ１０＿ｋ＋１＋１〜１０＿ｎを第２方向Ｄ２にずらして積層してもよい。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５６】
１００  第１半導体ウェハ、１０１  半導体素子、１０  半導体チップ、１１  積層体、１１０  光性接着剤、１２０  実装基板、１３０  樹脂、１２２  改質部分、１２５  ワイヤ、１２７  バンプ、１２８  配線層、Ｓ１，Ｓ２  辺、Ｂ１  第１境界、ＢＰ  ボンディングパッド、Ｒｂｐ  領域、ＤＬ  ダイシングライン、Ｄ１  第１方向、Ｄ２  第２方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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