(57)【要約】      （修正有）【課題】電子チップの３Ｄスタックを提供する。【解決手段】相互接続構造４００において、第１のチップの第１の相互接続パッド４０１ａは、Ｘ方向に第１のピッチＰＸ１とＸ方向に直交するＹ方向に第２のピッチＰＹ１を有し、第２のチップの第２の相互接続パッド４０１ｂは、Ｘ方向に第３のピッチＰＸ２とＹ方向に第４のピッチＰＹ２を有する。第１の相互接続パッドは、第３のピッチのｍ倍に等しいＸ方向の第１の寸法と第４のピッチのｎ倍に等しいＹ方向の第２の寸法を有し、第３のピッチのｑ倍に等しい第１の距離だけＸ方向に２分され、第４のピッチのｒ倍に等しい第２の距離だけＹ方向に２分される。ｍ、ｎ、ｑ、ｒは非ゼロの自然数である。第２の相互接続パッドは、グループ内で相互接続され、各グループは、Ｎ＝（ｍ＋ｑ）（ｎ＋ｒ）個のパッドを含み、グループの少なくとも１つの第２の相互接続パッドによって第１の相互接続パッドに電気的に接続される。【選択図】図４
2019161228.tif 000002
【特許請求の範囲】
【請求項１】
電子チップの３Ｄスタックであって、
第１の面上に行および列に配置されている矩形断面の複数の第１の相互接続パッド（４０１ａ）を有する、第１のチップであって、第１の相互接続パッドの列は、第１の方向（Ｘ）に第１のピッチ（ＰＸ１）を有し、第１の相互接続パッドの行は、第１の方向に対して直交する第２の方向（Ｙ）に第２のピッチ（ＰＹ１）を有する、チップと、
第１のチップの第１の面に接合された第２の面上に、行および列に配置されている複数の第２の相互接続パッド（４０１ｂ）を有する、第２のチップであって、第２の相互接続パッドの列は、第１の方向（Ｘ）に第３のピッチ（ＰＸ２）を有し、第２の相互接続パッドの行は、第２の方向（Ｙ）に第４のピッチ（ＰＹ２）を有し、第２の相互接続パッド（４０１ｂ）の少なくとも一部は第１の相互接続パッド（４０１ａ）と接触して第１のチップおよび第２のチップを電気的に結合する、チップと、
を含み、
第１の相互接続パッド（４０１ａ）は、第３のピッチ（ＰＸ２）のｍ倍に等しい第１の方向（Ｘ）の第１の寸法（ＡＸ１）、および、第４のピッチ（ＰＹ２）のｎ倍に等しい第２の方向（Ｙ）の第２の寸法（ＡＹ１）を有し、ｍは非ゼロの自然数であり、ｎは非ゼロの自然数であり、
同じ行に、および２つの連続する列に属する第１の相互接続パッドは、第３のピッチ（ＰＸ２）のｑ倍に等しい第１の距離（ＤＸ１）だけ第１の方向（Ｘ）に分離されており、ｑは非ゼロの自然数であり、
同じ列に、および２つの連続する行に属する第１の相互接続パッドは、第４のピッチ（ＰＹ２）のｒ倍に等しい第２の距離（ＤＹ１）だけ第２の方向（Ｙ）に分離されており、ｒは非ゼロの自然数であり、
第２の相互接続パッド（４０１ｂ）は、複数のグループにおいて相互接続され、各グループは、
Ｎ＝（ｍ＋ｑ）（ｎ＋ｒ）
となるようにＮ個の相互接続された第２の相互接続パッド（４０１ｂ）を含み、
各グループは、グループの少なくとも１つの第２の相互接続パッド（４０１ｂ）によって、第１の相互接続パッド（４０１ａ）に電気的に接続される、
ことを特徴とする、スタック。
【請求項２】
第１の相互接続パッド（４０１ａ）の第１の寸法（ＡＸ１）が、第１のピッチ（ＰＸ１）を２で割ったものにさらに等しく、第１の相互接続パッドの第２の寸法（ＡＹ１）が、第２のピッチ（ＰＹ１）を２で割ったものにさらに等しい、
請求項１に記載のスタック。
【請求項３】
第１のピッチ（ＰＸ１）が、第２のピッチ（ＰＹ１）と等しい、
請求項２に記載のスタック。
【請求項４】
第２の相互接続パッド（４０１ｂ）が、矩形、円形または八角形の断面を有する、
請求項１から３のいずれか一項に記載のスタック。
【請求項５】
第２の相互接続パッド（４０１ｂ）が、第３のピッチ（ＰＸ２）を２で割ったものに等しい第１の方向（Ｘ）の第１の寸法（ＡＸ２）、および第４のピッチ（ＰＹ２）を２で割ったものに等しい第２の方向（Ｙ）の第２の寸法（ＡＹ２）を有する、
請求項１から４のいずれか一項に記載のスタック。
【請求項６】
第３のピッチ（ＰＸ２）が、第４のピッチ（ＰＹ２）に等しい、
請求項５に記載のスタック。
【請求項７】
第１の相互接続パッド（４０１ａ）の第１の寸法（ＡＸ１）が、第３のピッチ（ＰＸ２）に等しく、
第１の相互接続パッドの第２の寸法（ＡＹ１）が、第４のピッチ（ＰＹ２）に等しく、
第１の距離（ＤＸ１）が、第３のピッチ（ＰＸ２）に等しく、
第２の距離（ＤＹ１）が、第４のピッチ（ＰＹ２）に等しい、
請求項１から６のいずれか一項に記載のスタック。
【請求項８】
第１の相互接続パッド（４０１ａ）の第１の寸法（ＡＸ１）が、第３のピッチ（ＰＸ２）の２倍に等しく、
第１の相互接続パッドの第２の寸法（ＡＹ１）が、第４のピッチ（ＰＹ２）の２倍に等しく、
第１の距離（ＤＸ１）が、第３のピッチ（ＰＸ２）の２倍に等しく、
第２の距離（ＤＹ１）が、第４のピッチ（ＰＹ２）の２倍に等しい、
請求項１から６のいずれか一項に記載のスタック。
【請求項９】
第２のチップが、アクティブコンポーネントの層と、アクティブコンポーネントを接続する複数の金属相互接続レベルとを含み、金属相互接続レベルのうちの少なくとも１つが、各グループのＮ個の第２の相互接続パッド（４０１ｂ）を相互接続するように働く、
請求項１から８のいずれか一項に記載のスタック。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、三次元集積回路（３Ｄ  ＩＣ）に関し、より詳細には、２つの重ね合わされた電子チップ間の相当なミスアラインメントを許容する電子チップの３Ｄスタックに関する。
【背景技術】
【０００２】
三次元（３Ｄ）集積化は、いくつかの電子チップ（集積回路とも呼ばれる）を積層することと、例えば接合技術によってそれらを互いに電気的に接続することとからなる。この手法は、異なる技術に属する回路、例えばフォトダイオードのマトリックスを含む画像センサおよびトランジスタを含む画像処理ＣＭＯＳ回路から構成される、いわゆる「ヘテロジニアス」システムのサイズを縮小することをとりわけ可能にする。３Ｄ集積はまた、長い水平相互接続を短い垂直相互接続に置き換えることによって、表面単位当たりのトランジスタの密度を、それらの寸法を減少させることなく、増大し、システムの電力消費を減少させることも可能にする。
【０００３】
３Ｄ回路は、チップが積層される様式、チップの向き、および接合の種類にとりわけ応じて、いくつかのアーキテクチャを採用することができる。
【０００４】
スタックは、異なるアプローチ、すなわち、ウェハ‐トゥ‐ウェハ、ダイ‐トゥ‐ウェハ、またはダイ‐トゥ‐ダイにしたがって作られることができる。ウェハ‐トゥ‐ウェハの積層技術は、シリコンウェハスケールでの集合的な接合であるため、１時間当たりに接合されるチップ数において最速である。これはまた、与えられた接合速度に対して最も正確でもある。逆に、他の２つの技術とは異なり、一連のテストとウェハの切断の後に選択された機能チップ（「良品ダイ（Ｋｎｏｗ  Ｇｏｏｄ  Ｄｉｅｓ）」として知られている）だけを組み立てる可能性を提供しない。したがって、ウェハ‐トゥ‐ウェハ技術によって得られる組立後の歩留まりは、ダイ‐トゥ‐ウェハ技術の歩留まりおよびダイ‐トゥ‐ダイ技術の効率よりも少ない。ウェハを切断した後にチップが２つずつ共に接合されるので、この後者の技術は当然実施するのが最も長い。
【０００５】
チップ（またはウェハ）が同じ方向を向いている場合、チップの前面は他のチップの背面に接合される。この組立モードは「バック‐トゥ‐フェイス」と呼ばれる。逆に、チップ（またはウェハ）の１つを裏返して組み立てる場合、チップは前面に対して前面（フェイス‐トゥ‐フェイス）または背面に対して背面（バック‐トゥ‐バック）が接合される。
【０００６】
図１は、基板１１０および蓋１２０からなるパッケージ（ここではＢＧＡ）内に第１のチップ１００ａおよび第２のチップ１００ｂを集積する３Ｄ回路の一例を示す。上側チップと呼ばれる第１のチップ１００ａは、下側チップと呼ばれる第２のチップ１００ｂ上に積層される。各チップは、背面ＢＳから前面ＦＳまで、シリコン基板１０１と、チップのアクティブコンポーネント（例えばトランジスタ）を共にグループ化するＦＥＯＬ（フロントエンドオブライン）と呼ばれる第１の機能ブロック１０２（または技術レベルの組）と、パッシブコンポーネント（例えば、抵抗、インダクタンス、キャパシタンス）を共にグループ化するＢＥＯＬ（バックエンドオブライン）と呼ばれる第２の機能ブロック１０３と、チップの相互接続と、を含む。ＢＥＯＬブロック１０３の相互接続は、通常、いくつかの金属レベルに分布している。
【０００７】
この例では、チップ１００ａ−１００ｂは、ハイブリッドタイプの直接接合技術によって前面に対して前面（フェイス‐トゥ‐フェイス）で組み立てられる。各チップは、前面ＦＳ上に、金属製の相互接続パッド１０４と、典型的にはシリコン酸化物製の絶縁部１０５とからなる接合表面を有する。絶縁部１０５は、相互接続パッド１０４を分離する。第１のチップ１００ａの相互接続パッド１０４は、２つのチップ１００ａ−１００ｂを電気的に結合するように、第２のチップ１００ｂの相互接続パッド１０４と直接接触する。典型的には銅製の相互接続パッドは、２つのチップの接合に寄与し、１つのチップから次のチップへ電気信号を伝達する。各チップの前面ＦＳ上の相互接続パッド１０４は、一般に、行列またはメッシュの形で、行および列に編成されている。２つのチップ１００ａ−１００ｂに属する相互接続パッド１０４の組は、いわゆる３Ｄ相互接続構造を構成する。
【０００８】
頭字語ＴＳＶ（シリコン貫通ビア）によって指定された貫通ビア１０６は、下側チップ１００ｂを通って、より具体的にはＢＥＯＬブロックの第１の金属レベルから背面ＢＳまで、さらに延びている。これらの貫通ビア１０６は、チップ１００ｂの前面ＦＳからその背面ＢＳへ電気信号を伝達するように働く。下側チップ１００ｂの基板１０１は、これらのビアの製造を可能にするために特に薄くされている。
【０００９】
次に、信号は、ＲＤＬと呼ばれる再分配層１０７を使用して、下側チップ１００ｂの背面ＢＳに分配（または再分配）される。ＲＤＬ層１０７の役割は、ＴＳＶ１０６のそれぞれをコンタクトピックアップゾーンに電気的に接続することであり、そこから信号がチップを保護するパッケージの外側に伝達される。
【００１０】
知られている組立技術は、第１のチップ１００ａの相互接続パッド１０４の行列、および第２のチップ１００ｂの相互接続パッド１０４の行列に同じ形状を採用することにある。その場合、チップ１００ａ−１００ｂの相互接続パッド１０４は、同じ寸法の同じ形状、例えば方形の断面（前面ＦＳの面内）であり、同じ距離だけ離間している。このような３Ｄ相互接続構造では、２つのチップの接合中の最小のミスアラインメントは、相互接続パッド１０４間の接触表面の減少という結果となる。しかし、接触表面の減少は、とりわけ機械的観点から、およびスタックの電気的性能において、接合の質にとって有害である。ミスアラインメントは（下側／上側チップが同じウェハに属する場合、すなわちダイ‐トゥ‐ウェハまたはウェハ‐トゥ‐ウェハのアプローチであっても）チップのスタックごとに異なる傾向があるので、ミスアラインメントに関連するばらつきが３Ｄ回路の性能に現れる。
【００１１】
文献（ＳＷ．Ｋｉｍなど、「Ｕｌｔｒａ−ｆｉｎｅ  Ｐｉｔｃｈ  ３Ｄ  Ｉｎｔｅｇｒａｔｉｏｎ  Ｕｓｉｎｇ  Ｆａｃｅ−ｔｏ−Ｆａｃｅ  Ｈｙｂｒｉｄ  Ｗａｆｅｒ  Ｂｏｎｄｉｎｇ  Ｃｏｍｂｉｎｅｄ  ｗｉｔｈ  ａ  Ｖｉａ−Ｍｉｄｄｌｅ  Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ−Ｖｉａ  Ｐｒｏｃｅｓｓ」、Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｍｐｏｎｅｎｔｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ  （ＥＣＴＣ）、ＩＥＥＥ  ６６ｔｈ、  ２０１６）は、互いに積層された２つのチップの３Ｄ相互接続パッド間の一定の接触表面を保証するための解決策を提案している。図２に示すこの解決策は、異なる形状の相互接続パッドの行列を採用することにある。上側チップ１００ａは、２つの方向に例えば３．６μｍに等しい同一のピッチの行と列に配列された方形断面の複数の相互接続パッド１０４ａを含む。相互接続パッド１０４ａの辺は、その場合０．９μｍ、すなわちピッチの１／４である。下側チップ１００ｂは、ピッチが３．６μｍに等しい、やはり方形メッシュにしたがって配置された相互接続パッド１０４ｂを含む。しかしながら、相互接続パッド１０４ｂの辺は２．７μｍ、すなわちピッチの３／４である。
【００１２】
図２に示すような２つのチップ間の完全なアラインメントの場合、上側チップ１００ａの各相互接続パッド１０４ａは、下側チップ１００ｂの相互接続パッド１０４ｂの中心に位置する。パッド１０４ａ−１０４ｂ間の接触表面は、最小のパッド１０４ａの表面積に等しい。パッド１０４ａがパッド１０４ｂの周囲を超えて延びない限り、すなわち、２つのチップ間のミスアラインメントが行方向および／または列方向に０．９μｍを超えない限り、この接触表面はさらに一定である。この文献に示されているように、一定の接触抵抗は、特に電気抵抗に関して、同じ３Ｄ回路内およびいくつかの３Ｄ回路間の電気的性能のばらつきを限定する。
【００１３】
特許出願ＵＳ２０１７／１５４８７３は、かなりのミスアラインメントを許容し、特定の許容区間内で一定の接触表面を保証する他の電子チップのスタックを説明している。３Ｄ相互接続パッドはこのスタック内でチップの周囲に配置されている。
【００１４】
図３は、接合界面のレベルで取られ、異なるチップに属する２つの３Ｄ相互接続パッドに限定されたスタックの断面図である。上側チップの相互接続パッド１０４ａと下側チップの相互接続パッド１０４ｂとは、同じ寸法の矩形断面を有し、互いに直交し配向されている。パッド１０４ａ−１０４ｂの幅Ｗに対する長さＬの比は、２から４である。一定の接触表面を得ることを可能にする最大許容ミスアラインメントは、各方向において±Ｌ／２、すなわち長さＬの許容区間に等しい。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】米国特許出願公開第２０１７／１５４８７３号明細書
【非特許文献】
【００１６】
【非特許文献１】ＳＷ．Ｋｉｍなど、「Ｕｌｔｒａ−ｆｉｎｅ  Ｐｉｔｃｈ  ３Ｄ  Ｉｎｔｅｇｒａｔｉｏｎ  Ｕｓｉｎｇ  Ｆａｃｅ−ｔｏ−Ｆａｃｅ  Ｈｙｂｒｉｄ  Ｗａｆｅｒ  Ｂｏｎｄｉｎｇ  Ｃｏｍｂｉｎｅｄ  ｗｉｔｈ  ａ  Ｖｉａ−Ｍｉｄｄｌｅ  Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ−Ｖｉａ  Ｐｒｏｃｅｓｓ」、Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｍｐｏｎｅｎｔｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ  （ＥＣＴＣ）、ＩＥＥＥ  ６６ｔｈ、  ２０１６
【発明の概要】
【課題を解決するための手段】
【００１７】
上述の３Ｄ相互接続構造は、３Ｄ回路の性能をより均質にし、それらの信頼性を向上させるが、それらの製造をより複雑にする、特に化学機械平坦化（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｌａｎａｒｉｚａｔｉｏｎ：ＣＭＰ）による接合表面の平坦化のステップを複雑にする。実際、相互接続パッドを構成する金属（銅）は、チップの表面上に均一な様式で分布していない。ＳＷ．Ｋｉｍなどによって提案された解決策では、接合表面全体上のパッドの表面を表す金属密度は、下側チップの場合、約６％（０．９２／３．６２）にすぎない。したがって、シリコン酸化物の広い部分は、相互接続パッド１０４ｂを分離する（図２参照）。パッドの直交配向およびチップの周辺でのそれらの位置のために、酸化物の部分もまた、文献ＵＳ２０１７／１５４８７３のチップの表面において非常に重要である。シリコン酸化物は金属よりも急速に平坦化されるので、そのような構造を有する平坦な接合表面を得ることは困難である。
【００１８】
したがって、ミスアラインメントに対して耐性があり、信頼性があり、作ることが容易であり、かつ許容区間内のミスアラインメントの値が何であれ電気的性能が同一である電子チップのスタックを提供する必要がある。
【００１９】
本発明によれば、この必要性は、
−  第１の面上に行および列に配置されている矩形断面の複数の第１の相互接続パッドを有する、第１のチップであって、第１の相互接続パッドの列は、第１の方向に第１のピッチを有し、第１の相互接続パッドの行は、第１の方向に対して直交する第２の方向に第２のピッチを有する、チップと、
−  第１のチップの第１の面に接合された第２の面上に、行および列に配置されている複数の第２の相互接続パッドを有する、第２のチップであって、第２の相互接続パッドの列は、第１の方向に第３のピッチを有し、第２の相互接続パッドの行は、第２の方向に第４のピッチを有し、第２の相互接続パッドの少なくとも一部は第１の相互接続パッドと接触して第１のチップおよび第２のチップを電気的に結合する、チップと、
を含み、
−  第１の相互接続パッドは、第３のピッチのｍ倍に等しい第１の方向の第１の寸法、および、第４のピッチのｎ倍に等しい第２の方向の第２の寸法を有し、ｍは非ゼロの自然数であり、ｎは非ゼロの自然数であり、
−  同じ行に、および２つの連続する列に属する第１の相互接続パッドは、第３のピッチのｑ倍に等しい第１の距離だけ第１の方向に分離されており、ｑは非ゼロの自然数であり、
−  同じ列に、および２つの連続する行に属する第１の相互接続パッドは、第４のピッチのｒ倍に等しい第２の距離だけ第２の方向に分離されており、ｒは非ゼロの自然数であり、
−  第２の相互接続パッドは、複数のグループにおいて相互接続され、各グループは、
Ｎ＝（ｍ＋ｑ）（ｎ＋ｒ）
となるようにＮ個の相互接続された第２の相互接続パッドを含み、
各グループは、グループの少なくとも１つの第２の相互接続パッドによって、第１の相互接続パッドに電気的に接続される、
電子チップの３Ｄスタックを提供することによって満たされる傾向がある。
【００２０】
第１のチップに属する第１の相互接続パッドごとに、第２のチップの表面上に規則的に分布し電気的に相互接続されたＮ個（Ｎは必ず４以上）の第２の相互接続パッドのグループが提供される。このようにして各第１のパッドに関連する第２のパッドの数を増やすことによって、第２のチップの表面によりよい金属密度を得ることができる。それにより、第２のチップの、その接合前の、準備、とりわけその接合表面の平坦化のステップが容易になる。
【００２１】
第１のパッドと第２のパッドの配置は、寸法が互いにリンクされている（各方向において第１のパッドの寸法と間隔は第２のパッドのピッチの倍数である）行列の形態で、チップ間のミスアラインメントが許容区間または許容ウィンドウと呼ばれるミスアラインメント範囲内に含まれる限り、第１のパッドと関連する第２のパッドのグループとの間の接触表面をさらに保証する。この一定の接触表面は、同じウェハ内で、またはいくつかのウェハ／チップ間で、（許容区間内の）ミスアラインメントの値にかかわらず、同一の電気的性能、および均質な接合エネルギーを得ることを可能にする。その結果、接合の品質、ひいてはスタックの信頼性が向上する。チップ間のミスアラインメントに応じて、第１のパッドと第２のパッドのグループとの間の接触表面は、そのグループの第２のパッドによって全面に広がってもよく、またはそのグループのいくつか（最大Ｎまで）の第２のパッド上に分布してもよい。
【００２２】
本発明の優先的な実施形態では、第１の相互接続パッドの第１の寸法は第３のピッチに等しく、第１の相互接続パッドの第２の寸法は第４のピッチに等しく、第１の距離は第３のピッチに等しく、第２の距離は第４のピッチと等しい。
【００２３】
代替の実施形態では、第１の相互接続パッドの第１の寸法は第３のピッチの２倍に等しく、第１の相互接続パッドの第２の寸法は第４のピッチの２倍に等しく、第１の距離は第３のピッチの２倍に等しく、第２の距離は第４のピッチの２倍に等しい。
【００２４】
本発明によるスタックはまた、個別にまたはそれらの技術的に可能なすべての組み合わせに従って考慮される、以下の特徴のうちの１つまたは複数を有し得る。
【００２５】
好ましくは、第１の相互接続パッドの第１の寸法は、第１のピッチを２で割ったものにさらに等しく、第１の相互接続パッドの第２の寸法は、第２のピッチを２で割ったものにさらに等しい。第１のチップの表面上の金属密度は、その場合２５％に等しい。この構成は、第１および第２の方向のそれぞれにおける金属の均質な分布に対応する。
【００２６】
第１のピッチは、有利には第２のピッチと等しい。その場合、第１のチップの表面上の金属の分布は、第１および第２の方向において同じである。
【００２７】
第２の相互接続パッドは、例えば矩形、円形または八角形の断面を有する。
【００２８】
好ましくは、第２の相互接続パッドは、第３のピッチを２で割ったものに等しい第１の方向の第１の寸法、および、第４のピッチを２で割ったものに等しい第２の方向の第２の寸法を有する。第２のチップの表面上の金属密度は、その場合２５％に等しい。この構成は、第１および第２の方向のそれぞれにおける金属の均質な分布に対応する。
【００２９】
第３のピッチは、有利には第４のピッチに等しい。その場合、第２のチップの表面上の金属の分布は、第１および第２の方向において同じである。
【００３０】
発展形態によれば、第２のチップは、アクティブコンポーネントの層と、アクティブコンポーネントを接続する複数の金属相互接続レベルとを含み、金属相互接続レベルのうちの少なくとも１つは、各グループのＮ個の第２の相互接続パッドを相互接続するように働く。
【００３１】
本発明の他の特徴および利点は、添付の図面を参照しながら、指示的な目的のみであり決して限定するものではないが、以下に与えられる説明からより明らかになるであろう。
【図面の簡単な説明】
【００３２】
【図１】従来技術による電子チップのスタックの第１の例を集積する３Ｄ回路を示す図である。
【図２】従来技術による電子チップのスタックの第２の例で使用される３Ｄ相互接続構造を表す図である。
【図３】従来技術による電子チップのスタックの第３の例で使用される３Ｄ相互接続構造を表す図である。
【図４】本発明の第１の実施形態による電子チップのスタックで使用される３Ｄ相互接続構造を表す図である。
【図５Ａ】異なる値のミスアラインメント状況における図４の３Ｄ相互接続構造を示す図である。
【図５Ｂ】異なる値のミスアラインメント状況における図４の３Ｄ相互接続構造を示す図である。
【図６】本発明の第２の実施形態による電子チップのスタックで使用される３Ｄ相互接続構造を表す図である。
【図７】本発明の第３の実施形態による電子チップのスタックで使用される３Ｄ相互接続構造を表す図である。
【図８】本発明の第４の実施形態による電子チップのスタックで使用される３Ｄ相互接続構造を表す図である。
【発明を実施するための形態】
【００３３】
より明確にするために、すべての図において、同一または類似の要素は同一の参照符号で示されている。
【００３４】
以下の説明において、「３Ｄ相互接続構造」とは、（垂直に）一方が他方の上に積層された２つの電子チップを電気的に接続することを可能にする全ての相互接続パッドを指す。これらの相互接続パッドは各電子チップの一方の面に存在し、それは前面または背面であり得る。電子チップの前面とは、一般にシリコンなどの半導体材料からなる基板の表面を指し、その上にアクティブコンポーネント、例えばトランジスタ、次いで（該当する場合には）パッシブコンポーネントおよび金属相互接続レベルが形成される。電子チップの背面は、前面とは反対側の基板の面である。
【００３５】
２つの電子チップは、好ましくは例えば金属‐金属タイプまたはハイブリッド金属‐誘電タイプの直接接合技術によって（すなわち、接着剤、ワックスまたは低融点合金などの中間化合物を導入せずに、接合界面のレベルで）接合される。接合は、異なる方法、すなわち前面に対する前面、背面に対する背面、または背面に対する前面に従って実施することができる。互いに接合されている２つの面は実質的に平坦であり、それらのトポロジーは一般に１５ｎｍを超えない。（数μｍ程度の）重要なトポロジーを有し、チップ間にポリマーの導入を必要とする（典型的にはマイクロバンプまたはマイクロピラーによる）他の組立技術とは異なり、それらの接合後にチップ間にスペースは存在しない。
【００３６】
図４は、本発明の第１の実施形態による電子チップのスタックの部分断面図である。この図は、２つの電子チップ間の接合界面のレベルで取られており、２つの電子チップ間の電気的接続を確実にする第１の３Ｄ相互接続構造４００を概略的に表している。
【００３７】
３Ｄ相互接続構造４００は、第１の電子チップに属する複数の第１の同一相互接続パッド４０１ａと、第２の電子チップに属する複数の第２の同一相互接続パッド４０１ｂと、を含む。第１の相互接続パッド４０１ａが現れる第１のチップの面は、第２の相互接続パッド４０１ｂを見せる第２のチップの面に接合される。第１の相互接続パッド４０１ａおよび第２の相互接続パッド４０１ｂは、好ましくは金属、例えば銅またはアルミニウムから作られ、そして第１および第２のチップの接合に寄与する。
【００３８】
第２のチップの第２の相互接続パッド４０１ｂ、ならびに第１のチップの第１の相互接続パッド４０１ａは、例えばシリコン酸化物からなる電気的絶縁部分４０２によって互いに離間している。したがって、各チップの接合表面は、誘電材料によって囲まれた金属相互接続パッドから構成される。
【００３９】
第１のチップの第１の相互接続パッド４０１ａは別個であり、行列またはメッシュの形態で行および列に配置されている。第１のパッド４０１ａの列は、図４の断面の第１の方向Ｘに第１のピッチＰＸ１を有する。この第１のピッチＰＸ１は、同じ行に、および２つの連続する列に属する２つのパッド４０１ａの中心を分離する距離に等しい。同様に、第１のパッド４０１ａの行は、第１の方向Ｘに対して直交する、平面の第２の方向Ｙに第２のピッチＰＹ１を有する。この第２のピッチＰＹ１は、同じ列に、および２つの連続する行に属する２つのパッド４０１ａの中心を分離する距離に等しい。言い換えれば、第１の相互接続パッド４０１ａは、第１のチップの表面に周期的な様式で再現されており、これは２つの方向ＸおよびＹにおいてそうである。
【００４０】
第２のチップの第２の相互接続パッド４０１ｂもまた別個であり、行および列に配置されている。第２のパッド４０１ｂの列は、第３のピッチＰＸ２にしたがって第１の方向Ｘに繰り返されるのに対して、第２のパッド４０１ｂの行は、第４のピッチＰＹ２にしたがって第２の方向Ｙに繰り返される。第３および第４のピッチＰＸ２−ＰＹ２は、第２のパッド４０１ｂの中心に対して第１および第２のピッチＰＸ１−ＰＹ１と同様に定義される。
【００４１】
行および列、したがって各チップの表面上の相互接続パッドの数は、チップの接合表面の表面積および所望の相互接続密度に依存する。図４を過度に煩雑にしないために、３列および３行の第１のパッド４０１ａのみが表され、６列および６行の第２のパッド４０１ｂのみが表されている。
【００４２】
図４に示されるように、第１のピッチＰＸ１（第１のパッド４０１ａのＸに沿ったピッチ）は、第２のピッチＰＹ１（第１のパッド４０１ａのＹに沿ったピッチ）と異なっていてもよく、第３のピッチＰＸ２（第２のパッド４０１ｂのＸに沿ったピッチ）は、第４のピッチＰＹ２（第２のパッド４０１ｂのＹに沿ったピッチ）と異なっていてもよい。第１のパッド４０１ａと第２のパッド４０２ｂは、その場合矩形のメッシュの形をしている。
【００４３】
第１の相互接続パッド４０１ａは、接合面の平面において矩形断面を有する。第１の方向Ｘおよび第２の方向Ｙにおける第１のパッド４０１ａの寸法をそれぞれＡＸ１およびＡＹ１と表記する。
【００４４】
第２の相互接続パッド４０１ｂの断面（接合面の平面内）は、任意の形状、例えば矩形（図４参照）、円形または八角形であり得る。第１の方向Ｘおよび第２の方向Ｙにおける第２のパッド４０１ｂの寸法は、それぞれＡＸ２およびＡＹ２で示される。同じ行に属する２つの連続する第２のパッド４０１ｂをＸ方向に分離する距離をＤＸ２と表し、同じ列に属する２つの連続する第２のパッド４０１ｂをＹ方向に分離する距離をＤＹ２と表す。
【００４５】
この第１の実施形態では、第１のパッド４０１ａのＸに沿った寸法ＡＸ１は、第３のピッチＰＸ２に等しく、第１のパッド４０１ａのＹに沿った寸法ＡＹ１は、第４のピッチＰＹ２に等しい。また、同じ行の２つの連続する第１のパッド４０１ａをＸ方向に分離する距離ＤＸ１、すなわち第１のパッド４０１ａの２つの連続する列を分離する絶縁部４０２の幅は、第３のピッチＰＸ２に等しい。同様に、同じ列の２つの連続する第１のパッド４０１ａをＹ方向に分離する距離ＤＹ１、すなわち第１のパッド４０１ａの２つの連続する行を分離する絶縁部４０２の幅は、第４のピッチＰＹ２に等しい。
【００４６】
物理的に分離されているが、第２の相互接続パッド４０１ｂは、Ｎ個のグループによって、好ましくは第２のチップの接合面に平行な面内に位置する金属トラック４０３によって相互接続される。第２の相互接続パッド４０１ｂの各グループは、単一の第１の相互接続パッド４０１ａに電気的に接続されている。この電気的接続を作るために、各グループの少なくとも１つの第２のパッド４０１ｂは、そのグループに関連する第１のパッド４０１ａと直接接触している。グループ内の第２のパッド４０１ｂの数Ｎは、第１のパッド４０１ａの寸法ＡＸ１−ＡＹ１および第１のパッド４０１ａ間の間隔ＤＸ１−ＤＹ１に応じて変化する。一例として、図４の実施形態では、各第１のパッド４０１ａは４つの相互接続された（Ｎ＝４）第２のパッド４０１ｂに接続されている。
【００４７】
好ましくは、第２のチップは、例えばトランジスタなどの（フロントエンドオブラインまたはＦＥＯＬと呼ばれる機能ブロックに属する）アクティブコンポーネントを接続する（バックエンドオブラインまたはＢＥＯＬと呼ばれる機能ブロックまたは技術レベルの組に属する）いくつかの金属相互接続レベルを含む。各グループのＮ個の第２の相互接続パッドを相互接続するために金属相互接続レベルの少なくとも１つが有利に使用される。言い換えれば、第２のパッド４０１ｂを接続する金属トラック４０３は、この金属相互接続レベルに追加される。有利には、金属トラック４０３は、相互接続密度がより低い２つの最終金属相互接続レベル（すなわち、アクティブコンポーネントから最も遠い）に追加される。これら２つの後者のレベルは通常、チップの電力供給ネットワークを作るために使用され、追加の金属トラック４０３の作成はこの供給ネットワークの性能に影響を与えない。
【００４８】
相互接続構造４００の特徴は、関連するグループの各第１のパッド４０１ａとＮ個の第２のパッド４０１ｂとの間の接触表面Ｓが、第１および第２のチップの接合に関連するミスアラインメントが許容区間（またはウィンドウ）の範囲を定めるしきい値を（Ｘに沿って、およびＹに沿って）超えない限り、ミスアラインメントから独立していることである。
【００４９】
図４に示される構成は、２つのチップ間の完全なアラインメント（Ｘに沿った、およびＹに沿ったゼロのミスアラインメント）である。各第１のパッド４０１ａは、それが接続されている第２のパッド４０１ｂのグループの中心にある。接触表面Ｓは、グループの４つの第２のパッド４０１ｂ上に均一な様式で分布している。これは、第２のパッド４０１ｂの表面積に等しい。
【００５０】
図５Ａおよび図５Ｂは、相互接続構造４００の他の２つの構成（チップの接合後）を示しており、チップ間のミスアラインメントはゼロではない。図５Ａの構成、すなわち、Ｘに沿った、およびＹに沿った中程度のミスアラインメントの図の構成において、接触表面Ｓは依然としてグループの４つのパッド上に分布しているが、もはや均一な様式ではない。しかしながら、それでもなお、接触表面Ｓは、図４の構成と同一であり、なぜなら第１のパッド４０１ａから第２のパッド４０１ｂへの接触表面（いわゆる個々の接触表面）の合計が第２のパッド４０１ｂの表面積に等しいからである。図５Ｂの構成、すなわち（許容区間の限度で）Ｘに沿った、およびＹに沿った極端なミスアラインメントの図の構成においては、第１のパッド４０１ａと第２のパッド４０１ｂのグループとの間の接触は、その全表面領域上で、もはや単一の第２のパッド４０１ｂだけに限定されない。したがって、接触表面Ｓは常に同じである。
【００５１】
この一定の接触表面は、２つのチップ間の（許容区間内の）ミスアラインメントの値が何であれ、１つの３Ｄスタックから次の３Ｄスタックへの電気的性能、とりわけそれらの電気抵抗を均質化することを可能にする。これは、使用されるトランスファ技術：ダイ‐トゥ‐ダイ、ダイ‐トゥ‐ウェハ、またはウェハ‐トゥ‐ウェハ、が何であれ、有効である（チップ間のミスアラインメントは、ウェハの一箇所から他箇所へ、とりわけウェハの中心と端部との間で変化し得る）。
【００５２】
一定の接触表面はまた、異なるスタック間の同一の接合エネルギーも意味し、これは、次にスタックを切断する必要があるため、ダイ‐トゥ‐ウェハのトランスファ技術およびウェハ‐トゥ‐ウェハのトランスファ技術の場合に特に有益である。したがって、機械的観点からの３Ｄ回路の信頼性は全体として改善される。
【００５３】
最後に、第２のチップの表面上の金属（第２の相互接続パッド４０１ｂ）の分布は、従来技術の相互接続構造（図２の相互接続パッド１０４ａ参照）において（上側チップについて）得られたものよりも相互接続構造４００においてはるかに良好であることが観察される。これは、各第１のパッド４０１ａが相互接続構造４００において従来技術における単一のパッドの代わりに多数（少なくとも４個）の第２のパッド４０１ｂと関連しているという事実による。この金属のより良好な分布のおかげで、（接合前の）第２のチップの製造、特に化学機械平坦化によるその接合面の平坦化のステップが容易になる。
【００５４】
図６は、本発明の第２の実施形態によるチップのスタックに属する第２の３Ｄ相互接続構造６００を概略的に表す。
【００５５】
第１および第２の相互接続パッド４０１ａ−４０１ｂが方形の断面を有するので、第２の相互接続構造６００は、第１の相互接続構造４００の特定の場合を表す。したがって、第１のパッド４０１ａのＸに沿った寸法ＡＸ１は、第１のパッド４０１ａのＹに沿った寸法ＡＹ１と等しく、第２のパッド４０１ｂのＸに沿った寸法ＡＸ２は、第２のパッド４０１ｂのＹに沿った寸法ＡＹ２と等しい。
【００５６】
図４の構造４００のように、第１のパッド４０１ａのＸに沿った寸法ＡＸ１は、有利には２で割った第１のピッチＰＸ１に等しく、第１のパッド４０１ａのＹに沿った寸法ＡＹ１は、有利には２で割った第２のピッチＰＹ１に等しい。全接合表面上の第１のパッド４０１ａの表面を表す第１のチップの金属密度ｄ１は、その場合２５％に等しい。
【数１】
2019161228.tif 000003
【００５７】
２５％の金属密度ｄ１は、Ｘに沿った、およびＹに沿った金属（パッド４０１ａ）の部分が誘電部（４０２）と同じ幅であるから、第１のチップの準備、より具体的にはその接合面の化学機械平坦化のステップを容易にするための最適な解決策を表す。
【００５８】
これらの幾何学的考察から、第１のピッチＰＸ１は第２のピッチＰＹ１に等しい（したがって第１のパッド４０１ａのメッシュはそれ自体方形である）という結果が生じる。金属の分布は、その場合、行（Ｘ）の方向と列（Ｙ）の方向で同じである。
【００５９】
同様に有利な様式では、第２のパッド４０１ｂのＸに沿った寸法ＡＸ２および第２のパッド４０１ｂのＹに沿った寸法ＡＹ２はそれぞれ、２で割った第３のピッチＰＸ２および２で割った第４のピッチＰＹ２に等しい。第２のチップの表面上の金属密度ｄ２は、その場合それ自体も２５％に等しい。
【数２】
2019161228.tif 000004
【００６０】
したがって、第１のチップについて説明した製造上の利点は、第２のチップにも有効である。比較として、従来技術の相互接続構造（図２参照）における２つのチップのうちの一方（上側チップ）の金属密度は、約６％にすぎない。
【００６１】
これらの幾何学的選択を考慮すると、第３のピッチＰＸ２は、第４のピッチＰＹ２に等しい（したがって、第２の相互接続パッド４０１ｂのメッシュもそれ自体方形である）。
【００６２】
相互接続構造６００においてＸに沿って許される最大のミスアラインメント（以後ＦＸと記す）は、第２のパッド４０１ｂの寸法ＡＸ２の半分に２つの連続する第２のパッド４０１ｂ間の距離ＤＸ２を加えたものに等しい。実際、第１のパッド４０１ａは、隣接するグループの第２のパッド４０１ｂと接触してはならない。したがって、Ｘに沿って許される最大のミスアラインメントは、ここでは第３のピッチＰＸ２の３／４（ＡＸ２＝ＤＸ２＝ＰＸ２／２であるため）、または代わりに第１のピッチＰＸ１の３／８に等しい（ＰＸ１＝ＡＸ１＋ＤＸ１＝２×ＰＸ２であるため）。
【数３】
2019161228.tif 000005
【００６３】
したがって、図６においてゾーン６０１によって表される許容ウィンドウは、第１のピッチＰＸ１の７５％に等しいＸに沿った長さを有する。
【００６４】
Ｙに沿って許される最大のミスアラインメント（ＦＹと表記）は、Ｘに沿って許されるミスアラインメントと同一であり（Ｙに沿った距離、寸法、およびピッチはＸに沿ったものと同じであるため）、すなわちＹに沿った幅の許容ウィンドウは第１のピッチＰＸ１の７５％に等しい。
【００６５】
比較として、従来技術の相互接続構造（図２）では、許容ウィンドウはＸに沿って、およびＹに沿ってピッチ（２×０．９μｍ／３．６μｍ＝０．５）の５０％にすぎない。
【００６６】
したがって、同じ（第１の）ピッチ（すなわち、同じ「機能的」３Ｄ相互接続密度）に対して、本発明による相互接続構造６００は、従来技術の相互接続構造よりも大きなミスアラインメントを許容する。
【００６７】
図７は、本発明の第３の実施形態によるチップのスタックに属する第３の３Ｄ相互接続構造７００を概略的に表す。
【００６８】
第３の相互接続構造７００は、第２の相互接続パッド４０１ｂの形状において、第２の相互接続構造６００とは独特に異なる。第２のパッド４０１ｂの断面は、実際には矩形（図４）または方形（図６）の形状に限定されない。たとえ第２のパッド４０１ｂの断面がＸに沿って、およびＹに沿って対称的でなくても、実際には一定の接触表面Ｓ（許容区間内のどのようなミスアラインメントでも）が得られる。図７の実施形態において、接触表面Ｓは依然として第２のパッド４０１ｂの表面積と等しい。
【００６９】
図８によって表される第４の相互接続構造８００では、第１および第２のパッド４０１ａ−４０１ｂは方形の断面を有し、同じく方形であるメッシュに従って編成されている。したがって、第１のピッチＰＸ１は、第２のピッチＰＹ１と等しく、第３のピッチＰＸ２は、第４のピッチＰＹ２と等しい。第１のパッド４０１ａの（Ｘに沿った）寸法ＡＸ１および（Ｙに沿った）ＡＹ１、ならびに第１のパッド４０１ａを分離する（Ｘに沿った）距離ＤＸ１および（Ｙに沿った）ＤＹ１は、さらに第３の（または第４の）ピッチＰＸ２（＝ＰＹ２）の２倍に等しい。第２のパッド４０１ｂの（Ｘに沿った）寸法ＡＸ２および（Ｙに沿った）ＡＹ２は、２で割った第３のピッチＰＸ２に等しい。金属密度ｄ１およびｄ２は、結果的に２５％に等しい。各グループにおける相互接続された第２のパッドの数Ｎは１６に等しい（それらは４×４行列に従って分布している）。接触表面Ｓは一定であり、許容区間内のミスアラインメントの値にかかわらず、４つの第２のパッド４０１ｂの表面積に等しい。
【００７０】
Ｘ（ＦＸ）に沿って、およびＹ（ＦＹ）に沿って許される最大のミスアラインメントは、２つの連続する第２のパッド４０１ｂ間の距離ＤＸ２の半分に第３のピッチＰＸ２の１倍を加えたもの、すなわち、ここでは第３のピッチＰＸ２の５／４、または代わりに第１のピッチＰＸ１の５／１６（ＰＸ１＝ＡＸ１＋ＤＸ１＝４×ＰＸ２のため）に等しい。
【数４】
2019161228.tif 000006
【００７１】
したがって、図８においてゾーン８０１によって表される許容ウィンドウは、第１のピッチＰＸ１の６２．５％に等しいＸに沿った長さおよびＹに沿った幅を有する。したがって、第４の相互接続構造８００の許容ウィンドウは、第２の相互接続構造６００の許容ウィンドウ（ＦＸ＝ＦＹ＝７５％）よりも小さく広がるが、従来技術による相互接続構造の許容ウィンドウよりもさらに広がる。
【００７２】
より一般的には、以下の基準：
−  第１のパッド４０１ａのＸに沿った寸法ＡＸ１は、第３のピッチＰＸ２のｍ倍に等しく、ｍは第１の非ゼロ自然数である；
−  第１のパッド４０１ａのＹに沿った寸法ＡＹ１は、第４のピッチＰＹ２のｎ倍に等しく、ｎは第２の非ゼロ自然数である；
−  （同一行の）２つの連続する第１のパッド４０１ａをＸ方向に分離する距離ＤＸ１は、第３のピッチＰＸ２のｑ倍に等しく、ｑは第３の非ゼロ自然数である；
−  ２つの連続する第１のパッド４０１ａをＹ方向に分離する距離ＤＹ１は、第４のピッチＰＹ２のｒ倍に等しく、ｒは第４の非ゼロ自然数である；
を満たす瞬間から、図４のタイプの相互接続構造を用いて一定の接触表面Ｓを得ることができる。
【００７３】
自然数ｍ、ｎ、ｑおよびｒは互いに等しくても異なっていてもよい。
【００７４】
各グループにおいて相互接続された第２の相互接続パッド４０１ｂの数Ｎは、以下の式：
Ｎ＝（ｍ＋ｑ）（ｎ＋ｒ）
を満たす。
【００７５】
対応するグループの各第１のパッド４０１ａとＮ個の第２のパッド４０１ｂとの間の接触表面Ｓは、以下の式：
【数５】
2019161228.tif 000007
によって与えられる。Ｓｐａｄは、第２の相互接続パッド４０１ｂの表面積である。
【００７６】
第１の実施形態（図４）、第２の実施形態（図６）および第３の実施形態（図７）では、自然数ｍ、ｎ、ｑおよびｒはすべて１に等しい（ＡＸ１＝ＰＸ２、ＡＹ１＝ＰＹ２、ＤＸ１＝ＰＸ２およびＤＹ１＝ＰＹ２）。前述のように、各グループにおける第２のパッド４０１ｂの数Ｎは４に等しく（Ｎ＝４）、接触表面Ｓは、第２の相互接続パッド４０１ｂの表面積Ｓｐａｄに等しい（Ｓ＝Ｓｐａｄ）。
【００７７】
第４の実施形態（図８）では、自然数ｍ、ｎ、ｑおよびｒはすべて２に等しい（ＡＸ１＝２×ＰＸ２、ＡＹ１＝２×ＰＹ２、ＤＸ１＝２×ＰＸ２およびＤＹ１＝２×ＰＹ２）。各グループにおける第２のパッド４０１ｂの数Ｎは、１６に等しく（Ｎ＝１６）、接触表面積Ｓは、４つの第２のパッド４０１ｂの表面積に等しい（Ｓ＝４×Ｓｐａｄ）。
【００７８】
以下に説明される相互接続構造４００、６００、７００、および８００は、チップの接合（および図５Ａ−５Ｂによって表される）に関連するミスアラインメントを除いて、単一チップ内の相互接続パッドのオフセットを許容する。言い換えれば、第１のパッド４０１ａと第２のパッド４０１ｂのグループとの間の接触表面Ｓは、パッド４０１ａまたは４０１ｂ間の距離が行列内でわずかに変化しても一定のままである。このオフセットは、ウェハ上の位置に応じて可変である（２つの隣接パッド間では低いが、ウェハ上で遠く離れた２つのパッド間では重要であり得る）。それは、例えば、材料の膨張、またはチップの製造工程（とりわけフォトリソグラフィ工程）中のミスアラインメントによる。したがって、３Ｄ相互接続の電気的性能、そしてとりわけそれらの電気抵抗は、同じスタック内で均質である。同じ理由で、接合エネルギーは同じスタック内で均質であり、これはスタックの機械的強度および信頼性を向上させる。
【００７９】
これらの相互接続構造は、第１のパッド４０１ａのピッチの値が何であれ使用することができ、このピッチはスタック内の３Ｄ相互接続の密度を決定するので「機能的」ピッチと呼ばれる。しかしながら、これらの相互接続構造は２μｍ未満の機能的ピッチに対して特に有利であることが証明されている。実際、そのようなピッチでは、３Ｄ相互接続パッドと上側相互接続レベルの金属線とは非常に類似した寸法を有する。一定の接触表面Ｓ、したがって均質な電気抵抗を有することに対する利益は、したがって非常に高い。逆に、機能ピッチが４−５μｍ以上程度では、３Ｄ相互接続パッドはより大きくなり、金属線の抵抗は３Ｄ相互接続パッドの抵抗と比較して大きい。その場合、接触表面Ｓの変動は、２つのチップのアクティブコンポーネントを接続する相互接続部（３Ｄ相互接続、相互接続レベルの金属線およびそれらのレベル間のビア）の全体的な電気的性能に比較的小さく影響する。
【００８０】
本発明による電子チップのスタックの多くの変形および修正は当業者にとって明らかになるであろう。図４、６−８を通して説明された相互接続構造４００、６００、７００および８００の特性は、互いに容易に組み合わせることができる。第２のパッド４０１ｂの形状、パッド４０１ａ−４０１ｂのＸに沿った、およびＹに沿ったピッチ、およびピッチに対するパッド４０１ａ−４０１ｂの寸法に関する特性を組み合わせて、同じ利点から恩恵を受ける新しい３Ｄ相互接続構造を定義することが、とりわけ可能である。
【００８１】
本発明による電子チップのスタックは、少なくとも第１および第２の電子チップを含む。第１の相互接続パッド４０１ａが設けられた第１のチップは、第２の相互接続パッド４０１ｂが設けられた第２のチップ上に配置されていてもよいし、その逆でもよい。３つ以上の電子チップのスタックは２つ以上の３Ｄ相互接続構造を含み、少なくとも１つの電子チップはその２つの面（前面および背面）に相互接続パッドを有する。
【符号の説明】
【００８２】
１１０  基板
１２０  蓋
１００ａ  第１のチップ
１００ｂ  第２のチップ
４００、６００、７００  ８００  相互接続構造
４０１ａ  第１の相互接続パッド
４０１ｂ  第２の相互接続パッド
ＰＸ１  第１のピッチ
ＰＹ１  第２のピッチ
ＰＸ２  第３のピッチ
ＰＹ２  第４のピッチ
【図１】
2019161228.tif 000008
【図２】
2019161228.tif 000009
【図３】
2019161228.tif 000010
【図４】
2019161228.tif 000011
【図５Ａ】
2019161228.tif 000012
【図５Ｂ】
2019161228.tif 000013
【図６】
2019161228.tif 000014
【図７】
2019161228.tif 000015
【図８】
2019161228.tif 000016
【外国語明細書】
2019161228000001.pdf