(57)【要約】【課題】表示品位の劣化を抑制することが可能な表示装置を提供する。【解決手段】基材と、第１導電層と、前記第１導電層と重畳する第２導電層と、を備えた走査線と、前記第１導電層と同一層に位置する第１容量部と、前記第２導電層と同一層に位置し、前記第１容量部と重畳する第２容量部と、前記第１導電層と前記第２導電層との間、及び、前記第１容量部と前記第２容量部との間にそれぞれ位置する第１無機絶縁膜と、前記第２容量部と電気的に接続されたドレイン電極と、前記ドレイン電極と電気的に接続された半導体層と、を備えるスイッチング素子と、前記ドレイン電極と電気的に接続された画素電極と、前記第１容量部と同電位の共通電極と、前記画素電極と前記共通電極との間に位置する電気泳動素子と、を備えた、表示装置。【選択図】  図３
2019191231.tif 000002
【特許請求の範囲】
【請求項１】
基材と、
第１導電層と、前記第１導電層と重畳する第２導電層と、を備えた走査線と、
前記第１導電層と同一層に位置する第１容量部と、
前記第２導電層と同一層に位置し、前記第１容量部と重畳する第２容量部と、
前記第１導電層と前記第２導電層との間、及び、前記第１容量部と前記第２容量部との間にそれぞれ位置する第１無機絶縁膜と、
前記第２容量部と電気的に接続されたドレイン電極と、前記ドレイン電極と電気的に接続された半導体層と、を備えるスイッチング素子と、
前記ドレイン電極と電気的に接続された画素電極と、
前記第１容量部と同電位の共通電極と、
前記画素電極と前記共通電極との間に位置する電気泳動素子と、
を備えた、表示装置。
【請求項２】
さらに、前記半導体層と電気的に接続された信号線と、
前記信号線と前記画素電極との間に位置する有機絶縁膜と、を備え、
前記電気泳動素子は、前記画素電極の外側で前記有機絶縁膜に接着されている、請求項１に記載の表示装置。
【請求項３】
さらに、前記第２容量部と前記半導体層との間に位置し、前記第１無機絶縁膜に接する第２無機絶縁膜と、
前記半導体層と前記ドレイン電極との間に位置し、前記第２無機絶縁膜及び前記有機絶縁膜に接する第３無機絶縁膜と、を備え、
前記第１導電層は、前記基材と前記半導体層との間に位置している、請求項２に記載の表示装置。
【請求項４】
さらに、前記半導体層と同一層に位置し、前記第２容量部と重畳し、前記第１容量部と同電位の第３容量部を備える、請求項３に記載の表示装置。
【請求項５】
さらに、前記第２容量部と前記ドレイン電極との間に位置し、前記第１無機絶縁膜及び前記有機絶縁膜に接する第２無機絶縁膜と、
前記半導体層と前記第１容量部との間に位置し、前記第１無機絶縁膜に接する第３無機絶縁膜と、を備え、
前記半導体層は、前記基材と前記第１導電層との間に位置している、請求項２に記載の表示装置。
【請求項６】
さらに、前記半導体層と同一層に位置し、前記第１容量部と重畳し、前記第２容量部と同電位の第３容量部を備える、請求項５に記載の表示装置。
【請求項７】
基材と、
前記基材上に位置する第１導電層及び第１容量部と、
前記第１導電層及び前記第１容量部を覆う第１無機絶縁膜と、
前記第１無機絶縁膜上に位置し、前記第１導電層と電気的に接続された第２導電層と、
前記第１無機絶縁膜上に位置し、前記第１容量部と重畳する第２容量部と、
前記第２導電層及び前記第２容量部を覆う第２無機絶縁膜と、
前記第２無機絶縁膜上に位置する有機絶縁膜と、
前記有機絶縁膜上に位置する画素電極と、
前記画素電極上に位置し、前記第１容量部と同電位の共通電極と、
前記画素電極と前記共通電極との間に位置する電気泳動素子と、
を備えた、表示装置。
【請求項８】
基材と、
第１導電層と、前記第１導電層と重畳する第２導電層と、を備えた走査線と、
前記第１導電層と同一層に位置する第１容量部と、
前記第２導電層と同一層に位置し、前記第１容量部と重畳する第２容量部と、
前記第１導電層と前記第２導電層との間、及び、前記第１容量部と前記第２容量部との間にそれぞれ位置する第１無機絶縁膜と、
前記第２容量部と電気的に接続されたドレイン電極と、前記ドレイン電極と電気的に接続された半導体層と、を備えるスイッチング素子と、
前記ドレイン電極と電気的に接続された画素電極と、
を備えた、表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、表示装置に関する。
【背景技術】
【０００２】
一例では、素子基板と対向基板との間に、電気泳動素子を挟持した電気泳動表示装置が開示されている。この電気泳動表示装置によれば、表示部のほぼ全面に亘って容量電極が形成され、すべての画素電極が容量電極と重なることが開示されている。このような電気泳動表示装置においては、隣接する画素電極の隙間において、容量電極からの電界が漏れるおそれがある。画素電極間の漏えい電界は、電気泳動素子の誤動作を招き、表示品位の劣化を引き起こすおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２２１０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態の目的は、表示品位の劣化を抑制することが可能な表示装置を提供することにある。
【課題を解決するための手段】
【０００５】
一実施形態によれば、
基材と、
第１導電層と、前記第１導電層と重畳する第２導電層と、を備えた走査線と、
前記第１導電層と同一層に位置する第１容量部と、
前記第２導電層と同一層に位置し、前記第１容量部と重畳する第２容量部と、
前記第１導電層と前記第２導電層との間、及び、前記第１容量部と前記第２容量部との間にそれぞれ位置する第１無機絶縁膜と、
前記第２容量部と電気的に接続されたドレイン電極と、前記ドレイン電極と電気的に接続された半導体層と、を備えるスイッチング素子と、
前記ドレイン電極と電気的に接続された画素電極と、
前記第１容量部と同電位の共通電極と、
前記画素電極と前記共通電極との間に位置する電気泳動素子と、
を備えた、表示装置が提供される。
【図面の簡単な説明】
【０００６】
【図１】図１は、本実施形態の表示装置ＤＳＰの一例を示す平面図である。
【図２】図２は、図１に示した表示装置ＤＳＰの画素ＰＸの第１構成例を示す平面図である。
【図３】図３は、図２に示した画素ＰＸを含む表示装置ＤＳＰのＡ−Ｂ線に沿った断面図である。
【図４】図４は、図２に示した画素ＰＸを含む表示装置ＤＳＰのＣ−Ｄ線に沿った断面図である。
【図５】図５は、図２に示した画素ＰＸを含む表示装置ＤＳＰのＥ−Ｆ線に沿った断面図である。
【図６】図６は、図１に示した表示装置ＤＳＰの画素ＰＸの第２構成例を示す平面図である。
【図７】図７は、図１に示した表示装置ＤＳＰの画素ＰＸの第３構成例を示す平面図である。
【図８】図８は、図７に示した画素ＰＸを含む表示装置ＤＳＰのＧ−Ｈ線に沿った断面図である。
【図９】図９は、図７に示した画素ＰＸを含む表示装置ＤＳＰのＩ−Ｊ線に沿った断面図である。
【図１０】図１０は、図１に示した表示装置ＤＳＰの画素ＰＸの第４構成例を示す断面図である。
【図１１】図１１は、図１に示した表示装置ＤＳＰの画素ＰＸの第５構成例を示す断面図である。
【図１２】図１２は、図１に示した表示装置ＤＳＰの画素ＰＸの第６構成例を示す断面図である。
【図１３】図１３は、図１に示した表示装置ＤＳＰの画素ＰＸの第７構成例を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
【０００８】
図１は、本実施形態の表示装置ＤＳＰの一例を示す平面図である。一例では、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、互いに９０度以外の角度で交差していてもよい。第１方向Ｘ及び第２方向Ｙは、表示装置ＤＳＰを構成する基板の主面と平行な方向に相当し、第３方向Ｚは、表示装置ＤＳＰの厚さ方向に相当する。本明細書において、第３方向Ｚを示す矢印の先端側の位置を上方（あるいは、単に上）と称し、矢印の後端側の位置を下方（あるいは、単に下）と称する。「第１部材の上の第２部材」及び「第１部材の下の第２部材」とした場合、第２部材は、第１部材に接していてもよいし、第１部材から離間していてもよい。また、第３方向Ｚを示す矢印の先端側に表示装置ＤＳＰを観察する観察位置があるものとし、この観察位置から、第１方向Ｘ及び第２方向Ｙで規定されるＸ−Ｙ平面に向かって見ることを平面視という。
【０００９】
表示装置ＤＳＰは、第１基板ＳＵＢ１と、第２基板ＳＵＢ２と、を備えている。画像を表示する表示部ＤＡは、平面視で第１基板ＳＵＢ１及び第２基板ＳＵＢ２が重畳する領域に位置している。表示部ＤＡは、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置された複数の画素ＰＸを備えている。表示部ＤＡの周囲の非表示部ＮＤＡは、額縁状に形成されている。ゲートドライバＧＤ１及びＧＤ２、及び、ソースドライバＳＤは、非表示部ＮＤＡに位置し、第１基板ＳＵＢ１に設けられている。また、給電パッドＰＤは、非表示部ＮＤＡに位置し、第１基板ＳＵＢ１に設けられ、第２基板ＳＵＢ２と重畳している。給電パッドＰＤは、コモン電位の電源ＣＤに接続されている。  
フレキシブル配線基板２は、第１基板ＳＵＢ１に接続されている。ＩＣチップ３は、フレキシブル配線基板２に接続されている。なお、ＩＣチップ３は、第１基板ＳＵＢ１に接続されてもよい。ゲートドライバＧＤ１及びＧＤ２、ソースドライバＳＤ、及び、電源ＣＤは、ＩＣチップ３に内蔵されてもよい。
【００１０】
図２は、図１に示した表示装置ＤＳＰの画素ＰＸの第１構成例を示す平面図である。ここでは、画素ＰＸのうち、図１に示した第１基板ＳＵＢ１が備える主な要素のみを図示している。第１基板ＳＵＢ１は、走査線Ｇ、信号線Ｓ、給電線Ｆ、スイッチング素子ＳＷ、画素電極ＰＥ、及び、容量電極１００を備えている。
【００１１】
走査線Ｇ及び給電線Ｆは、第２方向Ｙに間隔をおいて並び、互いに交差することはない。走査線Ｇは、複数の導電層ＧＡ及びＧＢを備えた多層体によって構成されている。図示した例では、走査線Ｇは、２つの導電層ＧＡ及びＧＢを備えているが、３層以上の導電層を備えていてもよい。導電層ＧＡ及びＧＢは、互いに電気的に接続されており、同電位である。図示した例では、貫通孔ＣＨＧは画素電極ＰＥと画素電極ＰＥ１との間に位置し、導電層ＧＡ及びＧＢは貫通孔ＣＨＧにおいて電気的に接続されている。導電層ＧＡ及びＧＢは、第１方向Ｘに沿って延出し、図１に示したゲートドライバＧＤ１及びＧＤ２のいずれかに接続されている。このような構成により、高精細化に伴って走査線Ｇの幅が小さくなった場合でも、配線抵抗の増加を抑制することができる。しかも、導電層ＧＡ及びＧＢのうちのいずれか一方の導電層が断線したとしても、他方の導電層が断線箇所を電気的に導通させることができ、信頼性の低下を抑制することができる。
【００１２】
給電線Ｆは、本体ＦＭと、容量部ＦＣと、を備えている。本体ＦＭ及び容量部ＦＣは、一体的に形成されている。本体ＦＭは、第１方向Ｘに沿って延出し、図１に示したコモン電位の電源ＣＤに接続されている。容量部ＦＣは、画素ＰＸ内において本体ＦＭよりも第２方向Ｙに拡張されている。容量部ＦＣの幅Ｗ１は、本体ＦＭの幅Ｗ２よりも大きい。ここでの幅は、いずれも第２方向Ｙに沿った長さである。
【００１３】
容量電極１００は、画素ＰＸ内において、島状に形成され、容量部ＦＣと重畳している。容量電極１００は、寄生容量に起因した負荷を軽減するために、走査線Ｇ、信号線Ｓ、及び、スイッチング素子ＳＷのいずれとも重畳していない。容量電極１００の幅Ｗ３は、幅Ｗ１とほぼ同等であり、幅Ｗ２よりも大きい。容量電極１００及び容量部ＦＣは、画素電極ＰＥと重畳している。
【００１４】
信号線Ｓは、第２方向Ｙに沿って延出し、図１に示したソースドライバＳＤに接続されている。信号線Ｓは、走査線Ｇ及び給電線Ｆと交差している。
【００１５】
スイッチング素子ＳＷは、走査線Ｇと信号線Ｓとの交差部に位置している。スイッチング素子ＳＷは、半導体層ＳＣと、ゲート電極ＧＥと、ドレイン電極ＤＥと、を備えている。図示したスイッチング素子ＳＷは、ダブルゲート構造であるが、シングルゲート構造であってもよい。また、スイッチング素子ＳＷは、半導体層ＳＣの上にゲート電極ＧＥが配置されるトップゲート構造であってもよいし、半導体層ＳＣの下にゲート電極ＧＥが配置されるボトムゲート構造であってもよい。
【００１６】
半導体層ＳＣは、信号線Ｓと重畳する端部ＳＣＡと、ドレイン電極ＤＥと重畳する端部ＳＣＢと、を備えている。端部ＳＣＡは、貫通孔ＣＨ１において信号線Ｓと電気的に接続されている。端部ＳＣＢは、貫通孔ＣＨ２においてドレイン電極ＤＥと電気的に接続されている。半導体層ＳＣは、端部ＳＣＡと端部ＳＣＢとの間において、走査線Ｇと交差している。ゲート電極ＧＥは、走査線Ｇのうち、半導体層ＳＣと重畳する領域に相当する。図示した例では、導電層ＧＡがゲート電極ＧＥを含んでいるが、導電層ＧＢがゲート電極ＧＥを含んでいてもよいし、導電層ＧＡ及びＧＢの双方がゲート電極ＧＥを含んでいてもよい。ドレイン電極ＤＥは、島状に形成され、貫通孔ＣＨ３において容量電極１００と電気的に接続されている。
【００１７】
画素電極ＰＥは、画素ＰＸにおいて、容量電極１００、スイッチング素子ＳＷ、走査線Ｇ、信号線Ｓ、及び、給電線Ｆと重畳している。画素電極ＰＥは、貫通孔ＣＨ４においてドレイン電極ＤＥと電気的に接続されている。つまり、画素電極ＰＥは、ドレイン電極ＤＥを介して、容量電極１００と電気的に接続されている。したがって、画素電極ＰＥ及び容量電極１００は、同電位である。図示した例では、画素電極ＰＥは、第１方向Ｘに沿った長さと第２方向Ｙに沿った長さとが等しい正方形状に形成されているが、この例に限らない。画素電極ＰＥは、第１方向Ｘまたは第２方向Ｙに延びた長方形状であってもよいし、その他の多角形であってもよい。
【００１８】
平面視で、容量電極１００のエッジ１００Ｅは、点線で示したように、その全周に亘って、画素電極ＰＥと重畳している。また、容量部ＦＣのエッジＦＣＥは、一点鎖線で示したように、その全周に亘って、画素電極ＰＥと重畳している。つまり、容量電極１００及び容量部ＦＣは、画素電極ＰＥの外側に延出していない。画素電極ＰＥのエッジＰＥＥは、容量電極１００よりも外側に位置している。
【００１９】
図示したように、４つの画素電極ＰＥ１乃至ＰＥ４は、画素電極ＰＥの周囲に配置されている。容量電極１００は、画素電極ＰＥと画素電極ＰＥ１との間、画素電極ＰＥと画素電極ＰＥ２との間、画素電極ＰＥと画素電極ＰＥ３との間、及び、画素電極ＰＥと画素電極ＰＥ４との間のいずれにも存在しない。
【００２０】
図３は、図２に示した画素ＰＸを含む表示装置ＤＳＰのＡ−Ｂ線に沿った断面図である。第１基板ＳＵＢ１は、さらに、基材１０と、絶縁膜１１乃至１４と、を備えている。基材１０は、絶縁性のガラスやポリイミド樹脂などの樹脂によって形成された絶縁基板である。基材１０は、第２基板ＳＵＢ２に対して観察位置の反対側に位置しているため、不透明な基材であってもよいし、透明な基材であってもよい。
【００２１】
導電層ＧＡと一体のゲート電極ＧＥ、及び、本体ＦＭ及び容量部ＦＣを含む給電線Ｆは、基材１０の上に位置し、絶縁膜１１によって覆われている。導電層ＧＡ及び給電線Ｆは、同一層に位置し、同一材料によって形成されている。容量電極１００は、絶縁膜１１の上に位置し、絶縁膜１２によって覆われている。容量電極１００は、絶縁膜１１を介して容量部ＦＣと重畳し、画素ＰＸの容量Ｃ１を形成している。絶縁膜１１は、基材１０及び絶縁膜１２にそれぞれ接している。
【００２２】
導電層ＧＡ、給電線Ｆ、及び、容量電極１００は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、積層構造であってもよい。
【００２３】
半導体層ＳＣは、絶縁膜１２の上に位置し、絶縁膜１３によって覆われている。半導体層ＳＣは、例えば、多結晶シリコン（例えば低温ポリシリコン）によって形成されているが、アモルファスシリコンや酸化物半導体によって形成されてもよい。絶縁膜１２は、絶縁膜１１及び１３にそれぞれ接している。
【００２４】
信号線Ｓ及びドレイン電極ＤＥは、絶縁膜１３の上に位置し、絶縁膜１４によって覆われている。信号線Ｓ及びドレイン電極ＤＥは、同一層に位置し、同一材料によって形成されている。信号線Ｓは、絶縁膜１３を貫通する貫通孔ＣＨ１において、半導体層ＳＣにコンタクトしている。ドレイン電極ＤＥは、絶縁膜１３を貫通する貫通孔ＣＨ２において、半導体層ＳＣにコンタクトしている。また、ドレイン電極ＤＥは、絶縁膜１２及び１３を貫通する貫通孔ＣＨ３において、容量電極１００にコンタクトしている。絶縁膜１３は、絶縁膜１２及び１４にそれぞれ接している。
【００２５】
画素電極ＰＥは、絶縁膜１４の上に位置している。画素電極ＰＥは、絶縁膜１４を貫通する貫通孔ＣＨ４において、ドレイン電極ＤＥにコンタクトしている。画素電極ＰＥは、例えば、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料によって形成された透明電極である。
【００２６】
容量電極１００のエッジ１００Ｅの直上には、画素電極ＰＥが位置している。なお、エッジＰＥＥは、エッジ１００Ｅの直上に位置していてもよい。画素電極ＰＥのエッジＰＥＥの直下においては、絶縁膜１１乃至１４がこの順に積層されている。また、画素電極ＰＥ１と画素電極ＰＥとの間、及び、画素電極ＰＥと画素電極ＰＥ２との間においても、絶縁膜１１乃至１４がこの順に積層されている。
【００２７】
絶縁膜１１、絶縁膜１２、及び、絶縁膜１３は、いずれも、シリコン酸化物（ＳｉＯ）、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）などの無機材料によって形成された無機絶縁膜に相当する。これらの絶縁膜１１、絶縁膜１２、及び、絶縁膜１３は、それぞれが単層構造であってもよいし、積層構造であってもよい。絶縁膜１４は、アクリル樹脂などの有機材料によって形成された有機絶縁膜に相当する。絶縁膜１４は、上記の無機絶縁膜（絶縁膜１１乃至１３）のいずれよりも厚く形成されている。
【００２８】
第２基板ＳＵＢ２は、基材２０と、共通電極ＣＥと、電気泳動素子２１と、を備えている。図示した例では、第２基板ＳＵＢ２は、画素ＰＸを区画する遮光層を備えていない。基材２０は、絶縁性のガラスやポリイミド樹脂などの樹脂によって形成されている。基材２０は、第１基板ＳＵＢ１に対して観察位置側に位置しているため、透明な基材である。共通電極ＣＥは、基材２０と電気泳動素子２１との間に位置している。共通電極ＣＥは、ＩＴＯやＩＺＯなどの透明導電材料によって形成された透明電極である。共通電極ＣＥは、図１に示した非表示部ＮＤＡにおいて、給電パッドＰＤと電気的に接続されている。つまり、共通電極ＣＥは、給電線Ｆ及び容量部ＦＣと同電位である。電気泳動素子２１は、画素電極ＰＥと共通電極ＣＥとの間に位置している。電気泳動素子２１は、Ｘ−Ｙ平面内においてほとんど隙間なく配列された複数のマイクロカプセル３０によって形成されている。
【００２９】
第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、粘着層４０によって貼合されている。図示した例では、粘着層４０は、画素電極ＰＥと電気泳動素子２１との間に位置している。画素電極ＰＥ１と画素電極ＰＥとの間、及び、画素電極ＰＥと画素電極ＰＥ２との間において、電気泳動素子２１は、粘着層４０により絶縁膜１４に接着されている。
【００３０】
マイクロカプセル３０は、例えば２０μｍ〜７０μｍ程度の粒径を有している。１つの画素電極ＰＥと共通電極ＣＥとの間には、複数のマイクロカプセル３０が配置されている。例えば、１辺の長さが百〜数百μｍ程度の矩形状、又は多角形状の画素電極ＰＥの上には、１個〜１０個程度のマイクロカプセル３０が配置されている。  
マイクロカプセル３０は、分散媒３１と、複数の黒色粒子３２と、複数の白色粒子３３と、を備えている。黒色粒子３２及び白色粒子３３は、電気泳動粒子と称される場合もある。マイクロカプセル３０の外殻３４は、例えば、アクリル樹脂等の透明な樹脂によって形成されている。分散媒３１は、マイクロカプセル３０内において、黒色粒子３２及び白色粒子３３を分散させる液体である。黒色粒子３２及び白色粒子３３は、互いに逆極性の電荷を有している。例えば、黒色粒子３２は正に帯電し、白色粒子３３は負に帯電している。なお、マイクロカプセル３０は、黒色粒子３２及び白色粒子３３の他に、赤、緑、青、イエロー、シアン、マゼンタなどの他の色の電気泳動粒子を備えていてもよい。また、上記の他の色の電気泳動粒子は、黒色粒子３２及び白色粒子３３の少なくとも一方と置換されてもよい。
【００３１】
上記構成の電気泳動素子２１において、画素ＰＸが黒を表示する場合、画素電極ＰＥが共通電極ＣＥよりも相対的に高電位に保持される。すなわち、共通電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが正極性に保持される。これにより、正に帯電した黒色粒子３２が共通電極ＣＥに引き寄せられる一方、負に帯電した白色粒子３３が画素電極ＰＥに引き寄せられる。その結果、第２基板ＳＵＢ２の上方から画素ＰＸを観察すると、黒色が視認される。  
一方、画素ＰＸが白を表示する場合、画素電極ＰＥが共通電極ＣＥよりも相対的に低電位に保持される。すなわち、共通電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが負極性に保持される。これにより、負に帯電した白色粒子３３が共通電極ＣＥ側へ引き寄せられる一方、正に帯電した黒色粒子３２が画素電極ＰＥに引き寄せられる。その結果、画素ＰＸを観察すると白色が視認される。
【００３２】
図４は、図２に示した画素ＰＸを含む表示装置ＤＳＰのＣ−Ｄ線に沿った断面図である。導電層ＧＢは、導電層ＧＡの上に重畳している。導電層ＧＢは、絶縁膜１１の上に位置し、絶縁膜１２によって覆われている。導電層ＧＢ及び容量電極１００は、同一層に位置し、同一材料によって形成されている。導電層ＧＡ及びＧＢの各々は、第１方向Ｘに沿って連続的に延出している。導電層ＧＢは、絶縁膜１１を貫通する貫通孔ＣＨＧにおいて導電層ＧＡにコンタクトしている。
【００３３】
図５は、図２に示した画素ＰＸを含む表示装置ＤＳＰのＥ−Ｆ線に沿った断面図である。上記の通り、導電層ＧＡ及び給電線Ｆは、基材１０と絶縁膜１１との間に位置している。また、導電層ＧＡと給電線Ｆとの間においては、絶縁膜１１は、基材１０に接している。導電層ＧＢ及び容量電極１００は、絶縁膜１１と絶縁膜１２との間に位置している。また、導電層ＧＢと容量電極１００との間においては、絶縁膜１２は、絶縁膜１１に接している。絶縁膜１１は、導電層ＧＡと導電層ＧＢとの間に位置するとともに、容量部ＦＣと容量電極１００との間に位置している。
【００３４】
図２乃至図５に示した第１構成例においては、導電層ＧＡは第１導電層に相当し、容量部ＦＣは第１容量部に相当し、導電層ＧＢは第２導電層に相当し、容量電極１００は第２容量部に相当し、絶縁膜１１は第１無機絶縁膜に相当し、絶縁膜１２は第２無機絶縁膜に相当し、絶縁膜１３は第３無機絶縁膜に相当し、絶縁膜１４は有機絶縁膜に相当する。
【００３５】
本実施形態によれば、信頼性を確保するために走査線Ｇが多層化される一方で、走査線Ｇの導電層ＧＡと同一層の容量部ＦＣと、走査線Ｇの導電層ＧＢと同一層の容量電極１００との間で、画素ＰＸに必要な容量Ｃ１が形成される。しかも、容量部ＦＣと画素電極ＰＥとの間には、有機絶縁膜である絶縁膜１４が介在している。このため、容量部ＦＣ及び容量電極１００を、電気泳動素子２１から遠ざけて配置することができる。また、これにより、容量部ＦＣ（あるいは給電線Ｆ）から電気泳動素子２１に影響を及ぼす不所望な電界の漏えいを抑制することができる。また、画素電極ＰＥのエッジＰＥＥの近傍を含む上面ＰＥＡのほぼ全域に亘り、電界強度を均一化することができる。これにより、電気泳動素子２１の誤動作を抑制し、表示品位の劣化を抑制することができる。
【００３６】
また、容量部ＦＣは導電層ＧＡと同一工程で形成され、容量電極１００は導電層ＧＢと同一工程で形成される。このため、容量部ＦＣ及び容量電極１００を形成するために別途の工程が不要となる。  
また、絶縁膜１４と画素電極ＰＥとの間に、別途、容量電極を設ける比較例と対比して、製造工程数が削減され、第１基板ＳＵＢ１の層数が削減される。したがって、製造コストを削減することができる。
【００３７】
次に、他の構成例について説明する。なお、各構成例において、第１構成例と同一の構成については同一の参照符号を付して説明を省略する場合がある。
【００３８】
図６は、図１に示した表示装置ＤＳＰの画素ＰＸの第２構成例を示す平面図である。図６に示した第２構成例は、図２に示した第１構成例と比較して、画素電極ＰＥ１と画素電極ＰＥとの間、及び、画素電極ＰＥと画素電極ＰＥ２との間において、それぞれ給電線Ｆの幅を縮小した点で相違している。給電線Ｆにおいて、画素電極ＰＥと重畳する位置の幅Ｗ４は、容量部ＦＣの幅Ｗ１より小さく、画素電極ＰＥ１と画素電極ＰＥとの間での幅Ｗ２は、幅Ｗ４より小さい。また、画素電極ＰＥと画素電極ＰＥ２との間においても、幅Ｗ２は、幅Ｗ４より小さい。  
このような第２構成例によれば、上記の第１構成例と同様の効果が得られる。さらに、たとえ隣接する画素電極間の給電線Ｆから電界が漏えいしたとしても、給電線Ｆの幅が縮小されているため、電気泳動素子２１への電界の影響を低減することができる。
【００３９】
図７は、図１に示した表示装置ＤＳＰの画素ＰＸの第３構成例を示す平面図である。図７に示した第３構成例は、図２に示した第１構成例と比較して、容量電極１００と重畳する容量部ＦＡＣ及びＦＢＣを備える点で相違している。給電線ＦＡは、図２に示した給電線Ｆに相当し、本体ＦＡＭ及び容量部ＦＡＣを備えている。給電線ＦＢは、給電線ＦＡと重畳し、本体ＦＢＭ及び容量部ＦＢＣを備えている。本体ＦＢＭは本体ＦＡＭと重畳し、容量部ＦＢＣは容量電極１００と重畳している。給電線ＦＡ及びＦＢは、いずれも図１に示した電源ＣＤに接続されている。つまり、容量部ＦＡＣは、容量部ＦＢＣと同電位である。容量部ＦＡＣ、容量電極１００、及び、容量部ＦＢＣは、いずれも画素電極ＰＥと重畳している。
【００４０】
図８は、図７に示した画素ＰＸを含む表示装置ＤＳＰのＧ−Ｈ線に沿った断面図である。給電線ＦＢは、給電線ＦＡの上に重畳している。容量電極１００は、給電線ＦＡと給電線ＦＢとの間に位置している。容量電極１００は容量部ＦＡＣの上に重畳し、容量部ＦＢＣは容量電極１００の上に重畳している。
【００４１】
給電線ＦＢは、絶縁膜１２の上に位置し、絶縁膜１３によって覆われている。給電線ＦＢは、図３に示した半導体層ＳＣと同一層に位置しているが、半導体層ＳＣから離間している。一例では、給電線ＦＢは、半導体層ＳＣと同一材料によって形成されており、多結晶シリコンによって形成されている。なお、給電線ＦＢは、半導体層ＳＣよりも低抵抗な導電材料によって形成されてもよい。図示した例では、容量部ＦＢＣは、給電線ＦＢの一部として形成されているが、この例に限らない。例えば、容量部ＦＢＣは、画素ＰＸ毎に島状に形成され、容量部ＦＡＣと電気的に接続されていてもよい。
【００４２】
図９は、図７に示した画素ＰＸを含む表示装置ＤＳＰのＩ−Ｊ線に沿った断面図である。絶縁膜１１は、導電層ＧＡと導電層ＧＢとの間に位置するとともに、容量部ＦＡＣと容量電極１００との間に位置している。絶縁膜１２は、容量電極１００と容量部ＦＢＣとの間に位置している。容量電極１００は、絶縁膜１１を介して容量部ＦＡＣと重畳し、画素ＰＸの容量Ｃ１を形成している。さらに、容量部ＦＢＣは、絶縁膜１２を介して容量電極１００と重畳し、画素ＰＸの容量Ｃ２を形成している。
【００４３】
図７乃至図９に示した第３構成例においては、容量部ＦＡＣは第１容量部に相当し、容量電極１００は第２容量部に相当し、容量部ＦＢＣは第３容量部に相当する。  
このような第３構成例によれば、上記の第１構成例と同様の効果が得られる。さらに、各画素ＰＸにおいて、容量部ＦＡＣと容量電極１００との間の容量Ｃ１に加えて、容量電極１００と容量部ＦＢＣとの間の容量Ｃ２を形成することができる。容量Ｃ１及びＣ２は、多層の導電層によって形成されるため、画素ＰＸのサイズが小さい場合であっても、より大きな容量を形成することができる。
【００４４】
図１０は、図１に示した表示装置ＤＳＰの画素ＰＸの第４構成例を示す断面図である。図１０に示した第４構成例は、図３に示した第１構成例と比較して、スイッチング素子ＳＷがトップゲート構造である点で相違している。すなわち、半導体層ＳＣは、基材１０と絶縁膜１１との間に位置している。なお、基材１０と半導体層ＳＣとの間に、他の絶縁膜が介在していてもよい。走査線である導電層ＧＡと一体のゲート電極ＧＥは、絶縁膜１１と絶縁膜１２との間に位置している。容量部ＦＣは、絶縁膜１１と絶縁膜１２との間に位置している。容量電極１００は、絶縁膜１２と絶縁膜１３との間に位置している。信号線Ｓ及びドレイン電極ＤＥは、絶縁膜１３と絶縁膜１４との間に位置している。
【００４５】
信号線Ｓは、絶縁膜１１乃至１３を貫通する貫通孔ＣＨ１において半導体層ＳＣにコンタクトしている。ドレイン電極ＤＥは、絶縁膜１１乃至１３を貫通する貫通孔ＣＨ２において半導体層ＳＣにコンタクトしている。また、ドレイン電極ＤＥは、絶縁膜１３を貫通する貫通孔ＣＨ３において容量電極１００にコンタクトしている。容量Ｃ１は、絶縁膜１２を介して対向する容量部ＦＣと容量電極１００との間に形成される。その他の構成については、第１構成例と同一である。
【００４６】
第４構成例においては、絶縁膜１２は第１無機絶縁膜に相当し、絶縁膜１３は第２無機絶縁膜に相当し、絶縁膜１１は第３無機絶縁膜に相当し、絶縁膜１４は有機絶縁膜に相当する。  
このような第４構成例においても、上記の第１構成例と同様の効果が得られる。
【００４７】
図１１は、図１に示した表示装置ＤＳＰの画素ＰＸの第５構成例を示す断面図である。図１１に示した第５構成例は、図１０に示した第４構成例と比較して、半導体層ＳＣが容量部ＦＢＣを備える点で相違している。容量部ＦＢＣは、画素ＰＸ毎に島状に形成され、基材１０と絶縁膜１１との間に位置している。ドレイン電極ＤＥは、貫通孔ＣＨ２において容量部ＦＢＣにコンタクトし、また、貫通孔ＣＨ３において容量電極１００にコンタクトしている。つまり、容量部ＦＢＣ及び容量電極１００は、ドレイン電極ＤＥを介して互いに電気的に接続されており、同電位である。容量部ＦＡＣは、容量部ＦＢＣと容量電極１００との間に位置している。容量Ｃ１は、絶縁膜１２を介して対向する容量部ＦＡＣと容量電極１００との間に形成される。また、容量Ｃ２は、絶縁膜１１を介して対向する容量部ＦＢＣと容量電極１００との間に形成される。その他の構成については、第１構成例と同一である。
【００４８】
このような第５構成例においても、上記の第３構成例と同様に、一画素あたりの容量を増大することができる。
【００４９】
図１２は、図１に示した表示装置ＤＳＰの画素ＰＸの第６構成例を示す断面図である。第６構成例では、走査線Ｇは、単層構造である。すなわち、走査線Ｇと一体のゲート電極ＧＥ、及び、容量部ＦＣを含む給電線Ｆは、基材１０と絶縁膜１１との間に位置している。半導体層ＳＣ及び容量電極１００は、絶縁膜１１と絶縁膜１２との間に位置している。容量電極１００は、半導体層ＳＣから離間している。信号線Ｓ及びドレイン電極ＤＥは、絶縁膜１２と絶縁膜１３との間に位置している。容量電極１００は、ドレイン電極ＤＥを介して画素電極ＰＥと電気的に接続されている。絶縁膜１１及び１２は無機絶縁膜であり、絶縁膜１３は有機絶縁膜である。容量Ｃ１は、絶縁膜１１を介して対向する容量部ＦＣと容量電極１００との間に形成される。  
このような第６構成例においても、上記の第１構成例と同様の効果が得られる。また、第１構成例と比較して、第１基板ＳＵＢ１において、１つの導電層、及び、１つの絶縁層を省略することができる。
【００５０】
図１３は、図１に示した表示装置ＤＳＰの画素ＰＸの第７構成例を示す断面図である。図１３に示した第７構成例は、図１２に示した第６構成例と比較して、容量電極１００が半導体層ＳＣと一体的に形成されている点で相違している。このような第７構成例においても、容量Ｃ１は、絶縁膜１１を介して対向する容量部ＦＣと容量電極１００との間に形成され、第６構成例と同様の効果が得られる。
【００５１】
以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な表示装置を提供することができる。
【００５２】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００５３】
本明細書にて開示した構成から得られる表示装置の一例を以下に付記する。  
（１）
基材と、
第１導電層と、前記第１導電層と重畳する第２導電層と、を備えた走査線と、
前記第１導電層と同一層に位置する第１容量部と、
前記第２導電層と同一層に位置し、前記第１容量部と重畳する第２容量部と、
前記第１導電層と前記第２導電層との間、及び、前記第１容量部と前記第２容量部との間にそれぞれ位置する第１無機絶縁膜と、
前記第２容量部と電気的に接続されたドレイン電極と、前記ドレイン電極と電気的に接続された半導体層と、を備えるスイッチング素子と、
前記ドレイン電極と電気的に接続された画素電極と、
前記第１容量部と同電位の共通電極と、
前記画素電極と前記共通電極との間に位置する電気泳動素子と、
を備えた、表示装置。
（２）
さらに、前記半導体層と電気的に接続された信号線と、
前記信号線と前記画素電極との間に位置する有機絶縁膜と、を備え、
前記電気泳動素子は、前記画素電極の外側で前記有機絶縁膜に接着されている、（１）に記載の表示装置。
（３）
さらに、前記第２容量部と前記半導体層との間に位置し、前記第１無機絶縁膜に接する第２無機絶縁膜と、
前記半導体層と前記ドレイン電極との間に位置し、前記第２無機絶縁膜及び前記有機絶縁膜に接する第３無機絶縁膜と、を備え、
前記第１導電層は、前記基材と前記半導体層との間に位置している、（２）に記載の表示装置。
（４）
さらに、前記半導体層と同一層に位置し、前記第２容量部と重畳し、前記第１容量部と同電位の第３容量部を備える、（３）に記載の表示装置。
（５）
さらに、前記第２容量部と前記ドレイン電極との間に位置し、前記第１無機絶縁膜及び前記有機絶縁膜に接する第２無機絶縁膜と、
前記半導体層と前記第１容量部との間に位置し、前記第１無機絶縁膜に接する第３無機絶縁膜と、を備え、
前記半導体層は、前記基材と前記第１導電層との間に位置している、（２）に記載の表示装置。
（６）
さらに、前記半導体層と同一層に位置し、前記第１容量部と重畳し、前記第２容量部と同電位の第３容量部を備える、（５）に記載の表示装置。
（７）
前記第１容量部及び前記第２容量部の各々のエッジは、全周に亘って前記画素電極と重畳している、（１）に記載の表示装置。
（８）
さらに、前記走査線と同一方向に沿って延出した給電線を備え、
前記給電線は、前記第１容量部を含む、（１）に記載の表示装置。
（９）
前記給電線は、前記画素電極と重畳する位置で第１幅を有し、前記画素電極の外側で第２幅を有し、
前記第１幅は、前記第１容量部の幅より小さく、
前記第２幅は、前記第１幅より小さい、（８）に記載の表示装置。
（１０）
基材と、
前記基材上に位置する第１導電層及び第１容量部と、
前記第１導電層及び前記第１容量部を覆う第１無機絶縁膜と、
前記第１無機絶縁膜上に位置し、前記第１導電層と電気的に接続された第２導電層と、
前記第１無機絶縁膜上に位置し、前記第１容量部と重畳する第２容量部と、
前記第２導電層及び前記第２容量部を覆う第２無機絶縁膜と、
前記第２無機絶縁膜上に位置する有機絶縁膜と、
前記有機絶縁膜上に位置する画素電極と、
前記画素電極上に位置し、前記第１容量部と同電位の共通電極と、
前記画素電極と前記共通電極との間に位置する電気泳動素子と、
を備えた、表示装置。
（１１）
前記電気泳動素子は、前記画素電極の外側で前記有機絶縁膜に接着されている、（１０）に記載の表示装置。
（１２）
さらに、第２無機絶縁膜上に位置し、前記第２容量部と重畳し、前記第１容量部と同電位の第３容量部と、
前記第２無機絶縁膜と前記有機絶縁膜との間に位置し、前記第３容量部を覆う第３無機絶縁膜と、を備える、（１０）に記載の表示装置。
（１３）
さらに、前記基材上に位置し、前記第１容量部と重畳し、前記第２容量部と同電位の第３容量部と、
前記基材と前記第１無機絶縁膜との間に位置し、前記第３容量部を覆う第３無機絶縁膜と、を備える、（１０）に記載の表示装置。
（１４）
基材と、
第１導電層と、前記第１導電層と重畳する第２導電層と、を備えた走査線と、
前記第１導電層と同一層に位置する第１容量部と、
前記第２導電層と同一層に位置し、前記第１容量部と重畳する第２容量部と、
前記第１導電層と前記第２導電層との間、及び、前記第１容量部と前記第２容量部との間にそれぞれ位置する第１無機絶縁膜と、
前記第２容量部と電気的に接続されたドレイン電極と、前記ドレイン電極と電気的に接続された半導体層と、を備えるスイッチング素子と、
前記ドレイン電極と電気的に接続された画素電極と、
を備えた、表示装置。
（１５）
さらに、前記第２容量部と前記半導体層との間に位置し、前記第１無機絶縁膜に接する第２無機絶縁膜と、
前記半導体層と前記ドレイン電極との間に位置し、前記第２無機絶縁膜及び前記有機絶縁膜に接する第３無機絶縁膜と、を備え、
前記第１導電層は、前記基材と前記半導体層との間に位置している、（１４）に記載の表示装置。
（１６）
さらに、前記半導体層と同一層に位置し、前記第２容量部と重畳し、前記第１容量部と同電位の第３容量部を備える、（１５）に記載の表示装置。
（１７）
さらに、前記第２容量部と前記ドレイン電極との間に位置し、前記第１無機絶縁膜及び前記有機絶縁膜に接する第２無機絶縁膜と、
前記半導体層と前記第１容量部との間に位置し、前記第１無機絶縁膜に接する第３無機絶縁膜と、を備え、
前記半導体層は、前記基材と前記第１導電層との間に位置している、（１４）に記載の表示装置。
（１８）
さらに、前記半導体層と同一層に位置し、前記第１容量部と重畳し、前記第２容量部と同電位の第３容量部を備える、（１７）に記載の表示装置。
【符号の説明】
【００５４】
ＤＳＰ…表示装置
Ｇ…走査線  ＧＡ…導電層  ＧＢ…導電層
Ｆ…給電線  ＦＣ…容量部
ＦＡ…給電線  ＦＡＣ…容量部
ＦＢ…給電線  ＦＢＣ…容量部
１００…容量電極
ＰＥ…画素電極  ＣＥ…共通電極  ２１…電気泳動素子
【図１】
2019191231.tif 000003
【図２】
2019191231.tif 000004
【図３】
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【図４】
2019191231.tif 000006
【図５】
2019191231.tif 000007
【図６】
2019191231.tif 000008
【図７】
2019191231.tif 000009
【図８】
2019191231.tif 000010
【図９】
2019191231.tif 000011
【図１０】
2019191231.tif 000012
【図１１】
2019191231.tif 000013
【図１２】
2019191231.tif 000014
【図１３】
2019191231.tif 000015