(57)【要約】【課題】めっき膜と配線層との密着性を改善することができる半導体装置を提供する。【解決手段】一実施形態に係る半導体装置の製造方法は、半導体基板の上に、表面が酸化膜により被覆された配線層を形成する工程と、酸化膜の一部をドライエッチングで除去することにより、配線層の一部を露出させる第１開口を酸化膜に形成する工程と、配線層を覆い、第１開口に通じる第２開口が設けられ、かつ絶縁性の樹脂材料により構成されるパッシベーション膜を形成する工程と、第１開口及び第２開口から露出する配線層の上にめっき膜を成長させる工程とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板の上に、表面が酸化膜により被覆された配線層を形成する工程と、
前記酸化膜の一部をドライエッチングで除去することにより、前記配線層の一部を露出させる第１開口を前記酸化膜に形成する工程と、
前記配線層を覆い、前記第１開口に通じる第２開口が設けられ、かつ絶縁性の樹脂材料により構成されるパッシベーション膜を形成する工程と、
前記第１開口及び前記第２開口から露出する前記配線層の上にめっき膜を成長させる工程とを備える、半導体装置の製造方法。
【請求項２】
前記樹脂材料は、感光性であり、
前記第２開口は、フォトリソグラフィにより形成される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記樹脂材料は、ポリイミドである、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記配線層は、１５０℃以上の温度においてスパッタリングを行うことにより形成される、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板の上に、コンタクトホールが設けられた層間絶縁膜を形成する工程と、
前記コンタクトホール内に前記半導体基板と前記配線層とを電気的に接続するコンタクトプラグを形成する工程とをさらに備え、
前記コンタクトプラグを形成する工程は、前記コンタクトホールからはみ出した前記コンタクトプラグを構成する材料を除去する工程を有する、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記コンタクトホールからはみ出した前記コンタクトプラグを構成する材料を除去する工程は、エッチバックにより行われる、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記表面に位置する前記配線層の結晶粒のうち、＜１１１＞面からのずれが５°以下の結晶配向を有するものの比率は、４０パーセント以上である、請求項４に記載の半導体装置の製造方法。
【請求項８】
前記ドライエッチングを行う時間は、２０分以上４０分以下である、請求項４に記載の半導体装置の製造方法。
【請求項９】
前記表面に位置する前記配線層の結晶粒のうち、＜１１１＞面からのずれが５°以下の結晶配向を有するものの比率は、７０パーセント以上である、請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記配線層の厚さは、１μｍ以上である、請求項１に記載の半導体装置の製造方法。
【請求項１１】
前記めっき膜は、無電解めっき膜である、請求項１に記載の半導体装置の製造方法。
【請求項１２】
前記めっき膜は、無電解ニッケルめっき膜である、請求項１に記載の半導体装置の製造方法。
【請求項１３】
前記第１開口は、無機材料により構成される絶縁膜をマスクとしてエッチングを行うことにより形成される、請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、特開２０１７−６９４１２号公報（特許文献１）に記載の半導体装置が知られている。特許文献１に記載の半導体装置は、半導体基板と、配線層と、パッシベーション膜と、めっき膜とを有している。配線層は、半導体基板の上に配置されている。配線層は、アルミニウム（Ａｌ）を含有している。パッシベーション膜は、配線層を覆うように配置されている。パッシベーション膜には、開口が設けられている。パッシベーション膜は、絶縁性の樹脂材料により構成されている。開口からは、配線層が露出している。開口から露出している配線層の上には、めっき膜が配置されている。
【０００３】
特許文献１に記載の半導体装置の製造工程においては、第１に、配線層の形成が行われる。第２に、パッシベーション膜の形成が行われる。第３に、パッシベーション膜に設けられた開口から露出する配線層の上に、めっき膜の成長が行われる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１７−６９４１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
配線層は、スパッタリング等により成膜した配線層を構成する材料を、フォトリソグラフィ及びエッチングでパターンニングすることにより形成される。フォトリソグラフィに用いられるフォトレジストはアッシングにより除去されるが、この際に、配線層の表面が酸化される。そのため、配線層の表面は、酸化膜により被覆されている。
【０００６】
この酸化膜は、配線層の上にめっき膜を成長させる際の阻害要因となる。この酸化膜の除去を行うために、パッシベーション膜に設けられた開口を介して酸化膜のドライエッチングを行うことが考えられる。しかしながら、かかるドライエッチングの際に、パッシベーション膜から炭素が発生し、配線層の上に再付着するおそれがある。この配線層の上に再付着した炭素は、配線層の上にめっき膜を成長させる際の阻害要因となる。
【０００７】
めっき膜成長の阻害要因があると、配線層とめっき膜との密着性が不十分となるおそれがある。配線層とめっき膜との密着性が不十分であると、めっき膜にワイヤボンディング等を行う際に、めっき膜が配線層から剥離してしまうおそれがある。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施形態に係る半導体装置の製造方法は、配線層を形成する工程と、第１開口を形成する工程と、パッシベーション膜を形成する工程と、めっき膜を成長させる工程とを備える。配線層を形成する工程においては、半導体基板の上に、表面が酸化膜により被覆された配線層を形成される。第１開口を形成する工程においては、酸化膜の一部をドライエッチングで除去することにより、配線層の一部を露出させる第１開口が、酸化膜に形成される。パッシベーション膜を形成する工程においては、配線層を覆い、第１開口に通じる第２開口が設けられ、かつ絶縁性の樹脂材料により構成されるパッシベーション膜を形成される。めっき膜を成長させる工程においては、第１開口及び第２開口から露出する配線層の上にめっき膜を成長する。
【発明の効果】
【００１０】
一実施形態に係る半導体装置の製造方法によると、めっき膜と配線層との密着性を改善することができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態に係る半導体装置の平面図である。
【図２】ソースパッド直下における第１実施形態に係る半導体装置の断面図である。
【図３】図２の拡大断面図である。
【図４】ゲートパッド直下における第１実施形態に係る半導体装置の断面図である。
【図５】図４の拡大断面図である。
【図６】第１実施形態に係る半導体装置の製造工程を示す工程図である。
【図７】フロントエンド工程での第１実施形態に係る半導体装置のソースパッド直下における断面図である。
【図８】フロントエンド工程での第１実施形態に係る半導体装置のゲートパッド直下における断面図である。
【図９】層間絶縁膜形成工程での第１実施形態に係る半導体装置のソースパッド直下における断面図である。
【図１０】層間絶縁膜形成工程での第１実施形態に係る半導体装置のゲートパッド直下における断面図である。
【図１１】コンタクトプラグ形成工程での第１実施形態に係る半導体装置のソースパッド直下における断面図である。
【図１２】コンタクトプラグ形成工程での第１実施形態に係る半導体装置のゲートパッド直下における断面図である。
【図１３】配線層形成工程での第１実施形態に係る半導体装置のソースパッド直下における断面図である。
【図１４】配線層形成工程での第１実施形態に係る半導体装置のゲートパッド直下における断面図である。
【図１５】第１パッシベーション膜形成工程での第１実施形態に係る半導体装置のソースパッド直下における断面図である。
【図１６】第１パッシベーション膜形成工程での第１実施形態に係る半導体装置のゲートパッド直下における断面図である。
【図１７】第１開口形成工程での第１実施形態に係る半導体装置のソースパッド直下における断面図である。
【図１８】第１開口形成工程での第１実施形態に係る半導体装置のゲートパッド直下における断面図である。
【図１９】第２開口形成工程での第１実施形態に係る半導体装置のソースパッド直下における断面図である。
【図２０】第２開口形成工程での第１実施形態に係る半導体装置のゲートパッド直下における断面図である。
【図２１】第２パッシベーション膜形成工程での第１実施形態に係る半導体装置のソースパッド直下における断面図である。
【図２２】第２パッシベーション膜形成工程での第１実施形態に係る半導体装置のゲートパッド直下における断面図である。
【図２３】第１実施形態に係る半導体装置の配線層表面における結晶配向を示すグラフである。
【図２４】第２実施形態に係る半導体装置の配線層表面における結晶配向を示すグラフである。
【発明を実施するための形態】
【００１２】
図面を参照して、実施形態の詳細を説明する。以下の図面においては、同一又は相当する部分に同一の参照番号を付し、その説明は繰り返さない。
【００１３】
（第１実施形態）
以下に、第１実施形態に係る半導体装置の構成を説明する。
【００１４】
第１実施形態に係る半導体装置は、例えばトレンチゲート型のパワーＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）である。但し、第１実施形態に係る半導体装置は、これに限られるものではない。第１実施形態に係る半導体装置は、プレーナゲート型のパワーＭＯＳＦＥＴであってもよい。第１実施形態に係る半導体装置は、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）であってもよい。
【００１５】
図１に示すように、第１実施形態に係る半導体装置は、ゲートパッドＧＰと、ソースパッドＳＰとを有している。また、図２及び図３に示すように、第１実施形態に係る半導体装置は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＯと、ゲート電極ＧＥと、層間絶縁膜ＩＬＤと、コンタクトプラグＣＰと、配線層ＷＬ１と、配線層ＷＬ２と、第１パッシベーション膜ＰＶ１と、第２パッシベーション膜ＰＶ２と、めっき膜ＰＬ１と、めっき膜ＰＬ２とを有している。
【００１６】
半導体基板ＳＵＢは、例えばシリコン（Ｓｉ）の単結晶により形成されている。半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳとを有している。第２面ＳＳは、第１面ＦＳの反対面である。
【００１７】
半導体基板ＳＵＢは、ソース領域ＳＲと、ドレイン領域ＤＲＡと、ドリフト領域ＤＲＩと、ボディ領域ＢＲとを有している。ソース領域ＳＲは、第１面ＦＳに配置されている。ドレイン領域ＤＲＡは、第２面ＳＳに配置されている。ドリフト領域ＤＲＩは、ドレイン領域ＤＲＡの第１面ＦＳ側に配置されている。ボディ領域ＢＲは、ドレイン領域ＤＲＡとソース領域ＳＲに挟み込まれるように配置されている。
【００１８】
第１面ＦＳには、溝ＴＲが設けられている。溝ＴＲは、第１面ＦＳから第２面ＳＳに向かって延びている。溝ＴＲは、ドリフト領域ＤＲＩに達するように延びている。このことを別の観点からいえば、溝ＴＲの側壁からは、ソース領域ＳＲ、ボディ領域ＢＲ及びドリフト領域ＤＲＩが露出している。
【００１９】
ソース領域ＳＲ、ドレイン領域ＤＲＡ及びドリフト領域ＤＲＩは、第１導電型である。ボディ領域ＢＲは、第２導電型である。第２導電型は、第１導電型とは反対の導電型である。例えば、第１導電型がｎ型である場合、第２導電型はｐ型である。
【００２０】
溝ＴＲの側壁及び底壁の上には、ゲート絶縁膜ＧＯが配置されている。ゲート絶縁膜ＧＯは、例えば二酸化珪素（ＳｉＯ２）により形成されている。溝ＴＲ内には、ゲート電極ＧＥが配置されている。より具体的には、ゲート電極ＧＥと溝ＴＲの側壁及び底壁との間には、ゲート絶縁膜ＧＯが挟み込まれている。このことを別の観点からいえば、ゲート電極ＧＥは、ソース領域ＳＲ及びドリフト領域ＤＲＩにより挟み込まれているボディ領域ＢＲ（溝ＴＲの側壁から露出しているボディ領域ＢＲ）と、ゲート絶縁膜ＧＯにより絶縁されながら対向している。ゲート電極ＧＥは、例えば不純物がドープされた多結晶のＳｉにより形成されている。
【００２１】
ソース領域ＳＲ、ボディ領域ＢＲ、ドリフト領域ＤＲＩ、ドレイン領域ＤＲＡ、ゲート絶縁膜ＧＯ及びゲート電極ＧＥは、トレンチゲート型のＭＯＳＦＥＴを構成している。
【００２２】
層間絶縁膜ＩＬＤは、第１面ＦＳの上に配置されている。層間絶縁膜ＩＬＤは、例えばＳｉＯ２により形成されている。層間絶縁膜ＩＬＤ中には、コンタクトホールＣＨが設けられている。ソース領域ＳＲは、コンタクトホールＣＨを介して、層間絶縁膜ＩＬＤから露出している。
【００２３】
コンタクトプラグＣＰは、層間絶縁膜ＩＬＤ中に配置されている。より具体的には、コンタクトプラグＣＰは、コンタクトホールＣＨ中に埋め込まれている。コンタクトプラグＣＰは、例えばタングステン（Ｗ）により形成されている。コンタクトプラグＣＰは、一方端において、ソース領域ＳＲに電気的に接続されている。コンタクトプラグＣＰは、他方端において、配線層ＷＬ１に電気的に接続されている。コンタクトプラグＣＰの他方端には、中央付近において、一方端側に向かって窪んでいる部分がある。なお、図示していないが、配線層ＷＬ２とゲート電極ＧＥとは、コンタクトプラグＣＰにより電気的に接続されている。
【００２４】
配線層ＷＬ１は、ソース配線である。配線層ＷＬ１は、層間絶縁膜ＩＬＤの上に配置されている。配線層ＷＬ１は、Ａｌを含有していることが好ましい。配線層ＷＬ１は、Ａｌ又はＡｌ合金により形成されている。配線層ＷＬ１を構成しているＡｌ合金は、例えばＡｌＣｕ合金である。配線層ＷＬ１を構成しているＡｌ合金は、ＡｌＳｉ合金又はＡｌＳｉＣｕ合金であってもよい。
【００２５】
配線層ＷＬ１の表面は、酸化膜ＯＸにより被覆されている。ここで、配線層ＷＬ１の表面とは、配線層ＷＬ１の層間絶縁膜ＩＬＤとは反対側の面である。酸化膜ＯＸは、配線層ＷＬ１を構成する材料の酸化物である。配線層ＷＬ１がＡｌを含有している場合、酸化膜ＯＸは、Ａｌの酸化物により構成されている。酸化膜ＯＸは、開口ＯＰ１を有している。配線層ＷＬ１は、開口ＯＰ１を介して、酸化膜ＯＸから露出している。
【００２６】
配線層ＷＬ１は、例えばスパッタ膜である。スパッタ膜とは、スパッタリングにより形成される膜である。配線層ＷＬ１は、厚さＴを有している。厚さＴは、１μｍ以上であることが好ましい。
【００２７】
表面にある配線層ＷＬ１の結晶粒のうち、＜１１１＞面からのずれが５°以下の結晶配向を有するものの比率は、４０パーセント以上であることが好ましい。＜１１１＞面からのずれは、配線層ＷＬ１の表面にある結晶粒の結晶面の法線方向と、当該結晶粒の＜１１１＞面の法線方向とがなす角度により、計測される。なお、表面にある配線層ＷＬ１の結晶粒の結晶配向は、Ｘ線回折法を用いて測定される。
【００２８】
第１パッシベーション膜ＰＶ１は、配線層ＷＬ１を覆うように配置されている。第１パッシベーション膜ＰＶ１は、絶縁性の無機材料により形成されている。第１パッシベーション膜ＰＶ１は、例えば、酸窒化珪素（ＳｉＯＮ）により形成されている。第１パッシベーション膜ＰＶ１は、ＳｉＯ２又は窒化珪素（ＳｉＮ）により形成されていてもよい。
【００２９】
第１パッシベーション膜ＰＶ１には、開口ＯＰ２が設けられている。開口ＯＰ２は、開口ＯＰ１に重なる位置に配置されている。すなわち、配線層ＷＬ１は、開口ＯＰ１及び開口ＯＰ２を介して、第１パッシベーション膜ＰＶ１から露出している。
【００３０】
第２パッシベーション膜ＰＶ２は、配線層ＷＬ１及び第１パッシベーション膜ＰＶ１を覆うように配置されている。第２パッシベーション膜ＰＶ２は、絶縁性及び感光性を有する樹脂材料により形成されている。第２パッシベーション膜ＰＶ２を構成している樹脂材料は、好ましくはポリイミドである。
【００３１】
第２パッシベーション膜ＰＶ２には、開口ＯＰ３が設けられている。開口ＯＰ３は、開口ＯＰ１及び開口ＯＰ２と重なる位置に配置されている。別の観点からいえば、配線層ＷＬ１は、開口ＯＰ１、開口ＯＰ２及び開口ＯＰ３を介して、第２パッシベーション膜ＰＶ２から露出している。
【００３２】
めっき膜ＰＬ１は、開口ＯＰ１、開口ＯＰ２及び開口ＯＰ３中に配置されている。すなわち、めっき膜ＰＬ１は、開口ＯＰ１、開口ＯＰ２及び開口ＯＰ３から露出している配線層ＷＬ１の上に配置されている。
【００３３】
めっき膜ＰＬ１は、好ましくは無電解めっき膜である。ここで、無電解めっき膜とは、無電解めっき法により形成されためっき膜である。めっき膜ＰＬ１は、例えば、ニッケル（Ｎｉ）を含有する無電解めっき膜である。めっき膜ＰＬ１は、金（Ａｕ）を含有する無電解めっき膜であってもよい。めっき膜ＰＬ１は、パラジウム（Ｐｄ）を含有する無電解めっき膜であってもよい。めっき膜ＰＬ１は、これらの無電解めっき膜を複数積層したものであってもよい。
【００３４】
配線層ＷＬ１と配線層ＷＬ１の上に配置されているめっき膜ＰＬ１とは、ソースパッドＳＰを構成している。
【００３５】
配線層ＷＬ２は、ゲート配線である。図４及び図５に示すように、配線層ＷＬ２の表面は、酸化膜ＯＸにより被覆されている。配線層ＷＬ２は、配線層ＷＬ１と同一の材料により構成されていることが好ましい。表面にある配線層ＷＬ２の結晶粒のうち、＜１１１＞面からのずれが５°以下の結晶配向を有するものの比率は、４０パーセント以上であることが好ましい。配線層ＷＬ２は、第１パッシベーション膜ＰＶ１及び第２パッシベーション膜ＰＶ２に覆われている。配線層ＷＬ２は、酸化膜ＯＸに設けられた開口ＯＰ４、第１パッシベーション膜ＰＶ１に設けられた開口ＯＰ５及び第２パッシベーション膜ＰＶ２に設けられた開口ＯＰ６から露出している。
【００３６】
開口ＯＰ４、開口ＯＰ５及び開口ＯＰ６から露出している配線層ＷＬ２の上には、めっき膜ＰＬ２が配置されている。めっき膜ＰＬ２は、好ましくは無電解めっき膜である。めっき膜ＰＬ２は、例えば、Ｎｉを含有する無電解めっき膜である。めっき膜ＰＬ２は、Ａｕを含有する無電解めっき膜であってもよい。めっき膜ＰＬ２は、Ｐｄを含有する無電解めっき膜であってもよい。めっき膜ＰＬ２は、これらの無電解めっき膜を複数積層したものであってもよい。
【００３７】
配線層ＷＬ２と配線層ＷＬ２の上に配置されているめっき膜ＰＬ２とは、ゲートパッドＧＰを構成している。
【００３８】
以下に、第１実施形態に係る半導体装置の製造方法を説明する。
図６に示すように、第１実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。バックエンド工程Ｓ２は、層間絶縁膜形成工程Ｓ２１と、コンタクトプラグ形成工程Ｓ２２と、配線層形成工程Ｓ２３と、第１パッシベーション膜形成工程Ｓ２４と、第１開口形成工程Ｓ２５と、第２開口形成工程Ｓ２６と、第２パッシベーション膜形成工程Ｓ２７と、めっき膜形成工程Ｓ２８とを有している。
【００３９】
図７及び図８に示すように、フロントエンド工程Ｓ１においては、トレンチゲート型のパワーＭＯＳＦＥＴの形成が行われる。より具体的には、第１に、ドレイン領域ＤＲＡを有する半導体基板ＳＵＢの上に、ドリフト領域ＤＲＩがエピタキシャル成長される。第２に、半導体基板ＳＵＢに対してイオン注入が行われることにより、ボディ領域ＢＲ及びソース領域ＳＲが形成される。
【００４０】
第３に、半導体基板ＳＵＢの第１面ＦＳに対して、ＲＩＥ（Reactive  Ion  Etching）等の異方性エッチングにより、溝ＴＲが形成される。第４に、半導体基板ＳＵＢの第１面ＦＳに対して熱酸化を行うことにより、ゲート絶縁膜ＧＯが形成される。
【００４１】
第５に、底壁及び側壁の上にゲート絶縁膜ＧＯが形成された溝ＴＲにゲート電極ＧＥを構成する材料を埋め込むことにより、ゲート電極ＧＥが形成される。ゲート電極ＧＥを構成する材料の溝ＴＲへの埋め込みは、半導体基板ＳＵＢの第１面ＦＳ上にゲート電極ＧＥを構成する材料をＣＶＤ（Chemical  Vapor  Deposition）等で成膜するとともに、溝ＴＲからはみ出したゲート電極ＧＥを構成する材料をＣＭＰ（Chemical  Mechanical  Polishing）等で除去することにより行われる。
【００４２】
図９及び図１０に示すように、層間絶縁膜形成工程Ｓ２１においては、層間絶縁膜ＩＬＤの形成が行われる。層間絶縁膜ＩＬＤの形成においては、第１に、層間絶縁膜ＩＬＤを構成する材料が、半導体基板ＳＵＢの第１面ＦＳの上にＣＶＤ等で成膜される。第２に、成膜された層間絶縁膜ＩＬＤを構成する材料が、ＣＶＤ等により平坦化される。
【００４３】
図１１及び図１２に示すように、コンタクトプラグ形成工程Ｓ２２においては、コンタクトプラグＣＰの形成が行われる。コンタクトプラグＣＰの形成においては、第１に、コンタクトホールＣＨの形成がＲＩＥ等の異方性エッチングにより行われる。
【００４４】
コンタクトプラグＣＰの形成においては、第２に、コンタクトプラグＣＰを構成する材料のコンタクトホールＣＨ中への埋め込みが、ＣＶＤ等により行われる。第３に、コンタクトホールＣＨからはみ出したコンタクトプラグＣＰを構成する材料の除去が、例えばエッチバックにより行われる。コンタクトホールＣＨからはみ出したコンタクトプラグＣＰを構成する材料の除去は、ＣＭＰにより行われてもよい。
【００４５】
図１３及び図１４に示すように、配線層形成工程Ｓ２３においては、配線層ＷＬ１及び配線層ＷＬ２の形成が行われる。配線層ＷＬ１及び配線層ＷＬ２の形成においては、第１に、配線層ＷＬ１及び配線層ＷＬ２を構成する材料が、層間絶縁膜ＩＬＤ上に、スパッタリング等により成膜される。このスパッタリングは、好ましくは、１５０℃以上の温度で行われる。
【００４６】
配線層ＷＬ１及び配線層ＷＬ２の形成においては、第２に、成膜された配線層ＷＬ１及び配線層ＷＬ２を構成する材料のパターンニングが、フォトリソグラフィ及びエッチング等により行われる。なお、フォトリソグラフィ及びエッチングに用いられたフォトレジストをアッシング（灰化処理）する際に、パターンニングされた配線層ＷＬ１及び配線層ＷＬ２の表面が酸化される。これにより、配線層ＷＬ１及び配線層ＷＬ２の表面を被覆する酸化膜ＯＸが形成される。
【００４７】
図１５及び図１６に示すように、第１パッシベーション膜形成工程Ｓ２４においては、配線層ＷＬ１及び配線層ＷＬ２を覆うように、第１パッシベーション膜ＰＶ１が形成される。第１パッシベーション膜ＰＶ１の形成は、ＣＶＤ等により行われる。
【００４８】
図１７及び図１８に示すように、第１開口形成工程Ｓ２５においては、開口ＯＰ２及び開口ＯＰ５の形成が行われる。開口ＯＰ２及び開口ＯＰ５の形成は、例えば、フォトリソグラフィ及びエッチングで第１パッシベーション膜ＰＶ１を部分的に除去することにより行われる。第１開口形成工程Ｓ２５の後においては、開口ＯＰ２及び開口ＯＰ５からは、酸化膜ＯＸが露出している。
【００４９】
図１９及び図２０に示すように、第２開口形成工程Ｓ２６においては、開口ＯＰ１及び開口ＯＰ４の形成が行われる。開口ＯＰ１及び開口ＯＰ４の形成は、ドライエッチングにより行われる。このドライエッチングは、好ましくは異方性のドライエッチングである。より具体的には、第２開口形成工程Ｓ２６は、例えば、第１パッシベーション膜ＰＶ１をマスクとするＲＩＥ等で酸化膜ＯＸを部分的に除去することにより行われる。開口ＯＰ１及び開口ＯＰ４を形成するための（酸化膜ＯＸを部分的に除去するための）異方性のドライエッチングが行われる時間は、２０分以上４０分以下であることが好ましい。第２開口形成工程Ｓ２６の後においては、開口ＯＰ１及び開口ＯＰ２からは、配線層ＷＬ１が露出し、開口ＯＰ３及び開口ＯＰ４からは、配線層ＷＬ２が露出している。
【００５０】
図２１及び図２２に示すように、第２パッシベーション膜形成工程Ｓ２７においては、第２パッシベーション膜ＰＶ２の形成が行われる。第２パッシベーション膜ＰＶ２の形成においては、第１に、第２パッシベーション膜ＰＶ２を構成する樹脂材料が、配線層ＷＬ１、配線層ＷＬ２及び第１パッシベーション膜ＰＶ１を覆うように塗布される。
【００５１】
第２に、塗布された第２パッシベーション膜ＰＶ２を構成する樹脂材料のパターンニングが行われる。このパターンニングは、例えばフォトリソグラフィにより行われる。これにより、開口ＯＰ３及び開口ＯＰ６が形成される。なお、開口ＯＰ３及び開口ＯＰ６の形成は、フォトリソグラフィに限られるものではない。開口ＯＰ３及び開口ＯＰ６の形成方法は、開口ＯＰ３及び開口ＯＰ６の形成時に配線層ＷＬ１及び配線層ＷＬ２の表面にめっき膜ＰＬ１及びめっき膜ＰＬ２の阻害要因となる残留物が残らない方法であればよい。第３に、パターンニングされた第２パッシベーション膜ＰＶ２を構成する樹脂材料のベーキングが行われることにより、開口ＯＰ３及び開口ＯＰ６が設けられた第２パッシベーション膜ＰＶ２が形成される。
【００５２】
めっき膜形成工程Ｓ２８においては、めっき膜ＰＬ１及びめっき膜ＰＬ２の形成が行われる。めっき膜ＰＬ１及びめっき膜ＰＬ２の形成は、例えば、無電解めっき法により行われる。より具体的には、第１に、開口ＯＰ１、開口ＯＰ２及び開口ＯＰ３から露出する配線層ＷＬ１の表面並びに開口ＯＰ４、開口ＯＰ５及び開口ＯＰ６から露出する配線層ＷＬ２の表面に、前処理が行われる。
【００５３】
この前処理には、例えばアルゴン（Ａｒ）を含有するプラズマにより配線層ＷＬ１及び配線層ＷＬ２の表面を清浄化する処理、配線層ＷＬ１及び配線層ＷＬ２の表面に対するジンケート処理等が含まれる。
【００５４】
第２に、めっき膜ＰＬ１及びめっき膜ＰＬ２の成長が行われる。めっき膜ＰＬ１及びめっき膜ＰＬ２の成長は、めっき膜ＰＬ１及びめっき膜ＰＬ２を構成する材料を含有するめっき液に、半導体基板ＳＵＢを浸漬することにより行われる。これにより、図２〜図５に示される構造の半導体装置が形成される。
【００５５】
（第１実施形態に係る半導体装置の製造方法の効果）
以下に、第１実施形態に係る半導体装置の製造方法の効果を説明する。
【００５６】
第２開口形成工程Ｓ２６は、ドライエッチングにより行われる。第２開口形成工程Ｓ２６が第２パッシベーション膜形成工程Ｓ２７の後に行われる場合、エッチングガスに含まれるＡｒ等により、第２パッシベーション膜ＰＶ２中の炭素（Ｃ）がスパッタされる。このスパッタされた炭素は、配線層ＷＬ１及び配線層ＷＬ２の表面に再付着し、めっき膜ＰＬ１及びめっき膜ＰＬ２の成長を阻害するおそれがある。
【００５７】
また、第２開口形成工程Ｓ２６が第２パッシベーション膜形成工程Ｓ２７の後に行われる場合、エッチングガスにより第２パッシベーション膜ＰＶ２の表面がグラファイト化されるおそれがある。その結果、第２パッシベーション膜ＰＶ２が導電性を有するようになり、パッシベーション膜として機能しなくなるおそれがある。
【００５８】
他方、第１実施形態に係る半導体装置の製造方法においては、第２開口形成工程Ｓ２６が、第２パッシベーション膜形成工程Ｓ２７の先に行われる。そのため、第２開口形成工程Ｓ２６が行われる時点で、第２パッシベーション膜ＰＶ２がまだ形成されておらず、上記のような問題点は生じない。すなわち、第１実施形態に係る半導体装置の製造方法によると、配線層ＷＬ１及び配線層ＷＬ２の上に良好にめっき膜ＰＬ１及びめっき膜ＰＬ２を成長させることができ、配線層ＷＬ１とめっき膜ＰＬ１との密着性及び配線層ＷＬ２とめっき膜ＰＬ２との密着性を改善することができる。
【００５９】
配線層ＷＬ１及び配線層ＷＬ２が１５０℃以上の温度におけるスパッタリングにより形成される場合、半導体装置の平面視における（第１面ＦＳに直交する方向からみた場合における）外観がより均一となる。そのため、半導体装置に対する画像処理装置を用いた外観検査時の誤検出を抑制することができる。
【００６０】
また、コンタクトプラグＣＰの他方端側は、中央付近において一方端側に向かって窪んでいる場合がある。この傾向は、コンタクトプラグ形成工程Ｓ２２において、エッチバックが行われる場合により顕著である。配線層ＷＬ１及び配線層ＷＬ２が１５０℃以上の温度におけるスパッタリングにより形成される場合、窪みの被覆性が改善する。そのため、この場合には、コンタクトプラグＣＰと配線層ＷＬ１及び配線層ＷＬ２との接続不良の発生を抑制することができる。
【００６１】
他方で、本発明者らが見出した知見によると、配線層ＷＬ１及び配線層ＷＬ２が１５０℃以上の温度におけるスパッタリングにより形成された場合、図２３に示すように、配線層ＷＬ１及び配線層ＷＬ２の表面において、＜１１１＞面からのずれが５°以内の結晶配向を有する結晶粒の比率が、４０パーセント以上となる。＜１１１＞面からのずれが小さい結晶配向の結晶粒の上には、酸化膜ＯＸが成長しやすい。
【００６２】
表１に、第２開口形成工程Ｓ２６において行われる異方性ドライエッチングの時間とめっき膜ＰＬ１及びめっき膜ＰＬ２の欠陥発生率との関係を示す。
【００６３】
【表１】
2019029581.tif 000003
【００６４】
表１に示すように、サンプル１〜サンプル４においては、配線層ＷＬ１及び配線層ＷＬ２は、１５０℃以上においてスパッタリングを行うことにより形成された。
【００６５】
サンプル１においては、第２開口形成工程Ｓ２６において行われる異方性ドライエッチングの時間が２０分とされた。サンプル２においては、第２開口形成工程Ｓ２６において行われる異方性ドライエッチングの時間が３０分とされた。サンプル３においては、第２開口形成工程Ｓ２６において行われる異方性ドライエッチングの時間が４０分とされた。サンプル４においては、第２開口形成工程Ｓ２６が行われなかった。
【００６６】
めっき膜ＰＬ１及びめっき膜ＰＬ２の欠陥発生率は、めっき膜ＰＬ１及びめっき膜ＰＬ２に一か所でもめっき膜の成長不良が生じていた半導体装置の数を、測定対象の半導体装置の総数で除することにより算出された。なお、めっき膜の成長不良の有無は、めっき膜ＰＬ１及びめっき膜ＰＬ２を、第１面ＦＳに垂直な方向から光学顕微鏡により観察することにより検出された。
【００６７】
サンプル１〜サンプル３においては、めっき膜ＰＬ１及びめっき膜ＰＬ２の欠陥発生率が０．５パーセント以下であった。他方、サンプル４においては、めっき膜ＰＬ１及びめっき膜ＰＬ２の欠陥発生率は、７４．４パーセントであった。
【００６８】
このように、第１実施形態に係る半導体装置の製造方法によると、配線層ＷＬ１及び配線層ＷＬ２が１５０℃以上のスパッタリングにより形成される場合であっても、めっき膜ＰＬ１及びめっき膜ＰＬ２を良好に成長可能であることが、実験的にも示された。
【００６９】
このことを別の観点からいえば、第１実施形態に係る半導体装置の製造方法によると、配線層ＷＬ１及び配線層ＷＬ２の表面において＜１１１＞面からのずれが５°以内の結晶配向を有する結晶粒の比率が４０パーセント以上となる場合であっても、めっき膜ＰＬ１及びめっき膜ＰＬ２を良好に成長可能であることが、実験的にも示された。
【００７０】
第１実施形態に係る半導体装置において、厚さＴが１μｍ以上である場合には、配線層ＷＬ１及び配線層ＷＬ２の電気抵抗値を低減することができる。
【００７１】
第１実施形態に係る半導体装置において、開口ＯＰ１及び開口ＯＰ４が、第１パッシベーション膜ＰＶ１（すなわち、絶縁性の無機材料）をマスクとして行われる場合、開口ＯＰ１及び開口ＯＰ４の形成に際して、フォトレジストのアッシングを行う必要がない。そのため、この場合には、開口ＯＰ１から露出した配線層ＷＬ１及び開口ＯＰ４から露出した配線層ＷＬ２の表面が再度酸化されてしまうことを抑制できる。
【００７２】
（第２実施形態）
以下に、第２実施形態を説明する。なお、以下においては、第１実施形態と異なる点を主に説明し、重複する説明は繰り返さない。
【００７３】
第２実施形態に係る半導体装置は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＯと、ゲート電極ＧＥと、層間絶縁膜ＩＬＤと、コンタクトプラグＣＰと、配線層ＷＬ１と、配線層ＷＬ２と、第１パッシベーション膜ＰＶ１と、第２パッシベーション膜ＰＶ２と、めっき膜ＰＬ１と、めっき膜ＰＬ２とを有している。これらの点に関して、第２実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と共通している。
【００７４】
しかしながら、第２実施形態に係る半導体装置の構成は、配線層ＷＬ１及び配線層ＷＬ２の詳細について、第１実施形態に係る半導体装置の構成と異なっている。
【００７５】
より具体的には、第２実施形態に係る半導体装置においては、表面にある配線層ＷＬ１及び配線層ＷＬ２の結晶粒のうち、＜１１１＞面からのずれが５°以上の結晶配向を有するものの比率は、７０パーセント以上である。
【００７６】
第２実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。バックエンド工程Ｓ２は、層間絶縁膜形成工程Ｓ２１と、コンタクトプラグ形成工程Ｓ２２と、配線層形成工程Ｓ２３と、第１パッシベーション膜形成工程Ｓ２４と、第１開口形成工程Ｓ２５と、第２開口形成工程Ｓ２６と、第２パッシベーション膜形成工程Ｓ２７と、めっき膜形成工程Ｓ２８とを有している。これらの点に関して、第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と共通している。
【００７７】
しかしながら、第２実施形態に係る半導体装置の製造方法は、配線層形成工程Ｓ２３の詳細について、第１実施形態に係る半導体装置の製造方法と異なっている。より具体的には、第２実施形態に係る半導体装置の製造方法において、配線層ＷＬ１及び配線層ＷＬ２は、１５０℃未満の温度におけるスパッタリングにより形成される。
【００７８】
図２４に示すように、本発明者らが見出した知見によると、配線層ＷＬ１及び配線層ＷＬ２が１５０℃未満の温度におけるスパッタリングにより形成された場合、配線層ＷＬ１及び配線層ＷＬ２の表面において、＜１１１＞面からのずれが５°以上の結晶配向を有する結晶粒の比率が、７０パーセント以上となる。＜１１１＞面からのずれが大きい結晶配向の結晶粒の上には、酸化膜ＯＸが成長し難い。そのため、第２実施形態に係る半導体装置の製造方法によると、第２開口形成工程Ｓ２６における異方性エッチングの時間を短縮することができる。
【００７９】
表１に、配線層ＷＬ１及び配線層ＷＬ２を形成するためのスパッタリング温度とめっき膜ＰＬ１及びめっき膜ＰＬ２の欠陥発生率との関係を示す。
【００８０】
【表２】
2019029581.tif 000004
【００８１】
表２に示すように、サンプル５においては、配線層ＷＬ１及び配線層ＷＬ２は、１５０℃未満の温度においてスパッタリングを行うことにより形成された。他方、サンプル６においては、配線層ＷＬ１及び配線層ＷＬ２は、１５０℃以上の温度においてスパッタリングを行うことにより形成された。サンプル５及びサンプル６においては、第２開口形成工程Ｓ２６において行われる異方性ドライエッチングの時間が共に７分とされた。
【００８２】
サンプル５においては、めっき膜ＰＬ１及びめっき膜ＰＬ２の欠陥発生率が５．３パーセントであった。他方、サンプル６においては、めっき膜ＰＬ１及びめっき膜ＰＬ２の欠陥発生率が３２．４パーセントであった。このように、配線層ＷＬ１及び配線層ＷＬ２を１５０℃未満のスパッタリングにより形成することにより、同一エッチング時間で比較した場合のめっき膜ＰＬ１及びめっき膜ＰＬ２の欠陥発生率が大きく低下している。したがって、第２実施形態に係る半導体装置の製造方法によると、第２開口形成工程Ｓ２６における異方性エッチングの時間を短縮することができることが、実験的にも確認された。
【００８３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８４】
ＢＲ  ボディ領域、ＣＨ  コンタクトホール、ＣＰ  コンタクトプラグ、ＤＲＡ  ドレイン領域、ＤＲＩ  ドリフト領域、ＦＳ  第１面、ＧＥ  ゲート電極、ＧＯ  ゲート絶縁膜、ＧＰ  ゲートパッド、ＩＬＤ  層間絶縁膜、ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ４，ＯＰ５，ＯＰ６  開口、ＯＸ  酸化膜、ＰＬ１，ＰＬ２  めっき膜、ＰＶ１  第１パッシベーション膜、ＰＶ２  第２パッシベーション膜、Ｓ１  フロントエンド工程、Ｓ２  バックエンド工程、Ｓ２１  層間絶縁膜形成工程、Ｓ２２  コンタクトプラグ形成工程、Ｓ２３  配線層形成工程、Ｓ２４  第１パッシベーション膜形成工程、Ｓ２５  第１開口形成工程、Ｓ２６  第２開口形成工程、Ｓ２７  第２パッシベーション膜形成工程、Ｓ２８  めっき膜形成工程、ＳＰ  ソースパッド、ＳＲ  ソース領域、ＳＳ  第２面、ＳＵＢ  半導体基板、Ｔ  厚さ、ＴＲ  溝、ＷＬ１，ＷＬ２  配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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