(57)【要約】      （修正有）【課題】ＯＮＯ膜を構成する第２酸化物膜の厚さを最適化することが可能な半導体装置を提供する。【解決手段】半導体装置は、第１面ＦＳと第２面ＳＳとを有する半導体基板ＳＵＢと、第１トランジスタＴｒ１が形成される領域に位置する第１面に配置される第１ゲート絶縁膜ＧＯ１と、第２トランジスタが形成される領域に位置する第１面に配置される第２ゲート絶縁膜ＧＯ２とを備える。第１ゲート絶縁膜は、第１酸化物膜ＧＯ１ａと、第１酸化物膜の上に配置される第１窒化物膜ＧＯ１ｂと、第１窒化物膜の上に配置される第２酸化物膜ＧＯ１ｃとを有する。第２酸化物膜は、第１層Ｌ１と、第１層の上に配置される第２層Ｌ２とを含む。第２ゲート絶縁膜が配置される領域における第１面の高さは、第１ゲート絶縁膜が配置される領域における第１面の高さよりも低い。第１層中における窒素濃度は、第２層中における窒素濃度よりも高い。【選択図】図２
2019029376.tif 000002
【特許請求の範囲】
【請求項１】
第１面と有する半導体基板と、
第１トランジスタが形成される領域に位置する前記第１面に配置され、かつ第１酸化物膜と、前記第１酸化物膜の上に配置される第１窒化物膜と、前記第１窒化物膜の上に配置される第２酸化物膜とを有する第１ゲート絶縁膜と、
第２トランジスタが形成される領域に位置する前記第１面に配置される第２ゲート絶縁膜とを備え、
前記第２酸化物膜は、第１層と、前記第１層の上に配置される第２層とを含み、
前記第２ゲート絶縁膜が配置される領域における前記第１面の高さは、前記第１ゲート絶縁膜が配置される領域における前記第１面の高さよりも低く、
前記第１層中における窒素濃度は、前記第２層中における窒素濃度よりも高い、半導体装置。
【請求項２】
第３トランジスタが形成される領域に位置する前記第１面に配置され、かつ前記第２ゲート絶縁膜よりも薄い第３ゲート絶縁膜をさらに備え、
前記第３ゲート絶縁膜が配置される領域における前記第１面の高さは、前記第２ゲート絶縁膜が配置される領域における前記第１面の高さよりも低い、請求項１に記載の半導体装置。
【請求項３】
前記第１酸化物膜中における窒素濃度は、前記第２ゲート絶縁膜中における窒素濃度よりも高い、請求項１に記載の半導体装置。
【請求項４】
前記第１酸化物膜は、シリコン酸化物膜であり、
前記第１窒化物膜は、シリコン窒化物膜であり、
前記第２酸化物膜は、シリコン酸化物膜である、請求項１に記載の半導体装置。
【請求項５】
前記第２ゲート絶縁膜は、シリコン酸化物膜である、請求項１に記載の半導体装置。
【請求項６】
第１トランジスタが形成される領域に位置する半導体基板の第１面の上に、第１酸化物膜と、前記第１酸化物膜の上に配置される第１窒化物膜と、前記第１窒化物膜の上に配置される第２酸化物膜とを有する第１ゲート絶縁膜を形成する工程と、
第２トランジスタが形成される領域に位置する前記第１面の上に、第２ゲート絶縁膜を形成する工程とを備え、
前記第２酸化物膜は、第１層と、前記第１層の上に配置される第２層とを含み、
前記第１ゲート絶縁膜を形成する工程は、前記第１層の上に配置される第２窒化物膜を形成する工程を有し、
前記第２層は、前記第２窒化物膜の少なくとも一部が酸化されることによって形成される、半導体装置の製造方法。
【請求項７】
前記第２ゲート絶縁膜は、熱酸化により形成される、請求項６に記載の半導体装置の製造方法。
【請求項８】
第３トランジスタが形成される領域に位置する前記第１面に、前記第２ゲート絶縁膜よりも薄い第３ゲート絶縁膜を形成する工程をさらに備え、
前記第２窒化物膜の一部は、前記第２ゲート絶縁膜を形成する際に残存し、
前記第２ゲート絶縁膜を形成する際に酸化された前記第２窒化物膜は、前記第３ゲート絶縁膜を形成する工程の前にエッチングにより除去され、
前記第２ゲート絶縁膜を形成する際に残存した前記第２窒化物膜の一部は、前記第３ゲート絶縁膜を形成する際に酸化されることにより前記第２層となる、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第３ゲート絶縁膜は、熱酸化により形成される、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１酸化物膜に窒素を導入する工程をさらに備え、
前記窒素を導入する工程は、前記第２ゲート絶縁膜が形成される前に行われる、請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、特開２０１６−６６６７４号公報（特許文献１）に記載の半導体装置が知られている。特許文献１に記載の半導体装置は、ＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Silicon）型トランジスタと、低耐圧ＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）と、高耐圧ＭＩＳＦＥＴとを有している。
【０００３】
ＭＯＮＯＳ型トランジスタは、半導体基板の主表面に配置されるＯＮＯ（Oxide  Nitride  Oxide）膜を有している。ＯＮＯ膜は、半導体基板側に位置する第１酸化物膜と、第１酸化物膜の上に配置される窒化物膜と、窒化物膜の上に配置される第２酸化物膜とにより構成されている。高耐圧ＭＩＳＦＥＴは、半導体基板の主表面に配置される第１ゲート絶縁膜を有している。低耐圧ＭＩＳＦＥＴは、半導体基板の主表面に配置される第２ゲート絶縁膜を有している。第１ゲート絶縁膜は、第２ゲート絶縁膜よりも厚い。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−６６６７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の半導体装置において、第２ゲート絶縁膜は、ＯＮＯ膜の第２酸化物膜が露出した状態で、半導体基板を熱酸化することにより形成される。そのため、この際に、ＯＮＯ膜の第２酸化物膜の厚さが、成膜時よりも厚くなってしまう。すなわち、ＯＮＯ膜の第２酸化物膜の厚さが、最適な膜厚よりも厚くなってしまう。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施形態に係る半導体装置は、第１面と、第１面の反対面である第２面とを有する半導体基板と、第１トランジスタが形成される領域に位置する第１面に配置される第１ゲート絶縁膜と、第２トランジスタが形成される領域に位置する第１面に配置される第２ゲート絶縁膜とを備える。第１ゲート絶縁膜は、第１酸化物膜と、第１酸化物膜の上に配置される第１窒化物膜と、第１窒化物膜の上に配置される第２酸化物膜とを有する。第２酸化物膜は、第１層と、第１層の上に配置される第２層とを含む。第２ゲート絶縁膜が配置される領域における第１面の高さは、第１ゲート絶縁膜が配置される領域における第１面の高さよりも低い。第１層中における窒素濃度は、第２層中における窒素濃度よりも高い。
【発明の効果】
【０００８】
一実施形態に係る半導体装置によると、第２酸化物膜の厚さを最適化することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る半導体装置の模式的なレイアウト図である。
【図２】実施形態に係る半導体装置の断面図である。
【図３】実施形態に係る半導体装置の製造方法を示す工程図である。
【図４】素子分離膜形成工程における実施形態に係る半導体装置の断面図である。
【図５】積層膜形成工程における実施形態に係る半導体装置の断面図である。
【図６】第１ゲート絶縁膜形成工程における実施形態に係る半導体装置の断面図である。
【図７】第２ゲート絶縁膜形成工程における実施形態に係る半導体装置の断面図である。
【図８】ゲート電極形成工程における実施形態に係る半導体装置の断面図である。
【図９】第１不純物注入工程における実施形態に係る半導体装置の断面図である。
【図１０】サイドウォールスペーサ形成工程における実施形態に係る半導体装置の断面図である。
【図１１】第２不純物注入工程における実施形態に係る半導体装置の断面図である。
【図１２】シリサイド工程における実施形態に係る半導体装置の断面図である。
【図１３】層間絶縁膜形成工程における実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１０】
図面を参照して、実施形態の詳細を説明する。以下の図面においては、同一又は相当する部分に同一の参照番号を付し、その説明は繰り返さない。
【００１１】
（実施形態に係る半導体装置の構成）
以下に、実施形態に係る半導体装置の構成を説明する。
【００１２】
図１に示すように、実施形態に係る半導体装置は、例えば、入出力回路ＩＯと、アナログ回路ＡＮＡと、メモリ回路ＭＥＭと、ロジック回路ＬＯＧと、不揮発性メモリ回路ＮＶＭとを有している。図２に示すように、実施形態に係る半導体装置は、第１トランジスタＴｒ１と、第２トランジスタＴｒ２とを有している。第１トランジスタＴｒ１は、ＭＯＮＯＳ型トランジスタである。実施形態に係る半導体装置は、第３トランジスタＴｒ３を有していてもよい。入出力回路ＩＯ及びアナログ回路ＡＮＡは、第２トランジスタＴｒ２を含んでいる。
【００１３】
メモリ回路ＭＥＭは、例えばＲＡＭ（Random  Access  Memory）回路、ＲＯＭ（Read  Only  Memory）回路を含んでいる。ロジック回路ＬＯＧは、例えばＣＰＵ（Central  Processing  Unit）である。メモリ回路ＭＥＭ及びロジック回路ＬＯＧは、第３トランジスタＴｒ３を含んでいる。不揮発性メモリ回路ＮＶＭは、第１トランジスタＴｒ１を含んでいる。
【００１４】
実施形態に係る半導体装置は、半導体基板ＳＵＢと、第１ゲート絶縁膜ＧＯ１と、第２ゲート絶縁膜ＧＯ２と、第３ゲート絶縁膜ＧＯ３と、ゲート電極ＧＥ１と、ゲート電極ＧＥ２と、ゲート電極ＧＥ３とを有している。
【００１５】
実施形態に係る半導体装置は、さらに、素子分離膜ＩＳＬと、サイドウォールスペーサＳＷＳと、層間絶縁膜ＩＬＤと、コンタクトプラグＣＰとを有している。
【００１６】
半導体基板ＳＵＢには、例えば単結晶シリコン（Ｓｉ）が用いられる。半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳとを有している。第２面ＳＳは、第１面ＦＳの反対面である。半導体基板ＳＵＢは、ソース領域ＳＲ１と、ドレイン領域ＤＲ１と、ソース領域ＳＲ２と、ドレイン領域ＤＲ２と、ソース領域ＳＲ３と、ドレイン領域ＤＲ３と、ウエル領域ＷＲとを有している。
【００１７】
ソース領域ＳＲ１、ソース領域ＳＲ２、ソース領域ＳＲ３、ドレイン領域ＤＲ１、ドレイン領域ＤＲ２及びドレイン領域ＤＲ３は、第１面ＦＳに配置されている。ソース領域ＳＲ１、ソース領域ＳＲ２、ソース領域ＳＲ３、ドレイン領域ＤＲ１、ドレイン領域ＤＲ２及びドレイン領域ＤＲ３の第１面ＦＳ側は、シリサイド膜ＳＩＬになっていてもよい。ソース領域ＳＲ１は、ドレイン領域ＤＲ１から離間して配置されている。ソース領域ＳＲ２は、ドレイン領域ＤＲ２と離間して配置されている。ソース領域ＳＲ３は、ドレイン領域ＤＲ３と離間して配置されている。
【００１８】
ソース領域ＳＲ１は、第１部分ＳＲ１ａと、第２部分ＳＲ１ｂとを有している。第１部分ＳＲ１ａは、サイドウォールスペーサＳＷＳと重なるように配置されている。第１部分ＳＲ１ａは、第２部分ＳＲ１ｂの周囲に配置されている。第１部分ＳＲ１ａにおける不純物濃度は、第２部分ＳＲ１ｂにおける不純物濃度よりも低い。すなわち、第１部分ＳＲ１ａは、ＬＤＤ（Lightly  Doped  Diffusion）構造となっている。
【００１９】
ソース領域ＳＲ２は、第１部分ＳＲ２ａと、第２部分ＳＲ２ｂとを有している。第１部分ＳＲ２ａは、サイドウォールスペーサＳＷＳと重なるように配置されている。第１部分ＳＲ２ａは、第２部分ＳＲ２ｂの周囲に配置されている。第１部分ＳＲ２ａにおける不純物濃度は、第２部分ＳＲ２ｂにおける不純物濃度よりも低い。すなわち、第１部分ＳＲ２ａは、ＬＤＤ構造となっている。
【００２０】
ソース領域ＳＲ３は、第１部分ＳＲ３ａと、第２部分ＳＲ３ｂとを有している。第１部分ＳＲ３ａは、サイドウォールスペーサＳＷＳと重なるように配置されている。第１部分ＳＲ３ａは、第２部分ＳＲ３ｂの周囲に配置されている。第１部分ＳＲ３ａにおける不純物濃度は、第２部分ＳＲ３ｂにおける不純物濃度よりも低い。すなわち、第１部分ＳＲ３ａは、ＬＤＤ構造となっている。
【００２１】
ドレイン領域ＤＲ１は、第１部分ＤＲ１ａと、第２部分ＤＲ１ｂとを有している。第１部分ＤＲ１ａは、サイドウォールスペーサＳＷＳと重なるように配置されている。第１部分ＤＲ１ａは、第２部分ＤＲ１ｂの周囲に配置されている。第１部分ＤＲ１ａにおける不純物濃度は、第２部分ＤＲ１ｂにおける不純物濃度よりも低い。すなわち、第１部分ＤＲ１ａは、ＬＤＤ構造となっている。
【００２２】
ドレイン領域ＤＲ２は、第１部分ＤＲ２ａと、第２部分ＤＲ２ｂとを有している。第１部分ＤＲ２ａは、サイドウォールスペーサＳＷＳと重なるように配置されている。第１部分ＤＲ２ａは、第２部分ＤＲ２ｂの周囲に配置されている。第１部分ＤＲ２ａにおける不純物濃度は、第２部分ＤＲ２ｂにおける不純物濃度よりも低い。すなわち、第１部分ＤＲ２ａは、ＬＤＤ構造となっている。
【００２３】
ドレイン領域ＤＲ３は、第１部分ＤＲ３ａと、第２部分ＤＲ３ｂとを有している。第１部分ＤＲ３ａは、サイドウォールスペーサＳＷＳと重なるように配置されている。第１部分ＤＲ３ａは、第２部分ＤＲ３ｂの周囲に配置されている。第１部分ＤＲ３ａにおける不純物濃度は、第２部分ＤＲ３ｂにおける不純物濃度よりも低い。すなわち、第１部分ＤＲ３ａは、ＬＤＤ構造となっている。
【００２４】
ウエル領域ＷＲは、ソース領域ＳＲ１、ソース領域ＳＲ２、ソース領域ＳＲ３、ドレイン領域ＤＲ１、ドレイン領域ＤＲ２及びドレイン領域ＤＲ３を取り囲むように配置されている。ウエル領域ＷＲは、ソース領域ＳＲ１及びドレイン領域ＤＲ１により挟み込まれている部分、ソース領域ＳＲ２及びドレイン領域ＤＲ２により挟み込まれている部分及びソース領域ＳＲ３及びドレイン領域ＤＲ３により挟み込まれている部分を有している。
【００２５】
ソース領域ＳＲ１及びドレイン領域ＤＲ１により挟み込まれているウエル領域ＷＲの部分、ソース領域ＳＲ２及びドレイン領域ＤＲ２により挟み込まれているウエル領域ＷＲの部分及びソース領域ＳＲ３及びドレイン領域ＤＲ３により挟み込まれているウエル領域ＷＲの部分は、第１面ＦＳに配置されている。
【００２６】
ソース領域ＳＲ１、ソース領域ＳＲ２、ソース領域ＳＲ３、ドレイン領域ＤＲ１、ドレイン領域ＤＲ２及びドレイン領域ＤＲ３の導電型は、第１導電型である。ウエル領域ＷＲの導電型は、第２導電型である。第２導電型は、第１導電型の反対の導電型である。第１導電型は、例えばｐ型である。第２導電型は、例えばｎ型である。すなわち、第２トランジスタＴｒ２及び第３トランジスタＴｒ３は、例えばｐチャネルトランジスタである。
【００２７】
第１導電型となる半導体基板ＳＵＢの領域（例えば、ソース領域ＳＲ１、ソース領域ＳＲ２、ソース領域ＳＲ３、ドレイン領域ＤＲ１、ドレイン領域ＤＲ２及びドレイン領域ＤＲ３）は、ホウ素（Ｂ）等のアクセプタ元素を不純物として含んでいる。第２導電型となる半導体基板ＳＵＢの領域（例えば、ウエル領域ＷＲ）は、リン（Ｐ）、ヒ素（Ａｓ）等のドナー元素を不純物として含んでいる。
【００２８】
第１ゲート絶縁膜ＧＯ１は、第１トランジスタＴｒ１が形成される領域に位置する第１面ＦＳに配置されている。より具体的には、第１ゲート絶縁膜ＧＯ１は、ソース領域ＳＲ１及びドレイン領域ＤＲ１により挟み込まれている部分のウエル領域ＷＲの上に配置されている。
【００２９】
第１ゲート絶縁膜ＧＯ１は、第１酸化物膜ＧＯ１ａと、第１窒化物膜ＧＯ１ｂと、第２酸化物膜ＧＯ１ｃとを有している。第１酸化物膜ＧＯ１ａは、第１面ＦＳに配置されている。第１窒化物膜ＧＯ１ｂは、第１酸化物膜ＧＯ１ａの上に配置されている。第２酸化物膜ＧＯ１ｃは、第１窒化物膜ＧＯ１ｂの上に配置されている。
【００３０】
第１酸化物膜ＧＯ１ａは、酸化物により構成されている。第１酸化物膜ＧＯ１ａには、例えば、ＳｉＯ２が用いられる。第１窒化物膜ＧＯ１ｂには、窒化物により構成されている。第１窒化物膜ＧＯ１ｂには、例えば、窒化珪素（Ｓｉ３Ｎ４）が用いられる。第２酸化物膜ＧＯ１ｃは、酸化物により構成されている。第２酸化物膜ＧＯ１ｃには、例えば、ＳｉＯ２が用いられる。すなわち、第１ゲート絶縁膜ＧＯ１は、ＯＮＯ膜である。
【００３１】
第２酸化物膜ＧＯ１ｃは、第１層Ｌ１と、第２層Ｌ２とを有している。第１層Ｌ１は、第１窒化物膜ＧＯ１ｂの上に配置されている。第２層Ｌ２は、第１層Ｌ１の上に配置されている。第１層Ｌ１中における窒素濃度は、第２層Ｌ２中における窒素濃度よりも高い。第１層Ｌ１中における窒素濃度が第２層Ｌ２中における窒素濃度よりも高いとは、第１層Ｌ１中における窒素濃度の最大値が第２層Ｌ２中における窒素濃度の最大値よりも高いことをいう。第１層Ｌ１中及び第２層Ｌ２中における窒素濃度は、電子エネルギー損失分光法（Electron  Energy-Loss  Spectroscopy）、エネルギー分散型Ｘ線分析（Energy  Dispersive  X-ray  Spectrometry）により測定される。
【００３２】
第２ゲート絶縁膜ＧＯ２は、第２トランジスタＴｒ２が形成される領域に位置する第１面ＦＳに配置されている。具体的には、第２ゲート絶縁膜ＧＯ２は、ソース領域ＳＲ２及びドレイン領域ＤＲ２により挟み込まれている部分のウエル領域ＷＲの上に配置されている。第２ゲート絶縁膜ＧＯ２には、例えば、二酸化珪素（ＳｉＯ２）が用いられる。第２ゲート絶縁膜ＧＯ２は、例えば熱酸化膜である。第２ゲート絶縁膜ＧＯ２は、厚さＴ１を有している。第２ゲート絶縁膜ＧＯ２中における窒素濃度は、第１酸化物膜ＧＯ１ａ中における窒素濃度よりも低い。
【００３３】
第３ゲート絶縁膜ＧＯ３は、第３トランジスタＴｒ３が形成される領域に位置する第１面ＦＳに配置されている。具体的には、第３ゲート絶縁膜ＧＯ３は、ソース領域ＳＲ３及びドレイン領域ＤＲ３により挟み込まれている部分のウエル領域ＷＲの上に配置されている。第３ゲート絶縁膜ＧＯ３には、例えば、ＳｉＯ２が用いられる。第３ゲート絶縁膜ＧＯ３は、例えば熱酸化膜である。第２ゲート絶縁膜は、厚さＴ２を有している。厚さＴ１は、厚さＴ２よりも厚い。第３ゲート絶縁膜ＧＯ３中における窒素濃度は、第１酸化物膜ＧＯ１ａ中における窒素濃度よりも低い。
【００３４】
第１ゲート絶縁膜ＧＯ１、第２ゲート絶縁膜ＧＯ２及び第３ゲート絶縁膜ＧＯ３は、平面視において（第１面ＦＳに直交する方向からみた場合において）、相互に重ならないように配置されている。
【００３５】
第２ゲート絶縁膜ＧＯ２が配置されている領域における第１面ＦＳの高さは、第１ゲート絶縁膜ＧＯ１が配置されている領域における第１面ＦＳの高さよりも低い。第３ゲート絶縁膜ＧＯ３が配置されている領域における第１面ＦＳの高さは、第２ゲート絶縁膜ＧＯ２が配置されている領域における第１面ＦＳの高さよりも低い。
【００３６】
ゲート電極ＧＥ１は、第１ゲート絶縁膜ＧＯ１の上に配置されている。すなわち、ゲート電極ＧＥ１は、ソース領域ＳＲ１及びドレイン領域ＤＲ１により挟み込まれている部分のウエル領域ＷＲと絶縁されながら対向している。
【００３７】
ゲート電極ＧＥ２は、第２ゲート絶縁膜ＧＯ２の上に配置されている。すなわち、ゲート電極ＧＥ２は、ソース領域ＳＲ２及びドレイン領域ＤＲ２により挟み込まれている部分のウエル領域ＷＲと絶縁されながら対向している。
【００３８】
ゲート電極ＧＥ３は、第３ゲート絶縁膜ＧＯ３の上に配置されている。すなわち、ゲート電極ＧＥ３は、ソース領域ＳＲ３及びドレイン領域ＤＲ３により挟み込まれている部分のウエル領域ＷＲと絶縁されながら対向している。
【００３９】
ゲート電極ＧＥ１、ゲート電極ＧＥ２及びゲート電極ＧＥ３には、例えば、不純物がドープされた多結晶のＳｉが用いられる。ゲート電極ＧＥ１、ゲート電極ＧＥ２及びゲート電極ＧＥ３の上面側は、シリサイド膜ＳＩＬとなっていてもよい。
【００４０】
ソース領域ＳＲ１、ドレイン領域ＤＲ１、ソース領域ＳＲ１及びドレイン領域ＤＲ１により挟み込まれている部分のウエル領域ＷＲ、第１ゲート絶縁膜ＧＯ１及びゲート電極ＧＥ１は、第１トランジスタＴｒ１を構成している。
【００４１】
ソース領域ＳＲ２、ドレイン領域ＤＲ２、ソース領域ＳＲ２及びドレイン領域ＤＲ２により挟み込まれている部分のウエル領域ＷＲ、第２ゲート絶縁膜ＧＯ２及びゲート電極ＧＥ２は、第２トランジスタＴｒ２を構成している。
【００４２】
ソース領域ＳＲ３、ドレイン領域ＤＲ３、ソース領域ＳＲ３及びドレイン領域ＤＲ３により挟み込まれている部分のウエル領域ＷＲ、第３ゲート絶縁膜ＧＯ３及びゲート電極ＧＥ３は、第３トランジスタＴｒ３を構成している。
【００４３】
素子分離膜ＩＳＬは、半導体基板ＳＵＢの第１面ＦＳに配置されている。具体的には、第１面ＦＳには、溝ＴＲが設けられている。溝ＴＲは、第１面ＦＳから第２面ＳＳに向かって延在している。素子分離膜ＩＳＬは、溝ＴＲ内に埋め込まれている。すなわち、素子分離膜ＩＳＬは、ＳＴＩ（Shallow  Trench  Isolation）である。
【００４４】
なお、素子分離膜ＩＳＬは、ＬＯＣＯＳ（Local  Oxidation  Of  Silicon）であってもよい。素子分離膜ＩＳＬは、第１トランジスタＴｒ１、第２トランジスタＴｒ２及び第を、互いに絶縁分離している。素子分離膜ＩＳＬには、例えばＳｉＯ２が用いられる。
【００４５】
サイドウォールスペーサＳＷＳは、ゲート電極ＧＥ１、ゲート電極ＧＥ２及びゲート電極ＧＥ３の側壁に配置されている。サイドウォールスペーサＳＷＳには、例えば、Ｓｉ３Ｎ４が用いられる。
【００４６】
層間絶縁膜ＩＬＤは、半導体基板ＳＵＢの第１面ＦＳの上に配置されている。層間絶縁膜ＩＬＤは、ゲート電極ＧＥ１、ゲート電極ＧＥ２、ゲート電極ＧＥ３及びサイドウォールスペーサＳＷＳを被覆している。層間絶縁膜ＩＬＤ中には、コンタクトホールＣＨが設けられている。
【００４７】
コンタクトホールＣＨは、層間絶縁膜ＩＬＤを貫通している。ソース領域ＳＲ１、ソース領域ＳＲ２、ソース領域ＳＲ３、ドレイン領域ＤＲ１、ドレイン領域ＤＲ２及びドレイン領域ＤＲ３は、コンタクトホールＣＨから露出している。図２において図示していないが、ゲート電極ＧＥ１、ゲート電極ＧＥ２及びゲート電極ＧＥ３も、コンタクトホールＣＨから露出している。層間絶縁膜ＩＬＤには、例えば、ＳｉＯ２が用いられる。
【００４８】
コンタクトプラグＣＰは、層間絶縁膜ＩＬＤ中に配置されている。具体的には、コンタクトプラグＣＰは、コンタクトホールＣＨ中に埋め込まれている。コンタクトプラグＣＰは、ソース領域ＳＲ１、ソース領域ＳＲ２、ソース領域ＳＲ３、ドレイン領域ＤＲ１、ドレイン領域ＤＲ２、ドレイン領域ＤＲ３、ゲート電極ＧＥ１、ゲート電極ＧＥ２及びゲート電極ＧＥ３に電気的に接続されている。コンタクトプラグＣＰには、例えばタングステン（Ｗ）が用いられる。
【００４９】
図２において図示していないが、層間絶縁膜ＩＬＤの上には、配線が配置されている。また、層間絶縁膜ＩＬＤ及びこの配線の上に、さらに層間絶縁膜、ビアプラグ及び配線を繰り返し形成することにより、多層配線構造としてもよい。
【００５０】
（実施形態に係る半導体装置の製造方法）
以下に、実施形態に係る半導体装置の製造方法を説明する。
【００５１】
図３に示すように、実施形態に係る半導体装置の製造方法は、素子分離膜形成工程Ｓ１と、積層膜形成工程Ｓ２と、第１ゲート絶縁膜形成工程Ｓ３と、第２ゲート絶縁膜形成工程Ｓ４と、ゲート電極形成工程Ｓ５と、第１不純物注入工程Ｓ６と、サイドウォールスペーサ形成工程Ｓ７と、第２不純物注入工程Ｓ８と、シリサイド工程Ｓ９とを有している。実施形態に係る半導体装置の製造方法は、層間絶縁膜形成工程Ｓ１０と、コンタクトプラグ形成工程Ｓ１１とをさらに有している。
【００５２】
図４に示すように、素子分離膜形成工程Ｓ１においては、素子分離膜ＩＳＬが形成される。素子分離膜形成工程Ｓ１においては、第１に、半導体基板ＳＵＢの第１面ＦＳに溝ＴＲが形成される。溝ＴＲの形成は、ＲＩＥ（Reactive  Ion  Etching）等の異方性エッチングが行われる。
【００５３】
素子分離膜形成工程Ｓ１においては、第２に、素子分離膜ＩＳＬを構成する材料の埋め込みが行われる。素子分離膜ＩＳＬを構成する材料の埋め込みは、例えばＣＶＤ（Chemical  Vapor  Deposition）により行われる。
【００５４】
素子分離膜形成工程Ｓ１においては、第３に、溝ＴＲからはみ出た素子分離膜ＩＳＬを構成する材料の除去が行われる。溝ＴＲからはみ出た素子分離膜ＩＳＬを構成する材料の除去は、例えばＣＭＰ（Chemical  Mechanical  Polishing）により行われる。
【００５５】
図５に示すように、積層膜形成工程Ｓ２においては、第１酸化物膜ＧＯ１ａ、第１窒化物膜ＧＯ１ｂ、第１層Ｌ１及び第２窒化物膜ＧＯ１ｄの形成が行われる。第２窒化物膜ＧＯ１ｄは、第１層Ｌ１の上に配置されている。
【００５６】
積層膜形成工程Ｓ２においては、第１に、第１酸化物膜ＧＯ１ａ、第１窒化物膜ＧＯ１ｂ、第１層Ｌ１及び第２窒化物膜ＧＯ１ｄを構成する材料の成膜が行われる。第１酸化物膜ＧＯ１ａを構成する材料の成膜は、ＩＳＳＧ（In-situ  Steam  Generation）酸化等の熱酸化により行われる。第１窒化物膜ＧＯ１ｂ、第１層Ｌ１及び第２窒化物膜ＧＯ１ｄを構成する材料の成膜は、例えばＣＶＤにより行われる。
【００５７】
積層膜形成工程Ｓ２においては、第２に、第１酸化物膜ＧＯ１ａ、第１窒化物膜ＧＯ１ｂ、第１層Ｌ１及び第２窒化物膜ＧＯ１ｄを構成する材料のパターンニングが行われる。第１酸化物膜ＧＯ１ａ、第１窒化物膜ＧＯ１ｂ、第１層Ｌ１及び第２窒化物膜ＧＯ１ｄを構成する材料のパターンニングは、例えばフォトリソグラフィ及びエッチングにより行われる。
【００５８】
積層膜形成工程Ｓ２においては、第３に、第１酸化物膜ＧＯ１ａに対する熱処理が行われる。第１酸化物膜ＧＯ１ａに対する熱処理は、例えば一酸化窒素（ＮＯ）雰囲気化において行われる。第１酸化物膜ＧＯ１ａに対する熱処理は、例えば９５０℃の温度条件下で行われる。この熱処理により、第１酸化物膜ＧＯ１ａに対する窒素の導入が行われる。
【００５９】
第２ゲート絶縁膜形成工程Ｓ４が行われる場合（すなわち、実施形態に係る半導体装置が第３ゲート絶縁膜ＧＯ３を有している場合）、第２窒化物膜ＧＯ１ｄは、第１ゲート絶縁膜形成工程Ｓ３において完全には酸化されない（一部が酸化されずに残存する）厚さに成膜されることが好ましい。
【００６０】
図６に示すように、第１ゲート絶縁膜形成工程Ｓ３においては、第２ゲート絶縁膜ＧＯ２が形成される。第１ゲート絶縁膜形成工程Ｓ３においては、第１に、半導体基板ＳＵＢの第１面ＦＳに対するＩＳＳＧ酸化等の熱酸化が行われる。なお、これに伴い、第２窒化物膜ＧＯ１ｄの一部も熱酸化される。
【００６１】
第１ゲート絶縁膜形成工程Ｓ３においては、第２に、第２ゲート絶縁膜ＧＯ２の一部の除去が行われる。より具体的には、第３ゲート絶縁膜ＧＯ３が形成される領域に形成された第２ゲート絶縁膜ＧＯ２が除去される。これにより、第３ゲート絶縁膜ＧＯ３が形成される領域に位置する第１面ＦＳが露出する。
【００６２】
第３ゲート絶縁膜ＧＯ３が形成される領域に形成された第２ゲート絶縁膜ＧＯ２の除去は、エッチングにより行われる。なお、第３ゲート絶縁膜ＧＯ３が形成される領域に形成された第２ゲート絶縁膜ＧＯ２の除去に伴い、熱酸化された第２窒化物膜ＧＯ１ｄの一部も除去される。なお、この際、熱酸化されずに残存している第２窒化物膜ＧＯ１ｄがエッチストップとなり、第１層Ｌ１のエッチングは行われない。
【００６３】
半導体基板ＳＵＢの第１面ＦＳに対する熱酸化が進行するに伴い、第１面ＦＳ側のＳｉが熱酸化により消耗される。すなわち、半導体基板ＳＵＢの第１面ＦＳに対する熱酸化が進行するに伴い、第２ゲート絶縁膜ＧＯ２と半導体基板ＳＵＢとの界面（すなわち、第１面ＦＳの位置）は、第２面ＳＳ側に移動する。そのため、第２トランジスタＴｒ２が形成される領域（第２ゲート絶縁膜ＧＯ２が形成される領域）における第１面ＦＳの高さは、第１トランジスタＴｒ１が形成される領域（第１ゲート絶縁膜ＧＯ１が形成される領域）における第１面ＦＳの高さよりも低くなる。
【００６４】
図７に示すように、第２ゲート絶縁膜形成工程Ｓ４においては、第３ゲート絶縁膜ＧＯ３が形成される。第３ゲート絶縁膜ＧＯ３の形成は、半導体基板ＳＵＢの第１面ＦＳに対するＩＳＳＧ酸化等の熱酸化により行われる。なお、これに伴い、第１ゲート絶縁膜形成工程Ｓ３が終了した時点で残存していた第２窒化物膜ＧＯ１ｄが熱酸化され、第２層Ｌ２となる。このように、第２酸化物膜ＧＯ１ｃは、第１層Ｌ１の上に第２窒化物膜ＧＯ１ｄを形成するとともに、第２窒化物膜ＧＯ１ｄの少なくとも一部を酸化して第２層Ｌ２とすることにより形成される。
【００６５】
なお、実施形態に係る半導体装置が第３ゲート絶縁膜ＧＯ３を有しない場合、第２ゲート絶縁膜形成工程Ｓ４は行われない。また、この場合、第２窒化物膜ＧＯ１ｄの全部が第１ゲート絶縁膜形成工程Ｓ３において全て酸化されて第２層Ｌ２となることにより、第２酸化物膜ＧＯ１ｃが形成される。
【００６６】
上記のとおり、半導体基板ＳＵＢの第１面ＦＳに対する熱酸化が進行するに伴い、第１面ＦＳの位置は、第２面ＳＳ側に移動する。そのため、そのため、第３トランジスタＴｒ３が形成される領域（第３ゲート絶縁膜ＧＯ３が形成される領域）における第１面ＦＳの高さは、第２トランジスタＴｒ２が形成される領域（第２ゲート絶縁膜ＧＯ２が形成される領域）における第１面ＦＳの高さよりも低くなる。
【００６７】
第１ゲート絶縁膜形成工程Ｓ３及び第２ゲート絶縁膜形成工程Ｓ４において、第１層Ｌ１には、両側（第１窒化物膜ＧＯ１ｂ側及び第２窒化物膜ＧＯ１ｄ側）から窒素が拡散してくる。第２窒化物膜ＧＯ１ｄが酸化されて第２層Ｌ２となる際に、第２窒化物膜ＧＯ１ｄ中の窒素は、雰囲気中に放出される。そのため、第１層Ｌ１中における窒素濃度は、第２層Ｌ２中における窒素濃度よりも高くなる。
【００６８】
第２ゲート絶縁膜ＧＯ２及び第３ゲート絶縁膜ＧＯ３の形成は、第１酸化物膜ＧＯ１ａに対する窒素導入の後に行われる。そのため、第２ゲート絶縁膜ＧＯ２中の窒素濃度及び第３ゲート絶縁膜ＧＯ３中の窒素濃度は、第１酸化物膜ＧＯ１ａ中における窒素濃度よりも低くなる。
【００６９】
図８に示すように、ゲート電極形成工程Ｓ５においては、ゲート電極ＧＥ１、ゲート電極ＧＥ２及びゲート電極ＧＥ３が形成される。ゲート電極形成工程Ｓ５においては、第１に、ゲート電極ＧＥ１、ゲート電極ＧＥ２及びゲート電極ＧＥ３を構成する材料の成膜が行われる。ゲート電極ＧＥ１、ゲート電極ＧＥ２及びゲート電極ＧＥ３を構成する材料の成膜は、例えばＣＶＤにより行われる。
【００７０】
ゲート電極形成工程Ｓ５においては、第２に、成膜されたゲート電極ＧＥ１、ゲート電極ＧＥ２及びゲート電極ＧＥ３を構成する材料のパターンニングが行われる。成膜されたゲート電極ＧＥ１、ゲート電極ＧＥ２及びゲート電極ＧＥ３を構成する材料のパターンニングは、例えばフォトリソグラフィ及びエッチングにより行われる。
【００７１】
図９に示すように、第１不純物注入工程Ｓ６においては、第１部分ＳＲ１ａ、第１部分ＳＲ２ａ、第１部分ＳＲ３ａ、第１部分ＤＲ１ａ、第１部分ＤＲ２ａ、第１部分ＤＲ３ａの形成が行われる。第１部分ＳＲ１ａ、第１部分ＳＲ２ａ、第１部分ＳＲ３ａ、第１部分ＤＲ１ａ、第１部分ＤＲ２ａ及び第１部分ＤＲ３ａの形成は、ゲート電極ＧＥ２、ゲート電極ＧＥ３及びゲート電極ＧＥ１をマスクとしたイオン注入により行われる。
【００７２】
図１０に示すように、サイドウォールスペーサ形成工程Ｓ７においては、サイドウォールスペーサＳＷＳの形成が行われる。サイドウォールスペーサ形成工程Ｓ７においては、第１に、サイドウォールスペーサＳＷＳを構成する材料の成膜が行われる。サイドウォールスペーサを構成する材料の成膜は、例えばＣＶＤにより行われる。サイドウォールスペーサ形成工程Ｓ７においては、第２に、成膜されたサイドウォールスペーサＳＷＳを構成する材料に対するエッチングが行われる。
【００７３】
図１１に示すように、第２不純物注入工程Ｓ８においては、第２部分ＳＲ１ｂ、第２部分ＳＲ２ｂ、第２部分ＳＲ３ｂ、第２部分ＤＲ１ｂ、第２部分ＤＲ２ｂ及び第２部分ＤＲ３ｂの形成が行われる。第２部分ＳＲ１ｂ、第２部分ＳＲ２ｂ、第２部分ＳＲ３ｂ、第２部分ＤＲ１ｂ、第２部分ＤＲ２ｂ及び第２部分ＤＲ３ｂの形成は、ゲート電極ＧＥ１、ゲート電極ＧＥ２、ゲート電極ＧＥ３及びサイドウォールスペーサＳＷＳをマスクとしたイオン注入により行われる。
【００７４】
第２不純物注入工程Ｓ８が行われた後、層間絶縁膜形成工程Ｓ１０が行われる前に、シリサイド工程Ｓ９が行われる。シリサイド工程Ｓ９においては、図１２に示すように、シリサイド膜ＳＩＬが形成される。すなわち、シリサイド工程Ｓ９においては、ソース領域ＳＲ１、ソース領域ＳＲ２、ソース領域ＳＲ３、ドレイン領域ＤＲ１、ドレイン領域ＤＲ２、ドレイン領域ＤＲ３、ゲート電極ＧＥ１、ゲート電極ＧＥ２、ゲート電極ＧＥ３のシリサイド化が行われる。このシリサイド化においては、第１に、ソース領域ＳＲ１、ソース領域ＳＲ２、ソース領域ＳＲ３、ドレイン領域ＤＲ１、ドレイン領域ＤＲ２、ドレイン領域ＤＲ３、ゲート電極ＧＥ１、ゲート電極ＧＥ２、ゲート電極ＧＥ３の上に、ニッケル（Ｎｉ）等が成膜される。第２に、成膜されたＮｉ等に対する熱処理が行われる。これにより、Ｎｉ等と半導体基板ＳＵＢ並びにゲート電極ＧＥ１、ゲート電極ＧＥ２及びゲート電極ＧＥ３とが反応し、シリサイド化が行われる。
【００７５】
図１３に示すように、層間絶縁膜形成工程Ｓ１０においては、層間絶縁膜ＩＬＤの形成が行われる。層間絶縁膜形成工程Ｓ１０においては、第１に、層間絶縁膜ＩＬＤを構成する材料の成膜が行われる。層間絶縁膜ＩＬＤを構成する材料の成膜は、例えばＣＶＤにより行われる。層間絶縁膜形成工程Ｓ１０においては、第２に、成膜された層間絶縁膜ＩＬＤを構成する材料の平坦化が行われる。この平坦化は、例えばＣＭＰにより行われる。
【００７６】
コンタクトプラグ形成工程Ｓ１１においては、コンタクトプラグＣＰが形成される。コンタクトプラグ形成工程Ｓ１１においては、第１に、コンタクトホールＣＨの形成が行われる。コンタクトホールＣＨの形成は、例えば層間絶縁膜ＩＬＤに対するＲＩＥ等の異方性エッチングにより行われる。
【００７７】
コンタクトプラグ形成工程Ｓ１１においては、第２に、コンタクトプラグＣＰを構成する材料のコンタクトホールＣＨへの埋め込みが行われる。コンタクトプラグＣＰを構成する材料のコンタクトホールＣＨへの埋め込みは、例えばＣＶＤにより行われる。コンタクトプラグ形成工程Ｓ１１においては、第４に、コンタクトホールＣＨからはみ出したコンタクトプラグＣＰを構成する材料の除去が行われる。この除去は、例えばＣＭＰにより行われる。以上により、図２に示す実施形態に係る半導体装置の構造が形成される。
【００７８】
なお、コンタクトプラグ形成工程Ｓ１１の後に、配線を形成する工程、層間絶縁膜を形成する工程及びビアプラグを形成する工程を繰り返すことにより、多層配線構造が形成される。
【００７９】
（実施形態に係る半導体装置の効果）
以下に、実施形態に係る半導体装置の効果を説明する。
【００８０】
積層膜形成工程Ｓ２において第２酸化物膜ＧＯ１ｃを形成する場合、第１ゲート絶縁膜形成工程Ｓ３（及び第２ゲート絶縁膜形成工程Ｓ４）において第２酸化物膜ＧＯ１ｃが酸化されることにより、第２酸化物膜ＧＯ１ｃが厚くなり過ぎる。
【００８１】
実施形態に係る半導体装置においては、積層膜形成工程Ｓ２において、第２酸化物膜ＧＯ１ｃの一部（第１層Ｌ１）のみが形成される。また、実施形態に係る半導体装置においては、第２酸化物膜ＧＯ１ｃの残部（第２層Ｌ２）は、第２窒化物膜ＧＯ１ｄを酸化することにより形成されている。そのため、実施形態に係る半導体装置においては、第２窒化物膜ＧＯ１ｄの厚さを最適化することにより、第２酸化物膜ＧＯ１ｃの厚さを最適化することができる（第２酸化物膜ＧＯ１ｃが厚くなり過ぎることを抑制できる）。
【００８２】
上記のとおり、第１酸化物膜ＧＯ１ａに窒素を導入するために、ＮＯを含む雰囲気下における熱処理が行われている。そのため、この熱処理が第２ゲート絶縁膜ＧＯ２の形成の後に行われた場合、第２ゲート絶縁膜ＧＯ２中の窒素濃度が上昇する。第２トランジスタＴｒ２がｐチャネルトランジスタである場合、第２ゲート絶縁膜ＧＯ２中の窒素濃度の上昇は、ＮＢＴＩ（Negative  Bias  Temperature  Instability）劣化の原因となるおそれがある。
【００８３】
そのため、第２ゲート絶縁膜ＧＯ２中の窒素濃度が第１酸化物膜ＧＯ１ａ中の窒素濃度よりも低く（すなわち、第１酸化物膜ＧＯ１ａに窒素を導入するための熱処理が第２ゲート絶縁膜ＧＯ２の形成よりも先に行われており）、かつ第２トランジスタＴｒ２がｐチャネルトランジスタである場合には、第２トランジスタＴｒ２のＮＢＴＩ劣化を抑制することができる。
【００８４】
第３トランジスタＴｒ３が形成される領域に形成された第２ゲート絶縁膜ＧＯ２を除去する際のエッチングは、オーバー気味に行われる。これは、第３トランジスタＴｒ３が形成される領域に、第２ゲート絶縁膜ＧＯ２が残存することを防ぐためである。第１ゲート絶縁膜形成工程Ｓ３において、第２窒化物膜ＧＯ１ｄが全て酸化されてしまっている場合には、このエッチングにより、酸化された第２窒化物膜ＧＯ１ｄ及びその直下にある第１層Ｌ１が除去されてしまうおそれがある。
【００８５】
他方で、第２窒化物膜ＧＯ１ｄが、第１ゲート絶縁膜形成工程Ｓ３後において、全てが酸化されない（一部が残存する）厚さを有している場合、残存した第２窒化物膜ＧＯ１ｄがこのエッチング時のエッチストッパとなる。そのため、この場合には、第１層Ｌ１がこのエッチングにより除去されてしまうことを抑制できる。
【００８６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８７】
ＡＮＡ  アナログ回路、ＣＨ  コンタクトホール、ＣＰ  コンタクトプラグ、ＤＲ１，ＤＲ２，ＤＲ３  ドレイン領域、ＤＲ１ａ，ＤＲ２ａ，ＤＲ３ａ  第１部分、ＤＲ１ｂ，ＤＲ２ｂ，ＤＲ３ｂ  第２部分、ＦＳ  第１面、ＧＥ１，ＧＥ２，ＧＥ３  ゲート電極、ＧＯ１  第１ゲート絶縁膜、ＧＯ１ａ  第１酸化物膜、ＧＯ１ｂ  第１窒化物膜、ＧＯ１ｃ  第２酸化物膜、ＧＯ１ｄ  第２窒化物膜、ＧＯ２  第２ゲート絶縁膜、ＧＯ３  第３ゲート絶縁膜、ＩＬＤ  層間絶縁膜、ＩＯ  入出力回路、ＩＳＬ  素子分離膜、Ｌ１  第１層、Ｌ２  第２層、ＬＯＧ  ロジック回路、ＭＥＭ  メモリ回路、Ｓ１  素子分離膜形成工程、Ｓ２  積層膜形成工程、Ｓ３  第１ゲート絶縁膜形成工程、Ｓ４  第２ゲート絶縁膜形成工程、Ｓ５  ゲート電極形成工程、Ｓ６  第１不純物注入工程、Ｓ７  サイドウォールスペーサ形成工程、Ｓ８  第２不純物注入工程、Ｓ９  層間絶縁膜形成工程、Ｓ１０  コンタクトプラグ形成工程、ＳＲ１，ＳＲ２，ＳＲ３  ソース領域、ＳＲ１ａ，ＳＲ２ａ，ＳＲ３ａ  第１部分、ＳＲ１ｂ，ＳＲ２ｂ，ＳＲ３ｂ  第２部分、ＳＳ  第２面、ＳＵＢ  半導体基板、ＳＷＳ  サイドウォールスペーサ、ＴＲ  溝、Ｔｒ１  第１トランジスタ、Ｔｒ２  第２トランジスタ、Ｔｒ３  第３トランジスタ、ＮＶＭ  不揮発性メモリ回路、ＷＲ  ウエル領域、Ｔ１，Ｔ２  厚さ、ＳＩＬ  シリサイド膜。
【図１】
2019029376.tif 000003
【図２】
2019029376.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2019029376.tif 000012
【図１１】
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【図１２】
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【図１３】
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