(57)【要約】【課題】安定した動作の実現を可能とする記憶装置を提供する。【解決手段】実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、酸化ハフニウムを含む強誘電体層と、第１の導電層と強誘電体層との間に設けられ第１の酸化物を含む常誘電体層と、常誘電体層と強誘電体層との間に設けられ、第１の酸化物よりも酸素面密度の小さい第２の酸化物を含む酸化物層と、を備える。【選択図】図１
2019057621.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられ、酸化ハフニウムを含む強誘電体層と、
前記第１の導電層と前記強誘電体層との間に設けられ、第１の酸化物を含む常誘電体層と、
前記常誘電体層と前記強誘電体層との間に設けられ、前記第１の酸化物よりも酸素面密度の小さい第２の酸化物を含む酸化物層と、
を備える記憶装置。
【請求項２】
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられ、酸化ハフニウムを含む強誘電体層と、
前記第１の導電層と前記強誘電体層との間に設けられ、第１の酸化物を含む常誘電体層と、
前記強誘電体層と前記第２の導電層との間に設けられ、酸化ハフニウムよりも酸素面密度の小さい第２の酸化物を含む酸化物層と、
を備える記憶装置。
【請求項３】
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられ、酸化ハフニウムを含む強誘電体層と、
前記第１の導電層と前記強誘電体層との間に設けられ、第１の酸化物を含む常誘電体層と、
前記第１の導電層と前記常誘電体層との間に設けられ、前記第１の酸化物よりも酸素面密度の大きい第２の酸化物を含む酸化物層と、
を備える記憶装置。
【請求項４】
前記第１の酸化物は酸化シリコン又は酸化アルミニウムである請求項１ないし請求項３いずれか一項記載の記憶装置。
【請求項５】
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられ、酸化ハフニウムを含む強誘電体層と、
前記第１の導電層と前記強誘電体層との間に設けられ、酸化シリコンを含む常誘電体層と、
前記常誘電体層と前記強誘電体層との間に設けられ、酸化ゲルマニウム、酸化イットリウム、酸化ルテチウム、酸化ランタン、及び、酸化ストロンチウムから成る群から選ばれる少なくとも一つの酸化物を含む酸化物層と、
を備える記憶装置。
【請求項６】
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられ、酸化ハフニウムを含む強誘電体層と、
前記第１の導電層と前記強誘電体層との間に設けられ、酸化シリコンを含む常誘電体層と、
前記強誘電体層と前記第２の導電層との間に設けられ、酸化マグネシウム、酸化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ルテチウム、酸化ランタン、及び、酸化ストロンチウムから成る群から選ばれる少なくとも一つの酸化物を含む酸化物層と、
を備える記憶装置。
【請求項７】
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられ、酸化ハフニウムを含む強誘電体層と、
前記第１の導電層と前記強誘電体層との間に設けられ酸化シリコンを含む常誘電体層と、
前記第１の導電層と前記常誘電体層との間に設けられ、酸化アルミニウム、酸化チタン、酸化ジルコニウム、酸化ハフニウム、及び、酸化マグネシウムから成る群から選ばれる少なくとも一つの酸化物を含む酸化物層と、
を備える記憶装置。
【請求項８】
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられ、酸化ハフニウムを含む強誘電体層と、
前記第１の導電層と前記強誘電体層との間に設けられた常誘電体層と、
前記常誘電体層と前記強誘電体層との間である第１の位置、前記強誘電体層と前記第２の導電層との間である第２の位置、及び、前記第１の導電層と前記常誘電体層との間である第３の位置の少なくともいずれか一つの位置に設けられ、前記第２の導電層の側が負電荷であり前記第１の導電層の側が正電荷であるダイポールを形成する酸化物層と、
を備える記憶装置。
【請求項９】
前記第１の導電層の仕事関数が前記第２の導電層の仕事関数よりも大きい請求項１ないし請求項８いずれか一項記載の記憶装置。
【請求項１０】
前記強誘電体層に含まれる前記酸化ハフニウムは、第三斜方晶の酸化ハフニウムを含む請求項１ないし請求項９いずれか一項記載の記憶装置。
【請求項１１】
前記強誘電体層に含まれる前記酸化ハフニウムは、シリコン（Ｓｉ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、及び、イットリウム（Ｙ）からなる群から選ばれる少なくとも一つの元素を含む請求項１ないし請求項１０いずれか一項記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【０００２】
従来のフラッシュメモリに代わる新たな記憶装置として、二端子の抵抗変化型メモリの開発がおこなわれている。二端子の抵抗変化型メモリは、抵抗変化層を挟む二個の端子の間に電圧を印加することで、高抵抗状態と低抵抗状態の間を遷移させる。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。
【０００３】
二端子の抵抗変化型メモリの一つとして、強誘電体を利用したＦＴＪ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）メモリがある。ＦＴＪメモリは、強誘電体の分極反転を利用しトンネル障壁の形状を変調し、高抵抗状態と低抵抗状態を発現させる。安定して動作するＦＴＪメモリの実現が期待される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１７−５０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、安定した動作の実現を可能とする記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の記憶装置は、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層との間に設けられ、酸化ハフニウムを含む強誘電体層と、前記第１の導電層と前記強誘電体層との間に設けられ第１の酸化物を含む常誘電体層と、前記常誘電体層と前記強誘電体層との間に設けられ、前記第１の酸化物よりも酸素面密度の小さい第２の酸化物を含む酸化物層と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の記憶装置のメモリセルの模式断面図。
【図２】第１の実施形態の記憶装置のメモリセルアレイ及び周辺回路のブロック図。
【図３】第１の実施形態の記憶装置のメモリセルアレイの一部の模式図。
【図４】比較例の記憶装置のメモリセルの模式断面図。
【図５】ＦＴＪメモリの動作原理の説明図。
【図６】第１の実施形態の記憶装置の作用及び効果の説明図。
【図７】第１の実施形態の記憶装置の作用及び効果の説明図。
【図８】第２の実施形態の記憶装置のメモリセルの模式断面図。
【図９】第２の実施形態の記憶装置の作用及び効果の説明図。
【図１０】第３の実施形態の記憶装置のメモリセルの模式断面図。
【図１１】第３の実施形態の記憶装置の作用及び効果の説明図。
【図１２】第４の実施形態の記憶装置のブロック図。
【図１３】第４の実施形態の記憶装置のメモリセルアレイの等価回路図。
【図１４】第４の実施形態の記憶装置のメモリセルアレイの一部の模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【０００９】
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
【００１０】
本明細書中の記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
【００１１】
（第１の実施形態）
第１の実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、酸化ハフニウムを含む強誘電体層と、第１の導電層と強誘電体層との間に設けられ、第１の酸化物を含む常誘電体層と、常誘電体層と強誘電体層との間に設けられ、第１の酸化物よりも酸素面密度の小さい第２の酸化物を含む酸化物層と、を備える。
【００１２】
図１は、第１の実施形態の記憶装置のメモリセルＭＣの模式断面図である。図２は、第１の実施形態の記憶装置のメモリセルアレイ１００及び周辺回路のブロック図である。図１は、図２のメモリセルアレイ１００中の、例えば点線の円で示される一個のメモリセルＭＣの断面を示す。
【００１３】
第１の実施形態の記憶装置のメモリセルアレイ１００は、例えば、半導体基板１０１上に絶縁層を介して、複数のワード線１０４と、ワード線１０４と交差する複数のビット線１０６とを備える。ビット線１０６は、ワード線１０４の上層に設けられる。また、メモリセルアレイ１００の周囲には、周辺回路として、第１の制御回路１０８、第２の制御回路１１０、センス回路１１２が設けられる。
【００１４】
ワード線１０４と、ビット線１０６が交差する領域に、複数のメモリセルＭＣが設けられる。第１の実施形態の記憶装置は、クロスポイント構造を備える抵抗変化型メモリである。メモリセルＭＣは二端子の抵抗変化素子である。
【００１５】
複数のワード線１０４は、それぞれ、第１の制御回路１０８に接続される。また、複数のビット線１０６は、それぞれ、第２の制御回路１１０に接続される。センス回路１１２は、第１の制御回路１０８及び第２の制御回路１１０に接続される。
【００１６】
第１の制御回路１０８及び第２の制御回路１１０は、例えば、所望のメモリセルＭＣを選択し、そのメモリセルへのデータの書き込み、メモリセルのデータの読み出し、メモリセルのデータの消去等を行う機能を備える。データの読み出し時に、メモリセルのデータは、ワード線１０４と、ビット線１０６との間に流れる電流量として読み出される。センス回路１１２は、その電流量を判定して、データの極性を判断する機能を備える。例えば、データの“０”、“１”を判定する。センス回路１１２は、メモリセルに流れるトンネル電流の量を判定して、データの極性を判断する。
【００１７】
第１の制御回路１０８、第２の制御回路１１０、及び、センス回路１１２は、例えば、半導体基板１０１上に形成される半導体デバイスを用いた電子回路で構成される。
【００１８】
メモリセルＭＣは、図１に示すように、下部電極１０（第１の導電層）、上部電極２０（第２の導電層）、抵抗変化層３０を備える。抵抗変化層３０は、常誘電体層３１、強誘電体層３２、酸化物層３３を有する。
【００１９】
下部電極１０はワード線１０４に接続される。下部電極１０自体がワード線１０４であっても構わない。
【００２０】
下部電極１０は、例えば金属、又は、半導体である。下部電極１０は、例えば、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）である。下部電極１０は、例えば、導電性不純物を含む、多結晶の半導体である。下部電極１０は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。下部電極１０は、異種の金属、又は、金属と半導体との積層構造であってもかまわない。
【００２１】
下部電極１０の仕事関数は、例えば、上部電極２０の仕事関数よりも大きい。
【００２２】
上部電極２０は、ビット線１０６に接続される。上部電極２０自体がビット線１０６であっても構わない。
【００２３】
上部電極２０は、例えば金属、又は、半導体である。上部電極２０は、例えば、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）である。上部電極２０は、例えば、導電性不純物を含む、多結晶の半導体である。上部電極２０は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。上部電極２０は、異種の金属、又は、金属と半導体との積層構造であってもかまわない。
【００２４】
抵抗変化層３０は、下部電極１０と上部電極２０との間に設けられる。抵抗変化層３０は、常誘電体層３１、強誘電体層３２、酸化物層３３を有する。
【００２５】
抵抗変化層３０の厚さは、例えば、４ｎｍ以上１４ｎｍ以下である。
【００２６】
強誘電体層３２は、下部電極１０と上部電極２０の間に設けられる。強誘電体層３２は、強誘電体の酸化ハフニウムを含む。強誘電体層３２は、酸化ハフニウムを主成分とする。強誘電体層３２中の酸化ハフニウムは、酸化ハフニウム以外の副成分よりもモル分率が高い。
【００２７】
強誘電体層３２に含まれる酸化ハフニウムは、第三斜方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ ＩＩＩ、空間群Ｐｂｃ２１ 、空間群番号２９番）の酸化ハフニウムを含む。強誘電体層３２に含まれる酸化ハフニウムは、第三斜方晶の結晶構造を有する酸化ハフニウムを含む。第三斜方晶の酸化ハフニウムは強誘電性を備える。例えば、強誘電体層３２に含まれる酸化ハフニウムの結晶構造の中で、第三斜方晶の占める割合が最も多い。
【００２８】
強誘電体層３２の厚さは、例えば、３ｎｍ以上１０ｎｍ以下である。
【００２９】
酸化ハフニウムは、例えば、シリコン（Ｓｉ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、及び、イットリウム（Ｙ）からなる群から選ばれる少なくとも一つの元素を含む。
【００３０】
常誘電体層３１は、下部電極１０と強誘電体層３２との間に設けられる。常誘電体層３１は、常誘電体の第１の酸化物を含む。常誘電体層３１は、第１の酸化物を主成分とする。常誘電体層３１中の第１の酸化物は、第１の酸化物以外の副成分よりもモル分率が高い。
【００３１】
常誘電体層３１の厚さは、例えば、０．５ｎｍ以上２ｎｍ以下である。
【００３２】
第１の酸化物は、例えば、酸化シリコン、又は、酸化アルミニウムである。
【００３３】
酸化物層３３は、常誘電体層３１と強誘電体層３２との間（第１の位置）に設けられる。酸化物層３３は、常誘電体の第２の酸化物を含む。酸化物層３３は、第２の酸化物を主成分とする。酸化物層３３中の第２の酸化物は、第２の酸化物以外の副成分よりもモル分率が高い。
【００３４】
酸化物層３３の厚さは、例えば、０．５ｎｍ以上２ｎｍ以下である。
【００３５】
第２の酸化物は、第１の酸化物よりも酸素面密度が小さい。酸化物の酸素面密度は、酸化物の酸素１個当たりのユニット構造の体積をＶｕとした場合に、Ｖｕ−２／３と定義する。酸化物の酸素１個当たりのユニット構造の体積Ｖｕは、酸化物の化学式量と密度から一義的に求めることが可能である。
【００３６】
例えば、酸化アルミニウム、酸化チタン、酸化ジルコニウム、酸化ハフニウム、酸化マグネシウム、酸化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ルテチウム、酸化ランタン、酸化ストロンチウムは、上記列挙した順に酸素面密度が小さくなる。上記列挙した酸化物の中では、酸化アルミニウムの酸素面密度が最大であり、酸化ストロンチウムの面密度が最小である。
【００３７】
例えば、常誘電体層３１に含まれる第１の酸化物が酸化シリコンの場合、酸化物層３３に含まれる第２の酸化物は、酸化ゲルマニウム、酸化イットリウム、酸化ルテチウム、酸化ランタン、及び、酸化ストロンチウムから成る群から選ばれる少なくとも一つの酸化物である。
【００３８】
第２の酸化物の酸素面密度が第１の酸化物の酸素面密度よりも小さいことにより、図１に示すように、抵抗変化層３０中に、酸化物層３３の側が負電荷、常誘電体層３１の側が正電荷となるダイポール（ｅｌｅｃｔｒｉｃ  ｄｉｐｏｌｅ）が形成されている。言い換えれば、抵抗変化層３０中に、酸化物層３３により、上部電極２０の側が負電荷、下部電極１０の側が正電荷となるダイポールが形成されている。
【００３９】
図３は、第１の実施形態の記憶装置のメモリセルアレイ１００の一部の模式図である。図３（ａ）は上面図、図３（ｂ）は図３（ａ）のＡ−Ａ’方向の断面図、図３（ｃ）は図３（ａ）のＢ−Ｂ’方向の断面図である。
【００４０】
図３では、下部電極１０自体がワード線１０４であり、上部電極２０自体がビット線である場合を示す。メモリセルアレイ１００は、半導体基板１０１、第１の絶縁層１０２、第２の絶縁層１０５、下部電極１０、上部電極２０、抵抗変化層３０を備える。図３中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【００４１】
半導体基板１０１は、例えば、シリコン基板である。半導体基板１０１の上に第１の絶縁層１０２が設けられる。第１の絶縁層１０２は、例えば、酸化シリコンである。
【００４２】
第１の絶縁層１０２内に下部電極１０が設けられる。下部電極１０は、ｘ方向に伸長する。下部電極１０は、例えば、金属である。下部電極１０は、例えば、窒化チタンである。
【００４３】
第１の絶縁層１０２の上、及び、下部電極１０の間に第２の絶縁層１０５が設けられる。第２の絶縁層１０５は、例えば、酸化シリコンである。
【００４４】
第２の絶縁層１０５の上に、抵抗変化層３０と上部電極２０が設けられる。上部電極２０はｙ方向に伸長する。上部電極２０は、例えば、金属である。上部電極２０は、例えば、窒化チタンである。
【００４５】
第２の絶縁層１０５と上部電極２０との間に抵抗変化層３０が設けられる。抵抗変化層３０の一部は、下部電極１０と上部電極２０との間に設けられる。
【００４６】
次に、第１の実施形態の作用及び効果について説明する。
【００４７】
最初に比較例の記憶装置を例に、ＦＴＪメモリの動作原理について説明する。
【００４８】
図４は、比較例の記憶装置のメモリセルＭＣ’の模式断面図である。比較例のメモリセルＭＣ’は、図４に示すように、下部電極１０、上部電極２０、抵抗変化層３０を備える。抵抗変化層３０は、常誘電体層３１、強誘電体層３２を有する。比較例の記憶装置は、抵抗変化層３０が常誘電体層３１と強誘電体層３２で形成され、酸化物層を含まない点で第１の実施形態と異なる。
【００４９】
図５は、ＦＴＪメモリの動作原理の説明図である。図５（ａ）はＦＴＪメモリの分極（Ｐ）−電界（Ｅ）特性（以下、Ｐ−Ｅ特性とも記述する）を示す。図５（ｂ）は、ＦＴＪメモリがオン状態（セット状態）の時のバンド図、図５（ｃ）は、ＦＴＪメモリがオフ状態（リセット状態）の時のバンド図である。図５（ｂ）、図５（ｃ）のバンド図は、上部電極２０と下部電極１０に印加される電圧が０Ｖの場合を示す。
【００５０】
図５（ａ）の横軸は抵抗変化層３０に印加される電界（Ｅ）、縦軸は強誘電体層３２の分極（Ｐ）である。横軸の正の方向は上部電極２０側が正電圧、下部電極１０側に負電圧が印加される場合である。
【００５１】
抵抗変化層３０に印加される電界を変化させることにより強誘電体層３２の分極反転が生じる。分極反転はそれぞれ正側の抗電界（Ｅｃ）、負側の抗電界（Ｅｃ’）で生じる。比較例のＦＴＪメモリは、正側の抗電界（Ｅｃ）と負側の抗電界（Ｅｃ’）が略同一であり、左右対称なＰ−Ｅ特性を示している。なお、負側の抗電界（Ｅｃ’）の大小は絶対値の大小を意味するものとする。
【００５２】
図５（ｂ）に示すようにオン状態（セット状態）では、強誘電体層３２は上部電極２０側が負電荷、下部電極１０側が正電荷となるように分極している。例えば、オン状態で上部電極２０に正電圧を印加すると、図に実線で示すように上部電極２０から下部電極１０にトンネル電流が流れる。電子の流れは点線で示すように電流と逆向きである。
【００５３】
図５（ｃ）に示すようにオフ状態（リセット状態）では、強誘電体層３２は上部電極２０側が正電荷、下部電極１０側が負電荷となるように分極している。オン状態からトンネル障壁の形状が変調され、実効的にトンネル障壁が大きくなる。したがって、例えば、オフ状態では上部電極２０に正電圧を印加しても電流は流れない。
【００５４】
オン状態が低抵抗状態、オフ状態が高抵抗状態である。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義すると、メモリセルＭＣ’は“０”と“１”の１ビットデータを記憶することが可能となる。
【００５５】
オフ状態からオン状態にするために上部電極２０と下部電極１０との間に印加される電圧をセット電圧（Ｖｓｅｔ）と称し、オン状態からオフ状態にするために上部電極２０と下部電極１０との間に印加される電圧をリセット電圧（Ｖｒｅｓｅｔ）と称する。上部電極２０側を正、下部電極１０側を負とすると、セット電圧は正電圧、リセット電圧は負電圧である。
【００５６】
例えば、抵抗変化層３０の薄膜化などにより、比較例のＦＴＪメモリのオン電流を向上させていくと、セット電圧を印加した際にメモリセルＭＣ’が破壊されるという不良モードが顕在化する。そこで、メモリセルＭＣ’の破壊を抑制するために、セット電圧を小さくすることが望まれる。
【００５７】
正側の抗電界（Ｅｃ）を小さくするとセット電圧が小さくなり、正側の抗電界（Ｅｃ）を大きくするとセット電圧が大きくなる。一方、負側の抗電界（Ｅｃ’）を小さくするとリセット電圧が低くなり、負側の抗電界（Ｅｃ’）を大きくするとリセット電圧が高くなる。
【００５８】
例えば、リセット電圧が小さくなると、オン状態からオフ状態へと遷移しやすくなる。このため、オン状態の保持特性が劣化する。特に、ＦＴＪメモリではオン状態の保持特性がオフ状態の保持特性よりも悪い傾向があるため、保持特性の観点からはリセット電圧が低くなることを回避することが望まれる。
【００５９】
仮に、正側の抗電界（Ｅｃ）と負側の抗電界（Ｅｃ’）の双方を小さくすると、セット電圧が低くなることでメモリセルＭＣ’の破壊は抑制されるが、リセット電圧が高くなることでオン状態の保持特性が劣化する。
【００６０】
図６は、第１の実施形態の記憶装置の作用及び効果の説明図である。図６は、第１の実施形態のＦＴＪメモリのＰ−Ｅ特性を示す図である。実線が第１の実施形態のＦＴＪメモリのＰ−Ｅ特性、点線が比較例のＦＴＪメモリのＰ−Ｅ特性である。
【００６１】
第１の実施形態のＦＴＪメモリでは、比較例のＦＴＪメモリと比較して、正側の抗電界（Ｅｃ）が小さくなるとともに、負側の抗電界（Ｅｃ’）が大きくなる。言い換えれば、比較例のＦＴＪメモリのＰ−Ｅ特性と比較して、Ｐ−Ｅ特性が負側（左側）にシフトしている。また、言い換えれば、Ｐ−Ｅ特性がＥ＝０の場合を基準に、左右非対称となっている。
【００６２】
第１の実施形態のＦＴＪメモリによれば、正側の抗電界（Ｅｃ）が小さくなることでセット電圧が低くなり、メモリセルＭＣの破壊が抑制される。そして、負側の抗電界（Ｅｃ’）が大きくなることでリセット電圧が高くなり、オン状態の保持特性が向上する。したがって、メモリセルＭＣの破壊の抑制と、オン状態の保持特性の向上とが両立できる。
【００６３】
第１の実施形態のＦＴＪメモリにおいて、正側の抗電界（Ｅｃ）が小さくなるとともに、負側の抗電界（Ｅｃ’）が大きくなる理由は以下のように考えられる。
【００６４】
図７は、第１の実施形態の記憶装置の作用及び効果の説明図である。図７は、オン状態（セット状態）にあるメモリセルＭＣの強誘電体層３２の分極方向、酸化物層３３の形成するダイポールの向き、酸化物層３３の形成するダイポールにより誘起される電極中の電荷の極性を示している。図７は、上部電極２０と下部電極１０に印加される電圧が０Ｖの場合を示す。
【００６５】
第１の実施形態のＦＴＪメモリでは、メモリセルＭＣの抵抗変化層３０に酸化物層３３を設けることにより、酸化物層３３の側を負電荷、常誘電体層３１の側が正電荷となるダイポールが形成されている。ダイポールが形成する電場は、強誘電体層３２の分極方向を安定化させるように作用する。
【００６６】
ダイポールの形成は以下の理由によると考えられる。酸化物層３３に含まれる第２の酸化物は、常誘電体層３１に含まれる第１の酸化物よりも酸素面密度が小さい。このため、酸素面密度が大きい常誘電体層３１から酸素が酸素イオンとして酸化物層３３に移動し、常誘電体層３１に酸素空孔が形成される。酸素イオンは負電荷であり、酸素空孔は正電荷である。したがって、酸化物層３３の側を負電荷、常誘電体層３１の側が正電荷となるダイポールが、常誘電体層３１と酸化物層３３との界面に形成される。
【００６７】
また、このダイポールにより上部電極２０に正電荷、下部電極１０に負電荷が誘起される。上部電極２０及び下部電極１０に誘起された電荷が形成する電場も、強誘電体層３２の分極方向を安定化させるように作用する。
【００６８】
ダイポールが形成する電場、及び、上部電極２０及び下部電極１０に誘起された電荷が形成する電場の双方が、オン状態での強誘電体層３２の分極方向を安定化させるように作用する。言い換えれば、ダイポールが形成する電場、及び、上部電極２０及び下部電極１０に誘起された電荷が形成する電場の双方が、オフ状態での強誘電体層３２の分極方向を不安定化させるように作用する。
【００６９】
したがって、強誘電体層３２はオン状態の分極方向を発現しやすくなり、かつ、オン状態の分極方向が保持されやすくなる。よって、正側の抗電界（Ｅｃ）が小さくなり、セット電圧が低くなる。また、負側の抗電界（Ｅｃ’）が大きくなり、リセット電圧が高くなる。
【００７０】
既存の半導体装置の製造プロセスに組み込みやすいという観点から、常誘電体層３１に含まれる第１の酸化物は、酸化シリコン又は酸化アルミニウムであることが好ましい。また、安定したダイポールを発現させる観点から、第１の酸化物は酸化シリコンであることが好ましい。
【００７１】
酸化物層３３の厚さは０．５ｎｍ以上２ｎｍ以下であることが好ましく、０．５ｎｍ以上１ｎｍ以下であることがより好ましい。上記範囲を下回ると、安定したダイポールの形成が困難となるおそれがある。また、上記範囲を上回るとオン電流が低下するおそれがある。
【００７２】
常誘電体層３１の厚さは０．５ｎｍ以上２ｎｍ以下であることが好ましく、０．５ｎｍ以上１ｎｍ以下であることがより好ましい。上記範囲を下回ると、オフ状態でのリーク電流の抑制が不十分となるおそれがある。また、上記範囲を上回るとオン電流が低下するおそれがある。
【００７３】
強誘電体層３２の厚さは３ｎｍ以上１０ｎｍ以下であることが好ましく、４ｎｍ以上８ｎｍ以下であることがより好ましい。上記範囲を下回ると、トンネル障壁の形状の変調が不十分となるおそれがある。また、上記範囲を上回るとオン電流が低下するおそれがある。
【００７４】
強誘電体層３２に含まれる酸化ハフニウムは、例えば、シリコン（Ｓｉ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、及び、イットリウム（Ｙ）からなる群から選ばれる少なくとも一つの元素を含むことが好ましい。上記元素を含むことにより、強誘電性が発現しやすくなる。
【００７５】
下部電極１０の仕事関数が上部電極２０の仕事関数よりも大きいことが好ましい。下部電極１０の仕事関数が上部電極２０の仕事関数よりも大きいことで、更に、セット電圧を低くし、かつ、リセット電圧を高くすることが可能である。
【００７６】
例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）は、上記列挙した順に仕事関数が大きくなる。例えば、上記列挙した材料から、下部電極１０の仕事関数が上部電極２０の仕事関数よりも大きくなるように材料を選択することが可能である。
【００７７】
下部電極１０又は上部電極２０は、電極の酸化を抑制する観点から、金属窒化物であることが好ましい。下部電極１０又は上部電極２０は、例えば、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、又は、窒化タンタル（ＴａＮ）であることが好ましい。
【００７８】
以上、第１の実施形態によれば、抵抗変化層３０に酸化物層３３を設けることによりダイポールが形成され、ＦＴＪメモリのセット電圧を低くし、かつ、リセット電圧を高くすることが可能となる。したがって、メモリセルＭＣの破壊の抑制と、オン状態の保持特性の向上とが両立できる。よって、安定して動作するＦＴＪメモリが実現される。
【００７９】
（第２の実施形態）
第２の実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、酸化ハフニウムを含む強誘電体層と、第１の導電層と強誘電体層との間に設けられ第１の酸化物を含む常誘電体層と、強誘電体層と第２の導電層との間に設けられ、酸化ハフニウムよりも酸素面密度の小さい第２の酸化物を含む酸化物層と、を備える。第２の実施形態の記憶装置は、酸化物層が設けられる位置が第１の実施形態と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する。
【００８０】
図８は、第２の実施形態の記憶装置のメモリセルＭＣの模式断面図である。メモリセルＭＣは、図８に示すように、下部電極１０（第１の導電層）、上部電極２０（第２の導電層）、抵抗変化層３０を備える。抵抗変化層３０は、常誘電体層３１、強誘電体層３２、酸化物層３３を有する。
【００８１】
酸化物層３３は、強誘電体層３２と上部電極２０との間（第２の位置）に設けられる。酸化物層３３は、常誘電体の第２の酸化物を含む。酸化物層３３は、第２の酸化物を主成分とする。酸化物層３３中の第２の酸化物は、第２の酸化物以外の副成分よりもモル分率が高い。
【００８２】
酸化物層３３の厚さは、例えば、０．５ｎｍ以上２ｎｍ以下である。
【００８３】
第２の酸化物は、酸化ハフニウムよりも酸素面密度が小さい。酸化物の酸素面密度は、酸化物の酸素１個当たりのユニット構造の体積をＶｕとした場合に、Ｖｕ−２／３と定義する。酸化物の酸素１個当たりのユニット構造の体積Ｖｕは、酸化物の化学式量と密度から一義的に求めることが可能である。
【００８４】
例えば、酸化アルミニウム、酸化チタン、酸化ジルコニウム、酸化ハフニウム、酸化マグネシウム、酸化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ルテチウム、酸化ランタン、酸化ストロンチウムは、上記列挙した順に酸素面密度が小さくなる。上記列挙した酸化物の中では、酸化アルミニウムの酸素面密度が最大であり、酸化ストロンチウムの面密度が最小である。
【００８５】
例えば、酸化物層３３に含まれる第２の酸化物は、酸化マグネシウム、酸化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ルテチウム、酸化ランタン、及び、酸化ストロンチウムから成る群から選ばれる少なくとも一つの酸化物である。
【００８６】
第２の酸化物の酸素面密度が酸化ハフニウムの酸素面密度よりも小さいことにより、図８に示すように、抵抗変化層３０中に、酸化物層３３の側が負電荷、強誘電体層３２の側が正電荷となるダイポールが形成されている。言い換えれば、抵抗変化層３０中に、酸化物層３３により、上部電極２０の側が負電荷、下部電極１０の側が正電荷となるダイポールが形成されている。
【００８７】
図９は、第２の実施形態の記憶装置の作用及び効果の説明図である。図９は、オン状態（セット状態）にあるメモリセルＭＣの強誘電体層３２の分極方向、酸化物層３３の形成するダイポールの向き、酸化物層３３の形成するダイポールにより誘起される電極中の電荷の極性を示している。図９は、上部電極２０と下部電極１０に印加される電圧が０Ｖの場合を示す。
【００８８】
第２の実施形態のＦＴＪメモリでは、メモリセルＭＣの抵抗変化層３０に酸化物層３３を設けることにより、酸化物層３３の側を負電荷、強誘電体層３２の側が正電荷となるダイポールが形成されている。ダイポールが形成する電場は、強誘電体層３２の分極方向を安定化させるように作用する。
【００８９】
ダイポールの形成は以下の理由によると考えられる。酸化物層３３に含まれる第２の酸化物は、強誘電体層３２に含まれる酸化ハフニウムよりも酸素面密度が小さい。このため、酸素面密度が大きい強誘電体層３２から酸素が酸素イオンとして酸化物層３３に移動し、強誘電体層３２に酸素空孔が形成される。酸素イオンは負電荷であり、酸素空孔は正電荷である。したがって、酸化物層３３の側を負電荷、強誘電体層３２の側が正電荷となるダイポールが、強誘電体層３２と酸化物層３３との界面に形成される。
【００９０】
また、このダイポールにより上部電極２０に正電荷、下部電極１０に負電荷が誘起される。上部電極２０及び下部電極１０に誘起された電荷が形成する電場も、強誘電体層３２の分極方向を安定化させるように作用する。
【００９１】
ダイポールが形成する電場、及び、上部電極２０及び下部電極１０に誘起された電荷が形成する電場の双方が、オン状態での強誘電体層３２の分極方向を安定化させるように作用する。言い換えれば、ダイポールが形成する電場、及び、上部電極２０及び下部電極１０に誘起された電荷が形成する電場の双方が、オフ状態での強誘電体層３２の分極方向を不安定化させるように作用する。
【００９２】
したがって、強誘電体層３２はオン状態の分極方向を発現しやすくなり、かつ、オン状態の分極方向が保持されやすくなる。よって、正側の抗電界（Ｅｃ）が小さくなり、セット電圧が低くなる。また、負側の抗電界（Ｅｃ’）が大きくなり、リセット電圧が高くなる。
【００９３】
以上、第２の実施形態によれば、第１の実施形態同様、抵抗変化層３０に酸化物層３３を設けることによりダイポールが形成され、ＦＴＪメモリのセット電圧を低くし、かつ、リセット電圧を高くすることが可能となる。したがって、メモリセルＭＣの破壊の抑制と、オン状態の保持特性の向上とが両立できる。よって、安定して動作するＦＴＪメモリが実現される。
【００９４】
（第３の実施形態）
第３の実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、酸化ハフニウムを含む強誘電体層と、第１の導電層と強誘電体層との間に設けられ第１の酸化物を含む常誘電体層と、第１の導電層と常誘電体層との間に設けられ、第１の酸化物よりも酸素面密度の大きい第２の酸化物を含む酸化物層と、を備える。第３の実施形態の記憶装置は、酸化物層が設けられる位置が第１の実施形態と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する。
【００９５】
図１０は、第３の実施形態の記憶装置のメモリセルＭＣの模式断面図である。メモリセルＭＣは、図１０に示すように、下部電極１０（第１の導電層）、上部電極２０（第２の導電層）、抵抗変化層３０を備える。抵抗変化層３０は、常誘電体層３１、強誘電体層３２、酸化物層３３を有する。
【００９６】
酸化物層３３は、下部電極１０と常誘電体層３１との間（第３の位置）に設けられる。酸化物層３３は、常誘電体の第２の酸化物を含む。酸化物層３３は、第２の酸化物を主成分とする。酸化物層３３中の第２の酸化物は、第２の酸化物以外の副成分よりもモル分率が高い。
【００９７】
酸化物層３３の厚さは、例えば、０．５ｎｍ以上２ｎｍ以下である。
【００９８】
第２の酸化物は、第１の酸化物よりも酸素面密度が大きい。酸化物の酸素面密度は、酸化物の酸素１個当たりのユニット構造の体積をＶｕとした場合に、Ｖｕ−２／３と定義する。酸化物の酸素１個当たりのユニット構造の体積Ｖｕは、酸化物の化学式量と密度から一義的に求めることが可能である。
【００９９】
例えば、酸化アルミニウム、酸化チタン、酸化ジルコニウム、酸化ハフニウム、酸化マグネシウム、酸化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ルテチウム、酸化ランタン、酸化ストロンチウムは、上記列挙した順に酸素面密度が小さくなる。上記列挙した酸化物の中では、酸化アルミニウムの酸素面密度が最大であり、酸化ストロンチウムの面密度が最小である。
【０１００】
例えば、常誘電体層３１に含まれる第１の酸化物が酸化シリコンの場合、酸化物層３３に含まれる第２の酸化物は、酸化アルミニウム、酸化チタン、酸化ジルコニウム、酸化ハフニウム、及び、酸化マグネシウムから成る群から選ばれる少なくとも一つの酸化物である。
【０１０１】
第２の酸化物の酸素面密度が第１の酸化物の酸素面密度よりも大きいことにより、図１０に示すように、抵抗変化層３０中に、常誘電体層３１の側が負電荷、酸化物層３３の側が正電荷となるダイポールが形成されている。言い換えれば、抵抗変化層３０中に、酸化物層３３により、上部電極２０の側が負電荷、下部電極１０の側が正電荷となるダイポールが形成されている。
【０１０２】
図１１は、第３の実施形態の記憶装置の作用及び効果の説明図である。図１１は、オン状態（セット状態）にあるメモリセルＭＣの強誘電体層３２の分極方向、酸化物層３３の形成するダイポールの向き、酸化物層３３の形成するダイポールにより誘起される電極中の電荷の極性を示している。図１１は、上部電極２０と下部電極１０に印加される電圧が０Ｖの場合を示す。
【０１０３】
第３の実施形態のＦＴＪメモリでは、メモリセルＭＣの抵抗変化層３０に酸化物層３３を設けることにより、常誘電体層３１の側を負電荷、酸化物層３３の側が正電荷となるダイポールが形成されている。ダイポールが形成する電場は、強誘電体層３２の分極方向を安定化させるように作用する。
【０１０４】
ダイポールの形成は以下の理由によると考えられる。酸化物層３３に含まれる第２の酸化物は、常誘電体層３１に含まれる第１の酸化物よりも酸素面密度が大きい。このため、酸素面密度が大きい酸化物層３３から酸素が酸素イオンとして常誘電体層３１に移動し、酸化物層３３に酸素空孔が形成される。酸素イオンは負電荷であり、酸素空孔は正電荷である。したがって、常誘電体層３１の側を負電荷、酸化物層３３の側が正電荷となるダイポールが、酸化物層３３と常誘電体層３１との界面に形成される。
【０１０５】
また、このダイポールにより上部電極２０に正電荷、下部電極１０に負電荷が誘起される。上部電極２０及び下部電極１０に誘起された電荷が形成する電場も、強誘電体層３２の分極方向を安定化させるように作用する。
【０１０６】
ダイポールが形成する電場、及び、上部電極２０及び下部電極１０に誘起された電荷が形成する電場の双方が、オン状態での強誘電体層３２の分極方向を安定化させるように作用する。言い換えれば、ダイポールが形成する電場、及び、上部電極２０及び下部電極１０に誘起された電荷が形成する電場の双方が、オフ状態での強誘電体層３２の分極方向を不安定化させるように作用する。
【０１０７】
したがって、強誘電体層３２はオン状態の分極方向を発現しやすくなり、かつ、オン状態の分極方向が保持されやすくなる。よって、正側の抗電界（Ｅｃ）が小さくなり、セット電圧が低くなる。また、負側の抗電界（Ｅｃ’）が大きくなり、リセット電圧が高くなる。
【０１０８】
以上、第３の実施形態によれば、第１の実施形態同様、抵抗変化層３０に酸化物層３３を設けることによりダイポールが形成され、ＦＴＪメモリのセット電圧を低くし、かつ、リセット電圧を高くすることが可能となる。したがって、メモリセルＭＣの破壊の抑制と、オン状態の保持特性の向上とが両立できる。よって、安定して動作するＦＴＪメモリが実現される。
【０１０９】
（第４の実施形態）
第４の実施形態の記憶装置は、メモリセルアレイが３次元構造を備える点で、第１ないし第３の実施形態と異なっている。したがって、第１ないし第３の実施形態と重複する内容については一部記述を省略する。
【０１１０】
図１２は、第４の実施形態の記憶装置のブロック図である。図１３は、第４の実施形態の記憶装置のメモリセルアレイの等価回路図である。図１３は、メモリセルアレイ内の配線構造を模式的に示す。第４の実施形態のメモリセルアレイ２１０は、メモリセルＭＣが立体的に配置された三次元構造を備える。
【０１１１】
図１２に示すように、記憶装置は、メモリセルアレイ２１０、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、制御回路２２１を備える。
【０１１２】
また、図１３に示すように、メモリセルアレイ２１０内には、複数のメモリセルＭＣが立体的に配置される。図１３中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。
【０１１３】
メモリセルアレイ２１０は、例えば、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）を備える。ワード線ＷＬはｘ方向に伸長する。ビット線ＢＬはｚ方向に伸長する。ワード線ＷＬとビット線ＢＬは垂直に交差する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。
【０１１４】
複数のワード線ＷＬは、ローデコーダ回路２１４に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路２１５に接続される。複数のビット線ＢＬとセンスアンプ回路２１５との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。
【０１１５】
ローデコーダ回路２１４は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路２１２は、ローデコーダ回路２１４によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
【０１１６】
カラムデコーダ回路２１７は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路２１５は、カラムデコーダ回路２１７によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
【０１１７】
制御回路２２１は、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、図示しないその他の回路を制御する機能を備える。
【０１１８】
ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、制御回路２２１などの回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
【０１１９】
図１４は、第４の実施形態の記憶装置のメモリセルアレイ２１０の一部の模式図である。図１４（ａ）は、メモリセルアレイ２１０のｘｙ断面図である。図１４（ｂ）は、メモリセルアレイ２１０のｙｚ断面図である。図１４（ａ）は、図１４（ｂ）のＢＢ’断面図、図１４（ｂ）は図１４（ａ）のＡＡ’断面図である。図１４（ａ）、図１４（ｂ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【０１２０】
メモリセルアレイ２１０は、複数のワード線ＷＬ（第１の導電層）、複数のビット線ＢＬ（第２の導電層）を備える。また、抵抗変化層３０、層間絶縁層１４０を備える。
【０１２１】
ワード線ＷＬは層間絶縁層１４０と、ｚ方向に交互に積層される。ワード線ＷＬはｘ方向に伸長する。
【０１２２】
ワード線ＷＬは、例えば金属又は半導体である。ワード線ＷＬは、例えば、例えば、窒化チタン、タングステン、又は、窒化チタンとタングステンの積層構造である。
【０１２３】
ビット線ＢＬは、ワード線ＷＬとワード線ＷＬとの間に設けられる。ビット線ＢＬは、ｚ方向に伸長する。
【０１２４】
ビット線ＢＬは、例えば金属又は半導体である。ビット線ＢＬは、例えば、窒化チタン、タングステン、又は、窒化チタンとタングステンの積層構造である。
【０１２５】
ワード線ＷＬとビット線ＢＬとの間に抵抗変化層３０が設けられる。抵抗変化層３０に、第１ないし第３の実施形態の抵抗変化層３０と同様の構成が適用される。
【０１２６】
第４の実施形態によれば、第１ないし第３の実施形態同様、安定して動作するＦＴＪメモリが実現される。さらに、三次元構造を備えることにより、抵抗変化型メモリの集積度が向上するという効果が得られる。
【０１２７】
第１ないし第３の実施形態では、メモリセルアレイ１００のクロスポイント構造が一層のみの場合を例に説明したが、第１ないし第３の実施形態のメモリセルアレイ１００を複数積層した三次元構造とすることも可能である。
【０１２８】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２９】
１０        下部電極（第１の導電層）
２０        上部電極（第２の導電層）
３０        抵抗変化層
３１        常誘電体層
３２        強誘電体層
３３        酸化物層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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