(57)【要約】【課題】高速に動作する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数の第１配線、複数の第２配線、抵抗変化層、複数の半導体層、複数のゲート電極及び第３配線を備える。第１配線は、基板の表面と交差する第１方向及び第１方向と交差する第２方向に、第２方向に並ぶ第１領域及び第２領域にわたって配設される。第２配線は、第２方向に隣り合う第１配線の間にそれぞれ設けられ、第１方向に延伸する。抵抗変化層は、第１配線及び第２配線の間に設けられる。半導体層は、複数の第２配線の一端にそれぞれ接続される。ゲート電極は、第２方向に配設され、第２方向から半導体層にそれぞれ対向する。第３配線は、第２方向に延伸し、複数の半導体層に共通に接続される。また、上記第１領域においては、第１配線と第２配線との間に抵抗変化層が設けられ、上記第２領域においては、第１配線と第２配線との間に前記抵抗変化層が設けられない。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板の表面と交差する第１方向及び前記第１方向と交差する第２方向に、前記第２方向に並ぶ第１領域及び第２領域にわたって配設された複数の第１配線と、
前記第２方向に隣り合う前記第１配線の間にそれぞれ設けられ、前記第１方向に延伸する複数の第２配線と、
前記第１配線及び前記第２配線の間に設けられた抵抗変化層と、
前記複数の第２配線の一端にそれぞれ接続された複数の半導体層と、
前記第２方向に配設され、前記第２方向から前記半導体層にそれぞれ対向する複数のゲート電極と、
前記第２方向に延伸し、前記複数の半導体層に共通に接続された第３配線と
を備え、
前記第１領域においては、前記第１配線と前記第２配線との間に前記抵抗変化層が設けられ、
前記第２領域においては、前記第１配線と前記第２配線との間に前記抵抗変化層が設けられない
半導体記憶装置。
【請求項２】
前記第１領域に設けられ、前記第２方向に延伸する第４配線と、
前記第１領域に設けられ、前記第２方向に延伸する第５配線と、
前記第２領域に設けられ、前記第２方向に延伸する第６配線と
を更に備え、
前記第１配線は、前記第１方向及び前記第２方向と交差する第３方向に延伸し、
前記第４配線は、前記第１領域において前記第２方向に配設された複数の前記第１配線のうち、前記第２方向における奇数番目の前記第１配線の前記第３方向における一端に共通に接続され、
前記第５配線は、前記第１領域において前記第２方向に配設された複数の前記第１配線のうち、前記第２方向における偶数番目の前記第１配線の前記第３方向における他端に共通に接続され、
前記第６配線は、前記第２領域において前記第２方向に配設された複数の前記第１配線に共通に接続される
請求項１記載の半導体記憶装置。
【請求項３】
前記第４配線、前記第５配線及び前記第６配線を複数備え、
前記第４配線、前記第５配線及び前記第６配線に接続される複数のコンタクトを更に備え、
前記複数の第４配線、前記複数の第５配線、及び、前記複数の第６配線は、それぞれ、前記第１方向に配設され、
前記複数の第４配線、前記複数の第５配線、及び、前記基板から最も遠い一の前記第６配線は、前記コンタクトにそれぞれ接続され、
前記一の第６配線以外の前記第６配線は、前記コンタクトに接続されていない
請求項２記載の半導体記憶装置。
【請求項４】
前記第１配線及び前記ゲート電極に電圧を印加する制御回路を更に備え、
前記第２領域における前記第１配線は充電配線として機能し、
前記第１領域における前記半導体層は第１選択トランジスタのチャネル領域として機能し、前記第１領域における前記ゲート電極は前記第１選択トランジスタのゲート電極として機能し、
前記第２領域における前記半導体層は第２選択トランジスタのチャネル領域として機能し、前記第２領域における前記ゲート電極は前記第２選択トランジスタのゲート電極として機能する
請求項１〜３のいずれか一項に記載の半導体記憶装置。
【請求項５】
第１配線、第２配線、前記第１配線と前記第２配線との間に接続されたメモリセル、及び、前記第２配線に接続された第１選択トランジスタを備えるメモリセルアレイと、
充電配線、及び、この充電配線に接続された第２選択トランジスタを備える充電回路と、
前記第１選択トランジスタ及び前記第２選択トランジスタに接続された第３配線と、
前記第１配線、前記第１選択トランジスタ及び前記第２選択トランジスタのゲート電極、並びに、前記第３配線に接続された制御回路と
を備える半導体記憶装置。
【請求項６】
前記メモリセルアレイ及び前記充電回路をそれぞれ複数備え、
複数の前記メモリセルアレイは前記第３配線に接続され、
複数の前記充電回路は前記第３配線に接続された
請求項５記載の半導体記憶装置。
【請求項７】
前記制御回路は、
前記第２選択トランジスタをＯＦＦ状態として前記充電配線に電圧を印加する第１の充電動作と、
前記第１選択トランジスタをＯＦＦ状態とし、前記第２選択トランジスタをＯＮ状態とする第２の充電動作と、
前記第１選択トランジスタをＯＮ状態とし、前記第２選択トランジスタをＯＦＦ状態とし、前記第３配線の電圧を読み出す読み出し動作と
を行う
請求項４〜６のいずれか一項記載の半導体記憶装置。
【請求項８】
前記制御回路は、
前記読み出し動作又は書き込み動作と並行して前記第１の充電動作を行う
請求項７記載の半導体記憶装置。
【請求項９】
基板の表面と交差する第１方向に延伸する第１配線と、
前記第１方向と交差する第２方向において前記第１配線と隣り合い、前記第１方向及び前記第２方向と交差する第３方向に延伸する第２配線と、
前記第１配線の一端に接続された第１半導体層と、
前記第２方向において前記第１半導体層に対向する第１ゲート電極と、
前記第１方向に延伸する第３配線と、
前記第２方向において前記第３配線と隣り合い、前記第３方向に延伸する第４配線と、
前記第３配線の一端に接続された第２半導体層と、
前記第２方向において前記第２半導体層に対向する第２ゲート電極と、
前記第２方向に延伸し、前記第１半導体層及び前記第２半導体層に共通に接続された第５配線と、
抵抗変化層と
を備え、
前記第１配線と前記第２配線との間には前記抵抗変化層が設けられ、
前記第３配線と前記第４配線との間には前記抵抗変化層が設けられない
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の高集積化に伴い、メモリセルを三次元的に配置した半導体記憶装置の開発が進んでいる。この様な半導体記憶装置には、例えば、抵抗値を可逆的に変化させる抵抗変化素子をメモリセルとして利用する、いわゆるＲｅＲＡＭや、ゲート絶縁層中に電荷を蓄積可能な電界効果トランジスタをメモリセルとして利用する、いわゆるフラッシュメモリ等が知られている。抵抗変化素子を三次元的に配置する半導体記憶装置は、例えば、Ｘ方向に延伸し、Ｚ方向及びＹ方向に配設された複数のワード線と、Ｚ方向に延伸し、Ｙ方向に隣り合うワード線の間にそれぞれ設けられた複数のローカルビット線と、これらワード線及びローカルビット線の間に設けられた抵抗変化層と、を備える。また、複数のローカルビット線のＺ方向の一端は、それぞれ、選択トランジスタを介してグローバルビット線に接続される。更に、グローバルビット線の一端は、このグローバルビット線に電力を供給する回路に接続される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１４１７２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
この様な半導体記憶装置において読出し動作を行う場合、上記グローバルビット線に充電を行うことがある。しかしながら、半導体記憶装置の高集積化に伴い、グローバルビット線の充電に要する時間が増大しつつあった。
【０００５】
下記の実施形態に係る発明は、この様な点に鑑みなされたもので、高速に動作する半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一の実施形態に係る半導体記憶装置は、複数の第１配線と、複数の第２配線と、抵抗変化層と、複数の半導体層と、複数のゲート電極と、第３配線と、を備える。複数の第１配線は、基板の表面と交差する第１方向及び第１方向と交差する第２方向に、第２方向に並ぶ第１領域及び第２領域にわたって配設される。複数の第２配線は、第２方向に隣り合う第１配線の間にそれぞれ設けられ、第１方向に延伸する。抵抗変化層は、第１配線及び第２配線の間に設けられる。複数の半導体層は、複数の第２配線の一端にそれぞれ接続される。複数のゲート電極は、第２方向に配設され、第２方向から半導体層にそれぞれ対向する。第３配線は、第２方向に延伸し、複数の半導体層に共通に接続される。また、上記第１領域においては、第１配線と第２配線との間に抵抗変化層が設けられ、上記第２領域においては、第１配線と第２配線との間に前記抵抗変化層が設けられない。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置の概略的な平面図である。
【図２】図１のＡで示した部分の概略的な斜視図である。
【図３】図２に示す構成をＸ方向から見た概略的な断面図である。
【図４】図１のＢで示した部分に対応する平面図である。
【図５】同半導体記憶装置の一部の構成を示す回路図である。
【図６】同半導体記憶装置の製造方法を示す概略的な断面図である。
【図７】同製造方法を示す概略的な断面図である。
【図８】同製造方法を示す概略的な断面図である。
【図９】同製造方法を示す概略的な断面図である。
【図１０】同製造方法を示す概略的な断面図である。
【図１１】同製造方法を示す概略的な断面図である。
【図１２】同製造方法を示す概略的な断面図である。
【発明を実施するための形態】
【０００８】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【０００９】
また、以下の説明においては、基板の主面（表面）を上面とし、基板の上面と交差する方向を第１方向と、第１方向と交差する方向を第２方向と、第１方向及び第２方向と交差する方向を第３方向と呼ぶ。また、第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について上面と言う場合にはこの構成の上向きの面を、下面と言う場合にはこの構成の下向きの面を意味する事とする。また、第２方向又は第３方向と交差する面を側面と呼ぶ。また、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。尚、以下の説明においては、第１方向がＺ方向と、第２方向がＹ方向と、第３方向がＸ方向と、それぞれ一致する場合について例示するが、第１方向、第２方向及び第３方向は、Ｚ方向、Ｙ方向及びＸ方向と一致しなくても良い。
【００１０】
また、以下の説明において「メモリセル」と言った場合には、抵抗値を可逆的に変化させる抵抗変化素子、この様な抵抗変化素子において、整流特性を有するもの、ゲート絶縁層中に電荷を蓄積可能な電界効果トランジスタ等、１ビット以上のデータを記憶可能な素子を意味することとする。
【００１１】
［第１の実施形態］
［構成］
図１は、第１の実施形態に係る半導体記憶装置の概略的な平面図である。
【００１２】
本実施形態に係る半導体記憶装置は、メモリダイ１１と、コントロールダイ１５と、を備える。メモリダイ１１は、メモリセルアレイＭＡが設けられるコア部１２と、このコア部１２の周辺に設けられた周辺回路１３と、を備える。コントロールダイ１５は、メモリダイ１１上の周辺回路１３を介してメモリセルアレイＭＡ等を制御する制御回路を備える。
【００１３】
コア部１２は、Ｘ方向に配設され、Ｙ方向に延伸する複数のグローバルビット線ＧＢＬと、このグローバルビット線ＧＢＬに沿ってＸ方向及びＹ方向に配設された複数のメモリセルアレイＭＡと、Ｙ方向に隣り合うメモリセルアレイＭＡの間にそれぞれ設けられた複数の充電回路ＣＣと、を備える。
【００１４】
グローバルビット線ＧＢＬは、複数のメモリセルアレイＭＡ及び複数の充電回路ＣＣに共通に接続される。また、グローバルビット線ＧＢＬは周辺回路１３内に設けられた図示しないセンスアンプ及びカラムデコーダに接続される。
【００１５】
メモリセルアレイＭＡは、図示しない複数のメモリセルを備える。これらメモリセルは、例えば、それぞれ１ビット分のデータを記憶する。メモリセルアレイＭＡは、１ページ分のデータを記憶する複数のメモリセルを備える。これら複数のメモリセルは、周辺回路１３の制御に応じてグローバルビット線ＧＢＬに接続される。
【００１６】
充電回路ＣＣは、周辺回路１３内に設けられた電圧生成回路に接続される。充電回路ＣＣは、周辺回路１３の制御に応じて、電圧生成回路から供給された電荷をグローバルビット線ＧＢＬに供給して、グローバルビット線ＧＢＬを充電する。
【００１７】
尚、図１に示す例においては、半導体記憶装置がメモリダイ１１及びコントロールダイ１５を備えており、コントロールダイ１５上に制御回路が設けられている。しかしながら、例えば、コントロールダイ１５を省略し、メモリダイ１１上に制御回路を設けても良い。また、制御回路は、半導体記憶装置の外部に設けられても良い。
【００１８】
図２は、コア部１２の、メモリセルアレイＭＡと充電回路ＣＣとの境界部分（図１のＡで示した部分）の構成を示す概略的な斜視図である。図３は、図２に示す構成をＸ方向から見た概略的な断面図である。図４は、図２に示す構造に対応する構造をＺ方向から見た平面図であり、図１のＢで示した部分に対応する。
【００１９】
図２に示す通り、コア部１２には、基板２０の上方に設けられた複数の第１配線２１と、これら複数の第１配線２１と交差する複数の第２配線２２と、これら複数の第１配線２１及び第２配線２２の間に設けられた抵抗変化層２３と、複数の第２配線２２の一端にそれぞれ接続された複数の半導体層２４と、これら複数の半導体層２４に対向する複数のゲート電極２５と、複数の半導体層２４の一端に接続された複数の第３配線２６と、を備える。
【００２０】
第１配線２１は、Ｘ方向に延伸し、所定のピッチでＺ方向及びＹ方向に配設されている。第１配線２１は、ポリシリコン（ｐ−Ｓｉ）、タングステン（Ｗ）又は窒化チタン（ＴｉＮ）等の導電性の材料を含む。また、第１配線２１は、仕事関数の異なる２種類の導電層、及び、これら導電層の間に設けられた絶縁層を備え、整流機能を有するものであっても良い。
【００２１】
第２配線２２は、それぞれ、Ｙ方向に隣り合う第１配線２１の間に配置され、Ｚ方向に延伸する。第２配線２２は、所定のピッチでＹ方向及びＸ方向に配設される。換言すると、第２配線２２は、Ｙ方向において、第１配線２１と交互に設けられる。第２配線２２は、第１配線２１と同様に、導電性の材料を含む。
【００２２】
抵抗変化層２３は、第１配線２１と第２配線２２との間に設けられる。抵抗変化層２３は、第１配線２１と第２配線２２との間の抵抗値を可逆的に変化させることが可能な層である。本実施形態に係る抵抗変化層２３は、例えば、第１配線２１と第２配線２２との間の電流経路（フィラメント）を有する絶縁層である。この電流経路は、第１配線２１と第２配線２２との電位差に応じて可逆的に発生し、又は消失する。抵抗変化層２３の材料は、例えば、銅（Ｃｕ）や銀（Ａｇ）等の金属層と酸化シリコン（ＳｉＯ２）等の絶縁層との積層体であっても良いし、ハフニウム酸化物（ＨｆＯｘ）等の遷移金属酸化物であっても良いし、その他の材料であっても良い。尚、抵抗変化層２３は、結晶構造の変化によって抵抗値を可逆的に変化させるもの等であっても良い。また、抵抗変化層２３は、例えば第１配線２１や第２配線２２のＹ方向の側面に沿って、Ｘ方向及び／又はＺ方向に延伸しても良いし、これらの方向に分断されても良い。
【００２３】
半導体層２４は、第２配線２２の下端と第３配線２６の上面との間に設けられ、所定のピッチでＹ方向及びＸ方向に配設されている。半導体層２４は、第３配線２６側から順に設けられた、ｎ型半導体層２４ａ、ｐ型半導体層２４ｂ及びｎ型半導体層２４ｃを含む。これらの材料は、それぞれ、ｎ型の不純物、ｐ型の不純物、ｎ型の不純物を注入されたポリシリコン（ｐ−Ｓｉ）等である。半導体層２４の両側面には、Ｘ方向に延伸するゲート絶縁層２７が設けられている。
【００２４】
ゲート電極２５は、Ｘ方向に延伸し、Ｙ方向に配設されている。ゲート電極２５は、ｎ型半導体層２４ａ、ｐ型半導体層２４ｂ及びｎ型半導体層２４ｃの両側面にゲート絶縁層２７を介して対向する。ゲート電極２５は、第１配線２１と同様に、導電性の材料を含む。尚、ゲート電極２５の形状は、適宜変更可能である。例えば、図示の例の様に、Ｙ方向に隣り合う一対の半導体層２４の間に、Ｘ方向に延伸する２本の導電層を設け、これをゲート電極２５としても良いし、Ｙ方向に隣り合う一対の半導体層２４の間に１本の導電層を設けても良い。更に、ゲート電極２５は、半導体層２４のＸ方向及びＹ方向の側面を覆うものであっても良い。
【００２５】
第３配線２６は、Ｙ方向に延伸し、所定のピッチでＸ方向に配設される。第３配線２６は、グローバルビット線ＧＢＬとして機能する。第３配線２６は、第１配線２１と同様に、導電性の材料を含む。
【００２６】
尚、図３に示す通り、これらの構成の間には、酸化シリコン（ＳｉＯ２）等からなる層間絶縁層３１、３２、３３が埋め込まれる。
【００２７】
ここで、本実施形態においては、この様に構成されたコア部１２の一部がメモリセルアレイＭＡとして機能し、他の一部が充電回路ＣＣとして機能する。以下、メモリセルアレイＭＡが設けられる領域を「第１領域Ｒ１」と、充電回路ＣＣが設けられる領域を「第２領域Ｒ２」と呼ぶ。
【００２８】
第１領域Ｒ１においては、第１配線２１と第２配線２２との間に、抵抗変化層２３が設けられる。従って、第２配線２２は抵抗変化層２３を介して複数の第１配線２１に対向する。一方、第２領域Ｒ２においては、第１配線２１と第２配線２２との間に、抵抗変化層２３が設けられない。従って、第２配線２２は抵抗変化層２３を介さず、複数の第１配線２１に接する。
【００２９】
また、図４に示す通り、第１領域Ｒ１には、第１配線２１のＸ方向の一端側においてＹ方向に延伸する第４配線４１が設けられ、この第４配線４１には、Ｙ方向における奇数番目の第１配線２１が共通に接続される。また、第１配線２１のＸ方向の他端側においてＹ方向に延伸する第５配線４２が設けられ、この第５配線４２には、Ｙ方向における偶数番目の第１配線２１が共通に接続される。尚、図示は省略するものの、第４配線４１及び第５配線４２は、第１配線２１と同様にＺ方向に複数配設される。これら複数の第４配線４１及び複数の第５配線４２は、それぞれコンタクト４３に接続され、コンタクト４３を介して周辺回路１３（図１）内のロウ制御回路４４に接続される。
【００３０】
一方、第２領域Ｒ２には、第１配線２１のＸ方向の一端側又は他端側においてＹ方向に延伸する第６配線４５が設けられ、この第６配線４５には、第２領域Ｒ２における全ての第１配線２１が共通に接続される。尚、図示は省略するものの、第６配線４５も、第１配線２１と同様にＺ方向に複数配設される。本実施形態においては、これらＺ方向に積層された複数の第６配線４５のうち、最も上に位置するもの（最も基板２０から遠いもの）がコンタクト４６に接続され、コンタクト４６を介して、周辺回路１３（図１）内の電圧生成回路４７に接続される。一方、他の第６配線４５は周辺回路１３には接続されない。
【００３１】
尚、本実施形態においては、第１領域Ｒ１に配置された第１配線２１と、第２領域Ｒ２に配置された第１配線２１とが、第１領域Ｒ１及び第２領域Ｒ２の境界部分において隣接している。しかしながら、第１領域Ｒ１と第２領域Ｒ２との間に、更に第１配線２１を設けても良い。この第１配線２１は、第１領域Ｒ１及び第２領域Ｒ２に設けられた第１配線２１とは電気的に独立であっても良い。
【００３２】
図５は、図２等を参照して説明したコア部１２の一部の構成を示す回路図である。
【００３３】
メモリセルアレイＭＡにおいては、複数の第１配線２１と複数の第２配線２２との間にそれぞれ設けられた抵抗変化層２３が、メモリセルＭＣとして機能する。メモリセルＭＣは、第１配線２１と第２配線２２との間に接続される。本実施形態に係るメモリセルＭＣは、例えば、直列に接続された抵抗変化素子ＶＲ及び整流素子ＤＩの機能を有し、例えば、高抵抗状態と低抵抗状態とによってデータの“１”と“０”とを記憶すると共に、第２配線２２から第１配線２１に電流が流れる方向の整流特性を有する。また、複数の第２配線２２の下端と第３配線２６（グローバルビット線ＧＢＬ）の間に設けられた半導体層２４及びゲート電極２５は、それぞれ、半導体層２４をチャネル領域と、ゲート電極２５をゲート電極とする電界効果型のトランジスタとして機能する。このトランジスタは、第２配線２２と第３配線２６（グローバルビット線ＧＢＬ）との間に接続される。以下、第１配線２１をワード線ＷＬと、第２配線２２をローカルビット線ＬＢＬと呼ぶことがある。また、上記電界効果型のトランジスタを第１選択トランジスタＳＴｒ１と呼ぶことがある。
【００３４】
充電回路ＣＣにおいては、複数の第１配線２１が、全て第２配線２２に電気的に接続される。また、第２配線２２の下端と第３配線２６（グローバルビット線ＧＢＬ）の間に設けられた半導体層２４及びゲート電極２５は、それぞれ、半導体層２４をチャネル領域と、ゲート電極２５をゲート電極とする電界効果型のトランジスタとして機能する。このトランジスタは、第２配線２２と第３配線２６（グローバルビット線ＧＢＬ）との間に接続される。また、図中、第２配線２２及びゲート電極２５の間に表記されたキャパシタＣは、第１配線２１及び第２配線２２の配線容量と、ゲート電極２５を含むトランジスタのゲート容量とを模式的に示している。尚、充電回路ＣＣ内においては、第１配線２１を充電配線ＣＷと呼ぶ場合がある。また、上記電界効果型のトランジスタを第２選択トランジスタＳＴｒ２と呼ぶことがある。
【００３５】
尚、本実施形態においては、メモリセルアレイＭＡ中の第２配線２２と、充電回路ＣＣ中の第１配線２１との間に、メモリセルＭＣが設けられる。この様なメモリセルＭＣは、データの記録には用いられず、常に高抵抗状態である。以下、この様なメモリセルＭＣの事を「ダミーセル」と呼ぶ場合がある。
【００３６】
［動作］
次に、図５等を参照して、本実施形態に係る半導体記憶装置の動作について説明する。本実施形態に係る半導体記憶装置は、充電回路ＣＣ内のキャパシタＣに充電を行う第１の充電動作、グローバルビット線ＧＢＬに充電を行う第２の充電動作、及び、メモリセルアレイＭＡ内のメモリセルＭＣに記憶されたデータを読み出す読み出し動作を行う。
【００３７】
第１の充電動作においては、例えば、第２選択トランジスタＳＴｒ２のゲート電極２５に第１充電電圧（例えば、接地電圧）を印加して第２選択トランジスタＳＴｒ２をＯＦＦ状態とする。この状態で、電圧生成回路４７（図４）から充電配線ＣＷに第１充電電圧よりも大きい第２充電電圧を印加して、所定時間の経過を待つ。これにより、キャパシタＣの充電が行われる。尚、第１の充電動作は、例えば、複数の充電回路ＣＣに対して同時に行われても良い。また、第１の充電動作は、第２の充電動作の終了後、読み出し動作や書き込み動作等と並行して行われても良い。また、第１の充電動作は、省略しても良い。
【００３８】
第２の充電動作においては、例えば、第１選択トランジスタＳＴｒ１をＯＦＦ状態と、第２選択トランジスタＳＴｒ２をＯＮ状態として、充電配線ＣＷに読出し電圧を印加する。これにより、キャパシタＣに蓄積された電荷及び充電配線ＣＷから供給された電荷がグローバルビット線ＧＢＬに供給され、グローバルビット線ＧＢＬが充電され、グローバルビット線ＧＢＬの電圧は読出し電圧まで上昇する。充電が終了した場合には、第２選択トランジスタＳＴｒ２をＯＦＦ状態とする。尚、第２の充電動作は、１つの充電回路ＣＣを用いて行っても良いし、例えば、グローバルビット線ＧＢＬに共通に接続された複数の充電回路ＣＣを用いて行っても良い。また、第２充電動作においては、充電回路ＣＣからの充電に加え、グローバルビット線ＧＢＬの端部からも併せて充電を行っても良い。
【００３９】
読み出し動作においては、読出しの対象である選択メモリセルＭＣに接続された第１選択トランジスタＳＴｒ１をＯＮ状態と、それ以外の第１選択トランジスタＳＴｒ１及び第２選択トランジスタＳＴｒ２をＯＦＦ状態とする。これにより、グローバルビット線ＧＢＬと選択メモリセルＭＣとが接続される。この状態で、選択メモリセルＭＣに接続されたワード線ＷＬに第１電圧（例えば、接地電圧）を、それ以外のワード線ＷＬに第１電圧よりも大きい第２電圧（例えば、読出し電圧の半分の電圧）を印加する。選択メモリセルＭＣが低抵抗状態だった場合、グローバルビット線ＧＢＬの電荷は選択メモリセルＭＣ及びワード線ＷＬを介して放電され、グローバルビット線ＧＢＬの電圧は第１電圧まで低下する。一方、選択メモリセルＭＣが高抵抗状態だった場合、グローバルビット線ＧＢＬの電荷は放電されず、グローバルビット線ＧＢＬの電圧は読み出し電圧のままとなる。
【００４０】
次に、図示しないセンスアンプによってグローバルビット線ＧＢＬの電圧を読み出す。例えばグローバルビット線ＧＢＬの電圧がしきい値よりも小さい場合にはメモリセルＭＣに“１”が記憶されていると判定する。一方、グローバルビット線ＧＢＬの電圧がしきい値よりも大きい場合にはメモリセルＭＣに“０”が記憶されていると判定する。
【００４１】
［製造方法］
次に、図６〜図１２等を参照して、本実施形態に係る半導体記憶装置の製造方法を説明する。図６〜図１２は、同製造方法について説明するための概略的な断面図であり、図３の一部に対応する断面を示す。
【００４２】
図６に示す通り、同製造方法においては、既知の方法によって基板２０上に層間絶縁層３２、第３配線２６、半導体層２４、ゲート絶縁層２７、ゲート電極２５及び層間絶縁層３３を形成する。この工程は、例えば、既知の方法で成膜、パターニング、エッチングを繰り返し行うこと等によって行われる。次に、半導体層２４及び層間絶縁層３３上に、層間絶縁層３１及び第１導電層２１Ａを交互に形成する。第１導電層２１Ａは、例えば、シリコン、タングステン（Ｗ）又は窒化チタン（ＴｉＮ）等の導電性の材料を含む。第１導電層２１Ａ及び層間絶縁層３１の形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の手段によって行われる。
【００４３】
次に、図７に示す通り、複数の第１導電層２１Ａ及び層間絶縁層３１に、開口ｏｐ１を形成する。開口ｏｐ１は、Ｚ方向及びＸ方向に延伸し、半導体層２４の上面を露出させる溝である。開口ｏｐ１の形成は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行われる。開口ｏｐ１の形成に伴い、複数の第１導電層２１Ａ及び層間絶縁層３１はＹ方向に分断される。これにより、複数の第１配線２１が形成される。
【００４４】
次に、図８に示す通り、第１配線２１及び層間絶縁層３１の上方にマスク５０を形成する。マスク５０は、メモリセルアレイＭＡが形成される第１領域Ｒ１には形成されず、充電回路ＣＣが形成される第２領域Ｒ２に形成される。これにより、第１領域Ｒ１では開口ｏｐ１が露出し、第２領域Ｒ２では開口ｏｐ１が露出しないこととなる。
【００４５】
次に、図９に示す通り、開口ｏｐ１内に、抵抗変化層２３を形成する。抵抗変化層２３の形成は、例えば、ＣＶＤ等の手段によって行われる。ここで、第１領域Ｒ１では、開口ｏｐ１が露出している。従って、開口ｏｐ１の側壁（第１配線２１のＹ方向の側面）及び底面（半導体層２４の上面）には、抵抗変化層２３が形成される。一方、第２領域Ｒ２では開口ｏｐ１が露出していない。従って、開口ｏｐ１の側壁及び底面には、抵抗変化層２３が形成されない。
【００４６】
次に、図１０に示す通り、抵抗変化層２３のうち、開口ｏｐ１の底面に位置する部分、及び、マスク５０の上面に位置する部分を除去する。この工程は、例えば、ＲＩＥ等の方法によって行われる。
【００４７】
次に、図１１に示す通り、マスク５０を除去する。これにより、第２領域Ｒ２中の開口ｏｐ１が露出する。
【００４８】
次に、図１２に示す通り、開口ｏｐ１内に、第２導電層２２Ａを形成する。第２導電層２２Ａは、例えば、シリコン、タングステン（Ｗ）又は窒化チタン（ＴｉＮ）等の導電性の材料を含む。第２導電層２２Ａの形成は、例えば、ＣＶＤによる成膜及びＲＩＥによるエッチバック等の手段によって行われる。第１領域Ｒ１においては、第２導電層２２Ａが、半導体層２４の上面及び抵抗変化層２３の側面に接する。一方、第２領域Ｒ２においては、第２導電層２２Ａが、半導体層２４の上面、第１配線２１の側面、及び、層間絶縁層３１の側面に接する。
【００４９】
その後、この第２導電層２２ＡをＸ方向に分断して第２配線２２を形成する。また、第１配線２１と第２配線２２の間に電圧を印加して抵抗変化層２３に電流経路（フィラメント）を形成する「フォーミング」と呼ばれる操作を、必要に応じて行う。尚、メモリセルアレイＭＡ中の第２配線２２と、充電回路ＣＣ中の第１配線２１との間に設けられる部分については、この「フォーミング」を行わなくても良い。
【００５０】
［効果］
図１を参照して説明した通り、グローバルビット線ＧＢＬは、Ｙ方向に延伸する。半導体記憶装置の大容量化が進展した場合、グローバルビット線ＧＢＬの細線化、及び、これに伴う負荷容量、配線抵抗の増大が予想される。ここで、グローバルビット線ＧＢＬの充電を、グローバルビット線ＧＢＬのＹ方向の端部のみから行おうとする場合、迅速な読み出し動作が困難になることが予想される。
【００５１】
ここで、本実施形態に係る半導体記憶装置は、図２等を参照して説明した通り、Ｚ方向及びＹ方向に配設された複数の第１配線２１と、Ｙ方向に隣り合う第１配線２１の間にそれぞれ設けられ、Ｚ方向に延伸する複数の第２配線２２と、第１配線２１及び第２配線２２の間に設けられた抵抗変化層２３と、複数の第２配線２２の一端にそれぞれ接続された複数の半導体層２４と、Ｙ方向に配設され、Ｙ方向から半導体層２４にそれぞれ対向する複数のゲート電極２５と、Ｙ方向に延伸し、複数の半導体層２４に共通に接続された第３配線２６と、を備える。また、一の第２配線２２と一の第１配線２１との間には抵抗変化層２３が設けられ、他の第２配線２２と他の第１配線２１との間には抵抗変化層２３が設けられない。
【００５２】
この様な構成においては、上記他の第１配線２１、即ち、充電回路ＣＣ内の第１配線２１（充電配線ＣＷ）を介して第３配線２６（グローバルビット線ＧＢＬ）の充電を行うことが可能である。従って、グローバルビット線ＧＢＬを、Ｙ方向の端部以外の場所から充電することが可能となり、読み出し動作の迅速化が可能となる。
【００５３】
また、この様な構成は、既存の製造方法に、図８を参照して説明したマスク５０形成のプロセスと、図１１を参照して説明したマスク５０除去のプロセスを追加するだけで実現可能である。即ち、簡便に実現可能である。
【００５４】
また、本実施形態においては、グローバルビット線ＧＢＬに沿って複数の充電回路ＣＣが設けられる。これにより、読み出し動作の更なる迅速化が可能となる。
【００５５】
尚、上記の説明においては、ワード線ＷＬや充電配線ＣＷとして機能する配線を全て第１配線と呼び、ローカルビット線ＬＢＬ等として機能する配線を全て第２配線と呼び、グローバルビット線ＧＢＬとして機能する配線を全て第３配線と呼んでいた。しかしながら、これらの呼び名はあくまでも説明のための便宜的なものである。例えば、ワード線ＷＬや充電配線ＣＷとして機能する配線を、第１配線、第２配線、第３配線等と別個に呼び分けることも可能である。
【００５６】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５７】
１１…メモリダイ、１２…コア部、１３…周辺回路、１５…コントロールダイ、２１…第１配線、２２…第２配線、２３…抵抗変化層、２４…半導体層、２５…ゲート電極、２６…第３配線、２７…ゲート絶縁層、３１、３２、３３…層間絶縁層、４１…第４配線、４２…第５配線、４３…コンタクト、４５…第６配線、４６…コンタクト、ＧＢＬ…グローバルビット線、ＭＡ…メモリセルアレイ、ＣＣ…充電回路、Ｒ１…第１領域、Ｒ２…第２領域、ＭＣ…メモリセル、ＶＲ…抵抗変化素子、ＤＩ…整流素子、ＰＣ…寄生容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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