(57)【要約】【課題】半導体部材の機械的強度を向上させた記憶装置およびその製造方法を提供する。【解決手段】記憶装置は、導電層と、前記導電層上に積層された複数の第１電極層と、前記第１電極層をその積層方向に貫いて延びる半導体層と、前記導電層と前記第１電極層との間に設けられた第２電極層と、前記導電層と前記半導体層との間に設けられ、前記第２電極層を貫く半導体ベースと、を備える。前記半導体ベースは、前記第１電極層に向き合う前記第２電極層の表面に沿った方向において、前記第２電極層を貫く部分における第１幅と、前記半導体層に接続された上端における第２幅と、を有し、前記第１幅は、前記第２幅よりも広い。【選択図】図１
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【特許請求の範囲】
【請求項１】
導電層と、
前記導電層上に積層された複数の第１電極層と、
前記第１電極層をその積層方向に貫いて延びる半導体層と、
前記導電層と前記第１電極層との間に設けられた第２電極層と、
前記導電層と前記半導体層との間に設けられ、前記第２電極層を貫く半導体ベースと、
を備え、
前記半導体ベースは、前記第１電極層に向き合う前記第２電極層の表面に沿った方向において、前記第２電極層を貫く部分における第１幅と、前記半導体層に接続された上端における第２幅と、を有し、
前記第１幅は、前記第２幅よりも広い記憶装置。
【請求項２】
前記複数の第１電極層のうちの前記積層方向において隣接する２つの第１電極層の間に設けられた第１絶縁膜をさらに備え、
前記第１絶縁膜の前記半導体層に向き合う端面は、前記２つの第１電極層の前記半導体層に向き合う端面と、前記第２電極層の表面に沿った方向において略同一のレベルに位置する請求項１記載の記憶装置。
【請求項３】
前記半導体ベースと前記第２電極層との間に設けられた第２絶縁膜をさらに備え、
前記半導体ベースは、シリコンを含み、
前記第２絶縁膜は、シリコン酸化膜である請求項１または２に記載の記憶装置。
【請求項４】
前記半導体ベースは、前記導電層に接続された請求項１〜３のいずれか１つに記載の記憶装置。
【請求項５】
複数の第１絶縁膜と、複数の犠牲膜と、を導電層上に交互に積層する工程と、
前記複数の第１絶縁膜および前記複数の犠牲膜を貫き前記導電層に連通するメモリホールを形成する工程と、
前記メモリホール内において、前記複数の犠牲膜のそれぞれの一部を選択的に除去した複数のリセス部を形成する工程と、
前記メモリホール内において、前記導電層上に半導体ベースを形成する工程であって、前記複数の犠牲膜のうちの前記導電層に最近接した第１犠牲膜と、前記第１犠牲膜に最近接した第２犠牲膜と、の間のレベルに上端が位置し、前記複数のリセス部のうちの前記導電層に最近接したリセス部を埋め込んだ半導体ベースを形成する工程と、
前記導電層に最近接したリセス部以外のリセス部を埋め込む材料を前記メモリホール内に堆積する工程と、
前記メモリホール内において、前記半導体ベース上に柱状の半導体層を形成する工程と、
前記複数の犠牲膜および前記導電層に最近接したリセス部以外のリセス部を埋め込んだ材料を選択的に除去し、前記複数の第１絶縁膜の間に複数のスペースを形成する工程と、
前記複数のスペースのうちの前記導電層に最近接したスペースを介して、前記半導体ベースの前記導電層に最近接したリセス部を埋め込んだ部分を酸化した第２絶縁膜を形成する工程と、
前記複数のスペース内に複数の電極層をそれぞれ形成する工程と、
を備えた記憶装置の製造方法。
【請求項６】
複数の第１絶縁膜と、複数の犠牲膜と、を導電層上に交互に積層する工程と、
前記複数の第１絶縁膜および前記複数の犠牲膜を貫き前記導電層に連通するメモリホールを形成する工程と、
前記メモリホール内において、前記導電層上に半導体ベースを形成する工程であって、前記複数の犠牲膜のうちの前記導電層に最近接した第１犠牲膜と、前記第１犠牲膜に最近接した第２犠牲膜と、の間のレベルに上端が位置するように半導体ベースを形成する工程と、
前記メモリホール内において、前記半導体ベース上に柱状の半導体層を形成する工程と、
前記複数の犠牲膜を選択的に除去し、前記複数の第１絶縁膜の間に複数のスペースを形成する工程と、
前記複数のスペースのうちの前記導電層に最近接したスペースを介して、前記半導体ベースに突出部を形成する工程と、
前記導電層に最近接したスペースを介して、前記突出部を酸化した第２絶縁膜を形成する工程と、
前記複数のスペース内に複数の電極層をそれぞれ形成する工程と、
を備えた記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
３次元配置されたメモリセルを含む記憶装置の開発が進められている。例えば、ＮＡＮＤ型フラッシュメモリ装置は、ソース層上に積層された複数のワード線と、複数のワード線を積層方向に貫く柱状の半導体部材と、を含み、メモリセルは、半導体部材とワード線が交差する部分に設けられる。このような構造の記憶装置では、半導体部材の密度を高くすることにより、記憶容量を大きくすることができる。しかしながら、半導体部材の密度を高くするために、そのサイズ、例えば、径を小さくすると、機械的強度が低下する。このため、記憶装置の製造過程において半導体ピラーを破損させ、製造歩留りを低下させることがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２７７１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、半導体部材の機械的強度を向上させた記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、導電層と、前記導電層上に積層された複数の第１電極層と、前記第１電極層をその積層方向に貫いて延びる半導体層と、前記導電層と前記第１電極層との間に設けられた第２電極層と、前記導電層と前記半導体層との間に設けられ、前記第２電極層を貫く半導体ベースと、を備える。前記半導体ベースは、前記第１電極層に向き合う前記第２電極層の表面に沿った方向において、前記第２電極層を貫く部分における第１幅と、前記半導体層に接続された上端における第２幅と、を有し、前記第１幅は、前記第２幅よりも広い。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る記憶装置を模式的に示す斜視図である。
【図２】第１実施形態に係る記憶装置を示す模式断面図である。
【図３】第１実施形態に係る記憶装置の製造過程を示す模式断面図である。
【図４】図３に続く製造過程を示す模式断面図である。
【図５】図４に続く製造過程を示す模式断面図である。
【図６】図５に続く製造過程を示す模式断面図である。
【図７】図６に続く製造過程を示す模式断面図である。
【図８】図７に続く製造過程を示す模式断面図である。
【図９】図８に続く製造過程を示す模式断面図である。
【図１０】第２実施形態に係る記憶装置の製造過程を示す模式断面図である。
【図１１】図１０に続く製造過程を示す模式断面図である。
【図１２】図１１に続く製造過程を示す模式断面図である。
【図１３】比較例に係る記憶装置の製造過程を示す模式断面図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図面中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
（第１実施形態）  
図１は、第１実施形態に係る記憶装置１を模式的に示す斜視図である。記憶装置１は、例えば、ＮＡＮＤ型フラッシュメモリ装置であり、３次元配置されたメモリセルを含む。なお、図１では、記憶装置１の構成を示すために、絶縁膜を省略している。
【００１０】
記憶装置１は、導電層（以下、ソース層ＳＬ）と、複数の第１電極層（以下、ワード線ＷＬおよび選択ゲートＳＧＤ）と、複数の柱状体ＰＢと、第２電極層（以下、選択ゲートＳＧＳ）と、半導体ベースＳＢと、を備える。
【００１１】
ソース層ＳＬは、例えば、シリコン基板（図示しない）に設けられたＰ形ウェルである。また、ソース層ＳＬは、シリコン基板上に層間絶縁膜（図示しない）を介して設けられた導電性のポリシリコン層であっても良い。
【００１２】
選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤは、層間絶縁膜（図示しない）を介してソース層ＳＬの上方に積層される。柱状体ＰＢは、それぞれワード線ＷＬおよび選択ゲートＳＧＤを貫いて積層方向（Ｚ方向）に延びる。半導体ベースＳＢは、柱状体ＰＢとソース層ＳＬとの間において、選択ゲートＳＧＳを貫くように設けられる。
【００１３】
選択ゲートＳＧＤの上方には、複数のビット線ＢＬが設けられる。ビット線ＢＬは、接続プラグＶＢを介して柱状体ＰＢの内部に設けられる半導体層ＳＦ（図２参照）に電気的に接続される。
【００１４】
図２は、第１実施形態に係る記憶装置１を示す模式断面図である。図２は、柱状体ＰＢおよび半導体ベースＳＢの断面を示す模式図である。
【００１５】
柱状体ＰＢは、メモリ膜ＭＦと、半導体層ＳＦと、絶縁性コアＣＡと、を含む。メモリ膜ＭＦは、例えば、ブロック絶縁膜２１と、電荷保持膜２３と、トンネル絶縁膜２５と、を含む。半導体層ＳＦは、Ｚ方向に延在する絶縁性コアＣＡを覆うように形成される。すなわち、半導体層ＳＦは、絶縁性コアＣＡを含む柱状に設けられる。
【００１６】
図２に示すように、柱状体ＰＢは、ワード線ＷＬ、層間絶縁膜１５、選択ゲートＳＧＤおよび絶縁膜１７を貫いてＺ方向に延びる。層間絶縁膜１５は、ワード線ＷＬの間、および、ワード線ＷＬと選択ゲートＳＧＤとの間に設けられる。絶縁膜１７は、選択ゲートＳＧＤの上に設けられる。
【００１７】
ビット線ＢＬは、絶縁膜１９の上に設けられ、接続プラグＶＢを介して、半導体層ＳＦに電気的に接続される。絶縁膜１９は、絶縁膜１７の上に設けられ、柱状体ＰＢの上端を覆う。接続プラグＶＢは、絶縁膜１９を貫いてＺ方向に延在するように設けられる。
【００１８】
柱状体ＰＢとワード線ＷＬとが交差する部分には、メモリセルＭＣが設けられる。メモリ膜ＭＦの一部は、半導体層ＳＦとワード線ＷＬとの間に位置し、メモリセルＭＣの電荷保持部として機能する。さらに、柱状体ＰＢと選択ゲートＳＧＤとが交差する部分には、選択トランジスタＳＴＤが設けられる。
【００１９】
半導体ベースＳＢは、選択ゲートＳＧＳおよび層間絶縁膜１３を貫いてソース層ＳＬに接続される。また、半導体ベースＳＢは、その上端において半導体層ＳＦに接続される。すなわち、半導体層ＳＦは、半導体ベースＳＢを介してソース層ＳＬに接続される。半導体ベースＳＢと選択ゲートＳＧＳとが交差する部分には、選択トランジスタＳＴＳが設けられる。
【００２０】
半導体ベースＳＢと選択ゲートＳＧＳとの間には、絶縁膜２０が設けられる。絶縁膜２０は、選択トランジスタＳＴＳのゲート絶縁膜として機能する。絶縁膜２０は、例えば、半導体ベースＳＢを熱酸化することにより形成され、半導体ベースＳＢと同じ元素を含む。
【００２１】
半導体ベースＳＢは、選択ゲートＳＧＳのワード線ＷＬに向き合う表面に沿った方向（Ｘ方向、Ｙ方向）において、半導体ベースＳＢと交差する部分の幅Ｗ１と、半導体層ＳＦに接続される上端の幅Ｗ２と、を有する。半導体ベースＳＢと交差する部分の幅Ｗ１は、上端の幅Ｗ２と略同じか、それよりも広い。
【００２２】
次に、図３〜図９を参照して、第１実施形態に係る記憶装置１製造方法を説明する。図３（ａ）〜図９（ｂ）は、記憶装置１の製造過程を示す模式断面図である。
【００２３】
図３（ａ）に示すように、ソース層ＳＬの上に層間絶縁膜１３、１５および犠牲膜３３を積層する。犠牲膜３３と層間絶縁膜１５は、交互に積層される。層間絶縁膜１３および１５は、例えば、シリコン酸化膜である。犠牲膜３３は、例えば、シリコン窒化膜である。
【００２４】
図３（ｂ）に示すように、最上層の層間絶縁膜１５からソース層ＳＬに至る深さを有するメモリホールＭＨを形成する。メモリホールＭＨの底面には、ソース層ＳＬを露出させる。
【００２５】
図４（ａ）に示すように、メモリホールＭＨの内壁に露出した犠牲膜３３の一部を選択的に除去し、複数のリセス部ＲＣを形成する。例えば、リン酸などのエッチング液をメモリホール内に供給することにより、層間絶縁膜１３および１５をエッチングすることなく、犠牲膜３３を選択的に除去することができる。
【００２６】
図４（ｂ）に示すように、半導体ベースＳＢをメモリホールＭＨの底部に形成する。半導体ベースＳＢは、例えば、Ｐ形もしくはアンドープのシリコン層であり、ソース層ＳＬの上にエピタキシャル成長される。ここで、「アンドープ」とは、意図的に不純物ドーピングをしないことを意味する。
【００２７】
半導体ベースＳＢの底面ＳＢＢは、ソース層ＳＬに接する。また、半導体ベースＳＢの上面ＳＢＴは、ソース層ＳＬに最近接した犠牲膜３３Ｂと、犠牲膜３３Ｂに最近接した犠牲膜３３ＢＡと、の間のレベルに位置する。さらに、半導体ベースＳＢは、ソース層ＳＬに最近接したリセス部ＲＣＢを埋め込むように形成される。すなわち、半導体ベースＳＢは、横方向（Ｘ方向、Ｙ方向）に突出した凸部ＳＢＰを有するように形成される。
【００２８】
図５（ａ）に示すように、メモリホールＭＨの内面を覆う絶縁膜３５を形成する。絶縁膜３５には、層間絶縁膜１３および１５に対して、犠牲膜３３と同時に選択的に除去できる材料を用いる。絶縁膜３５は、例えば、シリコン窒化膜である。絶縁膜３５は、ソース層ＳＬに最近接した位置のリセス部ＲＣ以外のリセス部ＲＣを埋め込むように形成される。
【００２９】
図５（ｂ）に示すように、メモリホールＭＨの内面を覆う絶縁膜３５を、例えば、等方性のドライエッチングにより除去する。絶縁膜３５のうちのリセス部ＲＣを埋め込んだ部分は除去されず、メモリホールＭＨの内壁は、実質的に平坦な表面となる。
【００３０】
図６（ａ）に示すように、メモリホールＭＨの内面を覆うメモリ膜ＭＦを形成する。メモリ膜ＭＦは、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて、ブロック絶縁膜２１、電荷保持膜２３およびトンネル絶縁膜２５を順に積層することにより形成される。ブロック絶縁膜２１およびトンネル絶縁膜２５は、例えば、シリコン酸化膜である。また、電荷保持膜２３は、例えば、シリコン窒化膜である。
【００３１】
図６（ｂ）に示すように、メモリホールＭＨの底面において、メモリ膜ＭＦのうちの半導体ベースＳＢの上に形成された部分を選択的に除去する。メモリ膜ＭＦは、例えば、異方性ＲＩＥ（Reactive Ion Etching）により選択的に除去される。これにより、メモリホールＭＨの底面に半導体ベースＳＢを露出させることができる。
【００３２】
図７（ａ）に示すように、メモリホールＭＨの内部に半導体層ＳＦと絶縁性コアＣＡとを形成する。半導体層ＳＦは、例えば、ＣＶＤを用いて形成されるポリシリコン層である。半導体層ＳＦは、メモリ膜ＭＦを覆うように形成される。半導体層ＳＦは、トンネル絶縁膜２５に接し、メモリホールＭＨの底面において半導体ベースＳＢに接する。絶縁性コアは、例えば、ＣＶＤを用いてメモリホールＭＨの内部を埋め込むように形成された酸化シリコンである。
【００３３】
さらに、層間絶縁膜１３、１５および犠牲膜３３を分断するスリットＳＴを形成する。スリットＳＴは、最上層の層間絶縁膜１５からソース層ＳＬに至る深さを有し、例えば、Ｘ方向に延在する。スリットＳＴは、例えば、異方性ＲＩＥを用いて層間絶縁膜１３、１５および犠牲膜３３を選択的に除去することにより形成される。
【００３４】
図７（ｂ）に示すように、犠牲膜３３およびリセス部ＲＣを埋め込んだ絶縁膜３５の一部を選択的に除去することにより、層間絶縁膜１３と層間絶縁膜１５との間、および、隣接する層間絶縁膜１５の間にスペース３３Ｓを形成する。犠牲膜３３および絶縁膜３５の一部は、例えば、リン酸などのエッチング液をスリットＳＴを介して供給することにより選択的に形成される。
【００３５】
図８（ａ）に示すように、半導体ベースＳＢの凸部ＳＢＰを熱酸化することにより、絶縁膜２０を形成する。凸部ＳＢＰは、スリットＳＴを介してソース層ＳＬに最近接したスペース３３Ｓに酸素もしくは酸素ラジカルを供給することにより形成される。このため、スリットＳＴの底面に露出したソース層ＳＬの一部も酸化され、絶縁膜２７が形成される。
【００３６】
図８（ｂ）に示すように、スペース３３Ｓの内部に金属層３７を形成する。金属層３７は、例えば、ＣＶＤを用いて形成されるタングステン層である。金属層３７は、スリットＳＴを介して原料ガスを供給することにより形成される。このため、金属層３７は、スリットＳＴの内面も覆う。
【００３７】
図９（ａ）に示すように、選択ゲートＳＧＳおよびワード線ＷＬを形成する。例えば、等方性のドライエッチングを用いて、金属層３７のスリットＳＴの内面を覆う部分を除去する。これにより、金属層３７のスペース３３Ｓの内部に形成された部分を相互に分離し、選択ゲートＳＧＳおよびワード線ＷＬを形成することができる。また、図示しない部分において、選択ゲートＳＧＤも形成される。
【００３８】
図９（ｂ）に示すように、スリットＳＴの内部に引き出し層ＬＩを形成する。引き出し層ＬＩは、ソース層ＳＬを上層の配線（図示しない）に電気的に接続する。引き出し層ＬＩは、例えば、スリットＳＴの内部に絶縁膜４１を形成し、スリットＳＴの底面において絶縁膜２７および４１を選択的に除去した後、スリットＳＴの内部にタングステン（Ｗ）などの導電体を埋め込むことにより形成される。
【００３９】
図１３（ａ）および（ｂ）は、比較例に係る記憶装置の製造過程を示す模式断面図である。図１３（ａ）では、犠牲膜３３を選択的に除去することにより形成されたスペース３３Ｓが示されている。図１３（ｂ）では、半導体ベースＳＢを熱酸化することにより形成された絶縁膜３０が示されている。
【００４０】
図１３（ａ）に示すように、半導体ベースＳＢは、凸部ＳＢＰ（図７（ｂ）参照）を有しない。すなわち、半導体ベースＳＢは、凹凸のない平坦な側面を有する。
【００４１】
続いて、図１３（ｂ）に示すように、半導体ベースＳＢの一部を熱酸化し、絶縁膜３０を形成する。このため、半導体ベースＳＢの絶縁膜３０に囲まれた部分は、他の部分よりも細くなる。例えば、半導体ベースＳＢの絶縁膜３０に囲まれた部分のＹ方向の幅Ｗ３は、半導体層ＳＦに接続された上端のＹ方向の幅Ｗ２よりも狭くなる。
【００４２】
これに対し、本実施形態では、半導体ベースＳＢの側面に凸部ＳＢＰを形成することにより、半導体ベースＳＢの絶縁膜２０に囲まれた部分のＹ方向の幅Ｗ１を、半導体層ＳＦに接続される上端のＹ方向の幅Ｗ２と同じか、それよりも広くすることができる（図２参照）。これにより、半導体ベースＳＢの機械的強度を向上させ、製造過程における破壊を防ぐことができる。
【００４３】
また、本実施形態では、メモリホールＭＨ内に形成されたリセス部ＲＣを絶縁膜３５により埋め込み、メモリホールＭＨの内壁を平坦化する。これにより、半導体層ＳＦは、Ｚ方向に直線的に伸びる筒状に形成される。その結果、リセス部ＲＣを有するメモリホールＭＨ内に設けられる場合に比べてメモリセルＭＣのチャネル長が短くなり、チャネル抵抗を低減することができる。
【００４４】
（第２実施形態）  
図１０（ａ）〜図１２（ｂ）を参照して、第２実施形態に係る記憶装置１の製造方法を説明する。図１０（ａ）〜図１２（ｂ）は、記憶装置１の製造過程を示す模式断面図である。
【００４５】
図１０（ａ）に示すように、メモリホールＭＨの底部に半導体ベースＳＢを形成する。半導体ベースＳＢは、例えば、ソース層ＳＬの上にエピタキシャル成長された単結晶シリコンである。この例では、メモリホールＭＨの内部にリセス部ＲＣ（図４（ａ）参照）が形成されず、半導体ベースＳＢは、メモリホールＭＨの内壁に沿った凹凸のない側面を有する。
【００４６】
図１０（ｂ）に示すように、メモリホールＭＨ内において、半導体ベースの上に柱状体ＰＢを形成する。柱状体ＰＢは、メモリ膜ＭＦ、半導体層ＳＦおよび絶縁性コアＣＡを含む。柱状体ＰＢは、第１実施形態に記載の方法を用いて形成される。さらに、層間絶縁膜１３、１５および犠牲膜３３を分断するスリットＳＴを形成する。
【００４７】
図１１（ａ）に示すように、スリットＳＴを介して犠牲膜３３を選択的に除去することにより、層間絶縁膜１３と層間絶縁膜１５との間、および、隣接する層間絶縁膜１５の間にスペース３３Ｓを形成する。
【００４８】
図１１（ｂ）に示すように、ソース層ＳＬに最近接したスペース３３Ｓ内において、半導体ベースＳＢの側面上に凸部ＳＢＰを形成する。凸部ＳＢＰは、例えば、エピタキシャル成長された単結晶シリコン層である。例えば、エピタキシャル成長の原料であるモノシランは、スリットＳＴを介してスペース３３Ｓに供給される。したがって、スリットＳＴの底面に露出したソース層ＳＬの上にも半導体層ＳＢＳが形成される。半導体層ＳＢＳは、例えば、エピタキシャル成長された単結晶シリコン層である。
【００４９】
図１２（ａ）に示すように、凸部ＳＢＰを熱酸化することにより、絶縁膜２０を形成する。凸部ＳＢＰは、スリットＳＴを介してソース層ＳＬに最近接したスペース３３Ｓに酸素もしくは酸素ラジカルを供給することにより形成される。このため、スリットＳＴの底面上に形成された半導体層ＳＢＳの一部も酸化され、絶縁膜２７が形成される。
【００５０】
図１２（ｂ）に示すように、スリットＳＴの内部に引き出し層ＬＩを形成する。引き出し層ＬＩは、例えば、スリットＳＴの内部に絶縁膜４１を形成し、スリットＳＴの底面において絶縁膜２７および４１を選択的に除去した後、スリットＳＴの内部にタングステン（Ｗ）などの導電体を埋め込むことにより形成される。
【００５１】
本実施形態でも、半導体ベースＳＢの側面上に凸部ＳＢＰを設けることにより、半導体ベースＳＢの絶縁膜２０に囲まれた部分のＹ方向の幅Ｗ１を、半導体層ＳＦに接続された上端のＹ方向の幅Ｗ２と同じか、それよりも広くすることができる。これにより、半導体ベースＳＢの機械的強度を向上させ、製造過程における破壊を防ぐことができる。
【００５２】
本実施形態では、引き出し層ＬＩを半導体層ＳＢＳの上に形成することにより、引き出し層ＬＩのソース層ＳＬに対する密着強度を向上させることができる。また、半導体層ＳＢＳを介在させることにより、引き出し層ＬＩとソース層ＳＬとの間の接触抵抗を低減することができる。
【００５３】
また、スリットＳＴの底面上に半導体層ＳＢＳを形成することにより、絶縁膜４１のソース層ＳＬ内に延在する部分の長さＴ２を、第１実施形態における同部分の長さＴ１（図９（ｂ）参照）よりも短くできる。これにより、引き出し層ＬＩと半導体ベースＳＢとの間の電流経路を短くすることができる。その結果、引き出し層ＬＩと半導体ベースＳＢとの間の電気抵抗を低減することができる。
【００５４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５５】
１…記憶装置、  １３、１５、…層間絶縁膜、  １７、１９、２０、２７、３０、３５、４１…絶縁膜、  ２１…ブロック絶縁膜、  ２３…電荷保持膜、  ２５…トンネル絶縁膜、  ３３…犠牲膜、  ３３Ｓ…スペース、  ３７…金属層、  ＢＬ…ビット線、  ＶＢ…接続プラグ、  ＰＢ…柱状体、  ＳＦ…半導体層、  ＣＡ…絶縁性コア、  ＭＣ…メモリセル、  ＭＦ…メモリ膜、  ＭＨ…メモリホール、  ＲＣ…リセス部、  ＳＢ…半導体ベース、  ＳＢＢ…底面、  ＳＢＰ…凸部、  ＳＢＴ…上面、  ＳＢＳ…半導体層、  ＳＬ…ソース層、  ＳＴ…スリット、  ＬＩ…引き出し層、  ＳＧＤ、ＳＧＳ…選択ゲート、  ＳＴＤ、ＳＴＳ…選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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