(57)【要約】【課題】表示むらの発生を抑制することのできる低消費電力のゲートドライバを備えた表示装置を実現する。【解決手段】シフトレジスタを構成する単位回路内のバッファトランジスタを介して直流電圧ＶＤＣをアクティブな走査信号としてゲートバスラインに印加する方式のゲートドライバが採用され、表示装置には、当該直流電圧ＶＤＣを生成する直流電圧生成回路が設けられる。直流電圧生成回路は、各フレーム期間に、直流電圧ＶＤＣの電圧レベルを変化させる。例えば、直流電圧入力端子が垂直走査終了側に設けられている場合に、直流電圧生成回路は、各フレーム期間に、直流電圧ＶＤＣの電圧レベルを徐々に低下させる。【選択図】図１
2019191327.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが複数の画素形成部に接続された複数の走査信号線と、各フレーム期間に前記複数の走査信号線を順次に選択状態にすることによって垂直走査を行う走査信号線駆動回路とを含む表示パネルと、
走査信号線を選択状態にするための直流電圧を生成する直流電圧生成回路と
を備え、
前記表示パネルは、前記直流電圧生成回路で生成された直流電圧を受け取る直流電圧入力端子を有し、
前記走査信号線駆動回路は、複数のクロック信号に基づいてシフト動作を行うように構成された、前記複数の走査信号線にそれぞれ対応するように設けられた複数の単位回路からなるシフトレジスタを含み、
各単位回路は、
対応する走査信号線に走査信号を出力する第１出力ノードと、
他の単位回路の動作を制御する制御信号を出力する第２出力ノードと、
他の単位回路の第２出力ノードから出力された制御信号に基づいてオフレベルからオンレベルに変化するように構成された第１ノードと、
前記第１ノードに接続された制御端子と、前記直流電圧入力端子に接続された第１導通端子と、前記第１出力ノードに接続された第２導通端子とを有する第１の出力制御トランジスタと、
前記第１ノードに接続された制御端子と、対応するクロック信号が与えられる第１導通端子と、前記第２出力ノードに接続された第２導通端子とを有する第２の出力制御トランジスタと
を含み、
前記直流電圧生成回路は、各フレーム期間に、前記直流電圧の電圧レベルを変化させることを特徴とする、表示装置。
【請求項２】
前記直流電圧生成回路は、前記直流電圧入力端子から最も遠い位置に配設されている走査信号線が選択状態とされるべき時の前記直流電圧の電圧レベルを、前記直流電圧入力端子から最も近い位置に配設されている走査信号線が選択状態とされるべき時の前記直流電圧の電圧レベルよりも高くすることを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記直流電圧入力端子は、前記走査信号線駆動回路に垂直走査終了側から前記直流電圧が与えられるように設けられていることを特徴とする、請求項１に記載の表示装置。
【請求項４】
前記直流電圧生成回路は、各フレーム期間に、前記直流電圧の電圧レベルを徐々に低下させることを特徴とする、請求項３に記載の表示装置。
【請求項５】
前記直流電圧生成回路は、垂直走査の順序がＭ番目（Ｍは２以上かつ前記複数の走査信号線の本数以下の整数）の走査信号線が選択状態とされるべき時の前記直流電圧の電圧レベルが、垂直走査の順序が（Ｍ−１）番目の走査信号線が選択状態とされるべき時の前記直流電圧の電圧レベル以下となるよう、各フレーム期間に、前記直流電圧の電圧レベルを段階的に低下させることを特徴とする、請求項３に記載の表示装置。
【請求項６】
前記表示パネルは、前記直流電圧入力端子として、前記走査信号線駆動回路に垂直走査開始側から前記直流電圧を与えるための第１の直流電圧入力端子と、前記走査信号線駆動回路に垂直走査終了側から前記直流電圧を与えるための第２の直流電圧入力端子とを有することを特徴とする、請求項１に記載の表示装置。
【請求項７】
前記直流電圧生成回路は、各フレーム期間に、前記直流電圧の電圧レベルを、徐々に上昇させた後、徐々に低下させることを特徴とする、請求項６に記載の表示装置。
【請求項８】
前記直流電圧の電圧レベルの周波数は、フレーム周波数に等しいことを特徴とする、請求項１に記載の表示装置。
【請求項９】
前記直流電圧生成回路は、前記表示パネルの累積動作時間に応じて、各フレーム期間における前記直流電圧の電圧レベルの変化量を変化させることを特徴とする、請求項１に記載の表示装置。
【請求項１０】
各単位回路は、
対応するクロック信号に基づいてオフレベルからオンレベルに変化するように構成された第２ノードと、
前記第１ノードに接続された制御端子と、前記第２ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有する第２ノードターンオフトランジスタと、
前記第２ノードに接続された制御端子と、前記第１出力ノードに接続された第１導通端子と、走査信号線を非選択状態にする電位が与えられる第２導通端子とを有する第１の第１出力ノードターンオフトランジスタと、
他の単位回路の第２出力ノードに接続された制御端子と、前記第１出力ノードに接続された第１導通端子と、走査信号線を非選択状態にする電位が与えられる第２導通端子とを有する第２の第１出力ノードターンオフトランジスタと
を更に含むことを特徴とする、請求項１に記載の表示装置。
【請求項１１】
前記第１の第１出力ノードターンオフトランジスタの第２導通端子に与えられる電位と前記第２の第１出力ノードターンオフトランジスタの第２導通端子に与えられる電位とが異なることを特徴とする、請求項１０に記載の表示装置。
【請求項１２】
前記第１の第１出力ノードターンオフトランジスタおよび前記第２の第１出力ノードターンオフトランジスタは、ｎチャネル型のトランジスタであって、
前記第２の第１出力ノードターンオフトランジスタの第２導通端子に与えられる電位は、前記第１の第１出力ノードターンオフトランジスタの第２導通端子に与えられる電位よりも低いことを特徴とする、請求項１１に記載の表示装置。
【請求項１３】
前記複数のクロック信号のパルス幅に相当する期間は、１水平走査期間よりも長いことを特徴とする、請求項１に記載の表示装置。
【請求項１４】
前記第１の出力制御トランジスタおよび前記第２の出力制御トランジスタのチャネル層は、酸化物半導体を用いて形成されていることを特徴とする、請求項１に記載の表示装置。
【請求項１５】
それぞれが複数の画素形成部に接続された複数の走査信号線と、各フレーム期間に前記複数の走査信号線を順次に選択状態にすることによって垂直走査を行う走査信号線駆動回路とを含む表示パネルを備えた表示装置の駆動方法であって、
前記走査信号線駆動回路が前記複数の走査信号線を順次に選択状態にする走査信号線駆動ステップと、
走査信号線を選択状態にするための直流電圧を生成する直流電圧生成ステップと
を含み、
前記表示パネルは、前記直流電圧生成ステップで生成された直流電圧を受け取る直流電圧入力端子を有し、
前記走査信号線駆動回路は、複数のクロック信号に基づいてシフト動作を行うように構成された、前記複数の走査信号線にそれぞれ対応するように設けられた複数の単位回路からなるシフトレジスタを含み、
各単位回路は、
対応する走査信号線に走査信号を出力する第１出力ノードと、
他の単位回路の動作を制御する制御信号を出力する第２出力ノードと、
他の単位回路の第２出力ノードから出力された制御信号に基づいてオフレベルからオンレベルに変化するように構成された第１ノードと、
前記第１ノードに接続された制御端子と、前記直流電圧入力端子に接続された第１導通端子と、前記第１出力ノードに接続された第２導通端子とを有する第１の出力制御トランジスタと、
前記第１ノードに接続された制御端子と、対応するクロック信号が与えられる第１導通端子と、前記第２出力ノードに接続された第２導通端子とを有する第２の出力制御トランジスタと
を含み、
前記直流電圧生成ステップで生成される直流電圧の電圧レベルが、各フレーム期間中に変化することを特徴とする、駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
以下の開示は、シフトレジスタ内のトランジスタを介して直流電圧をアクティブな走査信号としてゲートバスライン（走査信号線）に与える方式のモノリシックゲートドライバを備える表示装置およびその駆動方法に関する。
【背景技術】
【０００２】
従来より、複数本のソースバスライン（映像信号線）および複数本のゲートバスラインを含む表示部を備えたアクティブマトリクス型の液晶表示装置が知られている。このような液晶表示装置に関し、従来、ゲートバスラインを駆動するためのゲートドライバ（走査信号線駆動回路）は、液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かった。しかしながら、近年、狭額縁化を図るために、液晶パネルを構成する２枚のガラス基板のうちの一方の基板であるアレイ基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」と呼ばれている。
【０００３】
アクティブマトリクス型の液晶表示装置の表示部には、上記複数本のソースバスラインと上記複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部が形成されている。複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタや、画素電圧値を保持するための画素容量などを含んでいる。
【０００４】
画素電圧値を示す映像信号はソースバスラインによって伝達される。しかしながら、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、マトリクス状に配置された上述の画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行われる。そこで、上記複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。そして、シフトレジスタの各段から順次にアクティブな走査信号が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。なお、本明細書においては、シフトレジスタの各段を構成する回路のことを「単位回路」という。また、単位回路内のトランジスタ（典型的にはＴＦＴ）のうちゲート端子の電位に応じてゲートバスラインへのアクティブな走査信号の出力を制御するためのトランジスタのことを「バッファトランジスタ」という。
【０００５】
モノリシックゲートドライバでは、一般的には、シフトレジスタを構成する単位回路内のバッファトランジスタを介してクロック信号のハイレベル電圧がアクティブな走査信号としてゲートバスラインに印加される。しかしながら、パネルの大型化や高精細化が進むにつれて、シフトレジスタの動作による消費電力が増大している。そこで、低消費電力化の観点から、シフトレジスタを構成する単位回路内のバッファトランジスタを介して直流電圧をアクティブな走査信号としてゲートバスラインに印加する方式（以下、便宜上「ＤＣ方式」という。）が提案されている。このようなＤＣ方式を採用する液晶表示装置については、例えば、国際公開２０１０／１４６７３８号パンフレット、特開２０１０−８６６４０号公報、国際公開２０１０／１５０５７４号パンフレットに記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開２０１０／１４６７３８号パンフレット
【特許文献２】特開２０１０−８６６４０号公報
【特許文献３】国際公開２０１０／１５０５７４号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、近年の特に高精細大型パネルでは、従来と比較して、ゲートバスラインの負荷が顕著に大きくなっており、かつ、１水平走査期間の長さが顕著に短くなっている。このため、バッファトランジスタを介して直流電圧によってゲートバスラインの充電を行う際の充電電流が大きくなっている。また、その直流電圧はパネル上の入力端子（以下、「直流電圧入力端子」という。）から所定の配線を介してシフトレジスタの各段（各単位回路）に供給されるところ、パネルが大きいほど配線抵抗も大きい。以上のことから、特に大型パネルでは、図３４に示すように、配線抵抗の大きさに起因して直流電圧ＶＤＣに関して大きな電圧降下が生じ、アクティブな走査信号として実際にゲートバスラインに印加される電圧（以下、「走査電圧」という。）は、直流電圧入力端子９９からの離れた位置にあるゲートバスラインほど小さくなっている。なお、図３４では、ゲートドライバに符号９０を付し、ゲートドライバ内のシフトレジスタの１〜ｎ段目の単位回路に符号９（１）〜９（ｎ）を付し、バッファトランジスタに符号Ｔｂを付し、１〜ｎ行目のゲートバスラインに符号ＧＬ（１）〜ＧＬ（ｎ）を付し、１〜ｎ行目のゲートバスラインにそれぞれ印加される走査電圧を符号ＶＳ（１）〜ＶＳ（ｎ）で表している。
【０００８】
以上のように、高精細大型パネルでＤＣ方式が採用されている場合には、直流電圧入力端子に近い位置にあるゲートバスラインと直流電圧入力端子から遠い位置にあるゲートバスラインとでは走査電圧の大きさが異なる。より詳しくは、ゲートバスライン毎に走査電圧の大きさが異なる。このため、画素形成部での充電率が１行毎に異なることとなり、表示むらが引き起こされる。なお、上述したいずれの先行技術文献にも、直流電圧用の配線部での配線抵抗に起因する走査電圧の低下やそれに基づく表示むらについては何ら記載されていない。
【０００９】
そこで、以下の開示は、表示むらの発生を抑制することのできる低消費電力のゲートドライバを備えた表示装置を実現することを目的とする。
【課題を解決するための手段】
【００１０】
いくつかの実施形態による表示装置は、
それぞれが複数の画素形成部に接続された複数の走査信号線と、各フレーム期間に前記複数の走査信号線を順次に選択状態にすることによって垂直走査を行う走査信号線駆動回路とを含む表示パネルと、
走査信号線を選択状態にするための直流電圧を生成する直流電圧生成回路と
を備え、
前記表示パネルは、前記直流電圧生成回路で生成された直流電圧を受け取る直流電圧入力端子を有し、
前記走査信号線駆動回路は、複数のクロック信号に基づいてシフト動作を行うように構成された、前記複数の走査信号線にそれぞれ対応するように設けられた複数の単位回路からなるシフトレジスタを含み、
各単位回路は、
対応する走査信号線に走査信号を出力する第１出力ノードと、
他の単位回路の動作を制御する制御信号を出力する第２出力ノードと、
他の単位回路の第２出力ノードから出力された制御信号に基づいてオフレベルからオンレベルに変化するように構成された第１ノードと、
前記第１ノードに接続された制御端子と、前記直流電圧入力端子に接続された第１導通端子と、前記第１出力ノードに接続された第２導通端子とを有する第１の出力制御トランジスタと、
前記第１ノードに接続された制御端子と、対応するクロック信号が与えられる第１導通端子と、前記第２出力ノードに接続された第２導通端子とを有する第２の出力制御トランジスタと
を含み、
前記直流電圧生成回路は、各フレーム期間に、前記直流電圧の電圧レベルを変化させる。
【発明の効果】
【００１１】
いくつかの実施形態によれば、各単位回路内の第１の出力制御トランジスタがバッファトランジスタとして機能し、第１の出力制御トランジスタの第１導通端子には直流電圧が与えられる。このため、シフトレジスタを動作させるクロック信号のクロック動作に起因する第１の出力制御トランジスタの制御端子−第１導通端子間の容量への充放電は生じない。従って、従来と比較して、消費電力が大幅に低減される。また、各フレーム期間に、直流電圧入力端子での直流電圧の電圧レベルは変化する。このため、走査信号線間での走査電圧（走査信号線を選択状態にする際に当該走査信号線に印加される電圧）の大きさのばらつきを小さくすることができる。それ故、表示むらの発生が抑制される。以上より、表示むらの発生を抑制することのできる低消費電力の走査信号線駆動回路を備えた表示装置が実現される。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態において、直流電圧の電圧レベルの変化について説明するための図である。
【図２】全ての実施形態における液晶表示装置の機能構成を示すブロック図である。
【図３】全ての実施形態における１つの画素形成部の構成を示す回路図である。
【図４】全ての実施形態におけるゲートドライバの概略構成について説明するためのブロック図である。
【図５】上記第１の実施形態において、直流電圧入力端子の位置と垂直走査方向との関係について説明するための図である。
【図６】上記第１の実施形態におけるゲートドライバ内のシフトレジスタの構成を示すブロック図である。
【図７】上記第１の実施形態における単位回路の構成を示す回路図である。
【図８】上記第１の実施形態において、単位回路の動作について説明するためのタイミングチャートである。
【図９】上記第１の実施形態において、ゲートバスラインの駆動方法について説明するためのタイミングチャートである。
【図１０】従来の単位回路の構成を示す回路図である。
【図１１】従来例について説明するためのタイミングチャートである。
【図１２】上記第１の実施形態の第１の変形例において、直流電圧の電圧レベルの変化について説明するためのタイミングチャートである。
【図１３】上記第１の実施形態の第２の変形例において、直流電圧入力端子の位置と垂直走査方向との関係について説明するための図である。
【図１４】上記第１の実施形態の第２の変形例において、直流電圧の電圧レベルの変化について説明するためのタイミングチャートである。
【図１５】上記第１の実施形態の第２の変形例において、直流電圧の電圧レベルの変化について説明するためのタイミングチャートである。
【図１６】上記第１の実施形態の第３の変形例において、直流電圧入力端子の位置と垂直走査方向との関係について説明するための図である。
【図１７】上記第１の実施形態の第３の変形例において、直流電圧の電圧レベルの変化について説明するためのタイミングチャートである。
【図１８】上記第１の実施形態の第３の変形例において、直流電圧の電圧レベルの変化について説明するためのタイミングチャートである。
【図１９】上記第１の実施形態の第４の変形例における単位回路の構成を示す回路図である。
【図２０】第２の実施形態におけるゲートドライバ内のシフトレジスタの構成を示すブロック図である。
【図２１】上記第２の実施形態における単位回路の構成を示す回路図である。
【図２２】上記第２の実施形態において、単位回路の動作について説明するためのタイミングチャートである。
【図２３】上記第２の実施形態の変形例における単位回路の構成を示す回路図である。
【図２４】第３の実施形態におけるゲートドライバ内のシフトレジスタの構成を示すブロック図である。
【図２５】上記第３の実施形態における単位回路の構成を示す回路図である。
【図２６】上記第３の実施形態において、単位回路の動作について説明するためのタイミングチャートである。
【図２７】上記第３の実施形態において、直流電圧の電圧レベルの変化について説明するためのタイミングチャートである。
【図２８】上記第３の実施形態の第１の変形例において、直流電圧の電圧レベルの変化について説明するためのタイミングチャートである。
【図２９】上記第３の実施形態の第２の変形例における単位回路の構成を示す回路図である。
【図３０】第４の実施形態におけるゲートドライバ内のシフトレジスタの構成を示すブロック図である。
【図３１】上記第４の実施形態における単位回路の構成を示す回路図である。
【図３２】上記第４の実施形態において、単位回路の動作について説明するためのタイミングチャートである。
【図３３】上記第４の実施形態の変形例における単位回路の構成を示す回路図である。
【図３４】ＤＣ方式を採用する従来のモノリシックゲートドライバで直流電圧の電圧降下が生じることについて説明するための図である。
【発明を実施するための形態】
【００１３】
以下、実施形態について説明する。各実施形態では、ｎチャネル型の薄膜トランジスタが採用されている例を挙げて説明する。これに関し、ｎチャネル型トランジスタについてはドレインとソースのうち電位の高い方がドレインと呼ばれているが、本明細書の説明では、一方をドレイン，他方をソースと定義するので、ドレイン電位よりもソース電位の方が高くなることもある。なお、第２の実施形態以降では、主に第１の実施形態と異なる点について説明を行い、第１の実施形態と同様の点については適宜説明を省略する。
【００１４】
＜０．表示装置の機能構成など＞
まず、全ての実施形態に共通する事項について説明する。図２は、全ての実施形態における液晶表示装置の機能構成を示すブロック図である。なお、図２は機能構成を示す図であるので、構成要素間の位置関係などについては実際とは異なっている。この液晶表示装置は、図２に示すように、表示制御回路１００とゲートドライバ２００とソースドライバ３００と直流電圧生成回路４００と表示部５００とを備えている。ゲートドライバ２００と表示部５００とは同じガラス基板上に形成されている。すなわち、ゲートドライバ２００は、モノリシックゲートドライバである。
【００１５】
図２に関し、表示部５００には、複数本のソースバスライン（映像信号線）ＳＬと複数本のゲートバスライン（走査信号線）ＧＬとが配設されている。表示部５００内において、ソースバスラインＳＬとゲートバスラインＧＬとの交差点には、画素を形成する画素形成部が設けられている。図３は、１つの画素形成部５の構成を示す回路図である。画素形成部５には、対応する交差点を通過するゲートバスラインＧＬにゲート端子が接続されると共に当該交差点を通過するソースバスラインＳＬにソース端子が接続されたスイッチング素子である画素ＴＦＴ（薄膜トランジスタ）５０と、画素ＴＦＴ５０のドレイン端子に接続された画素電極５１と、表示部５００内に形成されている複数個の画素形成部５に共通的に設けられた共通電極５４および補助容量電極５５と、画素電極５１と共通電極５４とによって形成される液晶容量５２と、画素電極５１と補助容量電極５５とによって形成される補助容量５３とが含まれている。液晶容量５２と補助容量５３とによって画素容量５６が構成されている。なお、画素形成部５の構成は図３に示す構成には限定されず、例えば、補助容量５３および補助容量電極５５が設けられていない構成を採用することもできる。
【００１６】
画素ＴＦＴ５０としては、半導体層に酸化物半導体を用いた薄膜トランジスタ（酸化物ＴＦＴ）が用いられる。酸化物ＴＦＴとしては、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む酸化物半導体層を有する薄膜トランジスタを採用することができる。これらの点については、ゲートドライバ２００内の薄膜トランジスタについても同様である。酸化物ＴＦＴを用いることによって、例えばオフリークを低減することが可能となる。なお、画素ＴＦＴ５０やゲートドライバ２００内の薄膜トランジスタとして半導体層にアモルファスシリコンを用いた薄膜トランジスタ（ａ−Ｓｉ  ＴＦＴ），半導体層に微結晶シリコンを用いた薄膜トランジスタ，半導体層に低温ポリシリコンを用いた薄膜トランジスタ（ＬＴＰＳ−ＴＦＴ）などを用いる場合にも本発明を適用することができる。
【００１７】
以下、図２に示す構成要素の動作について説明する。表示制御回路１００は、外部から送られる画像信号ＤＡＴと水平同期信号や垂直同期信号などのタイミング信号群ＴＧとを受け取り、デジタル映像信号ＤＶと、ゲートドライバ２００の動作を制御するためのゲート制御信号ＧＣＴＬと、ソースドライバ３００の動作を制御するためのソース制御信号ＳＣＴＬとを出力する。ゲート制御信号ＧＣＴＬには、ゲートスタートパルス信号，ゲートクロック信号などが含まれている。ソース制御信号ＳＣＴＬには、ソーススタートパルス信号，ソースクロック信号，およびラッチストローブ信号が含まれている。
【００１８】
直流電圧生成回路４００は、表示制御回路１００から送られるゲート制御信号ＧＣＴＬに基づいて、所定の電源回路（不図示）によって供給される直流電源電圧Ｖｄｄからゲートドライバ２００に供給するための直流電圧ＶＤＣを生成する。その際、直流電圧生成回路４００は、各フレーム期間において、直流電圧ＶＤＣの電圧レベルを変化させる。これについての詳しい説明は後述する。なお、直流電圧生成回路４００で生成される直流電圧ＶＤＣは、ゲートバスラインＧＬを選択状態にする電圧レベルを有する電圧である。
【００１９】
ゲートドライバ２００は、表示制御回路１００から送られるゲート制御信号ＧＣＴＬと直流電圧生成回路４００から供給される直流電圧ＶＤＣとに基づいて、アクティブな走査信号の各ゲートバスラインＧＬへの印加を１垂直走査期間を周期として繰り返す。すなわち、ゲートドライバ２００は、各フレーム期間に上記複数本のゲートバスラインＧＬを順次に選択状態にすることによって垂直走査を行う。
【００２０】
ところで、ゲートドライバ２００は、例えば、図４に示すように、表示部５００の一端側に配置されたシフトレジスタ２１０Ｌを含むゲートドライバ２００Ｌと、表示部５００の他端側に配置されたシフトレジスタ２１０Ｒを含むゲートドライバ２００Ｒとによって構成されている。シフトレジスタ２１０Ｌは、上記複数本（ここでは「ｎ本」とする）のゲートバスラインＧＬ（１）〜ＧＬ（ｎ）にそれぞれ対応するように設けられたｎ個の単位回路２Ｌ（１）〜２Ｌ（ｎ）によって構成されている。同様に、シフトレジスタ２１０Ｒは、ｎ本のゲートバスラインＧＬ（１）〜ＧＬ（ｎ）にそれぞれ対応するように設けられたｎ個の単位回路２Ｒ（１）〜２Ｒ（ｎ）によって構成されている。シフトレジスタ２１０Ｌ，２１０Ｒは、複数のクロック信号（ゲートクロック信号）に基づいてシフト動作を行うように構成されている。各ゲートバスラインＧＬ（１）〜ＧＬ（ｎ）は、シフトレジスタ２１０Ｌおよびシフトレジスタ２１０Ｒの双方によって駆動される。
【００２１】
ソースドライバ３００は、表示制御回路１００から送られるデジタル映像信号ＤＶとソース制御信号ＳＣＴＬとに基づいて、ソースバスラインＳＬに駆動用映像信号を印加する。このとき、ソースドライバ３００では、ソースクロック信号のパルスが発生するタイミングで、各ソースバスラインＳＬに印加すべき電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号のパルスが発生するタイミングで、上記保持されたデジタル映像信号ＤＶがアナログ電圧に変換される。その変換されたアナログ電圧は、駆動用映像信号として全てのソースバスラインＳＬに一斉に印加される。
【００２２】
以上のようにして、ゲートバスラインＧＬに走査信号が印加され、ソースバスラインＳＬに駆動用映像信号が印加されることにより、外部から送られる画像信号ＤＡＴに応じた画像が表示部５００に表示される。
【００２３】
ところで、図２に示す構成要素のうちのゲートドライバ２００の構成が実施形態毎に異なっている。そこで、以下、ゲートドライバ２００の詳細な構成や動作などについて実施形態毎に説明する。
【００２４】
＜１．第１の実施形態＞
＜１．１  直流電圧入力端子の位置と垂直走査方向との関係＞
図５を参照しつつ、直流電圧入力端子６４の位置と垂直走査方向との関係について説明する。液晶表示装置を構成する液晶パネル６０は２枚のガラス基板からなる。一方のガラス基板はアレイ基板と呼ばれており、他方のガラス基板は対向基板と呼ばれている。アレイ基板と対向基板とは、例えばシール材によって貼り合わせられている。アレイ基板の面積は対向基板の面積よりも大きい。従って、アレイ基板上の領域には、対向基板とは対向していない領域である額縁領域６２が存在する。なお、本明細書では、アレイ基板と対向基板とが完全に対向している領域（図５において符号６１を付した領域）のことを「アクティブ領域」という。
【００２５】
本実施形態においては、図５に示すように、アクティブ領域６１の下方に額縁領域６２が設けられている。表示部５００およびゲートドライバ２００Ｌ，２００Ｒは、アクティブ領域６１に設けられている。このような構成において、各フレーム期間にゲートバスラインＧＬは図５における上方から下方へと１本ずつ順次に選択状態とされる。すなわち、垂直走査方向は、図５で符号７１を付した矢印で示される方向となっている。なお、以下においては、各フレーム期間に最初に選択状態とされるゲートバスラインＧＬが存在する側を「垂直走査開始側」といい、各フレーム期間に最後に選択状態とされるゲートバスラインＧＬが存在する側を「垂直走査終了側」という。ゲートドライバ２００Ｌ，２００Ｒには、図５に示すように、額縁領域６２側からゲート制御信号ＧＣＴＬおよび直流電圧ＶＤＣが入力される。すなわち、本実施形態においては、直流電圧生成回路４００で生成された直流電圧ＶＤＣを受け取る直流電圧入力端子６４が液晶パネル６０上の垂直走査終了側に設けられており、直流電圧ＶＤＣは垂直走査開始側からではなく垂直走査終了側からゲートドライバ２００Ｌ，２００Ｒに入力される。なお、ゲート制御信号ＧＣＴＬは複数の信号からなるのでゲート制御信号ＧＣＴＬ用の入力端子は実際には図５の左右に複数個ずつ存在するが、便宜上、図５では左右に１個ずつだけゲート制御信号ＧＣＴＬ用の入力端子を図示している。
【００２６】
ところで、モノリシックゲートドライバで生成される各種信号（後述するセット信号、リセット信号など）については、各フレーム期間で垂直走査が進むにつれて波形がなまっていく傾向にある。従って、ゲートドライバ２００Ｌ，２００Ｒへのゲート制御信号ＧＣＴＬおよび直流電圧ＶＤＣの入力は、本実施形態のように垂直走査終了側から行うのが好ましい。
【００２７】
＜１．２  ゲートドライバの構成＞
＜１．２．１  シフトレジスタの構成＞
図６は、ゲートドライバ２００Ｌ内のシフトレジスタ２１０Ｌの構成を示すブロック図である。シフトレジスタ２１０Ｌは上述したようにｎ個の単位回路２Ｌ（１）〜２Ｌ（ｎ）によって構成されているが、図６には１〜８行目までのゲートバスラインＧＬ（１）〜ＧＬ（８）に対応する単位回路２Ｌ（１）〜２Ｌ（８）のみを示している。なお、図４から把握されるようにシフトレジスタ２１０Ｌとシフトレジスタ２１０Ｒとは同じように構成されているので、以下ではシフトレジスタ２１０Ｌの構成のみについて説明を行い、シフトレジスタ２１０Ｒの構成についての説明は省略する。また、以下においては、シフトレジスタ２１０Ｌ内の不特定の単位回路に言及する際には単位回路に符号２Ｌを付し、シフトレジスタ２１０Ｌおよびシフトレジスタ２１０Ｒ内の不特定の単位回路に言及する際には単位回路に符号２を付す。
【００２８】
ところで、本実施形態においては、ゲートドライバ２００の動作を制御するためのローレベルの直流電源電圧として、従来より画素ＴＦＴ５０をオフ状態にする（ゲートバスラインＧＬを非選択状態にする）ために用いられている電圧レベルを有する第１のゲートロー電圧Ｖｇｌ１と、第１のゲートロー電圧Ｖｇｌ１の電圧レベルよりも低い電圧レベルを有する第２のゲートロー電圧Ｖｇｌ２とが用意されている。詳しくは後述するが、このように２種類のゲートロー電圧が用意されている理由はゲート出力（ゲートドライバ２００から出力される走査信号の電圧）の速やかな立ち下げを実現するためである。なお、以下においては、第１のゲートロー電圧Ｖｇｌ１の電圧レベルのことを「第１のローレベル」ともいい、第２のゲートロー電圧Ｖｇｌ２の電圧レベルのことを「第２のローレベル」ともいう。また、添付図面（図８など）では、第１のゲートロー電圧の電圧レベルと同じ電圧レベルを符号Ｖｇｌ１で表し、第２のゲートロー電圧の電圧レベルと同じ電圧レベルを符号Ｖｇｌ２で表し、後述するゲートハイ電圧の電圧レベルと同じ電圧レベルを符号Ｖｇｈで表している。
【００２９】
図６に示すように、シフトレジスタ２１０Ｌには、ゲート制御信号ＧＣＴＬとして、ゲートクロック信号ＣＫ１〜ＣＫ８と、ゲートスタートパルス信号ＧＳＰ１〜ＧＳＰ４と、クリア信号ＣＬＲ１〜ＣＬＲ４（但し、クリア信号ＣＬＲ１〜ＣＬＲ３は図６では不図示）とが与えられる。また、シフトレジスタ２１０Ｌには、第１のゲートロー電圧Ｖｇｌ１，第２のゲートロー電圧Ｖｇｌ２，および上述した直流電圧生成回路４００で生成された直流電圧ＶＤＣも与えられる。ゲートクロック信号ＣＫ１〜ＣＫ８は、８相のクロック信号である。それら８相のクロック信号のうち各単位回路２Ｌに入力されるクロック信号（以下、「入力クロック信号」という。）には符号ＣＫｉｎを付している。
【００３０】
シフトレジスタ２１０Ｌの各段（各単位回路２Ｌ）の入力端子に与えられる信号は次のようになっている。入力クロック信号ＣＫｉｎとして、１段目の単位回路２Ｌ（１）にはゲートクロック信号ＣＫ１が与えられ、２段目の単位回路２Ｌ（２）にはゲートクロック信号ＣＫ２が与えられ、３段目の単位回路２Ｌ（３）にはゲートクロック信号ＣＫ３が与えられ、４段目の単位回路２Ｌ（４）にはゲートクロック信号ＣＫ４が与えられ、５段目の単位回路２Ｌ（５）にはゲートクロック信号ＣＫ５が与えられ、６段目の単位回路２Ｌ（６）にはゲートクロック信号ＣＫ６が与えられ、７段目の単位回路２Ｌ（７）にはゲートクロック信号ＣＫ７が与えられ、８段目の単位回路２Ｌ（８）にはゲートクロック信号ＣＫ８が与えられる。このような構成が、シフトレジスタ２１０Ｌの全ての段を通して８段ずつ繰り返される。
【００３１】
１段目の単位回路２Ｌ（１）にはゲートスタートパルス信号ＧＳＰ１がセット信号Ｓとして与えられ、２段目の単位回路２Ｌ（２）にはゲートスタートパルス信号ＧＳＰ２がセット信号Ｓとして与えられ、３段目の単位回路２Ｌ（３）にはゲートスタートパルス信号ＧＳＰ３がセット信号Ｓとして与えられ、４段目の単位回路２Ｌ（４）にはゲートスタートパルス信号ＧＳＰ４がセット信号Ｓとして与えられる。ｋを５以上ｎ以下の整数としてｋ段目の単位回路２Ｌ（ｋ）には（ｋ−４）段目の単位回路２Ｌ（ｋ−４）から出力される出力信号Ｑ（ｋ−４）がセット信号Ｓとして与えられる。
【００３２】
ｋを１以上（ｎ−４）以下の整数としてｋ段目の単位回路２Ｌ（ｋ）には（ｋ＋４）段目の単位回路２Ｌ（ｋ＋４）から出力される出力信号Ｑ（ｋ＋４）がリセット信号Ｒとして与えられる。（ｎ−３）段目の単位回路２Ｌ（ｎ−３）にはクリア信号ＣＬＲ１がリセット信号Ｒとして与えられ、（ｎ−２）段目の単位回路２Ｌ（ｎ−２）にはクリア信号ＣＬＲ２がリセット信号Ｒとして与えられ、（ｎ−１）段目の単位回路２Ｌ（ｎ−１）にはクリア信号ＣＬＲ３がリセット信号Ｒとして与えられ、ｎ段目の単位回路２Ｌ（ｎ）にはクリア信号ＣＬＲ４がリセット信号Ｒとして与えられる。
【００３３】
第１のゲートロー電圧Ｖｇｌ１，第２のゲートロー電圧Ｖｇｌ２，および直流電圧ＶＤＣについては、全ての単位回路２Ｌ（１）〜２Ｌ（ｎ）に共通的に与えられる。また、クリア信号ＣＬＲ４がクリア信号ＣＬＲとして全ての単位回路２Ｌ（１）〜２Ｌ（ｎ）に共通的に与えられる。
【００３４】
シフトレジスタ２１０Ｌの各単位回路２Ｌからは出力信号Ｑ，Ｇが出力される。ｋを１以上ｎ以下の整数としてｋ段目の単位回路２Ｌ（ｋ）から出力される出力信号Ｇは、走査信号Ｇ（ｋ）としてゲートバスラインＧＬ（ｋ）に与えられる。ｋを１以上４以下の整数としてｋ段目の単位回路２Ｌ（ｋ）から出力される出力信号Ｑは、セット信号として（ｋ＋４）段目の単位回路２Ｌ（ｋ＋４）に与えられる。ｋを５以上（ｎ−４）以下の整数としてｋ段目の単位回路２Ｌ（ｋ）から出力される出力信号Ｑは、リセット信号として（ｋ−４）段目の単位回路２Ｌ（ｋ−４）に与えられるとともに、セット信号として（ｋ＋４）段目の単位回路２Ｌ（ｋ＋４）に与えられる。ｋを（ｎ−３）以上ｎ以下の整数としてｋ段目の単位回路２Ｌ（ｋ）から出力される出力信号Ｑは、リセット信号として（ｋ−４）段目の単位回路２Ｌ（ｋ−４）に与えられる。
【００３５】
なお、ここでは４つのゲートスタートパルス信号ＧＳＰ１〜ＧＳＰ４および４つのクリア信号ＣＬＲ１〜ＣＬＲ４を用いる例を挙げて説明しているが、垂直走査開始側にダミー段として機能する単位回路を設けてゲートスタートパルス信号の数を少なくしても良いし、また、垂直走査終了側にダミー段として機能する単位回路を設けてクリア信号の数を少なくしても良い。
【００３６】
＜１．２．２  単位回路の構成＞
図７は、本実施形態における単位回路２の構成を示す回路図である。なお、図７に示す単位回路２はＫ行目のゲートバスラインＧＬ（Ｋ）に接続されているものとする。図７に示すように、この単位回路２は、１５個の薄膜トランジスタＴ１〜Ｔ１５と、１個のキャパシタ（容量素子）ＣＡＰとを備えている。また、この単位回路２は、第１のゲートロー電圧Ｖｇｌ１用の入力端子および第２のゲートロー電圧Ｖｇｌ２用の入力端子のほか、５個の入力端子２１〜２５と、２個の出力端子２８，２９とを有している。ここで、直流電圧ＶＤＣを受け取る入力端子には符号２１を付し、入力クロック信号ＣＫｉｎを受け取る入力端子には符号２２を付し、セット信号Ｓを受け取る入力端子には符号２３を付し、リセット信号Ｒを受け取る入力端子には符号２４を付し、クリア信号ＣＬＲを受け取る入力端子には符号２５を付している。また、出力信号Ｇを出力する出力端子には符号２８を付し、出力信号Ｑを出力する出力端子には符号２９を付している。
【００３７】
次に、単位回路２内における構成要素間の接続関係について説明する。薄膜トランジスタＴ１のゲート端子，薄膜トランジスタＴ２のゲート端子，薄膜トランジスタＴ３のソース端子，薄膜トランジスタＴ６のゲート端子，薄膜トランジスタＴ７のドレイン端子，薄膜トランジスタＴ８のドレイン端子，薄膜トランジスタＴ９のドレイン端子，およびキャパシタＣＡＰの一端は、第１ノードＮＡを介して互いに接続されている。薄膜トランジスタＴ４のソース端子，薄膜トランジスタＴ５のドレイン端子，薄膜トランジスタＴ６のドレイン端子，薄膜トランジスタＴ７のゲート端子，薄膜トランジスタＴ１０のゲート端子，および薄膜トランジスタＴ１３のゲート端子は、第２ノードＮＢを介して互いに接続されている。
【００３８】
薄膜トランジスタＴ１については、ゲート端子は第１ノードＮＡに接続され、ドレイン端子は入力端子２１に接続され、ソース端子は出力端子２８に接続されている。薄膜トランジスタＴ２については、ゲート端子は第１ノードＮＡに接続され、ドレイン端子は入力端子２２に接続され、ソース端子は出力端子２９に接続されている。薄膜トランジスタＴ３については、ゲート端子およびドレイン端子は入力端子２３に接続され（すなわち、ダイオード接続となっている）、ソース端子は第１ノードＮＡに接続されている。薄膜トランジスタＴ４については、ゲート端子およびドレイン端子は入力端子２２に接続され（すなわち、ダイオード接続となっている）、ソース端子は第２ノードＮＢに接続されている。薄膜トランジスタＴ５については、ゲート端子は入力端子２５に接続され、ドレイン端子は第２ノードＮＢに接続され、ソース端子は第２のゲートロー電圧Ｖｇｌ２用の入力端子に接続されている。
【００３９】
薄膜トランジスタＴ６については、ゲート端子は第１ノードＮＡに接続され、ドレイン端子は第２ノードＮＢに接続され、ソース端子は第２のゲートロー電圧Ｖｇｌ２用の入力端子に接続されている。薄膜トランジスタＴ７については、ゲート端子は第２ノードＮＢに接続され、ドレイン端子は第１ノードＮＡに接続され、ソース端子は第２のゲートロー電圧Ｖｇｌ２用の入力端子に接続されている。薄膜トランジスタＴ８については、ゲート端子は入力端子２４に接続され、ドレイン端子は第１ノードＮＡに接続され、ソース端子は第２のゲートロー電圧Ｖｇｌ２用の入力端子に接続されている。薄膜トランジスタＴ９については、ゲート端子は入力端子２５に接続され、ドレイン端子は第１ノードＮＡに接続され、ソース端子は第２のゲートロー電圧Ｖｇｌ２用の入力端子に接続されている。薄膜トランジスタＴ１０については、ゲート端子は第２ノードＮＢに接続され、ドレイン端子は出力端子２８に接続され、ソース端子は第１のゲートロー電圧Ｖｇｌ１用の入力端子に接続されている。
【００４０】
薄膜トランジスタＴ１１については、ゲート端子は入力端子２４に接続され、ドレイン端子は出力端子２８に接続され、ソース端子は第２のゲートロー電圧Ｖｇｌ２用の入力端子に接続されている。薄膜トランジスタＴ１２については、ゲート端子は入力端子２５に接続され、ドレイン端子は出力端子２８に接続され、ソース端子は第１のゲートロー電圧Ｖｇｌ１用の入力端子に接続されている。薄膜トランジスタＴ１３については、ゲート端子は第２ノードＮＢに接続され、ドレイン端子は出力端子２９に接続され、ソース端子は第２のゲートロー電圧Ｖｇｌ２用の入力端子に接続されている。薄膜トランジスタＴ１４については、ゲート端子は入力端子２４に接続され、ドレイン端子は出力端子２９に接続され、ソース端子は第２のゲートロー電圧Ｖｇｌ２用の入力端子に接続されている。薄膜トランジスタＴ１５については、ゲート端子は入力端子２５に接続され、ドレイン端子は出力端子２９に接続され、ソース端子は第２のゲートロー電圧Ｖｇｌ２用の入力端子に接続されている。キャパシタＣＡＰについては、一端は第１ノードＮＡに接続され、他端は出力端子２９に接続されている。
【００４１】
次に、各構成要素の機能について説明する。薄膜トランジスタＴ１は、第１ノードＮＡの電位がハイレベルになっているときに、直流電圧ＶＤＣを出力端子２８に与える。薄膜トランジスタＴ２は、第１ノードＮＡの電位がハイレベルになっているときに、入力クロック信号ＣＬＫｉｎの電位を出力端子２９に与える。薄膜トランジスタＴ３は、セット信号Ｓがハイレベルになっているときに、第１ノードＮＡの電位をハイレベルに向けて変化させる。薄膜トランジスタＴ４は、入力クロック信号ＣＬＫｉｎがハイレベルになっているときに、第２ノードＮＢの電位をハイレベルに向けて変化させる。薄膜トランジスタＴ５は、クリア信号ＣＬＲがハイレベルになっているときに、第２ノードＮＢの電位を第２のローレベルに向けて変化させる。薄膜トランジスタＴ６は、第１ノードＮＡの電位がハイレベルになっているときに、第２ノードＮＢの電位を第２のローレベルに向けて変化させる。薄膜トランジスタＴ７は、第２ノードＮＢの電位がハイレベルになっているときに、第１ノードＮＡの電位を第２のローレベルに向けて変化させる。薄膜トランジスタＴ８は、リセット信号Ｒがハイレベルになっているときに、第１ノードＮＡの電位を第２のローレベルに向けて変化させる。薄膜トランジスタＴ９は、クリア信号ＣＬＲがハイレベルになっているときに、第１ノードＮＡの電位を第２のローレベルに向けて変化させる。薄膜トランジスタＴ１０は、第２ノードＮＢの電位がハイレベルになっているときに、出力端子２８の電位（出力信号Ｇの電位）を第１のローレベルに向けて変化させる。薄膜トランジスタＴ１１は、リセット信号Ｒがハイレベルになっているときに、出力端子２８の電位を第２のローレベルに向けて変化させる。薄膜トランジスタＴ１２は、クリア信号ＣＬＲがハイレベルになっているときに、出力端子２８の電位を第１のローレベルに向けて変化させる。薄膜トランジスタＴ１３は、第２ノードＮＢの電位がハイレベルになっているときに、出力端子２９の電位（出力信号Ｑの電位）を第２のローレベルに向けて変化させる。薄膜トランジスタＴ１４は、リセット信号Ｒがハイレベルになっているときに、出力端子２９の電位を第２のローレベルに向けて変化させる。薄膜トランジスタＴ１５は、クリア信号ＣＬＲがハイレベルになっているときに、出力端子２９の電位を第２のローレベルに向けて変化させる。キャパシタＣＡＰは、第１ノードＮＡの電位を上昇させるためのブースト容量として機能する。
【００４２】
なお、薄膜トランジスタＴ１によって第１の出力制御トランジスタが実現され、薄膜トランジスタＴ２によって第２の出力制御トランジスタが実現され、薄膜トランジスタＴ６によって第２ノードターンオフトランジスタが実現され、薄膜トランジスタＴ１０によって第１の第１出力ノードターンオフトランジスタが実現され、薄膜トランジスタＴ１１によって第２の第１出力ノードターンオフトランジスタが実現され、出力端子２８によって第１出力ノードが実現され、出力端子２９によって第２出力ノードが実現されている。
【００４３】
＜１．３  駆動方法＞
図８を参照しつつ、本実施形態における単位回路２の動作について説明する。ここでは、ゲートクロック信号ＣＫ１が入力クロック信号ＣＫｉｎとして入力される単位回路２に着目し、波形の遅延を無視するものとする。なお、図８に関し、時点ｔ０１から時点ｔ０２までの期間、時点ｔ０２から時点ｔ０３までの期間、および時点ｔ０３から時点ｔ０４までの期間は、いずれも４水平走査期間である。すなわち、ゲートクロック信号ＣＫ１〜ＣＫ８のパルス幅に相当する期間は、１水平走査期間よりも長くなっている。
【００４４】
この液晶表示装置の動作期間を通じて、ゲートクロック信号ＣＫ１〜ＣＫ８はそれぞれハイレベルとローレベルとを交互に繰り返す。ゲートクロック信号ＣＫ１〜ＣＫ８のハイレベル電圧は、ゲートバスラインＧＬを選択状態にする電圧レベルを有する電圧（以下、「ゲートハイ電圧」という。）Ｖｇｈである。ゲートクロック信号ＣＫ１〜ＣＫ８のローレベル電圧は、本実施形態では第２のゲートロー電圧Ｖｇｌ２である。
【００４５】
時点ｔ０１以前の期間には、セット信号Ｓは第２のローレベル、第１ノードＮＡの電位は第２のローレベル、第２ノードＮＢの電位はハイレベル、出力信号Ｑは第２のローレベル、出力信号Ｇは第１のローレベル、リセット信号Ｒは第２のローレベル、クリア信号ＣＬＲは第２のローレベルとなっている。ところで、単位回路２内の薄膜トランジスタには寄生容量が存在する。このため、時点ｔ０１以前の期間には、入力クロック信号ＣＫｉｎのクロック動作と薄膜トランジスタＴ１，Ｔ２の寄生容量の存在とに起因して、第１ノードＮＡの電位に変動が生じ得る。これにより、出力信号Ｇの電位が上昇し得る。しかしながら、第２ノードＮＢの電位がハイレベルで維持されている期間には薄膜トランジスタＴ７はオン状態で維持される。従って、時点ｔ０１以前の期間には、薄膜トランジスタＴ７はオン状態で維持され、第１ノードＮＡの電位は確実に第２のローレベルで維持される。以上より、入力クロック信号ＣＫｉｎのクロック動作に起因するノイズが第１ノードＮＡに混入しても、出力信号Ｇの電位が上昇することはない。これにより、ゲートクロック信号ＣＫ１〜ＣＫ８のクロック動作に起因する表示不良等の不具合の発生が防止される。
【００４６】
時点ｔ０１になると、セット信号Ｓが第２のローレベルからハイレベルに変化する。薄膜トランジスタＴ３は図７に示すようにダイオード接続となっているので、このセット信号Ｓのパルスによって薄膜トランジスタＴ３がオン状態となり、第１ノードＮＡの電位が上昇する。これにより、薄膜トランジスタＴ１，Ｔ２，およびＴ６がオン状態となる。薄膜トランジスタＴ１がオン状態となることによって、出力信号Ｇの電位が上昇する。但し、直流電圧ＶＤＣの電圧レベルよりも薄膜トランジスタＴ１の閾値電圧分だけ低い電圧レベルに相当する電位にまで上昇する。また、薄膜トランジスタＴ６がオン状態となることによって、第２ノードＮＢの電位が第２のローレベルとなる。なお、時点ｔ０１から時点ｔ０２までの期間には、入力クロック信号ＣＫｉｎ（ゲートクロック信号ＣＫ１）は第２のローレベルとなっているので、薄膜トランジスタＴ２がオン状態となっていても、出力信号Ｑは第２のローレベルで維持される。また、時点ｔ０１から時点ｔ０２までの期間には、リセット信号Ｒおよびクリア信号ＣＬＲは第２のローレベルで維持され、第２ノードＮＢの電位も第２のローレベルで維持される。従って、この期間中に、薄膜トランジスタＴ７，Ｔ８，およびＴ９が設けられていることに起因して第１ノードＮＡの電位が低下することはない。
【００４７】
時点ｔ０２になると、入力クロック信号ＣＫｉｎが第２のローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ２はオン状態となっているので、入力端子２２の電位の上昇とともに出力端子２９の電位が上昇する。ここで、図７に示すように第１ノードＮＡ−出力端子２９間にはキャパシタＣＡＰが設けられているので、出力端子２９の電位の上昇とともに第１ノードＮＡの電位も上昇する（第１ノードＮＡがブースト状態となる）。その結果、薄膜トランジスタＴ１，Ｔ２のゲート端子には大きな電圧が印加され、出力信号Ｇの電位が直流電圧ＶＤＣの電圧レベルに相当する電位にまで上昇するとともに出力信号Ｑの電位が入力クロック信号ＣＫｉｎのハイレベル電圧の電圧レベルに相当する電位にまで上昇する。すなわち、出力信号Ｇの電位が直流電圧ＶＤＣの電圧レベルに相当する電位となるとともに、出力信号Ｑの電位は、ゲートハイ電圧Ｖｇｈの電圧レベルに相当する電位となる。なお、時点ｔ０２から時点ｔ０３までの期間には、リセット信号Ｒおよびクリア信号ＣＬＲは第２のローレベルで維持され、第２ノードＮＢの電位も第２のローレベルで維持される。従って、この期間中に、薄膜トランジスタＴ７，Ｔ８，およびＴ９が設けられていることに起因して第１ノードＮＡの電位が低下することはなく、薄膜トランジスタＴ１０，Ｔ１１，およびＴ１２が設けられていることに起因して出力信号Ｇの電位が低下することはなく、薄膜トランジスタＴ１３，Ｔ１４，およびＴ１５が設けられていることに起因して出力信号Ｑの電位が低下することはない。
【００４８】
時点ｔ０３になると、リセット信号Ｒが第２のローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ８，Ｔ１１，およびＴ１４がオン状態となる。薄膜トランジスタＴ８がオン状態となることによって第１ノードＮＡの電位は第２のローレベルとなり、薄膜トランジスタＴ１１がオン状態となることによって出力信号Ｇは第２のローレベルとなり、薄膜トランジスタＴ１４がオン状態となることによって出力信号Ｑは第２のローレベルとなる。
【００４９】
時点ｔ０４になると、入力クロック信号ＣＫｉｎが第２のローレベルからハイレベルに変化する。薄膜トランジスタＴ４は図７に示すようにダイオード接続となっているので、入力クロック信号ＣＫｉｎが第２のローレベルからハイレベルに変化することによって、第２ノードＮＢの電位はハイレベルとなる。これにより、薄膜トランジスタＴ７，Ｔ１０，およびＴ１３がオン状態となる。薄膜トランジスタＴ７がオン状態となることによって、時点ｔ０４以降の期間に仮に入力クロック信号ＣＫｉｎのクロック動作に起因するノイズが第１ノードＮＡに混入しても第１ノードＮＡの電位は第２のローレベルへと引き込まれる。また、薄膜トランジスタＴ１０がオン状態となることによって、出力信号Ｇは第２のローレベルから第１のローレベルへと変化する。また、薄膜トランジスタＴ１３がオン状態となることによって、時点ｔ０４以降の期間に仮に入力クロック信号ＣＫｉｎのクロック動作に起因するノイズが出力端子２９に混入しても出力信号Ｑは第２のローレベルへと引き込まれる。そして、時点ｔ０４以降の期間には、時点ｔ０１以前の期間と同様の動作が行われる。
【００５０】
以上のような動作が各フレーム期間に各単位回路２で行われることによって、この液晶表示装置に設けられているゲートバスラインＧＬ（１）〜ＧＬ（ｎ）に印加される走査信号Ｇ（１）〜Ｇ（ｎ）が図９に示すように順次にアクティブ（ハイレベル）となる。これにより、画素容量５６（図３参照）への書き込みが１行ずつ順次に行われ、外部から送られた画像信号ＤＡＴに基づく画像が表示部５００に表示される。
【００５１】
なお、全てのゲートバスラインＧＬにアクティブな走査信号が印加された後、クリア信号ＣＬＲ４がハイレベルとなる（図９参照）。これにより、各単位回路２において、薄膜トランジスタＴ９，Ｔ１２，およびＴ１５がオン状態となる。その結果、第１ノードＮＡの電位，出力端子２８の電位，および出力端子２９の電位が第２のローレベルへと引き込まれる。すなわち、全ての単位回路２の状態がリセットされる。このようにして全ての単位回路２の状態をリセットする理由は、薄膜トランジスタでのオフリークが小さければ、各単位回路２の内部ノード（第１ノードＮＡや第２ノードＮＢなど）に残留電荷が蓄積された状態でフレームの切り替えが行われ、当該残留電荷が後続のフレームの表示に影響を及ぼすからである。特に、酸化物ＴＦＴが採用されている場合には、このようにして全ての単位回路２の状態をリセットすることが重要となる。また、この液晶表示装置の電源オフの際にもクリア信号ＣＬＲ４をハイレベルにして全ての単位回路２の状態をリセットすることが好ましい。
【００５２】
また、本実施形態においては、ゲート出力の立ち下げの際、出力信号Ｇの電位は、図８に示すように、直流電圧ＶＤＣの電圧レベルから一時的に第２のゲートロー電圧Ｖｇｌ２の電圧レベルにまで低下した後に第１のゲートロー電圧Ｖｇｌの電圧レベルへと変化する。このように出力信号Ｇの電位を一時的により低い電位に引き込むことによって、出力信号Ｇの電位の変化速度が従来よりも大きくなる。これにより、ゲート出力の速やかな立ち下げが実現されている。
【００５３】
ここで、本実施形態における直流電圧ＶＤＣの電圧レベルについて説明する。上述したように、本実施形態においては、直流電圧入力端子６４は液晶パネル６０上の垂直走査終了側に設けられている（図５参照）。このため、垂直走査開始側に近づくにつれて直流電圧ＶＤＣの電圧降下は大きくなる。そこで、直流電圧生成回路４００は、ゲート制御信号ＧＣＴＬに基づいて、図１に示すように各フレーム期間に直流電圧ＶＤＣの電圧レベルを徐々に低下させる。なお、図１から把握されるように、直流電圧ＶＤＣの電圧レベルの周波数はフレーム周波数に等しくなっている。図１に示すように、直流電圧入力端子６４での直流電圧ＶＤＣの電圧レベルは、１行目のゲートバスラインＧＬ（１）を駆動する時に最も高くなり、ｎ行目のゲートバスラインＧＬ（ｎ）を駆動する時に最も低くなる。直流電圧ＶＤＣの電圧レベルがこのように変化するので、ｎ本のゲートバスラインＧＬ間での走査電圧（アクティブな走査信号として実際にゲートバスラインＧＬに印加される電圧）の大きさのばらつきが従来よりも小さくなる。これにより、直流電圧ＶＤＣの電圧降下に起因する表示むらの発生が抑制される。
【００５４】
なお、液晶パネル６０内の回路素子の劣化などを考慮して、各フレーム期間における直流電圧ＶＤＣの電圧レベルの変化量を液晶パネル６０の累積動作時間に応じて変化させるようにしても良い。
【００５５】
＜１．４  効果＞
以下、従来例と比較しつつ、本実施形態における効果について説明する。バッファトランジスタを介してクロック信号のハイレベル電圧をアクティブな走査信号としてゲートバスラインに印加する方式のモノリシックゲートドライバ（図１０に示すような構成の単位回路からなるシフトレジスタを有するモノリシックゲートドライバ）が採用されている場合、ゲートクロック信号のクロック動作によって、薄膜トランジスタＴ１，Ｔ２のゲート−ドレイン間容量への充放電が繰り返される。この充放電は、ゲートクロック信号のクロック動作が行われている期間中、シフトレジスタの全ての段（単位回路）で行われる。このため、ゲートバスラインの本数が多くなるほど、充放電が行われるトランジスタの数が増えるため、消費電力が大きくなる。また、パネルが大型化するにつれてゲートバスラインの配線抵抗や容量が大きくなる。それ故、大型化した液晶表示装置でゲート出力の立ち上げを速やかに行うためには、電荷供給能力が高くなるよう薄膜トランジスタＴ１（バッファトランジスタ）のサイズを大きくする必要がある。しかしながら、薄膜トランジスタＴ１のサイズを大きくすると、ゲート−ドレイン間容量が大きくなるので、クロック動作に起因する上述の充放電による消費電力が大きくなる。以上より、従来例によれば、特に高精細大型パネルが採用されている場合に消費電力が顕著に大きくなる。
【００５６】
これに対して、本実施形態によれば、バッファトランジスタとして機能する薄膜トランジスタＴ１のドレイン端子には直流電圧ＶＤＣが与えられる。このため、薄膜トランジスタＴ１のドレイン端子に与えられる信号のクロック動作に起因する当該薄膜トランジスタＴ１のゲート−ドレイン間容量への充放電は生じない。従って、従来例と比較して、消費電力が大幅に低減される。なお、薄膜トランジスタＴ２のゲート−ドレイン間容量への充放電は本実施形態でも行われるが、薄膜トランジスタＴ２のサイズは薄膜トランジスタＴ１のサイズほど大きくする必要はないので、薄膜トランジスタＴ２のサイズを小さくしておくことによって消費電力に及ぼす影響を小さくすることができる。
【００５７】
また、ゲートドライバに入力される直流電圧ＶＤＣの大きさが図１１に示すように一定である場合、直流電圧入力端子から遠い位置ほど直流電圧ＶＤＣの電圧降下が大きくなるため、ゲートバスライン間で走査電圧の大きさにばらつきが生じ、表示むらが引き起こされる。
【００５８】
これに対して、本実施形態によれば、各フレーム期間に直流電圧入力端子６４での直流電圧ＶＤＣの電圧レベルは徐々に低下する。このため、ゲートバスラインＧＬ間での走査電圧の大きさのばらつきは小さくなる。それ故、表示むらの発生が抑制される。
【００５９】
以上より、本実施形態によれば、表示むらの発生を抑制することのできる低消費電力のゲートドライバ２００を備えた液晶表示装置が実現される。
【００６０】
＜１．５  変形例＞
＜１．５．１  第１の変形例＞
上記第１の実施形態においては、直流電圧生成回路４００は、各フレーム期間に直流電圧ＶＤＣの電圧レベルを徐々に低下させていた。しかしながら、本発明はこれに限定されず、直流電圧生成回路４００が各フレーム期間に直流電圧ＶＤＣの電圧レベルを段階的に低下させるようにしても良い。例えば、図１２に示すように、各フレーム期間の途中で直流電圧ＶＤＣの電圧レベルが低下するようにしても良い。図５に示したように直流電圧入力端子６４が液晶パネル６０上の垂直走査終了側に設けられていれば直流電圧ＶＤＣの電圧降下は垂直走査終了側よりも垂直走査開始側の方が大きいので、図１２に示すように直流電圧ＶＤＣの電圧レベルを変化させた場合にも、ゲートバスラインＧＬ間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。
【００６１】
＜１．５．２  第２の変形例＞
上記第１の実施形態においては、直流電圧入力端子６４は液晶パネル６０上の垂直走査終了側に設けられていた（図５参照）。しかしながら、本発明はこれに限定されず、図１３に示すように、アクティブ領域６１の上方に額縁領域６２が設けられて、直流電圧入力端子６４が液晶パネル６０上の垂直走査開始側に設けられていても良い。この場合、直流電圧ＶＤＣの電圧降下は垂直走査開始側よりも垂直走査終了側の方が大きくなる。従って、本変形例においては、直流電圧生成回路４００は、図１４に示すように、各フレーム期間に直流電圧ＶＤＣの電圧レベルを徐々に上昇させる。これにより、上記第１の実施形態と同様、ゲートバスラインＧＬ間での走査電圧の大きさのばらつきを小さくすることができ、表示むらの発生が抑制される。
【００６２】
なお、上記第１の変形例と同様の趣旨で、直流電圧生成回路４００が各フレーム期間に直流電圧ＶＤＣの電圧レベルを段階的に上昇させるようにしても良い。例えば、図１５に示すように、各フレーム期間の途中で直流電圧ＶＤＣの電圧レベルが上昇するようにしても良い。
【００６３】
＜１．５．３  第３の変形例＞
図１６は、本変形例における直流電圧入力端子６４の位置と垂直走査方向との関係について説明するための図である。本変形例においては、図１６に示すように、アクティブ領域６１の上方に額縁領域６２ｕが設けられるとともにアクティブ領域６１の下方にも額縁領域６２ｄが設けられる。そして、液晶パネル６０上の垂直走査開始側に直流電圧入力端子６４ｕが設けられるとともに液晶パネル６０上の垂直走査終了側に直流電圧入力端子６４ｄが設けられる。すなわち、直流電圧ＶＤＣは垂直走査開始側および垂直走査終了側の双方からゲートドライバ２００Ｌ，２００Ｒに入力される。本変形例に係る構成によれば、直流電圧ＶＤＣの電圧降下は、垂直走査開始側および垂直走査終了側で最も小さくなり、中央付近で最も大きくなる。従って、本変形例においては、直流電圧生成回路４００は、図１７に示すように、各フレーム期間に直流電圧ＶＤＣの電圧レベルを変化させる。すなわち、直流電圧入力端子６４ｕ，６４ｄでの直流電圧ＶＤＣの電圧レベルは、中央付近のゲートバスラインＧＬを駆動する時に最も高くなり、１行目のゲートバスラインＧＬ（１）を駆動する時およびｎ行目のゲートバスラインＧＬ（ｎ）を駆動する時に最も低くなる。このような本変形例においても、ゲートバスラインＧＬ間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。
【００６４】
なお、上記第１の変形例と同様の趣旨で、直流電圧生成回路４００が各フレーム期間に直流電圧ＶＤＣの電圧レベルを段階的に変化させるようにしても良い。例えば、各フレーム期間の途中で図１８に示すように直流電圧ＶＤＣの電圧レベルが変化するようにしても良い。
【００６５】
＜１．５．４  第４の変形例＞
図１９は、本変形例における単位回路２の構成を示す回路図である。上記第１の実施形態においては、薄膜トランジスタＴ３はダイオード接続の構成となっていた。これに対して、本変形例における薄膜トランジスタＴ３については、ゲート端子は入力端子２３に接続され、ドレイン端子は入力端子２１に接続され、ソース端子は第１ノードＮＡに接続されている。すなわち、薄膜トランジスタＴ３のドレイン端子には直流電圧ＶＤＣが与えられる。このような構成によっても、各単位回路２は上記第１の実施形態と同様に動作する。従って、本変形例においても、ゲートバスラインＧＬ間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。
【００６６】
＜２．第２の実施形態＞
＜２．１  ゲートドライバの構成＞
＜２．１．１  シフトレジスタの構成＞
図２０は、本実施形態におけるゲートドライバ２００Ｌ内のシフトレジスタ２１０Ｌの構成を示すブロック図である。本実施形態においては、上記第１の実施形態とは異なり、各単位回路２Ｌに２種類のリセット信号Ｒ，Ｒ２が入力される。また、本実施形態においては、５つのクリア信号ＣＬＲ１〜ＣＬＲ５が用いられる。
【００６７】
ｋを１以上（ｎ−５）以下の整数としてｋ段目の単位回路２Ｌ（ｋ）には（ｋ＋５）段目の単位回路２Ｌ（ｋ＋５）から出力される出力信号Ｑ（ｋ＋５）がリセット信号Ｒ２として与えられる。（ｎ−４）段目の単位回路２Ｌ（ｎ−４）にはクリア信号ＣＬＲ１がリセット信号Ｒ２として与えられ、（ｎ−３）段目の単位回路２Ｌ（ｎ−３）にはクリア信号ＣＬＲ２がリセット信号Ｒ２として与えられ、（ｎ−２）段目の単位回路２Ｌ（ｎ−２）にはクリア信号ＣＬＲ３がリセット信号Ｒ２として与えられ、（ｎ−１）段目の単位回路２Ｌ（ｎ−１）にはクリア信号ＣＬＲ４がリセット信号Ｒ２として与えられ、ｎ段目の単位回路２Ｌ（ｎ）にはクリア信号ＣＬＲ５がリセット信号Ｒ２として与えられる。なお、本実施形態においては、クリア信号ＣＬＲ５がクリア信号ＣＬＲとして全ての単位回路２Ｌ（１）〜２Ｌ（ｎ）に共通的に与えられる。
【００６８】
＜２．１．２  単位回路の構成＞
図２１は、本実施形態における単位回路２の構成を示す回路図である。本実施形態においては、単位回路２には、上記第１の実施形態における構成要素に加えて薄膜トランジスタＴ１６およびリセット信号Ｒ２を受け取る入力端子２６が設けられている。この薄膜トランジスタＴ１６については、ゲート端子は入力端子２６に接続され、ドレイン端子は第１ノードＮＡに接続され、ソース端子は第２のゲートロー電圧Ｖｇｌ２用の入力端子に接続されている。薄膜トランジスタＴ１６は、リセット信号Ｒ２がハイレベルになっているときに、第１ノードＮＡの電位を第２のローレベルに向けて変化させる。
【００６９】
＜２．２  駆動方法＞
図２２を参照しつつ、本実施形態における単位回路２の動作について説明する。時点ｔ１３以前の期間には、上記第１の実施形態における時点ｔ０３（図８参照）以前の期間と同様の動作が行われる。時点ｔ１４になると、リセット信号Ｒ２が第２のローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１６がオン状態となる。薄膜トランジスタＴ１６がオン状態となることによって第１ノードＮＡの電位は第２のローレベルへと引き込まれる。時点ｔ１５以降の期間には、上記第１の実施形態における時点ｔ０４（図８参照）以降の期間と同様の動作が行われる。なお、直流電圧入力端子６４での直流電圧ＶＤＣの電圧レベルについては、上記第１の実施形態と同様、各フレーム期間に徐々に低下する。
【００７０】
＜２．３  効果＞
本実施形態においても、各フレーム期間に直流電圧入力端子６４での直流電圧ＶＤＣの電圧レベルは徐々に低下する。このため、上記第１の実施形態と同様、ゲートバスラインＧＬ間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。また、本実施形態によれば、２つのリセット信号Ｒ，Ｒ２が用いられることにより、ゲート出力の立ち下げの際に単位回路２内の第１ノードＮＡの電位がノイズの混入等に関わらず速やかに低下する。これにより、出力信号Ｇや出力信号Ｑの電位も速やかに低下し、表示不良の発生が抑制される。
【００７１】
＜２．４  変形例＞
図２３は、本変形例における単位回路２の構成を示す回路図である。本変形例においては、薄膜トランジスタＴ３の構成が上記第１の実施形態の第４の変形例と同様の構成となっている（図１９参照）。すなわち、薄膜トランジスタＴ３のドレイン端子には直流電圧ＶＤＣが与えられる。このような構成によっても、各単位回路２は上記第２の実施形態と同様に動作する。従って、本変形例においても、ゲートバスラインＧＬ間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。また、ゲート出力の立ち下げの際に第１ノードＮＡの電位が速やかに低下するので表示不良の発生が抑制される。
【００７２】
＜３．第３の実施形態＞
＜３．１  ゲートドライバの構成＞
＜３．１．１  シフトレジスタの構成＞
図２４は、本実施形態におけるゲートドライバ２００Ｌ内のシフトレジスタ２１０Ｌの構成を示すブロック図である。本実施形態においては、上記第１の実施形態とは異なり、ローレベルの直流電源電圧として１種類のゲートロー電圧Ｖｇｌが用いられる。このゲートロー電圧Ｖｇｌは、全ての単位回路２Ｌ（１）〜２Ｌ（ｎ）に共通的に与えられる。なお、以下においては、ゲートロー電圧Ｖｇｌの電圧レベルのことを単に「ローレベル」という。
【００７３】
＜３．１．２  単位回路の構成＞
図２５は、本実施形態における単位回路２の構成を示す回路図である。単位回路２内に設けられている構成要素は、上記第１の実施形態と同様である（図７参照）。但し、薄膜トランジスタＴ５〜Ｔ１５のソース端子はゲートロー電圧Ｖｇｌ用の入力端子に接続されている。
【００７４】
＜３．２  駆動方法＞
図２６を参照しつつ、本実施形態における単位回路２の動作について説明する。時点ｔ２３の直前までの期間には、上記第１の実施形態における時点ｔ０３（図８参照）の直前までの期間と同様の動作が行われる。但し、上記第１の実施形態で第２のゲートロー電圧Ｖｇｌ２の電圧レベルとなっているものは、本実施形態ではゲートロー電圧Ｖｇｌの電圧レベルとなる。
【００７５】
時点ｔ２３になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ８，Ｔ１１，およびＴ１４がオン状態となる。薄膜トランジスタＴ８がオン状態となることによって第１ノードＮＡの電位はローレベルとなり、薄膜トランジスタＴ１１がオン状態となることによって出力信号Ｇはローレベルとなり、薄膜トランジスタＴ１４がオン状態となることによって出力信号Ｑはローレベルとなる。
【００７６】
時点ｔ２４になると、入力クロック信号ＣＫｉｎがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ４を介して第２ノードＮＢの電位はハイレベルとなり、薄膜トランジスタＴ７，Ｔ１０，およびＴ１３がオン状態となる。薄膜トランジスタＴ７がオン状態となることによって第１ノードＮＡの電位がローレベルへと引き込まれ、薄膜トランジスタＴ１０がオン状態となることによって出力信号Ｇがローレベルへと引き込まれ、薄膜トランジスタＴ１３がオン状態となることによって出力信号Ｑがローレベルへと引き込まれる。
【００７７】
直流電圧入力端子６４での直流電圧ＶＤＣの電圧レベルについては、上記第１の実施形態と同様、各フレーム期間に図２７に示すように徐々に低下する。
【００７８】
＜３．３  効果＞
本実施形態においても、各フレーム期間に直流電圧入力端子６４での直流電圧ＶＤＣの電圧レベルは徐々に低下する。このため、上記第１の実施形態と同様、ゲートバスラインＧＬ間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。
【００７９】
＜３．４  変形例＞
＜３．４．１  第１の変形例＞
上記第３の実施形態においては、直流電圧生成回路４００は、各フレーム期間に直流電圧ＶＤＣの電圧レベルを徐々に低下させていた。しかしながら、本発明はこれに限定されず、上記第１の実施形態の第１の変形例と同様の趣旨で、直流電圧生成回路４００が各フレーム期間に直流電圧ＶＤＣの電圧レベルを段階的に低下させるようにしても良い。例えば、図２８に示すように、各フレーム期間の途中で直流電圧ＶＤＣの電圧レベルが低下するようにしても良い。
【００８０】
＜３．４．２  第２の変形例＞
図２９は、本変形例における単位回路２の構成を示す回路図である。本変形例においては、薄膜トランジスタＴ３の構成が上記第１の実施形態の第４の変形例と同様の構成となっている（図１９参照）。すなわち、薄膜トランジスタＴ３のドレイン端子には直流電圧ＶＤＣが与えられる。このような構成によっても、各単位回路２は上記第３の実施形態と同様に動作する。従って、本変形例においても、ゲートバスラインＧＬ間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。
【００８１】
＜４．第４の実施形態＞
＜４．１  ゲートドライバの構成＞
＜４．１．１  シフトレジスタの構成＞
図３０は、本実施形態におけるゲートドライバ２００Ｌ内のシフトレジスタ２１０Ｌの構成を示すブロック図である。本実施形態においては、上記第２の実施形態と同様、各単位回路２Ｌに２種類のリセット信号Ｒ，Ｒ２が入力される。また、上記第３の実施形態と同様、ローレベルの直流電源電圧として１種類のゲートロー電圧Ｖｇｌが用いられる。これらの点が上記第１の実施形態とは異なっている。
【００８２】
＜４．１．２  単位回路の構成＞
図３１は、本実施形態における単位回路２の構成を示す回路図である。上記第２の実施形態と同様、単位回路２には、上記第１の実施形態における構成要素に加えて薄膜トランジスタＴ１６およびリセット信号Ｒ２を受け取る入力端子２６が設けられている。薄膜トランジスタＴ１６については、ゲート端子は入力端子２６に接続され、ドレイン端子は第１ノードＮＡに接続され、ソース端子はゲートロー電圧Ｖｇｌ用の入力端子に接続されている。薄膜トランジスタＴ１６は、リセット信号Ｒ２がハイレベルになっているときに、第１ノードＮＡの電位をローレベルに向けて変化させる。また、本実施形態においては、薄膜トランジスタＴ５〜Ｔ１５のソース端子はゲートロー電圧Ｖｇｌ用の入力端子に接続されている。
【００８３】
＜４．２  駆動方法＞
図３２を参照しつつ、本実施形態における単位回路２の動作について説明する。時点ｔ３３の直前までの期間には、上記第１の実施形態における時点ｔ０３（図８参照）の直前までの期間と同様の動作が行われる。但し、上記第１の実施形態で第２のゲートロー電圧Ｖｇｌ２の電圧レベルとなっているものは、本実施形態ではゲートロー電圧Ｖｇｌの電圧レベルとなる。
【００８４】
時点ｔ３３になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ８，Ｔ１１，およびＴ１４がオン状態となる。薄膜トランジスタＴ８がオン状態となることによって第１ノードＮＡの電位はローレベルとなり、薄膜トランジスタＴ１１がオン状態となることによって出力信号Ｇはローレベルとなり、薄膜トランジスタＴ１４がオン状態となることによって出力信号Ｑはローレベルとなる。
【００８５】
時点ｔ３４になると、リセット信号Ｒ２がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１６がオン状態となる。薄膜トランジスタＴ１６がオン状態となることによって第１ノードＮＡの電位はローレベルへと引き込まれる。
【００８６】
時点ｔ３５になると、入力クロック信号ＣＫｉｎがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ４を介して第２ノードＮＢの電位はハイレベルとなり、薄膜トランジスタＴ７，Ｔ１０，およびＴ１３がオン状態となる。薄膜トランジスタＴ７がオン状態となることによって第１ノードＮＡの電位がローレベルへと引き込まれ、薄膜トランジスタＴ１０がオン状態となることによって出力信号Ｇがローレベルへと引き込まれ、薄膜トランジスタＴ１３がオン状態となることによって出力信号Ｑがローレベルへと引き込まれる。
【００８７】
なお、直流電圧入力端子６４での直流電圧ＶＤＣの電圧レベルについては、上記第１の実施形態と同様、各フレーム期間に徐々に低下する。
【００８８】
＜４．３  効果＞
本実施形態においても、各フレーム期間に直流電圧入力端子６４での直流電圧ＶＤＣの電圧レベルは徐々に低下する。このため、上記第１の実施形態と同様、ゲートバスラインＧＬ間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。また、上記第２の実施形態と同様、ゲート出力の立ち下げの際に第１ノードＮＡの電位が速やかに低下するので表示不良の発生が抑制される。
【００８９】
＜４．４  変形例＞
図３３は、本変形例における単位回路２の構成を示す回路図である。本変形例においては、薄膜トランジスタＴ３の構成が上記第１の実施形態の第４の変形例と同様の構成となっている（図１９参照）。すなわち、薄膜トランジスタＴ３のドレイン端子には直流電圧ＶＤＣが与えられる。このような構成によっても、各単位回路２は上記第４の実施形態と同様に動作する。従って、本変形例においても、ゲートバスラインＧＬ間での走査電圧の大きさのばらつきは小さくなり、表示むらの発生が抑制される。また、ゲート出力の立ち下げの際に第１ノードＮＡの電位が速やかに低下するので表示不良の発生が抑制される。
【００９０】
＜５．その他＞
上記各実施形態においては、単位回路２内の薄膜トランジスタにｎチャネル型の薄膜トランジスタを用いる例を挙げて説明したが、本発明はこれに限定されない。単位回路２内の薄膜トランジスタにｐチャネル型の薄膜トランジスタを用いる場合にも本発明を適用することができる。
【００９１】
また、上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の他の表示装置にも本発明を適用することができる。
【００９２】
また、上記各実施形態においては、各ゲートバスラインＧＬを表示部５００の一端側および他端側の双方から駆動する方式（両入れ駆動方式）が採用されている例を挙げて説明した（図４参照）。これに関し、中型ノートパソコン用途や大型テレビ用途などの表示装置では、ゲートバスラインＧＬの配線抵抗や容量が大きいので、両入れ駆動方式を採用するのが好ましい。しかしながら、そのような両入れ駆動方式が採用されていない場合にも本発明を適用することができる。例えば、表示部５００の一端側から全てのゲートバスラインＧＬを駆動する方式が採用されている場合にも本発明を適用することができる。また、例えば、いわゆる櫛歯駆動方式（インターレース駆動方式）が採用されている場合にも本発明を適用することができる。なお、櫛歯駆動方式とは、例えば奇数行目のゲートバスラインＧＬを表示部５００の一端側から駆動して偶数行目のゲートバスラインＧＬを表示部５００の他端側から駆動する駆動方式である。櫛歯駆動方式は、例えば中小型パネルを備える表示装置で採用されている。
【００９３】
以上のように、本発明は、上記各実施形態（変形例を含む）に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００９４】
２，２Ｌ，２Ｒ…単位回路
６０…液晶パネル
６４…直流電圧入力端子
１００…表示制御回路
２００，２００Ｌ，２００Ｒ…ゲートドライバ（走査信号線駆動回路）
２１０，２１０Ｌ，２１０Ｒ…シフトレジスタ
３００…ソースドライバ（映像信号線駆動回路）
４００…直流電圧生成回路
５００…表示部
ＧＬ，ＧＬ（１）〜ＧＬ（ｎ）…ゲートバスライン
Ｔ１〜Ｔ１６…単位回路内の薄膜トランジスタ
ＣＫ１〜ＣＫ８…ゲートクロック信号
ＶＤＣ…直流電圧
【図１】
2019191327.tif 000003
【図２】
2019191327.tif 000004
【図３】
2019191327.tif 000005
【図４】
2019191327.tif 000006
【図５】
2019191327.tif 000007
【図６】
2019191327.tif 000008
【図７】
2019191327.tif 000009
【図８】
2019191327.tif 000010
【図９】
2019191327.tif 000011
【図１０】
2019191327.tif 000012
【図１１】
2019191327.tif 000013
【図１２】
2019191327.tif 000014
【図１３】
2019191327.tif 000015
【図１４】
2019191327.tif 000016
【図１５】
2019191327.tif 000017
【図１６】
2019191327.tif 000018
【図１７】
2019191327.tif 000019
【図１８】
2019191327.tif 000020
【図１９】
2019191327.tif 000021
【図２０】
2019191327.tif 000022
【図２１】
2019191327.tif 000023
【図２２】
2019191327.tif 000024
【図２３】
2019191327.tif 000025
【図２４】
2019191327.tif 000026
【図２５】
2019191327.tif 000027
【図２６】
2019191327.tif 000028
【図２７】
2019191327.tif 000029
【図２８】
2019191327.tif 000030
【図２９】
2019191327.tif 000031
【図３０】
2019191327.tif 000032
【図３１】
2019191327.tif 000033
【図３２】
2019191327.tif 000034
【図３３】
2019191327.tif 000035
【図３４】
2019191327.tif 000036