(57)【要約】【課題】半導体装置の信頼性を向上する。【解決手段】半導体装置の製造方法は、半導体ウエハに対して複数回のウエハテストを実施して、複数のパッド電極ＰＤの各々に複数のプローブ痕ＰＭを形成する工程と、複数のプローブ痕ＰＭを、ワイヤのボール部Ｗｂで覆うように、ワイヤのボール部Ｗｂをパッド電極ＰＤに接続する工程とを有する。そして、複数のプローブ痕ＰＭの各々は、断面視において、パッド電極ＰＤの主面よりも突出した凸部ＣＶと、主面よりも窪んだ凹部ＣＣと、を有している。また、ワイヤのボール部Ｗｂとパッド電極ＰＤとの接合部Ｗｃにおいて、互いに隣り合う２つのプローブ痕ＰＭは、平面視におけるプローブ痕ＰＭの直径以下の離間距離を有しており、複数のプローブ痕ＰＭの各々の凹部ＣＣは、互いに離間している。【選択図】図１２
2019057664.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）複数のパッド電極を有する半導体チップが複数配置された半導体ウエハを準備する工程；
（ｂ）前記複数のパッド電極の各々の主面にプローブ針を押圧して、前記複数の半導体チップの各々の動作を確認するウエハテストを、前記半導体ウエハに対して複数回実施することにより、前記複数のパッド電極の各々に複数のプローブ痕を形成する工程；
（ｃ）前記（ｂ）工程の後、前記半導体ウエハにダイシング処理を施し、分割された前記複数の半導体チップを取得する工程；
（ｄ）前記（ｃ）工程の後、前記複数のパッド電極の各々に形成された前記複数のプローブ痕をワイヤのボール部で覆うように、前記複数のパッド電極の各々に前記ワイヤの前記ボール部を接続する工程；
ここで、
前記（ｂ）工程において、前記複数のプローブ痕の各々は、断面視において、前記パッド電極の前記主面よりも突出した凸部と、前記主面よりも窪んだ凹部と、を有し、
前記複数のパッド電極の各々の前記主面のうち、前記ワイヤの前記ボール部が接触する第１領域において、隣接する２つのプローブ痕は、平面視における前記プローブ痕の直径以下の離間距離を有し、
前記第１領域において、前記複数のプローブ痕の前記凹部は、互いに離間している。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記離間距離は、平面視における前記プローブ痕の半径以下である。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記ワイヤは、銅を主成分とする材料からなる。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記複数のパッド電極の各々は、アルミニウムを主成分とする材料からなる。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記第１領域において、前記複数のプローブ痕は、等間隔に配置されている。
【請求項６】
請求項１記載の半導体装置の製造方法において、
さらに、
（ｅ）前記（ｃ）工程と前記（ｄ）工程との間に、チップ搭載部とリード部とを有する基材の前記チップ搭載部に、前記複数の半導体チップのうち、取得した半導体チップを搭載する工程；
（ｆ）前記（ｄ）工程の後に、取得した前記半導体チップ、前記ワイヤおよび前記基材の一部を、硫黄を含有する樹脂で封止する工程；
を有し、
ここで、
前記（ｄ）工程では、前記ワイヤを前記パッド電極に接続した後、前記ワイヤを、銀めっき層を介して前記リード部に接続する。
【請求項７】
以下の工程を含む半導体装置の製造方法：
（ａ）複数のパッド電極を有する半導体チップが複数配置された半導体ウエハを準備する工程；
（ｂ）前記複数のパッド電極の各々の主面に、プローブ針を押圧して、前記複数の半導体チップの各々の動作を確認するウエハテストを、前記半導体ウエハに対して複数回実施することにより、前記複数のパッド電極の各々に複数のプローブ痕を形成する工程；
（ｃ）前記（ｂ）工程の後、前記半導体ウエハにダイシング処理を施し、分割された前記複数の半導体チップを取得する工程；
（ｄ）前記（ｃ）工程の後、前記複数のパッド電極の各々に形成された前記複数のプローブ痕を、ワイヤのボール部で覆うように、前記複数のパッド電極の各々に前記ワイヤの前記ボール部を接続する工程；
ここで、
前記（ｂ）工程において、前記複数のプローブ痕の各々は、断面視において、前記パッド電極の前記主面よりも突出した凸部と、前記主面よりも窪んだ凹部と、を有し、
前記複数のパッド電極の各々の前記主面は、前記ワイヤの前記ボール部が接触する第１領域と、前記第１領域に隣接し、前記第１領域を取り囲む第２領域とを有し、
前記複数のプローブ痕は、前記第１領域の内側に配置された複数の第１プローブ痕と、前記第１領域と前記第２領域とに跨るように配置された複数の第２プローブ痕と、を含み、
前記複数の第１プローブ痕および前記複数の第２プローブ痕の各々の前記凹部は、互いに離間している。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記ワイヤは、銅を主成分とする材料からなる。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記複数のパッド電極の各々は、アルミニウムを主成分とする材料からなる。
【請求項１０】
請求項７記載の半導体装置の製造方法において、
さらに、
前記第２領域に配置された複数の第３プローブ痕を有し、
前記複数の第３プローブ痕の前記凹部は、互いに重なっている。
【請求項１１】
以下の工程を含む半導体装置の製造方法：
（ａ）複数のチップ形成領域を有する半導体ウエハを準備する工程、
ここで、
前記複数のチップ形成領域のそれぞれは、第１回路と、前記第１回路とは異なる第２回路と、を有し、
前記複数のチップ形成領域のそれぞれは、パッド電極を有し、
前記パッド電極は、アルミニウムを主成分とする材料からなり；
（ｂ）前記（ａ）工程の後、第１の条件下において、前記複数のチップ形成領域のそれぞれに設けられた前記パッド電極の主面にプローブカードのプローブ針を接触させ、前記半導体ウエハを検査する工程、
ここで、前記第１の条件下において前記半導体ウエハを検査する工程は、
（ｂ１）前記複数のチップ形成領域のうち、第１チップ形成領域および第２チップ形成領域を有する第１検査対象領域を、前記プローブカードを用いて検査する工程、
（ｂ２）前記（ｂ１）工程の後、前記複数のチップ形成領域のうち、第３チップ形成領域および第４チップ形成領域を有し、かつ、前記第１検査対象領域の隣に位置する第２検査対象領域を、前記プローブカードを用いて検査する工程、
（ｂ３）前記（ｂ２）工程の後、前記複数のチップ形成領域のうち、前記第１検査対象領域および前記第２検査対象領域のそれぞれに設けられたチップ形成領域とは異なる第５チップ形成領域と、前記第２検査対象領域内に設けられた前記第４チップ形成領域とを有する第３検査対象領域を、前記プローブカードを用いて検査する工程、
を含み；
（ｃ）前記（ｂ）工程の後、前記半導体ウエハを切断することで取得した、前記第４チップ形成領域に対応する第１半導体チップを、基材上に搭載する工程、
ここで、
前記第１半導体チップは、前記パッド電極に対応する第１パッド電極を有し、
前記第１パッド電極の主面には、複数のプローブ痕が形成されており、
（ｄ）前記（ｃ）工程の後、前記第１パッド電極の前記主面に形成された前記複数のプローブ痕がワイヤのボール部で覆われるように、前記ワイヤの前記ボール部を前記第１パッド電極に接続する工程、
ここで、
前記ワイヤは、銅を主成分とする材料から成り；
（ｅ）前記（ｄ）工程の後、前記ワイヤおよび前記第１半導体チップを樹脂で封止する工程；
ここで、
前記第１パッド電極の前記主面のうち、前記ワイヤの前記ボール部が接触する第１領域における前記複数のプローブ痕の占有率は、５０％よりも大きく、
前記（ｃ）工程において、前記第１領域に配置された前記複数のプローブ痕は、断面視において、前記第１パッド電極の前記主面よりも突出した凸部と、前記主面よりも窪んだ凹部と、を有し、
前記（ｂ３）工程では、前記複数のプローブ痕のうちの前記（ｂ３）工程により形成されるプローブ痕の凹部が、前記複数のプローブ痕のうちの前記（ｂ２）工程により形成されたプローブ痕の凹部から離れるように、前記プローブ針を前記第１パッド電極の前記主面に接触させる。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
さらに、
（ｆ）前記（ｂ）工程の後、かつ、前記（ｃ）工程の前に、前記第１の条件とは異なる第２の条件において、前記複数のチップ形成領域のそれぞれに設けられた前記パッド電極の前記主面に前記プローブカードの前記プローブ針を接触させ、前記半導体ウエハを検査する工程、
を有する。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記第１回路は、ロジック回路であり、
前記第２回路は、メモリ回路であり、
前記（ｂ）工程では、前記ロジック回路を検査し、
前記（ｆ）工程では、前記メモリ回路を検査する。
【請求項１４】
請求項１１記載の半導体装置の製造方法において、
前記樹脂は、硫黄を含有する。
【請求項１５】
請求項１１記載の半導体装置の製造方法において、
前記半導体ウエハは、前記複数のチップ形成領域と、前記複数のチップ形成領域の周囲に位置する周辺領域と、を有し、
断面視において、前記半導体ウエハのうちの前記周辺領域に対応する部分の厚さは、前記半導体ウエハのうちの前記複数のチップ形成領域に対応する部分の厚さよりも薄い。
【請求項１６】
請求項１１記載の半導体装置の製造方法において、
前記半導体ウエハは、前記複数のチップ形成領域と、前記複数のチップ形成領域の周囲に位置する周辺領域と、を有し、
断面視において、前記半導体ウエハのうちの前記周辺領域に対応する部分の表面は、前記半導体ウエハのうちの前記複数のチップ形成領域に対応する部分の表面に対して傾斜している。
【請求項１７】
請求項１１記載の半導体装置の製造方法において、
前記複数のプローブ痕のうちの前記（ｂ２）工程により形成されるプローブ痕と、前記複数のプローブ痕のうちの前記（ｂ３）工程により形成され、かつ、前記（ｂ２）工程により形成される前記プローブ痕の隣に位置するプローブ痕との離間距離は、前記複数のプローブ痕のそれぞれの直径以下の距離である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、複数のプローブ痕を有するパッド電極の表面にワイヤを接続する半導体装置の製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００５−１１６７２４号公報（特許文献１）および特開２００８−１９２９７１号公報（特許文献２）には、半導体チップ上に形成された複数のパッド電極（電極パッド、ボンディングパッド）にプローブ針（プローブ）を押圧してウエハテストを実施した後、パッド電極に形成されたプローブ痕を覆うように、ワイヤ（ボンディングワイヤ）のボール部をパッド電極に接続する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１１６７２４号公報
【特許文献２】特開２００８−１９２９７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の特許文献１および特許文献２と同様に、本願発明者は、半導体装置の高集積化の為に、パッド電極の表面にプローブ針を押圧してウエハテストを複数回実施した後、複数のプローブ痕が形成されたパッド電極の表面にワイヤボンディング法を用いてワイヤを接続する技術を検討している。しかしながら、半導体装置の高機能化等に伴い、ウエハテスト工程数が増大し、パッド電極の表面に形成されるプローブ痕の数も増大している。本願発明者は、このような状況下で、多数のプローブ痕と重なるようにパッド電極にワイヤを接続した場合、ワイヤがパッド電極から剥離するという課題を認識するに至った。
【０００５】
上記半導体装置において、半導体装置の信頼性向上が望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態による半導体装置の製造方法は、半導体ウエハに対して複数回のウエハテストを実施して、複数のパッド電極の各々に複数のプローブ痕を形成する工程と、複数のプローブ痕を、ワイヤのボール部で覆うように、ワイヤのボール部をパッド電極に接続する工程とを有する。そして、複数のプローブ痕の各々は、断面視において、パッド電極の主面よりも突出した凸部と、主面よりも窪んだ凹部と、を有している。また、ワイヤのボール部とパッド電極との接合部において、互いに隣り合う２つのプローブ痕は、平面視におけるプローブ痕の直径以下の離間距離を有しており、複数のプローブ痕の各々の凹部は、互いに離間している。
【発明の効果】
【０００８】
一実施の形態によれば、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【０００９】
【図１】本実施の形態の半導体装置の製造工程を示すプロセスフロー図である。
【図２】本実施の形態の半導体チップの構成を示す平面図である。
【図３】本実施の形態のウエハテスト工程における半導体チップの要部断面図である。
【図４】図３の要部拡大断面図である。
【図５】検討例である半導体チップの要部平面図である。
【図６】図５のＸ１−Ｘ１線に沿う断面図である。
【図７】本実施の形態のウエハテスト工程で用いるウエハテスト装置の断面図である。
【図８】本実施の形態のウエハテスト工程における半導体ウエハの平面図である。
【図９】本実施の形態のウエハテスト工程を説明する半導体ウエハの断面図である。
【図１０】本実施の形態のウエハテスト工程を説明するパッド電極の平面図である。
【図１１】本実施の形態のパッド電極の平面図である。
【図１２】図１１のＸ２−Ｘ２線に沿う要部断面図である。
【図１３】本実施の形態のダイシング工程を説明する斜視図である。
【図１４】本実施の形態のダイボンディング工程を説明する断面図である。
【図１５】本実施の形態のワイヤボンディング工程を説明する断面図である。
【図１６】本実施の形態の樹脂封止工程を説明する断面図である。
【図１７】本実施の形態の半導体装置の断面図である。
【図１８】第１変形例のパッド電極を示す要部平面図および要部断面図である。
【図１９】第２変形例のパッド電極を示す要部平面図および要部断面図である。
【図２０】第３変形例のパッド電極を示す平面図である。
【図２１】第４変形例のパッド電極を示す平面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１５】
（実施の形態）
図１は、本実施の形態の半導体装置の製造工程を示すプロセスフロー図である。図２は、本実施の形態の半導体チップの構成を示す平面図である。本実施の形態の半導体装置は、図２に示す半導体チップを含んでいる。
【００１６】
図１に示すように、本実施の形態の半導体装置は、順に、ウエハ準備工程（Ｓ１）、複数回のウエハテスト工程（Ｓ２）、ウエハダイシング工程（Ｓ３）、ダイボンディング工程（Ｓ４）、ワイヤボンディング工程（Ｓ５）および樹脂封止工程（Ｓ６）を有しているが、各工程については、後述する。
【００１７】
図２は、例えば、マイコンを形成した半導体チップＣを示す平面図であり、半導体チップＣに形成されたそれぞれの素子のレイアウト構成を示した図である。図２において、半導体チップＣは、ＣＰＵ（Central Processing Unit）１、ＲＡＭ（Random Access Memory）２、アナログ回路３およびフラッシュメモリ４を有している。半導体チップＣは、矩形の半導体チップＣの周辺領域に、外部との入出力端子であるパッド電極（ボンディングパッド、外部接続端子）ＰＤを複数有する。複数のパッド電極ＰＤは、ＣＰＵ１、ＲＡＭ２、アナログ回路３およびフラッシュメモリ４が形成された回路形成領域を取り囲む周辺領域にリング状に配置されている。なお、本実施の形態では、１つの半導体チップが複数のパッド電極ＰＤを有していることを１つの例として説明しているが、パッド電極ＰＤが１つしか形成されていない半導体チップであってもよい。
【００１８】
ＣＰＵ（回路）１は、中央演算処理部とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものであり、処理の高速性が要求される。したがって、ＣＰＵ１を構成しているＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）には、半導体チップＣに形成されている素子の中で、相対的に高速動作および低消費電力が必要とされる。すなわちＣＰＵ１は、主に低耐圧ＭＩＳＦＥＴで形成される。ＣＰＵ１は、複数のＭＩＳＦＥＴで構成されたロジック回路を複数含んでいる。
【００１９】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ここでは、スタティック回路を用いたＳＲＡＭ（Static RAM）が用いられており、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。ＲＡＭ２を構成しているＭＩＳＦＥＴは、低耐圧ＭＩＳＦＥＴで形成される。
【００２０】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。これらアナログ回路３は、高耐圧ＭＩＳＦＥＴが含まれていれる。
【００２１】
フラッシュメモリ（メモリ回路）４は、電気的に、書き込み動作および消去動作が可能な不揮発性メモリである。このフラッシュメモリ４のメモリセルは、ゲート電極と、電荷蓄積部と、ソース領域およびドレイン領域と、を有する。メモリセルの書き込み動作または消去動作において、高電圧が使用されるため、フラッシュメモリ４は、昇圧回路を有しており、昇圧回路は、高耐圧ＭＩＳＦＥＴで形成される。
【００２２】
図２に示す半導体チップＣは、半導体ウエハＷＦと呼ばれる半導体基板ＳＢに作り込まれる（図３、図８参照）。つまり、半導体ウエハＷＦには、複数の半導体チップＣが、行列状に配置されている。そして、半導体ウエハＷＦに形成された半導体チップＣの各々には、図１に示すウエハテスト工程（Ｓ２）が複数回実施される。ウエハテスト工程（Ｓ２）は、例えば、半導体チップＣに形成された回路の電気的特性を検査する工程であり、半導体チップＣを含む半導体ウエハＷＦに対して実施される。ウエハテスト工程（Ｓ２）には、「高温テスト」、「常温テスト」、「低温テスト」、「バーンイン後の常温テスト」、「メモリテスト」、「ロジックテスト」および「コンタクトチェック」等の多種多様のテストが含まれる。例えば、「高温テスト」は、半導体ウエハＷＦを、例えば、９０℃以上１３０℃以下の温度に保持した状態で実行される。
【００２３】
図３は、本実施の形態のウエハテスト工程における半導体チップの要部断面図である。図４は、図３の要部拡大断面図である。
【００２４】
図３に示すように、ウエハテスト工程（Ｓ２）は、半導体チップＣのパッド電極ＰＤにプローブ針ＰＢを接触させて実施する。ここでは、１つのパッド電極ＰＤと、それに当接された１本のプローブ針ＰＢを示しているが、ウエハテスト工程では、他の複数のパッド電極ＰＤに対しても同様にプローブ針ＰＢが当接される。つまり、複数のパッド電極ＰＤに対して、同時にプローブ針ＰＢが当接される。つまり、プローブ針ＰＢの先端部ＰＢｔは、パッド電極ＰＤの主面ＰＤａに接触している。パッド電極ＰＤは、例えば、アルミニウム（Ａｌ）を主成分とする導体膜で構成されているが、アルミニウム中に微量のシリコン（Ｓｉ）または銅（Ｃｕ）等を含有させても良い。例えば、パッド電極ＰＤの膜厚は、１．０〜２．０μｍである。パッド電極ＰＤは、半導体基板ＳＢ上に形成された絶縁膜ＩＦ１の上に配置されている。
【００２５】
図３に示すように、パッド電極ＰＤは、パッド電極ＰＤおよび絶縁膜ＩＦ１上に形成された絶縁膜ＩＦ２で覆われている。ただし、絶縁膜ＩＦ２は、開口ＯＰを有しており、パッド電極ＰＤの主面ＰＤａは、開口ＯＰによって、絶縁膜ＩＦ２から露出している。言い換えると、パッド電極ＰＤの側壁（周面）ＰＤｓおよびパッド電極ＰＤの主面ＰＤａの周辺領域は、絶縁膜ＩＦ２で覆われている。開口ＯＰの平面形状は、例えば、正方形であるが、その角部が円弧状または直線状に加工された略正方形も含まれる。また、開口ＯＰの平面形状は、必ずしも正方形である必要はなく、長方形または略長方形であっても良い。以下の説明で、パッド電極ＰＤとは、開口ＯＰから露出した領域のパッド電極ＰＤを意味する。例えば、正方形の開口ＯＰの一辺の長さは、５０〜６５μｍである。ちなみに、本実施の形態では、６５μｍとしている。
【００２６】
また、プローブ針ＰＢは、パッド電極ＰＤの主面ＰＤａに対して垂直な方向から、所望の加重でパッド電極ＰＤに押圧される。ここで、垂直とは、パッド電極ＰＤの主面ＰＤａに垂直な方向から±５°の範囲内を含む。つまり、本実施の形態では、「垂直プローブカード」が対象となり、「カンチレバープローブカード」は、対象とならない。
【００２７】
図４は、図３の領域ＡＲ１における要部拡大断面図であり、併せて、プローブ痕ＰＭの平面図も示している。つまり、パッド電極ＰＤの主面ＰＤａには、プローブ針ＰＢから受ける加重により、プローブ痕ＰＭが形成される。ここでは、プローブ針ＰＢの断面が円形であるため、プローブ痕ＰＭは、円形の凹部ＣＣとリング形状（環状）の凸部ＣＶとを有する。図示していないが、パッド電極ＰＤの主面ＰＤａには、自然酸化膜（アルミニウム酸化膜）が形成されているが、ウエハテスト工程（Ｓ２）において、プローブ痕ＰＭの凹部ＣＣでは、自然酸化膜は破壊される。図４に示すように、凹部ＣＣの底部は、パッド電極ＰＤの主面ＰＤａの高さＨ０よりも低い高さＨ１を有し、凸部ＣＶの頂部は、高さＨ０よりも高い高さＨ２を有する。ここで、高さＨ０、Ｈ１およびＨ２は、例えば、図３に示す半導体基板ＳＢの主面ＳＢａまたは裏面ＳＢｂを基準とする。ここで、凹部ＣＣの深さ、つまり、高さＨ０と高さＨ１との差は、０．５〜０．６μｍである。また、凹部ＣＣは、半径ｒ１（例えば、３．０μｍ≦ｒ１≦３．５μｍ）の円形を有する。凸部ＣＶは、リング形状を有し、凹部ＣＣを囲むように位置する。凸部ＣＶの外側の半径ｒ２（例えば、４．０μｍ≦ｒ２≦５μｍ）は、凹部ＣＣの半径ｒ１より大きい。また、プローブ痕ＰＭのＸ方向のサイズＰＭｘおよびＹ方向のサイズＰＭｙは等しいので、ＰＭｙ／ＰＭｘ＝１となる。仮に、プローブ痕ＰＭのＸ方向のサイズＰＭｘよりＹ方向のサイズＰＭｙが大きいとした場合、「カンチレバープローブカード」では、ＰＭｙ／ＰＭｘ＞１．５となるが、「垂直プローブカード」では、１．５＞ＰＭｙ／ＰＭｘ＞１．０となる。つまり、「垂直プローブカード」では、プローブ痕ＰＭのＸ方向のサイズＰＭｘおよびＹ方向のサイズＰＭｙは、ほぼ等しい。なお、プローブ針ＰＢの断面は、円形に限らず、正方形または長方形であっても良い。その場合、プローブ痕ＰＭも正方形または長方形となるが、上記のＸ方向とＹ方向の関係（１．５＞ＰＭｙ／ＰＭｘ＞１．０）は同様である。
【００２８】
＜検討例とその課題＞
次に、図５および図６を用いて、検討例とその課題を説明する。図５は、検討例である半導体チップの要部平面図である。図６は、図５のＸ１−Ｘ１線に沿う断面図である。図５および図６は、図１のプロセスフロー図において、複数回のウエハテスト工程（Ｓ２）、ワイヤボンディング工程（Ｓ５）および樹脂封止工程（Ｓ６）を実施した後に高温保存試験を実施したパッド電極ＰＤの様子を示している。高温保存試験は、例えば、２００℃、４７０時間とした。
【００２９】
図５に示す検討例では、複数のプローブ痕ＰＭが、パッド電極ＰＤの中心ＰＤｃ付近に密集して形成されている。そして、隣接するプローブ痕ＰＭの凹部ＣＣは、互いに重なり合っている。また、図５では、ワイヤＷのボール部Ｗｂの外形と、ボール部Ｗｂとパッド電極ＰＤの接合部（接続部）Ｗｃの外形を示している。因みに、ワイヤＷの径は、２３μｍ、ボール部Ｗｂの径は、５０μｍである。複数のプローブ痕ＰＭは、すべて、接合部（接続部）Ｗｃの内側に配置されている。言い換えると、全てのプローブ痕ＰＭは、ボール部Ｗｂ（より正確には、接合部Ｗｃ）で覆われている。本願発明者は、接合部Ｗｃにプローブ痕ＰＢが密集している領域が存在すると、ワイヤＷの接合部Ｗｃがパッド電極ＰＤから剥離するという現象を確認した。
【００３０】
先ず、ワイヤＷは、銅（Ｃｕ）を主成分とする銅ワイヤである。そして、図６に示すように、パッド電極ＰＤとワイヤＷのボール部Ｗｂとの接合部Ｗｃには、合金層ＣｕＡｌ２、合金層Ｃｕ９Ａｌ４、および、合金層ＣｕＡｌが形成されている。合金層ＣｕＡｌ２は、比較的低温で成長が早く、合金層Ｃｕ９Ａｌ４は、比較的高温で成長が早いという特徴を有し、合金層ＣｕＡｌ２と合金層Ｃｕ９Ａｌ４との界面には、合金層ＣｕＡｌが成長している。本願発明者は、ワイヤボンディング工程（Ｓ５）の後に実施する樹脂封止工程（Ｓ６）および高温保存試験により、パッド電極ＰＤが、長時間、高温雰囲気に保持されると、プローブ痕ＰＭに対応する領域に、シリコンリッチの合金層Ｃｕ９Ａｌ４の成長が進行する。そして、この合金層Ｃｕ９Ａｌ４が体積膨張し、それに伴う剥離応力ＰＳがボール部Ｗｂの周辺に及び、ボール部Ｗｂがパッド電極ＰＤから剥離すると考えている。
【００３１】
ワイヤボンディング工程（Ｓ５）では、超音波振動を併用した熱圧着ボンディング法が用いられるため、パッド電極ＰＤの主面ＰＤａに形成された自然酸化膜（アルミニウム酸化膜）は、ボール部Ｗｂに印加される超音波振動により破壊され、その自然酸化膜が破壊された部分に合金層ＣｕＡｌ２が形成される。しかしながら、ウエハテスト工程（Ｓ２）において、プローブ針ＰＢによって、パッド電極ＰＤの主面ＰＤａに形成された自然酸化膜が破壊されていると、その部分では合金層ＣｕＡｌ２が、より成長しやすい。つまり、図６に示すように、プローブ痕ＰＭ（特に、凹部ＣＣ）が密集し、かつ、重なって形成された領域（言い換えると、パッド電極ＰＤの中心ＰＤｃ付近）では、その周囲に比べて、合金層ＣｕＡｌ２が厚く形成される。つまり、隣接するプローブ痕ＰＭの凹部ＣＣが重なっている場合には、広く、かつ、厚い合金層ＣｕＡｌ２が形成される。パッド電極ＰＤが高温になると、合金層ＣｕＡｌ２とワイヤＷの銅（Ｃｕ）との反応が進行し、アルミニウム（Ａｌ）に対して銅（Ｃｕ）の比率が高い「銅リッチの合金Ｃｕ９Ａｌ４」が形成される。つまり、合金層Ｃｕ９Ａｌ４も、プローブ痕ＰＭが密集し、かつ、重なって配置された領域において、広く、かつ、厚く形成されている。
【００３２】
従って、図５に示すように、複数のプローブ痕ＰＭが密集して配置され、隣接するプローブ痕ＰＭの凹部ＣＣが重なっている場合には、銅リッチな合金層Ｃｕ９Ａｌ４が、広く、かつ、厚く形成されるため、その体積膨張によって、ワイヤＷのボール部Ｗｂが、パッド電極ＰＤから剥離することとなる。本実施の形態は、このような課題を解決する手法を提供するものである。
【００３３】
つまり、本実施の形態では、パッド電極ＰＤに多数のプローブ痕ＰＭが形成される場合において、プローブ痕ＰＭの凹部ＣＣが重ならないように、すなわち、隣接するプローブ痕ＰＭの凹部ＣＣが、互いに離間するように、プローブ針ＰＢをパッド電極ＰＤに当接することにより、ワイヤＷのボール部Ｗｂが、パッド電極ＰＤから剥離するのを防止する。
【００３４】
＜半導体装置の製造方法＞
前述の図１〜図４に加え、図７〜図１７を用いて、本実施の形態の半導体装置の製造方法を説明する。図７は、本実施の形態のウエハテスト工程で用いるウエハテスト装置の断面図である。図８は、本実施の形態のウエハテスト工程における半導体ウエハの平面図である。図９は、本実施の形態のウエハテスト工程を説明する半導体ウエハの断面図である。図１０は、本実施の形態のウエハテスト工程を説明するパッド電極の平面図である。図１１は、本実施の形態のパッド電極の平面図である。図１２は、図１１のＸ２−Ｘ２線に沿う要部断面図である。図１３は、本実施の形態のダイシング工程を説明する斜視図である。図１４は、本実施の形態のダイボンディング工程を説明する断面図である。図１５は、本実施の形態のワイヤボンディング工程を説明する断面図である。図１６は、本実施の形態の樹脂封止工程を説明する断面図である。図１７は、本実施の形態の半導体装置の断面図である。
【００３５】
先ず、図１に示すウエハ準備工程（Ｓ１）を実施する。図８に示す半導体ウエハＷＦを準備する。半導体ウエハＷＦには、複数の半導体チップＣ１１〜Ｃ７３が、行列状に配置されている。複数の半導体チップＣ１１〜Ｃ７３の各々の構成は、図２で説明したとおりである。
【００３６】
次に、図１に示すウエハテスト工程（Ｓ２）を実施する。まず、図７を用いてウエハテスト装置の一例を説明する。プローバ６は、プローバ基体７、ＸＹＺ駆動テーブル８、ウエハ吸着台９、プローブ針ＰＢが取り付けられたプローブカード１１、および、テストヘッド１４を有する。プローバ基体７上のＸＹＺ駆動テーブル８上には、ウエハ吸着台９が設置されている。そして、ウエハ吸着台９上には、半導体ウエハＷＦが搭載されている。ウエハ吸着台９は、加熱機構および吸着機構を有しており、ウエハテスト工程（Ｓ２）では、半導体ウエハＷＦは、ウエハ吸着台９に真空吸着されており、加熱機構により、所望の温度に設定されている。プローバ基体７上に設けられた支柱１０上にプローブカード支持部１２が設けられており、プローブカード支持部１２が、多数のプローブ針ＰＢを有するプローブカード１１を保持している。プローブカード１１の上方には、テストヘッド１４が設けられており、プローブカード１１とテストヘッド１４との間は、ポゴピン１３により電気的および機械的に接続されている。つまり、プローブ針ＰＢとテストヘッド１４との間は、電気的に接続されている。また、テストヘッド１４は、テスタ５との間で電気信号の送受信をすることが出来る。
【００３７】
また、ＸＹＺ駆動テーブル８がＺ方向に上昇することにより、半導体ウエハＷＦにプローブ針ＰＢが、当接される。図３を用いて説明したように、プローブ針ＰＢは、パッド電極ＰＤの主面ＰＤａに対して垂直な方向から、パッド電極ＰＤに当接される。
【００３８】
図８に示すように、半導体ウエハＷＦには、複数の半導体チップＣ１１〜Ｃ７３が行列状に配置されている。なお、複数の半導体チップＣ１１〜Ｃ７３は、個々に分割されていないので、半導体ウエハＷＦの状態では、半導体チップＣ１１〜Ｃ７３の各々は、チップ形成領域と呼ぶ場合もある。ウエハテスト工程（Ｓ２）では、テスト時間短縮の為に、１度に４つの隣接する半導体チップをテストする。なお、同時にテストする半導体チップは、４つに限定されるものではない。検査対象領域ＣＡ１〜ＣＡ４は、それぞれ、同時にテストされる半導体チップを示しており、図８に示すように、例えば、検査対象領域ＣＡ１、ＣＡ２、ＣＡ３およびＣＡ４の順に、半導体ウエハＷＦに対して、図７に示すプローブ針ＰＢ（または、プローブカード１１）を相対的に移動させながら、半導体チップをテストする。検査対象領域ＣＡ１には、半導体チップＣ３１、Ｃ３２、Ｃ４１およびＣ４２が含まれ、検査対象領域ＣＡ２には、半導体チップＣ３３、Ｃ３４、Ｃ４３およびＣ４４が含まれ、検査対象領域ＣＡ３には、半導体チップＣ３５、Ｃ３６、Ｃ４５およびＣ４６が含まれ、検査対象領域ＣＡ４には、半導体チップＣ３６、Ｃ３７、Ｃ４６およびＣ４７が含まれる。
【００３９】
ここで、検査対象領域ＣＡ３およびＣＡ４に、半導体チップＣ３６およびＣ４６が重複して含まれる理由を説明する。図９に示すように、半導体ウエハＷＦは、複数の半導体チップＣ３１〜Ｃ３７が形成されたチップ形成領域ＣＦＡと、チップ形成領域ＣＦＡを取り囲む周辺領域ＰＡと、を有している。半導体ウエハＷＦの断面を巨視的にみると、半導体ウエハＷＦのうちのチップ形成領域ＣＦＡに対応する部分は、平坦な主面（表面）ＷＦａを有している。一方、半導体ウエハＷＦのうちの周辺領域ＰＡに対応する部分の主面（表面）は、チップ形成領域ＣＦＡに対応する部分の主面（表面）ＷＦａに対して角度θだけ傾斜している。すなわち、半導体ウエハＷＦのうちの周辺領域ＰＡに対応する部分は、傾斜部ＷＦｂを有している。つまり、半導体ウエハＷＦの厚さは、チップ形成領域ＣＦＡに比べ、周辺領域ＰＡで薄く、かつ、周辺領域ＰＡにおいては、チップ形成領域ＣＦＡの側よりも端部ＷＦｔで薄くなっている。換言すれば、断面視において、半導体ウエハＷＦのうちの周辺領域ＰＡに対応する部分の厚さは、半導体ウエハＷＦのうちの複数のチップ形成領域ＣＦＡに対応する部分の厚さよりも薄い。
【００４０】
ここで、半導体チップＣ３６は、検査対象領域ＣＡ３でテスト済みなので、検査対象領域ＣＡ４では、半導体チップＣ３６にプローブ針ＰＢを当接させることなく、半導体チップＣ３７と半導体ウエハＷＦの周辺領域ＰＡとに当接させる場合を考える。プローブ針ＰＢを、周辺領域ＰＡの傾斜部ＷＦｂに当接すると、プローブ針ＰＢが曲がってしまい、次のテストの前にプローブ針ＰＢの補修作業が必要となり、製造時間および製造コストが増大することが判明した。本実施の形態では、前記補修作業を省略する為に、前述のとおり、検査対象領域ＣＡ４で、半導体チップＣ３６およびＣ４６に、再度、プローブ針ＰＢを当接している。
【００４１】
図１０に示すように、検査対象領域ＣＡ３およびＣＡ４のテストを実施することで、半導体チップＣ３６のパッド電極ＰＤには、２つのプローブ痕ＰＭ（ＣＡ３）およびＰＭ（ＣＡ４）が形成される。ここで、２つのプローブ痕ＰＭ（ＣＡ３）およびＰＭ（ＣＡ４）は、重なることなく、互いに離間していることが肝要である。少なくとも、プローブ痕ＰＭ（ＣＡ３）の凹部ＣＣとプローブ痕ＰＭ（ＣＡ４）の凹部ＣＣとは、重なることなく、互いに離間していることが肝要である。なお、図１０では、参考のために、ワイヤＷのボール部Ｗｂおよび接合部Ｗｃを示している。２つのプローブ痕ＰＭ（ＣＡ３）およびＰＭ（ＣＡ４）は、接合部Ｗｃの内側に形成される。
【００４２】
検査対象領域ＣＡ１〜ＣＡ４に含まれる半導体チップＣ３１〜Ｃ３７およびＣ４１〜Ｃ４７のテスト方法と同様に、他の半導体チップＣ１１〜Ｃ１３、Ｃ２１〜Ｃ２５、Ｃ５１〜Ｃ５７、Ｃ６１〜Ｃ６５およびＣ７１〜Ｃ７３のテストも実施する。図示していないが、前述の半導体チップＣ３６およびＣ４６と同様に、複数の半導体チップにおいて、パッド電極ＰＤに複数のプローブ痕ＰＭが形成されることが容易に推測できる。
【００４３】
つまり、１つのウエハテスト工程（Ｓ２）を実施することで、多数の半導体チップにおいて、そのパッド電極ＰＤに複数のプローブ痕ＰＭが形成される。また、図１に示すように、本実施の形態の半導体装置では、ウエハテスト工程（Ｓ２）を複数回繰り返すことにより、多種多様のテストを実施している。そのため、半導体チップのパッド電極ＰＤには、多数（例えば、１０個以上）のプローブ痕ＰＭが形成されることとなる。
【００４４】
図１１では、接合部Ｗｃの内部に１２個のプローブ痕ＰＭが配置された例を示している。図１１に示すように、隣接するプローブ痕ＰＭは、離間距離ａを持って均等に配置されている。隣接するプローブ痕ＰＭの凹部ＣＣ同士も互いに離間している。接合部Ｗｃの内部に多数のプローブ痕ＰＭを配置するためには、離間距離ａを極力小さくする必要があり、離間距離ａ≦プローブ痕ＰＭの直径（２×ｒ２）、または、離間距離ａ≦プローブ痕ＰＭの半径（ｒ２）となっている。つまり、本実施の形態は、接合部Ｗｃ内において、隣接するプローブ痕ＰＭの離間距離ａが、プローブ痕ＰＭの直径（２×ｒ２）以下、または、プローブ痕ＰＭの半径（ｒ２）以下となるプローブ痕ＰＭの配置に関する。
【００４５】
また、ワイヤＷの接合部Ｗｃの直径が４２．５μｍ、プローブ痕ＰＭの直径が９μｍの場合、接合部Ｗｃ内におけるプローブ痕ＰＭの占有率ＯＣ（＝接合部Ｗｃ内に位置するプローブ痕ＰＭの面積の総和／接合部Ｗｃの面積）は、およそ５３％となる。本実施の形態は、接合部Ｗｃ内におけるプローブ痕ＰＭの占有率ＯＣが５０％を超える場合のプローブ痕ＰＭの配置に関する。
【００４６】
つまり、本実施の形態は、接合部Ｗｃの内部に多数（例えば、１０個以上）のプローブ痕ＰＭが配置される場合の、プローブ痕ＰＭの配置に関するものであり、プローブ痕ＰＭの占有率ＯＣ≦５０％の場合、または、隣接するプローブ痕ＰＭの離間距離ａ＞プローブ痕ＰＭの直径（２×ｒ２）である場合は、本実施の形態の対象外である。なぜなら、プローブ痕ＰＭの占有率ＯＣが小さく、隣接するプローブ痕ＰＭが十分に離間して配置されている場合には、前述の課題が発生しないからである。
【００４７】
図１２は、図１１のＸ２−Ｘ２線に沿う要部断面図を示している。図１２も、図６と同様に、ワイヤボンディング工程（Ｓ５）および樹脂封止工程（Ｓ６）を実施した後に高温保存試験を実施したパッド電極ＰＤの様子を示している。図１１に示すように、接合部Ｗｃの内部における多数のプローブ痕ＰＭを配置する際に、隣接する２つのプローブ痕ＰＭの凹部ＣＣが互いに離間するように配置したため、図１２に示すように、銅リッチの合金層Ｃｕ９Ａｌ４は、分散して、パッド電極ＰＤ内に形成されている。これは、合金層Ｃｕ９Ａｌ４の形成位置が、プローブ痕ＰＭの凹部ＣＣに対応しているからである。隣接するプローブ痕ＰＭ（正確には、凹部ＣＣ）が、互いに離間しているため、プローブ痕ＰＭが重なって配置された場合とは異なり、広く、かつ、厚い合金層Ｃｕ９Ａｌ４の形成を防止することができる。そのため、ワイヤＷのボール部Ｗｂが、パッド電極ＰＤから剥離するという不良を防止することができる。
【００４８】
次に、図１に示すウエハダイシング工程（Ｓ３）を実施する。図１３に示すように、ダイシングブレードＤＢを用いて、半導体ウエハＷＦを複数の半導体チップＣに分割する。
【００４９】
次に、図１に示すダイボンディング工程（Ｓ４）を実施する。図１４に示すように、個片化された半導体チップＣを、リードフレームＬＦのダイパッド１６上に接着層１７を介して接着する。このダイボンディング工程（Ｓ４）では、例えば、１７５℃、１時間程度の熱負荷がパッド電極ＰＤにかかる。なお、本実施の形態のリードフレームＬＦは、例えば銅を主成分とする材料から成る。また、半導体チップＣを搭載するための基材については、リードフレームに限らず、配線基板（プリント配線基板）であっても良い。
【００５０】
次に、図１に示すワイヤボンディング工程（Ｓ５）を実施する。図１５に示すように、半導体チップＣの主面上に形成されたパッド電極ＰＤを、ワイヤＷを介してリード１５と電気的に接続する。具体的には、リード１５の表面に形成されたメッキ層１５ｂにワイヤＷの一部を接続する。なお、本実施の形態のワイヤＷは、例えば、銅（Ｃｕ）を主成分とするワイヤであり、熱圧着と超音波振動を併用したボールボンディング（ネイルヘッドボンディングとも言う）法を用いてワイヤＷをパッド電極ＰＤに接続する。つまり、図１２に示すように、ワイヤＷは、その先端にボール部Ｗｂを有し、このボール部Ｗｂとパッド電極ＰＤとの界面に合金層を含む接合部Ｗｃを形成することで、パッド電極ＰＤに接続される。ここで、図１１に示すように、接合部Ｗｃは、パッド電極ＰＤに形成された多数のプローブ痕ＰＭの全体を覆うように形成する。このワイヤボンディング工程（Ｓ５）では、例えば、２４０℃、２〜５分程度の熱負荷がパッド電極ＰＤにかかる。
【００５１】
次に、図１に示す樹脂封止工程（Ｓ６）を実施する。図１６に示すように、金型１９の上型１９ａと下型１９ｂとの合せ面に形成されたキャビティ１９ｃ内に、半導体チップＣおよびリードフレームＬＦを設置し、キャビティ１９ｃ内に封止樹脂（樹脂）２０を充填し、図１７に示す封止体１８を形成する。ここで、封止樹脂２０は、例えば、硫黄（Ｓ）を含有するエポキシ樹脂からなる。そのため、銅から成るリードフレームＬＦと封止樹脂２０との密着性を向上することができるものの、ワイヤＷとパッド電極ＰＤとの接合部に形成された合金層ＣｕＡｌにダメージを与える恐れがある。しかしながら、本実施の形態では、前述のように、互いに隣り合う２つのプローブ痕ＰＭのそれぞれの凹部ＣＣ同士が、互いに重ならないようにウエハテスト工程を行っている。そのため、ワイヤＷのパッド電極ＰＤに対する接合強度は、検討例に示すウエハテスト工程を行った場合に比べて向上しているため、たとえ合金層ＣｕＡｌにダメージが加わったとしても、パッド電極ＰＤからワイヤＷのボール部Ｗｂが剥離するという不良を抑制できる。なお、封止樹脂２０として、硫黄（Ｓ）を含有しないエポキシ樹脂を用いることも出来る。樹脂封止工程（Ｓ６）では、例えば、１８０℃程度の熱負荷がパッド電極ＰＤにかかる。
【００５２】
次に、図１に示すプロセスフローを経て形成された半導体装置ＳＤの構成を説明する。図１７は、例えば、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）型半導体装置の断面図である。
【００５３】
図１７において、２点鎖線は、半導体装置ＳＤが実装される実装基板の実装面を表している。半導体装置ＳＤは、半導体チップＣ、複数のワイヤＷ、複数本のリード１５および封止体１８を有する。
【００５４】
半導体チップＣは、例えば、シリコン（Ｓｉ）からなる半導体基板で構成され、複数の半導体素子、複数の配線、複数のパッド電極ＰＤ（端子、外部電極、外部引出電極、電極パッド）を有する。
【００５５】
複数の半導体素子は、複数の配線により接続されて、前述のＣＰＵ１、ＲＡＭ２、アナログ回路３およびフラッシュメモリ４等の回路ブロックを構成し、回路ブロックは、配線を介してパッド電極ＰＤに電気的に接続されている。そして、パッド電極ＰＤは、ワイヤＷを介して、リード１５と電気的に接続されている。パッド電極ＰＤは、銅（Ｃｕ）を主成分とするワイヤ（ボンディングワイヤ）Ｗにより、例えば、銅（Ｃｕ）を主成分とするリード１５に接続されている。具体的には、リード１５の表面のうち、ワイヤＷが接続される部分（領域）には、銀（Ａｇ）メッキ層からなるメッキ層１５ｂが形成されており、このメッキ層１５ｂを介して、ワイヤＷはリード１５と電気的に接続されている。また、図６に示すように、ワイヤＷは、ボール部Ｗｂを有し、ボール部Ｗｂの一部である接合部Ｗｃで、パッド電極ＰＤと接続されている。
【００５６】
ここで、銅（Ｃｕ）を主成分とするリードまたはワイヤとは、微量の金属添加物（１％以下）を含有する銅合金を含む。ここで、金属添加物としては、例えば、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ランタノイド系金属、アクチノイド系金属など一種または複数種の金属が挙げられる。なお、使用するワイヤは、例えば、銅（Ｃｕ）から成るワイヤの表面が、この銅とは異なる金属（例：パラジウム）で被覆されたものであっても良い。
【００５７】
例えば、エポキシ樹脂から成る封止体１８は、半導体チップＣ、ワイヤＷ、複数のリード１５、ダイパッド（チップ搭載部）１６、および、接着層１７を覆っている。半導体チップＣは、接着層１７によりダイパッド１６に接着されている。
【００５８】
複数のリード１５は、封止体１８の内部に位置するインナーリード部ＩＬと、このインナーリード部１Ｌと繋がり、かつ、封止体１８の外部に位置するアウターリード部ＯＬとから成る。図１７には図示していないが、複数のリード１５のインナーリード部ＩＬは、半導体チップＣの周囲に配置され、封止体１８の側面から半導体チップＣに向かって延在している。また、アウターリード部ＯＬの主面および裏面は、半田材からなるメッキ層１５ａで覆われている。
【００５９】
また、アウターリード部ＯＬは、ガルウイング形状を有し、インナーリード部ＩＬから連続して、直線的に、封止体１８の外部に突出する突出部と、突出部から実装面に向かって延びる屈曲部と、実装面に対してほぼ平行に屈曲部から延在し、実装半田を介して実装基板に接続される接続部とを有している。
【００６０】
本実施の形態は、以下の特徴を有する。
【００６１】
本実施の形態の半導体装置の製造方法は、半導体ウエハＷＦに対して複数回のウエハテストを実施して、複数のパッド電極ＰＤの各々に複数のプローブ痕ＰＭを形成する工程と、複数のプローブ痕ＰＭを、ワイヤＷのボール部Ｗｂで覆うように、ワイヤＷのボール部Ｗｂをパッド電極ＰＤに接続する工程とを有する。そして、複数のプローブ痕ＰＭの各々は、断面視において、パッド電極ＰＤの主面ＰＤａよりも突出した凸部ＣＶと、主面ＰＤａよりも窪んだ凹部ＣＣと、を有し、ワイヤＷのボール部Ｗｂとパッド電極ＰＤとの接合部Ｗｃにおいて、複数のプローブ痕ＰＭの凹部ＣＣは、互いに離間している。
【００６２】
ワイヤＷのボール部Ｗｂとパッド電極ＰＤとの接合部Ｗｃにおいて、複数のプローブ痕ＰＭの凹部ＣＣを、互いに離間させたことによって、ワイヤボンディング工程（Ｓ５）後に、パッド電極ＰＤが高温になることで成長する銅（Ｃｕ）リッチの合金層Ｃｕ９Ａｌ４を分散させることが出来る。つまり、合金層Ｃｕ９Ａｌ４が、広範囲に厚く形成されるのを防止することができる。そして、ワイヤＷのボール部Ｗｂが、パッド電極ＰＤから剥離するという不良を防止することができる。これは、合金層Ｃｕ９Ａｌ４が、プローブ痕ＰＭに対応する位置に形成されるためである。
【００６３】
また、パッド電極ＰＤに、プローブ針ＰＢの当接領域とワイヤＷの接続領域とを独立に設けることなく、プローブ痕ＰＭが形成された領域に、ワイヤＷのボール部Ｗｂを接続する構成としたことにより、パッド電極ＰＤおよび半導体チップＣの小型化が可能となる。
【００６４】
平面視において、ワイヤＷのボール部Ｗｂとパッド電極ＰＤとの接合部Ｗｃ内に、隣接する２つのプローブ痕ＰＭを、プローブ痕ＰＭの直径以下の離間距離で配置することが出来るため、接合部Ｗｃ内に多数のプローブ痕ＰＭを配置することが出来る。従って、多種、多様のウエハテストを実施でき、高機能の半導体装置の製造が可能となる。
【００６５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。以下に、複数の変形例を示すが、それぞれの変形例を適宜組み合わせて実施することも可能である。
【００６６】
＜変形例１＞
変形例１は、上記実施の形態の図１０に対する変形例である。図１０では、隣接するプローブ痕ＰＭは、互いに離間しており、隣接するプローブ痕ＰＭの凸部ＣＶ同士および凹部ＣＣ同士も、互いに離間している。変形例１では、図１８に示すように、隣接するプローブ痕ＰＭの凸部ＣＶ同士が接触している。つまり、隣接するプローブ痕ＰＭの凹部同士が離間していれば良く、隣接するプローブ痕ＰＭの凸部ＣＶ同士を接触させても良い。また、同様に、上記実施の形態の図１１に示すプローブ痕ＰＭを、この変形例１と同様に配置することも出来る。
【００６７】
＜変形例２＞
変形例２は、上記実施の形態の図１０に対する変形例である。変形例２では、図１９に示すように、隣接するプローブ痕ＰＭの凸部ＣＶ同士が一部重なっており、隣接するプローブ痕ＰＭの凹部ＣＣ同士は、離間している。つまり、隣接するプローブ痕ＰＭの凹部ＣＣ同士が離間していれば良く、隣接するプローブ痕ＰＭの凸部ＣＶ同士を重ねても良い。また、同様に、上記実施の形態の図１１に示すプローブ痕ＰＭを、この変形例２と同様に配置することも出来る。
【００６８】
＜変形例３＞
変形例３は、上記実施の形態の図１１に対する変形例である。図１１では、パッド電極ＰＤに形成された全てのプローブ痕ＰＭは、平面視において、ワイヤＷとパッド電極ＰＤとの接合部Ｗｃの内部に位置している。変形例３では、図２０に示すように、全てのプローブ痕ＰＭは、必ずしも、接合部Ｗｃの内部に位置していない。つまり、接合部Ｗｃの内部に位置するプローブ痕ＰＭと、接合部Ｗｃの内部と外部とに跨るプローブ痕ＰＭと、が混在している。
【００６９】
上記実施の形態では、接合部Ｗｃに位置する多数のプローブ痕ＰＭの配置が重要である。つまり、接合部Ｗｃに位置する多数のプローブ痕ＰＭのうち、隣接するプローブ痕ＰＭの凹部ＣＣ同士を離間することが肝要である。従って、この条件を満たせば、プローブ痕ＰＭは、接合部Ｗｃの内部と外部とに跨るように配置することも出来る。
【００７０】
変形例３では、接合部Ｗｃと重なるプローブ痕ＰＭの数を増加することができる。また、隣接するプローブ痕ＰＭの離間距離ｂを、上記実施の形態の離間距離ａよりも拡大することができる。
【００７１】
＜変形例４＞
変形例４は、変形例３の更なる変形例である。変形例４では、図２１に示すように、接合部Ｗｃの外部（外側）に、その全体が位置するプローブ痕ＰＭを設けている。図２１に示すように、その全体が接合部Ｗｃの外部に位置する場合、隣接するプローブ痕ＰＭの凹部ＣＣ同士を重ねて配置することも可能となる。なぜなら、その全体が接合部Ｗｃの外部に位置する場合、凹部ＣＣに合金層Ｃｕ９ＡＬ４が形成されない為である。
【００７２】
変形例４では、変形例３に比べ、さらに、プローブ痕ＰＭの数を増加することが出来る。
【符号の説明】
【００７３】
ＡＲ１  領域
Ｃ、Ｃ１１、Ｃ１２・・・Ｃ７３  半導体チップ
ＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４  検査対象領域
ＣＣ  凹部
ＣＦＡ  チップ形成領域
ＣｕＡｌ、ＣｕＡｌ２、Ｃｕ９ＡＬ４  合金層
ＣＶ  凸部
ＤＢ  ダイシングブレード
ＩＦ１、ＩＦ２  絶縁膜
ＩＬ  インナーリード部
ＬＦ  リードフレーム
ＯＬ  アウターリード部
ＯＰ  開口
ＰＡ  周辺領域
ＰＢ  プローブ針
ＰＢｔ  先端部
ＰＤ  パッド電極（ボンディングパッド、外部接続端子）
ＰＤａ  主面
ＰＤｃ  中心
ＰＭ  プローブ痕
ＰＭｃ  中心
ＰＳ  剥離応力
ＳＢ  半導体基板
ＳＢａ  主面
ＳＢｂ  裏面
ＳＤ  半導体装置
Ｗ  ワイヤ（ボンディングワイヤ）
Ｗｂ  ボール部
Ｗｃ  接合部（接続部）
ＷＦ  半導体ウエハ
ＷＦａ  主面
ＷＦｂ  傾斜部
ＷＦｔ  端部
１  ＣＰＵ（回路）
２  ＲＡＭ（回路）
３  アナログ回路
４  フラッシュメモリ（メモリ回路）
５  テスタ
６  プローバ
７  プローバ基体
８  ＸＹＺ駆動テーブル
９  ウエハ吸着台
１０  支柱
１１  プローブカード
１２  プローブカード支持部
１３  ポゴピン
１４  テストヘッド
１５  リード
１５ａ  メッキ層
１５ｂ  メッキ層
１６  ダイパッド（チップ搭載部）
１７  接着層
１８  封止体
１９  金型
１９ａ  上型
１９ｂ  下型
１９ｃ  キャビティ
２０  封止樹脂
【図１】
2019057664.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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