(57)【要約】【課題】安定した整流動作を可能とする半導体装置を提供すること。【解決手段】主面上に、外部から交流電力を入力する入力部、外部に形成されたグラウンドと接続するグラウンド接続部、整流後の直流電力を外部に出力する出力部、及び半導体層を有する基板と、前記半導体層の第１の領域において、カソード電極が前記入力部に接続され、アノード電極が前記グラウンド接続部に接続されるように形成された第１のショットキーバリアダイオードと、前記半導体層の第２の領域において、カソード電極が前記出力部に接続され、アノード電極が前記入力部に接続されるように形成された第２のショットキーバリアダイオードと、前記半導体層の第３の領域において、カソード電極が前記出力部に接続され、アノード電極が前記グラウンド接続部に接続されように形成された第３のショットキーバリアダイオードと、を備える、半導体装置。【選択図】図２
2019029440.tif 000002
【特許請求の範囲】
【請求項１】
整流回路を構成する半導体装置であって、
主面上に、外部から交流電力を入力する入力部、外部に形成されたグラウンドと接続するグラウンド接続部、整流後の直流電力を外部に出力する出力部、及び半導体層を有する基板と、
前記半導体層の第１の領域において、カソード電極が前記入力部に接続され、アノード電極が前記グラウンド接続部に接続されるように形成された第１のショットキーバリアダイオードと、
前記半導体層の第２の領域において、カソード電極が前記出力部に接続され、アノード電極が前記入力部に接続されるように形成された第２のショットキーバリアダイオードと、
前記半導体層の第３の領域において、カソード電極が前記出力部に接続され、アノード電極が前記グラウンド接続部に接続されように形成された第３のショットキーバリアダイオードと、
を備える、半導体装置。
【請求項２】
前記第１及び第２のショットキーバリアダイオードの前記アノード電極は、平面視でドット状の電極構造を呈し、前記第３のショットキーバリアダイオードの前記アノード電極は、平面視でフィンガー状の電極構造を呈する、
請求項１に記載の半導体装置。
【請求項３】
前記第３のショットキーバリアダイオードの前記アノード電極のショットキー接触金属の仕事関数は、前記第１及び第２のショットキーバリアダイオードのいずれの前記アノード電極のショットキー接触金属の仕事関数よりも大きい、
請求項１又は２に記載の半導体装置。
【請求項４】
前記第３のショットキーバリアダイオードの前記アノード電極が接触する前記半導体層は、当該接触領域に、前記第１及び第２のショットキーバリアダイオードのいずれの前記アノード電極が接触する前記半導体層よりもドーピング濃度が低濃度の低濃度層を有する、
請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第３のショットキーバリアダイオードの前記アノード電極が接触する前記半導体層は、当該接触領域に、前記第１及び第２のショットキーバリアダイオードのいずれの前記アノード電極が接触する前記半導体層とは逆導電型にドーピングされた逆導電型層を有する、
請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項６】
前記第３のショットキーバリアダイオードの前記アノード電極が接触する前記半導体層は、当該接触領域に、前記第１及び第２のショットキーバリアダイオードのいずれの前記アノード電極が接触する前記半導体層よりもバンドギャップが広いワイドバンドギャップ半導体層を有する、
請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項７】
前記第３のショットキーバリアダイオードは、前記アノード電極が前記半導体層に接触する接触領域に、薄膜状の絶縁層を有する、
請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項８】
前記第３のショットキーバリアダイオードの前記アノード電極の面積は、平面視で、前記第１及び第２のショットキーバリアダイオードのいずれの前記アノード電極の面積に比しても１０倍以上の面積を有する、
請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記入力部は、前記基板の主面上に形成されたアンテナである、
請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記入力部は、ワイヤボンディングを介して前記基板の外部の回路基板と接続される入力用パッド電極である、
請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１１】
前記グラウンド接続部及び前記出力部は、それぞれ、ワイヤボンディングを介して前記基板の外部の回路基板と接続されるグラウンド接続用パッド電極及び出力用パッド電極である、
請求項１乃至１０のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関する。
【背景技術】
【０００２】
マイクロ波帯域の高周波電力を整流して、直流電力に変換する整流回路（以下、「マイクロ波整流回路」と称する）が知られている（例えば、特許文献１を参照）
【０００３】
マイクロ波整流回路は、例えば、アンテナで高周波の電磁波を受電するレクテナ装置や、コイル間での電磁誘導を利用した受電装置に適用されている。
【０００４】
かかるマイクロ波整流回路には、一般に、高速動作に優れ、寄生容量が小さいショットキーバリアダイオード（以下、「ＳＢＤ」と称する）が用いられる。そして、ＳＢＤを構成する半導体チップは、通常、アンテナ（例えば、ダイポールアンテナ）等が配設されたプリント基板上に搭載され、当該プリント基板上に形成された配線とワイヤボンディングを用いて電気的に接続された構成となっている。
【０００５】
図１は、従来技術に係るマイクロ波整流回路の一例を示す図である。
【０００６】
図１のマイクロ波整流回路は、ボルテージダブラ型のマイクロ波整流回路である。ボルテージダブラ型のマイクロ波整流回路は、カソードが入力端子Ｕ１に接続され、アノードがＧＮＤ端子Ｕ２に接続された第１のＳＢＤ１と、カソードが出力端子Ｕ３に接続され、アノードが入力端子Ｕ１に接続された第２のＳＢＤ２と、出力側に配設された平滑化コンデンサ３と、負荷抵抗４と、を含んで構成される。
【０００７】
図１中の点線内が、ＳＢＤを構成する半導体チップＵ’に形成された回路領域に相当する。ＳＢＤの半導体チップＵ’は、図１に示すように、高周波電力を入力する入力端子Ｕ１、ＧＮＤ端子Ｕ２、及びＳＢＤで整流した直流電力を出力する出力端子Ｕ３を有している。そして、当該入力端子Ｕ１、ＧＮＤ端子Ｕ２及び出力端子Ｕ３は、それぞれ、ワイヤボンディングＬ１、Ｌ２、Ｌ３を介してプリント基板Ｐ’上の外部端子Ｐ１、Ｐ２、Ｐ３に接続されている。尚、図１は、アンテナＡから高周波の電磁波を受電する態様を示している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１４−０２３０６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、マイクロ波整流回路においては、ＳＢＤの整流作用によって、高周波電力を直流に変換する。その際、高い変換効率を実現するためには、ＳＢＤの両端子間に対して、高周波電力の電圧のみが印加されるようにするのが望ましい。換言すると、ＳＢＤの両端子間の電圧は、高周波電力の電圧を除いたときに、一定に保持されているのが望ましい。
【００１０】
この点、図１に示したような一般的なマイクロ波整流回路においては、プリント基板Ｐ’上の電位は、通常、当該プリント基板Ｐ’上に配設されたキャパシタ、グラウンドライン、及びスタブ等により、安定した状態で保持される。
【００１１】
しかしながら、半導体チップＵ’の入力端子Ｕ１、ＧＮＤ端子Ｕ２及び出力端子Ｕ３の各端子は、ワイヤボンディングＬ１、Ｌ２、Ｌ３を介してプリント基板Ｐ’上の配線と接続されることになるため、これらの各端子Ｕ１、Ｕ２、Ｕ３の電位は、当該ワイヤボンディングＬ１、Ｌ２、Ｌ３の寄生インダクタンスの影響を受けて変動する。その結果、第１のＳＢＤ１のアノードとカソードの両端子間に印加される電圧（以下、「両端子間の電圧」と略称する）又は第２のＳＢＤ２の両端子間の電圧に脈動が生じ、当該第１のＳＢＤ１又は第２のＳＢＤ２における整流動作が不安定になり、電力変換の変換効率の低下につながってしまうという課題がある。
【００１２】
更に、半導体チップＵ’の各端子Ｕ１、Ｕ２、Ｕ３の電圧変動は、ワイヤボンディングＬ１、Ｌ２、Ｌ３の寄生インダクタンスや、半導体チップＵ’とプリント基板Ｐ’との間の寄生キャパシタンスによって、共振を起こし、第１のＳＢＤ１の両端子間又は第２のＳＢＤ２の両端子間に異常電圧を発生させ、当該第１のＳＢＤ１や第２のＳＢＤ２を破壊するおそれもある。
【００１３】
本開示は、上記の問題点に鑑みてなされたものであり、安定した整流動作を可能とする半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
前述した課題を解決する主たる本開示は、
整流回路を構成する半導体装置であって、
主面上に、外部から交流電力を入力する入力部、外部に形成されたグラウンドと接続するグラウンド接続部、整流後の直流電力を外部に出力する出力部、及び半導体層を有する基板と、
前記半導体層の第１の領域において、カソード電極が前記入力部に接続され、アノード電極が前記グラウンド接続部に接続されるように形成された第１のショットキーバリアダイオードと、
前記半導体層の第２の領域において、カソード電極が前記出力部に接続され、アノード電極が前記入力部に接続されるように形成された第２のショットキーバリアダイオードと、
前記半導体層の第３の領域において、カソード電極が前記出力部に接続され、アノード電極が前記グラウンド接続部に接続されように形成された第３のショットキーバリアダイオードと、
を備える、半導体装置である。
【発明の効果】
【００１５】
本開示に係る半導体装置によれば、安定した整流動作が可能となる。
【図面の簡単な説明】
【００１６】
【図１】従来技術に係るマイクロ波整流回路の一例を示す図
【図２】第１の実施形態に係るマイクロ波整流回路の構成の一例を示す図
【図３】第１の実施形態に係るマイクロ波整流回路の等価回路を示す図
【図４】第１の実施形態に係る半導体装置を平面視した図
【図５】第１の実施形態に係る半導体装置の断面構造を示す図
【図６】第１の実施形態に係る半導体装置を平面視した図の全体図
【図７】第１の実施形態に係る半導体装置の製造プロセスの一例を時系列に示す図
【図８】寄生インダクタンスがゼロの理想状態での本半導体装置の各部で期待される電圧波形
【図９】従来技術に係る半導体装置の各部で測定される電圧波形
【図１０】第１の実施形態に係る半導体装置の各部で測定される電圧波形
【図１１】第２の実施形態に係る半導体装置の断面構造を示す図
【図１２】第２の実施形態に係る半導体装置のＳＢＤにおいて、アノード電極と半導体層の接触領域に形成されるショットキー障壁を示すエネルギーバンド図
【図１３】第３の実施形態に係る半導体装置の断面構造を示す図
【図１４】第３の実施形態に係る半導体装置のキャパシタ用ＳＢＤにおいて、アノード電極と半導体層の接触領域に形成されるショットキー障壁を示すエネルギーバンド図
【図１５】第４の実施形態に係る半導体装置の断面構造を示す図
【図１６】第４の実施形態に係る半導体装置のキャパシタ用ＳＢＤにおいて、アノード電極と半導体層の接触領域に形成されるショットキー障壁を示すエネルギーバンド図
【図１７】第５の実施形態に係る半導体装置の構成の一例を示す図
【図１８】その他の実施形態に係るマイクロ波整流回路の構成の一例を示す図
【発明を実施するための形態】
【００１７】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。尚、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１８】
（第１の実施形態）
［マイクロ波整流回路の構成］
以下、図２〜図４を参照して、第１の実施形態に係る半導体チップＵ（以下、「半導体装置Ｕ」とも称する）を適用したマイクロ波整流回路の一例について説明する。本実施形態に係るマイクロ波整流回路は、図１と同様に、プリント基板Ｐ上に形成されたボルテージダブラ型のマイクロ波整流回路である。
【００１９】
図２は、本実施形態に係るマイクロ波整流回路の構成の一例を示す図である。図３は、図２のマイクロ波整流回路の等価回路を示す図である。
【００２０】
本実施形態に係るマイクロ波整流回路は、第１のＳＢＤ１（本発明の「第１のショットキーバリアダイオードに相当する）、第２のＳＢＤ２（本発明の「第２のショットキーバリアダイオード」に相当する）、第３のＳＢＤ５（本発明の「第３のショットキーバリアダイオード」に相当する）、平滑化コンデンサ３、及び負荷抵抗４を含んで構成される。
【００２１】
図２中の点線内が、半導体装置Ｕに形成された回路領域に相当する。半導体装置Ｕは、図２に示すように、外部から高周波電力を入力する入力部Ｕ１（ここでは、入力端子Ｕ１）、グラウンド接続部Ｕ２（ここでは、ＧＮＤ端子Ｕ２）、及び整流した直流電力を出力する出力部Ｕ３（ここでは、出力端子Ｕ３）を有している。
【００２２】
本実施形態に係るマイクロ波整流回路は、第１のＳＢＤ１（以下、「第１の整流用ＳＢＤ１」と称する）と第２のＳＢＤ（以下、「第２の整流用ＳＢＤ２」と称する）とによって構成される整流部の後段に、ローパスフィルタを構成する第３のＳＢＤ５（以下、「キャパシタ用ＳＢＤ５」と称する）が形成されている点で、図１に示したマイクロ波整流回路と相違する。
【００２３】
第１の整流用ＳＢＤ１は、カソードが入力端子Ｕ１に接続され、アノードがＧＮＤ端子Ｕ２に接続されている。第２の整流用ＳＢＤ２は、カソードが出力端子Ｕ３に接続され、アノードが入力端子Ｕ１に接続されている。第１の整流用ＳＢＤ１は、入力端子Ｕ１から入力される高周波電力がＧＮＤ端子Ｕ２に対して負側の電圧であるときにのみ後段に電流を通流させ、第２の整流用ＳＢＤ２は、入力端子Ｕ１から入力される高周波電力が出力端子Ｕ３に対して正側の電圧であるときにのみ電流を通流させ、電流を常にＧＮＤ端子Ｕ３から出力端子Ｕ２へ流すことで高周波電力を整流する。
【００２４】
平滑化コンデンサ３は、半導体装置Ｕの出力端子Ｕ３の出力側に配設され、半導体装置Ｕの出力端子Ｕ３から出力される脈流となった電力を平滑化する。
【００２５】
キャパシタ用ＳＢＤ５は、カソードが出力端子Ｕ３に接続され、アノードがＧＮＤ端子Ｕ２に接続されている。キャパシタ用ＳＢＤ５は、整流動作時には、常に逆バイアスの直流電圧が印加され、キャパシタとして機能する（図３を参照）。そして、キャパシタ用ＳＢＤ５は、整流部の後段で、ローパスフィルタとして動作する。これによって、ＧＮＤ端子Ｕ２と出力端子Ｕ３間に発生する電圧変動が抑制され、第１の整流用ＳＢＤ１の両端子間の電圧、及び第２の整流用ＳＢＤ２の両端子間の電圧も安定化する。
【００２６】
本実施形態に係る半導体装置Ｕは、このように、第１の整流用ＳＢＤ１及び第２の整流用ＳＢＤ２と共に、同一のチップ内にキャパシタ用ＳＢＤ５を内蔵することによって、第１の整流用ＳＢＤ１の両端子間で発生する電圧及び第２の整流用ＳＢＤ２の両端子間で発生する電圧の脈動を抑制する。
【００２７】
尚、平滑化コンデンサ３は、出力電圧に対応する比較的大きな静電容量のものが使用されるため、通常、プリント基板上に取り付けられる。換言すると、平滑化コンデンサ３は、ワイヤボンディングＬ１〜Ｌ３を介して半導体装置Ｕに接続されることになるため、当該平滑化コンデンサ３によっては、第１の整流用ＳＢＤ１又は第２の整流用ＳＢＤ２の両端子間の電圧を安定化させることができない。
【００２８】
他方、オンチップキャパシタとしては、一般に、金属と絶縁膜を積層して構成されたＭＩＭ（Metal-Insulator-Metal）キャパシタが用いられることがある。しかしながら、仮に、整流用ＳＢＤと同一の半導体チップ上に、ＭＩＭキャパシタを形成することを考えた場合、整流用ＳＢＤの形成プロセスとは別に、当該ＭＩＭキャパシタの形成プロセスを設ける必要が生じ、製造プロセスが複雑化してしまうという問題がある。
【００２９】
かかる観点から、本実施形態に係る半導体装置Ｕは、製造プロセスの簡易化を図るべく、第１の整流用ＳＢＤ１又は第２の整流用ＳＢＤ２の形成プロセスにおいて、同時に、キャパシタ用ＳＢＤ５を形成する。
【００３０】
［半導体装置の構成］
以下、図４〜図６を参照して、本実施形態に係る半導体装置Ｕの構成の一例について説明する。
【００３１】
図４は、本実施形態に係る半導体装置Ｕに用いるＳＢＤを平面視した平面構造を示す図である。図５は、本実施形態に係る半導体装置Ｕの断面構造を示す図である。図５は、図４のＴ−Ｔ’線で切断した断面構造を示している。図６は、本実施形態に係る半導体装置Ｕを平面視した図の全体図である。
【００３２】
本実施形態に係る半導体装置Ｕは、同一の基板Ｕａ上に、第１の整流用ＳＢＤ１、第２の整流用ＳＢＤ２、及びキャパシタ用ＳＢＤ５を備えている。
【００３３】
第１の整流用ＳＢＤ１、第２の整流用ＳＢＤ２、及びキャパシタ用ＳＢＤ５は、いずれも、アノード電極とカソード電極が、基板Ｕａの主面側に形成された横型のＳＢＤである。そして、第１の整流用ＳＢＤ１、第２の整流用ＳＢＤ２、及びキャパシタ用ＳＢＤ５は、それぞれ、基板Ｕａの互いに絶縁分離された第１の領域、第２の領域、第３の領域に形成されている。
【００３４】
尚、本実施形態では、第２の整流用ＳＢＤ２（図４、図５中には図示せず）は、第１の整流用ＳＢＤ１と同様のＳＢＤ構造を有するものとして、以下では、特に区別しない場合には「整流用ＳＢＤ」と総称して、第１の整流用ＳＢＤ１についてのみ説明する。
【００３５】
整流用ＳＢＤ１は、半導体層１１、カソード電極１２、アノード電極１３及び引き出し配線１４を含んで構成される。キャパシタ用ＳＢＤ５は、半導体層５１、カソード電極５２、アノード電極５３及び引き出し配線５４を含んで構成される。
【００３６】
基板Ｕａは、より好適には、絶縁性基板であって、例えば、サファイア基板、半絶縁性ＳｉＣ基板、半絶縁性ＧａＡｓ基板、高抵抗シリコン基板等が用いられる。
【００３７】
半導体層１１は、アクセス層１１ａと活性層１１ｂとが積層されて構成されている。
【００３８】
アクセス層１１ａは、カソード電極１２がオーミック接触する半導体材料であり、アノード電極１３から流通する電流をカソード電極１２に流通させる。アクセス層１１ａは、例えば、ｎ型ＧａＮ系半導体（ＧａＮ、ＧａＩｎＮ、ＡｌＧａＮ、ＡｌＧａＩｎＮ等）が用いられる。アクセス層１１ａは、ＳＢＤのアクセス抵抗の低減を図るため、好適には、ドナー濃度が十分に高い低抵抗のｎ＋型ＧａＮ系半導体からなる。
【００３９】
活性層１１ｂは、アノード電極１３がショットキー接触する半導体材料であり、例えば、アクセス層１１ａよりもドナー濃度が低いｎ−型ＧａＮ系半導体からなる。
【００４０】
アクセス層１１ａ及び活性層１１ｂの半導体材料は、ＧａＮ以外のものであってもよく、例えば、ＧａＡｓ、ＳｉＣ、Ｓｉ等も用いることができる。但し、当該アクセス層１１ａ及び活性層１１ｂの半導体材料としては、耐圧、オン抵抗、周波数特性等の観点から、ＧａＮが望ましい。又、アクセス層１１ａの上部及び活性層１１ｂは、平面視で活性層１１ｂが島状になるようにメサ形状を有する（詳細は後述）。
【００４１】
カソード電極１２は、アクセス層１１ａとオーミック接触可能な金属であり、例えば、Ｔｉ層とＡｌ層の積層体が用いられる。
【００４２】
アノード電極１３は、活性層１１ｂとショットキー接触可能な金属であり、例えば、活性層１１ｂと接触する下層側から、順に、ＴｉＮ層、密着層（例えば、Ｎｉ、Ｐｄ、Ｐｔ）、抵抗低減用金属層（例えば、Ａｕ、Ａｌ）が積層された積層体が用いられる。
【００４３】
尚、カソード電極１２及びアノード電極１３の材料は、下地の半導体材料に応じて、従来公知のものの中から適宜選択したものであってよい。
【００４４】
引き出し配線１４は、アノード電極１３とＧＮＤ接続用パッド電極６とを接続する配線であり、例えば、エアブリッジ配線が用いられる。
【００４５】
キャパシタ用ＳＢＤ５の半導体層５１、カソード電極５２、アノード電極５３及び引き出し配線５４は、例えば、整流用ＳＢＤ１の半導体層１１、カソード電極１２、アノード電極１３及び引き出し配線１４と同一の材料によって形成される。そして、キャパシタ用ＳＢＤ５の半導体層５１、カソード電極５２、アノード電極５３及び引き出し配線５４の全部又は一部は、整流用ＳＢＤ１の半導体層１１、カソード電極１２、アノード電極１３及び引き出し配線１４の形成プロセスにおいて、同時に形成される。換言すると、整流用ＳＢＤ１の半導体層１１と、キャパシタ用ＳＢＤ５の半導体層５１とは、同一のプロセスで形成された半導体層の一領域と他の領域に相当する。
【００４６】
以下、図６を参照しつつ、第１の整流用ＳＢＤ１のアノード電極１３、第２の整流用ＳＢＤ２のアノード電極２３、及びキャパシタ用ＳＢＤ５のアノード電極５３の平面形状について、説明する。尚、図６中には、第１の整流用ＳＢＤ１及びキャパシタ用ＳＢＤ５の構成に加えて、第２の整流用ＳＢＤ２の各構成（半導体層２１、カソード電極２２、アノード電極２３、引き出し配線２４）も示している。
【００４７】
キャパシタ用ＳＢＤ５は、キャパシタとして機能するため、静電容量が大きくなるように形成されることが望ましい。キャパシタ用ＳＢＤ５の静電容量は、第１及び第２の整流用ＳＢＤ１、２の空乏層容量の数１０倍程度が確保されるのが望ましく、より好適には、キャパシタ用ＳＢＤ５のアノード電極５３の面積は、平面視で、第１の整流用ＳＢＤ１のアノード電極１３（又は第２の整流用ＳＢＤ２のアノード電極２３）の面積の少なくとも１０倍以上とする。
【００４８】
一方、整流用ＳＢＤ１、２は、整流素子として機能するため、オン抵抗が小さく、オフ時の静電容量が小さいことが望ましい。又、整流用ＳＢＤ１、２は、オン電流が流れるため寄生抵抗による発熱が有り、放熱特性が良好な電極構造が望ましい。
【００４９】
かかる観点から、本実施形態に係る半導体装置Ｕにおいては、図６に示すように、整流用ＳＢＤ１、２のアノード電極１３、２３は、ドット状の電極構造とし、キャパシタ用ＳＢＤ５のアノード電極５３は、フィンガー状の電極構造とする。尚、「ドット状の電極構造」とは、ドット状に分割された複数のアノード電極１３、２３が、それぞれ、カソード電極１２、２２に周囲を囲繞された構造を意味する。又、「フィンガー状の電極構造」とは、線状のアノード電極５３が線状のカソード電極５２と互いに対向するように、複数配列した構造を意味する。
【００５０】
より具体的には、整流用ＳＢＤ１、２のアノード電極１３、２３は、ドット状の複数の電極に分割され、分割された各アノード電極１３、２３の周囲をカソード電極１２、２２に囲繞される構成となっている。
【００５１】
整流用ＳＢＤ１、２の各アノード電極１３、２３の平面形状は、より好適には、縦横比（図４中ではＷ２／Ｗ１）が２以下になるようにする。換言すると、各アノード電極１３、２３の平面形状は、円形又は正方形とする。そして、カソード電極１２、２２は、各アノード電極１３、２３の全周囲を囲むように設ける。これによって、アノード電極１３、２３の周囲長を増やし、整流用ＳＢＤ１、２のオン抵抗の要因の一つであるアクセス抵抗を低減する。
【００５２】
一方、キャパシタ用ＳＢＤ５のアノード電極５３は、長方形状の複数の電極に分割され、分割された各アノード電極５３の間にカソード電極５２が配設される構成となっている。
【００５３】
キャパシタ用ＳＢＤ５の各アノード電極５３の平面形状は、より好適には、縦横比（図４中ではＷ４／Ｗ３）が５よりも大きくなるようにする。換言すると、各アノード電極５３の平面形状は、細長い線形状、例えば、長方形とする。そして、カソード電極５２は、アノード電極５３を少なくとも長手方向に沿って、両側から挟み込むように配設される。
【００５４】
これによって、キャパシタ用ＳＢＤ５の静電容量を大きく確保することができる。より詳細には、アノード電極５３とカソード電極５２の間の距離が離間している位置（例えば、アノード電極５３の中心位置）は、高周波においては、静電容量として有効に作用しない。この点、アノード電極５３の平面形状をフィンガー状とすることによって、キャパシタ用ＳＢＤ５の寄生抵抗を増大することなく静電容量を最大化することが可能となる。尚、キャパシタ用ＳＢＤ５にはわずかな交流電流のみが流れるだけなので発熱が無く、放熱特性をもつドット型にする必要は無い。
【００５５】
又、半導体装置Ｕの基板Ｕａ上には、ＧＮＤ接続用パッド電極６、入力用パッド電極７、及び出力用パッド電極８が配設されている。
【００５６】
ＧＮＤ接続用パッド電極６は、ＧＮＤ端子Ｕ２（図２を参照）を構成し、ワイヤボンディングＬ２によって外部端子Ｐ２に接続される。ＧＮＤ接続用パッド電極６は、引き出し配線１４を介して整流用ＳＢＤ１のアノード電極１３と接続され、アノード電極１３をグラウンド接続する。又、ＧＮＤ接続用パッド電極６は、引き出し配線５４を介してキャパシタ用ＳＢＤ５のアノード電極５３と接続され、アノード電極５３をグラウンド接続する。
【００５７】
又、入力用パッド電極７は、入力端子Ｕ１（図２を参照）を構成し、ワイヤボンディングＬ１によって外部端子Ｐ１に接続される。入力用パッド電極７には、第１の整流用ＳＢＤ１のカソード電極１３が直接に接続され、第２の整流用ＳＢＤ２のアノード電極２３が、引き回し配線２４を介して接続される。
【００５８】
又、出力用パッド電極８は、出力端子Ｕ３（図２を参照）を構成し、ワイヤボンディングＬ３によって外部端子Ｐ３に接続される。出力用パッド電極８には、キャパシタ用ＳＢＤ５のカソード電極５３及び第２の整流用ＳＢＤ２のカソード電極が直接に接続される。
【００５９】
上記したＧＮＤ接続用パッド電極６、入力用パッド電極７、及び出力用パッド電極８は、例えば、Ｔｉ層とＡｌ層の積層体であり、整流用ＳＢＤ１のカソード電極１２を形成する際に、同時に形成される。
【００６０】
尚、上記した各端子と各電極とを接続する配線態様は、任意であって、必ずしもエアブリッジ配線等を用いる必要はない。
【００６１】
又、半導体装置Ｕ内にアンテナＡを形成する場合（図１７を参照して後述）もあり、その場合、入力端子Ｕ１は、外部端子には接続されないため、入力用パッド電極７は不要である。かかる場合には、アンテナＡの配線が入力端子Ｕ１を構成する。
【００６２】
［半導体装置の製造プロセス］
次に、図７を参照して、本実施形態に係る半導体装置Ｕの製造プロセスについて説明する。
【００６３】
図７の図７Ａ〜図７Ｆは、本実施形態に係る半導体装置Ｕの製造プロセスの一例を時系列に示す図である。尚、図７Ａ〜図７Ｆにおいては、第２の整流用ＳＢＤ２は省略しているが、本実施形態に係る第２の整流用ＳＢＤ２は、第１の整流用ＳＢＤ１と同時に形成される。
【００６４】
図７Ａは、半導体層Ｔ１、Ｔ２の形成工程を示す。この工程では、基板Ｕａ上に、高濃度にドープされた半導体層Ｔ１と低濃度にドープされた半導体層Ｔ２を順次エピタキシャル成長させる。この際、エピタキシャル成長法としては、例えば、有機金属化学気相成長（ＭＯＣＶＤ）法や分子線エピタキシー（ＭＢＥ）法などを用いることができる。
【００６５】
図７Ｂは、活性層１１ｂ、５１ｂの形成工程を示す。この工程では、まず、リソグラフィーにより、活性層１１ｂ、５１ｂの領域がマスクされたレジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクとしてドライエッチングすることにより、活性層１１ｂ、５１ｂ及びアクセス層１１ａ、５１ａの上部をメサ形状にパターニングする。この際、ドライエッチングとしては、例えば、ＳｉＣｌ４ガスを用いた誘導結合プラズマ（ＩＣＰ）エッチングを用いる。そして、この後、当該レジストパターンは除去する。
【００６６】
図７Ｃは、アクセス層１１ａ、５１ａの形成工程を示す。この工程では、まず、リソグラフィーにより、アクセス層１１ａ、５１ａの領域がマスクされたレジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクとしてドライエッチングすることにより、半導体層Ｔ１をパターニングし、整流用ＳＢＤ１とキャパシタ用ＳＢＤ５の素子分離を行って、アクセス層１１ａとアクセス層５１ａを形成する。この後、当該レジストパターンは除去する。
【００６７】
図７Ｄは、カソード電極１２、５２の形成工程を示す。この工程では、まず、リソグラフィーにより、カソード電極１２、５２の形成部に対応する部分、及びパッド電極６の形成部に対応する部分が開口した所定形状のレジストパターンを形成した後（図示せず）、スパッタリング法などにより全面に金属膜を堆積させる。次に、リフトオフ法により、レジストパターンをその上に堆積した金属膜とともに除去する。
【００６８】
図７Ｅは、アノード電極１３、５３の形成工程を示す。この工程では、まず、リソグラフィーにより、活性層１１ｂ、５１ｂの中央部に対応する部分が開口した所定の平面形状を有するレジストパターンを形成した後（図示せず）、ＴｉＮ、密着層形成用の金属及び抵抗低減用金属層形成用の金属を途中で大気に晒すことなく順次、全面に堆積させる。この際、例えば、反応性スパッタリング等を用いることができる。上記金属層の上にさらにレジストパターンを形成し、上記金属層を電極とする金や銅などの電解メッキを施す。金や銅は上層レジストパターンの無い部分にのみ堆積する。次に、上記のレジストパターン及び下地のレジストパターンを、その上に堆積したＴｉＮ層、密着層及び抵抗低減用金属層とともに除去する。これによって、活性層１１ｂ、５１ｂ上に、ＴｉＮ層、密着層及び抵抗低減用金属層からなるアノード電極１３、５３と引き出し線１４，５４が形成される。
【００６９】
図７Ｆは、引き出し配線１４、５４が形成された状態を示す。引き出し配線１４、５４は、、アノード電極１３、５３とＧＮＤ接続用パッド電極６とを接続する。
【００７０】
以上のような工程を経て、本実施形態に係る半導体装置Ｕを製造することができる。
【００７１】
［半導体装置の動作検証］
以下、図８、図９、図１０を参照して、本実施形態に係る半導体装置Ｕの動作検証の回路シミュレーションを行った結果を示す。
【００７２】
図８は、図１に示した半導体装置Ｕ’において、各ワイヤボンディングＬ１、Ｌ２、Ｌ３の寄生インダクタンスがゼロの理想状態の場合に各部で測定されると期待される電圧波形である。
【００７３】
図９は、図１に示した従来技術に係る半導体装置Ｕ’において、各ワイヤボンディングＬ１、Ｌ２、Ｌ３の寄生インダクタンスが２ｎＨの場合に各部で測定される電圧波形である。
【００７４】
図１０は、図２に示した本実施形態に係る半導体装置Ｕにおいて、各ワイヤボンディングＬ１、Ｌ２、Ｌ３の寄生インダクタンスが２ｎＨの場合に各部で測定される電圧波形である。
【００７５】
図８Ａ、図９Ａ、図１０Ａ中の各グラフは、以下の通り、半導体装置Ｕの各端子における電位を示す。
点線Ｖ１：ＧＮＤ端子Ｕ２の電位
実線Ｖ２：入力端子Ｕ１の電位
一点鎖線Ｖ３：出力端子Ｕ３の電位
【００７６】
図８Ｂ、図９Ｂ、図１０Ｂ中の各グラフは、以下の通り、半導体装置Ｕの第１の整流用ＳＢＤ１等の両端子の間に印加される電圧を示す。
一点鎖線Ｖｉｎ−ＧＮＤ：入力される交流電力の電圧
点線Ｖａ：第１の整流用ＳＢＤ１の両端子の間に印加される電圧（Ｖａ＝Ｖ２−Ｖ１）
実線Ｖｂ：第２の整流用ＳＢＤ２の両端子の間に印加される電圧（Ｖｂ＝Ｖ３−Ｖ２）
【００７７】
回路シミュレーションにおいては、高周波の交流電力（周波数：５．８ＧＨｚ、実効電力：１Ｗ）を入力端子Ｕ１に入力したときに、各部で測定される値を算出している。尚、回路シミュレーションは、負荷抵抗４が１ｋΩ、キャパシタ用ＳＢＤ５のアノード電極５３の面積が整流用ＳＢＤ１のアノード電極１３の面積の３０倍、の条件下で行っている。
【００７８】
図８Ｂ（点線Ｖａ）に示すように、寄生インダクタンスがゼロの場合には、従来技術に係る半導体装置Ｕ’においても、第１の整流用ＳＢＤ１の両端子間に印加される電圧は、約３０Ｖ以内に抑制されている。
【００７９】
一方、図９Ｂ（点線Ｖａ、実線Ｖｂ）に示すように、従来技術に係る半導体装置Ｕ’においては、寄生インダクタンスを有する場合には、第１の整流用ＳＢＤ１の両端子間に印加される電圧、及び第２の整流用ＳＢＤ２の両端子間に印加される電圧の両方に大きな脈動が生じる。又、第１の整流用ＳＢＤ１の両端子間に印加される電圧、及び第２の整流用ＳＢＤ２の両端子間に印加される電圧には、最大で６０Ｖを超える電圧が発生しており、ＳＢＤが破壊されるおそれがある状態となっている。
【００８０】
他方、図１０Ｂ（点線Ｖａ、実線線Ｖｂ）に示すように、本実施形態に係る半導体装置Ｕにおいては、第１の整流用ＳＢＤ１の両端子間に印加される電圧、及び第２の整流用ＳＢＤ２の両端子間に印加される電圧は、共に、変動しているものの、各端子Ｕ１〜Ｕ３の電位と連動している。つまり、本実施形態に係る半導体装置Ｕにおいては、第１の整流用ＳＢＤ１の両端子間に印加される電圧及び第２の整流用ＳＢＤ２の両端子間に印加される電圧は、図８Ｂ（点線Ｖａ、実線Ｖｂ）の寄生インダクタンスがゼロの場合と略同一の値に抑制され、安定した状態となっている。
【００８１】
以上、本実施形態に係る半導体装置Ｕによれば、第１及び第２の整流用ＳＢＤ１、２を形成する際に、同時に、キャパシタ用ＳＢＤ５を形成することができる。これより、本実施形態に係る半導体装置Ｕは、製造プロセスを増加することなく、第１及び第２の整流用ＳＢＤ１、２の両端子間に印加する電圧を安定化させる構成を当該半導体チップに内蔵させることが可能である。そして、かかる構成によって、第１及び第２の整流用ＳＢＤ１、２の整流動作を安定化することができるため、電力変換の変換効率を向上させることが可能である。
【００８２】
（第２の実施形態）
以下、図１１、図１２を参照して、第２の実施形態に係る半導体装置Ｕについて、説明する。
【００８３】
図１１は、本実施形態に係る半導体装置Ｕの断面構造の一例を示す図である。尚、当該図１１は、第１の実施形態の図５に対応する。
【００８４】
本実施形態に係る半導体装置Ｕは、キャパシタ用ＳＢＤ５のアノード電極５３のショットキー接触金属として、整流用ＳＢＤ１のアノード電極１３のショットキー接触金属よりも、仕事関数が大きい金属素材が用いられる点で、第１の実施形態に係る半導体装置Ｕと相違する。尚、第１の実施形態と共通する構成については、説明を省略する（以下、他の実施形態についても同様）。
【００８５】
整流用ＳＢＤ１のショットキー接触金属は、通常、整流用ＳＢＤ１の順方向電圧を低く設定するため、逆方向バイアスでのリーク電流が発生しやすい金属素材が使用される。一方、キャパシタ用ＳＢＤ５のアノード電極５３は、キャパシタ用ＳＢＤ５の静電容量を確保するべく大面積に形成されるため、逆方向バイアスの際に、リーク電流に起因した大きな電力損失を発生するおそれがある。尚、キャパシタ用ＳＢＤ５は、半導体装置Ｕが整流動作を行っている際には、通常、整流後の直流電圧が逆方向バイアスとして印加された状態で使用される。
【００８６】
かかる観点から、本実施形態に係るキャパシタ用ＳＢＤ５のアノード電極５３のショットキー接触金属としては、整流用ＳＢＤ１のアノード電極１３のショットキー接触金属よりも、仕事関数が大きい金属素材が用いられる。これによって、キャパシタ用ＳＢＤ５におけるリーク電流を低減する。
【００８７】
具体的には、例えば、整流用ＳＢＤ１のショットキー接触金属としてＮｉを用いる場合、キャパシタ用ＳＢＤ５のショットキー接触金属としては、Ｎｉよりも仕事関数が大きいＰｔを用いる。又、整流用ＳＢＤ１のショットキー接触金属としてＴｉＮを用いる場合、キャパシタ用ＳＢＤ５のショットキー接触金属としては、ＴｉＮよりも仕事関数が大きいＮｉを用いる。
【００８８】
アノード金属を作り分けるには、アノード電極１３、５３の形成工程の際に、寄生容量が大きくても良いアノード電極５３部にリフトオフ方を用いて仕事関数の大きな金属を堆積させる。この際に電極の大きさは次の工程での目合わせずれを考慮して大きめのサイズとする。次に仕事関数の低い電極材料を用いてアノード電極１３，５３を形成する。こうすることでアノード電極５３は、仕事関数の大きな金属でショットキバリアが形成される。
【００８９】
尚、整流用ＳＢＤ１及びキャパシタ用ＳＢＤ５それぞれに好適なショットキー接触金属の金属素材は、下地となる半導体層１１、５１や要求仕様に応じて異なるため、当該金属素材は、下地となる半導体層１１、５１や要求仕様に応じて、適宜選択すればよい。
【００９０】
図１２の図１２Ａは、キャパシタ用ＳＢＤ５において、アノード電極５３と半導体層５１の接触領域に形成されるショットキー障壁を示すエネルギーバンド図であり、図１２Ｂは、整流用ＳＢＤ１において、アノード電極１３と半導体層１１の接触領域に形成されるショットキー障壁を示すエネルギーバンド図である。
【００９１】
図１２Ａ、図１２Ｂのエネルギーバンド図は、共に、同じ逆バイアスを印加した状態を示しており、図１２Ａに示すショットキー障壁の方が、図１２Ｂに示すショットキー障壁よりも高くなっている。
【００９２】
一般に、ＳＢＤのアノード電極のショットキー障壁φＢは、ショットキー接触金属の仕事関数Ｗと、当該ショットキー接触金属とショットキー接触する半導体層（ｎ型半導体層）の電子親和力χの差Ｗ−χで表される。そして、逆バイアスの際には、ＳＢＤのアノード電極に形成されるエネルギー障壁は、逆バイアスＶを加味して、Ｗ−χ＋ｑＶ[ｅＶ]となる。
【００９３】
逆バイアス際に流れるリーク電流は、トンネル現象等によって、エネルギー障壁を超えて、半導体層に流れ込む電子に起因する。従って、ＳＢＤのショットキー障壁を高くすることによって、リーク電流を低減することができる。
【００９４】
尚、逆バイアスの際のＳＢＤのリーク電流は、一般に、次式（１）で表すことができる。
Ｊ＝ＡＴ２ｅｘｐ（−φＢ／ｋＴ）   …式（１）
（但し、Ｊ：リーク電流[Ａ]、Ａ：リチャードソン定数、φＢ：ショットキー障壁（＝Ｗ−χ）[ｅＶ]、ｋ：ボルツマン定数、Ｔ：温度[Ｋ]）
【００９５】
式（１）を参照して、例えば、キャパシタ用ＳＢＤ５のショットキー接触金属が、ショットキー障壁φＢが０．２ｅＶ程度の場合におけるキャパシタ用ＳＢＤ５のリーク電流を計算する。この際には、キャパシタ用ＳＢＤ５のリーク電流は、仮に、キャパシタ用ＳＢＤ５のアノード電極５３の面積が、整流ＳＢＤ１のアノード電極１３の面積の１００倍程度であっても、整流ＳＢＤ１のアノード電極１３のリーク電流に対して０．５％程度の増加に抑制できる。
【００９６】
以上のように、本実施形態に係る半導体装置Ｕによれば、キャパシタ用ＳＢＤ５におけるリーク電流を低減し、キャパシタ用ＳＢＤ５における電力損失を防止することができる。
【００９７】
（第３の実施形態）
以下、図１３、図１４を参照して、第３の実施形態に係る半導体装置Ｕについて、説明する。
【００９８】
図１３は、本実施形態に係る半導体装置Ｕの断面構造の一例を示す図である。尚、当該図１３は、第１の実施形態の図５に対応する。
【００９９】
本実施形態に係る半導体装置Ｕは、キャパシタ用ＳＢＤ５のアノード電極５３が接触する半導体層５１の構造の点で、第１の実施形態に係る半導体装置Ｕと相違する。本実施形態に係る半導体層５１は、当該接触領域に、活性層１１ｂ、５１ｂよりもドーピング濃度が低濃度の低濃度層５１ｃを有している。
【０１００】
第２の実施形態で説明したように、キャパシタ用ＳＢＤ５は、リーク電流に起因した大きな電力損失を発生するおそれがある。かかる観点から、本実施形態に係るキャパシタ用ＳＢＤ５は、アノード電極５３と活性層５１ｂとの間に、薄膜状の低濃度層５１ｃを介在させる。
【０１０１】
尚、低濃度層５１ｃを形成する手法は、例えば、活性層１１ｂ、５１ｂを形成するプロセスと同様に、公知のエピタキシャル成長法等を用いればよい。
【０１０２】
図１４は、本実施形態に係るキャパシタ用ＳＢＤ５において、アノード電極５３と半導体層５１の接触領域に形成されるショットキー障壁を示すエネルギーバンド図である。
【０１０３】
図１４に示すように、アノード電極５３と活性層５１ｂとの間に低濃度層５１ｃを介在させることによって、当該領域に形成されるショットキー障壁は、嵩上げされる。換言すると、キャパシタ用ＳＢＤ５のアノード電極５３と半導体層５１の接触領域に形成されるショットキー障壁は、整流用ＳＢＤ１のアノード電極１３と半導体層１１の接触領域に形成されるショットキー障壁よりも高くなる。これによって、キャパシタ用ＳＢＤ５におけるリーク電流を低減することができる。
【０１０４】
作成においては、ショットキー電極形成前に、リソグラフィーを用いてアノード電極１３の部分の低濃度層５１ｃをＩＣＰエッチングなどで部分的に除去する。
【０１０５】
以上のように、本実施形態に係る半導体装置Ｕによれば、キャパシタ用ＳＢＤ５における電力損失を防止することができる。
【０１０６】
（第３の実施形態の変形例１）
第３の実施形態に係る低濃度層５１ｃに代えて、逆導電型（ｐ型）にドーピングされた逆導電型層を介在させてもよい。この場合、キャパシタ用ＳＢＤ５におけるリーク電流をより低減することができる。
【０１０７】
（第３の実施形態の変形例２）
第３の実施形態に係る低濃度層５１ｃに代えて、ワイドバンドギャップ層を介在させてもよい。この場合、アノード電極５３のショットキー接触金属が同じであっても、伝導帯のショットキー障壁が増大した分だけリーク電流を低減することができる。
【０１０８】
尚、活性層５１ｂとして、ＧａＮを用いている場合、ワイドバンドギャップ層としては、ＡｌＧａＮを用いるのが望ましい。ＡｌＧａＮは、活性層５１ｂとしてＧａＮを形成するプロセスと連続して形成することが可能である。尚、ＧａＮにＡｌを１０％程度含有させることで、ショットキー障壁が０．２２ｅＶ上昇するのでリーク電流は１／５０００程度低減することが可能である。これらの作成法は第３の実施形態と同じである。
【０１０９】
（第４の実施形態）
以下、図１５、図１６を参照して、第４の実施形態に係る半導体装置Ｕについて、説明する。
【０１１０】
図１５は、本実施形態に係る半導体装置Ｕの断面構造の一例を示す図である。尚、当該図１５は、第１の実施形態の図５に対応する。
【０１１１】
本実施形態に係る半導体装置Ｕは、キャパシタ用ＳＢＤ５のアノード電極５３と半導体層５１の接触構造の点で、第１の実施形態に係る半導体装置Ｕと相違する。本実施形態に係るキャパシタ用ＳＢＤ５は、アノード電極５３が半導体層５１に接触する接触領域に、薄膜状の絶縁層５５を有している。
【０１１２】
絶縁層５５としては、例えば、１０ｎｍ以内の膜厚のＳｉＯ２又はＳｉ３Ｎ４のような絶縁膜を用いる。尚、絶縁層５５を形成する手法としては、例えば、公知のＣＶＤ法を用いればよい。
【０１１３】
図１６は、本実施形態に係るキャパシタ用ＳＢＤ５において、アノード電極５３と半導体層５１の接触領域に形成されるショットキー障壁を示すエネルギーバンド図である。
【０１１４】
図１６に示すように、アノード電極５３と活性層５１ｂとの間に薄膜の絶縁層５５を介在させることによって、当該領域におけるショットキー障壁は、嵩上げされる。換言すると、キャパシタ用ＳＢＤ５のアノード電極５３と半導体層５１の接触領域に形成されるショットキー障壁は、整流用ＳＢＤ１のアノード電極１３と半導体層１１の接触領域に形成されるショットキー障壁よりも高くなる。尚、かかるキャパシタ用ＳＢＤ５は、薄膜の絶縁層５５を介在させることから、「ＭＩＳショットキーバリアダイオード」とも称される。
【０１１５】
加えて、ＳｉＯ２又はＳｉ３Ｎ４で形成した絶縁層５５は、活性層５１ｂとの界面において、界面準位を形成することが知られている。つまり、ＳｉＯ２又はＳｉ３Ｎ４で形成した絶縁層５５は、当該界面準位に帯電する負電荷によって、活性層５１ｂのフェルミ準位を上昇させ、ショットキー障壁を更に上昇させることができる。
【０１１６】
このように、アノード電極５３と活性層５１ｂとの間に薄膜の絶縁層５５を介在させることによって、キャパシタ用ＳＢＤ５におけるリーク電流をより低減することが可能である。尚、リーク電流を低減する観点からは、第３の実施形態の低濃度層５１ｃよりも、本実施形態に係る絶縁層５５の方がより好適である。
【０１１７】
以上のように、本実施形態に係る半導体装置Ｕによれば、キャパシタ用ＳＢＤ５における電力損失を低減することができる。これによって、半導体装置Ｕが整流動作をする際の電力変換の変換効率の低減をより確実に防止できる。
【０１１８】
これらの作成法は、実施形態３と同様であり、半導体結晶の代わりに絶縁物を選択的に除去する。
【０１１９】
（第４の実施形態の変形例）
第４の実施形態に係るＳｉＯ２又はＳｉ３Ｎ４で形成した絶縁層５５に代えて、イオン注入によって形成した活性層５１ｂを絶縁化（半絶縁化を含む。以下同じ。）した絶縁層５５を用いてもよい。
【０１２０】
本変形例に係る絶縁層５５は、例えば、半導体層５１（例えば、ＧａＮ）に対して、フッ素イオン、酸素イオン、又はボロンイオン等をイオン注入することによって形成することができる。又、イオン注入に代えて、重金属の注入等によっても、絶縁層５５を形成することができる。
【０１２１】
この場合には、フォトレジストをマスクにして選択的にイオン注入を行う。イオン注入は必要な高温活性化処理の温度により、高温処理であるオーミック電極アニールの前に行うか後に行うかを選択する。
【０１２２】
（第５の実施形態）
以下、図１７を参照して、第５の実施形態に係る半導体装置Ｕについて、説明する。
【０１２３】
図１７は、本実施形態に係る半導体装置Ｕの構成の一例を示す図である。
【０１２４】
本実施形態に係る半導体装置Ｕは、基板Ｕａの主面上にアンテナＡを形成している点で、第１の実施形態に係る半導体装置Ｕと相違する。尚、図１７は、第１の実施形態の図２に対応する。
【０１２５】
本実施形態に係るアンテナＡとしては、例えば、ダイポールアンテナ等が用いられる。この種のアンテナＡは、ＧＨｚ帯域のマイクロ波を受電する用としては数ｍｍ程度のサイズとなるため、基板Ｕａの主面上に、上記した第１及び第２の整流用のダイオード１、２、並びにキャパシタ用ＳＢＤ５と共に、一体的に形成することが可能である。
【０１２６】
本実施形態に係る半導体装置Ｕによれば、ワイヤボンディングＬ１を介して高周波電力を入力する必要がなくなるため、当該ワイヤボンディングＬ１に起因して生ずる寄生インダクタンスを回避することができる。これによって、各端子Ｕ１、Ｕ２、Ｕ３の電位をより安定化させることが可能となり、第１及び第２の整流用ＳＢＤ１、２の整流動作をより安定化することができる。
【０１２７】
尚、本実施形態に係る半導体装置Ｕにおいては、入力用パッド電極７は不要であり、アンテナが高周波電力を受電する入力部を構成する。
【０１２８】
（その他の実施形態）
本発明は、上記実施形態に限らず、種々に変形態様が考えられる。
【０１２９】
上記実施形態では、本発明に係る半導体装置Ｕの構成の一例を種々に示した。但し、各実施形態で示した態様を種々に組み合わせたものを用いてもよいのは勿論である。
【０１３０】
図１８は、本発明に係る半導体装置Ｕを全波整流型のマイクロ波整流回路に適用した一例を示している。
【０１３１】
本発明に係る半導体装置Ｕは、ボルテージダブラ型のマイクロ波整流回路に限らず、図１８に示すような全波整流型のマイクロ波整流回路等にも適用できるのは勿論である。尚、図１８の半導体装置Ｕにおいては、上記した構成に加えて、第２の入力端子Ｕ１ａ、整流用のダイオード１ａ及び２ａが設けられている。半導体装置Ｕの第２の入力端子Ｕ１ａには、プリント基板Ｐ’上の第２の端子Ｐ１ａ及びワイヤボンディングＬ１ａを介して、アンテナＡ（図１８中では省略する）で受電した電力の負電圧成分が入力される。そして、整流用のダイオード１ａ及び２ａは、アンテナで受電した交流電力が、第２の整流用ダイオード２に対して逆バイアスのときに、整流動作を行う。尚、全波整流型のマイクロ波整流回路の構成及び動作は、周知の構成と同様であるため、ここでの詳細な説明は省略するが、当該全波整流型のマイクロ波整流回路においても、上記したキャパシタ用ＳＢＤ５を配設することによって、これらの整流用のダイオード１、２、１ａ及び２ａに安定した整流動作をさせることができる。
【０１３２】
又、上記実施形態では、半導体装置Ｕの一例として、プリント基板Ｐ上に搭載する態様を示したが、プリント基板Ｐ以外の他の回路基板に搭載されてもよいのは、勿論である。又、半導体装置Ｕをプリント基板Ｐ上に搭載する際にも、ワイヤボンディングに代えて、フリップチップボンディング等を用いてもよい。また交流入力は外部端子に接続せず、チップ内にアンテナを形成する場合もあり、その場合はアンテナへの配線が入力端子になる。
【０１３３】
又、上記実施形態では、半導体装置Ｕを適用する対象の一例として、レクテナ装置を示したが、コイル間での電磁誘導を利用した受電装置にも適用できるのは勿論である。
【０１３４】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【産業上の利用可能性】
【０１３５】
本開示に係る半導体装置によれば、安定した整流動作が可能となる。
【符号の説明】
【０１３６】
１  第１の整流用ＳＢＤ
２  第２の整流用ＳＢＤ
３  平滑化コンデンサ
４  負荷抵抗
５  キャパシタ用ＳＢＤ
６  ＧＮＤ接続用パッド電極
７  入力用パッド電極
８  出力用パッド電極
１１  半導体層
１１ａ  アクセス層
１１ｂ  活性層
１２  カソード電極
１３  アノード電極
１４  引き出し配線
２１  半導体層
２２  カソード電極
２３  アノード電極
２４  引き出し配線
５１  半導体層
５１ａ  アクセス層
５１ｂ  活性層
５１ｃ  低濃度層
５２  カソード電極
５３  アノード電極
５４  引き出し配線
５５  絶縁層
Ｕ  半導体装置
Ｕａ  基板
Ｕ１  入力端子
Ｕ２  ＧＮＤ端子
Ｕ３  出力端子
Ｌ１、 Ｌ２、 Ｌ３  ワイヤボンディング
Ｐ１、 Ｐ２、 Ｐ３  外部端子
Ｐ  プリント基板
Ａ  アンテナ
【図１】
2019029440.tif 000003
【図２】
2019029440.tif 000004
【図３】
2019029440.tif 000005
【図４】
2019029440.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【手続補正書】
【提出日】平成30年1月18日(2018.1.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
整流回路を構成する半導体装置であって、
主面上に、外部から交流電力を入力する入力部、外部に形成されたグラウンドと接続するグラウンド接続部、整流後の直流電力を外部に出力する出力部、及び半導体層を有する基板と、
前記半導体層の第１の領域において、カソード電極が前記入力部に接続され、アノード電極が前記グラウンド接続部に接続されるように形成された第１のショットキーバリアダイオードと、
前記半導体層の第２の領域において、カソード電極が前記出力部に接続され、アノード電極が前記入力部に接続されるように形成された第２のショットキーバリアダイオードと、
前記半導体層の第３の領域において、カソード電極が前記出力部に接続され、アノード電極が前記グラウンド接続部に接続されように形成された第３のショットキーバリアダイオードと、
を備え、
前記第１及び第２のショットキーバリアダイオードの前記アノード電極は、平面視でドット状の電極構造を呈し、前記第３のショットキーバリアダイオードの前記アノード電極は、平面視でフィンガー状の電極構造を呈する、
半導体装置。
【請求項２】
整流回路を構成する半導体装置であって、
主面上に、外部から交流電力を入力する入力部、外部に形成されたグラウンドと接続するグラウンド接続部、整流後の直流電力を外部に出力する出力部、及び半導体層を有する基板と、
前記半導体層の第１の領域において、カソード電極が前記入力部に接続され、アノード電極が前記グラウンド接続部に接続されるように形成された第１のショットキーバリアダイオードと、
前記半導体層の第２の領域において、カソード電極が前記出力部に接続され、アノード電極が前記入力部に接続されるように形成された第２のショットキーバリアダイオードと、
前記半導体層の第３の領域において、カソード電極が前記出力部に接続され、アノード電極が前記グラウンド接続部に接続されように形成された第３のショットキーバリアダイオードと、
を備え、
前記第３のショットキーバリアダイオードの前記アノード電極のショットキー接触金属の仕事関数は、前記第１及び第２のショットキーバリアダイオードのいずれの前記アノード電極のショットキー接触金属の仕事関数よりも大きい、
半導体装置。
【請求項３】
整流回路を構成する半導体装置であって、
主面上に、外部から交流電力を入力する入力部、外部に形成されたグラウンドと接続するグラウンド接続部、整流後の直流電力を外部に出力する出力部、及び半導体層を有する基板と、
前記半導体層の第１の領域において、カソード電極が前記入力部に接続され、アノード電極が前記グラウンド接続部に接続されるように形成された第１のショットキーバリアダイオードと、
前記半導体層の第２の領域において、カソード電極が前記出力部に接続され、アノード電極が前記入力部に接続されるように形成された第２のショットキーバリアダイオードと、
前記半導体層の第３の領域において、カソード電極が前記出力部に接続され、アノード電極が前記グラウンド接続部に接続されように形成された第３のショットキーバリアダイオードと、
を備え、
前記第３のショットキーバリアダイオードの前記アノード電極が接触する前記半導体層は、当該接触領域に、前記第１及び第２のショットキーバリアダイオードのいずれの前記アノード電極が接触する前記半導体層よりも、ドーピング濃度が低濃度の低濃度層を有する、
半導体装置。
【請求項４】
整流回路を構成する半導体装置であって、
主面上に、外部から交流電力を入力する入力部、外部に形成されたグラウンドと接続するグラウンド接続部、整流後の直流電力を外部に出力する出力部、及び半導体層を有する基板と、
前記半導体層の第１の領域において、カソード電極が前記入力部に接続され、アノード電極が前記グラウンド接続部に接続されるように形成された第１のショットキーバリアダイオードと、
前記半導体層の第２の領域において、カソード電極が前記出力部に接続され、アノード電極が前記入力部に接続されるように形成された第２のショットキーバリアダイオードと、
前記半導体層の第３の領域において、カソード電極が前記出力部に接続され、アノード電極が前記グラウンド接続部に接続されように形成された第３のショットキーバリアダイオードと、
を備え、
前記第３のショットキーバリアダイオードの前記アノード電極が接触する前記半導体層は、当該接触領域に、前記第１及び第２のショットキーバリアダイオードの前記アノード電極が接触する前記半導体層とは逆導電型にドーピングされた逆導電型層を有する、
半導体装置。
【請求項５】
整流回路を構成する半導体装置であって、
主面上に、外部から交流電力を入力する入力部、外部に形成されたグラウンドと接続するグラウンド接続部、整流後の直流電力を外部に出力する出力部、及び半導体層を有する基板と、
前記半導体層の第１の領域において、カソード電極が前記入力部に接続され、アノード電極が前記グラウンド接続部に接続されるように形成された第１のショットキーバリアダイオードと、
前記半導体層の第２の領域において、カソード電極が前記出力部に接続され、アノード電極が前記入力部に接続されるように形成された第２のショットキーバリアダイオードと、
前記半導体層の第３の領域において、カソード電極が前記出力部に接続され、アノード電極が前記グラウンド接続部に接続されように形成された第３のショットキーバリアダイオードと、
を備え、
前記第３のショットキーバリアダイオードの前記アノード電極が接触する前記半導体層は、当該接触領域に、前記第１及び第２のショットキーバリアダイオードのいずれの前記アノード電極が接触する前記半導体層よりも、バンドギャップが広いワイドバンドギャップ半導体層を有する、
半導体装置。
【請求項６】
整流回路を構成する半導体装置であって、
主面上に、外部から交流電力を入力する入力部、外部に形成されたグラウンドと接続するグラウンド接続部、整流後の直流電力を外部に出力する出力部、及び半導体層を有する基板と、
前記半導体層の第１の領域において、カソード電極が前記入力部に接続され、アノード電極が前記グラウンド接続部に接続されるように形成された第１のショットキーバリアダイオードと、
前記半導体層の第２の領域において、カソード電極が前記出力部に接続され、アノード電極が前記入力部に接続されるように形成された第２のショットキーバリアダイオードと、
前記半導体層の第３の領域において、カソード電極が前記出力部に接続され、アノード電極が前記グラウンド接続部に接続されように形成された第３のショットキーバリアダイオードと、
を備え、
前記第３のショットキーバリアダイオードは、前記アノード電極が前記半導体層に接触する接触領域に、薄膜状の絶縁層を有する、
半導体装置。
【請求項７】
整流回路を構成する半導体装置であって、
主面上に、外部から交流電力を入力する入力部、外部に形成されたグラウンドと接続するグラウンド接続部、整流後の直流電力を外部に出力する出力部、及び半導体層を有する基板と、
前記半導体層の第１の領域において、カソード電極が前記入力部に接続され、アノード電極が前記グラウンド接続部に接続されるように形成された第１のショットキーバリアダイオードと、
前記半導体層の第２の領域において、カソード電極が前記出力部に接続され、アノード電極が前記入力部に接続されるように形成された第２のショットキーバリアダイオードと、
前記半導体層の第３の領域において、カソード電極が前記出力部に接続され、アノード電極が前記グラウンド接続部に接続されように形成された第３のショットキーバリアダイオードと、
を備え、
前記第３のショットキーバリアダイオードの前記アノード電極の面積は、平面視で、前記第１及び第２のショットキーバリアダイオードのいずれの前記アノード電極の面積に比しても１０倍以上の面積を有する、
半導体装置。
【請求項８】
前記入力部は、前記基板の主面上に形成されたアンテナである、
請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記入力部は、ワイヤボンディングを介して前記基板の外部の回路基板と接続される入力用パッド電極である、
請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項１０】
前記グラウンド接続部及び前記出力部は、それぞれ、ワイヤボンディングを介して前記基板の外部の回路基板と接続されるグラウンド接続用パッド電極及び出力用パッド電極である、
請求項１乃至９のいずれか一項に記載の半導体装置。