(57)【要約】【課題】処理能力を向上する。【解決手段】実施形態によれば、半導体記憶装置は、半導体基板上方に絶縁層１０１を介在させて積層された複数の配線層１０３と、複数の配線層１０３を貫通する第１及び第２メモリピラーＭＰと、底面が複数の配線層にそれぞれ接する複数の第１プラグＣＣとを含む。複数の配線層１０３は、第１メモリピラーＭＰが複数の配線層１０３を貫通する第１アレイ領域と、第２メモリピラーが複数の配線層１０３を貫通する第２アレイ領域と、複数の第１プラグＣＣとそれぞれ接続される複数の引き出し部を有する接続領域とを含む。第１方向に沿って第１アレイ領域、接続領域、及び第２アレイ領域が順に配置される。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板上方に第１絶縁層を介在させて積層された複数の配線層と、
前記複数の配線層を貫通する第１及び第２メモリピラーと、
底面が前記複数の配線層にそれぞれ接する複数の第１プラグと、
を備え、前記複数の配線層は、
前記第１メモリピラーが前記複数の配線層を貫通する第１アレイ領域と、
前記第２メモリピラーが前記複数の配線層を貫通する第２アレイ領域と、
前記複数の第１プラグとそれぞれ接続される複数の引き出し部を有する接続領域と
を含み、第１方向に沿って前記第１アレイ領域、前記接続領域、及び前記第２アレイ領域が順に配置される半導体記憶装置。
【請求項２】
前記複数の引き出し部は、前記第１方向に沿って階段状に配置される請求項１記載の半導体記憶装置。
【請求項３】
前記複数の引き出し部の少なくとも一部は、２段差の階段状となるように配置される請求項２記載の半導体記憶装置。
【請求項４】
前記複数の引き出し部は、前記第１方向に沿って２列の階段状に配置される請求項１記載の半導体記憶装置。
【請求項５】
前記複数の配線層を貫通し、上面が前記複数の第１プラグとそれぞれ電気的に接続される複数の第２プラグを更に備え、
前記複数の第２プラグは前記接続領域に設けられる請求項１乃至４のいずれか一項記載の半導体記憶装置。
【請求項６】
前記複数の配線層のうち最上層に位置する配線層は、前記接続領域において、前記第１メモリピラーに接する第１配線部と、前記第２メモリピラーに接する第２配線部とに分離されている請求項１乃至５のいずれか一項記載の半導体記憶装置。
【請求項７】
前記第１及び第２メモリピラーは、半導体層と、前記半導体層の側面に順に設けられた第２絶縁層、電荷蓄積層、及び第３絶縁層とをそれぞれ含む請求項１乃至６のいずれか一項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２５８４５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
処理能力を向上できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、半導体基板上方に第１絶縁層を介在させて積層された複数の配線層と、複数の配線層を貫通する第１及び第２メモリピラーと、底面が複数の配線層にそれぞれ接する複数の第１プラグとを含む。複数の配線層は、第１メモリピラーが複数の配線層を貫通する第１アレイ領域と、第２メモリピラーが複数の配線層を貫通する第２アレイ領域と、複数の第１プラグとそれぞれ接続される複数の引き出し部を有する接続領域とを含む。第１方向に沿って第１アレイ領域、接続領域、及び第２アレイ領域が順に配置される。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体記憶装置のブロック図である。
【図２】図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
【図３】図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図である。
【図４】図４は、図３のＡ１−Ａ２線に沿った断面図である。
【図５】図５は、図３のＢ１−Ｂ２線に沿った断面図である。
【図６】図６は、図３のＣ１−Ｃ２線に沿った断面図である。
【図７】図７は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段部の製造工程を示す図である。
【図８】図８は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段部の製造工程を示す図である。
【図９】図９は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段部の製造工程を示す図である。
【図１０】図１０は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段部の製造工程を示す図である。
【図１１】図１１は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段部の製造工程を示す図である。
【図１２】図１２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段部の製造工程を示す図である。
【図１３】図１３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段部の製造工程を示す図である。
【図１４】図１４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段部の製造工程を示す図である。
【図１５】図１５は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段部の製造工程を示す図である。
【図１６】図１６は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段部の製造工程を示す図である。
【図１７】図１７は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段部の製造工程を示す図である。
【図１８】図１８は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段部の製造工程を示す図である。
【図１９】図１９は、比較例のメモリセルアレイと第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図２０】図２０は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図である。
【図２１】図２１は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段部の製造工程を示す図である。
【図２２】図２２は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段部の製造工程を示す図である。
【図２３】図２３は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段部の製造工程を示す図である。
【図２４】図２４は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段部の製造工程を示す図である。
【図２５】図２５は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段部の製造工程を示す図である。
【図２６】図２６は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段部の製造工程を示す図である。
【図２７】図２７は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段部の製造工程を示す図である。
【図２８】図２８１は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段部の製造工程を示す図である。
【図２９】図２９は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段部の製造工程を示す図である。
【図３０】図３０は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段部の製造工程を示す図である。
【図３１】図３１は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段部の製造工程を示す図である。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１  構成
１．１．１  半導体記憶装置の全体構成
まず、半導体記憶装置の全体構成について、図１を用いて説明する。図１は、半導体記憶装置の基本的な全体構成を示すブロック図の一例である。なお、図１の例では、各ブロックの接続の一部を矢印線により示しているが、各ブロック間の接続はこれに限定されない。
【００１０】
図１に示すように、ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、ロウデコーダ１１、ドライバ回路１２、センスアンプ１３、及び電圧発生回路１４を備える。
【００１１】
メモリセルアレイ１０は、不揮発性のメモリセルトランジスタの集合である複数（本実施形態では４個）のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）を備えている。ブロックＢＬＫの各々は、メモリセルトランジスタが直列接続されたＮＡＮＤストリングＮＳの集合である複数（本実施形態では４個）のストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を備えている。なお、メモリセルアレイ１０内のブロックＢＬＫの個数及びブロックＢＬＫ内のストリングユニットＳＵの個数は任意である。
【００１２】
ロウデコーダ１１は、図示せぬブロックデコーダ及びフックアップ回路を含む。ブロックデコーダは、ロウアドレスをデコードし、そのデコード結果に基づき、対応するブロックＢＬＫのロウ方向を選択する。ロウデコーダ１１は、フックアップ回路を介して各ブロックＢＬＫのワード線及び選択ゲート線と接続される。
【００１３】
ドライバ回路１２は、データの書き込み動作、読み出し動作、及び消去動作に必要な電圧を、ロウデコーダ１１に供給する。この電圧が、ロウデコーダ１１を介して、対応するワード線及び選択ゲート線に印加される。
【００１４】
センスアンプ１３は、データの読み出し動作時には、メモリセルトランジスタから読み出したデータをセンスする。またデータの書き込み時には、書き込みデータをメモリセルトランジスタに転送する。
【００１５】
電圧発生回路１４は、データの書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生し、ドライバ回路１２及びセンスアンプ１３等に供給する。
【００１６】
１．１．２  メモリセルアレイの構成  
次に、メモリセルアレイ１０の構成について、図２を用いて説明する。図２の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの構成も同じである。
【００１７】
図２に示すように、ブロックＢＬＫ０は、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含む。そして、各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。
【００１８】
なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。また、メモリセルトランジスタＭＴの個数は８個に限らず、１６個や３２個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。更に、選択トランジスタＳＴ１及びＳＴ２の個数は、任意であり、それぞれ１個以上あればよい。
【００１９】
８個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。より具体的には、メモリセルトランジスタＭＴ０〜ＭＴ７は、その電流経路が直列に接続される。そしてメモリセルトランジスタＭＴ７のドレインは、選択トランジスタＳＴ１のソースに接続され、メモリセルトランジスタＭＴ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。
【００２０】
ストリングユニットＳＵ０〜ＳＵ３内にある選択トランジスタＳＴ１のゲートは、ストリングユニットＳＵ毎に、異なる選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。より具体的には、例えば、ストリングユニットＳＵ０内にある複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続される。
【００２１】
ストリングユニットＳＵ０〜ＳＵ３内にある選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。すなわち、同一ブロックＢＬＫ内にある複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。なお、ストリングユニットＳＵ０〜ＳＵ３にある選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵ毎に、異なる選択ゲート線ＳＧＳ０〜ＳＧＳ３に接続されても良い。
【００２２】
同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれがワード線ＷＬ０〜ＷＬ７に共通に接続される。より具体的には、例えば、ブロックＢＬＫ０内にある複数のメモリセルトランジスタＭＴ０の制御ゲートは、ワード線ＷＬ０に共通に接続される。
【００２３】
ストリングユニットＳＵ内にある複数の選択トランジスタＳＴ１のドレインは、それぞれが異なるビット線ＢＬ（ＢＬ０〜ＢＬ（ｎ−１）、但しｎは２以上の自然数）に接続される。すなわち、ストリングユニットＳＵ内にある複数のＮＡＮＤストリングＮＳは、それぞれが異なるビット線ＢＬに接続される。また、ビット線ＢＬは、各ブロックＢＬＫにあるストリングユニットＳＵ０〜ＳＵ３にそれぞれ含まれる１つのＮＡＮＤストリングＮＳを共通に接続する。
【００２４】
複数のブロックＢＬＫにある選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。
【００２５】
つまりストリングユニットＳＵは、それぞれが異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳの集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
【００２６】
なお、メモリセルアレイ１０の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ１０の構成については、例えば、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００２７】
１．１．３  メモリセルアレイの平面構成
次に、メモリセルアレイ１０の平面構成について、図３を用いて説明する。図３は、１つブロックＢＬＫにおけるストリングユニットＳＵ０〜ＳＵ４の平面図である。なお、図３の例では、層間絶縁膜が省略されている。
【００２８】
図３に示すように、本実施形態におけるメモリセルアレイ１０では、ストリングユニットＳＵ０及びＳＵ１において、ワード線ＷＬ及び選択ゲート線ＳＧＳが共有されている。そして、ストリングユニットＳＵ０の選択ゲート線ＳＧＤ０とストリングユニットＳＵ１の選択ゲート線ＳＧＤ１との間にはスリットＳＨＥが形成され、選択ゲート線ＳＧＤ０とＳＧＤ１とが分離されている。ストリングユニットＳＵ２及びＳＵ３も同様である。ストリングユニットＳＵ１とＳＵ２との間はスリットＳＬＴが形成され、それぞれの選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＷＬが分離されている。
【００２９】
メモリセルアレイ１０は、２つのアレイ部、階段部、及び２つのダミー階段部により構成されている。より具体的には、半導体基板に平行な第１方向Ｄ１に沿って、メモリセルアレイ１０の一端から他端に向かって、ダミー階段部、アレイ部、階段部、アレイ部、及びダミー階段部が順に配置され、階段部がメモリセルアレイ１０の中央に配置されている。すなわち、ワード線ＷＬには、第１方向Ｄ１に沿って、２つのアレイ部、階段部、及び２つのダミー階段部に対応する領域があり、２つのアレイ部の間に階段部が設けられている。
【００３０】
アレイ部には、ＮＡＮＤストリングＮＳに対応するメモリピラーＭＰが形成される。メモリピラーＭＰの構造の詳細については後述する。図３の例では、各ストリングユニットＳＵにおいて、複数のメモリピラーＭＰが第１方向Ｄ１に沿って１列に配置されている。例えば、半導体基板に平行であり且つ第１方向Ｄ１と直交する第２方向に沿って配置されている各ストリングユニットＳＵのメモリピラーＭＰの上端は、ビット線ＢＬにより共通に接続されている。
【００３１】
２つのアレイ部に対応する選択ゲート線ＳＧＤ０〜ＳＧＤ３は、階段部においてそれぞれ分離されている。従って、１つのストリングユニットＳＵにおいて、分離されたいずれかの選択ゲート線ＳＧＤを選択することにより、２つのアレイ部のいずれかが選択される。
【００３２】
なお、１つのストリングユニットＳＵにおけるメモリピラーＭＰの配列は任意に設定可能である。例えば、第１方向Ｄ１に沿って、２列並行に配置されても良く、４列の千鳥配置に配列されても良い。
【００３３】
階段部では、選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＷＬ０〜ＷＬ７に対応する複数の配線層が階段状に引き出されている（以下、引き出し部を「テラス」と呼ぶ）。すなわち、ワード線ＷＬ０〜ＷＬ７のテラスは、第１方向Ｄ１においてワード線ＷＬ０〜ＷＬ７に対応する配線層の中央に形成されている。各テラス上にはコンタクトプラグＣＣが形成されている。また、階段部には、メモリセルアレイ１０の下層に形成されたロウデコーダ１１（フックアップ回路）とコンタクトプラグＣＣとを接続するために、メモリセルアレイ１０を貫通するコンタクトプラグＣ４が形成されている。コンタクトプラグＣＣとコンタクトプラグＣ４の上端は配線層により接続されている。コンタクトプラグＣＣ及びＣ４は導電材料により構成され、例えばタングステン（Ｗ）または窒化チタン（ＴｉＮ）等の金属材料が用いられてもよい。
【００３４】
各ストリングユニットＳＵの選択ゲート線ＳＧＤは、第１方向Ｄ１において、階段部で２つに分離されており、分離された各選択ゲート線ＳＧＤに対応するコンタクトプラグＣＣ及びＣ４がそれぞれ第１方向Ｄ１に沿って配置されている。
【００３５】
ストリングユニットＳＵ０の階段部には、２つの選択ゲート線ＳＧＤ０の間にワード線ＷＬ７のテラスが配置されている。そして、このテラスを貫通するように、第１方向Ｄ１に沿って、ワード線ＷＬ６、ＷＬ４、ＷＬ２、及びＷＬ０、選択ゲート線ＳＧＳ、並びにワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７に対応するコンタクトプラグＣ４が順に配置されている。
【００３６】
ストリングユニットＳＵ１の階段部には、２つの選択ゲート線ＳＧＤ１の間に、第１方向Ｄ１に沿って、ワード線ＷＬ６、ＷＬ４、ＷＬ２、及びＷＬ０、選択ゲート線ＳＧＳ、並びにワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７のテラスが順に配置されている。すなわち、ストリングユニットＳＵ０及びＳＵ１に対応するワード線ＷＬ０〜ＷＬ７のテラスが第１方向Ｄ１に沿って一列に並んで配置されている。そして、それぞれのテラス上にはコンタクトプラグＣＣが配置されている。すなわち、第１方向Ｄ１に沿って、ワード線ＷＬ６、ＷＬ４、ＷＬ２、及びＷＬ０、選択ゲート線ＳＧＳ、並びにワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７に対応するコンタクトプラグＣＣが順に配置されている。
【００３７】
ストリングユニットＳＵ２及びＳＵ３の階段部は、スリットＳＬＴを挟んでストリングユニットＳＵ０及びＳＵ１の階段部と対称になるように、テラス並びにコンタクトプラグＣＣ及びＣ４が配置されている。
【００３８】
より具体的には、ストリングユニットＳＵ２の階段部には、２つの選択ゲート線ＳＧＤ２の間に、第１方向Ｄ１に沿って、ワード線ＷＬ６、ＷＬ４、ＷＬ２、及びＷＬ０、選択ゲート線ＳＧＳ、並びにワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７のテラスが順に配置されている。そして、それぞれのテラス上にはコンタクトプラグＣＣが配置されている。
【００３９】
ストリングユニットＳＵ３の階段部には、２つの選択ゲート線ＳＧＤ３の間にワード線ＷＬ７のテラスが配置されている。そして、このテラスを貫通するように、第１方向Ｄ１に沿って、ワード線ＷＬ６、ＷＬ４、ＷＬ２、及びＷＬ０、選択ゲート線ＳＧＳ、並びにワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７に対応するコンタクトプラグＣ４が順に配置されている。
【００４０】
なお、ストリングユニットＳＵ０の階段部に選択ゲート線ＳＧＳ及びワード線ＷＬのテラス及びコンタクトプラグＣＣが形成され、ストリングユニットＳＵ１の階段部に選択ゲート線ＳＧＳ及びワード線ＷＬに対応するコンタクトプラグＣ４が形成されてもよい。ストリングユニットＳＵ２及びＳＵ３の階段部も同様である。更には、第１方向におけるテラスの配置は任意に設定可能である。
【００４１】
また、階段部には、選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＷＬ０〜ＷＬ７に対応する複数の配線層を貫通する複数のダミーピラーＨＲが複数設けられている。ダミーピラーの配置は任意である。ダミーピラーＨＲは、側面及び底面に絶縁層が形成されており、他の配線とは電気的に接続されない。ダミーピラーＨＲは、選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＷＬに対応する空隙を例えばタングステン（Ｗ）等の金属で埋め込む際、空隙となった選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＷＬの間の層間絶縁膜を支える柱として機能する。
【００４２】
ダミー階段部は、階段部を形成する過程において形成される。第１方向Ｄ１におけるダミー階段部の幅は、階段部の幅よりも狭い。ダミー階段部には、メモリピラーＭＰ並びにコンタクトプラグＣＣ及びＣ４等は形成されない。なお、ダミー階段部は形成されなくても良い。
【００４３】
１．１．４  メモリセルアレイの断面構成
次に、メモリセルアレイ１０の断面構成について、図４〜図６を用いて説明する。図４は、図３に示したＡ１−Ａ２線に沿ったメモリセルアレイ１０の断面図である。図５は、図３に示したＢ１−Ｂ２線に沿ったメモリセルアレイ１０の断面図である。図６は、図３に示したＣ１−Ｃ２線に沿ったメモリセルアレイ１０の断面図である。なお、説明を簡略化するために、図４及び図５の例では、メモリセルアレイ１０の下層に設けられた回路をブロックで示し、メモリピラーＭＰ並びにコンタクトプラグＣＣ及びＣ４上の配線層は省略している。また、図６の例では、メモリセルアレイ１０の下方に配置された回路が省略されている
図４に示すように、半導体基板１００上には、例えば、ロウデコーダ１１及びセンスアンプ１３等の回路が形成されており、絶縁層１０１を介して、それら回路の上方にメモリセルアレイ１０が形成されている。絶縁層１０１には、例えば、シリコン酸化膜（ＳｉＯ２）が用いられる。なお、メモリセルアレイ１０の下方に配置される回路は、ロウデコーダ１１及びセンスアンプ１３に限定されない。より具体的には、メモリセルアレイ１０の領域では、絶縁層１０１上にソース線ＳＬとして機能する配線層１０２が形成され、更にその上に配線層間に絶縁層１０１を介在させて、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤとして機能する１０層の配線層１０３が積層されている。配線層１０２及び１０３は導電材料により構成され、例えばＷまたはＴｉＮ等の金属材料が用いられてもよい。
【００４４】
メモリセルアレイ１０のアレイ部では、１０層の配線層１０３を貫通し、底面が配線層１０２に接するメモリピラーＭＰが形成されている。
【００４５】
ストリングユニットＳＵ１の階段部では、選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＷＬ０〜ＷＬ７のテラスが形成されている。より具体的には、第１方向Ｄ１に沿って、選択ゲート線ＳＧＤ１のテラスが形成され、次に偶数ワード線ＷＬ６、ＷＬ４、ＷＬ２及び、ＷＬ０のテラスが２段ステップの階段状に順に形成され、次に選択ゲート線ＳＧＳのテラスが形成され、次に奇数ワード線ＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７のテラスが２段ステップの階段状に順に形成され、更に選択ゲート線ＳＧＤ１のテラスが形成されている。
【００４６】
それぞれのテラス上には、コンタクトプラグＣＣが形成されている。また、選択ゲート線ＳＧＤ１に対応するコンタクトプラグＣＣが１０層の配線層１０３及び配線層１０２を貫通してロウデコーダ１１に接続されるように形成されている。図４の例では、第１方向Ｄ１に沿って、選択ゲート線ＳＧＤ１に対応するコンタクトプラグＣ４と、選択ゲート線ＳＧＤ１、ワード線ＷＬ６、ＷＬ４、ＷＬ２、及びＷＬ０、選択ゲート線ＳＧＳ、ワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７、並びに選択ゲート線ＳＧＤ１に対応する１１個のコンタクトプラグＣＣと、選択ゲート線ＳＧＤ１に対応するコンタクトプラグＣ４とが順に配置されている。
【００４７】
図５に示すように、ストリングユニットＳＵ０の階段部では、選択ゲート線ＳＧＤ０及びワード線ＷＬ７のテラスが形成されている。ワード線ＷＬ７のテラスでは、選択ゲート線ＳＧＳ及びワード線ＷＬ０〜ＷＬ７に対応するコンタクトプラグＣ４が、選択ゲート線ＳＧＳ及びワード線ＷＬ０〜ＷＬ７に対応する９層の配線層１０３並びに配線層１０２を貫通してロウデコーダ１１に接続されるように形成されている。選択ゲート線ＳＧＤ０のテラス上にコンタクトプラグＣＣが形成される。また、選択ゲート線ＳＧＤ０に対応するコンタクトプラグＣ４が１０層の配線層１０３及び配線層１０２を貫通してロウデコーダ１１に接続されるように形成されている。図５の例では、第１方向Ｄ１に沿って、選択ゲート線ＳＧＤ０に対応するコンタクトプラグＣ４及びＣＣと、ワード線ＷＬ６、ＷＬ４、ＷＬ２、及びＷＬ０、選択ゲート線ＳＧＳ、ワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７に対応する９個のコンタクトプラグＣ４と、選択ゲート線ＳＧＤ０に対応するコンタクトプラグＣＣ及びＣ４とが順に配置されている。
【００４８】
次にメモリピラーＭＰの断面構造の詳細について説明する。
【００４９】
図６に示すように、ソース線ＳＬとして機能する配線層１０２は、ストリングユニットＳＵ０〜ＳＵ３で共通である。スリットＳＬＴは、ストリングユニットＳＵ１とＳＵ２との間に形成され、第１方向Ｄ１に沿って延び、１０層の配線層１０３を分離する。なお、図示せぬブロックＢＬＫ間にもスリットＳＬＴは形成される。スリットＳＨＥは、ストリングユニットＳＵ０とＳＵ１との間、及びストリングユニットＳＵ２とＳＵ３との間に形成される。ストリングユニットＳＵ０とＳＵ１との間に形成されたスリットＳＨＥは、選択ゲート線ＳＧＤ０とＳＧＤ１とを分離する。ストリングユニットＳＵ２とＳＵ３との間に形成されたスリットＳＨＥは、選択ゲート線ＳＧＤ２とＳＧＤ３とを分離する。
【００５０】
半導体基板１００上には、図示せぬセンスアンプ１３等の回路を介して絶縁層１０１が形成され、その上にソース線ＳＬとして機能する配線層１０２が形成されている。
【００５１】
配線層１０２上には、それぞれの配線層間に絶縁層１０１を介在させて、下層から選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤとして機能する１０層の配線層１０３が形成される。
【００５２】
メモリピラーＭＰは、ブロック絶縁膜１０７、電荷蓄積層１０６、トンネル絶縁膜１０５、及び半導体層１０４を含む。そして、メモリピラーＭＰとワード線ＷＬ０〜ＷＬ７とにより、メモリセルトランジスタＭＴ０〜ＭＴ７が構成される。同様に、メモリピラーＭＰと選択ゲート線ＳＧＤ及びＳＧＳとにより、選択トランジスタＳＴ１及びＳＴ２が構成される。
【００５３】
より具体的には、メモリピラーＭＰを形成するために１０層の配線層１０３及び絶縁層１０１を貫通して、配線層１０２に達するようにメモリホールが形成されている。メモリホールの側面にはブロック絶縁膜１０７、電荷蓄積層１０６、及びトンネル絶縁膜１０５が順次形成されている。メモリホールの内部は半導体層１０４により埋め込まれている。半導体層１０４は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のチャネルが形成される領域である。ブロック絶縁膜１０７及びトンネル絶縁膜１０５には、例えば、ＳｉＯ２が用いられる。電荷蓄積層１０６には、例えば、ＳｉＮが用いられる。なお、電荷蓄積層１０６は周りを絶縁材料で囲まれた導電材料としてフローティングゲート構造としてもよい。半導体層１０４には、例えば多結晶シリコンが用いられる。
【００５４】
メモリピラーＭＰ上には、上層の配線と接続するためのコンタクトプラグ１０９が形成されている。コンタクトプラグ１０９は、導電材料により形成され、例えばＷまたはＴｉＮ等の金属材料が用いられてもよく、リン（Ｐ）等がドープされたＳｉが用いられてもよい。
【００５５】
コンタクトプラグ１０９上には、ビット線ＢＬとして機能する配線層１１０が形成される。配線層１１０は導電材料により形成され、例えばＷまたはＴｉＮ等の金属材料が用いられてもよい。
【００５６】
１．２  階段部の形成方法
次に、階段部の形成方法について、図７〜図１８を用いて説明する。図７〜図１８は、図３の領域ＲＡ、すなわち１つのブロックＢＬＫに対応する階段部の平面、Ａ１−Ａ２線に沿った断面（以下、「Ａ１−Ａ２断面」と呼ぶ）、及びＢ１−Ｂ２線に沿った断面（以下、「Ｂ１−Ｂ２断面」と呼ぶ）をそれぞれ示している。本実施形態では、配線層１０３に相当する構造を犠牲層１２０で形成した後、犠牲層１２０を除去してから導電材料で埋め込んで配線層１０３を形成する方法（以下、「埋め戻し」と呼ぶ）について説明する。以下では、犠牲層１２０としてシリコン窒化膜（ＳｉＮ）を用い、導電材料としてＴｉＮ及びＷの積層膜を用いる場合について説明する。ＴｉＮは、Ｗを成膜する際、例えばＷと下地のＳｉとの反応を防止するためのバリア層、あるいはＷの密着性を向上させるための密着層として機能を有する。なお、犠牲層１２０は、ＳｉＮに限定されない。例えばシリコン酸窒化膜（ＳｉＯＮ）でもよく、絶縁層１０１（例えばＳｉＯ２）とウエットエッチングの選択比が十分に得られる材料であればよい。また、配線層１０３の導電材料はＴｉＮとＷとの積層膜に限定されない。なお、図７〜図１８の例では、説明を簡略化するため、配線層１０２及びダミーピラーＨＲは省略されている。
【００５７】
図７に示すように、図示せぬ配線層１０２上に、層間に絶縁層１０１を介在させて、配線層１０３に対応する１０層の犠牲層１２０を積層し、最上層の犠牲層１２０上に更に絶縁層１０１を形成する。
【００５８】
図８に示すように、次に、ワード線ＷＬ０〜ＷＬ７及び選択ゲート線ＳＧＳのテラス、ストリングユニットＳＵ０とＳＵ１との間のスリットＳＨＥ、及びストリングユニットＳＵ２とＳＵ３との間のスリットＳＨＥに対応する領域において、最上層の犠牲層１２０を加工する。そして、絶縁層１０１より、犠牲層１２０を除去した部分を埋め込む。これにより、Ａ１−Ａ２断面及びＢ１−Ｂ２断面に示す領域の一部において、最上層の犠牲層１２０が除去されている。
【００５９】
図９に示すように、次に、ストリングユニットＳＵ０及びＳＵ３の階段部に保護層１２１を形成する。保護層１２１は、階段部を加工する際のマスクとしての機能を有する。以下では、保護層１２１として多結晶Ｓｉを用いる場合について説明する。なお、保護層１２１は、多結晶Ｓｉに限定されない。絶縁層１０１及び犠牲層１２０とドライエッチングの選択比が十分に得られる材料であれば良い。
【００６０】
図１０に示すように、次に、リソグラフィ技術を用いて、選択ゲート線ＳＧＳのテラス領域を加工するためのレジストパターン１２２を形成する。そして、絶縁層１０１及び犠牲層１２０をそれぞれ１層ずつ加工する。これにより、Ａ１−Ａ２断面に示す選択ゲート線ＳＧＳのテラス領域では、最上層から２層分の犠牲層１２０が除去されている。また、ワード線ＷＬ０〜ＷＬ７のテラス領域では、最上層の犠牲層１２０が除去されている。このとき、Ｂ１−Ｂ２断面に示す領域では、保護層１２１により上層が保護されているため、絶縁層１０１及び犠牲層１２０は加工されない。
【００６１】
図１１に示すように、次に、偶数ワード線ＷＬ６、ＷＬ４、ＷＬ２、及びＷＬ０、並びに選択ゲート線ＳＧＳのテラス領域を加工するためのレジストパターン１２２を形成する。そして、絶縁層１０１及び犠牲層１２０をそれぞれ１層ずつ加工する。これにより、Ａ１−Ａ２断面に示す偶数ワード線ＷＬ６、ＷＬ４、ＷＬ２、及びＷＬ０のテラス領域では、最上層から２層分の犠牲層１２０が除去されている。選択ゲート線ＳＧＳのテラス領域では、最上層から３層分の犠牲層１２０が除去されている。また、奇数ワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７のテラス領域では、最上層から１層分の犠牲層１２０が除去されている。このとき、Ｂ１−Ｂ２断面に示す領域では、保護層１２１により上層が保護されているため、絶縁層１０１及び犠牲層１２０は加工されない。
【００６２】
図１２に示すように、次に、ワード線ＷＬ０、選択ゲート線ＳＧＳ、及びワード線ＷＬ１のテラス領域を加工するためのレジストパターン１２２を形成する。そして、絶縁層１０１及び犠牲層１２０をそれぞれ２層ずつ加工する。これにより、Ａ１−Ａ２断面に示すワード線ＷＬ０のテラス領域では、最上層から４層分の犠牲層１２０が除去されている。選択ゲート線ＳＧＳのテラス領域では、最上層から５層分の犠牲層１２０が除去されている。ワード線ＷＬ１のテラス領域では、最上層から３層分の犠牲層１２０が除去されている。また、ワード線ＷＬ６、ＷＬ４、及びＷＬ２のテラス領域では、最上層から２層分の犠牲層１２０が除去され、ワード線ＷＬ３、ＷＬ５、及びＷＬ７のテラス領域では、最上層から１層分の犠牲層１２０が除去されている。このとき、Ｂ１−Ｂ２断面に示す領域では、保護層１２１により上層が保護されているため、絶縁層１０１及び犠牲層１２０は加工されない。
【００６３】
図１３に示すように、次に、ワード線ＷＬ２及びＷＬ０、選択ゲート線ＳＧＳ、並びにワード線ＷＬ１及びＷＬ３のテラス領域を加工するためのレジストパターン１２２を形成する。そして、絶縁層１０１及び犠牲層１２０をそれぞれ２層ずつ加工する。これにより、Ａ１−Ａ２断面に示すワード線ＷＬ２のテラス領域では、最上層から４層分の犠牲層１２０が除去されている。ワード線ＷＬ０のテラス領域では、最上層から６層分の犠牲層１２０が除去されている。選択ゲート線ＳＧＳのテラス領域では、最上層から７層分の犠牲層１２０が除去されている。ワード線ＷＬ１のテラス領域では、最上層から５層分の犠牲層１２０が除去されている。ワード線ＷＬ３のテラス領域では、最上層から３層分の犠牲層１２０が除去されている。また、ワード線ＷＬ６及びＷＬ４のテラス領域では、最上層から２層分の犠牲層１２０が除去され、ワード線ＷＬ５及びＷＬ７のテラス領域では、最上層から１層分の犠牲層１２０が除去されている。このとき、Ｂ１−Ｂ２断面に示す領域では、保護層１２１により上層が保護されているため、絶縁層１０１及び犠牲層１２０は加工されない。
【００６４】
図１４に示すように、次に、ワード線ＷＬ４、ＷＬ２、及びＷＬ０、選択ゲート線ＳＧＳ、並びにワード線ＷＬ１、ＷＬ３、及びＷＬ５のテラス領域を加工するためのレジストパターン１２２を形成する。そして、絶縁層１０１及び犠牲層１２０をそれぞれ２層ずつ加工する。これにより、Ａ１−Ａ２断面に示すワード線ＷＬ６のテラス領域では、最上層から２層分の犠牲層１２０が除去されている。ワード線ＷＬ４のテラス領域では、最上層から４層分の犠牲層１２０が除去されている。ワード線ＷＬ２のテラス領域では、最上層から６層分の犠牲層１２０が除去されている。ワード線ＷＬ０のテラス領域では、最上層から８層分の犠牲層１２０が除去されている。選択ゲート線ＳＧＳのテラス領域では、最上層から９層分の犠牲層１２０が除去されている。ワード線ＷＬ１のテラス領域では、最上層から７層分の犠牲層１２０が除去されている。ワード線ＷＬ３のテラス領域では、最上層から５層分の犠牲層１２０が除去されている。ワード線ＷＬ５のテラス領域では、最上層から３層分の犠牲層１２０が除去されている。また、ワード線ＷＬ７のテラス領域では、最上層から１層分の犠牲層１２０が除去されている。このとき、Ｂ１−Ｂ２断面に示す領域では、保護層１２１により上層が保護されているため、絶縁層１０１及び犠牲層１２０は加工されない。
【００６５】
図１５に示すように、次に、レジストパターン１２２及び保護層１２１を除去した後、ワード線ＷＬ０〜ＷＬ７及び選択ゲート線ＳＧＳのテラス領域を絶縁層１０１で埋め込んで、絶縁層１０１の表面を例えばＣＭＰ等により平坦化する。その後、例えばメモリピラーＭＰ及びダミーピラーＨＲが形成される。
【００６６】
図１６に示すように、次に、ワード線ＷＬ０〜ＷＬ７並びに選択ゲート線ＳＧＤ及びＳＧＳに対応するコンタクトプラグＣ４を形成する。
【００６７】
図１７に示すように、まず、スリットＳＬＴを加工して溝パターンを形成する。次に、犠牲層１２０をＷ及びＴｉＮにより埋め戻し、配線層１０３を形成する。より具体的には、犠牲層１２０がＳｉＮの場合、燐酸（Ｈ３ＰＯ４）を用いたウエットエッチングを行う。これにより、スリットＳＬＴの溝パターンから犠牲層１２０がエッチングされ、犠牲層１２０があった部分に空隙が形成される。次に、ＴｉＮ及びＷを順に成膜し、空隙を埋め込む。次に、スリットの側面及び底部、並びに絶縁層１０１上に形成されたＴｉＮ及びＷを除去して配線層１０３を形成した後、スリットＳＬＴの溝パターンをＳｉＯ２により埋め込む。
【００６８】
図１８に示すように、次に、ワード線ＷＬ０〜ＷＬ７並びに選択ゲート線ＳＧＤ及びＳＧＳのテラス上にコンタクトプラグＣＣを形成する。
【００６９】
１．３  本実施形態に係る効果
本実施形態に係る構成であれば、処理能力を向上できる。以下、本効果につき説明する。
【００７０】
三次元積層型ＮＡＮＤ型フラッシュメモリにおいては、ワード線ＷＬとして機能する複数の配線層が半導体基板上方に積層されている。積層された複数の配線層は、階段状に引き出されて、コンタクトプラグＣＣを介してロウデコーダ１１に接続される。このため、コンタクトプラグＣＣからメモリピラーＭＰまでの距離が長くなる、すなわち、ワード線ＷＬの配線長が長くなると、配線抵抗及び配線間容量の増加によりＲＣ遅延が大きくなる。
【００７１】
ワード線ＷＬの配線長の具体例について、図１９を用いて説明する。図１９の上段には、比較例として、階段部をメモリセルアレイの端部に設けた場合のメモリセルアレイの断面を示しており、図１９の下段には、本実施形態におけるメモリセルアレイの断面を示している。なお、図１９の例では、説明を簡略化するため、ソース線ＳＬ並びに選択ゲート線ＳＧＤ及びＳＧＳは省略して、複数のワード線ＷＬの一部として、ワード線ＷＬ４〜ＷＬ７を示している。
【００７２】
図１９に示すように、比較例としてメモリセルアレイの端部に階段部を設けた場合のコンタクトプラグＣＣからワード線ＷＬの端部までの配線長をＬとすると、本実施形態おｗ適用してメモリセルアレイの中央に階段部を設けた場合、コンタクトプラグＣＣからワード線ＷＬの端部までの配線長はＬ／２となり、配線抵抗及び配線間容量をほぼ半分にすることができる。従って、ＲＣを低減できる。
【００７３】
このように、本実施形態に係る構成であれば、階段部をメモリセルアレイ１０の中央、すなわち２つのアレイ部の間に設けることができる。これにより、ワード線ＷＬの端部に配置されているメモリピラーＭＰにおいては、ワード線ＷＬの抵抗値と配線間容量がほぼ半分となるため、ＲＣ遅延を低減できる。よって、ワード線ＷＬにおける信号の伝搬速度の遅延を低減でき、半導体記憶装置の処理能力を向上できる。
【００７４】
更に、ワード線ＷＬの配線長がほぼ１／２となるため、ワード線ＷＬにおける電圧降下を低減できる。従って、ワード線ＷＬの配線長に起因したワード線ＷＬの電圧ばらつきを低減でき、誤書き込み及び誤読み出しを低減できる。よって、半導体記憶装置の信頼性を向上できる。
【００７５】
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態とは異なるテラスの配置について説明する。以下では、第１実施形態と異なる点についてのみ説明する。
【００７６】
２．１  メモリセルアレイの平面構成
まず、メモリセルアレイ１０の平面構成について、図２０を用いて説明する。図２０は、１つのブロックＢＬＫにおけるストリングユニットＳＵ０〜ＳＵ４の平面図である。なお、図２０の例では、層間絶縁膜が省略されている。
【００７７】
図２０に示すように、本実施形態におけるメモリセルアレイ１０では、ストリングユニットＳＵ０〜ＳＵ４において、ワード線ＷＬ及び選択ゲート線ＳＧＳが共有されている。選択ゲート線ＳＧＤ０とＳＧＤ１とは、スリットＳＨＥにより分離されている。同様に、選択ゲート線ＳＧＤ２とＳＧＤ３は、スリットＳＨＥにより分離されている。また、選択ゲート線ＳＧＤ１とＳＧＤ２とは、スリットＳＨＥ及びスリットＳＬＴにより分離されている。すなわち、ストリングユニットＳＵ１とＳＵ２との間の一部にスリットＳＬＴが形成されている。従って、ストリングユニットＳＵ１とＳＵ２との間では、スリットＳＨＥが形成されている領域において、選択ゲート線ＳＧＳ並びにワード線ＷＬがつながっている。
【００７８】
メモリセルアレイ１０は、第１実施形態の図３と同様に、２つのアレイ部、階段部、及び２つのダミー階段部により構成されている。
【００７９】
本実施形態の階段部では、ワード線ＷＬ０〜ＷＬ７のテラスが、第１方向Ｄ１に沿って、２列並列に配置されている。
【００８０】
より具体的には、ストリングユニットＳＵ０の階段部には、選択ゲート線ＳＧＤ０に対応する２つのテラスの間にワード線ＷＬ７のテラスが形成されている。そして、第１方向Ｄ１に沿って、選択ゲート線ＳＧＤ０に対応するコンタクトプラグＣ４及びＣＣ、ワード線ＷＬ６、ＷＬ２、ＷＬ３、及びＷＬ７に対応するコンタクトプラグＣ４、並びに選択ゲート線ＳＧＤ０に対応するコンタクトプラグＣＣ及びＣ４が順に配置されている。
【００８１】
ストリングユニットＳＵ１の階段部には、選択ゲート線ＳＧＤ１に対応する２つのテラスの間に第１方向Ｄ１に沿ってワード線ＷＬ６、ＷＬ２、ＷＬ３、及びＷＬ７のテラスが形成されている。そして、第１方向Ｄ１に沿って、選択ゲート線ＳＧＤ１に対応するコンタクトプラグＣ４及びＣＣ、ワード線ＷＬ６、ＷＬ２、ＷＬ３、及びＷＬ７に対応するコンタクトプラグＣＣ、並びに選択ゲート線ＳＧＤ１に対応するコンタクトプラグＣＣ及びＣ４が順に配置されている。
【００８２】
ストリングユニットＳＵ２の階段部には、選択ゲート線ＳＧＤ２に対応する２つのテラスの間に第１方向Ｄ１に沿ってワード線ＷＬ４及びＷＬ０、選択ゲート線ＳＧＳ、並びにワード線ＷＬ１及びＷＬ５のテラスが形成されている。そして、第１方向Ｄ１に沿って、選択ゲート線ＳＧＤ２に対応するコンタクトプラグＣ４及びＣＣ、ワード線ＷＬ４及びＷＬ０、選択ゲート線ＳＧＳ、並びにワード線ＷＬ１及びＷＬ５に対応するコンタクトプラグＣＣ、並びに選択ゲート線ＳＧＤ２に対応するコンタクトプラグＣＣ及びＣ４が順に配置されている。
【００８３】
ストリングユニットＳＵ３の階段部には、選択ゲート線ＳＧＤ３に対応する２つのテラスの間にワード線ＷＬ７のテラスが形成されている。そして、第１方向Ｄ１に沿って、選択ゲート線ＳＧＤ３に対応するコンタクトプラグＣ４及びＣＣ、ワード線ＷＬ４及びＷＬ０、選択ゲート線ＳＧＳ、並びにワード線ＷＬ１及びＷＬ５に対応するコンタクトプラグＣ４、並びに選択ゲート線ＳＧＤ３に対応するコンタクトプラグＣＣ及びＣ４が順に配置されている。
【００８４】
なお、ストリングユニットＳＵ０〜ＳＵ３の階段部におけるテラス及びコンタクトプラグＣＣ及びＣ４の配置は、任意に設定可能である。
【００８５】
また、階段部には、選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＷＬ０〜ＷＬ７に対応する複数の配線層を貫通する複数のダミーピラーＨＲが複数設けられている。ダミーピラーの配置は任意である。
【００８６】
２．２  階段部の形成方法
次に、階段部の形成方法について、図２１〜図３１を用いて説明する。図２１〜図３１は、図２０の領域ＲＢ、すなわち１つのブロックＢＬＫに対応する階段部の平面、Ｄ１−Ｄ２線に沿った断面（以下、「Ｄ１−Ｄ２断面」と呼ぶ）、及びＥ１−Ｅ２線に沿った断面（以下、「Ｅ２−Ｅ２断面」と呼ぶ）をそれぞれ示している。なお、図２１〜図３１の例では、説明を簡略化するため、ソース線ＳＬとして機能する配線層１０２及びダミーピラーＨＲは領略されている。
【００８７】
図２１に示すように、図示せぬ配線層１０２上に、層間に絶縁層１０１を介在させて、配線層１０３に対応する１０層の犠牲層１２０を積層し、最上層の犠牲層１２０上に更に絶縁層１０１を形成する。
【００８８】
図２２に示すように、次に、ワード線ＷＬ０〜ＷＬ７及び選択ゲート線ＳＧＳのテラス、各ストリングユニットＳＵ間のスリットＳＨＥに対応する領域において、最上層の犠牲層１２０を加工する。本実施形態では、選択ゲート線ＳＧＤ０〜ＳＧＤ３に対応する最上層の犠牲層１２０をスリットＳＨＥにより分離する。そして、絶縁層１０１により、犠牲層１２０を除去した部分を埋め込む。これにより、Ｄ１−Ｄ２断面及びＥ１−Ｅ２断面に示す領域の一部において、最上層の犠牲層１２０が除去されている。その後、例えばメモリピラーＭＰ及びダミーピラーＨＲが形成される。
【００８９】
図２３に示すように、次に、ストリングユニットＳＵ０及びＳＵ３の階段部に保護層１２１を形成する。
【００９０】
図２４に示すように、次に、選択ゲート線ＳＧＳのテラス領域を加工するためのレジストパターン１２２を形成する。そして、絶縁層１０１及び犠牲層１２０をそれぞれ１層ずつ加工する。これにより、Ｅ１−Ｅ２断面に示す選択ゲート線ＳＧＳのテラス領域では、最上層から２層分の犠牲層１２０が除去されている。また、ワード線ＷＬ０〜ＷＬ７のテラス領域は、最上層の犠牲層１２０が除去されている。
【００９１】
図２５に示すように、次に、ワード線ＷＬ４及びＷＬ０、選択ゲート線ＳＧＳ、並びにワード線ＷＬ１及びＷＬ５のテラス領域を加工するためのレジストパターン１２２を形成する。そして、絶縁層１０１及び犠牲層１２０をそれぞれ２層ずつ加工する。これにより、Ｅ１−Ｅ２断面に示すワード線ＷＬ４、ＷＬ０、ＷＬ１、及びＷＬ５のテラス領域では、最上層から３層分の犠牲層１２０が除去され、選択ゲート線ＳＧＳのテラス領域では、最上層から４層分の犠牲層１２０が除去されている。また、Ｄ１−Ｄ２断面に示すワード線ＷＬ６、ＷＬ２、ＷＬ３、及びＷＬ７のテラス領域では、最上層から１層分の犠牲層１２０が除去されている。
【００９２】
図２６に示すように、次に、ワード線ＷＬ６、ＷＬ４、ＷＬ２、及びＷＬ０、並びに選択ゲート線ＳＧＳのテラス領域を加工するためのレジストパターン１２２を形成する。そして、絶縁層１０１及び犠牲層１２０をそれぞれ１層ずつ加工する。これによりＤ１−Ｄ２断面に示すワード線ＷＬ６及びＷＬ２のテラス領域では、最上層から２層分の犠牲層１２０が除去されている。また、ワード線ＷＬ３及びＷＬ７の領域では、最上層から１層分の犠牲層１２０が除去されている。Ｅ１−Ｅ２断面に示すワード線ＷＬ４及びＷＬ０のテラス領域では、最上層から４層分の犠牲層１２０が除去され、選択ゲート線ＳＧＳのテラス領域では、最上層から５層分の犠牲層１２０が除去されている。また、ワード線ＷＬ１及びＷＬ５のテラス領域では、３層分の犠牲層１２０が除去されている。
【００９３】
図２７に示すように、次に、ワード線ＷＬ０〜ＷＬ３、及び選択ゲート線ＳＧＳのテラス領域を加工するためのレジストパターン１２２を形成する。そして、絶縁層１０１及び犠牲層１２０をそれぞれ４層ずつ加工する。これにより、Ｄ１−Ｄ２断面に示すワード線ＷＬ２のテラス領域では、最上層から６層分の犠牲層１２０が除去され、ワード線ＷＬ３のテラス領域では、最上層から５層分の犠牲層１２０が除去されている。また、ワード線ＷＬ６のテラス領域では、最上層から２層分の犠牲層１２０が除去され、ワード線ＷＬ７のテラス領域では、最上層から１層分の犠牲層１２０が除去されている。Ｅ１−Ｅ２断面に示すワード線ＷＬ０のテラス領域では、最上層から８層分の犠牲層１２０が除去され、選択ゲート線ＳＧＳのテラス領域では、最上層から９層分の犠牲層１２０が除去され、ワード線ＷＬ１のテラス領域では、最上層から７層分の犠牲層１２０が除去されている。また、ワード線ＷＬ４のテラス領域では、最上層から４層分の犠牲層１２０が除去され、ワード線ＷＬ５のテラス領域では、最上層から３層分の犠牲層１２０が除去されている。
【００９４】
図２８に示すように、次に、レジストパターン１２２及び保護層１２１を除去した後、ワード線ＷＬ０〜ＷＬ７及び選択ゲート線ＳＧＳのテラス領域を絶縁層１０１で埋め込んで、絶縁層１０１の表面を例えばＣＭＰ等により平坦化する。
【００９５】
図２９に示すように、次に、ワード線ＷＬ０〜ＷＬ７並びに選択ゲート線ＳＧＤ及びＳＧＳに対応するコンタクトプラグＣ４を形成する。
【００９６】
図３０に示すように、まず、スリットＳＬＴを加工して溝パターンを形成する。次に、犠牲層１２０をＷ及びＴｉＮにより埋め戻す。次に、スリットの側面及び底部、並びに絶縁層１０１上に形成されたＴｉＮ及びＷを除去して配線層１０３を形成した後、スリットＳＬＴの溝パターンをＳｉＯ２により埋め込む。
【００９７】
図３１に示すように、次に、ワード線ＷＬ０〜ＷＬ７並びに選択ゲート線ＳＧＤ及びＳＧＳに対応するコンタクトプラグＣＣを形成する。
【００９８】
２．３  本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【００９９】
また、本実施形態に係る構成では、積層されたワード線ＷＬ０〜ＷＬ７のテラスが第１方向Ｄ１に沿って２列並列で配置されているため、第１方向Ｄ１における階段部の長さを短くできる。従って、チップ面積の増加を抑制できる。
【０１００】
３．変形例等
上記実施形態に係る半導体記憶装置は、半導体基板上方に第１絶縁層を介在させて積層された複数の配線層(103)と、複数の配線層を貫通する第１及び第２メモリピラー(MP)と、底面が複数の配線層にそれぞれ接する複数の第１プラグ(CC)とを含む。複数の配線層は、第１メモリピラーが複数の配線層を貫通する第１アレイ領域と、第２メモリピラーが複数の配線層を貫通する第２アレイ領域と、複数の第１プラグとそれぞれ接続される複数の引き出し部(テラス)を有する接続領域(階段部)とを含む。第１方向に沿って第１アレイ領域、接続領域、及び第２アレイ領域が順に配置される。
【０１０１】
上記実施形態を適用することにより、処理能力を向上できる半導体記憶装置を提供できる。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【０１０２】
例えば、上記実施形態における半導体記憶装置は、三次元積層型ＮＡＮＤ型フラッシュメモリに限定されない。ワード線が積層されたＲｅＲＡＭ等の三次元積層型のメモリに適用できる。
【０１０３】
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗素子等、他の何かを介在させて間接的に接続されている状態も含む。
【０１０４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０５】
１…ＮＡＮＤ型フラッシュメモリ、１０…メモリセルアレイ、１１…ロウデコーダ、１２…ドライバ回路、１３…センスアンプ、１４…電圧発生回路、１００…半導体基板、１０１…絶縁層、１０２、１０３、１１０…配線層、１０４…半導体層、１０５…トンネル絶縁膜、１０６…電荷蓄積層、１０７…ブロック絶縁膜、１０９…コンタクトプラグ、１２０…犠牲層、１２１…保護層、１２２…レジストパターン。
【図１】
2019161059.tif 000003
【図２】
2019161059.tif 000004
【図３】
2019161059.tif 000005
【図４】
2019161059.tif 000006
【図５】
2019161059.tif 000007
【図６】
2019161059.tif 000008
【図７】
2019161059.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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