(57)【要約】【課題】面積当たりの記憶容量を多くする。【解決手段】実施形態に係る半導体装置は、複数の第１配線と、複数のゲート絶縁膜と、複数の第２配線とを備える。複数の第１配線は、それぞれが第１方向に平行に所定の間隔で形成された酸化物半導体である。複数のゲート絶縁膜は、複数の第１配線のそれぞれの表面に形成される。複数の第２配線は、複数のゲート絶縁膜の上を架け渡すように、それぞれが第１方向とは直交する第２方向に平行に所定の間隔で形成された導体である。【選択図】図２
2019057602.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが第１方向に平行に所定の間隔で形成された酸化物半導体である複数の第１配線と、
前記複数の第１配線のそれぞれの表面に形成された複数のゲート絶縁膜と、
前記複数のゲート絶縁膜の上を架け渡すように、それぞれが前記第１方向とは直交する第２方向に平行に所定の間隔で形成された導体である複数の第２配線と、
を備える半導体装置。
【請求項２】
前記複数の第１配線に一対一に対応して設けられた複数の電荷注入部をさらに備え、
前記複数の電荷注入部のそれぞれは、入力データに応じて、対応する第１配線における一方の端部である始端に電荷を注入する
請求項１に記載の半導体装置。
【請求項３】
前記複数の第２配線のそれぞれに印加する電圧を制御して、前記複数の第１配線のそれぞれにおける前記始端に注入された電荷を、前記始端とは反対の端部である終端の方向に移動させる転送制御部と、
前記複数の第１配線に一対一に対応して設けられた複数の検出部と、
をさらに備え、
前記複数の検出部のそれぞれは、対応する第１配線における前記終端に保持された電荷を取り出し、取り出した電荷に応じた出力データを出力する
請求項２に記載の半導体装置。
【請求項４】
前記複数の第１配線のそれぞれは、前記第１方向に複数のカラムに分割され、
前記複数のカラムのそれぞれは、２以上の所定数の第２配線に対応した領域であり、１サンプル分のデータに応じた電荷を保持し、
前記複数の電荷注入部のそれぞれは、対応する第１配線における前記始端に配置された先頭カラムに、１サンプル分の入力データに応じた電荷を注入し、
前記複数の検出部のそれぞれは、対応する第１配線における前記終端に配置された末尾カラムから、１サンプル分の出力データに対応する電荷を取り出す
請求項３に記載の半導体装置。
【請求項５】
前記末尾カラムから電荷が取り出される場合、前記転送制御部は、それぞれのカラムに保持されている電荷を、前記終端の方向に隣接するカラムに移動させる
請求項４に記載の半導体装置。
【請求項６】
前記転送制御部は、
前記複数のカラムに一対一に対応して設けられた複数のフラグ格納部と、
制御部と、
を有し、
前記複数のフラグ格納部のそれぞれは、対応するカラムに保持されている電荷が有効か否かを示すフラグを格納し、
前記先頭カラムに有効な入力データに応じた電荷が注入された場合、前記複数のフラグ格納部のうちの前記先頭カラムに対応するフラグ格納部は、有効であることを示すフラグが書き込まれ、
前記末尾カラムから電荷が取り出される場合、前記制御部は、
それぞれのカラムに保持されている電荷を、前記終端の方向に隣接するカラムに移動させ、
それぞれのカラムに対応するフラグ格納部に格納されたフラグを、前記終端の方向に隣接するカラムに対応するフラグ格納部に移動させる
請求項５に記載の半導体装置。
【請求項７】
前記複数のフラグ格納部のうち何れかのフラグ格納部に、有効ではないことを示すフラグが格納されている場合、前記制御部は、
有効ではないことを示すフラグが格納されているフラグ格納部に対応するカラムよりも前記始端の方向のカラムに保持されている電荷を、前記終端の方向に隣接するカラムに移動させ、
有効ではないことを示すフラグが格納されているフラグ格納部に対応するカラムよりも前記始端の方向のカラムに対応するフラグ格納部に格納されたフラグを、前記終端の方向に隣接するカラムに対応するフラグ格納部に移動させる
請求項６に記載の半導体装置。
【請求項８】
第１周波数のクロックに同期して入力されたビット幅Ｗのシリアルデータ列を、ｎ個（ｎは２以上の整数）のパラレル入力データに時分割し、前記ｎ個の入力データをＷ×ｎ個の電荷注入部に分配するデマルチプレクサをさらに備え、
前記転送制御部は、前記第１周波数をｎ分周した第２周波数のクロックに同期させて、前記複数の第１配線のそれぞれにおける前記始端に注入された電荷を移動させる
請求項３から７の何れか１項に記載の半導体装置。
【請求項９】
第３周波数のクロックに同期して前記複数の検出部から出力される複数の出力データを、時間多重化することにより前記第３周波数をｍ倍（ｍは２以上の整数）した第４周波数のクロックに同期したシリアルデータを生成し、生成したシリアルデータを出力するマルチプレクサをさらに備える
請求項３から８の何れか１項に記載の半導体装置。
【請求項１０】
制御信号に応じて、外部から受け取ったデータまたは対応する検出部から出力された出力データの一方を選択し、選択したデータを入力データとして対応する電荷注入部に与える切替部をさらに備える
請求項３から９の何れか１項に記載の半導体装置。
【請求項１１】
基板をさらに備え、
前記複数の第１配線は、前記基板の上に形成され、
前記基板は、前記複数の電荷注入部、前記転送制御部および前記複数の検出部を実現する半導体回路を含む
請求項３から１０の何れか１項に記載の半導体装置。
【請求項１２】
前記複数の第２配線のそれぞれの間の空間を満たすように形成された、絶縁体であるスペーサをさらに備え、
前記複数の第１配線のそれぞれは、インジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）を含む酸化物半導体であり、
前記複数の第２配線のそれぞれは、金属である
請求項１から１１の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
デープニューラルネットワーク（ＤＮＮ）等に代表されるデータセントリックアプリケーションでは、同一のチップ内にメモリ（オンチップメモリ）を有するハードウェアアクセレレータが用いられる。データセントリックアプリケーションでは、大容量のオンチップメモリを有するハードウェアアクセレレータが必要である。しかし、ＳＲＡＭ（Static  Random  Access  Memory）のさらなる集積度の向上は非常に難しい。
【０００３】
また、オンチップメモリの用途の多くは、ＦＩＦＯ（First-in  First-out）メモリであることが知られている。従って、ＦＩＦＯメモリの集積度を向上することによっても、大容量のオンチップメモリの実現に貢献することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５１０６０３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、面積当たりの記憶容量を多くすることにある。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、複数の第１配線と、複数のゲート絶縁膜と、複数の第２配線とを備える。前記複数の第１配線は、それぞれが第１方向に平行に所定の間隔で形成された酸化物半導体である。前記複数のゲート絶縁膜は、前記複数の第１配線のそれぞれの表面に形成される。前記複数の第２配線は、前記複数のゲート絶縁膜の上を架け渡すように、それぞれが前記第１方向とは直交する第２方向に平行に所定の間隔で形成された導体である。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係るメモリ装置の外観を示す図。
【図２】メモリ装置の配線位置を上面側から見た図。
【図３】メモリ装置における、Ａ´−Ａ´´線に対応する箇所の断面図。
【図４】メモリ装置における、Ｂ´−Ｂ´´線に対応する箇所の断面図。
【図５】メモリ装置の製造フローを示す図。
【図６】メモリ装置の構成を示す図。
【図７】カラムを説明するための図。
【図８】第１配線に保持された電荷を示す図。
【図９】第２配線に印加される電圧パターンの一例を示す波形図。
【図１０】転送制御部の構成を示す図。
【図１１】制御部による転送処理の第１例を示す図。
【図１２】制御部による転送処理の第２例を示す図。
【図１３】駆動部の構成を示す図。
【図１４】転送制御部の回路構成を示す図。
【図１５】注入部の回路構成を示す図。
【図１６】検出部の回路構成を示す図。
【図１７】複数の第２配線に対して印加する電圧パターンの第１例を示す図。
【図１８】制御部内の信号の波形の第１例を示す図。
【図１９】複数の第２配線に対して印加する電圧パターンの第２例を示す図。
【図２０】制御部内の信号の波形の第２例を示す図。
【図２１】第１変形例に係る半導体装置の構成を示す図。
【図２２】第２変形例に係る半導体装置の構成を示す図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら本実施形態に係るメモリ装置１０について説明する。なお、以下の実施形態では、同一の参照符号を付した部分は略同一の構成および動作をするので、相違点を除き重複する説明を適宜省略する。
【０００９】
図１は、実施形態に係るメモリ装置１０の外観を示す図である。メモリ装置１０は、基板１２と、メモリ部２０とを含む。基板１２は、シリコンチップに形成された半導体回路等を含む。
【００１０】
メモリ部２０は、酸化物半導体を含む層である。メモリ部２０は、基板１２内に形成された半導体回路で処理されるデータを記憶する。メモリ部２０は、ＦＩＦＯ型のメモリである。基板１２とメモリ部２０とは、例えば層間配線を電気的に介して接続される。
【００１１】
なお、基板１２およびメモリ部２０は、３以上の多層基板における一部であってもよい。また、基板１２とメモリ部２０との間には、他の層が挿入されていてもよい。また、メモリ装置１０は、ＣＰＵ（Central  Processing  Unit）、ＦＰＧＡ（Field  Programmable  Gate  Array）、ＧＰＵ(Graphics  Processing  Unit)等の処理回路を含む半導体装置に設けられたオンチップメモリであってもよい。
【００１２】
図２は、メモリ装置１０の配線位置を上面側から見た図である。図３は、メモリ装置１０における、図２のＡ´−Ａ´´線に対応する箇所の断面図である。図４は、メモリ装置１０における、図２のＢ´−Ｂ´´線に対応する箇所の断面図である。
【００１３】
メモリ部２０は、複数の第１配線２２と、複数のゲート絶縁膜２４と、複数の第２配線２６と、スペーサ２８と、複数の入力端子３２と、複数の出力端子３４とを有する。
【００１４】
複数の第１配線２２は、それぞれが第１方向に沿ってワイヤ形状に形成される。複数の第１配線２２は、例えば、同一の幅のワイヤ形状であって、所定の間隔（例えば同一の間隔）で配置される。すなわち、複数の第１配線２２は、第１方向に平行に、均等間隔で配置される。
【００１５】
複数の第１配線２２のそれぞれは、酸化物半導体である。例えば、複数の第１配線２２のそれぞれは、いわゆるＩＧＺＯと呼ばれる、インジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）を含む酸化物半導体であってよい。例えば、複数の第１配線２２のそれぞれは、ＩｎＧａＺｎＯ，ＩｎＳｎＺｎＯ，ＩｎＺｎＯ，ＩｎＧａＳｎＺｎＯ，Ｉｎ２Ｏ３，Ｇａ２Ｏ３またはＺｎＯ等のｎ型金属酸化物半導体であってもよい。
【００１６】
複数の第１配線２２のそれぞれは、基板１２上に積層される。なお、複数の第１配線２２のそれぞれは、バッファ層３６を介して、基板１２上に積層されてもよい。本実施形態では、基板１２上にバッファ層３６が積層され、バッファ層３６上に第１配線２２が積層される。
【００１７】
複数のゲート絶縁膜２４は、複数の第１配線２２のそれぞれの表面に形成される。ゲート絶縁膜２４は、例えば、ＳｉＯ２，ＳｉＮ，ＳｉＯＮまたはＳｉＯＣＮ等のシリコン酸化物、シリコン窒化物またはシリコン炭化物である。また、ゲート絶縁膜２４は、例えば、Ａｌ２Ｏ３，ＨｆＯ２，ＨｆＳｉＯＮ，ＨｆＡｌＯＮ等の、ＳｉＯ２よりも比誘電率（３．９）が高い金属酸化物、金属窒化物または金属炭化物であってもよい。
【００１８】
複数の第２配線２６は、複数のゲート絶縁膜２４の上を架け渡すように、それぞれが第１方向と直交する第２方向に沿ってワイヤ形状に形成される。複数の第２配線２６は、例えば、同一の幅のワイヤ形状であって、所定の間隔（例えば、同一の間隔）で配置される。すなわち、複数の第２配線２６は、第２方向に平行に、均等間隔で配置される。
【００１９】
複数の第２配線２６のそれぞれは、導体である。本実施形態において、複数の第２配線２６のそれぞれは、金属である。例えば、複数の第２配線２６のそれぞれは、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）または窒化チタン（ＴｉＮ）等の金属であってよい。また、複数の第２配線２６のそれぞれは、ＩＴＯ（Ｉｎ−ＳｎＯ）等の酸化物導電膜であってもよい。
【００２０】
スペーサ２８は、複数の第２配線２６のそれぞれの間の空間を満たすように形成される。スペーサ２８は、絶縁体である。なお、スペーサ２８の材料例は後述する。
【００２１】
複数の入力端子３２は、複数の第１配線２２に一対一に対応して設けられる。複数の入力端子３２のそれぞれは、金属等の導体である。複数の入力端子３２のそれぞれは、対応する第１配線２２における一方の端部である始端に接続される。また、複数の入力端子３２のそれぞれは、層間配線を介して、基板１２に形成された回路に接続される。
【００２２】
複数の出力端子３４は、複数の第１配線２２に一対一に対応して設けられる。複数の出力端子３４のそれぞれは、金属等の導体である。複数の出力端子３４のそれぞれは、対応する第１配線２２における始端とは反対側の端部である終端に接続される。また、複数の出力端子３４のそれぞれは、層間配線を介して、基板１２に形成された回路に接続される。
【００２３】
以上のような構成のメモリ部２０において、複数の第１配線２２および複数の第２配線２６は、上面から見た場合、格子状（クロスバ形状）に配置される。第１配線２２、ゲート絶縁膜２４および第２配線２６が重なった領域は、導体、絶縁膜および半導体による積層構造が形成される。このような積層構造は、導体に対して、周囲とは異なる電圧を印加した場合、半導体内にポテンシャルウェルが形成される。従って、何れかの第２配線２６に、周囲の第２配線２６とは異なる電圧を印加した場合、第１配線２２における電圧が印加された領域には、ポテンシャルウェルが形成される。このようなポテンシャルウェルは、電荷を保持することができる。
【００２４】
また、第１配線２２上には、複数の第２配線２６が同一の間隔で配置されている。従って、周囲と異なる電圧を加える位置を、例えば第１方向に順次に移動させていくと、第１配線２２に形成されたポテンシャルウェルもこの移動に伴って移動する。従って、第１配線２２は、ポテンシャルウェルの位置が移動されることにより、保持している電荷を第１方向に移動させることができる。
【００２５】
なお、第２配線２６は、一定の距離を開けて配置される。従って、第１配線２２には、直上に第２配線２６が形成されていない部分が存在する。このような部分には、直上から電圧が印加されない。しかし、このような部分には、隣接する第２配線２６との間でフリンジ容量結合が生じるので、隣接する第２配線２６に印加された電圧によってエネルギ障壁が変化する。このため、第１配線２２における直上に第２配線２６が形成されていない部分にも、ポテンシャルウェルが形成される。
【００２６】
なお、第１配線２２における直上に第２配線２６が形成されていない部分と、隣接する第２配線２６との間で、フリンジ容量結合を生じさせるためには、スペーサ２８の誘電率は高い方が好ましい。例えば、スペーサ２８は、ＳｉＯ２よりも比誘電率が高い高誘電率材料であることが好ましい。例えば、スペーサ２８は、ＳｉＮ，ＳｉＯＮまたはＳｉＯＣＮ等のシリコン酸化物、シリコン窒化物またはシリコン炭化物であって、比誘電率がＳｉＯ２よりも高い高誘電率材料であってよい。また、スペーサ２８は、例えば、Ａｌ２Ｏ３，ＨｆＯ２，ＨｆＳｉＯＮ，ＨｆＡｌＯＮ等の、ＳｉＯ２よりも比誘電率が高い金属酸化物、金属窒化物または金属炭化物であってもよい。
【００２７】
また、本実施形態においては、ゲート絶縁膜２４は、第２配線２６とスペーサ２８との間にも形成されているが、少なくとも第１配線２２と第２配線２６との間に形成されていればよい。
【００２８】
図５は、メモリ装置１０の製造フローを示す図である。まず、ステップＳ１１において、基板１２が製造される。続いて、ステップＳ１２において、基板１２の上に、バッファ層３６が成膜される。続いて、ステップＳ１３において、バッファ層３６の上に、第１配線２２が成膜される。続いて、ステップＳ１４において、フォトリソグラフィおよび反応性エッチングにより、第１配線２２およびバッファ層３６がパターニングされる。
【００２９】
続いて、ステップＳ１５において、第１配線２２の上にスペーサ２８が成膜され、成膜されたスペーサ２８の表面が平坦化される。続いて、ステップＳ１６において、スペーサ２８をフォトリソグラフィおよび反応性エッチングにより、第２配線２６の領域を形成するための空間が、スペーサ２８にパターニングされる。
【００３０】
続いて、ステップＳ１７において、化学気相蒸着法（ＣＶＤ法）もしくは原子層堆積法(ＡＬＤ法)により、第２配線２６の領域を形成するための空間内に、ゲート絶縁膜２４が成膜される。続いて、ステップＳ１８において、ゲート絶縁膜２４の上に、化学気相蒸着法もしくはスパッタリング法により、第２配線２６が成膜され、成膜された第２配線２６の表面が平坦化される。
【００３１】
そして、ステップＳ１９において、層間配線および端子等が形成され、メモリ部２０と基板１２とが接続される。
【００３２】
図６は、実施形態に係るメモリ装置１０の構成を示す図である。メモリ装置１０は、メモリ部２０と、複数の注入部４２（複数の電荷注入部）と、複数の検出部４４と、駆動部４６と、パターン発生部４８と、転送制御部５０とを備える。
【００３３】
複数の注入部４２、複数の検出部４４、駆動部４６、パターン発生部４８および転送制御部５０は、基板１２に含まれる。なお、複数の注入部４２、複数の検出部４４、駆動部４６、パターン発生部４８および転送制御部５０の一部または全部は、基板１２以外の層に含まれてもよい。
【００３４】
複数の注入部４２は、複数の第１配線２２に一対一に対応して設けられる。複数の注入部４２のそれぞれは、前段回路から、対応する入力データを受け取る。本実施形態においては、複数の注入部４２は、所定の周期（転送サイクル）毎に、前段回路から、パラレルの複数の入力データ（Ｄｉｎ）を受け取る。入力データ（Ｄｉｎ）の転送サイクルには、入力データの注入(書き込み)を行わない無効である転送サイクルが存在してもよい。
【００３５】
複数の注入部４２のそれぞれは、受け取った入力データに応じて、対応する第１配線２２における一方の端部である始端に電荷を注入する。本実施形態においては、複数の注入部４２のそれぞれは、転送サイクル毎に、前段回路から受け取った入力データに応じた電荷を始端に注入する。なお、複数の注入部４２のそれぞれは、無効である転送サイクルにおいては、電荷を注入しなくてよい。例えば、複数の注入部４２のそれぞれは、層間配線および入力端子３２を介して、対応する第１配線２２における始端に電荷を供給する。
【００３６】
本実施形態においては、複数の注入部４２のそれぞれは、０（Ｌ）または１（Ｈ）を表す２値の入力データを受け取る。複数の注入部４２のそれぞれは、対応する入力データが０（Ｌ）であった場合、対応する第１配線２２における始端に形成されたポテンシャルウェルに電荷を注入しない。すなわち、複数の注入部４２のそれぞれは、ポテンシャルウェルの電荷を空にする動作（電荷引き抜き動作）をする。また、複数の注入部４２のそれぞれは、対応する入力データが１（Ｈ）であった場合、対応する第１配線２２における始端に形成されたポテンシャルウェルに所定量の電荷を注入する。これに代えて、複数の注入部４２のそれぞれは、入力データが０（Ｌ）であった場合に電荷を注入し、入力データが１（Ｈ）であった場合にポテンシャルウェルの電荷を空にしてもよい。
【００３７】
また、入力データは、多値であってもよい。この場合、複数の注入部４２のそれぞれは、入力データの値に応じた量の電荷を、対応する第１配線２２における始端に形成されたポテンシャルウェルに注入する。例えば、２ビット／データの場合は、１サンプル分のデータは、２ビットの情報を含み、００、０１、１０、１１の４つの状態を表現する。この場合、複数の注入部４２のそれぞれは、入力データに応じて異なる４つの量の電荷(ゼロを含む)を、注入する。
【００３８】
複数の検出部４４は、複数の第１配線２２に一対一に対応して設けられる。複数の検出部４４のそれぞれは、後段回路からリードイネーブル信号を受け取った場合、対応する第１配線２２における、始端とは反対側の端部である終端に保持された電荷を取り出し、取り出した電荷に応じた出力データを出力する。本実施形態においては、複数の検出部４４は、有効なデータが入力されるタイミングとは異なるタイミングでリードイネーブル信号を受け取る。そして、本実施形態においては、複数の検出部４４は、パラレルの出力データ（Ｄｏｕｔ）を後段回路に供給する。例えば、複数の検出部４４のそれぞれは、層間配線および出力端子３４を介して、第１配線２２における終端に保持された電荷を取り出す。
【００３９】
本実施形態においては、複数の検出部４４のそれぞれは、０（Ｌ）または１（Ｈ）を表す２値の出力データを出力する。複数の検出部４４のそれぞれは、対応する第１配線２２における終端に形成されたポテンシャルウェルに所定量の電荷が保持されていなかった場合、０（Ｌ）である出力データを出力する。複数の検出部４４のそれぞれは、対応する第１配線２２における終端に形成されたポテンシャルウェルに所定量の電荷が保持されていた場合、１（Ｈ）である出力データを出力する。これに代えて、複数の検出部４４のそれぞれは、所定量の電荷が保持されていた場合、０（Ｌ）である出力データを出力し、所定量の電荷が保持されていなかった場合に、１（Ｈ）である出力データを出力してもよい。
【００４０】
また、出力データは、多値であってもよい。この場合、複数の検出部４４のそれぞれは、対応する第１配線２２における終端に形成されたポテンシャルウェルに保持されていた電荷の量に応じた値の出力データを出力する。例えば、２ビット／データの場合は、複数の検出部４４のそれぞれは、４つの異なる量の電荷を検出し、その電荷量に対応する００、０１、１０、１１の４つの状態の内一つのデータを出力する。
【００４１】
駆動部４６は、転送制御部５０による制御に応じて、複数の第２配線２６のそれぞれに電圧を印加する。より具体的には、駆動部４６は、複数の第１配線２２のそれぞれの始端にポテンシャルウェルを形成し、形成したポテンシャルウェルを始端から終端に向かう方向に移動させるように、複数の第２配線２６のそれぞれに電圧を印加する。
【００４２】
パターン発生部４８は、複数の第２配線２６に印加する電圧の基本波形を表すパターン信号を発生する。パターン発生部４８は、転送サイクル毎に同一の波形のパターン信号を発生する。
【００４３】
転送制御部５０は、入力データに同期して、入力データが有効であることを示すライトイネーブル信号を前段回路から受け取る。ライトイネーブル信号を受け取った転送サイクルにおいて、複数の注入部４２のそれぞれは、対応する第１配線２２における始端に、入力データに応じた電荷を注入する。
【００４４】
転送制御部５０は、駆動部４６から発生される複数の第２配線２６のそれぞれに印加する電圧を制御して、複数の第１配線２２のそれぞれにおける始端に注入された電荷を、終端の方向に移動させる。転送制御部５０は、パターン発生部４８から受け取ったパターン信号に従って複数の第２配線２６に印加する電圧を制御することにより、転送サイクル毎に１カラム分のポテンシャルウェルを終端方向に移動させることができる。
【００４５】
また、転送制御部５０は、出力データを受け取る後段回路から、出力データの出力を指示するリードイネーブル信号を受け取る。転送制御部５０は、リードイネーブル信号を受け取った場合、検出部４４に対して、対応する第１配線２２における終端に保持されている電荷を取り出して、取り出した電荷に応じた出力信号を出力させる。
【００４６】
転送制御部５０は、記憶しているデータのサンプル数が容量の限界に達しており、新たな入力データを受け取ることができない場合、新たな入力データを受け取ることができないことを示すフル信号を、前段回路へ出力する。前段回路は、フル信号が出力されていないことを条件として、入力データをメモリ装置１０へと出力する。
【００４７】
また、転送制御部５０は、記憶しているデータが無く新たな出力データを出力することができない場合、新たな出力データを出力することができないことを示すエンプティ信号を、後段回路へ出力する。後段回路は、エンプティ信号が出力されていないことを条件として、リードイネーブル信号をメモリ装置１０へと出力する。
【００４８】
なお、転送制御部５０は、記憶しているデータのサンプル数が容量の限界に近い場合、もうすぐ入力データを受け入れることができなくなることを示すオールモーストフル信号を前段回路へ出力してもよい。また、転送制御部５０は、記憶しているデータのサンプル数が０に近い場合、もうすぐ出力データを出力することができなくなることを示すオールモーストエンプティ信号を後段回路へ出力してもよい。
【００４９】
図７は、カラムを説明するための図である。
【００５０】
第１配線２２における、１サンプル分のデータに応じた電荷を保持する単位をカラムと呼ぶ。複数の第１配線２２のそれぞれは、第１方向に複数のカラムに分割される。複数のカラムのそれぞれは、２以上の所定数の第２配線２６に対応した領域であり、１サンプル分のデータに応じた電荷を保持する。
【００５１】
例えば、図７の例においては、第１配線２２には、４本の第２配線２６に対応する領域毎に、１つのカラムが形成される。図７における、１および０の数字は、それぞれのカラムが保持している電荷に対応するデータの値の例を示す。
【００５２】
転送制御部５０は、カラム毎に１つのポテンシャルウェルを形成されるように、複数の第２配線２６に電圧を印加する。複数の注入部４２のそれぞれは、対応する第１配線２２における始端に配置された先頭カラムに、１サンプル分の入力データに応じた電荷を注入する。
【００５３】
さらに、転送制御部５０は、転送サイクル毎に、それぞれのカラムに形成されているポテンシャルウェルを、終端側に隣接するカラムに移動させるように、複数の第２配線２６に電圧を印加する。これにより、転送制御部５０は、それぞれのポテンシャルウェルに保持された電荷を、それぞれの第１配線２２における始端から終端へ向かう方向に移動させることができる。
【００５４】
そして、複数の検出部４４のそれぞれは、対応する第１配線２２における終端に配置された末尾カラムから、１サンプル分の出力データに対応する電荷を取り出す。
【００５５】
図８は、第１配線２２に保持された電荷の位置を示す図である。図９は、第２配線２６に印加される電圧パターンの一例を示す波形図である。図８および図９は、４本の第２配線２６により１つのカラムを形成する場合の例である。図８および図９で示される駆動方式を、４相駆動と呼ぶ。
【００５６】
図８に示す点線は、時刻ｔ１、時刻ｔ２および時刻ｔ３において形成されるエネルギ障壁の高さを示す。図９のＰ０は、カラムの始端側から１番目の第２配線２６に印加する電圧波形を示す。図９のＰ１は、カラムの始端側から２番目の第２配線２６に印加する電圧波形を示す。図９のＰ２は、カラムの始端側から３番目の第２配線２６に印加する電圧波形を示す。図９のＰ３は、カラムの始端側から４番目の第２配線２６に印加する電圧波形を示す。
【００５７】
転送制御部５０は、例えば、図９に示すような波形パターンで複数の第２配線２６に電圧を繰り返して印加する。あらゆるタイミングにおいて、１サンプル分のデータを保持する１つのポテンシャルウェルは、高い電圧が印可された２つ以上の隣接する第２配線２６によって形成される。また、独立な２サンプルのデータを保持可能な隣接する２つのポテンシャルウェルは、低い電圧が印可された１つ以上の隣接する第２配線２６によって形成されるポテンシャル障壁（Barrier）によって、分離される。これにより、転送制御部５０は、ある一つのポテンシャルウェルに保持された電荷が、その隣接するカラムに形成されたポテンシャルウェルに流れ込まないようすることができる。そして、転送制御部５０は、転送サイクル（Ｔ０）毎に、ポテンシャルウェルを終端側に離接するカラムに移動させることができる。
【００５８】
図１０は、転送制御部５０の構成を示す図である。
【００５９】
転送制御部５０は、複数のフラグ格納部７２と、制御部７４とを有する。複数のフラグ格納部７２は、先頭カラムから末尾カラムまでの複数のカラムに一対一に対応して設けられる。複数のフラグ格納部７２のそれぞれは、対応するカラムに保持されている電荷が有効か否かを示すフラグを格納する。
【００６０】
先頭カラムに有効な入力データに応じた電荷が注入された場合、複数のフラグ格納部７２のうちの先頭カラムに対応するフラグ格納部７２は、ライトイネーブル信号が書き込まれる。すなわち、先頭カラムに有効な入力データに応じた電荷が注入された場合、先頭カラムに対応するフラグ格納部７２は、有効であることを示すフラグが書き込まれる。
【００６１】
また、先頭カラム以外のカラムに対応する複数のフラグ格納部７２のそれぞれは、対応するカラムに前段のカラムから電荷が転送された場合、前段のカラムに対応するフラグ格納部７２に格納されたフラグを受け取り、受け取ったフラグを保持する。すなわち、複数のフラグ格納部７２は、ライトイネーブル信号を受け取って、順次に後段にフラグを転送するシフトレジスタとして機能する。
【００６２】
制御部７４は、転送サイクルのタイミングを示すクロック信号（ＣＫ）、パターン発生部４８から出力されたパターン信号（Ｐ０，Ｐ１，Ｐ２，Ｐ３）および後段回路から出力されたリードイネーブル信号を受け取る。また、制御部７４は、複数のフラグ格納部７２のそれぞれに格納されているフラグを受け取る。
【００６３】
制御部７４は、駆動部４６から発生される複数の第２配線２６のそれぞれに印加する電圧を制御して、複数の第１配線２２のそれぞれにおける複数のカラムに保持されている電荷の移動を制御する。さらに、制御部７４は、複数のカラムに保持されている電荷の移動に同期させて、複数のフラグ格納部７２のそれぞれに格納されているフラグの移動を制御する。
【００６４】
また、制御部７４は、複数のカラムの全てに有効な電荷が保持されている場合、新たな入力データを受け取ることができないことを示すフル信号を、前段回路へ出力する。また、制御部７４は、末尾カラムに有効な電荷が保持されていない場合、新たな出力データを出力することができないことを示すエンプティ信号を、後段回路へ出力する。
【００６５】
図１１は、リードイネーブル信号を受け取った場合の制御部７４による転送処理を示す図である。
【００６６】
制御部７４は、リードイネーブル信号を受け取った場合、末尾カラムから電荷を取り出して、取り出した電荷に応じた値の出力データを出力する。さらに、制御部７４は、リードイネーブル信号を受け取った場合、末尾カラム以外のカラムに保持された電荷を、終端の方向に隣接するカラムに移動させる。
【００６７】
これとともに、リードイネーブル信号を受け取った場合、制御部７４は、末尾カラム以外のそれぞれのカラムに対応するフラグ格納部７２に格納されたフラグを、終端の方向に隣接するカラムに対応するフラグ格納部７２に移動させる。すなわち、リードイネーブル信号を受け取った場合、制御部７４は、図１１に示すように、複数のフラグ格納部７２のそれぞれに格納されているフラグを、後段にシフトさせる。
【００６８】
図１２は、リードイネーブル信号を受け取っていない場合の制御部７４による転送処理を示す図である。
【００６９】
また、リードイネーブル信号を受け取っていない場合であって、複数のフラグ格納部７２のうち何れかのフラグ格納部７２に有効ではないことを示すフラグが格納されている場合、制御部７４は、前つめ処理を実行する。具体的には、前つめ処理において、制御部７４は、有効ではないことを示すフラグが格納されているフラグ格納部７２のうち、最も終端の方向に位置するフラグ格納部７２を特定する。そして、制御部７４は、特定したフラグ格納部７２に対応するカラムよりも始端の方向のカラムに保持されている電荷を、終端の方向に隣接するカラムに移動させる。
【００７０】
これとともに、前つめ処理において、制御部７４は、特定したフラグ格納部７２に対応するカラムよりも始端の方向のカラムに対応するフラグ格納部７２に格納されたフラグを、終端の方向に隣接するカラムに対応するフラグ格納部７２に移動させる。すなわち、前つめ処理において、制御部７４は、図１２に示すように、有効である電荷を保持する２つのカラムの間に、無効である電荷を保持するカラムが存在しなくなるように、電荷の移動を制御する。
【００７１】
図１３は、第２配線２６が１６本、カラムが４個および４相駆動をする場合における駆動部４６の回路構成を、メモリ部２０、注入部４２、検出部４４および転送制御部５０とともに示す図である。
【００７２】
駆動部４６は、複数のドライブ回路６２を有する。複数のドライブ回路６２は、複数の第２配線２６のそれぞれに一対一で対応する。複数のドライブ回路６２のそれぞれは、転送制御部５０から制御信号を受け取り、受け取った制御信号に応じた電圧を、対応する第２配線２６に印加する。
【００７３】
図１４は、第２配線２６が１６本、カラムが４個および４相駆動をする場合における転送制御部５０の回路構成を示す図である。
【００７４】
転送制御部５０は、第１フラグ格納部７２−１と、第２フラグ格納部７２−２と、第３フラグ格納部７２−３と、第４フラグ格納部７２−４とを有する。第１フラグ格納部７２−１〜第４フラグ格納部７２−４は、複数のフラグ格納部７２の一例である。
【００７５】
第１フラグ格納部７２−１は、第１カラム（Ｃｌｍｎ１）に保持されている電荷が有効か否かを示すフラグを格納する。第２フラグ格納部７２−２は、第２カラム（Ｃｌｍｎ２）に保持されている電荷が有効か否かを示すフラグを格納する。第３フラグ格納部７２−３は、第３カラム（Ｃｌｍｎ３）に保持されている電荷が有効か否かを示すフラグを格納する。第４フラグ格納部７２−４は、第４カラム（Ｃｌｍｎ４）に保持されている電荷が有効か否かを示すフラグを格納する。
【００７６】
第１フラグ格納部７２−１は、クロック信号（ＣＫ）のタイミングで、ライトイネーブル信号（ＷＥ）を取得する。第２フラグ格納部７２−２は、制御部７４からの第１転送信号（ＳｆＥＮ１）に応じて、第１フラグ格納部７２−１に格納されたフラグを取得する。第３フラグ格納部７２−３は、制御部７４からの第２転送信号（ＳｆＥＮ２）に応じて、第２フラグ格納部７２−２に格納されたフラグを取得する。第４フラグ格納部７２−４は、制御部７４からの第３転送信号（ＳｆＥＮ３）に応じて、第３フラグ格納部７２−３に格納されたフラグを取得する。
【００７７】
制御部７４は、イネーブル格納部７６を含む。イネーブル格納部７６は、クロック信号（ＣＫ）のタイミングで、リードイネーブル信号（ＲＥ）を取得する。
【００７８】
また、制御部７４は、第１転送許可部７８−１と、第２転送許可部７８−２と、第３転送許可部７８−３と、第１同期部８０−１と、第２同期部８０−２と、第３同期部８０−３とをさらに有する。
【００７９】
第３転送許可部７８−３は、リードイネーブル信号（ＲＥ）がＨ論理または第４フラグ格納部７２−４に格納されたフラグがＬ論理の場合、第３転送信号（ＳｆＥＮ３）をＨ論理とし、それ以外の場合、第３転送信号（ＳｆＥＮ３）をＬ論理とする。第３同期部８０−３は、第３転送信号（ＳｆＥＮ３）をクロック信号（ＣＫ）に同期させて、第４フラグ格納部７２−４に供給する。これにより、第４フラグ格納部７２−４は、リードイネーブル信号（ＲＥ）がＨ論理の場合、または、第４カラムに有効な電荷が保持されていない場合に、第３フラグ格納部７２−３に格納されたフラグを取得することができる。
【００８０】
第２転送許可部７８−２は、第３転送信号（ＳｆＥＮ３）がＨ論理または第３フラグ格納部７２−３に格納されたフラグがＬ論理の場合、第２転送信号（ＳｆＥＮ２）をＨ論理とし、それ以外の場合、第２転送信号（ＳｆＥＮ２）をＬ論理とする。第２同期部８０−２は、第２転送信号（ＳｆＥＮ２）をクロック信号（ＣＫ）に同期させて、第３フラグ格納部７２−３に供給する。これにより、第３フラグ格納部７２−３は、リードイネーブル信号（ＲＥ）がＨ論理の場合、または、第３カラムまたは第４カラムに有効な電荷が保持されていない場合に、第２フラグ格納部７２−２に格納されたフラグを取得することができる。
【００８１】
第１転送許可部７８−１は、第２転送信号（ＳｆＥＮ２）がＨ論理または第２フラグ格納部７２−２に格納されたフラグがＬ論理の場合、第１転送信号（ＳｆＥＮ１）をＨ論理とし、それ以外の場合、第１転送信号（ＳｆＥＮ１）をＬ論理とする。第１同期部８０−１は、第１転送信号（ＳｆＥＮ１）をクロック信号（ＣＫ）に同期させて、第２フラグ格納部７２−２に供給する。これにより、第２フラグ格納部７２−２は、リードイネーブル信号（ＲＥ）がＨ論理の場合、または、第２カラム、第３カラムまたは第４カラムの少なくとも１つに有効な電荷が保持されていない場合に、第１フラグ格納部７２−１に格納されたフラグを取得することができる。
【００８２】
また、第１フラグ格納部７２−１は、ライトイネーブル信号（ＷＥ）がＨ論理の場合に、Ｈ論理のフラグを格納し、ライトイネーブル信号（ＷＥ）がＬ論理の場合に、Ｌ論理のフラグを格納する。これにより、第１フラグ格納部７２−１は、第１カラムに有効な電荷が保持されている場合に、第１フラグ格納部７２−１に格納されたフラグをＨ論理とすることができる。
【００８３】
以上により、制御部７４は、リードイネーブル信号を受け取った場合、末尾カラム（第４カラム）以外のそれぞれのカラムに対応するフラグ格納部７２に格納されたフラグを、終端の方向に隣接するカラムに対応するフラグ格納部７２に移動させることができる。また、制御部７４は、リードイネーブル信号を受け取っていない場合であって、複数のフラグ格納部７２のうち何れかのフラグ格納部７２に有効ではないことを示すフラグが格納されている場合、複数のフラグ格納部７２に対して前つめ処理を実行させることができる。
【００８４】
また、制御部７４は、第１インバータ８２−１と、第２インバータ８２−２と、第３インバータ８２−３と、第１ＯＲ回路８４−１と、第２ＯＲ回路８４−２と、第３ＯＲ回路８４−３と、第１ＡＮＤ回路８６−１とをさらに有する。
【００８５】
第１インバータ８２−１、第２インバータ８２−２および第３インバータ８２−３は、第１転送信号（ＳｆＥＮ１）の論理を反転させる。
【００８６】
第１ＯＲ回路８４−１は、第０相のパターン信号（Ｐ０）と、反転した第１転送信号（ＳｆＥＮ１）とをＯＲ演算した信号を、第１カラムの第０相のワードライン（ＷＬ１０）を駆動するドライブ回路６２に供給する。第１ＡＮＤ回路８６−１は、第１相のパターン信号（Ｐ１）と、第１転送信号（ＳｆＥＮ１）とをＡＮＤ演算した信号を、第１カラムの第１相のワードライン（ＷＬ１１）を駆動するドライブ回路６２に供給する。第２ＯＲ回路８４−２は、第２相のパターン信号（Ｐ２）と、反転した第１転送信号（ＳｆＥＮ１）とをＯＲ演算した信号を、第１カラムの第２相のワードライン（ＷＬ１２）を駆動するドライブ回路６２に供給する。第３ＯＲ回路８４−３は、第３相のパターン信号（Ｐ３）と、反転した第１転送信号（ＳｆＥＮ１）とをＯＲ演算した信号を、第１カラムの第３相のワードライン（ＷＬ１３）を駆動するドライブ回路６２に供給する。
【００８７】
これにより、制御部７４は、リードイネーブル信号（ＲＥ）がＨ論理の場合、または、第２カラム、第３カラムまたは第４カラムの少なくとも１つに有効な電荷が保持されていない場合に、第１カラムに保持された電荷を、第２カラムに転送させることができ、それ以外の場合に、第１カラムに保持された電荷をホールドさせることができる。ここで、ホールド動作とは、各カラムが自身の保持する電荷を、次の転送サイクルまでそのまま保持する動作を言う。
【００８８】
また、制御部７４は、第４インバータ８２−４と、第５インバータ８２−５と、第６インバータ８２−６と、第４ＯＲ回路８４−４と、第５ＯＲ回路８４−５と、第６ＯＲ回路８４−６と、第２ＡＮＤ回路８６−２とをさらに有する。
【００８９】
第４インバータ８２−４、第５インバータ８２−５および第６インバータ８２−６は、第２転送信号（ＳｆＥＮ２）の論理を反転させる。
【００９０】
第４ＯＲ回路８４−４は、第０相のパターン信号（Ｐ０）と、反転した第２転送信号（ＳｆＥＮ２）とをＯＲ演算した信号を、第２カラムの第０相のワードライン（ＷＬ２０）を駆動するドライブ回路６２に供給する。第２ＡＮＤ回路８６−２は、第１相のパターン信号（Ｐ１）と、第２転送信号（ＳｆＥＮ２）とをＡＮＤ演算した信号を、第２カラムの第１相のワードライン（ＷＬ２１）を駆動するドライブ回路６２に供給する。第５ＯＲ回路８４−５は、第２相のパターン信号（Ｐ２）と、反転した第２転送信号（ＳｆＥＮ２）とをＯＲ演算した信号を、第２カラムの第２相のワードライン（ＷＬ２２）を駆動するドライブ回路６２に供給する。第６ＯＲ回路８４−６は、第３相のパターン信号（Ｐ３）と、反転した第２転送信号（ＳｆＥＮ２）とをＯＲ演算した信号を、第２カラムの第３相のワードライン（ＷＬ２３）を駆動するドライブ回路６２に供給する。
【００９１】
これにより、制御部７４は、リードイネーブル信号（ＲＥ）がＨ論理の場合、または、第３カラムまたは第４カラムの少なくとも１つに有効な電荷が保持されていない場合に、第２カラムに保持された電荷を第３カラムに転送させることができ、それ以外の場合に、第２カラムに保持された電荷をホールドさせることができる。
【００９２】
また、制御部７４は、第７インバータ８２−７と、第８インバータ８２−８と、第９インバータ８２−９と、第７ＯＲ回路８４−７と、第８ＯＲ回路８４−８と、第９ＯＲ回路８４−９と、第３ＡＮＤ回路８６−３とをさらに有する。
【００９３】
第７インバータ８２−７、第８インバータ８２−８および第９インバータ８２−９は、第３転送信号（ＳｆＥＮ３）の論理を反転させる。
【００９４】
第７ＯＲ回路８４−７は、第０相のパターン信号（Ｐ０）と、反転した第３転送信号（ＳｆＥＮ３）とをＯＲ演算した信号を、第３カラムの第０相のワードライン（ＷＬ３０）を駆動するドライブ回路６２に供給する。第３ＡＮＤ回路８６−３は、第１相のパターン信号（Ｐ１）と、第３転送信号（ＳｆＥＮ３）とをＡＮＤ演算した信号を、第３カラムの第１相のワードライン（ＷＬ３１）を駆動するドライブ回路６２に供給する。第８ＯＲ回路８４−８は、第２相のパターン信号（Ｐ２）と、反転した第３転送信号（ＳｆＥＮ３）とをＯＲ演算した信号を、第３カラムの第２相のワードライン（ＷＬ３２）を駆動するドライブ回路６２に供給する。第９ＯＲ回路８４−９は、第３相のパターン信号（Ｐ３）と、反転した第３転送信号（ＳｆＥＮ３）とをＯＲ演算した信号を、第３カラムの第３相のワードライン（ＷＬ３３）を駆動するドライブ回路６２に供給する。
【００９５】
これにより、制御部７４は、リードイネーブル信号（ＲＥ）がＨ論理の場合、または、第４カラムに有効な電荷が保持されていない場合に、第３カラムに保持された電荷を第４カラムに転送させることができ、それ以外の場合に、第３カラムに保持された電荷をホールドさせることができる。
【００９６】
また、制御部７４は、第１０インバータ８２−１０と、第１０ＯＲ回路８４−１０と、第４ＡＮＤ回路８６−４とをさらに有する。
【００９７】
第１０インバータ８２−１０は、リードイネーブル信号（ＲＥ）の論理を反転させる。
【００９８】
第７ＯＲ回路８４−７は、第０相のパターン信号（Ｐ０）と、反転したリードイネーブル信号（ＲＥ）とをＯＲ演算した信号を、第４カラムの第０相のワードライン（ＷＬ４０）を駆動するドライブ回路６２に供給する。第３ＡＮＤ回路８６−３は、第１相のパターン信号（Ｐ１）と、リードイネーブル信号（ＲＥ）とをＡＮＤ演算した信号を、第４カラムの第１相のワードライン（ＷＬ４１）を駆動するドライブ回路６２に供給する。
【００９９】
第４カラムの第２相のワードライン（ＷＬ４２）を駆動するドライブ回路６２には、第２相のパターン信号（Ｐ２）が供給される。第４カラムの第３相のワードライン（ＷＬ４３）を駆動するドライブ回路６２には、第３相のパターン信号（Ｐ３）が供給される。
【０１００】
これにより、制御部７４は、リードイネーブル信号（ＲＥ）がＨ論理の場合、第４カラムに保持された電荷を検出部４４に供給することができる。
【０１０１】
以上により、制御部７４は、リードイネーブル信号を受け取った場合、末尾カラム（第４カラム）以外のそれぞれのカラムに保持されている電荷を、終端の方向に隣接するカラムに移動させることができる。制御部７４は、リードイネーブル信号を受け取っていない場合であって、複数のフラグ格納部７２のうち何れかのフラグ格納部７２に有効ではないことを示すフラグが格納されている場合、制御部７４は、複数のカラムに対して前つめ処理を実行させることができる。
【０１０２】
図１５は、注入部４２の回路構成の一例を示す図である。注入部４２は、第１ｐＭＯＳトランジスタ１１２と、第２ｐＭＯＳトランジスタ１１４と、第１ｎＭＯＳトランジスタ１１６と、第２ｎＭＯＳトランジスタ１１８とを有する。
【０１０３】
第１ｐＭＯＳトランジスタ１１２は、ソースが正側電源電位（ＶＤＤ）に接続され、ドレインが対応する第１配線２２の始端に接続され、ゲートにライトイネーブル信号（ＷＥ）が印加される。第２ｐＭＯＳトランジスタ１１４は、ソースが正側電源電位（ＶＤＤ）に接続され、ドレインが対応する第１配線２２の始端に接続され、ゲートに入力データ（Ｄｉｎ１）が印加される。
【０１０４】
第１ｎＭＯＳトランジスタ１１６は、ソースが負側電源電位（ＶＳＳ）（例えばグランド電位）に接続され、ドレインが第２ｎＭＯＳトランジスタ１１８のソースに接続され、ゲートにライトイネーブル信号（ＷＥ）が印加される。第２ｎＭＯＳトランジスタ１１８は、ソースが第１ｎＭＯＳトランジスタ１１６のソースに接続され、ドレインが対応する第１配線２２の始端に接続され、ゲートに入力データ（Ｄｉｎ１）が印加される。
【０１０５】
このような注入部４２は、入力データ（Ｄｉｎ１）またはライトイネーブル信号（ＷＥ）の少なくとも１つがＬ論理の場合、対応する第１配線２２の始端に、正側電源電位（ＶＤＤ）が印加される。また、注入部４２は、入力データ（Ｄｉｎ１）およびライトイネーブル信号（ＷＥ）の両方がＨ論理の場合、対応する第１配線２２の始端に、負側電源電位（ＶＳＳ）（例えばグランド電位）が印加される。
【０１０６】
これにより、注入部４２は、入力データ（Ｄｉｎ１）およびライトイネーブル信号（ＷＥ）の両方がＨ論理の場合、対応する第１配線２２の始端に、負電荷を注入することができる。また、注入部４２は、入力データ（Ｄｉｎ１）およびライトイネーブル信号（ＷＥ）の何れか一方がＬ論理の場合、対応する第１配線２２の始端から、負電荷を取り出すことができる。
【０１０７】
図１６は、検出部４４の回路構成の一例を示す図である。検出部４４は、第３ｐＭＯＳトランジスタ１２２と、第３ｎＭＯＳトランジスタ１２４と、第４ｎＭＯＳトランジスタ１２６と、増幅部１２８とを有する。
【０１０８】
第３ｐＭＯＳトランジスタ１２２は、ソースが正側電源電位（ＶＤＤ）に接続され、ドレインが対応する第１配線２２の終端に接続され、ゲートに第３相のパターン信号（Ｐ３）が印加される。このような第３ｐＭＯＳトランジスタ１２２は、第３相のパターン信号（Ｐ３）がＬ論理のタイミングで、対応する第１配線２２の終端の電荷を取り出して、対応する第１配線２２の終端に蓄積された電荷を空にすることができる。
【０１０９】
第３ｎＭＯＳトランジスタ１２４は、ソースが負側電源電位（ＶＳＳ）（例えばグランド電位）に接続され、ドレインが増幅部１２８の入力端に接続され、ゲートに出力制御信号（ＶＬ）が印加される。第４ｎＭＯＳトランジスタ１２６は、ソースが正側電源電位（ＶＤＤ）に接続され、ドレインが増幅部１２８の入力端に接続され、ゲートが対応する第１配線２２の終端に接続される。増幅部１２８は、第３ｎＭＯＳトランジスタ１２４と第４ｎＭＯＳトランジスタ１２６との接続点の電圧（Ｖｏｕｔ）を増幅して、出力データ（Ｄｏｕｔ１）を出力する。
【０１１０】
これにより、検出部４４は、対応する第１配線２２の終端に負電荷が蓄積されている場合、負電荷の電荷量に応じた電圧（Ｖｏｕｔ）を発生し、発生した電圧（Ｖｏｕｔ）に応じた出力データ（Ｄｏｕｔ１）を出力する。例えば、検出部４４は、対応する第１配線２２の終端に負電荷が蓄積されている場合、Ｈ論理の出力データ（Ｄｏｕｔ１）を出力し、負電荷が蓄積されていない場合、Ｌ論理の出力データ（Ｄｏｕｔ１）を出力する。
【０１１１】
図１７は、リードイネーブル信号を受け取った場合の複数の第２配線２６に対して印加する電圧パターンを示す図である。図１８は、図１７のような電圧パターンを印加する場合の、制御部７４内の信号の波形および各カラムに保持されたデータを示す図である。
【０１１２】
図１７および図１８において、ＣＹＣは、転送サイクルの番号である。ＣＫは、クロック信号の波形である。ＷＬ１０〜ＷＬ４３は、第２配線２６に対して印加する電圧パターンである。ＶＦＦ１〜ＶＦＦ４は、第１フラグ格納部７２−１〜第４フラグ格納部７２−４に格納されたフラグである。ＲＥは、イネーブル格納部７６に格納されたリードイネーブル信号の値である。ＳｆＥＮ１〜ＳｆＥＮ３は、第１転送信号から第３転送信号である。Ｃｌｍｎ１〜Ｃｌｍｎ４は、第１カラムから第４カラムに保持されたデータである。ＯＵＴ００は、出力データである。なお、図１９および図２０でも同様である。
【０１１３】
図１７および図１８の例では、第Ｎサイクル、第Ｎ＋１サイクルおよび第Ｎ＋２サイクルにおいて、リードイネーブル信号がＨ論理となっている。この場合、第Ｎサイクル、第Ｎ＋１サイクルおよび第Ｎ＋２サイクルにおいて、制御部７４は、第４カラムに保持されている電荷を検出部４４により読み出し可能とする。さらに、第Ｎサイクル、第Ｎ＋１サイクルおよび第Ｎ＋２サイクルにおいて、制御部７４は、第１カラムに保持されている電荷を第２カラムに転送し、第２カラムに保持されている電荷を第３カラムに転送し、第３カラムに保持されている電荷を第４カラムに転送する。
【０１１４】
図１７および図１８の例では、第Ｎサイクルにおいて、第４カラムは、有効な電荷を保持していない。従って、第Ｎサイクルにおいて、検出部４４は、有効なデータを出力しない。しかし、第Ｎ＋１サイクルおよび第Ｎ＋２サイクルにおいて、第４カラムは、有効な電荷を保持している。従って、第Ｎ＋１サイクルおよび第Ｎ＋２サイクルにおいて、検出部４４は、有効なデータを出力することができる。
【０１１５】
図１９は、リードイネーブル信号を受け取っていない場合の複数の第２配線２６に対して印加する電圧パターンを示す図である。図２０は、図１９のような電圧パターンを印加する場合の、制御部７４内の信号の波形および各カラムに保持されたデータを示す図である。
【０１１６】
図１９および図２０の例では、第Ｎサイクルにおいて、リードイネーブル信号がＬ論理となっている。また、第Ｎサイクルにおいて、第３カラムは、有効な電荷を保持していない。この場合、第Ｎサイクルにおいて、制御部７４は、第４カラムに保持されている電荷を検出部４４により読み出しできないようにする。また、第Ｎサイクルにおいて、制御部７４は、第１カラムの電荷を第２カラムに転送し、第２カラムの電荷を第３カラムに転送し、第４カラムの電荷をホールドするように、複数の第２配線２６に電圧を印加する。
【０１１７】
また、図１９および図２０の例では、第Ｎ＋１サイクルにおいて、リードイネーブル信号がＬ論理となっている。また、第Ｎ＋１サイクルにおいて、第１〜第４カラムは、有効な電荷を保持している。この場合、第Ｎ＋１サイクルにおいて、制御部７４は、第４カラムに保持されている電荷を検出部４４により読み出しできないようにする。また、第Ｎ＋１サイクルにおいて、制御部７４は、第１カラム〜第４カラムの全ての電荷をホールドするように、複数の第２配線２６に電圧を印加する。
【０１１８】
また、図１９および図２０の例では、第Ｎ＋２サイクルにおいて、リードイネーブル信号がＨ論理となっている。この場合、第Ｎ＋２サイクルにおいて、制御部７４は、第４カラムに保持されている電荷を検出部４４により読み出し可能とする。さらに、第Ｎ＋２サイクルにおいて、制御部７４は、第１カラムの電荷を第２カラムに転送し、第２カラムの電荷を第３カラムに転送し、第３カラムの電荷を第４カラムに転送する。
【０１１９】
以上のように、本実施形態に係るメモリ装置１０は、オフリークが非常に小さい酸化物半導体内で電荷を転送させる電荷転送タイプのＦＩＦＯメモリを実現することができる。電荷転送型のＦＩＦＯメモリは、１データサンプル分の電荷を、非常に小さい面積（４相駆動であれば、２Ｆ×８Ｆ）（Ｆは半導体の微小化単位）で記憶させることができる。これにより、本実施形態に係るメモリ装置１０によれば、面積当たりの記憶容量を多くすることができる。
【０１２０】
図２１は、第１変形例に係る半導体装置２００の構成を示す図である。第１変形例に係る半導体装置２００は、メモリ装置１０と、分周器２０２と、デマルチプレクサ２０４と、マルチプレクサ２０６とを備える。
【０１２１】
第１変形例に係る半導体装置２００は、第１周波数（ｆｕｓｅｒ）に同期するビット幅Ｗｕｓｅｒであるシリアルデータ列を取得して一時的に記憶し、記憶しているデータを第１周波数（ｆｕｓｅｒ）に同期させて入力順に出力するＦＩＦＯメモリである。
【０１２２】
メモリ装置１０は、図１から図２０を参照して説明した構成と同様である。分周器２０２は、第１周波数（ｆｕｓｅｒ）をｎ分周（ｎは２以上の整数）した第２周波数（ｆｕｓｅｒ／ｎ）のクロックを生成する。メモリ装置１０内の注入部４２の数は、入力シリアルデータのビット幅（Ｗｕｓｅｒ）よりも大きく、例えば、Ｗｕｓｅｒ×ｎ個である。
【０１２３】
デマルチプレクサ２０４は、第１周波数（ｆｕｓｅｒ）のクロックに同期するシリアルデータを、ｎ個のパラレル入力データに時分割する。そして、デマルチプレクサ２０４は、ｎ個のパラレル入力データ（ビット総数は、Ｗｕｓｅｒ×ｎである）を、メモリ装置１０内における（Ｗｕｓｅｒ×ｎ）個の注入部４２に分配する。
【０１２４】
メモリ装置１０における（Ｗｕｓｅｒ×ｎ）個の注入部４２のそれぞれは、第２周波数（ｆｕｓｅｒ／ｎ）のクロックに同期して、対応する入力データを取得する。そして、（Ｗｕｓｅｒ×ｎ）個の注入部４２のそれぞれは、第２周波数（ｆｕｓｅｒ／ｎ）のクロックに同期して、取得した入力データに応じた電荷を対応する第１配線２２の始端に注入する。
【０１２５】
また、メモリ装置１０内における転送制御部５０は、第２周波数（ｆｕｓｅｒ／ｎ）のクロックに同期させて、（Ｗｕｓｅｒ×ｎ）個の第１配線２２のそれぞれにおける始端に注入された電荷を、終端の方向に移動させる。
【０１２６】
メモリ装置１０における複数の検出部４４のそれぞれは、対応する第１配線２２の終端に保持された（Ｗｕｓｅｒ×ｎ）個の電荷を取得し、取得した電荷に応じた出力データを第２周波数（ｆｕｓｅｒ／ｎ）のクロックに同期して出力する。
【０１２７】
マルチプレクサ２０６は、第２周波数（ｆｕｓｅｒ／ｎ）のクロックに同期して複数の検出部４４から出力された複数の出力データを取り込み、時間多重化することにより、第１周波数（ｆｕｓｅｒ）のクロックに同期した、ビット幅（Ｗｕｓｅｒ）である１つのシリアルデータ列を生成する。そして、マルチプレクサ２０６は、生成したシリアルデータ列を出力する。
【０１２８】
このような構成の第１変形例に係る半導体装置２００は、遅いクロック（ｆｕｓｅｒ／ｎ）により動作するメモリ装置１０を用いて、高速なクロック（ｆｕｓｅｒ）に同期したシリアルデータ列を記憶させることができる。
【０１２９】
なお、半導体装置２００は、デマルチプレクサ２０４またはマルチプレクサ２０６の何れか一方のみを有する構成であってもよい。また、マルチプレクサ２０６は、第１周波数（ｆｕｓｅｒ）とは非同期に動作してもよい。この場合、マルチプレクサ２０６は、第３周波数のクロックに同期して複数の検出部４４から出力された複数の出力データを、第３周波数をｍ倍（ｍは２以上の整数）した第４周波数のクロックに同期した１つのデータに時間多重化する。そして、マルチプレクサ２０６は、時間多重化したデータを出力する。
【０１３０】
また、半導体装置２００は、デマルチプレクサ２０４とマルチプレクサ２０６との間に複数のメモリ装置１０を有してもよい。例えば、半導体装置２００は、直列に接続された複数のメモリ装置１０を有してもよい。また、半導体装置２００は、並列に接続された複数のメモリ装置１０を有してもよい。
【０１３１】
図２２は、第２変形例に係る半導体装置３００の構成を示す図である。第２変形例に係る半導体装置３００は、メモリ装置１０と、切替部３０２とを備える。
【０１３２】
メモリ装置１０は、図１から図２０を参照して説明した構成と同様である。切替部３０２は、制御信号に応じて、外部（例えば、半導体装置３００の前段の回路）から受け取ったデータ、または、メモリ装置１０の出力データの一方を選択する。そして、切替部３０２は、選択したデータを、入力データとしてメモリ装置１０内における対応する注入部４２に与える。
【０１３３】
これにより、切替部３０２は、メモリ装置１０から出力されたデータを、メモリ装置１０に再度記憶させることができる。従って、第２変形例に係る半導体装置３００は、データが読み出された後も繰り返してデータを記憶し続けることができる。また、第２変形例に係る半導体装置３００は、定期的に電荷をリフレッシュして、データを長期間記憶させることができる。
【０１３４】
なお、半導体装置３００は、複数のメモリ装置１０を有してもよい。例えば、半導体装置３００は、直列に接続された複数のメモリ装置１０を有してもよい。また、半導体装置３００は、並列に接続された複数のメモリ装置１０を有してもよい。
【０１３５】
以上、本発明の実施形態および変形例を説明したが、これらの実施形態および変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３６】
１０  メモリ装置
１２  基板
２０  メモリ部
２２  第１配線
２４  ゲート絶縁膜
２６  第２配線
２８  スペーサ
３２  入力端子
３４  出力端子
３６  バッファ層
４２  注入部
４４  検出部
４６  駆動部
４８  パターン発生部
５０  転送制御部
６２  ドライブ回路
７２  フラグ格納部
７４  制御部
２００  半導体装置
２０２  分周器
２０４  デマルチプレクサ
２０６  マルチプレクサ
３００  半導体装置
３０２  切替部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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