(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】パワー半導体装置の単位セルＵＣのソース領域８Ｓの長手方向の両端部に隣接する部分に、ソース領域８Ｓの長手方向の両端部の側部を覆うようにｐ型の短辺側ボディ領域７Ｂ３を形成する。そして、ｐ型の短辺側ボディ領域７Ｂ３の不純物濃度を、ｐ型の長辺側ボディ領域７Ｂ２の不純物濃度より高くする。これにより、パワー半導体装置の単位セルＵＣのソース領域８Ｓの長手方向の両端部に隣接する部分（ｐ型の短辺側ボディ領域７Ｂ３）のしきい値電圧を、ソース領域８Ｓの幅方向の両端部に隣接する部分（ｐ型の長辺側ボディ領域７Ｂ２）のしきい値電圧より高くする。【選択図】図６
2019021761.tif 000002
【特許請求の範囲】
【請求項１】
第１面と、前記第１面の反対側の第２面とを有する第１導電型の半導体基板と、
前記半導体基板の前記第１面に設けられ、平面視で第１方向の長さが前記第１方向に交差する第２方向の長さより長く、かつ、断面視で前記第１面から前記半導体基板の深さ方向に延びる第１導電型の第１半導体領域と、
前記半導体基板に設けられ、平面視で前記第１半導体領域を覆い、かつ、断面視で前記第１半導体領域の底部から前記半導体基板の深さ方向に延びる、前記第１導電型とは逆の第２導電型の第２半導体領域と、
前記半導体基板の前記第１面に設けられ、平面視で前記第１半導体領域の前記第２方向の両端部に隣接し、かつ、断面視で前記第１面から前記第２半導体領域に達するように延びる第２導電型の第３半導体領域と、
前記半導体基板の前記第１面上に絶縁膜を介して設けられたゲート電極と、
を備え、
前記第１半導体領域の前記第１方向の両端部に隣接する第１部分のしきい値電圧は、前記第１半導体領域の前記第２方向の両端部に隣接する第２部分のしきい値電圧より高い、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１部分に、前記第１半導体領域の前記第１方向の両端部の側部を覆うように、前記第１面から前記第２半導体領域に達するように延びる第２導電型の第４半導体領域を設け、
前記第４半導体領域の第２導電型の不純物の濃度は、前記第３半導体領域の第２導電型の不純物の濃度より高い、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記絶縁膜は、前記第１部分上に形成された第１絶縁膜と、前記第２部分上に形成された第２絶縁膜とを備え、
前記第１絶縁膜の厚さは、前記第２絶縁膜より厚い、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１半導体領域の前記第１方向の両端部側に位置する前記ゲート電極は、前記第１半導体領域の前記第１方向の両端部から離れており、
前記第１半導体領域の前記第２方向の両端部側に位置する前記ゲート電極は、前記第３半導体領域に平面視で重なっている、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１部分の第２導電型の不純物の濃度をＮＡ１、前記絶縁膜のうち、前記第１部分上に形成された第１絶縁膜の厚さをｔｏｘ１とし、
前記第２部分の第２導電型の不純物の濃度をＮＡ２、前記絶縁膜のうち、前記第２部分上に形成された第２絶縁膜の厚さをｔｏｘ２としたときに、
ｔｏｘ１×√ＮＡ１＞ｔｏｘ２×√ＮＡ２
の関係を満たす、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記絶縁膜は、前記第１部分上に形成された第１絶縁膜と、前記第２部分上に形成された第２絶縁膜とを有し、
前記第１絶縁膜の厚さは、前記第２絶縁膜より厚い、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１半導体領域の前記第１方向の両端部側に位置する前記ゲート電極は、前記第１半導体領域の前記第１方向の両端部から離れた状態で前記第１絶縁膜上に設けられ、
前記第１半導体領域の前記第２方向の両端部側に位置する前記ゲート電極は、前記第３半導体領域に平面視で重なった状態で前記第２絶縁膜上に設けられている、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記ゲート電極には、前記第１半導体領域に平面視で重なる開口部が設けられ、
前記開口部の前記第１方向の両端部は、前記第１半導体領域の前記第１方向の両端部より外側に位置し、
前記開口部の前記第２方向の両端部は、前記第１半導体領域の前記第２方向の両端部より内側に位置する、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記半導体基板は、炭化シリコンからなる、半導体装置。
【請求項１０】
（ａ）第１面と、前記第１面の反対側の第２面とを有する第１導電型の半導体基板の前記第１面側から第１不純物を導入し、前記第１面に、平面視で第１方向の長さが前記第１方向に交差する第２方向の長さより長く、かつ、断面視で前記第１面から前記半導体基板の深さ方向に延びる第１導電型の第１半導体領域を形成する工程、
（ｂ）前記第１面側から第２不純物を導入し、前記第１半導体領域の底部側に、平面視で前記第１半導体領域を覆い、かつ、断面視で前記第１半導体領域の底部から前記半導体基板の深さ方向に延びる、前記第１導電型とは逆の第２導電型の第２半導体領域を形成する工程、
（ｃ）前記第１面側から第３不純物を導入し、平面視で前記第１半導体領域の前記第２方向の両端部に隣接する部分に、断面視で前記第１面から前記第２半導体領域に達するように延びる第２導電型の第３半導体領域を形成する工程、
（ｄ）前記第１面側から第４不純物を導入し、平面視で前記第１半導体領域の前記第１方向の両端部に隣接する部分に、断面視で前記第１面から前記第２半導体領域に達するように延びる第２導電型の第４半導体領域を形成する工程、
（ｅ）前記半導体基板の前記第１面上に絶縁膜を形成する工程、
（ｆ）前記絶縁膜上にゲート電極を形成する工程、
を有し、
前記（ｃ）工程は、
（ｃ１）前記（ａ）工程で用いたマスクを用いて、断面視で前記第１面の法線に対して斜めの方向から平面視で前記第１半導体領域の前記第２方向の一端部に隣接する部分に前記第３不純物を導入する工程、
（ｃ２）前記（ａ）工程で用いたマスクを用いて、断面視で前記第１面の法線に対して斜めの方向から平面視で前記第１半導体領域の前記第２方向の他端部に隣接する部分に前記第３不純物を導入する工程、
を有する、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｅ）工程は、
（ｅ１）前記第１半導体領域の前記第１方向の両端部に隣接する第１部分上に第１絶縁膜を形成する工程、
（ｅ２）前記第１半導体領域の前記第２方向の両端部に隣接する第２部分上に第２絶縁膜を形成する工程、
を有し、
前記第１絶縁膜の厚さは、前記第２絶縁膜の厚さより厚い、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｆ）工程は、
（ｆ１）前記絶縁膜上に多結晶シリコン膜を堆積する工程、
（ｆ２）前記多結晶シリコン膜を加工し、前記ゲート電極を形成する工程、
を有し、
前記第１半導体領域の前記第１方向の両端部側に位置する前記ゲート電極は、前記第１半導体領域の前記第１方向の両端部から離れており、
前記第１半導体領域の前記第２方向の両端部側に位置する前記ゲート電極は、前記第３半導体領域に平面視で重なっている、半導体装置の製造方法。
【請求項１３】
請求項１０記載の半導体装置の製造方法において、
前記第１部分の第２導電型の不純物の濃度をＮＡ１、前記絶縁膜のうち、前記第１半導体領域の前記第１方向の両端部に隣接する第１部分上に形成された第１絶縁膜の厚さをｔｏｘ１とし、
前記第２部分の第２導電型の不純物の濃度をＮＡ２、前記絶縁膜のうち、前記第１半導体領域の前記第２方向の両端部に隣接する第２部分上に形成された第２絶縁膜の厚さをｔｏｘ２としたときに、
ｔｏｘ１×√ＮＡ１＞ｔｏｘ２×√ＮＡ２
の関係を満たす、半導体装置の製造方法。
【請求項１４】
（ａ）第１面と、前記第１面の反対側の第２面とを有する第１導電型の半導体基板の前記第１面側から第１不純物を導入し、前記第１面に、平面視で第１方向の長さが前記第１方向に交差する第２方向の長さより長く、かつ、断面視で前記第１面から前記半導体基板の深さ方向に延びる第１導電型の第１半導体領域を形成する工程、
（ｂ）前記第１面側から第２不純物を導入し、前記第１半導体領域の底部側に、平面視で前記第１半導体領域を覆い、かつ、断面視で前記第１半導体領域の底部から前記半導体基板の深さ方向に延びる、前記第１導電型とは逆の第２導電型の第２半導体領域を形成する工程、
（ｃ）前記第１面側から第３不純物を導入し、平面視で前記第１半導体領域の前記第２方向の両端部に隣接する部分に、断面視で前記第１面から前記第２半導体領域に達するように延びる第２導電型の第３半導体領域を形成する工程、
（ｄ）前記半導体基板の前記第１面上に絶縁膜を形成する工程、
（ｅ）前記絶縁膜上にゲート電極を形成する工程、
を有し、
前記（ｄ）工程は、
（ｄ１）前記第１半導体領域の前記第１方向の両端部に隣接する第１部分上に第１絶縁膜を形成する工程、
（ｄ２）前記第１半導体領域の前記第２方向の両端部に隣接する第２部分上に第２絶縁膜を形成する工程、
を有し、
前記第１絶縁膜の厚さは、前記第２絶縁膜の厚さより厚い、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｅ）工程は、
（ｅ１）前記絶縁膜上に多結晶シリコン膜を堆積する工程、
（ｅ２）前記多結晶シリコン膜を加工し、前記ゲート電極を形成する工程、
を有し、
前記第１半導体領域の前記第１方向の両端部側に位置する前記ゲート電極は、前記第１半導体領域の前記第１方向の両端部から離れた状態で前記第１絶縁膜上に形成され、
前記第１半導体領域の前記第２方向の両端部側に位置する前記ゲート電極は、前記第３半導体領域に平面視で重なった状態で前記第２絶縁膜上に形成されている、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、例えば、パワー半導体装置およびその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
本技術分野の背景技術として、特開２００４−３９７４４号公報（特許文献１）がある。この公報には、テーパエッチングによりパターン側壁に傾斜が形成されたマスク材を介して、ＳｉＣ基板の法線を軸としてＳｉＣ基板を回転させながら、ＳｉＣ基板の法線方向に対して傾斜させて不純物をイオン注入し、低濃度ベース領域および高濃度ベース領域を形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３９７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、前記特許文献１には、縦型ＭＯＳＦＥＴのソース領域とチャネル領域とを同一のマスクで自己整合的に形成する技術が記載されている。また、特許文献１には、縦型ＭＯＳＦＥＴのストライプ型のセルが例示されている。ストライプ型のセル（ソース領域）は、その平面視での形状が、一方向の長さが、その一方向に直交する他方向の長さよりも長い帯状に形成されている。
【０００５】
しかし、特許文献１では、ストライプ型のセル（ソース領域）の長手方向の両端部に隣接する部分には、ソース領域に対して逆の導電型の不純物が必ずしも充分に注入されない。このため、ストライプ型のセル（ソース領域）の長手方向の両端部に隣接する部分のしきい値電圧が、ストライプ型のセル（ソース領域）の幅方向（短方向）の両端部に隣接する部分のしきい値電圧とほぼ同じか、または、低くなる。その結果、ストライプ型のセルの長手方向の両端部でリーク電流が生じ、半導体装置の信頼性が低下する課題がある。
【０００６】
本発明の目的は、半導体装置の信頼性を向上させることが可能な技術を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は、半導体基板の第１面に、平面視で第１方向の長さが第１方向に交差する第２方向の長さより長く、かつ、断面視で第１面から半導体基板の深さ方向に延びる第１導電型の第１半導体領域を設けた。また、少なくとも第１半導体領域の第２方向の両端部に隣接する部分上に絶縁膜を介してゲート電極を設けた。そして、平面視で第１半導体領域の第１方向の両端部に隣接する部分のしいき値電圧を、第１半導体領域の第２方向の両端部に隣接する部分のしきい値電圧より高くした。
【発明の効果】
【０００８】
本発明によれば、半導体装置の信頼性を向上させることができる。
【０００９】
上記した以外の課題、構成及び効果は、以下の実施の形態の説明により明らかにされる。
【図面の簡単な説明】
【００１０】
【図１】本発明者が検討したパワー半導体装置の単位セルの平面図である。
【図２】図１のＸ１０−Ｘ１０線の断面図である。
【図３】実施の形態１の半導体装置を構成する半導体チップの一例の平面図である。
【図４】図３の破線で囲んだ領域Ａ１の一例の拡大平面図である。
【図５】図３の破線で囲んだ領域Ａ２の多結晶シリコンからなるゲート電極の一例の拡大平面図である。
【図６】図３の破線で囲んだ領域Ａ２の活性領域の一例の拡大平面図である。
【図７】図６のＸ１−Ｘ１線およびＹ１−Ｙ１線の断面図である。
【図８】短辺側ボディ領域の変形例を示す半導体基板の要部平面図である。
【図９】図６のＹ１−Ｙ１線の断面図である。
【図１０】実施の形態１の半導体装置を構成する埋込ボディ領域の形成工程時の図６のＹ１−Ｙ１線およびＸ１−Ｘ１線に相当する箇所の断面図である。
【図１１】実施の形態１の半導体装置を構成するソース領域の形成工程時の図６のＹ１−Ｙ１線およびＸ１−Ｘ１線に相当する箇所の断面図である。
【図１２】左右は実施の形態１の半導体装置を構成する長辺側ボディ領域の形成工程時の図６のＹ１−Ｙ１線に相当する箇所の断面図である。
【図１３】長辺側ボディ領域の形成工程後の半導体基板の活性領域の要部平面図である。
【図１４】左は図１３のＹ１−Ｙ１線の断面図、右は図１３のＸ１−Ｘ１線の断面図である。
【図１５】左右は実施の形態１の半導体装置を構成するボディコンタクト領域の形成工程時図６のＹ１−Ｙ１線およびＸ１−Ｘ１線に相当する箇所の断面図である。
【図１６】左右は実施の形態１の半導体装置を構成する短辺側ボディ領域の形成工程時の図６のＹ１−Ｙ１線およびＸ１−Ｘ１線に相当する箇所の断面図である。
【図１７】実施の形態１の半導体装置を構成するボディコンタクト領域および短辺側ボディ領域の形成工程の変形例を示す図６のＹ１−Ｙ１線およびＸ１−Ｘ１線に相当する箇所の断面図である。
【図１８】ボディコンタクト領域および短辺側ボディ領域の形成工程後の半導体基板の活性領域の要部平面図である。
【図１９】実施の形態１の半導体装置を構成するゲート電極の形成工程時の図６のＹ１−Ｙ１線およびＸ１−Ｘ１線に相当する箇所の断面図である。
【図２０】図１９の工程後の半導体装置の製造工程時の図６のＹ１−Ｙ１線およびＸ１−Ｘ１線に相当する箇所の断面図である。
【図２１】実施の形態２の半導体装置の活性領域の要部拡大平面図である。
【図２２】図２１のＸ１−Ｘ１線の断面図である。
【図２３】フィールド絶縁膜の変形例を示す半導体基板の要部平面図である。
【図２４】実施の形態２の半導体装置を構成するフィールド絶縁膜の形成工程時の図６のＹ１−Ｙ１線およびＸ１−Ｘ１線に相当する箇所の断面図である。
【図２５】図２４の工程後の実施の形態２の半導体装置を構成する多結晶シリコン膜の成膜工程時の図６のＹ１−Ｙ１線およびＸ１−Ｘ１線に相当する箇所の断面図である。
【図２６】図２５の工程後の実施の形態２の半導体装置を構成するソースコンタクト形成工程後の図６のＹ１−Ｙ１線およびＸ１−Ｘ１線に相当する箇所の断面図である。
【図２７】実施の形態３の半導体装置の活性領域の要部拡大平面図である。
【図２８】図２７のＸ１−Ｘ１線の断面図である。
【発明を実施するための形態】
【００１１】
以下、実施の形態について図面を用いて説明する。ただし、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。本発明の思想ないし趣旨から逸脱しない範囲で、その具体的構成を変更し得ることは当業者であれば容易に理解される。
【００１２】
以下に説明する発明の構成において、異なる図面間であっても、同一部分又は同様な機能を有する部分には同一の符号を共通して用い、重複する説明は省略することがある。また、本明細書等における「第１」、「第２」、「第３」などの表記は、構成要素を識別するために付するものであり、必ずしも、数または順序を限定するものではない。
【００１３】
また、図面等において示す各構成の位置、大きさ、形状、範囲などは、発明の理解を容易にするため、実際の位置、大きさ、形状、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、形状、範囲などに限定されない。
【００１４】
本明細書において単数形で表される構成要素は、特段文脈で明らかに示されない限り、複数形を含むものとする。
【００１５】
＜発明者の検討＞
近年，エネルギーの有効利用を促進するパワーエレクトロニクスが注目されている。パワーエレクトロニクス機器は，電力の変換や制御を担っており、そのキーとなるパワー半導体装置の性能向上が求められている。
【００１６】
パワー半導体装置の基板としては、古くからシリコン（Ｓｉ）基板が用いられてきたが、Ｓｉ系パワー半導体装置の低損失化や性能向上が図られてきた結果、そのデバイス性能がＳｉの材料物性で決まる理論限界に近づきつつあり、今後の更なる性能向上が困難な状況になりつつある。
【００１７】
このような状況の中で、炭化シリコン（ＳｉＣ）や窒化ガリウム（ＧａＮ）等のようなワイドギャップ半導体を用いた低損失パワー半導体装置が盛んに研究されている。ＳｉＣやＧａＮは、Ｓｉと比較して絶縁破壊電界強度が約１桁大きく、ドリフト層を薄くできる。このため、ワイドギャップ半導体を用いたパワー半導体装置は、Ｓｉ系パワー半導体装置と比較して、オン抵抗の低抵抗化、すなわち、低損失化が可能である。
【００１８】
ところで、ＳｉＣ基板を用いたパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の製造においては、ｎ型のソース領域およびｐ型のボディ領域等を選択的なイオン注入によって形成している。この不純物イオン注入に際しては、通常、ｎ型のソース領域およびｐ型のボディ領域のそれぞれに対してリソグラフィを行ない、別々のマスクを用いて不純物を注入している。この場合、２回のリソグラフィ工程の各々のマスクの重ね合せが難しく、ステッパを用いた場合、典型的には０．１〜０．３μｍ程度の合せずれが生じる。また、露光量や温度の小さな変化によって、現像後に形成されるレジストマスクの寸法がシフトすることもある。チャネル長は通例１μｍ未満であるので、重ね合せずれや寸法シフトによって生じるデバイス性能の変化やばらつきが無視できない。
【００１９】
また、低いオン抵抗を得るためにはチャネル長を短くするほうが好ましいが、短くなりすぎるとパンチスルーが発生してしまい、所定の耐圧を保持できない。したがって、合せずれによってチャネル長が短くなったとしても、パンチスルーが発生しないように充分なマージンを持ってチャネル長の中心値を設計しておくことが必要であるが、それはオン抵抗やスイッチング損失の増大に繋がる。
【００２０】
そこで、上述の重ね合せずれの問題に対して、１回のリソグラフィ工程でソース領域とボディ領域とを形成する、いわゆる自己整合プロセスが提案されている。自己整合プロセスによれば、上記２回の露光により生じる合せずれや寸法シフトの影響を受けずにチャネル長を規定でき、短チャネル、低オン抵抗のパワーＭＯＳＦＥＴを、ばらつき無く製造することができる。
【００２１】
自己整合プロセスの一例として、特許文献１には、縦型ＭＯＳＦＥＴの製造方法において、ソース領域とチャネル領域とを同一のマスクを用いてイオン注入する方法が開示されている。この特許文献１の方法によれば、マスクを形成した基板に対して、基板表面の法線方向からソース領域のＮ型不純物の注入を行ない、さらに、基板法線方向に対して傾斜した角度でＰ型不純物の注入を行なうことでマスクの下にチャネルを形成している。また、特許文献１には、ストライプ状のセルを横切るように斜め方向から２回のイオン注入を行なう方法が開示されている。
【００２２】
しかし、本発明者が特許文献１について検討したところ、製造したＭＯＳＦＥＴに問題があることが明らかになった。すなわち、特許文献１の方法では、ストライプ状の単位セルを構成するＮ型のソース領域の長手方向の両端部に隣接する部分には、Ｐ型不純物が必ずしも十分に注入されない。そのため、そのソース領域の幅方向（短方向）の両端部（長辺）に隣接する部分のしきい値電圧よりも、そのソース領域の長手方向の両端部（短辺）に隣接する部分のしきい値電圧の方が低くなる。通常は、Ｎ型のソース領域の幅方向の両端部（長辺）に隣接する部分に形成されるチャネルを流れる電流が導通の主成分となる。一方、Ｎ型のソース領域の長手方向の両端部（短辺）に隣接する部分に形成されるチャネルを流れる電流はリーク電流とされる。そして、このリーク電流が多い素子は不良品とされる。
【００２３】
また、特許文献１には、基板を９０度回転させた方向からさらに２回のイオン注入を追加する方法や、基板を回転させながらイオン注入する方法が開示されている。ここで、図１は本発明者が検討したパワー半導体装置の単位セルの平面図、図２は図１のＸ１０−Ｘ１０線の断面図である。図１には平面視で帯状に形成された２個の単位セル１００が例示されている。特許文献１に記載の上記イオン注入を行った場合、単位セル１００のＮ型のソース領域１０１の外周を取り囲むようにＰ型のボディ領域１０２が形成される。このため、Ｎ型のソース領域１０１の長手方向の両端部（短辺）に隣接する部分のしきい値電圧と、Ｎ型のソース領域１０１の幅方向の両端部（長辺）に隣接する部分のしきい値電圧とをほぼ同じにすることができる。
【００２４】
しかし、特許文献１では、単位セル１００（Ｎ型のソース領域１０１）の長手方向の両端部からリーク電流ＩＬが流れる課題について示唆も開示もされていない。その上、特許文献１では、パワー半導体装置の高速スイッチングを達成する観点等からＮ型のソース領域の幅方向の両端部（短辺）に隣接する部分のしきい値電圧を低く設定しているので、Ｎ型のソース領域の長手方向の両端部（短辺）に隣接する部分のしきい値電圧も低くなる。したがって、たとえ上記のようなイオン注入を行っても、図１に示すように、パワーＭＯＳＦＥＴの動作時に単位セル１００の幅方向の両端部（長辺）に隣接する部分に形成されるチャネルを通じて正規の電流が流れる際に、単位セル１００の長手方向の両端部（短辺）から意図しないリーク電流ＩＬが流れてしまう。その結果、パワー半導体装置の信頼性が低下するという課題がある。しかも特許文献１の場合、２回の追加注入を行なうので、チャネルのイオン注入に２倍の時間がかかり、生産性が低下する。また、基板を回転させながら注入する方法も同様に製造時間を要する上、イオン注入装置の構成が複雑となるという問題もある。つまり、これらの方法は、略正方形状の単位セルをアレイ状に配置する場合には有効であるが、ストライプ型の単位セルに対しては問題がある。
【００２５】
（実施の形態１）
＜半導体装置の構成例＞
本実施の形態１の半導体装置の構成例について図３〜図８を参照して説明する。なお、本願明細書において平面視とは、半導体基板の主面に垂直な方向から視た場合を意味する。また、図中の矢印Ｘ，Ｙは、平面視において互いに交差（好ましくは直交）する２つの方向を示している。
【００２６】
本実施の形態１の半導体装置は、例えば、ｎチャネル型の縦型２重拡散ＭＯＳＦＥＴ(Double diffused MOSFET：以下、ＤＭＯＳＦＥＴと略す）を有するスイッチングデバイス（パワー半導体装置）である。図３は本実施の形態１の半導体装置を構成する半導体チップの一例の平面図である。なお、図１の領域Ａ１，Ａ２は、実際に形成されているものではないが、説明上、図示している。
【００２７】
半導体チップ（以下、単にチップという）１Ｃは、例えば、平面視で略四角形状に形成されている。このチップ１Ｃの主面内において、外周縁部には終端領域（いわゆるガードリング領域）ＧＡが設けられている。終端領域ＧＡは、例えば、ｐ型（第２導電型）の半導体領域で形成されており、電界緩和機能等を有している。この終端領域ＧＡには、例えば、アルミニウム（Ａｌ）またはホウ素（Ｂ）等のようなｐ型不純物が導入されている。
【００２８】
チップ１Ｃの主面内において、終端領域ＧＡより内側には、ＤＭＯＳＦＥＴ（スイッチングトランジスタ）のソース電極２Ｓおよびゲート電極２Ｇが互いに絶縁された状態で設けられている。ソース電極２Ｓおよびゲート電極２Ｇは、例えば、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜と、アルミニウム膜（Ａｌ）とを下層から順に積層することで形成されている。このソース電極２Ｓおよびゲート電極２Ｇは、チップ１Ｃの主面上の表面保護膜（図示せず）によって覆われているが、表面保護膜の一部に形成された開口部を通じてソース電極２Ｓおよびゲート電極２Ｇの一部が露出されている。その表面保護膜に形成された開口部から露出するソース電極２Ｓおよびゲート電極２Ｇの一部がソースパッドおよびゲートパッドになっている。なお、ソース電極２Ｓおよびゲート電極２Ｇの下層には、後述の多結晶シリコンからなるゲート電極が形成されている。
【００２９】
図４は図３の破線で囲んだ領域Ａ１の一例の拡大平面図である。なお、図４では、ソース電極２Ｓ、ゲート電極２Ｇおよびその下層のゲート電極を取り除いた状態を示している。
【００３０】
チップ１Ｃの主面内において終端領域ＧＡより内側には、アクティブ領域ＡＣＡが配置されている。このアクティブ領域ＡＣＡには、例えば、ＤＭＯＳＦＥＴを構成するストライプ型の単位セルＵＣが配置されている。すなわち、アクティブ領域ＡＣＡには、平面視でＸ方向（第１方向）の寸法がＹ方向（第２方向）の寸法より長い帯状の複数の単位セルＵＣが、Ｙ方向に沿って所定の間隔毎に配置されている。
【００３１】
この複数の単位セルＵＣは、電気的に並列に接続されている。この単位セルＵＣを並列に接続した数（すなわち、アクティブ領域ＡＣＡ内に敷き詰められた単位セルＵＣの数）を多くし、アクティブ領域ＡＣＡに配置されるチャネルの幅を長くすることで、チップ１Ｃの全体のＤＭＯＳＦＥＴの抵抗を下げることができる。
【００３２】
また、アクティブ領域ＡＣＡ内において、各単位セルＵＣの長手方向（Ｘ方向）の両端部と終端領域ＧＡの内周との間にフィールド領域ＦＡが配置されている。すなわち、各単位セルＵＣの長手方向の両端部は終端領域ＧＡの内周から離れている。
【００３３】
図５は図３の破線で囲んだ領域Ａ２の多結晶シリコンからなるゲート電極の一例の拡大平面図、図６は図３の破線で囲んだ領域Ａ２の活性領域の一例の拡大平面図、図７は図６のＸ１−Ｘ１線およびＹ１−Ｙ１線の断面図である。なお、図５はチップ１Ｃのソース電極２Ｓを取り除いた状態を示し、図６は図５の多結晶シリコンからなるゲート電極層を取り除いた状態を示している。また、図７の矢印Ｚはチップ１Ｃの主面に交差（好ましくは直交）する方向を示している。
【００３４】
チップ１Ｃを構成する半導体基板１Ｓは、例えば、炭化シリコン（ＳｉＣ）等のようなワイドギャップ半導体で形成されている。この半導体基板１Ｓは、基板層ＳＢと、その上に形成されたエピタキシャル層ＥＰとを有している。基板層ＳＢは、例えば、ｎ＋型のＳｉＣからなり、エピタキシャル層ＥＰは、例えば、ｎ−型のＳｉＣからなる。基板層ＳＢおよびエピタキシャル層ＥＰには、例えば、窒素（Ｎ）またはリン（Ｐ）等のようなｎ型不純物が導入されている。半導体基板１Ｓは、エピタキシャル層ＥＰの主面（第１面）と、その反対側の基板層ＳＢの主面（第２面）とを有している。エピタキシャル層ＥＰの主面がチップ１Ｃの主面に相当している。なお、基板層ＳＢの主面には、ドレイン電極３Ｄが形成されている。ドレイン電極３Ｄは、例えば、Ｔｉ膜と、ＴｉＮ膜と、Ａｌ膜とを下層から順に積層することで形成されている。
【００３５】
このような半導体基板１Ｓのエピタキシャル層ＥＰの主面側には、上記単位セルＵＣの構成要素として、ｐ型の埋込ボディ領域７Ｂ１と、ｎ型のソース領域８Ｓと、ｐ＋型のボディコンタクト領域９ＢＣと、ｐ型の長辺側ボディ領域７Ｂ２と、ｐ型の短辺側ボディ領域７Ｂ３とが設けられている。以下、これらの構成について説明する。
【００３６】
ｐ型の埋込ボディ領域（第２半導体領域）７Ｂ１は、各単位セルＵＣのソース領域８Ｓの底部を覆うように、各ソース領域８Ｓに平面視で重なった状態で、各ソース領域８Ｓの長手方向（Ｘ方向）に沿って帯状に形成されている。すなわち、図７右に示すように、埋込ボディ領域７Ｂ１の長手方向（Ｘ方向）の両端は、終端領域ＧＡに達している。また、図７左に示すように、埋込ボディ領域７Ｂ１の幅方向（Ｙ方向）の寸法は、ソース領域８Ｓの幅方向（Ｙ方向）の寸法よりも広い。この埋込ボディ領域７Ｂ１は、エピタキシャル層ＥＰの主面から離れた位置（ソース領域８Ｓの底部下）に形成されている。すなわち、埋込ボディ領域７Ｂ１は、ソース領域８Ｓの底部から基板層ＳＢに向かって延び、基板層ＳＢに達することなく、エピタキシャル層ＥＰの深さ方向（Ｚ方向）の途中の位置で終端している。この埋込ボディ領域７Ｂ１には、例えば、Ａｌまたはホウ素（Ｂ）等のようなｐ型不純物が導入されている。
【００３７】
このｐ型の埋込ボディ領域７Ｂ１上には、ｎ型（第１導電型）のソース領域（第１半導体領域）８Ｓが形成されている。このソース領域８Ｓは、図６に示すように、平面視で各単位セルＵＣの長手方向（Ｘ方向）に沿って帯状に形成されている。ソース領域８Ｓは、平面視で各埋込ボディ領域７Ｂ１に内包されるように埋込ボディ領域７Ｂ１に重なった状態で配置されている。ただし、ソース領域８Ｓの長手方向の両端部は、終端領域ＧＡまで達しておらず、終端領域ＧＡから離れた位置で終端している。また、ソース領域８Ｓは、図７に示すように、エピタキシャル層ＥＰの主面から基板層ＳＢに向かって延び、埋込ボディ領域７Ｂ１に達した位置で終端している。このソース領域８Ｓには、例えば、窒素（Ｎ）またはリン（Ｐ）等のようなｎ型不純物が導入されている。このソース領域８Ｓには、ソースコンタクトＳＣを通じてソース電極２Ｓが電気的に接続されている。
【００３８】
また、ソース領域８Ｓには、複数のｐ＋型のボディコンタクト領域９ＢＣが配置されている。このボディコンタクト領域９ＢＣは、ＤＭＯＳＦＥＴのソース電極２Ｓと埋込ボディ領域７Ｂ１とを電気的に接続するための導通領域である。すなわち、図７に示すように、ボディコンタクト領域９ＢＣは、エピタキシャル層ＥＰの主面から深さ方向に延び、埋込ボディ領域７Ｂ１に達して終端している。これにより、ソース電極２Ｓは、ボディコンタクト領域９ＢＣを通じて埋込ボディ領域７Ｂ１と電気的に接続されている。このボディコンタクト領域９ＢＣには、例えば、Ａｌまたはホウ素等のようなｐ型不純物が導入されている。
【００３９】
ここでは、ボディコンタクト領域９ＢＣが、例えば、平面視で略四角形状に形成されており、ソース領域８Ｓの幅方向（Ｙ方向）の中央位置に、ソース領域８Ｓの長手方向（Ｘ方向）に沿って所定の間隔毎に配置されている。このようにボディコンタクト領域９ＢＣを小面積にすることでアクティブ領域ＡＣＡ内に配置可能な単位セルＵＣの数を増やすことができるので、ＤＭＯＳＦＥＴのオン抵抗を低減できる。ただし、ボディコンタクト領域９ＢＣの数、大きさ、あるいは間隔は種々変更可能である。また、ボディコンタクト領域９ＢＣの平面視の形状も種々変更可能であり、例えば、ソース領域８Ｓの長手方向に沿って連続的に延びる帯状にしても良い。この場合、ソース電極２Ｓと埋込ボディ領域７Ｂ１との間の抵抗を低減できるので、ボディ領域の電気的安定性を向上させることができる。
【００４０】
また、図６に示すように、各単位セルＵＣのソース領域８Ｓの幅方向（Ｙ方向）の両端部（両長辺）に隣接する部分（第２部分）には、平面視で帯状のｐ型の長辺側ボディ領域（第３半導体領域）７Ｂ２が形成されている。この長辺側ボディ領域７Ｂ２は、ソース領域８Ｓの両長辺側の側部を覆うように、エピタキシャル層ＥＰの主面から基板層ＳＢに向かって延び、埋込ボディ領域７Ｂ１に達して終端している。この長辺側ボディ領域７Ｂ２の表層側には、ＤＭＯＳＦＥＴの動作時にＤＭＯＳＦＥＴの正規のチャネルが形成される。すなわち、ＤＭＯＳＦＥＴの動作時に、ｐ型の長辺側ボディ領域７Ｂ２の表層はｎ型に反転して電子を通すようになる。この長辺側ボディ領域７Ｂ２には、例えば、Ａｌまたはホウ素等のようなｐ型不純物が導入されている。
【００４１】
また、各単位セルＵＣのソース領域８Ｓの長手方向の両端部（両短辺）に隣接する部分（第１部分）には、平面視で帯状のｐ型の短辺側ボディ領域（第４半導体領域）７Ｂ３が形成されている。この短辺側ボディ領域７Ｂ３は、ソース領域８Ｓの両短辺側の側部を覆うように、エピタキシャル層ＥＰの主面から基板層ＳＢに向かって延び、埋込ボディ領域７Ｂ１に達して終端している。このため、ソース領域８Ｓの全周がｐ型のボディ領域（ｐ型の埋込ボディ領域７Ｂ１、ｐ型の長辺側ボディ領域７Ｂ２およびｐ型の短辺側ボディ領域７Ｂ３）で取り囲まれている。
【００４２】
この短辺側ボディ領域７Ｂ３は、ＤＭＯＳＦＥＴの動作時に、ソース領域８Ｓの長手方法の両端部からリーク電流が流れるのを抑制または防止する機能を有している。この短辺側ボディ領域７Ｂ３には、例えば、Ａｌまたはホウ素等のようなｐ型不純物が導入されている。ここでは、短辺側ボディ領域７Ｂ３に含まれるｐ型不純物の濃度は、長辺側ボディ領域７Ｂ２に含まれるｐ型不純物の濃度よりも高くなっている。このため、ＤＭＯＳＦＥＴの動作時に、ｐ型の短辺側ボディ領域７Ｂ３の表層部がｎ型に反転してチャネルが形成されるときのしきい値電圧は、ｐ型の長辺側ボディ領域７Ｂ２の表層部がＮ型に反転してチャネルが形成されるときのしきい値電圧よりも高くなっている。その結果、通常のＤＭＯＳＦＥＴの動作に、ｐ型の短辺側ボディ領域７Ｂ３を通じて流れる電流（リーク電流）を、ｐ型の長辺側ボディ領域７Ｂ２を通じて流れる電流より極めて小さくすることができる。したがって、ソース領域８Ｓの長手方向の両端部から流れるリーク電流を低減できるので、ＤＭＯＳＦＥＴを有するパワー半導体装置の信頼性を向上させることができる。
【００４３】
ここでは、図６に示すように、短辺側ボディ領域７Ｂ３が、単位セルＵＣ毎に分離されている。ただし、短辺側ボディ領域７Ｂ３は、上記したリーク電流を抑制または防止すべく各単位セルＵＣのソース領域８Ｓの長手方向の両端部を覆うように形成されていれば良い。図８は短辺側ボディ領域の変形例を示す半導体基板の要部平面図である。図８では、短辺側ボディ領域７Ｂ３が、複数の単位セルＵＣ間を接続するように、Ｙ方向に沿って連続的に延在した状態で形成されている。これにより、短辺側ボディ領域７Ｂ３を形成するときのマスクの開口部の寸法を大きくとれるので、短辺側ボディ領域７Ｂ３をより容易に形成することができる。
【００４４】
このような半導体基板１Ｓのエピタキシャル層ＥＰの主面上には、図７に示すように、ゲート絶縁膜（第２絶縁膜）１０ａが形成されている。ゲート絶縁膜１０ａは、例えば、酸化シリコン膜（ＳｉＯ２）からなる。ゲート絶縁膜１０ａ上には、ゲート電極１１Ｇが形成されている。ゲート電極１１Ｇは、例えば、低抵抗なｎ型の多結晶シリコン膜からなる。このゲート電極１１Ｇは、図５に示すように、平面視で、アクティブ領域ＡＣＡを覆うように形成されているが、終端領域ＧＡには重なっていない。
【００４５】
このゲート電極１１Ｇの一部には、各単位セルＵＣの一部が露出される開口部１２が形成されている。開口部１２は、平面視でソース領域８Ｓに重なるように帯状に形成されている。この開口部１２からは単位セルＵＣのソース領域８Ｓの一部およびボディコンタクト領域９ＢＣが露出されている。この開口部１２の幅方向および長手方向の両端部は、ソース領域８Ｓ内に位置している。したがって、ゲート電極１１Ｇは、ソース領域８Ｓの外周より内側の一部分、長辺側ボディ領域７Ｂ２の全域および短辺側ボディ領域の７Ｂ３の全域に平面視で重なっている。
【００４６】
さらに、エピタキシャル層ＥＰの主面上には、ゲート電極１１Ｇを覆うように層間絶縁膜１３が堆積されている。層間絶縁膜１３は、例えば、酸化シリコン膜（ＳｉＯ２）からなる。この層間絶縁膜１３上に上記したソース電極２Ｓおよびゲート電極２Ｇが形成されている。ソース電極２Ｓとその下層のゲート電極１１Ｇとは、それらの間に設けられた層間絶縁膜１３によって電気的に絶縁されている。一方、ゲート電極２Ｇとその下層のゲート電極１１Ｇとは、層間絶縁膜１３に形成された開口部（ゲートコンタクト；図示せず）を通じて電気的に接続されている。
【００４７】
層間絶縁膜１３およびゲート絶縁膜１０ａにおいて、平面視でゲート電極１１Ｇの開口部１２と重なる位置には、開口部１２よりも小面積のソースコンタクトＳＣが開口されている。このソースコンタクトＳＣからは、ソース領域８Ｓの一部およびボディコンタクト領域９ＢＣが露出されている。すなわち、ソース電極２Ｓは、ソースコンタクトＳＣを通じて、単位セルＵＣのソース領域８Ｓおよびボディコンタクト領域９ＢＣと電気的に接続されている。したがって、ソース領域８Ｓおよびボディコンタクト領域９ＢＣは、ソース電極２Ｓを通じて電気的に短絡している。
【００４８】
＜ＤＭＯＳＦＥＴの動作説明＞
次に、本実施の形態１の半導体装置を構成するＤＭＯＳＦＥＴの動作について図９を参照して説明する。図９は図６のＹ１−Ｙ１線の断面図である。
【００４９】
スイッチングデバイス（半導体装置）のゲート電極１１Ｇに正電圧を印加すると、ｐ型の長辺側ボディ領域７Ｂ２の表層においてゲート絶縁膜１０ａが接する部分にチャネルが形成される。これにより、ｎ型のソース領域８Ｓからｐ型の長辺側ボディ領域７Ｂ２の表層のチャネルを通じてドレイン電極３Ｄに電子が流れる。すなわち、ドレイン電極３Ｄからｐ型の長辺側ボディ領域７Ｂ２の表層のチャネルを通じてソース電極２Ｓに電流Ｉｓｄが流れる。このようにゲート電極１１Ｇに電圧を印加することでスイッチング動作を行なう。
【００５０】
＜半導体装置の製造方法例＞
次に、本実施の形態１の半導体装置の製造方法の一例について図１０〜図２０を参照して説明する。以下の説明に当たっては、図６のＸ１−Ｘ１線の断面、または、Ｙ１−Ｙ１線の断面に対応する部分を図示する。また、必要に応じて平面図も示す。
【００５１】
＜埋込ボディ領域の形成＞
図１０は本実施の形態１の半導体装置を構成する埋込ボディ領域の形成工程時の図６のＹ１−Ｙ１線およびＸ１−Ｘ１線に相当する箇所の断面図である。
【００５２】
まず、例えば、ｎ＋型の４Ｈ−ＳｉＣからなる基板層ＳＢの主面上に、ｎ−型のＳｉＣからなるエピタキシャル層ＥＰを形成する。基板層ＳＢに導入されたｎ型不純物は、例えば窒素（Ｎ）であり、その不純物濃度は、例えば、１×１０１８〜１×１０２１ｃｍ−３の範囲である。
【００５３】
エピタキシャル層ＥＰは、基板層ＳＢの主面上に、例えば、エピタキシャル法によって形成することができる。エピタキシャル層ＥＰは、素子の仕様によって決まる所定の厚さとドーパント濃度とを有している。エピタキシャル層ＥＰの厚さは、例えば、３〜３０μｍの範囲である。また、エピタキシャル層ＥＰに添加されているｎ型ドーパントは、例えば窒素であり、そのドーパント濃度は例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。
【００５４】
次いで、ｎ−型のエピタキシャル層ＥＰの主面上にマスク材を堆積し、これをパターニングすることでマスクＭＡを形成する。マスクＭＡの平面視での形状は、埋込ボディ領域を露出させ、それ以外を覆う形状に形成されている。マスクＭＡの材料としてフォトレジストを使用する場合は、フォトレジストを塗布した後、これを公知のリソグラフィ法によってパターニングすることでマスクＭＡを形成する。また、マスクＭＡの材料として酸化シリコン（ＳｉＯ２）を使用する場合は、酸化シリコン膜を堆積した後、その上にフォトレジストを塗布し、公知のリソグラフィ法によってレジストパターンを形成する。続いて、そのレジストパターンをエッチングマスクとして、例えば、反応性イオンエッチング法により酸化シリコン膜をエッチングした後、フォトレジストを除去することでマスクＭＡを形成する。マスクＭＡの厚さは、イオンの注入を遮蔽するために充分な厚さであり、例えば１．０〜５．０μｍとすることができる。
【００５５】
続いて、マスクＭＡをイオン注入マスクとして、エピタキシャル層ＥＰの主面側からエピタキシャル層ＥＰにｐ型不純物（第２不純物）を注入し、エピタキシャル層ＥＰの素子形成領域においてエピタキシャル層ＥＰの主面から離れた位置にｐ型の埋込ボディ領域７Ｂ１を形成する。イオン注入するｐ型不純物としては、例えば、アルミニウム（Ａｌ）またはホウ素（Ｂ）を用いることができる。この埋込ボディ領域７Ｂ１の底面側の深さ（エピタキシャル層ＥＰの主面からの深さ）は、例えば０．５〜２．０μｍ程度とすることができる。また、埋込ボディ領域７Ｂ１の主面側の深さ（エピタキシャル層ＥＰの主面からの深さ）は、例えば０．２〜０．５μｍ程度とすることができる。また、埋込ボディ領域７Ｂ１上のエピタキシャル層ＥＰの最表面（表面から０．０５μｍ以内の深さ）領域のｐ型不純物の濃度は、例えば、１×１０１７ｃｍ−３以下となるようにする。また、埋込ボディ領域７Ｂ１のドーパント濃度は、例えば、１×１０１６〜１×１０１９ｃｍ−３の範囲である。このような埋込ボディ領域７Ｂ１を形成するためのイオン注入工程後、マスクＭＡを除去する。
【００５６】
＜ソース領域の形成＞
図１１は本実施の形態１の半導体装置を構成するソース領域の形成工程時の図６のＹ１−Ｙ１線およびＸ１−Ｘ１線に相当する箇所の断面図である。
【００５７】
ここでは、エピタキシャル層ＥＰの主面上に、別のマスクＭＢを形成する。マスクＭＢの平面視での形状は、ソース領域を露出させ、それ以外を覆う形状に形成されている。マスクＭＢの材料や形成方法は、マスクＭＡと同じである。続いて、マスクＭＢをイオン注入マスクとして、エピタキシャル層ＥＰの主面側からエピタキシャル層ＥＰにｎ型不純物（第１不純物）をイオン注入することでｎ型のソース領域８Ｓを形成する。このｎ型不純物としては、例えば、窒素（Ｎ）やリン（Ｐ）を用いることができる。また、このソース領域８Ｓの不純物濃度は、例えば、１×１０１７〜１×１０２１ｃｍ−３の範囲とすることができる。また、ソース領域８Ｓの深さ（エピタキシャル層ＥＰの主面からの深さ）は、埋込ボディ領域７Ｂ１より浅く、例えば、０．０１〜０．２μｍ程度とすることができる。
【００５８】
＜長辺側ボディ領域の形成＞
図１２左右は本実施の形態１の半導体装置を構成する長辺側ボディ領域の形成工程時の図６のＹ１−Ｙ１線に相当する箇所の断面図である。
【００５９】
ここでは、図１２左に示すように、図１１と同じマスクＭＢを用いて、エピタキシャル層ＥＰの主面側からエピタキシャル層ＥＰの主面に対して斜めにｐ型不純物（第３不純物）を注入する。すなわち、不純物のイオン注入角度を、エピタキシャル層ＥＰの主面の法線に対して傾斜角度θだけ傾けた状態で、Ｙ方向に沿う一方向からエピタキシャル層ＥＰにｐ型不純物をイオン注入する。これにより、マスクＭＢで遮蔽された部分の一部（マスクＭＢ端部下）にｐ型不純物を注入して、ソース領域８Ｓの幅方向の一端部（一方の長辺）に隣接する部分に、長辺側ボディ領域７Ｂ２を形成することができる。
【００６０】
この際、イオン注入するｐ型不純物としては、例えば、アルミニウムまたはホウ素を用いることができる。イオン注入時の傾斜角度θは、例えば、１５〜４５度とすることができる。また、イオン注入時の加速エネルギーは、例えば、最大で３００ｋｅＶ〜１５００ｋｅＶとすることが望ましい。これにより、ｐ型不純物は、マスクＭＢを透過してエピタキシャル層ＥＰに到達できる。また、長辺側ボディ領域７Ｂ２の不純物濃度は、例えば、１×１０１６〜５×１０１８ｃｍ−３の範囲である。
【００６１】
続いて、図１２右に示すように、図１１と同じマスクＭＢを用いて、エピタキシャル層ＥＰの主面に対して斜めにｐ型不純物（第３不純物）を注入する。すなわち、不純物のイオン注入角度を、エピタキシャル層ＥＰの主面の法線に対して傾斜角度θだけ傾けた状態で、図１２左とは真逆の方向からエピタキシャル層ＥＰにｐ型不純物をイオン注入する。これにより、マスクＭＢで遮蔽された部分の一部（マスクＭＢの端部下）にｐ型不純物を注入して、ソース領域８Ｓの幅方向の他端部（他方の長辺）に隣接する部分に、長辺側ボディ領域７Ｂ２を形成することができる。
【００６２】
この２回の不純物注入工程では、不純物の注入方向が異なるだけで、傾斜角度θや注入イオン種、加速エネルギーおよび注入量等の条件は同じである。ただし、エピタキシャル層ＥＰの主面の結晶方位に応じて注入の深さが異なる場合がある。その場合は、不純物の注入方向毎に傾斜角度θ等のような注入条件を変更することで、ソース領域８Ｓの幅方向の両端部側の２つの長辺側ボディ領域７Ｂ２に形成される各々のチャネルの長さや不純物濃度が同じになるように調整することができる。
【００６３】
図１３は長辺側ボディ領域の形成工程後の半導体基板の活性領域の要部平面図、図１４左右はそれぞれ図１３のＹ１−Ｙ１線およびＸ１−Ｘ１線の断面図である。
【００６４】
以上の工程後、マスクＭＢ（図１１および図１２参照）を除去することにより、エピタキシャル層ＥＰの主面に、ソース領域８Ｓおよび長辺側ボディ領域７Ｂ２を形成する。長辺側ボディ領域７Ｂ２は、図１３に示すように、各ソース領域８Ｓの両長辺に隣接した状態で形成されている。また、長辺側ボディ領域７Ｂ２は、図１４左に示すように、ソース領域８Ｓの長辺側の側部を覆うように、エピタキシャル層ＥＰの主面から埋込ボディ領域７Ｂ１まで延びて終端している。なお、図１４右に示すように、ソース領域８Ｓの長手方向の両端部（短辺）に隣接する部分側には、エピタキシャル層ＥＰの主面から深さ方向に離れた位置にｐ型の埋込ボディ領域７Ｂ１が形成されている。ただし、この段階では、ソース領域８Ｓの長手方向の両端部（短辺）に隣接する部分において、エピタキシャル層ＥＰの主面から埋込ボディ領域７Ｂ１までの間には、ｐ型不純物がほとんど添加されていない。
【００６５】
＜ボディコンタクト領域の形成＞
図１５の左右は本実施の形態１の半導体装置を構成するボディコンタクト領域の形成工程時図６のＹ１−Ｙ１線およびＸ１−Ｘ線に相当する箇所の断面図である。
【００６６】
ここでは、エピタキシャル層ＥＰの主面上に、マスクＭＣを形成する。マスクＭＣの平面視での形状は、ボディコンタクト領域を露出させ、それ以外を覆う形状に形成されている。マスクＭＣの材料や形成方法は、マスクＭＡと同じである。
【００６７】
続いて、そのマスクＭＣを不純物注入用のマスクとして、エピタキシャル層ＥＰにｐ型不純物をイオン注入することで、エピタキシャル層ＥＰにｐ＋型のボディコンタクト領域９ＢＣを形成した後、マスクＭＣを除去する。イオン注入するｐ型不純物としては、例えば、アルミニウムまたはホウ素を用いることができる。
【００６８】
ｐ＋型のボディコンタクト領域９ＢＣはエピタキシャル層ＥＰの主面からｐ型の埋込ボディ領域７Ｂ１まで延びて終端している。ｐ＋型のボディコンタクト領域９ＢＣの不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。また、ｐ＋型のボディコンタクト領域９ＢＣの深さ（エピタキシャル層ＥＰの主面からの深さ）は、例えば０．１〜０．４μｍ程度である。
【００６９】
＜短辺側ボディ領域の形成＞
図１６左右は本実施の形態１の半導体装置を構成する短辺側ボディ領域の形成工程時の図６のＹ１−Ｙ１線およびＸ−Ｘ線に相当する箇所の断面図である。
【００７０】
ここでは、エピタキシャル層ＥＰの主面上に、マスクＭＤを形成する。マスクＭＤの平面視での形状は、短辺側ボディ領域を露出させ、それ以外を覆う形状に形成されている。マスクＭＤの材料や形成方法は、マスクＭＡと同じである。
【００７１】
続いて、マスクＭＤを不純物注入用のマスクとして、エピタキシャル層ＥＰの主面側からエピタキシャル層ＥＰにｐ型不純物（第４不純物）をイオン注入し、エピタキシャル層ＥＰにｐ型の短辺側ボディ領域７Ｂ３を形成した後、マスクＭＤを除去する。イオン注入するｐ型不純物としては、例えば、アルミニウムまたはホウ素を用いることができる。
【００７２】
ｐ型の短辺側ボディ領域７Ｂ３はエピタキシャル層ＥＰの主面から埋込ボディ領域７Ｂ１まで延びて終端している。短辺側ボディ領域７Ｂ３の不純物濃度は、長辺側ボディ領域７Ｂ２のｐ型不純物濃度よりも高く、例えば、５×１０１６〜１×１０２１ｃｍ−３の範囲である。
【００７３】
＜ボディコンタクト領域および短辺側ボディ領域の形成の変形例＞
図１７は本実施の形態１の半導体装置を構成するボディコンタクト領域および短辺側ボディ領域の形成工程の変形例を示す図６のＹ１−Ｙ１線およびＸ１−Ｘ１線に相当する箇所の断面図である。
【００７４】
上記したｐ型の短辺側ボディ領域７Ｂ３およびｐ＋型のボディコンタクト領域９ＢＣは互いに異なる機能や目的のために形成されるものなので、上記の例では、ｐ型の短辺側ボディ領域７Ｂ３とｐ＋型のボディコンタクト領域９ＢＣとを、それぞれ別のマスクを用いて形成する場合を示した。これにより、ｐ型の短辺側ボディ領域７Ｂ３およびｐ＋型のボディコンタクト領域９ＢＣの各々の不純物濃度の設定精度を向上させることができる。
【００７５】
ただし、ｐ型の短辺側ボディ領域７Ｂ３とｐ＋型のボディコンタクト領域９ＢＣとの不純物濃度は近いので、それぞれの機能が達成される範囲であれば同時に形成しても良い。すなわち、図１７に示すように、エピタキシャル層ＥＰの主面上に、ｐ型の短辺側ボディ領域およびｐ＋型のボディコンタクト領域の両方が露出され、それ以外が覆われるマスクＭＥを形成する。続いて、マスクＭＥを不純物注入用のマスクとしてエピタキシャル層ＥＰにｐ型不純物をイオン注入することで、エピタキシャル層ＥＰにｐ型の短辺側ボディ領域７Ｂ３およびｐ＋型のボディコンタクト領域９ＢＣを一括して形成した後、マスクＭＥを除去する。この場合、ｐ型の短辺側ボディ領域７Ｂ３とｐ＋型のボディコンタクト領域９ＢＣとのｐ型不純物の濃度は、ほぼ同じになる。このようにｐ型の短辺側ボディ領域７Ｂ３およびｐ＋型のボディコンタクト領域９ＢＣを同時に形成することにより、パワー半導体装置の製造プロセスの簡略化および製造工程数の削減を実現できる。したがって、パワー半導体装置の生産性を向上させることができる。
【００７６】
上記のようにして短辺側ボディ領域７Ｂ３およびボディコンタクト領域９ＢＣを形成した後、半導体基板１Ｓに対して熱処理を施すことで不純物を活性化する。この活性化熱処理の前にエピタキシャル層ＥＰの主面および基板層ＳＢの主面上に、例えば、厚さ０．０５μｍ程度の炭素（Ｃ）からなる表面被覆膜（図示せず）を堆積しても良い。この表面被覆膜は、活性化熱処理の際にエピタキシャル層ＥＰや基板層ＳＢの主面が荒れるのを防止する効果がある。表面被覆膜は、活性化熱処理後に、例えば、酸素プラズマ処理によって除去される。
【００７７】
図１８はボディコンタクト領域および短辺側ボディ領域の形成工程後の半導体基板の活性領域の要部平面図である。各ソース領域８Ｓの幅方向の中央には、複数のボディコンタクト領域９ＢＣがソース領域８Ｓの長手方向に沿って並んで配置されている。また、各ソース領域８Ｓの長手方向の両端部に隣接する部分には、短辺側ボディ領域７Ｂ３が形成されている。上記図８に示したＹ方向に長い短辺側ボディ領域７Ｂ３を形成する場合は、図１６や図１７に示したマスクＭＤ，ＭＥにおいて短辺側ボディ領域が露出される開口部の平面視での形状を、複数のソース領域８Ｓの配置方向に沿って連続的に延在する形状にすれば良い。
【００７８】
＜電極の形成、その他＞
図１９は本実施の形態１の半導体装置を構成するゲート電極の形成工程時の図６のＹ１−Ｙ１線およびＸ１−Ｘ１線に相当する箇所の断面図である。
【００７９】
ここでは、半導体基板１Ｓのエピタキシャル層ＥＰにおいて各チップ領域の外周縁部に選択的に不純物を注入して終端領域ＧＡを形成した後、エピタキシャル層ＥＰの主面上に、例えば、酸化シリコン膜からなるゲート絶縁膜１０ａを熱ＣＶＤ法等により形成する。ゲート絶縁膜１０ａの厚さは、例えば、０．０２〜０．２μｍとすることができる。
【００８０】
続いて、ゲート絶縁膜１０ａ上に、例えば、ゲート電極形成用のｎ型の多結晶シリコン膜１１を熱ＣＶＤ法等により形成する。この多結晶シリコン膜１１の厚さは、例えば、０．２〜０．５μｍ程度である。多結晶シリコン膜１１は、多結晶状態で堆積しても良いし、アモルファス状態で堆積した後に熱処理によって多結晶化させても良い。
【００８１】
その後、多結晶シリコン膜１１上に、マスクＭＦを形成する。マスクＭＦの平面視での形状は、ゲート電極形成領域を覆い、それ以外を露出させる形状に形成されている。マスクＭＦの材料や形成方法は、マスクＭＡと同じである。
【００８２】
次いで、マスクＭＦをエッチングマスクとして、多結晶シリコン膜１１に対してドライエッチング処理を施した後、マスクＭＦを除去する。図２０は図１９の工程後の半導体装置の製造工程時の図６のＹ１−Ｙ１線およびＸ１−Ｘ１線に相当する箇所の断面図である。多結晶シリコン膜１１に対してドライエッチング処理を施すことによりゲート電極１１Ｇを形成する。ゲート電極１１Ｇの一部には、開口部１２が形成されている。
【００８３】
次いで、ゲート電極１１Ｇおよびゲート絶縁膜１０ａを覆うように、エピタキシャル層ＥＰ上に、プラズマＣＶＤ法等により層間絶縁膜１３を堆積した後、層間絶縁膜１３上にマスクＭＧを形成する。マスクＭＧの平面視での形状は、ソースコンタクト領域を露出させ、それ以外を覆う形状に形成されている。マスクＭＧの材料や形成方法は、マスクＭＡと同じである。
【００８４】
続いて、マスクＭＧをエッチングマスクとして、マスクＭＧから露出する層間絶縁膜１３およびゲート絶縁膜１０ａの一部分をドライエッチングにより除去することで、ソースコンタクトＳＣを形成した後、マスクＭＧを除去する。ソースコンタクトＳＣからは、ｎ型のソース領域８Ｓの一部および複数のｐ＋型のボディコンタクト領域９ＢＣが露出されている。
【００８５】
次いで、図示は省略するが、層間絶縁膜１３上に別のマスクを形成し、層間絶縁膜１３をドライエッチング法等により加工して、層間絶縁膜１３にゲート電極１１Ｇの上面一部が露出するコンタクトホール（ゲートコンタクト）を形成する。
【００８６】
続いて、半導体基板１Ｓのエピタキシャル層ＥＰ上に、例えば、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜と、アルミニウム膜とを下層から順に堆積して積層膜を形成した後、その積層膜をエッチング法により加工して、ソース電極２Ｓおよびゲート電極２Ｇ（図１参照）を形成する。ソース電極２Ｓは、ソースコンタクトＳＣを通じて、ｎ型のソース領域８Ｓおよび複数のｐ＋型のボディコンタクト領域９ＢＣと電気的に接続されている。また、ゲート電極２Ｇは、上記ゲートコンタクトを通じてゲート電極１１Ｇと電気的に接続されている。
【００８７】
その後、半導体基板１Ｓの基板層ＳＢの主面に、金属からなるドレイン電極３Ｄを形成する。なお、ドレイン電極３Ｄと基板層ＳＢの主面との電気的接触を取るために、ドレイン電極３Ｄの形成工程に先立って基板層ＳＢの主面に、ｎ型の不純物を高濃度に注入した後、その高濃度不純物注入領域にシリサイド層を形成しておくこともできる。
【００８８】
以上の工程を経た後、半導体基板１Ｓを個々のチップに分割することで、図１に示したＤＭＯＳＦＥＴを有するチップ１Ｃを製造することができる。
【００８９】
以上のように本実施の形態１では、短辺側ボディ領域７Ｂ３の形成のためのイオン注入が１回追加されるだけである。また、イオン注入時に半導体基板１Ｓを回転させることもない。このため、特許文献１の場合よりもパワー半導体装置の製造時間を短縮でき、パワー半導体装置の生産性を向上させることができる。また、イオン注入時に半導体基板１Ｓを回転させることもないので、イオン注入装置の構成を簡単化できる。
【００９０】
（実施の形態２）
＜実施の形態２の半導体装置の構成例＞
図２１は本実施の形態２の半導体装置の活性領域の要部拡大平面図、図２２は図２１のＸ１−Ｘ１線の断面図である。
【００９１】
本実施の形態２では、ソース領域８Ｓの長手方向の両端部(短辺)に隣接する領域のエピタキシャル層ＥＰ上に、厚いフィールド絶縁膜（第１絶縁膜）１０ｂが部分的に設けられており、さらにその上にゲート絶縁膜１０ａを介してゲート電極１１Ｇが設けられている。フィールド絶縁膜１０ｂは、ゲート絶縁膜１０ａと同じ酸化シリコン膜からなるが、フィールド絶縁膜１０ｂの厚さは、例えば、２００ｎｍ〜５μｍの範囲であり、ゲート絶縁膜１０ａの厚さ（例えば、０．０２μｍ〜０．２μｍ）よりも厚い。これにより、ゲート電極１１Ｇに電圧を印加した際に、ソース領域８Ｓの長手方向の両端部(短辺)に隣接する領域では、エピタキシャル層ＥＰの表面に及ぼされる電界強度が弱められる。
【００９２】
これに対して、ソース領域８Ｓの幅方向の両端部(長辺)に隣接する領域においてエピタキシャル層ＥＰ（ｐ型の長辺側ボディ領域７Ｂ２）上には、前記実施の形態１と同様に、ゲート絶縁膜１０ａを介してゲート電極１１Ｇが配置されている。すなわち、ソース領域８Ｓの幅方向の両端部(長辺)に隣接する領域では、薄いゲート絶縁膜１０ａを介してゲート電極１１Ｇの電圧の影響を受ける。
【００９３】
このため、単位セルＵＣのソース領域８Ｓの長手方向の両端部（短辺）に隣接する部分に形成されるチャネルのしきい値電圧は、単位セルＵＣのソース領域８Ｓの幅方向の両端部（長辺）に隣接する部分に形成されるチャネルのしきい値電圧より高くなっている。なお、ここでは、フィールド絶縁膜１０ｂの一部が平面視でソース領域８Ｓの長手方向の両端部の一部と重なっている。また、本実施の形態２では、短辺側ボディ領域７Ｂ３が形成されていない。
【００９４】
また、本実施の形態２では、ゲート電極１１Ｇの開口部１２の長手方向（Ｘ方向）の両端部が、単位セルＵＣのソース領域８Ｓの長手方向の両端部より外側に位置している。すなわち、ゲート電極１１Ｇは、ソース領域８Ｓの長手方向の両端部から離れた位置に形成されている。しかも、ゲート電極１１Ｇの開口部１２の長手方向の両端部がフィールド絶縁膜１０ｂおよびゲート絶縁膜１０ａの積層膜上に形成されている。すなわち、単位セルＵＣのソース領域８Ｓの長手方向の両端部に隣接する部分（短辺側）は厚いフィールド絶縁膜１０ｂと薄いゲート絶縁膜１０ａとの積層膜を介してゲート電極１１Ｇの電圧の影響を受ける。これにより、単位セルＵＣのソース領域８Ｓの長手方向の両端部に隣接する部分（短辺側）では、ゲート電圧の影響をより一層小さくすることができる。
【００９５】
一方、ゲート電極１１Ｇの開口部１２の幅方向の両端部は、単位セルＵＣのソース領域８Ｓの幅方向の両端部より内側に位置している。このため、ソース領域８Ｓの幅方向に隣接する部分では、薄いゲート絶縁膜１０ａのみを介してゲート電極１１Ｇが設けられている。すなわち、単位セルＵＣのソース領域８Ｓの幅方向の両端部に隣接する部分（長辺側）は薄いゲート絶縁膜１０ａのみを介してゲート電極１１Ｇの電圧の影響を受ける。これにより、単位セルＵＣのソース領域８Ｓの幅方向の両端部に隣接する部分（長辺側）では、ゲート電圧の影響をより大きくすることができる。
【００９６】
したがって、ソース領域８Ｓの長手方向の両端部（短辺）に隣接する部分に形成されるチャネルのしきい値電圧が、ソース領域８Ｓの幅方向の両端部（長辺）に隣接する部分に形成されるチャネルのしきい値電圧よりさらに高くなっている。
【００９７】
ただし、フィールド絶縁膜１０ｂの厚さが充分に厚い場合は、前記実施の形態１と同様に、ゲート電極１１Ｇの開口部１２の長手方向の両端部が、フィールド絶縁膜１０ｂが設けられていない、ソース領域８Ｓの内側に位置するように、開口部１２を形成しても良い。ここで、フィールド絶縁膜１０ｂの厚さが充分に厚いという場合は、下記の式（１）を満たしている。
【００９８】
ｔｏｘ１×√ＮＡ１＞ｔｏｘ２×√ＮＡ２                （１）
ＮＡ１はソース領域８Ｓの長手方向に両端部（短辺）に隣接する部分のｐ型不純物の濃度、ｔｏｘ１はソース領域８Ｓの長手方向に両端部（短辺）に隣接する部分の上に形成された絶縁膜の厚さ（例：フィールド絶縁膜１０ｂの厚さとゲート絶縁膜１０ａの厚さとの和）である。また、ＮＡ２はソース領域８Ｓの幅方向に両端部（長辺）に隣接する部分のｐ型不純物の濃度、ｔｏｘ２はソース領域８Ｓの幅方向に両端部（長辺）に隣接する部分の上に形成された絶縁膜の厚さ（例：ゲート絶縁膜１０ａの厚さ）である。
【００９９】
ここでは、図２１に示すように、フィールド絶縁膜１０ｂが、複数の単位セルＵＣを接続するようにＹ方向に沿って連続的に延在した状態で形成されている。これにより、フィールド絶縁膜１０ｂを形成するときのマスクの寸法を大きくとれるので、フィールド絶縁膜１０ｂをより容易に形成することができる。ただし、フィールド絶縁膜１０ｂは、上記したリーク電流を抑制または防止すべく各単位セルＵＣのソース領域８Ｓの長手方向の両端部を覆うように形成されていれば良い。図２３はフィールド絶縁膜の変形例を示す半導体基板の要部平面図である。図２３では、フィールド絶縁膜１０ｂが、単位セルＵＣ毎に分離されている。
【０１００】
また、ここでは、フィールド絶縁膜１０ｂを設ける場合について説明したが、フィールド絶縁膜１０ｂを設けないで、ゲート電極１１Ｇの開口部１２の形状や配置を上記のようにするだけでも良い。すなわち、ゲート電極１１Ｇの開口部１２の長手方向（Ｘ方向）の両端部をソース領域８Ｓの長手方向の両端部より外側に位置させ、ゲート電極１１Ｇの開口部１２の幅方向（Ｙ方向）の両端部をソース領域８Ｓの幅方向の両端部より内側に位置させても良い。これにより、ソース領域８Ｓの長手方向の両端部（短辺）に隣接する部分のしきい値電圧を、ソース領域８Ｓの幅方向の両端部（長辺）に隣接する部分に形成されるチャネルのしきい値電圧より高くすることができる。
【０１０１】
＜実施の形態２の半導体装置の製造方法例＞
本実施の形態２の半導体装置例の製造においては、上記ボディコンタクト領域の形成工程（図１８の工程）までは、実施の形態１と同様の方法を用いることができる（ただし、本実施の形態２では短辺側ボディ領域７Ｂ３が形成されていない）。したがって、ここでは、それ以降の工程について図２４〜図２６を参照して説明する。
【０１０２】
図２４は本実施の形態２の半導体装置を構成するフィールド絶縁膜の形成工程時の図６のＹ１−Ｙ１線およびＸ１−Ｘ１線に相当する箇所の断面図である。
【０１０３】
まず、エピタキシャル層ＥＰの上に、フィールド絶縁膜１０ｂをＣＶＤ法等により成膜する。続いて、フィールド絶縁膜１０ｂ上に、マスクＭＨを形成する。マスクＭＨは、フィールド絶縁膜１０ｂの形成領域を覆い、それ以外が露出されるように形成されている。マスクＭＨの材料や形成方法は、マスクＭＡと同じである。その後、マスクＭＨをエッチングマスクとして、マスクＭＨから露出するフィールド絶縁膜１０ｂをエッチング除去してエピタキシャル層ＥＰの表面の一部を露出させる。その後、マスクＭＨを除去する。
【０１０４】
図２５は図２４の工程後の本実施の形態２の半導体装置を構成する多結晶シリコン膜の成膜工程時の図６のＹ１−Ｙ１線およびＸ１−Ｘ１線に相当する箇所の断面図である。
【０１０５】
ここでは、フィールド絶縁膜１０ｂを覆うように、エピタキシャル層ＥＰ上にゲート絶縁膜１０ａおよび多結晶シリコン膜１１をＣＶＤ法等により下層から順に堆積する。続いて、多結晶シリコン膜１１上に、マスクＭＪを形成する。マスクＭＪは、ゲート電極の形成領域を覆い、それ以外が露出されるように形成されている。マスクＭＪの材料や形成方法は、マスクＭＡと同じである。
【０１０６】
図２６は図２５の工程後の本実施の形態２の半導体装置を構成するソースコンタクト形成工程後の図６のＹ１−Ｙ１線およびＸ１−Ｘ１線に相当する箇所の断面図である。
【０１０７】
ここでは、上記マスクＭＪ（図２５参照）をエッチングマスクとして、多結晶シリコン膜１１をドライエッチング法により加工して、ゲート電極１１Ｇを形成するとともに、開口部１２を形成した後、マスクＭＪを除去する。
【０１０８】
次いで、前記実施の形態１と同様に、ゲート電極１１Ｇおよびゲート絶縁膜１０ａを覆うように、例えば、プラズマＣＶＤ法により層間絶縁膜１３を形成した後、層間絶縁膜１３上にマスク（図示せず）を形成する。続いて、そのマスクをエッチングマスクとして、層間絶縁膜１３およびゲート絶縁膜１０ａをドライエッチングにより加工して、ｎ型のソース領域８Ｓの表面の一部およびｐ＋型のボディコンタクト領域９ＢＣの表面が露出するソースコンタクトＳＣを形成する。また、前記実施の形態１と同様に、層間絶縁膜１３上に別のマスクを形成し、これをエッチングマスクとして、層間絶縁膜１３にゲート電極１１Ｇの一部が露出するゲートコンタクトを形成する。
【０１０９】
これ以降は、前記実施の形態１と同様にして、ソース電極２Ｓ、ゲート電極２Ｇおよびドレイン電極３Ｄを形成して、図２１および図２２に示した本実施の形態２の半導体装置を製造する。
【０１１０】
（実施の形態３）
＜半導体装置の構成例＞
図２７は本実施の形態３の半導体装置の活性領域の要部拡大平面図、図２８は図２７のＸ１−Ｘ１線の断面図である。
【０１１１】
本実施の形態３では、前記実施の形態２で説明した構造において、前記実施の形態１と同様に、単位セルＵＣのソース領域８Ｓの長手方向の両端部に隣接する部分に、短辺側ボディ領域７Ｂ３が形成されている。
【０１１２】
前記実施の形態１では、製造工程上の理由等により短辺側ボディ領域７Ｂ３に含まれるｐ型不純物の濃度を充分に高くできない場合がある。また、前記実施の形態２では、フィールド絶縁膜１０ｂの厚さを充分に厚くできない場合がある。それらの場合、単位セルＵＣのソース領域８Ｓの両端部（短辺）に隣接する部分のしきい値電圧が、ソース領域８Ｓの幅方向の両端部（長辺）に隣接する部分のしきい値電圧より高くできない場合がある。
【０１１３】
そこで、その場合は、短辺側ボディ領域７Ｂ３と厚いフィールド絶縁膜１０ｂとの両方を設けることにより、単位セルＵＣのソース領域８Ｓの両端部に隣接する部分（短辺側）のしきい値電圧を、ソース領域８Ｓの幅方向の両端部に隣接する部分（長辺側）のしきい値電圧より高くすることができる。
【０１１４】
また、本実施の形態３でも、前記実施の形態２と同様に、ゲート電極１１Ｇの開口部１２の長手方向の両端部がソース領域８Ｓの長手方向の両端部より外側に位置している。そして、ソース領域８Ｓの長手方向の両端部側に位置するゲート電極１１Ｇが厚いフィールド絶縁膜１０ｂおよびゲート絶縁膜１０ａの積層膜上に形成されている。これにより、単位セルＵＣのソース領域８Ｓの長手方向の両端部に隣接する部分（短辺側）ではゲート電圧の影響をより小さくすることができる。
【０１１５】
一方、前記実施の形態２と同様に、ゲート電極１１Ｇの開口部１２の幅方向の両端部が、ソース領域８Ｓの幅方向の両端部より内側に位置している。そして、ソース領域８Ｓの幅方向の両端部側に位置するゲート電極１１Ｇが薄いゲート絶縁膜１０ａ上に形成されている。これにより、単位セルＵＣのソース領域８Ｓの幅方向の両端部に隣接する部分（長辺側）ではゲート電圧の影響をより大きくすることができる。
【０１１６】
したがって、単位セルＵＣのソース領域８Ｓの長手方向の両端部に隣接する部分（短辺側）のチャネルのしきい値電圧を、単位セルＵＣのソース領域８Ｓの幅方向の両端部に隣接する部分（長辺側）のチャネルのしきい値電圧よりさらに高くすることができる。
【０１１７】
本実施の形態３においても、ｔｏｘ１×√ＮＡ１＞ｔｏｘ２×√ＮＡ２（上記式（１））を満たしていれば良い。
【０１１８】
ただし、フィールド絶縁膜１０ｂの厚さや短辺側ボディ領域７Ｂ３の効果が充分な場合は、ゲート電極１１Ｇの開口部１２の長手方向の両端部が、フィールド絶縁膜１０ｂが設けられていない、ソース領域８Ｓの領域内に位置するように、開口部１２を形成しても良い。
【０１１９】
短辺側ボディ領域７Ｂ３の形成工程は前記実施の形態１と同じである。また、フィールド絶縁膜１０ｂの形成工程は前記実施の形態２と同じなので、本実施の形態３の半導体装置の製造方法例は省略する。
【０１２０】
なお、本発明は上記した実施の形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施の形態は発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能である。また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【０１２１】
また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合等には入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができる。
【０１２２】
また、本明細書において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合等も含む。
【０１２３】
また、前記実施の形態では、スイッチングトランジスタとして、ＤＭＯＳＦＥＴを例示したが、これに限定されるものではなく、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を用いても良い。また、例えば、ＤＭＯＳＦＥＴやＩＧＢＴ等のようなスイッチングトランジスタを有するインバータに適用できる。また、例えば、ＤＭＯＳＦＥＴやＩＧＢＴ等のようなスイッチングトランジスタを有するパワーモジュールに適用できる。
【符号の説明】
【０１２４】
１Ｃ  半導体チップ
１Ｓ  半導体基板
２Ｓ  ソース電極
２Ｇ  ゲート電極
３Ｄ  ドレイン電極
７Ｂ１  埋込ボディ領域
７Ｂ２  長辺側ボディ領域
７Ｂ３  短辺側ボディ領域
８Ｓ  ソース領域
９ＢＣ  ボディコンタクト領域
１０ａ  ゲート絶縁膜
１０ｂ  フィールド絶縁膜
１１  多結晶シリコン膜
１１Ｇ  ゲート電極
１２  開口部
１３  層間絶縁膜
ＥＰ  エピタキシャル層
ＳＢ  基板層
ＡＣＡ  活性領域
ＵＣ  単位セル
ＦＡ  フィールド領域
ＧＡ  終端領域
ＳＣ  ソースコンタクト
【図１】
2019021761.tif 000003
【図２】
2019021761.tif 000004
【図３】
2019021761.tif 000005
【図４】
2019021761.tif 000006
【図５】
2019021761.tif 000007
【図６】
2019021761.tif 000008
【図７】
2019021761.tif 000009
【図８】
2019021761.tif 000010
【図９】
2019021761.tif 000011
【図１０】
2019021761.tif 000012
【図１１】
2019021761.tif 000013
【図１２】
2019021761.tif 000014
【図１３】
2019021761.tif 000015
【図１４】
2019021761.tif 000016
【図１５】
2019021761.tif 000017
【図１６】
2019021761.tif 000018
【図１７】
2019021761.tif 000019
【図１８】
2019021761.tif 000020
【図１９】
2019021761.tif 000021
【図２０】
2019021761.tif 000022
【図２１】
2019021761.tif 000023
【図２２】
2019021761.tif 000024
【図２３】
2019021761.tif 000025
【図２４】
2019021761.tif 000026
【図２５】
2019021761.tif 000027
【図２６】
2019021761.tif 000028
【図２７】
2019021761.tif 000029
【図２８】
2019021761.tif 000030