(57)【要約】【課題】本発明は、アコースティックノイズ及び高周波振動を低減させることができる積層型キャパシタに関する。【解決手段】本発明は、基板及び半田と接合されるキャパシタ本体の下部のアクティブ領域が内部電極のオーバーラップ面積が相対的に小さくなるようにし、アクティブ領域のオーバーラップ面積の偏差が殆どないようにすることにより、キャパシタ本体の圧電変形を減少させてアコースティックノイズを改善することができる積層型キャパシタを提供する。【選択図】 図２
2019161212.tif 000002
【特許請求の範囲】
【請求項１】
複数の誘電体層と前記誘電体層を挟んで配置される複数の内部電極を含むアクティブ領域を含み、互いに対向する第１及び第２の面と前記第１及び第２の面と連結され互いに対向する第３及び第４の面を含み、複数の前記内部電極の一端が前記第３及び第４の面に交互に露出するキャパシタ本体と、
前記キャパシタ本体の前記第３及び第４の面に形成され、前記キャパシタ本体の前記第３及び第４の面に露出する前記内部電極とそれぞれ接続される第１及び第２の外部電極と、
を含み、
前記アクティブ領域は前記キャパシタ本体の前記第２の面に隣接する第１のアクティブ領域と前記キャパシタ本体の実装面である前記第１の面に隣接する第２のアクティブ領域を含み、
前記第２のアクティブ領域における前記内部電極のオーバーラップ面積が前記第１のアクティブ領域における前記内部電極のオーバーラップ面積に比べて小さく、
前記第１のアクティブ領域における前記内部電極のオーバーラップ面積の偏差が５％以下であり、前記第２のアクティブ領域における前記内部電極のオーバーラップ面積の偏差が５以下である、積層型キャパシタ。
【請求項２】
前記第２のアクティブ領域の前記内部電極のオーバーラップ面積が前記第１のアクティブ領域の前記内部電極のオーバーラップ面積の２５％以上である、請求項１に記載の積層型キャパシタ。
【請求項３】
前記第２のアクティブ領域の前記内部電極のオーバーラップ面積が前記第１のアクティブ領域の前記内部電極のオーバーラップ面積の８５％以下である、請求項１または２に記載の積層型キャパシタ。
【請求項４】
前記第１のアクティブ領域の厚さが前記アクティブ領域全体の厚さに対して５０％以上である、請求項１から３のいずれか一項に記載の積層型キャパシタ。
【請求項５】
前記第２のアクティブ領域に前記内部電極及び隣接した外部電極と離隔するように配置されるダミー電極をさらに含む、請求項１に記載の積層型キャパシタ。
【請求項６】
複数の誘電体層と前記誘電体層を挟んで配置される複数の内部電極を含むアクティブ領域を含み、互いに対向する第１及び第２の面と前記第１及び第２の面と連結され互いに対向する第３及び第４の面を含み、複数の前記内部電極の一端が前記第３及び第４の面に交互に露出するキャパシタ本体と、
前記キャパシタ本体の前記第３及び第４の面に形成され、前記キャパシタ本体の前記第３及び第４の面に露出する前記内部電極とそれぞれ接続される第１及び第２の外部電極と、
を含み、
前記アクティブ領域は前記キャパシタ本体の前記第２の面に隣接する第１のアクティブ領域と前記キャパシタ本体の実装面である前記第１の面に隣接する第２のアクティブ領域を含み、
前記第２のアクティブ領域の前記内部電極の長さが前記第１のアクティブ領域の前記内部電極の長さより短く、
前記第１のアクティブ領域における前記内部電極の長さの偏差が５％以下であり、前記第２のアクティブ領域における前記内部電極の長さの偏差が５％以下である、積層型キャパシタ。
【請求項７】
前記第２のアクティブ領域の前記内部電極のオーバーラップ面積が前記第１のアクティブ領域の前記内部電極のオーバーラップ面積の２５％以上である、請求項６に記載の積層型キャパシタ。
【請求項８】
前記第２のアクティブ領域の前記内部電極のオーバーラップ面積が前記第１のアクティブ領域の前記内部電極のオーバーラップ面積の８５％以下である、請求項６または７に記載の積層型キャパシタ。
【請求項９】
前記第２のアクティブ領域に前記内部電極及び隣接した外部電極と離隔するように配置されるダミー電極をさらに含む、請求項６から８のいずれか一項に記載の積層型キャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層型キャパシタに関する。
【背景技術】
【０００２】
最近、電子機器においては機構部品の静音化が進んでおり、積層型キャパシタ（ＭＬＣＣ）から発生するアコースティックノイズ（Ａｃｏｕｓｔｉｃ  Ｎｏｉｓｅ）が目立っている。
【０００３】
積層型キャパシタの誘電体材料は圧電性を有するため、印加電圧に同期化して変形する。
【０００４】
印加電圧の周期が可聴周波数帯域にあるとき、その変位は振動となって半田を介して基板に伝達され、この基板の振動が音として聞こえるようになる。これがアコースティックノイズであり、電子機器において問題となっている。
【０００５】
機器の動作環境が静かな場合、ユーザーはアコースティックノイズを異常な音と認識し、機器の故障と感じることがある。また、音声回路を有する機器では、音声出力にアコースティックノイズが重なって、機器の品質を低下させる。
【０００６】
また、人間の耳で認知されるアコースティックノイズとは別に、積層型キャパシタの圧電振動が２０ｋＨｚ以上の高周波領域で発生する場合、ＩＴ及び産業／電装で用いられる各種センサー類において誤作動を発生させる原因となり得る。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】韓国公開特許第２０１５−００３３３０２号公報
【特許文献２】韓国公開特許第２０１５−００１９６３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、２０ｋＨｚ未満の可聴周波数領域のアコースティックノイズ及び２０ｋＨｚ以上の高周波振動を低減させることができる電子部品を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一実施形態によれば、複数の誘電体層と上記誘電体層を挟んで配置される複数の内部電極を含むアクティブ領域を含み、互いに対向する第１及び第２の面と上記第１及び第２の面と連結され互いに対向する第３及び第４の面を含み、複数の内部電極の一端が第３及び第４の面に交互に露出するキャパシタ本体と、上記キャパシタ本体の第３及び第４の面に形成され、上記キャパシタ本体の第３及び第４の面に露出する内部電極とそれぞれ接続される第１及び第２の外部電極と、を含み、上記アクティブ領域は上記キャパシタ本体の第２の面に隣接する第１のアクティブ領域と上記キャパシタ本体の実装面である第１の面に隣接する第２のアクティブ領域を含み、上記第２のアクティブ領域における内部電極のオーバーラップ面積が上記第１のアクティブ領域における内部電極のオーバーラップ面積に比べて小さく、上記第１のアクティブ領域における内部電極のオーバーラップ面積の偏差が５％以下であり、上記第２のアクティブ領域における内部電極のオーバーラップ面積の偏差が５％以下である積層型キャパシタが提供される。
【００１０】
本発明の他の実施形態によれば、複数の誘電体層と上記誘電体層を挟んで配置される複数の内部電極を含むアクティブ領域を含み、互いに対向する第１及び第２の面と上記第１及び第２の面と連結され互いに対向する第３及び第４の面を含み、複数の内部電極の一端が第３及び第４の面に交互に露出するキャパシタ本体と、上記キャパシタ本体の第３及び第４の面に形成され、上記キャパシタ本体の第３及び第４の面に露出する内部電極とそれぞれ接続される第１及び第２の外部電極と、を含み、上記アクティブ領域は上記キャパシタ本体の第２の面に隣接する第１のアクティブ領域と上記キャパシタ本体の実装面である第１の面に隣接する第２のアクティブ領域を含み、上記第２のアクティブ領域の内部電極の長さが上記第１のアクティブ領域の内部電極の長さより短く、上記第１のアクティブ領域における内部電極の長さの偏差が５％以下であり、上記第２のアクティブ領域における内部電極の長さの偏差が５％以下であればよい。
【００１１】
本発明の一実施例において、上記第１のアクティブ領域の厚さはアクティブ領域全体の厚さに対して５０％以上であればよい。
【００１２】
本発明の一実施例において、上記第２のアクティブ領域の内部電極のオーバーラップ面積は上記第１のアクティブ領域の内部電極のオーバーラップ面積の２５％以上であればよい。
【００１３】
本発明の一実施例において、上記第２のアクティブ領域の内部電極のオーバーラップ面積は上記第１のアクティブ領域の内部電極のオーバーラップ面積の８５％以下であればよい。
【００１４】
本発明の一実施例において、上記第２のアクティブ領域に上記内部電極及び隣接した外部電極と離隔するように配置されるダミー電極をさらに含むことができる。
【発明の効果】
【００１５】
本発明の一実施形態によれば、積層型キャパシタの２０ｋＨｚ未満の可聴周波数領域のアコースティックノイズ及び２０ｋＨｚ以上の高周波振動を低減させることができるという効果がある。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施例による積層型キャパシタを概略的に示した斜視図である。
【図２】図１のＩ−Ｉ'線に沿う断面図である。
【図３】（ａ）から（ｄ）は従来の積層型キャパシタと本発明の３つの実施例による積層型キャパシタのキャパシタ本体をそれぞれ示した断面図である。
【図４】（ａ）から（ｄ）は図３（ａ）から図３（ｄ）にそれぞれ適用される内部電極のオーバーラップ面積を示した平面図である。
【図５】（ａ）から（ｈ）は図３（ａ）から図３（ｄ）の積層型キャパシタを基板に実装するときの基板の上面に配置されたパッドの変位分布と印刷回路基板の変位分布をそれぞれ示した写真である。
【図６】従来の積層型キャパシタと本発明の３つの実施例による積層型キャパシタにおいて周波数によって変わる基板の変位をそれぞれ示したグラフである。
【図７】図１の積層型キャパシタが基板に実装された状態を示した断面図である。
【図８】図１の積層型キャパシタが基板に実装された場合に振動が伝達される様子を示した断面図である。
【図９】本発明のさらに他の実施例による積層型キャパシタを概略的に示した断面図である。
【発明を実施するための形態】
【００１７】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。
【００１８】
以下、本発明の実施形態を明確に説明するためにキャパシタ本体１１０の方向を定義すると、図面に表示されたＸ、Ｙ及びＺはそれぞれ、キャパシタ本体１１０の長さ方向、幅方向及び厚さ方向を示す。また、本実施形態において、Ｚ方向は誘電体層が積層される積層方向と同一の概念として用いられることができる。
【００１９】
図１、図２、図３（ｂ）、図４（ｂ）、図５（ｂ）及び図５（ｆ）を参照すると、本発明の一実施例による積層型キャパシタは、キャパシタ本体１１０、及びキャパシタ本体１１０の両端部に形成される第１及び第２の外部電極１３１、１３２を含む。
【００２０】
キャパシタ本体１１０は、複数の誘電体層１１１をＺ方向に積層してから焼成したものであり、複数の誘電体層１１１と、当該誘電体層１１１を挟んでＺ方向に交互に配置される複数の内部電極を含む。
【００２１】
このとき、誘電体層１１１と内部電極は、後述の実装面であるキャパシタ本体１１０の第１の面に対して水平に積層されることができる。
【００２２】
また、キャパシタ本体１１０はＺ方向に積層される複数の内部電極を含むアクティブ領域と、上記アクティブ領域の上下に配置されるカバー領域１１２、１１３を含む。
【００２３】
カバー領域１１２、１１３は内部電極が配置されない領域を示す。
【００２４】
このとき、キャパシタ本体１１０の互いに隣接するそれぞれの誘電体層１１１同士は、境界が確認できないほど一体化することができる。
【００２５】
キャパシタ本体１１０はほぼ六面体状であることができるが、本発明はこれに限定されるものではない。
【００２６】
本実施形態では、説明の便宜上、キャパシタ本体１１０においてＺ方向に互いに対向する両面を第１及び第２の面１、２、第１及び第２の面１、２と連結されてＸ方向に互いに対向する両面を第３及び第４の面３、４、第１及び第２の面１、２と連結され、且つ第３及び第４の面３、４と連結されてＹ方向に互いに対向する両面を第５及び第６の面５、６と定義する。本実施形態では、キャパシタ本体１１０の第１の面１が実装面となることができる。
【００２７】
誘電体層１１１は高誘電率のセラミック材料を含むことができ、例えば、ＢａＴｉＯ３系セラミック粉末などを含むことができるが、本発明はこれに限定されるものではない。
【００２８】
また、誘電体層１１１には上記セラミック粉末と共に、セラミック添加剤、有機溶剤、可塑剤、結合剤及び分散剤などがさらに添加されることができる。
【００２９】
上記セラミック添加剤としては、例えば、遷移金属酸化物又は遷移金属炭化物、希土類元素、マグネシウム（Ｍｇ）又はアルミニウム（Ａｌ）などが用いられることができる。
【００３０】
そして、上記アクティブ領域は、Ｚ方向を基準にキャパシタ本体１１０の上部に位置する第１のアクティブ領域Ａ２と、キャパシタ本体１１０の下部に位置する第２のアクティブ領域Ａ３を含むことができる。
【００３１】
第１のアクティブ領域Ａ２はキャパシタ本体１１０の実装反対面である第２の面２に隣接し、複数の第１及び第２の内部電極１２１、１２２を含む。
【００３２】
第１及び第２の内部電極１２１、１２２は互いに異なる極性を有する電極であり、誘電体層１１１を挟んでＺ方向に交互に配置され、一端がキャパシタ本体１１０の第３及び第４の面３、４にそれぞれ露出して第１及び第２の外部電極１３１、１３２とそれぞれ接続されて電気的に連結されることができる。
【００３３】
第２のアクティブ領域Ａ３はキャパシタ本体１１０の実装面である第１の面１に隣接し、複数の第３及び第４の内部電極１２３、１２４を含む。
【００３４】
第３及び第４の内部電極１２３、１２４は互いに異なる極性を有する電極であり、誘電体層１１１を挟んでＺ方向に交互に配置され、一端がキャパシタ本体１１０の第３及び第４の面３、４にそれぞれ露出して第１及び第２の外部電極１３１、１３２とそれぞれ接続されて電気的に連結されることができる。
【００３５】
また、第２のアクティブ領域Ａ３における第３及び第４の内部電極１２３、１２４のオーバーラップ面積は第１のアクティブ領域Ａ２における第１及び第２の内部電極１２１、１２２のオーバーラップ面積に比べて小さい。
【００３６】
このとき、第１のアクティブ領域Ａ２と第２のアクティブ領域Ａ３内における内部電極のオーバーラップ面積は位置に関係なくほぼ同一であればよい。
【００３７】
本実施例では、第１のアクティブ領域Ａ２における第１及び第２の内部電極１２１、１２２のオーバーラップ面積の偏差は５％以下であればよく、第２のアクティブ領域Ａ３における第３及び第４の内部電極１２３、１２４のオーバーラップ面積の偏差は５％以下であればよい。
【００３８】
また、第２のアクティブ領域Ａ３のオーバーラップ面積を第１のアクティブ領域Ａ２のオーバーラップ面積よりも小さくするために、第２のアクティブ領域Ａ３における第３及び第４の内部電極１２３、１２４の長さを第１のアクティブ領域Ａ２における第１及び第２の内部電極１２１、１２２の長さより短くすることができる。
【００３９】
このとき、第１のアクティブ領域Ａ２における第１及び第２の内部電極１２１、１２２の長さの偏差は５％以下であればよく、第２のアクティブ領域Ａ３における第３及び第４の内部電極１２３、１２４の長さの偏差は５％以下であればよい。
【００４０】
一方、第１及び第２の内部電極１２１、１２２と第３及び第４の内部電極１２３、１２４は導電性金属で形成され、例えば、ニッケル（Ｎｉ）又はニッケル（Ｎｉ）合金などの材料を用いることができるが、本発明はこれに限定されるものではない。
【００４１】
上記のような構成により、第１及び第２の外部電極１３１、１３２に所定の電圧を印加すると、互いに対向する第１及び第２の内部電極１２１、１２２の間、そして、第３及び第４の内部電極１２３、１２４の間に電荷が蓄積される。
【００４２】
このとき、積層型キャパシタ１００の静電容量は、Ｚ方向に沿って互いに重なる第１及び第２の内部電極１２１、１２２の面積及び第３及び第４の内部電極１２３、１２４の面積と比例するようになる。
【００４３】
一方、第２のアクティブ領域Ａ３における第３及び第４の内部電極１２３、１２４のオーバーラップ面積は第１のアクティブ領域Ａ２における第１及び第２の内部電極１２１、１２２のオーバーラップ面積に対して２５％以上であればよい。
【００４４】
この比率が２５％未満の場合、第２のアクティブ領域の厚さが厚くなり過ぎて積層型キャパシタの全厚が増加し過ぎるという問題がある。
【００４５】
また、より好ましくは、第２のアクティブ領域Ａ３における第３及び第４の内部電極１２３、１２４のオーバーラップ面積は第１のアクティブ領域Ａ２における第１及び第２の内部電極１２１、１２２のオーバーラップ面積に対して最大で８５％以下であればよい。この比率が８５％を超える場合は、基板の振動変位減少量が１０％未満になり、アコースティックノイズ改善効果が少なくなる可能性がある。
【００４６】
また、第１のアクティブ領域Ａ２のＺ方向の厚さはアクティブ領域全体の厚さに対して５０％以上であればよい。
【００４７】
この比率が５０％未満の場合は、同一の静電容量を確保するために第２のアクティブ領域Ａ３を増加させなければならないため、これにより、積層型キャパシタの全厚が増加し過ぎるという問題がある。
【００４８】
第１及び第２の外部電極１３１、１３２はキャパシタ本体１１０のＸ方向の第３及び第４の面３、４にそれぞれ形成され、互いに異なる極性の電圧が加えられ、第１及び第２の内部電極１２１、１２２の露出する部分、第３及び第４の内部電極１２３、１２４の露出する部分とそれぞれ接続されて電気的に連結されることができる。
【００４９】
このような第１及び第２の外部電極１３１、１３２の表面には、必要に応じてめっき層が形成されることができる。
【００５０】
例えば、第１及び第２の外部電極１３１、１３２は、第１及び第２の導電層と、上記第１及び第２の導電層上に形成される第１及び第２のニッケル（Ｎｉ）めっき層と、上記第１及び第２のめっき層上に形成される第１及び第２のスズ（Ｓｎ）めっき層をそれぞれ含むことができる。
【００５１】
また、第１の外部電極１３１は第１の接続部１３１ａと第１のバンド部１３１ｂを含むことができる。
【００５２】
第１の接続部１３１ａは、キャパシタ本体１１０の第３の面３に配置されて第１及び第３の内部電極１２１、１２３と接続されて電気的に連結される部分であり、第１のバンド部１３１ｂは、第１の接続部１３１ａからキャパシタ本体１１０の第１の面１の一部まで延びる部分である。
【００５３】
このとき、第１のバンド部１３１ｂは、固着強度向上などを目的に、必要に応じてキャパシタ本体１１０の第２の面２の一部と第５及び第６の面５、６の一部までさらに延びることができる。
【００５４】
第２の外部電極１３２は、第２の接続部１３２ａと、第２のバンド部１３２ｂを含むことができる。
【００５５】
第２の接続部１３２ａは、キャパシタ本体１１０の第４の面４に配置されて第２及び第４の内部電極１２２、１２４と接続されて電気的に連結される部分であり、第２のバンド部１３２ｂは、第２の接続部１３２ａからキャパシタ本体１１０の第１の面１の一部まで延びる部分である。
【００５６】
このとき、第２のバンド部１３２ｂは、固着強度向上などを目的に、必要に応じてキャパシタ本体１１０の第２の面２の一部と第５及び第６の面５、６の一部までさらに延びることができる。
【００５７】
以下、図３（ａ）から図５（ｈ）を参照して、比較例と実施例１から実施例３における内部電極の構造とそれによる変位分布の差異について説明する。
【００５８】
このとき、可聴周波数は２から９ｋＨｚに設定する。なお、図面において比較例、実施例１、実施例２及び実施例３は便宜上、内部電極の積層数を減らして図示する。
【００５９】
ここで、図３（ａ）、図４（ａ）、図５（ａ）及び図５（ｅ）はアクティブ領域Ａ１が２つに区分されず全２００層の第１及び第２の内部電極１２１、１２２からなる比較例に関するものであり、図３（ｂ）、図４（ｂ）、図５（ｂ）及び図５（ｆ）は実施例１に関するものであり、図３（ｃ）、図４（ｃ）、図５（ｃ）及び図５（ｇ）は実施例２に関するものであり、図３（ｄ）、図４（ｄ）、図５（ｄ）及び図５（ｈ）は実施例３に関するものである。
【００６０】
実施例１はキャパシタ本体１１０が全２１０個の内部電極を含み、且つ第１のアクティブ領域Ａ２の第１及び第２の内部電極１２１、１２２は１４０層であり、第２のアクティブ領域Ａ３の第３及び第４の内部電極１２３、１２４は７０層である。
【００６１】
このとき、第２のアクティブ領域Ａ３における第３及び第４の内部電極１２３、１２４のオーバーラップ面積は第１のアクティブ領域Ａ１における第１及び第２の内部電極１２１、１２２のオーバーラップ面積の８５％であればよい。
【００６２】
実施例２はキャパシタ本体１１０が全２６０個の内部電極を含み、且つ第１のアクティブ領域Ａ４の第１及び第２の内部電極１２１、１２２は１８０層であり、第２のアクティブ領域Ａ５の第３及び第４の内部電極１２３'、１２４'は８０層である。
【００６３】
このとき、第２のアクティブ領域Ａ５における第３及び第４の内部電極１２３'、１２４'のオーバーラップ面積は第１のアクティブ領域Ａ４における第１及び第２の内部電極１２１、１２２のオーバーラップ面積の２５％であればよい。
【００６４】
実施例３はキャパシタ本体１１０が全２９０個の内部電極を含み、且つ第１のアクティブ領域Ａ６の第１及び第２の内部電極１２１、１２２は１９０層であり、第２のアクティブ領域Ａ７の第３及び第４の内部電極１２３''、１２４''は１００層である。
【００６５】
このとき、第２のアクティブ領域Ａ７における第３及び第４の内部電極１２３''、１２４''のオーバーラップ面積は第１のアクティブ領域Ａ６における第１及び第２の内部電極１２１、１２２のオーバーラップ面積の１０％であればよい。
【００６６】
図７及び図８のように、本実施形態の積層型キャパシタ１００は水平積層型であり、電圧が印加されると、キャパシタ本体１１０はＺ方向に膨張変形する挙動をし、Ｘ方向及びＹ方向に収縮変形する挙動をする。
【００６７】
より具体的には、積層型キャパシタ１００を基板２１０に実装すると、キャパシタ本体１１０のＺ方向の膨張変形によって第１及び第２の外部電極１３１、１３２と接合される第１及び第２のパッド２２１、２２２が下に押される変位が発生する。
【００６８】
また、キャパシタ本体１１０のＸ方向及びＹ方向の収縮変形は半田２３１、２３２を介して第１及び第２のパッド２２１、２２２に伝達されて基板２１０を上に持ち上げる変位が第１及び第２のパッド２２１、２２２の端部に発生する。
【００６９】
図５（ａ）から図５（ｈ）と図６を参照すると、実施例１から実施例３は積層型キャパシタの下部のうち第１及び第２のパッド２２１、２２２の上部とキャパシタ本体１１０の第３及び第４の面３、４側で内部電極のオーバーラップが行われないようにしたものであり、第２のアクティブ領域の第３及び第４の内部電極のオーバーラップ面積を減少させてキャパシタ本体１１０の実装面と下部側面の圧電変形を減らすことができる。
【００７０】
よって、比較例と比較してキャパシタ本体１１０から基板２１０に伝達される振動を低減させてアコースティックノイズ（Ａｃｏｕｓｔｉｃ  Ｎｏｉｓｅ）を低減することができる。
【００７１】
一方、第１のアクティブ領域はキャパシタ本体１１０の上部側に位置するため、ここで発生した振動は基板２１０に伝達されにくくなる。
【００７２】
よって、図８のように、第１のアクティブ領域の第１及び第２の内部電極１２１、１２２の積層数をＢ１分だけ増加させることにより、第２のアクティブ領域における第３及び第４の内部電極１２３、１２４の減少したオーバーラップ面積Ｂ２、Ｂ３によって減った静電容量を補償することができる。
【００７３】
一方、図７及び図８では本発明の実施例１を例に挙げて図示して説明しているが、本発明はこれに限定されるものではなく、例えば、実施例２及び３の場合にも数値の差異があるだけであり、実施例１と同じ効果が発生する。
【００７４】
即ち、本発明の実施例の場合、第２のアクティブ領域における第３及び第４の内部電極１２３、１２４のオーバーラップ面積が第１のアクティブ領域における第１及び第２の内部電極１２１、１２２のオーバーラップ面積に比べて小さいが、第１のアクティブ領域における第１及び第２の内部電極１２１、１２２の積層数を増加させることにより、比較例と同じ水準の静電容量を確保することができる。
【００７５】
また、実施例１の場合、実施例２に比べて内部電極の総積層数が少なくて積層型キャパシタの高さは相対的により低くすることができるが、変位分布の面で実施例１がより有利であることが分かる。
【００７６】
下記表１は図６において比較例と３つの実施例の該当共振周波数での基板の変位を示したものである。ここで、比（Ｒａｔｉｏ）は各共振周波数において比較例の基板の変位に対して実施例１から３の基板の変位が減少する比率を示したものである。
【００７７】
【表１】
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【００７８】
表１を参照すると、実施例１のように第３及び第４の内部電極のオーバーラップ面積が８５％の場合は、上記比が比較例に比べて１０％未満と変位低減効果が大きくない。
【００７９】
実施例２のように第３及び第４の内部電極のオーバーラップ面積が２５％の場合は、上記比が比較例に比べて５０％を少し超える程度と変位減少効果が実施例１よりも大きく増加することが分かる。
【００８０】
そして、実施例３のように第３及び第４の内部電極のオーバーラップ面積を１０％に大きく減らしても変位減少効果は６２．０％と実施例２に比べてあまり改善されないことが分かる。
【００８１】
下記表２は比較例に対する実施例１から３の内部電極の総積層数を比較して示したものである。
【００８２】
【表２】
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【００８３】
表２を参照すると、実施例３のように第３及び第４の内部電極のオーバーラップ面積が１０％の場合は、実施例２の第３及び第４の内部電極のオーバーラップ面積が２５％の場合と比較して層数増加率が１５％増加すると共に積層型キャパシタの全厚が増加することが分かる。
【００８４】
よって、基板の変位減少効果を考慮しながら積層型キャパシタの全厚が増加することをできるだけ低くすることができる第３及び第４の内部電極のオーバーラップ面積は２５％以上であることが好ましい。
【００８５】
したがって、上記表１及び表２を参照すると、好ましい第２のアクティブ領域の第３及び第４の内部電極のオーバーラップ面積は第１のアクティブ領域の第１及び第２の内部電極のオーバーラップ面積の２５から８５％であればよい。
【００８６】
一方、図９は本発明のさらに他の実施例による積層型キャパシタを概略的に示した断面図である。
【００８７】
図９を参照すると、積層型キャパシタは、第２のアクティブ領域に第３及び第４の内部電極１２３、１２４と離隔するように配置される複数の第１及び第２のダミー電極１２５、１２６を含むことができる。
【００８８】
このとき、第１のダミー電極１２５は第１の外部電極１３１と離隔するように配置され、一端が第２の内部電極１２２の端部とＺ方向の線上でほぼ一致する位置になるように配置されることができる。
【００８９】
また、第２のダミー電極１２６は第２の外部電極１３２と離隔するように配置され、一端が第１の内部電極１２１の端部とＺ方向の線上でほぼ一致する位置になるように配置されることができる。
【００９０】
本実施形態の積層型キャパシタは、第１のアクティブ領域と第２のアクティブ領域の密度が互いに異なるため、積層型キャパシタを製造する工程のうち圧縮焼成工程でキャパシタ本体１１０の下部がつぼ状に変形する不良が発生する可能性がある。
【００９１】
本実施形態によれば、第１及び第２のダミー電極１２５、１２６は、第２のアクティブ領域の密度を第１のアクティブ領域の密度と類似した水準に補正して上記圧縮焼成工程でキャパシタ本体１１０が変形することをできるだけ抑制する役割をすることができる。
【００９２】
以上のような本実施例の積層型キャパシタの構造によれば、積層型キャパシタの２０ｋＨｚ以内の可聴周波数で積層型キャパシタの圧電振動が基板に伝達される振動量を効果的に抑制することができる。
【００９３】
したがって、積層型キャパシタの高周波振動を低減することにより、ＩＴ又は産業／電装分野で積層型キャパシタの２０ｋＨｚ以上の高周波振動によって問題となり得るセンサー類の誤作動を防止し、センサー類の長時間振動による内部疲労蓄積を抑制することができる。
【００９４】
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【００９５】
１００  積層型キャパシタ
１１０  キャパシタ本体
１１１  誘電体層
１１２、１１３  カバー領域
１２１、１２２  第１及び第２の内部電極
１２３、１２４  第３及び第４の内部電極
１３１、１３２  第１及び第２の外部電極
１３１ａ、１３２ａ  第１及び第２の接続部
１３１ｂ、１３２ｂ  第１及び第２のバンド部
２１０  基板
２２１、２２２  第１及び第２のパッド
２３１、２３２  半田
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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