(57)【要約】【課題】抵抗変化膜を備えるメモリセルを好適な電圧で動作させることが可能な半導体記憶装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体記憶装置は、第１方向に延びる第１配線と、前記第１方向と異なる第２方向に延びる複数の第２配線と、前記第２配線と交互に設けられた複数の第１絶縁膜とを備える。前記装置はさらに、前記第１配線と前記第２配線との間に設けられた抵抗変化膜であって、前記第１配線側に設けられた第１面と、前記第２配線側に設けられた第２面とを有し、前記第１面と前記第２面の少なくともいずれかが曲面状の形状を有する第１金属層または第１半導体層、を含む抵抗変化膜を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１方向に延びる第１配線と、
前記第１方向と異なる第２方向に延びる複数の第２配線と、
前記第２配線と交互に設けられた複数の第１絶縁膜と、
前記第１配線と前記第２配線との間に設けられた抵抗変化膜であって、前記第１配線側に設けられた第１面と、前記第２配線側に設けられた第２面とを有し、前記第１面と前記第２面の少なくともいずれかが曲面状の形状を有する第１金属層または第１半導体層、を含む抵抗変化膜と、
を備える半導体記憶装置。
【請求項２】
前記第１面は、前記第１配線側に突出した凸型の形状、または前記第１配線側からくぼんだ凹型の形状を有する、請求項１に記載の半導体記憶装置。
【請求項３】
前記第２面は、前記第２配線側に突出した凸型の形状、または前記第２配線側からくぼんだ凹型の形状を有する、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第２配線は、前記第１配線側に設けられ、曲面状の形状を有する第３面を有する、請求項１から３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記第３面は、前記第１配線側に突出した凸型の形状、または前記第１配線側からくぼんだ凹型の形状を有する、請求項４に記載の半導体記憶装置。
【請求項６】
前記第１面は、前記第１配線側に突出した凸型の形状を有し、
前記第２面は、前記第２配線側に突出した凸型の形状を有し、
前記第１面の曲率は、前記第２面の曲率と異なる、
請求項１から５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記第１絶縁膜の上面または下面は、前記第１配線の付近でテーパー形状を有する、請求項１から６のいずれか１項に記載の半導体記憶装置。
【請求項８】
前記第１金属層は、チタンおよび酸素を含有する、請求項１から７のいずれか１項に記載の半導体記憶装置。
【請求項９】
前記第１金属層および前記第１半導体層の一方は、前記第１配線側に突出した前記第１面と、前記第２配線側に突出した前記第２面とを有し、
前記第１金属層および前記第１半導体層の他方は、前記第２配線の上方、前記第２配線の下方、および前記第１配線と前記第２配線との間に設けられている、
請求項１から８のいずれか１項に記載の半導体記憶装置。
【請求項１０】
前記第１金属層および前記第１半導体層は、前記第２配線ごとに分断されている、請求項１から９のいずれか１項に記載の半導体記憶装置。
【請求項１１】
前記第１金属層および前記第１半導体層の一方は、前記第２配線ごとに分断され、前記第１金属層および前記第１半導体層の他方は、前記第２配線ごとに分断されていない、請求項１から９のいずれか１項に記載の半導体記憶装置。
【請求項１２】
前記第１配線は、前記第２配線側に設けられた第１配線層と、前記第２配線の反対側に設けられた第２配線層と、前記第１配線層と前記第２配線層との間に設けられた第２絶縁膜とを含む、請求項１から１１のいずれか１項に記載の半導体記憶装置。
【請求項１３】
前記第２絶縁膜は、シリコンおよび窒素を含有する、請求項１２に記載の半導体記憶装置。
【請求項１４】
前記第１配線は、前記第２配線側に設けられた第１配線層と、前記第２配線の反対側に設けられた第２配線層と、前記第１配線層と前記第２配線層との間に設けられ、前記第１および第２配線層と異なる組成を有する第２金属層とを含み、
前記第２配線層内の結晶粒の粒径は、前記第１配線層内の結晶粒の粒径よりも大きい、請求項１から１１のいずれか１項に記載の半導体記憶装置。
【請求項１５】
基板上に複数の第１絶縁膜と複数の第１膜とを交互に形成し、
前記複数の第１絶縁膜および前記複数の第１膜を貫通する第１配線を形成し、
前記第１配線の形成後に前記第１膜を除去することで、前記第１絶縁膜間に複数の空洞を形成し、
前記空洞に露出した前記第１絶縁膜の上面および下面と、前記空洞に露出した前記第１配線の側面とに、抵抗変化膜を形成し、
前記空洞内に前記抵抗変化膜を介して複数の第２配線を形成する、
ことを備え、
前記抵抗変化膜は、前記第１配線側に設けられた第１面と、前記第２配線側に設けられた第２面とを有し、前記第１面と前記第２面の少なくともいずれかが曲面状の形状を有する第１金属層または第１半導体層、を含むように形成される、
半導体記憶装置の製造方法。
【請求項１６】
前記第１配線は、前記第２配線側に設けられた第１配線層と、前記第２配線の反対側に設けられた第２配線層と、前記第１配線層と前記第２配線層との間に設けられた第２絶縁膜とを含むように形成される、請求項１５に記載の半導体記憶装置の製造方法。
【請求項１７】
基板上に、複数の第１絶縁膜と、複数の第２配線の材料である複数の第２膜とを交互に形成し、
前記複数の第１絶縁膜および前記複数の第２膜を貫通する開口部を形成し、
前記開口部に露出した前記第２膜の側面に抵抗変化膜を形成し、
前記開口部内に前記抵抗変化膜を介して第１配線を形成する、
ことを備え、
前記抵抗変化膜は、前記第１配線側に設けられた第１面と、前記第２配線側に設けられた第２面とを有し、前記第１面と前記第２面の少なくともいずれかが曲面状の形状を有する第１金属層または第１半導体層、を含むように形成される、
半導体記憶装置の製造方法。
【請求項１８】
前記抵抗変化膜は、前記開口部に露出した前記第２膜の側面のリセス後に前記開口部内に形成され、
前記第１配線は、前記第１金属層または前記第１半導体層の側面のリセス後に前記開口部内に形成される、
請求項１７に記載の半導体記憶装置の製造方法。
【請求項１９】
前記第１配線は、前記第２配線側に設けられた第１配線層と、前記第２配線の反対側に設けられた第２配線層と、前記第１配線層と前記第２配線層との間に設けられ、前記第１および第２配線層と異なる組成を有する第２金属層とを含むように形成され、
前記第１配線層は、前記抵抗変化膜の一部を窒化することで形成される、請求項１７または１８に記載の半導体記憶装置の製造方法。
【請求項２０】
前記第１金属層および前記第１半導体層の一方は、前記複数の第２配線の側面に形成された後、前記第２配線ごとに分断される、請求項１７から１９のいずれか１項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＲｅＲＡＭ（Resistive Random Access Memory）では、セット動作時やリセット動作時において、ＲｅＲＡＭセルの抵抗変化に必要な動作電圧が高いことが問題となる。ＲｅＲＡＭセルに高い電圧を印加するためには、周辺回路の面積を広く設定する必要があり、ＲｅＲＡＭのコストが増加してしまう。ＲｅＲＡＭセルに印加される電圧が高いと、抵抗変化膜の破壊や、ワード線間のリーク電流も問題となり得る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１８１９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
抵抗変化膜を備えるメモリセルを好適な電圧で動作させることが可能な半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体記憶装置は、第１方向に延びる第１配線と、前記第１方向と異なる第２方向に延びる複数の第２配線と、前記第２配線と交互に設けられた複数の第１絶縁膜とを備える。前記装置はさらに、前記第１配線と前記第２配線との間に設けられた抵抗変化膜であって、前記第１配線側に設けられた第１面と、前記第２配線側に設けられた第２面とを有し、前記第１面と前記第２面の少なくともいずれかが曲面状の形状を有する第１金属層または第１半導体層、を含む抵抗変化膜を備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体記憶装置の構造を示す斜視図である。
【図２】第１実施形態の半導体記憶装置の構造を示す断面図である。
【図３】第１実施形態の比較例の半導体記憶装置の構造を示す断面図である。
【図４】第１実施形態の半導体記憶装置の機能を説明するための断面図である。
【図５】第１実施形態の半導体記憶装置の製造方法を示す断面図(1/2)である。
【図６】第１実施形態の半導体記憶装置の製造方法を示す断面図(2/2)である。
【図７】第１実施形態の変形例の半導体記憶装置の構造を示す断面図である。
【図８】第１実施形態の別の変形例の半導体記憶装置の構造を示す断面図である。
【図９】図８に示す半導体記憶装置の製造方法を示す断面図である。
【図１０】第２実施形態の半導体記憶装置の構造を示す断面図である。
【図１１】第２実施形態の変形例の半導体記憶装置の構造を示す断面図である。
【図１２】第２実施形態の比較例の半導体記憶装置の構造を示す断面図である。
【図１３】第２実施形態の半導体記憶装置の製造方法を示す断面図(1/2)である。
【図１４】第２実施形態の半導体記憶装置の製造方法を示す断面図(2/2)である。
【図１５】第２実施形態の変形例の半導体記憶装置の製造方法を示す断面図である。
【図１６】第２実施形態の別の変形例の半導体記憶装置の構造を示す断面図である。
【図１７】第２実施形態の別の変形例の半導体記憶装置の構造を示す断面図である。
【図１８】図１６および図１７に示す半導体記憶装置の機能を説明するための断面図である。
【図１９】図１６に示す半導体記憶装置の製造方法を示す断面図(1/2)である。
【図２０】図１６に示す半導体記憶装置の製造方法を示す断面図(2/2)である。
【図２１】図１７に示す半導体記憶装置の製造方法を示す断面図である。
【図２２】図１７に示す半導体記憶装置の製造方法の別の例を示す断面図である。
【図２３】図１７に示す半導体記憶装置の製造方法の別の例を示す断面図である。
【図２４】第３実施形態の半導体記憶装置の構造を示す断面図である。
【図２５】第３実施形態の半導体記憶装置の製造方法を示す断面図(1/2)である。
【図２６】第３実施形態の半導体記憶装置の製造方法を示す断面図(2/2)である。
【図２７】第４実施形態の半導体記憶装置の構造を示す断面図である。
【図２８】第４実施形態の変形例の半導体記憶装置の構造を示す断面図である。
【図２９】第４実施形態の別の変形例の半導体記憶装置の構造を示す断面図である。
【図３０】第４実施形態の半導体記憶装置の製造方法を示す断面図(1/2)である。
【図３１】第４実施形態の半導体記憶装置の製造方法を示す断面図(2/2)である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。図１〜図２６では、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体記憶装置の構造を示す斜視図である。図１の半導体記憶装置は、ＲｅＲＡＭである。
【０００９】
図１の半導体記憶装置は、複数のグローバルビット線１を備えている。これらのグローバルビット線１は例えば、シリコン基板の一部により形成されていてもよいし、シリコン基板上に絶縁膜を介して設けられたポリシリコン層により形成されていてもよい。前者の場合、グローバルビット線１間には素子分離絶縁膜が形成される。
【００１０】
図１は、基板の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板の表面に垂直なＺ方向とを示している。グローバルビット線１は、Ｘ方向に延びており、Ｙ方向に互いに隣接している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱うが、−Ｚ方向は、重力方向と一致していても一致していなくてもよい。
【００１１】
各グローバルビット線１上には、複数の半導体部材２が形成されている。これらの半導体部材２は、Ｘ方向およびＹ方向に沿ってマトリクス状に配列されている。符号Ｅａ、Ｅｂはそれぞれ、各半導体部材２の下端と上端とを示している。各半導体部材２の下端Ｅａは、１本のグローバルビット線１に電気的に接続されている。
【００１２】
各半導体部材２は、１本のグローバルビット線１上に形成されたｎ型部分２ａと、ｎ型部分２ａ上に形成されたｐ型部分２ｂと、ｐ型部分２ｂ上に形成されたｎ型部分２ｃとを含んでいる。ｎ型部分２ａ、ｐ型部分２ｂ、およびｎ型部分２ｃは、例えばポリシリコン層により形成されている。本実施形態では、ｎ型部分２ａ、２ｃをｐ型部分に置き換え、ｐ型部分２ｂをｎ型部分に置き換えてもよい。
【００１３】
図１の半導体記憶装置はさらに、半導体部材２間をＹ方向に延びる複数のゲート電極３を備えている。これらのゲート電極３は例えば、ポリシリコン層により形成されている。各ゲート電極３は、ｎ型部分２ａの上部と、ｐ型部分２ｂの全体と、ｎ型部分２ｃの下部の＋Ｘ方向側面または−Ｘ方向側面に、ゲート絶縁膜４を介して設けられている。
【００１４】
各半導体部材２の＋Ｘ方向側面および−Ｘ方向側面には、ゲート絶縁膜４が形成されている。ゲート絶縁膜４は、例えばシリコン酸化膜である。１つの半導体部材２と、１対のゲート電極３と、これらの間のゲート絶縁膜４は、符号Ｔｒで示すように、ｎチャネル型のＴＦＴ（Thin Film Transistor）を構成している。このＴＦＴは、電流の導通と遮断を切り替えるスイッチング素子である。
【００１５】
各半導体部材２上には、Ｚ方向に延びるピラー形状を有する１本のローカルビット線５が形成されている。ローカルビット線５は例えば、チタン窒化膜（ＴｉＮ）により形成されている。符号Ｅｃ、Ｅｄはそれぞれ、各ローカルビット線５の下端および上端を示している。各ローカルビット線５の下端Ｅｃは、１つの半導体部材２の上端Ｅｂに電気的に接続されている。ローカルビット線５は第１配線の一例であり、Ｚ方向は第１方向の一例である。
【００１６】
各ローカルビット線５の＋Ｘ方向側面および−Ｘ方向側面には、抵抗変化膜６が形成されている。抵抗変化膜６は、供給された電圧または電流に応じて抵抗状態が変化する膜である。抵抗変化膜６の材料や形状の詳細については、後述する。
【００１７】
図１の半導体記憶装置はさらに、ローカルビット線５間をＹ方向に延びる複数のワード線７を備えている。Ｘ方向に隣接するローカルビット線５間には、Ｚ方向に互いに隣接する複数のワード線７が配置されている。ワード線７は例えば、チタン窒化膜（ＴｉＮ）により形成されている。抵抗変化膜６は、ローカルビット線５とワード線７との間に形成されている。ワード線７は第２配線の一例であり、Ｙ方向は第２方向の一例である。
【００１８】
図２は、第１実施形態の半導体記憶装置の構造を示す断面図である。
【００１９】
図２は、基板８と、基板８の上方に交互に積層された複数の層間絶縁膜９および複数のワード線７の一部と、層間絶縁膜９およびワード線７の側面に抵抗変化膜６を介して配置されたローカルビット線５とを示している。図２には、例として、複数の層間絶縁膜９のうちの２層と、複数のワード線７のうちの１本が示されている。層間絶縁膜９は、第１絶縁膜の一例である。図２は、１本のローカルビット線５と１本のワード線７との交差部分に形成された１個のメモリセル（ＲｅＲＡＭセル）の断面を示している。層間絶縁膜９は例えば、シリコン酸化膜（ＳｉＯ２）である。基板８は例えば、シリコン基板などの半導体基板である。
【００２０】
抵抗変化膜６は、図２に示すように、ローカルビット線５とワード線７との間に順に設けられたスイッチング層１１と、第１バリア層１２と、第２バリア層１３と、第３バリア層１４とを含んでいる。
【００２１】
スイッチング層１１は、導電性が比較的高く、バンドギャップが比較的狭い材料で形成されている。スイッチング層１１は例えば、チタン酸化膜（ＴｉＯＸ）などの金属酸化膜である。本実施形態のスイッチング層１１は、ローカルビット線５側に設けられた第１側面Ｓ１と、ワード線７側に設けられた第２側面Ｓ２とを有しており、第１側面Ｓ１と第２側面Ｓ２がいずれも曲面状の形状を有している。スイッチング層１１は第１金属層の例であり、第１側面Ｓ１と第２側面Ｓ２はそれぞれ第１面と第２面の例である。
【００２２】
具体的には、第１側面Ｓ１は、ローカルビット線５側に突出した凸型の形状を有し、第２側面Ｓ２は、ワード線７側に突出した凸型の形状を有している。よって、スイッチング層１１は、凸レンズ型のレンズ形状を有している。本実施形態では、第１側面Ｓ１の曲率が、第２側面Ｓ２の曲率とほぼ同じに設定されている。
【００２３】
第１から第３バリア層１２〜１４は、ワード線７の上方と、ワード線７の下方と、ローカルビット線５とワード線７との間に順に設けられている。第１バリア層１２は例えば、アルミニウム酸化膜（ＡｌＯＸ）などの金属酸化膜である。第２バリア層１３は例えば、アモルファスシリコン層などの半導体層である。第３バリア層１４は例えば、シリコン酸化膜（ＳｉＯ２）などの非金属酸化膜である。第２バリア層１３は、第１半導体層の一例である。本実施形態の第１および第３バリア層１２、１４は、スイッチング層１１の材料に比べ、導電性が低く、バンドギャップが広い材料で形成されている。
【００２４】
なお、第１から第３バリア層１２〜１４の各々も、スイッチング層１１と同様に、ローカルビット線５側に設けられた第１側面と、ワード線７側に設けられた第２側面とを有しており、第１側面と第２側面がいずれも曲面状の形状を有している。ただし、当該第１側面は、ローカルビット線５側からくぼんだ凹型の形状を有し、当該第２側面は、ワード線７側に突出した凸型の形状を有している。
【００２５】
ワード線７は、互いに隣接する層間絶縁膜９間に、第１から第３バリア層１２〜１４を介して設けられている。本実施形態では、スイッチング層１１、第１バリア層１２、第２バリア層１３、および第３バリア層１４が、ワード線７ごとに分断されていることに留意されたい。本実施形態のワード線７は、ローカルビット線５側に設けられ、曲面状の形状を有する側面Ｓ３を有している。具体的には、側面Ｓ３は、ローカルビット線５側からくぼんだ凹型の形状を有している。側面Ｓ３は、第３面の一例である。
【００２６】
抵抗変化膜６に電圧を印加すると、第１から第３バリア層１２〜１４からスイッチング層１１に酸素イオンが導入される。その結果、抵抗変化膜６のバンド構造が変化して、抵抗変化膜６の抵抗状態が変化する。抵抗状態が主に変化する領域は、スイッチング層１１内における第１バリア層１２の近傍に位置していると推定される。
【００２７】
図３は、第１実施形態の比較例の半導体記憶装置の構造を示す断面図である。
【００２８】
本比較例のスイッチング層１１と第１バリア層１２は、ワード線７ごとに分断されておらず、複数のワード線７の側面Ｓ３に共通に設けられている。一方、本比較例の第２バリア層１３と第３バリア層１４は、ワード線７ごとに分断されている。本比較例では、スイッチング層１１の第１側面Ｓ１および第２側面Ｓ２と、ワード線７の側面Ｓ３が、いずれも平面状の形状を有している。
【００２９】
図４は、第１実施形態の半導体記憶装置の機能を説明するための断面図である。
【００３０】
図４(ａ)の矢印Ａ１は、セット動作時にメモリセルに発生する電気力線の一例を示している。本実施形態では、スイッチング層１１の第１側面Ｓ１および第２側面Ｓ２が凸型の形状を有しているため、矢印Ａ１のように電界集中が発生する。よって、セット動作時にメモリセルの抵抗変化に必要な動作電圧を低下させることが可能となる。
【００３１】
図４(ｂ)の矢印Ａ２は、リセット動作時にメモリセルに発生する電気力線の一例を示している。本実施形態では、ワード線１４の側面Ｓ３が凹型の形状を有しているため、矢印Ａ２のように電界集中が発生する。よって、リセット動作時にメモリセルの抵抗変化に必要な動作電圧を低下させることが可能となる。
【００３２】
また、本実施形態のスイッチング層１１はワード線７ごとに分断されているため、電流があるワード線７から別のワード線７へとスイッチング層１１を介して流れることを抑制することができる。よって、本実施形態によれば、ワード線７間のリーク電流を低減することが可能となる。
【００３３】
図５および図６は、第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【００３４】
まず、基板８（図２参照）上に、複数の層間絶縁膜９と、複数の犠牲膜１５とを交互に積層する（図５(ａ)）。層間絶縁膜９は例えば、３０ｎｍの膜厚を有するシリコン酸化膜であり、ＣＶＤ（Chemical Vapor Deposition）により３００〜７００℃、減圧環境（２０００Ｐａ程度以下）にてＴＥＯＳ（オルトケイ酸テトラエチル）を用いて形成される。犠牲膜１５は例えば、３０ｎｍの膜厚を有するシリコン窒化膜（ＳｉＮ）であり、ＣＶＤにより３００〜７００℃、減圧環境（２０００Ｐａ程度以下）にてＳｉＨ４ガスおよびＮＨ３ガスを用いて形成される（Ｈは水素を表す）。犠牲膜１５は、第１膜の一例である。
【００３５】
次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）により、層間絶縁膜９および犠牲膜１５の積層構造を貫通する開口部Ｈ１を形成し、開口部Ｈ１内にローカルビット線５を形成する（図５(ａ)）。リソグラフィおよびＲＩＥは、上記積層構造とレジスト膜との間にハードマスク層（例えばポリシリコン層）を形成して行う。レジスト膜の除去は、アッシングにより行い、その後の後処理は、希フッ酸を用いたウェットエッチングにより行う。ローカルビット線５は例えば、２０ｎｍの膜厚を有するチタン窒化膜であり、ＣＶＤにより７００℃以下、１０００Ｐａ以下でＴｉＣｌ４ガスおよびＮＨ３ガスを用いて形成される（Ｃｌは塩素を表す）。ローカルビット線５は、ＴＦＴ（図１参照）と電気的に接続されるように形成される。
【００３６】
次に、上記積層構造に犠牲膜１５を除去するための空間を形成し、この空間を用いて犠牲膜１５を除去する（図５(ｂ)）。その結果、層間絶縁膜９間に複数の空洞Ｈ２が形成される。図５(ｂ)は、このような空洞Ｈ２のうちの１つを示している。犠牲膜１５は例えば、熱リン酸を用いたウェットエッチングにより除去される。これにより、犠牲膜１５および層間絶縁膜９のうち、犠牲膜１５を選択的に除去することができる。
【００３７】
次に、空洞Ｈ２に露出したローカルビット線５の側面を、３００〜９００℃で、９５０００Ｐａ以下の減圧環境下の酸素により熱酸化させる（図５(ｃ)）。その結果、ローカルビット線５側に突出した第１側面Ｓ１と、空洞Ｈ２側に突出した第２側面Ｓ２とを有するスイッチング層１１が、ローカルビット線５の側面に形成される。スイッチング層１１は例えば、１０ｎｍの膜厚を有するチタン酸化膜である。ローカルビット線５の一部が酸化されてスイッチング層１１が形成される際に約２倍の体積膨張がおこるため、第１側面Ｓ１と第２側面Ｓ２はいずれも凸型の形状になる。
【００３８】
次に、空洞Ｈ２の上面（空洞Ｈ２に露出した層間絶縁膜９の下面）と、空洞Ｈ２の下面（空洞Ｈ２に露出した層間絶縁膜９の上面）と、スイッチング層１１の第２側面Ｓ２に、第１バリア層１２を形成する（図６(ａ)）。第１バリア層１２は例えば、１ｎｍの膜厚を有するアルミニウム酸化膜であり、ＡＬＤ（Atomic Layer Deposition）によりＴＭＡ（トリメチルアルミニウム）とＯ３（オゾン）とを用いて形成される。
【００３９】
次に、空洞Ｈ２の上面と、空洞Ｈ２の下面と、スイッチング層１１の第２側面Ｓ２に、第２バリア層１３と第３バリア層１４とをさらに形成する（図６(ｂ)）。第２バリア層１３は例えば、５ｎｍの膜厚を有するアモルファスシリコン層であり、ＣＶＤにより３５０〜６００℃でＳｉ２Ｈ６ガスを用いて形成される。第３バリア層１４は例えば、シリコン酸化膜であり、アモルファスシリコン層の表面に自然酸化膜として形成される。こうして、空洞Ｈ２の上面と、空洞Ｈ２の下面と、ローカルビット線５の側面に、抵抗変化膜６が形成される。
【００４０】
次に、空洞Ｈ２内に抵抗変化膜６を介してワード線７を形成する（図６(ｃ)）。ワード線７は、上述のようにチタン窒化膜でもよいし、チタン窒化膜とタングステン（Ｗ）層とを含む積層膜でもよい。後者の場合、ワード線７は例えば、膜厚５ｎｍを有するチタン窒化膜をＣＶＤにより７００℃以下、１０００Ｐａ以下でＴｉＣｌ４ガスおよびＮＨ３ガスを用いて形成し、その後、タングステン層をＷＦ６ガスおよびＳｉＨ４ガスを用いて形成することで形成される。こうして、図２に示すメモリセルが形成される。
【００４１】
なお、スイッチング層１１を形成するための酸化は、酸素以外の酸化剤を用いて行ってもよい。このような酸化剤の例は、Ｎ２Ｏガス、ＮＯガス、Ｏ３ガス、Ｈ２Ｏガス、またはＨ２ガスとＯ２ガスとを含む混合ガスである。また、熱酸化の代わりに、プラズマおよびラジカルを用いた５００℃以下の低温酸化を行ってもよい。また、スイッチング層１１の結晶性を向上させるために追加のアニールを行ってもよい。この場合、Ｎ２ガスなどの不活性ガス中でアニールを行ってもよいし、Ｈ２ガスなどの還元剤中でアニールを行ってもよいし、Ｏ２ガスなどの酸化剤中でアニールを行ってもよい。
【００４２】
第１バリア層１２は、ＴＭＡおよびＯ３以外の材料を用いて形成してもよい。例えば、ＴＭＡの代わりにＡｌＣｌ３を用いてもよいし、Ｏ３の代わりにＨ２Ｏを用いてもよい。また、第２バリア層１３は、Ｓｉ２Ｈ６以外のシリコンソースを用いて形成してもよい。例えば、シリコンソースとして、アミノシラン系のガスを用いてもよいし、Ｓｉ２Ｈ６ガスおよびＳｉＨ４ガスを用いてもよい。
【００４３】
また、抵抗変化膜６を構成するバリア層は、４層以上でもよいし、１層または２層でもよい。例えば、抵抗変化膜６は、第３バリア層１４を含んでいなくてもよい。また、抵抗変化膜６をスイッチング層１１と１層のみのバリア層とで構成する場合には、バリア層としてハフニウム酸化膜（ＨｆＯＸ）やジルコニウム酸化膜（ＺｒＯＸ）を用いてもよい。また、スイッチング層１１、第１バリア層１２、第２バリア層１３、および第３バリア層１４の配置は上述の配置に限定されるものではなく、例えば、スイッチング層１１の位置と第２バリア層１３の位置とを入れ替えてもよい。
【００４４】
また、ローカルビット線５は、チタン窒化膜（ＴｉＮ）以外の金属層でもよく、例えばチタン層（Ｔｉ）やタンタル窒化膜（ＴａＮ）でもよい。後者の場合、スイッチング層１１は、タンタル酸化膜（ＴａＯＸ）となる。タンタル酸化膜は、チタン酸化膜と同様に抵抗変化を起こすことから、スイッチング層１１として機能することが可能である。スイッチング層１１の材料は、スイッチング層１１として機能することが可能であれば、チタン酸化膜やタンタル酸化膜以外でもよい。
【００４５】
図７は、第１実施形態の変形例の半導体記憶装置の構造を示す断面図である。
【００４６】
図７(ａ)は、スイッチング層１１を形成するための酸化剤が層間絶縁膜９を通過して拡散することで、第１側面Ｓ１が第２側面Ｓ２よりも広くなった例を示している。図７(ａ)では、第１側面Ｓ１の上端が第２側面Ｓ２の上端よりも高くなり、第１側面Ｓ１の下端が第２側面Ｓ２の下端よりも高くなっている。その結果、第１側面Ｓ１の曲率が、第２側面Ｓ２の曲率と異なっている。このような構成には、第１側面Ｓ１が広くなりスイッチング層１１の静電容量が増加することで、メモリセルの動作電圧がさらに低下するという利点がある。
【００４７】
図７(ｂ)は、犠牲膜１５を除去する際に、犠牲膜１５の残渣がローカルビット線５の付近に残った例を示している。この場合、層間絶縁膜９（より正確には、層間絶縁膜９および犠牲膜１５）の上面および下面は、符号Ｓ４で示すように、ローカルビット線５の付近でテーパー形状を有することとなる。具体的には、上面の高さはローカルビット線５に近付くにつれて低くなり、下面の高さはローカルビット線５に近付くにつれて高くなる。なお、犠牲膜１５の残渣は、スイッチング層１１を酸化により形成する際に酸化され、シリコン酸化膜に変化する。図７(ｂ)では、第１側面Ｓ１と第２側面Ｓ２との面積比が大きくなることで、メモリセルの動作電圧がさらに低下する。
【００４８】
図７(ｃ)では、図７(ｂ)と同様に、層間絶縁膜９の上面および下面が、符号Ｓ５で示すように、ローカルビット線５の付近でテーパー形状を有している。ただし、図７(ｂ)では、上面の高さがローカルビット線５に近付くにつれて高くなり、下面の高さがローカルビット線５に近付くにつれて低くなっている。このような構成には、スイッチング層１１の過度の膨張を抑制できるという利点がある。
【００４９】
図８は、第１実施形態の別の変形例の半導体記憶装置の構造を示す断面図である。
【００５０】
本変形例のローカルビット線５は、ワード線７側に設けられた第１配線層５ａと、ワード線７の反対側に設けられた第２配線層５ｃと、第１配線層５ａと第２配線層５ｃとの間に設けられた中間絶縁膜５ｂとを含んでいる。
【００５１】
第１および第２配線層５ａ、５ｃは、例えばチタン窒化膜である。中間絶縁膜５ｂは、例えばシリコン窒化膜である。本変形例の中間絶縁膜５ｂは、スイッチング層１１を形成する際に、スイッチング層１１がローカルビット線５を貫通することを防止するために設けられている。中間絶縁膜５ｂは、スイッチング層１１に接していてもよいし、スイッチング層１１に接していなくてもよい。中間絶縁膜５ｂは、第２絶縁膜の一例である。
【００５２】
図９は、図８に示す半導体記憶装置の製造方法を示す断面図である。  
まず、図５(ａ)の工程と同様に、基板８（図２参照）上に複数の層間絶縁膜９と複数の犠牲膜１５とを交互に積層する（図９(ａ)）。次に、層間絶縁膜９および犠牲膜１５の積層構造を貫通する開口部Ｈ１を形成し、開口部Ｈ１内にローカルビット線５を形成する（図９(ａ)）。ローカルビット線５は、開口部Ｈ１内に第１配線層５ａ、中間絶縁膜５ｂ、および第２配線層５ｃを順に形成することで形成される。
【００５３】
本変形例の中間絶縁膜５ｂは、チタン窒化膜の形成途中にシリコン窒化膜を形成することで形成される。この場合、シリコン窒化膜の形成前に形成されたチタン窒化膜が第１配線層５ａとなり、シリコン窒化膜の形成後に形成されたチタン窒化膜が第２配線層５ｃとなる。中間絶縁膜５ｂは例えば、ＡＬＤにより２０００Ｐａ以下の減圧環境にてＳｉＨ２Ｃｌ２ガスおよびＮＨ３ガスを用いて形成される。中間絶縁膜５ｂは、その他のソースガスを用いて形成してもよく、例えば、ＳｉＨ２Ｃｌ２ガスに代えてＳｉＨ４ガスまたはＳｉ２Ｈ６ガスを用いてもよいし、ＮＨ３ガスに代えてＮ２ラジカルを用いてもよい。
【００５４】
次に、犠牲膜１５をウェットエッチングにより除去する（図９(ｂ)）。その結果、層間絶縁膜９間に複数の空洞Ｈ２が形成される。
【００５５】
次に、空洞Ｈ２に露出したローカルビット線５の側面を熱酸化させる（図９(ｃ)）。その結果、ローカルビット線５側に突出した第１側面Ｓ１と、空洞Ｈ２側に突出した第２側面Ｓ２とを有するスイッチング層１１が、ローカルビット線５の側面に形成される。このとき、熱酸化のための酸化剤の拡散が、矢印Ａ３で示すように中間絶縁膜５ｂにより抑制される。これにより、スイッチング層１１がローカルビット線５を貫通することを防止することができる。
【００５６】
中間絶縁膜５ｂは、スイッチング層１１の貫通防止には効果的であるが、ローカルビット線５の電気抵抗を増加させてしまう。そのため、中間絶縁膜５ｂの膜厚は、ローカルビット線５の電気抵抗を大きく増加させないために、薄く設定することが望ましい。中間絶縁膜５ｂの膜厚は、例えば１ｎｍ以下に設定される。
【００５７】
以上のように、本実施形態のスイッチング層１１の第１側面Ｓ１および第２側面Ｓ２は凸型の形状を有している。よって、本実施形態によれば、セット動作時やリセット動作時にＲｅＲＡＭセルの抵抗変化に必要な動作電圧を低下させることが可能となり（図４(ａ)と図４(ｂ)を参照）。ＲｅＲＡＭセルを低電圧で動作させることが可能となる。その結果、ＲｅＲＡＭセルに高い電圧を印加するために周辺回路の面積を広く設定する必要がなくなることから、高品質で低コストの半導体記憶装置（ＲｅＲＡＭ）を実現することが可能となる。
【００５８】
また、酸化によりスイッチング層１１を形成する際に、層間絶縁膜９も酸化により改質される。これにより、層間絶縁膜９の絶縁特性が改善することや、層間絶縁膜９を薄くしても十分な絶縁特性を確保することが可能となる。
【００５９】
また、本実施形態では、図８の構造を採用することで、スイッチング層１１がローカルビット線５を貫通することを防止することができる。ローカルビット線５の主材料であるチタン窒化膜は、柱状の結晶構造を有し、酸化剤の拡散速度が速い粒界部分からその酸化が進行する。よって、スイッチング層１１がローカルビット線５を貫通する可能性は高いことから、図８の構造の有用性は大きい。また、図８の構造を採用する場合には、スイッチング層１１を形成するためにローカルビット線５を十分に酸化することができるため、ローカルビット線５から脱離する窒素を十分に酸化することができる。よって、スイッチング層１１中に不純物として残存する窒素を低減することが可能となり、スイッチング層１１の膜質を向上させることが可能となる。
【００６０】
（第２実施形態）
図１０は、第２実施形態の半導体記憶装置の構造を示す断面図である。
【００６１】
本実施形態では、ワード線７の側面Ｓ３が、ローカルビット線５側に突出した凸型の形状を有している。また、抵抗変化膜６は、ワード線７の側面Ｓ３に順に設けられたスイッチング層１１および第２バリア層１３を含んでいる。スイッチング層１１は例えばチタン酸化膜であり、第２バリア層１３は例えばアモルファスシリコン層である。スイッチング層１１の第１側面Ｓ１は、平面状の形状を有し、スイッチング層１１の第２側面Ｓ２は、ワード線７側からくぼんだ凹型の形状を有している。スイッチング層１１は、ワード線７ごとに分断されているのに対し、第２バリア層１３は、ワード線７ごとに分断されておらず、複数のワード線７の側面Ｓ３に共通に設けられている。
【００６２】
本実施形態のスイッチング層１１はワード線７ごとに分断されているため、電流があるワード線７から別のワード線７へとスイッチング層１１を介して流れることを抑制することができる。よって、本実施形態によれば、ワード線７間のリーク電流を低減することが可能となる。スイッチング層１１を構成するチタン酸化膜は誘電率が高いため、誘電率の高さもリーク電流の低減に寄与する。
【００６３】
また、本実施形態のスイッチング層１１の第２側面Ｓ２は、ワード線７側からくぼんだ凹型の形状を有している。そのため、層間絶縁膜９の上面と下面との中間部分でスイッチング層１１の膜厚が薄くなる。よって、この中間部分に電界がかかりやすくなり、メモリセルを低電圧で動作させることが可能となる。その結果、メモリセルの読出電流の増加や動作遅延の抑制などの効果が得られ、半導体記憶装置の高速動作が可能になる。
【００６４】
図１１は、第２実施形態の変形例の半導体記憶装置の構造を示す断面図である。
【００６５】
本変形例では、ワード線７の側面Ｓ３が、ローカルビット線５側からくぼんだ凹型の形状を有している。また、スイッチング層１１の第１側面Ｓ１は、平面状の形状を有し、スイッチング層１１の第２側面Ｓ２は、ワード線７側に突出した凸型の形状を有している。
【００６６】
本変形例のスイッチング層１１の第２側面Ｓ２は、ワード線７側に突出した凸型の形状を有しているため、層間絶縁膜９の上面と下面との中間部分でスイッチング層１１の膜厚が厚くなる。よって、この中間部分に電界がかかりにくくなり、スイッチング層１１の破壊を抑制することが可能となる。その結果、メモリセルの信頼性を向上させることが可能となる。
【００６７】
図１２は、第２実施形態の比較例の半導体記憶装置の構造を示す断面図である。
【００６８】
本比較例では、スイッチング層１１の第１側面Ｓ１および第２側面Ｓ２と、ワード線７の側面Ｓ３が、いずれも平面状の形状を有している。この場合、リーク電流を低減することが望まれる場合には、図１０の構造を採用することが考えられる。一方、スイッチング層１１の破壊を抑制することが望まれる場合には、図１１の構造を採用することが考えられる。
【００６９】
図１３および図１４は、第２実施形態の半導体記憶装置の製造方法を示す断面図である。
【００７０】
まず、基板８上に、複数の層間絶縁膜９と、複数のワード線７の材料である複数の配線材層とを交互に積層する（図１３(ａ)）。層間絶縁膜９は例えば、１５ｎｍの膜厚を有するシリコン酸化膜であり、プラズマＣＶＤにより２００〜５００℃にてＳｉＨ４ガスおよびＮ２Ｏガスを用いて形成される。配線材層は例えば、１５ｎｍの膜厚を有するチタン窒化膜であり、スパッタにより形成される。以下、配線材層を「配線材層７」と表記する。配線材層７は、第２膜の一例である。
【００７１】
次に、リソグラフィおよびＲＩＥにより、層間絶縁膜９および配線材層７の積層構造を貫通する開口部Ｈ１を形成する（図１３(ｂ)）。リソグラフィおよびＲＩＥは、上記積層構造とレジスト膜との間にハードマスク層（例えばポリシリコン層）を形成して行う。
【００７２】
次に、開口部Ｈ１に露出した配線材層７の側面を、薬液処理によりリセスする（図１３(ｃ)）。その結果、層間絶縁膜９間に複数の開口部Ｈ３が形成されると共に、配線材層７から、側面Ｓ３を有するワード線７が形成される。
【００７３】
この際、薬液の選択比によっては、層間絶縁膜７の上面付近や下面付近において配線材層７のエッチングレートが速くなり、リセス量が多くなる。これにより、ワード線７の側面Ｓ３の形状が凸型となる。このような選択比は例えば、各配線材層７を、Ｔｉリッチでない第１チタン窒化膜と、Ｔｉリッチな第２チタン窒化膜と、Ｔｉリッチでない第３チタン窒化膜とを含む積層膜とすることで実現可能である。チタン窒化膜の組成式をＴｉＸＮＹで表す場合、Ｘ＞ＹであればＴｉリッチなチタン窒化膜となり、Ｘ＝Ｙ（またはＸ＜Ｙ）であればＴｉリッチでないチタン窒化膜となる。Ｔｉリッチなチタン窒化膜はエッチングレートが遅いため、凸型の側面Ｓ３が得られる。
【００７４】
次に、開口部Ｈ３に露出したワード線７の側面Ｓ３を、３００〜９００℃で、９５０００Ｐａ以下の減圧環境下の酸素により熱酸化させる（図１４(ａ)）。その結果、ローカルビット線５側に位置する第１側面Ｓ１と、ワード線７側からくぼんだ第２側面Ｓ２とを有するスイッチング層１１が、ワード線７の側面Ｓ３に形成される。
【００７５】
なお、各ワード線（配線材層）７が、Ｔｉリッチでない第１チタン窒化膜と、Ｔｉリッチな第２チタン窒化膜と、Ｔｉリッチでない第３チタン窒化膜とを含む積層膜である場合には、層間絶縁膜７の上面付近や下面付近においてワード線７の酸化レートが遅くなる。よって、各ワード線７の側面Ｓ３の形状は、酸化によってより緩やか凸型に変化する。
【００７６】
また、酸化の条件によっては、層間絶縁膜７の上面付近や下面付近においてワード線７の酸化レートが速くなる。この場合には、図１３(ｃ)の工程で側面Ｓ３を凸型に加工しなくても、第２側面Ｓ２を凹型に設定することができる。
【００７７】
一方、スイッチング層１１は、酸化以外の方法で形成してもよい。例えば、図１３(ｃ)の工程で側面Ｓ３を凸型に加工する場合には、スイッチング層１１をＴＤＭＡＴ（テトラジメチルアミノチタニウム）とＯ３（オゾン）とを用いて形成してもよい。
【００７８】
次に、開口部Ｈ１の表面に第２バリア層１３を形成する（図１４(ｂ)）。その結果、スイッチング層１１と第２バリア層１３とを含む抵抗変化膜６が形成される。第２バリア層１３は例えば、５ｎｍの膜厚を有するアモルファスシリコン層であり、ＣＶＤにより３５０〜６００℃でＳｉ２Ｈ６ガスを用いて形成される。
【００７９】
次に、開口部Ｈ１内に抵抗変化膜６を介してローカルビット線５を形成する（図１４(ｃ)）。ローカルビット線５は例えば、チタン窒化膜をＣＶＤにより１０００Ｐａ以下、７００℃以下にてＴｉＣｌ４ガスおよびＮＨ３ガスを用いて形成し、このチタン窒化膜等にＲＩＥによりＴＦＴ（図１参照）とのコンタクト用の開口部を形成し、さらなるチタン窒化膜をＣＶＤにより１０００Ｐａ以下、７００℃以下にてＴｉＣｌ４ガスおよびＮＨ３ガスを用いて形成することで形成される。こうして、図１０に示すメモリセルが形成される。
【００８０】
なお、スイッチング層１１を酸化により形成する場合には、ワード線７を構成するチタン窒化膜と、スイッチング層１１を構成するチタン酸化膜との間に、チタン酸窒化膜（ＴｉＯＮ）が形成される。これにより、メモリセルの寄生抵抗が低減し、メモリセルを高速で動作させることが可能になる。
【００８１】
図１５は、第２実施形態の変形例の半導体記憶装置の製造方法を示す断面図である。
【００８２】
まず、基板８上に、複数の層間絶縁膜９と、複数のワード線７の材料である複数の配線材層とを交互に積層する（図１５(ａ)）。以下、配線材層を「配線材層７」と表記する。次に、層間絶縁膜９および配線材層７の積層構造を貫通する開口部Ｈ１を形成する（図１５(ａ)）。
【００８３】
次に、開口部Ｈ１に露出した配線材層７の側面を、薬液処理によりリセスする（図１５(ｂ)）。その結果、層間絶縁膜９間に複数の開口部Ｈ３が形成されると共に、配線材層７から、側面Ｓ３を有するワード線７が形成される。
【００８４】
この際、薬液の選択比によっては、層間絶縁膜７の上面付近や下面付近において配線材層７のエッチングレートが遅くなり、リセス量が少なくなる。これにより、ワード線７の側面Ｓ３の形状が凹型となる。このような選択比は例えば、各配線材層７を、Ｔｉリッチな第１チタン窒化膜と、Ｔｉリッチでない第２チタン窒化膜と、Ｔｉリッチな第３チタン窒化膜とを含む積層膜とすることで実現可能である。Ｔｉリッチなチタン窒化膜はエッチングレートが遅いため、凹型の側面Ｓ３が得られる。
【００８５】
次に、開口部Ｈ３に露出したワード線７の側面Ｓ３を熱酸化させる（図１５(ｃ)）。その結果、ローカルビット線５側に位置する第１側面Ｓ１と、ワード線７側に突出した第２側面Ｓ２とを有するスイッチング層１１が、ワード線７の側面Ｓ３に形成される。
【００８６】
なお、各ワード線（配線材層）７が、Ｔｉリッチな第１チタン窒化膜と、Ｔｉリッチでない第２チタン窒化膜と、Ｔｉリッチな第３チタン窒化膜とを含む積層膜である場合、層間絶縁膜７の上面付近や下面付近においてワード線７の酸化レートが速くなる。よって、各ワード線７の側面Ｓ３の形状は、酸化によってより緩やか凹型に変化する。
【００８７】
また、酸化の条件によっては、層間絶縁膜７の上面付近や下面付近においてワード線７の酸化レートが遅くなる。この場合には、図１５(ｂ)の工程で側面Ｓ３を凹型に加工しなくても、第２側面Ｓ２を凸型に設定することができる。
【００８８】
一方、スイッチング層１１は、酸化以外の方法で形成してもよい。例えば、図１５(ｂ)の工程で側面Ｓ３を凹型に加工する場合には、スイッチング層１１をＴＤＭＡとＯ３とを用いて形成してもよい。
【００８９】
その後、図１４(ｂ)および図１４(ｃ)の工程を実行する。こうして、図１１に示すメモリセルが形成される。
【００９０】
図１６は、第２実施形態の別の変形例の半導体記憶装置の構造を示す断面図である。
【００９１】
本変形例では、ワード線７の側面Ｓ３が、平面状の形状を有している。また、抵抗変化膜６は、ワード線７の側面Ｓ３に順に設けられた第２バリア層１３とスイッチング層１１とを含んでいる。第２バリア層１３は例えばアモルファスシリコン層であり、スイッチング層１１は例えばチタン酸化膜である。第２バリア層１３のローカルビット線５側の第１側面Ｓ１’は、ローカルビット線５側からくぼんだ凹型の形状を有し、第２バリア層１３のワード線７側の第２側面Ｓ２’は、平面状の形状を有している。第２バリア層１３は、ワード線７ごとに分断されているのに対し、スイッチング層１１は、ワード線７ごとに分断されておらず、複数のワード線７の側面Ｓ３に共通に設けられている。
【００９２】
本変形例の第２バリア層１３の第１側面Ｓ１’は、ローカルビット線５側からくぼんだ凹型の形状を有しているため、層間絶縁膜９の上面と下面との中間部分で第２バリア層１３の膜厚が薄くなる。よって、この中間部分に電界がかかりにくくなり、第２バリア層１３の破壊を抑制することが可能となる。その結果、メモリセルの信頼性を向上させることが可能となる。
【００９３】
図１７は、第２実施形態の別の変形例の半導体記憶装置の構造を示す断面図である。
【００９４】
本変形例では、ワード線７の側面Ｓ３が、平面状の形状を有している。また、第２バリア層１３の第１側面Ｓ１’は、ローカルビット線５側に突起した凸型の形状を有し、第２バリア層１３の第２側面Ｓ２’は、平面状の形状を有している。
【００９５】
本変形例の第２バリア層１３の第１側面Ｓ１’は、ローカルビット線５側に突出した凸型の形状を有しているため、層間絶縁膜９の上面と下面との中間部分で第２バリア層１３の膜厚が厚くなる。よって、この中間部分に電界がかかりやすくなり、メモリセルを低電圧で動作させることが可能となる。その結果、メモリセルの読出電流の増加や動作遅延の抑制などの効果が得られ、半導体記憶装置の高速動作が可能になる。
【００９６】
図１８は、図１６および図１７に示す半導体記憶装置の機能を説明するための断面図である。
【００９７】
図１８は、図１６に示すタイプの第２バリア層１３（上部）と、図１７に示すタイプの第２バリア層１３（下部）とを示している。前者の第２バリア層１３では、第２バリア層１３の中間部分に電界がかかりにくくなっている。一方、後者の第２バリア層１３では、第２バリア層１３の中間部分に電界がかかりやすくなっている。
【００９８】
なお、図１８は、第１配線層５ｄと、中間金属層５ｅと、第２配線層５ｆとを有するローカルビット線５を示している。第１および第２配線層５ｄ、５ｆは例えばチタン窒化膜であり、中間金属層５ｅは例えばチタン酸窒化膜である。中間金属層５ｅは、第２金属層の一例である。このようなローカルビット線５は、図１６の変形例にも図１７の変形例にも適用可能である。このようなローカルビット線５の詳細については、後述する。
【００９９】
図１９および図２０は、図１６に示す半導体記憶装置の製造方法を示す断面図である。
【０１００】
まず、基板８上に、複数の層間絶縁膜９と、複数のワード線７の材料である複数の配線材層とを交互に積層する（図１９(ａ)）。以下、配線材層を「配線材層７」と表記する。次に、層間絶縁膜９および配線材層７の積層構造を貫通する開口部Ｈ１を形成する（図１９(ｂ)）。
【０１０１】
次に、開口部Ｈ１に露出した配線材層７の側面を、薬液処理によりリセスする（図１９(ｃ)）。その結果、層間絶縁膜９間に複数の開口部Ｈ３が形成されると共に、配線材層７から、側面Ｓ３を有するワード線７が形成される。チタン窒化膜の組成式をＴｉＸＮＹで表す場合、本変形例のワード線７はＸ＝Ｙのチタン窒化膜のみにより形成される。よって、ワード線７の側面Ｓ３の形状は平面となる。
【０１０２】
次に、開口部Ｈ１や開口部Ｈ３の表面に第２バリア層１３を形成する（図２０(ａ)）。第２バリア層１３は例えば、５ｎｍの膜厚を有するアモルファスシリコン層であり、ＣＶＤにより３５０〜６００℃でＳｉ２Ｈ６ガスを用いて形成される。その結果、開口部Ｈ３に対応する凹部を有する第２バリア層１３が形成される。
【０１０３】
次に、第２バリア層１３の側面を薬液処理によりリセスする（図２０(ｂ)）。その結果、上記の凹部を維持したまま第２バリア層１３がエッチバックされ、開口部Ｈ３外の第２バリア層１３が除去される。これにより、第２バリア層１３がワード線７ごとに分断されると共に、各ワード線１３に対応する第２バリア層１３は、凹型の形状の第１側面Ｓ１’を有するように加工される。
【０１０４】
次に、開口部Ｈ１の表面にスイッチング層１１を形成する（図２０(ｃ)）。その結果、スイッチング層１１と第２バリア層１３とを含む抵抗変化膜６が形成される。スイッチング層１１は例えば、１０ｎｍの膜厚を有するチタン酸化膜であり、ＣＶＤにより１５０〜３５０℃で形成される。
【０１０５】
次に、開口部Ｈ１内に抵抗変化膜６を介してローカルビット線５を形成する（図２０(ｃ)）。ローカルビット線５は例えば、図１４(ｃ)の工程と同様に形成される。こうして、図１６に示すメモリセルが形成される。
【０１０６】
図２１は、図１７に示す半導体記憶装置の製造方法を示す断面図である。
【０１０７】
まず、図１９(ａ)〜図２０(ｂ)の工程により、ワード線７ごとに分断された第２バリア層１３を形成した後、層間絶縁膜９の側面を薬液処理によりリセスする（図２１(ａ)）。ここで、この場合の第２バリア層１３は、図２０(ａ)や図２０(ｂ)に示す凹部を有している必要はない。このような第２バリア層１３は例えば、図２０(ａ)の工程で十分な膜厚を有する第２バリア層１３を形成することで実現可能である。なお、層間絶縁膜９のリセス量は、第２バリア層１３の膜厚を超えないように制御される。
【０１０８】
次に、第２バリア層１３を薬液処理によりエッチングする（図２１(ｂ)）。その結果、第２バリア層１３の角部がエッチングにより削られ、第２バリア層１３の第１側面Ｓ１’の形状が凸型になる。
【０１０９】
次に、開口部Ｈ１の表面にスイッチング層１１を形成し、開口部Ｈ１内にスイッチング層１１を介してローカルビット線５を形成する（図２１(ｃ)）。こうして、図１７に示すメモリセルが形成される。
【０１１０】
図２２は、図１７に示す半導体記憶装置の製造方法の別の例を示す断面図である。
【０１１１】
まず、図１９(ａ)〜図２０(ａ)の工程により、開口部Ｈ１や開口部Ｈ３の表面に第２バリア層１３を形成する（図２２(ａ)）。ここで、この場合の第２バリア層１３は、図２０(ａ)や図２０(ｂ)に示す凹部を有している必要はない。その後、図２０(ｂ)の工程と同様に第２バリア層１３の側面を薬液処理によりリセスしてもよいが、このリセスは層間絶縁膜９が開口部Ｈ１に露出しないように実施する。
【０１１２】
次に、第２バリア層１３の表面を酸化することで、層間絶縁膜９の側面の第２バリア層１３を酸化膜１６に変化させる（図２２(ｂ)）。第２バリア層１３は例えば、アモルファスシリコン層であり、３００〜９００℃で、９５０００Ｐａ以下の減圧環境下の酸素により熱酸化される。この場合、酸化膜１６はシリコン酸化膜となる。
【０１１３】
次に、酸化膜１６の側面と層間絶縁膜９の側面とを薬液処理によりリセスする（図２２(ｃ)）。なお、層間絶縁膜９のリセス量は、第２バリア層１３の膜厚を超えないように制御される。
【０１１４】
次に、図２１(ｂ)および図２１(ｃ)の工程を実行する。こうして、図１７に示すメモリセルが形成される。
【０１１５】
図２３は、図１７に示す半導体記憶装置の製造方法の別の例を示す断面図である。
【０１１６】
まず、図２１(ａ)および図２１(ｂ)の工程を実施した後、開口部Ｈ１の表面にスイッチング層１１を形成する（図２３(ａ)）。スイッチング層１１は例えば、１０ｎｍの膜厚を有するチタン酸化膜であり、ＬＰＣＶＤにより２００〜５００℃でＴＤＭＡＴとＯ３とを用いて形成される。
【０１１７】
次に、スイッチング層１１の一部を窒化して、スイッチング層１１の側面に第１配線層５ｄを形成する（図２３(ｂ)）。第１配線層５ｄは例えば、チタン窒化膜（またはチタン酸窒化膜）であり、Ａｒ（アルゴン）ガスおよびＮ２ガスの雰囲気下にて２００〜５００℃でプラズマを用いたラジカル窒化により形成される。
【０１１８】
その後、第１配線層５ｄ等にＲＩＥによりＴＦＴ（図１参照）とのコンタクト用の開口部を形成する（不図示）。この際、第１配線層５ｄは、スイッチング層１１をＲＩＥの影響から保護する保護膜として機能する。このＲＩＥにより、第１配線層５ｄの側面に中間金属層５ｅが形成される（図２３(ｃ)）。中間金属層５ｅは例えば、チタン酸窒化膜（またはチタン酸化膜）である。
【０１１９】
次に、中間金属層５ｅの側面に第２配線層５ｆを形成して、開口部Ｈ１内にローカルビット線５を形成する（図２３(ｃ)）。第２配線層５ｆは例えば、チタン窒化膜であり、ＣＶＤにより１０００Ｐａ以下、７００℃以下でＴｉＣｌ４ガスおよびＮＨ３ガスを用いて形成される。こうして、図１７に示すメモリセルが形成される。
【０１２０】
ここで、第１配線層５ｄについて説明する。
【０１２１】
スイッチング層１１（チタン酸化膜）の一部を窒化することで第１配線層５ｄ（チタン窒化膜）を形成すると、その体積が１／２になる体積収縮が起きる。これにより、高集積のメモリセルを実現することが可能となる。
【０１２２】
また、スイッチング層１１を窒化して形成した第１配線層５ｄは、ＲＩＥでの選択比がチタン酸化膜よりも高いため、容易に加工することができる。また、第１配線層５ｄ内のＴｉＮ結晶粒の粒径は、ＲＩＥの影響により小さくなる。また、ＲＩＥにより第１配線層５ｄの側面に非晶質の中間金属層５ｅが形成されるため、第２配線層５ｆは、第１配線層５ｄ内の小粒径のＴｉＮ結晶粒の影響を受けずに形成することができ、大粒径のＴｉＮ結晶粒を有するチタン窒化膜となる。よって、第２配線層５ｆ内のＴｉＮ結晶粒の粒径は、第１配線層５ｄ内のＴｉＮ結晶粒の粒径よりも大きくなる。
【０１２３】
スイッチング層１１の窒化は、ラジカル窒化以外で行ってもよく、例えば、ＮＨ３ガスを用いた熱窒化や、プラズマ窒化で行ってもよい。スイッチング層１１を構成するチタン酸化膜を窒化させると、このチタン酸化膜内に窒素プロファイルが生じる。チタン酸化膜内に窒素が存在することで、酸素欠損により読込電流が増加する効果や、抵抗変化膜６内の酸素欠陥を制御できる効果が得られる。
【０１２４】
一般に、チタン酸化膜のＲＩＥ加工は困難だが、チタン窒化膜のＲＩＥ加工は容易である。よって、スイッチング層１１の一部を窒化して第１配線層５ｄを形成すると、ＴＦＴとのコンタクトのためのＲＩＥ加工が容易になるという利点がある。また、第１配線層５ｄは、ＲＩＥ加工に使用するＣｌ含有ガスに由来する不純物がスイッチング層１１に侵入することを抑制することができる。
【０１２５】
以上のように、本実施形態の抵抗変化膜６は、曲面状の形状の第１側面Ｓ１または第２側面Ｓ２を有するスイッチング層１１、または曲面状の形状の第１側面Ｓ１’または第２側面Ｓ２’を有する第２バリア層１３を備えている。
【０１２６】
よって、本実施形態によれば、スイッチング層１１または第２バリア層１３に電界をかかりやすくして、ＲｅＲＡＭセルを定電圧で動作させることや、スイッチング層１１または第２バリア層１３に電界をかかりにくくして、ＲｅＲＡＭセルの信頼性を向上させることが可能となる。このように、本実施形態によれば、ＲｅＲＡＭセルを好適な電圧で動作させることが可能となる。
【０１２７】
（第３実施形態）
図２４は、第３実施形態の半導体記憶装置の構造を示す断面図である。
【０１２８】
本実施形態では、ワード線７の側面Ｓ３が、ローカルビット線５側からくぼんだ凹型の形状を有している。また、抵抗変化膜６は、ワード線７の側面Ｓ３に順に設けられたスイッチング層１１、第１バリア層１２、および第２バリア層１３を含んでいる。スイッチング層１１は例えばチタン酸化膜であり、第１バリア層１２は例えばアルミニウム酸化膜であり、第２バリア層１３は例えばアモルファスシリコン層である。スイッチング層１１の第１側面Ｓ１は、ローカルビット線５側からくぼんだ凹型の形状を有し、スイッチング層１１の第２側面Ｓ２は、ワード線７側に突出した凸型の形状を有している。スイッチング層１１は、ワード線７ごとに分断されているのに対し、第１バリア層１２と第２バリア層１３は、ワード線７ごとに分断されておらず、複数のワード線７の側面Ｓ３に共通に設けられている。
【０１２９】
本実施形態のスイッチング層１１はワード線７ごとに分断されているため、電流があるワード線７から別のワード線７へとスイッチング層１１を介して流れることを抑制することができる。よって、本実施形態によれば、ワード線７間のリーク電流を低減することが可能となる。スイッチング層１１を構成するチタン酸化膜は誘電率が高いため、誘電率の高さもリーク電流の低減に寄与する。
【０１３０】
また、本実施形態のスイッチング層１１の第２側面Ｓ２は、ワード線７側に突出した凸型の形状を有している。そのため、層間絶縁膜９の上面と下面との中間部分でスイッチング層１１の膜厚が厚くなる。よって、この中間部分に電界がかかりにくくなり、スイッチング層１１の破壊を抑制することが可能となる。その結果、メモリセルの信頼性を向上させることが可能となる。
【０１３１】
図２５および図２６は、第３実施形態の半導体記憶装置の製造方法を示す断面図である。
【０１３２】
まず、基板８上に、複数の層間絶縁膜９と、複数のワード線７の材料である複数の配線材層とを交互に積層する（図２５(ａ)）。層間絶縁膜９は例えば、１５ｎｍの膜厚を有するシリコン酸化膜であり、プラズマＣＶＤにより２００〜５００℃にてＳｉＨ４ガスおよびＮ２Ｏガスを用いて形成される。配線材層は例えば、１５ｎｍの膜厚を有するチタン窒化膜であり、スパッタにより形成される。以下、配線材層を「配線材層７」と表記する。
【０１３３】
次に、リソグラフィおよびＲＩＥにより、層間絶縁膜９および配線材層７の積層構造を貫通する開口部Ｈ１を形成する（図２５(ａ)）。リソグラフィおよびＲＩＥは、上記積層構造とレジスト膜との間にハードマスク層（例えばポリシリコン層）を形成して行う。
【０１３４】
次に、開口部Ｈ１に露出した配線材層７の側面を、薬液処理によりリセスする（図２５(ｂ)）。その結果、層間絶縁膜９間に複数の開口部Ｈ３が形成されると共に、配線材層７から、側面Ｓ３を有するワード線７が形成される。薬液の例は、リン酸、硝酸、および酢酸を含有する混合溶液である。凹型の形状を有する側面Ｓ３の形成方法の例は、第２実施形態で説明した通りである。
【０１３５】
次に、開口部Ｈ１や開口部Ｈ３の表面にスイッチング層１１を形成する（図２５(ｃ)）。スイッチング層１１は例えば、チタン酸化膜であり、ＡＬＤにより形成される。この際、ＡＬＤは表面被覆性が良いことから、開口部Ｈ３に対応する凹部を有するスイッチング層１１が形成される。
【０１３６】
次に、スイッチング層１１の表面を窒化することで、層間絶縁膜９の側面のスイッチング層１１を窒化膜１７に変化させる（図２６(ａ)）。スイッチング層１１は例えば、約４００℃でＮ２ラジカル処理により窒化される。この際、スイッチング層１１の窒化はスイッチング層１１の表面から均等に進んでいくため、スイッチング層１１と窒化膜１７との界面も曲面となる。本実施形態の窒化膜１７は、チタン窒化膜である。
【０１３７】
次に、窒化膜１７を薬液またはガスを用いてエッチング除去する（図２６(ｂ)）。これにより、スイッチング層１１がワード線７ごとに分断されると共に、各スイッチング層１１が、開口部Ｈ１側からくぼんだ第１側面Ｓ１と、ワード線７側に突出した第２側面Ｓ２とを有するように加工される。薬液としてリン酸、硝酸、および酢酸を含有する混合溶液を使用すれば、窒化膜１７と層間絶縁膜９との選択比や、窒化膜１７とスイッチング層１１との選択比を十分にとることが可能となる。これは、Ｃｌ２を主成分とするガスを使用する場合にも同様である。
【０１３８】
次に、開口部Ｈ１や開口部Ｈ３の表面に第１バリア層１２と第２バリア層１３とを順に形成する（図２６(ｃ)）。その結果、スイッチング層１１、第１バリア層１２、および第２バリア層１３を含む抵抗変化膜６が形成される。
【０１３９】
次に、開口部Ｈ１内に抵抗変化膜６を介してローカルビット線５を形成する（図２６(ｃ)）。こうして、図２４に示すメモリセルが形成される。
【０１４０】
以上のように、本実施形態の抵抗変化膜６は、曲面状の形状の第１側面Ｓ１および第２側面Ｓ２を有するスイッチング層１１を備えている。よって、本実施形態によれば、スイッチング層１１に電界をかかりにくくして、ＲｅＲＡＭセルの信頼性を向上させることが可能となる。
【０１４１】
また、本実施形態のスイッチング層１１は、複数のワード線７の側面Ｓ３に共通に形成された後に窒化され、窒化部分を除去することでワード線７ごとに分断される。これにより、曲面状の形状の第１側面Ｓ１および第２側面Ｓ２を有するスイッチング層１１を形成することが可能となる。さらには、スイッチング層１１内に窒素をドーピングすることにより、スイッチング層１１の性能を向上させることが可能となる。
【０１４２】
（第４実施形態）
図２７は、第４実施形態の半導体記憶装置の構造を示す断面図である。
【０１４３】
本実施形態では、ワード線７の側面Ｓ３が、平面状の形状を有している。また、抵抗変化膜６は、ワード線７の側面Ｓ３に順に設けられた金属層１８、スイッチング層１１、第２バリア層１３、および第３バリア層１４を含んでいる。金属層１８は例えばチタン酸窒化膜であり、スイッチング層１１は例えばチタン酸化膜である。第２バリア層１３は例えばアモルファスシリコン層であり、第３バリア層１４は例えばシリコン酸化膜である。
【０１４４】
金属層１８とスイッチング層１１は、ワード線７の上方と、ワード線７の下方と、ローカルビット線５とワード線７との間に順に設けられている。スイッチング層１１の第２側面Ｓ２は、平面状の形状を有し、スイッチング層１１の第１側面Ｓ１は、ワード線７側に突出した凸型の形状を有している。金属層１８とスイッチング層１１は、ワード線７ごとに分断されている。
【０１４５】
第２バリア層１３と第３バリア層１４は、ローカルビット線５とワード線７との間に順に設けられている。第３実施形態の第１および第２バリア層１２、１３が、凹型の形状を有する第１側面Ｓ１に起因して、ローカルビット線５側からくぼんだ形状を有しているのに対し（図２４）、本実施形態の第２および第３バリア層１３、１４は、凸型の形状を有する第１側面Ｓ１に起因して、ローカルビット線５側に突出した形状を有している。第２バリア層１３と第３バリア層１４は、図２７に示すように、ワード線７ごとに分断されておらず、複数のワード線７の側面Ｓ３に共通に設けられている。
【０１４６】
本実施形態のスイッチング層１１の第１側面Ｓ１は、ローカルビット線５側に突出した凸型の形状を有しているため、層間絶縁膜９の上面と下面との中間部分でスイッチング層１１の膜厚が厚くなる。よって、この中間部分に電界がかかりやすくなり、メモリセルを低電圧で動作させることが可能となる。その結果、メモリセルの読出電流の増加や動作遅延の抑制などの効果が得られ、半導体記憶装置の高速動作が可能になる。
【０１４７】
また、本実施形態の抵抗変化膜６は、ワード線７とスイッチング層１１との間に金属層１８を含んでいる。そのため、本実施形態では、ワード線７（ＴｉＮ膜）とスイッチング層１１（ＴｉＯＸ膜）との間にＴｉＯＮ膜である金属層１８が介在しているため、ワード線７とスイッチング層１１との接触抵抗を低減することができる。
【０１４８】
図２８は、第４実施形態の変形例の半導体記憶装置の構造を示す断面図である。
【０１４９】
本変形例では、層間絶縁膜９の上面および下面が、第２バリア層１３の付近でテーパー形状を有している。具体的には、上面の高さは第２バリア層１３に近付くにつれて高くなり、下面の高さは第２バリア層１３に近付くにつれて低くなっている。これは、図７(ｃ)に示す層間絶縁膜９と同様である。このような構成には、スイッチング層１１の過度の膨張を抑制できるという利点がある。
【０１５０】
図２９は、第４実施形態の別の変形例の半導体記憶装置の構造を示す断面図である。
【０１５１】
本変形例では、層間絶縁膜９の上面および下面が、図２８と同様に第２バリア層１３の付近でテーパー形状を有しているが、スイッチング層１１の第１側面Ｓ１は、平面状の形状を有している。これに起因して、第１および第２バリア層１２、１３も、平面状の形状を有している。本変形例の構造は例えば、層間絶縁膜９の上面および下面がテーパー形状を有することで、ローカルビット線５側へのスイッチング層１１の膨張が抑制されることで実現される。
【０１５２】
図３０および図３１は、第４実施形態の半導体記憶装置の製造方法を示す断面図である。
【０１５３】
まず、基板８上に、複数の層間絶縁膜９と、複数のワード線７の材料である複数の配線材層とを交互に積層する（図３０(ａ)）。層間絶縁膜９は例えば、１５ｎｍの膜厚を有するシリコン酸化膜であり、プラズマＣＶＤにより２００〜５００℃にてＳｉＨ４ガスおよびＮ２Ｏガスを用いて形成される。配線材層は例えば、１５ｎｍの膜厚を有するチタン窒化膜であり、スパッタにより形成される。以下、配線材層を「配線材層７」と表記する。配線材層７は、第２膜の一例である。
【０１５４】
次に、リソグラフィおよびＲＩＥにより、層間絶縁膜９および配線材層７の積層構造を貫通する開口部Ｈ１を形成する（図３０(ｂ)）。リソグラフィおよびＲＩＥは、上記積層構造とレジスト膜との間にハードマスク層（例えばポリシリコン層）を形成して行う。
【０１５５】
次に、開口部Ｈ１に露出した配線材層７の側面を、３００〜９００℃で、９５０００Ｐａ以下の減圧環境下の酸素により熱酸化させる（図３０(ｃ)）。その結果、ローカルビット線５側に突出した第１側面Ｓ１と、平面状の第２側面Ｓ２とを有するスイッチング層１１が、配線材層７の側面に形成される。さらには、この熱酸化により、配線材層７とスイッチング層１１との間に金属層１８が形成される。スイッチング層１１は例えばチタン酸化膜であり、金属層１８は例えばチタン酸窒化膜である。本実施形態のスイッチング層１１はチタン窒化膜（配線材層７）の酸化により形成されるため、ルチル構造を有するチタン酸化膜となり、アナターゼ構造を有するチタン酸化膜に比べて、キャリア移動度が低くなり、電荷保持時の自己電界によるキャリア移動が抑制され、電荷保持特性が向上する。
【０１５６】
配線材層７の一部が酸化されてスイッチング層１１が形成される際に約２倍の体積膨張がおこるため、主に開口部Ｈ１の方向への体積膨張が進行し、第１側面Ｓ１が凸型の形状になる。この体積膨張を抑制するために、配線材層７の側面を酸化させる前に、配線材層７の側面をアルカリ薬液によりリセスしてもよい。リセスの方法は、例えば図１３(ｃ)や図１５(ｂ)の工程と同様である。
【０１５７】
なお、配線材層７を熱酸化させる際に、酸化剤の一部は層間絶縁膜９を透過して配線材層７を酸化させる。よって、スイッチング層１１と金属層１８は、層間絶縁膜９の上下面と配線材層８の上下面との間にも形成される。
【０１５８】
次に、開口部Ｈ１の表面に第２バリア層１３と第３バリア層１４とを形成する（図３１(ａ)）。その結果、金属層１８、スイッチング層１１、第２バリア層１３、および第３バリア層１４を含む抵抗変化膜６が形成される。第２バリア層１３は例えば、５ｎｍの膜厚を有するアモルファスシリコン層であり、ＣＶＤにより３５０〜６００℃でＳｉ２Ｈ６ガスを用いて形成される。第３バリア層１４は例えば、シリコン酸化膜であり、アモルファスシリコン層の表面に自然酸化膜として形成される。
【０１５９】
次に、開口部Ｈ１内に抵抗変化膜６を介してローカルビット線５を形成する（図３１(ｂ)）。ローカルビット線５は例えば、チタン窒化膜をＣＶＤにより１０００Ｐａ以下、７００℃以下にてＴｉＣｌ４ガスおよびＮＨ３ガスを用いて形成し、このチタン窒化膜等にＲＩＥによりＴＦＴ（図１参照）とのコンタクト用の開口部を形成し、さらなるチタン窒化膜をＣＶＤにより１０００Ｐａ以下、７００℃以下にてＴｉＣｌ４ガスおよびＮＨ３ガスを用いて形成することで形成される。こうして、図２７に示すメモリセルが形成される。
【０１６０】
以上のように、本実施形態の抵抗変化膜６は、曲面状の形状の第１側面Ｓ１を有するスイッチング層１１を備えている。よって、本実施形態によれば、スイッチング層１１に電界をかかりやすくして、ＲｅＲＡＭセルを定電圧で動作させることが可能となる。
【０１６１】
また、本実施形態の抵抗変化膜６は、ワード線７とスイッチング層１１との間に金属層１８を含んでいる。よって、本実施形態によれば、ＴｉＮ／ＴｉＯＮ／ＴｉＯＸの積層構造によりワード線７とスイッチング層１１との接触抵抗を低減することが可能となる。
【０１６２】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【０１６３】
１：グローバルビット線、２：半導体部材、
２ａ：ｎ型部分、２ｂ：ｐ型部分、２ｃ：ｎ型部分、
３：ゲート電極、４：ゲート絶縁膜、５：ローカルビット線、
５ａ：第１配線層、５ｂ：中間絶縁膜、５ｃ：第２配線層、
５ｄ：第１配線層、５ｅ：中間金属層、５ｆ：第２配線層、
６：抵抗変化膜、７：ワード線、８：基板、９：層間絶縁膜、
１１：スイッチング層、１２：第１バリア層、
１３：第２バリア層、１４：第３バリア層、
１５：犠牲膜、１６：酸化膜、１７：窒化膜、１８：金属層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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