(57)【要約】 【課題】パッケージの内部で発生する電磁波ノイズの漏洩を抑制することができる半導体装置を提供する。【解決手段】本実施形態による導体装置は、基板を備えている。半導体チップは、基板の表面上に搭載されている。複数の接地配線は、基板に設けられている。封止樹脂層は、半導体チップを封止するように、基板上に設けられている。導電性のシールド層が、封止樹脂層の上面、封止樹脂層の側面、および、基板の側面に設けられ、基板の側面において複数の接地配線に接続されている。複数の接地配線は、基板の内部においては互いに分離しており、かつ、複数の接地配線とシールド層との接触面近傍においては互いに接続されている。【選択図】図２
2019161113.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面上に搭載された半導体チップと、
前記基板に設けられた複数の接地配線と、
前記半導体チップを封止するように、前記基板上に設けられた封止樹脂層と、
前記封止樹脂層の上面、前記封止樹脂層の側面、および、前記基板の側面に設けられ、前記基板の側面において前記複数の接地配線に接続された導電性のシールド層とを備え、
前記複数の接地配線は、前記基板の内部においては互いに分離しており、かつ、前記複数の接地配線と前記シールド層との接触面近傍においては互いに接続されている、半導体装置。
【請求項２】
前記複数の接地配線同士は、前記基板の側面と前記シールド層との間において、互いに接続されている、請求項１に記載の半導体装置。
【請求項３】
前記複数の接地配線と前記シールド層との接触面積は、前記基板内における前記基板の側面と略平行な断面において、前記複数の接地配線の断面の面積の和よりも大きい、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記複数の接地配線間の間隔は、前記基板の側面における前記接地配線の広がり幅の２倍以下である、請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記複数の接地配線は、前記基板の側面において前記基板の上面に対して略平行方向に配列されており、互いに接続されている、請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記複数の接地配線は、前記基板の側面において前記基板の上面に対して略垂直方向に配列されており、互いに接続されている、請求項１から請求項４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体パッケージの上面や側面には、シールド層が設けられている場合がある。このシールド層は、半導体パッケージの内部で発生する電磁波ノイズが外部へ漏れることを抑制するために、実装基板に設けられたグランド配線を介して接地されている。しかし、電磁波ノイズの漏洩をさらに低減することが望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１１５５４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
パッケージの内部で発生する電磁波ノイズの漏洩を抑制することができる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による導体装置は、基板を備えている。半導体チップは、基板の表面上に搭載されている。複数の接地配線は、基板に設けられている。封止樹脂層は、半導体チップを封止するように、基板上に設けられている。導電性のシールド層が、封止樹脂層の上面、封止樹脂層の側面、および、基板の側面に設けられ、基板の側面において複数の接地配線に接続されている。複数の接地配線は、基板内においては互いに分離しており、かつ、複数の接地配線とシールド層との接触面においては互いに接続されている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置の構成の一例を示す断面図。
【図２】図１に示す実装基板の側面における配線層の断面図。
【図３】第２実施形態による半導体装置の構成例を示す断面図。
【図４】変形例に従った半導体装置の構成例を示す断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、実装基板の上下方向は、半導体チップが設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
【０００８】
以下の実施形態では、ＢＧＡ（Ball Grid Array）に適用された半導体装置（半導体パッケージ）の一例について説明するが、ＬＧＡ（Land Grid Array）に関しても同様に適用することができる。
【０００９】
（第１実施形態）
図１は、第１の実施形態に係る半導体装置１０の構成の一例を示す断面図である。半導体装置１０は、実装基板２と、外部接続端子３と、半導体チップ１ａ〜１ｈ、１１と、ボンディングワイヤ４ａ、４ｂ、５ａ、５ｂ、１２と、封止樹脂層６と、シールド層８と、を備える。
【００１０】
実装基板２は、絶縁材料内に埋め込まれた多層配線層を有する。実装基板２は、単に、基板とも称される。絶縁材料は、例えば、絶縁層９ａ、９ｂを含む。絶縁層９ａ、９ｂには、例えば、ガラスエポキシ樹脂等の絶縁材料を用いている。多層配線層は、例えば、配線層２ａ、２ｂ、２ｃを含む。配線層２ａ、２ｂ、２ｃには、例えば、金、銀、銅、アルミ、ニッケル、パラジウム、タングステン等の導電性金属を用いている。また、実装基板２の上面には、配線層２ａ、２ｂ、２ｃと電気的に接続されるパッド電極Ｐａ、Ｐｂが設けられている。パッド電極Ｐａ、Ｐｂは、ボンディングワイヤ４ａ、４ｂ、５ａ、５ｂを介して半導体チップ１ａ〜１ｈに電気的に接続されている。実装基板２の裏面には、例えば、はんだバンプ３が設けられている。はんだバンプ３は、図示しない他の半導体装置と電気的に接続される。
【００１１】
配線層２ｃは、配線層２ａと配線層２ｂとの間に設けられている。配線層２ｃの一端は、実装基板２の側面において露出されており、且つ、実装基板２の厚さ方向（Ｚ方向）に切断された切断面を有する。配線層２ｃの切断面は、ダイシングブレードにより切断された面である。配線層２ｃは、接地配線として設けられており、グランドに電気的に接続されている。
【００１２】
また、実装基板２は、配線層２ａ、２ｂ、２ｃのいずれかを配線層間で電気的に接続するために、実装基板２を貫通するビア１５を有する。ビア１５は、実装基板２を貫通する貫通孔の内面に形成された導体層１３と、導体層１３の内側の中空部に充填された穴埋め材１４とを有している。
【００１３】
半導体チップ１ａ〜１ｈ、１１は、実装基板２の上面上に設けられている。半導体チップ１１は、実装基板２の上面上に、例えば、ＤＡＦ（Die Attachment Film）（図示せず）等で接着されている。半導体チップ１１は、パッド電極１２ａとボンディングワイヤ１２を介して電気的に接続されている。半導体チップ１１は、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）のコントローラである。半導体チップ１１は、樹脂層１６によって被覆されている。
【００１４】
半導体チップ１ａ〜１ｈは、半導体チップ１１の上方に設けられており、樹脂層１６上に積層されている。半導体チップ１ａ〜１ｈは、樹脂層１６上または他の半導体チップ１ａ〜１ｇ上にＤＡＦで接着されている。半導体チップ１ａ〜１ｈは、例えば、ＮＡＮＤ型ＥＥＰＲＯＭチップである。
【００１５】
半導体チップ１ａ〜１ｅは、パッド電極Ｐａとボンディングワイヤ４ａ、５ａにより電気的に接続されている。また、半導体チップ１ｆ〜１ｈは、パッド電極Ｐｂとボンディングワイヤ４ｂ、５ｂにより電気的に接続されている。
【００１６】
封止樹脂層６は、半導体チップ１ａ〜１ｈ、１１およびボンディングワイヤ４ａ、４ｂ、５ａ、５ｂ、１２を被覆するように、実装基板２の上面上に設けられている。
【００１７】
シールド層８は、封止樹脂層６の上面、封止樹脂層６の側面、および、実装基板２の側面を被覆するように設けられている。シールド層８は、実装基板２の側面にも設けられ、配線層２ｃに接続されている。
【００１８】
シールド層８を設ける理由は以下の通りである。半導体チップ１ａ〜１ｈ、１１および実装基板２の配線層から電磁波が放射される。この電磁波は、半導体装置１０の外部の機器に悪影響を与えるおそれがある。よって、封止樹脂層６および実装基板２の側面を覆うシールド層８が設けられる。シールド層８は、半導体装置１０の内部からの電磁波を遮断する。これにより、半導体チップ１ａ〜１ｈ、１１および実装基板２の配線層からの電磁波が外部へ漏洩することが抑制される。
【００１９】
このような電磁波シールドの機能を効果的に発揮するために、シールド層８は、抵抗率が低い金属層で形成することが好ましい。例えば、シールド層８には、銅、銀、ニッケル、ステンレス（ＳＵＳ）等の導電性金属またはこれらのいずれか複数の材料の積層膜を用いている。
【００２０】
外部接続端子３は、実装基板２の下面に設けられ、実装基板２の配線層２ｂと電気的に接続されている。外部接続端子３は、例えば、半田ボールである。尚、接地配線としての配線層２ｃは、外部接続端子３を介して、半導体装置１０の外部のグランドと電気的に接続される。
【００２１】
このような構成により、半導体装置１０は、電磁波をグランドへ伝達し、電磁波が半導体装置１０のパッケージの外部へ漏洩することを抑制できる。
【００２２】
図２（Ａ）および図２（Ｂ）は、図１に示す実装基板２の側面における配線層２ｃの断面図である。図２（Ａ）は、図１の実装基板２の側面近傍の円Ｃの拡大断面図である。図２（Ｂ）は、図２（Ａ）のＢ−Ｂ線に沿った断面図である。即ち、図２（Ｂ）は、シールド層８を除去したときの実装基板２の側面を示しており、図１のＸ方向から見た断面図である。尚、図２（Ｂ）では、シールド層８を除去したときに実装基板２の側面に露出される配線層２ｃを実線Ｌｓで示し、実装基板２の内部における配線層２ｃを破線Ｌｂで示している。実装基板２の内部とは、図２（Ａ）の絶縁層９ａおよび９ｂで挟まれた領域を指す。
【００２３】
図２（Ａ）に示すように、実装基板２の側面Ｆ２に露出されている配線層２ｃの側面をＦ２ｃとする。配線層２ｃの側面Ｆ２ｃは、実装基板２の内部における配線層２ｃよりも広がっている。従って、図２（Ｂ）に示すように、配線層２ｃの側面Ｆ２ｃの面積（Ｌｓで囲まれた領域の面積）は、実装基板２の内部における配線層２ｃの面積（Ｌｂで囲まれた領域の面積の和）よりも大きい。これは、実装基板２がダイシングブレードによって切断されたときに、配線層２ｃがダイシングブレードに当たって延びるためである。
【００２４】
また、図２（Ｂ）に示すように、複数の配線層２ｃが実装基板２の側面Ｆ２において、同一配線層内に配列されている。即ち、複数の配線層２ｃは、実装基板２内においてＹ方向に配列されている。さらに換言すると、複数の配線層２ｃは、実装基板２の側面Ｆ２において実装基板２の上面Ｆｔに対して略平行方向に配列されている。配複数の配線層２ｃは、接地配線であり、グランドに電気的に接続可能である。尚、図２（Ｂ）では、２つの配線層２ｃが示されているが、３つ以上の配線層２ｃが配列されていてもよい。また、配線層２ｃは、接地配線であるので、互いに短絡しても問題ない。
【００２５】
図２（Ｂ）の破線Ｌｂで示すように、複数の配線層２ｃは、実装基板２の内部においては互いに分離されている。しかし、実線Ｌｓで示すように、複数の配線層２ｃは、実装基板２の側面Ｆ２と略同一面の側面Ｆ２ｃにおいてはＹ方向に広がっており互いに接続されている。即ち、隣接する複数の配線層２ｃ同士は、実装基板２の側面とシールド層８との間の接触面近傍において互いに短絡し接続されている。この場合、複数の配線層２ｃとシールド層８との接触面積（実線Ｌ２で囲まれた領域の面積）は、実装基板２内における実装基板２の側面Ｆ２と略平行な断面において、複数の配線層２ｃの断面の面積の和（破線Ｌｂで囲まれた領域の面積の和）よりも大きくなる。
【００２６】
これにより、配線層２ｃとシールド層８との接触面積が大きくなり、両者の接続状態を高めることができる。即ち、シールド層８と配線層（接地配線）２ｃとの接触抵抗を低下させることができる。その結果、半導体装置１０は、電磁波の多くをグランドへ逃がし、半導体装置１０の外部への電磁波の漏洩を低減させることができる。また、隣接する複数の配線層２ｃが実装基板２の側面Ｆ２で広がって繋がることによって、配線層２ｃ自体が電磁シールドの効果を有することができる。その結果、半導体装置１０は、電磁波の漏洩をさらに低減させることができる。
【００２７】
半導体パッケージの微細化に伴い、実装基板２も微細化されている。従って、隣接する複数の配線層２ｃの間隔Ｄ２ｃが狭くなっており、実装基板２をダイシングブレードで切断すると、隣接する複数の配線層２ｃが自然と接続される場合がある。このように、ダイシングによって複数の配線層２ｃを自己整合的に接続するためには、隣接する配線層２ｃ同士の間隔Ｄ２ｃは、実装基板２の側面Ｆ２における配線層２ｃの広がり幅ＥＸＴ２の２倍以下であることが好ましい。これにより、ダイシング後、複数の配線層２ｃが実装基板２の側面Ｆ２において広がり自己整合的に接続され得る。
【００２８】
（第２実施形態）
図３（Ａ）および図３（Ｂ）は、第２実施形態による半導体装置１０の構成例を示す断面図である。  図３（Ａ）は、図１の実装基板２の側面近傍の円Ｃの拡大断面図である。図３（Ｂ）は、図３（Ａ）のＢ−Ｂ線に沿った断面図である。即ち、図３（Ｂ）は、シールド層８を除去したときの実装基板２の側面を示しており、図１のＸ方向から見た断面図である。尚、図３（Ｂ）では、シールド層８を除去したときに実装基板２の側面に露出される配線層２ｃを実線Ｌｓで示し、実装基板２の内部における配線層２ｃを破線Ｌｂで示している。
【００２９】
第２実施形態は、複数の破線層２ｃが縦方向（Ｚ方向）に配列されている点で第１実施形態と異なる。第２実施形態の半導体装置１０の他の構成は、第１実施形態の半導体装置１０の対応する構成と同様でよい。
【００３０】
第１実施形態と同様に、配線層２ｃの側面Ｆ２ｃは、実装基板２の内部における配線層２ｃよりも広がっている。従って、配線層２ｃの側面Ｆ２ｃの面積（Ｌｓで囲まれた領域の面積）は、実装基板２の内部における配線層２ｃの面積（Ｌｂで囲まれた領域の面積の和）よりも大きい。
【００３１】
また、図３（Ｂ）に示すように、複数の配線層２ｃは、実装基板２の側面Ｆ２において、異なる配線層として縦方向に配列されている。即ち、複数の配線層２ｃは、実装基板２内においてＺ方向に配列されている。さらに換言すると、複数の配線層２ｃは、実装基板２の側面Ｆ２において実装基板２の上面Ｆｔに対して略垂直方向に配列されている。複数の配線層２ｃは、接地配線であり、グランドに電気的に接続可能である。
【００３２】
図３（Ｂ）の破線Ｌｂで示すように、複数の配線層２ｃは、実装基板２内においては互いに分離されている。しかし、実線Ｌｓで示すように、複数の配線層２ｃは、実装基板２の側面Ｆ２と略同一面の側面Ｆ２ｃにおいてＺ方向にも広がっており互いに接続されている。即ち、隣接する複数の配線層２ｃ同士は、実装基板２の側面とシールド層８との間の接触面近傍において互いに短絡し接続されている。この場合、複数の配線層２ｃとシールド層８との接触面積（実線Ｌ２で囲まれた領域の面積）は、実装基板２内における実装基板２の側面Ｆ２と略平行な断面において、複数の配線層２ｃの断面の面積の和（破線Ｌｂで囲まれた領域の面積の和）よりも大きくなる。
【００３３】
これにより、配線層２ｃとシールド層８との接触面積が大きくなり、両者の接続状態を高めることができる。即ち、シールド層８と配線層（接地配線）２ｃとの接触抵抗を低下させることができる。その結果、半導体装置１０は、電磁波の多くをグランドへ逃がし、半導体装置１０の外部への電磁波の漏洩を低減させることができる。また、隣接する複数の配線層２ｃが実装基板２の側面Ｆ２で広がって繋がることによって、配線層２ｃ自体が電磁シールドの効果を有することができる。その結果、半導体装置１０は、電磁波の漏洩をさらに低減させることができる。
【００３４】
ダイシングによって複数の配線層２ｃを自己整合的に接続するためには、Ｚ方向に隣接する配線層２ｃ同士の間隔Ｄ２ｃは、実装基板２の側面Ｆ２における配線層２ｃの広がり幅ＥＸＴ２の２倍以下であることが好ましい。これにより、ダイシング後、複数の配線層２ｃが実装基板２の側面Ｆ２において広がり自己整合的に接続され得る。
【００３５】
（変形例）
図４は、変形例に従った半導体装置１０の構成例を示す断面図である。本変形例は、第１実施形態と第２実施形態との組み合わせである。本変形例では、複数の配線層２ｃは、実装基板２の側面Ｆ２において実装基板２の上面Ｆｔに対して略平行方向および略垂直方向にそれぞれ配列されている。即ち、複数の配線層２ｃは、実装基板２の側面Ｆ２において、同一配線層および異なる配線層に設けられている。そして、複数の配線層２ｃは、略平行方向および略垂直方向において互いに接続されている。
【００３６】
このように、側面Ｆ２内に（Ｚ方向およびＹ方向に）配列された複数の配線層２ｃを互いに接続してもよい。これにより、配線層２ｃとシールド層８との接触面積が大きくなり、両者の接続状態を高めることができる。その結果、半導体装置１０は、電磁波の多くをグランドへ逃がし、半導体装置１０の外部への電磁波の漏洩を低減させることができる。また、隣接する複数の配線層２ｃが実装基板２の側面Ｆ２で広がって繋がることによって、配線層２ｃ自体が電磁シールドの効果を有することができる。
【００３７】
尚、図４では、４つの配線を示しているが、５つ以上の配線を側面Ｆ２内に二次元配置してもよい。これにより、実装基板２の側面Ｆ２全体を配線層２ｃの金属で覆うこともできる。その結果、半導体装置１０は、電磁波の漏洩をさらに低減させることができる。
【００３８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３９】
１０  半導体装置、２  実装基板、３  外部接続端子、１ａ〜１ｈ，１１半導体チップ、４ａ，４ｂ，５ａ，５ｂ，１２  ボンディングワイヤ、６  封止樹脂層、８  シールド層
【図１】
2019161113.tif 000003
【図２】
2019161113.tif 000004
【図３】
2019161113.tif 000005
【図４】
2019161113.tif 000006