(57)【要約】      （修正有）【課題】製造上の歩留まりを向上させることが可能な表示装置およびその製造方法を提供する。【解決手段】表示装置は、表示パネルと、表示パネルと対向して設けられた視差バリアシャッタパネルとを備え、視差バリアシャッタパネルは、一定間隔で設けられた複数の第１透明電極２４と、各第１透明電極２４に印加する電圧を制御する駆動ＩＣ５４と、駆動ＩＣ５４の入力端子５８と電気的に接続されたＦＰＣ端子６１を有するＦＰＣ５６とを有し、各第１透明電極２４、駆動ＩＣ５４の出力端子５７、およびＦＰＣ端子６１のうちの少なくとも１つは、ショートリング６４と電気的に接続されている。【選択図】図５
2019191214.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルと、
前記表示パネルと対向して設けられた視差バリアシャッタパネルと、
を備え、
前記視差バリアシャッタパネルは、
一定間隔で設けられた複数の透明電極と、
各前記透明電極に印加する電圧を制御する駆動ＩＣと、
前記駆動ＩＣの入力端子と電気的に接続されたＦＰＣ端子を有するＦＰＣと、
を有し、
各前記透明電極、前記駆動ＩＣの出力端子、および前記ＦＰＣ端子のうちの少なくとも１つは、ショートリングと電気的に接続されていることを特徴とする、表示装置。
【請求項２】
前記視差バリアシャッタパネルは、各前記透明電極、前記駆動ＩＣの出力端子、および前記ＦＰＣ端子のうちの少なくとも１つと前記ショートリングとの間に高抵抗素子をさらに備えることを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記高抵抗素子は、各前記透明電極間にも設けられていることを特徴とする、請求項２に記載の表示装置。
【請求項４】
前記駆動ＩＣは、前記複数の透明電極と電気的に接続された複数の出力端子と、複数の前記入力端子とを有し、
前記ＦＰＣは、各前記入力端子と電気的に接続された複数の前記ＦＰＣ端子を有し、
前記高抵抗素子は、各前記出力端子間、および各前記ＦＰＣ端子間のうちの少なくとも１つに設けられていることを特徴とする、請求項２に記載の表示装置。
【請求項５】
前記視差バリアシャッタパネルは、各前記透明電極、前記駆動ＩＣの出力端子、および前記ＦＰＣ端子のうちの少なくとも１つとの間にスパークギャップをさらに備えることを特徴とする、請求項１に記載の表示装置。
【請求項６】
前記スパークギャップは、各前記透明電極間にも設けられていることを特徴とする、請求項５に記載の表示装置。
【請求項７】
前記駆動ＩＣは、前記複数の透明電極と電気的に接続された複数の出力端子と、複数の前記入力端子とを有し、
前記ＦＰＣは、各前記入力端子と電気的に接続された複数の前記ＦＰＣ端子を有し、
前記スパークギャップは、各前記出力端子間、および各前記ＦＰＣ端子間のうちの少なくとも１つに設けられていることを特徴とする、請求項５に記載の表示装置。
【請求項８】
前記視差バリアシャッタパネルは、各前記透明電極、前記駆動ＩＣの出力端子、および前記ＦＰＣ端子のうちの少なくとも１つと前記ショートリングとの間に容量をさらに備えることを特徴とする、請求項１に記載の表示装置。
【請求項９】
前記容量は、各前記透明電極間にも設けられていることを特徴とする、請求項８に記載の表示装置。
【請求項１０】
前記駆動ＩＣは、前記複数の透明電極と電気的に接続された複数の出力端子と、複数の前記入力端子とを有し、
前記ＦＰＣは、各前記入力端子と電気的に接続された複数の前記ＦＰＣ端子を有し、
前記容量は、各前記出力端子間、および各前記ＦＰＣ端子間のうちの少なくとも１つに設けられていることを特徴とする、請求項８に記載の表示装置。
【請求項１１】
前記視差バリアシャッタパネルは、各前記透明電極、前記駆動ＩＣの出力端子、および前記ＦＰＣ端子のうちの少なくとも１つと前記ショートリングとの間に非線形素子をさらに備えることを特徴とする、請求項１に記載の表示装置。
【請求項１２】
前記非線形素子は、各前記透明電極間にも設けられていることを特徴とする、請求項１１に記載の表示装置。
【請求項１３】
前記駆動ＩＣは、前記複数の透明電極と電気的に接続された複数の出力端子と、複数の前記入力端子とを有し、
前記ＦＰＣは、各前記入力端子と電気的に接続された複数の前記ＦＰＣ端子を有し、
前記非線形素子は、各前記出力端子間、および各前記ＦＰＣ端子間のうちの少なくとも１つに設けられていることを特徴とする、請求項１１に記載の表示装置。
【請求項１４】
前記ショートリングは、前記視差バリアシャッタパネル内に設けられていることを特徴とする、請求項１から１３のいずれか１項に記載の表示装置。
【請求項１５】
前記視差バリアシャッタパネルは、一の基板に複数設けられ、
前記ショートリングは、前記基板上であって前記視差バリアシャッタパネル外において、各前記視差バリアシャッタパネルで共通して設けられていることを特徴とする、請求項１から１３のいずれか１項に記載の表示装置。
【請求項１６】
表示パネルと、
前記表示パネルと対向して設けられた視差バリアシャッタパネルと、
を備え、
前記視差バリアシャッタパネルは、
透明基板と、
前記透明基板上に設けられた電界シールド電極と、
前記電界シールド電極を覆うように設けられた絶縁層と、
前記絶縁層上に一定間隔で設けられた複数の透明電極と、
を有することを特徴とする、表示装置。
【請求項１７】
表示パネルと、
前記表示パネルと対向して設けられた視差バリアシャッタパネルと、
を備え、
前記視差バリアシャッタパネルは、
一定間隔で設けられた複数の透明電極と、
各前記透明電極に印加する電圧を制御する駆動ＩＣと、
前記駆動ＩＣの入力端子と電気的に接続されたＦＰＣ端子を有するＦＰＣと、
とを有し、
前記駆動ＩＣは、前記複数の透明電極と電気的に接続された複数の出力端子と、複数の前記入力端子とを有し、
前記ＦＰＣは、各前記入力端子と電気的に接続された複数の前記ＦＰＣ端子を有し、
前記視差バリアシャッタパネルは、各前記透明電極間、各出力端子間、または各前記ＦＰＣ端子間に高抵抗素子をさらに備えることを特徴とする、表示装置。
【請求項１８】
前記視差バリアシャッタパネルは、各前記透明電極と各前記出力端子との間に変換部をさらに備え、
前記高抵抗素子は、各前記透明電極を介して前記変換部と対向する側において、各前記透明電極間に設けられていることを特徴とする、請求項１７に記載の表示装置。
【請求項１９】
前記視差バリアシャッタパネルは、前記高抵抗素子に代えて、スパークギャップ、容量、または非線形素子を備えることを特徴とする、請求項１７または１８に記載の表示装置。
【請求項２０】
（ａ）表示パネルを準備する工程と、
（ｂ）前記表示パネルと対向して視差バリアシャッタパネルを設ける工程と、
を備え、
前記工程（ｂ）は、
（ｃ）透明基板上に、複数の透明電極を一定間隔で形成する工程と、
（ｄ）前記透明基板上に、各前記透明電極に印加する電圧を制御する駆動ＩＣの入力端子および出力端子を形成する工程と、
（ｅ）前記透明基板上に、前記駆動ＩＣの入力端子と電気的に接続されたＦＰＣ端子を形成する工程と、
（ｆ）各前記透明電極、前記駆動ＩＣの出力端子、および前記ＦＰＣ端子のうちの少なくとも１つと、前記視差バリアシャッタパネル外の前記透明基板上に形成されたショートリングとを電気的に接続する工程と、
（ｇ）前記工程（ｆ）で行った前記接続を切断し、前記透明基板から前記視差バリアシャッタパネルを切り出す工程と、
を含むことを特徴とする、表示装置の製造方法。
【請求項２１】
前記工程（ｂ）は、
（ｈ）各前記透明電極、前記駆動ＩＣの出力端子、および前記ＦＰＣ端子のうちの少なくとも１つと前記ショートリングとの間に非線形素子を形成する工程
をさらに備えることを特徴とする、請求項２０に記載の表示装置の製造方法。
【請求項２２】
前記工程（ｈ）において、前記非線形素子は半導体、および各前記透明電極は伝導体となるように処理されることを特徴とする、請求項２１に記載の表示装置の製造方法。
【請求項２３】
前記工程（ｂ）において、前記工程（ｃ）の前に、
（ｉ）前記透明基板上に電界シールド電極を形成する工程と、
（ｊ）前記電界シールド電極を覆うように絶縁層を形成する工程と、
をさらに備え、
前記工程（ｃ）において、前記複数の透明電極は前記絶縁層上に形成され、
前記工程（ｄ）において、前記入力端子および前記出力端子は前記絶縁層上に形成され、
前記電界シールド電極は、前記ＦＰＣ端子または前記出力端子と電気的に接続されていることを特徴とする、請求項２０に記載の表示装置の製造方法。
【請求項２４】
（ａ）表示パネルを準備する工程と、
（ｂ）前記表示パネルと対向して視差バリアシャッタパネルを設ける工程と、
を備え、
前記工程（ｂ）は、
（ｃ）第１透明基板上に、複数の透明電極を一定間隔で形成する工程と、
（ｄ）前記第１透明基板上に、各前記透明電極に印加する電圧を制御する駆動ＩＣの入力端子および出力端子を形成する工程と、
（ｅ）前記第１透明基板上に、前記駆動ＩＣの入力端子と電気的に接続されたＦＰＣ端子を形成する工程と、
（ｆ）前記第１透明基板と対向する第２透明基板上に第２透明電極を形成する工程と、
（ｇ）前記駆動ＩＣの入力端子、前記駆動ＩＣの出力端子、および前記ＦＰＣ端子のうちの少なくとも１つと、前記第２透明電極とを電気的に接続する工程と、
（ｈ）前記工程（ｇ）で行った前記接続を切断し、前記第１透明基板および前記第２透明基板から前記視差バリアシャッタパネルを切り出す工程と、
を含むことを特徴とする、表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、視差バリアシャッタパネルを備える表示装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、特殊な眼鏡を必要とすることなく裸眼で画像を立体視することが可能な裸眼立体画像表示方法として、パララックスバリア方式が知られている。パララックスバリア方式の表示装置は、透過表示装置とも呼ばれるパララックスバリアパネルと、複数のストライプ形状のバリアを電子制御によって発生させるバリア発生手段と、パララックスバリアパネルの後方に配設された表示画面とを備え、パララックスバリアに対応した、左眼用画像と右眼用画像とが交互に配列された多方向画像を表示することによって、立体視を可能としている。
【０００３】
このような表示装置では、バリアを電子的に発生させるとともに、発生したバリアの形状、位置、および密度などを自由に可変制御できるため、２次元画像表示装置または立体画像表示装置として使用することができる（例えば、特許文献１参照）。バリアの形状は、ストライプの数、ストライプの幅、隣り合うストライプの間隔を含む。
【０００４】
また、パララックスバリアパネルの製造上の歩留まりを向上させるために、静電気等による周辺引き回し配線の断線の対策として、バリア電極の両端に周辺引き回し配線を接続する技術が開示されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１６−１９１８９０号公報
【特許文献２】特開２０１６−１９１８９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献２では、バリア電極の両端に周辺引き回し配線を接続しているため、周辺引き回し配線の断線に対する冗長性は向上するが、静電気による断線対策としては不十分である。従って、静電気による断線が要因となり製造上の歩留まりが低下するという問題がある。例えば、バリア電極の両端に接続されている周辺引き回し配線が断線した場合、または表示エリアにおいて２箇所以上断線した場合は、断線不良として視認されることになる。また、端子部が静電気により破壊された場合も、断線不良が発生することになる。特許文献１でも、静電気による断線対策が不十分であるため、製造上の歩留まりが低下するという問題がある。
【０００７】
本発明は、このような問題を解決するためになされたものであり、製造上の歩留まりを向上させることが可能な表示装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明による表示装置は、表示パネルと、表示パネルと対向して設けられた視差バリアシャッタパネルとを備え、視差バリアシャッタパネルは、一定間隔で設けられた複数の透明電極と、各透明電極に印加する電圧を制御する駆動ＩＣと、駆動ＩＣの入力端子と電気的に接続されたＦＰＣ端子を有するＦＰＣとを有し、各透明電極、駆動ＩＣの出力端子、およびＦＰＣ端子のうちの少なくとも１つは、ショートリングと電気的に接続されている。
【０００９】
また、本発明による表示装置は、表示パネルと、表示パネルと対向して設けられた視差バリアシャッタパネルとを備え、視差バリアシャッタパネルは、透明基板と、透明基板上に設けられた電界シールド電極と、電界シールド電極を覆うように設けられた絶縁層と、絶縁層上に一定間隔で設けられた複数の透明電極とを有する。
【００１０】
また、本発明による表示装置の製造方法は、（ａ）表示パネルを準備する工程と、（ｂ）表示パネルと対向して視差バリアシャッタパネルを設ける工程とを備え、工程（ｂ）は、（ｃ）透明基板上に、複数の透明電極を一定間隔で形成する工程と、（ｄ）透明基板上に、各透明電極に印加する電圧を制御する駆動ＩＣの入力端子および出力端子を形成する工程と、（ｅ）透明基板上に、駆動ＩＣの入力端子と電気的に接続されたＦＰＣ端子を形成する工程と、（ｆ）各透明電極、駆動ＩＣの出力端子、およびＦＰＣ端子のうちの少なくとも１つと、視差バリアシャッタパネル外の透明基板上に形成されたショートリングとを電気的に接続する工程と、（ｇ）工程（ｆ）で行った接続を切断し、透明基板から視差バリアシャッタパネルを切り出す工程とを含む。
【００１１】
また、本発明による表示装置の製造方法は、（ａ）表示パネルを準備する工程と、（ｂ）表示パネルと対向して視差バリアシャッタパネルを設ける工程とを備え、工程（ｂ）は、（ｃ）第１透明基板上に、複数の透明電極を一定間隔で形成する工程と、（ｄ）第１透明基板上に、各透明電極に印加する電圧を制御する駆動ＩＣの入力端子および出力端子を形成する工程と、（ｅ）第１透明基板上に、駆動ＩＣの入力端子と電気的に接続されたＦＰＣ端子を形成する工程と、（ｆ）第１透明基板と対向する第２透明基板上に第２透明電極を形成する工程と、（ｇ）駆動ＩＣの入力端子、駆動ＩＣの出力端子、およびＦＰＣ端子のうちの少なくとも１つと、第２透明電極とを電気的に接続する工程と、（ｈ）工程（ｇ）で行った接続を切断し、第１透明基板および第２透明基板から視差バリアシャッタパネルを切り出す工程とを含む。
【発明の効果】
【００１２】
本発明によると、表示装置は、表示パネルと、表示パネルと対向して設けられた視差バリアシャッタパネルとを備え、視差バリアシャッタパネルは、一定間隔で設けられた複数の透明電極と、各透明電極に印加する電圧を制御する駆動ＩＣと、駆動ＩＣの入力端子と電気的に接続されたＦＰＣ端子を有するＦＰＣとを有し、各透明電極、駆動ＩＣの出力端子、およびＦＰＣ端子のうちの少なくとも１つは、ショートリングと電気的に接続されているため、製造上の歩留まりを向上させることが可能となる。
【００１３】
また、表示装置は、表示パネルと、表示パネルと対向して設けられた視差バリアシャッタパネルとを備え、視差バリアシャッタパネルは、透明基板と、透明基板上に設けられた電界シールド電極と、電界シールド電極を覆うように設けられた絶縁層と、絶縁層上に一定間隔で設けられた複数の透明電極とを有するため、製造上の歩留まりを向上させることが可能となる。
【００１４】
また、表示装置の製造方法は、（ａ）表示パネルを準備する工程と、（ｂ）表示パネルと対向して視差バリアシャッタパネルを設ける工程とを備え、工程（ｂ）は、（ｃ）透明基板上に、複数の透明電極を一定間隔で形成する工程と、（ｄ）透明基板上に、各透明電極に印加する電圧を制御する駆動ＩＣの入力端子および出力端子を形成する工程と、（ｅ）透明基板上に、駆動ＩＣの入力端子と電気的に接続されたＦＰＣ端子を形成する工程と、（ｆ）各透明電極、駆動ＩＣの出力端子、およびＦＰＣ端子のうちの少なくとも１つと、視差バリアシャッタパネル外の透明基板上に形成されたショートリングとを電気的に接続する工程と、（ｇ）工程（ｆ）で行った接続を切断し、透明基板から視差バリアシャッタパネルを切り出す工程とを含むため、製造上の歩留まりを向上させることが可能となる。
【００１５】
また、表示装置の製造方法は、（ａ）表示パネルを準備する工程と、（ｂ）表示パネルと対向して視差バリアシャッタパネルを設ける工程とを備え、工程（ｂ）は、（ｃ）第１透明基板上に、複数の透明電極を一定間隔で形成する工程と、（ｄ）第１透明基板上に、各透明電極に印加する電圧を制御する駆動ＩＣの入力端子および出力端子を形成する工程と、（ｅ）第１透明基板上に、駆動ＩＣの入力端子と電気的に接続されたＦＰＣ端子を形成する工程と、（ｆ）第１透明基板と対向する第２透明基板上に第２透明電極を形成する工程と、（ｇ）駆動ＩＣの入力端子、駆動ＩＣの出力端子、およびＦＰＣ端子のうちの少なくとも１つと、第２透明電極とを電気的に接続する工程と、（ｈ）工程（ｇ）で行った接続を切断し、第１透明基板および第２透明基板から視差バリアシャッタパネルを切り出す工程とを含むため、製造上の歩留まりを向上させることが可能となる。
【図面の簡単な説明】
【００１６】
【図１】前提技術による表示装置の構成の一例を示す断面図である。
【図２】前提技術による視差バリアシャッタパネルの構成の一例を示す平面図である。
【図３】前提技術による視差バリアシャッタパネルを説明するための図である。
【図４】前提技術による第１透明基板の構成の一例を示す平面図である。
【図５】本発明の実施の形態１による第１透明基板の構成の一例を示す平面図である。
【図６】本発明の実施の形態１によるＴＦＴアレイ基板の構成の一例を示す平面図である。
【図７】本発明の実施の形態１による第１透明基板の構成の一例を示す平面図である。
【図８】本発明の実施の形態１による第１透明基板の構成の一例を示す平面図である。
【図９】本発明の実施の形態１による第１透明基板の構成の一例を示す平面図である。
【図１０】本発明の実施の形態２による第１透明基板の構成の一例を示す平面図である。
【図１１】本発明の実施の形態３による第１透明基板の構成の一例を示す平面図である。
【図１２】本発明の実施の形態３によるスパークギャップの構成の一例を示す図である。
【図１３】本発明の実施の形態４による第１透明基板の構成の一例を示す平面図である。
【図１４】本発明の実施の形態５による第１透明基板の構成の一例を示す断面図である。
【図１５】本発明の実施の形態６による視差バリアシャッタパネルの構成の一例を示す断面図である。
【図１６】本発明の実施の形態７による第１透明基板の構成の一例を示す平面図である。
【図１７】本発明の実施の形態７による非線形素子の構成の一例を示す回路図である。
【図１８】本発明の実施の形態７による視差バリアシャッタパネルの構成の一例を示す断面図である。
【図１９】本発明の実施の形態８による第１透明基板の構成の一例を示す平面図である。
【図２０】本発明の実施の形態８による第１透明基板の構成の一例を示す平面図である。
【図２１】本発明の実施の形態８による第１透明基板の構成の一例を示す平面図である。
【発明を実施するための形態】
【００１７】
本発明の実施の形態について、図面に基づいて以下に説明する。
【００１８】
＜前提技術＞
本発明の前提となる技術である前提技術について説明する。
【００１９】
図１は、前提技術による表示装置１の構成の一例を示す断面図である。図１において、紙面の上下方向は表示装置１の奥行き方向に対応し、紙面の左右方向は表示装置１の横方向に対応し、紙面の奥行き方向は表示装置１の縦方向に対応している。
【００２０】
表示装置１は、観察者の右眼に対する視差画像である右眼用画像、および観察者の左眼に対する視差画像である左眼用画像の２つの画像を同時に表示することが可能である。表示装置１は、観察者が特殊な眼鏡を用いることなく裸眼で立体画像を視認することができ、または異なる観察方向のそれぞれに異なる画像を表示することができる。すなわち、表示装置１は、前者の裸眼立体表示装置、または後者の２画面表示装置に応用することができる。２画面表示装置は、デュアルビュー表示装置とも呼ばれる。以下では、表示装置１は裸眼立体表示装置であるものとして説明する。
【００２１】
図１に示すように、表示装置１には制御部３２が接続されており、制御部３２には検出部３１が接続されている。検出部３１は、観察者の頭などの位置を検出する。検出部３１は、観察者の頭などの位置を一定時間ごとに検出することによって、観察者の頭などの動きを検出することができる。制御部３２は、検出部３１による検出結果および映像信号などに基づいて、表示装置１および検出部３１を統括的に制御する。
【００２２】
図１に示すように、表示装置１は、表示パネル１０と、表示パネル１０上に配置された視差バリアシャッタパネル２０とを備えている。視差バリアシャッタパネル２０は、光学誘導部材とも呼ばれる。
【００２３】
表示パネル１０は、マトリクス型の表示パネルであり、例えば、有機ＥＬ（Electro Luminescence）パネル、プラズマディスプレイパネル、液晶ディスプレイパネルなどが挙げられる。なお、表示パネル１０として液晶ディスプレイパネルが用いられる場合、視差バリアシャッタパネル２０は表示パネル１０の下側に配置してもよい。
【００２４】
図１では、表示パネル１０として液晶ディスプレイパネルを用いる場合を一例として示している。表示パネル１０は、２枚の透明基板１１，１２と、透明基板１１，１２間に狭持された液晶層１３とを備えている。透明基板１１の液晶層１３側には、サブ画素透明電極１４が形成されている。サブ画素透明電極１４は、奥行き方向にストライプ状に延在するように形成されている。透明基板１２の液晶層１３側には、対向透明電極１５が形成されている。対向透明電極１５は、透明基板１２上の全面に形成されている。サブ画素透明電極１４および対向透明電極１５は、液晶層１３に電界を印加することによって、液晶層１３を駆動する。
【００２５】
透明基板１１の液晶層１３とは反対側には中間偏光板１６が設けられ、透明基板１２の液晶層１３とは反対側には裏面偏光板１７が設けられている。裏面偏光板１７の透明基板１２とは反対側にはバックライト３０が設けられている。
【００２６】
なお、図１において図示を省略しているが、透明基板１１および透明基板１２のそれぞれの液晶層１３側の表面には、液晶層１３を一定方向に配向させる配向膜が設けられている。また、表示パネル１０の構成は、図１に示す構成に限るものではない。例えば、図１では、サブ画素透明電極１４と対向透明電極１５との位置が逆であってもよい。
【００２７】
表示パネル１０には、複数のサブ画素４０が配置されている。サブ画素４０のうちの右眼用画像を表示するサブ画素４０は、右眼用サブ画素４０ａである。サブ画素４０のうちの左眼用画像を表示するサブ画素４０は、左眼用サブ画素４０ｂである。右眼用サブ画素４０ａおよび左眼用サブ画素４０ｂは、左右方向に交互に配置され、右眼用サブ画素４０ａと左眼用サブ画素４０ｂとの間には遮光壁１８が設けられている。換言すれば、右眼用サブ画素４０ａおよび左眼用サブ画素４０ｂは、遮光壁１８に挟まれている。
【００２８】
右眼用サブ画素４０ａおよび左眼用サブ画素４０ｂのそれぞれの左右方向の幅は、同一またはほぼ同一である。隣り合う一対の右眼用サブ画素４０ａおよび左眼用サブ画素４０ｂは、左右に異なる２画像すなわち右眼用画像および左眼用画像を表示するサブ画素ペア４１を構成している。サブ画素ペア４１は、表示パネル１０において左右方向に均一なピッチで配列されている。また、サブ画素ペア４１は、左右方向だけでなく、上下方向にも配列されている。
【００２９】
図１では、サブ画素ペア４１の左右方向の基準ピッチとして基準視差バリアピッチＰが規定されている。基準視差バリアピッチＰは、サブ画素ペア４１を構成する右眼用サブ画素４０ａと左眼用サブ画素４０ｂとの間にある遮光壁１８の中心から出て、当該サブ画素ペア４１に対応する基準視差バリアピッチＰの中心を通過する仮想の光線ＬＯが、表示装置１から上方に設計観察距離Ｄだけ離れた設計視認点ＤＯに集まるように設定される。なお、ここでは説明容易のため、基準視差バリアピッチＰは、右眼用サブ画素４０ａの左右方向の幅と、左眼用サブ画素４０ｂの左右方向の幅との和とみなす。設計観察距離Ｄの最適化については、ここでは説明を省略する。
【００３０】
視差バリアシャッタパネル２０は、第１透明基板２１と、第２透明基板２２と、第１透明基板２１と第２透明基板２２との間に狭持された液晶層２３とを備えている。
【００３１】
第１透明基板２１の液晶層２３側には、奥行き方向に延在するストライプ状の第１透明電極２４が複数形成されている。第１透明電極２４は、基準視差バリアピッチＰ内においてΔＳＷの幅で偶数個配置されている。図１の例では、第１透明電極２４は基準視差バリアピッチＰ内において８つ配置されている。なお、各第１透明電極２４は、特に言及しない限り、互いに電気的に絶縁されているものとする。
【００３２】
第２透明基板２２の液晶層２３側には、少なくとも横方向に延在する第２透明電極２５が形成されている。第２透明電極２５は、基準視差バリアピッチＰの幅で奥行き方向に複数並べて配置される場合と、第２透明基板２２の全面に配置される場合とがある。図１では、第２透明電極２５は第２透明基板２２の全面に配置されているものとする。
【００３３】
第１透明電極２４および第２透明電極２５は、液晶層２３に電界を印加することによって、液晶層２３を駆動する。液晶層２３の駆動モードとしては、ツイストネマティック（ＴＮ）、スーパーツイストネマティック（ＳＴＮ）、インプレインスイッチング（In Plane Switching）、バーティカルアライメント（ＶＡ）、またはオプティカリーコンペンセイティッドベンド（ＯＣＢ）などが利用可能である。
【００３４】
第１透明基板２１の上方には表示面偏光板２６が設けられている。また、第２透明基板２２の下方にも偏光板が設けられているが、当該偏光板は中間偏光板１６が兼用されている。なお、図１では、第１透明基板２１は第２透明基板の上方に配置されているが、第１透明基板２１と第２透明基板との配置は逆であってもよい。
【００３５】
第１透明電極２４および第２透明電極２５のそれぞれには、電圧が選択的に印加される。これにより、視差バリアシャッタパネル２０は、第１透明電極２４の左右方向の幅単位で、光透過状態と遮光状態とを切り替えることが可能である。以下では、電気的な制御によって第１透明電極２４の幅単位で光透過状態と遮光状態とを切り替えることが可能な、視差バリアシャッタパネル２０における光学的な開口をサブ開口という。
【００３６】
サブ開口は、複数の第１透明電極のそれぞれに対応する位置に形成される。視差バリアシャッタパネル２０では、基準視差バリアピッチＰ内に８つの第１透明電極２４が左右方向に配列されているため、図２に示すように、基準視差バリアピッチＰ内に８つのサブ開口２００が左右方向に配列していることになる。すなわち、第１透明電極２４の配置位置と、サブ開口２００の配置位置とは対応している。
【００３７】
図２では、全てのサブ開口２００が開口して光透過状態となっているが、第１透明電極２４に印加する電圧を制御することによって、視差バリアシャッタパネル２０の各サブ開口２００を光透過状態と遮光状態とに切り替えることができる。例えば、図３は、基準視差バリアピッチＰ内における（１）〜（８）で示される８つのサブ開口２００のうちの半分、すなわち（５）〜（８）で示される４つのサブ開口２００が遮光状態となっている例を示している。以下では、基準視差バリアピッチＰ内において光透過状態となっている一群のサブ開口２００を総合開口３００という。図３の例では、（１）〜（４）で示される４つのサブ開口２００をまとめて総合開口３００という。
【００３８】
総合開口３００は、左眼用サブ画素４０ｂから放出された光と、右眼用サブ画素４０ａから放出された光とのそれぞれを、互いに異なる方向に誘導する働きをする。図３では、基準視差バリアピッチＰの左半分に、光透過状態の４つのサブ開口２００からなる総合開口３００が形成されているが、光透過状態にするサブ開口２００を変更することによって、総合開口３００の位置を変化させることができる。
【００３９】
ここで、表示装置１の動作について簡単に説明する。
【００４０】
検出部３１は、観察者の動きを検出する。制御部３２は、検出部３１による検出結果に基づいて、視差バリアシャッタパネル２０における各サブ開口２００の光透過状態または遮光状態を制御することによって、総合開口３００の位置を制御する。すなわち、制御部３２は、観察者の位置が左右に移動すると、当該移動に合わせて総合開口３００の位置を左右方向に移動させる。その結果、観察者は、左右方向に移動しても継続して立体画像を見ることができる。
【００４１】
次に、第１透明基板２１について説明する。図４は、前提技術による第１透明基板２１の構成の一例を示す平面図である。
【００４２】
図４に示すように、第１透明基板２１は、サブ開口２００により構成される表示エリア５１と、表示エリア５１を囲むように設けられた額縁エリア５９と、駆動ＩＣ５４およびＦＰＣ（Flexible Printed Circuit）５６などが実装される実装エリア６０とで構成されている。
【００４３】
表示エリア５１では、サブ開口２００に対応して第１透明電極２４が配置されている。第１透明電極２４は、例えば、ＩＴＯ（Indium Tin Oxide）などによって形成される。
【００４４】
額縁エリア５９では、複数の引き回し配線５３、変換部５２、および対向基板接続電極５５が形成されている。ここで、変換部５２について説明する。図４では詳細に図示していないが、例えば特許文献１の図１２，１３に示すように、第１透明基板２１では各第１透明電極２４から配線が引き出されており、所定のブロックごとに８本周期で短絡されている。この短絡箇所が変換部５２に相当する。従って、１本の引き回し配線５３から第１透明電極２４へは、変換部５２を介して８本周期で同じ駆動電圧が入力されることになる。
【００４５】
実装エリア６０では、駆動ＩＣ出力端子５７、駆動ＩＣ入力端子５８、およびＦＰＣ端子６１が形成されている。駆動ＩＣ出力端子５７は、引き回し配線５３および変換部５２を介して第１透明電極２４に接続されている。駆動ＩＣ入力端子５８は、入力配線６２を介してＦＰＣ端子６１に接続されている。対向基板接続電極５５は、入力配線６２を介してＦＰＣ端子６１に接続されている。
【００４６】
引き回し配線５３および入力配線６２は、例えば、クロム（Ｃｒ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）などの高融点金属、低抵抗金属、当該高融点金属または低抵抗金属を主成分とする合金膜、または高融点金属、低抵抗金属、および合金膜の任意の組み合わせからなる積層膜によって形成される。
【００４７】
図４に示す前提技術による第１透明基板２１では、例えば、駆動ＩＣ出力端子５７、駆動ＩＣ入力端子５８、およびＦＰＣ端子６１のうちのいずれかに静電気が入力されると、引き回し配線５３または入力配線６２が断線することがある。このことは、表示装置１を製造上の歩留りが低下する要因となる。
【００４８】
本発明の実施の形態は、上記の問題を解決するためになされたものであり、以下に詳細に説明する。
【００４９】
＜実施の形態１＞
図５は、本発明の実施の形態１による第１透明基板２１の構成の一例を示す平面図である。
【００５０】
図５に示すように、接続配線６３は、各駆動ＩＣ出力端子５７から第１透明基板２１外へ延在するように形成されている。ショートリング６４は、第１透明基板２１外に形成されている。本実施の形態１では、各駆動ＩＣ出力端子５７が、接続配線６３を介してショートリング６４に接続されていることを特徴としている。その他の構成は、前提技術と同様であるため、ここでは詳細な説明を省略する。
【００５１】
図５は、表示装置１の製造過程、具体的には視差バリアシャッタパネル２０の製造過程を示している。視差バリアシャッタパネル２０の製造過程において、第１透明基板２１は、例えば図６に示すようなＴＦＴアレイ基板１００に複数形成される。なお、図６の例では、ショートリング６４は複数の第１透明基板２１で共通して形成されているが、図５の例では、ショートリング６４は各第１透明基板２１に対応して別個に形成されている。図６に示すように、ショートリング６４は、第１透明基板２１外のＴＦＴアレイ基板１００上に形成されている。
【００５２】
ＴＦＴアレイ基板１００から第１透明基板２１を切断して切り出す際、接続配線６３も切断される。これにより、その後、駆動ＩＣ５４およびＦＰＣ５６を実装する際、各駆動ＩＣ出力端子５７は電気的に独立しているため、駆動ＩＣ５４の動作時にショートリング６４の影響を受けることはない。
【００５３】
なお、図６に示すように、ショートリング６４は、第１透明基板２１外のＴＦＴアレイ基板１００上において、複数の第１透明基板２１で共通するように形成してもよい。
【００５４】
図７に示すように、各ＦＰＣ端子６１とショートリング６４とを、接続配線６３を介して接続してもよい。
【００５５】
図８に示すように、各駆動ＩＣ出力端子５７および各ＦＰＣ端子６１とショートリング６４とを、接続配線６３を介して接続してもよい。
【００５６】
図９に示すように、各第１透明電極２４とショートリング６４とを、接続配線６３を介して接続してもよい。
【００５７】
以上のことから、本実施の形態１によれば、視差バリアシャッタパネル２０の製造過程において、各駆動ＩＣ出力端子５７、各ＦＰＣ端子６１、および各第１透明電極２４のうちの少なくとも１つは、接続配線６３を介してショートリング６４に接続されている。従って、各駆動ＩＣ出力端子５７、各駆動ＩＣ入力端子５８、および各ＦＰＣ端子６１のうちのいずれかに静電気が入力されたとしてもショートリング６４を介して放電されるため、引き回し配線５３または入力配線６２の断線を防ぐことができる。これにより、表示装置１の製造上の歩留りを向上させることができる。
【００５８】
＜実施の形態２＞
図１０は、本発明の実施の形態２による第１透明基板２１の構成の一例を示す平面図である。
【００５９】
図１０に示すように、ショートリング６４は、第１透明基板２１内に形成されている。本実施の形態２では、各駆動ＩＣ出力端子５７とショートリング６４との間に高抵抗素子６５を設けることを特徴としている。すなわち、各駆動ＩＣ出力端子５７は、接続配線６３および高抵抗素子６５を介してショートリング６４に接続されている。その他の構成は、前提技術と同様であるため、ここでは詳細な説明を省略する。
【００６０】
高抵抗素子６５は、例えば、アモルファスシリコンまたはＩＴＯなど、高抵抗材料の微細パターンにより形成することができる。
【００６１】
以上のことから、本実施の形態２によれば、各駆動ＩＣ出力端子５７とショートリング６４との間に高抵抗素子６５を設けている。従って、各駆動ＩＣ出力端子５７は駆動時に影響を及ぼさないレベルで接続されるとともに、静電気対策としても機能する。これにより、表示装置１の製造上の歩留りを向上させることができる。
【００６２】
なお、高抵抗素子６５は、実施の形態１で説明した図５，７，８，９に示す構成に適用することができる。具体的には、図５において、各駆動ＩＣ出力端子５７とショートリング６４との間に高抵抗素子６５を設けてもよい。図７において、各ＦＰＣ端子６１とショートリング６４との間に高抵抗素子６５を設けてもよい。図８において、各駆動ＩＣ出力端子５７および各ＦＰＣ端子６１とショートリング６４との間に高抵抗素子６５を設けてもよい。図９において、各第１透明電極２４とショートリング６４との間に高抵抗素子６５を設けてもよい。これらの構成の場合であっても、表示装置１の製造上の歩留りを向上させることができる。
【００６３】
また、高抵抗素子６５を、各駆動ＩＣ出力端子５７間、各変換部５２間、各引き出し配線５３間、または各第１透明電極２４間などにさらに設ける構成とすれば、より効果的である。
【００６４】
＜実施の形態３＞
図１１は、本発明の実施の形態３による第１透明基板２１の構成の一例を示す平面図である。
【００６５】
図１１に示すように、ショートリング６４は、第１透明基板２１内に形成されている。本実施の形態３では、各駆動ＩＣ出力端子５７とショートリング６４との間にスパークギャップ６６を設けることを特徴としている。すなわち、各駆動ＩＣ出力端子５７は、接続配線６３およびスパークギャップ６６を介してショートリング６４に接続されている。その他の構成は、前提技術と同様であるため、ここでは詳細な説明を省略する。
【００６６】
図１２に示すように、スパークギャップ６６は、接続配線６３とショートリング６４との間に設けられた間隙である。
【００６７】
以上のことから、本実施の形態３によれば、各駆動ＩＣ出力端子５７とショートリング６４との間にスパークギャップ６６を設けている。従って、各駆動ＩＣ出力端子５７に静電気が入力されたとしてもスパークギャップ６６およびショートリング６４を介して放電されるため、引き回し配線５３または入力配線６２の断線を防ぐことができる。これにより、表示装置１の製造上の歩留りを向上させることができる。
【００６８】
なお、スパークギャップ６６は、実施の形態１で説明した図５，７，８，９に示す構成に適用することができる。具体的には、図５において、各駆動ＩＣ出力端子５７とショートリング６４との間にスパークギャップ６６を設けてもよい。図７において、各ＦＰＣ端子６１とショートリング６４との間にスパークギャップ６６を設けてもよい。図８において、各駆動ＩＣ出力端子５７および各ＦＰＣ端子６１とショートリング６４との間にスパークギャップ６６を設けてもよい。図９において、各第１透明電極２４とショートリング６４との間にスパークギャップ６６を設けてもよい。これらの構成の場合であっても、表示装置１の製造上の歩留りを向上させることができる。
【００６９】
また、スパークギャップ６６を、各駆動ＩＣ出力端子５７間、各変換部５２間、各引き出し配線５３間、または各第１透明電極２４間などにさらに設ける構成とすれば、より効果的である。
【００７０】
＜実施の形態４＞
図１３は、本発明の実施の形態４による第１透明基板２１の構成の一例を示す平面図である。
【００７１】
図１３に示すように、ショートリング６４は、第１透明基板２１内に形成されている。本実施の形態４では、各駆動ＩＣ出力端子５７とショートリング６４との間に容量６７を設けることを特徴としている。すなわち、各駆動ＩＣ出力端子５７は、接続配線６３および容量６７を介してショートリング６４に接続されている。その他の構成は、前提技術と同様であるため、ここでは詳細な説明を省略する。
【００７２】
容量６７は、例えば、接続配線６３とショートリング６４とを絶縁膜を介して重畳することによって形成することができる。
【００７３】
以上のことから、本実施の形態４によれば、各駆動ＩＣ出力端子５７とショートリング６４との間に容量６７を設けている。容量６４を介して各駆動ＩＣ出力端子５７とショートリング６４とを容量結合させることによって、剥離帯電などによる電位差が各駆動ＩＣ出力端子５７間で生じにくくなる。これにより、表示装置１の製造上の歩留りを向上させることができる。
【００７４】
なお、容量６７は、実施の形態１で説明した図５，７，８，９に示す構成に適用することができる。具体的には、図５において、各駆動ＩＣ出力端子５７とショートリング６４との間に容量６７を設けてもよい。図７において、各ＦＰＣ端子６１とショートリング６４との間に容量６７を設けてもよい。図８において、各駆動ＩＣ出力端子５７および各ＦＰＣ端子６１とショートリング６４との間に容量６７を設けてもよい。図９において、各第１透明電極２４とショートリング６４との間に容量６７を設けてもよい。これらの構成の場合であっても、表示装置１の製造上の歩留りを向上させることができる。
【００７５】
また、容量６７を、各駆動ＩＣ出力端子５７間、各変換部５２間、各引き出し配線５３間、または各第１透明電極２４間などにさらに設ける構成とすれば、より効果的である。
【００７６】
＜実施の形態５＞
図１４は、本発明の実施の形態５による第１透明基板２１の構成の一例を示す断面図である。
【００７７】
図１４に示すように、第１透明基板２１上であっての液晶層２３側には、電界シールド電極である電界シールド用透明電極８４が設けられている。電界シールド用透明電極８４上には第１絶縁層８１が設けられている。第１絶縁層８１上には、下層透明電極２４ａおよび第１金属層８７が設けられている。第１金属層８７上には駆動ＩＣ出力端子５７が積層して設けられている。下層透明電極２４ａ、第１金属層８７、および駆動ＩＣ出力端子５７を覆うように第２絶縁層８２が設けられている。第２絶縁層８２上には上層透明電極２４ｂが設けられている。上層透明電極２４ｂを覆うように第３絶縁層８３が設けられている。駆動ＩＣ出力端子５７の一部は、第２絶縁層８２および第３絶縁層８３から露出している。
【００７８】
本実施の形態５では、第１透明基板２１上に電界シールド用透明電極８４を設けることを特徴としている。その他の構成は、前提技術と同様であるため、ここでは詳細な説明を省略する。
【００７９】
電界シールド用透明電極８４は、例えば、ＩＴＯなどによって形成することができる。図１４において、電界シールド用透明電極８４は、第１透明基板２１上の全面に形成されているが、これに限るものではない。例えば、電界シールド用透明電極８４は、端面において露出しないようにパターニングされてもよい。あるいは、図示しないが、ＦＰＣ端子６１または駆動ＩＣ出力端子５７から延びる配線を電界シールド用透明電極８４と電気的に接続して、電界シールド用透明電極８４に電位が印加されるようにしてもよい。さらに、例えば表示装置の筐体やフレームのように一定電位に維持される箇所（図示しない）と電界シールド用透明電極８４とを電気的に接続してもよい。これにより、電界シールド用透明電極８４はフローティングではなくなるため、シールド効果を増大させることが可能となる。
【００８０】
以上のことから、本実施の形態５によれば、第１透明基板２１上に電界シールド用透明電極８４を設けているため、剥離帯電などによる電位差が各駆動ＩＣ出力端子５７間で生じにくくなる。これにより、表示装置１の製造上の歩留りを向上させることができる。
【００８１】
＜実施の形態６＞
図１５は、本発明の実施の形態６による視差バリアシャッタパネル２０の構成の一例を示す断面図である。なお、図１５は、表示装置１の製造過程、具体的には視差バリアシャッタパネル２０の製造過程を示している。
【００８２】
図１５に示すように、第１透明基板２１上であっての液晶層２３側には、下層透明電極２４ａおよび第１金属層８７が設けられている。第１金属層８７上には駆動ＩＣ出力端子５７が積層して設けられている。下層透明電極２４ａ、第１金属層８７、および駆動ＩＣ出力端子５７を覆うように第１絶縁層８１が設けられている。第１絶縁層８１上には上層透明電極２４ｂが設けられている。上層透明電極２４ｂを覆うように第２絶縁層８２が設けられている。駆動ＩＣ出力端子５７の一部は、第１絶縁層８１および第２絶縁層８２から露出している。第２透明基板２２上であって液晶層２３側には、第２透明電極２５が設けられている。
【００８３】
第２絶縁層８２と第２透明電極２５との間には、液晶層２３がシール８５によって封止されている。駆動ＩＣ出力端子５７と第２透明電極２５とは、接続用ダミーシール８６を介して電気的に接続されている。なお、図１５では、１つの駆動ＩＣ出力端子５７と第２透明電極２５とが接続用ダミーシール８６を介して電気的に接続されているが、他の駆動ＩＣ出力端子５７もそれぞれ第２透明電極２５と接続用ダミーシール８６を介して電気的に接続されている。ＴＦＴアレイ基板１００から第１透明基板２１を切断して切り出す際、接続用ダミーシール８６も切断される。
【００８４】
本実施の形態６では、駆動ＩＣ出力端子５７と第２透明電極２５とを接続用ダミーシール８６を介して電気的に接続することを特徴としている。その他の構成は、前提技術と同様であるため、ここでは詳細な説明を省略する。
【００８５】
接続用ダミーシール８６は、シール８５に導電性の粒子などを混入することによって形成することができる。導電性の粒子としては、例えば金パールなどが挙げられる。
【００８６】
以上のことから、本実施の形態６によれば、ＴＦＴアレイ基板１００から第１透明基板２１を切断して切り出すまでは、各駆動ＩＣ出力端子５７と第２透明電極２５とは接続用ダミーシール８６を介して電気的に接続されているため、第２透明電極２５を実施の形態１〜４で説明したショートリング６４と同様に扱うことができる。すなわち、表示装置１の製造上の歩留りを向上させることができる。
【００８７】
なお、図１５では、各駆動ＩＣ出力端子５７と第２透明電極２５とを接続用ダミーシール８６を介して電気的に接続する場合について説明したが、これに限るものではない。例えば、各駆動ＩＣ入力端子５８と第２透明電極２５とを接続用ダミーシール８６を介して電気的に接続してもよく、各ＦＰＣ端子６１と第２透明電極２５とを接続用ダミーシール８６を介して電気的に接続してもよい。
【００８８】
＜実施の形態７＞
図１６は、本発明の実施の形態７による第１透明基板２１の構成の一例を示す平面図である。
【００８９】
図１６に示すように、ショートリング６４は、第１透明基板２１内に形成されている。本実施の形態７では、各駆動ＩＣ出力端子５７とショートリング６４との間に非線形素子６８を設けることを特徴としている。すなわち、各駆動ＩＣ出力端子５７は、接続配線６３および非線形素子６８を介してショートリング６４に接続されている。その他の構成は、前提技術と同様であるため、ここでは詳細な説明を省略する。
【００９０】
非線形素子６８は、例えば図１７に示すように、アモルファスシリコンまたは酸化物半導体などを用いて形成した第１トランジスタ７０および第２トランジスタ７１を双方向に接続することによって形成することができる。
【００９１】
非線形素子６８に酸化物半導体を用いた場合は、第１透明電極２４を導体化して伝導体とし、非線形素子６８を半導体として用いることによって、視差バリアシャッタパネル２０の生産性が改善される。第１透明電極２４を導体化する方法としては、酸化物半導体を成膜した後に、表示エリア５１のみを露出させた状態で水素プラズマ処理を行う方法などがある。非線形素子６８に酸化物半導体を用いた場合における表示エリア５１と非線形素子６８を構成する第１トランジスタ７０との断面図を図１８に示す。例えば、図１８において、第１絶縁層８１上に酸化物半導体を成膜し、表示エリア５１を露出させた状態で水素プラズマ処理を行う。その後、フォトリソグラフィ工程およびエッチング工程などを行うことによって所望のパターンに加工し、上層透明電極２４ｂと半導体層８９とを同時に形成することができる。
【００９２】
以上のことから、本実施の形態７によれば、各駆動ＩＣ出力端子５７とショートリング６４との間に非線形素子６８を設けている。従って、各駆動ＩＣ出力端子５７に静電気が入力されたとしても非線形素子６８およびショートリング６４を介して放電されるため、引き回し配線５３または入力配線６２の断線を防ぐことができる。これにより、表示装置１の製造上の歩留りを向上させることができる。
【００９３】
なお、非線形素子６８は、実施の形態１で説明した図５，７，８，９に示す構成に適用することができる。具体的には、図５において、各駆動ＩＣ出力端子５７とショートリング６４との間に非線形素子６８を設けてもよい。図７において、各ＦＰＣ端子６１とショートリング６４との間に非線形素子６８を設けてもよい。図８において、各駆動ＩＣ出力端子５７および各ＦＰＣ端子６１とショートリング６４との間に非線形素子６８を設けてもよい。図９において、各第１透明電極２４とショートリング６４との間に非線形素子６８を設けてもよい。これらの構成の場合であっても、表示装置１の製造上の歩留りを向上させることができる。
【００９４】
また、非線形素子６８を、各駆動ＩＣ出力端子５７間、各変換部５２間、各引き出し配線５３間、または各第１透明電極２４間などにさらに設ける構成とすれば、より効果的である。
【００９５】
＜実施の形態８＞
実施の形態２〜７では、視差バリアシャッタパネル２０において、ショートリング６４と、高抵抗素子６５、スパークギャップ６６、容量６７、または非線形素子６８のようなサージ電圧緩衝部とを設け、各第１透明電極２４がサージ電圧緩衝部およびショートリング６４を介して互いに接続される形態について説明した。本実施の形態８では、ショートリング６４を省略し、隣接する各第１透明電極２４間にサージ電圧緩衝部を設けることを特徴とする。
【００９６】
図１９は、本実施の形態８による第１透明基板２１の構成の一例を示す平面図である。図１９に示すように、本実施の形態８では、隣接する各駆動ＩＣ出力端子５７間に高抵抗素子６５を設けることを特徴としている。すなわち、隣接する各駆動ＩＣ出力端子５７は、接続配線６３および高抵抗素子６５を介して接続されている。
【００９７】
実施の形態２〜７では、各第１透明電極２４における電荷は、ショートリング６４を介して放電されていた。一方、本実施の形態８では、ショートリングを介した放電はないが、高抵抗素子６５を介して接続された隣接する各第１透明電極２４と電荷を分け合うことになり、静電気によるダメージを軽減する効果がある。
【００９８】
本実施の形態８は、ショートリングを備える形態よりも静電気に対する耐久性は劣るものの、パターン設計上などの理由からショートリングを設けることができない場合には本実施の形態８を採用することに意義がある。
【００９９】
なお、図１９では、隣接する各駆動ＩＣ出力端子５７間に高抵抗素子６５を設ける形態について説明したが、高抵抗素子６５に代えて、スパークギャップ６６、容量６７、または非線形素子６８のいずれか１つが設けられる形態であっても、上記と同様の効果を奏する。
【０１００】
＜変形例１＞
図２０は、本実施の形態８の変形例１であり、第１透明基板２１の構成の一例を示す平面図である。図２０に示すように、本変形例１では、隣接する各ＦＰＣ端子６１間に高抵抗素子６５を設けることを特徴としている。すなわち、隣接する各ＦＰＣ端子６１は、接続配線６３および高抵抗素子６５を介して接続されている。
【０１０１】
本変形例１は、ショートリングを設けない点は実施の形態８と共通するが、高抵抗素子６５を設ける箇所が異なる。本変形例１では、各第１透明電極２４における電荷の放電よりは、各ＦＰＣ端子６１から駆動ＩＣ入力端子５８への電荷流入によって駆動ＩＣ５４が受けるダメージを抑制する効果が高い。
【０１０２】
なお、図２０では、隣接する各ＦＰＣ端子６１間に高抵抗素子６５を設ける形態について説明したが、高抵抗素子６５に代えて、スパークギャップ６６、容量６７、または非線形素子６８のいずれか１つが設けられる形態であっても、上記と同様の効果を奏する。
【０１０３】
＜変形例２＞
図２１は、実施の形態８の変形例２であり、第１透明基板２１の構成の一例を示す平面図である。図２１に示すように、本変形例２では、隣接する各第１透明電極２４間に高抵抗素子６５を設けることを特徴としている。すなわち、隣接する各第１透明電極２１は、接続配線６３および高抵抗素子６５を介して接続されている。
【０１０４】
本変形例２は、ショートリングを設けない点は実施の形態８と共通するが、高抵抗素子６５を設ける箇所が異なる。本変形例２では、各第１透明電極２１の変換部５２が設けられていない側、すなわち表示エリア５１を介して変換部５２と対向する側に高抵抗素子６５を設けている。本変形例２でも、実施の形態８と同様の効果を奏する。また、通常、変換部５２を設ける領域には隙間がないため高抵抗素子６５を設けることは困難であるが、本変形例２ではそのような制限がなく、高抵抗素子６５を設けることができる。
【０１０５】
なお、図２１では、隣接する各第１透明電極２４間に高抵抗素子６５を設ける形態について説明したが、高抵抗素子６５に代えて、スパークギャップ６６、容量６７、または非線形素子６８のいずれか１つが設けられる形態であっても、上記と同様の効果を奏する。
【０１０６】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【０１０７】
１  表示装置、１０  表示パネル、１１  透明基板、１２  透明基板、１３  液晶層、１４  サブ画素透明電極、１５  対向透明電極、１６  中間偏光板、１７  裏面偏光板、１８  遮光壁、２０  視差バリアシャッタパネル、２１  第１透明基板、２２  第２透明基板、２３  液晶層、２４  第１透明電極、２５  第２透明電極、２６  表示面偏光板、３０  バックライト、３１  検出部、３２  制御部、４０ａ  右眼用サブ画素、４０ｂ  左眼用サブ画素、４１  サブ画素ペア、５１  表示エリア、５２  変換部、５３  引き回し配線、５４  駆動ＩＣ、５５  対向基板接続電極、５６  ＦＰＣ、５７  駆動ＩＣ出力端子、５８  駆動ＩＣ入力端子、５９  額縁エリア、６０  実装エリア、６１  ＦＰＣ端子、６２  入力配線、６３  接続配線、６４  ショートリング、６５  高抵抗素子、６６  スパークギャップ、６７  容量、６８  非線形素子、７０  第１トランジスタ、７１  第２トランジスタ、８１  第１絶縁層、８２  第２絶縁層、８３  第３絶縁層、８４  電界シールド用透明電極、８５  シール、８６  接続用ダミーシール、８７  第１金属層、８８  第２金属層、８９  半導体層、１００  ＴＦＴアレイ基板、２００  サブ開口、３００  総合開口。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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