(57)【要約】      （修正有）【課題】磁気記憶装置において、磁気抵抗効果素子のリテンション特性の悪化を抑制する。【解決手段】磁気記憶装置は、磁気抵抗効果素子２５と、セレクタ２３と、セレクタと磁気抵抗効果素子との間に設けられた第１バリア材２４と、を含む第１メモリセルを備える。第１バリア材は、５Ｗ／ｍＫ以下の熱伝導率を有する。このためセレクタＳＥＬが数百℃オーダで発熱した場合においても、磁気抵抗効果素子に記憶されたデータが反転する程度の温度まで上昇することを抑制することができる。【選択図】図６
2019161179.tif 000002
【特許請求の範囲】
【請求項１】
磁気抵抗効果素子と、
セレクタと、
前記セレクタと前記磁気抵抗効果素子との間に設けられた第１バリア材と、
を含む第１メモリセルを備え、
前記第１バリア材は、５Ｗ／ｍＫ以下の熱伝導率を有する、
磁気記憶装置。
【請求項２】
前記第１バリア材は、１Ｗ／ｍＫ以上の熱伝導率を有する、
請求項１記載の磁気記憶装置。
【請求項３】
前記第１バリア材は、炭素（Ｃ）、窒化炭素（ＣＮ）、又はボロン化炭素（ＣＢ）を含む、
請求項１記載の磁気記憶装置。
【請求項４】
前記第１メモリセルは、前記第１バリア材との間に前記セレクタを挟む第２バリア材を更に含み、
前記第２バリア材は、前記第１バリア材より大きい熱伝導率を有する、
請求項２記載の磁気記憶装置。
【請求項５】
前記第２バリア材は、１０Ｗ／ｍＫ以上の熱伝導率を有する、
請求項４記載の磁気記憶装置。
【請求項６】
前記第２バリア材は、タングステン（Ｗ）、窒化タングステン（ＷＮ）、又は窒化チタン（ＴｉＮ）を含む、
請求項４記載の磁気記憶装置。
【請求項７】
前記セレクタ、前記第１バリア材、及び前記磁気抵抗効果素子は、半導体基板の上方に積層され、
前記第１メモリセルは、前記セレクタの側面上に設けられた絶縁体を更に含み、
前記絶縁体は、前記第１バリア材より大きい熱伝導率を有する、
請求項２記載の磁気記憶装置。
【請求項８】
前記絶縁体は、５Ｗ／ｍＫより大きい熱伝導率を有する、
請求項７記載の磁気記憶装置。
【請求項９】
前記絶縁体は、窒化ケイ素（ＳｉＮ）を含む、
請求項７記載の磁気記憶装置。
【請求項１０】
前記セレクタは、カルコゲナイドを含む、
請求項２記載の磁気記憶装置。
【請求項１１】
前記第１メモリセルは、前記第１バリア材と、前記磁気抵抗効果素子と、の間に設けられた非磁性体を更に含み、
前記非磁性体は、１０Ｗ／ｍＫ以上の熱伝導率を有する、
請求項２記載の磁気記憶装置。
【請求項１２】
前記磁気抵抗効果素子と、前記セレクタと、前記第１バリア材と、を含む第２メモリセルを更に備え、
前記第１メモリセルは、第１導電体と第２導電体との間を電気的に接続可能であり、
前記第２メモリセルは、前記第２導電体と第３導電体との間を電気的に接続可能であり、
前記第２メモリセルは、前記第１メモリセルの上方に設けられた、
請求項２記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、磁気記憶装置に関する。
【背景技術】
【０００２】
磁気抵抗効果素子を記憶素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetoresistive Random Access Memory）が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−４９４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
磁気抵抗効果素子のリテンション特性の悪化を抑制する。
【課題を解決するための手段】
【０００５】
実施形態の磁気記憶装置は、磁気抵抗効果素子と、セレクタと、上記セレクタと上記磁気抵抗効果素子との間に設けられた第１バリア材と、を含む第１メモリセルを備える。上記第１バリア材は、５Ｗ／ｍＫ以下の熱伝導率を有する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る磁気記憶装置の構成を説明するためのブロック図。
【図２】第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための回路図。
【図３】第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。
【図４】第１実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成を説明するための断面図。
【図５】第１実施形態に係る磁気記憶装置のメモリセルの選択動作を説明するための模式図。
【図６】第１実施形態に係る磁気記憶装置のメモリセルにおける放熱経路を説明するための模式図。
【図７】変形例に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。
【図８】変形例に係る磁気記憶装置の磁気抵抗効果素子の構成を説明するための断面図。
【図９】変形例に係る磁気記憶装置のメモリセルにおける放熱経路を説明するための模式図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
【０００８】
１．第１実施形態
第１実施形態に係る磁気記憶装置について説明する。第１実施形態に係る磁気記憶装置は、例えば磁気抵抗効果（ＭＴＪ：Magnetic Tunnel Junction）素子を記憶素子として用いた、垂直磁化方式による磁気記憶装置である。
【０００９】
１．１  構成について
まず、第１実施形態に係る磁気記憶装置の構成について説明する。
【００１０】
１．１．１  磁気記憶装置の構成について
図１は、第１実施形態に係る磁気記憶装置の構成を示すブロック図である。図１に示すように、磁気記憶装置１は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を備えている。
【００１１】
メモリセルアレイ１０は、行（row）、及び列（column）に対応付けられた複数のメモリセルＭＣを備えている。具体的には、同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣは、同一のビット線ＢＬに接続される。
【００１２】
ロウ選択回路１１は、ワード線ＷＬを介してメモリセルアレイ１０と接続される。ロウ選択回路１１には、デコード回路１３からのアドレスＡＤＤのデコード結果（ロウアドレス）が供給される。ロウ選択回路１１は、アドレスＡＤＤのデコード結果に基づいた行に対応するワード線ＷＬを選択状態に設定する。以下において、選択状態に設定されたワード線ＷＬは、選択ワード線ＷＬと言う。また、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬと言う。
【００１３】
カラム選択回路１２は、ビット線ＢＬを介してメモリセルアレイ１０と接続される。カラム選択回路１２には、デコード回路１３からのアドレスＡＤＤのデコード結果（カラムアドレス）が供給される。カラム選択回路１２は、アドレスＡＤＤのデコード結果に基づいた列を選択状態に設定する。以下において、選択状態に設定されたビット線ＢＬは、選択ビット線ＢＬと言う。また、選択ビット線ＢＬ以外のビット線ＢＬは、非選択ビット線ＢＬと言う。
【００１４】
デコード回路１３は、入出力回路１７からのアドレスＡＤＤをデコードする。デコード回路１３は、アドレスＡＤＤのデコード結果を、ロウ選択回路１１、及びカラム選択回路１２に供給する。アドレスＡＤＤは、選択されるカラムアドレス、及びロウアドレスを含む。
【００１５】
書込み回路１４は、メモリセルＭＣへのデータの書込みを行う。書込み回路１４は、例えば、書込みドライバ（図示せず）を含む。
【００１６】
読出し回路１５は、メモリセルＭＣからのデータの読出しを行う。読出し回路１５は、例えば、センスアンプ（図示せず）を含む。
【００１７】
電圧生成回路１６は、磁気記憶装置１の外部（図示せず）から提供された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１６は、書込み動作の際に必要な種々の電圧を生成し、書込み回路１４に出力する。また、例えば、電圧生成回路１６は、読出し動作の際に必要な種々の電圧を生成し、読出し回路１５に出力する。
【００１８】
入出力回路１７は、磁気記憶装置１の外部からのアドレスＡＤＤを、デコード回路１３に転送する。入出力回路１７は、磁気記憶装置１の外部からのコマンドＣＭＤを、制御回路１８に転送する。入出力回路１７は、種々の制御信号ＣＮＴを、磁気記憶装置１の外部と、制御回路１８と、の間で送受信する。入出力回路１７は、磁気記憶装置１の外部からのデータＤＡＴを書込み回路１４に転送し、読出し回路１５から転送されたデータＤＡＴを磁気記憶装置１の外部に出力する。
【００１９】
制御回路１８は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、磁気記憶装置１内のロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、及び入出力回路１７の動作を制御する。
【００２０】
１．１．２  メモリセルアレイの構成について
次に、第１実施形態に係る磁気記憶装置のメモリセルアレイの構成について図２を用いて説明する。図２は、第１実施形態に係る磁気記憶装置のメモリセルアレイの構成を示す回路図である。図２では、ワード線ＷＬが２つの種類（ＷＬａ及びＷＬｂ）に分類されて示されている。
【００２１】
図２に示すように、メモリセルＭＣ（ＭＣａ及びＭＣｂ）は、メモリセルアレイ１０内でマトリクス状に配置され、複数のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…ＢＬ＜Ｎ＞）のうちの１本と、複数のワード線ＷＬａ（ＷＬａ＜０＞、ＷＬａ＜１＞、…ＷＬａ＜Ｍ＞）及びＷＬｂ（ＷＬｂ＜０＞、ＷＬｂ＜１＞、…ＷＬｂ＜Ｍ＞）のうちの１本と、の組に対応付けられる（Ｍ及びＮは、任意の整数）。すなわち、メモリセルＭＣａ＜ｉ、ｊ＞（０≦ｉ≦Ｍ、０≦ｊ≦Ｎ）は、ワード線ＷＬａ＜ｉ＞とビット線ＢＬ＜ｊ＞との間に接続され、メモリセルＭＣｂ＜ｉ、ｊ＞は、ワード線ＷＬｂ＜ｉ＞とビット線ＢＬ＜ｊ＞との間に接続される。
【００２２】
なお、添え字の“ａ”及び“ｂ”はそれぞれ、例えば、ビット線ＢＬに対して下方に設けられたもの、及び上方に設けられたもの、を便宜的に識別するものである。メモリセルアレイ１０の立体的な構造の例については、後述する。
【００２３】
メモリセルＭＣａ＜ｉ、ｊ＞は、直列に接続されたセレクタＳＥＬａ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪａ＜ｉ、ｊ＞を含む。メモリセルＭＣｂ＜ｉ、ｊ＞は、直列に接続されたセレクタＳＥＬｂ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪｂ＜ｉ、ｊ＞を含む。
【００２４】
セレクタＳＥＬは、対応する磁気抵抗効果素子ＭＴＪへのデータ書込み及び読出し時において、磁気抵抗効果素子ＭＴＪへの電流の供給を制御するスイッチとしての機能を有する。より具体的には、例えば、或るメモリセルＭＣ内のセレクタＳＥＬは、当該メモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈを下回る場合、抵抗値の大きい絶縁体として電流を遮断し（オフ状態となり）、閾値電圧Ｖｔｈを上回る場合、抵抗値の小さい導電体として電流を流す（オン状態となる）。すなわち、セレクタＳＥＬは、流れる電流の方向に依らず、メモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替え可能な機能を有する。
【００２５】
磁気抵抗効果素子ＭＴＪは、セレクタＳＥＬによって供給を制御された電流により、抵抗値を低抵抗状態と高抵抗状態とに切替わることができる。磁気抵抗効果素子ＭＴＪは、その抵抗状態の変化によってデータを書込み可能であり、書込まれたデータを不揮発に保持し、読出し可能である記憶素子として機能する。
【００２６】
次に、メモリセルアレイ１０の断面構造について図３を用いて説明する。図３は、第１実施形態に係る磁気記憶装置のメモリセルアレイについての、ワード線に沿う断面構造の一例を示している。
【００２７】
図３に示すように、磁気記憶装置１は、半導体基板２０上に設けられている。以下の説明では、半導体基板２０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、ワード線ＷＬに沿う方向をＸ方向とし、ビット線ＢＬに沿う方向をＹ方向とする。Ｘ方向とＹ方向とは、例えば、直交する。
【００２８】
半導体基板２０の上部には、例えば、ワード線ＷＬａとして機能する複数の導電体２１が設けられる。複数の導電体２１は、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延びる。半導体基板２０の残りの領域上には、例えば、導電体２１の高さまで図示しない絶縁体が設けられる。
【００２９】
導電体２１の上部には、複数のバリア材（放熱材）２２が設けられる。Ｘ方向に沿って並んで設けられた複数の放熱材２２は、１つの導電体２１に共通接続される。放熱材２２は、メモリセルＭＣａの電流経路となる導電体としての機能を有しつつ、セレクタＳＥＬａが発熱した際の熱を導電体２１側に放熱する機能を有する。放熱材２２の熱伝導率は、後述する断熱材２４の熱伝導率より大きいことが望ましく、１０Ｗ／ｍＫ以上であることがより望ましい。放熱材２２は、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、又は窒化チタン（ＴｉＮ）を含む。
【００３０】
複数の放熱材２２の各々の上部には、セレクタＳＥＬａとして機能する素子２３が設けられる。素子２３は、例えば２端子間スイッチ素子であってもよい。２端子間に印加する電圧が閾値以下の場合、そのスイッチ素子は”高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチ素子は”低抵抗”状態、例えば電気的に導通状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。このスイッチ素子には、Ｔｅ（テルル）、Ｓｅ（セレン）及びＳ（硫黄）からなる群より選択された少なくとも１種以上のカルコゲン元素を含む。または、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子は他にも、Ｂ（ボロン）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）、Ｉｎ（インジウム）、Ｃ（炭素）、Ｓｉ（ケイ素）、Ｇｅ（ゲルマニウム）、Ｓｎ（スズ）、Ａｓ（ヒ素）、Ｐ（リン）、及びＳｂ（アンチモン）からなる群より選択された少なくとも１種以上の元素を含んでもよい。
【００３１】
なお、上述に記載の「以上」、「以下」については、例えば、測定などによる数値の上下変動幅を含むものを意味する。すなわち、本実施形態及び後述の実施形態の効果を得ることが可能な変動幅も含む。以降に記載の「以上」、「以下」についても同様の意味を有する。
【００３２】
複数の素子２３の各々の上部には、バリア材（断熱材）２４が設けられる。断熱材２４は、メモリセルＭＣａの電流経路となる導電体としての機能を有しつつ、セレクタＳＥＬａが発熱した際の熱の上層（磁気抵抗効果素子ＭＴＪａ側）への伝達を抑制する機能を有する。断熱材２４の熱伝導率は、５Ｗ／ｍＫ以下であることが望ましく、２Ｗ／ｍＫ以下であることがより望ましい。一方、上述の通り、断熱材２４は、電流経路としての役割も有するため、絶縁体のように、非常に小さい熱伝導率を有しつつ、電気伝導率も小さい値となるような材料を適用することは好ましくない。このため、断熱材２４の熱伝導率は、１Ｗ／ｍＫ以上であることが望ましい。断熱材２４は、例えば、炭素（Ｃ）、窒化炭素（ＣＮ）、又はボロン化炭素（ＣＢ）を含む。
【００３３】
複数の断熱材２４の各々の上部には、磁気抵抗効果素子ＭＴＪａとして機能する素子２５が設けられる。素子２５の詳細については、後述する。
【００３４】
導電体２１の上部のうち放熱材２２が設けられていない面上と、Ｚ方向に沿ってこの順に積層された放熱材２２、素子２３、断熱材２４、及び素子２５の側面上とには、例えば、放熱材２６が設けられる。放熱材２６は、メモリセルＭＣａを他のメモリセルＭＣａ（及びメモリセルＭＣｂ）から絶縁しつつ、セレクタＳＥＬａが発熱した際の熱を後述する絶縁体２７に放熱する機能を有する。放熱材２６の熱伝導率は、断熱材２４の熱伝導率より大きいことが望ましく、５Ｗ／ｍＫより大きいことがより望ましい。放熱材２６は、例えば、窒化ケイ素（ＳｉＮ）を含む。
【００３５】
放熱材２６上には、例えば、素子２５の高さまで絶縁体２７が設けられる。絶縁体２７は、例えば、二酸化ケイ素（ＳｉＯ２）を含む。
【００３６】
複数の素子２５の各々の上部には、ビット線ＢＬとして機能する導電体２８が設けられる。複数の導電体２８は、例えば、Ｘ方向に沿って並んで設けられ、各々がＹ方向に沿って延びる。Ｘ方向に沿って並んで設けられた複数の導電体２８の各々は、Ｙ方向に沿って並んで設けられた複数の素子２５（図示せず）と共通接続される。放熱材２６及び絶縁体２７の上面の残りの領域上には、例えば、導電体２８の高さまで絶縁体２９が設けられる。
【００３７】
複数の導電体２８の各々の上部には、複数の放熱材３０が設けられる。Ｙ方向に沿って並んで設けられた複数の放熱材３０は、１つの導電体２８に共通接続される。放熱材３０は、メモリセルＭＣｂの電流経路となる導電体としての機能を有しつつ、セレクタＳＥＬｂが発熱した際の熱を導電体２８側に放熱する機能を有する。放熱材３０の熱伝導率は、後述する断熱材３２の熱伝導率より大きいことが望ましく、１０Ｗ／ｍＫ以上であることがより望ましい。放熱材３０は、例えば、放熱材２２と同様、タングステン（Ｗ）、窒化タングステン（ＷＮ）、又は窒化チタン（ＴｉＮ）を含む。
【００３８】
複数の放熱材３０の各々の上部には、セレクタＳＥＬｂとして機能する素子３１が設けられる。素子３１は、例えば、上述の素子２３と同様に、カルコゲナイドを含む元素を有する。
【００３９】
複数の素子３１の各々の上部には、断熱材３２が設けられる。断熱材３２は、メモリセルＭＣｂの電流経路となる導電体としての機能を有しつつ、セレクタＳＥＬｂが発熱した際の熱の上層（磁気抵抗効果素子ＭＴＪｂ側）への伝達を抑制する機能を有する。断熱材３２の熱伝導率は、５Ｗ／ｍＫ以下であることが望ましく、２Ｗ／ｍＫ以下であることがより望ましい。また、断熱材３２の熱伝導率は、１Ｗ／ｍＫ以上であることが望ましい。断熱材３２は、例えば、断熱材２４と同様、炭素（Ｃ）、窒化炭素（ＣＮ）、又はボロン化炭素（ＣＢ）を含む。
【００４０】
複数の断熱材３２の各々の上部には、磁気抵抗効果素子ＭＴＪｂとして機能する素子３３が設けられる。素子３３の詳細については、素子２５と共に後述する。
【００４１】
導電体２８の上部のうち放熱材３０が設けられていない面上と、絶縁体２９の上部と、Ｚ方向に沿ってこの順に積層された放熱材３０、素子３１、断熱材３２、及び素子３３の側面上とには、例えば、放熱材３４が設けられる。放熱材３４は、メモリセルＭＣｂを他のメモリセルＭＣｂ（及びメモリセルＭＣａ）から絶縁しつつ、セレクタＳＥＬｂが発熱した際の熱を後述する絶縁体３５に放熱する機能を有する。放熱材３４の熱伝導率は、断熱材３２の熱伝導率より大きいことが望ましく、５Ｗ／ｍＫより大きいことがより望ましい。放熱材３４は、例えば、放熱材２６と同様、窒化ケイ素（ＳｉＮ）を含む。
【００４２】
放熱材３４上には、素子３３の高さまで絶縁体３５が設けられる。絶縁体３５は、例えば、絶縁体２７と同様、二酸化ケイ素（ＳｉＯ２）を含む。
【００４３】
複数の素子３３の各々の上部には、ワード線ＷＬｂとして機能する導電体３６が設けられる。複数の導電体３６は、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延びる。Ｙ方向に沿って並んで設けられた複数の導電体３６の各々は、Ｘ方向に沿って並んで設けられた複数の素子３３と共通接続される。絶縁体３４及び３５の上面の残りの領域上には、例えば、導電体３６の高さまで図示しない絶縁体が設けられる。
【００４４】
以上のように構成されることにより、メモリセルアレイ１０は、１つのビット線ＢＬと１つのワード線ＷＬとの組によって１つのメモリセルＭＣを選択可能なクロスポイント型の構造がＺ方向に積層された構造（積層クロスポイント型構造）を有する。
【００４５】
１．１．３  磁気抵抗効果素子の構成について
次に、第１実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成について図４を用いて説明する。図４は、第１実施形態に係る磁気記憶装置の磁気抵抗効果素子をＸＺ平面に沿って切った断面図の一例である。
【００４６】
図４に示すように、素子２５及び３３は、参照層ＲＬ（Reference layer）として機能する強磁性体４２、トンネルバリア層ＴＢ（Tunnel barrier layer）として機能する非磁性体４３、及び記憶層ＳＬ（Storage layer）として機能する強磁性体４４を含む。強磁性体４２、非磁性体４３、及び強磁性体４４は、磁気トンネル接合を構成している。また、強磁性体４２の下面上には、下部電極ＢＥ（Bottom electrode）として機能する非磁性体４１が設けられる。
【００４７】
素子２５は、例えば、ワード線ＷＬａ側からビット線ＢＬ側に向けて（Ｚ軸方向に）、非磁性体４１、強磁性体４２、非磁性体４３、及び強磁性体４４の順に、複数の材料が積層される。素子３３は、例えば、ビット線ＢＬ側からワード線ＷＬｂ側に向けて（Ｚ軸方向に）、非磁性体４１、強磁性体４２、非磁性体４３、及び強磁性体４４の順に、複数の材料が積層される。素子２５及び３３は、例えば、強磁性体４２及び４４の磁化方向がそれぞれ膜面に対して垂直方向を向く、垂直磁化型ＭＴＪ素子として機能する。
【００４８】
非磁性体４１は、非磁性を有し、例えば、タンタル（Ｔａ）、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、及び窒化タンタル（ＴａＮ）を含む。非磁性体４１は、磁気抵抗効果素子ＭＴＪとセレクタＳＥＬとの間を電気的に接続する導電体（電極）として機能する。これに伴い、非磁性体４１は、金属と同程度の（例えば、２０Ｗ／ｍＫ以上の）熱伝導率を有し得る。
【００４９】
強磁性体４２は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体４２は、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体４２は、例えば、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、又はコバルトパラジウム（ＣｏＰｄ）を含む。強磁性体４２の磁化方向は、固定されており、図４の例では、強磁性体４４の方向を向いている。なお、「磁化方向が固定されている」とは、強磁性体４４の磁化方向を反転させ得る大きさの電流（スピントルク）によって、磁化方向が変化しないことを意味する。
【００５０】
非磁性体４３は、非磁性の絶縁膜であり、例えば酸化マグネシウム（ＭｇＯ）を含む。
【００５１】
強磁性体４４は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体４４は、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体４４は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含む。
【００５２】
第１実施形態では、このような磁気抵抗効果素子ＭＴＪに直接書込み電流を流し、この書込み電流によって記憶層ＳＬにスピントルクを注入し、記憶層ＳＬの磁化方向を制御するスピン注入書込み方式を採用する。磁気抵抗効果素子ＭＴＪは、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることが出来る。
【００５３】
磁気抵抗効果素子ＭＴＪに、図４における矢印Ａ１の方向、即ち記憶層ＳＬから参照層ＲＬに向かう方向に、或る大きさの書込み電流を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は小さくなり、磁気抵抗効果素子ＭＴＪは低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。
【００５４】
また、磁気抵抗効果素子ＭＴＪに、図４における矢印Ａ２の方向、即ち参照層ＲＬから記憶層ＳＬに向かう方向に、データ“０”を書込む際の書込み電流より大きい書込み電流を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は大きくなり、磁気抵抗効果素子ＭＴＪは高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti-Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。
【００５５】
磁気抵抗効果素子ＭＴＪのこれらの抵抗状態は、半永久的に保持されるが、温度等の外部要因によって抵抗状態が反転し得る。ここで、外部要因に対する抵抗状態の反転のしにくさを、「リテンション（retention）特性」と言う。
【００５６】
なお、以下の説明では、上述したデータの規定方法に従って説明するが、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。
【００５７】
１．２  メモリセルの選択動作について
次に、第１実施形態に係る磁気記憶装置におけるメモリセルの選択動作について説明する。なお、以下の説明では、書込み対象又は読出し対象のメモリセルＭＣ、すなわち選択ワード線ＷＬ及び選択ビット線ＢＬの組に対応付けられるメモリセルＭＣを選択メモリセルＭＣ（又は選択状態のメモリセルＭＣ）と言う。
【００５８】
図５は、第１実施形態に係る磁気記憶装置のメモリセルの選択動作の概要を説明するための模式図である。図５では、ビット線ＢＬ＜０＞及びＢＬ＜１＞と、ワード線ＷＬａ＜０＞、ＷＬｂ＜０＞、ＷＬａ＜１＞、及びＷＬｂ＜１＞との間で接続される８つのメモリセルＭＣが示される。
【００５９】
図５に示すように、ロウ選択回路１１及びカラム選択回路１２は、選択ワード線ＷＬ及び選択ビット線ＢＬの間に電圧Ｖｓｅｌが印加されるように制御する。電圧Ｖｓｅｌは、セレクタＳＥＬの閾値電圧Ｖｔｈより大きい電圧である。図５の例では、一例として、選択ワード線ＷＬａ＜０＞に電圧Ｖｓｅｌが印加され、選択ビット線ＢＬ＜１＞に電圧ＶＳＳが印加される場合が示される。電圧ＶＳＳは、接地電圧であり、例えば０Ｖである。
【００６０】
選択メモリセルＭＣには、電圧Ｖｓｅｌが印加される。このため、選択メモリセルＭＣ内のセレクタＳＥＬには、閾値電圧Ｖｔｈ以上の電圧が印加される。これにより、選択メモリセルＭＣ内のセレクタＳＥＬはオン状態となり、選択メモリセルＭＣ内の磁気抵抗効果素子ＭＴＪに書込み電流又は読出し電流を流すことができる。なお、流す電流の方向を反転させたい場合には、ロウ選択回路１１及びカラム選択回路１２は、選択ビット線ＢＬ＜１＞に電圧Ｖｓｅｌを印加し、選択ワード線ＷＬａ＜０＞に電圧ＶＳＳを印加するように制御すればよい。
【００６１】
また、ロウ選択回路１１及びカラム選択回路１２は、非選択ワード線ＷＬ、及び非選択ビット線ＢＬに電圧Ｖｓｅｌ／２が供給されるように制御する。電圧Ｖｓｅｌ／２は、セレクタＳＥＬがオン状態となる閾値電圧Ｖｔｈよりも小さい電圧である。図６の例では、一例として、ワード線ＷＬｂ＜０＞、ＷＬａ＜１＞、及びＷＬｂ＜１＞、並びにビット線ＢＬ＜０＞に電圧Ｖｓｅｌ／２が印加される場合が示される。選択ビット線ＢＬと非選択ワード線ＷＬとの間に設けられるメモリセルＭＣ、及び選択ワード線ＷＬと非選択ビット線ＢＬとの間に設けられるメモリセルＭＣは、半選択メモリセルＭＣ（又は半選択状態のメモリセルＭＣ）と言う。半選択メモリセルＭＣには、電圧Ｖｓｅｌ／２が印加される。このため、半選択メモリセルＭＣ内のセレクタＳＥＬには、閾値電圧Ｖｔｈ未満の電圧が印加される。これにより、半選択メモリセルＭＣ内のセレクタＳＥＬはオフ状態となり、半選択メモリセルＭＣ内の磁気抵抗効果素子ＭＴＪに書込み電流又は読出し電流が流れることを抑制できる。
【００６２】
また、非選択ビット線ＢＬと非選択ワード線ＷＬとの間に設けられるメモリセルＭＣは非選択メモリセルＭＣ（又は非選択状態のメモリセルＭＣ）と言う。非選択ビット線ＢＬと非選択ワード線ＷＬには、いずれも電圧Ｖｓｅｌ／２が印加されるため、非選択メモリセルＭＣには、電圧降下が生じない。このため、非選択メモリセルＭＣ内のセレクタＳＥＬはオフ状態となり、非選択メモリセルＭＣ内の磁気抵抗効果素子ＭＴＪに書込み電流又は読出し電流が流れることを抑制できる。
【００６３】
１．３  本実施形態に係る効果について
第１実施形態によれば、磁気抵抗効果素子のリテンション特性を向上させることができる。本効果につき、以下に説明する。
【００６４】
図６は、第１実施形態に係る磁気記憶装置のメモリセルが発熱した際の放熱経路を説明するための模式図である。図６では、説明を簡単にするため、メモリセルＭＣの一例として、メモリセルＭＣａが示されている。図６では、例えば、書込み動作や読出し動作等によってメモリセルＭＣａが選択状態と、半選択状態又は非選択状態と、を繰り返すことによってセレクタＳＥＬａが発熱した際の放熱経路が模式的に示される。
【００６５】
図６に示すように、素子２３において発生した熱は、素子２３の周囲の材料を介して放熱される。具体的には、素子２３の下面上に設けられた放熱材２２の熱伝導率は、素子２３の上面上に設けられた断熱材２４の熱伝導率より大きい。このため、放熱材２２は、断熱材２４よりも多くの熱を素子２３の下方に放出することができる。
【００６６】
同様に、素子２３の側面上に設けられた放熱材２６の熱伝導率は、断熱材２４の熱伝導率より大きい。このため、放熱材２６は、断熱材２４よりも多くの熱を素子２３の側面方向（Ｘ方向）に放出することができる。
【００６７】
補足すると、磁気抵抗効果素子ＭＴＪは、高温環境下に曝されると、保持していたデータが失われる可能性が高くなる。磁気抵抗効果素子のリテンション特性は、例えば、以下の式（１）に示す温度安定性係数（thermal stability factor）Δによって評価され得る。
【００６８】
Δ＝ΔＥ／（ｋＢ×Ｔ）        （１）
ここで、ｋＢは、ボルツマン定数であり、Ｔは温度であり、ΔＥは記憶層ＳＬのエネルギ障壁である。
【００６９】
式（１）に示すように、温度安定性係数Δは、例えば、記憶層ＳＬのデータを保持する能力（エネルギ障壁）に比例し、温度Ｔに反比例する。このように、温度安定性係数Δは、温度Ｔが上昇すればするほど、悪化する傾向にあることが知られている。より具体的には、磁気抵抗効果素子ＭＴＪは、例えば、８５℃程度まで温度Ｔが上昇すると、保持していたデータの反転や、バックホッピング等の現象が発生する可能性が高まる。バックホッピングは、書込む予定のデータ（例えばデータ“０”）に対して反転したデータ（例えばデータ“１”）が書込まれる現象である。
【００７０】
一方、セレクタＳＥＬは、書込み動作や読出し動作を実行することにより、数百℃のオーダで発熱し得る。このため、セレクタＳＥＬから放出される熱が、磁気抵抗効果素子ＭＴＪに直接伝わった場合、セレクタＳＥＬと磁気抵抗効果素子ＭＴＪとの間の界面熱抵抗では熱を十分にブロックすることができず、磁気抵抗効果素子ＭＴＪの温度は８５℃以上に達する可能性がある。したがって、セレクタＳＥＬから放出される熱は、磁気抵抗効果素子ＭＴＪ以外の材料に積極的に放熱されることが望ましい。
【００７１】
第１実施形態によれば、放熱材２２の熱伝導率は、例えば、１０Ｗ／ｍＫ以上に設定され、放熱材２６の熱伝導率は、例えば、５Ｗ／ｍＫより大きな値に設定される。これに対し、断熱材２４の熱伝導率は、例えば、５Ｗ／ｍＫ以下に設定される。このように設定することにより、素子２３において発生した熱を放熱材２２の側面方向及び下方に放出しつつ、断熱材２４を介して強磁性体４２、非磁性体４３、及び強磁性体４４に流入する熱を有意に抑制することができる。このため、セレクタＳＥＬが数百℃オーダで発熱した場合においても、磁気抵抗効果素子ＭＴＪに記憶されたデータが反転し得る程度の温度まで上昇することを抑制することができる。したがって、磁気抵抗効果素子ＭＴＪのリテンション特性の悪化を抑制することができる。
【００７２】
また、磁気抵抗効果素子ＭＴＪは、強磁性体４２と素子２３との間に、下部電極ＢＥとして機能する非磁性体４１を含み得る。この場合においても、非磁性体４１と素子２３との間に、断熱材２４が設けられているため、磁気抵抗効果素子ＭＴＪへの過剰な熱の入流をブロックすることができる。したがって、磁気抵抗効果素子ＭＴＪのリテンション特性の悪化を抑制することができる。
【００７３】
２．  変形例
その他、上述の第１実施形態は、種々の変形が可能である。
【００７４】
上述の第１実施形態で述べたメモリセルＭＣでは、磁気抵抗効果素子ＭＴＪの上方にセレクタＳＥＬが設けられる場合について説明したが、これに限られない。例えば、メモリセルＭＣは、セレクタＳＥＬの上方に磁気抵抗効果素子ＭＴＪが設けられてもよい。以下では、第１実施形態と異なる点について主に説明し、同等の構成については説明を省略する。
【００７５】
２．１  メモリセルアレイの構成について
変形例に係る磁気記憶装置１のメモリセルアレイ１０の断面構造について図７を用いて説明する。図７は、第１実施形態において説明した図３に対応する。
【００７６】
図７に示すように、半導体基板２０の上部には、例えば、ワード線ＷＬａとして機能する複数の導電体２１が設けられる。複数の導電体２１は、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延びる。半導体基板２０の残りの領域上には、例えば、導電体２１の高さまで図示しない絶縁体が設けられる。
【００７７】
導電体２１の上部には、磁気抵抗効果素子ＭＴＪａとして機能する素子２５が設けられる。Ｘ方向に沿って並んで設けられた複数の素子２５は、１つの導電体２１に共通接続される。
【００７８】
複数の素子２５の各々の上部には、断熱材２４が設けられる。断熱材２４は、メモリセルＭＣａの電流経路となる導電体としての機能を有しつつ、セレクタＳＥＬａが発熱した際の熱の下層（磁気抵抗効果素子ＭＴＪａ側）への伝達を抑制する機能を有する。
【００７９】
複数の断熱材２４の各々の上部には、セレクタＳＥＬａとして機能する素子２３が設けられる。
【００８０】
複数の素子２３の各々の上部には、複数の放熱材２２が設けられる。放熱材２２は、メモリセルＭＣａの電流経路となる導電体としての機能を有しつつ、セレクタＳＥＬａが発熱した際の熱を導電体２８側に放熱する機能を有する。
【００８１】
導電体２１の上部のうち素子２５が設けられていない面上と、Ｚ方向に沿ってこの順に積層された素子２５、断熱材２４、素子２３、及び放熱材２２の側面上とには、例えば、放熱材２６が設けられる。放熱材２６は、メモリセルＭＣａを他のメモリセルＭＣａ（及びメモリセルＭＣｂ）から絶縁しつつ、セレクタＳＥＬａが発熱した際の熱を絶縁体２７に放熱する機能を有する。放熱材２６上には、例えば、放熱材２２の高さまで絶縁体２７が設けられる。
【００８２】
複数の放熱材２２の各々の上部には、ビット線ＢＬとして機能する導電体２８が設けられる。複数の導電体２８は、例えば、Ｘ方向に沿って並んで設けられ、各々がＹ方向に沿って延びる。Ｘ方向に沿って並んで設けられた複数の導電体２８の各々は、Ｙ方向に沿って並んで設けられた複数の放熱材２２と共通接続される。放熱材２６及び絶縁体２７の上面の残りの領域上には、例えば、導電体２８の高さまで絶縁体２９が設けられる。
【００８３】
複数の導電体２８の各々の上部には、磁気抵抗効果素子ＭＴＪｂとして機能する複数の素子３３が設けられる。Ｙ方向に沿って並んで設けられた複数の素子３３は、１つの導電体２８に共通接続される。
【００８４】
複数の素子３３の各々の上部には、断熱材３２が設けられる。断熱材３２は、メモリセルＭＣｂの電流経路となる導電体としての機能を有しつつ、セレクタＳＥＬｂが発熱した際の熱の下層（磁気抵抗効果素子ＭＴＪｂ側）への伝達を抑制する機能を有する。
【００８５】
複数の断熱材３２の各々の上部には、セレクタＳＥＬｂとして機能する素子３１が設けられる。
【００８６】
複数の断熱材３２の各々の上部には、放熱材３０が設けられる。放熱材３０は、メモリセルＭＣｂの電流経路となる導電体としての機能を有しつつ、セレクタＳＥＬｂが発熱した際の熱を導電体３６側に放熱する機能を有する。
【００８７】
導電体２８の上部のうち素子３３が設けられていない面上と、絶縁体２９の上部と、Ｚ方向に沿ってこの順に積層された素子３３、断熱材３２、素子３１、及び放熱材３０の側面上とには、例えば、放熱材３４が設けられる。放熱材３４は、メモリセルＭＣｂを他のメモリセルＭＣｂ（及びメモリセルＭＣａ）から絶縁しつつ、セレクタＳＥＬｂが発熱した際の熱を絶縁体３５に放熱する機能を有する。放熱材３４上には、放熱材３０の高さまで絶縁体３５が設けられる。
【００８８】
複数の放熱材３０の各々の上部には、ワード線ＷＬｂとして機能する導電体３６が設けられる。複数の導電体３６は、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延びる。Ｙ方向に沿って並んで設けられた複数の導電体３６の各々は、Ｘ方向に沿って並んで設けられた複数の放熱材３０と共通接続される。絶縁体３４及び３５の上面の残りの領域上には、例えば、導電体３６の高さまで図示しない絶縁体が設けられる。
【００８９】
以上のように構成されることにより、メモリセルアレイ１０は、１つのビット線ＢＬと１つのワード線ＷＬとの組によって１つのメモリセルＭＣを選択可能なクロスポイント型の構造がＺ方向に積層された構造（積層クロスポイント型構造）を有する。
【００９０】
２．２  磁気抵抗効果素子の構成について
次に、変形例に係る磁気記憶装置の磁気抵抗効果素子の構成について図８を用いて説明する。図８は、変形例に係る磁気記憶装置の磁気抵抗効果素子をＸＺ平面に沿って切った断面図の一例である。
【００９１】
図８に示すように、素子２５及び３３は、参照層ＲＬ（Reference layer）として機能する強磁性体４２、トンネルバリア層ＴＢ（Tunnel barrier layer）として機能する非磁性体４３、記憶層ＳＬ（Storage layer）として機能する強磁性体４４を含む。強磁性体４２、非磁性体４３、及び強磁性体４４は、磁気トンネル接合を構成している。また、強磁性体４４の上面上には、上部電極ＴＥ（Top electrode）として機能する非磁性体４５が設けられる。
【００９２】
非磁性体４５は、非磁性を有し、例えば、タンタル（Ｔａ）、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、及び窒化タンタル（ＴａＮ）を含む。非磁性体４５は、磁気抵抗効果素子ＭＴＪとセレクタＳＥＬとの間を電気的に接続する導電体（電極）として機能する。これに伴い、非磁性体４５は、金属と同程度の（例えば、２０Ｗ／ｍＫ以上の）熱伝導率を有し得る。
【００９３】
２．３  本実施形態に係る効果について
変形例によれば、第１実施形態と同様、磁気抵抗効果素子のリテンション特性を向上させることができる。
【００９４】
図９は、変形例に係る磁気記憶装置のメモリセルが発熱した際の放熱経路を説明するための模式図である。図９に示すように、素子２３において発生した熱は、素子２３の周囲の材料を介して放熱される。具体的には、素子２３の上面上に設けられた放熱材２２の熱伝導率は、素子２３の下面上に設けられた断熱材２４の熱伝導率より大きい。このため、放熱材２２は、断熱材２４よりも多くの熱を素子２３の上方に放出することができる。
【００９５】
同様に、素子２３の側面上に設けられた放熱材２６の熱伝導率は、断熱材２４の熱伝導率より大きい。このため、放熱材２６は、断熱材２４よりも多くの熱を素子２３の側面方向（Ｘ方向）に放出することができる。
【００９６】
このように、セレクタＳＥＬと磁気抵抗効果素子ＭＴＪとの積層順が逆になった場合においても、磁気抵抗効果素子ＭＴＪに記憶されたデータが反転し得る程度の温度まで上昇することを抑制することができる。したがって、磁気抵抗効果素子ＭＴＪのリテンション特性の悪化を抑制することができる。
【００９７】
また、磁気抵抗効果素子ＭＴＪは、強磁性体４４と素子２３との間に、上部電極ＴＥとして機能する非磁性体４５を含み得る。この場合においても、非磁性体４５と素子２３との間に、断熱材２４が設けられているため、磁気抵抗効果素子ＭＴＪへの過剰な熱の入流をブロックすることができる。したがって、磁気抵抗効果素子ＭＴＪのリテンション特性の悪化を抑制することができる。
【００９８】
３．  その他
また、上述の各実施形態及び各変形例で述べた磁気抵抗効果素子ＭＴＪは、記憶層ＳＬが参照層ＲＬの上方に設けられるトップフリー型である場合について説明したが、これに限られない。例えば、磁気抵抗効果素子ＭＴＪは、記憶層ＳＬが参照層ＲＬの下方に設けられるボトムフリー型であってもよい。
【００９９】
また、上述の各実施形態及び各変形例で述べた磁気抵抗効果素子ＭＴＪは、垂直磁化ＭＴＪである場合について説明したが、これに限らず、水平磁気異方性を有する水平磁化ＭＴＪ素子であってもよい。
【０１００】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０１】
１…磁気記憶装置、１０…メモリセルアレイ、１１…ロウ選択回路、１２…カラム選択回路、１３…デコード回路、１４…書込み回路、１５…読出し回路、１６…電圧生成回路、１７…入出力回路、１８…制御回路、２０…半導体基板、２１、２８、３６…導電体、２２、３０…放熱材、２４、３２…断熱材、２３、３１…素子（セレクタ）、２５、３３…素子（磁気抵抗効果素子）、２６、２７、２９、３４、３５…絶縁体、４２、４４…強磁性体、４１、４３、４５…非磁性体。
【図１】
2019161179.tif 000003
【図２】
2019161179.tif 000004
【図３】
2019161179.tif 000005
【図４】
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【図５】
2019161179.tif 000007
【図６】
2019161179.tif 000008
【図７】
2019161179.tif 000009
【図８】
2019161179.tif 000010
【図９】
2019161179.tif 000011