(57)【要約】【課題】表示パネルに接続される配線数を削減可能な表示装置を提供する。【解決手段】表示装置１は、複数の画素Ｐｉｘを有する表示領域２０と複数の検出電極ＤＥとが設けられた表示パネル１０を有する。表示パネル１０は、画素Ｐｉｘに供給される画素信号Ｖｐｉｘと検出電極ＤＥに供給される検出用入出力信号ＡＦＥとが伝送される第１共用配線５２と、画素Ｐｉｘに電気的に接続された画素信号配線５０と、検出電極ＤＥに電気的に接続された検出電極配線５１と、第１共用配線５２と画素信号配線５０との間を電気的に接続又は切断するスイッチ回路２２０（第１スイッチ回路）と、第１共用配線５２と検出電極配線５１との間を電気的に接続又は切断するスイッチ回路２１０（第２スイッチ回路）と、を備える。【選択図】図１８
2019191761.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を有する表示領域と複数の検出電極とが設けられた表示パネルを有する表示装置であって、
前記表示パネルは、
前記画素に供給される画素信号と前記検出電極に供給される検出用入出力信号とが伝送される複数の第１共用配線と、
前記画素に電気的に接続された画素信号配線と、
前記検出電極に電気的に接続された検出電極配線と、
前記第１共用配線と前記画素信号配線との間を電気的に接続又は切断する第１スイッチ回路と
前記第１共用配線と前記検出電極配線との間を電気的に接続又は切断する第２スイッチ回路と、
を備える
表示装置。
【請求項２】
前記第１共用配線には、
表示期間に、前記画素信号が伝送され、前記表示期間とは異なる検出期間に、前記検出用入出力信号が伝送され、
前記第１スイッチ回路は、
前記表示期間において、前記画素信号を前記画素信号配線に印加し、
前記第２スイッチ回路は、
前記検出期間において、前記検出用入出力信号を前記検出電極配線に印加する
請求項１に記載の表示装置。
【請求項３】
前記検出電極に供給される表示用駆動信号が伝送される第２共用配線をさらに備え、
前記第２スイッチ回路は、
前記第２共用配線と前記検出電極配線との間を電気的に接続又は切断し、前記表示期間において、前記表示用駆動信号を前記検出電極配線に印加する
請求項２に記載の表示装置。
【請求項４】
前記第１共用配線には、
前記検出期間に、前記検出用入出力信号、又は、前記検出用入出力信号に同期したガード信号が伝送され、
前記第２スイッチ回路は、
前記検出期間において、前記検出用入出力信号又は前記ガード信号を前記検出電極配線に印加する
請求項３に記載の表示装置。
【請求項５】
前記第２共用配線には、
前記表示期間に、前記表示用駆動信号が伝送され、前記検出期間に、前記ガード信号が伝送される
請求項４に記載の表示装置。
【請求項６】
前記検出電極に供給される表示用駆動信号と前記検出用入出力信号に同期したガード信号とが伝送される第２共用配線をさらに備え、
前記第２共用配線には、
前記表示期間に、前記表示用駆動信号が伝送され、前記検出期間に、前記ガード信号が伝送され、
前記第２スイッチ回路は、
前記第２共用配線と前記検出電極配線との間を電気的に接続又は切断し、前記表示期間において、前記表示用駆動信号を前記検出電極配線に印加し、前記検出期間において、前記検出用入出力信号又は前記ガード信号を前記検出電極配線に印加する
請求項２に記載の表示装置。
【請求項７】
前記表示パネルは、
前記表示領域の外側の周辺領域に、前記第２共用配線に電気的に接続された外縁配線が設けられ、
前記外縁配線と前記画素信号配線との間を電気的に接続又は切断する第３スイッチ回路をさらに含み、
前記第３スイッチ回路は、
前記検出期間において、前記画素信号配線に前記ガード信号を印加する
請求項４から６の何れか一項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
近年、携帯情報端末等で用いられる液晶表示装置等の表示装置としては、外部近接物体を検出可能な検出装置が設けられた、所謂タッチ検出機能付き表示装置が広く用いられている。このようなタッチ検出機能付き表示装置では、表示パネルの表示領域上に検出装置が装着又は一体化された構成が一般的である。
【０００３】
検出面に設けた複数の検出用の電極に生じる静電容量の変化を利用して、外部近接物体の位置を検出する静電容量方式の検出装置がある。このような静電容量方式の検出装置を用いたタッチ検出機能付き表示装置において、検出精度の向上を図るために検出用の電極を増加させると、これに伴い検出用の電極に検出用の駆動信号を供給する配線数が増加し、表示パネル上の配線レイアウトが複雑化する。また、表示動作を行うための駆動回路や検出動作を行うための検出回路をドライバＩＣ等の半導体チップに集積化した構成では、半導体チップの端子数が増加し、半導体チップが大型化する可能性がある。また、表示パネルに接続される配線数の増加に伴い、ドライバＩＣを実装する回路基板と表示パネルとの接続部の幅が増大する可能性がある。例えば、シフトレジスタ及びマルチプレクサを用いることで、検出用の駆動信号を供給する配線数を削減する技術が開示されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１７−１８７８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記従来技術では、表示パネル上にシフトレジスタを設ける必要があるため、表示パネルの表示領域の外側の周辺領域の幅が広くなる可能性がある。また、検出用の駆動信号を供給する配線数が少なくなるほどシフトレジスタやマルチプレクサの回路規模が大きくなり、表示パネルの周辺領域に占める回路面積が増大する可能性がある。
【０００６】
本発明は、表示パネルに接続される配線数を削減可能な表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る表示装置は、複数の画素を有する表示領域と複数の検出電極とが設けられた表示パネルを有する表示装置であって、前記表示パネルは、前記画素に供給される画素信号と前記検出電極に供給される検出用入出力信号とが伝送される複数の第１共用配線と、前記画素に電気的に接続された画素信号配線と、前記検出電極に電気的に接続された検出電極配線と、前記第１共用配線と前記画素信号配線との間を電気的に接続又は切断する第１スイッチ回路と、前記第１共用配線と前記検出電極配線との間を電気的に接続又は切断する第２スイッチ回路と、を備える。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態１に係る表示装置の一構成例を示すブロック図である。
【図２】図２は、検出回路の一構成例を示すブロック図である。
【図３】図３は、自己静電容量方式の検出の基本原理を説明するための、存在状態を表す説明図である。
【図４】図４は、自己静電容量方式の検出の駆動信号及び検出信号の波形の一例を表す図である。
【図５】図５は、実施形態１の表示装置の概略断面構造を表す断面図である。
【図６】図６は、アレイ基板を模式的に示す平面図である。
【図７】図７は、実施形態１に係る表示領域の画素配列を表す回路図である。
【図８】図８は、検出電極の配置例を示す斜視図である。
【図９】図９は、実施形態１に係る表示装置における表示モードと検出モードとの時分割例を示す図である。
【図１０Ａ】図１０Ａは、検出用入出力信号が供給される検出電極が順次選択されて切り替わる状態を説明するための説明図である。
【図１０Ｂ】図１０Ｂは、検出用入出力信号が供給される検出電極が順次選択されて切り替わる状態を説明するための説明図である。
【図１０Ｃ】図１０Ｃは、検出用入出力信号が供給される検出電極が順次選択されて切り替わる状態を説明するための説明図である。
【図１０Ｄ】図１０Ｄは、検出用入出力信号が供給される検出電極が順次選択されて切り替わる状態を説明するための説明図である。
【図１１】図１１は、各検出電極に検出用入出力信号が供給される検出期間の一例を示す図である。
【図１２】図１２は、実施形態１の第１比較例に係る表示装置の一構成例を示すブロック図である。
【図１３】図１３は、実施形態１の第１比較例に係る表示装置の出力回路及び接続回路の構成を示す図である。
【図１４】図１４は、実施形態１の第１比較例に係る表示装置のタイミング制御例を示す図である。
【図１５】図１５は、実施形態１の第２比較例に係る表示装置の一構成例を示すブロック図である。
【図１６】図１６は、実施形態１の第２比較例に係る表示装置の出力回路及び接続回路の構成を示す図である。
【図１７】図１７は、実施形態１の第２比較例に係る表示装置のタイミング制御例を示す図である。
【図１８】図１８は、実施形態１に係る表示装置の出力回路及び接続回路の構成を示す図である。
【図１９】図１９は、実施形態１に係る表示装置のタイミング制御例を示す図である。
【図２０】図２０は、実施形態１の変形例に係る表示装置の一構成例を示すブロック図である。
【図２１】図２１は、実施形態１の変形例に係る表示装置の出力回路及び接続回路の構成を示す図である。
【図２２】図２２は、実施形態１の変形例に係る表示装置のタイミング制御例を示す図である。
【図２３】図２３は、実施形態２に係る表示装置の一構成例を示すブロック図である。
【図２４】図２４は、実施形態２に係る表示装置の出力回路及び接続回路の構成を示す図である。
【図２５】図２５は、実施形態２に係る表示装置のタイミング制御例を示す図である。
【図２６】図２６は、実施形態３に係る表示装置の一構成例を示すブロック図である。
【図２７】図２７は、実施形態３に係る表示装置の出力回路及び接続回路の構成を示す図である。
【図２８】図２８は、実施形態３に係る表示装置のタイミング制御例を示す図である。
【発明を実施するための形態】
【０００９】
以下、発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１０】
（実施形態１）
図１は、実施形態１に係る表示装置の一構成例を示すブロック図である。図２は、検出回路の一構成例を示すブロック図である。図１に示すように、表示装置１は、表示パネル１０と、制御回路１１と、検出回路４０と、アナログフロントエンド１７と、出力回路１００とを備えている。制御回路１１、検出回路４０、アナログフロントエンド１７、及び出力回路１００は、駆動回路１９に含まれる。駆動回路１９は、所謂ドライバＩＣであり、表示パネル１０を駆動する。駆動回路１９は、例えば集積回路で構成されるドライバＩＣである。
【００１１】
表示パネル１０は、画像を表示する表示領域２０と、タッチ入力を検出する検出装置に含まれるセンサ領域３０とを含む。図１及び図２に示すブロック図は、概念的に構成を説明するものであり、他の構成としてもよい。
【００１２】
表示パネル１０は、表示領域２０とセンサ領域３０とが一体化された表示装置である。具体的には、表示パネル１０において、表示領域２０の電極や基板等の部材の一部が、センサ領域３０の電極や基板等に兼用される。
【００１３】
表示領域２０は、表示素子として液晶表示素子を用いている。表示領域２０は、表示素子を有する複数の画素を備えるとともに、複数の画素に対向する表示面を有している。また、表示領域２０は、映像信号Ｖｄｉｓｐの入力を受けて表示面に複数の画素からなる画像の表示を行う。なお、表示領域２０は、例えば、有機ＥＬ表示パネルであってもよい。
【００１４】
表示パネル１０は、さらに接続回路２００を備える。接続回路２００は、表示パネル１０における表示領域２０の外側の周辺領域１８に設けられる。接続回路２００は、例えば制御回路１１から供給される制御信号に基づいて、駆動回路１９と表示領域２０内の各配線との接続と遮断とを切り換える回路である。また、表示パネル１０は、後述するゲートスキャナ回路１２を備える。
【００１５】
制御回路１１は、ソースドライバ１３、及び駆動電極ドライバ１４を備える。制御回路１１は、外部より供給された映像信号Ｖｄｉｓｐに基づいて、表示動作と検出動作を制御する回路である。
【００１６】
制御回路１１は、ゲートスキャナ回路１２を介して、表示パネル１０の表示駆動の対象となる１水平ラインに走査信号Ｖｓｃａｎを供給する。これにより、表示駆動の対象となる１水平ラインが順次又は同時に選択される。
【００１７】
ソースドライバ１３は、表示領域２０の各画素Ｐｉｘ（図７参照）に供給する画素信号Ｖｐｉｘを生成する回路である。画素信号Ｖｐｉｘは、映像信号Ｖｄｉｓｐの１フレーム毎、１水平期間毎、カラム毎に極性が反転する態様であっても良い。
【００１８】
駆動電極ドライバ１４は、表示パネル１０の検出電極ＤＥ（図５，６参照）に供給する表示用駆動信号ＶＣＯＭを生成する回路である。また、駆動電極ドライバ１４は、表示パネル１０の共通電極となる検出電極ＤＥに供給する検出用駆動信号Ｖｓｅｌｆを生成する。また、駆動電極ドライバ１４は、検出用駆動信号Ｖｓｅｌｆと同じ波形で、かつ検出用駆動信号Ｖｓｅｌｆと同期したガード信号Ｖｇｄを生成する機能を有している。
【００１９】
本実施形態において、表示装置１は、動作モードとして、表示領域２０により表示を行う表示モードと、センサ領域３０において被検出体を検出する（以下、「タッチ検出」ともいう）検出モードとを有する。制御回路１１は、表示モードと検出モードとを時分割で行う。本開示において、タッチ検出は、被検出体が検出面又は表示面に接触した状態又は接触と同視し得るほど近接した状態において、被検出体の位置を検出することを表す。なお、制御装置１１は、検出モードとして、タッチ検出の他に、ホバー検出を有する構成であっても良い。この場合、ホバー検出は、被検出体が検出面又は表示面に接触していない状態又は接触と同視できるほどには近接していない状態において、被検出体の位置や動きを検出することを表す。
【００２０】
センサ領域３０のタッチセンサは、後述する自己静電容量方式による被検出体の検出基本原理に基づいて、表示パネル１０の検出面又は表示面に接触又は近接した被検出体の位置を検出する機能を含む。
【００２１】
検出回路４０は、自己静電容量方式のタッチ検出において、表示パネル１０の表示面を検出面として、検出面に近づいた被検出体を検出する回路である。検出回路４０は、タッチがある場合においてタッチ入力が行われた座標などを求める。
【００２２】
図２に示すように、検出回路４０は、Ａ／Ｄ変換回路４３と、信号処理回路４４と、座標抽出回路４５と、検出タイミング制御回路４６と、を備える。検出タイミング制御回路４６は、駆動電極ドライバ１４から供給される制御信号に基づいて、Ａ／Ｄ変換回路４３と、信号処理回路４４と、座標抽出回路４５とが同期して動作するように制御する。
【００２３】
駆動電極ドライバ１４は、アナログフロントエンド１７を介して、後述する検出電極ＤＥに検出用駆動信号Ｖｓｅｌｆを供給する。検出回路４０は、アナログフロントエンド１７を介して、後述する検出電極ＤＥから供給される検出信号Ｖｄｅｔが入力される。アナログフロントエンド１７は、供給された検出信号Ｖｄｅｔのノイズを抑制し、信号成分を増幅するなど信号調整を行う。アナログフロントエンド１７と検出電極ＤＥとの間の信号を、以下「検出用入出力信号ＡＦＥ」と称する。
【００２４】
Ａ／Ｄ変換回路４３は、検出用駆動信号Ｖｓｅｌｆに同期したタイミングで、アナログフロントエンド１７から出力されるアナログ信号をそれぞれサンプリングしてデジタル信号に変換する。
【００２５】
信号処理回路４４は、Ａ／Ｄ変換回路４３の出力信号に基づいて、表示パネル１０に対するタッチの有無を検出する論理回路である。信号処理回路４４は、指による検出信号の差分の信号（絶対値｜ΔＶ｜）を取り出す処理を行う。信号処理回路４４は、絶対値｜ΔＶ｜を所定の閾値電圧と比較し、この絶対値｜ΔＶ｜が閾値電圧未満であれば、被検出体が非存在状態であると判断する。一方、信号処理回路４４は、絶対値｜ΔＶ｜が閾値電圧以上であれば、被検出体の存在状態と判断する。このようにして、検出回路４０はタッチ検出が可能となる。
【００２６】
座標抽出回路４５は、信号処理回路４４において被検出体が検出されたときに、被検出体の座標を求める論理回路である。座標抽出回路４５は、被検出体の座標を出力信号Ｖｏｕｔとして出力する。座標抽出回路４５は、出力信号Ｖｏｕｔを制御回路１１に出力してもよい。制御回路１１は出力信号Ｖｏｕｔに基づいて、所定の表示動作又は検出動作を実行することができる。
【００２７】
なお、検出回路４０のＡ／Ｄ変換回路４３と、信号処理回路４４と、座標抽出回路４５と、検出タイミング制御回路４６とは、表示装置１に搭載される。ただし、これに限定されず、検出回路４０の全部又は一部の機能は外部のプロセッサ等に搭載されてもよい。例えば、座標抽出回路４５は、表示装置１とは別の外部のプロセッサに搭載されており、検出回路４０は、信号処理回路４４が信号処理した信号を出力信号Ｖｏｕｔとして出力してもよい。
【００２８】
画素信号Ｖｐｉｘ、表示用駆動信号ＶＣＯＭ、ガード信号Ｖｇｄ、検出用入出力信号ＡＦＥは、出力回路１００及び接続回路２００によって時分割で切り替えられ、表示領域２０又はセンサ領域３０に供給される。出力回路１００及び接続回路２００の詳細構成及び動作については後述する。
【００２９】
表示パネル１０は、静電容量型のタッチ検出の基本原理に基づいたタッチ制御がなされる。ここで、図３及び図４を参照して、本実施形態の表示パネル１０の自己静電容量方式による被検出体の検出基本原理について説明する。図３は、自己静電容量方式の検出の基本原理を説明するための、存在状態を表す説明図である。図４は、自己静電容量方式の検出の駆動信号及び検出信号の波形の一例を表す図である。なお、図３は、検出回路を併せて示している。なお、以下の説明では、被検出体が指の場合を説明するが、被検出体は、指に限られず、例えばスタイラスペン等の導体を含む物体であってもよい。
【００３０】
非存在状態において、検出電極Ｅ１に所定の周波数（例えば数ｋＨｚ〜数百ｋＨｚ程度）の交流矩形波Ｓｇが印加される。検出電極Ｅ１は、静電容量Ｃ１を有しており、静電容量Ｃ１に応じた電流が流れる。電圧検出器ＤＥＴは、交流矩形波Ｓｇに応じた電流の変動を電圧の変動（実線の波形Ｖ０（図４参照））に変換する。
【００３１】
次に、図３に示すように、被検出体の存在状態において、指と検出電極Ｅ１との間の静電容量Ｃ２が、検出電極Ｅ１の静電容量Ｃ１に加わる。したがって、検出電極Ｅ１に交流矩形波Ｓｇが印加されると、静電容量Ｃ１及び静電容量Ｃ２に応じた電流が流れる。図４に示すように、電圧検出器ＤＥＴは、交流矩形波Ｓｇに応じた電流の変動を電圧の変動（点線の波形Ｖ１）に変換する。そして、波形Ｖ０と波形Ｖ１との差分の絶対値｜ΔＶ｜に基づいて、被検出体の存在が測定される。
【００３２】
具体的には、図４において、時刻Ｔ０１のタイミングで交流矩形波Ｓｇは電圧Ｖ２に相当する電圧レベルに上昇する。このときスイッチＳＷ１はオンとなりスイッチＳＷ２はオフとなるため検出電極Ｅ１の電位も電圧Ｖ２に上昇する。次に時刻Ｔ１１のタイミングの前にスイッチＳＷ１をオフとする。このとき検出電極Ｅ１はフローティング状態であるが、検出電極Ｅ１の静電容量Ｃ１（又はＣ１＋Ｃ２、図３参照）によって、検出電極Ｅ１の電位はＶ２が維持される。さらに、時刻Ｔ１１のタイミングの前に電圧検出器ＤＥＴのリセット動作が行われる。
【００３３】
続いて、時刻Ｔ１１のタイミングでスイッチＳＷ２をオンさせると、検出電極Ｅ１の静電容量Ｃ１（又はＣ１＋Ｃ２）に蓄積されていた電荷が電圧検出器ＤＥＴ内の容量Ｃ３に移動するため、電圧検出器ＤＥＴの出力が上昇する（図４の検出信号Ｖｄｅｔ参照）。電圧検出器ＤＥＴの出力（検出信号Ｖｄｅｔ）は、非存在状態では、実線で示す波形Ｖ０となり、Ｖｄｅｔ＝Ｃ１×Ｖ２／Ｃ３となる。存在状態では、点線で示す波形Ｖ１となり、Ｖｄｅｔ＝（Ｃ１＋Ｃ２）×Ｖ２／Ｃ３となる。
【００３４】
その後、時刻Ｔ３１のタイミングでスイッチＳＷ２をオフさせ、スイッチＳＷ１及びスイッチＳＷ３をオンさせることにより、検出電極Ｅ１の電位を交流矩形波Ｓｇと同電位のローレベルにするとともに電圧検出器ＤＥＴをリセットさせる。以上の動作を所定の周波数（例えば数ｋＨｚ〜数百ｋＨｚ程度）で繰り返す。このようにして、検出回路４０は自己静電容量方式による被検出体の検出基本原理に基づいて、被検出体の存在状態が検出可能となる。
【００３５】
次に、本実施形態の表示装置１の構成例を詳細に説明する。図５は、実施形態１の表示装置の概略断面構造を表す断面図である。図５に示すように、表示パネル１０は、アレイ基板２と、対向基板３と、表示機能層としての液晶層６とを備える。対向基板３は、アレイ基板２の表面に垂直な方向に対向して配置される。また、液晶層６はアレイ基板２と対向基板３との間に設けられる。
【００３６】
アレイ基板２は、第１基板２１と、画素電極２２と、検出電極ＤＥと、絶縁層２４と、偏光板３５Ｂとを有する。第１基板２１には、ゲートスキャナ回路１２等の回路や、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等のスイッチング素子や、ゲート線ＧＣＬ、信号線ＳＧＬ等の各種配線（図７では図示を省略する）が設けられる。
【００３７】
検出電極ＤＥは、第１基板２１の上側に設けられる。また、画素電極２２は、絶縁層２４を介して検出電極ＤＥの上側に設けられ、平面視でマトリクス状に複数配置される。画素電極２２は、表示パネル１０の各画素Ｐｉｘ（図７参照）を構成する副画素ＳＰｉｘに対応して設けられ、表示動作を行うための画素信号Ｖｐｉｘが供給される。また、検出電極ＤＥは、表示動作の際に表示用駆動信号ＶＣＯＭが供給され、複数の画素電極２２に対する共通電極として機能する。偏光板３５Ｂは、第１基板２１の下側に設けられる。
【００３８】
本実施形態において、画素電極２２及び検出電極ＤＥは、例えば、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）等の透光性を有する導電性材料が用いられる。
【００３９】
なお、本明細書において、第１基板２１に垂直な方向において、第１基板２１から第２基板３１に向かう方向を「上側」とする。また、第２基板３１から第１基板２１に向かう方向を「下側」とする。
【００４０】
なお、複数の画素電極２２の配列は、第１方向Ｄｘ及び該第１方向Ｄｘに直交する第２方向Ｄｙに沿って配列されるマトリクス状の配列のみならず、対向する画素電極２２同士が第１方向Ｄｘ又は第２方向Ｄｙにずれて配置される構成を採用することもできる。また、対向する画素電極２２の大きさの違いから、第１方向Ｄｘに配列される画素列を構成する１つの画素電極２２に対し、当該画素電極２２の一側に２又は３の複数の画素電極２２が配列される構成も採用可能である。
【００４１】
対向基板３は、第２基板３１と、第２基板３１の一方の面に形成されたカラーフィルタ３２と、第２基板３１の他方の面に設けられた偏光板３５Ａとを有する。カラーフィルタ３２は、第１基板２１と垂直な方向において、液晶層６と対向する。なお、カラーフィルタ３２は第１基板２１の上に配置されてもよい。本実施形態において、第１基板２１及び第２基板３１は、例えば、ガラス基板又は樹脂基板である。
【００４２】
第１基板２１と第２基板３１とは所定の間隔を設けて対向して配置される。第１基板２１と第２基板３１との間に液晶層６が設けられる。液晶層６は、層間に形成される電界の状態に応じて液晶分子の配向状態が変化し、これによって透過光が変調する。かかる電界モードとして、例えば、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ：フリンジフィールドスイッチング）を含むＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ：インプレーンスイッチング）等の横電界モードが採用される。なお、図５に示す液晶層６に対向するアレイ基板２の最表面、及び対向基板３の最表面には、液晶分子の初期配向状態を定める配向膜（図５では省略して示す）が形成されている。
【００４３】
第１基板２１の下側には、図示しない照明部（バックライト）が設けられる。照明部は、例えばＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）等の光源を有しており、光源からの光を第１基板２１に向けて射出する。照明部からの光は、アレイ基板２を通過して、その位置の液晶の配向状態により変調され、表示面への透過状態が場所によって変化する。これにより、表示面に画像が表示される。
【００４４】
図６は、アレイ基板を模式的に示す平面図である。図６に示すように、表示装置１において、表示領域２０の外側に周辺領域１８が設けられている。本開示において、表示領域２０は、画像を表示させるための領域であり、複数の画素Ｐｉｘ（副画素ＳＰｉｘ）と重なる領域である。周辺領域１８は、第１基板２１の外周よりも内側で、かつ、表示領域２０よりも外側の領域を示す。なお、周辺領域１８は表示領域２０を囲う枠状であってもよく、その場合、周辺領域１８は額縁領域とも言える。
【００４５】
本実施形態において、第１方向Ｄｘは、表示領域２０の短辺に沿った方向である。第２方向Ｄｙは、第１方向Ｄｘと直交する方向である。これに限定されず、第２方向Ｄｙは第１方向Ｄｘに対して９０°以外の角度で交差していてもよい。第１方向Ｄｘと第２方向Ｄｙとで規定される平面は、第１基板２１の表面と平行となる。また、第１方向Ｄｘ及び第２方向Ｄｙと交差する第３方向Ｄｚは、第１基板２１の厚み方向である。
【００４６】
図６に示すように、検出電極ＤＥは、表示領域２０において、第１方向Ｄｘ及び第２方向Ｄｙに行列状に複数配列される。それぞれの検出電極ＤＥは、平面視で矩形状、又は正方形状である。検出電極ＤＥは、例えば、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）等の透光性を有する導電性材料で構成されている。
【００４７】
図６に示す例では、例えば、検出電極ＤＥ（１，３）、ＤＥ（１，４）、・・・、ＤＥ（１，ｎ）が第２方向Ｄｙに複数配列される。また、検出電極ＤＥ（１，３）、・・・、ＤＥ（ｍ，１）が第１方向Ｄｘに複数配列される。同様に、検出電極ＤＥ（ｍ，１）、・・・、ＤＥ（ｍ，ｎ）が第２方向Ｄｙに複数配列される。なお、検出電極ＤＥ（１，３）、・・・、ＤＥ（ｍ，ｎ）を区別して説明する必要がない場合には、単に検出電極ＤＥと表す。実施形態１においては、ｍが１２であり、ｎが１６である例を示す。しかしながら、ｍ及びｎの値はこれに限定されることはない。ｍの値は、任意であり、ｎの値も任意である。
【００４８】
１つの検出電極ＤＥに対応する位置に、複数の画素電極２２が行列状に配置される。画素電極２２は、検出電極ＤＥよりも小さい面積を有している。なお、図６では一部の検出電極ＤＥ及び画素電極２２について示しているが、検出電極ＤＥ及び画素電極２２は表示領域２０の全域に亘って配置される。このように、表示領域２０と重なる領域に、検出電極ＤＥが設けられている。また、本開示では、行方向を第１方向Ｄｘともいい、列方向を第２方向Ｄｙともいう。
【００４９】
なお、複数の画素電極２２の配列は、第１方向Ｄｘ及び該第１方向Ｄｘに交差する第２方向Ｄｙに沿って配列されるマトリクス状の配列のみならず、対向する画素電極２２同士が第１方向Ｄｘ又は第２方向Ｄｙにずれて配置される構成を採用することもできる。また、対向する画素電極２２の大きさの違いから、第１方向Ｄｘに配列される画素列を構成する１つの画素電極２２に対し、当該画素電極２２の一側に２又は３の複数の画素電極２２が配列される構成も採用可能である。
【００５０】
周辺領域１８の短辺側には、接続回路２００が設けられている。また、周辺領域１８の短辺側には、回路基板１６が接続される。回路基板１６は、例えばフレキシブル配線基板（ＦＰＣ：Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔｓ）によって構成される。回路基板１６は、例えば異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）を用いたＦＯＧ（Ｆｉｌｍ  Ｏｎ  Ｇｌａｓｓ）によって第１基板２１に接着される（以下、「ＦＯＧ実装」と称する）。これにより、第１基板２１側の各配線と、これら第１基板２１側の各配線に対応する回路基板１６側の各配線とがそれぞれ電気的に接続される。
【００５１】
駆動回路１９は、回路基板１６に設けられている。駆動回路１９は、図１に示すように、制御回路１１、検出回路４０、アナログフロントエンド１７、及び出力回路１００を含む。駆動回路１９は、例えばＡＣＦを用いたＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）によって回路基板１６に実装される（以下、「ＣＯＦ実装」と称する）。また、この例に限らず、駆動回路１９は第１基板２１にＣＯＧ（Ｃｈｉｐ  ｏｎ  Ｇｒｌａｓｓ）実装されたものであっても良い。駆動回路１９がＣＯＧ実装される場合、接続回路２００とＦＰＣ１６が接続されるＦＯＧ端子との間に設けられる。なお、検出回路４０の機能の一部は、検出用の他の集積回路に含まれていてもよく、外部のＭＰＵ（Ｍｉｃｒｏ−Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）の機能として設けられてもよい。なお、駆動回路１９は、これに限定されず、例えばモジュール外部の制御基板に備えられていてもよい。
【００５２】
検出電極ＤＥは、検出電極配線５１、接続回路２００、第１共用配線５２、第２共用配線５３を介して、駆動回路１９と電気的に接続される。複数の検出電極配線５１は、それぞれ表示領域２０に配置された複数の検出電極ＤＥのそれぞれに電気的に接続され、周辺領域１８まで引き出されている。複数の検出電極配線５１のそれぞれは第２方向Ｄｙに沿って延在し、複数の検出電極配線５１は第１方向Ｄｘに亘って並んで配置されている。
【００５３】
次に表示パネル１０の画素配列について説明する。図７は、実施形態１に係る表示領域の画素配列を表す回路図である。
【００５４】
図７に示す表示領域２０は、マトリクス状に配列された複数の副画素ＳＰｉｘを有している。副画素ＳＰｉｘは、それぞれスイッチング素子ＴｒＤ及び液晶ＬＣを備えている。スイッチング素子ＴｒＤは、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＴＦＴで構成されている。画素電極２２と検出電極ＤＥとの間に絶縁層２４が設けられ、これらによって図１４に示す保持容量Ｃｓが形成される。
【００５５】
第１基板２１（図５参照）には、図７に示す各副画素ＳＰｉｘのスイッチング素子ＴｒＤ、画素信号配線５０、ゲート線ＧＣＬ等が形成されている。画素信号配線５０は、各画素電極２２に画素信号Ｖｐｉｘを供給するための配線である。ゲート線ＧＣＬは、各スイッチング素子ＴｒＤを駆動する駆動信号を供給するための配線である。画素信号配線５０及びゲート線ＧＣＬは、第１基板２１の表面と平行な平面に延出する。
【００５６】
図５に示すカラーフィルタ３２は、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に着色されたカラーフィルタ３２の色領域が周期的に配列されていてもよい。上述した図７に示す各副画素ＳＰｉｘに、Ｒ、Ｇ、Ｂの３色の色領域３２Ｒ、３２Ｇ、３２Ｂが１組として対応付けられる。そして、３色の色領域３２Ｒ、３２Ｇ、３２Ｂに対応する副画素ＳＰｉｘを１組として画素Ｐｉｘが構成される。なお、カラーフィルタ３２は、４色以上の色領域を含んでいてもよい。
【００５７】
各副画素ＳＰｉｘのスイッチング素子ＴｒＤは、画素信号配線５０、接続回路２００、第１共用配線５２、及び第２共用配線５３を介して、駆動回路１９と電気的に接続される。複数の画素信号配線５０は、周辺領域１８まで引き出されている。複数の画素信号配線５０のそれぞれは第２方向Ｄｙに沿って延在し、複数の画素信号配線５０は第１方向Ｄｘに亘って並んで配置されている。
【００５８】
本実施形態では、画素信号配線５０と検出電極配線５１とは、それぞれアレイ基板２の異なる層に設けられている。画素信号配線５０が設けられる層と検出電極配線５１が設けられる層とは、第３方向Ｄｚに重なり設けられている。ただし、この例に限らず、検出電極配線５１と画素信号配線５０とが同層で形成されるものであっても良い。
【００５９】
図１に示すゲートスキャナ回路１２は、ゲート線ＧＣＬを順次選択する。ゲートスキャナ回路１２は、選択されたゲート線ＧＣＬを介して、走査信号Ｖｓｃａｎを副画素ＳＰｉｘのスイッチング素子ＴｒＤのゲートに印加する。これにより、副画素ＳＰｉｘのうちの１行（１水平ライン）が表示駆動の対象として順次選択される。また、ソースドライバ１３は、選択された１水平ラインを構成する各画素Ｐｉｘに対応する画素信号Ｖｐｉｘを供給する。画素信号Ｖｐｉｘは、画素Ｐｉｘを構成する副画素ＳＰｉｘ毎に時分割され、画素信号配線５０を介して供給される。そして、これらの副画素ＳＰｉｘでは、供給される画素信号Ｖｐｉｘに応じて１水平ラインずつ表示が行われるようになっている。
【００６０】
この表示動作を行う際、駆動電極ドライバ１４は、全ての検出電極ＤＥに対して表示用駆動信号ＶＣＯＭを印加する。表示用駆動信号ＶＣＯＭは複数の副画素ＳＰｉｘに対する共通電位となる電圧信号である。これにより、各検出電極ＤＥは、表示動作時には画素電極２２に対する共通電極として機能する。表示の際に、駆動電極ドライバ１４は、表示領域２０の全ての検出電極ＤＥに対して表示用駆動信号ＶＣＯＭを印加する。
【００６１】
図８は、検出電極の配置例を示す斜視図である。図８に示すように、第１基板２１の一方の面２１ａ側の周辺領域１８には、外縁配線５５が設けられている。例えば、外縁配線５５は、表示領域２０の長辺と短辺とに沿って連続して設けられており、表示領域２０を囲んでいる。表示装置１が被検出体の存在状態の検出を行う際に、外縁配線５５には、ガード信号Ｖｇｄが供給されてもよい。
【００６２】
図９は、実施形態１に係る表示装置における表示モードと検出モードとの時分割例を示す図である。
【００６３】
本実施形態では、表示モードで動作する表示期間Ｐｄと、検出モードで動作する検出期間Ｐｔとが時分割で交互に実行される。図９に示す例では、映像信号Ｖｄｉｓｐの１フレーム期間において、表示モードにおける１フレーム期間を、表示期間Ｐｄ１，Ｐｄ２，Ｐｄ３，Ｐｄ４の４分割としている。また、図９に示す例では、映像信号Ｖｄｉｓｐの１フレーム期間において、検出モードにおける１フレーム期間を、映像信号Ｖｄｉｓｐの１フレーム期間の１／２期間としている。そして、図９に示す例では、表示期間Ｐｄ１と表示期間Ｐｄ２との間に検出期間Ｐｔ１を設け、表示期間Ｐｄ２と表示期間Ｐｄ３との間に検出期間Ｐｔ２を設けた例を示している。
【００６４】
以下、表示期間Ｐｄ１，Ｐｄ２，Ｐｄ３，Ｐｄ４を区別する必要がない場合には、単に「表示期間Ｐｄ」と称する。
【００６５】
図１０Ａから図１０Ｄは、検出用入出力信号が供給される検出電極が順次選択されて切り替わる状態を説明するための説明図である。図１１は、各検出電極に検出用入出力信号が供給される検出期間の一例を示す図である。
【００６６】
本実施形態では、図１０Ａから図１０Ｄに示すように、第１方向Ｄｘに隣接して配置された４つの検出電極ＤＥを１単位として、各検出電極ＤＥ（１，４），ＤＥ（１，３），ＤＥ（１，２），ＤＥ（１，１）が順次選択され、検出用入出力信号ＡＦＥが時分割で供給される。
【００６７】
図１１に示す検出期間Ｐｔ１（１，４）において、検出電極ＤＥ（１，４）が選択される（図１０Ａ参照）。この検出期間Ｐｔ１（１，４）において、検出電極ＤＥ（１，４）に検出用入出力信号ＡＦＥが供給され、検出電極ＤＥ（１，３），ＤＥ（１，１），ＤＥ（１，２）にガード信号Ｖｇｄが供給される。
【００６８】
図１１に示す検出期間Ｐｔ１（１，３）において、検出電極ＤＥ（１，３）が選択される（図１０Ｂ参照）。この検出期間Ｐｔ１（１，３）において、検出電極ＤＥ（１，３）に検出用入出力信号ＡＦＥが供給され、検出電極ＤＥ（１，４），ＤＥ（１，１），ＤＥ（１，２）にガード信号Ｖｇｄが供給される。
【００６９】
図１１に示す検出期間Ｐｔ１（１，２）において、検出電極ＤＥ（１，２）が選択される（図１０Ｃ参照）。この検出期間Ｐｔ１（１，２）において、検出電極ＤＥ（１，２）に検出用入出力信号ＡＦＥが供給され、検出電極ＤＥ（１，３），ＤＥ（１，４），ＤＥ（１，１）にガード信号Ｖｇｄが供給される。
【００７０】
図１１に示す検出期間Ｐｔ１（１，１）において、検出電極ＤＥ（１，１）が選択される（図１０Ｄ参照）。この検出期間Ｐｔ１（１，１）において、検出電極ＤＥ（１，１）に検出用入出力信号ＡＦＥが供給され、検出電極ＤＥ（１，３），ＤＥ（１，４），ＤＥ（１，２）にガード信号Ｖｇｄが供給される。
【００７１】
以下、検出期間Ｐｔ１，Ｐｔ２，Ｐｔ１（１，４），Ｐｔ１（１，３），Ｐｔ１（１，２），Ｐｔ１（１，１）を区別する必要がない場合には、単に「検出期間Ｐｔ」と称する。
【００７２】
本開示では、以下、表示期間、検出期間、及び、検出用入出力信号ＡＦＥを供給する検出電極の数、並び、切り替え順序等を、図９から図１１に示す態様とする。なお、図９から図１１に示した表示期間、検出期間、及び、検出用入出力信号ＡＦＥを供給する検出電極の数、並び、切り替え順序等の態様については一例であって、上記に限るものではない。
【００７３】
以下、実施形態１に係る表示装置と比較例との差異について説明する。以下の説明では、画素信号配線５０を１０８０本、検出電極配線５１を６４８本として例示している。なお、実施形態１に係る表示装置１の出力回路１００及び接続回路２００の内部構成及び動作については後述する。
【００７４】
図１２は、実施形態１の第１比較例に係る表示装置の一構成例を示すブロック図である。図１３は、実施形態１の第１比較例に係る表示装置の出力回路及び接続回路の構成を示す図である。図１４は、実施形態１の第１比較例に係る表示装置のタイミング制御例を示す図である。
【００７５】
図１２に示す実施形態１の第１比較例に係る表示装置１ａは、図１に示す実施形態１に係る表示装置１に対し、出力回路１００ａ及び接続回路２００ａの内部構成及び動作が異なる。
【００７６】
図１３に示す実施形態１の第１比較例において、出力回路１００ａは、スイッチ回路１３０と、スイッチ回路１４０と、を含む。出力回路１００ａは、例えばマルチプレクサで構成される。
【００７７】
スイッチ回路１３０は、表示用駆動信号ＶＣＯＭと検出用入出力信号ＡＦＥとガード信号Ｖｇｄとを切り替える。スイッチ回路１３０は、スイッチＳＷ１３１と、スイッチＳＷ１３２と、スイッチＳＷ１３３と、を含む。
【００７８】
スイッチ回路１４０は、画素信号Ｖｐｉｘとガード信号Ｖｇｄとを切り替える。スイッチ回路１４０は、スイッチＳＷ１４１と、スイッチＳＷ１４２と、を含む。
【００７９】
また、図１３に示す実施形態１の第１比較例において、接続回路２００ａは、スイッチ回路２３０を含む。接続回路２００ａは、例えばマルチプレクサで構成される。
【００８０】
スイッチ回路２３０は、それぞれ１つの画素Ｐｉｘを構成する複数の副画素ＳＰｉｘに画素信号Ｖｐｉｘを時分割して出力する。ここでは、説明を容易とするため、１つのスイッチＳＷ２３１を例示している。
【００８１】
ここで、実施形態１の第１比較例に係る表示装置１ａの表示期間Ｐｄにおける各スイッチの制御状態について説明する。
【００８２】
図１４に示すように、表示期間Ｐｄにおいて、スイッチＳＷ１４２、スイッチＳＷ１３１，ＳＷ２３１がそれぞれＯＮに制御され、スイッチＳＷ１３２，ＳＷ１３３，ＳＷ１４１がそれぞれＯＦＦに制御される。これにより、画素信号配線５０に画素信号Ｖｐｉｘが印加され、検出電極配線５１に表示用駆動信号ＶＣＯＭが印加される。
【００８３】
次に、実施形態１の第１比較例に係る表示装置１ａの検出期間Ｐｔにおける各スイッチの制御状態について説明する。
【００８４】
図１４に示すように、検出期間Ｐｔにおいて、スイッチＳＷ１４１，ＳＷ２３１、選択されていない検出電極ＤＥに対応するスイッチＳＷ１３２、及び選択された検出電極ＤＥに対応するスイッチＳＷ１３３がそれぞれＯＮに制御される。また、検出期間Ｐｔにおいて、スイッチＳＷ１４２、選択された検出電極ＤＥに対応するスイッチＳＷ１３２、及び選択されていない検出電極ＤＥに対応するスイッチＳＷ１３３がそれぞれＯＦＦに制御される。これにより、画素信号配線５０にガード信号Ｖｇｄが印加される。また、選択された検出電極ＤＥに対応する検出電極配線５１に検出用入出力信号ＡＦＥが印加され、選択されていない検出電極ＤＥに対応する検出電極配線５１にガード信号Ｖｇｄが印加される。
【００８５】
具体的に、検出期間Ｐｔ１（１，４）において、スイッチＳＷ１４１，ＳＷ２３１、選択されていない検出電極ＤＥ（１，３），ＤＥ（１，１），ＤＥ（１，２）に対応するスイッチＳＷ１３２（１，３），ＳＷ１３２（１，１），ＳＷ１３２（１，２）、及び選択された検出電極ＤＥ（１，４）に対応するスイッチＳＷ１３３（１，４）がそれぞれＯＮに制御される。また、検出期間Ｐｔ１（１，４）において、スイッチＳＷ１４２、選択された検出電極ＤＥ（１，４）に対応するスイッチＳＷ１３２（１，４）、及び選択されていない検出電極ＤＥ（１，３），ＤＥ（１，１），ＤＥ（１，２）に対応するスイッチＳＷ１３３（１，３），ＳＷ１３３（１，１），ＳＷ１３３（１，２）がそれぞれＯＦＦに制御される。
【００８６】
また、検出期間Ｐｔ１（１，３）において、スイッチＳＷ１４１，ＳＷ２３１、選択されていない検出電極ＤＥ（１，４），ＤＥ（１，１），ＤＥ（１，２）に対応するスイッチＳＷ１３２（１，４），ＳＷ１３２（１，１），ＳＷ１３２（１，２）、及び選択された検出電極ＤＥ（１，３）に対応するスイッチＳＷ１３３（１，４）がそれぞれＯＮに制御される。また、検出期間Ｐｔ１（１，３）において、スイッチＳＷ１４２、選択された検出電極ＤＥ（１，３）に対応するスイッチＳＷ１３２（１，３）、及び選択されていない検出電極ＤＥ（１，４），ＤＥ（１，１），ＤＥ（１，２）に対応するスイッチＳＷ１３３（１，４），ＳＷ１３３（１，１），ＳＷ１３３（１，２）がそれぞれＯＦＦに制御される。
【００８７】
また、検出期間Ｐｔ２（１，２）において、スイッチＳＷ１４１，ＳＷ２３１、選択されていない検出電極ＤＥ（１，３），ＤＥ（１，４），ＤＥ（１，１）に対応するスイッチＳＷ１３２（１，３），ＳＷ１３２（１，４），ＳＷ１３２（１，１）、及び選択された検出電極ＤＥ（１，２）に対応するスイッチＳＷ１３３（１，２）がそれぞれＯＮに制御される。また、検出期間Ｐｔ２（１，２）において、スイッチＳＷ１４２、選択された検出電極ＤＥ（１，２）に対応するスイッチＳＷ１３２（１，２）、及び選択されていない検出電極ＤＥ（１，３），ＤＥ（１，４），ＤＥ（１，１）に対応するスイッチＳＷ１３３（１，３），ＳＷ１３３（１，４），ＳＷ１３３（１，１）がそれぞれＯＦＦに制御される。
【００８８】
また、検出期間Ｐｔ２（１，１）において、スイッチＳＷ１４１，ＳＷ２３１、選択されていない検出電極ＤＥ（１，３），ＤＥ（１，４），ＤＥ（１，２）に対応するスイッチＳＷ１３２（１，３），ＳＷ１３２（１，４），ＳＷ１３２（１，２）、及び選択された検出電極ＤＥ（１，１）に対応するスイッチＳＷ１３３（１，１）がそれぞれＯＮに制御される。また、検出期間Ｐｔ２（１，１）において、スイッチＳＷ１４２、選択された検出電極ＤＥ（１，１）に対応するスイッチＳＷ１３２（１，１）、及び選択されていない検出電極ＤＥ（１，３），ＤＥ（１，４），ＤＥ（１，２）に対応するスイッチＳＷ１３３（１，３），ＳＷ１３３（１，４），ＳＷ１３３（１，２）がそれぞれＯＦＦに制御される。
【００８９】
図１５は、実施形態１の第２比較例に係る表示装置の一構成例を示すブロック図である。図１６は、実施形態１の第２比較例に係る表示装置の出力回路及び接続回路の構成を示す図である。図１７は、実施形態１の第２比較例に係る表示装置のタイミング制御例を示す図である。
【００９０】
図１５に示す実施形態１の第２比較例に係る表示装置１ｂは、図１に示す実施形態１に係る表示装置１に対し、出力回路１００ｂ及び接続回路２００ｂの内部構成及び動作が異なる。なお、実施形態１の第２比較例において、アナログフロントエンド１７ａは、６４８本の検出電極配線５１を１８分割した３６系統の検出用入出力信号ＡＦＥを出力する。３６系統の各検出用入出力信号ＡＦＥは、シフトレジスタ３００（ＳＲ）によりそれぞれ時分割され、接続回路２００ｂに入力される。
【００９１】
図１６に示す実施形態１の第２比較例において、出力回路１００ｂは、スイッチ回路１１０と、スイッチ回路１４０と、を含む。出力回路１００ｂは、例えばマルチプレクサで構成される。
【００９２】
スイッチ回路１１０は、表示用駆動信号ＶＣＯＭとガード信号Ｖｇｄとを切り替える。スイッチ回路１１０は、スイッチＳＷ１１１と、スイッチＳＷ１１２と、を含む。
【００９３】
また、図１６に示す実施形態１の第２比較例において、接続回路２００ｂは、スイッチ回路２２０と、スイッチ回路２４０と、を含む。接続回路２００ｂは、例えばマルチプレクサで構成される。
【００９４】
スイッチ回路２２０は、それぞれ１つの画素Ｐｉｘを構成する複数の副画素ＳＰｉｘに画素信号Ｖｐｉｘを時分割する。ここでは、説明を容易とするため、１つのスイッチＳＷ２２１を例示している。
【００９５】
スイッチ回路２４０は、スイッチ回路１１０によって切り替えられた表示用駆動信号ＶＣＯＭ又はガード信号Ｖｇｄと検出用入出力信号ＡＦＥとを切り替える。スイッチ回路２４０は、スイッチＳＷ２４１と、スイッチＳＷ２４２と、を含む。
【００９６】
ここで、実施形態１の第２比較例に係る表示装置１ｂの表示期間Ｐｄにおける各スイッチの制御状態について説明する。
【００９７】
図１７に示すように、表示期間Ｐｄにおいて、スイッチＳＷ１１１，ＳＷ１４２，ＳＷ２２１，ＳＷ２４１がそれぞれＯＮに制御され、スイッチＳＷ１１２，ＳＷ１４１，ＳＷ２４２がそれぞれＯＦＦに制御される。これにより、画素信号配線５０に画素信号Ｖｐｉｘが印加され、検出電極配線５１に表示用駆動信号ＶＣＯＭが印加される。
【００９８】
次に、実施形態１の第２比較例に係る表示装置１ｂの検出期間Ｐｔにおける各スイッチの制御状態について説明する。
【００９９】
図１７に示すように、検出期間Ｐｔにおいて、スイッチＳＷ１１２，ＳＷ１４１、選択されていない検出電極ＤＥに対応するスイッチＳＷ２４１、及び選択された検出電極ＤＥに対応するスイッチＳＷ２４２がそれぞれＯＮに制御される。また、検出期間Ｐｔにおいて、スイッチＳＷ１１１，ＳＷ１４２，ＳＷ２２１、選択された検出電極ＤＥに対応するスイッチＳＷ２４１、及び選択されていない検出電極ＤＥに対応するスイッチＳＷ２４２がそれぞれＯＦＦに制御される。これにより、選択された検出電極ＤＥに対応する検出電極配線５１に検出用入出力信号ＡＦＥが印加され、選択されていない検出電極ＤＥに対応する検出電極配線５１にガード信号Ｖｇｄが印加される。
【０１００】
具体的に、検出期間Ｐｔ１（１，４）において、スイッチＳＷ１１２，ＳＷ１４１、選択されていない検出電極ＤＥ（１，３），ＤＥ（１，１），ＤＥ（１，２）に対応するスイッチＳＷ２４１（１，３），ＳＷ２４１（１，１），ＳＷ２４１（１，２）、及び選択された検出電極ＤＥ（１，４）に対応するスイッチＳＷ２４２（１，４）がそれぞれＯＮに制御される。また、検出期間Ｐｔ１（１，４）において、スイッチＳＷ１１１，ＳＷ１４２，ＳＷ２２１、選択された検出電極ＤＥ（１，４）に対応するスイッチＳＷ２４１（１，４）、及び選択されていない検出電極ＤＥ（１，３），ＤＥ（１，１），ＤＥ（１，２）に対応するスイッチＳＷ２４２（１，３），ＳＷ２４２（１，１），ＳＷ２４２（１，２）がそれぞれＯＦＦに制御される。
【０１０１】
また、検出期間Ｐｔ１（１，３）において、スイッチＳＷ１１２，ＳＷ１４１、選択されていない検出電極ＤＥ（１，４），ＤＥ（１，１），ＤＥ（１，２）に対応するスイッチＳＷ２４１（１，４），ＳＷ２４１（１，１），ＳＷ２４１（１，２）、及び選択された検出電極ＤＥ（１，３）に対応するスイッチＳＷ２４２（１，４）がそれぞれＯＮに制御される。また、検出期間Ｐｔ１（１，３）において、スイッチＳＷ１１１，ＳＷ１４２，ＳＷ２２１、選択された検出電極ＤＥ（１，３）に対応するスイッチＳＷ２４１（１，３）、及び選択されていない検出電極ＤＥ（１，４），ＤＥ（１，１），ＤＥ（１，２）に対応するスイッチＳＷ２４２（１，４），ＳＷ２４２（１，１），ＳＷ２４２（１，２）がそれぞれＯＦＦに制御される。
【０１０２】
また、検出期間Ｐｔ２（１，２）において、スイッチＳＷ１１２，ＳＷ１４１、選択されていない検出電極ＤＥ（１，３），ＤＥ（１，４），ＤＥ（１，１）に対応するスイッチＳＷ２４１（１，３），ＳＷ２４１（１，４），ＳＷ２４１（１，１）、及び選択された検出電極ＤＥ（１，２）に対応するスイッチＳＷ２４２（１，２）がそれぞれＯＮに制御される。また、検出期間Ｐｔ２（１，２）において、スイッチＳＷ１１１，ＳＷ１４２，ＳＷ２２１、選択された検出電極ＤＥ（１，２）に対応するスイッチＳＷ２４１（１，２）、及び選択されていない検出電極ＤＥ（１，３），ＤＥ（１，４），ＤＥ（１，１）に対応するスイッチＳＷ２４２（１，３），ＳＷ２４２（１，４），ＳＷ２４２（１，１）がそれぞれＯＦＦに制御される。
【０１０３】
また、検出期間Ｐｔ２（１，１）において、スイッチＳＷ１１２，ＳＷ１４１、選択されていない検出電極ＤＥ（１，３），ＤＥ（１，４），ＤＥ（１，２）に対応するスイッチＳＷ２４１（１，３），ＳＷ２４１（１，４），ＳＷ２４１（１，２）、及び選択された検出電極ＤＥ（１，１）に対応するスイッチＳＷ２４２（１，１）がそれぞれＯＮに制御される。また、検出期間Ｐｔ２（１，１）において、スイッチＳＷ１１１，ＳＷ１４２，ＳＷ２２１、選択された検出電極ＤＥ（１，１）に対応するスイッチＳＷ２４１（１，１）、及び選択されていない検出電極ＤＥ（１，３），ＤＥ（１，４），ＤＥ（１，２）に対応するスイッチＳＷ２４２（１，３），ＳＷ２４２（１，４），ＳＷ２４２（１，２）がそれぞれＯＦＦに制御される。
【０１０４】
図１８は、実施形態１に係る表示装置の出力回路及び接続回路の構成を示す図である。図１９は、実施形態１に係る表示装置のタイミング制御例を示す図である。
【０１０５】
図１８に示すように、実施形態１に係る表示装置１の出力回路１００は、スイッチ回路１１０と、スイッチ回路１２０と、を含む。出力回路１００は、例えばマルチプレクサで構成される。
【０１０６】
スイッチ回路１１０は、表示用駆動信号ＶＣＯＭとガード信号Ｖｇｄとを切り替えて、第２共用配線５３に出力する。スイッチ回路１１０は、スイッチＳＷ１１１と、スイッチＳＷ１１２と、を含む。
【０１０７】
スイッチ回路１２０は、画素信号Ｖｐｉｘとガード信号Ｖｇｄと検出用入出力信号ＡＦＥとを切り替えて、第１共用配線５２に出力する。スイッチ回路１２０は、スイッチＳＷ１２１と、スイッチＳＷ１２２と、スイッチＳＷ１２３と、を含む。
【０１０８】
また、図１８に示すように、実施形態１に係る表示装置１の接続回路２００は、スイッチ回路２１０（第２スイッチ回路）と、スイッチ回路２２０（第１スイッチ回路）と、含む。接続回路２００は、例えばマルチプレクサで構成される。
【０１０９】
スイッチ回路２１０（第２スイッチ回路）は、スイッチ回路１１０によって切り替えられて第２共用配線５３に出力された表示用駆動信号ＶＣＯＭ又はガード信号Ｖｇｄと、スイッチ回路１２０によって第１共用配線５２に出力された画素信号Ｖｐｉｘ又は検出用入出力信号ＡＦＥとを切り替える。スイッチ回路２１０（第２スイッチ回路）は、スイッチＳＷ２１１と、スイッチＳＷ２１２と、を含む。
【０１１０】
スイッチ回路２２０（第１スイッチ回路）は、それぞれ１つの画素Ｐｉｘを構成する複数の副画素ＳＰｉｘに画素信号Ｖｐｉｘを時分割して、画素信号配線５０に出力する。ここでは、説明を容易とするため、１つのスイッチＳＷ２２１を例示している。
【０１１１】
ここで、実施形態１に係る表示装置１の表示期間Ｐｄにおける各スイッチの制御状態について説明する。
【０１１２】
図１９に示すように、表示期間Ｐｄにおいて、スイッチＳＷ１１１，ＳＷ１２３，ＳＷ２１１，ＳＷ２２１がＯＮに制御され、スイッチＳＷ１１２，ＳＷ１２１，ＳＷ１２２，ＳＷ２１２がＯＦＦに制御される。これにより、画素信号配線５０に画素信号Ｖｐｉｘが印加され、検出電極配線５１に表示用駆動信号ＶＣＯＭが印加される。
【０１１３】
次に、実施形態１に係る表示装置１の検出期間Ｐｔにおける各スイッチの制御状態について説明する。
【０１１４】
図１９に示すように、検出期間Ｐｔにおいて、スイッチＳＷ１１２，ＳＷ２１２、選択されていない検出電極ＤＥに対応するスイッチＳＷ１２１、及び選択された検出電極ＤＥに対応するスイッチＳＷ１２２がそれぞれＯＮに制御される。また、検出期間Ｐｔにおいて、スイッチＳＷ１１１，ＳＷ１２３，ＳＷ２１１，ＳＷ２２１、選択された検出電極ＤＥに対応するスイッチＳＷ１２１、及び選択されていない検出電極ＤＥに対応するスイッチＳＷ１２２がそれぞれＯＦＦに制御される。これにより、選択された検出電極ＤＥに対応する検出電極配線５１に検出用入出力信号ＡＦＥが印加され、選択されていない検出電極ＤＥに対応する検出電極配線５１にガード信号Ｖｇｄが印加される。
【０１１５】
具体的に、検出期間Ｐｔ１（１，４）において、スイッチＳＷ１１２，ＳＷ２１２、選択されていない検出電極ＤＥ（１，３），ＤＥ（１，１），ＤＥ（１，２）に対応するスイッチＳＷ１２１（１，３），ＳＷ１２１（１，１），ＳＷ１２１（１，２）、及び選択された検出電極ＤＥ（１，４）に対応するスイッチＳＷ１２２（１，４）がそれぞれＯＮに制御される。また、検出期間Ｐｔ１（１，４）において、スイッチＳＷ１１１，ＳＷ１２３，ＳＷ２１１，ＳＷ２２１、選択された検出電極ＤＥ（１，４）に対応するスイッチＳＷ１２１（１，４）、及び選択されていない検出電極ＤＥ（１，３），ＤＥ（１，１），ＤＥ（１，２）に対応するスイッチＳＷ１２２（１，３），ＳＷ１２２（１，１），ＳＷ１２２（１，２）がそれぞれＯＦＦに制御される。
【０１１６】
また、検出期間Ｐｔ１（１，３）において、スイッチＳＷ１１２，ＳＷ２１２、選択されていない検出電極ＤＥ（１，４），ＤＥ（１，１），ＤＥ（１，２）に対応するスイッチＳＷ１２１（１，４），ＳＷ１２１（１，１），ＳＷ１２１（１，２）、及び選択された検出電極ＤＥ（１，３）に対応するスイッチＳＷ１２２（１，４）がそれぞれＯＮに制御される。また、検出期間Ｐｔ１（１，３）において、スイッチＳＷ１１１，ＳＷ１２３，ＳＷ２１１，ＳＷ２２１、選択された検出電極ＤＥ（１，３）に対応するスイッチＳＷ１２１（１，３）、及び選択されていない検出電極ＤＥ（１，４），ＤＥ（１，１），ＤＥ（１，２）に対応するスイッチＳＷ１２２（１，４），ＳＷ１２２（１，１），ＳＷ１２２（１，２）がそれぞれＯＦＦに制御される。
【０１１７】
また、検出期間Ｐｔ２（１，２）において、スイッチＳＷ１１２，ＳＷ２１２、選択されていない検出電極ＤＥ（１，３），ＤＥ（１，４），ＤＥ（１，１）に対応するスイッチＳＷ１２１（１，３），ＳＷ１２１（１，４），ＳＷ１２１（１，１）、及び選択された検出電極ＤＥ（１，２）に対応するスイッチＳＷ１２２（１，２）がそれぞれＯＮに制御される。また、検出期間Ｐｔ２（１，２）において、スイッチＳＷ１１１，ＳＷ１２３，ＳＷ２１１，ＳＷ２２１、選択された検出電極ＤＥ（１，２）に対応するスイッチＳＷ１２１（１，２）、及び選択されていない検出電極ＤＥ（１，３），ＤＥ（１，４），ＤＥ（１，１）に対応するスイッチＳＷ１２２（１，３），ＳＷ１２２（１，４），ＳＷ１２２（１，１）がそれぞれＯＦＦに制御される。
【０１１８】
また、検出期間Ｐｔ２（１，１）において、スイッチＳＷ１１２，ＳＷ２１２、選択されていない検出電極ＤＥ（１，３），ＤＥ（１，４），ＤＥ（１，２）に対応するスイッチＳＷ１２１（１，３），ＳＷ１２１（１，４），ＳＷ１２１（１，２）、及び選択された検出電極ＤＥ（１，１）に対応するスイッチＳＷ１２２（１，１）がそれぞれＯＮに制御される。また、検出期間Ｐｔ２（１，１）において、スイッチＳＷ１１１，ＳＷ１２３，ＳＷ２１１，ＳＷ２２１、選択された検出電極ＤＥ（１，１）に対応するスイッチＳＷ１２１（１，１）、及び選択されていない検出電極ＤＥ（１，３），ＤＥ（１，４），ＤＥ（１，２）に対応するスイッチＳＷ１２２（１，３），ＳＷ１２２（１，４），ＳＷ１２２（１，２）がそれぞれＯＦＦに制御される。
【０１１９】
なお、本実施形態では、スイッチ回路１１０を設け、スイッチ回路１１０によって切り替えられた表示用駆動信号ＶＣＯＭ又はガード信号Ｖｇｄがスイッチ回路２１０（第２スイッチ回路）に入力される構成を例示したが、スイッチ回路１１０を表示用駆動信号ＶＣＯＭに固定、すなわち、検出期間Ｐｔにおいてもスイッチ回路２１０（第２スイッチ回路）に表示用駆動信号ＶＣＯＭが入力される構成であっても良い。また、スイッチ回路１１０を設けず、第２共用配線５３に直接表示用駆動信号ＶＣＯＭが入力される態様であっても良い。
【０１２０】
また、本実施形態では、上述したように、画素信号配線５０を１０８０本、検出電極配線５１を６４８本とした例を示している。この場合、１本の検出電極配線５１に対し、複数の画素信号配線５０を割り当てる態様であっても良い。
【０１２１】
実施形態１の第１比較例に係る構成では、出力回路１００ａと接続回路２００ａとの間の配線数は、画素信号配線５０と検出電極配線５１との総配線数と同数である。これに対し、実施形態１に係る表示装置１では、出力回路１００と接続回路２００との間の配線数、すなわち、第１共用配線５２と第２共用配線５３との総数を、画素信号配線５０と検出電極配線５１との総配線数よりも少なくすることができる。具体的には、例えば、画素信号配線５０を１０８０本、検出電極配線５１を６４８本としたとき、実施形態１の第１比較例に係る構成では、出力回路１００ａと接続回路２００ａとの間の配線数が１７２８本である。一方、実施形態１に係る表示装置１では、出力回路１００と接続回路２００との間の配線数を１０８１本とすることができる。
【０１２２】
また、実施形態１の第２比較例に係る構成では、出力回路１００ｂと接続回路２００ｂとの間の配線数は、実施形態１の第１比較例に係る構成よりも少なくなっている。一方、実施形態１の第２比較例に係る構成では、上述したように、シフトレジスタ３００（ＳＲ）を用いて検出用入出力信号ＡＦＥを１８分割し、検出電極配線５１と同数の検出用入出力信号ＡＦＥを生成する必要がある。また、スイッチ回路２４０のスイッチＳＷ２４０を制御するための制御信号を生成するマルチプレクサ（不図示）の回路規模が大きくなる可能性がある。
【０１２３】
実施形態１に係る表示装置１の構成では、図１８に示した構成及び図１９に示したタイミング制御により、画素Ｐｉｘに供給する画素信号Ｖｐｉｘと検出電極ＤＥに供給する検出用入出力信号ＡＦＥとの双方を、第１共用配線５２で伝送することを可能としている。具体的には、表示期間Ｐｄにおいて、第１共用配線５２に画素信号Ｖｐｉｘを供給し、検出期間Ｐｔにおいて、第１共用配線５２に検出用入出力信号ＡＦＥを供給する。そして、表示期間Ｐｄにおいて、画素信号Ｖｐｉｘを画素信号配線５０に印加し、検出期間Ｐｔにおいて、検出用入出力信号ＡＦＥを検出電極配線５１に印加する。これにより、表示パネル１０に接続される配線数を少なくすることができ、表示領域２０の外側の周辺領域１８の幅や、表示パネル１０と回路基板１６との接続部の幅を小さくすることができる。
【０１２４】
（実施形態１の変形例）
図２０は、実施形態１の変形例に係る表示装置の一構成例を示すブロック図である。図２１は、実施形態１の変形例に係る表示装置の出力回路及び接続回路の構成を示す図である。図２２は、実施形態１の変形例に係る表示装置のタイミング制御例を示す図である。実施形態１の変形例に係る表示装置１ｃの出力回路１００は、上述した実施形態１に係る表示装置１と同一であるので、ここでは説明を省略する。
【０１２５】
図２１に示すように、実施形態１の変形例に係る表示装置１ｃは、周辺領域１８に設けられた外縁配線５５にスイッチ回路１１０によって切り替えられた表示用駆動信号ＶＣＯＭ又はガード信号Ｖｇｄが供給される。
【０１２６】
また、図２１に示すように、実施形態１の変形例に係る表示装置１ｃの接続回路２００ｃは、上述した実施形態１に係る表示装置１の構成に加え、スイッチ回路２５０（第３スイッチ回路）をさらに含む。
【０１２７】
スイッチ回路２５０（第３スイッチ回路）は、スイッチ回路１１０によって切り替えられた表示用駆動信号ＶＣＯＭ又はガード信号Ｖｇｄを画素信号配線５０に接続する。スイッチ回路２５０（第３スイッチ回路）は、スイッチＳＷ２５１を含む。スイッチＳＷ２５１は、それぞれ１つの画素Ｐｉｘを構成する複数の副画素ＳＰｉｘに対応して設けられるが、ここでは、説明を容易とするため、１つのスイッチＳＷ２５１を例示している。
【０１２８】
図２２に示すように、スイッチＳＷ２５１は、表示期間ＰｄにおいてＯＦＦに制御され、検出期間ＰｔにおいてＯＮに制御される。これにより、検出期間Ｐｔにおいて、画素信号配線５０にガード信号Ｖｇｄが印加される。
【０１２９】
上述した実施形態１の構成では、検出期間Ｐｔにおいて画素信号配線５０がフローティング状態となり、ハイインピーダンスＨｉＺとなる（図１９参照）。
【０１３０】
実施形態１に係る表示装置１において、画面表示を行わない待機状態が続くと、画素信号配線５０と各副画素ＳＰｉｘのスイッチング素子ＴｒＤのゲートとの間に生じるリーク電流によってハイインピーダンスＨｉＺとなった画素信号配線５０の電位が変動し、所謂焼き付きが発生する可能性がある。図１２から図１４に示す実施形態１の第１比較例の構成では、検出期間Ｐｔにおいてスイッチ回路２３０（第１スイッチ回路）のスイッチＳＷ２３１をＯＮに制御することで、画素信号配線５０がフローティング状態となることを回避することができる。
【０１３１】
一方、実施形態１の構成では、検出期間Ｐｔにおいて第１共用配線５２に検出用入出力信号ＡＦＥが印加される。このため、検出期間Ｐｔにおいてスイッチ回路２２０（第１スイッチ回路）のスイッチＳＷ２２１をＯＮに制御すると、検出用入出力信号ＡＦＥが画素信号配線５０に供給され、タッチ検出の精度が低下する可能性がある。実施形態１の構成では、焼き付きの発生を抑制する手法として、画面表示を行わない待機状態となった場合に、スイッチ回路２２０（第１スイッチ回路）のスイッチＳＷ２２１を所定時間毎にＯＮすることが考えられる。
【０１３２】
実施形態１の変形例に係る表示装置１ｃでは、検出期間Ｐｔにおいて、スイッチＳＷ２５１がＯＮに制御される。これにより、画素信号配線５０がフローティング状態となることを回避することができ、画面表示を行わない待機状態において焼き付きが発生することを防ぐことができる。
【０１３３】
以上説明したように、実施形態１に係る表示装置１は、複数の画素Ｐｉｘを有する表示領域２０と複数の検出電極とが設けられた表示パネル１０を有する。表示パネル１０は、画素Ｐｉｘに供給される画素信号Ｖｐｉｘと検出電極ＤＥに供給される検出用入出力信号ＡＦＥとが伝送される複数の第１共用配線５２と、画素Ｐｉｘに電気的に接続された画素信号配線５０と、検出電極ＤＥに電気的に接続された検出電極配線５１と、第１共用配線５２と画素信号配線５０との間を電気的に接続又は切断するスイッチ回路２２０（第１スイッチ回路）と、第１共用配線５２と検出電極配線５１との間を電気的に接続又は切断するスイッチ回路２１０（第２スイッチ回路）と、を備える。
【０１３４】
上述した構成において、第１共用配線５２には、表示期間Ｐｄに画素信号Ｖｐｉｘが伝送され、検出期間Ｐｔに検出用入出力信号ＡＦＥが伝送される。スイッチ回路２２０（第１スイッチ回路）は、表示期間Ｐｄにおいて、画素信号Ｖｐｉｘを画素信号配線５０に印加する。スイッチ回路２１０（第２スイッチ回路）は、検出期間Ｐｔにおいて、検出用入出力信号ＡＦＥを検出電極配線５１に印加する。
【０１３５】
また、実施形態１に係る表示装置１は、検出電極ＤＥに供給される表示用駆動信号ＶＣＯＭが伝送される第２共用配線５３を備える。スイッチ回路２１０（第２スイッチ回路）は、第２共用配線５３と検出電極配線ＤＥとの間を電気的に接続又は切断し、表示期間Ｐｄにおいて、表示用駆動信号ＶＣＯＭを検出電極配線５１に印加する。
【０１３６】
上述した構成において、第１共用配線５２には、検出期間Ｐｔに検出用入力信号ＡＦＥ又はガード信号Ｖｇｄが伝送される。スイッチ回路２１０（第２スイッチ回路）は、検出期間Ｐｔにおいて、検出用入出力信号ＡＦＥ又はガード信号Ｖｇｄを検出電極配線５１に印加する。
【０１３７】
実施形態１に係る表示装置１によれば、画素Ｐｉｘに供給する画素信号Ｖｐｉｘと検出電極ＤＥに供給する検出用入出力信号ＡＦＥとの双方を、第１共用配線５２で伝送することができる。これにより、表示パネル１０に接続される配線数を少なくすることができ、表示領域２０の外側の周辺領域１８の幅や、表示パネル１０と回路基板１６との接続部の幅を小さくすることができる。
【０１３８】
また、実施形態１の変形例に係る表示装置１ｃは、表示領域２０の外側の周辺領域１８に、第２共用配線５３に電気的に接続された外縁配線５５が設けられている。接続回路２００ｃは、外縁配線５５と画素信号配線５０との間を電気的に接続又は切断するスイッチ回路２５０（第３スイッチ回路）をさらに含む。スイッチ回路２５０（第３スイッチ回路）は、検出期間Ｐｔにおいて、画素信号配線５０にガード信号Ｖｇｄを印加する。
【０１３９】
実施形態１の変形例に係る表示装置１ｃによれば、画素信号配線５０がフローティング状態となることを回避することができ、画面表示を行わない待機状態において焼き付きが発生することを防ぐことができる。
【０１４０】
本実施形態により、表示パネル１０，１０ｃに接続される配線数を削減可能な表示装置１，１ｃを提供することができる。
【０１４１】
（実施形態２）
以下、上述した実施形態１と同一の機能を有する構成には同一の符号を付して説明を省略し、実施形態２の表示装置について実施形態１との相違点を中心に説明する。
【０１４２】
図２３は、実施形態２に係る表示装置の一構成例を示すブロック図である。図２４は、実施形態２に係る表示装置の出力回路及び接続回路の構成を示す図である。図２５は、実施形態２に係る表示装置のタイミング制御例を示す図である。
【０１４３】
図２４に示すように、実施形態２に係る表示装置１ｄの出力回路１００ｃは、スイッチ回路１１０と、スイッチ回路１５０と、を含む。出力回路１００ｃは、例えばマルチプレクサで構成される。
【０１４４】
スイッチ回路１５０は、画素信号Ｖｐｉｘと検出用入出力信号ＡＦＥとを切り替えて、第１共用配線５２に出力づる。をスイッチ回路１５０は、スイッチＳＷ１５１と、スイッチＳＷ１５２と、を含む。
【０１４５】
また、図２４に示すように、実施形態２に係る表示装置１ｄの接続回路２００ｄは、スイッチ回路２６０（第２スイッチ回路）と、スイッチ回路２２０（第１スイッチ回路）と、含む。接続回路２００ｄは、例えばマルチプレクサで構成される。
【０１４６】
スイッチ回路２６０（第２スイッチ回路）は、スイッチ回路１１０によって切り替えられて第２共用配線５３に出力された表示用駆動信号ＶＣＯＭ又はガード信号Ｖｇｄと、スイッチ回路１５０によって第１共用配線５２に出力された検出用入出力信号ＡＦＥとを切り替える。スイッチ回路２６０（第２スイッチ回路）は、スイッチＳＷ２６１と、スイッチＳＷ２６２と、を含む。
【０１４７】
ここで、実施形態２に係る表示装置１ｄの表示期間Ｐｄにおける各スイッチの制御状態について説明する。
【０１４８】
図２５に示すように、表示期間Ｐｄにおいて、スイッチＳＷ１１１，ＳＷ１５１，ＳＷ２６１，ＳＷ２２１がＯＮに制御され、スイッチＳＷ１１２，ＳＷ１５２，ＳＷ２６２がＯＦＦに制御される。これにより、画素信号配線５０に画素信号Ｖｐｉｘが印加され、検出電極配線５１に表示用駆動信号ＶＣＯＭが印加される。
【０１４９】
次に、実施形態２に係る表示装置１ｄの検出期間Ｐｔにおける各スイッチの制御状態について説明する。
【０１５０】
図２５に示すように、検出期間Ｐｔにおいて、スイッチＳＷ１１２、選択されていない検出電極ＤＥに対応するスイッチＳＷ２６１、及び選択された検出電極ＤＥに対応するスイッチＳＷ１５２がそれぞれＯＮに制御される。また、検出期間Ｐｔにおいて、スイッチＳＷ１１１，ＳＷ１５１，ＳＷ２２１、選択された検出電極ＤＥに対応するスイッチＳＷ１５２、及び選択されていない検出電極ＤＥに対応するスイッチＳＷ２６１がそれぞれＯＦＦに制御される。これにより、選択された検出電極ＤＥに対応する検出電極配線５１に検出用入出力信号ＡＦＥが印加され、選択されていない検出電極ＤＥに対応する検出電極配線５１にガード信号Ｖｇｄが印加される。
【０１５１】
具体的に、検出期間Ｐｔ１（１，４）において、スイッチＳＷ１１２、選択されていない検出電極ＤＥ（１，３），ＤＥ（１，１），ＤＥ（１，２）に対応するスイッチＳＷ２６１（１，３），ＳＷ２６１（１，１），ＳＷ２６１（１，２）、及び選択された検出電極ＤＥ（１，４）に対応するスイッチＳＷ１５２（１，４）がそれぞれＯＮに制御される。また、検出期間Ｐｔ１（１，４）において、スイッチＳＷ１１１，ＳＷ１５１，ＳＷ２２１、選択された検出電極ＤＥ（１，４）に対応するスイッチＳＷ２６１（１，４）、及び選択されていない検出電極ＤＥ（１，３），ＤＥ（１，１），ＤＥ（１，２）に対応するスイッチＳＷ１５２（１，３），ＳＷ１５２（１，１），ＳＷ１５２（１，２）がそれぞれＯＦＦに制御される。
【０１５２】
また、検出期間Ｐｔ１（１，３）において、スイッチＳＷ１１２、選択されていない検出電極ＤＥ（１，４），ＤＥ（１，１），ＤＥ（１，２）に対応するスイッチＳＷ２６１（１，４），ＳＷ２６１（１，１），ＳＷ２６１（１，２）、及び選択された検出電極ＤＥ（１，３）に対応するスイッチＳＷ１５２（１，４）がそれぞれＯＮに制御される。また、検出期間Ｐｔ１（１，３）において、スイッチＳＷ１１１，ＳＷ１５１，ＳＷ２２１、選択された検出電極ＤＥ（１，３）に対応するスイッチＳＷ２６１（１，３）、及び選択されていない検出電極ＤＥ（１，４），ＤＥ（１，１），ＤＥ（１，２）に対応するスイッチＳＷ１５２（１，４），ＳＷ１５２（１，１），ＳＷ１５２（１，２）がそれぞれＯＦＦに制御される。
【０１５３】
また、検出期間Ｐｔ２（１，２）において、スイッチＳＷ１１２、選択されていない検出電極ＤＥ（１，３），ＤＥ（１，４），ＤＥ（１，１）に対応するスイッチＳＷ２６１（１，３），ＳＷ２６１（１，４），ＳＷ２６１（１，１）、及び選択された検出電極ＤＥ（１，２）に対応するスイッチＳＷ１５２（１，２）がそれぞれＯＮに制御される。また、検出期間Ｐｔ２（１，２）において、スイッチＳＷ１１１ＳＷ１５１，，ＳＷ２２１、選択された検出電極ＤＥ（１，２）に対応するスイッチＳＷ２６１（１，２）、及び選択されていない検出電極ＤＥ（１，３），ＤＥ（１，４），ＤＥ（１，１）に対応するスイッチＳＷ１５２（１，３），ＳＷ１５２（１，４），ＳＷ１５２（１，１）がそれぞれＯＦＦに制御される。
【０１５４】
また、検出期間Ｐｔ２（１，１）において、スイッチＳＷ１１２、選択されていない検出電極ＤＥ（１，３），ＤＥ（１，４），ＤＥ（１，２）に対応するスイッチＳＷ２６１（１，３），ＳＷ２６１（１，４），ＳＷ２６１（１，２）、及び選択された検出電極ＤＥ（１，１）に対応するスイッチＳＷ１５２（１，１）がそれぞれＯＮに制御される。また、検出期間Ｐｔ２（１，１）において、スイッチＳＷ１１１，ＳＷ１５１，ＳＷ２２１、選択された検出電極ＤＥ（１，１）に対応するスイッチＳＷ２６１（１，１）、及び選択されていない検出電極ＤＥ（１，３），ＤＥ（１，４），ＤＥ（１，２）に対応するスイッチＳＷ１５２（１，３），ＳＷ１５２（１，４），ＳＷ１５２（１，２）がそれぞれＯＦＦに制御される。
【０１５５】
なお、実施形態２に係る表示装置１ｄにおいても、実施形態１の変形例に係る構成と同様に、画面表示を行わない待機状態において焼き付きが発生することを防ぐ構成とすることができる。具体的には、スイッチ回路２５０（第３スイッチ回路）をさらに含む構成とする。そして、周辺領域１８に設けられた外縁配線５５にスイッチ回路１１０によって切り替えられた表示用駆動信号ＶＣＯＭ又はガード信号Ｖｇｄを供給し、検出期間Ｐｔにおいて、スイッチＳＷ２５１をＯＮに制御する。これにより、画素信号配線５０がフローティング状態となることを回避することができる。
【０１５６】
実施形態２に係る表示装置１ｄの構成では、図２４に示した構成及び図２５に示したタイミング制御により、画素Ｐｉｘに供給する画素信号Ｖｐｉｘと検出電極ＤＥに供給する検出用入出力信号ＡＦＥとの双方を、第１共用配線５２で伝送することを可能としている。具体的には、表示期間Ｐｄにおいて、第１共用配線５２に画素信号Ｖｐｉｘを供給し、検出期間Ｐｔにおいて、第１共用配線５２に検出用入出力信号ＡＦＥを供給する。そして、表示期間Ｐｄにおいて、画素信号Ｖｐｉｘを画素信号配線５０に印加し、検出期間Ｐｔにおいて、検出用入出力信号ＡＦＥを検出電極配線５１に印加する。これにより、表示パネル１０ｄに接続される配線数を少なくすることができ、表示領域２０の外側の周辺領域１８の幅や、表示パネル１０ｄと回路基板１６ｃとの接続部の幅を小さくすることができる。
【０１５７】
以上説明したように、実施形態２に係る表示装置１ｄは、複数の画素Ｐｉｘを有する表示領域２０と複数の検出電極とが設けられた表示パネル１０ｄを有する。表示パネル１０ｄは、画素Ｐｉｘに供給される画素信号Ｖｐｉｘと検出電極ＤＥに供給される検出用入出力信号ＡＦＥとが伝送される複数の第１共用配線５２と、検出電極ＤＥに供給される表示用駆動信号ＶＣＯＭと検出用入出力信号ＡＦＥに同期したガード信号Ｖｇｄとが伝送される第２共用配線５３と、画素Ｐｉｘに電気的に接続された画素信号配線５０と、検出電極ＤＥに電気的に接続された検出電極配線５１と、第１共用配線５２と画素信号配線５０との間を電気的に接続又は切断するスイッチ回路２２０（第１スイッチ回路）と、第１共用配線５２と検出電極配線５１との間を電気的に接続又は切断し、第２共用配線５３と検出電極配線５１との間を電気的に接続又は切断するスイッチ回路２６０（第２スイッチ回路）と、を備える。
【０１５８】
上述した構成において、第１共用配線５２には、表示期間Ｐｄに画素信号Ｖｐｉｘが伝送され、検出期間Ｐｔに検出用入出力信号ＡＦＥが伝送される。また、第２共用配線５３には、表示期間Ｐｄに表示用駆動信号ＶＣＯＭが伝送され、検出期間Ｐｔにガード信号Ｖｇｄが伝送される。スイッチ回路２２０（第１スイッチ回路）は、表示期間Ｐｄにおいて、画素信号Ｖｐｉｘを画素信号配線５０に印加し、検出期間Ｐｔにおいて、検出用入出力信号ＡＦＥ又はガード信号Ｖｇｄを検出電極配線５１に印加する。スイッチ回路２１０（第２スイッチ回路）は、表示期間Ｐｄにおいて、表示用駆動信号ＶＣＯＭを検出電極配線５１に印加し、検出期間Ｐｔにおいて、検出用入出力信号ＡＦＥ又はガード信号Ｖｇｄを検出電極配線５１に印加する。
【０１５９】
実施形態２に係る表示装置１ｄによれば、画素Ｐｉｘに供給する画素信号Ｖｐｉｘと検出電極ＤＥに供給する検出用入出力信号ＡＦＥとの双方を、第１共用配線５２で伝送することができる。これにより、表示パネル１０ｄに接続される配線数を少なくすることができ、表示領域２０の外側の周辺領域１８の幅や、表示パネル１０ｄと回路基板１６ｃとの接続部の幅を小さくすることができる。
【０１６０】
本実施形態により、表示パネル１０ｄに接続される配線数を削減可能な表示装置１ｄを提供することができる。
【０１６１】
（実施形態３）
以下、上述した実施形態１，２と同一の機能を有する構成には同一の符号を付して説明を省略し、実施形態３の表示装置について実施形態１との相違点を中心に説明する。
【０１６２】
図２６は、実施形態３に係る表示装置の一構成例を示すブロック図である。図２７は、実施形態３に係る表示装置の出力回路及び接続回路の構成を示す図である。図２８は、実施形態３に係る表示装置のタイミング制御例を示す図である。
【０１６３】
図２７に示すように、実施形態３に係る表示装置１ｅの出力回路１００ｄは、スイッチ回路１１０と、スイッチ回路１６０と、を含む。出力回路１００ｄは、例えばマルチプレクサで構成される。
【０１６４】
スイッチ回路１６０は、ガード信号Ｖｇｄ又は検出用入出力信号ＡＦＥを切り替える。スイッチ回路１６０は、スイッチＳＷ１６１と、スイッチＳＷ１６２と、を含む。本実施形態において、スイッチ回路１６０によって切り替えられたガード信号Ｖｇｄ又は検出用入出力信号ＡＦＥは、回路基板１６ｄ内で第１共用配線５２に入力される。
【０１６５】
ここで、実施形態３に係る表示装置１ｅの表示期間Ｐｄにおける各スイッチの制御状態について説明する。
【０１６６】
図２８に示すように、表示期間Ｐｄにおいて、スイッチＳＷ１１１，ＳＷ２１１，ＳＷ２２１がＯＮに制御され、スイッチＳＷ１１２，ＳＷ１６１，ＳＷ１６２，ＳＷ２１２がＯＦＦに制御される。これにより、画素信号配線５０に画素信号Ｖｐｉｘが印加され、検出電極配線５１に表示用駆動信号ＶＣＯＭが印加される。
【０１６７】
次に、実施形態３に係る表示装置１ｅの検出期間Ｐｔにおける各スイッチの制御状態について説明する。
【０１６８】
図２８に示すように、検出期間Ｐｔにおいて、スイッチＳＷ１１２，ＳＷ２１２、選択されていない検出電極ＤＥに対応するスイッチＳＷ１６１、及び選択された検出電極ＤＥに対応するスイッチＳＷ１６２がそれぞれＯＮに制御される。また、スイッチＳＷ１１１，ＳＷ２１１、選択された検出電極ＤＥに対応するスイッチＳＷ１６１、及び選択されていない検出電極ＤＥに対応するスイッチＳＷ１６２がそれぞれＯＦＦに制御される。これにより、選択された検出電極ＤＥに対応する検出電極配線５１に検出用入出力信号ＡＦＥが印加され、選択されていない検出電極ＤＥに対応する検出電極配線５１にガード信号Ｖｇｄが印加される。
【０１６９】
具体的に、検出期間Ｐｔ１（１，４）において、スイッチＳＷ１１２，ＳＷ２１２、選択されていない検出電極ＤＥ（１，３），ＤＥ（１，１），ＤＥ（１，２）に対応するスイッチＳＷ１６１（１，３），ＳＷ１６１（１，１），ＳＷ１６１（１，２）、及び選択された検出電極ＤＥ（１，４）に対応するスイッチＳＷ１６２（１，４）がそれぞれＯＮに制御される。また、検出期間Ｐｔ１（１，４）において、スイッチＳＷ１１１，ＳＷ２１１、選択された検出電極ＤＥ（１，４）に対応するスイッチＳＷ１６１（１，４）、及び選択されていない検出電極ＤＥ（１，３），ＤＥ（１，１），ＤＥ（１，２）に対応するスイッチＳＷ１６２（１，３），ＳＷ１６２（１，１），ＳＷ１６２（１，２）がそれぞれＯＦＦに制御される。
【０１７０】
また、検出期間Ｐｔ１（１，３）において、スイッチＳＷ１１２，ＳＷ２１２、選択されていない検出電極ＤＥ（１，４），ＤＥ（１，１），ＤＥ（１，２）に対応するスイッチＳＷ１６１（１，４），ＳＷ１６１（１，１），ＳＷ１６１（１，２）、及び選択された検出電極ＤＥ（１，３）に対応するスイッチＳＷ１６２（１，４）がそれぞれＯＮに制御される。また、検出期間Ｐｔ１（１，３）において、スイッチＳＷ１１１，ＳＷ２１１、選択された検出電極ＤＥ（１，３）に対応するスイッチＳＷ１６１（１，３）、及び選択されていない検出電極ＤＥ（１，４），ＤＥ（１，１），ＤＥ（１，２）に対応するスイッチＳＷ１６２（１，４），ＳＷ１６２（１，１），ＳＷ１６２（１，２）がそれぞれＯＦＦに制御される。
【０１７１】
また、検出期間Ｐｔ２（１，２）において、スイッチＳＷ１１２，ＳＷ２１２、選択されていない検出電極ＤＥ（１，３），ＤＥ（１，４），ＤＥ（１，１）に対応するスイッチＳＷ１６１（１，３），ＳＷ１６１（１，４），ＳＷ１６１（１，１）、及び選択された検出電極ＤＥ（１，２）に対応するスイッチＳＷ１６２（１，２）がそれぞれＯＮに制御される。また、検出期間Ｐｔ２（１，２）において、スイッチＳＷ１１１，ＳＷ２１１、選択された検出電極ＤＥ（１，２）に対応するスイッチＳＷ１６１（１，２）、及び選択されていない検出電極ＤＥ（１，３），ＤＥ（１，４），ＤＥ（１，１）に対応するスイッチＳＷ１６２（１，３），ＳＷ１６２（１，４），ＳＷ１６２（１，１）がそれぞれＯＦＦに制御される。
【０１７２】
また、検出期間Ｐｔ２（１，１）において、スイッチＳＷ１１２，ＳＷ２１２、選択されていない検出電極ＤＥ（１，３），ＤＥ（１，４），ＤＥ（１，２）に対応するスイッチＳＷ１６１（１，３），ＳＷ１６１（１，４），ＳＷ１６１（１，２）、及び選択された検出電極ＤＥ（１，１）に対応するスイッチＳＷ１６２（１，１）がそれぞれＯＮに制御される。また、検出期間Ｐｔ２（１，１）において、スイッチＳＷ１１１，ＳＷ２１１、選択された検出電極ＤＥ（１，１）に対応するスイッチＳＷ１６１（１，１）、及び選択されていない検出電極ＤＥ（１，３），ＤＥ（１，４），ＤＥ（１，２）に対応するスイッチＳＷ１６２（１，３），ＳＷ１６２（１，４），ＳＷ１６２（１，２）がそれぞれＯＦＦに制御される。
【０１７３】
なお、実施形態３に係る表示装置１ｅにおいても、スイッチ回路１１０を表示用駆動信号ＶＣＯＭに固定、すなわち、検出期間Ｐｔにおいてもスイッチ回路２１０（第２スイッチ回路）に表示用駆動信号ＶＣＯＭが入力される構成であっても良い。また、スイッチ回路１１０を設けず、第２共用配線５３に直接表示用駆動信号ＶＣＯＭが入力される態様であっても良い。
【０１７４】
この場合、スイッチＳＷ１６１は、実施形態１の第１比較例におけるスイッチＳＷ１３２に相当し、スイッチＳＷ１６２は、実施形態１の第１比較例におけるスイッチＳＷ１３３に相当する。なお、実施形態３では、実施形態１の第１比較例のスイッチＳＷ１４１に相当するスイッチが設けられていない。本実施形態では、検出期間Ｐｔにおいて、スイッチ回路１６０によって切り替えられる検出用出力信号ＡＦＥ又はガード信号Ｖｇｄが第１共用配線５２に印加される構成であるので、スイッチＳＷ１４１に相当するスイッチは不要である。これにより、実施形態３の変形例に係る表示装置１ｅの出力回路１００ｄは、実施形態１の第１比較例に係る表示装置１ａの出力回路１００ａに置き換えることができる。すなわち、実施形態３の変形例に係る表示装置１ｅは、駆動回路１９ｄとして、実施形態１の第１比較例に係る表示装置１ａの駆動回路１９ａを流用して構成することができる。
【０１７５】
また、実施形態１の変形例に係る構成と同様に、画面表示を行わない待機状態において焼き付きが発生することを防ぐ構成とすることができる。具体的には、スイッチ回路２５０（第３スイッチ回路）をさらに含む構成とする。そして、周辺領域１８に設けられた外縁配線５５にスイッチ回路１１０によって切り替えられた表示用駆動信号ＶＣＯＭ又はガード信号Ｖｇｄを供給し、検出期間Ｐｔにおいて、スイッチＳＷ２５１をＯＮに制御する。これにより、画素信号配線５０がフローティング状態となることを回避することができる。
【０１７６】
実施形態３に係る表示装置１ｅの構成では、図２７に示した構成及び図２８に示したタイミング制御により、画素Ｐｉｘに供給する画素信号Ｖｐｉｘと検出電極ＤＥに供給する検出用入出力信号ＡＦＥとの双方を、第１共用配線５２で伝送することを可能としている。具体的には、表示期間Ｐｄにおいて、第１共用配線５２に画素信号Ｖｐｉｘを供給し、検出期間Ｐｔにおいて、第１共用配線５２に検出用入出力信号ＡＦＥを供給する。そして、表示期間Ｐｄにおいて、画素信号Ｖｐｉｘを画素信号配線５０に印加し、検出期間Ｐｔにおいて、検出用入出力信号ＡＦＥを検出電極配線５１に印加する。これにより、表示パネル１０に接続される配線数を少なくすることができ、表示領域２０の外側の周辺領域１８の幅や、表示パネル１０と回路基板１６ｄとの接続部の幅を小さくすることができる。
【０１７７】
以上説明したように、実施形態３に係る表示装置１ｅは、複数の画素Ｐｉｘを有する表示領域２０と複数の検出電極とが設けられた表示パネル１０を有する。表示パネル１０は、画素Ｐｉｘに供給される画素信号Ｖｐｉｘと検出電極ＤＥに供給される検出用入出力信号ＡＦＥとが伝送される複数の第１共用配線５２と、画素Ｐｉｘに電気的に接続された画素信号配線５０と、検出電極ＤＥに電気的に接続された検出電極配線５１と、第１共用配線５２と画素信号配線５０との間を電気的に接続又は切断するスイッチ回路２２０（第１スイッチ回路）と、第１共用配線５２と検出電極配線５１との間を電気的に接続又は切断するスイッチ回路２１０（第２スイッチ回路）と、を備える。
【０１７８】
上述した構成において、第１共用配線５２には、表示期間Ｐｄに画素信号Ｖｐｉｘが伝送され、検出期間Ｐｔに検出用入出力信号ＡＦＥが伝送される。スイッチ回路２２０（第１スイッチ回路）は、表示期間Ｐｄにおいて、画素信号Ｖｐｉｘを画素信号配線５０に印加する。スイッチ回路２１０（第２スイッチ回路）は、検出期間Ｐｔにおいて、検出用入出力信号ＡＦＥを検出電極配線５１に印加する。
【０１７９】
また、実施形態３に係る表示装置１ｅは、検出電極ＤＥに供給される表示用駆動信号ＶＣＯＭが伝送される第２共用配線５３を備える。スイッチ回路２１０（第２スイッチ回路）は、第２共用配線５３と検出電極配線ＤＥとの間を電気的に接続又は切断し、表示期間Ｐｄにおいて、表示用駆動信号ＶＣＯＭを検出電極配線５１に印加する。
【０１８０】
上述した構成において、第１共用配線５２には、検出期間Ｐｔに検出用入力信号ＡＦＥ又はガード信号Ｖｇｄが伝送される。スイッチ回路２１０（第２スイッチ回路）は、検出期間Ｐｔにおいて、検出用入出力信号ＡＦＥ又はガード信号Ｖｇｄを検出電極配線５１に印加する。
【０１８１】
実施形態３に係る表示装置１ｅによれば、画素Ｐｉｘに供給する画素信号Ｖｐｉｘと検出電極ＤＥに供給する検出用入出力信号ＡＦＥとの双方を、第１共用配線５２で伝送することができる。これにより、表示パネル１０に接続される配線数を少なくすることができ、表示領域２０の外側の周辺領域１８の幅や、表示パネル１０と回路基板１６との接続部の幅を小さくすることができる。
【０１８２】
本実施形態により、表示パネル１０に接続される配線数を削減可能な表示装置１ｅを提供することができる。
【０１８３】
なお、上述した実施形態では、センサ領域３０の検出面における被検出体の位置を検出する態様に適用する例を示したが、被検出体によってセンサ領域３０に印加された力を検出する態様に適用することも可能である。
【０１８４】
上述した各実施形態は、各構成要素を適宜組み合わせることが可能である。また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本実施形態によりもたらされるものと解される。
【符号の説明】
【０１８５】
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ  表示装置
６  液晶層
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ  表示パネル
１１  制御回路
１２  ゲートスキャナ回路
１３  ソースドライバ
１４  駆動電極ドライバ
１６，１６ａ，１６ｂ，１６ｃ，１６ｄ  回路基板
１７，１７ａ  アナログフロントエンド
１８  周辺領域
１９，１９ａ，１９ｂ，１９ｃ，１９ｄ  駆動回路
２０  表示領域
２１  第１基板
２２  画素電極
３０  センサ領域
３１  第２基板
４０  検出回路
５０  画素信号配線
５１  検出電極配線
５２  第１共用配線
５３  第２共用配線
５５  外縁配線
１００，１００ａ，１００ｂ，１００ｃ，１００ｄ  出力回路
１１０  スイッチ回路
１２０  スイッチ回路
１４０  スイッチ回路
１５０  スイッチ回路
１６０  スイッチ回路
２００，２００ａ，２００ｂ，２００ｃ，２００ｄ，２００ｅ  接続回路
２１０  スイッチ回路（第２スイッチ回路）
２２０  スイッチ回路（第１スイッチ回路）
２３０  スイッチ回路
２５０  スイッチ回路（第３スイッチ回路）
２６０  スイッチ回路（第２スイッチ回路）
３００  シフトレジスタ（ＳＲ）
ＤＥ  検出電極
【図１】
2019191761.tif 000003
【図２】
2019191761.tif 000004
【図３】
2019191761.tif 000005
【図４】
2019191761.tif 000006
【図５】
2019191761.tif 000007
【図６】
2019191761.tif 000008
【図７】
2019191761.tif 000009
【図８】
2019191761.tif 000010
【図９】
2019191761.tif 000011
【図１０Ａ】
2019191761.tif 000012
【図１０Ｂ】
2019191761.tif 000013
【図１０Ｃ】
2019191761.tif 000014
【図１０Ｄ】
2019191761.tif 000015
【図１１】
2019191761.tif 000016
【図１２】
2019191761.tif 000017
【図１３】
2019191761.tif 000018
【図１４】
2019191761.tif 000019
【図１５】
2019191761.tif 000020
【図１６】
2019191761.tif 000021
【図１７】
2019191761.tif 000022
【図１８】
2019191761.tif 000023
【図１９】
2019191761.tif 000024
【図２０】
2019191761.tif 000025
【図２１】
2019191761.tif 000026
【図２２】
2019191761.tif 000027
【図２３】
2019191761.tif 000028
【図２４】
2019191761.tif 000029
【図２５】
2019191761.tif 000030
【図２６】
2019191761.tif 000031
【図２７】
2019191761.tif 000032
【図２８】
2019191761.tif 000033