(57)【要約】      （修正有）【課題】電界を緩和するゲート領域を有する半導体装置を提供する。【解決手段】半導体装置１のドリフト層１２は、ドレイン層１０の上面に形成されている。ベース領域１４は、ドリフト層の上面に形成されている。ソース領域１６は、ベース領域の上面に形成されている。フィールドプレート電極２０は、ソース領域の上面からベース領域を貫通してドリフト層に到達するトレンチ内に、トレンチに沿って第１絶縁膜１８を介して形成されている。ゲート領域２４は、トレンチ内において、第２絶縁膜２２を介して形成されているゲート領域であって、トレンチに沿った方向に凹部を上面に有するＵ字形であり、Ｕ字形の双方の端部のそれぞれの上面において、第２絶縁膜側である外側の端部の位置よりも凹部側である内側の端部の位置の方が高くなるように、形成されている。第３絶縁膜２６、２８は、ソース領域及びゲート領域の上面及び凹部内に形成されている。【選択図】図３
2019057596.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドレイン層と、
前記ドレイン層の上面に形成されている、第１導電型のドリフト層と、
前記ドリフト層の上面に形成されている、第２導電型のベース領域と、
前記ベース領域の上面に形成されている、第１導電型のソース領域と、
前記ソース領域の上面から前記ベース領域を貫通して前記ドリフト層に到達するトレンチ内に、前記トレンチに沿って第１絶縁膜を介して形成されている、フィールドプレート電極と、
前記トレンチ内において、第２絶縁膜を介して形成されているゲート領域であって、前記トレンチに沿った方向に凹部を上面に有するＵ字形であり、Ｕ字形の双方の端部のそれぞれの上面において、前記第２絶縁膜側である外側の端部の位置よりも前記凹部側である内側の端部の位置の方が高くなるように、形成されている、ゲート領域と、
前記ソース領域及び前記ゲート領域の上面及び前記凹部内に形成されている、第３絶縁膜と、
を備える半導体装置。
【請求項２】
前記ゲート領域は、Ｕ字形の双方の端部の上面において、前記第２絶縁膜側との接触側では鈍角となり、前記凹部側では鋭角となるように形成されている、請求項１に記載の半導体装置。
【請求項３】
前記第３絶縁膜の上面から前記第３絶縁膜を貫通し、前記凹部以外の領域において選択的に、少なくとも前記ゲート領域の上面まで到達する、ゲートコンタクトをさらに備える請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記ゲート領域の上面において、前記ゲートコンタクトと前記ゲート領域との間にシリサイド層を備える、請求項３に記載の半導体装置。
【請求項５】
前記ゲートコンタクトは、前記ゲート領域が形成するＵ字部分の２つの上面の双方まで到達するように形成される、請求項３又は請求項４に記載の半導体装置。
【請求項６】
第１導電型のドレイン層の上面に形成されている第１導電型のドリフト層に、前記ドリフト層の上面側から前記ドリフト層の前記ドレイン層に向かって、トレンチを形成するステップと、
前記トレンチの内壁に、第１絶縁膜を形成するステップと、
前記第１絶縁膜を介してフィールドプレート電極を形成するステップと、
前記フィールドプレート電極の上面及び前記トレンチの前記内壁に第２絶縁膜を形成するステップと、
前記第２絶縁膜を介して、前記フィールドプレート電極の上側及び前記トレンチの内側に、前記トレンチの方向に沿った凹部を有するＵ字形のゲート領域を、Ｕ字形の双方の端部のそれぞれの上面において、前記第２絶縁膜側である外側の端部の位置よりも前記凹部側である内側の端部の位置の方が高くなるように、形成するステップと、
前記ドリフト層の前記トレンチ以外の上面にベース領域を形成するステップと、
前記ベース領域の上面にソース領域を形成するステップと、
前記ソース領域の上面及び前記ゲート領域の上面に、前記凹部が埋まるように第３絶縁膜を形成するステップと、
前記第３絶縁膜を貫通し、前記ゲート領域へと到達するゲートコンタクトを形成するステップと、
を備える半導体装置の製造方法。
【請求項７】
前記ゲート領域と、前記ゲートコンタクトとの間にシリサイド層を形成するステップをさらに備える、請求項６に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）等の半導体装置は、レギュレータやスイッチ素子として広く用いられている。例えば、高耐圧設計で、幅の広いトレンチを形成する場合、ポリシリコンの成膜厚を厚くしたり、ポリシリコンの成膜を２段階に積み上げたりしている。
【０００３】
しかしながら、このような構造は、応力が大きくなりウエハの反りが大きくなる。また、ゲート電極のポリシリコンのリセスを形成する際に、ドライエッチングで形状が中央に凹型のすり鉢形状となり、直上コンタクトを形成する場合、ゲート電極内にコンタクト領域を形成する十分な幅をとるのが困難となる。さらに、ドレイン電圧とゲート電圧を分離する絶縁膜界面において、ゲート電極の形状が鋭角であると、局所的に電界集中が起こりやすく、ゲート絶縁膜の破壊に至る。これに対してゲート電極の上面を平坦に形成しようとすると、ＣＭＰ（Chemical Mechanical Polishing）等の過程が必要となり、製造工程数が増加する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−６５７７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、本発明が解決しようとする課題は、ゲート領域におけるコンタクト抵抗が低い半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
半導体装置は、第１導電型のドレイン層と、第１導電型のドリフト層と、第２導電型のベース領域と、第１導電型のソース領域と、フィールドプレート電極と、ゲート領域と、第３絶縁膜と、を備える。ドリフト層は、前記ドレイン層の上面に形成されている。ベース領域は、前記ドリフト層の上面に形成されている。ソース領域は、前記ベース領域の上面に形成されている。フィールドプレート電極は、前記ソース領域の上面から前記ベース領域を貫通して前記ドリフト層に到達するトレンチ内に、前記トレンチに沿って第１絶縁膜を介して形成されている。ゲート領域は、前記トレンチ内において、第２絶縁膜を介して形成されているゲート領域であって、前記トレンチに沿った方向に凹部を上面に有するＵ字形であり、Ｕ字形の双方の端部のそれぞれの上面において、前記第２絶縁膜側である外側の端部の位置よりも前記凹部側である内側の端部の位置の方が高くなるように、形成されている。第３絶縁膜は、前記ソース領域及び前記ゲート領域の上面及び前記凹部内に形成されている。
【図面の簡単な説明】
【０００７】
【図１】一実施形態に係る半導体装置を模式的に示す断面図。
【図２】一実施形態に係る半導体装置を模式的に示す平面図。
【図３】図２の各部における断面図。
【図４】一実施形態に係るゲートメタルとゲート領域とを接続した状態を示す模式図。
【図５】一実施形態に係る半導体装置の製造過程を模式的に示す断面図。
【図６】一実施形態に係る半導体装置の製造過程を模式的に示す断面図。
【図７】一実施形態に係る半導体装置の製造過程を模式的に示す断面図。
【図８】一実施形態に係る半導体装置の製造過程を模式的に示す断面図。
【図９】一実施形態に係る半導体装置の製造過程を模式的に示す断面図。
【図１０】一実施形態に係る半導体装置の別の例を模式的に示す断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、本発明の実施形態について説明する。本実施形態は、本発明を限定するものではない。図面は、その構造又は製造方法をわかりやすくするために示されているものであり、その寸法、比率、細部の形状等は、図面通りのものであるとは限られない。例えば、一般的にゆがんでいる平面であっても、直線で表していたりする。
【０００９】
（構造）
まず、本実施形態に係る半導体装置の構造について説明する。なお、説明において便宜上、上面、下面との表現を用いているが、説明のために用いている語句であり、半導体装置の使用中等において常に重力方向に対して上下関係を保つものではない。同様に、高さという言葉は、一般的には上下関係を表す表現であるが、半導体装置の使用中等において常に上下関係を表すものではなく、水平方向の長さを表すこともある。ここで、高さとは、例えば、ドレイン領域下面（半導体基板の下面）からの距離のことを言う。
【００１０】
図１（ａ）及び図１（ｂ）は、本実施形態に係る半導体装置の模式図である。図１（ａ）は、断面図、図１（ｂ）は、図１（ａ）のＡ−Ａ断面図である。
【００１１】
図１（ａ）に示すように、半導体装置１は、ドレイン層１０と、ドリフト層１２と、ベース領域１４と、ソース領域１６と、第１絶縁膜１８と、フィールドプレート電極２０と、第２絶縁膜２２と、ゲート領域２４と、層間絶縁膜２６と、層間絶縁膜２８と、を備えて構成される。この半導体装置１は、例えば、パワーＭＯＳＦＥＴを構成する。
【００１２】
なお、図１（ａ）は、半導体装置１の構造をわかりやすく説明するために、各領域に電圧を印加するためのコンタクト及びメタル層を図示しない断面を示す図である。後述するように、例えば、層間絶縁膜２６及び層間絶縁膜２８を貫通して、半導体装置１の上面からゲート領域２４へと接続されるバリアメタル３０及びゲートメタル３２が備えられる。
【００１３】
ドレイン層１０は、トレンチ型（縦型）のパワーＭＯＳＦＥＴにおけるドレインを形成する層であり、第１導電型の半導体、例えば、ｎ＋型の半導体で形成されている。図１（ａ）の例においては、ドレイン層１０の下面において、ドレインメタル３８と接続される。
【００１４】
ドリフト層１２は、第１導電型の半導体、例えば、ｎ−型の半導体で形成されている。ドリフト層１２は、ドレイン層１０の上面に、その下面が接触するように備えられている。
【００１５】
ベース領域１４は、ドリフト層１２の上面にその下面が接触するように備えられている。ベース領域１４は、第２導電型の半導体、例えば、ｐ＋型の半導体で形成され、ゲート領域２４に電圧が印加された場合に、チャネルを形成し、ソース領域１６からドレイン層１０へとキャリアを流すことを可能とする領域である。
【００１６】
ソース領域１６は、ベース領域１４の上面にその下面が接触するように備えられている。ソース領域１６は、第１導電型の半導体、例えば、ｎ＋型の半導体で形成され、ゲート領域２４に適切に電圧が印加された場合に、ソース領域１６と、ドレイン層１０との間の電位差により、ソース領域１６からドレイン層１０へとキャリアが流れる。
【００１７】
この、ドリフト層１２、ベース領域１４、ソース領域１６の上面、すなわち、ソース領域１６の上面からドリフト層１２の途中まで到達するように、トレンチ５０が備えられる。トレンチ５０があることにより、ドリフト層１２の上面に、選択的にベース領域１４及びソース領域１６が備えられることとなる。
【００１８】
第１絶縁膜１８は、例えば、フィールドプレート絶縁膜であり、フィールドプレート電極２０と、ドリフト層１２とを絶縁する絶縁膜である。この第１絶縁膜１８は、トレンチ５０内に、フィールドプレート電極２０とドリフト層１２とを絶縁するように備えられる。
【００１９】
フィールドプレート電極２０は、ドレイン層１０からソース領域１６の方向、すなわち、上下方向にトレンチ５０の方向に沿って、第１絶縁膜１８を介して、トレンチ５０内に備えられている。フィールドプレート電極２０は、例えば、ポリシリコンを備えて形成される。なお、このフィールドプレート電極２０がソース電極と接続されてもよい。
【００２０】
また、図１（ａ）においては、フィールドプレート電極２０が単体であるものとして描写されているが、これには限られず、複数の異なる種類の導電体又は半導体により、フィールドプレート電極２０が形成されていてもよい。例えば、ドリフト層１２と第１絶縁膜１８を介して対向している箇所であって、ドレイン層１０に近い下方において、フィールドプレート電極２０と、第１絶縁膜１８との間に、別の半導体膜を備えていてもよい。
【００２１】
第２絶縁膜２２は、ベース領域１４及びソース領域１６と、ゲート領域２４との間を絶縁する絶縁膜であり、トレンチ５０内においてベース領域１４及びソース領域１６に沿って備えられている。この第２絶縁膜２２は、第１絶縁膜１８と連続するように備えられていてもよい。また、ベース領域１４、ソース領域１６及びゲート領域２４の形成されている領域によっては、ドリフト層１２と、ゲート領域２４との間にも備えられていてもよい。上記のように、第２絶縁膜２２は、ゲート領域２４とベース領域１４との間に備えられ、これらの領域を絶縁するゲート酸化膜として機能する。
【００２２】
ゲート領域２４は、印加される電圧によりベース領域１４にチャネル又は空乏層を形成するための領域であり、Ｕ字形の導電体として備えられている。ゲート領域２４は、例えば、ポリシリコンを備えて形成される。このゲート領域２４には、その上面から凹部５２が備えられている。凹部５２は、ゲート領域２４を貫通せずに、ゲート領域２４がＵ字形となるように備えられている。凹部５２は、図４に示すように、凹型のくぼみであってもよい。
【００２３】
層間絶縁膜２６は、ゲート領域２４と、その上面に形成されるメタル層とを絶縁するための絶縁膜であり、第２絶縁膜２２の上面及びゲート領域２４の上面に備えられている。特に、ゲート領域２４に形成されている凹部５２内には、埋め込まれるように備えられている。
【００２４】
層間絶縁膜２８は、上述した各々の半導体層と、メタル層とを絶縁するために、層間絶縁膜２６の上面に形成される絶縁膜である。なお、この層間絶縁膜２８は、層間絶縁膜２６とともに、第３絶縁膜を形成する。さらに、層間絶縁膜２６を形成するタイミングにおいて層間絶縁膜２８も形成されるようにしてもよい。このように、これらの層間絶縁膜２６と層間絶縁膜２８は、同一のものであり、この同一に形成された絶縁膜が第３絶縁膜を形成していてもよい。層間絶縁膜２６を形成した後に、上面を平坦化することにより、第３絶縁膜を形成するようにしてもよい。
【００２５】
図１（ｂ）は、図１（ａ）におけるＡ−Ａ断面、すなわち、模式的な平面を示す図である。この図１（ｂ）に示すように、上述した半導体の層の重なる方向とは直角の方向に沿って、上記の各層は形成されている。メタル層は、これらの半導体層の上部、より詳しくは、第３絶縁層（層間絶縁膜２８）の上面に備えられ、ソース領域１６、フィールドプレート電極２０及びゲート領域２４等の必要な箇所にコンタクトを介して接続される。
【００２６】
図２は、各種コンタクト及びメタルを形成した後の半導体装置１の模式的な上面を示す平面図である。この図２に示すように、ドリフト層１２等を備えて構成される半導体層の上面には、ゲートメタル３２がゲート領域２４とゲートコンタクト４０を介して接続されるように、ソースメタル３４がソース領域１６、フィールドプレート電極２０及びベース領域１４と接続されるように備えられる。なお、この図２においては、５本のトレンチ５０を示しているが、一例として示したものであり、これには限られず、さらに多くのトレンチ５０を備えていてもよい。
【００２７】
ゲートコンタクト４０は、トレンチ５０内のゲート領域２４と電気的に接続されている。ソースコンタクト４２は、半導体層においてソース領域１６を貫通し、ベース領域１４に到達するように、２つのトレンチ５０の間に、トレンチ５０とその領域が隣接しないように備えられる。
【００２８】
ゲートメタル３２は、各ゲートコンタクト４０を介してゲート領域２４と接続されるように形成される。
【００２９】
ソースメタル３６は、各ソースコンタクト４２と接続するように、ゲートメタル３２と絶縁膜で絶縁されるように形成される。
【００３０】
ドレインメタル３８は、ドレイン層１２と接続するように、ドレイン層１２の下面に接触するように形成される。
【００３１】
図３（ａ）及び図３（ｂ）はそれぞれ、図２におけるＢ−Ｂ断面、Ｃ−Ｃ断面を示す断面図である。
【００３２】
図３（ａ）は、Ｂ−Ｂ断面、すなわち、ゲートコンタクト４０を備える断面図を示すものである。例えば、この図３（ａ）においては、ゲートコンタクト４０は、バリアメタル３０により形成され、上面にあるゲートメタル３２と下方にあるゲート領域２４とを電気的に接続している。ゲートコンタクト４０は、全てがバリアメタル３０で形成されているとは限られず、第３絶縁膜と、ゲート領域２４との境界面となる内壁においてバリアメタル３０が形成され、その内側にゲートメタル３２が形成されていてもよい。
【００３３】
図３（ｂ）は、Ｃ−Ｃ断面、すなわち、ソースコンタクト４２を備える断面図を示すものである。ソースコンタクト４２は、第３絶縁膜及びソース領域１６を貫通し、ベース領域１４まで到達するように形成される。ソースコンタクト４２の内壁は、バリアメタル３４が形成され、その内側にソースメタル３６が形成される。このソースコンタクト４２により、ソースメタル３６と、ベース領域１４及びソース領域１６とが電気的に接続される。
【００３４】
図４（ａ）は、図３（ａ）におけるゲート領域の上面の拡大図であって、バリアメタル３０がゲートコンタクト４０内に形成され、ゲート領域２４とゲートメタル３２とが電気的に接続されている一例を示す図である。
【００３５】
この図４（ａ）に示すように、ゲート領域２４は、完全にＵ字形をしていなくてもよく、中央がくぼんだすり鉢状に形成されていればよい。また、その底面も、平面ではなくてもよく、多少の凹凸があってもよい。
【００３６】
図４（ｂ）は、図４（ａ）のゲート領域とゲートコンタクトの接続部分をさらに拡大した図である。
【００３７】
ゲート領域２４は、第２絶縁膜２２と接する外側の端部、すなわち、ソース領域１６と近い領域においては、その形成される角度が鈍角になるように備えられる。ソース領域１６と反対側の凹部５２の側である内側の端部においては、鈍角となっているソース領域１６側よりも下面からの高さが高くなるように鋭角に形成されている。下面からの高さに限られず、トレンチ５０及び凹部５２の方向に沿って、外側（ソース領域１６側）よりも、内側（凹部側）が高くなるように形成されていればよい。また、図１や図４に示すように、外側から内側へ向かって徐々にその高さが高くなるような形状であってもよいし、部分的に高さが変化しないような箇所があってもよい。
【００３８】
シリサイド領域２４Ｓは、ゲート領域２４とバリアメタル３０との間に形成される。ゲート領域２４と、バリアメタル３０とは、このシリサイド領域２４Ｓにより、オーミック接触となる。凹部５２側においてゲート領域２４が鋭角であるため、バリアメタル３０との接触面を、一般的な半導体装置より広く確保でき、このシリサイド領域２４Ｓの領域が広くなる。
【００３９】
以上のように、本実施形態に係る半導体装置１によれば、ゲート領域２４の外側（ソース領域１６側）よりも内側（凹部５２側）の方を高くすることにより、内側付近で鋭角となり、ゲート領域２４の直上にコンタクトを設け、バリアメタル３０と接触させることが可能となり、シリサイドの表面積を広く形成することができる。この結果、オーミック接触する領域が広くなり、ゲート領域２４とバリアメタル３０との間におけるコンタクト抵抗を低減させることが可能となる。
【００４０】
Ｕ字形にすることにより、上面の両端においてそのコンタクトの深さのマージンを十分にとることが可能となる。また、外側において形成角度が鈍角となるため、当該箇所における電界集中を回避することが可能となり、故障や破壊が起こることを抑制することが可能となる。さらに、このような形状であると、後述するように、左右でチャネル長を変えることが可能となり、高速スイッチング動作時のオーバーシュートを抑制させることが可能となる。また、トレンチ５０内をゲート領域２４が一様に形成されずに、Ｕ字形状に形成され、例えばポリシリコンで形成されるゲート領域２４の体積を減少させることにより、応力を抑制することができ、半導体装置１の反りを緩和することが可能となる。
【００４１】
上記において、第１導電型がｎ型であるとして説明されているが、第１導電型は、ｐ型であってもよい。この場合、第２導電型がｎ型となる。ｎ型である場合、不純物としては、例えば、ヒ素（Ａｓ）、リン（Ｐ）等が上げられる。ｐ型である場合、不純物としては、例えば、ホウ素（Ｂ）、フッ化ホウ素（ＢＦ２＋）等が上げられる。
【００４２】
いずれの場合においても、ドレイン層１０、ドリフト層１２、ベース領域１４、ソース領域１６の主成分は、例えば、ケイ素（Ｓｉ）である。フィールドプレート電極２０、ゲート領域２４の主成分は、例えば、第１導電型の不純物を含むポリシリコン、アモルファスシリコン等である。第１絶縁膜１８、第２絶縁膜２２、第３絶縁膜（層間絶縁膜２６、層間絶縁膜２８）の主成分は、例えば、酸化ケイ素（ＳｉＯ２）である。
【００４３】
なお、以上のような構造は、ＳＥＭ又はＴＥＭ等の高い倍率で試料を調査できる手法により断面を調べることによって確認することが可能である。
【００４４】
（製造方法）
次に、図面を用いて、本実施形態に係る半導体装置１の製造方法について説明する。
【００４５】
図５は、ドレイン層１０及びドリフト層１２にトレンチを形成する過程を示す図である。図５（ａ）に示すように、半導体基板上に、ドレイン層１０及びドリフト層１２となる層を形成する。例えば、ドレイン層１０を半導体基板とし、ドレイン層１０上にエピタキシャル成長によりドリフト層１２を形成する。又は、ドレイン層１０の上面に、ドリフト層１２が形成されたウエハ状の半導体積層体を接続するようにしてもよい。
【００４６】
そして、ドリフト層１２上に、ドリフト層１２の上面からドレイン層１０へと向かって、トレンチを選択的に形成する。一例として、図５（ａ）のように、フォトリソグラフィによりマスク６０（フォトレジスト）を形成する。続いて、図５（ｂ）に示すように、例えば、ＲＩＥ（Reactive Ion Etching）の過程を経て、図５（ｃ）に示すように、マスク６０を除去してドリフト層１２の上面にトレンチ５０を形成する。
【００４７】
図６は、フィールドプレート電極２０を形成する過程を示す図である。まず、トレンチ５０内に第１絶縁膜１８を形成する。図６（ａ）に示すように、例えば、熱酸化法又はＣＶＤ（Chemical Vapor Deposition）等により、ドリフト層１２の上面及びトレンチ５０の内壁に絶縁膜６２を形成する。
【００４８】
次に、図６（ｂ）に示すように、第１絶縁膜１８を介してトレンチ５０内にフィールドプレート電極２０を形成する。このフィールドプレート電極２０は、例えば、ＣＶＤ等により形成される。フィールドプレート電極２０は、不純物を含まないポリシリコンであってもよい。別の例として、ポリシリコン又はアモルファスシリコンを含む電極を形成した後に、オキシ塩化リン（ＰＯＣｌ３）雰囲気を電極に晒し、リン（Ｐ）を熱拡散させてフィールドプレート電極２０を形成してもよい。さらに別の例として、例えば、シラン（ＳｉＨｒ）等にホスフィン（ＰＨ３）等を混在させ、ＣＶＤ中の減圧状態を維持しながらフィールドプレート電極２０中にリン（Ｐ）を拡散させてもよい。
【００４９】
次に、図６（ｃ）に示すようにフィールドプレート電極２０の上面が第１絶縁膜１８の上面よりも低くなるまで、第１絶縁膜１８を選択的にエッチングする。例えば、ＣＤＥ（Chemical Dry Etching）又はウェットエッチングにより、エッチングを行う。さらに、フィールドプレート電極２０をエッチバックするようにしてもよい。
【００５０】
図７は、第２絶縁膜２２及びゲート領域２４となる電極を形成する過程を示す図である。まず、図７（ａ）に示すように、第１絶縁膜１８及びフィールドプレート電極２０の上面を覆うように、ドリフト層１２の上面及びトレンチ５０の内側面に、熱酸化法又はＣＤＶ等により、第２絶縁膜２２を形成する。
【００５１】
次に、図７（ｂ）に示すように、第２絶縁膜２２を介して、ゲート領域２４となる導電膜６４をトレンチ５０内に形成する。この過程において、トレンチ５０内の全てを埋めないように導電膜６４を形成することにより、凹部５２をゲート領域２４の内側に形成するようにする。
【００５２】
導電膜６４（ゲート領域２４）は、例えば、ＣＶＤ等により形成される。導電膜６４は、不純物を含まないポリシリコンであってもよい。別の例として、このタイミングにおいてポリシリコンにｎ型不純物を熱拡散するようにしてもよい。例えば、不純物を含まないポリシリコン又はアモルファスシリコンを一端形成した後に、オキシ塩化リン（ＰＯＣｌ３）雰囲気に晒し、ポリシリコン内にリン（Ｐ）を熱拡散させて導電膜６４を形成してもよい。さらに別の例として、例えば、シラン（ＳｉＨｒ）等にホスフィン（ＰＨ３）等を混在させ、ＣＶＤ中の減圧状態を維持しながらフィールドプレート電極２０中にリン（Ｐ）を拡散させてもよい
【００５３】
図８は、ゲート領域２４のＵ字形状を形成する過程を示す図である。まず、図８（ａ）に示すように、導電膜６４に形成されている凹部５２内及びその周辺の上面に、マスク６６を形成する。マスク６６は、例えば、フォトリソグラフィ又はＲＩＥ（Reactive Ion Etching）により導電膜６４の凹部５２内及び導電膜６４の上面に、選択的に形成される。
【００５４】
次に、図８（ｂ）に示すように、導電膜６４をエッチングすることにより、ゲート領域２４を形成する。導電膜６４のエッチングは、例えば、ＣＤＥ又はウェットエッチングにより行う。また、このタイミングにおいて、ベース領域１４及びソース領域１６の形成を行う。
【００５５】
ベース領域１４及びソース領域１６の形成は、例えば、カウンタイオン注入法により行われる。例えば、ドリフト層１２の上面にドリフト層１２のｎ型不純物の濃度を上回る濃度のｐ型不純物（Ｂ＋、ＢＦ２＋等）を、ベース領域１４を形成する深さまで注入する。続いて、形成されたベース領域１４の表面からベース領域１４のｐ型不純物の濃度を上回る濃度のｎ型不純物（Ｐ＋、Ａｓ＋等）を、ソース領域１６を形成する深さまで注入する。このように、ベース領域１４及びソース領域１６が形成される。なお、この際、ドリフト層１２上の絶縁膜は、一度除去されてもよい。
【００５６】
次に、図８（ｃ）に示すように、マスク６６を除去することにより、ゲート領域２４内の凹部５２を形成する。マスク６６の除去は、例えば、光励起アッシング、プラズマアッシング又は薬液により実行される。レジスト除去の手法は、マスク６６の形成過程により決定されてもよい。
【００５７】
図９は、ゲート領域２４が形成された後の過程を示す図である。まず、図９（ａ）に示すように、凹部５２が埋まるように層間絶縁膜２６及び層間絶縁膜２８を形成する。この形成は、例えば、層間絶縁膜２６をリフローにより形成した後、層間絶縁膜２８を、ＣＶＤにより形成し、ＣＭＰ（Chemical Mechanical Polishing）により表面を平坦化することにより行われる。この層間絶縁膜２６及び層間絶縁膜２８により、第３絶縁膜が形成される。
【００５８】
なお、上述の構造の説明において記載したように、層間絶縁膜２６及び層間絶縁膜２８は、２つの絶縁膜に分ける必要はなく、１つの絶縁膜（第３絶縁膜）として形成されてもよい。この場合、例えば、第３絶縁膜（層間絶縁膜２６及び層間絶縁膜２８）をＣＶＤにより形成し、ＣＭＰにより平坦化する。
【００５９】
次に、図９（ｂ）に示すように、第３絶縁膜の上面にマスク６８を形成する。マスク６８の形成過程は、マスク６０又はマスク６６と同等のものである。このマスク６８は、ゲート領域２４のＵ字の上端部分において選択的にコンタクト領域のエッチングを行うことができるように形成する。そして、ゲート領域２４へのコンタクト７０をエッチング、例えば、ドライエッチング（プラズマエッチング）により形成する。
【００６０】
次に、図９（ｃ）に示すように、マスク６８を除去した後、バリアメタル３０が形成される。バリアメタル３０は、例えば、チタン（Ｔｉ）又は窒化チタン（ＴｉＮ）を備える薄膜である。このバリアメタルの形成は、例えば、スパッタリングにより行われる。なお、バリアメタル３０でコンタクト７０を埋めてしまってもよいし、バリアメタル３０でコンタクト７０の内壁を覆い、覆われたコンタクト７０内に、次の工程で形成するゲートメタル３２が形成されるようにしてもよい。
【００６１】
次に、図３（ａ）に示すように、バリアメタル３０の上面にメタルを形成することにより、ゲートメタル３２が形成される。ゲートメタル３２は、例えば、アルミニウム（Ａｌ）を備える金属により形成される。このゲートメタル３２の形成は、例えば、ＣＶＤ又はＰＶＤ（Physical Vapor Deposition）により行われる。このように、コンタクト７０がゲートコンタクト４０として形成され、ゲートメタル３２と、ゲート領域２４とが電気的接続されることとなる。
【００６２】
この工程と並行し、又は、この工程の前後の工程において、バリアメタル３４、ソースコンタクト４２及びソースメタル３６が形成される。これらの形成の方法は、バリアメタル３０、ゲートコンタクト４０及びゲートメタル３２と同様の過程を経て行われる。
【００６３】
最後に、必要に応じて熱処理を行う。この熱処理を行うことにより、各半導体層、特に、ベース領域１４及びソース領域１６が活性化され、かつ、ゲート領域２４及びバリアメタル３０の接触面においてシリサイドが形成される。
【００６４】
以上のように、本実施形態によれば、ゲート領域２４を外側から内側へと向かって高さが高くなるようなＵ字形とすることにより、その製造工程においてゲート領域２４に対する平坦化処理、例えば、ＣＭＰ処理等を省略することが可能となる。
【００６５】
（変形例）
図８（ａ）において、レジストを生成する際に、レジストの位置をずらすことにより、Ｕ字形のゲート領域２４の左右において、しきい値電圧の異なる半導体を形成することも可能である。
【００６６】
図１０は、本変形例に係る製造過程を示す図である。図１０（ａ）は、図８（ａ）におけるレジストを形成する処理についての変形例を示す図である。この図１０（ａ）に示すように、例えば、２つ並んでいるトレンチ５０において、前述した実施形態と比較してマスク６６を離した位置に形成する。このようにすることにより、図において、外側に位置するトレンチ５０内の導電膜６４のエッチングはそれほど進まず、それに対して、内側に位置するトレンチ５０内の導電膜６４のエッチングが外側に比較すると促進される。
【００６７】
このようにマスク６６の位置をずらす、又は、マスク６６の大きさを変化させることにより、続くＣＤＥ過程においてＵ字形の左右においてエッチングされる導電膜６４のリセスの深さを変化させることが可能となる。
【００６８】
図１０（ｂ）は、このように生成された半導体装置１を示す図であり、この図に示すように、ゲート領域２４の凹部５２を挟んだ領域の高さを変えることが可能となり、ゲート−ソース間のしきい値電圧を変化させることが可能となる。
【００６９】
以上のように、本変形例によれば、マスク６６の位置をずらす又は大きさを変更するという少しの工程の変化により、凹部５２の左右において、しきい値電圧が異なる半導体装置１を製造することが可能となる。
【００７０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、当然のことながら、本発明の要旨の範囲内で、これらの実施の形態を部分的に適宜組み合わせることも可能である。
【符号の説明】
【００７１】
１：半導体装置、１０：ドレイン層、１２：ドリフト層、１４：ベース領域、１６：ソース領域、１８：第１絶縁膜、２０：フィールドプレート電極、２２：第２絶縁膜、２４：ゲート領域、２４Ｓ：シリサイド領域、２６：層間絶縁膜、２８：層間絶縁膜、３０：バリアメタル、３２：ゲートメタル、３４：バリアメタル、３６：ソースメタル、３８：ドレインメタル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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