(57)【要約】【課題】  高抵抗化が可能な不揮発性記憶素子を有する記憶装置を提供する。【解決手段】  実施形態に係る記憶装置は、積層構造１０を有し、第１の抵抗状態及び前記第１の抵抗状態よりも高抵抗の第２の抵抗状態を有する不揮発性記憶素子を含む記憶装置であって、積層構造１０は、ビスマス（Ｂｉ）及びテルル（Ｔｅ）を含有する第１の層１１と、ゲルマニウム（Ｇｅ）及びテルル（Ｔｅ）を含有する第２の層１２とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
積層構造を有し、第１の抵抗状態及び前記第１の抵抗状態よりも高抵抗の第２の抵抗状態を有する不揮発性記憶素子を含む記憶装置であって、
前記積層構造は、ビスマス（Ｂｉ）及びテルル（Ｔｅ）を含有する第１の層と、ゲルマニウム（Ｇｅ）及びテルル（Ｔｅ）を含有する第２の層と、を含む
ことを特徴とする記憶装置。
【請求項２】
前記第１の層は、アンチモン（Ｓｂ）をさらに含有する
ことを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記積層構造は、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含有する第３の層をさらに含み、
前記第２の層は、前記第１の層と前記第３の層との間に位置する
ことを特徴とする請求項１に記載の記憶装置。
【請求項４】
前記第１の層は、その全体にわたってビスマス（Ｂｉ）及びテルル（Ｔｅ）が存在する構造を有する
ことを特徴とする請求項１に記載の記憶装置。
【請求項５】
前記第１の層は、(ＢｉxＳｂ1-x)2Ｔｅ3（ただし、０＜ｘ≦１）で表される材料で形成され、Ｓｂ2Ｔｅ3で表される材料のアンチモン（Ｓｂ）の原子位置の少なくとも一部がビスマス（Ｂｉ）で置換された構造を有する
ことを特徴とする請求項１に記載の記憶装置。
【請求項６】
前記第１の層は、(ＢｉxＳｂ1-x)2Ｔｅ3（ただし、０＜ｘ≦１）で表される材料で形成され、Ｓｂ2Ｔｅ3で表される材料のアンチモン（Ｓｂ）の原子層の少なくとも一部がビスマス（Ｂｉ）の原子層で置換された構造を有する
ことを特徴とする請求項１に記載の記憶装置。
【請求項７】
前記第１の層は、アンチモン（Ｓｂ）及びテルル（Ｔｅ）で形成された第１のサブ層と、前記第１のサブ層間に設けられ且つビスマス（Ｂｉ）及びテルル（Ｔｅ）で形成された第２のサブ層と、を含む
ことを特徴とする請求項１に記載の記憶装置。
【請求項８】
前記第１の層は、アンチモン（Ｓｂ）及びテルル（Ｔｅ）で形成された第１のサブ層と、ビスマス（Ｂｉ）及びテルル（Ｔｅ）で形成された第２のサブ層とが積層された構造を有する
ことを特徴とする請求項１に記載の記憶装置。
【請求項９】
前記不揮発性記憶素子へ書き込みが行われるときに、前記第１のサブ層を基準として正電圧が前記第２のサブ層に印加される
ことを特徴とする請求項８に記載の記憶装置。
【請求項１０】
前記不揮発性記憶素子が前記第１の抵抗状態のときと前記不揮発性記憶素子が前記第２の抵抗状態のときとで、前記第２の層中のゲルマニウム（Ｇｅ）の原子位置が異なる
ことを特徴とする請求項１に記載の記憶装置。
【請求項１１】
第１の抵抗状態及び前記第１の抵抗状態よりも高抵抗の第２の抵抗状態を有する構造を含む不揮発性記憶素子を含む記憶装置であって、
前記構造は、ビスマス（Ｂｉ）及びテルル（Ｔｅ）を含有する領域を含み、前記第２の抵抗状態において前記領域はアモルファス領域を含む
ことを特徴とする記憶装置。
【請求項１２】
前記領域は、アンチモン（Ｓｂ）をさらに含有する
ことを特徴とする請求項１１に記載の記憶装置。
【請求項１３】
前記領域は、ゲルマニウム（Ｇｅ）をさらに含有する
ことを特徴とする請求項１１に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【０００２】
半導体基板上に不揮発性記憶素子である相変化素子及びトランジスター（又はセレクター）が集積化された記憶装置（半導体集積回路装置）が提案されている。このような相変化素子を有する記憶装置は通常、相変化メモリ(Phase Change Memory)或いは相変化ランダムアクセスメモリ(Phase-change Random Access Memory)の頭文字を取って、ＰＣＭ或いはＰＲＡＭと呼ばれている。さらに、ＰＣＭの相変化素子の材料ＧｅＴｅ及びＳｂ2Ｔｅ3をそれぞれ層状に積層した超格子型相変化メモリ(超格子メモリ, interfacial PCM, iPCM)が提案されている(非特許文献１)。
【０００３】
ＰＣＭ（ＰＲＡＭ）及びｉＰＣＭでは、集積度を上げるためにはトランジスター（又はセレクター）の面積(foot print)を小さくする必要がある。ところが、面積を小さくすると駆動力つまり駆動電流が低下するため、小さな駆動電流でも相変化材料が抵抗変化できることが必要である。小さな駆動電流とするには、抵抗変化層の抵抗値を上げることが有効である。実際、ｉＰＣＭでセット状態(低抵抗状態)の抵抗が小さいほど、リセット化に必要な電流は低下することが報告されている(非特許文献２)。ＰＣＭ或いはｉＰＣＭでは、低抵抗状態(low resistive state, LRS)と高抵抗状態(high resistive state, HRS)との間の遷移の際に熱が必要である。ところが、高集積素子の場合は、書き込み時の熱が隣接セルに影響して誤書き込みを生じる可能性があるため、発熱量が多い素子では隣接セル間の干渉を抑制することが困難である。書き換え時の発熱、電力はＶ2／Ｒに比例するため、書き換え電圧が同じ場合、高抵抗なほど発熱量が小さくなり、誤書き込みの抑制を期待できる。したがって、高抵抗な不揮発性記憶素子を有する記憶装置が望まれている。
【０００４】
ｉＰＣＭはＧｅＴｅ層が結晶状態のままＬＲＳ（セット）とＬＲＳ（リセット）間を状態遷移するが、ＧｅＴｅ層の結晶状態が結晶/非晶質間を状態遷移することでLRS/HRS間を状態遷移する超格子ライク型相変化メモリ(super lattice like PCM, SLL-PCM)も提案されている。このＳＬＬ−ＰＣＭでは、ＧｅＴｅとＳＢ2Ｔｅ3との間の格子定数の違い等によって界面に発生する２軸応力がＧｅの移動に影響し、応力が大きいほどＧｅ原子が動きやすい傾向にあることが報告されている(非特許文献３)。ｉＰＣＭもＧｅ原子の移動によってLRS/HRS間を状態遷移する。そのため、ＳＬＬ−ＰＣＭと同様に、ｉＰＣＭでもＧｅＴｅ層への応力印加によってＧｅ原子が動き易くなり、セット/リセット動作し易くなり、動作温度の低下つまりセット/リセット遷移の低電流化及び低消費電力化が期待できる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】R. E. Simpson, P. Fons, A. V. Kolobov, T. Fukaya, M. Krbal, T. Yagi, et al., "Interfacial phase-change memory," Nature Nanotechnology, vol. 6, pp. 501-505, 2011.
【非特許文献２】T. Ohyanagi, N. Takaura, M. Tai, M. Kitamura, M. Kinoshi ta, K. Akita, et al., "Charge-injection phase change memory with high-quality GeTe/Sb2Te3 superlattice featuring 70-μA RESET, 10-ns SET and 100M endurance cycles operations," in Electron Devices Meeting (IEDM), 2013 IEEE International, 2013, pp. 30.5.1-30.5.4.
【非特許文献３】J. Kalikka, X. Zhou, E. Dilcher, S. Wall, J. Li, and R. E. Simpson, "Strain-engineered diffusive atomic switching in two-dimensional crystals," Nature Communications, vol. 7, p. 11983, 2016.
【非特許文献４】J. Zhang, C.-Z. Chang, Z. Zhang, J. Wen, X. Feng, K. Li, et al., "Band structure engineering in (Bi1-xSbx)2Te3 ternary topological in sulators," Nature Communication, vol. 2, p. 574, 2011.
【非特許文献５】S. Muff, F. von Rohr, G. Landolt, B. Slomski, A. Schilling, R. J. Cava, et al., "Separating the bulk and surface n- to p-type transition in the topological in sulator GeBi4-XSbXTe7," Physical Review B, vol. 88, p. 035407, 2013.
【非特許文献６】K. Kifune, Y. Kubota, T. Matsunaga, and N. Yamada, "Extremely long period-stacking structure in the Sb-Te binary system," Acta Crystallographica Section B, vol. 61, pp. 492-497, 2005.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
高抵抗な不揮発性記憶素子を有する記憶装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る記憶装置は、積層構造を有し、第１の抵抗状態及び前記第１の抵抗状態よりも高抵抗の第２の抵抗状態を有する不揮発性記憶素子を含む記憶装置であって、前記積層構造は、ビスマス（Ｂｉ）及びテルル（Ｔｅ）を含有する第１の層と、ゲルマニウム（Ｇｅ）及びテルル（Ｔｅ）を含有する第２の層と、を含む。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る記憶装置における不揮発性記憶素子の構成を模式的に示した図である。
【図２】第１の実施形態に係り、アンチモンテルルの結晶構造を模式的に示した図である。
【図３】第１の実施形態に係る第１の結晶層の第１の構造例を模式的に示した図である。
【図４】第１の実施形態に係る第１の結晶層の第２の構造例を模式的に示した図である。
【図５】第２の実施形態に係る記憶装置における不揮発性記憶素子の構成を模式的に示した図である。
【図６】第２の実施形態に係る記憶装置における不揮発性記憶素子の第１の変更例の構成を模式的に示した図である。
【図７】第２の実施形態に係る記憶装置における不揮発性記憶素子の第２の変更例の構成を模式的に示した図である。
【図８】第３の実施形態に係る記憶装置における不揮発性記憶素子の構成を模式的に示した図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して実施形態を説明する。
【００１０】
（実施形態１）
図１は、第１の実施形態に係る記憶装置（半導体集積回路装置）における不揮発性記憶素子の構成を模式的に示した図である。
【００１１】
不揮発性記憶素子は、積層構造１０を有し、低抵抗状態及び高抵抗状態の一方を選択的に呈することができる。積層構造１０は、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）を含有する第１の結晶層（第１の層）１１と、ゲルマニウム（Ｇｅ）及びテルル（Ｔｅ）を含有する第２の結晶層（第２の層）１２と、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含有する第３の結晶層（第３の層）１３とを含み、第２の結晶層１２が第１の結晶層１１と第３の結晶層１３との間に位置している。具体的には、積層構造１０は、第２の結晶層１２と第３の結晶層１３とが交互に積層された超格子構造を基本構造として、第３の結晶層１３の１つが第１の結晶層１１に置き換わった構造を有している。
【００１２】
本実施形態では、上述したような積層構造１０により、高抵抗化が可能な不揮発性記憶素子を有する記憶装置を得ることができる。以下、説明を加える。
【００１３】
アンチモンテルル（Ｓｂ2Ｔｅ3）とゲルマニウムテルル（ＧｅＴｅ）とが交互に積層された超格子構造を有する不揮発性記憶素子は、書き込み信号（書き込み電圧の大きさ及び／又は書き込み電圧の波形等）を変えることで、低抵抗状態及び高抵抗状態の一方を選択的に呈することが知られている。具体的には、ＧｅＴｅ中のゲルマニウム（Ｇｅ）の原子位置が変化することで、低抵抗状態及び高抵抗状態の一方を選択的に呈すると考えられている。
【００１４】
図２は、アンチモンテルル（Ｓｂ2Ｔｅ3）の結晶構造を模式的に示した図である。図２に示すように、Ｓｂ2Ｔｅ3は２原子層のＳｂと３原子層のＴｅとが交互に設けられた５層で１つの構造(quintuple layer, QL)を有している。そして、複数のＱＬが積層されている。図１に示した第３の結晶層１３それぞれも、複数のＱＬが積層された構造を有している。
【００１５】
本実施形態では、上述したように、ゲルマニウム（Ｇｅ）及びテルル（Ｔｅ）を含有する第２の結晶層１２とアンチモン（Ｓｂ）及びテルル（Ｔｅ）を含有する第３の結晶層１３とが交互に積層された超格子構造を基本構造として、第３の結晶層１３の１つがアンチモン（Ｓｂ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）を含有する第１の結晶層１１に置き換わった構造を有している。アンチモン（Ｓｂ）とビスマス（Ｂｉ）とは同族元素であるため、第３の結晶層１３の１つを第１の結晶層１１で置き換えても、上述したアンチモンテルル（Ｓｂ2Ｔｅ3）とゲルマニウムテルル（ＧｅＴｅ）とが交互に積層された構造を有する不揮発性記憶素子の特性と類似した特性を実現できる。すなわち、本実施形態の不揮発性記憶素子も、書き込み信号（書き込み電圧の大きさ及び／又は書き込み電圧の波形等）を変えることで、低抵抗状態及び高抵抗状態の一方を選択的に呈する。言い換えると、書き込みを行うことで第２の結晶層（ＧｅＴｅ層）１２中のゲルマニウム（Ｇｅ）の原子位置が変化し、低抵抗状態及び高抵抗状態の一方を選択的に呈する。
【００１６】
図３は、本実施形態に係る第１の結晶層１１の第１の構造例を模式的に示した図である。第１の結晶層１１は、その全体にわたってアンチモン（Ｓｂ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）が存在する構造を有している。図３に示した第１の構造例では、第１の結晶層１１は、アンチモン（Ｓｂ）の原子位置がビスマス（Ｂｉ）で置換された構造を有している。したがって、第１の結晶層１１は、(ＢｉxＳｂ1-x)2Ｔｅ3と表すことができる。ただし、０＜ｘ≦１である。すなわち、第１の結晶層１１は、少なくともビスマス（Ｂｉ）及びテルル（Ｔｅ）を含有していればよく、アンチモン（Ｓｂ）は必ずしも含有していなくてもよい。上述した第１の構造例は、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）を含有するターゲットを用いてスパッタリング成膜することによって形成することができる。(ＢｉxＳｂ1-x)2Ｔｅ3で表される第１の結晶層１１において、ｘの値は例えば、０．０４〜０．０６程度に設定される。以下、その理由について説明する。
【００１７】
一般に、Ｓｂ2Ｔｅ3はｐ型半導体である。これに対して、(ＢｉxＳｂ1-x)2Ｔｅ3はｘの値を調整することでｎ型半導体、ｐ型半導体、或いは伝導キャリアが少なく抵抗が高い真性（intrin sic）半導体となる。非特許文献４に示されているように、ｘの値が０でない、つまりＳｂ2Ｔｅ3の抵抗よりＢｉが少しでも混ざった(ＢｉxＳｂ1-x)2Ｔｅ3(０＜ｘ≦１)の抵抗の方が高抵抗である。(ＢｉxＳｂ1-x)2Ｔｅ3(０＜ｘ≦０．０４)の場合には(ＢｉxＳｂ1-x)2Ｔｅ3はｐ型で、(ＢｉxＳｂ1-x)2Ｔｅ3(０．０６≦ｘ≦１)の場合には(ＢｉxＳｂ1-x)2Ｔｅ3はｎ型である。特に、文献によって数値の幅はあるが、ｘの値が０．０４〜０．０６程度のときに、(ＢｉxＳｂ1-x)2Ｔｅ3は真性半導体となり、十分に高抵抗となる。
【００１８】
上述したことからわかるように、(ＢｉxＳｂ1-x)2Ｔｅ3はＳｂ2Ｔｅ3よりも高抵抗化することが可能である。したがって、積層構造内に(ＢｉxＳｂ1-x)2Ｔｅ3が含まれていれば、十分な高抵抗を有する不揮発性記憶素子を実現できる。
【００１９】
本実施形態では、積層構造１０が、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）を含有する第１の結晶層（(ＢｉxＳｂ1-x)2Ｔｅ3）１１と、ゲルマニウム（Ｇｅ）及びテルル（Ｔｅ）を含有する第２の結晶層（ＧｅＴｅ）１２と、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含有する第３の結晶層（Ｓｂ2Ｔｅ3）１３とを含んでいる。そのため、上述した理由により、十分な高抵抗を有する不揮発性記憶素子を実現できる。
【００２０】
また、すでに述べたように、本実施形態の不揮発性記憶素子は、アンチモンテルル（Ｓｂ2Ｔｅ3）とゲルマニウムテルル（ＧｅＴｅ）とが交互に積層された構造を有する不揮発性記憶素子の特性と類似した特性を実現できる。したがって、書き込み信号（書き込み電圧の大きさ及び／又は書き込み電圧の波形等）を変えることで、低抵抗状態及び高抵抗状態の一方を選択的に呈する。
【００２１】
以上のことから、本実施形態によれば、低抵抗状態及び高抵抗状態の一方を選択的に呈し、しかも十分な高抵抗を有する不揮発性記憶素子を実現できる。そのため、書き込み電流を低減することや隣接セル間での干渉を抑制することが可能な、優れた不揮発性記憶素子を実現できる。
【００２２】
また、Ｂｉ2Ｔｅ3の格子定数ＬＡ、Ｓｂ2Ｔｅ3の格子定数ＬＢ、及びＧｅＴｅ格子定数ＬＣの間には、ＬＡ＞ＬＢ＞ＬＣという関係が成り立つ。したがって、第１の結晶層（(ＢｉxＳｂ1-x)2Ｔｅ3）１１の格子定数Ｌ１、第２の結晶層（ＧｅＴｅ）１２の格子定数Ｌ２、及び第３の結晶層（Ｓｂ2Ｔｅ3）１３の格子定数Ｌ３を比較すると、Ｌ１＞Ｌ３＞Ｌ２とい関係が成り立つ。そのため、格子定数差によって結晶に歪みが生じ、ゲルマニウム（Ｇｅ）原子が動き易くなる。すでに述べたように、本実施形態の不揮発性記憶素子は、ＧｅＴｅ中のゲルマニウム（Ｇｅ）の原子位置が変化することで、低抵抗状態及び高抵抗状態の一方を選択的に呈する。したがって、本実施形態の不揮発性記憶素子は、ゲルマニウム（Ｇｅ）原子が動き易くなるために、低抵抗状態と高抵抗状態との間の遷移が容易となり、低温動作及び低電流動作が可能となる。
【００２３】
図４は、本実施形態に係る第１の結晶層１１の第２の構造例を模式的に示した図である。本構造例でも、第１の結晶層１１は、その全体にわたってアンチモン（Ｓｂ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）が存在する構造を有している。ただし、本構造例では、第１の結晶層１１は、アンチモン（Ｓｂ）の原子層がビスマス（Ｂｉ）の原子層で置換された構造を有している。本構造例も、図３に示した第１の構造例と同様、第１の結晶層１１は、(ＢｉxＳｂ1-x)2Ｔｅ3と表すことができる。
【００２４】
第２の構造例においても、第１の構造例と同様の理由により、低抵抗状態及び高抵抗状態の一方を選択的に呈することが可能であり、しかも十分な高抵抗を有する不揮発性記憶素子を実現することが可能である。
【００２５】
なお、上述した実施形態では、積層構造中１０に１つの第１の結晶層１１が設けられていたが、積層構造中１０に２以上の第１の結晶層１１が設けられていてもよい。
【００２６】
さらに、結晶層１２は高抵抗時に少なくとも一部が非晶質であってもよい。つまり、上述した実施形態ではＧｅＴｅ層がＨＲＳの場合も結晶状態であるｉＰＣＭの場合について述べたが、ＨＲＳが非晶質状態であるＳＬＬ−ＰＣＭの場合も十分に高抵抗なメモリセルを実現可能である。
【００２７】
(ＢｉxＳｂ1-x)2Ｔｅ3の層数は非特許文献２で報告されているように１ＱＬ又は４ＱＬが用いられることが多いが、２ＱＬ、３ＱＬ或いは５ＱＬ以上であってもよい。
【００２８】
ｉＰＣＭ及びＳＬＬ−ＰＣＭでは、セット／リセット動作時にＧｅ原子が移動するため、Ｓｂ2Ｔｅ3層及び(ＢｉxＳｂ1-x)2Ｔｅ3層とＧｅＴｅ層の構成原子どうしが相互拡散する場合がある。つまり、ＧｅＴｅ層中のＧｅの一部はＳｂ及びＢｉと置換し、Ｓｂ2Ｔｅ3層及び(ＢｉxＳｂ1-x)2Ｔｅ3層中のＳｂ及びＢｉの一部はＧｅと置換する場合がある。上述した実施形態において、Ｇｅが(ＢｉxＳｂ1-x)2Ｔｅ3層に混ざっていない場合は、ｘの値が０．０４〜０．０６程度のときに真性半導体となり高抵抗化すると述べたが、Ｇｅが混ざった場合、例えば、ＧｅＴｅ：(ＢｉxＳｂ1-x)2Ｔｅ3＝１：２、つまりＧｅ (ＢｉxＳｂ1-x)4Ｔｅ7の場合には、非特許文献５で示されている通り、ｘ＝０．８５程度の場合に真性半導体となり高抵抗化可能となる。よって、ＧｅＴｅ／(ＢｉxＳｂ1-x)2Ｔｅ3が０〜１／３の場合、ｘは０．０４〜０．８５が望ましい。ＧｅＴｅ／ (ＢｉxＳｂ1-x)2Ｔｅ3＞１／３の場合、ｘは０．８５〜１が望ましい。
【００２９】
上述したようにＧｅとＳｂ及びＢｉが相互拡散する場合、Ｇｅが多いＧｅＴｅ層に近い領域を(ＢｉxＳｂ1-x)2Ｔｅ3、遠い領域を(ＢｉyＳｂ1-y)2Ｔｅ3とすると、ｘ＞ｙの場合に高抵抗なメモリセルを実現可能となる。特にｘ＝０．８５，ｙ＝０．０５に近い組成が望ましい。ＢｉとＳｂの相互拡散を考慮すると、ＧｅＴｅ層とＳｂ2Ｔｅ3層の間にＢｉ2Ｔｅ3層が介在した場合も高抵抗なメモリセルを実現可能となる。
【００３０】
（実施形態２）
図５は、第２の実施形態に係る記憶装置（半導体集積回路装置）における不揮発性記憶素子の構成を模式的に示した図である。なお、基本的な事項は第１の実施形態と類似しているため、第１の実施形態で説明した事項の説明は省略する。
【００３１】
本実施形態の不揮発性記憶素子も、第１の実施形態と同様に、積層構造１０を有し、低抵抗状態及び高抵抗状態の一方を選択的に呈することができる。積層構造１０は、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）を含有する第１の結晶層（第１の層）１１と、ゲルマニウム（Ｇｅ）及びテルル（Ｔｅ）を含有する第２の結晶層（第２の層）１２と、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含有する第３の結晶層（第３の層）１３とを含み、第２の結晶層１２が第１の結晶層１１と第３の結晶層１３との間に位置している。具体的には、積層構造１０は、第２の結晶層１２と第３の結晶層１３とが交互に積層された超格子構造を基本構造として、第３の結晶層１３の１つが第１の結晶層１１に置き換わった構造を有している。
【００３２】
上述したように、本実施形態でも、第１の実施形態と同様に、ゲルマニウム（Ｇｅ）及びテルル（Ｔｅ）を含有する第２の結晶層１２とアンチモン（Ｓｂ）及びテルル（Ｔｅ）を含有する第３の結晶層１３とが交互に積層された超格子構造を基本構造として、第３の結晶層１３の１つがアンチモン（Ｓｂ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）を含有する第１の結晶層１１に置き換わった構造を有している。したがって、第１の実施形態で述べた理由と同様の理由により、アンチモンテルル（Ｓｂ2Ｔｅ3）とゲルマニウムテルル（ＧｅＴｅ）とが交互に積層された構造を有する不揮発性記憶素子の特性と類似した特性を実現できると考えられる。すなわち、本実施形態の不揮発性記憶素子も、書き込み信号（書き込み電圧の大きさ及び／又は書き込み電圧の波形等）を変えることで、低抵抗状態及び高抵抗状態の一方を選択的に呈すると考えられる。
【００３３】
また、本実施形態では、第１の結晶層１１は、アンチモン（Ｓｂ）及びテルル（Ｔｅ）で形成された第１のサブ結晶層（第１のサブ層）１１ａ１及び１１ａ２と、第１のサブ結晶層１１ａ１及び１１ａ２間に設けられ且つビスマス（Ｂｉ）及びテルル（Ｔｅ）で形成された第２のサブ結晶層（第２のサブ層）１１ｂとを含む。本実施形態では、このような構造を有する積層構造１０により、十分な高抵抗化が可能な不揮発性記憶素子を有する記憶装置を得ることができる。以下、説明を加える。
【００３４】
すでに述べたように、Ｓｂ2Ｔｅ3はｐ型半導体である。これに対して、Ｂｉ2Ｔｅ3はｎ型半導体である。したがって、Ｓｂ2Ｔｅ3層とＢｉ2Ｔｅ3層とを隣接させて積層することで、ｐｎ接合が形成される。図５に示すように、第１のサブ結晶層（Ｓｂ2Ｔｅ3層）１１ａ１及び１１ａ２間に第２のサブ結晶層（Ｂｉ2Ｔｅ3層）１１ｂを設けることで、第１のサブ結晶層１１ａ１及び第２のサブ結晶層１１ｂ間のｐｎ接合と、第１のサブ結晶層１１ａ２及び第２のサブ結晶層１１ｂ間のｐｎ接合とのいずれか一方は、必ず逆方向バイアス状態となる。本実施形態の積層構造１０は、このような逆方向バイアス状態を含むため、高抵抗の不揮発性記憶素子を得ることができる。
【００３５】
以上のことから、本実施形態においても、第１の実施形態と同様に、低抵抗状態及び高抵抗状態の一方を選択的に呈することが可能であり、しかも十分な高抵抗を有する不揮発性記憶素子を実現可能である。そのため、書き込み電流を低減することや隣接セル間での干渉を抑制することが可能な、優れた不揮発性記憶素子を実現することが可能である。
【００３６】
上述した実施形態では層１１ａ１及び１１ａ２をＳｂ2Ｔｅ3層、層１１ｂをＢｉ2Ｔｅ3層として説明したが、上記ｐｎ接合の議論から明らかなように、層１１ａ１及び１１ａ２をＢｉ2Ｔｅ3層、層１１ｂをＳｂ2Ｔｅ3層としても、必ず逆バイアスが印加されるｐｎ接合を含むため、同様に十分な高抵抗を有する不揮発性記憶素子を実現可能である。
【００３７】
図６は、本実施形態の第１の変更例に係る不揮発性記憶素子の積層構造の構成を模式的に示した図である。
【００３８】
本変更例では、第１の結晶層１１は、アンチモン（Ｓｂ）及びテルル（Ｔｅ）で形成された第１のサブ結晶層１１ａと、ビスマス（Ｂｉ）及びテルル（Ｔｅ）で形成された第２のサブ結晶層１１ｂとが積層された構造を有している。より具体的には、本変更例では、第２のサブ結晶層１１ｂが第１のサブ結晶層１１ａよりも上層側に設けられている。本変更例でも、このような構造を有する積層構造１０により、十分な高抵抗化が可能な不揮発性記憶素子を有する記憶装置を得ることができる。以下、説明を加える。
【００３９】
すでに述べたように、Ｓｂ2Ｔｅ3層とＢｉ2Ｔｅ3層とを隣接させて積層することで、ｐｎ接合が形成される。本変更例では、書き込みを行う際に、図６に示すように、下層側に対して上層側に正電圧を印加する。すなわち、第１のサブ結晶層（Ｓｂ2Ｔｅ3層）１１ａ側を基準として第２のサブ結晶層（Ｂｉ2Ｔｅ3層）１１ｂ側に正電圧を印加する。これにより、第１のサブ結晶層（Ｓｂ2Ｔｅ3層）１１ａと第２のサブ結晶層（Ｂｉ2Ｔｅ3層）１１ｂとで形成されるｐｎ接合は逆方向バイアス状態となる。したがって、本変更例の積層構造１０も、書き込みを行う際に高抵抗状態にすることができる。
【００４０】
一方、Ｓｂ2Ｔｅ3結晶上のＧｅＴｅ層はｐ型であるので、図６における層１１ａをＢｉ2Ｔｅ3層、層１１ｂをＳｂ2Ｔｅ3層としても、層１１ａのＢｉ2Ｔｅ3層とその下の層１２のＧｅＴｅ層との間に形成されるｐｎ接合は逆バイアス状態となる。そのため、書き込みを行う図６のバイアス状態の際に高抵抗状態にすることができる。
【００４１】
以上のことから、本変更例おいても、上述した実施形態と同様の効果を得ることができ、優れた不揮発性記憶素子を実現することが可能である。
【００４２】
図７は、本実施形態の第２の変更例に係る不揮発性記憶素子の積層構造の構成を模式的に示した図である。
【００４３】
本変更例も、基本的には第１の変更例と同様であり、第１の結晶層１１は、アンチモン（Ｓｂ）及びテルル（Ｔｅ）で形成された第１のサブ結晶層１１ａと、ビスマス（Ｂｉ）及びテルル（Ｔｅ）で形成された第２のサブ結晶層１１ｂとが積層された構造を有している。より具体的には、本変更例では、第２のサブ結晶層１１ｂが第１のサブ結晶層１１ａよりも下層側に設けられている。
【００４４】
本変更例では、書き込みを行う際に、図７に示すように、上層側に対して下層側に正電圧を印加する。すなわち、第１の変更例と同様に、第１のサブ結晶層（Ｓｂ2Ｔｅ3層）１１ａ側を基準として第２のサブ結晶層（Ｂｉ2Ｔｅ3層）１１ｂ側に正電圧を印加する。これにより、第１のサブ結晶層（Ｓｂ2Ｔｅ3層）１１ａと第２のサブ結晶層（Ｂｉ2Ｔｅ3層）１１ｂとで形成されるｐｎ接合は逆方向バイアス状態となる。したがって、本変更例の積層構造１０も、書き込みを行う際に高抵抗状態にすることができる。
【００４５】
図６及び図７では、正負の向きを簡潔に説明するためＤＣ電源の回路記号を用いて説明したが、通常は、セット及びリセットの書き換えはパルス信号を用いて行う。そのため、図のＤＣ電源記号は本来はパルス電源であることを注記しておく。
【００４６】
以上のことから、本変更例おいても、上述した実施形態と同様の効果を得ることができ、優れた不揮発性記憶素子を実現することが可能である。
【００４７】
なお、上述した第１及び第２の実施形態の積層構造において、Ｓｂ，Ｂｉ，Ｔｅ又はＧｅが多い構造においても、同様な効果が期待できる。具体的には、各層がＧｅＴｅと(ＢｉxＳｂ1-x)2Ｔｅ3の組み合せからずれた場合であっても、非特許文献６でＳｂ2Ｔｅ3からＳｂ過多の場合の積層構造の報告で説明されているように、多い原子の層がＧｅＴｅ及び(ＢｉxＳｂ1-x)2Ｔｅ3積層構造に重畳されるだけである。
【００４８】
（実施形態３）
図８は、第３の実施形態に係る記憶装置（半導体集積回路装置）における不揮発性記憶素子の構成を模式的に示した図である。なお、基本的な事項は第１および第２の実施形態と類似しているため、第１および第２の実施形態で説明した事項の説明は省略する。
【００４９】
図８（ａ）は不揮発性記憶素子が低抵抗状態である時の状態を示しており、図８（ｂ）は不揮発性記憶素子が高抵抗状態である時の状態を示している。本実施形態の不揮発性記憶素子は、電極１５間に相変化層１６が設けられた構造を有している。相変化層１６は、(ＢｉxＳｂ1-x)2Ｔｅ3と表すことができる。ただし、０＜ｘ≦１である。すなわち、第１の結晶層１１は、少なくともビスマス（Ｂｉ）及びテルル（Ｔｅ）を含有していればよく、アンチモン（Ｓｂ）は必ずしも含有していなくてもよい。図８（ａ）に示すように、低抵抗状態では、相変化層１６全体が結晶状態となっている。一方、高抵抗状態では、相変化層１６の一部１６ａがアモルファス状態となっている。具体的には、高抵抗状態では、一方の電極１５近傍の領域がアモルファス状態であり、その他の領域は結晶状態である。
【００５０】
すでに述べたように、相変化層１６を(ＢｉxＳｂ1-x)2Ｔｅ3と表した場合、Ｓｂ2Ｔｅ3中にＢｉが混ざる場合の方が、Ｂｉが混ざっていない場合よりも抵抗が高い。(ＢｉxＳｂ1-x)2Ｔｅ3では、０＜ｘ≦０．０４の場合にはｐ型半導体であり、０．０６≦１の場合にはｎ型半導体である。文献によって数値の幅はあるが、ｘの値が０．０４〜０．０６程度のときに、(ＢｉxＳｂ1-x)2Ｔｅ3は真性半導体となる。すなわち、ｘの値が０．０４〜０．０６程度のときに、(ＢｉxＳｂ1-x)2Ｔｅ3は、十分に高抵抗となり、低電流動作ができる。
【００５１】
なお、相変化層１６をＢｉ、Ｓｂ及びＴｅに加えてさらに、Ｇｅを含有していてもよい。例えば、ＧｅＢｉ3.4Ｓｂ0.6Ｔｅ7の場合、非特許文献５で示されているように、真性半導体に近いため、十分に高抵抗となり、低電流動作できる。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
１０…積層構造
１１…第１の結晶層      １１ａ…第１のサブ結晶層      １１ｂ…第２のサブ結晶層
１２…第２の結晶層      １３…第３の結晶層
１５…電極      １６…相変化層
【図１】
2019057605.tif 000003
【図２】
2019057605.tif 000004
【図３】
2019057605.tif 000005
【図４】
2019057605.tif 000006
【図５】
2019057605.tif 000007
【図６】
2019057605.tif 000008
【図７】
2019057605.tif 000009
【図８】
2019057605.tif 000010
【手続補正書】
【提出日】平成30年12月28日(2018.12.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
積層構造を有し、第１の抵抗状態及び前記第１の抵抗状態よりも高抵抗の第２の抵抗状態を有する不揮発性記憶素子を含む記憶装置であって、
前記積層構造は、ビスマス（Ｂｉ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含有する第１の層と、ゲルマニウム（Ｇｅ）及びテルル（Ｔｅ）を含有する第２の層と、を含み、
前記第１の層は、その全体にわたってビスマス（Ｂｉ）及びテルル（Ｔｅ）が存在する構造を有する真性半導体である
ことを特徴とする記憶装置。
【請求項２】
前記積層構造は、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含有する第３の層をさらに含み、
前記第２の層は、前記第１の層と前記第３の層との間に位置する
ことを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記第１の層は、(ＢｉxＳｂ1-x)2Ｔｅ3（ただし、０＜ｘ＜１）で表される材料で形成され、Ｓｂ2Ｔｅ3で表される材料のアンチモン（Ｓｂ）の原子位置の少なくとも一部がビスマス（Ｂｉ）で置換された構造を有する
ことを特徴とする請求項１に記載の記憶装置。
【請求項４】
前記第１の層は、(ＢｉxＳｂ1-x)2Ｔｅ3（ただし、０＜ｘ＜１）で表される材料で形成され、Ｓｂ2Ｔｅ3で表される材料のアンチモン（Ｓｂ）の原子層の少なくとも一部がビスマス（Ｂｉ）の原子層で置換された構造を有する
ことを特徴とする請求項１に記載の記憶装置。
【請求項５】
積層構造を有し、第１の抵抗状態及び前記第１の抵抗状態よりも高抵抗の第２の抵抗状態を有する不揮発性記憶素子を含む記憶装置であって、
前記積層構造は、ビスマス（Ｂｉ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含有する第１の層と、ゲルマニウム（Ｇｅ）及びテルル（Ｔｅ）を含有する第２の層と、を含み、
前記第１の層は、アンチモン（Ｓｂ）及びテルル（Ｔｅ）で形成された第１のサブ層と、ビスマス（Ｂｉ）及びテルル（Ｔｅ）で形成された第２のサブ層とが積層された構造を有し、
前記第２のサブ層は、前記第２の層及び前記第１のサブ層に接している
ことを特徴とする記憶装置。
【請求項６】
前記不揮発性記憶素子へ書き込みが行われるときに、前記第１のサブ層を基準として正電圧が前記第２のサブ層に印加される
ことを特徴とする請求項５に記載の記憶装置。
【請求項７】
前記不揮発性記憶素子が前記第１の抵抗状態のときと前記不揮発性記憶素子が前記第２の抵抗状態のときとで、前記第２の層中のゲルマニウム（Ｇｅ）の原子位置が異なる
ことを特徴とする請求項１又は５に記載の記憶装置。