(57)【要約】【課題】温度が高くなることに起因して上側に配置されている半導体素子が破損するのを抑制することが可能な電力変換装置を提供する。【解決手段】この電力変換装置１００は、Ｖ相の交流電圧を出力する上側Ｖ相半導体素子回路５ａと、上側Ｖ相半導体素子回路５ａと同相の交流電圧を出力し、かつ、上側Ｖ相半導体素子回路５ａに対して下側に上側Ｖ相半導体素子回路５ａと隣接して配置されているとともに上側Ｖ相半導体素子回路５ａに並列接続されている下側Ｖ相半導体素子回路５ｂと、を備える。また、電力変換装置１００は、上側Ｖ相半導体素子回路５ａに接続されている上側Ｖ相用出力バスバー７と、下側Ｖ相半導体素子回路５ｂに接続されている下側Ｖ相用出力バスバー８と、を備え、上側Ｖ相用出力バスバー７のインダクタンスは、下側Ｖ相用出力バスバー８のインダクタンスよりも大きい。【選択図】図３
2019161749.tif 000002
【特許請求の範囲】
【請求項１】
所定の相の交流電圧に対応する第１半導体素子回路と、
前記第１半導体素子回路と同相の交流電圧に対応し、かつ、前記第１半導体素子回路に対して下側に前記第１半導体素子回路と隣接して配置されているとともに前記第１半導体素子回路に並列接続されている第２半導体素子回路と、
前記第１半導体素子回路に接続されている第１配線と、
前記第２半導体素子回路に接続されている第２配線と、を備え、
前記第１配線のインダクタンスは、前記第２配線のインダクタンスよりも大きい、電力変換装置。
【請求項２】
入力側および出力側のうちの少なくとも一方において、前記第１配線のインダクタンスは、前記第２配線のインダクタンスよりも大きい、請求項１に記載の電力変換装置。
【請求項３】
前記第１配線の長さを、前記第２配線の長さよりも大きくすることにより、前記第１配線のインダクタンスが、前記第２配線のインダクタンスよりも大きくなるように構成されている、請求項１または２に記載の電力変換装置。
【請求項４】
前記第１配線の少なくとも一部において、前記第１配線が延びる方向に直交する断面の面積を、前記第２配線の延びる方向に直交する前記第２配線の断面の面積よりも小さくすることにより、前記第１配線のインダクタンスが、前記第２配線のインダクタンスよりも大きくなるように構成されている、請求項１〜３のいずれか１項に記載の電力変換装置。
【請求項５】
前記第１半導体素子回路および前記第２半導体素子回路が配置される領域に対応して上下方向に延びるように配置された冷却フィンをさらに備える、請求項１〜４のいずれか１項に記載の電力変換装置。
【請求項６】
前記第１半導体素子回路は、互いに直列に接続されている第１の正側半導体素子および第１の負側半導体素子を含み、
前記第２半導体素子回路は、互いに直列に接続されている第２の正側半導体素子および第２の負側半導体素子を含み、
前記第１配線は、前記第１の正側半導体素子と前記第１の負側半導体素子との間に接続されており、
前記第２配線は、前記第２の正側半導体素子と前記第２の負側半導体素子との間に接続されており、
前記第１配線および前記第２配線の各々は、外部装置に接続させるための共通の出力部に接続されており、
前記第１半導体素子回路と前記出力部との間のインダクタンスは、前記第２半導体素子回路と前記出力部との間のインダクタンスよりも大きい、請求項１〜５のいずれか１項に記載の電力変換装置。
【請求項７】
前記第１半導体素子回路および前記第２半導体素子回路が配置されている面に対して垂直な方向から見て、前記第１配線は折り曲げられながら延びるように設けられているとともに、前記第２配線は略直線状に延びるように設けられていることにより、前記第１配線の長さが、前記第２配線の長さよりも大きくなるように構成されている、請求項６に記載の電力変換装置。
【請求項８】
前記出力部は、前記第１半導体素子回路および前記第２半導体素子回路の下側に配置されている、請求項６または７に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電力変換装置に関し、特に、互いに並列接続されている複数の半導体素子回路を備える電力変換装置に関する。
【背景技術】
【０００２】
従来、互いに並列接続されている複数の半導体素子回路を備える電力変換装置が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１の電力変換装置は、複数の並列接続された電力変換用スイッチング半導体素子を備える。複数の電力変換用スイッチング半導体素子は、導体により、直流電源と接続されている。上記電力変換装置では、各電力変換用スイッチング半導体素子に接続されている導体は、互いに配線長が等しくされることにより、配線インピーダンスが均等になるように構成されている。これにより、各電力変換用スイッチング半導体素子に流れる電流量が均一にされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−７９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、上記特許文献１には明記されていないが、上記特許文献１に記載されているような従来の電力変換装置では、複数の並列接続されている半導体素子が上下方向に隣接して配列されている場合がある。この場合、下側に配置されている半導体素子からの熱が上側に上昇するため、上側に配置されている半導体素子が下側からの熱の影響を受けるという不都合がある。このため、上側に配置されている半導体素子の温度が比較的高くなり、上側に配置されている半導体素子が破損する場合があるという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、温度が高くなることに起因して上側に配置されている半導体素子が破損するのを抑制することが可能な電力変換装置を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、この発明の一の局面による電力変換装置は、所定の相の交流電圧に対応する第１半導体素子回路と、第１半導体素子回路と同相の交流電圧に対応し、かつ、第１半導体素子回路に対して下側に第１半導体素子回路と隣接して配置されているとともに第１半導体素子回路に並列接続されている第２半導体素子回路と、第１半導体素子回路に接続されている第１配線と、第２半導体素子回路に接続されている第２配線と、を備え、第１配線のインダクタンスは、第２配線のインダクタンスよりも大きい。
【０００８】
この発明の一の局面による電力変換装置では、上記のように、第１配線のインダクタンスが第２配線のインダクタンスよりも大きいことによって、第１配線のインダクタンスが第２配線のインダクタンスと略等しい場合に比べて、第１配線、および、第１配線に接続されている第１半導体素子回路に流れる電流量を低減することができる。これにより、第１半導体素子回路の発熱量を低減することができる。その結果、上側の第１半導体素子回路が下側の第２半導体素子回路の熱の影響を受けた場合でも、第１半導体素子回路の温度が高くなるのを抑制することができる。これにより、温度が高くなることに起因して上側に配置されている第１半導体素子回路が破損するのを抑制することができる。
【０００９】
また、第１半導体素子回路の発熱量を低減することができるので、第１半導体素子回路を冷却するために冷却フィンなどの冷却部材の冷却能力を上げる（冷却部材を大型化する）必要性を低減することができる。また、第１半導体素子回路の温度が上昇するのを抑制するために、第１半導体素子回路の容量を増加させる必要性を低減することができる。
【００１０】
上記一の局面による電力変換装置において、好ましくは、入力側および出力側のうちの少なくとも一方において、第１配線のインダクタンスは、第２配線のインダクタンスよりも大きい。このように構成すれば、入力側および出力側の少なくとも一方の第１配線、および、第１配線に接続される第１半導体素子回路に流れる電流量を低減することができる。
【００１１】
上記一の局面による電力変換装置において、好ましくは、第１配線の長さを、第２配線の長さよりも大きくすることにより、第１配線のインダクタンスが、第２配線のインダクタンスよりも大きくなるように構成されている。このように構成すれば、配線長という目視可能なパラメータを調整することによりインダクタンスの調整をすることができるので、比較的に容易に第１配線のインダクタンスが第２配線のインダクタンスよりも大きくなるように調整することができる。
【００１２】
上記一の局面による電力変換装置において、好ましくは、第１配線の少なくとも一部において、第１配線が延びる方向に直交する断面の面積を、第２配線の延びる方向に直交する第２配線の断面の面積よりも小さくすることにより、第１配線のインダクタンスが、第２配線のインダクタンスよりも大きくなるように構成されている。このように構成すれば、断面積という構造的なパラメータを調整することによりインダクタンスの調整をすることができるので、比較的に容易に第１配線のインダクタンスが第２配線のインダクタンスよりも大きくなるように調整することができる。
【００１３】
上記一の局面による電力変換装置において、好ましくは、第１半導体素子回路および第２半導体素子回路が配置される領域に対応して上下方向に延びるように配置された冷却フィンをさらに備える。このように構成すれば、上下に配置された第１半導体素子回路および第２半導体素子回路を冷却フィンにより効率よく冷却することができる。
【００１４】
上記一の局面による電力変換装置において、好ましくは、第１半導体素子回路は、互いに直列に接続されている第１の正側半導体素子および第１の負側半導体素子を含み、第２半導体素子回路は、互いに直列に接続されている第２の正側半導体素子および第２の負側半導体素子を含み、第１配線は、第１の正側半導体素子と第１の負側半導体素子との間に接続されており、第２配線は、第２の正側半導体素子と第２の負側半導体素子との間に接続されており、第１配線および第２配線の各々は、外部装置に接続させるための共通の出力部に接続されており、第１半導体素子回路と出力部との間のインダクタンスは、第２半導体素子回路と出力部との間のインダクタンスよりも大きい。このように構成すれば、第１半導体素子回路と出力部との間のインダクタンスが第２半導体素子回路と出力部との間のインダクタンスと略等しい場合に比べて、第１半導体素子回路と出力部との間に流れる電流量を低減することができる。その結果、第１半導体素子回路の発熱量を低減することができる。
【００１５】
この場合、好ましくは、第１半導体素子回路および第２半導体素子回路が配置されている面に対して垂直な方向から見て、第１配線は折り曲げられながら延びるように設けられているとともに、第２配線は略直線状に延びるように設けられていることにより、第１配線の長さが、第２配線の長さよりも大きくなるように構成されている。このように構成すれば、第１配線が略直線状に延びている場合に比べて、第１配線の長さと第２配線の長さとの差分を容易に大きくすることができる。その結果、第１半導体素子回路と出力部との間のインダクタンスを、第２半導体素子回路と出力部との間のインダクタンスよりも容易に大きくすることができる。
【００１６】
上記第１配線および第２配線の各々が外部装置に接続させるための共通の出力部に接続されている電力変換装置において、好ましくは、出力部は、第１半導体素子回路および第２半導体素子回路の下側に配置されている。このように構成すれば、第１半導体素子回路は第２半導体素子回路の上側に配置されているので、第１半導体素子回路と出力部との間の距離を、第２導体素子回路と出力部との間の距離よりも効果的に大きくすることができる。その結果、第１半導体素子回路と出力部との間のインダクタンスを、第２半導体素子回路と出力部との間のインダクタンスよりも効果的に大きくすることができる。
【発明の効果】
【００１７】
本発明によれば、上記のように、温度が高くなることに起因して上側に配置されている半導体素子が破損するのを抑制することができる。
【図面の簡単な説明】
【００１８】
【図１】一実施形態による電力変換装置の設置方法を説明するための図である。
【図２】一実施形態による電力変換装置の全体の構成を示した図である。
【図３】一実施形態による筐体を取り外した状態の電力変換装置の全体の構成を示した図である。
【図４】一実施形態による電力変換装置の回路構成を示した概略図である。
【図５】一実施形態による電力変換装置の第１半導体素子回路および第２半導体素子回路を正面から見た正面図である。
【図６】一実施形態による電力変換装置の第１半導体素子回路および第２半導体素子回路の斜視図である。
【図７】一実施形態による電力変換装置の第１配線および第２配線が取り付けられた状態の第１半導体素子回路および第２半導体素子回路の斜視図である。
【図８】一実施形態による電力変換装置の第１配線および第２配線が取り付けられた状態の第１半導体素子回路および第２半導体素子回路の正面図である。
【図９】図８の部分拡大図である。
【図１０】一実施形態の第１変形例による電力変換装置の第１配線および第２配線が取り付けられた状態の第１半導体素子回路および第２半導体素子回路の正面図である。
【図１１】一実施形態の第２変形例による電力変換装置の第１配線および第２配線が取り付けられた状態の第１半導体素子回路および第２半導体素子回路の正面図である。
【図１２】一実施形態の第３変形例による電力変換装置の第１配線および第２配線が取り付けられた状態の第１半導体素子回路および第２半導体素子回路の正面図である。
【発明を実施するための形態】
【００１９】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００２０】
［本実施形態］
図１〜図９を参照して、本実施形態による電力変換装置１００の構成について説明する。
【００２１】
図１に示すように、電力変換装置１００は、室内９００の壁面９００ａに取り付けられている。なお、本明細書において、室内９００の天井面９００ｂから床面９００ｃに向かう方向をＺ２方向、その逆向きの方向をＺ１方向とする。また、Ｚ方向と直交する面内の左右方向をＸ方向とし、左方向をＸ１方向、右方向をＸ２方向とする。また、Ｚ方向と直交する面内の上下方向をＹ方向とし、紙面の手前側をＹ１方向、奥側をＹ２方向とする。
【００２２】
（電力変換装置の構成）
次に、図２および図３を参照して、電力変換装置１００の構成について説明する。
【００２３】
図２および図３に示すように、電力変換装置１００には、箱状の筐体１００ａ（図２参照）が設けられている。箱状の筐体１００ａには、後述するコンバータ部１（図３参照）、インバータ部５（図３参照）、および、複数の半導体素子などが収容されている。
【００２４】
図４に示すように、電力変換装置１００には、外部からの交流電圧を直流電圧に変換するコンバータ部１が設けられている。コンバータ部１には、ＲＳＴ端子２から交流電圧が供給されている。具体的には、コンバータ部１は、Ｒ端子２ａと接続されているダイオード素子回路１ａを含む。また、コンバータ部１は、Ｓ端子２ｂと接続されているダイオード素子回路１ｂを含む。また、コンバータ部１は、Ｔ端子２ｃと接続されているダイオード素子回路１ｃを含む。ダイオード素子回路１ａ、ダイオード素子回路１ｂ、および、ダイオード素子回路１ｃの各々は、２つの直列に接続されているダイオードにより構成されている。また、ダイオード素子回路１ａ、ダイオード素子回路１ｂ、および、ダイオード素子回路１ｃは、互いに並列に接続されている。なお、図４では、ダイオード素子回路１ａ、ダイオード素子回路１ｂ、および、ダイオード素子回路１ｃの各々は、１つずつしか図示されていないが、実際は、ダイオード素子回路１ａ、ダイオード素子回路１ｂ、および、ダイオード素子回路１ｃの各々は、４つずつ設けられている。
【００２５】
また、電力変換装置１００には、コンバータ部１からの直流電圧を平滑するための平滑コンデンサ３が設けられている。平滑コンデンサ３は、コンバータ部１と並列に接続されている。また、コンバータ部１と平滑コンデンサ３との間には、逆流防止用のダイオード４が設けられている。
【００２６】
また、電力変換装置１００には、コンバータ部１からの直流電圧を交流電圧に変換するインバータ部５が設けられている。すなわち、電力変換装置１００（インバータ部５）は、Ｖ相の交流電圧を出力する上側Ｖ相半導体素子回路５ａを備える。また、電力変換装置１００（インバータ部５）は、上側Ｖ相半導体素子回路５ａと同相（すなわちＶ相）の交流電圧を出力するとともに、上側Ｖ相半導体素子回路５ａに並列接続されている下側Ｖ相半導体素子回路５ｂを備える。また、電力変換装置１００（インバータ部５）には、上側Ｖ相半導体素子回路５ａおよび下側Ｖ相半導体素子回路５ｂとは異なる相であるＷ相の交流電圧を出力するとともに、上側Ｖ相半導体素子回路５ａおよび下側Ｖ相半導体素子回路５ｂに並列接続されているＷ相半導体素子回路５ｃが設けられている。なお、図４では、上側Ｖ相半導体素子回路５ａ、下側Ｖ相半導体素子回路５ｂ、および、Ｗ相半導体素子回路５ｃの各々は、１つずつしか図示されていないが、実際は、上側Ｖ相半導体素子回路５ａ、下側Ｖ相半導体素子回路５ｂ、および、Ｗ相半導体素子回路５ｃの各々は、４つずつ（図５参照）設けられている。なお、上側Ｖ相半導体素子回路５ａおよび下側Ｖ相半導体素子回路５ｂは、それぞれ、特許請求の範囲の「第１半導体素子回路」および「第２半導体素子回路」の一例である。また、Ｖ相は、特許請求の範囲の「所定の相」の一例である。
【００２７】
また、上側Ｖ相半導体素子回路５ａ、下側Ｖ相半導体素子回路５ｂ、および、Ｗ相半導体素子回路５ｃの各々は、互いに直列に接続された２つのＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）素子により構成されている。
【００２８】
具体的には、上側Ｖ相半導体素子回路５ａは、互いに直列に接続されている、正側のＩＧＢＴ素子５０ａと負側のＩＧＢＴ素子５１ａとを含む。また、下側Ｖ相半導体素子回路５ｂは、互いに直列に接続されている、正側のＩＧＢＴ素子５０ｂと負側のＩＧＢＴ素子５１ｂとを含む。また、Ｗ相半導体素子回路５ｃは、互いに直列に接続されている、正側のＩＧＢＴ素子５０ｃと負側のＩＧＢＴ素子５１ｃとを含む。なお、ＩＧＢＴ素子５０ａおよびＩＧＢＴ素子５１ａは、それぞれ、特許請求の範囲の「第１の正側半導体素子」および「第１の負側半導体素子」の一例である。また、ＩＧＢＴ素子５０ｂおよびＩＧＢＴ素子５１ｂは、それぞれ、特許請求の範囲の「第２の正側半導体素子」および「第２の負側半導体素子」の一例である。
【００２９】
図５に示すように、上側Ｖ相半導体素子回路５ａ、下側Ｖ相半導体素子回路５ｂ、および、Ｗ相半導体素子回路５ｃの各々は、Ｙ方向に沿って４つずつ配列されている。すなわち、上側Ｖ相半導体素子回路５ａ（ＩＧＢＴ素子５０ａおよびＩＧＢＴ素子５１ａ、図４参照）を収容するパッケージ５２ａがＹ方向に沿って４つ配列されている。また、下側Ｖ相半導体素子回路５ｂ（ＩＧＢＴ素子５０ｂおよびＩＧＢＴ素子５１ｂ、図４参照）を収容するパッケージ５２ｂがＹ方向に沿って４つ配列されている。また、Ｗ相半導体素子回路５ｃ（ＩＧＢＴ素子５０ｃおよびＩＧＢＴ素子５１ｃ、図４参照）を収容するパッケージ５２ｃがＹ方向に沿って４つ配列されている。
【００３０】
下側Ｖ相半導体素子回路５ｂは、上側Ｖ相半導体素子回路５ａに対して下側（Ｚ２方向側）に配置されている。また、下側Ｖ相半導体素子回路５ｂは、上側Ｖ相半導体素子回路５ａと隣接するように配置されている。また、Ｗ相半導体素子回路５ｃは、下側Ｖ相半導体素子回路５ｂに対して下側（Ｚ２方向側）に配置されている。また、Ｗ相半導体素子回路５ｃは、下側Ｖ相半導体素子回路５ｂと隣接するように配置されている。
【００３１】
ここで、本実施形態では、図６に示すように、電力変換装置１００は、インバータ部５の冷却のために設けられている冷却フィン６を備える。また、冷却フィン６は、Ｙ１方向側に配置されたフィン部６ａと、Ｙ２方向側に配置されたフィン部６ｂとを含む。冷却フィン６は、上側Ｖ相半導体素子回路５ａ、下側Ｖ相半導体素子回路５ｂ、および、Ｗ相半導体素子回路５ｃが配置される領域に対応して上下方向（Ｚ方向）に延びるように配置されている。すなわち、フィン部６ａおよびフィン部６ｂの各々は、上下方向（Ｚ方向）に延びるように配置されている。
【００３２】
具体的には、冷却フィン６は、Ｘ２（Ｘ１）方向から見て、上側Ｖ相半導体素子回路５ａ、下側Ｖ相半導体素子回路５ｂ、および、Ｗ相半導体素子回路５ｃとオーバーラップするように設けられている。また、冷却フィン６は、上側Ｖ相半導体素子回路５ａ、下側Ｖ相半導体素子回路５ｂ、および、Ｗ相半導体素子回路５ｃに対して、Ｘ１方向側に設けられている。
【００３３】
詳細には、フィン部６ａおよびフィン部６ｂの各々のＸ２方向側には、上側Ｖ相半導体素子回路５ａ、下側Ｖ相半導体素子回路５ｂ、および、Ｗ相半導体素子回路５ｃがそれぞれ２つずつ配置されている。
【００３４】
また、図７に示すように、電力変換装置１００は、上側Ｖ相半導体素子回路５ａに接続されている上側Ｖ相用出力バスバー７を備える。また、電力変換装置１００は、下側Ｖ相半導体素子回路５ｂに接続されている下側Ｖ相用出力バスバー８を備える。具体的には、上側Ｖ相用出力バスバー７は、上側Ｖ相半導体素子回路５ａのＩＧＢＴ素子５０ａとＩＧＢＴ素子５１ａとの間に（電気的に）接続されている。また、下側Ｖ相用出力バスバー８は、下側Ｖ相半導体素子回路５ｂのＩＧＢＴ素子５０ｂとＩＧＢＴ素子５１ｂとの間に（電気的に）接続されている。なお、上側Ｖ相用出力バスバー７および下側Ｖ相用出力バスバー８は、それぞれ、特許請求の範囲の「第１配線」および「第２配線」の一例である。
【００３５】
また、下側Ｖ相用出力バスバー８は、下側（Ｚ２方向側）に延びている部分８ａを含む。また、下側Ｖ相用出力バスバー８は、部分８ａのＹ２方向側に接続されている台形形状の部分８ｂを含む。部分８ａの下側（Ｚ２方向側）の端部近傍には孔部８ｃ（図８参照）が設けられている。また、台形形状の部分８ｂの下側（Ｚ２方向側）の端部近傍には孔部８ｄが設けられている。
【００３６】
また、電力変換装置１００には、Ｗ相半導体素子回路５ｃに接続されているＷ相用出力バスバー９が設けられている。Ｗ相用出力バスバー９は、Ｗ相半導体素子回路５ｃのＩＧＢＴ素子５０ｃとＩＧＢＴ素子５１ｃとの間に（電気的に）接続されている。なお、上側Ｖ相用出力バスバー７、下側Ｖ相用出力バスバー８、および、Ｗ相用出力バスバー９の各々は、図示しない外部装置に（電気的に）接続されている。また、上側Ｖ相用出力バスバー７、下側Ｖ相用出力バスバー８、および、Ｗ相用出力バスバー９の各々は、銅製である。
【００３７】
また、上側Ｖ相用出力バスバー７の下側（Ｚ２方向側）の端部７ａは、下側Ｖ相用出力バスバー８のＸ２方向側において下側Ｖ相用出力バスバー８と重なるように配置されている。そして、上側Ｖ相用出力バスバー７の端部７ａと、下側Ｖ相用出力バスバー８とは、ボルト１０ａ、および、ボルト１０ａの下側（Ｚ２方向側）に設けられているボルト１０ｂにより締結されている。上側Ｖ相用出力バスバー７と下側Ｖ相用出力バスバー８とは、ボルト１０ａおよびボルト１０ｂにより締結されることによって固定されている。これにより、上側Ｖ相用出力バスバー７と下側Ｖ相用出力バスバー８とは、電気的に接続される。
【００３８】
また、上側Ｖ相用出力バスバー７および下側Ｖ相用出力バスバー８の各々は、外部装置（図示せず）に接続させるための共通の出力端子１１に接続されている。外部装置からの配線が出力端子１１に接続されることにより、電力変換装置１００と外部装置とが電気的に接続される。なお、出力端子１１は、特許請求の範囲の「出力部」の一例である。
【００３９】
ここで、本実施形態では、出力端子１１は、上側Ｖ相半導体素子回路５ａおよび下側Ｖ相半導体素子回路５ｂの下側（Ｚ２方向側）に配置されている。具体的には、出力端子１１は、下側Ｖ相用出力バスバー８の部分８ｂに設けられている孔部８ｄ（図８参照）に取り付けられている。すなわち、上側Ｖ相用出力バスバー７は、下側Ｖ相用出力バスバー８の部分８ａおよび部分８ｂを介して、出力端子１１に（電気的に）接続されている。なお、図８では、簡略化のために、出力端子１１の図示を省略している。
【００４０】
また、本実施形態では、上側Ｖ相用出力バスバー７のインダクタンスは、下側Ｖ相用出力バスバー８のインダクタンスよりも大きい。ここで、上側Ｖ相用出力バスバー７のインダクタンスとは、上側Ｖ相半導体素子回路５ａと端部７ａとの間の部分のインダクタンスを意味する。また、下側Ｖ相用出力バスバー８のインダクタンスとは、下側Ｖ相半導体素子回路５ｂと端部７ａ（端部７ａのＸ２方向側に設けられる下側Ｖ相用出力バスバー８の部分）との間の部分のインダクタンスを意味する。
【００４１】
この場合、上側Ｖ相半導体素子回路５ａと出力端子１１との間のインダクタンスは、上側Ｖ相半導体素子回路５ａと端部７ａとの間のインダクタンスと、端部７ａと出力端子１１との間のインダクタンスとが合わさったものである。また、下側Ｖ相半導体素子回路５ｂと出力端子１１との間のインダクタンスは、下側Ｖ相半導体素子回路５ｂと端部７ａ（端部７ａのＸ２方向側に設けられる下側Ｖ相用出力バスバー８の部分）との間のインダクタンスと、端部７ａ（端部７ａのＸ２方向側に設けられる下側Ｖ相用出力バスバー８の部分）と出力端子１１との間のインダクタンスとが合わさったものである。すなわち、上側Ｖ相半導体素子回路５ａと出力端子１１との間のインダクタンスは、下側Ｖ相半導体素子回路５ｂと出力端子１１との間のインダクタンスよりも大きくなる。なお、本実施形態では、上側Ｖ相半導体素子回路５ａと出力端子１１との間のインダクタンスと、下側Ｖ相半導体素子回路５ｂと出力端子１１との間のインダクタンスとの比率（上側Ｖ相半導体素子回路５ａと出力端子１１との間のインダクタンス／下側Ｖ相半導体素子回路５ｂと出力端子１１との間のインダクタンス）は、２．５である。
【００４２】
なお、上側Ｖ相半導体素子回路５ａと外部装置（図示せず）との間のインダクタンスは、上側Ｖ相半導体素子回路５ａと出力端子１１との間のインダクタンスと、出力端子１１と外部装置との間の接続配線（図示せず）のインダクタンスとが合わさったものである。また、下側Ｖ相半導体素子回路５ｂと外部装置（図示せず）との間のインダクタンスは、下側Ｖ相半導体素子回路５ｂと出力端子１１との間のインダクタンスと、出力端子１１と外部装置との間の上記接続配線のインダクタンスとが合わさったものである。すなわち、上側Ｖ相半導体素子回路５ａと外部装置との間のインダクタンスは、下側Ｖ相半導体素子回路５ｂと外部装置との間のインダクタンスよりも大きくなる。
【００４３】
また、本実施形態では、上側Ｖ相用出力バスバー７の長さＬ１（図８の一点鎖線矢印の長さ）を、下側Ｖ相用出力バスバー８の長さＬ２（図８の破線矢印の長さ）よりも大きくすることにより、上側Ｖ相用出力バスバー７のインダクタンスが、下側Ｖ相用出力バスバー８のインダクタンスよりも大きくなるように構成されている。なお、上側Ｖ相用出力バスバー７の長さＬ１とは、Ｘ２方向から見て、上側Ｖ相半導体素子回路５ａと端部７ａとの間の長さを意味する。また、下側Ｖ相用出力バスバー８の長さＬ２とは、Ｘ２方向から見て、下側Ｖ相半導体素子回路５ｂと端部７ａとの間の長さを意味する。なお、図８では、長さＬ１および長さＬ２は２次元的な長さのように図示されているが、実際は、各バスバー（上側Ｖ相用出力バスバー７および下側Ｖ相用出力バスバー８）のＸ方向に延びる部分の長さを含めた３次元的な長さである。
【００４４】
具体的には、上側Ｖ相半導体素子回路５ａおよび下側Ｖ相半導体素子回路５ｂが配置されている面５０に対して垂直な方向（Ｘ２方向）から見て、上側Ｖ相用出力バスバー７は、折り曲げられながら延びるように設けられている。また、Ｘ２方向から見て、下側Ｖ相用出力バスバー８は、略直線状に延びるように設けられている。詳細には、上側Ｖ相半導体素子回路５ａ側を始点にすると、上側Ｖ相用出力バスバー７は、少なくとも１つのＹ１方向側に延びる部分と、少なくとも１つのＹ２方向側に延びる部分を有している。言い換えれば、上側Ｖ相用出力バスバー７は、Ｘ２方向から見て、少なくとも１つのＵ字形状の部分を有している。一方で、下側Ｖ相用出力バスバー８には、Ｘ２方向から見てＵ字形状の部分は設けられていない。その結果、Ｘ２方向から見て、上側Ｖ相用出力バスバー７の長さＬ１が、下側Ｖ相用出力バスバー８の長さＬ２よりも大きくなる。なお、上側Ｖ相半導体素子回路５ａ側を始点にすると、上側Ｖ相用出力バスバー７のうちＺ方向に延びる部分は全て、Ｚ２方向側に延びている。
【００４５】
ここで、配線のインダクタンスは、配線（本実施形態ではバスバー）の長さが大きいほど大きくなる。これにより、上記のように上側Ｖ相用出力バスバー７の長さＬ１を下側Ｖ相用出力バスバー８の長さＬ２よりも大きくすることによって、上側Ｖ相用出力バスバー７のインダクタンスは、下側Ｖ相用出力バスバー８のインダクタンスよりも大きくなる。
【００４６】
また、本実施形態では、図９に示すように、上側Ｖ相用出力バスバー７の一部において、上側Ｖ相用出力バスバー７が延びる方向に直交する断面の面積は、下側Ｖ相用出力バスバー８の延びる方向に直交する下側Ｖ相用出力バスバー８の断面の面積よりも小さい。具体的には、上側Ｖ相半導体素子回路５ａおよび下側Ｖ相半導体素子回路５ｂが配置されている面５０（図７参照）に対して垂直な方向（Ｘ２方向）から見て、上側Ｖ相半導体素子回路５ａの近傍および端部７ａの近傍以外の部分における上側Ｖ相用出力バスバー７の幅Ｗ１（上側Ｖ相用出力バスバー７が延びる方向に直交する方向の幅）は、下側Ｖ相用出力バスバー８の幅Ｗ２（下側Ｖ相用出力バスバー８が延びる方向に直交する方向の幅）よりも小さい。また、上側Ｖ相用出力バスバー７および下側Ｖ相用出力バスバー８の厚み（Ｘ方向の厚み）は、略等しい。なお、本実施形態では、上側Ｖ相半導体素子回路５ａの近傍および端部７ａの近傍以外の部分における上側Ｖ相用出力バスバー７の幅は一様に形成されていないが、一様に形成されていてもよい。なお、端部７ａの近傍とは、端部７ａの位置そのものと、端部７ａの位置の付近との両方を含む意味である。上側Ｖ相半導体素子回路５ａの近傍とは、上側Ｖ相半導体素子回路５ａの位置の付近を意味する。
【００４７】
また、Ｘ２方向から見て、上側Ｖ相半導体素子回路５ａの近傍の上側Ｖ相用出力バスバー７の幅Ｗ３（上側Ｖ相用出力バスバー７が延びる方向に直交する方向の幅）、および、端部７ａの近傍の幅Ｗ４（上側Ｖ相用出力バスバー７が延びる方向に直交する方向の幅）は、下側Ｖ相用出力バスバー８の幅Ｗ２と略等しい。
【００４８】
ここで、配線のインダクタンスは、配線（本実施形態ではバスバー）の断面積が小さいほど大きくなる。これにより、上記のように上側Ｖ相用出力バスバー７の断面積を下側Ｖ相用出力バスバー８の断面積よりも小さくすることによって、上側Ｖ相用出力バスバー７のインダクタンスは、下側Ｖ相用出力バスバー８のインダクタンスよりも大きくなる。
【００４９】
また、上側Ｖ相用出力バスバー７の略全面（少なくとも端部７ａ以外の部分）は、上側Ｖ相半導体素子回路５ａおよび下側Ｖ相半導体素子回路５ｂが配置されている面５０（図７参照）に対して垂直な方向（Ｘ２方向）から見て、面５０にオーバーラップするように設けられている。これにより、上側Ｖ相用出力バスバー７が、Ｘ２方向から見て面５０の外側に配置されている部材等に干渉するのを抑制することが可能である。
【００５０】
（シミュレーション結果）
本実施形態の構成におけるシミュレーション結果と、比較例のシミュレーション結果を説明する。
【００５１】
（比較例）
比較例として、上側の半導体素子回路と出力端子との間のインダクタンスと、下側の半導体素子回路と出力端子との間のインダクタンスとの比率（上側の半導体素子回路と出力端子との間のインダクタンス／下側の半導体素子回路と出力端子との間のインダクタンス）が０．７７の場合のシミュレーションを行った。この場合、上側（Ｚ１方向側）の半導体素子回路における流れる電流値は、４１．３Ａであった。また、下側（Ｚ２方向側）の半導体素子回路における流れる電流値は、１０．４Ａであった。なお、上側（Ｚ１方向側）の半導体素子回路、および、下側（Ｚ２方向側）の半導体素子回路の各々の温度上昇量は、測定不能であった。
【００５２】
一方、本実施形態（上側Ｖ相半導体素子回路５ａと出力端子１１との間のインダクタンス／下側Ｖ相半導体素子回路５ｂと出力端子１１との間のインダクタンス＝２．５）では、上側（Ｚ１方向側）の上側Ｖ相半導体素子回路５ａにおける流れる電流値および温度上昇量は、それぞれ、２１．９Ａおよび７３．８Ｋであった。また、下側（Ｚ２方向側）の下側Ｖ相半導体素子回路５ｂにおける流れる電流値および温度上昇量は、それぞれ、２１．５Ａおよび６２．２Ｋであった。
【００５３】
すなわち、比較例に比べて本実施形態では、上側Ｖ相半導体素子回路５ａに電流値と下側Ｖ相半導体素子回路５ｂに流れる電流値との差異が小さくなることが確認された。温度上昇量は流れる電流値が大きいほど大きくなるので、上側Ｖ相半導体素子回路５ａの温度上昇量と下側Ｖ相半導体素子回路５ｂの温度上昇量との差は、比較例に比べて小さくなることが確認された。
【００５４】
（本実施形態の効果）
本実施形態では、以下のような効果を得ることができる。
【００５５】
本実施形態では、上記のように、上側Ｖ相用出力バスバー７のインダクタンスが、下側Ｖ相用出力バスバー８のインダクタンスよりも大きいように、電力変換装置１００を構成する。これにより、上側Ｖ相用出力バスバー７のインダクタンスが下側Ｖ相用出力バスバー８のインダクタンスと略等しい場合に比べて、上側Ｖ相用出力バスバー７、および、上側Ｖ相用出力バスバー７に接続されている上側Ｖ相半導体素子回路５ａに流れる電流量を低減することができる。その結果、上側Ｖ相半導体素子回路５ａの発熱量を低減することができる。これにより、上側（Ｚ１方向側）の上側Ｖ相半導体素子回路５ａが下側（Ｚ２方向側）の下側Ｖ相半導体素子回路５ｂの熱の影響を受けた場合でも、上側Ｖ相半導体素子回路５ａの温度が高くなるのを抑制することができる。その結果、温度が高くなることに起因して上側（Ｚ１方向側）に配置されている上側Ｖ相半導体素子回路５ａが破損するのを抑制することができる。
【００５６】
また、上側Ｖ相半導体素子回路５ａの発熱量を低減することができるので、上側Ｖ相半導体素子回路５ａを冷却するために冷却フィン６の冷却能力を上げる（冷却フィン６を大型化する）必要性を低減することができる。また、上側Ｖ相半導体素子回路５ａの温度が上昇するのを抑制するために、上側Ｖ相半導体素子回路５ａ（ＩＧＢＴ素子５０ａおよびＩＧＢＴ素子５１ａ）の容量を増加させる必要性を低減することができる。
【００５７】
また、本実施形態では、上記のように、（電力変換装置１００の）出力側において、上側Ｖ相用出力バスバー７のインダクタンスが、下側Ｖ相用出力バスバー８のインダクタンスよりも大きいように、電力変換装置１００を構成する。これにより、出力側の上側Ｖ相用出力バスバー７、および、上側Ｖ相用出力バスバー７に接続される上側Ｖ相半導体素子回路５ａに流れる電流量を低減することができる。
【００５８】
また、本実施形態では、上記のように、上側Ｖ相用出力バスバー７の長さＬ１を、下側Ｖ相用出力バスバー８の長さＬ２よりも大きくすることにより、上側Ｖ相用出力バスバー７のインダクタンスが、下側Ｖ相用出力バスバー８のインダクタンスよりも大きくなるように、電力変換装置１００を構成する。これにより、配線長という目視可能なパラメータを調整することによりインダクタンスの調整をすることができるので、比較的に容易に上側Ｖ相用出力バスバー７のインダクタンスが下側Ｖ相用出力バスバー８のインダクタンスよりも大きくなるように調整することができる。
【００５９】
また、本実施形態では、上記のように、上側Ｖ相用出力バスバー７の一部において、上側Ｖ相用出力バスバー７が延びる方向に直交する断面の面積を、下側Ｖ相用出力バスバー８の延びる方向に直交する下側Ｖ相用出力バスバー８の断面の面積よりも小さくすることにより、上側Ｖ相用出力バスバー７のインダクタンスが、下側Ｖ相用出力バスバー８のインダクタンスよりも大きくなるように、電力変換装置１００を構成する。これにより、断面積という構造的なパラメータを調整することによりインダクタンスの調整をすることができるので、比較的に容易に上側Ｖ相用出力バスバー７のインダクタンスが下側Ｖ相用出力バスバー８のインダクタンスよりも大きくなるように調整することができる。
【００６０】
また、本実施形態では、上記のように、上側Ｖ相半導体素子回路５ａおよび下側Ｖ相半導体素子回路５ｂが配置される領域に対応して上下方向（Ｚ方向）に延びるように配置された冷却フィン６を備えるように、電力変換装置１００を構成する。これにより、上下に配置された上側Ｖ相半導体素子回路５ａおよび下側Ｖ相半導体素子回路５ｂを冷却フィン６により効率よく冷却することができる。
【００６１】
また、本実施形態では、上記のように、上側Ｖ相半導体素子回路５ａと出力端子１１との間のインダクタンスが、下側Ｖ相半導体素子回路５ｂと出力端子１１との間のインダクタンスよりも大きいように、電力変換装置１００を構成する。これにより、上側Ｖ相半導体素子回路５ａと出力端子１１との間のインダクタンスが下側Ｖ相半導体素子回路５ｂと出力端子１１との間のインダクタンスと略等しい場合に比べて、上側Ｖ相半導体素子回路５ａと出力端子１１との間に流れる電流量を低減することができる。その結果、上側Ｖ相半導体素子回路５ａの発熱量を低減することができる。
【００６２】
また、本実施形態では、上記のように、上側Ｖ相半導体素子回路５ａおよび下側Ｖ相半導体素子回路５ｂが配置されている面５０に対して垂直な方向（Ｘ２方向）から見て、上側Ｖ相用出力バスバー７が折り曲げられながら延びるように設けられているとともに、下側Ｖ相用出力バスバー８が略直線状に延びるように設けられていることにより、上側Ｖ相用出力バスバー７の長さが、下側Ｖ相用出力バスバー８の長さよりも大きくなるように、電力変換装置１００を構成する。これにより、上側Ｖ相用出力バスバー７が略直線状に延びている場合に比べて、上側Ｖ相用出力バスバー７の長さと下側Ｖ相用出力バスバー８の長さとの差分を容易に大きくすることができる。その結果、上側Ｖ相半導体素子回路５ａと出力端子１１との間のインダクタンスを、下側Ｖ相半導体素子回路５ｂと出力端子１１との間のインダクタンスよりも容易に大きくすることができる。
【００６３】
また、本実施形態では、上記のように、出力端子１１が、上側Ｖ相半導体素子回路５ａおよび下側Ｖ相半導体素子回路５ｂの下側（Ｚ２方向側）に配置されるように、電力変換装置１００を構成する。これにより、上側Ｖ相半導体素子回路５ａは下側Ｖ相半導体素子回路５ｂの上側（Ｚ１方向側）に配置されているので、上側Ｖ相半導体素子回路５ａと出力端子１１との間の距離を、下側Ｖ相半導体素子回路５ｂと出力端子１１との間の距離よりも効果的に大きくすることができる。その結果、上側Ｖ相半導体素子回路５ａと出力端子１１との間のインダクタンスを、下側Ｖ相半導体素子回路５ｂと出力端子１１との間のインダクタンスよりも効果的に大きくすることができる。
【００６４】
［変形例］
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更（変形例）が含まれる。
【００６５】
たとえば、上記実施形態では、バスバー（上側Ｖ相用出力バスバー７、下側Ｖ相用出力バスバー８、および、Ｗ相用出力バスバー９）による配線がされている例を示したが、本発明はこれに限られない。たとえば、バスバー以外のケーブル等による配線がされていてもよい。
【００６６】
また、上記実施形態では、電力変換装置がＶ相およびＷ相の交流電圧のみを出力する例を示したが、本発明はこれに限られない。たとえば、電力変換装置が、Ｕ相、Ｖ相、および、Ｗ相の交流電圧を出力してもよい。また、電力変換装置がＵ相とＷ相の交流電圧のみ、または、Ｕ相とＶ相の交流電圧のみを出力してもよい。また、電力変換装置がＵ相、Ｖ相、または、Ｗ相のいずれか１つの交流電圧のみを出力してもよい。
【００６７】
また、上記実施形態では、第１配線（上側Ｖ相用出力バスバー７）の長さ（Ｌ１）および断面積を調整することによって、第１配線（上側Ｖ相用出力バスバー７）のインダクタンスが第２配線（下側Ｖ相用出力バスバー８）のインダクタンスよりも大きくなるように構成する例を示したが、本発明はこれに限られない。たとえば、第１配線（上側Ｖ相用出力バスバー７）を、第２配線（下側Ｖ相用出力バスバー８）よりもインダクタンスの小さい素材により形成してもよい。
【００６８】
また、上記実施形態では、第１配線（上側Ｖ相用出力バスバー７）、第２配線（下側Ｖ相用出力バスバー８）、および、Ｗ相用出力バスバー９の各々が、銅製である例を示したが、本発明はこれに限られない。たとえば、第１配線（上側Ｖ相用出力バスバー７）、第２配線（下側Ｖ相用出力バスバー８）、および、Ｗ相用出力バスバー９の各々が、アルミニウム製であってもよい。
【００６９】
また、上記実施形態では、上側Ｖ相半導体素子回路５ａ側を始点にすると、第１配線（上側Ｖ相用出力バスバー７）のうちＺ方向に延びる部分は全てＺ２方向側に延びている例を示したが、本発明はこれに限られない。たとえば、図１０に示すように、第１配線（上側Ｖ相用出力バスバー１７）は、上側Ｖ相半導体素子回路５ａ側を始点にして、Ｚ１方向側に延びる部分１７ａを含んでいてもよい。
【００７０】
また、上記実施形態では、上側（Ｚ１方向側）から、第１半導体素子回路（上側Ｖ相半導体素子回路５ａ）、第２半導体素子回路（下側Ｖ相半導体素子回路５ｂ）、Ｗ相半導体素子回路５ｃの順で配置されているインバータ部５の構成の例を示したが、本発明はこれに限られない。たとえば、図１１に示すように、インバータ部１５において、上側（Ｚ１方向側）から、Ｗ相半導体素子回路１５ｃ、上側Ｕ相半導体素子回路１５ａ、下側Ｕ相半導体素子回路１５ｂの順で配置されていてもよい。上側Ｕ相半導体素子回路１５ａに接続されている上側Ｕ相用出力バスバー２７は、下側（Ｚ２方向側）に延びている部分２７ａを含む。また、下側Ｕ相半導体素子回路１５ｂに接続されている下側Ｕ相用出力バスバー２８は、下側（Ｚ２方向側）に延びている部分２８ａを含む。部分２７ａと部分２８ａとは、Ｘ２方向側から見てＵ字形状のバスバー１０１で接続されることにより、電気的に接続されている。なお、バスバー１０１は、部分２７ａ（上側Ｕ相用出力バスバー２７）または部分２８ａ（下側Ｕ相用出力バスバー２８）のいずれか一方と一体的に形成されていてもよい。なお、上側Ｕ相半導体素子回路１５ａおよび下側Ｕ相半導体素子回路１５ｂは、それぞれ、特許請求の範囲の「第１半導体素子回路」および「第２半導体素子回路」の一例である。また、上側Ｕ相用出力バスバー２７および下側Ｕ相用出力バスバー２８は、それぞれ、特許請求の範囲の「第１配線」および「第２配線」の一例である。また、Ｕ相は、特許請求の範囲の「所定の相」の一例である。
【００７１】
また、上記実施形態では、電力変換装置が室内９００の壁面９００ａに取り付けられている例を示したが、本発明はこれに限られない。たとえば、電力変換装置が室内９００の床面９００ｃに配置されていてもよい。
【００７２】
また、上記実施形態では、出力部（出力端子１１）が、第２配線（下側Ｖ相用出力バスバー８）の部分８ｂの孔部８ｄに取り付けられている例を示したが、本発明はこれに限られない。たとえば、出力部（出力端子１１）が、孔部８ｄ以外（たとえば孔部８ｃ）に取り付けられていてもよい。
【００７３】
また、上記実施形態では、第１配線（上側Ｖ相用出力バスバー７）の一部において、第１配線（上側Ｖ相用出力バスバー７）が延びる方向に直交する断面の面積は、第２配線（下側Ｖ相用出力バスバー８）の延びる方向に直交する第２配線（下側Ｖ相用出力バスバー８）の断面の面積よりも小さい例を示したが、本発明はこれに限られない。たとえば、第１配線（上側Ｖ相用出力バスバー７）の全部において、第１配線（上側Ｖ相用出力バスバー７）が延びる方向に直交する断面の面積が、第２配線（下側Ｖ相用出力バスバー８）の延びる方向に直交する第２配線（下側Ｖ相用出力バスバー８）の断面の面積よりも小さくてもよい。
【００７４】
また、上記実施形態では、出力部（出力端子１１）が、第１半導体素子回路（上側Ｖ相半導体素子回路５ａ）および第２半導体素子回路（下側Ｖ相半導体素子回路５ｂ）の下側（Ｚ２方向側）に配置されている例を示したが、本発明はこれに限られない。出力部（出力端子１１）が、第１半導体素子回路（上側Ｖ相半導体素子回路５ａ）および第２半導体素子回路（下側Ｖ相半導体素子回路５ｂ）の下側以外（たとえば、上側、左側、または、右側）に配置されていてもよい。
【００７５】
また、上記実施形態では、第１半導体素子回路（上側Ｖ相半導体素子回路５ａ）および第２半導体素子回路（下側Ｖ相半導体素子回路５ｂ）が配置されている面（５０）に対して垂直な方向（Ｘ２方向）から見て、第１配線（上側Ｖ相用出力バスバー７）は折り曲げられながら延びている例を示したが、本発明はこれに限られない。たとえば、面（５０）に対して垂直な方向（Ｘ２方向）から見て、第１配線（上側Ｖ相用出力バスバー７）は略直線状に延びるように設けられていてもよい。
【００７６】
また、上記実施形態では、冷却フィンが上下方向（Ｚ方向）に延びるように配置されている例を示したが、本発明はこれに限られない。たとえば、冷却フィンは、左右方向（Ｙ方向）に延びるように配置されていてもよい。
【００７７】
また、上記実施形態では、冷却フィンが、２つのフィン部（６ａおよび６ｂ）を含む例を示したが、本発明はこれに限られない。たとえば、冷却フィンが、１つ、または、３つ以上のフィン部を含んでいてもよい。
【００７８】
また、上記実施形態では、電力変換装置１００の出力側において、第１配線（上側Ｖ相用出力バスバー７）のインダクタンスが、第２配線（下側Ｖ相用出力バスバー８）のインダクタンスよりも大きくされている例を示したが、本発明はこれに限られない。電力変換装置１００の入力側において、配線のインダクタンスの調整がされていてもよい。すなわち、コンバータ部１に接続される入力バスバーに対して、インダクタンスの調整を行ってもよい。
【００７９】
具体的には、たとえば、図１２に示すように、４つのダイオード素子回路１ａは、上側（Ｚ１方向側）に配置される２つのダイオード素子回路１０１ａと、下側（Ｚ２方向側）に配置される２つのダイオード素子回路１０２ａとを含む。上側のダイオード素子回路１０１ａには、Ｒ相の交流電圧が入力される上側Ｒ相用入力バスバー３７が接続されている。また、下側のダイオード素子回路１０２ａには、上側Ｒ相用入力バスバー３７と同相（すなわちＲ相）の交流電圧が入力される下側Ｒ相用入力バスバー３８が接続されている。そして、上側Ｒ相用入力バスバー３７のインダクタンスは、下側Ｒ相用入力バスバー３８のインダクタンスよりも大きい。この場合、ダイオード素子回路１０１ａおよびダイオード素子回路１０２ａは、それぞれ、特許請求の範囲の「第１半導体素子回路」および「第２半導体素子回路」の一例である。また、上側Ｒ相用入力バスバー３７および下側Ｒ相用入力バスバー３８は、それぞれ、特許請求の範囲の「第１配線」および「第２配線」の一例である。また、Ｒ相は、特許請求の範囲の「所定の相」の一例である。なお、詳細な説明は省略するが、ダイオード素子回路１ｂおよび１ｃに対しても、同様の構成をとってもよい。また、電力変換装置の入力側および出力側の両方において、インダクタンスの調整がされていてもよい。
【００８０】
また、上記実施形態では、第１配線（上側Ｖ相用出力バスバー７）の幅（Ｗ１）を、第２配線（下側Ｖ相用出力バスバー８）の幅（Ｗ２）よりも小さくすることにより、第１配線（上側Ｖ相用出力バスバー７）の断面積を、第２配線（下側Ｖ相用出力バスバー８）の断面積よりも小さくする例を示したが、本発明はこれに限られない。たとえば、第１配線（上側Ｖ相用出力バスバー７）の厚み（Ｘ方向の厚み）を、第２配線（下側Ｖ相用出力バスバー８）の厚み（Ｘ方向の厚み）よりも小さくすることにより、第１配線（上側Ｖ相用出力バスバー７）の断面積を、第２配線（下側Ｖ相用出力バスバー８）の断面積よりも小さくしてもよい。
【符号の説明】
【００８１】
５ａ  上側Ｖ相半導体素子回路（第１半導体素子回路）
５ｂ  下側Ｖ相半導体素子回路（第２半導体素子回路）
６  冷却フィン
７  上側Ｖ相用出力バスバー（第１配線）
８  下側Ｖ相用出力バスバー（第２配線）
１１  出力端子（出力部）
１５ａ  上側Ｕ相半導体素子回路（第１半導体素子回路）
１５ｂ  下側Ｕ相半導体素子回路（第２半導体素子回路）
２７  上側Ｕ相用出力バスバー（第１配線）
２８  下側Ｕ相用出力バスバー（第２配線）
３７  上側Ｒ相用入力バスバー（第１配線）
３８  下側Ｒ相用入力バスバー（第２配線）
５０  面（第１半導体素子回路および第２半導体素子回路が配置されている面）
５０ａ  ＩＧＢＴ素子（第１の正側半導体素子）
５１ａ  ＩＧＢＴ素子（第１の負側半導体素子）
５０ｂ  ＩＧＢＴ素子（第２の正側半導体素子）
５１ｂ  ＩＧＢＴ素子（第２の負側半導体素子）
１００  電力変換装置
１０１ａ  ダイオード素子回路（第１半導体素子回路）
１０２ａ  ダイオード素子回路（第２半導体素子回路）
Ｌ１  長さ（第１配線の長さ）
Ｌ２  長さ（第２配線の長さ）
Ｒ、Ｕ、Ｖ  相（所定の相）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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