(57)【要約】【課題】小型化が可能な半導体装置を提供する。【解決手段】実施形態の半導体装置は、基板と、第１の方向の第１の幅と第１の方向に直交する第２の方向の第２の幅を有する金属板と、金属板と基板との間に設けられ、第１の方向の第３の幅と第２の方向の第４の幅を有する第１の半導体チップと、第１の半導体チップと基板との間に設けられた第２の半導体チップと、を備え、第１の幅は第３の幅より小さく、第２の幅は第４の幅よりも小さい。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
第１の方向の第１の幅と前記第１の方向に直交する第２の方向の第２の幅を有する金属板と、
前記金属板と前記基板との間に設けられ、前記第１の方向の第３の幅と前記第２の方向の第４の幅を有する第１の半導体チップと、
前記第１の半導体チップと前記基板との間に設けられた第２の半導体チップと、
を備え、
前記第１の幅は前記第３の幅より小さく、前記第２の幅は前記第４の幅よりも小さい半導体装置。
【請求項２】
前記金属板、前記第１の半導体チップ、前記第２の半導体チップを覆う樹脂材を、更に備え、
前記金属板が第１の突出部、第２の突出部、第３の突出部、及び、第４の突出部を有し、
前記第１の突出部、前記第２の突出部、前記第３の突出部、及び、前記第４の突出部は、前記樹脂材の側面に露出する請求項１記載の半導体装置。
【請求項３】
前記金属板が前記第１の方向に平行で互いに対向する第１の辺及び第２の辺と、前記第２の方向に平行で互いに対向する第３の辺及び第４の辺とを有し、
前記第１の突出部及び前記第２の突出部は前記第１の辺に設けられ、前記第３の突出部及び前記第４の突出部は、前記第２の辺に設けられた請求項２記載の半導体装置。
【請求項４】
前記第１の突出部と前記第３の突出部とを仮想的に結ぶ線分、前記第１の突出部と前記第４の突出部とを仮想的に結ぶ線分、前記第２の突出部と前記第３の突出部とを仮想的に結ぶ線分、及び、前記第２の突出部と前記第４の突出部とを仮想的に結ぶ線分が、前記第２の方向と斜交する請求項３記載の半導体装置。
【請求項５】
前記第１の突出部は第１の部分と、前記第１の部分より先端側に位置し、前記第１の部分よりも厚さの薄い第２の部分を有する請求項２ないし請求項４いずれか一項記載の半導体装置。
【請求項６】
前記第１の突出部は先端に向かって幅が細くなるテーパ形状を有する第１の領域を有する請求項２ないし請求項５いずれか一項記載の半導体装置。
【請求項７】
前記第１の突出部は、前記第１の領域より先端側に位置し略一定の幅を有する第２の領域を有する請求項６記載の半導体装置。
【請求項８】
前記金属板と前記第１の半導体チップとの間に設けられた樹脂層を、更に備える請求項１ないし請求項７いずれか一項記載の半導体装置。
【請求項９】
前記基板は、回路基板である請求項１ないし請求項８いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
複数の半導体チップを積層して樹脂封止した半導体パッケージがある。複数の半導体チップを積層して一つの半導体パッケージに納めることで、半導体装置の大容量化、高速化、低消費電力化が実現される。半導体パッケージを搭載する電子機器を小型化するために、半導体パッケージを小型化することが求められる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−４４１６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、小型化が可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、基板と、第１の方向の第１の幅と前記第１の方向に直交する第２の方向の第２の幅を有する金属板と、前記金属板と前記基板との間に設けられ、前記第１の方向の第３の幅と前記第２の方向の第４の幅を有する第１の半導体チップと、前記第１の半導体チップと前記基板との間に設けられた第２の半導体チップと、を備え、前記第１の幅は前記第３の幅より小さく、前記第２の幅は前記第４の幅よりも小さい。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の半導体装置の模式断面図。
【図２】第１の実施形態の半導体装置の模式上面図。
【図３】第１の実施形態の半導体装置の模式側面図。
【図４】第１の実施形態の半導体装置の製造方法を示す模式図。
【図５】第１の実施形態の半導体装置の製造方法を示す模式図。
【図６】第１の実施形態の半導体装置の製造方法の説明図。
【図７】第１の実施形態の半導体装置の製造方法を示す模式図。
【図８】第１の実施形態の半導体装置の製造方法を示す模式図。
【図９】第１の実施形態の半導体装置の製造方法を示す模式図。
【図１０】比較例の半導体装置の模式断面図。
【図１１】比較例の半導体装置の模式上面図。
【図１２】比較例の半導体装置の模式側面図。
【図１３】第１の実施形態の半導体装置の作用及び効果を示す図。
【図１４】第２の実施形態の半導体装置の模式上面図。
【図１５】第２の実施形態の半導体装置の製造方法を示す模式図。
【図１６】第３の実施形態の半導体装置の模式上面図。
【図１７】第３の実施形態の半導体装置の模式断面図。
【図１８】第３の実施形態の半導体装置の作用及び効果の説明図。
【図１９】第４の実施形態の半導体装置の模式上面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【０００８】
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
【０００９】
以下、実施形態の半導体装置を、図面を参照して説明する。
【００１０】
（第１の実施形態）
第１の実施形態の半導体装置は、基板と、第１の方向の第１の幅と第１の方向に直交する第２の方向の第２の幅を有する金属板と、金属板と基板との間に設けられ、第１の方向の第３の幅と第２の方向の第４の幅を有する第１の半導体チップと、第１の半導体チップと基板との間に設けられた第２の半導体チップと、を備え、第１の幅は第３の幅より小さく、第２の幅は第４の幅よりも小さい。
【００１１】
図１は、第１の実施形態の半導体装置の模式断面図である。図２は、第１の実施形態の半導体装置の模式上面図である。図３は、第１の実施形態の半導体装置の模式側面図である。図１（ａ）は、図２のＡ−Ａ’断面図である。図１（ｂ）は、図２のＢ−Ｂ’断面図である。図２は、モールド樹脂を透視した図である。
【００１２】
第１の実施形態の半導体装置は、半導体メモリ１００である。半導体メモリ１００には、複数のメモリチップとロジックチップが一つのパッケージに実装されている。
【００１３】
半導体メモリ１００は、金属ベッド１０（金属板）、樹脂層２０、第１のメモリチップ２１（第１の半導体チップ）、第２のメモリチップ２２（第２の半導体チップ）、第３のメモリチップ２３、ロジックチップ２４、接続部２６、接続端子２８、回路基板３０（基板）、モールド樹脂３２（樹脂材）、外部端子３４を備える。
【００１４】
金属ベッド１０は、平板状である。金属ベッド１０は、第１の辺１０１、第２の辺１０２、第３の辺１０３、第４の辺１０４を有する。第１の辺１０１及び第２の辺１０２は、第１の方向に平行で、互いに対向する。第３の辺１０３及び第４の辺１０４は、第２の方向に平行で互いに対向する。第１の方向と第２の方向は直交する。
【００１５】
金属ベッド１０の第１の方向の幅は、第１の幅（図２中のＷ１）である。金属ベッド１０の第２の方向の幅は、第２の幅（図２中のＷ２）である。第１のメモリチップ２１の第１の方向の幅は、第３の幅（図２中のＷ３）である。第１のメモリチップ２１の第２の方向の幅は、第４の幅（図２中のＷ４）である。第１の幅Ｗ１は第３の幅Ｗ３より小さく、第２の幅Ｗ２は第４の幅Ｗ４よりも小さい。
【００１６】
金属ベッド１０のサイズは、第１のメモリチップ２１のサイズよりも小さい。金属ベッド１０の面積は、第１のメモリチップ２１の面積よりも小さい。金属ベッド１０の端部と第１のメモリチップ２１の端部との距離（図２中のｄ１）は、例えば、５０μｍ以上５００μｍ以下である。
【００１７】
金属ベッド１０は、第１の突出部１１、第２の突出部１２、第３の突出部１３、及び、第４の突出部１４を有する。第１の突出部１１、及び、第２の突出部１２は、金属ベッド１０の第１の辺１０１に設けられる。第３の突出部１３、及び、第４の突出部１４は、金属ベッド１０の第２の辺１０２に設けられる。第１の突出部１１、第２の突出部１２、第３の突出部１３、及び、第４の突出部１４は、第２の方向に伸長する。
【００１８】
第１の突出部１１、第２の突出部１２、第３の突出部１３、及び、第４の突出部１４の長さ（図２中のｄ２）は、例えば、０．５ｍｍ以上１．５ｍｍ以下である。第１の突出部１１、第２の突出部１２、第３の突出部１３、及び、第４の突出部１４の先端と、第１のメモリチップ２１の端部との距離（図２中のｄ３）は、例えば、０．４ｍｍ以上１．０ｍｍ以下である。
【００１９】
第１の突出部１１、第２の突出部１２、第３の突出部１３、及び、第４の突出部１４の幅は略一定である。第１の突出部１１、第２の突出部１２、第３の突出部１３、及び、第４の突出部１４の幅は、例えば、０．２ｍｍ以上０．４ｍｍ以下である。
【００２０】
図３に示すように、第１の突出部１１、及び、第２の突出部１２は、モールド樹脂３２の側面に露出する。第１の突出部１１、及び、第２の突出部１２の先端が、モールド樹脂３２の側面に露出する。第３の突出部１３、及び、第４の突出部１４も、同様にモールド樹脂３２の側面に露出する。第３の突出部１３、及び、第４の突出部１４の先端が、モールド樹脂３２の側面に露出する。
【００２１】
金属ベッド１０の膜厚は、例えば、１００μｍ以上２００μｍ以下である。金属ベッド１０は、例えば、鉄とニッケルの合金である。金属ベッドは、例えば、４２アロイである。
【００２２】
金属ベッド１０は、半導体メモリ１００のパッケージングの際に用いられるリードフレームの１部である。金属ベッド１０は、半導体メモリ１００のパッケージングの際に、積層された第１のメモリチップ２１、第２のメモリチップ２２、第３のメモリチップ２３、ロジックチップ２４を支持する機能を有する。
【００２３】
第１の突出部１１、第２の突出部１２、第３の突出部１３、及び、第４の突出部１４は、半導体メモリ１００のパッケージングの際に用いられるリードフレームに設けられる吊りピンの１部である。第１の突出部１１、第２の突出部１２、第３の突出部１３、及び、第４の突出部１４は、ダイシングの際に切断された吊りピンである。
【００２４】
なお、金属ベッド１０の一方の面、又は、両方の面に、金属ベッド１０と樹脂層２０との密着性、又は、金属ベッド１０とモールド樹脂３２との密着性を向上させるための、凹凸を設けることも可能である。凹凸は、例えば、複数の袋孔である。また、凹凸は、例えば、複数の貫通孔である。
【００２５】
樹脂層２０は、金属ベッド１０と第１のメモリチップ２１との間に設けられる。樹脂層２０は、例えば、熱硬化性樹脂である。樹脂層２０は、例えば、ダイアタッチメントフィルム（ＤＡＦ）である。樹脂層２０は、金属ベッド１０と第１のメモリチップ２１とを接着する機能を有する。
【００２６】
第１のメモリチップ２１、第２のメモリチップ２２、第３のメモリチップ２３、ロジックチップ２４は、金属ベッド１０と回路基板３０との間に設けられる。ロジックチップ２４の上に、第３のメモリチップ２３、第２のメモリチップ２２、第１のメモリチップ２１が積層されている。
【００２７】
ロジックチップ２４、第３のメモリチップ２３、第２のメモリチップ２２、第１のメモリチップ２１のそれぞれの間には、接続部２６が設けられる。ロジックチップ２４、第３のメモリチップ２３、第２のメモリチップ２２、第１のメモリチップ２１は、接続部２６を用いて電気的に接続される。接続部２６は、例えば、マイクロバンプである。
【００２８】
第１のメモリチップ２１、第２のメモリチップ２２、第３のメモリチップ２３の厚さは、例えば、３０μｍ以上５０μｍ以下である。第１のメモリチップ２１と第２のメモリチップ２２の間隔、第２のメモリチップ２２と第３のメモリチップ２３の間隔は、例えば、１０μｍ以上３０μｍ以下である。
【００２９】
第１のメモリチップ２１、第２のメモリチップ２２、第３のメモリチップ２３は、データを記憶する機能を有する。第１のメモリチップ２１、第２のメモリチップ２２、第３のメモリチップ２３は、例えば、ＮＡＮＤ型フラッシュメモリである。第１のメモリチップ２１、第２のメモリチップ２２、第３のメモリチップ２３は、例えば、単結晶シリコンを用いて製造されている。
【００３０】
ロジックチップ２４は、演算機能を備える。ロジックチップ２４は、例えば、第１のメモリチップ２１、第２のメモリチップ２２、第３のメモリチップ２３のコントローラチップである。
【００３１】
回路基板３０は、第１のメモリチップ２１、第２のメモリチップ２２、第３のメモリチップ２３、ロジックチップ２４の下に設けられる。回路基板３０は、ガラスエポキシ基板である。回路基板３０は、第１のメモリチップ２１、第２のメモリチップ２２、第３のメモリチップ２３、ロジックチップ２４と、外部の電子回路とを接続する機能を有する。
【００３２】
接続端子２８は、第３のメモリチップ２３と回路基板３０との間に設けられる。接続端子２８により、第３のメモリチップ２３と回路基板３０とが電気的に接続される。接続端子２８は、例えば、マイクロバンプである。
【００３３】
外部端子３４は、回路基板３０の下に設けられる。外部端子３４は、例えば、はんだボールである。
【００３４】
モールド樹脂３２は、金属ベッド１０、第１のメモリチップ２１、第２のメモリチップ２２、第３のメモリチップ２３、ロジックチップ２４を覆う。モールド樹脂３２は、第１のメモリチップ２１と第２のメモリチップ２２との間、第２のメモリチップ２２と第３のメモリチップ２３との間、第３のメモリチップ２３とロジックチップ２４との間にも設けられる。
【００３５】
モールド樹脂３２は、第１のメモリチップ２１、第２のメモリチップ２２、第３のメモリチップ２３、ロジックチップ２４を保護する機能を有する。モールド樹脂３２は、例えば、エポキシ樹脂を主成分とする。
【００３６】
次に、第１の実施形態の半導体装置の製造方法について説明する。半導体メモリ１００のパッケージング方法を説明する。
【００３７】
図４、図５は、第１の実施形態の半導体装置の製造方法を示す模式図である。図４（ａ）、図５（ａ）は上面図である。図４（ｂ）は図４（ａ）のＣ−Ｃ’断面図である。図５（ｂ）は図５（ａ）のＣ−Ｃ’断面図である。
【００３８】
最初にリードフレーム４０を準備する（図４）。リードフレーム４０には、複数の金属ベッド１０が設けられる。金属ベッド１０は、吊りピン４２で支持される。
【００３９】
次に、金属ベッド１０の上に複数の半導体チップを積層し積層体４４を形成する（図５）。積層体４４は、金属ベッド１０、樹脂層２０、第１のメモリチップ２１、第２のメモリチップ２２、第３のメモリチップ２３、ロジックチップ２４、接続部２６を備える。
【００４０】
積層体４４の複数の半導体チップは、金属ベッド１０に樹脂層２０によって接着される。また、積層体４４の複数の半導体チップ同士は、例えば、マイクロバンプを用いて接続される。
【００４１】
図６は、第１の実施形態の半導体装置の製造方法の説明図である。図６は、吊りピン４２の切断工程の説明図である。図６は、吊りピン４２を、切断金型５０を用いて切断する方法を示している。図６（ａ）は切断前、図６（ｂ）は切断後を示す図である。図６は、吊りピン４２部分を含む断面図である。
【００４２】
切断金型５０は、支持台５１、ガイド５２、ポンチ５３を有する。図６（ａ）に示すように、リードフレームに形成された積層体４４は、切断金型５０の支持台５１の上に載置される。吊りピン４２は上面をガイド５２で抑えられる。ガイド５２の間には、吊りピン４２を切断するためのポンチ５３が設けられている。
【００４３】
図６（ｂ）に示すように、ポンチ５３が加工し、吊りピン４２を切断する。吊りピン４２を切断することにより、積層体４４が個片化される。
【００４４】
第１のメモリチップ２１、第２のメモリチップ２２、第３のメモリチップ２３とガイド５２の間の合わせ余裕として一定の距離が必要である。また、吊りピン４２の破損を防止するため、ガイド５２の先端には所定の幅が必要である。したがって、第１のメモリチップ２１、第２のメモリチップ２２、第３のメモリチップ２３と、吊りピン４２の切断位置までの距離（図６（ａ）、図６（ｂ）中のｄｘ）として、所定の距離が必要である。距離ｄｘは、例えば、０．４ｍｍ以上１．０ｍｍ以下である。
【００４５】
吊りピン４２を切断した後には、第１のメモリチップ２１の端部から突出した第１の突出部１１と第３の突出部１３が、吊りピン４２の一部として金属ベッド１０に残る。第１の突出部１１及び第３の突出部１３の先端と、第１のメモリチップ２１の端部との距離は、距離ｄｘに相当し、例えば、０．４ｍｍ以上１．０ｍｍ以下である。
【００４６】
図７、図８、図９は、第１の実施形態の半導体装置の製造方法を示す模式図である。図７（ａ）、図８（ａ）、図９（ａ）は上面図である。図７（ｂ）は図７（ａ）のＤ−Ｄ’断面図である。図８（ｂ）は図８（ａ）のＤ−Ｄ’断面図である。図９（ｂ）は図９（ａ）のＤ−Ｄ’断面図である。
【００４７】
回路基板３０上に個片化された複数の積層体４４が固定される（図７）。回路基板３０と積層体４４は、例えば、接続端子２８を用いて接続される。接続端子２８は例えば、マイクロバンプである。積層体４４は、例えば、９個固定される。回路基板３０に固定される積層体４４の数は９個に限られるものではない。
【００４８】
隣接する積層体４４の金属ベッド１０の突出部に対応する吊りピン４２が対向することになる。例えば、図７に示すように、第１の突出部１１と第３の突出部１３に対応する吊りピン４２が対向する。また、第２の突出部１２と第４の突出部１４に対応する吊りピン４２が対向する。
【００４９】
図７中の点線は、回路基板３０を切断する際の切断予定線を示す。隣接する２個の積層体４４の間の回路基板３０には、所定の幅（図７中のｄ４）の無効領域が存在する。
【００５０】
次に、積層体４４をモールド樹脂３２で封止する（図８）。モールド樹脂３２は、金属ベッド１０、第１のメモリチップ２１、第２のメモリチップ２２、第３のメモリチップ２３、ロジックチップ２４を覆う。モールド樹脂３２は、半導体チップの間、すなわち、第１のメモリチップ２１と第２のメモリチップ２２との間、第２のメモリチップ２２と第３のメモリチップ２３との間、第３のメモリチップ２３とロジックチップ２４との間も埋める。
【００５１】
モールド樹脂３２は、例えば、図８に占めす白矢印の方向で積層体４４に対して充填する。すなわち、金属ベッド１０の突出部がない辺の側からモールド樹脂３２を流し込む。突出部がない辺の側からモールド樹脂３２を流し込むことで、半導体チップの間のモールド樹脂３２の充填性が向上する。すなわち、半導体チップの間にモールド樹脂３２の空洞（ボイド）が生じにくくなる。
【００５２】
次に、回路基板３０の積層体４４と反対側の面に、外部端子３４を形成する。外部端子３４は、例えば、はんだボールである。
【００５３】
次に、例えば、モールド樹脂３２側をダイシング装置のステージ７０に接着層７２を用いて接着する（図９）。そして、図９中の点線で示される切断予定線に沿って、回路基板３０、モールド樹脂３２を切断し、積層体４４を個片化する。この際、金属ベッド１０の突出部の一部も切断される。回路基板３０、モールド樹脂３２、及び、金属ベッド１０の突出部は、例えば、ブレードダイシング装置を用いて切断される。
【００５４】
以上の製造方法により、パッケージングされた半導体メモリ１００が製造される。
【００５５】
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
【００５６】
図１０は、比較例の半導体装置の模式断面図である。図１１は、比較例の半導体装置の模式上面図である。図１２は、比較例の半導体装置の模式側面図である。図１０は、図１１のＥ−Ｅ’断面図である。図１１は、モールド樹脂を透視した図である。
【００５７】
比較例の半導体装置は、半導体メモリ９００である。半導体メモリ９００には、複数のメモリチップとロジックチップが一つのパッケージに実装されている。
【００５８】
比較例の半導体メモリ９００は、金属ベッド１０のサイズが、第１のメモリチップ２１のサイズよりも大きい点で第１の実施形態の半導体メモリ１００と異なっている。
【００５９】
半導体メモリ９００の金属ベッド１０には、突出部は設けられない。吊りピン４２の切断工程において、金属ベッド１０が第１のメモリチップ２１よりも十分大きいため、リードフレームの切断位置を吊りピン４２と金属ベッド１０との接続部、あるいは接続部よりも内側に設けることが可能だからである。したがって、半導体メモリ１００のように、金属ベッド１０の突出部がモールド樹脂３２の側面に露出することもない。
【００６０】
図１３は、第１の実施形態の半導体装置の作用及び効果を示す図である。図１３（ａ）は比較例の半導体装置の模式断面図である。図１３（ａ）は図１０と同様の断面を示す。図１３（ｂ）は第１の実施形態の半導体装置の模式断面図である。図１３（ｂ）は図１（ａ）と同様の断面を示す。
【００６１】
第１の実施形態の半導体メモリ１００では、金属ベッド１０のサイズは、第１のメモリチップ２１のサイズよりも小さい。例えば、半導体メモリ１００の幅（図１３（ｂ）中のＷｑ）は、半導体メモリ９００の幅（図１３（ａ）中のＷｐ）よりも小さい。したがって、比較例の半導体メモリ９００と比較して、半導体メモリ１００の小型化が可能となる。
【００６２】
また、比較例の半導体メモリ９００の場合、モールド樹脂３２で封止する際に、半導体チップの間のモールド樹脂３２の充填性が悪くなるおそれがある。特に、第１のメモリチップ２１と第２のメモリチップ２２の間のモールド樹脂３２の充填性が悪くなるおそれがある。このため、図１３（ａ）に示すように、半導体チップの間に空洞５８（ボイド）が生ずるおそれがある。
【００６３】
半導体メモリ９００の場合、金属ベッド１０のサイズが、第１のメモリチップ２１のサイズよりも大きい。このため、モールド樹脂３２を流し込んで樹脂封止する際に、金属ベッド１０が庇となって、半導体チップの間にモールド樹脂３２が流れ込むことを阻害する。このため、半導体チップの間に空洞５８が生ずる。モールド樹脂３２に空洞５８が生ずると、例えば、半導体メモリ９００の信頼性不良が生じ問題となる。
【００６４】
第１の実施形態の半導体メモリ１００では、金属ベッド１０のサイズは、第１のメモリチップ２１のサイズよりも小さい。このため、モールド樹脂３２を流し込んで樹脂封止する際に、金属ベッド１０は庇とならず、半導体チップの間にモールド樹脂３２が流れ込むことを阻害しない。
【００６５】
したがって、第１の実施形態の半導体メモリ１００では、半導体チップの間のモールド樹脂３２の充填性が向上する。よって、半導体メモリ１００の信頼性が向上する。
【００６６】
第１の実施形態の半導体メモリ１００において、金属ベッド１０の端部と第１のメモリチップ２１の端部との距離（図２中のｄ１）は、５０μｍ以上５００μｍ以下であることが好ましく、１００μｍ以上３００μｍ以下であることがより好ましい。上記範囲を下回ると、合わせずれにより、金属ベッド１０が第１のメモリチップ２１の端部からはみ出すおそれがある。また、上記範囲を上回ると、金属ベッド１０に支持されない第１のメモリチップ２１の面積が大きくなり、第１のメモリチップ２１に欠け等が生じるおそれがある。
【００６７】
例えば、第１の突出部１１、及び、第２の突出部１２が、金属ベッド１０の第３の辺１０３に設けられ、第３の突出部１３、及び、第４の突出部１４が、金属ベッド１０の第４の辺１０４に設けられる構成とすることも可能である。また、例えば、第１の突出部１１、第２の突出部１２、第３の突出部１３、及び、第４の突出部１４が金属ベッド１０の四隅に１つずつ設けられ、それぞれが、第１の方向及び第２の方向に対して斜交して伸びる構成とすることも可能である。
【００６８】
以上、第１の実施形態の半導体メモリ１００によれば、半導体メモリ１００の小型化が可能である。また、半導体メモリ１００の信頼性の向上が可能である。
【００６９】
（第２の実施形態）
第２の実施形態の半導体装置は、第１の突出部と第３の突出部とを仮想的に結ぶ線分、第１の突出部と第４の突出部とを仮想的に結ぶ線分、第２の突出部と第３の突出部とを仮想的に結ぶ線分、及び、第２の突出部と第４の突出部とを仮想的に結ぶ線分が、第２の方向と斜交する点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する。
【００７０】
図１４は、第２の実施形態の半導体装置の模式上面図である。図１４は、モールド樹脂を透視した図である。
【００７１】
第２の実施形態の半導体装置は、半導体メモリ２００である。半導体メモリ２００には、複数のメモリチップとロジックチップが一つのパッケージに実装されている。
【００７２】
金属ベッド１０は、第１の突出部１１、第２の突出部１２、第３の突出部１３、及び、第４の突出部１４を有する。第１の突出部１１、及び、第２の突出部１２は、金属ベッド１０の第１の辺１０１に設けられる。第３の突出部１３、及び、第４の突出部１４は、金属ベッド１０の第２の辺１０２に設けられる。
【００７３】
第１の突出部１１と第３の突出部１３とを仮想的に結ぶ線分Ａ、第１の突出部１１と第４の突出部１４とを仮想的に結ぶ線分Ｂ、第２の突出部１２と第３の突出部１３とを仮想的に結ぶ線分Ｃ、及び、第２の突出部１２と第４の突出部１４とを仮想的に結ぶ線分Ｄが、第２の方向と斜交する。線分Ａ、線分Ｂ、線分Ｃ、及び、線分Ｄは、例えば、突出部の先端同士を仮想的に結ぶ線分である。
【００７４】
金属ベッド１０の右側に設けられる第１の突出部１１及び第２の突出部１２と、金属ベッド１０の左側に設けられる第３の突出部１３及び第４の突出部１４とは、第１の方向の位置（図１４中の上下方向の位置）をずらして配置されている。言い換えれば、金属ベッド１０の右側に設けられる第１の突出部１１及び第２の突出部１２と、金属ベッド１０の左側に設けられる第３の突出部１３及び第４の突出部１４とは、互い違いの関係になるように配置されている。
【００７５】
第１の実施形態の半導体メモリ１００では、図７に示すように、積層体４４を回路基板３０上に配置する際に、隣接する積層体４４の金属ベッド１０の突出部が対向し干渉することになる。例えば、図７に示すように、第１の突出部１１と第３の突出部１３が対向する。また、第２の突出部１２と第４の突出部１４が対向する。
【００７６】
図７中の点線は、回路基板３０を切断する際の切断予定線を示す。隣接する２個の積層体４４の間の回路基板３０には、所定の幅（図７中のｄ４）の無効領域が存在する。第１の実施形態の半導体メモリ１００では、金属ベッド１０の突出部が対応して干渉することで、無効領域の幅ｄ４が広くなる。
【００７７】
図１５は、第２の実施形態の半導体装置の製造方法を示す模式図である。図１５（ａ）は上面図である。図１５（ｂ）は図１５（ａ）のＦ−Ｆ’断面図である。図１５は、第１の実施形態の図７に対応する図である。
【００７８】
第２の実施形態の半導体メモリ２００では、図１５に示すように、金属ベッド１０の突出部が互い違いの関係にあるため、隣接する積層体４４の金属ベッド１０の突出部に対応する吊りピン４２が対向せず干渉しない。したがって、隣接する積層体４４の金属ベッド１０の距離を、半導体メモリ１００の場合よりも近づけることが可能となる。よって、半導体メモリ１００と比較して、回路基板３０の無効領域の幅（図１５中のｄ５）が狭くなる。
【００７９】
回路基板３０の無効領域の幅ｄ５が狭くなることで、例えば、回路基板３０のサイズを小さくすることが可能となる。また、例えば、同一サイズの回路基板３０に第１の実施形態よりも多数の積層体４４を載置することが可能となる。したがって、半導体メモリ２００の製造コストの低減が可能となる。
【００８０】
金属ベッド１０の突出部の配置は、図１４に示した配置に限定されるものではない。金属ベッド１０の突出部が互い違いの関係にあるのであれば、図１４以外の配置とすることも可能である。
【００８１】
第１の実施形態の半導体メモリ１００では、金属ベッド１０のサイズを、第１のメモリチップ２１のサイズよりも小さくしたことで、金属ベッド１０に突出部が設けられることになる。第２の実施形態の半導体メモリ２００では、金属ベッド１０の突出部に起因する課題の一つを解決している。
【００８２】
以上、第２の実施形態の半導体メモリ２００によれば、第１の実施形態同様、半導体メモリ２００の小型化及び信頼性の向上が可能である。さらに、半導体メモリ２００の製造コストの低減が可能である。
【００８３】
（第３の実施形態）
第３の実施形態の半導体装置は、第１の突出部は第１の部分と、第１の部分より先端側に位置し、第１の部分よりも厚さの薄い第２の部分を有する点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する。
【００８４】
図１６は、第３の実施形態の半導体装置の模式上面図である。図１７は、第３の実施形態の半導体装置の模式断面図である。図１７は、図１６のＧ−Ｇ’断面図である。図１６は、モールド樹脂を透視した図である。
【００８５】
第３の実施形態の半導体装置は、半導体メモリ３００である。半導体メモリ３００には、複数のメモリチップとロジックチップが一つのパッケージに実装されている。
【００８６】
金属ベッド１０は、第１の突出部１１、第２の突出部１２、第３の突出部１３、及び、第４の突出部１４を有する。第１の突出部１１、及び、第２の突出部１２は、金属ベッド１０の第１の辺１０１に設けられる。第３の突出部１３、及び、第４の突出部１４は、金属ベッド１０の第２の辺１０２に設けられる。
【００８７】
第１の突出部１１は、第１の部分１１ａと第２の部分１１ｂを有する。第２の部分１１ｂは、第１の部分１１ａよりも第１の突出部１１の先端側に位置する。第２の部分１１ｂの厚さ（図１７中のｔ２）は、第１の部分１１ａの厚さ（図１７中のｔ１）よりも薄い。
【００８８】
第１の部分１１ａと第２の部分１１ｂとの境界１１ｃは、第１のメモリチップ２１の端部とモールド樹脂３２の端部との間に位置する。第１の部分１１ａと第２の部分１１ｂとの境界１１ｃの段差は、金属ベッド１０の第１のメモリチップ２１と反対側の面に設けられる。
【００８９】
第２の部分１１ｂの厚さｔ２は、例えば、第１の部分１１ａの厚さｔ１の３分の１以上３分の２以下である。
【００９０】
第２の部分１１ｂは、リードフレームの吊りピンに設けられた凹部の１部である。第２の部分１１ｂは、回路基板３０とモールド樹脂３２の切断の際に切断された吊りピンの凹部である。
【００９１】
第２の突出部１２、第３の突出部１３、及び、第４の突出部１４も、第１の部分１１ａ及び第２の部分１１ｂと同様の構成の、第１の部分１２ａ及び第２の部分１２ｂ、第１の部分１３ａ及び第２の部分１３ｂ、第１の部分１４ａ及び第２の部分１４ｂを、それぞれ備える。
【００９２】
図１８は、第３の実施形態の半導体装置の作用及び効果の説明図である。図１８（ａ）は第１の実施の形態の場合の断面図、図１８（ｂ）は第３の実施形態の場合の断面図である。
【００９３】
図１８は、回路基板３０とモールド樹脂３２を、ブレードダイシング装置を用いて切断する際の断面を示している。リードフレームの吊りピン４２を、切断中の断面を示している。
【００９４】
積層体４４のモールド樹脂３２側が、接着層７２を用いてダイシング装置のステージ７０に接着されている。回路基板３０とモールド樹脂３２、及び、吊りピン４２は、回転するダイシングブレード６０により切断される。積層体４４の左側は既に切断が終わっている状態である。積層体４４の右側が切断中の状態である。
【００９５】
例えば、図１８（ａ）の第１の実施形態の場合、ダイシングブレード６０による吊りピン４２の切断時に、吊りピン４２が白矢印の向きに引っ張られる。吊りピン４２が引っ張られることで、吊りピン４２がモールド樹脂３２に対して、白矢印の方向に相対的に移動する。このため、吊りピン４２とモールド樹脂３２との間が剥離するおそれがある。
【００９６】
吊りピン４２とモールド樹脂３２との間に剥離が生じると、剥離箇所が外部からの水分の侵入経路となる。水分が侵入すると半導体メモリ１００の回路ショートが生じるおそれがある。したがって、半導体メモリ１００の信頼性が低下するおそれがある。
【００９７】
ダイシングブレード６０で切断する吊りピン４２の厚さが厚い程、切断時間が長くなる。このため、吊りピン４２が引っ張られる時間が長くなり、吊りピン４２とモールド樹脂３２との間の剥離が生じやすくなる。
【００９８】
また、吊りピン４２の切断部分と、接着層７２との間の部分のモールド樹脂３２の厚さが薄くなると、モールド樹脂３２が欠けやすくなる。モールド樹脂３２が欠けると半導体メモリ１００は外観不良となる。
【００９９】
図１８（ｂ）の第３の実施形態の場合、吊りピン４２には、切断後に第１の突出部１１の第２の部分１１ｂとなる凹部４２ａが設けられている。ダイシングブレード６０による吊りピン４２の切断時に、吊りピン４２が白矢印の向きに引っ張られたとしても、第１の部分１１ａと第２の部分１１ｂとの境界１１ｃの段差が、モールド樹脂３２に引っかかる。このため、吊りピン４２のモールド樹脂３２に対する相対的な移動は抑制される。
【０１００】
したがって、吊りピン４２とモールド樹脂３２との間の剥離が抑制される。よって、第１の実施形態の場合と比較して半導体メモリ３００の信頼性が向上する。
【０１０１】
また、吊りピン４２の凹部４２ａでは、吊りピン４２の厚さが薄くなっている。したがって、吊りピン４２の切断時間が短くなる。よって、吊りピン４２とモールド樹脂３２との間の剥離が更に抑制される。
【０１０２】
また、吊りピン４２の切断部分と、接着層７２との間の部分のモールド樹脂３２の厚さが、吊りピン４２の凹部４４ａが設けられたことで厚くなる。したがって、モールド樹脂３２の欠けが抑制される。よって、半導体メモリ３００の外観不良の発生が抑制される。
【０１０３】
第２の部分１１ｂの厚さｔ２は、第１の部分１１ａの厚さｔ１の３分の１以上３分の２以下であることが好ましい。上記範囲を下回ると、吊りピン４２としての強度が不十分になるおそれがある。上記範囲を上回ると、吊りピン４２とモールド樹脂３２との間の剥離の抑制が不十分となるおそれがある。また、上記範囲を上回ると、モールド樹脂３２の欠けの抑制効果が不十分となるおそれがある。
【０１０４】
第１の実施形態の半導体メモリ１００では、金属ベッド１０のサイズを、第１のメモリチップ２１のサイズよりも小さくしたことで、金属ベッド１０に突出部が設けられることになる。そして、この突出部がモールド樹脂３２から露出することになる。第３の実施形態の半導体メモリ３００では、金属ベッド１０の突出部に起因する課題の一つを解決している。
【０１０５】
なお、第２の実施形態の構成と、第３の実施形態の構成を組み合わせた半導体メモリとすることも可能である。
【０１０６】
以上、第３の実施形態の半導体メモリ３００によれば、第１の実施形態同様、半導体メモリ３００の小型化及び信頼性の向上が可能である。さらに、半導体メモリ３００の信頼性の向上、及び、外観不良の発生の抑制が可能である。
【０１０７】
（第４の実施形態）
第４実施形態の半導体装置は、第１の突出部は先端に向かって幅が細くなるテーパ形状を有する第１の領域と、第１の領域より先端側に位置し、略一定の幅を有する第２の領域を有する点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する。
【０１０８】
図１９は、第４の実施形態の半導体装置の模式上面図である。図１９は、モールド樹脂を透視した図である。
【０１０９】
第４の実施形態の半導体装置は、半導体メモリ４００である。半導体メモリ４００には、複数のメモリチップとロジックチップが一つのパッケージに実装されている。
【０１１０】
金属ベッド１０は、第１の突出部１１、第２の突出部１２、第３の突出部１３、及び、第４の突出部１４を有する。第１の突出部１１、及び、第２の突出部１２は、金属ベッド１０の第１の辺１０１に設けられる。第３の突出部１３、及び、第４の突出部１４は、金属ベッド１０の第２の辺１０２に設けられる。
【０１１１】
第１の突出部１１は、第１の領域１１ｘと第２の領域１１ｙを有する。第２の領域１１ｙは、第１の領域１１ｘよりも第１の突出部１１の先端側に位置する。第１の領域１１ｘは第１の突出部１１の先端に向かって、幅が細くなるテーパ形状を有する。第２の領域１１ｙは、略一定の幅を有する。
【０１１２】
第１の領域１１ｘと第２の領域１１ｙとの境界１１ｚは、例えば、第１のメモリチップ２１の端部とモールド樹脂３２の端部との間に位置する。
【０１１３】
第２の突出部１２、第３の突出部１３、及び、第４の突出部１４も、第１の領域１１ｘと第２の領域１１ｙと同様の構成の、第１の領域１２ｘと第２の領域１２ｙ、第１の領域１３ｘと第２の領域１３ｙ、第１の領域１４ｘと第２の領域１４ｙを、それぞれ備える。
【０１１４】
ダイシングブレード６０による吊りピン４２の切断時に、吊りピン４２が白矢印の向きに引っ張られたとしても、テーパ形状の第１の領域１１ｘがモールド樹脂３２に引っかかる。このため、吊りピン４２のモールド樹脂３２に対する相対的な移動は抑制される。
【０１１５】
したがって、吊りピン４２とモールド樹脂３２との間の剥離が抑制される。よって、第１の実施形態の場合と比較して半導体メモリ４００の信頼性が向上する。
【０１１６】
なお、第１の突出部１１が第２の領域１１ｙを備えず、全体がテーパ形状を有する構成とすることも可能である。
【０１１７】
第１の実施形態の半導体メモリ１００では、金属ベッド１０のサイズを、第１のメモリチップ２１のサイズよりも小さくしたことで、金属ベッド１０に突出部が設けられることになる。そして、この突出部がモールド樹脂３２から露出することになる。第４の実施形態の半導体メモリ４００では、金属ベッド１０の突出部に起因する課題の一つを解決している。
【０１１８】
なお、第２の実施形態の構成と、第４の実施形態の構成を組み合わせた半導体メモリとすることも可能である。また、第２の実施形態の構成、第３の実施形態の構成、及び、第４の実施形態の構成を組み合わせた半導体メモリとすることも可能である。
【０１１９】
以上、第４の実施形態の半導体メモリ４００によれば、第１の実施形態同様、半導体メモリ４００の小型化及び信頼性の向上が可能である。さらに、半導体メモリ４００の信頼性の向上が可能である。
【０１２０】
第１ないし第４の実施形態では、半導体装置として、メモリチップとロジックチップが積層された半導体メモリを例に説明した。しかし、半導体装置は、上記構成に限定されるものではない。例えば、メモリチップのみが積層された半導体メモリであっても構わない。また、例えば、ロジックチップのみが積層されたロジックデバイスでも構わない。
【０１２１】
第１ないし第４の実施形態では、３個のメモリチップが積層される場合を例に説明したが、積層されるメモリチップの数は、２個又は、４個以上であってもかまわない。
【０１２２】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２３】
１０        金属ベッド（金属板）
１１        第１の突出部
１１ａ      第１の部分
１１ｂ      第２の部分
１１ｘ      第１の領域
１１ｙ      第２の領域
１２        第２の突出部
１３        第３の突出部
１４        第４の突出部
２０        樹脂層
２１        第１のメモリチップ（第１の半導体チップ）
２２        第２のメモリチップ（第２の半導体チップ）
３０        回路基板（基板）
３２        モールド樹脂（樹脂材）
１０１      第１の辺
１０２      第２の辺
１０３      第３の辺
１０４      第４の辺
１００      半導体メモリ（半導体装置）
２００      半導体メモリ（半導体装置）
３００      半導体メモリ（半導体装置）
４００      半導体メモリ（半導体装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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