(57)【要約】【課題】  書き込みが容易な記憶装置を提供する。【解決手段】  実施形態の記憶装置は、第１の方向に伸長する第１の層間絶縁膜と、第１の方向に伸長する第２の層間絶縁膜と、第１の方向に伸長し第１の層間絶縁膜と第２の層間絶縁膜の間に設けられた第１の導電層と、第１の方向に交差する第２の方向に伸長する第２の導電層と、第１の層間絶縁膜と第２の層間絶縁膜の間に設けられた第１の部分と、第２の導電層と、第１の層間絶縁膜、第１の導電層及び第２の層間絶縁膜の間に設けられた第２の部分と、を有する抵抗変化層と、第１の部分と第１の層間絶縁膜の間及び第１の部分と第２の層間絶縁膜の間に設けられた側壁絶縁膜と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の方向に伸長する第１の層間絶縁膜と、
前記第１の方向に伸長する第２の層間絶縁膜と、
前記第１の方向に伸長し前記第１の層間絶縁膜と前記第２の層間絶縁膜の間に設けられた第１の導電層と、
前記第１の方向に交差する第２の方向に伸長する第２の導電層と、
前記第１の層間絶縁膜と前記第２の層間絶縁膜の間に設けられた第１の部分と、前記第２の導電層と、前記第１の層間絶縁膜、前記第１の導電層及び前記第２の層間絶縁膜の間に設けられた第２の部分と、を有する抵抗変化層と、
前記第１の部分と前記第１の層間絶縁膜の間及び前記第１の部分と前記第２の層間絶縁膜の間に設けられた側壁絶縁膜と、
を備える記憶装置。
【請求項２】
前記第１の導電層と前記第１の部分の間に設けられた半導体領域をさらに備える請求項１記載の記憶装置。
【請求項３】
第１の方向に伸長する複数の層間絶縁膜と、
前記第１の方向に伸長し前記複数の層間絶縁膜の間のそれぞれに設けられた複数の第１の導電層と、
前記第１の方向に交差する第２の方向に伸長する第２の導電層と、
前記第２の導電層と前記複数の層間絶縁膜及び前記複数の第１の導電層の間に設けられ、
前記複数の層間絶縁膜間のそれぞれに設けられた複数の第１の部分と、
前記第２の導電層と前記複数の第１の部分の間及び前記第２の導電層と前記複数の層間絶縁膜の間に設けられた第２の部分と、
を有する抵抗変化層と、
前記第１の部分と前記層間絶縁膜の間に設けられた側壁絶縁膜と、
を備え、
一の前記第１の導電層と前記第２の導電層の間の第１の距離は、他の前記第１の導電層と前記第２の導電層の間の第２の距離より短く、
前記一の前記第１の導電層に隣接した前記層間絶縁膜と前記一の前記第１の導電層に隣接した前記第１の部分の間に設けられた前記側壁絶縁膜の膜厚は、前記他の前記第１の導電層に隣接した前記層間絶縁膜と前記他の前記第１の導電層に隣接した前記第１の部分の間に設けられた前記側壁絶縁膜の膜厚より小さい記憶装置。
【請求項４】
前記一の前記第１の導電層に隣接した前記第１の部分の膜厚は前記他の前記第１の導電層に隣接した前記第１の部分の膜厚より大きい請求項３記載の記憶装置。
【請求項５】
前記複数の第１の導電層と前記複数の第１の部分の間のそれぞれに設けられた複数の半導体領域を更に備える請求項３または請求項４記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【０００２】
大容量の不揮発性メモリとして、従来のフローティングゲート型ＮＡＮＤフラッシュメモリに代わる、２端子の抵抗変化型メモリの開発が盛んに行われている。このタイプのメモリは、低電圧・低電流動作、高速スイッチング、メモリセルの微細化・高集積化が可能である。
【０００３】
大容量メモリアレイでは、ビット線及びワード線と呼ばれる金属配線が多数交差配列されており、ビット線とワード線の交点にメモリセルが形成される。１つのメモリセルの書き込みは、そのセルに接続されたビット線ＢＬとワード線ＷＬに電圧を印加することで行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５９１９０１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態の目的は、書き込みが容易な記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の記憶装置は、第１の方向に伸長する第１の層間絶縁膜と、第１の方向に伸長する第２の層間絶縁膜と、第１の方向に伸長し第１の層間絶縁膜と第２の層間絶縁膜の間に設けられた第１の導電層と、第１の方向に交差する第２の方向に伸長する第２の導電層と、第１の層間絶縁膜と第２の層間絶縁膜の間に設けられた第１の部分と、第２の導電層と、第１の層間絶縁膜、第１の導電層及び第２の層間絶縁膜の間に設けられた第２の部分と、を有する抵抗変化層と、第１の部分と第１の層間絶縁膜の間及び第１の部分と第２の層間絶縁膜の間に設けられた側壁絶縁膜と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の記憶装置のブロック図である。
【図２】第１の実施形態の記憶装置のメモリセルアレイの等価回路図である。
【図３】第１の実施形態の記憶装置のメモリセルアレイの要部の模式断面図である。
【図４】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。
【図５】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。
【図６】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。
【図７】第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。
【図８】第１の実施形態の記憶装置のメモリアレイの作用効果を説明する図である。
【図９】第２の実施形態の記憶装置のメモリセルアレイの要部の模式断面図である。
【図１０】第３の実施形態の記憶装置のメモリセルアレイの模式断面図である。
【図１１】第３の実施形態の記憶装置のメモリセルアレイの要部の模式断面図である。
【図１２】第４の実施形態の記憶装置のメモリセルアレイの要部の模式断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
【０００９】
（第１の実施形態）
本実施形態の記憶装置は、第１の方向に伸長する第１の層間絶縁膜と、第１の方向に伸長する第２の層間絶縁膜と、第１の方向に伸長し第１の層間絶縁膜と第２の層間絶縁膜の間に設けられた第１の導電層と、第１の方向に交差する第２の方向に伸長する第２の導電層と、第１の層間絶縁膜と第２の層間絶縁膜の間に設けられた第１の部分と、第２の導電層と、第１の層間絶縁膜、第１の導電層及び第２の層間絶縁膜の間に設けられた第２の部分と、を有する抵抗変化層と、第１の部分と第１の層間絶縁膜の間及び第１の部分と第２の層間絶縁膜の間に設けられた側壁絶縁膜と、を備える。
【００１０】
図１は、本実施形態の記憶装置のブロック図である。図２は、メモリセルアレイ１０１の等価回路図である。図２は、メモリセルアレイ内の配線構造を模式的に示す。
【００１１】
本実施形態の記憶装置１００は、相変化メモリ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）である。相変化メモリは、抵抗変化層の結晶構造の変化に伴う抵抗変化を利用してデータを記憶する。
【００１２】
また、本実施形態のメモリセルアレイ１０１は、メモリセルが立体的に配置された三次元構造を備える。三次元構造を備えることにより、記憶装置１００の集積度が向上する。
【００１３】
図１に示すように、記憶装置１００は、メモリセルアレイ１０１、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、制御回路１０６を備える。
【００１４】
また、図２に示すように、メモリセルアレイ１０１内には、複数のメモリセルＭＣが立体的に配置される。図２中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。
【００１５】
メモリセルアレイ１０１は、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）を備える。ワード線ＷＬはｙ方向に伸長する。ビット線ＢＬはｚ方向に伸長する。ワード線ＷＬとビット線ＢＬは垂直に交差する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。
【００１６】
以下、ワード線ＷＬ１１、ワード線ＷＬ２１、ワード線ＷＬ３１、等の総称として、単にワード線ＷＬと記述する場合がある。また、ビット線ＢＬ１１、ビット線ＢＬ２１、ビット線ＢＬ１２などの総称として、単にビット線ＢＬと記述する場合がある。
【００１７】
ワード線ＷＬは、導電層である。ワード線ＷＬは、例えば、金属層である。ワード線ＷＬは、例えば、タングステン、窒化チタン、又は、銅を含む。ワード線ＷＬは、その他の金属、金属半導体化合物、又は、半導体などの導電性材料で形成されても構わない。
【００１８】
ビット線ＢＬは、導電層である。ビット線ＢＬは、例えば、金属層である。ビット線ＢＬは、例えば、タングステン、窒化チタン、又は、銅を含む。ビット線ＢＬは、その他の金属、金属半導体化合物、又は、半導体などの導電性材料で形成されても構わない。
【００１９】
ワード線ＷＬのｘ方向のピッチは、例えば、５０ｎｍ以上２００ｎｍ以下である。ワード線ＷＬのｚ方向の厚さは、例えば、３０ｎｍ以下である。ビット線ＢＬのｘ方向のピッチは、例えば、５０ｎｍ以上２００ｎｍ以下である。
【００２０】
ワード線ＷＬのｘ方向のピッチ、ワード線ＷＬのｘ方向の厚さ、ビット線ＢＬのｘ方向のピッチは、例えば、透過型電子顕微鏡での観察により測定することが出来る。
【００２１】
ｘ方向に垂直に交わるｙ方向は第１の方向の一例、ｘ方向及びｙ方向に垂直に交わるｚ方向は第２の方向の一例である。
【００２２】
複数のワード線ＷＬは、ローデコーダ回路１０３に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路１０４に接続される。複数のビット線ＢＬとセンスアンプ回路１０４との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。
【００２３】
ローデコーダ回路１０３は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路１０２は、ローデコーダ回路１０３によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
【００２４】
カラムデコーダ回路１０５は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路１０４は、カラムデコーダ回路１０５によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、センスアンプ回路１０４は、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
【００２５】
制御回路１０６は、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、図示しないその他の回路を制御する機能を備える。
【００２６】
ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、制御回路１０６などの回路は、電子回路である。例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
【００２７】
図３は、本実施形態の記憶装置１００のメモリセルアレイ１０１の要部の模式断面図である。図３は、メモリセルアレイ１０１のｙｚ断面図である。図３中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【００２８】
第１の層間絶縁膜２ａは、ｙ方向に伸長している。
【００２９】
第２の層間絶縁膜２ｂは、ｙ方向に伸長している。
【００３０】
第１の層間絶縁膜２ａ及び第２の層間絶縁膜２ｂは、例えば酸化物、酸窒化物又は窒化物を含む。
【００３１】
ワード線（第１の導電層）ＷＬは、ｙ方向に伸長し、第１の層間絶縁膜２ａと第２の層間絶縁膜２ｂの間に設けられている。
【００３２】
ビット線（第２の導電層）ＢＬは、ｙ方向に交差するｚ方向に伸長している。
【００３３】
抵抗変化層８は、第１の部分８ａと、第２の部分８ｂと、を有する。
【００３４】
第１の部分８ａは、第１の層間絶縁膜２ａと第２の層間絶縁膜２ｂの間に設けられている。言い換えると、ワード線ＷＬのｘ方向の長さは、第１の層間絶縁膜２ａのｘ方向の長さ及び第２の層間絶縁膜２ｂのｘ方向の長さよりも短い。そして、ワード線ＷＬのｘ方向の側方に、第１の部分８ａが設けられている。
【００３５】
第２の部分８ｂは、ｚ方向に伸長し、ビット線ＢＬと第１の層間絶縁膜２ａの間、ビット線ＢＬとワード線ＷＬの間（第１の部分８ａとワード線ＷＬの間）、及びビット線ＢＬと第２の層間絶縁膜２ｂの間に設けられている。
【００３６】
抵抗変化層８は、例えば、カルコゲナイドを含む。抵抗変化層８は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を含むカルコゲナイドである。抵抗変化層８は、例えば、Ｇｅ２Ｓｂ２Ｔｅ５合金である。
【００３７】
側壁絶縁膜１０は、第１の部分８ａと第１の層間絶縁膜２ａの間に設けられた側壁絶縁膜１０ａと、第１の部分８ａと第２の層間絶縁膜２ｂの間に設けられた側壁絶縁膜１０ｃと、第２の部分８ｂと第１の層間絶縁膜２ａの間に設けられた側壁絶縁膜１０ｂと、第２の部分８ｂと第２の層間絶縁膜２ｂの間に設けられた側壁絶縁膜１０ｄと、を有する。
【００３８】
側壁絶縁膜１０は、酸化シリコン、窒化シリコン、炭素含有酸化シリコン、酸窒化シリコン、酸化アルミニウム又は酸化ハフニウムを含む。
【００３９】
図４〜図７は、本実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。
【００４０】
まず、ｙ方向に伸長し、例えば酸化物、酸窒化物又は窒化物を含む、第２の層間絶縁膜２ｂを形成する。次に、ｙ方向に伸長し、例えば酸化物、酸窒化物又は窒化物を含む、犠牲層ＳＬを形成する。次に、ｙ方向に伸長し、例えば酸化物、酸窒化物又は窒化物を含む、第１の層間絶縁膜２ａを形成する（図４）。これを繰り返し、複数の犠牲層ＳＬと、複数の層間絶縁膜を形成する。
【００４１】
次に、複数の犠牲層ＳＬと複数の層間絶縁膜に、ｚ方向に伸長する空孔６０を形成する（図５）。
【００４２】
次に、例えばウエットエッチングにより、空孔６０の周囲の犠牲層ＳＬの一部を除去する（図６）。
【００４３】
次に、空孔６０の周囲の、第１の層間絶縁膜２ａの表面に、ｙ方向に伸長する側壁絶縁膜１０ａ及びｚ方向に伸長する側壁絶縁膜１０ｂを形成する。また、第２の層間絶縁膜２ｂの表面に、ｙ方向に伸長する側壁絶縁膜１０ｃ及びｚ方向に伸長する側壁絶縁膜１０ｄを形成する。
【００４４】
次に、側壁絶縁膜１０ａ及び側壁絶縁膜１０ｃの間に設けられる第１の部分８ａと、第１の部分８ａに接続されｚ方向に伸長する第２の部分８ｂと、を有する抵抗変化層８を形成する。
【００４５】
次に、抵抗変化層８と隣接するようにビット線ＢＬを形成する。
【００４６】
次に、複数の犠牲層ＳＬを、例えばウエットエッチングにより除去する。
【００４７】
次に、複数の犠牲層ＳＬが除去された部分にワード線ＷＬを形成し、本実施形態の記憶装置１００を得る（図７）。
【００４８】
次に、本実施形態の記憶装置の作用効果について記載する。
【００４９】
図８は、本実施形態の記憶装置の作用効果を説明する図である。
【００５０】
図８（ａ）は、比較形態となるメモリセルアレイ８０１の要部の模式断面図である。図８（ｂ）は、本実施形態のメモリセルアレイ１０１の要部の模式断面図である。
【００５１】
読み書きの際に、メモリセルＭＣに流れる電流が大きくなりすぎると、選択トランジスタＳＴのスペック上許容される電流を超えてしまうことがある。比較形態となるメモリセルアレイ８０１の第１の部分８ａの膜厚はｗａである。
【００５２】
本実施形態の記憶装置は、第１の部分８ａと第１の層間絶縁膜２ａの間及び第１の部分８ａと第２の層間絶縁膜８ｂの間に設けられた側壁絶縁膜１０ａ及び側壁絶縁膜１０ｂを備える。これにより、メモリセルアレイ１０１の第１の部分８ａの膜厚は、ｗａより小さいｗｂとなる。そのため、メモリセルＭＣに流れる電流を小さくすることが出来るため、書き込み容易な記憶装置の提供が可能となる。
【００５３】
本実施形態の記憶装置によれば、書き込み容易な記憶装置の提供が可能となる。
【００５４】
（第２の実施形態）
本実施形態の記憶装置は、第１の導電層と第１の部分の間に設けられた酸化物領域と、第１の導電層と酸化物領域の間に設けられた半導体領域をさらに備える点で、第１の実施形態の記憶装置と異なっている。ここで、第１の実施形態と重複する内容については、記載を省略する。
【００５５】
図９は、本実施形態の記憶装置のメモリセルアレイの要部の模式断面図である。
【００５６】
本実施形態の記憶装置は、抵抗変化メモリ（ＲｅＲＡＭ）デバイスである。ＲｅＲＡＭでは、例えば、バイアス印加による空孔濃度の変調を利用して、酸化チタン及びアモルファスシリコンのバンド構造を変えることで電気抵抗の変化が生じる。
【００５７】
抵抗変化層８は、例えば、酸化チタン、酸化タングステン又は酸化ニオブを含む。抵抗変化層８は、遷移金属化合物である。
【００５８】
酸化物領域１２は、側壁絶縁膜１０ｂと第２の部分８ｂの間、側壁絶縁膜１０ａと第１の部分８ａの間、ワード線ＷＬと第１の部分８ａの間、側壁絶縁膜１０ｃと第１の部分８ａの間、及び側壁絶縁膜１０ｄと第２の部分８ｂの間に設けられている。酸化物領域１２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウムを含む。
【００５９】
半導体領域１４は、ワード線ＷＬと酸化物領域１２の間に設けられている。半導体領域１４は、例えばシリコン又はゲルマニウムを含む。半導体領域１４は、例えばシリコン、シリコンゲルマニウム又はゲルマニウムである。半導体領域１４は、例えばアモルファスシリコンである。
【００６０】
本実施形態の記憶装置によれば、書き込み容易な記憶装置の提供が可能となる。
【００６１】
（第３の実施形態）
本実施形態の記憶装置は、第１の方向に伸長する複数の層間絶縁膜と、第１の方向に伸長し複数の層間絶縁膜の間のそれぞれに設けられた複数の第１の導電層と、第１の方向に交差する第２の方向に伸長する第２の導電層と、第２の導電層と複数の層間絶縁膜及び複数の第１の導電層の間に設けられ、複数の層間絶縁膜間のそれぞれに設けられた複数の第１の部分と、第２の導電層と複数の第１の部分の間及び第２の導電層と複数の層間絶縁膜の間に設けられた第２の部分と、を有する抵抗変化層と、第１の部分と層間絶縁膜の間に設けられた複数の側壁絶縁膜と、を備え、一の第１の導電層と第２の導電層の間の第１の距離は、他の第１の導電層と第２の導電層の間の第２の距離より短く、一の第１の導電層に隣接した層間絶縁膜と一の第１の導電層に隣接した第１の部分の間に設けられた側壁絶縁膜の膜厚は、他の第１の導電層に隣接した層間絶縁膜と他の第１の導電層に隣接した第１の部分の間に設けられた側壁絶縁膜の膜厚より小さい。ここで、第１の実施形態及び第２の実施形態と重複する内容については、記載を省略する。
【００６２】
図１０は、本実施形態の記憶装置のメモリセルアレイの模式断面図である。図１１は、本実施形態の記憶装置のメモリセルアレイの要部の模式断面図である。
【００６３】
複数の層間絶縁膜２（２ａ、２ｂ、２ｃ、２ｄ、２ｅ）は、ｙ方向に伸長している。
【００６４】
ワード線ＷＬ１１、ＷＬ２１、ＷＬ３１、ＷＬ４１、ＷＬ５１は、層間絶縁膜の間のそれぞれに設けられており、ｙ方向に伸長している。
【００６５】
なお図１０においては、層間絶縁膜及びワード線ＷＬの枚数は５枚であるが、これに限定されない。
【００６６】
ビット線ＢＬ１１は、ｚ方向に伸長している。
【００６７】
抵抗変化層８は、複数の第１の部分８ａと、第２の部分８ｂと、を有する。
【００６８】
複数の第１の部分８ａ（８ａ１、８ａ２、８ａ３、８ａ４、８ａ５）は、複数の層間絶縁膜２ａ、２ｂ、２ｃ、２ｄ、２ｅの間のそれぞれに設けられている。
【００６９】
第２の部分８ｂは、ビット線ＢＬ１１と複数の第１の部分８ａの間、及びビット線ＢＬ１１と複数の層間絶縁膜２（２ａ、２ｂ、２ｃ、２ｄ、２ｅ）の間に設けられている。
【００７０】
複数の側壁絶縁膜１０は、第１の部分８ａと層間絶縁膜２の間及び第２の部分と層間絶縁膜２の間に設けられている。
【００７１】
図１１（ａ）において、側壁絶縁膜１０ａは、第１の部分８ａ１と層間絶縁膜２ａの間に設けられている。側壁絶縁膜１０ｂは、第２の部分８ｂと層間絶縁膜２ａの間に設けられている。側壁絶縁膜１０ｃは、第１の部分８ａ１と層間絶縁膜２ｂの間に設けられている。側壁絶縁膜１０ｄは、第２の部分８ｂと層間絶縁膜２ｂの間に設けられている。
【００７２】
図１１（ｂ）において、側壁絶縁膜１０ｅは、第１の部分８ａ４と層間絶縁膜２ｄの間に設けられている。側壁絶縁膜１０ｆは、第２の部分８ｂと層間絶縁膜２ｄの間に設けられている。側壁絶縁膜１０ｇは、第１の部分８ａ４と層間絶縁膜２ｅの間に設けられている。側壁絶縁膜１０ｈは、第２の部分８ｂと層間絶縁膜２ｅの間に設けられている。
【００７３】
ワード線（一の第１の導電層）ＷＬ４１とビット線（第２の導電層）ＢＬの間の第１の距離Ｌ１は、ワード線（他の第１の導電層）ＷＬ１１とビット線（第２の導電層）ＢＬの間の第２の距離Ｌ２より短い。
【００７４】
また、ワード線（一の第１の導電層）ＷＬ４１に隣接した層間絶縁膜２（２ｄ又は２ｅ）とワード線（一の第１の導電層）ＷＬ４１に隣接した第１の部分８ａ４の間に設けられた側壁絶縁膜１０（１０ｅ又は１０ｇ）の膜厚は、ワード線（他の第１の導電層）ＷＬ１１に隣接した層間絶縁膜２（２ａ又は２ｂ）とワード線（他の第１の導電層）ＷＬ１１に隣接した第１の部分８ａ１の間に設けられた側壁絶縁膜１０（１０ａ又は１０ｃ）の膜厚より小さい。
【００７５】
また、ワード線（一の第１の導電層）ＷＬ４１に隣接した第１の部分８ａ４の膜厚ｗ１は、ワード線（他の第１の導電層）ＷＬ１１に隣接した第１の部分８ａ１の膜厚ｗ２より大きい。
【００７６】
例えば、層間絶縁膜２とワード線ＷＬの組合せが合計ｎ回積層されて形成されたメモリセルアレイを考える。１回目の積層部分における、ビット線ＢＬの左右に設けられたワード線間の距離がＡｎｍ程度であり、ｎ回目の積層部分における、ビット線ＢＬの左右に設けられたワード線間の距離がＢｎｍ程度である場合を考える。この場合、１回目の積層部分における第１の部分８の膜厚がＣｎｍ程度であるとすると、ｎ回目の積層部分における第１の部分８の膜厚がＡＣ／Ｂｎｍ程度であることが、１回目の積層部分におけるメモリセルの大きさとｎ回目の積層部分におけるメモリセルの大きさを同程度にするために好ましい。
【００７７】
さらに、最下層に設けられた側壁絶縁膜（本実施形態のメモリセルでは側壁絶縁膜１０ｅ又は側壁絶縁膜１０ｇ）の膜厚とメモリセルの最上層に設けられた側壁絶縁膜（例えば、図１０及び図１１のメモリセルでは側壁絶縁膜１０ａ又は側壁絶縁膜１０ｃ）の膜厚の差は、１ｎｍ以上５ｎｍ以下であることが好ましい。
【００７８】
側壁絶縁膜１０ｅの膜厚は側壁絶縁膜１０ｆの膜厚で代用しても良い。側壁絶縁膜１０ｇの膜厚は側壁絶縁膜１０ｈの膜厚で代用しても良い。側壁絶縁膜１０ａの膜厚は側壁絶縁膜１０ｂの膜厚で代用しても良い。側壁絶縁膜１０ｃの膜厚は側壁絶縁膜１０ｄの膜厚で代用しても良い。
【００７９】
側壁絶縁膜１０の膜厚、第１の部分の膜厚及びワード線ＷＬとビット線ＢＬの間の距離等は、例えば、透過型電子顕微鏡での観察により測定することが出来る。
【００８０】
次に、本実施形態の作用効果を記載する。
【００８１】
ワード線ＷＬと層間絶縁膜２の組合せの積層回数が増加していくと、ビット線ＢＬや抵抗変化層８を形成するための穴を、ワード線ＷＬや層間絶縁膜２の膜面に対し垂直に形成することは難しく、テーパーがついてしまうことが多い。すると、小さい穴が形成された部分に形成されたメモリセルの大きさは、大きい穴が形成された部分に形成されたメモリセルの大きさよりも小さくなってしまう。そのため、読み書きの電流の大きさにばらつきが生じてしまう。
【００８２】
本実施形態の記憶装置では、ワード線（一の第１の導電層）ＷＬ４１とビット線（第２の導電層）ＢＬの間の第１の距離Ｌ１は、ワード線（他の第１の導電層）ＷＬ１１とビット線（第２の導電層）ＢＬの間の第２の距離Ｌ２より短い。また、ワード線（一の第１の導電層）ＷＬ４１に隣接した層間絶縁膜２（２ｄ又は２ｅ）とワード線（一の第１の導電層）ＷＬ４１に隣接した第１の部分８ａ４の間に設けられた側壁絶縁膜１０（１０ｅ又は１０ｇ）の膜厚は、ワード線（他の第１の導電層）ＷＬ１１に隣接した層間絶縁膜２（２ａ又は２ｂ）とワード線（他の第１の導電層）ＷＬ１１に隣接した第１の部分８ａ１の間に設けられた側壁絶縁膜１０（１０ａ又は１０ｃ）の膜厚より小さい。
【００８３】
すなわち、小さい穴が形成された部分に形成されたメモリセルの側壁絶縁膜の膜厚を小さく、大きい穴が形成された部分に形成されたメモリセルの側壁絶縁膜の膜厚を大きくする。これにより、メモリセルアレイ内におけるメモリセルの大きさを、より均一にすることが出来る。
【００８４】
また、本実施形態のワード線（一の第１の導電層）ＷＬ４１に隣接した第１の部分８ａ４の膜厚ｗ１は、ワード線（他の第１の導電層）ＷＬ１１に隣接した第１の部分８ａ１の膜厚ｗ２より大きい。これにより、メモリセルアレイ内におけるメモリセルの大きさを、より均一にすることが出来る。
【００８５】
最下層に設けられた側壁絶縁膜の膜厚とメモリセルの最上層に設けられた側壁絶縁膜の膜厚の差が１ｎｍ以上５ｎｍ以下である場合、メモリセルの大きさをより均一にすることが出来る。
【００８６】
本実施形態の記憶装置によれば、メモリセルアレイ内におけるメモリセルの大きさを、より均一にした記憶装置の提供が可能となる。
【００８７】
（第４の実施形態）
本実施形態の記憶装置は、ＲｅＲＡＭデバイスである点で、第３の実施形態の記憶装置と異なっている。ここで、第１乃至第３の実施形態と重複する点については、記載を省略する。
【００８８】
図１２は、実施形態の記憶装置のメモリセルアレイの要部の模式断面図である。
【００８９】
本実施形態の記憶装置では、半導体領域１４ｂとビット線（第２の導電層）ＢＬの間の第１の距離Ｌ１は、半導体領域１４ａとビット線（第２の導電層）ＢＬの間の第２の距離Ｌ２より短い。
【００９０】
本実施形態の記憶装置によれば、メモリセルアレイ内におけるメモリセルの大きさを、より均一にした記憶装置の提供が可能となる。
【００９１】
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９２】
２          層間絶縁膜（２ａ、２ｂ、２ｃ、２ｄ、２ｅ）
２ａ        第１の層間絶縁膜
２ｂ        第２の層間絶縁膜
８          抵抗変化層
８ａ        第１の部分
８ｂ        第２の部分
１０        側壁絶縁膜
１０ａ      側壁絶縁膜
１０ｂ      側壁絶縁膜
１０ｃ      側壁絶縁膜
１０ｄ      側壁絶縁膜
１２        酸化物領域
１４        半導体領域
６０        空孔
１００      記憶装置
１０１      メモリセルアレイ
１０２      ワード線ドライバ回路
１０３      ローデコーダ回路
１０４      センスアンプ回路
１０５      カラムデコーダ回路
１０６      制御回路
２０１      メモリセルアレイ
３０１      メモリセルアレイ
８０１      メモリセルアレイ
ＢＬ      ビット線（第２の導電層）
ＳＬ      犠牲層
ＷＬ      ワード線（第１の導電層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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