(57)【要約】      （修正有）【課題】結晶欠陥の発生を防いで歩留まりを向上させることが可能な半導体装置の製造方法及び半導体装置を提供する。【解決手段】半導体の素子領域の境界にトレンチを形成する第１の工程と、トレンチ内に絶縁膜を充填する第２の工程と、素子領域の上面に第１のゲート電極を形成すると共に絶縁膜の上面に第２のゲート電極を形成する第３の工程と、絶縁膜の上面に形成された第２のゲート電極をマスクとして、トレンチに充填されている絶縁膜のうちで素子領域に接する部分を除去する第４の工程と、素子領域に不純物を注入して拡散層を形成する第５の工程と、素子領域に熱処理を施すことにより拡散層に含まれる不純物を活性化させる第６の工程と、を有する。【選択図】なし【特許請求の範囲】
【請求項１】
半導体の素子領域の境界にトレンチを形成する第１の工程と、
前記トレンチ内に絶縁膜を充填する第２の工程と、
前記素子領域の上面に第１のゲート電極を形成すると共に前記絶縁膜の上面に第２のゲート電極を形成する第３の工程と、
前記絶縁膜の上面に形成された前記第２のゲート電極をマスクとして、前記トレンチに充填されている前記絶縁膜のうちで前記素子領域に接する部分を除去する第４の工程と、
前記素子領域に不純物を注入して拡散層を形成する第５の工程と、
前記素子領域に熱処理を施すことにより前記拡散層に含まれる前記不純物を活性化させる第６の工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第４の工程に引き続き、前記トレンチ内において前記第４の工程で除去された前記絶縁膜の一部が含まれていた領域に有機絶縁材料を埋め込んでから前記第５の工程を実行し、
前記第５の工程に引き続き、前記有機絶縁材料を除去してから前記第６の工程を実行することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第３の工程に引き続き、前記第１のゲート電極及び前記第２のゲート電極の各々にサイドウォールを形成した後に前記第４の工程を実行し、
前記第４の工程では、前記第１のゲート電極と、前記第２のゲート電極と、前記サイドウォールの各々とをマスクとして異方性エッチングを施して、前記絶縁膜のうちで前記素子領域に接する部分を除去することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１のゲート電極及び前記第２のゲート電極はポリシリコンを含み、
前記サイドウォールは窒化シリコンを含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記素子領域はシリコンを含み、
前記第２の工程では、前記絶縁膜として酸化シリコンを前記トレンチ内に充填することを特徴とする請求項１〜４のいずれか１に記載の半導体装置の製造方法。
【請求項６】
半導体の素子領域の境界にトレンチを形成する第１の工程と、
前記トレンチ内に絶縁膜を充填する第２の工程と、
前記素子領域の上面に第１のゲート電極を形成すると共に前記絶縁膜の上面に第２のゲート電極を形成する第３の工程と、
前記素子領域に不純物を注入して拡散層を形成する第４の工程と、
前記絶縁膜の上面に形成された前記第２の電極をマスクとして、前記トレンチに充填されている前記絶縁膜のうちで前記素子領域に接する部分を除去する第５の工程と、
前記素子領域に熱処理を施すことにより前記拡散層に含まれる前記不純物を活性化させる第６の工程と、を有することを特徴とする半導体装置の製造方法。
【請求項７】
第１のゲート電極及び拡散層が形成されている素子領域と、
前記素子領域に隣接する素子分離領域と、を含む半導体基板を有し、
前記素子分離領域は、
前記素子分離領域と前記素子領域との境界に形成されているトレンチと、
前記トレンチ内に形成されており、自身の側壁が前記素子領域の側壁から離間している絶縁膜と、
前記絶縁膜の上面に形成されている第２のゲート電極と、を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。                        
【背景技術】
【０００２】
半導体装置の素子分離構造として、シリコン基板の表面にトレンチを設け、当該トレンチにシリコン酸化膜等の絶縁材を充填したＳＴＩ（shallow trench isolation）が知られている。
【０００３】
このような半導体装置を製造する場合、先ず、ＳＴＩをシリコン基板に形成し、その後、熱酸化を行うことによってゲート酸化膜を形成する。そして、当該ゲート酸化膜上にゲート電極を形成した後に、不純物の注入及び熱処理工程を実行することによりトランジスタのソース及びドレインを形成する。
【０００４】
ところで、上記した熱酸化及び熱処理工程を繰り返すことにより、シリコン基板が高熱（例えば８００度）を繰り返し受けると、シリコン基板と絶縁材との間で熱応力の差が生じ、それに伴いシリコン基板に結晶欠陥が生じる虞があった。
【０００５】
そこで、このような不具合を回避する為に、以下の方法でゲート酸化膜を形成する半導体装置の製造方法が提案された（例えば、特許文献１参照）。
【０００６】
すなわち、先ず、パイロ酸化により酸化成長させたシリコン酸化膜を形成し、その上部に、ＳｉＨ4ガスの熱分解による減圧気相成長により成長させたシリコン酸化膜を形成する。そして、これら２層のシリコン酸化膜を、Ｎ2ＯもしくはＮＯガス中での急速加熱によって酸化すると共に、微量に窒素を含むシリコン酸化膜を順次成長させることにより、ゲート酸化膜を得る。
【０００７】
かかる製造方法によると、ゲート酸化膜を形成する際の熱処理量を抑制できるので、シリコン基板と絶縁材との間で生じる熱応力の差が抑えられ、シリコン基板の結晶欠陥を防ぐことが可能となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−３５２００３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、上記したゲート酸化膜の形成後、トランジスタのソース及びドレインを担う高濃度拡散層を形成する為の熱工程でも、シリコン基板の表面が高熱に晒される。よって、当該熱工程により、シリコン基板と、ＳＴＩのシリコン酸化材との境界部で、両者の熱膨張係数が異なることに起因する熱応力が生じて、結晶欠陥の発生を招く虞があった。
【００１０】
本発明は、上記した点に鑑みてなされたものであり、結晶欠陥の発生を防いで歩留まりを向上させることが可能な半導体装置の製造方法及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置の製造方法は、半導体の素子領域の境界にトレンチを形成する第１の工程と、前記トレンチ内に絶縁膜を充填する第２の工程と、前記素子領域の上面に第１のゲート電極を形成すると共に前記絶縁膜の上面に第２のゲート電極を形成する第３の工程と、前記絶縁膜の上面に形成された前記第２のゲート電極をマスクとして、前記トレンチに充填されている前記絶縁膜のうちで前記素子領域に接する部分を除去する第４の工程と、前記素子領域に不純物を注入して拡散層を形成する第５の工程と、前記素子領域に熱処理を施すことにより前記拡散層に含まれる前記不純物を活性化させる第６の工程と、を有する。
【００１２】
また、本発明に係る半導体装置の製造方法は、半導体の素子領域の境界にトレンチを形成する第１の工程と、前記トレンチ内に絶縁膜を充填する第２の工程と、前記素子領域の上面に第１のゲート電極を形成すると共に前記絶縁膜の上面に第２のゲート電極を形成する第３の工程と、前記素子領域に不純物を注入して拡散層を形成する第４の工程と、前記絶縁膜の上面に形成された前記第２のゲート電極をマスクとして、前記トレンチに充填されている前記絶縁膜のうちで前記素子領域に接する部分を除去する第５の工程と、前記素子領域に熱処理を施すことにより前記拡散層に含まれる前記不純物を活性化させる第６の工程と、を有する。
【００１３】
また、本発明に係る半導体装置は、第１のゲート電極及び拡散層が形成されている素子領域と、前記素子領域に隣接する素子分離領域と、を含む半導体基板を有し、前記素子分離領域は、前記素子分離領域と前記素子領域との境界に形成されているトレンチと、前記トレンチ内に形成されており、自身の側壁が前記素子領域の側壁から離間している絶縁膜と、前記絶縁膜の表面に形成されている第２のゲート電極と、を含む。
【発明の効果】
【００１４】
本発明は、隣接する素子領域同士を分離する素子分離領域を、以下の手順で形成する。すなわち、先ず、素子分離領域において、当該素子分離領域と素子領域との境界に絶縁膜を充填したトレンチを形成し、この絶縁膜の上面にゲート電極を形成する。
【００１５】
そして、絶縁膜の上面に形成されたゲート電極をマスクとして、トレンチに充填されている絶縁膜のうちで素子領域に接する部分を除去し、その後で、不純物を素子領域に注入して拡散層を形成し、熱処理を施すことにより拡散層に含まれる不純物を活性化させる。
【００１６】
これにより、上記した熱処理を施す時点では、素子領域の側壁と、絶縁膜の側壁とが離間している。
【００１７】
よって、かかる熱処理によって、熱膨張係数が異なる絶縁膜及び素子領域に高熱が加えられても、素子領域の側壁には絶縁膜の側壁からの応力が掛からない。したがって、本発明によれば、素子領域での結晶欠陥を防いで、歩留まりを向上させることが可能となる。
【図面の簡単な説明】
【００１８】
【図１】半導体装置１００の上面及び断面を示す図である。
【図２】半導体装置１００の製造手順を示すフロー図である。
【図３】半導体装置１００の製造手順を示すフロー図である。
【図４】半導体装置１００における製造初期段階での工程断面図である。
【図５】トレンチエッチング工程Ｓ１での工程断面図である。
【図６】トレンチ酸化膜形成工程Ｓ２での工程断面図である。
【図７】ＳＴＩ形成工程Ｓ３での工程断面図である。
【図８】ポリシリコン形成工程Ｓ４での工程断面図である。
【図９】ゲート電極エッチング工程Ｓ５での工程断面図である。
【図１０】第１ＬＤＤ形成工程Ｓ６での工程断面図である。
【図１１】第２ＬＤＤ形成工程Ｓ７での工程断面図である。
【図１２】絶縁膜形成工程Ｓ８での工程断面図である。
【図１３】サイドウォールエッチング工程Ｓ９での工程断面図である。
【図１４】トレンチ内酸化膜除去工程Ｓ１０での工程断面図である。
【図１５】マスク酸化膜形成工程Ｓ１１での工程断面図である。
【図１６】トレンチ埋設工程Ｓ１２での工程断面図である。
【図１７】第１高濃度拡散層形成工程Ｓ１３での工程断面図である。
【図１８】第２高濃度拡散層形成工程Ｓ１４での工程断面図である。
【図１９】有機絶縁膜除去工程Ｓ１５、及びアニール工程Ｓ１６での工程断面図である。
【図２０】絶縁層形成工程Ｓ１７での工程断面図である。
【図２１】コンタクトホール形成工程Ｓ１８での工程断面図である。
【図２２】コンタクトプラグ形成工程Ｓ１９での工程断面図である。
【図２３】配線層形成工程Ｓ２０での工程断面図である。
【図２４】配線層エッチング工程Ｓ２１での工程断面図である。
【図２５】半導体装置１００の製造手順の他の一例を示すフロー図である。
【図２６】第１マスク酸化膜形成工程Ｓ１０１での工程断面図である。
【図２７】第１高濃度拡散層形成工程Ｓ１０２での工程断面図である。
【図２８】第２高濃度拡散層形成工程Ｓ１０３での工程断面図である。
【図２９】トレンチ内酸化膜除去工程Ｓ１０４での工程断面図である。
【図３０】第２マスク酸化膜形成工程Ｓ１０５での工程断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施例について詳細に説明する。
【００２０】
図１（ａ）は、本発明に係る半導体装置１００の一部を素子形成面の上方から眺めた上面図である。図１（ｂ）は、図１（ａ）におけるＸ−Ｘ線に沿った断面図である。尚、図１（ａ）及び図１（ｂ）では、互いに隣接するＭＯＳ（Metal Oxide Semiconductor）型のトランジスタＴＲ１及びＴＲ２と、ＳＴＩ構造の素子分離領域ＩＳＡとの構成を表す。
【００２１】
図１（ｂ）に示すように、トランジスタＴＲ１は、例えばＳｉ（シリコン）からなる半導体基板１０上に形成されており、凸状の形態を有する第１導電型（例えばｐ型）のウェル１１に形成されている。
【００２２】
ウェル１１の上面部には、図１（ｂ）に示すようにトランジスタＴＲ１のドレインとしての第２導電型（例えばｎ型）の高濃度拡散層１２ｄと、トランジスタＴＲ１のソースとしての第２導電型の高濃度拡散層１２ｓと、が互いに離間して形成されている。ウェル１１の上面部における高濃度拡散層１２ｄと１２ｓとの間には、第２導電型の低濃度拡散層としてのＬＤＤ（Lightly Doped Drain）層１３ｄ及び１３ｓが、互いに離間して形成されている。
【００２３】
ウェル１１の上面部におけるＬＤＤ層１３ｄ及び１３ｓ間の領域の表面には、ゲート酸化膜１４を介してポリシリコン等からなるゲート電極１５が形成されている。ゲート電極１５の側壁は、絶縁膜等からなるサイドウォール１６で覆われている。
【００２４】
このように、ウェル１１における凸部の領域、つまり図１（ｂ）に示す第１の素子領域Ｅ１に、ドレイン（１２ｄ、１３ｄ）、ソース（１２ｓ、１３ｓ）、ゲート酸化膜１４、ゲート電極１５を有するトランジスタＴＲ１が形成されている。
【００２５】
また、トランジスタＴＲ２は、上記した半導体基板１０上に形成されており、凸状の形態を有する第２導電型（例えばｎ型）のウェル２１に形成されている。
【００２６】
ウェル２１の上面部には、図１（ｂ）に示すようにトランジスタＴＲ２のドレインとしての第１導電型の高濃度拡散層２２ｄと、トランジスタＴＲ２のソースとしての第１導電型の高濃度拡散層２２ｓと、が互いに離間して形成されている。ウェル２１の上面部における高濃度拡散層２２ｄと２２ｓとの間には、第１導電型のＬＤＤ層２３ｄ及び２３ｓが、互いに離間して形成されている。
【００２７】
ウェル２１の上面部におけるＬＤＤ層２３ｄ及び２３ｓ間の領域の表面には、ゲート酸化膜２４を介してポリシリコン等からなるゲート電極２５が形成されている。ゲート電極２５の側壁は、絶縁膜等からなるサイドウォール２６で覆われている。
【００２８】
このように、ウェル２１における凸部の領域、つまり図１（ｂ）に示す第２の素子領域Ｅ２に、ドレイン（２２ｄ、２３ｄ）、ソース（２２ｓ、２３ｓ）、ゲート酸化膜２４、ゲート電極２５を有する第２のトランジスタＴＲ２が形成されている。
【００２９】
素子分離領域ＩＳＡは、素子領域Ｅ１及びＥ２に隣接しており、当該素子領域Ｅ１及びＥ２と素子分離領域ＩＳＡとの境界部に形成されたトレンチ３０を含む。トレンチ３０の底部上には酸化膜３１が形成されている。酸化膜３１は、トレンチ３０の底部から自身の上面までの膜厚が、ウェル１１又は２１の凸部の高さに相当する厚さを有する。酸化膜３１の上面にはゲート電極３５が形成されている。ゲート電極３５の側壁は、絶縁膜等からなるサイドウォール３６で覆われている。
【００３０】
尚、素子分離領域ＩＳＡに形成されているゲート電極３５は、素子同士を接続する為の配線、或いはコンデンサの電極等の用途に用いる予備の電極である。
【００３１】
すなわち、素子分離領域ＩＳＡは、
素子領域Ｅ１及びＥ２同士を電気的に分離させると共に、素子同士を接続する為の配線、或いはコンデンサの電極等を備える。
【００３２】
尚、酸化膜３１の側壁は、図１（ｂ）に示すように、ウェル１１及び１２のいずれの側壁とも距離的に離れている。
【００３３】
上記したウェル（１１、２１）、高濃度拡散層（１２ｄ、１２ｓ、２２ｄ、２２ｓ）、ゲート電極（１５、２５、３５）、サイドウォール（１６、２６、３６）及び酸化膜３１各々の表面は、図１（ｂ）に示すように、マスク酸化膜４１で覆われている。マスク酸化膜４１上には、半導体装置１００に形成されている各素子を保護する絶縁層５１が形成されている。
【００３４】
高濃度拡散層１２ｄ、１２ｓ、２２ｄ及び２２ｓの各々は、図１（ｂ）に示すように絶縁層５１を貫通するコンタクト６５を介して、絶縁層５１の上面に形成されているメタル配線層７０と結合されている。また、ゲート電極１５及び２５の各々は、絶縁層５１を貫通するコンタクト６５を介して、絶縁層５１の上面に形成されているメタル配線層７０と結合されている（図示せず）。更に、ゲート電極３５も、絶縁層５１を貫通するコンタクト６５を介して、絶縁層５１の上面に形成されているメタル配線層７０と結合されている（図示せず）。
【００３５】
尚、コンタクト６５は、コンタクトホールの側面と底面とに形成されたバリアメタル６１と、コンタクトホールを充填する金属プラグ６０と、を含む。
【００３６】
図１（ｂ）に示すように、コンタクト６５は、絶縁層５１の上面に形成されているメタル配線層７０と結合されている。尚、メタル配線層７０は、上層バリアメタル７１と、例えばＡｌ（アルミ）−Ｃｕ（銅）等の合金からなる導電部材７２と、例えばＴi（チタン）又はＴiＮ（窒化チタン）等からなる下層バリアメタル７３と、による積層構造を有する。下層バリアメタル７３はコンタクト６５と結合されている。
【００３７】
以下に、図１に示される半導体装置１００の製造方法について、図２及び図３に示す製造フローに沿って説明する。
【００３８】
半導体装置１００を製造するにあたり、図４に示すように、第１導電型のウェル１１及び第２導電型のウェル２１が形成されている半導体基板１０の主面に、酸化膜３０１及び窒化膜３０２が積層されたウェハを用意する。尚、酸化膜３０１は、例えばウェル１１及び２１のシリコンの上面部を熱酸化して得られたシリコン熱酸化膜であり、窒化膜３０２は、例えばＣＶＤ（chemical vapor deposition）法により形成された窒化シリコンである。
【００３９】
先ず、図４に示すウェハに対してトレンチエッチング工程Ｓ１を実行する。
【００４０】
トレンチエッチング工程Ｓ１では、素子分離領域ＩＳＡ以外の窒化膜３０２の上面にフォトレジストを形成する。そして、例えばＣｌ2（塩素）及びＯ2（酸素）、或いはＨＢｒ（臭化水素）及びＯ2の混合ガスを用いたドライエッチングによって、素子分離領域ＩＳＡに図５に示すようなトレンチ３００を形成する。
【００４１】
ここで、ウェル１１の凸状の領域が第１の素子領域Ｅ１、ウェル２１の凸状の領域が第２の素子領域Ｅ２となる。更に、これら素子領域Ｅ１及びＥ２に隣接している領域が素子分離領域ＩＳＡとなる。
【００４２】
次に、図５に示すウェハに対してトレンチ酸化膜形成工程Ｓ２を実行する。
【００４３】
トレンチ酸化膜形成工程Ｓ２では、先ず、トレンチ３００によって形成されたウェル１１及び２１各々の側壁、つまりトレンチ３００による内壁に熱酸化膜を形成する。そして、ＣＶＤ法によってトレンチ３００内及び窒化膜３０２上面に、例えばＳｉＯ2（酸化シリコン）等からなる酸化膜をＣＶＤ法により形成する。その後、窒化膜３０２の上面に形成された酸化膜を、ＣＭＰ（chemical mechanical polishing）による研磨で除去することで、図６に示すような酸化膜３０３を形成する。
【００４４】
次に、図６に示すウェハに対してＳＴＩ形成工程Ｓ３を実行する。
【００４５】
ＳＴＩ形成工程Ｓ３では、先ず、ＨＦ（フッ化水素酸）を用いたウェットエッチングにより、トレンチ３００内の酸化膜３０３の上部を除去して、酸化膜３０３の高さを調整する。次に、リン酸溶液を用いたウェットエッチングによって、ウェハの上面に露出する窒化膜３０２を除去することにより、図７に示すように、トレンチ３００内に酸化膜３０３が埋設されたＳＴＩを形成する。
【００４６】
次に、図７に示すウェハに対してポリシリコン形成工程Ｓ４を実行する。
【００４７】
ポリシリコン形成工程Ｓ４では、先ず、ＨＦ（フッ化水素酸）を用いたウェットエッチングにより、半導体基板１０の主面の酸化膜３０１を除去し、露出した半導体基板１０の主面を熱酸化することでゲート酸化膜１４０を形成する。そして、熱ＣＶＤ法により、図８に示すように、ゲート酸化膜１４０及び酸化膜３０３各々の上面にポリシリコン膜３０４を形成する。
【００４８】
次に、図８に示すウェハに対してゲート電極エッチング工程Ｓ５を実行する。
【００４９】
ゲート電極エッチング工程Ｓ５では、ポリシリコン膜３０４の上面におけるゲート電極の形成予定領域にフォトレジストを形成する。そして、ドライエッチングによって、図９に示すように、ウェル１１上にゲート電極１５、ウェル２１上にゲート電極２５、酸化膜３０３上にゲート電極３５を形成する。
【００５０】
次に、図９に示すウェハに対して第１ＬＤＤ形成工程Ｓ６を実行する。
【００５１】
第１ＬＤＤ形成工程Ｓ６では、図１０に示すように、ウェル２１の素子形成領域、酸化膜３０３の上面及びゲート電極３５をレジスト３０５で被覆する。そして、イオン注入装置により、ウェハ表面の全域に第２導電型の不純物としての例えばＰ+（リン）或いはＡｓ+（ヒ素）を注入する。これにより、図１０に示すように、ウェル１１の上面部において、レジスト３０５及びゲート電極１５で覆われていない領域に、第２導電型の低濃度拡散層としてのＬＤＤ層３０６を形成する。
【００５２】
次に、図１０に示すウェハからレジスト３０５を除去したウェハに対して第２ＬＤＤ形成工程Ｓ７を実行する。
【００５３】
第２ＬＤＤ形成工程Ｓ７では、図１１に示すように、ウェル１１の素子形成領域をレジスト３０７で被覆し、イオン注入装置により、ウェハ表面の全域に第１導電型の不純物としての例えばＢ+（ボロン）を注入する。これにより、図１１に示すように、ウェル２１の上面部において、レジスト３０７及びゲート電極２５で覆われていない領域に、第１導電型の低濃度拡散層としてのＬＤＤ層３０８を形成する。
【００５４】
次に、図１１に示すウェハからレジスト３０７を除去したウェハに対して絶縁膜形成工程Ｓ８を実行する。
【００５５】
絶縁膜形成工程Ｓ８では、例えばＳｉＨ2Ｃｌ2（ジクロロシラン）及びＮＨ3（アンモニア）を含む混合ガスを用いたＣＶＤ法により、図１２に示すように、ウェハ表面の全域に窒化シリコンを含む絶縁膜３０９を形成する。
【００５６】
次に、図１２に示すウェハに対してサイドウォールエッチング工程Ｓ９を実行する。
【００５７】
サイドウォールエッチング工程Ｓ９では、当該ウェハに対して異方性ドライエッチによる全面エッチバックを行う。これにより、図１３に示すように、ゲート電極１５の側壁にサイドウォール１６、ゲート電極２５の側壁にサイドウォール２６、ゲート電極３５の側壁にサイドウォール３６が夫々形成される。
【００５８】
次に、図１３に示すウェハに対してトレンチ内酸化膜除去工程Ｓ１０を実行する。
【００５９】
トレンチ内酸化膜除去工程Ｓ１０では、図１３に示すウェハに対して、例えばＣ4Ｆ8（オクタフルオロシクロブタン）、Ａｒ（アルゴン）及びＯ2（酸素）からなる混合ガスを用いた異方性ドライエッチングを施す。この異方性ドライエッチングにより、ゲート電極３５及びサイドウォール３６をマスクとして、トレンチ３００に埋設されている酸化膜３０３のうちで、ウェル１１及び２１、並びにＬＤＤ層３０６及び３０８に接している部分を除去する。更に、この異方性ドライエッチングにより、酸化膜１４０のうちで、ゲート電極１５、２５、サイドウォール１６及び２６によってマスクされていない部分が除去される。
【００６０】
これにより、図１４に示すように、トレンチ３００に埋設された酸化膜３０３のうちで、上記した異方性ドライエッチングによって除去された部分が図１４に示すように新たなトレンチ３０となり、残された部分が酸化膜３１となる。この際、酸化膜３１の側壁と、ウェル１１及び２１各々の側壁とが、トレンチ３０を介して互いに距離的に隔てられている。
【００６１】
次に、図１４に示すウェハに対してマスク酸化膜形成工程Ｓ１１を実行する。
【００６２】
マスク酸化膜形成工程Ｓ１１では、ＣＶＤ法に基づき、図１５に示すように、ウェハの表面全体に例えばＳｉＯ2等からなる膜厚１００〜２００オングストロームのマスク酸化膜４１を形成する。尚、マスク酸化膜４１は、後述する有機絶縁膜に含まれるカーボンによる汚染から素子を保護する。
【００６３】
次に、図１５に示すウェハに対してトレンチ埋設工程Ｓ１２を実行する。
【００６４】
トレンチ埋設工程Ｓ１２では、先ず、コータ等の塗布装置を用いて、カーボンを含む有機絶縁物をウェハの全面に塗布する。次に、ドライエッチングによるエッチバックによって、ウェハ表面に堆積した有機絶縁物のうちで、トレンチ３０に堆積した有機絶縁物以外の有機絶縁物を除去する。これにより、図１６に示すように、トレンチ３０内に有機絶縁材料からなる有機絶縁膜３１１が形成される。トレンチ３０内に形成された有機絶縁膜３１１により、以下の第１高濃度拡散層形成工程Ｓ１３及び第２高濃度拡散層形成工程Ｓ１４で不純物の注入処理が行われた際に、トレンチ３０の側壁及び底面への不純物の注入が阻止される。
【００６５】
次に、図１６に示すウェハに対して第１高濃度拡散層形成工程Ｓ１３を実行する。
【００６６】
第１高濃度拡散層形成工程Ｓ１３では、図１７に示すように、ウェル２１の素子形成領域をレジスト３１２で被覆し、イオン注入装置により、ウェハ表面の全域に第２導電型の不純物としての例えばＰ+（リン）或いはＡｓ+（ヒ素）を注入する。これにより、ウェル１１に形成されているＬＤＤ層３０６の形成領域中において、図１７に示すように、サイドウォール１６でマスクされていない部分に高濃度不純物が注入され、その部分が高濃度拡散層１２ｄ及び１２ｓとなる。一方、ＬＤＤ層３０６の形成領域中において、サイドウォール１６でマスクされている部分には不純物の注入がなされないので、その部分は低濃度拡散層としてのＬＤＤ層１３ｄ及び１３ｓとなる。
【００６７】
次に、図１７に示すウェハからレジスト３１２を除去したウェハに対して第２高濃度拡散層形成工程Ｓ１４を実行する。
【００６８】
第２高濃度拡散層形成工程Ｓ１４では、図１８に示すように、ウェル１１の素子形成領域をレジスト３１３で被覆し、イオン注入装置により、ウェハ表面の全域に第１導電型の不純物としての例えばＢ+（ボロン）を注入する。これにより、ウェル２１に形成されているＬＤＤ層３０８の形成領域中において、図１８に示すように、サイドウォール２６でマスクされていない部分に高濃度不純物が注入され、その部分が高濃度拡散層２２ｄ及び２２ｓとなる。一方、ＬＤＤ層３０８の形成領域中において、サイドウォール２６でマスクされている部分には不純物の注入がなされないので、その部分は低濃度拡散層としてのＬＤＤ層２３ｄ及び２３ｓとなる。
【００６９】
次に、図１８に示すウェハからレジスト３１３を除去したウェハに対して有機絶縁膜除去工程Ｓ１５を実行する。
【００７０】
有機絶縁膜除去工程Ｓ１５では、このウェハの表面をＯ2プラズマでアッシングすることにより、トレンチ３０内に埋設されている有機絶縁膜３１１を図１９に示すように除去する。
【００７１】
次に、図１９に示すウェハに対してアニール工程Ｓ１６を実行する。
【００７２】
アニール工程Ｓ１６では、例えばランプアニール等によりウェハに例えば１０００度程度の熱を加える。これにより、不純物の注入によって損傷した高濃度拡散層１２ｄ、１２ｓ、２２ｄ及び２２ｓ、ＬＤＤ層１３ｄ、１３ｓ、２３ｄ及び２３ｓ各々の回復、及び不純物の活性化を図る。
【００７３】
次に、当該アニール工程Ｓ１６が施されたウェハに対して絶縁層形成工程Ｓ１７を実行する。
【００７４】
絶縁層形成工程Ｓ１７では、ＣＶＤ法に基づき、ＮＳＧ（None-doped Silicate Glass）膜等のノンドープのプラズマ酸化膜からなる絶縁層５１を、図２０に示すようにトレンチ３０内を含むウェハの表面全体に形成する。
【００７５】
次に、図２０に示すウェハに対してコンタクトホール形成工程Ｓ１８を実行する。
【００７６】
コンタクトホール形成工程Ｓ１８では、絶縁層５１の上面において図１に示すコンタクト６５の領域以外の領域を覆うレジストをマスクとして絶縁層５１にドライエッチングを施す。これにより、ゲート電極１５、２５、３５、高濃度拡散層１２ｄ、１２ｓ、２２ｄ及び２２ｓを露出させるコンタクトホール３１４を図２１に示すように形成する。
【００７７】
次に、図２１に示すウェハに対してコンタクトプラグ形成工程Ｓ１９を実行する。
【００７８】
コンタクトプラグ形成工程Ｓ１９では、先ず、図２１に示すウェハの表面の全域に例えばＴｉ（チタン）、ＴｉＮ（窒化チタン）等のバリアメタルを形成する。これにより、各コンタクトホール３１４による絶縁層５１の内壁とコンタクトホール３１４により露出したゲート電極１５、２５、３５、高濃度拡散層１２ｄ、１２ｓ、２２ｄ及び２２ｓに、バリアメタル６１が形成される。次に、このウェハの表面の全域に例えば高融点金属であるタングステンを形成する。これにより、コンタクトホール３１４にタングステンが形成され、各コンタクトホール３１４内に、バリアメタル６１と金属プラグ６０との積層膜が形成される。その後、ＣＭＰによる研磨、或いはエッチバックにより、絶縁層５１の上面に形成されているタングステン及びチタンを除去する。これにより、図２２に示すようにコンタクトホール３１４内にコンタクトプラグが形成される。
【００７９】
次に、図２２に示すウェハに対して配線層形成工程Ｓ２０を実行する。
【００８０】
配線層形成工程Ｓ２０では、スパッタリングにより、図２３に示すように絶縁層５１の上面に、例えばＴi（チタン）又はＴiＮ（窒化チタン）等からなる下層バリアメタル７３、例えばＡｌ−Ｃｕ（アルミ、銅）等の合金からなる導電部材７２及び上層バリアメタル層７１を積層する。
【００８１】
次に、図２３に示すウェハに対して配線層エッチング工程Ｓ２１を実行する。
【００８２】
配線層エッチング工程Ｓ２１では、バリアメタル層７１の上面においてメタル配線に相当する領域をレジストでマスクして、上層バリアメタル層７１、導電部材７２及び下層バリアメタル７３をエッチングする。これにより、図２４に示すように、絶縁層５１の上面に、上層バリアメタル層７１、導電部材７２及び下層バリアメタル７３の積層構造を有するメタル配線層７０が形成される。
【００８３】
このように、図２及び図３に示す一連の工程（Ｓ１〜Ｓ２１）をウェハに施すことにより、図１（ａ）及び図１（ｂ）に示す半導体装置１００を製造する。
【００８４】
かかる製造方法によると、アニール工程Ｓ１６の実行時には、図１９に示すように、素子分離領域ＩＳＡに形成されている絶縁膜３１の側壁と、ウェル１１及び２１各々の側壁との間は、トレンチ３０によって空間的に隔てられている。
【００８５】
よって、アニール工程Ｓ１６において、互いに熱膨張係数が異なる絶縁膜３１と、ウェル１１及び１２とに高熱が加えられても、ウェル１１及び２１各々の側壁には、絶縁膜３１の側壁からの応力が掛からない。したがって、ウェル１１及び１２の結晶欠陥を防ぐことができるので、歩留まりを向上させることが可能となる。
【００８６】
尚、上記実施例では、サイドウォール（１６、２６、３６）の形成（図１３、Ｓ９）後、トレンチ３０を形成（図１４、Ｓ１０）してから、高濃度拡散層を形成（図１７、図１８、Ｓ１３、Ｓ１４）する。
【００８７】
しかしながら、上記したサイドウォール（１６、２６、３６）の形成後、高濃度拡散層を形成してからトレンチ３０の形成を行うようにしても良い。
【００８８】
図２５は、かかる点に鑑みて為された、半導体装置１００の製造方法の他の一例を表す製造フロー図である。尚、この他の一例では、図３に示す工程Ｓ１０〜Ｓ１５に代えて以下に説明する工程Ｓ１０１〜Ｓ１０５を実行するものであり、その他の工程Ｓ１〜Ｓ９、Ｓ１６〜Ｓ２１については、前述したものと同一である。
【００８９】
よって、以下に図２５に示す工程Ｓ１０１〜Ｓ１０５を抜粋して半導体装置１００の製造方法の他の一例について説明する。
【００９０】
すなわち、図２に示すサイドウォールエッチング工程Ｓ９の実行後、図１３に示すウェハに対して第１マスク酸化膜形成工程Ｓ１０１を実行する。
【００９１】
第１マスク酸化膜形成工程Ｓ１０１では、ＣＶＤ法に基づき、図２６に示すように、ウェハの表面全体に例えばＳｉＯ2等からなるマスク酸化膜４０１を形成する。尚、マスク酸化膜４０１は、後述する高濃度拡散層形成工程での不純物注入に伴う結晶欠陥を防止する。
【００９２】
次に、図２６に示すウェハに対して第１高濃度拡散層形成工程Ｓ１０２を実行する。
【００９３】
第１高濃度拡散層形成工程Ｓ１０２では、図２７に示すように、ウェル２１の素子形成領域をレジスト４０２で被覆し、イオン注入装置により、ウェハ表面の全域に第２導電型の不純物として例えばＰ+（リン）或いはＡｓ+（ヒ素）を注入する。これにより、ウェル１１に形成されているＬＤＤ層３０６の形成領域中において、図２７に示すようにサイドウォール１６でマスクされていない部分に高濃度不純物が注入され、その部分が高濃度拡散層１２ｄ及び１２ｓとなる。一方、ＬＤＤ層３０６の形成領域中において、サイドウォール１６でマスクされている部分には不純物の注入がなされないので、その部分は低濃度拡散層としてのＬＤＤ層１３ｄ及び１３ｓとなる。
【００９４】
次に、図２７に示すウェハからレジスト４０２を除去したウェハに対して第２高濃度拡散層形成工程Ｓ１０３を実行する。
【００９５】
第２高濃度拡散層形成工程Ｓ１０３では、図２８に示すように、ウェル１１の素子形成領域をレジスト４０３で被覆し、イオン注入装置により、ウェハ表面の全域に第１導電型の不純物として例えばＢ+（ボロン）を注入する。これにより、ウェル２１に形成されているＬＤＤ層３０８の形成領域中において、図２８に示すように、サイドウォール２６でマスクされていない部分に高濃度不純物が注入され、その部分が高濃度拡散層２２ｄ及び２２ｓとなる。一方、ＬＤＤ層３０８の形成領域中において、サイドウォール２６でマスクされている部分には不純物の注入がなされないので、その部分は低濃度拡散層としてのＬＤＤ層２３ｄ及び２３ｓとなる。
【００９６】
次に、図２８に示すウェハからレジスト４０３を除去したウェハに対してトレンチ内酸化膜除去工程Ｓ１０４を実行する。
【００９７】
トレンチ内酸化膜除去工程Ｓ１０４では、このウェハに対して、例えばＣ4Ｆ8（オクタフルオロシクロブタン）、Ａｒ（アルゴン）及びＯ2（酸素）からなる混合ガスを用いたドライエッチングを施す。この異方性ドライエッチングにより、ゲート電極３５及びサイドウォール３６をマスクとして、トレンチ３００に埋設されている酸化膜３０３のうちで、ウェル１１及び２１、並びにＬＤＤ層３０６及び３０８に接している部分を除去する。更に、当該異方性ドライエッチングにより、マスク酸化膜４０１と共に、酸化膜１４０の一部、つまりゲート電極１５、２５、サイドウォール１６及び２６によってマスクされていない部分が除去される。
【００９８】
これにより、図２９に示すように、トレンチ３００に埋設されている酸化膜３０３のうちで、上記した異方性ドライエッチングによって除去された部分が、図２９に示すように新たなトレンチ３０となり、残された部分が酸化膜３１となる。この際、酸化膜３１の側壁と、ウェル１１及び２１各々の側壁とが、トレンチ３０を介して互いに距離的に隔てられている。
【００９９】
次に、図２９に示すウェハに対して第２マスク酸化膜形成工程Ｓ１０５を実行する。
【０１００】
第２マスク酸化膜形成工程Ｓ１０５では、ＣＶＤ法に基づき、図３０に示すように、ウェハの表面全体に例えばＳｉＯ2等からなる膜厚１００〜２００オングストロームのマスク酸化膜４１を形成する。
【０１０１】
そして、第２マスク酸化膜形成工程Ｓ１０５の実行後、図３と同様に、前述したアニール工程Ｓ１６、絶縁層形成工程Ｓ１７、コンタクトホール形成工程Ｓ１８、コンタクトプラグ形成工程Ｓ１９、及び配線層形成工程Ｓ２０を順次実行する。
【０１０２】
よって、図２５に示す製造方法でも、図３に示す製造方法と同様に、アニール工程Ｓ１６の実行時には、図３０に示すように、絶縁膜３１の側壁とウェル１１及び２１各々の側壁との間はトレンチ３０によって空間的に隔てられている。
【０１０３】
したがって、アニール工程Ｓ１６において、互いに熱膨張係数が異なる絶縁膜３１と、ウェル１１及び１２とに高熱が加えられても、ウェル１１及び２１各々の側壁には、絶縁膜３１の側壁からの応力が掛からない。これにより、ウェル１１及び１２の結晶欠陥を防ぐことができるので、歩留まりを向上させることが可能となる。
【０１０４】
更に、図２５に示す製造方法では、トレンチ３００に埋め込んだ酸化膜３０３を除去するトレンチ内酸化膜除去工程Ｓ１０４を、高濃度拡散層を形成する第１及び第２高濃度拡散層形成工程Ｓ１０２及びＳ１０３の後に実行している。
【０１０５】
これにより、図３に示す製造方法で必要となる有機絶縁膜の３１１の埋設及び除去処理（Ｓ１２、Ｓ１５）が不要となり、且つ高濃度拡散層形成工程（Ｓ１０２、Ｓ１０３）までは、従来の製造方法を採用することが可能となる。よって、従来の製造方法から図２５に示す製造方法への変更に費やされる時間を短縮することが可能となる。
【０１０６】
尚、上記実施例では、例えば酸化シリコンからなる酸化膜３０３をトレンチ３００に充填しているが、酸化シリコン以外の絶縁材料からなる絶縁膜をトレンチ３００に充填するようにしても良い。
【０１０７】
要するに、本発明に係る半導体装置の製造方法としては、以下の第１〜第６の工程を実行するものであれば良い。
【０１０８】
すなわち、第１の工程（Ｓ１）では、半導体の素子領域（１１、２１）の境界にトレンチ（３００）を形成する。第２の工程（Ｓ２）では、トレンチ内に絶縁膜（３０３）を充填する。第３の工程（Ｓ４、Ｓ５）では、素子領域の上面に第１のゲート電極（１５、２５）を形成すると共に絶縁膜の上面に第２のゲート電極（３５）を形成する。第４の工程（Ｓ１０）では、絶縁膜の上面に形成された第２のゲート電極（３５）をマスクとして、トレンチに充填されている絶縁膜のうちで素子領域に接する部分を除去する。第５の工程（Ｓ１３、Ｓ１４）では、素子領域に不純物を注入して拡散層（１２ｄ、１２ｓ、２２ｓ、２２ｄ）を形成する。第６の工程（Ｓ１６）では、素子領域に熱処理を施すことにより拡散層に含まれる不純物を活性化させる。
【０１０９】
また、上記第４の工程（Ｓ１０）に代えて、素子領域に不純物を注入して拡散層（１２ｄ、１２ｓ、２２ｓ、２２ｄ）を形成する第４の工程（Ｓ１０２、Ｓ１０３）を実行し、上記第５の工程（Ｓ１３、Ｓ１４）に代えて、トレンチに充填されている絶縁膜のうちで素子領域に接する部分（３０）を除去する第５の工程（Ｓ１０４）を実行する。
【符号の説明】
【０１１０】
１１、２１                        ウェル
１２ｄ、１２ｓ、２２ｄ、２２ｓ    高濃度拡散層
１５、２５、３５                  ゲート電極
３０、３００                     トレンチ
３１、３０３                      酸化膜
１００                            半導体装置
ＩＳＡ                            素子分離領域
ＴＲ１、ＴＲ２                    トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019029602.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2019029602.tif 000029
【図２９】
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【図３０】
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