(57)【要約】【課題】積層した導電体を駆動回路等に接続する部分の信頼性を向上し、且つこの接続部分の面積を抑制すること。【解決手段】実施形態の積層配線構造体は、第１導電体と第１絶縁体とが交互に積層され、メモリセルを含む第１領域ＡＲ１と、第１領域ＡＲ１と異なる第２領域ＡＲ２とを含む積層部と、第２領域ＡＲ２内で、積層部の最上層から第１導電体それぞれに達する複数の第１ホール内に形成され、側面が第１絶縁膜ＳＰで覆われた複数の第１コンタクトプラグＣＣと、第２領域ＡＲ２内で、積層部内を積層部の積層方向に通過し、第２絶縁体で形成された複数のピラーＨＲと、を備える。【選択図】図６
2019057623.tif 000002
【特許請求の範囲】
【請求項１】
第１導電体と第１絶縁体とが交互に積層され、メモリセルを含む第１領域と、前記第１領域と異なる第２領域とを含む積層部と、
前記第２領域内で、前記積層部の最上層から前記第１導電体それぞれに達する複数の第１ホール内に形成され、側面が第１絶縁膜で覆われた複数の第１コンタクトプラグと、
前記第２領域内で、前記積層部内を前記積層部の積層方向に通過し、第２絶縁体で形成された複数のピラーと、
を備える積層配線構造体。
【請求項２】
前記複数のピラーは、前記第１コンタクトプラグの外周からの間隔が、前記第１絶縁膜の膜厚の範囲内であるものを含む、
請求項１に記載の積層配線構造体。
【請求項３】
前記複数のピラーは、前記積層部が形成された基板の表面と平行な面における断面形状が楕円形状のものおよび前記積層部が形成された基板の表面と平行な面における断面形状がライン形状のもの少なくとも一方を含む、
請求項１に記載の積層配線構造体。
【請求項４】
置換材と第１絶縁体とが交互に積層された積層部を形成することと、
前記積層部の最上層から前記置換材それぞれに達する複数の第１ホールを形成することと、
前記複数の第１ホールの側壁に絶縁膜を形成し、この絶縁膜より内側に第１材料を埋め込むことと、
前記積層部の最上層から最下層に達する複数の第２ホールをその少なくとも１つが前記絶縁膜とオーバーラップするように形成することと、
前記複数の第２ホールに第２絶縁体を埋め込むことと、
前記複数の第２ホールに前記第２絶縁体を埋め込んだ後、前記置換材を除去し、前記置換材が設けられていた空間に第１導電体を形成することと、
を備える積層配線構造体の製造方法。
【請求項５】
置換材と第１絶縁体とが交互に積層された積層部を形成することと、
前記積層部の最上層から前記置換材それぞれに達する複数の第１ホールと、前記積層部の最上層から最下層に達する複数の第２ホールとを一括加工することと、
前記複数の第１ホールの側壁に絶縁膜を形成するとともに前記複数の第２ホールに前記絶縁膜を埋め込むことと、
前記複数の第２ホールに前記絶縁膜を埋め込んだ後、前記置換材を除去し、前記置換材が設けられていた空間に第１導電体を形成することと、
側壁に前記絶縁膜が形成された複数の第１ホール内に第２導電体を埋め込むことと、
を備える積層配線構造体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、積層配線構造体及び積層配線構造体の製造方法に関する。
【背景技術】
【０００２】
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２４４１８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
積層した導電体を駆動回路等に接続する部分の信頼性を向上し、且つこの接続部分の面積を抑制する。
【課題を解決するための手段】
【０００５】
実施形態の積層配線構造体は、第１導電体と第１絶縁体とが交互に積層され、メモリセルを含む第１領域と、第１領域と異なる第２領域とを含む積層部と、第２領域内で、積層部の最上層から第１導電体それぞれに達する複数の第１ホール内に形成され、側面が第１絶縁膜で覆われた複数の第１コンタクトプラグと、第２領域内で、積層部内を積層部の積層方向に通過し、第２絶縁体で形成された複数のピラーと、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体メモリの構成例を示すブロック図。
【図２】第１実施形態におけるメモリセルアレイの回路構成の一例を示す図。
【図３】第１実施形態に係る半導体メモリのセル領域及び配線引出領域における平面レイアウトの一例を示す図。
【図４】第１実施形態に係る半導体メモリの配線引出領域における詳細な平面レイアウトの一例を示す図。
【図５】第１実施形態に係る半導体メモリの配線引出領域における詳細な平面レイアウトの一例を示す図。
【図６】第１実施形態に係る半導体メモリのセル領域及び配線引出領域における断面構造の一例を示す図。
【図７】第１実施形態に係る半導体メモリのセル領域における詳細な断面構造の一例を示す図。
【図８】第１実施形態に係る半導体メモリの製造方法のフローチャートの一例を示す図。
【図９】第１実施形態に係る半導体メモリの製造工程の一例を示す図。
【図１０】第１実施形態に係る半導体メモリの製造工程の一例を示す図。
【図１１】第１実施形態に係る半導体メモリの製造工程の一例を示す図。
【図１２】第１実施形態に係る半導体メモリの製造工程の一例を示す図。
【図１３】第１実施形態に係る半導体メモリの製造工程の一例を示す図。
【図１４】第１実施形態に係る半導体メモリの製造工程の一例を示す図。
【図１５】第１実施形態に係る半導体メモリの製造工程の一例を示す図。
【図１６】第１実施形態に係る半導体メモリの製造工程の一例を示す図。
【図１７】第１実施形態に係る半導体メモリの製造工程の一例を示す図。
【図１８】第１実施形態に係る半導体メモリの製造工程の一例を示す図。
【図１９】第１実施形態に係る半導体メモリの製造工程の一例を示す図。
【図２０】第１実施形態に係る半導体メモリの製造工程の一例を示す図。
【図２１】第１実施形態に係る半導体メモリの製造工程の一例を示す図。
【図２２】第１実施形態に係る半導体メモリの製造工程の一例を示す図。
【図２３】第１実施形態に係る半導体メモリの製造工程の一例を示す図。
【図２４】第１実施形態に係る半導体メモリの配線引出領域における詳細な平面レイアウトの一例を示す図。
【図２５】第１実施形態に係る半導体メモリの配線引出領域における断面構造の一例を示す図。
【図２６】第２実施形態におけるコンタクトホールの加工方法の一例を示す図。
【図２７】第２実施形態におけるコンタクトホールの加工方法の一例を示す図。
【図２８】第２実施形態におけるコンタクトホールの加工方法の一例を示す図。
【図２９】第２実施形態におけるコンタクトホールの加工方法の一例を示す図。
【図３０】第２実施形態におけるコンタクトホールの加工方法の一例を示す図。
【図３１】第２実施形態におけるコンタクトホールの加工方法の一例を示すテーブル。
【図３２】第３実施形態に係る半導体メモリのセル領域、配線引出領域、及び周辺回路領域における断面構造の一例を示す図。
【図３３】第３実施形態に係る半導体メモリの製造工程の一例を示す図。
【図３４】第３実施形態に係る半導体メモリの製造工程の一例を示す図。
【図３５】第３実施形態に係る半導体メモリの製造工程の一例を示す図。
【図３６】第３実施形態に係る半導体メモリの製造工程の一例を示す図。
【図３７】第４実施形態に係る半導体メモリの配線引出領域における詳細な平面レイアウトの一例を示す図。
【図３８】第４実施形態に係る半導体メモリの配線引出領域における詳細な平面レイアウトの一例を示す図。
【図３９】第４実施形態に係る半導体メモリの配線引出領域における詳細な平面レイアウトの一例を示す図。
【図４０】第４実施形態に係る半導体メモリの製造方法のフローチャートの一例を示す図。
【図４１】第４実施形態に係る半導体メモリの製造工程の一例を示す図。
【図４２】第４実施形態に係る半導体メモリの製造工程の一例を示す図。
【図４３】第４実施形態に係る半導体メモリの製造工程の一例を示す図。
【図４４】第４実施形態に係る半導体メモリの製造工程の一例を示す図。
【図４５】第４実施形態に係る半導体メモリの製造工程の一例を示す図。
【図４６】第４実施形態に係る半導体メモリの製造工程の一例を示す図。
【図４７】第１実施形態の変形例に係る半導体メモリの製造工程の一例を示す図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示するものである。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。
【０００８】
［１］第１実施形態
以下に、第１実施形態に係る半導体メモリ１について説明する。
【０００９】
［１−１］構成
［１−１−１］半導体メモリ１の構成
図１は、第１実施形態に係る半導体メモリ１の構成例を示している。半導体メモリ１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体メモリ１は、図１に示すように例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバ１４、ロウデコーダ１５、及びセンスアンプ１６を備えている。
【００１０】
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、不揮発性メモリセルの集合であり、例えばデータの消去単位となる。メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられ、各メモリセルは、１本のビット線及び１本のワード線に関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【００１１】
コマンドレジスタ１１は、半導体メモリ１が外部のメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作を実行させる命令や、書き込み動作を実行させる命令を含んでいる。
【００１２】
アドレスレジスタ１２は、半導体メモリ１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ及びページアドレスＰＡを含んでいる。ブロックアドレスＢＡは、各種動作の対象となるメモリセルを含むブロックＢＬＫの選択に使用される。ページアドレスＰＡは、各種動作の対象となるメモリセルに関連付けられたワード線の選択に使用される。
【００１３】
シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいて、半導体メモリ１全体の動作を制御する。例えばシーケンサ１３は、ドライバ１４、ロウデコーダ１５、及びセンスアンプ１６を制御して、メモリコントローラ２から受信したデータＤＡＴの書き込み動作を実行する。
【００１４】
ドライバ１４は、シーケンサ１３の制御に基づいて、所望の電圧を生成する。そしてドライバ１４は、アドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、例えば選択されたワード線に印加する電圧と、非選択のワード線に印加する電圧とを、対応する信号線にそれぞれ印加する。
【００１５】
ロウデコーダ１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、１つのブロックＢＬＫを選択する。そしてロウデコーダ１５は、ドライバ１４が各信号線に印加した電圧を、例えば選択ワード線及び非選択ワード線にそれぞれ印加する。
【００１６】
センスアンプ１６は、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプ１６は、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定した読み出しデータＤＡＴをメモリコントローラ２に送信する。
【００１７】
半導体メモリ１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えばメモリコントローラ２は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを送信し、レディビジー信号ＲＢｎを受信し、入出力信号Ｉ／Ｏを送受信する。信号ＣＬＥは、受信した信号Ｉ／ＯがコマンドＣＭＤであることを半導体メモリ１に通知する信号である。信号ＡＬＥは、受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを半導体メモリ１に通知する信号である。信号ＷＥｎは、信号Ｉ／Ｏの入力を半導体メモリ１に命令する信号である。信号ＲＥｎは、信号Ｉ／Ｏの出力を半導体メモリ１に命令する信号である。信号ＲＢｎは、半導体メモリ１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。信号Ｉ／Ｏは、例えば８ビットの信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、書き込みデータＤＡＴ、読み出しデータ等を含み得る。
【００１８】
以上で説明した半導体メモリ１及びメモリコントローラ２は、それらの組み合わせにより一つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００１９】
［１−１−２］メモリセルアレイ１０の回路構成
図２は、第１実施形態におけるメモリセルアレイ１０の回路構成の一例を示している。以下に、第１実施形態におけるメモリセルアレイ１０の回路構成について、１つのブロックＢＬＫに注目して説明する。
【００２０】
ブロックＢＬＫは、例えば図２に示すように４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。例えばＮＡＮＤストリングＮＳは、８個のメモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
【００２１】
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を備え、データを不揮発に保持する。各ＮＡＮＤストリングＮＳに含まれたメモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。同一ブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続されている。各ストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの記憶する１ビットデータの集合は、“ページ”と呼ばれている。
【００２２】
選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。同一ブロックＢＬＫ内のストリングユニットＳＵ０〜ＳＵ３にそれぞれ含まれた選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。各ブロックＢＬＫで同一列に対応する選択トランジスタＳＴ１のドレインは、それぞれ対応するビット線ＢＬに共通接続されている。同一ブロックＢＬＫ内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続されている。各ブロックＢＬＫの選択トランジスタＳＴ２のソースは、複数のブロックＢＬＫ間でソース線ＳＬに共通接続されている。
【００２３】
尚、メモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数と、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数とは、任意の個数に設計することが出来る。ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの本数は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数に基づいて変更される。
【００２４】
［１−１−３］半導体メモリ１の構造
図３は、第１実施形態に係る半導体メモリ１のセル領域ＡＲ１及び引出領域（配線引出領域）ＡＲ２における平面レイアウトの一例を示し、Ｘ軸がワード線ＷＬの延伸方向に対応し、Ｙ軸がビット線ＢＬの延伸方向に対応し、Ｚ軸が基板表面に対する鉛直方向に対応している。
【００２５】
セル領域ＡＲ１は、実質的にデータを保持する領域であり、セル領域ＡＲ１には複数のメモリセルが設けられる。引出領域ＡＲ２は、セル領域ＡＲ１内に設けられたメモリセルに接続された各種配線と、例えばロウデコーダ１５との間を接続するための配線及びコンタクトプラグが設けられる領域である。
【００２６】
複数のスリットＳＬＴは、例えば図３に示すようにそれぞれＸ方向に延伸して設けられ、Ｙ方向に配列する。スリットＳＬＴは、隣り合うストリングユニットＳＵ間に形成されており、スリットＳＬＴの内側には絶縁膜が形成されている。言い換えると、隣り合うスリットＳＬＴ間には、それぞれストリングユニットＳＵが設けられる。
【００２７】
ストリングユニットＳＵは、セル領域ＡＲ１において複数の半導体ピラーＭＨを含み、引出領域ＡＲ２において複数のコンタクトプラグＣＣを含んでいる。１つの半導体ピラーＭＨは、例えば１つのＮＡＮＤストリングＮＳに対応している。各コンタクトプラグＣＣは、例えばワード線ＷＬ０〜ＷＬ７並びに選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ対応して設けられる。コンタクトプラグＣＣとしては、例えばリンがドープされたシリコンや、タングステン等の金属材料が使用される。
【００２８】
図４及び図５は、第１実施形態に係る半導体メモリ１の引出領域ＡＲ２におけるより詳細な平面レイアウトの一例を示している。ストリングユニットＳＵは、図４に示すように引出領域ＡＲ２において複数のコンタクトプラグＨＵ及び複数の支持ピラーＨＲをさらに含んでいる。
【００２９】
各コンタクトプラグＨＵは、例えばワード線ＷＬ０〜ＷＬ７並びに選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ対応して設けられる。ワード線ＷＬ０〜ＷＬ７並びに選択ゲート線ＳＧＤ及びＳＧＳとロウデコーダ１５との間は、１組のコンタクトプラグＣＣ及びＨＵを介してそれぞれ電気的に接続される。コンタクトプラグＨＵとしては、例えばリンがドープされたシリコンや、タングステン等の金属材料が使用される。
【００３０】
支持ピラーＨＲは、例えばコンタクトプラグＣＣ及びコンタクトプラグＨＵの周囲に設けられる。支持ピラーＨＲは、引出領域ＡＲ２において例えばマトリクス状に配置され、半導体メモリ１の製造工程において、ストリングユニットＳＵを形成する構造体の変形を抑制する。第１実施形態に係る半導体メモリ１の構造において支持ピラーＨＲは、コンタクトプラグＣＣと接触していても良いし、離れていても良い。また、支持ピラーＨＲは、コンタクトプラグＨＵから離れて配置される。支持ピラーＨＲとしては、例えば酸化シリコンＳｉＯ２、窒化シリコンＳｉＮが使用される。また、支持ピラーＨＲは、例えば窒化シリコンＳｉＮを芯として周囲に酸化シリコンＳｉＯ２が形成された構造体でも良く、複数の材料が使用された構造体であっても良い。
【００３１】
尚、コンタクトプラグＣＣ及びＨＵは、図５に示すように異なるストリングユニットＳＵに設けられていても良い。例えば、図５に示すように、ストリングユニットＳＵ０内に設けられたコンタクトプラグＣＣと、ストリングユニットＳＵ１内に設けられたコンタクトプラグＨＵとを介して、対応する配線がロウデコーダ１５に接続されても良い。このような場合においても同様に、支持ピラーＨＲは、コンタクトプラグＣＣ及びコンタクトプラグＨＵの周囲に設けられる。
【００３２】
図６は、第１実施形態に係る半導体メモリ１のセル領域ＡＲ１及び引出領域ＡＲ２における、Ｘ方向に沿った断面構造の一例を示している。尚、以下の説明に用いる各断面図は、層間絶縁膜を適宜省略して示している。
【００３３】
セル領域ＡＲ１において半導体基板２０の上方には、図６に示すように各々が絶縁体を介して導電体２１〜３１が順に設けられている。導電体２１〜３１は、それぞれＸ方向及びＹ方向に広がった板状に形成される。例えば、導電体２１はセル領域ＡＲ１内に設けられ、導電体２２〜３１はそれぞれセル領域ＡＲ１から引出領域ＡＲ２に亘って設けられている。例えば、導電体２１はソース線ＳＬとして機能し、導電体２２は選択ゲート線ＳＧＳとして機能し、導電体２３〜３０はそれぞれワード線ＷＬ０〜ＷＬ７として機能し、導電体３１は、選択ゲート線ＳＧＤとして機能する。導電体２１及び２２としては、例えばポリシリコンが使用され、導電体２３〜３０としては、例えばタングステンＷが使用される。
【００３４】
複数の半導体ピラーＭＨは、導電体３１の上面から導電体２１の上面に達するように、導電体２２〜３１を通過して設けられている。各半導体ピラーＭＨ上には、それぞれ導電性のコンタクトプラグＢＬＣが設けられている。各コンタクトプラグＢＬＣ上には、それぞれビット線ＢＬとして機能する導電体３２が設けられる。各導電体３２は、Ｙ方向に延伸したライン状に形成される。尚、１つの導電体３２は、各ストリングユニットＳＵにおいて、それぞれ１つの半導体ピラーＭＨに電気的に接続される。
【００３５】
図７は、第１実施形態に係る半導体メモリ１のセル領域ＡＲ１におけるより詳細な断面構造の一例を示し、図３のＩＶ−ＩＶ線に沿った断面に対応している。
【００３６】
ストリングユニットＳＵに対応する構造体は、図７に示すように隣り合うスリットＳＬＴ間に設けられている。スリットＳＬＴは、Ｘ方向及びＺ方向に広がった板状、且つ導電体３２が設けられた配線層に接触しないように形成される。
【００３７】
半導体ピラーＭＨは、図７に示すように例えばブロック絶縁膜３３、絶縁膜３４、トンネル酸化膜３５、及び導電性の半導体材料３６を含んでいる。半導体ピラーＭＨを形成するメモリホールの内壁にブロック絶縁膜３３が設けられ、ブロック絶縁膜３３の内壁に絶縁膜３４が設けられ、絶縁膜３４の内壁にトンネル酸化膜３５が設けられ、トンネル酸化膜３５の内側に半導体材料３６が埋め込まれている。尚、半導体材料３６内には、異なる材料が含まれていても良い。
【００３８】
このような半導体ピラーＭＨの構成において、絶縁膜３４がメモリセルトランジスタＭＴの電荷蓄積層として機能し、半導体材料３６内にＮＡＮＤストリングＮＳのチャネルが形成される。そして、半導体ピラーＭＨと導電体２２とが交差する部分が選択トランジスタＳＴ２として機能し、半導体ピラーＭＨと導電体２３〜３０とが交差する部分がそれぞれメモリセルトランジスタＭＴ０〜ＭＴ７として機能し、半導体ピラーＭＨと導電体３１とが交差する部分が選択トランジスタＳＴ１として機能する。
【００３９】
図６に戻り、引出領域ＡＲ２において半導体基板２０の上方には、例えばコンタクトプラグＣＣの本数に対応して、複数の導電体３７及び３８が設けられる。導電体３７は、導電体３１よりも上層に形成され、コンタクトプラグＣＣとコンタクトプラグＨＵとの間を電気的に接続する配線である。導電体３８は、導電体２２よりも下層に形成され、コンタクトプラグＨＵと図示されない領域に設けられたロウデコーダ１５との間を電気的に接続する配線である。
【００４０】
例えば、ワード線ＷＬ３に対応するコンタクトプラグＣＣは、図６に示すように導電体３１の上面から対応する導電体２６の上面に達するように、導電体２７〜３１を通過して設けられる。ワード線ＷＬ３に対応するコンタクトプラグＣＣは、底面で導電体２６に接触し、当該導電体２６と電気的に接続されている。コンタクトプラグＣＣの周囲には、スペーサＳＰが設けられている。スペーサＳＰとしては、例えば酸化シリコンＳｉＯ２や窒化シリコンＳｉＮ等の絶縁体が使用され、コンタクトプラグＣＣと導電体２７〜３１との間は電気的に絶縁されている。つまり、コンタクトプラグＣＣは、積層された導電体２２〜３１のうち、対応する導電体と電気的に接続され、その他の導電体と絶縁されるように形成される。各コンタクトプラグＣＣの上面には、対応する導電体３７が形成され、コンタクトプラグＣＣと対応する導電体３７との間が電気的に接続されている。
【００４１】
また、例えばワード線ＷＬ３に対応するコンタクトプラグＨＵは、導電体３１の上面から対応する導電体３８の上面に達するように、導電体２２〜３１を通過して設けられる。ワード線ＷＬ３に対応するコンタクトプラグＨＵは、底面で対応する導電体３８に接触し、当該導電体３８と電気的に接続されている。コンタクトプラグＨＵの周囲には、スペーサＳＰが設けられ、コンタクトプラグＨＵと導電体２２〜３１との間は電気的に絶縁されている。各コンタクトプラグＨＵの上面には、対応する導電体３７が形成され、コンタクトプラグＨＵと当該導電体３７との間が電気的に接続されている。つまり、コンタクトプラグＨＵは、対応する導電体３７及び３８間を電気的に接続し、通過する導電体２２〜３１と絶縁されるように形成される。
【００４２】
このような構成により、ワード線ＷＬ３に対応する導電体２６は、対応するコンタクトプラグＣＣ及びＨＵ並びに導電体３７及び３８を介して、ロウデコーダ１５に電気的に接続される。その他のワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤに対応するコンタクトプラグＣＣ及びＨＵ並びに導電体３７及び３８は、コンタクトプラグＣＣが接続される導電体が適宜変更されて、ワード線ＷＬ３に対応する構成と同様に設けられる。
【００４３】
例えば、ワード線ＷＬ０に対応するコンタクトプラグＣＣは導電体３１の上面から導電体２３の上面に達するように設けられ、ワード線ＷＬ７に対応するコンタクトプラグＣＣは導電体３１の上面から導電体３０の上面に達するように設けられ、選択ゲート線ＳＧＳに対応するコンタクトプラグＣＣは導電体３１の上面から導電体２２の上面に達するように設けられる。
【００４４】
複数の支持ピラーＨＲは、例えば図６に示すように導電体３１の上面から導電体２２の上面に達するように、導電体２３〜３１を通過して設けられる。つまり、支持ピラーＨＲがそれぞれ板状に設けられた導電体２３〜３１内を通過した領域には、絶縁体が形成されている。尚、支持ピラーＨＲの設けられる範囲は、これに限定されない。例えば、支持ピラーＨＲは、導電体３１の上面から導電体２２〜３１を通過して、半導体基板２０まで達するように設けられても良いし、半導体基板２０と導電体２２との間に設けられた他の材料に達するように設けられても良い。
【００４５】
以上のように、第１実施形態に係る半導体メモリ１は、ワード線ＷＬとして機能する導電体と層間絶縁膜とが交互に積層された積層部を含んでいる。この積層部を含む積層配線構造体は、引出領域ＡＲ２において、複数のコンタクトプラグＣＣと、複数の支持ピラーＨＲとを含んでいる。複数のコンタクトプラグＣＣは、積層部の最上層から対応する導電体それぞれに達する複数のコンタクトホール内に形成され、側面が絶縁膜で覆われている。複数の支持ピラーＨＲは、積層部内を積層部の積層方向に通過し、絶縁体で形成される。
【００４６】
尚、第１実施形態における半導体メモリ１の構造は、以上で説明した構造に限定されない。例えば、上記説明において選択ゲート線ＳＧＳ及びＳＧＤは、それぞれ複数層の導電体により構成されていても良い。例えば、１つのＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴの個数は、１つの半導体ピラーＭＨがワード線ＷＬに対応する導電体を通過する個数を変更することにより変更される。例えば、ソース線ＳＬに対応する導電体２１が、セル領域ＡＲ１から引出領域ＡＲ２に亘って設けられていても良い。例えば、１つのＮＡＮＤストリングＮＳは、複数の半導体ピラーＭＨがＺ方向に連結された構造であっても良い。例えば、半導体ピラーＭＨと導電体３２との間は、複数のコンタクトプラグＢＬＣや導電体を介して接続されても良い。
【００４７】
例えば、半導体基板２０からコンタクトプラグＨＵ及び支持ピラーＨＲの上面までの高さと、半導体基板２０からコンタクトプラグＣＣの上面までの高さとは異なっていても良い。また、導電体３７が設けられる配線層は、導電体３２が設けられる配線層と同じであっても良いし、異なっていても良い。例えば、コンタクトプラグＣＣと導電体３７との間、及びコンタクトプラグＨＵと導電体３７との間は、それぞれその他のコンタクトプラグや異なる導電体を介して接続されても良い。
【００４８】
［１−２］半導体メモリ１の製造方法
図８は、第１実施形態に係る半導体メモリ１の製造方法のフローチャートの一例を示し、図９〜図２３は、半導体メモリ１の各製造工程における断面構造の一例を示している。以下では、ワード線ＷＬ等を形成するための置換材／絶縁体の積層から、コンタクトプラグＣＣが形成されるまでのプロセスについて、選択ゲート線ＳＧＳ及びワード線ＷＬ４にそれぞれ対応するコンタクトプラグＣＣに注目して説明する。
【００４９】
以下で説明する各製造工程は、例えば図９に示す製造途中の半導体メモリ１の構造から開始する。図９は、セル領域ＡＲ１における半導体メモリ１の断面構造と、引出領域ＡＲ２における半導体メモリ１の断面構造とを示している。図９に示すように半導体基板２０上には、セル領域ＡＲ１内に導電体２１が形成され、引出領域ＨＲ２内に導電体３８が形成されている。そして、導電体２１及び導電体３８の周囲には絶縁体３９が形成され、絶縁体３９上に導電体２２が形成されている。
【００５０】
ステップＳ１０において、図１０に示すように、導電体２２上に層間絶縁膜４１と置換材４０とが交互に積層される。置換材４０としては、例えば窒化シリコンＳｉＮ等の窒化膜が使用され、層間絶縁膜４１としては、例えば酸化シリコンＳｉＯ2等の酸化膜が使用される。置換材４０が形成される層数は、例えば選択ゲート線ＳＧＤ及びワード線ＷＬの本数に対応する。各置換材４０は、下層から順番にそれぞれワード線ＷＬ０〜ＷＬ７及び選択ゲート線ＳＧＤに対応している。
【００５１】
ステップＳ１１において、図１１に示すように、セル領域ＡＲ１内に半導体ピラーＭＨが形成される。具体的には、まず最上層の層間絶縁膜４１から導電体２１に到達するホールが形成される。そして、形成されたホールに、図７を用いて説明した半導体ピラーＭＨ内の各種材料が順番に形成される。尚、以下で説明に用いる図面では、半導体ピラーＭＨの詳細な断面構造を省略して示している。
【００５２】
ステップＳ１２において、図１２に示すように、半導体ピラーＭＨの保護膜４２が形成され、保護膜４２上にハードマスクＨＭが形成される。ハードマスクＨＭとしては、例えばタングステン、アモルファスシリコン又はサファイア等の無機材料が使用される。
【００５３】
ステップＳ１３において、図１３に示すように、フォトリソグラフィ及び異方性のエッチングを複数回行うことによって、引出領域ＡＲ２内にコンタクトプラグＣＣに対応するコンタクトホールが加工される。例えば、選択ゲート線ＳＧＳに対応するコンタクトプラグＣＣを形成するためのコンタクトホールＨＬ０は、保護膜４２から選択ゲート線ＳＧＳに対応する導電体２２まで開口し、当該導電体２２が露出するように形成される。ワード線ＷＬ４に対応するコンタクトプラグＣＣを形成するためのコンタクトホールＨＬ１は、保護膜４２からワード線ＷＬ４に対応する置換材４０まで開口し、当該置換材４０が露出するように形成される。同様に、各種配線に対応する置換材４０に達するコンタクトホールがそれぞれ形成される。異方性エッチングとしては、例えばＲＩＥ（Reactive ion etching）が利用され、コンタクトプラグＣＣに対応するコンタクトホールの加工条件としては、例えばＳｉＯ／ＳｉＮの選択性ステップエッチングが利用される。各層に対応するホールの詳細な加工方法については、第２実施形態で説明する。
【００５４】
ステップＳ１４において、図１４に示すように、コンタクトプラグＣＣに対応するコンタクトホールＨＬ０及びＨＬ１の内壁にスペーサＳＰが形成され、スペーサＳＰより内側には犠牲材ＳＳが埋め込まれる。スペーサＳＰは、コンタクトプラグＣＣと所望の導電体以外の導電体とのショートを避けるために設けられ、後述する置換処理における置換ストッパとして利用可能な絶縁膜が使用される。犠牲材ＳＳとしては、例えばアモルファスシリコンａＳｉが使用される。そして、コンタクトプラグＣＣに対応するコンタクトホール外に形成された犠牲材ＳＳは、エッチバックによって除去される。
【００５５】
ステップＳ１５において、図１５に示すように、コンタクトプラグＣＣに対応するコンタクトホールＨＬ０及びＨＬ１内に形成された犠牲材ＳＳの保護膜４３が形成され、引出領域ＡＲ２内に支持ピラーＨＲに対応するホールＨＬ２及びコンタクトプラグＨＵに対応するコンタクトホールＨＬ３が加工される。支持ピラーＨＲに対応するホールＨＬ２は、例えば保護膜４３から選択ゲート線ＳＧＳに対応する導電体２２まで開口される。コンタクトプラグＨＵに対応するコンタクトホールＨＬ３は、例えば保護膜４３から導電体３８まで開口し、導電体３８が露出するように形成される。尚、支持ピラーＨＲ及びコンタクトプラグＨＵに対応するホールの加工条件としては、例えばＳｉＯ／ＳｉＮの無選択エッチングが利用される。
【００５６】
ステップＳ１６において、図１６に示すように、コンタクトプラグＨＵに対応するコンタクトホールＨＬ３の内壁にスペーサＳＰが形成される。スペーサＳＰの形成には、例えばＣＶＤ（Chemical vapor deposition）が使用される。このとき、ホールＨＬ２にもスペーサＳＰと同様の材料が埋め込まれ、支持ピラーＨＲが形成される。そして、本処理においてコンタクトホールＨＬ３の底面にもスペーサＳＰが形成されるため、コンタクトホールＨＬ３の底面に形成されたスペーサＳＰは、ＲＩＥ等の異方性エッチングによって除去される。これにより、コンタクトホールＨＬ３底面の導電体３８が露出する。
【００５７】
ステップＳ１７において、図１７に示すように、コンタクトプラグＨＵを構成する導電体が形成される。具体的には、コンタクトプラグＨＵに対応する金属を堆積する処理が実行され、金属が堆積された後に、ＣＭＰ（Chemical-mechanical polishing）等によって構造体の上面が平坦化される。すると、コンタクトホールＨＬ３の内部に形成されたコンタクトプラグＨＵは、その底面で導電体３８と接した構造となり、コンタクトホールＨＬ３外に堆積された金属が除去される。
【００５８】
ステップＳ１８において、図１８に示すように、コンタクトプラグＨＵの保護膜４４が形成され、スリットＳＬＴが加工される。尚、スリットＳＬＴは引出領域ＡＲ２にも設けられており、以下の図面では、引出領域ＡＲ２に形成されたスリットＳＬＴの図示が省略されている。
【００５９】
ステップＳ１９において、図１９に示すように、各種配線の置換処理が実行される。具体的には、まずスリットＳＬＴを介してウェットエッチングをすることにより、置換材４０が除去される。置換材４０が除去された構造体は、例えば半導体ピラーＭＨ、コンタクトプラグＣＣ及びＨＵ、並びに支持ピラーＨＲによって、その立体構造を維持する。そして、ワード線ＷＬ及び選択ゲート線ＳＧＤに対応する金属材料が、置換材４０が形成されていた空間に形成される。それから、スリットＳＬＴ内及び保護膜４４上に形成された金属材料は、エッチングによって除去される。
【００６０】
ステップＳ２０において、図２０に示すように、スリットＳＬＴの内部に絶縁膜が形成される。具体的には、まずスリットＳＬＴの内部に絶縁膜が堆積され、例えばＣＭＰ等によって構造体の上面が平坦化される。
【００６１】
ステップＳ２１において、図２１に示すように、コンタクトプラグＣＣにそれぞれ対応するホールが形成される。尚、これらのホールは、例えばコンタクトホールＨＬ０及びＨＬ１内部に形成された犠牲材ＳＳが露出するように形成される。
【００６２】
ステップＳ２２において、図２２に示すように、コンタクトホールＨＬ０及びＨＬ１に形成された犠牲材ＳＳがウェットエッチングによって除去され、さらにコンタクトホールＨＬ０及びＨＬ１下部に形成されたスペーサＳＰが異方性エッチングによって除去される。これにより、各種配線のコンタクトプラグＣＣに対応するコンタクトホールは、それぞれ所望の導電体まで開口される。具体的には、例えば選択ゲート線ＳＧＳに対応するコンタクトホールＨＬ０は、導電体２２まで開口し、ワード線ＷＬ４に対応するコンタクトホールＨＬ１は、導電体２７まで開口する。
【００６３】
ステップＳ２３において、図２３に示すように、コンタクトプラグＣＣを構成する導電体が形成される。具体的には、コンタクトプラグＣＣに対応する金属を堆積する処理が実行され、金属が堆積された後に、ＣＭＰ等によって構造体の上面が平坦化される。すると、コンタクトホールＨＬ０及びＨＬ１の内部に形成されたコンタクトプラグＣＣは、その底面で対応する導電体と接した構造となり、コンタクトホールＨＬ０及びＨＬ１外に堆積された金属が除去される。
【００６４】
以上で説明した製造工程によって、半導体メモリ１の各種配線と、各種配線に接続されるコンタクトプラグＣＣとが形成される。尚、以上で説明した製造工程はあくまで一例であり、各ステップの処理の間に、その他の処理を挿入しても良い。例えば、ステップＳ２０とステップＳ２１との間に、半導体ピラーＭＨに対応するコンタクトプラグＢＬＣを形成する工程を挿入しても良い。
【００６５】
［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体メモリ１に依れば、半導体メモリ１のチップ面積を縮小することが出来る。以下に第１実施形態に係る半導体メモリ１の詳細な効果について説明する。
【００６６】
３次元ＮＡＮＤ型フラッシュメモリでは、メモリセルのゲート電極として機能する導電体と層間絶縁膜とを互い違いに積層させ、その積層数を増やすことによって大容量化を実現している。メモリセルのゲート電極として機能する導電体（以下、ゲート電極と呼ぶ）は、ロウデコーダと接続するために、例えばメモリセルアレイの端部（引出領域）において階段状に引き出される。
【００６７】
そして、形成された階段のテラス部分に各ゲート電極に対応するコンタクトプラグＣＣが接続され、各ゲート電極はこのコンタクトプラグＣＣを介してそれぞれロウデコーダと接続される。このような構造において、フラッシュメモリの容量を増やすために導電体の積層数を増加させると、階段の段数が増加する。
【００６８】
また、階段のテラス部分では、耐圧マージンを稼ぐために、コンタクトプラグＣＣと、当該テラス部分の近傍に形成されたゲート電極との間隔を一定以上空ける必要がある。さらに、コンタクトプラグＣＣを形成するためのフォトリソグラフィ工程における合わせずれも考慮する必要があるため、その分テラス部分の面積を大きくする必要がある。このため、階段を形成するために必要な引出領域の面積が大きくなってしまう。
【００６９】
これに対して、第１実施形態に係る半導体メモリ１では、引出領域ＡＲ２においてゲート電極を階段状に形成することなく、各層にそれぞれ対応したコンタクトホールを形成する。そして、第１実施形態に係る半導体メモリ１では、形成されたコンタクトホールの側壁にスペーサＳＰが形成され、その内部にコンタクトプラグＣＣとして機能する金属が埋め込まれる。
【００７０】
これにより、第１実施形態に係る半導体メモリ１において、コンタクトプラグＣＣが対応するゲート電極と電気的に接続され、その他のゲート電極とは絶縁された構造を形成することが出来る。また、第１実施形態に係る半導体メモリ１では、コンタクトプラグＣＣと、当該コンタクトプラグＣＣが通過するゲート電極との間の耐圧を、スペーサＳＰの膜厚によって調整することが可能となる。
【００７１】
その結果、第１実施形態に係る半導体メモリ１では、引出領域ＡＲ２におけるレイアウトを、フォトリソグラフィ工程の合わせずれを考慮することなく、コンタクトプラグＣＣ及びスペーサＳＰを形成するためのコンタクトホールの径に基づいて設計することが出来る。従って、第１実施形態に係る半導体メモリ１は、ゲート電極を階段状に形成した場合よりも引出領域ＡＲ２の面積を縮小することが出来るため、半導体メモリ１のチップ面積を縮小することが出来る。
【００７２】
また、第１実施形態に係る半導体メモリ１では、その製造工程において引出領域ＡＲ２における立体構造を維持するために、絶縁体で形成された支持ピラーＨＲが設けられる。そして、第１実施形態に係る半導体メモリ１では、支持ピラーＨＲと、コンタクトプラグＣＣの周囲に形成されたスペーサＳＰとの重なりが許容されている。つまり、第１実施形態では、コンタクトプラグＣＣの外周からの間隔がスペーサＳＰの膜厚の範囲内において、支持ピラーＨＲが設けられることが許容されている。
【００７３】
図２４は、第１実施形態に係る半導体メモリ１の引出領域ＡＲ２において、スペーサＳＰと支持ピラーＨＲとの重なりを許容した場合における詳細な平面レイアウトの一例を示している。また、図２４には、コンタクトプラグＣＣと最も近い最近接支持ピラーＨＲが例示され、当該コンタクトプラグＣＣと最近接支持ピラーＨＲとの間隔ＤＩＳが示されている。
【００７４】
図２４に示すように、スペーサＳＰと支持ピラーＨＲとがオーバーラップすることを許容した場合、複数の支持ピラーＨＲは、例えばスペーサＳＰとオーバーラップしたものと、オーバーラップしていないものとが形成される。また、スペーサＳＰとオーバーラップしている支持ピラーＨＲは、そのレイアウトに応じて、スペーサＳＰとの重なり方が異なっている。例えば、コンタクトプラグＣＣの外周と最近接支持ピラーＨＲの外周との間隔ＤＩＳは、０ｎｍ以上、２００ｎｍ以下に設計される。
【００７５】
図２５は、スペーサＳＰと支持ピラーＨＲとがオーバーラップする場合における、半導体メモリ１の断面構造の一例を示している。スペーサＳＰと支持ピラーＨＲとがオーバーラップする場合、図２５に示すように支持ピラーＨＲの深さは、例えばコンタクトプラグＣＣが形成されるコンタクトホールの深さよりも深くなる。言い換えると、支持ピラーＨＲの上面から下面までの距離が、コンタクトプラグＣＣ及びスペーサＳＰの上面から下面までの距離よりも長くなる。
【００７６】
例えば、図２５に示すようにコンタクトプラグＣＣがワード線ＷＬ４に対応する導電体２７に接続された場合、当該コンタクトプラグＣＣのスペーサＳＰとオーバーラップする支持ピラーＨＲは、導電体２７よりも下層まで形成されている。つまり、コンタクトプラグＣＣに対応するコンタクトホールの下部に位置する導電体２２〜２７内を、支持ピラーＨＲに対応する絶縁体のピラーが通過している。
【００７７】
以上のように、第１実施形態に係る半導体メモリ１では、支持ピラーＨＲと、コンタクトプラグＣＣのスペーサＳＰとのオーバーラップを許容している。こうすることによって、支持ピラーＨＲを配置する領域を気にすることなく、コンタクトプラグＣＣのコンタクトホールの径及びスペーサＳＰの厚さを増大することが出来る。
【００７８】
例えば、以上で説明した半導体メモリ１の製造工程では、ステップＳ１３においてＳｉＮ／ＳｉＯのステップエッチングを利用してコンタクトプラグＣＣのコンタクトホール加工が実行される。ステップエッチングでは、例えばＥＰＤ（End Point Detection）によって加工が進行している層数がモニターされる。そして、これらのステップエッチングは、半導体メモリ１の１つのチップ内における、ホールの開口面積の合計の占有率が例えば０．５％を下回ると、その精度が下降する傾向がある。
【００７９】
これに対して、第１実施形態に係る半導体メモリ１では、上記のように、コンタクトホールの径を大きくすることが出来るため、上記のホールの占有率を０．５％以上に制御しやすい。このため、第１実施形態に係る半導体メモリ１では、製造工程におけるＥＰＤの精度を向上することが出来、ステップエッチング起因の不良の発生を抑制することが出来る。つまり、第１実施形態に係る半導体メモリでは、製造時における歩留まりを向上することが出来る。
【００８０】
［２］第２実施形態
第２実施形態に係る半導体メモリ１の構成は、第１実施形態に係る半導体メモリ１の構成と同様である。第２実施形態では、第１実施形態で図８を用いて説明したステップＳ１３において、各種配線にそれぞれ対応するコンタクトホールを形成するための詳細な製造方法について説明する。
【００８１】
［２−１］コンタクトホールの加工方法
図２６〜図２９は、それぞれ異なる層に対応するコンタクトホールを一括で加工する場合の各工程における断面構造の一例を示している。以下では、ワード線ＷＬ０〜ＷＬ７にそれぞれ対応するコンタクトホールの加工方法の一例について説明する。
【００８２】
図２６は、第１実施形態で図８を用いて説明した半導体メモリ１の製造工程において、ステップＳ１２におけるハードマスクＨＭの形成が終了した後の状態を示している。具体的には、層間絶縁膜４１と置換材４０とが交互に積層され、最上層の層間絶縁膜４１上にハードマスクＨＭが形成されている。尚、図２６〜図２９では、最下層の層間絶縁膜４１より下層の構成と、最上層の層間絶縁膜４１とハードマスクＨＭとの間の構成の図示が省略されている。また、図２６には、ワード線ＷＬ０〜ＷＬ７にそれぞれ対応するコンタクトホールが形成される領域がそれぞれ示されている。図２６に示す状態から、ワード線ＷＬ０〜ＷＬ７にそれぞれ対応するコンタクトホールが加工される。
【００８３】
まず、フォトレジストＰＥＰ０がパターニングされ、図２７に示すように異方性エッチングによってハードマスクＨＭが加工される。具体的には、ハードマスクＨＭ上にフォトレジストＰＥＰ０が形成される。そして、フォトリソグラフィ法によって、ワード線ＷＬ０〜ＷＬ７にそれぞれ対応するコンタクトホールのパターンがフォトレジストＰＥＰ０に転写され、当該パターンがフォトレジストＰＥＰ０において開口する。
【００８４】
パターニングされたフォトレジストＰＥＰ０をマスクとして異方性エッチングが実行されると、ハードマスクＨＭが、ワード線ＷＬ０〜ＷＬ７にそれぞれ対応するコンタクトホールの形状に開口する。そして、このハードマスクＨＭをマスクとして最上層の層間絶縁膜４１が異方性エッチングされ、ハードマスクＭＨの形状に基づいて最上層の置換材４０の上面が露出する。マスクとして使用されたフォトレジストＰＥＰ０は、この異方性エッチングの後に除去される。
【００８５】
次に、フォトレジストＰＥＰ１がパターニングされ、図２８に示すように異方性エッチングによって１組の置換材４０及び層間絶縁膜４１が加工される。具体的には、ハードマスクＨＭに形成されたパターンを覆うようにフォトレジストＰＥＰ１が形成される。そして、フォトリソグラフィ法によって、ワード線ＷＬ０、ＷＬ２、ＷＬ４、及びＷＬ６にそれぞれ対応するコンタクトホールを含むパターンがフォトレジストＰＥＰ１に転写され、当該パターンがフォトレジストＰＥＰ１において開口する。尚、以下の説明において、フォトレジストＰＥＰが開口する底面の内径は、ハードマスクＨＭに形成されたコンタクトホールの形状と一致するようにしても良いし、ハードマスクＨＭに形成されたコンタクトホールの形状よりも大きくしても良い。
【００８６】
そして、パターニングされたフォトレジストＰＥＰ１をマスクとして異方性エッチングが実行されると、ワード線ＷＬ０、ＷＬ２、ＷＬ４、及びＷＬ６のコンタクトホールにそれぞれ対応する領域において、開口部の底面から１組分の置換材４０及び層間絶縁膜４１がエッチングされる。一方で、ワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７のコンタクトホールにそれぞれ対応する領域は、フォトレジストＰＥＰ１によって覆われているため、エッチングされない。マスクとして使用されたフォトレジストＰＥＰ１は、この異方性エッチングの後に除去される。
【００８７】
次に、フォトレジストＰＥＰ２がパターニングされ、図２９に示すように異方性エッチングによって２組の置換材４０及び層間絶縁膜４１が加工される。具体的には、ハードマスクＨＭ上にフォトレジストＰＥＰ２が形成される。そして、フォトリソグラフィ法によって、ワード線ＷＬ０、ＷＬ１、ＷＬ４、及びＷＬ５にそれぞれ対応するコンタクトホールを含むパターンがフォトレジストＰＥＰ２に転写され、当該パターンがフォトレジストＰＥＰ２において開口する。
【００８８】
そして、パターニングされたフォトレジストＰＥＰ２をマスクとして異方性エッチングが実行されると、ワード線ＷＬ０、ＷＬ１、ＷＬ４、及びＷＬ５にそれぞれ対応する領域において、開口部から２組分の置換材４０及び層間絶縁膜４１がエッチングされる。一方で、ワード線ＷＬ２、ＷＬ３、ＷＬ５、ＷＬ６、及びＷＬ７のコンタクトホールにそれぞれ対応する領域は、フォトレジストＰＥＰ２によって覆われているため、エッチングされない。マスクとして使用されたフォトレジストＰＥＰ２は、この異方性エッチングの後に除去される。
【００８９】
次に、フォトレジストＰＥＰ３がパターニングされ、図３０に示すように異方性エッチングによって４組の置換材４０及び層間絶縁膜４１が加工される。具体的には、ハードマスクＨＭ上にフォトレジストＰＥＰ３が形成される。そして、フォトリソグラフィ法によって、ワード線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３にそれぞれ対応するコンタクトホールのパターンがフォトレジストＰＥＰ３に転写され、当該パターンがフォトレジストＰＥＰ３において開口する。
【００９０】
そして、パターニングされたフォトレジストＰＥＰ３をマスクとして異方性エッチングが実行されると、ワード線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３にそれぞれ対応する領域において、開口部から４組分の置換材４０及び層間絶縁膜４１がエッチングされる。一方で、ワード線ＷＬ４、ＷＬ５、ＷＬ６、及びＷＬ７のコンタクトホールにそれぞれ対応する領域は、フォトレジストＰＥＰ３によって覆われているため、エッチングされない。マスクとして使用されたフォトレジストＰＥＰ３は、この異方性エッチングの後に除去される。
【００９１】
以上のように、第２実施形態におけるコンタクトホールの加工方法では、例えばハードマスクＨＭの加工後に、フォトリソグラフィ及び異方性エッチングを含む加工を合計３回実施することによって、異なる８層に対応するコンタクトホールをそれぞれ形成している。
【００９２】
図３１は、上述したよりも多くのコンタクト層に対応するコンタクトホールを形成するための加工方法の一例を示している。図３１には、エッチングする層数、加工回数、及びコンタクト層の番号が示され、当該加工において異方性エッチングが実施される箇所に“○”が記載されている。尚、コンタクト層とは、ハードマスクＨＭ加工後のエッチングによってコンタクトホールを開口させる目標の層に対応し、上層から順番に番号が割り振られている。
【００９３】
例えば、図３１に示すように、１回目の加工でハードマスクＨＭと、最上層のコンタクト層に対応するコンタクトホールが開口する。２回目の加工で１ペア（２０）の置換材４０及び層間絶縁膜４１がエッチングされることにより、異なる２層にそれぞれ対応するコンタクトホールが形成され得る。３回目の加工で２ペア（２１）の置換材４０及び層間絶縁膜４１がエッチングされることにより、異なる４層にそれぞれ対応するコンタクトホールが形成され得る。４回目の加工で４ペア（２２）の置換材４０及び層間絶縁膜４１がエッチングされることにより、異なる８層にそれぞれ対応するコンタクトホールが形成され得る。５回目の加工で８ペア（２３）の置換材４０及び層間絶縁膜４１がエッチングされることにより、異なる１６層にそれぞれ対応するコンタクトホールが形成され得る。このように、ハードマスクＨＭ及び最上層の層間絶縁膜４１が１回目の加工により開口してからｋ回目（ｋは１以上の整数）の加工で２ｋ−１組の置換材４０及び層間絶縁膜４１をエッチングすることにより、２ｋ層にそれぞれ対応するコンタクトホールが形成され得る。
【００９４】
［２−２］第２実施形態の効果
以上のように、第２実施形態における半導体メモリ１の製造方法では、例えば図３１に示すようにエッチングを進行させるコンタクトホールの組み合わせを変更して、異なる層に対応するコンタクトホールの加工を適宜同時に進行する。
【００９５】
その結果、２ｋ層のワード線ＷＬを有する３次元ＮＡＮＤ型フラッシュメモリを製造する場合に、第２実施形態における半導体メモリ１の製造方法は、フォトリソグラフィ及びエッチングの組を少なくともｋ＋１回実施することによって、２ｋ層のワード線ＷＬに対応するコンタクトホールをそれぞれ形成することが出来る。
【００９６】
従って、第２実施形態における半導体メモリ１の製造方法では、フォトレジストの塗布、フォトリソグラフィによるパターンの形成、エッチングという一連の処理の回数を少なくすることが出来るため、半導体メモリ１の製造コストを削減することが出来る。
【００９７】
また、第２実施形態における半導体メモリ１の製造方法では、適宜加工する箇所をフォトレジストで開口することによって、同じハードマスクＨＭをガイドとして、異なる層に対応するコンタクトホールの加工を同時に進行する。
【００９８】
その結果、第２実施形態における半導体メモリ１の製造方法では、コンタクトホールの加工に使用されるマスクの形状が変化しないため、フォトリソグラフィ起因の位置ズレ及び寸法バラツキの影響を抑制することが出来る。
【００９９】
これにより、第２実施形態における半導体メモリ１の製造方法では、コンタクトホールの開口マージンが拡大し、コンタクトプラグＣＣの形成不良の発生を抑制することが出来る。従って、第２実施形態における半導体メモリ１の製造方法は、半導体メモリ１の歩留まりを向上することが出来る。
【０１００】
［３］第３実施形態
第３実施形態に係る半導体メモリ１は、第１実施形態において説明した半導体メモリ１の製造工程において、任意の配線層における置換材４０に異なる材料を適用し、当該材料をエッチングストッパとして使用する。以下に、第３実施形態に係る半導体メモリ１について、第１及び第２実施形態に係る半導体メモリ１と異なる点について説明する。
【０１０１】
［３−１］半導体メモリ１の構造
図３２は、第３実施形態に係る半導体メモリ１のセル領域ＡＲ１、引出領域ＡＲ２、及び周辺領域ＡＲ３における断面構造の一例を示している。尚、図３２では、セル領域ＡＲ１及び引出領域ＡＲ２における詳細な構造が省略されて示されている。
【０１０２】
周辺領域ＡＲ３は、例えば第１実施形態で図１を用いて説明したシーケンサ１３等が形成される領域である。そして、周辺領域ＡＲ３において、半導体基板２０の上方には、例えば複数の置換材４０及び５４が、それぞれ導電体２２〜導電体３１に対応する配線層に設けられている。具体的には、周辺領域ＡＲ３において、例えばワード線ＷＬ３に対応する導電体２７が設けられた配線層に置換材５４が設けられている。
【０１０３】
置換材５４は、半導体メモリ１の製造工程においてエッチングストッパとして利用され、例えばアルミナ等の高誘電率を有する金属酸化膜が使用される。また、置換材５４としては、セル領域ＡＲ１において半導体ピラーＭＨを形成するメモリホールの開口、引出領域ＡＲ２におけるコンタクトホール加工に極力影響を与えず、例えば第１実施形態で図８を用いて説明したステップＳ１９における置換処理時に、置換材４０（例えば、窒化シリコンＳｉＮ）と同時に除去することが可能な３ｎｍ以下の膜であることが好ましい。
【０１０４】
以上のように、第３実施形態に係る半導体メモリ１は、周辺領域ＡＲ３において、交互に積層された置換材４０及び層間絶縁膜と、材料が置換材４０及び層間絶縁膜のいずれとも異なる置換材５４とを含む積層構造体（第２積層部）を含んでいる。また、周辺領域ＡＲ３において置換材５４が設けられた層は、セル領域ＡＲ１及び引出領域ＡＲ２において導電体２３〜３１のうちいずれかが設けられた層と同じである。
【０１０５】
尚、周辺領域ＡＲ３には、例えば半導体基板２０上に形成された回路との接続のために、開口部が形成されていても良い。つまり、周辺領域ＡＲ３では、このような開口部以外の領域に置換材５４として使用された金属酸化膜が残存している。第３実施形態に係る半導体メモリ１のその他の構成は、第１実施形態に係る半導体メモリ１の構成と同様のため、説明を省略する。
【０１０６】
［３−２］半導体メモリ１の製造方法
第３実施形態における半導体メモリ１の製造方法のフローチャートは、例えば第１実施形態で図８を用いて説明したフローチャートと同様である。図３３〜図３６は、第３実施形態における半導体メモリ１の各製造工程における断面構造の一例を示している。
【０１０７】
第３実施形態におけるステップＳ１０では、第１実施形態と同様に絶縁体３９上に置換材４０と層間絶縁膜４１とが交互に積層され、一部の置換材４０が置換材５４に置き換えられている。言い換えると、ワード線ＷＬ等を形成するための置換材と層間絶縁膜とを交互に積層する工程は、置換材として置換材４０（例えば窒化シリコン）を積層することと、置換材として置換材５４（例えばアルミナ）を積層することとを含んでいる。例えば、図３３に示すように、下層から４番目の置換材４０が置換材５４に置き換えられる。
【０１０８】
次に、第１実施形態と同様にステップＳ１１〜Ｓ１７が処理され、図３４に示すように、例えば引出領域ＡＲ２においてコンタクトプラグＣＣ等が形成される。図３４に示された保護膜４５は、コンタクトプラグＣＣ形成後に、コンタクトプラグＣＣの上面を覆うように形成された絶縁膜である。保護膜４５は、例えば第１実施形態において説明した、図１５等に示された保護膜４２及び４３等に対応している。
尚、コンタクトプラグＣＣに対応するコンタクトホールの加工時には、置換材５４が適宜エッチングストッパとして利用される。
【０１０９】
次に、第１実施形態と同様にステップＳ１８が処理され、図３５に示すように、例えばセル領域ＡＲ１においてスリットＳＬＴが形成される。
【０１１０】
次に、第１実施形態と同様にステップＳ１９が処理され、図３６に示すように、例えばセル領域ＡＲ１及び引出領域ＡＲ２における置換材４０及び５４がワード線ＷＬ等に対応する金属材料に置換される。
【０１１１】
具体的には、まずスリットＳＬＴを介してウェットエッチングをすることにより、セル領域ＡＲ１及び引出領域ＡＲ２における置換材４０及び５４が除去される。スリットＳＬＴは、例えば周辺領域ＡＲ３に形成されないため、周辺領域ＡＲ３に設けられた置換材４０及び５４は、ウェットエッチングにより除去されずにそのままの状態で残る。そして、図３６に示すように、ワード線ＷＬ等に対応する金属材料が、置換材４０及び５４が形成されていた空間に形成される。それから、スリットＳＬＴ内及び保護膜４５上に形成された金属材料は、エッチング等によって除去される。
【０１１２】
以上のように、第３実施形態に係る半導体メモリ１では、半導体メモリ１の製造後においても、周辺領域ＡＲ３に置換材５４が残存する。第３実施形態に係る半導体メモリ１のその他の製造工程は、第１実施形態に係る半導体メモリ１の製造工程と同様のため、説明を省略する。
【０１１３】
［３−３］第３実施形態の効果
以上のように、第３実施形態に係る半導体メモリ１の製造工程では、置換材４０と同様にウェットエッチングによって除去することが可能な置換材５４を挿入し、置換材５４をエッチングストッパとして利用する。
【０１１４】
これにより、第３実施形態に係る半導体メモリ１の製造方法では、コンタクトホールを開口する場合におけるエッチングの制御性を高めることが出来る。従って第３実施形態に係る半導体メモリ１の製造方法は、コンタクトホールの加工時における欠陥の発生を抑制することが出来るため、半導体メモリ１の歩留まりを向上することが出来る。
【０１１５】
尚、半導体メモリ１の製造工程に利用される置換材４０及び層間絶縁膜４１の積層構造において、複数の置換材５４が挿入されていても良い。例えば、ワード線ＷＬとして積層される導電体の数が多くなり、より深いコンタクトホールを加工する場合に、置換材５４の層数を適宜増やして適切な層に挿入する。これにより、第３実施形態に係る半導体メモリ１における製造方法は、よりエッチングの制御性を向上することが出来る。
【０１１６】
［４］第４実施形態
第４実施形態は、コンタクトプラグＣＣ及びＨＵ、並びに支持ピラーＨＲにそれぞれ対応するホールを一括加工する場合における半導体メモリ１の構造及び製造方法に関する。以下に、第４実施形態に係る半導体メモリ１について、第１〜第３実施形態に係る半導体メモリ１と異なる点について説明する。
【０１１７】
［４−１］半導体メモリ１の構造
図３７は、第４実施形態に係る半導体メモリ１の引出領域ＡＲ２における詳細な平面レイアウトの一例を示し、第１実施形態で図５を用いて説明した引出領域ＡＲ２における平面レイアウトに対応している。
【０１１８】
第４実施形態において引出領域ＡＲ２に設けられた支持ピラーＨＲは、図３７に示すようにコンタクトプラグＣＣに対応するスペーサＳＰ、及びコンタクトプラグＨＵに対応するスペーサＳＰにそれぞれ接触しないように配置されている。尚、引出領域ＡＲ２におけるコンタクトプラグＣＣ及びＨＵ、並びに支持ピラーＨＲの配置はこれに限定されない。例えば、第４実施形態における引出領域ＡＲ２の平面レイアウトは、第１実施形態で図４を用いて説明したように、１組のコンタクトプラグＣＣ及びＨＵが同じストリングユニットＳＵに設けられて良いし、異なるストリングユニットＳＵに設けられても良い。
【０１１９】
また、第４実施形態において支持ピラーＨＲは、その他の形状で設けられても良い。図３８及び図３９は、第４実施形態に係る半導体メモリ１の引出領域ＡＲ２における詳細な平面レイアウトの一例を示している。図３８及び図３９では、図３７に示された引出領域ＡＲ２の平面レイアウトに対して、それぞれ支持ピラーＨＲの平面形状が変更されている。
【０１２０】
図３８に示すように、支持ピラーＨＲの平面形状は、楕円形であっても良い。図３８に示す例では、平面形状が楕円形の支持ピラーＨＲが、Ｘ方向に配列し、隣り合う支持ピラーＨＲの間にコンタクトプラグＣＣ間に配置されている。
【０１２１】
図３９に示すように、支持ピラーＨＲの平面形状は、円形と線状との組み合わせであっても良い。図３９に示す例では、Ｙ方向に隣り合うコンタクトプラグＣＣの間に、Ｘ方向に延伸したライン形状の支持ピラーＨＲが配置されている。つまり、図３９に示す例において、支持ピラーＨＲは、Ｘ方向及びＺ方向に広がった板状に設けられる。
【０１２２】
図３７〜図３９を用いて説明された支持ピラーＨＲの平面形状及び配置は組み合わせることが可能である。支持ピラーＨＲの形状としては、ドット形状、楕円形状、ライン形状を組み合わせても良く、さらに異なる形状で設けられても良い。尚、コンタクトプラグＣＣの周囲に配置する支持ピラーＨＲの径は、例えばコンタクトプラグＣＣ及びＨＵにおけるスペーサＳＰの膜厚の２倍より狭く設計される。支持ピラーＨＲの径とは、例えば支持ピラーＨＲの平面形状がドット形状の場合にはその直径に対応し、楕円状の場合にはその短径に対応し、線状の場合にはその線幅に対応する。
【０１２３】
また、支持ピラーＨＲの設計条件としては、コンタクトプラグＣＣ及びＨＵに対応するスペーサＳＰに接触していない他に、Ｙ方向に１つのストリングユニットＳＵを横切るようには形成されない。つまり、各ストリングユニットＳＵにおいて、Ｘ方向に延伸する各種導電体が支持ピラーＨＲによって分断されていなければ良い。
【０１２４】
第４実施形態に係る半導体メモリ１のその他の構造は、第１実施形態に係る半導体メモリ１の構造と同様のため、説明を省略する。
【０１２５】
［４−２］半導体メモリ１の製造方法
図４０は、第４実施形態に係る半導体メモリ１の製造方法のフローチャートの一例を示し、図４１〜図４６は、半導体メモリ１の各製造工程における断面構造の一例を示している。以下では、ワード線ＷＬ等を形成するための置換材／絶縁体の積層から、コンタクトプラグＣＣが形成されるまでのプロセスについて、選択ゲート線ＳＧＳ及びワード線ＷＬ４にそれぞれ対応するコンタクトプラグＣＣに注目して説明する。
【０１２６】
まず、第１実施形態と同様に、ステップＳ１０〜Ｓ１２の処理が実行され、半導体メモリ１は、第１実施形態で説明した図１２と同様の状態に加工される。そして、ステップＳ１２の処理が終了すると、ステップＳ３０の処理に移行する。
【０１２７】
ステップＳ３０において、フォトリソグラフィ及び異方性エッチングによって、図４１に示すように、引出領域ＡＲ２内にコンタクトプラグＣＣに対応するコンタクトホールと、コンタクトプラグＨＵに対応するコンタクトホールと、支持ピラーＨＲに対応するホールとが一括加工される。
【０１２８】
例えば、選択ゲート線ＳＧＳに対応するコンタクトプラグＣＣを形成するためのコンタクトホールＨＬ０は、保護膜４２から選択ゲート線ＳＧＳに対応する導電体２２まで開口し、当該導電体２２が露出するように形成される。ワード線ＷＬ４に対応するコンタクトプラグＣＣを形成するためのコンタクトホールＨＬ１は、保護膜４２からワード線ＷＬ４に対応する置換材４０まで開口し、当該置換材４０が露出するように形成される。コンタクトプラグＨＵに対応するコンタクトホールＨＬ３は、保護膜４２から導電体３８まで開口し、当該導電体３８が露出するように形成される。支持ピラーＨＲに対応するホールＨＬ２は、例えば導電体２２まで開口する。コンタクトプラグＣＣ及びＨＵ並びに支持ピラーＨＲに対応するホールの加工条件としては、例えばＳｉＯ／ＳｉＮの選択性ステップエッチングが利用される。
【０１２９】
このように、第４実施形態では、コンタクトプラグＣＣ、コンタクトプラグＨＵ、及び支持ピラーＨＲにそれぞれ対応するホールが同時に加工される。各層に対応するホールの一括加工には、例えば第２実施形態で説明した半導体メモリ１の製造方法が適用される。
【０１３０】
尚、コンタクトプラグＣＣ、コンタクトプラグＨＵ、及び支持ピラーＨＲにそれぞれ対応するホールの開口面積の総計は、半導体メモリ１の１つのチップ内における占有率で例えば０．５％以上になるように設計される。
【０１３１】
言い換えると、半導体メモリ１の１つのチップ内における、複数のコンタクトプラグＣＣ及び周囲のスペーサＳＰの面積と、複数のコンタクトプラグＨＵ及び周囲のスペーサＳＰの面積と、複数の支持ピラーＨＲの面積との総計は、占有率で例えば０．５％以上になるように設計される。
【０１３２】
同様に、コンタクトプラグＣＣ、コンタクトプラグＨＵ、及び支持ピラーＨＵに対応するホールの加工に利用されるハードマスクＨＭの加工時におけるフォトリソグラフィ工程の開口率は、上記占有率と同様に例えば０．５％以上になるように設計される。
【０１３３】
尚、本明細書において「面積」とは、例えばコンタクトホール内に形成されたコンタクトプラグＣＣ及びスペーサＳＰの上面における面積、コンタクトホール内に形成されたコンタクトプラグＨＵ及びスペーサＳＰの上面における面積、及び支持ピラーＨＲの上面における面積により定義される。また、「面積」は、基板表面と平行な断面における、コンタクトプラグＣＣ及びＨＵ、並びに支持ピラーＨＲにそれぞれ対応する各ホールの断面積で定義されても良い。
【０１３４】
ステップＳ３１において、図４２に示すように、コンタクトプラグＣＣに対応するコンタクトホールＨＬ０及びＨＬ１の内壁と、コンタクトプラグＨＵに対応するコンタクトホールＨＬ３の内壁とにスペーサＳＰが形成される。スペーサＳＰの膜厚は、例えば５０ｎｍ以上１５０ｎｍ以下に設計される。このとき、ホールＨＬ２にもスペーサＳＰと同様の材料が埋め込まれ、支持ピラーＨＲが形成される。そして、コンタクトホールＨＬ０、ＨＬ１、及びＨＬ３の底面に形成されたスペーサＳＰは、ＲＩＥ等の異方性エッチングによって除去される。
【０１３５】
ステップＳ３２において、図４３に示すように、コンタクトプラグＣＣ及びＨＵを構成する導電体が形成される。具体的には、コンタクトプラグＣＣ及びＨＵに対応する金属を堆積する処理が実行され、金属が堆積された後に、ＣＭＰ等によって構造体の上面が平坦化される。すると、コンタクトホールＨＬ０の内部に形成されたコンタクトプラグＣＣは、その底面で導電体２２と接した構造となり、コンタクトホールＨＬ１の内部に形成されたコンタクトプラグＣＣは、その底面で対応する置換材４０と接した構造となり、コンタクトホールＨＬ３の内部に形成されたコンタクトプラグＨＵは、その底面で導電体３８と接した構造となる。そして、コンタクトホールＨＬ０、ＨＬ１、及びＨＬ３外に堆積された金属が除去される。
【０１３６】
ステップＳ３３において、図４４に示すように、コンタクトプラグＣＣ及びＨＵに対する保護膜４３が形成され、対応するスリットＳＬＴが加工される。
【０１３７】
ステップＳ３４において、図４５に示すように、各種配線の置換処理が実行される。具体的には、まずスリットＳＬＴを介してウェットエッチングをすることにより、置換材４０が除去される。置換材４０が除去された構造体は、例えば半導体ピラーＭＨや、コンタクトプラグＨＵや、支持ピラーＨＲによって、その立体構造を維持する。そして、ワード線ＷＬ等に対応する金属材料が、置換材４０が形成されていた空間に形成される。スリットＳＬＴ内及び保護膜４３上に形成された金属材料は、例えばＣＭＰ等によって除去される。
【０１３８】
ステップＳ３５において、図４６に示すように、スリットＳＬＴ内に絶縁膜が形成される。第４実施形態に係る半導体メモリ１のその他の製造工程は、第１実施形態に係る半導体メモリ１と同様のため、説明を省略する。
【０１３９】
［４−３］第４実施形態の効果
第４実施形態における半導体メモリ１の製造方法では、コンタクトプラグＣＣ、コンタクトプラグＨＵ、及び支持ピラーＨＲにそれぞれ対応するホールを一括加工する。そして、第４実施形態に係る半導体メモリ１は、一括加工されるホール面積の総計が、半導体メモリ１の１つのチップ内における占有率で、例えば０．５％以上になるように設計される。
【０１４０】
これにより、第４実施形態における半導体メモリ１の製造方法では、ホール加工時のステップエッチングにおけるＥＰＤの精度を向上させることが出来る。ＥＰＤの精度が向上すると、ステップエッチングにおけるコンタクトホールの形成精度が向上する。
【０１４１】
その結果、第４実施形態に係る半導体メモリ１では、例えばコンタクトホールが所望の層を通過して異なる層と接触することによるショート不良や、コンタクトホールが所望の層まで到達しないことによるオープン不良等の発生を抑制することが出来る。従って、第４実施形態に係る半導体メモリ１は、コンタクトホール起因の不良を抑制することが出来、半導体メモリ１の歩留まりを向上することが出来る。
【０１４２】
また、第４実施形態に係る半導体メモリ１では、図３７〜図３９を用いて説明したように、様々な形状の支持ピラーＨＲを利用することが出来る。この場合に、第４実施形態に係る半導体メモリ１では、支持ピラーＨＲに対応するホールの面積をより大きくすることが出来、上述したように一括加工されるホール面積の占有率をより大きくすることが出来る。つまり、第４実施形態に係る半導体メモリ１では、支持ピラーＨＲの形状を変更することによって、ステップエッチングにおけるＥＰＤの精度をより向上することが出来、コンタクトホール起因の不良をより抑制することが出来る。
【０１４３】
また、第４実施形態に係る半導体メモリ１では、支持ピラーＨＲの形状を変更することで、支持ピラーＨＲの配置密度を高くすることが出来る。これにより、第４実施形態に係る半導体メモリ１の製造方法では、第１実施形態と同様に、各種配線の置換処理時においてストリングユニットＳＵの構造が維持できないことにより生じる配線間のショート不良を抑制することが出来るため、半導体メモリ１の歩留まりを向上することが出来る、
尚、以上で説明した第４実施形態における半導体メモリ１の製造方法は、ＳｉＯ／金属のステップエッチングを実行する場合にも有効である。例えば、半導体メモリ１は、ステップＳ３４を用いて説明した置換処理を実行せずに、ＳｉＯ／金属の積層部を直接形成する場合がある。このような場合においても、ホールの一括加工時に第４実施形態で説明した一括加工方法を適用することによって、ＥＰＤの精度を向上することが出来る。
【０１４４】
また、このような構造において半導体メモリ１は、ＳｉＯ／金属の積層部を形成した後に、ＳｉＯをスリットＳＬＴから除去してワード線ＷＬ間がエアーギャップ化される場合がある。このような場合にも支持ピラーＨＲは、ストリングユニットＳＵを形成する構造体の支柱として機能し、構造体の変形を抑制することが出来る。
【０１４５】
以上のように半導体メモリ１は、その製造工程においてＳｉＯ／金属の積層部を直接形成する場合でも、第４実施形態で説明したホールの一括加工方法を適用することにより、歩留まりを向上することが出来る。
【０１４６】
［５］変形例等
実施形態の積層配線構造体は、第１導電体と第１絶縁体とが交互に積層され、メモリセルを含む第１領域と、第１領域と異なる第２領域とを含む積層部と、第２領域内で、積層部の最上層から第１導電体それぞれに達する複数の第１ホール内に形成され、側面が第１絶縁膜＜ＳＰ＞で覆われた複数の第１コンタクトプラグ＜ＣＣ＞と、第２領域内で、積層部内を積層部の積層方向に通過し、第２絶縁体で形成された複数のピラー＜ＨＲ＞と、を備える。この積層配線構造体を半導体メモリの構造に適用することによって、半導体メモリのチップ面積を縮小することが出来る。
【０１４７】
尚、上記実施形態において、コンタクトプラグＣＣ及びＨＵ並びに支持ピラーＨＲの側面が垂直になるように示されているが、コンタクトプラグＣＣ及びＨＵ並び支持ピラーＨＲの形状は、例えば途中が膨らんでいる樽型、上に向かって径が大きくなるテーパー型、又は下に向かって径が大きくなる逆テーパー型にもなり得る。
【０１４８】
また、上記実施形態において、コンタクトプラグＣＣ及びＨＵの上面がドット形状に形成される場合を例に説明したが、これに限定されない。例えば、コンタクトプラグＣＣ及びＨＵは、それぞれトレンチ形状に形成されても良い。このように、適宜コンタクトプラグＣＣ及びＨＵの形状を変更することによって、第４実施形態で説明したように、コンタクトホール形成時のステップエッチングにおけるＥＰＤの精度を向上することが出来る。
【０１４９】
また、上記実施形態において、コンタクトプラグＣＣが形成されるコンタクトホールが対応する置換材４０の表面まで形成され、コンタクトプラグＨＵが形成されるコンタクトホールが対応する導電体３８の表面まで形成され、スリットＳＬＴが導電体２１の表面まで形成される場合を例に説明したが、これに限定されない。例えば、これらのコンタクトホール及びスリットＳＬＴを形成する際に、オーバーエッチングが行われても良い。つまり、コンタクトホールの底面及びスリットＳＬＴの底面は、導電体の表面だけでなく、導電体中に形成されることもある。このように、コンタクトホールの加工時においてオーバーエッチングを行うことによって、コンタクトプラグと、コンタクトプラグを接続する導電体とをより確実に電気的に接続することが出来る。
【０１５０】
尚、第１実施形態において、支持ピラーＨＲが円柱状に形成される場合を例に説明したが、これに限定されない。例えば、第１実施形態における支持ピラーＨＲの平面形状は、第４実施形態で図３７〜図３９を用いて説明したような楕円形状であっても良いし、ライン形状であっても良いし、これらの組み合わせであっても良い。第１実施形態にこのような形状の支持ピラーＨＲが適用される場合には、コンタクトプラグＣＣのスペーサＳＰと、支持ピラーＨＲとのオーバーラップが許容される。
【０１５１】
尚、第１実施形態では、半導体メモリ１の製造方法として、ステップＳ１４において、例えばコンタクトプラグＣＣに対応するコンタクトホールＨＬ０及びＨＬ１の内壁にスペーサＳＰを形成し、スペーサＳＰより内側に犠牲材ＳＳを形成する場合を例に説明したが、これに限定されない。
【０１５２】
以下に、第１実施形態で説明した製造方法の変形例について、図４７を用いて説明する。図４７は、第１実施形態の変形例に係る半導体メモリの製造工程の一例を示している。
【０１５３】
変形例における半導体メモリ１の製造方法では、第１実施形態で図８及び図１４を用いて説明したステップＳ１４において犠牲材ＳＳを形成する代わりに、図４７に示すようにコンタクトプラグＣＣを形成する。
【０１５４】
具体的には、ステップＳ１４において、例えばコンタクトプラグＣＣに対応するコンタクトホールＨＬ０及びＨＬ１の内壁にスペーサＳＰが形成される。そして、コンタクトホールＨＬ０及びＨＬ１の底面に形成されたスペーサＳＰは、ＲＩＥ等の異方性エッチングによって除去される。これにより、コンタクトホールＨＬ０底面の導電体２２が露出し、コンタクトホールＨＬ１底面の置換材４０が露出する。
【０１５５】
それから、コンタクトホールＨＬ０及びＨＬ１のそれぞれの内部に、コンタクトプラグＣＣを構成する導電体が形成される。具体的には、コンタクトプラグＣＣに対応する金属を堆積する処理が実行され、金属が堆積された後に、ＣＭＰ等によって構造体の上面が平坦化される。すると、コンタクトホールＨＬ０及びＨＬ１の内部に形成されたコンタクトプラグＣＣは、その底面で対応する導電体と接した構造となり、コンタクトホールＨＬ０及びＨＬ１外に堆積された金属が除去される。
【０１５６】
そして、変形例における半導体メモリ１の製造方法では、図８に示すステップＳ１５〜Ｓ２０の処理を行うことにより、ワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤと、これらの配線に接続されるコンタクトプラグＣＣ及びＨＵを形成することが出来る。このように、変形例における半導体メモリ１の製造方法では、ステップＳ１４の段階でコンタクトプラグＣＣを形成されるため、図８に示されたステップＳ２１〜Ｓ２３の処理は省略される。
【０１５７】
以上で説明した変形例における半導体メモリ１の製造方法を用いた場合においても、第１実施形態で説明した半導体メモリ１と同様の構造を形成することが出来る。
【０１５８】
尚、上記実施形態において、電荷蓄積層を有するメモリセルトランジスタＭＴを３次元に配置する構成の半導体メモリ１について説明したが、これに限定されない。上記実施形態において説明した引出領域ＡＲ２における構造及び製造工程は、その他の半導体記憶装置においても適用することが可能である。例えば、上記実施形態において説明した引出領域ＡＲ２における構造及び製造工程は、相変化メモリセルを３次元に配置する構成の半導体記憶装置に適用されても良いし、強誘電体薄膜材料を用いたメモリセルを３次元に配置する構成の半導体記憶装置に適用されても良い。
【０１５９】
尚、本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。
【０１６０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１６１】
２２〜３１…導電体、４０，５４…置換材、４１…層間絶縁膜、ＭＴ…メモリセルトランジスタ、ＡＲ１…セル領域、ＡＲ２…引出領域、ＡＲ３…周辺領域、ＨＬ０，ＨＬ１，ＨＬ３…コンタクトホール、ＨＬ２…ホール、ＳＰ…スペーサ、ＣＣ，ＨＵ…コンタクトプラグ、ＨＲ…支持ピラー、１…半導体メモリ、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバ、１５…ロウデコーダ、１６…センスアンプ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＳＴ…選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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