(57)【要約】【課題】パワー半導体スイッチング素子のターンオフ時にゲート端子に与える制御信号に傾斜を与える場合に、スイッチング遅れによる損失の発生を抑制する。【解決手段】ＩＧＢＴＱ１のターンオフに伴うＰ型ＭＯＳＦＥＴＱ３のゲートの電荷放出による電圧印加によりツェナーダイオードＺＤ１にツェナー電流Ｉｚが流れるＩＧＢＴＱ１のターンオフ期間の初期には、降伏状態となったツェナーダイオードＺＤ１にＰＮＰトランジスタＱ７のベース電流Ｉｂを流れさせて、ＩＧＢＴＱ１のゲート電圧Ｖｇを速いペースで低下させる。また、ツェナーダイオードＺＤ１の降伏状態が解消するＩＧＢＴＱ１のターンオフ期間の後期には、Ｐ型ＭＯＳＦＥＴＱ３及び抵抗Ｒ７を経てカレントミラー回路９の出力側のＮ型ＭＯＳＦＥＴＱ１１にベース電流Ｉｂを流れさせて、ＩＧＢＴＱ１のターンオフ動作の進行に応じた相対的に遅いペースでゲート電圧Ｖｇを低下させる。【選択図】図１
2019115106.tif 000002
【特許請求の範囲】
【請求項１】
パワー半導体スイッチング素子（Ｑ１）のターンオフ動作を制御する装置（１）であって、
前記パワー半導体スイッチング素子（Ｑ１）の制御端子のバイアス電圧を、該パワー半導体スイッチング素子（Ｑ１）のターンオフ期間に低下させるバイアス電圧調整部（Ｑ７，７，９）を備えており、
前記バイアス電圧調整部（Ｑ７，７，９）は、
前記ターンオフ期間の初期において、前記バイアス電圧を時間の経過と共に連続的に低下させる第１電圧調整部（Ｑ７）と、
前記ターンオフ期間の前記初期に続く期間において、前記パワー半導体スイッチング素子（Ｑ１）の前記ターンオフ動作の進行に応じた、前記第１電圧調整部（Ｑ７）よりも遅いペースで、前記バイアス電圧を時間の経過と共に連続的に低下させる第２電圧調整部（７，９）と、
を有している、
パワー半導体スイッチング素子の動作制御装置。
【請求項２】
前記第２電圧調整部（７，９）は、
前記パワー半導体スイッチング素子（Ｑ１）の前記ターンオフ動作の進行に応じて減少するセンシング電圧を検出するセンシング電圧検出部（７１）と、
前記センシング電圧に応じて決定された電流制限値（Ｉｒｅｆ）に、前記バイアス電圧の放電経路の通過電流に対応する制御電流（Ｉｂ）の上限値を制限する制御電流制限部（９）と、
を有しており、
前記バイアス電圧調整部（Ｑ７，７，９）は、前記電流制限値（Ｉｒｅｆ）が前記制御電流（Ｉｂ）を少なくとも下回る所定時点を検出する所定時点検出部（ＺＤ１，Ｑ３）とをさらに備えており、
前記第１電圧調整部（Ｑ７）は、前記ターンオフ動作の開始から前記所定時点まで前記バイアス電圧を低下させ、
前記第２電圧調整部（７，９）は、前記所定時点以降に前記バイアス電圧を低下させる、
請求項１記載のパワー半導体スイッチング素子の動作制御装置。
【請求項３】
前記所定時点検出部（ＺＤ１，Ｑ３）は、前記パワー半導体スイッチング素子（Ｑ１）のオン期間にチャージされた電荷を該パワー半導体スイッチング素子（Ｑ１）のターンオフ動作の開始に伴い放出する電荷放出部（Ｑ９）と、該電荷放出部（Ｑ９）の電荷放出による電圧がカソードに印加されるツェナーダイオード（ＺＤ１）とを有しており、前記カソードに印加される電圧が少なくとも前記ツェナーダイオード（ＺＤ１）のツェナー電圧（Ｖｚ）を下回っている時点を、前記所定時点として検出する請求項２記載のパワー半導体スイッチング素子の動作制御装置。
【請求項４】
前記第１電圧調整部（Ｑ７）は、前記パワー半導体スイッチング素子（Ｑ１）の制御端子に前記バイアス電圧を与えるプッシュプル回路（ＰＰ）を構成するＰＮＰトランジスタ（Ｑ７）を有しており、前記第２電圧調整部（７，９）は、前記パワー半導体スイッチング素子（Ｑ１）のターンオフ動作の進行に応じた電流制限値（Ｉｒｅｆ）を決定する制限値決定回路（７）と、前記電流制限値（Ｉｒｅｆ）を入力側とし前記バイアス電圧の放電経路の通過電流に対応する制御電流（Ｉｂ）を出力側とするカレントミラー回路（９）とを有している請求項１、２又は３記載のパワー半導体スイッチング素子の動作制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ回路等に用いられるパワー半導体スイッチング素子の動作制御装置に関する。
【背景技術】
【０００２】
ＩＧＢＴ（Insulated Gate Bipolar Transistor 、絶縁ゲートバイポーラトランジスタ）やパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor 、電界効果トランジスタ）等のパワー半導体スイッチング素子においては、オン動作やオフ動作が急峻に行われると、サージ電圧が発生しノイズとなってしまう。
【０００３】
そこで、オン動作やオフ動作の際にパワー半導体スイッチング素子のゲート端子に与える制御信号の立ち上がりや立ち下がりに、ツェナーダイオードを用いて定電流を発生させて、この定電流に対応する傾斜を制御信号の立ち上がり部分や立ち下がり部分に与えることが提案されている（例えば、特許文献１）。
【０００４】
この提案によれば、パワー半導体スイッチング素子のオン動作やオフ動作が一定の時間をかけて行われるようにして、オン動作時やオフ動作時のサージ電圧の発生を抑制することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２１９０１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、制御信号の立ち上がり部分や立ち下がり部分に傾斜を与えて、パワー半導体スイッチング素子のオン動作やオフ動作に一定の時間をかけると、オン動作やオフ動作の動作遅れによるスイッチング損失の増大につながる。
【０００７】
例えば、パワー半導体スイッチング素子のターンオフに動作遅れが生じると、インバータの場合は、次の相のパワー半導体スイッチング素子をターンオンさせるタイミングを遅らせなければならなくなり、デッドタイムの拡大による出力電圧の低下を招いてしまう。
【０００８】
本発明は前記事情に鑑みなされたもので、本発明の目的は、パワー半導体スイッチング素子のターンオフ時にゲート端子に与える制御信号に傾斜を与える場合に、スイッチング遅れによる損失の発生を抑制することができるパワー半導体スイッチング素子の動作制御装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の第１の態様によるパワー半導体スイッチング素子の動作制御装置は、
パワー半導体スイッチング素子のターンオフ動作を制御する装置であって、
前記パワー半導体スイッチング素子の制御端子のバイアス電圧を、該パワー半導体スイッチング素子のターンオフ期間に低下させるバイアス電圧調整部を備えており、
前記バイアス電圧調整部は、
前記ターンオフ期間の初期において、前記バイアス電圧を時間の経過と共に連続的に低下させる第１電圧調整部と、
前記ターンオフ期間の前記初期に続く期間において、前記パワー半導体スイッチング素子の前記ターンオフ動作の進行に応じた、前記第１電圧調整部よりも遅いペースで、前記バイアス電圧を時間の経過と共に連続的に低下させる第２電圧調整部と、
を有している。
【発明の効果】
【００１０】
本発明によれば、パワー半導体スイッチング素子のターンオフ時にゲート端子に与える制御信号に傾斜を与える場合に、スイッチング遅れによる損失の発生を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態に係るパワー半導体スイッチング素子の動作制御装置の説明図である。
【図２】図１のＩＧＢＴドライバＩＣの出力Ｖｏｕｔ及びツェナーダイオードのツェナー電流とＩＧＢＴのゲート電圧との時系列変化を示すタイミングチャートである。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１３】
まず、図１を参照して、本発明に係るパワー半導体スイッチング素子の動作制御装置の実施形態を説明する。図１は、本発明の一実施形態に係るパワー半導体スイッチング素子の動作制御装置の説明図である。
【００１４】
図１に示すパワー半導体スイッチング素子としてのＩＧＢＴ（Insulated Gate Bipolar Transistor 、絶縁ゲートバイポーラトランジスタ）Ｑ１は、不図示の電源からの電力が供給される負荷（図示せず）の接地側に直列接続されている。
【００１５】
そして、ＩＧＢＴＱ１の動作を制御する本実施形態の制御装置１は、ＩＧＢＴドライバＩＣ３と、ＩＧＢＴＱ１のドライバ回路５と、ＩＧＢＴＱ１のターンオフ時におけるゲートの放電電流の大きさに応じたドライバ回路の後述するベース電流Ｉｂに対応する電圧を制限値として決定する制限値決定回路７と、制限値決定回路７が決定した制限値の電圧に対応する電流制限値Ｉｒｅｆにベース電流Ｉｂを一致させるカレントミラー回路９と、ベース電流Ｉｂが流れる経路をカレントミラー回路９経由の経路とするか否かを切り替えるＰ型ＭＯＳＦＥＴＱ３とを有している。
【００１６】
ＩＧＢＴドライバＩＣ３は、不図示の負荷に対応するスイッチ等のオンオフ状態に連動して出力Ｖｏｕｔの信号レベルを変化させる。したがって、ＩＧＢＴドライバＩＣ３の出力Ｖｏｕｔは、ＩＧＢＴＱ１をターンオンさせる際にはローレベル（Ｌ）からハイレベル（Ｈ）に切り換わり、ＩＧＢＴＱ１をターンオフさせる際にはハイレベル（Ｈ）からローレベル（Ｌ）に切り換わる。
【００１７】
ドライバ回路５は、ＮＰＮトランジスタＱ５及びＰＮＰトランジスタＱ７のプッシュプル回路ＰＰと、プッシュプル回路ＰＰとＩＧＢＴＱ１のゲートとを接続する充放電回路５１と、ＮＰＮトランジスタＱ５及びＰＮＰトランジスタＱ７のベース間に介設したツェナーダイオードＺＤ１とを有している。
【００１８】
充放電回路５１は、ダイオードＤ１及び抵抗Ｒ１の直列回路による充電回路と、ダイオードＤ３及び抵抗Ｒ３の直列回路による放電回路とを、並列接続して構成されている。充電回路及び放電回路は、ダイオードＤ１，Ｄ３の向きを互いに逆にし、抵抗Ｒ１，Ｒ３をＩＧＢＴＱ１のゲート側に配置して構成されている。放電回路の抵抗Ｒ３には、ＩＧＢＴＱ１のターンオフ時におけるゲートの蓄積電荷の放出ペースを速めるために、ＩＧＢＴＱ１の特性に応じて選択される一般的な放電抵抗よりも抵抗値が低いものを用いている。
【００１９】
ツェナーダイオードＺＤ１のアノードは、プッシュプル回路ＰＰのＮＰＮトランジスタＱ５のベースに接続されており、カソードは、プッシュプル回路ＰＰのＰＮＰトランジスタＱ７のベースに接続されている。ＮＰＮトランジスタＱ５のベースとツェナーダイオードＺＤ１のアノードとの接続点には、ＩＧＢＴドライバＩＣ３の出力Ｖｏｕｔが印加される。
【００２０】
なお、ツェナーダイオードＺＤ１のツェナー電圧Ｖｚは、ＩＧＢＴドライバＩＣ３の出力Ｖｏｕｔがハイレベル（Ｈ）のときの信号レベルや、ドライバ回路５のＰＮＰトランジスタＱ７のバイアス電圧よりも低く、ＩＧＢＴドライバＩＣ３の出力Ｖｏｕｔがローレベル（Ｌ）のときの信号レベルよりも高い。
【００２１】
制限値決定回路７は、センシング電圧検出部７１及び電圧増幅回路７３を有している。センシング電圧検出部７１は、不図示のセンサからの入力信号に基づいて、センサによるセンシング対象の状態に応じた電圧値を検出する。検出対象の電圧値は、ＩＧＢＴＱ１のオンオフの動作状態を示すものとすることができる。具体的には、ターンオン後のＩＧＢＴＱ１が、ターンオフ後にゲートに蓄積された電荷を放出することでオフ状態に至ることを考慮して、例えば、ＩＧＢＴＱ１の素子温度に対応する電圧値やＩＧＢＴＱ１のコレクタ−エミッタ間の印加電圧等を、検出対象の電圧値とすることができる。
【００２２】
なお、ＩＧＢＴＱ１の素子温度に対応する電圧値は、例えば、ＩＧＢＴＱ１の近傍に配置した温度センサの出力から検出することができ、ＩＧＢＴＱ１のコレクタ−エミッタ間の印加電圧は、ＩＧＢＴＱ１のコレクタから分岐した高抵抗を有する測定回路上でシャント抵抗を用いる等して検出することができる。
【００２３】
電圧増幅回路７３は、センシング電圧検出部７１の出力を増幅し、ドライバ回路５からカレントミラー回路９に流入するベース電流Ｉｂの電流制限値Ｉｒｅｆに対応する電圧の制限値Ｖｒｅｆを出力する。この制限値Ｖｒｅｆは、抵抗Ｒ５を介してカレントミラー回路９に入力される。電圧増幅回路７３からの制限値Ｖｒｅｆが印加されると抵抗Ｒ５を流れる電流が、電流制限値Ｉｒｅｆ（＝Ｖｒｅｆ／Ｒ５の抵抗値）となる。
【００２４】
カレントミラー回路９は、入力側と出力側の２つのＮ型ＭＯＳＦＥＴＱ９，Ｑ１１のゲート同士を接続して構成されている。入力側のＮ型ＭＯＳＦＥＴＱ９のドレインには、抵抗Ｒ５を介して、制限値決定回路７の電圧増幅回路７３が接続されている。また、出力側のＮ型ＭＯＳＦＥＴＱ１１のドレインには、放電抵抗Ｒ７及びＰ型ＭＯＳＦＥＴＱ３のソース−ドレインを介して、ドライバ回路５のＰＮＰトランジスタＱ７のベースが接続されている。放電抵抗Ｒ７には、放電回路の抵抗Ｒ３よりも抵抗値が高いものを用いている。Ｐ型ＭＯＳＦＥＴＱ３のゲートには、ＩＧＢＴドライバＩＣ３の出力Ｖｏｕｔが印加される。
【００２５】
以上のように構成された本実施形態の制御装置１では、ＩＧＢＴドライバＩＣ３の出力Ｖｏｕｔがローレベル（Ｌ）からハイレベル（Ｈ）に切り換わると、ドライバ回路５のＮＰＮトランジスタＱ５にバイアスがかかり、コレクタ−エミッタ間が導通する。
【００２６】
このため、ＮＰＮトランジスタＱ５は、充放電回路５１のダイオードＤ１及び抵抗Ｒ１の直列回路を介して、ＩＧＢＴドライバＩＣ３の出力Ｖｏｕｔを増幅した制御信号をＩＧＢＴＱ１のゲートに印加する。これにより、ＩＧＢＴＱ１がターンオンし、不図示の電源から負荷にＩＧＢＴＱ１を介して電力が供給される。
【００２７】
このとき、ツェナーダイオードＺＤ１には、アノードからカソードに向けて順方向の電流が流れる。
【００２８】
したがって、ＰＮＰトランジスタＱ７のベースは、ハイレベル（Ｈ）のＩＧＢＴドライバＩＣ３の出力ＶｏｕｔよりもツェナーダイオードＺＤ１での電圧降下分だけ低い電位となり、ＰＮＰトランジスタＱ７にバイアスがかからない。このため、ＰＮＰトランジスタＱ７のコレクタ−エミッタ間は非導通状態となり、充放電回路５１の抵抗Ｒ３及びダイオードＤ３は接地されない。
【００２９】
また、ＩＧＢＴドライバＩＣ３の出力Ｖｏｕｔがハイレベル（Ｈ）に切り換わると、ＩＧＢＴドライバＩＣ３の出力Ｖｏｕｔがゲートに印加されるＰ型ＭＯＳＦＥＴＱ３のソース−ドレイン間が非導通状態となる。
【００３０】
なお、ＩＧＢＴＱ１がターンオンしコレクタ−エミッタ間が導通すると、制限値決定回路７のセンシング電圧検出部７１が検出する電圧値が、ＩＧＢＴＱ１のオフ状態に対応する電圧値から、オン状態に対応する電圧値に変わる。
【００３１】
すると、センシング電圧検出部７１の出力を増幅した電圧増幅回路７３の出力がゲートに印加されて、カレントミラー回路９の各Ｎ型ＭＯＳＦＥＴＱ９，Ｑ１１にバイアスがかかる。このため、各Ｎ型ＭＯＳＦＥＴＱ９，Ｑ１１のソース−ドレイン間がそれぞれ導通状態となる。
【００３２】
したがって、カレントミラー回路９は、入力側のＮ型ＭＯＳＦＥＴＱ９のソース−ドレイン間を流れる電流（電流制限値Ｉｒｅｆ）と、出力側のＮ型ＭＯＳＦＥＴＱ１１のソース−ドレイン間を流れる電流とが、同じ電流値となる状態になる。
【００３３】
但し、ＩＧＢＴＱ１がターンオンして、カレントミラー回路９の出力側のＮ型ＭＯＳＦＥＴＱ１１のソース−ドレイン間が導通状態となっても、Ｎ型ＭＯＳＦＥＴＱ１１に直列に接続したＰ型ＭＯＳＦＥＴＱ３のソース−ドレイン間が非導通状態となるため、Ｎ型ＭＯＳＦＥＴＱ１１に電流は流れない。ＩＧＢＴＱ１がターンオンすると、Ｐ型ＭＯＳＦＥＴＱ３のゲートに、ＩＧＢＴドライバＩＣ３のハイレベル（Ｈ）の出力Ｖｏｕｔが印加されて、Ｐ型ＭＯＳＦＥＴＱ３にバイアスがかからないからである。
【００３４】
次に、ＩＧＢＴドライバＩＣ３の出力Ｖｏｕｔがハイレベル（Ｈ）からローレベル（Ｌ）に切り換わると、ドライバ回路５のＮＰＮトランジスタＱ５にバイアスがかからなくなるので、ＮＰＮトランジスタＱ５のコレクタ−エミッタ間は非導通状態となる。このため、充放電回路５１の充電回路である抵抗Ｒ１及びダイオードＤ１を介してＩＧＢＴＱ１のゲートに制御信号が印加されなくなり、ＩＧＢＴＱ１がターンオフする。ターンオフしたＩＧＢＴＱ１は、ゲートに蓄積された電荷を充放電回路５１の放電回路である抵抗Ｒ３及びダイオードＤ３に放出する。
【００３５】
また、ＩＧＢＴドライバＩＣ３の出力Ｖｏｕｔがローレベル（Ｌ）に切り換わると、ハイレベル（Ｈ）の出力ＶｏｕｔがＩＧＢＴドライバＩＣ３からドライバ回路５のＰＮＰトランジスタＱ７のベースに印加されなくなる。このため、ＰＮＰトランジスタＱ７にバイアスがかかり、コレクタ−エミッタ間が導通する。導通したＰＮＰトランジスタＱ７のコレクタ−エミッタ間には、ターンオフしたＩＧＢＴＱ１が抵抗Ｒ３及びダイオードＤ３に放出した電荷による放電電流が、ＰＮＰトランジスタＱ７のベース−エミッタ間を流れるベース電流Ｉｂの大きさに対応した大きさで流れる。
【００３６】
ところで、ＰＮＰトランジスタＱ７のベース−エミッタ間をベース電流Ｉｂが流れると、ＰＮＰトランジスタＱ７のベースに接続されたツェナーダイオードＺＤ１のカソードの電位が、ツェナーダイオードＺＤ１のツェナー電圧Ｖｚを上回る電位となる。このため、ＩＧＢＴドライバＩＣ３の出力Ｖｏｕｔがローレベル（Ｌ）に切り換わると、ツェナーダイオードＺＤ１が降伏状態となる。
【００３７】
したがって、ＩＧＢＴドライバＩＣ３の出力Ｖｏｕｔがローレベル（Ｌ）に切り換わると、ＰＮＰトランジスタＱ７のベース電流Ｉｂが流れる経路として、図１中の実線の矢印で示す、ツェナーダイオードＺＤ１を経てＩＧＢＴドライバＩＣ３に至る経路が形成される。
【００３８】
また、ＩＧＢＴドライバＩＣ３の出力Ｖｏｕｔがローレベル（Ｌ）に切り換わると、Ｐ型ＭＯＳＦＥＴＱ３にバイアスがかかって、Ｐ型ＭＯＳＦＥＴＱ３のソース−ドレイン間が導通状態となる。
【００３９】
したがって、ＩＧＢＴドライバＩＣ３の出力Ｖｏｕｔがローレベル（Ｌ）に切り換わると、ＰＮＰトランジスタＱ７のベース電流Ｉｂが流れる経路として、図１中の破線の矢印で示す、Ｐ型ＭＯＳＦＥＴＱ３及び放電抵抗Ｒ７を経てカレントミラー回路９の出力側のＮ型ＭＯＳＦＥＴＱ１１に流れる経路が形成される。
【００４０】
このうち、Ｐ型ＭＯＳＦＥＴＱ３を経る図１中の破線の矢印で示す経路は、放電抵抗Ｒ７が存在する分、ツェナーダイオードＺＤ１を経る図１中の実線の矢印で示す経路よりも路線抵抗が高い。このため、ＩＧＢＴドライバＩＣ３の出力Ｖｏｕｔがローレベル（Ｌ）に切り換わると、少なくともツェナーダイオードＺＤ１が降伏状態である間、ＰＮＰトランジスタＱ７のベース電流Ｉｂは、ツェナーダイオードＺＤ１を経てＩＧＢＴドライバＩＣ３に至る、図１中の実線の矢印で示す経路を流れる。
【００４１】
ＰＮＰトランジスタＱ７のベース電流ＩｂがツェナーダイオードＺＤ１を経てＩＧＢＴドライバＩＣ３に流れ始めると、ＩＧＢＴＱ１のゲートからの放出電荷が減るにつれて、ベース電流Ｉｂの大きさが徐々に低下する。ベース電流Ｉｂが低下すると、ＰＮＰトランジスタＱ７のベースに接続されたツェナーダイオードＺＤ１のカソードの電位も徐々に低下し、やがてツェナー電圧Ｖｚを下回る。すると、ツェナーダイオードＺＤ１の降伏状態が解消され、ドライバ回路５のベース電流ＩｂはツェナーダイオードＺＤ１を流れなくなる。
【００４２】
しかし、ツェナーダイオードＺＤ１の降伏状態が解消されても、ＩＧＢＴＱ１のゲートから電荷が放出されている限り、制限値決定回路７のセンシング電圧検出部７１は、ＩＧＢＴＱ１のオン状態に対応する電圧値を検出する。このため、カレントミラー回路９の出力側のＮ型ＭＯＳＦＥＴＱ１１のソース−ドレイン間は、導通状態に維持される。また、ツェナーダイオードＺＤ１の降伏状態が解消されても、Ｐ型ＭＯＳＦＥＴＱ３にはバイアスがかかり続ける。このため、Ｐ型ＭＯＳＦＥＴＱ３のソース−ドレイン間も、導通状態に維持される。
【００４３】
よって、ツェナーダイオードＺＤ１の降伏状態が解消された後、ＰＮＰトランジスタＱ７のベース電流Ｉｂは、バイアスがかかったＰ型ＭＯＳＦＥＴＱ３及び放電抵抗Ｒ７を経てＮ型ＭＯＳＦＥＴＱ１１を流れる、図１中の破線の矢印で示す経路を流れる。
【００４４】
即ち、ＩＧＢＴドライバＩＣ３の出力Ｖｏｕｔがローレベル（Ｌ）に切り換わった後、ツェナーダイオードＺＤ１の降伏状態が解消するまでの、ＩＧＢＴＱ１のターンオフ期間の初期は、路線抵抗が低いツェナーダイオードＺＤ１を経る経路をＰＮＰトランジスタＱ７のベース電流Ｉｂが流れる。一方、ツェナーダイオードＺＤ１の降伏状態が解消された後の、ＩＧＢＴＱ１のターンオフ期間の後期は、路線抵抗が高いＰ型ＭＯＳＦＥＴＱ３を経る経路をＰＮＰトランジスタＱ７のベース電流Ｉｂが流れる。
【００４５】
このため、ＩＧＢＴＱ１のゲートに蓄積された電荷の放電速度は、ツェナーダイオードＺＤ１の降伏状態が解消するまでのＩＧＢＴＱ１のターンオフ期間の初期の方が、ツェナーダイオードＺＤ１の降伏状態が解消した後のターンオフ期間の後期よりも早くなる。
【００４６】
よって、ＩＧＢＴＱ１のターンオフ期間の初期には、ＩＧＢＴＱ１のゲート電圧Ｖｇが速いペースである程度の電位まで低下する。これにより、ゲート電圧Ｖｇを時間の経過と共に連続的に低下させることによるターンオフの動作遅れの発生が抑制される。これに対し、ＩＧＢＴＱ１のターンオフ期間の後期には、ＩＧＢＴＱ１のゲート電圧Ｖｇが低下するペースが遅くなる。このため、急峻なゲート電圧Ｖｇの低下によりＩＧＢＴＱ１にサージ電圧が発生することが抑制される。
【００４７】
なお、ＩＧＢＴＱ１のゲートに蓄積された電荷の放電速度が遅くなるターンオフ期間の後期は、カレントミラー回路９の出力側のＮ型ＭＯＳＦＥＴＱ１１を流れるＰＮＰトランジスタＱ７のベース電流Ｉｂが、カレントミラー回路９の入力側のＮ型ＭＯＳＦＥＴＱ９のソース−ドレイン間を流れる電流制限値Ｉｒｅｆと同じ電流値にコントロールされる。
【００４８】
また、ターンオフ期間の後期は、ＩＧＢＴＱ１のゲートに蓄積された電荷がある程度放出されているので、ＩＧＢＴＱ１のコレクタ−エミッタ間のキャリア層の消滅がターンオフ直後に比べてかなり進行している。このため、制限値決定回路７のセンシング電圧検出部７１が検出するＩＧＢＴＱ１のコレクタ−エミッタ間の電位差やＩＧＢＴＱ１の温度に応じた値は、ＩＧＢＴＱ１のターンオフ直後にセンシング電圧検出部７１が検出した最大値よりも大幅に低い値となる。
【００４９】
したがって、制限値決定回路７の電圧増幅回路７３が出力する制限値Ｖｒｅｆや、カレントミラー回路９の入力側を流れる電流制限値Ｉｒｅｆも、それらの最大値に比べて随分小さい値となる。これにより、ベース電流Ｉｂは、電流制限値Ｉｒｅｆの最大値よりも随分小さい値に制限されて、カレントミラー回路９の出力側のＮ型ＭＯＳＦＥＴＱ１１のソース−ドレイン間を流れることになる。
【００５０】
なお、ＩＧＢＴＱ１のターンオフ期間の初期を過ぎると、ターンオフ期間の初期に比べて、ベース電流Ｉｂが下がるのでドライバ回路５のＰＮＰトランジスタＱ７のベースのバイアス量も下がる。
【００５１】
このため、ＰＮＰトランジスタＱ７のコレクタ−エミッタ間の導通度がターンオフ期間の初期よりも下がり、ＩＧＢＴＱ１のゲートに蓄積された電荷が、充放電回路５１の抵抗Ｒ３及びダイオードＤ３とＰＮＰトランジスタＱ７のコレクタ−エミッタ間とを経て放出されるペースが下がる。
【００５２】
即ち、図２のタイミングチャートに示すように、ＩＧＢＴＱ１のターンオフ期間の初期（図２中の一点鎖線枠Ｉの部分）を過ぎて、ターンオフ期間の後期に入ると、ＩＧＢＴＱ１のターンオフ動作の進行に伴って、カレントミラー回路９の入力側を流れる電流制限値Ｉｒｅｆが減少するペースに合わせて、ＩＧＢＴＱ１のゲート電圧Ｖｇが低下する（図２中の一点鎖線枠ＩＩの部分）。
【００５３】
なお、ＩＧＢＴＱ１のターンオフ期間の後期の放電速度は、制限値決定回路７のセンシング電圧検出部７１が検出した電圧値を増幅して電圧増幅回路７３が出力する制限値Ｖｒｅｆを適切に決定する（電圧増幅回路７３のゲインを適切に決定する）ことで、適切な速度にすることができる。
【００５４】
以上に説明した本実施形態の制御装置１によれば、ＩＧＢＴＱ１のターンオフ動作の開始に伴うＰ型ＭＯＳＦＥＴＱ３のゲートの電荷放出により降伏状態となったツェナーダイオードＺＤ１にＰＮＰトランジスタＱ７のベース電流Ｉｂが流れるＩＧＢＴＱ１のターンオフ期間の初期には、ＩＧＢＴＱ１のゲート電圧Ｖｇが相対的に速いペースで低下する。
【００５５】
また、降伏状態が解消したツェナーダイオードＺＤ１にＰＮＰトランジスタＱ７のベース電流Ｉｂが流れなくなるＩＧＢＴＱ１のターンオフ期間の後期には、ＩＧＢＴＱ１のターンオフ動作の進行に応じた相対的に遅いペースでゲート電圧Ｖｇが低下する。
【００５６】
このため、ＩＧＢＴＱ１のターンオフ期間の全体に亘って、ＩＧＢＴＱ１のゲート電圧Ｖｇを時間の経過と共に連続的に低下させて、急峻なゲート電圧Ｖｇの低下によりＩＧＢＴＱ１にサージ電圧が発生するのを抑制しつつ、ＩＧＢＴＱ１のターンオフ期間の初期にゲート電圧Ｖｇを速いペースである程度低下させることで、ゲート電圧Ｖｇを時間の経過と共に連続的に低下させることによるターンオフの動作遅れの発生を抑制することができる。
【００５７】
しかも、従来は、パワー半導体スイッチング素子のゲート端子に与える制御信号の立ち上がりや立ち下がりに傾斜を与えるためにツェナーダイオードの降伏電圧を利用していたので、傾斜がツェナーダイオードの降伏電圧によって固定されてしまっていた。
【００５８】
しかし、本実施形態の制御装置１では、ＩＧＢＴＱ１のターンオフ動作の進行に応じた素子温度に対応する電圧値やＩＧＢＴＱ１のコレクタ−エミッタ間の印加電圧等を、センシング電圧検出部７１で検出し、これに基づいて電圧増幅回路７３で決定した電流制限値Ｉｒｅｆの大きさによって、ＩＧＢＴＱ１のターンオフ時にゲート電圧Ｖｇを下げるペースを変更することができる。
【００５９】
なお、本実施形態では、パワー半導体スイッチング素子がＩＧＢＴである場合を例に取って説明したが、本発明は、パワーＭＯＳＦＥＴ等、ターンオフ時に制御端子のバイアス電圧を時間の経過と共に低下させる必要のある各種のパワー半導体スイッチング素子の動作制御に、広く適用可能である。
【産業上の利用可能性】
【００６０】
本発明は、インバータ回路等に用いられるパワー半導体スイッチング素子の動作制御装置において利用することができる。
【符号の説明】
【００６１】
１  パワー半導体スイッチング素子の動作制御装置
３  ＩＧＢＴドライバＩＣ
５  ドライバ回路
７  制限値決定回路（バイアス電圧調整部、第２電圧調整部）
９  カレントミラー回路（バイアス電圧調整部、第２電圧調整部、制御電流制限部）
５１  充放電回路
７１  センシング電圧検出部
７３  電圧増幅回路
Ｄ１，Ｄ３  ダイオード
Ｉｂ  ベース電流
Ｉｒｅｆ  電流制限値
Ｉｚ  ツェナー電流
ＰＰ  プッシュプル回路
Ｑ１  ＩＧＢＴ（パワー半導体スイッチング素子）
Ｑ３  Ｐ型ＭＯＳＦＥＴ（所定時点検出部）
Ｑ５  ＮＰＮトランジスタ
Ｑ７  ＰＮＰトランジスタ（バイアス電圧調整部、第１電圧調整部）
Ｑ９  Ｎ型ＭＯＳＦＥＴ（放電部）
Ｑ１１  Ｎ型ＭＯＳＦＥＴ
Ｒ１，Ｒ３，Ｒ５，Ｒ７  抵抗
Ｖｇ  ゲート電圧
Ｖｏｕｔ  ＩＧＢＴドライバＩＣの出力
Ｖｒｅｆ  制限値
Ｖｚ  ツェナー電圧
ＺＤ１  ツェナーダイオード（所定時点検出部）
【図１】
2019115106.tif 000003
【図２】
2019115106.tif 000004