(57)【要約】【課題】小型化した半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、Ｍ本の書込ワードラインと、Ｍ本の読出ワードラインと、Ｎ本の書込ビットラインと、Ｎ本の読出ビットラインと、Ｎ本のソースラインと、Ｍ×Ｎ個のセルとを備える。Ｍ×Ｎ個のセルは、Ｍ行×Ｎ列のマトリクス状に配置される。ｍ行×ｎ列のセルは、第１ＦＥＴと、第２ＦＥＴと、キャパシタと、を有する。第１ＦＥＴは、ゲートが第ｍ書込ワードラインに接続され、ドレインが第ｎ書込ビットラインに接続され、ソースが第２ＦＥＴのソースに接続される。第２ＦＥＴは、ゲートが第ｍ読出ワードラインに接続され、ドレインが第ｎ読出ビットラインに接続される。キャパシタは、一端が第ｎソースラインに接続され、他端が第１ＦＥＴのソースに接続される。【選択図】図４
2019021367.tif 000002
【特許請求の範囲】
【請求項１】
第１から第Ｍ（Ｍは１以上の整数）までのＭ本の書込ワードラインと、
第１から第ＭまでのＭ本の読出ワードラインと、
第１から第Ｎ（Ｎは１以上の整数）までのＮ本の書込ビットラインと、
第１から第ＮまでのＮ本の読出ビットラインと、
第１から第ＮまでのＮ本のソースラインと、
Ｍ行×Ｎ列のマトリクス状に配置されたＭ×Ｎ個のセルと、
を備え、
ｍ行（ｍは１以上Ｍ以下の整数）×ｎ列（ｎは１以上Ｎ以下の整数）のセルは、
第１電界効果トランジスタと、
第２電界効果トランジスタと、
キャパシタと、
を有し、
前記第１電界効果トランジスタは、ゲートが第ｍ書込ワードラインに接続され、ドレインが第ｎ書込ビットラインに接続され、ソースが前記第２電界効果トランジスタのソースに接続され、
前記第２電界効果トランジスタは、ゲートが第ｍ読出ワードラインに接続され、ドレインが第ｎ読出ビットラインに接続され、
前記キャパシタは、一端が第ｎソースラインに接続され、他端が前記第１電界効果トランジスタのソースに接続される
半導体装置。
【請求項２】
前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、チャネルが酸化物半導体である
請求項１に記載の半導体装置。
【請求項３】
前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、チャネルが、インジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）を含む酸化物半導体である
請求項２に記載の半導体装置。
【請求項４】
前記Ｍ×Ｎ個のセルに蓄積される電荷を制御する制御部をさらに備える
請求項１から３の何れか１項に記載の半導体装置。
【請求項５】
ｍ行×ｎ列のセルに電荷を書き込む場合、前記制御部は、
前記第ｍ書込ワードラインにオン電圧を印加することにより、ｍ行のセルが有する前記第１電界効果トランジスタをオンさせ、前記第ｍ書込ワードライン以外の書込ワードラインにオフ電圧を印加することにより、ｍ行のセル以外の行のセルが有する前記第１電界効果トランジスタをオフさせ、
前記第ｎ書込ビットラインにパルスを印加する
請求項４に記載の半導体装置。
【請求項６】
前記Ｎ本の読出ビットラインのそれぞれに対応して設けられ、対応する読出ビットラインの電圧が、予め設定された閾値電圧より大きいか否かを比較する第１から第ＮまでのＮ個の比較部をさらに備え、
前記ｍ行×ｎ列のセルから、書き込まれた電荷に応じたデータを読み出す場合、前記制御部は、
前記第ｍ読出ワードラインにオン電圧を印加することにより、前記ｍ行のセルが有する前記第２電界効果トランジスタをオンさせ、前記第ｍ読出ワードライン以外の読出ワードラインにオフ電圧を印加することにより、前記ｍ行のセル以外の行のセルが有する前記第２電界効果トランジスタをオフさせ、
第ｎ比較部による比較結果を取得する
請求項５に記載の半導体装置。
【請求項７】
前記ｍ行×ｎ列のセルに入力データに応じた電荷を書き込む場合、前記制御部は、前記第ｎ書込ビットラインに、前記入力データに応じた電圧のパルスを印加する
請求項５または６に記載の半導体装置。
【請求項８】
前記ｍ行×ｎ列のセルに入力データに応じた電荷を書き込む場合、前記制御部は、前記第ｎ書込ビットラインに、前記入力データに応じた時間幅のパルスを印加する
請求項５または６に記載の半導体装置。
【請求項９】
前記Ｍ本の書込ワードラインおよび前記Ｍ本の読出ワードラインは、第１方向に平行に設けられ、
前記Ｎ本の書込ビットラインおよび前記Ｎ本の読出ビットラインは、前記第１方向に直交する第２方向に平行に設けられる
請求項１から８の何れか１項に記載の半導体装置。
【請求項１０】
前記Ｎ本のソースラインは、前記第２方向に平行に設けられる
請求項９に記載の半導体装置。
【請求項１１】
前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、チャネルによる電荷を流す方向が、前記第１方向および前記第２方向に直交する第３方向に形成され、
前記キャパシタは、前記第１方向、前記第２方向および前記第３方向の何れかの方向から見ても、前記Ｍ本の書込ワードライン、前記Ｍ本の読出ワードライン、前記Ｎ本の書込ビットラインおよび前記Ｎ本の読出ビットラインの何れにも重複しない位置に形成される
請求項９または１０に記載の半導体装置。
【請求項１２】
前記第ｎ書込ビットラインおよび前記第ｎ読出ビットラインは、前記第３方向から見て重複した位置に形成され、
ｎ列のセルが有する前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、前記第３方向における前記第ｎ書込ビットラインと前記第ｎ読出ビットラインとの間の領域にチャネルが形成される
請求項１１に記載の半導体装置。
【請求項１３】
前記ｍ行×ｎ列のセルに電荷をチャージする場合、前記制御部は、前記第ｎソースラインに対する前記第ｎ書込ビットラインの電圧を、前記ｍ行×ｎ列のセルが有する前記キャパシタの電圧より高い第１電圧とし、
前記ｍ行×ｎ列のセルから電荷をディスチャージする場合、前記制御部は、前記第ｎソースラインに対する前記第ｎ書込ビットラインの電圧を０以下である第２電圧とする
請求項４に記載の半導体装置。
【請求項１４】
前記ｍ行×ｎ列のセルに電荷をチャージする場合、前記制御部は、前記第ｍ書込ワードラインにオン電圧を印加しているオン期間において、前記第ｎ書込ビットラインに前記第１電圧が印加されている第１期間が、前記第ｎ書込ビットラインに前記第２電圧が印加されている第２期間より長くなるタイミングで、パルスを前記第ｎ書込ビットラインに印加し、
前記ｍ行×ｎ列のセルから電荷をディスチャージする場合、前記制御部は、前記オン期間において、前記第１期間が前記第２期間より短くなるタイミングで、パルスを前記第ｎ書込ビットラインに印加する
請求項１３に記載の半導体装置。
【請求項１５】
書込ワードラインと、
読出ワードラインと、
書込ビットラインと、
読出ビットラインと、
ソースラインと、
第１電界効果トランジスタと、第２電界効果トランジスタと、キャパシタと、を有するセルと、
を備え、
前記第１電界効果トランジスタは、ゲートが前記書込ワードラインに接続され、ドレインが前記書込ビットラインに接続され、ソースが前記第２電界効果トランジスタのソースに接続され、
前記第２電界効果トランジスタは、ゲートが前記読出ワードラインに接続され、ドレインが前記読出ビットラインに接続され、
前記キャパシタは、一端が前記ソースラインに接続され、他端が前記第１電界効果トランジスタのソースに接続される
半導体装置。
【請求項１６】
前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、チャネルが酸化物半導体である
請求項１５に記載の半導体装置。
【請求項１７】
前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、チャネルが、インジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）を含む酸化物半導体である
請求項１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
脳の神経伝達構造を模した、ニューロモーフィックデバイスと呼ばれる半導体装置が知られている。ニューロモーフィックデバイスは、データ演算およびデータ記憶をする複数のセルを備える。ニューロモーフィックデバイスのセルには、ＮＭＶ（不揮発メモリ）型およびキャパシタ型がある。キャパシタ型セルは、リーク成分を制御することが困難であった。
【０００３】
また、ニューロモーフィックデバイスは、複数のセルをマトリクス状に接続することにより、制御回路および配線を少なくして小型化を図ることができる。セルをマトリクス状に接続したニューロモーフィックデバイスは、データを読み出す場合、複数のセルが１つのビットラインに接続される。このため、キャパシタ型セルをマトリクス状に接続した場合、ニューロモーフィックデバイスは、データを読み出す場合、同一のビットラインに接続された複数のセルが互いに接続され、蓄積した電荷が平均化してしまう。従って、キャパシタ型セルを有するニューロモーフィックデバイスでは、セルをマトリクス状に接続することにより小型化を図ることが困難であった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５７８９４６５号公報
【特許文献２】特許第５８５８０２０号公報
【特許文献３】特開２００９−８０８９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、小型化を図った半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、第１から第Ｍ（Ｍは１以上の整数）までのＭ本の書込ワードラインと、第１から第ＭまでのＭ本の読出ワードラインと、第１から第Ｎ（Ｎは１以上の整数）までのＮ本の書込ビットラインと、第１から第ＮまでのＮ本の読出ビットラインと、第１から第ＮまでのＮ本のソースラインと、Ｍ×Ｎ個のセルとを備える。前記Ｍ×Ｎ個のセルは、Ｍ行×Ｎ列のマトリクス状に配置される。ｍ行（ｍは１以上Ｍ以下の整数）×ｎ列（ｎは１以上Ｎ以下の整数）のセルは、第１電界効果トランジスタと、第２電界効果トランジスタと、キャパシタと、を有する。前記第１電界効果トランジスタは、ゲートが第ｍ書込ワードラインに接続され、ドレインが第ｎ書込ビットラインに接続され、ソースが前記第２電界効果トランジスタのソースに接続される。前記第２電界効果トランジスタは、ゲートが第ｍ読出ワードラインに接続され、ドレインが第ｎ読出ビットラインに接続される。前記キャパシタは、一端が第ｎソースラインに接続され、他端が前記第１電界効果トランジスタのソースに接続される。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る演算装置による演算処理を示す図。
【図２】演算装置のブロック構成を示す図。
【図３】演算部の構成を示す図。
【図４】ｍ行×ｎ列のセルの構成を示す図。
【図５】電荷を書き込む場合および読み出す場合の演算部内の電圧変化を示す図。
【図６】書き込み時の書込ビットラインの電圧変化を示す図。
【図７】読み出し時の読出ビットラインの電圧変化を示す図。
【図８】書き込み時の制御部の処理フローを示す図。
【図９】読み出し時の制御部の処理フローを示す図。
【図１０】第１構成例に係る配線をｚ方向から見た配置を示す図。
【図１１】第１構成例に係る要素のＡ−Ａ´線の断面を示す図。
【図１２】第１構成例に係る要素のＢ−Ｂ´線の断面を示す図。
【図１３】第１構成例に係る要素の配置およびＣ−Ｃ´線の断面を示す図。
【図１４】第２構成例に係る配線をｚ方向から見た配置を示す図。
【図１５】第２構成例に係る要素のＤ−Ｄ´線の断面を示す図。
【図１６】第１変形例に係る演算装置における内部の電圧変化を示す図。
【図１７】セルに電荷をチャージする場合のタイミングを示す図。
【図１８】セルから電荷をディスチャージする場合のタイミングを示す図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら実施形態に係る演算装置１０について詳細に説明する。実施形態に係る演算装置１０は、複数のキャパシタ型セルを用いて、ニューロンを模擬した非線形演算を実行する。演算装置１０は、このような非線形演算を非常に小さい構成で実現する。
【０００９】
（実施形態）
図１は、実施形態に係る演算装置１０による演算処理を示す図である。
【００１０】
演算装置１０は、複数の非線形演算を並行して実行する。演算装置１０は、図１に示すような非線形演算を実行する。すなわち、演算装置１０は、予め設定された複数の荷重ｗ１〜ｗｉを記憶する（ｉは２以上の整数）。演算装置１０は、複数の入力データｘ１〜ｘｉを受け取り、それぞれの入力データｘ１〜ｘｉに対して、対応する荷重ｗ１〜ｗｉを乗算する。続いて、演算装置１０は、荷重を乗算した後の入力データｗ１ｘ１〜ｗｉｘｉを全て加算する。すなわち、演算装置１０は、複数の入力データｘ１〜ｘｉと複数の荷重ｗ１〜ｗｉとを、積和演算をする。
【００１１】
さらに、演算装置１０は、積和演算結果を予め設定された閾値θと比較する。そして、演算装置１０は、積和演算結果が閾値θより大きい場合には１を、閾値θ以下である場合には０を、出力データｙとして出力する。
【００１２】
このような演算装置１０は、複数の非線形演算のセットを実行することにより、例えば、ニューラルネットワークの１層分の演算を実行することができる。また、さらに、演算装置１０は、複数の非線形演算のセットを、荷重を変更して繰り返して実行してもよい。これにより、演算装置１０は、多層ニューラルネットワークの複数層分の演算を実行することもできる。
【００１３】
図２は、演算装置１０のブロック構成を示す図である。演算装置１０は、演算部１２と、制御部１４とを備える。演算部１２は、複数のキャパシタ型セルを有し、複数の非線形演算を並行して実行する。
【００１４】
制御部１４は、荷重および入力データを受け取る。制御部１４は、受け取った荷重および入力データに応じて演算部１２を制御する。そして、制御部１４は、演算部１２による演算結果を出力データとして出力する。制御部１４は、出力データを他の装置に供給してもよいし、出力データを入力データとして自身にフィードバックしてもよい。
【００１５】
図３は、演算部１２の構成を示す図である。演算部１２は、Ｍ本（Ｍは１以上の整数）の書込ワードライン２１と、Ｍ本の読出ワードライン２２と、Ｎ本（Ｎは１以上の整数）の書込ビットライン２３と、Ｎ本の読出ビットライン２４と、Ｎ本のソースライン２５と、Ｍ×Ｎ個のセル３０と、Ｎ個の比較部３２とを有する。
【００１６】
本実施形態では、演算部１２は、Ｍ本の書込ワードライン２１として、第１書込ワードライン２１−１から第Ｍ書込ワードライン２１−Ｍを有する。Ｍ本の書込ワードライン２１のそれぞれは、半導体装置内に形成された配線であり、制御部１４により電圧が印加される。Ｍ本の書込ワードライン２１は、第１方向に平行に設けられる。
【００１７】
本実施形態では、演算部１２は、Ｍ本の読出ワードライン２２として、第１読出ワードライン２２−１から第Ｍ読出ワードライン２２−Ｍを有する。Ｍ本の読出ワードライン２２のそれぞれは、半導体装置内に形成された配線であり、制御部１４により電圧が印加される。Ｍ本の読出ワードライン２２は、第１方向に平行に設けられる。
【００１８】
本実施形態では、演算部１２は、Ｎ本の書込ビットライン２３として、第１書込ビットライン２３−１から第Ｎ書込ビットライン２３−Ｎを有する。Ｎ本の書込ビットライン２３のそれぞれは、半導体装置内に形成された配線であり、制御部１４により電圧が印加される。Ｎ本の書込ビットライン２３は、第１方向と直交する第２方向に平行に設けられる。
【００１９】
本実施形態では、演算部１２は、Ｎ本の読出ビットライン２４として、第１読出ビットライン２４−１から第Ｎ読出ビットライン２４−Ｎを有する。Ｎ本の読出ビットライン２４のそれぞれは、半導体装置内に形成された配線である。Ｎ本の読出ビットライン２４は、第２方向に平行に設けられる。
【００２０】
本実施形態では、演算部１２は、Ｎ本のソースライン２５として、第１ソースライン２５−１から第Ｎソースライン２５−Ｎを有する。Ｎ本のソースライン２５のそれぞれは、半導体装置内に形成された配線であり、制御部１４により電圧が印加される。Ｎ本のソースライン２５は、第２方向に平行に設けられる。
【００２１】
例えば、Ｍ本の書込ワードライン２１とＭ本の読出ワードライン２２とは、半導体装置内に、第２方向に交互に並べて配置される。また、例えば、Ｎ本の書込ビットライン２３とＮ本の読出ビットライン２４とＮ本のソースライン２５とは、半導体装置内に、第１方向に１本ずつ順番に並べて配置される。
【００２２】
Ｍ×Ｎ個のセル３０は、Ｍ行×Ｎ列のマトリクス状に配置される。Ｍ×Ｎ個のセル３０のそれぞれは、半導体装置内に形成される。Ｍ×Ｎ個のセル３０のそれぞれは、全て同一の回路である。ｍ行（ｍは１以上Ｍ以下の何れかの整数）×ｎ列（ｎは１以上Ｎ以下の何れかの整数）のセル３０−（ｍ×ｎ）は、例えば、第ｍ書込ワードライン２１−ｍ、第ｍ読出ワードライン２２−ｍ、第ｎ書込ビットライン２３−ｎ、第ｎ読出ビットライン２４−ｎおよび第ｎソースライン２５−ｎの近傍に配置される。
【００２３】
Ｎ個の比較部３２は、Ｎ本の読出ビットライン２４のそれぞれに対応して設けられる。本実施形態では、演算部１２は、Ｎ個の比較部３２として、第１比較部３２−１から第Ｎ比較部３２−Ｎを有する。
【００２４】
Ｎ個の比較部３２のそれぞれは、対応する読出ビットライン２４に接続される。Ｎ個の比較部３２のそれぞれは、対応する読出ビットライン２４の電圧が、予め設定された閾値電圧Ｖｔｈより大きいか否かを比較する。本実施形態においては、第ｎ比較部３２−ｎは、第ｎ読出ビットライン２４−ｎに接続され、第ｎ読出ビットライン２４−ｎの電圧が閾値電圧Ｖｔｈより大きいか否かを比較する。なお、閾値電圧ｔｈは、比較部３２毎に設定可能であってもよく、比較部３２毎に異なっていてもよい。
【００２５】
本実施形態においては、Ｎ個の比較部３２のそれぞれは、対応する読出ビットライン２４の電圧が、閾値電圧Ｖｔｈより大きくなったタイミングで、所定の時間幅のパルスを出力する。なお、Ｎ個の比較部３２のそれぞれは、対応する読出ビットライン２４の電圧が、閾値電圧Ｖｔｈより大きい場合に１を、対応する読出ビットライン２４の電圧が閾値電圧Ｖｔｈ以下である場合に０を出力してもよい。Ｎ個の比較部３２のそれぞれは、比較結果を制御部１４に与える。
【００２６】
図４は、ｍ行×ｎ列のセル３０−（ｍ×ｎ）の構成を示す図である。Ｎ×Ｎ個のセル３０のそれぞれは、第１電界効果トランジスタ（第１ＦＥＴ４１）と、第２電界効果トランジスタ（第２ＦＥＴ４２）と、キャパシタ４３とを有する。
【００２７】
第１ＦＥＴ４１および第２ＦＥＴ４２は、チャネルが酸化物半導体で構成された電界効果トランジスタである。従って、第１ＦＥＴ４１および第２ＦＥＴ４２は、オフ時のリーク電流が非常に小さい。
【００２８】
ｍ行×ｎ列のセル３０−（ｍ×ｎ）の第１ＦＥＴ４１は、ゲートが第ｍ書込ワードライン２１−ｍに接続され、ドレインが第ｎ書込ビットライン２３−ｎに接続され、ソースが第２ＦＥＴ４２のソースに接続される。ｍ行×ｎ列のセル３０−（ｍ×ｎ）の第２ＦＥＴ４２は、ゲートが第ｍ読出ワードライン２２−ｍに接続され、ドレインが第ｎ読出ビットライン２４−ｎに接続され、ソースが第１ＦＥＴ４１のソースに接続される。ｍ行×ｎ列のセル３０−（ｍ×ｎ）のキャパシタ４３は、一端が第ｎソースライン２５−ｎに接続され、他端が第１ＦＥＴ４１のソースおよび第２ＦＥＴ４２のソースに接続される。
【００２９】
ｍ行×ｎ列のセル３０−（ｍ×ｎ）の第１ＦＥＴ４１は、第ｍ書込ワードライン２１−ｍにオン電圧（第１ＦＥＴ４１をオンさせる電圧）が印加された場合、ソース−ドレイン間がオンする。また、ｍ行×ｎ列のセル３０−（ｍ×ｎ）の第１ＦＥＴ４１は、第ｍ書込ワードライン２１−ｍにオフ電圧（第１ＦＥＴ４１をオフさせる電圧）が印加された場合、ソース−ドレイン間がオフする。
【００３０】
ｍ行×ｎ列のセル３０−（ｍ×ｎ）のキャパシタ４３は、第１ＦＥＴ４１がオンした場合、第ｎ書込ビットライン２３−ｎと第ｎソースライン２５−ｎとの間の電圧差に応じて、電荷がチャージ、または、電荷がディスチャージされる。例えば、第ｎソースライン２５−ｎの電圧にキャパシタ４３の電圧を加えた電圧より、第ｎ書込ビットライン２３−ｎの電圧が高い場合、ｍ行×ｎ列のセル３０−（ｍ×ｎ）のキャパシタ４３は、電荷がチャージされる。また、第ｎソースライン２５−ｎの電圧にキャパシタ４３の電圧を加えた電圧より、第ｎ書込ビットライン２３−ｎの電圧が低い場合、ｍ行×ｎ列のセル３０−（ｍ×ｎ）のキャパシタ４３は、電荷がディスチャージされる。ｍ行×ｎ列のセル３０−（ｍ×ｎ）のキャパシタ４３にチャージまたはディスチャージされる電荷量は、第ｎソースライン２５−ｎに印加する電圧の大きさおよび時間により変化する。
【００３１】
従って、ｍ行×ｎ列のセル３０−（ｍ×ｎ）に入力データに応じた電荷を書き込む場合、制御部１４は、第ｍ書込ワードライン２１−ｍにオン電圧を印加して、ｍ行のセル３０−（ｍ×１）〜３０−（ｍ×Ｎ）のそれぞれが有する第１ＦＥＴ４１をオンさせる。さらに、制御部１４は、第ｍ書込ワードライン２１−ｍ以外の書込ワードライン２１にオフ電圧を印加して、ｍ行のセル３０−（ｍ×１）〜３０−（ｍ×Ｎ）以外の行のセル３０のそれぞれが有する第１ＦＥＴ４１をオフさせる。そして、制御部１４は、第ｎ書込ビットライン２３−ｎに、入力データに応じた電圧および時間幅のパルスを印加する。これにより、制御部１４は、ｍ行×ｎ列のセル３０−（ｍ×ｎ）のキャパシタ４３に入力データに応じた電荷を書き込むことができる。
【００３２】
キャパシタ４３に電荷を書き込むとは、キャパシタ４３に電荷をチャージする場合、および、キャパシタ４３から電荷をディスチャージする場合の両者を含む。また、制御部１４は、第ｎ書込ビットライン２３−ｎに入力データに応じた電圧および時間幅のパルスを印加する場合に、第ｎ書込ビットライン２３−ｎ以外の書込ビットライン２３をオープン（ハイインピーダンス）にしてもよい。
【００３３】
キャパシタ４３は、蓄積した電荷に応じた電圧を発生する。従って、キャパシタ４３は、入力データに応じた電圧を発生する。また、第１ＦＥＴ４１はオフリーク電流が小さい。従って、キャパシタ４３は、第１ＦＥＴ４１がオフしている場合、電荷を保持し続け、電圧を低下させない。
【００３４】
また、キャパシタ４３に所定の電荷が蓄積されている状態で、第１ＦＥＴ４１が再度オンした場合、キャパシタ４３は、現在蓄積している電荷にさらに追加して電荷を蓄積することができる。制御部１４が入力データに応じた電荷をキャパシタ４３に複数回書き込むことにより、キャパシタ４３は、複数の入力データを累積加算した値に応じた電圧を発生することができる。
【００３５】
また、ｍ行×ｎ列のセル３０−（ｍ×ｎ）の第２ＦＥＴ４２は、第ｍ読出ワードライン２２−ｍにオン電圧（第２ＦＥＴ４２をオンさせる電圧）が印加された場合、ソース−ドレイン間がオンする。また、ｍ行×ｎ列のセル３０−（ｍ×ｎ）の第２ＦＥＴ４２は、第ｍ書込ワードライン２１−ｍにオフ電圧（第２ＦＥＴ４２をオフさせる電圧）が印加された場合、ソース−ドレイン間がオフする。
【００３６】
また、ｍ行×ｎ列のセル３０−（ｍ×ｎ）は、第２ＦＥＴ４２がオンした場合、第ｎ読出ビットライン２４−ｎに、キャパシタ４３により発生される電圧が印加される。これにより、ｍ行×ｎ列のセル３０−（ｍ×ｎ）の第２ＦＥＴ４２がオンした場合、第ｎ読出ビットライン２４−ｎに接続された第ｎ比較部３２−ｎは、閾値電圧Ｖｔｈと、ｍ行×ｎ列のセル３０−（ｍ×ｎ）のキャパシタ４３により発生される電圧とを比較することができる。
【００３７】
従って、ｍ行×ｎ列のセル３０−（ｍ×ｎ）から、書き込まれた電荷に応じたデータを読み出す場合、制御部１４は、第ｍ読出ワードライン２２−ｍにオン電圧を印加して、ｍ行のセル３０−（ｍ×１）〜３０−（ｍ×Ｎ）のそれぞれが有する第２ＦＥＴ４２をオンさせる。さらに、制御部１４は、第ｍ読出ワードライン２２−ｍ以外の読出ワードライン２２にオフ電圧を印加して、ｍ行のセル３０−（ｍ×１）〜３０−（ｍ×Ｎ）以外の行のセル３０のそれぞれが有する第２ＦＥＴ４２をオフさせる。そして、制御部１４は、Ｎ個の比較部３２のうちの第ｎ比較部３２−ｎから比較結果を取得する。これにより、制御部１４は、ｍ行×ｎ列のセル３０−（ｍ×ｎ）のキャパシタ４３に書き込まれたデータに応じた電荷を読み出すことができる。
【００３８】
図５は、ｍ行×ｎ列のセル３０−（ｍ×ｎ）に対して電荷を書き込む場合、および、ｍ行×ｎ列のセル３０−（ｍ×ｎ）に蓄積された電荷に応じたデータを読み出す場合の演算部１２内の電圧変化の一例を示す図である。
【００３９】
ｍ行×ｎ列のセル３０−（ｍ×ｎ）に対して電荷を書き込む場合、制御部１４は、図５の（Ａ）に示すように、第ｍ書込ワードライン２１−ｍにパルスを印加する。なお、ＶＷＨは、第１ＦＥＴ４１および第２ＦＥＴ４２のオン電圧である。また、ＶＷＬは、第１ＦＥＴ４１および第２ＦＥＴ４２のオフ電圧である。図５以降も同様である。
【００４０】
また、ｍ行×ｎ列のセル３０−（ｍ×ｎ）に対して電荷を書き込む場合、制御部１４は、図５の（Ｂ）に示すように、第ｎ書込ビットライン２３−ｎに、第ｍ書込ワードライン２１−ｍに印加したパルスに同期したパルスを印加する。なお、第ｎ書込ビットライン２３−ｎに印加するパルスの電圧は、ＶＢＨである。ＶＢＨは、例えば、入力データに荷重を乗じた値に応じた電圧である。なお、ｍ行×ｎ列のセル３０−（ｍ×ｎ）に対して電荷を書き込む場合、制御部１４は、第ｎ書込ビットライン２３−ｎ以外の書込ビットライン２３をオープン（ハイインピーダンス）にする。
【００４１】
ｍ行×ｎ列のセル３０−（ｍ×ｎ）のキャパシタ４３は、図５の（Ａ）および（Ｂ）に示すようなパルスの印加時に電荷がチャージされる。従って、ｍ行×ｎ列のセル３０−（ｍ×ｎ）のキャパシタ４３は、図５の（Ｃ）に示すように、印加されたパルスの積分値に応じた電圧を発生する。
【００４２】
また、ｍ行×ｎ列のセル３０−（ｍ×ｎ）から書き込まれた電荷に応じたデータを読み出す場合、制御部１４は、図５の（Ｄ）に示すように、第ｍ読出ワードライン２２−ｍに、オン電圧を印加する。第ｍ読出ワードライン２２−ｍにオン電圧を印加するタイミングは、第ｍ書込ワードライン２１−ｍに印加するパルスと非同期であってよい。
【００４３】
第ｎ読出ビットライン２４−ｎには、図５の（Ｅ）に示すように、第ｍ読出ワードライン２２−ｍにオン電圧が印加されている期間において、ｍ行×ｎ列のセル３０−（ｍ×ｎ）のキャパシタ４３の電圧が発生する。そして、第ｎ比較部３２−ｎは、図５の（Ｆ）に示すように、第ｍ読出ワードライン２２−ｍの電圧が閾値電圧Ｖｔｈを超えたタイミング（ｔ１）において、パルスを発生する。
【００４４】
図６は、書き込み時の書込ワードライン２１および書込ビットライン２３の電圧変化の一例を示す図である。複数のセル３０に対して電荷を書き込む場合、制御部１４は、書き込み対象のセル３０を１つずつ選択する。制御部１４は、選択したセル３０に対応する書込ワードライン２１にパルスを印加する。これとともに、制御部１４は、入力データに荷重を乗じた値に応じた電圧のパルスを、書込ワードライン２１に印加したパルスに同期させて、対応する書込ビットライン２３に印加する。これにより、制御部１４は、選択したセル３０に、入力データに電荷を乗じた値に応じた電荷をチャージすることができる。
【００４５】
そして、制御部１４は、次のセル３０を選択して、同様の処理を実行する。これにより、制御部１４は、複数のセル３０に対して順次に電荷を書き込むことができる。
【００４６】
なお、制御部１４は、対応する書込ビットライン２３に入力データに荷重を乗じた値に応じた時間幅のパルスを、対応する書込ワードライン２１および対応する書込ビットライン２３に印加してもよい。
【００４７】
また、制御部１４は、１つの書込ワードライン２１にパルスを印加する場合には、他の書込ワードライン２１にはオフ電圧を印加する。また、制御部１４は、書き込み対象となるセル３０が接続された書込ビットライン２３にパルスを印加する場合には、他の書込ビットライン２３をオープン（ハイインピーダンス）とする。これにより、制御部１４は、選択したセル３０以外のセル３０への電荷の誤書き込みを無くすことができる。
【００４８】
また、制御部１４は、同一の書込ワードライン２１に接続された複数のセル３０を同時に書き込み対象のセル３０として選択してもよい。この場合、制御部１４は、選択した複数のセル３０が接続された複数の書込ビットライン２３のそれぞれにパルスを印加する。
【００４９】
図７は、読み出し時の読出ワードライン２２および読出ビットライン２４の電圧変化の一例を示す図である。セル３０に蓄積された電荷に応じたデータを読み出す場合、制御部１４は、読み出し対象のセル３０を選択し、選択したセル３０を含む読出ワードライン２２を特定する。制御部１４は、特定した読出ワードライン２２にオン電圧を印加する。
【００５０】
特定した読出ワードライン２２にオン電圧を印加した場合、複数の読出ビットライン２４のそれぞれには、対応する読出ビットライン２４に接続され且つ特定した読出ワードライン２２に接続されたセル３０のキャパシタ４３の電圧が印加される。従って、１つの読出ワードライン２２にオン電圧を印加した場合、制御部１４は、特定した読出ワードライン２２に接続された複数のセル３０に蓄積された電荷に応じたデータを読み出すことができる。
【００５１】
なお、制御部１４は、１つの読出ワードライン２２にオン電圧を印加する場合には、他の読出ワードライン２２にはオフ電圧を印加する。これにより、制御部１４は、特定した読出ワードライン２２に接続されたセル３０から、他の読出ワードライン２２に接続されたセル３０への電荷の誤書き込みを無くすことができる。
【００５２】
図８は、書き込み時の制御部１４の処理フローを示す図である。制御部１４は、書き込み時において、図８に示す処理を実行する。
【００５３】
まず、Ｓ１１１において、制御部１４は、入力データを取得する。続いて、Ｓ１１２において、制御部１４は、書き込み対象となるセル３０のワードアドレスおよびビットアドレスを特定する。続いて、Ｓ１１３において、制御部１４は、入力データに乗じる荷重を取得する。
【００５４】
続いて、Ｓ１１４において、制御部１４は、対応する書込ビットライン２３に印加するパルス電圧を決定する。例えば、制御部１４は、取得した荷重と入力データとを乗じた値に応じたパルス電圧を決定する。なお、制御部１４は、対応する書込ワードライン２１および対応する書込ビットライン２３に印加するパルスの時間幅を決定してもよい。
【００５５】
続いて、Ｓ１１５において、制御部１４は、特定したワードアドレスの書込ワードライン２１および特定したビットアドレスの書込ビットライン２３に、決定した電圧のパルスを印加する。そして、Ｓ１１５の処理を終えると、制御部１４は、本フローの処理を終了する。これにより、制御部１４は、入力データに応じた電荷を対応するセル３０に書き込むことができる。
【００５６】
図９は、読み出し時の制御部１４の処理フローを示す図である。制御部１４は、読み出し時において、図９に示す処理を実行する。
【００５７】
まず、Ｓ１２１において、制御部１４は、読み出し対象となるセル３０のワードアドレスを決定する。続いて、Ｓ１２２において、制御部１４は、決定したワードアドレスの読出ワードライン２２に、オン電圧を印加する。
【００５８】
続いて、制御部１４は、複数のビットアドレスのそれぞれについて、Ｓ１２３（Ｓ１２３−１〜Ｓ１２３−Ｎ）の処理を並行して実行する。Ｓ１２３において、制御部１４は、Ｓ１３１〜Ｓ１３４の処理を実行する。
【００５９】
Ｓ１３１において、制御部１４は、対応する読出ビットライン２４の電圧Ｖ１が、閾値電圧Ｖｔｈより大きいか否かを判断する。具体的には、制御部１４は、対応する比較部３２からパルスが出力されたか否かを判断する。対応する読出ビットライン２４の電圧Ｖ１が、閾値電圧Ｖｔｈより大きい場合（Ｓ１３１のＹｅｓ）、Ｓ１３２において、制御部１４は、出力データとして１を出力する。Ｓ１３２を終了すると、制御部１４は、Ｓ１２３の処理を終了して、処理をＳ１２４に進める。
【００６０】
また、対応する読出ビットライン２４の電圧Ｖ１が、閾値電圧Ｖｔｈより大きくない場合（Ｓ１３１のＮｏ）、Ｓ１３３において、制御部１４は、出力データとして０を出力する。Ｓ１３３に続いて、Ｓ１３４において、制御部１４は、読み出し処理を終了するか否かを判断する。読み出しを終了しない場合（Ｓ１３４のＮｏ）、制御部１４は、処理をＳ１３１に戻す。読み出しを終了する場合（Ｓ１３４のＹｅｓ）、制御部１４は、Ｓ１２３の処理を終了して、処理をＳ１２４に進める。
【００６１】
Ｓ１２４において、制御部１４は、決定したワードアドレスの読出ワードライン２２に、オフ電圧を印加する。そして、Ｓ１２４の処理を終えると、制御部１４は、本フローの処理を終了する。これにより、制御部１４は、セル３０に蓄積された電荷に応じたデータを読み出すことができる。
【００６２】
（演算装置１０を半導体装置で実現した場合の第１構成例）
つぎに、演算装置１０を半導体装置で実現した場合の第１構成例を説明する。
【００６３】
図１０は、第１構成例に係るｍ行×ｎ列のセル３０−（ｍ×ｎ）の近傍における配線をｚ方向から見た配置を示す図である。なお、半導体装置において、垂直方向（膜を積層する方向）をｚ方向（第３方向）とし、膜に水平な面における任意の方向をｘ方向（第１方向）とし、膜に平行な面におけるｘ方向に直交する方向をｙ方向（第２方向）とする。
【００６４】
第ｍ書込ワードライン２１−ｍおよび第ｍ読出ワードライン２２−ｍは、金属等の導電性材料により形成される。第ｍ書込ワードライン２１−ｍおよび第ｍ読出ワードライン２２−ｍは、ｘ方向に平行に形成される。第ｍ書込ワードライン２１−ｍおよび第ｍ読出ワードライン２２−ｍは、ｚ方向から見て（ｘ−ｙ平面において）重複した位置に形成される。
【００６５】
第ｎ書込ビットライン２３−ｎおよび第ｎ読出ビットライン２４−ｎは、金属等の導電性材料により形成される。第ｎ書込ビットライン２３−ｎおよび第ｎ読出ビットライン２４−ｎは、ｙ方向に平行に形成される。第ｎ書込ビットライン２３−ｎおよび第ｎ読出ビットライン２４−ｎは、ｚ方向から見て（ｘ−ｙ平面において）重複した位置に形成される。
【００６６】
第ｎソースライン２５−ｎは、金属等の導電性材料により形成される。第ｎソースライン２５−ｎは、ｙ方向に平行に形成される。第ｎソースライン２５−ｎは、ｚ方向から見て（ｘ−ｙ平面において）、第ｎ書込ビットライン２３−ｎおよび第ｎ読出ビットライン２４−ｎとは異なる領域に形成される。
【００６７】
図１１および図１２は、第１構成例に係るｍ行×ｎ列のセル３０−（ｍ×ｎ）の近傍における要素を、ｘ方向から見た配置を示す図である。なお、図１１におけるハッチングをした要素は、図１０のＡ−Ａ´線の断面を示す。図１２におけるハッチングをした要素は、図１０のＢ−Ｂ´線の断面を示す。
【００６８】
第ｍ書込ワードライン２１−ｍおよび第ｍ読出ワードライン２２−ｍは、ｚ方向における異なる層に形成される。第ｎ書込ビットライン２３−ｎおよび第ｎ読出ビットライン２４−ｎは、ｚ方向における異なる層に形成される。
【００６９】
また、第ｍ書込ワードライン２１−ｍおよび第ｍ読出ワードライン２２−ｍは、ｚ方向における第ｎ書込ビットライン２３−ｎと第ｎ読出ビットライン２４−ｎとの間の領域に形成される。第ｍ書込ワードライン２１−ｍは、第ｎ書込ビットライン２３−ｎの側に形成され、第ｍ読出ワードライン２２−ｍは、第ｎ読出ビットライン２４−ｎの側に形成される。第ｎソースライン２５−ｎは、ｚ方向における第ｍ書込ワードライン２１−ｍと第ｍ読出ワードライン２２−ｍとの間の領域に形成される。
【００７０】
ｍ行×ｎ列のセル３０−（ｍ×ｎ）の第１ＦＥＴ４１および第２ＦＥＴ４２は、ｚ方向から見て（ｘ−ｙ平面において）、第ｍ書込ワードライン２１−ｍおよび第ｎ書込ビットライン２３−ｎとが重複した領域に形成される。第１ＦＥＴ４１および第２ＦＥＴ４２のそれぞれは、チャネル６１およびゲート絶縁膜６２とを有する。第１ＦＥＴ４１は、第ｍ書込ワードライン２１−ｍがゲート電極として機能する。また、第２ＦＥＴ４２は、第ｍ読出ワードライン２２−ｍがゲート電極として機能する。
【００７１】
第１ＦＥＴ４１および第２ＦＥＴ４２のそれぞれのチャネル６１は、ソース−ドレインがｚ方向に配置される。すなわち、第１ＦＥＴ４１および第２ＦＥＴ４２は、チャネル６１による電荷を流す方向が、ｚ方向（ｘ方向（第１方向）およびｙ方向（第２方向）に直交する方向）に形成される。
【００７２】
第１ＦＥＴ４１のチャネル６１は、第ｍ書込ワードライン２１−ｍをｚ方向に貫通する貫通孔の内部に形成される。また、第１ＦＥＴ４１のチャネル６１と第ｍ書込ワードライン２１−ｍとの間には、ゲート絶縁膜６２が形成される。
【００７３】
第２ＦＥＴ４２のチャネル６１は、第ｍ読出ワードライン２２−ｍをｚ方向に貫通する貫通孔の内部に形成される。また、第２ＦＥＴ４２のチャネル６１と第ｍ読出ワードライン２２−ｍとの間には、ゲート絶縁膜６２が形成される。
【００７４】
第１ＦＥＴ４１のドレインは、第ｎ書込ビットライン２３−ｎに接続される。第２ＦＥＴ４２のドレインは、第ｎ読出ビットライン２４−ｎに接続される。第１ＦＥＴ４１のソースおよび第２ＦＥＴ４２のソースは、層間配線６３に接続される。
【００７５】
ｍ行×ｎ列のセル３０−（ｍ×ｎ）のキャパシタ４３は、トレンチ壁６４と、電極部６５とを有する。トレンチ壁６４は、導電材料により形成される。トレンチ壁６４は、中空の筒状である。トレンチ壁６４は、層間配線６３に接続される。
【００７６】
電極部６５は、トレンチ壁６４の内部に挿入された棒状であって、導電材料により形成される。トレンチ壁６４と電極部６５との間には誘電材料を有してよい。電極部６５は、第ｎソースライン２５−ｎに接続される。
【００７７】
このようなキャパシタ４３は、ｚ方向における第ｍ書込ワードライン２１−ｍおよび第ｍ読出ワードライン２２−ｍとの間に形成される。従って、キャパシタ４３は、ｚ方向において、Ｍ本の書込ワードライン２１、Ｍ本の読出ワードライン２２、Ｎ本の書込ビットライン２３およびＮ本の読出ビットライン２４の何れにも干渉しない位置に形成される。
【００７８】
図１３は、第１構成例に係るｍ行×ｎ列のセル３０−（ｍ×ｎ）の近傍における要素をｚ方向から見た配置を示す図である。なお、図１３におけるハッチングをした要素は、図１１および図１２のＣ−Ｃ´線の断面を示す。
【００７９】
キャパシタ４３は、ｚ方向から見て（ｘ−ｙ平面において）、第ｍ書込ワードライン２１−ｍおよび第ｎ書込ビットライン２３−ｎとは重複しない位置に形成される。従って、ｘ方向およびｙ方向において、Ｍ本の書込ワードライン２１、Ｍ本の読出ワードライン２２、Ｎ本の書込ビットライン２３およびＮ本の読出ビットライン２４の何れにも干渉しない位置に形成される。
【００８０】
以上のように構成することにより、演算装置１０を半導体装置により実現することができる。
【００８１】
なお、第１ＦＥＴ４１および第２ＦＥＴ４２のチャネル６１は、酸化物半導体である。チャネル６１は、例えば、いわゆるＩＧＺＯと呼ばれる、インジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）を含む酸化物半導体であってよい。例えば、チャネル６１は、ＩｎＧａＺｎＯ，ＩｎＳｎＺｎＯ，ＩｎＺｎＯ，ＩｎＧａＳｎＺｎＯ，Ｉｎ２Ｏ３，Ｇａ２Ｏ３またはＺｎＯ等の金属酸化物半導体であってもよい。
【００８２】
（演算装置１０を半導体装置で実現した場合の第２構成例）
つぎに、演算装置１０を半導体装置で実現した場合の第２構成例を説明する。なお、ｘ方向（第１方向）、ｙ方向（第２方向）およびｚ方向（第３方向）の関係は、第１構成例と同様である。また、第１構成例と略同一の構成については同一の符号を付けて詳細な説明を省略する。
【００８３】
図１４は、第２構成例に係るｍ行×ｎ列のセル３０−（ｍ×ｎ）の近傍における配線をｚ方向から見た配置を示す図である。
【００８４】
第ｍ書込ワードライン２１−ｍおよび第ｍ読出ワードライン２２−ｍは、ｘ方向に平行に形成される。第ｍ書込ワードライン２１−ｍおよび第ｍ読出ワードライン２２−ｍは、同一の層（同一のｘ−ｙ平面）に形成される。
【００８５】
第ｎ書込ビットライン２３−ｎおよび第ｎ読出ビットライン２４−ｎは、ｙ方向に平行に形成される。第ｎ書込ビットライン２３−ｎおよび第ｎ読出ビットライン２４−ｎは、同一の層（同一のｘ−ｙ平面）に形成される。第ｍ書込ワードライン２１−ｍおよび第ｍ読出ワードライン２２−ｍは、第ｎ書込ビットライン２３−ｎおよび第ｎ読出ビットライン２４−ｎの下層に形成される。
【００８６】
図１５は、第２構成例に係るｍ行×ｎ列のセル３０−（ｍ×ｎ）の近傍における要素をｘ方向から見た配置を示す図である。なお、図１５におけるハッチングをした要素は、図１４のＤ−Ｄ´線の断面を示す。
【００８７】
第ｎソースライン２５−ｎは、ｙ方向に平行に形成される。第ｎソースライン２５−ｎは、第ｍ書込ワードライン２１−ｍおよび第ｍ読出ワードライン２２−ｍの下層に形成される。
【００８８】
第ｍ書込ワードライン２１−ｍおよび第ｍ読出ワードライン２２−ｍの下層には、酸化物半導体層６６が成膜される。第１ＦＥＴ４１のチャネル６１は、第ｍ書込ワードライン２１−ｍの下層の酸化物半導体層６６内に形成される。第２ＦＥＴ４２のチャネル６１は、第ｍ読出ワードライン２２−ｍの下層の酸化物半導体層６６内に形成される。
【００８９】
ｍ行×ｎ列のセル３０−（ｍ×ｎ）の第１ＦＥＴ４１および第２ＦＥＴ４２のそれぞれのチャネル６１は、ソース−ドレインがｙ方向に配置される。すなわち、第１ＦＥＴ４１および第２ＦＥＴ４２は、チャネル６１による電荷を流す方向が、ｙ方向（第２方向）に形成される。
【００９０】
また、第１ＦＥＴ４１のチャネル６１と第ｍ書込ワードライン２１−ｍとの間には、ゲート絶縁膜６２が形成される。また、第２ＦＥＴ４２のチャネル６１と第ｍ読出ワードライン２２−ｍとの間には、ゲート絶縁膜６２が形成される。また、第１ＦＥＴ４１のソースおよび第２ＦＥＴ４２のソースは、酸化物半導体層６６を介して接続される。
【００９１】
第１ＦＥＴ４１のドレインは、第１層間配線６７を介して、第ｎ書込ビットライン２３−ｎに接続される。第２ＦＥＴ４２のドレインは、第２層間配線６８を介して、第ｎ読出ビットライン２４−ｎに接続される。
【００９２】
ｍ行×ｎ列のセル３０−（ｍ×ｎ）のキャパシタ４３は、トレンチ壁６４と、電極部６５とを有する。トレンチ壁６４は、第ｎソースライン２５−ｎに接続される。電極部６５は、第１ＦＥＴ４１のソースおよび第２ＦＥＴ４２のソースに接続される。
【００９３】
以上のように構成することにより、演算装置１０を、平面型のトランジスタを有する半導体装置により実現することができる。
【００９４】
以上のように、本実施形態に係る演算装置１０によれば、キャパシタ型の複数のセル３０をマトリクス状に配置して、制御部１４の構成を小さくし、且つ、各種配線を少なくすることができる。さらに、本実施形態に係る演算装置１０によれば、セル３０が読み出し時にオンされる第２ＦＥＴ４２を有するので、データの読み出し時において電荷が他のセル３０に誤って書き込まれてしまうことを回避することができる。
【００９５】
（第１変形例）
図１６は、第１変形例に係る演算装置１０における内部の電圧変化の一例を示す図である。第１変形例に係る制御部１４は、セル３０への電荷の書き込み時において、書込ビットライン２３とソースライン２５との電圧関係を制御する。
【００９６】
具体的には、ｍ行×ｎ列のセル３０−（ｍ×ｎ）に電荷をチャージする場合、制御部１４は、第ｎソースライン２５−ｎに対する第ｎ書込ビットライン２３−ｎの電圧を、ｍ行×ｎ列のセル３０−（ｍ×ｎ）が有するキャパシタ４３の電圧より高い第１電圧とする。また、ｍ行×ｎ列のセル３０−（ｍ×ｎ）から電荷をディスチャージする場合、制御部１４は、第ｎソースライン２５−ｎに対する第ｎ書込ビットライン２３−ｎの電圧を０以下である第２電圧とする。
【００９７】
例えば、ｍ行×ｎ列のセル３０−（ｍ×ｎ）へ電荷をチャージしてキャパシタ４３の電圧を上昇させる場合には、制御部１４は、図１６の時刻ｔ１１，ｔ１２，ｔ１４に示すように、第ｎ書込ビットライン２３−ｎおよび第ｍ書込ワードライン２１−ｍに同期したパルスを印加する。このとき、制御部１４は、第ｎソースライン２５−ｎには、基準電圧ＶＳＬ（例えばグランド電圧またはコモン電圧）を印加する。
【００９８】
これに対して、ｍ行×ｎ列のセル３０−（ｍ×ｎ）から電荷をディスチャージしてキャパシタ４３の電圧を下降させる場合には、図１６の時刻ｔ１３に示すように、第ｎソースライン２５−ｎおよび第ｍ書込ワードライン２１−ｍに同期したパルスを印加する。このとき、制御部１４は、第ｎ書込ビットライン２３−ｎに基準電圧ＶＢＬ（例えばグランド電圧またはコモン電圧）を印加する。第ｎソースライン２５−ｎに印加するパルスの電圧ＶＳＨは、第ｎ書込ビットライン２３−ｎに印加される基準電圧ＶＢＬ以上である。
【００９９】
このように制御部１４は、書込ビットライン２３とソースライン２５との電圧関係を制御することにより、セル３０へ電荷をチャージしてキャパシタ４３の電圧を上昇させたり、セル３０から電荷をディスチャージしてキャパシタ４３の電圧を下降させたりすることができる。
【０１００】
なお、制御部１４は、書込ビットライン２３に印加するパルスとは非同期に、ソースライン２５に印加する電圧を変化させてもよい。例えば、制御部１４は、ソースライン２５に印加する電圧をランダムに切り替えてもよい。このような制御を実行することにより、第１変形例に係る演算装置１０は、ニューロモーフィックデバイスにおけるＬｅａｋｙ  ｍｏｄｅと呼ばれる制御を容易に実現することができる。
【０１０１】
（第２変形例）
図１７は、第２変形例に係る演算装置１０において、セル３０に電荷をチャージする場合における書込ワードライン２１および書込ビットライン２３への電圧印加タイミングの一例を示す図である。第２変形例に係る制御部１４は、セル３０への電荷の書き込み時において、書込ワードライン２１に印加するパルスと、書込ビットライン２３に印加するパルスとの位相関係を制御する。
【０１０２】
ｍ行×ｎ列のセル３０−（ｍ×ｎ）に電荷をチャージする場合、制御部１４は、第ｍ書込ワードライン２１−ｍにオン電圧を印加しているオン期間において、第ｎ書込ビットライン２３−ｎに第１電圧が印加されている第１期間が、第ｎ書込ビットライン２３−ｎに第２電圧が印加されている第２期間より長くなるタイミングで、パルスを第ｎ書込ビットライン２３−ｎに印加する。ｍ行×ｎ列のセル３０−（ｍ×ｎ）のキャパシタ４３は、第１期間において、電荷が蓄積される。また、ｍ行×ｎ列のセル３０−（ｍ×ｎ）のキャパシタ４３は、第２期間において、電荷がディスチャージされる。従って、第１期間の方が、第２期間よりも長い場合、ｍ行×ｎ列のセル３０−（ｍ×ｎ）のキャパシタ４３は、最終的には電荷がチャージされている。
【０１０３】
例えば、第ｍ書込ワードライン２１−ｍに印加するパルスの中心時刻をｔｍとし、第ｎ書込ビットライン２３−ｎに印加するパルスの終了エッジの時刻をｔｅとする。Δｔ＝（ｔｅ−ｔｍ）とした場合、制御部１４は、Δｔが０より大きくなるようなタイミングで、パルスを第ｎ書込ビットライン２３−ｎに印加する。なお、第ｎ書込ビットライン２３−ｎに印加するパルスの時間幅は、第ｍ書込ワードライン２１−ｍに印加するパルスの少なくとも１／２以上である。
【０１０４】
図１８は、第２変形例に係る演算装置１０において、セル３０から電荷をディスチャージする場合における書込ワードライン２１および書込ビットライン２３への電圧印加タイミングの一例を示す図である。
【０１０５】
ｍ行×ｎ列のセル３０−（ｍ×ｎ）から電荷をディスチャージする場合、制御部１４は、第ｍ書込ワードライン２１−ｍにオン電圧を印加しているオン期間において、第ｎ書込ビットライン２３−ｎに第１電圧が印加されている第１期間が、第ｎ書込ビットライン２３−ｎに第２電圧が印加されている第２期間より短くなるタイミングで、パルスを第ｎ書込ビットライン２３−ｎに印加する。ｍ行×ｎ列のセル３０−（ｍ×ｎ）のキャパシタ４３は、第１期間において、電荷が蓄積される。また、ｍ行×ｎ列のセル３０−（ｍ×ｎ）のキャパシタ４３は、第２期間において、電荷がディスチャージされる。従って、第１期間の方が、第２期間よりも短い場合、ｍ行×ｎ列のセル３０−（ｍ×ｎ）のキャパシタ４３は、最終的には電荷がディスチャージされている。
【０１０６】
例えば、第ｍ書込ワードライン２１−ｍに印加するパルスの中心時刻をｔｍとし、第ｎ書込ビットライン２３−ｎに印加するパルスの終了エッジの時刻をｔｅとする。Δｔ＝（ｔｅ−ｔｍ）とした場合、制御部１４は、Δｔが０より小さくなるようなタイミングで、パルスを第ｎ書込ビットライン２３−ｎに印加する。
【０１０７】
このように制御部１４は、書込ワードライン２１に印加するパルスと、書込ビットライン２３に印加するパルスとの位相関係を制御することにより、セル３０へ電荷をチャージしてキャパシタ４３の電圧を上昇させたり、セル３０から電荷をディスチャージしてキャパシタ４３の電圧を下降させたりすることができる。
【０１０８】
また、制御部１４は、書込ワードライン２１に印加するパルスと書込ビットライン２３に印加するパルスとの位相を、状況に応じて変更してもよい。例えば、制御部１４は、図１７に示す位相関係（チャージ時の位相関係）と、図１８に示す位相関係（ディスチャージ時の位相関係）とを、状況に応じて切り替えてもよい。
【０１０９】
例えば、制御部１４は、初期設定時には、チャージ時の位相関係に設定しておき、ｍ行×ｎ列のセル３０−（ｍ×ｎ）から予め定められたデータ（例えば１）が読み出されたタイミングに応じて、ディスチャージ時の位相関係に切り換えてもよい。例えば、制御部１４は、ｍ行×ｎ列のセル３０−（ｍ×ｎ）に電荷の書き込みを開始してから、ｍ行×ｎ列のセル３０−（ｍ×ｎ）に蓄積された電荷が所定の閾値に達するまでの時間に応じて、チャージ時の位相関係に設定するか、ディスチャージ時の位相関係に設定するかを切り換えてもよい。
【０１１０】
このような制御を実行することにより、第１変形例に係る演算装置１０は、ニューロモーフィックデバイスにおけるＳＴＤＰ（Spike-timing  dependent  synaptic  plasticity）と呼ばれる制御を容易に実現することができる。例えば、ＳＴＤＰを実現する場合、従来のニューロモーフィックデバイスは、入力波形を生成するための回路を別個に備えなければならなかった。これに対して、第１変形例に係る演算装置１０は、書込ワードライン２１と書込ビットライン２３とに印加するパルスの位相を制御すればよいので、波形生成のための複雑な回路を生成する必要なく、小規模な回路でＳＴＤＰを実現することができる。
【０１１１】
本発明の実施形態および変形例を説明したが、これらの実施形態および変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１２】
１０  演算装置
１２  演算部
１４  制御部
２１  書込ワードライン
２２  読出ワードライン
２３  書込ビットライン
２４  読出ビットライン
２５  ソースライン
３０  セル
３２  比較部
４１  第１ＦＥＴ
４２  第２ＦＥＴ
４３  キャパシタ
６１  チャネル
６２  ゲート絶縁膜
６３  層間配線
６６  酸化物半導体層
６７  第１層間配線
６８  第２層間配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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