(57)【要約】【課題】放熱性を高めるとともに良好なグランド特性を確保することができる半導体装置を提供する。【解決手段】半導体装置１は、一面２ａに回路パターン６及び反対面２ｂにグランドパターン７が設けられた回路基板２と、回路基板２にフリップチップ実装された半導体チップ３と、反対面２ｂ側に積層されグランドパターン７に電気的に接続された放熱器４と、回路基板２を貫通する複数のビア２５と、を備え、半導体チップ３は、複数のビア２５を介して回路パターン６に電気的に接続されて回路基板２と放熱器４との間に介在した状態で回路基板２の反対面２ｂ側に実装されるとともに、放熱器４側に向く裏面３ｂにグランド電極を有し、グランド電極である裏面３ｂは放熱器４に電気的に接続されている。【選択図】図２
2019021763.tif 000002
【特許請求の範囲】
【請求項１】
一面に回路パターン及び反対面にグランドパターンが設けられた基板と、
前記基板にフリップチップ実装された半導体チップと、
前記基板の前記反対面側に積層され前記グランドパターンに電気的に接続された導体板と、
前記基板を貫通する複数のビアと、を備え、
前記半導体チップは、前記複数のビアを介して前記回路パターンに電気的に接続されて前記基板と前記導体板との間に介在した状態で前記基板の反対面側に実装されるとともに、前記導体板側に向くチップ面にグランド電極を有し、
前記グランド電極は前記導体板に電気的に接続されている
半導体装置。
【請求項２】
前記基板、前記回路パターン、及び前記グランドパターンはマイクロストリップ線路、又はストリップ線路を構成している請求項１に記載の半導体装置。
【請求項３】
前記回路パターンは、一端部が前記複数のビアを介して前記半導体チップに接続された第１回路パターンと、一端部が前記複数のビアを介して前記半導体チップに接続された第２回路パターンとを含み、
前記第１回路パターンの一端部、及び第２回路パターンの一端部は、所定の間隔を空けて対向しており、
前記第１回路パターンの一端部、及び前記第２回路パターンの一端部の少なくともいずれか一方には、一方の一端部の端面から他方の一端部の端面に対して離間する方向へ凹む凹部が形成されている
請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第１回路パターン及び前記第２回路パターンには、前記複数のビアが接続される複数の接続部が、前記第１回路パターンの一端部の端面、及び前記第２回路パターンの一端部の端面それぞれに沿って並べて設けられ、
前記凹部は、前記複数の接続部の内、互いに隣り合って並ぶ一対の前記接続部同士の間を横断するように凹む
請求項３に記載の半導体装置。
【請求項５】
前記グランドパターンには、前記基板の反対面側に実装された前記半導体チップの実装部分に対応して前記反対面を露出させた孔部が形成されており、
前記孔部の内側面は、前記基板と、前記導体板との間で形成される前記半導体チップの実装空間の内側面に対して面一とされている
請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記基板には、前記第１回路パターンの一端部と、第２回路パターンの一端部との間に、前記基板を貫通する貫通孔が形成されている
請求項３から請求項５のいずれか一項に記載の半導体装置。
【請求項７】
基板と、前記基板の一面に設けられた回路パターンと、前記基板の反対面に設けられたグランドパターンと、を備え、半導体チップがフリップチップ実装される半導体装置用基板であって、
前記半導体チップは、前記基板の反対面側に実装され、
前記基板を貫通し、前記基板の反対面側に実装される前記半導体チップと前記回路パターンとを電気的に接続する複数のビアを備えている
半導体装置用基板。
【請求項８】
前記回路パターンは、一端部が前記複数のビアを介して前記半導体チップに接続される第１回路パターンと、一端部が前記複数のビアを介して前記半導体チップに接続される第２回路パターンとを含み、
前記第１回路パターンの一端部、及び第２回路パターンの一端部は、所定の間隔を空けて対向しており、
前記第１回路パターンの一端部、及び前記第２回路パターンの一端部の少なくともいずれか一方には、前記一方の一端部の端面から他方の一端部の端面に対して離間する方向へ凹む凹部が形成されている
請求項７に記載の半導体装置用基板。
【請求項９】
前記第１回路パターン及び前記第２回路パターンには、前記複数のビアが接続される複数の接続部が、前記第１回路パターンの一端部の端面、及び前記第２回路パターンの一端部の端面それぞれに沿って並べて設けられ、
前記凹部は、前記複数の接続部の内、互いに隣り合って並ぶ一対の前記接続部同士の間を横断するように凹む
請求項８に記載の半導体装置用基板。
【請求項１０】
前記第１回路パターンの一端部と、第２回路パターンの一端部との間には、前記基板を貫通する貫通孔が形成されている
請求項８又は請求項９に記載の半導体装置用基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及びこの半導体装置に用いる基板に関する。
【背景技術】
【０００２】
従来から、半導体チップを回路基板上にフリップチップ実装した半導体装置が知られている。このフリップチップ実装は、ワイヤに代えて、半導体チップに設けられた複数のバンプボールと、回路基板上に設けられた複数の電極とを接続することで、半導体チップを回路基板上に実装する実装方法である（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２６７３６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記半導体装置における半導体チップは、バンプボールを介在して回路基板に実装されているため、当該半導体チップの放熱や半導体チップのグランドへの接続は、バンプボールを介して回路基板へ行われることがある。
【０００５】
ここで、フリップチップ実装された半導体チップが大電力の高周波信号を出力する半導体チップである場合、半導体チップで生じた熱をバンプボールを熱伝導の経路として放熱しようとすると、バンプボールでは半導体チップや回路基板に対して十分な面積が確保できず、十分な放熱性が得られないことがある。
さらに、半導体チップのグランドへの接続をバンプボールを介して行おうとすると、十分なグランド面積が確保できず、抵抗値が十分に抑制された良好なグランド特性の確保が困難な場合がある。
【０００６】
十分な放熱性が得られない場合、半導体チップにおける熱抵抗が大きくなり、半導体チップの寿命や信頼性に影響を与えるおそれがある。
また、良好なグランド特性が確保できない場合、グランドに大電流が流れると、グランドへ接続するための経路で抵抗成分が発生する等によって電位が生じ、半導体装置から出力される高周波信号の特性に影響を与えるおそれが生じる。
【０００７】
このように、上記従来の半導体装置では、フリップチップ実装された半導体チップについて十分な放熱性が得られず、また、良好なグランド特性の確保が困難であるという問題を有していた。
【０００８】
本発明はこのような事情に鑑みてなされたものであり、半導体チップの放熱性を高めるとともに良好なグランド特性を確保することができる技術を提供することを目的とする。
【課題を解決するための手段】
【０００９】
（１）本発明に係る半導体装置は、一面に回路パターン及び反対面にグランドパターンが設けられた基板と、前記基板にフリップチップ実装された半導体チップと、前記基板の前記反対面側に積層され前記グランドパターンに電気的に接続された導体板と、前記基板を貫通する複数のビアと、を備え、前記半導体チップは、前記複数のビアを介して前記回路パターンに電気的に接続されて前記基板と前記導体板との間に介在した状態で前記基板の反対面側に実装されるとともに、前記導体板側に向くチップ面にグランド電極を有し、前記グランド電極は前記導体板に電気的に接続されている。
【００１０】
上記構成によれば、半導体チップが基板の反対面側に実装されるので、グランドパターンと、グランド電極が設けられた半導体チップのチップ面とを、基板の反対面側に向けることができる。
これにより、グランドパターンと導体板とを面同士で熱的及び電気的に接続できるとともに、チップ面と導体板とを面同士で熱的及び電気的に接続できる。
この結果、半導体チップと導電板との間、及び基板と導電板との間で熱を伝導させるための経路面積を大きく確保でき、半導体チップ及び基板の熱を導電板へ効果的に伝導させることができるので、半導体チップの放熱性を高めることができる。
また、半導体チップとグランドパターンとを低抵抗接続させて接地抵抗を低減することができ、良好なグランド特性を確保することができる。
このように上記構成によれば、半導体チップの放熱性を高めるとともに良好なグランド特性を確保することができる。
【００１１】
（２）上記半導体装置において、前記基板、前記回路パターン、及び前記グランドパターンはマイクロストリップ線路、又はストリップ線路を構成していることが好ましい。この場合、半導体チップが高周波信号を出力する半導体である場合、半導体装置に入出力される高周波信号を適切に伝送することができる。
【００１２】
（３）また、上記半導体装置において、前記回路パターンは、一端部が前記複数のビアを介して前記半導体チップに接続された第１回路パターンと、一端部が前記複数のビアを介して前記半導体チップに接続された第２回路パターンとを含み、前記第１回路パターンの一端部、及び第２回路パターンの一端部は、所定の間隔を空けて対向しており、前記第１回路パターンの一端部、及び前記第２回路パターンの一端部の少なくともいずれか一方には、一方の一端部の端面から他方の一端部の端面に対して離間する方向へ凹む凹部が形成されていてもよい。
この場合、第１回路パターンの一端部の端面と、第２回路パターンの一端部の端面とが互いに対向し近接する範囲を減少させることができ、第１回路パターンと第２回路パターンとの間で生じる寄生容量を減少させることができる。これにより、半導体装置から出力される信号特性の劣化を抑制することができる。
【００１３】
（４）また、上記半導体装置において、前記第１回路パターン及び前記第２回路パターンには、前記複数のビアが接続される複数の接続部が、前記第１回路パターンの一端部の端面、及び前記第２回路パターンの一端部の端面それぞれに沿って並べて設けられ、前記凹部は、前記複数の接続部の内、互いに隣り合って並ぶ一対の前記接続部同士の間を横断するように凹んでいてもよい。
この場合、凹部は、第１回路パターンの端面と、第２回路パターンの端面とが互いに対向する範囲を確実に減少させることができる。さらに、一対の接続部から各ビアそれぞれを介して半導体チップへ至るまでの互いに隣り合う一対の経路の互いの結合度を調整することができる。これらによって、半導体チップから出力される信号特性の劣化を抑制することができる。
【００１４】
（５）また、上記半導体装置において、前記グランドパターンには、前記基板の反対面側に実装された前記半導体チップの実装部分に対応して前記反対面を露出させた孔部が形成されており、前記孔部の内側面は、前記基板と、前記導体板との間で形成される前記半導体チップの実装空間の内側面に対して面一とされていてもよい。
【００１５】
（６）また、上記半導体装置において、前記基板には、前記第１回路パターンの一端部と、第２回路パターンの一端部との間に、前記基板を貫通する貫通孔が形成されていてもよい。
この場合、第１回路パターンが設けられた基板部分と、第２回路パターンが設けられた基板部分との間に、空気層を設けることができ、第１回路パターンと第２回路パターンとの間で生じる寄生容量をより効果的に減少させることができる。
【００１６】
（７）一実施形態である半導体装置用基板は、基板と、前記基板の一面に設けられた回路パターンと、前記基板の反対面に設けられたグランドパターンと、を備え、半導体チップがフリップチップ実装される半導体装置用基板であって、前記半導体チップは、前記基板の反対面側に実装され、前記基板を貫通し、前記基板の反対面側に実装される前記半導体チップと前記回路パターンとを電気的に接続する複数のビアを備えている。
【００１７】
（８）また、上記半導体装置用基板において、前記回路パターンは、一端部が前記複数のビアを介して前記半導体チップに接続される第１回路パターンと、一端部が前記複数のビアを介して前記半導体チップに接続される第２回路パターンとを含み、前記第１回路パターンの一端部、及び第２回路パターンの一端部は、所定の間隔を空けて対向しており、前記第１回路パターンの一端部、及び前記第２回路パターンの一端部の少なくともいずれか一方には、前記一方の一端部の端面から他方の一端部の端面に対して離間する方向へ凹む凹部が形成されていてもよい。
【００１８】
（９）上記半導体装置用基板において、前記第１回路パターン及び前記第２回路パターンには、前記複数のビアが接続される複数の接続部が、前記第１回路パターンの一端部の端面、及び前記第２回路パターンの一端部の端面それぞれに沿って並べて設けられ、前記凹部は、前記複数の接続部の内、互いに隣り合って並ぶ一対の前記接続部同士の間を横断するように凹んでいてもよい。
【００１９】
（１０）上記半導体装置用基板において、前記第１回路パターンの一端部と、第２回路パターンの一端部との間には、前記基板を貫通する貫通孔が形成されていてもよい。
【発明の効果】
【００２０】
本発明によれば、放熱性を高めるとともに良好なグランド特性を確保することができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、第１実施形態に係る半導体装置の平面図である。
【図２】図２は、図１中、ＩＩ−ＩＩ線矢視断面図である。
【図３】図３は、放熱器及び半導体チップを除いた状態の回路基板の反対面側を示した図である。
【図４】図４（ａ）は、第１実施形態の変形例に係る半導体装置の部分断面図である。図４（ｂ）は、第１実施形態の他の変形例に係る半導体装置の部分断面図である。
【図５】図５は、第１実施形態のさらに他の変形例に係る半導体装置の部分断面図である。
【図６】図６は、第２実施形態に係る半導体装置の平面図である。
【図７】図７は、図６中、ＶＩＩ−ＶＩＩ線矢視断面図である。
【発明を実施するための形態】
【００２２】
以下、好ましい実施形態について図面を参照しつつ説明する。
〔第１実施形態について〕
図１は、第１実施形態に係る半導体装置の平面図であり、図２は、図１中、ＩＩ−ＩＩ線矢視断面図である。
この半導体装置１は、例えば、移動体通信システムの基地局装置や移動端末に搭載され、無線周波数等の高周波信号の増幅を行う電力増幅器を構成する。よって、半導体装置１には、高周波信号が入出力される。
【００２３】
図１及び図２中、半導体装置１は、回路基板２と、回路基板２にフリップチップ実装された半導体チップ３と、回路基板２に積層された放熱器４とを備えている。
【００２４】
回路基板２は、誘電体等により板状に形成された高周波回路用の基板であり、一面２ａには半導体チップ３に対する入出力信号を伝送する回路パターン６が積層されている。また、一面２ａに対する裏面である反対面２ｂにはグランドパターン７が積層されている。グランドパターン７は、回路基板２と放熱器４との間に介在している。
また、反対面２ｂには、半導体チップ３が実装されている。
【００２５】
回路パターン６は、外部から与えられる入力信号を半導体チップ３へ伝送するための入力線路１０（第１回路パターン）と、半導体チップ３が出力する出力信号を外部装置へ伝送するための出力線路１１（第２回路パターン）とを含む。
【００２６】
入力線路１０は、回路基板２のほぼ中央から、回路基板２の一端縁２ｃに亘って形成されている。
出力線路１１は、回路基板２のほぼ中央から、回路基板２の他端縁２ｄに亘って形成されている。
入力線路１０の一端部１０ａの端面１０ａ１、及び出力線路１１の一端部１１ａの端面１１ａ１は、回路基板２の中央において所定の間隔を空けて対向している。
【００２７】
入力線路１０は、矩形状の他端部１０ｂと、他端部１０ｂよりも幅広の矩形状の一端部１０ａとの間に二等辺三角形状の接続部を有することで、他端部１０ｂから一端部１０ａへ向かって幅広に形成されている。
また、出力線路１１も、矩形状の他端部１１ｂと、他端部１１ｂよりも幅広の矩形状の一端部１１ａとの間に二等辺三角形状の接続部を有することで、他端部１１ｂから一端部１１ａへ向かって幅広に形成されている。
入力線路１０の一端部１０ａ及び出力線路１１の一端部１１ａは、半導体装置１を平面視したときに、半導体チップ３に設けられた複数のバンプボール１５（後述する）に重複する位置に設けられている。
【００２８】
半導体チップ３は、無線周波数等の高周波信号の増幅を行う増幅デバイスを構成しており、大電力の高周波信号を出力する。
半導体チップ３は、矩形状であり、回路基板２の反対面２ｂのほぼ中央に実装されている。よって、半導体チップ３は、回路基板２と放熱器４との間に介在した状態で実装されている。
半導体チップ３は、当該半導体チップ３の表面３ａに設けられた複数のバンプボール１５を介して回路基板２の反対面２ｂにフリップチップ実装されている。複数のバンプボール１５は、反対面２ｂに設けられたパッド電極１６に電気的に接続される。
【００２９】
また、半導体チップ３と回路基板２との間には、アンダーフィル層１８が設けられている。アンダーフィル層１８は、液状の樹脂等を半導体チップ３と回路基板２との間に流し込んだ後に硬化させることで形成された樹脂層であり、半導体チップ３と回路基板２との間を封止し、複数のバンプボール１５及びパッド電極１６を保護している。
【００３０】
図３は、放熱器４及び半導体チップ３を除いた状態の回路基板２の反対面２ｂ側を示した図である。図３中、破線１９は、半導体チップ３が実装されたときの当該半導体チップ３の輪郭を示している。
図３に示すように、回路基板２の反対面２ｂ側には、上述のようにグランドパターン７が積層されている。グランドパターン７は、反対面２ｂのほぼ全域に設けられている。
これにより、入出力信号を伝送する回路パターン６（入力線路１０及び出力線路１１）、一面２ａに回路パターン６が設けられた回路基板２、及び反対面２ｂに設けられたグランドパターン７は、マイクロストリップラインを構成している。
【００３１】
グランドパターン７には、半導体チップ３の実装部分に対応して反対面２ｂを露出させている孔部２０が形成されている。孔部２０は、矩形状に形成されており、反対面２ｂを矩形状に露出させている。
【００３２】
パッド電極１６は、孔部２０によって露出している反対面２ｂに設けられている。
パッド電極１６は、半導体チップ３の長手方向に沿って２列に配置されており、半導体チップ３に設けられた複数のバンプボール１５の位置に対応して設けられている。
パッド電極１６は、入力線路１０に接続されている第１パッド電極１６ａと、出力線路１１に接続されている第２パッド電極１６ｂとを含む。
【００３３】
半導体装置１は、さらに、回路基板２を貫通する複数のビア２５を有している。複数のビア２５は、一面２ａに設けられた回路パターン６（入力線路１０及び出力線路１１）と、回路基板２の反対面２ｂ側に実装された半導体チップ３とを電気的に接続する。
複数のビア２５は、回路基板２を介在した回路パターン６と半導体チップ３とを電気的に接続するための導体であり、回路基板２を貫通する貫通孔に銅やはんだ等の導体を充填することで回路パターン６と半導体チップ３とを電気的に接続するものの他、回路基板２を貫通する貫通孔の内壁に沿って導体をめっきすることで回路パターン６と半導体チップ３とを電気的に接続するものも含む。
【００３４】
なお、回路基板２、一面２ａに設けられた回路パターン６、反対面２ｂに設けられたグランドパターン７、及び複数のビア２５は、半導体チップ３がフリップチップ実装される半導体装置用基板を構成する。
【００３５】
複数のビア２５は、入力線路１０と、半導体チップ３とを接続している複数の第１ビア２５ａと、出力線路１１と半導体チップ３とを接続している複数の第２ビア２５ｂとを含む。
よって、第１ビア２５ａは、第１パッド電極１６ａの位置に対応して配置されている。また、第２ビア２５ｂは、第２パッド電極１６ｂの位置に対応して配置されている。
第１ビア２５ａの一端は、第１パッド電極１６ａに電気的に接続されている。また、第１ビア２５ａの他端は、入力線路１０に電気的に接続されている。
第２ビア２５ｂの一端は、第２パッド電極１６ｂに電気的に接続されている。また、第２ビア２５ｂの他端は、出力線路１１に電気的に接続されている。
【００３６】
これにより、半導体チップ３は、複数のビア２５、パッド電極１６（第１パッド電極１６ａ及び第２パッド電極１６ｂ）、及び複数のバンプボール１５を介して回路パターン６（入力線路１０及び出力線路１１）に電気的に接続される。
【００３７】
図１に示すように、複数（図例では７個）の第１ビア２５ａは、入力線路１０の一端部１０ａの端面１０ａ１に沿って並べて設けられている。
よって、入力線路１０において複数の第１ビア２５ａが接続された複数の接続部１０ｃも、入力線路１０の端面１０ａ１に沿って並んでいる。
【００３８】
入力線路１０の一端部１０ａには、端面１０ａ１から他端部１０ｂ側へ向かって凹む凹部３０が形成されている。
凹部３０は、他端部１０ｂ側へ向かって凹むことで、端面１０ａ１から出力線路１１の一端部１１ａの端面１１ａ１に対して離間する方向（図１中、矢印Ｙ１の方向）へ凹んでいる。
【００３９】
このような凹部３０を形成することで、入力線路１０の端面１０ａ１と、出力線路１１の端面１１ａ１とが互いに対向し近接する範囲を減少させることができ、入力線路１０と出力線路１１との間で生じる寄生容量を減少させることができる。これにより、半導体チップ３から出力される高周波信号の特性劣化を抑制することができる。
【００４０】
凹部３０は、複数の接続部１０ｃの内、互いに隣り合って並ぶ一対の接続部１０ｃ同士の間それぞれに設けられている。凹部３０は、互いに隣り合って並ぶ一対の接続部１０ｃ同士の間を横断し、接続部１０ｃよりも他端部１０ｂ側の位置まで延びており、一対の接続部１０ｃ同士の間を横断し、一対の接続部１０ｃ同士の間を遮断するように凹んでいる。
これにより、凹部３０は、入力線路１０の端面１０ａ１と、出力線路１１の端面１１ａ１とが互いに対向する範囲を確実に減少させることができる。さらに、一対の接続部１０ｃから第１ビア２５ａそれぞれを介して半導体チップ３へ至るまでの互いに隣り合う一対の経路の互いの結合度を調整することができる。これらによって、半導体チップ３から出力される高周波信号の特性劣化を抑制することができる。
【００４１】
また、複数（図例では７個）の第２ビア２５ｂは、出力線路１１の一端部１１ａの端面１１ａ１に沿って並べて設けられている。
よって、出力線路１１において複数の第２ビア２５ｂが接続された複数の接続部１１ｃも、出力線路１１の端面１１ａ１に沿って並べて設けられている。
【００４２】
出力線路１１の一端部１１ａには、端面１１ａ１から他端部１１ｂ側へ向かって凹む凹部３１が形成されている。
凹部３１は、他端部１１ｂ側へ向かって凹むことで、端面１１ａ１から入力線路１０の一端部１０ａの端面１０ａ１に対して離間する方向（図１中、矢印Ｙ２の方向）へ凹んでいる。
【００４３】
凹部３１は、複数の接続部１１ｃの内、互いに隣り合って並ぶ一対の接続部１１ｃ同士の間それぞれに設けられている。凹部３１は、互いに隣り合って並ぶ一対の接続部１１ｃ同士の間を横断し、接続部１１ｃよりも他端部１１ｂ側の位置まで延びており、一対の接続部１１ｃ同士の間を横断し、一対の接続部１１ｃ同士の間を遮断するように凹んでいる。
【００４４】
出力線路１１の一端部１１ａに設けられた凹部３１も、入力線路１０の一端部１０ａに設けられた凹部３０と同様、入力線路１０の端面１０ａ１と、出力線路１１の端面１１ａ１とが互いに対向し近接する範囲を減少させることができ、入力線路１０と出力線路１１との間で生じる寄生容量を減少させることができる。
さらに、一対の接続部１１ｃから第２ビア２５ｂそれぞれを介して半導体チップ３へ至るまでの互いに隣り合う一対の経路の互いの結合度を調整することができる。これらによって、半導体チップ３から出力される高周波信号の特性劣化を抑制することができる。
【００４５】
また、図１及び図３に示すように、凹部３０の底部３０ａ及び凹部３１の底部３１ａは、半導体装置１を平面視したときに、反対面２ｂのグランドパターン７に設けられた孔部２０の内側面に一致している。
凹部３０の底部３０ａは、孔部２０の入力線路１０側の辺の第１内側面２０ａとほぼ一致している。
また、凹部３１の底部３１ａは、孔部２０の出力線路１１側の辺を構成する第２内側面２０ｂとほぼ一致している。
【００４６】
放熱器４は、回路基板２の外形とほぼ同じ外形寸法とされた矩形板状の部材であり、アルミニウム合金や、銅等の導体によって形成されている。放熱器４は、一面に放熱フィン４ａが多数設けられており、回路基板２の反対面２ｂ側に積層されている。放熱器４は、半導体チップ３や回路基板２からの熱を放熱フィン４ａから放熱するように設けられている。
【００４７】
放熱フィン４ａが設けられた一面の裏側である裏面には、接着剤層３４を介して回路基板２の反対面２ｂ側に積層されている積層面４ｂと、積層面４ｂから凹んでいる矩形状の方形孔部３５とが形成されている。
【００４８】
接着剤層３４は、導電性接着剤によって形成されており、積層面４ｂと、グランドパターン７とを接着している。接着剤層３４は、積層面４ｂと、グランドパターン７とを面同士で電気的に接続する。
このように、放熱器４は、接着剤層３４を介して、回路基板２の反対面２ｂ側に積層されグランドパターン７に電気的に接続されている。
【００４９】
方形孔部３５は、反対面２ｂに実装された半導体チップ３を収容するように形成されており、反対面２ｂとの間で、当該反対面２ｂにフリップチップ実装される半導体チップ３の実装空間Ｓを形成している。
方形孔部３５の内側面３５ｂは、半導体装置１を平面視したときに、グランドパターン７に設けられた孔部２０の内側面とほぼ一致している。なお、ここで、方形孔部３５の内側面３５ｂと、孔部２０の内側面とがほぼ一致している状態とは、両内側面が完全に一致している場合の他、両内側面の関係において製造上不可避な誤差が生じている場合も含む。
【００５０】
このように、孔部２０の内側面が方形孔部３５の内側面３５ｂとほぼ一致しているので、孔部２０の内側面は、実装空間Ｓの内側面を構成する方形孔部３５の内側面３５ｂに対して面一とされている。孔部２０の内側面が実装空間Ｓの内側面に対して面一の状態とは、両内側面が完全に一致している場合の他、両内側面の関係において製造上不可避な誤差が生じている場合も含む。
【００５１】
方形孔部３５の底面３５ａと、半導体チップ３の裏面３ｂとの間には、導電性接着剤によって形成された接着剤層３８が形成されている。
ここで、半導体チップ３は、その裏面３ｂがグランド電極となっている。
接着剤層３８は、底面３５ａと、半導体チップ３の裏面３ｂとを接着している。接着剤層３８は、底面３５ａと、半導体チップ３の裏面３ｂとを面同士で電気的に接続する。
このように、半導体チップ３のグランド電極である裏面３ｂは、接着剤層３８を介して、放熱器４の底面３５ａに電気的に接続されている。
【００５２】
本実施形態の半導体装置１は、一面２ａに回路パターン６及び反対面２ｂにグランドパターン７が設けられた回路基板２と、回路基板２にフリップチップ実装された半導体チップ３と、反対面２ｂ側に積層されグランドパターン７に電気的に接続された放熱器４（導体板）と、回路基板２を貫通する複数のビア２５と、を備え、半導体チップ３は、複数のビア２５を介して回路パターン６に電気的に接続されて回路基板２と放熱器４との間に介在した状態で回路基板２の反対面２ｂ側に実装されるとともに、放熱器４側に向く裏面３ｂ（チップ面）にグランド電極を有し、グランド電極である裏面３ｂは放熱器４に電気的に接続されている。
【００５３】
上記構成によれば、半導体チップ３が回路基板２の反対面２ｂ側に実装されるので、グランドパターン７と、グランド電極が設けられた半導体チップ３の裏面３ｂとを、回路基板２の反対面２ｂ側に向けることができる。
これにより、グランドパターン７と放熱器４の積層面４ｂとを面同士で熱的及び電気的に接続できるとともに、半導体チップ３の裏面３ｂと放熱器４の底面３５ａとを面同士で熱的及び電気的に接続できる。
この結果、半導体チップ３と放熱器４との間、及び回路基板２と放熱器４との間で熱を伝導させるための経路面積を大きく確保でき、半導体チップ３及び回路基板２の熱を放熱器４へ効果的に伝導させることができるので、半導体チップ３の放熱性を高めることができる。
また、半導体チップ３とグランドパターン７とを低抵抗接続させて接地抵抗を低減することができ、良好なグランド特性を確保することができる。
【００５４】
さらに本実施形態の半導体装置１は、放熱器４が積層される反対面２ｂに半導体チップ３をフリップチップ実装し、放熱器４と回路基板２との間に半導体チップ３が収容される実装空間Ｓを設けたので、半導体チップ３を外部環境に対してシールドすることができ、実装面の保護と密閉性の確保とを実現することができる。
このため、従来技術であるダイボンディング、ワイヤボンディングでは、実装面の保護と密閉性の確保のために必要であった樹脂モールドや、セラミックキャップ、金属カバーによるハーメチックシールド等が不要となり、半導体装置全体としての部品点数を削減することができる。さらにこれらを設けるための工数も削減することができ、低コスト化が可能となる。
【００５５】
このように上記構成によれば、半導体チップ３の放熱性を高めるとともに良好なグランド特性を確保することができ、さらに部品点数や工数も削減でき低コスト化が可能となる。
【００５６】
また、本実施形態では、回路パターン６（入力線路１０及び出力線路１１）、一面２ａに回路パターン６が設けられた回路基板２、及び反対面２ｂに設けられたグランドパターン７が、マイクロストリップラインを構成しているので、半導体装置１に入出力される無線周波数等の高周波信号を適切に伝送することができる。
【００５７】
また、本実施形態では、グランドパターン７の孔部２０の内側面は、実装空間Ｓの内側面を構成する方形孔部３５の内側面３５ｂに対して面一とされているので、放熱器４の積層面４ｂとの間でできるだけ電気的に接続される面積を大きく確保することができる。
また、グランドパターン７が方形孔部３５の内側面３５ｂよりも内側に突出すると、突出した部分において信号が往復し、半導体装置１に入出力される高周波信号の特性に影響を及ぼす可能性がある。
この点、本実施形態では、グランドパターン７の孔部２０の内側面は、方形孔部３５の内側面３５ｂに対して面一とされているので、グランドパターン７が方形孔部３５の内側面３５ｂよりも内側に突出することはなく、半導体装置１に入出力される高周波信号の特性への影響を抑制することができる。
【００５８】
また、本実施形態の半導体装置１は、半導体チップ３をグランドパターン７が設けられた反対面２ｂにフリップチップ実装したので、一面２ａには、回路パターン６（入力線路１０及び出力線路１１）のみが露出して設けられている。
よって、例えば、半導体チップ３を回路基板２に実装した後に、入力線路１０及び出力線路１１の端面１０ａ１及び端面１１ａ１の一部を切除したり、凹部３０及び凹部３１の内壁面を切除したりといったような加工を容易に行うことができ、入力線路１０及び出力線路１１の寄生容量や、寄生インダクタンスを調整することができる。
【００５９】
回路パターンと半導体チップとを同じ基板面にフリップチップ実装した場合、回路パターンの先端は、通常、半導体チップに覆われるとともに、アンダーフィル層によって覆われてしまう。このため、本実施形態の半導体装置１のように、回路パターンを切除するといった加工を行うことは困難である。
このため、半導体チップを回路基板に実装した後に、製品として必要な信号特性が得られないような場合、回路パターンの寄生容量や、寄生インダクタンスの調整が困難であり、製品として必要な信号特性を得るための措置を採ることができない。
【００６０】
この点、本実施形態の半導体装置１は、回路パターン６が設けられた一面２ａとは反対の反対面２ｂに半導体チップ３をフリップチップ実装したので、一面２ａに、回路パターン６（入力線路１０及び出力線路１１）のみを露出して設けることができる。
これにより、半導体チップ３を回路基板２に実装した後に、製品として必要な信号特性が得られないような場合であっても、入力線路１０及び出力線路１１を加工することができ、入力線路１０及び出力線路１１の寄生容量や、寄生インダクタンスを調整することで、製品として必要な信号特性が得られるように調整することができる。
この結果、半導体装置１を製造する上での歩留まりを向上させることができる。
【００６１】
〔第１実施形態の変形例について〕
図４（ａ）は、第１実施形態の変形例に係る半導体装置１の部分断面図である。
本変形例では、放熱器４には、方形孔部３５が形成されておらず、放熱器４と、グランドパターン７との間にスペーサ４０を介在させることで、半導体チップ３の実装空間Ｓを形成している点において第１実施形態と相違している。
【００６２】
スペーサ４０は、矩形板状の部材であり、アルミニウム合金や、銅等の導体によって形成されている。スペーサ４０は、その外形がグランドパターン７とほぼ同一であり、グランドパターン７に設けられている孔部２０に対応して、孔部４０ａが形成されている。孔部４０ａの内側面は、半導体装置１を平面視したときに、グランドパターン７に設けられた孔部２０の内側面とほぼ一致しており、面一とされている。
【００６３】
スペーサ４０は、接着剤層３４によってグランドパターン７に接着されている。
接着剤層３４は、スペーサ４０と、グランドパターン７とを面同士で電気的に接続する。
また、放熱器４は、接着剤層３８によってスペーサ４０に接着されている。
接着剤層３８は、スペーサ４０と放熱器４、及び半導体チップ３と放熱器４とをそれぞれ面同士で電気的に接続する。
【００６４】
この場合、放熱器４に方形孔部３５を設けずとも、実装空間Ｓを形成することができる。
【００６５】
図４（ｂ）は、第１実施形態の他の変形例に係る半導体装置１の部分断面図である。
本変形例では、第１実施形態と比較してより厚みが大きいグランドパターン７を回路基板２に設け、グランドパターン７に設けられた孔部２０によって実装空間Ｓを形成している点において第１実施形態と相違している。
【００６６】
放熱器４は、接着剤層３８によってグランドパターン７に接着されている。
接着剤層３８は、グランドパターン７と放熱器４、及び半導体チップ３と放熱器４とをそれぞれ面同士で電気的に接続する。
【００６７】
この場合、放熱器４に方形孔部３５を設けることなく、さらに、スペーサを用いることなく、実装空間Ｓを形成することができる。
【００６８】
図５は、第１実施形態のさらに他の変形例に係る半導体装置１の部分断面図である。
本変形例では、回路基板２の一面２ａ側に回路基板４５が積層され、回路基板４５の一面４５ａにグランドパターン４６が積層されている点において第１実施形態と相違している。
【００６９】
回路基板４５は、回路基板２と同様に誘電体等によって形成された基板であり、回路基板２の寸法とほぼ同寸法に形成されている。
本変形例では、回路パターン６（入力線路１０及び出力線路１１）が、グランドパターン７を備えた回路基板２及びグランドパターン４６を備えた回路基板４５との間に介在している。
つまり、グランドパターン４６、回路基板４５、回路パターン６、回路基板２、及びグランドパターン７が、ストリップラインを構成している。
よって、この場合も、半導体装置１に入出力される無線周波数等の高周波信号を適切に伝送することができる。
【００７０】
〔第２実施形態について〕
図６は、第２実施形態に係る半導体装置の平面図であり、図７は、図６中、ＶＩＩ−ＶＩＩ線矢視断面図である。
本実施形態の半導体装置１の回路基板２には、入力線路１０と、出力線路１１との間に、回路基板２を貫通する貫通孔５０が形成されている点において、第１実施形態と相違している。
【００７１】
貫通孔５０は、回路基板２の一面２ａから反対面２ｂに亘って貫通している。貫通孔５０は、半導体装置１を平面視したときに、入力線路１０の端面１０ａ１と、出力線路１１の端面１１ａ１との間のほぼ全域に亘って細長く形成されており、スリット状とされている。
この場合、回路基板２において、入力線路１０が設けられた基板部分と、出力線路１１が設けられた基板部分との間に、空気層を設けることができ、入力線路１０と出力線路１１との間で生じる寄生容量をより効果的に減少させることができる。
【００７２】
また、図７に示すように、本実施形態の半導体チップ３の表面３ａと、回路基板２の反対面２ｂとの間には、第１アンダーフィル層５１と、第２アンダーフィル層５２とが設けられている。
第１アンダーフィル層５１は、第１ビア２５ａに接続されている第１パッド電極１６ａ及び第１パッド電極１６ａと半導体チップ３との間に介在するバンプボール１５を覆うように設けられている。第１アンダーフィル層５１は、複数の第１パッド電極１６ａ及び複数のバンプボール１５の配列に沿って細長い形状に形成されており、複数の第１パッド電極１６ａ及び複数のバンプボール１５を覆っている。
【００７３】
第２アンダーフィル層５２は、第２ビア２５ｂに接続されている第２パッド電極１６ｂ及び第２パッド電極１６ｂと半導体チップ３との間に介在するバンプボール１５を覆うように設けられている。第２アンダーフィル層５２は、複数の第２パッド電極１６ｂ及び複数のバンプボール１５の配列に沿って細長い形状に形成されており、複数の第２パッド電極１６ｂ及び複数のバンプボール１５を覆っている。
【００７４】
第１アンダーフィル層５１と、第２アンダーフィル層５２との間には、内部空間５３が設けられている。
内部空間５３は、貫通孔５０の長手方向に沿って設けられており、貫通孔５０を通じて外側の空間と連通している。
この内部空間５３は、例えば、第１アンダーフィル層５１及び第２アンダーフィル層５２を形成する前に、貫通孔５０から抜き差し自在のスペーサを挿入し、スペーサを挿入した状態で、液状の樹脂を半導体チップ３と回路基板２との間に流し込む。その後、スペーサを除去することで設けることができる。
【００７５】
ここで、樹脂等を硬化させたアンダーフィル層は、各部が生じさせる磁界を乱すことがあり、磁界が乱されることで、半導体装置１の信号特性を劣化させることがある。
これに対して、本実施形態の半導体装置１は、内部空間５３を有することで、入力線路１０側のバンプボール１５と、出力線路１１側のバンプボール１５とを、互いに独立した第１アンダーフィル層５１及び第２アンダーフィル層５２によって覆って封止したので、より少ないアンダーフィル層でバンプボール１５等を保護することができる。
この結果、入力線路１０側のバンプボール１５と、出力線路１１側のバンプボール１５とが生じさせる磁界がアンダーフィル層によって乱される度合を抑制することができ、半導体装置１の信号特性の劣化を抑制することができる。
【００７６】
なお、本実施形態では、半導体チップ３と回路基板２との間に第１アンダーフィル層５１と、第２アンダーフィル層５２とを設け、内部空間５３が設けられている場合を例示したが、第１アンダーフィル層５１と、第２アンダーフィル層５２とを一体に形成し、内部空間５３がない状態としてもよい。
【００７７】
〔その他〕
本発明は、上記各実施形態に限定されるものではない。
例えば、上記各実施形態では、電力増幅器を構成する半導体装置１を例示したが、電力増幅器以外の他のデバイスを構成する半導体装置１にも適用することができる。
【００７８】
また、上記各実施形態では、入力線路１０の一端部１０ａにおいて、複数の接続部１０ｃの内、互いに隣り合って並ぶ一対の接続部１０ｃ同士の間それぞれに凹部３０が設けられた場合を例示したが、凹部３０は、少なくとも一端部１０ａの一部に設けられていればよい。
また、出力線路１１の一端部１１ａにおいて、複数の接続部１１ｃの内、互いに隣り合って並ぶ一対の接続部１１ｃ同士の間それぞれに凹部３１が設けられた場合を例示したが、凹部３１についても、少なくとも一端部１１ａの一部に設けられていればよい。
さらに、入力線路１０の一端部１０ａ及び出力線路１１の一端部１１ａのいずれか一方に凹部３０及び凹部３１が設けられていてもよい。
【００７９】
また、上記実施形態では、回路基板２に放熱器４を積層した場合を例示したが、アルミニウム合金や、銅等の導体によって形成された板状の部材であってグランドパターン７及び半導体チップ３に対して面同士で電気的に接続可能な部材であれば、放熱器４に代えて用いることができる。
【符号の説明】
【００８０】
１  半導体装置              ２  回路基板                ２ａ  一面
２ｂ  反対面                ２ｃ  一端縁                ２ｄ  他端縁
３  半導体チップ            ３ａ  表面                  ３ｂ  裏面
４  放熱器                  ４ａ  放熱フィン            ４ｂ  積層面
６  回路パターン            ７  グランドパターン        １０  入力線路
１０ａ  一端部              １０ａ１  端面              １０ｂ  他端部
１０ｃ  接続部              １１  出力線路              １１ａ  一端部
１１ａ１  端面              １１ｂ  他端部              １１ｃ  接続部
１５  バンプボール          １６  パッド電極            １６ａ  第１パッド電極
１６ｂ  第２パッド電極      １８  アンダーフィル層      １９  破線
２０  孔部                  ２０ａ  第１内側面          ２０ｂ  第２内側面
２５  ビア                  ２５ａ  第１ビア            ２５ｂ  第２ビア
３０  凹部                  ３０ａ  底部                ３１  凹部
３１ａ  底部                ３４  接着剤層              ３５  方形孔部
３５ａ  底面                ３５ｂ  内側面              ３８  接着剤層
４０  スペーサ              ４０ａ  孔部                ４５  回路基板
４５ａ  一面                ４６  グランドパターン      ５０  貫通孔
５１  第１アンダーフィル層      ５２  第２アンダーフィル層
５３  内部空間
【図１】
2019021763.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2019021763.tif 000007
【図６】
2019021763.tif 000008
【図７】
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