(57)【要約】【課題】低いオン抵抗と高い耐圧を両立できる半導体装置を提供する。【解決手段】半導体装置は、半導体部分と、前記半導体部分上に設けられ、第１導電形の第１半導体領域と、前記半導体部分上に設けられ、第２導電形の第２半導体領域と、絶縁膜と、前記絶縁膜上に設けられた第１電極及び第２電極と、を備える。前記絶縁膜は、前記第１半導体領域の直上域を含む領域に配置された第１部分と、前記第２半導体領域の直上域の一部に配置され、前記第１部分よりも厚い第２部分と、前記第２部分よりも薄く前記第１部分よりも厚い第３部分と、前記第３部分よりも厚い第４部分と、を有する。前記第１部分、前記第２部分、前記第３部分及び前記第４部分は、前記第１半導体領域から前記第２半導体領域に向かう第１方向に沿ってこの順に配列されている。前記第１電極は少なくとも前記第１部分の直上域に配置されている。前記第２電極は少なくとも前記第３部分の直上域に配置されている。【選択図】図２
2019161188.tif 000002
【特許請求の範囲】
【請求項１】
半導体部分と、
前記半導体部分上に設けられ、第１導電形の第１半導体領域と、
前記半導体部分上に設けられ、第２導電形の第２半導体領域と、
前記第１半導体領域の直上域から前記第２半導体領域の直上域にわたって設けられた絶縁膜と、
前記絶縁膜上に設けられ、前記第１半導体領域の直上域を含む領域に配置された第１電極と、
前記絶縁膜上に設けられ、前記第２半導体領域の直上域の一部に配置され、前記第１電極から離隔した第２電極と、
を備え、
前記絶縁膜は、
前記第１半導体領域の直上域を含む領域に配置された第１部分と、
前記第２半導体領域の直上域の一部に配置され、前記第１部分よりも厚い第２部分と、
前記第２部分よりも薄く前記第１部分よりも厚い第３部分と、
前記第３部分よりも厚い第４部分と、
を有し、
前記第１部分、前記第２部分、前記第３部分及び前記第４部分は、前記第１半導体領域から前記第２半導体領域に向かう第１方向に沿ってこの順に配列されており、
前記第１電極は少なくとも前記第１部分の直上域に配置されており、
前記第２電極は少なくとも前記第３部分の直上域に配置されている半導体装置。
【請求項２】
前記絶縁膜は、前記第４部分よりも薄く前記第１部分よりも厚い第５部分をさらに有する請求項１記載の半導体装置。
【請求項３】
前記第１電極は、前記第１部分の直上域のみに配置されている請求項１または２に記載の半導体装置。
【請求項４】
前記第１電極の一部は、前記第２部分の直上域に配置されている請求項１または２に記載の半導体装置。
【請求項５】
前記第２電極は、前記第３部分の直上域のみに配置されている請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第２電極の一部は、前記第４部分の直上域に配置されている請求項１〜４のいずれか１つに記載の半導体装置。
【請求項７】
前記第１電極と前記第２電極には、相互に異なる電位を印加可能な請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
半導体部分と、
前記半導体部分上に設けられ、第１導電形の第１半導体領域と、
前記半導体部分上に設けられ、第２導電形の第２半導体領域と、
前記第１半導体領域の直上域から前記第２半導体領域の直上域にわたって設けられた絶縁膜と、
前記絶縁膜上に設けられた電極と、
を備え、
前記絶縁膜は、
前記第１半導体領域の直上域を含む領域に配置された第１部分と、
前記第２半導体領域の直上域の一部に配置され、前記第１部分よりも厚い第２部分と、
前記第２部分よりも薄く前記第１部分よりも厚い第３部分と、
前記第３部分よりも厚い第４部分と、
を有し、
前記第１部分、前記第２部分、前記第３部分及び前記第４部分は、前記第１半導体領域から前記第２半導体領域に向かう第１方向に沿ってこの順に配列されており、
前記電極は、前記第１部分、前記第２部分、前記第３部分及び前記第４部分の直上域に配置されている半導体装置。
【請求項９】
前記第１部分の下面は、前記第２部分、前記第３部分及び前記第４部分の下面よりも上方に位置する請求項１〜８のいずれか１つに記載の半導体装置。
【請求項１０】
前記第１半導体領域に接続された第１コンタクトと、
前記第２半導体領域に接続された第２コンタクトと、
をさらに備え、
前記絶縁膜は、前記第１コンタクトと前記第２コンタクトの間に配置されている請求項１〜９のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
従来より、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）においては、低いオン抵抗と高い耐圧の両立が要望されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２７０８３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、低いオン抵抗と高い耐圧を両立できる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、半導体部分と、前記半導体部分上に設けられ、第１導電形の第１半導体領域と、前記半導体部分上に設けられ、第２導電形の第２半導体領域と、前記第１半導体領域の直上域から前記第２半導体領域の直上域にわたって設けられた絶縁膜と、前記絶縁膜上に設けられ、前記第１半導体領域の直上域を含む領域に配置された第１電極と、前記絶縁膜上に設けられ、前記第２半導体領域の直上域の一部に配置され、前記第１電極から離隔した第２電極と、を備える。前記絶縁膜は、前記第１半導体領域の直上域を含む領域に配置された第１部分と、前記第２半導体領域の直上域の一部に配置され、前記第１部分よりも厚い第２部分と、前記第２部分よりも薄く前記第１部分よりも厚い第３部分と、前記第３部分よりも厚い第４部分と、を有する。前記第１部分、前記第２部分、前記第３部分及び前記第４部分は、前記第１半導体領域から前記第２半導体領域に向かう第１方向に沿ってこの順に配列されている。前記第１電極は少なくとも前記第１部分の直上域に配置されている。前記第２電極は少なくとも前記第３部分の直上域に配置されている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】第２の実施形態に係る半導体装置を示す断面図である。
【図３】第３の実施形態に係る半導体装置を示す断面図である。
【図４】第４の実施形態に係る半導体装置を示す断面図である。
【図５】第５の実施形態に係る半導体装置を示す断面図である。
【図６】第６の実施形態に係る半導体装置を示す断面図である。
【図７】第１の比較例に係る半導体装置を示す断面図である。
【図８】第２の比較例に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す断面図である。
【０００８】
本実施形態に係る半導体装置は、ＭＯＳＦＥＴを含み、例えば、ＤＭＯＳ（Diffused MOSFET）を含み、特に、ＦＰ（Field Plate）構造型のＤＭＯＳを含む。なお、本実施形態に係る半導体装置は、ＬＤＭＯＳ（Lateral DMOS）、ＤＥＭＯＳ（Drain Extended MOS）、又は、ＥＤＭＯＳ（Extended Drain MOS）を含んでいてもよい。
【０００９】
図１に示すように、本実施形態に係る半導体装置１においては、例えばシリコン（Ｓｉ）の単結晶からなるシリコン基板１０が設けられており、シリコン基板１０上には、シリコン層１１が設けられている。シリコン層１１の導電形はｐ形又はｎ形である。シリコン層１１上には、導電形がｐ形のｐウェル１２と、導電形がｎ形のドリフト層１３が設けられている。ｐウェル１２とドリフト層１３は、相互に離隔していてもよい。この場合、ｐウェル１２とドリフト層１３との間には、シリコン層１１の部分１１ａが介在している。なお、ｐウェル１２とドリフト層１３は互いに接していてもよい。図１には、ｐウェル１２とドリフト層１３が離隔している例を示している。
【００１０】
ｐウェル１２の上層部分の一部には、導電形がｎ＋形のソースコンタクト層１６と、導電形がｐ＋形のボディコンタクト層１７が形成されている。なお、「ｎ＋形」との表記は「ｎ形」よりもドナーとなる不純物の濃度が高いことを表し、「ｐ＋形」との表記は「ｐ形」よりもアクセプタとなる不純物の濃度が高いことを表す。ソースコンタクト層１６とボディコンタクト層１７は相互に接しており、シリコン層１１から離隔している。なお、ボディコンタクト層１７は設けられていなくてもよい。
【００１１】
ドリフト層１３の上層部分の一部には、導電形がｎ＋形のドレインコンタクト層１８が形成されている。ドレインコンタクト層１８はシリコン層１１から離隔している。ドレインコンタクト層１８とｐウェル１２との距離は、ソースコンタクト層１６とドリフト層１３との距離よりも長い。なお、上述の各部の導電形は逆でもよい。
【００１２】
シリコン層１１は、例えば、シリコン基板１０の上面を起点としたエピタキシャル成長法により形成されたものであってもよいが、これには限定されない。ｐウェル１２、ドリフト層１３、ソースコンタクト層１６、ボディコンタクト層１７及びドレインコンタクト層１８は、シリコン層１１に対して不純物をイオン注入することにより形成されたものである。
【００１３】
シリコン層１１がｐ形である場合は、シリコン層１１の部分１１ａ、及び、ｐウェル１２における部分１１ａとソースコンタクト層１６との間に配置された部分１２ａが、チャネル領域を構成する。一方、シリコン層１１がｎ形である場合は、ｐウェル１２の部分１２ａがチャネル領域を構成する。
【００１４】
シリコン層１１上には、例えばシリコン酸化物（ＳｉＯ）からなる絶縁膜２０が設けられている。絶縁膜２０は、ｐウェル１２の部分１２ａの直上域、シリコン層１１の部分１１ａの直上域、及び、ドリフト層１３の直上域にわたって配置されている。絶縁膜２０においては、部分２１、部分２２、部分２３及び部分２４が一体的に設けられており、ソースコンタクト層１６からドレインコンタクト層１８に向かう方向に沿って、この順に配列されている。
【００１５】
部分２１は、部分１２ａの直上域、部分１１ａの直上域、及び、ドリフト層１３における部分１１側の部分の直上域にわたって配置されている。部分２２、２３及び２４は、ドリフト層１３の直上域の一部に配置されている。部分２２及び部分２４は略同じ厚さであり、部分２１よりも厚い。部分２３は部分２２及び部分２４よりも薄く、部分２１よりも厚い。すなわち、部分２１〜２４の厚さをそれぞれｔ２１〜ｔ２４とすると、ｔ２１＜ｔ２３＜ｔ２２≒ｔ２４である。
【００１６】
絶縁膜２０の下面は略平坦であるが、厳密には、部分２１の下面は、部分２２、２３及び２４の下面よりもやや上方に位置する。一方、部分２２、２３及び２４の下面は、略同一平面を構成する。部分２２、２３及び２４の下部は、シリコン層１１内にわずかに進入している。但し、これには限定されず、部分２１の下面も、部分２２、２３及び２４の下面と略同一平面を構成していてもよい。また、部分２１〜２４の下面の位置が、相互に異なっていてもよい。
【００１７】
絶縁膜２０上には、ゲート電極３０が設けられている。ゲート電極３０は導電性材料からなり、例えば、ポリシリコン又は金属により形成されている。ゲート電極３０は、絶縁膜２０の部分２１の全体、部分２２の全体、部分２３の全体、及び、部分２４における部分２３側の部分の直上域に配置されている。すなわち、ゲート電極３０におけるドレインコンタクト層１８側の端部３０ａは、絶縁膜２０の部分２４上に乗り上げている。
【００１８】
シリコン層１１上には、例えばシリコン酸化物からなる層間絶縁膜３５が設けられている。層間絶縁膜３５は、絶縁膜２０及びゲート電極３０を覆っている。層間絶縁膜３５内には、ソースコンタクト３６及びドレインコンタクト３７が設けられている。ソースコンタクト３６の下端はソースコンタクト層１６及びボディコンタクト層１７に接続されている。ドレインコンタクト３７の下端はドレインコンタクト層１８に接続されている。絶縁膜２０の一部は、ソースコンタクト３６とドレインコンタクト３７の間に配置されている。
【００１９】
次に、本実施形態に係る半導体装置１の動作について説明する。
半導体装置１においては、ドレインコンタクト３７にドレイン電位、例えば、＋５０Ｖを印加し、ソースコンタクト３６にソース電位、例えば、接地電位（０Ｖ）を印加する。ドレイン電位は、ドレインコンタクト層１８を介してドリフト層１３に伝達される。ソース電位は、ソースコンタクト層１６に伝達される。これにより、ｐウェル１２とソースコンタクト層１６との界面を起点として空乏層が形成される。
【００２０】
このとき、ゲート電極３０の電位がソース電位であると、ドレインコンタクト３７とソースコンタクト３６との間に電流は流れず、半導体装置１はオフ状態となる。この場合、ゲート電極３０とドリフト層１３との間には、ゲート−ドレイン電圧が印加される。一方、ゲート電極３０に所定の正電位を印加すると、チャネル領域における絶縁膜２０の近傍に反転層が形成されて、ドレインコンタクト３７、ドレインコンタクト層１８、ドリフト層１３、シリコン層１１の部分１１ａ、ｐウェル１２の部分１２ａ、ソースコンタクト層１６及びソースコンタクト３６の経路で電流が流れる。これにより、半導体装置１はオン状態となる。
【００２１】
次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置１においては、ドレインコンタクト層１８とチャネル領域との距離がソースコンタクト層１６とチャネル領域との距離よりも長いため、チャネル領域の電位は、ドレインコンタクト層１８の電位よりもソースコンタクト層１６の電位に近くなる。これにより、オフ状態において、ゲート電極３０とドリフト層１３によって絶縁膜２０の部分２１に印加される電圧を低減することができる。この結果、ゲート−ドレイン間の耐圧を高めることができる。
【００２２】
また、半導体装置１においては、絶縁膜２０の下面が略平坦であり、シリコン層１１内にほとんど進入していないため、オン状態においてドリフト１３内を流れるＳＤ電流を絶縁膜２０が妨害することが少ない。これにより、オン抵抗を低減することができる。
【００２３】
更に、半導体装置１においては、ゲート電極３０がチャネル領域上からドリフト層１３上に延出しているため、ドリフト層１３に印加される電界の集中を緩和することができる。これにより、耐圧が向上する。また、この場合、ゲート電極３０におけるドレインコンタクト層１８側の端部３０ａとドリフト層１３との間で、ゲート−ドレイン電圧が最も高くなる。しかしながら、ゲート電極３０の端部３０ａは絶縁膜２０の部分２４上に乗り上げており、端部３０ａとドリフト１３との間には厚い部分２４が介在する。このため、この部分の耐圧を向上させることができ、半導体装置１全体の耐圧を向上させることができる。
【００２４】
更にまた、半導体装置１においては、絶縁膜２０の部分２２と部分２４との間に、部分２２及び２４よりも薄い部分２３が設けられている。これにより、ゲート電極３０の下面に、ドレイン側に突き出した３つの角部３０ｂ、３０ｃ、３０ｄが形成される。オフ状態のときは、これらの３つの角部３０ｂ、３０ｃ、３０ｄに電界が集中するため、電界の集中が分散されて、１ヶ所のみに集中することを回避できる。これによっても、半導体装置１全体の耐圧が向上する。また、ゲート電極３０が部分２２及び２４よりも薄い部分２３上にも設けられているため、ゲート電極３０のドリフト層１３に対する支配力が増加し、ゲート電極３０のフィールドプレート効果が向上する。
【００２５】
（第２の実施形態）
次に、第２の実施形態について説明する。
図２は、本実施形態に係る半導体装置を示す断面図である。
【００２６】
図２に示すように、本実施形態に係る半導体装置２は、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、ゲート電極が２つ設けられている点が異なっている。すなわち、半導体装置２においては、絶縁膜２０上に、ゲート電極３１及びゲート電極３２が、相互に離隔して設けられている。ゲート電極３１はゲート電極３２よりもソースコンタクト層１６側に配置されており、ゲート電極３２はゲート電極３１よりもドレインコンタクト層１８側に配置されている。ゲート電極３１とゲート電極３２には、相互に異なる電位を印加してもよく、同じ電位を印加してもよい。
【００２７】
ゲート電極３１は、絶縁膜２０の部分２１の直上域のみに配置されており、チャネル領域の直上域を含む領域に配置されている。ゲート電極３２は、絶縁膜２０の部分２３における部分２４側の部分の直上域、及び、部分２４における部分２３側の部分の直上域に配置されている。すなわち、ゲート電極３２におけるドレインコンタクト層１８側の端部３２ａは、部分２４上に乗り上げている。
【００２８】
本実施形態によれば、２つのゲート電極３１及び３２を設け、相互に独立して電位を印加することにより、半導体装置２の動作の自由度が向上する。
また、ゲート電極３２のドレイン側の端部３２ａが、部分２３よりも厚い部分２４上に乗り上げていることにより、ゲート電極３２とドリフト層１３との間の耐圧を向上させることができる。更に、ゲート電極３２の下面には、ドレイン側に突出した２ヶ所の角部が形成されるため、電界の集中を分散し、全体の耐圧を向上させることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００２９】
（第３の実施形態）
次に、第３の実施形態について説明する。
図３は、本実施形態に係る半導体装置を示す断面図である。
【００３０】
図３に示すように、本実施形態に係る半導体装置３は、前述の第２の実施形態に係る半導体装置２（図２参照）と比較して、ゲート電極３２におけるソースコンタクト層１６側の端部３２ｂが絶縁膜２０の部分２２上に乗り上げている点が異なっている。すなわち、ゲート電極３２が、絶縁膜２０の部分２２における部分２３側の端部、部分２３、部分２４における部分の直上域に配置されている。
本実施形態における上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。
【００３１】
（第４の実施形態）
次に、第４の実施形態について説明する。
図４は、本実施形態に係る半導体装置を示す断面図である。
【００３２】
図４に示すように、本実施形態に係る半導体装置４は、前述の第２の実施形態に係る半導体装置２（図２参照）と比較して、ゲート電極３２が絶縁膜２０の部分２３上のみに配置されている点が異なっている。すなわち、ゲート電極３２の端部は、部分２４上及び部分２２上には乗り上げていない。
本実施形態における上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。
【００３３】
（第５の実施形態）
次に、第５の実施形態について説明する。
図５は、本実施形態に係る半導体装置を示す断面図である。
【００３４】
図５に示すように、本実施形態に係る半導体装置５は、前述の第２の実施形態に係る半導体装置２（図２参照）と比較して、絶縁膜２０に部分２５が設けられている点、及び、ゲート電極３１におけるドレインコンタクト層１８側の端部３１ａが、絶縁膜２０の部分２２上に乗り上げている点が異なっている。すなわち、ゲート電極３１は、絶縁膜２０の部分２１の直上域、及び、部分２２における部分２１側の部分の直上域に配置されている。
【００３５】
部分２５は、絶縁膜２０における最もドレイン側の位置に配置されている。すなわち、絶縁膜２０においては、ソースコンタクト層１６からドレインコンタクト層１８に向かう方向に沿って、部分２１、部分２２、部分２３、部分２４、及び、部分２５が、この順に配列されている。部分２１〜２５は、例えばシリコン酸化物により形成されている。部分２５の厚さは部分２３と同程度であり、部分２１よりも厚く、部分２２及び部分２４よりも薄い。すなわち、部分２５の厚さをｔ２５とすると、ｔ２１＜ｔ２３≒ｔ２５＜ｔ２２≒ｔ２４である。また、部分２５の下面は、部分２２〜２４の下面と略同一平面を構成し、部分２１の下面よりもやや下方に位置する。
【００３６】
本実施形態によれば、ゲート電極３１のドレイン側の端部３１ａが、部分２１よりも厚い部分２２上に乗り上げていることにより、ゲート電極３１とドリフト層１３との間の耐圧を向上させることができる。また、ゲート電極３１の下面には、ドレイン側に突出した２ヶ所の角部が形成されるため、電界の集中を分散し、全体の耐圧を向上させることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。
【００３７】
（第６の実施形態）
次に、第６の実施形態について説明する。
図６は、本実施形態に係る半導体装置を示す断面図である。
【００３８】
図６に示すように、本実施形態に係る半導体装置６は、前述の第２の実施形態に係る半導体装置２（図２参照）と比較して、絶縁膜２０に部分２５が設けられている点が異なっている。
本実施形態における上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。
【００３９】
（第１の比較例）
次に、第１の比較例について説明する。
図７は、第１の比較例に係る半導体装置を示す断面図である。
【００４０】
図７に示すように、第１の比較例に係る半導体装置１０１においては、ゲート絶縁膜１２０とドレインコンタクト層１８との間に、ＳＴＩ（Shallow Trench Isolation）１２１が設けられている。ＳＴＩ１２１はゲート絶縁膜１２０よりも厚く、ＳＴＩ１２１の大部分はドリフト層１３内に配置されている。
【００４１】
これにより、ゲート電極３０におけるドレイン側の端部とドリフト層１３との距離を長くし、耐圧の向上を図ることができる。しかしながら、半導体装置１０１においては、ドレインコンタクト層１８からソースコンタクト層１６に流れるＳＤ電流は、ＳＴＩ１２１を迂回するためにＳＴＩ１２１の下方を通過する。このため、ＳＤ電流には縦方向の抵抗成分が発生し、オン抵抗が高くなる。
【００４２】
（第２の比較例）
次に、第２の比較例について説明する。
図８は、第２の比較例に係る半導体装置を示す断面図である。
【００４３】
図８に示すように、第２の比較例に係る半導体装置１０２においては、ドリフト層１３上に絶縁膜１２２が設けられている。絶縁膜１２２はゲート絶縁膜１２０よりも厚く、絶縁膜１２２の大部分は、シリコン層１１の上面よりも上方に配置されている。そして、ゲート電極３０におけるドレイン側の部分は、絶縁膜１２２上に乗り上げている。
【００４４】
半導体装置１０２によれば、絶縁膜１２２はドリフト層１３内にほとんど進入していないため、ＳＤ電流を妨げることが少ない。このため、オン抵抗の低減が期待できる。また、ゲート電極３０の一部が絶縁膜１２２上に配置されていることにより、この部分がフィールドプレートとして機能し、ゲート電極３０とドリフト層１３との間に発生する電界の集中を緩和する。この結果、耐圧の向上が期待できる。しかしながら、絶縁膜１２２を厚くするほど、フィールドプレートの効果が減少し、絶縁膜１２２を薄くするほど、絶縁膜１２２自体の耐圧が低下するという問題がある。
【００４５】
（試験例）
次に、第６の実施形態に係る半導体装置と上述の各比較例に係る半導体装置の特性を比較した試験例について説明する。
第６の実施形態に係る半導体装置６（図６参照）、第１の比較例に係る半導体装置１０１（図７参照）、第２の比較例に係る半導体装置１０２（図８参照）について、シミュレーションを行い、ゲート−ドレイン間の耐圧の値Ｂ［Ｖ］、及び、オン抵抗の値Ｒ［ｍΩｍｍ２］を算出した。また、下記数式１に基づいて、性能指標ＦＯＭを算出した。性能指標ＦＯＭは低いほど良く、理論値は０．８５である。結果を表１に示す。
【００４６】
【数１】
2019161188.tif 000003
【００４７】
【表１】
2019161188.tif 000004
【００４８】
表１に示すように、第６の実施形態に係る半導体装置６は、第１及び第２の比較例と比較して、高い耐圧と低いオン抵抗を両立できた。
【００４９】
以上説明した実施形態によれば、低いオン抵抗と高い耐圧を両立できる半導体装置を実現することができる。
【００５０】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態は、相互に組み合わせて実施することもできる。
【符号の説明】
【００５１】
１、２、３、４、５、６：半導体装置
１０：シリコン基板
１１：シリコン層
１１ａ：部分
１２：ｐウェル
１２ａ：部分
１３：ドリフト層
１６：ソースコンタクト層
１７：ボディコンタクト層
１８：ドレインコンタクト層
２０：絶縁膜
２１、２２、２３、２４、２５：部分
３０：ゲート電極
３０ａ：端部
３０ｂ、３０ｃ、３０ｄ：角部
３１：ゲート電極
３１ａ：端部
３２：ゲート電極
３２ａ、３２ｂ：端部
３５：層間絶縁膜
３６：ソースコンタクト
３７：ドレインコンタクト
１０１、１０２：半導体装置
１２０：ゲート絶縁膜
１２１：ＳＴＩ
１２２：絶縁膜
【図１】
2019161188.tif 000005
【図２】
2019161188.tif 000006
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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