(57)【要約】【課題】オン電流の大きい記憶素子を提供する。【解決手段】実施形態によれば、導電性の第１層、導電性の第２層と、第３層と、を含む記憶素子が提供される。前記第３層は、前記第１層と前記第２層との間に設けられ、酸化ハフニウムを含む。前記第１層は、第１領域と、第２領域と、第３領域と、を含む。前記第１領域は、炭素及び窒素からなる群より選択された第１元素と、第１金属元素と、を含む。前記第２領域は、前記第１領域と前記第３層との間に設けられ、第２金属元素を含む。前記第３領域は、前記第２領域と前記第３層との間に設けられ、酸化チタンを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
導電性の第１層と、
導電性の第２層と、
前記第１層と前記第２層との間に設けられ、酸化ハフニウムを含む第３層と、
を備え、
前記第１層は、
炭素及び窒素からなる群より選択された第１元素と、第１金属元素と、を含む第１領域と、
前記第１領域と前記第３層との間に設けられ、第２金属元素を含む第２領域と、
前記第２領域と前記第３層との間に設けられ、酸化チタンを含む第３領域と、
を含む、記憶素子。
【請求項２】
前記第２領域は酸素を含み、
前記第３領域における酸素濃度は、前記第２領域における酸素濃度よりも高い、請求項１記載の記憶素子。
【請求項３】
前記第３領域は、前記第１元素を含まない、または、
前記第３領域は、前記第１元素を含み、前記第３領域における前記第１元素の濃度は、前記第１領域における前記第１元素の濃度よりも低い、請求項１または２記載の記憶素子。
【請求項４】
前記第３層は、シリコンを含む、請求項１〜３のいずれか１つに記載の記憶素子。
【請求項５】
前記酸化ハフニウムは、斜方晶である、請求項１〜４のいずれか１つに記載の記憶素子。
【請求項６】
前記酸化ハフニウムの結晶格子の長軸は、前記第２層から第１層へ向かう第１方向に対して垂直な第２方向に沿う、請求項１〜５のいずれか１つに記載の記憶素子。
【請求項７】
前記第１金属元素は、チタン、タンタル及びタングステンからなる群より選択された少なくとも１つを含む、請求項１〜６のいずれか１つに記載の記憶素子。
【請求項８】
前記第２金属元素は、チタン、セリウム、ユウロピウム、ジルコニウム、バリウム、アルミニウム、ハフニウム、ストロンチウム、ランタン、マグネシウム、ネオジム、イッテルビウム、サマリウム、ジスプロシウム、ルテチウム、ホルミウム、ツリウム、エルビウム、カルシウム、及びイットリウムからなる群より選択された少なくとも１つを含む、請求項１〜７のいずれか１つに記載の記憶素子。
【請求項９】
前記第２層は、第２元素を含み、
前記第２金属元素の酸化物の標準生成自由エネルギーは、前記第２元素の酸化物の標準生成自由エネルギーよりも低い、請求項１〜８のいずれか１つに記載の記憶素子。
【請求項１０】
前記第２層と前記第３層との間に設けられ第３元素を含む第４層をさらに備え、
前記第２金属元素の酸化物の標準生成自由エネルギーは、前記第３元素の酸化物の標準生成自由エネルギーよりも低い、請求項１〜９のいずれか１つに記載の記憶素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶素子に関する。
【背景技術】
【０００２】
強誘電体を含む抵抗変化素子を用いた記憶素子及び記憶装置が提案されている。このような記憶素子において、オン電流が大きいことが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−００５０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、オン電流の大きい記憶素子を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、導電性の第１層、導電性の第２層と、第３層と、を含む記憶素子が提供される。前記第３層は、前記第１層と前記第２層との間に設けられ、酸化ハフニウムを含む。前記第１層は、第１領域と、第２領域と、第３領域と、を含む。前記第１領域は、炭素及び窒素からなる群より選択された第１元素と、第１金属元素と、を含む。前記第２領域は、前記第１領域と前記第３層との間に設けられ、第２金属元素を含む。前記第３領域は、前記第２領域と前記第３層との間に設けられ、酸化チタンを含む。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る記憶素子を例示する模式的断面図である。
【図２】図２（ａ）及び図２（ｂ）は、記憶素子の特性を例示するグラフ図である。
【図３】図３（ａ）及び図３（ｂ）は、記憶素子の分析データを例示するグラフ図である。
【図４】図４（ａ）図４（ｃ）は、記憶素子の強誘電体層を例示する模式図である。
【図５】図５（ａ）〜図５（ｃ）は、実施形態に係る記憶素子の製造方法を例示する工程順模式断面図である。
【図６】図６（ａ）〜図６（ｄ）は、実施形態に係る記憶装置を例示する模式的斜視図である。
【図７】実施形態に係る記憶装置を例示する模式的平面図である。
【図８】実施形態に係る記憶装置を例示する模式的斜視図である。
【図９】実施形態に係る記憶装置の一部を例示する模式的断面図である。
【図１０】実施形態に係る記憶装置の一部を例示する模式的断面図である。
【発明を実施するための形態】
【０００７】
以下に、各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
図１は、実施形態に係る記憶素子を例示する模式的断面図である。  
図１に示すように、実施形態に係る記憶素子１００は、第１層１０と、第２層２０と、第３層３０と、を含む。  
記憶素子１００は、例えば不揮発性記憶素子である。記憶素子１００は、例えば強誘電体を利用したＦＴＪ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）メモリの１つのメモリセルである。  
第１層１０の少なくとも一部は、導電性を有する導電層である。第１層１０は、例えば、記憶素子１００の上部電極である。第１層１０は、金属元素を含む。第１層１０は、第１元素を含んでもよい。第１元素は、Ｃ（炭素）及びＮ（窒素）からなる群より選択された少なくとも１つを含む。
【０００９】
第２層２０の少なくとも一部は、導電性を有する導電層である。第２層２０は、例えば、記憶素子１００の下部電極である。第２層２０は、第２元素を含む。第２元素は、シリコン（Ｓｉ）、Ｇｅ（ゲルマニウム）、Ｔａ（タンタル）、Ｎｂ（ニオブ）、Ｖ（バナジウム）、Ｗ（タングステン）、Ｆｅ（鉄）、Ｍｏ（モリブデン）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｒｕ（ルテニウム）、Ｉｒ（イリジウム）、Ｃｕ（銅）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｐｔ（白金）、及びＴｉ（チタン）からなる群より選択された少なくとも１つを含む。第２層２０は、例えば半導体層、金属層及び金属化合物層の少なくともいずれかを含む。
【００１０】
この例では、第２層２０は、第１下部電極層２１と、第２下部電極層２２と、を含む。第１下部電極層２１は、ＴｉＮ（窒化チタン）を含む。第２下部電極層２２は、第１下部電極層２１と第３層３０との間に設けられる。第２下部電極層２２は、Ｐ（リン）などのｎ型不純物が添加された多結晶シリコンを含む。
【００１１】
第３層３０は、第１層１０と第２層２０との間に設けられる。第３層３０は、例えば、第１層１０と接している。第３層３０は、強誘電体を含む。この例では、第３層３０は、強誘電体として酸化ハフニウムを含む。第３層３０の厚さ（Ｚ軸方向に沿った長さ）は、例えば、１ｎｍ以上１０ｎｍ以下である。
【００１２】
また、記憶素子１００は、第２層２０と第３層３０との間に設けられた第４層４０を含む。第４層４０は、例えば、第２層２０及び第３層３０のそれぞれと接している。第４層４０は、例えば常誘電体層である。第４層４０は、第３元素を含む。第３元素は、シリコン、アルミニウム、タンタル及びタングステンからなる群より選択された少なくとも１つを含む。第４層４０は、半導体の酸化物及び金属酸化物の少なくともいずれかを含む。第４層４０は、例えば、酸化シリコン、酸化アルミニウム、酸化タンタル及び酸化タングステンの少なくともいずれかを含む。第４層４０の厚さ（Ｚ軸方向に沿った長さ）は、例えば、２ｎｍ以上１０ｎｍ以下である。
【００１３】
第２層２０から第１層１０へ向かう方向をＺ軸方向（第１方向）とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向に対して垂直で、Ｘ軸方向に対して垂直な方向をＹ軸方向とする。
【００１４】
記憶素子１００は、上部電極（第１層１０）と下部電極（第２層２０）との間に設けられた抵抗変化層を含む、２端子のＦＴＪ素子である。第３層３０及び第４層４０が抵抗変化層に相当する。第１層１０と第２層２０との間に印加される電圧によって、強誘電体の分極が変化する。これにより、記憶素子１００の電気抵抗（第１層１０と第２層２０との間の電気抵抗）が変化する。すなわち、記憶素子１００の電気抵抗が低いオン状態と、記憶素子１００の電気抵抗が低いオフ状態と、が切り替わる。
【００１５】
図１に示すように、第１層１０は、第１領域１１と、第２領域１２と、第３領域１３と、を含む。  
第１領域１１は、第１金属元素を含む。第１金属元素は、例えば、チタン、タンタル及びタングステンからなる群より選択された少なくとも１つを含む。第１領域１１は、例えば第１領域１１の上に設けられる配線層（後述）と、第２領域１２と、の反応を抑制する。この例では、第１領域１１は、前述の第１元素（例えば窒素）を含む。この例では、第１領域１１は、窒化チタンである。第１領域１１の厚さ（Ｚ軸方向に沿った長さ）は、例えば、１ｎｍ以上５０ｎｍ以下である。第１領域１１の材料は、第３領域１３の材料と同じであってもよいし、異なっていてもよい。
【００１６】
第２領域１２は、第１領域１１と第３層３０との間に設けられる。第２領域１２は、例えば第１領域１１と連続している、または、第１領域１１と接している。第２領域１２は、第２金属元素と酸素とを含む。第２金属元素は、例えば、Ｔｉ（チタン）、Ｃｅ（セリウム）、Ｅｕ（ユウロピウム）、Ｚｒ（ジルコニウム）、Ｂａ（バリウム）、Ａｌ（アルミニウム）、Ｈｆ（ハフニウム）、Ｓｒ（ストロンチウム）、Ｌａ（ランタン）、Ｍｇ（マグネシウム）、Ｎｄ（ネオジム）、Ｙｂ（イッテルビウム）、Ｓｍ（サマリウム）、Ｄｙ（ジスプロシウム）、Ｌｕ（ルテチウム）、Ｈｏ（ホルミウム）、Ｔｍ（ツリウム）、Ｅｒ（エルビウム）、Ｃａ（カルシウム）、およびＹ（イットリウム）からなる群より選択された少なくとも１つを含む。第２金属元素は、第１金属元素と同じであっても良いし、第１金属元素と異なっていてもよい。この例では、第２領域１２は、チタンである。第２領域１２は、酸化チタンや窒化チタンを含んでもよい。第２領域１２の厚さ（Ｚ軸方向に沿った長さ）は、例えば、１ｎｍ以上１０ｎｍ以下である。
【００１７】
第３領域１３は、第２領域１２と第３層３０との間に設けられる。第３領域１３は、例えば第２領域１２と連続している、または、第２領域１２と接している。第３領域１３は、例えば第３層３０と接している。第３領域１３は、チタンと酸素とを含む。第３領域１３は、例えば酸化チタンを含む。第３領域１３に含まれる酸化チタンは、例えば、正方晶（ルチル型）の二酸化チタンである。第３領域１３は、例えば、第３層３０と第２領域１２との反応を抑制する。第３領域１３の厚さ（Ｚ軸方向に沿った長さ）は、例えば、１ｎｍ以上１０ｎｍ以下である。
【００１８】
第３領域１３は、例えば、第１元素（例えば窒素）を含まない。または、第３領域１３は、例えば、第１元素を含み、第３領域１３における第１元素の濃度は、第１領域１１における第１元素の濃度よりも低い。
【００１９】
第２領域１２は、例えば、第１元素を含まない。または、第２領域１２は、例えば、第１元素を含み、第２領域１２における第１元素の濃度は、第３領域１３における第１元素の濃度よりも高く、第１領域１１における第１元素の濃度よりも低い。
【００２０】
第３領域１３における酸素濃度は、例えば、第２領域１２における酸素濃度よりも高い。第１領域１１は、例えば酸素を含まない。または、第１領域１１は、例えば酸素を含み、第１領域１１における酸素濃度は、第２領域１２における酸素濃度及び第３領域における酸素濃度の少なくともいずれかよりも低い。  
実施形態において、各濃度は、例えばＳＩＭＳ（Secondary Ion Mass Spectrometry）により測定される濃度（ａｔоｍｓ／ｃｍ３）である。各層や各領域の濃度（ａｔоｍｉｃ％）や組成は、ＴＥＭ−ＥＤＸ（エネルギー分散型Ｘ線分光法）や、ＴＥＭ−ＥＥＬＳ（電子エネルギー損失分光法）などにより測定されてもよい。
【００２１】
第２層２０及び第３層３０の上に、上述のような第１層１０を積層する。これにより、記憶素子１００のオン電流（オン状態の電流値）が大きくなることが、本願発明者らの検討により分かった。
【００２２】
図２（ａ）及び図２（ｂ）は、記憶素子の特性を例示するグラフ図である。  
これらの図は、実施形態に係る記憶素子１００の特性Ｃ１００と、参考例の記憶素子１０９の特性Ｃ１０９と、を示す。  
参考例の記憶素子１０９においては、上部電極の第１領域及び第３領域のそれぞれには、窒化チタンが用いられ、第２領域には、チタンが用いられている。記憶素子１０９においては、例えば、第３領域における窒素濃度は、第２領域における窒素濃度よりも高い。記憶素子１０９の第２〜第４層の材料は、記憶素子１００と同様である。
【００２３】
図２（ａ）の横軸は、記憶素子１００又は１０９に印加される電圧Ｖａ（arbitrary unit）、すなわち上部電極と下部電極との間に印加される電圧を表す。図２（ａ）の縦軸は、記憶素子１００又は１０９に流れるオン電流Ｉоｎ（arbitrary unit）、すなわち上部電極と下部電極との間に流れる電流を表す。図２（ａ）に示すように、記憶素子１００におけるオン電流（例えば電圧がＶ１の時の電流値）は、記憶素子１０９におけるオン電流よりも大きい。
【００２４】
図２（ｂ）の横軸は、オン状態の保持時間ｔ（arbitrary unit）、すなわち記憶素子をオン状態としてからの経過時間を表す。図２（ｂ）の縦軸は、記憶素子のオン電流Ｉоｎ（arbitrary_unit）を表す。図２（ｂ）に示すように、時間が経過した場合に、記憶素子１００におけるオン電流の低下は、記憶素子１０９におけるオン電流の低下よりも小さい。すなわち、記憶素子１００の保持特性は、参考例の記憶素子１０９の保持特性に比べて向上している。
【００２５】
このように、実施形態によれば、オン電流の大きい記憶素子が提供される。実施形態によれば、保持特性が向上した記憶素子が提供される。これは、例えば、第１層１０（第３領域１３）により、第３層３０の酸化ハフニウムの配向が整えられたためと推察される。例えば、酸化ハフニウムの分極軸がＺ軸方向に沿い易くなると推察される。
【００２６】
図３（ａ）及び図３（ｂ）は、記憶素子の分析データを例示するグラフ図である。  
図３（ａ）は、実施形態に係る記憶素子１００のＥＥＬＳのデータである。図３（ｂ）は、参考例の記憶素子１０９のＥＥＬＳのデータである。縦軸は、強度Ｉｎｔ（arbitrary unit）を表し、横軸は、Ｚ軸方向における位置Ｒｚ（arbitrary unit）を表す。ＥＥＬＳの測定におけるスキャン方向は、第１層１０から第２層２０へ向かう方向である。  
図２の例と同様、この例では、記憶素子１００において、第１領域１１は、窒化チタンを含み、第２領域１２は、チタンを含み、第３領域１３は、酸化チタンを含む。言い換えれば、第１元素に窒素が用いられ、第１金属元素及び第２金属元素にチタンが用いられている。記憶素子１００の第２領域１２は多結晶シリコンを含み、第３層３０は酸化ハフニウムを含み、第４層４０は酸化シリコンを含む。一方、記憶素子１０９においては、第１領域及び第３領域は窒化チタンを含み、第２領域はチタンを含む。
【００２７】
図３（ａ）に示すように、第１層１０における窒素濃度のピークＰｎ（最大値）は、第１領域１１に位置する。第２領域１２における窒素濃度は、第１領域１１における窒素濃度よりも低い。第３領域１３における窒素濃度は、第２領域における窒素濃度よりも低い。
【００２８】
第１層１０におけるチタンの濃度のピークＰｔ（最大値）は、第１領域１１に位置する。第２領域１２におけるチタンの濃度は、第１領域１１におけるチタンの濃度よりも低い。第３領域１３におけるチタンの濃度は、第２領域１２におけるチタンの濃度よりも低い。
【００２９】
第１層１０における酸素濃度の最大値は、第３領域１３に位置する。第２領域１２における酸素濃度は、第３領域１３における酸素濃度よりも低い。第１領域１１における酸素濃度は、第２領域における酸素濃度よりも低い。例えば、第１層１０において、酸素濃度は、第３層３０から第１層１０へ向かう方向に沿って、単調に減少する。
【００３０】
図４（ａ）〜図４（ｃ）は、記憶素子の強誘電体層を例示する模式図である。  
図４（ａ）及び図４（ｂ）は、実施形態に係る記憶素子１００の強誘電体層（第３層３０）のＸ線回折のスペクトルＳ１００と、参考例の記憶素子１０９の強誘電体層のＸ線回折のスペクトルＳ１０９と、を表す。図４（ａ）及び図４（ｂ）に示すＸ線回折には、Ｃｕ−ｋα線が用いられる。
【００３１】
図４（ａ）に示すように、２θχ／φ（°）＝２５°付近、２θχ／φ（°）＝３０°付近、および２θχ／φ（°）＝３５°付近のそれぞれに、強度Ｉｎｔのピークが確認される。第３層３０に含まれる酸化ハフニウムは、斜方晶の結晶構造を含むことが分かる。
【００３２】
図４（ｂ）に示すように、記憶素子１００においては、２θχ／φ（°）＝３４〜３５°付近のピークＰ１、及び、２θχ／φ（°）＝３５〜３６°付近のピークＰ２が観測される。ピークＰ１は、斜方晶の酸化ハフニウムの（０２０）面に対応する。ピークＰ２は、斜方晶の酸化ハフニウムの（２００）面、（００２）面に対応する。第３層３０に含まれる酸化ハフニウムは、例えば斜方晶の単一相である。
【００３３】
図４（ｃ）に示すように、酸化ハフニウムの結晶格子は、ａ軸、ｂ軸（長軸）及びｃ軸（分極軸）を有する。実施形態においては、例えば、ｂ軸がＸ−Ｙ平面（Ｚ軸方向に垂直な第２方向）に沿っている。すなわち、ｃ軸（分極軸）がＺ軸方向に沿っている。Ｘ線回折により、参考例に比べて、実施形態においては、ｃ軸がＺ軸方向を向く割合が高いと考えられる。
【００３４】
第３層３０は、例えば、シリコンを含む。第３層３０は、例えばシリコンが添加された酸化ハフニウム（ＨｆＳｉＯ）である。第３層３０におけるシリコンの濃度は、例えば、１原子パーセント（ａｔ％）以上１０ａｔ％以下程度である。これにより、例えば、酸化ハフニウムが斜方晶の単一相となりやすくなる。第３層３０の酸化ハフニウムには、シリコン以外に、Ｚｒ、Ａｌ、Ｙ、Ｓｒ、Ｌａ、Ｃｅ、Ｇｄ、及びＢａからなる群より選択される少なくとも１つの元素を含んでもよい。
【００３５】
例えば、第２領域１２に含まれる第２金属元素の酸化物の標準生成自由エネルギーは、第２層２０に含まれる第２元素の酸化物の標準生成自由エネルギーよりも低い。標準生成自由エネルギーは、２９８．１５Ｋ及び１気圧の条件下で、酸化物を生成する場合における生成自由エネルギーである。酸化物の標準生成自由エネルギーが低い元素ほど、酸化されやすい元素である。すなわち、第２領域１２は、第２層２０に含まれる第２元素よりも酸化されやすい第２金属元素を含む。
【００３６】
例えば、第２元素は、シリコンであり、第２金属元素は、チタンである。チタンの酸化物の標準生成自由エネルギーは、シリコンの酸化物の標準生成自由エネルギーよりも低い。チタンは、シリコンよりも酸化されやすい。
【００３７】
第２領域１２に含まれる第２金属元素の酸化物の標準生成自由エネルギーは、第４層４０に含まれる第３元素の酸化物の標準生成自由エネルギーよりも低い。すなわち、第２領域１２は、第４層４０に含まれる第３元素よりも酸化されやすい第２金属元素を含む。例えば、第３元素は、シリコンであり、第２金属元素は、チタンである。
【００３８】
このように、第２領域１２は、比較的酸化されやすい第２金属元素を含む。これにより、抵抗変化層（第４層４０）の実効的な膜厚が厚くなることが抑制される。これにより、オフ電流に対してオン電流を大きくすることができる。
【００３９】
実施形態に係る記憶素子１００の製造方法の一例について説明する。  
図５（ａ）〜図５（ｃ）は、実施形態に係る記憶素子の製造方法を例示する工程順模式断面図である。  
図５（ａ）に示すように、第２層２０の上に、第４層４０を形成する。第４層４０の上に、第３層３０となる酸化ハフニウム膜３０ｆを形成する。
【００４０】
その後、図５（ｂ）に示すように、酸化ハフニウム膜３０ｆの上に、バリアメタルとして第３領域１３の少なくとも一部となる酸化チタン膜１３ｆを形成し、例えば６００℃以上１１００℃以下程度の熱処理を行う。
【００４１】
その後、図５（ｃ）に示すように、酸化チタン膜１３ｆの上に第２領域１２の少なくとも一部となるチタン膜１２ｆを形成する。チタン膜１２ｆの上に、第１領域１１の少なくとも一部となる窒化チタン膜１１ｆを形成する。その後、６００℃以上１１００℃以下程度の熱処理を行い、記憶素子１００が製造される。この熱処理によって、酸化ハフニウムが結晶化され、強誘電性が発現する。
【００４２】
熱処理の際には、酸化ハフニウムから酸素の脱離が生じる。この酸素によって、第２層２０や第４層４０において酸化反応が生じ、酸化物が形成される可能性がある。この酸化物の厚さに応じて、抵抗変化層（第４層４０）が実効的に厚くなる可能性がある。
【００４３】
これに対して、実施形態においては、第２領域１２は、酸化物の標準生成自由エネルギーが小さい第２金属元素を含む。熱処理の際に、酸化ハフニウムから脱離した酸素は、第２金属元素と反応しやすい。これにより、第２層２０や第４層４０における酸化反応を抑制することができる。したがって、第４層４０の実効的な膜厚が厚くなることを抑制できる。
【００４４】
図６（ａ）〜図６（ｄ）は、実施形態に係る記憶装置を例示する模式的斜視図である。  実施形態に係る記憶装置は、例えば、クロスポイント型の不揮発性記憶装置である。実施形態に係る不揮発性記憶装置には、第１層１０、第２層２０、第３層３０及び第４層４０を含む積層体が用いられる。
【００４５】
図６（ａ）に示すように、実施形態に係る記憶装置１２１においては、第１層１０は、第２方向に延びている。第２方向は、Ｘ軸方向である。Ｘ軸方向は、例えば、Ｚ軸方向（積層方向）と直交している。さらに、第２層２０は、第３方向に延びている。第３方向は、Ｙ軸方向である。Ｙ軸方向は、例えば、Ｘ軸方向及びＺ軸方向と直交している。
【００４６】
第３層３０は、Ｚ軸方向に対して垂直な平面（Ｘ−Ｙ平面）に投影したときに、第１層１０の一部と重なる。第３層３０は、Ｘ−Ｙ平面に投影したときに、第２層２０の一部と重なる。第３層３０は、Ｘ−Ｙ平面に投影したときに、第１層１０と第２層２０とが重なる領域と重なる。
【００４７】
この例では、第１層１０は、１つの配線となり、第２層２０は、別の１つの配線となる。そして、これらの配線が交差する位置に、第３層３０が設けられる。
【００４８】
図６（ｂ）に示すように、記憶装置１２２においては、第１配線４１が設けられる。第１配線４１は、Ｘ軸方向に延びる。第２層２０は、Ｙ軸方向に延びる。第３層３０は、Ｘ−Ｙ平面に投影したときに、第２層２０の一部と重なる。第１配線４１と第２層２０との間に、第３層３０及び第１層１０が設けられる。第１層１０、第３層３０、及び第２層２０は、Ｘ−Ｙ平面に投影したときに、第１配線４１の一部と重なる。
【００４９】
図６（ｃ）に示すように、記憶装置１２３においては、第２配線４２が設けられる。第２配線４２は、Ｙ軸方向に延びる。第１層１０は、Ｘ軸方向に延びる。第３層３０は、Ｘ−Ｙ平面に投影したときに、第１層１０の一部と重なる。第２配線４２と第１層１０との間に、第３層３０及び第２層２０が設けられる。第１層１０、第３層３０、及び第２層２０は、Ｘ−Ｙ平面に投影したときに、第２配線４２の一部と重なる。
【００５０】
図６（ｄ）に示すように、記憶装置１２４においては、第１配線４１及び第２配線４２が設けられる。第１配線４１は、Ｘ軸方向に延びる。第２配線４２は、Ｙ軸方向に延びる。第１層１０、第３層３０、及び第２層２０は、第１配線４１と第２配線４２との間に配置される。
【００５１】
実施形態において、第１層１０及び第２層２０の少なくともいずれかを配線として用いても良い。第１層１０及び第２層２０とは別に、配線（第１配線４１及び第２配線４２の少なくともいずれか）を設けても良い。
【００５２】
第３層３０を含む積層膜は、角柱状でも良く、円柱状（扁平円状を含む）でも良い。
【００５３】
図７は、実施形態に係る記憶装置を例示する模式的平面図である。  
図７に示すように、記憶装置１２５においては、複数の配線６１と、複数の配線６２と、が設けられる。複数の配線６１は、互いに平行である。複数の配線６２は、互いに平行である。配線６１の延びる方向は、配線６２の延びる向と交差する。配線６１には、例えば、第１層１０または第１配線４１が用いられる。配線６２には、例えば、第２層２０または第２配線４２が用いられる。配線６１は、例えば、ワード線として用いられる。配線６２は、例えば、ビット線として用いられる。
【００５４】
複数の配線６１のそれぞれと、複数の配線６２のそれぞれと、の間の交差部に、複数の積層体（少なくとも第３層３０）のそれぞれが設けられる。配線６１及び配線６２は、制御部６３（制御回路）に接続される。配線６１及び配線６２により、複数の第３層３０のいずれかが選択状態とされ、所望の動作が行われる。記憶装置１２５は、クロスポイント型抵抗変化メモリである。
【００５５】
記憶装置１２５において、基板６４が設けられる。基板６４の上に、配線６１及び配線６２が設けられる。第１層１０、第３層３０、及び第２層２０を含む積層体における積層順は、任意である。例えば、基板６４と第１層１０との間に、第２層２０が配置されても良い。一方、基板６４と第２層２０との間に、第１層１０が配置されても良い。Ｚ軸方向は、基板６４の主面と交差しても良い。
【００５６】
複数の積層体（第１層１０、第３層３０、及び第２層２０）を積層しても良い。すなわち、実施形態は、三次元積層構造のクロスポイント型メモリに適用できる。
【００５７】
図８は、実施形態に係る記憶装置を例示する模式的斜視図である。  
図８においては、絶縁部分の一部が省略されている。  
図８に示すように、実施形態に係る記憶装置２１０においては、複数の第１配線７１、及び、複数の第２配線７２が設けられる。さらに、記憶装置２１０は、複数の第３配線７３及び複数の第４配線７４を含む。
【００５８】
複数の第１配線７１は、第３方向（例えばＹ軸方向）、及び、第１方向（例えばＺ軸方向）に並ぶ。複数の第１配線７１は、実質的に互いに平行である。第１配線７１には、例えば、第１層１０または第１配線４１が用いられる。この例では、第１配線７１は、第１層１０と導電部７１ｃと積層体である。
【００５９】
複数の第２配線７２は、第２方向（例えばＸ軸方向）、及び、第１方向（例えばＺ軸方向）に並ぶ。複数の第２配線７２は、実質的に互いに平行である。第２配線７２には、例えば、第２層２０または第２配線４２が用いられる。この例では、第２配線７２には、第２層２０が用いられている。
【００６０】
複数の第３配線７３の１つは、第１方向（例えばＺ軸方向）に延びる。複数の第３配線７３は、Ｘ軸方向に並ぶ。複数の第３配線７３は、実質的に互いに平行である。
【００６１】
複数の第４配線７４の１つは、第２方向（例えばＸ軸方向）に延びる。複数の第４配線７４は、Ｚ軸方向に並ぶ。複数の第４配線７４は、実質的に互いに平行である。
【００６２】
複数の第１配線７１は、例えば、ワード線ＷＬに対応する。複数の第２配線７２は、例えば、ローカルビット線ＢＬに対応する。複数の第３配線７３は、グローバルビット線ＧＢＬに対応する。複数の第４配線７４は、選択ゲート線ＳＧＬに対応する。
【００６３】
記憶装置２１０において、半導体領域５５及び絶縁膜５５Ｉが設けられる。複数の半導体領域５５、及び、複数の絶縁膜５５Ｉが設けられる。複数の半導体領域５５の１つは、複数の第２配線７２の１つと、複数の第３配線７３の１つと、の間に設けられる。半導体領域５５は、選択トランジスタの一部として機能する。第４配線７４は、選択トランジスタのゲート電極として機能する。絶縁膜５５Ｉは、選択トランジスタのゲート絶縁膜として機能する。
【００６４】
第３方向（例えばＹ軸方向）において、第３配線７３の一部と、複数の第１配線７１と、の間に第４配線７４が位置する。第１方向（例えばＺ軸方向）において、第４配線７４の一部と、半導体領域５５と、の間に絶縁膜５５Ｉが設けられる。
【００６５】
半導体領域５５の第１部分５１は、複数の第３配線７３の１つと接続される。半導体領域５５の第２部分５２は、複数の第２配線７２の１つと接続される。第１部分５１は、選択トランジスタのソース及びドレインの一方となる。第２部分５２は、選択トランジスタのソース及びドレインの他方となる。半導体領域５５は、第３部分５３をさらに含む。第３部分５３は、第１部分５１と第２部分５２との間に位置する。第３部分５３は、選択トランジスタのチャネル部となる。
【００６６】
複数の第１配線７１のそれぞれと、複数の第２配線７２のそれぞれと、の交差部に、メモリセルＭＣが位置する。メモリセルＭＣは、Ｘ軸方向、Ｙ軸方向及びＺ軸方向に並ぶ。メモリセルＭＣは、例えば、第１層１０、第２層２０、第３層３０及び第４層４０が積層された部分である。メモリセルＭＣは、少なくとも第３層３０を含む。
【００６７】
第４配線７４に印加される電圧により、選択トランジスタがオンとなり、複数の第３配線７３の１つに対応する複数の第２配線７２の１つが選択される。複数の第１配線７１のそれぞれに印加される電圧に応じて、複数のメモリセルＭＣの１つが選択される。第１層１０と第２層２０との間に電圧が印加される。これにより、オン状態とオフ状態との切り替え（書き込み動作及び消去動作）が実施される。第１層１０と第２層２０との間の電気抵抗に応じて、オン状態とオフ状態が判別される（読み出し動作）。
【００６８】
図９は、実施形態に係る記憶装置の一部を例示する模式的断面図である。  
図９は、記憶装置２１０をＺ−Ｘ平面で切断したときの断面図である。  
図９に示すように、記憶装置２１０において、第１絶縁領域５９が設けられる。第１絶縁領域５９は、例えば、層間絶縁膜に対応する。
【００６９】
複数の第２配線７２は、Ｘ軸方向及びＹ軸方向に並ぶ。複数の第２配線７２の間に、第１絶縁領域５９が設けられる。例えば、複数の第２配線７２の一部のグループ（第１グループ）は、第２方向（例えばＸ軸方向）に並んでいる。第１絶縁領域５９の少なくとも一部は、この第１グループに含まれる複数の第２配線７２の間に位置している。複数の第１配線７１の１つの第１層１０（第１層１０ａ）は、導電部７１ｃと、第１絶縁領域５９の上記の少なくとも一部（複数の第２配線７２の間の部分）と、の間に設けられている。すなわち、複数の第１配線７１の１つの第１層１０（第１層１０ａ）は、導電部７１ｃとともに、Ｙ軸方向に延びている。
【００７０】
図９に示すように、複数の第１配線７１は、第５配線１８Ｅ及び第６配線１８Ｆにより、櫛歯状に接続されている。第５配線１８Ｅ及び第６配線１８Ｆは、第１方向（例えばＺ軸方向）に延びる。第６配線１８Ｆは、第２方向（例えばＸ軸方向）において、第５配線１８Ｅから離れている。
【００７１】
複数の第１配線７１が、第５配線１８Ｅと第６配線１８Ｆとの間に設けられている。この複数の第１配線７１は、第１方向（例えばＺ軸方向）に並ぶ。この複数の第１配線７１の２つは、第５配線１８Ｅと接続される。一方、第１方向（例えばＺ軸方向）において、複数の第１配線７１の別の１つは、複数の第１配線７１の上記の２つの間にある。複数の第１配線７１の上記の１つ（上記の別の１つ）は、第６配線１８Ｆと接続される。例えば、複数の第１配線７１のうちの奇数番目の配線が、第５配線１８Ｅに接続される。複数の第１配線７１のうちの偶数番目の配線が、第６配線１８Ｆに接続される。
【００７２】
Ｚ軸方向に沿って並ぶ複数の第２配線７２のうちの２つの間に、複数の第１配線７１の１つが位置する。この第１配線７１においては、Ｚ軸方向に並ぶ２つの第１層１０（第１層１０ａ及び第１層１０ｂ）の間に、導電部７１ｃが位置する。が設けられる。
【００７３】
第１層１０ｂは、第２方向（例えばＸ軸方向）に延びる。第１方向（例えばＺ軸方向）において、複数の第２配線７２の上記の２つの１つの一部と、導電部７１ｃと、の間に、第１層１０ａが位置する。第１方向（Ｚ軸方向）において、複数の第２配線７２の上記の２つの別の１つの一部と、導電部７１ｃと、の間に、第１層１０ｂが位置する。
【００７４】
複数の第２配線７２の上記の２つの１つの一部と、導電部７１ｃと、を含む領域に、第３層３０及び第４層４０が設けられる。この部分が、複数のメモリセルＭＣの１つとなる。
【００７５】
複数の第２配線７２の上記の２つの別の１つの一部と、導電部７１ｃと、を含む領域に、別の第３層３０及び第４層４０が設けられる。この部分が、複数のメモリセルＭＣの別の１つとなる。
【００７６】
図１０は、実施形態に係る記憶装置の一部を例示する模式的断面図である。  
図１０は、記憶装置２１０をＹ−Ｚ平面で切断したときの断面図である。  
第３配線７３の上に複数の半導体領域５５が設けられる。複数の半導体領域５５と、複数の第４配線７４と、が、Ｚ軸方向に沿って交互に並ぶ。Ｚ軸方向において、第２絶縁領域５６及び５７の間に、第４配線７４が位置する。第２絶縁領域５６及び５７は、層間絶縁膜に対応する。
【００７７】
Ｙ軸方向において、複数の第１配線７１が並ぶ。複数の第１配線７１の間に、第１絶縁領域５７が設けられる。
【００７８】
Ｚ軸方向に並ぶ複数の第２配線７２の間に、複数の第１配線７１の１つが設けられる。複数の第１配線７１は、Ｙ軸方向に並ぶ。複数の第２配線７２と、複数の第１配線７１と、の交差部に、メモリセルＭＣが設けられる。
【００７９】
このような記憶装置２１０において、１つのメモリセルＭＣにおいて流れる電流の方向は、例えばＺ軸方向である。１つのメモリセルＭＣのＺ軸方向の長さが短いことが、高密度の記憶装置に繋がる。
【００８０】
実施形態によれば、オン電流の大きい記憶素子が提供できる。
【００８１】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
【００８２】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、第１層、第２層、第３層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００８３】
その他、本発明の実施の形態として上述した記憶素子及び記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての記憶素子及び記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００８４】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００８５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８６】
１０、１０ａ、１０ｂ…第１層、  １１…第１領域、  １１ｆ…窒化チタン膜、  １２…第２領域、  １２ｆ…チタン膜、  １３…第３領域、  １３ｆ…酸化チタン膜、  １８Ｅ…第５配線、  １８Ｆ…第６配線、  ２０…第２層、  ２１…第１下部電極層、  ２２…第２下部電極層、  ３０…第３層、  ３０ｆ…酸化ハフニウム膜、  ４０…第４層、  ４１…第１配線、  ４２…第２配線、  ５１…第１部分、  ５２…第２部分、  ５３…第３部分、  ５５…半導体領域、  ５５Ｉ…絶縁膜、  ５６…絶縁領域、  ５７…絶縁領域、  ５９…第１絶縁領域、  ６１…配線、  ６２…配線、  ６３…制御部、  ６４…基板、  ７１…第１配線、  ７１ｃ…導電部、  ７２…第２配線、  ７３…第３配線、  ７４…第４配線、  １００、１０９…記憶素子、  １２１〜１２５…記憶装置、  ２１０…記憶装置、  ＢＬ…ローカルビット線、  Ｃ１００、Ｃ１０９…特性、  ＧＢＬ…グローバルビット線、  Ｉｎｔ…強度、  Ｉｏｎ…オン電流、  ＭＣ…メモリセル、  Ｐ１…ピーク、  Ｐ２…ピーク、  Ｐｎ、Ｐｔ…ピーク、  Ｒｚ…位置、  Ｓ１００、Ｓ１０９…スペクトル、  ＳＧＬ…選択ゲート線、  ｔ…保持時間、  Ｖａ、Ｖ１…電圧、  ＷＬ…ワード線
【図１】
2019057544.tif 000003
【図２】
2019057544.tif 000004
【図３】
2019057544.tif 000005
【図４】
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【図５】
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【図６】
2019057544.tif 000008
【図７】
2019057544.tif 000009
【図８】
2019057544.tif 000010
【図９】
2019057544.tif 000011
【図１０】
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