(57)【要約】【課題】論理回路合成ツールにより発生するスタティックハザードの発生を抑えつつ半導体回路の面積及び遅延を抑える確率を向上し得る障害対策装置等の提供。【解決手段】障害対策装置は、第一の装置が生成する第三回路情報について、前記第三回路情報に含まれる単位回路範囲にデータの周期とクロック信号の周期との関係が互いに異なる二つのデータ信号を含む複数のデータ信号が合流する中間セルが存在する第一対象終点セルを抽出し、前記第一対象終点セル群から、単位回路範囲に再収斂パスを含む前記終点セルを抽出し、前記第二対象終点セルと、その前記第二対象終点セルの前段の各始点セルとの間の回路範囲である第三回路範囲の前記第三回路情報の部分を、前記第三回路範囲の前記第二回路情報の部分により置換した回路情報である第四回路情報を出力する。【選択図】      図１
2019021184.tif 000002
【特許請求の範囲】
【請求項１】
レジスタ転送レベルで記述された第一回路情報からブール形式で記述された第二回路情報を生成し、前記第二回路情報について少なくとも回路面積の第一の縮小を目指した第一の変更を行った第三回路情報を出力する第一の装置、が生成する前記第三回路情報について、前記第三回路情報に含まれる終点セルの終点セル群から、前記終点セルと前記終点セルの前段の各始点セルとの間の回路範囲である第一回路範囲に、データの周期とクロック信号の周期との関係が互いに異なる二つのデータ信号を含む複数のデータ信号が合流する中間セルが存在する前記終点セルである第一対象終点セルからなる第一対象終点セル群を抽出する第一対象抽出部と、
前記第一対象終点セル群から、前記第一対象終点セルの前段の各始点セルとの間の回路範囲である第二回路範囲に複数の信号経路が存在する前記第一対象終点セルである第二対象終点セルからなる第二対象終点セル群を抽出する第二対象抽出部と、
前記第二対象終点セルと、その前記第二対象終点セルの前段の各始点セルとの間の回路範囲である第三回路範囲の前記第三回路情報の部分を、前記第三回路範囲の前記第二回路情報の部分により置換した回路情報である第四回路情報を出力する、置換部と、
を備える障害対策装置。
【請求項２】
前記複数のデータ信号のうちの一つが、クロック信号の一周期において一ビットの論理情報を表すデータ信号である１サイクル信号であり、前記複数のデータ信号のうちの他の一つが、１サイクル信号以外のデータ信号である例外信号である、請求項１に記載された障害対策装置。
【請求項３】
前記例外信号が、クロック信号の一周期に複数ビットの論理情報が含まれるマルチサイクル信号及びクロック信号に同期しない非同期信号のうちの少なくともいずれか一である、請求項２に記載された障害対策装置。
【請求項４】
前記第一の装置が、入力された制約条件に基づき前記第一の変更を行う、請求項１乃至請求項３のうちのいずれか一に記載された障害対策装置。
【請求項５】
前記第一の装置が、論理回路合成ツールを備える、請求項１乃至請求項４のうちのいずれか一に記載された障害対策装置。
【請求項６】
前記第一回路情報の部分に含まれる、前記中間セルについて、変更を禁止する情報である変更禁止情報を付与した第四回路情報である第五回路情報を出力する変更禁止設定部をさらに備える、
請求項１乃至請求項５のうちのいずれか一に記載された障害対策装置。
【請求項７】
前記第五回路情報について少なくとも回路面積の第二の縮小を目指した第二の変更を行った第六回路情報を出力する第二変更部をさらに備える、請求項６に記載された障害対策装置。
【請求項８】
前記第六回路情報から前記第六回路情報が表す回路のレイアウト及び配線を行い、前記レイアウト及び前記配線を行った回路情報である第七回路情報を出力するレイアウト部をさらに備える、請求項７に記載された障害対策装置。
【請求項９】
前記第七回路情報が表す回路について、スタティックハザードが生じ得るかについての判定結果である第一判定結果を出力する、第一判定部をさらに備える、請求項８に記載された障害対策装置。
【請求項１０】
前記第七回路情報に含まれる終点セルである第七回路情報終点セルと第七回路情報終点セルの前段の各始点セルとの間の回路範囲である第四回路範囲に複数の信号経路が存在するかについての判定結果である第二判定結果を出力する第二判定部をさらに備える、請求項８又は請求項９に記載された障害対策装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は回路の障害抑止に関する。
【背景技術】
【０００２】
集積回路の設計では、１クロック信号の周期以内にレジスタ間を伝搬しないマルチサイクル信号や非同期信号といった例外信号の伝搬を制御するために、ストローブ信号とも呼ばれる制御信号が導入される。ストローブ信号は、例外信号を取り込んで良いときに第１の状態（例えば、‘１’）に、取り込むべきでないときに第２の状態（例えば、‘０’）となる信号である。例えば、設計者は、ストローブ信号と例外信号とのＡＮＤ（論理積）をとったり、例外信号と他の信号とを選択的に出力するセレクタをストローブ信号で制御したりすることにより、例外信号の伝搬を制御する。
【０００３】
しかしながら、設計者がストローブ信号によって例外信号の伝搬を制御する回路を意図してＨＤＬを書いたにも関わらず、論理回路合成ツールが思わぬ合成をすることにより、グリッチが発生するような回路を生成することがある。ここで、ＨＤＬは、Ｈａｒｄｗａｒｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅの略である。また、グリッチは、近接した時間に信号が入力された場合に信号遅延時間の差が原因で出力に発生するひげ状のパルスをいう。グリッチが発生すると、ストローブ信号による制御が効かなくなり、回路が誤動作する障害が生じ得る。このような障害をスタティックハザードと呼ぶ。
【０００４】
ここで、特許文献１は、スタティックハザードの被疑箇所を自動で抽出するハザードチェック方法等を開示する。特許文献１により抽出した被疑箇所に対し、論理回路合成ツールによる回路変更を禁止するハザード抑止セル設定することは、スタティックハザードを抑える上で有効である。
【０００５】
一方、特許文献２は、非最適化指定済み回路及び前記遅延制約を入力し、非最適化指定されているセル以外の部分に対して最適化処理を行い、最適化後回路を出力するデータ処理装置を開示する。
【０００６】
また、特許文献３は、例外信号を始点レジスタから終点レジスタに伝達する可能性があるパスが複数存在する始点レジスタと終点レジスタとの組を検出するスタティックハザード検出装置を開示する。
【０００７】
また、非特許文献１は、ハードウェア記述言語の一種であるＶｅｒｉｌｏｇについて説明する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−１７６２８５号公報
【特許文献２】特開２０１４−１４２７４３号公報
【特許文献３】特開２００９‐１７６２８５号公報
【非特許文献】
【０００９】
【非特許文献１】Ｖｅｒｉｌｏｇ−ＨＤＬ入門、２０１４年１２月１日修正、２０１０年８月３日公開、内田智久、［平成２９年６月３０日検索］、インターネット（ｈｔｔｐ：／／ｒｅｓｅａｒｃｈ．ｋｅｋ．ｊｐ／ｐｅｏｐｌｅ／ｕｃｈｉｄａ／ｅｄｕｃａｔｉｏｎｓ／ｖｅｒｉｌｏｇＨＤＬ／ｉｎｔｒｏｄｕｃｔｉｏｎ−ｔｏ−ｖｅｒｉｌｏｇｈｄｌ．ｐｄｆ）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１が開示する方法により検出した被疑箇所のすべてにハザード抑止セルを設定した場合には、生成後の回路情報が表す半導体回路の面積が大きくなる確率が増大する問題がある。論理回路合成ツールは、一般的に、半導体回路の面積がより小さくなるように回路構成を行うものである。従い、論理回路合成ツールによる回路構成を禁止するハザード抑止セルを多数設置することは、半導体回路の面積を小さくする論理回路合成ツールの動作を阻害するからである。半導体回路の面積の増大は当該半導体回路において発生する遅延の増大につながる。
【００１１】
本発明は、論理回路合成ツール等による回路構成の過程で発生するスタティックハザードの発生を抑えつつ半導体回路の面積及び遅延を抑える確率を向上し得る障害対策装置等の提供を目的とする。
【課題を解決するための手段】
【００１２】
本発明の障害対策装置は、レジスタ転送レベルで記述された第一回路情報からブール形式で記述された第二回路情報を生成し、前記第二回路情報について少なくとも回路面積の第一の縮小を目指した第一の変更を行った第三回路情報を出力する第一の装置、が生成する前記第三回路情報について、前記第三回路情報に含まれる終点セルの終点セル群から、前記終点セルと前記終点セルの第一対象ＦＦ前段の各始点セルとの間の回路範囲である第一回路範囲に、データの周期とクロック信号の周期との関係が互いに異なる二つのデータ信号を含む複数のデータ信号が合流する中間セルが存在する前記終点セルである第一対象終点セルからなる第一対象終点セル群を抽出する第一対象抽出部と、前記第一対象終点セル群から、前記第一対象終点セルの第一対象ＦＦ前段の各始点セルとの間の回路範囲である第二回路範囲に複数の信号経路が存在する前記第一対象終点セルである第二対象終点セルからなる第二対象終点セル群を抽出する第二対象抽出部と、前記第二対象終点セルと、その前記第二対象終点セルの第一対象ＦＦ前段の各始点セルとの間の回路範囲である第三回路範囲の前記第三回路情報の部分を、前記第三回路範囲の前記第二回路情報の部分により置換した回路情報である第四回路情報を出力する、置換部と、を備える。
【発明の効果】
【００１３】
本発明の障害対策装置等は、論理回路合成ツール等による回路構成の過程で発生するスタティックハザードの発生を抑えつつ半導体回路の面積及び遅延を抑え得る。
【図面の簡単な説明】
【００１４】
【図１】本実施形態の障害対策装置の構成例を表す概念図である。
【図２】処理部の構成例と記録部が保持する情報例とを表す概念図である。
【図３】第一回路情報のＶｅｒｉｌｏｇでの記述例を表す図である。
【図４】制約条件のＶｅｒｉｌｏｇでの記述例を表す図である。
【図５】第三回路情報の例を表す概念図である。
【図６】第二回路情報中の単位回路範囲の回路情報例を表す概念図である。
【図７】第五回路情報の例を表す概念図である。
【図８】本実施形態の障害対策装置の最小限の構成を表すブロック図である。
【発明を実施するための形態】
【００１５】
［構成と動作］
図１は、本実施形態の障害対策装置の例である障害対策装置１００の構成を表す概念図である。
【００１６】
障害対策装置１００は、入力部１０１と、出力部１０６と、記録部１１１と、処理部１１６とを備える。
【００１７】
入力部１０１は、外部から入力された論理回路情報である第一回路情報を、処理部１１６に送付する。当該第一回路情報は、レジスタ転送レベル（ｒｅｇｉｓｔｅｒ  ｔｒａｎｓｆｅｒ  ｌｅｖｅｌ、ＲＴＬ）で記述された論理回路情報である。
【００１８】
処理部１１６は、入力部１０１により送られた第一回路情報を元に、論理合成を行い、ブール形式で記述されたネットリストである第二回路情報を生成する。
【００１９】
処理部１１６は、さらに、制約条件を考慮しつつ第二回路情報についての最適化を目指した変更を行う。当該変更には、回路面積の縮小を目指した変更が含まれる。処理部１１６は、第二回路情報について最適化を目指した変更を行った回路情報である第三回路情報を生成する。
【００２０】
次に、処理部１１６は、第二回路に含まれるＦＦから第一対象ＦＦを抽出する。ここで、ＦＦは、フリップ・フロップを意味する。ＦＦは、回路において、データ信号の流れにおける始点及び終点になる素子である。また、第一対象ＦＦは、例外信号に係る終点ＦＦでもあり１サイクル信号に係る終点ＦＦでもあるＦＦである。ここで、１サイクル信号は、クロック信号の一周期に一ビットの論理情報が送付されるデータ信号である。また、例外信号は、１サイクル信号以外のデータ信号である。当該例外信号には、クロック信号に同期しないデータ信号である非同期信号や、一クロック周期に複数ビットの論理情報が送付されるデータ信号であるマルチサイクル信号が含まれる。第一対象ＦＦは、スタティックハザードが生じる可能性があるものとして抽出される。
【００２１】
第一対象ＦＦは、１サイクル信号と例外信号とが合流することから、スタティックハザードの被疑箇所に係る終点ＦＦではある。しかしながら、第一対象ＦＦを終点セルとする単位回路範囲に、再収斂パスが存在しない場合は、スタティックハザードは発生しない。ここで、「再収斂パス」は、終点素子とその終点素子についての始点素子との間で、複数の経路が想定され得る経路である。また、「単位回路範囲」は、終点素子とその終点素子に係る一つ手前のすべての始点素子と、終点素子と各始点素子との間の中間素子と、を含む回路の範囲をいうこととする。再収斂パスが存在しない場合にスタティックハザードは発生しない理由は、スタティックハザードは、同一の始点及び同一の終点をもつ二つの経路の配線長さの違いによる、遅延の差により発生するものだからである。
【００２２】
そこで、次に、処理部１１６は、第一対象一覧から、第一対象ＦＦを終点とする単位回路範囲に再収斂パスを含むもののみを抽出する。あるＦＦを終点とする単位回路範囲に再収斂パスを含むか否かの判定方法は、特許文献１に開示がある。処理部１１６は、例えば、当該方法により、第一対象一覧から、第一対象ＦＦを終点とする単位回路範囲に再収斂パスを含む第一対象ＦＦのみを第二対象ＦＦとして抽出する。そして、第二対象ＦＦ群からなる第二対象一覧を作成する。
【００２３】
次に、処理部１１６は、前記第三回路情報中の第二対象一覧の各ＦＦを終点ＦＦとする単位回路範囲の回路情報を、前記第一回路情報中のその単位回路範囲の回路情報で置換し、第四回路情報を生成する。
【００２４】
処理部１１６は、さらに、前記第四回路情報における、置換した単位回路範囲において１サイクル信号と例外信号とが合流するセルを特定する。そして、処理部１１６は、特定したセルについて、以降の処理において当該セルの回路情報を変更しない旨を表す情報である変更禁止情報を付与する。
【００２５】
上記により、処理部１１６は、第二対象一覧の各ＦＦに係る前記第三回路情報中の単位回路範囲の回路情報を、その単位回路範囲に相当する第三回路情報中の単位回路範囲の回路情報で置換し、変更禁止情報を付与した、第五回路情報を生成する。
【００２６】
処理部１１６は、さらに、前記第五回路情報に対し、最適化を目指した変更を行い、第六回路情報を生成、出力する。
【００２７】
処理部１１６が行う基本的な動作は以上である。処理部１１６は、上記動作に加えて、前記第六回路情報に基づく、半導体回路のレイアウトや、レイアウト後の回路情報である第七回路情報についての動作確認等を行う場合もある。
【００２８】
図２は、図１に表す処理部１１６の構成例と、記録部１１１が保持する情報例とを表す概念図である。
【００２９】
処理部１１６は、論理合成部２１１ａと、第一変更部２１１ｂと、第一対象抽出部２１２と、第二対象抽出部２１３と、置換部２１４と、第二変更部２１５とを備える。処理部１１６は、さらに、レイアウト処理部２１６と、ハザード抑止セル考慮ＳＴＡ部２１７と、レイアウト後再収斂パス検出部２１８とを備える。ここで、ＳＴＡは、Ｓｔａｔｉｃ  Ｔｉｍｉｎｇ  Ａｎａｌｙｓｉｓの略である。
【００３０】
また、記録部１１１は、第一回路情報２２１と、制約条件２２２と、第二回路情報２２３ａと、第三回路情報２２３ｂと、第一対象一覧２２４と、第二対象一覧２２５とを保持する。記録部１１１は、さらに、第四回路情報２２６と、第五回路情報２２６ｂと、ハザード抑止セルリスト２２７と、第六回路情報２２８と、レイアウト制約情報２３１と、第七回路情報２２９と、レポート２３０とを保持する。
【００３１】
論理合成部２１１ａは、ＲＴＬで記述された第一回路情報２２１から、ゲート回路の回路情報であるネットリストを合成する部分である。
【００３２】
論理合成部２１１ａは、図２に表す記録部１１１から、第一回路情報２２１を読み込む。第一回路情報２２１は、前述のようにＲＴＬで記述されている。第一回路情報２２１の例は、図３を参照して後述する。第一回路情報２２１は、例えば、図１に表す入力部１０１による外部からの入力情報に基づき、記録部１１１に予め記録されている。
【００３３】
論理合成部２１１ａは、第一回路情報２２１から、第二回路情報２２３ａを生成する。第二回路情報２２３ａは、ブール論理で記述されたネットリストである。第二回路情報２２３ａは再収斂パスを含まない。ここで、再収斂パスは、終点素子とその終点素子についての始点素子との間で、複数の経路が想定され得る経路である。論理合成部２１１ａは、生成した第二回路情報２２３ａを、記録部１１１に記録させる。
【００３４】
上述の第二回路情報２２３ａの生成動作は、一般的な論理回路合成ツールが行う動作である。当該論理回路合成ツールは、例えば、Ｃａｄｅｎｃｅ社製のＲＴＬ−ＣｏｍｐｉｌｅｒやＳｙｎｏｐｓｙｓ社製のＤｅｓｉｇｎ−Ｃｏｍｐｉｌｅｒである。
【００３５】
第一変更部２１１ｂは、論理合成部２１１ａが記録部１１１に記録させた第二回路情報について、制約条件２２２に合致しつつ最適化を目指した変更処理を行う部分である。当該最適化には、回路の面積の縮小化が含まれる。
【００３６】
第一変更部２１１ｂは、記録部１１１から、制約条件２２２と、論理合成部２１１ａが生成し記録させた第二回路情報２２３ａとを読み込む。ここで、制約条件２２２は、処理部１１６が、第二回路情報２２３ａに変更を加える際に、処理部１１６に守らせるべき条件である。制約条件２２２には、例えば、クロック信号に係る制約条件や、入出力遅延に関する制約条件や、タイミング例外に関する制約条件が含まれる。制約条件２２２は、例えば、図１に表す入力部１０１による外部からの入力情報に基づき、記録部１１１に予め記録されている。
【００３７】
第一変更部２１１ｂは、第二回路情報２２３ａを、制約条件２２２に合致しつつ最適化を目指した変更を行う。当該変更の動作は、一般的な論理回路合成ツールが行う周知の論理回路最適化動作である。当該論理回路合成ツールは、例えば、前述の、Ｃａｄｅｎｃｅ社製のＲＴＬ−ＣｏｍｐｉｌｅｒやＳｙｎｏｐｓｙｓ社製のＤｅｓｉｇｎ−Ｃｏｍｐｉｌｅｒである。第一変更部２１１ｂは、前記変更を加えた第二回路情報２２３ａである第三回路情報２２３ｂを、記録部１１１に記録させる。
【００３８】
論理合成部２１１ａ、第一変更部２１１ｂ及び記録部１１１のうちの関連情報を記録する部分としては、市販の論理回路合成ツールを用いることができる。
【００３９】
次に、第一対象抽出部２１２は、記録部１１１から、第三回路情報２２３ｂを読み込む。そして、第一対象抽出部２１２は前述の第一対象ＦＦを抽出する。
【００４０】
より具体的には、第一対象抽出部２１２は、第三回路情報２２３ｂに含まれる各ＦＦについてそのＦＦに信号を入力する入力経路をたどることにより、そのＦＦを終点ＦＦに係る一つ前の始点ＦＦをすべて抽出する。第一対象抽出部２１２は、抽出した各始点ＦＦからその終点ＦＦに入る信号のすべてが１サイクル信号であれば、どのような合成がされていても、その終点ＦＦは対象ＦＦではないことを判定する。一方、第一対象抽出部２１２は、例えばクロックの乗換えがあることにより、１サイクル信号と例外信号が合流する終点ＦＦについてはスタティックハザードが発生する可能性があるとして、第一対象ＦＦとする。なお、第一対象ＦＦを抽出する方法は、例えば、特許文献１に開示がある。
【００４１】
第一対象抽出部２１２は、抽出した第一対象ＦＦのリストである第一対象一覧２２４を生成する。第一対象抽出部２１２は、生成した第一対象一覧２２４を、記録部１１１に記録させる。
【００４２】
前記第一対象ＦＦは、スタティックハザードが生じる可能性があるものとして抽出された。しかしながら、あるＦＦに１サイクル信号と例外信号が混じって入力されたとしても、そのＦＦを終点ＦＦとする再収斂パスが存在しない場合には、スタティックハザードは生じない。その理由は、あるＦＦに１サイクル信号と例外信号のいずれもが入力されるとしても、再収斂パスが存在することによる遅延により、１サイクル信号と例外信号とが同時に入力されることによりグリッチが生じることがないからである。ここで、１サイクル信号は、クロック信号の一周期において一ビットの論理情報を表すデータ信号である。また、例外信号は、１サイクル信号以外の信号である。
【００４３】
次に、第二対象抽出部２１３は、第三回路情報２２３ｂ及び第一対象一覧２２４を、記録部１１１から読み込む。そして、第二対象抽出部２１３は、第一対象一覧２２４に含まれる各対象ＦＦを終点とする単位回路範囲が再収斂パスを含むかについての判定を行う。ここで、再収斂パスは、始点及び終点を同一とした場合に、複数の経路が想定され得るパスである。
【００４４】
第二対象抽出部２１３は、各対象ＦＦについて、再収斂パスが生成されることを判定した場合は、その対象ＦＦについて再収斂パスが生成されることを表す情報を付与する。
【００４５】
一方、第二対象抽出部２１３は、各対象ＦＦについて、再収斂パスが生成されないことを判定した場合は、その対象ＦＦについて再収斂パスが生成されないことを表す情報を付与する。
【００４６】
第二対象抽出部２１３は、再収斂パスが生成されることを表す情報が付与された第一対象ＦＦである第二対象ＦＦ群からなる第二対象一覧２２５を生成する。第二対象抽出部２１３は、生成した第二対象一覧２２５を、記録部１１１に記録させる。
【００４７】
次に、置換部２１４は、記録部１１１から、第三回路情報２２３ｂと第二対象一覧２２５を読み込む。そして、置換部２１４は、第二対象一覧２２５の各第二対象ＦＦについて、信号の流れ上一つ手前のＦＦとの間で再収斂パスではなくす処理を行う。置換部２１４は、上記処理を次の手順で行う。
【００４８】
置換部２１４は、第三回路情報２２３ｂ中における、第二対象一覧２２５の各第二対象ＦＦを終点とする単位回路範囲の回路情報の置換を行う。当該置換は、第三回路情報２２３ｂ中におけるその単位回路範囲の回路情報の、当該単位回路範囲の前述の第二回路情報の単位回路範囲の回路情報への置換である。当該置換の具体的方法は、特許文献２に開示がある。前述のように、第二回路情報は再収斂パスを含まないので、第二回路情報の当該単位回路範囲も再収斂パスを含まない。
【００４９】
置換部２１４は、第三回路情報２２３ｂに対して前記置換を行った回路情報である第四回路情報２２６を、記録部１１１に記録させる。第四回路情報２２６には、前記置換を行った単位回路範囲を表す情報が含まれる。第四回路情報２２６は、スタティックハザードが存在しない回路情報である。
【００５０】
変更禁止設定部２１４ｂは、記録部１１１から第四回路情報２２６を読み込む。そして、変更禁止設定部２１４ｂは、前記置換を行った単位回路範囲の第二回路情報の部分に含まれる、例外信号と１サイクル信号とが合流するセルを表す情報に、前述の変更禁止情報を付与する。当該変更禁止情報は、例えば、「ｄｏｎ’ｔ＿ｔｏｕｃｈ」である。変更禁止設定部２１４ｂは、前述の変更禁止情報を付与した第四回路情報である第五回路情報を、記録部１１１に記録させる。
【００５１】
変更禁止設定部２１４ｂは、さらに、前述の変更禁止情報を付与したセルであるハザード抑止セルの一覧であるハザード抑止セルリスト２２７を生成する。ハザード抑止セルリスト２２７は、例えば、置換部２１４によって作成されるハザード抑止セルのインスタンス名一覧である。当該インスタンス名は、例えば、後続処理での利用が容易になるように、例えば、階層形で指定される。置換部２１４は、生成したハザード抑止セルリスト２２７を、記録部１１１に記録させる。
【００５２】
指定されたセルに係る変更を禁止し、禁止したセルをリスト化する機能は、前述の一般的な論理回路合成ツールが標準的に備える機能である。
【００５３】
第二変更部２１５は、記録部１１１から、制約条件２２２と第五回路情報２２６ｂとを読み込む。そして、第二変更部２１５は、第五回路情報２２６ｂについて、制約条件２２２に合致するという制約の元で最適化を目指した変更を行う。当該最適化には、回路面積の縮小化が含まれる。
【００５４】
そして、第二変更部２１５は、当該変更後の第五回路情報２２６ｂである第六回路情報２２８を、記録部１１１に記録させる。
【００５５】
次に、レイアウト処理部２１６は、記録部１１１から、第六回路情報２２８とレイアウト制約情報２３１とを読み込む。第六回路情報２２８が表す回路を構成する各セルの配置やセル間の配線を設定する。
【００５６】
レイアウト処理部２１６が行う上記処理は、例えば、次のものである。
【００５７】
レイアウト処理部２１６は、まず電源配線等を行うためのフロアプランの作成を行う。当該フロアプランの作成においてはネットリストの変更はないので、ハザード抑止セルが消失する恐れはない。レイアウト処理部２１６は、次に、ネットリスト最適化及び概略配置を何度か繰り返して、与えられたフロア内にセルのすべてを配置する。そして、レイアウト処理部２１６は、それらセル間を配線できるような概略配置の解を模索する。レイアウト処理部２１６は、この過程でネットリストをレイアウト処理向けにある程度変更するが、ハザード抑止セルリスト２２７のセルに対しては当該セルに係る変更は行わない。レイアウト処理部２１６は、各セルの概略配置を決めると、詳細配置及び配線処理を行う。詳細配置及び配線処理においては、ネットリストに与えられる変更は、バッファ・インバータの挿入や削除である。従い、詳細配置及び配線処理において、ハザード抑止セルが消失する恐れはない。
【００５８】
そして、レイアウト処理部２１６は、当該配置及び当該配線を行った論理回路を表す情報である、第七回路情報２２９を、記録部１１１に記録させる。第七回路情報２２９は、第六回路情報２２８と論理的には等価である。
【００５９】
第六回路情報２２８は、前述のように、スタティックハザードの被疑箇所が存在しない回路情報である。また、第六回路情報２２８から第七回路情報を生成する段階では、前述のように、ハザード抑止セルが消失する恐れはない。従い、第七回路情報２２９においても、スタティックハザードの被疑箇所は存在しないと考えられる。
【００６０】
従い、以下に説明する、ハザード抑止セル考慮ＳＴＡ部２１７及びレイアウト後再収斂パス検出部２１８が行うスタティックハザードの存在についての確認動作は、念の為行われる確認動作である。
【００６１】
次に、ハザード抑止セル考慮ＳＴＡ部２１７は、記録部１１１は、ハザード抑止セルリスト２２７と第七回路情報２２９とを読み込む。そして、ハザード抑止セル考慮ＳＴＡ部２１７は、第七回路情報２２９における第二対象ＦＦにおいて、スタティックハザードが生じないかについてのハザード検証を再度行う。ハザード抑止セル考慮ＳＴＡ部２１７は、当該検証を行う際に、例えば、ハザード抑止セルのピンのタイミングアークを切断する。第七回路情報２２９においては、すべての例外信号が流れるパスを含む単位回路範囲の回路情報には置換部２１４によりハザード抑止セルが挿入されている。そのため、前記検証により何らかのパスの存在が検出されれば、当該検出は配置配線あるいはＥＣＯ処理により、ハザード抑止セルを考慮しない回路変更が行われたことを意味する。ここで、ＥＣＯはＥｎｇｉｎｅｅｒｉｎｇ  Ｃｈａｎｇｅ  Ｏｒｄｅｒの略である。ハザード抑止セル考慮ＳＴＡ部２１７は、前記検証により何らかのパスを検出した場合には、その旨を含むレポート２３０を作成する。一方、ハザード抑止セル考慮ＳＴＡ部２１７は、この検証によりパスが検出しない場合には、その旨を含むレポート２３０を作成する。
【００６２】
ハザード抑止セル考慮ＳＴＡ部２１７は、生成したレポート２３０を、記録部１１１に記録させる。
【００６３】
レイアウト後再収斂パス検出部２１８は、記録部１１１から、第一対象一覧２２４と、第二対象一覧と、第七回路情報とを読み込む。
【００６４】
そして、レイアウト後再収斂パス検出部２１８は、第一対象一覧２２４に含まれ、かつ、第二対象一覧２２５には含まれないＦＦを抽出する。そして、レイアウト後再収斂パス検出部２１８は、第七回路情報２２９における、抽出した各ＦＦを終点とする各単位回路範囲に対して、レイアウト等を通して新たな再収斂パスが生成されていないかを確認する。レイアウト後再収斂パス検出部２１８は、レイアウト等を通して作成された再収斂パスの有無を表す情報を、記録部１１１に送る。記録部１１１は、送られた情報をレポート２３０に追加する。
【００６５】
ハザード抑止セル考慮ＳＴＡ部２１７及びレイアウト後再収斂パス検出部２１８が行う上記動作については、特許文献３に開示がある。  次に、図２乃至図７を参照して、図１に表す処理部１１６が行う動作の具体例を説明する。
【００６６】
図３は、図２に表す第一回路情報２２１のＶｅｒｉｌｏｇ（ハードウェア記述言語）での記述例である第一回路情報２２１ａを表す図である。
【００６７】
第一回路情報２２１ａは、ＦＦ１、ＦＦ２、Ｍ１＿Ｒ、Ｍ２＿Ｒ、Ｓ１＿Ｒ、Ｓ２＿Ｒ、Ｏ１＿Ｒ及び０２＿Ｒの８つのＦＦを定義している。なお、第一回路情報２２１ａの各記述の意味については、例えば非特許文献１に説明があるので、ここではその説明を省略する。また、ｗｉｒｅ  Ｓ１，Ｓ２，Ｍ１，Ｍ２とその上流のＦＦの間には組合せ論理が記述されるべきである。しかしながら、当該組合せ論理は本発明には直接関係しないので第一回路情報２２１ａにおいては記述が省略されている。また、Ｍ１＿ＲからＭ１や、Ｓ１＿ＲからＳ１などの回路の記述も本発明とは関係ないので第一回路情報２２１ａにおいては記述が省略されている。
【００６８】
図４は、図２に表す制約条件２２２のＶｅｒｉｌｏｇでの記述例である制約条件２２２ａを表す図である。
【００６９】
制約条件２２２ａは、Ｍ１＿ＲからＦＦ１へのパスとＭ２＿ＲからＦＦ２へのパスとを、それぞれマルチサイクル信号が通過する経路であるマルチサイクルパスとする制約条件を記述している。
【００７０】
図５は、図２に表す第一変更部２１１ｂにより生成された第三回路情報２２３ｂの例である第三回路情報２２３ｂａを表す図である。
【００７１】
第三回路情報２２３ｂａは、図３に表す第一回路情報２２１ａに基づき、図２に表す論理合成部２１１ａが生成した第二回路情報２２３ａに対して、さらに第一変更部２１１ｂが最適化を目指した変更を加えたことを想定したものである。
【００７２】
第三回路情報２２３ｂａは、単位回路範囲２３６ａの回路情報である回路情報２４１ａと、単位回路範囲２３６ｂの回路情報である回路情報２４１ｂとからなる。
【００７３】
図２に表す第一対象抽出部２１２は、回路情報２４１ａに表すＦＦ１において、Ｍ１＿Ｒ  からＦＦ１へのマルチサイクル信号と、Ｓ１＿Ｒ  からＦＦ１への１サイクル信号及びＯ１＿ＲからＦＦ１への１サイクル信号が合流することを判定する。そして、第一対象抽出部２１２は、ＦＦ１は対象ＦＦであることを判定する。そして、第一対象抽出部２１２は、ＦＦ１を対象ＦＦとして第一対象一覧２２４に記載する。同様にして、第一対象抽出部２１２は、回路情報２４１ｂにおいて、Ｍ２＿ＲからＦＦ２へのマルチサイクル信号とＳ２＿ＲからＦＦ２への１サイクル信号とＯ２＿ＲからＦＦ２への１サイクル信号とが合流するため、ＦＦ２が対象ＦＦであることを判定する。
【００７４】
すなわち、この段階において、ＦＦ１を表す情報とＦＦ２を表す情報との両方が、第一対象抽出部２１２により、図２に表す第一対象一覧２２４に格納される。
【００７５】
次に、第二対象抽出部２１３は、第一対象一覧２２４に格納された対象ＦＦを終点ＦＦとする単位回路範囲に、再収斂パスが存在するかについての判定を行う。すなわち、第二対象抽出部２１３は、ＦＦ１を終点ＦＦとする単位回路範囲である単位回路範囲２３６ａと、ＦＦ２を終点ＦＦとする単位回路範囲である単位回路範囲２３６ａとのそれぞれについて、再収斂パスが存在するかについての判定を行う。
【００７６】
回路情報２４１ａが表す回路においては、Ｓ１＿Ｒ、Ｍ１＿Ｒ及びＯ１＿Ｒの各々とＦＦ１との間のパスが、各々一つである、すなわち、回路情報２４１ａが表す回路においては、再収斂パスが存在しない。
【００７７】
一方、回路情報２４１ｂにおいては、Ｍ２＿ＲとＦＦ２との間のパスが、セルｃ３を経由するパスとセルｃ５とセルｃ６とを経由するパスとの二通り存在する。また、回路情報２４１ｂにおいては、Ｏ２＿ＲとＦＦ２との間のパスが、セルｃ２とセルｃ３とを経由するパスとセルｃ６とを経由するパスとの二通り存在する。すなわち、回路情報２４１ｂが現す回路には再収斂パスが存在する。
【００７８】
その結果、第二対象抽出部２１３は、回路情報２４１ａにより表される単位回路範囲においては、再収斂パスが存在しないことを判定する。一方、第二対象抽出部２１３は、回路情報２４１ａにより表される単位回路範囲においては、再収斂パスが存在することを判定する。
【００７９】
そして、第二対象抽出部２１３は、ＦＦ２を表す情報を、図２に表す第二対象一覧２２５に追加する。
【００８０】
次に、図２に表す置換部２１４は、第二対象一覧２２５から、ＦＦ２を表す情報を読み込む。そして、置換部２１４は、第三回路情報２２３ｂａにおいて、ＦＦ２を終点ＦＦとする単位回路範囲２３６ｂの回路情報である回路情報２４１ｂを特定する。
【００８１】
さらに、置換部２１４は、読み込んだ第二回路情報２２３ａから、単位回路範囲２３６ｂの回路情報である回路情報２４１ｃ（図６に表す。）を特定する。
【００８２】
そして、置換部２１４は、図５に表す第三回路情報２２３ｂａ中の回路情報２４１ｂを図６に表す回路情報２４１ｃで置き換える。置換部２１４は、さらに、回路情報２４１ｃにおける、マルチサイクル信号と１サイクル信号とが合流するセルを探索する。そして、置換部２１４は、セルｃ２が、マルチサイクル信号と１サイクル信号とが合流するセルであることを特定する。そして、置換部２１４は、セルｃ２について、前述の変更禁止情報を付与する。置換部２１４は、さらに、セルｃ２を表す情報を、ハザード抑止セルリスト２２７に追加する。
【００８３】
回路情報２４１ｂを回路情報２４１ｃで置き換え、セルｃ２に対し変更禁止情報を付与した第三回路情報２２３ｂａが、図７に表す第五回路情報２２６ｂａである。
【００８４】
図１に表す処理部１１６が行う以降の動作は図２を参照して前述した通りである。
［効果］
本実施形態の障害対策装置は、第四回路情報及び第五回路情報を生成する際に、第三回路情報が表す回路中の、１サイクル信号と例外信号とが合流するＦＦを終点とするすべての単位回路範囲に、ハザード抑止セルを必ず設定するのではない。前記障害対策装置は、再収斂パスの存在する対象ＦＦのみを選別しその対象ＦＦを終点とする単位回路範囲にのみハザード抑止セルを設定する。
【００８５】
前記ハザード抑止セルを設定すると半導体回路の面積（回路面積）が大きくなる確率が増大する。なぜなら、第一変更部や第二変更部が行う最適化を目指した変更には、回路面積を小さくする処理が含まれ、変更が禁止されたハザード抑止セルの存在は回路面積を小さくするための変更を阻害する場合があるからである。従い、回路面積を小さくするためには、ハザード抑止セルの設定数を減らすことが有効な場合が多い。従い、ハザード抑止セルの設定数の絞りこみは、回路面積の減少を可能にする確率を向上させる。回路面積が小さくなれば、配線等が短くなるため、遅延時間が小さくなる。
【００８６】
以上により、前記障害対策装置は、１サイクル信号と例外信号とが合流するＦＦを終点とする第一対象ＦＦのすべてをハザード抑止セルにより置き換える装置と比較して、回路面積を小さくし、遅延時間を短くすることを可能にする。
【００８７】
前記障害対策装置は、ハザード抑止セルを設定した回路情報である第五回路情報に対してさらに、回路面積を小さくすることを含む最適化を目指した回路情報の変更である第二変更を行った第六回路情報を出力する場合がある。その場合、前記障害対策装置は、回路面積を一層小さくし、遅延時間を一層短くすることを可能にする。
【００８８】
前記障害対策装置は、前記第六回路情報により、回路を構成するセルのレイアウトやセル間の配線を設定した回路情報である第七回路情報を出力する場合がある。その場合は、スタティックハザードを抑えつつ回路面積の減少及び遅延時間の短縮を行った回路のレイアウト情報や配線情報を得ることを可能にする。
【００８９】
前記障害対策装置は、前記第七回路情報が表す回路について、スタティックハザードの存在の有無の判定を行う場合がある。その場合、前記障害対策装置は、前記レイアウトや前記配線の設定の際に新たに生じるスタティックハザードを検出する。前記障害対策装置は、当該動作により、前記第七回路情報が表す回路にスタティックハザードが存在しないことの信頼性確保に寄与し得る。
【００９０】
前記障害対策装置は、前記第七回路情報が表す回路について、再収斂パスの存在の有無を判定する場合がある。その場合、前記障害対策装置は、前記第七回路情報が表す回路にスタティックハザードが存在しないことの信頼性向上に寄与し得る。
【００９１】
図８は、本実施形態の障害対策装置の最小限の構成である障害対策装置１００ｘの構成を表すブロック図である。
【００９２】
障害対策装置１００ｘは、第一対象抽出部２１２ｘと、第二対象抽出部２１３ｘと、置換部２１４ｘとを備える。
【００９３】
第一対象抽出部２１２ｘは、第一の装置が生成する第三回路情報に含まれる終点セルの終点セル群から、第一対象終点セルからなる第一対象終点セル群を抽出する。ここで、前記第一対象終点セル群は、第一回路範囲に、データの周期とクロック信号の周期との関係が互いに異なる二つのデータ信号を含む複数のデータ信号が合流する中間セルが存在する終点セルである第一対象終点セルからなる終点セル群である。また、前記第一回路範囲は、前記終点セルと前記終点セルの前段の各始点セルとの間の回路範囲である。また、前記第三回路情報は、レジスタ転送レベルで記述された第一回路情報からブール形式で記述された第二回路情報を生成し、前記第二回路情報について少なくとも回路面積の第一の縮小を目指した第一の変更を行った回路情報である。
【００９４】
第二対象抽出部２１３ｘは、前記第一対象終点セル群から、第二回路範囲に複数の信号経路が存在する前記第一対象終点セルである第二対象終点セルからなる第二対象終点セル群を抽出する。ここで、前記第二回路範囲は、前記第一対象終点セルの前段の各始点セルとの間の回路範囲である。
【００９５】
置換部２１４ｘは、第四回路情報を出力する。当該第四回路情報は、前記第二対象終点セルと、その前記第二対象終点セルの前段の各始点セルとの間の回路範囲である第三回路範囲の前記第三回路情報の部分を、前記第三回路範囲の前記第二回路情報の部分により置換した回路情報である。
【００９６】
障害対策装置１００ｘは、前記第四回路情報を生成する際に、第三回路情報が表す回路中の、１サイクル信号と例外信号とが合流するＦＦを終点とするすべての単位回路範囲に、その後の変更を禁止したセルを必ず設定するのではない。前記障害対策装置は、再収斂パスの存在する対象ＦＦのみを選別しその対象ＦＦを終点とする単位回路範囲にのみその後の変更を禁止したセルを設定する。
【００９７】
前記ハザード抑止セルを設定すると半導体回路の面積（回路面積）が大きくなる確率が増大する。なぜなら、第一変更部や第二変更部が行う最適化を目指した変更には、回路面積を小さくする処理が含まれ、ハザード抑止セルの設定は回路面積を小さくするための変更を阻害する場合があるからである。従い、回路面積を小さくするためには、ハザード抑止セルの設定数を減らすことが有効な場合が多い。従い、ハザード抑止セルの設定数の絞りこみは、回路面積の減少を可能にする確率を向上させる。回路面積が小さくなれば、配線等が短くなるため、遅延時間が小さくなる。
【００９８】
以上により、前記障害対策装置は、１サイクル信号と例外信号とが合流するＦＦを終点とする対象ＦＦのすべてをハザード抑止セルにより置き換える装置と比較して、回路面積を小さくし、遅延時間を短くすることを可能にする。
【００９９】
そのため、障害対策装置１００ｘは、前記構成により、［発明の効果］の項に記載した効果を奏する。
【０１００】
以上、本発明の各実施形態を説明したが、本発明は、前記した実施形態に限定されるものではなく、本発明の基本的技術的思想を逸脱しない範囲で更なる変形、置換、調整を加えることができる。例えば、各図面に示した要素の構成は、本発明の理解を助けるための一例であり、これらの図面に示した構成に限定されるものではない。
【０１０１】
また、前記の実施形態の一部又は全部は、以下の付記のようにも記述され得るが、以下には限られない。
【０１０２】
（付記Ａ１）
レジスタ転送レベルで記述された第一回路情報からブール形式で記述された第二回路情報を生成し、前記第二回路情報について少なくとも回路面積の第一の縮小を目指した第一の変更を行った第三回路情報を出力する第一の装置、が生成する前記第三回路情報について、前記第三回路情報に含まれる終点セルの終点セル群から、前記終点セルと前記終点セルの前段の各始点セルとの間の回路範囲である第一回路範囲に、データの周期とクロック信号の周期との関係が互いに異なる二つのデータ信号を含む複数のデータ信号が合流する中間セルが存在する前記終点セルである第一対象終点セルからなる第一対象終点セル群を抽出する第一対象抽出部と、
前記第一対象終点セル群から、前記第一対象終点セルの前段の各始点セルとの間の回路範囲である第二回路範囲に複数の信号経路が存在する前記第一対象終点セルである第二対象終点セルからなる第二対象終点セル群を抽出する第二対象抽出部と、
前記第二対象終点セルと、その前記第二対象終点セルの前段の各始点セルとの間の回路範囲である第三回路範囲の前記第三回路情報の部分を、前記第三回路範囲の前記第二回路情報の部分により置換した回路情報である第四回路情報を出力する、置換部と、
を備える障害対策装置。
【０１０３】
（付記Ａ１．１）
前記複数のデータ信号のうちの一つが、クロック信号の一周期において一ビットの論理情報を表すデータ信号である１サイクル信号であり、前記複数のデータ信号のうちの他の一つが、１サイクル信号以外のデータ信号である例外信号である、付記Ａ１に記載された障害対策装置。
【０１０４】
（付記Ａ２）
前記例外信号が、クロック信号の一周期に複数ビットの論理情報が含まれるマルチサイクル信号及びクロック信号に同期しない非同期信号のうちの少なくともいずれか一である、付記Ａ１．１に記載された障害対策装置。
【０１０５】
（付記Ａ３）
前記第一の装置が、入力された制約条件に基づき前記第一の変更を行う、付記Ａ１乃至付記Ａ２のうちのいずれか一に記載された障害対策装置。
【０１０６】
（付記Ａ４）
前記第一の装置が、論理回路合成ツールを備える、付記Ａ１乃至付記Ａ３のうちのいずれか一に記載された障害対策装置。
【０１０７】
（付記Ａ５）
前記第一回路情報の部分に含まれる、前記中間セルについて、変更を禁止する情報である変更禁止情報を付与した第四回路情報である第五回路情報を出力する変更禁止設定部をさらに備える、
付記Ａ１乃至付記Ａ４のうちのいずれか一に記載された障害対策装置。
【０１０８】
（付記Ａ６）
前記第五回路情報について少なくとも回路面積の第二の縮小を目指した第二の変更を行った第六回路情報を出力する第二変更部をさらに備える、付記Ａ５に記載された障害対策装置。
【０１０９】
（付記Ａ７）
前記第六回路情報から前記第六回路情報が表す回路のレイアウト及び配線を行い、前記レイアウト及び前記配線を行った回路情報である第七回路情報を出力するレイアウト部をさらに備える、付記Ａ６に記載された障害対策装置。
【０１１０】
（付記Ａ８）
前記第七回路情報が表す回路について、スタティックハザードが生じ得るかについての判定結果である第一判定結果を出力する、第一判定部をさらに備える、付記Ａ７に記載された障害対策装置。
【０１１１】
（付記Ａ９）
前記第一判定結果が、前記変更禁止情報を付与したセルのピンのタイミングアークを切断した上でのパスの有無についての判定結果である、付記Ａ８に記載された障害対策装置。
【０１１２】
（付記Ａ１０）
前記第七回路情報に含まれる終点セルである第七回路情報終点セルと第七回路情報終点セルの前段の各始点セルとの間の回路範囲である第四回路範囲に複数の信号経路が存在するかについての判定結果である第二判定結果を出力する第二判定部をさらに備える、付記Ａ７乃至付記Ａ９のうちのいずれか一に記載された障害対策装置。
【０１１３】
（付記Ｂ１）
レジスタ転送レベルで記述された第一回路情報からブール形式で記述された第二回路情報を生成し、前記第二回路情報について少なくとも回路面積の第一の縮小を目指した第一の変更を行った第三回路情報を出力する第一の装置、が生成する前記第三回路情報について、前記第三回路情報に含まれる終点セルの終点セル群から、前記終点セルと前記終点セルの前段の各始点セルとの間の回路範囲である第一回路範囲に、クロック信号の一周期において一ビットの論理情報を表すデータ信号である１サイクル信号と、１サイクル信号以外のデータ信号である例外信号と、が合流する中間セルが存在する終点セルである第一対象終点セルからなる第一対象終点セル群を抽出し、
前記第一対象終点セル群から、前記第一対象終点セルの前段の各始点セルとの間の回路範囲である第二回路範囲に複数の信号経路が存在する前記第一対象終点セルである第二対象終点セルからなる第二対象終点セル群を抽出し、
前記第二対象終点セルと、その前記第二対象終点セルの前段の各始点セルとの間の回路範囲である第三回路範囲の前記第三回路情報の部分を、前記第三回路範囲の前記第二回路情報の部分により置換した回路情報である第四回路情報を出力する、
障害対策方法。
【０１１４】
（付記Ｃ１）
レジスタ転送レベルで記述された第一回路情報からブール形式で記述された第二回路情報を生成し、前記第二回路情報について少なくとも回路面積の第一の縮小を目指した第一の変更を行った第三回路情報を出力する第一の装置、が生成する前記第三回路情報について、前記第三回路情報に含まれる終点セルの終点セル群から、前記終点セルと前記終点セルの前段の各始点セルとの間の回路範囲である第一回路範囲に、クロック信号の一周期において一ビットの論理情報を表すデータ信号である１サイクル信号と、１サイクル信号以外のデータ信号である例外信号と、が合流する中間セルが存在する終点セルである第一対象終点セルからなる第一対象終点セル群を抽出する処理と、
前記第一対象終点セル群から、前記第一対象終点セルの前段の各始点セルとの間の回路範囲である第二回路範囲に複数の信号経路が存在する前記第一対象終点セルである第二対象終点セルからなる第二対象終点セル群を抽出する処理と、
前記第二対象終点セルと、その前記第二対象終点セルの前段の各始点セルとの間の回路範囲である第三回路範囲の前記第三回路情報の部分を、前記第三回路範囲の前記第二回路情報の部分により置換した回路情報である第四回路情報を出力する処理と、
をコンピュータに実行させる障害対策プログラム。
【符号の説明】
【０１１５】
１００、１００ｘ    障害対策装置
１０１    入力部
１０６    出力部
１１１    記録部
１１６    処理部
２１１ａ    論理合成部
２１１ｂ    第一変更部
２１２、２１２ｘ    第一対象抽出部
２１３、２１３ｘ    第二対象抽出部
２１４、２１４ｘ    置換部
２１４ｂ    変更禁止設定部
２１５    第二変更部
２１６    レイアウト処理部
２１７    ハザード抑止セル考慮ＳＴＡ部
２１８    レイアウト後再収斂パス検出部
２２１、２２１ａ    第一回路情報
２２２、２２２ａ    制約条件
２２３ａ    第二回路情報
２２３ｂ、２２３ｂａ    第三回路情報
２２４    第一対象一覧
２２５    第二対象一覧
２２６    第四回路情報
２２６ｂ、２２６ｂａ    第五回路情報
２２７    ハザード抑止セルリスト
２２８    第六回路情報
２２９    第七回路情報
２３０    レポート
２３１    レイアウト制約情報
２３６ａ、２３６ｂ    単位回路範囲
２４１ａ、２４１ｂ、２４１ｃ    回路情報
【図１】
2019021184.tif 000003
【図２】
2019021184.tif 000004
【図３】
2019021184.tif 000005
【図４】
2019021184.tif 000006
【図５】
2019021184.tif 000007
【図６】
2019021184.tif 000008
【図７】
2019021184.tif 000009
【図８】
2019021184.tif 000010