(57)【要約】【課題】スイッチの開又は閉を短時間で検出可能な開閉検出装置及び工作機械を提供する。【解決手段】開閉検出装置は、信号を出力する出力端子と、出力端子にスイッチを介して接続した入力端子と、入力端子からの入力信号に基づき、スイッチの開閉を検出する検出部と、スイッチに対応した識別符号を記憶した記憶部とを備える。出力端子は識別符号を示す信号を出力し、検出部は、入力信号が示す入力符号が識別符号と一致する場合、スイッチの閉を検出し、入力信号が示す入力符号が識別符号と不一致である場合、スイッチの開を検出する。【選択図】図１
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【特許請求の範囲】
【請求項１】
信号を出力する出力端子と、該出力端子にスイッチを介して接続した入力端子と、該入力端子からの入力信号に基づき、スイッチの開閉を検出する検出部とを備える開閉検出装置であって、
前記スイッチに対応した識別符号を記憶した記憶部を備え、
前記出力端子は前記識別符号を示す信号を出力し、
前記検出部は、前記入力信号が示す入力符号が前記識別符号と一致する場合、前記スイッチの閉を検出し、前記入力信号が示す入力符号が前記識別符号と不一致である場合、前記スイッチの開を検出する
開閉検出装置。
【請求項２】
前記出力端子及び入力端子を夫々複数備え、
複数の前記出力端子及び入力端子は複数の前記スイッチを介して夫々接続してあり、
各スイッチに固有の複数の前記識別符号を前記記憶部は記憶しており、
前記検出部は前記複数の識別符号夫々と複数の前記入力符号夫々との比較を並行に実行する
請求項１に記載の開閉検出装置。
【請求項３】
前記識別符号は二進数によって構成してあり、
複数ビットを有し、前記入力符号を格納する入力レジスタを備え、
前記検出部は、前記識別符号と前記入力レジスタに格納した入力符号を比較して、前記スイッチの開閉を検出する
請求項１又は２に記載の開閉検出装置。
【請求項４】
複数ビットを有する第二入力レジスタを備え、
前記スイッチが閉じている場合、前記識別符号における１及び０のいずれの符号も格納可能な第一サンプリング周期で前記入力レジスタに前記入力符号を格納し、
前記スイッチが閉じている場合、前記識別符号における１又０のいずれか一方を格納可能な第二サンプリング周期で前記第二入力レジスタに前記入力符号を格納し、
前記識別符号全体のビット数よりも少ない連続した所定ビットにて、前記第二入力レジスタに格納した入力符号と予め定めた前記スイッチの開又は閉を示す符号との一致又は不一致を判定し、前記スイッチの開閉を検出する
請求項３に記載の開閉検出装置。
【請求項５】
安全な状態で接点が開となり、その他の状態で接点が閉となるスイッチと、
該スイッチの開閉を検出する請求項１から４のいずれか一つに記載の開閉検出装置と
を備える工作機械。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチの開閉を検出する開閉検出装置及び工作機械に関する。
【背景技術】
【０００２】
従来、開閉検出装置はスイッチを介して接続した出力端子及び入力端子を備える。開閉検出装置は、スイッチのチャタリングによる影響を抑制する為の構成を備える。例えば、予めスイッチのオン又はオフを示す所定回数を設定し、前記所定回数オン又はオフを示す信号を入力した場合、開閉検出装置はスイッチの開又は閉を検出する。スイッチの劣化によってチャタリングの時間が長くなることを考慮し、開閉検出装置は所定時間経過後、前記所定回数を増加する（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１２４００６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし前記開閉検出装置は所定回数が増加するので、スイッチの開又は閉を検出するまでに長時間を要する。
【０００５】
またチャタリングによる影響を抑制する為に、開閉検出装置は抵抗及びコンデンサを有するローパスフィルタを使用することがある。ローパスフィルタを使用する場合、出力端子から出力した信号から高周波の波形が低減し、開閉検出装置は高周波のパルスを認識できない。高周波のパルスを認識する為に、パルス波形の波長を長くして低周波にした場合、スイッチの開又は閉を検出するまでに長時間を要する。
【０００６】
本発明は斯かる事情に鑑みてなされたものであり、スイッチの開又は閉を短時間で検出可能な開閉検出装置及び工作機械を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る開閉検出装置は、信号を出力する出力端子と、該出力端子にスイッチを介して接続した入力端子と、該入力端子からの入力信号に基づき、スイッチの開閉を検出する検出部とを備える開閉検出装置であって、前記スイッチに対応した識別符号を記憶した記憶部を備え、前記出力端子は前記識別符号を示す信号を出力し、前記検出部は、前記入力信号が示す入力符号が前記識別符号と一致する場合、前記スイッチの閉を検出し、前記入力信号が示す入力符号が前記識別符号と不一致である場合、前記スイッチの開を検出する。
【０００８】
本発明においては、スイッチに対応した識別符号と入力符号の一致又は不一致に基づき、検出部はスイッチの開閉を検出する。チャタリングが発生している場合、識別符号と入力符号は不一致であり、検出部はスイッチの開を検出する。チャタリングが収束した場合、識別符号と入力符号は一致し、検出部は直ちにスイッチの閉を検出する。
【０００９】
本発明に係る開閉検出装置は、前記出力端子及び入力端子を夫々複数備え、複数の前記出力端子及び入力端子は複数の前記スイッチを介して夫々接続してあり、各スイッチに固有の複数の前記識別符号を前記記憶部は記憶しており、前記検出部は前記複数の識別符号夫々と複数の前記入力符号夫々との比較を並行に実行する。
【００１０】
本発明においては、複数の出力端子及び入力端子が複数のスイッチに夫々接続してある。検出部は、各スイッチに固有の複数の識別符号夫々と各入力端子からの複数の入力符号それぞれとの比較を並行に実行する。故に、複数の識別符号と各入力端子からの複数の入力符号を順に比較する場合に比べて、検出部は短時間でスイッチの開閉を検出できる。
【００１１】
本発明に係る開閉検出装置は、前記識別符号は二進数によって構成してあり、複数ビットを有し、前記入力符号を格納する入力レジスタを備え、前記検出部は、前記識別符号と前記入力レジスタに格納した入力符号を比較して、前記スイッチの開閉を検出する。
【００１２】
本発明においては、二進数の識別符号と入力符号を比較するので、検出部は識別符号と入力符号一致又は不一致を短時間で判定できる。
【００１３】
本発明に係る開閉検出装置は、複数ビットを有する第二入力レジスタを備え、前記スイッチが閉じている場合、前記識別符号における１及び０のいずれの符号も格納可能な第一サンプリング周期で前記入力レジスタに前記入力符号を格納し、前記スイッチが閉じている場合、前記識別符号における１又０のいずれか一方を格納可能な第二サンプリング周期で前記第二入力レジスタに前記入力符号を格納する。
【００１４】
本発明においては、識別符号全体のビット数よりも少ない連続した所定ビットにて、第二入力レジスタに格納した入力符号と予め定めたスイッチの開又は閉を示す符号との一致又は不一致を判定する。そのため、第一サンプリング周期で入力レジスタに格納した入力符号と識別符号の一致又は不一致を判定する場合に比べて、検出部は所定の信頼性をもってスイッチの開閉を短時間で検出できる。
【００１５】
本発明に係る工作機械は、スイッチと、該スイッチの開閉を検出する上述の開閉検出装置とを備える。
【００１６】
本発明においては、スイッチに対応した識別符号と入力符号の一致又は不一致に基づき、検出部はスイッチの開閉を検出する。チャタリングが発生している場合、識別符号と入力符号は不一致であり、検出部はスイッチの開を検出する。チャタリングが収束した場合、識別符号と入力符号は一致し、検出部は直ちにスイッチの閉を検出する。
【発明の効果】
【００１７】
本発明に係る開閉検出装置及び工作機械にあっては、スイッチに対応した識別符号と入力符号の一致又は不一致に基づき、検出部はスイッチの開閉を検出する。チャタリングが発生している場合、識別符号と入力符号は不一致であり、検出部はスイッチの開を検出する。チャタリングが収束した場合、識別符号と入力符号は一致し、検出部は直ちにスイッチの閉を検出する。開閉検出装置はチャタリングの収束後直ちにスイッチの閉を検出する。また識別符号の長さは一定であり、識別符号と入力符号の一致又は不一致の判定に要する時間は長くならない。また開閉検出装置はローパスフィルタを使用する必要もない。故に開閉検出装置はスイッチの開又は閉を短時間で検出できる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１に係る開閉検出装置を略示するブロック図である。
【図２】出力レジスタからの符号の出力及び入力レジスタへの符号の入力を説明する説明図である。
【図３】判定周期、識別符号、スイッチの開閉、入力信号、第一サンプリング周期及び入力符号を示すタイミングチャートである。
【図４】スイッチの開閉を検出する開閉検出処理を説明するフローチャートである。
【図５】実施の形態２に係る開閉検出装置を略示するブロック図である。
【図６】出力レジスタ及び入力レジスタを略示するブロック図である。
【図７】第一スイッチを誤って第二入力端子に接続した開閉検出装置を略示するブロック図である。
【図８】第一スイッチを誤って第二入力端子に接続した開閉検出装置における第一出力端子、第一入力端子、第二出力端子及び第二入力端子の信号波形の一例を示す図である。
【図９】実施の形態３に係る開閉検出装置を略示するブロック図である。
【図１０】判定周期、識別符号、スイッチの開閉、入力信号、第一サンプリング周期、第二サンプリング周期、第二入力符号、入力符号、開閉信号を示すタイミングチャートである。
【図１１】スイッチの開閉を検出する開閉検出処理を説明するフローチャートである。
【図１２】スイッチの開閉を検出する第二開閉検出処理を説明するフローチャートである。
【発明を実施するための形態】
【００１９】
（実施の形態１）
以下本発明を実施の形態１に係る開閉検出装置を示す図面に基づいて説明する。図１は、開閉検出装置を略示するブロック図である。開閉検出装置は基板２０と、該基板２０に実装したＦＰＧＡ１(Field Programmable Gate Array)と、基板２０及びスイッチ１４を接続するコネクタ１３とを備える。
【００２０】
ＦＰＧＡ１は、出力端子７、入力端子８、出力レジスタ２、入力レジスタ３、記憶部４、タイマ５、検出部６及び送信端子９を備える。出力端子７は、物理的に絶縁した信号変換器１０及びＦＥＴ１１(Field Effect Transistor)を介してスイッチ１４の一端部に接続している。入力端子８は、物理的に絶縁した信号変換器１５及び増幅器１６を介してスイッチ１４の他端部に接続している。信号変換器１０、１５は、例えばフォトカプラを有する光アイソレータ、トランス・コイルを有するトランス・アイソレーション又はコンデンサを有する容量性アイソレーションである。信号変換器１０、１５は高電圧で動作するスイッチ１４側領域と低電圧で動作するＦＰＧＡ１側領域を絶縁する。
【００２１】
出力端子７はＦＥＴ１１のゲート１１ａに接続する。ＦＥＴ１１のドレイン１１ｂに電源１２が接続する。ＦＥＴ１１のソース１１ｃはコネクタ１３を介してスイッチ１４の一端部に接続する。スイッチ１４の他端部はコネクタ１３及び信号変換器１５を介して増幅器１６の入力側に接続する。増幅器１６の出力側は入力端子８に接続する。
【００２２】
出力レジスタ２及び入力レジスタ３は８ビットの符号を夫々格納する。出力レジスタ２及び入力レジスタ３は８ビット以外のビット数で符号を格納してもよい。記憶部４は、前記スイッチ１４に対応した固有の識別符号を記憶する。タイマ５は、判定周期及びサンプリング周期を測定する。検出部６は、識別符号と入力レジスタ３に格納した入力符号とに基づき、スイッチ１４の開閉を検出する。
【００２３】
図２は、出力レジスタ２からの符号の出力及び入力レジスタ３への符号の入力を説明する説明図である。ＦＰＧＡ１は、記憶部４に記憶した識別符号を出力レジスタ２に設定する。出力レジスタ２は出力端子７から識別符号を左から順に１ビットずつ出力し、図２の矢印に示す如く、ＦＰＧＡ１は出力レジスタ２を一つずつ左にシフトする。入力レジスタ３は入力端子８から右から順に符号を１ビットずつ順に入力し、図２の矢印に示す如く、ＦＰＧＡ１は入力レジスタ３を一つずつ左にシフトする。
【００２４】
出力レジスタ２から出力した識別符号は信号変換器１０を介してＦＥＴ１１のゲート１１ａに入力し、ソース１１ｃは識別符号を示す信号を出力する。スイッチ１４が閉じている場合、識別符号を示す信号は信号変換器１５及び増幅器１６を介して入力端子８に入力する。入力レジスタ３は入力端子８に入力した信号、即ち入力符号を格納する。スイッチ１４が開いている場合、識別符号は入力端子８に入力しない。
【００２５】
出力レジスタ２又はＦＥＴ１１等とは異なる構成、例えば別回路の電源を出力端子７に誤って接続した場合又は断線が生じている場合、スイッチ１４の開閉に拘わらず、識別符号は入力端子８に入力しない。即ち、スイッチ１４が開いている場合と同じ状態になる。
【００２６】
図３は、判定周期、識別符号、スイッチ１４の開閉、入力信号、第一サンプリング周期及び入力符号を示すタイミングチャートである。図３において、最上段に示す判定周期の隣合う二つのパルスの間Ｔ１〜Ｔ３は判定周期を示す。識別符号、即ち出力信号は波形をなし、その上側は１を示し、下側は０を示す。スイッチ１４の開閉は、上側が閉を示し、下側が開を示す。スイッチ１４の開閉において、チャタリングが発生している部分を破線で示す。入力信号の上側は１を示し、下側は０を示す。ｔ１〜ｔ８は入力信号をサンプリングする時点を示し、隣合う時点間は第一サンプリング周期を示す。第一サンプリング周期は、識別符号における１及び０のいずれの符号も格納可能な周期である。各判定周期Ｔ１〜Ｔ３はサンプリング時点ｔ１〜ｔ８を含む。入力符号の上側は１を示し、下側は０を示す。
【００２７】
図４は、スイッチ１４の開閉を検出する開閉検出処理を説明するフローチャートである。ＦＰＧＡ１は記憶部４に記憶した８ビットの識別符号、例えば「１０１０１１００」を出力レジスタ２に格納し（ステップＳ１）、入力レジスタ３をクリアする（ステップＳ２）。ＦＰＧＡ１はタイマ５を参照し、前回の入力信号のサンプリング時点からサンプリング周期が経過するまで待機する（ステップＳ３：ＮＯ）。例えば、前回のサンプリング時点がｔ１である場合、時点ｔ２までＦＰＧＡ１は待機し、前回のサンプリング時点がｔ８である場合、次の判定周期の時点ｔ１までＦＰＧＡ１は待機する。サンプリング周期が経過した場合（ステップＳ３：ＹＥＳ）、ＦＰＧＡ１は出力レジスタ２から１ビットの信号を出力し（ステップＳ４）、入力レジスタ３に１ビットの入力信号を格納する（ステップＳ５）。
【００２８】
ＦＰＧＡ１は判定周期が経過したか否か判定する（ステップＳ６）。判定周期が経過してない場合（ステップＳ６：ＮＯ）、ＦＰＧＡ１は出力レジスタ２を１ビット左にシフトし（ステップＳ７）、入力レジスタ３を１ビット左にシフトして（ステップＳ８、図２参照）、ステップＳ３に処理を戻す。
【００２９】
判定周期が経過した場合（ステップＳ６：ＹＥＳ）、検出部６は、入力レジスタ３に格納した入力符号が記憶部４に記憶した識別符号と一致するか否か判定する（ステップＳ９）。判定周期が経過した場合、各サンプリング時点ｔ１〜ｔ８において、入力レジスタ３は１ビットの入力信号を格納し、８ビットの入力符号を格納している。
【００３０】
入力符号が識別符号に一致する場合（ステップＳ９：ＹＥＳ）、検出部６はスイッチ１４の閉を検出し、送信端子９から外部装置にスイッチ１４の閉を示す信号を送信し（ステップＳ１０）、ステップＳ３に処理を戻す。入力符号が識別符号に一致しない場合（ステップＳ９：ＮＯ）、検出部６はスイッチ１４の開を検出し、送信端子９から外部装置にスイッチ１４の開を示す信号を送信し（ステップＳ１１）、ステップＳ３に処理を戻す。尚、誤った配線を行った場合、例えば別回路の電源を出力端子７に誤って接続した場合又は断線が生じている場合、識別符号は入力端子８に入力せず、入力符号が識別符号に一致しない（ステップＳ９：ＮＯ）。この場合も、検出部６はスイッチ１４の開を検出し、送信端子９から外部装置にスイッチ１４の開を示す信号を送信する（ステップＳ１１）。スイッチ１４の開を示す信号は、スイッチ１４の開とみなす信号を含む。
【００３１】
判定周期Ｔ１において、スイッチ１４は開いている。判定周期Ｔ１の各サンプリング時点ｔ１〜ｔ８において、入力信号は０である。入力レジスタ３は８ビットの入力符号「００００００００」であり、識別符号「１０１０１１００」に一致しない。検出部６はスイッチ１４の開を検出する。
【００３２】
判定周期Ｔ２において、スイッチ１４は閉じ、チャタリングが発生している。判定周期Ｔ２の各サンプリング時点ｔ１〜ｔ８にて、ＦＰＧＡ１は入力信号をサンプリングし、入力レジスタ３は８ビットの入力符号「００１０１０００」を格納する。入力符号は識別符号「１０１０１１００」に一致しない。検出部６はスイッチ１４の開を検出する。スイッチ１４が閉じ、チャタリングが発生している場合、検出部６はスイッチ１４の開を検出する。なお判定周期はチャタリングが発生している時間よりも長い。
【００３３】
判定周期Ｔ３において、スイッチ１４は閉じ、チャタリングは発生していない。判定周期Ｔ３の各サンプリング時点ｔ１〜ｔ８にて、ＦＰＧＡ１は入力信号をサンプリングし、入力レジスタ３は８ビットの入力符号「１０１０１１００」を格納する。入力符号は識別符号に一致し、検出部６はスイッチ１４の閉を検出する。
【００３４】
実施の形態１に係る開閉検出装置にあっては、スイッチ１４に対応した識別符号と入力符号の一致又は不一致に基づき、検出部６はスイッチ１４の開閉を検出する。チャタリングが発生している場合、識別符号と入力符号は不一致であり、検出部６はスイッチ１４の開を検出する。チャタリングが収束した場合、識別符号と入力符号は一致し、検出部６は直ちにスイッチ１４の閉を検出する。開閉検出装置はチャタリングの収束後直ちにスイッチ１４の閉を検出する。また識別符号の長さは一定であり、識別符号と入力符号の一致又は不一致の判定に要する時間は長くならない。また開閉検出装置はローパスフィルタを使用する必要もない。故に開閉検出装置はスイッチ１４の開又は閉を短時間で検出できる。また誤配線又は断線が生じている場合も、スイッチ１４は開いているとみなすので、安全性を高めることができる。
【００３５】
また二進数の識別符号と入力符号を比較するので、検出部６は識別符号と入力符号一致又は不一致を短時間で判定できる。またローパスフィルタを使用する必要がないので、ローパスフィルタの時定数を検討する必要がない。また単に出力端子７からパルス信号を出力し、出力したパルス信号を入力端子８に入力して、スイッチ１４の開閉を検出する場合よりも、識別符号を使用するので、判定の信頼性が高い。
【００３６】
（実施の形態２）
以下本発明を実施の形態２に係る開閉検出装置を示す図面に基づいて説明する。図５は、開閉検出装置を略示するブロック図である。図５に示す如く、ＦＰＧＡ１は第一出力端子７（１）〜第ｎ出力端子７（ｎ）及び第一入力端子８（１）〜第ｎ入力端子８（ｎ）を備える。第一出力端子７（１）〜第ｎ出力端子７（ｎ）及び第一入力端子８（１）〜第ｎ入力端子８（ｎ）は第一スイッチ１４（１）〜第ｎスイッチ１４（ｎ）に夫々接続する。即ち、第一出力端子７（１）及び第一入力端子８（１）は第一スイッチ１４（１）に接続する。同様に、第ｎ出力端子７（ｎ）及び第ｎ入力端子８（ｎ）は第ｎスイッチ１４（ｎ）に接続する。図５において、信号変換器１０、１５、ＦＥＴ１１、電源１２、増幅器１６の記載を省略する。
【００３７】
記憶部４は、第一スイッチ１４（１）〜第ｎスイッチ１４（ｎ）夫々に固有のｎ個の識別符号を記憶する。識別符号が８ビットで構成してある場合、記憶部４は最大２５６個の固有の識別符号を記憶できる。
【００３８】
図６は、出力レジスタ２及び入力レジスタ３を略示するブロック図である。図６に示す如く、出力レジスタ２は、第一スイッチ１４（１）〜第ｎスイッチ１４（ｎ）に対応した第一出力レジスタ部２（１）〜第ｎ出力レジスタ部２（ｎ）を備え、入力レジスタ３は、第一スイッチ１４（１）〜第ｎスイッチ１４（ｎ）に対応した第一入力レジスタ部３（１）〜第ｎ入力レジスタ部３（ｎ）を備える。ＦＰＧＡ１は、第一スイッチ１４（１）〜第ｎスイッチ１４（ｎ）夫々について、上述した開閉検出処理を並行に実行する。即ち、検出部６は第一入力レジスタ部３（１）〜第ｎ入力レジスタ部３（ｎ）夫々に格納した入力符号と、ｎ個の識別符号夫々との比較を並行に実行する。
【００３９】
単に第一出力端子７（１）〜第ｎ出力端子７（ｎ）から順にパルス信号を出力し、出力した各パルス信号を第一入力端子８（１）〜第ｎ入力端子８（ｎ）に順に入力して、第一スイッチ１４（１）〜第ｎスイッチ１４（ｎ）全ての開閉を検出する場合、パルス信号の出力時点と次のパルス信号の出力時点の間に待ち時間が発生する。待ち時間は累積するので、開閉検出処理が終了するまでに長時間を要する。一方、実施の形態２の検出部６は第一入力レジスタ部３（１）〜第ｎ入力レジスタ部３（ｎ）夫々に格納した入力符号と、ｎ個の識別符号との比較を並行に実行するので、各スイッチについて順に開閉を検出する場合に比べて、短時間で第一スイッチ１４（１）〜第ｎスイッチ１４（ｎ）の開閉を検出できる。
【００４０】
図７は、第一スイッチ１４（１）を誤って第二入力端子８（２）に接続した開閉検出装置を略示するブロック図、図８は、第一スイッチ１４（１）を誤って第二入力端子８（２）に接続した開閉検出装置における第一出力端子７（１）、第一入力端子８（１）、第二出力端子７（２）及び第二入力端子８（２）の信号波形の一例を示す図である。
【００４１】
図７に示す如く、第一スイッチ１４（１）を誤って第二入力端子８（２）に接続した場合、図８に示す如く、第一出力端子７（１）の出力信号は第一入力端子８（１）に入力せず、第二入力端子８（２）に入力する。故に、第一入力端子８（１）に入力した入力符号は、第一スイッチ１４（１）に対応した識別符号、換言すれば第一出力端子７（１）の出力信号に一致しない。第二入力端子８（２）に入力した入力符号は、第二スイッチ１４（２）に対応した識別符号、換言すれば第二出力端子７（２）の出力信号に一致しない。入力符号が一致しない各入力信号を比較することによって、ユーザは誤って接続した端子を特定することができる。
【００４２】
実施の形態２に係る開閉検出装置の構成の内、実施の形態１と同様な構成については同じ符号を付し、その詳細な説明を省略する。
【００４３】
（実施の形態３）
以下本発明を実施の形態３に係る開閉検出装置を示す図面に基づいて説明する。図９は、開閉検出装置を略示するブロック図である。開閉検出装置は、第二入力レジスタ３０と、第二送信端子１９とを備える。ＦＰＧＡ１は、識別符号における１及び０のいずれの符号も格納可能な第一サンプリング周期で入力レジスタ３に入力符号を格納する。ＦＰＧＡ１は、識別符号における１又０のいずれか一方を格納可能な第二サンプリング周期で第二入力レジスタ３０に入力符号を格納する。以下、第二入力レジスタ３０に格納した入力符号を第二入力符号と称する。
【００４４】
図１０は、判定周期、識別符号、スイッチ１４の開閉、入力信号、第一サンプリング周期、第二サンプリング周期、第二入力符号、入力符号、開閉信号を示すタイミングチャートである。図１０に示す如く、ｋ１〜ｋ８は入力信号をサンプリングする時点を示し、最上段に示す判定周期の隣合う時点間は第二サンプリング周期を示す。各判定周期Ｔ１〜Ｔ３はサンプリング時点ｋ１〜ｋ８を含む。第二入力符号の上側は１を示し、下側は０を示す。開閉信号は、第二開閉検出処理によって、第二送信端子１９が送信する開信号又は閉信号を示す。
【００４５】
ＦＰＧＡ１は、サンプリング時点ｋ１〜ｋ８において、入力信号をサンプリングし、第二入力レジスタ３０に格納する。図１０に示す如く、スイッチ１４が閉じている場合、例えば判定周期Ｔ３におけるサンプリング時点ｋ１〜ｋ８において、ＦＰＧＡ１は、識別符号の１のみを第二入力レジスタ３０に格納することができ、識別符号の０を第二入力レジスタ３０に格納することができない。換言すれば、出力端子７は、サンプリング時点ｋ１〜ｋ８において１となるような波形で出力信号、即ち識別符号を出力する。出力信号の波形がサンプリング時点ｋ１〜ｋ８において０となる場合、チャタリングが発生している。
【００４６】
図１１は、スイッチ１４の開閉を検出する開閉検出処理を説明するフローチャートである。ＦＰＧＡ１は記憶部４に記憶した８ビットの識別符号、例えば「１０１０１１００」を出力レジスタ２に格納し（ステップＳ２１）、入力レジスタ３をクリアする（ステップＳ２２）。ＦＰＧＡ１はタイマ５を参照し、前回の入力信号のサンプリング時点からサンプリング周期が経過するまで待機する（ステップＳ２３：ＮＯ）。サンプリング周期が経過した場合（ステップＳ２３：ＹＥＳ）、ＦＰＧＡ１は出力レジスタ２から１ビットの信号を出力し（ステップＳ２４）、入力レジスタ３に１ビットの入力信号を格納する（ステップＳ２５）。
【００４７】
ＦＰＧＡ１はタイマ５を参照し、前回の入力信号の第二サンプリング時点から第二サンプリング周期が経過するまで待機する（ステップＳ２６：ＮＯ）。第二サンプリング周期が経過した場合（ステップＳ２６：ＹＥＳ）、ＦＰＧＡ１は第二入力レジスタ３０に１ビットの入力信号を格納する（ステップＳ２７）。なお第二入力レジスタ３０は入力レジスタ３と同様に８ビットの符号を格納し、１ビットの入力信号、即ち符号を格納する都度、左にシフトする（図２参照）。第二入力レジスタ３０は８ビット以外のビット数で符号を格納してもよい。
【００４８】
ＦＰＧＡ１は判定周期が経過したか否か判定する（ステップＳ２８）。判定周期が経過してない場合（ステップＳ２８：ＮＯ）、ＦＰＧＡ１は出力レジスタ２を１ビット左にシフトし（ステップＳ２９）、入力レジスタ３を１ビット左にシフトして（ステップＳ３０、図２参照）、ステップＳ２３に処理を戻す。
【００４９】
判定周期が経過した場合（ステップＳ２８：ＹＥＳ）、検出部６は、入力レジスタ３に格納した入力符号が記憶部４に記憶した識別符号と一致するか否か判定する（ステップＳ３１）。判定周期が経過した場合、各サンプリング時点ｔ１〜ｔ８において、入力レジスタ３は１ビットの入力信号を格納し、８ビットの入力符号を格納している。
【００５０】
入力符号が識別符号に一致する場合（ステップＳ３１：ＹＥＳ）、検出部６はスイッチ１４の閉を検出し、送信端子９から外部装置にスイッチ１４の閉を示す信号を送信し（ステップＳ３２）、ステップＳ２３に処理を戻す。入力符号が識別符号に一致しない場合（ステップＳ３１：ＮＯ）、検出部６はスイッチ１４の開を検出し、送信端子９から外部装置にスイッチ１４の開を示す信号を送信し（ステップＳ３３）、ステップＳ２３に処理を戻す。
【００５１】
図１２は、スイッチ１４の開閉を検出する第二開閉検出処理を説明するフローチャートである。ＦＰＧＡ１は、開閉検出処理とは別ルーチンで第二開閉検出処理を実行する。ＦＰＧＡ１の検出部６は、第二入力レジスタ３０を読み込み（ステップＳ４１）、右側４ビット、即ち下位４ビットが１１１１であるか否か判定する（ステップＳ４２）。なお前述のステップＳ２７において、ＦＰＧＡ１は第二入力レジスタ３０に入力信号を格納している。下位４ビットが１１１１である場合（ステップＳ４２：ＹＥＳ）、検出部６は第二送信端子１９から外部装置にスイッチ１４の閉を示す信号を送信し（ステップＳ４３）、ステップＳ４１に処理を戻す。
【００５２】
下位４ビットが１１１１でない場合（ステップＳ４２：ＮＯ）、検出部６は、下位４ビットが００００であるか否か判定する（ステップＳ４４）。下位４ビットが００００である場合（ステップＳ４４：ＹＥＳ）、検出部６は第二送信端子１９から外部装置にスイッチ１４の開を示す信号を送信し（ステップＳ４５）、ステップＳ４１に処理を戻す。下位４ビットが００００でない場合（ステップＳ４４：ＮＯ）、検出部６はステップＳ４１に処理を戻す。
【００５３】
判定周期Ｔ１において、スイッチ１４は開いている。判定周期Ｔ１の各サンプリング時点ｋ１〜ｋ８において、入力信号は全て０である。第二入力レジスタ３０の下位４ビットの入力符号は「００００」であり（ステップＳ４４：ＹＥＳ）、検出部６はスイッチ１４の開を検出する（ステップＳ４５）。
【００５４】
判定周期Ｔ２において、スイッチ１４は閉じ、チャタリングが発生している。判定周期Ｔ２の各サンプリング時点ｋ１〜ｋ８にて、ＦＰＧＡ１は入力信号をサンプリングし、第二入力レジスタ３０に入力符号を格納する。時点ｋ１〜ｋ４にて、第二入力符号は「００１０」であり、０及び１を含む（ステップＳ４２：ＮＯ、ステップＳ４４：ＮＯ）。時点ｋ５〜ｋ８にて、第二入力符号は「１１１１」である（ステップＳ４２：ＹＥＳ）。判定周期Ｔ２のサンプリング時点ｋ８において、第二入力レジスタ３０の下位４ビットに「１１１１」が格納され、検出部６はスイッチ１４の閉を検出する（ステップＳ４３）。
【００５５】
スイッチ１４が閉じ、チャタリングが発生している間、検出部６はスイッチ１４の開閉を検出しない。チャタリングが収束した場合、検出部６はスイッチ１４の閉を検出する。判定周期Ｔ２の間に、検出部６はスイッチ１４の開閉を複数回判断できるので、判定周期の経過後に判断する場合よりも、検出部６はスイッチ１４の開閉を早く検出できる。
【００５６】
判定周期Ｔ３において、スイッチ１４は閉じ、チャタリングは発生していない。判定周期Ｔ３の各サンプリング時点ｋ１〜ｋ８にて、ＦＰＧＡ１は入力信号をサンプリングし、第二入力レジスタ３０の下位４ビットに入力符号「１１１１」を格納する（ステップＳ４２：ＹＥＳ）。検出部６はスイッチ１４の閉を検出する（ステップＳ４３）。
【００５７】
なお第二開閉検出処理において、第二入力レジスタ３０の下位４ビットに基づいて、スイッチ１４の開閉を検出しているが、下位３ビット以下又は下位５ビット以上に基づいて、スイッチ１４の開閉を検出してもよい。
【００５８】
実施の形態３に係る開閉検出装置にあっては、識別符号全体のビット数よりも少ない連続した所定ビットにて、第二入力レジスタ３０に格納した入力符号と予め定めたスイッチ１４の開又は閉を示す符号との一致又は不一致を判定する。そのため、第一サンプリング周期で入力レジスタ３に格納した入力符号と識別符号の一致又は不一致を判定する場合に比べて、検出部６は所定の信頼性をもってスイッチ１４の開閉を短時間で検出できる。
【００５９】
開閉検出装置は外部機器に設ける。例えばスイッチ１４が開の場合、外部機器は停止し、閉の場合、外部機器は動作する。安全の為には、スイッチ１４の開の検出よりも、閉の検出が重要である。外部機器が動作するスイッチ１４の閉の検出は、第一サンプリング周期で入力レジスタ３に格納した入力符号と識別符号の一致によって、確実に行う。
【００６０】
一方、外部機器の動作に関係しない場合、例えば制御プログラムにおいてエラーの判定を行う場合、又は警告を出す場合には、スイッチ１４の開閉を短時間で検出することが望ましい。この場合、より少ない連続した所定ビットにて、第二サンプリング周期で第二入力レジスタ３０に格納した入力符号と予め定めたスイッチ１４の開又は閉を示す符号との一致又は不一致を判定する。検出部６は所定の信頼性をもってスイッチ１４の開閉を短時間で検出できる。
【００６１】
実施の形態３に係る開閉検出装置の構成の内、実施の形態１又は２と同様な構成については同じ符号を付し、その詳細な説明を省略する。
【００６２】
上述した開閉検出装置は、例えば主軸、ワーク保持部、制御装置及び緊急停止スイッチを備える工作機械に設ける。開閉検出装置は緊急停止スイッチの開閉を検出する。緊急停止スイッチが閉じ、第一サンプリング周期で入力レジスタ３に格納した入力符号と識別符号が一致し、開閉検出装置が閉を検出した場合、制御装置は主軸及びワーク保持部を停止する。制御装置は停止実行装置として機能する。開閉検出装置が開を検出した場合、停止実行装置は停止し、閉を検出した場合、停止実行装置は動作する。
【００６３】
緊急停止スイッチが閉じ、第二入力レジスタ３０に格納した入力符号がスイッチ１４の閉を示す符号に一致し、開閉検出装置が閉を検出した場合、制御装置は、例えば制御プログラムにおいてエラーの判定を行うか又は警告を出す。なお開閉検出装置は緊急停止スイッチ以外のスイッチ、例えば工作機械の表示部の画面切替スイッチ、ワーク保持部へのワークの着脱を行う時に開閉する扉に設けたリミットスイッチの開閉を検出してもよい。
【００６４】
今回開示した実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。各実施例にて記載されている技術的特徴は互いに組み合わせることができ、本発明の範囲は、特許請求の範囲内での全ての変更及び特許請求の範囲と均等の範囲が含まれることが意図される。
【符号の説明】
【００６５】
１  ＦＰＧＡ
３  入力レジスタ
４  記憶部
６  検出部
７  出力端子
７（１）〜７（ｎ）  第一出力端子〜第ｎ出力端子
８  入力端子
８（１）〜８（ｎ）  第一入力端子〜第ｎ入力端子
１４  スイッチ
１４（１）〜１４（ｎ）  第一スイッチ〜第ｎスイッチ
３０  第二入力レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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