(57)【要約】【課題】より的確に短絡耐量を得ることが可能なＭＯＳ構造の半導体素子を有する半導体装置を提供する。【解決手段】ＭＯＳＦＥＴに対してダイオード形成層９を備えることで、ＭＯＳＦＥＴ２０のゲートにシリコンデバイスとして構成されるダイオードが接続された回路構成となるようにする。これにより、短絡時に素子発熱が生じたときに、シリコンデバイスとして構成されるダイオードにリークを発生させることができ、ＭＯＳＦＥＴのゲート−ソース間が導通させることができる。したがって、ゲート電極８の電圧ドロップを生じさせることが可能となり、ＭＯＳＦＥＴに流れる短絡電流を遮断できるため、ＭＯＳＦＥＴでの電力を抑えることが可能となる。よって、ＭＯＳＦＥＴが高温化することを抑制でき、ＭＯＳＦＥＴが素子破壊に至ることを抑制できて、より的確に短絡耐量を得ることが可能なＭＯＳＦＥＴを有する半導体装置とすることができる。【選択図】図１
2019057674.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳ構造の半導体素子を有する半導体装置であって、
炭化珪素で構成された第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の半導体からなるドリフト層（２）と、
前記ドリフト層の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域の上に形成され、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素からなるソース領域（４）と、
前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ（６）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（７）と該ゲート絶縁膜の上に配置されると共に不純物がドープされたゲート電極（８）とを備えて構成されたトレンチゲート構造と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホール（１０ａ）が形成された層間絶縁膜（１０）と、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１１）と、
前記基板の裏面側に形成されたドレイン電極（１２）と、を含み、
前記ゲート電極に対してゲート電圧を印加すると共に前記ドレイン電極に対してドレイン電圧を印加することで、前記ベース領域のうち前記トレンチゲート構造と接する部分にチャネル領域を形成すると共に、前記ソース領域を介して、前記ソース電極および前記ドレイン電極の間に電流を流す前記半導体素子を有し、
さらに、前記ゲート電極と前記ソース電極との間に、前記半導体素子の温度上昇に感応して前記ゲート電極と前記ソース電極との間を導通させるシリコンデバイス（２１、２２）が備えられている半導体装置。
【請求項２】
前記ゲート電極は、第１導電型不純物がドープされたポリシリコンによって構成されており、
前記シリコンデバイスは、前記ゲート電極に加えて、該ゲート電極と異なる導電型とされたシリコン層にて構成されるダイオード形成層（９）とによって構成されるＰＮ接合よりなるダイオード（２１）である請求項１に記載の半導体装置。
【請求項３】
前記ダイオード形成層は、前記ゲート絶縁膜および前記ゲート電極の上に形成され、
前記層間絶縁膜は、前記ダイオード形成層を含めて前記ゲート絶縁膜と前記ゲート電極を覆うように形成され、
前記コンタクトホールから前記ダイオード形成層の一部が前記ソース電極と接触している請求項２に記載の半導体装置。
【請求項４】
前記層間絶縁膜には、前記ゲート電極に繋がる貫通孔（１０ｂ）が形成されており、
前記ダイオード形成層は、前記貫通孔内に備えられ、該貫通孔を通じて前記ゲート電極および前記ソース電極に接触している請求項２に記載の半導体装置。
【請求項５】
前記ゲート電極は、第１または第２導電型不純物がドープされたポリシリコンによって構成されており、
前記シリコンデバイスは、前記ゲート電極に加えて、該ゲート電極と異なる導電型とされた第１層（３０ａ）と該ゲート電極と同じ導電型とされた第２層（３０ｂ）とを有するトランジスタ形成層（３０）とによって構成されるトランジスタ（２２）である請求項１に記載の半導体装置。
【請求項６】
前記層間絶縁膜には、前記ゲート電極に繋がる貫通孔（１０ｂ）が形成されており、
前記トランジスタ形成層は、前記貫通孔内に備えられており、
前記第１層は、前記貫通孔を通じて前記ゲート電極と接触させられ、
前記第１層および前記第２層は、前記ソース電極とに接触している請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素によって構成されるＭＯＳ構造の半導体素子を有する半導体装置に関するものである。
【背景技術】
【０００２】
近年、パワーデバイスのオン抵抗Ｒｏｎの改善が試みられており、単位面積当たりのオン抵抗Ｒｏｎが１ｍΩｃｍ2以下のものまで開発されるようになっている。
【０００３】
その一方で、パワーデバイスが短絡状態になること、具体的にはパワーデバイスであるＭＯＳＦＥＴのゲートがオンされたままの状態で高電圧な電源電圧が掛かる状態になった場合、ＭＯＳＦＥＴが高耐圧・低抵抗な素子であるためにＭＯＳＦＥＴでの電力が大きくなる。このため、短絡時に素子破壊に至るまでの時間が１０μｓｅｃより短くなるケースが多くなっている。
【０００４】
具体的には、ドレイン−ソース間電圧（以下、Ｖｄｓという）とドレイン−ソース間電流（以下、Ｉｄｓという）との関係を示すＶｄｓ−Ｉｄｓ特性において、飽和領域でのＩｄｓに対して短絡時のＶｄｓを掛けた値が電力となる。短絡時には、例えば６００〜１２００Ｖもしくはそれ以上の電圧がＶｄｓとしてドレインに印加されることから、ＭＯＳＦＥＴでの電力は非常に大きくなる。シリコンデバイスの場合、ゲート電圧Ｖｇに応じてＩｄｓが大きくなっても飽和領域でのＩｄｓがほぼ一定となるが、ＳｉＣデバイスの場合、飽和領域でもＩｄｓが所定勾配で増加していくことから、ＭＯＳＦＥＴでの電力が尚更に大きくなる。したがって、ＭＯＳＦＥＴが瞬時に高温化してしまい、高い短絡耐量を得ることが難しくなる。
【０００５】
これに対して、特許文献１に、ＭＯＳＦＥＴでの電力を低減できる構造の半導体装置が提案されている。この半導体装置では、ソース電極に、所定の高温条件下で抵抗値が増加する材料からなり、ＳｉＣエピタキシャル層に形成された電流パスに過電流が流れたときに、その電流密度を所定値以下に制限する可変抵抗層を設けるようにしている。
【０００６】
また、ＭＯＳＦＥＴの高温化対策として、電流センスなどを用いた駆動回路によって過電流発生時にゲート電圧Ｖｇの印加をオフし、素子破壊を抑制することもできる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第６０６５３０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１のように、可変抵抗層を設けることで電流密度を制限するだけでは大きな電力が発生することを防ぐことはできず、十分な短絡耐量を得ることはできない。
【０００９】
また、電流センスなどを用いた駆動回路によってゲート電圧Ｖｇの印加をオフする場合でも、上記したように、短絡時に素子破壊に至るまでの時間が短すぎてゲート電圧Ｖｇの印加を的確にオフすることができず、素子破壊を防ぎきれないという問題がある。
【００１０】
本発明は上記点に鑑みて、より的確に短絡耐量を得ることが可能なＭＯＳ構造の半導体素子を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載の発明では、炭化珪素で構成された第１または第２導電型の基板（１）と、基板の上に形成され、基板よりも低不純物濃度とされた第１導電型の半導体からなるドリフト層（２）と、ドリフト層の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、ベース領域の上に形成され、ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素からなるソース領域（４）と、ソース領域の表面からベース領域よりも深く形成されたゲートトレンチ（６）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（７）と該ゲート絶縁膜の上に配置されると共に不純物がドープされたゲート電極（８）とを備えて構成されたトレンチゲート構造と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホール（１０ａ）が形成された層間絶縁膜（１０）と、コンタクトホールを通じて、ソース領域に電気的に接続されたソース電極（１１）と、基板の裏面側に形成されたドレイン電極（１２）と、を含むＭＯＳ構造の半導体素子を有している。そして、このような構成において、さらに、ゲート電極とソース電極との間に、半導体素子の温度上昇に感応してゲート電極とソース電極との間を導通させるシリコンデバイス（２１、２２）を備えている。
【００１２】
これにより、ＭＯＳ構造の半導体素子のゲートにシリコンデバイスが接続された回路構成となるようにできる。このため、短絡時に素子発熱が生じたときに、シリコンデバイスにリークを発生させることができ、半導体素子のゲート−ソース間が導通させることができる。これにより、ゲート電極の電圧ドロップを生じさせることが可能となり、半導体素子に流れる短絡電流を遮断できるため、半導体素子での電力を抑えることが可能となる。よって、半導体素子が高温化することを抑制でき、半導体素子が素子破壊に至ることを抑制できて、より的確に短絡耐量を得ることが可能な半導体素子を有する半導体装置とすることができる。
【００１３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１４】
【図１】第１実施形態にかかる半導体装置の断面図である。
【図２】図１に示す半導体装置の回路構成図である。
【図３（ａ）】図１に示す半導体装置の製造工程を示した断面図である。
【図３（ｂ）】図３（ａ）に続く半導体装置の製造工程を示した断面図である。
【図３（ｃ）】図３（ｂ）に続く半導体装置の製造工程を示した断面図である。
【図３（ｄ）】図３（ｃ）に続く半導体装置の製造工程を示した断面図である。
【図３（ｅ）】図３（ｄ）に続く半導体装置の製造工程を示した断面図である。
【図４】第２実施形態にかかる半導体装置の断面図である。
【図５】第３実施形態にかかる半導体装置の断面図である。
【図６】図５に示す半導体装置の回路構成図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１６】
（第１実施形態）
第１実施形態について説明する。本実施形態にかかる半導体装置は、図１に示すように、ＭＯＳ構造の半導体素子として縦型ＭＯＳＦＥＴが形成されたものである。縦型ＭＯＳＦＥＴは、半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることで半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下の説明では、図１の左右方向を幅方向とし、上下方向を厚み方向もしくは深さ方向として説明を行う。
【００１７】
半導体装置には、ＳｉＣからなるｎ+型基板１が半導体基板として用いられている。本実施形態の場合、図１の紙面法線方向がオフ方向と一致させられている。ｎ+型基板１としては、表面が（０００１）Ｓｉ面とされていて、所定のオフ角を有したオフ基板が用いられており、例えばオフ方向が＜１１−２０＞とされている。ｎ+型基板１のｎ型不純物濃度は、例えば１．０×１０19／ｃｍ3とされている。
【００１８】
ｎ+型基板１の主表面上には、ＳｉＣからなるｎ-型ドリフト層２、ｐ型ベース領域３およびｎ+型ソース領域４が順にエピタキシャル成長させられている。
【００１９】
ｎ-型ドリフト層２は、例えばｎ型不純物濃度が０．５〜２．０×１０16／ｃｍ3とされ、厚さが５〜１４μｍとされている。なお、ｎ-型ドリフト層２のうちｎ+型基板１との境界位置には、必要に応じてｎ-型ドリフト層２を部分的に高濃度としたバッファ層２ａを形成してあっても良い。
【００２０】
ｐ型ベース領域３は、チャネル領域が形成される部分で、ｐ型不純物濃度が例えば２．０×１０17／ｃｍ3程度とされ、厚みが０．５〜２μｍで構成されている。また、本実施形態の場合、ｐ型ベース領域３のうちの表層部はｐ型不純物濃度が高くされたコンタクト領域とされている。
【００２１】
ｎ+型ソース領域４は、ｎ-型ドリフト層２よりも高不純物濃度とされ、表層部におけるｎ型不純物濃度が例えば２．５×１０18〜１．０×１０19／ｃｍ3、厚さ０．５〜２μｍ程度で構成されている。
【００２２】
また、ｎ-型ドリフト層２の表層部、つまりｐ型ベース領域３の下方には、ｐ型ディープ層５が形成されている。ｐ型ディープ層５は、ｐ型ベース領域３よりもｐ型不純物濃度が高くされており、複数本が等間隔に配置され、互いに交点なく離れて配置されることで、上面レイアウトがストライプ状とされている。例えば、各ｐ型ディープ層５は、ｐ型不純物濃度が１．０×１０17〜１．０×１０19／ｃｍ3、幅０．７μｍとされている。また、各ｐ型ディープ層５は、深さが０．４μｍ以上の深さとされ、後述するトレンチゲート構造よりも深い位置まで形成されることで、トレンチゲート構造への電界の入り込みを抑制する。
【００２３】
なお、本実施形態では、ｐ型ディープ層５をｎ-型ドリフト層２の表層部にのみ形成した構造としたが、ｎ+型ソース領域４やｐ型ベース領域３を貫通してｎ-型ドリフト層２に達するように形成しても良い。例えば、ｎ+型ソース領域４の表面からトレンチを形成し、このトレンチ内を埋め込むようにｐ型ディープ層５を形成することもできる。
【００２４】
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、例えば幅が０．８μｍ、深さがｐ型ベース領域３とｎ+型ソース領域４の合計膜厚よりも０．２〜０．４μｍ深くされたゲートトレンチ６が形成されている。このゲートトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。ゲートトレンチ６は、図１の紙面左右方向を幅方向、紙面法線方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図１には１本しか示していないが、ゲートトレンチ６は、複数本が紙面左右方向に等間隔に配置され、それぞれｐ型ディープ層５の間に挟まれるように配置されていてストライプ状とされている。
【００２５】
ｐ型ベース領域３のうちゲートトレンチ６の側面に位置している部分は、縦型ＭＯＳＦＥＴの作動時にｎ+型ソース領域４とｎ-型ドリフト層２との間を繋ぐチャネル領域とされる。このチャネル領域を含むゲートトレンチ６の内壁面に、ゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の表面にはドープドポリシリコンで構成されたゲート電極８が形成されており、これらゲート絶縁膜７およびゲート電極８によってゲートトレンチ６内が埋め込まれている。このようにして、トレンチゲート構造が構成されている。
【００２６】
ゲート絶縁膜７およびゲート電極８の上には、シリコンにて構成されるダイオード形成層９が形成されている。ダイオード形成層９は、ゲート電極８と逆の導電型のシリコン層、例えばゲート電極８がｎ型ドープの場合であればｐ型シリコン層によって構成されている。つまり、ゲート電極８およびダイオード形成層９にてＰＮ接合が構成され、このＰＮ接合によってＰＮダイオードが形成されるようにしている。そして、ゲート電極８がポリシリコンで構成され、ダイオード形成層９もシリコンで構成されていることから、これらによるＰＮダイオードはシリコンデバイスとして構成されることとなる。本実施形態の場合、ダイオード形成層９は、ゲート電極８の一部を覆うように形成され、ゲート電極８からゲート絶縁膜７の上に至るように延設されている。
【００２７】
また、ゲート絶縁膜７やゲート電極８およびダイオード形成層９などの表面上には、層間絶縁膜１０が形成されている。層間絶縁膜１０にはコンタクトホール１０ａが形成されており、コンタクトホール１０ａを通じてｎ+型ソース領域４およびｐ型ベース領域３のコンタクト領域が露出させられている。また、層間絶縁膜１０のうちコンタクトホール１０ａとされた部分の側面からダイオード形成層９が部分的に露出させられている。
【００２８】
さらに、層間絶縁膜１０の上にはソース電極１１や図示しないゲート配線層などが形成されている。ソース電極１１は、コンタクトホール１０ａを通じて、ｎ+型ソース領域４およびｐ型ベース領域３のコンタクト領域と接触させられており、さらにダイオード形成層９にも接触させられている。ゲート配線層は、図１とは別断面において、ゲート電極８と接触させられている。
【００２９】
ソース電極１１やゲート配線層は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ+型ソース領域４と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型ディープ層５と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１１やゲート配線層は、層間絶縁膜１０上に形成されることで電気的に絶縁されている。
【００３０】
さらに、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることで半導体装置が構成されている。
【００３１】
このように構成された半導体装置では、縦型ＭＯＳＦＥＴに対してダイオード形成層９を備えた構造としている。このため、半導体装置は、図２のような等価回路で表される構造となる。すなわち、図２に示すように、ＭＯＳＦＥＴ２０のゲートに対して、例えばｎ型ドープとされたゲート電極８とその逆の導電型で構成されたダイオード形成層９とのＰＮ接合にて構成されるダイオード２１が接続された回路構造となる。
【００３２】
このような回路構成では、短絡時に素子発熱が生じたときに、シリコンデバイスとして構成されるダイオード２１にリークを発生させることができ、ＭＯＳＦＥＴ２０のゲート−ソース間を導通させることができる。つまり、シリコンデバイスが温度に感応することで、ゲート−ソース間を導通させることができる。そして、ゲート−ソース間が導通させられることによって、ゲート電極８の電圧ドロップを生じさせることが可能となり、ＭＯＳＦＥＴ２０に流れる短絡電流を遮断できる。したがって、ＭＯＳＦＥＴ２０での電力を抑えることが可能となって、ＭＯＳＦＥＴ２０が高温化することを抑制でき、ＭＯＳＦＥＴ２０が素子破壊に至ることを抑制できる。これにより、より的確に短絡耐量を得ることが可能なＭＯＳＦＥＴ２０を有する半導体装置とすることができる。
【００３３】
本実施形態の半導体装置は、例えば、ＭＯＳＦＥＴ２０を上アームと下アームそれぞれに配置したインバータ回路等に適用される。
【００３４】
インバータ回路等は、例えば直流電源を用いつつ交流モータ等の負荷に対して交流電流を供給する際に用いられる。例えば、インバータ回路等は、直流電源に対して上アームと下アームを直列接続したブリッジ回路を複数個並列接続し、各ブリッジ回路の上アームと下アームを交互に繰り返しオンオフさせることで、負荷に対して交流電流を供給する。
【００３５】
具体的には、インバータ回路等の各ブロック回路では、上アームのＭＯＳＦＥＴ２０をオン、下アームのＭＯＳＦＥＴ２０をオフすることで負荷に対して電流供給を行った後、上アームのＭＯＳＦＥＴ２０をオフ、下アームのＭＯＳＦＥＴ２０をオンして電流供給を停止する。電流供給時には、ドレイン電圧が５Ｖ程度であるが、短絡時には、ドレイン電圧が６００〜１２００Ｖもしくはそれ以上の電圧になる。このため、短絡時にＭＯＳＦＥＴ２０が導通したままの状態であると、ＭＯＳＦＥＴ２０での電力が過大となり、瞬時に高温化してしまうため、短絡耐量が得られなくなる。
【００３６】
また、このときの交流電流の波形が矩形波ではなく綺麗なサイン波となるようにするためには、ＭＯＳＦＥＴ２０をより高速にスイッチングすることが必要になる。そして、高速なスイッチングを可能とするためには、オン抵抗Ｒｏｎの低減が必要になるが、オン抵抗Ｒｏｎの低減によってＩｄｓの立ち上がりが急峻になり、より短絡耐量が得られにくくなる。特に、ＳｉＣデバイスでは、シリコンデバイスと比較して高電圧が使用され、高耐圧な素子とされることから、さらにＭＯＳＦＥＴ２０の電力が高くなり、短絡耐量が得られにくくなる。つまり、短絡耐量は、ＭＯＳＦＥＴ２０のオン抵抗Ｒｏｎや耐圧とトレードオフの関係になっており、素子の性能を向上させるほど、短絡耐量が得られにくくなる。
【００３７】
これに対して、本実施形態の半導体装置では、図２に示すように、ＭＯＳＦＥＴ２０が短絡時に発熱すると、即座にゲート−ソース間が導通させられて、ゲート電極８の電圧ドロップが生じ、ＭＯＳＦＥＴ２０に流れる短絡電流を遮断できる。このため、ＭＯＳＦＥＴ２０のオン抵抗Ｒｏｎを低くしたり高耐圧としても、短絡耐量を得ることが可能となる。
【００３８】
さらに、半導体装置をインバータ回路等に適用する場合、上アームのＭＯＳＦＥＴ２０をオフしたときにＭＯＳＦＥＴ２０に対して還流ダイオード（以下、ＦＷＤという）を並列接続し、ＦＷＤに還流電流が流れるようにすることが必要になる。そして、ＭＯＳＦＥＴ２０の場合、ｐ型ディープ層５やｐ型ベース領域３によるＰ型層とｎ+型基板１やｎ-型ドリフト層２によるＮ型層とのＰＮ接合によって寄生ＦＷＤを構成できることから、この寄生ＦＷＤを通じて還流電流を流すことができる。
【００３９】
このとき、すべての還流電流が寄生ＦＷＤを通じて流れる場合、寄生ＦＷＤに対して非常に大きな電流が流れることになる。本実施形態の半導体装置は、ＳｉＣ単結晶を用いて製造されるが、ＳｉＣ単結晶には結晶欠陥が存在している。寄生ＦＷＤに非常に大きな電流が流れると、素子動作にあまり影響を及ぼさなかった結晶欠陥を影響を及ぼす状態に悪化させてしまうことがある。具体的には、ＳｉＣ単結晶には、基底面転位（以下、ＢＰＤという）が存在しているが、ＢＰＤは線状欠陥であるために、半導体装置のセル領域内における占有面積が狭く、素子動作に及ぼす影響が殆ど無い。ところが、寄生ＦＷＤに対して非常に大きな電流が流れると、ＢＰＤが拡大してシングルショックレースタッキングフォルト（以下、ＳＳＳＦという）という積層欠陥になる。これがｎ-型ドリフト層２のみでなく、より欠陥密度の大きなｎ+型基板１に達すると、より積層欠陥の占有面積が広くなって、素子動作に及ぼす影響が大きくなる。
【００４０】
これに対して、本実施形態の半導体装置では、還流電流が寄生ＦＷＤだけでなく、ＭＯＳＦＥＴ２０にも流れるようにすることが可能となる。具体的には、寄生ＦＷＤに還流電流が流れるとき、上アームのＭＯＳＦＥＴ２０では、ドレイン電圧が０Ｖの状態で寄生ＦＷＤのアノード−カソード間、つまりＭＯＳＦＥＴ２０のドレイン−ソース間に還流電流が流れることになるため、ソース電圧は例えば−５Ｖになる。一方、上アームのＭＯＳＦＥＴ２０のゲートは、ダイオード２１を通じてドレイン電圧が印加された状態となる。したがって、ＭＯＳＦＥＴ２０について、ソース電圧よりも高いゲート電圧が印加されたと同じ状態になり、ＭＯＳＦＥＴ２０がオンさせられる。したがって、ＭＯＳＦＥＴ２０のチャネル領域を通じても還流電流が流れるようにできる。
【００４１】
このように、還流電流が寄生ＦＷＤだけでなくＭＯＳＦＥＴ２０のチャネル領域にも流れるようにできることから、非常に大きな電流が寄生ＦＷＤのみに局所的に流れることを抑制することが可能となる。したがって、寄生ＦＷＤのみに非常に大きな電流が流れた場合のような結晶欠陥の拡大を抑制することが可能となり、結晶欠陥の素子動作への影響を抑制することができる。
【００４２】
次に、本実施形態にかかる縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法について、図３（ａ）〜図３（ｅ）を参照して説明する。
【００４３】
〔図３（ａ）に示す工程〕
まず、半導体基板として、ウェハ状のｎ+型基板１を用意する。そして、ＣＶＤ（chemical vapor deposition）装置などを用いて、このｎ+型基板１の主表面上にＳｉＣからなるｎ-型ドリフト層２を形成する。このとき、必要に応じて、ｎ-型ドリフト層２を部分的に高濃度としたバッファ層２ａを形成しても良い。そして、図示しないが、ｐ型ディープ層５の形成予定領域が開口するマスクを配置したのち、ｐ型不純物をイオン注入することで、ｐ型ディープ層５を形成する。
【００４４】
その後、マスクを除去してから、ｐ型ディープ層５を形成したｎ-型ドリフト層２の上に、ｐ型ベース領域３およびｎ+型ソース領域４を形成する。例えば、ｐ型ベース領域３をエピタキシャル成長させたのち、ｎ型不純物をイオン注入することでｎ+型ソース領域４を形成したり、ｐ型ベース領域３およびｎ+型ソース領域４をエピタキシャル成長させたのち、ｐ型不純物をイオン注入することでｐ型ベース領域３のコンタクト領域を形成することで、ｐ型ベース領域３およびｎ+型ソース領域４を形成できる。
【００４５】
〔図３（ｂ）に示す工程〕
次に、ｐ型ベース領域３およびｎ+型ソース領域４の表面に図示しないマスクを配置し、マスクのうちのトレンチゲート構造の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことにより、ゲートトレンチ６を形成する。例えば、ゲートトレンチ６の深さをｐ型ベース領域３とｎ+型ソース領域４の合計膜厚よりも０．２〜０．４μｍ深くするという設定としてエッチングを行う。これにより、ｐ型ベース領域３の底部からのゲートトレンチ６の突き出し量が０．２〜０．４μｍとなるようにしている。
【００４６】
〔図３（ｃ）に示す工程〕
マスクを除去した後、例えば熱酸化を行うことによって、ゲート絶縁膜７を形成し、ゲート絶縁膜７によってゲートトレンチ６の内壁面上およびｎ+型ソース領域４の表面上を覆う。そして、例えばｎ型不純物がドープされたポリシリコンをデポジションした後、これをエッチバックし、少なくともゲートトレンチ６内にポリシリコンを残すことでゲート電極８を形成する。
【００４７】
〔図３（ｄ）に示す工程〕
ＣＶＤ装置などを用いて、ゲート絶縁膜７やゲート電極８の表面上にｐ型シリコン層を成膜したのち、図示しないマスクを用いてｐ型シリコン層をパターニングすることでダイオード形成層９を形成する。
【００４８】
〔図３（ｅ）に示す工程〕
ゲート絶縁膜７やゲート電極８およびダイオード形成層９の上に層間絶縁膜１０を成膜したのち、層間絶縁膜１０と共にダイオード形成層９やゲート絶縁膜７をパターニングして不要部分を除去することで、コンタクトホール１０ａを形成する。これにより、コンタクトホール１０ａを通じて、ｐ型ベース領域３およびｎ+型ソース領域４の表面およびダイオード形成層９を露出させることが可能となる。
【００４９】
この後の工程については図示しないが、層間絶縁膜１０の表面上に例えば複数の金属の積層構造により構成される電極材料を形成する。そして、電極材料をパターニングすることで、ソース電極１１を形成する。さらに、ｎ+型基板１の裏面側にドレイン電極１２を形成するなどの工程を行うことで、図１に示した本実施形態にかかる縦型ＭＯＳＦＥＴを有する半導体装置が完成する。
【００５０】
以上説明したように、本実施形態の半導体装置では、ＭＯＳＦＥＴ２０に対してダイオード形成層９を備えることで、ＭＯＳＦＥＴ２０のゲートにシリコンデバイスとして構成されるダイオード２１が接続された回路構成となるようにしている。このため、短絡時に素子発熱が生じたときに、シリコンデバイスとして構成されるダイオード２１にリークを発生させることができ、ＭＯＳＦＥＴ２０のゲート−ソース間が導通させることができる。これにより、ゲート電極８の電圧ドロップを生じさせることが可能となり、ＭＯＳＦＥＴ２０に流れる短絡電流を遮断できるため、ＭＯＳＦＥＴ２０での電力を抑えることが可能となる。よって、ＭＯＳＦＥＴ２０が高温化することを抑制でき、ＭＯＳＦＥＴ２０が素子破壊に至ることを抑制できて、より的確に短絡耐量を得ることが可能なＭＯＳＦＥＴ２０を有する半導体装置とすることができる。
【００５１】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してダイオード形成層９の構造を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５２】
第１実施形態では、ゲート絶縁膜７の上にダイオード形成層９を形成し、コンタクトホール１０ａを通じてダイオード形成層９が露出する構造とした。これに対して、本実施形態では、図４に示すように、層間絶縁膜１０に貫通孔１０ｂを形成し、貫通孔１０ｂ内にダイオード形成層９を備えるようにしている。
【００５３】
このように、層間絶縁膜１０に対して貫通孔１０ｂにダイオード形成層９を形成するようにしても、第１実施形態と同様の効果を得ることができる。このような構造の半導体装置は、基本的には第１実施形態と同様の製造方法によって製造可能である。ただし、ダイオード形成層９の形成工程については、層間絶縁膜１０の形成工程の後に行うことになる。具体的には、層間絶縁膜１０を成膜してコンタクトホール１０ａを形成したのち、もしくは、コンタクトホール１０ａの形成工程と同時に、層間絶縁膜１０のうちゲート電極８と対応する位置をエッチングすることで貫通孔１０ｂを形成する。そして、ＣＶＤ装置などを用いて貫通孔１０ｂ内を含めてｐ型シリコン層を成膜したのち、エッチバックして貫通孔１０ｂのみにｐ型シリコン層が残るようにすることでダイオード形成層９を形成する。このようにすれば、本実施形態のような構造のダイオード形成層９を備えた半導体装置を製造することができる。
【００５４】
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対してシリコンデバイスの構造を変更したものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは、第２実施形態の構造について、シリコンデバイスの構造を変更する形態について説明するが、第１実施形態の構造についても適用できる。
【００５５】
図５に示すように、本実施形態では、貫通孔１０ｂ内に、ダイオード形成層９の代わりに、トランジスタ形成層３０を形成している。トランジスタ形成層３０は、ドープドポリシリコンで構成されたゲート電極８と異なる導電型とされた第１層３０ａと、ゲート電極８と同じ導電型とされ第１層３０ａの上に形成された第２層３０ｂと、を有した構成とされている。第１層３０ａおよび第２層３０ｂは共にシリコン層によって構成されており、第１層３０ａは貫通孔１０ｂを通じてゲート電極８と接触させられている。そして、第１層３０ａおよび第２層３０ｂ共に貫通孔１０ｂの外側に張り出すように形成されており、第１層３０ａおよび第２層３０ｂの一部がソース電極１１と接触させられた構造とされている。
【００５６】
このように構成される半導体装置は、ゲート電極８とトランジスタ形成層３０とによって、例えばＮＰＮ構造のトランジスタが構成されることから、図６に示すような回路構成となる。すなわち、図６に示すトランジスタ２２は、ｎ型ドープとされたゲート電極８がコレクタ、第１層３０ａがベース、第２層３０ｂがエミッタとなるＮＰＮトランジスタとなる。そして、ＭＯＳＦＥＴ２０のゲートに対してトランジスタ２２のコレクタが接続され、ＭＯＳＦＥＴ２０のドレインに対してトランジスタ２２のベースおよびエミッタが接続された構造となる。また、第１層３０ａおよび第２層３０ｂがシリコン層によって構成され、さらにゲート電極８もポリシリコンによって構成されていることから、これらによるトランジスタ２２はシリコンデバイスとして構成されることになる。
【００５７】
このような構造のトランジスタ２２も、短絡時にＭＯＳＦＥＴ２０で素子発熱が生じると、シリコンデバイスとして構成されるトランジスタ２２にリークを発生させることができ、ＭＯＳＦＥＴ２０のゲート−ソース間を導通させることができる。したがって、トランジスタ２２が第１実施形態で説明したダイオード２１と同様の働きをし、ゲート電極８の電圧ドロップを生じさせることが可能となり、ＭＯＳＦＥＴ２０に流れる短絡電流を遮断できる。このため、ＭＯＳＦＥＴ２０での電力を抑えることが可能となって、ＭＯＳＦＥＴ２０が高温化することを抑制でき、ＭＯＳＦＥＴ２０が素子破壊に至ることを抑制できる。これにより、より的確に短絡耐量を得ることが可能なＭＯＳＦＥＴ２０を有する半導体装置とすることができる。
【００５８】
なお、本実施形態の半導体装置の製造方法は、ダイオード形成層９の代わりに、トランジスタ形成層３０として第１層３０ａおよび第２層３０ｂを順に積層する点が異なるが、基本的には第２実施形態で説明した半導体装置の製造方法と同じである。
【００５９】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００６０】
例えば、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、ＭＯＳ構造を有する半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様のＭＯＳ構造を有するＩＧＢＴに対しても本発明を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、上記各実施形態に対してｎ+型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【００６１】
また、シリコンデバイスとして、ゲート電極８をｎ型ドープとする場合の例を示したが、ｐ型ドープとする場合にも適用できる。また、ｐチャネルタイプの縦型ＭＯＳＦＥＴもしくはＩＧＢＴとする場合、それに応じて、縦型ＭＯＳＦＥＴやＩＧＢＴとダイオード２１もしくはトランジスタ２２との接続場所を適宜変更すれば良い。
【符号の説明】
【００６２】
２    ｎ-型ドリフト層
３    ｐ型ベース領域
４    ｎ+型ソース領域
５    ｐ型ディープ層
７    ゲート絶縁膜
８    ゲート電極
９    ダイオード形成層
１０  層間絶縁膜
１１  ソース電極
３０  トランジスタ形成層
【図１】
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【図２】
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【図３（ａ）】
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【図３（ｂ）】
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【図３（ｃ）】
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【図３（ｄ）】
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【図３（ｅ）】
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【図４】
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【図５】
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【図６】
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