(57)【要約】【課題】  接触抵抗の低減した記憶装置を提供する。【解決手段】  実施形態の記憶装置は、トランジスタを有するトランジスタ部と、トランジスタ部の上方に設けられた複数の層間絶縁膜と、複数の層間絶縁膜の間のそれぞれに設けられた複数の第１の導電層と、複数の層間絶縁膜と複数の第１の導電層を貫通し、一端がトランジスタ部に電気的に接続され、一部がトランジスタ部よりも下方に設けられた第２の導電層と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
トランジスタを有するトランジスタ部と、
前記トランジスタ部の上方に設けられた複数の層間絶縁膜と、
前記複数の層間絶縁膜の間のそれぞれに設けられた複数の第１の導電層と、
前記複数の層間絶縁膜と前記複数の第１の導電層を貫通し、一端が前記トランジスタ部に電気的に接続され、前記トランジスタ部の一部よりも下方に設けられた一部を有する第２の導電層と、
を備える記憶装置。
【請求項２】
前記トランジスタ部は、前記トランジスタと前記複数の層間絶縁膜の間に設けられたバリアメタルをさらに有する請求項１記載の記憶装置。
【請求項３】
前記第２の導電層の一部は前記バリアメタルの一部よりも下方に設けられた請求項１又は請求項２記載の記憶装置。
【請求項４】
第１の方向に伸長する第１の全体導電層と、
前記第１の方向に伸長する第２の全体導電層と、
前記第１の方向に交差する第２の方向に伸長する第１の局所導電層と、
前記第２の方向に伸長する第２の局所導電層と、
前記第１の全体導電層と前記第１の局所導電層の間に設けられた、第１のトランジスタを有する第１のトランジスタ部と、
前記第２の全体導電層と前記第２の局所導電層の間に設けられた、第２のトランジスタを有する第２のトランジスタ部と、
前記第１の局所導電層と前記第１のトランジスタ部の間に設けられた第１のトランジスタ電極部と、
前記第２の局所導電層と前記第２のトランジスタ部の間に設けられた第２のトランジスタ電極部と、
を備え、
前記第１のトランジスタ電極部は、多結晶シリコンを含む第１の多結晶シリコン部と、前記第１の多結晶シリコン部と前記第１の局所導電層の間に設けられシリサイドを含む第１のシリサイド部と、前記第１の多結晶シリコン部と前記第２のトランジスタ電極部の間に設けられシリサイドを含む第２のシリサイド部と、前記第１の多結晶シリコン部の前記第２のシリサイド部と反対側に設けられシリサイドを含む第３のシリサイド部と、を有する、
記憶装置。
【請求項５】
前記第２の方向に伸長する第３の局所導電層と、
前記第１の全体導電層と前記第３の局所導電層の間に設けられた、第３のトランジスタを有する第３のトランジスタ部と、
前記第３の局所導電層と前記第３のトランジスタ部の間に設けられた第３のトランジスタ電極部と、
をさらに備え、
前記第１のトランジスタ電極部は、前記第１の多結晶シリコン部と前記第３のトランジスタ電極部の間に設けられシリサイドを含む第４のシリサイド部と、前記第１の多結晶シリコン部の前記第４のシリサイド部と反対に設けられシリサイドを含む第５のシリサイド部と、を有する、
請求項４記載の記憶装置。
【請求項６】
第１の方向に伸長する第１の全体導電層と、
前記第１の方向に交差する第２の方向に伸長する第１の局所導電層と、
前記第１の全体導電層と前記第１の局所導電層の間に設けられた、第１のトランジスタを有する第１のトランジスタ部と、
前記第１の局所導電層と前記第１のトランジスタ部の間に設けられた第１のトランジスタ電極部と、
を備え、
前記第１のトランジスタ電極部は、多結晶シリコンを含む第１の多結晶シリコン部と、前記第１の多結晶シリコン部と前記第１の局所導電層の間に設けられシリサイドを含む第１のシリサイド部と、前記第１の多結晶シリコン部と前記第１のシリサイド部の間に設けられた第７のシリサイド部を有する、
記憶装置。
【請求項７】
前記第７のシリサイド部は、前記第１の多結晶シリコン部と前記第１のシリサイド部により覆われている請求項６記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置に関する。
【背景技術】
【０００２】
大容量の不揮発性メモリとして、従来のフローティングゲート型ＮＡＮＤフラッシュメモリに代わる、２端子の抵抗変化型メモリの開発が盛んに行われている。このタイプのメモリは、低電圧・低電流動作、高速スイッチング、メモリセルの微細化・高集積化が可能である。
【０００３】
大容量メモリアレイでは、ビット線及びワード線と呼ばれる金属配線が多数交差配列されており、ビット線とワード線の交点にメモリセルが形成される。１つのメモリセルの書き込みは、そのセルに接続されたビット線ＢＬとワード線ＷＬに電圧を印加することで行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第９５０２４３１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態の目的は、接触抵抗の低減した記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の記憶装置は、トランジスタを有するトランジスタ部と、トランジスタ部の上方に設けられた複数の層間絶縁膜と、複数の層間絶縁膜の間のそれぞれに設けられた複数の第１の導電層と、複数の層間絶縁膜と複数の第１の導電層を貫通し、一端がトランジスタ部に電気的に接続され、一部がトランジスタ部よりも下方に設けられた第２の導電層と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の記憶装置のブロック図である。
【図２】第１の実施形態の記憶装置のメモリセルアレイの等価回路図である。
【図３】第１の実施形態の記憶装置の要部断面図を例示する説明図であり、（ａ）は、第２の絶縁膜の一部６ａが第１のバリアメタル１０ｂよりも下方に設けられている説明図、（ｂ）は、第２の絶縁膜の一部６ａが第１のトランジスタ１０ａよりも上方の、第１のバリアメタル１０ｂの一部よりも下方に設けられている説明図、（ｃ）は、第２の絶縁膜の一部６ａが第１のバリアメタル１０ｂよりも上方に設けられ、ビット線の一部ＢＬａは、第１のバリアメタルの上面１０ｂ１と接している説明図である。
【図４】図４（ａ）、図４（ｂ）、図４（ｃ）及び図４（ｄ）は、それぞれ第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。
【図５】第２の実施形態の記憶装置の要部の模式断面図であり、（ａ）はｘｚ平面の模式断面図であり、（ｂ）はｙｚ平面の模式断面図である。
【図６】第２の実施形態の他の態様の記憶装置の要部の模式断面図であり、（ａ）はｘｚ平面の模式断面図であり、（ｂ）はｙｚ平面の模式断面図である。
【図７】第３の実施形態の記憶装置の要部の模式断面図であり、（ａ）はｘｚ平面の模式断面図であり、（ｂ）はｙｚ平面の模式断面図である。
【図８】第３の実施形態の他の態様の記憶装置の要部の模式断面図であり、（ａ）はｘｚ平面の模式断面図であり、（ｂ）はｙｚ平面の模式断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
【０００９】
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【００１０】
（第１の実施形態）
本実施形態の記憶装置は、トランジスタを有するトランジスタ部と、トランジスタ部の上方に設けられた複数の層間絶縁膜と、複数の層間絶縁膜の間のそれぞれに設けられた複数の第１の導電層と、複数の層間絶縁膜と複数の第１の導電層を貫通し、一端がトランジスタ部に電気的に接続され、一部がトランジスタ部よりも下方に設けられた第２の導電層と、を備える。
【００１１】
図１は、本実施形態の記憶装置のブロック図である。図２は、メモリセルアレイ１０１の等価回路図である。図２は、メモリセルアレイ内の配線構造を模式的に示す。
【００１２】
本実施形態の記憶装置１００は、相変化メモリ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）である。相変化メモリは、抵抗変化層の結晶構造の変化に伴う抵抗変化を利用してデータを記憶する。
【００１３】
また、本実施形態のメモリセルアレイ１０１は、メモリセルが立体的に配置された三次元構造を備える。三次元構造を備えることにより、記憶装置１００の集積度が向上する。
【００１４】
図１に示すように、記憶装置１００は、メモリセルアレイ１０１、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、制御回路１０６を備える。
【００１５】
また、図２に示すように、メモリセルアレイ１０１内には、複数のメモリセルＭＣが立体的に配置される。図２中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。
【００１６】
メモリセルアレイ１０１は、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）を備える。ワード線ＷＬはｙ方向に伸長する。ビット線ＢＬはｚ方向に伸長する。ワード線ＷＬとビット線ＢＬは垂直に交差する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。
【００１７】
以下、ワード線ＷＬ１１、ワード線ＷＬ２１、ワード線ＷＬ３１、等の総称として、単にワード線ＷＬと記述する場合がある。また、ビット線ＢＬ１１、ビット線ＢＬ２１、ビット線ＢＬ１２などの総称として、単にビット線ＢＬと記述する場合がある。
【００１８】
ワード線ＷＬは、導電層である。ワード線ＷＬは、例えば、金属層である。ワード線ＷＬは、例えば、タングステン、窒化チタン、又は、銅を含む。ワード線ＷＬは、その他の金属、金属半導体化合物、又は、半導体などの導電性材料で形成されても構わない。
【００１９】
ビット線ＢＬは、導電層である。ビット線ＢＬは、例えば、金属層である。ビット線ＢＬは、例えば、タングステン、窒化チタン、又は、銅を含む。ビット線ＢＬは、その他の金属、金属半導体化合物、又は、半導体などの導電性材料で形成されても構わない。
【００２０】
ワード線ＷＬのｘ方向のピッチは、例えば、５０ｎｍ以上２００ｎｍ以下である。ワード線ＷＬのｚ方向の厚さは、例えば、３０ｎｍ以下である。ビット線ＢＬのｘ方向のピッチは、例えば、５０ｎｍ以上２００ｎｍ以下である。
【００２１】
ワード線ＷＬのｘ方向のピッチ、ワード線ＷＬのｘ方向の厚さ、ビット線ＢＬのｘ方向のピッチは、例えば、透過型電子顕微鏡での観察により測定することが出来る。
【００２２】
ｘ方向は第１の方向の一例、ｙ方向はｘ方向に垂直に交わる方向、ｘ方向及びｙ方向に垂直に交わるｚ方向は第２の方向の一例である。
【００２３】
複数のワード線ＷＬ（第１の導電層）は、ローデコーダ回路１０３に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路１０４に接続される。複数のビット線（第２の導電層、又は局所導電層）ＢＬとセンスアンプ回路１０４との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線（全体導電層）ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。
【００２４】
ローデコーダ回路１０３は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路１０２は、ローデコーダ回路１０３によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
【００２５】
カラムデコーダ回路１０５は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路１０４は、カラムデコーダ回路１０５によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、センスアンプ回路１０４は、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
【００２６】
制御回路１０６は、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、図示しないその他の回路を制御する機能を備える。
【００２７】
ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、制御回路１０６などの回路は、電子回路である。例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
【００２８】
図３は、本実施形態の記憶装置１００の要部断面図を例示する説明図であり、（ａ）は、第２の絶縁膜の一部６ａが第１のバリアメタル１０ｂよりも下方に設けられている説明図、（ｂ）は、第２の絶縁膜の一部６ａが第１のトランジスタ１０ａよりも上方の、第１のバリアメタル１０ｂの一部よりも下方に設けられている説明図、（ｃ）は、第２の絶縁膜の一部６ａが第１のバリアメタル１０ｂよりも上方に設けられ、ビット線の一部ＢＬａは、第１のバリアメタルの上面１０ｂ１と接している説明図である。
【００２９】
第１のトランジスタ部１０は、第１のトランジスタ１０ａと、第１のトランジスタ１０ａ上に設けられた第１のバリアメタル１０ｂと、を有する。ゲート電極１０ｃは、第１のトランジスタ１０ａのゲート電極として機能する。
【００３０】
第１のトランジスタ１０ａは、選択トランジスタＳＴである。選択トランジスタＳＴは、例えば縦型のＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）である。
【００３１】
複数の層間絶縁膜２は、第１のトランジスタ部１０の上方に設けられている。複数の層間絶縁膜２は、ｘ方向に伸長する。
【００３２】
複数のワード線ＷＬは、複数の層間絶縁膜２の間のそれぞれに設けられている。複数のワード線ＷＬは、ｙ方向に伸長する。
【００３３】
ビット線ＢＬは、複数の層間絶縁膜２と複数のワード線ＷＬを貫通している。ビット線ＢＬは、ｚ方向に伸長する。ビット線ＢＬの一端は、第１のバリアメタル１０ｂ、第１のトランジスタ１０ａ、又は第１のバリアメタル１０ｂと第１のトランジスタ１０ａの両方を介して、第１のトランジスタ部１０に電気的に接続されている。
【００３４】
ビット線ＢＬと各ワード線ＷＬの間には、図示しないメモリセルＭＣが設けられている。
【００３５】
第１の絶縁膜４は、複数の層間絶縁膜２及び複数のワード線ＷＬと、第１のトランジスタ部１０の間に設けられている。第１の絶縁膜４は、例えば酸化シリコンを含む。
【００３６】
第２の絶縁膜６は、第１の絶縁膜４と第１のトランジスタ部１０の間に設けられている。第２の絶縁膜６のエッチングレートは、第１の絶縁膜４のエッチングレートよりも低い。第２の絶縁膜６は、窒化シリコン、酸化チタン、酸化アルミニウム又は酸化タンタルを含む。
【００３７】
第３の絶縁膜９は、第１のトランジスタ部１０の周囲に設けられている。第３の絶縁膜９は、例えば酸化シリコンを含む。
【００３８】
第１のバリアメタル１０ｂは、第１のトランジスタ１０ａと複数の層間絶縁膜２の間に設けられている。
【００３９】
第２の絶縁膜の一部６ａは、第１のトランジスタ部１０の一部より下方に設けられていることが好ましい。ここで、例えば、第２の絶縁膜の一部６ａは、図３（ａ）のように第１のバリアメタル１０ｂ（第１のトランジスタ部１０の一部）よりも下方に設けられて、第１のトランジスタの側面１０ａ１及び第１のバリアメタルの側面１０ｂ１と接していることが好ましい。
【００４０】
また、第２の絶縁膜の一部６ａは、図３（ｂ）のように、第１のトランジスタ１０ａよりも上方の、第１のバリアメタル１０ｂの一部よりも下方に設けられ、第１のバリアメタルの側面１０ｂ１と接していても良い。
【００４１】
ビット線の一部ＢＬａは第１のトランジスタ１０ａの一部よりも下方に設けられていることが好ましい。ここで、例えば、ビット線の一部ＢＬａは、図３（ａ）のように第１のバリアメタル１０ｂよりも下方に設けられ、第１のバリアメタルの側面１０ｂ２及び第１のトランジスタの側面１０ａ２と接していることが好ましい。
【００４２】
また、図３（ｂ）のように、ビット線の一部ＢＬａは、第１のバリアメタル１０ｂの一部（第１のバリアメタルの上面１０ｂ１）よりも下方に設けられ、第１のバリアメタルの側面１０ｂ２と接していることが好ましい。
【００４３】
また、ビット線の一部ＢＬａは、図３（ｃ）のように、第１のバリアメタル１０ｂの一部（第１のバリアメタルの上面１０ｂ１）と接していることが好ましい。
【００４４】
第３の絶縁膜８は、第１のトランジスタ部１０と第２の絶縁膜６のあいだに設けられている。第３の絶縁膜８のエッチングレートは、第１の絶縁膜４のエッチングレートよりも低い。第３の絶縁膜８は、窒化シリコン、酸化チタン、酸化アルミニウム又は酸化タンタルを含む。
【００４５】
なお、第１のバリアメタル１０ｂ及び第３の絶縁膜８は、設けられていなくても良い。
【００４６】
図４（ａ）、図４（ｂ）、図４（ｃ）及び図４（ｄ）は、本実施形態の記憶装置１００の製造方法において、製造途中の記憶装置を示す模式断面図である。
【００４７】
まず、第１のトランジスタ１０ａと第１のバリアメタル１０ｂを含む第１のトランジスタ部１０を形成する。
【００４８】
次に、第１のトランジスタ部１０上に第３の絶縁膜８を形成する。次に、第３の絶縁膜８上に、第２の絶縁膜６を形成する。次に、第２の絶縁膜６上に、第１の絶縁膜４を形成する。次に、第１の絶縁膜４上に、複数の層間絶縁膜２と、複数の層間絶縁膜の間のそれぞれに設けられた複数のワード線ＷＬを形成する（図４（ａ））。
【００４９】
次に、複数の層間絶縁膜２と、複数のワード線ＷＬと、第１の絶縁膜４を貫通する穴３０を、例えばドライエッチングにより形成する（図４（ｂ））。
【００５０】
次に、穴３０を、さらに第２の絶縁膜６を貫通し、第１のバリアメタル１０ｂ及び第１のトランジスタ１０ａの一部が露出するように形成する（図４（ｃ））。
【００５１】
次に、穴３０内に、ビット線ＢＬを、ビット線ＢＬの一部が第１のバリアメタル１０ｂ及び第１のトランジスタ１０ａと接触するように形成する（図４（ｄ））。
【００５２】
次に、本実施形態の作用効果を記載する。
【００５３】
本実施形態の記憶装置によれば、ビット線の一部ＢＬａが、トランジスタ部１０よりも下方に設けられている。そのため、ビット線ＢＬとの電気的接続が、第１のバリアメタルの側面１０ｂ２や第１のトランジスタの側面１０ａ２を介して行われる。そのため、ビット線ＢＬと第１のトランジスタ１０ａの間の接触抵抗を低減することができる。
【００５４】
特に、ビット線ＢＬと第１のトランジスタ１０の位置合わせにずれが生じた場合には、ビット線ＢＬと第１のトランジスタ１０ａの電気的接続をうまく取ることが難しくなる。本実施形態の記憶装置では、第１のバリアメタルの側面１０ｂ２や第１のトランジスタの側面１０ａ２を介してビット線ＢＬと第１のトランジスタ１０ａの電気的接続を行うことが出来る。そのため、位置合わせのずれが生じたとしても、ビット線ＢＬと第１のトランジスタ１０ａの良好な電気的接続を得ることができる。
【００５５】
第１の絶縁膜４と第１のトランジスタ部１０の間に設けられ第１の絶縁膜４よりエッチングレートが遅い第２の絶縁膜６が第１のトランジスタ部１０の一部よりも下方に設けられていることにより、一旦第１の絶縁膜４を貫通する穴３０を形成し（図４（ｂ））、その後に第２の絶縁膜６を貫通させる（図４（ｃ））製造を容易にすることができる。そのため、本実施形態の記憶装置におけるビット線ＢＬの形成が容易になる。
【００５６】
窒化シリコン、酸化チタン、酸化アルミニウム又は酸化タンタルは、酸化シリコンよりエッチングレートが遅いため、第２の絶縁膜として好ましく用いることができる。
【００５７】
第１のトランジスタ部１０が第１のバリアメタル１０ｂを備えることにより、さらに良好な電気的接続を得ることができる。
【００５８】
ビット線ＢＬの一部が第１のバリアメタル１０ｂの一部よりも下方に設けられていることにより、ビット線ＢＬと第１のトランジスタａ１０との電気的接続が、第１のバリアメタルの上面１０ｂ１だけでなく、第１のバリアメタルの側面１０ｂ２や第１のトランジスタの側面１０ａ２を介して行われる。そのため、接触抵抗の低減した記憶装置の提供が可能となる。
【００５９】
第２の絶縁膜６の一部は第１のバリアメタル１０ｂの一部よりも下方に設けられていることにより、第１のバリアメタルの側面１０ｂ２や第１のトランジスタの側面１０ａ２を介してビット線ＢＬと第１のトランジスタａ１０との電気的接続が行われる記憶装置の製造が容易となる。
【００６０】
本実施形態の記憶装置によれば、接触抵抗の低減した記憶装置の提供が可能となる。
【００６１】
（第２の実施形態）
本実施形態の記憶装置は、第１の方向に伸長する第１の全体導電層と、第１の方向に伸長する第２の全体導電層と、第１の方向に交差する第２の方向に伸長する第１の局所導電層と、第２の方向に伸長する第２の局所導電層と、第１の全体導電層と第１の局所導電層の間に設けられた、第１のトランジスタを有する第１のトランジスタ部と、第２の全体導電層と第２の局所導電層の間に設けられた、第２のトランジスタを有する第２のトランジスタ部と、第１の局所導電層と第１のトランジスタ部の間に設けられた第１のトランジスタ電極部と、第２の局所導電層と第２のトランジスタ部の間に設けられた第２のトランジスタ電極部と、を備え、第１のトランジスタ電極部は、多結晶シリコンを含む第１の多結晶シリコン部と、第１の多結晶シリコン部と第１の局所導電層の間に設けられシリサイドを含む第１のシリサイド部と、第１の多結晶シリコン部と第２のトランジスタ電極部の間に設けられシリサイドを含む第２のシリサイド部と、第１の多結晶シリコン部の第２のシリサイド部と反対側に設けられシリサイドを含む第３のシリサイド部と、を有する。ここで、第１の実施形態と重複する内容については、記載を省略する。
【００６２】
図５は、本実施形態の記憶装置２００の要部の模式断面図であり、（ａ）はｘｚ平面の模式断面図であり、（ｂ）はｙｚ平面の模式断面図である。
【００６３】
グローバルビット線ＧＢＬ１（第１の全体導電層）は、ｘ方向に伸長する。グローバルビット線ＧＢＬ２（第２の全体導電層）は、ｘ方向に伸長する。グローバルビット線ＧＢＬ３（第３の全体導電層）は、ｘ方向に伸長する。
【００６４】
ビット線ＢＬ１１（第１の局所導電層）は、ｚ方向に伸長する。ビット線ＢＬ２１（第２の局所導電層）は、ｚ方向に伸長する。ビット線ＢＬ１３は、ｚ方向に伸長する。
【００６５】
第１のトランジスタ部１０は、グローバルビット線ＧＢＬ１とビット線ＢＬ１１の間に設けられている。
【００６６】
第１のトランジスタ部１０は、第１のトランジスタ１０ａを有する。ゲート電極１０ｃは、第１のトランジスタ１０ａのゲート電極として機能する。
【００６７】
第２のトランジスタ部１２は、グローバルビット線ＧＢＬ２とビット線ＢＬ２１の間に設けられている。
【００６８】
第２のトランジスタ部１２は、第２のトランジスタ１２ａを有する。
【００６９】
第１のトランジスタ電極部１０ｄは、ビット線ＢＬ１１と第１のトランジスタ部１０の間に設けられている。
【００７０】
第２のトランジスタ電極部１２ｄは、ビット線ＢＬ２１と第２のトランジスタ部１２の間に設けられている。
【００７１】
第１のトランジスタ電極部１０ｄは、第１のトランジスタ１０ａの一部、例えばソースの一部、ドレインの一部、エミッタの一部又はコレクタの一部であっても良い。また、第１のトランジスタ電極部１０ｄは、第３のトランジスタ１４ａとは別に設けられていても良い。
【００７２】
なお、第１のトランジスタ電極部１０ｄとビット線ＢＬ１１の間に、図示しないバリアメタルが設けられていても良い。
【００７３】
第２のトランジスタ電極部１２ｄは、第２のトランジスタ１２ａの一部、例えばソースの一部、ドレインの一部、エミッタの一部又はコレクタの一部であっても良い。また、第２のトランジスタ電極部１２ｄは、第２のトランジスタ１２ａとは別に設けられていても良い。
【００７４】
なお、第２のトランジスタ電極部１２ｄとビット線ＢＬ２１の間に、図示しないバリアメタルが設けられていても良い。
【００７５】
第１のトランジスタ電極部１０ｄは、多結晶シリコンを含む第１の多結晶シリコン部１０ｅと、第１の多結晶シリコン部１０ｅとビット線ＢＬ１１の間に設けられシリサイドを含む第１のシリサイド部１０ｆと、第１の多結晶シリコン部１０ｅと第２のトランジスタ電極部１２ｄの間に設けられシリサイドを含む第２のシリサイド部１０ｇと、第１の多結晶シリコン部１０ｅの第２のシリサイド部１０ｇと反対側に設けられシリサイドを含む第３のシリサイド部１０ｈと、を有する。
【００７６】
第２のトランジスタ電極部１２ｄは、多結晶シリコンを含む第２の多結晶シリコン部１２ｅと、第２の多結晶シリコン部１２ｅとビット線ＢＬ２１の間に設けられシリサイドを含むシリサイド部１２ｆと、第２の多結晶シリコン部１２ｅと第１のトランジスタ電極部１０ｄの間に設けられシリサイドを含むシリサイド部１２ｇと、第２の多結晶シリコン部１２ｅのシリサイド部１２ｇと反対側に設けられシリサイドを含むシリサイド部１２ｈと、を有する。
【００７７】
図６は、本実施形態の他の態様の記憶装置３００の要部の模式断面図であり、（ａ）はｘｚ平面の模式断面図であり、（ｂ）はｙｚ平面の模式断面図である。
【００７８】
ビット線ＢＬ１２（第３の局所導電層）は、ｚ方向に伸長する。
【００７９】
第３のトランジスタ部１４は、グローバルビット線ＧＢＬ１とビット線ＢＬ１２の間に設けられている。
【００８０】
第３のトランジスタ電極部１４ｄは、ビット線ＢＬ１２と第３のトランジスタ部１４のあいだに設けられている。
【００８１】
第３のトランジスタ部１４は、第３のトランジスタ１４ａを有する。
【００８２】
第３のトランジスタ電極部１４ｄは、第３のトランジスタ１４ａの一部、例えばソースの一部、ドレインの一部、エミッタの一部又はコレクタの一部であっても良い。また、第３のトランジスタ電極部１４ｄは、第３のトランジスタ１４ａとは別に設けられていても良い。
【００８３】
第１のトランジスタ電極部１０ｄは、第１の多結晶シリコン部１０ｅと第３のトランジスタ電極部１４ｄの間に設けられた第４のシリサイド部１０ｉと、第１の多結晶シリコン部１０ｅの第４のシリサイド部１０ｉと反対側に設けられシリサイドを含む第５のシリサイド部１０ｊと、をさらに有する。
【００８４】
本実施形態の記憶装置のシリサイドは、例えばメタルシリサイドである。本実施形態の記憶装置のシリサイドは、例えばモリブデンシリサイド、タングステンシリサイド、チタンシリサイド、コバルトシリサイド又はニッケルシリサイドである。
【００８５】
本実施形態の記憶装置におけるシリサイド部は、公知のシリサイド形成プロセスにより形成することが出来る。
【００８６】
本実施形態の記憶装置によれば、第１の多結晶シリコン部１０ｅの周囲に形成されたシリサイド部（第１のシリサイド部１０ｆ、第２のシリサイド部１０ｇ、第３のシリサイド部１０ｈ、第４のシリサイド部１０ｉ、第５のシリサイド部１０ｊ、第６のシリサイド部１０ｋ）により、ビット線ＢＬとトランジスタとの電気的接続がより良好なものとなる。そのため、接触抵抗の低減した記憶装置の提供が可能となる。
【００８７】
特に、ビット線ＢＬがトランジスタに対して位置ずれして形成された場合に、第１の多結晶シリコン部１０ｅの周囲に形成されたシリサイド部によりビット線ＢＬとトランジスタ部の電気的接続がなされる点に利点がある。
【００８８】
図５に記載した記憶装置２００は、図６に記載した記憶装置３００と異なり、第４のシリサイド部１０ｉ及び第５のシリサイド部１０ｊが設けられていない。第４のシリサイド部１０ｉ及び第５のシリサイド部１０ｊは、ゲート電極１０ｃの近傍に設けられているため、第４のシリサイド部１０ｉ及び第５のシリサイド部１０ｊによりビット線ＢＬとゲート電極１０ｃが電気的に接続されてしまうおそれがある。第４のシリサイド部１０ｉ及び第５のシリサイド部１０ｊを設けないことにより、ビット線ＢＬとゲート電極１０ｃの電気的接触を抑制できる。
【００８９】
一方、図６に記載した記憶装置３００は、図５に記載した記憶装置２００と比較して、第４のシリサイド部１０ｉ及び第５のシリサイド部１０ｊが設けられているため、ビット線ＢＬとトランジスタとの電気的接続がより良好なものとなる。
【００９０】
本実施形態の記憶装置によれば、接触抵抗の低減した記憶装置の提供が可能となる。
【００９１】
（第３の実施形態）
本実施形態の記憶装置は、第１の方向に伸長する第１の全体導電層と、第１の方向に交差する第２の方向に伸長する第１の局所導電層と、第１の全体導電層と第１の局所導電層の間に設けられた、第１のトランジスタを有する第１のトランジスタ部と、第１の局所導電層と第１のトランジスタ部の間に設けられた第１のトランジスタ電極部と、を備え、第１のトランジスタ電極部は、多結晶シリコンを含む第１の多結晶シリコン部と、第１の多結晶シリコン部と第１の局所導電層の間に設けられシリサイドを含む第１のシリサイド部と、第１の多結晶シリコン部と第１のシリサイド部の間に設けられた第７のシリサイド部を有する。ここで、第１の実施形態及び第２の実施形態と重複する点については、記載を省略する。
【００９２】
図７は、本実施形態の記憶装置４００の要部の模式断面図であり、（ａ）はｘｚ平面の模式断面図であり、（ｂ）はｙｚ平面の模式断面図である。
【００９３】
第７のシリサイド部１０ｍは、第１の多結晶シリコン部１０ｅと第１のシリサイド部１０ｆの間に設けられている。第７のシリサイド部１０ｍにより、第１の多結晶シリコン部１０ｅと第７のシリサイド部１０ｍの良好な電気的接続が確保される。
【００９４】
第７のシリサイド部１０ｍは、第１の多結晶シリコン部１０ｅ内の、第１の多結晶シリコン部１０ｅと前記第１のシリサイド部ｆにより覆われていることが、より第１の多結晶シリコン部１０ｅと第７のシリサイド部１０ｍの良好な電気的接続を確保する上で好ましい。
【００９５】
図８は、第３の実施形態の他の態様の記憶装置５００の要部の模式断面図であり、（ａ）はｘｚ平面の模式断面図であり、（ｂ）はｙｚ平面の模式断面図である。図８のように、ビット線ＢＬとトランジスタが位置ずれをした場合であっても、第７のシリサイド部１０ｍにより良好な電気的接続が確保可能である。
【００９６】
本実施形態の記憶装置によれば、接触抵抗の低減した記憶装置の提供が可能となる。
【００９７】
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９８】
２          層間絶縁膜
４          第１の絶縁膜
６          第２の絶縁膜
８          第３の絶縁膜
９          第４の絶縁膜
１０        第１のトランジスタ部
１０ａ      第１のトランジスタ
１０ｂ      第１のバリアメタル
１０ｂ１    第１のバリアメタルの上面
１０ｃ      第１のゲート電極
１０ｄ      第１のトランジスタ電極部
１０ｅ      第１の多結晶シリコン部
１０ｆ      第１のシリサイド部
１０ｇ      第２のシリサイド部
１０ｈ      第３のシリサイド部
１０ｉ      第４のシリサイド部
１０ｊ      第５のシリサイド部
１０ｋ      第６のシリサイド部
１０ｍ      第７のシリサイド部
１２        第２のトランジスタ部
１２ａ      第２のトランジスタ
１２ｂ      第２のバリアメタル
１２ｃ      第２のゲート電極
１４        第３のトランジスタ部
１４ａ      第３のトランジスタ
１４ｂ      第３のバリアメタル
１４ｃ      第３のゲート電極
３０        穴
１００      記憶装置
１０１      メモリセルアレイ
１０２      ワード線ドライバ回路
１０３      ローデコーダ回路
１０４      センスアンプ回路
１０５      カラムデコーダ回路
１０６      制御回路
２００      記憶装置
３００      記憶装置
４００      記憶装置
５００      記憶装置
ＢＬ        ビット線
ＢＬａ      ビット線の一部
ＷＬ        ワード線
ＧＢＬ      グローバルビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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