(57)【要約】【課題】消費電流およびレイアウト面積を大きく増加させることなく、ノイズの影響を低減する。【解決手段】電圧上昇を指示する第１指示信号を遅延させた第１遅延信号を出力する第１遅延回路と、電圧下降を指示する第２指示信号を遅延させた第２遅延信号を出力する第２遅延回路と、出力ノードに電流を供給する電流ソース回路と、出力ノードから電流を吸収する電流シンク回路と、第１指示信号または第１遅延信号に応じて、電流ソース回路と出力ノードの接続を切り替える複数の第１スイッチと、第２指示信号または第２遅延信号に応じて、電流シンク回路と出力ノードの接続を切り替える複数の第２スイッチと、を備える。【選択図】図６
2019161592.tif 000002
【特許請求の範囲】
【請求項１】
電圧上昇を指示する第１指示信号を遅延させた第１遅延信号を出力する第１遅延回路と、
電圧下降を指示する第２指示信号を遅延させた第２遅延信号を出力する第２遅延回路と、
出力ノードに電流を供給する電流ソース回路と、
前記出力ノードから電流を吸収する電流シンク回路と、
前記第１指示信号または前記第１遅延信号に応じて、前記電流ソース回路と前記出力ノードの接続を切り替える複数の第１スイッチと、
前記第２指示信号または前記第２遅延信号に応じて、前記電流シンク回路と前記出力ノードの接続を切り替える複数の第２スイッチと、
を備えるチャージポンプ回路。
【請求項２】
複数の電流ソース回路および複数の電流シンク回路が備えられ、
複数の前記第１スイッチのそれぞれは、複数の前記電流ソース回路のいずれかと前記出力ノードの接続を切り替え、
複数の前記第２スイッチのそれぞれは、複数の前記電流シンク回路のいずれかと前記出力ノードの接続を切り替える、
請求項１に記載のチャージポンプ回路。
【請求項３】
１つの電流ソース回路および１つの電流シンク回路が備えられ、
複数の前記第１スイッチのそれぞれは、前記電流ソース回路と前記出力ノードの接続を切り替え、
複数の前記第２スイッチのそれぞれは、前記電流シンク回路と前記出力ノードの接続を切り替える、
請求項１に記載のチャージポンプ回路。
【請求項４】
前記第１遅延回路および前記第２遅延回路は、偶数個の反転素子を含む、
請求項１に記載のチャージポンプ回路。
【請求項５】
前記第１遅延回路および前記第２遅延回路は、直列に接続された抵抗素子およびキャパシタを含む、
請求項１に記載のチャージポンプ回路。
【請求項６】
前記第１遅延回路は、設定された遅延量に従い前記第１指示信号を遅延させた前記第１遅延信号を出力し、
前記第２遅延回路は、設定された遅延量に従い前記第２指示信号を遅延させた前記第２遅延信号を出力する、
請求項１に記載のチャージポンプ回路。
【請求項７】
前記電流ソース回路および前記電流シンク回路は、トランジスタである、
請求項１に記載のチャージポンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージポンプ回路に関する。
【背景技術】
【０００２】
位相同期回路（ＰＬＬ：Phase  Locked  Loop）は、位相周波数比較器（ＰＦＤ：Phase  Frequency  Detector）、チャージポンプ（ＣＰ：Charge  Pump）回路、ローパスフィルタ（ＬＰＦ：Low  Pass  Filter）などであるループフィルタ、および、電圧制御発振器（ＶＣＯ：Voltage  Controlled  Oscillator）等によって構成され、基準クロック信号に同期した新たなクロック信号を生成する機能を持つ回路である。
【０００３】
チャージポンプ回路は、動作時に、寄生容量に起因するスパイク状のノイズが出力端子で発生し、その結果、ＶＣＯによって出力される発振周波数が瞬間的に変化することで、ジッタが発生する場合がある。このようなノイズを小さくするために、主電流制御部とループフィルタとの間に過電流キャンセル部を設け、主制御電流からスパイク状の過電流部をキャンセルする技術が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記のような技術では、素子サイズを大きくする必要があるため、レイアウト面積の増大を招くと共に、寄生容量を増加させるという問題があった。また、過電流をキャンセルするためのキャンセル電流のために消費電流が増加するという問題があった。
【０００５】
本発明は、上記に鑑みてなされたものであって、消費電流およびレイアウト面積を大きく増加させることなく、ノイズの影響を低減することができるチャージポンプ回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明は、電圧上昇を指示する第１指示信号を遅延させた第１遅延信号を出力する第１遅延回路と、電圧下降を指示する第２指示信号を遅延させた第２遅延信号を出力する第２遅延回路と、出力ノードに電流を供給する電流ソース回路と、前記出力ノードから電流を吸収する電流シンク回路と、前記第１指示信号または前記第１遅延信号に応じて、前記電流ソース回路と前記出力ノードの接続を切り替える複数の第１スイッチと、前記第２指示信号または前記第２遅延信号に応じて、前記電流シンク回路と前記出力ノードの接続を切り替える複数の第２スイッチと、を備える。
【発明の効果】
【０００７】
本発明によれば、消費電流およびレイアウト面積を大きく増加させることなく、ノイズの影響を低減することができるという効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態の位相同期回路の構成例を示すブロック図である。
【図２】図２は、比較例のチャージポンプ回路の構成例を示す図である。
【図３】図３は、出力ノードの端子電圧の例を示す図である。
【図４】図４は、寄生容量の例を説明するための図である。
【図５】図５は、出力ノードで発生するノイズの例を示す図である。
【図６】図６は、第１の実施形態のチャージポンプ回路の構成例を示す図である。
【図７】図７は、遅延量の設定例および出力ノードの端子電圧の例を示す図である。
【図８】図８は、遅延量の設定例および出力ノードの端子電圧の例を示す図である。
【図９】図９は、遅延量の設定例および出力ノードの端子電圧の例を示す図である。
【図１０】図１０は、遅延回路の構成例を示す図である。
【図１１】図１１は、遅延回路の他の構成例を示す図である。
【図１２】図１２は、遅延信号および指示信号の対応を示す図である。
【図１３】図１３は、第２の本実施形態のチャージポンプ回路の構成例を示す図である。
【図１４】図１４は、遅延量の設定例および出力ノードの端子電圧の例を示す図である。
【図１５】図１５は、第３の本実施形態のチャージポンプ回路の構成例を示す図である。
【図１６】図１６は、第４の本実施形態のチャージポンプ回路の構成例を示す図である。
【図１７】図１７は、遅延量を設定可能な遅延回路の構成例を示す図である。
【図１８】図１８は、遅延量を設定可能な遅延回路の他の構成例を示す図である。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、この発明にかかるチャージポンプ回路の一実施形態を詳細に説明する。
【００１０】
（第１の実施形態）
第１の実施形態のチャージポンプ回路は、電圧上昇を指示する指示信号に応じて動作する制御スイッチ、および、電圧下降を指示する指示信号に応じて動作する制御スイッチをそれぞれ複数設け、各スイッチの制御タイミングをずらすことで、寄生容量に起因するスパイク状のノイズを分散させ、ピークを抑える。これにより、消費電流およびレイアウト面積を大きく増加させることなく、ＶＣＯに対するノイズの影響を低減することができる。すなわち、ＶＣＯによって出力される発振周波数のジッタを小さくすることが可能となる。
【００１１】
図１は、本実施形態の位相同期回路の構成例を示すブロック図である。図１に示すように、位相同期回路は、ＰＦＤ１０と、チャージポンプ回路であるＣＰ２０と、ＬＰＦ３０と、ＶＣＯ４０と、分周器５０と、を含む。
【００１２】
ＰＦＤ１０は、基準クロック信号と、帰還クロック信号とを比較し、ＣＰ２０を制御する指示信号ＵＰと指示信号ＤＮを出力する。指示信号ＵＰは、電圧上昇を指示する信号（第１指示信号）である。指示信号ＤＮは、電圧下降を指示する信号（第２指示信号）である。
【００１３】
ＣＰ２０は、指示信号ＵＰと指示信号ＤＮに基づいて、流入方向または流出方向の電流を出力する。
【００１４】
ＬＰＦ３０は、ＣＰ２０から出力される流入方向または流出方向の電流に基づいて電圧を発生する。この電圧が、ＶＣＯ４０への入力電圧となる。
【００１５】
ＶＣＯ４０は、入力される電圧に応じた周波数の出力クロック信号を出力する。ＶＣＯ４０に入力される電圧信号の起伏変化が小さいほど、その出力クロック信号のジッタがより小さくなる。
【００１６】
分周器５０は、出力クロック信号を分周し、分周した信号を帰還クロック信号としてＰＦＤ１０に入力する。
【００１７】
ここで、複数の制御スイッチを備えないチャージポンプ回路の構成例について説明する。図２は、複数の制御スイッチを備えない比較例のチャージポンプ回路であるＣＰ２０ｂの構成例を示す図である。図２に示すように比較例のＣＰ２０ｂは、反転素子２１と、電流ソース回路Ｉｕｐと、電流シンク回路Ｉｄｎと、ＰチャネルトランジスタＴｐと、ＮチャネルトランジスタＴｎと、出力ノードＣＰＯと、を備えている。なおＬＰＦ３０は、例えば抵抗素子３１と、キャパシタ３２とを含む。
【００１８】
反転素子２１は、指示信号ＵＰを反転してＰチャネルトランジスタＴｐに出力する。電流ソース回路Ｉｕｐは、出力ノードＣＰＯに電流を供給する電流源である。電流シンク回路Ｉｄｎは、出力ノードＣＰＯから電流を吸収する電流源である。
【００１９】
ＰチャネルトランジスタＴｐは、ＰＦＤ１０から供給される指示信号ＵＰによってオンオフ動作する。ＮチャネルトランジスタＴｎは、指示信号ＤＮに応じてオンオフ動作する。これらのオンオフ動作によって、電流ソース回路Ｉｕｐからの電流の流出、および、電流シンク回路Ｉｄｎへの電流の流入が制御され、ＬＰＦ３０に対する電流の流出および流入が制御される。
【００２０】
通常は、電流ソース回路Ｉｕｐからの電流と、電流シンク回路Ｉｄｎへの電流と、は等しい電流値になるよう設計される。指示信号ＵＰと指示信号ＤＮが同じタイミングおよび同じパルス幅であるなら、理想的には電流ソース回路Ｉｕｐからの電流は電流シンク回路Ｉｄｎに流れ、出力ノードＣＰＯの電位は変化しない。図３は、このような理想的な状態での出力ノードＣＰＯの端子電圧の例を示す図である。
【００２１】
上記のように、図２のようなＣＰ２０ｂでは、出力ノードＣＰＯで、寄生容量に起因するスパイク状のノイズが発生する。図４は、図２のようなＣＰ２０ｂで発生する寄生容量の例を説明するための図である。図５は、出力ノードＣＰＯで発生するノイズの例を示す図である。
【００２２】
図４に示すように、ＣＰ２０ｂでは、以下のような寄生容量が存在する。
・電流ソーストランジスタのドレインノードの寄生容量Ｃｐ１
・ＰチャネルトランジスタＴｐのゲートと出力ノードＣＰＯと間の寄生容量Ｃｐ２
・電流シンクトランジスタのドレインノードの寄生容量Ｃｎ１
・ＮチャネルトランジスタＴｎのゲートと出力ノードＣＰＯと間の寄生容量Ｃｎ２
【００２３】
なお、電流ソーストランジスタは、電流ソース回路Ｉｕｐを構成するトランジスタを示す。図４では、バイアス電圧ＢＩＡＳ１が印加されるトランジスタが、電流ソーストランジスタである。また、電流シンクトランジスタは、電流シンク回路Ｉｄｎを構成するトランジスタを示す。図４では、バイアス電圧ＢＩＡＳ２が印加されるトランジスタが、電流シンクトランジスタである。
【００２４】
上記の寄生容量により、例えば以下のような影響が生じうる。
・寄生容量Ｃｐ１の影響：指示信号ＵＰによって、ＰチャネルトランジスタＴｐがオンし、電流ソーストランジスタは上昇定電流を出力ノードＣＰＯへ流出する。同時に、寄生容量Ｃｐ１に蓄積されていた電荷もスパイク状の放電電流として流れ、電圧変動が発生する。
・寄生容量Ｃｐ２の影響：指示信号ＵＰの遷移に応じて、寄生容量Ｃｐ２によるカップリングが生じ、出力端子にスパイク状の電圧変動が発生する。
・寄生容量Ｃｎ１の影響：指示信号ＤＮによって、ＮチャネルトランジスタＴｎがオンし、電流シンクトランジスタは下降定電流を出力ノードＣＰＯから流入させる。このとき、寄生容量Ｃｎ１へも電荷がスパイク状の充電電流として蓄積される電圧変動が発生する。
・寄生容量Ｃｎ２の影響：指示信号ＤＮの遷移に応じて、寄生容量Ｃｐ２によるカップリングが生じ、出力端子にスパイク状の電圧変動が発生する。
【００２５】
これらのスパイク状の電圧変動は寄生容量の大きさに比例する。このため、各トランジスタ（ＰチャネルトランジスタＴｐ、ＮチャネルトランジスタＴｎ、電流ソーストランジスタ、および、電流シンクトランジスタ）それぞれのトランジスタサイズを小さくすることで、寄生容量を小さくし、ある程度、寄生容量に由来する電圧変動を小さくすることができる。
【００２６】
しかし、例えば、電流ソーストランジスタのゲート幅を狭くするとことで寄生容量Ｃｐ１は小さくなるが、電流ソーストランジスタで必要となるドレイン−ソース間の電圧Ｖｄｓは大きくなる。従って、電流ソーストランジスタが所望の電流量を供給するためには、出力ノードＣＰＯの電圧の上限が低くなるという問題が生じる。
【００２７】
ＰチャネルトランジスタＴｐでも、ゲート幅を狭くすると寄生容量Ｃｐ２は小さくなるが、ＰチャネルトランジスタＴｐのオン抵抗が大きくなる。ＰチャネルトランジスタＴｐのオン抵抗が大きくなるということは、ＰチャネルトランジスタＴｐで発生する電圧降下が大きくなり、結果として、電流ソーストランジスタが所望の電流量を供給するための出力ノードＣＰＯ電圧の上限が低くなるという問題が生じる。
【００２８】
電流シンクトランジスタ、および、ＮチャネルトランジスタＴｎに対しても同様の問題が生じうる。従って、各トランジスタ（ＰチャネルトランジスタＴｐ、ＮチャネルトランジスタＴｎ、電流ソーストランジスタ、および、電流シンクトランジスタ）のトランジスタサイズを小さくすることには限度がある。
【００２９】
上記のように、スパイク状のノイズを小さくするために過電流キャンセル部を設ける技術が提案されている。寄生容量に起因するスパイク状のノイズを完全にキャンセルするには、主電流制御部と過電流キャンセル部を構成する素子の素子特性を同一にする必要がある。しかし製造ばらつきにより、素子特性を同一にすることは困難である。また、素子特性を同一にするためには素子サイズをより大きくする必要があるため、面積増大を招くと共に、寄生容量を増加させる。また、過電流キャンセル部においてキャンセル電流による消費電流増を招くことになる。
【００３０】
これに対して本実施形態では、寄生容量に蓄積された電荷をキャンセルするのではなく、スパイク状のノイズの発生タイミングをずらすことで、ノイズの影響を低減する。本実施形態では、主に遅延回路を追加するだけで実現可能であり、消費電流およびレイアウト面積が大きく増加することがない。
【００３１】
次に、本実施形態のチャージポンプ回路の構成例について説明する。図６は、本実施形態のチャージポンプ回路であるＣＰ２０の構成例を示す図である。図６に示すように、本実施形態のＣＰ２０は、複数の遅延回路（ＤＥＬＡＹ）１０１、１０２、１０３、１０４と、複数の電流ソース回路Ｉｕｐ１、Ｉｕｐ２、Ｉｕｐ３と、複数の電流シンク回路Ｉｄｎ１、Ｉｄｎ２、Ｉｄｎ３と、複数の制御スイッチＳＷｐ１、ＳＷｐ２、ＳＷｐ３と、複数の制御スイッチＳＷｎ１、ＳＷｎ２、ＳＷｎ３と、出力ノードＣＰＯと、を備えている。
【００３２】
なお、図６では、電流ソース回路および電流シンク回路をそれぞれ３個備え、遅延回路を４個備える例を記載しているが、各部の個数はこれに限られるものではない。
【００３３】
ＣＰ２０には、ＰＦＤ１０から、指示信号ＵＰ１および指示信号ＤＮ１が入力される。指示信号ＵＰ１は、電圧上昇を指示する信号（第１指示信号）である。指示信号ＤＮ１は、電圧下降を指示する信号（第２指示信号）である。
【００３４】
遅延回路１０１は、指示信号ＵＰ１を遅延させた遅延信号ＵＰ２（第１遅延信号の一例）を出力する。遅延回路１０２は、遅延信号ＵＰ２をさらに遅延させた遅延信号ＵＰ３（第１遅延信号の一例）を出力する。遅延回路１０１、１０２は、電圧上昇を指示する指示信号（第１指示信号）を遅延させた遅延信号（第１遅延信号）を出力する遅延回路（第１遅延回路）に相当する。
【００３５】
遅延回路１０３は、指示信号ＤＮ１を遅延させた遅延信号ＤＮ２（第２遅延信号の一例）を出力する。遅延回路１０４は、遅延信号ＤＮ２をさらに遅延させた遅延信号ＤＮ３（第２遅延信号の一例）を出力する。遅延回路１０３、１０４は、電圧下降を指示する指示信号（第２指示信号）を遅延させた遅延信号（第２遅延信号）を出力する遅延回路（第２遅延回路）に相当する。
【００３６】
複数の電流ソース回路Ｉｕｐ１、Ｉｕｐ２、Ｉｕｐ３は、それぞれ制御スイッチＳＷｐ１、ＳＷｐ２、ＳＷｐ３に接続され、対応する制御スイッチのオンオフ動作に従い、出力ノードＣＰＯに電流を供給する。
【００３７】
複数の電流シンク回路Ｉｄｎ１、Ｉｄｎ２、Ｉｄｎ３は、それぞれ制御スイッチＳＷｎ１、ＳＷｎ２、ＳＷｎ３に接続され、対応する制御スイッチのオンオフ動作に従い、出力ノードＣＰＯから電流を吸収する。
【００３８】
制御スイッチＳＷｐ１は、指示信号ＵＰ１に従いオンオフ動作し、電流ソース回路Ｉｕｐ１と出力ノードＣＰＯの接続を切り替える。制御スイッチＳＷｐ２は、遅延信号ＵＰ２に従いオンオフ動作し、電流ソース回路Ｉｕｐ２と出力ノードＣＰＯの接続を切り替える。制御スイッチＳＷｐ３は、遅延信号ＵＰ３に従いオンオフ動作し、電流ソース回路Ｉｕｐ３と出力ノードＣＰＯの接続を切り替える。
【００３９】
制御スイッチＳＷｐ１、ＳＷｐ２、ＳＷｐ３は、指示信号（第１指示信号）または遅延信号（第１遅延信号）に応じて、電流ソース回路Ｉｕｐ１、Ｉｕｐ２、Ｉｕｐ３と出力ノードＣＰＯの接続を切り替えるスイッチ（第１スイッチ）に相当する。
【００４０】
制御スイッチＳＷｎ１は、指示信号ＤＮ１に従いオンオフ動作し、電流シンク回路Ｉｄｎ１と出力ノードＣＰＯの接続を切り替える。制御スイッチＳＷｎ２は、遅延信号ＤＮ２に従いオンオフ動作し、電流シンク回路Ｉｄｎ２と出力ノードＣＰＯの接続を切り替える。制御スイッチＳＷｎ３は、遅延信号ＤＮ３に従いオンオフ動作し、電流シンク回路Ｉｄｎ３と出力ノードＣＰＯの接続を切り替える。
【００４１】
制御スイッチＳＷｎ１、ＳＷｎ２、ＳＷｎ３は、指示信号（第２指示信号）または遅延信号（第２遅延信号）に応じて、電流シンク回路Ｉｄｎ１、Ｉｄｎ２、Ｉｄｎ３と出力ノードＣＰＯの接続を切り替えるスイッチ（第２スイッチ）に相当する。
【００４２】
このようにして指示信号ＵＰ１または指示信号ＤＮ１から遅延させた遅延信号ＵＰ２、ＤＮ２、ＵＰ３、および、ＤＮ３を用いることにより、遅延時間ごとにタイミングをずらして、それぞれに対応する制御スイッチをオンオフ動作させることができる。
【００４３】
図６に示すＣＰ２０では、電流ソース回路Ｉｕｐ１、Ｉｕｐ２、Ｉｕｐ３、および、電流シンク回路Ｉｄｎ１、Ｉｄｎ２、Ｉｄｎ３それぞれは、例えば、単体で構成した場合（例えば図２の電流ソース回路Ｉｕｐ、電流シンク回路Ｉｄｎ）の１／３倍の電流能力（すなわちサイズが１／３）とすることができる。また、制御スイッチＳＷｐ１、ＳＷｐ２、ＳＷｐ３、ＳＷｎ１、ＳＷｎ２、ＳＷｎ３それぞれは、例えば、単体で構成した場合（例えば図２のＰチャネルトランジスタＴｐ、ＮチャネルトランジスタＴｎ）の３倍のオン抵抗（すなわちサイズが１／３）とすることができる。
【００４４】
従って、寄生容量Ｃｐ１１〜Ｃｐ１３、Ｃｐ２１〜Ｃｐ２３、Ｃｎ１１〜Ｃｎ１３、Ｃｎ２１〜Ｃｎ２３の値は、それぞれ、単体で構成した場合（例えば図２の寄生容量Ｃｐ１、Ｃｐ２、Ｃｎ１、Ｃｎ２）の１／３になる。制御スイッチを３回に分けてタイミングをずらして制御することで、寄生容量に由来する電圧変動のピークを１／３に抑えることができる。
【００４５】
なお、上記例は、Ｎを２以上の整数として、電流ソース回路および電流シンク回路のサイズを１／Ｎとし、制御スイッチのサイズを１／Ｎとし、制御スイッチの制御タイミングをＮ回に分割する構成に一般化することができる。各部のサイズを厳密に１／Ｎにする、または、制御タイミングを厳密にＮ回に分割する必要はなく、寄生容量に由来する電圧変動のピークを抑制することができれば、どのような比率でサイズまたはタイミングを決定してもよい。
【００４６】
図７および図８は、遅延量の設定例および出力ノードの端子電圧の例を示す図である。図７に示すように、遅延量（遅延時間）は、指示信号ＵＰ１の幅よりも短くてもよい。図８に示すように、遅延量は、指示信号ＵＰ１の幅より長くてもよい。
【００４７】
ただし、遅延量がノイズの幅よりも小さい場合は、ノイズを分散させることができないため、ピークが十分に抑制できない。図９は、このような場合の遅延量の設定例および出力ノードの端子電圧の例を示す図である。従って、遅延量はノイズの幅よりも大きく設定することが望ましい。
【００４８】
次に、遅延回路１０１〜１０４の構成例について説明する。以下では、遅延回路１０１を例に説明するが、他の遅延回路１０２〜１０４も同様の構成とすることができる。図１０は、遅延回路１０１の構成例を示す図である。図１０に示すように、遅延回路１０１は、２個の反転素子１００１、１００２を直列に接続する構成とすることができる。この構成により、指示信号ＵＰ１に対して遅延を発生させた遅延信号ＵＰ２を出力することができる。なお、反転素子の数は２個に限られるものではなく、２以外の偶数個の反転素子を用いてもよい。
【００４９】
図１１は、遅延回路１０１の他の構成例を示す図である。図１１に示すように、遅延回路１０１は、反転素子１２０１、１２０４と、直列に接続された抵抗素子１２０２およびキャパシタ１２０３と、を含むように構成することができる。抵抗素子１２０２の抵抗値Ｒと、キャパシタ１２０３の容量Ｃとにより定まる時定数ＲＣに基づいて、指示信号ＵＰ１に対して遅延を発生させた遅延信号ＵＰ２を出力することができる。
【００５０】
図１２は、図１０または図１１の遅延回路１０１により遅延される遅延信号ＵＰ２および指示信号ＵＰ１の対応を示す図である。
【００５１】
遅延回路１０１、１０２、１０３、１０４の構成は、図１０および図１１に示す構成に限られるものではなく、どのような構成であってもよい。
【００５２】
（第２の実施形態）
次に、第２の実施形態のチャージポンプ回路を含む位相同期回路について説明する。第２の実施形態の位相同期回路の全体構成は、図１と同様であるため説明を省略する。本実施形態のチャージポンプ回路は、電流ソース回路および電流シンク回路をそれぞれ１つずつ備えている。
【００５３】
図１３は、第２の本実施形態のチャージポンプ回路であるＣＰ２０−２の構成例を示す図である。図１３に示すように、本実施形態のＣＰ２０−２は、複数の遅延回路１０１、１０２、１０３、１０４と、１つの電流ソース回路Ｉｕｐと、１つの電流シンク回路Ｉｄｎと、複数の制御スイッチＳＷｐ１−２、ＳＷｐ２−２、ＳＷｐ３−２と、複数の制御スイッチＳＷｎ１−２、ＳＷｎ２−２、ＳＷｎ３−２と、出力ノードＣＰＯと、を備えている。
【００５４】
本実施形態では、電流ソース回路Ｉｕｐおよび電流シンク回路Ｉｄｎの個数が１であること、制御スイッチＳＷｐ１−２、ＳＷｐ２−２、ＳＷｐ３−２が電流ソース回路Ｉｕｐに接続されること、および、制御スイッチＳＷｎ１−２、ＳＷｎ２−２、ＳＷｎ３−２が電流シンク回路Ｉｄｎに接続されることが、第１の実施形態と異なっている。その他の構成は第１の実施形態のチャージポンプ回路ＣＰ２０を示す図６と同様であるため、同一の符号を付し説明を省略する。
【００５５】
電流ソース回路Ｉｕｐは、制御スイッチＳＷｐ１−２、ＳＷｐ２−２、ＳＷｐ３−２に接続され、対応する制御スイッチのオンオフ動作に従い、出力ノードＣＰＯに電流を供給する。
【００５６】
電流シンク回路Ｉｄｎは、制御スイッチＳＷｎ１−２、ＳＷｎ２−２、ＳＷｎ３−２に接続され、対応する制御スイッチのオンオフ動作に従い、出力ノードＣＰＯから電流を吸収する。
【００５７】
制御スイッチＳＷｐ１−２は、指示信号ＵＰ１に従いオンオフ動作し、電流ソース回路Ｉｕｐと出力ノードＣＰＯの接続を切り替える。制御スイッチＳＷｐ２−２は、遅延信号ＵＰ２に従いオンオフ動作し、電流ソース回路Ｉｕｐと出力ノードＣＰＯの接続を切り替える。制御スイッチＳＷｐ３−２は、遅延信号ＵＰ３に従いオンオフ動作し、電流ソース回路Ｉｕｐと出力ノードＣＰＯの接続を切り替える。
【００５８】
制御スイッチＳＷｎ１−２は、指示信号ＤＮ１に従いオンオフ動作し、電流シンク回路Ｉｄｎと出力ノードＣＰＯの接続を切り替える。制御スイッチＳＷｎ２−２は、遅延信号ＤＮ２に従いオンオフ動作し、電流シンク回路Ｉｄｎと出力ノードＣＰＯの接続を切り替える。制御スイッチＳＷｎ３−２は、遅延信号ＤＮ３に従いオンオフ動作し、電流シンク回路Ｉｄｎと出力ノードＣＰＯの接続を切り替える。
【００５９】
図１３のような構成であっても、指示信号ＵＰ１または指示信号ＤＮ１から遅延させた遅延信号ＵＰ２、ＤＮ２、ＵＰ３、および、ＤＮ３を用いることにより、遅延時間ごとにタイミングをずらして、それぞれに対応する制御スイッチをオンオフ動作させることができる。
【００６０】
図１３に示すＣＰ２０−２では、電流ソース回路Ｉｕｐ、および、電流シンク回路Ｉｄｎそれぞれは、単体で構成した場合（例えば図２の電流ソース回路Ｉｕｐ、電流シンク回路Ｉｄｎ）と電流能力は変わらない。一方、制御スイッチＳＷｐ１−２、ＳＷｐ２−２、ＳＷｐ３−２、ＳＷｎ１−２、ＳＷｎ２−２、ＳＷｎ３−２それぞれは、例えば、単体で構成した場合（例えば図２のＰチャネルトランジスタＴｐ、ＮチャネルトランジスタＴｎ）の３倍のオン抵抗（すなわちサイズが１／３）とすることができる。
【００６１】
従って、寄生容量Ｃｐ２１〜Ｃｐ２３、Ｃｎ２１〜Ｃｎ２３の値は、それぞれ、単体で構成した場合（例えば図２の寄生容量Ｃｐ１、Ｃｐ２、Ｃｎ１、Ｃｎ２）の１／３になる。制御スイッチを３回に分けてタイミングをずらして制御することで、寄生容量に由来する電圧変動のピークを１／３に抑えることができる。ただし、電流ソース回路Ｉｕｐおよび電流シンク回路Ｉｄｎは分割していなため、指示信号ＵＰ１および指示信号ＤＮ１に遷移したときに、寄生容量Ｃｐ１およびＣｎ１に由来するノイズは分割されずに発生する。
【００６２】
図１４は、遅延量の設定例および出力ノードの端子電圧の例を示す図である。図７など（第１の実施形態）と比較すると、指示信号ＵＰ１および指示信号ＤＮ１に対応するノイズは十分に抑制されないが、スパイク状のノイズを分散させてピークを抑えることは実現可能である。
【００６３】
第１の実施形態と同様に、上記例は、Ｎを２以上の整数として、電流ソース回路および電流シンク回路のサイズを１／Ｎとし、制御スイッチのサイズを１／Ｎとし、制御スイッチの制御タイミングをＮ回に分割する構成に一般化することができる。各部のサイズを厳密に１／Ｎにする、または、制御タイミングを厳密にＮ回に分割する必要はなく、寄生容量に由来する電圧変動のピークを抑制することができれば、どのような比率でサイズまたはタイミングを決定してもよい。
【００６４】
（第３の実施形態）
次に、第３の実施形態のチャージポンプ回路を含む位相同期回路について説明する。第３の実施形態の位相同期回路の全体構成は、図１と同様であるため説明を省略する。本実施形態のチャージポンプ回路は、電流ソース回路、電流シンク回路、および、制御スイッチをトランジスタで実現する。
【００６５】
図１５は、第３の本実施形態のチャージポンプ回路であるＣＰ２０−３の構成例を示す図である。図１５に示すように、本実施形態のＣＰ２０−３は、複数の遅延回路１０１、１０２、１０３、１０４と、トランジスタＴｓｏ１、Ｔｓｏ２、Ｔｓｏ３と、トランジスタＴｓｉ１、Ｔｓｉ２、Ｔｓｉ３と、トランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｎ１、Ｔｎ２、Ｔｎ３と、出力ノードＣＰＯと、を備えている。遅延回路１０１、１０２、１０３、１０４は、第１の実施形態と同様であるため、同一の符号を付し説明を省略する。
【００６６】
トランジスタＴｓｏ１、Ｔｓｏ２、Ｔｓｏ３は、電流ソース回路に相当するトランジスタである。トランジスタＴｓｉ１、Ｔｓｉ２、Ｔｓｉ３は、電流シンク回路に相当するトランジスタである。各トランジスタに対するバイアス電圧ＢＩＡＳ１、ＢＩＡＳ２は、例えば、基準電流を用いてカレントミラー回路によって生成できる。
【００６７】
トランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｎ１、Ｔｎ２、Ｔｎ３は、制御スイッチに相当するトランジスタである。トランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｎ１、Ｔｎ２、Ｔｎ３は、例えば図６のＣＰ２０では、それぞれ制御スイッチＳＷｐ１、ＳＷｐ２、ＳＷｐ３、ＳＷｎ１、ＳＷｎ２、ＳＷｎ３に対応する。
【００６８】
例えばトランジスタＴｐ１は、指示信号ＵＰ１に従いオンオフ動作し、電流ソース回路Ｉｕｐ１に対応するトランジスタＴｓｏ１と出力ノードＣＰＯの接続を切り替える。他のトランジスタＴｐ２、Ｔｐ３、Ｔｎ１、Ｔｎ２、Ｔｎ３も同様に、それぞれ対応する制御スイッチＳＷｐ２、ＳＷｐ３、ＳＷｎ１、ＳＷｎ２、ＳＷｎ３と同様に接続を切り替える機能を有する。
【００６９】
なお、電流ソース回路、電流シンク回路、および、制御スイッチをトランジスタで実現する構成は、他の実施形態に対しても適用できる。
【００７０】
（第４の実施形態）
次に、第４の実施形態のチャージポンプ回路を含む位相同期回路について説明する。第４の実施形態の位相同期回路の全体構成は、図１と同様であるため説明を省略する。本実施形態のチャージポンプ回路は、遅延量を設定可能な遅延回路を用いる。
【００７１】
図１６は、第４の本実施形態のチャージポンプ回路であるＣＰ２０−４の構成例を示す図である。図１６に示すように、本実施形態のＣＰ２０−３は、複数の遅延回路１０１−４、１０２−４、１０３−４、１０４−４と、複数の電流ソース回路Ｉｕｐ１、Ｉｕｐ２、Ｉｕｐ３と、複数の電流シンク回路Ｉｄｎ１、Ｉｄｎ２、Ｉｄｎ３と、複数の制御スイッチＳＷｐ１、ＳＷｐ２、ＳＷｐ３と、複数の制御スイッチＳＷｎ１、ＳＷｎ２、ＳＷｎ３と、出力ノードＣＰＯと、を備えている。遅延回路１０１−４、１０２−４、１０３−４、１０４−４以外の構成は、第１の実施形態と同様であるため、同一の符号を付し説明を省略する。
【００７２】
遅延回路１０１−４は、設定された遅延量に従い、指示信号ＵＰ１を遅延させた遅延信号ＵＰ２（第１遅延信号の一例）を出力する。遅延回路１０２−４は、設定された遅延量に従い、遅延信号ＵＰ２をさらに遅延させた遅延信号ＵＰ３（第１遅延信号の一例）を出力する。
【００７３】
遅延回路１０３−４は、設定された遅延量に従い、指示信号ＤＮ１を遅延させた遅延信号ＤＮ２（第２遅延信号の一例）を出力する。遅延回路１０４−４は、設定された遅延量に従い、遅延信号ＤＮ２をさらに遅延させた遅延信号ＤＮ３（第２遅延信号の一例）を出力する。
【００７４】
上記のように、遅延量がノイズの幅よりも小さい場合、ノイズを分散させることができないため、ピークを抑制できない。そのため遅延量は、ノイズの幅よりも大きくする必要がある。本実施形態では、遅延量を設定可能とすることで、遅延量がスパイク幅以上になるように設定することができる。
【００７５】
図１７は、遅延量を設定可能な遅延回路の構成例を示す図である。図１７の例では、遅延回路は、遅延を発生させる反転素子の個数が相互に異なる複数の経路のいずれかを選択するセレクタ１８０１を含む。いずれの遅延量とするかを示す情報ＳＥＬをセレクタ１８０１に入力することにより、所望の遅延量を設定可能となる。図１７では、３つの遅延量のいずれかを選択する例が示されているが、選択可能な遅延量の個数は３に限られるものではない。
【００７６】
図１８は、遅延量を設定可能な遅延回路の他の構成例を示す図である。図１８の例では、遅延回路は、反転素子１９０１、１９０４と、可変抵抗１９０２と、可変キャパシタ１９０３と、を含む。可変抵抗１９０２の抵抗値Ｒと、可変キャパシタ１９０３の容量Ｃとにより定まる時定数ＲＣを可変にすることで、所望の遅延量を設定することができる。
【００７７】
遅延量は、複数の遅延回路１０１−４、１０２−４、１０３−４、１０４−４に対して共通の値を設定してもよいし、一部または全部に対して個別の値を設定できるように構成してもよい。なお、遅延回路の遅延量を設定可能とする構成は、第１の実施形態以外の実施形態に対しても適用できる。
【符号の説明】
【００７８】
１０  位相周波数比較器（ＰＦＤ）
２０、２０−２、２０−３、２０−４  チャージポンプ回路（ＣＰ）
３０  ローパスフィルタ（ＬＰＦ）
４０  電圧制御発振器（ＶＣＯ）
５０  分周器
１０１〜１０４、１０１−４〜１０４−４  遅延回路
Ｉｕｐ１、Ｉｕｐ２、Ｉｕｐ３  電流ソース回路
Ｉｄｎ１、Ｉｄｎ２、Ｉｄｎ３  電流シンク回路
ＳＷｐ１、ＳＷｐ２、ＳＷｐ３、ＳＷｎ１、ＳＷｎ２、ＳＷｎ３  制御スイッチ
ＣＰＯ  出力ノード
【先行技術文献】
【特許文献】
【００７９】
【特許文献１】特開平０９−２６６４４３号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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