(57)【要約】【課題】メモリセルアレイの構造欠陥を抑制できる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１領域と、第２領域と、前記第１領域と前記第２領域とをつなぐ複数の接続領域と、を含む第１電極層と、前記第１電極層を貫いて前記第１方向に延びる複数の半導体ピラーと、を備える。前記複数の半導体ピラーは、前記第１領域を貫く第１半導体ピラーと、前記第２領域を貫く第２半導体ピラーと、を含む。前記第１半導体ピラーおよび前記第２半導体ピラーは、それぞれ前記第１電極層の表面に沿った第２方向、および、前記第２方向と交差し、前記第１電極層の前記表面に沿った第３方向に並べて配置される。【選択図】図１
2019057592.tif 000002
【特許請求の範囲】
【請求項１】
第１領域と、第２領域と、前記第１領域と前記第２領域とをつなぐ複数の接続領域と、を含む第１電極層と、
前記第１電極層を貫いて前記第１方向に延びる複数の半導体ピラーと、
を備え、
前記複数の半導体ピラーは、前記第１領域を貫く第１半導体ピラーと、前記第２領域を貫く第２半導体ピラーと、を含み、
前記第１半導体ピラーおよび前記第２半導体ピラーは、それぞれ前記第１電極層の表面に沿った第２方向、および、前記第２方向と交差し、前記第１電極層の前記表面に沿った第３方向に並べて配置される半導体記憶装置。
【請求項２】
前記複数の半導体ピラーに電気的に接続された導電層と、
前記第１半導体ピラーに電気的に接続された第１配線と、
前記第２半導体ピラーに電気的に接続された第２配線と、
をさらに備え、
前記第１電極層は、前記導電層と前記第１配線との間、および、前記導電層と前記第２配線との間に位置する請求項１記載の半導体記憶装置。
【請求項３】
前記導電層は、金属層と、前記第１電極層と前記金属層との間に位置する半導体層と、を含み、
前記複数の半導体ピラーは、前記半導体層に接する請求項２記載の半導体記憶装置。
【請求項４】
前記複数の半導体ピラーは、前記導電層中に位置し、前記導電層から電気的に絶縁された端部と、前記導電層に電気的に接続された側面と、を含む請求項２または３に記載の半導体記憶装置。
【請求項５】
前記第１電極層の前記第１領域と前記第１配線との間に設けられた第２電極層と、
前記第１電極層の前記第２領域と前記第２配線との間に設けられ、前記第２電極層から電気的に絶縁された第３電極層と、
をさらに備え、
前記第１半導体ピラーは、前記第２電極層を貫いて前記第１方向に延び、
前記第２半導体ピラーは、前記第３電極層を貫いて前記第１方向に延びる請求項２〜４のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記第１電極層と前記導電層との間に位置する半導体の第５電極層をさらに備え、
前記第５電極層は、第１領域と、第２領域と、前記第１領域と前記第２領域とをつなぐ複数の接続領域と、を含み、
前記第１半導体ピラーは、前記第５電極層の第１領域を貫いて前記第１方向に延び、
前記第２半導体ピラーは、前記第５電極層の第２領域を貫いて前記第１方向に延びる請求項２〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
前記第１電極層を含む複数の第１電極層を含み、
各電極層の接続領域は、前記第１方向に見て相互にオーバラップする位置に設けられる請求項１〜６のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルを３次元配置した半導体記憶装置の開発が進められている。例えば、３次元構造のＮＡＮＤ型フラシュメモリ装置は、基板上に積層された複数のワード線と、それらを貫く半導体ピラーと、を含む。メモリセルは、半導体ピラーと複数のワード線とが交差する部分にそれぞれ設けられる。このような構造の半導体記憶装置の記憶容量を大きくするためには、半導体ピラーの密度を増加させると共に、ワード線の積層数を増すことが有効である。しかしながら、複数のワード線と、微細化された半導体ピラーと、を含むメモリセルアレイでは、ワード線の積層数が増えるにしたがって構造欠陥を生じる可能性が大きくなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−２８９８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、メモリセルアレイの構造欠陥を抑制できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１領域と、第２領域と、前記第１領域と前記第２領域とをつなぐ複数の接続領域と、を含む第１電極層と、前記第１電極層を貫いて前記第１方向に延びる複数の半導体ピラーと、を備える。前記複数の半導体ピラーは、前記第１領域を貫く第１半導体ピラーと、前記第２領域を貫く第２半導体ピラーと、を含む。前記第１半導体ピラーおよび前記第２半導体ピラーは、それぞれ前記第１電極層の表面に沿った第２方向、および、前記第２方向と交差し、前記第１電極層の前記表面に沿った第３方向に並べて配置される。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置を示す模式平面図である。
【図２】第１実施形態に係る半導体記憶装置を示す模式断面図である。
【図３】第１実施形態に係る半導体記憶装置を示す別の模式平面図である。
【図４】第１実施形態の変形例に係る半導体記憶装置を示す模式断面図である。
【図５】第１実施形態の変形例に係る半導体記憶装置を示す模式平面図である。
【図６】第２実施形態に係る半導体記憶装置を示す模式断面図である。
【図７】第２実施形態に係る半導体記憶装置を模式的に示す部分断面図である。
【図８】第２実施形態に係る半導体記憶装置の製造過程を示す模式断面図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
［第１実施形態］
図１は、第１実施形態に係る半導体記憶装置１を示す模式平面図である。半導体記憶装置１は、例えば、ＮＡＮＤ型フラシュメモリ装置であり、図１は、その一部を示す模式図である。
【００１０】
半導体記憶装置１は、電極層１０と、複数のメモリホールＭＨと、を含む。電極層１０は、Ｘ方向およびＹ方向に延びるプレート状に設けられる。メモリホールＭＨは、電極層１０を貫き、Ｚ方向に延びる。
【００１１】
図１に示すように、半導体記憶装置１は、電極層１０の外縁を画するスリットＳＴを含む。スリットＳＴの内部には、例えば、シリコン酸化膜などの絶縁膜が埋め込まれ、隣接する電極層１０の間を電気的に絶縁する。
【００１２】
電極層１０は、第１領域１０Ａと、第２領域１０Ｂと、複数の接続領域１０Ｃと、を含む。第１領域１０Ａおよび第２領域１０Ｂは、それぞれワード線として機能する。接続領域１０Ｃは、第１領域１０Ａと第２領域１０Ｂとをつなぎ、隣接するワード線間を電気的に接続する。また、電極層１０は、引き出し領域ＨＵＲに位置する部分をさらに含む。
【００１３】
半導体記憶装置１は、電極層１０を貫いてＺ方向に延びる複数の絶縁体１３をさらに含む。絶縁体１３は、例えば、柱状の酸化シリコンであり、第１領域１０Ａと第２領域１０Ｂとの間に位置する。接続領域１０Ｃは、Ｘ方向に並んだ絶縁体１３の間にそれぞれ設けられる。
【００１４】
図１に示すように、第１領域１０Ａおよび第２領域１０Ｂにおいて、メモリホールＭＨは、電極層１０の表面に沿ったＸ方向およびＲ方向に並べて配置される。Ｒ方向は、電極層１０の表面に平行な平面内においてＸ方向と交差する。
【００１５】
図２（ａ）および（ｂ）は、第１実施形態に係る半導体記憶装置１を示す模式断面図である。図２（ａ）は、図１中に示す２Ａ−２Ａ線に沿った断面図であり、図２（ｂ）は、図１中に示す２Ｂ−２Ｂ線に沿った断面図である。また、図１は、図２（ａ）および図２（ｂ）にそれぞれ示した１Ａ−１Ａ線に沿った断面図である。
【００１６】
図２（ａ）および（ｂ）に示すように、半導体記憶装置１は、層間絶縁膜２１の上に設けられたソース線ＢＳＬを含み、複数の電極層１０がソース線ＢＳＬの上に積層された構造を有する。
【００１７】
ソース線ＢＳＬは、例えば、図示しないシリコン基板上に層間絶縁膜２１を介して設けられる。ソース線ＢＳＬは、例えば、金属層２３と半導体層２５をＺ方向に積層した構造を有する。金属層２３は、例えば、タングステン層であり、半導体層２５は、例えば、ポリシリコン層である。半導体層２５は、金属層２３と電極層１５との間に位置する。
【００１８】
図２（ａ）および（ｂ）に示すように、複数の電極層１０、１５および１７がソース線ＢＳＬの上に層間絶縁膜を介して積層される。電極層１５は、ソース線ＢＳＬと電極層１０との間に位置し、例えば、ソース側選択ゲートＳＧＳとして機能する。電極層１５もまた第１領域、第２領域および接続領域を含み、それぞれ電極層１０の第１領域１０Ａ、第２領域１０Ｂおよび接続領域１０Ｃの下方に位置する。電極層１７は、電極層１０の上に設けられ、例えば、ドレイン側選択ゲートＳＧＤとして機能する。
【００１９】
メモリホールＭＨは、電極層１０、１５および１７を貫いてＺ方向に延びる。メモリホールＭＨの内部には、半導体ピラーＳＰとメモリ膜ＭＦとが設けられる。言い換えれば、半導体ピラーＳＰは、電極層１０、１５および１７を貫いてＺ方向に延びる。メモリ膜ＭＦは、半導体ピラーＳＰと、電極層１０、１５および１７と、の間に位置し、半導体ピラーＳＰを各電極層から電気的に絶縁する。
【００２０】
半導体ピラーＳＰは、半導体膜３３と絶縁性コア３５とを含む。絶縁性コア３５は、メモリホールＭＨの内部においてＺ方向に延びる。半導体膜３３は、メモリ膜ＭＦと絶縁性コア３５との間に位置し、絶縁性コア３５の側面を覆う。また、半導体膜３３は、メモリホールＭＨの底面において、ソース線ＢＳＬの半導体層２５に接続される。
【００２１】
図２（ａ）に示すように、絶縁体１３は、電極層１０、１５および１７を貫いてＺ方向に延びるように設けられる。接続領域１０Ｃは、電極層１０にそれぞれ設けられ、Ｘ方向に並んで配置される絶縁体１３の間に設けられる（図１参照）。したがって、複数の電極層１０をＺ方向に見た時、各電極層１０の接続領域は、相互にオーバラップして配置される。
【００２２】
これに対し、図２（ｂ）に示すように、絶縁体１３が配置されない部分では、電極層１０および１５はつながるように設けられ、電極層１７は、分離溝３７により分断される。接続領域１０Ｃは、分離溝３７の下方に位置する。分離溝３７の内部には、シリコン酸化膜などの絶縁膜が埋め込まれる。
【００２３】
図３（ａ）および（ｂ）は、第１実施形態に係る半導体記憶装置１を示す別の模式平面図である。図３（ａ）は、図２（ａ）および（ｂ）中に示す３Ａ−３Ａ線に沿った断面図であり、電極層１７の配置を示している。図３（ｂ）は、メモリホールＭＨの内部を示す断面図である。
【００２４】
図３（ａ）に示すように、電極層１７は、分離溝３７および３９により相互に分離されている。Ｙ方向に並んだ電極層１７は、それぞれ独立に制御される。電極層１７は、例えば、ドレイン側選択ゲートとして機能し、電極層１７を貫いて延びる半導体ピラーＳＰの導通をＯＮ／ＯＦＦ制御する選択トランジスタを構成する。
【００２５】
図３（ｂ）に示すように、メモリホールＭＨの内部には、半導体ピラーＳＰと、メモリ膜ＭＦと、が設けられる。半導体ピラーＳＰは、半導体膜３３と絶縁性コア３５とを含み、半導体膜３３は、絶縁性コアを囲むように設けられる。
【００２６】
メモリ膜ＭＦは、第１膜４１と、第２膜４３と、第３膜４５と、を積層した構造を有する。第１膜４１、第２膜４３および第３膜４５は、それぞれメモリホールＭＨの内面に沿ってＺ方向に延びる。
【００２７】
第１膜４１は、例えば、酸化シリコンを含むブロック絶縁膜である。第２膜４３は、例えば、窒化シリコンを含む電荷保持膜である。第３膜４５は、例えば、酸化シリコンを含むトンネル絶縁膜である。このような構成のメモリ膜ＭＦを用いることにより、例えば、半導体ピラーＳＰと電極層１０とが交差する部分にメモリセルを配置することができる。
【００２８】
図４（ａ）および（ｂ）は、第１実施形態の変形例に係る半導体記憶装置２を示す模式断面図である。半導体記憶装置２は、ソース線ＢＳＬ上に設けられた積層体ＳＳ１およびＳＳ２を含む。積層体ＳＳ２は、積層体ＳＳ１の上に設けられる。
【００２９】
例えば、電極層１０の積層数が多くなり、電極層１０、１５および１７を貫くメモリホールＭＨを形成することが難しい場合、最初に、電極層１０の一部と、電極層１５と、を含む積層体ＳＳ１を形成する。そして、積層体ＳＳ１を貫くメモリホールＭＨ１を形成した後に、電極層１０の残りと電極層１７とを含む積層体ＳＳ２を形成し、それらを貫くメモリホールＭＨ２を形成する。メモリホールＭＨ２は、メモリホールＭＨ１に連通するように形成される。このような方法を用いることにより、Ｚ方向に長いメモリホールＭＨを形成することが可能となる。
【００３０】
この例では、図４（ａ）に示すように、積層体ＳＳ１に絶縁体４７を形成し、積層体ＳＳ２に絶縁体４９を形成する。絶縁体４７は、例えば、柱状の酸化シリコンであり、電極層１０および１５をＺ方向に貫くように形成される。絶縁体４９は、Ｘ方向に延びる溝の内部に設けられる。
【００３１】
図４（ｂ）に示すように、積層体ＳＳ１では、絶縁体４７が設けられない部分が存在する。一方、積層体ＳＳ２では、電極層１０および１７が絶縁体４９により分断される。
【００３２】
図５（ａ）および（ｂ）は、半導体記憶装置２を示す模式平面図である。図５（ａ）は、図４（ａ）および（ｂ）に示す５Ａ−５Ａ線に沿った断面図である。図５（ｂ）は、図４（ａ）および（ｂ）に示す５Ｂ−５Ｂ線に沿った断面図である。
【００３３】
図５（ａ）に示すように、電極層１０は、第１領域１０Ａと、第２領域１０Ｂと、接続領域１０Ｃと、を含む。メモリホールＭＨは、第１領域１０Ａおよび第２領域１０Ｂをそれぞれ貫くように設けられる。接続領域１０Ｃは、Ｘ方向に並べて配置された絶縁体４７の間に設けられる。
【００３４】
図５（ｂ）に示すように、積層体ＳＳ２に含まれる電極層１０では、第１領域１０Ａと第２領域１０Ｂとの間に、Ｘ方向に延びる絶縁体４９が設けられる。このため、積層体ＳＳ２では、第１領域１０Ａと第２領域１０Ｂとをつなぐ接続領域１０Ｃが設けられない。
【００３５】
このように、本実施形態に係る電極層１０は、第１領域１０Ａと第２領域１０Ｂとをつなぐ接続領域１０Ｃを含むように設けられる。これにより、電極層１０、１５および１７を含む積層体の強度を向上させ、半導体記憶装置１および２の製造過程における構造欠陥の発生を抑制することができる。また、ワード線として機能する第１領域１０Ａおよび第２領域１０Ｂの寄生抵抗を低減することもできる。
【００３６】
電極層１０、１５および１７を形成する工程では、例えば、スリットＳＴを介して層間絶縁膜間に設けられた犠牲層（図示しない）を除去した後、犠牲膜が除去されたスペース内に金属層を堆積する。この過程において、接続領域１０Ｃが形成されるスペースの上下に位置する層間絶縁膜の一部が、犠牲膜を除去した後の構造体の強度を向上させる。これにより、電極層１０、１５および１７の形成過程における構造欠陥の発生を抑制することができる。
【００３７】
［第２実施形態］
図６は、第２実施形態に係る半導体記憶装置３を示す模式断面図である。半導体記憶装置３は、メモリセルアレイＭＣＡと、駆動回路ＣＵＡと、を有する。駆動回路ＣＵＡは、基板ＳＢ上に設けられた複数のトランジスタＴｒを含む。メモリセルアレイＭＣＡは、駆動回路ＣＵＡの上に設けられる。なお、図６では、各構成要素間に設けられる絶縁膜を省略している。
【００３８】
図６に示すように、メモリセルアレイＭＣＡは、ソース線ＢＳＬ、選択ゲートＳＧＳ、電極層１０、１７および半導体ピラーＳＰを含む。選択ゲートＳＧＳ、電極層１０および１７は、ソース線ＢＳＬ上に積層される。電極層１０は、例えば、第１領域１０Ａ、第２領域１０Ｂおよび接続領域１０Ｃを含む（図１参照）。選択ゲートＳＧＳは、ソース線ＢＳＬと電極層１０との間に位置し、例えば、ポリシリコンを含む。
【００３９】
メモリセルアレイＭＣＡは、３次元配置された複数のメモリセルを含むメモリセル領域ＭＣＲと、引き出し領域ＨＵＲと、を有する。メモリセルアレイＭＣＡの上方には、配線Ｍ０、Ｍ１、Ｍ２を含む配線層が設けられる。
【００４０】
メモリセル領域ＭＣＲには、選択ゲートＳＧＳ、電極層１０および１７を貫いてＺ方向に延びる複数の半導体ピラーＳＰが設けられる。メモリセルは、半導体ピラーＳＰと電極層１０とが交差する部分に設けられる。半導体ピラーＳＰは、その下端においてソース線ＢＳＬに接続される。また、半導体ピラーＳＰは、その上端において、ビット線ＢＬに電気的に接続される。ビット線ＢＬは、例えば、配線Ｍ０の一部であり、電極層１７の上方においてＹ方向に延びる。
【００４１】
選択ゲートＳＧＳ、電極層１０および１７のそれぞれの端部は、引き出し領域ＨＵＲに位置し、階段状に形成される。引き出し領域ＨＵＲには、複数のコンタクトプラグＣＣが設けられ、選択ゲートＳＧＳ、電極層１０および１７のそれぞれの端部に接続される。コンタクトプラグＣＣは、選択ゲートＳＧＳ、電極層１０および１７を配線Ｍ０に電気的に接続する。
【００４２】
半導体記憶装置３は、コンタクトプラグＣＰ、ＣＳ、Ｃ１、Ｃ２、Ｃ３およびＣ４をさらに備える。コンタクトプラグＣＰは、ソース線ＢＳＬに接続され、ソース線ＢＳＬと配線Ｍ０とを電気的に接続する。コンタクトプラグＣＳ、Ｃ１およびＣ２は、駆動回路ＣＵＡにおいて、トランジスタＴｒと配線Ｄ０との間、配線Ｄ０と配線Ｄ１との間、および、配線Ｄ１と配線Ｄ２との間をそれぞれ電気的に接続する。コンタクトプラグＣ３は、配線Ｄ２および配線Ｍ０の間を電気的に接続する。
【００４３】
半導体記憶装置３では、ソース線ＢＳＬ、電極層１０、１７および半導体ピラーＳＰは、メモリセルアレイＭＣＡの上方に設けられた配線Ｍ０、Ｍ１、Ｍ２およびコンタクトプラグＣ３を介して駆動回路ＣＵＡに電気的に接続される。さらに、複数のコンタクトプラグＣ４が配置され、駆動回路ＣＵＡの配線Ｄ２と配線Ｍ０とを電気的に接続する。コンタクトプラグＣ４は、ソース線ＢＳＬを貫いて、その下方に位置する駆動回路ＣＵＡに接続される。
【００４４】
コンタクトプラグＣ４は、各電極層、半導体ピラーＳＰなどを駆動回路に適宜接続するために配置され、半導体記憶装置３の回路設計の自由度を大きくする。コンタクトプラグＣ４の一部は、選択ゲートＳＧＳ、電極層１０および１７を貫いて、ソース線ＢＳＬに接続される。これにより、ソース線ＢＳＬの寄生抵抗による電圧低下を補償し、ソース線ＢＳＬの電位分布を均一化することができる。
【００４５】
図７は、半導体記憶装置３の一部を模式的に示す部分断面図である。図７は、ソース線ＢＳＬと半導体ピラーＳＰとの間の接続構造を示している。
【００４６】
この例では、ソース線ＢＳＬと選択ゲートＳＧＳとの間に半導体層５３が設けられる。半導体ピラーＳＰは、その下端部の側面において半導体層５３に接続される。半導体層５３は、例えば、導電性のポリシリコン層である。
【００４７】
図７に示すように、半導体ピラーＳＰは、電極層１０および選択ゲートＳＧＳを貫いてソース線ＢＳＬに達するように形成される。選択ゲートＳＧＳは、導電性の半導体層、例えば、ポリシリコン層である。選択ゲートＳＧＳのＺ方向の厚さＴＳＧは、電極層１０のＺ方向の厚さＴＷＬよりも厚い。半導体ピラーＳＰの下端は、絶縁膜５１、第１膜４１、第２膜４３および第３膜４５によりソース線ＢＳＬから電気的に絶縁されている。
【００４８】
次に、図８（ａ）、（ｂ）および（ｃ）を参照して、半導体記憶装置３の製造方法を説明する。図８（ａ）、（ｂ）および（ｃ）は、第２実施形態に係る半導体記憶装置３の製造過程を示す模式断面図である。
【００４９】
図８（ａ）に示すように、複数の絶縁膜１１０が層間絶縁膜を介して選択ゲートＳＧＳの上に積層される。絶縁膜１１０は、電極層１０に置き換えられる犠牲膜であり、例えば、シリコン窒化膜である。続いて、絶縁膜１１０および選択ゲートＳＧＳを貫いてソース線ＢＳＬに至るメモリホールＭＨが形成される。
【００５０】
メモリホールＭＨの底面には、ソース線ＢＳＬの金属層２３が露出される。また、メモリホールＭＨの底部には、絶縁膜５１が形成される。絶縁膜５１は、例えば、シリコン酸化膜であり、メモリホールＭＨの内壁に露出した選択ゲートＳＧＳの端面を覆う。
【００５１】
ソース線ＢＳＬと選択ゲートＳＧＳとの間には、絶縁膜５４、半導体層５５、絶縁膜５７、半導体層５９および層間絶縁膜６１が設けられている。絶縁膜５４および絶縁膜５７は、例えば、シリコン酸化膜である。半導体層５５および５９は、例えば、ポリシリコン層である。
【００５２】
図８（ａ）に示すように、スリットＳＴは、半導体層５５に至る深さに形成される。また、スリットＳＴの内壁を覆う絶縁膜６３が設けられる。絶縁膜６３は、例えば、シリコン窒化膜である。さらに、メモリホールＭＨの内部には、メモリ膜ＭＦと半導体ピラーＳＰが設けられる。
【００５３】
続いて、スリットＳＴを介して半導体層５５、絶縁膜５４、絶縁膜５７およびメモリ膜ＭＦを選択的に除去する。例えば、スリットＳＴを介して半導体層５５を選択的にエッチングし、除去する。その後、絶縁膜５４、５７およびメモリ膜ＭＦを選択的に除去する。これらのエッチングには、ウェットエッチングもしくは等方性のドライエッチングなどを用いることができる。
【００５４】
図８（ｂ）に示すように、半導体ピラーＳＰの一部が、エッチングにより形成されたスペースＥＳＰの内部に露出する。続いて、図８（ｃ）に示すように、スリットＳＴを介して原料ガスを供給し、スペースＥＳＰの内部に半導体層５３を堆積させる。これにより、半導体層５３を介して半導体ピラーＳＰとソース線ＢＳＬを電気的に接続することができる。
【００５５】
図８（ｂ）に示すエッチング工程において、選択ゲートＳＧＳおよび絶縁膜１１０を含む積層体の変形により半導体ピラーＳＰの露出部に応力が加えられ、半導体ピラーＳＰが破損する場合がある。
【００５６】
これに対し、本実施形態に係る半導体記憶装置３では、電極層１０の接続領域１０Ｃに対応する部分が積層体の強度を向上させ、その変形を抑制する。これにより、半導体ピラーＳＰの破損を回避し、メモリセルアレイＭＣＡに生じる構造欠陥を抑制することができる。
【００５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５８】
１、２、３…半導体記憶装置、  １０、１５、１７…電極層、  １０Ａ…第１領域、  １０Ｂ…第２領域、  １０Ｃ…接続領域、  １３、４７、４９…絶縁体、  ２１、６１…層間絶縁膜、  ２３…金属層、  ２５、５３、５５、５９…半導体層、  ３３…半導体膜、  ３５…絶縁性コア、  ３７、３９…分離溝、  ４１…第１膜、  ４３…第２膜、  ４５…第３膜、  ５１、５４、５７、６３、１１０…絶縁膜、  ＢＬ…ビット線、  ＢＳＬ…ソース線、  Ｃ１、Ｃ２、Ｃ３、Ｃ４、ＣＣ、ＣＰ、ＣＳ…コンタクトプラグ、  ＣＵＡ…駆動回路、  Ｄ０、Ｄ１、Ｄ２、Ｍ０…配線、  ＥＳＰ…スペース、  ＨＵＲ…引き出し領域、  ＭＣＲ…メモリセル領域、  ＭＦ…メモリ膜、  ＭＨ…メモリホール、  ＳＢ…基板、  ＳＧＤ、ＳＧＳ…選択ゲート、  ＳＰ…半導体ピラー、  ＳＳ１、ＳＳ２…積層体、  ＳＴ…スリット、  Ｔｒ…トランジスタ
【図１】
2019057592.tif 000003
【図２】
2019057592.tif 000004
【図３】
2019057592.tif 000005
【図４】
2019057592.tif 000006
【図５】
2019057592.tif 000007
【図６】
2019057592.tif 000008
【図７】
2019057592.tif 000009
【図８】
2019057592.tif 000010