(57)【要約】      （修正有）【課題】書き込みエラー率と消費電力を抑制する磁気メモリを提供する。【解決手段】磁気メモリは、メモリ素子２０１、２０２間に絶縁層４０を埋め込むことによって得られる。このとき、絶縁層４０は、非磁性層２６上に配置される。非磁性層２１ｂ、磁性層２１ａの厚さがそれぞれサブｎｍから数ｎｍと薄いため、ＩＢＥのエンドポイントでロバスト性が得られるとともに、酸素ガスを用いることで非磁性層２２の側部において磁性層２１ｃと参照層２３がショートする確率を減らすことができる。この磁気メモリは、高集積化しても書き込みエラー率を抑制することができるとともに、消費電力を抑制することができる。【選択図】図５Ｅ
2019057598.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２端子と、
第１乃至第５領域を有し、前記第２領域は前記第１領域と前記第５領域との間に位置し、前記第３領域は前記第２領域と前記第５領域との間に位置し、前記第４領域は前記第３領域と前記第５領域との間に位置し、前記第１領域は前記第１端子に電気的に接続され、前記第５領域は前記第２端子に電気的に接続され、少なくとも第１元素を含む非磁性の第１導電層と、
前記第３領域に対応して配置された第１磁気抵抗素子であって、第１磁性層と、前記第１磁性層と前記第３領域との間に配置され少なくとも第２元素を含む第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第２磁性層と前記第１非磁性層との間に配置され少なくとも第３元素を含む第２非磁性層と、前記第２非磁性層と前記第１非磁性層との間に配置された第３磁性層と、を有する第１磁気抵抗素子と、
前記第２領域に対応して配置され、前記第２領域と、前記第２磁性層と、前記第２非磁性層と、に電気的に接続され、前記第１元素、前記第２元素、および前記第３元素を少なくとも含む第２導電層と、
前記第４領域に対応して配置され、前記第４領域と、前記第２磁性層と、前記第２非磁性層と、に電気的に接続され、前記第１元素、前記第２元素、および前記第３元素を少なくとも含む第３導電層と、
を備えた磁気メモリ。
【請求項２】
前記第２非磁性層は前記第１導電層とスピンホール角の符号が異なる材料を含む請求項１記載の磁気メモリ
【請求項３】
前記第３元素はＩｒ、Ｒｕ、Ｐｔ、Ｐｄ、Ａｇ、Ａｕ、Ｃｕ、Ｒｈ、およびＢｉのうちの少なくとも１つである請求項１または２記載の磁気メモリ。
【請求項４】
前記第２導電層は、前記第３磁性層の前記第１領域側の面に電気的に接続され、
前記第３導電層は、前記第３磁性層の前記第５領域側の面に電気的に接続される請求項１乃至３のいずれかに記載の磁気メモリ。
【請求項５】
前記第２導電層の抵抗率をρCL１、前記第１非磁性層の抵抗率をρＮＭ１、前記第２非磁性層の抵抗率をρＮＭ２、前記第１導電層の抵抗率をρＬＥＡＤ、前記第３導電層の抵抗率をρCL２とすると、
ρＮＭ１＞ρＬＥＡＤ＞ρCL１＞ρＮＭ２
ρＮＭ１＞ρＬＥＡＤ＞ρＣＬ２＞ρＮＭ２
の関係を満たす請求項１乃至４のいずれかに記載の磁気メモリ。
【請求項６】
第２磁気抵抗素子を更に備え、
前記第１導電層は前記第４領域と前記第５領域との間に位置する第６領域を更に備え、
前記第２磁気抵抗素子は、前記第６領域に対応して配置され、第４磁性層と、前記第４磁性層と前記第６領域との間に配置され少なくとも前記第２元素を含む第５磁性層と、前記第４磁性層と前記第５磁性層との間に配置された第３非磁性層と、前記第５磁性層と前記第３非磁性層との間に配置され少なくとも前記第３元素を含む第４非磁性層と、前記第４非磁性層と前記第３非磁性層との間に配置された第６磁性層と、を有する請求項１乃至５のいずれかに記載の磁気メモリ。
【請求項７】
前記第３導電層は第１乃至第３部分を有し、前記第２部分は前記第１部分と前記第３部分との間に位置し、前記第１部分は前記第３領域側に位置し、前記第３部分は前記第６領域側に位置し、前記第２部分の前記第１元素の濃度が前記第１および第３部分の前記第１元素の濃度よりも高く、前記第２部分の前記第２元素の濃度が前記第１および第３部分の前記第２元素の濃度よりも低く、前記第２部分の前記第３元素の濃度が前記第１および第３部分の前記第３元素の濃度よりも低い請求項６記載の磁気メモリ。
【請求項８】
第１絶縁層および第２絶縁層を更に有し、前記第２導電層は前記第２領域と前記第１絶縁層との間に位置し、前記第３導電層は前記第４領域と前記第２絶縁層との間に位置し、  前記第１および第２絶縁層は前記第３磁性層に含まれる元素の酸化物または窒化物を含む請求項１乃至７のいずれかに記載の磁気メモリ。
【請求項９】
前記第３磁性層は前記第２磁性層より飽和磁化が大きい請求項１乃至８のいずれかに記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気メモリに関する。
【背景技術】
【０００２】
磁気メモリ、特に磁性ランダムアクセスメモリ（ＭＲＡＭs(Magnetic Random Access Memories）は、速い読み出し、書き込み速度、優れた耐久性、不揮発性、及び動作中における低消費電力といったポテンシャルにより高い関心がもたれている。ＭＲＡＭはＧＭＲ  (Giant Magneto Resistive Effect)や、ＴＭＲ (Tunnel Magneto Resistance Effect) を動作原理とする不揮発性メモリであり、磁性物質を、記録および保持する媒体として利用して情報を格納することができる。ここで、メモリの記憶密度を増大させるため、メモリデバイスに用いられる磁性体の微細化が推進されている。磁性体の微細化に伴って、メモリの動作に用いられる磁場を、微細な磁性体に印加する必要がある。しかし、磁場は空間に広がる性質を有するため、磁場を局所的に発生させることは難しい。局所的な磁場を形成するために磁場の発生源を小さくすると、磁性体の磁化の方向を制御するために十分な大きさの磁場が、形成できない可能性がある。
【０００３】
ＭＲＡＭにおけるこの問題を解決する技術として、磁性体に電流を流すことによって磁性体の磁化の向きを反転させるスピン伝達トルクランダムアクセスメモリ(ＳＴＴ−ＭＲＡＭ（Spin Transfer Torque Magnetic Random Access Memory））、スピンホール効果の大きな非磁性重金属に電流を流すことによって磁化の向きを反転させるスピンホール効果ランダムアクセスメモリ(ＳＨＥ−ＭＲＡＭ(Spin-Hall Effect Magnetic Random Access Memory)）、磁気トンネル接合(ＭＴＪ(Magnetic Tunnel Junction)）に電圧を印加することで磁性体中の電子数を変化させて磁化特性を変化させる電圧制御磁気異方性（Voltage-control magnetic anisotropy）効果を使った書き込みを行う電圧制御ランダムアクセスメモリ(ＶＣ−ＭＲＡＭ（Voltage-Control Magnetic Random Access Memory））、およびこれらのスピントロニクス技術を用い、ＳＨＥ−ＭＲＡＭをストリング構造にして、書き込みビット選択にＶＣＭＡ効果を使った電圧制御型のスピントロニクスメモリ(ＶｏＣＳＭ（Voltage-Control Spintronics Memory））が知られている。いずれの方式も、ナノスケールの磁性体内の磁化状態を局所的に制御しやすくなり、磁性体の微細化に応じて磁化を反転させるための電流の値も小さくすることができると期待されている。
【０００４】
ＳＴＴ−ＭＲＡＭ方式では、同一の端子を用いて大きな電流で書き込み、小さな電流で読み出しを行うことにより、読み出し電流による磁化反転(書き込み）を抑制している。
【０００５】
ＳＨＥ−ＭＲＡＭにおいては、書き込み電流端子と、読み出し電流端子を分離することが可能であり、書き込みエラー率(ＷＥＲ((Write Error Rate)) を低下させることができると期待されている。
【０００６】
更に、ＶｏＣＳＭにおいて、３端子でセルサイズの大きなＳＨＥ−ＭＲＡＭをストリング構造とすることで、高集積化が可能になると期待されている。
【０００７】
一方で、高集積化により微細化が進むにつれて、記憶層からの漏洩磁界が近隣のメモリ素子に及ぼす影響が大きくなり、書き込みエラー率が増大する。したがって、記憶層を漏洩磁界の少ない合成反強磁性 (ＳＡＦ(Synthetic Anti-Ferromagnetic)) 構造にすることで、漏洩磁界による書き込みエラー率の低下を抑制する必要がある。また、記憶層の上下を、スピンホール角が反対向きの導電層で挟んでこれらの導電層に電流を印加することでスピンホール効果による磁化反転効率を上げることが知られている。磁化反転効率が上がると書き込み電流を低減することができるため、低消費電力化が可能になる。しかし、記憶層の上下に電流を印加することは困難であった。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】H. Yoda et al., IEDM 2016 digest, 27-6 (2016)
【非特許文献２】J. Yu et al., Appl. Phys. Lett., 109, 042403 (2016)
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本実施形態は、高集積化しても書き込みエラー率を抑制することができるとともに、消費電力を抑制することのできる磁気メモリを提供する。
【課題を解決するための手段】
【００１０】
本実施形態による磁気メモリは、第１および第２端子と、第１乃至第５領域を有し、前記第２領域は前記第１領域と前記第５領域との間に位置し、前記第３領域は前記第２領域と前記第５領域との間に位置し、前記第４領域は前記第３領域と前記第５領域との間に位置し、前記第１領域は前記第１端子に電気的に接続され、前記第５領域は前記第２端子に電気的に接続され、少なくとも第１元素を含む非磁性の第１導電層と、前記第３領域に対応して配置された第１磁気抵抗素子であって、第１磁性層と、前記第１磁性層と前記第３領域との間に配置され少なくとも第２元素を含む第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第２磁性層と前記第１非磁性層との間に配置され少なくとも第３元素を含む第２非磁性層と、前記第２非磁性層と前記第１非磁性層との間に配置された第３磁性層と、を有する第１磁気抵抗素子と、前記第２領域に対応して配置され、前記第２領域と、前記第２磁性層と、前記第２非磁性層と、に電気的に接続され、前記第１元素、前記第２元素、および前記第３元素を少なくとも含む第２導電層と、前記第４領域に対応して配置され、前記第４領域と、前記第２磁性層と、前記第２非磁性層と、に電気的に接続され、前記第１元素、前記第２元素、および前記第３元素を少なくとも含む第３導電層と、を備えている。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態による磁気メモリを示す断面図。
【図２】導電材料層の構成材料のメモリ素子間の距離に対する変化を示す図。
【図３】第１実施形態の磁気メモリを示すブロック図。
【図４】図４Ａ乃至４Ｄは第２実施形態による磁気メモリの製造方法を示す断面図。
【図５】図５Ａ乃至５Ｅは第３実施形態による磁気メモリの製造方法を示す断面図。
【発明を実施するための形態】
【００１２】
以下、図面を参照して実施形態を詳細に説明する。
【００１３】
一実施形態による磁気メモリは、第１および第２端子と、第１乃至第５領域を有し、前記第２領域は前記第１領域と前記第５領域との間に位置し、前記第３領域は前記第２領域と前記第５領域との間に位置し、前記第４領域は前記第３領域と前記第５領域との間に位置し、前記第１領域は前記第１端子に電気的に接続され、前記第５領域は前記第２端子に電気的に接続され、少なくとも第１元素を含む非磁性の第１導電層と、前記第３領域に対応して配置された第１磁気抵抗素子であって、第１磁性層と、前記第１磁性層と前記第３領域との間に配置され少なくとも第２元素を含む第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第２磁性層と前記第１非磁性層との間に配置され少なくとも第３元素を含む第２非磁性層と、前記第２非磁性層と前記第１非磁性層との間に配置された第３磁性層と、を有する第１磁気抵抗素子と、前記第２領域に対応して配置され、前記第２領域と、前記第２磁性層と、前記第２非磁性層と、に電気的に接続され、前記第１元素、前記第２元素、および前記第３元素を少なくとも含む第２導電層と、前記第４領域に対応して配置され、前記第４領域と、前記第２磁性層と、前記第２非磁性層と、に電気的に接続され、前記第１元素、前記第２元素、および前記第３元素を少なくとも含む第３導電層と、を備えている。
【００１４】
（第１実施形態）
第１実施形態による磁気メモリの断面図を図１に示す。この実施形態の磁気メモリは、非磁性の導電層（第１導電層）１０上に配置されたメモリ素子２０１およびメモリ素子２０２を有している。各メモリ素子２０ｉ（ｉ＝１，２）は、導電層１０上に配置され磁化方向が可変の記憶層２１と、この記憶層２１上に配置された非磁性層（第１非磁性層）２２と、この非磁性層２２上に配置され磁化方向が固定された参照層（第１磁性層）２３と、を有する積層構造を備えている。すなわち、この積層構造は、参照層（第１磁性層）２３と、導電層１０と参照層２３との間に配置された記憶層２１と、参照層２３と記憶層２１との間に配置された非磁性層２２とを備えている。非磁性層２２が絶縁体であれば上記積層構造はＭＴＪ素子となり、非磁性層２２が導電性の金属であれば上記積層構造はＧＭＲ素子となる。参照層２３と記憶層２１の磁化方向が互いに平行である場合はメモリ素子２０１，２０２の電気抵抗は低くなり（ＲＰ）、磁化方向が互いに反平行である場合は、メモリ素子２０１，２０２の電気抵抗は高抵抗（ＲＡＰ）となる。これらの状態は電源を遮断しても保存されるため、記憶データは不揮発である。
【００１５】
本実施形態においては、記憶層２１は、導電層１０上に配置された磁性層（第２磁性層）２１ａと、磁性層２１ａ上に配置された非磁性層（第２非磁性層）２１ｂと、非磁性層２１ｂ上に配置された磁性層（第３磁性層）２１ｃと、を有している。磁性層２１ａと磁性層２１ｃは、非磁性層２１ｂを介してシンセティック反強磁性結合をしている。すなわち、磁性層２１ａと磁性層２１ｃは、磁化方向が互いに反平行となっている。なお、本実施形態においては、参照層２３と記憶層２１の磁化方向が平行であるとは、参照層２３の磁化方向と磁性層２１ｃとの磁化方向が平行であることを意味し、参照層２３と記憶層２１の磁化方向が反平行であるとは、参照層２３の磁化方向と磁性層２１ｃとの磁化方向が反平行であることを意味する。
【００１６】
更に本実施形態においては、各メモリ素子２０ｉ（ｉ＝１，２）の両側部の導電層１０上の領域には非磁性の導電層（第２導電層および第３導電層）３０が配置されている。この導電層３０は、各メモリ素子２０ｉ（ｉ＝１，２）の、記憶層２１と非磁性層２２との界面より下方に配置される。すなわち、導電層３０は、導電層１０から磁性層２１ｃと非磁性層２２との界面までの高さより小さくかつ導電層１０から磁性層２１ａと非磁性層２１ｂとの界面までの高さより大きい高さ（最大高さ）を有する。このような構成を有することにより、磁性層２１ｃと参照層２３とがショートするのを抑制することが可能となるとともに、導電層１０に流れる書き込み電流が磁性層２１ａ下の導電層１０を流れるとともに、導電層３０を介して非磁性層２１ｂにも流れることが可能となる。
【００１７】
また、導電層３０上には、絶縁層４０が配置される。この絶縁層４０によってメモリ素子２０１とメモリ素子２０２が互いに素子分離される。
【００１８】
導電層１０には第１端子１２ａと第２端子１２ｂとが電気的に接続される。また、各各メモリ素子２０ｉ（ｉ＝１，２）の参照層２３には端子２５ｉが電気的に接続される。なお、第１端子１２ａ、第２端子１２ｂ、および端子２５１，２５２は、図２に示すように制御回路１００に電気的に接続される。
【００１９】
本実施形態の磁気メモリにおいて、メモリ素子２０ｉ（ｉ＝１，２）は、両側部に導電層材料層３０が配置されている。この導電層３０は、非磁性層２１ｂの材料、磁性層２１ａの材料、および導電層１０の材料と同じ材料を含む。この導電層３０の抵抗率をρＣＬ、非磁性層２２の抵抗率をρＮＭ１、非磁性層２１ｂの抵抗率をρＮＭ２、導電層１０の抵抗率をρＬＥＡＤとすると、次の関係
ρＮＭ１＞ρＬＥＡＤ＞ρＣＬ＞ρＮＭ２
を有すことが好ましい。すなわち、導電層１０の抵抗率ρＬＥＡＤが非磁性層２１ｂの抵抗率ρＮＭ２より高い材料を用いることで、上記関係が成り立つ。
【００２０】
通常は、メモリ素子間を全て絶縁材料で覆うことでメモリ素子間の電気的な接続を除去する。しかし、本実施形態においては、導電層１０ばかりでなく、非磁性層２１ｂのいずれにも書き込み電流を流すように構成しているため、上記関係を満たすことが好ましい。
【００２１】
更に、メモリ素子間に配置される導電層３０は、非磁性層２１ｂ、磁性層２１ａ、および導電層１０の材料の混合材料とすることで、抵抗率、熱膨張、応力の変化が急峻にならず、磁性層２１ａへのダメージを抑制することができる。したがって、図２に示すように、導電層３０において、メモリ素子側に近いほど磁性層２１ａの材料を構成する元素（第２元素）の割合（濃度）は大きく、離れるに従って減少する。このため、図２からわかるように、メモリ素子間の中央では、磁性層２１ａの材料を構成する元素（第２元素）の割合（濃度）は最低となる。この傾向は非磁性層２１ｂの材料を構成する元素（第３元素）の割合（濃度）も同様である。一方、導電層１０の材料を構成する元素（第１元素）の割合（濃度）は、メモリ素子から離れるほど大きくなる。すなわち、図２からわかるように、メモリ素子間の中央では、導電層１０の材料を構成する元素（第１元素）の割合（濃度）は最高となる。なお、図２において、横軸はメモリ素子２０１から隣接するメモリ素子２０２までの導電層１０の延在する方向に沿った正規化した距離を示し、縦軸は各材料を構成する元素の割合（ａｔｍ％）を示す。なお、図面には示していないが、メモリ素子２０１とメモリ素子２０２との間に配置された導電層３０は、メモリ素子２０１とメモリ素子２０２との間の中央部の厚さが薄く、この中央部からメモリ素子２０１およびメモリ素子２０２に向かう方向に沿って厚さが厚くなる。
【００２２】
また、後述するように、非磁性層２１ｂにイオン化傾向の小さな材料を用いることで、磁性層２１ａにおける酸化や窒化などのダメージの抑制が可能になる。ここで、メモリ素子間における非磁性層２２から上の領域は、絶縁層４０とすることで、メモリ素子において、記憶層２１と参照層２３がショートするのを抑制することが可能となり、メモリ素子における磁気抵抗効果が劣化するのを防止することができる。
【００２３】
（書き込み動作）
第１端子１２ａと第２端子１２ｂとの間に導電層１０を介して書き込み電流Ｉｗを流すと、導電層１０に書き込み電流が流れるとともに、導電層３０を介してメモリ素子２０１，２０２のそれぞれの非磁性層２１ｂにも書き込み電流が流れる。メモリ素子２０１、２０２の記憶層２１に、スピン軌道トルク（以下、ＳＯＴ(Spin Orbit Torque)）が導電層１０および非磁性層２１ｂからも作用する。このため、導電層１０のみから作用する場合に比べて、本実施形態においては、記憶層２１の磁化方向、すなわち磁性層２１ａの磁化方向がより変化し易くなり、小さな書き込み電流で書き込みを行うことが可能となる。すなわち、消費電力を抑制することができる。
【００２４】
このとき、第１端子１２ａから第２端子１２ｂに書き込み電流Ｉｗを流す場合と、第２端子１２ｂから第１端子１２ａに書き込み電流を流す場合とは、記憶層２１に作用するＳＯＴの方向が逆となるので、記憶層２１に書き込まれる磁化方向が互いに逆となる。なお、書き込み電流Ｉｗは図３に示す制御回路１００から供給される。
【００２５】
なお、書き込み動作を行うときに、メモリ素子２０１，２０２のそれぞれの参照層２３に電気的に接続された端子２５１、２５２にそれぞれ異なる電圧を印加し、磁気異方性の制御を行うことにより、メモリ素子２０１，２０２のうちの一方のメモリ素子の記憶層２１に書き込みを行い、他方のメモリ素子の記憶層２１に書き込みを行わないようにすることが可能である。また、端子２５１、２５２に印加される電圧は制御回路１００によって供給される。
【００２６】
（読み出し動作）
メモリ素子、例えばメモリ素子２０１からの情報の読み出しは、メモリ素子２０１の端子２５１と、第１端子１２ａおよび第２端子１２ｂのうちの一方の端子との間に読み出し電流を流すことにより行う。読み出し電流は制御回路１００によって供給される。この読み出し動作においても、書き込み動作と同様に、メモリ素子２０１，２０２のそれぞれの参照層２３に電気的に接続された端子２５１、２５２にそれぞれ異なる電圧を印加し、磁気異方性の制御を行うことにより、メモリ素子２０１，２０２のうちの一方のメモリ素子の記憶層２１から読み出しを行い、他方のメモリ素子の記憶層２１に誤書き込みを行わないようにすることが可能である。なお、書き込み動作と同様に、端子２５１、２５２に印加される電圧は制御回路１００によって供給される。
【００２７】
（構成要素の材料）
次に、磁気メモリを構成する要素の材料について説明する。
【００２８】
導電層１０は、高いスピンホール効果を有する材料を用いることが好ましい。例えばβ−Ｔａ（タンタル）、β−Ｗ（タングステン）のような負の大きなスピンホール角持つ材料を用いることができる。また、Ｐｔ（プラチナ）、Ａｕ（金）のような正の大きなスピンホール角を持つ材料を用いることができる。
【００２９】
非磁性層２２は例えば、ＭｇＯ（酸化マグネシウム）が用いられる。ＭｇＯのような絶縁体が用いられた場合は、非磁性層２２はトンネルバリア層とも呼ばれる。ＭｇＯ層は、例えば、１０Å（１ｎｍ）の厚さを有する。また、ＣａＯ（酸化カルシウム）、ＳｒＯ（酸化ストロンチウム）、ＴｉＯ（酸化チタン）、ＶＯ（酸化バナジウム）、ＮｂＯ（酸化ニオブ）またはＡｌ２Ｏ３（酸化アルミニウム）が用いられてもよい。
【００３０】
また、非磁性層２２として、ＭｇまたはＡｌの窒化物を用いてもよい。また、これらの酸化物または窒化物の単層に限らず、これらの絶縁体の積層膜を用いてもよい。ＭｇＯは、ＮａＣｌ（塩化ナトリウム）構造の結晶構造を有する。ＭｇＯのように結晶配向している材料として、例えば、ＭｇＡｌ２Ｏ４などのスピネル型の材料を用いてもよい。
【００３１】
記憶層２１は、磁性層２１ａと、磁性層２１ｃと、その間に非磁性層２１ｂを挟んだシンセティック構造を有している。すなわち、磁性層２１ｃは非磁性層２２と非磁性層２１ｂとの間にあり、磁性層２１ａは非磁性層２１ｂと導電層１０との間に配置される。磁性層２１ａ、磁性層２１ｃとしては、Ｃｏ（コバルト）、ＣｏＦｅＢ（コバルト−鉄−ボロン）、ＦｅＢ（鉄−ボロン）等の強磁性層が用いられる。
【００３２】
非磁性層２１ｂとして、イオン化傾向の小さく、原子番号の大きな材料として、Ｉｒ、Ｒｕ、Ｐｔ、Ｐｄ、Ａｇ、Ａｕ、Ｃｕ、Ｒｈ、またはＢｉなどを用いることができる。ここで、イオン化傾向を小さくすることで、非磁性層２１ｂより下に位置する磁性層２１ａが酸化や窒化によるダメージを受けるのを抑制することができる。また、原子番号の大きな材料を非磁性層２１ｂに用いることで、大きなスピンホール角から大きなスピンホール効果を得ることができる。ここで非磁性層２１ｂとして導電層１０の材料とスピンホール角の符号が反対のものを用いると、より効率良くスピンホール効果を得ることができる。
【００３３】
また、このシンセティック構造は２つの磁性層間に挟んだ非磁性層の厚さを調整することで強磁性結合となる場合もあり、反強磁性結合となる場合もある。記憶層２１のシンセティック構造として強磁性結合を用いた場合は、高い熱擾乱耐性を得ることができるが、高集積化の際に漏洩磁界が近隣のメモリ素子に及ぼす影響が大きくなり、ＷＥＲが増大する。
【００３４】
一方、記憶層２１のシンセティック構造として反強磁性結合（人工反強磁性（ＳＡＦ(Synthetic Anti-Ferromagnetic)）構造）を用いた場合は、２つの磁性層が互いに逆方向の漏れ磁場を発生させるため、近隣のメモリ素子への漏れ磁場の影響を減らすことが可能となり、記憶層２１の保磁力ばらつきを減らすことができる。しかし、形状磁気異方性も打ち消されて無くなるため、熱擾乱耐性が十分に上がらないといった課題がある。熱擾乱耐性は、形状磁気異方性の他、結晶磁気異方性、誘導磁気異方性で得ることができる。そこで、本実施形態では、効率よく非磁性層２１ｂに電流を流すことで、スピンホール効果を得るので、強磁性結合、反強磁性結合は特に限定されないが、高集積化の際は反強磁性結合を得ることがより好ましい。また、磁性層２１ｃより磁性層２１ａの飽和磁化が大きい方が好ましい。
【００３５】
メモリ素子がＶｏＣＳＭ素子の場合、例えばＣｏＦｅ／ＭｇＯの系では、非磁性層２２と接する磁性層２１ｃにおいて、電圧を印加すると非磁性層２２の酸素によって磁性層２１ｃの電子数が変わる。すなわちＶＣＭＡ効果が付与される。一方、導電層１０に接する磁性層２１ａはスピンホール効果が付与される。したがって、磁性層２１ｃと磁性層２１ａの飽和磁化Ｍｓと厚さｔの積（＝Ｍｓ・ｔ）が等しい場合、磁性層２１ｃの飽和磁化が大きいと厚さが薄くなり非磁性層２２との界面でのＶＣＭＡ効果が効率的に得られる。
【００３６】
参照層２３は、Ｃｏ（コバルト）、ＣｏＦｅＢ（コバルト−鉄−ボロン）等を用い、面内方向に異方性を付与するために反強磁性材料であるＩｒＭｎ（イリジウム−マンガン）等で固着しても良い。なお、参照層としてシンセティック構造を有するようにしても良い。
【００３７】
また、参照層２３が垂直方向に磁化を有するようにする場合は、飽和磁化ＭＳが小さく、異方性磁界が大きな希土類金属−遷移金属を用いた磁性層（以下、希土類金属−遷移金属磁性層またはフェリ磁性層とも云う）が用いられる。この希土類金属−遷移金属磁性層またはフェリ磁性層として、例えばＴｂＣｏＦｅ（テルビウム−コバルト−鉄）、ＣｏとＰｔを積層させた人工格子、またはＦｅとＰｔをＬ１０構造に規則化させた結晶材料等を用いてもよい。なお、参照層２３と非磁性層２２との間にＣｏＦｅＢ等の磁性層を挟むことで、参照層２３の分極率を向上させ、高いＭＲ比（磁気抵抗比）を得ることが可能になる。
【００３８】
以上説明したように、メモリ素子間に、導電層１０側に導電層３０が配置され、この導電層３０上に絶縁層４０が配置されているので、消費電力を抑制することができる。また、記憶層２１がシンセティック反強磁性結合しているので、隣接するメモリ素子への漏れ磁場を抑制することが可能となり、高集積化しても書き込みエラー率を抑制することができる。
【００３９】
（第２実施形態）
第２実施形態の磁気メモリの製造方法について図４Ａ乃至４Ｄを参照して説明する。
【００４０】
まず、図４Ａに示すように、導電層１０として厚さ５ｎｍのＴａ層１０を図示しない基板上に成膜する。続いて、Ｔａ層１０上に、メモリ素子２０として記憶層２１、バリア層２２、参照層２３を成膜する。記憶層２１は、導電層１０側から磁性層２１ａ／非磁性層２１ｂ／磁性層２１ｃの積層構造として、厚さ１．５ｎｍのＦｅＢ層２１ａ／厚さ０．９ｎｍのＩｒ層２１ｂ／厚さ１ｎｍのＣｏＦｅＢ層２１ｃを有する積層構造とする。バリア層２２として、厚さが１ｎｍのＭｇＯ層を用いる。
【００４１】
参照層２３は、バリア層２２側から厚さが１．５ｎｍのＣｏＦｅＢ層／厚さ０．９ｎｍのＲｕ層／厚さが１．５ｎｍのＣｏＦｅ層／厚さが８ｎｍのＩｒＭｎ層を有する積層構造とする。すなわち、図１に示す第１実施形態の磁気メモリにおいて、参照層２３はシンセティック反強磁性結合を有する構成とする。この構成とすることにより、隣接するメモリ素子への漏洩磁界を抑制することができるとともに、同じメモリ素子の記憶層の磁化特性がシフトするのを防止することができる。
【００４２】
その後、図４Ｂに示すように、参照層２３上にメモリ素子形状のマスク６０を形成する。続いて、図４Ｃに示すように、Ａｒガスを用いたイオンビームエッチング（ＩＢＥ）で上記積層構造を非磁性層２１ｂ上までエッチングし、メモリ素子２０１、２０２を形成する。ここで、ＩＢＥの加速電圧を２００Ｖとすることで、原子番号の大きな非磁性層２１ｂのＩｒはエッチングされずに磁性層２１ａ、および導電層１０内に打込まれる。これにより、非磁性層２２より下のメモリ素子間に導電層３０が形成される。この導電層３０は、非磁性層２１ｂの材料と、磁性層２１ａの材料と、導電層１０の材料の混合層となる。
【００４３】
最後に、メモリ素子２０１、２０２間に絶縁層４０を埋め込むことによって、導電層３０上に絶縁層が配置される磁気メモリが得られる（図４Ｄ）。
【００４４】
この第２実施形態の製造方法によって作製された磁気メモリは、第１実施形態と同様に、高集積化しても書き込みエラー率を抑制することができるとともに、消費電力を抑制することができる。
【００４５】
（第３実施形態）
第３実施形態による磁気メモリの製造方法について図５Ａ乃至５Ｅを参照して説明する。
【００４６】
まず、図５Ａに示すように、導電層１０として厚さ５ｎｍのＴａ層１０を図示しない基板上に成膜する。続いて、Ｔａ層１０上に、メモリ素子２０として記憶層２１、バリア層２２、参照層２３を成膜する。記憶層２１は、導電層１０側から磁性層２１ａ／非磁性層２１ｂ／磁性層２１ｃの積層構造として、厚さが１．５ｎｍのＦｅＢ層／厚さが０．９ｎｍのＩｒ層／厚さが１ｎｍのＣｏＦｅＢ層の積層構造とする。バリア層２２は厚さが１ｎｍのＭｇＯを用いる。
【００４７】
参照層２３は、バリア層２２側から厚さが１．５ｎｍのＣｏＦｅＢ層／厚さが０．９ｎｍのＲｕ層／厚さが１．５ｎｍのＣｏＦｅ層／厚さが８ｎｍのＩｒＭｎ層の積層構造とする。すなわち、図１に示す第１実施形態の磁気メモリにおいて、参照層２３はシンセティック反強磁性結合を有する構成とする。この構成とすることにより、隣接するメモリ素子への漏洩磁界を抑制することができるとともに、同じメモリ素子の記憶層の磁化特性がシフトするのを防止することができる。
【００４８】
その後、図５Ｂに示すように、メモリ素子形状のマスク６０を形成する。続いて、図５Ｃに示すように、Ａｒガスを用いたイオンビームエッチング（ＩＢＥ）で磁性層２１ｃ上までエッチングする。このとき、メモリ素子間には磁性層２１ｃの上面が露出する。
【００４９】
その後、図５Ｄに示すように、酸素ガスを用いたイオンビームトリートメント（ＩＢＴ）で、メモリ素子間の磁性層２１ｃを酸化して非磁性層２６に変化させる。すなわち、非磁性層２６は、磁性層２１ｃの構成元素の酸化物を含む。また、このとき、第２実施形態と同様に、原子番号の大きな非磁性層２１ｂのＩｒは磁性層２１ａ、導電層１０内に打込まれる。これにより、メモリ素子２０１、２０２間には導電層３０が形成される。この導電層３０は、非磁性層２６と導電層１０との間に位置する。なお、本実施形態においては、磁性層２１ｃを酸化して非磁性層２６を形成したが、メモリ素子間に位置する磁性層２１ｃを窒化して非磁性層２６を形成してもよい。このとき、非磁性層２６は、磁性層２１ｃの構成元素の窒化物を含む。
【００５０】
最後に、図５Ｅに示すように、メモリ素子間に絶縁層４０を埋め込むことによって、第３実施形態の磁気メモリが得られる。このとき、絶縁層４０は、非磁性層２６上に配置される。
【００５１】
この第３実施形態においては、非磁性層２１ｂ、磁性層２１ａの厚さがそれぞれサブｎｍから数ｎｍと薄いため、第２実施形態の製造方法に比べて、ＩＢＥのエンドポイントでロバスト性が得られるとともに、酸素ガスを用いることで非磁性層２２の側部において磁性層２１ｃと参照層２３がショートする確率を減らすことができる。
【００５２】
この第３実施形態の製造方法によって作製された磁気メモリは、第１実施形態と同様に、高集積化しても書き込みエラー率を抑制することができるとともに、消費電力を抑制することができる。
【００５３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５４】
１０・・・非磁性の導電層、１２ａ・・・第１端子、１２ｂ・・・第２端子、２０１，２０２・・・メモリ素子、２１・・・記憶層、２１ａ・・・磁性層、２１ｂ・・・非磁性層、２１ｃ・・・磁性層、２２・・・非磁性層、２３・・・参照層、２５１，２５２・・・端子、２６・・・非磁性層、３０・・・導電層、４０・・・絶縁層、６０・・・マスク、１００・・・制御回路
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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