(57)【要約】【課題】  メモリの特性を向上する。【解決手段】実施形態のメモリデバイスは、可変抵抗素子１００を含み、ワード線とビット線との間に接続されたメモリセルと、前記メモリセルの動作を制御する制御回路と、備える。可変抵抗素子１００は、酸素を含む第１の化合物を有する第１の層１０１と、酸素を含む第２の化合物を有する第２の層１０２と、第１の酸化物層１０１と第２の酸化物層１０２との間のバリア層１０３と、を含む。【選択図】      図１
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【特許請求の範囲】
【請求項１】
可変抵抗素子を含み、ワード線とビット線との間に接続されたメモリセルと、
前記メモリセルの動作を制御する制御回路と、
を具備し、
前記可変抵抗素子は、
酸素を含む第１の化合物を有する第１の層と、
酸素を含む第２の化合物を有する第２の層と、
前記第１の層と前記第２の層との間の第３の層と、
を含む、
メモリデバイス。
【請求項２】
前記ワード線に接続されたロウ制御回路と、
前記ロウ制御回路に接続された第１の読み出し回路と、
前記ビット線に接続されたカラム制御回路と、
前記カラム制御回路に接続された第２の読み出し回路と、
をさらに具備する請求項１に記載のメモリデバイス。
【請求項３】
前記メモリセルからのデータの読み出し動作時において、
前記第１の読み出し回路は、前記メモリセルから前記ワード線に出力された第１の信号を検知し、
前記第２の読み出し回路は、前記メモリセルから前記ビット線に出力された第２の信号を検知し、
前記制御回路は、前記第１の信号及び前記第２の信号に基づいて、前記メモリセル内のデータを判定する、
請求項２に記載のメモリデバイス。
【請求項４】
前記ワード線に接続されたロウ制御回路と、
前記ビット線に接続されたカラム制御回路と、
前記ロウ制御回路と前記カラム制御回路とに接続されたスイッチ回路と、
前記スイッチ回路に接続された読み出し回路と、
をさらに具備する請求項１に記載のメモリデバイス。
【請求項５】
前記メモリセルからのデータの読み出し動作時において、
前記スイッチ回路は、前記読み出し動作における第１の検知処理において、前記読み出し回路を前記ロウ制御回路に接続し、前記読み出し回路は、前記メモリセルから前記ワード線に出力された第１の信号を検知し、
前記スイッチ回路は、前記読み出し動作における第２の検知処理において、前記読み出し回路を前記カラム制御回路に接続し、前記読み出し回路は、前記メモリセルから前記ビット線に出力された第２の信号を検知し、
前記制御回路は、前記第１の信号及び前記第２の信号に基づいて、前記メモリセル内のデータを判定する、
請求項４に記載のメモリデバイス。
【請求項６】
前記第１の層及び前記第２の層に対する電圧の印加に応じて、第１の抵抗状態、第２の抵抗状態、及び、第３の抵抗状態のうち１つの抵抗状態を有する、
請求項１乃至５のうちいずれか１項に記載のメモリデバイス。
【請求項７】
前記第１の化合物は、前記第２の化合物と異なる、
請求項１乃至６のうちいずれか１項に記載のメモリデバイス。
【請求項８】
前記第１の化合物は、窒素を含む、
請求項１乃至７のうちいずれか１項に記載のメモリデバイス。
【請求項９】
前記第１の層の厚さは、前記第２の層の厚さと異なる、
請求項１乃至８のうちいずれか１項に記載のメモリデバイス。
【請求項１０】
前記第１及び第２の化合物のそれぞれは、酸化チタン、酸窒化チタン、酸化タンタル、及び、酸化タングステンから選択される少なくとも１つである、
請求項１乃至９のうちいずれか１項に記載のメモリデバイス。
【請求項１１】
前記第３の層の材料は、アモルファスシリコン、アモルファスシリコンゲルマニウム、アモルファスゲルマニウム、酸化アルミニウム、酸化シリコン、酸化ハフニウムから選択される少なくとも１つである、
請求項１乃至１０のうちいずれか１項に記載のメモリデバイス。
【請求項１２】
酸素を含む第１の化合物を有する第１の層と、
酸素を含む第２の化合物を有する第２の層と、
前記第１の層と前記第２の層との間の第３の層と、
を具備する可変抵抗素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリデバイス及び可変抵抗素子に関する。
【背景技術】
【０００２】
新たなメモリデバイスとして、抵抗変化型メモリの研究及び開発が、推進されている。抵抗変化型メモリにおいて、可変抵抗素子がメモリ素子に用いられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−０６９６０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリの特性を向上する。
【課題を解決するための手段】
【０００５】
本実施形態のメモリデバイスは、可変抵抗素子を含み、ワード線とビット線との間に接続されたメモリセルと、前記メモリセルの動作を制御する制御回路と、を含み、前記可変抵抗素子は、酸素を含む第１の化合物を有する第１の層と、酸素を含む第２の化合物を有する第２の層と、前記第１の層と前記第２の層との間の第３の層と、を含む。
【図面の簡単な説明】
【０００６】
【図１】実施形態の可変抵抗素子の構造例を説明するための図。
【図２】実施形態の可変抵抗素子の構造例を説明するための図。
【図３】実施形態の可変抵抗素子の原理を説明するための図。
【図４】実施形態の可変抵抗素子の特性を説明するための図。
【図５】実施形態の可変抵抗素子の特性を説明するための図。
【図６】実施形態のメモリデバイスの構成例を説明するための図。
【図７】実施形態のメモリデバイスの構成例を説明するための図。
【図８】実施形態のメモリデバイスの構成例を説明するための図。
【発明を実施するための形態】
【０００７】
［実施形態］  
図１乃至図８を参照して、実施形態の抵抗変化素子及びメモリデバイスについて、説明する。
【０００８】
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。  
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【０００９】
（１）  構成  
図１及び図２を参照して、本実施形態の可変抵抗素子の構成例について説明する。
【００１０】
図１は、本実施形態の可変抵抗素子の構造を示す断面図である。
【００１１】
図１に示されるように、本実施形態において、可変抵抗素子（抵抗変化素子、又は、抵抗変化型メモリ素子ともよばれる）１００は、２つのスイッチ層（アクティブ層ともよばれる）１０１，１０２と、バリア層１０３とを、含む。バリア層１０３は、２つのスイッチ層１０１，１０２間に配置されている。
【００１２】
スイッチ層１０１，１０２とバリア層１０３とを含む積層体（積層膜）は、２つの電極１９０，１９１間に、配置されている。スイッチ層１０１は、電極１９０側に配置されている。スイッチ層１０２は、電極１９１側に配置されている。電極１９１，１９２の材料は、例えば、窒化チタン（ＴｉＮ）である。
【００１３】
以下では、説明の明確化のため、電極１９０は、下部電極１９０とよび、電極１９１は、上部電極１９１とよぶ。以下において、下部電極１９０側は、“ＢＥ”側と表記され、上部電極１９１側は、“ＴＥ”側と表記される。以下において、説明の明確化のため、下部電極１９０側のスイッチ層１０１は、下部スイッチ層１０１とよばれ、上部電極１９１側のスイッチ層１０２は、上部スイッチ層１０１とよばれる。
【００１４】
スイッチ層１０１，１０２は、酸素を含む化合物層である。  
スイッチ層１０１，１０２の材料は、例えば、金属酸化物又は金属酸窒化物である。  
例えば、酸化チタン（ＴｉＯ）、酸窒化チタン（ＴｉＯＮ）、酸化タンタル（ＴａＯ）、及び、酸化タングステン（ＷＯ）などから選択される少なくとも１つの材料が、スイッチ層１０１，１０２に用いられる。
【００１５】
尚、チタン、タンタル、タングステンのうち少なくとも２つを含む酸化物、又は、チタン、タンタル、タングステンのうち少なくとも２つを含む酸窒化物が、スイッチ層１０１，１０２に用いられてもよい。スイッチ層１０１，１０２に、上記の複数の酸化物及び／又は酸窒化物からなる多層膜が、用いられてもよい。
【００１６】
バリア層１０３は、例えば、トンネルバリア層である。例えば、バリア層１０３の膜厚は、スイッチ層１０１，１０２の膜厚より薄い。
【００１７】
バリア層１０３の材料は、例えば、半導体又は酸化物である。  
例えば、アモルファスシリコン（ａ−Ｓｉ）、アモルファスシリコンゲルマニウム（ａ−ＳｉＧｅ）、アモルファスゲルマニウム（ａ−Ｇｅ）、酸化アルミニウム（ＡｌＯ）、酸化シリコン（ＳｉＯ）、酸化ハフニウム（ＨｆＯ）などから選択される少なくとも１つの材料が、バリア層１０３の材料に用いられる。
【００１８】
例えば、図１の例において、下部スイッチ層１０１の材料（例えば、ＴｉＯ２）は、上部スイッチ層１０２の材料と同じである。また、下部スイッチ層１０１の膜厚Ａ１は、上部スイッチ層１０２の膜厚Ａ２と同じである。
【００１９】
図２は、図１の可変抵抗素子の変形例を示す断面図である。
【００２０】
下部スイッチ層１０１の材料は、上部スイッチ層１０２の材料と異なっていてもよい。
【００２１】
例えば、下部スイッチ層１０１Ｘに、ＴｉＯＮが用いられ、上部スイッチ層１０２に、ＴｉＯ２が用いられる。
【００２２】
下部スイッチ層１０１の膜厚ＡＸは、上部スイッチ層１０２の膜厚Ａ２と異なってもよい。例えば、下部スイッチ層（ＴｉＯＮ層）１０１Ｘの膜厚ＡＸは、上部スイッチ層（ＴｉＯ２層）１０２の膜厚Ａ２より薄い。尚、下部スイッチ層１０１Ｘの膜厚ＡＸは、上部スイッチ層１０２の膜厚Ａ２より厚くともよい。
【００２３】
図１（又は図２）の可変抵抗素子１００（１００Ｘ）は、面スイッチ型の可変抵抗素子である。本実施形態の可変抵抗素子１００において、スイッチ層１０１，１０２内の酸素欠損（酸素空孔）の移動によって、２つの電極１９０，１９１間（バリア層１０３とスイッチ層１０１，１０２との間）のトンネル障壁が変調する。  
この結果として、本実施形態の可変抵抗素子１００の抵抗値（抵抗状態）が、変化する。
【００２４】
以下において、例えば、本実施形態のような可変抵抗素子１００は、ＶＭＣＯ（Vacancy-Modulated Conductive Oxide）素子ともよばれる。
【００２５】
本実施形態の可変抵抗素子において、バリア層１０３が２つのスイッチ層１０１，１０２に挟まれた構造を有する。  
これによって、本実施形態の可変抵抗素子は、１つのスイッチ層を含む可変抵抗素子に比較して、１つの素子が取り得る抵抗値の範囲を拡張できる。
【００２６】
これに伴って、本実施形態の可変抵抗素子をメモリ素子に用いたメモリデバイス（抵抗変化型メモリ）は、広いメモリウインドウを確保できる。この結果として、本実施形態の抵抗変化型メモリは、メモリ素子（可変抵抗素子）の多値化を、実現できる。
【００２７】
尚、本実施形態において、電圧の印加に起因する酸素欠損の移動により素子の抵抗値の変化を実現できる材料及びそれらの組合せであれば、スイッチ層、バリア層及び電極の材料は、上述の材料に限定されない。
【００２８】
（２）  原理及び特性  
図３乃至図５を参照して、本実施形態の可変抵抗素子の原理及び特性について、説明する。
【００２９】
図３は、本実施形態の可変抵抗素子の抵抗状態の変化の原理を説明するための模式図である。
【００３０】
可変抵抗素子において、可変抵抗素子に対する電圧の印加によって、素子の抵抗状態（抵抗値）が、変化する。
【００３１】
スイッチ層とバリア層とを含む可変抵抗素子において、スイッチ層がセット状態であるかリセット状態であるかに応じて、可変抵抗素子の抵抗状態は、変化する。  
電圧の印加によって、スイッチ層の状態が、セット状態からリセット状態へ、又は、リセット状態からセット状態へ変化する。リセット状態の層（積層体、素子）の抵抗値は、セット状態の層の抵抗値より高い。
【００３２】
以下において、スイッチ層の状態をセット状態に設定する動作は、セット動作とよばれ、スイッチ層の状態をリセット状態に設定する動作は、リセット動作とよばれる。
【００３３】
尚、ＶＭＣＯ型の可変抵抗素子の傾向として、スイッチ層の状態をリセット状態に設定するための電圧値（絶対値）は、スイッチ層の状態をセット状態に設定するための電圧値（絶対値）より高い。スイッチ層の状態をリセット状態に設定するための電圧値は、リセット電圧とよばれ、スイッチ層の状態をセット状態に設定するための電圧値は、セット電圧とよばれる。例えば、リセット電圧の電圧値（絶対値）は、セット電圧の電圧値（絶対値）より高い。
【００３４】
本実施形態の可変抵抗素子１００は、２つのスイッチ層１０１，１０２を含む。  
これによって、本実施形態の可変抵抗素子の状態は、素子に対する電圧の印加によって、少なくとも３つの状態に設定され得る。
【００３５】
図３の（ａ）は、本実施形態の可変抵抗素子の第１の状態を説明するための模式図である。
【００３６】
図３の（ａ）のように、本実施形態の可変抵抗素子の第１の状態において、スイッチ層１０１，１０２の両方の状態が、セット状態に設定される。
【００３７】
セット状態の下部スイッチ層１０１において、酸素欠損９１が、層１０１内の全体に、分布する。このため、下部スイッチ層１０１は、比較的低い抵抗状態（抵抗値）を有する。
【００３８】
セット状態の上部スイッチ層１０２において、酸素欠損９２が、層１０２内の全体に、分布する。このため、上部スイッチ層１０２は、比較的低い抵抗状態を有する。
【００３９】
本実施形態において、可変抵抗素子１００内のスイッチ層１０１，１０２の両方がセット状態である場合、可変抵抗素子１００は、第１の抵抗状態を有する。
【００４０】
図３の（ｂ）は、本実施形態の可変抵抗素子の第２の状態を説明するための模式図である。
【００４１】
図３の（ｂ）のように、本実施形態の可変抵抗素子の第２の状態において、下部電極１９０側の下部スイッチ層１０１がリセット状態に設定され、上部電極１９１側の上部スイッチ層１０２がセット状態に設定される。
【００４２】
リセット状態の下部スイッチ層１０１において、酸素欠損９２が電極１９０側に偏在する。この場合において、下部スイッチ層１０１において、酸素欠損９１が偏在する領域（以下では、高濃度領域ともよばれる）１１０と、酸素欠損９１がほとんど存在しない領域（以下では、低濃度領域ともよばれる）１１９とが、形成される。  
領域１１９は、下部スイッチ層１０１とバリア層１０３との近傍の領域に設けられている。領域１１９は、領域１１０とバリア層１０３との間に存在する。
【００４３】
領域１１９に起因するトンネル障壁の変調によって、下部スイッチ層１０１とバリア層１０３との間の電気伝導は、低減する。この結果として、下部スイッチ層１０１の抵抗状態は、上部スイッチ層１０２の抵抗状態に比較して高くなる。
【００４４】
このように、本実施形態において、可変抵抗素子１００内の下部スイッチ層１０１がリセット状態で、上部スイッチ層１０２がセット状態である場合、可変抵抗素子１００は、第２の抵抗状態を有する。
【００４５】
図３の（ｃ）は、本実施形態の可変抵抗素子の第３の状態を説明するための模式図である。
【００４６】
図３の（ｃ）のように、本実施形態の可変抵抗素子の第３の状態において、下部スイッチ層１０１がセット状態に設定され、上部スイッチ層１０２がリセット状態に設定される。
【００４７】
リセット状態の上部スイッチ層１０２において、酸素欠損９２が上部電極１９１側に偏在する。この場合において、上部スイッチ層１０２において、酸素欠損９２が偏在する領域１２０と、酸素欠損９２がほとんど存在しない領域１２９とが、形成される。  
領域１２９は、下部スイッチ層１０２とバリア層１０３との近傍の領域に設けられている。領域１２９は、領域１２０とバリア層１０３との間に存在する。
【００４８】
上述のように、領域１２９によるトンネル障壁の変調によって、上部スイッチ層１０２の抵抗状態は、下部スイッチ層１０１の抵抗状態に比較して高くなる。
【００４９】
それゆえ、本実施形態において、可変抵抗素子１００内の下部スイッチ層１０１がセット状態で、上部スイッチ層１０２がリセット状態である場合、可変抵抗素子１００は、第３の抵抗状態を有する。
【００５０】
このように、本実施形態の可変抵抗素子は、２つのスイッチ層１０１，１０２のセット状態／リセット状態に応じて、３つの抵抗状態を取り得る。
【００５１】
例えば、第１の抵抗状態の可変抵抗素子１００の抵抗値は、第２の抵抗状態の可変抵抗素子１００の抵抗値、及び、第３の抵抗状態の可変抵抗素子１００の抵抗値より低い。
【００５２】
第２の抵抗状態の可変抵抗素子の抵抗値と第３の抵抗状態の可変抵抗素子の抵抗値との大小関係は、スイッチ層１０１，１０２の膜厚及び材料に応じて変わる。
【００５３】
図４は、本実施形態の可変抵抗素子の特性を説明するための図である。
【００５４】
図４は、本実施形態の可変抵抗素子の電圧−電流特性（Ｖ−Ｉ特性）を示すグラフである。図４において、グラフの横軸は、電圧に対応し、グラフの縦軸は、電流に対応する。尚、図４において、電流は、絶対値で示されている。
【００５５】
図４において、可変抵抗素子における正の極性のバイアス状態（図４の“＋”側）は、可変抵抗素子の上部電極側が高電位に設定され、下部電極側が低電位に設定された電圧のバイアス状態（以下では、正バイアス状態ともよばれる）である。図４において、可変抵抗素子における負の極性のバイアス状態（図４の“−”側）は、可変抵抗素子の下部電極側が高電位に設定され、上部電極側が低電位に設定された電圧のバイアス状態（以下では、負バイアス状態ともよばれる）である。
【００５６】
図４のＶ−Ｉ特性の測定に用いられた可変抵抗素子において、下部スイッチ層１０１にＴｉＯＮ層が用いられ、バリア層１０３にＳｉＯ２層が用いられ、上部スイッチ層１０２にＴｉＯ２層が用いられている。可変抵抗素子１００の下部電極１９０及び上部電極１９１に、ＴｉＮ層が用いられている。
【００５７】
本実施形態の可変抵抗素子に正の極性の電圧が印加された場合（上部電極側が高電位に設定された場合）について、説明する。
【００５８】
図４に示されるように、可変抵抗素子に対する正の極性の電圧の印加によって、電流が、本実施形態の可変抵抗素子に流れる。
【００５９】
印加電圧の電圧値（絶対値）が増加するにしたがって、電流の電流値が増加する。
【００６０】
印加された電圧の電圧値（絶対値）がある正の極性側のある電圧値に達すると、上部電極側の上部スイッチ層１０２の状態が、セット状態からリセット状態に変わる。この時、下部スイッチ層１０１の状態は、セット状態である。
【００６１】
例えば、上部スイッチ層１０２がリセット状態になると、可変抵抗素子を流れる電流の電流値は、ほぼ飽和する。
【００６２】
リセット状態の上部スイッチ層１０２を有する可変抵抗素子において、印加電圧の電圧値をある電圧値から０Ｖへ下げると、電流の電流値は、印加電圧の電圧値が０Ｖからある電圧値へ上昇された場合の電流値の変化と異なる傾向で、減少する。これは、可変抵抗素子の正バイアス状態において、電圧の印加が停止されても、上部スイッチ層１０２のリセット状態は、維持されることを示す。
【００６３】
本実施形態の可変抵抗素子に負の極性の電圧が印加された場合（下部電極側が高電位に設定された場合）について、説明する。
【００６４】
図４に示されるように、可変抵抗素子に対する負の極性の電圧の印加によって、電流が、本実施形態の可変抵抗素子に流れる。
【００６５】
印加電圧の電圧値（絶対値）が増加するにしたがって、電流の電流値が増加する。
【００６６】
印加された電圧の電圧値（絶対値）がある負の極性側のある電圧値に達すると、下部電極側の下部スイッチ層１０１の状態が、セット状態からリセット状態に変わる。この時、上部スイッチ層１０２の状態は、セット状態である。
【００６７】
下部スイッチ層１０１がリセット状態になると、可変抵抗素子を流れる電流の電流値は、ほぼ飽和する。
【００６８】
リセット状態の下部スイッチ層１０１を有する可変抵抗素子において、印加電圧の電圧値をある電圧値（絶対値）から０Ｖへ下げると、電流の電流値は、印加電圧の電圧値が０Ｖからある電圧値へ上昇された場合の電流値の変化と異なる傾向で、変化する。これは、可変抵抗素子の負バイアス状態において、電圧の印加が停止されても、下部スイッチ層１０１のリセット状態は、維持されることを示す。
【００６９】
尚、図４の可変抵抗素子において、下部スイッチ層１０１の材料が上部スイッチ層１０２の材料と異なるため、正の極性のＩ−Ｖ特性の形状と負の極性のＩ−Ｖ特性の形状とは、非対称になる。仮に、下部スイッチ層１０１の材料が上部スイッチ層１０２の材料と同じである場合、正の極性のＩ−Ｖ特性の形状は、負の極性のＩ−Ｖ特性の形状とほぼ対称になる。
【００７０】
また、図４において、スイッチ層１０１，１０２の材料の違いにより、下部スイッチ層１０１がリセット状態になる電圧値（絶対値）は、上部スイッチ層１０２がリセット状態になる電圧値（絶対値）と異なる。例えば、下部スイッチ層１０１がリセット状態になる電圧値（絶対値）は、上部スイッチ層１０２がリセット状態になる電圧値（絶対値）より低い。
【００７１】
図５は、本実施形態の可変抵抗素子の特性を説明するための図である。
【００７２】
図５は、本実施形態の可変抵抗素子に関して、ある書き込み電圧によってある抵抗状態に設定された可変抵抗素子に読み出し電流を流した場合における、書き込み電圧と読み出し電流との関係を示すグラフである。図５において、グラフの横軸は、書き込み電圧の電圧値に対応し、グラフの縦軸は、読み出し電流の電流値に対応する。
【００７３】
図５のグラフの右側（“ＴＥ”が正側のの範囲）は、上部電極が下部電極より高い電位に設定された場合における書き込み電圧に対応する。グラフの左側（“ＢＥ”が正側の範囲）は、下部電極が上部電極より高い電位に設定された場合における書き込み電圧に対応する。
【００７４】
図５において、グラフ中の実線Ｌ１は、上部電極側が高電位に設定された場合における読み出し電流（以下では、読み出し電流Ｌ１とも表記される）を示している。グラフ中の破線Ｌ２は、下部電極側が高電位に設定された場合における読み出し電流（以下では、読み出し電流Ｌ２とも表記される）を示している。
【００７５】
本実施形態の可変抵抗素子が抵抗変化型メモリのメモリ素子に用いられる場合、上部電極に正の電圧が印加された時に可変抵抗素子に流れる読み出し電流と、下部電極に正の電圧が印加された時に可変抵抗素子に流れる読み出し電流と、に基づいて、可変抵抗素子が記憶しているデータ（可変抵抗素子の抵抗状態）が判別される。
【００７６】
図５に示されるように、書き込み電圧が、０Ｖから電圧値Ｖ１Ａの範囲Ｓ１において、下部スイッチ層１０１は、セット状態に設定されている。書き込み電圧が、０Ｖから電圧値Ｖ１Ｂの範囲Ｓ２において、上部スイッチ層１０２は、セット状態に設定される。また、範囲Ｓ１において、上部スイッチ層１０２はセット状態に設定されている。範囲Ｓ２において、下部スイッチ層１０１はセット状態に設定されている。
【００７７】
それゆえ、範囲Ｓ１及び範囲Ｓ２（電圧値Ｖ１Ａから電圧値Ｖ１Ｂの範囲）において、下部スイッチ層１０１及び上部スイッチ層１０２の両方が、セット状態に設定されている。
【００７８】
この場合、上述のように、本実施形態の可変抵抗素子１００は、第１の抵抗状態を有する。
【００７９】
範囲Ｓ１，Ｓ２において、読み出し電流Ｌ１の電流値ｉ１は、読み出し電流Ｌ２の電流値と実質的に同じである。
【００８０】
上部電極（ＴＥ）に正の電圧が印加される場合において、ある電圧値（絶対値）Ｖ１Ａを超える電圧値の書き込み電圧が上部電極１９１に印加されると、上部スイッチ層１０２が、リセット状態に設定される。この場合、本実施形態の可変抵抗素子１００は、第３の抵抗状態を有する。
【００８１】
書き込み電圧における電圧値Ｖ１Ａから電圧値Ｖ２Ａへの増加に伴って、上部スイッチ層１０２内の酸素欠損の偏在が顕著に（図３の（ｃ）の領域１２９が大きく）なる。このため、可変抵抗素子の抵抗値は、増加する。
【００８２】
これによって、実線Ｌ１に示されるように、上部電極ＴＥ側が高電位である場合の読み出し電流Ｌ１の電流値は、書き込み電圧の電圧値の増加に伴って、減少する。
【００８３】
上部電極ＴＥ側が高電位である場合の読み出し電流Ｌ１に関して、下部スイッチ層１０１の状態（セット状態）は、上部電極ＴＥ側の読み出し電流Ｌ１の変動に、実質的に寄与しない。
【００８４】
この一方で、上部電極ＴＥが正となる書き込み電圧が印加されたとしても、下部スイッチ層１０１のセット状態は、維持される。それゆえ、破線Ｌ２に示されるように、範囲Ｓ３において、下部電極ＢＥ側が高電位である場合の読み出し電流Ｌ２の電流値は、範囲Ｓ１における読み出し電流Ｌ２の値からほとんど変化しない。例えば、範囲Ｓ１，Ｓ３において、読み出し電流Ｌ２は、電流値ｉ１を有する。
【００８５】
範囲Ｓ３において、読み出し電流Ｌ２の電流値ｉ１は、読み出し電流Ｌ１の電流値より高い。
【００８６】
下部電極（ＢＥ）に正の電圧が印加される場合において、ある電圧値（絶対値）Ｖ１Ｂを超える電圧値の書き込み電圧が下部電極１９０に印加されると、下部スイッチ層１０１が、リセット状態に設定される。この場合、本実施形態の可変抵抗素子１００は、第２の抵抗状態を有する。
【００８７】
書き込み電圧における電圧値Ｖ１Ｂから電圧値Ｖ２Ｂへの増加に伴って、下部スイッチ層１０１内の酸素欠損の偏在の増強によって、可変抵抗素子１００の抵抗値は増加する。
【００８８】
これによって、破線Ｌ２に示されるように、読み出し電流Ｌ２の電流値は、書き込み電圧の電圧値（絶対値）の増加に伴って、減少する。
【００８９】
下部電極ＢＥ側が高電位である場合の読み出し電流Ｌ２に関して、上部スイッチ層１０２の状態（セット状態）は、下部電極ＢＥ側の読み出し電流Ｌ２の変動に、実質的に寄与しない。
【００９０】
この一方で、下部電極ＢＥ側が正となる書き込み電圧が印加されたとしても、上部スイッチ層１０２のセット状態は、維持される。それゆえ、実線Ｌ１に示されるように、範囲Ｓ４において、上部電極ＴＥ側の読み出し電流Ｌ１の電流値は、範囲Ｓ２における読み出し電流Ｌ１の値からほとんど変化しない。例えば、範囲Ｓ２，Ｓ４において、読み出し電流Ｌ１は、電流値ｉ１を有する。
【００９１】
範囲Ｓ４において、読み出し電流Ｌ１の電流値ｉ１は、読み出し電流Ｌ２の電流値より高い。
【００９２】
このように、本実施形態において、正バイアス状態の可変抵抗素子における読み出し電流Ｌ１と負バイアス状態の可変抵抗素子における読み出し電流Ｌ２との相対的な大小関係及び読み出し電流Ｌ１，Ｌ２の電流値に基づいて、メモリ素子として利用された可変抵抗素子１００が記憶しているデータを、判別できる。
【００９３】
可変抵抗素子内のスイッチ層の数が１つである場合、その可変抵抗素子が取り得る抵抗の変化範囲は、図５の範囲Ｓ１と範囲Ｓ３との範囲に相当する。  
本実施形態のように、可変抵抗素子が２つのスイッチ層を有する場合、本実施形態の可変抵抗素子が取り得る抵抗の変化範囲は、図５の範囲Ｓ１、Ｓ２，Ｓ３，Ｓ４になる。
【００９４】
また、本実施形態において、電圧値Ｖ１Ａから電圧値Ｖ２Ａまでの範囲、又は、電圧値Ｖ１Ｂから電圧値Ｖ２Ｂまでの範囲において、書き込み電圧の電圧値の制御によって、読み出し電流の電流値を、変調できる。
【００９５】
以上のように、本実施形態の可変抵抗素子１００は、一般的なＶＭＣＯ型の可変抵抗素子に比較して、おおよそ２倍の抵抗値の変化範囲を得ることができる。可変抵抗素子の可変な抵抗値に対して、２ビット以上のデータを割り付け易くなる。
【００９６】
この結果として、本実施形態の可変抵抗素子をメモリ素子に用いたメモリデバイスは、１つのメモリ素子が記憶可能なデータを多値化しやすくなる。
【００９７】
（３）  適用例  
図６乃至図８を参照して、本実施形態の抵抗変化型メモリ（メモリデバイス）について、説明する。
【００９８】
（ａ）  構成例  
図６は、本実施形態の抵抗変化型メモリを含むシステムの一例を示すブロック図である。
【００９９】
図６に示されるように、メモリシステムは、例えば、本実施形態のメモリデバイス１、メモリコントローラ９、ホストデバイス９００を含む。
【０１００】
ホストデバイス９００は、メモリコントローラ９を介して、データの書き込み（記憶）、データの読み出し、及びデータの消去などの各種の動作を、メモリデバイス１に要求できる。例えば、ホストデバイス９００は、携帯端末、スマートフォン、ゲーム機器、プロセッサ、サーバ、及び、パーソナルコンピュータなどから選択される少なくとも１つのデバイスである。
【０１０１】
抵抗変化型メモリ１は、メモリコントローラ９に直接的又は間接的に接続される。例えば、抵抗変化型メモリ１は、ストレージクラスメモリ又はメインメモリである。
【０１０２】
メモリコントローラ９は、接続端子、コネクタ又はケーブルなどを介して、ホストデバイス９００に直接的又は間接的に結合されている。
【０１０３】
メモリコントローラ９は、メモリデバイス１の動作を制御できる。メモリコントローラ９は、プロセッサ、内蔵メモリ、及びインターフェイス回路などを含む。
【０１０４】
メモリコントローラ９は、ホストデバイス９００からの要求に基づいて、コマンドを発行する。メモリコントローラ９は、発行したコマンドを、抵抗変化型メモリ１に送信する。  
抵抗変化型メモリ１は、メモリコントローラ９からのコマンドに対応する動作を実行する。抵抗変化型メモリ１は、メモリシステム内において、他のデバイス９００，５からの制御によって、所定の動作を実行する。
【０１０５】
例えば、抵抗変化型メモリ１及びメモリコントローラ９は、１つのデバイス内に設けられてもよい。メモリコントローラ９は、ホストデバイス９００内に設けられていてもよい。本実施形態の抵抗変化型メモリ１は、メモリコントローラ９内又はホストデバイス９００内のメモリでもよい。
【０１０６】
本実施形態の抵抗変化型メモリ１は、メモリセルアレイ１０、ロウ制御回路１１、カラム制御回路１２、読み出し回路１３Ａ，１３Ｂ、書き込み回路１４Ａ，１４Ｂ、電圧生成回路１５、及び、制御回路１６などを含む。
【０１０７】
メモリセルアレイ１０は、複数のメモリセルＭＣを含む。メモリセルＭＣは、上述の本実施形態の可変抵抗素子１００を含む。
【０１０８】
図７は、本実施形態の抵抗変化型メモリのメモリセルアレイ１０の内部構成の一例を示す等価回路図である。
【０１０９】
本実施形態の抵抗変化型メモリは、例えば、クロスポイント構造のメモリセルアレイ１０を有する。
【０１１０】
図７に示されるように、メモリセルアレイ１０内において、複数のワード線ＷＬは、Ｙ方向に配列される。各ワード線ＷＬは、Ｘ方向に延在する。メモリセルアレイ１０内において、複数のビット線ＢＬは、Ｘ方向に配列される。各ビット線ＢＬは、Ｙ方向に延在する。
【０１１１】
メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの交差位置に配置される。メモリセルＭＣの一端は、ビット線ＢＬに接続され、メモリセルＭＣの他端は、ワード線ＷＬに接続される。
【０１１２】
Ｘ方向に配列された複数のメモリセルＭＣは、１つのワード線ＷＬに共通に接続される。Ｙ方向に配列された複数のメモリセルＭＣは、１つのビット線ＢＬに共通に接続される。
【０１１３】
メモリセルＭＣは、可変抵抗素子１００及びセレクタ素子２００を含む。  
図７の例において、可変抵抗素子１００の一端が、ビット線ＢＬに接続され、可変抵抗素子１００の他端が、セレクタ素子２００の一端に接続される。セレクタ素子２００の他端は、ワード線ＷＬに接続される。
【０１１４】
可変抵抗素子１００は、図１又は図２の構造を有する。例えば、可変抵抗素子１００の上部電極１９１側（スイッチ層１０２側）が、セレクタ素子２００を介して、ワード線ＷＬに接続される。可変抵抗素子１００の下部電極１９０側（スイッチ層１０１側）が、ビット線ＢＬに接続される。
【０１１５】
セレクタ素子２００は、ダイオード、スイッチング素子（例えば、可変抵抗素子）、キャパシタなどの中から選択される１つの素子である。例えば、セレクタ素子２００は、ＧｅＴｅ層を含む素子である。
【０１１６】
セレクタ素子２００は、メモリデバイスの動作（例えば、書き込み動作及び読み出し動作）時において、選択セルと非選択セルとの間におけるノイズ（例えば、メモリセル間を流れる電流）を、抑制できる。
【０１１７】
図６において、ロウ制御回路１１は、メモリセルアレイ１０の複数のロウ（例えば、ワード線ＷＬ）を制御する。  
ロウ制御回路１１は、ロウデコーダ、ワード線ドライバ及びスイッチ回路などを含む。
【０１１８】
例えば、選択されるメモリセルのアドレス（以下では、選択アドレスとよばれる）ＡＤＲが、制御回路１６からロウ制御回路１１に供給される。ロウ制御回路１１は、選択アドレスのデコード結果に基づいたワード線ＷＬを、選択状態に設定する。ロウ制御回路１１は、選択されたワード線ＷＬ以外のワード線を、非選択状態に設定する。
【０１１９】
以下において、選択状態に設定されたワード線は、選択ワード線とよばれる。選択ワード線以外のワード線は、非選択ワード線とよばれる。
【０１２０】
カラム制御回路１２は、メモリセルアレイ１０の複数のカラム（例えば、ビット線ＢＬ）を制御する。  
カラム制御回路１２は、カラムデコーダ、ビット線ドライバ及びスイッチ回路などを含む。
【０１２１】
例えば、選択アドレスＡＤＲが、制御回路１６からカラム制御回路１２に供給される。カラム制御回路１２は、選択アドレスのデコード結果に基づいたカラム（例えば、少なくとも１つのビット線）を、選択状態に設定する。カラム制御回路１２は、選択されたビット線ＢＬ以外のビット線を、非選択状態に設定する。以下において、選択状態に設定されたビット線は、選択ビット線とよばれる。選択カラム以外のカラムは、非選択ビット線とよばれる。
【０１２２】
本実施形態の抵抗変化型メモリは、２つの読み出し回路（読み出し制御回路又は読み出しドライバともよばれる）１３Ａ，１３Ｂを含む。
【０１２３】
第１及び第２の読み出し回路１３（１３Ａ，１３Ｂ）は、読み出し動作（データの読み出し）のための各種の制御を行う。読み出し回路１３Ａ，１３Ｂは、読み出し動作時において、ビット線ＢＬの電流（又は電圧）をセンスすることによって、メモリセルＭＣ内のデータを読み出す。  
第１の読み出し回路１３Ａは、ロウ制御回路１１を介して、メモリセルアレイ１０のワード線ＷＬに電気的に接続される。  
第１の読み出し回路１３Ａは、センスアンプ回路１３１Ａ及びデータレジスタ回路１３２Ａを少なくとも含む。
【０１２４】
センスアンプ回路１３１Ａは、読み出し動作時における選択ワード線を流れる電流（又は選択ワード線ＷＬの電位の変動）をセンスする。センスアンプ回路１３１Ａは、センス結果を増幅する。センスアンプ回路１３１Ａは、増幅されたセンス結果に対応する信号（読み出し信号）を、データレジスタ回路１３２Ａに出力する。
【０１２５】
データレジスタ回路１３２Ａは、センスアンプ回路１３１Ａからの読み出し信号を、メモリセルＭＣのワード線（ロウ）側のスイッチ層に関する読み出し結果（抵抗状態の判定結果）として、保持する。
【０１２６】
第２の読み出し回路１３Ｂは、カラム制御回路１２を介して、メモリセルアレイ１０のビット線ＢＬに電気的に接続される。
【０１２７】
第２の読み出し回路１３Ｂは、センスアンプ回路１３１Ｂ及びデータレジスタ回路１３２Ｂを少なくとも含む。
【０１２８】
センスアンプ回路１３１Ｂは、読み出し動作時における選択ビット線を流れる電流（又は選択ビット線ＢＬの電位の変動）をセンスする。センスアンプ回路１３１Ｂは、センス結果を増幅する。センスアンプ回路１３１Ｂは、増幅されたセンス結果に対応する読み出し信号を、データレジスタ回路１３２Ｂに出力する。
【０１２９】
データレジスタ回路１３２Ｂは、センスアンプ回路１３１Ｂからの読み出し信号を、メモリセルＭＣのビット線（カラム）側のスイッチ層に関する読み出し結果（抵抗状態の判定結果）として、保持する。
【０１３０】
本実施形態において、ロウ側及びカラム側の読み出し回路１３Ａの読み出し結果に基づいて、本実施形態の可変抵抗素子１００を含むメモリセルからデータが読み出される。
【０１３１】
書き込み回路（書き込み制御回路又は書き込みドライバともばれる）１４Ａ，１４Ｂは、書き込み動作（データの書き込み）のための各種の制御を行う。例えば、書き込み回路１４Ａ，１４Ｂは、電圧源（又は電流源）、ラッチ回路などを有する。
【０１３２】
書き込み回路１４（１４Ａ，１４Ｂ）は、書き込み動作時において、メモリセルに書き込むべきデータに応じて、書き込み電圧（セット電圧及びリセット電圧）を、選択ワード線ＷＬ及び選択ビット線ＢＬに印加する。これによって、メモリ素子としての可変抵抗素子１００の抵抗状態が変化され、データが、メモリセルＭＣ内に書き込まれる。
【０１３３】
書き込み回路１４Ａは、ロウ制御回路１１を介して、メモリセルアレイ１０のワード線ＷＬに接続される。書き込み回路１４Ａは、書き込み動作時において、選択ワード線（及び非選択ワード線）ＷＬの電位を制御する。
【０１３４】
書き込み回路１４Ｂは、カラム制御回路１２を介して、メモリセルアレイ１０のビット線ＢＬに接続される。書き込み回路１４Ｂは、書き込み動作時において、選択ビット線（及び非選択ビット線）ＢＬの電位を制御する。
【０１３５】
電圧生成回路１５は、外部デバイスから提供された電源電圧を用いて、抵抗変化型メモリ１の動作のための様々な電圧（例えば、リセット電圧及びセット電圧）を、生成する。電圧生成回路１５は、生成した電圧を、各回路１１、１２，１３，１４に供給する。
【０１３６】
制御回路（ステートマシーン、シーケンサまたは内部コントローラともよばれる）１６は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、抵抗変化型メモリ１内の各回路１１〜１５の動作を制御する。  
例えば、制御回路１６は、入出力回路、論理回路、及びデコーダ回路などを含む。
【０１３７】
コマンドＣＭＤは、抵抗変化型メモリ１が実行すべき動作を示す信号である。例えば、制御信号ＣＮＴは、メモリコントローラ９と抵抗変化型メモリ１との間の動作タイミング及び抵抗変化型メモリの内部の動作タイミングを制御するための信号である。
【０１３８】
制御回路１６は、メモリコントローラ９から受信した選択アドレスＡＤＲを、ロウ制御回路１１及びカラム制御回路１２に送信する。
【０１３９】
制御回路１６は、メモリコントローラ９から受信したデータＤＴを、書き込みデータとして、書き込み回路１４に送信する。
【０１４０】
制御回路１６は、読み出し回路１３Ａ，１３Ｂからの読み出し信号を受信する。制御回路１６は、２つの読み出し信号に基づいて、選択セルＭＣ内のデータを判別する。  
制御回路１６は、この判別結果を、読み出しデータとして、メモリコントローラ９に送信する。
【０１４１】
以上のように、図６の実施形態の抵抗変化型メモリ１において、メモリセルアレイ１０のロウ側及びカラム側のそれぞれに、読み出し回路１３Ａ，１３Ｂが設けられる。
【０１４２】
これによって、本実施形態の抵抗変化型メモリは、２つのスイッチ層１０１，１０２を有する可変抵抗素子１００を含むメモリセルＭＣから、データを読み出すことができる。
【０１４３】
（ｂ）動作例  
以下に、図１乃至図７を参照して、本実施形態の抵抗変化型メモリの動作の一例について、説明する。
【０１４４】
＜読み出し動作＞  
ここで、本実施形態の抵抗変化型メモリの読み出し動作が、説明される。
【０１４５】
例えば、ホストデバイス９００からメモリコントローラ９にデータの読み出しを要求された場合において、メモリコントローラ９は、読み出しコマンドＣＭＤを抵抗変化型メモリ１に送信する。メモリコントローラ９は、読み出しコマンドＣＭＤと共に、選択アドレスＡＤＲ及び制御信号ＣＮＴを送信する。
【０１４６】
本実施形態の抵抗変化型メモリ１は、読み出しコマンドＣＭＤ及び制御信号ＣＮＴに基づいて、選択アドレスＡＤＲのメモリセルから、データを読み出す。
【０１４７】
選択アドレスＡＤＲに基づいて、ロウ制御回路１１は、複数のワード線のうち１つのワード線ＷＬを選択する。選択アドレスＡＤＲに基づいて、カラム制御回路１２は、複数のビット線のうち１つのビット線ＷＬを選択する。  
これによって、選択ワード線及び選択ビット線に接続されたメモリセルが、選択される。
【０１４８】
図６の本実施形態の抵抗変化型メモリの読み出し動作において、メモリセルアレイのロウ側の読み出し回路１３Ａ及びメモリセルアレイのカラム側の読み出し回路１３Ｂによって、選択セルのワード線側からの読み出し信号、及び、選択セルのビット線側からの読み出し信号が、取得される。
【０１４９】
本実施形態の抵抗変化型メモリにおいて、読み出し動作は、選択セルのワード線側からの読み出しと選択セルのビット線側からの読み出しとが連続して実行される動作シーケンスである。
【０１５０】
例えば、本実施形態の抵抗変化型メモリは、選択セルのワード線側の読み出し（一方のスイッチ層に対する読み出し）を実行する。
【０１５１】
ロウ側の読み出し回路１３Ａは、選択ワード線に正の電圧を印加する。例えば、カラム側の読み出し回路１３Ｂは、選択ビット線を、電気的にフローティングな状態に設定する。又は、カラム側の読み出し回路１３Ｂは、０Ｖを、選択ビット線に印加する。  
これによって、読み出し電流が、選択セルＭＣに供給される。
【０１５２】
ロウ側の読み出し回路１３Ａにおいて、センスアンプ回路１３１Ａは、選択ワード線ＷＬの読み出し電流の電流値をセンスする。センスアンプ回路１３１Ａは、センスされた信号を増幅する。
【０１５３】
センスアンプ回路１３１Ａは、増幅された信号を、選択セルのワード線側の読み出し結果として、データレジスタ回路１３２Ａに出力する。  
データレジスタ回路１３２Ａは、センスアンプ回路１３１Ａからの信号を、保持する。
【０１５４】
本実施形態の抵抗変化型メモリ１は、選択セルのワード線側からの読み出しの後、選択セルのビット線側からの読み出し（他方のスイッチ層に対する読み出し）を実行する。
【０１５５】
カラム側の読み出し回路１３Ａは、選択ビット線に正の電圧を印加する。例えば、ロウ側の読み出し回路１３Ａは、選択ワード線を、電気的にフローティングな状態に設定する。又は、ロウ側の読み出し回路１３Ａは、０Ｖを、選択ワード線に印加する。  
これによって、読み出し電流が、選択セルＭＣに供給される。
【０１５６】
カラム側の読み出し回路１３Ａにおいて、センスアンプ回路１３１Ｂは、選択ビット線ＢＬの読み出し電流の電流値をセンスする。センスアンプ回路１３１Ｂは、センスされた信号を増幅する。
【０１５７】
センスアンプ回路１３１Ｂは、増幅された信号を、選択セルのビット線側の読み出し結果として、データレジスタ回路１３２Ｂに出力する。  
データレジスタ回路１３２Ｂは、センスアンプ回路１３１Ｂからの信号を、保持する。
【０１５８】
例えば、図５を用いて説明したように、ワード線側（上部電極側）のスイッチ層１０２が、セット状態に設定され、ビット線側（下部電極側）のスイッチ層１０１が、セット状態に設定されている場合において、ワード線側の読み出し電流の電流値は、比較的高く、ビット線側の読み出し電流の電流値は、比較的高くなる。
【０１５９】
ここでは、説明の明確化のため、セット状態のスイッチ層１０２に起因するワード線側の読み出し電流の電流値は、第１の電流値（例えば、図５の電流値ｉ１）とよばれる。また、セット状態のスイッチ層１０１に起因するビット線側の読み出し電流の電流値は、第２の電流値とよばれる。スイッチ層１０１，１０２の材料及び膜厚に応じて、第２の電流値が第１の電流値と実質的に同じ値である場合もあるし、第２の電流値が第１の電流値と異なる場合もある。
【０１６０】
ワード線側（上部電極側）のスイッチ層１０２が、リセット状態に設定され、ビット線側（下部電極側）のスイッチ層１０１が、セット状態に設定されている場合において、ワード線側の読み出し電流の電流値は、第１の電流値より低く、ビット線側の読み出し電流の電流値は、ワード線側の読み出し電流の電流値より高くなる。この場合において、例えば、ビット線側の読み出し電流の電流値は、第２の電流値を有する。ここにおいて、リセット状態のスイッチ層１０２に起因するワード線側の読み出し電流の電流値は、第３の電流値とよばれる。
【０１６１】
ワード線側（上部電極側）のスイッチ層１０２が、セット状態に設定され、ビット線側（下部電極側）のスイッチ層１０１が、リセット状態に設定されている場合において、ビット線側の読み出し電流の電流値は、第１の電流値より低く、ワード線側の読み出し電流の電流値は、ビット線側の読み出し電流の電流値より高くなる。この場合において、例えば、ワード線側の読み出し電流の電流値は、第１の電流値を有する。ここにおいて、リセット状態のスイッチ層１０１に起因するビット線側の読み出し電流の電流値は、第４の電流値とよばれる。
【０１６２】
ロウ側及びカラム側のデータレジスタ回路１３２Ａ，１３２Ｂは、保持しているワード線側の読み出し信号及びビット線側の読み出し信号を、制御回路１６に送信する。
【０１６３】
制御回路１６は、２つの読み出し信号（選択ワード線側及び選択ビット線側の読み出し電流の電流値のセンス結果）に基づいて、選択セルＭＣ内のデータを判別する。これによって、制御回路１６は、読み出しデータを確定する。
【０１６４】
このように、本実施形態において、選択セルからデータが、読み出される。
【０１６５】
制御回路１６は、読み出されたデータＤＴを、メモリコントローラ９に送信する。メモリコントローラ９は、受信したデータＤＴを、ホストデバイス９００に転送する。
【０１６６】
以上のように、本実施形態の抵抗変化型メモリの読み出し動作は、完了する。
【０１６７】
＜書き込み動作＞  
ここで、本実施形態の抵抗変化型メモリの書き込み動作が、説明される。
【０１６８】
例えば、ホストデバイス９００からメモリコントローラ９にデータの書き込みが要求された場合において、メモリコントローラ９は、書き込みコマンドＣＭＤを抵抗変化型メモリ１に送信する。メモリコントローラ９は、書き込みコマンドＣＭＤと共に、選択アドレスＡＤＲ、メモリセルに書き込むべきデータＤＴ、及び、制御信号ＣＮＴを送信する。
【０１６９】
抵抗変化型メモリ１は、書き込みコマンドＣＭＤ及び制御信号ＣＮＴに基づいて、書き込むべきデータＤＴを、選択アドレスＡＤＲに対応するメモリセルＭＣに書き込む。
【０１７０】
選択アドレスＡＤＲに基づいて、ロウ制御回路１１は、複数のワード線のうち１つのワード線を選択する。選択アドレスＡＤＲに基づいて、カラム制御回路１２は、複数のビット線のうち１つのビット線を選択する。  
これによって、選択ワード線及び選択ビット線に接続されたメモリセルが、選択される。
【０１７１】
書き込みデータに応じて、選択ワード線の電位及び選択ビット線の電位が、制御される。
【０１７２】
下部スイッチ層１０１の状態をセット状態からリセット状態に変化させる場合、図５の正の電圧値Ｖ１Ｂを超えるリセット電圧が、選択ビットに印加され、０Ｖが、選択ビット線に印加される。
【０１７３】
下部スイッチ層１０１の状態をリセット状態からセット状態に変化させる場合、図５の正の電圧値Ｖ１Ａ程度のセット電圧が、選択ワード線に印加され、０Ｖが、選択ビット線に印加される。
【０１７４】
上部スイッチ層１０２の状態をセット状態からリセット状態に変化させる場合、電圧値Ｖ１Ａを超えるリセット電圧が、選択ワード線に印加され、０Ｖが、選択ビット線に印加される。
【０１７５】
上部スイッチ層１０２の状態をリセット状態からセット状態に変化させる場合、電圧値Ｖ１Ｂ程度のセット電圧が、選択ビット線に印加され、０Ｖが、選択ワード線に印加される。
【０１７６】
これによって、本実施形態において、可変抵抗素子１００の２つのスイッチ層１０１，１０２の状態が、制御される。
【０１７７】
この結果として、本実施形態の抵抗変化型メモリにおいて、メモリ素子としての可変抵抗素子１００に、所定のデータを書き込むことができる。
【０１７８】
以上のように、本実施形態の抵抗変化型メモリの書き込み動作は、完了する。
【０１７９】
（ｃ）変形例  
図８は、本実施形態の抵抗変化型メモリの変形例を示すブロック図である。
【０１８０】
図８に示されるように、変形例の抵抗変化型メモリにおいて、１つの読み出し回路１３が、スイッチ回路１７を介して、ロウ制御回路１１及びカラム制御回路１２に接続される。
【０１８１】
読み出し回路１３は、図６の例と同様に、センスアンプ回路１３１及びデータレジスタ回路１３２を含む。例えば、データレジスタ回路１３２は、２回分の読み出し信号（読み出し結果）を保持する記憶容量を有する。
【０１８２】
読み出し回路１３が、選択セルのワード線側に関する読み出し、及び、選択セルのビット線側に関する読み出しに、共通に用いられる。
【０１８３】
選択セルに対するワード線側の読み出し（一方のスイッチ層に対する読み出し）において、スイッチ回路１７は、読み出し回路１３をロウ制御回路１１に電気的に接続する。スイッチ回路１７は、読み出し回路１３をカラム制御回路１２から電気的に分離する。
【０１８４】
これによって、読み出し回路１３は、スイッチ回路１７及びロウ制御回路１１を介して、選択ワード線ＷＬに電気的に接続される。
【０１８５】
センスアンプ回路１３１は、選択ワード線の電流をセンスし及びセンス結果の信号を増幅する。データレジスタ回路１３２は、センスアンプ回路１３１からの信号を保持する。
【０１８６】
選択セルに対するビット線側の読み出し（他方のスイッチ層に対する読み出し）において、スイッチ回路１７は、読み出し回路１３をカラム制御回路１２に電気的に接続する。スイッチ回路１７は、読み出し回路１３をロウ制御回路１１から電気的に分離する。
【０１８７】
これによって、読み出し回路１３は、スイッチ回路１７及びカラム制御回路１２を介して、選択ビット線ＢＬに電気的に接続される。
【０１８８】
センスアンプ回路１３１は、選択ビット線の電流をセンスし及びセンス結果の信号を増幅する。データレジスタ回路１３２は、センスアンプ回路１３１からの信号を保持する。
【０１８９】
データレジスタ回路１３２は、保持しているワード線側の読み出し信号及びビット線側の読み出し信号を、制御回路１６に送信する。
【０１９０】
制御回路１６は、２つの読み出し結果に基づいて、選択セルＭＣ内のデータを判別する。これによって、制御回路１６は、読み出しデータを確定する。
【０１９１】
本変形例において、１つの読み出し回路１３が、メモリセルのワード線側及びビット線側の読み出しで、共通化される。スイッチ回路１７によって、読み出し回路１３とワード線ＷＬとの接続、及び、読み出し回路１３とビット線ＢＬとの接続が、スイッチされる。
【０１９２】
これによって、１つの読み出し回路が、メモリセルのワード線側及びビット線側の読み出しを実行できる。
【０１９３】
したがって、この変形例の抵抗変化型メモリにおいても、２つのスイッチ層１０１，１０２を有する可変抵抗素子１００を含むメモリセルＭＣから、データを読み出すことができる。
【０１９４】
（４）  まとめ  
本実施形態の可変抵抗素子は、図１に示されるように、バリア層１０３が２つのスイッチ層１０１，１０２間に挟まれた構造を有する。
【０１９５】
これによって、本実施形態の可変抵抗素子は、可変抵抗素子の抵抗値の変化範囲を拡張できる。
【０１９６】
この結果として、本実施形態の可変抵抗素子をメモリ素子に用いたメモリデバイスは、メモリ素子の多値化（２ビット以上の記憶）を、比較的優位に実現できる。
【０１９７】
本実施形態における、図２の構造の可変抵抗素子１００のように、２つのスイッチ層１０１Ｘ，１０２の膜厚を変えることによって、読み出し電流の大きさを変調できる。
【０１９８】
これによって、本実施形態のメモリデバイスは、ワード線の配線長及びビット線の配線長（メモリセルアレイの記憶容量）に応じて、読み出し電流を、より適した値に調整できる。
【０１９９】
また、図２の構造の可変抵抗素子のように、一方のスイッチ層１０１Ｘの酸化物層に窒素が添加されることによって、本実施形態の可変抵抗素子は、スイッチ層１０１Ｘ内の酸素欠損の量（数）を、増加できる。
【０２００】
これによって、本実施形態の可変抵抗素子は、可変抵抗素子のスイッチ電圧（セット電圧／リセット電圧）を低減できる。  
この結果として、本実施形態のメモリデバイスは、動作速度を向上できたり、消費電力の低下を図ることができたりする。
【０２０１】
以上のように、本実施形態の可変抵抗素子及び本実施形態のメモリデバイスは、メモリの特性を向上できる。
【０２０２】
（５）その他  
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２０３】
１：抵抗変化型メモリ、１０：メモリセルアレイ、１３，１３Ａ，１３Ｂ：センスアンプ回路、１００：可変抵抗素子、１０１，１０２：スイッチ層、１０３：バリア層、１９０，１９１：電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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