(57)【要約】【課題】品質の高い被駆動素子チップを容易に製造し得るようにする。【解決手段】画像形成装置１では、プリントヘッド３３に搭載する発光素子チップ７３を製造する場合に、半導体ウェハ１００において、各発光素子チップ７３の境界となるＸ隙間領域１０７等を避けてダミーメタルＤＭを配置した。このため半導体ウェハ１００では、ＤＲＩＥ法により、金属材料を除去する必要なく、工程数や使用するガスの種類を抑えながら、プロセスルールに準じた極めて高い位置精度で、十分な深さの溝を形成できる。これにより、この発光素子チップ７３が搭載されるプリントヘッド３３を有する画像形成装置１は、極めて品質の高い画像を形成することができる。【選択図】図１３
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【特許請求の範囲】
【請求項１】
半導体ウェハを分割して複数の被駆動素子チップを製造する被駆動素子チップの製造方法であって、
前記被駆動素子チップは、
配置面を有するチップ基体と、
前記配置面上に設けられ、整列方向に沿って複数の被駆動素子が整列された被駆動素子群と、
前記チップ基体の内部に配置され、前記被駆動素子又は該被駆動素子を駆動する部品と電気的に接続された配線部を有する導電層と、
前記導電層における前記配線部が配置されていない部分に配置されたダミー導電体と
を具え、
前記半導体ウェハは、前記被駆動素子チップ同士の隙間となる部分を避けて、前記導電層に前記ダミー導電体が配置されると共に、複数の該被駆動素子チップに分割する場合に、前記配置面における少なくとも前記整列方向側の側面となる部分に、エッチング処理による溝が形成される
ことを特徴とする被駆動素子チップの製造方法。
【請求項２】
前記ダミー導電体は、前記被駆動素子チップと前記隙間との境界に該前記ダミー導電体の側面を揃えるよう、前記導電層に配置され、
前記半導体ウェハは、前記エッチング処理において、前記ダミー導電体の側面を前記溝の内側面に露出させる
ことを特徴とする請求項１に記載の被駆動素子チップの製造方法。
【請求項３】
前記半導体ウェハは、複数の前記導電層を有すると共に、前記被駆動素子チップと前記隙間との境界に位置する前記ダミー導電体の側面が、前記配置面に近い前記導電層よりも該配置面から遠い前記導電層において、前記被駆動素子チップの中心側に寄せて配置されている
ことを特徴とする請求項２に記載の被駆動素子チップの製造方法。
【請求項４】
前記チップ基体は、前記導電層における前記配置面と反対側にベース層が設けられ、さらに該導電層及び該ベース層の間であって前記被駆動素子チップ同士の隙間となる部分に、ＬＯＣＯＳ（Local Oxidation of Silicon）膜が形成されている
ことを特徴とする請求項１に記載の被駆動素子チップの製造方法。
【請求項５】
配置面を有するチップ基体と、
前記配置面上に設けられ、整列方向に沿って複数の被駆動素子が整列された被駆動素子群と、
前記チップ基体の内部に配置され、前記被駆動素子又は該被駆動素子を駆動する部品と電気的に接続された配線部を有する導電層と、
前記導電層における前記配線部が配置されていない部分に配置されたダミー導電体と
を具え、
前記チップ基体は、前記配置面における少なくとも前記整列方向側の側面であるチップ基体側面が、エッチング処理により形成されている
ことを特徴とする被駆動素子チップ。
【請求項６】
前記チップ基体側面は、前記導電層に相当する部分において、前記ダミー導電体の側面がエッチング処理により露出されている
ことを特徴とする請求項５に記載の被駆動素子チップ。
【請求項７】
前記チップ基体は、複数の前記導電層を有し、
前記チップ基体側面に露出した前記ダミー導電体の側面が、前記配置面に近い前記導電層よりも該配置面から遠い前記導電層において、前記被駆動素子チップの中心側に寄せて配置されている
ことを特徴とする請求項６に記載の被駆動素子チップ。
【請求項８】
前記チップ基体は、前記導電層における前記配置面と反対側にベース層が設けられ、さらに該導電層及び該ベース層の間であって前記被駆動素子チップ同士の隙間となる部分に、ＬＯＣＯＳ膜が形成されている
ことを特徴とする請求項５に記載の被駆動素子チップ。
【請求項９】
前記被駆動素子は、前記チップ基体の前記配置面に貼り付けられる素子フィルムに設けられている
ことを特徴とする請求項５に記載の被駆動素子チップ。
【請求項１０】
前記チップ基体の前記導電層には、前記被駆動素子と電気的に接続される配線に、該被駆動素子を保護する保護部が設けられている
ことを特徴とする請求項５に記載の被駆動素子チップ。
【請求項１１】
請求項５〜請求項１０の何れか１項に記載された複数の前記被駆動素子チップと、
複数の前記被駆動素子チップが主走査方向に沿って配列された状態で取り付けられた基板と
を具え、
複数の前記被駆動素子にそれぞれ設けられた複数の前記被駆動素子は、発光素子である
ことを特徴とする露光装置。
【請求項１２】
請求項１１に記載の前記露光装置と、
形成すべき画像に応じた信号を前記露光装置へ供給する制御部と
を具えることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は被駆動素子チップの製造方法並びに被駆動素子チップ、露光装置及び画像形成装置に関し、例えば電子写真式プリンタ（以下、これを単にプリンタとも呼ぶ）に適用して好適なものである。
【背景技術】
【０００２】
従来のプリンタとしては、複数のＬＥＤ（Light Emitting Diode）や発光サイリスタ等の発光素子が整列配置された露光装置から、感光体ドラムの表面に光を選択的に照射して感光体ドラムの表面に静電潜像を形成し、さらにその静電潜像にトナーを付着させてトナー像を現像することにより、画像の印刷を行うものが広く普及している。
【０００３】
このうち露光装置では、複数の発光素子（以下これを被駆動素子とも呼ぶ）及び各発光素子を駆動する複数の駆動回路が設けられた発光素子チップ（以下これを被駆動素子チップとも呼ぶ）等が、所定の回路基板上に複数整列された状態で取り付けられている。
【０００４】
発光素子チップとしては、その表面に、シート状の半導体薄膜である複数のエピタキシャルフィルム（以下これをエピフィルムとも呼ぶ）が貼り付けられたものが提案されている（例えば、特許文献１参照）。この発光素子チップは、エピフィルム上に発光素子が予め形成されてから、該エピフィルムが表面に貼り付けられるようになっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−８１０８１号公報（図５等）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで発光素子チップには、その内部における表面に比較的近い箇所に、アルミニウム等の金属でなる配線パターンが形成された配線層（以下これをメタル層とも呼ぶ）が複数層に渡って形成されている。このため発光素子チップの表面は、配線パターンが形成された部分が他の部分よりも盛り上がった形状となる可能性がある。
【０００７】
このような場合、発光素子チップでは、表面にエピフィルムを安定的に貼り付けることが困難となり、発光素子から発光される光の光軸が傾く等、品質の低下を招く恐れがある。また発光素子チップでは、表面にエピフィルムを貼り付けたときに、該表面及び該エピフィルムの間に隙間が生じる恐れもあり、後のエッチング処理において、エッチングの液体や気体が入り込むことにより発光素子チップの表面が不必要に削られる恐れもある。
【０００８】
そこで発光素子チップでは、配線層において配線パターン等が形成されていない箇所に、配線パターン等と同一の厚さ及び材料でなる、電気的に絶縁された金属の小片（以下これをダミーメタル又はダミー導電体と呼ぶ）を配置する手法が用いられることがある。この場合、発光素子チップでは、配線パターンが形成された部分とその他の部分との間で、表面の高低差が極めて小さくなり、平滑度を高めてエピフィルムを安定的に貼り付けることが可能となる。
【０００９】
このような発光素子チップは、その製造工程において、一般的な半導体素子と同様、シリコン等により構成された半導体ウェハの表面上に露光処理等が施されることによって製造される。この半導体ウェハは、露光処理等により、複数の発光素子チップを格子状に整列した状態で発光素子や駆動回路等が同時に形成された後、ダイシング等の分割処理が施されて格子状に切断されることにより、各発光素子チップに分割される。
【００１０】
とくにダミーメタルが配置されている場合、ダイシングにおいては、薄い円板状の刃を高速で回転させるカッターにより切断する手法が一般的である。しかしながら、刃を回転させるカッターでは、一般に、回転する刃にある程度の「ぶれ」が生じるため、切断する位置の精度が低下してしまう。
【００１１】
すなわち発光素子チップでは、エピフィルムを安定的に貼り付けるために表面を平滑化する目的でダミーメタルを配置する場合、製造時のダイシングにおいて精度良く切断することが難しく、品質の低下に繋がる恐れがある、という問題があった。
【００１２】
本発明は以上の点を考慮してなされたもので、品質の高い被駆動素子チップを容易に製造し得る被駆動素子チップの製造方法並びに品質の高い被駆動素子チップ、露光装置及び画像形成装置を提案しようとするものである。
【課題を解決するための手段】
【００１３】
かかる課題を解決するため本発明の被駆動素子チップの製造方法においては、半導体ウェハを分割して複数の被駆動素子チップを製造する被駆動素子チップの製造方法であって、被駆動素子チップには、配置面を有するチップ基体と、配置面上に設けられ、整列方向に沿って複数の被駆動素子が整列された被駆動素子群と、チップ基体の内部に配置され、被駆動素子又は該被駆動素子を駆動する部品と電気的に接続された配線部を有する導電層と、導電層における配線部が配置されていない部分に配置されたダミー導電体とを設け、半導体ウェハは、被駆動素子チップ同士の隙間となる部分を避けて、導電層にダミー導電体が配置されると共に、複数の該被駆動素子チップに分割する場合に、配置面における少なくとも整列方向側の側面となる部分に、エッチング処理による溝が形成されるようにした。
【００１４】
また本発明の被駆動素子チップにおいては、配置面を有するチップ基体と、配置面上に設けられ、整列方向に沿って複数の被駆動素子が整列された被駆動素子群と、チップ基体の内部に配置され、被駆動素子又は該被駆動素子を駆動する部品と電気的に接続された配線部を有する導電層と、導電層における配線部が配置されていない部分に配置されたダミー導電体とを設け、チップ基体が、配置面における少なくとも整列方向側の側面であるチップ基体側面が、エッチング処理により形成されているようにした。
【００１５】
さらに本発明の露光装置においては、前述した複数の被駆動素子チップと、複数の被駆動素子チップが主走査方向に沿って配列された状態で取り付けられた基板とを設けるようにした。
【００１６】
さらに本発明の画像形成装置においては、前述した露光装置と、形成すべき画像に応じた信号を露光装置へ供給する制御部とを設けるようにした。
【００１７】
本発明は、半導体ウェハにおいて溝を形成すべき部分を避けてダミー導電体を配置したため、配置面を平滑に形成して被駆動素子を整然と配置することができる。これに加えて本発明は、半導体ウェハに対してエッチング処理によりダミー導電体を除去する必要なく容易に溝を形成できるので、プロセスルールに準じた高い位置精度で、且つ容易に、各被駆動素子チップに分割することができる。
【発明の効果】
【００１８】
本発明によれば、品質の高い被駆動素子チップを容易に製造し得る被駆動素子チップの製造方法、並びに品質の高い被駆動素子チップ、露光装置及び画像形成装置を実現できる。
【図面の簡単な説明】
【００１９】
【図１】画像形成装置の全体構成を示す略線図である。
【図２】画像形成ユニットの構成を示す略線図である。
【図３】画像形成装置のブロック構成を示す略線図である。
【図４】プリントヘッドの回路構成を示す略線的回路図である。
【図５】ゲート駆動回路の構成を示す略線図である。
【図６】発光サイリスタの構成を示す略線図である。
【図７】プリントヘッドの発光動作を示す略線図である。
【図８】発光サイリスタのターンオン動作を示す略線図である。
【図９】プリントヘッドの構成を示す略線図である。
【図１０】プリント配線板及び発光素子チップの構成を示す略線的斜視図である。
【図１１】第１の実施の形態におけるプリント配線板に対する発光素子チップの取付を示す略線図である。
【図１２】発光素子チップの構成を示す略線図である。
【図１３】第１の実施の形態による半導体ウェハの構成を示す略線図である。
【図１４】ＤＲＩＥ法による溝の形成を示す略線図である。
【図１５】ＤＲＩＥ法におけるガス供給量の時間変化を示す略線図である。
【図１６】仮想的な半導体ウェハの構成を示す略線図である。
【図１７】カッターの刃によるダイシングを示す略線図である。
【図１８】第２の実施の形態による半導体ウェハの構成を示す略線図である。
【図１９】第２の実施の形態におけるプリント配線板に対する発光素子チップの取付を示す略線図である。
【図２０】第３の実施の形態による半導体ウェハの構成を示す略線図である。
【図２１】第４の実施の形態による半導体ウェハの構成を示す略線図である。
【図２２】第５の実施の形態による発光素子チップの回路構成を示す略線的回路図である。
【図２３】他の実施の形態による半導体ウェハの構成を示す略線図である。
【図２４】他の実施の形態による発光素子チップの回路構成を示す略線的回路図である。
【発明を実施するための形態】
【００２０】
以下、発明を実施するための形態（以下実施の形態とする）について、図面を用いて説明する。
【００２１】
［１．第１の実施の形態］
［１−１．画像形成装置の構成］
図１に示すように、第１の実施の形態による画像形成装置１は、いわゆるＭＦＰ（Multi Function Peripheral）となっており、媒体としての用紙に画像を形成する（すなわち印刷する）プリンタ機能の他、画像を読み取るイメージスキャナとしての機能や通信機能を有している。このため画像形成装置１は、これらの機能を組み合わせることにより、プリンタ、複写機（コピー機）及びファクシミリ装置等として動作することができる。この画像形成装置１は、プリンタとして機能する場合、例えばＡ３サイズやＡ４サイズ等の大きさでなる用紙Ｐに対し、所望のカラー画像を印刷できる。
【００２２】
画像形成装置１は、略箱型に形成されたプリンタ筐体２の内部に種々の部品が配置されている。因みに以下では、図１における右端部分を画像形成装置１の正面とし、この正面と対峙して見た場合の上下方向、左右方向及び前後方向をそれぞれ定義した上で説明する。
【００２３】
画像形成装置１は、制御部３により全体を統括制御するようになっている。この制御部３は、コンピュータ装置等の上位装置（図示せず）と無線又は有線により接続されている。制御部３は、この上位装置から印刷対象の画像を表す画像データが与えられると共に当該画像データの印刷が指示されると、用紙Ｐの表面に印刷画像を形成する印刷処理を実行する。
【００２４】
プリンタ筐体２内の最下部には、用紙Ｐを収容する用紙収容カセット４が設けられている。用紙収容カセット４の前上方には、給紙部５が設けられている。給紙部５は、用紙収容カセット４の前上側に配置されたホッピングローラ６、用紙Ｐを搬送路Ｗに沿って上方へ案内する搬送ガイド７、搬送路Ｗを挟んで互いに対向するレジストローラ８及びピンチローラ９等により構成されている。
【００２５】
給紙部５は、制御部３の制御に基づいて各ローラを適宜回転させることにより、用紙収容カセット４に集積された状態で収容されている用紙Ｐを１枚ずつ分離しながらピックアップし、搬送ガイド７により搬送路Ｗに沿って前上方へ進行させ、やがて後上方へ折り返してレジストローラ８及びピンチローラ９に当接させる。レジストローラ８は、回転が適宜抑制されており、ピンチローラ９との間で用紙Ｐに摩擦力を作用させることにより、進行方向に対して該用紙Ｐの側辺が傾斜する、いわゆる斜行を修正し、先頭及び末尾の端辺を左右に沿わせた状態としてから、後方へ送り出す。
【００２６】
レジストローラ８及びピンチローラ９の後側には、搬送路Ｗがほぼ前後方向に沿って形成されており、その下側に中搬送部１０が配置されている。中搬送部１０は、前側に配置された前ローラ１１と、後側に配置された後ローラ１２と、下側に配置された下ローラ１３との周囲に無端ベルトでなる搬送ベルト１４が張架された構成となっている。また前ローラ１１の上側には、搬送ベルト１４を挟んで対向する位置に吸着ローラ１５が設けられている。
【００２７】
この中搬送部１０は、所定のベルト駆動モータ（図示せず）から後ローラ１２に対し駆動力が伝達されると、この後ローラ１２を矢印Ｒ２方向へ回転させることにより、搬送ベルト１４を走行させる。これにより搬送ベルト１４は、搬送路Ｗに沿った上側部分、すなわち前ローラ１１及び後ローラ１２の間に張架された部分を、後方向へ走行させる。このとき中搬送部１０は、給紙部５から用紙Ｐが引き渡されると、これを吸着ローラ１５及び前ローラ１１の間に搬送ベルト１４と共に挟持し、該搬送ベルト１４上側に用紙Ｐを載置した状態で、該搬送ベルト１４の走行に伴って該用紙Ｐを後方へ進行させる。
【００２８】
中搬送部１０の上側であり、搬送路Ｗを挟んで該中搬送部１０の反対側には、４個の画像形成ユニット１６Ｃ、１６Ｍ、１６Ｙ及び１６Ｋが後側から前側へ向かって順に配置されている。画像形成ユニット１６Ｃ、１６Ｍ、１６Ｙ及び１６Ｋ（以下これらをまとめて画像形成ユニット１６とも呼ぶ）は、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）及びブラック（Ｋ）の各色にそれぞれ対応しているものの、色のみが相違しており、何れも同様に構成されている。
【００２９】
画像形成ユニット１６は、図２に模式的な側面図を示すように、画像形成部３１、トナーカートリッジ３２、プリントヘッド３３により構成されており、その下側に配置された転写ローラ１７との間に搬送ベルト１４を挟んでいる。因みに画像形成ユニット１６及びこれを構成する各部品は、用紙Ｐにおける左右方向（以下これを主走査方向とも呼ぶ）の長さに応じて、左右方向に十分な長さを有している。このため多くの部品は、前後方向や上下方向の長さに対して左右方向の長さが比較的長くなっており、左右方向に沿って細長い形状に形成されている。
【００３０】
トナーカートリッジ３２は、現像剤としてのトナーを収容しており、画像形成部３１の上側に配置され、当該画像形成部３１の上方に取り付けられている。このトナーカートリッジ３２は、収容しているトナーを画像形成部３１のトナー収容部３４へ供給する。画像形成部３１には、トナー収容部３４の他、供給ローラ３５、現像ローラ３６、規制ブレード３７、感光体ドラム３８及び帯電ローラ３９が組み込まれている。
【００３１】
供給ローラ３５は、中心軸を左右方向に沿わせた円柱状に形成されており、その周側面に導電性ウレタンゴム発泡体等でなる弾性層が形成されている。現像ローラ３６は、中心軸を左右方向に沿わせた円柱状に形成されており、その周側面に弾性を有する弾性層や導電性を有する表面層等が形成されている。規制ブレード３７は、例えば所定厚さのステンレス鋼板でなり、僅かに弾性変形させた状態で、その一部を現像ローラ３６の周側面に当接させている。感光体ドラム３８は、中心軸を左右方向に沿わせた円柱状に形成されており、その周側面に薄膜状の電荷発生層及び電荷輸送層が順次形成され、帯電し得るようになっている。帯電ローラ３９は、中心軸を左右方向に沿わせた円柱状に形成され、その周側面に導電性の弾性体が被覆されており、この周側面を感光体ドラム３８の周側面に当接させている。
【００３２】
また画像形成部３１の前下側であって、感光体ドラム３８及び搬送ベルト１４の当接箇所よりも上流側となる位置には、除電光源２０が設けられている。この除電光源２０は、感光体ドラム３８に所定の光を照射することにより、帯電している静電気を除去するようになっている。
【００３３】
この画像形成部３１は、図示しないドラムモータから駆動力が供給されることにより、供給ローラ３５、現像ローラ３６及び帯電ローラ３９を矢印Ｒ２方向（図中の反時計回り）へ回転させると共に、感光体ドラム３８を矢印Ｒ１方向（図中の時計回り）へ回転させる。さらに画像形成部３１は、供給ローラ３５、現像ローラ３６、規制ブレード３７及び帯電ローラ３９にそれぞれ所定のバイアス電圧を印加することにより、それぞれ帯電させる。
【００３４】
供給ローラ３５は、帯電によりトナー収容部３４内のトナーを周側面に付着させ、回転によりこのトナーを現像ローラ３６の周側面に付着させる。現像ローラ３６は、規制ブレード３７によって周側面から余分なトナーが除去された後、この周側面を感光体ドラム３８の周側面に当接させる。
【００３５】
一方、帯電ローラ３９は、帯電した状態で感光体ドラム３８と当接することにより、当該感光体ドラム３８の周側面を一様に帯電させる。プリントヘッド３３は、複数の発光素子チップが左右方向に沿って直線状に配置されており（詳しくは後述する）、制御部３（図２）から供給される画像データ信号に基づいた発光パターンで、所定の時間間隔毎に発光することにより、感光体ドラム３８を露光する。これにより感光体ドラム３８は、その上端近傍において周側面に静電潜像が形成される。
【００３６】
続いて感光体ドラム３８は、矢印Ｒ１方向へ回転することにより、この静電潜像を形成した箇所を現像ローラ３６と当接させる。これにより感光体ドラム３８の周側面には、静電潜像に基づいてトナーが付着し、画像データに基づいたトナー画像が現像される。
【００３７】
転写ローラ１７は、感光体ドラム３８の真下に位置しており、その周側面における上端近傍と該感光体ドラム３８の下端近傍との間に、搬送ベルト１４の上側部分を挟んでいる。この転写ローラ１７は、所定のバイアス電圧が印加されると共に、図示しないドラムモータから駆動力が供給されて矢印Ｒ２方向へ回転する。これにより画像形成ユニット１６は、搬送路Ｗに沿って用紙Ｐが搬送されていた場合、感光体ドラム３８の周側面に現像されたトナー画像をこの用紙Ｐに転写することができる。
【００３８】
このようにして各画像形成ユニット１６は、搬送路Ｗに沿って前方から搬送されて来る用紙Ｐに対し、それぞれの色によるトナー画像を順次転写して重ねながら、後方へ進行させていく。
【００３９】
また中搬送部１０（図１）における下ローラ１３の下側には、クリーニング部１９が設けられている。クリーニング部１９は、画像形成処理が行われる場合に用紙Ｐの搬送不良等が生じて搬送ベルト１４に付着したトナーを、該搬送ベルト１４の表面から掻き落として清掃する。これにより中搬送部１０では、次に搬送される用紙Ｐの裏面、すなわち搬送路Ｗにおいて下方を向いている面でありトナー画像が転写されない面にトナーが付着して汚損させてしまう、いわゆる裏写りを防止することができる。
【００４０】
中搬送部１０の後端近傍には、定着部２１が設けられている。定着部２１は、搬送路Ｗを挟んで対向するように配置された加熱ローラ２１Ａ及び加圧ローラ２１Ｂにより構成されている。加熱ローラ２１Ａは、中心軸を左右方向に向けた円筒状に形成されており、内部にヒータが設けられている。加圧ローラ２１Ｂは、加熱ローラ２１Ａと同様の円筒状に形成されており、上側の表面を加熱ローラ２１Ａにおける下側の表面に所定の押圧力で押し付けている。
【００４１】
この定着部２１は、制御部３の制御に基づき、加熱ローラ２１Ａを加熱すると共に当該加熱ローラ２１Ａ及び加圧ローラ２１Ｂをそれぞれ所定方向へ回転させる。これにより定着部２１は、中搬送部１０から受け取った用紙Ｐ、すなわち４色のトナー画像が重ねて転写された用紙Ｐに対して熱及び圧力を加えてトナーを定着させ、さらに後方へ引き渡す。
【００４２】
定着部２１の後方には、排紙部２２が配置されている。排紙部２２は、給紙部５と同様、用紙Ｐを案内するガイドや複数の搬送ローラ等の組み合わせにより構成されている。この排紙部２２は、制御部３の制御に従って各搬送ローラを適宜回転させることにより、定着部２１から引き渡される用紙Ｐを後上方へ搬送してから前方へ向けて折り返し、プリンタ筐体２の上面に形成された排出トレイ２Ｔへ排出する。
【００４３】
さらにプリンタ筐体２内における搬送路Ｗに沿った複数の箇所には、用紙Ｐを検出するための用紙センサ２５、２６、２７及び２８が適宜設けられている。この用紙センサ２５等は、搬送路Ｗ内における用紙Ｐの有無をそれぞれ検出し、得られた検出結果を制御部３へ通知する。これに応じて制御部３は、各搬送ローラの回転や中搬送部１０における搬送ベルト１４の走行等を適宜制御する。
【００４４】
次に、画像形成装置１のブロック構成について、図３を参照しながら説明する。制御部３は、コンピュータ装置等の上位装置（図示せず）から制御信号Ｓ１を受信し、この制御信号Ｓ１に含まれる印刷指示に基づいて印刷動作を開始する。
【００４５】
具体的に制御部３は、まず定着部２１（図１）の内部に設けられている定着器温度センサ２１Ｃ（図３）により、定着部２１が所定の温度範囲内であるか否かを判定する。このとき制御部３は、定着部２１の温度がこの温度範囲未満であれば、加熱ローラ２１Ａ（図１）に通電して加熱させ、該定着部２１の温度をこの温度範囲に合わせる。
【００４６】
また制御部３は、ドライバ４３を介して現像・転写プロセス用モータ４４を回転させると共に帯電用高圧電源４１を動作させ、これにより画像形成ユニット１６（図２）における帯電ローラ３９等を回転させると共に帯電させる。
【００４７】
さらに制御部３は、ドライバ４５を介して用紙送りモータ４６を回転させることにより、給紙部５（図１）のホッピングローラ６等を回転させ、これにより用紙収容カセット４内から用紙Ｐを１枚ずつに分離しながら送り出し、搬送路Ｗに沿って搬送させる。また制御部３は、用紙センサ２５〜２８等から得られる検出結果を基に、用紙Ｐの位置や搬送の状態等を認識し、搬送速度の調整等を行う。
【００４８】
一方、画像処理部４８は、上位装置から供給される画像データに対して所定の画像処理を施すことにより、１ページ毎の画像形成用データを生成する。制御部３は、用紙センサ２６による検出結果等を基に、用紙Ｐが印刷可能な位置、例えば画像形成装置１６Ｋ（図１）の直前に到達した時点において、画像処理部４８に対しタイミング信号Ｓ３を送信する。このタイミング信号Ｓ３には、主走査同期信号及び副走査同期信号等が含まれている。
【００４９】
これに応じて画像処理部４８は、生成した画像形成用データを１ライン分ずつに分離したビデオ信号Ｓ２を生成して制御部３へ送信する。制御部３は、このビデオ信号Ｓ２を基に印刷データ信号Ｓ４を生成し、これを画像形成ユニット１６（図２）のプリントヘッド３３へ送信する。これによりプリントヘッド３３は、画像データに基づいた発光パターンで発光し、感光体ドラム３８の周側面に静電潜像を１ラインずつ形成していくことができる。
【００５０】
［１−２．プリントヘッドの回路構成］
［１−２−１．プリントヘッドにおける各部の接続］
次に、プリントヘッド３３の回路構成に関し、各部の接続について図４を参照しながら説明する。露光装置としてのプリントヘッド３３は、複数の発光サイリスタＬＴ（ＬＴ１、ＬＴ２、…）と、複数のフリップフロップＦＦ（ＦＦ１、ＦＦ２、…）と、複数のゲート駆動回路ＧＤ（ＧＤ１、ＧＤ２、…）とにより構成されている。
【００５１】
このうち各フリップフロップＦＦ及び各ゲート駆動回路ＧＤは、シフトレジスタ３３Ｒ内にそれぞれ設けられている。説明の都合上、以下では、１個ずつの発光サイリスタＬＴ、フリップフロップＦＦ及びゲート駆動回路ＧＤの組合せにより構成される回路を発光駆動回路ＬＤＣ（ＬＤＣ１、ＬＤＣ２、…）とも呼ぶ。また以下では、ゲート駆動回路ＧＤ及びフリップフロップＦＦをまとめて駆動回路とも呼ぶ。
【００５２】
因みにシフトレジスタ３３Ｒは、後述するように、シリコン等の半導体ウェハ上に周知のＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造を用いて製造されている。またこのシフトレジスタ３３Ｒは、ガラス基板上に周知のＴＦＴ（Thin Film Transistor）技術を用いて製造することもできる。
【００５３】
一方、制御部３には、プリントヘッド３３の各発光駆動回路ＬＤＣを駆動制御する駆動制御回路５０が設けられている。駆動制御回路５０は、外部からＤＲＶ  ＯＮ−Ｐ信号が供給されると共に、各種信号を出力するシリアルデータ端子５０Ｉ、クロック端子５０ＣＫ及びデータ端子５０Ｄを有している。
【００５４】
駆動制御回路５０は、所定のクロック周波数の矩形波でなるクロック信号ＳＣＫを生成し、これをクロック端子５０ＣＫからプリントヘッド３３のクロック端子３３ＣＫに供給する。また駆動制御回路５０は、画像データに応じたシリアルデータ信号ＳＩを生成し、これをシリアルデータ端子５０Ｉからプリントヘッド３３のシリアルデータ端子３３Ｉに供給する。さらに駆動制御回路５０は、供給されるＤＲＶ  ＯＮ−Ｐ信号を反転させた電位をデータ端子５０Ｄに印加する。このデータ端子５０Ｄは、プリントヘッド３３のデータ端子３３Ｄと接続されている。
【００５５】
因みにプリントヘッド３３は、図示しない電源端子を介して、図示しない電源回路から所定の電源電圧ＶＤＤが供給されると共に、図示しないグランド端子を介してグランドに接続されている。従ってプリントヘッド３３は、駆動制御回路５０や図示しない電源回路等、外部との間での電気的な接続線の数が５本となっている。
【００５６】
一方、プリントヘッド３３では、クロック端子３３ＣＫ、シリアルデータ端子３３Ｉ及びデータ端子３３Ｄが、発光駆動回路ＬＤＣと接続されている。このうちクロック端子３３ＣＫは、各フリップフロップＦＦのクロック入力端子と接続されており、駆動制御回路５０から供給されるクロック信号ＳＣＫを各フリップフロップＦＦにそれぞれ供給する。このため各フリップフロップＦＦは、このクロック信号ＳＣＫに同期したタイミングで動作する。
【００５７】
シリアルデータ端子３３Ｉは、初段のフリップフロップＦＦ１の入力端子Ｄと接続されている。このフリップフロップＦＦ１の出力端子Ｑは、次段のフリップフロップＦＦ２の入力端子Ｄに接続されると共に、ゲート駆動回路ＧＤ１の入力端子Ｑに接続されている。このためフリップフロップＦＦ１は、シリアルデータ端子３３Ｉから供給されるシリアルデータ信号ＳＩを基に、クロック信号ＳＣＫに従ったタイミングで出力信号ＳＱ１を生成し、これをゲート駆動回路ＧＤ１及び次段のフリップフロップＦＦ２へ供給する。
【００５８】
因みに２段目以降のフリップフロップＦＦ（ＦＦ２、ＦＦ３、…）は、前段のフリップフロップＦＦの出力端子Ｑから供給される出力信号ＳＱ（ＳＱ１、ＳＱ２、…）を基に、クロック信号ＳＣＫに従ったタイミングで出力信号ＳＱ（ＳＱ２、ＳＱ３、…）を生成し、これをゲート駆動回路ＧＤ及び次段のフリップフロップＦＦへそれぞれ供給する。すなわち各フリップフロップＦＦは、クロック信号ＳＣＫの周期ごとに，シリアルデータ信号ＳＩを順次後段へシフトしていくことになる。
【００５９】
各ゲート駆動回路ＧＤは、出力端子Ｋが発光サイリスタＬＴのカソード端子及びデータ端子３３Ｄに接続されており、また出力端子Ｇが該発光サイリスタＬＴのゲート端子に接続されている。さらに発光サイリスタＬＴは、アノード端子に電源電圧ＶＤＤが供給されている。
【００６０】
［１−２−２．ゲート駆動回路の構成及び基本動作］
一方、ゲート駆動回路ＧＤ（図４）は、図５（Ａ）にシンボルを示すように、１個の入力端子Ｑと、２個の出力端子Ｇ及びＫとを有している。このゲート駆動回路ＧＤは、図５（Ｂ）に示す等価回路５１と同等の電気的特性を有している。等価回路５１は、インバータ５２、ＰＭＯＳトランジスタ５３及び５４、並びにアナログスイッチ５５により構成されている。このうちアナログスイッチ５５は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソース端子同士及びドレーン端子同士をそれぞれ並列に接続した回路構成となっている。以下、このソース端子及びドレーン端子のうち何れか一方を第１端子と呼び、また他方を第２端子と呼ぶ。
【００６１】
入力端子Ｑは、インバータ５２の入力端子と、アナログスイッチ５５におけるＰＭＯＳトランジスタ側のゲート端子と接続されている。インバータ５２の出力端子は、アナログスイッチ５５におけるＮＭＯＳトランジスタ側のゲート端子と、ＰＭＯＳトランジスタ５３のゲート端子とに接続されている。
【００６２】
ＰＭＯＳトランジスタ５３のソース端子は図示しない電源回路と接続され、所定の電源電圧ＶＤＤが供給される。ＰＭＯＳトランジスタ５３のドレーン端子は、ＰＭＯＳトランジスタ５４のソース端子と接続されている。ＰＭＯＳトランジスタ５４のドレーン端子は、自身のゲート端子、出力端子Ｇ及びアナログスイッチ５５の第１端子とそれぞれ接続されている。またアナログスイッチ５５の第２端子は、出力端子Ｋと接続されている。
【００６３】
かかる構成によりゲート駆動回路ＧＤは、入力端子Ｑにハイレベルの信号が供給されると、インバータ５２の出力信号がローレベルとなり、ＰＭＯＳトランジスタ５３及び５４が何れも「オン」となるため、出力端子Ｇから出力される出力信号ＳＧがハイレベルとなる。またこのときアナログスイッチ５５は、オフ状態となり、第１端子及び第２端子を電気的に切断する。すなわち出力端子Ｋは、出力端子Ｇから電気的に切り離された状態となる。
【００６４】
またゲート駆動回路ＧＤは、入力端子Ｑにローレベルの信号が供給されると、アナログスイッチ５５は、オン状態となり、第１端子及び第２端子を電気的に接続する。すなわち出力端子Ｋは、出力端子Ｇと電気的に接続された状態となる。またこのときゲート駆動回路ＧＤでは、ＰＭＯＳトランジスタ５３及び５４が何れも「オフ」となる。
【００６５】
［１−２−３．発光サイリスタの構成及び基本動作］
次に、発光サイリスタＬＴの構成及び基本動作について説明する。被駆動素子としての発光サイリスタＬＴは、一般的な発光ダイオード（ＬＥＤ）と類似した構成となっており、電流が供給されると発光する、いわゆる発光素子として機能する。発光サイリスタＬＴは、図６（Ａ）に回路記号を示すように、アノード（Ａ）、カソード（Ｋ）及びゲート（Ｇ）といった３個の端子を有している。この発光サイリスタＬＴは、閾値電圧若しくは閾値電流が外部から制御可能な制御電極（すなわちゲート端子）を有する三端子スイッチ素子となっている。
【００６６】
この発光サイリスタＬＴは、図６（Ｂ）に模式的な断面図を示すように、性質の異なる複数の材料によりそれぞれ構成された複数の層が積層されたような構成となっている。例えば発光サイリスタＬＴは、ＧａＡｓウェハ基材を用い、周知のＭＯ−ＣＶＤ（Metal Organic-Chemical Vapor Deposition）法によりその上側に所定の結晶をエピタキシャル成長させることにより、製造される。
【００６７】
具体的に発光サイリスタＬＴは、ＧａＡｓウェハ基材に対し、所定のバッファ層や犠牲層（図示せず）をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＮ型の不純物を含ませたＮ型層６１と、Ｐ型の不純物を含ませて成層したＰ型層６２と、Ｎ型の不純物を含ませたＮ型層６３とを順次積層させる。これにより発光サイリスタＬＴは、まず「ＮＰＮ」の３層構造でなるウェハとして構成される。
【００６８】
次に発光サイリスタＬＴは、最上層であるＮ型層６３の一部に対し、周知のフォトリソグラフィー法が施されることにより、選択的にＰ型の不純物が含まれるＰ型領域６４が形成される。さらに発光サイリスタＬＴは、周知のドライエッチング法が施されることにより、所定の溝部分が形成され、その結果として素子分離が行われ、各発光サイリスタＬＴに分離される。また発光サイリスタＬＴは、前述したエッチングの過程において、最下層であるＮ型層６１の一部が露出され、この露出された領域に金属配線が形成されてカソード（Ｋ）電極が形成される。さらに発光サイリスタＬＴは、Ｐ型層６２及びＰ型領域６４にも、これと同様にアノード（Ａ）電極及びゲート（Ｇ）電極がそれぞれ形成される。
【００６９】
なお発光サイリスタＬＴは、図６（Ｃ）に示すように、図６（Ｂ）と一部異なる手法により製造することもできる。具体的に発光サイリスタＬＴは、まず図６（Ｂ）に示した手法と同様に、Ｎ型層６１、Ｐ型層６２及びＮ型層６３が順次積層された「ＮＰＮ」の３層構造でなるウェハとして構成される。さらに発光サイリスタＬＴは、Ｎ型層６３の上側に、Ｐ型の不純物を含ませたＰ型層６５が成層されることにより、上側から「ＰＮＰＮ」の４層構造でなるウェハとして構成される。
【００７０】
次に発光サイリスタＬＴは、周知のドライエッチング法が施されることにより、所定の溝部分が形成され、その結果として素子分離が行われる。また発光サイリスタＬＴは、図６（Ｂ）の場合と同様、前述したエッチングの過程において、最下層であるＮ型層６１の一部が露出され、この露出された領域に金属配線が形成されてカソード電極が形成される。さらに発光サイリスタＬＴは、最上層であるＰ型層６５の一部が露出され、アノード電極が形成されると共に、Ｐ型層６２の一部が露出され、ゲート電極が形成される。
【００７１】
このように製造される発光サイリスタＬＴ（図６（Ｂ）及び（Ｃ））は、図６（Ｄ）に示す等価回路６６と同等の電気的特性を有している。等価回路６６は、ＰＮＰトランジスタ６７及びＮＰＮトランジスタ６８が組み合わされた構成となっている。すなわち等価回路６６は、ＰＮＰトランジスタ６７のエミッタ端子が発光サイリスタＬＴのアノード端子に相当し、ＮＰＮトランジスタ６８のベース端子が発光サイリスタＬＴのゲート端子に相当し、ＮＰＮトランジスタ６８のエミッタ端子が発光サイリスタＬＴのカソード端子に相当している。また等価回路６６は、ＰＮＰトランジスタ６７のコレクタ端子がＮＰＮトランジスタ６８のベース端子と接続され、ＰＮＰトランジスタ６７のベース端子がＮＰＮトランジスタ６８のコレクタ端子と接続されている。
【００７２】
かかる構成により発光サイリスタＬＴは、アノード端子に所定の電源電圧が印加され、且つカソード端子の電位が低くゲート端子の電位が高い状態になると、両者の間にトリガ電流が流れ、これを契機としてアノード端子及びカソード端子間に電流が流れ、発光状態となる。また発光サイリスタＬＴは、この発光状態において、カソード端子の電位がアノード端子と同程度に高められて両者の電位差が無くなると、消灯状態となる。さらに発光サイリスタＬＴは、ゲート端子の電位が低い状態であれば、アノード端子及びカソード端子の間に電位差が生じたとしても、トリガ電流が流れないため、発光状態にはならず、消灯状態を維持する。
【００７３】
なお発光サイリスタＬＴは、ＧａＡｓウェハ上にＡｌＧａＡｓ層を形成した構造に限らず、例えばＧａＰ、ＧａＡｓＰやＡｌＧａＩｎＰ等の材料を用いるものであっても良く、さらにはサファイア基板上にＧａＮ、ＡｌＧａＮやＩｎＧａＮ等の材料を成膜したものであっても良い。
【００７４】
［１−３．プリントヘッドの発光動作］
［１−３−１．発光駆動回路の基本的な発光動作］
まず、発光駆動回路ＬＤＣ（図４）の一部であるゲート駆動回路ＧＤ及び発光サイリスタＬＴの基本動作について説明する。制御部３の駆動制御回路５０は、外部から供給される駆動指令信号ＤＲＶ  ＯＮ−Ｐ信号がローレベルになると、データ端子５０Ｄをハイレベルとし、発光サイリスタＬＴのカソード端子を電源電圧ＶＤＤとほぼ等しい電位とする。
【００７５】
発光駆動回路ＬＤＣでは、発光サイリスタＬＴにおけるアノード・カソード端子間の電位差がほぼ０［Ｖ］となり、いわゆるゲート電流が発生しないため、駆動制御回路５０のデータ端子５０Ｄに流れ込む電流Ｉｏｕｔもほぼ０［Ａ］となる。この結果、発光駆動回路ＬＤＣでは、発光サイリスタＬＴが発光しない（すなわち消灯した）非発光状態となる。
【００７６】
一方、駆動制御回路５０は、駆動指令信号ＤＲＶ  ＯＮ−Ｐ信号がハイレベルになると、データ端子５０Ｄがローレベルとなり、電源電圧ＶＤＤとの間に十分な電位差を生じる。これにより発光駆動回路ＬＤＣでは、発光サイリスタＬＴにおけるアノード・カソード端子間に十分な電位差が生じる。
【００７７】
この状態において発光駆動回路ＬＤＣは、駆動制御回路５０から供給されるシリアルデータ信号ＳＩがハイレベルである場合、クロック信号ＳＣＫに従ったタイミングで、フリップフロップＦＦの出力信号ＳＱがハイレベルとなる。これに応じて発光駆動回路ＬＤＣでは、ゲート駆動回路ＧＤの出力端子Ｇがハイレベルとなるため、発光サイリスタＬＴのゲート端子にトリガ電流が生じ、該発光サイリスタＬＴが発光した（すなわち点灯した）発光状態となる。
【００７８】
因みに発光駆動回路ＬＤＣでは、このとき発光サイリスタＬＴのカソード端子に流れる電流が、駆動制御回路５０のデータ端子５０Ｄに流入する電流Ｉｏｕｔとなる。このため発光サイリスタＬＴは、この電流Ｉｏｕｔの大きさに応じた発光量で発光することになる。
【００７９】
このように発光駆動回路ＬＤＣは、駆動指令信号ＤＲＶ  ＯＮ−Ｐ信号がハイレベルであることによりデータ端子５０Ｄがローレベルであり、且つシリアルデータ信号ＳＩがハイレベルである場合のみ、クロック信号ＳＣＫに従ったタイミングで発光サイリスタＬＴが発光した発光状態となり、それ以外の場合に非発光状態となるようになっている。
【００８０】
［１−３−２．プリントヘッドにおける発光動作］
次に、プリントヘッド３３における発光動作について、図７のタイミングチャートを参照しながら説明する。ここでは、図４の場合と同様、８個の発光駆動回路ＬＤＣ１〜ＬＤＣ８に着目し、これらをそれぞれ発光させる場合を想定する。
【００８１】
制御部３（図４）は、画像形成装置１（図１）に電源が投入されると、予備動作として、プリントヘッド３３におけるシフトレジスタ３３Ｒのリセット処理を行う。このリセット処理において、制御部３の駆動制御回路５０は、シリアルデータ信号ＳＩをローレベルとして供給しながら、クロック信号ＳＣＫにシフトレジスタ３３Ｒの段数、すなわちフリップフロップＦＦの数と同数（この場合は８個）のクロックパルスを生成する。これによりプリントヘッド３３では、シフトレジスタ３３Ｒにおける各フリップフロップＦＦの出力信号ＳＱ１〜ＳＱ８が全てローレベルとなる。
【００８２】
一方、制御部３の駆動制御回路５０は、上位装置から画像データの印刷命令等を取得した場合、所定の時刻ｔ１（図７）においてシリアルデータ信号ＳＩをローレベルからハイレベルに立ち上げ、その後の時刻ｔ２においてクロック信号ＳＣＫに比較的短いパルス幅の第１パルスＣＰ１を発生させる。このクロック信号ＳＣＫがハイレベルに立ち上がると、シフトレジスタ３３Ｒの初段であるフリップフロップＦＦ１は、シリアルデータ信号ＳＩを取り込み、これより僅かに遅いタイミングで出力信号ＳＱ１をハイレベルに立ち上げる。また駆動制御回路５０は、時刻ｔ２よりも後の時刻ｔ３において、シリアルデータ信号ＳＩをハイレベルからローレベルに立ち下げる。
【００８３】
このように出力信号ＳＱ１がハイレベルに立ち上がると、ゲート駆動回路ＧＤ（図４及び図６）は、上述したように出力端子Ｇから出力される出力信号ＳＧ１をハイレベルとし、また出力端子Ｋを該出力端子Ｇから電気的に切り離す。これにより発光サイリスタＬＴ１は、ゲート端子の電位が上昇する。
【００８４】
続いて駆動制御回路５０は、時刻ｔ４（図７）において、外部から供給される駆動指令信号ＤＲＶ  ＯＮ−Ｐ信号がハイレベルになり、これに応じてデータ端子５０Ｄをローレベルとする。これにより発光サイリスタＬＴ１は、ゲート端子及びカソード端子の間に電位差が生じるため、両者の間にトリガ電流が流れてターンオン（点灯）し、発光状態となる。
【００８５】
この時刻ｔ４から所定の発光期間ＴＤ１が経過した時刻ｔ５において、駆動制御回路５０は、外部から供給される駆動指令信号ＤＲＶ  ＯＮ−Ｐ信号がローレベルになり、これに応じてデータ端子５０Ｄをハイレベルとする。これにより発光サイリスタＬＴ１は、アノード端子及びカソード端子の間における電位差がほぼ０［Ｖ］となるため、両者の間に電流が流れなくなってターンオフ（消灯）し、非発光状態となる。
【００８６】
ここで、発光サイリスタＬＴにおける発光量、すなわち出射される光の強度は、主にアノード端子及びカソード端子の間に流れる電流の大きさに起因する。このため画像形成装置１では、制御部３の駆動制御回路５０（図４）として定電流特性を有する駆動回路を採用することにより、データ端子５０Ｄに流れる電流Ｉｏｕｔの大きさをほぼ一定に維持することができる。この場合、例えば各発光サイリスタＬＴにおいて、アノード端子及びカソード端子の間における電位差に多少のばらつきがあったとしても、流れる駆動電流の大きさをほぼ一定に揃えることができるので、発光量をほぼ一定に揃えることができる。
【００８７】
また駆動制御回路５０は、データ端子５０Ｄを時刻ｔ４においてローレベルに立ち下げ、且つ時刻ｔ５においてハイレベルに立ち上げたことにより、発光駆動回路ＬＤＣ１の発光サイリスタＬＴ１を発光させた。このため駆動制御回路５０は、仮に時刻ｔ４及びｔ５において、データ端子５０Ｄをハイレベルのままとした場合、発光駆動回路ＬＤＣ１の発光サイリスタＬＴ１を発光させないようにすること、すなわち非発光状態を維持することができる。このように駆動制御回路５０は、データ端子５０Ｄをハイレベル又はローレベルに切り替えることにより、発光駆動回路ＬＤＣ１の発光サイリスタＬＴ１を発光させるか否かを制御することができる。
【００８８】
やがて駆動制御回路５０は、時刻ｔ６において、クロック信号ＳＣＫが再び立ち上がる。このときシリアルデータ信号ＳＩはローレベルになっているため、フリップフロップＦＦ１は、この時刻ｔ６から僅かに遅いタイミングで、出力信号Ｑ１をローレベルに立ち下げる。一方、次段のフリップフロップＦＦ２は、時刻ｔ６において入力端子Ｄにハイレベルの出力信号Ｑ１が入力されていたため、出力信号Ｑ２をハイレベルに立ち上げる。
【００８９】
続いて駆動制御回路５０は、時刻ｔ７において、時刻ｔ４と同様に、外部から供給される駆動指令信号ＤＲＶ  ＯＮ−Ｐ信号がハイレベルになり、これに応じてデータ端子５０Ｄをローレベルとする。これにより発光サイリスタＬＴ２は、ゲート端子及びカソード端子の間に電位差が生じるため、両者の間にトリガ電流が流れてターンオン（点灯）し、発光状態となる。
【００９０】
この時刻ｔ７から所定の発光期間ＴＤ２が経過した時刻ｔ８において、駆動制御回路５０は、時刻ｔ５と同様に、外部から供給される駆動指令信号ＤＲＶ  ＯＮ−Ｐ信号がローレベルになり、これに応じてデータ端子５０Ｄをハイレベルとする。これにより発光サイリスタＬＴ２は、アノード端子及びカソード端子の間における電位差がほぼ０［Ｖ］となるため、両者の間に電流が流れなくなってターンオフ（消灯）し、非発光状態となる。
【００９１】
このようにプリントヘッド３３（図４）では、シリアルデータ信号ＳＩが時刻ｔ１から時刻ｔ３までの短い間のみハイレベルとなるため、クロック信号ＳＣＫ（図１２）が立ち上がるごとに、各フリップフロップＦＦ１〜ＦＦ８の各出力信号ＳＱ１〜ＳＱ８を順次切り替えながら、何れか１つのみを一時的にハイレベルとし、他をローレベルとする。
【００９２】
このためプリントヘッド３３では、駆動制御回路５０におけるデータ端子５０Ｄの電位がローレベルであれば、各出力信号ＳＱ１〜ＳＱ８とそれぞれ対応する各発光サイリスタＬＴ１〜ＬＴ８のうち、該出力信号ＳＱがハイレベルとなっている発光サイリスタＬＴのみを、択一的に発光させることができる。
【００９３】
かかる構成により、プリントヘッド３３では、発光サイリスタＬＴをターンオン（発光）させる場合、該発光サイリスタＬＴにおけるゲート・カソード間のＰＮ接合部に対し、順方向にバイアスさせるような電位差を与えてゲート電流を供給させれば良い。またプリントヘッド３３では、該発光サイリスタＬＴを非発光状態のままとする場合、ゲート・カソード間の電位差を順方向電圧以下としておけば良いため、この電位差をゼロとし、或いは逆方向へ電圧を印加することもできる。
【００９４】
またプリントヘッド３３では、フリップフロップＦＦの出力信号ＳＱがローレベルである場合、ゲート駆動回路ＧＤの等価回路５１（図６（Ｂ））において、アナログスイッチ５５がオン状態となり、ＰＭＯＳトランジスタ５３及び５４が何れもオフとなる。このためプリントヘッド３３では、発光サイリスタＬＴのゲート・カソード間に電圧が印加されず、ゲート電流が発生しないため、該発光サイリスタＬＴをオフ状態（非発光状態）に維持することができる。
【００９５】
なおプリントヘッド３３では、各発光サイリスタＬＴ（ＬＴ１、ＬＴ２、…）の発光時間ＴＤ（ＴＤ１、ＴＤ２、…）を統一しても良く、或いは互いに相違させても良い。例えばプリントヘッド３３では、各発光サイリスタＬＴの発光効率がばらついていた場合、それぞれの発光効率に応じて発光時間ＴＤを調整することにより、各発光サイリスタＬＴから一定の露光エネルギーを得られるように制御することもできる。
【００９６】
［１−３−３．発光サイリスタのターンオン動作］
次に、発光サイリスタＬＴにおけるターンオン動作について、詳細に説明する。図８（Ａ）は、図６（Ａ）と対応する回路図であり、発光サイリスタＬＴのみを表している。この発光サイリスタＬＴでは、アノード・カソード間電圧Ｖａ、ゲート・カソード間電圧Ｖｇｋ、アノード端子に流れるアノード電流Ｉａ、ゲート端子に流れるゲート電流Ｉｇをそれぞれ定義する。
【００９７】
また図８（Ｂ）は、図６（Ｄ）と同様、発光サイリスタＬＴを等価回路６６により表した回路図である。この図８（Ｂ）では、発光サイリスタＬＴのアノード端子、カソード端子及びゲート端子に相当する各端子を、それぞれ単にアノード端子（Ａ）、カソード端子（Ｋ）及びゲート端子（Ｇ）と呼ぶ。このうちアノード端子は、図示しない電源回路から所定の電源電圧ＶＤＤが印加されている。またカソード端子は、駆動制御回路５０（図４）のデータ端子５０Ｄに相当する駆動回路（図示せず）のデータ端子Ｄと接続されている。
【００９８】
この等価回路６６では、図８（Ａ）において定義した各電圧及び電流に加えて、発光サイリスタＬＴにおけるアノード・カソード間の電圧に相当する電圧Ｖａｇ及びＮＰＮトランジスタ６８のベース端子に流れるベース電流Ｉｂを定義する。また等価回路６６では、発光サイリスタＬＴのカソード端子に相当するＮＰＮトランジスタ６８のエミッタ端子に流れるカソード電流Ｉｋを定義する。
【００９９】
ここで、発光サイリスタＬＴがターンオン（点灯）する過程に着目するものとし、図８（Ｂ）の等価回路６６においてゲート端子がハイレベルである場合について検討する。またこのとき、データ端子Ｄがローレベルであるものとする。
【０１００】
この場合、等価回路６６では、ゲート端子からカソード端子へ向けて流れるゲート電流Ｉｇが発生する。このゲート電流Ｉｇは、発光サイリスタＬＴ（図８（Ａ））におけるゲート・カソード間のＰＮ接合部分、すなわち等価回路６６（図８（Ｂ））におけるＮＰＮトランジスタ６８のエミッタ・ベース間を、順方向電流として流れることになる。
【０１０１】
図８（Ｂ）の等価回路６６において、ゲート電流Ｉｇは、ＮＰＮトランジスタ６８のベース電流Ｉｂに相当するものである。このためＮＰＮトランジスタ６８は、このベース電流Ｉｂが流れることにより、オン状態への移行を開始し、コレクタ端子にコレクタ電流を発生させる。等価回路６６では、このコレクタ電流がＰＮＰトランジスタ６７のベース電流となるため、該ＰＮＰトランジスタ６７もオン状態へ移行する。このとき生じたコレクタ電流は、ＮＰＮトランジスタ６８のベース電流Ｉｂを増強し、該ＮＰＮトランジスタ６８のオン状態への移行を加速させることになる。
【０１０２】
一方、等価回路６６では、ＰＮＰトランジスタ６７が完全にオン状態へ移行した後に、該ＰＮＰトランジスタ６７のコレクタ・エミッタ間電圧、すなわち発光サイリスタＬＴにおけるアノード・カソード間の電圧Ｖａｇが低下し、ゲート端子電位が上昇する。ここで等価回路６６では、このゲート端子電位が、図示しない駆動回路におけるデータ端子Ｄのハイレベル電圧以上になると、該データ端子Ｄから発光サイリスタＬＴのゲート端子へ流れるゲート電流Ｉｇをほぼ０［Ａ］とすることができる。この結果、発光サイリスタＬＴは、アノード電流Ｉａとほぼ等しい大きさのカソード電流Ｉｋがカソード端子に流れることになり、完全にオン状態、すなわち発光状態となる。
【０１０３】
ここで、発光サイリスタＬＴにおけるカソード電流Ｉｋ（図８（Ｂ））とアノード・カソード間電圧Ｖａ（図８（Ａ））との関係をグラフ化すると、図８（Ｃ）に示すような特性曲線Ｕ１として表すことができる。図８（Ｃ）において、座標（０，０）である原点は、発光サイリスタＬＴが消灯している状態を表しており、カソード電流Ｉｋがほぼ０［Ａ］となっている。
【０１０４】
発光サイリスタＬＴがターンオンを開始すると、等価回路６６では、カソード電流Ｉｋが増加していき、やがて電流Ｉｋｐとなる。これと共に等価回路６６では、カソード端子の電位が低下するため、アノード・カソード間電圧Ｖａが上昇していき、やがて電圧Ｖａｐに到達する。またこのときの座標（Ｉｋｐ，Ｖａｐ）により表される特性曲線Ｕ１上の点を、特性点Ｕ１ｐとする。すなわち特性曲線Ｕ１は、矢印ｗｕ１として示したように、発光サイリスタＬＴがターンオンを開始した原点（０，０）から、比較的急峻な傾斜角度の曲線を描きながら、座標（Ｉｋｐ，Ｖａｐ）の特性点Ｕ１ｐに到達する。
【０１０５】
等価回路６６は、アノード端子及びカソード端子の間に電圧Ｖａｐが印加されると、ゲート電流Ｉｇが流れる。このゲート電流Ｉｇは、ＮＰＮトランジスタ６８のベース電流Ｉｂに等しい大きさとなる。また、図８（Ｃ）においてアノード・カソード間電圧Ｖａが電圧Ｖａｐとなる特性点Ｕ１ｐは、カソード電流Ｉｋ軸方向に関し、オフ領域ＲＡとオン遷移領域ＲＢとの境界に相当する。このオフ領域ＲＡは、発光サイリスタＬＴが非発光状態となっている領域である。またオン遷移領域ＲＢは、発光サイリスタＬＴが非発光状態から発光状態へ遷移している領域である。
【０１０６】
続いて等価回路６６では、カソード電流Ｉｋが電流Ｉｋｐから増加して電流Ｉｋｖとなる一方、アノード・カソード間電圧Ｖａが低下して電圧Ｖａｖとなる。また、このとき座標（Ｉｋｖ，Ｖａｖ）により表される特性曲線Ｕ１上の点を特性点Ｕ１ｖとする。この特性点Ｕ１ｖは、カソード電流Ｉｋ軸方向に関し、オン遷移領域ＲＢとオン領域ＲＣとの境界に相当する。このオン領域ＲＣは、発光サイリスタＬＴが発光状態となっている領域である。このとき等価回路６６では、ゲート電流Ｉｇがほぼ０［Ａ］まで低下しており、図示しない駆動回路のデータ端子Ｄを発光サイリスタＬＴのゲート端子から切り離した場合と実質的に同等の状態となっている。
【０１０７】
やがて等価回路６６では、矢印ｗｕ２として示したように、カソード電流Ｉｋが電流Ｉｋｖからさらに増加して電流Ｉｋｅになり、アノード・カソード間電圧Ｖａが再び上昇に転じて電圧Ｖａｅとなる。また、このとき座標（Ｉｋｅ，Ｖａｅ）により表される特性曲線Ｕ１上の点を特性点Ｕ１ｅとする。この特性点Ｕ１ｅは、発光サイリスタＬＴを発光駆動させる場合における最終的な動作点となっている。このとき発光サイリスタＬＴでは、図示しない駆動回路から供給される駆動電流（図４における電流Ｉｏｕｔに相当する）に等しい電流Ｉｋｅが流れており、所定の光強度で発光する。
【０１０８】
また図８（Ｄ）は、図８（Ｃ）と対応しており、発光サイリスタＬＴにおけるカソード電流Ｉｋとゲート電流Ｉｇとの関係をグラフ化した特性曲線Ｕ２を表している。等価回路６６では、発光サイリスタＬＴがターンオンを開始すると、カソード電流Ｉｋが増加していくと共に、ゲート電流Ｉｇも増加していく。
【０１０９】
やがて等価回路６６では、カソード電流Ｉｋが電流Ｉｋｐとなったときにゲート電流Ｉｇが電流Ｉｇｐとなった後、カソード電流Ｉｋが増加し続ける一方でゲート電流Ｉｇが減少していく。このため特性曲線Ｕ２は、カソード電流Ｉｋが電流Ｉｋｐとなりゲート電流Ｉｇが電流Ｉｇｐとなったときの特性点Ｕ２ｐがピークとなるような曲線を描いている。
【０１１０】
このように発光サイリスタＬＴは、ターンオン動作において、カソード電流Ｉｋについては単調に増加させるものの、アノード・カソード間電圧Ｖａについては上昇及び低下を交互に行い、ゲート電流Ｉｇについては増加させた後減少させるようになっている。
【０１１１】
［１−４．プリントヘッドの構成］
次に、プリントヘッド３３の構成について、図９を参照しながら説明する。図９は、プリントヘッド３３の模式的な断面図を表している。また図９は、説明の都合上、図２におけるプリントヘッド３３を紙面上で半回転させた状態、すなわち上下方向及び前後方向を何れも反対に向けた状態で表している。以下では、図９における上方向を照射方向とも呼び、下方向を反照射方向とも呼ぶ。
【０１１２】
プリントヘッド３３は、ベース部材７１を中心に構成されている。ベース部材７１は、左右方向の長さに対して前後方向の長さが短く、上下方向の長さがさらに短い、全体として扁平な直方体状ないし板状に形成されており、十分な強度を有している。ベース部材７１の照射方向側（すなわち下側）には、プリント配線板７２が設けられている。プリント配線板７２は、ベース部材７１と比較して、左右方向及び前後方向の長さが概ね同等であり、上下方向の長さがやや短くなっている。このプリント配線板７２は、例えばガラスエポキシ樹脂でなり、上下それぞれの表面に所定の回路パターンが形成されている。
【０１１３】
図１０に模式的な斜視図を示すと共に、図１１に模式的な断面図を示すように、プリント配線板７２の照射方向側には、例えば２６個のように多数の発光素子チップ７３が、左右方向に沿って１列に整列された状態で、ペースト７４により取り付けられている。因みに図１１は、図１０におけるＡ１−Ａ２断面図である。
【０１１４】
被駆動素子チップとしての発光素子チップ７３は、板状に構成されたチップ基体７３Ｂにおける照射方向側（すなわち下側）の表面に、左右方向に細長く、且つ上下方向に短い（すなわち薄い）エピタキシャルフィルム７３Ｆが取り付けられている。説明の都合上、以下では左右方向を整列方向とも呼び、この左右方向と交差する前後方向を交差方向とも呼ぶ。
【０１１５】
素子フィルムとしてのエピタキシャルフィルム７３Ｆには、例えば１９２個のように多数の発光サイリスタＬＴが左右方向に沿って整列した状態で形成されている。このエピタキシャルフィルム７３Ｆは、例えば特許文献１に開示されているエピタキシャルフィルムボンディング法によってチップ基体７３Ｂの表面（以下これを配置面とも呼ぶ）に接着された後、それぞれに設けられた接続端子同士がフォトリソグラフィー法を用いて配線されることにより、該チップ基体７３Ｂに対して電気的に接続される。説明の都合上、以下では発光サイリスタＬＴを被駆動素子とも呼び、また複数の発光サイリスタＬＴを被駆動素子群とも呼ぶ。
【０１１６】
このようにプリント配線板７２には、２６個の発光素子チップ７３が配列され、各発光素子チップ７３に１９２個の発光サイリスタＬＴが設けられているため、合計４９９２個の発光サイリスタＬＴが設けられている。またプリントヘッド３３（図２及び図４）は、例えば左右方向の長さがＡ４サイズにおける短辺の長さ（２１０［ｍｍ］）とほぼ同等となっており、この長さの範囲に４９９２個の発光サイリスタＬＴが等間隔に配置されている。これによりプリントヘッド３３は、感光体ドラム３８（図２）の周側面上に６００［ｄｐｉ］の解像度でなる静電潜像を生成することができる。
【０１１７】
因みにプリントヘッド３３では、一定の解像度でなる静電潜像を生成する観点から、各発光素子チップ７３の境界部分において、隣接する発光サイリスタＬＴ同士の間隔を、１個の発光素子チップ７３内における各発光サイリスタＬＴ同士の間隔と同等に合わせることが望ましい。このため各発光素子チップ７３では、左右方向に関して、チップ基体７３Ｂにおける左右両端から、左右それぞれにおいて最も端側に位置する発光サイリスタＬＴまでの距離が、極めて短くなっている。
【０１１８】
また、上述した駆動制御回路５０（図４）は、１個の発光素子チップ７３に設けられた１９２個の発光駆動回路ＬＤＣを１個のグループとして、このグループ内の各発光駆動回路ＬＤＣを時分割でそれぞれ駆動するようになっている。このため制御部３には、発光素子チップ７３と同数である２６個の駆動制御回路５０が設けられており、各駆動制御回路５０がそれぞれ並列的に、各発光素子チップ７３の各発光駆動回路ＬＤＣをそれぞれ駆動する。ただし図４では、説明の都合上、１個の駆動制御回路５０のみを示し、他を省略した。
【０１１９】
各発光素子チップ７３（図１０）における照射方向側（すなわち下側）の表面には、複数の端子パッドが設けられており、プリント配線板７２との間で複数本のボンディングワイヤ７５により、電気的に接続されている。
【０１２０】
さらにプリントヘッド３３（図４）は、上述したベース部材７１及びプリント配線板７２が、ホルダ７６に取り付けられている。ホルダ７６は、全体として、左右方向に沿って形成された中空の四角柱から反照射方向側の側面を取り除いたような形状となっており、その断面が英大文字の「Ｕ」を上下に反転させて反照射方向側を開放させたような形状となっている。
【０１２１】
ホルダ７６における照射方向側の内側面には、プリント配線板７２を支持する支持部７６Ａが形成されている。プリントヘッド３３は、その製造時に、ホルダ７６内にプリント配線板７２及びベース部材７１が重ねられた状態で挿入され、さらにクランプ部材７７及び７８が取り付けられる。クランプ部材７７及び７８は、何れも金属製でなり、弾性力の作用により、ベース部材７１を介してプリント配線板７２の照射方向面をホルダ７６の支持部７６Ａに当接させた状態で固定する。この結果、プリント配線板７２に取り付けられた発光素子チップ７３の発光素子と、ホルダ７６との位置関係が定められる。
【０１２２】
またホルダ７６における照射方向側部分の中央付近には、左右方向に沿った細長い長孔でなり上下方向に貫通する取付孔７６Ｈが形成され、この取付孔７６Ｈにロッドレンズアレイ７９が取り付けられる。ロッドレンズアレイ７９は、光軸を上下方向に沿わせた微小なレンズが左右方向に沿って複数並べられた構成となっており、各レンズの焦点を発光素子チップ７３の各発光サイリスタＬＴに合わせるよう、その取付位置が調整された状態で固定されている。
【０１２３】
［１−５．発光素子チップの構成］
次に、発光素子チップ７３の構成について説明する。発光素子チップ７３は、図１２に模式的な平面図を示すように、全体として、図の横方向を表すＸ方向に長く、図の縦方向を表すＹ方向に短い長方形状に構成されている。また説明の都合上、図１２では紙面の手前に向かう方向をＺ方向と呼ぶ。
【０１２４】
発光素子チップ７３は、いわゆる自己走査型となっており、上述したように、大きく分けて板状のチップ基体７３Ｂ及びフィルム状のエピタキシャルフィルム７３Ｆを中心に構成されている。チップ基体７３Ｂは、例えばシリコンを主な材料とする半導体であり、その照射方向側の表面であるチップ基体表面７３ＢＳに、エピタキシャルフィルム７３Ｆが貼り付けられている。またチップ基体７３Ｂは、その内部におけるチップ基体表面７３ＢＳに近い部分に、導電性の材料により所定の回路パターンが形成された導電層が複数形成されている（詳しくは後述する）。
【０１２５】
チップ基体７３Ｂは、Ｚ方向から見た場合、全体として長方形状に形成されており、Ｘ方向側且つ−Ｙ方向側の頂点近傍が、長辺の約１／２の範囲且つ短辺の約１／３ないし約１／４の範囲に渡り、矩形状に切り欠かれている。すなわちチップ基体７３Ｂは、Ｙ方向側の長辺が直線状であるのに対し、−Ｙ方向側がクランク状に屈曲している。説明の都合上、以下では、長辺の長さを長さＬＸとし、短辺のうち長い方の長さを長さＬＹ１とし、短い方の長さを長さＬＹ２とする。
【０１２６】
発光素子チップ７３には、被駆動素子群としての発光素子群８１及び駆動回路群８２が設けられている。発光素子群８１は、上述したエピタキシャルフィルム７３Ｆ上に設けられた１９２個の発光サイリスタＬＴ（図４）である。この発光素子群８１を構成する発光サイリスタＬＴは、Ｘ方向に沿って直線状に、且つチップ基体表面７３ＢＳにおけるＸ方向のほぼ全範囲に渡って等間隔となるよう、整列配置されている。
【０１２７】
駆動回路群８２は、各発光サイリスタＬＴをそれぞれ駆動する駆動回路、すなわちフリップフロップＦＦ及びゲート駆動回路ＧＤ（図４）を、Ｘ方向に沿って直線状に整列配置した構成となっており、図４におけるシフトレジスタ３３Ｒに相当する。またチップ基体７３Ｂには、電極として機能する複数の端子パッド８４や、チップ基体表面７３ＢＳや他の層の間で回路パターン同士を接続するマイクロビア列８５、並びに隣接配置される発光素子チップ７３との位置を合わせるための位置マーク８６等が設けられている。
【０１２８】
［１−６．発光素子チップの製造］
次に、発光素子チップ７３の製造について説明する。発光素子チップ７３は、図１３（Ａ）にその一部を拡大して示すように、周知の半導体チップや集積回路等と同様、シリコン等でなる半導体ウェハ１００を基に製造される。この半導体ウェハ１００には、周知の露光技術やエッチング技術等を利用して、多数の発光素子チップ７３が配置された状態で製造される。因みに半導体ウェハ１００の厚さ、すなわちＺ方向に関する長さは、例えば約６００［μｍ］となっている。
【０１２９】
［１−６−１．半導体ウェハにおける各部の配置］
具体的に半導体ウェハ１００では、２個の発光素子チップ７３を１組とし、その一方を他方に対してＸＹ平面内で半回転させ、一方のＹ方向へ突出した部分を他方の切り欠かれた部分に入り込ませるように配置される。説明の都合上、以下では１組を形成する２個の発光素子チップ７３を発光素子チップ組１０１と呼ぶ。因みに、発光素子チップ組１０１を形成する２個の発光素子チップ７３同士の間には、Ｙ方向に関して、長さｄｙ０でなるチップ組隙間１０２が形成される。
【０１３０】
また半導体ウェハ１００では、発光素子チップ組１０１が、Ｘ方向に関して長さＰＸ毎に周期的に並び、且つＹ方向に関して長さＰＹ毎に周期的に並ぶよう、格子状に配置される。ここで半導体ウェハ１００では、Ｙ方向に関し、発光素子チップ組１０１がＹチップ領域１０３に形成され、このＹチップ領域１０３同士の間にＹ隙間領域１０４が形成される。Ｙチップ領域１０３のＹ方向に関する長さは、長さＬＹ１、ＬＹ２及びｄｙ０を加算した値と同等となっている。Ｙ隙間領域１０４の長さｄｙ１は、チップ組隙間１０２の長さｄｙ０とほぼ同等となっている。因みに長さＰＹは、長さＬＹ１、ＬＹ２、ｄｙ０及びｄｙ１の加算値となる。
【０１３１】
一方、半導体ウェハ１００では、Ｘ方向に関し、発光素子チップ組１０１がＸチップ領域１０５に形成され、このＸチップ領域１０５同士の間にＸ余片領域１０６がそれぞれ配置され、さらにＸチップ領域１０５及びＸ余片領域１０６の間にＸ隙間領域１０７がそれぞれ形成される。
【０１３２】
この半導体ウェハ１００におけるＸ方向に関する各部の長さは、Ｘチップ領域１０５が発光素子チップ７３（図１２）と同等の長さＬＸであり、Ｘ余片領域１０６が長さＬＸよりも十分に短い長さｃｘであり、Ｘ隙間領域１０７が長さｄｙ０及びｄｙ１と概ね同等の長さｄｘとなっている。
【０１３３】
さらに半導体ウェハ１００は、図１３（Ａ）におけるＢ１−Ｂ２断面図の一部分を図１３（Ｂ）に示すように、その内部におけるチップ基体表面７３ＢＳに近い箇所に、複数の導電層が形成されている。具体的に半導体ウェハ１００には、最も−Ｚ方向側のベース層１１０に対して、Ｚ方向側へ順次積層するようにして、第１導電層１１１、第２導電層１１２、第３導電層１１３及びパッシベーション保護膜１１４が形成されている。
【０１３４】
因みに第１導電層１１１及び第２導電層１１２の間、並びに第２導電層１１２及び第３導電層１１３の間には、非導電性の絶縁層がそれぞれ形成されている。この絶縁層は、ベース層１１０と同様、主にシリコンにより構成されている。
【０１３５】
第１導電層１１１、第２導電層１１２及び第３導電層１１３（以下、これらをまとめて導電層１２０とも呼ぶ）は、例えばアルミニウム（Ａｌ）のような導電性の金属材料でなり、上述したように、各発光サイリスタＬＴ等と接続される所定の回路パターン（以下これを配線部とも呼ぶ）が形成されている。
【０１３６】
これに加えて導電層１２０には、回路パターンが形成されていない部分に、複数のダミーメタルＤＭが適宜配置されている。ダミー導電体としてのダミーメタルＤＭは、例えば微小な直方体状に形成されており、回路パターンと同一の金属材料でなり、且つＺ方向の長さ（すなわち厚さ）が回路パターンと同等となっている。またダミーメタルＤＭは、回路パターンから電気的に切り離されている。
【０１３７】
半導体ウェハ１００では、例えば第３導電層１１３の模式的な平面図である図１８（Ｃ）に示すように、例えばレンガやタイルのように、複数のダミーメタルＤＭが微小な隙間を隔てながら、ＸＹ平面に沿って、概ね格子状に配置されている。ただし半導体ウェハ１００では、Ｙ方向に沿った１列ごとに、ダミーメタルＤＭ同士の隙間の位置を半周期ずつ相違させるように、すなわちいわゆる千鳥状となるように、各ダミーメタルＤＭが配置されている。
【０１３８】
また半導体ウェハ１００では、第２導電層１１２及び第１導電層１１１においても、第３導電層１１３と同様に、複数のダミーメタルＤＭが概ね格子状に配置されている。ただし半導体ウェハ１００では、図１３（Ｂ）に示したように、一般的にレンガを積み重ねる場合と同様に、互いに隣接する導電層１２０同士の間で、ダミーメタルＤＭ同士の隙間をＸ方向やＹ方向に半周期ずつずらすようにして、各ダミーメタルＤＭが配置されている。
【０１３９】
さらに半導体ウェハ１００では、図１８（Ｂ）及び（Ｃ）に示したように、各導電層１２０において、各発光素子チップ７３の境界となる部分に、具体的にはチップ組隙間１０２、Ｙ隙間領域１０４及びＸ隙間領域１０７に、ダミーメタルＤＭが配置されないようになっている。換言すれば、半導体ウェハ１００では、各導電層１２０において、形成されている回路パターン並びにチップ組隙間１０２、Ｙ隙間領域１０４及びＸ隙間領域１０７を避けるようにして、ダミーメタルＤＭが配置されている。そのうえ半導体ウェハ１００では、Ｘ方向に関して、Ｘチップ領域１０５及びＸ隙間領域１０７の境界に、ダミーメタルＤＭの側面を揃えるように配置されている。このため半導体ウェハ１００では、Ｘ隙間領域１０７において、仮にその内部を表面から−Ｚ方向へ辿った場合、各導電層１２０において、金属材料にぶつかること無く、ダミーメタルＤＭの側面に沿って、シリコンを主な成分とする材料の中を進行することになる。
【０１４０】
［１−６−２．発光素子チップのダイシング］
次に、半導体ウェハ１００に対してダイシングを行うことにより、複数の発光素子チップ７３に分割する（すなわち個片化する）工程について説明する。本実施の形態では、特許文献２に開示されている手法及び特許文献３に開示されている詳報を組み合わせることにより、エッチング処理を利用して、各発光素子チップ７３への個片化が行われる。
【０１４１】
【特許文献２】特開２００４−１９３２４１号公報（図３等）
【特許文献３】特開２００４−２９６４７４号公報（図３等）
【０１４２】
具体的に半導体ウェハ１００は、まず周知の露光技術やエッチング技術等が用いられることにより、シフトレジスタ３３Ｒ（図４）のフリップフロップＦＦやゲート駆動回路ＧＤ、並びに各回路パターン及びダミーメタルＤＭ等が形成される。また半導体ウェハ１００は、特許文献１に開示されている手法によって発光サイリスタＬＴ等が形成されたエピタキシャルフィルム７３Ｆがチップ基体７３Ｂに取り付けられ、両者の端子同士がフォトリソグラフィー法により配線される。すなわち発光素子チップ７３は、発光素子及び駆動素子を何れも有する複合チップとなる。
【０１４３】
次に半導体ウェハ１００は、Ｚ方向側から−Ｚ方向へ約３００［μｍ］の深さまで、各発光素子チップ７３の境界となる部分、すなわちチップ組隙間１０２、Ｙ隙間領域１０４及びＸ隙間領域１０７（図１３（Ａ）等）に、溝が形成される。このとき半導体ウェハ１００は、例えば薄い円板状の刃を高速で回転させるカッター等を用いるのでは無く、エッチング処理の一種であるＤＲＩＥ（Deep Reactive Ion Etching）法と呼ばれる手法により、溝が形成される。このＤＲＩＥ法では、「エッチングモード」及び「パッシベーションモード」といった２種類の工程用いることにより、溝を形成するようになっている。
【０１４４】
因みに半導体ウェハ１００は、公知のフォトリソグラフィー法等により、各発光素子チップ７３の境界となる部分（すなわちＸ隙間領域１０７等、以下これをチップ境界部とも呼ぶ）を除いて、レジスト膜が予め形成されている。また半導体ウェハ１００は、図示しないＲＩＥ装置のチャンバー内における、平行平板電極の間に設置されている。
【０１４５】
エッチングモードでは、図１３（Ｂ）と対応する図１４（Ａ）に模式図を示すように、チャンバー内にＳＦ６（フッ化硫黄ガス）が供給され、このＳＦ６が電離されてプラズマ化される。これにより半導体ウェハ１００では、レジスト膜１２１が形成されていないチップ境界部１２２の底部分において、ラジカル化したＦ＋イオンによってシリコン（Ｓｉ）の表面が削られ、ＳｉＦ４として排出される。
【０１４６】
このとき半導体ウェハ１００では、各導電層１２０に相当する深さの箇所において、チップ境界部１２２にダミーメタルＤＭが配置されていないため（図１３（Ｃ））、該ダミーメタルＤＭに阻害されること無く、エッチングの進行により溝を−Ｚ方向へ深めることができる。また半導体ウェハ１００では、ラジカル化したＦ＋イオンが各導電層１２０を構成する金属材料とは反応しないため、該導電層１２０において、チップ境界部１２２の側面部分にダミーメタルＤＭの側面を露出させると、Ｘ方向やＹ方向に関するエッチングの進行を止めることになる。この結果、半導体ウェハ１００は、チップ境界部１２２の底部分が削られ、ダミーメタルＤＭの側面を溝の内側面としながら、この溝を深く掘り進めるようにしてエッチング加工が行われる。
【０１４７】
一方、パッシベーションモードでは、図１４（Ａ）と対応する図１４（Ｂ）に模式図を示すように、チャンバー内にＣ４Ｆ８のガスが供給される。これにより半導体ウェハ１００では、溝の表面（すなわち内側面）に、ポリマー性の物質であるフロンポリマーの堆積層１２３が生成される。
【０１４８】
さらにＤＲＩＥ法では、時間の経過に応じた各ガスの供給量を図１５に示すように、ＳＦ６が供給されるエッチングモードと、Ｃ４Ｆ８が供給されるパッシベーションモードとが、交互に繰り返される。これにより半導体ウェハ１００では、エッチングモードによる溝の深化と、パッシベーションモードによる溝の表面の保護とが交互に繰り返され、やがてチップ境界部１２２に十分な深さの溝が形成される。
【０１４９】
その後、半導体ウェハ１００は、表面側（すなわちＺ方向側）に所定の接着フィルムが貼り付けられ、さらにその反対側（すなわち−Ｚ方向側）が研削されることにより、チップ境界部１２２に沿って複数の発光素子チップ７３に分割された、すなわちダイシングされた状態となる。
【０１５０】
このようにダイシングされた発光素子チップ７３は、Ｘ方向側及び−Ｘ方向側の側面において、図１４に示したように、ダミーメタルＤＭの側面部分が露出した状態となる。このダミーメタルＤＭの側面部分（以下これをチップ基体側面とも呼ぶ）には、半導体ウェハ１００においてプロセス処理により該ダミーメタルＤＭが形成されたときの側面部分がそのまま露出することになる。
【０１５１】
因みに半導体ウェハ１００は、ダイシングが行われることにより、複数の発光素子チップ７３に加えて、Ｙチップ領域１０３且つＸ余片領域１０６の部分から、余片チップ１０８（図１３（Ａ））も分割される。
【０１５２】
［１−７．動作及び効果］
以上の構成において、第１の実施の形態では、画像形成装置１のプリントヘッド３３に搭載する発光素子チップ７３が、半導体ウェハ１００（図１３）を基に半導体プロセスにより製造される。
【０１５３】
ここで、図１３（Ａ）、（Ｂ）及び（Ｃ）と対応する図１６（Ａ）、（Ｂ）及び（Ｃ）に示すように、本実施の形態との比較用に、仮想的な発光素子チップ１７３及び該発光素子チップ１７３の製造に用いられる仮想的な半導体ウェハ２００を想定する。因みに図１６（Ｂ）は、図１６（Ａ）におけるＣ１−Ｃ２断面図である。
【０１５４】
この半導体ウェハ２００は、多くの部分において半導体ウェハ１００と同様に構成されているものの、Ｘ余片領域１０６及びＸ隙間領域１０７が設けられておらず、その代わりにＸ余片領域２０６が形成されている。また半導体ウェハ２００では、図１６（Ｃ）に示されているように、Ｘ方向に関してＸチップ領域１０５及びＸ余片領域２０６の境界を空けることなく、連続的にダミーメタルＤＭが配置されている。
【０１５５】
半導体ウェハ２００では、エッチングによりチップ組隙間１０２及びＹ隙間領域１０４に溝が形成される一方、図１７に示すように、薄い円板状の刃ＢＤを高速で回転させるカッターにより、各発光素子チップ１７３の短辺部分に沿った溝が形成される。このため半導体ウェハ２００では、カッターによりシリコンに加えてダミーメタルＤＭを形成する金属材料も切削することができる。しかしながら半導体ウェハ２００では、カッターの刃ＢＤが円板における面の方向、すなわちＸ方向にぶれる恐れがあり、これにより、Ｘ方向に関して溝が形成される位置の精度が低下し、分割される各発光素子チップ１７３において短辺から発光サイリスタＬＴまでの距離がばらつく恐れがある。
【０１５６】
そうすると発光素子チップ１７３が搭載されるプリントヘッド３３では、発光素子チップ１７３同士の境界部分において、発光サイリスタＬＴ同士の間隔が一定とならず、形成される静電潜像の画質を大幅に低下させる恐れが生じる。また、発光素子チップ１７３においてマージンを比較的大きく設定する必要が生じるため、静電潜像の解像度を高めることができない恐れもある。
【０１５７】
さらには、仮に半導体ウェハ２００に対して半導体ウェハ１００と同様のＤＲＩＥ法により溝を形成することも考えられる。しかしながら半導体ウェハ２００では、Ｘ方向に関してＸチップ領域１０５及びＸ余片領域２０６に渡って連続的にダミーメタルＤＭが配置されている。このため半導体ウェハ２００では、金属材料に対応したガスに切り替えてエッチングを行う必要や、このガスに対応したレジスト膜を予め形成する必要が生じるため、工程数が格段に増加し、製造コストの大幅な上昇を招く恐れがある。
【０１５８】
これに対し、本実施の形態による半導体ウェハ１００では、各発光素子チップ７３の境界となるＸ隙間領域１０７等に、ダミーメタルＤＭを配置しないようにした（図１３）。このため半導体ウェハ１００では、ＤＲＩＥ法により、金属材料をエッチングによって除去する必要がなく、比較的少ない工程数により十分な深さの溝を形成することができる（図１４及び図１５）。
【０１５９】
特に半導体ウェハ１００では、各発光素子チップ７３における短辺部分の溝を、エッチングにより、半導体のプロセスルール（例えば０．３５［μｍ］等）に準じた位置精度で形成することができる。このため、半導体ウェハ１００から製造される発光素子チップ７３では、左右それぞれの最も端に位置する発光サイリスタＬＴから短辺までの距離を、極めて高い精度で設計値に合わせることができる。これにより、この発光素子チップ７３が搭載されるプリントヘッド３３（図９〜図１１等）では、各画素の間隔が精度良く揃えられた、極めて品質の高い静電潜像を生成することができる。さらに、このプリントヘッド３３が搭載される画像形成装置１では、極めて品質の高い画像を形成することができる。
【０１６０】
また半導体ウェハ１００（図１３）では、チップ組隙間１０２、Ｙ隙間領域１０４及びＸ隙間領域１０７において、ＤＲＩＥ法により同時に溝を形成することができる。このため発光素子チップ７３は、発光素子チップ１７３の場合のように半導体ウェハ２００に対してエッチング及びカッターの双方を利用して溝を形成する場合と比較して、製造設備の簡素化や工程数の削減を図ることができ、製造コストの低廉化や製造に要する時間の短縮を図ることができる。
【０１６１】
さらに半導体ウェハ１００では、チップ組隙間１０２、Ｙ隙間領域１０４及びＸ隙間領域１０７といった溝が形成される部分以外において、回路パターンが形成されていない箇所にダミーメタルＤＭを配置した（図１３）。このため、該半導体ウェハ１００を基に製造される発光素子チップ７３では、チップ基体表面７３ＢＳの平滑性を格段に高めることができ、エピタキシャルフィルム７３Ｆを安定的に精度良く貼り付けることができる。
【０１６２】
これを換言すれば、発光素子チップ７３は、各発光素子チップ７３の境界となるＸ隙間領域１０７等を避けてダミーメタルＤＭを配置したことにより、チップ基体表面７３ＢＳの平滑化と、エッチングにより高い位置精度で溝を形成することとを、高い次元で両立させることができる。
【０１６３】
以上の構成によれば、第１の実施の形態による画像形成装置１では、プリントヘッド３３に搭載する発光素子チップ７３を製造する場合に、半導体ウェハ１００において、各発光素子チップ７３の境界となるＸ隙間領域１０７等を避けてダミーメタルＤＭを配置した。このため半導体ウェハ１００では、ＤＲＩＥ法により、金属材料を除去する必要なく、工程数や使用するガスの種類を抑えながら、プロセスルールに準じた極めて高い位置精度で、十分な深さの溝を形成できる。これにより、この発光素子チップ７３が搭載されるプリントヘッド３３を有する画像形成装置１は、極めて品質の高い画像を形成することができる。
【０１６４】
［２．第２の実施の形態］
第２の実施の形態による画像形成装置３０１（図１）は、第１の実施の形態による画像形成装置１と比較して、プリントヘッド３３（図２）に代わるプリントヘッド３３３を有する点において相違するものの、他の点については同様に構成されている。プリントヘッド３３３は、第１の実施の形態によるプリントヘッド３３と比較して、発光素子チップ７３（図９）に代わる発光素子チップ３７３を有する点において相違するものの、他の点については同様に構成されている。
【０１６５】
発光素子チップ３７３は、図１３（Ａ）及び（Ｂ）とそれぞれ対応する図１８（Ａ）及び（Ｂ）に示すように、半導体ウェハ１００に代わる半導体ウェハ４００を基に製造される。因みに図１８（Ｂ）は、図１８（Ａ）におけるＤ１−Ｄ２断面図である。この半導体ウェハ４００は、概ね半導体ウェハ１００と同様に構成されているものの、Ｘ隙間領域１０７、第１導電層１１１及び第２導電層１１２に代わるＸ隙間領域４０７、第１導電層４１１及び第２導電層４１２を有する点において相違している。
【０１６６】
第２導電層４１２は、第１の実施の形態による第２導電層１１２（図１３）と同様、所定の回路パターンが形成されると共に、該回路パターンやＸ隙間領域４０７等を避けるようにしてダミーメタルＤＭが配置されている。しかしながら第２導電層４１２では、その照射方向側に位置する第１導電層１１１と比較して、Ｘチップ領域１０５及びＸ隙間領域４０７の境界線、すなわちダミーメタルＤＭの側面部分が、発光素子チップ３７３の中心側にずれて配置されている。これを換言すれば、第２導電層４１２では、Ｘ方向に関するＸ隙間領域４０７の幅（長さ）が、第１導電層１１１における長さｄｘよりも拡大されている。
【０１６７】
また第１導電層４１１は、第２導電層４１２よりもさらに、Ｘチップ領域１０５及びＸ隙間領域４０７の境界線、すなわちダミーメタルＤＭの側面部分が、発光素子チップ３７３の中心側にずれて配置されている。すなわち第３導電層４１３では、Ｘ方向に関するＸ隙間領域４０７の幅（長さ）が、第２導電層４１２よりもさらに拡大された長さｄｘ２となっている。換言すれば、Ｘ隙間領域４０７は、図１８（Ｂ）に示したように、照射方向側が短く、反照射方向側が長くなるような、台形状の概形を形成している。
【０１６８】
このため、半導体ウェハ４００においてＤＲＩＥ法により溝を形成する場合、第２導電層４１２及び第１導電層４１１におけるダミーメタルＤＭの配置に応じて、Ｘ方向に関して、照射方向側に対して反照射方向側の方が広い溝が形成される。これにより、半導体ウェハ４００からダイシングされる発光素子チップ３７３は、図１１と対応する図１９に模式的な断面図を示すように、照射方向側に対して反照射方向側が短い、いわば逆台形状となる。
【０１６９】
このため、発光素子チップ３７３が搭載されるプリントヘッド３３３では、各発光素子チップ３７３境界部分において、発光サイリスタＬＴ同士の間隔を十分に狭めながら、発光素子チップ３７３同士の間に十分な容積の隙間を形成することができる。これによりプリントヘッド３３３では、仮にプリント配線板７２に塗布するペースト７４の量が過大であったとしても、該ペースト７４の一部が発光素子チップ３７３同士の隙間を照射方向側へ這い上がり、発光サイリスタＬＴを覆ってしまう、といった問題の発生を未然に防止することができる。
【０１７０】
その他の点においても、第２の実施の形態による発光素子チップ３７３及びプリントヘッド３３３、並びにこれらを搭載した画像形成装置３０１は、第１の実施の形態と同様の作用効果を奏し得る。
【０１７１】
以上の構成によれば、第２の実施の形態では、発光素子チップ３７３を製造する場合に、半導体ウェハ４００において、Ｘチップ領域１０５及びＸ隙間領域４０７の境界線となるダミーメタルＤＭの側面部分を、−Ｚ方向側へ進むに連れて、発光素子チップ３７３の中心側にずれるように配置した。このため半導体ウェハ４００では、ＤＲＩＥ法により、金属材料を除去する必要なく、工程数や使用するガスの種類を抑えながら、プロセスルールに準じた極めて高い位置精度で、十分な深さであり且つ底側が幅広の溝を形成できる。これにより、この半導体ウェハ４００を基に製造された発光素子チップ３７３が搭載されるプリントヘッド３３３では、ペースト７４が這い上がり発光サイリスタＬＴを覆う可能性を格段に低減でき、画像形成装置３０１により極めて品質の高い画像を形成できる。
【０１７２】
［３．第３の実施の形態］
第３の実施の形態による画像形成装置５０１（図１）は、第１の実施の形態による画像形成装置１と比較して、プリントヘッド３３（図２）に代わるプリントヘッド５３３を有する点において相違するものの、他の点については同様に構成されている。プリントヘッド５３３は、第１の実施の形態によるプリントヘッド３３と比較して、発光素子チップ７３（図９）に代わる発光素子チップ５７３を有する点において相違するものの、他の点については同様に構成されている。
【０１７３】
発光素子チップ５７３は、図１３（Ａ）及び（Ｂ）とそれぞれ対応する図２０（Ａ）及び（Ｂ）に示すように、半導体ウェハ１００に代わる半導体ウェハ６００を基に製造される。因みに図２０（Ｂ）は、図２０（Ａ）におけるＥ１−Ｅ２断面図である。この半導体ウェハ６００は、概ね半導体ウェハ１００と同様に構成されているものの、ベース層１１０及び第１導電層１１１の間にＬＯＣＯＳ（Local Oxidation of Silicon）膜６１５が設けられている点において相違している。
【０１７４】
ＬＯＣＯＳ膜６１５は、第１導電層１１１等と比較して十分に厚い（すなわちＺ方向の長さが長い）酸化膜となっている。また半導体ウェハ６００では、Ｘ隙間領域１０７に相当する箇所において、ＬＯＣＯＳ膜６１５が省略されたＬＯＣＯＳ膜隙間６１６が形成されている。
【０１７５】
またＬＯＣＯＳ膜隙間６１６は、Ｘ隙間領域１０７とこれに隣接するＸチップ領域１０５やＸ余片領域１０６との境界部分において、ＬＯＣＯＳ膜６１５の厚さがＸ隙間領域１０７側へ近接するにつれて徐々に薄くなるように形成されている。因みにＬＯＣＯＳ膜６１５におけるこの部分は、図２０（Ｂ）において「鳥のくちばし」に似た形状であるため、ｂｉｒｄ’ｓ  ｂｅａｋ部とも呼ばれる。
【０１７６】
このＬＯＣＯＳ膜隙間６１６は、Ｘ方向に関して、Ｘ隙間領域１０７の長さｄｘよりも長い長さｄｘ３となっている。このため半導体ウェハ６００は、ＤＲＩＥ法により溝を形成する場合、ＬＯＣＯＳ膜６１５に対応した専用のガスに切り替える必要なく、ＬＯＣＯＳ膜隙間６１６を−Ｚ方向へ貫通するようにして、十分な深さの溝を形成することができる。
【０１７７】
その他の点においても、第３の実施の形態による発光素子チップ５７３及びプリントヘッド５３３、並びにこれらを搭載した画像形成装置５０１は、第１の実施の形態と同様の作用効果を奏し得る。
【０１７８】
以上の構成によれば、第３の実施の形態では、発光素子チップ５７３を製造する場合に、半導体ウェハ６００において、ベース層１１０及び第１導電層１１１の間にＬＯＣＯＳ膜６１５を形成し、さらにＸ隙間領域１０７に相当する箇所にＬＯＣＯＳ膜隙間６１６を形成した。このため半導体ウェハ６００では、ＤＲＩＥ法により、金属材料やＬＯＣＯＳ膜６１５を除去する必要なく、工程数や使用するガスの種類を抑えながら、プロセスルールに準じた極めて高い位置精度で、十分な深さの溝を形成できる。これにより、この半導体ウェハ６００を基に製造された発光素子チップ５７３が搭載されるプリントヘッド５３３では、画像形成装置５０１により極めて品質の高い画像を形成できる。
【０１７９】
［４．第４の実施の形態］
第４の実施の形態による画像形成装置７０１（図１）は、第１の実施の形態による画像形成装置１と比較して、プリントヘッド３３（図２）に代わるプリントヘッド７３３を有する点において相違するものの、他の点については同様に構成されている。プリントヘッド７３３は、第１の実施の形態によるプリントヘッド３３と比較して、発光素子チップ７３（図９）に代わる発光素子チップ７７３を有する点において相違するものの、他の点については同様に構成されている。
【０１８０】
発光素子チップ７７３は、図１３（Ａ）及び（Ｂ）や図２０（Ａ）及び（Ｂ）等とそれぞれ対応する図２１（Ａ）及び（Ｂ）に示すように、半導体ウェハ１００に代わる半導体ウェハ８００を基に製造される。因みに図２１（Ｂ）は、図２１（Ａ）におけるＦ１−Ｆ２断面図である。この半導体ウェハ８００は、概ね半導体ウェハ１００と同様に構成されているものの、第３の実施の形態と同様に、ベース層１１０及び第１導電層１１１の間にＬＯＣＯＳ膜８１５が設けられている点において相違している。
【０１８１】
ＬＯＣＯＳ膜８１５は、第３の実施の形態におけるＬＯＣＯＳ膜６１５と同様、第１導電層１１１等と比較して十分に厚い（すなわちＺ方向の長さが長い）酸化膜となっている。ただし半導体ウェハ８００では、第３の実施の形態とは異なり、Ｘ隙間領域１０７に相当する箇所にＬＯＣＯＳ膜８１５が形成される一方、Ｘチップ領域１０５及びＸ余片領域１０６のうちダミーメタルＤＭが配置された部分に相当する箇所においてＬＯＣＯＳ膜８１５が省略されたＬＯＣＯＳ膜隙間８１６が形成されている。
【０１８２】
因みに発光素子チップ７７３では、Ｘ方向に関し、Ｘ隙間領域１０７の長さが長さｄｘであるのに対して、ＬＯＣＯＳ膜６１５のうち比較的厚い（すなわちＺ方向の長さが十分に長い）部分の長さが該長さｄｘと同等となっている。このため発光素子チップ７７３では、ＬＯＣＯＳ膜８１５のうちｂｉｒｄ’ｓ  ｂｅａｋ部まで含めた長さが、該長さｄｘよりも長くなっている。
【０１８３】
半導体ウェハ８００では、第１の実施の形態による半導体ウェハ１００（図１３等）と同様、Ｘチップ領域１０５及びＸ余片領域１０６のうちＸ隙間領域１０７に隣接する部分にダミーメタルＤＭが配置される一方、当該Ｘ隙間領域１０７にダミーメタルＤＭが形成されていない。これにより半導体ウェハ８００は、その上面において、Ｘ隙間領域１０７がその周囲よりも下方へ窪んで良好な平滑性を得られず、エピタキシャルフィルム７３Ｆ（図１０等）を安定的に貼り付け得なくなる可能性があった。
【０１８４】
そこで半導体ウェハ８００では、このＸ隙間領域１０７に相当する部分において、ダミーメタルＤＭの代わりにＬＯＣＯＳ膜８１５を設けたことにより、上面が下方へ窪むことを防止でき、上面の平滑性を高めることができる。
【０１８５】
一般に半導体ウェハでは、フリップフロップＦＦやゲート駆動回路ＧＤ（図４）等を構成するトランジスタ素子等が形成される場所を除き、各トランジスタ素子等を接続する配線部材（例えばアルミニウム等）を配置する箇所にＬＯＣＯＳ膜が形成される。これにより半導体ウェハでは、配線部材の下側に寄生トランジスタが形成されてしまうこと、すなわち切り出された発光素子チップにおいて各回路が設計通りに動作しなくなることを防止している。換言すれば、一般的な半導体ウェハでは、その製造時に、下側のベース層が形成された後、その上側にＬＯＣＯＳ膜が一部に形成された上で、さらにその上側に導電層が形成される。
【０１８６】
このため本実施の形態による半導体ウェハ８００では、一般的な半導体ウェハの場合と比較して、ＬＯＣＯＳ膜の製造時に、配線部材に相当する箇所に加えて、Ｘ隙間領域１０７に相当する箇所にも形成するよう、マスクパターンの形状等を一部変更すれば良い。換言すれば、半導体ウェハ８００は、一般的な半導体ウェハや、第１の実施の形態による半導体ウェハ１００等と比較して、製造工程の追加による層や膜の増設を行う必要が無く、同等の製造プロセスにより同等のコストで容易にＬＯＣＯＳ膜８１５を製造できる。
【０１８７】
ところでＬＯＣＯＳ膜は、上述したように、ベース層１１０等や各絶縁層と同様にシリコンを中心とした材料により構成されている。このためＬＯＣＯＳ膜は、上述したＤＲＩＥ法（図１４）が行われる場合、エッチングモードにおいてＳＦ６（フッ化硫黄ガス）が用いられると、ベース層１１０等や各絶縁層と比較して時間を要するものの、その表面が削られていく。
【０１８８】
このため半導体ウェハ８００では、ＤＲＩＥ法（図１４）において、他の種類のガスに切り替えること無く、ベース層１１０等や各絶縁層と同じＳＦ６（フッ化硫黄ガス）を使用するだけで、ＬＯＣＯＳ膜８１５の部分もエッチングを行うことができ、−Ｚ方向に溝を掘り進めることができる。
【０１８９】
その他の点においても、第４の実施の形態による発光素子チップ７７３及びプリントヘッド７３３、並びにこれらを搭載した画像形成装置７０１は、第１の実施の形態と同様の作用効果を奏し得る。
【０１９０】
以上の構成によれば、第４の実施の形態では、発光素子チップ７７３を製造する場合に、半導体ウェハ８００において、ベース層１１０及び第１導電層１１１の間において配線部材を形成する箇所に加えてＸ隙間領域１０７に相当する箇所にＬＯＣＯＳ膜８１５を設けた。このため半導体ウェハ８００では、表面の平滑性を高めると共に、ＤＲＩＥ法における工程数や使用するガスの種類も抑えながら、プロセスルールに準じた極めて高い位置精度で十分な深さの溝を形成できる。これにより、この半導体ウェハ８００を基に製造された発光素子チップ７７３が搭載されるプリントヘッド７３３では、画像形成装置７０１により極めて品質の高い画像を形成できる。
【０１９１】
［５．第５の実施の形態］
第５の実施の形態による画像形成装置９０１（図１）は、第１の実施の形態による画像形成装置１と比較して、プリントヘッド３３（図２）に代わるプリントヘッド９３３を有する点において相違するものの、他の点については同様に構成されている。プリントヘッド９３３は、第１の実施の形態によるプリントヘッド３３と比較して、発光素子チップ７３（図９）に代わる発光素子チップ９７３を有する点において相違するものの、他の点については同様に構成されている。
【０１９２】
発光素子チップ９７３は、図４の一部と対応する図２２に回路図を示すように、その内部において、複数のフリップフロップＦＦ（ＦＦ１、ＦＦ２、…）や複数のゲート駆動回路ＧＤ（ＧＤ１、ＧＤ２、…）等が、第１の実施の形態と同様に接続されている。また発光素子チップ９７３には、各発光サイリスタＬＴのアノード端子及びカソード端子とそれぞれ接続するための配線であるアノード共通母線９８８Ａ及びカソード共通母線９８８Ｋ等も設けられている。
【０１９３】
また発光素子チップ９７３には、６個の端子パッド９８４（９８４Ａ、９８４Ｋ、９８４ＳＩ、９８４ＳＣＫ、９８４ＶＤＤ及び９８４ＶＳＳ）と、多数のマイクロビア９８５（９８５Ａ１〜９８５Ａ１９２、９８５Ｋ１〜９８５Ｋ１９２、９８５Ｇ１〜９８５Ｇ１９２並びに９８５Ｊ１〜９８５Ｊ４）を有している。因みに発光素子チップ９７３は、第１の実施の形態による発光素子チップ７３（図１２）と同様、その上面における各端子パッド８４及びマイクロビア列８５とそれぞれ対応する箇所に、各端子パッド９８４及び各マイクロビア９８５がそれぞれ配置されている。
【０１９４】
このうち端子パッド９８４Ａ及び９８４Ｋは、アノード共通母線９８８Ａ及びカソード共通母線９８８Ｋにそれぞれ接続されている。またカソード共通母線９８８Ｋにおける、各ゲート駆動回路ＧＤが接続される箇所よりも端子パッド９８４Ｋ側には、抵抗９９１、９９２及び９９３が直列に接続されている。
【０１９５】
端子パッド９８４ＳＩは、バッファ９８９ＳＩを介して初段のフリップフロップＦＦ１における入力端子Ｄに接続されている。端子パッド９８４ＳＣＫは、バッファ９８９ＳＣＫを介して各フリップフロップＦＦ１におけるクロック端子に接続されている。端子パッド９８４ＶＤＤは、各素子の電源端子（図示せず）等と接続されており、電源ＶＤＤ電圧が供給される。端子パッド９８４ＶＳＳは、各素子のグランド端子（図示せず）等と接続されており、プリント配線板７２（図１０）のグランド端子と接続される。
【０１９６】
マイクロビア９８５Ａ１〜９８５Ａ１９２は、各発光サイリスタＬＴのアノード端子とそれぞれ接続される。マイクロビア９８５Ｋ１〜９８５Ｋ１９２は、各発光サイリスタＬＴのカソード端子とそれぞれ接続される。マイクロビア９８５Ｇ１〜９８５Ｇ１９２は、各発光サイリスタＬＴのゲート端子とそれぞれ接続される。
【０１９７】
またマイクロビア９８５Ｊ１、９８５Ｊ２、９８５Ｊ３及び９８５Ｊ４は、抵抗９９１の端子パッド９８４Ｋ側、抵抗９９１及び９９２の間、抵抗９９２及び９９３の間、並びに抵抗９９３のゲート駆動回路ＧＤ側に、それぞれ接続されている。発光素子チップ９７３は、第１の実施の形態と同様にエピタキシャルフィルム７３Ｆ（図１０）が貼り付けられた後、薄膜配線工程において所定の測定作業等を経て、マイクロビア９８５Ｊ１〜９８５Ｊ４のうち適宜選定されたもの同士が所定のジャンパー配線により接続される。これにより発光素子チップ９７３では、カソード共通母線９８８Ｋにおける端子パッド９８４Ｋ側の抵抗値が調整される。
【０１９８】
このため発光素子チップ９７３が搭載されるプリントヘッド９３３では、制御部３（図３等）との間を接続する接続ケーブル（図示せず）の特性インピーダンス値と、発光素子チップ９７３等との等価インピーダンス値とを整合させ、信号反射が少ない良好な信号伝送を実現できる。
【０１９９】
ところで発光素子チップ９７３は、第１の実施の形態と同様に半導体ウェハ１００（図１３）に整列された状態でプロセス処理等によって製造され、エピタキシャルフィルム７３Ｆ（図１０）が貼り付けられ、各マイクロビア９８５が配線等により適宜接続されてから、ダイシングにより個片化される。個片化された発光素子チップ９７３は、プリント配線板７２に取り付けられ、さらにワイヤーボンディング等の作業が行われる。しかしながら発光素子チップ９７３では、このワイヤーボンディング等の作業において、静電気の帯電が避けられない。
【０２００】
ここで、仮に比較的大きな負の電位（例えば−１００［Ｖ］）に帯電した物体が端子パッド９８４Ａに接触し、比較的大きな負の電荷がアノード共通母線９８８Ａを介して発光サイリスタＬＴのアノード端子に供給された場合を想定する。このとき発光サイリスタＬＴは、点灯条件になっていない可能性が高いため、供給された電荷を放電することができず、内部のＰＮ逆方向接続、例えば図６（Ｂ）におけるＮ型層６３及びＰ型層６２の接合部分が絶縁破壊され、電気的な機能障害を招来してしまう。
【０２０１】
そこで本実施の形態による発光素子チップ９７３では、端子パッド９８４Ａ、９８４Ｋ、９８４ＳＩ及び９８４ＳＣＫに接続された配線（例えばアノード共通母線９８８Ａ等）に、それぞれＥＳＤ（Electrostatic Discharge）保護部９９５（９９５Ａ、９９５Ｋ、９９５ＳＩ及び９９５ＳＣＫ）が設けられている。因みにＥＳＤ保護部９９５Ｋ、９９５ＳＩ及び９９５ＳＣＫは、何れもＥＳＤ保護部９９５Ａと同様に構成されている。このため以下では、ＥＳＤ保護部９９５Ａを中心に説明する。
【０２０２】
ＥＳＤ保護部９９５Ａは、ＰＭＯＳトランジスタ９９６Ａ及びＮＭＯＳトランジスタ９９７Ａにより、すなわちＣＭＯＳにより構成されている。ＰＭＯＳトランジスタ９９６Ａは、ソース端子及びゲート端子が電源ＶＤＤに接続され、ドレーン端子がアノード共通母線９８８Ａに接続されている。ＮＭＯＳトランジスタ９９７Ａは、ソース端子及びゲート端子がグランド（すなわちＶＳＳ）に接続され、ドレーン端子がアノード共通母線９８８Ａに接続されている。
【０２０３】
ＥＳＤ保護部９９５Ａは、端子パッド９８４Ａを介してアノード共通母線９８８Ａに０〜５［Ｖ］の電位でなる信号が供給される場合、ＰＭＯＳトランジスタ９９６Ａ及びＮＭＯＳトランジスタ９９７Ａが何れもオフ状態となるため、発光サイリスタＬＴ等の動作に何ら影響を及ぼさない。
【０２０４】
その一方でＥＳＤ保護部９９５Ａは、仮に端子パッド９８４Ａを介してアノード共通母線９８８Ａに比較的大きな負の電位（例えば−１００［Ｖ］）でなる信号が供給されると、ＮＭＯＳトランジスタ９９７Ａがオン状態に遷移し、そのドレーン端子からソース端子へ、すなわちグランドへ電流を流すことができる。このとき発光素子チップ９７３では、ＮＭＯＳトランジスタ９９７Ａにおける閾値電圧が典型的には約０．５［Ｖ］であるため、アノード共通母線９８８Ａに接続された各発光サイリスタＬＴのアノード端子に印加する電圧を−０．５［Ｖ］程度に抑えることができる。
【０２０５】
またＥＳＤ保護部９９５Ａは、仮に端子パッド９８４Ａを介してアノード共通母線９８８Ａに比較的大きな正の電位（例えば１００［Ｖ］）でなる信号が供給されると、ＰＭＯＳトランジスタ９９６Ａがオン状態に遷移し、そのドレーン端子からソース端子へ、すなわち電源ＶＤＤへ電流を流すことができる。このとき発光素子チップ９７３では、ＰＭＯＳトランジスタ９９６Ａにおける閾値電圧が典型的には約０．５［Ｖ］であるため、アノード共通母線９８８Ａに接続された各発光サイリスタＬＴのアノード端子に印加する電圧を０．５［Ｖ］程度に抑えることができる。
【０２０６】
ここで発光素子チップ９７３では、内部に形成された回路パターン等により、電源ＶＤＤ及びＶＳＳの間に所定のインピーダンス成分を有する寄生回路（図示せず）が形成されている。このため発光素子チップ９７３では、電源ＶＤＤに供給された比較的大きな正の電位やグランド（ＶＳＳ）に供給された比較的大きな負の電位を、この寄生回路により放電することができる。
【０２０７】
また発光素子チップ９７３では、各ＥＳＤ保護部９９５の各ＰＭＯＳトランジスタ９９６及び各ＮＭＯＳトランジスタ９９７がＣＭＯＳであるため、露光技術やエッチング技術等により半導体ウェハを製造する時に、各フリップフロップＦＦや各ゲート駆動回路ＧＤと並行してこれらを製造できる。このため発光素子チップ９７３では、ＥＳＤ保護部９９５の各素子を別途実装するための工程が不要であり、またＥＳＤ保護部９９５の各素子を後から実装する場合に生じ得る、各素子を実装するまでの間に静電気等から各発光サイリスタＬＴを保護できない、といった問題を原理的に回避できる。
【０２０８】
その他の点においても、第５の実施の形態による発光素子チップ９７３及びプリントヘッド９３３、並びにこれらを搭載した画像形成装置９０１は、第１の実施の形態と同様の作用効果を奏し得る。
【０２０９】
以上の構成によれば、第５の実施の形態では、発光素子チップ９７３にＥＳＤ保護部９９５Ａ等を設けた。このためプリントヘッド９３３では、その製造工程等において、発光素子チップ９７３の端子パッド９８４Ａ等に正又は負の比較的大きな電位を帯電した物体が接触したとしても、これを電源ＶＤＤやグランド（ＶＳＳ）に逃がすことができ、発光サイリスタＬＴを破壊から保護できる。これにより、発光素子チップ９７３が搭載されるプリントヘッド９３３では、画像形成装置９０１により極めて品質の高い画像を形成できる。
【０２１０】
［６．他の実施の形態］
なお上述した第１の実施の形態においては、Ｘチップ領域１０５及びＸ余片領域１０６の境界部分、並びにＸ余片領域１０６及びＸ隙間領域１０７の境界部分において、各導電層１２０におけるＸ方向に関するダミーメタルＤＭの側面の位置を互いに揃える場合について述べた（図１３（Ｂ））。しかしながら本発明はこれに限らず、例えば各導電層１２０におけるＸ方向に関するダミーメタルＤＭの側面の位置を互いに相違させても良い。この場合、少なくともＸ隙間領域１０７にダミーメタルＤＭが配置されなければ良い。第３〜第５の実施の形態についても同様である。
【０２１１】
また上述した第１の実施の形態においては、半導体ウェハ１００に対してＤＲＩＥ法によりチップ組隙間１０２、Ｙ隙間領域１０４及びＸ隙間領域１０７の溝を同時に形成する場合について述べた。しかしながら本発明はこれに限らず、例えばチップ組隙間１０２及びＹ隙間領域１０４の溝と、Ｘ隙間領域１０７の溝とを、互いに異なる工程によりそれぞれ形成しても良い。第２〜第５の実施の形態についても同様である。
【０２１２】
さらに上述した第１の実施の形態においては、半導体ウェハ１００においてＸ方向に関してＸ余片領域１０６を設ける場合について述べた（図１３（Ａ））。しかしながら本発明はこれに限らず、例えば図１３と対応する図２３に示す半導体ウェハ１０００のように、Ｘ余片領域１０６を省略しても良い。因みに図２３（Ｂ）は、図２３（Ａ）におけるＧ１−Ｇ２断面図である。すなわち、Ｘ方向に関して、Ｘチップ領域１０５同士の間にＸ隙間領域１０７を配置しても良い。これにより、１枚の半導体ウェハから製造可能な発光素子チップ７３の数量を増加させることができる。第２及び第３の実施の形態についても同様である。
【０２１３】
さらに上述した第１の実施の形態においては、発光素子チップ７３における一方の長辺をクランク状に屈曲させる場合について述べた（図１２、図１３等）。しかしながら本発明はこれに限らず、例えば発光素子チップ７３における双方の長辺を直線状としても良く、或いは発光素子チップ７３における任意の辺をクランク状に屈曲させても良い。何れの場合においても、ＤＲＩＥ法により溝を形成すべき部分にダミーメタルＤＭを配置しなければ良い。第２〜第５の実施の形態についても同様である。
【０２１４】
さらに上述した第１の実施の形態においては、各導電層１２０に配置するダミーメタルＤＭを何れもほぼ同等の大きさとする場合について述べた。しかしながら本発明はこれに限らず、例えば導電層１２０ごとにダミーメタルＤＭの大きさを相違させても良く、或いは１つの導電層１２０内において大きさの異なる複数種類のダミーメタルＤＭを混在させても良い。第２〜第５の実施の形態についても同様である。
【０２１５】
さらに上述した第１の実施の形態においては、全ての導電層１２０にダミーメタルＤＭを配置する場合について述べた。しかしながら本発明はこれに限らず、一部の導電層１２０のみにダミーメタルＤＭを配置しても良い。第２〜第５の実施の形態についても同様である。
【０２１６】
さらに上述した第１の実施の形態においては、導電層１２０を３層とする場合について述べた。しかしながら本発明はこれに限らず、例えば導電層１２０を２層以下または４層以上としても良い。第２〜第５の実施の形態についても同様である。
【０２１７】
さらに上述した第４の実施の形態においては、Ｘ方向に関し、ＬＯＣＯＳ膜８１５のうち比較的厚い部分の長さをＸ隙間領域１０７の長さｄｘと同等とし、ｂｉｒｄ’ｓ  ｂｅａｋ部まで含めた長さを該長さｄｘよりも長くする場合について述べた（図２１）。しかしながら本発明はこれに限らず、例えばＬＯＣＯＳ膜８１５のｂｉｒｄ’ｓ  ｂｅａｋ部まで含めた長さをＸ隙間領域１０７の長さｄｘと同等とする等、該ＬＯＣＯＳ膜６１５のＸ方向に関する長さを種々の値としても良い。この場合、半導体ウェハ８００における上面の平滑性を高め得るよう、Ｘ方向に関するＬＯＣＯＳ膜８１５の各部の長さを調整することが望ましい。
【０２１８】
さらに上述した第５の実施の形態においては、ＥＳＤ保護部９９５ＡをＰＭＯＳトランジスタ９９６Ａ及びＮＭＯＳトランジスタ９９７Ａにより構成する場合について述べた（図２２）。しかしながら本発明はこれに限らず、例えば図２２と対応する図２４に示す発光素子チップ１１７３のように、ＥＳＤ保護部１１９５Ａをダイオード１１９６Ａ及び１１９７Ａ等のような種々の素子により構成しても良い。要は、アノード端子１１８４Ａ等に供給される０〜５［Ｖ］の電位でなる信号をそのまま流す一方、比較的大きな正又は負の電圧が印加された場合に、これを電源ＶＤＤ又はグランド（ＶＳＳ）に放電することにより、各発光サイリスタＬＴを保護できれば良い。ＥＳＤ保護部９９５Ｋ、９９５ＳＩ及び９９５ＳＣＫについても同様である。
【０２１９】
さらに上述した第１の実施の形態においては、発光素子チップ７３の発光サイリスタＬＴを発光させることにより感光体ドラム３８（図２）の周側面に静電潜像を形成し、最終的に用紙Ｐ（図１）にトナー画像を転写して画像を形成する場合について述べた。しかしながら本発明はこれに限らず、例えば有機ＥＬ（Electro Luminescence）素子のアレイにより構成された有機ＥＬヘッドを有するプリンタや、整列された発熱抵抗体を有するサーマルプリンタ等、種々の方式により画像を形成する種々のプリンタに搭載されるヘッド部分において、直線状又はマトリクス状に配置された種々の被駆動素子を種々の駆動回路により駆動する場合に適用しても良い。第２〜第５の実施の形態についても同様である。
【０２２０】
さらに上述した第１の実施の形態においては、ＭＦＰでなる画像形成装置１に本発明を適用する場合について述べた。しかしながら本発明はこれに限らず、例えば複写機やファクシミリ装置等、電子写真方式によりトナー画像を形成して用紙に定着させる機能を有する種々の電子機器に適用しても良い。第２〜第５の実施の形態についても同様である。
【０２２１】
さらに上述した第１の実施の形態においては、半導体ウェハ１００を基に、光を発光する発光素子チップ７３を製造する場合に本発明を適用する場合について述べた。しかしながら本発明はこれに限らず、例えば半導体ウェハを基に、光を受光してその光量に応じた電気信号を生成する撮像素子（例えばＣＩＳ（Contact Image Sensor））等、種々の機能を有する素子チップを製造する場合に本発明を適用しても良い。第２〜第５の実施の形態についても同様である。
【０２２２】
さらに本発明は、上述した各実施の形態及び他の実施の形態に限定されるものではない。すなわち本発明は、上述した各実施の形態と上述した他の実施の形態の一部又は全部を任意に組み合わせた実施の形態や、一部を抽出した実施の形態にもその適用範囲が及ぶものである。
【０２２３】
さらに上述した第１の実施の形態においては、チップ基体としてのチップ基体７３Ｂと、被駆動素子群としての発光素子群８１と、導電層としての導電層１２０と、ダミー導電体としてのダミーメタルＤＭとによって被駆動素子チップとしての発光素子チップ７３を構成する場合について述べた。しかしながら本発明はこれに限らず、その他種々の構成でなるチップ基体と、被駆動素子群と、導電層と、ダミー導電体とによって被駆動素子チップを構成しても良い。
【産業上の利用可能性】
【０２２４】
本発明は、例えば電子写真方式によりトナー画像を形成して用紙に定着させることにより印刷するＭＦＰで利用できる。
【符号の説明】
【０２２５】
１、３０１、５０１、７０１、９０１……画像形成装置、３……制御部、１６……画像形成ユニット、３３、３３３、５３３、７３３、９３３……プリントヘッド、５０……駆動制御回路、７２……プリント配線板、７３、３７３、５７３、７７３、９７３……発光素子チップ、７３Ｂ……チップ基体、７３ＢＳ……チップ基体表面、７３Ｆ……エピタキシャルフィルム、７４……ペースト、８１……発光素子群、８２……駆動回路群、１００、４００、６００、８００……半導体ウェハ、１０１……発光素子チップ組、１０２……チップ組隙間、１０３……Ｙチップ領域、１０４……Ｙ隙間領域、１０５……Ｘチップ領域、１０６……Ｘ余片領域、１０７、４０７……Ｘ隙間領域、１０８……余片チップ、１１１、４１１……第１導電層、１１２、４１２……第２導電層、１１３、４１３……第３導電層、１２０……導電層、１２２……チップ境界部、１２３……堆積層、６１５、８１５……ＬＯＣＯＳ膜、６１６、８１６……ＬＯＣＯＳ膜隙間、９９５……ＥＳＤ保護部、９９６……ＰＭＯＳトランジスタ、９９７……ＮＭＯＳトランジスタ、ＤＭ……ダミーメタル、ＬＴ……発光サイリスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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