(57)【要約】 【課題】半導体チップの不良を抑制しつつ、パッケージ樹脂との密着性および不純物のゲッタリング効果を向上させた半導体装置を提供する。【解決手段】本実施形態による半導体装置は、半導体基板を備える。半導体素子は、半導体基板の第１面上に設けられている。エネルギー吸収膜は、第１面上に設けられ光エネルギーを吸収して発熱する。第１絶縁膜は、半導体素子およびエネルギー吸収膜上に設けられている。第２絶縁膜は、第１面の反対側にある半導体基板の第２面上に設けられている。第１改質層は、第１面の外縁と第２面の外縁との間にある半導体基板の側面に設けられている。第２改質層は、エネルギー吸収膜と第１改質層との間の側面に設けられている。劈開面は、第１改質層と第２改質層との間の側面に設けられている。【選択図】図２
2019057579.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１面上に設けられた半導体素子と、
前記第１面上に設けられ光エネルギーを吸収して発熱するエネルギー吸収膜と、
前記半導体素子および前記エネルギー吸収膜上に設けられた第１絶縁膜と、
前記第１面の反対側にある前記半導体基板の第２面上に設けられた第２絶縁膜と、
前記第１面の外縁と前記第２面の外縁との間にある前記半導体基板の側面に設けられ、結晶欠陥を含む第１改質層と、
前記エネルギー吸収膜と前記第１改質層との間の前記側面に設けられ、結晶欠陥を含む第２改質層と、
前記第１改質層と前記第２改質層との間の前記側面に設けられた劈開面とを備えた半導体装置。
【請求項２】
前記第２改質層は、前記エネルギー吸収膜の直下の前記側面に設けられている、請求項１に記載の半導体装置。
【請求項３】
前記エネルギー吸収膜は、金属膜である、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記エネルギー吸収膜は、前記第１絶縁膜上に前記第１面の外縁上方まで設けられている、請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２改質層は、前記半導体素子の直下の前記半導体基板に設けられている、請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１改質層の結晶欠陥の大きさは、前記第２改質層の結晶欠陥のそれよりも大きい、請求項１から請求項５のいずれか一項に記載の半導体装置。
【請求項７】
第１面上に設けられた半導体素子と、前記半導体素子上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられたエネルギー吸収膜と、前記第１面の反対側にある第２面上に設けられた第２絶縁膜とを備えた半導体基板の製造方法であって、
前記半導体基をテープに貼付し、
前記第２面から前記半導体基板のダイシングラインに沿って、前記第１面と前記第２面との中間領域にある前記半導体基板に合焦するようにレーザ光を照射し、
前記テープを引張することにより、前記半導体基板を前記ダイシングラインで切断して前記半導体チップに個片化することを具備する半導体装置の製造方法。
【請求項８】
前記レーザ光の照射において、前記第１面と前記第２面との中間領域にある前記半導体基板を第１改質層として改質するとともに、前記エネルギー吸収膜近傍の前記半導体基板を第２改質層として改質する、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記レーザ光の照射において、前記第１改質層と前記第２改質層との間の前記半導体基板は改質されない、請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体ウェハのダイシングエリアにレーザ光を照射することによって半導体ウェハを半導体チップに個片化するダイシング技術が開発されている。このダイシング技術では、レーザ光が半導体ウェハ内部の結晶を改質し、その改質された箇所から半導体ウェハを劈開することによって半導体ウェハは半導体チップに個片化される。
【０００３】
このように製造された半導体チップの側面において、レーザ光による改質層は、パッケージ樹脂との密着性を向上させ、かつ、不純物のゲッタリング効果を向上させる。一方、このような改質層は、半導体チップ自体の強度を低下させ、半導体チップに形成された素子の不良に繋がるおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１４０３５６号公報
【特許文献２】特開２０１０−００３８１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体チップの不良を抑制しつつ、パッケージ樹脂との密着性および不純物のゲッタリング効果を向上させた半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体装置は、半導体基板を備える。半導体素子は、半導体基板の第１面上に設けられている。エネルギー吸収膜は、第１面上に設けられ光エネルギーを吸収して発熱する。第１絶縁膜は、半導体素子およびエネルギー吸収膜上に設けられている。第２絶縁膜は、第１面の反対側にある半導体基板の第２面上に設けられている。第１改質層は、第１面の外縁と第２面の外縁との間にある半導体基板の側面に設けられている。第２改質層は、エネルギー吸収膜と第１改質層との間の側面に設けられている。劈開面は、第１改質層と第２改質層との間の側面に設けられている。
【図面の簡単な説明】
【０００７】
【図１】本実施形態による半導体チップ１の構成例を示す断面図。
【図２】半導体チップ１の側面の状態を示す概念的な斜視図。
【図３】本実施形態による半導体チップ１の製造方法の一例を示す斜視図または断面図。
【図４】図３（Ｂ）のダイシングラインＤＬに沿った部分の断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる第１面を上とする場合と半導体素子の無い第２面を上とする場合とがあり、重力加速度に従った上下方向と異なる場合がある。また、図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
図１は、本実施形態による半導体チップ１の構成例を示す断面図である。本実施形態による半導体チップ１は、例えば、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read-Only-Memory） 等の半導体メモリである。図１には、半導体チップ１のＴＳＶおよびその周辺部を示している。
【００１０】
半導体チップ１は、半導体基板１０と、半導体素子１５と、ＳＴＩ（Shallow Trench Isolation）２０と、パッド（バンプ）３０と、配線層３５と、第１絶縁膜３７、３８と、ＴＳＶ４０と、第２絶縁膜５０と、バンプ６０とを備えている。
【００１１】
半導体基板１０は、例えば、シリコン基板であり、例えば、約３０μｍ以下に薄膜化されている。半導体基板１０は、第１面Ｆ１と第１面Ｆ１の反対側にある第２面Ｆ２とを有する。半導体基板１０の第１面Ｆ１には、半導体素子を形成するアクティブエリアとアクティブエリア間を電気的に分離するＳＴＩ（Shallow Trench Isolation）２０とがある。アクティブエリアには、メモリセルアレイ、トランジスタ、抵抗素子、キャパシタ素子等の半導体素１５が形成されている。ＳＴＩ２０には、例えば、シリコン酸化膜等の絶縁膜が用いられている。ＳＴＩ上２０には、半導体素子は設けられていないが、半導体素子をＴＳＶ４０に電気的に接続するパッド３０や配線層３５が設けられている。半導体素子１５は、半導体基板１０の第1面Ｆ１上に設けられている。
【００１２】
半導体基板１０の第２面Ｆ２には、半導体素子や配線は設けられていないが、ＴＳＶ４０に電気的に接続されるバンプ６０等が設けられている。
パッド３０および配線層３５は、半導体基板１０の第１面Ｆ１上に設けられており、半導体素子（例えば、トランジスタ等）に電気的に接続されている。パッド３０および配線層３５には、例えば、銅、アルミニウム、タングステンやチタン等の低抵抗金属を用いている。配線層３５は、ダイシングレーザの光エネルギーを吸収して発熱するエネルギー吸収膜として機能する。パッド３０もエネルギー吸収膜の一部として機能してもよい。
【００１３】
ＴＳＶ４０およびバリアメタルＢＭは、半導体基板１０の第１面Ｆ１と第２面Ｆ２との間に設けられ、半導体基板１０を貫通している。さらに、ＴＳＶ４０およびバリアメタルＢＭは、ＳＴＩ２０を貫通し、導電体３０、３５に電気的に接続されている。これにより、ＴＳＶ４０およびバリアメタルＢＭは、第１面Ｆ１側にある配線層３５との電気的な接続を第２面Ｆ２側まで引き延ばしている。ＴＳＶ４０には、例えば、ニッケル等の低抵抗金属を用いている。バリアメタルＢＭは、第５絶縁膜５０（以下、スペーサ膜ともいう）５０の側面に設けられている。バリアメタルＢＭには、例えば、Ｔｉ、Ｔａ、Ｒｕまたはその積層膜を用いている。以下、ＴＳＶ４０およびバリアメタルＢＭをまとめて金属電極４０、ＢＭともいう。尚、ＴＳＶ４０を良好にコンタクトホールＣＨ内に埋め込むことが可能な限りにおいて、バリアメタルＢＭは、必ずしも設ける必要はない。
【００１４】
第１絶縁膜３７、３８は、半導体基板１０の第１面Ｆ１上にある半導体素子１５および配線層３５上に設けられている。絶縁膜３７には、例えば、シリコン酸化膜、シリコン窒化膜等を用いている。絶縁膜３８には、例えば、ポリイミド等の有機膜を用いている。
【００１５】
第２絶縁膜としてのスペーサ膜５０は、第１面Ｆ１の反対側にある半導体基板１０の第２面Ｆ２上に設けられている。また、スペーサ膜５０は、金属電極４０、ＢＭと半導体基板１０との間に設けられており、金属電極４０、ＢＭと半導体基板１０とを電気的に分離している。スペーサ膜５０には、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜を用いている。
【００１６】
バンプ６０は、半導体基板１０の第２面Ｆ２側においてＴＳＶ４０上に設けられている。バンプ６０には、例えば、スズ、銅等の金属を用いている。
【００１７】
図２は、半導体チップ１の側面の状態を示す概念的な斜視図である。半導体基板１０は、第１面Ｆ１の外縁と第２面Ｆ２の外縁との間を繋ぐ側面ＦＳを有する。側面ＦＳには、第１改質層ＬＭ１と、第２改質層ＬＭ２と、劈開面ＬＣ１、ＬＣ２とが設けられている。
【００１８】
第１改質層ＬＭ１は、第１および第２面Ｆ１、Ｆ２と略平行に延伸するように帯状に側面ＦＳに設けられており、第１面Ｆ１と第２面Ｆ２との中間位置に位置する。第１改質層ＬＭ１は、半導体基板１０を改質させた結晶欠陥の層であり、ダイシングレーザによって半導体基板１０の側面ＦＳの表層に形成される。後述するようにダイシングレーザは、半導体ウェハのダイシング領域に断続的に照射され、焦点位置において熱で半導体ウェハの結晶（シリコン結晶）を改質（例えば、非晶質化あるいは多結晶化）する。従って、第１改質層ＬＭ１の結晶欠陥部分は、半導体基板１０の側面ＦＳに断続的に設けられている。第１改質層ＬＭ１のＤ１方向の厚み（幅）Ｗ１は、例えば、１０μｍ以下である。Ｄ１方向は、半導体基板１０の厚み方向（第１面Ｆ１から第２面Ｆ２への方向あるいはその逆方向）である。尚、第１改質層ＬＭ１の結晶欠陥の大きさは、第２改質層ＬＭ２の結晶欠陥のそれよりも大きい。
【００１９】
第２改質層ＬＭ２は、第１改質層ＬＭ１と同様に、第１および第２面Ｆ１、Ｆ２と略平行に延伸するように帯状に側面ＦＳに設けられているが、第２改質層ＬＭ２は、第１改質層ＬＭ１よりも第１面Ｆ１の側に設けられている。即ち、第２改質層ＬＭ２は、配線層３５と第１改質層ＬＭ１との間の側面ＦＳに設けられており、第１面Ｆ１の表層に設けられている。第２改質層ＬＭ２もダイシングレーザによって半導体基板１０を改質させた結晶欠陥の層であり、半導体基板１０の側面ＦＳの表層に形成される。第２改質層ＬＭ２の結晶欠陥部分も、第１改質層ＬＭ１のそれと同様に、半導体基板１０の側面ＦＳに断続的に設けられている。第２改質層ＬＭ２のＤ１方向の厚み（幅）Ｗ２は、例えば、１０μｍ以下である。
【００２０】
劈開面ＬＣ１は、第１改質層ＬＭ１と第２改質層ＬＭ２との間の側面ＦＳに設けられている。劈開面ＬＣ２は、第１改質層ＬＭ１と第２面Ｆ２との間の側面ＦＳに設けられている。劈開面ＬＣ１、ＬＣ２は、半導体基板１０（例えば、シリコン基板）の劈開面となっており、シリコン単結晶の結晶面となっている。従って、劈開面ＬＣ１、ＬＣ２は、第１および第２改質層ＬＭ１、ＬＭ２よりも結晶欠陥が少なく、凹凸のほとんど無い鏡面状態の面となっている。即ち、劈開面ＬＣ１、ＬＣ２は、ダイシングレーザによる改質面のほとんど無い滑らかな面となっている。劈開面ＬＣ１、ＬＣ２のそれぞれのＤ１方向の厚み（幅）Ｗ３、Ｗ４は、例えば、１０μｍ以上である。
【００２１】
例えば、レーザダイシングでは、レーザが半導体ウェハを改質させながら切断する。従って、改質された半導体チップの側面部分は、改質層（改質面）を有する。改質層（改質面）は、例えば、アモルファスシリコンまたはポリシリコン等のシリコン単結晶を改質させた材料からなり、結晶欠陥を多く含む。
【００２２】
このように、本実施形態による半導体基板１０の側面ＦＳは、ダイシングレーザによって改質された第１および第２改質層ＬＭ１、ＬＭ２と、結晶欠陥の少ない劈開面ＬＣ１、ＬＣ２とを有し、四層構造となっている。
【００２３】
側面ＦＳにおいて、第１および第２改質層ＬＭ１、ＬＭ２以外の領域が劈開面ＬＣ１、ＬＣ２となっている。これにより、半導体チップ１自体の機械的強度が維持され得る。例えば、側面ＦＳ全面が改質されている場合、改質層は、結晶欠陥が多く凹凸も比較的大きい。この場合、半導体チップ１の機械的強度が弱くなり、半導体チップ１は、破損したりクラックし易くなる。これに対し、本実施形態による半導体チップ１は、劈開面ＬＣ１、ＬＣ２を有することによって、機械的強度を或る程度維持することができる。
【００２４】
一方、側面ＦＳ全面が劈開面になっている場合、金属イオン等の不純物が側面ＦＳから侵入し易くなり、半導体素子１５に悪影響を与える可能性がある。また、劈開面は滑らかな面であるので、パッケージ樹脂と側面ＦＳとの密着性が悪く、パッケージ樹脂が側面ＦＳから剥離し易くなってしまう。これに対し、本実施形態による半導体チップ１は、側面ＦＳにおいて、第１および第２改質層ＬＭ１、ＬＭ２が設けられている。第１および第２改質層ＬＭ１、ＬＭ２は、結晶欠陥を比較的多く有するので、金属イオン等の不純物のゲッタリング効果を有する。従って、第１改質層ＬＭ１が、第１面Ｆ１と第２面Ｆ２との間の側面ＦＳにあることによって、側面ＦＳからの不純物の侵入を或る程度抑制することができる。また、第２改質層ＬＭ２が、半導体素子１５のある第１面Ｆ１側（配線層３５の直下）の側面ＦＳに設けられている。第２改質層ＬＭ２は、半導体基板１０の第１面Ｆ１の表層側の側面ＦＳに設けられていると言ってもよい。これにより、半導体基板１０の第１面Ｆ１近傍の側面ＦＳ（半導体素子１５の近傍の側面ＦＳ）から不純物が侵入することを或る程度抑制することができる。
【００２５】
さらに、側面ＦＳに第１および第２改質層ＬＭ１、ＬＭ２が設けられていることによって、パッケージ樹脂と側面ＦＳとの密着性が向上し、パッケージ樹脂が側面ＦＳから剥離し難くなる。
【００２６】
第２改質層ＬＭ２を設けるために、エネルギー吸収膜としての配線層３５が第１面Ｆ１上に設けられている。配線層３５は、後述するようにレーザ光を吸収して半導体基板１０の第１面Ｆ１側の表面層を改質させる。これにより、第２改質層ＬＭ２が配線層３５の直下の半導体基板１０に設けられる。第２改質層ＬＭ２を半導体基板１０の側面ＦＳに設けるために、配線層３５は、半導体チップ１の第１面Ｆ１の外縁上方まで設けられている。即ち、半導体ウェハにおいて、配線層３５は、ダイシングライン上にも設けられている。これにより、ダイシングラインにおける配線層３５の直下の半導体基板１０に、第２改質層ＬＭ２が形成される。
【００２７】
以上のように、半導体チップ１は、半導体基板１０の側面ＦＳを、改質層ＬＭ１、ＬＭ２と劈開面ＬＣ１、ＬＣ２との四層構造にすることができる。改質層ＬＭ１、ＬＭ２は、側面ＦＳの中間領域や半導体素子１５の近傍の側面ＦＳから不純物が侵入することを抑制することができる。それとともに、パッケージ樹脂と半導体チップ１との密着性を向上させることができる。また、劈開面ＬＣ１、ＬＣ２は、半導体チップ１の機械的強度を維持することができる。
【００２８】
さらに、第１絶縁膜３７，３８は、第１面Ｆ１からの不純物の侵入を抑制し、第２絶縁膜としてのスペーサ膜５０は、第２面Ｆ２からの不純物の侵入を抑制することができる。即ち、第１絶縁膜３７、３８、５０は、ゲッタリング効果を向上させるために設けられている。このように、本実施形態によれば、第１および第２面Ｆ１，Ｆ２からの不純物の侵入だけでなく、第１および第２改質層ＬＭ１、ＬＭ２によって、側面ＦＳからの不純物の侵入を抑制することができる。
【００２９】
次に、本実施形態による半導体装置の製造方法について説明する。
【００３０】
図３（Ａ）〜図３（Ｃ）は、本実施形態による半導体チップ１の製造方法の一例を示す斜視図または断面図である。
【００３１】
まず、半導体ウェハ１００の第１面Ｆ１上に、図１の半導体素子１５を形成する。半導体素子上には、配線層３５が形成され、半導体素子および配線層３５上およびそれらの周囲には、絶縁膜３７、３８が形成される。その後、半導体ウェハ１００の第１面Ｆ１に支持基板が貼付され、半導体ウェハ１００の第２面Ｆ２をＣＭＰ（Chemical Mechanical Polishing）法により研磨（プレグラインド）する。半導体ウェハ１００の研磨後、第２絶縁膜５０が半導体ウェハ１００の第２面Ｆ２上に形成される。プレグランドによって、半導体ウェハ１００の厚みは、３０μｍ以下となる。その後、半導体ウェハ１００の第１面Ｆ１と第２面Ｆ２との間を貫通するようにＴＳＶ４０が既知の方法で形成される（ビアラストプロセス）。さらに、半導体チップ１の表面には電極パッド（図示せず）が形成されている。電極パッド上には金属バンプ（図示せず）が設けられていてもよい。
【００３２】
図３（Ａ）は、半導体素子およびＴＳＶを形成した後の半導体ウェハ１００を示す。複数の半導体チップ１間にはダイシングラインＤＬがあり、後述するように、このダイシングラインＤＬを切断することによって、半導体チップ１が個片化される。
【００３３】
第１面Ｆ１上の支持基板を取り外した後、図３（Ｂ）に示すように、ウェハリング１３０内に張られた可撓性の樹脂テープ１３１に半導体ウェハ１００の第１面Ｆ２を貼り付ける。次に、レーザ発振器１０５を用いて、半導体ウェハ１００の第２面Ｆ２のダイシングラインＤＬに対応する部分に、該ダイシングラインに沿ってレーザ光を照射する。これにより、半導体ウェハ１００の内部（シリコン基板の内部）に第１および第２改質層（アモルファス層またはポリシリコン層）ＬＭ１、ＬＭ２を形成する。
【００３４】
図４は、図３（Ｂ）のダイシングラインＤＬに沿った部分の断面図である。レーザ発振器１０５は、レーザ光を半導体基板１０の第２面Ｆ２から入射させ、半導体基板１０の任意の深さ位置で合焦させる。本実施形態では、レーザ光は、第１面Ｆ１と第２面Ｆ２との中間領域に合焦するように照射される。レーザ光は、シリコン単結晶を改質可能なように、８００ｎｍ以上かつ３０００ｎｍ以下の波長を有することが好ましい。８００ｎｍよりも低い波長の場合、シリコン内部で吸収する確率が増えて改質層を形成しにくくなる。３０００ｎｍを超える波長ではシリコンを透過する確率が増えてしまい改質層を形成しにくくなる。例えば、レーザ光は、所謂、ステルスレーザであってもよい。このようなレーザを半導体基板１０に照射することによって、レーザ光の合焦位置において、例えば、シリコン単結晶が加熱され、アモルファスシリコンまたはポリシリコンに改質される。これにより、レーザ光の照射において、第１面Ｆ１と第２面Ｆ２との中間領域にある半導体基板１０に第１改質層ＬＭ１が形成される。
【００３５】
また、レーザ光は、合焦位置から第１面Ｆ１に向かって半導体基板１０を透過して、エネルギー吸収膜としての配線層３５に吸収される。このとき、配線層３５が発熱し、その熱により、配線層３５近傍の半導体基板１０の表層領域がアモルファスシリコンまたはポリシリコンに改質される。これにより、第１面Ｆ１近傍の半導体基板１０の領域に第２改質層が形成される。尚、レーザ光の強度は、配線層３５が溶解しない程度の強度とする。配線層３５が熔解するほどにレーザ光の強度が高いと、その熱により、半導体素子１５が破壊されるおそれがあるからである。
【００３６】
レーザ光は、或るピッチＰ１の間隔ごとに照射される。これにより、改質層ＬＭ１において、改質部分１２１、１２２は、或るピッチＰ１の間隔で形成される。ピッチＰ１が狭い場合、改質部分１２１が繋がり、層状（帯状）の改質層ＬＭ１になり、改質部分１２２が繋がり、層状（帯状）の改質層ＬＭ２になる。
第１改質層ＬＭ１と第２改質層ＬＭ２との間の半導体基板１０は改質されず、シリコン結晶として残る。第１改質層ＬＭ１と第１面Ｆ１との間の半導体基板１０も改質されず、シリコン結晶として残る。後述のように半導体ウェハ１００が個片化されると、ダイシングラインの改質されていない部分は、側面ＦＳにおける劈開面ＬＣ１、ＬＣ２となる。尚、この段階では、半導体ウェハ１００は、まだ半導体チップ１に個片化されていない。
【００３７】
次に、図３（Ｃ）に示すように、樹脂テープ１３１を下方から押上部材１３２で押し上げることによって、樹脂テープ１３１を引っ張る（エキスパンドさせる）。これにより、樹脂テープ１３１とともに半導体ウェハ１００が外方向へ引っ張られる。このとき、半導体ウェハ１００が第１および第２改質層ＬＭ１、ＬＭ２に沿って（即ち、ダイシングラインに沿って）劈開し、複数の半導体チップ１に個片化される。これにより、半導体チップ１が完成する。このとき、図４の改質されていない部分は、側面ＦＳにおいて劈開面ＬＣ１、ＬＣ２となる。
【００３８】
その後、半導体チップ１は、それぞれピックアップされて実装基板上に実装され、パッケージ樹脂によって封止される。これにより、半導体パッケージが完成する。
【００３９】
以上のように、第１面Ｆ１上に配線層３５があることによって、第２改質層ＬＭ２が形成される。これにより、半導体基板１０の側面ＦＳを、改質層ＬＭ１、ＬＭ２と劈開面ＬＣ１、ＬＣ２との四層構造とすることができる。改質層ＬＭ１、ＬＭ２は、側面ＦＳの中間領域や半導体素子１５の近傍の側面ＦＳから不純物が侵入することを抑制することができる。それとともに、パッケージ樹脂と半導体チップ１との密着性を向上させることができる。また、劈開面ＬＣ１、ＬＣ２によって、半導体チップ１の機械的強度を維持することができる。
【００４０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４１】
１  半導体チップ、１０  半導体基板、１５  半導体素子、２０  ＳＴＩ、３０  パッド、３５  配線層、３７、３８  第１絶縁膜、４０  ＴＳＶ、５０  第２絶縁膜、６０  バンプ、Ｆ１  第１面、Ｆ２  第２面、ＦＳ  側面、ＬＭ１  第１改質層、ＬＭ２  第２改質層、ＬＣ１、ＬＣ２  劈開面
【図１】
2019057579.tif 000003
【図２】
2019057579.tif 000004
【図３】
2019057579.tif 000005
【図４】
2019057579.tif 000006