(57)【要約】【課題】メモリセルの誤動作を抑制できる記憶装置を提供する。【解決手段】記憶装置は、第１方向に積層された複数のワード線と、前記複数のワード線のうちの前記第１方向において隣接するワード線間に設けられた第１絶縁膜と、前記第１方向において複数のワード線に並べて配置された選択ゲートと、前記複数のワード線と前記選択ゲートの間に設けられた第１中間電極と、前記第１中間電極と前記選択ゲートの間に設けられた第２絶縁膜と、前記複数のワード線、前記第１絶縁膜、前記第１中間電極、前記第２絶縁膜および前記選択ゲートを貫いて前記第１方向に延びる半導体ピラーと、前記複数のワード線のそれぞれと、前記半導体ピラーと、の間に位置する電荷保持膜と、を備える。前記第２絶縁膜は、前記第１絶縁膜の前記第１方向の第１膜厚よりも厚い前記第１方向の第２膜厚を有する。【選択図】図２
2019161009.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に積層された複数のワード線と、
前記複数のワード線のうちの前記第１方向において隣接するワード線間に設けられた第１絶縁膜と、
前記第１方向において複数のワード線に並べて配置された選択ゲートと、
前記複数のワード線と前記選択ゲートの間に設けられた第１中間電極と、
前記第１中間電極と前記選択ゲートの間に設けられた第２絶縁膜と、
前記複数のワード線、前記第１絶縁膜、前記第１中間電極、前記第２絶縁膜および前記選択ゲートを貫いて前記第１方向に延びる半導体ピラーと、
前記複数のワード線のそれぞれと、前記半導体ピラーと、の間に位置する電荷保持膜と、
を備え、
前記第２絶縁膜は、前記第１絶縁膜の前記第１方向の第１膜厚よりも厚い前記第１方向の第２膜厚を有する記憶装置。
【請求項２】
前記複数のワード線のそれぞれにバイアスを供給する第１駆動回路と、
前記中間電極にバイアスを供給する第２駆動回路と、
をさらに備え、
前記第１駆動回路は、前記第２駆動回路から供給される第１電位よりも高い第２電位を供給する請求項１記載の記憶装置。
【請求項３】
前記第１駆動回路は、前記複数のワード線のうちの１つに前記２電位を供給することにより、前記半導体ピラーから前記電荷保持膜に電荷を注入する請求項２記載の記憶装置。
【請求項４】
前記第１中間電極と前記複数のワード線との間に設けられた第２中間電極をさらに備え、
前記第２駆動回路は、前記第１中間電極および前記第２中間電極に共通の電位を供給する請求項２記載の記憶装置。
【請求項５】
第１方向に積層された複数の第１電極と、
前記複数の第１電極のうちの前記第１方向において隣接する第１電極間に設けられた第１絶縁膜と、
前記第１方向において複数の第１電極に並べて配置された第２電極と、
前記複数の第１電極と前記第２電極との間に設けられた第３電極と、
前記第３電極と前記第２電極の間に設けられた第２絶縁膜と、
前記複数の第１電極と前記第３電極との間に設けられた第４電極と、
前記複数の第１電極、前記第１絶縁膜、前記第４電極、前記３電極、前記第２絶縁膜および前記第２電極を貫いて前記第１方向に延びる半導体ピラーと、
前記複数の第１電極のそれぞれと、前記半導体ピラーと、の間に位置する電荷保持膜と、
前記複数の第１電極のそれぞれに電位を供給する第１駆動回路と、
前記第３電極および前記第４電極に共通の電位を供給する第２駆動回路と、
を備え、
前記第２絶縁膜は、前記第１絶縁膜の前記第１方向の第１膜厚よりも厚い前記第１方向の第２膜厚を有する記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置に関する。
【背景技術】
【０００２】
３次元配置されたメモリセルを含む記憶装置の開発が進められている。例えば、ＮＡＮＤ型不揮発性記憶装置では、複数のワード線および選択ゲートを層間絶縁膜を介して積層し、それらを積層方向に貫く半導体ピラーが設けられる。メモリセルは、半導体ピラーと複数のワード線が交差する部分に配置される。このような半導体装置の記憶容量を大きくするためには、ワード線、選択ゲートおよび層間絶縁膜を薄層化し、ワード線の積層数を多くすることが有効である。しかしながら、ワード線および選択ゲートの薄層化は、それらの寄生抵抗を大きくし、層間絶縁膜の薄層化は、寄生容量を大きくする。このため、メモリセルの誤動作を生じさせることがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、メモリセルの誤動作を抑制できる記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、第１方向に積層された複数のワード線と、前記複数のワード線のうちの前記第１方向において隣接するワード線間に設けられた第１絶縁膜と、前記第１方向において複数のワード線に並べて配置された選択ゲートと、前記複数のワード線と前記選択ゲートの間に設けられた第１中間電極と、前記第１中間電極と前記選択ゲートの間に設けられた第２絶縁膜と、前記複数のワード線、前記第１絶縁膜、前記第１中間電極、前記第２絶縁膜および前記選択ゲートを貫いて前記第１方向に延びる半導体ピラーと、前記複数のワード線のそれぞれと、前記半導体ピラーと、の間に位置する電荷保持膜と、を備える。前記第２絶縁膜は、前記第１絶縁膜の前記第１方向の第１膜厚よりも厚い前記第１方向の第２膜厚を有する。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る記憶装置を模式的に示す斜視図である。
【図２】実施形態に係る記憶装置を模式的に示す部分断面図である。
【図３】実施形態に係る記憶装置の構成を示すブロック図である。
【図４】実施形態に係る記憶装置の動作を示すタイムチャートである。
【図５】比較例に係る記憶装置の動作を示す模式図である。
【図６】実施形態に係る記憶装置の製造過程を示す模式断面図である。
【図７】図６に続く製造過程を示す模式断面図である。
【図８】図７に続く製造過程を示す模式断面図である。
【図９】図８に続く製造過程を示す模式断面図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
図１は、実施形態に係る記憶装置１を模式的に示す斜視図である。記憶装置１は、例えば、ＮＡＮＤ型不揮発性記憶装置であり、メモリセルアレイＭＣＡを含む。図１では、メモリセルアレイＭＣＡの構成を示すために、絶縁膜の一部を省略している。
【００１０】
メモリセルアレイＭＣＡは、導電層ＣＬ、複数の電極層、層間絶縁膜１３、１５および１７を含む。導電層ＣＬは、例えば、シリコン基板（図示しない）に設けられたＰ形ウェル、もしくは、シリコン基板上に層間絶縁膜を介して設けられた半導体層である。複数の電極層は、導電層ＣＬの上に積層され、例えば、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤを含む。
【００１１】
複数の電極層は、ダミーワード線ＷＬＳおよびＷＬＤをさらに含む。ダミーワード線ＷＬＳは、選択ゲートＳＧＳと、それに近接するワード線ＷＬと、の間に設けられる。ダミーワード線ＷＬＤは、選択ゲートＳＧＤと、それに近接するワード線ＷＬと、の間に設けられる。
【００１２】
図１に示すように、選択ゲートＳＧＤは、分離溝ＳＨＬにより、複数の選択ゲートＳＧＤＡと、複数の選択ゲートＳＧＤＢに分断される。選択ゲートＳＧＤＡおよび選択ゲートＳＧＤＢは、それぞれワード線ＷＬの上に積層される。
【００１３】
層間絶縁膜１３は、導電層ＣＬと選択ゲートＳＧＳとの間に設けられる。層間絶縁膜１５は、複数の電極層のうちのＺ方向において隣接する２つの電極層の間に設けられる。層間絶縁膜１７は、選択ゲートＳＧＤの上に設けられる。
【００１４】
メモリセルアレイＭＣＡは、複数の半導体ピラーＳＰをさらに含む。半導体ピラーＳＰは、ワード線ＷＬおよび選択ゲートＳＧＤを貫いてＺ方向に延びる（図２参照）。
【００１５】
記憶装置１は、メモリセルアレイＭＣＡの上方に設けられたビット線ＢＬおよびソース線ＳＬをさらに含む。半導体ピラーＳＰは、それぞれ接続プラグＣＨおよびＶ１を介してビット線ＢＬに電気的に接続される。ソース線ＳＬは、例えば、接続導体ＬＩを介して導電層ＣＬに電気的に接続される。接続導体ＬＩは、例えば、メモリセルアレイＭＣＡの側方に設けられた板状の導電体である。
【００１６】
図２は、実施形態に係る記憶装置１を模式的に示す部分断面図である。図２は、半導体ピラーを含むメモリホールＭＨおよび電極層の構成を示す模式図である。
【００１７】
図２に示すように、半導体ピラーＳＰは、ワード線ＷＬおよび選択ゲートＳＧＤを貫いてＺ方向に延びるメモリホールＭＨ（図６（ｂ）参照）の内部に設けられる。半導体ピラーＳＰは、半導体膜ＳＦと、絶縁性コアＩＣと、を含む。絶縁性コアＩＣは、例えば、酸化シリコンであり、メモリホールＭＨの内部においてＺ方向に延びる。半導体膜ＳＦは、例えば、ポリシリコン膜であり、絶縁性コアを覆うように設けられる。
【００１８】
半導体ピラーＳＰは、接続プラグＣＨおよびＶ１を介してビット線ＢＬに接続される。具体的には、半導体ピラーＳＰの上端において、接続プラグＣＨが、半導体膜ＳＦに接続される。一方、半導体ピラーＳＰの下端と、導電層ＣＬと、の間には、半導体層ＳＣが設けられる。半導体層ＳＣは、選択ゲートＳＧＳを貫くように設けられる。半導体層ＳＣは、その下端において導電層ＣＬに接続され、その上端において半導体ピラーＳＰに接続される。また、半導体層ＳＣと選択ゲートＳＧＳとの間には、絶縁膜２５が設けられる。
【００１９】
さらに、メモリホールＭＨの内部には、メモリ膜ＭＦが設けられる。メモリ膜ＭＦは、半導体ピラーＳＰとメモリホールＭＨの内壁との間に設けられる。メモリ膜ＭＦは、例えば、ブロック絶縁膜ＦＬ１、電荷保持膜ＦＬ２およびトンネル絶縁膜ＦＬ３を含む。ブロック絶縁膜ＦＬ１、電荷保持膜ＦＬ２およびトンネル絶縁膜ＦＬ３は、メモリホールＭＨの内壁上に順に積層される。
【００２０】
図２に示すように、選択ゲートＳＧＤと、ワード線ＷＬの最上層と、の間には、ダミーワード線ＷＬＤ０およびＷＬＤ１が配置される。ダミーワード線ＷＬＤ０は、選択ゲートＳＧＤとダミーワード線ＷＬＤ１との間に配置される。
【００２１】
本実施形態に係る記憶装置１では、選択ゲートＳＧＤとダミーワード線ＷＬＤ０との間に層間絶縁膜１５Ｍが設けられる。層間絶縁膜１５Ｍは、例えば、Ｚ方向において隣り合うワード線ＷＬ間に設けられる層間絶縁膜１５と同じ材料を含む。層間絶縁膜１５Ｍは、例えば、シリコン酸化膜である。さらに、層間絶縁膜１５Ｍは、層間絶縁膜１５のＺ方向の厚さＴ２よりも厚いＺ方向の厚さＴ１を有するように形成される。
【００２２】
図３は、実施形態に係る記憶装置の構成を示すブロック図である。例えば、ワード線ＷＬは、それぞれ駆動回路ＷＤ１に接続される。ダミーワード線ＷＬＤ０およびＷＬＤ１は、共通の駆動回路ＷＤ２に接続される。選択ゲートＳＧＤおよびＳＧＳは、駆動回路ＧＤ１およびＧＤ２にそれぞれ接続される。また、半導体ピラーＳＰは、ビット線ＢＬを介してセンスアンプＳＡに接続される。
【００２３】
図３に示すように、半導体ピラーＳＰとワード線ＷＬとが交差する部分にメモリセルＭＣが配置される。メモリセルＭＣは、半導体ピラーＳＰとワード線ＷＬとの間に位置するメモリ膜ＭＦの一部を電荷保持部として含む。
【００２４】
半導体ピラーＳＰと選択ゲートＳＧＤとが交差する部分には、選択トランジスタＳＴＤが設けられる。選択トランジスタＳＴＤは、例えば、半導体ピラーＳＰと選択ゲートＳＧＤとの間に位置するメモリ膜ＭＦの一部をゲート絶縁膜として含む。また、選択ゲートＳＧＳと半導体層ＳＣとが交差する部分には、選択トランジスタＳＴＳが設けられる。選択トランジスタＳＴＳは、半導体層ＳＣと選択ゲートＳＧＳとの間に位置す絶縁膜２５をゲート絶縁膜として含む（図２参照）。
【００２５】
図４（ａ）および（ｂ）は、実施形態に係る記憶装置１の動作を示すタイムチャートである。図４（ａ）および（ｂ）は、メモリセルＭＣへのデータ書き込み時において、駆動回路ＷＤ１、ＷＤ２およびＧＤ１から各電極層へ供給されるバイアスを示している。
【００２６】
図４（ａ）に示す選択ゲートＳＧＤ＿ＳＥＬは、例えば、図１中に示すＳＧＤＡであり、図４（ｂ）に示す選択ゲートＳＧＤ＿ＵＳＥＬは、例えば、図１中に示すＳＧＤＢである。以下の説明では、選択ゲートＳＧＤＡを選択された選択ゲートＳＧＤ＿ＳＥＬとし、選択ゲートＳＧＤＢを非選択の選択ゲートＳＧＤ＿ＵＳＥＬとして説明する。
【００２７】
図４（ａ）および（ｂ）は、データ書き込み時に選択ゲートＳＧＤ＿ＳＥＬおよびＳＧＤ＿ＵＳＥＬ、その下方に位置するワード線ＷＬおよびダミーワード線ＷＬＤに供給されるバイアスＶＳＧＤ、ＶＷＬＤおよびＶＷＬを示す。なお、ダミーワード線ＷＬＤ０およびＷＬＤ１には、同じバイアスＶＷＬＤが供給される。以下の説明では、ダミーワード線ＷＬＤ０およびＷＬＤ１を集合的にダミーワード線ＷＬＤと表現する。さらに、図４（ａ）では、非選択のビット線ＢＬ＿ＵＳＥＬに供給されるバイアスＶＢＬも併せて示す。
【００２８】
図４（ａ）および（ｂ）に示すように、時間ｔ０〜ｔ１において、選択ゲートＳＧＤ＿ＳＥＬおよびＳＧＤ＿ＵＳＥＬには、バイアスＶＰＣが供給される。これにより、選択トランジスタＳＴＤは、ＯＮ状態となる。一方、ビット線ＢＬ＿ＵＳＥＬには、バイアスＶＤＤが供給される。選択されたビット線ＢＬ（図示しない）のバイアスは０Ｖである。この時、ソース側の選択トランジスタＳＴＳは、ＯＦＦ状態となっている。結果として、非選択のビット線ＢＬ＿ＵＳＥＬにつながった半導体ピラーＳＰは、電位ＶＤＤにチャージアップされる。
【００２９】
ここで、選択されたビット線ＢＬとは、書き込み対象のメモリセルＭＣを含む半導体ピラーＳＰにつながったビット線ＢＬを意味し、非選択のビット線ＢＬ＿ＵＳＥＬは、書き込み対象のメモリセルＭＣを含まない半導体ピラーＳＰにつながったビット線ＢＬを意味する。他の要素についても同様である。
【００３０】
時間ｔ１において、選択ゲートＳＧＤ＿ＳＥＬおよびＳＧＤ＿ＵＳＥＬへのバイアスＶＰＣの供給が停止される。このため、選択ゲートＳＧＤ＿ＳＥＬおよびＳＧＤ＿ＵＳＥＬの電位ＶＳＧＤは、その寄生抵抗および寄生容量に起因する時定数ＣＲで定まる減衰率を持って低下する。
【００３１】
図４（ｂ）に示すように、選択ゲートＳＧＤ＿ＳＥＬおよびＳＧＤ＿ＵＳＥＬの電位ＶＳＧＤは、駆動回路ＧＤ１に近い近端ＮＳにおいて早く低下し、例えば、時間ｔ２において０Ｖになる。一方、駆動回路ＧＤ１から離れた遠端ＦＳでは、時定数ＣＲが大きくなるために電位ＶＳＧＤの低下は遅くなる。例えば、データの書き込みサイクル内に０Ｖまで下がりきらないケースも生じる。
【００３２】
続いて、図４（ａ）に示すように、時間ｔ２において、選択ゲートＳＧＤ＿ＳＥＬにバイアスＶＳＯＮが供給される。この時、選択されたビット線ＢＬの電位は０Ｖであり、書き込み対象のメモリセルＭＣを含む半導体ピラーＳＰに設けられた選択トランジスタＳＴＤは、ＯＮ状態となる。一方、ビット線ＢＬ＿ＵＳＥＬには、バイアスＶＤＤが供給されている。このため、書き込み対象のメモリセルＭＣを含まない半導体ピラーＳＰに設けられた選択トランジスタＳＴＤは、ＯＦＦ状態となる。
【００３３】
また、図４（ｂ）に示す選択ゲートＳＧＤ＿ＵＳＥＬには、駆動回路ＧＤ１からバイアスが供給されず、さらに、ビット線ＢＬ＿ＵＳＥＬの電位はＶＤＤであるため、選択ゲートＳＧＤ＿ＵＳＥＬを含む選択トランジスタＳＴＤは、ＯＦＦ状態となる。結果として、書き込み対象のメモリセルＭＣを含む半導体ピラーＳＰ＿ＳＥＬ以外の半導体ピラーＳＰ＿ＵＳＥＬでは、選択トランジスタＳＴＳおよびＳＴＤがＯＦＦ状態となり、半導体ピラーＳＰ＿ＵＳＥＬは、浮遊電位となる。
【００３４】
一方、ワード線ＷＬおよびダミーワード線ＷＬＤには、時間ｔ２においてバイアスＶＰＡＳＳが供給される。これにより、メモリセルＭＣのチャネルはＯＮ状態となる。さらに、選択されたワード線ＷＬ＿ＳＥＬには、時間ｔ３においてバイアスＶＰＧが供給される。これにより、書き込み対象のメモリセルＭＣにデータを書き込むことができる。
【００３５】
一方、書き込み対象のメモリセルＭＣを含まない半導体ピラーＳＰ＿ＵＳＥＬでは、各ワード線ＷＬに供給されるバイアスに応じてその電位がブーストされ、例えば、半導体ピラーＳＰ＿ＵＳＥＬと、バイアスＶＰＧを供給されたワード線ＷＬ＿ＳＥＬと、の間の電位差が小さくなる。これにより、非選択のメモリセルＭＣへの誤書き込みを防ぐことができる。
【００３６】
なお、書き込み電圧ＶＰＧは、ダミーワード線ＷＬＤ０およびＷＬＤ１には供給されない。すなわち、各ワード線ＷＬにバイアスを供給する駆動回路ＷＤ１は、ダミーワード線ＷＬＤ０およびＷＬＤ１にバイアスを供給する駆動回路ＷＤ２よりも高いバイアスを供給することが可能な構成を有する（図３参照）。バイアスＶＰＧは、例えば、１０Ｖを超える。これに対し、ダミーワード線ＷＬＤに供給されるバイアスＶＰＡＳＳは、例えば、数Ｖである。
【００３７】
図５（ａ）および（ｂ）は、比較例に係る記憶装置２の動作を示す模式図である。図５（ａ）は、記憶装置２の構造を示す模式断面図である。図５（ｂ）は、記憶装置２の動作を示すタイムチャートである。
【００３８】
図５（ａ）に示すように、記憶装置２では、選択ゲートＳＧＤとダミーワード線ＷＬＤ０との間に層間絶縁膜１５が設けられる。すなわち、選択ゲートＳＧＤとダミーワード線ＷＬＤ０との間に設けられる絶縁膜のＺ方向の厚さは、ワード線ＷＬ間に設けられる層間絶縁膜１５と略同一のＺ方向の厚さを有する。
【００３９】
図５（ｂ）に示すように、メモリセルＭＣへのデータ書き込み時において、選択ゲートＳＧＤ＿ＵＳＥＬには、バイアスＶＰＣが供給され、時間ｔ１において停止される。その後、選択ゲートＳＧＤ＿ＵＳＥＬの電位は徐々に低下する。
【００４０】
続いて、時間ｔ２において、ワード線ＷＬおよびダミーワード線ＷＬＤにバイアスＶＰＡＳＳが供給される。この時、選択ゲートＳＧＤ＿ＵＳＥＬとダミーワード線ＷＬＤとの間の寄生容量Ｃｐを介したカップリングにより、選択ゲートＳＧＤ＿ＵＳＥＬに誘導電位ＶＣＰが誘起され、選択ゲートＳＧＤ＿ＵＳＥＬの電位が上昇する。
【００４１】
例えば、駆動回路ＧＤ１から離れた遠端ＦＳでは、選択ゲートＳＧＤ＿ＵＳＥＬの電位がＶＰＣから下がりきっておらず、そこに誘導電位ＶＣＰが重畳されることになる。このため、選択トランジスタＳＴＤの一部がＯＮ状態となり、半導体ピラーＳＰにおける電位のブーストが抑制される場合がある。その結果、非選択のメモリセルＭＣにデータが書き込まれる誤動作が生じる可能性がある。
【００４２】
これに対し、本実施形態に係る記憶装置１では、選択ゲートＳＧＤとダミーワード線ＷＬＤ０との間に層間絶縁膜１５Ｍが設けられる。層間絶縁膜１５Ｍは、ワード線ＷＬ間に設けられる層間絶縁膜１５よりもＺ方向に厚く形成される。このため、選択ゲートＳＧＤとダミーワード線ＷＬＤ０との間の寄生容量Ｃｐが小さくなり、カップリングが抑制される。これにより、メモリセルＭＣへの誤書き込みを防ぐことができる。
【００４３】
次に、図６（ａ）〜図９（ｂ）を参照して、実施形態に係る記憶装置１の製造方法を説明する。図６（ａ）〜図９（ｂ）は、記憶装置１の製造過程を示す模式断面図である。
【００４４】
図６（ａ）に示すように、導電層ＣＬの上に層間絶縁膜１３、１５、１７、犠牲膜２３を積層する。犠牲膜２３は、層間絶縁膜１３、１５、１７のうちのＺ方向において隣接する２つの層間絶縁膜の間にそれぞれ設けられる。層間絶縁膜１３は、導電層ＣＬと、複数の犠牲膜２３のうちの最下層に位置する犠牲膜２３と、の間に設けられる。層間絶縁膜１７は、複数の犠牲膜２３のうちの最上層に位置する犠牲膜２３の上に設けられる。
層間絶縁膜１３、１５および１７は、例えば、シリコン酸化膜である。犠牲膜２３は、例えば、シリコン窒化膜である。
【００４５】
例えば、層間絶縁膜１５は、層間絶縁膜１５Ｍを含む。層間絶縁膜１５Ｍは、Ｚ方向の厚さＴ１が他の層間絶縁膜１５のＺ方向の厚さＴ２よりも厚くなるように形成される。厚さＴ１は、例えば、厚さＴ２の１．５〜３．０倍である。
【００４６】
図６（ｂ）に示すように、層間絶縁膜１７の上面から導電層ＣＬに至る深さを有するメモリホールＭＨを形成する。メモリホールＭＨは、例えば、層間絶縁膜１７の上面において、円形、楕円形もしくは多角形の開口を有するように形成される。
【００４７】
続いて、メモリホールＭＨの底部に半導体層ＳＣを形成する。例えば、導電層ＣＬは、シリコン層であり、半導体層ＳＣは、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いてポリシリコン層であり、メモリホールＭＨの側壁に露出された層間絶縁膜１３、１５、１７および犠牲膜２３の上には堆積されず、導電層ＣＬ上に選択的に堆積されるように形成される。また、半導体層ＳＣは、例えば、最下層の犠牲膜２３と、その上に位置する犠牲膜２３の間のレベルに上面ＴＳＳが位置するように形成される。
【００４８】
図７（ａ）に示すように、メモリホールＭＨの内部にメモリ膜ＭＦと半導体膜ＳＦ１を形成する。メモリ膜ＭＦは、例えば、図２に示す積層構造を有する。メモリ膜ＭＦは、メモリホールＭＨの底面において、半導体層ＳＣの上面に接するように形成される。半導体膜ＳＦ１は、例えば、アモルファスシリコン膜である。メモリ膜ＭＦおよび半導体膜ＳＦ１は、メモリホールＭＨ内にスペースを残す厚さに形成される。
【００４９】
図７（ｂ）に示すように、メモリホールＭＨの内面を覆う半導体膜ＳＦ２を形成する。具体的には、メモリホールＭＨの底面上に積層された半導体膜ＳＦ１の一部およびメモリ膜ＭＦの一部を、例えば、異方性ＲＩＥ（Reactive Ion Etching）により選択的に除去する。この過程において、半導体膜ＳＦ１は、メモリホールＭＨの内壁上に残されるメモリ膜ＭＦを保護する。
【００５０】
続いて、メモリホールＭＨの内面を覆う半導体膜ＳＦ２を形成する。半導体膜ＳＦ２は、例えば、アモルファスシリコン膜であり、メモリホールＭＨの内部にスペースを残す厚さに形成される。さらに、半導体膜ＳＦ１およびＳＦ２を熱処理により結晶化させ、半導体膜ＳＦを形成する。半導体膜ＳＦは、例えば、ポリシリコン膜である。
【００５１】
図８（ａ）に示すように、メモリホールＭＨの内部に絶縁体を埋め込み、絶縁性コアＩＣを形成する。絶縁性コアＩＣは、例えば、ＣＶＤにより形成される酸化シリコンである。続いて、スリットＳＴを形成し、層間絶縁膜１３、１５、１７および犠牲膜２３を分断する。スリットＳＴは、例えば、層間絶縁膜１７の上面から導電層ＣＬに至る深さを有し、Ｙ方向に延在する。
【００５２】
図８（ｂ）に示すように、スリットＳＴを介して犠牲膜２３を選択的に除去する。犠牲膜２３は、例えば、ウェットエッチングにより、層間絶縁膜１３、１５および１７を残して除去される。この際、メモリホールＭＨの内部に形成されたメモリ膜ＭＦ、半導体膜ＳＦおよび絶縁性コアＩＣは、層間絶縁膜１３、１５および１７を支持し、犠牲膜２３を除去した後のスペース２３Ｓを保持する。
【００５３】
図９（ａ）に示すように、スリットＳＴおよびスペース２３Ｓを介して半導体層ＳＣの表面に絶縁膜２５を形成する。絶縁膜２５は、例えば、半導体層ＳＣを熱酸化することにより形成されるシリコン酸化膜である。
【００５４】
続いて、スペース２３Ｓの内部にバリアメタル層ＢＭＬとコアメタル層ＭＬＣとを形成する。バリアメタル層ＢＭＬは、例えば、窒化チタニウム（ＴｉＮ）を含む。また、コアメタル層ＭＬＣは、例えば、タングステン（Ｗ）を含む。バリアメタル層ＢＭＬおよびコアメタル層ＭＬＣは、例えば、ＣＶＤによりスリットＳＴを介して堆積される。
【００５５】
図９（ｂ）に示すように、接続導体ＬＩおよび絶縁膜２７をスリットＳＴの内部に形成する。具体的には、スリットＳＴの内面を覆うバリアメタル層ＢＭＬおよびコアメタル層ＭＬＣを、例えば、等方性のドライエッチングを用いて除去し、その後、スリットＳＴの内面を覆う絶縁膜２７を形成する。さらに、スリットＳＴを介して導電層ＣＬにＮ形不純物をイオン注入し、コンタクト領域ＬＣＲを形成する。続いて、スリットＳＴの底面を覆う絶縁膜２７の一部を選択的に除去し、その後、スリットＳＴの内面を覆うバリアメタル層ＢＭＬと、スリットＳＴの内部を埋め込んだコアメタル層ＭＬＣと、を形成する。これにより、接続導体ＬＩをスリットＳＴの内部に形成することができる。
【００５６】
続いて、層間絶縁膜１７の上に層間絶縁膜１９、２１、接続プラグＣＨ、Ｖ１およびビット線ＢＬを形成し、メモリセルアレイＭＣＡを完成させる。
【００５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５８】
１、２…記憶装置、  １３、１５、１５Ｍ、１７、１９、２１…層間絶縁膜、  ２３…犠牲膜、  ２３Ｓ…スペース、  ２５、２７…絶縁膜、  ＢＬ…ビット線、  ＣＨ…接続プラグ、  ＣＬ…導電層、  Ｃｐ…寄生容量、  ＮＳ…近端、  ＦＳ…遠端、  ＧＤ１、ＷＤ１、ＷＤ２…駆動回路、  ＩＣ…絶縁性コア、  ＬＣＲ…コンタクト領域、  ＬＩ…接続導体、  ＭＣ…メモリセル、  ＭＣＡ…メモリセルアレイ、  ＭＦ…メモリ膜、  ＦＬ１…ブロック絶縁膜、  ＦＬ２…電荷保持膜、  ＦＬ３…トンネル絶縁膜、  ＭＨ…メモリホール、  ＢＭＬ…バリアメタル層、  ＭＬＣ…コアメタル層、  ＳＡ…センスアンプ、  ＳＣ…半導体層、  ＳＦ、ＳＦ１、ＳＦ２…半導体膜、  ＳＧＤ、ＳＧＤＡ、ＳＧＤＢ、ＳＧＳ…選択ゲート、  ＳＨＬ…分離溝、  ＳＬ…ソース線、  ＳＰ…半導体ピラー、  ＳＴ…スリット、  ＳＴＤ、ＳＴＳ…選択トランジスタ、  ＴＳＳ…上面、  ＷＬ…ワード線、  ＷＬＤ、ＷＬＤ０、ＷＬＤ１、ＷＬＳ…ダミーワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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