(57)【要約】【課題】高逓倍でありながら、ノイズを低減し、また、高速な周波数変調を実現する。【解決手段】本実施形態の逓倍クロック生成回路は、基準クロック源２から出力される基準クロック信号を入力して、第１逓倍比で逓倍した第１逓倍クロック信号を出力する遅延器型逓倍器３と、前記第１逓倍クロック信号を入力して、第２逓倍比で逓倍した第２逓倍クロック信号を出力するＰＬＬ回路４とを備え、第２逓倍クロック信号を、少なくとも１つ以上のシステム１３に供給するように構成したものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準クロック源（２）から出力される基準クロック信号を入力して、第１逓倍比で逓倍した第１逓倍クロック信号を出力する遅延器型逓倍器（３）と、
前記第１逓倍クロック信号を入力して、第２逓倍比で逓倍した第２逓倍クロック信号を出力するＰＬＬ回路（４）とを備え、
前記第２逓倍クロック信号を、少なくとも１つ以上のシステム（１３）に供給するように構成した逓倍クロック生成回路。
【請求項２】
前記遅延器型逓倍器は、遅延により同一周波数で少なくとも２つ以上の異なる位相を持つ多相クロック信号を生成する遅延器（１５）と、
前記多相クロック信号を入力して、これら多相クロック信号を波形合成することにより逓倍クロック信号を生成する逓倍波形合成器（８）とを備えるように構成された請求項１記載の逓倍クロック生成回路。
【請求項３】
前記遅延器型逓倍器は、前記逓倍波形合成器から出力される逓倍クロック信号の周波数を検出してフィードバック制御信号を生成する周波数検出器（１６）を備え、
前記遅延器は、前記フィードバック制御信号に応じて遅延時間を可変させる可変遅延器（１７）で構成された請求項２記載の逓倍クロック生成回路。
【請求項４】
前記遅延器型逓倍器は、２つ以上の遅延器型逓倍器を備えるように構成された請求項１から３のいずれか一項記載の逓倍クロック生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逓倍クロック生成回路に関する。
【背景技術】
【０００２】
ＲＦシステムでは、特許文献１に記載されているように、水晶発振子などから出力される周波数が数１０ＭＨｚ程度の比較的低い基準クロック信号を用いて、ＰＬＬ（Phase Locked Loop）回路によって逓倍を行うことにより、所望の周波数の逓倍クロック信号を生成するように構成されている。
【０００３】
近年、逓倍比が１０００倍程度となるＲＦシステムのニーズが大きくなってきており、この構成では、基準クロック信号への感度が上がるため、入力位相雑音の影響を大きく受ける。入力位相雑音の影響を受け難くし、且つ、周波数変調を高速化したいＲＦシステムを構成しようとすると、ループ帯域を狭めるか、それとも、拡げるかしなければならず、どちらかの特性が犠牲となってしまう。
【０００４】
例えば特許文献２には、ＰＬＬ回路を２段積みにすることにより、高い逓倍比のクロック信号を段階的に生成する構成が記載されている。この構成において、例えば前段のＰＬＬ回路のループ帯域を狭く、後段のＰＬＬ回路のループ帯域を広くすることで、上述の要求を満たせる可能性がある。しかしながら、このように構成したとしても、位相雑音が蓄積される発振器を多段に接続する構成であるため、結果的に位相雑音、即ち、ノイズが大きくなるという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１７−１９４７８９号公報
【特許文献２】特開２００９−１３０５４４号公報
【特許文献３】ＷＯ０６／０３３２０３号公報
【特許文献４】特許第３３４６２２４号公報
【特許文献５】特開平１１−１１００６５号公報
【非特許文献】
【０００６】
【非特許文献１】IEEE Journal of Solid-state circuits vol47 12 Dec. 2012, A 14.2mW 2.55-to-3GHz Cascaded PLL With Reference Injection and 800MHz Delta  -Sigma Modulator in 0.13um CMOS
【発明の概要】
【発明が解決しようとする課題】
【０００７】
非特許文献１には、上述の問題を解消する構成として、遅延器制御を用いた逓倍回路を多段接続した回路が記載されている。この回路では、発振器動作と遅延器動作が時分割制御で行われている。このため、制御が収束した際のリセットパルスが製造時のデバイスのばらつきに大きく影響を受けるという問題がある。
【０００８】
また、上述の問題を解消する他の構成として、特許文献３記載の構成と特許文献４記載の構成を組み合わせた構成、即ち、ＤＬＬ（Delay Locked Loop）回路を用いた逓倍回路が考えられる。また、上述の問題を解消する他の構成として、特許文献５記載の構成の中の一部をデジタル回路で構成するようにした回路が考えられる。しかし、いずれの回路の場合も、多相クロックから逓倍クロックを合成する際に、バッファのレプリカ性を利用しているため、駆動力の製造バラツキによってタイミングが僅かに異なることにより、スプリアスが生じるという問題がある。
【０００９】
また、上記各文献に記載された回路は、基本的に位相比較を実行する回路であるため、入力クロック信号が持つ位相雑音が制御ループによって重畳し、出力逓倍クロック信号の位相雑音、即ち、ノイズが増加するという問題がある。
【００１０】
本発明の目的は、高逓倍でありながら、ノイズを低減することができ、また、高速な周波数変調を実現することができる逓倍クロック生成回路を提供することにある。
【課題を解決するための手段】
【００１１】
請求項１の発明は、基準クロック源２から出力される基準クロック信号を入力して、第１逓倍比で逓倍した第１逓倍クロック信号を出力する遅延器型逓倍器３と、前記第１逓倍クロック信号を入力して、第２逓倍比で逓倍した第２逓倍クロック信号を出力するＰＬＬ回路４とを備え、第２逓倍クロック信号を、少なくとも１つ以上のシステム１３に供給するように構成した逓倍クロック生成回路である。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態を示す逓倍クロック生成回路のブロック図
【図２】遅延器型逓倍器のブロック図
【図３】ＰＬＬ回路のブロック図
【図４】（ａ）はＰＬＬ回路のループ制御帯域を広帯域に設定した構成の基準クロック信号の位相雑音の周波数特性を示す図、（ｂ）は同構成の発振器の位相雑音の周波数特性を示す図、（ｃ）は同構成のステップ応答の特性を示す図
【図５】（ａ）はＰＬＬ回路のループ制御帯域を狭帯域に設定した構成の基準クロック信号の位相雑音の周波数特性を示す図、（ｂ）は同構成の発振器の位相雑音の周波数特性を示す図、（ｃ）は同構成のステップ応答の特性を示す図
【図６】（ａ）は第１実施形態の逓倍クロック生成回路の基準クロック信号の位相雑音の周波数特性を示す図、（ｂ）は同構成の発振器の位相雑音の周波数特性を示す図、（ｃ）は同構成のステップ応答の特性を示す図
【図７】発振器の位相誤差について説明する図
【図８】遅延器型逓倍器の位相誤差について説明する図
【図９】遅延器型逓倍器を異なる形態で表現した場合の逓倍クロック生成回路のブロック図
【図１０】第２実施形態を示す逓倍クロック生成回路のブロック図
【図１１】第３実施形態を示す逓倍クロック生成回路のブロック図
【図１２】第４実施形態を示す遅延器型逓倍器のブロック図
【図１３】各種信号のタームチャート
【図１４】校正制御のフローチャート
【図１５】第５実施形態を示す逓倍クロック生成回路のブロック図
【図１６】非特許文献１の逓倍クロック生成回路のブロック図
【発明を実施するための形態】
【００１３】
（第１実施形態）
以下、第１実施形態について、図１ないし図９を参照して説明する。本実施形態の逓倍クロック生成回路１は、図１に示すように、基準クロック源２と、遅延器型逓倍器３と、ＰＬＬ回路４とを備えて構成されている。基準クロック源２は、例えば水晶発信子を備えて構成され、周波数が数十ＭＨｚ程度の基準クロック信号Ｓ１を出力する。
【００１４】
遅延器型逓倍器３は、基準クロック源２からの基準クロック信号Ｓ１を入力し、基準クロック信号Ｓ１の周波数を第１逓倍比例えば２逓倍した第１逓倍クロック信号Ｓ２を出力する機能を備えている。遅延器型逓倍器３の具体的構成の一例、即ち、従来周知の構成を、図２に示す。遅延器型逓倍器３は、図２に示すように、周波数位相比較器５と、ローパスフィルタ６と、電圧制御遅延回路（ＶＣＤＬ（Voltage Control Delay Line））７と、波形合成回路８とを有している。この構成の場合、周波数位相比較器５と、ローパスフィルタ６と、ＶＣＤＬ７とから遅延器１５が構成されている。また、波形合成回路８が逓倍波形合成器を構成している。
【００１５】
ＶＣＤＬ７、即ち、遅延器１５は、遅延により同一周波数で少なくとも２つ以上の異なる位相を持つ多相クロック信号を生成する機能を有する。波形合成回路８は、ＶＣＤＬ７からの多相クロック信号を入力して、これら多相クロック信号を波形合成することにより第１逓倍クロック信号Ｓ２を生成する機能を有する。
【００１６】
ＰＬＬ回路４は、遅延器型逓倍器３からの第１逓倍クロック信号Ｓ２を入力し、第１逓倍クロック信号Ｓ２の周波数を第２逓倍比例えば４００逓倍した第２逓倍クロック信号Ｓ３を出力する機能を備えている。ＰＬＬ回路４の具体的構成の一例、即ち、従来周知の構成を、図３に示す。ＰＬＬ回路４は、図３に示すように、周波数位相比較器９と、ローパスフィルタ１０と、電圧制御発振器（ＶＣＯ（Voltage Control Oscillator））１１と、分周器１２とを有している。
【００１７】
上記した構成の逓倍クロック生成回路１は、基準クロック信号Ｓ１の周波数を、（第１逓倍比×第２逓倍比）逓倍した周波数、本実施形態の場合、例えば（２×４００）逓倍した周波数の第２逓倍クロック信号Ｓ３を、システム１３に供給することができる構成となっている。尚、システム１３は１つに限られるものではなく、２つ以上のシステムに第２逓倍クロック信号Ｓ３を供給するように構成しても良い。
【００１８】
そして、上記構成においては、遅延器型逓倍器３の逓倍比、即ち、第１逓倍比を高くすると、２段目のＰＬＬ回路４の帯域を広くし易くなるが、第１逓倍比が高すぎると、遅延器型逓倍器３の内部回路の雑音が発振器を上回る周波数が存在するので、これが上限制約となる。本実施形態の場合、第１逓倍比は、例えば２〜４程度に設定することが好ましい。
【００１９】
また、本実施形態においては、遅延器型逓倍器３及びＰＬＬ回路４の各ループ制御帯域を設計するに際して、例えば、１段目の遅延器型逓倍器３のループ制御帯域を狭くし、２段目のＰＬＬ回路４のループ制御帯域を広くするように構成している。このようにループ制御帯域を設定した構成の作用効果を、以下、説明する。
【００２０】
まず、逓倍クロック生成回路を１個のＰＬＬ回路で構成し、そのＰＬＬ回路のループ制御帯域を広帯域に設定した構成について、基準クロック信号の位相雑音の周波数特性を図４（ａ）に示し、発振器（即ち、ＰＬＬ回路）の位相雑音の周波数特性を図４（ｂ）に示し、ステップ応答、即ち、変調指令に対する応答の特性を図４（ｃ）に示す。この構成の場合、基準クロック信号の位相雑音は「多い」、発振器の位相雑音は「少ない」、ステップ応答は「早い」。
【００２１】
また、逓倍クロック生成回路を１個のＰＬＬ回路で構成し、そのＰＬＬ回路のループ制御帯域を狭帯域に設定した構成について、基準クロック信号の位相雑音の周波数特性を図５（ａ）に示し、発振器の位相雑音の周波数特性を図５（ｂ）に示し、ステップ応答、即ち、変調指令に対する応答の特性を図５（ｃ）に示す。この構成の場合、基準クロック信号の位相雑音は「少ない」、発振器の位相雑音は「多い」、ステップ応答は「遅い」。
【００２２】
そして、本実施形態の逓倍クロック生成回路１について、基準クロック信号の位相雑音の周波数特性を図６（ａ）に示し、発振器の位相雑音の周波数特性を図６（ｂ）に示し、ステップ応答、即ち、変調指令に対する応答の特性を図６（ｃ）に示す。
【００２３】
図４、図５、図６から、本実施形態の逓倍クロック生成回路１は、基準クロック信号の位相雑音については、図４の特性と、図５の特性とを合成した「中間」の特性を有していることがわかる。また、発振器の位相雑音の周波数特性については、図４の特性と同様に「少ない」ことがわかる。更に、ステップ応答については、図４の特性と同様に「早い」ことがわかる。
【００２４】
次に、遅延器型逓倍器３の位相雑音が、発振器（即ち、ＰＬＬ回路）の位相雑音に比べて少なくなる動作について、図７及び図８を参照して説明する。
まず、発振器から出力される発信クロック信号、即ち、位相誤差がない理想の発信クロック信号を、図７（ａ）に示す。次に、回路ノイズにより位相誤差が生じた現実の発信クロック信号を、図７（ｂ）に示す。この発振器の場合、逓倍波形は１サイクル前の完了が基点となるため、一度生じた位相誤差は、以降の時間に積分として影響を残し続ける、即ち、位相誤差は蓄積していく。但し、周期が短くなる事象により打ち消される効果があるため、平均的には一定の範囲を揺らぐ。
【００２５】
これに対して、遅延器型逓倍器３において、正確な基準クロック信号を、図８（ａ）に示す。そして、例えば９０度遅れた遅延クロック信号を、図８（ｂ）に示し、例えば１８０度遅れた遅延クロック信号を、図８（ｃ）に示す。更に、これら３つのクロック信号を波形合成した逓倍クロック信号、即ち、周波数が２逓倍の逓倍クロック信号を、図８（ｄ）に示す。この構成の場合、逓倍波形は常に基準クロック信号を基点に生成されるため、回路ノイズにより突発的に位相誤差が生じても、次のサイクルでリセットされるため、影響が残らない。
【００２６】
このような構成の本実施形態においては、基準クロック源２から出力される基準クロック信号Ｓ１を入力して第１逓倍比で逓倍した第１逓倍クロック信号Ｓ２を出力する遅延器型逓倍器３を備え、第１逓倍クロック信号Ｓ２を入力して第２逓倍比で逓倍した第２逓倍クロック信号Ｓ３を出力するＰＬＬ回路４を備え、第２逓倍クロック信号Ｓ３を少なくとも１つ以上のシステム１３に供給するように構成した。この構成によれば、高逓倍でありながら、ノイズを低減することができ、また、高速な周波数変調、即ち、ステップ応答を実現することができる。
【００２７】
また、上記実施形態では、遅延器型逓倍器３は、遅延により同一周波数で少なくとも２つ以上の異なる位相を持つ多相クロック信号を生成する遅延器１５と、前記多相クロック信号を入力して、これら多相クロック信号を波形合成することにより逓倍クロック信号を生成する波形合成回路（即ち、逓倍波形合成器）８とを備えるように構成した。この構成によれば、遅延器型逓倍器３を、簡単な回路構成にて容易に実現することができる。尚、上記した構成の遅延器型逓倍器３は、図９に示すように、表現することができる。
【００２８】
（第２実施形態）
図１０は、第２実施形態を示すものである。尚、第１実施形態と同一構成には、同一符号を付している。第１実施形態では、図９に示すように、遅延器型逓倍器３を、遅延器１５と逓倍波形合成器８とで構成したが、第２実施形態では、図１０に示すように、逓倍波形合成器８から出力される第１逓倍クロック信号Ｓ２の周波数を検出してフィードバック制御信号ＳＦを生成する周波数検出器１６を備え、遅延器１５の代わりに、フィードバック制御信号ＳＦに応じて遅延時間を可変させる可変遅延器１７を設けた。
【００２９】
上述した以外の第２実施形態の構成は、第１実施形態の構成と同じ構成となっている。従って、第２実施形態においても、第１実施形態とほぼ同じ作用効果を得ることができる。特に、第２実施形態によれば、逓倍波形合成器８から出力される第１逓倍クロック信号Ｓ２の周波数を検出してフィードバック制御信号ＳＦを生成し、生成したフィードバック制御信号ＳＦに応じて可変遅延器１７の遅延時間を可変させるように構成したので、第１逓倍クロック信号Ｓ２の周波数を正確にフィードバック制御することができる。
【００３０】
（第３実施形態）
図１１は、第３実施形態を示すものである。尚、第１実施形態と同一構成には、同一符号を付している。この第３実施形態では、図１１に示すように、２つの遅延器型逓倍器３を直列に接続して遅延器型逓倍器３０を構成した。この構成の場合、前段の遅延器型逓倍器３は、基準クロック源２からの基準クロック信号Ｓ１を入力し、基準クロック信号Ｓ１の周波数を第１逓倍比例えば２逓倍した周波数の第１−１逓倍クロック信号Ｓ２−１を出力する機能を備えている。
【００３１】
また、後段の遅延器型逓倍器３は、前段の遅延器型逓倍器３からの第１−１逓倍クロック信号Ｓ２−１を入力し、第１−１逓倍クロック信号Ｓ２−１の周波数を第１逓倍比例えば２逓倍した周波数の第１−２逓倍クロック信号Ｓ２−２を出力する機能を備えている。そして、後段の遅延器型逓倍器３からの第１−２逓倍クロック信号Ｓ２−２が、第１逓倍クロック信号Ｓ２としてＰＬＬ回路４に与えられるように構成されている。
【００３２】
上述した以外の第３実施形態の構成は、第１実施形態の構成と同じ構成となっている。従って、第３実施形態においても、第１実施形態とほぼ同じ作用効果を得ることができる。特に、第３実施形態によれば、遅延器型逓倍器３０を、２つの遅延器型逓倍器３を直列に接続して構成したので、２つの遅延器型逓倍器３の逓倍比をそれぞれ例えば２とすると、ＰＬＬ回路４の逓倍比を例えば２００、即ち、半分に小さくすることが可能になる。よって、ＰＬＬ回路４の位相雑音ひいては逓倍クロック生成回路１の位相雑音を小さくすることが可能となる。
【００３３】
尚、上記第３実施形態では、遅延器型逓倍器３０は、２つの遅延器型逓倍器３を備えるように構成したが、これに限られるものではなく、３つ以上の遅延器型逓倍器３を備えるように構成しても良い。
【００３４】
ところで、非特許文献１においては、図１６に示すように、リング発振器と遅延器の動作を、セレクタ３１によって切り替え可能な構成となっている。この構成の場合、基準クロック信号のエッジが入力されるタイミングで、リング発振器を遅延器として動作させ、その後はリング発振器として動作させて発振を維持している。このような動作の切り替えは、セレクタ３１に時分割パルス信号を入力させることにより、実現している。
【００３５】
これに対して、上記した各実施形態は、リング発振器の部分が全く無い構成となっており、この構成差部分で非特許文献１とは具体的構成が全く異なる。
さて、非特許文献１においては、基準クロック信号の入力タイミング毎にリセットする構成であるため、リング発振器で動作している間は位相雑音が蓄積するというデメリットがある。これに対して、上記した各実施形態は、常に遅延器として動作する構成であるため、位相雑音が蓄積しないというメリットがある。
【００３６】
また、非特許文献１では、逓倍クロック信号の生成方法として、発振器を利用している区間は、スタート／ストップが同一事象に基づくため、周波数精度が高いというメリットがある。これに対して、上記した各実施形態では、スタート／ストップは異なる事象である、例えば、ＰＭＯＳＦＥＴのスイッチング／ＮＭＯＳＦＥＴのスイッチングのように異なる素子の動作で実現することが通常であるため、周波数精度は製造ばらつきの影響を受けやすいというデメリットがある。この製造ばらつきのデメリットを解消するための校正回路を設けた構成を、第４実施形態として後述する。
【００３７】
また、非特許文献１では、セレクタ３１を切替制御する時分割パルス信号を基準クロック信号から生成しているが、素子遅延で生成するため、製造ばらつきの影響を受けやすく、誤動作しやすくなるというデメリットがある。これに対して、上記した各実施形態では、上記時分割パルス信号が不要なため、このようなデメリットは生じない。
【００３８】
（第４実施形態）
図１２ないし図１４は、第４実施形態を示すものである。尚、第１実施形態と同一構成には、同一符号を付している。この第４実施形態では、周波数位相比較器５の代わりにレベルコンパレータ１９を設け、また、波形合成回路８の出力端子８ａからフィードバッククロック信号、即ち、第１逓倍クロック信号Ｓ２を取り出している。そして、波形合成回路８の出力端子８ａとレベルコンパレータ１９の一方の入力端子１９ａとの間に、セレクタ２０、２分周器２１及びローパスフィルタ２２を図示するように接続している。
【００３９】
セレクタ２０の他方の入力端子２０ｂには、基準クロック信号Ｓ１が入力される。セレクタ２０は、制御端子２０ｃに選択信号を入力することにより、一方の入力端子２０ａに入力されたフィードバッククロック信号Ｓ２を２分周器２１に出力する状態、即ち、通常動作時と、他方の入力端子２０ｂに入力された基準クロック信号Ｓ１を２分周器２１に出力する状態、即ち、校正時とを切り替えることが可能なように構成されている。
【００４０】
そして、レベルコンパレータ１９の出力端子１９ｃと、レベルコンパレータ１９の他方の入力端子１９ｂとの間に、校正回路２３及び基準電圧発生回路２４が接続されている。校正回路２３は、レベルコンパレータ１９からの校正用の出力信号を入力し、ＤＡＣ制御コードを生成し、生成したＤＡＣ制御コードを基準電圧発生回路２４に与える。尚、校正回路２３の制御機能については、後述する。基準電圧発生回路２４は、例えばＤＡＣ（ディジタルアナログコンバータ）で構成されており、入力したＤＡＣ制御コードに応じた基準電圧信号Ｖ１をレベルコンパレータ１９の他方の入力端子１９ｂに与える。基準電圧信号Ｖ１を図１３(ｈ)において破線で示す。
【００４１】
上記構成において、ＶＣＤＬ７は、基準クロック信号Ｓ１をローパスフィルタ６からの制御電圧信号ＳＣＶに応じて遅延させた複数例えば４つの多相クロック信号ＳＤ１〜ＳＤ４を出力する。基準クロック信号Ｓ１を図１３(ａ)に示し、多相クロック信号ＳＤ１〜ＳＤ４を図１３(ｂ)〜（ｅ）に示す。波形合成回路８は、多相クロック信号ＳＤ１〜ＳＤ４を入力して合成することにより、例えば２逓倍の第１逓倍クロック信号Ｓ２を生成して出力する。第１逓倍クロック信号Ｓ２を図１３(ｆ)に示す。制御電圧信号ＳＣＶを図１３(ｉ)に示す。
【００４２】
２分周器２１は、通常時は、セレクタ２０を介して上記２逓倍の第１逓倍クロック信号Ｓ２を入力し、２分周することにより、1サイクル目と２サイクル目のクロック周期がそれぞれＨｉｇｈパルス／Ｌｏｗパルス幅として変換された２分周信号Ｓｄ２を出力する。２分周信号Ｓｄ２を図１３(ｇ)に示す。尚、上記２逓倍の第１逓倍クロック信号Ｓ２の３サイクル目は１サイクル目のリピート動作のため、以降は１サイクル目と２サイクル目だけを考えれば良い。
【００４３】
パルス幅が一致しているかどうかは、２分周信号Ｓｄ２をローパスフィルタ２２により平均化した後、レベルコンパレータ１９によって基準電圧信号Ｖ１と比較して判断する。レベルコンパレータ１９は、判断結果に応じた制御電圧信号ＳＣＶをローパスフィルタ６を介してＶＣＤＬ７の制御端子７ｃに与えることにより、ＶＣＤＬ７をフィードバック制御するように構成されている。２分周信号Ｓｄ２の平均化後の信号Ｓｄ２ａを、図１３(ｈ)において実線で示す。
【００４４】
次に、本実施形態の遅延器型逓倍器３の動作について、図１３のタイムチャートを参照して説明する。
まず、最初（即ち、区間１では）、制御電圧信号ＳＣＶが電源電圧の状態からスタートする。このとき、ＶＣＤＬ７の遅延量が最小の状態であることから、波形合成された２逓倍の第１逓倍クロック信号Ｓ２は、１サイクル目の周期が短く、２サイクル目の周期が長い状態になっている。この２逓倍の第１逓倍クロック信号Ｓ２を２分周器２１により２分周すると、１サイクル目が短いＨｉｇｈ区間で２サイクル目が長いＬｏｗ区間であるため、ローパスフィルタ２２からの出力信号Ｓｄ２ａの電圧レベルは、低い電圧となっている。
【００４５】
レベルコンパレータ１９は、ローパスフィルタ２２からの出力信号Ｓｄ２ａの電圧レベルが基準電圧信号Ｖ１、即ち、電源電圧の半分よりも低い場合には、Ｌｏｗレベル信号を出力し、高い場合には、Ｈｉｇｈレベル信号を出力するため、制御電圧信号ＳＣＶは上昇方向となる。
【００４６】
次に（即ち、区間２では）、制御電圧信号ＳＣＶが降下していくと、ＶＣＤＬ７の遅延量が徐々に大きくなっていき、２分周信号Ｓｄ２のＨｉｇｈ区間とＬｏｗ区間の平均、即ち、出力信号Ｓｄ２ａが基準電圧信号Ｖ１、即ち、電源電圧の半分に一致する。
【００４７】
また、制御電圧信号ＳＣＶが下降し過ぎた場合には、上記した区間１とは反対に、１サイクル目が長いＨｉｇｈ区間で２サイクル目が短いＬｏｗ区間であるため、ローパスフィルタ２２からの出力信号Ｓｄ２ａの電圧レベルは高い電圧になる。この場合、レベルコンパレータ１９の出力信号が反転することにより、制御電圧信号ＳＣＶは下降方向となる。
【００４８】
そして、制御電圧信号ＳＣＶが、上述した上昇と下降が釣り合う電圧に落ち着くと（即ち、区間３では）、周波数が一定になるように制御される。
ここで、周波数の一致性は、基準電圧信号ＳＣＶの電圧値に依存するが、回路構成の製造バラツキで変化するため、事前に校正を行う必要がある。この校正処理、即ち、校正回路２３の制御動作について、図１４のフローチャートを参照して説明する。
【００４９】
まず、遅延器型逓倍器３の動作の基本原理について述べる。周波数が理想的であれば、クロック信号のＤｕｔｙに依らず、２分周後のクロック信号のＨｉｇｈ区間とＬｏｗ区間は一致し、２分周後のクロック信号の電圧レベルは「電源電圧の半分」になる。本実施形態では、遅延器型逓倍器３は、上述の基本原理に基づいて、基準電圧(即ち、電源電圧の半分)に対して２分周後のクロック信号の電圧レベルが大きいか小さいかを判定して、フィードバック制御するように構成されている。しかしながら、回路構成にトランジスタ等の部品を使用していることや、製造に起因するばらつきなどにより、基本原理を逸脱する要因が発生する。
【００５０】
そこで、フィードバッククロックに代えて、外部から高い周波数精度で供給される基準クロックを入力して２分周し電圧レベルに変換して、レベルコンパレータ１９に入力する。そして、ＤＡＣで構成された基準電圧発生回路２４側の基準電圧を変化させて、レベルコンパレータ１９に入力する。この場合、レベルコンパレータ１９の出力信号の切り替わりが検出されたときの基準電圧値(即ち、ＤＡＣ調整後の基準電圧値)を「電源電圧の半分」とみなすようにすると、上記基本原理が成立することになる。このように基準電圧発生回路２４の基準電圧値を調整する制御が校正制御であり、その一例を図１４のフローチャートに示す。
【００５１】
校正制御が開始されると、まず、図１４のステップＳ１０において、セレクタ２０の選択信号を、基準クロック信号Ｓ１を選択するように、即ち、基準クロック信号Ｓ１を２分周器２１に入力させるように設定する。尚、このセレクタ２０の選択信号の設定処理は、図示しないマイコン等の制御回路によって実行する。上記制御回路は、遅延器型逓倍器３の外部に設けられている。
【００５２】
続いて、ステップＳ２０へ進み、校正回路２３は、基準電圧発生回路２４、即ち、基準電圧ＤＡＣの制御コードを０に設定する。尚、校正回路２３は、上記制御回路によって起動される。そして、ステップＳ３０へ進み、基準電圧発生回路２４の制御コードを＋１する、即ち、インクリメントする。次いで、ステップＳ４０へ進み、レベルコンパレータ１９の出力信号の電圧レベル、即ち、校正用モニタ出力レベルが閾値以上であるか否かを判断する。
【００５３】
上記ステップＳ４０において、校正用モニタ出力レベルが閾値未満であるときには（ＮＯ）、ステップＳ３０へ戻り、基準電圧発生回路２４の制御コードをインクリメントし、上述した処理を繰り返し実行して、制御コードを探索する。また、ステップＳ４０において、校正用モニタ出力レベルが閾値以上であるときには、「ＹＥＳ」へ進み、基準電圧発生回路２４の制御コード、即ち、基準電圧を固定し、校正回路２３の動作を停止させ、校正制御を終了する。尚、図１４に示す校正制御は、事前に例えば出荷時に１回実行するように構成しても良いし、予め設定された時間間隔で繰り返し実行するように構成しても良い。
【００５４】
そして、上記校正制御を終了した後は、セレクタ２０の選択信号を、フィードバッククロック信号である第１逓倍クロック信号Ｓ２を選択するように、即ち、第１逓倍クロック信号Ｓ２を２分周器２１に入力させるように設定する。尚、このセレクタ２０の選択信号の設定処理は、上記した制御回路によって実行する。これにより、遅延器型逓倍器３は、上記した基本原理に従って２逓倍クロック、即ち、第１逓倍クロック信号Ｓ２の周波数が一定になるようにフィードバック制御するように構成されている。
【００５５】
上述した以外の第４実施形態の構成は、第１実施形態の構成と同じ構成となっている。従って、第４実施形態においても、第１実施形態とほぼ同じ作用効果を得ることができる。特に、第４実施形態によれば、校正回路２３を備え、基準電圧の校正処理を実行するように構成したので、製造ばらつきの影響を無くすことができ、周波数精度を向上させることができる。
【００５６】
（第５実施形態）
図１５は、第５実施形態を示すものである。尚、第３実施形態と同一構成には、同一符号を付している。この第５実施形態では、遅延器型逓倍器３０、即ち、２個の遅延器型逓倍器３、３とＰＬＬ回路４との間に、セレクタ２５を設け、セレクタ２５の第１の入力端子２５ａに基準クロック源２からの基準クロック信号Ｓ１を入力させ、セレクタ２５の第２の入力端子２５ｂに前段の遅延器型逓倍器３からの第１−１逓倍クロック信号Ｓ２−１を入力させ、セレクタ２５の第３の入力端子２５ｃに後段の遅延器型逓倍器３からの第１−２逓倍クロック信号Ｓ２−２を入力させる。そして、セレクタ２５の出力端子２５ｄをＰＬＬ回路４の入力端子４ａに接続している。
【００５７】
セレクタ２５は、制御端子２５ｅに選択信号を入力することにより、第１の入力端子２５ａに入力された基準クロック信号Ｓ１をＰＬＬ回路４に出力する状態と、第２の入力端子２５ｂに入力された第１−１逓倍クロック信号Ｓ２−１をＰＬＬ回路４に出力する状態と、第３の入力端子２５ｃに入力された第１−２逓倍クロック信号Ｓ２−２をＰＬＬ回路４に出力する状態とを切り替えることが可能な構成となっている。
【００５８】
上述した以外の第５実施形態の構成は、第３実施形態の構成と同じ構成となっている。従って、第５実施形態においても、第３実施形態とほぼ同じ作用効果を得ることができる。特に、第５実施形態においては、セレクタ２５の制御端子２５ｅに入力させる選択信号によって、基準クロック信号Ｓ１をＰＬＬ回路４に出力する状態と、第１−１逓倍クロック信号Ｓ２−１をＰＬＬ回路４に出力する状態と、第１−２逓倍クロック信号Ｓ２−２をＰＬＬ回路４に出力する状態とを切り替えるように構成した。この構成によれば、３種類の周波数が異なる第２逓倍クロック信号Ｓ３をＰＬＬ回路４から出力させることが可能となる。
【００５９】
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【００６０】
図面中、１は逓倍クロック生成回路、２は基準クロック源、３は遅延器型逓倍器、４はＰＬＬ回路、５は周波数位相比較器、７は電圧制御遅延回路（ＶＣＤＬ）、８は波形合成回路（逓倍波形合成器）、９は周波数位相比較器、１１は電圧制御発振器（ＶＣＯ）、１３はシステム、１５は遅延器、１６は周波数検出器、１７は可変遅延器、１９はレベルコンパレータ、２０はセレクタ、２１は２分周器、２２はローパスフィルタ、２３は校正回路、２４は基準電圧発生回路、２５はセレクタ、３０は遅延器型逓倍器である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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