(57)【要約】【課題】基準電圧値の精度不足に伴う誤差補償を安価に実現させ得るデルタシグマＡＤ変換処理装置を提供する。【解決手段】デルタシグマＡＤ変換処理装置について、デルタシグマ変調部は、入力電圧値が被検査電圧の電圧値である第１のデルタシグマ変調部と、入力電圧値が補正用基準電圧の電圧値である第２のデルタシグマ変調部とが設けられ、デジタルフィルタ部は、第１のデルタシグマ変調部が生成した１ビットデータの示す情報に基づいてＮビットデータを生成する第１のデジタルフィルタと、第２のデルタシグマ変調部が生成した１ビットデータの示す情報に基づいてＮビットデータを生成する第２のデジタルフィルタとが設けられ、補正演算部は、第２のデジタルフィルタで作成されたＮビットデータを用いて、第１のデジタルフィルタで作成されたＮビットデータの補正演算を実施する。【選択図】図１
2019057937.tif 000002
【特許請求の範囲】
【請求項１】
遅延ＤＡ変換回路，積分回路，及び，量子化回路が機能するものであって入力電圧値に基づき１ビットデータを入力サンプルレート毎に作成するデルタシグマ変調部と、前記１ビットデータの示す情報に基づいて前記電圧値に相当するＮビットデータを作成するものであって前記入力サンプルレートよりも低周波数の出力サンプルレートにて前記Ｎビットデータを作成するデジタルフィルタ部と、前記Ｎビットデータの補正演算を行う補正演算部と、を備えるデルタシグマＡＤ変換装置において、
前記デルタシグマ変調部は、前記入力電圧値が被検査電圧の電圧値である第１のデルタシグマ変調部と、前記入力電圧値が補正用基準電圧の電圧値である第２のデルタシグマ変調部と、が設けられ、
前記デジタルフィルタ部は、前記第１のデルタシグマ変調部が生成した１ビットデータの示す情報に基づいてＮビットデータを生成する第１のデジタルフィルタと、前記第２のデルタシグマ変調部が生成した１ビットデータの示す情報に基づいてＮビットデータを生成する第２のデジタルフィルタと、が設けられ、
前記補正演算部は、前記第２のデジタルフィルタで作成されたＮビットデータを用いて、前記第１のデジタルフィルタで作成されたＮビットデータの補正演算を実施することを特徴とするデルタシグマＡＤ変換処理装置。
【請求項２】
前記量子化回路，前記デジタルフィルタ，及び，前記補正演算部は、プログラマブルコントールユニットへ機能構築されることを特徴とする請求項１に記載のデルタシグマＡＤ変換処理装置。
【請求項３】
前記遅延ＤＡ変換回路又は前記積分回路の少なくとも一部は、前記プログラマブルコントロールユニットの外部構成とされることを特徴とする請求項２に記載のデルタシグマＡＤ変換処理装置。
【請求項４】
前記プログラマブルコントロールユニットは、インターフェース機能素子を介して外部へ検査用信号を出力させる検査機能部と、前記補正用基準電圧へ前記検査用電圧を重畳させて作成された検査用Ｎビットデータに基づいてチューニング用データを設定するチューニング用データ設定部と、が機能構築されていることを特徴とする請求項２又は請求項３に記載のデルタシグマＡＤ変換処理装置。
【請求項５】
前記第１のデジタルフィルタで作成されたＮビットデータは、前記チューニング用データによって修正されることを特徴とする請求項４に記載のデルタシグマＡＤ変換処理装置。
【請求項６】
前記プログラマブルコントローラユニットは、インターフェース機能素子の温度特性を記述したマップ情報を備え、当該マップ情報に基づいて前記第１のデジタルフィルタで作成されたＮビットデータを修正させることを特徴とする請求項２乃至請求項５の何れか一項に記載のデルタシグマＡＤ変換処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デルタシグマＡＤ変換処理装置に関し、特に、当該装置で作成されるデータの精度を向上させる際に用いて好適である。
【背景技術】
【０００２】
例えば、実開平０５−０５９９７８号公報（特許文献１）ではデルタシグマＡＤ変換処理装置が紹介されている。特許文献１に係る技術は、デルタシグマ変調器が出力する１ビットデータのパルス情報（密度，計数値）に応じて、入力電圧値が検出されることとなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】実開昭６０−０６４６４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、デルタシグマＡＤ変換処理装置には、基準電圧値と入力電圧値とを比較させ、デルタシグマ変調器の出力値をフィードバックさせて入力電圧値へ増加分を徐々に与える形式のものがある（以下、入力値変動型処理装置と呼ぶ。）。これによれば、入力値電圧が基準電圧へ到達する期間について、デルタシグマ変調器から出力される１ビットデータが密な状態で現れるので、この１ビットデータを監視することで入力電圧値が検出されることとなる。
【０００５】
かかる入力値変動型処理装置によると、基準電圧値に誤差が生じれば、デルタシグマ変調器の出力データにも影響が及び、入力電圧値の検出結果が不正なものとなる。一方、基準電圧値の精度を向上させることは、コストの高騰を招く一因となる。
【０００６】
本発明は上記課題に鑑み、基準電圧値の精度不足に伴う誤差補償を安価に実現させ得るデルタシグマＡＤ変換処理装置の提供を目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明では次のようなデルタシグマＡＤ変換処理装置の構成とする。即ち、遅延ＤＡ変換回路，積分回路，及び，量子化回路が機能するものであって入力電圧値に基づき１ビットデータを入力サンプルレート毎に作成するデルタシグマ変調部と、前記１ビットデータの示す情報に基づいて前記電圧値に相当するＮビットデータを作成するものであって前記入力サンプルレートよりも低周波数の出力サンプルレートにて前記Ｎビットデータを作成するデジタルフィルタ部と、前記Ｎビットデータの補正演算を行う補正演算部と、を備えるデルタシグマＡＤ変換装置において、
前記デルタシグマ変調部は、前記入力電圧値が被検査電圧の電圧値である第１のデルタシグマ変調部と、前記入力電圧値が補正用基準電圧の電圧値である第２のデルタシグマ変調部と、が設けられ、
前記デジタルフィルタ部は、前記第１のデルタシグマ変調部が生成した１ビットデータの示す情報に基づいてＮビットデータを生成する第１のデジタルフィルタと、前記第２のデルタシグマ変調部が生成した１ビットデータの示す情報に基づいてＮビットデータを生成する第２のデジタルフィルタと、が設けられ、
前記補正演算部は、前記第２のデジタルフィルタで作成されたＮビットデータを用いて、前記第１のデジタルフィルタで作成されたＮビットデータの補正演算を実施することとする。
【０００８】
好ましくは、前記量子化回路，前記デジタルフィルタ，及び，前記補正演算部は、プログラマブルコントールユニットへ機能構築されることとする。
【０００９】
好ましくは、前記遅延ＤＡ変換回路又は前記積分回路の少なくとも一部は、前記プログラマブルコントロールユニットの外部構成とされることとする。
【００１０】
好ましくは、前記プログラマブルコントロールユニットは、インターフェース機能素子を介して外部へ検査用信号を出力させる検査機能部と、前記補正用基準電圧へ前記検査用電圧を重畳させて作成された検査用Ｎビットデータに基づいてチューニング用データを設定するチューニング用データ設定部とが機能構築されていることとする。
【００１１】
好ましくは、前記第１のデジタルフィルタで作成されたＮビットデータは、前記チューニング用データによって修正されることとする。
【００１２】
好ましくは、前記プログラマブルコントローラユニットは、インターフェース機能素子の温度特性を記述したマップ情報を備え、当該マップ情報に基づいて前記第１のデジタルフィルタで作成されたＮビットデータを修正させることとする。
【発明の効果】
【００１３】
本発明に係るデルタシグマＡＤ変換処理装置によると、デルタシグマ変調器に与えられる基準電圧値の精度不足に伴う誤差補償回路が、非常に簡素且つ安価な回路構成で構築されることとなる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態に係るデルタシグマＡＤ変換処理装置の機能ブロック図。
【図２】実施の形態に係る機能が構築されたプログラマブルロジックデバイス。
【図３】実施例に係る機能が構築されたプログラマブルロジックデバイス（検査時）。
【図４】実施例に係る機能が構築されたプログラマブルロジックデバイス（使用時）。
【発明を実施するための形態】
【００１５】
以下、本発明に係る実施の形態につき図面を参照して具体的に説明する。図１は、本実施の形態に係るデルタシグマＡＤ変換処理装置（以下、ＡＤ変換装置またはＡＤ変換処理装置と呼ぶ）の構成が示されている。図示の如く、ＡＤ変換処理装置１００は、デルタシグマ変調部１０，２０と、デジタルフィルタ部２３２，２３４と、補正演算部２３５とを備えている。以下、１０を第１のデルタシグマ変調部，２０を第２のデルタシグマ変調部，２３２を第１のデジタルフィルタ，２３４を第２のデジタルフィルタと呼ぶこととする。
【００１６】
第１のデルタシグマ変調部１０は、量子化回路１１と、これに略一定の電圧値を与える基準電圧Ｖｔｈ１と、入力値制御回路１２とから構成される。図示の如く、量子化回路１１は、比較器ＬＶＤＳ１とフリップフロップ回路２３１とが設けられ、比較器ＬＶＤＳ１の入力段には、ポジティブ入力側に基準電圧Ｖｔｈ１が接続され、ネガティブ入力側に入力値制御回路１２の出力ラインが接続される。当該比較器ＬＶＤＳ１は、基準電圧値Ｖｔｈ１と入力値制御回路１２の出力電圧とを比較させ、其の比較結果をフリップフロップ回路２３１へ与える。
【００１７】
フリップフロップ回路２３１は、其の比較結果がＤ入力へ与えられ、オーバーサンプリング周波数（入力サンプルレート）により形成された第１のクロック波がＣＬＫ入力へ与えられる。かかるフリップフロップ回路２３１は、比較器ＬＶＤＳ１から与えられた信号をオーバーサンプリング周波数毎に通過させることで、連続する１ビットデータをＱ出力から出力させている。
【００１８】
入力値制御回路１２には、平滑回路の機能，遅延ＤＡ変換回路の機能，及び，積分回路の機能が与えられている。このうち、抵抗Ｒ１及びコンデンサＣ１の接点ｔ１には出力ラインが設けられ、当該抵抗Ｒ１の他方に入力電圧Ｖｉｎが与えられる。即ち、抵抗素子Ｒ１及びコンデンサＣ１は、入力電圧Ｖｉｎを平滑させ、出力ラインを介して合成信号Ｓｋが出力される（平滑回路の機能）。
【００１９】
また、ＬＶＣＭＯＳ１は、入力段がフリップフロップ回路２３１のＱ出力に接続され、出力段が抵抗Ｒ２を介して比較器ＬＶＤＳ１に接続される。この回路では、先の１ビットデータが抵抗Ｒ２及びコンデンサＣ１によってアナログ化されると供に、その過程で、入力電圧Ｖｔｈ１に対し１ビットデータに相当する電圧値を徐々に追加させる。即ち、かかる回路は、１ビットデータを遅延させながら入力電圧Ｖｉｎへ与える遅延ＤＡ変換回路としての機能と、入力電圧Ｖｉｎへ微量ずつ電圧値を加え合成信号Ｓｋを増加させる積分回路としての機能とが構築されている。
【００２０】
従って、量子化回路１１は、合成信号Ｓｋを徐々に増加させ、その変化に応じて１ビットデータを連続的に出力させる。例えば、入力電圧Ｖｉｎと基準電圧Ｖｔｈ１とが近い場合、これらの電圧値が速やかに一致するので、１ビットデータのカウント値は少なくなる。一方、入力電圧Ｖｉｎと基準電圧Ｖｔｈ１との差異が大きい場合、これらの電圧値が一致するまで時間が掛かるので、１ビットデータのカウント値は多くなる。このように、量子化回路１１は、入力電圧Ｖｉｎの値が異なると、１ビットデータの出力状態（パルス数・波形密度）を変化させる。
【００２１】
デジタルフィルタ回路２３２は、積分機能部Ｘ，デシメータＹ，及び，微分機能部Ｚを備え、入力された１ビットデータの情報に基づいて適宜のＮビットデータを作成する。積分機能部Ｘ及び微分機能部Ｚは、アンチエイリアスとして機能するものであって、オーバーサンプリング周波数によって制御されている。一方、デシメータＹは、オーバーサンプリング周波数よりも低い通常のサンプリング周波数（出力サンプルレート）によって制御されるので、入力されているデータを其のデシメーション比によってダウンサンプリングさせる機能を担う。
【００２２】
第１のデルタシグマ変調部１０及びデジタルフィルタ回路２３２は、デルタシグマＡＤ変換器の基礎構成部に相当する。特に、デシメータＹは、デシメーション比が適宜に設定されることで、ノイズの周波数分布域を拡散させノイズシェーピング効果を発揮させる。また、デルタシグマＡＤ変換器は、積分回路としての機能が設けられているので、ノイズの周波数分布を高周波側へ集める効果がある。従って、デジタルフィルタ回路は、デシメータがローパスフィルタとして機能するので、ノイズ成分を効果的に除去させることとなる。
【００２３】
図示の如く、ＡＤ変換処理装置１００は、第１のデルタシグマ変調部１０と略同等の回路構成とされた第２のデルタシグマ変換部２０と、第１のデジタルフィルタ回路２３２と略同等の回路構成とされた第２のデジタルフィルタ回路２３４とが設けられている。第１のデルタシグマ変調部１０と第２のデルタシグマ変調部２０との違いは、前者は入力電圧として被検査電圧Ｖｉｎ（検査対象の電圧）が与えられるのに対し、後者は入力電圧として補正用基準電圧Ｖｒｅｆ（基準電圧Ｖｔｈとは異なる回路で生成された安定電圧）が与えられる。また、比較器ＬＶＤＳ２に与えられる基準電圧Ｖｔｈ２は、基準電圧Ｖｔｈ１の電力源と同じものであり、基準電圧Ｖｔｈ１が変化すればこれに同期して変化する性質のものである。特に、本実施の形態では、基準電圧Ｖｔｈ１と基準電圧Ｖｔｈ２とが同一の値である。
【００２４】
上段側の基礎構成部では、被検査電圧Ｖｉｎが入力され、合成信号Ｓｋが基準電圧Ｖｔｈ１に一致するまでの１ビットデータを監視することで、これを現すＮビットデータが作成される。このように、本実施の形態では、デルタシグマＡＤ変換装置として入力値変動型の処理装置が採用されている。一方、下段側の基礎構成部では、補正用基準電圧Ｖｒｅｆが入力され、合成信号Ｓｊが基準電圧Ｖｔｈ２に一致するまでの１ビットデータを監視することで、これを現すＮビットデータが作成される。即ち、下段の基礎構成部では、基準電圧Ｖｔｈ２（Ｖｔｈ２）が理想値からオフセットしている度合がＮビットデータとして検出される。これについても、デルタシグマＡＤ変換装置として入力値変動型の処理装置が採用されていることが解る。
【００２５】
デジタルフィルタ２３２，２３４の後段には、補正演算部２３５が設けられている。この補正演算部２３５は、被検査電圧ＶｉｎのＮビットデータと、基準電圧Ｖｔｈ１（Ｖｔｈ２）の誤差に係るＮビットデータとが入力され、誤差に係るＮビットデータを用いて、被検査電圧ＶｉｎのＮビットデータが補正される。かかる補正演算は、単なる減算処理であっても良く、この他、適宜の算術を適用させたものであっても良い。
【００２６】
上述の如く、本実施の形態に係るＡＤ変換処理装置は、基準電圧値の誤差補償を行う回路（以下、誤差補償回路）が簡素な構成とされるので、入力値変動型処理装置を採用するにあたり非常に有利となる。これによれば、基準電圧値に若干の精度不足が認められても、非常に簡素且つ安価な回路構成によって入力データの補正を行うことが可能となる。
【００２７】
図２は、本実施の形態のプログラマブルロジックデバイスへの適用例が示されている。プログラマブルロジックデバイス２００は、例えば、ＰＬＤ（Programable Logic Device），又は，ＦＰＧＡ（Field Programable Gate Arrays）を指すものであって、これに対応して設けられたプログラムによって適宜の機能がコンフィギュレートされる素子をいう。かかるデバイスは、与えられた信号に応じて適宜の結果を算出し、この算出処理を並列的に実施させることが可能である。従って、当該プログラマブルコントローラは、複数の信号が一度に入力されても、これに基づく個別の演算処理を同時に実行させることが可能である。
【００２８】
本実施の形態では、プログラマブルコントロールユニットとして、ＦＰＧＡが用いられる。このＦＰＧＡ２００は、図示の如く、Ｉ／Ｏブロック２１０，２４０と、デジタルクロックマネージャー２２２と、ロジックブロック２３０と、この他、ＲＡＭブロック、乗算ブロック等がアーキテクチャとして構成されている。
【００２９】
Ｉ／Ｏブロック２１０，２４０は、ＬＶＤＳ，ＬＶＣＭＯＳ、この他、様々なインターフェース機能素子が配備されている。このうち、ＬＶＤＳは、「Low Voltage Differential Signaling」の略称であって、電圧振幅が小さい信号を差動方式で伝送させるものである。このＬＶＤＳは、高速データ伝送が可能であるという特徴を有するものであり、以下、差動インターフェース機能部ＬＶＤＳ１，ＬＶＤＳ２と呼ぶこととする。
【００３０】
ＬＶＣＭＯＳは、「Low Voltage Complementary Oxide Semiconductor」の略称であって、入力信号が閾値の上にあるか否かによって、「ＨＩＧＨレベルの出力」又は「ＬＯＷレベルの出力」とさせる。Ｉ／Ｏブロック２１０のＬＶＣＭＯＳは、入力信号がＨＩＧＨ値のとき３．３Ｖ（ＨＩＧＨ値）を出力させ、入力信号がＬＯＷ値のとき０Ｖ（ＬＯＷ値）を出力させる。この「０Ｖ」とは、ＧＮＤの電位に一致しているところ、ＧＮＤレベルと呼ぶことがある。
【００３１】
Ｉ/Ｏブロック２１０，２４０は、インターフェース機能部を制御することにより、或る信号をＦＰＧＡ２００の内部へ取り込む機能を担い、また、他の或る信号をＦＰＧＡ２００の外部へ出力させる機能を担う。
【００３２】
デジタルクロックマネージャー２２２は、クロック信号をＦＰＧＡ２００の全体に提供する機能部であって、この機能により、「Phase Lock Loop Control」を実現させる。即ち、ロジックブロック２３０に機能構築される各回路部は、このクロック信号によって一律制御され、同期的な信号処理が実施されることとなる。このデジタルクロックマネージャー２２２では、上述した通常のサンプリング周波数（出力サンプルレート）を生成する。また、クロック回路２２１では、通常のサンプリング周波数を分周させオーバーサンプリング周波数を生成するものである。
【００３３】
ＦＰＧＡ２００のロジックブロックは、複数のエレメントが集積されたものである。そして、このエレメントには、ルックアップテーブル，マルチプレクサ，及び，レジスタが構成されており、これらがインターコネクトによって互いに接続されている。このロジックブロックでは、インターコネクトに配備されたスイッチ機構を制御することで、其の接続経路が自由に変更され得る（プログラマブル機能）。
【００３４】
ロジックブロック２３０は、図示の如く、フリップフロップ回路２３１，２３３，デジタルフィルタ回路２３２，２３４，補正演算回路２３５，がそれぞれ機能構築されている。これらは、実質的な演算回路であるところ、その機能がロジックブロック２３０へ配備されることとなる。一方、遅延ＤＡ変換回路の一構成であるＬＶＣＭＯＳ，量子化回路の一構成であるＬＶＤＳ１〜ＬＶＤＳ２等がＩ／Ｏブロック２１０によって構成されている。これらはＦＰＧＡのＩ／Ｏとして必要な構成であるところ、遅延ＤＡ回路部及び量子化回路を構成するにあたり回路構成上の簡素化が図られる。
【００３５】
上述の如く、本実施の形態に係るＡＤ変換処理装置１００は、プログラマブルコントロールユニットに主要回路部を機能構築させたものであるから、回路構成が簡素化される上、ＡＤ変換に係る処理速度の向上が図られる。また、本実施の形態では、抵抗素子又はコンデンサといった回路素子については、ロジックユニットの外部に配備される。このように、本実施の形態では、回路構成の簡素化が促進させるといった価値判断のもと、ロジックユニットへ機能構築させるか否かが吟味されている。
【実施例】
【００３６】
本実施例では、ＦＰＧＡ２００の内部に、インターフェース機能素子ＬＶＣＭＯＳ３，検査機能部２３６，及び，チューニング用データ設定部２３７が追加構成されている（図３参照）。このうち、ＬＶＣＭＯＳ３は、上述したＬＶＣＭＯＳと同様の機能を担うものであって、「ＨＩＧＨレベルの出力」又は「ＬＯＷレベルの出力」への切換えを行う。ＬＶＣＭＯＳ３は、Ｉ／Ｏブロック２１０に組込まれた構成であるので、新たな回路構成を追加させる必要はない。
【００３７】
検査機能部２３６は、適宜の信号に応動してＬＶＣＭＯＳ３を「ＨＩＧＨレベルの出力状態」を形成させる。即ち、検査機能部２３６は、インターフェース機能素子ＬＶＣＭＯＳ３を介して検査用信号を外部へ出力させる。この検査機能部２３６は、ロジックユニット２００の外部から検査開始を促す信号が入力されると、これに応答する形で検査信号を外部へ出力させる。かかる検査信号の出力ラインは、抵抗Ｒ６を介して、補正用基準電圧Ｖｒｅｆに合流する。
【００３８】
チューニング用データ設定部２３７は、入力されたＮビットデータに基づいてチューニングデータが設定される。かかるチューニングデータは、ＬＶＣＭＯＳの一つを代表的に検査するもので、検査されたＬＶＣＭＯＳの特性が其のユニット内の全ＬＶＣＭＯＳの特性であると見做され設定されるものである。ロジックユニットでは、当該ユニットが異なれば個体差が生じるので、これに伴う誤差が様々な処理に影響を及ぼす。これは、基準電圧Ｖｔｈ１（Ｖｔｈ２）の誤差（オフセット量）に係るＮビットデータの演算にも影響が及び、結局のところ、被検査電圧に係るＮビットデータの補正演算についても影響が及ぶ。このため、本実施の形態では、基準電圧Ｖｔｈ１（Ｖｔｈ２）の誤差に係るＮビットデータを正確なものとすることで、被検査電圧Ｖｉｎの補正量を妥当なものとさせている。
【００３９】
かかるＡＤ変換処理装置２００の使用例について説明する。工場出荷時、ロジックデバイス２００では、検査工程で外部から信号が入力され、誤差に係るＮビットデータの演算機能と、検査機能部２３６，及び，チューニング用データ設定部２３７が機能構築される。
【００４０】
外部から検査開始を促す信号が入力されると、ＬＶＣＭＯＳ３から検査信号が出力され、これが補正用基準電圧Ｖｒｅｆに重畳されることとなる。そして、この電圧がＬＶＤＳ２へ与えられることにより、第２のデジタルフィルタ２３４では、検査用Ｎビットデータを作成する。即ち、検査用Ｎビットデータは、自身のロジックユニットを検査対象としたものであって、そのうちのＬＶＣＭＯＳの特性を示すデータであることが解る。
【００４１】
斯くして、チューニング用データ設定部２３７は、検査用Ｎビットデータが入力されることで、マップ情報から適宜なチューニングデータ（Ｎビットデータ）がセットされ、当該ユニット２００が使用される場面に備えられる。
【００４２】
ＡＤ変換装置１００が通常使用される場面では、図４に示す如く、被検査電圧Ｖｉｎに係るＮビットデータを作成する機能部と、基準電圧Ｖｔｈ１（Ｖｔｈ２）の誤差に係るＮビットデータを作成する機能部と、チューニング用データ設定部２３７と、補正演算部２３５とが機能構築される。
【００４３】
これによると、補正演算部２３５では、被検査電圧ＶｉｎのＮビットデータについて、基準電圧の誤差に関するキャンセル処理が行われる上、ＬＶＣＭＯＳの特性に関する誤差補償も行われる。このように、本実施例では、工場出荷時にＬＶＣＭＯＳに関するチューニング処理が行われるので、補正演算部２３５で算出されたＮビットデータが現実の被検査電圧Ｖｉｎにより近くなる。
【００４４】
尚、本実施例では、ロジックブロック２３０にインターフェース機能素子の温度特性を記述したマップ情報を形成させ、当該マップ情報に基づいて第１のデジタルフィルタで作成されたＮビットデータを修正させるようにしても良い。また、被検査電圧Ｖｉｎについての誤差検出回路を機能構築させ、これを補正演算部２３５でキャンセルさせるようにしても良い。これらの追加構成により、補正演算部２３５で算出されたＮビットデータが更に適正化されることになる。
【符号の説明】
【００４５】
Ｖｉｎ  被検査電圧，    Ｖｒｅｆ  補正用基準電圧，    Ｖｔｈ１〜Ｖｔｈ２  基準電圧，    １０  デルタシグマ変調部，    １１  量子化回路，    １２  入力値制御回路，    ２０  デルタシグマ変調部，    ２１  量子化回路，    ２２  入力値制御回路，    ２３２  デジタルフィルタ，    ２３４  デジタルフィルタ，    ２３５  補正演算部。
【図１】
2019057937.tif 000003
【図２】
2019057937.tif 000004
【図３】
2019057937.tif 000005
【図４】
2019057937.tif 000006
【手続補正書】
【提出日】平成30年12月13日(2018.12.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
遅延ＤＡ変換回路，積分回路，及び，量子化回路が機能するものであって入力電圧値に基づき１ビットデータを入力サンプルレート毎に作成するデルタシグマ変調部と、前記１ビットデータの示す情報に基づいて前記電圧値に相当するＮビットデータを作成するものであって前記入力サンプルレートよりも低周波数の出力サンプルレートにて前記Ｎビットデータを作成するデジタルフィルタ部と、前記Ｎビットデータの補正演算を行う補正演算部と、を備えるデルタシグマＡＤ変換装置において、
前記デルタシグマ変調部は、前記入力電圧値が被検査電圧の電圧値である第１のデルタシグマ変調部と、前記入力電圧値が補正用基準電圧の電圧値である第２のデルタシグマ変調部と、が設けられ、
前記デジタルフィルタ部は、前記第１のデルタシグマ変調部が生成した１ビットデータの示す情報に基づいてＮビットデータを生成する第１のデジタルフィルタと、前記第２のデルタシグマ変調部が生成した１ビットデータの示す情報に基づいてＮビットデータを生成する第２のデジタルフィルタと、が設けられ、
前記補正演算部は、前記第２のデジタルフィルタで作成されたＮビットデータを用いて、前記第１のデジタルフィルタで作成されたＮビットデータの補正演算を実施することを特徴とするデルタシグマＡＤ変換処理装置。
【請求項２】
前記量子化回路，前記デジタルフィルタ，及び，前記補正演算部は、プログラマブルコントールユニットへ機能構築されることを特徴とする請求項１に記載のデルタシグマＡＤ変換処理装置。
【請求項３】
前記遅延ＤＡ変換回路又は前記積分回路の少なくとも一部は、前記プログラマブルコントロールユニットの外部構成とされることを特徴とする請求項２に記載のデルタシグマＡＤ変換処理装置。
【請求項４】
前記プログラマブルコントロールユニットは、インターフェース機能素子を介して外部へ検査用信号を出力させる検査機能部と、前記補正用基準電圧へ前記検査用電圧を重畳させて作成された検査用Ｎビットデータに基づいてチューニング用データを設定するチューニング用データ設定部と、が機能構築されていることを特徴とする請求項２又は請求項３に記載のデルタシグマＡＤ変換処理装置。
【請求項５】
前記第１のデジタルフィルタで作成されたＮビットデータは、前記チューニング用データによって修正されることを特徴とする請求項４に記載のデルタシグマＡＤ変換処理装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】削除
【補正の内容】