(57)【要約】【課題】基板を介したリーク電流が増加することを抑制しつつ、閾値電圧が変動することを抑制する。【解決手段】基板１と、ヘテロジャンクション構造を構成するＧａＮ層５およびＡｌＧａＮ層６を有し、ＡｌＧａＮ層６が部分的に除去されることで凹部９が形成されたチャネル形成層７と、凹部９内にゲート絶縁膜１０およびゲート電極１１が配置されることで構成されるゲート構造と、チャネル形成層７上にゲート構造を挟んで配置されたソース電極１２およびドレイン電極１３と、ＧａＮ層５と基板１との間に配置されるリーク抑制層３とを備える半導体装置において、リーク抑制層３とＧａＮ層５との間に、Ｎ型のＧａＮ層４を配置する。【選択図】図１
2019161013.tif 000002
【特許請求の範囲】
【請求項１】
スイッチングデバイスが形成された半導体装置であって、
基板（１）と、
前記基板上に形成され、ヘテロジャンクション構造を構成する第１のＧａＮ系半導体層（５）および前記第１のＧａＮ系半導体層よりもバンドギャップエネルギーが大きく電子供給部を構成する第２のＧａＮ系半導体層（６）を有し、前記第２のＧａＮ系半導体層が部分的に除去されることで凹部（９）が形成されたチャネル形成層（７）と、
前記凹部内に形成されたゲート絶縁膜（１０）および前記ゲート絶縁膜の上に形成されたゲート電極（１１）にて構成されるゲート構造と、
前記チャネル形成層上において、前記ゲート構造を挟んで配置されたソース電極（１２）およびドレイン電極（１３）と、
前記第１のＧａＮ系半導体層と前記基板との間に配置され、Ｐ型の不純物がドープされた第３のＧａＮ系半導体層（３）と、を備え、
前記第３のＧａＮ系半導体層と前記第１のＧａＮ系半導体層との間には、Ｎ型の第４のＧａＮ系半導体層（４）が配置されている半導体装置。
【請求項２】
前記第４のＧａＮ系半導体層は、不純物濃度が３．００×１０１６ｃｍ−３以上とされている請求項１に記載の半導体装置。
【請求項３】
前記第４のＧａＮ系半導体層は、不純物濃度が３．００×１０１７ｃｍ−３以下とされている請求項１または２に記載の半導体装置。
【請求項４】
前記第４のＧａＮ系半導体層は、前記第１のＧａＮ系半導体層に対する膜厚比が０．０１以上とされている請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記第４のＧａＮ系半導体層は、前記第１のＧａＮ系半導体層に対する膜厚比が０．３以下とされている請求項１ないし４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板の上に、窒化ガリウム（以下では、単にＧａＮという）や窒化アルミニウムガリウム（以下では、単にＡｌＧａＮという）を積層する等、第１のＧａＮ系半導体層と第２のＧａＮ系半導体層とによるヘテロジャンクション構造を備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来より、ヘテロジャンクション構造を備えた横型のスイッチングデバイスとして、ＨＥＭＴ（High electron mobility transistor：高電子移動度トランジスタ）が提案されている（例えば、特許文献１参照）。
【０００３】
例えば、この半導体装置では、基板上に、電子走行層と電子供給層とで構成されるヘテロジャンクション構造が形成されており、電子走行層側に２ＤＥＧ（すなわち、２次元電子ガス）キャリアが形成されている。電子供給層には、２ＤＥＧキャリアを分断するように凹部が形成されている。そして、凹部内にゲート絶縁膜を介してゲート電極が配置されることでＭＯＳ（Metal Oxide Semiconductorの略)ゲート構造が構成されている。また、電子供給層上には、ゲート電極を挟むようにソース電極およびドレイン電極が形成されている。
【０００４】
そして、電子走行層と基板との間には、電子走行層から電子が基板側へと抜け出ることを抑制し、基板側から電子走行層へと電子が抜け出ることを抑制するためのリーク抑制層が形成されている。
【０００５】
このような半導体装置では、ゲート電極にＭＯＳゲート構造における閾値電圧（以下では、単に閾値電圧という）未満のゲート電圧が印加されている場合には、ソース電極とドレイン電極との間に電流が流れないオフ状態となる。そして、半導体装置は、ゲート電極に閾値電圧以上のゲート電圧が印加されると、電子走行層のうちのゲート電極の近傍にチャネルが形成され、ソース電極とドレイン電極との間に電流が流れるオン状態となる。
【０００６】
また、上記半導体装置では、リーク抑制層によって電子走行層と基板との間で電子が移動することが抑制される。このため、上記半導体装置では、基板を介したソース電極とドレイン電極との間のリーク電流が増加することを抑制できる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１４−０９３９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記のような半導体装置では、オフ状態では、ドレイン電極に高電界が印加された状態となる。このため、上記のような半導体装置では、オフ状態では、リーク抑制層からホールが発生し、当該ホールがゲート電極の近傍に蓄積される可能性がある。この場合、ゲート電極のゲート電位がホールによって変動することにより、閾値電圧が変動してしまう。つまり、半導体装置の特性が変動してしまう。
【０００９】
本発明は上記点に鑑み、基板を介したリーク電流が増加することを抑制しつつ、閾値電圧が変動することを抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するための請求項１では、スイッチングデバイスが形成された半導体装置であって、基板（１）と、基板上に形成され、ヘテロジャンクション構造を構成する第１のＧａＮ系半導体層（５）および第１のＧａＮ系半導体層よりもバンドギャップエネルギーが大きく電子供給部を構成する第２のＧａＮ系半導体層（６）を有し、第２のＧａＮ系半導体層が部分的に除去されることで凹部（９）が形成されたチャネル形成層（７）と、凹部内に形成されたゲート絶縁膜（１０）およびゲート絶縁膜の上に形成されたゲート電極（１１）にて構成されるゲート構造と、チャネル形成層上において、ゲート構造を挟んで配置されたソース電極（１２）およびドレイン電極（１３）と、第１のＧａＮ系半導体層と基板との間に配置され、Ｐ型の不純物がドープされた第３のＧａＮ系半導体層（３）と、を備え、第３のＧａＮ系半導体層と第１のＧａＮ系半導体層との間には、Ｎ型の第４のＧａＮ系半導体層（４）が配置されている。
【００１１】
これによれば、リーク抑制層となる第３のＧａＮ系半導体層に発生するホールは、第４のＧａＮ系半導体層中の電子と再結合して消滅し易くなり、ゲート電極の近傍に蓄積し難くなる。したがって、閾値電圧が変動することを抑制でき、半導体装置の特性が変化することを抑制できる。また、リーク抑制層が配置されているため、基板を介したリーク電流が増加することも抑制できる。
【００１２】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態における半導体装置の断面図である。
【図２】図１に示す半導体装置のオフ状態を示す模式図である。
【図３】Ｎ−ＧａＮ層の不純物濃度とホール濃度との関係に関するシミュレーション結果を示す図である。
【図４】Ｎ−ＧａＮ層の不純物濃度とリーク電流との関係に関するシミュレーション結果を示す図である。
【図５】Ｎ−ＧａＮ層の不純物濃度とリーク電流との関係に関するシミュレーション結果を示す図である。
【図６】Ｎ−ＧａＮ層の不純物濃度とホール濃度との関係に関するシミュレーション結果を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１５】
（第１実施形態）
第１実施形態の半導体装置について、図面を参照しつつ説明する。なお、本実施形態の半導体装置は、スイッチングデバイスとして横型のＨＥＭＴを備えた構成とされている。
【００１６】
半導体装置は、基板１を備え、基板１上にバッファ層２が形成されている。基板１は、Ｓｉ（１１１）やＳｉＣといった半導体材料等の導電性材料によって構成されている。バッファ層２は、基板１の上に後述するリーク抑制層３を結晶性良く成膜するためのものである。但し、基板１の上に結晶性良くリーク抑制層３を成膜できる場合には、バッファ層２は無くてもよい。なお、ここでの結晶性とは、リーク抑制層３中の欠陥や転位等であり、電気的および光学的な特性に対して影響を及ぼすものを意味している。
【００１７】
バッファ層２上には、Ｐ型の不純物がドープされたＧａＮ層で構成されるリーク抑制層３が形成されている。ここで、Ｐ型の不純物がドープされたＧａＮ層とは、言い換えると、電子をトラップし易い準位とされたＧａＮ層のことである。そして、リーク抑制層３上には、Ｎ型の不純物がドープされたＧａＮ層（以下では、Ｎ−ＧａＮ層という）４が積層されている。なお、本実施形態では、リーク抑制層３が第３のＧａＮ系半導体層に相当している。
【００１８】
Ｎ−ＧａＮ層４上には、ＧａＮ層５が形成されており、ＧａＮ層５上には、ＡｌＧａＮ層６が形成されている。そして、ＧａＮ層５とＡｌＧａＮ層６とによってヘテロジャンクション構造が構成されている。半導体装置は、これらＧａＮ層５およびＡｌＧａＮ層６をチャネル形成層７とし、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層５側に、ピエゾ効果および分極効果によって２ＤＥＧキャリア８が誘起され、その領域がキャリアの流れるチャネルとなることで動作する。なお、本実施形態では、Ｎ−ＧａＮ層４が第４のＧａＮ系半導体層に相当している。
【００１９】
ＧａＮ層５は、第１のＧａＮ系半導体材料で構成され、ドリフト領域として作動する電子走行層を構成する。なお、本実施形態では、ＧａＮ層５が第１のＧａＮ系半導体層に相当する。
【００２０】
ＡｌＧａＮ層６は、第１のＧａＮ系半導体材料よりもバンドギャップエネルギーの大きな第２のＧａＮ系半導体材料で構成されたものであり、電子供給部を構成する。なお、本実施形態では、ＡｌＧａＮ層６が第２のＧａＮ系半導体層に相当する。
【００２１】
また、ＡｌＧａＮ層６には、ゲート領域と対応する部分が部分的に除去されることで凹部（すなわち、リセス部）９が形成されている。これにより、２ＤＥＧキャリア８は、凹部９によって分断されている。なお、本実施形態では、凹部９は、ＧａＮ層５におけるＡｌＧａＮ層６側の表層部も除去するように形成されている。
【００２２】
ＡｌＧａＮ層６が除去された凹部９内には、ゲート絶縁膜１０が成膜されている。そして、ゲート絶縁膜１０上には、ゲート電極１１が形成されている。これにより、ＭＯＳゲート構造が構成されている。なお、本実施形態では、ゲート絶縁膜１０は、シリコン酸化膜（すなわち、ＳｉＯ２）等によって構成されており、ゲート電極１１は、アルミニウムまたは不純物がドープされたポリシリコン等によって構成されている。
【００２３】
ＡｌＧａＮ層６の表面には、ゲート電極１１を挟むようにソース電極１２およびドレイン電極１３が形成されている。なお、ソース電極１２およびドレイン電極１３は、ＡｌＧａＮ層６にオーミック接触するように形成されている。
【００２４】
以上が本実施形態における半導体装置の構成である。次に、上記半導体装置の作動について説明する。上記半導体装置は、ゲート電極１１に印加されるゲート電圧が制御されることによってスイッチング動作を行う。
【００２５】
まず、上記半導体装置は、ゲート電極１１に印加されるゲート電圧の大きさに関わらず、ＧａＮ／ＡｌＧａＮ界面におけるＧａＮ層５側に、ピエゾ効果および分極効果により２ＤＥＧキャリア８が誘起される。なお、凹部９が形成されている部分では、ＡｌＧａＮ層６が除去されているため、２ＤＥＧキャリア８は誘起されていない。
【００２６】
そして、ゲート電極１１に閾値電圧以上のゲート電圧が印加される前では、凹部９の底部に２ＤＥＧキャリア８が形成されていないため、ドレイン電極１３に高電圧が印加されてもソース電極１２とドレイン電極１３との間に電流は流れない。つまり、ゲート電極１１に閾値電圧以上のゲート電圧が印加されていない場合には、半導体装置はオフ状態となる。
【００２７】
そして、ゲート電極１１に閾値電圧以上のゲート電圧が印加されると、ＧａＮ層５のうちの凹部９と接する部分に電子が誘起されてチャネルが形成される。これにより、半導体装置は、２ＤＥＧキャリア８および電子によって形成されたチャネルを通じてソース電極１２とドレイン電極１３との間に電流が流れるオン状態となる。
【００２８】
このように、本実施形態の半導体装置は、閾値電圧以上のゲート電圧が印加されていない場合にオフ状態となり、閾値電圧以上のゲート電圧が印加されている場合オン状態となるノーマリオフ型の半導体装置となる。
【００２９】
ここで、上記半導体装置では、基板１とＧａＮ層５との間にＰ型の不純物がドープされたリーク抑制層３が配置されている。言い換えると、基板１とＧａＮ層５との間には、電子がトラップされ易い準位とされたリーク抑制層３が配置されている。このため、ＧａＮ層５と基板１またはバッファ層２との間で電子が移動することを抑制できる。したがって、ソース電極１２とドレイン電極１３との間において、基板１またはバッファ層２を介してリーク電流が流れることを抑制できる。
【００３０】
しかしながら、上記半導体装置は、オフ状態では、ドレイン電極１３の電位が高くなる。このため、図２に示されるように、リーク抑制層３では、ドレイン電界によってホールが発生する。そして、発生したホールは、ゲート電極１１側へと引き寄せられる。
【００３１】
この際、本実施形態では、リーク抑制層３とＧａＮ層５との間にＮ−ＧａＮ層４が配置されているため、リーク抑制層３に発生したホールは、Ｎ−ＧａＮ層４中の電子と再結合して消滅し易くなる。このため、本実施形態では、リーク抑制層３に発生したホールがゲート電極１１の近傍が蓄積することを抑制でき、閾値電圧が変動してしまうことを抑制できる。より詳しくは、閾値電圧が負側に変動してしまうことを抑制できる。なお、図２中では、ホールをｈとして示し、電子をｅとして示している。
【００３２】
そして、本発明者らは、Ｎ−ＧａＮ層４についてさらに詳細な検討を行い、図３および図４に示すシミュレーション結果を得た。なお、図３および図４は、Ｎ−ＧａＮ層４のＧａＮ層５に対する膜厚比（以下では、単にＮ−ＧａＮ層４の膜厚比という）であるＮ−ＧａＮ層／ＧａＮ層を０．１とした場合の結果である。また、図３中のホール濃度は、ＧａＮ層５における凹部９と接する部分のホール濃度のことである。図４中のリーク電流は、オフ状態でソース電極１２とドレイン電極１３との間に流れるリーク電流のことである。そして、図３および図４は、半導体装置をオン状態からオフ状態にして１０００ｓｅｃ経過した時点でのシミュレーション結果である。
【００３３】
図３に示されるように、ホール濃度は、Ｎ−ＧａＮ層４の不純物濃度が３．００×１０１６ｃｍ−３以上となると、急峻に低下することが確認される。そして、ホール濃度は、Ｎ−ＧａＮ層４の不純物濃度が９．５０×１０１６ｃｍ−３付近である際に最も低くなり、不純物濃度が９．５０×１０１６ｃｍ−３以上になると、再び増加することが確認される。これは、上記半導体装置では、Ｎ−ＧａＮ層４の不純物濃度を高くし過ぎると、ＧａＮ／ＡｌＧａＮ界面に発生する空乏層（以下では、単に空乏層という）の伸びがＮ−ＧａＮ層４によって阻害されることにより、ゲート電極１１の近傍で電界強度が高くなってしまうためである。但し、Ｎ−ＧａＮ層４の不純物濃度を９．５０×１０１６ｃｍ−３以上としたとしても、Ｎ−ＧａＮ層４が配置されることによってホール濃度が減少していることは確認される。
【００３４】
また、Ｎ−ＧａＮ層４の不純物濃度を高くし過ぎると、空乏層がＮ−ＧａＮ層４内を伸び切り難くなり、リーク抑制層３に達し難くなる。このため、ソース電極１２とドレイン電極１３との間では、基板１またはバッファ層２を介したリーク電流ではなく、Ｎ−ＧａＮ層４を介したリーク電流が増加してしまう。具体的には、図４に示されるように、Ｎ−ＧａＮ層４の不純物濃度が３．００×１０１７ｃｍ−３より大きくなるとリーク電流が増加してしまう。
【００３５】
このため、本実施形態では、Ｎ−ＧａＮ層４は、不純物濃度が３．００×１０１６ｃｍ−３以上であって、３．００×１０１７ｃｍ−３以下とされている。
【００３６】
さらに、本発明者らは、Ｎ−ＧａＮ層４の膜厚比についても検討を行い、図５および図６に示すシミュレーション結果を得た。なお、図５中のリーク電流は、オフ状態でソース電極１２とドレイン電極１３との間に流れるリーク電流のことである。図６中のホール濃度は、ＧａＮ層５における凹部９と接する部分のホール濃度のことである。そして、図５および図６は、半導体装置をオン状態からオフ状態にして１０００ｓｅｃ経過した時点でのシミュレーション結果である。
【００３７】
まず、図５に示されるように、Ｎ−ＧａＮ層４は、膜厚比を大きくし過ぎると、不純物濃度を高くし過ぎた場合と同様に、空乏層がリーク抑制層３に達し難くなるため、低い不純物濃度でもリーク電流が増加する。具体的には、リーク電流は、膜厚比が０．４の場合には、Ｎ−ＧａＮ層４の不純物濃度が７．００×１０１６ｃｍ−３以上で増加する。
【００３８】
また、図６に示されるように、Ｎ−ＧａＮ層４は、膜厚比を小さくし過ぎると、リーク抑制層３に発生したホールを十分に消滅させ難くなるため、ホール濃度が減少し難くなる。具体的には、ホール濃度は、膜厚比が０．０１〜０．３の場合には、Ｎ−ＧａＮ層４の不純物濃度が３．００×１０１６ｃｍ−３以上となると急峻に減少することが確認される。一方、ホール濃度は、膜厚比が０．００５未満では、Ｎ−ＧａＮ層４の不純物濃度を高くしても減少が小さいことが確認される。このため、本実施形態では、膜厚比は、０．０１以上であって、０．３以下とされている。
【００３９】
すなわち、本実施形態では、Ｎ−ＧａＮ層４は、不純物濃度が３．００×１０１６ｃｍ−３以上であって３．００×１０１７ｃｍ−３以下とされている。また、Ｎ−ＧａＮ層４は、膜厚比が０．０１以上であって、０．３以下とされている。
【００４０】
以上説明したように、本実施形態では、リーク抑制層３とＧａＮ層５との間に、Ｎ−ＧａＮ層４を配置している。このため、オフ時において、リーク抑制層３に発生するホールは、Ｎ−ＧａＮ層４中の電子と再結合して消滅し易くなり、ゲート電極１１の近傍に蓄積し難くなる。したがって、閾値電圧が変動することを抑制できる。
【００４１】
また、Ｎ−ＧａＮ層４は、不純物濃度が３．００×１０１６ｃｍ−３以上とされている。そして、Ｎ−ＧａＮ層４は、膜厚比が０．０１以上とされている。このため、ゲート電極１１の近傍にホールが蓄積することを効果的に抑制できる。
【００４２】
さらに、Ｎ−ＧａＮ層４は、不純物濃度が３．００×１０１７ｃｍ−３以下とされている。また、Ｎ−ＧａＮ層４は、膜厚比が０．３以下とされている。このため、Ｎ−ＧａＮ層４を通じてリーク電流が発生することを抑制できる。
【００４３】
つまり、本実施形態の半導体装置によれば、閾値電圧が変化することを抑制しつつ、リーク電流が増加することも抑制できる。なお、本実施形態の半導体装置では、リーク抑制層３が配置されているため、基板１またはバッファ層２を介したリーク電流が発生することも抑制される。
【００４４】
ここで、リーク抑制層３中のホールがゲート電極１１の近傍に蓄積されないようにするために、以下のような半導体装置とすることも考えられる。すなわち、リーク抑制層３の一部がＧａＮ層５から露出するように、リーク抑制層３を基板１の面方向に沿って拡大し、リーク抑制層３のうちのＧａＮ層５から露出している部分に電極を配置した半導体装置とすることも考えられる。この半導体装置では、リーク抑制層３に発生するホールを電極から引き抜くことができるため、閾値電圧が変動してしまうことを抑制できる。
【００４５】
しかしながら、この半導体装置では、基板１の面方向への体格が大型化してしまう。これに対し、本実施形態では、Ｎ−ＧａＮ層４を配置することによって閾値電圧が変動することを抑制している。つまり、本実施形態の半導体装置によれば、半導体装置が基板１の面方向へ大型化することを抑制しつつ、閾値電圧が変動することを抑制できる。
【００４６】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００４７】
例えば、上記第１実施形態では、凹部９の深さをＧａＮ層５の表層部が一部除去されるまでの深さとしたが、これは一例を示したに過ぎない。例えば、凹部９をＧａＮ層５の表面が露出するまでの深さとしてもよいし、凹部９の底面において２ＤＥＧキャリア８が形成されない程度にＡｌＧａＮ層６の一部が残る程度の深さとされていてもよい。つまり、凹部９は、２ＤＥＧキャリア８が分断されるのであれば、深さは適宜変更可能である。
【００４８】
また、上記第１実施形態において、Ｎ−ＧａＮ層４は、不純物濃度が３．００×１０１６ｃｍ−３未満とされていてもよいし、３．００×１０１７ｃｍ−３より高くされていてもよい。同様に、Ｎ−ＧａＮ層４は、膜厚比が０．００１未満とされていてもよいし、０．３より大きくされていてもよい。このような半導体装置としても、Ｎ−ＧａＮ層４が形成されていることにより、リーク抑制層３中のホールをＮ−ＧａＮ層４中の電子によって消滅させることができるため、閾値電圧が変動することを抑制できる。なお、例えば、膜厚比を０．４とする場合には、不純物濃度を３．００×１０１６ｃｍ−３以上であって、７．００×１０１６ｃｍ−３以下とすることにより、閾値電圧が変動することを抑制しつつ、リーク電流が増加することも抑制できる。
【符号の説明】
【００４９】
１    基板
３    リーク抑制層（第３のＧａＮ系半導体層）
４    Ｎ−ＧａＮ層（第４のＧａＮ系半導体層）
５    ＧａＮ層（第１のＧａＮ系半導体層）
６    ＡｌＧａＮ層（第２のＧａＮ系半導体層）
７    チャネル形成層
９    凹部
１０  ゲート絶縁膜
１１  ゲート電極
【図１】
2019161013.tif 000003
【図２】
2019161013.tif 000004
【図３】
2019161013.tif 000005
【図４】
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【図５】
2019161013.tif 000007
【図６】
2019161013.tif 000008