(57)【要約】【課題】メモリセル特性の劣化を抑制する。【解決手段】半導体記憶装置の製造方法は、基板２１上に、絶縁層３１を形成し、前記絶縁層に、ホールＣＨを形成し、前記ホール内に、前記ホールを埋め込むように金属層３２を形成し、前記絶縁層の表面および前記金属層の表面をＩＢＥ法により除去し、前記金属層上に、抵抗変化素子ＲＣを形成する、ことを具備する。前記ＩＢＥ法において、前記絶縁層および前記金属層のエッチングレートが同じになるようにイオンビーム角度が第１角度θに調整される。【選択図】      図３
2019161106.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、絶縁層を形成し、
前記絶縁層に、ホールを形成し、
前記ホール内に、前記ホールを埋め込むように金属層を形成し、
前記絶縁層の表面および前記金属層の表面をＩＢＥ法により除去し、
前記金属層上に、抵抗変化素子を形成する、
ことを具備し、
前記ＩＢＥ法において、前記絶縁層および前記金属層のエッチングレートが同じになるようにイオンビーム角度が第１角度に調整される、
半導体記憶装置の製造方法。
【請求項２】
前記金属層は、Ｗ、Ｔａ、Ｒｕ、Ｔｉ、ＴａＮ、およびＴｉＮの少なくとも１つを含む請求項１の半導体記憶装置の製造方法。
【請求項３】
前記絶縁層は、ＳｉＮおよびＳｉＯ２の少なくとも１つを含む請求項１の半導体記憶装置の製造方法。
【請求項４】
前記ＩＢＥ法におけるイオンビーム角度が前記第１角度よりも小さい第２角度の場合に前記絶縁層のエッチングレートは前記金属層のエッチングレートよりも小さく、前記ＩＢＥ法におけるイオンビーム角度が前記第１角度よりも大きい第３角度の場合に前記絶縁層のエッチングレートは前記金属層のエッチングレートよりも大きい請求項１の半導体記憶装置の製造方法。
【請求項５】
前記金属層を形成した後、前記金属層の表面に酸化物層が形成され、
前記絶縁層の表面および前記金属層の表面をＩＢＥ法により除去する際に、前記酸化物層が除去される、
請求項１の半導体記憶装置の製造方法。
【請求項６】
前記金属層の形成は、
前記ホール内、および前記ホール外の前記絶縁層上に前記金属層を形成し、
前記ホール外の前記絶縁層上の前記金属層をＣＭＰ法により除去する、
ことを含む請求項１の半導体記憶装置の製造方法。
【請求項７】
前記抵抗変化素子は、第１磁性層と、第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた非磁性層とを含む請求項１の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
Magnetic Random Access Memory（ＭＲＡＭ）は、情報を記憶するメモリセルとして磁気抵抗効果を有する記憶素子を用いたメモリ装置である。ＭＲＡＭは、高速動作、大容量、不揮発性を特徴とする次世代メモリ装置として注目されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許公開第２０１６／０３８００２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセル特性の劣化を抑制する半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態による半導体記憶装置の製造方法は、基板上に、絶縁層を形成し、前記絶縁層に、ホールを形成し、前記ホール内に、前記ホールを埋め込むように金属層を形成し、前記絶縁層の表面および前記金属層の表面をＩＢＥ法により除去し、前記金属層上に、抵抗変化素子を形成する、ことを具備する。前記ＩＢＥ法において、前記絶縁層および前記金属層のエッチングレートが同じになるようにイオンビーム角度が第１角度に調整される。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体記憶装置の全体構成を示すブロック図。
【図２】実施形態に係る半導体記憶装置のメモリセルアレイを示す図。
【図３】実施形態に係る半導体記憶装置のメモリセルを示す断面図。
【図４Ａ】実施形態に係る半導体記憶装置における抵抗変化素子を示す断面図。
【図４Ｂ】実施形態に係る半導体記憶装置における抵抗変化素子の書き込みを説明するための図であり、平行状態（Ｐ状態）における抵抗変化素子の断面図を示す図。
【図４Ｃ】実施形態に係る半導体記憶装置における抵抗変化素子の書き込みを説明するための図であり、反平行状態（ＡＰ状態）における抵抗変化素子の断面図を示す図。
【図５】実施形態に係る半導体記憶装置のメモリセルの製造工程を示す断面図。
【図６】実施形態に係る半導体記憶装置のメモリセルの製造工程を示す断面図。
【図７】実施形態に係る半導体記憶装置のメモリセルの製造工程を示す断面図。
【図８】実施形態に係る半導体記憶装置のメモリセルの製造工程を示す断面図。
【図９】実施形態に係る半導体記憶装置のメモリセルの製造工程を示す断面図。
【図１０】実施形態に係る半導体記憶装置のメモリセルの製造工程を示す断面図。
【図１１】実施形態に係る半導体記憶装置のメモリセルの製造工程を示す断面図。
【図１２】実施形態に係る半導体記憶装置のメモリセルの製造工程を示す断面図。
【図１３】実施形態に係る半導体記憶装置のメモリセルの製造工程を示す断面図。
【図１４】ＩＢＥ法におけるイオンビーム角度とエッチングレートとの関係を示す図。
【図１５】実施形態に係る半導体記憶装置のメモリセルの製造工程の比較例を示す断面図。
【図１６】図３に示すメモリセルの変形例を示す断面図。
【発明を実施するための形態】
【０００７】
実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【０００８】
＜実施形態＞
以下に図１乃至図１５を用いて、実施形態に係る半導体記憶装置について説明する。以下では、抵抗変化素子として磁気抵抗効果素子（Magnetic Tunnel Junction（ＭＴＪ）素子）を用いてデータを記憶するＭＲＡＭを例に説明するが、これに限らない。本実施形態は、揮発性メモリ、不揮発性メモリを問わず、抵抗変化素子の抵抗差を電流差または電圧差に変換してセンスするメモリ全般に適用可能である。ＭＲＡＭと同様の抵抗変化型メモリ、例えばＲｅＲＡＭ、ＰＣＲＡＭ等のように抵抗変化を利用してデータを記憶する素子を有する半導体記憶装置にも適用可能である。
【０００９】
なお、以下の説明において、特に限定しない限り、「接続」は直接接続することだけではなく、任意の素子を介して接続することも含む。また、トランジスタの第１端子はソースまたはドレインの一方を示し、トランジスタの第２端子はソースまたはドレインの他方を示す。また、トランジスタの制御端子は、ゲートを示す。
【００１０】
［実施形態の構成例］
図１は、実施形態に係る半導体記憶装置の全体構成を示すブロック図である。
【００１１】
図１に示すように、半導体記憶装置は、コントローラ１１、コマンド／アドレス回路１２、データ回路１３、メモリセルアレイ１４、ロウデコーダ１５、リード／ライト回路１６、およびカラムデコーダ１７を備える。
【００１２】
コントローラ１１は、外部（ホストデバイス）からクロック信号ＣＬＫ，ＣＬＫｂおよび外部制御信号を受け取る。コントローラ１１は、電圧生成回路等の要素を含んでおり、外部からの制御信号に基づいてコマンド／アドレス回路１２およびデータ回路１３を制御する。
【００１３】
コマンド／アドレス回路１２は、外部からコマンド／アドレス信号ＣＡを受け取り、これらに基づく信号をロウデコーダ１５、リード／ライト回路１６、およびカラムデコーダ１７に供給する。
【００１４】
データ回路１３は、外部とリード／ライト回路１６との間でデータＤＱの送受信を行う。より具体的には、データ回路１３は、外部からの書き込みデータをリード／ライト回路１６に転送する。また、データ回路１３は、リード／ライト回路１６からの読み出しデータを外部に転送する。
【００１５】
ロウデコーダ１５は、コマンド／アドレス回路１２からのロウアドレスに応じてワード線ＷＬを選択する。
【００１６】
カラムデコーダ１７は、コマンド／アドレス回路１２からのカラムアドレスに応じてビット線ＢＬおよびソース線ＳＬを選択する。
【００１７】
リード／ライト回路１６は、センスアンプ等を含み、メモリセルアレイ１４への書き込みおよびメモリセルアレイ１４からの読み出しを制御する。
【００１８】
図２は、実施形態に係る半導体記憶装置のメモリセルアレイ１４を示す図である。
【００１９】
図２に示すように、メモリセルアレイ１４には、ビット線ＢＬ（ＢＬ０−ＢＬ７）、ソース線ＳＬ（ＳＬ０−ＳＬ７）、およびワード線ＷＬ（ＷＬ０−ＷＬ３）が設けられる。ビット線ＢＬおよびソース線ＳＬは、第１方向に延在し、第１方向に直交する第２方向において交互に設けられる。ワード線ＷＬは、第２方向に延在する。メモリセルアレイ１４は、複数のメモリセルＭＣ（ＭＣ００−ＭＣ０７，ＭＣ１０−ＭＣ１７，ＭＣ２０−ＭＣ２７，ＭＣ３０−ＭＣ３７）を有する。各メモリセルＭＣは、ビット線ＢＬおよびソース線ＳＬと、ワード線ＷＬとの交差位置に設けられる。このため、複数のメモリセルＭＣは、第１方向および第２方向において行列状に配列される。
【００２０】
より具体的には、メモリセルＭＣ００−ＭＣ０７は、ビット線ＢＬ０−ＢＬ７およびソース線ＳＬ０−ＳＬ７と、ワード線ＷＬ０との交差位置に設けられる。また、メモリセルＭＣ１０−ＭＣ１７は、ビット線ＢＬ０−ＢＬ７およびソース線ＳＬ０−ＳＬ７と、ワード線ＷＬ１との交差位置に設けられる。メモリセルＭＣ２０−ＭＣ２７は、ビット線ＢＬ０−ＢＬ７およびソース線ＳＬ０−ＳＬ７と、ワード線ＷＬ２との交差位置に設けられる。メモリセルＭＣ３０−ＭＣ３７は、ビット線ＢＬ０−ＢＬ７およびソース線ＳＬ０−ＳＬ７と、ワード線ＷＬ３との交差位置に設けられる。メモリセルＭＣは、交差位置において、ビット線ＢＬ、ソース線ＳＬ、およびワード線ＷＬに電気的に接続される。
【００２１】
なお、メモリセルアレイ１４のビット線ＢＬ、ソース線ＳＬ、およびワード線ＷＬの数は一例であって、限定されるものではない。
【００２２】
メモリセルＭＣは、例えば、抵抗変化素子ＲＣおよび選択トランジスタＳＴを含む。抵抗変化素子ＲＣの第１端子はビット線ＢＬに電気的に接続され、第２端子は選択トランジスタＳＴの第１端子に電気的に接続される。選択トランジスタＳＴの第２端子はソース線ＳＬに電気的に接続され、選択トランジスタＳＴの制御端子はワード線ＷＬに電気的に接続される。
【００２３】
抵抗変化素子ＲＣは、電流（あるいは電圧）を加えることにより、抵抗が変化する。抵抗変化素子ＲＣは、例えば、ＭＴＪ素子、相変化素子、強誘電体素子などを含む。メモリセルＭＣは、選択トランジスタＳＴがワード線ＷＬによってオンされることにより選択される。なお、ここでは、ＭＲＡＭ、すなわち、抵抗変化素子ＲＣがＭＴＪ素子である場合について説明する。
【００２４】
図３は、実施形態に係る半導体記憶装置のメモリセルＭＣを示す断面図である。
【００２５】
以下、本明細書においては、説明の便宜上、積層方向（図３の上下方向）のうち、半導体基板２１から抵抗変化素子ＲＣに向かう方向を「上」とし、抵抗変化素子ＲＣから半導体基板２１に向かう方向を「下」とするが、この表記は便宜的なのであり、重力の方向とは無関係である。
【００２６】
図３に示すように、半導体記憶装置のメモリセルＭＣは、選択トランジスタＳＴ、下部電極３２、抵抗変化素子ＲＣ、および上部電極４２等を含む。
【００２７】
選択トランジスタＳＴは、半導体基板（シリコン基板）２１の表面に設けられる。選択トランジスタＳＴは、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。選択トランジスタＳＴは、半導体基板２１の表面部に埋め込みゲート構造を有する。
【００２８】
より具体的には、選択トランジスタＳＴは、ゲート絶縁層２２、ゲート電極２３、および２つの拡散層２５（ドレイン側拡散層およびソース側拡散層）を含む。
【００２９】
ゲート絶縁層２２は、半導体基板２１の表面に設けられたリセスの下部側の内面上に設けられる。ゲート電極２３は、ゲート絶縁層２２の内面上にリセスの下部側を埋め込むように設けられる。このゲート電極２３は、ワード線ＷＬに対応する。これらゲート絶縁層２２上およびゲート電極２３上には、リセスの上部側を埋めるように絶縁層２４が設けられる。絶縁層２４は、例えば、シリコン窒化物（ＳｉＮ）を含むシリコン窒化物層である。絶縁層２４の上面は、半導体基板２１の上面と同程度の高さである。２つの拡散層２５は、半導体基板２１の表面に、ゲート絶縁層２２、ゲート電極２３、および絶縁層２４を挟むように設けられる。
【００３０】
なお、選択トランジスタＳＴの構成は、埋め込みゲート構造を有するものに限らない。例えば、半導体基板２１の表面上にゲート絶縁膜を介してゲート電極を形成した構造であってもよい。選択トランジスタＳＴの構成は、スイッチング素子として機能するものであればよい。
【００３１】
半導体基板２１（絶縁層２４および拡散層２５）上には、絶縁層３１が設けられる。絶縁層３１は、例えば、シリコン窒化物を含むシリコン窒化物層またはシリコン酸化物（ＳｉＯ２）を含むシリコン酸化物層である。
【００３２】
下部電極３２は、絶縁層３１のコンタクトホール内に設けられる。下部電極３２は、絶縁層３１内を積層方向（図３の上下方向）に延びる。下部電極３２の下端は、拡散層２５（ドレイン）に接続される。下部電極３２は、金属を含む金属層であり、例えばＷ、Ｔａ、Ｒｕ、Ｔｉ、ＴａＮ、およびＴｉＮ等の少なくとも１つを含む。
【００３３】
下部電極３２上の一部に、バッファ層３３が設けられる。バッファ層３３は、金属層であり、例えばＡｌ、Ｂｅ、Ｍｇ、Ｃａ、Ｈｆ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、およびＺｒ等の少なくとも１つを含む。また、バッファ層３３は、ＨｆＢ、ＭｇＡｌＢ、ＨｆＡｌＢ、ＳｃＡｌＢ、ＳｃＨｆＢ、およびＨｆＭｇＢ等の化合物の少なくとも１つを含んでもよい。
【００３４】
抵抗変化素子ＲＣは、バッファ層３３上に設けられる。抵抗変化素子ＲＣは、バッファ層３３上から順に記憶層３４、トンネルバリア層３５、および参照層３６を含む。記憶層３４は、強磁性の磁化自由層であり、例えばＣｏＦｅＢ、ＦｅＢ、またはＭｇＦｅＯ等を含む。トンネルバリア層３５は、非磁性層であり、例えばＭｇＯまたはＡｌＯを含む。また、トンネルバリア層３５は、Ａｌ、Ｓｉ、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、Ｚｒ、またはＨｆ等の元素の窒化物を含んでもよい。参照層３６は、強磁性の磁化固定層であり、例えばＣｏＦｅＢ、ＦｅＢ、またはＭｇＦｅＯ等を含む。すなわち、抵抗変化素子ＲＣは、非磁性層（トンネルバリア層３５）を２つの強磁性層（記憶層３４および参照層３６）で挟んだ構成を有する。
【００３５】
抵抗変化素子ＲＣ上に、シフトキャンセル層３７が設けられる。シフトキャンセル層３７は、例えばＣｏと、Ｐｔ、Ｎｉ、およびＰｄから選択された少なくとも１つの元素と、を含む。シフトキャンセル層３７上に、キャップ層３８が設けられる。キャップ層３８は、金属層であり、例えばＴａ、Ｒｕ、Ｐｔ、およびＷ等の少なくとも１つを含む。キャップ層３８上に、金属層であるハードマスク３９が設けられる。
【００３６】
そして、バッファ層３３、抵抗変化素子ＲＣ、シフトキャンセル層３７、キャップ層３８、およびハードマスク３９からなるＭＴＪ素子部の側壁（側面）に絶縁層４０が設けられる。
【００３７】
なお、バッファ層３３は、その上に形成する層の結晶化を促進するためのものである。バッファ層３３なしでも十分に良好な結晶が得られる場合は、バッファ層３３を省略することも可能である。また、絶縁層４０は、ＭＴＪ素子部および下部電極３２の構成材料を含む被エッチング材料による再付着層である。
【００３８】
絶縁層３１およびＭＴＪ素子部を覆うように、絶縁層４１が設けられる。絶縁層４１は、例えばシリコン窒化物層またはシリコン酸化物層である。
【００３９】
上部電極４２は、絶縁層４１のコンタクトホール内に設けられる。上部電極４２は、絶縁層４１内を積層方向に延びる。上部電極４２の下端は、ハードマスク３９に接続される。上部電極４２は、金属を含む金属層であり、例えばＷ、Ｔａ、Ｒｕ、Ｔｉ、ＴａＮ、およびＴｉＮ等の少なくとも１つを含む。
【００４０】
上部電極４２上に、金属層４３が設けられる。金属層４３は、ビット線ＢＬに対応し、上部電極４２の上端に接続される。
【００４１】
また、絶縁層３１，４１のコンタクトホール内に、コンタクトプラグ４４が設けられる。コンタクトプラグ４４は、絶縁層３１，４１内を積層方向に延びる。コンタクトプラグ４４の下端は、拡散層２５（ソース）に接続される。コンタクトプラグの上端は、図示せぬ金属層（ソース線ＳＬ）に接続される。
【００４２】
図４Ａは、実施形態に係る半導体記憶装置における抵抗変化素子ＲＣを示す断面図である。
【００４３】
上述したように、抵抗変化素子ＲＣは、強磁性層である記憶層３４と、強磁性層である参照層３６と、これらの間に形成される非磁性層であるトンネルバリア層３５とで構成される積層体を含む。
【００４４】
図４Ａに示すように、記憶層３４は、磁化方向が可変の強磁性層であり、膜面（上面／下面）に対して垂直またはほぼ垂直となる垂直磁気異方性を有する。ここで、磁化方向が可変とは、所定の書き込み電流に対して磁化方向が変わることを示す。また、ほぼ垂直とは、残留磁化の方向が膜面に対して、４５°＜θ≦９０°の範囲内にあることを意味する。
【００４５】
参照層３６は、磁化方向が不変の強磁性層であり、膜面に対して垂直またはほぼ垂直となる垂直磁気異方性を有する。ここで、磁化方向が不変とは、所定の書き込み電流に対して磁化方向が変わらないことを示す。すなわち、参照層３６は、記憶層３４よりも磁化方向の反転エネルギーバリアが大きい。
【００４６】
図４Ｂは、実施形態に係る半導体記憶装置における抵抗変化素子ＲＣの書き込みを説明するための図であり、平行状態（Ｐ状態）における抵抗変化素子ＲＣの断面図を示す図である。図４Ｃは、実施形態に係る半導体記憶装置における抵抗変化素子ＲＣの書き込みを説明するための図であり、反平行状態（ＡＰ状態）における抵抗変化素子ＲＣの断面図を示す図である。
【００４７】
本例において、抵抗変化素子ＲＣは、例えばスピン注入型の抵抗変化素子である。したがって、抵抗変化素子ＲＣにデータを書き込む場合、または抵抗変化素子ＲＣからデータを読み出す場合、抵抗変化素子ＲＣは、膜面に垂直な方向において、双方向に電流が流れる。
【００４８】
より具体的には、抵抗変化素子ＲＣへのデータの書き込みは、以下のように行われる。
【００４９】
図４Ｂに示すように、記憶層３４から参照層３６へ電流が流れる場合、すなわち、参照層３６から記憶層３４へ向かう電子が供給される場合、参照層３６の磁化方向と同じ方向にスピン偏極された電子が記憶層３４に注入される。この場合、記憶層３４の磁化方向は、参照層３６の磁化方向と同じ方向に揃えられる。これにより、参照層３６の磁化方向と記憶層３４の磁化方向とが、平行配列となる。この平行状態のとき、抵抗変化素子ＲＣの抵抗値は最も低くなる。この場合を例えば「０」データと規定する。
【００５０】
一方、図４Ｃに示すように、参照層３６から記憶層３４へ電流が流れる場合、すなわち、記憶層３４から参照層３６へ向かう電子が供給される場合、参照層３６により反射されることで参照層３６の磁化方向と反対方向にスピン偏極された電子とが記憶層３４に注入される。この場合、記憶層３４の磁化方向は、参照層３６の磁化方向と反対方向に揃えられる。これにより、参照層３６の磁化方向と記憶層３４磁化方向とが、反平行配列となる。この反平行状態のとき、抵抗変化素子ＲＣの抵抗値は最も高くなる。この場合を例えば「１」データと規定する。
【００５１】
また、抵抗変化素子ＲＣからのデータの読み出しは、以下のように行われる。
【００５２】
抵抗変化素子ＲＣに、読み出し電流が供給される。この読み出し電流は、記憶層３４の磁化方向が反転しない値（書き込み電流よりも小さい値）に設定される。この時の抵抗変化素子ＲＣの抵抗値の変化を検出することにより、上記「０」データおよび「１」データを読み出すことができる。
【００５３】
［実施形態の製造方法］
図５乃至図１３は、実施形態に係る半導体記憶装置のメモリセルＭＣの製造工程を示す断面図である。
【００５４】
まず、図５に示すように、半導体基板２１の表面部に埋め込みゲート構造を有する選択トランジスタＳＴが形成される。選択トランジスタＳＴは、以下のように形成される。
【００５５】
例えば、半導体基板２１にリセスが形成された後、このリセスの側面およびボトムにゲート絶縁層２２が形成される。ゲート絶縁層２２は、例えば熱酸化によって形成されるシリコン酸化物層である。次に、リセスの下部側を埋め込むように、ポリシリコンを含むゲート電極２３が形成される。その後、リセスの上部側を埋め込むようにシリコン窒化物層である絶縁層２４が形成され、表面が平坦化される。さらに、半導体基板２１の表面部に不純物をイオン注入することにより、拡散層２５が形成される。このようにして、選択トランジスタＳＴが形成される。
【００５６】
次に、半導体基板２１上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、絶縁層３１が形成される。絶縁層３１は、例えば、シリコン窒化物層またはシリコン酸化物層である。この絶縁層３１に、積層方向に延びるコンタクトホールＣＨが形成される。コンタクトホールＣＨは、絶縁層３１を貫通し、半導体基板２１（拡散層２５）に達する。これにより、コンタクトホールＣＨのボトムに、半導体基板２１（拡散層２５）が露出する。
【００５７】
次に、図６に示すように、コンタクトホールＣＨ内に、例えばＣＶＤ法により、下部電極３２が形成される。これにより、コンタクトホールＣＨ内が埋め込まれる。下部電極３２の下端は、拡散層２５に接続される。また、下部電極３２は、コンタクトホールＣＨ外の絶縁層３１上にも形成される。下部電極３２は、金属を含む金属層であり、例えばＷ、Ｔａ、Ｒｕ、Ｔｉ、ＴａＮ、およびＴｉＮ等の少なくとも１つを含む。
【００５８】
次に、図７に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法により、コンタクトホールＣＨ外に形成された下部電極３２が除去される。これにより、下部電極３２の表面と絶縁層３１の表面とが平坦化される。このとき、下部電極３２の表面が大気中に露出することで酸化され、下部電極３２の表面に酸化物層５１が形成される。下部電極３２の表面の酸化は、例えば製造装置間の搬送時等に起こる。
【００５９】
次に、図８に示すように、例えばＩＢＥ（Ion Beam Etching）法により、下部電極３２の表面（酸化物層５１）および絶縁層３１の表面がエッチングされる。これにより、下部電極３２の酸化物層５１が除去される。
【００６０】
このとき、ＩＢＥ法は、イオンビーム角度をθに調整されて行われる。θは、ＩＢＥ法において、下部電極３２（酸化物層５１）のエッチングレートと絶縁層３１のエッチングレートとが同じになる角度である。その結果、下部電極３２の表面と絶縁層３１の表面とが、平坦性を維持したままエッチングされる。ここで、θは、基板（半導体基板２１）の表面に対して垂直方向（積層方向）を基準（０度）とした場合の角度である。ＩＢＥ法に用いる不活性ガスとしては、Ａｒ、Ｘｅ、Ｋｒ、またはＮｅ等が用いられる。このＩＢＥ法によるエッチングの詳細については、図１４を用いて後述する。
【００６１】
次に、図９に示すように、下部電極３２および絶縁層３１上に、例えばスパッタ法により、バッファ層３３が形成される。バッファ層３３は、例えばＡｌ、Ｂｅ、Ｍｇ、Ｃａ、Ｈｆ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、およびＺｒ等の少なくとも１つを含む。また、バッファ層３３は、ＨｆＢ、ＭｇＡｌＢ、ＨｆＡｌＢ、ＳｃＡｌＢ、ＳｃＨｆＢ、およびＨｆＭｇＢ等の化合物の少なくとも１つを含んでもよい。
【００６２】
次に、バッファ層３３上に、例えばスパッタ法により、記憶層３４、トンネルバリア層３５、および参照層３６が順に形成される。記憶層３４および参照層３６は、例えばＣｏＦｅＢ、ＦｅＢ、またはＭｇＦｅＯ等を含む。トンネルバリア層３５は、例えばＭｇＯまたはＡｌＯを含む。また、トンネルバリア層３５は、Ａｌ、Ｓｉ、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、Ｚｒ、またはＨｆ等の元素の窒化物を含んでもよい。
【００６３】
次に、参照層３６上に、例えばスパッタ法により、シフトキャンセル層３７が形成される。シフトキャンセル層３７は、例えばＣｏと、Ｐｔ、Ｎｉ、およびＰｄから選択された少なくとも１つの元素と、を含む。このシフトキャンセル層３７上に、例えばスパッタ法により、キャップ層３８が形成される。キャップ層３８は、例えばＴａ、Ｒｕ、Ｐｔ、およびＷ等の少なくとも１つを含む。
【００６４】
次に、図１０に示すように、キャップ層３８上に、ハードマスク３９が形成される。ハードマスク３９は、ＭＴＪ素子部パターンに対応するようにパターニングされる。すなわち、ハードマスク３９は、下部電極３２の上方に対応するように形成される。ハードマスク３９は、金属層である。
【００６５】
次に、図１１に示すように、例えばハードマスク３９を用いたＩＢＥ法により、キャップ層３８からバッファ層３３までがエッチングされる。このエッチングは、下部電極３２および絶縁層３１に達する。これにより、ＭＴＪ素子部が形成される。ここで、ハードマスク３９が残存しているが、完全に除去されてもよい。
【００６６】
ＭＴＪ素子部のエッチングと同時に、ＭＴＪ素子部の側壁に、ＭＴＪ素子部の各層からの再付着層となる側壁層５２が形成される。このとき、ＭＴＪ素子部を完全に形成するために、バッファ層３３よりも深くまでオーバーエッチングされる。すなわち、下部電極３２の一部もエッチングされる。このため、側壁層５２は、ＭＴＪ素子部および下部電極３２の構成材料を含む被エッチング材料による再付着層である。
【００６７】
次に、図１２に示すように、側壁層５２が、酸化処理されて、絶縁層４０になる。絶縁層４０は、酸化物である。これにより、側壁層５２による記憶層３４と参照層３６との電気的ショートを防ぐことができる。
【００６８】
次に、図１３に示すように、ＭＴＪ素子部を覆うように、保護絶縁層５３が形成される。保護絶縁層５３は、例えばシリコン窒化物層、アルミニウム窒化物層、またはハフニウム窒化物層等の窒化物層である。なお、保護絶縁層５３は、形成されなくてもよい。図３では、保護絶縁層５３が形成されない例について示している。
【００６９】
その後、図３に示すように、全面に、例えばＣＶＤ法により、絶縁層４１が形成される。絶縁層４１は、例えばシリコン窒化物層またはシリコン酸化物層である。この絶縁層４１に、ハードマスク３９に達するコンタクトホール、および拡散層２５に達するコンタクトホールが形成される。これらコンタクトホールに金属層が形成され、上部電極４２およびコンタクトプラグ４４が形成される。さらに、上部電極４２上に、ビット線ＢＬとなる金属層４３が形成される。また、コンタクトプラグ４４上に、ソース線ＳＬが形成される。
【００７０】
このようにして、実施形態における半導体記憶装置が形成される。
【００７１】
［ＩＢＥ法によるエッチングについて］
図１４は、ＩＢＥ法におけるイオンビーム角度とエッチングレートとの関係を示す図である。ここで、実線Ａはシリコン窒化物およびシリコン酸化物等の絶縁体を示し、実線ＢはＷ、Ｔａ、Ｒｕ、Ｔｉ、ＴａＮ、およびＴｉＮ等の金属を示す。すなわち、実線Ａは絶縁層３１を示し、実線Ｂは下部電極３２を示す。このため、図１４は、絶縁層３１および下部電極３２に対するＩＢＥ法によるエッチングのデータを示すものである。
【００７２】
図１４に示すように、ＩＢＥ法では、イオンビーム角度を調整することで、被エッチング材料のエッチングレートが制御され得る。例えば、絶縁層３１のエッチングレートおよび下部電極３２のエッチングレートはいずれも、イオンビーム角度が大きくなると大きくなる（単調増加する）。ここで、実線Ａの勾配は、実線Ｂの勾配よりも大きい。すなわち、イオンビーム角度が大きくなる場合、絶縁層３１のエッチングレートの増加率は、下部電極３２のエッチングレートの増加率よりも大きい。
【００７３】
図示するように、イオンビーム角度が小さい場合（＜θ）、絶縁層３１のエッチングレートは下部電極３２のエッチングレートよりも小さい。イオンビーム角度が大きくなり、θになると、絶縁層３１のエッチングレートは下部電極３２のエッチングレートと同じになる。さらに、イオンビーム角度が大きくなると（＞θ）、絶縁層３１のエッチングレートは下部電極３２のエッチングレートよりも大きくなる。
【００７４】
このように、ＩＢＥ法におけるイオンビーム角度に対する、絶縁層３１のエッチングレートの変化率と下部電極３２のエッチングレートの変化率とは異なる。このため、絶縁層３１のエッチングレートと下部電極３２のエッチングレートとが同じになるイオンビーム角度θが存在し、実施形態ではこのイオンビーム角度θにて図８に示すＩＢＥ法が行われる。
【００７５】
［実施形態の効果］
図１５は、実施形態に係る半導体記憶装置のメモリセルＭＣの製造工程の比較例を示す断面図である。
【００７６】
図１５に示すように、比較例では、下部電極３２の表面の酸化物層５１を除去するために、ＲＩＥ法が行われる。これにより、下部電極３２の表面（酸化物層５１）および絶縁層３１の表面がエッチングされる。しかし、ＲＩＥ法では、下部電極３２のエッチングレートと絶縁層３１のエッチングレートとが異なる。そして、ＲＩＥ法では、ＩＢＥ法のようにイオンビーム角度を調整することはできず、イオンビーム角度の調整によるエッチングレートの制御はできない。すなわち、下部電極３２のエッチングレートと絶縁層３１のエッチングレートとが同じになるように調整することは、困難である。このため、例えば、下部電極３２のエッチングレートのほうが絶縁層３１のエッチングレートよりも大きくなり、下部電極３２のほうがよりエッチングされてしまう。したがって、絶縁層３１の表面と下部電極３２の表面とに凹凸が発生してしまう。その結果、絶縁層３１および下部電極３２上にＭＴＪ素子部が不安定に形成されてしまい、メモリセル特性が劣化する恐れがある。
【００７７】
これに対し、上記実施形態によれば、下部電極３２の表面の酸化物層５１を除去するために、ＩＢＥ法が行われる。ＩＢＥ法では、イオンビーム角度を調整することで、被エッチング材料のエッチングレートを制御することができる。本例では、ＩＢＥ法におけるイオンビーム角度を、下部電極３２のエッチングレートと絶縁層３１のエッチングレートとが同じになるθに設定する。これにより、絶縁層３１の表面および下部電極３２の表面の平坦性を維持したままエッチングすることができ、表面に凹凸が発生することを抑制することができる。その結果、絶縁層３１および下部電極３２上にＭＴＪ素子部を安定して形成することができ、メモリセル特性の劣化を抑制することができる。
【００７８】
なお、上記実施形態では図３に示すメモリセルＭＣについて説明したが、以下の変形例においても適用可能である。
【００７９】
図１６は、図３に示すメモリセルＭＣの変形例を示す断面図である。
【００８０】
図３では、ＭＴＪ素子部において、下部側から順に記憶層３４、トンネルバリア層３５、および参照層３６が設けられた。これに対し、図１６に示すように、記憶層３４と参照層３６とが反対に置き換えられてもよい。また、この場合、シフトキャンセル層３７も置き換えられてもよい。すなわち、ＭＴＪ素子部において、下部側から順にシフトキャンセル層３７、参照層３６、トンネルバリア層３５、および記憶層３４が順に設けられる。
【００８１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を実行することができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８２】
２１…半導体基板、３１…絶縁層、３２…下部電極（金属層）、３４…記憶層（第１磁性層）、３５…トンネルバリア層（非磁性層）、３６…参照層（第２磁性層）、５１…酸化物層、ＣＨ…コンタクトホール、ＲＣ…抵抗変化素子。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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