(57)【要約】      （修正有）【課題】複数の発光素子をアクティブマトリクス駆動することを前提にして、ＴＦＴ基板を不要にして、複数の発光素子を薄型且つ高密度に配置できるようにする。【解決手段】ＬＥＤ・トランジスタ複合素子１は、基板上の１３族窒化物系化合物薄膜結晶層に１３族窒化物系化合物のｎ型又はｐ型半導体層を複数積層した積層部は、発光層１０２を挟んだｎ型半導体層１０１とｐ型半導体層１０３とを備える第１積層部１００と、第１積層部上に積層され、ｎ型半導体層２０１，２０３とｐ型半導体層２０２とが交互に積層された第２積層部２００と、第２積層部上に中間絶縁膜１１を介して積層され、ｎ型半導体層３０１，３０３とｐ型半導体層３０２とが交互に積層された第３積層部３００とを備え、第１積層部１００によってＬＥＤ１１０を構成し、第２積層部２００によって第１トランジスタ２１０を構成し、第３積層部３００によって第２トランジスタ３１０を構成した。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上の１３族窒化物系化合物薄膜結晶層に１３族窒化物系化合物のｎ型又はｐ型半導体層を複数積層した積層部を備え、
前記積層部は、
発光層を挟んだｎ型半導体層とｐ型半導体層とを備える第１積層部と、
前記第１積層部上に積層され、ｎ型半導体層とｐ型半導体層とが交互に積層された第２積層部と、
前記第２積層部上に中間絶縁膜を介して積層され、ｎ型半導体層とｐ型半導体層とが交互に積層された第３積層部とを備え、
前記第１積層部によってＬＥＤを構成し、前記第２積層部によって第１トランジスタを構成し、前記第３積層部によって第２トランジスタを構成したことを特徴とするＬＥＤ・トランジスタ複合素子。
【請求項２】
前記第３積層部上に外部絶縁膜を設け、該外部絶縁膜上の同一平面に、前記ＬＥＤと前記第１トランジスタと前記第２トランジスタの各端子が形成されていることを特徴とする請求項１記載のＬＥＤ・トランジスタ複合素子。
【請求項３】
前記外部絶縁膜から前記中間絶縁膜に至るトランジスタ分離溝を設け、該トランジスタ分離溝によって分離される一方の領域に前記第１トランジスタの端子を設け、前記トランジスタ分離溝によって分離される他方の領域に前記第２トランジスタの端子を設けたことを特徴とする請求項２記載のＬＥＤ・トランジスタ複合素子。
【請求項４】
前記外部絶縁膜上に前記第１トランジスタのドレイン端子を設け、前記第３積層部を貫通するホールを埋めた導電部材を介して前記ドレイン端子が前記第２積層部におけるドレイン層に接続されており、
前記トランジスタ分離溝内の前記中間絶縁膜上に前記第１トランジスタのゲート端子を設け、前記第２積層部におけるチャネル層に至るホール内に設けたゲート絶縁膜上の導電部材が前記ゲート端子に接続されており、
前記第２積層部における前記第１トランジスタのソース層が前記第１積層部上に積層されていることを特徴とする請求項３記載のＬＥＤ・トランジスタ複合素子。
【請求項５】
前記外部絶縁膜上に前記第２トランジスタのドレイン端子とゲート端子を設け、前記第２トランジスタのドレイン端子が前記第３積層部のドレイン層に接続されており、
前記第２トランジスタのゲート端子が前記第３積層部におけるソース層に至るホール内に設けたゲート絶縁膜上の導電部材に接続されており、
前記第１トランジスタのゲート端子に、前記第３積層部における前記第２トランジスタのソース層が接続されていることを特徴とする請求項４記載のＬＥＤ・トランジスタ複合素子。
【請求項６】
前記外部絶縁膜から前記基板上の一つの半導体層に至るカソード分離溝を設け、該カソード分離溝によって分離される一方の領域に前記ＬＥＤのカソード端子が設けられ、前記カソード分離溝によって分離される他方の領域に前記第１トランジスタと前記第２トランジスタの各端子が設けられていることを特徴とする請求項１〜５のいずれか１項記載のＬＥＤ・トランジスタ複合素子。
【請求項７】
前記カソード端子は、前記外部絶縁膜から前記基板上の一つの半導体層に至るホールを埋めた導電材料を介して前記ＬＥＤに接続されていることを特徴とする請求項６記載のＬＥＤ・トランジスタ複合素子。
【請求項８】
基板上の１３族窒化物系化合物薄膜結晶層に１３族窒化物系化合物のｎ型又はｐ型半導体層を複数積層した積層部を備え、
前記積層部は、
発光層を挟んだｎ型半導体層とｐ型半導体層とを備えるＬＥＤ用積層部と、
前記ＬＥＤ用積層部上に絶縁層を介して積層された複数の半導体層を備え、
前記ＬＥＤ用積層部にＬＥＤを形成し、
前記絶縁層を部分的除去する溝によって分離された前記半導体層の一方と他方に第１トランジスタと第２トランジスタを独立して形成したことを特徴とするＬＥＤ・トランジスタ複合素子。
【請求項９】
第１トランジスタと第２トランジスタの一方が、駆動用トランジスタであり、第１トランジスタと第２トランジスタの他方が、アクティブマトリクス選択用トランジスタであることを特徴とする請求項１〜８のいずれか１項記載のＬＥＤ・トランジスタ複合素子。
【請求項１０】
前記基板がサファイヤウエハー基板又はシリコン結晶基板であり、前記１３族窒化物系化合物が窒化ガリウムであることを特徴とする請求項１〜９のいずれか１項記載のＬＥＤ・トランジスタ複合素子。
【請求項１１】
請求項１〜１０のいずれか１項に記載されたＬＥＤ・トランジスタ複合素子を共通の前記基板上に独立して多連に設けたことを特徴とする多連ＬＥＤ・トランジスタ複合素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＥＤとトランジスタを同一基板上に形成したＬＥＤ・トランジスタ複合素子に関するものである。
【背景技術】
【０００２】
従来、高電子移動度トランジスタ（ＨＥＭＴ）が定電流素子として用いうることに着目して、外部に定電流回路を必要としない半導体発光素子として、１３族窒化物系化合物半導体の積層構造からなる発光部を有する半導体発光素子において、発光部と、１３族窒化物系化合物半導体からなる定電流素子とが同一基板上に形成された複合半導体発光素子が知られている（例えば、下記特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−７１２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
前述した従来技術によると、外部に定電流回路を必要としないので、発光素子と駆動回路を含む発光装置全体のコンパクト化とコスト低減が期待できる。しかしながら、複数の発光素子をディスプレイの画素として配列してアクティブマトリクス駆動することを前提にすると、個々の発光素子を駆動するためのＴＦＴ基板が外部に必要になる。また、発光素子とＴＦＴ基板との接続を考慮した場合には、複数の発光素子を高密度に配置することができないといった問題があった。
【０００５】
本発明は、このような問題に対処することを課題とするものであり、複数の発光素子をアクティブマトリクス駆動することを前提にして、ＴＦＴ基板を不要にして、複数の発光素子を薄型且つ高密度に配置できるようにすることを課題としている。
【課題を解決するための手段】
【０００６】
このような課題を解決するために、本発明は、以下の構成を具備するものである。
基板上の１３族窒化物系化合物薄膜結晶層に１３族窒化物系化合物のｎ型又はｐ型半導体層を複数積層した積層部を備え、前記積層部は、発光層を挟んだｎ型半導体層とｐ型半導体層とを備える第１積層部と、前記第１積層部上に積層され、ｎ型半導体層とｐ型半導体層とが交互に積層された第２積層部と、前記第２積層部上に中間絶縁膜を介して積層され、ｎ型半導体層とｐ型半導体層とが交互に積層された第３積層部とを備え、前記第１積層部によってＬＥＤを構成し、前記第２積層部によって第１トランジスタを構成し、前記第３積層部によって第２トランジスタを構成したことを特徴とするＬＥＤ・トランジスタ複合素子。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態に係るＬＥＤ・トランジスタ複合素子の構成例を示した説明図である。
【図２】図１に示したＬＥＤ・トランジスタ複合素子の回路構成を示した説明図である。
【図３】本発明の実施形態に係るＬＥＤ・トランジスタ複合素子の形成方法を示した説明図（（ａ）が各層の成膜状態を示しており、（ｂ）が成膜後のエッチング工程を示している。）である。
【図４】本発明の実施形態に係るＬＥＤ・トランジスタ複合素子の形成方法を示した説明図（（ａ）が導電部材の充填とゲート絶縁膜の形成状態を示した断面図であり、（ｂ）が平面図である。）である。
【図５】２連のＬＥＤ・トランジスタ複合素子を示した説明図（（ａ）が端子の配置状態を示した平面図であり、（ｂ）が断面図を示している。）である。
【図６】本発明の他の実施形態に係るＬＥＤ・トランジスタ複合素子を示した説明図（（ａ）が平面図、（ｂ）がＸ１−Ｘ１断面図、（ｃ）がＸ２−Ｘ２断面図）である。
【図７】図６に示した実施形態の回路構成を示した説明図である。
【図８】図６に示した実施形態に係るＬＥＤ・トランジスタ複合素子の形成方法を示した説明図（（ａ）が平面図、（ｂ）がＸ３−Ｘ３断面図、（ｃ）が正面図）である。
【図９】図６に示した実施形態に係るＬＥＤ・トランジスタ複合素子の形成方法を示した説明図（（ａ）が平面図、（ｂ）がＸ３−Ｘ３断面図、（ｃ）が正面図）である。
【図１０】図６に示した実施形態に係るＬＥＤ・トランジスタ複合素子の形成方法を示した説明図（（ａ）が平面図、（ｂ）がＸ３−Ｘ３断面図、（ｃ）がＸ４−Ｘ４断面図）である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明の実施形態を説明する。以下の説明で、異なる図における同一符号は同一機能の部位を示しており、各図における重複説明は適宜省略する。また、１３族窒化物系化合物の例として、窒化ガリウム（ＧａＮ）を挙げて説明するが、特にこれに限定されるものではない。
【０００９】
図１に示すように、ＬＥＤ・トランジスタ複合素子１は、基板１０上のＧａＮ薄膜結晶層にＧａＮのｎ型又はｐ型半導体層を複数積層した積層部（第１積層部１００、第２積層部２００、第３積層部３００）を備えている。基板１０は、例えば、サファイヤウエハー基板若しくはシリコン結晶基板を用いることができる。
【００１０】
第１積層部１００は、発光層（ＭＱＷ）１０２を挟んだｎ型半導体層（ｎ−ＧａＮ層）１０１とｐ型半導体層（ｐ−ＧａＮ層）１０３を備えており、これらの層によってＬＥＤ１１０が構成されている。
【００１１】
第２積層部２００は、第１積層部１００上に積層されており、ｎ型半導体層（ｎ−ＧａＮ層）２０１とｐ型半導体層（ｐ−ＧａＮ層）２０２とｎ型半導体層（ｎ−ＧａＮ層）２０３を備えており、これらの層によって、駆動用トランジスタ（第１トランジスタ）２１０が構成されている。
【００１２】
また、第３積層部３００は、第２積層部２００上に中間絶縁膜１１を介して積層され、ｎ型半導体層（ｎ−ＧａＮ層）３０１とｐ型半導体層（ｐ−ＧａＮ層）３０２とｎ型半導体層（ｎ−ＧａＮ層）３０３を備えており、これらの層によって、アクティブマトリクス選択用トランジスタ（第２トランジスタ）３１０が構成されている。そして、第３積層部３００上には、外部絶縁膜１２が形成されている。
【００１３】
ＬＥＤ１１０の端子構成について説明する。先ず、カソード分離溝２０が外部絶縁膜１２からバッファ層である第１積層部１００のｎ型半導体層（ｎ−ＧａＮ層）１０１に至るまで設けられ、このカソード分離溝２０によって分離された領域の外部絶縁膜１２上にカソード端子２１が設けられている。このカソード端子２１は、外部絶縁膜１２からｎ型半導体層（ｎ−ＧａＮ層）１０１に至るホールに埋められた導電部材２２を介してｎ型半導体層（ｎ−ＧａＮ層）１０１に接続されている。カソード端子２１の位置は、動作としてはｎ型半導体層（ｎ−ＧａＮ層）１０１上であるが、本実施例では、アクティブマトリクス選択用に考慮し、全ての電極高さを同一平面上になるように配置している。ＬＥＤ１１０のアノード側になる第１積層部１００のｐ型半導体層（ｐ−ＧａＮ層）１０３は、第１トランジスタ２１０のソース層となる第２積層部２００のｎ型半導体層（ｎ−ＧａＮ層）２０１に接続されている。
【００１４】
第１トランジスタ２１０と第２トランジスタ３１０は、外部絶縁膜１２から中間絶縁膜１１に至るトランジスタ分離溝２３によって互いに分離されている。第１トランジスタ２１０の端子構造について説明すると、外部絶縁膜１２上のドレイン端子２４が、外部絶縁膜１２から第２積層部２００のｎ型半導体層（ｎ−ＧａＮ層）２０３に至るホールに埋められた導電部材２５を介してドレイン層になるｎ型半導体層（ｎ−ＧａＮ層）２０３に接続されており、前述したように、ソース層となる第２積層部２００のｎ型半導体層（ｎ−ＧａＮ層）２０１がＬＥＤ１１０のｐ型半導体層（ｐ−ＧａＮ層）１０３に接続されている。ドレイン端子２４の位置も前述と同様に、動作としてはｎ型半導体層（ｎ−ＧａＮ層）２０３上ではあるが、本実施例ではアクティブマトリクス選択用を考慮し全ての電極高さを同一平面上になるように配置している。
【００１５】
第１トランジスタ２１０のゲート端子２６は、トランジスタ分離溝２３内に設けられている。そして、ゲート端子２６と第１トランジスタ２１０のチャネル層になる第２積層部２００のｐ型半導体層（ｐ−ＧａＮ層）２０２との間に、ゲート絶縁膜２７が設けられている。ゲート絶縁膜２７は、トランジスタ分離溝２３から更に第２積層部２００のｎ型半導体層（ｎ−ＧａＮ層）２０１に至るホール内に形成されており、そのホール内のゲート絶縁膜２７上に設けた導電部材２８がゲート端子２６に接続されている。
【００１６】
第２トランジスタ３１０の端子構造を説明する。先ず、外部絶縁膜１２上のドレイン端子３０が外部絶縁膜１２を貫通するホールを埋めた導電部材３１を介してドレイン層になる第３積層部３００のｎ型半導体層（ｎ−ＧａＮ層）３０３に接続されている。そして、第２トランジスタ３１０のソース層になる第３積層部３００のｎ型半導体層（ｎ−ＧａＮ層）３０１が、第１トランジスタ２１０のゲート端子２６に接続されている。
【００１７】
更に、外部絶縁膜１２上のゲート端子３２と第２トランジスタ３１０のチャネル層になるｐ型半導体層（ｐ−ＧａＮ層）３０２との間に、第２トランジスタ３１０のゲート絶縁膜３３が設けられている。ゲート絶縁膜３３は、外部絶縁膜１２から第３積層部３００のｎ型半導体層（ｎ−ＧａＮ層）３０１に至るホール内に形成されており、そのホール内のゲート絶縁膜３３上に設けた導電部材３４が、第２トランジスタ３１０のゲート端子３２に接続されている。
【００１８】
このようなＬＥＤ・トランジスタ複合素子１は、第３積層部３００上の外部絶縁膜１２における同一平面に、ＬＥＤ１１０のカソード端子２１と、第１トランジスタ２１０のドレイン端子２４と、第２トランジスタ３１０のドレイン端子３０及びゲート端子３２が形成されている。これによって、外部絶縁膜１２上の各端子をフリップチップとして利用することができる。
【００１９】
この際、外部絶縁膜１２から中間絶縁膜１１に至るトランジスタ分離溝２３によって分離される一方の領域に第１トランジスタ２１０の端子が設けられ、トランジスタ分離溝２３によって分離される他方の領域に第２トランジスタ３１０の端子が設けられている。また、外部絶縁膜１２からバッファ層である第１積層部１００のｎ型半導体層（ｎ−ＧａＮ層）１０１に至るカソード分離溝２０によって分離される一方の領域に、ＬＥＤ２１０のカソード端子２１が設けられ、カソード分離溝２０によって分離される他方の領域に第１トランジスタ２１０と第２トランジスタ３１０の端子が設けられている。
【００２０】
このようなＬＥＤ・トランジスタ複合素子１は、図２に示す配線構成にすることで、ＬＥＤ１１０をアクティブマトリクス駆動することができる。この例では、ＬＥＤ１１０のカソード端子２１はＧＮＤに接続され、駆動用トランジスタである第１トランジスタ２１０のドレイン端子２４は、電源線Ｐに接続される。そして、アクティブマトリクス選択用トランジスタである第２トランジスタ３１０のゲート端子３２は、選択線Ｑに接続され、第２トランジスタ３１０のドレイン端子３０は、データ線Ｒに接続される。
【００２１】
ＬＥＤ・トランジスタ複合素子１を形成するには、先ず、図３（ａ）に示すように、基板１０上に第１積層部１００の各層、第２積層部２００の各層、中間絶縁膜１１、第３積層部３００の各層を順次成膜し、更にその上に外部絶縁膜１２を成膜する。その後は、図３（ｂ）に示すように、前述したカソード分離溝２０とトランジスタ分離溝２３をエッチングによって形成し、更に、前述した導電部材２２を埋めるためのホールＨ１、導電部材２５を埋めるためのホールＨ２、ゲート絶縁膜２７を形成するためのホールＨ３、ゲート絶縁膜３３を形成するためのホールＨ４、導電部材３１を設けるためのホールＨ５をそれぞれエッチングによって形成する。
【００２２】
その後は、図４に示すように、ホールＨ１，Ｈ２，Ｈ５に対して導電部材２２，２５，３１を充填し、ホールＨ３に対しては、ゲート絶縁膜２７を形成した後に導電部材２８を充填し、ホールＨ４に対しては、ゲート絶縁膜３３を形成した後に導電部材３４を充填する。その後は、図５に示すように、導電部材２２，２５，２８，３４，３１に接続する端子（カソード端子２１，ドレイン端子２４，ゲート端子２６，ゲート端子３２，ドレイン端子３０）が外部絶縁膜１２上に形成される。
【００２３】
図５は、同一の基板１０上に複数（多連）のＬＥＤ・トランジスタ複合素子１を形成した状態を示している。図示のように、外部絶縁膜１２からバッファ層である第１積層部１００のｎ型半導体層（ｎ−ＧａＮ層）１０１に至る分離溝４０を各ＬＥＤ・トランジスタ複合素子１毎に設けることで、多連のＬＥＤ・トランジスタ複合素子１を高密度に基板１０上に形成することができる。
【００２４】
また、それぞれの複合素子にあるカソード端子２１は全てのＬＥＤ・トランジスタ複合素子で共通のｎ型半導体層（ｎ−ＧａＮ層）１０１上となるため、電極端子を共通化することができ、接続端子数の削減が可能である。
【００２５】
このようなＬＥＤ・トランジスタ複合素子１は、ＬＥＤ作成用のＧａＮからなる第１積層部１００上に、駆動用トランジスタを形成するためのＧａＮからなる第２積層部２００を成膜し、中間絶縁膜１１を成膜した後に、アクティブマトリクス選択用トランジスタを形成するためのＧａＮからなる第３積層部３００を成膜するので、ＬＥＤ製作用のＭＯ−ＣＶＤ装置によって、ＬＥＤ用の各層と各トランジスタ層を全て製作することができる。
【００２６】
そして、各ＬＥＤ・トランジスタ複合素子１は、アクティブマトリクス選択用の第２トランジスタ３１０を備えるので、データ線Ｒと選択線Ｑと電源線Ｐとの接続のみでＬＥＤ１１０をアクティブ駆動することができ、ＴＦＴ基板を別途設けることが不要になる。これによって、ＬＥＤ・トランジスタ複合素子１を各画素とするディスプレイの薄型化、高密度化が可能になる。
【００２７】
図６及び図７は、ＬＥＤ・トランジスタ複合素子の他の形態例を示している。このＬＥＤ・トランジスタ複合素子１Ａは、基板１０上に、ｎ型半導体層（ｎ−ＧａＮ層）４０１と発光層（ＭＱＷ）４０２とｐ型半導体層（ｐ−ＧａＮ層）４０３からなる第１積層部４００が積層され、その上に中間絶縁膜５００を介して、半導体層（アンドープＧａＮ層）６００が積層され、その上に半導体層（アンドープＡｌＧａＮ層）６０１が積層されている。
【００２８】
そして、発光層４０２とｐ型半導体層４０３と中間絶縁膜５００と半導体層６００と半導体層６０１は、平面視Ｔ字状の分離溝７００によって、平面的に３つの領域（１Ａ１領域，１Ａ２領域，１Ａ３領域）に分離されている。そして、分離溝７００によって分離された３つの領域（１Ａ１領域，１Ａ２領域，１Ａ３領域）では、半導体層６０１の上に外部絶縁膜５０１が形成されている。
【００２９】
そして、１Ａ１領域におけるＬＥＤ用の第１積層部４００によってＬＥＤ４１０が形成されており、１Ａ２領域における半導体層６００，６０１によってアクティブマトリクス選択用トランジスタである第１トランジスタ４２０が形成され、１Ａ３領域における半導体層６００，６０１によって駆動用トランジスタである第２トランジスタ４３０が形成されている。
【００３０】
電源線Ｐに接続されるＬＥＤ４１０のアノード端子５０は、導電部材６０を介してｐ型半導体層（ｐ−ＧａＮ層）４０３に接続され、アノード端子５０とは分離溝７００にで分離されたカソード端子５１が、ｎ型半導体層（ｎ−ＧａＮ層）４０１に接続されている。ここで、アノード端子５０とカソード端子５１は、それぞれ導電部材６０と導電部材６１を介することで、同一平面上に配置されている。
【００３１】
ＬＥＤ４１０のカソード端子５１は、第２トランジスタ４３０のドレイン端子５１Ａと一体になっており、第２トランジスタ４３０のソース端子５２は、ＧＮＤに接続されている。また、第２トランジスタ４３０のケート端子５３は、ゲート絶縁膜となる外部絶縁膜５０１上に形成され、分離溝７００を跨いで第１トランジスタ４２０のソース端子５３Ａと一体になっている。１Ａ２領域においては、半導体層６０１に第１トランジスタ４２０のドレイン端子５４が接続され、半導体層６０１上にゲート絶縁膜となる外部絶縁膜５０１を介してゲート端子５５が形成されている。そして、アクティブマトリクス選択用の第１トランジスタ４２０のゲート端子５５は、選択線Ｑに接続され、ドレイン端子５４は、データ線Ｒに接続されている。
【００３２】
図８〜図１１は、ＬＥＤ・トランジスタ複合素子１Ａの形成工程を示している。ＬＥＤ・トランジスタ複合素子１Ａを形成するには、先ず、基板１０上にｎ型半導体層（ｎ−ＧａＮ層）４０１、発光層４０２、ｐ型半導体層（ｐ−ＧａＮ層）４０３、中間絶縁膜５００、半導体層（アンドープＧａＮ層）６００、半導体層（アンドープＡｌＧａＮ層）６０１を順次積層し、図８に示すように、平面視Ｔ字状の分離溝７００とホール７０１，７０２を形成する。この際、ホール７０１は、エッチングでｐ型半導体層４０３が露出する深さまで形成され、分離溝７００とホール７０２は、エッチングでｎ型半導体層４０１が露出する深さまで形成される。
【００３３】
次に、図９に示すように、外部絶縁膜５０１を形成する。その際、ホール７０１は、内部にｐ型半導体層４０３が露出するように、ホール７０２は、内部にｎ型半導体層４０１が露出するように、それぞれホール７０１，７０２内をマスクで覆うか或いは外部絶縁膜５０１の成膜後に内部の外部絶縁膜５０１をエッチングなどで部分除去する。また、電極形成用に外部絶縁膜５０１が部分的に除去された半導体層６０１の露出領域６０１Ａ，６０１Ｂ，６０１Ｃ，６０１Ｄを形成する。
【００３４】
その後、図１０に示すように、ホール７０１，７０２内に導電部材６０，６１を蒸着させ、更には、分離溝７００を一部埋めるようにして、導電部材を蒸着させてゲート端子５３を形成する。その後は、図６に示すように、導電部材６０上にアノード端子５０を形成し、露出領域６０１Ａ上にドレイン端子５４を形成し、導電部材６１と露出領域６０１Ｃ上にカソード端子５１を形成し、露出領域６０１Ｄ上にソース端子５２を形成する。また、露出領域６０１Ａ，６０１Ｂ間の外部絶縁膜５０１上にゲート端子５５を形成する。
【００３５】
このようなＬＥＤ・トランジスタ複合素子１Ａは、前述した例と同様に、ＬＥＤ作成用のＭＯ−ＣＶＤ装置によってトランジスタ層を含む全ての層を成膜することが可能になる。また、前述した例と同様に、ＴＦＴ基板を別途設けることが不要になるので、ＬＥＤ・トランジスタ複合素子１Ａを各画素とするディスプレイの薄型化、高密度化が可能になる。そして、前述した例と比較すると、層数が少なくなるので、成膜工程を簡略化でき製作が容易になる。
【００３６】
以上、本発明の実施の形態について図面を参照して詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計の変更等があっても本発明に含まれる。また、上述の各実施の形態は、その目的及び構成等に特に矛盾や問題がない限り、互いの技術を流用して組み合わせることが可能である。
【符号の説明】
【００３７】
１，１Ａ：ＬＥＤ・トランジスタ複合素子，１０：基板，
１１，５００：中間絶縁膜，１２，５０１：外部絶縁膜，
２０：カソード分離溝，
２３：トランジスタ分離溝，４０，７００：分離溝，
２２，２５，２８，３１，３４，６０，６１：導電部材，
２１，５１：カソード端子，２４，３０，５１Ａ，５４：ドレイン端子，
２６，３２，５３，５５：ゲート端子，
５０：アノード端子，５２，５３Ａ：ソース端子，
１００，４００：第１積層部，１１０，４１０：ＬＥＤ，
２００：第２積層部，２１０，４２０，第１トランジスタ，
３００：第３積層部，３１０，４３０第２トランジスタ，
１０１，２０１，２０３，３０１，３０３，４０１：ｎ型半導体層（ｎ−ＧａＮ層），
１０２，４０２：発光層（ＭＱＷ），
１０３，２０２，３０２，４０３：ｐ型半導体層（ｐ−ＧａＮ層），
６００：半導体層（アンドープＧａＮ層），
６０１：半導体層（アンドープＡｌＧａＮ層），
Ｐ：電源線，Ｑ：選択線，Ｒ：データ線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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