(57)【要約】【課題】ＶＣＭの電流フィードバック制御の高精度化と高速応答を両立させる。【解決手段】ΔΣ変調器（２２）は、磁気ヘッド位置決め用のＶＣＭ（１１４）への供給電流（ＩＯＵＴ）に応じた検出アナログ信号（ＩＡ）に対しΔΣ変調を実行する。ΔΣ変調器の後段のデジタルフィルタ（２４）には、ΔΣ変調信号（ＩＣ）に対してデシメーション処理を各々に行う複数のフィルタ回路（２４［１］〜２４［ｍ］）が設けられる。複数のフィルタ回路間において、デシメーション比が互い異なり、従って出力データレートが互いに異なる。電圧／電流制御回路（２６）は、複数のフィルタ回路からの複数のフィルタ出力信号より選択された１つのフィルタ出力信号（ＩＥ）と電流指令信号（Ｉ＊）とに基づき、それらの誤差信号（ＩＥＲＲ）がゼロに収束するようＶＣＭに電圧／電流を供給する。上記の選択は誤差信号に基づいて行われる。【選択図】図４
2019161807.tif 000002
【特許請求の範囲】
【請求項１】
磁気ディスク装置の磁気ヘッドを支持するアームを駆動するためのボイスコイルモータに電流を供給することで前記磁気ディスク装置の磁気ディスク上における前記磁気ヘッドの位置決めを行うモータドライバ装置であって、
前記ボイスコイルモータへの供給電流に応じたアナログ信号の入力を受け、前記アナログ信号に対しΔΣ変調を実行するΔΣ変調器と、
前記ΔΣ変調により得られたΔΣ変調デジタル信号に対しデシメーション処理を含むフィルタ処理を実行するデジタルフィルタと、
前記フィルタ処理を経て得られるΔΣ出力デジタル信号の入力を受け、前記ΔΣ出力デジタル信号と前記ボイスコイルモータへの供給電流の目標値を示す目標デジタル信号とに基づいて前記ボイスコイルモータへの供給電流を制御する制御回路と、
前記制御回路に入力される前記ΔΣ出力デジタル信号のレートを制御対象レートとし、前記ΔΣ出力デジタル信号と前記目標デジタル信号との間の誤差信号に基づき前記ΔΣ出力デジタル信号を得るためのデシメーション比の調整を通じて前記制御対象レートを可変設定するレート設定回路と、を備えた
ことを特徴とするモータドライバ装置。
【請求項２】
前記レート設定回路は、前記誤差信号の絶対値に基づいて前記制御対象レートを可変設定する
ことを特徴とする請求項１に記載のモータドライバ装置。
【請求項３】
前記レート設定回路は、前記誤差信号の絶対値が所定値より小さいとき前記制御対象レートを所定レートとし、且つ、前記誤差信号の絶対値が前記所定値より大きいとき前記制御対象レートを前記所定レートよりも高くする
ことを特徴とする請求項２に記載のモータドライバ装置。
【請求項４】
前記レート設定回路は、前記誤差信号の微分の絶対値に基づいて前記制御対象レートを可変設定する
ことを特徴とする請求項１に記載のモータドライバ装置。
【請求項５】
前記レート設定回路は、前記誤差信号の微分の絶対値が所定値より小さいとき前記制御対象レートを所定レートとし、且つ、前記誤差信号の微分の絶対値が前記所定値より大きいとき前記制御対象レートを前記所定レートよりも高くする
ことを特徴とする請求項４に記載のモータドライバ装置。
【請求項６】
前記レート設定回路は、前記誤差信号の絶対値と前記誤差信号の微分の絶対値とに基づいて前記制御対象レートを可変設定する
ことを特徴とする請求項１に記載のモータドライバ装置。
【請求項７】
前記レート設定回路は、前記誤差信号の絶対値が第１所定値より小さく且つ前記誤差信号の微分の絶対値が第２所定値より小さいとき前記制御対象レートを所定レートとし、前記誤差信号の絶対値が前記第１所定値より大きいか又は前記誤差信号の微分の絶対値が前記第２所定値より大きいとき前記制御対象レートを前記所定レートよりも高くする
ことを特徴とする請求項６に記載のモータドライバ装置。
【請求項８】
前記デジタルフィルタは、前記デシメーション処理を含む前記フィルタ処理を各々に実行する複数のフィルタ回路を備え、
各フィルタ回路は、前記フィルタ処理を前記ΔΣ変調デジタル信号に対して実行することでフィルタ出力信号を生成し、
前記複数のフィルタ回路間で前記デシメーション処理におけるデシメーション比が互いに異なることで、前記複数のフィルタ回路にて生成される複数のフィルタ出力信号のレートは互いに異なり、
前記複数のフィルタ出力信号の何れかが前記ΔΣ出力デジタル信号として前記制御回路に入力され、
前記レート設定回路は、前記制御回路に入力されるべき前記ΔΣ出力デジタル信号を、前記誤差信号に基づいて、前記複数のフィルタ出力信号の中から選択する
ことを特徴とする請求項１〜７の何れかに記載のモータドライバ装置。
【請求項９】
当該モータドライバ装置に接続された外部装置から所定信号を受信したとき、
前記レート設定回路は、前記誤差信号に依らず、前記複数のフィルタ出力信号の内、前記所定信号に応じたフィルタ出力信号を、前記制御回路に入力されるべき前記ΔΣ出力デジタル信号として選択する
ことを特徴とする請求項８に記載のモータドライバ装置。
【請求項１０】
当該モータドライバ装置に接続された外部装置から所定信号を受信したとき、
前記レート設定回路は、前記誤差信号に依らず、前記所定信号に基づいて前記制御対象レートを設定する
ことを特徴とする請求項１〜７の何れかに記載のモータドライバ装置。
【請求項１１】
請求項１〜１０の何れかに記載のモータドライバ装置を形成する半導体装置であって、
前記モータドライバ装置は集積回路を用いて形成される
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータドライバ装置及び半導体装置に関する。
【背景技術】
【０００２】
ハードディスク装置には、磁気ヘッドを支持するアームを駆動するためのボイスコイルモータが設けられ、ボイスコイルモータに必要な電流を供給してアームを駆動することで磁気ディスク上での磁気ヘッドの位置決めを行う。ボイスコイルモータを駆動するためのドライバ装置では、ボイスコイルモータに流れる電流を検出し、検出電流値を上位システムから供給される目標電流値と一致させるためのフィードバック制御を行う。
【０００３】
この際、ボイスコイルモータの電流検出信号をデジタル信号に変換することなく、アナログ信号領域にて処理する構成が採用されることが多い（下記特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２００９／１５０７９４号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ボイスコイルモータの電流検出信号をデジタル信号に変換することなくアナログ信号領域にて信号処理を行う場合、ノイズの影響を受けやすくなる。
【０００６】
ノイズの影響を低減して制御の高精度化を図るべく、ボイスコイルモータの電流検出信号をΔΣ型ＡＤ変換によりデジタル信号に変換し、デジタル信号領域にて信号処理を行う方法が検討される。但し、ΔΣ型ＡＤ変換を介在させるシステムを構成した場合、デジタル信号への変換を伴わないシステムと比べ、フィードバック制御に遅れが生じて応答速度が不足することもある。
【０００７】
本発明は、制御の高精度化と応答の高速化の両立に寄与するモータドライバ装置及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係るモータドライバ装置は、磁気ディスク装置の磁気ヘッドを支持するアームを駆動するためのボイスコイルモータに電流を供給することで前記磁気ディスク装置の磁気ディスク上における前記磁気ヘッドの位置決めを行うモータドライバ装置であって、前記ボイスコイルモータへの供給電流に応じたアナログ信号の入力を受け、前記アナログ信号に対しΔΣ変調を実行するΔΣ変調器と、前記ΔΣ変調により得られたΔΣ変調デジタル信号に対しデシメーション処理を含むフィルタ処理を実行するデジタルフィルタと、前記フィルタ処理を経て得られるΔΣ出力デジタル信号の入力を受け、前記ΔΣ出力デジタル信号と前記ボイスコイルモータへの供給電流の目標値を示す目標デジタル信号とに基づいて前記ボイスコイルモータへの供給電流を制御する制御回路と、前記制御回路に入力される前記ΔΣ出力デジタル信号のレートを制御対象レートとし、前記ΔΣ出力デジタル信号と前記目標デジタル信号との間の誤差信号に基づき前記ΔΣ出力デジタル信号を得るためのデシメーション比の調整を通じて前記制御対象レートを可変設定するレート設定回路と、を備えたことを特徴とする。
【０００９】
具体的には例えば、前記レート設定回路は、前記誤差信号の絶対値に基づいて前記制御対象レートを可変設定して良い。
【００１０】
この際例えば、前記レート設定回路は、前記誤差信号の絶対値が所定値より小さいとき前記制御対象レートを所定レートとし、且つ、前記誤差信号の絶対値が前記所定値より大きいとき前記制御対象レートを前記所定レートよりも高くすると良い。
【００１１】
或いは例えば、前記レート設定回路は、前記誤差信号の微分の絶対値に基づいて前記制御対象レートを可変設定しても良い。
【００１２】
この際例えば、前記レート設定回路は、前記誤差信号の微分の絶対値が所定値より小さいとき前記制御対象レートを所定レートとし、且つ、前記誤差信号の微分の絶対値が前記所定値より大きいとき前記制御対象レートを前記所定レートよりも高くすると良い。
【００１３】
或いは例えば、前記レート設定回路は、前記誤差信号の絶対値と前記誤差信号の微分の絶対値とに基づいて前記制御対象レートを可変設定しても良い。
【００１４】
この際例えば、前記レート設定回路は、前記誤差信号の絶対値が第１所定値より小さく且つ前記誤差信号の微分の絶対値が第２所定値より小さいとき前記制御対象レートを所定レートとし、前記誤差信号の絶対値が前記第１所定値より大きいか又は前記誤差信号の微分の絶対値が前記第２所定値より大きいとき前記制御対象レートを前記所定レートよりも高くすると良い。
【００１５】
また例えば、当該モータドライバ装置において、前記デジタルフィルタは、前記デシメーション処理を含む前記フィルタ処理を各々に実行する複数のフィルタ回路を備え、各フィルタ回路は、前記フィルタ処理を前記ΔΣ変調デジタル信号に対して実行することでフィルタ出力信号を生成し、前記複数のフィルタ回路間で前記デシメーション処理におけるデシメーション比が互いに異なることで、前記複数のフィルタ回路にて生成される複数のフィルタ出力信号のレートは互いに異なり、前記複数のフィルタ出力信号の何れかが前記ΔΣ出力デジタル信号として前記制御回路に入力され、前記レート設定回路は、前記制御回路に入力されるべき前記ΔΣ出力デジタル信号を、前記誤差信号に基づいて、前記複数のフィルタ出力信号の中から選択しても良い。
【００１６】
また例えば、当該モータドライバ装置において、当該モータドライバ装置に接続された外部装置から所定信号を受信したとき、前記レート設定回路は、前記誤差信号に依らず、前記複数のフィルタ出力信号の内、前記所定信号に応じたフィルタ出力信号を、前記制御回路に入力されるべき前記ΔΣ出力デジタル信号として選択しても良い。
【００１７】
また例えば、当該モータドライバ装置において、当該モータドライバ装置に接続された外部装置から所定信号を受信したとき、前記レート設定回路は、前記誤差信号に依らず、前記所定信号に基づいて前記制御対象レートを設定しても良い。
【００１８】
本発明に係る半導体装置は、前記モータドライバ装置を形成する半導体装置であって、前記モータドライバ装置は集積回路を用いて形成されることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、制御の高精度化と応答の高速化の両立に寄与するモータドライバ装置及び半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態に係るハードディスク装置の機構に関わる概略構成図である。
【図２】本発明の実施形態に係るハードディスク装置の電気的な概略ブロック図である。
【図３】本発明の実施形態に係るハードディスク装置に搭載されるドライバＩＣの外観斜視図である。
【図４】本発明の実施形態に係るＶＣＭドライバの構成ブロック図である。
【図５】本発明の実施形態に係るドライバＩＣに設けられた幾つかの外部端子を示す図である。
【図６】図４のΔΣ変調器の内部構成図である。
【図７】図４のデジタルフィルタに設けられた複数のフィルタ回路間の関係を説明するための図である。
【図８】本発明の実施形態に係るＶＣＭドライバとの対比に供される第１参考ＶＣＭドライバの構成図である。
【図９】本発明の実施形態に係るＶＣＭドライバとの対比に供される第２参考ＶＣＭドライバの構成図である。
【図１０】第１及び第２参考ＶＣＭドライバに対して行ったシミュレーションの結果を示す図である。
【図１１】本発明の第１実施例に係り、ＶＣＭドライバの一部構成図とＶＣＭドライバの選択動作の説明図である。
【図１２】本発明の第１実施例に係る選択条件を示す図である。
【図１３】第１及び第２参考ＶＣＭドライバと本発明の実施形態に係るＶＣＭドライバとに対して行ったシミュレーションの結果を示す図である。
【図１４】本発明の第２実施例に係る選択条件を示す図である。
【図１５】本発明の第３実施例に係る選択条件を示す図である。
【図１６】本発明の第５実施例に係るＶＣＭドライバの一部ブロック図である。
【図１７】本発明の第６実施例に係る選択条件を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量又は部材等の名称を省略又は略記することがある。
【００２２】
図１は、本発明の実施形態に係る磁気ディスク装置としてのハードディスク装置（以下ＨＤＤ装置と称する）１００の機構に関わる概略構成図である。
【００２３】
ＨＤＤ装置１００は、記録媒体である磁気ディスク１１０と、磁気ディスク１１０に対して情報の書き込み及び読み込みを行う磁気ヘッド１１１（以下ヘッド１１１とも称されうる）と、磁気ヘッド１１１を磁気ディスク１１０の半径方向に対して移動自在に支持するアーム１１２と、磁気ディスク１１０を支持及び回転させるスピンドルモータ１１３（以下ＳＰＭ１１３とも称されうる）と、アーム１１２を回転駆動及び位置決めすることで磁気ヘッド１１１を磁気ディスク１１０の半径方向に対して移動させ且つ位置決めするボイスコイルモータ１１４（以下ＶＣＭ１１４とも称されうる）と、を備える。
【００２４】
ＨＤＤ装置１００は、更に、一対の圧電素子１１５と、ロードビーム１１６と、磁気ヘッド１１１を磁気ディスク１１０から離間した所定の退避位置に保持するランプ部１１７と、を備える。アーム１１２の先端にロードビーム１１６が取り付けられ、ロードビーム１１６の先端に磁気ヘッド１１１が取り付けられる。アーム１１２の先端部におけるロードビーム１１６の取り付け部付近に一対の圧電素子１１５が配置される。一対の圧電素子１１５に対して互いに逆位相の電圧を加えることで、一対の圧電素子１１５が互いに逆位相で伸縮し、ロードビーム１１６の先端の磁気ヘッド１１１を磁気ディスク１１０の半径方向において変位させることができる。
【００２５】
このように、ＨＤＤ装置１００では、いわゆる２段アクチュエータ方式が採用されている。ＶＣＭ１１４は、アーム１１２を駆動することで磁気ディスク１１０上において磁気ヘッド１１１を荒く位置決めする（相対的に荒い分解能で位置決めする）粗動アクチュエータとして機能し、一対の圧電素子１１５は、アーム１１２の位置を基準にして磁気ヘッド１１１の位置を調整することで磁気ディスク１１０上において磁気ヘッド１１１を精密に位置決めする（ＶＣＭ１１４よりも細かい分解能で位置決めする）微動アクチュエータとして機能する。以下では、一対の圧電素子１１５から成るアクチュエータを、マイクロアクチュエータの略称“ＭＡ”を用い、ＭＡ１１５と称する。
【００２６】
磁気ディスク１１０と、磁気ヘッド１１１と、ＭＡ１１５及びロードビーム１１６が取り付けられたアーム１１２と、ＳＰＭ１１３と、ＶＣＭ１１４と、ランプ部１１７は、ＨＤＤ装置１００の筐体内に収められる。尚、ＶＣＭ１１４又はＭＡ１１５による磁気ヘッド１１１の移動、変位に関し、磁気ディスク１１０の半径方向における移動、変位とは、円盤形状を有する磁気ディスク１１０の外周と中心とを結ぶ方向における移動、変位を意味するが、ＶＣＭ１１４又はＭＡ１１５による磁気ヘッド１１１の移動、変位が、磁気ディスク１１０の半径方向における移動、変位に加えて、他の方向（例えば磁気ディスク１１０の外周の接線方向）における移動、変位の成分を含むこともある。
【００２７】
図２は、ＨＤＤ装置１００の電気的な概略ブロック図である。ＨＤＤ装置１００には、電気的な構成部品として、ドライバＩＣ１０、信号処理回路１２０、ＭＰＵ（micro-processing unit）１３０及び電源回路１４０が設けられている。電源回路１４０は、ドライバＩＣ１０及び信号処理回路１２０、ＭＰＵ１３０を駆動するための電源電圧を、それらに供給する。ＭＰＵ１３０は、信号処理回路１２０及びドライバＩＣ１０の夫々に対し、双方向通信が可能な形態で接続されている。
【００２８】
信号処理回路１２０は、磁気ディスク１１０への情報の書き込み時には、当該情報を書き込むための記録信号を磁気ヘッド１１１に出力し、磁気ディスク１１０から情報を読み出す時には、磁気ディスク１１０から読み出された信号に対して必要な信号処理を施し、これによって得られた信号をＭＰＵ１３０に送る。ＭＰＵ１３０は、信号処理回路１２０の制御を通じて磁気ヘッド１１１による情報の書き込み動作及び読み込み動作を制御する。
【００２９】
ドライバＩＣ１０は、図３に示すような、半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品（ドライバ装置）である。尚、図３に示されるドライバＩＣ１０のピン数（外部端子の数）は例示に過ぎない。ドライバＩＣ１０には、ＳＰＭ１１３を駆動制御するためのＳＰＭドライバ１３、ＶＣＭ１１４を駆動制御するためのＶＣＭドライバ１４及びＭＡ１１５を駆動制御するためのＭＡドライバ１５が設けられる他、ＭＰＵ１３０及びドライバＩＣ１０間の双方向通信を可能とするためのＩＦ回路（インターフェース回路）１２や、ＩＦ回路１２を通じてＭＰＵ１３０から受けた制御データに基づきドライバ１３〜１５の動作を制御する制御回路１１などが設けられる。
【００３０】
ＭＰＵ１３０は、ドライバＩＣ１０のＳＰＭドライバ１３を制御することによりＳＰＭ１１３の駆動制御を通じて磁気ディスク１１０の回転制御を行い、ドライバＩＣ１０のＶＣＭドライバ１４及びＭＡドライバ１５を制御することによりＶＣＭ１１４及びＭＡ１１５の駆動制御を通じて磁気ヘッド１１１の移動制御及び位置決めを行う。磁気ディスク１１０の各箇所には磁気ディスク１１０上の各々の位置を示す位置情報が記録されており、磁気ディスク１１０上に磁気ヘッド１１１が位置しているとき、この位置情報は磁気ヘッド１１１により読み取られて、信号処理回路１２０を通じてＭＰＵ１３０に伝達される。ＭＰＵ１３０は当該位置情報に基づいてＶＣＭドライバ１４及びＭＡドライバ１５を制御でき、この制御を通じて、ＶＣＭドライバ１４がＶＣＭ１１４に必要な駆動電流を供給することで磁気ヘッド１１１の第１段階の位置決めが実現され且つＭＡドライバ１５がＭＡ１１５に必要な電圧を供給することで磁気ヘッド１１１の第２段階の位置決めが実現される。尚、磁気ヘッド１１１が磁気ディスク１１０上に位置しているとは、磁気ヘッド１１１が微小な空間を隔てて磁気ディスク１１０の上方に位置していることを意味する。
【００３１】
磁気ヘッド１１１が磁気ディスク１１０の外周の外側に位置している場合など、磁気ヘッド１１１にて位置情報が読み出されていない状態においては、ＭＰＵ１３０は、位置情報に頼らずにＶＣＭドライバ１４及びＭＡドライバ１５を制御できる。例えば、磁気ヘッド１１１をランプ部１１７における退避位置から磁気ディスク１１０上に移動させる場合、ＭＰＵ１３０は、その移動に適した所定の駆動電流をＶＣＭ１１４に供給することを指示する信号をドライバＩＣ１０に出力すれば良く、これによりＶＣＭドライバ１４は当該信号に基づく所定の駆動電流をＶＣＭ１１４に供給する。磁気ヘッド１１１にて位置情報が読み出されていない状態において、磁気ヘッド１１１の精密な位置制御は不要となるため、一対の圧電素子１１５に対する供給電圧はゼロとされて良い又は固定電圧とされて良い。
【００３２】
図４に、ＶＣＭ１１４及びＶＣＭドライバ１４に関わるブロック図（部分的に回路図を含む）を示す。図５を参照し、ドライバＩＣ１０に設けられる外部端子には、ＶＣＭ１１４及びＶＣＭドライバ１４に関わる端子として、端子ＡＯＵＴ、ＢＯＵＴ、ＫＳＮＳ及びＩＳＮＳが含まれる。
【００３３】
ＶＣＭ１１４は、２つの永久磁石と該２つの永久磁石により形成される磁界中に配置されたコイルとで構成される。ＬＶＣＭはＶＣＭ１１４を構成するコイルを表す。ＩＯＵＴは、ＶＣＭ１１４に供給される電流であるＶＣＭ１１４の駆動電流を表す。当然であるが、ＶＣＭ１１４への電流供給はコイルＬＶＣＭへの電流供給を意味する。端子ＡＯＵＴ及びＢＯＵＴ間にセンス抵抗ＲＳ及びコイルＬＶＣＭの直列回路が接続される。より具体的には、端子ＡＯＵＴにセンス抵抗ＲＳの一端が接続される一方で端子ＢＯＵＴにコイルＬＶＣＭの一端が接続され、センス抵抗ＲＳ及びコイルＬＶＣＭの他端同士が共通接続される。
【００３４】
駆動電流ＩＯＵＴは、センス抵抗ＲＳ及びコイルＬＶＣＭの直列回路を経由して端子ＡＯＵＴ及びＢＯＵＴ間に流れる。ここでは、端子ＡＯＵＴから端子ＢＯＵＴに向けて流れる駆動電流ＩＯＵＴの極性が正であるとし、端子ＢＯＵＴから端子ＡＯＵＴに向けて流れる駆動電流ＩＯＵＴの極性が負であるとする。また、正の駆動電流ＩＯＵＴをコイルＬＶＣＭに供給することで磁気ヘッド１１１は磁気ディスク１１０の外周側から磁気ディスク１１０の中心に向けて移動し、負の駆動電流ＩＯＵＴをコイルＬＶＣＭに供給することで磁気ヘッド１１１は磁気ディスク１１０の中心から磁気ディスク１１０の外周側に向けて移動するものとする。
【００３５】
ＭＰＵ１３０はＶＣＭドライバ１４に対する制御データとしてＶＣＭ制御データをドライバＩＣ１０に供給でき、ＶＣＭ制御データには電流指令信号Ｉ＊が含まれる。電流指令信号Ｉ＊はデジタル信号であり、電流指令信号Ｉ＊のビット数は、ここでは１５であるとする。但し、電流指令信号Ｉ＊のビット数は１５以外でも構わない。電流指令信号Ｉ＊により、駆動電流ＩＯＵＴの目標値（即ちＶＣＭ１１４に供給されるべき駆動電流ＩＯＵＴの大きさ及び向き）が指定される。
【００３６】
ＶＣＭドライバ１４は、ＶＣＭ１１４に実際に流れる駆動電流ＩＯＵＴの値が電流指令信号Ｉ＊に示される駆動電流ＩＯＵＴの目標値に追従及び一致するように、閉ループ制御を通じて、端子ＡＯＵＴ及びＢＯＵＴ間に必要な電圧を印加する。この閉ループ制御の過程で、ＶＣＭ１１４に流れる駆動電流ＩＯＵＴに応じたアナログ信号がΔΣ型ＡＤ変換によりデジタル信号に変換され、この変換により得られたデジタル信号と電流指令信号Ｉ＊とに基づき端子ＡＯＵＴ及びＢＯＵＴ間の印加電圧が制御される。尚、本実施形態では、アナログ信号をデジタル信号に変換する処理を指すアナログ−デジタル変換、デジタル信号をアナログ信号に変換する処理を指すデジタル−アナログ変換を、夫々、ＡＤ変換、ＤＡ変換と称することがある。これに関連して、ＡＤ変換を行うアナログ−デジタル変換器をＡＤ変換器と称することがあり、ＤＡ変換を行うデジタル−アナログ変換器をＤＡ変換器と称することがある。
【００３７】
ＶＣＭドライバ１４の構成、及び、ＶＣＭ１１４とＶＣＭドライバ１４との接続関係について詳細に説明する。ＶＣＭドライバ１４は、電流検出回路２１、ΔΣ変調器２２、位相進み補償回路２３、デジタルフィルタ２４、選択回路２５、電圧／電流制御回路２６及び判定回路２７を備える。ΔΣ変調器２２とデジタルフィルタ２４とでΔΣ型ＡＤ変換が実現される。
【００３８】
センス抵抗ＲＳの一端に接続された端子ＡＯＵＴが端子ＫＳＮＳに接続されると共に、センス抵抗ＲＳの他端が端子ＩＳＮＳに接続され、端子ＫＳＮＳ及びＩＳＮＳにおける各電位が電流検出回路２１に加わる。
【００３９】
電流検出回路２１は、端子ＫＳＮＳ及びＩＳＮＳ間の電圧信号（即ち電位差）を増幅して当該増幅後の電圧信号を、検出アナログ信号ＩＡとして出力する。検出アナログ信号ＩＡは駆動電流ＩＯＵＴの大きさ及び向きに応じたアナログ信号である。尚、ここでは、センス抵抗ＲＳがドライバＩＣ１０の外部に設けられた外付け抵抗であることを想定しているが、センス抵抗ＲＳをドライバＩＣ１０の内部に形成しておいても良い。この場合、センス抵抗ＲＳの電圧降下の信号を伝達する配線をドライバＩＣ１０内に設けておくことができる。
【００４０】
ΔΣ変調器２２には電流検出回路２１からの検出アナログ信号ＩＡが入力される。ΔΣ変調器２２は、検出アナログ信号ＩＡに対してΔΣ変調を実行することでΔΣ変調信号ＩＢを生成及び出力する。ΔΣ変調信号ＩＢは、検出アナログ信号ＩＡをΔΣ変調することで得られるデジタル信号である。尚、信号ＩＢに基づく後述の信号ＩＣ、ＩＤ［１］〜ＩＤ［ｍ］、ＩＥ、ＩＥＲＲ及びＶＣＮＴ１はデジタル信号であり、後述の信号ＶＣＮＴ２はアナログ信号である。
【００４１】
図６にΔΣ変調器２２の内部構成図を示す。ΔΣ変調器２２は、差動増幅器４１、積分器４２、ＡＤ変換器として機能する比較器４３、及び、ＤＡ変換器４４を備える。
【００４２】
差動増幅器４１は、ΔΣ変調器２２へ入力されるアナログ信号である検出アナログ信号ＩＡと、ＡＤ変換器４４からフィードバック出力されるアナログ信号との差を求める。積分器４２は、その差を積分し、積分結果を比較器４３に出力する。比較器４３は、積分器４２の積分結果を示すアナログ電圧をｐ個の基準電圧と比較することで、積分器４２の積分結果を量子化し、量子化により得られたデジタル信号を出力する。ＤＡ変換器４４は比較器４３から出力されるデジタル信号をＤＡ変換によりアナログ信号に変換し、この変換により得られたアナログ信号を差動増幅器４１に出力する。ｐは１でも良いし、２以上の任意の整数でも良い。最も単純には“ｐ＝１”であって良いが、例えば数個の基準電圧を用いて積分器４２の積分結果を量子化することで、ΔΣ変調器２２を用いて実現されるΔΣ型ＡＤ変換の精度向上が見込める。
【００４３】
比較器４３における量子化（換言すればＡＤ変換）及びＤＡ変換器４４におけるＤＡ変換は、ドライバＩＣ１０にて生成される又はドライバＩＣ１０に供給される所定のΔΣ変調クロックに同期して実行され、ΔΣ変調クロックの周期ごとに比較器４３にて量子化された信号が比較器４３からΔΣ変調信号ＩＢとして出力される。ΔΣ変調クロックの周波数を入力サンプリングレートと称する。入力サンプリングレートは、ΔΣ型ＡＤ変換において一般的に、オーバーサンプリングレートとも称され得る。デジタルの信号若しくはデータに関する“レート”、及び、サンプリングに関する“レート”とは周波数を意味する。故に例えば“サンプリングレート”と“サンプリング周波数”は同義である。ΔΣ変調器２２は、検出アナログ信号ＩＡを、ΔΣ型ＡＤ変換における本来のサンプリングレート（例えば数１０ｋＨｚ〜数１００ｋＨｚ）よりも高い入力サンプリングレート（例えば数１０ＭＨｚ）にてサンプリングし、このサンプリングでは、ｐの値に依存する粗い分解能で検出アナログ信号ＩＡが量子化される。ΔΣ変調器２２における入力サンプリングレートは所定レートで固定されている。
【００４４】
周知の如く、ΔΣ変調器では差動増幅器及び積分器の組が複数組設けられて複数の組が直列に多段接続されることも多い。多段接続される差動増幅器及び積分器の組の個数は、ΔΣ変調器における次数と称される。ΔΣ変調器２２における次数は１でも良いし、２以上の任意の次数でも良い。
【００４５】
図４を再度参照する。ＶＣＭドライバ１４では、ＶＣＭ１１４に流れる駆動電流ＩＯＵＴの値を検出して、その検出値を電流指令信号Ｉ＊にて示される駆動電流ＩＯＵＴの目標値に追従及び一致させるための閉ループ制御が行われる。位相進み補償回路２３は、ΔΣ変調器２２とデジタルフィルタ２４との間に挿入され、上記閉ループ制御の安定性を高めるための位相進み補償を行う。ΔΣ変調器２２から出力されるΔΣ変調信号ＩＢに対し、位相進み補償回路２３による位相進み補償を施して得られる信号をΔΣ変調信号ＩＣと称する。ΔΣ変調信号ＩＣは位相特性のみにおいてΔΣ変調信号ＩＢと相違する信号であり、検出アナログ信号ＩＡをΔΣ変調することで得られるデジタル信号であることに変わりは無い。
【００４６】
尚、閉ループ制御の安定性が確保されるのであれば位相進み補償回路２３は削除されて良い。位相進み補償回路２３が削除される場合、ΔΣ変調信号ＩＢとΔΣ変調信号ＩＣは同じ信号を指す。また、位相進み補償が必要な場合であっても、閉ループ制御を担う回路の何れかの箇所に位相進み補償の機能を担わせれば良く、例えば、位相進み補償回路２３を削除して電圧／電流制御回路２６の中で位相進み補償を実現しても良い。
【００４７】
デジタルフィルタ２４は、ｍ個のフィルタ回路であるフィルタ回路２４［１］〜２４［ｍ］から成る。ｍは２以上の任意の整数である。フィルタ回路２４［１］〜２４［ｍ］の夫々は、ΔΣ変調信号（ここではΔΣ変調信号ＩＣ）に対して帯域制限処理及びデシメーション処理を含むフィルタ処理を実行し、当該フィルタ処理後の信号をフィルタ出力信号として出力する。フィルタ回路２４［ｉ］からのフィルタ出力信号をフィルタ出力信号ＩＤ［ｉ］と称する（ｉは任意の整数）。各フィルタ回路でのフィルタ処理はデジタル信号領域で行われ、故に、フィルタ出力信号ＩＤ［ｉ］はデジタル信号である。
【００４８】
ΔΣ変調信号（ＩＢ、ＩＣ）にはΔΣ変調器２２における量子化により量子化ノイズが含まれている。フィルタ回路２４［ｉ］は、ΔΣ変調信号ＩＣにおける量子化ノイズを含んだ高周波ノイズを低域通過の帯域制限処理により減衰させ、且つ、ΔΣ変調信号ＩＣのレート（周波数）をデシメーション処理により低下させる。デシメーション処理はダウンサンプリングに相当し、デシメーション処理を経たフィルタ出力信号のレート（周波数）を出力データレートと称する。各フィルタ回路において、デシメーション処理は帯域制限処理の一部として組み込まれた形で帯域制限処理と共に実行される。但し、各フィルタ回路において帯域制限処理とデシメーション処理とが別々に行われても良い。
【００４９】
入力サンプリングレート（即ちΔΣ変調信号ＩＢ又はＩＣのレート）と、出力データレートとの比率は、デシメーション比と称される。ここで、入力サンプリングレートを“ｆＩ”で表し且つ出力データレートを“ｆＯ”にて表した場合、出力データレートに対する入力サンプリングレートの比率、即ち“ｆＩ／ｆＯ”をデシメーション比と捉える考え方と、入力サンプリングレートに対する出力データレートの比率、即ち“ｆＯ／ｆＩ”をデシメーション比と捉える考え方と、があるが、ここでは、“ｆＩ／ｆＯ”をデシメーション比と捉える。そうすると、ΔΣ変調器２２における入力サンプリングレート（ｆＩ）は所定レートで固定されているため、出力データレート（ｆＯ）が低くなればなるほどデシメーション比は大きくなる。
【００５０】
図７を参照し、フィルタ回路２４［ｉ］からのフィルタ出力信号ＩＤ［ｉ］の周波数、即ち、フィルタ回路２４［ｉ］からのフィルタ出力信号ＩＤ［ｉ］における出力データレートを“ＯＤＲ［ｉ］”にて表す。出力データレートＯＤＲ［１］〜ＯＤＲ［ｍ］は互いに異なり、ここでは、任意の整数ｉに関して“ＯＤＲ［ｉ］＜ＯＤＲ［ｉ＋１］”が成立するものとする。当然であるが、出力データレートＯＤＲ［１］〜ＯＤＲ［ｍ］は全て入力サンプリングレートよりも低い。例えば、出力データレートＯＤＲ［１］が０．７８ＭＨｚ（メガヘルツ）であるならば０．７８ＭＨｚのフィルタ出力信号がフィルタ回路２４［１］から出力され、出力データレートＯＤＲ［２］が３ＭＨｚ（メガヘルツ）であるならば３ＭＨｚのフィルタ出力信号がフィルタ回路２４［２］から出力される。
【００５１】
フィルタ出力信号ＩＤ［１］〜ＩＤ［ｍ］の夫々は、検出アナログ信号ＩＡをΔΣ型ＡＤ変換によりデジタル信号に変換した結果に相当する。フィルタ出力信号ＩＤ［１］〜ＩＤ［ｍ］の夫々のビット数（換言すれば分解能）は電流指令信号Ｉ＊のビット数（換言すれば分解能）と同じとされる。ここでは、電流指令信号Ｉ＊のビット数が１５であることを想定しているため、フィルタ出力信号ＩＤ［１］〜ＩＤ［ｍ］の夫々のビット数も１５である。
【００５２】
但し、ノイズの影響を含めたフィルタ出力信号の精度である有効ビット数はフィルタ出力信号ＩＤ［１］〜ＩＤ［ｍ］間で異なる。周知の如く、デシメーション比が大きくなるほど、ΔΣ型ＡＤ変換で得られるデジタル信号の有効ビット数は大きくなるので、任意の整数ｉに関してフィルタ出力信号ＩＤ［ｉ］の有効ビット数の方がフィルタ出力信号ＩＤ［ｉ＋１］の有効ビット数よりも大きくなる。
【００５３】
選択回路２５は、フィルタ出力信号ＩＤ［１］〜ＩＤ［ｍ］の何れか１つを、判定回路２７からの選択制御信号に従って選択し、選択したフィルタ出力信号をΔΣ最終出力信号ＩＥとして出力する。判定回路２７は後述の誤差信号ＩＥＲＲに基づいて選択制御信号を生成し且つ選択回路２５に出力するが、詳細については後述される。ΔΣ最終出力信号ＩＥは、検出アナログ信号ＩＡをΔΣ型ＡＤ変換によりデジタル信号に変換した結果の信号として電圧／電流制御回路２６に入力される。検出アナログ信号ＩＡはＶＣＭ１１４に流れる駆動電流ＩＯＵＴの検出値をアナログ信号領域で表現したものである。これに対し、ΔΣ最終出力信号ＩＥはＶＣＭ１１４に流れる駆動電流ＩＯＵＴの検出値をデジタル信号領域で表現したものである（信号ＩＢ、ＩＣ、ＩＤ［１］〜ＩＤ［ｍ］も同様）。
【００５４】
記述の簡略化上、信号ＩＡ、ＩＢ、ＩＣ、ＩＤ［１］〜ＩＤ［ｍ］又はＩＥにて表される、ＶＣＭ１１４に流れる駆動電流ＩＯＵＴの検出値を、以下では検出電流値と称することがある。一方で、電流指令信号Ｉ＊にて示される駆動電流ＩＯＵＴの目標値を、以下では目標電流値と称することがある。
【００５５】
電圧／電流制御回路２６（以下、制御回路２６とも称され得る）は、電流指令信号Ｉ＊及びΔΣ最終出力信号ＩＥに基づき、比例積分制御を利用して、ΔΣ最終出力信号ＩＥにて示される検出電流値が電流指令信号Ｉ＊にて示される目標電流値に追従し且つ一致するように、端子ＡＯＵＴ及びＢＯＵＴ間に必要な電圧を供給する（即ちＶＣＭ１１４に必要な電圧を供給する）。端子ＡＯＵＴ及びＢＯＵＴ間に電圧を供給することで供給電圧に応じた駆動電流ＩＯＵＴがＶＣＭ１１４に流れるため、制御回路２６は、電流指令信号Ｉ＊及びΔΣ最終出力信号ＩＥに基づき、ＶＣＭ１１４への供給電圧の制御を通じてＶＣＭ１１４への供給電流（即ちＩＯＵＴ）を制御していると言える。
【００５６】
具体的には、制御回路２６は、減算器２６ａ、ＰＩ制御器２６ｂ、ＤＡ変換器２６ｃ及び出力段回路２６ｄを備える。減算器２６ａは電流指令信号Ｉ＊とΔΣ最終出力信号ＩＥとの誤差を求め、その誤差を表すデジタルの誤差信号ＩＥＲＲを出力する。誤差信号ＩＥＲＲのビット数及び後述の電圧制御信号ＶＣＮＴ１のビット数も、信号Ｉ＊及びＩＥと同じく１５である。誤差信号ＩＥＲＲの値は（即ち上記誤差は）、電流指令信号Ｉ＊による目標電流値からΔΣ最終出力信号ＩＥによる検出電流値を差し引いた値であり、その値を誤差電流値と称する。
【００５７】
ＰＩ制御器２６ｂは、誤差信号ＩＥＲＲに基づき、誤差電流値がゼロに収束するように、比例積分制御を利用して、出力段回路２６ｂに供給すべき電圧を求め、求めた電圧を示すデジタル信号を電圧制御信号ＶＣＮＴ１として出力する。具体的には、ＰＩ制御器２６ｂは、変換式“ＶＣＮＴ１＝（ＫＰ＋ＫＩ／ｓ）・ＩＥＲＲ”に従って、誤差信号ＩＥＲＲを電圧制御信号ＶＣＮＴ１に変換する。この変換式において、ＫＰは所定の比例ゲインであって且つＫＩは所定の積分ゲインを表し、ｓはラプラス演算子を表す。
【００５８】
ＤＡ変換器２６ｃは、デジタル信号である電圧制御信号ＶＣＮＴ１をＤＡ変換によりアナログ信号である電圧制御信号ＶＣＮＴ２に変換する。本実施形態の例において、ＤＡ変換器２６ｃは１５ビットの分解能を有する。
【００５９】
出力段回路２６ｄは、端子ＡＯＵＴに接続される第１出力段回路２６ｄ１及び端子ＢＯＵＴに接続される第２出力段回路２６ｄ２から成り、電圧制御信号ＶＣＮＴ２の電圧に応じた駆動電流ＩＯＵＴがＶＣＭ１１４に供給されるよう、ＶＣＭ１１４に対する駆動電圧を端子ＡＯＵＴ及びＢＯＵＴ間に印加する。電圧制御信号ＶＣＮＴ１及びＶＣＮＴ２は、誤差信号ＩＥＲＲに基づく比例積分制御により誤差電流値をゼロに収束させるように作成されているので、出力段回路２６ｄによる駆動電圧の印加により、ＶＣＭ１１４に供給される駆動電流ＩＯＵＴの値は、定常状態において実質的に電流指令信号Ｉ＊による目標電流値と一致するようになる（過渡状態においては、ずれが生じ得る）。
【００６０】
例えば、出力段回路２６ｄ１及び２６ｄ２の夫々は電源電圧ＶＰＷＲが加わるラインとグランドとの間に設けられるハーフブリッジ回路から成り、出力段回路２６ｄ１のハーフブリッジ回路と出力段回路２６ｄ２のハーフブリッジ回路にてＶＣＭ１１４に対するフルブリッジ回路を構成する。そして、出力段回路２６ｄ１及び２６ｄ２の夫々にて電圧制御信号ＶＣＮＴ２の電圧を所定の直流の対比用電圧（ここでは、電源電圧ＶＰＷＲの半分の電圧にて安定化された直流電圧ＨＦ＿ＶＰＷＲ）と比較し、電圧制御信号ＶＣＮＴ２の電圧が対比用電圧よりも高いときには、電圧制御信号ＶＣＮＴ２の電圧と対比用電圧との差に応じた正の駆動電流ＩＯＵＴがＶＣＭ１１４に供給されるように、且つ、電圧制御信号ＶＣＮＴ２の電圧が対比用電圧よりも低いときには、電圧制御信号ＶＣＮＴ２の電圧と対比用電圧との差に応じた負の駆動電流ＩＯＵＴがＶＣＭ１１４に供給されるように、各ハーフブリッジ回路の各トランジスタの状態を制御する。これにより、ＶＣＭ１１４に流れる駆動電流ＩＯＵＴの値を電流指令信号Ｉ＊による目標電流値に一致又は追従させることができる。尚、グランドとは、０Ｖ（ゼロボルト）の基準電位を有する導電部を指す又は基準電位そのものを指す。本実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。
【００６１】
［参考ＶＣＭドライバ］
ＶＣＭドライバ１４における特徴的な動作を詳説するに先立ち、ＶＣＭドライ１４との対比に供される参考ＶＣＭドライバを説明する。
【００６２】
図８に、第１参考ＶＣＭドライバ９１４ａが示されている。第１参考ＶＣＭドライバ９１４ａでは、駆動電流ＩＯＵＴの検出アナログ信号ＩＡをデジタル信号に変換することなく、電流指令信号Ｉ＊のＤＡ変換の結果と検出アナログ信号ＩＡをアナログ信号領域にて信号処理することで、図４の出力段回路２６ｄに相当する出力段回路への制御電圧を生成している。
【００６３】
図９に、第２参考ＶＣＭドライバ９１４ｂが示されている。第２参考ＶＣＭドライバ９１４ｂは、図４のＶＣＭドライバ１４に対し以下の第１及び第２変形を施したものに相当する。第１変形は、図４のＶＣＭドライバ１４から選択回路２５及び判定回路２７を削除する変形である。第２変形は、図４のデジタルフィルタ２４に設けられるフィルタ回路の個数を１とし、その単一のフィルタ回路の出力信号を常にΔΣ最終結果信号ＩＥとして用いる変形である。
【００６４】
図１０に、参考ＶＣＭドライバ９１４ａ及び９１４ｂに対して行った第１シミュレーションの結果を示す。当該第１シミュレーションでは電流指令信号Ｉ＊をステップ変化させた。第１シミュレーションにおける電流指令信号Ｉ＊のステップ変化では、電流指令信号Ｉ＊による目標電流値がゼロに維持されている状態から、所定のタイミングにおいて電流指令信号Ｉ＊による目標電流値を０．２Ａにステップ的に増加させ、その後、電流指令信号Ｉ＊による目標電流値を０．２Ａに維持した。また、第１シミュレーションでの第２参考ＶＣＭドライバ９１４ｂにおいて、ΔΣ変調器の次数を３とし、ΔΣ変調器での入力サンプリングレートを５０ＭＨｚ（メガヘルツ）とし、フィルタ回路での出力データレートを０．７８ＭＨｚとし、ΔΣ変調器での量子化の段階数を５とした。ΔΣ変調器での量子化の段階数を５とするとは、図６のΔΣ変調器２２では、比較器４３にて４つの基準電圧を用いて積分器４２の積分結果を量子化することに相当する。この条件下において、第２参考ＶＣＭドライバ９１４ｂのΔΣ変調器及びフィルタ回路で実現されるΔΣ型ＡＤ変換の有効ビット数は“１５．３”となる。また、第１シミュレーションにおいて、ＶＣＭ１１４におけるコイルＬＶＣＭのインダクタンス値は１ｍＨ（ミリヘンリー）であり、ＶＣＭ１１４におけるコイルＬＶＣＭの内部抵抗値は１０Ω（オーム）であり、センス抵抗ＲＳの抵抗値は０．５Ωであり、電源電圧ＶＰＷＲは１２Ｖ（ボルト）であり、ＶＣＭドライバの周辺温度は２５℃であると仮定した（後述の第２シミュレーションでも同様）。
【００６５】
図１０において、実線の波形ＷＶ１は、第１シミュレーションにおける参考ＶＣＭドライバ９１４ａによる駆動電流ＩＯＵＴの波形を表し、一点鎖線の波形ＷＶ２は、第１シミュレーションにおける参考ＶＣＭドライバ９１４ｂによる駆動電流ＩＯＵＴの波形を表す。但し、波形ＷＶ１及びＷＶ２を区別して視認できるよう、図１０では、波形ＷＶ１及びＷＶ２を実際のものから若干だけ互いにずらして示している（後述の図１３についても同様）。第１参考ＶＣＭドライバ９１４ａでは、駆動電流ＩＯＵＴの検出信号をＡＤ変換することなくアナログ信号領域のみで処理するが故に、波形ＷＶ１に示すような比較的良好なステップ応答が得られる。但し、図１０からは明らかではないが、アナログ信号領域のみで処理する場合、ノイズの影響を受けやすくなる。ΔΣ型ＡＤ変換を利用すれば、ΔΣ型ＡＤ変換の特性上、ノイズの影響を低減して駆動電流ＩＯＵＴをより高精度に制御することが可能となる。しかしながら、ΔΣ型ＡＤ変換を介在させるシステムを構成した場合、閉ループ制御内で遅れが生じて応答速度が劣化しがちになる（波形ＷＶ２参照）。フィルタ回路の出力データレートを高くすれば応答特性が改善されるが、出力データレートの増加はデシメーション比の低下をもたらすので精度が低下するという背反がある。
【００６６】
図４のＶＣＭドライバ１４は、これらの事情を考慮して構成されている。図４のＶＣＭドライバ１４の動作及び構成の詳細や応用技術などを、以下の第１〜第１０実施例の中で説明する。特に記述無き限り且つ矛盾無き限り、本実施形態において上述した事項が後述の第１〜第１０実施例に適用され、第１〜第１０実施例において上述の内容と矛盾する事項については、第１〜第１０実施例での記載が優先される。また矛盾無き限り、以下に述べる第１〜第１０実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち第１〜第１０実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【００６７】
［第１実施例］
第１実施例を説明する。図１１（ａ）は、第１実施例に係るＶＣＭドライバ１４の一部構成図である。第１実施例では、デジタルフィルタ２４に設けられるフィルタ回路の個数が２であるとする（即ち“ｍ＝２”であるとする）。
【００６８】
図１１（ａ）及び（ｂ）を参照し、“ｍ＝２”であるとき、判定回路２７は、誤差信号ＩＥＲＲに基づいてローレベル又はローレベルよりも電位の高いハイレベルの選択制御信号を選択回路２５に出力し、且つ、選択回路２５は、自身に入力される選択制御信号がローレベルであるときにはフィルタ回路２４［１］からのフィルタ出力信号ＩＤ［１］をΔΣ最終出力信号ＩＥとして選択及び出力する一方で、自身に入力される選択制御信号がハイレベルであるときにはフィルタ回路２４［２］からのフィルタ出力信号ＩＤ［２］をΔΣ最終出力信号ＩＥとして選択及び出力する。これは、“ｍ＝２”が想定される後述の他の実施例（第２及び第３実施例を含む）においても同様である。尚、ここにおけるレベルの高低と選択回路２５での選択との関係を逆にする変形も可能である。
【００６９】
また、第１実施例及び後述の第２及び第３実施例においては、ΔΣ変調器２２の次数が３であり、ΔΣ変調器２２での入力サンプリングレートが５０ＭＨｚであり、フィルタ回路２４［１］の出力データレートＯＤＲ［１］が０．７８ＭＨｚであり、フィルタ回路２４［２］の出力データレートＯＤＲ［２］が３ＭＨｚであり、且つ、ΔΣ変調器２２での量子化の段階数を５とした。ΔΣ変調器２２での量子化の段階数を５とするとは、図６の比較器４３にて４つの基準電圧を用いて積分器４２の積分結果を量子化することに相当する。この条件下において、ΔΣ変調器２２及びフィルタ回路２４［１］で実現されるΔΣ型ＡＤ変換に関しては、デシメーション比が“５０／０．７８”であって且つデシメーション比に依存する有効ビット数（即ちフィルタ出力信号ＩＤ［１］の有効ビット数）は“１５．３”であり、ΔΣ変調器２２及びフィルタ回路２４［２］で実現されるΔΣ型ＡＤ変換に関しては、デシメーション比が“５０／３”であって且つデシメーション比に依存する有効ビット数（即ちフィルタ出力信号ＩＤ［２］の有効ビット数）は“９．３”である。
【００７０】
第１実施例に係る判定回路２７は誤差信号ＩＥＲＲの絶対値に基づいて選択制御信号のレベルを決定する。誤差信号ＩＥＲＲの絶対値は、上述の誤差電流値の大きさであり、“｜ＩＥＲＲ｜”にて表される。具体的には、第１実施例に係る判定回路２７は、図１２に示す如く、誤差信号ＩＥＲＲの絶対値｜ＩＥＲＲ｜を所定の閾値ＴＨＡと比較して以下の式（１ａ）の成否を判断し、式（１ａ）が成立している場合には（即ち｜ＩＥＲＲ｜がＴＨＡ以下である場合には）、選択制御信号をローレベルとすることで相対的に周波数の低いフィルタ出力信号ＩＤ［１］をΔΣ最終出力信号ＩＥとして選択回路２５に選択させる一方、式（１ａ）が不成立の場合には（即ち｜ＩＥＲＲ｜がＴＨＡを超える場合には）、選択制御信号をハイレベルとすることで相対的に周波数の高いフィルタ出力信号ＩＤ［２］をΔΣ最終出力信号ＩＥとして選択回路２５に選択させる。式（１ａ）において、不等号“≦”を“＜”に置換しても構わない。即ち、絶対値｜ＩＥＲＲ｜が所定の閾値ＴＨＡと一致するとき、選択制御信号はローレベルであっても良いし、ハイレベルであっても良い。閾値ＴＨＡは所定の正の値を有する。
｜ＩＥＲＲ｜≦ＴＨＡ        ・・・（１ａ）
【００７１】
これにより、誤差電流に応じて適切なフィルタ切り替えが実現され、制御の応答速度向上と高精度化を両立できる。即ち、誤差電流値が大きく高速応答が必要な状況においては、相対的に周波数の高いフィルタ出力信号ＩＤ［２］を用いて駆動電流ＩＯＵＴの制御が行われるため、誤差の低減が速やかに行われる。フィルタ出力信号ＩＤ［２］が用いられるとき、ΔΣ型ＡＤ変換の精度（有効ビット数）が低下するが、そもそも検出電流値及び目標電流値間の誤差が大きいため問題は無い又は少ない。一方、誤差電流値が小さい状況においては、相対的に周波数の低いフィルタ出力信号ＩＤ［１］を用いて駆動電流ＩＯＵＴの制御が行われるため、駆動電流ＩＯＵＴを高精度に制御できる。誤差電流値が小さい状況での必要応答速度は低くて済むため、相対的に周波数の低いフィルタ出力信号ＩＤ［１］を用いても問題は無い又は少ない。
【００７２】
図１３に、上述の第１シミュレーションの結果を示す波形ＷＶ１及びＷＶ２と共に、第２シミュレーションの結果を示す波形ＷＶ３を示す。破線の波形ＷＶ３は、第２シミュレーションが行われた第１実施例のＶＣＭドライバ１４による駆動電流ＩＯＵＴの波形を表す。第２シミュレーションでは、第１シミュレーションと同様に、電流指令信号Ｉ＊をステップ変化させた。図１３において、ＶＣＭドライバ１４に対応する破線波形ＷＶ３は、図８の第１参考ＶＣＭドライバ９１４ａに対応する実線波形ＷＶ１と殆ど重なっており、一点鎖線波形ＷＶ２に対応する図９の第２参考ＶＣＭドライバ９１４ｂとの比較において、応答性能が改善していることが分かる。図１３において、領域３００内の表記は、ＶＣＭドライバ１４におけるΔΣ最終出力信号ＩＥの周波数の切り替わりイメージを表している。
【００７３】
［第２実施例］
第２実施例を説明する。第２実施例に係るＶＣＭドライバ１４の一部構成図は図１１（ａ）に示した通りであり、第２実施例でも“ｍ＝２”であるとする。電流指令信号Ｉ＊による目標電流値が高速に且つ大きく変化していて高速応答が必要な状況では、誤差信号ＩＥＲＲにて示される誤差電流値の変化が大きくなる。
【００７４】
これを考慮し、第２実施例では、判定回路２７に誤差信号ＩＥＲＲの微分を求める微分回路（不図示）を設けておき、誤差信号ＩＥＲＲの微分の絶対値に基づいて選択制御信号のレベルを決定する。誤差信号ＩＥＲＲの微分を“ＤＩＥＲＲ”にて表すと共に、誤差信号ＩＥＲＲの微分の絶対値を“｜ＤＩＥＲＲ｜”にて表す。
【００７５】
具体的には、第２実施例に係る判定回路２７は、図１４に示す如く、微分の絶対値｜ＤＩＥＲＲ｜を所定の閾値ＴＨＢと比較して以下の式（１ｂ）の成否を判断し、式（１ｂ）が成立している場合には（即ち｜ＤＩＥＲＲ｜がＴＨＢ以下である場合には）、選択制御信号をローレベルとすることで相対的に周波数の低いフィルタ出力信号ＩＤ［１］をΔΣ最終出力信号ＩＥとして選択回路２５に選択させる一方、式（１ｂ）が不成立の場合には（即ち｜ＤＩＥＲＲ｜がＴＨＢを超える場合には）、選択制御信号をハイレベルとすることで相対的に周波数の高いフィルタ出力信号ＩＤ［２］をΔΣ最終出力信号ＩＥとして選択回路２５に選択させる。式（１ｂ）において、不等号“≦”を“＜”に置換しても構わない。即ち、絶対値｜ＤＩＥＲＲ｜が所定の閾値ＴＨＢと一致するとき、選択制御信号はローレベルであっても良いし、ハイレベルであっても良い。閾値ＴＨＢは所定の正の値を有する。
｜ＤＩＥＲＲ｜≦ＴＨＢ        ・・・（１ｂ）
【００７６】
第２実施例によっても、第１実施例と同等又は近似した作用・効果が得られる。
【００７７】
［第３実施例］
第３実施例を説明する。第３実施例では第１実施例と第２実施例を組み合わせて、誤差信号ＩＥＲＲの絶対値と誤差信号ＩＥＲＲの微分の絶対値とに基づいて選択制御信号のレベルを決定する。
【００７８】
具体的には、第３実施例に係る判定回路２７は、図１５に示す如く、誤差信号ＩＥＲＲの絶対値｜ＩＥＲＲ｜を所定の閾値ＴＨＡと比較すると共に誤差信号ＩＥＲＲの微分の絶対値｜ＤＩＥＲＲ｜を所定の閾値ＴＨＢと比較して以下の式（１ａ）及び（１ｂ）の成否を判断し、式（１ａ）及び（１ｂ）の双方が成立している場合には、選択制御信号をローレベルとすることで相対的に周波数の低いフィルタ出力信号ＩＤ［１］をΔΣ最終出力信号ＩＥとして選択回路２５に選択させる一方、式（１ａ）及び（１ｂ）の内の任意の一方又は双方が不成立の場合には、選択制御信号をハイレベルとすることで相対的に周波数の高いフィルタ出力信号ＩＤ［２］をΔΣ最終出力信号ＩＥとして選択回路２５に選択させる。式（１ａ）及び（１ｂ）において、不等号“≦”を“＜”に置換しても構わない。
｜ＩＥＲＲ｜≦ＴＨＡ        ・・・（１ａ）
｜ＤＩＥＲＲ｜≦ＴＨＢ      ・・・（１ｂ）
【００７９】
第３実施例によれば、フィルタ切り替えがより妥当なものとなる。例えば、図１３に示すようなステップ応答を考えた場合、駆動電流ＩＯＵＴが０Ａ（アンペア）から上昇して０．２Ａを超える値へとオーバーシュートする過程で、絶対値｜ＩＥＲＲ｜がゼロ近辺になるゼロクロス区間が発生する。このゼロクロス区間では式（１ａ）が成立するが、ゼロクロス区間は過渡応答区間に属するので、制御の応答速度は大きい方が良い。第３実施例では、式（１ａ）だけでなく式（１ｂ）をも考慮して選択制御信号のレベルを決定するため、ゼロクロス区間にて式（１ｂ）が不成立となる。つまり、ゼロクロス区間を含む過渡応答区間の全体にわたって、出力データレートが高いまま維持される。
【００８０】
［第４実施例］
第４実施例を説明する。図４のＰＩ制御器２６ｂは所定の周波数を有する動作クロックに同期して比例積分制御を行い、図４のＤＡ変換器２６ｃは該動作クロックに同期してＤＡ変換を行う（動作クロックの周波数をサンプリングレートとしてＤＡ変換を行う）。基本的に、この動作クロックの周波数は一定であって良く、例えば上述の第１〜第３実施例において、２０ＭＨｚで固定される。
【００８１】
しかしながら、判定回路２７による選択制御信号に応じて上記動作クロックの周波数を変化させる動作クロック制御回路（不図示）をＶＣＭドライバ１４に設けるようにしても良い。即ち例えば、ドライバＩＣ１０において、２０ＭＨｚの基本クロックと、基本クロックよりも低い周波数を持つ低速クロックとを生成するようにしておく。そして、動作クロック制御回路は、選択制御信号がハイレベルであるときには、基本クロックを動作クロックとしてＰＩ制御器２６ｂ及びＤＡ変換器２６ｃに供給し、選択制御信号がローレベルであるときには、低速クロックを動作クロックとしてＰＩ制御器２６ｂ及びＤＡ変換器２６ｃに供給する。
【００８２】
選択制御信号がローレベルであるときには、ΔΣ型ＡＤ変換における出力データレートが低くなるため、低速クロックでＰＩ制御器２６ｂ及びＤＡ変換器２６ｃを動作させても問題は無い又は少ないと考えられるからであり、動作クロックの低速化により消費電力の低減が図られる。
【００８３】
［第５実施例］
第５実施例を説明する。ＶＣＭドライバ１４では、ΔΣ変調器２２とデジタルフィルタ２４とでΔΣ型ＡＤ変換器が構成されている。デジタルフィルタ２４ではΔΣ型ＡＤ変換の結果が複数の出力データレートで生成されるが、各々のタイミングにおいてＶＣＭ１１４の電流制御に利用されるのは単一の出力データレートによるΔΣ最終出力信号ＩＥであり、信号ＩＥのレート（周波数）は上述の如く可変となっている。即ち、制御回路２６から見れば、自身に供給されるΔΣ型ＡＤ変換の出力データレートが可変となっており、この可変設定は、選択回路２５及び判定回路２７により実現されている。
【００８４】
故に、図１６に示す如く、選択回路２５と判定回路２７とによって出力データレート設定回路３０（以下、設定回路３０と称されうる）が構成されていると考えることができる。設定回路３０は、制御回路２６に入力されるΔΣ型ＡＤ変換の結果であるΔΣ最終出力信号ＩＥのレートを制御対象レートとし、誤差信号ＩＥＲＲに基づき、ΔΣ最終出力信号ＩＥを得るためのデシメーション比の調整を通じて制御対象レートを可変設定する（換言すれば制御対象レートを制御する）。制御対象レートの可変設定及び制御は、フィルタ出力信号ＩＤ［１］〜ＩＤ［ｍ］の何れかをΔΣ最終出力信号ＩＥとして選択する処理により実現される。即ち、デシメーション処理を含むフィルタ処理をΔΣ変調信号ＩＣに実行するフィルタ回路としてフィルタ回路２４［１］〜２４［ｍ］をデジタルフィルタ２４に並列配置しておき、フィルタ回路２４［１］〜２４［ｍ］間でデシメーション処理におけるデシメーション比を互いに異ならせておく（換言すれば出力データレートを互いに異ならせておく）。そして、設定回路３０は、制御回路２６に入力されるべきΔΣ最終出力信号ＩＥを、誤差信号ＩＥＲＲに基づいて複数のフィルタ出力信号ＩＤ［１］〜ＩＤ［ｍ］の中から選択する。
【００８５】
これにより、フィルタ出力信号ＩＤ［ｉ］が選択されたならば、制御対象レートはフィルタ出力信号ＩＤ［ｉ］の出力データレートＯＤＲ［ｉ］と一致する。第１〜第３実施例における具体例では、信号ＩＤ［１］が信号ＩＥとして選択されたとき、信号ＩＥを得るためのデシメーション比は“５０／０．７８”であって且つ制御対象レートは０．７８ＭＨｚに設定されることになり、信号ＩＤ［２］が信号ＩＥとして選択されたとき、信号ＩＥを得るためのデシメーション比は“５０／３”であって且つ制御対象レートは３ＭＨｚに設定されることになる。
【００８６】
［第６実施例］
第６実施例を説明する。第１〜第３実施例では、“ｍ＝２”であることが想定されているが、ｍは３以上であっても良く、この場合、誤差信号ＩＥＲＲに基づき制御対象レート（ΔΣ最終出力信号ＩＥのレート）が３段階以上で可変設定される。
【００８７】
例えば、“ｍ＝３”であるとき、第１、第２、第３実施例に示した方法に対応する以下の第１、第２、第３可変設定方法の何れかにて、制御対象レートを３段階で可変設定すると良い。
【００８８】
第１可変設定方法において、出力データレート設定回路３０は、誤差信号ＩＥＲＲの絶対値｜ＩＥＲＲ｜を所定の閾値ＴＨＡ１及びＴＨＡ２と比較して以下の式（２ａ）〜（２ｃ）の成否を判断する。そして、図１７（ａ）に示す如く、設定回路３０は、式（２ａ）、（２ｂ）、（２ｃ）が成立している場合に、ΔΣ最終出力信号ＩＥとして、夫々、フィルタ出力信号ＩＤ［１］、ＩＤ［２］、ＩＤ［３］を選択する。これにより、誤差信号ＩＥＲＲの絶対値｜ＩＥＲＲ｜が大きくなるにつれて制御対象レートが段階的に大きくなる（図７参照）。閾値ＴＨＡ１及びＴＨＡ２は所定の正の値を有し、“ＴＨＡ１＜ＴＨＡ２”が成立する。式（２ａ）及び（２ｂ）において、不等号“≦”を“＜”に置換すると同時に不等号“＜”を“≦”に置換しても構わない。
｜ＩＥＲＲ｜≦ＴＨＡ１                ・・・（２ａ）
ＴＨＡ１＜｜ＩＥＲＲ｜≦ＴＨＡ２        ・・・（２ｂ）
ＴＨＡ２＜｜ＩＥＲＲ｜                ・・・（２ｃ）
【００８９】
第２可変設定方法において、出力データレート設定回路３０は、誤差信号ＩＥＲＲの微分の絶対値｜ＤＩＥＲＲ｜を所定の閾値ＴＨＢ１及びＴＨＢ２と比較して以下の式（３ａ）〜（３ｃ）の成否を判断する。そして、図１７（ｂ）に示す如く、設定回路３０は、式（３ａ）、（３ｂ）、（３ｃ）が成立している場合に、ΔΣ最終出力信号ＩＥとして、夫々、フィルタ出力信号ＩＤ［１］、ＩＤ［２］、ＩＤ［３］を選択する。これにより、誤差信号ＩＥＲＲの微分の絶対値｜ＤＩＥＲＲ｜が大きくなるにつれて制御対象レートが段階的に大きくなる（図７参照）。閾値ＴＨＢ１及びＴＨＢ２は所定の正の値を有し、“ＴＨＢ１＜ＴＨＢ２”が成立する。式（３ａ）及び（３ｂ）において、不等号“≦”を“＜”に置換すると同時に不等号“＜”を“≦”に置換しても構わない。
｜ＤＩＥＲＲ｜≦ＴＨＢ１                ・・・（３ａ）
ＴＨＢ１＜｜ＤＩＥＲＲ｜≦ＴＨＢ２        ・・・（３ｂ）
ＴＨＢ２＜｜ＤＩＥＲＲ｜                ・・・（３ｃ）
【００９０】
第３可変設定方法において、出力データレート設定回路３０は、誤差信号ＩＥＲＲの絶対値｜ＩＥＲＲ｜を所定の閾値ＴＨＡ１及びＴＨＡ２と比較して上記式（２ａ）〜（２ｃ）の成否を判断すると共に誤差信号ＩＥＲＲの微分の絶対値｜ＤＩＥＲＲ｜を所定の閾値ＴＨＢ１及びＴＨＢ２と比較して上記式（３ａ）〜（３ｃ）の成否を判断する。そして、設定回路３０は、式（２ａ）及び（３ａ）の双方が成立している場合に限りフィルタ出力信号ＩＤ［１］をΔΣ最終出力信号ＩＥとして選択し、式（２ｃ）及び（３ｃ）の少なくとも一方が成立している場合にフィルタ出力信号ＩＤ［３］をΔΣ最終出力信号ＩＥとして選択し、それ以外の場合においてフィルタ出力信号ＩＤ［２］をΔΣ最終出力信号ＩＥとして選択する。
【００９１】
“ｍ≧４”であるときにも、“ｍ＝３”の場合と同様の主旨にて制御対象レートが制御される。
【００９２】
［第７実施例］
第７実施例を説明する。ＭＰＵ１３０は、ドライバＩＣ１０に対するＶＣＭ制御データに、所定のレート指定信号及びレート指定解除信号を含めることが可能であっても良い。レート指定信号は制御対象レート（ΔΣ最終出力信号ＩＥのレート）を強制的に指定する信号であり、レート指定解除信号は、その指定を解除する信号である。ドライバＩＣ１０にて受信されたレート指定信号、レート指定解除信号は、出力データレート設定回路３０（図１６参照）に伝達される。
【００９３】
設定回路３０は、原則として上述の如く、誤差信号ＩＥＲＲに基づきフィルタ出力信号ＩＤ［１］〜ＩＤ［ｍ］の何れかをΔΣ最終出力信号ＩＥとして選択することを通じて制御対象レートを制御するが、レート指定信号の入力を受けたとき、誤差信号ＩＥＲＲに依らず、レート指定信号に基づいて制御対象レートを設定する。
【００９４】
例えば、レート指定信号として、互いに異なる内容を指示する第１〜第ｍレート指定信号があって良く、この場合、第ｉレート指定信号は、制御対象レート（ΔΣ最終出力信号ＩＥのレート）を出力データレートＯＤＲ［ｉ］にすることを指定する信号として機能する（図７参照）。そうすると、設定回路３０は、第ｉレート指定信号の入力を受けたとき、誤差信号ＩＥＲＲに依らず、第ｉレート指定信号に従って、フィルタ出力信号ＩＤ［１］〜ＩＤ［ｍ］の中からフィルタ出力信号ＩＤ［ｉ］をΔΣ最終出力信号ＩＥとして選択し、これによって制御対象レートを出力データレートＯＤＲ［ｉ］に設定する。
【００９５】
第ｉレート指定信号に基づき制御対象レートを出力データレートＯＤＲ［ｉ］に設定している状態を、便宜上、第ｉ強制レート制御状態と称する。第ｉ強制レート制御状態となった後において、設定回路３０が、第ｊレート指定信号の入力を受けたときには（ｉ及びｊはｍ以下の互いに異なる整数）、第ｊレート指定信号に基づき制御対象レートを出力データレートＯＤＲ［ｊ］に設定している状態（以下、第ｊ強制レート制御状態と称する）に移行して良い。
【００９６】
第ｉレート指定信号の受信に基づく第ｉ強制レート制御状態又は第ｊレート指定信号の受信に基づく第ｊ強制レート制御状態は、レート指定解除信号が受信されるまで維持される。設定回路３０は、第ｉ又は第ｊ強制レート制御状態においてレート指定解除信号を受信すると、誤差信号ＩＥＲＲに基づき制御対象レートを制御する状態（以下、便宜上、基本制御状態と称する）に復帰する。また、第ｉ又は第ｊ強制レート制御状態となった後、ドライバＩＣ１０の電源供給遮断を介してドライバＩＣ１０が再起動した場合にも、制御回路３０の状態は基本制御状態となる。
【００９７】
以下のような変形利用形態も考えられる。当該変形利用形態では、“ｍ＝３”であって、且つ、出力データレートＯＤＲ［１］、［２］、［３］は、夫々、０．１ＭＨｚ、０．７８ＭＨｚ、３ＭＨｚであり、レート指定信号として特に第１レート指定信号が注目される（レート指定信号として第１レート指定信号のみが存在していても良い）。
【００９８】
当該変形利用形態に係る設定回路３０は、第１レート指定信号が受信されていない状況において、
第１実施例に示した方法に倣い、式（１ａ）の成立時には０．７８ＭＨｚのフィルタ出力信号ＩＤ［２］を信号ＩＥとして選択及び出力し且つ式（１ａ）の非成立時には３ＭＨｚのフィルタ出力信号ＩＤ［３］を信号ＩＥとして選択及び出力する、或いは、
第２実施例に示した方法に倣い、式（１ｂ）の成立時には０．７８ＭＨｚのフィルタ出力信号ＩＤ［２］を信号ＩＥとして選択及び出力し且つ上述の式（１ｂ）の非成立時には３ＭＨｚのフィルタ出力信号ＩＤ［３］を信号ＩＥとして選択及び出力する、或いは、
第３実施例に示した方法に倣い、式（１ａ）及び（１ｂ）の双方の成立時には０．７８ＭＨｚのフィルタ出力信号ＩＤ［２］を信号ＩＥとして選択及び出力し且つ式（１ａ）及び（１ｂ）の内の少なくとも一方が非成立の時には３ＭＨｚのフィルタ出力信号ＩＤ［３］を信号ＩＥとして選択及び出力する。
【００９９】
一方、当該変形利用形態に係る設定回路３０は、第１レート指定信号が受信されると第１強制レート制御状態となり、誤差信号ＩＥＲＲに依らず、第１レート指定信号に従って、フィルタ出力信号ＩＤ［１］〜ＩＤ［ｍ］の中から０．１ＭＨｚのフィルタ出力信号ＩＤ［１］を信号ＩＥとして選択し、これによって制御対象レートを出力データレートＯＤＲ［１］に設定する。第１強制レート制御状態の解除方法については上述した通りである。
【０１００】
当該変形利用形態によれば、磁気ヘッド１１１の位置決めに関して特に高い精度が必要な状況において第１レート指定信号を送受信するといったことが可能となる。第１レート指定信号の送受信により、出力データレートの低下、即ちデシメーション比の増加を通じて、ＶＣＭ１１４の電流情報を高精度に取得できるようになり、結果、磁気ヘッド１１１を高精度に位置決めすることが可能となる。
【０１０１】
［第８実施例］
第８実施例を説明する。上述の各実施例では、出力データレートが互いに異なるフィルタ回路２４［１］〜２４［ｍ］を設けておきフィルタ回路２４［１］〜２４［ｍ］にてフィルタ処理を並列実行させているが、以下のようにすることも可能である。
【０１０２】
即ち、デジタルフィルタ２４にフィルタ回路２４［１］のみを設けておき、フィルタ回路２４［１］からのフィルタ出力信号ＩＤ［１］を常にΔΣ最終出力信号ＩＥとして用いる（故に、選択回路２５は不要となる）。但し、フィルタ回路２４［１］は出力データレートＯＤＲ［１］が可変（従って、デシメーション比も可変）となるように構成されているものとする。フィルタ回路２４［１］の出力データレートＯＤＲ［１］は設定回路３０の制御の下で可変とされる。
【０１０３】
設定回路３０は、上述の何れかの実施例で示した主旨に従って、誤差信号ＩＥＲＲに基づき、ΔΣ最終出力信号ＩＥを得るためのデシメーション比の調整を通じ、制御対象レート（即ち、フィルタ出力信号ＩＤ［１］の出力データレートＯＤＲ［１］と一致するΔΣ最終出力信号ＩＥのレート）を可変設定する。
つまり例えば、フィルタ回路２４［１］の出力データレートＯＤＲ［１］が所定の第１レート（例えば０．７８ＭＨｚ）及び第１レートよりも高い所定の第２レート（例えば３ＭＨｚ）との間で可変となるようにフィルタ回路２４［１］を形成しておき、設定回路３０は、
第１実施例に示した方法に倣い、式（１ａ）の成立時にはフィルタ出力信号ＩＤ［１］の出力データレートＯＤＲ［１］を第１レートとし且つ式（１ａ）の非成立時にはフィルタ出力信号ＩＤ［１］の出力データレートＯＤＲ［１］を第２レートとする、或いは、
第２実施例に示した方法に倣い、式（１ｂ）の成立時にはフィルタ出力信号ＩＤ［１］の出力データレートＯＤＲ［１］を第１レートとし且つ式（１ｂ）の非成立時にはフィルタ出力信号ＩＤ［１］の出力データレートＯＤＲ［１］を第２レートとする、或いは、
第３実施例に示した方法に倣い、式（１ａ）及び（１ｂ）の双方の成立時にはフィルタ出力信号ＩＤ［１］の出力データレートＯＤＲ［１］を第１レートとし且つ式（１ａ）及び（１ｂ）の内の少なくとも一方が非成立の時にはフィルタ出力信号ＩＤ［１］の出力データレートＯＤＲ［１］を第２レートとする。
【０１０４】
第６実施例で示した方法に倣い、制御対象レート（即ち、フィルタ出力信号ＩＤ［１］の出力データレートＯＤＲ［１］と一致するΔΣ最終出力信号ＩＥのレート）を３段階以上に可変設定することも可能である。
【０１０５】
また、第７実施例で示した方法に倣い、ＭＰＵ１３０からのレート指定信号が受信されたときにおいては、設定回路３０は、受信したレート指定信号に従って制御対象レートを設定しても良い。
【０１０６】
［第９実施例］
第９実施例を説明する。ドライバＩＣ１０の各構成要素は半導体集積回路の形態で形成され、当該半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置が構成される。但し、複数のディスクリート部品を用いてドライバＩＣ１０内の回路と同等の回路を構成するようにしても良い。
【０１０７】
［第１０実施例］
第１０実施例を説明する。
【０１０８】
図４における出力段回路２６ｄは、パルス幅変調されていない連続的な電圧をＶＣＭ１１４の駆動電圧として供給することでＶＣＭ１１４に常時電力を供給するリニア駆動方式にて動作する。但し、出力段回路２６ｄは、パルス幅変調された電圧をＶＣＭ１１４の駆動電圧として供給することで間欠的にＶＣＭ１１４に電力を供給するＰＷＭ駆動方式にて動作しても良い。出力段回路２６ｄに、ＰＷＭ駆動方式用の回路とリニア駆動方式用の回路の双方を設けておいても良く、この場合、それらの回路を切り替えて使用することでＰＷＭ駆動方式及びリニア駆動方式の何れかでＶＣＭ１１４が駆動される。尚、ＰＷＭ駆動方式用の回路とリニア駆動方式用の回路の内、一方の回路の一部は他方の回路の一部として兼用されて良い。
【０１０９】
ＨＤＤ装置１００からＭＡ１１５が削除されても良く、ドライバＩＣ１０からＭＡドライバ１５が削除されても良い。この場合、磁気ヘッド１１１の位置決めはＶＣＭ１１４のみによって実現される。
【０１１０】
＜＜本発明の考察＞＞
上述の実施形態にて具体化された本発明について考察する。
【０１１１】
本発明に係る一側面に係るモータドライバ装置Ｗは、磁気ディスク装置の磁気ヘッドを支持するアームを駆動するためのボイスコイルモータに電流を供給することで前記磁気ディスク装置の磁気ディスク上における前記磁気ヘッドの位置決めを行うモータドライバ装置であって、前記ボイスコイルモータへの供給電流に応じたアナログ信号（ＩＡ）の入力を受け、前記アナログ信号に対しΔΣ変調を実行するΔΣ変調器（２２）と、前記ΔΣ変調により得られたΔΣ変調デジタル信号に対しデシメーション処理を含むフィルタ処理を実行するデジタルフィルタ（２４）と、前記フィルタ処理を経て得られるΔΣ出力デジタル信号（ＩＥ）の入力を受け、前記ΔΣ出力デジタル信号と前記ボイスコイルモータへの供給電流の目標値を示す目標デジタル信号（Ｉ＊）とに基づいて前記ボイスコイルモータへの供給電流を制御する制御回路（２６）と、前記制御回路に入力される前記ΔΣ出力デジタル信号のレートを制御対象レートとし、前記ΔΣ出力デジタル信号と前記目標デジタル信号との間の誤差信号（ＩＥＲＲ）に基づき前記ΔΣ出力デジタル信号を得るためのデシメーション比の調整を通じて前記制御対象レートを可変設定するレート設定回路（２５、２７；３０）と、を備えたことを特徴とする。
【０１１２】
これにより、誤差信号に応じて適切に制御対象レートを可変設定することが可能となり、例えば制御の応答速度向上と高精度化を両立できる。即ち、誤差信号が大きく高速応答が必要な状況においては、デシメーション比の低下を通じて制御対象レートを相対的に高めることで誤差低減を速やかに行い、誤差信号が小さい状況においては、デシメーション比の増加を通じて制御対象レートを相対的に低くすることでボイスコイルモータへの供給電流制御（ひいては磁気ヘッドの位置決め制御）の高精度化を図る、といったことが可能となる。
【０１１３】
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【符号の説明】
【０１１４】
１００  ＨＤＤ装置
１１０  磁気ディスク
１１１  ヘッド
１１２  アーム
１１３  ＳＰＭ
１１４  ＶＣＭ
１１５  圧電素子（ＭＡ）
１０  ドライバＩＣ
１４  ＶＣＭドライバ
２１  電流検出回路
２２  ΔΣ変調器
２４  デジタルフィルタ
２５  選択回路
２６  電圧／電流制御回路
２７  判定回路
３０  出力データレート設定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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