(57)【要約】【課題】高品質なメモリデバイスを提供する。【解決手段】メモリデバイスは、メモリセルと、第１経路を介して前記メモリセルに対して第１電流を流し、前記第１経路とは電気的に分離された第２経路を介して前記第１電流に関する第２電流を流すことで、第１電圧を生成する第１読み出しを行い、前記第１読み出しを行った前記メモリセルに、第１データの書込みを行い、前記第１データが書き込まれた前記メモリセルに対し、前記第１経路を介して第３電流を流し、前記第２経路を介して前記第３電流に関する第４電流を流すことで第２電圧を生成する第２読み出しを行うプリアンプと、前記第１電圧及び前記第２電圧に基づいて、前記第１読み出しを行う時に前記メモリセルに記憶されていたデータを判定するセンスアンプと、を備える。【選択図】      図５
2019057348.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、
第１経路を介して前記メモリセルに対して第１電流を流し、
前記第１経路とは電気的に分離された第２経路を介して前記第１電流に関する第２電流を流すことで、第１電圧を生成する第１読み出しを行い、
前記第１読み出しを行った前記メモリセルに、第１データの書込みを行い、
前記第１データが書き込まれた前記メモリセルに対し、前記第１経路を介して第３電流を流し、
前記第２経路を介して前記第３電流に関する第４電流を流すことで第２電圧を生成する第２読み出しを行う
プリアンプと、
前記第１電圧及び前記第２電圧に基づいて、前記第１読み出しを行う時に前記メモリセルに記憶されていたデータを判定するセンスアンプと、
を備えるメモリデバイス。
【請求項２】
前記プリアンプは、
前記メモリセルに対して前記第１読み出しを行う際、
ダイオード接続の第１トランジスタを用いて、前記第１経路を介して前記メモリセルに対して前記第１電流を流し、
前記メモリセルに対して前記第２読み出しを行う際、
ダイオード接続の前記第１トランジスタを用いて、前記第１経路を介して前記メモリセルに対して前記第３電流を流す
請求項１に記載のメモリデバイス。
【請求項３】
前記プリアンプは、
前記メモリセルに対して前記第１読み出しを行う際、
ダイオード接続の第２トランジスタを用いて、前記第２経路を介して前記第２電流を流し、
前記メモリセルに対して前記第２読み出しを行う際、
ダイオード接続の前記第２トランジスタを用いて、前記第２経路を介して前記第４電流を流す
請求項２に記載のメモリデバイス。
【請求項４】
メモリセルと、
前記メモリセルに対して第１読み出しを行い、第１電圧を生成し、
前記第１読み出しを行った前記メモリセルに、第１データを書込み、
前記第１データが書き込まれた前記メモリセルに対して第２読み出しを行い、第２電圧を生成する
プリアンプと、
前記第１電圧及び前記第２電圧に基づいて、前記第１読み出し時に前記メモリセルに記憶されていたデータを判定するセンスアンプと、
を備え、
前記プリアンプは、
前記第１電圧が生成される第１ノードと、
前記第２電圧が生成される第２ノードと、
それぞれが前記第１ノード、及び前記第２ノードの接続を制御する第１スイッチ、及び第２スイッチと、
を備え、
前記第１読み出しを行う際、
前記第１及び第２スイッチをオン状態にし、
前記第１読み出しの途中で前記第２スイッチをオン状態にしたまま、前記第１スイッチをオフ状態にする
メモリデバイス。
【請求項５】
前記第１スイッチ、または前記第２スイッチは、ＣＭＯＳトランジスタ、ＰＭＯＳトランジスタ、またはＮＭＯＳトランジスタのいずれかである
請求項４に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、メモリデバイスに関する。
【背景技術】
【０００２】
ＭＲＡＭ（Magnetoresistive Random Access Memory）は、情報を記憶するメモリセルに磁気抵抗効果（Magnetoresistive effect）を持つ磁気素子を用いたメモリデバイスである。ＭＲＡＭは、高速動作、大容量、不揮発性を特徴とする次世代メモリデバイスとして注目されている。また、ＭＲＡＭは、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）などの揮発性メモリの置き換えとして研究及び開発が進められている。この場合、ＤＲＡＭ及びＳＲＡＭと同じ仕様によりＭＲＡＭを動作させることが、開発コストを抑え、かつ、置き換えをスムーズに行うに当たって望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１２７６７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高品質なメモリデバイスを提供する。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、メモリセルと、第１経路を介して前記メモリセルに対して第１電流を流し、前記第１経路とは電気的に分離された第２経路を介して前記第１電流に関する第２電流を流すことで、第１電圧を生成する第１読み出しを行い、前記第１読み出しを行った前記メモリセルに、第１データの書込みを行い、前記第１データが書き込まれた前記メモリセルに対し、前記第１経路を介して第３電流を流し、前記第２経路を介して前記第３電流に関する第４電流を流すことで第２電圧を生成する第２読み出しを行うプリアンプと、前記第１電圧及び前記第２電圧に基づいて、前記第１読み出しを行う時に前記メモリセルに記憶されていたデータを判定するセンスアンプと、を備える。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係るメモリデバイスを含むメモリシステムを示すブロック図である。
【図２】図２は、第１実施形態に係るメモリデバイスのメモリアレイを示す回路図である。
【図３】図３は、第１実施形態に係るメモリデバイスのメモリセルの基本的な構成を示す図である。
【図４】図４は、第１実施形態に係るメモリデバイスのセンスアンプ／ライトドライバを示すブロック図である。
【図５】図５は、第１実施形態に係るメモリデバイスのプリアンプを示す回路図である。
【図６】図６は、第１実施形態に係るメモリデバイスのセンスアンプを示す回路図である。
【図７】図７は、第１実施形態に係るメモリデバイスを含むメモリシステムの読み出し動作を示すフロー図である。
【図８】図８は、第１実施形態に係るメモリシステムの読み出し動作時における、波形図である。
【図９】図９は、第１読み出し動作における第１実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図１０】図１０は、書込み動作における第１実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図１１】図１１は、第２読み出し動作における第１実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図１２】図１２は、第１実施形態に係るメモリデバイスを含むメモリシステムの読み出し動作時におけるセル電流、及び電圧の関係を示す図である。
【図１３】図１３は、第１実施形態の比較例に係るメモリデバイスのプリアンプを示す回路図である。
【図１４】図１４は、第１読み出し動作における第１実施形態の比較例に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図１５】図１５は、第２読み出し動作における第１実施形態の比較例に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図１６】図１６は、第１実施形態の比較例に係るメモリデバイスを含むメモリシステムの読み出し動作時におけるセル電流、及び電圧の関係と、第１実施形態に係るメモリデバイスを含むメモリシステムの読み出し動作時におけるセル電流、及び電圧の関係と、を示す図である。
【図１７】図１７は、第２実施形態に係るメモリデバイスのセンスアンプ／ライトドライバを示すブロック図である。
【図１８】図１８は、第２実施形態に係るメモリデバイスのプリアンプを示す回路図である。
【図１９】図１９は、第２実施形態に係るメモリシステムの読み出し動作時における、波形図である。
【図２０】図２０は、第１読み出し動作における第２実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図２１】図２１は、書込み動作における第２実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図２２】図２２は、第２読み出し動作における第２実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図２３】図２３は、第２実施形態に係るメモリデバイスを含むメモリシステムの読み出し動作時におけるセル電流、及び電圧の関係を示す図である。
【図２４】図２４は、第２実施形態の比較例に係るメモリデバイスのプリアンプを示す回路図である。
【図２５】図２５は、第１読み出し動作における第２実施形態の比較例に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図２６】図２６は、第２読み出し動作における第２実施形態の比較例に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図２７】図２７は、第２実施形態の比較例に係るメモリデバイスを含むメモリシステムの読み出し動作時におけるセル電流、及び電圧の関係と、第２実施形態に係るメモリデバイスを含むメモリシステムの読み出し動作時におけるセル電流、及び電圧の関係と、を示す図である。
【図２８】図２８は、第３実施形態に係るメモリデバイスのプリアンプを示す回路図である。
【図２９】図２９は、第３実施形態に係るメモリデバイスのプリアンプにおける、Ｖ１ｓｔが記憶されるノードと、Ｖ２ｎｄが記憶されるノードと、の接続を制御するスイッチを示す回路図である。
【図３０】図３０は、第３実施形態に係るメモリシステムの読み出し動作時における、波形図である。
【図３１】図３１は、第１読み出し動作における第３実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図３２】図３２は、第１読み出し動作における第３実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図３３】図３３は、書込み動作における第３実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図３４】図３４は、第２読み出し動作における第３実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図３５】図３５は、第３実施形態の比較例に係るメモリデバイスを含むメモリシステムの読み出し動作時における電圧と、第３実施形態に係るメモリデバイスを含むメモリシステムの読み出し動作時における電圧と、を示す図である。
【図３６】図３６は、第３実施形態の変形例１に係るメモリデバイスのプリアンプにおける、Ｖ１ｓｔが記憶されるノードと、Ｖ２ｎｄが記憶されるノードと、の接続を制御するスイッチを示す回路図である。
【図３７】図３７は、第３実施形態の変形例１に係るメモリシステムの読み出し動作時における、波形図である。
【図３８】図３８は、第３実施形態の変形例２に係るメモリデバイスのプリアンプにおける、Ｖ１ｓｔが記憶されるノードと、Ｖ２ｎｄが記憶されるノードと、の接続を制御するスイッチを示す回路図である。
【図３９】図３９は、第３実施形態の変形例２に係るメモリシステムの読み出し動作時における、波形図である。
【図４０】図４０は、第３実施形態の変形例３に係るメモリデバイスのプリアンプにおける、Ｖ１ｓｔが記憶されるノードと、Ｖ２ｎｄが記憶されるノードと、の接続を制御するスイッチを示す回路図である。
【図４１】図４１は、第３実施形態の変形例３に係るメモリシステムの読み出し動作時における、波形図である。
【図４２】図４２は、第３実施形態の変形例４に係るメモリデバイスのプリアンプにおける、Ｖ１ｓｔが記憶されるノードと、Ｖ２ｎｄが記憶されるノードと、の接続を制御するスイッチを示す回路図である。
【図４３】図４３は、第３実施形態の変形例４に係るメモリシステムの読み出し動作時における、波形図である。
【図４４】図４４は、第４実施形態に係るメモリデバイスのプリアンプを示す回路図である。
【図４５】図４５は、第１読み出し動作における第４実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図４６】図４６は、第１読み出し動作における第４実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図４７】図４７は、書込み動作における第４実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図４８】図４８は、第２読み出し動作における第４実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図４９】図４９は、第５実施形態に係るメモリデバイスのプリアンプを示す回路図である。
【図５０】図５０は、第５実施形態に係るメモリシステムの読み出し動作時における、波形図である。
【図５１】図５１は、第１読み出し動作における第５実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図５２】図５２は、第１読み出し動作における第５実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図５３】図５３は、書込み動作における第５実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図５４】図５４は、第２読み出し動作における第５実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図５５】図５５は、第６実施形態に係るメモリデバイスのプリアンプを示す回路図である。
【図５６】図５６は、第１読み出し動作における第６実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図５７】図５７は、第１読み出し動作における第６実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図５８】図５８は、書込み動作における第６実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。
【図５９】図５９は、第２読み出し動作における第６実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００８】
各機能ブロックは、ハードウェア、コンピュータソフトウェア、のいずれかまたは両者の組み合わせとして実現することができる。このため、各ブロックは、これらのいずれでもあることが明確となるように、概してそれらの機能の観点から以下に説明される。このような機能が、ハードウェアとして実行されるか、またはソフトウェアとして実行されるかは、具体的な実施態様またはシステム全体に課される設計制約に依存する。当業者は、具体的な実施態様ごとに、種々の方法でこれらの機能を実現し得るが、そのような実現を決定することは本発明の範疇に含まれるものである。
【０００９】
下記の各実施形態では、メモリアレイにＭＲＡＭを適用した場合について説明する。
【００１０】
＜１＞第１実施形態
＜１−１＞構成
＜１−１−１＞メモリシステムの構成
図１を用いて、第１実施形態に係るメモリシステム（Memory system）１の基本的な構成を概略的に説明する。メモリシステム１は、メモリデバイス（Memory device）１０、及びメモリコントローラ（Memory controller）２０を備えている。
【００１１】
＜１−１−２＞メモリコントローラの構成
メモリコントローラ２０は、パーソナルコンピュータ等のホスト(外部機器)２から命令を受けて、メモリデバイス１０からデータを読み出したり、メモリデバイス１０にデータを書き込んだりする。
【００１２】
メモリコントローラ２０は、ホストインタフェース（Host interface(I/F)）２１と、データバッファ（Data buffer）２２と、レジスタ（Register）２３と、ＣＰＵ（Central Processing Unit）２４と、デバイスインタフェース（Device Interface(I/F)）２５と、ＥＣＣ（Error correcting code）回路２６と、を備えている。
【００１３】
ホストインタフェース２１は、ホスト２と接続されている。このホストインタフェース２１を介して、ホスト２とメモリシステム１との間でデータの送受信等が行われる。
【００１４】
データバッファ２２は、ホストインタフェース２１に接続される。データバッファ２２は、ホストインタフェース２１を介してホスト２からメモリシステム１に送信されたデータを受け取り、これを一時的に記憶する。また、データバッファ２２は、メモリシステム１からホストインタフェース２１を介してホスト２へ送信されるデータを一時的に記憶する。データバッファ２２は、揮発性のメモリでも、不揮発性のメモリでも良い。
【００１５】
レジスタ２３は、例えば揮発性のメモリであり、ＣＰＵ２４により実行される設定情報、コマンド、及びステータスなどを記憶する。レジスタ２３は、揮発性のメモリでも、不揮発性のメモリでも良い。
【００１６】
ＣＰＵ２４は、メモリシステム１の全体の動作を司る。ＣＰＵ２４は、例えばホスト２から受けたコマンドに従ってメモリデバイス１０に対する所定の処理を実行する。
【００１７】
デバイスインタフェース２５は、メモリコントローラ２０と、メモリデバイス１０との間で各種信号などの送受信を行う。
【００１８】
ＥＣＣ回路２６は、データバッファ２２を介して、ホスト２から受信した書き込みデータを受信する。そして、ＥＣＣ回路２６は、書き込みデータにエラー訂正符号を付加する。ＥＣＣ回路２６は、エラー訂正符号が付された書き込みデータを、例えばデータバッファ２２、またはデバイスインタフェース２５に供給する。
【００１９】
また、ＥＣＣ回路２６は、デバイスインタフェース２５を介してメモリデバイス１０から供給されたデータを受信する。当該データは、メモリアレイ１１のメモリセルに記憶されているデータである。ＥＣＣ回路２６は、メモリデバイス１０から受信したデータにエラーが存在するか否かの判定を行う。ＥＣＣ回路２６は、受信したデータにエラーが存在すると判定する場合、受信したデータに対してエラー訂正符号を用いてエラー訂正処理を行う。そして、ＥＣＣ回路２６は、エラー訂正処理したデータを、例えばデータバッファ２２、デバイスインタフェース２５等に供給する。
【００２０】
＜１−１−３＞メモリデバイスの構成
第１実施形態に係るメモリデバイス１０は、メモリアレイ１１と、センスアンプ／ライトドライバ１２と、カラムデコーダ１３と、ワード線ドライバ１４、ロウデコーダ１５と、ＩＯ回路１６と、コントローラ１７と、コマンドアドレス入力回路１８と、を備えている。
【００２１】
コマンドアドレス入力回路１８には、メモリコントローラ２０から、各種の外部制御信号、例えば、チップセレクト信号ＣＳ、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、及びコマンドアドレス信号ＣＡ等が入力される。コマンドアドレス入力回路１８は、コマンドアドレス信号ＣＡをコントローラ１７に転送する。
【００２２】
コントローラ１７は、コマンドとアドレスとを識別する。コントローラ１７は、メモリデバイス１０を制御する。
【００２３】
メモリアレイ１１は、ＭＲＡＭであり、複数のメモリセルＭＣがマトリクス状に二次元配置されている。各メモリセルＭＣは、ＭＴＪ（Magnetic Tunnel Junction）素子３０（不図示）および選択トランジスタ３１（不図示）を含む。ＭＴＪ素子３０は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子である。選択トランジスタ３１は、ＭＴＪ素子３０に対応して設けられ、該対応するＭＴＪ素子３０に電流を流すときに導通状態となるように構成されている。なお、ＭＴＪ素子を抵抗変化素子と記載しても良い。
【００２４】
複数のワード線ＷＬはロウ方向に延伸し、複数のビット線ＢＬはカラム方向に延伸している。そして、ワード線ＷＬ及びビット線ＢＬは、互いに交差するように配線されている。隣接する２つのビット線ＢＬは対を成しており、メモリセルＭＣは、ワード線ＷＬとビット線対（本実施形態では便宜的にビット線ＢＬ、及びソース線ＳＬと称す）との交点に対応して設けられている。各メモリセルＭＣのＭＴＪ素子３０および選択トランジスタ３１は、ビット線ＢＬとソース線ＳＬとの間（ビット線対の間）に直列に接続されている。また、選択トランジスタ３１のゲートはワード線ＷＬに接続されている。
【００２５】
ワード線ドライバ１４は、少なくともメモリアレイ１１の一辺に沿って配置される。また、ワード線ドライバ１４は、データ読み出しまたはデータ書き込みの際にワード線ＷＬに電圧を印加するように構成されている。
【００２６】
ロウデコーダ１５は、コマンドアドレス入力回路１８から供給されたコマンドアドレス信号ＣＡのアドレスをデコードする。より具体的には、ロウデコーダ１５はデコードしたロウアドレスを、ワード線ドライバ１４に供給する。それにより、ワード線ドライバ１４は、選択ワード線ＷＬに電圧を印加することができる。
【００２７】
カラムデコーダ１３は、コマンドアドレス入力回路１８から供給されたコマンドアドレス信号ＣＡのアドレスをデコードする。カラムデコーダ１３は、デコードしたカラムアドレスをセンスアンプ／ライトドライバ１２に供給する。
【００２８】
センスアンプ／ライトドライバ１２は、センスアンプ及びライトドライバを備えている。センスアンプ／ライトドライバ１２は、少なくともメモリアレイ１１の一辺に沿って配置されている。センスアンプは、グローバルビット線ＧＢＬを介してビット線ＢＬに接続され、選択ワード線ＷＬに接続されたメモリセルＭＣに流れる電流を検知することによって、メモリセルＭＣに記憶されたデータを読み出す。ライトドライバは、グローバルビット線ＧＢＬを介してビット線ＢＬに、またはグローバルソース線ＧＳＬを介してソース線ＳＬに接続される。そして、ライトドライバは、選択メモリセルＭＣにデータを書き込む際、選択ワード線ＷＬに接続された選択メモリセルＭＣに電流を流す。
【００２９】
また、センスアンプ／ライトドライバ１２は、図示しないページバッファを備えている。ページバッファは、例えば揮発性のメモリであり、センスアンプによって読み出されたデータ、またはＩＯ回路１６を介して転送された書き込みデータを記憶する。
【００３０】
センスアンプ／ライトドライバ１２とデータ線ＤＱとの間のデータの授受は、ＩＯ回路１６を介して行われる。
【００３１】
＜１−１−４＞メモリアレイ
次に、図２を用いて第１実施形態に係るメモリデバイスのメモリアレイの具体的な構成について説明する。上述したように、メモリアレイ１１は、複数のメモリセルＭＣがマトリクス状に配列されて構成される。具体的には、メモリアレイ１１には、複数のワード線ＷＬ０〜ＷＬｉ−１（ｉ：２以上の整数）、複数のビット線ＢＬ０〜ＢＬｊ−１、及び複数のソース線ＳＬ０〜ＳＬｊ−１（ｊ：２以上の整数）が設けられる。
【００３２】
メモリセルＭＣは、ＭＴＪ素子３０、及び選択トランジスタ３１から構成される。選択トランジスタ３１は、例えばＮチャネルＭＯＳＦＥＴ（Metal Oxide Silicon Field Effect Transistor）から構成される。
【００３３】
ＭＴＪ素子３０の一端は、ビット線ＢＬに接続され、他端は選択トランジスタ３１のドレインに接続される。選択トランジスタ３１のゲートは、ワード線ＷＬに接続され、ソースはソース線ＳＬに接続される。
【００３４】
＜１−１−５＞メモリセル
続いて、図３を用いて、第１実施形態に係るメモリデバイスのメモリセルについて概略的に説明する。
【００３５】
図３に示すように、ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子３０は、２枚の強磁性層Ｆ，Ｐとこれらに挟まれた非磁性層（トンネル絶縁膜）Ｂとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子３０は、２枚の強磁性層Ｆ，Ｐの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態を“０”データと定義し、高抵抗状態を“１”データと定義すれば、ＭＴＪ素子３０に１ビットデータを記録することができる。もちろん、低抵抗状態を“１”データと定義し、高抵抗状態を“０”データと定義してもよい。
【００３６】
例えば、ＭＴＪ素子３０は、固定層（ピン層）Ｐ、トンネルバリア層Ｂ、記録層（フリー層）Ｆを順次積層して構成される。ピン層Ｐは、磁化配列の向きが固定されている層であり、フリー層Ｆは、磁化配列の向きが可変であり、その磁化の向きによってデータを記憶する。ピン層Ｐおよびフリー層Ｆは、強磁性体で構成されており、トンネルバリア層Ｂは、絶縁膜で構成されている。
【００３７】
具体的には、フリー層Ｆには、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）あるいはホウ化鉄（ＦｅＢ）等が用いられても良い。ピン層Ｐには、例えば、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、あるいはコバルトパラジウム（ＣｏＰｄ）等が用いられても良い。トンネルバリア層Ｂは、非磁性材料からなり、非磁性金属、非磁性半導体、絶縁体等を用いることができる。トンネルバリア層Ｂには、例えば、酸化マグネシウム（ＭｇＯ）、あるいは酸化アルミニウム（Ａｌ２Ｏ３）等が用いられても良い。
【００３８】
書き込み時に矢印Ａ１の向きに電流を流すと、ピン層Ｐの磁化の向きに対してフリー層Ｆのそれがアンチパラレル状態（ＡＰ状態）となり、高抵抗状態（“１”データ）となる。このような書き込み動作を“１”書き込み動作と記載しても良い。書き込み時に矢印Ａ２の向きに電流を流すと、ピン層Ｐとフリー層Ｆとのそれぞれの磁化の向きがパラレル状態（Ｐ状態）となり、低抵抗状態（“０”データ）となる。このような書き込み動作を“０”書き込み動作と記載しても良い。このように、ＭＴＪ素子は、電流を流す方向によって異なるデータを書き込むことができる。
【００３９】
上述の「磁化方向が可変」とは、所定の書き込み電流に対して磁化方向が変わることを示す。また、「磁化方向が固定」とは、所定の書き込み電流に対して磁化方向が変わらないことを示す。
【００４０】
＜１−１−６＞センスアンプ／ライトドライバ
図４を用いて、第１実施形態に係るメモリデバイスのセンスアンプ／ライトドライバ１２について説明する。
【００４１】
図４に示すように、センスアンプ／ライトドライバ１２は、複数のセンス回路１００を備えている。複数のセンス回路１００は、ビット線（グローバルビット線）毎に設けられている。そして、複数のセンス回路１００は、それぞれ、プリアンプ１１０及びセンスアンプ（ＳＡ）１２０を備えている。
【００４２】
プリアンプ１１０は、ビット線を介してメモリセルＭＣに電流（セル電流）を供給し、セル電流に基づく電圧Ｖ１ｓｔ及びＶ２ｎｄを記憶する。
【００４３】
センスアンプ１２０は、プリアンプ１１０に記憶された電圧Ｖ１ｓｔ及びＶ２ｎｄに基づいて、データ（ＤＯ、ＤＯＢ）を判定する。
【００４４】
＜１−１−６−１＞プリアンプの構成
続いて図５を用いて、第１実施形態に係るメモリデバイスのプリアンプ１１０の構成について説明する。
【００４５】
図５に示すように、プリアンプ１１０は、ＰＭＯＳトランジスタＭ１、Ｍ２、及びＭ５と、ＮＭＯＳトランジスタＭ３、Ｍ４、Ｍ６、Ｍ７、及びＭ８と、容量Ｃ１、及びＣ２と、を備えている。
【００４６】
トランジスタＭ１の一端は電源電圧ＶＤＤが印加され、他端及びゲート電極はノードＮ１に接続される。
【００４７】
トランジスタＭ２の一端は電源電圧ＶＤＤが印加され、他端はノードＮ５に接続され、ゲート電極はノードＮ１に接続される。
【００４８】
トランジスタＭ１及びトランジスタＭ２はカレントミラーとして機能する。
【００４９】
トランジスタＭ３の一端はノードＮ１に接続され、他端はノードＮ２に接続され、ゲート電極は信号Ｖｃｌａｍｐが供給される。
【００５０】
トランジスタＭ４の一端はノードＮ２に接続され、他端はビット線（グローバルビット線）に接続され、ゲート電極は信号ＲＥＮが供給される。
【００５１】
トランジスタＭ５の一端はノードＮ５に接続され、他端はノードＮ６に接続され、ゲート電極は信号ＳＷ１Ｂが供給される。
【００５２】
トランジスタＭ６の一端はノードＮ５に接続され、他端はノードＮ６に接続され、ゲート電極は信号ＳＷ１Ｐが供給される。
【００５３】
トランジスタＭ５及びトランジスタＭ６は一つのスイッチとして機能する。
【００５４】
トランジスタＭ７の一端はノードＮ５に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極はノードＮ６に接続される。
【００５５】
トランジスタＭ８の一端はノードＮ５に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極は信号Ｖｓｈｆｔが供給される。
【００５６】
容量Ｃ１は、一端はノードＮ６に接続され、他端は接地電圧ＶＳＳが印加される。
【００５７】
容量Ｃ２は、一端はノードＮ５に接続され、他端は接地電圧ＶＳＳが印加される。
【００５８】
ノードＮ５の電位はＶ２ｎｄとしてセンスアンプ１２０に供給される。トランジスタＭ２、Ｍ７、及びＭ８と、ノードＮ５と、容量Ｃ２とは、Ｖ２ｎｄ生成部として考えることができる。
【００５９】
ノードＮ６の電位はＶ１ｓｔとしてセンスアンプ１２０に供給される。トランジスタＭ２，Ｍ５、Ｍ６、及びＭ７と、ノードＮ６と、容量Ｃ１とは、Ｖ１ｓｔ生成部として考えることができる。
【００６０】
プリアンプ１１０の動作については後述する。
【００６１】
＜１−１−６−２＞センスアンプアンプの構成
続いて図６を用いて、第１実施形態に係るメモリデバイスのセンスアンプ１２０の構成について説明する。
【００６２】
図６に示すように、ＰＭＯＳトランジスタＭ９、Ｍ１０、Ｍ１１、Ｍ１２、Ｍ１３、及びＭ１４と、ＮＭＯＳトランジスタＭ１５、Ｍ１６、Ｍ１７、Ｍ１８、Ｍ１９、Ｍ２０、Ｍ２１、及びＭ２２と、を備えている。
【００６３】
トランジスタＭ９の一端は電源電圧ＶＤＤが印加され、他端はノードＮ７に接続され、ゲート電極は信号ＬＡＴＰＢが供給される。
【００６４】
トランジスタＭ１０の一端はノードＮ７に接続され、他端はノードＮ８に接続され、ゲート電極はノードＮ９に接続される。
【００６５】
トランジスタＭ１１の一端はノードＮ７に接続され、他端はノードＮ９に接続され、ゲート電極はノードＮ８に接続される。
【００６６】
トランジスタＭ１２の一端はノードＮ８に接続され、他端はノードＮ９に接続され、ゲート電極は信号ＳＥＮが供給される。
【００６７】
トランジスタＭ１３の一端は電源電圧ＶＤＤが印加され、他端はノードＮ８に接続され、ゲート電極は信号ＳＥＮが供給される。
【００６８】
トランジスタＭ１４の一端は電源電圧ＶＤＤが印加され、他端はノードＮ９に接続され、ゲート電極は信号ＳＥＮが供給される。
【００６９】
トランジスタＭ１５の一端はノードＮ８に接続され、他端はノードＮ１０に接続され、ゲート電極はノードＮ９に接続される。
【００７０】
トランジスタＭ１６の一端はノードＮ１０に接続され、他端はノードＮ１３に接続され、ゲート電極はノードＮ１２を介して信号ＳＥＮ２が供給される。
【００７１】
トランジスタＭ１７の一端はノードＮ１０に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極は信号ＬＡＴＮが供給される。
【００７２】
トランジスタＭ１８の一端はノードＮ９に接続され、他端はノードＮ１１に接続され、ゲート電極はノードＮ８に接続される。
【００７３】
トランジスタＭ１９の一端はノードＮ１１に接続され、他端はノードＮ１４に接続され、ゲート電極はノードＮ１２を介して信号ＳＥＮ２が供給される。
【００７４】
トランジスタＭ２０の一端はノードＮ１１に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極は信号ＬＡＴＮが供給される。
【００７５】
トランジスタＭ２１の一端はノードＮ１３に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極は信号Ｖ１ｓｔが供給される。
【００７６】
トランジスタＭ２２の一端はノードＮ１４に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極は信号Ｖ２ｎｄが供給される。
【００７７】
ノードＮ８の電位はＤＯとしてＩＯ回路１６に供給される。
【００７８】
ノードＮ９の電位はＤＯＢとしてＩＯ回路１６に供給される。
【００７９】
センスアンプ１２０の動作については後述する。
【００８０】
＜１−２＞動作
上述したように、第１実施形態に係るメモリデバイスのＭＴＪ素子は、抵抗値の変化を用いて、データを記憶する。メモリデバイスは、このようなＭＴＪ素子が記憶している情報を読み出す場合、ＭＴＪ素子に読み出し電流（セル電流とも記載する）を流す。そして、メモリデバイスは、ＭＴＪ素子の抵抗値を、電流値あるいは電圧値に変換し、参照値と比較することによって、抵抗状態を判断することができる。
【００８１】
しかしながら、ＭＴＪ素子の抵抗バラつきが増加していくと、“０”状態、及び“１”状態の抵抗値分布の間隔が狭くなる可能性がある。そのため、抵抗値分布の間に参照値を設定し、参照値に対する大小に基づいてＭＴＪ素子の状態を判別する読み出し方式では、読み出しマージンが著しく減少することになる。
【００８２】
そこで、第１実施形態では、ＭＴＪ素子の“０”状態、及び“１”状態のうち、片方の抵抗状態の信号情報（電流値あるいは電圧値）にシフト信号情報を加えて参照信号とする。そして、参照信号に基づいて、ＭＴＪ素子の初期状態を判別する自己参照読み出し方式について説明する。
【００８３】
次に、第１実施形態に係るメモリシステムの読み出し動作について説明する。
【００８４】
＜１−２−１＞読み出し動作の概要
図７を用いて、第１実施形態に係るメモリシステムの読み出し動作の概要を説明する。
【００８５】
［ステップＳ１００１］
メモリコントローラ２０は、ホスト２から読み出し命令を受信すると、メモリデバイス１０に対してアクティヴコマンド及び読み出しコマンドを発行する。
【００８６】
メモリデバイス１０は、メモリコントローラ２０からアクティヴコマンド及び読み出しコマンドを受信すると、読み出し対象のメモリセルに対して第１読み出し動作（1st READ）を行なう。プリアンプ１１０は、この第１読み出し動作により、読み出し対象のメモリセルの抵抗状態を、電圧情報（信号電圧）Ｖ１ｓｔとして記憶する。
【００８７】
[ステップＳ１００２]
メモリデバイス１０は、第１読み出し動作の対象となったメモリセルに対して“０”書き込み動作（WRITE “0”）を行なう。これにより、第１読み出し動作の対象となったメモリセルは“０”データに上書きされる。この動作は、後述するＶ２ｎｄを生成するために、メモリセルを基準状態（ここでは“０”）にする。つまり、この書込み動作は基準化動作とも記載しても良い。
【００８８】
[ステップＳ１００３]
メモリデバイス１０は、第１読み出し動作の対象となったメモリセルに対して第２読み出し動作（2nd READ）を行なう。プリアンプ１１０は、この第２読み出し動作により、電圧情報（信号電圧）Ｖ２ｎｄを生成する。
【００８９】
[ステップＳ１００４]
センスアンプ１２０は、ステップＳ１００３によって生成されたＶ２ｎｄに基づいて、ステップＳ１００１によって生成されたＶ１ｓｔの結果を判定する。具体的には、センスアンプ１２０は、Ｖ１ｓｔと、Ｖ２ｎｄと、を比較することで、メモリセルに記憶されているデータを判定する。
【００９０】
＜１−２−２＞読み出し動作の詳細
図８の波形図に沿って、第１実施形態に係るメモリシステムの読み出し動作の詳細を説明する。
【００９１】
［時刻Ｔ１］〜［時刻Ｔ２］
コントローラ１７は、第１読み出し動作（ステップＳ１００１）において、信号ＲＥＮ、信号ＳＷ１Ｐ、及び信号Ｖｃｌａｍｐを“Ｈ（High）”レベル、信号ＳＷ１Ｂ、及び信号Ｖｓｈｆｔを“Ｌ（Low）”（Ｌ＜Ｈ）レベルとする。
【００９２】
これにより、図９に示すように、トランジスタＭ３、Ｍ４、Ｍ５、及びＭ６はオン（導通）状態となる。これにより、ノードＮ１は、ビット線（グローバルビット線）、メモリセルＭＣ、及びソース線（グローバルソース線）を介して接地される。その結果、ノードＮ１の電位が低下し、トランジスタＭ１及びＭ２がオン状態となる。トランジスタＭ１及びＭ２は、ダイオード接続トランジスタとして駆動する。
【００９３】
トランジスタＭ１がオン状態となると、トランジスタＭ１は、メモリセルＭＣに対してセル電流（Ｉｃｅｌｌ＿１ｓｔ）を供給する。
【００９４】
トランジスタＭ２は、ノードＮ１の電位に基づいて駆動する。そのため、トランジスタＭ２は、ノードＮ５に、セル電流（Ｉｃｅｌｌ＿１ｓｔ）のコピー電流（Ｉｃｏｐｙ＿１ｓｔ）を供給する。ここでのコピー電流とはセル電流（Ｉｃｅｌｌ＿１ｓｔ）を参照して得られる電流を言う。言い換えるならば、セル電流に比例した電流を意味する。すなわち、コピー電流は、必ずしもセル電流の電流と同じである必要はない。例えば、ここで言うコピー電流は、セル電流の２倍、半分の大きさも同様に本実施形態においても適用できる。なお、後述の説明に用いられているコピー電流についても、同様にあてはまるので、以降においては説明を省略する。
【００９５】
以上の様に、トランジスタＭ１及びＭ２はカレントミラーを構成している。
【００９６】
そして、ノードＮ６の電位は、コピー電流（Ｉｃｏｐｙ＿１ｓｔ）に基づく電圧情報（信号電圧）Ｖ１ｓｔになる。
【００９７】
以上のように、プリアンプ１１０は、トランジスタＭ１、Ｍ３、及びＭ４から構成される第１電流経路を介して、メモリセルＭＣにセル電流（Ｉｃｅｌｌ＿１ｓｔ）を流す。また、プリアンプ１１０は、トランジスタＭ２から構成される第２電流経路を介して、ノードＮ６にコピー電流（Ｉｃｏｐｙ＿１ｓｔ）を流す。この第１電流経路と、第２電流経路とは、電気的に分離されている。
【００９８】
なお、トランジスタＭ８はオフ（非導通）状態となる。
【００９９】
［時刻Ｔ２］〜［時刻Ｔ３］
コントローラ１７は、“０”書き込み動作（ステップＳ１００２）において、信号ＲＥＮ、及び信号ＳＷ１Ｐを“Ｌ”レベルに立ち下げ、信号ＷＲＩＴＥ０、及び信号ＳＷ１Ｂを“Ｈ”レベルに立ち上げる。信号ＷＲＩＴＥ０は、”０”書込み動作に係る信号である。信号ＷＲＩＴＥ０が”Ｈ”レベルの場合に、ライトドライバが”０”書込み動作を行う。
【０１００】
図１０に示すように、トランジスタＭ１、Ｍ２、Ｍ４、Ｍ５、Ｍ６、及びＭ８がオフ状態となる。
【０１０１】
これにより、図示しないライトドライバにより、メモリセルに対して“０”データが書込まれる。
【０１０２】
［時刻Ｔ３］〜［時刻Ｔ４］
コントローラ１７は、第２読み出し動作（ステップＳ１００３）において、信号ＲＥＮ、及び信号Ｖｓｈｆｔを“Ｈ”レベルに立ち上げ、信号ＷＲＩＴＥ０、を“Ｌ”レベルに立ち下げる。
【０１０３】
これにより、図１１に示すように、トランジスタＭ３、及びＭ４はオン状態となる。これにより、ノードＮ１は、ビット線（グローバルビット線）、メモリセルＭＣ、及びソース線（グローバルソース線）を介して接地される。その結果、ノードＮ１の電位が低下し、トランジスタＭ１及びＭ２がオン状態となる。トランジスタＭ１及びＭ２は、ダイオード接続トランジスタとして駆動する。
【０１０４】
トランジスタＭ１がオン状態となると、トランジスタＭ１は、メモリセルＭＣに対してセル電流（Ｉｃｅｌｌ＿２ｎｄ）を供給する。
【０１０５】
トランジスタＭ２は、ノードＮ１の電位に基づいて駆動する。そのため、トランジスタＭ２は、ノードＮ４に、セル電流（Ｉｃｅｌｌ＿２ｎｄ）のコピー電流（Ｉｃｏｐｙ＿２ｎｄ）を供給する。
【０１０６】
また、トランジスタＭ７は、Ｖ１ｓｔに基づいてオン状態となる。
【０１０７】
また、トランジスタＭ８は、Ｖｓｈｆｔに基づいてオン状態となる。そのため、トランジスタＭ８は、シフト電流（Ｉｃｏｐｙ＿ｓｈｆｔ）を供給する。
【０１０８】
そして、ノードＮ５の電位は、セル電流（Ｉｃｏｐｙ＿２ｎｄ）、シフト電流（Ｉｃｏｐｙ＿ｓｈｆｔ）及びＶ１ｓｔに基づく電圧情報（信号電圧）Ｖ２ｎｄになる。
【０１０９】
具体的には、図１２に示すように、Ｖ１ｓｔの結果が、０データを示すＶ１ｓｔ＿０である場合、Ｖ２ｎｄは、Ｖ１ｓｔ＿０よりも低いＶ２ｎｄ＿０となる。Ｖ１ｓｔの結果が、１データを示すＶ１ｓｔ＿１である場合、Ｖ２ｎｄは、Ｖ１ｓｔ＿１よりも高いＶ２ｎｄ＿１となる。時刻Ｔ４において、Ｖ１ｓｔ＿０及びＶ２ｎｄ＿０と、Ｖ１ｓｔ＿１及びＶ２ｎｄ＿１と、はそれぞれ、データがセンス可能なｄＶ以上の差がつく。
【０１１０】
［時刻Ｔ４］〜
コントローラ１７は、判定動作（ステップＳ１００４）において、信号ＲＥＮを“Ｌ”レベルに立ち下げ、信号ＳＥＮ２を“Ｈ”レベルに立ち上げる。また、コントローラ１７は、信号ＬＡＴＰＢを“Ｈ”レベルとし、信号ＬＡＴＮ、信号ＳＥＮを“Ｌ”レベルとする。
【０１１１】
センスアンプ１２０において、トランジスタＭ１２、Ｍ１３、Ｍ１４、Ｍ１６、Ｍ１８、Ｍ１９、Ｍ２１、及びＭ２２がオン状態となる。
【０１１２】
これにより、トランジスタＭ２１は、Ｖ１ｓｔに対応する電流Ｉ１ｓｔを流し、トランジスタＭ２２は、Ｖ２ｎｄに対応する電流Ｉ２ｎｄを流す。
【０１１３】
信号ＳＥＮを“Ｈ”レベルにすることで、トランジスタＭ１３、及びＭ１４がオフ状態となり、トランジスタＭ１３、及びＭ１４からの電流供給が絶たれる。これにより、ノードＮ８の電位は、電流Ｉ１ｓｔに基づいて決まる。ノードＮ９の電位は、電流Ｉ２ｎｄに基づいて決まる。これにより、ノードＮ８とノードＮ９との間で電圧差が付き、トランジスタＭ１０、Ｍ１１、Ｍ１５、及びＭ１８のポジティブフィードバックにより一気に電圧差が広がる。
【０１１４】
これによりセンスアンプ１２０は信号ＤＯ及び信号ＤＯＢを確定する。
【０１１５】
コントローラ１７は、判定動作（ステップＳ１００４）が終了すると、信号ＬＡＴＰＢを“Ｌ”レベルに立ち下げ、信号ＬＡＴＮを“Ｈ”レベルに立ち上げる。これにより、センスアンプ１２０のトランジスタＭ９、Ｍ１７、及びＭ２０がオン状態となる。これにより、信号ＤＯ及び信号ＤＯＢの電位差を“Ｈ”レベルと“Ｌ”レベルと、に広げる。
【０１１６】
＜１−３＞効果
上述した実施形態によれば、ダイオード接続トランジスタからなるカレントミラーを用いて、第１読み出し動作及び第２読み出し動作を行っている。
【０１１７】
以下に、上述した実施形態の理解を容易にするために、比較例について説明する。比較例では、第２読み出し動作において、ビット線（グローバルビット線）を充電するトランジスタは、定電流トランジスタとして駆動する場合について説明する。
【０１１８】
図１３は、比較例に係るメモリデバイスのプリアンプを示している。図１３に示すように、比較例に係るメモリデバイスのプリアンプは、ＰＭＯＳトランジスタＭ２３、Ｍ２４、及びＭ２６と、ＮＭＯＳトランジスタＭ３、Ｍ４、及びＭ２５と、容量Ｃ３、及びＣ４と、を備えている。
【０１１９】
図１４に示すように、第１読み出し動作時において、トランジスタＭ２３を介して、セル電流Ｉｃｅｌｌ＿１ｓｔが供給される。その結果、メモリセルのデータに応じた電位Ｖ１ｓｔが記憶される。
【０１２０】
続いて、図１５に示すように、第２読み出し動作時において、トランジスタＭ２４、及びＭ２５がオフ状態となる。これにより、トランジスタＭ２３は、定電流トランジスタとしてセル電流Ｉｃｅｌｌ＿２ｎｄを供給する。しかし、第１読み出し動作時の読み出し電流が小さく、Ｖ１ｓｔが大きい場合、ビット線充電の速度が低下する。その結果、図１６に示すように、比較例における第２読み出し動作に要する時間が、第１実施形態における第２読み出し動作に要する時間よりも、期間ｄＴ（Ｔ７−Ｔ４）だけ増大してしまう可能性がある。ＭＴＪ素子を小さくするスケーリングが進むと、ともに読み出し電流も小さくする必要がある。このため、比較例では読み出し速度が遅くなることを意味する。
【０１２１】
上述した実施形態によれば、ビット線を充電する電流経路と、Ｖ１ｓｔ及びＶ２ｎｄを生成する経路とを電気的に分離している。そのため、ビット線を充電する電流経路においては、ダイオード接続を利用してビット線を充電することができる。そのため、上述した実施形態に係るプリアンプは、第１読み出し結果が小さくＶ１ｓｔが大きくなった場合でも、Ｖ１ｓｔの大小に関係無くダイオード接続を利用してビット線を充電することができる。
【０１２２】
以上のように、上述した実施形態によれば、容易な制御で高品質な読み出し動作を行うことができるメモリデバイスを提供することが可能となる。
【０１２３】
＜２＞第２実施形態
第２実施形態について説明する。第２実施形態では、センス回路がソース線に接続される場合について説明する。尚、第２実施形態の基本的な構成及び基本的な動作は、上述した第１実施形態と同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。
【０１２４】
＜２−１＞構成
＜２−１−１＞センスアンプ／ライトドライバ
図１７を用いて、第２実施形態に係るメモリデバイスのセンスアンプ／ライトドライバ１２について説明する。
【０１２５】
図１７に示すように、センスアンプ／ライトドライバ１２は、複数のセンス回路２００を備えている。複数のセンス回路２００は、ソース線（グローバルソース線）毎に設けられている。そして、複数のセンス回路２００は、それぞれ、プリアンプ２１０及びセンスアンプ１２０を備えている。
【０１２６】
プリアンプ２１０は、ソース線を介してメモリセルＭＣからの電流（セル電流）を受信し、セル電流に基づく電圧Ｖ１ｓｔ及びＶ２ｎｄを記憶する。
【０１２７】
＜２−１−２＞プリアンプの構成
続いて図１８を用いて、第２実施形態に係るメモリデバイスのプリアンプ２１０の構成について説明する。
【０１２８】
図１８に示すように、プリアンプ１１０は、ＰＭＯＳトランジスタＭ３０、Ｍ３１、Ｍ３３、及びＭ３４と、ＮＭＯＳトランジスタＭ２７、Ｍ２８、Ｍ２９、及びＭ３２と、容量Ｃ５、及びＣ６と、を備えている。
【０１２９】
トランジスタＭ２７の一端は接地電位ＶＳＳが印加され、他端及びゲート電極はノードＮ１７に接続される。
【０１３０】
トランジスタＭ２８の一端は接地電位ＶＳＳが印加され、他端はノードＮ２０に接続され、ゲート電極はノードＮ１７に接続される。
【０１３１】
トランジスタＭ２７及びトランジスタＭ２８はカレントミラーとして機能する。
【０１３２】
トランジスタＭ２９の一端はノードＮ１７に接続され、他端はノードＮ１８に接続され、ゲート電極は信号ＲＥＮが供給される。
【０１３３】
トランジスタＭ３０の一端はノードＮ１８に接続され、他端はソース線（グローバルソース線）に接続され、ゲート電極は信号Ｖｃｌａｍｐが供給される。
【０１３４】
トランジスタＭ３１の一端はノードＮ２０に接続され、他端はノードＮ２１に接続され、ゲート電極は信号ＳＷ１Ｂが供給される。
【０１３５】
トランジスタＭ３２の一端はノードＮ２０に接続され、他端はノードＮ２１に接続され、ゲート電極は信号ＳＷ１Ｐが供給される。
【０１３６】
トランジスタＭ３１及びトランジスタＭ３２は一つのスイッチとして機能する。
【０１３７】
トランジスタＭ３３の一端はノードＮ２０に接続され、他端は電源電圧ＶＤＤが印加され、ゲート電極はノードＮ２１に接続される。
【０１３８】
トランジスタＭ３４の一端はノードＮ２０に接続され、他端は電源電圧ＶＤＤが印加され、ゲート電極は信号Ｖｓｈｆｔが供給される。
【０１３９】
容量Ｃ５は、一端はノードＮ２１に接続され、他端は接地電圧ＶＳＳが印加される。
【０１４０】
容量Ｃ６は、一端はノードＮ２０に接続され、他端は接地電圧ＶＳＳが印加される。
【０１４１】
ノードＮ２０の電位はＶ２ｎｄとしてセンスアンプ１２０に供給される。トランジスタＭ２８、Ｍ３３、及びＭ３４と、ノードＮ２０と、容量Ｃ６と、は、Ｖ２ｎｄ生成部として考えることができる。
【０１４２】
ノードＮ２１の電位はＶ１ｓｔとしてセンスアンプ１２０に供給される。トランジスタＭ２８、Ｍ３１、Ｍ３２、及びＭ３３と、ノードＮ２１と、容量Ｃ５とは、Ｖ１ｓｔ生成部として考えることができる。
【０１４３】
プリアンプ１１０の動作については後述する。
【０１４４】
＜２−２＞読み出し動作の詳細
図１９の波形図に沿って、第２実施形態に係るメモリシステムの読み出し動作の詳細を説明する。
【０１４５】
［時刻Ｔ１］〜［時刻Ｔ２］
コントローラ１７は、第１読み出し動作（ステップＳ１００１）において、信号ＲＥＮ、信号ＳＷ１Ｐ、及び信号Ｖｓｈｆｔを“Ｈ”レベル、信号ＳＷ１Ｂ、及び信号Ｖｃｌａｍｐを“Ｌ”レベルとする。
【０１４６】
これにより、図２０に示すように、トランジスタＭ２９、Ｍ３０、Ｍ３１、及びＭ３２はオン状態となる。これにより、ノードＮ１７は、ビット線（グローバルビット線）、メモリセルＭＣ、ソース線（グローバルソース線）を介して電圧が供給される。その結果、ノードＮ１７の電位が上昇し、トランジスタＭ２７及びＭ２８がオン状態となる。トランジスタＭ２７及びＭ２８は、ダイオード接続トランジスタとして駆動する。
【０１４７】
トランジスタＭ２７がオン状態となると、トランジスタＭ２７には、メモリセルＭＣからセル電流（Ｉｃｅｌｌ＿１ｓｔ）が流れる。
【０１４８】
トランジスタＭ２８は、ノードＮ１７の電位に基づいて駆動する。そのため、トランジスタＭ２８には、セル電流（Ｉｃｅｌｌ＿１ｓｔ）のコピー電流（Ｉｃｏｐｙ＿１ｓｔ）が流れる。
【０１４９】
以上の様に、トランジスタＭ２７及びＭ２８はカレントミラーを構成している。
【０１５０】
そして、ノードＮ２１の電位は、コピー電流（Ｉｃｏｐｙ＿１ｓｔ）に基づく電圧情報（信号電圧）Ｖ１ｓｔになる。
【０１５１】
以上のように、プリアンプ２１０は、トランジスタＭ２７、Ｍ２９、及びＭ３０から構成される第１電流経路を介して、メモリセルＭＣからのセル電流（Ｉｃｅｌｌ＿１ｓｔ）が流れる。また、プリアンプ２１０は、トランジスタＭ２８から構成される第２電流経路を介して、ノードＮ２０からコピー電流（Ｉｃｏｐｙ＿１ｓｔ）が流れる。この第１電流経路と、第２電流経路とは、電気的に分離されている。
【０１５２】
なお、トランジスタＭ３４はオフ状態となる。
【０１５３】
［時刻Ｔ２］〜［時刻Ｔ３］
コントローラ１７は、“０”書き込み動作（ステップＳ１００２）において、信号ＲＥＮ、信号ＳＷ１Ｐ、を“Ｌ”レベルに立ち下げ、信号ＷＲＩＴＥ０、及び信号ＳＷ１Ｂを“Ｈ”レベルに立ち上げる。信号ＷＲＩＴＥ０は、”０”書込み動作に係る信号である。信号ＷＲＩＴＥ０が”Ｈ”レベルの場合に、ライトドライバが”０”書込み動作を行う。
【０１５４】
図２０に示すように、トランジスタＭ２７、Ｍ２８、Ｍ２９、Ｍ３１、Ｍ３２、及びＭ３４がオフ状態となる。
【０１５５】
これにより、図示しないライトドライバにより、メモリセルに対して“０”データが書込まれる。
【０１５６】
［時刻Ｔ３］〜［時刻Ｔ４］
コントローラ１７は、第２読み出し動作（ステップＳ１００３）において、信号ＲＥＮを“Ｈ”レベルに立ち上げ、信号ＷＲＩＴＥ０、及び信号Ｖｓｈｆｔを“Ｌ”レベルに立ち下げる。
【０１５７】
これにより、図２２に示すように、トランジスタＭ２９はオン状態となる。これにより、ノードＮ１７は、ビット線（グローバルビット線）、メモリセルＭＣ、及びソース線（グローバルソース線）を電圧が供給される。その結果、ノードＮ１７の電位が上昇し、トランジスタＭ２７及びＭ２８がオン状態となる。トランジスタＭ２７及びＭ２８は、ダイオード接続トランジスタとして駆動する。
【０１５８】
トランジスタＭ２７がオン状態となると、トランジスタＭ２７には、メモリセルＭＣからセル電流（Ｉｃｅｌｌ＿２ｎｄ）が流れる。
【０１５９】
トランジスタＭ２８は、ノードＮ１７の電位に基づいて駆動する。そのため、トランジスタＭ２８には、セル電流（Ｉｃｅｌｌ＿２ｎｄ）のコピー電流（Ｉｃｏｐｙ＿２ｎｄ）が流れる。
【０１６０】
また、トランジスタＭ３３は、Ｖ１ｓｔに基づいてオン状態となる。
【０１６１】
また、トランジスタＭ３４は、Ｖｓｈｆｔに基づいてオン状態となる。そのため、トランジスタＭ３４は、シフト電流（Ｉｃｏｐｙ＿ｓｈｆｔ）を供給する。
【０１６２】
そして、ノードＮ２０の電位は、セル電流（Ｉｃｏｐｙ＿２ｎｄ）、シフト電流（Ｉｃｏｐｙ＿ｓｈｆｔ）及びＶ１ｓｔに基づく電圧情報（信号電圧）Ｖ２ｎｄになる。
【０１６３】
具体的には、図２３に示すように、Ｖ１ｓｔの結果が、０データを示すＶ１ｓｔ＿０である場合、Ｖ２ｎｄは、Ｖ１ｓｔ＿０よりも低いＶ２ｎｄ＿０となる。Ｖ１ｓｔの結果が、１データを示すＶ１ｓｔ＿１である場合、Ｖ２ｎｄは、Ｖ１ｓｔ＿１よりも高いＶ２ｎｄ＿１となる。時刻Ｔ４において、Ｖ１ｓｔ＿０及びＶ２ｎｄ＿０と、Ｖ１ｓｔ＿１及びＶ２ｎｄ＿１と、はそれぞれ、データがセンス可能なｄＶ以上の差がつく。
【０１６４】
［時刻Ｔ４］〜
時刻Ｔ４以降の動作は、図１２を用いて説明した時刻Ｔ４以降の動作と同様である。
【０１６５】
＜２−３＞効果
上述した実施形態によれば、ダイオード接続トランジスタからなるカレントミラーを用いて、第１読み出し動作及び第２読み出し動作を行っている。
【０１６６】
以下に、上述した実施形態の理解を容易にするために、比較例について説明する。比較例では、第２読み出し動作において、ソース線（グローバルソース線）を充電するトランジスタは、定電流トランジスタとして駆動する場合について説明する。
【０１６７】
図２４は、比較例に係るメモリデバイスのプリアンプを示している。図２４に示すように、比較例に係るメモリデバイスのプリアンプは、ＰＭＯＳトランジスタＭ３０、及びＭ３５と、ＮＭＯＳトランジスタＭ２９、Ｍ３６、Ｍ３７、及びＭ３８と、容量Ｃ７、及びＣ８と、を備えている。
【０１６８】
図２５に示すように、第１読み出し動作時において、トランジスタＭ３７を介して、セル電流Ｉｃｅｌｌ＿１ｓｔが流れる。その結果、メモリセルのデータに応じた電位Ｖ１ｓｔが記憶される。
【０１６９】
続いて、図２６に示すように、第２読み出し動作時において、トランジスタＭ３５、及びＭ３６がオフ状態となる。これにより、トランジスタＭ３７は、定電流トランジスタとしてセル電流Ｉｃｅｌｌ＿２ｎｄが流れる。しかし、第１読み出し動作時の読み出し電流が小さく、Ｖ１ｓｔが大きい場合、ビット線充電の速度が低下する。その結果、図２７に示すように、比較例における第２読み出し動作に要する時間が、第１実施形態における第２読み出し動作に要する時間よりも、期間ｄＴ（Ｔ７−Ｔ４）だけ増大してしまう可能性がある。ＭＴＪ素子を小さくするスケーリングが進むと、ともに読み出し電流も小さくする必要がある。このため、比較例では読み出し速度が遅くなることを意味する。
【０１７０】
上述した実施形態によれば、ビット線を充電する電流経路と、Ｖ１ｓｔ及びＶ２ｎｄを生成する経路とを電気的に分離している。そのため、ビット線を充電する電流経路においては、ダイオード接続を利用してビット線を充電することができる。そのため、上述した実施形態に係るプリアンプは、第１読み出し結果が小さくＶ１ｓｔが大きくなった場合でも、Ｖ１ｓｔの大小に関係無くダイオード接続を利用してビット線を充電することができる。
【０１７１】
以上のように、上述した実施形態によれば、容易な制御で高品質な読み出し動作を行うことができるメモリデバイスを提供することが可能となる。
【０１７２】
＜３＞第３実施形態
第３実施形態について説明する。第３実施形態では、Ｖ１ｓｔを記憶するノードと、Ｖ２ｎｄを記憶するノードと、の間を複数のスイッチで接続制御を行う場合について説明する。尚、第３実施形態の基本的な構成及び基本的な動作は、上述した第１実施形態と同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。
【０１７３】
＜３−１＞構成
＜３−１−１＞プリアンプの構成
図２８を用いて、第３実施形態に係るメモリデバイスのプリアンプ１１０の構成について説明する。
【０１７４】
図２８に示すように、プリアンプ１１０は、ＰＭＯＳトランジスタＭ２３、及びＭ２６と、ＮＭＯＳトランジスタＭ３、及びＭ４と、複数のスイッチ（ここでは一例としてスイッチＳＷ１、及びＳＷ２）と、及び容量Ｃ３、及びＣ４と、を備えている。
【０１７５】
トランジスタＭ２３の一端は電源電圧ＶＤＤが印加され、他端はノードＮ１５に接続され、ゲート電極はノードＮ１６に接続される。
【０１７６】
トランジスタＭ３の一端はノードＮ１５に接続され、他端はノードＮ２に接続され、ゲート電極は信号Ｖｃｌａｍｐが供給される。
【０１７７】
トランジスタＭ４の一端はノードＮ２に接続され、他端はビット線（グローバルビット線）に接続され、ゲート電極は信号ＲＥＮが供給される。
【０１７８】
スイッチＳＷ１の一端はノードＮ１５に接続され、他端はノードＮ１６に接続される。
【０１７９】
スイッチＳＷ２の一端はノードＮ１５に接続され、他端はノードＮ１６に接続される。
【０１８０】
スイッチＳＷ１のチャネル面積は、少なくともスイッチＳＷ２のチャネル面積以上である。
【０１８１】
トランジスタＭ２６の一端は電源電圧ＶＤＤが印加され、他端はノードＮ１５に接続され、ゲート電極は信号Ｖｓｈｆｔが供給される。
【０１８２】
容量Ｃ３は、一端はノードＮ１６に接続され、他端は接地電圧ＶＳＳが印加される。
【０１８３】
容量Ｃ４は、一端はノードＮ１５に接続され、他端は接地電圧ＶＳＳが印加される。
【０１８４】
ノードＮ１５の電位はＶ２ｎｄとしてセンスアンプ１２０に供給される。トランジスタＭ２３、及びＭ２６と、ノードＮ１５と、容量Ｃ４と、は、Ｖ２ｎｄ生成部として考えることができる。
【０１８５】
ノードＮ１６の電位はＶ１ｓｔとしてセンスアンプ１２０に供給される。トランジスタＭ２３と、スイッチＳＷ１、及びＳＷ２と、ノードＮ１６と、容量Ｃ３と、は、Ｖ１ｓｔ生成部として考えることができる。
【０１８６】
プリアンプ１１０の動作については後述する。
【０１８７】
＜３−１−２＞スイッチの構成
図２９を用いて、Ｖ１ｓｔが記憶されるノードと、Ｖ２ｎｄが記憶されるノードと、の接続を制御するスイッチの構成について説明する。
【０１８８】
図２９に示すように、スイッチＳＷ１、及びスイッチＳＷ２は、それぞれＣＭＯＳトランジスタである。
【０１８９】
スイッチＳＷ１は、ＰＭＯＳトランジスタＭ３９、及びＮＭＯＳトランジスタＭ４０を備えている。ＰＭＯＳトランジスタＭ３９は、一端はノードＮ１５に接続され、他端はノードＮ１６に接続され、ゲート電極は信号ＳＷ１Ｂが供給される。ＮＭＯＳトランジスタＭ４０は、一端はノードＮ１５に接続され、他端はノードＮ１６に接続され、ゲート電極は信号ＳＷ１Ｐが供給される。
【０１９０】
スイッチＳＷ２は、ＰＭＯＳトランジスタＭ４１、及びＮＭＯＳトランジスタＭ４２を備えている。ＰＭＯＳトランジスタＭ４１は、一端はノードＮ１５に接続され、他端はノードＮ１６に接続され、ゲート電極は信号ＳＷ２Ｂが供給される。ＮＭＯＳトランジスタＭ４２は、一端はノードＮ１５に接続され、他端はノードＮ１６に接続され、ゲート電極は信号ＳＷ２Ｐが供給される。
【０１９１】
なお、ＰＭＯＳトランジスタＭ３９のチャネル面積は、少なくともＰＭＯＳトランジスタＭ４１のチャネル面積以上である。同様に、ＮＭＯＳトランジスタＭ４０のチャネル面積は、少なくともＮＭＯＳトランジスタＭ４２のチャネル面積以上である。
【０１９２】
＜３−２＞読み出し動作の詳細
図３０の波形図に沿って、第３実施形態に係るメモリシステムの読み出し動作の詳細を説明する。
【０１９３】
［時刻Ｔ１０］〜［時刻Ｔ１１］
コントローラ１７は、第１読み出し動作（ステップＳ１００１）において、信号ＲＥＮ、信号ＳＷ１Ｐ、信号ＳＷ２Ｐ、及び信号Ｖｃｌａｍｐを“Ｈ”レベル、信号ＳＷ１Ｂ、信号ＳＷ２Ｂ、及び信号Ｖｓｈｆｔを“Ｌ”レベルとする。
【０１９４】
これにより、図３１に示すように、トランジスタＭ３、及びＭ４と、スイッチＳＷ１、及びＳＷ２と、はオン状態となる。これにより、ノードＮ１６は、スイッチＳＷ１、及びＳＷ２と、トランジスタＭ３、及びＭ４と、ビット線（グローバルビット線）と、メモリセルＭＣと、ソース線（グローバルソース線）と、を介して接地される。その結果、ノードＮ１６の電位が低下し、トランジスタＭ２３がオン状態となる。
【０１９５】
トランジスタＭ２３がオン状態となると、トランジスタＭ２３は、メモリセルＭＣに対してセル電流（Ｉｃｅｌｌ＿１ｓｔ）を供給する。
【０１９６】
また、ノードＮ１６は、２つのスイッチＳＷ１、及びＳＷ２によって充電される。そのため、スイッチＳＷ１、及びＳＷ２のスイッチングノイズによる、電圧の低下を抑制することができる。
【０１９７】
なお、トランジスタＭ２６はオフ状態となる。
【０１９８】
［時刻Ｔ１１］〜［時刻Ｔ１２］
コントローラ１７は、第１読み出し動作（ステップＳ１００１）の途中で、信号ＳＷ１Ｂを“Ｈ”レベル、信号ＳＷ１Ｐを“Ｌ”レベルとする。
【０１９９】
これにより、図３２に示すように、スイッチＳＷ１はオフ状態となる。これにより、ノードＮ１６は、スイッチＳＷ２と、トランジスタＭ３、及びＭ４と、ビット線（グローバルビット線）と、メモリセルＭＣと、ソース線（グローバルソース線）と、を介して接地される。
【０２００】
そして、ノードＮ１６の電位は、セル電流（Ｉｃｅｌｌ＿１ｓｔ）に基づく電圧情報（信号電圧）Ｖ１ｓｔになる。
【０２０１】
このように、第１読み出し動作（ステップＳ１００１）の開始時にはスイッチＳＷ１及びＳＷ２をオンさせるが、途中でスイッチＳＷ１をオフする。
【０２０２】
［時刻Ｔ１２］〜［時刻Ｔ１３］
コントローラ１７は、“０”書き込み動作（ステップＳ１００２）において、信号ＲＥＮ、及び信号ＳＷ２Ｐを“Ｌ”レベルに立ち下げ、信号ＷＲＩＴＥ０、及び信号ＳＷ２Ｂを“Ｈ”レベルに立ち上げる。信号ＷＲＩＴＥ０は、”０”書込み動作に係る信号である。信号ＷＲＩＴＥ０が”Ｈ”レベルの場合に、ライトドライバが”０”書込み動作を行う。
【０２０３】
図３３に示すように、トランジスタＭ４、及びＭ２６と、スイッチＳＷ１、及びＳＷ２と、がオフ状態となる。
【０２０４】
これにより、図示しないライトドライバにより、メモリセルに対して“０”データが書込まれる。
【０２０５】
［時刻Ｔ１３］〜［時刻Ｔ１４］
コントローラ１７は、第２読み出し動作（ステップＳ１００３）において、信号ＲＥＮ、及び信号Ｖｓｈｆｔを“Ｈ”レベルに立ち上げ、信号ＷＲＩＴＥ０、を“Ｌ”レベルに立ち下げる。
【０２０６】
これにより、図３４に示すように、トランジスタＭ３、及びＭ４はオン状態となる。これにより、ノードＮ１５は、ビット線（グローバルビット線）、メモリセルＭＣ、及びソース線（グローバルソース線）を介して接地される。
【０２０７】
また、トランジスタＭ２３は、Ｖ１ｓｔに基づいてオン状態となる。
【０２０８】
また、トランジスタＭ２６は、Ｖｓｈｆｔに基づいてオン状態となる。そのため、トランジスタＭ２６は、シフト電流（Ｉｃｅｌｌ＿ｓｈｆｔ）を供給する。
【０２０９】
そして、ノードＮ１５の電位は、セル電流（Ｉｃｏｐｙ＿２ｎｄ）、シフト電流（Ｉｃｅｌｌ＿ｓｈｆｔ）及びＶ１ｓｔに基づく電圧情報（信号電圧）Ｖ２ｎｄになる。
【０２１０】
［時刻Ｔ１４］〜
時刻Ｔ１４以降の動作は、図８を用いて説明した時刻Ｔ４以降の動作と同様である。
【０２１１】
＜３−３＞効果
上述した実施形態によれば、Ｖ１ｓｔを記憶するノードと、Ｖ２ｎｄを記憶するノードと、の間を複数のスイッチで接続制御を行っている。
【０２１２】
メモリデバイス１０内の電源電圧の変化、温度変化、また場所依存性などによって制御信号のスルーレートの差が発生することがある。そのような場合、Ｖ１ｓｔを記憶するノードと、Ｖ２ｎｄを記憶するノードと、の間に設けられるスイッチを切り換える際に、ノイズが生じることがある。
【０２１３】
例えば、第１実施形態の比較例のトランジスタＭ２４、及びＭ２５からなる１つのスイッチを切り換える場合、図３５の破線に示すように、ノイズによって理想とされる電圧からｄＶ１だけ降圧されてしまうことがある。このように、Ｖ１ｓｔにノイズが混入してしまえば、読み出しマージンが減る恐れがある。
【０２１４】
他方で、本実施形態では、第１読み出し時に、２つのスイッチ（ＳＷ１及びＳＷ２）を両方ともオン状態とする。これにより、スイッチを切り換える際のノイズを、抑制することができる。そして、その後面積の大きいスイッチＳＷ１を閉じる。この際、ノイズが発生し、電圧がｄＶ２だけ降下する可能性がある。しかし、この変動は、第１実施形態の比較例のトランジスタＭ２４、Ｍ２５からなる１つのスイッチを切り換える場合に比べて少ない（ｄＶ２＜ｄＶ１）。そのため、Ｖ１ｓｔへのノイズの混入を抑制し、読み出しマージンを確保可能となる。
【０２１５】
以上のように、上述した実施形態によれば、容易な制御で高品質な読み出し動作を行うことができるメモリデバイスを提供することが可能となる。
【０２１６】
なお、ビット線充電速度を確保するため、スイッチＳＷ１は、チャネル面積が大きいトランジスタが使っても良い。また、容量低減またノイズ抑止の観点でスイッチＳＷ２は、最小サイズのトランジスタを使っても良い。また、更に充電速度を速くしたい場合は、複数個並列接続するトランジスタをスイッチＳＷ１として使用しても良い。
【０２１７】
＜３−４＞変形例１
＜３−４−１＞スイッチの構成
図３６を用いて、Ｖ１ｓｔが記憶されるノードと、Ｖ２ｎｄが記憶されるノードと、の接続を制御するスイッチ（変形例１）の構成について説明する。
【０２１８】
図３６に示すように、スイッチＳＷ１、及びスイッチＳＷ２は、それぞれＮＭＯＳトランジスタである。
【０２１９】
スイッチＳＷ１は、ＮＭＯＳトランジスタＭ４０を備えている。
【０２２０】
スイッチＳＷ２は、ＮＭＯＳトランジスタＭ４２を備えている。
【０２２１】
なお、ＮＭＯＳトランジスタＭ４０のチャネル面積は、少なくともＮＭＯＳトランジスタＭ４２のチャネル面積以上である。
【０２２２】
＜３−４−２＞読み出し動作
図３７を用いて、第３実施形態の変形例１に係るメモリシステムの読み出し動作を説明する。
【０２２３】
図３７に示すように、第３実施形態の変形例１に係るメモリシステムの読み出し動作は、図３０の信号ＳＷ１Ｂ、及びＳＷ２Ｂを削除した動作と同様である。
【０２２４】
＜３−５＞変形例２
＜３−５−１＞スイッチの構成
図３８を用いて、Ｖ１ｓｔが記憶されるノードと、Ｖ２ｎｄが記憶されるノードと、の接続を制御するスイッチ（変形例２）の構成について説明する。
【０２２５】
図３８に示すように、スイッチＳＷ１は、ＮＭＯＳトランジスタであり、スイッチＳＷ２は、ＣＭＯＳトランジスタである。
【０２２６】
スイッチＳＷ１は、ＮＭＯＳトランジスタＭ４０を備えている。
【０２２７】
スイッチＳＷ２は、ＰＭＯＳトランジスタＭ４１及びＮＭＯＳトランジスタＭ４２を備えている。
【０２２８】
なお、ＮＭＯＳトランジスタＭ４０のチャネル面積は、少なくともＮＭＯＳトランジスタＭ４２のチャネル面積以上である。
【０２２９】
＜３−５−２＞読み出し動作
図３９を用いて、第３実施形態の変形例２に係るメモリシステムの読み出し動作を説明する。
【０２３０】
図３９に示すように、第３実施形態の変形例２に係るメモリシステムの読み出し動作は、図３０の信号ＳＷ１Ｂを削除した動作と同様である。
【０２３１】
＜３−６＞変形例３
＜３−６−１＞スイッチの構成
図４０を用いて、Ｖ１ｓｔが記憶されるノードと、Ｖ２ｎｄが記憶されるノードと、の接続を制御するスイッチ（変形例３）の構成について説明する。
【０２３２】
図４０に示すように、スイッチＳＷ１及びＳＷ２は、それぞれＰＭＯＳトランジスタである。
【０２３３】
スイッチＳＷ１は、ＰＭＯＳトランジスタＭ３９を備えている。
【０２３４】
スイッチＳＷ２は、ＰＭＯＳトランジスタＭ４１を備えている。
【０２３５】
なお、ＰＭＯＳトランジスタＭ３９のチャネル面積は、少なくともＰＭＯＳトランジスタＭ４１のチャネル面積以上である。
【０２３６】
＜３−６−２＞読み出し動作
図４１を用いて、第３実施形態の変形例３に係るメモリシステムの読み出し動作を説明する。
【０２３７】
図４１に示すように、第３実施形態の変形例３に係るメモリシステムの読み出し動作は、図３０の信号ＳＷ１Ｐ、及びＳＷ２Ｐを削除した動作と同様である。
【０２３８】
＜３−７＞変形例４
＜３−７−１＞スイッチの構成
図４２を用いて、Ｖ１ｓｔが記憶されるノードと、Ｖ２ｎｄが記憶されるノードと、の接続を制御するスイッチ（変形例４）の構成について説明する。
【０２３９】
図４２に示すように、スイッチＳＷ１は、ＰＭＯＳトランジスタであり、スイッチＳＷ２は、ＣＭＯＳトランジスタである。
【０２４０】
スイッチＳＷ１は、ＰＭＯＳトランジスタＭ３９を備えている。
【０２４１】
スイッチＳＷ２は、ＰＭＯＳトランジスタＭ４１及びＮＭＯＳトランジスタＭ４２を備えている。
【０２４２】
なお、ＰＭＯＳトランジスタＭ３９のチャネル面積は、少なくともＰＭＯＳトランジスタＭ４１のチャネル面積以上である。
【０２４３】
＜３−７−２＞読み出し動作
図４３を用いて、第３実施形態の変形例４に係るメモリシステムの読み出し動作を説明する。
【０２４４】
図４３に示すように、第３実施形態の変形例４に係るメモリシステムの読み出し動作は、図３０の信号ＳＷ１Ｐを削除した動作と同様である。
【０２４５】
＜４＞第４実施形態
第４実施形態について説明する。第４実施形態では、第１実施形態と、第３実施形態と、を組み合わせる場合について説明する。尚、第４実施形態の基本的な構成及び基本的な動作は、上述した各実施形態と同様である。従って、上述した各実施形態で説明した事項及び上述した各実施形態から容易に類推可能な事項についての説明は省略する。
【０２４６】
＜４−１＞プリアンプの構成
図４４を用いて、第４実施形態に係るメモリデバイスのプリアンプ１１０の構成について説明する。
【０２４７】
図４４に示すように、プリアンプ１１０の基本的な構成は、図５で説明したプリアンプと同じである。図５との違いは、トランジスタＭ５及びトランジスタＭ６を削除し、スイッチＳＷ３、及びＳＷ４を追加した点である。
【０２４８】
本実施形態では、スイッチＳＷ３としては、図２９に示したスイッチＳＷ１と同じ構成である場合について説明する。また、スイッチＳＷ４としては、図２９に示したスイッチＳＷ２と同じ構成である場合について説明する。
【０２４９】
しかしながら、スイッチＳＷ３の構成及び動作については、上述した第３実施形態及び第３実施形態の各変形例のスイッチＳＷ１を適用可能である。同様に、スイッチＳＷ４の構成及び動作については、上述した第３実施形態及び第３実施形態の各変形例のスイッチＳＷ２を適用可能である。
【０２５０】
＜４−２＞読み出し動作
図３０の波形図に沿って、第４実施形態に係るメモリシステムの読み出し動作の詳細を説明する。
【０２５１】
［時刻Ｔ１０］〜［時刻Ｔ１１］
コントローラ１７は、第１読み出し動作（ステップＳ１００１）において、信号ＲＥＮ、信号ＳＷ１Ｐ、信号ＳＷ２Ｐ、及び信号Ｖｃｌａｍｐを“Ｈ”レベル、信号ＳＷ１Ｂ、信号ＳＷ２Ｂ、及び号Ｖｓｈｆｔを“Ｌ”レベルとする。
【０２５２】
これにより、図４５に示すように、トランジスタＭ３、及びＭ４と、スイッチＳＷ３、及びＳＷ４と、はオン状態となる。これにより、ノードＮ１は、ビット線（グローバルビット線）、メモリセルＭＣ、及びソース線（グローバルソース線）を介して接地される。その結果、ノードＮ１の電位が低下し、トランジスタＭ１、及びＭ２がオン状態となる。トランジスタＭ１、及びＭ２は、ダイオード接続トランジスタとして駆動する。
【０２５３】
トランジスタＭ１がオン状態となると、トランジスタＭ１は、メモリセルＭＣに対してセル電流（Ｉｃｅｌｌ＿１ｓｔ）を供給する。
【０２５４】
トランジスタＭ２は、ノードＮ１の電位に基づいて駆動する。そのため、トランジスタＭ２は、ノードＮ５に、セル電流（Ｉｃｅｌｌ＿１ｓｔ）のコピー電流（Ｉｃｏｐｙ＿１ｓｔ）を供給する。
【０２５５】
以上の様に、トランジスタＭ１及びＭ２はカレントミラーを構成している。
【０２５６】
また、ノードＮ６は、２つのスイッチＳＷ３、及びＳＷ４によって充電される。そのため、スイッチＳＷ３、及びＳＷ４のスイッチングノイズによる、電圧の低下を抑制することができる。
【０２５７】
なお、トランジスタＭ８はオフ状態となる。
【０２５８】
［時刻Ｔ１１］〜［時刻Ｔ１２］
コントローラ１７は、第１読み出し動作（ステップＳ１００１）の途中で、信号ＳＷ１Ｂを“Ｈ”レベル、信号ＳＷ１Ｐを“Ｌ”レベルとする。
【０２５９】
これにより、図４６に示すように、スイッチＳＷ３はオフ状態となる。
【０２６０】
そして、ノードＮ６の電位は、コピー電流（Ｉｃｏｐｙ＿１ｓｔ）に基づく電圧情報（信号電圧）Ｖ１ｓｔになる。
【０２６１】
以上のように、プリアンプ１１０は、トランジスタＭ１、Ｍ３、及びＭ４から構成される第１電流経路を介して、メモリセルＭＣにセル電流（Ｉｃｅｌｌ＿１ｓｔ）を流す。また、プリアンプ１１０は、トランジスタＭ２から構成される第２電流経路を介して、ノードＮ６にコピー電流（Ｉｃｏｐｙ＿１ｓｔ）を流す。この第１電流経路と、第２電流経路とは、電気的に分離されている。
【０２６２】
このように、第１読み出し動作（ステップＳ１００１）の開始時にはスイッチＳＷ３、及びＳＷ４をオンさせるが、途中でスイッチＳＷ３をオフする。
【０２６３】
［時刻Ｔ１２］〜［時刻Ｔ１３］
コントローラ１７は、“０”書き込み動作（ステップＳ１００２）において、信号ＲＥＮ、及び信号ＳＷ２Ｐを“Ｌ”レベルに立ち下げ、信号ＷＲＩＴＥ０、及び信号ＳＷ２Ｂを“Ｈ”レベルに立ち上げる。信号ＷＲＩＴＥ０は、”０”書込み動作に係る信号である。信号ＷＲＩＴＥ０が”Ｈ”レベルの場合に、ライトドライバが”０”書込み動作を行う。
【０２６４】
図４７に示すように、トランジスタＭ１、Ｍ２、Ｍ４、及びＭ８と、スイッチＳＷ３、及びＳＷ４と、がオフ状態となる。
【０２６５】
これにより、図示しないライトドライバにより、メモリセルに対して“０”データが書込まれる。
【０２６６】
［時刻Ｔ１３］〜［時刻Ｔ１４］
コントローラ１７は、第２読み出し動作（ステップＳ１００３）において、信号ＲＥＮ、及び信号Ｖｓｈｆｔを“Ｈ”レベルに立ち上げ、信号ＷＲＩＴＥ０、を“Ｌ”レベルに立ち下げる。
【０２６７】
これにより、図４８に示すように、トランジスタＭ３、及びＭ４はオン状態となる。これにより、ノードＮ１は、ビット線（グローバルビット線）、メモリセルＭＣ、及びソース線（グローバルソース線）を介して接地される。その結果、ノードＮ１の電位が低下し、トランジスタＭ１、及びＭ２がオン状態となる。トランジスタＭ１、及びＭ２は、ダイオード接続トランジスタとして駆動する。
【０２６８】
トランジスタＭ１がオン状態となると、トランジスタＭ１は、メモリセルＭＣに対してセル電流（Ｉｃｅｌｌ＿２ｎｄ）を供給する。
【０２６９】
トランジスタＭ２は、ノードＮ１の電位に基づいて駆動する。そのため、トランジスタＭ２は、ノードＮ４に、セル電流（Ｉｃｅｌｌ＿２ｎｄ）のコピー電流（Ｉｃｏｐｙ＿２ｎｄ）を供給する。
【０２７０】
また、トランジスタＭ７は、Ｖ１ｓｔに基づいてオン状態となる。
【０２７１】
また、トランジスタＭ８は、Ｖｓｈｆｔに基づいてオン状態となる。そのため、トランジスタＭ８は、シフト電流（Ｉｃｏｐｙ＿ｓｈｆｔ）を供給する。
【０２７２】
そして、ノードＮ５の電位は、セル電流（Ｉｃｏｐｙ＿２ｎｄ）、シフト電流（Ｉｃｏｐｙ＿ｓｈｆｔ）及びＶ１ｓｔに基づく電圧情報（信号電圧）Ｖ２ｎｄになる。
【０２７３】
［時刻Ｔ１４］〜
時刻Ｔ１４以降の動作は、図１８を用いて説明した時刻Ｔ４以降の動作と同様である。
【０２７４】
＜４−３＞効果
上述した実施形態によれば、第１実施形態のプリアンプにおいて、Ｖ１ｓｔを記憶するノードと、Ｖ２ｎｄを記憶するノードと、の間に複数のスイッチを設けている。
【０２７５】
そのため、第１実施形態及び第３実施形態を組み合わせた効果を得ることが可能となる。
【０２７６】
＜５＞第５実施形態
第５実施形態について説明する。第５実施形態では、第２の実施形態の比較例と、第３実施形態とを組み合わせる場合について説明する。尚、第５実施形態の基本的な構成及び基本的な動作は、上述した各実施形態と同様である。従って、上述した各実施形態で説明した事項及び上述した各実施形態から容易に類推可能な事項についての説明は省略する。
【０２７７】
＜５−１＞プリアンプの構成
図４９を用いて、第５実施形態に係るメモリデバイスのプリアンプ２１０の構成について説明する。
【０２７８】
図４９に示すように、プリアンプ２１０の基本的な構成は、図２４で説明したプリアンプと同じである。図２４との違いは、トランジスタＭ３５及びトランジスタＭ３６を削除し、スイッチＳＷ５、及びＳＷ６を追加した点である。
【０２７９】
本実施形態では、スイッチＳＷ５としては、図２９に示したスイッチＳＷ１と同じ構成である場合について説明する。また、スイッチＳＷ６としては、図２９に示したスイッチＳＷ２と同じ構成である場合について説明する。
【０２８０】
しかしながら、スイッチＳＷ５の構成及び動作については、上述した第３実施形態及び第３実施形態の各変形例のスイッチＳＷ１を適用可能である。同様に、スイッチＳＷ６の構成及び動作については、上述した第３実施形態及び第３実施形態の各変形例のスイッチＳＷ２を適用可能である。
【０２８１】
＜５−２＞読み出し動作
図５０の波形図に沿って、第５実施形態に係るメモリシステムの読み出し動作の詳細を説明する。
【０２８２】
［時刻Ｔ１０］〜［時刻Ｔ１１］
コントローラ１７は、第１読み出し動作（ステップＳ１００１）において、信号ＲＥＮ、信号ＳＷ１Ｐ、信号ＳＷ２Ｐ、及び信号Ｖｓｈｆｔを“Ｈ”レベル、信号ＳＷ１Ｂ、信号ＳＷ２Ｂ、及び信号Ｖｃｌａｍｐを“Ｌ”レベルとする。
【０２８３】
これにより、図５１に示すように、トランジスタＭ２９、及びＭ３０と、スイッチＳＷ５、及びＳＷ６と、はオン状態となる。これにより、ノードＮ２３は、ビット線（グローバルビット線）、メモリセルＭＣ、ソース線（グローバルソース線）を介して電圧が供給される。その結果、ノードＮ２３の電位が上昇し、トランジスタＭ３７がオン状態となる。トランジスタＭ３７は、ダイオード接続トランジスタとして駆動する。
【０２８４】
トランジスタＭ３７がオン状態となると、トランジスタＭ３７には、メモリセルＭＣからセル電流（Ｉｃｅｌｌ＿１ｓｔ）が流れる。
【０２８５】
また、ノードＮ２３は、２つのスイッチＳＷ５、及びＳＷ６によって充電される。そのため、スイッチＳＷ５、及びＳＷ６のスイッチングノイズによる、電圧の低下を抑制することができる。
【０２８６】
［時刻Ｔ１１］〜［時刻Ｔ１２］
コントローラ１７は、第１読み出し動作（ステップＳ１００１）の途中で、信号ＳＷ１Ｂを“Ｈ”レベル、信号ＳＷ１Ｐを“Ｌ”レベルとする。
【０２８７】
これにより、図５２に示すように、スイッチＳＷ５はオフ状態となる。
【０２８８】
そして、ノードＮ２３の電位は、セル電流（Ｉｃｅｌｌ＿１ｓｔ）に基づく電圧情報（信号電圧）Ｖ１ｓｔになる。
【０２８９】
なお、トランジスタＭ３８はオフ状態となる。
【０２９０】
［時刻Ｔ１２］〜［時刻Ｔ１３］
コントローラ１７は、“０”書き込み動作（ステップＳ１００２）において、信号ＲＥＮ、及び信号ＳＷ２Ｐを“Ｌ”レベルに立ち下げ、信号ＷＲＩＴＥ０、及び信号ＳＷ２Ｂを“Ｈ”レベルに立ち上げる。信号ＷＲＩＴＥ０は、”０”書込み動作に係る信号である。信号ＷＲＩＴＥ０が”Ｈ”レベルの場合に、ライトドライバが”０”書込み動作を行う。
【０２９１】
図５３に示すように、トランジスタＭ２９、及びＭ３８と、スイッチＳＷ５、及びＳＷ６とがオフ状態となる。
【０２９２】
これにより、図示しないライトドライバにより、メモリセルに対して“０”データが書込まれる。
【０２９３】
［時刻Ｔ１３］〜［時刻Ｔ１４］
コントローラ１７は、第２読み出し動作（ステップＳ１００３）において、信号ＲＥＮを“Ｈ”レベルに立ち上げ、信号ＷＲＩＴＥ０、及び信号Ｖｓｈｆｔを“Ｌ”レベルに立ち下げる。
【０２９４】
これにより、図５４に示すように、トランジスタＭ２９、及びＭ３８はオン状態となる。これにより、ノードＮ２２は、ビット線（グローバルビット線）、メモリセルＭＣ、及びソース線（グローバルソース線）を電圧が供給される。
【０２９５】
また、トランジスタＭ３７は、Ｖ１ｓｔに基づいてオン状態となる。
【０２９６】
また、トランジスタＭ３８は、Ｖｓｈｆｔに基づいてオン状態となる。そのため、トランジスタＭ３８は、シフト電流（Ｉｃｅｌｌ＿ｓｈｆｔ）を供給する。
【０２９７】
そして、ノードＮ２２の電位は、セル電流（Ｉｃｅｌｌ＿２ｎｄ）、シフト電流（Ｉｃｅｌｌ＿ｓｈｆｔ）及びＶ１ｓｔに基づく電圧情報（信号電圧）Ｖ２ｎｄになる。
【０２９８】
［時刻Ｔ１４］〜
時刻Ｔ１４以降の動作は、図１２を用いて説明した時刻Ｔ４以降の動作と同様である。
【０２９９】
＜５−３＞効果
上述した実施形態によれば、プリアンプにおいて、Ｖ１ｓｔを記憶するノードと、Ｖ２ｎｄを記憶するノードと、の間に複数のスイッチを設けている。
【０３００】
そのため、第３実施形態で説明した効果を得ることが可能となる。
【０３０１】
＜６＞第６実施形態
第６実施形態について説明する。第６実施形態では、第２実施形態と、第３実施形態とを組み合わせる場合について説明する。尚、第６実施形態の基本的な構成及び基本的な動作は、上述した各実施形態と同様である。従って、上述した各実施形態で説明した事項及び上述した各実施形態から容易に類推可能な事項についての説明は省略する。
【０３０２】
＜６−１＞プリアンプの構成
図５５を用いて、第６実施形態に係るメモリデバイスのプリアンプ１１０の構成について説明する。
【０３０３】
図５５に示すように、プリアンプ１１０の基本的な構成は、図５１８で説明したプリアンプと同じである。図１８との違いは、トランジスタＭ３１及びトランジスタＭ３２を削除し、スイッチＳＷ７、ＳＷ８を追加した点である。
【０３０４】
本実施形態では、スイッチＳＷ７としては、図２９に示したスイッチＳＷ１と同じ構成である場合について説明する。また、スイッチＳＷ８としては、図２９に示したスイッチＳＷ２と同じ構成である場合について説明する。
【０３０５】
しかしながら、スイッチＳＷ７の構成及び動作については、上述した第３実施形態及び第３実施形態の各変形例のスイッチＳＷ１を適用可能である。同様に、スイッチＳＷ８の構成及び動作については、上述した第３実施形態及び第３実施形態の各変形例のスイッチＳＷ２を適用可能である。
【０３０６】
＜６−２＞読み出し動作
図５０の波形図に沿って、第６実施形態に係るメモリシステムの読み出し動作の詳細を説明する。
【０３０７】
［時刻Ｔ１０］〜［時刻Ｔ１１］
コントローラ１７は、第１読み出し動作（ステップＳ１００１）において、信号ＲＥＮ、信号ＳＷ１Ｐ、信号ＳＷ２Ｐ、及び信号Ｖｓｈｆｔを“Ｈ”レベル、信号ＳＷ１Ｂ、信号ＳＷ２Ｂ、及び信号Ｖｃｌａｍｐを“Ｌ”レベルとする。
【０３０８】
これにより、図５６に示すように、トランジスタＭ２９、及びＭ３０と、スイッチＳＷ７、及びＳＷ８と、はオン状態となる。これにより、ノードＮ１７は、ビット線（グローバルビット線）、メモリセルＭＣ、ソース線（グローバルソース線）を介して電圧が供給される。その結果、ノードＮ１７の電位が上昇し、トランジスタＭ２７及びＭ２８がオン状態となる。トランジスタＭ２７及びＭ２８は、ダイオード接続トランジスタとして駆動する。
【０３０９】
トランジスタＭ２７がオン状態となると、トランジスタＭ２７には、メモリセルＭＣからセル電流（Ｉｃｅｌｌ＿１ｓｔ）が流れる。
【０３１０】
トランジスタＭ２８は、ノードＮ１７の電位に基づいて駆動する。そのため、トランジスタＭ２８には、セル電流（Ｉｃｅｌｌ＿１ｓｔ）のコピー電流（Ｉｃｏｐｙ＿１ｓｔ）が流れる。
【０３１１】
以上の様に、トランジスタＭ２７及びＭ２８はカレントミラーを構成している。
【０３１２】
また、ノードＮ２１は、２つのスイッチＳＷ７、及びＳＷ８によって充電される。そのため、スイッチＳＷ７、及びＳＷ８のスイッチングノイズによる、電圧の低下を抑制することができる。
【０３１３】
［時刻Ｔ１１］〜［時刻Ｔ１２］
コントローラ１７は、第１読み出し動作（ステップＳ１００１）の途中で、信号ＳＷ１Ｂを“Ｈ”レベル、信号ＳＷ１Ｐを“Ｌ”レベルとする。
【０３１４】
これにより、図５７に示すように、スイッチＳＷ７はオフ状態となる。
【０３１５】
そして、ノードＮ２１の電位は、コピー電流（Ｉｃｏｐｙ＿１ｓｔ）に基づく電圧情報（信号電圧）Ｖ１ｓｔになる。
【０３１６】
なお、トランジスタＭ３４はオフ状態となる。
【０３１７】
［時刻Ｔ１２］〜［時刻Ｔ１３］
コントローラ１７は、“０”書き込み動作（ステップＳ１００２）において、信号ＲＥＮ、及び信号ＳＷ２Ｐを“Ｌ”レベルに立ち下げ、信号ＷＲＩＴＥ０、及び信号ＳＷ２Ｂを“Ｈ”レベルに立ち上げる。信号ＷＲＩＴＥ０は、”０”書込み動作に係る信号である。信号ＷＲＩＴＥ０が”Ｈ”レベルの場合に、ライトドライバが”０”書込み動作を行う。
【０３１８】
図５８に示すように、トランジスタＭ２９、及びＭ３４と、スイッチＳＷ７、及びＳＷ８と、がオフ状態となる。
【０３１９】
これにより、図示しないライトドライバにより、メモリセルに対して“０”データが書込まれる。
【０３２０】
［時刻Ｔ１３］〜［時刻Ｔ１４］
コントローラ１７は、第２読み出し動作（ステップＳ１００３）において、信号ＲＥＮを“Ｈ”レベルに立ち上げ、信号ＷＲＩＴＥ０、及び信号Ｖｓｈｆｔを“Ｌ”レベルに立ち下げる。
【０３２１】
これにより、図５９に示すように、トランジスタＭ２９、及びＭ３４はオン状態となる。これにより、ノードＮ１７は、ビット線（グローバルビット線）、メモリセルＭＣ、ソース線（グローバルソース線）を介して電圧が供給される。その結果、ノードＮ１７の電位が上昇し、トランジスタＭ２７及びＭ２８がオン状態となる。トランジスタＭ２７及びＭ２８は、ダイオード接続トランジスタとして駆動する。
【０３２２】
トランジスタＭ２７がオン状態となると、トランジスタＭ２７には、メモリセルＭＣからセル電流（Ｉｃｅｌｌ＿２ｎｄ）が流れる。
【０３２３】
トランジスタＭ２８は、ノードＮ１７の電位に基づいて駆動する。そのため、トランジスタＭ２８には、セル電流（Ｉｃｅｌｌ＿２ｎｄ）のコピー電流（Ｉｃｏｐｙ＿２ｎｄ）が流れる。
【０３２４】
以上の様に、トランジスタＭ２７及びＭ２８はカレントミラーを構成している。
【０３２５】
また、トランジスタＭ３３は、Ｖ１ｓｔに基づいてオン状態となる。
【０３２６】
また、トランジスタＭ３４は、Ｖｓｈｆｔに基づいてオン状態となる。そのため、トランジスタＭ３４は、シフト電流（Ｉｃｅｌｌ＿ｓｈｆｔ）を供給する。
【０３２７】
そして、ノードＮ２０の電位は、コピー電流（Ｉｃｏｐｙ＿２ｎｄ）、シフト電流（Ｉｃｅｌｌ＿ｓｈｆｔ）及びＶ１ｓｔに基づく電圧情報（信号電圧）Ｖ２ｎｄになる。
【０３２８】
［時刻Ｔ１４］〜
時刻Ｔ１４以降の動作は、図１２を用いて説明した時刻Ｔ４以降の動作と同様である。
【０３２９】
＜６−３＞効果
上述した実施形態によれば、第２実施形態のプリアンプにおいて、Ｖ１ｓｔを記憶するノードと、Ｖ２ｎｄを記憶するノードと、の間に複数のスイッチを設けている。
【０３３０】
そのため、第２実施形態及び第３実施形態を組み合わせた効果を得ることが可能となる。
【０３３１】
＜７＞その他
なお、上述した各実施形態では、プリアンプにてシフト電流を生成する例について説明した。しかしこれに限らず、センスアンプにてシフト電流を生成するような構成でも、上述した各実施形態を適用することができる。
【０３３２】
また、上記各実施形態における接続なるタームは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【０３３３】
ここでは、抵抗変化素子として磁気抵抗効果素子（Magnetic Tunnel junction（ＭＴＪ）素子）を用いてデータを記憶するＭＲＡＭを例に説明したが、これに限らない。
【０３３４】
例えば、ＭＲＡＭと同様の抵抗変化型メモリ、例えばＲｅＲＡＭ、ＰＣＲＡＭ等のように抵抗変化を利用してデータを記憶する素子を有する半導体記憶装置にも適用可能である。
【０３３５】
また、揮発性メモリ、不揮発性メモリを問わず、電流または電圧の印加にともなう抵抗変化によりデータを記憶、もしくは、抵抗変化にともなう抵抗差を電流差または電圧差に変換することにより記憶されたデータの読み出しを行うことができる素子を有する半導体記憶装置に適用可能である。
【０３３６】
また、上述した各実施形態において、ビット線対を、便宜上ビット線ＢＬ、及びソース線ＳＬと称したが、これに限らず、例えば、第１のビット線、及び第２のビット線等と称してもよい。
【０３３７】
また、上述した実施形態においては、メモリシステム１は、メモリコントローラ２０に１つのメモリデバイス１０が接続されているが、これに限らない。例えば、メモリシステム１は、メモリコントローラ２０に複数のメモリデバイス１０が接続されるような構成であっても良い。
【０３３８】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【０３３９】
１…メモリシステム      ２…ホスト      １０…メモリデバイス
１１…メモリアレイ      １２…センスアンプ／ライトドライバ
１３…カラムデコーダ      １４…ワード線ドライバ      １５…ロウデコーダ
１６…ＩＯ回路      １７…コントローラ      １８…コマンドアドレス入力回路
２０…メモリコントローラ      ２１…ホストインタフェース
２２…データバッファ      ２３…レジスタ      ２４…ＣＰＵ
２５…デバイスインタフェース      ２６…ＥＣＣ回路      ３０…ＭＴＪ素子
３１…選択トランジスタ      １００…センス回路      １１０…プリアンプ
１２０…センスアンプ      ２００…センス回路      ２１０…プリアンプ
Ｃ１〜Ｃ７…容量      Ｉ１ｓｔ…電流      Ｉ２ｎｄ…電流      
Ｍ１〜Ｍ４２…トランジスタ      Ｎ１〜Ｎ２３…ノード      
ＳＷ１〜ＳＷ８…スイッチ
【図１】
2019057348.tif 000003
【図２】
2019057348.tif 000004
【図３】
2019057348.tif 000005
【図４】
2019057348.tif 000006
【図５】
2019057348.tif 000007
【図６】
2019057348.tif 000008
【図７】
2019057348.tif 000009
【図８】
2019057348.tif 000010
【図９】
2019057348.tif 000011
【図１０】
2019057348.tif 000012
【図１１】
2019057348.tif 000013
【図１２】
2019057348.tif 000014
【図１３】
2019057348.tif 000015
【図１４】
2019057348.tif 000016
【図１５】
2019057348.tif 000017
【図１６】
2019057348.tif 000018
【図１７】
2019057348.tif 000019
【図１８】
2019057348.tif 000020
【図１９】
2019057348.tif 000021
【図２０】
2019057348.tif 000022
【図２１】
2019057348.tif 000023
【図２２】
2019057348.tif 000024
【図２３】
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【図２４】
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【図２５】
2019057348.tif 000027
【図２６】
2019057348.tif 000028
【図２７】
2019057348.tif 000029
【図２８】
2019057348.tif 000030
【図２９】
2019057348.tif 000031
【図３０】
2019057348.tif 000032
【図３１】
2019057348.tif 000033
【図３２】
2019057348.tif 000034
【図３３】
2019057348.tif 000035
【図３４】
2019057348.tif 000036
【図３５】
2019057348.tif 000037
【図３６】
2019057348.tif 000038
【図３７】
2019057348.tif 000039
【図３８】
2019057348.tif 000040
【図３９】
2019057348.tif 000041
【図４０】
2019057348.tif 000042
【図４１】
2019057348.tif 000043
【図４２】
2019057348.tif 000044
【図４３】
2019057348.tif 000045
【図４４】
2019057348.tif 000046
【図４５】
2019057348.tif 000047
【図４６】
2019057348.tif 000048
【図４７】
2019057348.tif 000049
【図４８】
2019057348.tif 000050
【図４９】
2019057348.tif 000051
【図５０】
2019057348.tif 000052
【図５１】
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【図５２】
2019057348.tif 000054
【図５３】
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【図５４】
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【図５５】
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【図５６】
2019057348.tif 000058
【図５７】
2019057348.tif 000059
【図５８】
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【図５９】
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