(57)【要約】【課題】半導体チップの接合不良を抑制できるはんだバンプ付き電子部品の製造方法及びはんだバンプ付き電子部品を提供すること。【解決手段】本発明のはんだバンプ付き電子部品の製造方法は、面積が異なる複数の下地層を有する基板上に下地層の表面のそれぞれを露出させる開口を有するレジスト層を形成するレジスト層形成工程と、開口のそれぞれにはんだを配置した後、レジスト層を除去してはんだを溶融させることによりはんだバンプを形成するバンプ形成工程と、を備え、レジスト層形成工程では、面積が最も小さい最小下地層より面積の大きい下地層の面積と該下地層に対応する開口の面積との面積比率が、最小下地層の面積と該最小下地層に対応する開口の面積との面積比率よりも小さくなるようにレジスト層を形成する。【選択図】図４
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【特許請求の範囲】
【請求項１】
面積が異なる複数の下地層を有する基板上又はシリコンウエハ上に前記下地層の表面のそれぞれを露出させる開口を有するレジスト層を形成するレジスト層形成工程と、
前記開口のそれぞれにはんだを配置した後、前記レジスト層を除去して前記はんだを溶融させることによりはんだバンプを形成するバンプ形成工程と、を備え、
前記レジスト層形成工程では、面積が最も小さい最小下地層より面積の大きい下地層の面積と該下地層に対応する開口の面積との面積比率が、前記最小下地層の面積と該最小下地層に対応する開口の面積との面積比率よりも小さくなるように前記レジスト層を形成することを特徴とするはんだバンプ付き電子部品の製造方法。
【請求項２】
前記レジスト層形成工程では、前記開口のうち、前記最小下地層より面積の大きい下地層に対応する開口の面積を該開口に対応する下地層の面積より小さくなるように前記レジスト層を形成することを特徴とする請求項１に記載のはんだバンプ付き電子部品の製造方法。
【請求項３】
前記レジスト層形成工程では、前記開口のうち、前記最小下地層に対応する開口の面積を該最小下地層と同じ面積となるように前記レジスト層を形成することを特徴とする請求項１又は２に記載のはんだバンプ付き電子部品の製造方法。
【請求項４】
基板又はシリコンウエハと、
前記基板上又は前記シリコンウエハ上に形成された複数のそれぞれ面積が異なる下地層と、
複数の前記下地層上のそれぞれに形成された複数のはんだバンプと、を備え、
複数の前記はんだバンプの高さ均一性が１０％以下であることを特徴としたはんだバンプ付き電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスをフリップチップ実装等により基板に接続するために用いられるはんだバンプ付き電子部品の製造方法及びはんだバンプ付き電子部品に関する。
【背景技術】
【０００２】
高密度実装法として注目されるフリップチップ実装においては、多数のはんだバンプを半導体チップのウエハや基板に形成された金属性のパッド電極上に形成しておき、基板の上に半導体チップを搭載した後、加熱することによりはんだバンプを溶融して接合することが行われている。
このフリップチップ実装におけるはんだバンプは、めっき法、ステンシルマスク法・ドライフィルム法等の印刷法、ボールマウント法、蒸着法などによってウエハや基板上に供給されたはんだを溶融（リフロー）することにより形成される。
このような複数の半導体チップが実装されて高密度化された配線基板では、径（面積）の異なるはんだバンプを介して基板と半導体チップとが接続される場合、はんだバンプの高さにばらつきが生じ易い。このはんだバンプの高さ寸法のばらつきが大きいと基板と半導体チップとの接合不良が生じるおそれがある。
【０００３】
このようなはんだバンプの高さ寸法のばらつきによる影響を低減させた電子部品実装構造として、例えば、特許文献１に記載のプリント配線基板が知られている。このプリント配線基板では、該プリント配線基板の実装面には複数のランドが設けられ、これらランドは、同心円状に内側、中間及び外側に向かうに従ってその高さが低くなるように形成されたランド形成面部に設けられている。また、各ランドには、外側に向かうに従ってその径が大きくなる各バンプを介して半導体パッケージが接続されている。
また、特許文献２に記載の配線基板は、コア基板と、コア基板上に積層された絶縁層と、絶縁層上に配置されたソルダーレジスト層と、該ソルダーレジスト層の表面（接合面）に開口する開口径がそれぞれ異なる開口と、これら開口内にそれぞれ配置された接続パッドと、これら接続パッドにそれぞれ溶着し、接合面を越えて突出する複数種のはんだバンプを備えている。この配線基板のはんだバンプは、複数種の開口にそれぞれ異なる所定量のはんだペーストを載置した後に、これらはんだペーストを接続パッド側に向けて押さえつつ、加熱してはんだを溶融することにより製造される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−８５８３２号公報
【特許文献２】特開２００４−３５６２９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の構成では、多数のバンプの外側のものほどその径及び大きさが大きくなり、これを解消するために電極形成面部の外側のものほど低くなるように段差をつける必要があるため、基板を簡易な構成にすることができない。
また、特許文献２に記載の構成では、複数種のはんだペーストを一括して接続パッド側に向けて押さえつつはんだバンプを形成する必要があり煩雑である。さらに、特許文献１及び２のいずれの構成であっても、はんだバンプの高さ寸法のばらつきを抑えるのには十分ではなかった。
【０００６】
本発明は、このような事情に鑑みてなされたもので、はんだバンプの高さ寸法を揃えることで、半導体チップの接合不良を抑制できるはんだバンプ付き電子部品の製造方法及びはんだバンプ付き電子部品を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明のはんだバンプ付き電子部品の製造方法は、面積が異なる複数の下地層を有する基板上又はシリコンウエハ上に前記下地層の表面のそれぞれを露出させる開口を有するレジスト層を形成するレジスト層形成工程と、前記開口のそれぞれにはんだを配置した後、前記レジスト層を除去して前記はんだを溶融させることによりはんだバンプを形成するバンプ形成工程と、を備え、前記レジスト層形成工程では、面積が最も小さい最小下地層より面積の大きい下地層の面積と該下地層に対応する開口の面積との面積比率が、前記最小下地層の面積と該最小下地層に対応する開口の面積との面積比率よりも小さくなるように前記レジスト層を形成する。
なお、本発明における面積は、基板又シリコンウエハを上面視した際における面積である。
【０００８】
本発明では、このような製造方法とすることにより、最小下地層より面積の大きい下地層上に形成されるはんだバンプの高さが最小下地層上のはんだバンプの高さより大きくなることを抑制し、はんだバンプの高さ均一性を高め、はんだバンプの高さ寸法のばらつきを小さくできる。したがって、はんだバンプ付き電子部品において、半導体チップ等がはんだバンプにより接合される際の接合不良の発生を抑制できる。
【０００９】
本発明のはんだバンプ付き電子部品の製造方法の好ましい態様としては、前記レジスト層形成工程では、前記開口のうち、前記最小下地層より面積の大きい下地層に対応する開口の面積を該開口に対応する下地層の面積より小さくなるように前記レジスト層を形成するとよい。
【００１０】
上記態様では、最小下地層より面積の大きい下地層に対応する開口の面積を該開口に対応する下地層の面積より小さくなるようにレジスト層を形成するので、はんだバンプが下地層の外側にはみ出すことを抑制できる。
【００１１】
本発明のはんだバンプ付き電子部品の製造方法の好ましい態様としては、前記レジスト層形成工程では、前記開口のうち、前記最小下地層に対応する開口の面積を該最小下地層と同じ面積となるように前記レジスト層を形成するとよい。
【００１２】
上記態様では、最小下地層の面積を基準として他の下地層に対する開口の面積を設定でき、レジスト層の設計が容易になる。
【００１３】
本発明のはんだバンプ付き電子部品は、基板又はシリコンウエハと、前記基板上又は前記シリコンウエハ上に形成された複数のそれぞれ面積が異なる下地層と、複数の前記下地層上のそれぞれに形成された複数のはんだバンプと、を備え、複数の前記はんだバンプの高さ均一性が１０％以下である。
【００１４】
本発明では、はんだバンプの高さ均一性が１０％以下と、高さ均一性が高いため、はんだバンプにより半導体チップ等を確実に接合できるので、はんだバンプ付き電子部品と半導体チップ等の他の電子部品との接合強度を高めることができる。
【発明の効果】
【００１５】
本発明によれば、はんだバンプの高さ寸法を揃えることで、はんだバンプ付き電子部品における半導体チップ等の接合不良を抑制できる。
【図面の簡単な説明】
【００１６】
【図１】本発明に係るはんだバンプ付き電子部品の製造方法の実施形態を示すフローチャートである。
【図２】図１のはんだバンプ付き電子部品の製造方法のうち、シード層形成工程、第１レジスト層積層工程及び露光・現像工程ごとの積層体の変化を示す断面図である。
【図３】図１のはんだバンプ付き電子部品の製造方法のうち、下地層形成工程、第１レジスト層除去工程、第２レジスト層積層工程、露光・現像工程、はんだ配置工程ごとの積層体の変化を示す断面図である。
【図４】図１のはんだバンプ付き電子部品の製造方法のうち、第２レジスト層除去工程、エッチング工程、リフロー工程及び洗浄・乾燥工程ごとの積層体の変化を示す断面図である。
【図５】図１のはんだバンプ付き電子部品の製造方法のうち、第２レジスト層積層工程後の積層体を該第２レジスト層側から見た平面図である。
【発明を実施するための形態】
【００１７】
以下、本発明に係るはんだバンプ付き電子部品の製造方法の一実施形態について図面を用いて説明する。
図４（ｄ）は本発明の方法が適用されるはんだバンプ付き電子部品１００を示しており、基板１の電極部２の上にはんだバンプ３が形成されている。このようなはんだバンプ付き電子部品１００は、以下の製造方法により製造される。
図１は、基板１の上に電極部２を形成する工程も含めて、その電極部２にはんだバンプ３を形成する工程を示すフローチャートである。このはんだバンプ付き電子部品の製造方法は、シード層形成工程（Ｓ１）、第１レジスト層積層工程（Ｓ２）、露光・現像工程（Ｓ３）、下地層形成工程（Ｓ４）、第１レジスト層除去工程（Ｓ５）、第２レジスト層積層工程（Ｓ６）、露光・現像工程（Ｓ７）、はんだ配置工程（Ｓ８）、第２レジスト層除去工程（Ｓ９）、エッチング工程（Ｓ１０）、リフロー工程（Ｓ１１）及び洗浄・乾燥工程（Ｓ１２）を備える。以下、この工程順に説明する。
【００１８】
（シード層形成工程）
図２（ａ）に示すように、基板１に対して第１シード層１２及び第２シード層１３からなるシード層１１を形成する。具体的には、基板１に対してスパッタ法によりＴｉ膜からなる第１シード層１２を形成した後、第１シード層１２上にスパッタ法によりＣｕ膜からなる第２シード層１３を形成する。この際、形成される第１シード層１２の膜厚は例えば、１０ｎｍ以上１０００ｎｍ以下であり、第２シード層１３の膜厚は例えば、１０ｎｍ以上１０００ｎｍ以下に設定される。
【００１９】
（第１レジスト層積層工程）
シード層１１を形成した基板１の表面に、図２（ｂ）に示すように、基板１（シード層１１）の全面を覆うように第１レジスト層１４を積層する。この第１レジスト層１４としては、感光性を有するとともに熱によっても硬化する性質を有しており、アクリル系樹脂、エポキシ系樹脂またはこれらを同時に含み、且つフィラーを含む感光性樹脂組成物が用いられる。なお、液状のレジストを基板１の表面に塗布・乾燥して第１レジスト層１４としてもよい。
【００２０】
（露光・現像工程）
電極部２となるシード層１１の上に開口１４１，１４２を形成するために、基板１に積層状態の第１レジスト層１４を露光・現像することにより、開口形成予定部位を除去して、図２（ｃ）に示すように、シード層１１の電極部２となる部位を開口１４１，１４２に露出させた状態のレジストパターン層を形成する。
なお、図面には簡略化して面積が小さい開口と面積が大きい開口との２つの開口１４１，１４２が形成される例を図２（ｃ）に示すが、実際には多数の開口が形成される。これは、図２（ｃ）以降においても同様である。
【００２１】
（下地層形成工程）
図３（ａ）に示すように、開口１４１，１４２内にＮｉめっきを施し、Ｎｉ膜からなる下地層１５１，１５２を形成する。各下地層１５１，１５２は、開口１４１，１４２の面積に応じた面積に形成される。これらのうち、下地層１５１の径Ａｒ１及び面積は、下地層１５２の径Ａｒ２及び面積より小さい。なお、面積の小さい下地層１５１を最小下地層とする。
（第１レジスト層除去工程）
下地層１５１，１５２を形成した後、図３（ｂ）に示すように、第１レジスト層１４を除去する。
【００２２】
（第２レジスト層積層工程）
シード層１１上に下地層１５１，１５２を形成した基板１の表面に、図３（ｃ）に示すように、基板１（シード層１１及び下地層１５１，１５２）の全面を覆うように第２レジスト層１６を積層する。この第２レジスト層１６としては、感光性を有するとともに熱によっても硬化する性質を有しており、アクリル系樹脂、エポキシ系樹脂またはこれらを同時に含み、且つフィラーを含む感光性樹脂組成物が用いられる。なお、液状のレジストを基板１の表面に塗布・乾燥して第１レジスト層１４としてもよい。この第２レジスト層１６の高さ寸法は、例えば、１０μｍ以上２００μｍ以下の範囲に設定される。
【００２３】
（露光・現像工程）
電極部２となる下地層１５１，１５２の上に開口１６１，１６２を形成するために、基板１に積層状態の第２レジスト層１６を露光・現像することにより、開口形成予定部位を除去して、図３（ｄ）に示すように、最小下地層１５１については全領域を開口１６１に露出させ、かつ、面積の大きい下地層１５２については中央部分を開口１６２に露出させ、周縁部を覆った状態のレジストパターン層を形成する。
なお、これら第２レジスト層積層工程及び露光・現像工程は、本発明のレジスト層形成工程に相当する。
【００２４】
ここで、下地層１５１，１５２及び開口１６１，１６２のそれぞれは、図５に示すように、下地層１５１，１５２及び開口１６１，１６２を上面視した際、円形状に形成されている。
また、最小下地層１５１に対応する開口１６１の径Ａｒ３及び面積は、図３（ｄ）及び図５に示すように、最小下地層１５１の径Ａｒ１及び面積と同一である。一方、最小下地層１５１より面積の大きい下地層１５２に対応する開口１６２の径Ａｒ４及び面積は、図３（ｄ）及び図５に示すように、この開口１６２に対応する下地層１５２の径Ａｒ２及び面積よりも小さい。このため、下地層１５２の面積と開口１６２の面積との面積比率は、最小下地層１５１の面積と開口１６１の面積との面積比率よりも小さくなっている。例えば、最小下地層１５１の面積と開口１６１の面積との面積比率は「１」であり、面積の大きい下地層１５２の面積と開口１６２の面積との面積比率とは、「１」より小さく、例えば０．２〜０．９とされる。
【００２５】
（はんだ配置工程）
このような構成の開口１６１，１６２内に、図４（ａ）に示すように、はんだが配置される。例えば、純Ｓｎめっき液を用いて液温２５℃、電流密度４ＡＳＤの条件で開口１６１，１６２内にはんだめっきを施すことにより、はんだ１７を開口１６１，１６２内に配置する。この際、開口１６１，１６２内に配置されるはんだ１７の高さ寸法は、いずれも同一に設定され、例えば、２０μｍ以上４０μｍ以下の範囲に設定される。
なお、純Ｓｎめっきを施すこととしたが、例えば、Ｓｎ−Ａｇめっき液等のＳｎ合金めっき液を用いてもよい。また、はんだめっきにより開口１６１，１６２内に配置する方法に代えて、例えば、スクリーン印刷によりはんだペーストを印刷塗布して、開口１６１，１６２内にはんだペーストを充填することとしてもよい。この場合、後述の工程の順序を変更し、リフロー工程後に第２レジスト層除去工程を実施する。
【００２６】
（第２レジスト層除去工程）
はんだ１７を開口１６１，１６２内に配置した後、図４（ｂ）に示すように、第２レジスト層１６を除去する。
（エッチング工程）
そして、酸性の有機溶剤を用いて、図４（ｃ）に示すように、電極部２となる領域（下地層１５１，１５２に覆われた領域）以外のシード層１１をエッチングして除去する。これにより、基板１側からＴｉ膜からなる第１シード層１２、Ｃｕ膜からなる第２シード層１３及びＮｉ製の下地層１５１，１５２（ニッケルめっき層）の積層体により構成される電極部２が構成される。
また、最小下地層１５１の上には、その面積ではんだ１７が形成され、面積の大きい下地層１５２の上には、その下地層１５２の面積より小さい面積ではんだ１７が形成されている。
【００２７】
（リフロー工程）
はんだ１７を加熱することにより溶融してはんだバンプ３を形成する。この熱処理工程は、窒素雰囲気あるいは低酸素雰囲気または還元雰囲気中で、例えば、２００℃以上〜３００℃以下の温度にて加熱する。
このリフロー処理により、図４（ｄ）に示すように、溶融したはんだは電極部２上で表面張力によって頭頂部が丸いドーム形状のはんだバンプ３を形成する。
なお、上記はんだ配置工程、第２レジスト除去工程及びリフロー工程は、本発明のバンプ形成工程に相当する。
（洗浄・乾燥工程）
最後に基板１全体を洗浄して残渣（図示省略）等を除去した後、乾燥することにより、図４（ｄ）に示すように、電極部２の上にはんだバンプ３が形成された基板１が得られる。
【００２８】
以上説明した製造方法で径の異なるはんだバンプ３を形成することにより、最小下地層１５１より大きな下地層１５２上に形成されるはんだバンプ３の高さが最小下地層１５１上のはんだバンプ３の高さより大きくなることを抑制し、はんだバンプ３の高さ均一性を高め、はんだバンプの高さ寸法Ｌ１のばらつきを小さくできる。したがって、はんだバンプ付き電子部品１００において、半導体チップ等がはんだバンプ３により接合される際の接合不良の発生を抑制できる。
【００２９】
また、本実施形態では、最小下地層１５１より面積の大きい下地層１５２に対応する開口１６２の面積を下地層１５２の面積より小さくなるように第２レジスト層１６を形成するので、はんだバンプ３が下地層１５２の外側にはみ出すことを抑制でき、はんだバンプ３の高さ均一性をより高めることができる。
さらに、本実施形態では、最小下地層１５１の面積を基準として他の下地層１５２に対する開口１６２の面積を設定でき、第２レジスト層１６の設計を容易にできる。
【００３０】
その他、細部構成は上記実施形態の構成のものに限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記実施形態では、樹脂にて構成される基板１上に電極部２及びはんだバンプ３が形成される例を示したが、これに限らず、上記実施形態の技術は、シリコンウエハにも適用できる。
また、最小下地層１５１の径Ａｒ１及び面積は、開口１６１の径Ａｒ３及び面積と同一としたが、最小下地層１５１に対しても開口１６１の径Ａｒ３及び面積を小さくしてもよい。その場合も、径の大きい下地層１５２の面積と開口１６２の面積との面積比率を最小下地層１５１の面積と開口１６１の面積との面積比率より小さくすればよい。
さらに、各開口１６１，１６２の面積は、対応する各下地層１５１，１５２の面積より大きくてもよい。その場合も、径の大きい下地層１５２の面積と開口１６２の面積との面積比率が最小下地層１５１の面積と開口１６１の面積との面積比率より小さくすればよい。
【００３１】
また、特に限定されるものではないが、本発明において、面積の異なる（径の異なる）複数の下地層とは、最小下地層１５１の面積ＳＳと、最小下地層より面積の大きい下地層１５２の面積ＳＬの比（ＳＳ／ＳＬ）が１．５以上である。ＳＳ／ＳＬの上限値は特に制限はないが、約３０である。
【実施例】
【００３２】
[試験手順]
シリコンウエハ（基板）上にシード層として、厚さ１００ｎｍのＴｉ膜及び厚さ５００ｎｍのＣｕ膜をスパッタ法により製膜した後、所定膜厚の第１レジスト層を形成した。この第１レジスト層にマスク露光・現像を行い、所定サイズの開口パターンを形成した。続いて、形成した開口にＮｉめっきをして下地層を形成した。第１レジスト層を剥離した後、所定膜厚の第２レジスト層を形成し、マスク露光・現像を行って、所定サイズの開口パターンを形成した。該レジスト層に形成された開口に対して純Ｓｎめっき液を用いて、液温２５℃、電流密度４ＡＳＤの条件でパターン内にはんだめっきを行った。なお、下地層は、径（面積）の小さい下地層と径（面積）の大きい下地層の２種類とし、表１には、径（面積）の小さい下地層を「小」と、径（面積）の大きい下地層を「大」と表記した。また、径（面積）の小さい下地層に対応するレジスト層の開口を２０００個、径（面積）の大きい下地層に対応するレジスト層の開口を２０００個形成した。
なお、下地層及び開口は上面視した際に、円形状に形成した。また、径は直径を示す。
【００３３】
これらのうち、実施例１〜３では、この径（面積）の大きい下地層に対応する開口の径を該下地層の径（面積）よりも小さく形成し、比較例１〜３では、開口の径（面積）を該下地層と同じ径（面積）とした。なお、下地層の寸法（下地径）、下地層の面積（下地層面積）、レジストに形成された大小の開口径、これら大小の開口の面積、レジスト層の厚さ、開口内のはんだめっき層の厚さは、いずれも２０００個の試料の平均値を示しており、表１に示す通りである。また、レジスト層の開口面積を下地層面積で除した値は、レジスト層の開口面積の平均値を下地層面積の平均値で除した値である。
そして、有機溶剤を用いてレジスト層を剥離し、酸によりシード層のエッチングを行った。その後、シード層上に位置するはんだに対してフラックスを用いて窒素雰囲気下において２４０℃でリフロー処理を行った。
【００３４】
（リフロー後のはんだバンプの高さ）
下地層との界面からドーム形状バンプの頭頂部までの距離をリフロー処理後のはんだバンプの高さとし、表１に示す各種条件に基づいて製造されたはんだバンプの高さを、レーザー顕微鏡を用いて測定し、大小それぞれ２０００個のはんだバンプの高さの平均値を算出した。
（リフロー後の高さ差）
表１に示す各種条件に基づいて製造されたはんだバンプの高さ差（リフロー後の高さ差）は、径（面積）の小さい下地層上に形成されたはんだバンプの高さの平均値Ａと径（面積）の大きい下地層上に形成されたはんだバンプの高さの平均値Ｂとの差の絶対値を算出し、これをリフロー後の高さ差とした。
（はんだバンプ高さ均一性）
表１に示すはんだバンプ高さ均一性は、各実施例１〜３及び各比較例１〜３で測定した大小それぞれ２０００個のはんだバンプの高さの平均値Ａ，Ｂとリフロー後の高さ差とを用いて、下記の式１により算出した。
【００３５】
式１：はんだバンプの高さ均一性（％）＝｛リフロー後の高さ差／（平均値Ａ＋平均値Ｂ）／２｝×１００
【００３６】
【表１】
2019121701.tif 000003
【００３７】
【表２】
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【００３８】
表２の結果からわかるように、実施例１〜３では、リフロー後のはんだバンプの高さ差が最大でも１．２μｍ以下であり、かつはんだバンプの高さ均一性も１０％以下であることから、はんだバンプの高さ寸法を揃えることができた。
【符号の説明】
【００３９】
１  基板
２  電極部
３  はんだバンプ
１１  シード層
１２  第１シード層
１３  第２シード層
１４  第１レジスト層
１４１  開口
１４２  開口
１５１  下地層（最小下地層）
１５２  下地層
１６  第２レジスト層
１６１  開口
１６２  開口
１７  はんだ
１００  はんだバンプ付き電子部品
【図１】
2019121701.tif 000005
【図２】
2019121701.tif 000006
【図３】
2019121701.tif 000007
【図４】
2019121701.tif 000008
【図５】
2019121701.tif 000009