(57)【要約】【課題】精度の高い構成配置を実現する。【解決手段】半導体装置は、基板１０と、前記基板の上方に設けられ、複数の第１絶縁層７２と複数の第１導電層７０とが第１方向に交互に積層され、前記基板の主面に平行な第２方向における端部に前記複数の第１導電層に対応して複数のステップＳおよび複数のテラスＴが形成された階段状を有し、前記複数のステップの少なくとも一部が前記第２方向に交差する第３方向に沿って弧状を有する第１積層体８０と、前記基板の上方に設けられ、第１層７２と第２層７０とが前記第１方向に交互に積層された第２積層体９０と、を具備する。前記第２方向および前記第３方向の少なくとも一方の方向に関し、前記第１積層体の第１寸法は前記第２積層体の第２寸法よりも大きい。【選択図】      図５
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に設けられ、複数の第１絶縁層と複数の第１導電層とが第１方向に交互に積層され、前記基板の主面に平行な第２方向における端部に前記複数の第１導電層に対応して複数のステップおよび複数のテラスが形成された階段状を有し、前記複数のステップの少なくとも一部が前記第２方向に交差する第３方向に沿って弧状を有する第１積層体と、
前記基板の上方に設けられ、第１層と第２層とが前記第１方向に交互に積層された第２積層体と、
を具備し、
前記第２方向および前記第３方向の少なくとも一方の方向に関し、前記第１積層体の第１寸法は前記第２積層体の第２寸法よりも大きい
半導体装置。
【請求項２】
前記基板の上方に設けられ、第３層と第４層とが前記第１方向に交互に積層され、前記第３方向に沿って前記第２積層体に並ぶ第３積層体をさらに具備する請求項１の半導体装置。
【請求項３】
基板と、
前記基板の上方に設けられ、複数の第１絶縁層と複数の第１導電層とが第１方向に交互に積層され、前記基板の主面に平行な第２方向における端部に前記複数の第１導電層に対応して複数のステップおよび複数のテラスが形成された階段状を有する第１積層体と、
前記基板の上方に設けられ、第１層と第２層とが前記第１方向に交互に積層された第２積層体と、
前記基板の上方に設けられ、第３層と第４層とが前記第１方向に交互に積層され、前記第２方向に交差する第３方向に沿って前記第２積層体に並ぶ第３積層体と、
を具備し、
前記第３方向における前記第１積層体の第１寸法は、前記第３方向における前記第２積層体の第２寸法と前記第３方向における前記第３積層体の第３寸法よりも大きい、および／または、前記第１方向における前記第１積層体の第１積層数は、前記第１方向における前記第２積層体の第２積層数と前記第１方向における前記第３積層体の第３積層数よりも多い半導体装置。
【請求項４】
前記基板の上方に設けられ、第５層と第６層とが前記第１方向に交互に積層され、前記第２方向に沿って前記第２積層体に並ぶ第４積層体をさらに具備する請求項２または請求項３の半導体装置。
【請求項５】
前記第２積層体および前記第３積層体は、前記第１積層体の階段上に設けられる請求項２または請求項３の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９５４８３１５号明細書
【特許文献２】米国特許第８８２２２８５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
精度の高い構成配置を実現する半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態による半導体装置は、基板と、前記基板の上方に設けられ、複数の第１絶縁層と複数の第１導電層とが第１方向に交互に積層され、前記基板の主面に平行な第２方向における端部に前記複数の第１導電層に対応して複数のステップおよび複数のテラスが形成された階段状を有し、前記複数のステップの少なくとも一部が前記第２方向に交差する第３方向に沿って弧状を有する第１積層体と、前記基板の上方に設けられ、第１層と第２層とが前記第１方向に交互に積層された第２積層体と、を具備する。前記第２方向および前記第３方向の少なくとも一方の方向に関し、前記第１積層体の第１寸法は前記第２積層体の第２寸法よりも大きい。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置を示す平面図。
【図２】第１実施形態に係る半導体装置における中央部を示す斜視図。
【図３】第１実施形態に係る半導体装置における中央部を示す断面図。
【図４】第１実施形態に係る半導体装置における積層体および柱状部を示す一部拡大断面図。
【図５】第１実施形態に係る半導体装置における端部を示す図。
【図６】第１実施形態に係る半導体装置の製造方法において使用するレジストパターンを示す平面図。
【図７】第１実施形態に係る半導体装置における端部の製造方法を示す図。
【図８】第１実施形態に係る半導体装置における端部の製造方法を示す図。
【図９】第１実施形態に係る半導体装置における端部の製造方法を示す図。
【図１０】第１実施形態に係る半導体装置における端部の製造方法を示す図。
【図１１】第１実施形態に係る半導体装置における端部の製造方法を示す図。
【図１２】第１実施形態に係る半導体装置における端部の製造方法を示す図。
【図１３】第１実施形態に係る半導体装置における端部の製造方法を示す図。
【図１４】第１実施形態に係る半導体装置における端部の製造方法を示す図。
【図１５】第１実施形態に係る半導体装置における端部の製造方法を示す図。
【図１６】第１実施形態に係る半導体装置における端部の製造方法を示す図。
【図１７】第１実施形態に係る半導体装置における端部の製造方法を示す図。
【図１８】第１実施形態に係る半導体装置における端部の製造方法を示す図。
【図１９】第２実施形態に係る半導体装置における積層構造を示す平面図。
【図２０】第２実施形態に係る半導体装置における階段領域のレイアウトを示す平面図。
【図２１】第２実施形態に係る半導体装置における階段領域を示す断面図。
【図２２】第２実施形態に係る半導体装置における階段領域の製造方法を示す断面図。
【図２３】第２実施形態に係る半導体装置における階段領域の製造方法を示す平面図。
【図２４】第２実施形態に係る半導体装置における階段領域の製造方法を示す断面図。
【図２５】第２実施形態に係る半導体装置における階段領域の製造方法を示す平面図。
【図２６】第２実施形態に係る半導体装置における階段領域の製造方法を示す断面図。
【図２７】第２実施形態に係る半導体装置における階段領域の製造方法を示す平面図。
【図２８】第２実施形態に係る半導体装置における階段領域の製造方法を示す断面図。
【図２９】第２実施形態に係る半導体装置における階段領域の製造方法を示す平面図。
【図３０】第２実施形態に係る半導体装置における階段領域の製造方法を示す断面図。
【図３１】第２実施形態に係る半導体装置における階段領域の製造方法を示す平面図。
【図３２】第２実施形態に係る半導体装置における階段領域の製造方法を示す断面図。
【図３３】第２実施形態に係る半導体装置における階段領域の製造方法を示す平面図。
【図３４】第２実施形態に係る半導体装置における階段領域の製造方法を示す断面図。
【図３５】第２実施形態に係る半導体装置における階段領域の製造方法を示す平面図。
【図３６】第２実施形態に係る半導体装置における階段領域の製造方法を示す断面図。
【図３７】第２実施形態に係る半導体装置における階段領域の製造方法を示す平面図。
【図３８】第２実施形態に係る半導体装置における階段領域の製造方法を示す断面図。
【図３９】第２実施形態に係る半導体装置における階段領域の製造方法を示す平面図。
【図４０】第２実施形態に係る半導体装置における階段領域の製造方法を示す断面図。
【図４１】第２実施形態に係る半導体装置における階段領域の製造方法を示す平面図。
【図４２】第２実施形態に係る半導体装置における階段領域の製造方法を示す断面図。
【図４３】第２実施形態に係る半導体装置における階段領域の製造方法を示す平面図。
【図４４】第２実施形態に係る半導体装置における階段領域の製造方法を示す断面図。
【図４５】第２実施形態に係る半導体装置における階段領域の製造方法を示す平面図。
【図４６】第２実施形態に係る半導体装置における階段領域の製造方法を示す断面図。
【図４７】第２実施形態に係る半導体装置における階段領域の製造方法を示す平面図。
【図４８】第２実施形態に係る半導体装置における階段領域の製造方法を示す断面図。
【図４９】第２実施形態に係る半導体装置における階段領域の製造方法を示す平面図。
【図５０】第２実施形態に係る半導体装置における階段領域の製造方法を示す断面図。
【図５１】第２実施形態に係る半導体装置における階段領域の製造方法を示す平面図。
【図５２】第２実施形態に係る半導体装置における階段領域の製造方法を示す断面図。
【図５３】第３実施形態に係る半導体装置における階段領域を示す断面図。
【図５４】第３実施形態に係る半導体装置における階段領域の製造方法を示す断面図。
【図５５】第３実施形態に係る半導体装置における階段領域の製造方法を示す断面図。
【図５６】第３実施形態に係る半導体装置における階段領域の製造方法を示す断面図。
【図５７】第４実施形態に係る半導体装置における階段領域を示す断面図。
【図５８】第４実施形態に係る半導体装置における階段領域の製造方法を示す平面図。
【図５９】第４実施形態に係る半導体装置における階段領域の製造方法を示す断面図。
【図６０】第４実施形態に係る半導体装置における階段領域の製造方法を示す平面図。
【図６１】第４実施形態に係る半導体装置における階段領域の製造方法を示す断面図。
【図６２】第４実施形態に係る半導体装置における階段領域の製造方法を示す平面図。
【図６３】第４実施形態に係る半導体装置における階段領域の製造方法を示す断面図。
【図６４】第４実施形態に係る半導体装置における階段領域の製造方法を示す平面図。
【図６５】第４実施形態に係る半導体装置における階段領域の製造方法を示す断面図。
【図６６】第４実施形態に係る半導体装置における階段領域のレイアウトの第１変形例を示す平面図。
【図６７】第４実施形態に係る半導体装置における階段領域の第１変形例を示す断面図。
【図６８】第４実施形態に係る半導体装置における階段領域のレイアウトの第２変形例を示す平面図。
【図６９】第４実施形態に係る半導体装置における階段領域の製造方法の第２変形例を示す平面図。
【図７０】第４実施形態に係る半導体装置における階段領域の製造方法の第２変形例を示す断面図。
【図７１】第４実施形態に係る半導体装置における階段領域の製造方法の第２変形例を示す平面図。
【図７２】第４実施形態に係る半導体装置における階段領域の製造方法の第２変形例を示す断面図。
【図７３】第４実施形態に係る半導体装置における階段領域の製造方法の第２変形例を示す平面図。
【図７４】第４実施形態に係る半導体装置における階段領域の製造方法の第２変形例を示す断面図。
【図７５】各実施形態の半導体装置における中央部の第１適用例を示す斜視図。
【図７６】各実施形態の半導体装置における中央部の第２適用例を示す断面図。
【発明を実施するための形態】
【０００７】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【０００８】
＜第１実施形態＞
以下に図１乃至図１８を用いて、第１実施形態に係る半導体装置について説明する。ここでは、半導体装置として、三次元積層型のＮＡＮＤ型フラッシュメモリを例に説明する。なお、各図は模式的なものであり、適宜誇張および省略して描かれている。例えば、各構成要素は実際よりも少なくかつ大きく描かれている。また、図間において、構成要素の数および寸法比等は、必ずしも一致していない。
【０００９】
［第１実施形態の構造］
図１は、第１実施形態に係る半導体装置１を示す平面図である。
【００１０】
図１に示すように、半導体装置１は、半導体基板１０および積層構造１００を含む。
【００１１】
半導体基板１０は、例えば、シリコンの単結晶で構成される。積層構造１００は、半導体基板１０上に設けられる。なお、半導体装置１において、複数の積層構造１００が設けられてもよい。
【００１２】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。半導体基板１０の主面に対して平行で、かつ相互に直交する２方向を「Ｘ方向」および「Ｙ方向」とし、半導体基板１０の主面に対して垂直な方向を「Ｚ方向」とする。また、Ｚ方向のうち、半導体基板１０から積層構造１００に向かう方向を「上」とし、積層構造１００から半導体基板１０に向かう方向を「下」とするが、この表記は便宜的なのであり、重力の方向とは無関係である。
【００１３】
積層構造１００の形状は、略四角錐台形である。積層構造１００のＸ方向両端部１００ａの形状は、階段状である。２つの端部１００ａの間に位置する中央部１００ｂの上面は、略平坦である。なお、積層構造１００のＹ方向両端部の形状は階段状であってもよく、略垂直であってもよい。
【００１４】
積層構造１００の中央部１００ｂはメモリセルアレイ領域であり、端部１００ａはワード線の引き出し領域である。
【００１５】
図２は、第１実施形態に係る半導体装置１におけるメモリセルアレイ領域（中央部１００ｂ）を示す斜視図である。
【００１６】
図２に示すように、中央部１００ｂは、半導体基板１０の上方に設けられた積層体８０、複数の柱状部ＣＬ、複数の分離部６０、および積層体８０の上方に設けられた上層配線を含む。図２では、上層配線として、例えばビット線ＢＬおよびソース線ＳＬが示される。
【００１７】
柱状部ＣＬは、積層体８０内をその積層方向（Ｚ方向）に延びる略円柱状に形成される。複数の柱状部ＣＬは、Ｘ方向およびＹ方向に拡がる平面において、例えば千鳥配列される。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に拡がる平面において、正方格子配列されてもよい。
【００１８】
分離部６０は、積層体８０をＹ方向に複数のブロック（またはフィンガー部）に分離する。分離部６０は、Ｘ方向およびＺ方向に拡がる配線部ＬＩを含む。図示はしないが、配線部ＬＩと積層体８０との間には絶縁層が設けられる。
【００１９】
積層体８０の上方に、複数のビット線ＢＬおよびソース線ＳＬが設けられる。複数のビット線ＢＬおよびソース線ＳＬは、例えば金属層であり、Ｙ方向に延びる。複数のビット線ＢＬは、Ｘ方向に互いに離間して設けられる。
【００２０】
柱状部ＣＬの後述する半導体層２０の上端部は、コンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続される。
【００２１】
複数の柱状部ＣＬは、共通の１本のビット線ＢＬに接続される。その共通のビット線ＢＬに接続された複数の柱状部ＣＬは、分離部６０によってＹ方向に分離されたそれぞれのブロック（またはフィンガー部）から例えば１つずつ選択された柱状部ＣＬを含む。
【００２２】
配線部ＬＩは、コンタクトＣｓを介してソース線ＳＬに接続される。
【００２３】
図３は、第１実施形態に係る半導体装置における中央部１００ｂを示す断面図である。
【００２４】
図３に示すように、半導体基板１０は、第１部分１０ａおよび第２部分１０ｂを含む。
【００２５】
第１部分１０ａは、半導体基板１０の表面側に設けられたＰ型シリコン領域（Ｐ型ウェル）である。第２部分１０ｂは、第１部分１０ａの上面よりも上方に突出する。第２部分１０ｂは、柱状部ＣＬの下に設けられ、柱状部ＣＬに対応するように柱状に設けられる。
【００２６】
第２部分１０ｂは、第１部分１０ａからエピタキシャル成長された結晶層である。第１部分１０ａと第２部分１０ｂとは、一体の単結晶領域であり、実質的に同一の結晶方位を有する。また、第２部分１０ｂは、第１部分１０ａと同様に、Ｐ型シリコン領域である。第１部分１０ａおよび第２部分１０ｂは、Ｐ型不純物として例えばボロンを含む。
【００２７】
第１部分１０ａ上、および第２部分１０ｂの周囲には絶縁層４１が設けられる。
【００２８】
積層体８０は、半導体基板１０上に絶縁層４１を介して設けられる。積層体８０は、複数の導電層７０および複数の絶縁層７２を含む。複数の導電層７０は、各間に絶縁層（絶縁体）７２を介して、半導体基板１０の主面に対して垂直な方向（Ｚ方向）に積層される。言い換えると、複数の導電層７０と複数の絶縁層７２とが、交互に積層される。
【００２９】
導電層７０は、例えば金属層である。導電層７０は、例えば、タングステンを主成分として含むタングステン層、またはモリブデンを主成分として含むモリブデン層である。絶縁層７２は、例えば、酸化シリコンを主成分として含むシリコン酸化層である。
【００３０】
柱状部ＣＬは、積層体８０内を積層方向（Ｚ方向）に延びる。柱状部ＣＬは、中心から順に設けられたコア層４０、半導体層２０、およびメモリ層３０を含む。
【００３１】
コア層４０は、柱状部ＣＬにおいて、中心部として設けられる。半導体層２０は、コア層４０の周囲に設けられる。すなわち、半導体層２０は、コア層４０とメモリ層３０との間に設けられる。半導体層２０は、ボディ層２０ｂ、およびボディ層２０ｂの周囲に設けられたカバー層２０ａを含む。ボディ層２０ｂの下端は、半導体基板１０の第２部分１０ｂに接続される。メモリ層３０は、半導体層２０の周囲に設けられる。すなわち、メモリ層３０は、半導体層２０と積層体８０との間に設けられる。
【００３２】
図４は、第１実施形態に係る半導体装置における積層体８０および柱状部ＣＬを示す一部拡大断面図である。
【００３３】
図４に示すように、メモリ層３０は、トンネル絶縁層３１、電荷蓄積層３２、およびブロック絶縁層３３を含む。
【００３４】
トンネル絶縁層３１は、半導体層２０と電荷蓄積層３２との間に設けられる。電荷蓄積層３２は、トンネル絶縁層３１とブロック絶縁層３３との間に設けられる。ブロック絶縁層３３は、電荷蓄積層３２と導電層７０（および絶縁層７２）との間に設けられる。
【００３５】
半導体層２０、メモリ層３０、および導電層７０は、メモリセルＭＣを構成する。メモリセルＭＣは、半導体層２０の周囲を、メモリ層３０を介して、導電層７０が囲んだ縦型トランジスタ構造を有する。積層体８０に、複数のメモリセルＭＣが設けられる。
【００３６】
縦型トランジスタ構造のメモリセルＭＣにおいて、半導体層２０はチャネルとして機能し、導電層７０はコントロールゲート（ワード線）として機能する。電荷蓄積層３２は半導体層２０から注入される電荷を蓄積するデータ記憶層として機能する。
【００３７】
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積層３２は、絶縁性の層中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化層を含む。または、電荷蓄積層３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
【００３８】
トンネル絶縁層３１は、半導体層２０から電荷蓄積層３２に電荷が注入される際、または電荷蓄積層３２に蓄積された電荷が半導体層２０に放出される際に電位障壁となる。トンネル絶縁層３１は、例えばシリコン酸化層を含む。
【００３９】
ブロック絶縁層３３は、電荷蓄積層３２に蓄積された電荷が導電層７０へ放出されることを防止する。また、ブロック絶縁層３３は、導電層７０から柱状部ＣＬへの電荷のバックトンネリングを防止する。
【００４０】
ブロック絶縁層３３は、例えばシリコン酸化層を含む。また、ブロック絶縁層３３は、シリコン酸化層と金属酸化層との積層構造であってもよい。この場合、シリコン酸化層は電荷蓄積層３２と金属酸化層との間に設けられ、金属酸化層はシリコン酸化層と導電層７０との間に設けられる。金属酸化層として、例えば、アルミニウム酸化層、ジルコニウム酸化層、ハフニウム酸化層を挙げられる。
【００４１】
再度、図２に示すように、積層体８０の上層部には、ドレイン側選択トランジスタＳＴＤが設けられる。積層体８０の下層部には、ソース側選択トランジスタＳＴＳが設けられる。
【００４２】
積層体８０の複数の導電層７０のうち少なくとも最上層の導電層７０は、ドレイン側選択トランジスタＳＴＤのコントロールゲートとして機能する。積層体８０の複数の導電層７０のうち少なくとも最下層の導電層７０は、ソース側選択トランジスタＳＴＳのコントロールゲートとして機能する。半導体基板１０の第２部分１０ｂが、ソース側選択トランジスタＳＴＳのチャネルとなる。
【００４３】
ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間に、複数のメモリセルＭＣが設けられる。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、柱状部ＣＬの半導体層２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、ＸＹ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に三次元的に設けられる。
【００４４】
図５は、第１実施形態に係る半導体装置１における引き出し領域（端部１００ａ）を示す図である。より具体的には、図５（ａ）は端部１００ａの平面図であり、図５（ｂ）は図５（ａ）のＡ−Ａ´線に沿った断面図であり、図５（ｃ）は図５（ａ）のＢ−Ｂ´線に沿った断面図である。
【００４５】
図５（ａ）乃至（ｃ）に示すように、端部１００ａは、積層体８０および複数の積層体９０を含む。これら積層体８０，９０は、図示せぬ層間絶縁層で覆われる。なお、積層体８０，９０の積層数は、図５に限定されない。
【００４６】
積層体８０は、半導体基板１０上に設けられる。積層体８０は、複数の導電層７０および複数の絶縁層７２を含む。複数の導電層７０は、各間に絶縁層７２を介して、半導体基板１０の主面に対して垂直な方向（Ｚ方向）に積層される。言い換えると、複数の導電層７０と複数の絶縁層７２とが、交互に積層される。
【００４７】
端部１００ａにおいて、積層体８０は、階段状を有する。すなわち、端部１００ａにおいて、導電層７０に対応して下段側から順にテラスＴ（Ｔ０−Ｔ５）およびステップＳ（Ｓ０−Ｓ５）が形成される。テラスＴは、導電層７０のうち、直上域に他の導電層７０が配置されていない部分の上面であり、ＸＹ平面に対して略平行である。また、ステップＳは、Ｘ方向において隣り合う２つのテラスＴの間の垂直面または傾斜面である。ステップＳは、例えば１枚の導電層７０の端面および１枚の絶縁層７２の端面からなる面であり、Ｙ方向を含む平面に対して略平行である。
【００４８】
複数の積層体９０は、積層体８０のＸ方向における外側（中央部１００ｂとは反対側）の半導体基板１０上、または階段状の積層体８０上に設けられる。複数の積層体９０は、Ｙ方向およびＸ方向に沿って並ぶマトリクス状に配置される。図５では、Ｙ方向に沿って３つの積層体９０が並び、Ｘ方向に沿って２つの積層体９０が並ぶが、積層体９０の数はこれに限らない。
【００４９】
複数の積層体９０はそれぞれ、複数の導電層７０および複数の絶縁層７２を含む。複数の導電層７０は、各間に絶縁層７２を介して、半導体基板１０の主面に対して垂直な方向（Ｚ方向）に積層される。言い換えると、複数の導電層７０と複数の絶縁層７２とが、交互に積層される。ここでは、積層体９０は、２枚の導電層７０および２枚の絶縁層７２を含む。積層体９０は、積層体８０から一部分離したものであり、積層体８０と同一層を含みつつ、図５に示すようにその両側に対しＺ方向上側に突出している。積層体９０は、製造工程におけるレジスト形成に対する位置の基準、または積層体９０のステップＳに対する位置の基準として用いられる。
【００５０】
半導体基板１０上に設けられる積層体９０の上面は略平坦である。一方、積層体８０のステップＳ上に設けられる積層体９０は、ステップＳに対応する位置にステップＳａを有する。
【００５１】
本例において、積層体８０の最下段のステップＳ０を除いて、積層体８０のステップＳ１−Ｓ５はＹ方向に沿って弧状を有する。より具体的には、積層体８０におけるステップＳ１−Ｓ５のＹ方向中央部がＹ方向両端部よりも積層体８０の内側（中央部１００ｂ側）に位置するように、凹状に湾曲する。一方、最下段のステップＳ０は、Ｙ方向に延びる平面状である。
【００５２】
このため、Ｙ方向に沿って並ぶ複数の積層体９０の位置を基準とした場合、半導体基板１０のＹ方向端部側の積層体９０からステップＳ（Ｓ１−Ｓ５）までの距離Ａ（Ａ１−Ａ５）は、半導体基板１０のＹ方向中央部側の積層体９０からステップＳ（Ｓ１−Ｓ５）までの距離Ｂ（Ｂ１−Ｂ５）よりも近い。ここで、距離とは、Ｘ方向に沿った直線距離を示す。なお、ここでは、ステップＳ１−Ｓ３までの距離Ａ１−Ａ３，Ｂ１−Ｂ３は積層体８０のＸ方向における外側の半導体基板１０上に設けられる積層体９０を基準とし、ステップＳ４−Ｓ５までの距離Ａ４−Ａ５，Ｂ４−Ｂ５は積層体８０上に設けられる積層体９０を基準としたが、これに限らない。
【００５３】
また、ステップＳにおける凹状の湾曲は、最下段のステップＳ０を除いて、下段側のステップＳほど大きい。このため、距離Ｂ（Ｂ１−Ｂ５）と距離Ａ（Ａ１−Ａ５）との差は、下段側のステップＳほど大きい。
【００５４】
［第１実施形態の製造方法］
図６は、第１実施形態に係る半導体装置１の製造方法において使用するレジストパターンを示す平面図である。
【００５５】
図６に示すように、第１実施形態に係る半導体装置１の製造方法において、積層体８０上にレジストパターン５０が形成される。そして、このレジストパターン５０をマスクとしたエッチングと、レジストパターン５０のスリミングとを交互に繰り返すことにより、積層体８０の端部１００ａが階段状に加工される。
【００５６】
第１実施形態において、レジストパターン５０の初期形状を、Ｚ方向から見て、少なくともＸ方向に向いた側面５０Ｓが凹状に湾曲した形状とする。例えば、Ｚ方向から見たレジストパターン５０の形状を、全ての側面が凹状に湾曲し、角部が鋭角な四辺形とする。レジストパターン５０のＹ方向端部におけるＸ方向の長さは、Ｙ方向中央部におけるＸ方向の長さよりも長い。以下において、レジストパターン５０のＹ方向中央部とＹ方向端部におけるＸ方向の位置の差の絶対値を「形状差Ｄ」とする。初期状態において、形状差Ｄはゼロより大きい値を持つ。なお、図６は形状差Ｄを誇張して描いている。
【００５７】
一方、レジストパターン５０のスリミングの際に、側面５０Ｓの後退量は一定の範囲内で不可避的にばらつく。スリミング後における側面５０Ｓの実際の位置と設計値との差の絶対値を誤差Ｅとする。端部１００ａの形状精度は、形状差Ｄおよび誤差Ｅの合計量が小さいほど良好である。
【００５８】
誤差Ｅはスリミング毎に累積されるため、レジストパターン５０のスリミングを繰り返すと、誤差Ｅは増加する。一方、レジストパターン５０をスリミングすると、レジストパターン５０の側面において、端部は中央部よりも大きく後退する。言い換えれば、レジストパターン５０の角が取れていく。このため、スリミングを繰り返すうちに、レジストパターン５０の形状は、Ｚ方向から見て矩形に近づいていき、形状差Ｄが減少していく。
【００５９】
このため、第１実施形態によれば、スリミングを繰り返したときに、誤差Ｅの増加と形状差Ｄの減少が相殺されて、全体として良好な形状精度を維持することができる。
【００６０】
以下に、第１実施形態に係る半導体装置１の製造方法について詳説する。
【００６１】
図７乃至図１８は、第１実施形態に係る半導体装置１における端部１００ａの製造方法を示す図である。より具体的には、図７（ａ）乃至図１８（ａ）は端部１００ａの平面図であり、図７（ｂ）乃至図１８（ｂ）は図７（ａ）乃至図１８（ａ）のＡ−Ａ´線に沿った断面図であり、図７（ｃ）乃至図１８（ｃ）は図７（ａ）乃至図１８（ａ）のＢ−Ｂ´線に沿った断面図である。
【００６２】
まず、図７に示すように、半導体基板１０上に、絶縁層７２および犠牲層７１が交互に積層され、積層体８０が形成される。絶縁層７２は、例えばシリコン酸化層である。犠牲層７１は、絶縁層７２との間でエッチング選択比を取れる材料を含み、例えばシリコン窒化層である。
【００６３】
その後、最上層の犠牲層７１上に、ハードマスク９１が形成される。ハードマスク９１は、積層体９０の形成領域に形成される。すなわち、複数のハードマスク９１は、Ｙ方向およびＸ方向にマトリクス状に形成される。ハードマスク９１は、例えばシリコン窒化層またはシリコン酸化層で構成される。ハードマスク９１の形成方法および構成の詳細については、第２実施形態以降で後述する。
【００６４】
次に、図８に示すように、積層体８０上に、レジストパターン５０が形成される。図６に示すように、レジストパターン５０は、Ｘ方向およびＹ方向に向いた４つの側面がそれぞれ凹状に湾曲し、Ｚ方向から見て各角部が鋭角な四辺形とする。レジストパターン５０は、積層体８０の一部を露出させ、残部を覆う。また、レジストパターン５０は、Ｘ方向における最も外側に設けられたハードマスク９１を露出させ、それ以外のハードマスク９１を覆う。このとき、Ｘ方向に向いたレジストパターン５０の側面５０Ｓの形状差をＤ０とする。
【００６５】
ここで、レジストパターン５０の側面５０Ｓの位置が所望の位置に配置されていることを確認するため、露出したハードマスク９１からレジストパターン５０の側面５０Ｓまでの距離が測定される。レジストパターン５０の側面５０Ｓの位置が適正位置よりずれている場合、レジストパターン５０は除去されて再度形成される。レジストパターン５０が再度形成されるときは、適正位置からの寸法ずれを補正するため、露光量の調整および露光位置の調整が行われる。
【００６６】
次に、図９に示すように、レジストパターン５０をマスクとしたエッチング、例えば、ＲＩＥ（Reactive Ion Etching）が行われる。これにより、積層体８０におけるレジストパターン５０で覆われていない部分において、１枚の犠牲層７１と１枚の絶縁層７２が除去されて、１つのステップＳが形成される。
【００６７】
また、レジストパターン５０で覆われていないハードマスク９１の一部もエッチングされる。このとき、ハードマスク９１は、１枚の犠牲層７１および１枚の絶縁層７２に対応する量（犠牲層７１および絶縁層７２とエッチングレートが同じであれば、１枚の犠牲層７１および１枚の絶縁層７２の合計膜厚）だけエッチングされる。
【００６８】
次に、図１０に示すように、レジストパターン５０に対して、例えばアッシング処理を行うことにより、スリミングする。これにより、レジストパターン５０が一回り小さくなる。このとき、スリミングの誤差Ｅ１が発生する。一方、レジストパターン５０のＸ方向に向いた側面５０Ｓにおいて、Ｙ方向両端部の後退量はＹ方向中央部の後退量よりも大きいため、形状差Ｄ１は初期の形状差Ｄ０よりも小さくなる。側面５０Ｓが後退することにより、積層体８０の新たな部分が露出する。なお、図示はしないが、レジストパターン５０はアッシング処理によりＺ方向の膜厚も減少しており、以降のスリミングの際にも同様のレジストパターン５０の膜厚減少が生じる。
【００６９】
次に、図１１に示すように、レジストパターン５０をマスクとしたエッチングが行われる。これにより、積層体８０におけるレジストパターン５０で覆われていない部分において、１枚の犠牲層７１と１枚の絶縁層７２が除去されて、新たに１つのステップＳが形成される。また、図９に示す工程において形成されたステップＳは、今回のエッチングにより下段に転写される。これにより、ステップＳは合計２段となる。
【００７０】
また、レジストパターン５０で覆われていないハードマスク９１もエッチングされる。このとき、図９に示す工程と同様、ハードマスク９１は、１枚の犠牲層７１および１枚の絶縁層７２に対応する量だけエッチングされる。これにより、２枚の犠牲層７１および２枚の絶縁層７２で構成され、周囲よりＺ方向上側に突出した積層体（突出状積層体）が残存する。この突出状積層体の層数は、ハードマスク９１の膜厚および材料に対応し、これに限らない。
【００７１】
次に、図１２に示すように、レジストパターン５０をスリミングする。これにより、レジストパターン５０が更に一回り小さくなり、積層体８０の新たな部分が露出する。また、Ｘ方向における最も外側に設けられたハードマスク９１以外のハードマスク９１の一部も露出する。このとき、このスリミングによって誤差Ｅ２が発生するが、誤差Ｅ２は前回の誤差Ｅ１に累積されるため、誤差Ｅ１よりも大きくなる。一方、側面５０Ｓにおいて、形状差Ｄ２は形状差Ｄ１よりも小さくなる。
【００７２】
次に、図１３に示すように、レジストパターン５０をマスクとしたエッチングが行われる。これにより、積層体８０におけるレジストパターン５０で覆われていない部分において、１枚の犠牲層７１と１枚の絶縁層７２が除去されて、新たに１つのステップＳが形成される。また、既に形成されているステップＳは下段に転写される。これにより、ステップＳは合計３段となる。また、第１積層体は、下段に転写される。
【００７３】
さらに、レジストパターン５０で覆われていないハードマスク９１の一部もエッチングされる。このとき、ハードマスク９１の一部は１枚の犠牲層７１および１枚の絶縁層７２に対応する量だけエッチングされ、ハードマスク９１にステップＳａが形成される。
【００７４】
次に、図１４に示すように、レジストパターン５０をスリミングする。このときの誤差Ｅ３は、前回の誤差Ｅ２に累積されるため、誤差Ｅ２よりも大きくなる。一方、形状差Ｄ３は形状差Ｄ２よりも小さくなる。
【００７５】
次に、図１５に示すように、レジストパターン５０をマスクとしたエッチングが行われる。これにより、新たに１つのステップＳが形成されて、ステップＳは合計４段となる。また、突出状積層体、およびステップＳａは下段に転写される。
【００７６】
次に、図１６に示すように、レジストパターン５０をスリミングする。このときの誤差Ｅ４は、前回の誤差Ｅ３に累積されるため、誤差Ｅ３よりも大きくなる。すなわち、Ｅ４＞Ｅ３＞Ｅ２＞Ｅ１となる。一方、レジストパターン５０の形状差Ｄ４は形状差Ｄ３よりも小さくなる。すなわち、Ｄ４＜Ｄ３＜Ｄ２＜Ｄ１＜Ｄ０となる。
【００７７】
次に、図１７に示すように、レジストパターン５０をマスクとしたエッチングが行われる。これにより、新たに１つのステップＳが形成されて、ステップＳは合計５段となる。また、突出状積層体、およびステップＳａは下段に転写される。ステップＳａが転写されることで、ステップＳａを有する新たな積層体（ステップ状積層体）が形成される。このステップ状積層体は、先に形成された突出状積層体と同様、２枚の犠牲層７１および２枚の絶縁層７２で構成される。
【００７８】
次に、レジストパターン５０が除去された後、積層体８０上にレジストパターン５１が形成される。レジストパターン５１は、Ｚ方向から見て矩形とする。また、レジストパターン５１は、突出状積層体を露出する。すなわち、Ｘ方向に向いたレジストパターン５１の側面５１Ｓは、突出状積層体と最初に形成されたステップＳとの間に位置する。
【００７９】
その後、図５に示すように、このレジストパターン５１をマスクとしてエッチングを行うことにより、レジストパターン５１で覆われていない部分における最下段の犠牲層７１と最下段の絶縁層７２を除去して、積層体８０を周囲から区画する。このとき、積層体８０のＸ方向に向いたステップＳ（ステップＳ０）が形成される。また、突出状積層体が転写され、半導体基板１０上の積層体９０が形成される。また、ステップ状積層体は、積層体８０におけるステップＳ上の積層体９０となる。
【００８０】
次に、全体を覆うように、図示せぬ層間絶縁層が形成される。その後、積層体８０内にメモリセルが形成される。次に、積層体８０に、Ｘ方向に延びるスリットが形成される。これにより、積層体８０がＹ方向において複数の部分に分割される。この結果、テラスＴ、ステップＳ、および積層体９０もＹ方向において分断される。その後、スリットを介して、犠牲層７１が除去される。そして、犠牲層７１が除去されたあとの空間に、スリットを介して、導電層７０が埋め込まれる。このようにして、第１実施形態に係る半導体装置１が製造される。
【００８１】
なお、積層体９０の位置は、上記に限らず、任意に設定可能である。したがって、積層体９０がスリットによって分断されない場合がある。言い換えると、積層体９０は、スリット間に位置する場合がある。この場合、積層体９０の犠牲層７１は、スリットを介して除去されない。すなわち、積層体９０の犠牲層７１は残存し、積層体９０は犠牲層７１と絶縁層７２とが交互に積層された構造物として形成される。
【００８２】
［第１実施形態の効果］
上記第１実施形態によれば、積層体８０における端部１００ａの階段加工において、Ｘ方向に向いたレジストパターン５０の側面５０Ｓの初期形状を、凹状に湾曲した形状とする。これにより、階段加工のためのスリミングを繰り返すことによる誤差Ｅの増加を、形状差Ｄの減少で相殺することができる。その結果、スリミングを繰り返しても、レジストパターン５０全体として形状のばらつきを抑え、積層体８０の端部１００ａを高い精度で加工することができる。
【００８３】
一方、上記レジストパターン５０を用いることで、積層体８０における階段構造の下段側ほどステップＳの弧状度合が大きくなる。この階段領域の各層のテラスＴには、コンタクトが接続される。ここで、これらテラスＴとコンタクトとの位置合わせのためには、Ｘ方向に隣接する２つのステップＳによって画定される各テラスＴの位置を正確に把握することが望まれる。
【００８４】
これに対し、上記第１実施形態では、Ｙ方向に沿って並ぶ複数の積層体９０が設けられる。これらの積層体９０の位置を基準とし、積層体９０から積層体８０における階段構造のステップＳまでの距離が測定される。これにより、ステップＳの弧状度合を見積もることができ、テラスＴの位置を正確に把握することができる。したがって、精度の高い構成配置を実現することができる。
【００８５】
また、上記第１実施形態によれば、製造工程において、積層体９０の形成領域にハードマスク９１等の構造物が形成される。この構造物を基準として、製造工程で形成されるレジストパターン５０の位置を測定することができる。そして、レジストパターン５０の側面５０Ｓの位置が適正位置よりずれている場合、レジストパターン５０は除去されて再度形成される。これにより、レジストパターン５０を精度よく形成することができ、より精度の高い構成配置を実現することができる。
【００８６】
なお、上記第１実施形態において、レジストパターン５０の側面５０Ｓの初期形状を凹状に湾曲した形状としたが、本例はこれに限らない。レジストパターン５０の側面５０Ｓの初期形状をＹ方向に沿って直線としてもよい。この場合、レジストパターン５０のスリミングを繰り返すことで、レジストパターン５０の側面５０Ｓの形状は凸状に湾曲した形状となる。すなわち、階段構造のステップＳもレジストパターン５０に対応して、上段ほど凸状に湾曲する。この場合であっても、Ｙ方向に沿って並ぶ複数の積層体９０の位置を基準とし、ステップＳの弧状度合を見積もることができ、テラスＴの位置を正確に把握することができる。同様に、積層体９０の形成領域に形成したハードマスク９１等の構造物を基準として、製造工程で形成されるレジストパターン５０の位置を測定することができる。
【００８７】
＜第２実施形態＞
以下に図１９乃至図５２を用いて、第２実施形態に係る半導体装置について説明する。第２実施形態では、上記第１実施形態におけるハードマスクの形成方法および構成についてより詳細に説明する。第２実施形態では、ハードマスクとして絶縁層７５およびストッパ層７６が用いられる。
【００８８】
また、第２実施形態では、積層体に対する階段加工の際、上記第１実施形態における図６に示すようなレジストパターンが複数使用される。すなわち、例えばスリミングの繰り返しによりレジストパターンの膜厚が減少し、またＺ方向から見た形状が矩形に近づいた段階で、膜厚の薄くなったレジストパターンは除去し、マスクとしての十分な膜厚を持つレジストパターンをその側面が凹状に湾曲した形状で新たに形成したうえで、新たなレジストパターンをマスクとした積層体のエッチングとレジストパターンのスリミングとを再度繰り返す。なお、第２実施形態において、上記第１実施形態と同様の点については省略し、主に異なる点について説明する。
【００８９】
［第２実施形態における構成］
図１９は、第２実施形態に係る半導体装置１における積層構造１００を示す平面図である。
【００９０】
図１９に示すように、積層構造１００は、Ｙ方向に沿って並ぶブロックＢＬＫ（ＢＬＫ０−ＢＬＫ９）を含む。各ブロックＢＬＫのＹ方向中央部にはＸ方向に延びる分離部６０が設けられる。また、分離部６０は、ブロックＢＬＫ間にも設けられる。各ブロックＢＬＫのＹ方向中央部に設けられる分離部６０には、中央部１００ｂと端部１００ａとの境界付近において隙間が設けられている。このため、隣り合う２つのブロックＢＬＫ間で各層は分離されるが、１つのブロックＢＬＫ内で各層は分離されていない。なお、ブロックＢＬＫの数は、これに限定されない。
【００９１】
各ブロックＢＬＫは、中央部１００ｂにメモリセルアレイ領域１１０を含む。また、各ブロックＢＬＫは、一方側の端部１００ａに階段領域１２０を含み、他方側の端部１００ａに階段領域１３０を含む。
【００９２】
メモリセルアレイ領域１１０は、複数の柱状部ＣＬを含む。複数の柱状部ＣＬは、Ｘ方向およびＹ方向に並ぶ。また、Ｘ方向（またはＹ方向）に隣り合う２つの柱状部ＣＬは、Ｙ方向（またはＸ方向）に半ピッチずれて設けられる。すなわち、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に千鳥格子状に並ぶ。
【００９３】
階段領域１２０は、Ｘ方向に並ぶ複数のステップＳおよび複数のテラスＴを含む。複数のステップＳは、Ｙ方向に沿って弧状を有する。また、Ｙ方向に並ぶ図示せぬステップおよび３つのテラスを含む。そして、各テラスにコンタクトＣが接続され、各層に対応するワード線が引き出される。
【００９４】
階段領域１３０は、Ｘ方向に並ぶ複数のステップＳおよび複数のテラスＴを含む。複数のステップＳは、Ｙ方向に沿って弧状を有する。また、Ｙ方向に並ぶ図示せぬステップおよび３つのテラスを含む。これら複数のステップおよび複数のテラスのレイアウトは、階段領域１２０に対してＹ方向に沿って線対称に設けられる。また、階段領域１３０には、Ｘ方向に並ぶ積層体９０が設けられる。積層体９０は、各ブロックＢＬＫにおけるＹ方向の端部に設けられる。なお、積層体９０の位置は、これに限らず、任意に設定可能である。特に積層体９０が分離部６０によって分離されない場合、上記第１実施形態で示したように積層体９０は犠牲層７１と絶縁層７２とが積層された構造物として形成される。
【００９５】
Ｙ方向において隣り合う２つのブロックＢＬＫのレイアウトは、その間の分離部６０に対して線対称に構成される。図１９では、ブロックＢＬＫ０とブロックＢＬＫ１とが、その間の分離部６０に対して線対称に構成される。同様に、ブロックＢＬＫ２とブロックＢＬＫ３、ブロックＢＬＫ４とブロックＢＬＫ５、ブロックＢＬＫ６とブロックＢＬＫ７、ブロックＢＬＫ８とブロックＢＬＫ９とがそれぞれ、その間の分離部６０に対して線対称に構成される。
【００９６】
このため、Ｙ方向において隣り合う２つのブロックＢＬＫの積層体９０は、分離部６０を介して連続して設けられる。すなわち、Ｙ方向において隣り合う２つのブロックＢＬＫの積層体９０は、同一のハードマスク９１によって形成される。
【００９７】
また、階段領域１２０と階段領域１３０とは、２ブロックＢＬＫ毎にメモリセルアレイ領域１１０に対して反対に設けられる。より具体的には、ブロックＢＬＫ０，ＢＬＫ１，ＢＬＫ４，ＢＬＫ５，ＢＬＫ８，ＢＬＫ９では、一方側（図面左側）の端部１００ａに階段領域１２０を含み、他方側（図面右側）の端部１００ａに階段領域１３０を含む。一方、ブロックＢＬＫ２，ＢＬＫ３，ＢＬＫ６，ＢＬＫ７では、一方側（図面左側）の端部１００ａに階段領域１３０を含み、他方側（図面右側）の端部１００ａに階段領域１２０を含む。
【００９８】
すなわち、端部１００ａは、ワード線がコンタクトＣによって２ブロック単位で交互に両側引き出しされる配置を有する。そして、Ｙ方向において、ワード線引き出し用のコンタクトＣが設けられていない端部１００ａの領域毎に、積層体９０が設けられる。したがって、同一のハードマスク９１によって形成される積層体９０（Ｙ方向において隣り合う２つのブロックＢＬＫの積層体９０）は、Ｙ方向に沿って４つのブロックＢＬＫ毎（４つのブロックＢＬＫの幅毎）に設けられる。
【００９９】
なお、階段領域１２０と階段領域１３０の配置は、これに限らず、任意に設定可能である。例えば、階段領域１２０と階段領域１３０とは、１ブロックＢＬＫ毎または３ブロックＢＬＫ以上毎に、メモリセルアレイ領域１１０に対して反対に設けられてもよい。そして、メモリセルアレイ領域１１０の両側において、例えば、ワード線引き出し用のコンタクトＣが設けられていない任意の階段領域１３０内に積層体９０が設けられればよい。この場合、積層体９０（Ｙ方向において隣り合う２つのブロックＢＬＫの積層体９０）を、Ｙ方向に沿って所定数のブロックＢＬＫ毎（所定数のブロックＢＬＫの幅毎）に設けることができる。また、階段領域１２０内であってワード線引き出し用のコンタクトＣとは干渉しない位置に、積層体９０が設けられてもよい。
【０１００】
図２０は、図１９の破線部Ａの拡大図であり、第２実施形態に係る半導体装置１における階段領域１３０のレイアウトを示す平面図である。ここでは、隣り合う２つのブロックＢＬＫを示し、ステップＳの弧状を省略している。
【０１０１】
図２０に示すように、階段領域１３０は、Ｘ方向およびＹ方向に並ぶ複数のテラスＴを含む。ここでは、下段側から順にテラスＴ０−Ｔ５５が示されている。テラスＴ０−Ｔ５５は、Ｘ方向に沿って１列または３列に並ぶ。なお、テラスＴ０−Ｔ５５は、Ｘ方向に沿って３列に限らず、１列、２列、または４列以上に並ぶように設けられてもよい。以下では、テラスＴ０−Ｔ５５がＸ方向に沿って１列または３列に並ぶ例について詳説する。
【０１０２】
最下段のテラスＴ０に対して、Ｘ方向の内側（中央部１００ｂ側）にはテラスＴ１が並ぶ。テラスＴ１に対して、Ｙ方向にはテラスＴ２，Ｔ３が順に並ぶ。すなわち、テラスＴ１−Ｔ３が３列に並ぶ。これら３列に並ぶテラスＴ１−Ｔ３に対して、Ｘ方向の内側にはテラスＴ２−Ｔ４が３列に並ぶ。すなわち、２つのテラスＴ２および２つのテラスＴ３が存在する。３列に並ぶテラスＴ２−Ｔ４に対して、Ｘ方向の内側にはテラスＴ５−Ｔ４９が順に３列に並ぶ。
【０１０３】
３列に並ぶテラスＴ４７−Ｔ４９に対して、Ｘ方向の内側にはテラスＴ５０−Ｔ５２が３列に並ぶ。また、テラスＴ５０のＸ方向の内側にはテラスＴ５１，Ｔ５２が順に並ぶ。すなわち、テラスＴ５１、Ｔ５２は、Ｌ字形状を有する。そして、テラスＴ５２のＸ方向の内側にはテラスＴ５３−Ｔ５５が順に１列に並ぶ。
【０１０４】
階段領域１３０は、上段側からＸ方向に沿って領域Ｒ０−Ｒ６に分けられる。各領域は、後述する製造工程において同じレジストパターンによって形成される。
【０１０５】
領域Ｒ０は、Ｘ方向に並び、Ｙ方向に延びる３つのステップＳを含む。領域Ｒ１は、Ｘ方向に並び、Ｙ方向に延びる２つのステップＳを含む。領域Ｒ２は、Ｘ方向に沿って並び、Ｙ方向に延びる６つのステップＳを含む。領域Ｒ３は、Ｘ方向に沿って並び、Ｙ方向に延びる５つのステップＳを含む。領域Ｒ４は、Ｘ方向に沿って並び、Ｙ方向に延びる５つのステップＳを含む。領域Ｒ５は、Ｘ方向に沿って並び、Ｙ方向に延びる２つのステップＳを含む。領域Ｒ６は、Ｘ方向に沿って並び、Ｙ方向に延びる１つのステップＳを含む。
【０１０６】
領域Ｒ１〜Ｒ５には、Ｙ方向に並び、Ｘ方向に延びる２つのステップＳが形成されている。なお、階段領域１３０に設定される領域の数、および、各領域におけるステップＳの数は任意である。
【０１０７】
後述するように、各領域に含まれたＹ方向に延びるステップＳは、共通の１枚のレジストパターンを用いて形成されたものである。このうち、領域Ｒ０−Ｒ５は、第１の実施形態において説明したように、Ｘ方向に向いた側面が凹状であるレジストパターンを用いて形成されている。このため、図示はしないが、領域Ｒ０〜Ｒ５の各領域内に形成されたステップＳのうち、最下段のステップＳは凹状に湾曲しており、形状差Ｄが最も大きく、上段に向かうにつれて、湾曲が緩くなり、形状差Ｄが小さくなる。
【０１０８】
また、最下段のテラスＴ０に対して、Ｘ方向の外側（中央部１００ｂと反対側）には積層体９０が設けられる。また、積層体９０は、テラスＴ上（図ではテラスＴ２３，Ｔ２６上）にも形成される。これらの積層体９０は、Ｘ方向に沿って並ぶ。これらの積層体９０のＹ方向における位置は、Ｙ方向に並ぶ３列のテラスのうち最下段のテラスＴの位置に対応する。
【０１０９】
図２１は、図２０のＣ−Ｃ´線に沿った断面図であり、第２実施形態に係る半導体装置１における階段領域１３０を示す断面図である。
【０１１０】
図２１に示すように、階段領域１３０は、積層体８０および複数の積層体９０を含む。これら積層体８０，９０は、図示せぬ層間絶縁層で覆われる。なお、積層体８０，９０の積層数は、図２１に限定されない。
【０１１１】
積層体８０は、半導体基板１０上に絶縁層４１を介して設けられる。絶縁層４１は、例えばシリコン酸化層である。積層体８０は、複数の導電層７０および複数の絶縁層７２を含む。複数の導電層７０は、各間に絶縁層７２を介して、半導体基板１０の主面に対して垂直な方向（Ｚ方向）に積層される。積層体８０上には、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）層である絶縁層７５が設けられる。
【０１１２】
階段領域１３０において、導電層７０に対応して下段側から順にテラスＴおよびステップＳが形成される。ステップＳは、１枚の導電層７０および１枚の絶縁層７２に対応するステップと、３枚の導電層７０および３枚の絶縁層７２に対応するステップとを含む。なお、最下段の導電層７０に設けられたステップＳは、１枚の導電層７０および１枚の絶縁層４１に対応する。
【０１１３】
複数の積層体９０は、積層体８０の外側（中央部１００ｂとは反対側）の絶縁層４１上、または階段状の積層体８０上に設けられる。積層体８０の外側の積層体９０は、２枚の導電層７０および２枚の絶縁層７２を含む。積層体８０上の積層体９０は、３枚の導電層７０および３枚の絶縁層７２を含む。積層体９０は、積層体８０から一部分離したものであり、積層体８０と同一層を含む。
【０１１４】
絶縁層４１上に設けられる積層体９０の上面は略平坦である。一方、積層体８０のステップＳ上に設けられる積層体９０は、ステップＳに対応する位置にステップＳａを有する。
【０１１５】
［第２実施形態の製造方法］
図２２乃至図５２は、第２実施形態に係る半導体装置１における階段領域１３０の製造方法を示す図である。より具体的には、図２３，２５，２７，２９，３１，３３，３５，３７，３９，４１，４３，４５，４７，４９，５１は階段領域１３０の平面図である。また、図２２，２４，２６，２８，３０，３２，３４，３６，３８，４０，４２，４４，４６，４８，５０，５２は、平面図のＣ−Ｃ´線に沿った断面図である。なお、以下の説明において、ステップＳの弧状については省略する。
【０１１６】
まず、図２２に示すように、半導体基板１０上に、絶縁層４１が形成される。絶縁層４１は、例えばシリコン酸化層である。この絶縁層４１上に、犠牲層７１および絶縁層７２が交互に積層され、積層体８０が形成される。絶縁層７２は、例えばシリコン酸化層である。犠牲層７１は、絶縁層７２との間でエッチング選択比を取れる材料を含み、例えばシリコン窒化層である。
【０１１７】
また、最上層の犠牲層７１上に、絶縁層７５およびストッパ層７６が順に形成される。絶縁層７５は例えばＴＥＯＳ層であり、ストッパ層７６は例えばシリコン窒化層である。絶縁層７５は、例えば１枚の犠牲層７１および１枚の絶縁層７２に相当する膜厚を有する。また、ストッパ層７６は、例えば２枚の犠牲層７１および２枚の絶縁層７２に相当する膜厚を有する。
【０１１８】
次に、図２３および図２４に示すように、ストッパ層７６上に、レジストパターン１５０Ａが形成される。レジストパターン１５０Ａは、ストッパ層７６の一部を露出させ、残部を覆う。例えば、レジストパターン１５０Ａは、中央部１００ｂ側および積層体９０の形成領域を覆うように形成される。
【０１１９】
その後、レジストパターン１５０Ａをマスクとしたエッチング、例えばＲＩＥが行われる。これにより、レジストパターン１５０Ａで覆われていない部分において、ストッパ層７６および絶縁層７５が除去される。このとき、積層体９０の形成領域に残存するストッパ層７６および絶縁層７５が上記第１実施形態で示したハードマスク９１となる。その後、レジストパターン１５０Ａは、除去される。
【０１２０】
次に、図２５および図２６に示すように、積層体８０およびストッパ層７６上に、レジストパターン１５０Ｂが形成される。図６に示すように、レジストパターン１５０Ｂは、Ｘ方向およびＹ方向に向いた４つの側面がそれぞれ凹状に湾曲し、Ｚ方向から見て各角部が鋭角な四辺形とする。レジストパターン１５０Ｂは、積層体８０の一部を露出させ、残部を覆う。また、レジストパターン１５０Ｂは、上述したハードマスクを露出させる。このとき、Ｘ方向に向いたレジストパターン１５０Ｂの側面の形状差Ｄ（図６参照）はゼロより大きい。
【０１２１】
ここで、レジストパターン１５０Ｂの側面の位置が所望の位置に配置されていることを確認するため、露出したハードマスクからレジストパターン１５０Ｂの側面までの距離が測定される。レジストパターン１５０Ｂの側面の位置が適正位置よりずれている場合、レジストパターン１５０Ｂは除去されて再度形成される。レジストパターン１５０Ｂが再度形成されるときは、適正位置からの寸法ずれを補正するため、露光量の調整および露光位置の調整が行われる。
【０１２２】
その後、レジストパターン１５０Ｂをマスクとしたエッチングが行われる。これにより、積層体８０におけるレジストパターン１５０Ｂで覆われていない部分において、１枚の犠牲層７１と１枚の絶縁層７２が除去されて、１つのステップＳが形成される。以下、このようなステップＳを１段ステップＳと称す。
【０１２３】
また、レジストパターン５０で覆われていないハードマスクの一部もエッチングされる。このとき、ハードマスクは、１枚の犠牲層７１および１枚の絶縁層７２に対応する量（犠牲層７１および絶縁層７２とエッチングレートが同じであれば、１枚の犠牲層７１および１枚の絶縁層７２の合計膜厚）だけエッチングされる。
【０１２４】
次に、図２７および図２８に示すように、レジストパターン１５０Ｂに対するスリミングとレジストパターン１５０Ｂをマスクとしたエッチングとが交互に繰り返される。ここでは、２回のスリミングと２回のエッチングが行われる。各エッチングにおいて、１枚の犠牲層７１および１枚の絶縁層７２が除去される。これにより、領域Ｒ０における３つの１段ステップＳが形成される。このとき、スリミングの繰り返しに伴って、レジストパターン１５０Ｂの形状差Ｄは小さくなり、誤差Ｅは大きくなる。
【０１２５】
また、レジストパターン１５０Ｂで覆われていないハードマスクもエッチングされる。このとき、ハードマスクは、各エッチングにおいて１枚の犠牲層７１および１枚の絶縁層７２に対応する量だけエッチングされる。これにより、３枚の犠牲層７１および３枚の絶縁層７２で構成される積層体が残存する。この積層体の層数は、ハードマスクの膜厚および材料に対応し、これに限らない。その後、レジストパターン１５０Ｂが除去される。
【０１２６】
次に、図２９および図３０に示すように、積層体８０およびストッパ層７６上に、レジストパターン１５０Ｃが形成される。レジストパターン１５０Ｃの形状は、櫛状である。すなわち、レジストパターン１５０Ｃは、Ｙ方向に延びる基幹部と、基幹部からＸ方向に延びる複数の歯部とを含む。基幹部は、中央部１００ｂ側を覆う。各歯部は、各ブロックＢＬＫをＹ方向に３列に分けた場合にＹ方向中央部およびＹ方向片側端部を覆う。ハードマスクによって形成された積層体は、露出する。
【０１２７】
このとき、ハードマスクにより形成された積層体を基準にしてレジストパターン１５０Ｃの側面の位置を確認し、必要に応じてレジストパターン１５０Ｃを再度形成してもよい。
【０１２８】
その後、レジストパターン１５０Ｃをマスクとしたエッチングが行われる。これにより、積層体８０におけるレジストパターン１５０Ｃで覆われていない部分において、１枚の犠牲層７１と１枚の絶縁層７２が除去されて、１つの１段ステップＳが形成される。また、ハードマスクによって形成された積層体が下段に転写される。
【０１２９】
次に、図３１および図３２に示すように、レジストパターン１５０Ｃをスリミングする。これにより、レジストパターン１５０Ｃの側面が後退される。レジストパターン１５０Ｃの基幹部がＸ方向に後退する。また、レジストパターン１５０Ｃの歯部がＹ方向に後退し、Ｙ方向片側端部を覆う。
【０１３０】
その後、レジストパターン１５０Ｃをマスクとしたエッチングが行われる。これにより、積層体８０におけるレジストパターン１５０Ｃで覆われていない部分において、１枚の犠牲層７１と１枚の絶縁層７２が除去される。この結果、領域Ｒ１における、２つの１段ステップＳが形成される。また、領域Ｒ１〜Ｒ５における、Ｘ方向に延びる２つの１段ステップＳが形成される。また、ハードマスクによって形成された積層体が下段に転写される。その後、レジストパターン１５０Ｃは、除去される。
【０１３１】
次に、図３３および図３４に示すように、積層体８０およびストッパ層７６上に、レジストパターン１５０Ｄが形成される。レジストパターン１５０Ｄは、鋭角な四辺形とする。レジストパターン１５０Ｄは、積層体８０の一部を露出させ、残部を覆う。また、レジストパターン１５０Ｄは、ハードマスクにより形成された積層体を露出させる。このとき、Ｘ方向に向いたレジストパターン１５０Ｄの側面の形状差Ｄはゼロより大きい。
【０１３２】
ここで、ハードマスクにより形成された積層体を基準にしてレジストパターン１５０Ｄの側面の位置を確認し、必要に応じてレジストパターン１５０Ｄを再度形成してもよい。
【０１３３】
その後、レジストパターン１５０Ｄをマスクとしたエッチングが行われる。これにより、積層体８０におけるレジストパターン１５０Ｄで覆われていない部分において、３枚の犠牲層７１と３枚の絶縁層７２が除去されて、１つのステップＳが形成される。以下、このようなステップＳを３段ステップＳと称す。また、ハードマスクによって形成された積層体が下段に転写される。
【０１３４】
次に、図３５および図３６に示すように、レジストパターン１５０Ｄに対するスリミングとレジストパターン１５０Ｄをマスクとしたエッチングとが交互に繰り返される。ここでは、５回のスリミングと５回のエッチングが行われる。各エッチングにおいて、３枚の犠牲層７１および３枚の絶縁層７２が除去される。これにより、領域Ｒ２における６つの３段ステップＳが形成される。このとき、スリミングの繰り返しに伴って、レジストパターン１５０Ｂの形状差Ｄは小さくなり、誤差Ｅは大きくなる。また、ハードマスクによって形成された積層体が下段に転写される。その後、レジストパターン１５０Ｄが除去される。
【０１３５】
次に、図３７および図３８に示すように、積層体８０およびストッパ層７６上に、レジストパターン１５０Ｅが形成される。レジストパターン１５０Ｅは、鋭角な四辺形とする。レジストパターン１５０Ｅは、積層体８０の一部を露出させ、残部を覆う。また、レジストパターン１５０Ｅは、Ｘ方向における最も外側に設けられたハードマスクによる積層体（突出状積層体）を露出させ、それ以外のハードマスクによる積層体（ステップ状積層体）を覆う。このとき、Ｘ方向に向いたレジストパターン１５０Ｅの側面の形状差Ｄはゼロより大きい。
【０１３６】
ここで、Ｘ方向における最も外側に設けられたハードマスクにより形成された積層体を基準にしてレジストパターン１５０Ｅの側面の位置を確認し、必要に応じてレジストパターン１５０Ｅを再度形成してもよい。
【０１３７】
その後、レジストパターン１５０Ｅをマスクとしたエッチングが行われる。これにより、積層体８０におけるレジストパターン１５０Ｅで覆われていない部分において、３枚の犠牲層７１と３枚の絶縁層７２が除去されて、１つの３段ステップＳが形成される。また、突出状積層体が下段に転写される。
【０１３８】
次に、図３９および図４０に示すように、レジストパターン１５０Ｅに対するスリミングとレジストパターン１５０Ｅをマスクとしたエッチングとが交互に繰り返される。ここでは、４回のスリミングと４回のエッチングが行われる。各エッチングにおいて、３枚の犠牲層７１および３枚の絶縁層７２が除去される。これにより、領域Ｒ３における５つの３段ステップＳが形成される。このとき、スリミングの繰り返しに伴って、レジストパターン１５０Ｅの形状差Ｄは小さくなり、誤差Ｅは大きくなる。また、ステップ状積層体に３段ステップＳａが形成されるとともに、３段ステップＳａが下段に転写される。また、突出状積層体が下段に転写される。その後、レジストパターン１５０Ｅが除去される。
【０１３９】
次に、図４１および図４２に示すように、積層体８０およびストッパ層７６上に、レジストパターン１５０Ｆが形成される。レジストパターン１５０Ｆは、鋭角な四辺形とする。レジストパターン１５０Ｆは、積層体８０の一部を露出させ、残部を覆う。また、レジストパターン１５０Ｆは、突出状積層体を露出させ、ステップ状積層体を覆う。このとき、Ｘ方向に向いたレジストパターン１５０Ｆの側面の形状差Ｄはゼロより大きい。
【０１４０】
ここで、突出状積層体を基準にしてレジストパターン１５０Ｆの側面の位置を確認し、必要に応じてレジストパターン１５０Ｆを再度形成してもよい。
【０１４１】
その後、レジストパターン１５０Ｆをマスクとしたエッチングが行われる。これにより、積層体８０におけるレジストパターン１５０Ｆで覆われていない部分において、３枚の犠牲層７１と３枚の絶縁層７２が除去されて、１つの３段ステップＳが形成される。また、突出状積層体が下段に転写される。
【０１４２】
次に、図４３および図４４に示すように、レジストパターン１５０Ｆに対するスリミングとレジストパターン１５０Ｆをマスクとしたエッチングとが交互に繰り返される。ここでは、４回のスリミングと４回のエッチングが行われる。各エッチングにおいて、３枚の犠牲層７１および３枚の絶縁層７２が除去される。これにより、領域Ｒ４における５つの３段ステップＳが形成される。このとき、スリミングの繰り返しに伴って、レジストパターン１５０Ｆの形状差Ｄは小さくなり、誤差Ｅは大きくなる。また、突出状積層体が下段に転写される。その後、レジストパターン１５０Ｆが除去される。
【０１４３】
次に、図４５および図４６に示すように、積層体８０およびストッパ層７６上に、レジストパターン１５０Ｇが形成される。レジストパターン１５０Ｇは、鋭角な四辺形とする。レジストパターン１５０Ｇは、積層体８０の一部を露出させ、残部を覆う。また、レジストパターン１５０Ｇは、突出状積層体を露出させ、ステップ状積層体を覆う。このとき、Ｘ方向に向いたレジストパターン１５０Ｄの側面の形状差Ｄはゼロより大きい。
【０１４４】
ここで、突出状積層体を基準にしてレジストパターン１５０Ｇの側面の位置を確認し、必要に応じてレジストパターン１５０Ｇを再度形成してもよい。
【０１４５】
その後、レジストパターン１５０Ｇをマスクとしたエッチングが行われる。これにより、積層体８０におけるレジストパターン１５０Ｇで覆われていない部分において、１枚の犠牲層７１と１枚の絶縁層７２が除去されて、１つの１段ステップＳが形成される。また、突出状積層体が下段に転写される。
【０１４６】
次に、図４７および図４８に示すように、レジストパターン１５０Ｇに対するスリミングとレジストパターン１５０Ｇをマスクとしたエッチングとが行われる。エッチングにおいて、１枚の犠牲層７１および１枚の絶縁層７２が除去される。これにより、領域Ｒ５における２つの１段ステップＳが形成される。このとき、スリミングに伴って、レジストパターン１５０Ｇの形状差Ｄは小さくなり、誤差Ｅは大きくなる。また、突出状積層体が下段に転写される。その後、レジストパターン１５０Ｇが除去される。
【０１４７】
次に、図４９および図５０に示すように、積層体８０およびストッパ層７６上に、レジストパターン１５０Ｈが形成される。レジストパターン１５０Ｈは、矩形とする。レジストパターン１５０Ｈは、積層体８０を覆う。また、レジストパターン１５０Ｈは、突出状積層体を露出させ、ステップ状積層体を覆う。すなわち、Ｘ方向に向いたレジストパターン１５０Ｈの側面は、突出状積層体と領域Ｒ５における最下段のステップＳとの間に位置する。
【０１４８】
ここで、突出状積層体を基準にしてレジストパターン１５０Ｈの側面の位置を確認し、必要に応じてレジストパターン１５０Ｈを再度形成してもよい。
【０１４９】
その後、レジストパターン１５０Ｈをマスクとしたエッチングが行われる。これにより、積層体８０におけるレジストパターン１５０Ｈで覆われていない部分において、１枚の犠牲層７１が除去されて、１つの１段ステップＳが形成される。この結果、図２２に示した犠牲層７１および絶縁層７２において、レジストパターン１５０Ａ〜１５０Ｈのいずれによっても覆われなかった部分がすべて除去されて、レジストパターン１５０Ｈで覆われた積層体８０と突出状積層体との間に絶縁層４１が露出する。また、突出状積層体が下段に転写される。
【０１５０】
さらに、図５１および図５２に示すように、レジストパターン１５０Ｈをマスクとしてさらなるエッチングが行われる。これにより、レジストパターン１５０Ｈの側面よりもＸ方向の外側において、図２９に示す工程でレジストパターン１５０Ｃによって覆われていた部分に残存する最下段の犠牲層７１と最下段の絶縁層７２が除去され、積層体８０が周囲から区画される。また、レジストパターン１５０Ｈで覆われた積層体８０と突出状積層体との間においては、絶縁層４１が除去されて半導体基板１０が露出される。このとき、突出状積層体においても１枚の絶縁層７２および１枚の犠牲層７１が除去され、半導体基板１０上に絶縁層４１を介して、２枚の絶縁層７２および２枚の犠牲層７１を含む積層体９０が形成される。また、ステップ状積層体は、積層体８０におけるステップＳ上の積層体９０となる。
【０１５１】
次に、全体を覆うように、図示せぬ層間絶縁層が形成される。この層間絶縁層は、ストッパ層７６をストッパとして、平坦化される。その後、ストッパ層７６は除去され、積層体８０内にメモリセルが形成される。次に、積層体８０に、Ｘ方向に延びるスリットが形成される。これにより、積層体８０がＹ方向において複数の部分に分割される。この結果、テラスＴ、ステップＳ、および積層体９０もＹ方向において分断される。その後、スリットを介して、犠牲層７１が除去される。そして、犠牲層７１が除去されたあとの空間に、スリットを介して、導電層７０が埋め込まれる。このようにして、第２実施形態における半導体装置１が製造される。
【０１５２】
なお、積層体９０の位置は、上記に限らず、任意に設定可能である。このため、積層体９０がスリットによって分断されない場合がある。この場合、積層体９０の犠牲層７１はスリットを介して除去されず、積層体９０の犠牲層７１は残存する。したがって、積層体９０は、犠牲層７１と絶縁層７２とが交互に積層された構造物として形成される。
【０１５３】
［第２実施形態の効果］
上記第２実施形態によれば、第１実施形態に示すハードマスクとして、積層体８０上に形成される絶縁層７５およびストッパ層７６が用いられる。これにより、位置の基準となる積層体９０を形成することができ、第１実施形態と同様の効果を得ることができる。
【０１５４】
＜第３実施形態＞
以下に図５３乃至図５６を用いて、第３実施形態に係る半導体装置について説明する。第３実施形態では、ハードマスクとして、積層体８０上に形成された絶縁層７５およびストッパ層７６のうちの一部を用いる。
【０１５５】
なお、第３実施形態において、上記第２実施形態と同様の点については省略し、主に異なる点について説明する。
【０１５６】
［第３実施形態の構成］
図５３は、図２０のＣ−Ｃ´線に沿った断面図であり、第３実施形態に係る半導体装置１における階段領域１３０を示す断面図である。
【０１５７】
図５３に示すように、第３実施形態において、上記第２実施形態と異なる点は、複数の積層体９０の膜厚である。
【０１５８】
積層体８０上の積層体（ステップ状積層体）９０は、１枚の導電層７０および１枚の絶縁層７２を含む。積層体９０は、積層体８０から一部分離したものであり、積層体８０と同一層を含む。なお、本例において、積層体８０の外側の積層体（突出状積層体）は設けられていない。これは、後述する製造工程において示すように、積層体８０における端部１００ａの階段加工を通して積層体８０の外側にも突出状積層体が設けられているが、階段加工で最後に使用されるレジストパターンをマスクとしたエッチングにより積層体８０を周囲から区画する際に、突出状積層体を形成する層も併せてエッチング除去されることによる。
【０１５９】
また、積層体８０上には、例えばＴＥＯＳ層である絶縁層７５が設けられる。本例において、絶縁層７５は、２枚の導電層７０および２枚の絶縁層７２に相当する膜厚を有する。この場合、絶縁層７５は、ステップＳｂを有する。なお、絶縁層７５の膜厚は、これに限定されない。
【０１６０】
［第３実施形態の製造方法］
図５４乃至図５６は、平面図のＣ−Ｃ´線に沿った断面図であり、第３実施形態に係る半導体装置１における階段領域１３０の製造方法を示す断面図である。なお、以下の説明において、ステップＳの弧状については省略する。
【０１６１】
まず、上記第２実施形態と同様に、図２２に示すように、半導体基板１０上に、絶縁層４１、積層体８０、絶縁層７５、およびストッパ層７６が順に形成される。絶縁層７５は、例えば２枚の犠牲層７１および２枚の絶縁層７２に相当する膜厚を有する。また、ストッパ層７６は、例えば２枚の犠牲層７１および２枚の絶縁層７２に相当する膜厚を有する。
【０１６２】
次に、図５４に示すように、ストッパ層７６上に、レジストパターン１５０Ａが形成される。レジストパターン１５０Ａは、ストッパ層７６の一部を露出させ、残部を覆う。例えば、レジストパターン１５０Ａは、中央部１００ｂ側および積層体９０の形成領域を覆うように形成される。
【０１６３】
その後、レジストパターン１５０Ａをマスクとしたエッチングが行われる。これにより、レジストパターン１５０Ａで覆われていない部分において、ストッパ層７６の上層の一部が除去される。例えば、ストッパ層７６は、１枚の犠牲層７１および１枚の絶縁層７２に対応する量（犠牲層７１および絶縁層７２とエッチングレートが同じであれば、１枚の犠牲層７１および１枚の絶縁層７２の合計膜厚）だけエッチングされる。一方、レジストパターン１５０Ａで覆われた部分において、ストッパ層７６は突出するように残存する。
【０１６４】
次に、図５５に示すように、レジストパターン１５０Ａをスリミングする。これにより、積層体９０の形成領域のレジストパターン１５０Ａが除去され、中央部１００ｂ側のレジストパターン１５０Ａの側面が後退する。
【０１６５】
次に、図５６に示すように、レジストパターン１５０Ａをマスクとしたエッチングが行われる。これにより、レジストパターン１５０Ａで覆われなかった部分において、ストッパ層７６および絶縁層７５が除去される。一方、積層体９０の形成領域においては、ストッパ層７６が除去される一方、絶縁層７５は残存する。積層体９０の形成領域に残存する絶縁層７５が上記第１実施形態で示したハードマスク９１となる。中央部１００ｂ側に残存する絶縁層７５には、ステップＳｂが形成される。その後、レジストパターン１５０Ａは、除去される。
【０１６６】
その後、上記第２実施形態の図２５乃至図５０の工程と同様の工程が行われ、積層体８０が形成される。この時点では、１枚の犠牲層７１を含む積層体（ステップ状積層体および突出状積層体）９０が、図５０に示したようにそれぞれ積層体８０上および積層体８０の外側に設けられている。その後、上記第２実施形態の図５１および図５２の工程と同様の工程が行われ、積層体８０が周囲から区画される際に、レジストパターンから露出した突出状積層体において最下段の犠牲層７１と最下段の絶縁層７２のエッチングが進行し、突出状積層体は消失する。これにより、第３実施形態における半導体装置１が製造される。
【０１６７】
［第３実施形態の効果］
位置の基準となる積層体９０を形成する際、積層体９０の膜厚が大きくなり、アスペクト比が大きくなる場合がある。この場合、全面に層間絶縁層を形成すると、積層体９０付近においてボイドが形成されてしまうことがある。その結果、装置の耐久性や電気特性等に問題が生じてしまうおそれがある。
【０１６８】
上記第３実施形態によれば、第１実施形態に示すハードマスクとして、積層体８０上においてストッパ層７６の下に形成される絶縁層７５が用いられる。これにより、膜厚の薄い積層体９０を形成することができ、上記問題を解決することができる。
【０１６９】
なお、図５３に示すように第３実施形態では、半導体装置１において、外側の積層体９０は設けられていない。この場合、積層体８０上（階段上）の積層体９０の位置を基準とすることで、これよりも下段のステップＳの弧状度合を見積もることができ、テラスＴの位置を正確に把握することができる。
【０１７０】
また、外側の積層体９０は最終的に除去されるが、製造工程において突出状積層体として形成される。このため、製造工程で形成されるレジストパターンの位置を突出状積層体を用いて測定することができる。
【０１７１】
また、最下段のステップＳは図５０に示すレジストパターン１５０Ｈを用いて形成され、このレジストパターン１５０Ｈは矩形であってスリミングされるものではない。このため、最下段のステップＳは、レジストパターン１５０Ｈの側面がそのまま反映されるものである。したがって、突出状積層体を用いてレジストパターン１５０Ｈの位置合わせをすることで、最下段のステップＳおよび最下段のテラスＴの位置を正確に把握することが可能である。
【０１７２】
＜第４実施形態＞
以下に図５７乃至図７４を用いて、第４実施形態に係る半導体装置について説明する。第４実施形態では、ハードマスクを、Ｘ方向に延びるステップＳの形成時に使用されるレジストパターン１５０Ｃによって形成する。
【０１７３】
なお、第４実施形態において、上記第２実施形態と同様の点については省略し、主に異なる点について説明する。
【０１７４】
［第４実施形態の構成］
図５７は、図２０のＣ−Ｃ´線に沿った断面図であり、第４実施形態に係る半導体装置１における階段領域１３０を示す断面図である。
【０１７５】
図５７に示すように、第４実施形態において、上記第２実施形態と異なる点は、複数の積層体９０の膜厚である。
【０１７６】
積層体８０上の積層体９０は、１枚の導電層７０および１枚の絶縁層７２を含む。積層体９０は、積層体８０から一部分離したものであり、積層体８０と同一層を含む。なお、本例においても、上記第３実施形態と同様、積層体８０の外側の積層体９０は設けられていない。
【０１７７】
［第４実施形態の製造方法］
図５８乃至図６５は、第４実施形態に係る半導体装置１における階段領域１３０の製造方法を示す図である。より具体的には、図５８，６０，６２，６４は端部１００ａの平面図である。また、図５９，６１，６３，６５は、平面図のＣ−Ｃ´線に沿った断面図である。なお、以下の説明において、ステップＳの弧状については省略する。
【０１７８】
まず、上記第２実施形態と同様に、図２２に示すように、半導体基板１０上に、絶縁層４１、積層体８０、絶縁層７５、およびストッパ層７６が順に形成される。絶縁層７５は、例えば１枚の犠牲層７１および１枚の絶縁層７２に相当する膜厚を有する。また、ストッパ層７６は、例えば２枚の犠牲層７１および２枚の絶縁層７２に相当する膜厚を有する。
【０１７９】
次に、図５８および図５９に示すように、ストッパ層７６上に、レジストパターン１５０Ａが形成される。レジストパターン１５０Ａは、ストッパ層７６の一部を露出させ、残部を覆う。例えば、レジストパターン１５０Ａは、中央部１００ｂ側を覆うように形成される。
【０１８０】
その後、レジストパターン１５０Ａをマスクとしたエッチングが行われる。これにより、レジストパターン１５０Ａで覆われていない部分において、ストッパ層７６および絶縁層７５が除去される。その後、レジストパターン１５０Ａは、除去される。
【０１８１】
次に、図６０および図６１に示すように、積層体８０およびストッパ層７６上に、レジストパターン１５０Ｂが形成される。図６に示すように、レジストパターン１５０Ｂは、鋭角な四辺形とする。レジストパターン１５０Ｂは、積層体８０の一部を露出させ、残部を覆う。
【０１８２】
その後、レジストパターン１５０Ｂをマスクとしたエッチングとレジストパターン１５０Ｂに対するスリミングとが交互に繰り返される。ここでは、３回のエッチングと２回のスリミングとが行われる。各エッチングにおいて、１枚の犠牲層７１および１枚の絶縁層７２が除去される。これにより、領域Ｒ０における３つの１段ステップＳが形成される。このとき、スリミングの繰り返しに伴って、レジストパターン１５０Ｂの形状差Ｄは小さくなり、誤差Ｅは大きくなる。その後、レジストパターン１５０Ｂが除去される。
【０１８３】
次に、図６２および図６３に示すように、積層体８０およびストッパ層７６上に、レジストパターン１５０Ｃが形成される。レジストパターン１５０Ｃの形状は、櫛状である。すなわち、レジストパターン１５０Ｃは、Ｙ方向に延びる基幹部と、基幹部からＸ方向に延びる複数の歯部とを含む。基幹部は、中央部１００ｂ側を覆う。各歯部は、各ブロックＢＬＫをＹ方向に３列に分けた場合にＹ方向中央部およびＹ方向片側端部を覆う。また、レジストパターン１５０Ｃは、歯部間を接続して、積層体９０の形成領域を覆うように形成される。
【０１８４】
その後、レジストパターン１５０Ｃをマスクとしたエッチングが行われる。これにより、積層体８０におけるレジストパターン１５０Ｃで覆われていない部分において、１枚の犠牲層７１と１枚の絶縁層７２が除去されて、１つの１段ステップＳが形成される。このとき、積層体９０の形成領域に残存する１枚の犠牲層７１および１枚の絶縁層７２が上記第１実施形態で示したハードマスク９１となる。
【０１８５】
次に、図６４および図６５に示すように、レジストパターン１５０Ｃをスリミングする。これにより、レジストパターン１５０Ｃの側面が後退される。すなわち、レジストパターン１５０Ｃの基幹部の側面がＸ方向に後退する。また、レジストパターン１５０Ｃの歯部の側面がＹ方向に後退して、歯部はＹ方向片側端部を覆う。また、積層体９０の形成領域におけるレジストパターン１５０Ｃは除去される。
【０１８６】
その後、レジストパターン１５０Ｃをマスクとしたエッチングが行われる。これにより、積層体８０におけるレジストパターン１５０Ｃで覆われていない部分において、１枚の犠牲層７１と１枚の絶縁層７２が除去される。この結果、領域Ｒ１における、２つの１段ステップＳが形成される。また、領域Ｒ１〜Ｒ５における、Ｘ方向に延びる２つの１段ステップＳが形成される。また、レジストパターン１５０Ｃにおける歯部間の接続部分によって形成された積層体が下段に転写される。その後、レジストパターン１５０Ｃは、除去される。
【０１８７】
その後、上記第２実施形態の図３３乃至図５２の工程と同様の工程が行われる。これにより、第４実施形態における半導体装置１が製造される。
【０１８８】
なお、レジストパターン１５０Ｃは、歯部間を接続して、積層体９０の形成領域を覆うように形成されたが、これに限らない。レジストパターン１５０Ｃは、Ｙ方向両側の歯部とは分離されて歯部間の一部分を覆うように形成されてもよく、積層体９０の形成領域は任意に設定可能である。
【０１８９】
また、上述した図６４および図６５の工程において積層体９０の形成領域におけるレジストパターン１５０Ｃが完全に除去されたが、残存してもよい。例えば、Ｘ方向において積層体９０の形成領域におけるレジストパターン１５０Ｃの寸法が大きい場合、上述した図６４および図６５の工程後においてもこれは残存する。この場合、図５７に示す積層体８０上の積層体９０は、１枚の導電層７０および１枚の絶縁層７２を含む部分と、２枚の導電層７０および２枚の絶縁層７２を含む部分とを有するように形成される。
【０１９０】
［第４実施形態の効果］
上記第４実施形態によれば、第１実施形態に示すハードマスクを、Ｘ方向に延びるステップＳの形成時に使用されるレジストパターン１５０Ｃによって形成する。これにより、膜厚の薄い積層体９０を形成することができ、第３実施形態と同様の効果を得ることができる。
【０１９１】
［第４実施形態の第１変形例］
図６６は、第４実施形態に係る半導体装置１における階段領域１３０のレイアウトの第１変形例を示す平面図である。図６７は、図６６のＣ−Ｃ´線に沿った断面図であり、第４実施形態に係る半導体装置１における階段領域１３０の第１変形例を示す断面図である。
【０１９２】
第１変形例において、上記第４実施形態（第２実施形態）と異なる点は、外側の積層体９０が積層体８０に接続する点である。
【０１９３】
図６６および図６７に示すように、複数の積層体９０は、積層体８０における領域Ｒ６内に形成された最下段のステップＳの外側（中央部１００ｂとは反対側）の絶縁層４１上、または階段状の積層体８０上に設けられる。領域Ｒ６内に形成された最下段のステップＳの外側の積層体９０は、１枚の導電層７０および１枚の絶縁層７２を含む。積層体８０上の積層体９０は、１枚の導電層７０および１枚の絶縁層７２を含む。
【０１９４】
Ｙ方向片側端部（Ｙ方向に並ぶ３列のテラスのうち最上段に対応する部分）およびＹ方向中央部（Ｙ方向に並ぶ３列のテラスのうち中段に対応する部分）における積層体８０は、領域Ｒ６内に形成された最下段のステップＳより外側にも一部の層が形成される。この外側の積層体８０は外側の積層体９０と同一の層で形成されており、外側の積層体８０と外側の積層体９０とは互いに接続する。すなわち、外側の積層体９０は、積層体８０とは分離せず、積層体８０に連続する一体構造である。
【０１９５】
第１変形例における構造は、上記第４実施形態の図６４および図６５までの工程が行われた後、第２実施形態における図３３乃至図５０の工程が行われることで製造される。すなわち、第２実施形態における図５１および図５２の工程は、行われない。このため、図６２に示す工程でレジストパターン１５０Ｃによって覆われていた部分に残存する最下段の犠牲層７１は除去されることなく、図６６および図６７に示すように、外側の積層体８０と外側の積層体９０とは、最下段の導電層７０で互いに接続した構造として形成される。なお、図６６において、ブロックＢＬＫ２、ＢＬＫ３間をＸ方向に延びる図示せぬスリット（ブロックＢＬＫ間の分離部）が外側の積層体９０と交差するまで延在形成されており、このスリットによって外側の積層体８０における最下段の導電層７０はブロックＢＬＫ２、ＢＬＫ３間において分離されている。
【０１９６】
［第４実施形態の第２変形例］
図６８は、図１９の破線部Ａの拡大図であり、第４実施形態に係る半導体装置１における階段領域１３０のレイアウトの第２変形例を示す平面図である。ここでは、隣り合う２つのブロックＢＬＫを示し、ステップＳの弧状を省略している。
【０１９７】
図６８に示すように、階段領域１３０は、Ｘ方向およびＹ方向に並ぶ複数のテラスＴを含む。ここでは、下段側から順にテラスＴ０−Ｔ５３が示されている。テラスＴ０−Ｔ５３は、Ｘ方向に沿って１列または３列に並ぶ。
【０１９８】
第２変形例において、上記第４実施形態（第４実施形態の第１変形例）と異なる点は、領域Ｒ０，Ｒ１のレイアウトである。なお、このような階段領域１３０のレイアウトの変形例は、第２実施形態および第３実施形態にも適用可能である。
【０１９９】
３列に並ぶテラスＴ４７−Ｔ４９に対して、Ｘ方向の内側にはテラスＴ５０−Ｔ５２が３列に並ぶ。また、テラスＴ５２のＸ方向の内側にはテラスＴ５１，Ｔ５０が順に並ぶ。すなわち、テラスＴ５０、Ｔ５１は、Ｌ字形状を有する。そして、テラスＴ５０のＸ方向の内側にはテラスＴ５１−Ｔ５３が順に１列に並ぶ。すなわち、２つのテラスＴ５１および２つのテラスＴ５２が存在する。
【０２００】
なお、図６８において、後述する製造工程と整合するように外側の積層体９０を示しているが、これは上記第４実施形態と同様、製造された半導体装置１においては設けられなくてもよい。
【０２０１】
図６９乃至図７４は、第４実施形態に係る半導体装置１における階段領域１３０の製造方法の第２変形例を示す断面図である。より具体的には、図６９，７１，７３は端部１００ａの平面図である。また、図７０，７２，７４は、平面図のＣ−Ｃ´線に沿った断面図である。なお、以下の説明において、ステップＳの弧状については省略する。
【０２０２】
まず、上記第４実施形態と同様に、半導体基板１０上に、絶縁層４１、積層体８０、絶縁層７５、およびストッパ層７６が順に形成される。絶縁層７５は、例えば１枚の犠牲層７１および１枚の絶縁層７２に相当する膜厚を有する。また、ストッパ層７６は、例えば２枚の犠牲層７１および２枚の絶縁層７２に相当する膜厚を有する。その後、ストッパ層７６上に、レジストパターン１５０Ａが形成される。レジストパターン１５０Ａは、ストッパ層７６の一部を露出させ、残部を覆う。例えば、レジストパターン１５０Ａは、中央部１００ｂ側を覆うように形成される。そして、レジストパターン１５０Ａをマスクとしたエッチングが行われる。これにより、レジストパターン１５０Ａで覆われていない部分において、ストッパ層７６および絶縁層７５が除去される。その後、レジストパターン１５０Ａは、除去される。
【０２０３】
次に、図６９および図７０に示すように、積層体８０およびストッパ層７６上に、レジストパターン１５０Ｂが形成される。レジストパターン１５０Ｂは、矩形とする。レジストパターン１５０Ｂは、積層体８０の一部を露出させ、残部を覆う。
【０２０４】
その後、レジストパターン１５０Ｂをマスクとしたエッチングが行われる。これにより、レジストパターン１５０Ｂで覆われていない部分において、１枚の犠牲層７１および１枚の絶縁層７２が除去される。その後、レジストパターン１５０Ｂは、除去される。
【０２０５】
次に、図７１および図７２に示すように、Ｙ方向に延びる基幹部に対応するレジストパターン１５０Ｃ＿２が形成される。一方、Ｘ方向に延びる複数の歯部に対応する島状のレジストパターン１５０Ｃ＿１が形成される。すなわち、レジストパターン１５０Ｃ＿１とレジストパターン１５０Ｃ＿２とは、分離する。また、レジストパターン１５０Ｃ＿１は、島間を接続して、積層体９０の形成領域を覆うように形成される。
【０２０６】
その後、レジストパターン１５０Ｃ＿１，１５０Ｃ＿２をマスクとしたエッチングが行われる。これにより、積層体８０におけるレジストパターン１５０Ｃ＿１，１５０Ｃ＿２で覆われていない部分において、１枚の犠牲層７１と１枚の絶縁層７２が除去されて、１つの１段ステップＳが形成される。このとき、積層体９０の形成領域に残存する１枚の犠牲層７１および１枚の絶縁層７２が上記第１実施形態で示したハードマスク９１となる。
【０２０７】
次に、図７３および図７４に示すように、レジストパターン１５０Ｃ＿１，１５０Ｃ＿２をスリミングする。これにより、レジストパターン１５０Ｃ＿１，１５０Ｃ＿２の側面が後退される。すなわち、レジストパターン１５０Ｃ＿２の側面がＸ方向に後退する。また、レジストパターン１５０Ｃ＿１の側面がＹ方向に後退して、レジストパターン１５０Ｃ＿１はＹ方向片側端部を覆う。また、積層体９０の形成領域におけるレジストパターン１５０Ｃ＿１は除去される。
【０２０８】
その後、レジストパターン１５０Ｃ＿１，１５０Ｃ＿２をマスクとしたエッチングが行われる。これにより、積層体８０におけるレジストパターン１５０Ｃ＿１，１５０Ｃ＿２で覆われていない部分において、１枚の犠牲層７１と１枚の絶縁層７２が除去される。この結果、領域Ｒ１における４つの１段ステップＳが形成される。また、領域Ｒ１〜Ｒ５における、Ｘ方向に延びる２つの１段ステップＳが形成される。また、レジストパターン１５０Ｃ＿１における島間の接続部分によって形成された積層体が下段に転写される。その後、レジストパターン１５０Ｃ＿１，１５０Ｃ＿２は、除去される。
【０２０９】
その後、上記第２実施形態の図３３乃至図５０の工程と同様の工程が行われる。これにより、第４実施形態における半導体装置１の変形例が製造される。
【０２１０】
＜第１適用例＞
図７５は、各実施形態の半導体装置１における中央部１００ｂの第１適用例を示す斜視図である。
【０２１１】
図７５に示すように、メモリセルアレイの他の例では、半導体基板１０と積層体８０との間に第１下地層１１と第２下地層１２が設けられる。第１下地層１１は半導体基板１０と第２下地層１２との間に設けられ、第２下地層１２は第１下地層１１と積層体８０との間に設けられる。
【０２１２】
第２下地層１２は、半導体層または導電層である。または、第２下地層１２は、半導体層と導電層との積層体を含んでもよい。第１下地層１１は、制御回路を形成するトランジスタおよび配線を含む。
【０２１３】
柱状部ＣＬの半導体層２０の下端は第２下地層１２に接し、第２下地層１２は制御回路と接続される。したがって、柱状部ＣＬの半導体層２０の下端は、第２下地層１２を介して制御回路と電気的に接続される。すなわち、第２下地層１２はソース層として用いることができる。
【０２１４】
積層体８０は、分離部１６０によってＹ方向に複数のブロック（またはフィンガー部
）に分離される。分離部１６０は、絶縁層であり、配線を含まない。
【０２１５】
＜第２適用例＞
図７６は、各実施形態に係る半導体装置１における中央部１００ｂの第２適用例を示す断面図である。
【０２１６】
図７６に示すように、メモリセルアレイの他の例では、積層体８０は、積層体８０ａ、積層体８０ｂ、および積層体８０ａと積層体８０ｂとの間に設けられた中間層４２を含む。
【０２１７】
積層体８０ａは、半導体基板１０上に絶縁層４１を介して設けられる。積層体８０ａは、複数の導電層７０および複数の絶縁層７２を含む。複数の導電層７０は、各間に絶縁層（絶縁体）７２を介して、半導体基板１０の主面に対して垂直な方向（Ｚ方向）に積層される。言い換えると、複数の導電層７０と複数の絶縁層７２とが、交互に積層される。
【０２１８】
積層体８０ｂは、積層体８０ａ上に中間層４２を介して設けられる。積層体８０ｂは、積層体８０ａと同様に、複数の導電層７０および複数の絶縁層７２を含む。複数の導電層７０は、各間に絶縁層７２を介して、Ｚ方向に積層される。
【０２１９】
中間層４２は、例えば、絶縁層７２と同様に、酸化シリコンを主成分として含むシリコン酸化層である。中間層４２の膜厚は、積層体８０ａ，８０ｂ中の導電層７０の１層の膜厚、および絶縁層７２の１層の膜厚よりも大きい。
【０２２０】
柱状部ＣＬは、第１柱状部ＣＬ１、第２柱状部ＣＬ２、およびジョイント部Ｊを含む。
【０２２１】
第１柱状部ＣＬ１は、積層体８０ａ内を積層方向（Ｚ方向）に延びる。第２柱状部ＣＬ２は、積層体８０ｂ内を積層方向に延びる。ジョイント部Ｊは、中間層４２内における第１柱状部ＣＬ１と第２柱状部ＣＬ２との間に設けられる。ジョイント部Ｊは、第１柱状部ＣＬ１と第２柱状部ＣＬ２とをつなぎ、第１柱状部ＣＬ１および第２柱状部ＣＬ２に連続して設けられる。ジョイント部Ｊの径は、第１柱状部ＣＬ１の径および第２柱状部ＣＬ２の径よりも大きい。
【０２２２】
第１柱状部ＣＬ１は、中心から順に設けられたコア層４０、半導体層２０、およびメモリ層３０を含む。第２柱状部ＣＬ２は、第１柱状部ＣＬ１と同様に、中心から順に設けられたコア層４０、半導体層２０、およびメモリ層３０を含む。また、ジョイント部Ｊは、第１柱状部ＣＬ１と同様に、中心から順に設けられたコア層４０、半導体層２０、およびメモリ層３０を含む。
【０２２３】
コア層４０は、第１柱状部ＣＬ１、第２柱状部ＣＬ２、およびジョイント部Ｊにおいて、中心部として設けられる。コア層４０は、第１柱状部ＣＬ１、第２柱状部ＣＬ２、およびジョイント部Ｊにおいて、積層方向に連続して延びる。
【０２２４】
半導体層２０は、第１柱状部ＣＬ１、第２柱状部ＣＬ２、およびジョイント部Ｊにおいて、コア層４０の周囲に設けられる。すなわち、半導体層２０は、コア層４０とメモリ層３０との間に設けられる。半導体層２０は、第１柱状部ＣＬ１、第２柱状部ＣＬ２、およびジョイント部Ｊにおいて、積層方向において連続して延びる。
【０２２５】
メモリ層３０は、第１柱状部ＣＬ１、第２柱状部ＣＬ２、およびジョイント部Ｊにおいて、半導体層２０の周囲に設けられる。すなわち、メモリ層３０は、半導体層２０と積層体８０との間に設けられる。メモリ層３０は、第１柱状部ＣＬ１、第２柱状部ＣＬ２、およびジョイント部Ｊにおいて、積層方向において連続して延びる。なお、メモリ層３０は、ジョイント部Ｊにおいてデータを記憶する機能は有さない層である。
【０２２６】
第２適用例において、積層体８０ａおよび積層体８０ｂのそれぞれに対して、本実施形態を適用することができる。なお、本実施形態を積層体８０ａに適用する場合、絶縁層７５は中間層４２に対応する。
【０２２７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２２８】
１０…半導体基板、７０…導電層、７２…絶縁層、８０，９０…積層体、Ｓ，Ｓａ…ステップ、Ｔ…テラス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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