(57)【要約】【課題】より容易に、製造歩留まり低下や素子間のコレクタ容量ばらつきを抑制しつつ、効果的にコレクタ寄生容量が低減できるようにする。【解決手段】ベース電極１１２が、エミッタ層１０４の全周囲のベースコンタクト領域でベース層１０３の表面に接する第１ベース電極部１１２ａと、エミッタ層１０４の第１方向の一端側において、ベースコンタクト領域より外側で基板１０１の平面方向に延在する第２ベース電極部１１２ｂとを備え、第２ベース電極部１１２ｂの基板１０１側の底面は、第１ベース電極部１１２ａの基板１０１側の底面より基板１０１から離れて配置され、第２ベース電極部１１２ｂと基板１０１との間には、ベース層１０３、コレクタ層１０２が形成されていない。【選択図】  図１Ｂ
2019079976.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に形成された化合物半導体からなるコレクタ層と、
前記コレクタ層の上に形成されて化合物半導体からなるベース層と、
前記ベース層の上に形成された前記ベース層とは異なる化合物半導体からなるエミッタ層と、
前記コレクタ層に接続するコレクタ電極と、
前記エミッタ層の周囲の前記ベース層の上に形成されたベース電極と、
前記エミッタ層の上に形成されたエミッタ電極と
を備え、
前記コレクタ層、前記ベース層、および前記エミッタ層は、平面視で第１方向の長さが前記第１方向と垂直な第２方向の長さより長い平面形状とされ、
前記エミッタ層は、前記ベース層より平面視で小さい面積に形成され、
前記ベース電極は、
前記エミッタ層の全周囲のベースコンタクト領域で前記ベース層の表面に接する第１ベース電極部と、
前記エミッタ層の前記第１方向の一端側において、前記ベースコンタクト領域より外側で前記基板の平面方向に延在する第２ベース電極部と
を備え、
前記第２ベース電極部の前記基板の側の底面は、前記第１ベース電極部の前記基板の側の底面より前記基板から離れて配置され、
前記第２ベース電極部と前記基板との間には、前記ベース層、前記コレクタ層が形成されていない
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２】
請求項１記載のヘテロ接合バイポーラトランジスタにおいて、
前記基板と前記コレクタ層との間に形成されたサブコレクタ層を備え、
前記サブコレクタ層は、平面視で前記第２方向において前記ベース電極の形成領域の内側に形成され、かつ、平面視で前記第２方向の長さが、前記コレクタ層の平面視で前記第２方向の長さより長く形成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項３】
請求項１または２記載のヘテロ接合バイポーラトランジスタにおいて、
前記ベース電極は、前記エミッタ層の前記第２方向の両端側において、前記ベースコンタクト領域の外側で前記基板の平面方向に延在する第３ベース電極部を更に備え、
前記第３ベース電極部の前記基板の側の底面は、前記第１ベース電極部の前記基板の側の底面より前記基板から離れて配置され、
前記第３ベース電極部と前記基板との間には、前記ベース層、前記コレクタ層が形成されていない
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項４】
請求項１〜３のいずれか１項に記載のヘテロ接合バイポーラトランジスタにおいて、
前記ベース電極を覆って形成された絶縁体からなる素子保護層を備えることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項５】
基板の上に、
サブコレクタ形成層、
化合物半導体からなるコレクタ形成層、
化合物半導体からなるベース形成層、
前記ベース形成層とは異なる化合物半導体からなるエミッタ形成層、
エミッタキャップ形成層
がこれらの順に積層された状態とする第１工程と、
前記エミッタキャップ形成層の上にエミッタ電極形成層を形成する第２工程と、
前記エミッタ電極形成層をパターニングして平面視で第１方向の長さが前記第１方向と垂直な第２方向の長さより長い平面形状のエミッタ電極を形成する第３工程と、
前記エミッタ電極をマスクとして前記エミッタキャップ形成層をパターニングしてエミッタキャップ層を形成する第４工程と、
前記エミッタキャップ層の全周囲の所定の幅のベースコンタクト領域が開口する開口部と、前記開口部より外側の前記エミッタ形成層をマスクするマスク部とを備えるマスクパターンを形成する第５工程と、
前記マスクパターンをマスクとして前記エミッタ形成層をパターニングしてエミッタ層を形成し、前記ベースコンタクト領域における前記ベース形成層の表面を露出させる第６工程と、
前記ベースコンタクト領域における前記ベース形成層の表面に接する第１ベース電極部と、前記エミッタ層の前記第１方向の一端側において、前記マスクパターンの上で前記ベースコンタクト領域より前記基板の平面方向に延在する第２ベース電極部とを備えるベース電極を形成する第７工程と、
前記第２ベース電極部の下部の前記マスクパターンを除去する第８工程と、
前記第２ベース電極部の下部の前記エミッタ形成層を除去する第９工程と、
前記第２ベース電極部の下部の前記ベース形成層を除去することでベース層を形成する第１０工程と、
前記コレクタ形成層の上で、前記ベース層、前記ベース電極、前記エミッタ層、前記エミッタキャップ層、前記エミッタ電極を覆うマスク保護層を形成する第１１工程と、
前記マスク保護層と前記サブコレクタ形成層との間で前記コレクタ形成層を横方向にエッチングすることでコレクタ層を形成する第１２工程と、
前記マスク保護層と前記基板との間で前記サブコレクタ形成層を横方向にエッチングすることでサブコレクタ層を形成する第１３工程と
を備え、
前記第２ベース電極部と前記基板との間には、前記ベース層、前記コレクタ層が形成されていない状態とする
ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項６】
請求項５記載のヘテロ接合バイポーラトランジスタの製造方法において、
前記第１３工程では、前記サブコレクタ層を、平面視で前記第１方向において前記ベース電極の形成領域の内側に形成し、かつ、平面視で前記第１方向の長さを前記コレクタ層の平面視で前記第１方向の長さより長く形成する
ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項７】
請求項５または６記載のヘテロ接合バイポーラトランジスタの製造方法において、
前記第７工程では、前記エミッタ層の前記第２方向の両端側において、前記マスクパターンの上で前記ベースコンタクト領域より前記基板の平面方向に延在する第３ベース電極部を更に形成し、
前記第３ベース電極部と前記基板との間には、前記ベース層、前記コレクタ層が形成されていない状態とする
ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項８】
請求項５〜７のいずれか１項に記載のヘテロ接合バイポーラトランジスタの製造方法において、
前記ベース電極を覆う絶縁体からなる素子保護層を形成する第１４工程を更に備えることを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩｎＰなどの化合物半導体を用いたヘテロ接合バイポーラトランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
インジウムリン（ＩｎＰ）系ヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、ＩｎＰ系材料の高い飽和電子移動度および高い絶縁破壊電界の特性を活かした、高速性および高出力性に優れたトランジスタである。ＩｎＰ系ＨＢＴの更なる高速・高出力化を実現するとともに信頼性を得るためには、放熱性の改善による接合温度の低減が重要となる。このために、シリコンカーバイド（ＳｉＣ）といった熱伝導率が高い放熱基板上にＩｎＰ系ＤＨＢＴを形成した構造が提案・技術検討されている（非特許文献１参照）。
【０００３】
上述したＤＨＢＴについて、図３Ａ、図３Ｂを用いて説明する。このＨＢＴは、放熱性に優れたＳｉからなる基板３０１の上に、ｎ型不純物が低濃度に添加された化合物半導体からなるコレクタ層３０２、ｐ型不純物が高濃度に添加された化合物半導体からなるベース層３０３、ｎ型不純物が低濃度に添加された化合物半導体からなるエミッタ層３０４を備える。
【０００４】
コレクタ層３０２の下には、金属から構成されたサブコレクタ層３１１が形成され、サブコレクタ層３１１とコレクタ層３０２との間には、ｎ型不純物が高濃度に添加された化合物半導体からなるコレクタコンタクト層３０５が形成されている。
【０００５】
また、エミッタ層３０４の周囲のベース層３０３の上には、ベース電極３１２が形成されている。また、エミッタ層３０４の上には、ｎ型不純物が高濃度に添加された化合物半導体からなるエミッタキャップ層３０６を介し、エミッタ電極３１３が形成されている。また、素子部を覆って樹脂からなる保護膜（不図示）を形成する。
【０００６】
この例では、サブコレクタ層３１１は、エミッタ層３０４からコレクタコンタクト層３０５までの化合物半導体の層と基板３０１とを接合する際の接着層であるとともに、コレクタ電極としての機能も有する。
【０００７】
上述したＤＨＢＴでは、コレクタコンタクト層３０５の基板側が、ＩｎＰ系材料よりも熱伝導率が高い金属からなるサブコレクタ層３１１およびＳｉからなる基板３０１で構成されるため、ＩｎＰ基板上に形成されたＤＨＢＴと比較して放熱性が向上する。
【０００８】
このようなＤＨＢＴ構造の更なる高速化に向けては、コレクタ寄生容量の低減によりコレクタ充電時間を短縮することが有効である。ここで、コレクタ容量とは、ベース層３０３と、コレクタコンタクト層３０５あるいはサブコレクタ層３１１との間に生じる容量である。コレクタ寄生容量は、エミッタ層３０４の基板側の直下を除く領域で生じるコレクタ容量を指しており、本質的にトランジスタ動作には不要な容量である。
【０００９】
ところで、この種のＤＨＢＴでは、コレクタ層３０２，ベース層３０３，エミッタ層３０４を含む素子部は、平面視で第１方向の長さが第１方向と垂直な第２方向の長さより長い矩形（平面形状）とされている。図３Ａは、第１方向に垂直な面の断面を示し、図３Ｂは、第２方向に垂直な面の断面を示している。第１方向にエミッタ層３０４を挾む領域を、各々第１領域３３１，第２領域３３２とする。また、第２方向にエミッタ層３０４を挾む領域を、各々第３領域３３３、第４領域３３４とする。
【００１０】
このように形成されているエミッタ層３０４の第１方向の一端側（第２領域３３２）において、ベース電極３１２を延在させて（延長して）ベースパッド部３１２ａを形成している。なお、エミッタ層３０４の第１方向の他端側（第１領域３３１）において、サブコレクタ層３１１の上面にコレクタパッド部３１１ａを形成している。ベースパッド部３１２ａ、コレクタパッド部３１１ａは、図示しない配線層にコンタクトをとるための領域となる。
【００１１】
このような構成において、ベースパッド部３１２ａの領域で生じるコレクタ寄生容量は、全てのコレクタ寄生容量の中で大きい割合を占めることになるため、ベースパッド部３１２ａで生じるコレクタ寄生容量の低減は重要な課題である。
【００１２】
しかしながら、以下に説明するように、上述したコレクタ寄生容量を、素子間のばらつきなくかつ、充分に低減することは非常に困難である。
【００１３】
上述した、コレクタ寄生容量の低減には、ベース電極３１２およびベースパッド部３１２ａの、ベース層３０３より基板３０１の平面方向に延在している部分の直下には、コレクタ層３０２やコレクタコンタクト層３０５が形成されていないようにすればよい。このような構成とするためには、よく知られたエッチング処理においてアンダーカットを入れて除去することが考えられる。
【００１４】
例えば、第１の製造方法として、ベース層３０３を形成する際に、ベース層３０３にアンダーカットを入れた上で、ベース層３０３をマスクとしてコレクタ層３０２およびコレクタコンタクト層３０５をパターニングする方法が考えられる。
【００１５】
第２の製造方法として、コレクタコンタクト層３０５を形成する際に、サイドエッチングによりベースパッド部３１２ａ直下並びにベース電極３１２直下のコレクタコンタクト層３０５を除去する。続いて、ベースパッド部３１２ａ直下並びにベース電極３１２直下のコレクタ層３０２を、それぞれウエットエッチングにより除去する。
【００１６】
上述した第１の製造方法または第２の製造方法を実施した後に、ベースパッド部３１２ａを機械的に保護するために素子部を樹脂からなる保護膜（不図示）で封止する。
【００１７】
上述した製造方法によれば、ベースパッド部３１２ａとサブコレクタ層３１１との間が、コレクタ層３０２を構成する半導体（例えばＩｎＰ）と比較して比誘電率が低い樹脂による保護膜が配置されることから、ベース電極３１２部およびベースパッド部３１２ａのコレクタ寄生容量が削減できる。
【００１８】
一方で、上述した製造方法においては、ベース層３０３やコレクタコンタクト層３０５のサイドエッチ量を厳密に制御することが求められる。サイドエッチ量が不十分であれば、充分にコレクタ寄生容量を低減できない。逆にサイドエッチ量が過多の場合、エミッタ層３０４直下のベース層３０３やコレクタ層３０２まで除去してしまい、電気的特性が低下してしまう。従って、歩留まりを考慮すると、ベースパッド部３１２ａ直下の半導体層を精密に除去することは困難であり、コレクタ寄生容量の低減は限定的となる。
【００１９】
また、ウェハ面内でサイドエッチ量がばらつくため、素子間のコレクタ容量ばらつきが増大する懸念がある。特にこのような素子間ばらつきは素子寸法が微細になる程顕著となるため、将来的にエミッタ層３０４の微細化による高性能化を図る上で大きな障害となりうる。
【００２０】
以上のことから、現状の手段においては製造歩留まり低下や素子間のコレクタ容量ばらつきを抑制しつつ、効果的にコレクタ寄生容量を低減することは困難である。
【先行技術文献】
【非特許文献】
【００２１】
【非特許文献１】A. Thiam et al., "InP HBT Thermal Management by Transferring to High Thermal Conductivity Silicon Substrate", IEEE Electron Device Letters, vol. 35, no. 10, pp. 1010-1012, 2014.
【発明の概要】
【発明が解決しようとする課題】
【００２２】
以上に示したように、ＩｎＰ系ＨＢＴにおいて、コレクタ寄生容量の低減に向けては、ベース電極領域、特にベースパッド領域で生じるコレクタ寄生容量を低減することが重要となる。一方で、ベース電極あるいはベースパッド直下のベース層やコレクタ層をサイドエッチングにより除去する製造方法では、サイドエッチ量をウェハ面内で均一性良く制御することが困難であるため、素子間のコレクタ容量ばらつきの増加や歩留まり低下を引き起こす懸念がある。また、歩留まり低下を抑制するためサイドエッチ量を制限すれば、充分なコレクタ寄生容量の低減効果を得ることができない。このように、従来では、製造歩留まり低下や素子間のコレクタ容量ばらつきを抑制しつつ、効果的にコレクタ寄生容量を低減することが容易ではないという問題があった。
【００２３】
本発明は、以上のような問題点を解消するためになされたものであり、より容易に、製造歩留まり低下や素子間のコレクタ容量ばらつきを抑制しつつ、効果的にコレクタ寄生容量が低減できるようにすることを目的とする。
【課題を解決するための手段】
【００２４】
本発明に係るヘテロ接合バイポーラトランジスタは、基板の上に形成された化合物半導体からなるコレクタ層と、コレクタ層の上に形成されて化合物半導体からなるベース層と、ベース層の上に形成されたベース層とは異なる化合物半導体からなるエミッタ層と、コレクタ層に接続するコレクタ電極と、エミッタ層の周囲のベース層の上に形成されたベース電極と、エミッタ層の上に形成されたエミッタ電極とを備え、コレクタ層、ベース層、およびエミッタ層は、平面視で第１方向の長さが第１方向と垂直な第２方向の長さより長い平面形状とされ、エミッタ層は、ベース層より平面視で小さい面積に形成され、ベース電極は、エミッタ層の全周囲のベースコンタクト領域でベース層の表面に接する第１ベース電極部と、エミッタ層の第１方向の一端側において、ベースコンタクト領域より外側で基板の平面方向に延在する第２ベース電極部とを備え、第２ベース電極部の基板側の底面は、第１ベース電極部の基板側の底面より基板から離れて配置され、第２ベース電極部と基板との間には、ベース層、コレクタ層が形成されていない。
【００２５】
上記ヘテロ接合バイポーラトランジスタにおいて、基板とコレクタ層との間に形成されたサブコレクタ層を備え、サブコレクタ層は、平面視で第２方向においてベース電極の形成領域の内側に形成され、かつ、平面視で第２方向の長さが、コレクタ層の平面視で第２方向の長さより長く形成されている。
【００２６】
上記ヘテロ接合バイポーラトランジスタにおいて、ベース電極は、エミッタ層の第２方向の両端側において、ベースコンタクト領域の外側で基板の平面方向に延在する第３ベース電極部を更に備え、第３ベース電極部の基板側の底面は、第１ベース電極部の基板側の底面より基板から離れて配置され、第３ベース電極部と基板との間には、ベース層、コレクタ層が形成されていないようにしてもよい。
【００２７】
上記ヘテロ接合バイポーラトランジスタにおいて、ベース電極を覆って形成された絶縁体からなる素子保護層を備えるようにするとよい。
【００２８】
本発明に係るヘテロ接合バイポーラトランジスタの製造方法は、基板の上に、サブコレクタ形成層、化合物半導体からなるコレクタ形成層、化合物半導体からなるベース形成層、ベース形成層とは異なる化合物半導体からなるエミッタ形成層、エミッタキャップ形成層がこれらの順に積層された状態とする第１工程と、エミッタキャップ形成層の上にエミッタ電極形成層を形成する第２工程と、エミッタ電極形成層をパターニングして平面視で第１方向の長さが第１方向と垂直な第２方向の長さより長い平面形状のエミッタ電極を形成する第３工程と、エミッタ電極をマスクとしてエミッタキャップ形成層をパターニングしてエミッタキャップ層を形成する第４工程と、エミッタキャップ層の全周囲の所定の幅のベースコンタクト領域が開口する開口部と、開口部より外側のエミッタ形成層をマスクするマスク部とを備えるマスクパターンを形成する第５工程と、マスクパターンをマスクとしてエミッタ形成層をパターニングしてエミッタ層を形成し、ベースコンタクト領域におけるベース形成層の表面を露出させる第６工程と、ベースコンタクト領域におけるベース形成層の表面に接する第１ベース電極部と、エミッタ層の第１方向の一端側において、マスクパターンの上でベースコンタクト領域より基板の平面方向に延在する第２ベース電極部とを備えるベース電極を形成する第７工程と、第２ベース電極部の下部のマスクパターンを除去する第８工程と、第２ベース電極部の下部のエミッタ形成層を除去する第９工程と、第２ベース電極部の下部のベース形成層を除去することでベース層を形成する第１０工程と、コレクタ形成層の上で、ベース層、ベース電極、エミッタ層、エミッタキャップ層、エミッタ電極を覆うマスク保護層を形成する第１１工程と、マスク保護層とサブコレクタ形成層との間でコレクタ形成層を横方向にエッチングすることでコレクタ層を形成する第１２工程と、マスク保護層と基板との間でサブコレクタ形成層を横方向にエッチングすることでサブコレクタ層を形成する第１３工程とを備え、第２ベース電極部と基板との間には、ベース層、コレクタ層が形成されていない状態とする。
【００２９】
上記ヘテロ接合バイポーラトランジスタの製造方法において、第１３工程では、サブコレクタ層を、平面視で第１方向においてベース電極の形成領域の内側に形成し、かつ、平面視で第１方向の長さをコレクタ層の平面視で第１方向の長さより長く形成する。
【００３０】
上記ヘテロ接合バイポーラトランジスタの製造方法において、第７工程では、エミッタ層の第２方向の両端側において、マスクパターンの上でベースコンタクト領域より基板の平面方向に延在する第３ベース電極部を更に形成し、第３ベース電極部と基板との間には、ベース層、コレクタ層が形成されていない状態とするようにしてもよい。
【００３１】
上記ヘテロ接合バイポーラトランジスタの製造方法において、ベース電極を覆う絶縁体からなる素子保護層を形成する第１４工程を更に備える。
【発明の効果】
【００３２】
以上説明したことにより、本発明によれば、より容易に、製造歩留まり低下や素子間のコレクタ容量ばらつきを抑制しつつ、効果的にコレクタ寄生容量が低減できるという優れた効果が得られる。
【図面の簡単な説明】
【００３３】
【図１Ａ】図１Ａは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタを示す断面図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタを示す断面図である。
【図２Ａ】図２Ａは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図２Ｂ】図２Ｂは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図２Ｃ】図２Ｃは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図２Ｄ】図２Ｄは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図２Ｅ】図２Ｅは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図２Ｆ】図２Ｆは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図２Ｇ】図２Ｇは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図２Ｈ】図２Ｈは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図２Ｉ】図２Ｉは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図２Ｊ】図２Ｊは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図２Ｋ】図２Ｋは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図２Ｌ】図２Ｌは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図２Ｍ】図２Ｍは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図２Ｎ】図２Ｎは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図２Ｏ】図２Ｏは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図２Ｐ】図２Ｐは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図２Ｑ】図２Ｑは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図２Ｒ】図２Ｒは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図２Ｓ】図２Ｓは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図２Ｔ】図２Ｔは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図２Ｕ】図２Ｕは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図２Ｖ】図２Ｖは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。
【図３Ａ】図３Ａは、一般的なヘテロ接合バイポーラトランジスタを示す断面図である。
【図３Ｂ】図３Ｂは、一般的なヘテロ接合バイポーラトランジスタを示す断面図である。
【発明を実施するための形態】
【００３４】
以下、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタについて図１Ａ、図１Ｂを参照して説明する。
【００３５】
このヘテロ接合バイポーラトランジスタは、基板１０１の上に形成された化合物半導体からなるコレクタ層１０２と、コレクタ層１０２の上に形成されて化合物半導体からなるベース層１０３と、ベース層１０３の上に形成されたベース層１０３とは異なる化合物半導体からなるエミッタ層１０４とを備える。エミッタ層１０４は、ベース層１０３より平面視で小さい面積に形成され、ベース層１０３の内側に形成されている。
【００３６】
また、コレクタ層１０２に接続する金属サブコレクタ層１１１とエミッタ層１０４の周囲のベース層１０３の上に形成されたベース電極１１２と、エミッタ層１０４の上に形成されたエミッタ電極１１３とを備える。実施の形態において、金属サブコレクタ層１１１は、コレクタ層１０２と基板１０１との間に配置された金属の層から構成され、コレクタ電極となる。実施の形態では、従来、サブコレクタ層が配置される箇所に金属サブコレクタ層１１１を配置している。なお、コレクタ層１０２と基板１０１との間に、高濃度に不純物が導入された化合物半導体からなるサブコレクタ層を設け、サブコレクタ層の延長部にコレクタ電極を設ける構成としてもよい。
【００３７】
ここで、コレクタ層１０２，ベース層１０３，エミッタ層１０４を含む素子部は、平面視で第１方向の長さが第１方向と垂直な第２方向の長さより長い矩形（平面形状）とされている。図１Ａは、第１方向に垂直な面の断面を示し、図１Ｂは、第２方向に垂直な面の断面を示している。図１Ｂに示すように、第１方向にエミッタ層１０４を挾む領域を、各々第１領域１３１，第２領域１３２とする。また、図１Ａに示すように、第２方向にエミッタ層１０４を挾む領域を、各々第３領域１３３、第４領域１３４とする。
【００３８】
また、実施の形態では、基板１０１（金属サブコレクタ層１１１）とコレクタ層１０２との間に形成されたコレクタコンタクト層１０５を備える。また、実施の形態では、エミッタ層１０４とエミッタ電極１１３との間に、エミッタキャップ層１０６を備える。
【００３９】
また、エミッタキャップ層１０６の側面（周面）には、第１絶縁層１０７が形成されている。この例では、平面視で、エミッタキャップ層１０６によるメサの周囲に第１絶縁層１０７を形成することで、この上のエミッタ電極１１３のメサと同じメサ幅としている。
【００４０】
また、この例では、コレクタコンタクト層１０５、コレクタ層１０２によるメサの側面（周面）には、第２絶縁層１０８が形成されている。なお、金属サブコレクタ層１１１によるメサの上に、このメサより小さい面積のコレクタコンタクト層１０５、コレクタ層１０２、ベース層１０３によるメサが形成されている。
【００４１】
上述した実施の形態におけるヘテロ接合バイポーラトランジスタは、まず、ベース電極１１２は、第１ベース電極部１１２ａと第２ベース電極部１１２ｂとから構成されている。第１ベース電極部１１２ａと第２ベース電極部１１２ｂとは、一体に形成されている。第１ベース電極部１１２ａは、エミッタ層１０４の全周囲のベースコンタクト領域で、ベース層１０３の表面に接する。第２ベース電極部１１２ｂは、エミッタ層１０４の第１方向の一端側（第２領域１３２）において、ベースコンタクト領域より外側で基板１０１の平面方向に延在する。第２ベース電極部１１２ｂは、ベースパッド部となる。なお、第１ベース電極部１１２ａとエミッタ層１０４とは接触していない。
【００４２】
また、第２ベース電極部１１２ｂの基板１０１側の底面は、第１ベース電極部１１２ａの基板１０１側の底面より基板１０１から離れて配置されている。加えて、第２ベース電極部１１２ｂと基板１０１との間には、ベース層１０３、コレクタ層１０２が形成されていない。
【００４３】
また、金属サブコレクタ層１１１は、平面視で第２方向においてベース電極１１２の形成領域の内側に形成され、かつ、平面視で第２方向の長さが、コレクタ層１０２の平面視で第２方向の長さより長く形成されている。
【００４４】
なお、実施の形態では、上述した構成に加え、ベース電極１１２が、更に第３ベース電極部１１２ｄを備える。第３ベース電極部１１２ｄは、エミッタ層１０４の第２方向の両端側において、ベースコンタクト領域の外側で基板１０１の平面方向に延在する。また、第３ベース電極部１１２ｄの基板１０１側の底面は、第１ベース電極部１１２ａの基板１０１側の底面より基板１０１から離れて配置されている。第１ベース電極部１１２ａと第３ベース電極部１１２ｄとは、一体に形成されている。また、第３ベース電極部１１２ｄと基板１０１との間には、ベース層１０３、コレクタ層１０２が形成されていない。また、第３ベース電極部１１２ｄと基板１０１との間のほとんどの領域においては、金属サブコレクタ層１１１も形成されていない。
【００４５】
なお、実施の形態において、ベース電極１１２を覆って形成された絶縁体からなる素子保護層１０９を備える。素子保護層１０９は、例えば、ベンゾシクロブテン、ポリベンゾオキサゾール（ＰＢＯ）などの樹脂から構成されている。また、実施の形態では、エミッタ層１０４の第１方向の他端側（第１領域１３１）において、微小な延在部１１２ｃを備える。第１領域１３１においては、素子保護層１０９がない状態で素子を上方から見ると、金属サブコレクタ層１１１のコレクタパッド部１１１ａが見える。
【００４６】
上述したように、実施の形態によれば、第２ベース電極部１１２ｂと基板１０１との間にコレクタ層１０２，ベース層１０３が形成されていない。また、第３ベース電極部１１２ｄと基板１０１との間にコレクタ層１０２，ベース層１０３が形成されていない。この構成により、実施の形態によれば、ベース電極１１２の基板平面方向に延在している部分におけるコレクタ寄生抵抗が大幅に低減できる。
【００４７】
また、実施の形態によれば、第３ベース電極部１１２ｄを基板平面方向により拡張することで、ベース電極抵抗が低減できることから、最大発振周波数を向上させることができる。また、ベース幅やコレクタ幅は、第１ベース電極部１１２ａの領域で決定されるため、異なるチップ間でコレクタ容量ばらつきや歩留まり低下を抑制することが可能となる。このように、実施の形態によれば、ウェハ面内に形成されたＩｎＰ系ＨＢＴにおいて、コレクタ容量ばらつきの増加や素子歩留まり低下を抑制しつつ、コレクタ寄生容量を低減することができ、高周波特性を向上させることができる。
【００４８】
次に、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法について、図２Ａ〜図２Ｖを参照して説明する。
【００４９】
まず、図２Ａに示すように、基板１０１の上に、金属からなるサブコレクタ形成層２０１、化合物半導体からなるコレクタコンタクト形成層２０２、化合物半導体からなるコレクタ形成層２０３、化合物半導体からなるベース形成層２０４、ベース形成層２０４とは異なる化合物半導体からなるエミッタ形成層２０５、エミッタキャップ形成層２０６がこれらの順に積層された状態とする（第１工程）。
【００５０】
例えば、基板１０１は、放熱性に優れた単結晶ＳｉやＳｉＣから構成すればよい。コレクタコンタクト形成層２０２は、Ｓｉを高濃度にドーピングしたｎ+−ＩｎＧａＡｓから構成すればよい。コレクタ形成層２０３は、Ｓｉを低濃度にドーピングしたｎ−ＩｎＰから構成すればよい。ベース形成層２０４は、Ｃを高濃度にドーピングしたｐ+−ＧａＡｓＳｂから構成すればよい。エミッタ形成層２０５は、Ｓｉを低濃度にドーピングしたｎ−ＩｎＰから構成すればよい。エミッタキャップ形成層２０６は、Ｓｉを高濃度にドーピングしたｎ+−ＩｎＧａＡｓから構成すればよい。
【００５１】
例えば、ＩｎＧａＡｓに格子整合するＩｎＰからなる成長基板上を用意し、この成長基板の上に、エミッタキャップ形成層２０６、エミッタ形成層２０５、ベース形成層２０４、コレクタ形成層２０３、コレクタコンタクト形成層２０２を既知のエピタキシャル成長技術を用いて結晶成長して形成する。次に、成長基板の上に成長させたコレクタコンタクト形成層２０２と基板１０１とを、金属からなるサブコレクタ形成層２０１を接着層とし、既知の基板接合技術を用いて接合する。この後、成長基板をエッチングなどにより除去すればよい。
【００５２】
次に、図２Ｂに示すように、エミッタキャップ形成層２０６の上に、エミッタ電極形成層２０７を形成する（第２工程）。例えば、真空蒸着法やスパッタ法といった既知の堆積法により所定の金属を堆積することで、エミッタ電極形成層２０７を形成する。
【００５３】
次に、エミッタ電極形成層２０７を、公知のリソグラフィ技術とドライエッチング技術を用いてパターニングすることで、図２Ｃに示すように、エミッタ電極１１３を形成する（第３工程）。エミッタ電極１１３は、平面視で第１方向の長さが第１方向と垂直な第２方向の長さより長い平面形状（矩形）に形成する。
【００５４】
次に、エミッタ電極１１３をマスクとしてエミッタキャップ形成層２０６を、公知のドライエッチングあるいはウエットエッチングなどによりパターニングすることで、図２Ｄに示すように、エミッタキャップ層１０６を形成する（第４工程）。この例では、エミッタキャップ層１０６を、エミッタ電極１１３より平面視で小さい面積に形成している。
【００５５】
次に、図２Ｅに示すように、エミッタ形成層２０５の上に、エミッタキャップ層１０６およびエミッタ電極１１３を覆って絶縁層２０９を形成する。絶縁層２０９は、例えばＳｉＯ2やＳｉＮなどの絶縁材料から構成すればよい。これらは、公知のスパッタ法や化学気相堆積（ＣＶＤ）法などの堆積法により形成することができる。
【００５６】
なお、基板１０１から離れる方向の絶縁層２０９の厚さは、後述する第１ベース電極部１１２ａと第２ベース電極部１１２ｂ，延在部１１２ｃ、第３ベース電極部１１２ｄとが分離しないよう注意を要する。具体的には、絶縁層２０９の厚さは、第１ベース電極部１１２ａの厚さからエミッタ形成層２０５の厚さを差し引いた値よりも薄くすればよい。これにより、第１ベース電極部１１２ａと第２ベース電極部１１２ｂ，延在部１１２ｃ、第３ベース電極部１１２ｄが切断されることはない。絶縁層２０９は、素子寸法によって変わるが、厚さ１０〜１００ｎｍ程度とすればよい。
【００５７】
次に、絶縁層２０９をパターニングすることで、図２Ｆに示すように、マスクパターン２１０を形成する（第５工程）。マスクパターン２１０は、エミッタキャップ層１０６の全周囲の所定の幅のベースコンタクト領域が開口する開口部２１０ａと、開口部２１０ａより外側のエミッタ形成層２０５をマスクするマスク部２１０ｂとを備える。また、マスクパターン２１０の形成とともに、エミッタキャップ層１０６の側面を覆う第１絶縁層１０７が形成される。
【００５８】
ＳｉＯ2またはＳｉＮからなる絶縁層２０９は、フッ素系ガスを用いたドライエッチングにより容易にパターニングできる。このフッ素系ガスのエッチング処理では、ＩｎＰからなるエミッタ形成層２０５はエッチングされない。従って、マスクパターン２１０および第１絶縁層１０７の形成では、容易に開口部２１０ａを開口し、ベースコンタクト領域のエミッタ形成層２０５を露出させることができる。
【００５９】
次に、マスクパターン２１０をマスクとしてエミッタ形成層２０５をパターニングすることで、図２Ｇに示すように、エミッタ層１０４を形成し、開口部２１０ａのベースコンタクト領域におけるベース形成層２０４の表面を露出させる（第６工程）。例えば、ＩｎＰから構成されたエミッタ形成層２０５は、塩酸系のエッチング液（エッチャント）を用いてウエットエッチングすればよい。塩酸系のエッチング液は、下地となるＡｓ系半導体のＧａＡｓＳｂからなるベース形成層２０４をほとんどエッチングしないので、ベースコンタクト領域のエミッタ形成層２０５を選択的にエッチング除去できる。
【００６０】
次に、図２Ｈ，図２Ｉに示すように、第１ベース電極部１１２ａ，第２ベース電極部１１２ｂ，延在部１１２ｃ，第３ベース電極部１１２ｄから構成されたベース電極１１２を形成する（第７工程）。第１ベース電極部１１２ａは、ベースコンタクト領域におけるベース形成層２０４の表面に接している。また、第２ベース電極部１１２ｂは、エミッタ層１０４の第１方向の一端側において、マスクパターン２１０の上でベースコンタクト領域より基板１０１の平面方向に延在している。また、第３ベース電極部１１２ｄは、エミッタ層１０４の第２方向の両端側において、ベースコンタクト領域の外側で基板１０１の平面方向に延在する。第１ベース電極部１１２ａ，第２ベース電極部１１２ｂ，延在部１１２ｃ，第３ベース電極部１１２ｄは、一体に形成する。
【００６１】
ベース電極１１２は、例えば、公知の真空蒸着法およびリフトオフ法により形成すれば良い。ここで、第２領域１３２に配置される第２ベース電極部１１２ｂは、ベースパッドとする部分であり、第３領域１３３、第４領域１３４における第３ベース電極部１１２ｄより幅広く形成する。第２ベース電極部１１２ｂは、例えば、第１方向の長さ（幅）を１μｍ程度に形成すればよい。なお、第１領域１３１に配置される延在部１１２ｃは、この下方にコレクタパッド部を設けるので、他より狭く（短く）形成する。
【００６２】
また、第１ベース電極部１１２ａの平面方向の幅は、素子特性上必要となるベースコンタクト抵抗が得られる幅とすればよく、５０〜５００ｎｍ程度とすればよい。また、第３ベース電極部１１２ｄの幅を広くとることで、ベース電極抵抗を低減することができ、最大発振周波数を向上させることも可能である。
【００６３】
次に、第２領域１３２、第３領域１３３、第４領域１３４における第２ベース電極部１１２ｂの下部のマスクパターン２１０を除去し、図２Ｊ，図２Ｋに示すように、第２領域１３２、第３領域１３３、第４領域１３４において、第２ベース電極部１１２ｂ、第３ベース電極部１１２ｄの下側を、下層より離間させる（第８工程）。これにより、第２ベース電極部１１２ｂ、第３ベース電極部１１２ｄの下側は、空間となる。
【００６４】
例えば、第２領域１３２、第３領域１３３、第４領域１３４においては、エミッタ電極１１３およびベース電極１１２の上をレジストで保護し、第１領域１３１は全域をレジストで保護した状態で、フッ素系ガスを用いたドライエッチングにより、マスクパターン２１０を除去すれば良い。前述の通り、フッ素系ガスは、ＩｎＰからなるエミッタ形成層２０５をエッチングすることがないため、ＳｉＯ2やＳｉＮなどの絶縁材料から構成したマスクパターン２１０を選択的に除去できる。このため、上述したマスクパターン２１０のエッチングは、第２ベース電極部１１２ｂ，第３ベース電極部１１２ｄの先端側の側部から進行し、第１ベース電極部１１２ａに達したところで自動的に停止する。従って、上述したエッチング処理では、エッチング速度がばらついたとしても、所謂オーバーエッチングとすることで、マスクパターン２１０を確実に除去することができる。
【００６５】
次に、第２ベース電極部１１２ｂの下部に残っているエミッタ形成層２０５を除去（第９工程）する。引き続き、第２ベース電極部１１２ｂの下部のベース形成層２０４を除去する（第１０工程）。これらにより、図２Ｌ，図２Ｍに示すように、ベース層１０３を形成し、また、第１ベース電極部１１２ａの周囲のコレクタ形成層２０３表面を露出させる。
【００６６】
例えば、前述同様に、塩酸系のエッチング液を用いたウエットエッチングにより、残っているエミッタ形成層２０５を除去すれば良い。
【００６７】
また、クエン酸が含有されたエッチング液を用いたウエットエッチングにより、第２ベース電極部１１２ｂの下部のベース形成層２０４を除去してベース層１０３を形成すればよい。クエン酸系のエッチング液は、ＩｎＰからなるコレクタ形成層２０３をエッチングしないため、不要なベース形成層２０４を選択的に除去できる。また、クエン酸系エッチング液を用いた場合、ＧａＡｓＳｂはほとんどサイドエッチングされることはない。従って、第１ベース電極部１１２ａと、ＧａＡｓＳｂからなるベース層１０３との接触幅は、おおよそ第１ベース電極部１１２ａの幅と同等に精密に制御可能である。
【００６８】
なお、上述したエミッタ形成層２０５の除去、ベース層１０３の形成においては、第１領域１３１の全域をレジストで保護した状態で実施する。
【００６９】
次に、図２Ｎ，図２Ｏに示すように、コレクタ形成層２０３の上で、ベース層１０３、ベース電極１１２、エミッタ層１０４、エミッタキャップ層１０６、エミッタ電極１１３などの素子部を覆うマスク保護層２０８を形成する（第１１工程）。例えば、マスク保護層２０８は、ベンゾシクロブテン（ＢＣＢ）から構成すればよい。例えば、ベンゾシクロブテンをスピンコート法などにより塗布した後、熱処理して硬化させる。しかる後に、フォトリソグラフィやフッ素系ガスを用いたドライエッチングにより、素子部を被覆するマスク保護層２０８を形成すれば良い。
【００７０】
マスク保護層２０８を形成することで、第２ベース電極部１１２ｂおよび第３ベース電極部１１２ｄが、後工程の超音波洗浄工程などにおいて破壊されることを防ぐことができる。加えて、マスク保護層２０８は、後述する、コレクタ層１０２から金属サブコレクタ層１１１を形成する際のマスクとして機能し、エミッタ層１０４やベース層１０３が、種々のエッチング液に暴露されダメージが入ることを防止する。
【００７１】
次に、マスク保護層２０８とサブコレクタ形成層２０１との間で、コレクタコンタクト形成層２０２およびコレクタ形成層２０３を横方向にエッチングすることで、図２Ｐ，図２Ｑに示すように、コレクタコンタクト層１０５およびコレクタ層１０２を形成する（第１２工程）。
【００７２】
例えば、マスク保護層２０８をマスクとし、前述同様に、塩酸系エッチング液を用いてＩｎＰからなるコレクタ形成層２０３をウエットエッチングすれば、コレクタ層１０２が形成できる。ベンゾシクロブテンから構成されたマスク保護層２０８と、ＩｎＰからなるコレクタ形成層２０３との間の密着性はそれほど高くない。このため、上述したコレクタ形成層２０３のウエットエッチングにおいては、マスク保護層２０８の直下ではエッチング液が浸透しやすく、急速にサイドエッチングが進行する。これに対し、ＧａＡｓＳｂからなるベース層１０３の直下では、エッチング液が浸透しにくいため、サイドエッチングの進行が極めて遅くなる。このため、適宜に適切なエッチング時間を設定することで、ベース層１０３とほぼ同様の幅のコレクタ層１０２が形成できる。
【００７３】
以上のようにしてコレクタ層１０２を形成した後、コレクタ層１０２をマスクとし、ＩｎＧａＡｓからなるコレクタコンタクト形成層２０２をエッチングすれば、コレクタコンタクト層１０５が形成できる。例えばベース層１０３の形成と同様に、クエン酸系のエッチング液を用いたエッチング処理により、コレクタコンタクト層１０５を形成すればよい。
【００７４】
次に、図２Ｒ，図２Ｓに示すように、コレクタコンタクト層１０５、コレクタ層１０２によるメサの側面（側壁）に、第２絶縁層１０８を形成する。例えば、第１絶縁層１０７の形成と同様に、スパッタ法やＣＶＤ法によりＳｉＯ2やＳｉＮなどの絶縁材料を堆積して絶縁膜を形成した後に、フッ素系ドライエッチングにより側壁以外の絶縁膜を除去すれば良い。コレクタ層１０２やコレクタコンタクト層１０５の側壁を第２絶縁層１０８で保護することで、後述する金属サブコレクタ層１１１の形成の際に、コレクタ層１０２やコレクタコンタクト層１０５にダメージが入ることを防止できる。
【００７５】
次に、マスク保護層２０８と基板１０１との間でサブコレクタ形成層２０１を横方向にエッチングすることで、図２Ｔ，図２Ｕに示すように、金属サブコレクタ層１１１を形成する（第１３工程）。例えば、サブコレクタ形成層２０１を構成する金属に合わせて適切なエッチング液を用いたウエットエッチング処理により、金属サブコレクタ層１１１を形成すればよい。例えば、金属サブコレクタ層１１１をＡｕから構成した場合、ヨウ化カリウム系のエッチング液を用いればよい。
【００７６】
上述したことにより、第２ベース電極部１１２ｂ，第３ベース電極部１１２ｄの直下には、コレクタ層１０２，コレクタコンタクト層１０５が無く、金属サブコレクタ層１１１がほとんどない状態となるため、第２ベース電極部１１２ｂ，第３ベース電極部１１２ｄに起因したコレクタ寄生容量は無視できるほど小さくなる。
【００７７】
次に、第１領域１３１における一部のマスク保護層２０８を除去する。この状態で、マスク保護層２０８および第１領域１３１における第１ベース電極部１１２ａをマスクとし、第１領域１３１における、第１ベース電極部１１２ａより外周側のコレクタ層１０２、ベース層１０３、コレクタコンタクト層１０５を除去し、図２Ｖに示すように、第１領域１３１における金属サブコレクタ層１１１の上面を露出させる。この露出させた領域の延在部１１２ｃより外周側が、コレクタパッド部１１１ａとなる。また、所定のマスクパターンを用いたパターニングにより、第１領域１３１における金属サブコレクタ層１１１の形状を形成する。
【００７８】
この後、ベース電極１１２を覆う状態に絶縁体を堆積することで、図１Ａ，図１Ｂに示すように、素子保護層１０９を形成する（第１４工程）。
【００７９】
以上に説明したように、本発明では、ベース電極が、エミッタ層の全周囲のベースコンタクト領域でベース層の表面に接する第１ベース電極部と、エミッタ層の第１方向の一端側において、ベースコンタクト領域より外側で基板の平面方向に延在する第２ベース電極部とを備え、第２ベース電極部の基板側の底面は、第１ベース電極部の基板側の底面より基板から離れて配置され、第２ベース電極部と基板との間には、ベース層、コレクタ層が形成されていないようにした。この結果、本発明によれば、より容易に、製造歩留まり低下や素子間のコレクタ容量ばらつきを抑制しつつ、効果的にコレクタ寄生容量が低減できるようになる。
【００８０】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、超高速集積回路を実現する上で有望なＳｉＣ放熱基板上のｎｐｎ型ＩｎＰ／ＧａＡｓＳｂ系ＨＢＴを例に説明したが、これに限るものではなく、他のＨＢＴ、具体的にはＩｎＰ基板上に形成されたＨＢＴに対しても有効である。
【符号の説明】
【００８１】
１０１…基板、１０２…コレクタ層、１０３…ベース層、１０４…エミッタ層、１０５…コレクタコンタクト層、１０６…エミッタキャップ層、１０７…第１絶縁層、１０８…第２絶縁層、１０９…素子保護層、１１１…金属サブコレクタ層、１１２…ベース電極、１１２ａ…第１ベース電極部、１１２ｂ…第２ベース電極部、１１２ｃ…延在部、１１２ｄ…第３ベース電極部、１１３…エミッタ電極、１３１…第１領域、１３２…第２領域、１３３…第３領域、１３４…第４領域。
【図１Ａ】
2019079976.tif 000003
【図１Ｂ】
2019079976.tif 000004
【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
2019079976.tif 000010
【図２Ｇ】
2019079976.tif 000011
【図２Ｈ】
2019079976.tif 000012
【図２Ｉ】
2019079976.tif 000013
【図２Ｊ】
2019079976.tif 000014
【図２Ｋ】
2019079976.tif 000015
【図２Ｌ】
2019079976.tif 000016
【図２Ｍ】
2019079976.tif 000017
【図２Ｎ】
2019079976.tif 000018
【図２Ｏ】
2019079976.tif 000019
【図２Ｐ】
2019079976.tif 000020
【図２Ｑ】
2019079976.tif 000021
【図２Ｒ】
2019079976.tif 000022
【図２Ｓ】
2019079976.tif 000023
【図２Ｔ】
2019079976.tif 000024
【図２Ｕ】
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【図２Ｖ】
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【図３Ａ】
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【図３Ｂ】
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