(57)【要約】【課題】半導体装置の特性の向上を図る。【解決手段】コイルＣＬと、コイルＣＬの下方の配線とを有する。そして、配線の上面と、コイルＣＬの底面との距離は、７μｍ以上であり、配線は、配線幅が１μｍ以下の複数のライン状の配線部を有する。そして、複数のライン状の配線部は、ループ配線を構成せず、コイルＣＬと複数のライン状の配線部とは、平面視において重なる。このような配線Ｍ１（ライン状の配線部Ｍ１ａ〜Ｍ１ｆ）は、コイルＣＬの下方に配置しても、半導体装置の特性（例えば、ＲＦ特性）を劣化させない。そして、コイルＣＬとライン状の配線部を有する素子（例えば、ＭＯＭ容量素子など）とを、積層することにより、半導体装置の小面積化または素子の高集積化を図ることができる。【選択図】図１
2019121640.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜の上方に形成された第１配線と、
前記第１配線の上に形成された第２絶縁膜と、
前記第２絶縁膜の上に形成された第２配線と、
前記第２配線の上に形成された第３絶縁膜と、
前記第３絶縁膜の上方に形成されたコイルと、
を有し、
前記第１配線の上面と、前記コイルの底面との距離は、７μｍ以上であり、
前記第１配線は、配線幅が１μｍ以下の複数のライン状の配線部を有し、
前記複数のライン状の配線部は、ループ配線を構成せず、
前記コイルと前記複数のライン状の配線部とは、平面視において重なる、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１配線は、容量を構成する、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記容量は、第１電極および第２電極を有する、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１電極および前記第２電極は、櫛歯状である、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１絶縁膜中に形成された第１ゲート電極を有するトランジスタを有する、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１絶縁膜中に形成された第２ゲート電極を有するバラクタを有する、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記コイル、前記トランジスタおよび前記バラクタは、発振回路を構成する、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記容量および前記発振回路はＰＬＬを構成する、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記コイルは、再配線層に設けられる、半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記コイルと、前記第１配線との間に、シールド層を有し、
前記シールド層は、複数のライン状の他の配線部を有する、半導体装置。
【請求項１１】
基板と、
前記基板の上方に形成された素子と、
前記素子上に形成された第１絶縁膜と、
前記第１絶縁膜の上方に形成された第１配線と、
前記第１配線の上に形成された第２絶縁膜と、
前記第２絶縁膜の上に形成された第２配線と、
前記第２配線の上に形成された第３絶縁膜と、
前記第３絶縁膜の上方に形成されたコイルと、
を有し、
前記第１配線の上面と、前記コイルの底面との距離は、７μｍ以上であり、
前記第１配線は、配線幅が１μｍ以下の複数のライン状の第１配線部を有し、
前記複数のライン状の第１配線部は、ループ配線を構成せず、
前記コイルと前記複数のライン状の第１配線部とは、平面視において重なる、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第１配線は、容量を構成する、半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記容量は、第１電極および第２電極を有する、半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第１電極および前記第２電極は、櫛歯状である、半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記素子は、トランジスタであり、
前記基板上に第１ゲート絶縁膜を介して形成された、複数の第１ゲート電極と、
前記複数の第１ゲート電極のそれぞれの両側の前記基板中に形成された複数の拡散層と、
前記複数の拡散層とそれぞれ接続される複数のライン状の第２配線部と、
を有する、半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
他の素子を有し、
前記他の素子は、バラクタであり、
前記基板上に第２ゲート絶縁膜を介して形成された、複数の第２ゲート電極と、
前記複数の第２ゲート電極のそれぞれの両側の前記基板中に形成された複数の拡散層と、
前記複数の拡散層とそれぞれ接続される複数のライン状の第３配線部と、
を有する、半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記コイル、前記トランジスタおよび前記バラクタは、発振回路を構成する、半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記容量および前記発振回路はＰＬＬを構成する、半導体装置。
【請求項１９】
請求項１１記載の半導体装置において、
前記コイルは、再配線層に設けられる、半導体装置。
【請求項２０】
請求項１１記載の半導体装置において、
前記コイルと、前記第１配線との間に、シールド層を有し、
前記シールド層は、複数のライン状の第４配線部を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、コイルを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
インターネットは、パソコンやサーバー、プリンタ等のＩＴ関連機器との接続が主であったが、ＩＴ関連機器以外の家電などにインターネットを接続するＩｏＴ（Internet of Things、モノのインターネット）が急速に進んでいる。
【０００３】
このようなＩｏＴの本格的な普及に伴い、無線通信用のＲＦ（高周波）デバイスの性能向上が望まれる。
【０００４】
例えば、特許文献１（特開２００２−９２９９号公報）には、ＰＭＯＳとＮＭＯＳとの間に完全分離を設け、さらに、ＰＭＯＳとＮＭＯＳとは異なる領域に設けられたスパイラルインダクタの下方にも完全分離を設けた半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−９２９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者は、コイル（スパイラルインダクタ）を有する半導体装置であるＲＦ（高周波）デバイスとして、ＰＬＬ回路やその内部のＬＣ−ＶＣＯ回路の研究開発に従事しており、その特性の向上について鋭意検討している。
【０００７】
コイル（スパイラルインダクタ）の直下に素子を配置した場合、Ｑ値の低下が生じ、ＰＬＬ回路やＬＣ−ＶＣＯ回路の特性が劣化する。また、上記特許文献のように、スパイラルインダクタの形成領域と素子形成領域を分けて設けた場合、ＰＬＬ回路やＬＣ−ＶＣＯ回路の形成面積が大きくなる。
【０００８】
このため、ＲＦデバイスの特性を維持しつつ、デバイスの小型化が図れる技術の検討が望まれる。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本願において開示される一実施の形態に示される半導体装置は、コイルと、コイルの下方の配線とを有する。そして、配線の上面と、コイルの底面との距離は、７μｍ以上であり、第１配線は、配線幅が１μｍ以下の複数のライン状の配線部を有する。そして、複数のライン状の配線部は、ループ配線を構成せず、コイルと複数のライン状の配線部とは、平面視において重なる。
【発明の効果】
【００１２】
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１の半導体装置の構成を模式的に示す断面図である。
【図２】コイルとその下方の配線との積層状態を示す平面図である。
【図３】図２の等価回路図である。
【図４】ＬＣ−ＶＣＯ回路を示す回路図である。
【図５】ＰＬＬ回路を示すブロック図である。
【図６】コイルと、配線Ｍ５との関係を模式的に示す断面図である。
【図７】配線Ｍ５のレイアウトを示す平面図である。
【図８】図７に示す配線を用いた場合のＱ値を示すグラフである。
【図９】５ＧＨｚにおけるＱ値を示すグラフである。
【図１０】実施例２の半導体装置の構成を示す断面図である。
【図１１】実施例２の半導体装置の構成を示す断面図である。
【図１２】実施例２の半導体装置の構成を示す断面図である。
【図１３】図１０〜図１２に示す場合の５ＧＨｚにおけるＱ値を示すグラフである。
【図１４】比較例のＰＬＬ回路の構成を示す平面図である。
【図１５】ループフィルタを構成するＭＯＭ容量素子の構成例を示す図である。
【図１６】ＬＣ−ＶＣＯ回路を構成するＭＯＳトランジスタの構成例を示す図である。
【図１７】ＬＣ−ＶＣＯ回路を構成するＭＯＳバラクタの構成例を示す図である。
【図１８】実施例３のＰＬＬ回路の構成を示す図である。
【図１９】実施例４のＰＬＬ回路の構成を示す図である。
【図２０】オフセット周波数に対する位相雑音の変化を示すグラフである。
【図２１】実施例５のＬＣ−ＶＣＯ回路の構成を示す図である。
【図２２】オフセット周波数に対する位相雑音の変化を示すグラフである。
【図２３】入力ノイズに対する位相雑音の変化を示すグラフである。
【図２４】実施の形態２の半導体装置の構成を模式的に示す断面図である。
【図２５】実施の形態２の半導体装置の構成を模式的に示す平面図である。
【図２６】実施の形態３の半導体装置の製造工程を示す断面図である。
【図２７】実施の形態３の半導体装置の製造工程を示す断面図である。
【図２８】実施の形態３の半導体装置の製造工程を示す断面図である。
【図２９】実施の形態３の半導体装置の製造工程を示す断面図である。
【図３０】実施の形態３の半導体装置の製造工程を示す断面図である。
【図３１】実施の形態３の半導体装置の製造工程を示す断面図である。
【図３２】実施の形態３の半導体装置の製造工程を示す断面図である。
【図３３】シールド層の配線部のレイアウトを示す平面図である。
【図３４】実施の形態４の半導体装置の構成を模式的に示す断面図である。
【図３５】実施の形態４の半導体装置の構成を示す平面図である。
【図３６】実施の形態４の半導体装置の製造工程を示す断面図である。
【図３７】実施の形態４の半導体装置の製造工程を示す断面図である。
【図３８】実施の形態４の半導体装置の製造工程を示す断面図である。
【図３９】ＰＬＬ回路が組み込まれた半導体チップの構成を示す平面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１８】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
【００１９】
（実施の形態１）
［構造説明］
図１は、本実施の形態の半導体装置の構成を模式的に示す断面図である。図１に示す半導体装置においては、コイル（スパイラルインダクタ）ＣＬの下方に、以下のシールド機能を有する配線Ｍ１（ＳＬ）が配置されている。
【００２０】
配線Ｍ１（ＳＬ）は、複数のライン状の配線部Ｍ１ａ〜Ｍ１ｆよりなり、ライン状の配線部は、配線幅が１μｍ以下であり、ループ配線を構成しない（第１条件、形状条件）。ループ配線とは、環状の配線を言う。例えば、ライン状の配線部Ｍ１ａ〜Ｍ１ｆおよび他の配線（例えば、ガードリングＧＲなど）の接続により形成される環状の配線を言う（図７（Ａ）参照）。
【００２１】
また、複数のライン状の配線部Ｍ１ａ〜Ｍ１ｆは、コイルＣＬの底面から７μｍ以上離れた配線層に位置する。即ち、配線Ｍ１ａ〜Ｍ１ｆとコイルＣＬとの距離は、７μｍ以上である（第２条件、深さ条件）。
【００２２】
または、複数のライン状の配線部Ｍ１ａ〜Ｍ１ｆは、コイルＣＬの下層の配線（図１では、配線Ｍ６）より下層の配線である。別の言い方をすれば、複数のライン状の配線部Ｍ１ａ〜Ｍ１ｆは、コイル（再配線層）ＣＬから数えて２層以上下の配線である（第２条件、深さ条件）。なお、図１においては、配線Ｍ５とコイルＣＬとの距離（Ｌ）は、７μｍ程度である。
【００２３】
このような配線Ｍ１（ライン状の配線部Ｍ１ａ〜Ｍ１ｆ）は、コイルＣＬの下方に配置しても、半導体装置の特性（例えば、ＲＦ特性）を劣化させない。そして、コイルＣＬとライン状の配線部を有する素子（例えば、ＭＯＭ容量素子など）とを、積層することにより、半導体装置の小面積化または素子の高集積化を図ることができる。
【００２４】
なお、ここでは、複数のライン状の配線部Ｍ１ａ〜Ｍ１ｆを第１配線層（Ｍ１層）を用いて形成したが、上記深さ条件を満たす限り、他の配線層（Ｍ２層、Ｍ３層、Ｍ４層、Ｍ５層）を用いて形成してもよい。
【００２５】
また、コイルＣＬの下方の配線を、ＣＵＬ（Circuit under L）と示す場合がある。なお、領域ＣＬＡは、コイル（スパイラルインダクタ）形成領域であり、領域ＧＲＡは、ガードリング形成領域である。ガードリングＧＲは、配線Ｍ１〜Ｍ６よりなり、各配線間は、プラグＰ１〜Ｐ６で接続されている（図１参照）。ガードリングＧＲは、領域ＣＬＡを大きく囲むように配置されている。ガードリングＧＲと、コイル（スパイラルインダクタ）ＣＬの最外周との距離は、例えば、３０μｍ程度である。
【００２６】
なお、上記プラグＰ１〜Ｐ６は、それぞれ、層間絶縁膜ＩＬ１〜ＩＬ６中に設けられている。また、ＳＵＢは、半導体基板、ＰＷは、ｐ型ウエルである。
【００２７】
以下に、上記条件を見出すに至った実施例について以下に説明する。
【００２８】
［実施例］
［実施例１］
図２は、コイル（スパイラルインダクタ）ＣＬとその下方の配線（ＣＵＬ）との積層状態を示す平面図であり、図３は、図２の等価回路図である。
【００２９】
図２（Ａ）に示すコイル（スパイラルインダクタ）ＣＬは、再配線層に設けられ、渦巻き状の配線よりなる。ここでは、一巻きのコイルＣＬの形状を八角形としている。コイルＣＬの両端には、パッド部ＰＤが設けられている。パッド部ＰＤの下方には、プラグが設けられ、このプラグを介して直下の配線（例えば、第６配線Ｍ６）と接続される。
【００３０】
コイル（スパイラルインダクタ）ＣＬの下方には、ＣＵＬとして配線（例えば、第５配線Ｍ５）が設けられている（図２（Ｂ））。この配線ＣＵＬ（例えば、第５配線Ｍ５）は、ガードリングＧＲと接続されている。前述したように、ガードリングＧＲは、配線Ｍ１〜Ｍ６よりなり、各配線間は、プラグＰ１〜Ｐ６で接続されている（図１参照）。
【００３１】
図２（Ｃ）に示すように、コイル（スパイラルインダクタ）ＣＬとＣＵＬである配線（例えば、第５配線Ｍ５）とは、平面視において重ねて配置されている。
【００３２】
図３に示すように、コイルＣＬの一端と接地電位との間には、基板抵抗Ｒｓｕｂと、基板容量Ｃｓｕｂとが直列に接続されている。また、コイルＣＬの他端と接地電位との間には、基板抵抗Ｒｓｕｂと、基板容量Ｃｓｕｂとが直列に接続されている。Ｒは、コイルＣＬの抵抗を示す。
【００３３】
上記のようなコイル（スパイラルインダクタ）ＣＬは、ＬＣ−ＶＣＯ回路に用いられる。また、ＬＣ−ＶＣＯ回路は、ＰＬＬ回路に用いられる。図４は、ＬＣ−ＶＣＯ回路を示す回路図である。図５は、ＰＬＬ回路を示すブロック図である。
【００３４】
ＶＣＯ回路（電圧制御発振器、Voltage-controlled oscillator）は、電圧により発振 周波数を制御する発振回路（発振器）である。中でもＬＣ−ＶＯＣ回路は、インダクタと容量を有するＶＣＯ回路である。
【００３５】
具体的には、図４に示すように、ＬＣ−ＶＯＣ回路は、電源電位ＶＤＤと接地電位（ＧＮＤ）との間に直列に接続されたｐ型ＭＯＳトランジスタＭＰ１とｎ型ＭＯＳトランジスタＭＮ１とを有する。これらの接続部（ノードｎ１）が、出力部ＯＵＴ（Ｐ）となる。また、ＬＣ−ＶＯＣ回路は、電源電位ＶＤＤと接地電位（ＧＮＤ）との間に直列に接続されたｐ型ＭＯＳトランジスタＭＰ２とｎ型ＭＯＳトランジスタＭＮ２とを有する。これらの接続部（ノードｎ２）が、出力部ＯＵＴ（Ｎ）となる。
【００３６】
ｐ型ＭＯＳトランジスタＭＰ１とｎ型ＭＯＳトランジスタＭＮ１のゲート電極は、ノードｎ２（ＯＵＴ（Ｎ））と接続され、ｐ型ＭＯＳトランジスタＭＰ２とｎ型ＭＯＳトランジスタＭＮ２のゲート電極は、ノードｎ１（ＯＵＴ（Ｐ））と接続されている。
【００３７】
そして、ノードｎ１（ＯＵＴ（Ｐ））とノードｎ２（ＯＵＴ（Ｎ））との間には、コイル（スパイラルインダクタ）ＣＬが接続されている。
【００３８】
また、ノードｎ１（ＯＵＴ（Ｐ））とノードｎ２（ＯＵＴ（Ｎ））との間には、バラクタ（可変容量素子）ＢＫ１、ＢＫ２が接続されている。２つのバラクタＢＫ１、ＢＫ２は、制御電位Ｖｃｔｒｌが印加される端子に接続され、制御電位Ｖｃｔｒｌにより容量が変化する。
【００３９】
図４に示すＬＣ−ＶＯＣ回路は、ＰＬＬ回路に組み込まれる。ＰＬＬ（Phase Locked Loop）回路は、基準クロック信号に同期したクロック信号を生成する回路である。ＰＬＬ回路は、図５に示すように、位相周波数比較器ＰＦＤ（Phase Frequency Detector）と、これに接続されたチャージポンプＣＰ（Charge Pump）と、これに接続されたループフィルタＬＰＦ（Loop Filter）と、これに接続されたＬＣ−ＶＣＯ回路（電圧制御発振器、Voltage Controlled Oscillator）ＶＣＯと、分周器ＤＩＶ(Divider）とを有する。分周器ＤＩＶ(Divider）は、ＬＣ−ＶＣＯ回路ＶＣＯと、位相周波数比較器ＰＦＤとに接続される。
【００４０】
位相周波数比較器ＰＦＤは、入力信号ＲＥＦと分周器ＤＩＶからの帰還信号ＦＢとの位相差または周波数差を比較し、比較した結果をパルスとして出力する。チャージポンプＣＰでは位相周波数比較器ＰＦＤの出力信号であるパルス（デジタル信号）を電流（アナログ信号）に変換して出力する。ループフィルタＬＰＦは、チャージポンプＣＰからの電流（アナログ信号）を電圧に変換して出力する。ループフィルタＬＰＦの出力はＬＣ−ＶＣＯ回路ＶＣＯの入力制御電圧となり、ＬＣ−ＶＣＯ回路ＶＣＯは入力制御電圧により発振周波数を変化させた信号を出力する。分周器ＤＩＶは、ＬＣ−ＶＣＯ回路ＶＣＯの出力を１／Ｎにした信号（帰還信号）を出力する。帰還信号ＦＢは位相周波数比較器ＰＦＤに入力される。
【００４１】
実施例１においては、図２に示すように、コイル（スパイラルインダクタ）ＣＬの下方に、配線Ｍ５（ＣＵＬ）を配置する。図６は、コイル（スパイラルインダクタ）ＣＬと、配線Ｍ５との関係を模式的に示す断面図である。図７（Ａ）〜図７（Ｃ）は、配線Ｍ５のレイアウトを示す平面図である。
【００４２】
図２および図６に示すコイル（スパイラルインダクタ）ＣＬの下方の配線Ｍ５として、ガードリングＧＲの内部に、図７（Ａ）に示すようなＬ字型の配線Ｍ５ａ〜Ｍ５ｅを、配置した場合、図７（Ｂ）に示すようなライン状の配線部Ｍ５ａ〜Ｍ５ｊを配置した場合、図７（Ｃ）に示すような細いライン状の配線部Ｍ５ａ〜Ｍ５ｒを配置した場合、について検討した。図７（Ａ）、図７（Ｂ）の配線幅は、４μｍである。また、図７（Ｃ）の配線幅は、１μｍである。この配線Ｍ５は、コイルＣＬの底面から７μｍ程度離れた位置にある（図６参照）。また、配線Ｍ５は、再配線層から数えて２層以上下の配線である。コイルＣＬの幅は、１０μｍ、コイルＣＬ間の間隔は、８μｍである。
【００４３】
図８は、図７に示す配線を用いた場合のＱ値を示すグラフである。縦軸は、Ｑ値（Q-factor）を、横軸は、Ｆｒｅｑｕｅｎｃｙ（周波数、ＧＨｚ）を示す。図９は、５ＧＨｚにおけるＱ値を示すグラフである。図７（Ａ）、図７（Ｂ）、図７（Ｃ）の配線レイアウトの場合を、Ｍ５（Ａ）、Ｍ５（Ｂ）、Ｍ５（Ｃ）と示す。また、Ｒｅｆ．は、リファレンスを示し、配線Ｍ５を配置しない場合を示す。
【００４４】
ここで、コイルのＱ値とは、特定の周波数におけるコイルの誘導性リアクタンスと抵抗の比であり、コイルの性能を数値化したものである。コイルのＱ値が高ければ高いほど、そのコイルは理想的なインダクタに近いということになる。
【００４５】
図８に示すように、配線Ｍ５について、Ｑ値の低下は、Ｍ５（Ａ）で一番大きく、Ｍ５（Ｂ）、Ｍ５（Ｃ）の順でＱ値の低下が小さくなった。具体的に、５ＧＨｚにおいては、図８に示すように、配線Ｍ５について、Ｍ５（Ａ）のレイアウトでＱ値は、リファレンスから４３％低下し、Ｍ５（Ｂ）のレイアウトでＱ値は、リファレンスから１５％低下し、Ｍ５（Ｃ）のレイアウトでＱ値は、リファレンスと同程度であった。Ｍ５（Ａ）、Ｍ５（Ｂ）、Ｍ５（Ｃ）の寄生容量はほぼ同じである。
【００４６】
Ｍ５（Ａ）では、図７（Ａ）に示すように、ライン状の配線部Ｍ５ａ〜Ｍ５ｅとガードリングＧＲとの間に、ループ配線（ＬＰ１やＬＰ２など）が形成されている。この場合、渦電流がループ配線に流れ、Ｑ値が低下したものと考えられる。
【００４７】
よって、ライン状の配線部（Ｍ５）としては、図７（Ｂ）、図７（Ｃ）に示すような、ループ配線を有さない配線形状とすることが好ましい。別の言い方をすれば、両端が閉じていない配線形状とすることが望ましい。具体的には、例えば、一端はガードリングＧＲと接続されるものの、他端はガードリングＧＲと接続されない、配線形状とすることが好ましい。
【００４８】
また、図７（Ｂ）と、図７（Ｃ）の比較から、ループ配線を有さない配線形状とし、さらに、配線幅を１μｍ以下とすることで、Ｑ値の低下を抑制することができることが分かる。
【００４９】
以上の結果から、ループ配線を有さない配線形状であって、配線幅が１μｍ以下である複数のライン状の配線部を、コイル（スパイラルインダクタ）ＣＬの下方に配置しても、Ｑ値が維持できることが判明した。これは前述の第１条件（形状条件）と対応する。
【００５０】
［実施例２］
実施例２においては、コイル（スパイラルインダクタ）ＣＬの下方に、前述した図７（Ｂ）に示すレイアウト配線を、第６配線層（Ｍ６層）、第５配線層Ｍ５（層）および第３配線Ｍ３（層）で形成し、Ｑ値を比較した。
【００５１】
図１０〜図１２は、本実施例の半導体装置の構成を示す断面図である。図１０は、第６配線層（Ｍ６層）を用いた場合、図１１は、第５配線層（Ｍ５層）を用いた場合、図１２は、第３配線層（Ｍ３層）を用いた場合の断面図である。
【００５２】
第６配線層（Ｍ６層）を用いた場合（図１０）、配線Ｍ６とコイルＣＬとの距離は、６μｍ程度である。また、第５配線層（Ｍ５層）を用いた場合（図１１）、配線Ｍ５とコイルＣＬとの距離Ｌは、７μｍ程度である。第３配線層（Ｍ３層）を用いた場合（図１２）、配線Ｍ３とコイルＣＬとの距離は、８μｍ程度である。
【００５３】
図１３は、図１０〜図１２に示す場合の５ＧＨｚにおけるＱ値を示すグラフである。縦軸は、Ｑ値（Q-factor）を示す。図１３において、Ｒｅｆ．は、リファレンスを示し、配線を配置しない場合を示す。
【００５４】
図１３に示すように、Ｑ値は、第６配線層（Ｍ６層）、第５配線層（Ｍ５層）および第３配線（Ｍ３層）の順で大きくなった。具体的に、図１３に示すように、第６配線層（Ｍ６層）を用いた場合（図１０）、Ｑ値は、Ｒｅｆ．より大きく低下した。また、第５配線層（Ｍ５層）を用いた場合（図１１）、Ｑ値は、Ｒｅｆ．より僅かに低下するに留まった。また、第３配線層（Ｍ３層）を用いた場合（図１２）、Ｑ値は、Ｒｅｆ．と同程度であった。
【００５５】
以上の結果から、複数のライン状の配線部とコイルＣＬとの距離Ｌは、７μｍ以上が好ましいことが判明した。これは前述の第２条件（深さ条件）と対応する。
【００５６】
よって、上記実施例１、２の結果から、図１を参照しながら説明したように、ループ配線を有さない配線形状であって、配線幅が１μｍ以下であり、配線とコイルＣＬとの距離Ｌが７μｍ以上である配線部を、コイル（スパイラルインダクタ）ＣＬの下方に配置しても、コイル（スパイラルインダクタ）ＣＬのＱ値の低下を抑制することができる。
【００５７】
［実施例３および実施例４］
図１４は、比較例のＰＬＬ回路の構成を示す平面図である。図１４に示すように、比較例のＰＬＬ回路においては、ＬＣ−ＶＣＯ回路ＶＣＯ中には、コイル（スパイラルインダクタ）ＣＬの形成領域ＣＬＡと、素子領域ＥＬＡとが設けられている。素子領域ＥＬＡ中には、ＭＯＳバラクタ形成領域ＢＴＡと、ＭＯＳトランジスタ形成領域ＭＴＡとが設けられている。
【００５８】
このように、比較例のＰＬＬ回路においては、回路構成ブロック（ＰＦＤ、ＣＰ、ＬＰＦ、ＶＣＯ、ＤＩＶ）が平面的に並べて配置されている。
【００５９】
図１５は、ループフィルタＬＰＦを構成するＭＯＭ容量素子の構成例を示す図であり、図１５（Ａ）は平面図であり、図１５（Ｂ）は、断面図である。断面図は、平面図のＡ−Ａ断面に対応する。
【００６０】
ＭＯＭ容量素子（ＭＣ）は、図１５（Ａ）に示すように、櫛歯状の第１電極ＥＬ１と、櫛歯状の第２電極ＥＬ２とを有する。具体的には、第１電極ＥＬ１は、複数のライン状の配線部Ｍ３ａ〜Ｍ３ｊよりなる。別の言い方をすれば、Ｙ方向（縦方向）に長辺を有する矩形状の配線部を複数有する。さらに、別の言い方をすれば、複数のライン状の配線部Ｍ３ａ〜Ｍ３ｊが、Ｘ方向（横方向）に一定の間隔を置いて配置されている。そして、複数のライン状の配線部Ｍ３ａ〜Ｍ３ｊの一端は、Ｘ方向に長辺を有する矩形状の配線部（図中上部）と接続されている。
【００６１】
また、第２電極ＥＬ２は、複数のライン状の配線部Ｍ３ｋ〜Ｍ３ｔよりなる。別の言い方をすれば、Ｙ方向に長辺を有する矩形状の配線部を複数有する。さらに、別の言い方をすれば、複数のライン状の配線部Ｍ３ｋ〜Ｍ３ｔが、Ｘ方向に一定の間隔を置いて配置されている。そして、複数のライン状の配線部Ｍ３ｋ〜Ｍ３ｔの一端は、Ｘ方向に長辺を有する矩形状の配線部（図中下部）と接続されている。
【００６２】
図１５（Ｂ）に示すように、櫛歯状の第１電極ＥＬ１と、櫛歯状の第２電極ＥＬ２とは、第３配線層（Ｍ３層）で形成されている。なお、櫛歯状の第１電極ＥＬ１と、櫛歯状の第２電極ＥＬ２とを、他の配線層（Ｍ１層、Ｍ２層、Ｍ４層、Ｍ５層）を用いて形成してもよい。また、櫛歯状の第１電極ＥＬ１と、櫛歯状の第２電極ＥＬ２とを、複数の配線層（例えば、Ｍ３層およびＭ４層）を用いて形成してもよい。
【００６３】
図１６は、ＬＣ−ＶＣＯ回路ＶＣＯを構成するＭＯＳトランジスタの構成例を示す図であり、図１６（Ａ）は平面図であり、図１６（Ｂ）は、断面図である。断面図は、平面図のＡ−Ａ断面に対応する。
【００６４】
図１６（Ｂ）に示すように、ＭＯＳトランジスタＭＴは、半導体基板（ｐ型ウエルＰＷ）ＳＵＢ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体基板（ｐ型ウエルＰＷ）ＳＵＢ中に形成された拡散層（ｎ型不純物領域）Ｄを有する。拡散層Ｄは、ＭＯＳトランジスタＭＴのソース・ドレイン領域となる。なお、図１６においては、ＭＯＳトランジスタＭＴとして、ｎ型ＭＯＳトランジスタを示しているが、ＬＣ−ＶＣＯ回路には、ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタが用いられる（図４参照）。ｐ型ＭＯＳトランジスタは、半導体基板（ｎ型ウエル）上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の両側の半導体基板（ｎ型ウエル）中に形成された拡散層（ｐ型不純物領域）を有する。
【００６５】
図１６（Ａ）に示すように、ゲート電極ＧＥは、複数のライン状の部分よりなる。そして、このライン状の部分の一端は、Ｘ方向に延在するゲート線ＧＬ（図中上部）と接続されている。
【００６６】
ゲート電極ＧＥの一方の側には、拡散層（ソース領域）Ｄが配置され（図１６（Ｂ））、この拡散層（ソース領域）Ｄは、Ｙ方向に長辺を有する矩形状である。そして、この拡散層（ソース領域）Ｄ上には、ソース電極ＳＥが配置されている。このソース電極ＳＥは、Ｙ方向に長辺を有する矩形状の配線部である。また、ゲート電極ＧＥの他方の側には、拡散層（ドレイン領域）Ｄが配置され（図１６（Ｂ））、この拡散層（ドレイン領域）Ｄは、Ｙ方向に長辺を有する矩形状である。そして、この拡散層（ドレイン領域）Ｄ上には、ドレイン電極ＤＥが配置されている。このドレイン電極ＤＥは、Ｙ方向に長辺を有する矩形状の配線部である。なお、図１６（Ａ）においては、複数のライン状のソース電極ＳＥ一端は、Ｘ方向に長辺を有する矩形状のソース線Ｓ（図中下部）と接続されている。
【００６７】
拡散層（ドレイン領域）Ｄとソース電極ＳＥとは、プラグ（Ｐ１）を介して接続されている。また、拡散層（ドレイン領域）Ｄとドレイン電極ＤＥとは、プラグ（Ｐ１）を介して接続されている。なお、ゲート線ＧＬおよびソース線Ｓ上には、プラグ（Ｐ２）が設けられている。
【００６８】
図１７は、ＬＣ−ＶＣＯ回路ＶＣＯを構成するＭＯＳバラクタの構成例を示す図であり、図１７（Ａ）は平面図であり、図１７（Ｂ）は、断面図である。断面図は、平面図のＡ−Ａ断面に対応する。
【００６９】
図１７（Ｂ）に示すように、ＭＯＳバラクタＢＴは、ＭＯＳトランジスタ（ＭＴ）と類似の構成である。ＭＯＳバラクタＢＴは、半導体基板（ｐ型ウエルＰＷ）ＳＵＢ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体基板（ｐ型ウエルＰＷ）ＳＵＢ中に形成された拡散層（ｎ型不純物領域）Ｄを有する。
【００７０】
図１７（Ａ）に示すように、ゲート電極ＧＥは、複数のライン状の部分よりなる。ゲート電極ＧＥの両側には、拡散層（ｎ型不純物領域）Ｄが配置され（図１７（Ｂ））、この拡散層（ｎ型不純物領域）Ｄは、Ｙ方向に長辺を有する矩形状である。そして、この拡散層（ｎ型不純物領域）Ｄ上には、電極ＥＬが配置されている。この電極ＥＬは、Ｙ方向に長辺を有する矩形状の配線部である。拡散層Ｄと電極ＥＬとは、プラグ（Ｐ１）を介して接続されている。なお、ゲート電極ＧＥ上には、プラグ（Ｐ２）が設けられている。また、拡散層Ｄは、接地電位（ＧＮＤ）に接続されている。別の言い方をすれば、電極ＥＬは、接地電位（ＧＮＤ）に接続されている。さらに、別の言い方をすれば、ＭＯＳバラクタＢＴは、ソース領域とドレイン領域とが短絡したＭＯＳトランジスタである。
【００７１】
図１８は、実施例３のＰＬＬ回路の構成を示す図である。図１８（Ａ）は、ＰＬＬ回路の構成を示す平面図、図１８（Ｂ）は、ループフィルタＬＰＦを構成するＭＯＭ容量素子の構成例を示す平面図、図１８（Ｃ）は、ＭＯＭ容量素子とコイル（スパイラルインダクタ）ＣＬとを模式的に示す断面図である。
【００７２】
この実施例３のＰＬＬ回路においては、図１８（Ａ）に示すように、コイル（スパイラルインダクタ）ＣＬの形成領域ＣＬＡと、ループフィルタＬＰＦとが重ねて配置されている。具体的には、ループフィルタＬＰＦを構成するＭＯＭ容量素子（ＭＣ）が、コイル（スパイラルインダクタ）ＣＬの下方に配置されている。
【００７３】
前述したように、ＭＯＭ容量素子（ＭＣ）は、櫛歯状の第１電極ＥＬ１と、櫛歯状の第２電極ＥＬ２とを有する（図１５、図１８（Ｂ）参照）。ここでは、第２配線層（Ｍ２層）および第３配線層（Ｍ３層）において、それぞれ、櫛歯状の第１電極ＥＬ１と、櫛歯状の第２電極ＥＬ２とからなるＭＯＭ容量素子（ＭＣ）を設けている（図１８（Ｃ））。
【００７４】
図１９は、実施例４のＰＬＬ回路の構成を示す図である。図１９（Ａ）は、ＰＬＬ回路の構成を示す平面図、図１９（Ｂ）は、ＭＯＭ容量素子とコイル（スパイラルインダクタ）ＣＬとの間に配置されたシールド層ＳＬの構成例を示す平面図、図１９（Ｃ）は、ＭＯＭ容量素子と、シールド層ＳＬと、コイル（スパイラルインダクタ）ＣＬとを模式的に示す断面図である。
【００７５】
この実施例４のＰＬＬ回路においては、図１９（Ａ）に示すように、コイル（スパイラルインダクタ）ＣＬの形成領域ＣＬＡと、シールド層ＳＬと、ループフィルタＬＰＦとが重ねて配置されている。具体的には、ループフィルタＬＰＦを構成するＭＯＭ容量素子（ＭＣ）と、シールド層ＳＬとが、コイル（スパイラルインダクタ）ＣＬの下方に配置されている。
【００７６】
ここでは、実施例３の場合と同様に、第２配線層（Ｍ２層）および第３配線層（Ｍ３層）を用いて、それぞれ、櫛歯状の第１電極ＥＬ１と、櫛歯状の第２電極ＥＬ２とからなるＭＯＭ容量素子（ＭＣ）を設けている。そして、シールド層ＳＬは、第５配線層（Ｍ５層）を用いて設けている。シールド層ＳＬは、複数のＹ方向に延在するライン状の配線部よりなる（図１９（Ｂ））。
【００７７】
なお、上記実施例３、４において、ＭＯＭ容量素子の櫛歯状の第１電極ＥＬ１、第２電極ＥＬ２の配線幅を、０．２４μｍ、配線間隔を、０．２４μｍとし、シールド層ＳＬの配線部の配線幅を、１．０μｍ、配線間隔を、１．０μｍとして、位相雑音を調べた。図２０は、オフセット周波数に対する位相雑音の変化を示すグラフである。Ｒｅｆ．（ｗ／ｏ ＣＵＬ）は、リファレンスを示し、ＣＵＬとして、配線を配置しない場合を示す。ＣＵＬとして、ＭＯＭ容量素子を配置した場合（ＣＵＬ（ＭＯＭ））、ＣＵＬとして、ＭＯＭ容量素子およびシールド層を配置した場合（ＣＵＬ（ＭＯＭ）ｗ／ ｓｈｉｅｌｄ）について、位相雑音を検証した結果、図２０に示すように、いずれの場合もＲｅｆ．と同様の変化を示し、実施例３、４のいずれも、位相ノイズの劣化はなかった。
【００７８】
［実施例５］
図２１は、実施例５のＬＣ−ＶＣＯ回路の構成を示す図である。図２１（Ａ）は、ＬＣ−ＶＣＯ回路の構成を示す平面図、図２１（Ｂ）は、素子領域ＥＬＡ（ＭＯＳバラクタ形成領域ＢＴＡ、ＭＯＳトランジスタ形成領域ＭＴＡ）と、コイル（スパイラルインダクタ）ＣＬとを模式的に示す断面図である。
【００７９】
この実施例５のＬＣ−ＶＣＯ回路においては、コイル（スパイラルインダクタ）ＣＬの形成領域ＣＬＡと、素子領域ＥＬＡ（ＭＯＳバラクタ形成領域ＢＴＡ、ＭＯＳトランジスタ形成領域ＭＴＡ）とが重ねて配置されている。具体的には、ＭＯＳトランジスタＭＴやＭＯＳバラクタＢＴが、コイル（スパイラルインダクタ）ＣＬの下方に配置されている。
【００８０】
前述したように、ＭＯＳトランジスタＭＴやＭＯＳバラクタＢＴは、拡散層Ｄと接続されるライン状の配線部（ＳＥ、ＤＥ、ＥＬ）Ｍ１を有する。
【００８１】
ＭＯＳトランジスタＭＴは、前述したとおり、半導体基板（ｐ型ウエルＰＷ）ＳＵＢ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体基板（ｐ型ウエルＰＷ）ＳＵＢ中に形成された拡散層Ｄを有する。そして、複数のＹ方向に延在するライン状の配線部（Ｍ１）よりなるソース電極ＳＥやドレイン電極ＤＥを有する（図２１（Ｂ））。
【００８２】
また、ＭＯＳバラクタＢＴは、前述したとおり、半導体基板（ｐ型ウエルＰＷ）ＳＵＢ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体基板（ｐ型ウエルＰＷ）ＳＵＢ中に形成された拡散層Ｄを有する。そして、複数のＹ方向に延在するライン状の配線部（Ｍ１）よりなる電極ＥＬを有する（図２１（Ｂ））。
【００８３】
図２２は、オフセット周波数に対する位相雑音の変化を示すグラフである。Ｒｅｆ．（ｗ／ｏ ＣＵＬ）は、リファレンスを示し、ＣＵＬとして、配線を配置しない場合を示す。ＣＵＬとして、ＭＯＳトランジスタやＭＯＳバラクタを配置した場合（ＣＵＬ（ＶＣＯ circuit））について、位相雑音を検証した結果、図２２に示すように、リファレンスと同様の変化を示し、本実施例において、位相ノイズの劣化はなかった。
【００８４】
なお、本実施例においては、ループ配線および配線幅１μｍ以上の配線が存在する場合について検証したが、前述したとおり、位相ノイズの劣化はなかった。
【００８５】
これは、素子領域ＥＬＡ（ＭＯＳバラクタ形成領域ＢＴＡ、ＭＯＳトランジスタ形成領域ＭＴＡ）は、コイル（スパイラルインダクタ）ＣＬの形成領域ＣＬＡに比較して小面積（例えば、１５％以下）であり、ループ配線および配線幅１μｍ以上の配線の影響が小さかったものと思われる。
【００８６】
また、素子領域ＥＬＡ（ＭＯＳバラクタ形成領域ＢＴＡ、ＭＯＳトランジスタ形成領域ＭＴＡ）を、コイル（スパイラルインダクタ）ＣＬの形成領域ＣＬＡの端部に配置したため、ループ配線および配線幅１μｍ以上の配線の影響が小さかったものと思われる。また、素子領域ＥＬＡ（ＭＯＳバラクタ形成領域ＢＴＡ、ＭＯＳトランジスタ形成領域ＭＴＡ）は、コイル（スパイラルインダクタ）ＣＬと一部が重なっているだけであるため、ループ配線および配線幅１μｍ以上の配線の影響が小さかったものと思われる。
【００８７】
［実施例６］
図２３は、入力ノイズに対する位相雑音の変化を示すグラフである。正弦波ノイズ（パワー；−１０、−５、０、５ｄＢｍ）を１ＭＨｚのオフセット周波数で入力し、位相雑音の変化量を検討した。図２３に示すように、シールド層ＳＬを設けた場合（ｗ／ ｓｈｉｅｌｄ）は、シールド層ＳＬを設けていない場合（ｗ／ｏ ｓｈｉｅｌｄ）より、位相雑音の変化量が小さくなっている。例えば、５ｄＢｍの入力電圧における位相雑音の変化量は、シールド層ＳＬを設けていない場合は３４．７ｄＢｃ／Ｈｚであり、シールド層ＳＬを設けた場合は３１．９ｄＢｃ／Ｈｚである。
【００８８】
［実施例７］
表１に上記実施例におけるＰＬＬ回路およびＬＣ−ＶＣＯ回路の特性を示す。
【００８９】
【表１】
2019121640.tif 000003
【００９０】
上記第１欄は、リファレンス、第２欄は、実施例３、第３欄は、実施例４、第４欄は、実施例５、第５欄は、後述の図２５の場合に対応する。Freq．は、周波数、Phase noiseは、位相雑音、Offset Freq．は、オフセット周波数、FoMは、Figure of Meritの略である。また、PLL size reduction rateは、ＰＬＬ回路の面積減少率の一例である。
【００９１】
（実施の形態２）
［構造説明］
図２４は、本実施の形態の半導体装置の構成を模式的に示す断面図であり、図２５は、平面図である。
【００９２】
図２４および図２５に示すように、本実施の形態（ＰＬＬ回路）においては、コイル（スパイラルインダクタ）ＣＬの形成領域ＣＬＡと、ループフィルタＬＰＦとが重ねて配置されている。具体的には、ループフィルタＬＰＦを構成するＭＯＭ容量素子（ＭＣ、Ｍ２）が、コイル（スパイラルインダクタ）ＣＬの下方に配置されている。
【００９３】
また、本実施の形態（ＰＬＬ回路）においては、コイル（スパイラルインダクタ）ＣＬの形成領域ＣＬＡと、ＭＯＳバラクタ形成領域ＢＴＡとが重ねて配置されている。具体的には、ＬＣ−ＶＣＯ回路を構成するＭＯＳバラクタＢＴが、コイル（スパイラルインダクタ）ＣＬの下方に配置されている。
【００９４】
また、本実施の形態（ＰＬＬ回路）においては、コイル（スパイラルインダクタ）ＣＬの形成領域ＣＬＡと、ＭＯＳトランジスタ形成領域ＭＴＡとが重ねて配置されている。具体的には、ＬＣ−ＶＣＯ回路を構成するＭＯＳトランジスタＭＴが、コイル（スパイラルインダクタ）ＣＬの下方に配置されている。
【００９５】
このように、コイル（スパイラルインダクタ）ＣＬの下方に、ＭＯＭ容量素子、ＭＯＳバラクタおよびＭＯＳトランジスタを配置することで、実施の形態１の各種実施例で説明したように、半導体装置の特性（例えば、ＲＦ特性）を維持しつつ、半導体装置の小面積化を図ることができる。
【００９６】
［製法説明］
次いで、図２６〜図３２を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２６〜図３２は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００９７】
図２６に示すように、半導体基板ＳＵＢを準備する。半導体基板ＳＵＢは、例えば、単結晶シリコン基板である。
【００９８】
半導体基板ＳＵＢは、ループフィルタＬＰＦを構成するＭＯＭ容量素子が形成される領域ＭＣＡと、ＬＣ−ＶＣＯ回路を構成するＭＯＳトランジスタＭＴが形成される領域ＭＴＡと、ＬＣ−ＶＣＯ回路を構成するＭＯＳバラクタＢＴが形成される領域ＢＴＡと、を有している。
【００９９】
また、半導体基板ＳＵＢは、コイル（スパイラルインダクタ）ＣＬが形成される領域ＣＬＡと、その外周に位置し、ガードリングＧＲが形成される領域ＧＲＡとを有している。
【０１００】
まず、半導体基板ＳＵＢ中に、素子分離領域ＳＴＩを形成する。例えば、半導体基板ＳＵＢの素子分離領域をドライエッチングすることにより、溝（トレンチ）を形成する。次いで、溝の内部を含む半導体基板ＳＵＢ上に、絶縁膜として、例えば、酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などにより堆積する。次いで、上記酸化シリコン膜を、半導体基板ＳＵＢが露出するまでＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などにより研磨する。これにより、素子分離領域ＳＴＩが形成される。
【０１０１】
この素子分離領域ＳＴＩは、例えば、各領域（ＭＴＡ、ＢＴＡ、ＭＣＡ）を囲むように形成される。
【０１０２】
次いで、領域ＭＴＡ、ＢＴＡに、ＭＯＳトランジスタＭＴおよびＭＯＳバラクタＢＴを形成する。これらの形成方法に制限はないが、例えば、以下の工程により形成することができる。
【０１０３】
まず、半導体基板ＳＵＢ中に、ｐ型ウエルＰＷをイオン注入法により形成する。次いで、半導体基板ＳＵＢの主面上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。例えば、半導体基板ＳＵＢの表面を熱酸化することにより、酸化シリコン膜よりなるゲート絶縁膜ＧＩを形成する。次いで、ゲート絶縁膜ＧＩ上に、例えば、多結晶シリコン膜をＣＶＤ法などを用いて形成し、この多結晶シリコン膜をフォトリソグラフィ技術およびエッチング技術を使用して、パターニングすることにより、ゲート電極ＧＥを形成する。次いで、各ゲート電極ＧＥの両側の半導体基板（ｐ型ウエルＰＷ）ＳＵＢ中に、ｎ型不純物をイオン注入することにより、ｎ型半導体領域よりなる拡散層Ｄを形成する。
【０１０４】
なお、拡散層Ｄを、ＬＤＤ構造としてもよい。ＬＤＤ構造の拡散層は、低濃度不純物領域と高濃度不純物領域とからなる。例えば、ゲート電極ＧＥの両側のウエルに、不純物をイオン注入し、低濃度不純物領域を形成した後、ゲート電極ＧＥの側壁にサイドウォール膜を形成し、ゲート電極ＧＥおよびサイドウォール膜の合成体の両側のウエル中に、高濃度不純物領域を形成する。
【０１０５】
次いで、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。
【０１０６】
このようにして、領域ＭＴＡ、ＢＴＡに、ＭＯＳトランジスタＭＴおよびＭＯＳバラクタＢＴを形成することができる。この後、必要に応じて、ゲート電極ＧＥや拡散層Ｄ上に、サリサイド（Salicide：Self Aligned Silicide）技術を用いて、金属シリサイド層（図示せず）を形成してもよい。
【０１０７】
次いで、半導体基板ＳＵＢの主面（主面全面）上に、層間絶縁膜ＩＬ１を形成する。例えば、ＭＯＳトランジスタＭＴおよびＭＯＳバラクタＢＴ上に、ＣＶＤ法により酸化シリコン膜を堆積した後、必要に応じて、層間絶縁膜ＩＬ１の表面をＣＭＰ法などを用いて平坦化する。
【０１０８】
次いで、層間絶縁膜ＩＬ１中に、プラグＰ１を形成する。例えば、層間絶縁膜ＩＬ１上にフォトリソグラフィ技術を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホール（貫通孔、孔）を形成する。次いで、このコンタクトホール内に導電膜を埋め込むことにより、導電性のプラグ（接続用導体部）Ｐ１を形成する。なお、ゲート電極ＧＥ上に、プラグＰ１を形成してもよい。
【０１０９】
次いで、プラグＰ１上に、導電性膜よりなる配線Ｍ１を形成する。例えば、層間絶縁膜ＩＬ１およびプラグＰ１上に、導電性膜として、アルミニウム膜を、スパッタリング法などを用いて堆積する。次いで、上記導電性膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることによりプラグＰ１上に配線Ｍ１を形成する。なお、ここでは、領域ＧＲＡに、ガードリングＧＲを構成するプラグＰ１および配線Ｍ１も形成する。
【０１１０】
次いで、図２７に示すように、配線Ｍ１上に、層間絶縁膜ＩＬ２を形成する。例えば、配線Ｍ１上に、ＣＶＤ法などにより酸化シリコン膜を堆積する。次いで、層間絶縁膜ＩＬ２をパターニングすることにより、配線Ｍ１上にコンタクトホールを形成し、さらに、コンタクトホールの内部に導電性膜を埋め込むことにより層間絶縁膜ＩＬ２中にプラグＰ２を形成する。次いで、プラグＰ２上に、導電性膜として、アルミニウム膜を堆積し、パターニングすることにより配線Ｍ２を形成する。ここで、配線Ｍ２は、ガードリングＧＲを構成する。また、領域ＭＣＡの配線Ｍ２は、ＭＯＭ容量素子（ＭＣ）を構成する。
【０１１１】
次いで、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより、ガードリングＧＲを構成するプラグ（Ｐ３〜Ｐ６）および配線（Ｍ３〜Ｍ６）を形成する。配線Ｍ６は、配線（Ｍ１〜Ｍ５）より厚く形成され、アルミニウム膜よりなる配線の最上層配線である（図２８）。
【０１１２】
次いで、図２９に示すように、配線Ｍ６および層間絶縁膜ＩＬ６に、絶縁膜ＩＬ７ａを形成する。例えば、窒化シリコン膜をＣＶＤ法などで堆積する。次いで、絶縁膜ＩＬ７ａ上に、絶縁膜ＩＬ７ｂとして、例えば、感光性のポリイミド膜を塗布する。次いで、図２９に示す断面には表れないパッド領域を形成する。即ち、感光性のポリイミド膜を、露光・現像することによりパッド領域のポリイミド膜を除去し、開口部（開口領域、第６配線Ｍ６の露出部）を形成する。この後、熱処理を施し、ポリイミド膜を硬化させる。これにより、パッド領域に開口部を有し、絶縁膜ＩＬ７ａと絶縁膜ＩＬ７ｂの積層膜よりなる層間絶縁膜ＩＬ７が形成される（後述の図３４等参照）。
【０１１３】
次いで、図３０に示すように、パッド領域（図示せず）を含む絶縁膜ＩＬ７ｂ上に、再配線（図示せず）およびコイル（インダクタ）ＣＬを形成する。再配線（図示せず）およびコイル（インダクタ）ＣＬは、例えば、電解メッキ法によりＣｕ膜（銅膜）を成長させることにより形成する。
【０１１４】
次いで、再配線（図示せず）およびコイル（インダクタ）ＣＬおよび層間絶縁膜ＩＬ７上に、絶縁膜（保護膜）ＰＲＯとして、例えば、感光性のポリイミド膜を形成する（図２４）。
【０１１５】
この後、ウエハ状の半導体基板ＳＵＢをチップ領域毎に切断（ダイシング）して複数の半導体チップに分割（個片化）する。これにより、半導体基板ＳＵＢ（半導体ウエハ）の各チップ領域から半導体チップが取得される。なお、ダイシングの前に、半導体基板ＳＵＢの裏面研削を行い、半導体基板ＳＵＢを薄膜化してもよい。
【０１１６】
そして、切り出された半導体チップのパッド領域と他の半導体チップや実装基板の端子などとの間をワイヤなどで接続する。
【０１１７】
（実施の形態３）
本実施の形態においては、実施の形態２の構成に、シールド層ＳＬを組み込む。
【０１１８】
［構造説明］
図３１は、本実施の形態の半導体装置の構成を模式的に示す断面図である。
【０１１９】
図３１に示すように、本実施の形態（ＰＬＬ回路）においては、コイル（スパイラルインダクタ）ＣＬの下方に、ＭＯＭ容量素子（ＭＣ、Ｍ２）、ＭＯＳバラクタＢＴおよびＭＯＳトランジスタＭＴを配置しつつ、これらの素子とコイル（スパイラルインダクタ）ＣＬとの間にシールド層ＳＬを設けている。
【０１２０】
本実施の形態においては、シールド層ＳＬの構成以外は実施の形態２（図２４）の場合と同様であるため、シールド層ＳＬの構成について詳細に説明する。
【０１２１】
図３１に示すように、本実施の形態においては、第５配線層（Ｍ５層）で、シールド層ＳＬが設けられている。シールド層ＳＬは、複数のＹ方向に延在するライン状の配線部（図１９（Ｂ））とすることができる。ここでは、ライン状の配線部を配線Ｍ５層（Ｍ５層）を利用して設けてある。
【０１２２】
このように、本実施の形態においても、半導体装置の特性（例えば、ＲＦ特性）を維持しつつ、半導体装置の小面積化を図ることができる。また、本実施の形態においては、シールド層ＳＬを設けることにより、コイル（スパイラルインダクタ）ＣＬの下方の素子からのノイズを抑制する効果が大きくなる。
【０１２３】
［製法説明］
本実施の形態の半導体装置は、実施の形態２の場合と同様の工程で形成することができる。即ち、配線Ｍ５の形成工程において、各領域（ＭＴＡ、ＢＴＡ、ＭＣＡ）に、複数のＹ方向に延在するライン状の配線部（図１９（Ｂ））を設ければよい。
【０１２４】
（応用例１）
図３１に示す半導体装置においては、第５配線層（Ｍ５層）のみに、シールド層ＳＬを配置したが、図３２に示すように、第４配線層（Ｍ４層）および第５配線層（Ｍ５層）に、シールド層ＳＬを配置してもよい。また、ＭＯＭ容量素子（ＭＣ）を、第２配線層（Ｍ２層）および第３配線層（Ｍ３層）に配置してもよい。図３２は、本実施の形態の半導体装置の他の構成を模式的に示す断面図である。
【０１２５】
（応用例２）
シールド層ＳＬを構成する配線部としては、図１９（Ｂ）に示すレイアウトの他、図７（Ｂ）や図７（Ｃ）に示すレイアウトとしてもよい。また、図３３（Ａ）や図３３（Ｂ）に示すレイアウトとしてもよい。図３３は、シールド層の配線部（Ｍ５ａ〜Ｍ５ｎ）のレイアウトを示す平面図である。
【０１２６】
（実施の形態４）
本実施の形態においては、コイル（スパイラルインダクタ）ＣＬと再配線ＲＷとの関係について説明する。
【０１２７】
［構造説明］
図３４は、本実施の形態の半導体装置の構成を模式的に示す断面図であり、図３５は、本実施の形態の半導体装置の構成を示す平面図である。
【０１２８】
前述したように、コイル（スパイラルインダクタ）ＣＬの下方には、ＭＯＳトランジスタＭＴなどの素子を配置することができる。
【０１２９】
図３５に示すように、バンプ電極ＢＰは、チップ領域にアレイ状に配置される。但し、コイル（スパイラルインダクタ）ＣＬの形成領域上には、バンプ電極ＢＰは設けられない。
【０１３０】
［製法説明］
次いで、図３６〜図３８を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３６〜図３８は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０１３１】
実施の形態２と同様にして、半導体基板ＳＵＢ上に、ＭＯＳトランジスタＭＴを形成した後、多層配線（Ｍ１〜Ｍ６）を形成する（図３６）。
【０１３２】
次いで、図３７に示すように、配線Ｍ６および層間絶縁膜ＩＬ６に、絶縁膜ＩＬ７ａを形成する。例えば、窒化シリコン膜をＣＶＤ法などで堆積する。次いで、絶縁膜ＩＬ７ａ上に、絶縁膜ＩＬ７ｂとして、例えば、感光性のポリイミド膜を塗布する。次いで、パッド領域ＰＤ１を形成する。即ち、感光性のポリイミド膜を、露光・現像することによりパッド領域ＰＤ１のポリイミド膜を除去し、開口部（開口領域、第６配線Ｍ６の露出部）を形成する。この後、熱処理を施し、ポリイミド膜を硬化させる。これにより、パッド領域ＰＤ１に開口部を有し、絶縁膜ＩＬ７ａと絶縁膜ＩＬ７ｂの積層膜よりなる層間絶縁膜ＩＬ７が形成される。
【０１３３】
次いで、図３８に示すように、パッド領域ＰＤ１を含む絶縁膜ＩＬ７ｂ上に、再配線ＲＷおよびコイル（インダクタ）ＣＬを形成する。再配線ＲＷおよびコイル（インダクタ）ＣＬは、例えば、電解メッキ法によりＣｕ膜（銅膜）を５〜８μｍ程度の厚さに成長させることにより形成する。このように、コイルＣＬは、再配線層で形成される。コイルＣＬを再配線層で形成することにより、下層の配線との距離を確保し、また、膜厚を大きくすることが可能となる。このように、コイルＣＬを再配線層で構成することで、装置特性を向上させることができる。
【０１３４】
次いで、再配線ＲＷおよびコイル（インダクタ）ＣＬおよび層間絶縁膜ＩＬ７上に、絶縁膜（保護膜）ＰＲＯとして、例えば、感光性のポリイミド膜を形成する。次いで、感光性のポリイミド膜を、露光・現像することによりパッド領域ＰＤ２のポリイミド膜を除去し、開口部（開口領域、再配線ＲＷの露出部）を形成する。この後、パッド領域ＰＤ２上に、下地金属膜ＵＢＭを形成し、さらに、その上部にバンプ電極ＢＰを形成する（図３４）。
【０１３５】
図３９は、ＰＬＬ回路が組み込まれた半導体チップの構成を示す平面図である。図３９に示すように、半導体チップにおいては、その外周に、矩形状の外部端子を有し、その内部に、実施の形態２で説明したＰＬＬ回路の他、複数の回路ブロック（ＡＤＣ、ＤＤＣ、ＬＤＯＳ、ＴＸＰＡ、ＰＸＦＥ、ＭＮなど）が組み込まれている。
【０１３６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１３７】
ＢＫ１  バラクタ（可変容量素子）
ＢＫ２  バラクタ（可変容量素子）
ＢＰ  バンプ電極
ＢＴ  ＭＯＳバラクタ
ＢＴＡ  ＭＯＳバラクタ形成領域（領域）
ＣＬ  コイル（スパイラルインダクタ）
ＣＬＡ  コイル形成領域（領域）
ＣＰ  チャージポンプ
Ｄ  拡散層
ＤＥ  ドレイン電極
ＤＩＶ  分周器
ＥＬ  電極
ＥＬ１  第１電極
ＥＬ２  第２電極
ＥＬＡ  素子領域
ＦＢ  帰還信号
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＧＬ  ゲート線
ＧＲ  ガードリング
ＧＲＡ  ガードリング形成領域（領域）
ＩＬ１〜ＩＬ７  層間絶縁膜
ＩＬ７ａ  絶縁膜
ＩＬ７ｂ  絶縁膜
Ｌ  距離
ＬＰＦ  ループフィルタ
Ｍ１  第１配線（配線）
Ｍ１ａ〜Ｍ１ｆ  配線部
Ｍ２  第２配線（配線）
Ｍ３  第３配線（配線）
Ｍ３ａ〜Ｍ３ｔ  配線部
Ｍ４  第４配線（配線）
Ｍ５  第５配線（配線）
Ｍ５ａ〜Ｍ５ｎ  配線部
Ｍ６  第６配線（配線）
ＭＣ  容量素子
ＭＣＡ  容量素子形成領域（領域）
ＭＮ１  トランジスタ
ＭＮ２  トランジスタ
ＭＰ１  トランジスタ
ＭＰ２  トランジスタ
ＭＴ  ＭＯＳトランジスタ
ＭＴＡ  ＭＯＳトランジスタ形成領域（領域）
ｎ１  ノード
ｎ２  ノード
ＯＵＴ（Ｎ）  出力部
ＯＵＴ（Ｐ）  出力部
Ｐ１〜Ｐ６  プラグ
ＰＤ  パッド部
ＰＤ１  パッド領域
ＰＤ２  パッド領域
ＰＦＤ  位相周波数比較器
ＰＲＯ  絶縁膜（保護膜）
ＰＷ  ｐ型ウエル
ＲＷ  再配線
Ｓ  ソース線
ＳＥ  ソース電極
ＳＬ  シールド層
ＳＴＩ  素子分離領域
ＵＢＭ  下地金属膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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