(57)【要約】【課題】フラッシュメモリの信頼性の向上が図られる半導体装置とその製造方法とを提供する。【解決手段】メモリセル領域ＭＣＲに、選択ゲート電極ＷＧ、フローティングゲート電極ＦＧ、制御ゲート電極ＣＧおよび消去ゲート電極ＥＧを含むフラッシュメモリが形成されている。第１ＭＯＳトランジスタ領域ＰＦＲに第１ＭＯＳトランジスタＦＴＲが形成されている。フローティングゲート電極ＦＧと消去ゲート電極ＥＧとの間に、窒素原子を含有するトンネル酸化膜ＴＦが形成されている。トンネル酸化膜ＴＦは第１トンネル酸化膜ＴＦ１と第２トンネル酸化膜ＴＦ２とを備えている。第１トンネル酸化膜ＴＦ１が含有する窒素原子の量は、第２トンネル酸化膜ＴＦ２が含有する窒素原子の量よりも多い。【選択図】図２
2019079938.tif 000002
【特許請求の範囲】
【請求項１】
主面を有する半導体基板と、
前記半導体基板に素子分離絶縁膜によってそれぞれ規定された第１素子領域および第２素子領域を含む素子領域と、
前記第１素子領域に形成され、選択ゲート電極、フローティングゲート電極、制御ゲート電極および消去ゲート電極を含むフラッシュメモリと、
前記第２素子領域に形成され、第１電圧で駆動する第１トランジスタと
を備え、
前記フラッシュメモリは、前記フローティングゲート電極と前記消去ゲート電極との間に介在し、窒素原子を含有するトンネル絶縁膜を含み、
前記トンネル絶縁膜は、
前記フローティングゲート電極に接するように形成された第１トンネル絶縁膜と、
前記第１トンネル絶縁膜と前記消去ゲート電極とに接触するように形成された第２トンネル絶縁膜と
を備え、
前記第１トンネル絶縁膜が含有する前記窒素原子の量は、前記第２トンネル絶縁膜が含有する前記窒素原子の量よりも多い、半導体装置。
【請求項２】
前記第１トランジスタは、前記半導体基板上に第１ゲート絶縁膜を介在させて形成された第１ゲート電極を有し、
前記第２トンネル絶縁膜と前記第１ゲート絶縁膜とは同じ膜厚である、請求項１記載の半導体装置。
【請求項３】
前記素子領域は、前記第１電圧よりも高い第２電圧で駆動する第２トランジスタが形成された第３素子領域を含み、
前記第２トランジスタは、前記半導体基板上に第２ゲート絶縁膜を介在させて形成された第２ゲート電極を有し、
前記第１ゲート絶縁膜は第１膜厚を有し、
前記第２ゲート絶縁膜は第２膜厚を有し、
前記第２膜厚は、前記第１膜厚よりも厚い、請求項２記載の半導体装置。
【請求項４】
前記第１ゲート電極は第１ゲート長を有し、
前記第２ゲート電極は第２ゲート長を有し、
前記第２ゲート長は前記第１ゲート長よりも長い、請求項３記載の半導体装置。
【請求項５】
前記素子領域は、前記第１電圧よりも低い第３電圧で駆動する第３トランジスタが形成された第４素子領域を含み、
前記第３トランジスタは、前記半導体基板上に第３ゲート絶縁膜を介在させて形成された第３ゲート電極を有し、
前記第３ゲート絶縁膜は第３膜厚を有し、
前記第３膜厚は、前記第１膜厚よりも薄い、請求項３記載の半導体装置。
【請求項６】
前記第１ゲート電極は第１ゲート長を有し、
前記第２ゲート電極は第２ゲート長を有し、
前記第３ゲート電極は第３ゲート長を有し、
前記第２ゲート長は前記第１ゲート長よりも長く、
前記第３ゲート長は前記第１ゲート長よりも短い、請求項５記載の半導体装置。
【請求項７】
半導体基板に素子分離絶縁膜を形成することによって、第１素子領域および第２素子領域を含む素子領域を規定する工程と、
前記第１素子領域では、フローティングゲート電極および消去ゲート電極を含むフラッシュメモリを形成し、前記第２素子領域では、第１ゲート電極を有し、第１電圧で駆動する第１トランジスタを形成する工程を含む、半導体素子を形成する工程と
を有し、
前記半導体素子を形成する工程は、
前記第１素子領域に位置する前記半導体基板の表面上に前記フローティングゲート電極を形成する工程と、
前記フローティングゲート電極に接する態様で前記半導体基板を覆うように、化学気相成長法により、第１トンネル絶縁膜となる第１絶縁膜を形成する工程と、
熱処理を行うことにより、前記第１絶縁膜に窒素原子を導入する工程と、
前記第２素子領域に位置する前記第１絶縁膜の部分を除去することにより、前記半導体基板の表面を露出する工程と、
化学気相成長法により、前記第１素子領域では、前記第１絶縁膜に接する第２トンネル絶縁膜となり、前記第２素子領域では、前記第１トランジスタの第１ゲート絶縁膜となる第２絶縁膜を形成する工程と、
前記第１絶縁膜および前記第２絶縁膜に加工を行うことにより、前記第１素子領域では、前記第１トンネル絶縁膜および前記第２トンネル絶縁膜を形成し、前記第２素子領域では、前記第２絶縁膜を前記第１ゲート絶縁膜として残す工程と、
前記第２トンネル絶縁膜および前記第１ゲート絶縁膜を覆うように、導電性膜を形成する工程と、
前記導電性膜を加工することにより、前記第１素子領域では、前記フローティングゲート電極に、前記第１トンネル絶縁膜および前記第２トンネル絶縁膜を介在させて前記消去ゲート電極を形成し、前記第２素子領域では、前記半導体基板上に前記第１ゲート絶縁膜を介在させて前記第１ゲート電極を形成する工程と
を備えた、半導体装置の製造方法。
【請求項８】
前記熱処理は、Ｎ２Ｏガスの雰囲気中において行われる、請求項７記載の半導体装置の製造方法。
【請求項９】
前記素子領域を規定する工程は、第３素子領域を規定する工程を含み、
前記半導体素子を形成する工程は、前記第３素子領域では、第２ゲート電極を有し、前記第１電圧よりも高い第２電圧で駆動する第２トランジスタを形成する工程を含み、
前記第２トランジスタを形成する工程は、
前記第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜を覆うように、前記導電性膜を形成する工程と、
前記導電性膜を加工することにより、前記第３素子領域では、前記半導体基板上に前記第２ゲート絶縁膜を介在させて前記第２ゲート電極を形成する工程と
を含む、請求項７記載の半導体装置の製造方法。
【請求項１０】
前記素子領域を規定する工程は、第４素子領域を規定する工程を含み、
前記半導体素子を形成する工程は、前記第４素子領域では、第３ゲート電極を有し、前記第１電圧よりも低い第３電圧で駆動する第３トランジスタを形成する工程を含み、
前記第３トランジスタを形成する工程は、
前記第１ゲート絶縁膜よりも薄い第３ゲート絶縁膜を形成する工程と、
前記第３ゲート絶縁膜を覆うように、前記導電性膜を形成する工程と、
前記導電性膜を加工することにより、前記第４素子領域では、前記半導体基板上に前記第３ゲート絶縁膜を介在させて前記第３ゲート電極を形成する工程と
を含む、請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、たとえば、不揮発性の半導体メモリを備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
マイコン（マイクロコンピュータ）等の半導体装置では、不揮発性の半導体メモリが搭載されている。その不揮発性の半導体メモリとして、選択ゲート電極、フローティングゲート電極、制御ゲート電極、消去ゲート電極、ソース領域およびドレイン領域を備えたフラッシュメモリがある。この種の半導体装置では、半導体基板に、メモリセル領域と周辺回路領域とが規定されている。このような半導体装置を開示した特許文献として、たとえば、特許文献１および特許文献２がある。
【０００３】
フラッシュメモリはメモリセル領域に形成されている。フラッシュメモリでは、情報の書き込みは、ソース領域、制御ゲート電極、選択ゲート電極およびドレイン領域のそれぞれに所定の電圧を印加し、ドレイン領域からフローティングゲート電極へ電子を注入することによって行われる。情報の消去は、消去ゲート電極に所定の他の電圧を印加し、フローティングゲート電極に蓄積された電子を、トンネル酸化膜を介して消去ゲート電極へ引き抜くことによって行われる。
【０００４】
情報の読み出しは、制御ゲート電極、選択ゲート電極およびドレイン領域にそれぞれ所定のさらに他の電圧を印加し、ドレイン領域とソース領域との間に電流（読み出し電流）が流れるか否かを判定することによって行われる。フローティングゲート電極に電子が蓄積されている状態では、読み出し電流はほとんど流れない。一方、フローティングゲート電極に電子が蓄積されていない状態では、読み出し電流が流れることになる。
【０００５】
フラッシュメモリの信頼性（書き換えサイクリング寿命）を向上させるために、たとえば、特許文献３では、フローティングゲート電極と消去ゲート電極との間に介在するトンネル酸化膜に、窒素（窒素原子）を導入する技術が提案されている。さらに、たとえば、特許文献４では、トンネル酸化膜中における窒素（窒素原子）のプロファイルを最適化する技術が提案されている。
【０００６】
一方、周辺回路領域には、種々の半導体素子を含む周辺回路が形成されている。周辺回路領域には、ロジック回路用のＭＯＳ（Metal Oxide Semiconductor）トランジスタと、フラッシュメモリの動作を制御するＭＯＳトランジスタとが形成されている。ロジック回路用のＭＯＳトランジスタは、比較的低い電圧で駆動する（低耐圧ＭＯＳトランジスタ）。フラッシュメモリの動作を制御するＭＯＳトランジスタは、比較的高い電圧で駆動する（高耐圧ＭＯＳトランジスタ）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−４４１６４号公報
【特許文献２】特開２０１７−４５９２５号公報
【特許文献３】特開平１１−４０６８１号公報
【特許文献４】特開２００９−９４４５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
半導体装置では、アナログ回路の性能を向上させるために、低耐圧ＭＯＳトランジスタおよび高耐圧ＭＯＳトランジスタとは、駆動電圧の異なる新たなＭＯＳトランジスタが求められている。新たなＭＯＳトランジスタの駆動電圧は、低耐圧ＭＯＳトランジスタの駆動電圧と、高耐圧ＭＯＳトランジスタの駆動電圧との間の電圧とされる。
【０００９】
半導体装置の製造工程では、新たなＭＯＳトランジスタのゲート酸化膜は、トンネル酸化膜に窒素原子を導入した後に行われる。このため、ゲート酸化膜を形成する際の熱処理に伴い、トンネル酸化膜中に導入された窒素原子が拡散してしまい、最適化された窒素原子のプロファイルが変動する。その結果、フラッシュメモリの信頼性（書き換えサイクリング寿命）が損なわれることになる。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態に係る半導体装置は、主面を有する半導体基板と素子領域とフラッシュメモリと第１トランジスタとを備えている。素子領域は、半導体基板に素子分離絶縁膜によってそれぞれ規定された第１素子領域および第２素子領域を含む。フラッシュメモリは、第１素子領域に形成され、選択ゲート電極、フローティングゲート電極、制御ゲート電極および消去ゲート電極を含む。第１トランジスタは、第２素子領域に形成され、第１電圧で駆動する。フラッシュメモリは、フローティングゲート電極と消去ゲート電極との間に介在し、窒素原子を含有するトンネル絶縁膜を含む。トンネル絶縁膜は、第１トンネル絶縁膜と第２トンネル絶縁膜とを備えている。第１トンネル絶縁膜は、フローティングゲート電極に接するように形成されている。第２トンネル絶縁膜は、第１トンネル絶縁膜と消去ゲート電極とに接触するように形成されている。第１トンネル絶縁膜が含有する窒素原子の量は、第２トンネル絶縁膜が含有する窒素原子の量よりも多い。
【００１２】
他の実施の形態に係る半導体装置の製造方法は、以下の工程を有している。半導体基板に素子分離絶縁膜を形成することによって、第１素子領域および第２素子領域を含む素子領域を規定する。第１素子領域では、フローティングゲート電極および消去ゲート電極を含むフラッシュメモリを形成し、第２素子領域では、第１ゲート電極を有し、第１電圧で駆動する第１トランジスタを形成する工程を含む、半導体素子を形成する。半導体素子を形成する工程は、以下の工程を備えている。第１素子領域に位置する半導体基板の表面上にフローティングゲート電極を形成する。フローティングゲート電極に接する態様で半導体基板を覆うように、化学気相成長法により、第１トンネル絶縁膜となる第１絶縁膜を形成する。熱処理を行うことにより、第１絶縁膜に窒素原子を導入する。第２素子領域に位置する第１絶縁膜の部分を除去することにより、半導体基板の表面を露出する。化学気相成長法により、第１素子領域では、第１絶縁膜に接する第２トンネル絶縁膜となり、第２素子領域では、第１トランジスタの第１ゲート絶縁膜となる第２絶縁膜を形成する。第１絶縁膜および第２絶縁膜に加工を行うことにより、第１素子領域では、第１トンネル絶縁膜および第２トンネル絶縁膜を形成し、第２素子領域では、第２絶縁膜を第１ゲート絶縁膜として残す。第２トンネル絶縁膜および第１ゲート絶縁膜を覆うように、導電性膜を形成する。導電性膜を加工することにより、第１素子領域では、フローティングゲート電極に、第１トンネル絶縁膜および第２トンネル絶縁膜を介在させて消去ゲート電極を形成し、第２素子領域では、半導体基板上に第１ゲート絶縁膜を介在させて第１ゲート電極を形成する。
【発明の効果】
【００１３】
一実施の形態に係る半導体装置によれば、フラッシュメモリの信頼性（書き換えサイクリング寿命）を向上させることができる。
【００１４】
他の実施の形態に係る半導体装置の製造方法によれば、フラッシュメモリの信頼性（書き換えサイクリング寿命）が高い半導体装置を製造することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態に係る半導体装置の平面レイアウトの一例を概念的に示す平面図である。
【図２】同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。
【図３】同実施の形態において、図１に示す断面線ＩＩＩ−ＩＩＩにおける断面図である。
【図４】同実施の形態において、半導体装置の製造方法の一工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図５】同実施の形態において、半導体装置の製造方法の一工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図６】同実施の形態において、図４および図５に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図７】同実施の形態において、図４および図５に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図８】同実施の形態において、図６および図７に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図９】同実施の形態において、図６および図７に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図１０】同実施の形態において、図８および図９に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図１１】同実施の形態において、図８および図９に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図１２】同実施の形態において、図１０および図１１に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図１３】同実施の形態において、図１０および図１１に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図１４】同実施の形態において、図１２および図１３に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図１５】同実施の形態において、図１２および図１３に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図１６】同実施の形態において、図１４および図１５に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図１７】同実施の形態において、図１４および図１５に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図１８】同実施の形態において、図１６および図１７に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図１９】同実施の形態において、図１６および図１７に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図２０】同実施の形態において、図１８および図１９に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図２１】同実施の形態において、図１８および図１９に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図２２】同実施の形態において、図２０および図２１に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図２３】同実施の形態において、図２０および図２１に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図２４】同実施の形態において、図２２および図２３に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図２５】同実施の形態において、図２２および図２３に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図２６】同実施の形態において、図２４および図２５に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図２７】同実施の形態において、図２４および図２５に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図２８】同実施の形態において、図２６および図２７に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図２９】同実施の形態において、図２６および図２７に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図３０】同実施の形態において、図２８および図２９に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図３１】同実施の形態において、図２８および図２９に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図３２】同実施の形態において、図３０および図３１に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図３３】同実施の形態において、図３０および図３１に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図３４】同実施の形態において、図３２および図３３に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図３５】同実施の形態において、図３２および図３３に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図３６】同実施の形態において、図３４および図３５に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図３７】同実施の形態において、図３４および図３５に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図３８】同実施の形態において、図３６および図３７に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図３９】同実施の形態において、図３６および図３７に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図４０】同実施の形態において、図３８および図３９に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図４１】同実施の形態において、図３８および図３９に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図４２】同実施の形態において、図４０および図４１に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図４３】同実施の形態において、図４０および図４１に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図４４】同実施の形態において、図４２および図４３に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図４５】同実施の形態において、図４２および図４３に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図４６】同実施の形態において、図４４および図４５に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図４７】同実施の形態において、図４４および図４５に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図４８】同実施の形態において、図４６および図４７に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図４９】同実施の形態において、図４６および図４７に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図５０】同実施の形態において、図４８および図４９に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図５１】同実施の形態において、図４８および図４９に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図５２】同実施の形態において、半導体装置におけるフラッシュメモリの書き込み動作を説明するための断面図である。
【図５３】同実施の形態において、半導体装置におけるフラッシュメモリの読み出し動作を説明するための断面図である。
【図５４】同実施の形態において、半導体装置におけるフラッシュメモリの消去動作を説明するための断面図である。
【図５５】比較例に係る半導体装置の製造方法の一工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図５６】比較例に係る半導体装置の製造方法の一工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図５７】図５５および図５６に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図５８】図５５および図５６に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図５９】図５７および図５８に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図６０】図５７および図５８に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図６１】図５９および図６０に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図６２】図５９および図６０に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図６３】図６１および図６２に示す工程の後に行われる工程を示す、断面線ＩＩ−ＩＩに対応する断面線における断面図である。
【図６４】図６１および図６２に示す工程の後に行われる工程を示す、断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。
【図６５】比較例に係る半導体装置におけるフラッシュメモリの消去動作を説明するための断面図である。
【発明を実施するための形態】
【００１６】
実施の形態に係る、フラッシュメモリを備えた半導体装置の一例について説明する。図１に示すように、半導体装置ＳＥＤの半導体基板ＳＵＢ（図２、図３参照）では、素子分離絶縁膜ＥＩＦによって、メモリセル領域ＭＣＲおよび周辺回路領域ＰＣＲが規定されている。さらに、周辺回路領域ＰＣＲでは、素子分離絶縁膜ＥＩＦによって、第１ＭＯＳ（Metal Oxide Semiconductor）トランジスタ領域ＰＦＲ、第２ＭＯＳトランジスタ領域ＰＳＲおよび第３ＭＯＳトランジスタ領域ＰＴＲがそれぞれ規定されている。
【００１７】
図２および図３に示すように、メモリセル領域ＭＣＲでは、半導体基板ＳＵＢの上にフローティングゲート酸化膜ＧＩＭ１を介在させてフローティングゲート電極ＦＧが形成されている。フローティングゲート電極ＦＧの上に、ＯＮＯ膜ＳＯＮを介在させて制御ゲート電極ＣＧが形成されている。ＯＮＯ膜ＳＯＮは、たとえば、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜が順次積層された積層膜である。
【００１８】
フローティングゲート電極ＦＧおよび制御ゲート電極ＣＧが延在する方向とほぼ直交する方向の一方側に、消去ゲート電極ＥＧが形成されている。消去ゲート電極ＥＧは、半導体基板ＳＵＢの上にシリコン酸化膜ＴＯＦ等を介在させて形成されている。
【００１９】
フローティングゲート電極ＦＧの一方側の側面およびその側面に繋がる上面の一部と消去ゲート電極ＥＧとの間には、トンネル酸化膜ＴＦが介在している。トンネル酸化膜ＴＦは、第１トンネル酸化膜ＴＦ１および第２トンネル酸化膜ＴＦ２からなる。第１トンネル酸化膜ＴＦ１は、フローティングゲート電極ＦＧのその側面および上面の一部に接触している。第２トンネル酸化膜ＴＦ２は、第１トンネル酸化膜ＴＦ１と消去ゲート電極ＥＧとに接触している。制御ゲート電極ＣＧの一方側の側面と消去ゲート電極ＥＧとの間には、絶縁膜ＳＷＦ１、絶縁膜ＳＷＦ２およびトンネル酸化膜ＴＦが介在している。トンネル酸化膜ＴＦは窒素原子を含有する。第１トンネル酸化膜ＴＦ１が含有する窒素原子の量は、第２トンネル酸化膜ＴＦ２が含有する窒素原子の量よりも多い。すなわち、第１トンネル酸化膜ＴＦ１が含有する単位体積当たりに占める窒素原子の個数は、第２トンネル酸化膜ＴＦ２が含有する単位体積当たりに占める窒素原子の個数よりも多い。
【００２０】
フローティングゲート電極ＦＧおよび制御ゲート電極ＣＧが延在する方向とほぼ直交する方向の他方側に、選択ゲート電極ＷＧが形成されている。選択ゲート電極ＷＧは、半導体基板ＳＵＢ上に、選択ゲート酸化膜ＧＩＭ２を介在させて形成されている。フローティングゲート電極ＦＧの他方側の側面および制御ゲート電極ＣＧの他方側の側面と選択ゲート電極ＷＧとの間には、絶縁膜ＳＷＦ１および絶縁膜ＳＷＦ２が介在している。
【００２１】
フローティングゲート電極ＦＧに対して、選択ゲート電極ＷＧが位置する側とは反対側の半導体基板ＳＵＢの領域には、ソース拡散層ＳＲが形成されている。ソース拡散層ＳＲの表面には、膜厚の厚いシリコン酸化膜ＴＯＦが形成されている。また、選択ゲート電極ＷＧに対して、フローティングゲート電極ＦＧが位置する側とは反対側の半導体基板ＳＵＢの領域には、ドレイン拡散層ＤＲおよびＬＤＤ（Lightly Doped Drain）領域としてのＬＤＤ拡散層ＬＤＭが形成されている。
【００２２】
この半導体装置ＳＥＤでは、一つのメモリセルにおける制御ゲート電極ＣＧ、フローティングゲート電極ＦＧおよび選択ゲート電極ＷＧは、消去ゲート電極ＥＧが延在する方向（図２の紙面に垂直）と交差する方向（図２の紙面に平行）の中央に対し、一方と他方とにほぼ線対称に配置されている。消去ゲート電極ＥＧは、一方に配置されるメモリセルと他方に配置されるメモリセルとに共通の消去ゲート電極ＥＧとされる。また、ソース拡散層ＳＲも共通のソース拡散層ＳＲとされる。
【００２３】
周辺回路領域ＰＣＲでは、第１ＭＯＳトランジスタ領域ＰＦＲに、第１ＭＯＳトランジスタＦＴＲが形成されている。第２ＭＯＳトランジスタ領域ＰＳＲに、第２ＭＯＳトランジスタＳＴＲが形成されている。第３ＭＯＳトランジスタ領域ＰＴＲに、第３ＭＯＳトランジスタＴＴＲが形成されている。第１ＭＯＳトランジスタＦＴＲは、アナログ回路の性能の向上に用いられる。第２ＭＯＳトランジスタＳＴＲは、フラッシュメモリの動作の制御に用いられる。第３ＭＯＳトランジスタＴＴＲは、たとえば、ロジック回路に用いられる。
【００２４】
第１ＭＯＳトランジスタＦＴＲの駆動電圧は、第３ＭＯＳトランジスタＴＴＲの駆動電圧よりも高く、第２ＭＯＳトランジスタＳＴＲの駆動電圧よりも低い。第１ＭＯＳトランジスタＦＴＲの駆動電圧は、たとえば、約３Ｖである。第２ＭＯＳトランジスタＳＴＲの駆動電圧は、たとえば、約１１Ｖである。第３ＭＯＳトランジスタＴＴＲの駆動電圧は、たとえば、約１．５Ｖである。
【００２５】
第１ＭＯＳトランジスタ領域ＰＦＲでは、半導体基板ＳＵＢ上に第１ゲート酸化膜ＧＩＰ１を介在させて第１ゲート電極ＧＥ１が形成されている。第１ゲート電極ＧＥ１の両側面上のそれぞれにオフセットスペーサ膜ＯＳＳが形成されている。第１ゲート電極ＧＥ１を挟んで一方の半導体基板ＳＵＢの領域と他方の半導体基板ＳＵＢの領域とのそれぞれに、ソース・ドレイン拡散層ＳＤ１およびＬＤＤ拡散層ＬＤ１が形成されている。
【００２６】
第２ＭＯＳトランジスタ領域ＰＳＲでは、半導体基板ＳＵＢ上に第２ゲート酸化膜ＧＩＰ２を介在させて第２ゲート電極ＧＥ２が形成されている。第２ゲート電極ＧＥ２の両側面上のそれぞれにオフセットスペーサ膜ＯＳＳが形成されている。第２ゲート電極ＧＥ２を挟んで一方の半導体基板ＳＵＢの領域と他方の半導体基板ＳＵＢの領域とのそれぞれに、ソース・ドレイン拡散層ＳＤ２が形成されている。
【００２７】
第３ＭＯＳトランジスタ領域ＰＴＲでは、半導体基板ＳＵＢ上に第３ゲート酸化膜ＧＩＰ３を介在させて第３ゲート電極ＧＥ３が形成されている。第３ゲート電極ＧＥ３の両側面上のそれぞれにオフセットスペーサ膜ＯＳＳが形成されている。第３ゲート電極ＧＥ３を挟んで一方の半導体基板ＳＵＢの領域と他方の半導体基板ＳＵＢの領域とのそれぞれに、ソース・ドレイン拡散層ＳＤ３およびＬＤＤ拡散層ＬＤ３が形成されている。
【００２８】
図１に示すように、第１ゲート電極ＧＥ１のゲート長方向の長さＧＬ１は、第３ゲート電極ＧＥ３のゲート長方向の長さＧＬ３よりも長く、第２ゲート電極ＧＥ２のゲート長方向の長さＧＬ２よりも短い。第１ゲート酸化膜ＧＩＰ１の膜厚は、第３ゲート酸化膜ＧＩＰ３の膜厚よりも厚く、第２ゲート酸化膜ＧＩＰ２の膜厚よりも薄い。
【００２９】
メモリセル領域ＭＣＲでは、制御ゲート電極ＣＧ、消去ゲート電極ＥＧおよび選択ゲート電極ＷＧを覆うように、ライナー膜ＬＦが形成されている。周辺回路領域ＰＣＲでは、第１ゲート電極ＧＥ１、第２ゲート電極ＧＥ２および第３ゲート電極ＧＥ３等を覆うように、ライナー膜ＬＦが形成されている。ライナー膜ＬＦとして、たとえば、シリコン窒化膜が形成されている。ライナー膜ＬＦを覆うように、層間絶縁膜ＩＬＦが形成されている。層間絶縁膜ＩＬＦとして、たとえば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜が形成されている。
【００３０】
層間絶縁膜ＩＬＦを貫通するように、複数のコンタクトプラグＣＰＧが形成されている。メモリセル領域ＭＣＲでは、コンタクトプラグＣＰＧはドレイン拡散層ＤＲに接触している。第１ＭＯＳトランジスタ領域ＰＦＲでは、コンタクトプラグＣＰＧはソース・ドレイン拡散層ＳＤ１に接触している。第２ＭＯＳトランジスタ領域ＰＳＲでは、コンタクトプラグＣＰＧはソース・ドレイン拡散層ＳＤ２に接触している。第３ＭＯＳトランジスタ領域ＰＴＲでは、コンタクトプラグＣＰＧはソース・ドレイン拡散層ＳＤ３に接触している。層間絶縁膜ＩＬＦの上には、複数の層間絶縁膜と配線層とを含む多層配線構造ＭＨＳが形成されている（二点鎖線参照）。実施の形態に係る半導体装置ＳＥＤの主要部分は、上記のように構成される。
【００３１】
次に、上述した半導体装置の製造方法の一例について説明する。図４および図５に示すように、まず、熱酸化処理を行うことにより、半導体基板ＳＵＢの表面にフローティングゲート酸化膜となるシリコン酸化膜ＳＯＦ１が形成される。次に、たとえば、ＣＶＤ（Chemical Vapor Deposition）法により、フローティングゲート電極となるポリシリコン膜ＰＦＧが形成される。
【００３２】
次に、たとえば、ＣＶＤ法によって、ポリシリコン膜ＰＦＧを覆うように、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を順次積層することで、ＯＮＯ膜ＳＯＮが形成される。次に、たとえば、ＣＶＤ法によって、ＯＮＯ膜ＳＯＮを覆うように制御ゲート電極となるポリシリコン膜ＰＣＧが形成される。次に、たとえば、ＣＶＤ法によって、ポリシリコン膜ＰＣＧを覆うように、シリコン窒化膜からなるハードマスクＨＭが形成される。
【００３３】
次に、図６および図７に示すように、所定の写真製版処理を行うことにより、制御ゲート電極をパターニングするためのフォトレジストパターンＰＲ１が形成される。次に、そのフォトレジストパターンＰＲ１をエッチングマスクとして、ハードマスクＨＭにエッチング処理を行うことにより、ハードマスクＨＭがパターニングされる。
【００３４】
次に、図８および図９に示すように、パターニングされたハードマスクＨＭ等をエッチングマスクとして、ポリシリコン膜ＰＣＧにエッチング処理を行うことにより、制御ゲート電極ＣＧが形成される。さらに、エッチング処理を行うことにより、ＯＮＯ膜ＳＯＮがパターニングされて、ポリシリコン膜ＰＦＧが露出する。
【００３５】
次に、図１０および図１１に示すように、所定の写真製版処理を行うことにより、メモリセル領域ＭＣＲのうち、消去ゲート電極が形成されることになる領域を覆い、選択ゲート電極が形成されることになる領域等を露出するフォトレジストパターンＰＲ２が形成される。次に、そのフォトレジストパターンＰＲ２等をエッチングマスクとして、エッチング処理を行うことにより、露出しているポリシリコン膜ＰＦＧの部分が除去されて、シリコン酸化膜ＳＯＦ１が露出する。その後、フォトレジストパターンＰＲ２が除去される。
【００３６】
次に、制御ゲート電極ＣＧ等を覆うように、絶縁膜（図示せず）が積層される。その絶縁膜に異方性エッチングが行われる。これにより、図１２および図１３に示すように、制御ゲート電極ＣＧの側面等に、サイドウォール状の絶縁膜ＳＷＦ１および絶縁膜ＳＷＦ２が形成される。
【００３７】
次に、図１４および図１５に示すように、所定の写真製版処理を行うことにより、第３ＭＯＳトランジスタ領域ＰＴＲを露出し、他の領域を覆うフォトレジストパターンＰＲ３が形成される。次に、そのフォトレジストパターンＰＲ３を注入マスクとして、ｐ型の不純物またはｎ型の不純物が注入される。これにより、第３ＭＯＳトランジスタ領域ＰＴＲに、ｐ型のウェルまたはｎ型のウェル（いずれも図示せず）が形成される。その後、フォトレジストパターンＰＲ３が除去される。
【００３８】
次に、図１６および図１７に示すように、所定の写真製版処理を行うことにより、第２ＭＯＳトランジスタ領域ＰＳＲを露出し、他の領域を覆うフォトレジストパターンＰＲ４が形成される。次に、そのフォトレジストパターンＰＲ４を注入マスクとして、ｐ型の不純物またはｎ型の不純物が注入される。これにより、第２ＭＯＳトランジスタ領域ＰＳＲに、ｐ型のウェルまたはｎ型のウェル（いずれも図示せず）が形成される。その後、フォトレジストパターンＰＲ４が除去される。
【００３９】
次に、図１８および図１９に示すように、所定の写真製版処理を行うことにより、第１ＭＯＳトランジスタ領域ＰＦＲを露出し、他の領域を覆うフォトレジストパターンＰＲ５が形成される。次に、そのフォトレジストパターンＰＲ５を注入マスクとして、ｐ型の不純物またはｎ型の不純物が注入される。これにより、第３ＭＯＳトランジスタ領域ＰＦＲに、ｐ型のウェルまたはｎ型のウェル（いずれも図示せず）が形成される。その後、フォトレジストパターンＰＲ５が除去される。
【００４０】
次に、図２０および図２１に示すように、所定の写真製版処理を行うことにより、メモリセル領域ＭＣＲのうち、選択ゲート電極等が形成される領域を露出し、他の領域を覆うフォトレジストパターンＰＲ６が形成される。次に、そのフォトレジストパターンＰＲ６を注入マスクとして、たとえば、しきい値電圧等を調整するための所定の導電型の不純物が注入される。その後、フォトレジストパターンＰＲ６が除去される。
【００４１】
次に、図２２および図２３に示すように、たとえば、ＣＶＤ法により、半導体基板ＳＵＢを覆うように、シリコン酸化膜ＳＩＦが形成される。次に、シリコン酸化膜ＳＩＦに異方性エッチングが行われる。これにより、図２４および図２５に示すように、絶縁膜ＳＷＦ２の表面上に、サイドウォール状のシリコン酸化膜ＳＩＦが形成される。
【００４２】
次に、図２６および図２７に示すように、所定の写真製版処理を行うことにより、消去ゲート電極が形成される領域を露出し、他の領域を覆うフォトレジストパターンＰＲ７が形成される。次に、そのフォトレジストパターンＰＲ７をエッチングマスクとして、露出しているポリシリコン膜ＰＦＧの部分にエッチング処理が行われる。これにより、消去ゲート電極が形成される領域に位置するポリシリコン膜ＰＦＧの部分が除去されて、フローティングゲート電極ＦＧがパターニングされる。次に、フォトレジストパターンＰＲ７を注入マスクとして、ｎ型の不純物を注入することにより、Ｎ＋型のソース拡散層ＳＲが形成される。その後、フォトレジストパターンＰＲ７が除去される。
【００４３】
次に、図２８および図２９に示すように、ウエットエッチング処理を行うことにより、露出しているシリコン酸化膜ＳＯＦ１とシリコン酸化膜ＳＩＦが除去される。これにより、フローティングゲート電極ＦＧと半導体基板ＳＵＢとの間に、シリコン酸化膜ＳＯＦ１からなるフローティングゲート酸化膜ＧＩＭ１がパターニングされることになる。次に、図３０および図３１に示すように、ＣＶＤ法により、半導体基板ＳＵＢの表面等を覆うように、第２ＭＯＳトランジスタの第２ゲート酸化膜の一部となるシリコン酸化膜ＳＯＦ２が形成される。
【００４４】
次に、図３２および図３３に示すように、所定の写真製版処理を行うことにより、消去ゲート電極が形成される領域を露出し、他の領域を覆うフォトレジストパターンＰＲ８が形成される。次に、そのフォトレジストパターンＰＲ８をエッチングマスクとしてエッチング処理を行うことにより、露出しているシリコン酸化膜ＳＯＦ２の部分が除去される。その後、フォトレジストパターンＰＲ８が除去される。
【００４５】
次に、図３４および図３５に示すように、トンネル酸化膜の一部（第１トンネル酸化膜）となるシリコン酸化膜ＳＯＦ３が形成される。シリコン酸化膜ＳＯＦ３は、ＣＶＤ法により、約８００℃前後の温度条件のもとで形成される。シリコン酸化膜ＳＯＦ３の膜厚は、約４ｎｍ（４０Å）である。引き続き、たとえば、Ｎ２Ｏガスの雰囲気および温度約１０００℃前後の条件のもとで熱処理が行われる。この熱処理により、シリコン酸化膜ＳＯＦ３中には窒素原子が所望のプロファイルをもって導入される。
【００４６】
次に、図３６および図３７に示すように、所定の写真製版処理を行うことにより、第１ＭＯＳトランジスタ領域ＰＦＲを露出し、他の領域を覆うフォトレジストパターンＰＲ９が形成される。次に、そのフォトレジストパターンＰＲ９をエッチングマスクとしてウエットエッチング処理を行うことにより、第１ＭＯＳトランジスタ領域ＰＦＲに露出しているシリコン酸化膜ＳＯＦ３およびシリコン酸化膜ＳＯＦ２の部分が除去される。その後、フォトレジストパターンＰＲ９が除去される。
【００４７】
次に、図３８および図３９に示すように、トンネル酸化膜の残りの部分（第２トンネル酸化膜）となり、かつ、第１ＭＯＳトランジスタの第１ゲート酸化膜となるシリコン酸化膜ＳＯＦ４が形成される。シリコン酸化膜ＳＯＦ４は、ＣＶＤ法により、約８００℃前後の温度条件のもとで形成される。シリコン酸化膜ＳＯＦ４の膜厚は、約８ｎｍ（８０Å）である。なお、このとき、シリコン酸化膜ＳＯＦ３に導入された窒素原子の一部が、シリコン酸化膜ＳＯＦ４に熱拡散することが想定されるが、シリコン酸化膜ＳＯＦ４は時間とともに成長するため、シリコン酸化膜ＳＯＦ３に導入された窒素原子のプロファイルには大きく影響しないと考えられる。
【００４８】
こうして、メモリセル領域ＭＣＲでは、トンネル酸化膜となるシリコン酸化膜ＳＯＦ３（第１トンネル酸化膜）とシリコン酸化膜ＳＯＦ４（第２トンネル酸化膜）が形成される。第１ＭＯＳトランジスタ領域ＰＦＲでは、第１ＭＯＳトランジスタの第１ゲート酸化膜となるシリコン酸化膜ＳＯＦ４が形成される。第２トンネル酸化膜となるシリコン酸化膜ＳＯＦ４と、第１ゲート酸化膜となるシリコン酸化膜ＳＯＦ４とは、同じ膜から形成されて、同じ材料および同じ膜厚を有することになる。なお、同じ材料および同じ膜厚とは、全く同じであることを意図するものではなく、半導体基板の面内等のプロセス上のばらつきを含む。
【００４９】
次に、図４０および図４１に示すように、所定の写真製版処理を行うことにより、選択ゲート電極が形成されることになる領域および第３ＭＯＳトランジスタ領域ＰＴＲを露出し、他の領域を覆うフォトレジストパターンＰＲ１０が形成される。次に、そのフォトレジストパターンＰＲ１０をエッチングマスクとしてウェットエッチング処理が行われる。これにより、選択ゲート電極が形成されることになる領域に位置するシリコン酸化膜ＳＯＦ３、ＳＯＦ４の部分と、第３ＭＯＳトランジスタ領域ＰＴＲに位置するシリコン酸化膜ＳＯＦ３、ＳＯＦ４の部分とが除去される。こうして、第１トンネル酸化膜ＴＦ１（シリコン酸化膜ＳＯＦ３）および第２トンネル酸化膜ＴＦ２（シリコン酸化膜ＳＯＦ４）からなるトンネル酸化膜ＴＦがパターニングされることになる。その後、フォトレジストパターンＰＲ１０が除去される。
【００５０】
次に、図４２および図４３に示すように、たとえば、熱酸化処理が行われる。これにより、メモリセル領域ＭＣＲでは、選択ゲート電極が形成される領域に位置する半導体基板ＳＵＢの表面に、選択ゲート酸化膜となるシリコン酸化膜ＳＯＦ５が形成される。第３ＭＯＳトランジスタ領域ＰＴＲでは、半導体基板ＳＵＢの表面に、第３ゲート酸化膜となるシリコン酸化膜ＳＯＦ５が形成される。なお、この熱酸化処理により、ソース拡散層ＳＲの表面では増速酸化が進み、膜厚の厚いシリコン酸化膜ＴＯＦが形成される。また、第１ＭＯＳトランジスタ領域ＰＦＲに位置する半導体基板ＳＵＢの部分が酸化される（図示せず）。また、第２ＭＯＳトランジスタ領域ＰＳＲに位置する半導体基板ＳＵＢの部分が酸化される（図示せず）。
【００５１】
次に、図４４および図４５に示すように、たとえば、ＣＶＤ法により、半導体基板ＳＵＢを覆うようにポリシリコン膜ＰＰＧが形成される。次に、図４６および図４７に示すように、ポリシリコン膜ＰＰＧに化学的機械研磨処理またはドライエッチング処理を行うことにより、ポリシリコン膜ＰＰＧが平坦化される。
【００５２】
次に、図４８および図４９に示すように、所定の写真製版処理を行うことにより、各ゲート電極をパターニングするためのフォトレジストパターンＰＲ１１が形成される。次に、そのフォトレジストパターンＰＲ１１をエッチングマスクとして、ポリシリコン膜ＰＰＧに異方性エッチング処理が行われる。
【００５３】
これにより、メモリセル領域ＭＣＲでは、選択ゲート電極ＷＧと消去ゲート電極ＥＧとがパターニングされる。選択ゲート電極ＷＧは、半導体基板ＳＵＢ上にシリコン酸化膜ＳＯＦ５からなる選択ゲート酸化膜ＧＩＭ２を介在させて形成される。消去ゲート電極ＥＧは、半導体基板ＳＵＢ（ソース拡散層ＳＲ）上にシリコン酸化膜ＴＯＦ等を介在させて形成される。
【００５４】
第１ＭＯＳトランジスタ領域ＰＦＲでは、第１ゲート電極ＧＥ１がパターニングされる。第１ゲート電極ＧＥ１は、半導体基板ＳＵＢ上にシリコン酸化膜ＳＯＦ４からなる第１ゲート酸化膜ＧＩＰ１を介在させて形成される。第２ＭＯＳトランジスタ領域ＰＳＲでは、第２ゲート電極ＧＥ２がパターニングされる。第２ゲート電極ＧＥ２は、半導体基板ＳＵＢ上にシリコン酸化膜ＳＯＦ２、ＳＯＦ３、ＳＯＦ４からなる第２ゲート酸化膜ＧＩＰ２を介在させて形成される。第３ＭＯＳトランジスタ領域ＰＴＲでは、第３ゲート電極ＧＥ３がパターニングされる。第３ゲート電極ＧＥ３は、半導体基板ＳＵＢ上にシリコン酸化膜ＳＯＦ５からなる第３ゲート酸化膜ＧＩＰ３を介在させて形成される。その後、フォトレジストパターンＰＲ１１が除去される。
【００５５】
次に、所定の写真製版処理および所定の導電型の不純物を注入する処理が行われる。これにより、図５０および図５１に示すように、メモリセル領域ＭＣＲでは、ＬＤＤ拡散層ＬＤＭが形成される。第１ＭＯＳトランジスタ領域ＰＦＲでは、ＬＤＤ拡散層ＬＤ１が形成される。第２ＭＯＳトランジスタ領域ＰＳＲでは、ソース・ドレイン拡散層ＳＤ２が形成される。第３ＭＯＳトランジスタ領域ＰＴＲでは、ＬＤＤ拡散層ＬＤ３が形成される。
【００５６】
次に、オフセットスペーサ膜ＯＳＳが形成される。次に、所定の写真製版処理および所定の導電型の不純物を注入する処理が行われる。これにより、メモリセル領域ＭＣＲでは、ドレイン拡散層ＤＲが形成される。第１ＭＯＳトランジスタ領域ＰＦＲでは、ソース・ドレイン拡散層ＳＤ１が形成される。第３ＭＯＳトランジスタ領域ＰＴＲでは、ソース・ドレイン拡散層ＳＤ３が形成される。こうして、メモリセル領域ＭＣＲでは、メモリセルが形成される。第１ＭＯＳトランジスタ領域ＰＦＲでは、第１ＭＯＳトランジスタＦＴＲが形成される。第２ＭＯＳトランジスタ領域ＰＳＲでは、第２ＭＯＳトランジスタＳＴＲが形成される。第３ＭＯＳトランジスタ領域ＰＴＲでは、第３ＭＯＳトランジスタＴＴＲが形成される。
【００５７】
次に、半導体基板ＳＵＢを覆うように、ライナー膜ＬＦが形成される。次に、そのライナー膜ＬＦを覆うように層間絶縁膜ＩＬＦが形成される。さらに、コンタクトプラグＣＰＧおよび多層配線構造ＭＨＳ（図２および図３参照）が形成されて、半導体装置の主要部分が完成する。
【００５８】
次に、上述した半導体装置におけるフラッシュメモリの動作について説明する。まず、書き込み動作について説明する。図５２に示すように、たとえば、ソース拡散層ＳＲに５．０Ｖ、制御ゲート電極ＣＧに１０．０Ｖ、選択ゲート電極ＷＧに１．０Ｖ、ドレイン拡散層ＤＲに０．５Ｖの電圧がそれぞれ印加される。これにより、矢印に示すように、フローティングゲート電極ＦＧに電子ＥＬＥが注入される。この方法は、ソースサイドインジェクションと呼ばれている。
【００５９】
次に、読み取り動作について説明する。図５３に示すように、たとえば、制御ゲート電極ＣＧに１．５Ｖ、選択ゲート電極ＷＧに１．５Ｖ、ドレイン拡散層ＤＲに１．０Ｖの電圧がそれぞれ印加される。このとき、フローティングゲート電極ＦＧに電子が蓄積されている状態（書き込み状態）では、ドレイン拡散層ＤＲからソース拡散層ＳＲへ電流はほとんど流れない。一方、フローティングゲート電極ＦＧに電子が蓄積されていない状態（消去状態）では、ドレイン拡散層ＤＲからソース拡散層ＳＲへ電流が流れる。この電流（読み出し電流）が検知されるか否かによって、フローティングゲート電極ＦＧに電子が蓄積されているか否かが判定される。
【００６０】
次に、消去動作について説明する。図５４に示すように、たとえば、消去ゲート電極ＥＧに１１．０Ｖの電圧が印加される。これにより、電子ＥＬＥが蓄積されているフローティングゲート電極ＦＧでは、電子ＥＬＥは、トンネル酸化膜ＴＦを通して消去ゲート電極ＥＧへ引き抜かれて、情報としての電子が消去されることになる。
【００６１】
このとき、上述した半導体装置では、トンネル酸化膜ＴＦが第１トンネル酸化膜ＴＦ１と第２トンネル酸化膜ＴＦ２とによって形成されている。これより、フラッシュメモリの信頼性（書き換えサイクリング寿命）を向上させることができる。このことについて、比較例に係る半導体装置と比べて説明する。
【００６２】
なお、比較例に係る半導体装置の製造方法において、実施の形態に係る半導体装置の構成と同じ部材については同一の符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００６３】
まず、図４および図５に示す工程から図３２および図３３に示す工程と同様の工程を経て、図５５および図５６に示すように、消去ゲート電極が形成される領域に位置するシリコン酸化膜ＳＯＦ２の部分が除去される。その後、フォトレジストパターンＰＲ８が除去される。
【００６４】
次に、図５７および図５８に示すように、トンネル酸化膜となるシリコン酸化膜ＴＳＯＦが形成される。シリコン酸化膜ＴＳＯＦは、ＣＶＤ法により、約８００℃前後の温度条件のもとで形成される。シリコン酸化膜ＴＳＯＦの膜厚は、約１２ｎｍ（１２０Å）である。引き続き、たとえば、Ｎ２Ｏガスの雰囲気および温度約１０００℃前後の条件のもとで熱処理が行われる。この熱処理により、シリコン酸化膜ＴＳＯＦ中には窒素原子が所望のプロファイルをもって導入される。
【００６５】
次に、図５９および図６０に示すように、所定の写真製版処理を行うことにより、第１ＭＯＳトランジスタ領域ＰＦＲを露出し、他の領域を覆うフォトレジストパターンＰＲ９が形成される。次に、そのフォトレジストパターンＰＲ９をエッチングマスクとしてウエットエッチング処理を行うことにより、第１ＭＯＳトランジスタ領域ＰＦＲに露出しているシリコン酸化膜ＴＳＯＦおよびシリコン酸化膜ＳＯＦ２の部分が除去される。その後、フォトレジストパターンＰＲ９が除去される。
【００６６】
次に、熱酸化処理が行われる。これにより、図６１および図６２に示すように、第１ＭＯＳトランジスタ領域ＰＦＲでは、半導体基板ＳＵＢの表面に第１ゲート酸化膜となるシリコン酸化膜ＦＳＯＦが形成される。シリコン酸化膜ＦＳＯＦの膜厚は、約８ｎｍ（８０Å）である。この熱酸化処理により、ソース拡散層ＳＲの表面では増速酸化が進み、膜厚の厚いシリコン酸化膜ＴＯＦが形成される。その後、図４０および図４１から図５０および図５１に示す工程と同様の工程を経て、図６３および図６４に示すように、比較例に係る半導体装置の主要部分が完成する。
【００６７】
次に、比較例に係る半導体装置のフラッシュメモリの動作について説明する。比較例に係るフラッシュメモリの動作は、実施の形態に係る半導体装置のフラッシュメモリの動作と同じである。
【００６８】
フラッシュメモリでは、図６５に示すように、特に、消去動作の際に、消去ゲート電極ＥＧに比較的高い電圧を印加することによって、フローティングゲート電極ＦＧに蓄積されている電子ＥＬＥが、トンネル酸化膜ＴＦを通って消去ゲート電極ＥＧに引き抜かれることになる。このため、トンネル酸化膜ＴＦ中にはダメージが入りやすく、特に、フローティングゲート電極ＦＧが消去ゲート電極ＥＧに向かって突出している部分では、電界が強くダメージが入りやすいとされる。
【００６９】
そのダメージを軽減するために、トンネル酸化膜中に、あらかじめ窒素原子を導入する対策が講じられている。窒素原子の量のプロファイルとしては、フローティングゲート電極ＦＧとトンネル酸化膜ＴＦとの界面に近い側に位置するトンネル酸化膜ＴＦの部分における窒素原子の量が多い方がダメージの軽減に望ましいとされる。すなわち、フローティングゲート電極ＦＧとトンネル酸化膜ＴＦとの界面に近い側に位置するトンネル酸化膜ＴＦの部分における単位体積当たりに占める窒素原子の個数が多い方がダメージの軽減に望ましいとされる。
【００７０】
ところが、比較例に係る半導体装置では、トンネル酸化膜ＴＦが形成されてＮ２Ｏアニール処理が行われた後に、第１ＭＯＳトランジスタの第１ゲート酸化膜となるシリコン酸化膜ＦＳＯＦが熱酸化処理によって形成される。このため、あらかじめ、トンネル酸化膜ＴＦ中に所望のプロファイルをもって導入された窒素原子が、シリコン酸化膜ＦＳＯＦを形成する際の熱酸化処理に伴って熱拡散してしまい、窒素原子のプロファイルがブロードになり、プロファイルが変動することになる。その結果、消去動作の度にトンネル酸化膜ＴＦがダメージを受けてしまい、消去のスピードが遅くなって、一定の時間内に情報を消去することができなくなる。すなわち、フラッシュメモリとしての寿命が短くなってしまう。
【００７１】
一方、このような問題を回避するために、第１ＭＯＳトランジスタＦＴＲの第１ゲート酸化膜となるシリコン酸化膜ＦＳＯＦを形成した後に、Ｎ２Ｏアニール処理を行ってトンネル酸化膜ＴＦに窒素原子を導入する方策も想定される。しかしながら、この方策では、第１ゲート酸化膜となるシリコン酸化膜ＦＳＯＦ中にも、窒素原子が導入されることになる。
【００７２】
特に、第１ＭＯＳトランジスタＦＴＲがｐチャネル型の場合には、ＮＢＴＩ（Negative Bias Temperature Instability）が低下する問題が生じることが知られている。ＮＢＴＩとは、ＭＯＳトランジスタのゲート電極に対して、半導体基板の電位が負の状態で半導体装置の温度が上昇すると、ｐチャネル型のＭＯＳトランジスタのしきい値電圧等が変動してＭＯＳトランジスタの特性が変動する現象をいう。
【００７３】
比較例に係る半導体装置のフラッシュメモリに対して、実施の形態に係る半導体装置のフラッシュメモリでは、トンネル酸化膜ＴＦが第１トンネル酸化膜ＴＦ１と第２トンネル酸化膜ＴＦ２と分けて形成される。第１トンネル酸化膜ＴＦ１が形成された後、第２トンネル酸化膜ＴＦ２が形成される前に、Ｎ２Ｏアニール処理を行って第１トンネル酸化膜ＴＦ１に窒素原子が所望のプロファイルをもって導入される。そのＮ２Ｏアニール処理の後、第２トンネル酸化膜ＴＦ２と、第１ＭＯＳトランジスタＦＴＲの第１ゲート酸化膜ＧＩＰ１となるシリコン酸化膜ＳＯＦ４とを同時に形成することで、トンネル酸化膜ＴＦおよび第１ゲート酸化膜ＧＩＰ１が形成される。
【００７４】
これにより、第２トンネル酸化膜ＴＦ２およびシリコン酸化膜ＳＯＦ４を形成する際の熱処理に伴って、第１トンネル酸化膜ＴＦ１中の窒素原子がプロファイルが大きく変動することはほとんどない。このため、フローティングゲート電極ＦＧにより近い側に位置する第１トンネル酸化膜ＴＦ１における窒素原子の量を、第２トンネル酸化膜ＴＦ２に拡散する窒素原子の量よりも、多く保持させることができる。すなわち、第１トンネル酸化膜ＴＦ１における単位体積当たりに占める窒素原子の個数を、第２トンネル酸化膜ＴＦ２における単位体積当たりに占める窒素原子の個数よりも、多く保持させることができる。その結果、消去動作の際にトンネル酸化膜ＴＦがダメージを受けることが抑制されて、フラッシュメモリの信頼性（書き換えサイクリング寿命）を向上させることができる（図５４参照）。
【００７５】
また、シリコン酸化膜ＳＯＦ４（第２トンネル酸化膜ＴＦ２）が形成される前に、Ｎ２Ｏアニール処理が行われていることで、第１ＭＯＳトランジスタＦＴＲの第１トンネル酸化膜ＴＦ１（シリコン酸化膜ＳＯＦ４）に窒素原子が導入されることもなく、比較例に係る半導体装置のようなＮＢＴＩの低下も阻止することができる。
【００７６】
なお、上述した実施の形態において挙げた温度、膜厚等の数値は一例であって、これらの数値に限られるものではない。また、第１トンネル酸化膜ＴＦ１に窒素原子を導入する手法として、Ｎ２Ｏガス雰囲気中において熱処理を行う場合について説明したが、窒素原子を導入することができれば、Ｎ２Ｏガスに限られるものではない。実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。
【００７７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７８】
ＳＥＤ  半導体装置、ＳＵＢ  半導体基板、ＥＩＦ  素子分離絶縁膜、ＭＣＲ  メモリセル領域、ＰＣＲ  周辺回路領域、ＰＦＲ  第１ＭＯＳトランジスタ領域、ＰＳＲ  第２ＭＯＳトランジスタ領域、ＰＴＲ  第３ＭＯＳトランジスタ領域、ＧＩＭ１  フローティングゲート酸化膜、ＧＩＭ２  選択ゲート酸化膜、ＧＩＰ１  第１ゲート酸化膜、ＧＩＰ２  第２ゲート酸化膜、ＧＩＰ３  第３ゲート酸化膜、ＦＧ  フローティングゲート電極、ＳＯＮ  ＯＮＯ膜、ＣＧ  制御ゲート電極、ＴＦ  トンネル酸化膜、  ＴＦ１  第１トンネル酸化膜、  ＴＦ２  第２トンネル酸化膜、ＥＧ  消去ゲート電極、ＷＧ  選択ゲート電極、ＧＥ１  第１ゲート電極、ＧＥ２  第２ゲート電極、ＧＥ３  第３ゲート電極、ＳＲ  ソース拡散層、ＤＲドレイン拡散層、ＬＤＭ  ＬＤＤ拡散層、ＬＤ１  ＬＤＤ拡散層、ＳＤ１  ソース・ドレイン拡散層、ＳＤ２  ソース・ドレイン拡散層、ＬＤ３  ＬＤＤ拡散層、ＳＤ３  ソース・ドレイン拡散層、ＦＴＲ  第１ＭＯＳトランジスタ、ＳＴＲ  第２ＭＯＳトランジスタ、ＴＴＲ  第３ＭＯＳトランジスタ、ＰＦＧ、ＰＣＧ、ＰＰＧ  ポリシリコン膜、ＨＭ  ハードマスク、ＳＷＦ１、ＳＷＦ２  絶縁膜、ＳＩＦ、ＳＯＦ１、ＳＯＦ２、ＳＯＦ３、ＳＯＦ４、ＳＯＦ５、ＴＯＦ  シリコン酸化膜、ＯＳＳ  オフセットスペーサ膜、ＬＦ  ライナー膜、ＩＬＦ  層間絶縁膜、ＣＰＧ  コンタクトプラグ、ＭＨＳ  多層配線構造、ＥＬＥ  電子、ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４、ＰＲ５、ＰＲ６、ＰＲ７、ＰＲ８、ＰＲ９、ＰＲ１０、ＰＲ１１  フォトレジストパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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