(57)【要約】【課題】新規な半導体装置、又は、信頼性が高い半導体装置を提供する。【解決手段】第１乃至第４のトランジスタと、第１及び第２の容量素子と、を有する半導体装置であって、第１のトランジスタのソース又はドレインの一方は、第２及び第３のトランジスタのゲート、及び第１の容量素子の一方の電極と、接続され、第２のトランジスタのソース又はドレインの一方は、第１及び第４のトランジスタのゲート、及び第２の容量素子の一方の電極と、接続され、第１の容量素子は、第１のデータを保持する機能を有し、第２の容量素子は、第２のデータを保持する機能を有し、第１及び第２のデータは、第１のデータが正で、第２のデータが０である第１の組み合わせと、第１のデータが０で、第２のデータが正である第２の組み合わせと、第１、及び第２のデータがともに負である第３の組み合わせと、第１、及び第２のデータがともに０である第４の組み合わせと、を有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び第４のトランジスタと、第１の容量素子、及び第２の容量素子と、で構成されるメモリセルと、
前記メモリセルと接続する第５のトランジスタ、第６のトランジスタ、第７のトランジスタ、及び第８のトランジスタと、を有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲート、前記第１の容量素子の一方の電極、及び前記第２のトランジスタのゲートと、接続され、
前記第２のトランジスタのソース又はドレインの一方は、第２の配線と接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのゲート、前記第２の容量素子の一方の電極、及び前記第１のトランジスタのゲートと、接続され、
前記第１の容量素子の他方の電極は、第３の配線と接続され、
前記第２の容量素子の他方の電極は、第４の配線と接続され、
前記第５のトランジスタのソース又はドレインの一方は、第５の配線と接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの一方と接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのソース又はドレインの一方と接続され、
前記第６のトランジスタのソース又はドレインの他方は、第６の配線と接続され、
前記第７のトランジスタのソース又はドレインの一方は、第７の配線と接続され、
前記第７のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第８のトランジスタのソース又はドレインの一方と接続され、
前記第８のトランジスタのソース又はドレインの他方は、第８の配線と接続され、
前記第５のトランジスタ、及び前記第７のトランジスタのゲートは、第９の配線と接続され、
前記第６のトランジスタ、及び前記第８のトランジスタのゲートは、第１０の配線と接続される、
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記メモリセルは、前記第１の容量素子によって、第１のデータを保持する機能を有し、かつ、前記第２の容量素子によって、第２のデータを保持する機能を有する、
ことを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第１及び前記第２のデータは、正、０、負の電荷のいずれかである、
ことを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第１及び前記第２のデータは、第１乃至第４の組み合わせを有し、
前記第１の組み合わせは、前記第１のデータが正の電荷で、前記第２のデータが０であり、
前記第２の組み合わせは、前記第１のデータが０で、前記第２のデータが正の電荷であり、
前記第３の組み合わせは、前記第１のデータと、前記第２のデータの、双方とも負の電荷であり、
前記第４の組み合わせは、前記第１のデータと、前記第２のデータの、双方とも０である、
ことを特徴とする半導体装置。
【請求項５】
請求項４において、
前記第１乃至前記第４の組み合わせは、前記第１及び前記第２の容量素子に、均等な割合で保持される、
ことを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記メモリセルは、前記第１のトランジスタによって、前記第１のデータを書き込む機能を有し、かつ、前記第２のトランジスタによって、前記第２のデータを書き込む機能を有する、
ことを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記メモリセルは、前記第３のトランジスタによって、前記第１のデータを読み出す機能を有し、かつ、前記第４のトランジスタによって、前記第２のデータを読み出す機能を有する、
ことを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記第６のトランジスタは、前記第３のトランジスタによって読み出された前記第１のデータを出力する機能を有し、
前記第８のトランジスタは、前記第４のトランジスタによって読み出された前記第２のデータを出力する機能を有する、
ことを特徴とする半導体装置。
【請求項９】
請求項１、請求項６、請求項７、又は請求項８のいずれか一項において、
前記第１及び前記第２のトランジスタ、及び、前記第５乃至前記第８のトランジスタは、ノーマリーオフの電気特性を有し、
前記第３及び前記第４のトランジスタは、ノーマリーオンの電気特性を有する、
ことを特徴とする半導体装置。
【請求項１０】
請求項１において、
前記第１及び前記第２のトランジスタは、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、又はＳｎ）と、Ｚｎと、を含む金属酸化物を有する、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。
【０００３】
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置等は、半導体装置の一態様である。また、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む。）、及び電子機器は、半導体装置を有している場合がある。
【背景技術】
【０００４】
近年、パーソナルコンピュータ、スマートフォン、デジタルカメラなどさまざまな電子機器に、セントラルプロセシングユニット（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ（ＣＰＵ））や記憶装置、センサなどの電子部品が用いられている。
【０００５】
特許文献１には、酸化物半導体を用いたトランジスタと、単結晶シリコンを用いたトランジスタによって構成された記憶装置が記載されている。また、酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいことが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−２５６４００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一態様は、新規な半導体装置の提供を課題とする。又は、本発明の一態様は、良好な信頼性を有する半導体装置の提供を課題とする。又は、本発明の一態様は、消費電力が低い半導体装置の提供を課題とする。又は、本発明の一態様は、正の電位と負の電位の双方を保持することが可能なメモリセルを有する半導体装置の提供を課題とする。
【０００８】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００９】
本発明の一態様は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び第４のトランジスタと、第１の容量素子、及び第２の容量素子と、で構成されるメモリセルと、メモリセルと接続する第５のトランジスタ、第６のトランジスタ、第７のトランジスタ、及び第８のトランジスタと、を有し、第１のトランジスタのソース又はドレインの一方は、第１の配線と接続され、第１のトランジスタのソース又はドレインの他方は、第３のトランジスタのゲート、第１の容量素子の一方の電極、及び第２のトランジスタのゲートと、接続され、第２のトランジスタのソース又はドレインの一方は、第２の配線と接続され、第２のトランジスタのソース又はドレインの他方は、第４のトランジスタのゲート、第２の容量素子の一方の電極、及び第１のトランジスタのゲートと、接続され、第１の容量素子の他方の電極は、第３の配線と接続され、第２の容量素子の他方の電極は、第４の配線と接続され、第５のトランジスタのソース又はドレインの一方は、第５の配線と接続され、第５のトランジスタのソース又はドレインの他方は、第３のトランジスタのソース又はドレインの一方と接続され、第３のトランジスタのソース又はドレインの他方は、第６のトランジスタのソース又はドレインの一方と接続され、第６のトランジスタのソース又はドレインの他方は、第６の配線と接続され、第７のトランジスタのソース又はドレインの一方は、第７の配線と接続され、第７のトランジスタのソース又はドレインの他方は、第４のトランジスタのソース又はドレインの一方と接続され、第４のトランジスタのソース又はドレインの他方は、第８のトランジスタのソース又はドレインの一方と接続され、第８のトランジスタのソース又はドレインの他方は、第８の配線と接続され、第５のトランジスタ、及び第７のトランジスタのゲートは、第９の配線と接続され、第６のトランジスタ、及び第８のトランジスタのゲートは、第１０の配線と接続される、半導体装置である。
【００１０】
また、上記において、メモリセルは、第１の容量素子によって、第１のデータを保持する機能を有し、かつ、第２の容量素子によって、第２のデータを保持する機能を有していてもよい。
【００１１】
また、上記において、第１及び第２のデータは、正、０、負の電荷のいずれかであってもよい。
【００１２】
また、上記において、第１及び第２のデータは、第１乃至第４の組み合わせを有し、第１の組み合わせは、第１のデータが正の電荷で、第２のデータが０であり、第２の組み合わせは、第１のデータが０で、第２のデータが正の電荷であり、第３の組み合わせは、第１のデータと、第２のデータの、双方とも負の電荷であり、第４の組み合わせは、第１のデータと、第２のデータの、双方とも０であってもよい。
【００１３】
また、上記において、第１乃至第４の組み合わせは、第１及び第２の容量素子に、均等な割合で保持されてもよい。
【００１４】
また、上記において、メモリセルは、第１のトランジスタによって、第１のデータを書き込む機能を有し、かつ、第２のトランジスタによって、第２のデータを書き込む機能を有していてもよい。
【００１５】
また、上記において、メモリセルは、第３のトランジスタによって、第１のデータを読み出す機能を有し、かつ、第４のトランジスタによって、第２のデータを読み出す機能を有していてもよい。
【００１６】
また、上記において、第６のトランジスタは、第３のトランジスタによって読み出された第１のデータを出力する機能を有し、第８のトランジスタは、第４のトランジスタによって読み出された第２のデータを出力する機能を有していてもよい。
【００１７】
また、上記において、第１及び第２のトランジスタ、及び、第５乃至第８のトランジスタは、ノーマリーオフの電気特性を有し、第３及び第４のトランジスタは、ノーマリーオンの電気特性を有していてもよい。
【００１８】
また、上記において、第１及び第２のトランジスタは、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、又はＳｎ）と、Ｚｎと、を含む金属酸化物を有していてもよい。
【発明の効果】
【００１９】
本発明の一態様により、新規な半導体装置を提供することができる。又は、本発明の一態様により、良好な信頼性を有する半導体装置を提供することができる。又は、本発明の一態様により、消費電力が低い半導体装置を提供することができる。又は、本発明の一態様により、正の電位と負の電位の双方を保持することが可能なメモリセルを有する半導体装置を提供することができる。
【００２０】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２１】
【図１】本発明の一態様に係る半導体装置の構成例を示す図。
【図２】本発明の一態様に係るメモリセルの構成例を示す図。
【図３】本発明の一態様に係る半導体装置の構成例を示す図。
【図４】本発明の一態様に係る半導体装置の動作例を表すタイミングチャートを示す図。
【図５】本発明の一態様に係る半導体装置の動作例を表すタイミングチャートを示す図。
【図６】本発明の一態様に係るメモリセルが有するトランジスタの動作例を示す図。
【図７】本発明の一態様に係る記憶装置の構成例を示す図。
【図８】本発明の一態様に係るコンピュータの構成例を示す図。
【図９】半導体ウエハの上面図。
【図１０】電子部品の作製工程を示すフローチャート図及び斜視図。
【図１１】本発明の一態様に係る電子機器の構成例を示す図。
【図１２】本発明の一態様に係る電子機器の構成例を示す図。
【図１３】本発明の一態様に係る半導体装置の構成例を示す断面図。
【図１４】本発明の一態様に係る半導体装置の構成例を示す断面図。
【図１５】本発明の一態様に係るトランジスタの構成例を示す上面図及び断面図。
【図１６】本発明の一態様に係るトランジスタの構成例を示す断面図。
【図１７】本発明の一態様に係るトランジスタの構成例を示す上面図及び断面図。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２３】
また、本発明の一態様には、半導体装置、記憶装置、表示装置、撮像装置、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）タグなど、あらゆる装置がその範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）などが、その範疇に含まれる。
【００２４】
また、本明細書等において、金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む。）、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、又は単にＯＳともいう。）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも一つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ  ＦＥＴあるいはＯＳトランジスタと記載する場合においては、金属酸化物、又は酸化物半導体を有するトランジスタと換言することができる。
【００２５】
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【００２６】
また、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌ）、及びＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ  ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、又は材料の構成の一例を表す。
【００２７】
また、本明細書等において、ＣＡＣ−ＯＳ、又はＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳ、又はＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅを、トランジスタの半導体層に用いる場合、導電性の機能は、キャリアとなる電子（又は正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳ、又はＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳ、又はＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【００２８】
また、本明細書等において、ＣＡＣ−ＯＳ、又はＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【００２９】
また、ＣＡＣ−ＯＳ、又はＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【００３０】
また、ＣＡＣ−ＯＳ、又はＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳ、又はＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳ、又はＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
【００３１】
すなわち、ＣＡＣ−ＯＳ、又はＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）、又は金属マトリックス複合材（ｍｅｔａｌ  ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
【００３２】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００３３】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【００３４】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【００３５】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
【００３６】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に、別の素子、又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に、別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に、別の素子、又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
【００３７】
また、異なる図面間で同じ符号が付されている構成要素は、特に説明がない限り、同じものを表す。
【００３８】
また、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、一つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００３９】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置、及び記憶装置について説明する。
【００４０】
＜半導体装置の構成例＞
図１に、半導体装置１０の構成例を示す。半導体装置１０は、複数のメモリセルＭＣを有する。メモリセルＭＣは、データを記憶する機能を有する回路である。図１には、半導体装置１０が、ｍ列ｎ行のメモリセルＭＣを有する構成例を示す。以下、ｘ列ｙ行（ｘは１以上ｍ以下の整数、ｙは１以上ｎ以下の整数）のメモリセルＭＣを、ＭＣ［ｘ，ｙ］と表記する。半導体装置１０に複数のメモリセルＭＣを設けることにより、半導体装置１０を記憶装置のメモリセルアレイとして用いることができる。
【００４１】
メモリセルＭＣは、複数の配線ＷＬ（配線ＷＬａ、配線ＷＬｂ）、及び複数の配線ＰＬ（配線ＰＬａ、配線ＰＬｂ）と接続されている。ここで、配線ＷＬは、データの書き込み、読み出し、又は保持を行うための電位を、「所定の列」のメモリセルＭＣに供給する機能を有する。そして、配線ＰＬは、データの書き込み、読み出し、又は保持を行うための電位を、「所定の行」のメモリセルＭＣに供給する機能を有する。
【００４２】
半導体装置１０を構成する各行ごとの選択トランジスタとメモリセルの集合体からなるユニット（以下、メモリストリング、あるいは、単にストリングともいう。）は、その両端が、動作ストリングを選択するための４つのトランジスタ（トランジスタＴｒｓａ、トランジスタＴｒｓｂ、トランジスタＴｒｄａ、トランジスタＴｒｄｂ）と接続されている。このうち、トランジスタＴｒｓａとトランジスタＴｒｓｂは、ゲートが配線ＳＳＬと接続され、トランジスタＴｒｄａとトランジスタＴｒｄｂは、ゲートが配線ＤＳＬと接続されている。そして、トランジスタＴｒｓａとトランジスタＴｒｓｂのソース又はドレインの一方は、配線ＳＬ（配線ＳＬａ、配線ＳＬｂ）と接続され、ソース又はドレインの他方は、ストリング内のメモリセルを介して、トランジスタＴｒｄａとトランジスタＴｒｄｂのソース又はドレインの一方と接続されている。また、トランジスタＴｒｄａとトランジスタＴｒｄｂのソース又はドレインの他方は、配線ＢＬ（配線ＢＬａ、配線ＢＬｂ）と接続されている。
【００４３】
ここで、配線ＳＳＬ（配線ＤＳＬ）は、各ストリングに接続したトランジスタＴｒｓａ、及びトランジスタＴｒｓｂ（トランジスタＴｒｄａ、及びトランジスタＴｒｄｂ）を、導通状態、又は非導通状態にするための電位を供給する機能を有する。そして、配線ＳＬ（配線ＢＬ）は、トランジスタＴｒｓａ、及びトランジスタＴｒｓｂ（トランジスタＴｒｄａ、及びトランジスタＴｒｄｂ）を介して、選択ストリングにおける所定のメモリセルＭＣが保持するデータを読み出すための電位（以下、読み出し電位ともいう。）を供給する機能を有する。
【００４４】
なお、図１では、トランジスタＴｒｓａ、トランジスタＴｒｓｂ、トランジスタＴｒｄａ、及びトランジスタＴｒｄｂとして、ｐチャネル型トランジスタを示しているが、本発明の一態様はこれに限られず、ｎチャネル型トランジスタを用いてもよい。
【００４５】
また、本明細書では、あるメモリセルＭＣ［ｘ，ｙ］と接続された配線ＷＬａ、配線ＷＬｂ、配線ＰＬａ、配線ＰＬｂ、配線ＳＬａ、配線ＳＬｂ、配線ＢＬａ、配線ＢＬｂを、それぞれ、配線ＷＬａｘ、配線ＷＬｂｘ、配線ＰＬａｙ、配線ＰＬｂｙ、配線ＳＬａｙ、配線ＳＬｂｙ、配線ＢＬａｙ、配線ＢＬｂｙと表記する。
【００４６】
図１においては、配線ＷＬが、同じ列のメモリセルＭＣに共有され、配線ＰＬ、配線ＳＬ、及び配線ＢＬが、同じ行のメモリセルＭＣに共有された構成例を示している。しかし、これらの配線は、メモリセルＭＣごとに個別に設けられていてもよい。
【００４７】
メモリセルＭＣは、トランジスタや容量素子によって構成することができる。ここで、メモリセルＭＣには、チャネル形成領域に金属酸化物を有するトランジスタ（以下、ＯＳトランジスタともいう。）を用いることが好ましい。金属酸化物は、シリコンなどの半導体よりもバンドギャップが大きく、少数キャリア密度が低い材料である。このような金属酸化物をチャネル形成領域に用いたトランジスタのオフ電流は、極めて小さい。そのため、メモリセルＭＣにＯＳトランジスタを用いた場合、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタともいう。）などを用いる場合と比較して、メモリセルＭＣに書き込まれたデータを長期間にわたって保持することができる。これにより、所定の周期で再度書き込みを行う動作（リフレッシュ動作）が不要となるか、又は、リフレッシュ動作の頻度を極めて少なくすることができる。また、メモリセルＭＣへの信号の供給が停止された期間においても、長期間データを保持することができる。したがって、半導体装置１０における消費電力を低減することができる。
【００４８】
図２に、メモリセルＭＣの構成の一部を示す。本発明の一態様において、メモリセルＭＣは、回路ＭＣａ、及び回路ＭＣｂを有する。回路ＭＣａ、及び回路ＭＣｂは、それぞれ、データを記憶する機能を有する。回路ＭＣａは、トランジスタＴｒｗａ、容量素子Ｃａ、及びトランジスタＴｒｒａを有する。回路ＭＣｂは、トランジスタＴｒｗｂ、容量素子Ｃｂ、及びトランジスタＴｒｒｂを有する。
【００４９】
トランジスタＴｒｗａのソース又はドレインの一方は、容量素子Ｃａの一方の電極、及びトランジスタＴｒｒａのゲートと接続され、ソース又はドレインの他方は、配線ＰＬａと接続されている。容量素子Ｃａの他方の電極は、配線ＷＬａと接続されている。ここで、トランジスタＴｒｗａのソース又はドレインの一方と、容量素子Ｃａの一方の電極と、トランジスタＴｒｒａのゲートと、が接続されたノードを、ノードＦＮａと表記する。ノードＦＮａは、メモリセルＭＣの電荷保持部としての機能を有する。なお、回路ＭＣｂも、回路ＭＣａと同様の回路構成を有する。
【００５０】
トランジスタＴｒｗａ、及びトランジスタＴｒｗｂは、メモリセルＭＣへのデータの書き込み用スイッチとしての機能を有する。また、配線ＰＬａ、及び配線ＰＬｂは、書き込み電位を印加する機能を有する。トランジスタＴｒｗａが導通状態になると、配線ＰＬａの電位（書き込み電位）が、トランジスタＴｒｗａを介して、ノードＦＮａに供給される。これにより、回路ＭＣａへのデータの書き込みが行われる。その後、トランジスタＴｒｗａが非導通状態になると、ノードＦＮａがフローティング状態となり、当該データが保持される。回路ＭＣｂにおいても、同様の動作により、データの書き込み及び保持が行われる。
【００５１】
ここで、データの書き込み用スイッチとしての機能を有するトランジスタＴｒｗａ、及びトランジスタＴｒｗｂには、ＯＳトランジスタを用いることが好ましい。上述したように、ＯＳトランジスタのオフ電流は極めて小さい。このため、トランジスタＴｒｗａ、及びトランジスタＴｒｗｂが非導通状態（オフ状態）の期間において、ノードＦＮａ、及びノードＦＮｂに書き込まれた電位を極めて長期間にわたって保持することができ、メモリセルＭＣにおける消費電力を低減することができる。
【００５２】
なお、チャネル幅で規格化したＯＳトランジスタのオフ電流は、ソースドレイン電圧が１０Ｖ、室温（２５℃程度）の状態で、１０×１０−２１Ａ／μｍ（１０ゼプトＡ／μｍ）以下とすることが可能である。トランジスタＴｒｗａ、及びトランジスタＴｒｗｂに用いるＯＳトランジスタのオフ電流は、室温（２５℃程度）にて、１×１０−１８Ａ以下であることが好ましく、１×１０−２１Ａ以下であることがより好ましく、１×１０−２４Ａ以下であることがさらに好ましい。又は、リーク電流は８５℃にて、１×１０−１５Ａ以下であることが好ましく、１×１０−１８Ａ以下であることがより好ましく、１×１０−２１Ａ以下であることがさらに好ましい。
【００５３】
また、ＯＳトランジスタのチャネル形成領域に含まれる金属酸化物は、インジウム（Ｉｎ）及び亜鉛（Ｚｎ）の少なくとも一方を含むこと好ましい。このような金属酸化物としては、Ｉｎ酸化物、Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ）が代表的である。これら金属酸化物は、電子供与体（ドナー）となる水素などの不純物を低減し、かつ酸素欠損も低減することで、金属酸化物をｉ型半導体（真性半導体）にする、あるいはｉ型半導体に限りなく近づけることができる。このような金属酸化物は、高純度化された金属酸化物と呼ぶことができる。例えば、金属酸化物のキャリア密度は、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、より好ましくは１×１０１０ｃｍ−３未満であり、かつ、１×１０−９ｃｍ−３以上とすることができる。
【００５４】
また、金属酸化物は、シリコンなどと比べて、バンドギャップが大きく、電子が励起されにくく、正孔の有効質量が大きい。このため、ＯＳトランジスタは、Ｓｉトランジスタと比較して、電子雪崩降伏等が生じにくい場合がある。電子雪崩降伏に起因するホットキャリア劣化等が抑制されることで、ＯＳトランジスタは、Ｓｉトランジスタよりも高いドレイン耐圧を有することができ、Ｓｉトランジスタよりも高いドレイン電圧で駆動させることが可能となる。そのため、トランジスタＴｒｗａ、及びトランジスタＴｒｗｂにＯＳトランジスタを用いることにより、ノードＦＮａ、及びノードＦＮｂに書き込める電位の範囲を広げることができる。
【００５５】
なお、トランジスタＴｒｗａ、及びトランジスタＴｒｗｂとして、ＯＳトランジスタ以外のトランジスタを用いてもよい。例えば、金属酸化物以外の単結晶半導体を有する基板の一部にチャネルが形成されるトランジスタを用いてもよい。このような基板としては、単結晶シリコン基板や単結晶ゲルマニウム基板などが挙げられる。また、トランジスタＴｒｗａ、及びトランジスタＴｒｗｂとして、金属酸化物以外の半導体材料を含む膜にチャネルが形成されるトランジスタを用いることもできる。このようなトランジスタとしては、例えば、非晶質シリコン膜、微結晶シリコン膜、多結晶シリコン膜、単結晶シリコン膜、非晶質ゲルマニウム膜、微結晶ゲルマニウム膜、多結晶ゲルマニウム膜、又は単結晶ゲルマニウム膜を半導体層に用いたトランジスタが挙げられる。
【００５６】
トランジスタＴｒｒａ、及びトランジスタＴｒｒｂは、メモリセルＭＣに保持されたデータの読み出し用トランジスタとしての機能を有する。メモリセルＭＣでは、配線ＰＬａの書き込み電位が、トランジスタＴｒｗａを介してノードＦＮａに供給され、配線ＰＬｂの書き込み電位が、トランジスタＴｒｗｂを介してノードＦＮｂに供給される。また、トランジスタＴｒｒａ（トランジスタＴｒｒｂ）のゲートと、ノードＦＮａ（ノードＦＮｂ）と、は接続されている。そのため、ノードＦＮａ（ノードＦＮｂ）に保持された電荷による電位の大きさによって、トランジスタＴｒｒａ（トランジスタＴｒｒｂ）のゲートに印加される電位の大きさも変わる。すなわち、メモリセルＭＣが保持するデータの種類によって、トランジスタＴｒｒａ（トランジスタＴｒｒｂ）の導通状態が変わり、トランジスタＴｒｒａ（トランジスタＴｒｒｂ）を流れる電流値が変わることになる。この電流値の違い（正確には、電流が流れることによって生じる起電力の違い）をモニタすることで、メモリセルＭＣに保持されたデータの種類を読み出すことができる。
【００５７】
なお、図２では示していないが、トランジスタＴｒｒａ（トランジスタＴｒｒｂ）のソース又はドレインの一方（他方）は、同じストリングにおける隣り合うメモリセルＭＣが有するトランジスタＴｒｒａ（トランジスタＴｒｒｂ）のソース又はドレインの他方（一方）と接続している。また、ストリング内の複数のトランジスタＴｒｒａ（トランジスタＴｒｒｂ）は、ストリング選択用のトランジスタＴｒｓａ（トランジスタＴｒｓｂ）と、トランジスタＴｒｄａ（トランジスタＴｒｄｂ）と、に挟まれる形で、直列接続した構成を有している。上述したように、トランジスタＴｒｓａ（トランジスタＴｒｓｂ）は、配線ＳＳＬ、及び配線ＳＬと、トランジスタＴｒｄａ（トランジスタＴｒｄｂ）は、配線ＤＳＬ、及び配線ＢＬと、それぞれ接続している。そのため、配線ＳＳＬ、配線ＳＬ，配線ＤＳＬ，及び配線ＢＬに適当な電位を印加することで、所定のストリングを形成する複数のデータ読み出し用のトランジスタＴｒｒａ（トランジスタＴｒｒｂ）を、トランジスタＴｒｓａ（トランジスタＴｒｓｂ）と、トランジスタＴｒｄａ（トランジスタＴｒｄｂ）と、の間で導通させることができる。
【００５８】
なお、図２では、トランジスタＴｒｒａ、及びトランジスタＴｒｒｂとして、ｐチャネル型トランジスタを示しているが、本発明の一態様はこれに限られず、ｎチャネル型トランジスタを用いてもよい。また、トランジスタＴｒｒａ、及びトランジスタＴｒｒｂとして、Ｓｉトランジスタを用いてもよいし、トランジスタＴｒｗａ、及びトランジスタＴｒｗｂと同様に、ＯＳトランジスタを用いてもよい。トランジスタＴｒｓａ、トランジスタＴｒｓｂ、トランジスタＴｒｄａ、及びトランジスタＴｒｄｂについても同様である。
【００５９】
メモリセルＭＣが有する容量素子として、図２では、容量素子Ｃａ、及び容量素子Ｃｂを用いる例を示しているが、本発明の一態様はこれに限られない。例えば、メモリセルＭＣが有する容量素子として、寄生容量を用いてもよい。また、メモリセルＭＣが有する容量素子として、トランジスタのゲートと、ソース又はドレインと、の間の容量を利用してもよい。また、ノードＦＮａ（ノードＦＮｂ）と接続された容量素子を２つ以上設けてもよい。
【００６０】
ここで、本発明の一態様においては、トランジスタＴｒｗａのゲートが、ノードＦＮｂと接続され、トランジスタＴｒｗｂのゲートが、ノードＦＮａと接続されている。これにより、トランジスタＴｒｗａ、トランジスタＴｒｗｂの導通状態を、それぞれ、ノードＦＮａ、ノードＦＮｂに印加された電位によって制御することができる。
【００６１】
また、本発明の一態様において、ノードＦＮａは、容量素子Ｃａを介して配線ＷＬａと接続され、ノードＦＮｂは、容量素子Ｃｂを介して配線ＷＬｂと接続されている。そのため、配線ＷＬａの印加電位を変化させることで、容量素子Ｃａの容量結合によって、間接的にノードＦＮａの印加電位を制御することができる。同様に、配線ＷＬｂの印加電位を変化させることで、容量素子Ｃｂの容量結合によって、間接的にノードＦＮｂの印加電位を制御することができる。
【００６２】
ここで、例えば、メモリセルＭＣが、回路ＭＣａ（回路ＭＣｂ）のみで構成されている場合を考える。この場合、メモリセルＭＣは、１個のデータ書き込み用トランジスタＴｒｗａ（トランジスタＴｒｗｂ）と、１個の容量素子Ｃａ（容量素子Ｃｂ）と、１個のデータ読み出し用トランジスタＴｒｒａ（トランジスタＴｒｒｂ）と、から構成される。ここで、メモリセルＭＣが、ある大きさの正の電荷（データ“１”）と、空の状態（データ“０”）のどちらかを保持できる１ビット（２値）のメモリセルである場合、データ保持時には、ノードＦＮａ（ノードＦＮｂ）に、正、又は０Ｖのいずれかの電位が印加されることになる。すなわち、データ保持時には、ノードＦＮａ（ノードＦＮｂ）と接続するトランジスタＴｒｗａ（トランジスタＴｒｗｂ）のソース又はドレインの一方に、正、又は０Ｖのいずれかの電位が印加されることになる。換言すれば、トランジスタＴｒｗａは、メモリセルＭＣのデータ保持動作によって、ソース又はドレインの一方に正の電圧ストレスのみが印加され得る。ここで、トランジスタのソース又はドレインに印加される正の電圧ストレスのことを、本明細書では、プラスドレインバイアスストレス（＋ＤＢＳ）と呼ぶ。以下の表１に、メモリセルＭＣが上記構成である場合、データ保持時に、トランジスタＴｒｗａ（トランジスタＴｒｗｂ）に印加されるストレス一覧を示す。
【００６３】
【表１】
2019008855.tif 000003
【００６４】
メモリセルＭＣが上記構成を有する場合、回路ＭＣａ（回路ＭＣｂ）が有するトランジスタＴｒｗａ（トランジスタＴｒｗｂ）には、データ“１”保持動作によって、表１に示すように、＋ＤＢＳが印加され続けることになる。そのため、長期間にわたってデータ“１”保持を行うと、トランジスタＴｒｗａ（トランジスタＴｒｗｂ）は、＋ＤＢＳ印加に起因する電気特性の劣化を誘発、加速させる場合がある。当該劣化によってトランジスタＴｒｗａ（トランジスタＴｒｗｂ）の電気特性が変動すると、回路ＭＣａ（回路ＭＣｂ）におけるデータの読み書きや保持などに支障をきたす場合がある。
【００６５】
一方、メモリセルＭＣが、図２に示すように、回路ＭＣａと、回路ＭＣｂと、を有し、トランジスタＴｒｗａのゲートとノードＦＮｂ、及びトランジスタＴｒｗｂのゲートとノードＦＮａと、が接続された構成である場合、メモリセルＭＣを、２ビット（４値）のメモリセルとして機能させることができる。具体的には、回路ＭＣａが正の電荷を保持し、回路ＭＣｂが空の状態である「データ“１０”」、回路ＭＣａが空の状態で、回路ＭＣｂが正の電荷を保持する「データ“０１”」、回路ＭＣａと回路ＭＣｂの双方が負の電荷を保持する「データ“１１”」、回路ＭＣａと回路ＭＣｂの双方が空の状態である「データ“００”」の４種類のデータを、メモリセルＭＣは保持することができる。なお、データ名の定義については、任意であり、上記に限られない。また、記憶状態に対する保持電荷は、上記の正又は負の極性に限られない。
【００６６】
例えば、図２に示すメモリセルＭＣにおいて、回路ＭＣａが正の電荷を保持し、回路ＭＣｂが空である状態を「データ“１０”」、回路ＭＣａが空の状態で、回路ＭＣｂが正の電荷を保持している状態を「データ“０１”」、回路ＭＣａと回路ＭＣｂの双方が負の電荷を保持している状態を「データ“１１”」、回路ＭＣａと回路ＭＣｂの双方が空である状態を「データ“００”」と定義する場合を考える。この場合、データ“１０”保持時には、ノードＦＮａに正の電位が印加された状態になるため、ノードＦＮａと接続するトランジスタＴｒｗａのソース又はドレインの一方と、トランジスタＴｒｗｂのゲートに、正の電位が印加されることになる。また、データ“０１”保持時には、ノードＦＮｂに正の電位が印加された状態になるため、ノードＦＮｂと接続するトランジスタＴｒｗｂのソース又はドレインの一方と、トランジスタＴｒｗａのゲートに、正の電位が印加されることになる。また、データ“１１”保持時には、ノードＦＮａとノードＦＮｂの双方に負の電位が印加された状態となるため、ノードＦＮａと接続するトランジスタＴｒｗａのソース又はドレインの一方と、トランジスタＴｒｗｂのゲート、及び、ノードＦＮｂと接続するトランジスタＴｒｗｂのソース又はドレインの一方と、トランジスタＴｒｗａのゲートに、負の電位が印加されることになる。また、データ“００”保持時には、ノードＦＮａとノードＦＮｂの双方とも空の状態であるため、トランジスタＴｒｗａとトランジスタＴｒｗｂのいずれも、ストレスが印加されないことになる。
【００６７】
ここで、トランジスタのゲートに印加される正の電圧ストレスのことを、本明細書では、プラスゲートバイアスストレス（＋ＧＢＳ）と呼ぶ。また、トランジスタのゲートに印加される負の電圧ストレスのことを、本明細書では、マイナスゲートバイアスストレス（−ＧＢＳ）と呼ぶ。また、トランジスタのソース又はドレインに印加される負の電圧ストレスのことを、本明細書では、マイナスドレインバイアスストレス（−ＤＢＳ）と呼ぶ。以下の表２に、メモリセルＭＣが上記構成（図２参照。）である場合、データ保持時に、トランジスタＴｒｗａ、及びトランジスタＴｒｗｂに印加されるストレス一覧を示す。
【００６８】
【表２】
2019008855.tif 000004
【００６９】
メモリセルＭＣが上記構成（図２参照。）を有する場合、トランジスタＴｒｗａ、及びトランジスタＴｒｗｂには、各種データ（データ“１０”、データ“０１”、データ“１１”、及びデータ“００”）保持動作を通じて、表２に示すように、＋ＤＢＳ、＋ＧＢＳ、−ＤＢＳ、−ＧＢＳの各種ストレスが、それぞれ均等な割合で印加される。そのため、メモリセルＭＣのデータ保持時に、トランジスタＴｒｗａ、及びトランジスタＴｒｗｂのいずれに対しても、上記ストレスのいずれかが他より過剰に印加されることがなく、上記ストレスのいずれかに起因した電気特性の劣化が顕在化することがない。また、仮に、トランジスタＴｒｗａ、又は／及びトランジスタＴｒｗｂが、上記ストレスのいずれか（例えば、＋ＧＢＳ）で劣化したとしても、これと逆の極性のストレス（−ＧＢＳ）に起因する劣化をすることで、互いの劣化を相殺することができる。このようにして、最終的に、各種データ保持動作を通じた劣化の発生を抑制することができる。
【００７０】
上述のように、図２の構成をメモリセルＭＣに適用することにより、トランジスタＴｒｗａ、及びトランジスタＴｒｗｂの劣化及び電気特性の変動を低減し、図２の半導体装置１０の信頼性を向上させることができる。以下では、上記の構成を備えたメモリセルＭＣの具体的な構成例、動作例について説明する。
【００７１】
＜メモリセルの構成例＞
図３に、半導体装置１０におけるメモリセルＭＣの具体的な構成例を示す。なお、図３では、代表例として、メモリセルＭＣ［１，１］、メモリセルＭＣ［ｍ，１］、メモリセルＭＣ［１，ｎ］、メモリセルＭＣ［ｍ，ｎ］を示しているが、その他のメモリセルＭＣも同様の構成とすることができる。
【００７２】
メモリセルＭＣ［１，１］、メモリセルＭＣ［ｍ，１］、メモリセルＭＣ［１，ｎ］、メモリセルＭＣ［ｍ，ｎ］は、それぞれ、図２に示す回路ＭＣａ、及び回路ＭＣｂを有する。回路ＭＣａは、トランジスタＴｒｗａ、トランジスタＴｒｒａ、及び容量素子Ｃａを有する。回路ＭＣｂは、トランジスタＴｒｗｂ、トランジスタＴｒｒｂ、及び容量素子Ｃｂを有する。
【００７３】
メモリセルＭＣにおいて、データ書き込み用トランジスタＴｒｗａ（トランジスタＴｒｗｂ）のゲートは、ノードＦＮｂ（ノードＦＮａ）と接続され、ソース又はドレインの一方は、データ書き込み用トランジスタＴｒｗｂ（トランジスタＴｒｗａ）のゲート、及び容量素子Ｃａ（容量素子Ｃｂ）の一方の電極と接続され、ソース又はドレインの他方は、配線ＰＬａと接続されている。また、データ読み出し用トランジスタＴｒｒａ（トランジスタＴｒｒｂ）のゲートは、ノードＦＮａ（ノードＦＮｂ）と接続され、ソース又はドレインの一方（他方）は、同一ストリング内の隣り合うトランジスタＴｒｒａ（トランジスタＴｒｒｂ）のソース又はドレインの他方（一方）と接続されている。
【００７４】
なお、各ストリングの両端に位置するメモリセルＭＣ（例えば、図３に示すメモリセルＭＣ［１，１］とメモリセルＭＣ［ｍ，１］、あるいはメモリセルＭＣ［１，ｎ］とメモリセルＭＣ［ｍ，ｎ］など。）については、当該メモリセルＭＣが有するトランジスタＴｒｒａ、及びトランジスタＴｒｒｂのソース又はドレインの一方（他方）が、ストリング選択用のトランジスタＴｒｓａ、及びトランジスタＴｒｓｂ（トランジスタＴｒｄａ、及びトランジスタＴｒｄｂ）のソース又はドレインの他方（一方）と接続されている。そして、トランジスタＴｒｓａ（トランジスタＴｒｓｂ）のソース又はドレインの一方は、配線ＳＬａ（配線ＳＬｂ）と接続され、トランジスタＴｒｄａ（トランジスタＴｒｄｂ）のソース又はドレインの他方は、配線ＢＬａ（配線ＢＬｂ）と接続されている。
【００７５】
図３では、配線ＷＬａ、及び配線ＷＬｂが、同一の列のメモリセルＭＣ（ここでは、メモリセルＭＣ［１，１］とメモリセルＭＣ［１，ｎ］、及び、メモリセルＭＣ［ｍ，１］とメモリセルＭＣ［ｍ，ｎ］）によって共有され、配線ＰＬａ、配線ＰＬｂ、配線ＳＬａ、配線ＳＬｂ、配線ＢＬａ、及び配線ＢＬｂが、同一の行のメモリセルＭＣ（ここでは、メモリセルＭＣ［１，１］とメモリセルＭＣ［ｍ，１］、及び、メモリセルＭＣ［１，ｎ］とメモリセルＭＣ［ｍ，ｎ］）によって共有されている構成例を示している。ただし、これらの配線は、メモリセルＭＣごとに個別に設けられていてもよい。
【００７６】
配線ＷＬａは、メモリセルＭＣへのデータの書き込み、又は読み出しを行うための電位を、「所定の列」のメモリセルＭＣのノードＦＮａに供給する機能を有する。配線ＷＬａは、容量素子Ｃａを介してノードＦＮａと接続されているため、配線ＷＬａの電位を制御することにより、容量素子Ｃａの容量結合を利用して、ノードＦＮａの電位を制御することができる。また、ノードＦＮａは、トランジスタＴｒｗｂのゲートと接続されているため、配線ＷＬａの電位を制御することにより、トランジスタＴｒｗｂの導通状態を制御することができる。同様に、配線ＷＬｂの電位を制御することにより、ノードＦＮｂの電位を制御することができ、トランジスタＴｒｗａの導通状態を制御することができる。
【００７７】
配線ＰＬａは、メモリセルＭＣへのデータの書き込みを行うための電位を、「所定の行」のメモリセルＭＣのノードＦＮａに供給する機能を有する。配線ＰＬａは、トランジスタＴｒｗａのソース又はドレインの他方と接続されているため、上述した配線ＷＬｂの電位制御によりトランジスタＴｒｗａを導通状態にすることで、配線ＰＬａからの電位を、トランジスタＴｒｗａを介してノードＦＮａに供給することができる。同様に、配線ＰＬｂからの電位を、トランジスタＴｒｗｂを介してノードＦＮｂに供給することができる。
【００７８】
なお、上述したように、同一行の複数のメモリセルＭＣで構成される各ストリングは、その両端が、ストリング選択用のトランジスタＴｒｓａ（トランジスタＴｒｓｂ）、及びトランジスタＴｒｄａ（トランジスタＴｒｄｂ）と接続されている。図３でいえば、ストリングの一方の端に位置するメモリセルＭＣ［１，１］、及びメモリセルＭＣ［１，ｎ］におけるトランジスタＴｒｒａ（トランジスタＴｒｒｂ）のソース又はドレインの一方が、トランジスタＴｒｓａ（トランジスタＴｒｓｂ）のソース又はドレインの他方と接続されている。そして、ストリングの他方の端に位置するメモリセルＭＣ［ｍ，１］、及びメモリセルＭＣ［ｍ，ｎ］におけるトランジスタＴｒｒａ（トランジスタＴｒｒｂ）のソース又はドレインの他方が、トランジスタＴｒｄａ（トランジスタＴｒｄｂ）のソース又はドレインの一方と接続されている。
【００７９】
また、トランジスタＴｒｓａ（トランジスタＴｒｓｂ）のソース又はドレインの一方は、配線ＳＬａ（配線ＳＬｂ）と接続され、トランジスタＴｒｄａ（トランジスタＴｒｄｂ）のソース又はドレインの他方は、配線ＢＬａ（配線ＢＬｂ）と接続されている。そして、トランジスタＴｒｓａ（トランジスタＴｒｓｂ）のゲートは、配線ＳＳＬと接続され、トランジスタＴｒｄａ（トランジスタＴｒｄｂ）のゲートは、配線ＤＳＬと接続されている。
【００８０】
配線ＳＳＬ、及び配線ＤＳＬは、トランジスタＴｒｓａ（トランジスタＴｒｓｂ）、及びトランジスタＴｒｄａ（トランジスタＴｒｄｂ）の導通状態、又は非導通状態を制御するための電位を供給する機能を有する。配線ＳＬａ（配線ＳＬｂ）、及び配線ＢＬａ（配線ＢＬｂ）は、トランジスタＴｒｓａ（トランジスタＴｒｓｂ）を介して、選択ストリング内における所定のトランジスタＴｒｒａ（トランジスタＴｒｒｂ）のソース又はドレインに電位を印加し、当該トランジスタを動作させる機能を有する。
【００８１】
このように、選択ストリングにおいて、配線ＷＬ（配線ＷＬａ、配線ＷＬｂ）からの電位供給と、配線ＰＬ（配線ＰＬａ、配線ＰＬｂ）からの電位供給と、を適切に組み合わせることによって、所定のメモリセルＭＣへのデータの書き込み、又は読み出しを行うための電位を、ノードＦＮａ、及びノードＦＮｂに供給することができる。
【００８２】
メモリセルＭＣが、上記の回路構成を有することにより、ノードＦＮａ、及びノードＦＮｂに、それぞれ、正、又は負の電位を供給し、保持することができる。具体的には、ノードＦＮａに所定の正の電位が印加（ノードＦＮｂは０Ｖ）される「データ“１０”」と、ノードＦＮｂに所定の正の電位が印加（ノードＦＮａは０Ｖ）される「データ“０１”」と、ノードＦＮａとノードＦＮｂの双方に所定の負の電位が印加される「データ“１１”」と、ノードＦＮａとノードＦＮｂの双方とも０Ｖである「データ“００”」の、４種類のデータを保持することができる。また、メモリセルＭＣが、上記の回路構成を有し、かつ、上記４種類のデータ保持動作を均等に行うことで、トランジスタＴｒｗａ、及びトランジスタＴｒｗｂが、データ保持動作起因で劣化するのを抑制することができる。以下では、メモリセルＭＣが、上述した各種データを書き込み、読み出し、保持するときの、具体的な動作例について説明する。
【００８３】
＜メモリセルの動作例＞
図４及び図５に、メモリセルＭＣにデータを書き込む動作、保持する動作、及び読み出す動作の一例を表すタイミングチャートを示す。このうち、図４は、データの書き込み、又は読み出しを行う選択メモリセル（ここでは、メモリセルＭＣ［１，１］）を動作させるに際して、各配線に印加される電位のタイミングチャートと、メモリセルＭＣ［１，１］が有するノードＦＮａ、及びノードＦＮｂに印加される電位のタイミングチャートを示している。また、図５は、上記以外の非選択メモリセルを制御するに際して、各配線に印加される電位のタイミングチャートを示している。なお、図４及び図５では、上で定義したデータ“１０”の書き込み、同データの保持、同データの読み出し、データ“００”の書き込み、同データの保持、データ“１１”の書き込み、及び同データの保持、の一連の動作を、期間Ｔ１乃至期間Ｔ１１で示している。
【００８４】
なお、本発明の一態様に係るメモリセルＭＣでは、データ書き込み用のトランジスタ（トランジスタＴｒｒａ、トランジスタＴｒｒｂ）、及びストリング選択用のトランジスタ（トランジスタＴｒｓａ、トランジスタＴｒｓｂ、トランジスタＴｒｄａ、トランジスタＴｒｄｂ）は、ノーマリーオフのトランジスタ特性を有し、データ読み出し用のトランジスタ（トランジスタＴｒｒａ、トランジスタＴｒｒｂ）は、ノーマリーオンのトランジスタ特性を有しているものとする。ここで、ノーマリーオンのトランジスタ特性とは、ゲート電位（Ｖｇ）が０Ｖの状態において、ドレイン電流（Ｉｄ）が流れているトランジスタ特性のことを指す。また、ノーマリ―オフのトランジスタ特性とは、ゲート電位（Ｖｇ）が０Ｖの状態において、ドレイン電流（Ｉｄ）が流れていないトランジスタ特性のことを指す。
【００８５】
メモリセルＭＣが、上で定義した４値（データ“１０”、データ“０１”、データ“１１”、データ“００”）を保持できる場合、当該メモリセルＭＣのデータ読み出し用トランジスタ（トランジスタＴｒｒａ、及びトランジスタＴｒｒｂ）は、各データ保持時に、図６に例示するようなＶｇ−Ｉｄ特性を有するものとする。図６（Ａ）が、データ“１０”保持時のＶｇ−Ｉｄ特性の一例、図６（Ｂ）が、データ“０１”保持時のＶｇ−Ｉｄ特性の一例、図６（Ｃ）が、データ“１１”保持時のＶｇ−Ｉｄ特性の一例、図６（Ｄ）が、データ“００”保持時のＶｇ−Ｉｄ特性の一例である。
【００８６】
なお、メモリセルＭＣが保持できるデータは、上で定義した４値に限られない。例えば、ノードＦＮａ、及びノードＦＮｂに印加できる電位の範囲を広げ、当該範囲内の電位を５分割以上する（例えば、図６で示すデータ読み出し用トランジスタのＶｇ−Ｉｄ特性の中間状態を作り出す。）ことによって、５値以上のデータを保持することもできる。これにより、メモリセルＭＣに記憶させることが可能な情報量を、増加させることができる。
【００８７】
以下では、一例として、ある大きさの電位ＶＲ、電位ＶＬ、電位ＶＨ、及び電位ＶＷを用いたメモリセルＭＣの各動作例を説明する。これらの電位の絶対値の大小関係は、概ね、０＜ＶＲ≦ＶＬ＜ＶＨ、かつＶＷ＜ＶＨであるとする。なお、電位「＋ＶＬ」、電位「＋ＶＨ」、及び電位「＋ＶＷ」は、トランジスタＴｒｗａ、及びトランジスタＴｒｗｂの閾値電圧よりも大きい電位であり、電位「−ＶＲ」は、トランジスタＴｒｓａ、トランジスタＴｒｓｂ、トランジスタＴｒｄａ、及びトランジスタＴｒｄｂの閾値電圧よりも小さい電位であるとする。
【００８８】
［データ書き込み動作］
まず、図４及び図５に示すタイミングチャートを用いて、図３に示すメモリセルＭＣ［１，１］へのデータ書き込み動作の例について説明する。図４及び図５において、期間Ｔ１は、データ“１０”の書き込みを行う期間であり、期間Ｔ８は、データ“００”の書き込みを行う期間であり、期間Ｔ１０は、データ“１１”の書き込みを行う期間である。
【００８９】
なお、期間Ｔ１の直前では、ノードＦＮａとノードＦＮｂの双方とも、０Ｖの電位が保持されており、メモリセルＭＣにデータ“００”が記憶されているものとする。また、選択メモリセル（メモリセルＭＣ［１，１］）に書き込みを行うに際し、当該メモリセルを有するストリング（選択ストリング）と接続する配線ＳＳＬ１、及び配線ＤＳＬ１には、負の電位「−ＶＬ」を印加しておく。かつ、配線ＢＬａ１、配線ＳＬａ１、配線ＢＬｂ１、及び配線ＳＬｂ１には、「０Ｖ」を印加しておく。こうすることで、選択ストリング内のデータ読み出し用のトランジスタＴｒｒａ、及びトランジスタＴｒｒｂの半導体層の電位を、不安定なフローティングではなく、０Ｖに固定することができる。したがって、後述する書き込み動作において、データ読み出し用トランジスタの影響を受けずに、ノードＦＮａ、及びノードＦＮｂの電位を、確実に制御することができる。
【００９０】
初めに、図４及び図５に示すタイミングチャートの期間Ｔ１を参照しながら、データ“１０”の書き込み動作について説明する。まず、期間Ｔ１において、配線ＷＬｂ１に正の電位「＋ＶＨ」を印加する。すると、配線ＷＬｂ１と接続する容量素子Ｃｂの容量結合により、ノードＦＮｂの電位が、０Ｖから＋ＶＨに容量結合比をかけた電位程度にまで上昇する。ノードＦＮｂはトランジスタＴｒｗａのゲートと接続されているため、ノードＦＮｂの電位上昇により、トランジスタＴｒｗａが導通状態となる。一方、配線ＷＬａ１については、０Ｖに固定しておく。
【００９１】
次に、配線ＰＬａ１に正の電位「＋ＶＷ」を印加する。すると、上述した配線ＷＬａ１と、配線ＰＬａ１と、が交差するメモリセルＭＣ［１，１］が選択メモリセルとなり、トランジスタＴｒｗａ（導通状態）を介して、メモリセルＭＣ［１，１］のノードＦＮａに＋ＶＷが印加される。すると、ノードＦＮａと接続するトランジスタＴｒｗｂのゲートにも＋ＶＷが印加され、トランジスタＴｒｗｂが導通状態となる。ここで、配線ＰＬｂ１に０Ｖを印加すると、ノードＦＮｂから配線ＰＬｂ１への電荷流出が起こり、ノードＦＮｂに印加されていた＋ＶＨ近い電位が、０Ｖまで低下する。以上のようにして、メモリセルＭＣ［１，１］のノードＦＮａに＋ＶＷが、ノードＦＮｂに０Ｖが書き込まれる。その後、配線ＷＬｂ１、及び配線ＰＬａ１に印加していた電位を０Ｖに戻すことにより、メモリセルＭＣ［１，１］へのデータ“１０”書き込みが完了する。
【００９２】
なお、上記書き込み中、選択メモリセル（メモリセルＭＣ［１，１］）と接続する第１列目の配線ＷＬａ１、及び配線ＷＬｂ１以外の、配線ＷＬａ、及び配線ＷＬｂには、負の電位「−ＶＬ」を印加しておく。すると、第１列目以外のメモリセルＭＣのトランジスタＴｒｗａ（トランジスタＴｒｗｂ）のゲートには、容量素子Ｃｂ（容量素子Ｃａ）の容量結合によって負電位が印加されるため、当該トランジスタＴｒｗａ（トランジスタＴｒｗｂ）は非導通状態となる。これにより、第１列目以外のメモリセルＭＣへ、意図しないデータの書き込みが行われるのを確実に抑制することができる。
【００９３】
また、このとき、選択ストリング内において、第１列目以外のメモリセルＭＣが有するデータ読み出し用のトランジスタＴｒｒａ（トランジスタＴｒｒｂ）のゲートにも負電位が印加される。そのため、当該トランジスタＴｒｒａ（トランジスタＴｒｒｂ）は、メモリセルＭＣの記憶状態によらず、全て導通状態となる。ここで、上述したように、データ書き込みに際して、配線ＳＬａ１（配線ＳＬｂ１）、及び配線ＢＬａ１（配線ＢＬｂ１）には０Ｖが印加されている。そのため、データ書き込みで、当該トランジスタＴｒｒａ（トランジスタＴｒｒｂ）が導通状態となっても、当該トランジスタの半導体層の電位を０Ｖに固定しておくことができる。これにより、選択ストリング内のデータ読み出し用トランジスタの影響を受けずに、所定の選択メモリセル（メモリセルＭＣ［１，１］）に対して、確実に書き込み動作を行うことができる。
【００９４】
また、同時に、選択メモリセル（メモリセルＭＣ［１，１］）と接続する第１行目の配線ＰＬａ１及び配線ＰＬｂ１以外の、非選択の配線ＰＬａ及び配線ＰＬｂに対しては、−ＶＬを印加しておく。上述したように、非選択の第１列目のメモリセルＭＣは、全てのトランジスタＴｒｗａ及びトランジスタＴｒｗｂが、メモリセルＭＣの記憶状態によって導通状態又は非導通状態となっている。しかし、第１行目以外の配線ＰＬａ及び配線ＰＬｂの電位を−ＶＬに固定しておくことで、当該メモリセルＭＣにおいて、誤書き換えが生じるのを抑制することができる。
【００９５】
例えば、非選択の第１列目のメモリセルＭＣがデータ“１０”を保持している場合、ノードＦＮａには正の電位（＋ＶＷ）が印加された状態であるため、ノードＦＮａとゲートを接続するトランジスタＴｒｗｂは導通状態となっている。そのため、配線ＰＬｂに印加された電位−ＶＬが、トランジスタＴｒｗｂを介してノードＦＮｂに与えられ、ノードＦＮｂとゲートを接続するトランジスタＴｒｗａは、非導通状態となる。その結果、ノードＦＮａに印加された正の電位は保持される。なお、配線ＰＬｂからの印加電位−ＶＬによって、ノードＦＮｂの電位も、一時的に当初の０Ｖから−ＶＬに低下するが、書き込み動作終了後に配線ＰＬｂの電位を０Ｖに戻すことで、ノードＦＮｂの電位も０Ｖに戻る。一方、トランジスタＴｒｗａが非導通状態であるため、配線ＰＬａに印加された電位−ＶＬは、ノードＦＮａに書き込まれることはない。これにより、選択メモリセル（メモリセルＭＣ［１，１］）のデータ“１０”書き込み動作の影響を受けることなく、非選択の第１列目のメモリセルＭＣは、データ“１０”を保持し続けることができる。
【００９６】
また、例えば、非選択の第１列目のメモリセルＭＣがデータ“０１”を保持している場合、ノードＦＮｂには正の電位（＋ＶＷ）が印加された状態であるため、ノードＦＮｂとゲートを接続するトランジスタＴｒｗａは導通状態となっている。そのため、配線ＰＬａに印加された電位−ＶＬが、トランジスタＴｒｗａを介してノードＦＮａに与えられ、ノードＦＮａとゲートを接続するトランジスタＴｒｗｂは、非導通状態となる。その結果、ノードＦＮｂに印加された正の電位は保持される。なお、配線ＰＬａからの印加電位−ＶＬによって、ノードＦＮａの電位も、一時的に当初の０Ｖから−ＶＬに低下するが、書き込み動作終了後に配線ＰＬａの電位を０Ｖに戻すことで、ノードＦＮａの電位も０Ｖに戻る。一方、トランジスタＴｒｗｂが非導通状態であるため、配線ＰＬｂに印加された電位−ＶＬは、ノードＦＮｂに書き込まれることはない。これにより、選択メモリセル（メモリセルＭＣ［１，１］）のデータ“１０”書き込み動作の影響を受けることなく、非選択の第１列目のメモリセルＭＣは、データ“０１”を保持し続けることができる。
【００９７】
また、例えば、非選択の第１列目のメモリセルＭＣがデータ“１１”を保持している場合、ノードＦＮａとノードＦＮｂの双方に負の電位（−ＶＷ）が印加された状態であり、ノードＦＮａ（ノードＦＮｂ）とゲートを接続するトランジスタＴｒｗｂ（トランジスタＴｒｗａ）は、非導通状態となっている。ここで、選択メモリセル（メモリセルＭＣ［１，１］）へのデータ“１０”書き込みを行うために、配線ＷＬｂ１に正の電位（＋ＶＨ）が印加されると、トランジスタＴｒｗｂは導通状態となる。しかし、配線ＰＬｂ（及び配線ＰＬａ）に、ノードＦＮａ及びノードＦＮｂに保持されている電位（−ＶＷ）と大きさの近い負の電位−ＶＬが印加されていることで、ノードＦＮｂと、配線ＰＬｂと、の間で、電荷移動がほとんど起こらない。したがって、ノードＦＮｂに印加された−ＶＷは、そのまま維持される。また、配線ＷＬａ１については０Ｖに固定されているため、非選択の第１列目のメモリセルＭＣにおけるトランジスタＴｒｗａは、ゲートに−ＶＷが印加された状態に変化はなく、非導通状態を維持する。したがって、ノードＦＮａに印加された−ＶＷも、そのまま維持される。これにより、選択メモリセル（メモリセルＭＣ［１，１］）のデータ“１０”書き込み動作の影響を受けることなく、非選択の第１列目のメモリセルＭＣは、データ“１１”を保持し続けることができる。
【００９８】
また、例えば、非選択の第１列目のメモリセルＭＣがデータ“００”を保持している場合、ノードＦＮａとノードＦＮｂの双方とも空の状態であるため、ノードＦＮａ（ノードＦＮｂ）とゲートを接続するトランジスタＴｒｗｂ（トランジスタＴｒｗａ）は、非導通状態となっている。ここで、選択メモリセル（メモリセルＭＣ［１，１］）へのデータ“１０”書き込みを行うために、配線ＷＬｂ１に正の電位（＋ＶＨ）が印加されると、トランジスタＴｒｗａは導通状態となる。このとき、配線ＰＬａ（及び配線ＰＬｂ）に−ＶＬが印加されていることで、ノードＦＮａの電位は、一時的に当初の０Ｖから−ＶＬまで低下するが、書き込み動作終了後に配線ＰＬａの電位を０Ｖに戻すことで、ノードＦＮａの電位も０Ｖに戻る。一方、トランジスタＴｒｗｂが非導通状態であるため、配線ＰＬｂに印加された電位−ＶＬは、ノードＦＮｂに書き込まれることはない。これにより、選択メモリセル（メモリセルＭＣ［１，１］）のデータ“１０”書き込み動作の影響を受けることなく、非選択の第１列目のメモリセルＭＣは、データ“００”を保持し続けることができる。
【００９９】
以上のようにして、選択メモリセル（メモリセル［１，１］）にのみ、所望のデータ“１０”を書き込み、それ以外の非選択メモリセルには、一切のデータの書き込みがなされないようにすることができる。
【０１００】
なお、図４及び図５のタイミングチャートには示していないが、上で説明してきたデータ“１０”の書き込み動作において、配線ＷＬａ１への印加電位と配線ＷＬｂ１への印加電位を入れ替え、かつ、配線ＰＬａ１への印加電位と配線ＰＬｂ１への印加電位を入れ替えることで、メモリセルＭＣ［１，１］へのデータ“０１”書き込みを行うことができる。
【０１０１】
次に、図４及び図５に示すタイミングチャートの期間Ｔ８を参照しながら、データ“００”の書き込み動作について説明する。なお、データ“００”の書き込み動作は、所定のメモリセルＭＣに記憶されたデータを空にする動作ともいえるので、データ“００”書き込み動作のことを、「データ消去動作」と換言してもよい。
【０１０２】
図４及び図５のタイミングチャートに示すように、期間Ｔ８の前の時点では、選択メモリセル（メモリセルＭＣ［１，１］）に、上述したデータ“１０”が記憶されている。まず、期間Ｔ８において、配線ＷＬａ１には、負の電位「−ＶＨ」を印加する。すると、配線ＷＬａ１と接続する容量素子Ｃａの容量結合により、ノードＦＮａの電位が、もともと記憶されていた＋ＶＷ程度の電位から、負の電位にまで低下する。ノードＦＮａはトランジスタＴｒｗｂのゲートと接続されているため、ノードＦＮａの電位低下により、トランジスタＴｒｗｂが非導通状態となる。次いで、配線ＷＬｂ１に正の電位「＋ＶＬ」を印加する。すると、配線ＷＬｂ１と接続する容量素子Ｃｂの容量結合により、ノードＦＮｂの電位が、もともと記憶されていた０Ｖから＋ＶＬに容量結合比をかけた電位程度にまで上昇する。ノードＦＮｂはトランジスタＴｒｗａのゲートと接続されているため、ノードＦＮｂの電位上昇により、トランジスタＴｒｗａが導通状態となる。これにより、第１列目のｎ個のメモリセルＭＣにおいて、トランジスタＴｒｗａは導通状態となるが、トランジスタＴｒｗｂは非導通状態となる。
【０１０３】
次に、配線ＰＬａ１に０Ｖを印加する。すると、上述した配線ＷＬａ１と、配線ＰＬａ１と、が交差するメモリセルＭＣ［１，１］が選択メモリセルとなり、トランジスタＴｒｗａ（導通状態）を介して、メモリセルＭＣ［１，１］のノードＦＮａの電位が、上述した負電位の状態から０Ｖにまで上昇する。一方、ノードＦＮａとゲートが接続するトランジスタＴｒｗｂは、ゲートに０Ｖが印加されることになるため、非導通状態を維持する。その後、配線ＷＬａ１、及び配線ＷＬｂ１に印加していた電位を０Ｖに戻す。なお、容量素子Ｃｂには、もともと電荷が保持されていない。そのため、上述した配線ＷＬｂ１からの電位印加で、容量素子Ｃｂの容量結合によって、一時的に＋ＶＬに容量結合比をかけた電位程度にまで上昇していたノードＦＮｂの電位は、配線ＷＬｂ１の印加電位を０Ｖにすることにより、０Ｖに戻る。以上により、ノードＦＮａ、ノードＦＮｂともに印加電位が０Ｖの状態となり、メモリセルＭＣ［１，１］へのデータ“００”書き込み（データ消去）が完了する。
【０１０４】
なお、上記書き込み中は、データ“１０”書き込み時同様、選択メモリセル（メモリセルＭＣ［１，１］）と接続する第１列目の配線ＷＬａ１、及び配線ＷＬｂ１以外の、配線ＷＬａ、及び配線ＷＬｂに、負の電位「−ＶＬ」を印加しておく。かつ、選択メモリセル（メモリセルＭＣ［１，１］）と接続する第１行目の配線ＰＬａ１、及び配線ＰＬｂ１以外の、配線ＰＬａ、及び配線ＰＬｂに、負の電位「−ＶＬ」を印加しておく。これにより、先のデータ“１０”書き込み動作の例で説明したように、全ての非選択メモリセルへ、意図しないデータの書き込みが行われるのを抑制することができる。
【０１０５】
次に、図４及び図５に示すタイミングチャートの期間Ｔ１０を参照しながら、データ“１１”の書き込み動作について説明する。図４及び図５のタイミングチャートに示すように、期間Ｔ１０の前の時点では、選択メモリセル（メモリセルＭＣ［１，１］）に、上述したデータ“００”が記憶されている。すなわち、メモリセルＭＣ［１，１］のノードＦＮａ、及びノードＦＮｂにかかる電位は０Ｖの状態である。
【０１０６】
まず、期間Ｔ１０において、配線ＷＬａ１と配線ＷＬｂ１の双方の電位を０Ｖに固定した状態で、配線ＰＬａ１、及び配線ＰＬｂ１に負の電位「−ＶＷ」を印加する。すると、配線ＷＬａ１（配線ＷＬｂ１）と、配線ＰＬａ１（配線ＰＬｂ１）と、が交差するメモリセルＭＣ［１，１］が選択メモリセルとなり、トランジスタＴｒｗａ（トランジスタＴｒｗｂ）のソース又はドレインの一方と、トランジスタＴｒｗｂ（トランジスタＴｒｗａ）のゲートには、０Ｖの電位が印加され、トランジスタＴｒｗａ（トランジスタＴｒｗｂ）のソース又はドレインの他方には、−ＶＷが印加された状態となる。このとき、トランジスタＴｒｗａ、及びトランジスタＴｒｗｂの各端子（ソース、ドレイン、ゲート）間の相対的な電位差により、トランジスタＴｒｗａ、及びトランジスタＴｒｗｂは、ともに導通状態となる。これにより、ノードＦＮａには、配線ＰＬａ１から、トランジスタＴｒｗａを介して−ＶＷが印加され、ノードＦＮｂには、配線ＰＬｂ１から、トランジスタＴｒｗｂを介して−ＶＷが印加される。以上のようにして、メモリセルＭＣ［１，１］のノードＦＮａとノードＦＮｂの双方に、−ＶＷが書き込まれる。その後、配線ＰＬａ１、及び配線ＰＬｂ１に印加していた電位を０Ｖに戻すことにより、メモリセルＭＣ［１，１］へのデータ“１１”書き込みが完了する。
【０１０７】
なお、上記書き込み中は、データ“１０”書き込み時同様、選択メモリセル（メモリセルＭＣ［１，１］）と接続する第１列目の配線ＷＬａ１、及び配線ＷＬｂ１以外の、配線ＷＬａ、及び配線ＷＬｂに、負の電位「−ＶＬ」を印加しておく。かつ、選択メモリセル（メモリセルＭＣ［１，１］）と接続する第１行目の配線ＰＬａ１、及び配線ＰＬｂ１以外の、配線ＰＬａ、及び配線ＰＬｂの電位を、０Ｖに固定しておく。これにより、全ての非選択メモリセルへ、意図しないデータの書き込みが行われるのを抑制することができる。
【０１０８】
また、図４及び図５のタイミングチャートには示していないが、データ“１１”からデータ“００”への消去動作は、選択メモリセル（メモリセルＭＣ［１，１］）の配線ＷＬａ１、及び配線ＷＬｂ１に正の電位「＋ＶＨ」を印加し、容量結合によりトランジスタＴｒｗａ、及びトランジスタＴｒｗｂのゲートに正電位を印加することで、当該トランジスタを導通状態とし、さらに、配線ＰＬａ、及び配線ＰＬｂに０Ｖを印加して、ノードＦＮａ、及びノードＦＮｂに０Ｖを与えることで、実現することができる。
【０１０９】
以上のように、配線ＷＬ（配線ＷＬａ、配線ＷＬｂ）、及び配線ＰＬ（配線ＰＬａ、配線ＰＬｂ）の電位を制御することにより、ノードＦＮａ、及びノードＦＮｂに印加される電位を制御し、所望のメモリセルＭＣに、データ“１０”、データ“０１”、データ“００”、又はデータ“１１”の書き込みを行うことができる。なお、図４及び図５に示す動作では、メモリセルＭＣに記憶されているデータの内容によって、各配線に供給される電位が異なる。そのため、データを消去（データ“００”書き込み）する際は、あらかじめ所定のメモリセルＭＣからデータを読み出し、読み出したデータの内容に応じて消去動作を行うことが好ましい。
【０１１０】
なお、上記では、所定の選択メモリセル（ここでは、メモリセルＭＣ［１，１］）に対して、あるデータの書き込みを行う際、当該メモリセル以外のメモリセルは、全て非選択メモリセルであるものとして、書き込み動作を説明した。しかし、本発明の一態様に係る半導体装置１０では、配線ＷＬ（配線ＷＬａ、配線ＷＬｂ）を共通する同じ列のメモリセルＭＣのうち、同じデータを書き込もうとするメモリセルＭＣに対して、データ書き込みを一括で行ってもよい。例えば、配線ＷＬａ１、及び配線ＷＬｂ１を共通するメモリセルＭＣ（ｎ個）のうち、データ“１０”を書き込みたいメモリセルＭＣに対しては、配線ＷＬｂ１に＋ＶＨを印加した状態で、データ“１０”書き込みを行いたいメモリセルＭＣと接続する複数の行の配線ＰＬａに、同時に＋ＶＷを印加すればよい。また、例えば、同時にデータ“１１”を書き込みたい配線ＷＬ（配線ＷＬａ、配線ＷＬｂ）を共通する同じ列のメモリセルＭＣに対しては、配線ＷＬａ１、及び配線ＷＬｂ１の電位を０Ｖに切り替え、データ“１１”書き込みを行いたいメモリセルＭＣと接続する複数の行の配線ＰＬａ、及び配線ＰＬｂに、同時に−ＶＷを印加すればよい。このようにして、配線ＷＬを共通する同じ列のメモリセルＭＣに対して、それぞれのデータごとに一括で書き込みを行うことができる。
【０１１１】
なお、ある配線ＷＬを共通するメモリセルＭＣに対して、上記のような一括でのデータ書き込みを行う際、他の配線ＷＬと接続するメモリセルＭＣ（非選択メモリセル）については、意図しないデータの書き込みがなされないようにするため、上述した誤書き換えを抑制する電位−ＶＬを、非選択の配線ＰＬａ、及び配線ＰＬｂに印加しておけばよい。
【０１１２】
［データ読み出し動作］
まず、図４及び図５に示すタイミングチャートを用いて、図３に示すメモリセルＭＣ［１，１］に記憶されたデータの読み出し動作の例について説明する。図４及び図５において、期間Ｔ３乃至期間Ｔ６が、データの読み出しを行う期間である。
【０１１３】
図４及び図５のタイミングチャートに示すように、期間Ｔ３の前の時点では、選択メモリセル（メモリセルＭＣ［１，１］）に、データ“１０”が記憶されている。すなわち、メモリセルＭＣ［１，１］において、ノードＦＮａには＋ＶＷ程度の電位、ノードＦＮｂには０Ｖの電位が印加された状態となっている。
【０１１４】
まず、期間Ｔ３において、配線ＳＳＬ、及び配線ＤＳＬに負の電位「−ＶＲ」を印加する。これにより、ストリング選択用トランジスタ（トランジスタＴｒｓａ、トランジスタＴｒｓｂ、トランジスタＴｒｄａ、トランジスタＴｒｄｂ）が導通状態となる。上述したように、各ストリング内のデータ読み出し用トランジスタ（トランジスタＴｒｒａ、及びトランジスタＴｒｒｂ）は、もともとノーマリーオンのトランジスタ特性を有している。そのため、ストリング選択用トランジスタを導通状態にすることで、ストリング内で直列接続された読み出し用トランジスタを介して、選択メモリセル（メモリセルＭＣ［１，１］）に保持されたデータに応じた出力を、配線ＢＬａ、及び配線ＢＬｂから得ることができる。
【０１１５】
ここで、メモリセルＭＣ［１，１］に記憶されたデータのうち、回路ＭＣａの保持データを読み出す動作について、図４及び図５に示すタイミングチャートにおける期間Ｔ３、及び期間Ｔ４を参照しながら説明する。
【０１１６】
まず、配線ＷＬｂ１、及び配線ＳＬａ１に負の電位「−ＶＲ」を印加した状態で、配線ＷＬａ１に電位「０Ｖ」を印加する。なお、配線ＷＬａ１への当該印加電位（０Ｖ）を、以下では、「第１の読み出し電位」と呼ぶ。すると、回路ＭＣａの保持データの種類に応じて、トランジスタＴｒｒａのゲートに印加される電位の大きさが変わり、トランジスタＴｒｒａの導通状態が変わる。その結果、回路ＭＣａの保持データに応じて、トランジスタＴｒｒａが導通又は非導通となり、導通ならば、配線ＳＬａ１の電位が配線ＢＬａ１に出力され、非導通ならば、配線ＢＬａ１に０Ｖが出力される。  
【０１１７】
次に、期間Ｔ４において、配線ＷＬａ１に正の電位「＋ＶＲ」を印加する。なお、配線ＷＬａ１への当該印加電位（＋ＶＲ）を、以下では、「第２の読み出し電位」と呼ぶ。すると、「第１の読み出し電位」印加時同様、配線ＢＬａ１には、回路ＭＣａの保持データに応じた出力が得られる。
【０１１８】
上述した「第１の読み出し電位」、及び「第２の読み出し電位」を、それぞれ配線ＷＬａ１に印加することにより、上述したデータ“１０”、データ“０１”、データ“１１”、及びデータ“００”を識別する出力を得ることができる。
【０１１９】
例えば、回路ＭＣａが空（すなわち、ノードＦＮａの印加電位が０Ｖ）の場合、配線ＷＬａ１に「第１の読み出し電位（０Ｖ）」を印加すると、読み出し用トランジスタＴｒｒａは、図６（Ｄ）に示すような、ノーマリーオン気味のＶｇ−Ｉｄ特性を示す。このため、配線ＢＬａ１には、配線ＳＬａ１に印加した負の電位「−ＶＲ」と同等の電位が出力される。一方、配線ＷＬａ１に「第２の読み出し電位（＋ＶＲ）」を印加すると、読み出し用トランジスタＴｒｒａは、図６（Ａ）に示すようなＶｇ−Ｉｄを示して非導通状態となり、配線ＢＬａ１には、０Ｖが出力される。
【０１２０】
また、例えば、回路ＭＣａに正の電荷（例えば、ノードＦＮａの電位が＋ＶＷ程度）が保持されている場合、配線ＷＬａ１に「第１の読み出し電位（０Ｖ）」を印加すると、読み出し用トランジスタＴｒｒａは、図６（Ａ）に示すようなＶｇ−Ｉｄ特性を示して非導通状態となる。そのため、配線ＢＬａ１には、０Ｖが出力される。一方、配線ＷＬａ１に「第２の読み出し電位（＋ＶＲ）」を印加すると、読み出し用トランジスタＴｒｒａは、より非導通状態となる。そのため、配線ＢＬａ１には、やはり０Ｖが出力される。したがって、配線ＷＬａ１に「第１の読み出し電位（０Ｖ）」、「第２の読み出し電位（＋ＶＲ）」のいずれを印加した場合においても、配線ＢＬａ１には０Ｖが出力される。
【０１２１】
また、例えば、回路ＭＣａに負の電荷（例えば、ノードＦＮａの電位が−ＶＷに程度）が保持されている場合、配線ＷＬａ１に「第１の読み出し電位（０Ｖ）」を印加すると、読み出し用トランジスタＴｒｒａは、図６（Ｃ）に示すような、ノーマリーオンのＶｇ−Ｉｄ特性を示して導通状態となる。そのため、配線ＢＬａ１には、配線ＳＬａ１に印加した負の電位「−ＶＲ」と同等の電位が出力される。一方、配線ＷＬａ１に「第２の読み出し電位（＋ＶＲ）」を印加すると、読み出し用トランジスタＴｒｒａは、図６（Ｄ）に示すようなノーマリーオン気味のＶｇ−Ｉｄ特性を示して導通状態となる。そのため、この場合も、配線ＢＬａ１には、配線ＳＬａ１に印加した負の電位「−ＶＲ」と同等の電位が出力される。したがって、配線ＷＬａ１に「第１の読み出し電位（０Ｖ）」、「第２の読み出し電位（＋ＶＲ）」のいずれを印加した場合においても、配線ＢＬａには−ＶＲが出力される。
【０１２２】
このように、「第１の読み出し電位」、及び「第２の読み出し電位」を、それぞれ配線ＷＬａ１に印加することにより、配線ＢＬａ１には、異なる電位の出力がされる。その結果、データの出力を行う配線ＢＬａ１には、異なる組み合わせの２種類の電位が出力される。この２種類の電位をモニタすることにより、回路ＭＣａに記憶されたデータの種類を識別することができる。
【０１２３】
続いて、メモリセルＭＣ［１，１］に記憶されたデータのうち、回路ＭＣｂの保持データを読み出す動作について、図４及び図５に示すタイミングチャートにおける期間Ｔ５、及び期間Ｔ６を参照しながら説明する。
【０１２４】
まず、期間Ｔ５において、配線ＷＬａ１、及び配線ＳＬｂ１に負の電位「−ＶＲ」を印加した状態で、配線ＷＬｂ１に「第１の読み出し電位」である「０Ｖ」を印加する。すると、回路ＭＣｂの保持データの種類に応じて、トランジスタＴｒｗｂのゲートに印加される電位の大きさが変わり、トランジスタＴｒｗｂの導通状態が変わる。その結果、配線ＢＬｂ１には、回路ＭＣｂの保持データに応じた電位が出力される。
【０１２５】
次に、期間Ｔ６において、配線ＷＬｂ１に「第２の読み出し電位」である正の電位「＋ＶＲ」を印加する。すると、「第１の読み出し電位」印加時同様、配線ＢＬｂ１には、回路ＭＣｂの保持データに応じた電位が出力される。
【０１２６】
上述した「第１の読み出し電位」、及び「第２の読み出し電位」を、それぞれ配線ＷＬｂ１に印加することにより、配線ＢＬｂ１には、異なる電位の出力がされる。その結果、データの出力を行う配線ＢＬｂ１には、異なる組み合わせの２種類の電位が出力される。この２種類の電位をモニタすることにより、回路ＭＣｂに記憶されたデータの種類を識別することができる。
【０１２７】
なお、読み出し動作中（期間Ｔ３乃至期間Ｔ６）は、第１列目以外に属するメモリセルＭＣ（非選択メモリセル）と接続する全ての配線ＷＬ（配線ＷＬａ、配線ＷＬｂ）に対して、負の電位「−ＶＲ」を印加しておく。これにより、選択ストリング内の選択メモリセル（メモリセルＭＣ［１，１］）以外の、全ての読み出し用トランジスタ（トランジスタＴｒｒａ、トランジスタＴｒｒｂ）を確実に導通状態にできるため、選択メモリセルの読み出し用トランジスタ（トランジスタＴｒｒａ、トランジスタＴｒｒｂ）の駆動能力の違いのみで決まる配線ＢＬａ、及び配線ＢＬｂへの出力を、検出しやすくすることができる。
【０１２８】
以上の一連の動作（期間Ｔ３乃至期間Ｔ６）により、メモリセルＭＣ［１，１］に記憶されているデータを読み出すことができる。
【０１２９】
なお、上記では、メモリセルＭＣ［１，１］における回路ＭＣａと回路ＭＣｂの読み出し動作を、それぞれ異なる期間に行う例について説明した。しかし、本発明の一態様に係る半導体装置１０では、回路ＭＣａの保持データを出力する配線（配線ＢＬａ）と、回路ＭＣｂの保持データを出力する配線（配線ＢＬｂ）とが、それぞれ異なるため、回路ＭＣａと回路ＭＣｂの読み出し動作を同時に行ってもよい。例えば、上で説明した回路ＭＣａの読み出し動作（期間Ｔ３、及び期間Ｔ４）と、回路ＭＣｂの読み出し動作（期間Ｔ５、及び期間Ｔ６）とを、それぞれ同じタイミングで行うことで、回路ＭＣａと回路ＭＣｂの読み出し動作を同時に行うことができる。
【０１３０】
［データ保持動作］
本発明の一態様に係るメモリセルＭＣは、ノードＦＮａ、及びノードＦＮｂに印加された電位が、正、０Ｖ、負のいずれであっても、その電位を保持することができる。
【０１３１】
基本的に、データ保持動作は、上で説明したデータ書き込み動作後に、全ての配線にかかる電位をオフ（０Ｖ）にするだけで実現することができる。
【０１３２】
例えば、メモリセルＭＣ［１，１］にデータ“１０”を保持させる場合、上述のデータ“１０”書き込み動作後に、配線ＷＬｂ１に印加していた電位「＋ＶＨ」、配線ＰＬａ１に印加していた電位「＋ＶＷ」、及び、非選択メモリセルと接続する配線ＷＬ（配線ＷＬａ、配線ＷＬｂ）に印加していた電位「−ＶＬ」を、全てオフ（０Ｖ）にすればよい。このとき、選択メモリセル（メモリセルＭＣ［１，１］）のノードＦＮａには正の電位「＋ＶＷ」が、ノードＦＮｂには「０Ｖ」が、それぞれ印加された状態となっている。この場合、ノードＦＮａとゲートを接続するトランジスタＴｒｗｂについては、導通状態となっている。しかし、配線ＰＬｂ１の電位が０Ｖであることにより、ノードＦＮｂと、配線ＰＬｂ１との間で、トランジスタＴｒｗｂを介した電荷流出が生じなくなる。したがって、ノードＦＮｂに印加されていた０Ｖの電位は、そのまま維持される。また、これにより、ノードＦＮｂとゲートを接続するトランジスタＴｒｗａは、非導通状態を維持するため、ノードＦＮａに印加された＋ＶＷも、そのまま維持される。このようにして、データ“１０”書き込み後に、全ての配線にかかる電位を０Ｖにするだけで、当該データを保持させることができる。なお、図４及び図５に示すタイミングチャートでは、期間Ｔ２が、メモリセルＭＣ［１，１］のデータ“１０”保持動作に該当する。
【０１３３】
また、図４及び図５のタイミングチャートでは示してないが、データ“０１”についても、データ書き込み後に、全ての配線にかかる電位を０Ｖにすることで、上と同じ原理によって当該データを保持させることができる。
【０１３４】
また、例えば、メモリセルＭＣ［１，１］にデータ“００”を保持させる場合、上述のデータ“００”書き込み動作後に、配線ＷＬａ１に印加していた電位「−ＶＨ」、配線ＷＬｂ１に印加していた電位「＋ＶＬ」、及び、非選択メモリセルと接続する配線ＷＬ（配線ＷＬａ、配線ＷＬｂ）に印加していた電位「−ＶＬ」を、全てオフ（０Ｖ）にすればよい。このとき、選択メモリセル（メモリセルＭＣ［１，１］）のノードＦＮａ、及びノードＦＮｂの双方とも、電位０Ｖの状態となっている。ここで、上述したように、トランジスタＴｒｗａ、及びトランジスタＴｒｗｂは、ノーマリーオフの電気特性を有する。そのため、ノードＦＮａ、及びノードＦＮｂからの印加電位が０Ｖである場合、それぞれのノードとゲートを接続するトランジスタＴｒｗｂ、及びトランジスタＴｒｗａは、いずれも非導通状態を維持する。したがって、ノードＦＮａ、及びノードＦＮｂの電位０Ｖは、そのまま維持される。このようにして、データ“００”書き込み後に、全ての配線にかかる電位を０Ｖにするだけで、当該データを保持させることができる。なお、図４及び図５に示すタイミングチャートでは、期間Ｔ９が、メモリセルＭＣ［１，１］のデータ“００”保持動作に該当する。
【０１３５】
また、例えば、メモリセルＭＣ［１，１］にデータ“１１”を保持させる場合、上述のデータ“１１”書き込み動作後に、配線ＰＬａ１、及び配線ＰＬｂ１に印加していた電位「−ＶＷ」、及び、非選択メモリセルと接続する配線ＷＬ（配線ＷＬａ、配線ＷＬｂ）に印加していた電位「−ＶＬ」を、全てオフ（０Ｖ）にすればよい。このとき、選択メモリセル（メモリセルＭＣ［１，１］）のノードＦＮａ、及びノードＦＮｂの双方とも、負の電位「−ＶＷ」が印加された状態となっている。そのため、ノードＦＮａとゲートを接続するトランジスタＴｒｗｂ、及び、ノードＦＮｂとゲートを接続するトランジスタＴｒｗａの双方とも、非導通状態となっている。したがって、ノードＦＮａ、及びノードＦＮｂに印加された−ＶＷは、そのまま維持される。このようにして、データ“１１”書き込み後に、全ての配線にかかる電位を０Ｖにするだけで、当該データを保持させることができる。なお、図４及び図５に示すタイミングチャートでは、期間Ｔ１１が、メモリセルＭＣ［１，１］のデータ“１１”保持動作に該当する。
【０１３６】
ここで、上述したメモリセルＭＣ［１，１］の各種データ（データ“１０”、データ“０１”、データ“１１”、データ“００”）保持時に、トランジスタＴｒｗａ、及びトランジスタＴｒｗｂに印加されるストレスについて改めて整理する。データ“１０”保持時には、トランジスタＴｒｗａに＋ＤＢＳが印加され、トランジスタＴｒｗｂに＋ＧＢＳが印加される。また、データ“０１”保持時には、トランジスタＴｒｗａに＋ＧＢＳが印加され、トランジスタＴｒｗｂに＋ＤＢＳが印加される。また、データ“１１”保持時には、トランジスタＴｒｗａとトランジスタＴｒｓｂの双方に、−ＤＢＳ及び−ＧＢＳが印加される。そして、データ“００”保持時には、トランジスタＴｒｗａとトランジスタＴｒｗｂの双方とも、印加ストレス無し（０Ｖ）となる（表２参照。）。
【０１３７】
このように、本発明の一態様では、メモリセルＭＣが、異なる４種類のデータ（データ“１０”、データ“０１”、データ“１１”、データ“００”）をそれぞれ均等に保持することによって、メモリセルＭＣが有するトランジスタＴｒｗａ、及びトランジスタＴｒｗｂに対して、異なる４種類のストレス（＋ＤＢＳ、＋ＧＢＳ、−ＤＢＳ、−ＧＢＳ）が均等に印加される構成となっている。このため、本発明の一態様では、メモリセルＭＣの各種データ保持動作を通じて、メモリセルＭＣが有するトランジスタＴｒｗａ、及びトランジスタＴｒｗｂに、特定のストレスのみが集中的に印加される状態が無くなる。すなわち、保持データの種類によって、トランジスタＴｒｗａ、及びトランジスタＴｒｗｂに印加されるストレスの種類が変わるため、保持動作における一方の極性のストレスの印加時間を短縮させることができる。
【０１３８】
また、仮に、上記のうちのいずれかの印加ストレスによって、トランジスタＴｒｗａ、又は／及びトランジスタＴｒｗｂに劣化が生じたとしても、当該ストレスと逆の極性を有するストレスが印加されるデータ保持動作を行い、当該劣化と正反対の劣化（例えば、Ｖｇ−Ｉｄ特性のプラスシフトに対するマイナスシフトなど）をすることによって、互いの劣化を相殺することができる。
【０１３９】
例えば、データ“０１”保持時には、トランジスタＴｒｗａに＋ＧＢＳが印加される。＋ＧＢＳでは、トランジスタのゲート絶縁体に正の電位が印加されるため、チャネル形成領域を有する半導体層から電子又は負イオンが引き抜かれ、当該電子がゲート絶縁体中や、ゲート絶縁体と半導体層との界面に捕獲（トラップともいう。）される場合がある。そして、当該電子又は負イオンが捕獲されると、トランジスタＴｒｗａのＶｇ−Ｉｄ特性は、プラスシフトを誘発する場合がある。一方、データ“１１”保持時には、トランジスタＴｒｗａに−ＧＢＳ（及び−ＤＢＳ）が印加される。−ＧＢＳでは、トランジスタのゲート絶縁体に負の電位が印加されるため、データ“０１”保持動作でトランジスタＴｒｗａのゲート絶縁体に捕獲された電子又は負イオンを、半導体層に放出できる場合がある。したがって、仮に、データ“０１”保持動作でトランジスタＴｒｗａが劣化（例えば、Ｖｇ−Ｉｄ特性がプラスシフト）したとしても、その後にデータ“１１”保持を行うことで、プラスシフトしたＶｇ−Ｉｄ特性をマイナスシフトさせ、正常なＶｇ−Ｉｄ特性に回復させることができる場合がある。
【０１４０】
ここで、データ“１０”、データ“０１”、データ“１１”、データ“００”が、メモリセルＭＣに記憶される確率が概ね等しいと考えると、表２より、トランジスタＴｒａ、及びトランジスタＴｒｂには、異なる４種類のストレス（＋ＤＢＳ、＋ＧＢＳ、−ＤＢＳ、−ＧＢＳ）が、それぞれ均等に印加されることになる。そのため、トランジスタＴｒａ、及びトランジスタＴｒｂの劣化を、より効果的に抑制することができる。なお、メモリセルＭＣに記憶された特定のデータの保持期間が長くなると予想される場合は、データを記憶するメモリセルＭＣを意図的に変える動作などを行うことで、トランジスタＴｒａ、及びトランジスタＴｒｂに印加される電圧ストレスを制御してもよい。このようにして、本発明の一態様では、良好な信頼性を有する半導体装置を提供することができる。
【０１４１】
なお、長期間のメモリセルＭＣのデータ保持を実現するためには、メモリセルＭＣを構成するトランジスタＴｒｗａ、及びトランジスタＴｒｗｂのオフ電流（Ｖｇ−Ｉｄ特性のＶｇ＝０ＶにおけるＩｄと換言してもよい。）をできるだけ小さくする必要がある。本発明の一態様に係るトランジスタＴｒｗａ、及びトランジスタＴｒｗｂでは、チャネル形成領域に金属酸化物を用いることによって、Ｓｉなどを用いる場合と比べて、大幅にトランジスタのオフ電流を小さくすることができる。そのため、本発明の一態様に係る半導体装置では、極めて長期間のデータ保持が可能となる。また、長期間のデータ保持が可能となることで、メモリセルＭＣのリフレッシュ動作が不要となるか、リフレッシュ動作の頻度を極めて少なくすることができる。そのため、本発明の一態様では、極めて消費電力の小さい半導体装置を提供することができる。
【０１４２】
以上のように、本発明の一態様に係る半導体装置１０は、良好な信頼性と低消費電力の双方を実現することができる。
【０１４３】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０１４４】
（実施の形態２）
本実施の形態では、上記の実施の形態で説明した半導体装置１０を用いた記憶装置の構成例について説明する。
【０１４５】
図７に、記憶装置５００の構成例を示す。記憶装置５００は、セルアレイ５１０、及び駆動回路部５２０を有する。
【０１４６】
セルアレイ５１０は、複数のメモリセルＭＣを有し、データを記憶する機能を有する。セルアレイ５１０として、上記実施の形態で説明した半導体装置１０を用いることができる。
【０１４７】
駆動回路部５２０は、駆動回路５３０、駆動回路５４０、駆動回路５５０、制御回路５６０、及び出力回路５７０を有する。駆動回路５３０は、配線ＷＬａ、及び配線ＷＬｂの電位を制御する機能を有する。駆動回路５４０は、配線ＢＬａ、配線ＢＬｂ、配線ＰＬａ、及び配線ＰＬｂの電位を制御する機能を有する。駆動回路５５０は、配線ＳＬａ、及び配線ＳＬｂの電位を制御する機能を有する。
【０１４８】
駆動回路５３０は、デコーダ５３１、列ドライバ５３２、及びセンスアンプ５３３を有する。
【０１４９】
デコーダ５３１は、外部から入力されたアドレス信号ＡＤＤＲをデコードして、列ドライバ５３２又はセンスアンプ５３３に制御信号を供給する機能を有する。
【０１５０】
列ドライバ５３２は、所定の列のメモリセルＭＣと接続された配線ＷＬａ、及び配線ＷＬｂを選択する機能と、配線ＷＬａ、及び配線ＷＬｂにデータの書き込み、読み出し、又は消去を行うための電位を供給する機能を有する。配線ＷＬａ、及び配線ＷＬｂの選択は、デコーダ５３１から入力される制御信号に基づいて行われる。また、データの書き込みを行う際に、配線ＷＬａ、及び配線ＷＬｂに供給される電位は、外部から入力されるデータＷＤＡＴＡを用いて生成される。データＷＤＡＴＡは、セルアレイ５１０に書き込むデータに対応する。
【０１５１】
センスアンプ５３３は、列ドライバ５３２で生成された電位を増幅して、配線ＷＬａ、及び配線ＷＬｂに供給する機能を有する。なお、列ドライバ５３２で生成された電位を増幅する必要がない場合は、センスアンプ５３３を省略することができる。
【０１５２】
駆動回路５４０は、デコーダ５４１、行ドライバ５４２、センスアンプ５４３、及びプリチャージ回路５４４を有する。
【０１５３】
デコーダ５４１は、外部から入力されたアドレス信号ＡＤＤＲをデコードして、行ドライバ５４２又はセンスアンプ５４３に制御信号を供給する機能を有する。
【０１５４】
行ドライバ５４２は、所定の行のメモリセルＭＣと接続された配線ＢＬａ、配線ＢＬｂ、配線ＰＬａ、及び配線ＰＬｂを選択する機能と、配線ＢＬａ、配線ＢＬｂ、配線ＰＬａ、及び配線ＰＬｂにデータの書き込み、又は消去を行うための電位を供給する機能を有する。配線ＢＬａ、配線ＢＬｂ、配線ＰＬａ、及び配線ＰＬｂの選択は、デコーダ５４１から入力される制御信号に基づいて行われる。また、データの書き込みを行う際に、配線ＢＬａ、配線ＢＬｂ、配線ＰＬａ、及び配線ＰＬｂに供給される電位は、外部から入力されるデータＷＤＡＴＡを用いて生成される。
【０１５５】
センスアンプ５４３は、行ドライバ５４２で生成された電位を増幅して、配線ＢＬａ、配線ＢＬｂ、配線ＰＬａ、及び配線ＰＬｂに供給する機能を有する。また、センスアンプ５４３は、セルアレイ５１０に記憶されたデータに対応する電位を増幅して、出力回路５７０に出力する機能を有する。なお、行ドライバ５４２で生成された電位、及びセルアレイ５１０から出力された電位を増幅する必要がない場合は、センスアンプ５４３を省略することができる。
【０１５６】
プリチャージ回路５４４は、配線ＢＬａ、及び配線ＢＬｂを所定の電位にプリチャージする機能と、配線ＢＬａ、及び配線ＢＬｂをフローティング状態にする機能を有する。なお、プリチャージ回路５４４は、配線ＰＬａ、及び配線ＰＬｂを所定の電位にプリチャージする機能と、配線ＰＬａ、及び配線ＰＬｂをフローティング状態にする機能を有していてもよい。
【０１５７】
駆動回路５５０は、デコーダ５５１、行ドライバ５５２、及びセンスアンプ５５３を有する。
【０１５８】
デコーダ５５１は、外部から入力されたアドレス信号ＡＤＤＲをデコードして、行ドライバ５５２又はセンスアンプ５５３に制御信号を供給する機能を有する。
【０１５９】
行ドライバ５５２は、所定の行のメモリセルＭＣと接続された配線ＳＬａ、及び配線ＳＬｂを選択する機能と、配線ＳＬａ、及び配線ＳＬｂにデータの読み出しを行うための電位を供給する機能を有する。配線ＳＬａ、及び配線ＳＬｂの選択は、デコーダ５５１から入力される制御信号に基づいて行われる。また、配線ＳＬａ、及び配線ＳＬｂに供給する電位は、外部から入力されるデータＷＤＡＴＡに基づいて生成される。
【０１６０】
センスアンプ５５３は、行ドライバ５５２で生成された電位を増幅して、配線ＳＬａ、及び配線ＳＬｂに供給する機能を有する。なお、行ドライバ５５２で生成された電位を増幅する必要がない場合は、センスアンプ５５３を省略することができる。
【０１６１】
制御回路５６０は、駆動回路部５２０の動作全般を制御する機能を有するロジック回路であり、駆動回路５３０、駆動回路５４０、及び駆動回路５５０の動作を制御するための信号を生成する機能を有する。具体的には、制御回路５６０は、外部から入力された信号を用いて論理演算を行うことにより、制御信号を生成し、当該制御信号を駆動回路５３０、駆動回路５４０、及び駆動回路５５０に供給する機能を有する。制御回路５６０に入力される信号としては、例えば、チップイネーブル信号、書き込みイネーブル信号、読み出しイネーブル信号などが挙げられる。
【０１６２】
出力回路５７０は、セルアレイ５１０から読み出されたデータの、外部への出力を制御する機能を有する。データの読み出し動作が行われると、セルアレイ５１０から読み出し電位が駆動回路５４０に供給される。読み出し電位は、センスアンプ５４３で増幅された後、出力回路５７０を介して、データＲＤＡＴＡとして外部に出力される。
【０１６３】
なお、図７では、配線ＢＬａ、配線ＢＬｂ、配線ＰＬａ、及び配線ＰＬｂの電位を制御する機能を有する駆動回路５４０と、配線ＳＬａ、及び配線ＳＬｂの電位を制御する機能を有する駆動回路５５０とが、個別に設けられた構成例を示しているが、配線ＢＬａ、配線ＢＬｂ、配線ＰＬａ、配線ＰＬｂ、配線ＳＬａ、及び配線ＳＬｂの電位が、同じ駆動回路によって制御される構成としてもよい。また、配線ＢＬａ、及び配線ＢＬｂの電位を制御する機能を有する駆動回路と、配線ＰＬａ、及び配線ＰＬｂの電位を制御する機能を有する駆動回路とが、個別に設けられた構成としてもよい。
【０１６４】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０１６５】
（実施の形態３）
本実施の形態では、上記の実施の形態で説明した半導体装置又は記憶装置の応用例について説明する。
【０１６６】
＜コンピュータ＞
半導体装置１０又は記憶装置５００は、コンピュータの記憶装置に用いることができる。図８に、コンピュータ７００の構成例を示す。コンピュータ７００は、入力装置７１０、出力装置７２０、中央演算処理装置７３０、及び主記憶装置７４０を有する。
【０１６７】
中央演算処理装置７３０は、制御回路７３１、演算回路７３２、記憶装置７３３、及び記憶装置７３４を有する。
【０１６８】
入力装置７１０は、コンピュータ７００の外部からのデータを受信する機能を有する。出力装置７２０は、コンピュータ７００の外部にデータを出力する機能を有する。
【０１６９】
制御回路７３１は、入力装置７１０、出力装置７２０、主記憶装置７４０、演算回路７３２、記憶装置７３３、及び記憶装置７３４に制御信号を出力する機能を有する。演算回路７３２は、入力されたデータを用いて演算を行う機能を有する。記憶装置７３３は、演算回路７３２における演算に用いられるデータを保持することができ、レジスタとしての機能を有する。記憶装置７３４は、主記憶装置７４０内のデータの一部を記憶することができ、キャッシュメモリとしての機能を有する。
【０１７０】
なお、図８において、記憶装置７３４は、中央演算処理装置７３０の内部に設けられているが、中央演算処理装置７３０の外部に設けられていてもよいし、中央演算処理装置７３０の内部と外部の両方に設けられていてもよい。また、記憶装置７３４は、中央演算処理装置７３０の内部と外部の両方に、それぞれ複数設けられていてもよい。記憶装置７３４が、中央演算処理装置７３０の内部と外部の両方に設けられている場合、内部に設けられた記憶装置７３４は一次キャッシュとして用いることができ、外部に設けられた記憶装置７３４は二次キャッシュとして用いることができる。
【０１７１】
記憶装置７３３、及び記憶装置７３４は、主記憶装置７４０よりも高速な動作が可能である。また、主記憶装置７４０の容量は、記憶装置７３４の容量よりも大きく、記憶装置７３４の容量は、記憶装置７３３の容量よりも大きい構成とすることができる。
【０１７２】
キャッシュメモリとしての機能を有する記憶装置７３４を設けることにより、中央演算処理装置７３０の処理速度を向上させることができる。
【０１７３】
上記実施の形態における半導体装置１０又は記憶装置５００は、記憶装置７３４又は主記憶装置７４０に用いることが好ましい。これにより、信頼性の高いコンピュータを実現することができる。
【０１７４】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０１７５】
（実施の形態４）
本実施の形態では、上記実施の形態で説明した半導体装置などを電子部品に適用する例、及び、当該電子部品を具備する電子機器に適用する例について、図９乃至図１２を用いて説明する。
【０１７６】
＜ウエハ・チップ＞
図９（Ａ）は、ダイシング処理が行われる前の基板１００１の上面図を示している。基板１００１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板１００１上には、複数の回路領域１００２が設けられている。回路領域１００２には、上記実施の形態に示す半導体装置などを設けることができる。
【０１７７】
複数の回路領域１００２は、それぞれが分離領域１００３に囲まれている。分離領域１００３と重なる位置に分離線（「ダイシングライン」ともいう。）１００４が設定される。分離線１００４に沿って基板１００１を切断することで、回路領域１００２を含むチップ１００５を、基板１００１から切り出すことができる。図９（Ｂ）に、チップ１００５の拡大図を示す。
【０１７８】
また、分離領域１００３に導電層や半導体層を設けてもよい。分離領域１００３に導電層や半導体層を設けることで、ダイシング工程時に生じ得るＥＳＤ（Ｅｒｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電気放電）を緩和し、ダイシング工程起因の歩留まり低下を抑制することができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に流しながら行われる。分離領域１００３に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
【０１７９】
分離領域１００３に設ける半導体層としては、バンドギャップが２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．７ｅＶ以上３．５ｅＶ以下の材料を用いるとよい。このような材料を用いると、基板１００１上に蓄積された電荷をゆっくりと放電することができるため、ＥＳＤによる電荷の急激な移動が抑えられ、静電破壊を生じにくくすることができる。
【０１８０】
＜電子部品＞
チップ１００５を電子部品に適用する例について、図１０を用いて説明する。なお、電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。
【０１８１】
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と当該半導体装置以外の部品が組み合わされて完成する。
【０１８２】
図１０（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において、上記実施の形態に示した半導体装置を有する素子基板を完成させた後、当該素子基板の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行う（ステップＳ１）。研削により素子基板を薄くすることで、素子基板の反りなどを低減し、電子部品の小型化を図ることができる。
【０１８３】
次に、素子基板を複数のチップに分離する「ダイシング工程」を行う（ステップＳ２）。そして、分離したチップを個々ピックアップしてリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ３）。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップを接合してもよい。
【０１８４】
次いで、リードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０１８５】
ワイヤーボンディングされたチップは、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な外力から保護することができ、また水分や埃による特性の劣化（信頼性の低下）を低減することができる。
【０１８６】
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行う（ステップＳ６）。めっき処理によりリードの錆を防止し、後にプリント基板に設ける際のはんだ付けをより確実に行うことができる。次いで、リードを切断、及び成形加工する「成形工程」を行う（ステップＳ７）。
【０１８７】
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行う（ステップＳ８）。そして外観形状の良否や動作不良の有無などを調べる「検査工程」（ステップＳ９）を経て、電子部品が完成する。
【０１８８】
また、完成した電子部品の斜視模式図を図１０（Ｂ）に示す。図１０（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図１０（Ｂ）に示す電子部品１１０１は、リード付きの半導体装置を示している。当該半導体装置としては、上記実施の形態に示した半導体装置などを用いることができる。
【０１８９】
図１０（Ｂ）に示す電子部品１１０１は、例えば、プリント基板１１０２上に設けられる。このような電子部品１１０１が複数組み合わされて、それぞれがプリント基板１１０２上で電気的に接続されることで、電子部品が設けられた基板１１０３が完成する。完成した基板１１０３は、電子機器などに用いられる。
【０１９０】
＜電子機器＞
上記の基板１１０３は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、及び電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、カメラ（ビデオカメラ、デジタルスチルカメラ等）、表示装置、パーソナルコンピュータ（ＰＣ）、携帯電話、携帯型を含むゲーム機、携帯型情報端末（スマートフォン、タブレット型情報端末など）、電子書籍端末、ウエアラブル型情報端末（時計型、ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、家庭用電化製品などが挙げられる。
【０１９１】
以下に、図１１及び図１２を参照して、電子機器の構成例を示す。なお、電子機器の表示部には、タッチセンサを有するタッチパネル装置を用いることが好ましい。タッチパネル装置を用いることで、表示部を電子機器の入力部としても機能させることができる。
【０１９２】
図１１（Ａ）、及び図１１（Ｂ）に、携帯情報端末２０００の一例を示す。携帯情報端末２０００は、筐体２００１、筐体２００２、表示部２００３、表示部２００４、及びヒンジ部２００５等を有する。
【０１９３】
筐体２００１と筐体２００２は、ヒンジ部２００５で連結されている。携帯情報端末２０００は、図１１（Ａ）に示すように折り畳んだ状態から、図１１（Ｂ）に示すように筐体２００１と筐体２００２を開くことができる。
【０１９４】
例えば、表示部２００３及び表示部２００４に文書情報を表示することが可能であり、電子書籍端末としても用いることができる。また、表示部２００３及び表示部２００４に静止画像や動画像を表示することもできる。また、表示部２００３は、タッチパネルを有していてもよい。
【０１９５】
このように、携帯情報端末２０００は、持ち運ぶ際には折り畳んだ状態にできるため、汎用性に優れる。
【０１９６】
なお、筐体２００１及び筐体２００２には、電源ボタン、操作ボタン、外部接続ポート、スピーカ、マイク等を有していてもよい。
【０１９７】
なお、携帯情報端末２０００は、表示部２００３に設けられたタッチセンサを用いて、文字、図形、イメージを識別する機能を有していてもよい。この場合、例えば、数学又は言語などを学ぶための問題集などを表示する情報端末に対して、指、又はスタイラスペンなどで解答を書き込んで、携帯情報端末２０００で正誤の判定を行うといった学習を行うことができる。また、携帯情報端末２０００は、音声解読を行う機能を有していてもよい。この場合、例えば、携帯情報端末２０００を用いて外国語の学習などを行うことができる。このような携帯情報端末は、教科書などの教材、又はノートなどとして利用する場合に適している。
【０１９８】
図１１（Ｃ）に携帯情報端末の一例を示す。図１１（Ｃ）に示す携帯情報端末２０１０は、筐体２０１１、表示部２０１２、操作ボタン２０１３、外部接続ポート２０１４、スピーカ２０１５、マイク２０１６、カメラ２０１７等を有する。
【０１９９】
携帯情報端末２０１０は、表示部２０１２にタッチセンサを備える。電話をかける、あるいは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部２０１２に触れることで行うことができる。
【０２００】
また、操作ボタン２０１３の操作により、電源のオン、オフ動作や、表示部２０１２に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
【０２０１】
また、携帯情報端末２０１０の内部に、ジャイロセンサ又は加速度センサ等の検出装置を設けることで、携帯情報端末２０１０の向き（縦か横か）を判断して、表示部２０１２の画面表示の向きを自動的に切り替えるようにすることができる。また、画面表示の向きの切り替えは、表示部２０１２を触れること、操作ボタン２０１３の操作、又はマイク２０１６を用いた音声入力等により行うこともできる。
【０２０２】
携帯情報端末２０１０は、例えば、電話機、手帳、又は情報閲覧装置等から選ばれた一つ又は複数の機能を有する。例えば、携帯情報端末２０１０はスマートフォンとして用いることができる。また、携帯情報端末２０１０は、例えば、移動電話、電子メール、文章閲覧及び作成、音楽再生、動画再生、インターネット通信、ゲームなどの種々のアプリケーションを実行することができる。
【０２０３】
図１１（Ｄ）に、カメラの一例を示す。カメラ２０２０は、筐体２０２１、表示部２０２２、操作ボタン２０２３、シャッターボタン２０２４等を有する。また、カメラ２０２０には、着脱可能なレンズ２０２６が取り付けられている。
【０２０４】
ここでは、カメラ２０２０として、レンズ２０２６を筐体２０２１から取り外して交換することが可能な構成としたが、レンズ２０２６と筐体が一体となっていてもよい。
【０２０５】
カメラ２０２０は、シャッターボタン２０２４を押すことにより、静止画、又は動画を撮像することができる。また、表示部２０２２はタッチパネルとしての機能を有し、表示部２０２２をタッチすることにより撮像することも可能である。
【０２０６】
なお、カメラ２０２０は、ストロボ装置や、ビューファインダーなどを別途装着することができる。又は、これらが筐体２０２１に組み込まれていてもよい。
【０２０７】
図１２（Ａ）に示すノート型ＰＣ（パーソナルコンピュータ）２０５０は、筐体２０５１、表示部２０５２、キーボード２０５３、ポインティングデバイス２０５４を有する。表示部２０５２のタッチ操作で、ノート型ＰＣ２０５０を操作することができる。
【０２０８】
図１２（Ｂ）に示す携帯型遊技機２１１０は、筐体２１１１、表示部２１１２、スピーカ２１１３、ＬＥＤランプ２１１４、操作キーボタン２１１５、接続端子２１１６、カメラ２１１７、マイクロホン２１１８、記録媒体読込部２１１９を有する。
【０２０９】
図１２（Ｃ）に示す自動車２１７０は、車体２１７１、車輪２１７２、ダッシュボード２１７３、及びライト２１７４等を有する。なお、自動車２１７０は、表示部を有していてもよい。
【０２１０】
上記の各種電子機器には、本発明の一態様に係る記憶装置、コンピュータなどを設けることができる。これにより、信頼性の高い電子機器を実現することができる。
【０２１１】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０２１２】
（実施の形態５）
本実施の形態では、上記実施の形態に記載の半導体装置の一形態を、図１３及び図１４を用いて説明する。
【０２１３】
＜半導体装置の断面構造＞
図１３は、先の実施の形態で説明した、半導体装置１０を構成するメモリセルＭＣの回路ＭＣａ（回路ＭＣｂ）部における断面模式図の一例である。回路ＭＣａ（回路ＭＣｂ）は、トランジスタ３００と、トランジスタ２００、及び容量素子１４０を有する。トランジスタ２００は、トランジスタ３００の上方に設けられ、容量素子１４０は、トランジスタ３００、及びトランジスタ２００の上方に設けられている。
【０２１４】
先の実施の形態で述べたトランジスタＴｒｗａ及びトランジスタＴｒｗｂは、トランジスタ２００を参照することができる。また、容量素子Ｃａ及び容量素子Ｃｂは、容量素子１４０を参照することができる。
【０２１５】
先の実施の形態で述べたトランジスタＴｒｒａ、トランジスタＴｒｒｂ、トランジスタＴｒｓａ１、トランジスタＴｒｓｂ１、トランジスタＴｒｄａ１、及びトランジスタＴｒｄｂ１は、トランジスタ３００を参照することができる。あるいは、トランジスタ２００を参照してもよい。
【０２１６】
トランジスタ２００は、チャネル形成領域に金属酸化物を有するＯＳトランジスタである。
【０２１７】
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、及びソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。
【０２１８】
トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
【０２１９】
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。
【０２２０】
低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
【０２２１】
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、若しくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
【０２２２】
図１３に示すトランジスタ３００は、チャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面及び上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は、仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は、半導体基板の凸部を利用していることから、ＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは、半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
【０２２３】
なお、図１３に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
【０２２４】
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
【０２２５】
絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
【０２２６】
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
【０２２７】
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により、平坦化されていてもよい。
【０２２８】
また、絶縁体３２４には、基板３１１、又はトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
【０２２９】
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また、例えば、絶縁体３２４の比誘電率は、絶縁体３２６の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【０２３０】
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には、導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが、一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
【０２３１】
各プラグ、及び配線（導電体３２８、及び導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特に、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで、配線抵抗を低くすることができる。
【０２３２】
また、絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図１３において、絶縁体３５０、絶縁体３５２、絶縁体３５４、絶縁体３６０、絶縁体３６２、絶縁体３６４、絶縁体３７０、絶縁体３７２、絶縁体３７４、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が、順に積層して設けられている。また、これら絶縁体には、導電体３５６、導電体３６６、導電体３７６、及び導電体３８６が形成されている。これら導電体は、プラグ又は配線としての機能を有する。なおこれら導電体は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【０２３３】
なお、絶縁体３５０、絶縁体３６０、絶縁体３７０、及び絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６、導電体３６６、導電体３７６、及び導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。例えば、絶縁体３５０と導電体３５６に着目した場合、絶縁体３５０が有する開口部に導電体３５６が形成されることで、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。他の絶縁体と導電体についても同じことがいえる。
【０２３４】
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。
【０２３５】
絶縁体３８４上には、絶縁体２１４及び絶縁体２１６が積層して設けられている。絶縁体２１４、絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
【０２３６】
例えば、絶縁体２１４には、例えば、基板３１１又はトランジスタ３００を設ける領域などから、トランジスタ２００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
【０２３７】
また、水素に対するバリア性を有する膜として、例えば、絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
【０２３８】
また、例えば、絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
【０２３９】
また、絶縁体２１４及び絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体（例えば、ボトムゲートとして機能する電極）等が埋め込まれている。導電体２１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【０２４０】
導電体２１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００と、トランジスタ２００とを、酸素、水素、及び水に対するバリア性を有する絶縁体２１４及び導電体２１８によって分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
【０２４１】
絶縁体２１６の上方には、トランジスタ２００が設けられている。なお、トランジスタ２００としては、ＯＳトランジスタを用いればよい。トランジスタ２００の詳細については、後述する実施の形態６で説明を行う。
【０２４２】
トランジスタ２００の上方には、絶縁体２８０を設ける。絶縁体２８０には、過剰酸素領域が形成されていることが好ましい。特に、トランジスタ２００に金属酸化物を用いる場合、トランジスタ２００近傍の層間膜などに、過剰酸素領域を有する絶縁体を設けることが好ましい。これにより、トランジスタ２００が有する酸化物中の酸素欠損を低減させることができ、トランジスタ２００の信頼性を向上させることができる。また、トランジスタ２００を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。なお、絶縁体２８０は、トランジスタ２００の上部に形成される絶縁体２２５に接して設けられる。
【０２４３】
上述の過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算した場合の酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては、１００℃以上７００℃以下、又は１００℃以上５００℃以下の範囲が好ましい。
【０２４４】
例えば、このような材料として、酸化シリコン又は酸化窒化シリコンを含む材料を用いることが好ましい。又は、金属酸化物を用いることもできる。
【０２４５】
また、絶縁体２８０上に、絶縁体２８２を設ける構成にしてもよい。絶縁体２８２には、酸素や水素に対してバリア性のある材料を用いることが好ましい。したがって、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。また、例えば、絶縁体２８２をスパッタリング法によって、酸素を含むプラズマを用いて成膜すると、当該酸化物の下地層となる絶縁体２８０へ酸素を添加することができる。
【０２４６】
また、絶縁体２８２上には、絶縁体２８６が設けられている。絶縁体２８６は、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
【０２４７】
また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２２５、絶縁体２８０、絶縁体２８２、及び絶縁体２８６には、導電体２４６、及び導電体２４８等が埋め込まれている。
【０２４８】
導電体２４６、及び導電体２４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【０２４９】
続いて、トランジスタ２００の上方には、容量素子１４０が設けられている。容量素子１４０は、導電体１１０と、導電体１２０と、絶縁体１０５と、を有する。
【０２５０】
また、導電体２４６、及び導電体２４８上に、導電体１１２を設けてもよい。なお、導電体１１２、及び導電体１１０は、同時に形成することができる。
【０２５１】
導電体１１２、及び導電体１１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
【０２５２】
図１３では、導電体１１２、及び導電体１１０を単層構造として示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と、導電性が高い導電体と、の間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
【０２５３】
また、絶縁体２８６、導電体１１２、及び導電体１１０上に、容量素子１４０の誘電体として、絶縁体１０５を設ける。絶縁体１０５は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層又は単層で設けることができる。
【０２５４】
絶縁体１０５上に、導電体１１０と重畳するように、導電体１２０を設ける。なお、導電体１２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特に、タングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
【０２５５】
導電体１２０、及び絶縁体１０５上には、絶縁体１５０が設けられている。絶縁体１５０は、絶縁体３２０と同様の材料を用いて設けることができる。なお、絶縁体１５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
【０２５６】
また、絶縁体１５０、及び絶縁体１０５には、導電体１５６が埋め込まれている。なお、導電体１５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【０２５７】
導電体１５６上には、導電体１６６が設けられている。また、導電体１６６、及び絶縁体１５０上には、絶縁体１６０が設けられている。なお、絶縁体１６０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
【０２５８】
以上が、本発明の一態様に係る半導体装置１０の断面構造の一例についての説明である。当該構成により、半導体装置１０は、良好な電気特性と信頼性を提供することができる。又は、消費電力の低減を図ることができる。又は、微細化及び高集積化を図ることができる。又は、微細化及び高集積化された半導体装置を、生産性良く提供することができる。
【０２５９】
＜半導体装置の変形例＞
以下では、本実施の形態で示した半導体装置１０の変形例について、図１４を用いて説明する。
【０２６０】
図１４は、図１３のトランジスタ２００を、トランジスタ２０１に置き替えた場合の、半導体装置１０（回路ＭＣａ（回路ＭＣｂ）部）の断面模式図である。トランジスタ２００同様、トランジスタ２０１は、ＯＳトランジスタである。なお、トランジスタ２０１の詳細については、後述する実施の形態６で説明を行う。
【０２６１】
なお、図１４の上記以外の構成例の詳細については、図１３で説明した記載内容を参酌することができる。
【０２６２】
本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２６３】
（実施の形態６）
本実施の形態では、実施の形態５に示すトランジスタ２００及びトランジスタ２０１の詳細について、図１５及び図１６を用いて説明を行う。
【０２６４】
＜＜トランジスタ２００＞＞
まず、図１３に示すトランジスタ２００の詳細について、説明を行う。
【０２６５】
図１５（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図１５（Ｂ）は、図１５（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１５（Ｃ）は、図１５（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０２６６】
図１５（Ａ）乃至図１５（Ｃ）に示すように、トランジスタ２００は、基板（図示しない。）の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された金属酸化物４０６ａと、金属酸化物４０６ａの上に配置された金属酸化物４０６ｂと、金属酸化物４０６ｂの上に配置された金属酸化物４０６ｃと、金属酸化物４０６ｃ上に配置された絶縁体４１２と、絶縁体４１２の上に配置された導電体４０４ａと、導電体４０４ａの上に配置された導電体４０４ｂと、導電体４０４ｂの上に配置された絶縁体４１９と、金属酸化物４０６ｃ、絶縁体４１２、導電体４０４ａ、導電体４０４ｂ、及び絶縁体４１９の側面に接して配置された絶縁体４１８と、絶縁体２２４の上面、金属酸化物４０６ａの側面、金属酸化物４０６ｂの側面、金属酸化物４０６ｂの上面、絶縁体４１８の側面、及び絶縁体４１９の上面に接して配置された絶縁体２２５と、を有する。ここで、図１５（Ｂ）に示すように、絶縁体４１８の最上面の高さは、絶縁体４１９の上面の高さと略一致することが好ましい。
【０２６７】
以下において、金属酸化物４０６ａ、金属酸化物４０６ｂ、及び金属酸化物４０６ｃをまとめて金属酸化物４０６という場合がある。なお、トランジスタ２００では、金属酸化物４０６が、金属酸化物４０６ａと、金属酸化物４０６ｂと、金属酸化物４０６ｃの３層を有する構成について示しているが、本発明はこれに限られるものではない。例えば、金属酸化物４０６ｃを有さない構成にしてもよい。あるいは、金属酸化物４０６ｂのみを設ける構成にしてもよい。また、導電体４０４ａと、導電体４０４ｂとを、まとめて導電体４０４という場合がある。なお、トランジスタ２００では、導電体４０４ａと、導電体４０４ｂとを、積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４０４ｂのみを設ける構成にしてもよい。
【０２６８】
導電体４４０は、絶縁体３８４の開口の内壁に接して形成された導電体４４０ａと、当該開口を埋め込むように導電体４４０ａの上に形成された導電体４４０ｂと、で形成される。ここで、導電体４４０ａ、及び導電体４４０ｂの上面の高さと、絶縁体３８４の上面の高さは、同程度であることが好ましい。また、導電体４４０ａと、導電体４４０ｂとを、まとめて導電体４４０という場合がある。なお、トランジスタ２００では、導電体４４０ａと、導電体４４０ｂとを、積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４４０ｂのみを設ける構成にしてもよい。
【０２６９】
導電体３１０は、導電体３１０ａと、導電体３１０ｂとを有する。導電体３１０ａは、絶縁体２１４、及び絶縁体２１６に設けられた開口の内壁に接して形成され、さらに内側に導電体３１０ｂが形成されている。導電体３１０ａは、導電体４４０ｂと接する領域を有することが好ましい。ここで、導電体３１０ａ、及び導電体３１０ｂの上面の高さと、絶縁体２１６の上面の高さは、同程度であることが好ましい。なお、トランジスタ２００では、導電体３１０ａと、導電体３１０ｂとを、積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体３１０ｂのみを設ける構成にしてもよい。
【０２７０】
導電体４０４は、トップゲートとして機能することができ、導電体３１０は、ボトムゲートとして機能することができる。ボトムゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、ボトムゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタの閾値電圧を自由に変化させることができる。
【０２７１】
導電体４４０は、導電体４０４と同様に、トランジスタ２００のチャネル幅方向に延伸されており、導電体３１０、すなわち、ボトムゲートに電位を印加する配線として機能する。ここで、ボトムゲートの配線として機能する導電体４４０の上に、絶縁体２１４、及び絶縁体２１６に埋め込まれた導電体３１０を設けることにより、導電体４４０と、導電体４０４とを、絶縁体２１４、及び絶縁体２１６の膜厚分だけ隔離させることができる。そのため、導電体４４０と、導電体４０４と、の間の寄生容量が低減し、かつ、導電体４４０と、導電体４０４と、の間の絶縁耐圧を高めることができる。導電体４４０と、導電体４０４と、の間の寄生容量が低減することで、トランジスタのスイッチング速度が向上し、高い周波数特性を有するトランジスタを提供することができる。また、導電体４４０と、導電体４０４と、の間の絶縁耐圧を高めることで、トランジスタの信頼性を向上させることができる。よって、絶縁体２１４、及び絶縁体２１６の膜厚は、厚いことが好ましい。なお、導電体４４０の延伸方向はこれに限られず、例えば、トランジスタ２００のチャネル長方向に延伸されてもよい。
【０２７２】
ここで、導電体３１０ａ、及び導電体４４０ａは、水又は水素などの不純物の透過を抑制する機能を有する（透過しにくい。）導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましく、単層又は積層とすればよい。これにより、下層からの水素、水などの不純物が、導電体４４０、及び導電体３１０を通じて、上層に拡散するのを抑制することができる。なお、導電体３１０ａ、及び導電体４４０ａは、水素原子、水素分子、水分子、酸素原子、酸素分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物、又は酸素（例えば、酸素原子、酸素分子など）の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する導電性材料について記載する場合も同様である。導電体３１０ａ、及び導電体４４０ａが、酸素の透過を抑制する機能を持つことにより、導電体３１０ｂ、及び導電体４４０ｂが、酸化して導電率が低下するのを抑制することができる。
【０２７３】
また、導電体３１０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。導電体４４０ｂは、配線として機能するため、導電体３１０ｂより導電性が高い導電体を用いることが好ましく、例えば、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体３１０ｂ、及び導電体４４０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
【０２７４】
絶縁体２１４は、水又は水素などの不純物が、下層からトランジスタに混入するのを抑制するバリア絶縁膜として機能することができる。なお、絶縁体２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、絶縁体２１４は、酸素（例えば、酸素原子又は酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体２２４などに含まれる酸素が、絶縁体２１４を介して、下方拡散するのを抑制することができる。
【０２７５】
また、導電体４４０の上に導電体３１０を積層して設ける構成にすることにより、導電体４４０と導電体３１０の間に絶縁体２１４を設けることができる。ここで、導電体４４０ｂに銅など拡散しやすい金属を用いても、絶縁体２１４として窒化シリコンなどを設けることにより、当該金属が絶縁体２１４より上の層に拡散するのを抑制することができる。
【０２７６】
また、絶縁体２２２は、水又は水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体２２２より下層から水素、水などの不純物が、絶縁体２２２より上層に拡散するのを抑制することができる。さらに、絶縁体２２４などに含まれる酸素が、下方拡散するのを抑制することができる。
【０２７７】
また、絶縁体２２４中の水、水素、又は窒素酸化物などの不純物濃度が、低減されていることが好ましい。例えば、絶縁体２２４の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体２２４の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。また、絶縁体２２４は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
【０２７８】
絶縁体４１２は、第１のゲート絶縁体として機能することができ、絶縁体２２０、絶縁体２２２、及び絶縁体２２４は、第２のゲート絶縁体として機能することができる。なお、トランジスタ２００では、絶縁体２２０、絶縁体２２２、及び絶縁体２２４を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体２２０、絶縁体２２２、及び絶縁体２２４のうち、いずれか２層を積層した構造にしてもよいし、いずれか１層を用いる構造にしてもよい。
【０２７９】
金属酸化物４０６は、酸化物半導体として機能する金属酸化物を用いることが好ましい。金属酸化物としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いればよい。このように、バンドギャップの大きい金属酸化物をトランジスタのチャネル形成領域に用いることで、トランジスタのオフ電流を低減することができる。
【０２８０】
金属酸化物をチャネル形成領域に用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、金属酸化物は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタの作製に用いることができる。
【０２８１】
金属酸化物４０６は、少なくとも、インジウム、又は亜鉛を含むことが好ましい。特に、インジウム、及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、又はスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれていてもよい。
【０２８２】
ここでは、金属酸化物４０６が、インジウム、元素Ｍ、及び亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、又はスズなどとする。その他の元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０２８３】
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【０２８４】
ここで、金属酸化物４０６ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、金属酸化物４０６ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、金属酸化物４０６ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、金属酸化物４０６ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、金属酸化物４０６ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、金属酸化物４０６ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。金属酸化物４０６ｃは、金属酸化物４０６ａと同様の材料を用いればよい。
【０２８５】
以上のような金属酸化物を、金属酸化物４０６ａ、及び金属酸化物４０６ｃに用いることで、金属酸化物４０６ａ、及び金属酸化物４０６ｃの伝導帯下端のエネルギーを、金属酸化物４０６ｂの伝導帯下端のエネルギーよりも高くすることが好ましい。言い換えると、金属酸化物４０６ａ、及び金属酸化物４０６ｃの電子親和力は、金属酸化物４０６ｂの電子親和力より小さいことが好ましい。
【０２８６】
ここで、金属酸化物４０６ａ、金属酸化物４０６ｂ、及び金属酸化物４０６ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、金属酸化物４０６ａ、金属酸化物４０６ｂ、及び金属酸化物４０６ｃの伝導帯下端の準位は、連続的に変化、又は連続接合しているともいうことができる。このようにするためには、金属酸化物４０６ａと金属酸化物４０６ｂとの界面、及び、金属酸化物４０６ｂと金属酸化物４０６ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
【０２８７】
具体的には、金属酸化物４０６ａと金属酸化物４０６ｂ、及び、金属酸化物４０６ｂと金属酸化物４０６ｃが、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、金属酸化物４０６ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、金属酸化物４０６ａ、又は／及び金属酸化物４０６ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、又は酸化ガリウムなどを用いるとよい。
【０２８８】
このとき、キャリアの主たる経路は、金属酸化物４０６ｂに形成されるナローギャップ部分となる。すなわち、金属酸化物４０６を、上述した構成にすることにより、トランジスタ２００を、いわゆる「埋め込みチャネル型」のトランジスタとすることができる。金属酸化物４０６ａと、金属酸化物４０６ｂと、の界面、及び、金属酸化物４０６ｂと、金属酸化物４０６ｃと、の界面における欠陥準位密度を低くすることで、当該界面散乱によるキャリア伝導への影響を小さくすることができるため、金属酸化物４０６ｂをチャネル形成領域に用いたトランジスタは、高いオン電流が得られる。
【０２８９】
また、金属酸化物４０６ａ、及び金属酸化物４０６ｂは、領域４２６ａ、領域４２６ｂ、及び領域４２６ｃを有する。領域４２６ａは、図１５（Ｂ）に示すように、領域４２６ｂと領域４２６ｃに挟まれる。領域４２６ｂ、及び領域４２６ｃは、絶縁体２２５の成膜により低抵抗化された領域であり、領域４２６ａより導電性が高い領域となる。領域４２６ｂ、及び領域４２６ｃは、絶縁体２２５の成膜雰囲気に含まれる、水素又は窒素などの不純物元素が添加される。これにより、金属酸化物４０６ｂの絶縁体２２５と重なる領域を中心に、添加された不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。
【０２９０】
よって、領域４２６ｂ、及び領域４２６ｃは、領域４２６ａより、水素及び窒素の少なくとも一方の濃度が大きくなることが好ましい。水素又は窒素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。ここで、領域４２６ａの水素又は窒素の濃度としては、金属酸化物４０６ｂの絶縁体４１２と重なる領域の中央近傍（例えば、金属酸化物４０６ｂの、絶縁体４１２のチャネル長方向の両側面からの距離が略等しい部分）の水素又は窒素の濃度を測定すればよい。
【０２９１】
なお、領域４２６ｂ、及び領域４２６ｃは、酸素欠損を形成する元素、又は酸素欠損と結合する元素を添加されることで低抵抗化される。このような元素としては、代表的には、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。よって、領域４２６ｂ、及び領域４２６ｃは、上記元素の一つ又は複数を含む構成にすればよい。
【０２９２】
また、金属酸化物４０６ａは、領域４２６ｂ及び領域４２６ｃにおいて、元素Ｍに対するＩｎの原子数比が、金属酸化物４０６ｂの元素Ｍに対するＩｎの原子数比と同程度になることが好ましい。言い換えると、金属酸化物４０６ａは、領域４２６ｂ及び領域４２６ｃにおける元素Ｍに対するＩｎの原子数比が、領域４２６ａにおける元素Ｍに対するＩｎの原子数比より大きいことが好ましい。ここで、金属酸化物４０６（金属酸化物４０６ａ、金属酸化物４０６ｂ、及び金属酸化物４０６ｃ）は、インジウムの含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。このような構成にすることにより、トランジスタ２００の作製工程において、金属酸化物４０６ｂの膜厚が薄くなり、金属酸化物４０６ｂの電気抵抗が大きくなった場合でも、領域４２６ｂ及び領域４２６ｃにおいて、金属酸化物４０６ａが十分低抵抗化されているため、金属酸化物４０６の領域４２６ｂ及び領域４２６ｃを、ソース領域又はドレイン領域として機能させることができる。
【０２９３】
図１５（Ｂ）に示す領域４２６ａ近傍の拡大図を、図１６（Ａ）に示す。図１６（Ａ）に示すように、領域４２６ｂ、及び領域４２６ｃは、金属酸化物４０６の少なくとも絶縁体２２５と重なる領域に形成される。ここで、金属酸化物４０６ｂの領域４２６ｂと領域４２６ｃのうち、一方はソース領域として機能でき、他方はドレイン領域として機能できる。また、金属酸化物４０６ｂの領域４２６ａは、チャネル形成領域として機能できる。
【０２９４】
なお、図１５（Ｂ）及び図１６（Ａ）では、領域４２６ａ、領域４２６ｂ、及び領域４２６ｃが、金属酸化物４０６ｂ、及び金属酸化物４０６ａに形成されているが、これらの領域は、少なくとも金属酸化物４０６ｂに形成されていればよい。また、図１５（Ｂ）などでは、領域４２６ａと領域４２６ｂの境界、及び領域４２６ａと領域４２６ｃの境界を金属酸化物４０６の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域４２６ｂ、及び領域４２６ｃが、金属酸化物４０６ｂの表面近傍では、図１５（Ｂ）よりも領域４２６ａの内側に広がり、金属酸化物４０６ａの下面近傍では、図１５（Ｂ）よりも領域４２６ａの外側に広がる形状になる場合がある。
【０２９５】
トランジスタ２００では、図１６（Ａ）に示すように、領域４２６ｂ、及び領域４２６ｃが、金属酸化物４０６の絶縁体２２５と接する領域と、絶縁体４１８、及び絶縁体４１２の両端部近傍と重なる領域に形成される。このとき、領域４２６ｂと領域４２６ｃの導電体４０４と重なる部分は、いわゆる、オーバーラップ領域（Ｌｏｖ領域ともいう。）として機能する。Ｌｏｖ領域を有する構造とすることで、金属酸化物４０６のチャネル形成領域と、ソース領域又はドレイン領域と、の間に高抵抗領域が形成されないため、トランジスタのオン電流及び移動度を大きくすることができる。
【０２９６】
ただし、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図１６（Ｂ）に示すように、領域４２６ｂ、及び領域４２６ｃが、金属酸化物４０６の絶縁体２２５と接する領域、及び絶縁体４１８と重なる領域に形成される構成にしてもよい。なお、図１６（Ｂ）に示す構成を別言すると、導電体４０４のチャネル長方向の幅と、領域４２６ａの幅と、が略一致している構成である。図１６（Ｂ）に示す構成とすることで、チャネル長方向において、ソース領域又はドレイン領域と、ゲートと、が重ならないため、不要な容量が形成されるのを抑制することができる。
【０２９７】
このように、領域４２６ｂ、及び領域４２６ｃの範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。
【０２９８】
絶縁体４１２は、金属酸化物４０６ｂの上面に接して配置されることが好ましい。絶縁体４１２は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。このような絶縁体４１２を、金属酸化物４０６ｂの上面に接して設けることにより、金属酸化物４０６ｂに、効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体４１２中の水又は水素などの不純物濃度が、低減されていることが好ましい。絶縁体４１２の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、例えば、１ｎｍ程度の膜厚にすればよい。
【０２９９】
絶縁体４１２は、酸素を含むことが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下、又は１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量が、絶縁体４１２の面積当たりに換算して、１×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、好ましくは２×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、より好ましくは４×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上であればよい。
【０３００】
金属酸化物４０６ｃ、絶縁体４１２、導電体４０４ａ、導電体４０４ｂ、及び絶縁体４１９は、金属酸化物４０６ｂと重なる領域を有する。また、金属酸化物４０６ｃ、絶縁体４１２、導電体４０４ａ、導電体４０４ｂ、及び絶縁体４１９の側面は、略一致することが好ましい。
【０３０１】
導電体４０４ａとして、導電性酸化物を用いることが好ましい。例えば、金属酸化物４０６として用いることができる金属酸化物を用いることができる。特に、Ｉｎ−Ｇａ−Ｚｎ系酸化物のうち、導電性が高い、金属の原子数比が［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：３から４．１、及びその近傍値のものを用いることが好ましい。このような導電体４０４ａを設けることで、導電体４０４ｂへの酸素の透過を抑制し、酸化によって導電体４０４ｂの電気抵抗値が増加するのを抑制することができる。
【０３０２】
また、このような導電性酸化物を、スパッタリング法を用いて成膜することで、下層の絶縁体４１２に酸素を添加し、絶縁体４１２から金属酸化物４０６ｂに酸素を供給することが可能となる。これにより、金属酸化物４０６の領域４２６ａの酸素欠損を低減することができる。
【０３０３】
導電体４０４ｂは、例えば、タングステンなどの金属を用いることができる。また、導電体４０４ｂとして、導電体４０４ａに窒素などの不純物を添加して導電体４０４ａの導電性を向上できる導電体を用いてもよい。例えば、導電体４０４ｂは、窒化チタンなどを用いることが好ましい。また、導電体４０４ｂを、窒化チタンなどの金属窒化物と、その上にタングステンなどの金属を積層した構造にしてもよい。
【０３０４】
ここで、ゲート電極の機能を有する導電体４０４（導電体４０４ａ、導電体４０４ｂ）は、絶縁体４１２を介して、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面を覆うように設けられる。したがって、ゲート電極としての機能を有する導電体４０４の電界によって、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面を電気的に取り囲むことができる。ゲート電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶ。そのため、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面にチャネルを形成することができるので、チャネル形成領域の面積が大きくなり、導通時の電流（オン電流）を大きくすることができる。また、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面が、導電体４０４の電界によって取り囲まれていることから、チャネル形成領域に対するゲート電界の効きが良くなり、非導通時のリーク電流（オフ電流）を小さくすることもできる。
【０３０５】
導電体４０４ｂの上には、絶縁体４１９が配置されることが好ましい。また、絶縁体４１９、導電体４０４ｂ、導電体４０４ａ、絶縁体４１２、及び金属酸化物４０６ｃの側面は、略一致することが好ましい。絶縁体４１９は、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜することが好ましい。これにより、絶縁体４１９の膜厚を、１ｎｍ以上２０ｎｍ以下程度、好ましくは５ｎｍ以上１０ｎｍ以下程度で成膜することができる。ここで、絶縁体４１９は、絶縁体４１８と同様に、水又は水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウム又は酸化ハフニウムなどを用いることが好ましい。
【０３０６】
このような絶縁体４１９を設けることにより、水又は水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁体４１９と、絶縁体４１８とで、導電体４０４（導電体４０４ａ、導電体４０４ｂ）の上面と側面を覆うことができる。これにより、導電体４０４を介して、水又は水素などの不純物が、金属酸化物４０６に混入するのを抑制することができる。このように、絶縁体４１８と絶縁体４１９は、ゲートを保護するゲートキャップとしての機能を有する。
【０３０７】
絶縁体４１８は、金属酸化物４０６ｃ、絶縁体４１２、導電体４０４ａ、導電体４０４ｂ、及び絶縁体４１９の側面に接して設けられる。また、絶縁体４１８の最上面の高さは、絶縁体４１９の上面の高さと略一致することが好ましい。絶縁体４１８は、ＡＬＤ法を用いて成膜することが好ましい。これにより、絶縁体４１８の膜厚を、１ｎｍ以上２０ｎｍ以下程度、好ましくは１ｎｍ以上３ｎｍ以下程度、例えば、１ｎｍで成膜することができる。
【０３０８】
上記の通り、金属酸化物４０６の領域４２６ｂ、及び領域４２６ｃは、絶縁体２２５の成膜で添加された不純物元素によって形成される。トランジスタが微細化され、チャネル長が１０ｎｍ乃至３０ｎｍ程度に形成されている場合、ソース領域又はドレイン領域に含まれる不純物元素がチャネル形成領域に拡散することで、ソース領域と、ドレイン領域と、が電気的に導通する恐れがある。これに対して、本実施の形態に示すように、絶縁体４１８を形成することにより、金属酸化物４０６の絶縁体２２５と接する領域同士の間の距離を大きくすることができるので、ソース領域と、ドレイン領域と、が電気的に導通するのを抑制することができる。さらに、ＡＬＤ法を用いて絶縁体４１８を形成することで、絶縁体４１８の膜厚を、微細化されたチャネル長と同程度以下の膜厚にすることができる。これにより、必要以上にソース領域と、ドレイン領域と、の間の距離が広がり、両者間の抵抗が増大するのを抑制することができる。
【０３０９】
上述したように、絶縁体４１８、及び絶縁体４１９は、水又は水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体４１２中の酸素が、外部に拡散するのを抑制することができる。また、絶縁体４１２の端部などから金属酸化物４０６に、水素、水などの不純物が浸入するのを抑制することができる。
【０３１０】
絶縁体４１８は、ＡＬＤ法を用いて絶縁膜を成膜してから、異方性エッチングを行って、当該絶縁膜のうち、金属酸化物４０６ｃ、絶縁体４１２、導電体４０４（導電体４０４ａ、導電体４０４ｂ）、及び絶縁体４１９の側面に接する部分を残存させて形成することが好ましい。これにより、上記のように膜厚の薄い絶縁体を容易に形成することができる。また、このとき、導電体４０４の上に絶縁体４１９を設けておくことで、当該異方性エッチングによって絶縁体４１９の一部が除去されても、絶縁体４１８の、金属酸化物４０６ｃ、絶縁体４１２、及び導電体４０４と接する部分を、十分残存させることができる。
【０３１１】
絶縁体２２５は、絶縁体４１９、絶縁体４１８、金属酸化物４０６、及び絶縁体２２４を覆って設けられる。ここで、絶縁体２２５は、絶縁体４１９及び絶縁体４１８の上面に接し、かつ絶縁体４１８の側面に接して設けられる。絶縁体２２５は、上述の通り、水素又は窒素などの不純物を金属酸化物４０６に添加して、領域４２６ｂ、及び領域４２６ｃを形成する。このため、絶縁体２２５は、水素及び窒素の少なくとも一方を有することが好ましい。
【０３１２】
また、絶縁体２２５は、金属酸化物４０６ｂの上面に加えて、金属酸化物４０６ｂの側面、及び金属酸化物４０６ａの側面に接して設けられることが好ましい。これにより、領域４２６ｂ、及び領域４２６ｃにおいて、金属酸化物４０６ｂの側面、及び金属酸化物４０６ａの側面まで低抵抗化することができる。
【０３１３】
また、絶縁体２２５は、水又は水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体２２５として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。
【０３１４】
絶縁体２２５の上には、絶縁体２８０を設けることが好ましい。絶縁体２８０は、絶縁体２２４などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。
【０３１５】
絶縁体２８０及び絶縁体２２５に設けられた開口に、導電体４５０ａ及び導電体４５１ａと、導電体４５０ｂ及び導電体４５１ｂと、が配置される。導電体４５０ａ及び導電体４５１ａと、導電体４５０ｂ及び導電体４５１ｂと、は、導電体４０４を挟んで対向して設けられることが好ましい。
【０３１６】
ここで、絶縁体２８０及び絶縁体２２５に設けられた開口の内壁に接して、導電体４５０ａが形成され、さらに内側に導電体４５１ａが形成されている。当該開口の底部の少なくとも一部には、金属酸化物４０６の領域４２６ｂが位置しており、導電体４５０ａは領域４２６ｂと接する。同様に、絶縁体２８０及び絶縁体２２５に設けられた開口の内壁に接して、導電体４５０ｂが形成され、さらに内側に導電体４５１ｂが形成されている。当該開口の底部の少なくとも一部には、金属酸化物４０６の領域４２６ｃが位置しており、導電体４５０ｂは領域４２６ｃと接する。
【０３１７】
導電体４５０ａ、及び導電体４５１ａは、ソース電極又はドレイン電極の一方として機能し、導電体４５０ｂ、及び導電体４５１ｂは、ソース電極又はドレイン電極の他方として機能する。
【０３１８】
導電体４５０ａ、及び導電体４５０ｂは、導電体３１０ａなどと同様に、水又は水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。
【０３１９】
また、導電体４５１ａ、及び導電体４５１ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体４５１ａ、及び導電体４５１ｂは、積層構造としてもよく、例えば、チタン、窒化チタンと、上記導電性材料と、の積層としてもよい。
【０３２０】
次に、トランジスタ２００の構成材料について説明する。
【０３２１】
＜基板＞
トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、又は導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。又は、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板などがある。又は、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
【０３２２】
また、基板として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板に転置する方法もある。その場合には、非可撓性基板と、トランジスタと、の間に、剥離層を設けるとよい。なお、基板として、繊維を編み込んだシート、フィルム、又は箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。又は、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。すなわち、丈夫な半導体装置を提供することができる。
【０３２３】
可撓性基板である基板としては、例えば、金属、合金、樹脂、若しくはガラス、又はそれらの繊維などを用いることができる。可撓性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板である基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、又は１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板として好適である。
【０３２４】
＜絶縁体＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
【０３２５】
トランジスタを、水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体２２２、絶縁体２１４として、水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体を用いればよい。
【０３２６】
水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。
【０３２７】
また、例えば、絶縁体２２２、及び絶縁体２１４としては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、又は酸化タンタルなどの金属酸化物、窒化酸化シリコン、又は窒化シリコンなどを用いればよい。なお、絶縁体２２２、及び絶縁体２１４は、酸化アルミニウム、又は酸化ハフニウムなどを有することが好ましい。
【０３２８】
絶縁体３８４、絶縁体２１６、絶縁体２２０、絶縁体２２４、及び絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。また、絶縁体３８４、絶縁体２１６、絶縁体２２０、絶縁体２２４、及び絶縁体４１２は、酸化シリコン、酸化窒化シリコン、又は窒化シリコンを有することが好ましい。
【０３２９】
絶縁体２２０、絶縁体２２２、絶縁体２２４、及び／又は絶縁体４１２は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体２２０、絶縁体２２２、絶縁体２２４、及び／又は絶縁体４１２は、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、又はシリコン及びハフニウムを有する窒化物などを有することが好ましい。又は、絶縁体２２０、絶縁体２２２、絶縁体２２４、及び／又は絶縁体４１２は、酸化シリコン又は酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。
【０３３０】
絶縁体３８４、絶縁体２１６、及び絶縁体２８０は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体３８４、絶縁体２１６、及び絶縁体２８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。又は、絶縁体３８４、絶縁体２１６、及び絶縁体２８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、又は空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、又はアクリルなどがある。
【０３３１】
絶縁体４１８、及び絶縁体４１９としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、又は酸化タンタルなどの金属酸化物、窒化酸化シリコン、又は窒化シリコンなどを用いればよい。
【０３３２】
＜導電体＞
導電体４０４ａ、導電体４０４ｂ、導電体３１０ａ、導電体３１０ｂ、導電体４４０ａ、導電体４４０ｂ、導電体４５０ａ、導電体４５０ｂ、導電体４５１ａ、及び導電体４５１ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
【０３３３】
また、上記導電体、特に、導電体４０４ａ、導電体３１０ａ、導電体４４０ａ、導電体４５０ａ、及び導電体４５０ｂとして、金属酸化物４０６に適用可能な金属酸化物に含まれる金属元素、及び酸素を含む導電性材料を用いてもよい。また、前述した金属元素、及び窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。
【０３３４】
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
【０３３５】
なお、トランジスタのチャネル形成領域に金属酸化物を用いる場合は、ゲート電極として、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
【０３３６】
＜＜トランジスタ２０１＞＞
次に、図１４に示すトランジスタ２０１の詳細について、説明を行う。
【０３３７】
図１７（Ａ）は、トランジスタ２０１の上面図である。また、図１７（Ｂ）は、図１７（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２０１のチャネル長方向の断面図でもある。また、図１７（Ｃ）は、図１７（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２０１のチャネル幅方向の断面図でもある。図１７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、トランジスタ２０１の構成要素のうち、トランジスタ２００と共通のものについては、符号を同じくする。
【０３３８】
図１７（Ａ）乃至図１７（Ｃ）に示すように、トランジスタ２０１は、基板（図示しない。）の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された金属酸化物４０６ａと、金属酸化物４０６ａの上に配置された金属酸化物４０６ｂと、金属酸化物４０６ｂの上面の少なくとも一部に接して配置された導電体４５２ａ及び導電体４５２ｂと、金属酸化物４０６ｂの上面の少なくとも一部に接し、かつ、導電体４５２ａ及び導電体４５２ｂの上に配置された金属酸化物４０６ｃと、金属酸化物４０６ｃの上に配置された絶縁体４１３と、絶縁体４１３の上に配置された導電体４０５ａと、導電体４０５ａの上に配置された導電体４０５ｂと、導電体４０５ｂの上に配置された絶縁体４２０と、を有する。
【０３３９】
導電体４０５（導電体４０５ａ、導電体４０５ｂ）は、トップゲートとして機能することができ、導電体３１０は、ボトムゲートとして機能することができる。ボトムゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、ボトムゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタの閾値電圧を自由に変化させることができる。
【０３４０】
導電体４０５ａは、図１５の導電体４０４ａと同様の材料を用いて設けることができる。導電体４０５ｂは、図１５の導電体４０４ｂと同様の材料を用いて設けることができる。
【０３４１】
導電体４５２ａは、ソース電極又はドレイン電極の一方としての機能を有し、導電体４５２ｂは、ソース電極又はドレイン電極の他方としての機能を有する。
【０３４２】
導電体４５２ａ、及び導電体４５２ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンなどの金属、又はこれを主成分とする合金を用いることができる。また、図１７では、導電体４５２ａ、及び導電体４５２ｂを単層構造として示しているが、２層以上の積層構造としてもよい。また、酸化インジウム、酸化錫、又は酸化亜鉛を含む透明導電材料を用いてもよい。
【０３４３】
トランジスタ２０１において、チャネルは金属酸化物４０６ｂに形成されることが好ましい。そのため、金属酸化物４０６ｃは、金属酸化物４０６ｂよりも絶縁性が高い材料を用いることが好ましい。金属酸化物４０６ｃは、金属酸化物４０６ａと同様の材料を用いればよい。
【０３４４】
トランジスタ２０１は、金属酸化物４０６ｃを設けることで、トランジスタ２０１を埋め込みチャネル型のトランジスタとすることができる。また、導電体４５２ａと導電体４５２ｂの、対向する端部の酸化を抑制することができる。また、導電体４０５と導電体４５２ａ（又は、導電体４０５と導電体４５２ｂ）との間のリーク電流を抑制することができる。なお、金属酸化物４０６ｃは、場合によっては省略してもよい。
【０３４５】
絶縁体４２０は、水又は水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体４２０として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、又は酸化タンタルなどの金属酸化物、窒化酸化シリコン、又は窒化シリコンなどを用いればよい。
【０３４６】
トランジスタ２０１は、絶縁体４２０を設けることで、導電体４０５（導電体４０５ａ、導電体４０５ｂ）が酸化するのを抑制することができる。また、水又は水素などの不純物が、導電体４０５を介して、金属酸化物４０６へ侵入するのを抑制することができる。
【０３４７】
トランジスタ２０１は、トランジスタ２００と比べて、金属酸化物４０６ｂと電極（ソース電極又はドレイン電極）との接触面積を大きくすることができる。また、図１５に示す領域４２６ｂ、及び領域４２６ｃを作製する工程が不要になる。そのため、トランジスタ２０１は、トランジスタ２００よりもオン電流を大きくすることができる。また製造工程を簡略化することができる。
【０３４８】
トランジスタ２０１の、上記以外の構成要素の詳細については、トランジスタ２００の記載を参照することができる。
【０３４９】
＜ＣＡＣ−ＯＳ＞
次に、ＣＡＣ−ＯＳについて説明する。ＣＡＣ−ＯＳは、ＯＳトランジスタのチャネル形成領域に含まれていてもよい。本発明の一態様の金属酸化物として、ＣＡＣ−ＯＳを用いることができる。
【０３５０】
ＣＡＣ−ＯＳは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、又はその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、当該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、又はその近傍のサイズで混合した状態をモザイク状、又はパッチ状ともいう。
【０３５１】
なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特に、インジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれていてもよい。
【０３５２】
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でも、Ｉｎ−Ｇａ−Ｚｎ酸化物を、特に、ＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は、０よりも大きい実数）とする。）、又はインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、及びＺ２は、０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は、０よりも大きい実数）とする。）、又はガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、及びＺ４は、０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、又はＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
【０３５３】
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
【０３５４】
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、及びＯによる一つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、又はＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
【０３５５】
上記結晶性の化合物は、単結晶構造、多結晶構造、又はＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
【０３５６】
一方、ＣＡＣ−ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
【０３５７】
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
【０３５８】
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域とは、明確な境界を観察することが困難な場合がある。
【０３５９】
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に当該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
【０３６０】
ＣＡＣ−ＯＳは、例えば、基板を加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つ又は複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は、低いほど好ましく、例えば、酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすればよい。
【０３６１】
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ  ｄｉｆｆｒａｃｔｉｏｎ）測定法の一つであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、及びｃ軸方向の配向は見られないことがわかる。
【０３６２】
また、ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、当該リング領域における複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、及び断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
【０３６３】
また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
【０３６４】
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
【０３６５】
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、金属酸化物としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域が、金属酸化物中にクラウド状に分布することで、高い電界効果移動度を実現できる。
【０３６６】
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、金属酸化物中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
【０３６７】
したがって、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流、及び高い電界効果移動度と、低いオフ電流（リーク電流）の、双方を実現することができる。
【０３６８】
また、ＣＡＣ−ＯＳを用いた半導体素子は、良好な信頼性を有する。したがって、ＣＡＣ−ＯＳは、様々な半導体装置に用いることが好適である。
【０３６９】
本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０３７０】
１０    半導体装置
１０５    絶縁体
１１０    導電体
１１２    導電体
１２０    導電体
１４０    容量素子
１５０    絶縁体
１５６    導電体
１６０    絶縁体
１６６    導電体
２００    トランジスタ
２０１    トランジスタ
２１４    絶縁体
２１６    絶縁体
２１８    導電体
２２０    絶縁体
２２２    絶縁体
２２４    絶縁体
２２５    絶縁体
２４６    導電体
２４８    導電体
２８０    絶縁体
２８２    絶縁体
２８６    絶縁体
３００    トランジスタ
３１０    導電体
３１０ａ    導電体
３１０ｂ    導電体
３１１    基板
３１３    半導体領域
３１４ａ    低抵抗領域
３１４ｂ    低抵抗領域
３１５    絶縁体
３１６    導電体
３２０    絶縁体
３２２    絶縁体
３２４    絶縁体
３２６    絶縁体
３２８    導電体
３３０    導電体
３５０    絶縁体
３５２    絶縁体
３５４    絶縁体
３５６    導電体
３６０    絶縁体
３６２    絶縁体
３６４    絶縁体
３６６    導電体
３７０    絶縁体
３７２    絶縁体
３７４    絶縁体
３７６    導電体
３８０    絶縁体
３８２    絶縁体
３８４    絶縁体
３８６    導電体
４０４    導電体
４０４ａ    導電体
４０４ｂ    導電体
４０５    導電体
４０５ａ    導電体
４０５ｂ    導電体
４０６    金属酸化物
４０６ａ    金属酸化物
４０６ｂ    金属酸化物
４０６ｃ    金属酸化物
４１２    絶縁体
４１３    絶縁体
４１８    絶縁体
４１９    絶縁体
４２０    絶縁体
４２６ａ    領域
４２６ｂ    領域
４２６ｃ    領域
４４０    導電体
４４０ａ    導電体
４４０ｂ    導電体
４５０ａ    導電体
４５０ｂ    導電体
４５１ａ    導電体
４５１ｂ    導電体
４５２ａ    導電体
４５２ｂ    導電体
５００    記憶装置
５１０    セルアレイ
５２０    駆動回路部
５３０    駆動回路
５３１    デコーダ
５３２    列ドライバ
５３３    センスアンプ
５４０    駆動回路
５４１    デコーダ
５４２    行ドライバ
５４３    センスアンプ
５４４    プリチャージ回路
５５０    駆動回路
５５１    デコーダ
５５２    行ドライバ
５５３    センスアンプ
５６０    制御回路
５７０    出力回路
７００    コンピュータ
７１０    入力装置
７２０    出力装置
７３０    中央演算処理装置
７３１    制御回路
７３２    演算回路
７３３    記憶装置
７３４    記憶装置
７４０    主記憶装置
１００１    基板
１００２    回路領域
１００３    分離領域
１００４    分離線
１００５    チップ
１１０１    電子部品
１１０２    プリント基板
１１０３    基板
２０００    携帯情報端末
２００１    筐体
２００２    筐体
２００３    表示部
２００４    表示部
２００５    ヒンジ部
２０１０    携帯情報端末
２０１１    筐体
２０１２    表示部
２０１３    操作ボタン
２０１４    外部接続ポート
２０１５    スピーカ
２０１６    マイク
２０１７    カメラ
２０２０    カメラ
２０２１    筐体
２０２２    表示部
２０２３    操作ボタン
２０２４    シャッターボタン
２０２６    レンズ
２０５０    ノート型ＰＣ
２０５１    筐体
２０５２    表示部
２０５３    キーボード
２０５４    ポインティングデバイス
２１１０    携帯型遊技機
２１１１    筐体
２１１２    表示部
２１１３    スピーカ
２１１４    ＬＥＤランプ
２１１５    操作キーボタン
２１１６    接続端子
２１１７    カメラ
２１１８    マイクロホン
２１１９    記録媒体読込部
２１７０    自動車
２１７１    車体
２１７２    車輪
２１７３    ダッシュボード
２１７４    ライト
【図１】
2019008855.tif 000005
【図２】
2019008855.tif 000006
【図３】
2019008855.tif 000007
【図４】
2019008855.tif 000008
【図５】
2019008855.tif 000009
【図６】
2019008855.tif 000010
【図７】
2019008855.tif 000011
【図８】
2019008855.tif 000012
【図９】
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【図１０】
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【図１１】
2019008855.tif 000015
【図１２】
2019008855.tif 000016
【図１３】
2019008855.tif 000017
【図１４】
2019008855.tif 000018
【図１５】
2019008855.tif 000019
【図１６】
2019008855.tif 000020
【図１７】
2019008855.tif 000021