(57)【要約】【課題】不揮発性メモリへの複数データ連続書込において、メモリセルの書込動作において生じる電子とホールの再結合による閾値変動量の影響を極力排除して、書込判定を行う。【解決手段】書込動作においてメモリセルに書込動作を行う周期（tw）と書込ベリファイ動作においてメモリセルに書込ベリファイ動作を行う周期（tv＋tw−tv）とが等しくなるように制御する。あるいは、連続書込を行った第１のアドレスから第ｎのアドレス（ｎ：整数）に進むにつれて書込ベリファイ動作における判定条件を厳しくする。【選択図】図１３
2019008844.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ回路と、
前記不揮発性メモリ回路を制御する不揮発性メモリ制御回路とを有し、
前記不揮発性メモリ制御回路は、前記不揮発性メモリ回路の複数アドレスのメモリセルに連続して書込動作を行った後に、前記書込動作を行った複数アドレスのメモリセルに対して書込ベリファイ動作を行い、
前記不揮発性メモリ制御回路は、前記書込動作において１つのメモリセルに書込動作を行う周期と前記書込ベリファイ動作において１つのメモリセルに書込ベリファイ動作を行う周期とが等しくなるように制御する半導体装置。
【請求項２】
請求項１において、
前記メモリセルは、浮遊ゲート型のメモリセルまたはＭＯＮＯＳ型のメモリセルである半導体装置。
【請求項３】
請求項１において、
前記不揮発性メモリ回路は、第１の方向に延在する複数のワード線と、前記第１の方向に延在する複数のソース線と、前記第１の方向と異なる第２の方向に延在する複数のビット線と、前記ワード線にそのゲートが接続され、前記ソース線にそのソースが接続され、前記ビット線にそのドレインが接続されるメモリセルがアレイ状に配置されるメモリセルアレイとを有し、
前記不揮発性メモリ制御回路が連続して書込動作を行う前記不揮発性メモリ回路の複数アドレスのメモリセルは、前記複数のソース線のうちいずれか一つのソース線に共通に接続されたメモリセルである半導体装置。
【請求項４】
不揮発性メモリ回路と、
前記不揮発性メモリ回路を制御する不揮発性メモリ制御回路とを有し、
前記不揮発性メモリ制御回路は、前記不揮発性メモリ回路の第１のアドレスから第ｎのアドレス（ｎ：整数）までのメモリセルに連続して書込動作を行った後に、書込動作を行った前記第１のアドレスから前記第ｎのアドレスまでのメモリセルに対して書込ベリファイ動作を行い、
前記書込ベリファイ動作において、前記第１のアドレスから前記第ｎのアドレスに進むにつれて判定条件を厳しくする半導体装置。
【請求項５】
請求項４において、
前記メモリセルは、浮遊ゲート型のメモリセルまたはＭＯＮＯＳ型のメモリセルである半導体装置。
【請求項６】
請求項４において、
前記不揮発性メモリ回路は、第１の方向に延在する複数のワード線と、前記第１の方向に延在する複数のソース線と、前記第１の方向と異なる第２の方向に延在する複数のビット線と、前記ワード線にそのゲートが接続され、前記ソース線にそのソースが接続され、前記ビット線にそのドレインが接続されるメモリセルがアレイ状に配置されるメモリセルアレイとを有し、
前記不揮発性メモリ制御回路が連続して書込動作を行う前記不揮発性メモリ回路の複数アドレスのメモリセルは、前記複数のソース線のうちいずれか一つのソース線に共通に接続されたメモリセルである半導体装置。
【請求項７】
請求項６において、
前記不揮発性メモリ回路は、前記ワード線を駆動するドライバに供給する書込ベリファイ電圧を生成する電圧生成回路を有し、
前記電圧生成回路は、前記第１のアドレスから前記第ｎのアドレスに進むにつれて生成する書込ベリファイ電圧が高くされる半導体装置。
【請求項８】
請求項７において、
前記不揮発性メモリ回路への書換回数に応じて、前記前記第１のアドレスから前記第ｎのアドレスに進むにつれて生成する書込ベリファイ電圧の変化量を増大させる半導体装置。
【請求項９】
請求項６において、
前記不揮発性メモリ回路は、リファレンス電流を発生させるリファレンス電流生成回路と、前記書込ベリファイ動作において選択されたメモリセルに流れる電流と前記リファレンス電流とを比較するセンスアンプとを有し、
前記リファレンス電流生成回路は、前記第１のアドレスから前記第ｎのアドレスに進むにつれて生成するリファレンス電流が小さくされる半導体装置。
【請求項１０】
請求項９において、
前記書込ベリファイ動作において、前記ワード線にはメモリセルの読出動作時と同じ電圧が印加される半導体装置。
【請求項１１】
請求項９において、
前記不揮発性メモリ回路への書換回数に応じて、前記前記第１のアドレスから前記第ｎのアドレスに進むにつれて生成するリファレンス電流の変化量を増大させる半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
不揮発性メモリを搭載する半導体装置に関する。
【背景技術】
【０００２】
不揮発性メモリへの書込時には、メモリセルに書込電圧を印加してメモリセルの閾値電圧を上昇させる書込動作と、書込動作によりメモリセルが所定の閾値電圧以上まで上昇したことを確認する書込ベリファイ動作とが行われる。消去セルは閾値電圧が低いため、所定の読出電圧をワード線に印加することによりメモリセルに流れる電流量がリファレンス電流を超えると、データ「１」が読み出される。一方、書込セルは、所定の読出電圧をワード線に印加することによりデータ「０」が読み出されるが、閾値電圧が高いため、メモリセルに流れる電流量がリファレンス電流を超えることはない。経時変化の影響を抑え、書込セルから確実にデータ「０」を読み出すためには、読出動作時にリファレンス電流値が流れる閾値電圧よりも高い閾値電圧となるように書込を行う必要がある。このようなマージンの大きさを考慮する要素としては、製造ばらつきやメモリセル閾値の経時変化などがある。特許文献１にはメモリセル閾値の製造時のばらつきや経時変化に対応して読出／書込ベリファイ動作を実行する技術が開示されている。具体的には、書込ベリファイに失敗した場合、書込ベリファイに成功するまで書込ベリファイレベルを緩和する。書込セルを正常に読み出すためには、書込ベリファイレベルと読出判定レベルとの間に一定の間隔を要するため、書込ベリファイレベルと連動させて読出判定レベルも変化させる必要がある。
【０００３】
一方で、不揮発性メモリの書込の高速化も大きな課題である。書込動作ではメモリセルのソース線に高電圧を印加する一方、書込ベリファイ動作ではソース線を０Ｖ（基準電位）に放電する。ソース線には複数のメモリセルが接続されているため、充放電には一定の時間が必要である。そのため、１メモリセル毎に書込動作と書込ベリファイ動作とを繰り返すと、１データの書込毎にソース線の充放電が発生し、書込時間が長くなる。
【０００４】
書込時間を短縮するために、一般に複数データ連続書込が行われる。複数データ連続書込は、複数のメモリセルに対し連続して書込動作を行った後に、連続してベリファイ動作を行う方法である。複数データ連続書込は同じソース線に接続された複数のメモリセルに対して行われる。このため、連続して書込動作を行っている間、もしくは連続して書込ベリファイ動作を行っている間、ソース線の充放電が生じないため、書込動作と書込ベリファイ動作の切替回数（すなわち、ソース線の充放電回数）が減少し、その分だけ書込時間を短縮することができる。
【０００５】
プログラムやデータなどのランダムデータを書き込む場合、一度に連続書込を行うデータ数が多いほど書込時間は短くなるが、多くのバッファを必要とするため、回路面積が増大してしまう。なお、バッファは、書込ベリファイ動作時に書込セルから読み出したデータと照合する期待値を格納するために用いられる。このため、書込時間短縮効果と回路面積とのトレードオフから、一般には４〜８つ程度のデータに対して連続書込が実施される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−３２７３５９公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１にはメモリセル閾値のばらつきや経時変化に対応して書込ベリファイ動作の適正化を図る技術が開示されている。これに対して、不揮発性メモリの書込の高速化のため複数データ連続書込を行う場合には、後述するようにベリファイ動作に影響を与えるおそれがある。
【０００８】
不揮発性メモリセルにおいては、書込動作完了直後からトラップサイトに局在していた電子とホールの再結合が始まる。これにより、メモリセル閾値電圧が書込動作完了から大きく低下し始める。この現象は、浮遊ゲート型のメモリセルでも発生するが、ＭＯＮＯＳ型のメモリセルでは顕著に発生する。さらに、書換回数が増加するほどトラップサイトが増加するため、書込完了直後からのメモリセル閾値電圧の低下量・低下度合は増加していく。
【０００９】
一般に、１メモリセルの書込動作に必要な時間は、１メモリセルの書込ベリファイ動作に必要な時間よりも長い。書込ベリファイ動作は、基本的に読出動作と同様に高速であるのに対し、書込動作はメモリセル（浮遊ゲート型の場合は浮遊ゲート、ＭＯＮＯＳ型の場合は窒化膜）に一定量の電荷を注入する必要があるため、相応の時間が必要となる。
【００１０】
図１に４データ連続書込の場合のタイミングチャートの一例を示すが、アドレスによって、書込動作終了からベリファイ動作開始までの時間が異なるのが一般的である。以下、図１を用いて説明する。書込終了から書込ベリファイ開始までの時間は、アドレス０のメモリセルの場合は時間t0（=3tw）、アドレス１のメモリセルの場合は時間t1（=2tw＋tv）、アドレス２のメモリセルの場合は時間t2（=1tw＋2tv）、アドレス３のメモリセルの場合は時間t3（=3tv）となり、アドレスが進むほど、書込動作終了から書込ベリファイ動作開始までの時間が短くなる。図では見やすさを考慮して、１アドレス分の書込動作に要する時間twと１アドレス分の書込ベリファイ動作に要する時間tvとは実際の比率に対応していない。実際には時間twは５〜１０μｓであり、時間tvは１μｓ程度である。このように、複数データ連続書込を行う場合、書込動作完了直後からベリファイ動作開始までの時間がメモリセルによって異なることになる。より詳細には、複数データ連続書込を行う場合、書込動作完了直後から生じる電子とホールの再結合による閾値低下量が書込動作終了から書込ベリファイ動作開始までの時間の違いに起因して、メモリセルごとに大きく異なってしまう。
【００１１】
図２は、書込動作終了からのメモリセル閾値の時間変動を模式的に示している。２つのメモリセルを例示しており、アドレス０のメモリセルA00も、アドレス３のメモリセルA03も書き込み動作によって閾値電圧がViniまで増加し、その後低下していくものとする。カーブ２０１はメモリセルA00の閾値電圧の低下を表す。カーブ２０２（実線）はメモリセルA03の閾値電圧がメモリセルA00の閾値電圧と同じ割合で低下していく場合、カーブ２０３（一点鎖線）はメモリセルA03の閾値電圧がメモリセルA00のメモリセル閾値よりも早く低下していく場合を示している。
【００１２】
メモリセルA00は、時間Tw0で書込動作が完了し、時間Tv0で書込ベリファイがなされる。メモリセルA03は、時間Tw3で書込動作が完了し、時間Tv3で書込ベリファイがなされる。この場合、書込ベリファイがなされる時点でアドレス０のメモリセルA00の閾値電圧はV0、アドレス３のメモリセルA03の閾値電圧はV3a（カーブ２０２の場合）またはV3b（カーブ２０３の場合）である。メモリセルA00とメモリセルA03とは書込動作終了から書込ベリファイ動作開始までの時間が異なる（Tv0−Tw0＞Tv3−Tw3）ため、同じ割合でメモリセル閾値が低下してもV0＜V3aとなる。すなわち、複数データ連続書込を行うデータ数が多いほど、また、先に書込するデータほど、書込ベリファイ動作時の閾値電圧の変動量が大きくなるため、ベリファイに失敗する可能性が高くなってしまう。これは歩留の低下につながる。仮に、カーブ２０３のように閾値電圧が低下する場合であっても、その低下が長期的に読出に影響のないレベルでとどまるものであれば、メモリセルA03については判定電圧Vth2により良否判定を行っても問題ない。しかしながら、メモリセルA00については時間Tv0において閾値電圧V0＜判定電圧Vth2であるために否と判定されてしまい、メモリセルA00のデータ保持特性がメモリセルA03よりも優れていたとしても、書込不良と判定されてしまう場合がある。
【００１３】
一方、書込ベリファイの判定基準を緩めて判定電圧Vth1とすると、仮に、カーブ２０３の閾値電圧の低下が長期的に書込データの読出が不可能になってしまうレベルであったとしても、メモリセルA03は閾値電圧V3b＞判定電圧Vth1であるために良と判定されてしまい、メモリセルの信頼性が低下することになる。
【００１４】
このような電子とホールの再結合による閾値電圧の変動量の影響を極力排除して、書込判定を適切に行うことが望まれる。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
不揮発性メモリに複数データ連続書込を行う場合において、書込動作においてメモリセルに書込動作を行う周期と書込ベリファイ動作においてメモリセルに書込ベリファイ動作を行う周期が等しくなるように制御する。
【発明の効果】
【００１６】
連続書込したデータを適切な判定レベルで判定することが可能となり、不揮発性半導体メモリ回路の歩留向上及び信頼性が向上する。
【図面の簡単な説明】
【００１７】
【図１】従来の４データ連続書込の場合のタイミングチャートの例である。
【図２】本発明の課題を説明する図である。
【図３】半導体装置の全体構成である。
【図４】実施例１の不揮発性メモリマクロの構成を示す図である。
【図５Ａ】メモリセルアレイの構成を示す図である。
【図５Ｂ】各モードにおいてメモリセルの各端子に印加される電圧を説明する図である。
【図６】Ｘデコーダの構成を示す図である。
【図７】ドライバの構成を示す図である。
【図８】Ｙセレクタの構成を示す図である。
【図９】センスアンプの構成を示す図である。
【図１０】リファレンス電流生成回路の構成を示す図である。
【図１１】高電圧生成回路の構成を示す図である。
【図１２】連続データ書込のフローチャートである。
【図１３】実施例１における連続データ書込のタイミングチャートである。
【図１４】実施例２の不揮発性メモリマクロの構成を示す図である。
【図１５】高電圧生成回路の構成を示す図である。
【図１６】実施例２における連続データ書込のフローチャートである。
【図１７】実施例３の不揮発性メモリマクロの構成を示す図である。
【図１８】リファレンス電流生成回路の構成を示す図である。
【図１９】実施例３における連続データ書込のフローチャートである。
【発明を実施するための形態】
【００１８】
図３に実施の形態にかかる半導体装置３００の構成を示す。半導体装置３００は不揮発性メモリ制御回路３０１と不揮発性メモリマクロ３０２とを有する。不揮発性メモリ制御回路３０１は、不揮発性メモリマクロ３０２を制御する回路である。モード信号３０３は、不揮発性メモリの読出・書込・消去・書込ベリファイ等のモードを指定する。アドレス信号３０４は、モード信号３０３により読出・書込等のモードを指定したメモリセルのアドレス情報を指定する。書込データ信号３０５は、不揮発性メモリマクロ３０２に書き込む書込データである。読出データ信号３０６は、不揮発性メモリマクロ３０２から読み出される読出データである。
【実施例１】
【００１９】
図４に不揮発性メモリマクロ（不揮発性メモリ回路）３０２の構成を示す。不揮発性メモリマクロ３０２は、メモリセルアレイ４０１、Ｘデコーダ４０２、Ｙセレクタ４０３、センスアンプ４０４、リファレンス電流生成回路４０５、高電圧生成回路４０６を有している。
【００２０】
図５Ａにメモリセルアレイ４０１の構成を示す。メモリセル５０１は不揮発性メモリセルであり、データを記憶するための電荷保持層を有する。この電荷保持層は浮遊ゲート（浮遊ゲート型メモリセル）であっても、絶縁膜（ＭＯＮＯＳ型メモリセル）であってもよい。メモリセル５０１のドレインはビット線BLに接続され、ソースはソース線SL、ゲートはワード線WLに接続される。図５Ａの例では、行方向（横方向）に配置されたメモリセル５０１のソースはソース線SL[j]（j=0〜2n-1）に接続されており、メモリセル５０１のゲートはワード線WL[i]（i=0〜2n-1）に接続されている。また、列方向（縦方向）に配置されたメモリセル５０１のドレインはビット線BL[k]（k=0〜2m-1）に接続されている。図５Ｂにメモリセル５０１に書込、書込ベリファイ、読出、消去のそれぞれのモードにおいて、メモリセルの各端子に印加する電圧例を示す。半導体装置の電源電圧は特に限定されないが、この例では1.5Vとしている。また、図４には図示していないが、ソース線SL[j]（j=0〜2n-1）はソース線デコーダ（SLデコーダ）に接続されている。SLデコーダは、書込動作時に高電圧を印加するソース線SLを選択する。また、書込ベリファイ（１）は本実施例及び後述する実施例３の場合であり、書込ベリファイ（２）は後述する実施例２の場合である。書込ベリファイ（１）においては、ゲート（ワード線WL）に読出電圧Vrdと同じ電圧を印加し、メモリセルに流れる電流とリファレンス電流Iref1とを比較する。一方、書込ベリファイ（２）においては、ゲート（ワード線WL）に読出電圧Vrdよりも高電圧である書込ベリファイ電圧Vvwを印加し、メモリセルに流れる電流とリファレンス電流Iref2とを比較する。ここで、リファレンス電流Iref2＞リファレンス電流Iref1となるように設定することで同じメモリセル閾値により書込判定が可能である。
【００２１】
図６にＸデコーダ４０２の構成を示す。Ｘデコーダ４０２はデコーダ６０１と複数のドライバ６０２とを有する。デコーダ６０１は、ｎビットのＸアドレスを２ｎビットにデコードする。デコーダ６０１の２ｎ個の出力のそれぞれにドライバ６０２が接続され、各ドライバはそれぞれワード線WL[i]（i=0〜2n-1）を駆動する。ドライバ６０２には、各モードに応じたワード線電圧Vpが印加される。図５Ｂに示すように、読出時にはワード線電圧Vpに電源電圧が印加され、書込ベリファイ（２）動作時や消去時にはワード線電圧Vpに所定の高電圧が印加される。図７にドライバ６０２の構成を示す。ドライバ６０２は、レベルシフタ７０１とデコーダ６０１の出力信号に応じてハイ／ロウレベルの電圧を出力する論理回路７０２（図の例ではインバータ）とを有する。レベルシフタ７０１は、電源電圧VDDレベル（例えば1.5Ｖ）のデコーダ６０１からの出力信号の振幅をワード線電圧Vpレベルの振幅に変換するために設けられている。
【００２２】
図８にＹセレクタ４０３の構成を示す。Ｙセレクタ４０３はデコーダ８０１と複数のトランジスタ８０２とを有する。デコーダ８０１は、例えば、ｍビットのＹアドレスを２ｍビットにデコードし、デコードされたＹアドレスに対応するトランジスタ８０２を選択的に導通させる、ｍ：２ｍデコーダである。読出モードにおいては、ｍビットのＹアドレスを２ｍビットにデコードし、１本のビット線BLを選択する。書込モードにおいては、Ｙアドレスに入力される書込データ信号３０５が示す書込データが「０」の場合には、メモリセルに書込電流を流すようにｍビットのＹアドレスを２ｍビットにデコードし、１本のビット線BLを選択する。書込データが「１」の場合には、全ビット線BLを非選択とする。
【００２３】
図９に、センスアンプ４０４の構成を示す。センスアンプ４０４の第１入力端子９０１にはセルビット線（セルBL）８０３が接続され、第２入力端子９０２にはリファレンスビット線（リファレンスBL）１００１が接続されている。セルBL８０３はＹセレクタ４０３により選択されたビット線BLの出力であり（図８参照）、リファレンスBL１００１はリファレンス電流生成回路４０５の出力である。第１入力端子９０１と電源電位との間には第１プリチャージトランジスタ９０３のソース・ドレイン経路が、第２入力端子９０２と電源電圧との間には第２プリチャージトランジスタ９０４のソース・ドレイン経路が接続されている。センスアンプはクロスカップル型センスアンプであり、第１入力端子９０１に接続される第１インバータ９０５と第２入力端子９０２に接続される第２インバータ９０６がクロスカップルしており、両インバータのＰ型ＭＯＳトランジスタのソースは電源電位に接続され、Ｎ型ＭＯＳトランジスタのソースは共通接続され、イネーブルトランジスタ９０７のソース・ドレイン経路を介して基準電位（接地電位）に接続されている。プリチャージトランジスタ９０３，９０４及びイネーブルトランジスタ９０７のON／OFFはタイミング制御回路９０８により制御されている。
【００２４】
読出モードにおいては、タイミング制御回路９０８によりプリチャージトランジスタ９０３，９０４をON状態とし、セルBL（第１入力端子９０１）及びリファレンスBL（第２入力端子９０２）を電源電圧までプリチャージしたのち、両プリチャージトランジスタをOFF状態にする。この間イネーブルトランジスタ９０７はOFF状態に維持されているので、第１入力端子９０１及び第２入力端子９０２の電位は電源電位のまま維持される。一定時間経過後、イネーブルトランジスタ９０７をON状態にすると、クロスカップルされたインバータの作用により、電圧の高い側の入力端子が電源電位まで上昇し、電圧の低い側の入力端子が基準電位まで低下する。リファレンス電流は閾値の低い消去セルのセル電流よりも多く、閾値の高い書込セルのセル電流よりも少なくなるように設定されている。このため、Ｙセレクタ４０３により選択されたメモリセルが消去セルである場合には、セル電流のほうがリファレンス電流よりも多いため、セルBLが基準電位、リファレンスBLが電源電位となり、データ「１」が読出データとして出力される。Ｙセレクタ４０３により選択されたメモリセルが書込セルである場合には、セル電流の方がリファレンス電流よりも少ないため、セルBLが電源電位、リファレンスBLが基準電位となり、データ「０」が読出データとして出力される。
【００２５】
図１０に、リファレンス電流生成回路４０５の構成を示す。基準電流を基準電流生成回路１００２にて生成し、カレントミラーにて所望の倍率に変換し、リファレンスBL１００１に所定のリファレンス電流を流す。
【００２６】
図１１に、高電圧生成回路４０６の構成を示す。基準電圧生成回路１１０１は基準電圧Vrefを生成し、昇圧回路１１０２により高電圧を生成する。生成した高電圧Vpを抵抗１１０３で分圧した電圧を基準電圧Vrefと比較し、基準電圧よりも低い場合はコンパレータ１１０４の出力がONし、生成電圧が高くなり、基準電圧よりも高い場合はコンパレータ１１０４の出力がOFFし、生成電圧が低くなる方向へ動く。これにより、生成される高電圧が出力負荷に依らず一定に保たれる。
【００２７】
以上、不揮発性メモリマクロ３０２の回路構成について説明したが、種々変形可能なものである。例えば、メモリセルアレイ４０１をカラム方向に複数のブロックに分割することにより読出の高速化を図ることもできる。メモリセルアレイ４０１を２ｐ個のブロックに分割する場合、各ブロックに対応して２（ｍ−ｐ）本のビット線BLを選択するＹセレクタトランジスタ８０２が設けられ、各ブロックに対応するＹセレクタトランジスタ８０２群はＹアドレスの下位（ｍ−ｐ）ビットを２（ｍ―ｐ）ビットにデコードするデコーダにより共通に制御されることにより、各ブロックにおいて１本のビット線BLが選択可能とされる。この場合、複数のブロックのそれぞれに対応してセンスアンプ４０４を設けられ、各センスアンプに対してリファレンスビット線が接続される。
【００２８】
図１２に、半導体装置３００において、不揮発性メモリマクロ３０２に複数データ連続書込を行う場合に、不揮発性メモリ制御回路３０１が実行するフローチャートを示す。まず、アドレスを書込開始アドレスに設定し（Ｓ１２０１）、書込（Ｓ１２０２）とアドレスインクリメント（Ｓ１２０３）とを書込データの分だけ繰り返す（Ｓ１２０４）。所定の連続データの書込が終了すると、再度アドレスを書込開始アドレスに設定し（Ｓ１２０５）、書込ベリファイ（Ｓ１２０６）と所定の時間待機（Ｓ１２０７）とアドレスインクリメント（Ｓ１２０８）とを書込データの分だけ繰り返す（Ｓ１２０９）。ここで、ステップＳ１２０７における所定の時間とは、「１メモリセルの書込に要する時間−１メモリセルの書込ベリファイに要する時間」として設定する。
【００２９】
図１３に、実施例１における複数データ連続書込のタイミングチャートを示す。ここでは４つのデータを連続書込する例を示している。１データの書込に要する時間をtw、１データの書込ベリファイに要する時間をtv、待機時間をtw−tvとすることにより、メモリセルに対して書込を行う周期についても、書込ベリファイを行う周期についても同じtwとすることができる。これにより、連続書込される４つのデータについて、書込動作完了からベリファイ動作開始までの時間を等しくすることができる（t0＝t1＝t2＝t3＝tw）。これにより、連続書込するアドレスによらず、一定のマージンで判定することが可能になる。
【００３０】
先に図２を用いて説明したように、書込動作終了からのメモリセル閾値は時間変動する。実施例１における複数データ連続書込ではどのアドレスにおいても、書込動作完了からベリファイ動作開始までの時間が等しくできるため、各アドレスのメモリセルが同じ割合で低下するものとすると、同じ閾値により判定できる。言い換えれば、書込動作終了からのメモリセル閾値の時間変動を個々に考慮することなく、判定電圧を定めることができる。
【実施例２】
【００３１】
図１４に、実施例２の不揮発性メモリマクロ３０２’の構成を示す。実施例１と共通する構成については同じ符号を付して示して詳細な説明は省略し、実施例１と異なる部分を中心に説明する。実施例２においては高電圧生成回路の構成が異なっている。
【００３２】
図１５に、高電圧生成回路１４０１の構成を示す。４つのデータを連続書込するメモリマクロに対応する構成である。抵抗１５０２で分圧した電圧をコンパレータ１１０４により基準電圧生成回路１１０１で生成される基準電圧Vrefと比較するが、抵抗分圧比をアドレスに応じて可変にすることで出力電圧Vpを可変とする。具体的には、デコーダ１５０１により書込ベリファイを行う第１〜第４のアドレスについて、第１のアドレス（最初に書込を行うアドレス）ではスイッチ１５０３をONし、第２のアドレス（２番目に書込を行うアドレス）ではスイッチ１５０４をONし、第３のアドレス（３番目に書込を行うアドレス）ではスイッチ１５０５をONし、第４のアドレス（最後に書込を行うアドレス）ではスイッチ１５０６をONする。
【００３３】
これにより、抵抗１５０２の抵抗値の総和をR（=R1+R2＋R3＋R4＋R5）とすると、第１のアドレスの場合の出力電圧Vp=Vref×R／(R1+R2＋R3＋R4)、第２のアドレスの場合の出力電圧Vp=Vref×R／(R1+R2＋R3)、第３のアドレスの場合の出力電圧Vp=Vref×R／(R1+R2)、第４のアドレスの場合の出力電圧Vp=Vref×R／R1となり、書込みを行う連続データのアドレスが進むにつれて、抵抗分圧比が変化し、出力電圧Vpが高くされる。
【００３４】
図１６に、半導体装置３００において、不揮発性メモリマクロ３０２’に複数データ連続書込を行う場合に、不揮発性メモリ制御回路３０１が実行するフローチャートを示す。まず、アドレスを書込開始アドレスに設定し（Ｓ１６０１）、書込（Ｓ１６０２）とアドレスインクリメント（Ｓ１６０３）とを書込データの分だけ繰り返す（Ｓ１６０４）。所定の連続データの書込が終了すると、再度アドレスを書込開始アドレスに設定し（Ｓ１６０５）、書込ベリファイ（Ｓ１６０６）とアドレスインクリメント（Ｓ１６０８）とを書込データの分だけ繰り返す（Ｓ１６０９）。ここで、書込ベリファイにおいては、アドレスが進むにつれてワード線WLに印加するベリファイ電圧が高くなるように制御する（Ｓ１６０７）。
【００３５】
先に図２を用いて説明したように、書込動作終了からのメモリセル閾値は時間変動する。実施例２における複数データ連続書込では後に書き込んだアドレスのメモリセルに対しては、ワード線WLに印加されるベリファイ電圧（すなわち、書込ベリファイ時にメモリセルのゲートに印加される電圧）を高めることにより、前に書き込んだアドレスのメモリセルよりも多くの読出電流が流れる状態でリファレンス電流と比較されることになる。言い換えれば、後に書き込まれるアドレスのメモリセルの方が前に書き込まれたアドレスのメモリセルよりも厳しい条件で書込ベリファイが実行される。このように、書込動作終了からのメモリセル閾値の時間変動の影響を書込ベリファイ条件によって相殺させることにより、連続書込される各アドレスのメモリセルに対して、実質的に同等の条件で書込ベリファイを実行することが可能になる。
【実施例３】
【００３６】
図１７に、実施例３の不揮発性メモリマクロ３０２”の構成を示す。実施例１と共通する構成については同じ符号を付して示して詳細な説明は省略し、実施例１と異なる部分を中心に説明する。実施例３においてはリファレンス電流生成回路の構成が異なっている。
【００３７】
図１８に、リファレンス電流生成回路１７０１の構成を示す。４つのデータを連続書込するメモリマクロに対応する構成である。アドレスが進むにつれて、カレントミラーの電流ミラー比が変化し、リファレンス電流が小さくなるような構成とする。具体的には、デコーダ１８０１により書込ベリファイを行う第１〜第４のアドレスについて、第１のアドレス（最初に書込を行うアドレス）ではスイッチ１８０８〜１８１１をONし、第２のアドレス（２番目に書込を行うアドレス）ではスイッチ１８０８〜１８１０をONし、第３のアドレス（３番目に書込を行うアドレス）ではスイッチ１８０８〜１８０９をONし、第４のアドレス（最後に書込を行うアドレス）ではスイッチ１８０８をONする。スイッチ１８０８〜１８１１がONされることにより、それぞれに直列接続されたＰ型ＭＯＳトランジスタ１８０４〜１８０７のソース・ドレイン経路に、Ｐ型ＭＯＳトランジスタ１８０２とのミラー比に応じた電流が流れることで、リファレンス電流量が変化する。
【００３８】
図１９に、半導体装置３００において、不揮発性メモリマクロ３０２”に複数データ連続書込を行う場合に、不揮発性メモリ制御回路３０１が実行するフローチャートを示す。まず、アドレスを書込開始アドレスに設定し（Ｓ１９０１）、書込（Ｓ１９０２）とアドレスインクリメント（Ｓ１９０３）とを書込データの分だけ繰り返す（Ｓ１９０４）。所定の連続データの書込が終了すると、再度アドレスを書込開始アドレスに設定し（Ｓ１９０５）、書込ベリファイ（Ｓ１９０６）とアドレスインクリメント（Ｓ１９０８）とを書込データの分だけ繰り返す（Ｓ１９０９）。ここで、書込ベリファイにおいては、アドレスが進むにつれてリファレンス電流が小さくなるように制御する（Ｓ１９０７）。
【００３９】
先に図２を用いて説明したように、書込動作終了からのメモリセル閾値は時間変動する。実施例３における複数データ連続書込では後に書き込んだアドレスのメモリセルに対しては、リファレンス電流を小さくすることにより、前に書き込んだアドレスのメモリセルのメモリセル閾値よりも後に書き込まれたアドレスのメモリセルのメモリセル閾値の方が高くなっていなければ、セル電流がリファレンス電流を上回ってしまい、消去セルと判定されることになる。言い換えれば、後に書き込まれるアドレスのメモリセルの方が前に書き込まれたアドレスのメモリセルよりも厳しい条件で書込ベリファイが実行される。このように、書込動作終了からのメモリセル閾値の時間変動の影響を書込ベリファイ条件によって相殺させることにより、連続書込される各アドレスのメモリセルに対して、実質的に同等の条件で書込ベリファイを実行することが可能になる。
【００４０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。たとえば、書込動作直後からのメモリセル閾値変動量は、書換回数が多いほど大きくなる。そこで、実施例２や３において、書換回数を記憶し、書換回数に応じてアドレス毎に判定のための変化量を増やすようにしてもよい。この場合、想定される変化量に応じて図１５における抵抗１５０２において抵抗分圧比の調整代を大きくしておく、あるいは想定される変化量に応じて図１８におけるミラー比の調整代を大きくしておくことで実現可能である。
【符号の説明】
【００４１】
３０１：不揮発性メモリ制御回路、３０２，３０２’，３０２”：不揮発性メモリマクロ、４０１：メモリセルアレイ、４０２：Ｘデコーダ、４０３：Ｙセレクタ、４０４：センスアンプ、４０５，１７０１：リファレンス電流生成回路、４０６，１４０１：高電圧生成回路。
【図１】
2019008844.tif 000003
【図２】
2019008844.tif 000004
【図３】
2019008844.tif 000005
【図４】
2019008844.tif 000006
【図５Ａ】
2019008844.tif 000007
【図５Ｂ】
2019008844.tif 000008
【図６】
2019008844.tif 000009
【図７】
2019008844.tif 000010
【図８】
2019008844.tif 000011
【図９】
2019008844.tif 000012
【図１０】
2019008844.tif 000013
【図１１】
2019008844.tif 000014
【図１２】
2019008844.tif 000015
【図１３】
2019008844.tif 000016
【図１４】
2019008844.tif 000017
【図１５】
2019008844.tif 000018
【図１６】
2019008844.tif 000019
【図１７】
2019008844.tif 000020
【図１８】
2019008844.tif 000021
【図１９】
2019008844.tif 000022