(57)【要約】【課題】  オーバーヘッドを減らし、且つトレーニングを通じてデータの伝送の信頼性を高めるストレージ装置及びストレージ装置の作動方法を提供する。【解決手段】  本発明のストレージ装置はメモリブロックを含む不揮発性メモリ装置、そしてデータ入力及び出力ラインとデータストローブラインを通じて不揮発性メモリ装置と連結される制御機を含む。不揮発性メモリ装置及び制御機は、データストローブラインを通じて伝達されるデータストローブ信号の遅延量を調節してデータ入力及び出力ラインのトレーニングを遂行し、そしてトレーニングの結果によりデータ入力及び出力ラインの遅延量を調節する。【選択図】図１
2019079520.tif 000002
【特許請求の範囲】
【請求項１】
メモリブロックを含む不揮発性メモリ装置と、
データ入力及び出力ラインとデータストローブラインを通じて前記不揮発性メモリ装置と連結される制御機と、を含み、
前記不揮発性メモリ装置及び前記制御機は、前記データストローブラインを通じて伝達されるデータストローブ信号の遅延量を調節して前記データ入力及び出力ラインのトレーニングを遂行し、前記トレーニングの結果により前記データ入力及び出力ラインの遅延量を調節する、ことを特徴とするストレージ装置。
【請求項２】
前記不揮発性メモリ装置及び前記制御機は前記データ入力及び出力ラインを通じて伝達されるデータビットの中心（ｃｅｎｔｅｒｓ）が整列されるように、前記データ入力及び出力ラインの遅延量を調節する、ことを特徴とする請求項１に記載のストレージ装置。
【請求項３】
前記制御機はトレーニングコマンド及びデータビットを前記不揮発性メモリ装置に伝送し、
前記不揮発性メモリ装置は前記トレーニングコマンドに応答して前記データストローブ信号の遅延量を調節し、前記データビットを前記データストローブ信号と共に前記制御機に伝送する、ことを特徴とする請求項１に記載のストレージ装置。
【請求項４】
前記データビットはコマンドの形態で前記不揮発性メモリ装置に伝達される、ことを特徴とする請求項３に記載のストレージ装置。
【請求項５】
前記制御機は前記データストローブ信号の立ち上がりエッジと立ち下がりエッジとの間の中心に同期して前記データビットを識別し、前記データストローブ信号の遅延量が調節されることにより、前記データビットの第１エッジ及び第２エッジを識別する、ことを特徴とする請求項３に記載のストレージ装置。
【請求項６】
前記制御機は前記データビットの中心を検出し、前記検出された中心を整列させる前記データビットについての遅延量を計算する、ことを特徴とする請求項３に記載のストレージ装置。
【請求項７】
前記制御機は前記計算された遅延量を前記不揮発性メモリ装置へ伝達し、
前記不揮発性メモリ装置は前記伝達された遅延量により前記データ入力及び出力ラインの遅延量をそれぞれ調節する、ことを特徴とする請求項６に記載のストレージ装置。
【請求項８】
前記制御機は前記データストローブ信号の遅延量を調節して前記不揮発性メモリ装置に伝送すると同時に、データビットを前記データ入力及び出力ラインを通じて前記不揮発性メモリ装置に伝送し、
前記不揮発性メモリ装置は前記制御機に前記データストローブラインを通じて第２データストローブ信号を前記制御機に伝送すると同時に、前記伝送されたデータビットを第２データビットとして前記データ入力及び出力ラインを通じて前記制御機に伝送する、ことを特徴とする請求項１に記載のストレージ装置。
【請求項９】
メモリブロックを含む不揮発性メモリ装置と、
データ入力及び出力ラインとデータストローブラインを通じて不揮発性メモリ装置と連結される制御機と、を含み、
前記制御機は、
前記データストローブラインと連結された第１遅延機と、
データ入力及び出力ラインと各々連結された第２遅延機と、を含み、
前記第１遅延機の最大遅延量は第２遅延機のそれぞれの最大遅延量より大きい、ことを特徴とするストレージ装置。
【請求項１０】
不揮発性メモリ装置及び制御機を含むストレージ装置の作動方法であって、
前記制御機が第１データストローブ信号の遅延量を調節して前記不揮発性メモリ装置に前記第１データストローブ信号及び第１データビットを伝送するステップと、
前記不揮発性メモリ装置が前記第１データストローブ信号に同期して前記伝送された第１データビットを貯蔵するステップと、
前記不揮発性メモリ装置が第２データストローブ信号及び第２データビットを前記制御機に伝送するステップと、
前記制御機が前記第２データストローブ信号に同期して前記伝送された第２データビットを貯蔵するステップと、
前記制御機が前記貯蔵された第２データビットに基づいて前記第１データビットを伝送する第１遅延量を調節するステップと、を含む、ことを特徴とするストレージ装置の作動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリに係り、さらに詳細には、ストレージ装置及びストレージ装置の作動方法に関する。
【背景技術】
【０００２】
半導体論理素子の製造技術が発展するにつれ、半導体論理素子の機能が向上している。特に、メモリ制御機に使用される半導体論理素子の機能が向上し、１つのメモリ制御機が多数のメモリ装置を制御するシステムが開発・使用されている。
【０００３】
メモリ制御機とメモリ装置はデータ入力及び出力ラインを通じて通信しあう。メモリ制御機とメモリ装置の間でデータ入力及び出力ラインを通じたデータ伝送の信頼性を高めるために、トレーニングが遂行できる。トレーニングはデータ入力及び出力ラインを通じて並列に伝送されるデータの伝送又は到達タイミングを整列することを含む。
【０００４】
トレーニングはデータ伝送の信頼性を向上させる。しかしながら、トレーニングを遂行するためにメモリ制御機とメモリ装置に追加的な回路又は機能ブロックが提供されなければならない。従って、トレーニングを導入してデータ伝送の信頼性を向上させながら、トレーニングのための追加的な回路又は機能ブロックのオーバーヘッドを減らす装置又は方法が要求されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１７−１１１８０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的はトレーニングのための回路又は機能ブロックのオーバーヘッドを減らし、且つトレーニングを通じてデータの伝送の信頼性を高めるストレージ装置及びストレージ装置の作動方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の実施例によるストレージ装置は、メモリブロックを含む不揮発性メモリ装置と、データ入力及び出力ラインとデータストローブラインを通じて不揮発性メモリ装置と連結される制御機と、を含む。不揮発性メモリ装置及び制御機は、データストローブラインを通じて伝達されるデータストローブ信号の遅延量を調節して前記データ入力及び出力ラインのトレーニングを遂行し、前記トレーニングの結果により前記データ入力及び出力ラインの遅延量を調節する。
本発明に実施例によるストレージ装置は、メモリブロックを含む不揮発性メモリ装置と、データ入力及び出力ラインとデータストローブラインを通じて不揮発性メモリ装置と連結される制御機と、を含む。前記制御機はデータストローブラインと連結された第１遅延機と、データ入力及び出力ラインと各々連結された第２遅延機と、を含む。第１遅延機の最大遅延量は第２遅延機のそれぞれの最大遅延量より大きい。
【０００８】
本発明の実施例による不揮発性メモリ装置及び制御機を含むストレージ装置の作動方法は、前記制御機が第１データストローブ信号の遅延量を調節して前記不揮発性メモリ装置に第１データストローブ信号及び第１データビットを伝送するステップと、前記不揮発性メモリ装置が前記データストローブ信号に同期して前記伝送された第１データビットを貯蔵するステップと、前記不揮発性メモリ装置が第２データストローブ信号及び第２データビットを制御機に伝送するステップと、前記制御機が前記第２データストローブ信号に同期して前記伝送された第２データビットを貯蔵するステップと、前記制御機が、前記貯蔵された第２データビットに基づいて前記第１データビットを伝送する第１遅延量を調節するステップと、を含む。
【発明の効果】
【０００９】
本発明によると、ストレージ装置はデータストローブ信号を遅延させ、データストローブ信号とデータビットのトレーニングを遂行する。データストローブ信号に対し大きな遅延量を有する遅延機が使用され、データビットに対し小さな遅延量を有する遅延機が使用される。従って、遅延機のサイズ及び複雑度が減少し、トレーニングによるオーバーヘッドが減少するストレージ装置及びストレージ装置の作動方法が提供される。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例によるストレージ装置を示すブロック図である。
【図２】本発明の実施例による不揮発性メモリ装置を示すブロック図である。
【図３】本発明の実施例によるストレージ装置の作動方法を示す順序図である。
【図４】ストレージ装置が入力トレーニングを遂行する例を示す順序図である。
【図５】制御機がトレーニングコマンド及びデータビットを伝送する例を示す。
【図６】図５のトレーニングコマンド及びデータビットに応答して不揮発性メモリ装置がデータビットを出力する例を示す。
【図７】図６のデータビットが制御機から受信された例を示す。
【図８】不揮発性メモリ装置の入力及び出力回路の例を示す。
【図９】図８の出力の遅延回路の例を示す。
【図１０】図８の出力の遅延スイープ（ｓｗｅｅｐ）回路の例を示す。
【図１１】図４の方法によってトレーニングが遂行される例を示す。
【図１２】制御機が、検出されたエッジ（ｅｄｇｅ）により遅延量を計算する例を示す。
【図１３】ストレージ装置が入力トレーニングを遂行する他の例を示す順序図である。
【図１４】ストレージ装置が出力トレーニングを遂行する例を示す順序図である。
【図１５】制御機がデータビットを不揮発性メモリ装置に伝送する例を示す。
【図１６】図１５のデータビットが不揮発性メモリ装置において受信された例を示す。
【図１７】制御機のメモリインターフェースの例を示す。
【図１８】図１４の方法によりトレーニングが遂行される例を示す。
【図１９】本発明の応用例によるストレージ装置を示すブロック図である。
【図２０】本発明の応用例によるストレージ装置を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下に本発明の技術分野における通常の知識を有する者が本発明を容易に実施できるように、本発明の実施例を明確かつ詳細に記載する。図１は本発明の実施例によるストレージ装置１００を示すブロック図である。図１を参照すると、ストレージ装置１００は不揮発性メモリ装置１１０及び制御機１２０を含む。不揮発性メモリ装置１１０はフラッシュメモリ、相変化メモリ（ＰＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、抵抗性メモリ（ＲＲＡＭ（登録商標））、強誘電体メモリ（ＦＲＡＭ（登録商標））などの多様なメモリを包含する。
【００１２】
不揮発性メモリ装置１１０は、同種のメモリ又は異種のメモリを包含できる。不揮発性メモリ装置１１０はデータ入力及び出力ライン（ＤＱ）、第１制御ライン（ＣＴ１）、そして第２制御ライン（ＣＴ２）を通じて制御機と通信する。
【００１３】
データ入力及び出力ライン（ＤＱ）は不揮発性メモリ装置１１０に共通に連結される。例えば、制御機１２０からデータ入力及び出力ライン（ＤＱ）の中の一つを通じて伝送される信号（例えば、データビット）は、不揮発性メモリ装置１１０に共通に伝達される。
【００１４】
制御機１２０は不揮発性メモリ装置１１０を制御するように構成される。制御機１２０はライト（ｗｒｉｔｅ）、リード（ｒｅａｄ）又は消去を遂行するように不揮発性メモリ装置１１０を制御する。なお、制御機１２０は不揮発性メモリ装置１１０とトレーニングできる。
【００１５】
トレーニングは、ストレージ装置１００に電源が供給された後に又はストレージ装置１００が節電モードから正常モードに復元された後に遂行される。トレーニングは制御機１２０が不揮発性メモリ装置１１０を通常的に制御（例えば、ライト、リード又は消去を遂行するように制御）する前に遂行される。
【００１６】
制御機１２０は、メモリインターフェース１２１、入力及び出力トレーナー１２２、そしてメモリ１２３を含む。メモリインターフェース１２１は不揮発性メモリ装置１１０と実質的な通信を遂行する。例えば、メモリインターフェース１２１は予め決められた規則により定められたレベル及びタイミングを不揮発性メモリ装置１１０と交換できる。
【００１７】
入力及び出力トレーナー１２２は、メモリインターフェース１２１を通じて不揮発性メモリ装置１１０とトレーニングを遂行する。入力及び出力トレーナー１２２はトレーニングが必要な情報又はトレーニングにより獲得された情報（例えば、遅延量）をメモリ１２３に貯蔵する。入力及び出力トレーナー１２２は、メモリ１２３を用いて不揮発性メモリ装置１１０とトレーニングを遂行する。
【００１８】
図２は、本発明の実施例による不揮発性メモリ装置１１０を示すブロック図である。図１と図２を参照すれば、不揮発性メモリ装置１１０はメモリセルアレイ１１１、行デコーダー回路１１２、ページバッファー回路１１３、入力及び出力回路１１４、パス・フェイルチェック回路１１５、そして制御ロジック回路１１６を含む。
【００１９】
メモリセルアレイ１１１は、複数のメモリブロック（ＢＬＫ１からＢＬＫｚ）を含む。各メモリブロックは複数のメモリセルを含む。各メモリブロックは少なくとも１つの接地選択ライン（ＧＳＬ）、複数のワードライン（ＷＬ）、そして少なくとも１つのストリング選択ライン（ＳＳＬ）を通じて行デコーダー回路１１２に連結される。各メモリブロックは複数のビットライン（ＢＬ）を通じてページバッファー回路１１３に連結される。複数のメモリブロック（ＢＬＫ１乃からＢＬＫｚ）は複数のビットライン（ＢＬ）に共通に連結される。
【００２０】
例示的に、複数のメモリブロック（ＢＬＫ１乃からＢＬＫｚ）の各々は消去動作の単位である。メモリセルアレイ１１１のメモリセルは１つのメモリブロックの単位で消去される。１つのメモリブロックに属するメモリセルは同時に消去される。他の例として、各メモリブロックは複数のサブブロックに分割される。複数のサブブロックの各々は消去作動の単位である。
【００２１】
行デコーダー回路１１２は複数の接地選択ライン（ＧＳＬ）、複数のワードライン（ＷＬ）、そして複数のストリング選択ライン（ＳＳＬ）を通じてメモリセルアレイ１１１に連結される。行デコーダー回路１１２は制御ロジック回路１１６の制御によって作動する。行デコーダー回路１１２は入力及び出力回路１１４から行アドレス（ＲＡ）を受信できる。行デコーダー回路１１２は受信した行アドレスをデコーディングし、デコーディングされたアドレスによりストリング選択ライン（ＳＳＬ）、ワードライン（ＷＬ）、そして接地選択ライン（ＧＳＬ）に印加される電圧を制御できる。
【００２２】
ページバッファー回路１１３は複数のビットライン（ＢＬ）を通じてメモリセルアレイ１１１に連結される。ページバッファー回路１１３は、複数のデータライン（ＤＬ）を通じて入力及び出力回路１１４と連結される。ページバッファー回路１１３は制御ロジック回路１１６の制御により作動する。
【００２３】
ライト作動時に、ページバッファー回路１１３はメモリセルにプログラムされるデータビットを貯蔵できる。貯蔵されたデータビットに基づいて、ページバッファー回路１１３は複数のビットライン（ＢＬ）に電圧を印加できる。ページバッファー回路１１３はライトドライバーとして機能できる。リード作動又は検証リード時に、ページバッファー回路１１３はビットライン（ＢＬ）の電圧をセンシングし、センシングの結果を貯蔵する。ページバッファー回路１１３は感知増幅器として機能できる。
【００２４】
入力及び出力回路１１４は、複数のデータライン（ＤＬ）を通じてページバッファー回路１１３と連結される。入力及び出力回路１１４はデータ入力及び出力ライン（ＤＱ、例えば、ＤＱ１〜ＤＱ８）を通じて制御機１２０と連結される。入力及び出力回路１１４はページバッファー回路１１３によりリードされたデータビットをデータ入力及び出力ライン（ＤＱ１〜ＤＱ８）を通じて制御機１２０に出力し、制御機１２０からデータ入力及び出力ライン（ＤＱ１〜ＤＱ８）を通じて受信されるデータビットをページバッファー回路１１３に伝達する。
【００２５】
入力及び出力回路１１４はデータ入力及び出力ライン（ＤＱ１〜ＤＱ８）を通じてアドレスを受信する。入力及び出力回路１１４は受信したアドレスの中の行アドレス（ＲＡ）を行デコーダー回路１１２に伝達する。入力及び出力回路１１４は受信したアドレスの中の列アドレスを用いて、ページバッファー回路１１３にデータビットを貯蔵するか又はページバッファー回路１１３に貯蔵されたデータビットをリードする。
【００２６】
入力及び出力回路１１４はデータ入力及び出力ライン（ＤＱ１〜ＤＱ８）を通じてコマンド（ＣＭＤ）を受信する。入力及び出力回路１１４は受信したアドレス（ＣＭＤ）を制御ロジック回路１１６に伝達する。入力及び出力回路１１４は制御機１２０にデータストローブ信号（ＤＱＳ）を出力する。入力及び出力回路１１４はデータストローブ信号（ＤＱＳ）に同期してデータ入力及び出力ライン（ＤＱ１〜ＤＱ８）を通じてデータビットを出力する。
【００２７】
以下において、簡潔な説明のため、データ入力及び出力ライン（ＤＱ１〜ＤＱ８）を通じて受信（入力）又は送信（出力）される信号はデータ入力及び出力信号であると称し、データ入力及び出力ライン（ＤＱ１〜ＤＱ８）と同一の参照番号で引用する。データ入力及び出力信号（ＤＱ１〜ＤＱ８）はそれぞれ同一の参照番号を使用するデータ入力及び出力ライン（ＤＱ１〜ＤＱ８）を通じて伝達される。
【００２８】
入力及び出力回路１１４は制御機１２０にレディー／ビジー信号（Ｒ／Ｂ）を出力する。例えば、入力及び出力回路１１４が制御機１２０からコマンド、アドレス又はデータビットを受信できる時、入力及び出力回路１１４はレディー状態を示すレディー／ビジー信号（Ｒ／Ｂ）を出力する。入力及び出力回路１１４が制御機１２０からコマンド、アドレス又はデータビットを受信できない場合、入力及び出力回路１１４はビジー状態を示すレディー／ビジー信号（Ｒ／Ｂ）を出力する。
【００２９】
パス・フェイルチェック回路（ＰＦＣ）１１５は検証リードの後に、ページバッファー回路１１３からセンシングの結果を受信できる。受信したセンシングの結果に基づいて、パス・フェイルチェック回路１１５はライト（又は消去）のパス又はフェイルを判定する。パス又はフェイルの判定結果は制御ロジック回路１１６に伝達される。
【００３０】
制御ロジック回路１１６は制御機１２０からデータストローブ信号（ＤＱＳ）、アドレスラッチイネーブル信号（ＡＬＥ）、コマンドラッチイネーブル（ＣＬＥ）、ライトイネーブル信号（／ＷＥ）、リードイネーブル信号（／ＲＥ）、そしてチップイネーブル信号（／ＣＥ）を受信する。
【００３１】
例えば、制御ロジック回路１１６に伝達されるデータストローブ信号（ＤＱＳ）と、入力及び出力回路１１４が伝送するデータストローブ信号（ＤＱＳ）は同一の制御ラインを通じて伝達される両方向信号である。データリード（例えば、出力）時に、データストローブ信号（ＤＱＳ）は不揮発性メモリ装置１１０により制御される。データライト（例えば、入力）時に、データストローブ信号（ＤＱＳ）は制御機１２０により制御される。
【００３２】
制御機１２０がデータ入力及び出力ライン（ＤＱ１〜ＤＱ８）を通じて不揮発性メモリ装置１１０にデータビットを伝送する時、制御機１２０がデータストローブ信号（ＤＱＳ）を伝送する。制御ロジック回路１１６はデータストローブ信号（ＤＱＳ）に同期して適切なタイミングでデータ入力及び出力ライン（ＤＱ１〜ＤＱ８）の信号を貯蔵（又はラッチ）するように入力及び出力回路１１４を制御する。
【００３３】
不揮発性メモリ装置１１０がデータ入力及び出力ライン（ＤＱ１〜ＤＱ８）を通じて制御機１２０にデータビットを伝送する時、入力及び出力回路１１４がデータストローブ信号（ＤＱＳ）を伝送する。制御機１２０はデータストローブ信号（ＤＱＳ）に同期して、適切なタイミングでデータ入力及び出力ライン（ＤＱ１〜ＤＱ８）の信号を貯蔵（又はラッチ）する。
【００３４】
アドレスラッチイネーブル信号（ＡＬＥ）はデータ入力及び出力ライン（ＤＱ１〜ＤＱ８）を通じて入力されるデータビットがアドレスであることを示す。アドレスラッチイネーブル信号（ＡＬＥ）が活性化されると、制御ロジック回路１１６はデータ入力及び出力ライン（ＤＱ１〜ＤＱ８）を通じて受信されるデータビットをアドレスとして処理する。例えば、制御ロジック回路１１６は行アドレス（ＲＡ）が行デコーダー回路１１２へ伝達されるように不揮発性メモリ装置１１０を制御する。
【００３５】
コマンドラッチイネーブル信号（ＣＬＥ）はデータ入力及び出力ライン（ＤＱ１〜ＤＱ８）を通じて入力されるデータビットがコマンド（ＣＭＤ）であることを示す。コマンドラッチイネーブル信号（ＣＬＥ）が活性化されると、制御ロジック回路１１６はデータ入力及び出力ライン（ＤＱ１〜ＤＱ８）を通じて受信されるデータビットをコマンド（ＣＭＤ）として処理する。例えば、制御ロジック回路１１６は入力及び出力回路１１４に貯蔵されたコマンド（ＣＭＤ）をフェッチ（ｆｅｔｃｈ）し、フェッチされたコマンドを実行する。
【００３６】
ライトイネーブル信号（／ＷＥ）はデータ入力及び出力ライン（ＤＱ１〜ＤＱ８）を通じてコマンド（ＣＭＤ）又はアドレスが入力される時、データ入力及び出力ライン（ＤＱ１〜ＤＱ８）のデータビットを貯蔵（又はラッチ）するタイミングを示す。リードイネーブル信号（／ＲＥ）は制御機１２０がリード（又は出力）時に、不揮発性メモリ装置１１０に臨時のクロックを提供するのに使用される。
【００３７】
例えば、リードの時に、制御機１２０はリードイネーブル信号（／ＲＥ）をハイレベル（ｈｉｇｈ  ｌｅｖｅｌ）とローレベル（ｌｏｗ  ｌｅｖｅｌ）で周期的にトグル（ｔｏｇｇｌｅ）できる。制御ロジック回路１１６はリードイネーブル信号（／ＲＥ）を入力及び出力回路１１４へ伝達する。入力及び出力回路１１４はリードイネーブル信号（／ＲＥ）を遅延してデータストローブ信号（ＤＱＳ）を生成できる。入力及び出力回路１１４は生成されたデータストローブ信号（ＤＱＳ）と同期して、データビットをデータ入力及び出力ライン（ＤＱ１〜ＤＱ８）を通じて伝送する。
【００３８】
チップイネーブル信号（／ＣＥ）は不揮発性メモリ装置１１０を活性化する。レディー／ビジー信号（Ｒ／Ｂ）は不揮発性メモリ装置１１０がレディー状態であるか又はビジー状態であるかを示すのに使用される。チップイネーブル信号（／ＣＥ）とレディー／ビジー信号（Ｒ／Ｂ）は第２制御ライン（ＣＴ２）を通じて伝送される。
【００３９】
データストローブ信号（ＤＱＳ）、アドレスラッチイネーブル信号（ＡＬＥ）、コマンドラッチイネーブル信号（ＣＬＥ）、ライトイネーブル信号（／ＷＥ）、そしてリードイネーブル信号（／ＲＥ）は第１制御ライン（ＣＴ１）を通じて通信される。第１制御ライン（ＣＴ１）と第２制御ライン（ＣＴ２）との差異は、図１９を参照してさらに、詳細に説明する。
【００４０】
制御ロジック回路１１６は出力トレーナー１１７を含む。出力トレーナー１１７はリード動作の時に、入力及び出力回路１１４がデータの入力及び出力ライン（ＤＱ１〜ＤＱ８）を通じて出力するデータビットについてのトレーニングを遂行する。トレーニングは添付した図面を参照して以下で、さらに詳細に説明する。
【００４１】
図３は、本発明の実施例によるストレージ装置１００の作動方法を示す順序図である。図１と図３を参照すれば、Ｓ１１０ステップでストレージ装置１００はパワーオン（ｐｏｗｅｒ−ｏｎ）を検出する。例えば、制御機１２０はパワーオンを検出する。他の例として、制御機１２０はストレージ装置１００が節電モードから正常モードに復元されて、電源が供給されるのを検出する。
【００４２】
Ｓ１２０ステップで、ストレージ装置１００はデータストローブ信号（ＤＱＳ）の遅延量を可変して、データの入力及び出力ライン（ＤＱ）のトレーニングを遂行する。例えば、ストレージ装置１００はデータストローブ信号（ＤＱＳ）の遅延量を可変して、データ入力及び出力ライン（ＤＱ）を通じてデータビットを伝送することにより、トレーニングを遂行する。
【００４３】
Ｓ１３０ステップで、ストレージ装置１００はトレーニングの結果によってデータの入力及び出力ライン（ＤＱ）の遅延量をそれぞれ調節する。例えば、ストレージ装置１００はデータストローブ信号（ＤＱＳ）の特定のタイミングでデータの入力及び出力ライン（ＤＱ）を通じて伝送されるデータビットの中心（ｃｅｎｔｅｒｓ）が整列されるように、データの入力及び出力ライン（ＤＱ）の遅延量を調節する。
【００４４】
例えば、トレーニングは出力トレーニング（又はリードトレーニング）及び入力トレーニング（又はライトトレーニング）を包含する。出力トレーニング（又はリードトレーニング）は不揮発性メモリ装置１１０がデータストローブ信号（ＤＱＳ）を制御機１２０に伝送し、そしてデータ入力及び出力ライン（ＤＱ）を通じてデータビットを制御機１２０に伝送する時の遅延量（又は伝送タイミング）を検出及び調節する。
【００４５】
入力トレーニング（又はライトトレーニング）は制御機１２０がデータストローブ信号（ＤＱＳ）を不揮発性メモリ装置１１０に伝送し、そしてデータの入力及び出力ライン（ＤＱ）を通じてデータビットを不揮発性メモリ装置１１０へ伝送する時の遅延量（又は伝送タイミング）を検出及び調節する。
【００４６】
図４は、ストレージ装置１００が入力トレーニング（又はライトトレーニング）を遂行する例を示す順序図である。図１、図２及び図４を参照すれば、Ｓ２１０ステップで、制御機１２０は不揮発性メモリ装置１１０にトレーニングコマンド（ＣＭＤ＿Ｔ）及びデータビット（ＤＢ）を伝送する。データビット（ＤＢ）はトレーニンングのため、予め定められたビットであり、メモリ１２３からリードされる。データビット（ＤＢ）はコマンドの形態で伝達される。
【００４７】
Ｓ２２０ステップで、不揮発性メモリ装置１１０はトレーニングコマンド（ＣＭＤ＿Ｔ）及びデータビット（ＤＢ）に応答してデータストローブ信号（ＤＱＳ）を制御機１２０へ伝送し、そしてデータビット（ＤＢ）をデータ入力及び出力ライン（ＤＱ）を通じて制御機１２０へ伝送する。
【００４８】
Ｓ２３０ステップで、不揮発性メモリ装置１１０は遅延量の可変が完了したかを判定する。例えば、データストローブ信号（ＤＱＳ）の遅延量が、ユニットの遅延量の単位で予め定められた回数だけ可変されるか、又は予め定められた遅延量の程度に可変された時に、可変が終了したと判定される。
【００４９】
可変が完了しなかったら、Ｓ２４０ステップで、不揮発性メモリ装置１１０はデータストローブ信号（ＤＱＳ）の遅延量をユニット遅延量の単位で調節し、そしてＳ２２０ステップを再び遂行する。可変が完了したら、Ｓ２５０ステップで、不揮発性メモリ装置１１０は可変が完了したことを制御機１２０に知らせる。
【００５０】
例えば、不揮発性メモリ装置１１０はレディー／ビジー信号（Ｒ／Ｂ）のレベルを調節することにより、可変が完了したことを制御機１２０に知らせることができる。例示的に、Ｓ２５０ステップは選択的に遂行される。Ｓ２５０ステップが省略された場合、制御機１２０は予め定められた回数だけ不揮発性メモリ装置１１０からデータビット（ＤＢ）及びデータストローブ信号（ＤＱＳ）を受信するように構成される。
【００５１】
可変が完了するまで、制御機１２０は遅延量が可変されるデータストローブ信号（ＤＱＳ）とデータビット（ＤＢ）を不揮発性メモリ装置１１０から反復的に受信する。データストローブ信号（ＤＱＳ）及びデータビット（ＤＢ）に基づいて、制御機はデータビット（ＤＢ）のエッジ（ｅｄｇｅｓ）を検出する。
【００５２】
Ｓ２６０ステップで、制御機１２０はデータビット（ＤＢ）のエッジからデータビット（ＤＢ）の中心を検出する。Ｓ２７０ステップで、制御機１２０はデータの入力及び出力ライン（ＤＱ）の遅延量（例えば、出力遅延量又はリード遅延量）を計算する。
【００５３】
Ｓ２８０ステップで、制御機１２０は計算されたデータ入力及び出力信号（例えば、データビット（ＤＢ）の伝送タイミング）を不揮発性メモリ装置１１０へ伝送する。Ｓ２９０ステップで、制御機１２０から伝送された遅延量により、不揮発性メモリ装置１１０はデータ入力及び出力信号（ＤＱ）の遅延量を調節する。
【００５４】
図５は、制御機１２０がトレーニングコマンド（ＣＭＤ＿Ｔ）及びデータビット（ＤＢ）を伝送する例を示す。図１、図２及び図５を参照すれば、トレーニングコマンド（ＣＭＤ＿Ｔ）及びデータビット（ＤＢ）はライトイネーブル信号（／ＷＥ）に同期してデータの入力及び出力ライン（ＤＱ１〜ＤＱ８）を通じて伝送される。トレーニングコマンド（ＣＭＤ＿Ｔ）及びデータビット（ＤＢ）が伝送される間、コマンドラッチイネーブル信号（ＣＬＥ）はハイレベル（ｈｉｇｈ  ｌｅｖｅｌ）を維持する。
【００５５】
トレーニングコマンド（ＣＭＤ＿Ｔ）はライトイネーブル信号（／ＷＥ）の第１立ち上がりエッジ（Ｒ１）に同期して伝送される。トレーニングコマンド（ＣＭＤ＿Ｔ）はデータ入力及び出力ライン（ＤＱ１〜ＤＱ８）にそれぞれ対応するコマンドビット（ＣＭＤ＿Ｔ＿１〜ＣＭＤ＿Ｔ＿８）を含む。トレーニングコマンド（ＣＭＤ＿Ｔ）はライトイネーブル信号（／ＷＥ）の２つ以上の立ち上がりエッジ（ｅｄｇｅｓ）に同期して一回または複数回伝送される。
【００５６】
データビット（ＤＢ）はライトイネーブル信号（／ＷＥ）の第２〜第５立ち上がりエッジ（Ｒ２〜Ｒ５）にそれぞれ同期して伝送される第１〜第４データビット（ＤＢ１〜ＤＢ４）を包含する。第１データビット（ＤＢ１）はデータ入力及び出力ライン（ＤＱ１〜ＤＱ８）を通じてそれぞれ伝送される第１ビット（ＤＢ１＿１〜ＤＢ１＿８）を包含する。同様に、第２〜第４データビット（ＤＢ２〜ＤＢ４）はそれぞれ第２ビット（ＤＢ２＿１〜ＤＢ２＿８）、第３ビット（ＤＢ３＿１〜ＤＢ３＿８）、そして第４ビット（ＤＢ４＿１〜ＤＢ４＿８）を包含する。
【００５７】
図５において、データビット（ＤＢ）はライトイネーブル信号（／ＷＥ）の四つの立ち上がりエッジ（Ｒ２〜Ｒ５）に同期して伝送されると説明した。しかしながら、データビット（ＤＢ）が伝送されるタイミングはライトイネーブル信号（／ＷＥ）の四つの立ち上がりエッジに限定されない。データビット（ＤＢ）はより多い回数又はより少ない回数で伝送される。
【００５８】
図６は、図５のトレーニングコマンド（ＣＭＤ＿Ｔ）及びデータビット（ＤＢ）に応答して不揮発性メモリ装置１１０がデータビットを出力する例を示す。図１、図２及び図６を参照すれば、制御機１２０はリードイネーブル信号（／ＲＥ）をハイレベルとローレベルで周期的にトグルできる。リードイネーブル信号（／ＲＥ）に応答して、入力及び出力回路１１４はデータストローブ信号（ＤＱＳ）をハイレベルとローレベルで周期的にトグルできる。
【００５９】
入力及び出力回路１１４はデータストローブ信号（ＤＱＳ）に同期してデータビット（ＤＢ）を出力する。入力及び出力回路１１４はデータストローブ信号（ＤＱＳ）の立ち上がりエッジ（ｒｉｓｉｎｇ  ｅｄｇｅ）及び立ち下がり（ｆａｌｌｉｎｇ  ｅｄｇｅ）エッジのそれぞれに同期してデータビット（ＤＢ）を出力する。データビット（ＤＢ）はデータストローブ信号（ＤＱＳ）に整列され、相互間に整列される。
【００６０】
図７は、図６のデータビット（ＤＢ）が制御機１２０から受信された例を示す。例示的に、ストレー（ｓｔｒａｙ）抵抗、ストレーキャパシタ（ｓｔｒａｙ  ｃａｐａｃｉｔｏｒ）、ストレーインダクタ（ｓｔｒａｙ  ｉｎｄｕｃｔｏｒ）、温度、湿度の影響などの多様な環境要素により制御機１２０から受信されるデータビット（ＤＢ）のタイミングは不揮発性メモリ装置が伝送したデータビット（ＤＢ）のタイミング（図６参照）と異なる。
【００６１】
図１、図２及び図７を参照すれば、入力及び出力回路１１４はリードイネーブル信号からデータストローブ信号（ＤＱＳ）を生成できる。入力及び出力回路１１４はデータストローブ信号（ＤＱＳ）に同期してデータビット（ＤＢ）を出力できる。
【００６２】
図７において第１データ入力及び出力ライン（ＤＱ１）を通じて伝送されるビット（ＤＢ１＿１〜ＤＢ４＿１）のタイミングはデータストローブ信号（ＤＱＳ）のエッジのタイミングよりアドバンス（ａｄｖａｎｃｅ）している。第２データ入力及び出力ライン（ＤＱ２）を通じて伝送されるビット（ＤＢ１＿２〜ＤＢ４＿２）のタイミングはデータストローブ信号（ＤＱＳ）のエッジのタイミングよりアドバンス（ａｄｖａｎｃｅ）している。第３データ入力及び出力ライン（ＤＱ３）を通じて伝送されるビット（ＤＢ１＿３〜ＤＢ４＿３）のタイミングはデータストローブ信号（ＤＱＳ）のエッジのタイミングよりアドバンス（ａｄｖａｎｃｅ）している。
【００６３】
第４データ入力及び出力ライン（ＤＱ４）を通じて伝送されるビット（ＤＢ１＿４〜ＤＢ４＿４）のタイミングはデータストローブ信号（ＤＱＳ）のエッジのタイミングと一致している。第５データ入力及び出力ライン（ＤＱ５）を通じて伝送されるビット（ＤＢ１＿５〜ＤＢ４＿５）のタイミングはデータストローブ信号（ＤＱＳ）のエッジのタイミングよりディレー（ｄｅｌａｙ）している。第６データ入力及び出力ライン（ＤＱ６）を通じて伝送されるビット（ＤＢ１＿６〜ＤＢ４＿６）のタイミングはデータストローブ信号（ＤＱＳ）のエッジのタイミングよりアドバンス（ａｄｖａｎｃｅ）している。
【００６４】
第７データ入力及び出力ライン（ＤＱ７）を通じて伝送されるビット（ＤＢ１＿７〜ＤＢ４＿７）のタイミングはデータストローブ信号（ＤＱＳ）のエッジのタイミングよりディレー（ｄｅｌａｙ）している。第８データの入力及び出力ライン（ＤＱ８）を通じて伝送されるビット（ＤＢ１＿８〜ＤＢ４＿８）のタイミングはデータストローブ信号（ＤＱＳ）のエッジのタイミングよりディレー（ｄｅｌａｙ）している。データの入力及び出力ライン（ＤＱ１〜ＤＱ８）を通じて伝送されるデータビットのタイミングは互いに一致しない可能性がある。
【００６５】
図６及び図７に図示したタイミングの差異を補償するため、不揮発性メモリ装置１１０はデータビット（ＤＢ）を伝送するタイミングを調節できる。例えば、不揮発性メモリ装置１１０は制御機１２０とトレーニングを遂行して適切な伝送タイミング（又は遅延量）を検出し、検出の結果により伝送タイミング（又は遅延量）を調節できる。
【００６６】
図８は、不揮発性メモリ装置１１０の入力及び出力回路１１４の例を示す。図２と図８を参照すれば、入力及び出力回路１１４はデータの入力及び出力パッド（ＤＱＰ１〜ＤＱＰ８）、データストローブパッド（ＤＱＳＰ）、出力遅延回路（１１４＿１〜１１４＿８）、出力遅延スイープ回路１１４＿９、バッファー１１４＿１０、そして遅延固定ループ１１４＿１１を含む。
【００６７】
データの入力及び出力パッド（ＤＱＰ１〜ＤＱＰ８）はデータの入力及び出力信号（ＤＱ１〜ＤＱ８）を伝達できる。本発明の技術的思想を簡潔に伝達するため、データの入力及び出力パッド（ＤＱＰ１〜ＤＱＰ８）はデータの入力及び出力信号（ＤＱ１〜ＤＱ８）を制御機１２０へ出力すると仮定する。
【００６８】
しかし、データの入力及び出力パッド（ＤＱＰ１〜ＤＱＰ８）は制御機１２０からデータの入力及び出力信号（ＤＱ１〜ＤＱ８）を受信でき、受信されたデータの入力及び出力信号（ＤＱ１〜ＤＱ８）を処理するための構成要素が入力及び出力回路１１４に具備されることが理解されるはずである。
【００６９】
データストローブパッド（ＤＱＳＰ）はデータストローブ信号（ＤＱＳ）を伝達できる。本発明の技術的思想を簡潔に伝達するため、データストローブパッド（ＤＱＳＰ）はデータストローブ信号（ＤＱＳ）を制御機１２０に出力すると仮定する。しかしながら、データストローブパッド（ＤＱＳＰ）は制御機１２０からデータストローブ信号（ＤＱＳ）を受信でき、受信されたデータストローブ信号（ＤＱＳ）を処理するための構成要素が入力及び出力回路１１４に具備されることが理解されるはずである。
【００７０】
出力遅延回路（１１４＿１〜１１４＿８）はデータの入力及び出力パッド（ＤＱＰ１〜ＤＱＰ２）にそれぞれ連結される。出力遅延回路（１１４＿１〜１１４＿８）はバッファー１１４＿１０から伝達されるデータビットをそれぞれデータの入力及び出力パッド（ＤＱＰ１〜ＤＱＰ８）へ伝送する。出力遅延回路（１１４＿１〜１１４＿８）は制御ロジック回路１１６から伝達される出力遅延制御信号（ＯＤＣ１〜ＯＤＣ８）をそれぞれ受信する。
【００７１】
出力遅延回路（１１４＿１〜１１４＿８）は出力遅延制御信号（ＯＤＣ１〜ＯＤＣ８）に応答して、データビットを出力するタイミング（例えば、遅延量）をそれぞれ個別的に制御する。例えば、第１出力遅延回路１１４＿１は第１出力遅延制御信号ＯＤＣ１に応答して、バッファー１１４＿１０から伝達されるデータビットを伝送するタイミング（遅延量）を調節する。
【００７２】
出力遅延スイープ回路１１４＿９は遅延スイープ信号（ＤＳＣ）に応答して、遅延固定ループ１１４＿１１から出力されるデータストローブ信号（ＤＱＳ）の遅延量を調節する。例えば、出力遅延スイープ回路１１４＿９はトレーニングの時に、連続的に遅延量を調節する。一方、出力遅延回路（１１４＿１〜１１４＿８）はトレーニングの結果により遅延量を一回調節できる。
【００７３】
トレーニングが完了された後、出力遅延回路（１１４＿１〜１１４＿８）は調節された遅延量を維持する。出力遅延スイープ回路１１４＿９は固定された遅延量を有する。例えば、固定された遅延量は初期の遅延量又はトレーニングにより計算された遅延量である。
【００７４】
出力遅延スイープ回路１１４＿９の最大の遅延量は、出力遅延回路（１１４＿１〜１１４＿８）のそれぞれの最大の遅延量より大きくなれる。例えば、出力遅延スイープ回路１１４＿９はデータストローブ信号（ＤＱＳ）の１つの周期又はそれより多い遅延量を有する。出力遅延回路（１１４＿１〜１１４＿８）のそれぞれは、データストローブ信号（ＤＱＳ）の１つの周期より少ない最大の遅延量を有する。
【００７５】
バッファー１１４＿１０は、出力遅延回路（１１４＿１〜１１４＿８）にデータビットを伝達する。例えば、トレーニングの時に、制御ロジック回路１１６から伝達されるデータビット（ＤＢ）がバッファーに貯蔵されてから出力遅延回路（１１４＿１〜１１４＿８）に伝達される。トレーニングを遂行しない通常的な作動の時、ページバッファー回路１１３から伝達されるデータ（ＤＡＴＡ）がバッファーに貯蔵されてから出力遅延回路（１１４＿１〜１１４＿８）に伝達される。
【００７６】
リードの時に又は１次トレーニングの時に、遅延固定ループ１１４＿１１は制御ロジック回路１１６からリードイネーブル信号（／ＲＥ）を受信する。遅延固定ループ１１４＿１１はリードイネーブル信号（／ＲＥ）を遅延してデータストローブ信号（ＤＱＳ）を生成できる。データストローブ信号（ＤＱＳ）は出力遅延スイープ回路１１４＿９及びデータストローブパッド（ＤＱＳＰ）を通じて制御機１２０へ伝達される。
【００７７】
図９は、図８の出力遅延回路１１４＿１の例を示す。図１、図２、図８及び図９を参照すれば、出力遅延回路１１４＿１は遅延器（Ｄ）及びマルチプレクサ（ＭＵＸ）を含む。遅延器（Ｄ）は順次に連結される。遅延器（Ｄ）にバッファー１１４＿１０の出力が連結される。
【００７８】
マルチプレクサ（ＭＵＸ）はバッファー１１４＿１０から出力されるデータビット、そして遅延器（Ｄ）により遅延されたデータビット（例えば、互いに他の遅延量を有するデータビット）を受信する。マルチプレクサ（ＭＵＸ）は出力遅延制御信号（ＯＤＣ１）に応答して、バッファー１１４＿１０から出力されるデータビットと遅延器（Ｄ）により遅延されたデータビットの中の１つのデータビットをデータ入力及び出力パッド（ＤＱＰ１）へ伝送する。即ち、制御ロジック回路１１６又は出力トレーナー１１７は出力遅延制御信号（ＯＤＣ１）により選択されるデータビットを調節することで、出力遅延回路１１４＿１がデータビットを出力するタイミング（例えば、遅延量）を調節する。図９には出力遅延回路１１４＿１のみを図示したが、他の出力遅延回路（１１４＿２〜１１４＿８）も、また図９に図示したものと同一な構造を有する。
【００７９】
即ち、制御ロジック回路１１６又は出力トレーナー１１７は、出力遅延制御信号（ＯＤＣ１〜ＯＤＣ８）を個別に調節することで、出力遅延回路（１１４＿１〜１１４＿８）がデータビットを伝送するタイミング（例えば、遅延量）を個別的に制御する。
【００８０】
図１０は、図８の出力遅延スイープ回路１１４＿９の例を示す。図１、図２、図８及び図１０を参照すれば、出力遅延スイープ回路１１４＿９は遅延器（Ｄ）及びマルチプレクサ（ＭＵＸ）を含む。遅延器（Ｄ）は順次に連結される。遅延器（Ｄ）に遅延固定ループ１１４＿１１の出力が連結される。マルチプレクサ（ＭＵＸ）は遅延スイープ信号（ＤＳＣ）に応答して、遅延器（Ｄ）の出力及び遅延固定ループ１１４＿１１の出力の中の１つを選択できる。
【００８１】
図９の出力遅延回路１１４＿１と比較すると、出力遅延スイープ回路１１４＿９の遅延器（Ｄ）の数は出力遅延回路１１４＿１の遅延器（Ｄ）の数より多い。データビット（ＤＢ）のエッジの検出を可能にするため、出力遅延スイープ回路１１４＿９はデータストローブ信号（ＤＱＳ）の遅延量をユニットの遅延量の単位で可変するが、遅延量を少なくともデータストローブ信号（ＤＱＳ）の一周期まで遅延できる。
【００８２】
一方、出力遅延回路（１１４＿１〜１１４＿８）はトレーニングの結果で導出される遅延量の程度に遅延量を調節する。トレーニングの結果で導出される遅延量はデータストローブ信号（ＤＱＳ）の一周期より少なく、例えば、データストローブ信号（ＤＱＳ）の半周期より少ない可能性がある。従って、出力遅延回路（１１４＿１〜１１４＿８）のそれぞれの遅延量は、出力遅延スイープ回路１１４＿９の遅延量より少ない。
【００８３】
本発明の実施例によるストレージ装置１００はデータストローブ信号（ＤＱＳ）をスイープしてトレーニングを遂行する。従って、出力遅延スイープ回路１１４＿９のサイズ及び複雑度が、出力遅延回路（１１４＿１〜１１４＿８）のそれぞれのサイズ及び複雑度より大きい。データストローブ信号（ＤＱＳ）ではないデータビットをスイープすれば、出力遅延回路（１１４＿１〜１１４＿８）のそれぞれのサイズ及び複雑度が出力遅延スイープ回路１１４＿９のサイズ及び複雑度より大きくなる。
【００８４】
本発明の実施例によりデータストローブ信号（ＤＱＳ）がスイープされれば、大きいサイズ及び複雑度がデータストローブ信号（ＤＱＳ）と関連された出力遅延スイープ回路１１４＿９でのみ要求される。従って、本発明の実施例によりデータストローブ信号（ＤＱＳ）がスイープされれば、トレーニングによりストレージ装置１００のデータ伝送の信頼度が上がりつつ、ストレージ装置１００の構成要素のサイズ及び複雑度が増加するのが抑制される。
【００８５】
図１１は、図４の方法によりトレーニングが遂行される例を示す。例示的に、制御機１２０から第１データ入力及び出力ライン（ＤＱ１）を通じて第１ビットが互いに他の遅延量で受信される例を図１１に図示する。図１１において、下段に向かうほど遅延量が第１遅延量（ＤＬＹ１）から第９遅延量（ＤＬＹ９）へデータストローブ信号（ＤＱＳ）の遅延量が増加すると仮定される。
【００８６】
図１、図２、図４及び図１１を参照すれば、データストローブ信号（ＤＱＳ）が第１遅延量（ＤＬＹ１）を持って伝送される時、制御機１２０から受信されるビット（ＤＢ１＿１）はデータストローブ信号（ＤＱＳ）、例えば、データストローブ信号（ＤＱＳ）の中心に同期しない。従って、制御機１２０から第１データ入力及び出力ライン（ＤＱ１）を通じて無効な値が受信され、フェイル（Ｆ）と判定される。
【００８７】
データストローブ信号（ＤＱＳ）が第２遅延量（ＤＬＹ２）を持って伝送される時、制御機１２０から受信されるビット（ＤＢ１＿１）はデータストローブ信号（ＤＱＳ）に同期しない。従って、フェイル（Ｆ）と判定される。データストローブ信号（ＤＱＳ）が第３遅延量（ＤＬＹ３）を持って伝送される時、制御機１２０から受信されるビット（ＤＢ１＿１）はデータストローブ信号（ＤＱＳ）に同期する。従って、パス（Ｐ）と判定される。
【００８８】
データストローブ信号（ＤＱＳ）が第４〜第８遅延量（ＤＬＹ４〜ＤＬＹ８）を持って伝送される時、制御機１２０から受信されるビット（ＤＢ１＿１）はデータストローブ信号（ＤＱＳ）に同期する。従って、パス（Ｐ）と判定される。データストローブ信号（ＤＱＳ）が第９遅延量（ＤＬＹ９）を持って伝送される時、制御機１２０から受信されるビット（ＤＢ１＿１）はデータストローブ信号（ＤＱＳ）に同期しない。従って、フェイル（Ｆ）と判定される。
【００８９】
図１１に図示したように、第３遅延量（ＤＬＹ３）によって一番目のパスが判定される時、ビット（ＤＢ１＿１）の第１境界（例えば、スタートの境界）が検出される。制御機は第２遅延（ＤＬＹ２）量又は第３遅延量（ＤＬＹ３）をビット（ＤＢ１＿１）の第１境界と関連して貯蔵する。
【００９０】
第９遅延量（ＤＬＹ９）により一番目のパス後の一番目のフェイルが判定される時、ビット（ＤＢ１＿１）の第２境界（例えば、終了の境界）が検出される。制御機は第８遅延量（ＤＬＹ８）又は第９遅延量（ＤＬＹ９）をビット（ＤＢ１＿１）の第２境界と関連して貯蔵する。
【００９１】
図１１に図示したトレーニングは他のデータの入力及び出力ライン（ＤＱ２〜ＤＱ８）についても、同じように遂行される。例えば、データの入力及び出力ライン（ＤＱ１〜ＤＱ８）についてのトレーニングは互いに独立的に、並列的に又は個別的に遂行（例えば、同時に）される。トレーニングを通じて、制御機１２０はデータビット（ＤＢ）のエッジを検出する。
【００９２】
図１１に、データストローブ信号（ＤＱＳ）の遅延量を順次的に増加させてトレーニングを遂行する例を図示した。しかしながら、本発明の技術的思想はデータストローブ信号（ＤＱＳ）の遅延量を順次的に減少させてトレーニングを遂行することでも、変更又は応用できる。
【００９３】
図１２は制御機１２０が検出されたエッジにより遅延量を計算（Ｓ２６０ステップ及びＳ２７０ステップ）する例を示す。図１、図２及び図１２を参照すれば、制御機１２０は第１データビットの第１エッジ（ＬＥ）及び第２エッジ（ＲＥ）に基づいて第１データビット（ＤＢ１）の中心（Ｃ１〜Ｃ８）を検出する。
【００９４】
制御機１２０は、検出された中心の中の最も遅延された中心を選択できる。例えば、第８データの入力及び出力ライン（ＤＱ８）を通じて受信されたビット（ＤＢ１＿８）の中心（Ｃ８）が最も遅延されている。従って、第８データの入力及び出力ライン（ＤＱ８）の中心（Ｃ８）（例えば、中心の遅延量）が選択される。
【００９５】
制御機１２０は、選択された中心（Ｃ８）の遅延量と整列されるように、例えば、選択された中心（Ｃ８）の遅延量と一致するか又は誤差以内の差異を有するように、残りの中心（Ｃ１〜Ｃ７）の遅延量を計算する。例えば、遅延量は出力遅延回路（１１４＿１〜１１４＿８）のユニットの遅延量の単位で計算される。
【００９６】
例えば、第１〜第７データの入力及び出力ライン（ＤＱ１〜ＤＱ７）の中心（Ｃ１〜Ｃ７）は，
選択された中心（Ｃ８）よりアドバンス（ａｄｖａｎｃｅ）する。従って、第１〜第７中心（Ｃ１〜Ｃ７）の遅延量を増加させる結果が計算できる。制御機１２０は計算された遅延量を不揮発性メモリ装置１１０へ伝送する。
【００９７】
不揮発性メモリ装置１１０は伝送された遅延量により、出力遅延回路（１１４＿１〜１１４＿８）の遅延量をそれぞれ調節する。出力遅延回路（１１４＿１〜１１４＿８）の遅延量が調節されれば、第１データビット（ＤＢ１）の中心（Ｃ１〜Ｃ８）が選択された中心（Ｃ８）に整列される。
【００９８】
例示的に、第１データビット（ＤＢ１）の第１エッジ（ＬＥ）又は第２エッジ（ＲＥ）の代わりに中心（Ｃ１〜Ｃ８）を整列することで、制御機１２０からデータの入力及び出力ライン（ＤＱ１〜ＤＱ８）を通じて伝送されるデータビットを識別するマージン（ｍａｒｇｉｎ）がさらに向上する。
【００９９】
図１３は、ストレージ装置１００が入力トレーニング（又はライトトレーンング）遂行する他の例を示す順序図である。図１、図２及び図１３を参照すれば、Ｓ３１０ステップで、制御機１２０は不揮発性メモリ装置１１０にトレーニングコマンド（ＣＭＤ＿Ｔ）及びデータビット（ＤＢ）を伝送する。データビット（ＤＢ）はトレーニンングのため、予め定められたビットであり、メモリ１２３からリードされる。データビット（ＤＢ）はコマンドの形態で伝達される。
【０１００】
Ｓ３２０ステップで、不揮発性メモリ装置１１０はトレーニングコマンド（ＣＭＤ＿Ｔ）及びデータビット（ＤＢ）に応答してデータストローブ信号（ＤＱＳ）を制御機１２０へ伝送し、そしてデータビット（ＤＢ）をデータ入力及び出力ライン（ＤＱ）を通じて制御機１２０へ伝送する。
【０１０１】
Ｓ３３０ステップで、制御機１２０はデータビット（ＤＢ）のエッジが検出されたかを判定する。データビット（ＤＢ）のエッジが検出されなかったら、制御機１２０はＳ３１０ステップでトレーニングコマンド（ＣＭＤ＿Ｔ）及びデータビット（ＤＢ）を再び不揮発性メモリ装置１１０へ伝送する。
【０１０２】
例えば、制御機１２０はデータストローブ信号（ＤＱＳ）の遅延量の調節を要求するメッセージをトレーニングコマンド（ＣＭＤ＿Ｔ）と共に不揮発性メモリ装置１１０へ伝送する。他の例として、トレーニングの時に、不揮発性メモリ装置１１０は、トレーニングコマンド（ＣＭＤ＿Ｔ）が受信される毎に、データストローブ信号（ＤＱＳ）の遅延量を調節するように構成される。
【０１０３】
データビットのエッジが検出された場合は、Ｓ３４０ステップで、制御機１２０はデータビット（ＤＢ）のエッジからデータビット（ＤＢ）の中心を検出できる。Ｓ３５０ステップで、制御機１２０はデータの入力及び出力ライン（ＤＱ）の遅延量（例えば、出力の遅延量又はリードの遅延量）を計算する。
【０１０４】
Ｓ３６０ステップにおいて、制御機２７０は計算されたデータの入力及び出力ライン（例えば、データビット（ＤＢ）の伝送タイミング）を不揮発性メモリ装置１１０へ伝送する。Ｓ３７０ステップで、制御機１２０から伝送された遅延量により、不揮発性メモリ装置１１０はデータの入力及び出力ライン（ＤＱ）の遅延量を調節する。
【０１０５】
図１４は、ストレージ装置１００が出力トレーニング（又はライトトレーニング）を遂行する例を示す順序図である。図１、図２及び図１４を参照すれば、Ｓ４１０ステップで、制御機１２０は不揮発性メモリ装置１１０へデータストローブ信号（ＤＱＳ）と共にデータビット（ＤＢ）を伝送する。
【０１０６】
例えば、制御機１２０はライトコマンドと共にデータビット（ＤＢ）を不揮発性メモリ装置１１０に伝送する。不揮発性メモリ装置１１０はデータビット（ＤＢ）をメモリセルアレイに記入するか又は入力及び出力回路１１４に貯蔵する。
【０１０７】
Ｓ４２０ステップにおいて、不揮発性メモリ装置１１０は制御機１２０へデータストローブ信号（ＤＱＳ）と共にデータビット（ＤＢ）を伝送する。例えば、制御機１２０は不揮発性メモリ装置１１０へリードコマンドを伝送し、不揮発性メモリ装置１１０はリードコマンドに応答してデータビット（ＤＢ）を制御機１２０へ伝送する。
【０１０８】
Ｓ４３０ステップにおいて、制御機１２０はデータビット（ＤＢ）のエッジが検出されたかを判定する。データビット（ＤＢ）のエッジが検出されなかったら、Ｓ４４０ステップで、制御機１２０はデータストローブ信号（ＤＱＳ）の遅延量を調節する。以後、制御機１２０はＳ４１０ステップで、データビット（ＤＢ）及びデータストローブ信号（ＤＱＳ）を再び伝送する。
【０１０９】
データビット（ＤＢ）のエッジが検出されると、ステップＳ４５０において、制御機１２０は、データビット（ＤＢ）の中心を検出する。ステップＳ４６０において、制御機１２０は、データビット（ＤＢ）の中心にデータ入力及び出力ライン（ＤＱ）の遅延量を整列する。
【０１１０】
図１５は、制御機１２０が、データビット（ＤＢ）を不揮発性メモリ装置１１０に伝送する例を示す。図１、図２及び図１５を参照すれば、データビット（ＤＢ）は、データストローブ信号（ｓｔｒｏｂｅ  ｓｉｇｎａｌ）（ＤＱＳ）に同期されて、データ入力及び出力ライン（ＤＱ１〜ＤＱ８）を通じて伝送される。データストローブ信号（ＤＱＳ）は、制御機１２０によってトグル（ｔｏｇｇｌｅ）される。
【０１１１】
データビット（ＤＢ）は、データストローブ信号（ＤＱＳ）の立ち上がり及び立ち下がりエッジ（Ｅ１〜Ｅ４）に同期されて伝送される。データビット（ＤＢ）は、データストローブ信号（ＤＱＳ）の第１〜第４エッジ（Ｅ１〜Ｅ４）にそれぞれ同期されて伝送される第１〜第４データビット（ＤＢ１〜ＤＢ４）を包含する。
【０１１２】
第１データビット（ＤＢ１）は、データ入力及び出力ライン（ＤＱ１〜ＤＱ８）にそれぞれ同期されて伝送される第１ビット（ＤＢ１＿１〜ＤＢ１＿８）を包含する。同様に、第２〜第４データビット（ＤＢ２〜ＤＢ４）は、それぞれ第２ビット（ＤＢ２＿１〜ＤＢ２＿８）、第３ビット（ＤＢ３＿１〜ＤＢ３＿８）、そして第４ビット（ＤＢ４＿１〜ＤＢ４＿８）を包含する。
【０１１３】
図１６は、図１５のデータビット（ＤＢ）が、不揮発性メモリ装置１１０において受信された例を示す。例示的に、ストレー（ｓｔｒａｙ）抵抗、ストレーキャパシタ、ストレーインダクタ、温度又は湿度の影響などの多様な環境要素により、不揮発性メモリ装置１１０において受信されるデータビット（ＤＢ）のタイミングは、制御機１２０が伝送したデータビット（ＤＢ）のタイミング（図１５参照）と異なる。
【０１１４】
図１、図２及び図１６を参照すれば、入力及び出力回路１１４は、データストローブ信号（ＤＱＳ）の第１〜第４エッジ（Ｅ１〜Ｅ４）に同期されてデータビット（ＤＢ）を貯蔵（又はラッチ（ｌａｔｃｈ））できる。第１データ入力及び出力ライン（ＤＱ１）を通じて伝送されるビット（ＤＢ１＿１〜ＤＢ４＿１）のタイミング（例えば、ビットの中心）は、データストローブ信号（ＤＱＳ）のエッジのタイミングよりアドバンス（ａｄｖａｎｃｅ）している。
【０１１５】
第２データ入力及び出力ライン（ＤＱ２）を通じて伝送されるビット（ＤＢ１＿２〜ＤＢ４＿２）のタイミングは、データストローブ信号（ＤＱＳ）のエッジのタイミングよりアドバンスしている。第３データ入力及び出力ライン（ＤＱ３）を通じて伝送されるビット（ＤＢ１＿３〜ＤＢ４＿３）のタイミングは、データストローブ信号（ＤＱＳ）のエッジのタイミングよりアドバンスしている。
【０１１６】
第４データ入力及び出力ライン（ＤＱ４）を通じて伝送されるビット（ＤＢ１＿４〜ＤＢ４＿４）のタイミングは、データストローブ信号（ＤＱＳ）のエッジのタイミングと一致している。第５データ入力及び出力ライン（ＤＱ５）を通じて伝送されるビット（ＤＢ１＿５〜ＤＢ４＿５）のタイミングは、データストロブ信号（ＤＱＳ）のエッジのタイミングよりディレー（ｄｅｌａｙ）している。第６データ入力及び出力ライン（ＤＱ６）を通じて伝送されるビット（ＤＢ１＿６〜ＤＢ４＿６）のタイミングは、データストローブ信号（ＤＱＳ）のエッジのタイミングよりアドバンスしている。
【０１１７】
第７データ入力及び出力ライン（ＤＱ７）を通じて伝送されるビット（ＤＢ１＿７〜ＤＢ４＿７）のタイミングは、データストローブ信号（ＤＱＳ）のエッジのタイミングよりディレー（ｄｅｌａｙ）している。第８データ入力及び出力ライン（ＤＱ８）を通じて伝送されるビット（ＤＢ１＿８〜ＤＢ４＿８）のタイミングは、データストローブ信号（ＤＱＳ）のエッジのタイミングよりディレー（ｄｅｌａｙ）している。データ入力及び出力ライン（ＤＱ１〜ＤＱ８）を通じて伝送されるデータビットのタイミングは、互いに一致しない可能性がある。
【０１１８】
図１５及び図１６に図示したタイミングの差異を補償するために、制御機１２０は、データビット（ＤＢ）を伝送するタイミングを調節する。例えば、制御機１２０は、不揮発性メモリ装置１１０とトレーニングを遂行して適切な伝送タイミング（又は遅延量）を検出し、検出結果によって伝送タイミング（又は遅延量）を調節する。
【０１１９】
図１７は、制御機１２０のメモリインターフェース１２１の例を示す。図１及び図１７を参照すれば、メモリインターフェース１２１は、データ入力及び出力パッド（ＤＱＰ１〜ＤＱＰ８）、データストローブパッド（ＤＱＳＰ）、そして入力遅延回路１２１＿１〜１２１＿８、データストローブ信号（ＤＱＳ）生成器（１２１＿９）、そして入力遅延スイープ（ＳＷＥＥＰ）回路（１２１＿１０）を包含する。
【０１２０】
データ入力及び出力パッド（ＤＱＰ１〜ＤＱＰ８）は、データ入力及び出力信号（ＤＱ１〜ＤＱ８）を伝達する。本発明の技術的思想を簡潔に伝達するために、データ入力及び出力パッド（ＤＱＰ１〜ＤＱＰ８）は、データ入力及び出力信号（ＤＱ１〜ＤＱ８）を不揮発性メモリ装置１１０に入力すると仮定する。
【０１２１】
しかしながら、データ入力及び出力パッド（ＤＱＰ１〜ＤＱＰ８）は、不揮発性メモリ装置１１０からデータ入力及び出力信号（ＤＱ１〜ＤＱ８）を受信でき、受信されたデータ入力及び出力信号（ＤＱ１〜ＤＱ８）を処理するための構成要素が、メモリインターフェース１２１に具備されるのが理解されるはずである。
【０１２２】
データストローブパッド（ＤＱＳＰ）は、データストローブ信号（ＤＱＳ）を伝達する。本発明の技術的思想を簡潔に伝達するために、データストローブパッド（ＤＱＳＰ）は、データストローブ信号（ＤＱＳ）を不揮発性メモリ装置１１０に入力すると仮定する。
【０１２３】
しかしながら、データストローブパッド（ＤＱＳＰ）は、不揮発性メモリ装置１１０からデータストローブ信号（ＤＱＳ）を受信でき、受信されたデータストローブ信号（ＤＱＳ）を処理するための構成要素がメモリインターフェース１２１に具備されるのが理解されるはずである。
【０１２４】
入力遅延回路（１２１＿１〜１２１＿８）は、データ入力及び出力パッド  （ＤＱＰ１〜ＤＱＰ２）にそれぞれ連結される。入力遅延回路（１２１＿１〜１２１＿８）は、メモリ１２３から入力及び出力トレーナ１２２を通じて伝達されるデータビットを、それぞれデータ入力及び出力パッド（ＤＱＰ１〜ＤＱＰ８）に伝送する。入力遅延回路（１２１＿１〜１２１＿８）は、入力及び出力トレーナ１２２から伝達される入力遅延制御信号（ＩＤＣ１〜ＩＤＣ８）をそれぞれ受信する。
【０１２５】
入力遅延回路（１２１＿１〜１２１＿８）は、入力遅延制御信号（ＩＤＣ１〜ＩＤＣ８）に応答して、データビットを入力するタイミング（例えば、遅延量）をそれぞれ個別的に制御する。例えば、第１入力遅延回路（１２１＿１）は、第１入力遅延制御信号（ＩＤＣ１）に応答して、入力及び出力トレーナ１２２から伝達されるデータビットを伝送するタイミング（遅延量）を調節する。例示的に、入力遅延回路（１２１＿１〜１２１＿８）は、図９に図示した出力遅延回路と同一の構造を有する。
【０１２６】
データストローブ信号（ＤＱＳ）生成器（１２１＿９）は、クロック（ＣＬＫ）を受信する。クロック（ＣＬＫ）は、制御機１２０の内部で生成されるか、又は外部装置から制御機１２０に供給される。データストローブ信号（ＤＱＳ）生成器（１２１＿９）は、クロック（ＣＬＫ）を利用してデータストローブ信号（ＤＱＳ）を生成する。
【０１２７】
入力遅延スイープ回路（１２１＿１０）は、遅延スイープ信号（ＤＳ）に応答して、データストローブ信号（ＤＱＳ）生成器（１２１＿９）から出力されるデータストローブ信号（ＤＱＳ）の遅延量を調節する。例えば、入力遅延スイープ回路（１２１＿１０）は、トレーニング時に連続的に遅延量を調節する。一方、入力遅延回路（１２１＿１〜１２１＿８）は、トレーニングの結果によって遅延量が一回調節する。
【０１２８】
トレーニングが完了した後、入力遅延回路（１２１＿１〜１２１＿８）は、調節された遅延量を維持する。入力遅延スイープ回路（１２１＿１０）は、固定された遅延量を有する。例えば、固定された遅延量は、初期遅延量又はトレーニングによって計算された遅延量である。
【０１２９】
入力遅延スイープ回路（１２１＿１０）の最大遅延量は、入力遅延回路（１２１＿１〜１２１＿８）それぞれの最大遅延量より大きい可能性がある。例えば、入力遅延スイープ回路（１２１＿１０）は、データストローブ信号（ＤＱＳ）の一つの周期又はそれより多くの最大遅延量を有し得る。入力遅延回路（１２１＿１〜１２１＿８）のそれぞれは、データストローブ信号（ＤＱＳ）の一つの周期より少ない最大遅延量を有する。
【０１３０】
例えば、入力遅延回路（１２１＿１〜１２１＿８）は、図９を参照して説明した出力遅延回路と同一の構造を有する。入力遅延スイープ回路（１２１＿１０）は、図１０を参照して説明した出力遅延スイープ回路と同一の構造を有する。入力遅延スイープ回路（１２１＿１０）によって遅延量が調節されたデータストローブ信号（ＤＱＳ）は、データストローブパッド（ＤＱＳＰ）を通じて不揮発性メモリ装置１１０に伝送される。
【０１３１】
例示的に、クロック（ＣＬＫ）を利用して、リードイネーブル信号（／ＲＥ）、ライトイネーブル信号（／ＷＥ）などの多様な信号を生成する構成要素が、メモリインターフェース１２１に提供される。しかし、本発明の技術的思想が不必要に混同されるのを防止するために、このような構成の説明は省略する。
【０１３２】
図１８は、図１４の方法によってトレーニングが遂行される例を示す。図１８において、下段に向かうほど、データストローブ信号（ＤＱＳ）の遅延量が第１遅延量（ＤＬＹ１）から第９遅延量（ＤＬＹ９）に増加すると仮定する。図１、図２、図４及び図１８を参照すれば、制御機１２０は、データストローブ信号（ＤＱＳ）と共に、第１データ入力及び出力ライン（ＤＱ１）を通じてビット（ＤＢ１＿１）を伝送する。
【０１３３】
第１遅延量（ＤＬＹ１）を有するデータストローブ信号（ＤＱＳ）が、不揮発性メモリ装置１１０で立ち上がりエッジを有する時に、ビット（ＤＢ１＿１）は無効な値（又は情報）を有する。従って、不揮発性メモリ装置１１０は、無効な値を記入するか、又は貯蔵する。制御機１２０がリードを要請する時、不揮発性メモリ装置１１０は、無効な値を制御機１２０に伝送する。即ち、制御機１２０は、第１遅延量（ＤＬＹ１）を有するデータストローブ信号（ＤＱＳ）と連関されたビット（ＤＢ１＿１）をフェイル（Ｆ）と判定する。
【０１３４】
第２遅延量（ＤＬＹ２）を有するデータストローブ信号（ＤＱＳ）が、不揮発性メモリ装置１１０で立ち上がりエッジを有する時、ビット（ＤＢ１＿１）は無効な値を有する。従って、制御機１２０は、第２遅延量（ＤＬＹ２）を有するデータストローブ信号（ＤＱＳ）と連関されたビット（ＤＢ１＿１）をフェイル（Ｆ）と判定する。
【０１３５】
第３遅延量（ＤＬＹ３）を有するデータストローブ信号（ＤＱＳ）が、不揮発性メモリ装置１１０で立ち上がりエッジを有する時に、ビット（ＤＢ１＿１）は有効な値を有する。従って、制御機１２０は、第３遅延量（ＤＬＹ３）を有するデータストローブ信号（ＤＱＳ）と連関されたビット（ＤＢ１＿１）をパス（Ｐ）と判定する。
【０１３６】
第４〜第８遅延量（ＤＬＹ４〜ＤＬＹ８）を有するデータストローブ信号（ＤＱＳ）が、不揮発性メモリ装置１１０で立ち上がりエッジを有する時に、ビット（ＤＢ１＿１）は有効な値を有する。従って、制御機１２０は、第４〜第８遅延量（ＤＬＹ４〜ＤＬＹ８）を有するデータストローブ信号（ＤＱＳ）と連関されたビット（ＤＢ１＿１）をパス（Ｐ）と判定する。
【０１３７】
第９遅延量（ＤＬＹ９）を有するデータストローブ信号（ＤＱＳ）が、不揮発性メモリ装置１１０で立ち上がりエッジを有する時に、ビット（ＤＢ１＿１）は無効な値を有する。従って、制御機１２０は、第９遅延量（ＤＬＹ９）を有するデータストローブ信号（ＤＱＳ）と連関されたビット（ＤＢ１＿１）をフェイル（Ｆ）と判定する。
【０１３８】
図１８に図示したように、第３遅延量（ＤＬＹ３）によって最初のパスが判断される時、ビット（ＤＢ１＿１）の第１境界（例えば、スタート境界）が検出される。従って、制御機１２０は、第２遅延量（ＤＬＹ２）又は第３遅延量（ＤＬＹ３）を第１境界と連関して貯蔵する。
【０１３９】
なお、第９遅延量（ＤＬＹ９）によって最初のパス後の最初のフェイルが判断される時、ビット（ＤＢ１＿１）の第２境界（例えば、終了境界）が検出される。従って、制御機１２０は、第８遅延量（ＤＬＹ８）又は第９遅延量（ＤＬＹ９）を第２境界と連関して貯蔵する。
【０１４０】
図１８に図示したトレーニングは、他のデータ入力及び出力ライン（ＤＱ２〜ＤＱ８）に対しても同一に遂行される。例えば、データ入力及び出力ライン（ＤＱ２〜ＤＱ８）に対するトレーニングは、互いに独立的に、並列的に又は個別的に遂行（例えば、同時に）される。トレーニングを通じて、制御機１２０は、データビット（ＤＢ）のタイミングを検出できる。
【０１４１】
図１８において、データストローブ信号（ＤＱＳ）の遅延量を順次に増加させ、トレーニングを遂行する例を示した。しかしながら、本発明の技術的思想は、データストローブ信号（ＤＱＳ）の遅延量を順次に減少させてトレーニングを遂行するものも変更又は応用できる。
【０１４２】
データビット（ＤＢ）のエッジが検出されると、図１２を参照して説明したように、制御機１２０は、データビット（ＤＢ）の中心を検出できる。制御機１２０は、最も遅延された中心に整列されるように、データ入力及び出力ライン（ＤＱ２〜ＤＱ８）に対する遅延量をそれぞれ計算する。以後、制御機１２０は、計算した遅延量によって入力遅延回路（１２１＿１〜１２１＿８）の遅延量を調節する。
【０１４３】
図１９は、本発明の応用例によるストレージ装置２００を示すブロック図である。図１９を参照すれば、ストレージ装置２００は、不揮発性メモリ装置２１０ａ〜２１０ｚ及び制御機２２０を包含する。不揮発性メモリ装置２１０ａ〜２１０ｚは、同種のメモリ又は異種のメモリを包含できる。不揮発性メモリ装置２１０ａ〜２１０ｚは、データ入力及び出力ライン（ＤＱ）、第１制御ライン（ＣＴ１）、そして第２制御ライン（ＣＴ２）を通じて制御機２２０と通信できる。
【０１４４】
データ入力及び出力ライン（ＤＱ）は、不揮発性メモリ装置２１０ａ〜２１０ｚに共通に連結される。例えば、制御機２２０からデータ入力及び出力ライン（ＤＱ）中の一つを通じて伝送される信号（例えば、データビット）は、不揮発性メモリ装置２１０ａ〜２１０ｚに共通に伝達される。
【０１４５】
第１制御ライン（ＣＴ１）は、不揮発性メモリ装置２１０ａ〜２１０ｚに共通に連結される。例えば、制御機２２０から第１制御ライン（ＣＴ１）中の一つを通じて伝送される信号（例えば、制御信号）は、不揮発性メモリ装置２１０ａ〜２１０ｚに共通に伝達される。
【０１４６】
第２制御ライン（ＣＴ２）は、不揮発性メモリ装置２１０ａ〜２１０ｚに個別的に連結される。例えば、制御機２２０と不揮発性メモリ装置２１０ａは、第２制御ライン（ＣＴ２）中の少なくとも一つを通じて連結される。制御機２２０と不揮発性メモリ装置２１０ｂは、第２制御ライン（ＣＴ２）中の少なくとも他の一つを通じて連結される。
【０１４７】
第２制御ライン（ＣＴ２）を通じて伝達される信号の中で、チップイネーブル信号（／ＣＥ）は、制御機２２０が不揮発性メモリ装置２１０ａ〜２１０ｚの中のアクセス対象である不揮発性メモリ装置を選択するのに使用される。レディ／ビジー信号（Ｒ／Ｂ）は、不揮発性メモリ装置２１０ａ〜２１０ｚのそれぞれが、自身の状態、例えば、レディ状態又はビジー状態を知らせるのに使用される。
【０１４８】
不揮発性メモリ装置２１０ａ〜２１０ｚは、それぞれ専用の制御ライン（例えば、第２制御ライン（ＣＴ２）の一部の制御ライン）を通じてチップイネーブル信号（／ＣＥ）を受信できる。不揮発性メモリ装置２１０ａ〜２１０ｚは、それぞれ専用の制御ライン（例えば、第２制御ライン（ＣＴ２）の他の一部の制御ライン）を通じてレディ／ビジー信号（Ｒ／Ｂ）を伝送できる。
【０１４９】
制御機２２０は、メモリインターフェース２２１、入力及び出力トレーナ２２２、そしてメモリ２２３を包含する。制御機２２０は、不揮発性メモリ装置２１０ａ〜２１０ｚと、図２〜図１８を参照して説明したトレーニングを遂行する。例えば、制御機２２０は、データ入力及び出力ライン（ＤＱ）を共有する不揮発性メモリ装置２１０ａ〜２１０ｚに対して順次にトレーニングを遂行する。
【０１５０】
例えば、制御機２２０は、不揮発性メモリ装置２１０ａとトレーニングを遂行する。不揮発性メモリ装置２１０ａとのトレーニングが完了した後に、制御機２２０は、不揮発性メモリ装置２１０ｂとトレーニングを遂行する。トレーニングは、出力（又はリード）トレーニング及び入力（又はライト）トレーニングを包含する。
【０１５１】
図２０は、本発明の応用例によるストレージ装置３００を示すブロック図である。図２０を参照すれば、ストレージ装置３００は、第１チャンネル（ＣＨ１）の不揮発性メモリ装置３１０ａ〜３１０ｚ、第２チャンネル（ＣＨ２）の不揮発性メモリ装置３１０ａ〜３１０ｚ、そして制御機３２０を包含する。制御機３２０は、メモリインターフェース３２１、入力及び出力トレーナ２２２、そしてメモリ３２３を包含する。
【０１５２】
メモリインターフェース３２１は、第１チャンネル（ＣＨ１）と第２チャンネル（ＣＨ２）を互いに独立的に、個別的に又は並列に制御する。メモリインターフェース３２１は、第１チャンネル（ＣＨ１）でトレーニングを遂行する間、第２チャンネル（ＣＨ２）でトレーニングを同時に遂行する。
【０１５３】
上述した内容は、本発明を実施するための具体的な実施例である。本発明は、上述した実施例だけでなく、単純に設計変更されたり、容易に変更できる実施例もまた包含できるはずである。なお、本発明は、実施例を利用して容易に変更して実施できる技術も包含されるはずである。従って、本発明の範囲は、上述した実施例に限定されて定められてはならず、後述する特許請求の範囲だけでなく、この発明の特許請求の範囲と均等なものによって定められなければならない。
【産業上の利用可能性】
【０１５４】
本発明はトレーニングを通じてデータ伝送の信頼性を高めるストレージ装置に有用である。
【符号の説明】
【０１５５】
１００、２００、３００  ストレージ装置
１１０、１１０ａ、２１０ａ〜２１０ｚ、３１０ａ〜３１０ｚ  不揮発性メモリ装置
１１１  メモリセルアレイ
１１２  行デコーダー回路
１１３  ページバッファー回路
１１４  入力及び出力回路
１１４＿１、１１４＿２、１１４＿３、１１４＿４、１１４＿５、１１４＿６、１１４＿７、１１４＿８  出力遅延回路
１１４＿９  出力遅延スイープ回路
１１４＿１０  バッファー
１１４＿１１  遅延固定ループ
１１５  パス・フェイルチェック回路
１１６  制御ロジック回路
１１７  出力トレーナー
１２０、２２０、３２０  制御機
１２１、２２１、３２１  メモリインターフェース
１２１＿１、１２１＿２、１２１＿３、１２１＿４、１２１＿５、１２１＿６、１２１＿７、１２１＿８  入力遅延回路
１２１＿９  データストローブ信号生成器
１２１＿１０  入力遅延スイープ回路
１２２、２２２、３２２  入力及び出力トレーナー
１２３、２２３、３２３  出力遅延スイープ回路メモリ
【図１】
2019079520.tif 000003
【図２】
2019079520.tif 000004
【図３】
2019079520.tif 000005
【図４】
2019079520.tif 000006
【図５】
2019079520.tif 000007
【図６】
2019079520.tif 000008
【図７】
2019079520.tif 000009
【図８】
2019079520.tif 000010
【図９】
2019079520.tif 000011
【図１０】
2019079520.tif 000012
【図１１】
2019079520.tif 000013
【図１２】
2019079520.tif 000014
【図１３】
2019079520.tif 000015
【図１４】
2019079520.tif 000016
【図１５】
2019079520.tif 000017
【図１６】
2019079520.tif 000018
【図１７】
2019079520.tif 000019
【図１８】
2019079520.tif 000020
【図１９】
2019079520.tif 000021
【図２０】
2019079520.tif 000022