(57)【要約】【課題】強誘電体膜をゲート電極と半導体基板との間に有する強誘電体メモリにおいて、ゲート絶縁膜の絶縁破壊を防ぎ、かつ、強誘電体膜による分極性能を高めることで、半導体装置の性能を向上させる。【解決手段】半導体基板ＳＢ上に形成された制御ゲート電極ＣＧ１を含む電界効果トランジスタから成るメモリセルＭＣ１において、制御ゲート電極ＣＧ１と半導体基板ＳＢの主面との間に、半導体基板ＳＢの主面側から順に積層された常誘電体膜ＨＫ１および強誘電体膜ＨＫ２を形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された強誘電体膜と、
前記強誘電体膜上に形成された第１ゲート電極と、
前記第１ゲート電極を挟むように前記半導体基板の上面に形成されたソース・ドレイン領域と、
を有し、
前記強誘電体膜は、第１酸化ハフニウム膜から成り、
前記第１絶縁膜は、窒化シリコンより高い誘電率を有している、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１絶縁膜は、第２酸化ハフニウム膜から成る常誘電体膜である、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記強誘電体膜の膜厚は、前記第１絶縁膜の膜厚よりも大きい、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記強誘電体膜を構成する複数の第１結晶の平均粒径は、前記第１絶縁膜を構成する複数の第２結晶の平均粒径よりも大きい、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記強誘電体膜の上面の凹凸は、前記第１絶縁膜の上面の凹凸よりも大きい、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記強誘電体膜および前記第１絶縁膜は、同じ材料から成る、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記強誘電体膜は、主に、結晶相が直方晶である第１結晶から成り、前記第１絶縁膜は、主に、結晶相が直方晶ではない第２結晶から成る、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第１絶縁膜の不純物濃度は、前記強誘電体膜の不純物濃度よりも低い、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記強誘電体膜と前記第１ゲート電極との間に、金属膜がさらに形成されている、半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記第１ゲート電極の一方の側面に前記第１絶縁膜および前記強誘電体膜を介して隣り合い、前記半導体基板の前記上面上に第２絶縁膜を介して設けられた第２ゲート電極をさらに有し、
前記第１ゲート電極、前記第２ゲート電極および前記ソース・ドレイン領域は、不揮発性記憶素子を構成している、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記半導体基板の前記上面に沿う第１方向に延在する突出部をさらに有し、
前記第１ゲート電極および前記第２ゲート電極のそれぞれは、前記第１方向に直交する第２方向に延在しており、前記ソース・ドレイン領域は、前記第１ゲート電極および前記第２ゲート電極から成るパターンを前記第１方向において挟むように前記突出部の表面に形成されている、半導体装置。
【請求項１２】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に非結晶状態の第１絶縁膜を形成する工程、
（ｃ）第１熱処理を行うことで、前記第１絶縁膜を結晶化する工程、
（ｄ）前記（ｃ）工程の後、前記第１絶縁膜上に非結晶状態の第２絶縁膜を形成する工程、
（ｅ）前記第２絶縁膜にマイクロ波を照射して第２熱処理を行い、前記第２絶縁膜を結晶化することで強誘電体膜を形成する工程、
（ｆ）前記強誘電体膜上に、第１ゲート電極を形成する工程、
（ｇ）前記第１ゲート電極の横の前記半導体基板の上面にソース・ドレイン領域を形成する工程、
を有し、
前記強誘電体膜は、酸化ハフニウム膜から成り、
前記第１絶縁膜は、窒化シリコンより高い誘電率を有している、半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記マイクロ波の電場が前記半導体基板の前記上面に対して垂直な方向に振動するように、前記マイクロ波を前記第２絶縁膜に照射する、半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法において、
前記（ｅ）工程では、３００〜４００℃の温度範囲で前記第２熱処理を行う、半導体装置の製造方法。
【請求項１５】
請求項１２記載の半導体装置の製造方法において、
（ａ１）前記（ａ）工程の後、前記（ｂ）工程の前に、前記半導体基板の前記上面の一部を後退させることで、前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記半導体基板の前記上面に沿う第１方向に延在する突出部を形成する工程、
（ａ２）前記突出部上を跨いで、前記第１方向に直交する第２方向に延在する第２ゲート電極を、前記突出部上に第３絶縁膜を介して形成する工程、
をさらに有し、
前記（ｂ）工程では、前記突出部の直上に前記第１絶縁膜を形成し、
前記（ｄ）工程では、前記突出部の直上に前記第２絶縁膜を形成し、
前記（ｆ）工程では、前記第２ゲート電極に対し前記第１方向で前記第１絶縁膜および前記強誘電体膜を介して隣り合う前記第１ゲート電極を形成し、
前記（ｇ）工程では、前記ソース・ドレイン領域を、前記第１ゲート電極および前記第２ゲート電極から成るパターンを前記第１方向において挟むように前記突出部の表面に形成し、
前記第１ゲート電極、前記第２ゲート電極および前記ソース・ドレイン領域は、不揮発性記憶素子を構成している、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、強誘電体膜を用いた記憶素子として用いられる半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、低電圧で動作する半導体記憶素子として、強誘電体を用いた強誘電体メモリが開発されている。強誘電体メモリは、強誘電体の分極の方向を制御することで、情報の書込み状態および消去状態を変化させる不揮発性記憶素子である。
【０００３】
また、動作速度が速く、リーク電流および消費電力の低減および微細化が可能な電界効果トランジスタとして、フィン型のトランジスタが知られている。フィン型のトランジスタ（ＦＩＮＦＥＴ：Fin Field Effect Transistor）は、例えば、基板上に突出する板状（壁状）の半導体層のパターンをチャネル層として有し、当該パターン上を跨ぐように形成されたゲート電極を有する半導体素子である。
【０００４】
特許文献１（米国特許出願公開第２０１５／０２１４３２２号明細書）には、半導体基板上に順に形成されたＳｉＯＮ層、ＨｆＯ２層、ＴｉＮ層およびゲート電極を備えたトランジスタから成る強誘電体メモリが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２０１５／０２１４３２２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
強誘電体膜であるＨｆＯ２膜を用いた強誘電体メモリにおいて、当該ＨｆＯ２膜の結晶相は直方晶である必要がある。しかし、直方晶は準安定相であり、半導体装置の製造工程中に半導体基板上にアモルファス（非結晶）のＨｆＯ２膜を形成した後、結晶化のために例えば６００〜１０００℃程度の高温で熱処理を行うと、ＨｆＯ２膜の結晶相は安定相である単斜晶となるため、ＨｆＯ２膜は強誘電体ではなく常誘電体となり、素子が記憶素子として正常に動作しなくなる問題が生じる。
【０００７】
また、強誘電体膜に正または負の電界を印加して分極反転を制御することを目的としてゲート電極に電圧を加えたとき、半導体基板から強誘電体膜に入った電子を強誘電体膜がトラップすると、強誘電体膜の性能が劣化する。これに対し、強誘電体膜の下に界面層（ブロック層）を挿入することで、電荷トラップによる強誘電体層の性能劣化を抑制することが考えられる。しかし、界面層の誘電率が小さい場合は、強誘電体膜で誘起された電界によって界面層の絶縁破壊が起こり、耐圧不良となる問題が生じる。また、界面層と強誘電体層の間に金属膜を挿入した場合では、界面層の静電容量が小さいと電界が強誘電体層に掛かり難く、分極反転をさせるための電圧が高くなる問題がある。
【０００８】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
一実施の形態である半導体装置は、半導体基板上に形成された制御ゲート電極を含む電界効果トランジスタから成るメモリセルにおいて、制御ゲート電極と半導体基板の主面との間に、半導体基板の主面側から順に積層された常誘電体膜および強誘電体膜を形成するものである。
【発明の効果】
【００１１】
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１である半導体装置が搭載された半導体チップのレイアウト構成を示す概略図である。
【図２】本発明の実施の形態１である半導体装置を示す断面図である。
【図３】本発明の実施の形態１である半導体装置の一部を示す拡大断面図である。
【図４】本発明の実施の形態１である半導体装置において、「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図５】本発明の実施の形態１である半導体装置の製造工程を説明する断面図である。
【図６】図５に続く半導体装置の製造工程を説明する断面図である。
【図７】図６に続く半導体装置の製造工程を説明する断面図である。
【図８】図７に続く半導体装置の製造工程を説明する断面図である。
【図９】図８に続く半導体装置の製造工程を説明する断面図である。
【図１０】図９に続く半導体装置の製造工程を説明する断面図である。
【図１１】図１０に続く半導体装置の製造工程を説明する断面図である。
【図１２】本発明の実施の形態１である半導体装置の製造工程で用いられるマイクロ波加熱装置の概略図である。
【図１３】図１１に続く半導体装置の製造工程を説明する断面図である。
【図１４】図１３に続く半導体装置の製造工程を説明する断面図である。
【図１５】図１４に続く半導体装置の製造工程を説明する断面図である。
【図１６】図１５に続く半導体装置の製造工程を説明する断面図である。
【図１７】図１６に続く半導体装置の製造工程を説明する断面図である。
【図１８】図１７に続く半導体装置の製造工程を説明する断面図である。
【図１９】図１８に続く半導体装置の製造工程を説明する断面図である。
【図２０】図１９に続く半導体装置の製造工程を説明する断面図である。
【図２１】本発明の実施の形態１の変形例１である半導体装置の製造工程を説明する断面図である。
【図２２】図２１に続く半導体装置の製造工程を説明する断面図である。
【図２３】本発明の実施の形態１の変形例２である半導体装置の製造工程を説明する断面図である。
【図２４】図２３に続く半導体装置の製造工程を説明する断面図である。
【図２５】本発明の実施の形態２である半導体装置を示す平面図である。
【図２６】本発明の実施の形態２である半導体装置を示す斜視図である。
【図２７】本発明の実施の形態２である半導体装置を示す断面図である。
【図２８】本発明の実施の形態２である半導体装置を示す断面図である。
【図２９】本発明の実施の形態２である半導体装置において、「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図３０】本発明の実施の形態２である半導体装置の製造工程を説明する断面図である。
【図３１】図３０に続く半導体装置の製造工程を説明する斜視図である。
【図３２】図３１に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図３３】図３２に続く半導体装置の製造工程を説明する斜視図である。
【図３４】図３３に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図３５】図３４に続く半導体装置の製造工程を説明する斜視図である。
【図３６】図３５に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図３７】図３６に続く半導体装置の製造工程を説明する斜視図である。
【図３８】図３７に続く半導体装置の製造工程を説明する斜視図である。
【図３９】図３８に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図４０】図３９に続く半導体装置の製造工程を説明する斜視図である。
【図４１】図４０に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図４２】図４１に続く半導体装置の製造工程を説明する斜視図である。
【図４３】図４２に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図４４】図４３に続く半導体装置の製造工程を説明する断面図である。
【図４５】図４４に続く半導体装置の製造工程を説明する断面図である。
【図４６】図４５に続く半導体装置の製造工程を説明する断面図である。
【図４７】図４６に続く半導体装置の製造工程を説明する断面図である。
【図４８】図４７に続く半導体装置の製造工程を説明する断面図である。
【図４９】図４８に続く半導体装置の製造工程を説明する断面図である。
【図５０】図４９に続く半導体装置の製造工程を説明する断面図である。
【図５１】図５０に続く半導体装置の製造工程を説明する断面図である。
【図５２】図５１に続く半導体装置の製造工程を説明する断面図である。
【図５３】図５２に続く半導体装置の製造工程を説明する断面図である。
【図５４】図５３に続く半導体装置の製造工程を説明する断面図である。
【図５５】図５４に続く半導体装置の製造工程を説明する断面図である。
【図５６】図５５に続く半導体装置の製造工程を説明する断面図である。
【図５７】図５６に続く半導体装置の製造工程を説明する断面図である。
【図５８】図５７に続く半導体装置の製造工程を説明する断面図である。
【図５９】図５８に続く半導体装置の製造工程を説明する断面図である。
【図６０】図５９に続く半導体装置の製造工程を説明する断面図である。
【図６１】図６０に続く半導体装置の製造工程を説明する断面図である。
【図６２】図６１に続く半導体装置の製造工程を説明する断面図である。
【図６３】図６２に続く半導体装置の製造工程を説明する断面図である。
【図６４】図６３に続く半導体装置の製造工程を説明する断面図である。
【図６５】図６４に続く半導体装置の製造工程を説明する断面図である。
【図６６】図６５に続く半導体装置の製造工程を説明する断面図である。
【図６７】図６６に続く半導体装置の製造工程を説明する断面図である。
【図６８】図６７に続く半導体装置の製造工程を説明する断面図である。
【図６９】図６８に続く半導体装置の製造工程を説明する断面図である。
【図７０】図６９に続く半導体装置の製造工程を説明する断面図である。
【図７１】図７０に続く半導体装置の製造工程を説明する断面図である。
【図７２】図７１に続く半導体装置の製造工程を説明する断面図である。
【図７３】図７２に続く半導体装置の製造工程を説明する断面図である。
【図７４】図７３に続く半導体装置の製造工程を説明する断面図である。
【図７５】比較例である半導体装置の製造工程を説明する断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００１４】
（実施の形態１）
＜半導体チップのレイアウト構成例＞
本実施の形態における不揮発性メモリである強誘電体メモリを有する半導体装置について図１〜図４を参照しながら説明する。図１は、本実施の形態の半導体装置が搭載された半導体チップのレイアウト構成例を示す概略図である。図２は、本実施の形態である半導体装置を示す断面図である。図３は、本実施の形態である半導体装置の一部を示す拡大断面図である。図４は、本実施の形態である半導体装置において、「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【００１５】
まず、不揮発性メモリを含むシステムが形成された半導体装置（半導体チップ）のレイアウト構成について説明する。図１において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）ＣＣ１、ＲＡＭ（Random Access Memory）ＣＣ２、アナログ回路ＣＣ３を有している。また、半導体チップＣＨＰは、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）ＣＣ４、強誘電体メモリＣＣ５およびＩ／Ｏ（Input/Output）回路ＣＣ６を有し、半導体装置を構成している。
【００１６】
ＣＰＵ（回路）ＣＣ１は、中央演算処理装置とも呼ばれ、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算および制御などを行うものである。
【００１７】
ＲＡＭ（回路）ＣＣ２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出すこと、および、記憶情報を新たに書き込むことができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＲＡＭとしては、スタティック回路を用いたＳＲＡＭ（Static RAM）を用いる。
【００１８】
アナログ回路ＣＣ３は、時間的に連続して変化する電圧および電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００１９】
ＥＥＰＲＯＭＣＣ４および強誘電体メモリＣＣ５は、書き込み動作および消去動作において、記憶情報を電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭＣＣ４のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタまたはＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタなどから構成される。ＥＥＰＲＯＭＣＣ４には、書き換え頻度の高い各種データが記憶されている。ＥＥＰＲＯＭＣＣ４または強誘電体メモリＣＣ５は、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイと、それ以外の、アドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路および書込み回路などとを有している。
【００２０】
Ｉ／Ｏ回路ＣＣ６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力、または、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力などを行うための回路である。
【００２１】
本実施の形態の半導体装置は、メモリセル領域とロジック回路領域とを有している。メモリセル領域には、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイが形成されている。ロジック回路領域には、ＣＰＵＣＣ１、ＲＡＭＣＣ２、アナログ回路ＣＣ３、Ｉ／Ｏ回路ＣＣ６、および、ＥＥＰＲＯＭＣＣ４または強誘電体メモリＣＣ５のアドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路または書込み回路などが形成されている。
【００２２】
＜半導体装置の構造＞
図２には、本実施の形態のメモリセルＭＣ１とｎ型トランジスタＱ１とを示している。図２の左側には、不揮発性メモリである強誘電体メモリを構成するメモリセルＭＣ１が形成されたメモリセル領域ＭＲを示している。また、図２の右側には、ｎ型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、ＭＩＳ型電界効果トランジスタ）であるｎ型トランジスタＱ１が形成されたロジック回路領域（周辺回路領域）ＬＲを示している。周辺回路とは、不揮発性メモリ以外の回路である。周辺回路は、例えば、メモリモジュール内では、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、モジュール外との入出力回路または電源回路などであり、メモリモジュール外ではＣＰＵなどのプロセッサ、各種アナログ回路、ＳＲＡＭ（Static Random Access Memory）メモリモジュール、または外部入出力回路などである。ロジック回路領域ＬＲに形成されているｎ型トランジスタは、メモリセルＭＣ１よりも低い電圧で駆動する低耐圧ＭＩＳＦＥＴである。
【００２３】
メモリセル領域ＭＲに形成されるメモリセルＭＣ１は、例えば図１の強誘電体メモリＣＣ５に形成されている。また、ロジック回路領域ＬＲのｎ型トランジスタＱ１は、例えばＲＡＭＣＣ２またはＣＰＵＣＣ１などに形成されている。
【００２４】
本実施の形態においては、メモリセル領域ＭＲのメモリセルＭＣ１を構成するトランジスタとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴをメモリセル領域ＭＲに形成することもできる。同様に、本実施の形態においては、ロジック回路領域ＬＲにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴをロジック回路領域ＬＲに形成することもできる。また、ロジック回路領域ＬＲに、ｎチャネル型のＭＩＳＦＥＴおよびｐチャネル型のＭＩＳＦＥＴの両方、すなわちＣＭＩＳＦＥＴ（Complementary MISFET）を形成することもできる。
【００２５】
図２に示すように、本実施の形態の半導体装置は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などから成る半導体基板（半導体ウェハ）ＳＢを有する。半導体基板ＳＢは、主面（上面）と、当該主面の反対側の裏面（下面）とを備えており、メモリセルＭＣ１およびｎ型トランジスタＱ１は、半導体基板ＳＢの主面側に形成されている。半導体基板ＳＢの主面には複数の溝が形成され、当該溝内には、活性領域を規定する絶縁膜から成る素子分離領域ＥＩが形成されている。素子分離領域ＥＩは、半導体基板ＳＢの主面に沿って並ぶ各領域の間において、素子同士を電気的に分離するために設けられている。また、メモリセル領域ＭＲおよびロジック回路領域ＬＲのそれぞれの内部においても、複数の素子の相互間を電気的に分離するために素子分離領域ＥＩが設けられている。
【００２６】
素子分離領域ＥＩは、酸化シリコンなどの絶縁体から成り、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成することができる。ここでは、素子分離領域ＥＩはＳＴＩ法により形成されている。
【００２７】
メモリセル領域ＭＲに形成された強誘電体メモリのメモリセルＭＣ１は、半導体基板ＳＢ上に順に形成された常誘電体膜ＨＫ１、強誘電体膜ＨＫ２および金属膜ＭＦ１から成る積層膜を介して形成された制御ゲート電極ＣＧ１と、制御ゲート電極ＣＧ１の横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域とにより構成されている不揮発性記憶素子である。メモリセルＭＣ１の下の半導体基板ＳＢの主面には、ｐ型の不純物（例えばＢ（ホウ素））が比較的低い濃度で導入されたｐ型ウェルＰＷ１が形成されている。制御ゲート電極ＣＧ１は、例えばポリシリコン膜から成る。
【００２８】
上記一対のソース・ドレイン領域のそれぞれは、ｎ型の不純物（例えばＡｓ（ヒ素）若しくはＰ（リン）またはそれらの両方）が比較的低い濃度で導入されたｎ−型半導体領域であるエクステンション領域ＥＸ１を有している。エクステンション領域ＥＸ１、拡散領域Ｄ１およびｐ型ウェルＰＷ１のそれぞれは、半導体基板ＳＢの主面（上面）から、半導体基板ＳＢ内の途中深さに亘って所定の深さで形成されている。ｐ型ウェルＰＷ１の深さは、エクステンション領域ＥＸ１、拡散領域Ｄ１および素子分離領域ＥＩのそれぞれの深さよりも深い。また、上記一対のソース・ドレイン領域のそれぞれは、ｎ型の不純物（例えばＡｓ（ヒ素）のみ、または、Ａｓ（ヒ素）およびＰ（リン）の両方）が比較的高い濃度で導入されたｎ＋型半導体領域である拡散領域（拡散層）Ｄ１を有している。
【００２９】
つまり、上記一対のソース・ドレイン領域のそれぞれは、ｎ型の不純物濃度が高い拡散領域Ｄ１に加えて、拡散領域Ｄ１よりも不純物濃度が低いエクステンション領域ＥＸ１を有している。すなわち、上記一対のソース・ドレイン領域のそれぞれは、ＬＤＤ（Lightly doped Drain）構造を有している。一対のソース・ドレイン領域のそれぞれにおいて、エクステンション領域ＥＸ１は拡散領域Ｄ１よりも制御ゲート電極ＣＧ１に近い位置に形成されている。つまり、エクステンション領域ＥＸ１および拡散領域Ｄ１は半導体基板ＳＢの主面に形成されており、エクステンション領域ＥＸ１は、拡散領域Ｄ１と、制御ゲート電極ＣＧ１の直下の半導体基板ＳＢの主面との間に配置されている。ここでは、エクステンション領域ＥＸ１は拡散領域Ｄ１よりも浅く形成されているが、エクステンション領域ＥＸ１は拡散領域Ｄ１よりも深く形成されていてもよい。
【００３０】
本願でいう深さとは、半導体基板ＳＢの主面（上面）に形成された半導体領域の場合、半導体基板ＳＢの主面に対して垂直な方向（高さ方向、深さ方向、垂直方向、縦方向）における距離であって、半導体基板ＳＢの上面から、当該半導体領域の最も下側（半導体基板ＳＢの裏面側）に位置する下面までの距離を指す。
【００３１】
メモリセルＭＣ１を構成するＭＩＳＦＥＴのチャネル長方向において、常誘電体膜ＨＫ１、強誘電体膜ＨＫ２、金属膜ＭＦ１および制御ゲート電極ＣＧ１から成る積層膜の両方の側面のそれぞれには、絶縁膜から成るサイドウォールスペーサＳＷが接している。サイドウォールスペーサＳＷは、例えば窒化シリコン膜と酸化シリコン膜との積層膜から成る。また、上記積層膜とサイドウォールスペーサＳＷとの間には、例えば窒化シリコン膜、若しくは酸化シリコン膜、またはそれらの積層膜から成るオフセットスペーサが形成されていてもよい。制御ゲート電極ＣＧ１および拡散領域Ｄ１のそれぞれの上面は、サイドウォールスペーサＳＷから露出している。
【００３２】
次に、低耐圧のｎ型トランジスタＱ１は、半導体基板ＳＢの主面上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの横の半導体基板ＳＢの主面に形成された一対のソース・ドレイン領域とにより構成されている。当該ソース・ドレイン領域は、メモリセル領域ＭＲに形成されたソース・ドレイン領域と同様に、ｎ−型半導体領域であるエクステンション領域ＥＸ２と、エクステンション領域ＥＸ２よりも不純物濃度が高いｎ＋型半導体領域である拡散領域Ｄ２とを有している。エクステンション領域ＥＸ２および拡散領域Ｄ２は半導体基板ＳＢの主面に形成されており、エクステンション領域ＥＸ２は、拡散領域Ｄ２と、ゲート電極ＧＥの直下の半導体基板ＳＢの主面との間に配置されている。
【００３３】
ゲート絶縁膜ＧＩは、例えば２ｎｍ程度の膜厚を有し、例えば酸化シリコン膜から成る。ゲート電極ＧＥは、例えばポリシリコン膜から成る。ｎ型トランジスタＱ１のチャネル長方向におけるゲート電極ＧＥの両側の側面のそれぞれは、サイドウォールスペーサＳＷにより覆われている。サイドウォールスペーサＳＷは、ゲート電極ＧＥの上面と拡散領域Ｄ２の上面とを露出している。ｎ型トランジスタＱ１の下の半導体基板ＳＢの主面には、ｐ型の不純物（例えばＢ（ホウ素））が比較的低い濃度で導入されたｐ型ウェルＰＷ２が形成されている。ｐ型ウェルＰＷ２の深さは、エクステンション領域ＥＸ１、拡散領域Ｄ１および素子分離領域ＥＩのそれぞれの深さよりも深い。
【００３４】
低耐圧のｎ型トランジスタＱ１は高速な動作が求められる素子であるため、ゲート電極ＧＥのゲート長は比較的小さく、ゲート絶縁膜ＧＩの膜厚は比較的小さい。
【００３５】
制御ゲート電極ＣＧ１とゲート電極ＧＥとのそれぞれの厚さは互いに同等であるが、制御ゲート電極ＣＧ１の上面の高さは、ゲート電極ＧＥの上面の高さよりも高い。これは、ゲート電極ＧＥと半導体基板ＳＢとの間にはゲート絶縁膜ＧＩとして酸化シリコン膜が１つあるのみであるのに対し、制御ゲート電極ＣＧ１と半導体基板ＳＢとの間には、常誘電体膜ＨＫ１、強誘電体膜ＨＫ２および金属膜ＭＦ１から成る積層膜が形成されているためである。なお、常誘電体膜ＨＫ１および強誘電体膜ＨＫ２は、ゲート絶縁膜としての役割を有している。ここでいう高さとは、高さ方向における距離であって、特に説明しない限り、半導体基板ＳＢの主面からの距離を指す。
【００３６】
メモリセル領域ＭＲの制御ゲート電極ＣＧ１および拡散領域Ｄ１、並びに、ロジック回路領域ＬＲのゲート電極ＧＥおよび拡散領域Ｄ１のそれぞれの上面は、シリサイド層Ｓ１により覆われている。シリサイド層Ｓ１は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、ニッケル白金シリサイド層などから成る。
【００３７】
半導体基板ＳＢ上には、メモリセルＭＣ１およびｎ型トランジスタＱ１を覆う層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば主に酸化シリコン膜から成り、層間絶縁膜ＩＬの上面は平坦化されている。層間絶縁膜ＩＬの厚さは常誘電体膜ＨＫ１、強誘電体膜ＨＫ２、金属膜ＭＦ１、制御ゲート電極ＣＧ１およびシリサイド層Ｓ１から成る積層膜の厚さよりも大きく、層間絶縁膜ＩＬは、制御ゲート電極ＣＧ１およびゲート電極ＧＥと、それらの上面のシリサイド層Ｓ１とを覆っている。
【００３８】
制御ゲート電極ＣＧ１および一対の拡散領域Ｄ１のそれぞれの上面上には、シリサイド層Ｓ１を介してプラグ（コンタクトプラグ）ＣＰが接続されている。プラグＣＰは、層間絶縁膜ＩＬを貫通する接続用金属膜（導電性接続部）である。図１では、制御ゲート電極ＣＧ１に電気的に接続されたプラグを示しておらず、当該プラグは別の領域に形成されている。
【００３９】
同様に、ゲート電極ＧＥおよび一対の拡散領域Ｄ２のそれぞれの上面上には、シリサイド層Ｓ１を介してプラグＣＰが接続されている。図１では、ゲート電極ＧＥに電気的に接続されたプラグを示しておらず、当該プラグは別の領域に形成されている。
【００４０】
複数のプラグＣＰのそれぞれは、例えば、主にＷ（タングステン）から成る。プラグＣＰは、Ｗ（タングステン）から成る主導体膜と、主導体膜の側面および底面を覆うバリア導体膜から成ることが考えられるが、図では当該主導体膜および当該バリア導体膜の積層構造の図示を省略し、プラグＣＰを１つの導電体膜として示している。なお、バリア導体膜の材料としては、例えばＴｉＮ（窒化チタン）を用いることができる。
【００４１】
層間絶縁膜ＩＬ上およびプラグＣＰ上には、さらに層間絶縁膜（図示しない）が形成されている。当該層間絶縁膜は、例えば主に酸化シリコン膜から成る。当該層間絶縁膜は、その上面から下面に達する配線溝を複数有しており、それらの配線溝のそれぞれの内側には、配線Ｍ１が埋め込まれている。配線Ｍ１は、例えば主にＣｕ（銅）から成り、例えば、所謂シングルダマシン法により形成されている。配線Ｍ１の上面と当該層間絶縁膜の上面とは、略同一の面内において平坦化されている。当該層間絶縁膜および複数の配線Ｍ１は、第１配線層を構成している。第１配線層は、半導体基板ＳＢの主面上に位置する配線層であって、半導体基板ＳＢの主面に最も近い配線層である。
【００４２】
配線Ｍ１の底面は、プラグＣＰの上面に接続されている。すなわち、配線Ｍ１は、プラグＣＰおよびシリサイド層Ｓ１を介して、制御ゲート電極ＣＧ１、ゲート電極ＧＥ、およびソース・ドレイン領域のそれぞれに電気的に接続されている。なお、制御ゲート電極ＣＧ１およびゲート電極ＧＥのそれぞれに電気的に接続された配線Ｍ１は、図１に示していない他の領域に形成されている。
【００４３】
ここで、常誘電体膜ＨＫ１は、ＳｉＮ（窒化シリコン）よりも誘電率（比誘電率）が高い膜である。つまり、常誘電体膜ＨＫ１は所謂ｈｉｇｈ−ｋ膜である。常誘電体膜ＨＫ１は、電場（電界）を印加すると誘電分極が生じ、電場（電界）を取り去ると分極が０になる物質、つまり常誘電体により構成されている絶縁膜である。すなわち、強誘電体と異なり、電界が印加されていない状態では、常誘電体膜ＨＫ１に分極は残らない。常誘電体膜ＨＫ１は、例えば、ＨｆＳｉＯ４（ハフニウムシリケイト）、ＨｆＯ２（ハフニア）またはＺｒＯ２（ジルコニア）から成る膜である。常誘電体膜ＨＫ１には、Ｚｒ（ジルコニウム）、Ｓｉ（シリコン）、Ｎ（窒素）、Ｃ（炭素）またはＦ（フッ素）などの不純物が導入されていてもよい。常誘電体膜ＨＫ１の膜厚は、例えば２ｎｍである。
【００４４】
常誘電体膜ＨＫ１は多結晶構造を有しており、その結晶構造（結晶相）は直方晶以外である。つまり、ＨｆまたはＺｒを含む膜の結晶構造としては、直方晶（orthorhombic crystal）、単斜晶（monoclinic crystal）および正方晶（tetragonal crystal）があるが、常誘電体膜ＨＫ１の結晶構造は、直方晶ではなく、単斜晶または正方晶である。仮に、常誘電体膜ＨＫ１を構成する多数の結晶粒（グレイン）の一部の結晶構造が直方晶であったとしても、常誘電体膜ＨＫ１の単位体積当たりに占める直方晶の結晶粒の体積の割合は、５０％未満である。すなわち、常誘電体膜ＨＫ１を構成する多数の結晶粒のうち、５０％以上は直方晶以外の結晶構造を有している。これは、常誘電体膜ＨＫ１を構成する複数の結晶粒の結晶相が、主に単斜晶若しくは正方晶またはそれらの両方であることを意味する。言い換えれば、常誘電体膜ＨＫ１を構成する多数の結晶粒のうち、５０％以上の結晶粒の結晶構造は、直方晶ではない。本願では、このように、主に直方晶以外の結晶から成るｈｉｇｈ−ｋ膜を常誘電体膜と呼ぶ。
【００４５】
また、強誘電体膜ＨＫ２は、ＳｉＮ（窒化シリコン）および常誘電体のいずれよりも誘電率（比誘電率）が高い膜である。言い換えれば、強誘電体膜ＨＫ２はＳｉＮ膜ではなく、ＳｉＮ膜よりも誘電率が低い絶縁膜でもない。つまり、強誘電体膜ＨＫ２は所謂ｈｉｇｈ−ｋ膜であり、強誘電体膜ＨＫ２の誘電率（比誘電率）は、常誘電体膜ＨＫ１の誘電率（比誘電率）よりも高い。強誘電体膜ＨＫ２は、電場（電界）を印加すると誘電分極が生じ、電場（電界）を取り去っても分極が０にならない物質、つまり強誘電体により構成されている絶縁膜である。すなわち、常誘電体と異なり、電界が印加されていない状態でも、強誘電体膜ＨＫ２に分極が残る。強誘電体は、外部に電場がなくても電気双極子が整列しており、かつ双極子の方向が電場によって変化できる物質である。
【００４６】
そして、ｈｉｇｈ−ｋ膜が強誘電体膜として振る舞うためには、当該ｈｉｇｈ−ｋ膜の結晶相が直方晶である必要がある。言い換えれば、主に直方晶以外の結晶相の結晶により構成されるｈｉｇｈ−ｋ膜は、常誘電体膜である。したがって、強誘電体メモリでは、強誘電体膜の残留分極の増大、強誘電体としての性能の向上、および、強誘電体メモリの駆動電力の低減を実現するために、強誘電体膜を構成する結晶を出来るだけ直方晶で形成する必要がある。
【００４７】
強誘電体膜ＨＫ２は、例えば、ＨｆＳｉＯ４（ハフニウムシリケイト）、ＨｆＯ２（ハフニア）またはＨｆＺｒＯ２（二酸化ハフニウムジルコニウム）から成る膜である。つまり、強誘電体膜ＨＫ２は、酸化ハフニウム（ＨｆＸＯＹ）膜である。強誘電体膜ＨＫ２には、Ｚｒ（ジルコニウム）、Ｓｉ（シリコン）、Ｎ（窒素）、Ｃ（炭素）またはＦ（フッ素）などの不純物が導入されていてもよい。具体的には、強誘電体膜ＨＫ２は、例えば１：１の割合で混在するＨｆＯ２と不純物（例えばＺｒ、Ｓｉなど）とにより構成されている。つまり、強誘電体膜ＨＫ２の不純物濃度は、例えば５０％である。強誘電体膜ＨＫ２内の不純物（Ｚｒ、Ｓｉ、Ｎ、ＣまたはＦ）の濃度（不純物濃度）は、常誘電体膜ＨＫ１内の不純物（Ｚｒ、Ｓｉ、Ｎ、ＣまたはＦ）の濃度（不純物濃度）よりも高い。
【００４８】
強誘電体膜ＨＫ２の膜厚は、例えば１０〜２０ｎｍである。つまり、強誘電体膜ＨＫ２の膜厚は、常誘電体膜ＨＫ１の膜厚よりも大きい。これは、制御ゲート電極ＣＧ１に電圧を印加することで生じる電界（電場、ゲート電界）が、強誘電体膜ＨＫ２に、より印加され易くするためである。つまり、強誘電体膜ＨＫ２を常誘電体膜ＨＫ１よりも厚く形成すれば、ゲート電界が強誘電体膜ＨＫ２に集中するため、強誘電体膜ＨＫ２が分極し易くなる。これにより、メモリセルＭＣ１の動作電圧を低減することができる。
【００４９】
強誘電体膜ＨＫ２は多結晶構造を有しており、その結晶構造（結晶相）は直方晶である。仮に、強誘電体膜ＨＫ２を構成する多数の結晶粒（グレイン）の一部の結晶構造が直方晶以外であったとしても、強誘電体膜ＨＫ２の単位体積当たりに占める直方晶以外の結晶粒の体積の割合は、５０％未満である。すなわち、強誘電体膜ＨＫ２を構成する多数の結晶粒のうち、５０％以上は直方晶の結晶構造を有している。つまり、本願でいう強誘電体膜は、主に直方晶の結晶から成るｈｉｇｈ−ｋ膜である。
【００５０】
また、金属膜ＭＦ１は、例えばＴｉＮ（窒化チタン）膜などから成る導電膜である。金属膜ＭＦ１の膜厚は、例えば１０〜２０ｎｍである。金属膜ＭＦ１は、強誘電体膜ＨＫ２に応力を与えるために設けられたキャップ膜である。強誘電体メモリの製造工程では、非結晶（アモルファス）状態で成膜されたＨｆＯ２膜を加熱し、これにより結晶化された当該ＨｆＯ２膜から成る強誘電体膜ＨＫ２を形成する。この際、非結晶のＨｆＯ２膜上に金属膜ＭＦ１を形成した状態で当該加熱を行うことで、強誘電体膜ＨＫ２内に直方晶の結晶粒を形成し易くすることができる。つまり、金属膜ＭＦ１を形成することで、強誘電体膜ＨＫ２内に占める直方晶の結晶粒の割合を増大させ、これにより、強誘電体膜ＨＫ２を低い電圧で分極させることが可能となる。よって、メモリセルＭＣ１を省電力化することができる。
【００５１】
常誘電体膜ＨＫ１は、強誘電体膜ＨＫ２を含むゲート絶縁膜内に電子がトラップ（捕獲）されることを防ぐために設けられた界面層（ブロック層）である。強誘電体メモリを動作させる際、強誘電体膜に正または負の電界を印加して強誘電体膜の分極反転を制御するために、制御ゲート電極に電圧を加えた場合、半導体基板から電子が強誘電体膜に入る場合がある。これにより、強誘電体膜により構成されるゲート絶縁膜に電荷がトラップされると、強誘電体膜の性能が劣化する。
【００５２】
すなわち、トランジスタから成る強誘電体メモリのメモリセルを消去状態（トランジスタのしきい値電圧が低い状態）とするために制御ゲート電極に正の電圧を印加すると、ゲート絶縁膜に電荷がトラップされるため、トランジスタのしきい値電圧が高くなる。逆に、当該メモリセルを書込み状態（トランジスタのしきい値電圧が高い状態）とするために制御ゲート電極に負の電圧を印加すると、ゲート絶縁膜内にトラップされていた電荷が引き抜かれるため、トランジスタのしきい値電圧が低くなる。このため、ゲート絶縁膜に電荷がトラップされることで、強誘電体メモリが正常に動作しなくなる虞がある。
【００５３】
このように電荷がトラップされることを防ぐため、本実施の形態では、図２に示す強誘電体膜ＨＫ２と半導体基板ＳＢとの間に界面層（ブロック層）として常誘電体膜ＨＫ１を形成している。これにより、常誘電体膜ＨＫ１および強誘電体膜ＨＫ２から成るゲート絶縁膜に電荷がトラップされることを防ぐことができる。すなわち、強誘電体膜ＨＫ２の性能の劣化を防ぐことができる。
【００５４】
次に、図３を用いて常誘電体膜ＨＫ１および強誘電体膜ＨＫ２の具体的な構成について説明する。図３では、常誘電体膜ＨＫ１および強誘電体膜ＨＫ２のそれぞれの多結晶構造を拡大して示しており、強誘電体膜ＨＫ２上の構造（制御ゲート電極、サイドウォールスペーサおよび層間絶縁膜など）の図示は省略している。
【００５５】
図３に示すように、常誘電体膜ＨＫ１は複数の結晶ＧＲ１から成り、強誘電体膜ＨＫ２は複数の結晶ＧＲ２から成る。結晶ＧＲ１の直径（粒径）は、例えば１〜２ｎｍであり、結晶ＧＲ２の直径（粒径）は、例えば５〜１０ｎｍである。すなわち、強誘電体膜ＨＫ２を構成する結晶ＧＲ２の平均の粒径は、常誘電体膜ＨＫ１を構成する結晶ＧＲ１の平均の粒径よりも大きい。ここで、複数の結晶ＧＲ１のそれぞれの粒径および高さにはばらつきがあり、複数の結晶ＧＲ２のそれぞれの粒径および高さにもばらつきがある。このため、常誘電体膜ＨＫ１および強誘電体膜ＨＫ２のそれぞれの上面には凹凸が存在する。強誘電体膜ＨＫ２を構成する結晶ＧＲ２の粒径が、常誘電体膜ＨＫ１を構成する結晶ＧＲ１の粒径よりも大きいため、強誘電体膜ＨＫ２の上面の凹凸（粗さ）は、常誘電体膜ＨＫ１の上面の凹凸（粗さ）よりも大きい。
【００５６】
このように結晶ＧＲ１、ＧＲ２のそれぞれの大きさに差がある理由の１つは、強誘電体膜ＨＫ２を常誘電体膜ＨＫ１よりも大きい膜厚で形成していることにある。また、他の理由の１つは、結晶ＧＲ２の粒径を大きくし、これにより、強誘電体膜ＨＫ２の分極特性を向上させていることにある。強誘電体膜ＨＫ２は理想的には単結晶のみで構成されていることが望ましいが、単結晶の形成は困難であるため、強誘電体膜ＨＫ２は多結晶膜として形成されている。ここで、隣り合う結晶ＧＲ２同士の境界の領域（結晶粒界）は分極が発生しない領域であるため、少ないことが望ましい。
【００５７】
そこで、本実施の形態では、結晶ＧＲ２を結晶ＧＲ１よりも大きく形成することで、結晶粒界を減らしている。また、結晶粒径を大きくすることで、強誘電体膜ＨＫ２を構成する複数の結晶ＧＲ２のそれぞれの分極の向きが揃い易くなる。これにより、強誘電体膜ＨＫ２に電圧を印加した後の残留分極を増大させることができる。残留分極とは、強誘電体膜ＨＫ２に印加される電場（電界）が０であるときに強誘電体膜ＨＫ２に残っている分極の大きさである。強誘電体膜ＨＫ２の残留分極を大きくすることで、強誘電体メモリの動作電圧を低減することができ、かつ、強誘電体メモリにおける情報の保持特性を向上させることができる。
【００５８】
＜半導体装置の動作＞
次に、不揮発性メモリの動作例について、図４を参照して説明する。
【００５９】
図４は、「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４の表には、「書込」、「消去」、「読出」のそれぞれの動作時において、図２に示すメモリセル（選択メモリセル）ＭＣ１のドレイン領域に印加する電圧Ｖｄ、制御ゲート電極ＣＧ１に印加する電圧Ｖｇ、ソース領域に印加する電圧Ｖｓ、およびｐ型ウェルＰＷ１に印加する電圧Ｖｂが記載されている。なお、図４の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、強誘電体膜ＨＫ２の分極が上向きとなり、メモリセルＭＣ１を構成するトランジスタのしきい値電圧が比較的高い状態にすることを「書込」と定義する。強誘電体膜ＨＫ２の分極が下向きとなり、メモリセルＭＣ１を構成するトランジスタのしきい値電圧が比較的低い状態にすることを「消去」と定義する。
【００６０】
本実施の形態のメモリセルＭＣ１において、書込みは制御ゲート電極ＣＧ１に負の電圧を印加することで行う。すなわち、例えば図４の「書込」の欄に示すような電圧を、書込みを行う選択メモリセルの各部位に印加する。これにより、選択メモリセルの強誘電体膜ＨＫ２を上向きに分極することで書込みを行う。その結果、メモリセルＭＣ１を構成するトランジスタのしきい値電圧が上昇する。すなわち、メモリセルＭＣ１は書込み状態となる。
【００６１】
本実施の形態のメモリセルＭＣ１において、消去は制御ゲート電極ＣＧ１に正の電圧を印加することで行う。すなわち、例えば図４の「消去」の欄に示すような電圧を、消去を行う選択メモリセルの各部位に印加する。これにより、選択メモリセルの強誘電体膜ＨＫ２を下向きに分極することで消去を行う。その結果、メモリセルＭＣ１を構成するトランジスタのしきい値電圧を下降させる。すなわち、メモリセルＭＣ１は消去状態となる。
【００６２】
読出し時には、例えば図４の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時の制御ゲート電極ＣＧ１に印加する電圧Ｖｇを、書込み状態における上記トランジスタのしきい値電圧と消去状態における上記トランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００６３】
＜半導体装置の効果＞
次に、本実施の形態の半導体装置の効果について、図７５を用いて説明する。図７５は、比較例の半導体装置である強誘電体メモリのメモリセルＭＣＡを示す断面図である。
【００６４】
図７５に示す比較例のメモリセルＭＣＡの構造は、本実施の形態のメモリセルに比べ、強誘電体膜ＨＫ２と半導体基板ＳＢとの間に、強誘電体膜および常誘電体膜のいずれでもない絶縁膜ＩＦＣが形成されている点が主に異なる。絶縁膜ＩＦＣは、例えば酸化シリコン膜または窒化シリコン膜から成る。すなわち、絶縁膜ＩＦＣの誘電率（比誘電率）は、窒化シリコン以下であり、絶縁膜ＩＦＣはｈｉｇｈ−ｋ膜ではない。
【００６５】
上述したように、トランジスタから成る強誘電体メモリでは、強誘電体膜を含むゲート絶縁膜に電荷がトラップされることを防ぐため、強誘電体膜と半導体基板との間に界面層（ブロック層）を形成することが考えられる。そこで、比較例では、例えば窒化シリコン膜から成る絶縁膜ＩＦＣを強誘電体膜ＨＫ２の下に挿入している。しかし、界面層である絶縁膜ＩＦＣが窒化シリコンまたは酸化シリコンのように誘電率が小さい材料から成る場合は、強誘電体膜ＨＫ２で誘起された電界によって界面層の絶縁破壊が起こり、耐圧不良となる問題が生じる。
【００６６】
これに対し、本実施の形態では図２に示すように、界面層として常誘電体膜ＨＫ１を形成している。このように、窒化シリコンよりも誘電率（非誘電率）が大きい材料から成る常誘電体膜ＨＫ１を界面層として形成することで、強誘電体膜ＨＫ２で誘起された電界により界面層で絶縁破壊が起こることを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
【００６７】
また、本実施の形態では、図３を用いて説明したように、結晶ＧＲ２を結晶ＧＲ１よりも大きく形成しているため、強誘電体膜ＨＫ２の残留分極を増大させることができる。これにより、強誘電体メモリの動作電圧を低減することができ、かつ、強誘電体メモリにおける情報の保持特性を向上させることができる。つまり、半導体装置の性能を向上させることができる。
【００６８】
このように結晶ＧＲ２を結晶ＧＲ１よりも大きく形成するための工夫の１つとして、ここでは、強誘電体膜ＨＫ２の下に、強誘電体膜ＨＫ２の下面に接する常誘電体膜ＨＫ１を形成している。すなわち、界面層が常誘電体膜ＨＫ１により構成されている場合には、界面層が窒化シリコン膜または酸化シリコン膜などにより構成されている場合に比べ、界面層の上面上に強誘電体膜ＨＫ２を形成する際に、強誘電体膜ＨＫ２内に結晶核が形成され難くなる。その結果、強誘電体膜ＨＫ２を構成する結晶ＧＲ２の数は少なくなる。すなわち、各結晶ＧＲ２は、近傍の結晶ＧＲ２に成長を阻害されることなく大きく成長することができる。したがって、界面層として強誘電体膜ＨＫ２の下に常誘電体膜ＨＫ１を形成することで、強誘電体膜ＨＫ２を構成する結晶ＧＲ２を大きく形成することができる。
【００６９】
＜半導体装置の製造工程＞
以下に、図５〜図２０を用いて、本実施の形態の半導体装置の製造方法について説明する。図５〜図２０は、本実施の形態の半導体装置の形成工程中の断面図である。図５〜図２０では、左側から右側に向かって順に並ぶメモリセル領域ＭＲおよびロジック回路領域ＬＲを示している。
【００７０】
ここではまず、図５に示すように、半導体基板ＳＢを用意する。半導体基板ＳＢは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどから成る。続いて、半導体基板ＳＢの周面に、フォトリソグラフィ技術およびエッチング法を用いて、複数の溝（分離溝）を形成する。その後、当該複数の溝のそれぞれを埋め込む酸化シリコン膜を、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて形成する。その後、当該複数の溝のそれぞれの外の当該酸化シリコン膜を除去することで、各溝内に残された素子分離領域ＥＩを形成する。素子分離領域ＥＩは、主に酸化シリコンなどの絶縁体から成り、例えばＳＴＩ構造を有している。
【００７１】
続いて、イオン注入法を用いて半導体基板ＳＢの主面に不純物を導入することにより、メモリセル領域ＭＲにおいて、半導体基板ＳＢの主面から半導体基板ＳＢの途中深さに亘ってｐ型半導体領域であるｐ型ウェルＰＷ１を形成する。また、イオン注入法を用いて半導体基板ＳＢの主面に不純物を導入することにより、ロジック回路領域ＬＲにおいて、半導体基板ＳＢの主面から半導体基板ＳＢの途中深さに亘ってｐ型半導体領域であるｐ型ウェルＰＷ２を形成する。ｐ型ウェルＰＷ１、ＰＷ２は、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成する。
【００７２】
次に、図６に示すように、半導体基板ＳＢの主面上に、絶縁膜ＩＦＡを形成する。絶縁膜ＩＦＡは、例えば２ｎｍ程度の膜厚を有し、例えば酸化シリコン膜から成る。絶縁膜ＩＦＡは、熱酸化法などの酸化法、またはＣＶＤ法などにより形成することができる。
【００７３】
次に、図７に示すように、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域ＭＲの絶縁膜ＩＦＡを除去する。これにより、メモリセル領域ＭＲの半導体基板ＳＢの主面を露出させる。
【００７４】
次に、図８に示すように、半導体基板ＳＢの主面上に非結晶状態（アモルファス）のｈｉｇｈ−ｋ膜（絶縁膜）ＡＭ１を形成する。ｈｉｇｈ−ｋ膜ＡＭ１は、例えばＣＶＤ法、ＰＶＤ（Physical Vapor Deposition）法、またはＡＬＤ（Atomic Layer Deposition）法により形成することができる。ｈｉｇｈ−ｋ膜ＡＭ１の膜厚は、例えば１〜２ｎｍである。
【００７５】
次に、図９に示すように、ｈｉｇｈ−ｋ膜ＡＭ１を６００〜１０００℃程度で加熱して結晶化させる（第１熱処理）。これにより、常誘電体膜ＨＫ１を形成する。常誘電体膜ＨＫ１の膜厚は、例えば１〜２ｎｍである。常誘電体膜ＨＫ１は、窒化シリコンよりも誘電率（非誘電率）が高い膜であり、例えば、ＨｆＳｉＯ４（ハフニウムシリケイト）、ＨｆＯ２（ハフニア）またはＺｒＯ２（ジルコニア）から成る膜である。常誘電体膜ＨＫ１には、Ｚｒ（ジルコニウム）、Ｓｉ（シリコン）、Ｎ（窒素）、Ｃ（炭素）またはＦ（フッ素）などの不純物が導入されていてもよい。
【００７６】
常誘電体膜ＨＫ１は、複数の結晶（結晶粒、微結晶）から成る多結晶体であり、当該複数の結晶の平均の直径（結晶粒径）は、例えば１〜２ｎｍである。それらの結晶は、直方晶以外の結晶構造を有している。つまり、常誘電体膜ＨＫ１は、主に単斜晶または正方晶の結晶から成る多結晶膜である。ここでは、６００〜１０００℃程度の比較的高い温度で半導体基板ＳＢを加熱し、これにより常誘電体膜ＨＫ１を形成している。このため、常誘電体膜ＨＫ１を構成する結晶としては、安定相である単斜晶が形成され易い。
【００７７】
第１熱処理は、ＲＴＡ（Rapid Thermal Annealing）法を用いて行うことができる。または、第１熱処理をファーネスアニール処理により行うことができる。ファーネスアニール処理は、縦型の炉体内に複数の半導体ウェハを設置した状態で、それらの半導体ウェハのそれぞれを同時に熱処理するものである。
【００７８】
次に、図１０に示すように、半導体基板ＳＢの主面上に、Ｈｆ（ハフニウム）を含む非結晶状態（アモルファス）のｈｉｇｈ−ｋ膜（絶縁膜）ＡＭ２を形成する。つまり、常誘電体膜ＨＫ１上にｈｉｇｈ−ｋ膜ＡＭ２を形成する。ｈｉｇｈ−ｋ膜ＡＭ２は、例えばＣＶＤ法、ＰＶＤ法、またはＡＬＤ法により形成することができる。ｈｉｇｈ−ｋ膜ＡＭ２の膜厚は、例えば１０〜２０ｎｍである。
【００７９】
次に、図１１に示すように、例えばＣＶＤ法またはスパッタリング法を用いて、ｈｉｇｈ−ｋ膜ＡＭ２上にキャップ膜である金属膜ＭＦ１を形成する。金属膜ＭＦ１は、例えばＴｉＮ（窒化チタン）膜から成り、その膜厚は、例えば１０〜２０ｎｍである。金属膜ＭＦ１は、ｈｉｇｈ−ｋ膜ＡＭ２の上面に接して形成される。金属膜ＭＦ１は、ｈｉｇｈ−ｋ膜ＡＭ２に応力を加えるために設けられる膜である。
【００８０】
次に、図１２に示すマイクロ波加熱装置を用いて、図１３に示すように、ｈｉｇｈ−ｋ膜ＡＭ２を３００〜４００℃程度で加熱する（第２熱処理）。これにより、ｈｉｇｈ−ｋ膜ＡＭ２を結晶化させることで、強誘電体膜ＨＫ２を形成する。強誘電体膜ＨＫ２の膜厚は、例えば１０〜２０ｎｍである。強誘電体膜ＨＫ２は、窒化シリコンおよび常誘電体膜ＨＫ１よりも誘電率（非誘電率）が高い膜であり、例えば、ＨｆＳｉＯ４（ハフニウムシリケイト）、ＨｆＯ２（ハフニア）またはＨｆＺｒＯ２（二酸化ハフニウムジルコニウム）から成る膜である。強誘電体膜ＨＫ２には、Ｚｒ（ジルコニウム）、Ｓｉ（シリコン）、Ｎ（窒素）、Ｃ（炭素）またはＦ（フッ素）などの不純物が導入されていてもよい。強誘電体膜ＨＫ２内におけるこれらの不純物の濃度は、常誘電体膜ＨＫ１内の不純物（Ｚｉ、Ｓｉ、Ｎ、ＣまたはＦ）の濃度よりも高い。
【００８１】
強誘電体膜ＨＫ２は、複数の結晶（結晶粒）から成る多結晶体であり、当該複数の結晶の平均の直径（結晶粒径）は、例えば５〜１０ｎｍである。強誘電体膜ＨＫ２の結晶粒径は常誘電体膜ＨＫ１の結晶粒径よりも大きい。このため、強誘電体膜ＨＫ２を構成する複数の結晶のそれぞれの粒径のばらつきは、常誘電体膜ＨＫ１を構成する複数の結晶のそれぞれの粒径のばらつきよりも大きい。したがって、強誘電体膜ＨＫ２の上面の凹凸（粗さ）は、常誘電体膜ＨＫ１の上面の凹凸（粗さ）よりも大きい。
【００８２】
それらの結晶は、直方晶の結晶構造を有している。つまり、強誘電体膜ＨＫ２は、主に直方晶の結晶から成る多結晶膜である。ここでは、３００〜４００℃程度の比較的低い温度で半導体基板ＳＢを加熱し、これにより強誘電体膜ＨＫ２を形成している。このため、強誘電体膜ＨＫ２を構成する結晶としては、準安定相である直方晶が形成され易い。また、ｈｉｇｈ−ｋ膜ＡＭ２（図１１参照）上に金属膜ＭＦ１が形成され、ｈｉｇｈ−ｋ膜ＡＭ２に応力が加わった状態で第２熱処理を行うことで、強誘電体膜ＨＫ２内には単斜晶および正方晶ではなく、直方晶が形成され易くなる。第２熱処理の加熱温度が３００℃未満では、結晶化が起こり難くなるため、第２熱処理では３００℃以上の条件で加熱を行う。
【００８３】
図１２に示すマイクロ波加熱装置は、容器内のウェハステージＳＴと、ウェハステージＳＴを水平方向で挟むように配置された一対のマグネトロン（マイクロ波発振器）ＭＧＴとを備えたものである。第２熱処理では、ウェハステージＳＴ上に半導体基板ＳＢである半導体ウェハＷＦを設置した状態で、マグネトロンＭＧＴから発振した電磁波（ＲＦ：Radio Frequency、マイクロ波）を半導体ウェハＷＦに照射する。これにより、結晶の格子振動を利用した加熱方式によりｈｉｇｈ−ｋ膜ＡＭ２を加熱し、強誘電体膜ＨＫ２を形成する。ここで照射するマイクロ波の周波数は１〜１０ＧＨｚとし、具体的には、例えば２．４５ＧＨｚとする。
【００８４】
この際、図１３に示すように、電場（電界）Ｅの振動方向が半導体基板ＳＢの主面に対して９０度（垂直）となるマイクロ波を照射する。言い換えれば、当該マイクロ波の磁場（磁界）Ｍの振動方向は、半導体基板ＳＢの主面に沿う方向である。つまり、ここでは、マイクロ波の電場Ｅの振動方向がｈｉｇｈ−ｋ膜ＡＭ２の上面に対して垂直になるように当該マイクロ波をｈｉｇｈ−ｋ膜ＡＭ２に入射させる。これにより、ｈｉｇｈ−ｋ膜ＡＭ２が結晶化される過程において、垂直方向に分極する結晶が、電場Ｅの振動方向が垂直方向であるマイクロ波により選択的に加熱されて成長する。よって、強誘電体膜ＨＫ２内には、垂直方向に分極する直方晶が形成される。また、垂直方向に分極する結晶が、電場Ｅの振動方向が垂直方向であるマイクロ波により選択的に加熱されるため、４００℃以下の低い温度で結晶化を行うことができる。
【００８５】
ここでは、上面上に結晶核が形成され難い常誘電体膜ＨＫ１の上にｈｉｇｈ−ｋ膜ＡＭ２を形成した状態で第２熱処理を行っている。このため、強誘電体膜ＨＫ２を構成する結晶の数は少なくなる。よって、強誘電体膜ＨＫ２を構成する結晶は、隣り合う他の結晶に成長を阻害されることなく大きく成長することができる。
【００８６】
次に、図１４に示すように、フォトリソグラフィ技術およびエッチング法を用いて、ロジック回路領域ＬＲの金属膜ＭＦ１、強誘電体膜ＨＫ２および常誘電体膜ＨＫ１を除去することで、絶縁膜ＩＦＡを露出させる。
【００８７】
次に、図１５に示すように、半導体基板ＳＢの主面上に、ポリシリコン膜ＰＳを形成する。ポリシリコン膜ＰＳは、メモリセル領域ＭＲの金属膜ＭＦ１の上面と、ロジック回路領域ＬＲの絶縁膜ＩＦＡの上面とを覆って形成される。
【００８８】
次に、図１６に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、ポリシリコン膜ＰＳ、金属膜ＭＦ１、強誘電体膜ＨＫ２、常誘電体膜ＨＫ１および絶縁膜ＩＦＡを加工し、これにより半導体基板ＳＢの主面および素子分離領域ＥＩの上面を露出させる。このパターニング工程により、メモリセル領域ＭＲに、ポリシリコン膜ＰＳから成る制御ゲート電極ＣＧ１を形成し、ロジック回路領域ＬＲに、ポリシリコン膜ＰＳから成るゲート電極ＧＥと、絶縁膜ＩＦＡから成るゲート絶縁膜ＧＩとを形成する。すなわち、メモリセル領域ＭＲには、半導体基板ＳＢの主面上に順に積層された常誘電体膜ＨＫ１、強誘電体膜ＨＫ２、金属膜ＭＦ１および制御ゲート電極ＣＧ１から成る積層体が形成される。また、ロジック回路領域ＬＲには、半導体基板ＳＢの主面上に順に積層されたゲート絶縁膜ＧＩおよびゲート電極ＧＥから成る積層体が形成される。
【００８９】
次に、図１７に示すように、制御ゲート電極ＣＧ１およびゲート電極ＧＥをマスク（イオン注入阻止マスク）として用いて、半導体基板ＳＢの主面に対しイオン注入を行う。これにより、メモリセル領域ＭＲおよびロジック回路領域ＬＲのそれぞれの半導体基板ＳＢの主面に、ｎ型の半導体領域である一対のエクステンション領域ＥＸ１を形成する。エクステンション領域ＥＸ１は、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで形成することができる。エクステンション領域ＥＸ１は半導体基板ＳＢの主面から所定の深さで形成され、その深さは素子分離領域ＥＩ、ｐ型ウェルＰＷ１およびＰＷ２よりも浅い。
【００９０】
次に、図１８に示すように、半導体基板ＳＢ上に、ＣＶＤ法などにより絶縁膜を堆積することで、当該絶縁膜により制御ゲート電極ＣＧ１およびゲート電極ＧＥのそれぞれを覆う。当該絶縁膜は、例えば酸化シリコン膜および窒化シリコン膜の積層膜から成る。続いて、ドライエッチング法を用いて当該絶縁膜の一部を除去し、半導体基板ＳＢ、制御ゲート電極ＣＧ１およびゲート電極ＧＥのそれぞれの上面を露出される。これにより、制御ゲート電極ＣＧ１およびゲート電極ＧＥのそれぞれの側面を覆う当該絶縁膜から成るサイドウォールスペーサＳＷを自己整合的に形成する。
【００９１】
次に、図１９に示すように、制御ゲート電極ＣＧ１、ゲート電極ＧＥおよびサイドウォールスペーサＳＷをマスク（イオン注入阻止マスク）として用いて、半導体基板ＳＢの主面に対しイオン注入を行う。これにより、メモリセル領域ＭＲおよびロジック回路領域ＬＲのそれぞれの半導体基板ＳＢの主面に、ｎ型の半導体領域である一対の拡散領域Ｄ１を形成する。拡散領域Ｄ１は、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで形成することができる。拡散領域Ｄ１は半導体基板ＳＢの主面から所定の深さで形成され、その深さはエクステンション領域ＥＸ１より深く、素子分離領域ＥＩ、ｐ型ウェルＰＷ１およびＰＷ２よりも浅い。拡散領域Ｄ１は、エクステンション領域ＥＸ１に比べて不純物濃度が高い。
【００９２】
メモリセル領域ＭＲにおいて、制御ゲート電極ＣＧ１を挟むように形成された一対のエクステンション領域ＥＸ１および一対の拡散領域Ｄ１は、ソース・ドレイン領域を構成している。つまり、制御ゲート電極ＣＧ１の横の一方で互いに接するエクステンション領域ＥＸ１および拡散領域Ｄ１はソース領域を構成しており、制御ゲート電極ＣＧ１の横の他方で互いに接しているエクステンション領域ＥＸ１および拡散領域Ｄ１は、ドレイン領域を構成している。同様に、ロジック回路領域ＬＲにおいて、ゲート電極ＧＥを挟むように形成された一対のエクステンション領域ＥＸ１および一対の拡散領域Ｄ１は、ソース・ドレイン領域を構成している。
【００９３】
これにより、メモリセル領域ＭＲには、常誘電体膜ＨＫ１、強誘電体膜ＨＫ２、制御ゲート電極ＣＧ１およびソース・ドレイン領域を含むＭＩＳＦＥＴ（ＭＩＳ型電界効果トランジスタ）から成る強誘電体メモリのメモリセルＭＣ１が形成される。また、ロジック回路領域ＬＲには、ゲート電極ＧＥおよびソース・ドレイン領域を含むＭＩＳＦＥＴ（ＭＩＳ型電界効果トランジスタ）であるｎ型トランジスタＱ１が形成される。常誘電体膜ＨＫ１および強誘電体膜ＨＫ２は、メモリセルＭＣ１を構成するトランジスタのゲート絶縁膜として機能する。
【００９４】
続いて、周知のサリサイドプロセスを行うことで、制御ゲート電極ＣＧ１、ゲート電極ＧＥ、拡散領域Ｄ１のそれぞれの上面にシリサイド層Ｓ１を形成する。ここでは、半導体基板ＳＢ上に、スパッタリング法により例えばＮｉＰｔ膜を堆積した後、熱処理を行ってシリサイド層Ｓ１を形成する。その後、余分なＮｉＰｔ膜を除去する。
【００９５】
続いて、半導体基板ＳＢの主面上に、ＣＶＤ法などにより絶縁膜を堆積し、その後、当該絶縁膜の上面を平坦化することで、当該絶縁膜から成る層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、主に酸化シリコン膜から成る。層間絶縁膜ＩＬは厚い酸化シリコン膜と、当該酸化シリコン膜と半導体基板ＳＢ、制御ゲート電極ＣＧ１、ゲート電極ＧＥ、サイドウォールスペーサＳＷおよびシリサイド層Ｓ１との間に介在する薄い窒化シリコン膜（ライナー膜）とを有していてもよい。層間絶縁膜ＩＬの上面は、例えばＣＭＰ（Chemical Mechanical Polishing）法による研磨処理により平坦化することができる。
【００９６】
次に、図２０に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬを貫通し、複数のシリサイド層Ｓ１のそれぞれの上面を露出する複数のコンタクトホール（接続孔）を形成する。すなわち、コンタクトホールは、制御ゲート電極ＣＧ１、ゲート電極ＧＥ、拡散領域Ｄ１のそれぞれの上面を覆うシリサイド層Ｓ１の上面を露出している。制御ゲート電極ＣＧ１およびゲート電極ＧＥのそれぞれの直上に設けられたコンタクトホールは、図示していない領域に形成されている。
【００９７】
続いて、半導体基板ＳＢの主面上に、例えばスパッタリング法を用いて金属膜を形成し、これにより、複数のコンタクトホールのそれぞれに内側を当該金属膜により埋め込む。その後、ＣＭＰ法を用いて研磨を行い、層間絶縁膜ＩＬの上面を露出させる。この研磨工程で層間絶縁膜ＩＬ上の当該金属膜を除去することで、各コンタクトホール内に、当該金属膜から成るプラグＣＰを形成する。プラグＣＰは、例えば、主にＷ（タングステン）から成る。プラグＣＰは、Ｗ（タングステン）から成る主導体膜と、主導体膜の側面および底面を覆うバリア導体膜から成ることが考えられるが、図では当該主導体膜および当該バリア導体膜の積層構造の図示を省略し、プラグＣＰを１つの導電体膜として示している。バリア導体膜の材料としては、例えばＴｉＮ（窒化チタン）を用いることができる。
【００９８】
続いて、層間絶縁膜ＩＬ上に配線Ｍ１を形成する。配線Ｍ１は、バリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）と、バリア導体膜上に形成された主導体膜（銅膜）の積層構造から成る。図では、図面の簡略化のために、配線Ｍ１は、バリア導体膜および主導体膜を一体化して示してある。
【００９９】
配線Ｍ１は、例えば所謂シングルダマシン法により形成することができる。すなわち、層間絶縁膜ＩＬ上に、配線溝を有する層間絶縁膜を形成し、当該配線溝内に金属膜を埋め込むことで、配線Ｍ１を形成することができる。ただし、ここでは配線Ｍ１の横の層間絶縁膜の図示を省略している。
【０１００】
以上の工程により、本実施の形態の半導体装置が略完成する。
【０１０１】
＜半導体装置の製造方法の効果＞
次に、本実施の形態の半導体装置の製造方法の効果について説明する。
【０１０２】
本実施の形態の半導体装置の効果について上述したように、本実施の形態では、強誘電体膜ＨＫ２を含むゲート絶縁膜に電荷がトラップされることを防ぐため、強誘電体膜ＨＫ２と半導体基板ＳＢとの間に界面層（ブロック層）として常誘電体膜ＨＫ１を形成している。これにより、強誘電体膜ＨＫ２で誘起された電界により界面層で絶縁破壊が起こることを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
【０１０３】
また、本実施の形態では、図３を用いて説明したように、強誘電体膜ＨＫ２の結晶ＧＲ２を常誘電体膜ＨＫ１の結晶ＧＲ１よりも大きく形成しているため、強誘電体膜ＨＫ２の残留分極を増大させることができる。これにより、強誘電体メモリの動作電圧を低減することができ、かつ、強誘電体メモリにおける情報の保持特性を向上させることができる。つまり、半導体装置の性能を向上させることができる。ここでは、強誘電体膜ＨＫ２の下面に接する界面層として常誘電体膜ＨＫ１を形成しているため、結晶ＧＲ２を結晶ＧＲ１よりも大きく形成することができる。
【０１０４】
また、本実施の形態では、図１２および図１３を用いて説明した第２熱処理において、半導体基板ＳＢの主面に対して垂直な方向に電場が振動するマイクロ波を用いて加熱を行っている。これにより、垂直方向に分極する直方晶を強誘電体膜ＨＫ２内に成長させることができる。すなわち、強誘電体膜ＨＫ２内に、垂直方向以外の方向に分極する結晶が成長することを防ぐことができる。これにより、強誘電体膜ＨＫ２を構成する複数の結晶の分極の向きが揃うため、強誘電体膜ＨＫ２の残留分極を増大させることができる。
【０１０５】
また、マイクロ波を用いて第２熱処理を行うことで、４００℃以下の低温で結晶化を行い、これにより形成される強誘電体膜ＨＫ２内に直方晶を形成し易くすることができる。すなわち、強誘電体膜ＨＫ２を構成する結晶相のうち、直方晶の割合を増大させることで、強誘電体膜ＨＫ２の残留分極を増大させることができる。
【０１０６】
また、ｈｉｇｈ−ｋ膜ＡＭ２（図１１参照）上に金属膜ＭＦ１を形成した状態で第２熱処理を行うことで、強誘電体膜ＨＫ２内に直方晶が形成され易くすることができる。
【０１０７】
上記のように、強誘電体膜ＨＫ２内に直方晶が形成され易くすることで、強誘電体膜ＨＫ２の分極性能を高めることができる。つまり、メモリセルＭＣ１の制御ゲート電極ＣＧ１に印加する電圧が低くても、強誘電体膜ＨＫ２を分極させることができるため、強誘電体メモリの省電力化を実現することができる。また、残留分極が増大することで、保持特性を向上させることができる。以上より、半導体装置の性能を向上させることができる。
【０１０８】
＜変形例１＞
本変形例では、界面層である常誘電体層と半導体基板の主面との間に薄い絶縁膜を形成することについて説明する。
【０１０９】
本変形例の半導体装置の製造工程では、図７を用いて説明した工程により絶縁膜ＩＦＡを加工した後、図２１に示すように、メモリセルＭＣ１の半導体基板ＳＢの主面上に、例えば酸化法を用いて絶縁膜ＩＦＢを形成する。その後、図８〜図１３を用いて説明した工程を行う。または、図６を用いて説明した工程で形成した後、図７を用いて説明した絶縁膜ＩＦＡの除去工程を行わずに、絶縁膜ＩＦＡをメモリセル領域ＭＲに残したまま図８〜図１３を用いて説明した工程を行ってもよい。絶縁膜ＩＦＢは、例えば酸化シリコン膜から成り、その膜厚は、例えば１〜２ｎｍである。
【０１１０】
その後は、図１４〜図２０を用いて説明した工程と同様の工程を行うことで、図２２に示す本変形例の半導体装置を形成することができる。すなわち、本変形例の半導体装置のメモリセルＭＣ１は、半導体基板ＳＢの主面と制御ゲート電極ＣＧ１との間に、半導体基板ＳＢの主面側から順に積層された絶縁膜ＩＦＢ、常誘電体膜ＨＫ１、強誘電体膜ＨＫ２および金属膜ＭＦ１を有している。
【０１１１】
本変形例では、常誘電体膜ＨＫ１と半導体基板ＳＢの主面との間に、界面層（ブロック層）の一部として絶縁膜ＩＦＢを形成している。これにより、メモリセルＭＣ１の動作時に、強誘電体膜ＨＫ２および常誘電体膜ＨＫ１に電荷がトラップされることを防ぐことができる。
【０１１２】
すなわち、メモリセルＭＣ１を消去状態（トランジスタのしきい値電圧が低い状態）とするために制御ゲート電極ＣＧ１に正の電圧を印加した際、強誘電体膜ＨＫ２および常誘電体膜ＨＫ１に電荷がトラップされ、トランジスタのしきい値電圧が高くなることを防ぐことができる。また、メモリセルＭＣ１を書込み状態（トランジスタのしきい値電圧が高い状態）とするために制御ゲート電極ＣＧ１に負の電圧を印加した際、強誘電体膜ＨＫ２および常誘電体膜ＨＫ１にトラップされていた電荷が引き抜かれ、トランジスタのしきい値電圧が低くなることを防ぐことができる。よって、メモリセルＭＣ１の保持特性の低下を防ぐことができる。また、しきい値電圧を制御することで書込み状態および消去状態を切り替える強誘電体メモリとしての性能が低下することを防ぐことができる。また、メモリセルＭＣ１を省電力化することができる。
【０１１３】
＜変形例２＞
本変形例では、界面層と強誘電体膜との間に金属膜をさらに挿入する場合について説明する。
【０１１４】
本変形例の半導体装置の製造工程では、図５〜図１０を用いて説明した工程を行った後、図２３に示すように、例えばＣＶＤ法またはスパッタリング法を用いて、常誘電体膜ＨＫ１上に金属膜ＭＦ２を形成する。金属膜ＭＦ２は、例えばＴｉＮ（窒化チタン）膜から成り、その膜厚は、例えば１０〜２０ｎｍである。その後、図１１〜図１３を用いて説明した工程を行う。
【０１１５】
その後は、図１４〜図２０を用いて説明した工程と同様の工程を行うことで、図２４に示す本変形例の半導体装置を形成することができる。すなわち、本変形例の半導体装置のメモリセルＭＣ１は、半導体基板ＳＢの主面と制御ゲート電極ＣＧ１との間に、半導体基板ＳＢの主面側から順に積層された常誘電体膜ＨＫ１、金属膜ＭＦ２、強誘電体膜ＨＫ２および金属膜ＭＦ１を有している。
【０１１６】
金属膜ＭＦ２が形成されていない場合、メモリセルＭＣ１を構成するトランジスタのしきい値電圧は、強誘電体膜ＨＫ２の結晶粒ごとの分極により直接決定されるため局所的なしきい値のばらつきが発生しやすい。これに対し、本変形例では、電気的にフローティング状態の金属膜ＭＦ２が電極として働き、強誘電体膜ＨＫ２の分極により生じる電界を均一化させる。したがって、当該トランジスタのしきい値電圧がばらつくことを防ぐことができるため、半導体装置の性能および信頼性を向上させることができる。
【０１１７】
ここで、界面層と強誘電体膜との間に金属膜を挿入した場合に、界面層の静電容量が小さいと電界が強誘電体膜に掛かり難く、分極反転をさせるための電圧が高くなる問題がある。界面層が、図７５を用いて説明したように酸化シリコン膜または窒化シリコン膜から成る場合、界面層の静電容量が小さいため、上記のように分極反転をさせるための電圧、つまり制御ゲート電極ＣＧ１への印加電圧が大きくなる。よって、強誘電体メモリの消費電力が増大し、半導体装置の性能が低下する。
【０１１８】
これに対し、本変形例では、界面層である常誘電体膜ＨＫ１と強誘電体膜ＨＫ２との間に金属膜ＭＦ２を挿入した場合において、界面層を窒化シリコンよりも誘電率（非誘電率）が高い常誘電体膜ＨＫ１により構成しているため、制御ゲート電極ＣＧ１への印加電圧により生じる電界が強誘電体膜ＨＫ２に掛かり難くなることを防ぐことができる。よって、低いゲート電圧でも強誘電体膜ＨＫ２の分極を制御することができるため、強誘電体メモリを省電力化することができる。すなわち、半導体装置の性能を向上させることができる。
【０１１９】
（実施の形態２）
＜半導体装置の構造＞
以下に、図２５〜図２８を用いて、本実施の形態２の半導体装置の構造について説明する。図２５は、本実施の形態における半導体装置の平面図である。図２６は、本実施の形態における半導体装置の斜視図である。図２７および図２８は、本実施の形態における半導体装置の断面図である。なお、図２６、図２８では、ウェルの図示を省略する。また、図２８では、ソース・ドレイン領域の図示を省略する。
【０１２０】
図２５において、メモリセル領域１Ａにはメモリセルアレイの平面図を示し、ｎＭＩＳ領域１Ｂには、ロジック回路領域のロジック回路などを構成するｎ型トランジスタＱＮの平面図を示し、ｐＭＩＳ領域１Ｃには、ロジック回路領域のロジック回路などを構成するｐ型トランジスタＱＰの平面図を示している。ｎ型トランジスタＱＮとしては、ｎ型のＭＩＳＦＥＴを例示する。ｐ型トランジスタＱＰとしては、ｐ型のＭＩＳＦＥＴを例示する。以下では、ｎ型のＭＩＳＦＥＴをｎＭＩＳと呼び、ｐ型のＭＩＳＦＥＴをｐＭＩＳと呼ぶ場合がある。
【０１２１】
メモリセル領域１Ａに形成されるメモリセルＭＣ２は、例えば図１の強誘電体メモリＣＣ５に形成されている。また、ｎＭＩＳ領域１Ｂのｎ型トランジスタＱＮおよびｐＭＩＳ領域１Ｃのｐ型トランジスタＱＰは、例えば図１のＲＡＭＣＣ２、ＣＰＵＣＣ１などに形成されている。
【０１２２】
図２５に示すように、メモリセル領域１Ａには、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。Ｘ方向およびＹ方向は、半導体基板ＳＢの主面に沿う方向であり。Ｘ方向はＹ方向に対して直交している。フィンＦＡは、例えば、半導体基板ＳＢの主面から選択的に突出した直方体の突出部（凸部）であり、壁状（板上）の形状を有している。フィンＦＡの下端部分は、半導体基板ＳＢの主面を覆う素子分離領域ＥＩで囲まれている。フィンＦＡは、半導体基板ＳＢの一部であり、半導体基板ＳＢの活性領域である。平面視において、隣り合うフィンＦＡ同士の間は、素子分離領域ＥＩで埋まっており、フィンＦＡの周囲は、素子分離領域ＥＩで囲まれている。フィンＦＡは、メモリセルＭＣ２を形成するための活性領域である。
【０１２３】
複数のフィンＦＡ上には、Ｙ方向に延在する複数の制御ゲート電極ＣＧ２および複数のメモリゲート電極ＭＧが配置されている。フィンＦＡの上面には、制御ゲート電極ＣＧ２およびメモリゲート電極ＭＧを挟むように、制御ゲート電極ＣＧ２の側のドレイン領域ＭＤと、メモリゲート電極側のソース領域ＭＳとが形成されている。すなわち、Ｘ方向において、互いに隣り合う１つの制御ゲート電極ＣＧ２および１つのメモリゲート電極ＭＧは、ソース領域ＭＳとドレイン領域ＭＤとの間に位置している。
【０１２４】
ドレイン領域ＭＤおよびソース領域ＭＳは、ｎ型の半導体領域である。ドレイン領域ＭＤは、Ｘ方向において隣り合う２つの制御ゲート電極ＣＧ２同士の間に形成されており、ソース領域ＭＳは、Ｘ方向において隣り合う２つのメモリゲート電極ＭＧ同士の間に形成されている。メモリセルＭＣ２は、制御ゲート電極ＣＧ２、メモリゲート電極ＭＧ、ドレイン領域ＭＤおよびソース領域ＭＳを有する不揮発性記憶素子である。以下では、１つのメモリセルＭＣ２を構成するソース領域ＭＳおよびドレイン領域ＭＤを、ソース・ドレイン領域と呼ぶ場合がある。
【０１２５】
Ｘ方向に隣接する２つのメモリセルＭＣ２は、ドレイン領域ＭＤまたはソース領域ＭＳを共有している。ドレイン領域ＭＤを共有する２つのメモリセルＭＣ２は、Ｙ方向に延在するドレイン領域ＭＤを軸として、Ｘ方向に線対称となっており、ソース領域ＭＳを共有する２つのメモリセルＭＣ２は、Ｙ方向に延在するソース領域ＭＳを軸として、Ｘ方向に線対称となっている。
【０１２６】
各フィンＦＡには、Ｘ方向に並ぶ複数のメモリセルＭＣ２が形成されている。各メモリセルＭＣ２のドレイン領域ＭＤは、メモリセルＭＣ２上に形成された層間絶縁膜（図示しない）を貫通するコンタクトホール内に形成されたプラグ（プラグ）ＰＧ１を介して、Ｘ方向に延在する配線Ｍ１から成るソース線ＳＬに電気的に接続されている。また、Ｙ方向に配列された複数のメモリセルＭＣ２のソース領域ＭＳは、Ｙ方向に延在する配線Ｍ１から成るビット線ＢＬに電気的に接続されている。
【０１２７】
また、ｎＭＩＳ領域１Ｂには、例えば、Ｘ方向に延在するフィンＦＢが形成されている。フィンＦＢは、フィンＦＡと同様に半導体基板ＳＢの一部であり、半導体基板ＳＢの主面上に突出した壁状（板上）の形状を有している。また、フィンＦＢは、半導体基板ＳＢの活性領域であり、フィンＦＢの下端部分は、半導体基板ＳＢの主面を覆う素子分離領域ＥＩで囲まれている。フィンＦＢ上には、Ｙ方向に延在するゲート電極Ｇ１が配置され、ゲート電極Ｇ１を挟むように、フィンＦＢの上面にはドレイン領域ＬＤ１およびソース領域ＬＳ１が形成されている。ドレイン領域ＬＤ１およびソース領域ＬＳ１は、ｎ型の半導体領域である。
【０１２８】
ｎ型トランジスタＱＮは、ゲート電極Ｇ１、ドレイン領域ＬＤ１およびソース領域ＬＳ１を有する。ゲート電極Ｇ１、ドレイン領域ＬＤ１およびソース領域ＬＳ１は、それぞれ、コンタクトホール内に形成されたプラグＰＧ２を介して、配線Ｍ１に電気的に接続されている。フィンＦＢは、ｎ型トランジスタＱＮを形成するための活性領域である。
【０１２９】
また、ｐＭＩＳ領域１Ｃには、Ｘ方向に延在するフィンＦＣと、その上部のｐ型トランジスタＱＰが形成されている。ゲート電極Ｇ２、ドレイン領域ＬＤ２およびソース領域ＬＳ２により構成されるｐ型トランジスタＱＰのレイアウトは、例えば、ｎ型トランジスタＱＮと同様である。
【０１３０】
フィンＦＡ、ＦＢおよびＦＣは、半導体基板ＳＢの主面から、主面に対して垂直な方向に突出する、例えば、直方体の突出部である。フィンＦＡ、ＦＢおよびＦＣは、必ずしも直方体である必要はなく、短辺方向における断面視にて、長方形の角部が丸みを帯びていてもよい。また、図２８に示すように、フィンＦＡ、ＦＢおよびＦＣのそれぞれの側面は半導体基板ＳＢの主面に対して垂直であってもよいが、垂直に近い傾斜角度を有していてもよい。つまり、フィンＦＡ、ＦＢおよびＦＣのそれぞれの断面形状は、直方体であるか、または台形である。ここでは、フィンＦＡ、ＦＢおよびＦＣのそれぞれの側面は、半導体基板ＳＢの主面に対して斜めに傾斜している。
【０１３１】
また、図２５に示すように、平面視でフィンＦＡ、ＦＢおよびＦＣが延在する方向が各フィンの長辺方向であり、当該長辺方向に直交する方向が各フィンの短辺方向である。つまり、フィンの長さは、フィンの幅よりも大きい。フィンＦＡ、ＦＢおよびＦＣは、長さ、幅、および、高さを有する突出部であれば、その形状は問わない。例えば、平面視で、蛇行するレイアウトを有していてもよい。
【０１３２】
図２６〜図２８では、左側から右側に向かって順にメモリセル領域１Ａ、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃが並んで示されている。図２６では、素子分離領域ＥＩおよび各素子の上の層間絶縁膜および配線の図示を省略している。メモリセル領域１Ａの半導体基板ＳＢを構成するフィンＦＡの上部にはメモリセルＭＣ２が形成され、ｎＭＩＳ領域１Ｂの半導体基板ＳＢを構成するフィンＦＢの上部にはｎ型トランジスタＱＮが形成され、ｐＭＩＳ領域１Ｃの半導体基板ＳＢを構成するフィンＦＣの上部にはｐ型トランジスタＱＰが形成されている。
【０１３３】
図２７は、左から右に向かって順に、図２５のＡ−Ａ線における半導体素子の断面、図２５のＢ−Ｂ線における半導体素子の断面、および、図２５のＣ−Ｃ線における半導体素子の断面を示すものである。図２８は、左から右に向かって順に、図２５のＤ−Ｄ線における半導体素子の断面、図２５のＥ−Ｅ線における半導体素子の断面、および、図２５のＦ−Ｆ線における半導体素子の断面を示すものである。１つのフィン上には複数の素子が並んで形成されているが、図２６および図２７では、１つのフィン上に素子を１つのみ示している。
【０１３４】
図２６に示すように、制御ゲート電極ＣＧ２およびメモリゲート電極ＭＧは、フィンＦＡを跨ぐようにＹ方向に延在し、ゲート電極Ｇ１はフィンＦＢを跨ぐようにＹ方向に延在し、ゲート電極Ｇ２はフィンＦＣを跨ぐようにＹ方向に延在している。制御ゲート電極ＣＧ２およびメモリゲート電極ＭＧのそれぞれの上面は、シリサイド層Ｓ２により覆われている。シリサイド層Ｓ２は、例えばＮｉＳｉ（ニッケルシリサイド）から成る。なお、シリサイド層Ｓ２はＰｔ（白金）を含んでいてもよい。
【０１３５】
図２６〜図２８に示すように、メモリセル領域１Ａのソース・ドレイン領域を構成する拡散領域Ｄ１が形成されたフィンＦＡの側面および上面は、シリサイド層Ｓ１により覆われている。シリサイド層Ｓ１は、例えばＮｉＳｉ（ニッケルシリサイド）から成る。また、ｎＭＩＳ領域１Ｂのソース・ドレイン領域を構成する拡散領域Ｄ２が形成されたフィンＦＢの側面および上面は、エピタキシャル層（半導体層）ＥＰ１により覆われている。同様に、ｐＭＩＳ領域１Ｃのソース・ドレイン領域を構成する拡散領域Ｄ３が形成されたフィンＦＣの側面および上面は、エピタキシャル層（半導体層）ＥＰ２により覆われている。
【０１３６】
シリサイド層Ｓ１、エピタキシャル層ＥＰ１およびＥＰ２は、いずれも素子分離領域ＥＩ上に形成されている。シリサイド層Ｓ１は、フィンＦＡの上面および側面に沿って延在する層から成る。
【０１３７】
これに対し、エピタキシャル成長法により形成されたエピタキシャル層ＥＰ１、ＥＰ２は、Ｙ方向に沿う断面（図２８参照）において、菱形の形状を有している。すなわち、ｎＭＩＳ領域１Ｂのエピタキシャル層ＥＰ１の側面であって、フィンＦＢに接していない側面は、下部の側面および上部の側面を有している。当該下部の側面は素子分離領域ＥＩ側から上方に向かうにつれて、半導体基板ＳＢの主面に沿う方向においてフィンＦＢから離れるような傾斜を有しており、当該上部の側面は素子分離領域ＥＩ側から上方に向かうにつれて、半導体基板ＳＢの主面に沿う方向においてフィンＦＢに近付くような傾斜を有している。当該下部の側面の上端と、当該上部の側面の下端は接続されている。
【０１３８】
言い換えれば、Ｙ方向において、エピタキシャル層ＥＰ１の左側の終端部と右側の終端部との間の幅は、エピタキシャル層ＥＰ１の上端および下端に比べて、当該上端および当該下端の間の中心部の方が大きい。なお、ｐＭＩＳ領域１Ｃのエピタキシャル層ＥＰ２も、ｎＭＩＳ領域１Ｂのエピタキシャル層ＥＰ１と同様の形状を有している。ｎＭＩＳ領域１Ｂのエピタキシャル層ＥＰ１は、例えばＳｉＰ（リン化シリコン）またはＳｉＣ（炭化シリコン）から成り、ｐＭＩＳ領域１Ｃのエピタキシャル層ＥＰ２は、ＳｉＧｅ（シリコンゲルマニウム）から成る。
【０１３９】
ｎＭＩＳ領域１Ｂのエピタキシャル層ＥＰ１は、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入された半導体層であり、ｎ型トランジスタＱＮの拡散領域Ｄ２を構成している。ｐＭＩＳ領域１Ｃのエピタキシャル層ＥＰ２は、ｐ型の不純物（例えばＢ（ホウ素））が導入された半導体層であり、ｐ型トランジスタＱＰの拡散領域Ｄ３を構成している。
【０１４０】
図２６および図２７に示すように、フィンＦＡ、ＦＢおよびＦＣのそれぞれの側面の下部は、半導体基板ＳＢの主面上に形成された素子分離領域ＥＩで囲まれている。つまり、各フィン同士の間は、素子分離領域ＥＩで分離されている。フィンＦＡ内には、フィンＦＡの上面から下部に亘ってｐ型の半導体領域であるｐ型ウェルＰＷ１が形成されている。同様に、フィンＦＢ内には、フィンＦＢの上面から下部に亘ってｐ型の半導体領域であるｐ型ウェルＰＷ２が形成されている。また、フィンＦＣには、フィンＦＣの上面から下部に亘ってｎ型の半導体領域であるｎ型ウェルＮＷが形成されている。
【０１４１】
フィンＦＡの上面上および側面上には、ゲート絶縁膜ＧＦを介して制御ゲート電極ＣＧ２が形成されており、フィンＦＡの長辺方向（Ｘ方向）において、制御ゲート電極ＣＧ２に隣り合う領域には、常誘電体膜ＨＫ１、強誘電体膜ＨＫ２および金属膜ＭＦ１から成る積層膜を介してメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧ２とメモリゲート電極ＭＧとの間には、当該積層膜が介在しており、制御ゲート電極ＣＧ２とメモリゲート電極ＭＧとの間は、絶縁膜である常誘電体膜ＨＫ１および絶縁膜である強誘電体膜ＨＫ２により電気的に分離されている。また、メモリゲート電極ＭＧとフィンＦＡの上面との間には、フィンＦＡ上に順に積層された常誘電体膜ＨＫ１、強誘電体膜ＨＫ２および金属膜ＭＦ１から成る積層膜が介在している。当該積層膜はメモリゲート電極ＭＧの側面および底面を覆うように連続的に形成されている。このため、当該積層膜を構成する常誘電体膜ＨＫ１、強誘電体膜ＨＫ２および金属膜ＭＦ１のそれぞれは、Ｌ字型の断面形状を有する。
【０１４２】
ゲート絶縁膜ＧＦは、シリコンから成る半導体基板ＳＢの突出部であるフィンＦＡの上面および側面を熱酸化して形成した熱酸化膜（酸化シリコン膜）であり、その膜厚は例えば２ｎｍである。また、常誘電体膜ＨＫ１、強誘電体膜ＨＫ２および金属膜ＭＦ１のそれぞれは、前記実施の形態１と同じ材料から成り、前記実施の形態１と同様の膜厚を有している。
【０１４３】
メモリセル領域１Ａに示すように、フィンＦＡの短辺方向（Ｙ方向）において、制御ゲート電極ＣＧ２は、ゲート絶縁膜ＧＦを介して、フィンＦＡの上面、側面および素子分離領域ＥＩの上面に沿って延在している。同様に、フィンＦＡの短辺方向において、メモリゲート電極ＭＧは、当該積層膜を介して、フィンＦＡの主面、側面および素子分離領域ＥＩの上面に沿って延在している。制御ゲート電極ＣＧ２およびメモリゲート電極ＭＧのそれぞれの主面上にはシリサイド層Ｓ２が形成されている。
【０１４４】
また、制御ゲート電極ＣＧ２、メモリゲート電極ＭＧ、ゲート絶縁膜ＧＦ、常誘電体膜ＨＫ１、強誘電体膜ＨＫ２、金属膜ＭＦ１およびシリサイド層Ｓ２を含むパターンの側面は、サイドウォールＳＷにより覆われている。サイドウォールスペーサＳＷは、例えば窒化シリコン膜および酸化シリコン膜の積層構造から成る。シリサイド層Ｓ１は、制御ゲート電極ＣＧ２を含む当該パターンおよび上記サイドウォールスペーサＳＷから露出するフィンＦＡの表面を覆っている。
【０１４５】
図２７に示すように、制御ゲート電極ＣＧ２を含む当該パターンの直下のフィンＦＡの上面を挟むように、一対のソース・ドレイン領域がフィンＦＡの上面に形成されている。ソース領域およびドレイン領域のそれぞれは、ｎ−型半導体領域であるエクステンション領域ＥＸ１およびｎ＋型半導体領域である拡散領域Ｄ１を有する。拡散領域Ｄ１は、エクステンション領域ＥＸ１に比べて不純物濃度が高く、形成深さが深い。ソース領域およびドレイン領域のそれぞれにおいてエクステンション領域ＥＸ１および拡散領域Ｄ１は互いに接しており、エクステンション領域ＥＸ１は、拡散領域Ｄ１よりも上記パターンの直下のフィンＦＡの上面、つまりチャネル領域側に位置している。
【０１４６】
このように、不純物濃度が低いエクステンション領域ＥＸ１と、不純物濃度が高い拡散領域Ｄ１とを備えた構造、つまりＬＤＤ構造を有するソース・ドレイン領域を形成することで、当該ソース・ドレイン領域を有するトランジスタの短チャネル特性を改善することができる。当該ソース領域は、図２５に示すソース領域ＭＳに相当し、当該ドレイン領域は、図２５に示すドレイン領域ＭＤに相当する。
【０１４７】
フィンＦＡ上および素子分離領域ＥＩ上には、例えば酸化シリコン膜から成る層間絶縁膜ＩＬ１が形成されている。また、層間絶縁膜ＩＬ１、制御ゲート電極ＣＧ２、メモリゲート電極ＭＧ、サイドウォールスペーサＳＷおよびシリサイド層Ｓ２のそれぞれの上面上には、例えば酸化シリコン膜から成る層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ１の上面は、常誘電体膜ＨＫ１、強誘電体膜ＨＫ２、金属膜ＭＦ１、サイドウォールスペーサＳＷおよびシリサイド層Ｓ２のそれぞれの上面と略同一の面において平坦化されている。
【０１４８】
層間絶縁膜ＩＬ２上には複数の配線Ｍ１が形成され、配線Ｍ１は、層間絶縁膜ＩＬ２およびＩＬ１を貫通するコンタクトホールＣＨ内に設けられたプラグＰＧ１を介して、メモリセルＭＣ２の上記ソース領域および上記ドレイン領域に電気的に接続されている。すなわち、プラグＰＧ１の底面は、シリサイド層Ｓ１の上面に直接接しており、プラグＰＧ１はシリサイド層Ｓ１を介してソース・ドレイン領域に電気的に接続されている。シリサイド層Ｓ１は、例えばタングステン（Ｗ）を主に含む金属膜から成る接続部であるプラグＰＧ１と、半導体から成るフィンＦＡ内のソース・ドレイン領域との間の接続抵抗を低減する役割を有する。
【０１４９】
ここでは、コンタクトホールＣＨ、プラグＰＧ１およびＰＧ２のそれぞれが平面視において丸い形状を有する場合について説明するが、コンタクトホールＣＨ、プラグＰＧ１およびＰＧ２の平面視における形状は矩形であってもよい。また、コンタクトホールＣＨ、プラグＰＧ１およびＰＧ２が、各フィンの短辺方向（Ｙ方向）において、シリサイド層Ｓ１、エピタキシャル層ＥＰ１およびＥＰ２よりも大きい幅を有していてもよい。
【０１５０】
また、ソース・ドレイン領域が形成されたフィンＦＡをシリサイド層Ｓ１により覆うことで、ソース・ドレイン領域を低抵抗化し、これによりメモリセルＭＣ２の性能を向上させることができる。
【０１５１】
メモリセルＭＣ２は、制御ゲート電極ＣＧ２、常誘電体膜ＨＫ１、強誘電体膜ＨＫ２、メモリゲート電極ＭＧ、ドレイン領域およびソース領域を有する。制御ゲート電極ＣＧ２およびソース・ドレイン領域は制御トランジスタを構成し、常誘電体膜ＨＫ１、強誘電体膜ＨＫ２、メモリゲート電極ＭＧおよびソース・ドレイン領域はメモリトランジスタを構成し、メモリセルＭＣ２は制御トランジスタおよびメモリトランジスタにより構成されている。つまり、制御トランジスタとメモリトランジスタとは、ソース・ドレイン領域を共有している。また、制御ゲート電極ＣＧ２およびメモリゲート電極ＭＧのゲート長方向（Ｘ方向）のドレイン領域とソース領域との間の距離が、メモリセルＭＣ２のチャネル長に相当する。
【０１５２】
ｎＭＩＳ領域１Ｂにおいて、フィンＦＢの主面および側面上には、ゲート絶縁膜として機能する絶縁膜ＨＫを介してゲート電極Ｇ１が形成されている。なお、絶縁膜ＨＫはゲート電極Ｇ１の底面と側面とを連続的に覆っている。絶縁膜ＨＫは、窒化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、所謂ｈｉｇｈ−ｋ膜（高誘電率膜）である。また、ゲート電極Ｇ１は、絶縁膜ＨＫの表面を覆う金属膜ＭＦ３と、絶縁膜ＨＫ上に金属膜ＭＦ３上を介して形成された金属膜ＭＦ４とから成る。金属膜ＭＦ３は例えばＴｉＡｌ（チタンアルミニウム）から成り、金属膜ＭＦ４は例えばＡｌ（アルミニウム）から成る。なお、フィンＦＢと絶縁膜ＨＫとの間に酸化シリコン膜がゲート絶縁膜の一部として形成されていてもよいが、ここでは図示しない。
【０１５３】
フィンＦＢの短辺方向（Ｙ方向）において、ゲート電極Ｇ１は、絶縁膜ＨＫを介して、フィンＦＢの上面、側面および素子分離領域ＥＩの上面のそれぞれに沿って連続的に延在している。また、ゲート電極Ｇ１の側面は、サイドウォールスペーサＳＷにより覆われている。
【０１５４】
また、Ｘ方向においてゲート電極Ｇ１を挟むように、ゲート電極Ｇ１の横の領域に設けられたソース領域およびドレイン領域のそれぞれは、ｎ−型半導体領域であるエクステンション領域ＥＸ２と、ｎ＋型半導体領域である拡散領域Ｄ２とを有し、ＬＤＤ構造を有している。拡散領域Ｄ２は、フィンＦＢ内と、ゲート電極Ｇ１の横にサイドウォールスペーサＳＷを介して形成されたエピタキシャル層ＥＰ１内とに亘って形成されている。エクステンション領域ＥＸ２は、フィンＦＢ内に形成されている。当該ソース領域は、図２５に示すソース領域ＬＳ１に相当し、当該ドレイン領域は、図２５に示すドレイン領域ＬＤ１に相当する。
【０１５５】
また、ｎＭＩＳ領域１Ｂにおいて、フィンＦＢ上および素子分離領域ＥＩ上には、メモリセル領域１Ａと同様に層間絶縁膜ＩＬ１、ＩＬ２が順に形成されている。ただし、層間絶縁膜ＩＬ１と層間絶縁膜ＩＬ２との間には、ゲート電極Ｇ１の上面を覆うように絶縁膜ＩＦ９が形成されている。層間絶縁膜ＩＬ１の上面は、ゲート電極Ｇ１、絶縁膜ＨＫおよびサイドウォールスペーサＳＷのそれぞれの上面と共に平坦化されている。層間絶縁膜ＩＬ１は、エピタキシャル層ＥＰ１の上面を覆っており、エピタキシャル層ＥＰ１の上面と層間絶縁膜ＩＬ１とは直接接している。つまり、エピタキシャル層ＥＰ１の上面と層間絶縁膜ＩＬ１との間にはシリサイド層は介在していない。
【０１５６】
層間絶縁膜ＩＬ２上には、配線Ｍ１が形成され、配線Ｍ１は、層間絶縁膜ＩＬ２およびＩＬ１を貫通するコンタクトホールＣＨ内に設けられたプラグＰＧ２を介して、ソース領域およびドレイン領域に電気的に接続されている。プラグＰＧ２とエピタキシャル層ＥＰ１との間には、シリサイド層Ｓ３が介在している。シリサイド層Ｓ３は、例えばＴｉＳｉ２（チタンシリサイド）から成る。
【０１５７】
シリサイド層Ｓ３は、プラグＰＧ２の直下、つまり、コンタクトホールＣＨの底部にのみ形成されており、プラグＰＧ２の横の領域のエピタキシャル層ＥＰ１の上面は、シリサイド層Ｓ３から露出している。シリサイド層Ｓ３は、例えばタングステン（Ｗ）を主に含む金属膜から成る接続部であるプラグＰＧ２と、半導体から成るエピタキシャル層ＥＰ１内のソース・ドレイン領域との間の接続抵抗を低減する役割を有する。
【０１５８】
ｎ型トランジスタＱＮは、ゲート電極Ｇ１、ドレイン領域および、ソース領域を有する。そして、ゲート電極Ｇ１のゲート長方向（Ｘ方向）のドレイン領域とソース領域との間の距離が、ｎ型トランジスタＱＮのチャネル長に相当する。
【０１５９】
ｐＭＩＳ領域１Ｃにおいて、フィンＦＣの主面および側面上には、ゲート絶縁膜として機能する絶縁膜ＨＫを介してゲート電極Ｇ２が形成されている。なお、絶縁膜ＨＫはゲート電極Ｇ２の底面と側面とを連続的に覆っている。絶縁膜ＨＫは、窒化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、所謂ｈｉｇｈ−ｋ膜（高誘電率膜）である。また、ゲート電極Ｇ２は、絶縁膜ＨＫの表面を覆う金属膜ＭＦ５と、絶縁膜ＨＫ上に金属膜ＭＦ５上を介して形成された金属膜ＭＦ６とから成る。金属膜ＭＦ５は例えばＴｉＡｌ（チタンアルミニウム）から成り、金属膜ＭＦ６は例えばＡｌ（アルミニウム）から成る。なお、フィンＦＣと絶縁膜ＨＫとの間に酸化シリコン膜がゲート絶縁膜の一部として形成されていてもよいが、ここでは図示しない。
【０１６０】
フィンＦＣの短辺方向（Ｙ方向）において、ゲート電極Ｇ２は、絶縁膜ＨＫを介して、フィンＦＣの上面、側面および素子分離領域ＥＩの上面のそれぞれに沿って連続的に延在している。また、ゲート電極Ｇ２の側面は、サイドウォールスペーサＳＷにより覆われている。
【０１６１】
また、Ｘ方向においてゲート電極Ｇ２を挟むように、ゲート電極Ｇ２の横の領域に設けられたソース領域およびドレイン領域のそれぞれは、ｐ−型半導体領域であるエクステンション領域ＥＸ３と、ｐ＋型半導体領域である拡散領域Ｄ３とを有し、ＬＤＤ構造を有している。拡散領域Ｄ３は、フィンＦＣ内と、ゲート電極Ｇ２の横にサイドウォールスペーサＳＷを介して形成されたエピタキシャル層ＥＰ２内とに亘って形成されている。エクステンション領域ＥＸ３は、フィンＦＣ内に形成されている。当該ソース領域は、図２５に示すソース領域ＬＳ２に相当し、当該ドレイン領域は、図２５に示すドレイン領域ＬＤ２に相当する。
【０１６２】
また、ｐＭＩＳ領域１Ｃにおいて、フィンＦＣ上および素子分離領域ＥＩ上には、ｎＭＩＳ領域１Ｂと同様に層間絶縁膜ＩＬ１、絶縁膜ＩＦ９およびＩＬ２が順に形成されている。層間絶縁膜ＩＬ１の上面は、ゲート電極Ｇ２、絶縁膜ＨＫおよびサイドウォールスペーサＳＷのそれぞれの上面と共に平坦化されている。層間絶縁膜ＩＬ１は、エピタキシャル層ＥＰ２の上面を覆っており、エピタキシャル層ＥＰ２の上面と層間絶縁膜ＩＬ１とは直接接している。つまり、エピタキシャル層ＥＰ２の上面と層間絶縁膜ＩＬ１との間にはシリサイド層は介在していない。
【０１６３】
層間絶縁膜ＩＬ２上には、配線Ｍ１が形成され、配線Ｍ１は、層間絶縁膜ＩＬ２およびＩＬ１を貫通するコンタクトホールＣＨ内に設けられたプラグＰＧ２を介して、ソース領域およびドレイン領域に電気的に接続されている。プラグＰＧ２とエピタキシャル層ＥＰ２との間には、シリサイド層Ｓ３が介在している。シリサイド層Ｓ３は、例えばＴｉＳｉ２（チタンシリサイド）から成る。
【０１６４】
シリサイド層Ｓ３は、プラグＰＧ２の直下、つまり、コンタクトホールＣＨの底部にのみ形成されており、プラグＰＧ２の横の領域のエピタキシャル層ＥＰ２の上面は、シリサイド層Ｓ３から露出している。シリサイド層Ｓ３は、例えばタングステン（Ｗ）を主に含む金属膜から成る接続部であるプラグＰＧ２と、半導体から成るエピタキシャル層ＥＰ２内のソース・ドレイン領域との間の接続抵抗を低減する役割を有する。
【０１６５】
ｐ型トランジスタＱＰは、ゲート電極Ｇ２、ドレイン領域および、ソース領域を有する。そして、ゲート電極Ｇ２のゲート長方向（Ｘ方向）のドレイン領域とソース領域との間の距離が、ｐ型トランジスタＱＰのチャネル長に相当する。
【０１６６】
＜不揮発性メモリの動作＞
次に、不揮発性メモリの動作例について、図２９を参照して説明する。
【０１６７】
図２９は、「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図２９の表には、「書込」、「消去」、「読出」時のそれぞれにおいて、図２８に示すメモリセル（選択メモリセル）ＭＣ２のドレイン領域に印加する電圧Ｖｄ、制御ゲート電極ＣＧ２に印加する電圧Ｖｃｇ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、およびｐ型ウェルＰＷ１に印加する電圧Ｖｂが記載されている。なお、図２９の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。
【０１６８】
また、本実施の形態では、強誘電体膜ＨＫ２の分極が上向きとなり、メモリセルＭＣ２を構成するトランジスタのしきい値電圧が比較的高い状態にすることを「書込」と定義する。強誘電体膜ＨＫ２の分極が下向きとなり、メモリセルＭＣ２を構成するトランジスタのしきい値電圧が比較的低い状態にすることを「消去」と定義する。
【０１６９】
本実施の形態のメモリセルＭＣ２において、書込みはメモリゲート電極ＭＧに負の電圧を印加することで行う。すなわち、例えば図２９の「書込」の欄に示すような電圧を、書込みを行う選択メモリセルの各部位に印加する。これにより、選択メモリセルの強誘電体膜ＨＫ２を上向きに分極することで書込みを行う。その結果、メモリセルＭＣ２を構成するトランジスタのしきい値電圧が上昇する。すなわち、メモリセルＭＣ２は書込み状態となる。
【０１７０】
本実施の形態のメモリセルＭＣ２において、消去はメモリゲート電極ＭＧに正の電圧を印加することで行う。すなわち、例えば図２９の「消去」の欄に示すような電圧を、消去を行う選択メモリセルの各部位に印加する。これにより、選択メモリセルの強誘電体膜ＨＫ２を下向きに分極することで消去を行う。その結果、メモリセルＭＣ２を構成するトランジスタのしきい値電圧を下降させる。すなわち、メモリセルＭＣ２は消去状態となる。
【０１７１】
読出し時には、例えば図２９の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態における上記トランジスタのしきい値電圧と消去状態における上記トランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【０１７２】
＜半導体装置の効果＞
本実施の形態の半導体装置では、前記実施の形態１の半導体装置と同様の効果を得ることができる。
【０１７３】
すなわち、界面層として常誘電体膜ＨＫ１を形成することで、強誘電体膜ＨＫ２で誘起された電界により界面層で絶縁破壊が起こることを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。また、図３を用いて説明したように、強誘電体膜ＨＫ２を構成する結晶ＧＲ２を、常誘電体膜ＨＫ１を構成する結晶ＧＲ１よりも大きく形成しているため、強誘電体膜ＨＫ２の残留分極を増大させることができる。これにより、強誘電体メモリの動作電圧を低減することができ、かつ、強誘電体メモリにおける情報の保持特性を向上させることができる。つまり、半導体装置の性能を向上させることができる。
【０１７４】
ここでは、強誘電体膜ＨＫ２の下に、強誘電体膜ＨＫ２の下面に接する常誘電体膜ＨＫ１を形成することで、界面層である常誘電体膜ＨＫ１の上面上に結晶核が形成され難くなる。これにより、強誘電体膜ＨＫ２を構成する結晶ＧＲ２の数を低減することができる。よって、各結晶ＧＲ２は大きく成長することができる。
【０１７５】
＜半導体装置の製造工程＞
以下に、図３０〜図７４を用いて、本実施の形態の半導体装置の製造方法について説明する。図３０、図３２、図３４、図３６、図３９、図４１および図４３〜図７４は、本実施の形態の半導体装置の形成工程中の断面図である。図３１、図３３、図３５、図３７、図３８、図４０および図４２は、本実施の形態の半導体装置の形成工程中の斜視図である。図３２、図３４、図３６、図３９、図４１および図４３は、図３１、図３３、図３５、図３８、図４０および図４２の同じ位置におけるＹ方向に沿う断面を示す図である。上記斜視図では、ウェルの図示を省略する。
【０１７６】
図３０〜図４４では、左側から右側に向かって順に並ぶメモリセル領域１Ａおよびロジック回路領域１Ｄを示している。また、図４５〜図７４では、左側から右側に向かって順に並ぶメモリセル領域１Ａ、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃを示している。ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃは、ロジック回路領域１Ｄを構成する領域である。
【０１７７】
ここではまず、図３０に示すように、半導体基板ＳＢを用意し、半導体基板ＳＢの主面上に、絶縁膜ＩＦ１、絶縁膜ＩＦ２および半導体膜ＳＩ１を順に形成する。半導体基板ＳＢは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどから成る。絶縁膜ＩＦ１は、例えば酸化シリコン膜から成り、例えば酸化法またはＣＶＤ法を用いて形成することができる。絶縁膜ＩＦ１の膜厚は、２〜１０ｎｍ程度である。絶縁膜ＩＦ２は、例えば窒化シリコン膜から成り、その膜厚は、２０〜１００ｎｍ程度である。絶縁膜ＩＦ２は、例えばＣＶＤ法により形成する。半導体膜ＳＩ１は、例えばシリコン膜から成り、例えばＣＶＤ法により形成する。半導体膜ＳＩ１の膜厚は、例えば２０〜２００ｎｍである。
【０１７８】
次に、図３１および図３２に示すように、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域１Ａおよびロジック回路領域１Ｄの半導体膜ＳＩ１を加工する。これにより、絶縁膜ＩＦ２上には、Ｘ方向に延在する複数の半導体膜ＳＩ１のパターンが、Ｙ方向に並んで複数形成される。図３２は、図３１に示す複数の半導体膜ＳＩ１のパターンを含む断面図である。
【０１７９】
メモリセル領域１Ａの当該パターンのＹ方向の幅は、ロジック回路領域１Ｄの当該パターンのＹ方向の幅よりも大きい。また、Ｙ方向において、メモリセル領域１Ａに並ぶ当該パターン同士の間隔は、ロジック回路領域１Ｄに並ぶ当該パターン同士の間隔よりも大きい。後の工程では、Ｙ方向において半導体膜ＳＩ１に近接する領域にフィンが形成されるため、当該パターンの幅および間隔を変更することにより、隣り合うフィン同士の間隔を調整することができる。
【０１８０】
次に、図３３および図３４に示すように、複数の半導体膜ＳＩ１のそれぞれの側面を覆うハードマスクＨＭ１を形成する。ここでは、例えば、半導体基板ＳＢ上にＣＶＤ法を用いて、１０〜４０ｎｍの膜厚を有する酸化シリコン膜を形成した後、異方性エッチングであるドライエッチングを行う。これにより絶縁膜ＩＦ２および半導体膜ＳＩ１のそれぞれの上面を露出させることで、半導体膜ＳＩ１の側面に残った当該酸化シリコン膜から成るハードマスクＨＭ１を形成する。ハードマスクＨＭ１は、隣り合う半導体膜ＳＩ１同士の間を完全に埋め込んではいない。図３３に示すように、ハードマスクＨＭ１は、各半導体膜ＳＩ１を囲むように環状に形成されている。
【０１８１】
次に、図３５および図３６に示すように、ウェットエッチング法を用いて半導体膜ＳＩ１を除去する。続いて、メモリセル領域１ＡのハードマスクＨＭ１を覆い、ロジック回路領域１ＤのハードマスクＨＭ１を露出するフォトレジスト膜ＰＲ１を形成する。続いて、ウェットエッチングを行うことで、ハードマスクＨＭ１の表面を一部除去する。これにより、ロジック回路領域１ＤのハードマスクＨＭ１の幅を細くする。なお、本願でいう幅とは、半導体基板ＳＢの主面に沿う方向におけるパターンなどの長さを指す。
【０１８２】
ハードマスクＨＭ１は、その直下にフィンを形成するために用いられるマスクである。このため、上記のようにしてメモリセル領域１ＡのハードマスクＨＭ１の幅とロジック回路領域１ＤのハードマスクＨＭ１の幅とに差を設けることで、メモリセル領域１Ａおよびロジック回路領域１Ｄに形成するフィンの幅に差を設けることができる。
【０１８３】
次に、図３７に示すように、フォトレジスト膜ＰＲ１を除去した後、メモリセル領域１Ａおよびロジック回路領域１Ｄにおいて各ハードマスクＨＭ１の一部を覆うフォトレジスト膜ＰＲ２を形成する。フォトレジスト膜ＰＲ２は、ハードマスクＨＭ１のうち、Ｘ方向に延在する部分を覆い、Ｘ方向に延在する当該部分の端部と、Ｙ方向に延在する部分とを露出するレジストパターンである。つまり、Ｘ方向におけるハードマスクＨＭ１の両端は、フォトレジスト膜ＰＲ２から露出している。
【０１８４】
次に、図３８および図３９に示すように、フォトレジスト膜ＰＲ２をマスクとして用いてエッチングを行うことで、各ハードマスクＨＭ１の一部を除去し、その後、フォトレジスト膜ＰＲ２を除去する。これにより、ハードマスクＨＭ１は、Ｘ方向に延在する部分のみが残る。すなわち、絶縁膜ＩＦ２上には、Ｘ方向に延在するパターンであるハードマスクＨＭ１が、Ｙ方向に複数並んで配置されている。
【０１８５】
次に、図４０および図４１に示すように、ハードマスクＨＭ１をマスクとして、絶縁膜ＩＦ２、ＩＦ１および半導体基板ＳＢに対して異方性ドライエッチングを行う。これにより、ハードマスクＨＭ１の直下に、板状（壁状）に加工された半導体基板ＳＢの一部であるパターン、つまりフィンＦＡ、ＦＢおよびＦＣを形成する。ここでは、ハードマスクＨＭ１から露出した領域の半導体基板ＳＢの主面を１００〜２５０ｎｍ掘り下げることで、半導体基板ＳＢの主面からの高さ１００〜２５０ｎｍを有するフィンＦＡ、ＦＢおよびＦＣが形成できる。
【０１８６】
次に、図４２および図４３に示すように、半導体基板ＳＢの上に、フィンＦＡ、ＦＢ、ＦＣ、絶縁膜ＩＦ１およびＩＦ２を完全に埋めるように、酸化シリコン膜などから成る絶縁膜を堆積する。続いて、この絶縁膜に対してＣＭＰ法による研磨処理を行い、絶縁膜ＩＦ２の上面を露出させる。これにより、当該絶縁膜から成る素子分離領域ＥＩを形成する。当該ＣＭＰ工程により、ハードマスクＨＭ１は除去される。なお、素子分離領域ＥＩを構成する絶縁膜を形成する前にハードマスクＨＭ１を除去してもよい。
【０１８７】
次に、図４４に示すように、絶縁膜ＩＦ１、ＩＦ２を除去する。続いて、素子分離領域ＥＩの上面に対しエッチング処理を施すことで、素子分離領域ＥＩの上面を高さ方向に後退（下降）させる。これにより、フィンＦＡ、ＦＢおよびＦＣのそれぞれの側面の一部および上面を露出させる。
【０１８８】
続いて、イオン注入法を用いて半導体基板ＳＢの主面に不純物を導入することにより、メモリセル領域１ＡのフィンＦＡ内にｐ型ウェルＰＷ１を形成し、ロジック回路領域１ＤのフィンＦＢ内にｐ型ウェルＰＷ２を形成し、ロジック回路領域１ＤのフィンＦＣ内にｎ型ウェルＮＷを形成する。ｐ型ウェルＰＷ１、ＰＷ２は、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成する。ｎ型ウェルＮＷは、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで形成する。各ウェルは、各フィン内の全体および各フィンの下部の半導体基板ＳＢの一部に広がって形成される。
【０１８９】
次に、図４５に示すように、フィンＦＡ、ＦＢおよびＦＣのそれぞれの上面および側面を覆う絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、例えば熱酸化法により形成することができ、例えば２ｎｍ程度の膜厚を有する酸化シリコン膜から成る。続いて、絶縁膜ＩＦ３上に、フィンＦＡ、ＦＢおよびＦＣのそれぞれの高さ以上の膜厚を有する半導体膜ＳＩ２をＣＶＤ法などにより堆積した後、半導体膜ＳＩ２の上面をＣＭＰ法などにより平坦化することにより、平坦な上面を有する半導体膜ＳＩ２を形成する。その後、半導体膜ＳＩ２上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ４を形成する。半導体膜ＳＩ２は、例えばポリシリコン膜（シリコン膜）から成り、絶縁膜ＩＦ４は、例えば窒化シリコン膜から成る。上記のように半導体膜ＳＩ２に対してＣＭＰ法による研磨工程を行った後においても、フィンＦＡ、ＦＢおよびＦＣのそれぞれの上面上に半導体膜ＳＩ２が残っている。
【０１９０】
次に、図４６に示すように、メモリセル領域１ＡのフィンＦＡの一部の直上と、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃとを覆うフォトレジスト膜（図示しない）を形成する。当該フォトレジスト膜は、メモリセル領域１Ａにおいて、Ｙ方向（図の奥行き方向）に並ぶ複数のフィンＦＡのそれぞれの一部を覆うように形成された、Ｙ方向に延在するレジストパターンを含んでいる。当該レジストパターンの横の領域において、フィンＦＡの上面がフォトレジスト膜から露出している。
【０１９１】
続いて、当該フォトレジスト膜をマスクとして用いてエッチングを行うことにより、メモリセル領域１Ａの絶縁膜ＩＦ４、半導体膜ＳＩ２のそれぞれの一部を除去し、これによりメモリセル領域１Ａの素子分離領域ＥＩの上面および絶縁膜ＩＦ３の表面を露出させる。すなわち、フィンＦＡの上面の一部および側面の一部は、絶縁膜ＩＦ４および半導体膜ＳＩ２から露出する。これにより、フィンＦＡ上には、半導体膜ＳＩ２から成る制御ゲート電極ＣＧ２が形成される。また、これにより、制御ゲート電極ＣＧ２とフィンＦＡとの間の絶縁膜ＩＦ３から成るゲート絶縁膜ＧＦが形成される。
【０１９２】
なお、ここでは、制御ゲート電極ＣＧ２から露出するフィンＦＡの表面を覆う絶縁膜ＩＦ３が、上記エッチングおよびその後に行う洗浄工程により除去され、フィンＦＡの表面が露出される場合について説明するが、フィンＦＡの上面および側面は絶縁膜ＩＦ３に覆われたままでもよい。
【０１９３】
次に、図４７に示すように、順に積層された半導体基板ＳＢ上に常誘電体膜ＨＫ１、強誘電体膜ＨＫ２および金属膜ＭＦ１を形成する。半導体基板ＳＢ上に常誘電体膜ＨＫ１、強誘電体膜ＨＫ２および金属膜ＭＦ１の形成工程は、図８〜図１３を用いて説明した工程と同様である。
【０１９４】
半導体基板ＳＢ上に常誘電体膜ＨＫ１、強誘電体膜ＨＫ２および金属膜ＭＦ１から成る積層膜は、素子分離領域ＥＩの上面、並びに、フィンＦＡの上面および側面を覆っている。また、当該積層膜は、制御ゲート電極ＣＧ２および絶縁膜ＩＦ４から成る積層パターンの上面および側面を覆っている。
【０１９５】
次に、図４８に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、半導体膜ＳＩ３を形成する。半導体膜ＳＩ３は、例えばポリシリコン膜から成り、制御ゲート電極ＣＧ２および絶縁膜ＩＦ４を含む積層体の高さよりも膜厚が大きい。続いて、半導体膜ＳＩ３の上面をＣＭＰ法により研磨することで、絶縁膜ＩＦ４上の強誘電体膜ＨＫ２および金属膜ＭＦ１から成る積層膜の上面を露出させる。
【０１９６】
次に、図４９に示すように、エッチバック工程を行うことで、半導体膜ＳＩ３の上面を後退させる。これにより、半導体膜ＳＩ３の上面の位置は、例えば、制御ゲート電極ＣＧ２の上面の位置とほぼ等しい高さとなる。
【０１９７】
次に、図５０に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、絶縁膜ＩＦ５を形成する。絶縁膜ＩＦ５は、例えば窒化シリコン膜から成り、絶縁膜ＩＦ４の側面および上面と、半導体膜ＳＩ３の上面とを、上記積層膜を介して覆っている。
【０１９８】
次に、図５１に示すように、ドライエッチングを行うことで、絶縁膜ＩＦ５の一部を除去し、これにより上記積層膜の上面と半導体膜ＳＩ３の上面の一部とを露出させる。すなわち、絶縁膜ＩＦ５は、絶縁膜ＩＦ４の側面に上記積層膜を介してサイドウォール状に残る。続いて、絶縁膜ＩＦ５をマスクとしてエッチングを行うことで、半導体膜ＳＩ３を加工する。これにより、制御ゲート電極ＣＧ２の両側の側面に近接する領域に半導体膜ＳＩ３が残り、制御ゲート電極ＣＧ２の両側の側面に近接する領域以外の領域において、フィンＦＡの上面は半導体膜ＳＩ３から露出する。
【０１９９】
制御ゲート電極ＣＧ２のゲート長方向（Ｘ方向）における一方の側面に上記積層膜を介して近接する半導体膜ＳＩ３は、メモリゲート電極ＭＧを構成する。メモリゲート電極ＭＧは、制御ゲート電極ＣＧ２と並んで、複数のフィンＦＡに跨がるようにＹ方向に延在している。
【０２００】
次に、図５２に示すように、メモリゲート電極ＭＧおよびその直上の絶縁膜ＩＦ５を覆うレジストパターン（図示しない）を形成した後、当該レジストパターンをマスクとして用いてエッチングを行うことにより、当該レジストパターンから露出する絶縁膜ＩＦ５および半導体膜ＳＩ３を除去する。これにより、ゲート長方向において、制御ゲート電極ＣＧ２の一方の側面には上記積層膜を介してメモリゲート電極ＭＧが残り、制御ゲート電極ＣＧ２の他方の側面は半導体膜ＳＩ３から露出する。
【０２０１】
続いて、エッチングを行うことで、絶縁膜ＩＦ５およびメモリゲート電極ＭＧに覆われていない上記積層膜を除去する。これにより、絶縁膜ＩＦ４の上面、フィンＦＡの上面、フィンＦＡの側面、素子分離領域ＥＩの上面が露出する。また、メモリゲート電極ＭＧに覆われていない絶縁膜ＩＦ４の側面および制御ゲート電極ＣＧ２の側面が露出する。
【０２０２】
次に、図５３に示すように、メモリセル領域１Ａと、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１ＣのフィンＦＢ、ＦＣのそれぞれの一部の直上とを覆うフォトレジスト膜（図示しない）を形成する。当該フォトレジスト膜は、Ｙ方向（図の奥行き方向）に並ぶ複数のフィンＦＢのそれぞれの一部を覆うように形成された、Ｙ方向に延在するレジストパターンと、Ｙ方向に並ぶ複数のフィンＦＣのそれぞれの一部を覆うように形成された、Ｙ方向に延在するレジストパターンとを含んでいる。当該レジストパターンの横の領域において、フィンＦＢ、ＦＣのそれぞれの上面がフォトレジスト膜から露出している。
【０２０３】
続いて、当該フォトレジスト膜をマスクとして用いてエッチングを行うことにより、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃの絶縁膜ＩＦ４、半導体膜ＳＩ２のそれぞれの一部を除去し、これによりｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃの素子分離領域ＥＩの上面および絶縁膜ＩＦ３の表面を露出させる。すなわち、フィンＦＢ、ＦＣのそれぞれの上面の一部および側面の一部は、絶縁膜ＩＦ４および半導体膜ＳＩ２から露出する。これにより、フィンＦＢ、ＦＣのそれぞれの上には、絶縁膜ＩＦ３を介して、半導体膜ＳＩ２から成るダミーゲート電極ＤＧが形成される。
【０２０４】
ダミーゲート電極ＤＧは、後の工程で除去され、メタルゲート電極に置換される膜であり、完成した半導体装置には残らない。つまり、ダミーゲート電極ＤＧは、擬似的なゲート電極である。なお、ここでは、ダミーゲート電極ＤＧから露出するフィンＦＢ、ＦＣのそれぞれの表面を覆う絶縁膜ＩＦ３が除去される場合について説明する。その後、図示は省略するが、ダミーゲート電極ＤＧの側面を覆う酸化シリコン膜を形成する。
【０２０５】
次に、図５４に示すように、絶縁膜ＩＦ４、ＩＦ５、制御ゲート電極ＣＧ２、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧをマスクとして用いて、フィンＦＡ、ＦＢおよびＦＣのそれぞれの上面に対しイオン注入を行う。これにより、フィンＦＡの上面には、ｎ型の半導体領域である一対のエクステンション領域ＥＸ１を形成する。また、フィンＦＢの上面には、ｎ型の半導体領域である一対のエクステンション領域ＥＸ２を形成する。フィンＦＣの上面には、ｐ型の半導体領域である一対のエクステンション領域ＥＸ３を形成する。
【０２０６】
少なくとも、エクステンション領域ＥＸ３は、エクステンション領域ＥＸ１、ＥＸ２の形成工程とは別の工程で形成される。エクステンション領域ＥＸ１、ＥＸ２は、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで形成することができる。エクステンション領域ＥＸ３は、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成することができる。
【０２０７】
続いて、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ６を形成する。絶縁膜ＩＦ６は、例えば窒化シリコン膜から成る。絶縁膜ＩＦ６は、素子分離領域ＥＩ、フィンＦＡ、ＦＢ、ＦＣ、制御ゲート電極ＣＧ２、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧ、絶縁膜ＩＦ４およびＩＦ５のそれぞれの表面を覆っている。
【０２０８】
次に、図５５に示すように、ｎＭＩＳ領域１Ｂを露出し、メモリセル領域１ＡおよびｐＭＩＳ領域１Ｃを覆うフォトレジスト膜ＰＲ３を形成した後、フォトレジスト膜ＰＲ３をマスクとしてドライエッチングを行うことで、ｎＭＩＳ領域１Ｂの絶縁膜ＩＦ６の一部を除去し、これにより、素子分離領域ＥＩ、フィンＦＢおよび絶縁膜ＩＦ４のそれぞれの上面を露出させる。ここで、ｎＭＩＳ領域１Ｂのダミーゲート電極ＤＧおよび当該ダミーゲート電極ＤＧ上の絶縁膜ＩＦ４から成る積層体の側面には、絶縁膜ＩＦ６から成るサイドウォールスペーサＳＷが形成される。
【０２０９】
このとき、フィンＦＢの側面に絶縁膜ＩＦ６から成るサイドウォールが形成されてもよいが、図ではフィンＦＢの側面に形成されるサイドウォールの図示を省略している。後の工程でフィンＦＡ、ＦＣの側面にサイドウォールが形成される場合も、サイドウォールの図示は省略する。
【０２１０】
次に、図５６に示すように、フォトレジスト膜ＰＲ３、絶縁膜ＩＦ４およびサイドウォールスペーサＳＷをマスクとしてドライエッチングを行うことで、ｎＭＩＳ領域１Ｂのダミーゲート電極ＤＧおよびサイドウォールスペーサＳＷを含むパターンの横に露出するフィンＦＢの上面を後退させる。これにより、当該パターンから露出するフィンＦＢの上面は、素子分離領域ＥＩの上面よりも高く、ダミーゲート電極ＤＧの直下のフィンＦＢの上面よりも低い位置まで後退する。
【０２１１】
次に、図５７に示すように、フォトレジスト膜ＰＲ３を除去した後、エピタキシャル成長法を用いて、ＭＩＳ領域１Ｂのダミーゲート電極ＤＧおよびサイドウォールスペーサＳＷを含むパターンの横に露出するフィンＦＢの上面および側面を覆うエピタキシャル層ＥＰ１を形成する。エピタキシャル層ＥＰ１は、例えばＳｉ（シリコン）から成る。また、ここでは例えばＳｉＰ（リン化シリコン）膜またはＳｉＣ（炭化シリコン）膜から成るエピタキシャル層ＥＰ１を形成してもよい。
【０２１２】
エピタキシャル層ＥＰ１は、図２８を用いて説明したように、菱形の断面形状を有する半導体層であり、Ｙ方向におけるフィンＦＢの側面を覆っている。図５７では、エピタキシャル層ＥＰ１はＸ方向におけるフィンＦＢの側面を覆っていないが、当該側面をエピタキシャル層ＥＰ１が覆っていてもよい。Ｘ方向におけるフィンＦＢの側面が酸化シリコン膜などにより覆われている場合には、当該側面はエピタキシャル層ＥＰ１に覆われないことが考えられる。
【０２１３】
次に、図５８に示すように、半導体基板上に、例えば窒化シリコン膜から成る絶縁膜ＩＦ７を形成する。絶縁膜ＩＦ７は、例えばＣＶＤ法を用いて形成することができる。メモリセル領域１ＡおよびｐＭＩＳ領域１Ｃでは、絶縁膜ＩＦ６の表面を覆う様に絶縁膜ＩＦ７が形成されるが、図では絶縁膜ＩＦ７は絶縁膜ＩＦ６と一体となっているものとして、メモリセル領域１ＡおよびｐＭＩＳ領域１Ｃの絶縁膜ＩＦ７の図示を省略する。
【０２１４】
次に、図５９に示すように、ｐＭＩＳ領域１Ｃを露出し、メモリセル領域１ＡおよびｎＭＩＳ領域１Ｂを覆うフォトレジスト膜ＰＲ４を形成した後、フォトレジスト膜ＰＲ４をマスクとしてドライエッチングを行うことで、ｐＭＩＳ領域１Ｃの絶縁膜ＩＦ６の一部を除去し、これにより、素子分離領域ＥＩ、フィンＦＣおよび絶縁膜ＩＦ４のそれぞれの上面を露出させる。ここで、ｐＭＩＳ領域１Ｃのダミーゲート電極ＤＧおよび当該ダミーゲート電極ＤＧ上の絶縁膜ＩＦ４から成る積層体の側面には、絶縁膜ＩＦ６から成るサイドウォールスペーサＳＷが形成される。
【０２１５】
次に、図６０に示すように、フォトレジスト膜ＰＲ４、絶縁膜ＩＦ４およびサイドウォールスペーサＳＷをマスクとしてドライエッチングを行うことで、ｐＭＩＳ領域１Ｃのダミーゲート電極ＤＧおよびサイドウォールスペーサＳＷを含むパターンの横に露出するフィンＦＣの上面を後退させる。これにより、当該パターンから露出するフィンＦＣの上面は、素子分離領域ＥＩの上面よりも高く、ダミーゲート電極ＤＧの直下のフィンＦＣの上面よりも低い位置まで後退する。
【０２１６】
次に、図６１に示すように、フォトレジスト膜ＰＲ４を除去した後、エピタキシャル成長法を用いて、ｐＭＩＳ領域１Ｃのダミーゲート電極ＤＧおよびサイドウォールスペーサＳＷを含むパターンの横に露出するフィンＦＣの上面および側面を覆うエピタキシャル層ＥＰ２を形成する。エピタキシャル層ＥＰ２は、例えばＳｉＧｅ（シリコンゲルマニウム）から成る。
【０２１７】
エピタキシャル層ＥＰ２は、図２８を用いて説明したように、菱形の断面形状を有する半導体層であり、Ｙ方向におけるフィンＦＣの側面を覆っている。図６１では、エピタキシャル層ＥＰ２はＸ方向におけるフィンＦＣの側面を覆っていないが、当該側面をエピタキシャル層ＥＰ２が覆っていてもよい。Ｘ方向におけるフィンＦＣの側面が酸化シリコン膜などにより覆われている場合には、当該側面はエピタキシャル層ＥＰ２に覆われないことが考えられる。
【０２１８】
次に、図６２に示すように、半導体基板上に、例えば窒化シリコン膜から成る絶縁膜ＩＦ８を形成する。絶縁膜ＩＦ８は、例えばＣＶＤ法を用いて形成することができる。絶縁膜ＩＦ８は、メモリセル領域１Ａにおいて絶縁膜ＩＦ６の表面を覆い、ｎＭＩＳ領域１Ｂにおいて絶縁膜ＩＦ７の表面を覆う様に形成される。ただし、図では、絶縁膜ＩＦ８はメモリセル領域１Ａの絶縁膜ＩＦ６およびｎＭＩＳ領域１Ｂの絶縁膜ＩＦ７と一体となっているものとして、メモリセル領域１ＡおよびｎＭＩＳ領域１Ｂの絶縁膜ＩＦ８の図示を省略する。
【０２１９】
次に、図６３に示すように、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃを覆い、メモリセル領域１Ａを露出するフォトレジスト膜ＰＲ５を形成する。その後、フォトレジスト膜ＰＲ５をマスクとしてドライエッチングを行うことで、メモリセル領域１Ａの絶縁膜ＩＦ６の一部を除去し、これにより、素子分離領域ＥＩ、フィンＦＡ、絶縁膜ＩＦ４およびＩＦ５のそれぞれの上面を露出させる。ここで、メモリセル領域１Ａの制御ゲート電極ＣＧ２、メモリゲート電極ＭＧ、絶縁膜ＩＦ４およびＩＦ５を含む積層体の側面には、絶縁膜ＩＦ６から成るサイドウォールスペーサＳＷが形成される。
【０２２０】
次に、図６４に示すように、フォトレジスト膜ＰＲ５を除去した後、絶縁膜ＩＦ４、ＩＦ５、ダミーゲート電極ＤＧ、制御ゲート電極ＣＧ２、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷをマスクとして用いて、フィンＦＡ、ＦＢおよびＦＣの上面に対しイオン注入を行う。これにより、フィンＦＡの上面には、ｎ型の半導体領域である一対の拡散領域Ｄ１を形成する。また、フィンＦＢの上面には、ｎ型の半導体領域である一対の拡散領域Ｄ２を形成する。フィンＦＣの上面には、ｐ型の半導体領域である一対の拡散領域Ｄ３を形成する。ここでは、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃでは、絶縁膜ＩＦ７、ＩＦ８を貫通してフィンＦＢ、ＦＣに不純物が打ち込まれる。
【０２２１】
少なくとも、拡散領域Ｄ３は、拡散領域Ｄ１、Ｄ２の形成工程とは別の工程で形成される。拡散領域Ｄ１、Ｄ２は、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで形成することができる。拡散領域Ｄ３は、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成することができる。拡散領域Ｄ１、Ｄ２の形成工程では、エクステンション領域ＥＸ１、ＥＸ２を形成する際に行うイオン注入工程よりも高い不純物濃度でイオン注入を行う。また、拡散領域Ｄ３の形成工程では、エクステンション領域ＥＸ３を形成する際に行うイオン注入工程よりも高い不純物濃度でイオン注入を行う。
【０２２２】
これにより、拡散領域Ｄ１およびエクステンション領域ＥＸ１を含むソース・ドレイン領域と、拡散領域Ｄ２およびエクステンション領域ＥＸ２を含むソース・ドレイン領域と、拡散領域Ｄ３およびエクステンション領域ＥＸ３を含むソース・ドレイン領域とを形成する。このイオン注入工程では、拡散領域Ｄ２は、エピタキシャル層ＥＰ１と、エピタキシャル層ＥＰ１の下のフィンＦＢのそれぞれに形成される。また、拡散領域Ｄ３は、エピタキシャル層ＥＰ２と、エピタキシャル層ＥＰ２の下のフィンＦＣのそれぞれに形成される。
【０２２３】
メモリセル領域１Ａにおいて、ソース・ドレイン領域および制御ゲート電極ＣＧ２は、制御トランジスタを構成し、当該ソース・ドレイン領域およびメモリゲート電極ＭＧは、メモリトランジスタを構成する。また、制御トランジスタおよびメモリトランジスタは、メモリセルＭＣ２を構成する。
【０２２４】
ここでは、エピタキシャル層ＥＰ１、ＥＰ２を形成した後に拡散領域Ｄ１〜Ｄ３を形成しているが、拡散領域Ｄ２は、例えば図５５を用いて説明したサイドウォールスペーサＳＷを形成した後であって、図５６を用いて説明したエッチング工程の前に形成してもよい。また、拡散領域Ｄ３は、例えば図５９を用いて説明したサイドウォールスペーサＳＷを形成した後であって、図６０を用いて説明したエッチング工程の前に形成してもよい。
【０２２５】
次に、図６５に示すように、周知のサイリサイドプロセスにより、メモリセル領域１ＡのフィンＦＡに形成されたソース・ドレイン領域を覆うシリサイド層Ｓ１を形成する。ここでは、フィンＦＡの側面および上面を覆うシリサイド層Ｓ１を形成する。なお、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃでは、フィンＦＢ、ＦＣ、エピタキシャル層ＥＰ１およびＥＰ２などは絶縁膜（保護膜）ＩＦ７、ＩＦ８に覆われているため、フィンＦＢ、ＦＣ、エピタキシャル層ＥＰ１およびＥＰ２のそれぞれの表面がシリサイド化されることはない。シリサイド層Ｓ１の最上面の位置は、エピタキシャル層ＥＰ１、ＥＰ２の最上面の位置よりも低い。
【０２２６】
続いて、半導体基板ＳＢの主面上に、例えば窒化シリコン膜から成るライナー膜（図示しない）と、酸化シリコン膜から成る層間絶縁膜ＩＬ１とを順に形成する。当該ライナー膜および層間絶縁膜ＩＬ１は、例えばＣＶＤ法により形成することができる。層間絶縁膜ＩＬ１は、素子分離領域ＥＩ上のフィンＦＡの高さと、制御ゲート電極ＣＧ２および絶縁膜ＩＦ４から成る積層体の高さとの合計の高さよりも大きい膜厚を有する。その後、例えばＣＭＰ法を用いて層間絶縁膜ＩＬ１の上面を平坦化する。
【０２２７】
次に、図６６に示すように、例えばＣＭＰ法により層間絶縁膜ＩＬ１の上面および絶縁膜ＩＦ４、ＩＦ５およびサイドウォールスペーサＳＷに対して研磨を行うことで、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃのダミーゲート電極ＤＧの上面を露出させる。これにより、絶縁膜ＩＦ４、ＩＦ５は除去されるため、制御ゲート電極ＣＧ２およびメモリゲート電極ＭＧのそれぞれの上面も露出する。
【０２２８】
次に、図６７に示すように、ｐＭＩＳ領域１Ｃにおいて露出したダミーゲート電極ＤＧの除去工程を実施する。すなわち、半導体基板ＳＢ上に例えばＣＶＤ法によりハードマスクＨＭ２を形成した後、フォトリソグラフィ技術およびエッチング法を用いて、ｐＭＩＳ領域１ＣのハードマスクＨＭ２を除去し、これによりｐＭＩＳ領域１Ｃのダミーゲート電極ＤＧを露出させる。ハードマスクＨＭ２は、例えば酸化シリコン膜またはＴｉＮ（窒化チタン）膜から成り、ｎＭＩＳ領域１Ｂおよびメモリセル領域１Ａの各ゲート電極はハードマスクＨＭ２に覆われている。
【０２２９】
続いて、ハードマスクＨＭ２から露出するダミーゲート電極ＤＧをウェットエッチングにより除去する。なお、ここではダミーゲート電極ＤＧの下の絶縁膜ＩＦ３も除去するが、絶縁膜ＩＦ３は残しておいてもよい。また、絶縁膜ＩＦ３を除去した後、ダミーゲート電極ＤＧが除去されて形成された溝の底面を覆う絶縁膜を形成してもよい。
【０２３０】
次に、図６８に示すように、当該溝内に、ゲート絶縁膜である絶縁膜ＨＫと、メタルゲート電極であるゲート電極Ｇ２とを形成する。すなわち、まず、ハードマスクＨＭ２上を含む半導体基板ＳＢ上に、例えばＣＶＤ法およびスパッタリング法を用いて、絶縁膜ＨＫ、金属膜ＭＦ５およびＭＦ４を順に形成する。絶縁膜ＨＫは、窒化シリコン膜よりも誘電率が高いｈｉｇｈ−ｋ膜であり、ここでは酸化ハフニウム膜から成るが、その他、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物により形成されていてもよい。
【０２３１】
金属膜ＭＦ５は、ここでは窒化チタン（ＴｉＮ）膜から成るが、その他に、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜またはチタンアルミニウム（ＴｉＡｌ）膜などを用いてもよい。金属膜ＭＦ６は、例えばアルミニウム（Ａｌ）膜から成る。
【０２３２】
ｐＭＩＳ領域１Ｃのダミーゲート電極ＤＧが除去されることで形成された溝は、絶縁膜ＨＫ、金属膜ＭＦ５およびＭＦ４から成る積層膜により、完全に埋め込まれる。その後、例えばＣＭＰ法により層間絶縁膜ＩＬ１上の不要な膜を除去し、ｐＭＩＳ領域１Ｃの層間絶縁膜ＩＬ１の上面を露出させることで、当該溝内に埋め込まれた絶縁膜ＨＫから成るゲート絶縁膜と、当該溝内に埋め込まれた金属膜ＭＦ５、ＭＦ４から成るゲート電極Ｇ２とを形成する。これにより、ゲート電極Ｇ２と、ｐＭＩＳ領域１Ｃのソース・ドレイン領域とを含むｐ型トランジスタＱＰが形成される。
【０２３３】
次に、図６９に示すように、ｎＭＩＳ領域１Ｂにおいて露出したダミーゲート電極ＤＧの除去工程を実施する。すなわち、ハードマスクＨＭ２を除去し、続いて、半導体基板ＳＢ上に例えばＣＶＤ法によりハードマスクＨＭ３を形成した後、フォトリソグラフィ技術およびエッチング法を用いて、ｎＭＩＳ領域１ＢのハードマスクＨＭ３を除去し、これによりｎＭＩＳ領域１Ｂのダミーゲート電極ＤＧを露出させる。ハードマスクＨＭ３は、例えば酸化シリコン膜またはＴｉＮ（窒化チタン）膜から成り、ｐＭＩＳ領域１Ｃおよびメモリセル領域１Ａの各ゲート電極はハードマスクＨＭ３に覆われている。
【０２３４】
続いて、ハードマスクＨＭ３から露出するダミーゲート電極ＤＧをウェットエッチングにより除去する。なお、ここではダミーゲート電極ＤＧの下の絶縁膜ＩＦ３も除去するが、絶縁膜ＩＦ３は残しておいてもよい。また、絶縁膜ＩＦ３を除去した後、ダミーゲート電極ＤＧが除去されて形成された溝の底面を覆う絶縁膜を形成してもよい。
【０２３５】
続いて、当該溝内に、ゲート絶縁膜である絶縁膜ＨＫと、メタルゲート電極であるゲート電極Ｇ１とを形成する。すなわち、まず、ハードマスクＨＭ３上を含む半導体基板ＳＢ上に、例えばＣＶＤ法およびスパッタリング法を用いて、絶縁膜ＨＫ、金属膜ＭＦ３およびＭＦ２を順に形成する。絶縁膜ＨＫは、窒化シリコン膜よりも誘電率が高いｈｉｇｈ−ｋ膜であり、ここでは酸化ハフニウム膜から成るが、その他、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物により形成されていてもよい。
【０２３６】
金属膜ＭＦ３は、ここではチタンアルミニウム（ＴｉＡｌ）膜から成るが、その他に、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜またはタンタル（Ｔａ）膜などを用いてもよい。金属膜ＭＦ４は、例えばアルミニウム（Ａｌ）膜から成る。
【０２３７】
ｎＭＩＳ領域１Ｂのダミーゲート電極ＤＧが除去されることで形成された溝は、絶縁膜ＨＫ、金属膜ＭＦ３およびＭＦ２から成る積層膜により、完全に埋め込まれる。その後、例えばＣＭＰ法により層間絶縁膜ＩＬ１上の不要な膜を除去し、ｎＭＩＳ領域１Ｂの層間絶縁膜ＩＬ１の上面を露出させることで、当該溝内に埋め込まれた絶縁膜ＨＫから成るゲート絶縁膜と、当該溝内に埋め込まれた金属膜ＭＦ３、ＭＦ２から成るゲート電極Ｇ１とを形成する。これにより、ゲート電極Ｇ１と、ｎＭＩＳ領域１Ｂのソース・ドレイン領域とを含むｎ型トランジスタＱＮが形成される。
【０２３８】
次に、図７０に示すように、ハードマスクＨＭ３を除去し、続いて、半導体基板ＳＢ上に例えばＣＶＤ法により絶縁膜ＩＦ９を形成した後、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域１Ａの絶縁膜ＩＦ９を除去する。したがって、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃのゲート電極Ｇ１、Ｇ２は絶縁膜ＩＦ９に覆われているが、制御ゲート電極ＣＧ２およびメモリゲート電極ＭＧは絶縁膜ＩＦ９から露出する。
【０２３９】
続いて、周知のサリサイドプロセスを行うことで、制御ゲート電極ＣＧ２およびメモリゲート電極ＭＧのそれぞれの上面にシリサイド層Ｓ２を形成する。シリサイド層Ｓ１、Ｓ２は互いに同じ材料から成る。
【０２４０】
次に、図７１に示すように、例えばＣＶＤ法を用いて、絶縁膜ＩＦ９上を含む半導体基板ＳＢ上に、層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜から成る。続いて、層間絶縁膜ＩＬ２の上面をＣＭＰ法などにより平坦化する。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ２、ＩＬ１を貫通するコンタクトホールＣＨを複数形成する。なお、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１ＣのコンタクトホールＣＨは、絶縁膜ＩＦ９も貫通している。
【０２４１】
メモリセル領域１Ａにおいて、コンタクトホールＣＨの底部には、ソース・ドレイン領域の直上のシリサイド層Ｓ１の上面の一部が露出している。ｎＭＩＳ領域１Ｂにおいて、コンタクトホールＣＨの底部には、ソース・ドレイン領域の一部であるエピタキシャル層ＥＰ１の上面の一部が露出している。ｐＭＩＳ領域１Ｃにおいて、コンタクトホールＣＨの底部には、ソース・ドレイン領域の一部であるエピタキシャル層ＥＰ２の上面の一部が露出している。
【０２４２】
また、図示していない領域において、ゲート電極Ｇ１、Ｇ２、制御ゲート電極ＣＧ２およびメモリゲート電極ＭＧのそれぞれの上面の一部を露出するコンタクトホールＣＨが形成されている。これらのコンタクトホールＣＨは、層間絶縁膜ＩＬ１を貫通していない。また、半導体基板ＳＢの主面に対して垂直な方向において、エピタキシャル層ＥＰ１、ＥＰ２のそれぞれの直上のコンタクトホールＣＨの長さは、シリサイド層Ｓ１の直上のコンタクトホールＣＨの長さよりも小さい。
【０２４３】
次に、図７２に示すように、周知のサリサイドプロセスを用いて、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１ＣのコンタクトホールＣＨの底部において露出するエピタキシャル層ＥＰ１、ＥＰ２のそれぞれの上面に、シリサイド層Ｓ３を形成する。すなわち、コンタクトホールＣＨの内部を含む半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いて金属膜を形成した後、熱処理を行うことで、当該金属膜とエピタキシャル層ＥＰ１、ＥＰ２のそれぞれの上面とを反応させることで、コンタクトホールＣＨの底部にシリサイド層Ｓ３を形成する。その後、当該金属膜を除去する。
【０２４４】
ここでは、コンタクトホールＣＨのような細い開口部内にスパッタリング法に金属膜を形成することが困難であるため、ＣＶＤ法により上記金属膜を形成している。ただし、Ｎｉ（ニッケル）膜はＣＶＤ法で形成することが困難であるため、ここではＣＶＤ法により形成することが容易なＴｉ（チタン）膜を当該金属膜として形成している。したがって、シリサイド層Ｓ１は、ＴｉＳｉ２（チタンシリサイド）膜から成る。すなわち、シリサイド層Ｓ３は、シリサイド層Ｓ１、Ｓ２とは異なる材料から成る。なお、シリサイド層Ｓ３の形成工程において、Ｔｉ（チタン）膜がメモリセル領域１Ａのシリサイド層Ｓ１の直上のコンタクトホールＣＨの底部に残ってもよい。
【０２４５】
次に、図７３に示すように、コンタクトホールＣＨ内に、接続用の導電部材として、タングステン（Ｗ）などから成る導電性のプラグＰＧ１、ＰＧ２を形成する。プラグＰＧ１、ＰＧ２のそれぞれは、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいは、それらの積層膜）と、バリア導体膜上に位置する主導体膜（例えばタングステン膜）との積層構造となっている。
【０２４６】
プラグＰＧ１は、メモリセルＭＣ２のソース領域およびドレイン領域に、シリサイド層Ｓ１を介して電気的に接続されている。上記のようにシリサイド層Ｓ１上にＴｉ膜が残っている場合は、プラグＰＧ１とシリサイド層Ｓ１との間にＴｉ膜が介在する。プラグＰＧ２は、ｎＭＩＳ領域１ＢのコンタクトホールＣＨ内に埋め込まれ、シリサイド層Ｓ３を介してエピタキシャル層ＥＰ１に電気的に接続されている。つまり、プラグＰＧ２はｎ型トランジスタＱＮのソース・ドレイン領域に電気的に接続されている。プラグＰＧ２は、ｐＭＩＳ領域１ＣのコンタクトホールＣＨ内に埋め込まれ、シリサイド層Ｓ３を介してエピタキシャル層ＥＰ２に電気的に接続されている。つまり、プラグＰＧ２はｐ型トランジスタＱＰのソース・ドレイン領域に電気的に接続されている。
【０２４７】
半導体基板ＳＢの主面に対して垂直な方向において、エピタキシャル層ＥＰ１、ＥＰ２のそれぞれの直上のコンタクトホールＣＨの長さは、シリサイド層Ｓ１の直上のコンタクトホールＣＨの長さよりも小さい。これは、半導体基板ＳＢの主面に対するシリサイド層Ｓ１の上面の高さが、半導体基板ＳＢの主面に対するエピタキシャル層ＥＰ１、ＲＰ２のそれぞれの上面の高さよりも低いためである。
【０２４８】
エピタキシャル層ＥＰ１、ＥＰ２のそれぞれの上面の高さがシリサイド層Ｓ１の上面の高さよりも高いのは、エピタキシャル層ＥＰ１、ＥＰ２を大きい体積で形成することにより、ｎ型トランジスタＱＮおよびｐ型トランジスタＱＰのそれぞれのソース・ドレイン領域を低抵抗化するためである。すなわち、メモリセル領域１Ａのシリサイド層Ｓ１は、半導体層に比べて抵抗値が低い材料から成るため、大きな体積および膜厚を有していなくてもメモリセルＭＣ２のソース・ドレイン領域を十分に低抵抗化することができる。
【０２４９】
これに対し、エピタキシャル層ＥＰ１、ＥＰ２はシリサイド層Ｓ１に比べて高抵抗である。よって、ｎ型トランジスタＱＮおよびｐ型トランジスタＱＰのそれぞれのソース・ドレイン領域を低抵抗化するためには、シリサイド層Ｓ１に比べて大きな体積および膜厚が必要となる。言い換えれば、エピタキシャル層ＥＰ１、ＥＰ２のそれぞれの上面の高さを、シリサイド層Ｓ１の上面の高さよりも高く形成することで、ｎ型トランジスタＱＮおよびｐ型トランジスタＱＰのそれぞれのソース・ドレイン領域を低抵抗化することができる。
【０２５０】
なお、シリサイド層Ｓ３を形成するために堆積した金属膜（チタン膜）がシリサイド層Ｓ１上のコンタクトホールＣＨ内の底部に残っている場合には、シリサイド層Ｓ１の上面とプラグＰＧ１との間にＴｉ（チタン）膜が介在する。
【０２５１】
次に、図７４に示すように、層間絶縁膜ＩＬ２上に配線Ｍ１を形成する。配線Ｍ１は、バリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）と、バリア導体膜上に形成された主導体膜（銅膜）の積層構造から成る。図３では、図面の簡略化のために、配線Ｍ１は、バリア導体膜および主導体膜を一体化して示してある。また、プラグＰＧ１、ＰＧ２も同様である。
【０２５２】
配線Ｍ１は、例えば所謂シングルダマシン法により形成することができる。すなわち、層間絶縁膜ＩＬ２上に、配線溝を有する層間絶縁膜を形成し、当該配線溝内に金属膜を埋め込むことで、配線Ｍ１を形成することができる。ただし、ここでは配線Ｍ１の横の層間絶縁膜の図示を省略している。
【０２５３】
＜半導体装置の製造方法の効果＞
次に、本実施の形態の半導体装置の製造方法の効果について説明する。
【０２５４】
本実施の形態の半導体装置の製造方法では、前記実施の形態１の半導体装置の製造方法と同様の効果を得ることができる。すなわち、強誘電体膜ＨＫ２と半導体基板ＳＢ（フィンＦＡ）との間に界面層（ブロック層）として常誘電体膜ＨＫ１を形成しているため、強誘電体膜ＨＫ２で誘起された電界により界面層で絶縁破壊が起こることを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
【０２５５】
また、本実施の形態では、図３を用いて説明したように、強誘電体膜ＨＫ２の結晶ＧＲ２を常誘電体膜ＨＫ１の結晶ＧＲ１よりも大きく形成しているため、強誘電体膜ＨＫ２の残留分極を増大させることができる。これにより、強誘電体メモリの動作電圧を低減することができ、かつ、強誘電体メモリにおける情報の保持特性を向上させることができる。つまり、半導体装置の性能を向上させることができる。ここでは、強誘電体膜ＨＫ２の下面に接する界面層として常誘電体膜ＨＫ１を形成しているため、結晶ＧＲ２を結晶ＧＲ１よりも大きく形成することができる。
【０２５６】
また、本実施の形態では、図４７を用いて説明した工程において、マイクロ波を用いて強誘電体膜ＨＫ２を形成している。すなわち、図１２および図１３を用いて説明した第２熱処理において、半導体基板ＳＢの主面に対して垂直な方向に電場が振動するマイクロ波を用いて加熱を行っている。これにより、垂直方向に分極する直方晶を強誘電体膜ＨＫ２内に成長させることができる。すなわち、強誘電体膜ＨＫ２内に、垂直方向以外の方向に分極する結晶が成長することを防ぐことができる。これにより、強誘電体膜ＨＫ２を構成する複数の結晶の分極の向きが揃うため、強誘電体膜ＨＫ２の残留分極を増大させることができる。
【０２５７】
また、マイクロ波を用いて第２熱処理を行うことで、４００℃以下の低温で結晶化を行い、これにより形成される強誘電体膜ＨＫ２内に直方晶を形成し易くすることができる。すなわち、強誘電体膜ＨＫ２を構成する結晶相のうち、直方晶の割合を増大させることで、強誘電体膜ＨＫ２の残留分極を増大させることができる。
【０２５８】
また、ｈｉｇｈ−ｋ膜ＡＭ２（図１１参照）上に金属膜ＭＦ１を形成した状態で第２熱処理を行うことで、強誘電体膜ＨＫ２内に直方晶が形成され易くすることができる。
【０２５９】
上記のように、強誘電体膜ＨＫ２内に直方晶が形成され易くすることで、強誘電体膜ＨＫ２の分極性能を高めることができる。つまり、メモリセルＭＣ２の制御ゲート電極ＣＧ１に印加する電圧が低くても、強誘電体膜ＨＫ２を分極させることができるため、強誘電体メモリの省電力化を実現することができる。また、残留分極が増大することで、保持特性を向上させることができる。以上より、半導体装置の性能を向上させることができる。
【０２６０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２６１】
例えば、前記実施の形態１および２では、ｎ型トランジスタから成るメモリセルについて説明したが、当該トランジスタをｐ型トランジスタとして形成してもよい。その場合は、トランジスタを構成するウェルおよびソース・ドレイン領域などの導電型を逆にすればよい。
【０２６２】
また、前記実施の形態１の変形例１、２は、前記実施の形態２に適用することもできる。
【符号の説明】
【０２６３】
ＣＧ１、ＣＧ２    制御ゲート電極
Ｄ１〜Ｄ３    拡散領域
ＥＩ    素子分離領域
ＥＸ１〜ＥＸ３    エクステンション領域
Ｇ１、Ｇ２、ＧＥ    ゲート電極
ＧＦ、ＧＩ    ゲート絶縁膜
ＨＫ１    常誘電体膜
ＨＫ２    強誘電体膜
ＬＲ    ロジック回路領域
ＭＣ１、ＭＣ２、ＭＣＡ    メモリセル
ＭＦ１〜ＭＦ６    金属膜
ＭＲ    メモリセル領域
Ｑ１    ｎ型トランジスタ
ＳＢ    半導体基板
【図１】
2019121633.tif 000003
【図２】
2019121633.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019121633.tif 000009
【図８】
2019121633.tif 000010
【図９】
2019121633.tif 000011
【図１０】
2019121633.tif 000012
【図１１】
2019121633.tif 000013
【図１２】
2019121633.tif 000014
【図１３】
2019121633.tif 000015
【図１４】
2019121633.tif 000016
【図１５】
2019121633.tif 000017
【図１６】
2019121633.tif 000018
【図１７】
2019121633.tif 000019
【図１８】
2019121633.tif 000020
【図１９】
2019121633.tif 000021
【図２０】
2019121633.tif 000022
【図２１】
2019121633.tif 000023
【図２２】
2019121633.tif 000024
【図２３】
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【図２４】
2019121633.tif 000026
【図２５】
2019121633.tif 000027
【図２６】
2019121633.tif 000028
【図２７】
2019121633.tif 000029
【図２８】
2019121633.tif 000030
【図２９】
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【図３０】
2019121633.tif 000032
【図３１】
2019121633.tif 000033
【図３２】
2019121633.tif 000034
【図３３】
2019121633.tif 000035
【図３４】
2019121633.tif 000036
【図３５】
2019121633.tif 000037
【図３６】
2019121633.tif 000038
【図３７】
2019121633.tif 000039
【図３８】
2019121633.tif 000040
【図３９】
2019121633.tif 000041
【図４０】
2019121633.tif 000042
【図４１】
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【図４２】
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【図４３】
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【図４４】
2019121633.tif 000046
【図４５】
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【図４６】
2019121633.tif 000048
【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
2019121633.tif 000054
【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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