(57)【要約】【課題】消費電力の低減および利得の線形性を両立させること。【解決手段】増幅器１は、３つのＦＥＴＴｒ１〜Ｔｒ３を有する多段増幅器であって、ＦＥＴＴｒ２において、ドレインはＦＥＴＴｒ３のゲートに交流的に接続され、ソースは交流的に接地され、ＦＥＴＴｒ１において、ドレインはＦＥＴＴｒ２のゲートに交流的に接続され、ソースは交流的に接地され、ゲートは高周波信号を受け、ＦＥＴＴｒ３において、ドレインはバイアス電流を受けかつ増幅信号を出力し、ソースは交流的に接地され、ＦＥＴＴｒ１，Ｔｒ２のそれぞれのドレインが、高周波信号の波長をλとした時にλ／４の長さの電気長を有する伝送線路Ｚ２，Ｚ３を介してＦＥＴＴｒ３のソースに直流的に接続されており、ＦＥＴＴｒ３のサイズがＦＥＴＴｒ１，Ｔｒ２のサイズよりも大きい。【選択図】図１
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【特許請求の範囲】
【請求項１】
それぞれ第１及び第２の電流端子と制御端子を備えるＮ個の第１〜第Ｎ（Ｎは３以上の整数）のトランジスタを有する多段増幅器であって、
第ｍ（ｍは、１＜ｍ＜Ｎを満たす整数）のトランジスタにおいて、第１の電流端子は、第ｍ＋１のトランジスタの制御端子に交流的に接続されており、第２の電流端子は交流的に接地されており、
第１のトランジスタにおいて、第１の電流端子は、該第２のトランジスタの制御端子に交流的に接続され、第２の電流端子は直流的に接地され、制御端子は高周波信号を受け、
第Ｎのトランジスタにおいて、第１の電流端子はバイアス電流を受けかつ増幅信号を出力し、第２の電流端子は交流的に接地されており、
該第１〜Ｎ−１のトランジスタのそれぞれの第１の電流端子が、当該高周波信号の波長をλとした時にλ／４の長さの電気長を有する伝送線路を介して該第Ｎのトランジスタの該第２の電流端子にそれぞれ直流的に接続されており、該第Ｎのトランジスタのサイズが該第１〜Ｎ−１のトランジスタのサイズよりも大きい、
増幅器。
【請求項２】
前記第１〜第Ｎ−１のトランジスタのサイズの和は、前記第Ｎのトランジスタのサイズに等しい、
請求項１記載の増幅器。
【請求項３】
前記第Ｎのトランジスタの前記制御端子は、前記第１〜第Ｎ−１のトランジスタの前記制御端子とは別のバイアス電圧が印加される、
請求項１又は２に記載の増幅器。
【請求項４】
前記第１〜第Ｎ−１のトランジスタの前記制御端子には、それぞれ別のバイアス電圧が印加される、
請求項３に記載の増幅器。
【請求項５】
前記第１〜第Ｎのトランジスタの前記制御端子には、同一のバイアス電圧が印加される、
請求項１又は２に記載の増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気信号を増幅する増幅器に関するものである。
【背景技術】
【０００２】
高周波の電気信号を増幅する増幅器の構成としては、例えば、下記特許文献１に記載のように、３つの電界効果型トランジスタ（ＦＥＴ:  Field  Effect  Transistor）を含む構成が知られている。この増幅器は、能動素子であるＦＥＴのゲートに加えるゲートバイアス電圧を、入力される信号あるいは出力される信号の包絡線の大小に応じて変えている。
【０００３】
また、下記特許文献２に記載の増幅器は、複数のＦＥＴを有する多段増幅回路であり、複数のＦＥＴのドレインからソースに向けて供給される電流が共通化された構成を有する。このような構成により、消費電力の低減が可能となり、電源回路を削減することで回路サイズの縮小化も可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−２８３６５７号公報
【特許文献２】特開２０１４−７２６９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記特許文献２に記載の増幅器においては、前段側にサイズ（例えば、ゲート幅）の小さいＦＥＴを設け、後段側のＦＥＴのサイズを前段側のＦＥＴよりも大きくすることが、消費電力の低減および利得の線形性の面において好適である。一方で、多段に接続されたＦＥＴに供給される電流が共通化された従来の構造では、電力効率が低下する傾向にある。上記特許文献２に記載の増幅器においては、初段のＦＥＴのサイズを後段のＦＥＴのサイズに比較して小さくすると共に、初段のＦＥＴに対して並列に接続された電流分流回路を設け、後段のＦＥＴから流れ出した電流の一部を分流することで、利得の線形性を実現していた。しかしながら、このような構成においては、電流分流回路に流れ込む電流は、アイドル電流となって、信号増幅には寄与しない。
【０００６】
そこで、本発明は、かかる課題に鑑みてなされたものであり、消費電力の低減および利得の線形性を両立させることが可能な増幅器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の一側面に係る増幅器は、それぞれ第１及び第２の電流端子と制御端子を備えるＮ個の第１〜第Ｎ（Ｎは３以上の整数）のトランジスタを有する多段増幅器であって、第ｍ（ｍは、１＜ｍ＜Ｎを満たす整数）のトランジスタにおいて、第１の電流端子は、第ｍ＋１のトランジスタの制御端子に交流的に接続されており、第２の電流端子は交流的に接地されており、第１のトランジスタにおいて、第１の電流端子は、該第２のトランジスタの制御端子に交流的に接続され、第２の電流端子は直流的に接地され、制御端子は高周波信号を受け、第Ｎのトランジスタにおいて、第１の電流端子はバイアス電流を受けかつ増幅信号を出力し、第２の電流端子は交流的に接地されており、該第１〜Ｎ−１のトランジスタのそれぞれの第１の電流端子が、当該高周波信号の波長をλとした時にλ／４の長さの電気長を有する伝送線路を介して該第Ｎのトランジスタの該第２の電流端子にそれぞれ直流的に接続されており、該第Ｎのトランジスタのサイズが該第１〜Ｎ−１のトランジスタのサイズよりも大きい。
【発明の効果】
【０００８】
本発明によれば、消費電力の低減および利得の線形性を両立させることができる。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る増幅器の回路図である。
【図２】図１の増幅器の回路パターンを示す図である。
【図３】変形例に係る増幅器の回路図である。
【図４】実施形態の応用例の構成を示す図である。
【発明を実施するための形態】
【００１０】
本発明の一側面に係る増幅器は、本発明の一側面に係る増幅器は、それぞれ第１及び第２の電流端子と制御端子を備えるＮ個の第１〜第Ｎ（Ｎは３以上の整数）のトランジスタを有する多段増幅器であって、第ｍ（ｍは、１＜ｍ＜Ｎを満たす整数）のトランジスタにおいて、第１の電流端子は、第ｍ＋１のトランジスタの制御端子に交流的に接続されており、第２の電流端子は交流的に接地されており、第１のトランジスタにおいて、第１の電流端子は、該第２のトランジスタの制御端子に交流的に接続され、第２の電流端子は直流的に接地され、制御端子は高周波信号を受け、第Ｎのトランジスタにおいて、第１の電流端子はバイアス電流を受けかつ増幅信号を出力し、第２の電流端子は交流的に接地されており、  該第１〜Ｎ−１のトランジスタのそれぞれの第１の電流端子が、当該高周波信号の波長をλとした時にλ／４の長さの電気長を有する伝送線路を介して該第Ｎのトランジスタの該第２の電流端子にそれぞれ直流的に接続されており、該第Ｎのトランジスタのサイズが該第１〜Ｎ−１のトランジスタのサイズよりも大きい。
【００１１】
このような増幅器によれば、多段増幅回路を構成するＮ個のトランジスタにおいて高周波信号が増幅される。その際、第Ｎのトランジスタの第１の電流端子から第２の電流端子に向けて供給されるバイアス電流が、第１〜第Ｎ−１のトランジスタの第１の電流端子に分岐して供給される。このような構成により、供給されるバイアス電流が効率的に利用され、第１〜第Ｎ−１のトランジスタに供給されるバイアス電流を最終段の第Ｎのトランジスタに供給されるバイアス電流よりも小さく設定することができる。それに加えて、最終段の第Ｎのトランジスタのサイズが第１〜第Ｎ−１のトランジスタのサイズに比較して大きく設定されている。その結果、消費電力の低減を図ることができると共に、多段増幅回路全体における利得の線形性を実現することができる。
【００１２】
また、第１〜Ｎ−１のトランジスタのそれぞれの第１の電流端子が、高周波信号の波長をλとした時にλ／４の長さの電気長を有する伝送線路を介して第Ｎのトランジスタの該第２の電流端子にそれぞれ直流的に接続されている。これにより、入力高周波信号を順次適切に増幅して最終段のトランジスタにまで伝搬させることができ、増幅器の利得を高めることができる。
【００１３】
上述した増幅器においては、  第１〜第Ｎ−１のトランジスタのサイズの和は、第Ｎのトランジスタのサイズに等しい、ことが好適である。このような構成によれば、第１〜第Ｎ−１のトランジスタのサイズを最終段の第Ｎのトランジスタのサイズよりも小さくでき、全てのトランジスタに対して同一のケートバイアスを与えた場合であっても、電流端子間を流れる電流を順次増大させることができ、多段増幅回路全体における利得の線形性を実現することができる。
【００１４】
またさらに、第Ｎのトランジスタの制御端子は、第１〜第Ｎ−１のトランジスタの制御端子とは別のバイアス電圧が印加される、ことも好適である。この場合、第Ｎのトランジスタの動作点を個別に制御することができ、利得の線形性をより確実に実現することができる。
【００１５】
さらにまた、第１〜第Ｎ−１のトランジスタの制御端子には、それぞれ別のバイアス電圧が印加される、ことが好適である。この場合、第１〜第Ｎ−１のトランジスタの動作点を個別に制御することができ、利得の線形性をより確実に実現することができる。
【００１６】
また、第１〜第Ｎのトランジスタの制御端子には、同一のバイアス電圧が印加される、ことも好適である。かかる構成を採れば、電源回路を共通化することができ、増幅器の回路サイズを縮小することができる。
【００１７】
以下、本発明の実施形態について、図面を参照しながら説明する。なお、図面の説明において同一要素には同一符号を付し、重複する説明は省略する。
［増幅器の構成］
【００１８】
図１は、実施形態に係る増幅器の回路図である。図１に示すように、増幅器１は、高周波信号（例えば、数十ＧＨｚ帯の高周波信号）を増幅する回路であって、３つのトランジスタが多段接続された構成を有する。すなわち、増幅器１は、ゲート（制御端子）、ドレイン（第１の電流端子）、及びソース（第２の電流端子）をそれぞれ有する、３つの電界効果型トランジスタである第１〜第３のＦＥＴＴｒ１，Ｔｒ２，Ｔｒ３を備える。これらの第１〜第３のＦＥＴＴｒ１，Ｔｒ２，Ｔｒ３は、第１及び第２のＦＥＴＴｒ１，Ｔｒ２のサイズが最終段の第３のＦＥＴＴｒ３のサイズよりも小さく設定されており、具体的には、第１及び第２のＦＥＴＴｒ１，Ｔｒ２のゲート幅の和が最終段の第３のＦＥＴＴｒ３のゲート幅に実質等しく設定され、第１及び第２のＦＥＴＴｒ１，Ｔｒ２のゲート幅は互いに実質等しく設定されている。例えば、第１及び第２のＦＥＴＴｒ１，Ｔｒ２のゲート幅３００μｍ、第３のＦＥＴＴｒ３のゲート幅６００μｍに設定される。
【００１９】
第１のＦＥＴＴｒ１は、そのゲートが伝送線路Ｘ１及びキャパシタＣ１を介して入力端子ＩＮに交流的に接続され、そのソースは伝送線路Ｙ１を介してグラウンド電位に電気的に接続されている（接地されている）。この入力端子ＩＮは、交流入力信号の入力用の端子である。加えて、第１のＦＥＴＴｒ１のゲートは、伝送線路Ｚ１を介してゲートバイアス印加用の電源端子ＶＧに電気的に接続され、電源端子ＶＧはキャパシタＣ４を介して交流的に接地されている。
【００２０】
第２のＦＥＴＴｒ２は、そのゲートが伝送線路Ｘ２及びキャパシタＣ２を介して第１のＦＥＴＴｒ１のドレインに交流的に接続され、そのソースは伝送線路Ｙ２を介して接地されている。加えて、第２のＦＥＴＴｒ２のゲートは、伝送線路Ｌ０を介してゲートバイアス印加用の電源端子ＶＧに接続されている。言い換えれば、第１のＦＥＴＴｒ１と第２のＦＥＴＴｒ２とは、それらのゲートに共通（同一）のゲートバイアス電圧が印加される。
【００２１】
第３のＦＥＴＴｒ３は、そのゲートが伝送線路Ｘ３及びキャパシタＣ３を介して第２のＦＥＴＴｒ２のドレインに交流的に接続され、そのソースは伝送線路Ｙ２及びキャパシタＣ７を介して、交流的に接地されている。加えて、第３のＦＥＴＴｒ３のドレインは、ワイヤＷ１，Ｗ２、伝送線路Ｘ４、及びキャパシタＣ９を介して、交流出力信号出力用の出力端子ＯＵＴに交流的に接続され、伝送線路Ｚ４を介して、バイアス電圧印加用の電源端子ＶＤに接続されている。さらに、第３のＦＥＴＴｒ３のゲートは、３つの抵抗素子Ｒ１〜Ｒ３及び伝送線路Ｚ４を介して、電源端子ＶＤに接続されている。このような構成の第３のＦＥＴＴｒ３においては、電源端子ＶＤにバイアス電圧が印加されることによって、ドレインからソースに向けてバイアス電流が供給され、抵抗素子Ｒ１〜Ｒ３によって設定されるバイアス電圧がそのゲートに印加される。
【００２２】
さらに、本実施形態の増幅器１においては、第１〜第２のＦＥＴＴｒ１，Ｔｒ２のドレインのそれぞれが、分流回路ＳＨ１，ＳＨ２を介して、第３のＦＥＴＴｒ３のソースに直流的に接続されている。これらの分流回路ＳＨ１，ＳＨ２は、電源端子ＶＤから第３のＦＥＴＴｒ３のドレイン−ソース間に供給されるバイアス電流を、第１〜第２のＦＥＴＴｒ１，Ｔｒ２に分流させるための回路である。
【００２３】
分流回路ＳＨ１は、第１のＦＥＴＴｒ１のドレインに一端が接続された伝送線路Ｚ２と、伝送線路Ｚ２の他端と第３のＦＥＴＴｒ３のソースとの間に接続された伝送線路Ｌ１と、２つの伝送線路Ｚ２，Ｌ１の接続点を交流的に接地するキャパシタＣ５とによって構成される。伝送線路Ｚ２は、交流入力信号の周波数に対応して１／４波長（λ／４）の電気長に設定されている。例えば、交流入力信号が７０ＧＨｚ帯の場合には、その特性波長λは半導体基板上で１，６００μｍ程度であり、図１の回路を半導体基板上で実現するＭＭＩＣ（Monolithic  Microwave  Integrated  Circuit）では、伝送路長は４００μｍに設定される。このような構成の分流回路ＳＨ１においては、２つの伝送線路Ｚ２、Ｌ１の接続点が交流的に接地され、かつ、伝送線路Ｚ２の電気長がλ／４に設定されているので、第１のＦＥＴＴｒ１のドレイン側から見て、伝送線路Ｚ２が交流的にオープンとみなされる一方で、第１のＦＥＴＴｒ１のドレインと第３のＦＥＴＴｒ３のソースとが直流的に接続される。
【００２４】
同様に、分流回路ＳＨ２は、第２のＦＥＴＴｒ２のドレインに一端が接続された伝送線路Ｚ３と、伝送線路Ｚ３の他端と第３のＦＥＴＴｒ３のソースとの間に接続された伝送線路Ｌ２と、２つの伝送線路Ｚ３，Ｌ２の接続点を交流的に接地するキャパシタＣ６とによって構成される。伝送線路Ｚ３は、伝送線路Ｚ２と同様に、交流入力信号の周波数に対応して１／４波長の電気長に設定されている。このような構成の分流回路ＳＨ２においても、第２のＦＥＴＴｒ２のドレイン側から見て、伝送線路Ｚ３が交流的にオープンとみなされる一方で、第２のＦＥＴＴｒ２のドレインと第３のＦＥＴＴｒ３のソースとが直流的に接続される。
【００２５】
図２は、増幅器１の回路形成パターンを示す図である。このように、増幅器１を構成する各要素は、ＧａＡｓ基板等によって構成される半導体チップ１０の表面１０ａ上に形成され、半導体チップ１０の裏面１０ｂがグラウンド電位に設定される。各キャパシタＣ１，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８は半導体チップ１０内のＭＩＭ(Metal-Insulator-Metal)構造として形成され、各伝送線路Ｚ２，Ｚ３，Ｌ０，Ｌ１，Ｌ２は、半導体チップ１０上に直線的な金属パターンとして形成される。
【００２６】
実施形態に係る増幅器１の動作について説明する。
【００２７】
前提として、上記構成の増幅器１においては、第１及び第２のＦＥＴＴｒ１，Ｔｒ２には共通のゲートバイアスが印加され、第３のＦＥＴＴｒ３にはそれとは別のゲートバイアスが印加される。一例として、これら２つのゲートバイアスを共通にしたとき、すなわち、第１〜第３のＦＥＴＴｒ１〜Ｔｒ３に共通のゲートバイアスが印加された場合を想定する。この場合は、ＦＥＴＴｒ３のドレイン−ソース間を流れる電流と、ＦＥＴＴｒ１，Ｔｒ２のそれぞれのドレイン−ソース間を流れる電流の和との比が、ゲート幅の比に相当する値に設定されることになる。従って、全てのＦＥＴが同一のバイアス条件で駆動される前提においても、従来の多段増幅回路に比較して、パワー効率の向上および歪低減の点で非常に有利となる。
【００２８】
入力端子ＩＮに入力された交流入力信号（高周波信号）は、まず、第１のＦＥＴＴｒ１のゲートに与えられて第１のＦＥＴＴｒ１によって増幅される。その後、高周波信号は、キャパシタＣ２を介して第２のＦＥＴＴｒ２のゲートに与えられて第２のＦＥＴＴｒ２によってさらに増幅される。このとき、２つのＦＥＴＴｒ１，Ｔｒ２のゲートには、交流入力信号の波長に対応して１／４波長の長さを有する伝送線路Ｚ１，Ｌ０を介してゲートバイアスが印加されている。このゲートバイアスはキャパシタＣ４を介して交流的に接地されているので、これらの伝送線路Ｚ１，Ｌ０の出力端（交流信号が流れる側）は交流的にオープンとみなされ、入力交流信号の伝送には実質的に影響を与えない。なお、これらの伝送線路Ｚ１，Ｌ０の出力端とＦＥＴＴｒ１，２のゲートとの間にも伝送線路が接続されるが、その長さが高周波信号の波長に比較して短いので高周波信号の伝送には影響を与えない。
【００２９】
第２のＦＥＴＴｒ２のドレインは、分流回路ＳＨ２を介して直流的に第３のトランジスタＴｒ３のソースが接続され、キャパシタＣ３を介して交流的に第３のトランジスタＴｒ３のゲートと接続される。さらに、第１のＦＥＴＴｒ１のドレインは、分流回路ＳＨ１を介して直流的に第３のトランジスタＴｒ３のソースと接続される。これにより、高周波信号は第３のＦＥＴＴｒ３によって増幅されて高周波出力信号として出力される。それと同時に、第３のＦＥＴＴｒ３のソースからＦＥＴＴｒ１，Ｔｒ２のドレインに向けて、１／４波長の長さの伝送線路Ｚ２，Ｚ３を介してバイアス電流が供給される。
【００３０】
以上説明した増幅器１によれば、最終段のＦＥＴＴｒ３のケート幅が最終段以外のＦＥＴのゲート幅の和に実質的に等しく設定されているので、利得の増大および高効率化を図ることができる。また、本実施形態の構成は、パワーアンプだけでなく、パワーアンプ以外の増幅器や様々な周波数帯の信号増幅用のアンプにも適用することができる。
【００３１】
すなわち、増幅器１においては、多段増幅回路を構成する３個のＦＥＴにおいて交流入力信号が増幅される。その際、電源端子ＶＤから第３のＦＥＴＴｒ３のドレインからソースに向けて供給されるバイアス電流が、第１及び第２のＦＥＴＴｒ１，Ｔｒ２のドレインに分岐して供給される。このような構成により、電源端子ＶＤから供給されるバイアス電流が効率的に利用され、第１及び第２のＦＥＴＴｒ１，Ｔｒ２に供給されるバイアス電流が最終段の第３のＦＥＴＴｒ３に供給されるバイアス電流よりも小さく設定することができる。それに加えて、最終段の第３のＦＥＴＴｒ３のサイズが第１及び第２のＦＥＴＴｒ１，Ｔｒ２のサイズに比較して大きく設定されている。その結果、消費電力の低減を図ることができると共に、多段増幅回路全体における利得の線形性を実現することができる。
【００３２】
特に、第１及び第２のＦＥＴＴｒ１，Ｔｒ２のサイズの和は、第３のＦＥＴＴｒ３のサイズに実質的に等しくされている。このような構成によれば、第１及び第２のＦＥＴＴｒ１，Ｔｒ２のサイズを最終段の第３のＦＥＴＴｒ３のサイズよりも小さくでき、全てのＦＥＴに対して同一のゲートバイアスを与えた場合であっても、ドレイン−ソースに流れる電流を順次増大させることができ、多段増幅回路全体における利得の線形性を実現することができる。
【００３３】
さらに、第１のＦＥＴＴｒ１のドレインは、λ／４の電気長の伝送線Ｚ２を介して第３のＦＥＴＴｒ３のソースと、他の伝送線Ｘ２を介して第２のＦＥＴＴｒ２にゲートに接続され、第２のＦＥＴＴｒ２のドレインはλ／４の電気長の伝送線Ｚ３を介して第３のＦＥＴＴｒ３のソースと、他の伝送線Ｘ３を介して第３のＦＥＴＴｒ３のゲートに接続されている。かかる構成により、入力高周波信号を順次適切に増幅して最終段ＦＥＴＴｒ３にまで伝搬させることができ、増幅器の利得を高めることができる。
【００３４】
またさらに、第３のＦＥＴＴｒ３には他のＦＥＴとは独立にゲートバイアスが印加可能とされている。このような構成により、第３のＦＥＴＴｒ３の動作点を個別に制御することができ、利得の線形性をより確実に実現することができる。
【００３５】
以上、好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【００３６】
例えば、上記実施形態の増幅器を構成するトランジスタの段数は、様々変更することができる。図３には、トランジスタの段数を４段に変更した変形例の構成を示している。図３に示す増幅器１Ａは、第１〜第４のＦＥＴＴｒ１〜Ｔｒ４を備える。例えば、最終段の第４のＦＥＴＴｒ１のサイズ（ゲート幅）は４００μｍに設定され、第１及び第２のＦＥＴＴｒ１，Ｔｒ２のサイズが１００μｍに設定され、第３のＦＥＴＴｒ３のサイズが２００μｍに設定されている。そして、第１〜第４のＦＥＴＴｒ１〜Ｔｒ４には、電源端子ＶＧを用いて共通のゲートバイアス電圧が印加されている。さらに、前段側のＦＥＴのドレインが後段側のＦＥＴのゲートに交流的に順次接続され、第１〜第３のＦＥＴＴｒ１〜Ｔｒ３のドレインのそれぞれが、分流回路ＳＨ１〜ＳＨ３を介して、第４のＦＥＴＴｒ４のソースに直流的に接続されている。
【００３７】
このような変形例の構成においても、電源端子ＶＤから第４のＦＥＴＴｒ４のドレインに供給されるバイアス電流が、第１〜第３のＦＥＴＴｒ１〜Ｔｒ３のドレインに分岐して供給される。その結果、消費電力の低減を図ることができ、多段増幅回路全体における利得の線形性を実現することができる。
【００３８】
ここで、上記変形例では全てのトランジスタに同一のゲートバイアスが印加されることを前提としている。一方で、実際の回路では、製造プロセスの精度あるいはそのばらつきにより、同一のゲートバイアスが与えられた場合であってもバイアス電流にばらつきが発生しうる。そのような状況下では、ドレイン電流の分岐状態が設計通りにならず、極端な場合には分岐状態が変動し各ＦＥＴが発振することもある。特に、多段増幅回路においては、回路動作の安定性が損なわれやすい。そのような場合には、最終段以外のトランジスタのゲートにも、個別のバイアス電圧が印加されてもよい。これにより、多段増幅回路の動作安定性を維持することができる。特に、全てのバイアス電流が流れる最終段のトランジスタに関して他のトランジスタと独立にゲートバイアスを印加可能とすることが、動作安定性に対して特に有効である。
【００３９】
図４には、本実施形態の応用例を示している。
【００４０】
図４（ａ）には、４つのトランジスタを含む多段増幅回路の例が示される。詳細には、この多段増幅回路は、サイズ比が１：２：４と設定されたトランジスタを内蔵する３つの増幅器１０ａ，１０ｂ，１０ｃと、増幅器１０ｃの出力に対してカプラ２０を介して接続された、増幅器１０ａと同一のサイズのトランジスタを内蔵する前置増幅器１０ｄと、前置増幅器１０ｄの出力に接続されて増幅信号のパワーを検出する検出器３０とを含む。例えば、増幅器１０ａ，１０ｄを構成するトランジスタのサイズは１００μｍに設定され、増幅器１０ｂを構成するトランジスタのサイズは２００μｍに設定され、増幅器１０ｃを構成するトランジスタのサイズは４００μｍに設定される。このような構成においては、増幅器１０ｃに供給されるバイアス電流が、増幅器１０ａ，１０ｂ，１０ｄにそのトランジスタのサイズに応じて分岐される。
【００４１】
図４（ｂ）には、本実施形態を逓倍回路に応用した例が示される。詳細には、この逓倍回路では、サイズ比が２：３に設定されたトランジスタを内蔵する２つの前置増幅器４０ａ，４０ｂで所定周波数（例えば、３８ＧＨｚ帯）の高周波信号を増幅した後に、そこから分岐する逓倍回路部と基本回路部によって逓倍波と基本波をさらに増幅する。逓倍回路部は、サイズ比が１：２：４に設定された３段の増幅器４０ｃ，４０ｄ，４０ｅを有し、逓倍波（例えば、７６ＧＨｚ帯）を増幅する。基本回路部は、サイズ比が４：８に設定された２段の増幅器４０ｆ，４０ｇを有し、基本波（例えば、３８ＧＨｚ帯）を増幅する。例えば、増幅器４０ａ，４０ｄを構成するトランジスタのサイズを２００μｍに設定し、増幅器４０ｂを構成するトランジスタのサイズを３００μｍに設定し、増幅器４０ｆ，４０ｅを構成するトランジスタのサイズを４００μｍに設定し、増幅器４０ｃを構成するトランジスタのサイズを１００μｍに設定し、増幅器４０ｇを構成するトランジスタのサイズを８００μｍに設定する。このような構成においては、それぞれの回路部における最終段の増幅器４０ｇ，４０ｅに供給する合計のバイアス電流を、増幅器４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｆに分岐して共用することができる。
【００４２】
なお、この例では、２つの最終段のトランジスタに流れる電流をいったん統合してから他の５個のトランジスタに分岐する構成が必要となる。このような構成を不要とするためには、基本回路部のトランジスタのサイズ比を１：３：４：８と設定し、逓倍回路部のトランジスタのサイズ比を１：３：４と設定してもよい。
【符号の説明】
【００４３】
ＩＮ…入力端子、ＯＵＴ…出力端子、ＳＨ１〜ＳＨ３…分流回路、Ｔｒ１〜Ｔｒ４…トランジスタ、ＦＥＴ、Ｚ２，Ｚ３…伝送線路、１，１Ａ…増幅器。
【図１】
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【図２】
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【図３】
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【図４】
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