(57)【要約】  【課題】酸窒化亜鉛を半導体層に用いた薄膜トランジスタにおいて、高い移動度を保ちつつ、電気的特性の安定性を向上させ得る薄膜トランジスタおよびその製造方法を提供する。  【解決手段】基板１上に、少なくとも、ゲート電極２、ゲート絶縁膜３、半導体層４、およびソース電極５とドレイン電極６を積層した構成とされ、半導体層４は、少なくともＺｎ、Ｏ、Ｎ、およびＺｒを含む半導体を材料として用いる。半導体層４に含まれるＺｒの割合が０．７ａｔｏｍｉｃ％以上、かつ１．５ａｔｏｍｉｃ％以下とすることが好ましい。【選択図】図１
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【特許請求の範囲】
【請求項１】
活性層としての半導体層として、少なくともＺｎ、Ｏ、Ｎ、およびＺｒを含む半導体を材料として用いることを特徴とする薄膜トランジスタ。
【請求項２】
前記半導体層に含まれるＺｒの割合が０．７ａｔｏｍｉｃ％以上、かつ１．５ａｔｏｍｉｃ％以下であることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
基板の一方の面上に、少なくとも、ゲート電極、ゲート絶縁膜、前記半導体層、およびソース・ドレイン電極を有する構成とされていることを特徴とする請求項１または２記載の薄膜トランジスタ。
【請求項４】
基板の一方の面上に、少なくとも、ゲート電極、ゲート絶縁膜、半導体層、およびソース・ドレイン電極を形成し、
前記半導体層はスパッタリングを用いて、Ｚｎ、Ｏ、Ｎ、およびＺｒを含む半導体を材料とすることにより形成し、
前記スパッタリングは、Ｚｒのスパッタターゲットに第１の電力を印加するとともにＺｎのスパッタターゲットに第２の電力を印加し、
前記Ｚｒのスパッタターゲットに印加する該第１の電力は、前記半導体層に含まれるＺｒの該半導体層全体に対する割合が、０．７ａｔｏｍｉｃ％以上、かつ１．５ａｔｏｍｉｃ％以下となる値に調整することを特徴とする薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ディスプレイ駆動素子などに用いられる薄膜トランジスタに関し、詳しくは半導体として酸窒化亜鉛を含む薄膜トランジスタおよびその製造方法に関するものである。
【背景技術】
【０００２】
近年、ディスプレイ駆動素子等に活用することを目的とした薄膜トランジスタ（以下、ＴＦＴ（Thin-Film  Transistor）と称することもある）として、インジウム、ガリウム
および亜鉛を含む酸化物半導体（酸化インジウムガリウム亜鉛）（In-Ga-Zn-O）等の酸化物半導体をチャネル（活性層）に用いたものが注目されている。In-Ga-Zn-Oを用いたＴＦＴ（以下、ＩＧＺＯ−ＴＦＴ）（下記非特許文献１を参照）は、アモルファスシリコンＴＦＴに比べて10倍以上も高い移動度（〜10 cm2/Vs）を示す。
【０００３】
今日では、大面積・高精細のディスプレイに適用するため、ＩＧＺＯ−ＴＦＴよりもさらに高い移動度を有するＴＦＴの検討がなされている。例えば、酸窒化亜鉛（Ｚｎ-Ｏ-Ｎ）を用いたＴＦＴ（以下、ＺｎＯＮ−ＴＦＴ）は、ＩＧＺＯ−ＴＦＴよりも高い移動度を示すことが知られている（下記非特許文献２を参照）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｋ．Ｎｏｍｕｒａ  ｅｔ  ａｌ.，  Ｎａｔｕｒｅ  ｖｏｌ．４３２，ｐ．４８８（２００４）
【非特許文献２】Ｍ．Ｒｙｕ  ｅｔ  ａｌ.，  ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．  ｖｏｌ．４３２，ｐ．５．６．１（２０１２）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述したように高い移動度を示すＺｎＯＮ−ＴＦＴは、電気的な特性が不安定であり、その経時的な変化が生じやすく、高い移動度を保ちつつ、電気的特性の経時的変化が小さい、ＺｎＯＮ−ＴＦＴの出現が望まれていた。
本発明は上記事情に鑑みなされたものであり、主成分として酸窒化亜鉛を半導体層に用いた薄膜トランジスタにおいて、高い移動度を保ちつつ、電気的特性の安定性を向上させうる薄膜トランジスタおよびその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００６】
上記のような目的を達成するために、
本発明の薄膜トランジスタは、
活性層としての半導体層として、少なくともＺｎ、Ｏ、Ｎ、およびＺｒを含む半導体を材料として用いることを特徴とするものである。
【０００７】
前記半導体層に含まれるＺｒの割合は、０．７ａｔｏｍｉｃ％以上、かつ１．５ａｔｏｍｉｃ％以下であることが好ましい。
また、基板の一方の面上に、少なくとも、ゲート電極、ゲート絶縁膜、前記半導体層、およびソース・ドレイン電極を有する構成とされていることが好ましい。
【０００８】
また、本発明の薄膜トランジスタの製造方法は、基板の一方の面上に、少なくとも、ゲート電極、ゲート絶縁膜、半導体層、およびソース・ドレイン電極を形成し、
前記半導体層はスパッタリングを用いて、Ｚｎ、Ｏ、Ｎ、およびＺｒを含む半導体を材料とすることにより形成し、
前記スパッタリングは、Ｚｒのスパッタターゲットに第１の電力を印加するとともにＺｎのスパッタターゲットに第２の電力を印加し、
前記Ｚｒのスパッタターゲットに印加する該第１の電力は、前記半導体層に含まれるＺｒの該半導体層全体に対する割合が、０．７ａｔｏｍｉｃ％以上、かつ１．５ａｔｏｍｉｃ％以下となる値に調整することを特徴とするものである。
ここで、「第１の電力」および「第２の電力」とは、ＤＣパワーあるいはＲＦ電力等の電力の種類を称し、第１の電力および第２の電力が異種であっても同種であっても良い。例えば、第１の電力をＤＣ電力、第２の電力をＲＦ電力とすることができる。
【発明の効果】
【０００９】
酸窒化亜鉛を半導体層に用いた薄膜トランジスタにおいて、本願発明者等の測定、考察によれば、ジルコニウム（Ｚｒ）の添加量が所定値を超えると移動度が減少する。
Ｚｒの添加量が所定値を超えると移動度が減少するのは、半導体層の全体の原子数に対するＺｒの原子数の割合に応じてキャリアの散乱も増加し、所定値からは、キャリアの散乱による影響の方が大きくなってしまうことが考えられる。
【００１０】
また、ドレイン電圧が所定の電圧値のときに、ドレイン電流が所定の電流値となるときのゲート電圧で定義されるしきい値電圧の変化（ΔＶｔｈ）は、Ｚｒを添加することでその値を小さくすることが可能となる。しかし、このしきい値電圧の変化（ΔＶｔｈ）もＺｒを添加し過ぎると、逆に増大する。なお、上記所定の電圧値としては、例えば1V、上記所定の電流値としては、例えば10-7Aとする。
【００１１】
本発明者等の測定の結果、Ｚｒの添加量に対して、０．７ａｔｏｍｉｃ％以上、かつ１．５ａｔｏｍｉｃ％以下とすることにより、高い移動度を維持しつつ経年的な電気的安定性を得られることが見出されたので、本発明の薄膜トランジスタにおいては、半導体層全体原子数に対するＺｒの原子数を０．７ａｔｏｍｉｃ％以上、かつ１．５ａｔｏｍｉｃ％以下に設定している。
したがって、本発明の薄膜トランジスタおよびその製造方法によれば、高い移動度を維持しつつ、経年的な電気的特性の安定化を図ることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る薄膜トランジスタの断面構造を示すものである。
【図２】本発明の実施例１に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力２０Ｗ）を示すグラフである。
【図３】本発明の実施例２に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力４０Ｗ）を示すグラフである。
【図４】本発明の実施例３に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力５０Ｗ）を示すグラフである。
【図５】本発明の実施例４に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力６０Ｗ）を示すグラフである。
【図６】本発明の実施例５に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力７０Ｗ）を示すグラフである。
【図７】本発明の実施例６に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力８０Ｗ）を示すグラフである。
【図８】本発明の実施例７に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力９０Ｗ）を示すグラフである。
【図９】本発明の実施例８に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力１００Ｗ）を示すグラフである。
【図１０】比較例に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力０Ｗ）を示すグラフである。
【図１１】半導体層中のＺｒ量の、Ｚｒスパッタターゲットに加えたＤＣパワーに対する依存性を示すグラフである。
【図１２】薄膜トランジスタのしきい値電圧変化（ΔＶｔｈ）の、Ｚｒスパッタターゲットに印加しＤＣパワーに対する依存性を示すグラフである。
【図１３】薄膜トランジスタの移動度の、Ｚｒスパッタターゲットに印加しＤＣパワーに対する依存性を示すグラフである。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態に係る薄膜トランジスタを図面を用いて説明する。
図１は本実施形態に係る薄膜トランジスタの構造を示すものである。
本発明の薄膜トランジスタ（以下、ＴＦＴと称する）は、まず、基板１の上にゲート電極２およびゲート絶縁膜３を順次形成し、次に、半導体層（ジルコニウムを添加した酸窒化亜鉛層）（活性層）４を形成し、その上にソース電極５およびドレイン電極６を形成してなる。
【００１４】
本実施形態に係るＴＦＴは、薄膜トランジスタの基板１について、種々の材質のものを用いることができ、シリコン基板、ガラス基板、プラスチック基板等、用途に応じて選択することができる。
【００１５】
本実施形態に係る薄膜トランジスタは、図１に示すようにボトムゲート型であり、かつトップコンタクト型であるが、本発明を適用し得るＴＦＴのタイプとしては、この構造に限られるものではない。例えばゲート電極の下側にゲート絶縁膜と半導体層を順に備えたトップゲート型のＴＦＴ、あるいは、ソース電極とドレイン電極が半導体層の下側に配されるボトムコンタクト型のＴＦＴでもよい。
【００１６】
上記基板１としては、種々の材質のものを用いることができ、シリコン、ガラスあるいはプラスチック樹脂等から構成されるが、フレキシブルなプラスチックフィルムで構成することにより、フレキシブルなディスプレイ（例えば有機ELディスプレイ）を形成することが可能である。
プラスチックフィルムとしては、たとえばＰＥＴ、ＰＥＮ、ポリイミド等を用いたものが挙げられる。
【００１７】
上記ゲート電極２およびゲート絶縁膜３の構成材料として種々の周知の材料を用いることができる。
ゲート電極２としては、例えば、電気抵抗率の低いＡｌやＣｕの金属、耐熱性の高いＭｏ、Ｃｒ、Ｔｉ等の高融点金属、さらには、これら金属の合金を用いることができる。なお、ゲート電極２は、フォトリソグラフィー法（紫外線露光による微細加工技術）等を用いて、必要な大きさ、形状に、パターニングされている。
また、ゲート絶縁膜３としては、シリコン酸化膜、シリコン窒化膜、さらにはシリコン酸窒化膜等が代表的に例示される。
その他に、Ａｌ2Ｏ3やＹ2Ｏ3等の酸化物や、これらを積層したものを用いることもできる。
【００１８】
上記半導体層（活性層）４は、少なくともＺｎ、Ｏ、Ｎ、およびＺｒを含んで構成される、Ｚｒを添加した酸窒化物からなり、上記Ｚｎ、Ｏ、Ｎ、およびＺｒの原子数の合計に対する各金属元素の原子数の比が下記式（１）を満足する。なお、下記式（１）において、Ｚｎ、Ｏ、Ｎ、およびＺｒは、各々、Ｚｎ、Ｏ、Ｎ、およびＺｒの原子数を表す。
０．７atomic%  ≦ Ｚｒ／（Ｚｎ＋Ｏ＋Ｎ＋Ｚｒ）≦  １．５atomic%・・・（１）
【００１９】
上記式（１）に示すＺｒの原子数比が小さ過ぎると、経年的な電気的特性が安定化しない。したがって、上記Ｚｒの原子数比は０．７ａｔｏｍｉｃ％以上とする必要がある。
【００２０】
しかしながら、Ｚｒの原子数比が大き過ぎると、移動度の低下を招くとともに、経年的な電気的特性の安定化等に問題が生じるため、１．５ａｔｏｍｉｃ％以下とする必要がある。
また、上述したソース電極５およびドレイン電極６は、例えば、モリブデンやアルミニウムなどの金属により構成される。
【００２１】
次に、本発明の実施形態に係る薄膜トランジスタの製造方法を図１を参照して説明する。
本実施形態の製造方法においては、まず、ガラスや樹脂等からなる基板１を洗浄し、基板１の表面にバリア層や平坦化層（無機薄膜や有機薄膜）を形成し（図示せず）、その後、ゲート電極２を積層し、必要な形状にパターニングする。なお、微細形状をパターニングするには、フォトリソグラフィー法（紫外線露光による微細加工技術）を用いる。
【００２２】
次に、ゲート電極２上および基板１（ゲート電極２が形成されていない領域）上にゲート絶縁膜３を形成する。ゲート絶縁膜３としては、シリコン酸化膜（SiO2）を例えば１００ｎｍの厚みに形成したものを用いる。成膜は化学気相成長法やスパッタリング法を用いる。勿論、有機材料を用いて成膜することもできる。
【００２３】
続いて、Ｚｒを添加した酸窒化亜鉛からなる半導体層４をスパッタリングを用いて形成する。
【００２４】
次に、ソース電極５およびドレイン電極６を、スパッタリング等を用いて形成する。なお、半導体層４上にエッチングストップ層を導入すれば半導体特性の劣化を抑制することができるので好ましい。電極の材料としては、ITO、IZOなどの透明電極や、Al、Ag、Cr、Mo、Ti等の金属電極やこれらの合金を用いることができる。
【００２５】
なお、積層された積層体（基板１、ゲート電極２、ゲート絶縁膜３、半導体層４、ソース電極５およびドレイン電極６）の上表面に保護膜を形成することも可能である。
【実施例】
【００２６】
以下、本発明の実施例に係るＴＦＴについて、比較例との比較を行うことにより説明する。
【００２７】
＜サンプルの作成＞
まず、実施例に係るＴＦＴは、ゲート電極を兼ねた高ドープシリコン基板上にSiO2熱酸化膜からなるゲート絶縁膜をシリコンの熱酸化により100nmの厚さに形成した。
そのゲート絶縁膜の上に、スパッタ装置により、ＺｎスパッタターゲットおよびＺｒスパッタターゲットを用い、共スパッタリングにより半導体層（活性層）を10nmの厚さに成膜した。
半導体層（活性層）の上に、ソース電極およびドレイン電極を積層し、さらにその上表面に保護膜を形成した。
【００２８】
なお、上記ＺｒスパッタターゲットにはＤＣパワーが印加されるようにし、ＤＣパワーの値を、２０〜１００Ｗの範囲で変化させるようにした（ＤＣパワーの値を大きくするほど、半導体に添加されるＺｒの量が多くなる（図１１を参照））。
ＤＣパワーの値を変化させる毎にＴＦＴの中間サンプルを作製した。
【００２９】
ＤＣパワーが２０Ｗのときを実施例１の中間サンプル、ＤＣパワーが４０Ｗのときを実施例２の中間サンプル、ＤＣパワーが５０Ｗのときを実施例３の中間サンプル、ＤＣパワーが６０Ｗのときを実施例４の中間サンプル、ＤＣパワーが７０Ｗのときを実施例５の中間サンプル、ＤＣパワーが８０Ｗのときを実施例６の中間サンプル、ＤＣパワーが９０Ｗのときを実施例７の中間サンプル、ＤＣパワーが１００Ｗのときを実施例８の中間サンプル、さらに共スパッタリングを行わず、Ｚｒが添加されていない状態のものを比較例の中間サンプルとした。
【００３０】
上記実施例１〜８の中間サンプルおよび比較例の中間サンプルについて、ＲＢＳ分析を行った。
ＲＢＳ分析法（ラザフォード後方散乱分析法）を行った結果、実施例２（ＤＣパワーが４０Ｗ）の中間サンプルは、半導体中のＺｒの組成比が０．７ａｔｏｍｉｃ％であり、実施例４（ＤＣパワーが６０Ｗ）の中間サンプルは、半導体中のＺｒの組成比が１．２ａｔｏｍｉｃ％であり、実施例６（ＤＣパワーが８０Ｗ）の中間サンプルは、半導体中のＺｒの組成比が１．７ａｔｏｍｉｃ％との測定結果が得られた。
【００３１】
半導体層の成膜後、ホットプレートを用いて、大気中で２００℃、１時間の熱処理を実施した。その後、ソース電極とドレイン電極を形成し、ＴＦＴの本サンプルを作製した。作製したＴＦＴはボトムゲート−トップコンタクト構造であり、チャネル長は８０μｍ、チャネル幅は５２０μｍとなるように、上述した実施例１〜８の本サンプルおよび比較例の本サンプルを作製した。
【００３２】
＜サンプルの測定＞
これらの各サンプルにおける、ＴＦＴのゲート電圧−ドレイン電流特性の測定は、半導体パラメータアナライザを用い、ＴＦＴを作製した日、およびその日から１ヶ月後に相当する日において、互いに同様の測定を実施した。
【００３３】
[実施例１]
・半導体膜のスパッタ製膜条件
成膜時のガス流量：Ar/O2/N2=5/0.5/10 sccm
成膜時の圧力：0.6 Pa
半導体層（活性層）の厚さ：10nm
印加電力：RF100W（Ｚｎスパッタターゲット），
：DC20W（Ｚｒスパッタターゲット）
上記実施例１の条件で作製したＴＦＴのゲート電圧−ドレイン電流特性を図２に示す。
【００３４】
[実施例２]
Ｚｒスパッタターゲットの印加電力をDC40Wとしたこと以外は、実施例１の場合と同様
の条件で作製した。
上記実施例２の条件で作製したＴＦＴのゲート電圧−ドレイン電流特性を図３に示す。
【００３５】
[実施例３]
Ｚｒスパッタターゲットの印加電力をDC50Wとしたこと以外は、実施例１の場合と同様
の条件で作製した。
上記実施例３の条件で作製したＴＦＴのゲート電圧−ドレイン電流特性を図４に示す。
【００３６】
[実施例４]
Ｚｒスパッタターゲットの印加電力をDC60Wとしたこと以外は、実施例１の場合と同様
の条件で作製した。
上記実施例４の条件で作製したＴＦＴのゲート電圧−ドレイン電流特性を図５に示す。[実施例５]
Ｚｒスパッタターゲットの印加電力をDC70Wとしたこと以外は、実施例１の場合と同様
の条件で作製した。
上記実施例５の条件で作製したＴＦＴのゲート電圧−ドレイン電流特性を図６に示す。
【００３７】
[実施例６]
Ｚｒスパッタターゲットの印加電力をDC80Wとしたこと以外は、実施例１の場合と同様
の条件で作製した。
上記実施例６の条件で作製したＴＦＴのゲート電圧−ドレイン電流特性を図７に示す。[実施例７]
Ｚｒスパッタターゲットの印加電力をDC90Wとしたこと以外は、実施例１の場合と同様
の条件で作製した。
上記実施例７の条件で作製したＴＦＴのゲート電圧−ドレイン電流特性を図８に示す。
【００３８】
[実施例８]
Ｚｒスパッタターゲットの印加電力をDC100Wとしたこと以外は、実施例１の場合と同様の条件で作製した。
上記実施例８の条件で作製したＴＦＴのゲート電圧−ドレイン電流特性を図９に示す。[比較例]
Ｚｒスパッタターゲットに電力を印加しなかったこと以外は、実施例１の場合と同様の条件で作製した。
上記比較例の条件で作製したＴＦＴのゲート電圧−ドレイン電流特性を図１０に示す。
図１０によれば、比較例のＴＦＴのゲート電圧−ドレイン電流特性は、サンプル作製日にはドレイン電流が立ち上がるゲート電圧値は約−６Ｖ程度であるが、サンプル作製日から１ヶ月経過後には、ドレイン電流が立ち上がるゲート電圧値が約−９Ｖ程度まで低下し、経時変化が大きいことが明らかである。
【００３９】
図１２に、実施例１〜８および比較例に係るＴＦＴに関し、しきい値電圧変化（ΔＶｔｈ）の、Ｚｒスパッタターゲットに加えたＤＣ電力に対する依存性を示す（横軸はＤＣパワー（ＤＣ電力（Ｗ））の値であり、縦軸はしきい値電圧変化（ΔＶｔｈ（Ｖ））の値である）。
ここで、しきい値電圧は、ドレイン電圧が１Ｖのときに、ドレイン電流が10-7 Ａとな
るときのゲート電圧で定義し、しきい値電圧変化（ΔＶｔｈ（Ｖ））は、ＴＦＴサンプルの作製日に測定したしきい値電圧と、ＴＦＴサンプルの作製日から１ヶ月経過後に測定したしきい値電圧の差の絶対値により定義した。
【００４０】
図１２に示すように、しきい値電圧変化（ΔＶｔｈ）の大きさは、Ｚｒの添加がない場合(ＤＣパワーが０Ｗの場合）に比べて、実施例２乃至５のようにＺｒを適量だけ添加す
ることで、その値を小さくすることができ、ＤＣパワーが７０Ｗの場合に、しきい値電圧変化が最小となっている。
【００４１】
この図１２から明らかなように、ＤＣパワーが０Ｗの場合よりもしきい値電圧変化（ΔＶｔｈ）の値が小さくなるのは、スパッタターゲットに印加するＤＣパワーが４０Ｗ以上、かつ７０Ｗ以下の場合である。
なお、実施例１の場合（図２参照）のように、Ｚｒスパッタターゲットに印加する直流電力が２０Ｗと低い場合と、実施例６の場合（図７参照）のように、Ｚｒスパッタターゲットに印加する直流電力が８０Ｗと高い場合には、上記範囲を外れ、比較例よりも、サンプル作製日から１ヶ月後の経時変化が大きくなり、良好なサンプルを得ることができなかった。
【００４２】
また、実施例７、８の場合（図８、９を参照）のように、Ｚｒスパッタターゲットに印加する直流電力が９０Ｗ、１００Ｗとさらに高い場合には、そもそもドレイン電流が低下し（１０−１０Ａ程度以下）、良好なサンプルは得られなかった。
【００４３】
次に、図１３に、実施例１〜８および比較例に係るＴＦＴに関し、ＴＦＴの移動度の、Ｚｒスパッタターゲットに加えたＤＣパワーに対する依存性を示す（横軸はＤＣパワー）の値であり、縦軸は移動度（ｃｍ２/Ｖｓ）の値である。
【００４４】
Ｚｒスパッタターゲットに印加するＤＣパワーが２０Ｗの場合、Ｚｒが添加されていない場合（０Ｗ）以上の移動度が得られており、４０ＷではＺｒが添加されていない場合（０Ｗ）とほぼ同等の移動度であった。また、印加するＤＣパワーが５０Ｗ以上の場合には、Ｚｒを添加していない場合（０Ｗ）よりも低い状態となったが、７０Ｗにおいても移動度が２３ｃｍ２／Ｖｓであり、ＩＧＺＯ−ＴＦＴの２倍以上の高い値が得られた。また８０Ｗの場合には移動度が８ｃｍ２／Ｖｓであり、ＩＧＺＯ−ＴＦＴと同程度となった。
【００４５】
許容できる移動度の最小値を２０ｃｍ２/Ｖｓとすると、ＤＣパワーは２０Ｗ以上、か
つ７０Ｗ以下の範囲となる。
【００４６】
図１２および図１３に示す測定結果から、移動度が一般的なＩＧＺＯの場合の１０ｃｍ２/Ｖｓを超え、かつ経年的な電気的特性の変化が、Ｚｒを添加しない場合（０Ｗ）より
も小さい値となる範囲は、ＤＣパワーが４０Ｗ以上で７０Ｗ以下とした場合となる。
図１１は、半導体層中のＺｒ量の、Ｚｒスパッタターゲットに加えたＤＣパワーに対する依存性を示すグラフである。図１１に示すグラフから、ＤＣパワーが７０Ｗの場合、半導体層中のＺｒは１．５ａｔｏｍｉｃ％であり、ＤＣパワーが４０Ｗの場合、半導体層中のＺｒは０．７ａｔｏｍｉｃ％であることが分かる。
【００４７】
なお、ＤＣパワーが４０Ｗのときの半導体層中のＺｒの組成比は、ＲＢＳ分析法を用いた測定結果により０．７Ｗ（実施例２）を得ているが、ＤＣパワーが７０Ｗのときの半導体層中のＺｒの組成比は、図１１のグラフを用いた補間法により１．５ａｔｏｍｉｃ％（実施例５）を得た。
【００４８】
本発明の薄膜トランジスタおよびその製造方法によれば、半導体層中のＺｒの組成比を、０．７ａｔｏｍｉｃ％以上、かつ１．５ａｔｏｍｉｃ％以下に設定しているから、移動度を良好に維持しつつ、経年的な電気的特性の変化を抑制することができる。
【００４９】
本発明の薄膜トランジスタおよびその製造方法としては、上記実施形態に記載したものに限られるものではなく、その他の種々の態様の変更が可能である。
例えば、上記半導体層に含まれる元素としては、少なくとも、Ｚｎ、Ｏ、Ｎ、およびＺｒを含んでいればよく、その他の元素を微量含むことを排除するものではない。
【００５０】
また、本発明の薄膜トランジスタとしては、上記実施形態に限られるものではなく、実施形態において示す各層間に他の層を介在させることも可能である。
【００５１】
また、上記実施形態においては、半導体層を形成する際に、共スパッタリング法を用い、ＺｒスパッタターゲットにはＤＣパワーを、ＺｎスパッタターゲットにはＲＦ電力を印加するようにしているが、本発明の薄膜トランジスタを形成する際には、必ずしもこの電力印加手法に限られるものではなく、何れも、他の電力印加手法を用いることが可能である。
また、上述した薄膜トランジスタを用いて表示駆動部を形成し、例えば、有機ELディス
プレイ（OLED）やLCD等の種々の表示装置を形成することができる。
【符号の説明】
【００５２】
１    基板
２    ゲート電極
３    ゲート絶縁膜
４    半導体層
５    ソース電極
６    ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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