(57)【要約】【課題】ｎ型領域のパターンずれが無く、アバランシェ耐量が低下しない半導体装置を提供する。【解決手段】半導体装置は、第１導電型の半導体基板１と、第１導電型の第１半導体層２と、第２導電型の第２半導体層６と、第１導電型の第１半導体領域７と、トレンチ１８と、第２導電型の第２半導体領域４と、第２導電型の第３半導体領域３と、第１導電型の第４半導体領域１３と、を備える。第２半導体領域４は、第１半導体層２の内部に選択的に設けられ、第３半導体領域３は、第１半導体層２の内部に選択的に設けられ、トレンチ１８の底面に接する。第４半導体領域１３は、第２半導体領域４より深い位置に、トレンチ１８の長手方向と垂直に設けられている。【選択図】図１
2019121716.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側に設けられた第２導電型の第２半導体層と、
前記第２半導体層の内部に選択的に設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域と、
前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体層の内部に選択的に設けられた、第２導電型の第２半導体領域と、
前記第１半導体層の内部に選択的に設けられた、前記トレンチの底面に接する第２導電型の第３半導体領域と、
前記第１半導体層の内部に選択的に設けられた、前記第１半導体層よりも不純物濃度の高い第１導電型の第４半導体領域と、
を備え、
前記第４半導体領域は、前記第２半導体領域より深い位置に、前記トレンチの長手方向と垂直に設けられていることを特徴とする半導体装置。
【請求項２】
前記第２半導体領域は、前記第２半導体領域の一部を前記トレンチ側に延在することで、前記第３半導体領域の一部と接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第４半導体領域は、前記第２半導体領域と接することを特徴とする請求項１また２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が作製（製造）されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができるため、単位面積当たりの電流密度を増やすことができ、コスト面において有利である。
【０００３】
しかしながら、縦型ＭＯＳＦＥＴにトレンチ構造を形成するとチャネルを垂直方向に形成するためにトレンチ内壁全域をゲート絶縁膜で覆う構造となり、ゲート絶縁膜のトレンチ底部の部分がドレイン電極に近づくため、ゲート絶縁膜のトレンチ底部の部分に高電界が印加されやすい。特に、ワイドバンドギャップ半導体（シリコンよりもバンドギャップが広い半導体、例えば、炭化珪素（ＳｉＣ））では超高耐圧素子を作製するため、トレンチ底部のゲート絶縁膜への悪影響は、信頼性を大きく低下させる。
【０００４】
このような問題を解消する方法として、ストライプ状の平面パターンを有するトレンチ構造の縦型ＭＯＳＦＥＴにおいて、トレンチとトレンチの間にトレンチと平行にストライプ状のｐ+型領域を設け、さらに、トレンチ底に、トレンチと平行にストライプ状のｐ+型領域を設ける技術が提案されている（例えば、下記特許文献１参照）。
【０００５】
図１３は、従来の炭化珪素半導体装置の構造を示す断面図である。図１３に示す従来の炭化珪素半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）２００のおもて面（ｐ型ベース層１０６側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素基体（半導体チップ）２００は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）１０１上にｎ-型ドリフト層１０２、およびｐ型ベース層１０６となる各炭化珪素層を順にエピタキシャル成長させてなる。
【０００６】
ｎ-型ドリフト層１０２には、トレンチ１１８の底面全体を覆うように第１ｐ+型領域１０３が選択的に設けられている。また、ｎ-型ドリフト層１０２には、隣り合うトレンチ１１８間（メサ部）に、第２ｐ+型領域１０４が選択的に設けられている。符号１０７、１０９、１１０、１１２は、それぞれｎ+型ソース領域、ゲート絶縁膜、ゲート電極、およびソース電極である。
【０００７】
図１３の構成の縦型ＭＯＳＦＥＴにおいて、トレンチ１１８下部の第１ｐ+型領域１０３およびｐ型ベース層１０６下部の第２ｐ+型領域１０４によりゲート絶縁膜１０９への電界の集中を防ぐことができる。さらに、電界強度が最強となる箇所を第２ｐ+型領域１０４とすることができ、この箇所をゲート絶縁膜１０９と分離することができる。これにより、高電圧遮断時のゲート絶縁膜１０９の電界強度を低減させて絶縁破壊を防止することができる。
【０００８】
また、トレンチの長手方向に対して４５度傾斜する第１方向に延設された複数本の直線状のｐ型ディープ層が等間隔に並べられると共に、トレンチの長手方向に対して４５度傾斜し、かつ、第１方向に対して直交する第２方向に延設された複数本の直線状のｐ型ディープ層が等間隔に並べられるようにして、ブレークダウン時にｐ型ディープ層の一部に集中して電流が流れるようなアンバランスが生じることを防止する技術がある（例えば、下記特許文献２参照）。
【０００９】
また、ｐ型ディープ層の低濃度領域の不純物濃度を深さ方向に変え、低濃度領域のうちトレンチの側面および底部に位置する部分に反転層が形成されるようにすることにより、チャネルを通じて流れる電流が低濃度領域に形成された反転層を通じても流れるようにでき、オン抵抗の低減を図る技術がある（例えば、下記特許文献３参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００１−２６７５７０号公報
【特許文献２】特許第４６４０４３９号公報
【特許文献３】特許第５７２８９９２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記特許文献１の構造では、第１ｐ+型領域１０３と第２ｐ+型領域１０４の深さは同じ位置にあるため、耐圧破壊電圧が同じになりアバランシェ電流が流れるとトレンチ１１８の下にも電流が流れるため、トレンチ１１８の底部に電界が集中する場合がある。また、第１ｐ+型領域１０３、第２ｐ+型領域１０４を形成するときのずれにより、第１ｐ+型領域１０３が第２ｐ+型領域１０４より深くなると、トレンチ１１８の下にアバランシェ電流が流れやすくなるため、トレンチ１１８の底部に電界が集中し、ゲート絶縁膜１０９が絶縁破壊される場合がある。
【００１２】
このため、第２ｐ+型領域１０４の下部に、第２ｐ+型領域１０４と接するｎ-型ドリフト層１０２よりも不純物濃度が高いｎ型領域を設けることがある。低抵抗のｎ型領域を設けることにより、電流の流れる範囲が広がり、トレンチゲート構造から離れた位置まで電流が流れるようになり、トレンチ１１８の底部の電界集中を緩和することが可能となる。
【００１３】
しかしながら、ｎ型領域を形成する際に、パターンずれにより形成位置がずれる場合がある。この場合、ｎ型領域が第２ｐ+型領域１０４とのｐｎ接合が形成されず、トレンチ１１８の底部に電界が集中し、アバランシェ耐量が低下するという問題がある。
【００１４】
この発明は、上述した従来技術による問題点を解消するため、ｎ型領域のパターンずれが無く、アバランシェ耐量が低下しない半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域が設けられる。前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第１半導体層の内部に選択的に、第２導電型の第２半導体領域が設けられる。前記第１半導体層の内部に選択的に、前記トレンチの底面に接する第２導電型の第３半導体領域が設けられる。前記第１半導体層の内部に選択的に、前記第１半導体層よりも不純物濃度の高い第１導電型の第４半導体領域が設けられる。前記第４半導体領域は、前記第２半導体領域より深い位置に、前記トレンチの長手方向と垂直に設けられている。
【００１６】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記第２半導体領域の一部を前記トレンチ側に延在することで、前記第３半導体領域の一部と接続されていることを特徴とする。
【００１７】
また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は、前記第２半導体領域と接することを特徴とする。
【００１８】
上述した発明によれば、ｎ+型高濃度領域（第１導電型の第４半導体領域）が第１ｐ+型領域（第２導電型の第３半導体領域）および第２ｐ+型領域（第２導電型の第２半導体領域）より深い位置に、トレンチの長手方向と垂直の方向に設けられる。これにより、電流の流れる範囲が広がり、トレンチゲート構造から離れた位置まで電流が流れるようになり、トレンチの底部の電界集中を緩和することが可能となる。このため、活性部の耐圧を下げて、半導体装置の耐量を上げることができる。また、トレンチの底部でアバランシェを無くしてトレンチの負荷を下げることができ、半導体装置の信頼性を向上させることができる。また、パターンずれがなくなるため、パターンずれによる不良品が発生することを防止でき、半導体装置の製造の歩留まりを向上させることができる。
【発明の効果】
【００１９】
本発明にかかる半導体装置によれば、ｎ型領域のパターンずれが無く、アバランシェ耐量が低下しないという効果を奏する。
【図面の簡単な説明】
【００２０】
【図１】実施の形態にかかる炭化珪素半導体装置の構造を示す斜視図である。
【図２】実施の形態にかかる炭化珪素半導体装置の構造を示す図１のＡ−Ａ’部分の断面図である。
【図３】実施の形態にかかる炭化珪素半導体装置の構造を示す図１のＢ−Ｂ’部分の断面図である。
【図４】実施の形態にかかる炭化珪素半導体装置の構造を示す図１のＣ−Ｃ’部分の断面図である。
【図５】実施の形態にかかる炭化珪素半導体装置の構造を示す図２のＤ−Ｄ’部分の上面図である。
【図６】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。
【図７Ａ】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。
【図７Ｂ】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。
【図８Ａ】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。
【図８Ｂ】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。
【図９Ａ】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。
【図９Ｂ】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その７）。
【図１０】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その８）。
【図１１】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その９）。
【図１２】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１０）。
【図１３】従来の炭化珪素半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００２１】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同じとは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２２】
（実施の形態）
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。ここでは、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた半導体装置（炭化珪素半導体装置）の構造を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す斜視図である。図２は、実施の形態にかかる炭化珪素半導体装置の構造を示す図１のＡ−Ａ’部分の断面図である。図３は、実施の形態にかかる炭化珪素半導体装置の構造を示す図１のＢ−Ｂ’部分の断面図である。図４は、実施の形態にかかる炭化珪素半導体装置の構造を示す図１のＣ−Ｃ’部分の断面図である。図５は、実施の形態にかかる炭化珪素半導体装置の構造を示す図２のＤ−Ｄ’部分の上面図である。
【００２３】
図１〜図３には、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。図１〜図４に示す実施の形態にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）１００のおもて面（ｐ型ベース層６側の面）側にＭＯＳゲートを備えた縦型のＭＯＳＦＥＴである。
【００２４】
炭化珪素基体１００は、炭化珪素からなるｎ+型支持基板（第１導電型の半導体基板）１上にｎ-型ドリフト層（第１導電型の第１半導体層）２およびｐ型ベース層（第２導電型の第２半導体層）６となる各炭化珪素層を順にエピタキシャル成長させてなる。ＭＯＳゲートは、ｐ型ベース層６と、ｎ+型ソース領域（第１導電型の第１半導体領域）７、ｐ+型コンタクト領域８、トレンチ１８、ゲート絶縁膜９およびゲート電極１０で構成される。具体的には、ｎ-型ドリフト層２のソース側（ソース電極１２側）の表面層には、ｐ型ベース層６に接するようにｎ型領域５が設けられている。ｎ型領域５は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ  Ｓｐｒｅａｄｉｎｇ  Ｌａｙｅｒ：ＣＳＬ）である。このｎ型領域５は、例えば、基体おもて面（炭化珪素基体１００のおもて面）に平行な方向に一様に設けられている。
【００２５】
ｎ型領域５の内部には、第１ｐ+型領域（第２導電型の第３半導体領域）３、第２ｐ+型領域（第２導電型の第２半導体領域）４、ｎ+型高濃度領域（第１導電型の第４半導体領域）１３がそれぞれ選択的に設けられている。第１ｐ+型領域３は、後述するトレンチ１８の底面に接するように設けられている。第１ｐ+型領域３は、ｐ型ベース層６とｎ型領域５との界面よりもドレイン側に深い位置から、ｎ型領域５とｎ-型ドリフト層２との界面に達しない深さで設けられている。第１ｐ+型領域３を設けることで、トレンチ１８の底面付近に、第１ｐ+型領域３とｎ型領域５との間のｐｎ接合を形成することができる。第１ｐ+型領域３は、ｐ型ベース層６よりも不純物濃度が高い。
【００２６】
また、第１ｐ+型領域３の幅は、トレンチ１８の幅と同じかそれよりも広い。トレンチ１８の底部は、第１ｐ+型領域３に達してもよいし、ｐ型ベース層６と第１ｐ+型領域３に挟まれたｎ型領域５内に位置していてもよい。また、第２ｐ+型領域４は、隣り合うトレンチ１８間（メサ部）に選択的に設けられている。第１ｐ+型領域３、第２ｐ+型領域４は、ｐ型ベース層６よりも不純物濃度が高く、第１ｐ+型領域３と第２ｐ+型領域４は、例えばアルミニウム（Ａｌ）がドーピングされている。
【００２７】
第１ｐ+型領域３を設けることで、トレンチ１８の底部と深さ方向（ｙ軸の負の方向）に近い位置に、第１ｐ+型領域３とｎ型領域５とのｐｎ接合を形成することができる。このように、第１ｐ+型領域３とｎ型領域５とのｐｎ接合を形成することで、トレンチ１８の底部のゲート絶縁膜９に高電界が印加されることを防止することができる。このため、ワイドバンドギャップ半導体を半導体材料として用いた場合においても高耐電圧化が可能となる。また、トレンチ幅よりも幅の広い第１ｐ+型領域３を設けることで、トレンチ１８の底部の電界が集中するコーナー部の電界を緩和させることができるため、さらに耐電圧を高くすることができる。第１ｐ+型領域３と第２ｐ+型領域４は図１のＢ−Ｂ’断面で図３に示すように接続されている。
【００２８】
ここで、図５は、図２のＤ−Ｄ’部分の断面をソース電極１２側から見た図である。図５では、第１ｐ+型領域３、第２ｐ+型領域４、ｎ+型高濃度領域１３およびトレンチ１８の位置関係を示すため、ｎ+型高濃度領域１３およびトレンチ１８を点線で記載してある。なお、ｎ+型高濃度領域１３は、第１ｐ+型領域３および第２ｐ+型領域４より深い位置に設けられ、第１ｐ+型領域３および第２ｐ+型領域４は、トレンチ１８より深い位置に設けられる。第１ｐ+型領域３および第２ｐ+型領域４は、Ｂ−Ｂ’の部分では繋がっている。
【００２９】
図５に示すように、第１ｐ+型領域３と第２ｐ+型領域４は同時に形成した構造となっていてもよい。ｎ型領域５は、図５のように短冊状に配置される。図２は、第１ｐ+型領域３と第２ｐ+型領域４とが接続していない部分の断面図であり、図３は、第１ｐ+型領域３と第２ｐ+型領域４とが接続している部分の断面図である。一部を接続した構造とすることにより、第２ｐ+型領域４とｎ-型ドリフト層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極１２に退避させることでゲート絶縁膜９への負担を軽減し信頼性をあげることができる。
【００３０】
図２、図５に示すように、ｎ+型高濃度領域１３は、第１ｐ+型領域３および第２ｐ+型領域４より深い位置に、トレンチ１８の長手方向（図１、図５のｚ方向）と垂直の方向（図１、図５のｘ方向）にストライプ状に設けられる。例えば、図２のようにｎ+型高濃度領域１３のソース側（ソース電極１２側）の表面は、第１ｐ+型領域３および第２ｐ+型領域４の基板側の表面と接する。また、図４のように、ｎ+型高濃度領域１３は、第２ｐ+型領域４とｎ-型ドリフト層２との界面よりも深い位置まで設けられる。
【００３１】
ｎ+型高濃度領域１３は、ｎ-型ドリフト層２およびｎ型領域５よりも高い不純物濃度であり、ｎ+型高濃度領域１３の幅ｗは、例えば、１〜６３μｍ程度であり、第２ｐ+型領域４の底部からの深さｈは０．２μｍ程度である。ｎ+型高濃度領域１３は、図５のように短冊状のｎ型領域５の中央に設けられる。ｎ型領域５の幅ｗ１は、６３μｍ程度であるため、ｎ+型高濃度領域１３の幅ｗは、６３μｍ以下となる。また、幅ｗが狭すぎるとｎ+型高濃度領域１３の形成が困難になるため、１μｍ以上が好ましい。なお、短冊状のｎ型領域５間の間隔ｗ２は、例えば、１μｍ以上である。
【００３２】
このようなｎ+型高濃度領域１３を設けることにより、低抵抗のｎ+型高濃度領域１３により、電流の流れる範囲が広がり、トレンチゲート構造から離れた位置まで電流が流れるようになり、トレンチ１８の底部の電界集中を緩和することが可能となる。このため、オン状態のときに電流が流れる活性部の耐圧を下げて、半導体装置の耐量を上げることができる。また、トレンチ１８の底部でアバランシェを無くしてトレンチ１８の負荷を下げることができ、半導体装置の信頼性を向上できる。また、ｎ+型高濃度領域１３をトレンチ１８の長手方向と垂直の方向に設けられることにより、第１ｐ+型領域３、第２ｐ+型領域４の下部にｎ+型高濃度領域１３が位置するようになり、パターンずれがなくなる。このため、パターンずれによる不良品が発生することを防止でき、半導体装置の製造の歩留まりが向上する。
【００３３】
また、ｐ型ベース層６の内部には、互いに接するようにｎ+型ソース領域７およびｐ+型コンタクト領域８がそれぞれ選択的に設けられている。ｐ+型コンタクト領域８の深さは、例えばｎ+型ソース領域７と同じ深さでもよいし、ｎ+型ソース領域７よりも深くてもよい。
【００３４】
トレンチ１８は、基体おもて面からｎ+型ソース領域７およびｐ型ベース層６を貫通してｎ型領域５に達する。トレンチ１８の内部には、トレンチ１８の側壁に沿ってゲート絶縁膜９が設けられ、ゲート絶縁膜９の内側にゲート電極１０が設けられている。ゲート電極１０のソース側端部は、基体おもて面から外側に突出していてもいなくてもよい。ゲート電極１０は、図示省略する部分でゲートパッド（不図示）に電気的に接続されている。層間絶縁膜１１は、トレンチ１８に埋め込まれたゲート電極１０を覆うように基体おもて面全面に設けられている。
【００３５】
ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介してｎ+型ソース領域７およびｐ+型コンタクト領域８に接するとともに、層間絶縁膜１１によってゲート電極１０と電気的に絶縁されている。ソース電極１２と層間絶縁膜１１との間に、例えばソース電極１２からゲート電極１０側への金属原子の拡散を防止するバリアメタルを設けてもよい。ソース電極１２上には、ソース電極パッド（不図示）が設けられている。炭化珪素基体１００の裏面（ｎ+型ドレイン領域となるｎ+型炭化珪素基板１の裏面）には、ドレイン電極（不図示）が設けられている。
【００３６】
（実施の形態にかかる半導体装置の製造方法）
次に、実施の形態にかかる半導体装置の製造方法について説明する。図６〜図１２は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１を用意する。次に、ｎ+型炭化珪素基板１のおもて面に、上述したｎ-型ドリフト層２をエピタキシャル成長させる。例えば、ｎ-型ドリフト層２を形成するためのエピタキシャル成長の条件を、ｎ-型ドリフト層２の不純物濃度が１×１０16／ｃｍ3程度となるように設定してもよい。ここまでの状態が図６に記載される。
【００３７】
次に、ｎ-型ドリフト層２の上に、下側ｎ型領域５ａをエピタキシャル成長させる。例えば、下側ｎ型領域５ａを形成するためのエピタキシャル成長の条件を、下側ｎ型領域５ａの不純物濃度が１×１０17／ｃｍ3程度となるように設定してもよい。この下側ｎ型領域５ａは、ｎ型領域５の一部である。次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、下側ｎ型領域５ａの表面層に、ｎ+型高濃度領域１３を選択的に形成する。例えば、ｎ+型高濃度領域１３を形成するためのイオン注入時のドーズ量を、不純物濃度が４×１０17／ｃｍ3程度となるように設定してもよい。ここまでの状態が図７Ａ、図７Ｂに記載される。ここで、図７Ａは、図１のＡ−Ａ’部分の断面図であり、図７Ｂは、図１のＢ−Ｂ’部分の断面図である。
【００３８】
次に、下側ｎ型領域５ａ、ｎ+型高濃度領域１３の上に、中側ｎ型領域５ｂをエピタキシャル成長させる。例えば、中側ｎ型領域５ｂを形成するためのエピタキシャル成長の条件を、下側ｎ型領域５ａの不純物濃度と同程度となるように設定してもよい。この中側ｎ型領域５ｂは、ｎ型領域５の一部である。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、中側ｎ型領域５ｂの表面層に、下側第２ｐ+型領域４ａを選択的に形成する。この下側第２ｐ+型領域４ａは、第１ｐ+型領域３、第２ｐ+型領域４の一部となる。例えば、下側第２ｐ+型領域４ａを形成するためのイオン注入時のドーズ量を、不純物濃度が５×１０18／ｃｍ3程度となるように設定してもよい。ここまでの状態が図８Ａ、図８Ｂに記載される。ここで、図８Ａは、図１のＡ−Ａ’部分の断面図であり、図８Ｂは、図１のＢ−Ｂ’部分の断面図である。
【００３９】
次に、中側ｎ型領域５ｂ、下側第２ｐ+型領域４ａの上に、上側ｎ型領域５ｃをエピタキシャル成長させる。例えば、上側ｎ型領域５ｃを形成するためのエピタキシャル成長の条件を、下側ｎ型領域５ａの不純物濃度と同程度となるように設定してもよい。この上側ｎ型領域５ｃは、ｎ型領域５の一部であり、下側ｎ型領域５ａと、中側ｎ型領域５ｂと、上側ｎ型領域５ｃとを合わせて、ｎ型領域５となる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、上側ｎ型領域５ｃの表面層に、上側第２ｐ+型領域４ｂを選択的に形成する。この上側第２ｐ+型領域４ｂは、下側第２ｐ+型領域４ａの一部と組み合わせることにより、第２ｐ+型領域４となる。また、上側第２ｐ+型領域４ｂと組み合わせない下側第２ｐ+型領域４ａは、第１ｐ+型領域３となる。例えば、上側第２ｐ+型領域４ｂを形成するためのイオン注入時のドーズ量を、不純物濃度が下側第２ｐ+型領域４ａと同程度となるように設定してもよい。ここまでの状態が図９Ａ、図９Ｂに記載される。ここで、図９Ａは、図１のＡ−Ａ’部分の断面図であり、図９Ｂは、図１のＢ−Ｂ’部分の断面図である。
【００４０】
次に、上側ｎ型領域５ｂおよび上側第２ｐ+型領域４ｂの上に、ｐ型ベース層６をエピタキシャル成長させる。例えば、ｐ型ベース層６を形成するためのエピタキシャル成長の条件を、ｐ型ベース層６の不純物濃度が２×１０17／ｃｍ3程度となるように設定してもよい。これ以降に形成される部分は、Ａ−Ａ’部分の断面、Ｂ−Ｂ’部分の断面のどちらにも共通の部分であるため、図１のＢ−Ｂ’部分の断面図のみを記載する。
【００４１】
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｐ型ベース層６の表面層にｎ+型ソース領域７を選択的に形成する。例えば、ｎ+型ソース領域７を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０20／ｃｍ3程度となるように設定してもよい。ここまでの状態が図１０に記載される。
【００４２】
次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｐ型ベース層６の表面層に、ｎ+型ソース領域７に接するようにｐ+型コンタクト領域８を選択的に形成する。例えば、ｐ+型コンタクト領域８を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０20／ｃｍ3程度となるように設定してもよい。ｎ+型ソース領域７とｐ+型コンタクト領域８との形成順序を入れ替えてもよい。イオン注入が全て終わった後に、活性化アニールを施す。ここまでの状態が図１１に記載される。
【００４３】
次に、フォトリソグラフィおよびエッチングにより、ｎ+型ソース領域７およびｐ型ベース層６を貫通して、ｎ型領域５に達するトレンチ１８を形成する。また、トレンチ形成時のマスクには酸化膜を用いる。また、トレンチエッチング後に、トレンチ１８のダメージを除去するための等方性エッチングや、トレンチ１８の底部およびトレンチ１８の開口部の角を丸めるための水素アニールを施してもよい。等方性エッチングと水素アニールはどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に水素アニールを行ってもよい。ここまでの状態が図１２に記載される。
【００４４】
次に、炭化珪素基体１００のおもて面およびトレンチ１８の内壁に沿ってゲート絶縁膜９を形成する。次に、トレンチ１８に埋め込むように例えばポリシリコンを堆積しエッチングすることで、トレンチ１８の内部にゲート電極１０となるポリシリコンを残す。その際、エッチバックしてポリシリコンを基体表部より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでポリシリコンが基体表部より外側に突出していてもよい。
【００４５】
次に、ゲート電極１０を覆うように、炭化珪素基体１００のおもて面全面に層間絶縁膜１１を形成する。層間絶縁膜１１は、例えば、ＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ：ノンドープシリケートガラス）、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）、あるいはそれらの組み合わせで形成される。次に、層間絶縁膜１１およびゲート絶縁膜９をパターニングしてコンタクトホールを形成し、ｎ+型ソース領域７およびｐ+型コンタクト領域８を露出させる。
【００４６】
次に、層間絶縁膜１１を覆うようにバリアメタルを形成してパターニングし、ｎ+型ソース領域７およびｐ+型コンタクト領域８を再度露出させる。次に、ｎ+型ソース領域７に接するように、ソース電極１２を形成する。ソース電極１２は、バリアメタルを覆うように形成されてもよいし、コンタクトホール内にのみ残してもよい。
【００４７】
次に、コンタクトホールを埋め込むようにソース電極パッドを形成する。ソース電極パッドを形成するために堆積した金属層の一部をゲートパッドとしてもよい。ｎ+型炭化珪素基板１の裏面には、ドレイン電極のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）蒸着などで形成し、ドレイン電極を形成する。
【００４８】
上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。このようにして、図１〜図４に示すＭＯＳＦＥＴが完成する。
【００４９】
以上、説明したように、実施の形態によれば、ｎ+型高濃度領域が第１ｐ+型領域および第２ｐ+型領域より深い位置に、トレンチの長手方向と垂直の方向に設けられる。これにより、電流の流れる範囲が広がり、トレンチゲート構造から離れた位置まで電流が流れるようになり、トレンチの底部の電界集中を緩和することが可能となる。このため、活性部の耐圧を下げて、半導体装置の耐量を上げることができる。また、トレンチの底部でアバランシェを無くしてトレンチの負荷を下げることができ、半導体装置の信頼性を向上させることができる。また、パターンずれがなくなるため、パターンずれによる不良品が発生することを防止でき、半導体装置の製造の歩留まりを向上させることができる。
【００５０】
以上において本発明では、シリコン基板の第１主面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、半導体の種類（例えば、炭化珪素（ＳｉＣ）など）、基板主面の面方位などを種々変更可能である。また、本発明では、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００５１】
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
【符号の説明】
【００５２】
１、１０１  ｎ+型炭化珪素基板
２、１０２  ｎ-型ドリフト層
３、１０３  第１ｐ+型領域
４、１０４  第２ｐ+型領域
４ａ  下側第２ｐ+型領域
４ｂ  上側第２ｐ+型領域
５  ｎ型領域
５ａ  下側ｎ型領域
５ｂ  中側ｎ型領域
５ｃ  上側ｎ型領域
６、１０６  ｐ型ベース層
７、１０７  ｎ+型ソース領域
８、１０８  ｐ+型コンタクト領域
９、１０９  ゲート絶縁膜
１０、１１０  ゲート電極
１１  層間絶縁膜
１２、１１２  ソース電極
１３  ｎ+型高濃度領域
１８、１１８  トレンチ
１００、２００  半導体基体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
2019121716.tif 000009
【図７Ｂ】
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【図８Ａ】
2019121716.tif 000011
【図８Ｂ】
2019121716.tif 000012
【図９Ａ】
2019121716.tif 000013
【図９Ｂ】
2019121716.tif 000014
【図１０】
2019121716.tif 000015
【図１１】
2019121716.tif 000016
【図１２】
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【図１３】
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【手続補正書】
【提出日】平成30年11月29日(2018.11.29)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2019121716.tif 000019
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2019121716.tif 000020
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
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