(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】半導体基板ＳＢ上に、絶縁膜ＩＦ１および保護膜ＳＮを形成する。領域１Ａａの絶縁膜ＩＦ１および保護膜ＳＮを選択的に除去し、露出した半導体基板ＳＢ上に絶縁膜ＩＦ２を形成する。領域１Ａｂ、領域２Ａおよび領域３Ａの絶縁膜ＩＦ１が保護膜ＳＮに覆われている状態において、半導体基板ＳＢに対して、窒素を含む雰囲気中で熱処理を行うことにより、領域１Ａａにおける半導体基板ＳＢと絶縁膜ＩＦ２との界面に窒素を導入する。すなわち、半導体基板ＳＢと絶縁膜ＩＦ２との界面に窒素導入箇所ＮＯが形成される。ここで、保護膜ＳＮは窒化防止膜として機能している。【選択図】図８
2019079845.tif 000002
【特許請求の範囲】
【請求項１】
第１ＭＩＳＦＥＴが形成される第１領域、および、第２ＭＩＳＦＥＴが形成される第２領域を有する半導体装置の製造方法であって、
（ａ）前記第１領域および前記第２領域の半導体基板上に、第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜上に、前記第１絶縁膜とは異なる材料からなる保護膜を形成する工程、
（ｃ）前記第１領域の前記保護膜および前記第１絶縁膜を選択的に除去することにより、前記第１領域の前記半導体基板を露出させる工程、
（ｄ）前記（ｃ）工程後、前記第１領域の前記半導体基板上に、第２絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第２領域の前記第１絶縁膜が前記保護膜で覆われている状態において、前記半導体基板に対して、窒素を含む雰囲気中で熱処理を行うことにより、前記第１領域における前記半導体基板と前記第２絶縁膜との界面に窒素を導入する工程、
（ｆ）前記（ｅ）工程後、前記第２領域の前記保護膜を除去する工程、
（ｇ）前記（ｆ）工程後、前記第１領域の前記第２絶縁膜上、および、前記第２領域の前記第１絶縁膜上に、第１導電性膜を形成する工程、
（ｈ）前記第１導電性膜をパターニングすることにより、前記第１領域に前記第１ＭＩＳＦＥＴの第１ゲート電極を、前記第２領域に前記第２ＭＩＳＦＥＴの第２ゲート電極を、それぞれ形成する工程、
を有する、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、更に、
前記（ｅ）工程後であって前記（ｆ）工程前に、
（ｉ）前記第１領域の前記第２絶縁膜上、および、前記第２領域の前記保護膜上に、第３絶縁膜を形成する工程、
（ｊ）前記第３絶縁膜上に、第４絶縁膜を形成する工程、
（ｋ）前記（ｊ）工程後、前記第１領域の前記第４絶縁膜および前記第３絶縁膜が残されるように、前記第２領域の前記第４絶縁膜および前記第３絶縁膜を選択的に除去する工程、
を有し、
前記（ｇ）工程で、前記第１領域の前記第１導電性膜は、前記第４絶縁膜上に形成され、
前記（ｈ）工程で、前記第１領域の前記第１ゲート電極は、前記第４絶縁膜上に形成され、
前記第１ＭＩＳＦＥＴの第１ゲート絶縁膜は、前記第１領域の前記第２絶縁膜、前記第３絶縁膜および前記第４絶縁膜を有する、半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記第３絶縁膜および前記保護膜は、同じ材料からなり、
前記（ｋ）工程における前記第３絶縁膜の除去と、前記（ｆ）工程における前記保護膜の除去は、同じエッチング処理によって行われる、半導体装置の製造方法。
【請求項４】
請求項２に記載の半導体装置の製造方法において、更に、
前記（ｆ）工程後であって前記（ｇ）工程前に、
前記第１領域の前記第４絶縁膜の表面、および、前記第２領域の前記第１絶縁膜の表面に、窒素を含む雰囲気中でプラズマ処理を行う工程、
を有する、半導体装置の製造方法。
【請求項５】
請求項２に記載の半導体装置の製造方法において、
前記第３絶縁膜は、電荷蓄積層であり、
前記第１ＭＩＳＦＥＴは、不揮発性メモリセルの一部を構成する、半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記第３絶縁膜は、窒化シリコン膜からなり、
前記第２絶縁膜および前記第４絶縁膜は、酸化シリコン膜からなる、半導体装置の製造方法。
【請求項７】
請求項５に記載の半導体装置の製造方法において、
前記不揮発性メモリセルは、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとを有し、
前記第２ＭＩＳＦＥＴは、前記不揮発性メモリセルの選択トランジスタを構成する、半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴは、それぞれｎ型のトランジスタである、半導体装置の製造方法。
【請求項９】
請求項１に記載の半導体装置の製造方法において、
前記第１ＭＩＳＦＥＴは、ｎ型のトランジスタであり、
前記第２ＭＩＳＦＥＴは、ｐ型のトランジスタである、半導体装置の製造方法。
【請求項１０】
請求項１に記載の半導体装置の製造方法において、
前記（ｅ）工程において、前記第２領域における前記半導体基板と前記第１絶縁膜との界面に導入される窒素の量は、前記第１領域における前記半導体基板と前記第２絶縁膜との界面に導入される窒素の量よりも少ない、半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記（ｅ）工程において、前記保護膜は、窒化防止膜として機能している、半導体装置の製造方法。
【請求項１２】
請求項１に記載の半導体装置の製造方法において、
前記半導体装置は、第３ＭＩＳＦＥＴが形成される第３領域を更に含み、
前記第３領域の前記半導体基板上には絶縁層が形成されており、
前記絶縁層上には第１半導体層が形成されており、
前記（ａ）工程で形成される前記第１絶縁膜は、前記第３領域の前記第１半導体層上にも形成され、
前記（ｅ）工程で行われる前記熱処理は、前記第３領域の前記第１絶縁膜が前記保護膜に覆われている状態において行われ、
前記（ｆ）工程では、前記第３領域の前記保護膜も除去され、
前記（ｆ）工程後であって前記（ｇ）工程前に、更に、
（ｉ）前記第１領域の前記第２絶縁膜、および、前記第２領域の前記第１絶縁膜を残すように、前記第３領域の前記第１絶縁膜を選択的に除去する工程、
（ｊ）前記（ｉ）工程後に、前記第３領域の前記第１半導体層上に、第５絶縁膜を形成する工程、
を有し、
前記（ｇ）工程で形成される前記第１導電性膜は、前記第３領域の前記第５絶縁膜上にも形成され、
前記（ｈ）工程では、前記第１導電性膜をパターニングすることにより、前記第３領域に第３ゲート電極が形成される、半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記第５絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも薄い、半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記第３ＭＩＳＦＥＴの駆動電圧は、前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴの駆動電圧よりも低い、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、不揮発性メモリセルを有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性メモリセルとして、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）およびフラッシュメモリが広く使用されている。これらの不揮発性メモリセルは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極下に、酸化膜などの絶縁膜で挟まれた浮遊ゲート電極またはトラップ性絶縁膜を有しており、この浮遊ゲート電極またはトラップ性絶縁膜に蓄積された電荷状態を記憶情報としている。このトラップ性絶縁膜は、電荷の蓄積可能な絶縁層を言い、一例として、窒化シリコン膜などが挙げられる。このような不揮発性メモリセルとして、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型トランジスタが広く用いられている。
【０００３】
例えば、特許文献１には、半導体基板上に、耐圧の異なる３種類のトランジスタと、ＭＯＮＯＳ型トランジスタとを形成する技術が開示されている。
【０００４】
また、特許文献２には、ＭＯＳトランジスタ領域と不揮発性メモリトランジスタ領域とを有する半導体基板の全面に、下から酸化膜、窒化膜および酸化膜の順に積層された絶縁層（ＯＮＯ膜）を形成した後、ＭＯＳトランジスタ領域上に形成されたＯＮＯ膜を除去する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−１１８９７４号公報
【特許文献２】米国特許第８９１６４３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＭＯＮＯＳ型トランジスタのゲート絶縁膜は、まず半導体基板を熱酸化することにより下層膜となる酸化シリコン膜を形成し、下層膜上に電荷蓄積層となる窒化シリコン膜を形成し、電荷蓄積層上に上層膜となる酸化シリコン膜を形成する。この時、リテンションなどの不揮発性メモリ特性を向上させる目的で、下層膜に対してＮＯ雰囲気またはＮ２Ｏ雰囲気で熱処理を行い、下層膜と半導体基板の界面に窒素を導入する。しかしながら、この熱処理は半導体基板全面に施されるため、この熱処理によって、ＭＯＮＯＳ型トランジスタとは別の領域に形成されるＭＩＳＦＥＴの特性が、変動するまたは劣化する恐れがある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、第１ＭＩＳＦＥＴが形成される第１領域、および、第２ＭＩＳＦＥＴが形成される第２領域を有する半導体装置の製造方法は、（ａ）第１領域および第２領域の半導体基板上に、第１絶縁膜を形成する工程、（ｂ）第１絶縁膜上に、第１絶縁膜とは異なる材料からなる保護膜を形成する工程、を有する。また、半導体装置の製造方法は、（ｃ）第１領域の保護膜および第１絶縁膜を選択的に除去することにより、第１領域の半導体基板を露出させる工程、（ｄ）第１領域の半導体基板上に、第２絶縁膜を形成する工程、を有する。また、半導体装置の製造方法は、（ｅ）第２領域の第１絶縁膜が保護膜に覆われている状態において、半導体基板に対して、窒素と酸素とを含む雰囲気中で熱処理を行うことにより、第１領域における半導体基板と第２絶縁膜との界面に窒素を導入する工程、を有する。また、半導体装置の製造方法は、（ｆ）第２領域の保護膜を除去する工程、（ｇ）第１領域の第２絶縁膜上、および、第２領域の第１絶縁膜上に、第１導電性膜を形成する工程、（ｈ）第１導電性膜をパターニングすることにより、第１領域に第１ＭＩＳＦＥＴの第１ゲート電極を形成し、第２領域に第２ゲート電極を形成する工程、を有する。
【発明の効果】
【０００９】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】一実施の形態の半導体装置である半導体チップのレイアウトを示す回路ブロック図である。
【図２】不揮発性メモリ回路の一部のメモリセルの回路図である。
【図３】不揮発性メモリ回路の一部のメモリセルの平面レイアウト図である。
【図４】一実施の形態の半導体装置の製造工程を示す断面図である。
【図５】図４に続く半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】検討例の半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１２】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１３】
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
【００１４】
（実施の形態）
図１は、本実施の形態の半導体装置である半導体チップＣＨＰの大まかなレイアウトを示す回路ブロック図である。
【００１５】
回路ブロックＣ１は、ＥＥＰＲＯＭおよびフラッシュメモリなどの不揮発性メモリ回路を構成し、半導体素子として、複数のメモリセルＭＣが形成されている領域である。
【００１６】
回路ブロックＣ２は、Ｉ／Ｏ（Input/Output）回路を構成し、半導体素子として、３．３Ｖ程度の電圧で駆動する高耐圧ＭＩＳＦＥＴが形成されている領域である。
【００１７】
回路ブロックＣ３は、ＣＰＵ（Central Processing Unit）を含むロジック回路、および、ＳＲＡＭ（Static Random Access Memory）を構成し、半導体素子として、高耐圧ＭＩＳＦＥＴよりも耐圧が低く、且つ、０．７５Ｖ程度の電圧で駆動する低耐圧ＭＩＳＦＥＴが形成されている領域である。
【００１８】
図２および図３の各々は、回路ブロックＣ１の不揮発性メモリ回路の一部を示しており、４つのメモリセル（不揮発性メモリセル）ＭＣの回路図および平面レイアウト図を示している。なお、図３は平面図であるが、図面を見易くするため、メモリゲート線ＭＧ０、ＭＧ１および制御ゲート線ＣＧ０、ＣＧ１にハッチングを付している。
【００１９】
１つのメモリセルＭＣは、メモリトランジスタＭＴｒおよび選択トランジスタＳＴｒを含み、例えばメモリゲート線ＭＧ０、制御ゲート線ＣＧ０、ビット線ＢＬ０およびソース線ＳＬ０に接続している。複数のメモリセルＭＣは、素子分離部ＳＴＩによって区画された活性領域ＡＲ０、ＡＲ１に形成されている。活性領域ＡＲ０、ＡＲ１は、主に、メモリセルＭＣのソース領域となる拡散領域ＭＳおよび不純物領域ＬＭＳ、並びに、メモリセルＭＣのドレイン領域となる拡散領域ＭＤおよび不純物領域ＬＭＤが形成されている領域である。
【００２０】
図２および図３に示される各構成の説明を、メモリセルＭＣの断面図である図２０の領域１Ａも参照して行う。
【００２１】
メモリゲート線ＭＧ０、ＭＧ１の各々は、Ｘ方向に延在し、Ｘ方向で隣接する各メモリセルＭＣに接続し、且つ、図２０のメモリゲート電極ＭＧによって構成されている。
【００２２】
制御ゲート線ＣＧ０、ＣＧ１の各々は、Ｘ方向に延在し、Ｘ方向で隣接する各メモリセルＭＣに接続し、且つ、図２０の制御ゲート電極ＣＧによって構成されている。
【００２３】
ビット線ＢＬ０、ＢＬ１の各々は、Ｙ方向に延在する配線であり、Ｙ方向で隣接する各メモリセルＭＣに接続し、且つ、図２０のドレイン領域を構成する拡散領域ＭＤおよび不純物領域ＬＭＤと電気的に接続されている。なお、ビット線ＢＬ０、ＢＬ１を構成する配線は、例えば図２０に示される配線Ｍ１、または、配線Ｍ１より上層の配線（図示せず）である。
【００２４】
ソース線ＳＬ０，ＳＬ１の各々は、Ｙ方向に延在する配線であり、Ｙ方向で隣接する各メモリセルＭＣに接続し、且つ、図２０のソース領域を構成する拡散領域ＭＳおよび不純物領域ＬＭＳと電気的に接続されている。なお、ソース線ＳＬ０，ＳＬ１を構成する配線は、例えば図２０に示される配線Ｍ１、または、配線Ｍ１より上層の配線（図示せず）である。また、図示はしないが、ソース線ＳＬ０，ＳＬ１は、それぞれグローバルソース線に接続されており、共通の電位が供給される。
【００２５】
＜半導体装置の製造方法＞
以下に、本実施の形態の半導体装置の製造方法を、図４〜図２０を用いて説明する。まず、図４〜図２０において示される領域１Ａ〜３Ａについて説明する。
【００２６】
領域１Ａは、半導体チップＣＨＰのうち、回路ブロックＣ１の不揮発性メモリ回路を構成する半導体素子であるメモリセルＭＣが形成される領域であり、図３のＡ−Ａ線に沿った断面図に対応している。また、領域１Ａは領域１Ａａおよび領域１Ａｂを含み、領域１ＡａはメモリセルＭＣのメモリトランジスタＭＴｒが形成される領域であり、領域１ＡｂはメモリセルＭＣの選択トランジスタＳＴｒが形成される領域である。
【００２７】
領域２Ａは、半導体チップＣＨＰのうち、回路ブロックＣ２の高耐圧ＭＩＳＦＥＴであるｐ型のＭＩＳＦＥＴ１Ｑが形成される領域である。なお、回路ブロックＣ２にはｎ型の高耐圧ＭＩＳＦＥＴも形成されているが、ここではその説明を省略する。
【００２８】
領域３Ａは、半導体チップＣＨＰのうち、回路ブロックＣ３の低耐圧ＭＩＳＦＥＴであるｎ型のＭＩＳＦＥＴ２Ｑが形成される領域である。なお、回路ブロックＣ３にはｐ型の低耐圧ＭＩＳＦＥＴも形成されているが、ここではその説明を省略する。
【００２９】
図４には、支持基板である半導体基板ＳＢと、半導体基板ＳＢ上に形成された絶縁層ＢＸと、絶縁層ＢＸの上に形成された半導体層ＳＭと、を有する、所謂ＳＯＩ（Silicon On Insulator）基板が示されている。
【００３０】
半導体基板ＳＢは、好ましくは１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、例えばｐ型の単結晶シリコンからなる。絶縁層ＢＸは、例えば酸化シリコンからなり、絶縁層ＢＸの厚さは、例えば１０〜２０ｎｍ程度である。半導体層ＳＭは、好ましくは１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、半導体層ＳＭの厚さは、例えば１０〜２０ｎｍ程度である。なお、半導体層ＳＭには、イオン注入などによって不純物が導入されていない。
【００３１】
このようなＳＯＩ基板を準備する工程の一例を以下に説明する。ＳＯＩ基板は、例えば、ＳＩＭＯＸ（Separation by IMplanted OXygen）法で製造することができる。ＳＩＭＯＸ法では、シリコン（Ｓｉ）からなる半導体基板に高いエネルギーで酸素（Ｏ２）をイオン注入し、その後の熱処理でシリコンと酸素とを結合させ、半導体基板の表面よりも少し深い位置に酸化シリコンからなる絶縁層ＢＸを形成する。この場合、絶縁層ＢＸ上に残存するシリコンの薄膜が半導体層ＳＭとなり、絶縁層ＢＸ下の半導体基板が半導体基板ＳＢとなる。また、貼り合わせ法によりＳＯＩ基板を形成してもよい。貼り合わせ法では、例えば、シリコンからなる第１半導体基板の表面を酸化して絶縁層ＢＸを形成した後、その第１半導体基板にシリコンからなる第２半導体基板を高温下で圧着することにより貼り合わせ、その後、第２半導体基板を薄膜化する。この場合、絶縁層ＢＸ上に残存する第２半導体基板の薄膜が半導体層ＳＭとなり、絶縁層ＢＸ下の第１半導体基板が半導体基板ＳＢとなる。更に他の手法、例えばスマートカットプロセスなどを用いて、ＳＯＩ基板を製造することもできる。
【００３２】
次に、半導体層ＳＭ、絶縁層ＢＸおよび半導体基板ＳＢを貫くように溝を形成し、溝内に絶縁膜を埋め込むことにより素子分離部ＳＴＩ（図示は省略）を形成する。各領域１Ａ〜３Ａは、素子分離部ＳＴＩによって、互いに分離されている。
【００３３】
次に、フォトリソグラフィ法およびイオン注入法によって、領域２Ａの半導体基板ＳＢにｎ型のウェルＮＷを形成し、領域１Ａの半導体基板ＳＢにｎ型のウェルＤＮＷ１を形成し、ウェルＤＮＷ１内にｐ型のウェルＰＷ１を形成する。なお、領域１ＡのウェルＰＷ１の表面および領域２ＡのウェルＮＷの表面に、閾値調整などを目的とするイオン注入を行ってもよい。
【００３４】
次に、領域３Ａの半導体基板ＳＢに、フォトリソグラフィ法およびイオン注入法によって、ｎ型のウェルＤＮＷ２を形成し、ウェルＤＮＷ２内にｐ型のウェルＰＷ２を形成する。ウェルＰＷ２は、後述のゲート電極ＧＬと共に、ＭＩＳＦＥＴ２Ｑのゲートとして機能する領域であり、ウェルＰＷ２にゲート電極ＧＬとは独立した電圧を印加することによって、ＭＩＳＦＥＴ２Ｑの閾値を制御するための領域である。なお、ウェルＰＷ２に電圧を印加するために、領域３Ａの半導体層ＳＭおよび絶縁層ＢＸの一部を除去し、ウェルＰＷ２を露出して給電領域としているが、ここでは給電領域の説明は省略する。また、絶縁層ＢＸに接するウェルＰＷ２の表面に、ウェルＰＷ２よりも高濃度のｐ型不純物領域を形成してもよい。
【００３５】
次に、図５に示すように、領域３Ａの半導体層ＳＭと絶縁層ＢＸとを残すように、領域１Ａおよび領域２Ａの半導体層ＳＭと絶縁層ＢＸとを選択的に順次除去することにより、領域１Ａおよび領域２Ａの半導体基板ＳＢを露出させる。
【００３６】
次に、図６に示すように、例えば熱酸化法を用いて、領域３Ａの半導体層ＳＭ上、並びに、領域１Ａおよび領域２Ａの半導体基板ＳＢ上に、例えば酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。なお、絶縁膜ＩＦ１の膜厚は、８ｎｍ程度である。
【００３７】
次に、絶縁膜ＩＦ１上に、保護膜ＳＮを形成する。保護膜ＳＮは、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができ、例えば窒化シリコン膜からなる。また、保護膜ＳＮの膜厚は、５〜３０ｎｍ程度である。
【００３８】
この保護膜ＳＮは、後の工程のＮＯ処理によって、領域２Ａの絶縁膜ＩＦ１と半導体基板ＳＢとの間の界面、および、領域３Ａの絶縁膜ＩＦ１と半導体層ＳＭとの間の界面に、窒素が導入されることを防止するために設けられる。従って、保護膜ＳＮは、絶縁膜ＩＦ１とは異なる材料からなる膜であることが好ましい。また、保護膜ＳＮは、窒化防止膜として機能する膜であればよく、例えば多結晶シリコン膜または窒化チタン膜など、窒化シリコン膜以外の膜でも構わない。
【００３９】
次に、図７に示すように、領域１Ａｂ、領域２Ａおよび領域３Ａを覆い、且つ、領域１Ａａを露出するレジストパターンＰＲ１を形成する。次に、レジストパターンＰＲ１をマスクとして、エッチング処理を行うことにより、領域１Ａａにおいて、保護膜ＳＮおよび絶縁膜ＩＦ１が選択的に除去され、半導体基板ＳＢが露出される。その後、レジストパターンＰＲ１をアッシング処理によって除去する。
【００４０】
次に、図８に示すように、例えば熱酸化法を用いて、保護膜ＳＮに覆われていない領域に、例えば酸化シリコン膜からなる絶縁膜ＩＦ２を形成する。すなわち、領域１Ａａの半導体基板ＳＢ上に絶縁膜ＩＦ２が形成される。この時、他の領域は保護膜ＳＮで覆われているため、絶縁膜ＩＦ２は形成されない。なお、絶縁膜ＩＦ２の膜厚は、２〜３ｎｍ程度である。
【００４１】
次に、半導体基板ＳＢに対して、例えばＮＯ雰囲気またはＮ２Ｏ雰囲気のような、窒素を含む雰囲気中で熱処理を行う。以降はこの熱処理工程をＮＯ処理と称する。ＮＯ処理は、９００℃程度で６０秒程度の条件によって行われる。このＮＯ処理によって、領域１Ａａにおいて、絶縁膜ＩＦ２と半導体基板ＳＢとの界面に窒素が導入され、絶縁膜ＩＦ２の一部が窒化される。図８では、絶縁膜ＩＦ２のうち窒素が導入された箇所を窒素導入箇所ＮＯとして図示している。
【００４２】
この時、他の領域は保護膜ＳＮで覆われているため、窒素はほとんど導入されない。具体的には、領域１Ａｂにおける絶縁膜ＩＦ１と半導体基板ＳＢとの界面、領域２Ａにおける絶縁膜ＩＦ１と半導体基板ＳＢとの界面、および、領域３Ａにおける絶縁膜ＩＦ１と半導体層ＳＭとの界面には、窒素はほとんど導入されない。仮に、これらの界面に窒素が導入されたとしても、これらの界面に導入される窒素の量は、領域１Ａａにおける絶縁膜ＩＦ２と半導体基板ＳＢとの界面に導入される窒素の量と比べると、極僅かである。言い換えれば、これらの界面に導入される窒素の量は、領域１Ａａにおける絶縁膜ＩＦ２と半導体基板ＳＢとの界面に導入される窒素の量と比べて少ない。
【００４３】
次に、図９に示すように、例えばＣＶＤ法またはＡＬＤ法によって、領域１Ａａの絶縁膜ＩＦ２上に、例えば窒化シリコン膜からなる絶縁膜ＩＦ３を形成する。この時、領域１Ａｂ、領域２Ａおよび領域３Ａでは、保護膜ＳＮ上に絶縁膜ＩＦ３が形成される。なお、絶縁膜ＩＦ３の膜厚は、５〜１０ｎｍ程度である。また、絶縁膜ＩＦ３は、メモリトランジスタＭＴｒのゲート絶縁膜ＧＦ１ａの一部である電荷蓄積層ＣＳＬとなる膜であり、電荷の保持が可能なトラップ性絶縁膜である。
【００４４】
次に、例えばＩＳＳＧ（In-situ Steam Generation）酸化法によって、領域１Ａ〜３Ａの絶縁膜ＩＦ３上に、例えば酸化シリコン膜からなる絶縁膜ＩＦ４を形成する。なお、絶縁膜ＩＦ４の膜厚は、３〜４ｎｍ程度である。また、絶縁膜ＩＦ４は、ＩＳＳＧ酸化法に代えて、ＣＶＤ法で形成してもよい。
【００４５】
次に、図１０に示すように、領域１Ａａを覆い、且つ、領域１Ａｂ、領域２Ａおよび領域３Ａを露出するレジストパターンＰＲ２を形成する。次に、レジストパターンＰＲ２をマスクとして、エッチング処理を行うことにより、レジストパターンＰＲ２から露出していた絶縁膜ＩＦ４を除去する。これにより、領域１Ａａでは絶縁膜ＩＦ４は残され、その他の領域では絶縁膜ＩＦ３が露出される。その後、レジストパターンＰＲ２をアッシング処理によって除去する。
【００４６】
次に、図１１に示すように、領域１Ａｂ、領域２Ａおよび領域３Ａの絶縁膜ＩＦ３および保護膜ＳＮを除去する。この除去工程は、例えば燐酸を用いたウェットエッチング処理によって行われ、領域１Ａａに露出している絶縁膜ＩＦ４が削られ難い条件で行われる。従って、領域１Ａａに絶縁膜ＩＦ４を残すことができる。また、領域１Ａｂ、領域２Ａおよび領域３Ａにおいては、保護膜ＳＮ下に形成されている絶縁膜ＩＦ１がエッチングストッパ膜として機能している。すなわち、図１１の除去工程後には、領域１Ａｂ、領域２Ａおよび領域３Ａにおいては、絶縁膜ＩＦ１が露出され、領域１Ａａにおいては、絶縁膜ＩＦ４が露出される。
【００４７】
また、上述の図６で説明したように、保護膜ＳＮは、窒素の導入を防止する機能を有する膜であれば、窒化シリコン膜に限られず、多結晶シリコン膜または窒化チタン膜などの他の膜であっても良いが、その場合には、図１１に示す除去工程において、絶縁膜ＩＦ３のウェットエッチング処理を行い、その後に別のエッチング法によって保護膜ＳＮを除去する必要がある。このため、製造工程が増加してしまう。これに対し、保護膜ＳＮを絶縁膜ＩＦ３と同じ材料で形成しておけば、これらの膜を一度のウェットエッチング処理によって除去することができるため、製造工程の簡略化を図ることができる。
【００４８】
本実施の形態では、図８〜図１１に説明した製造工程によって、領域１Ａａにおいて、絶縁膜ＩＦ２と半導体基板ＳＢとの界面に窒素が導入される。これに対し、領域１Ａｂおよび領域２Ａにおける絶縁膜ＩＦ１と半導体基板ＳＢとの界面、並びに、領域３Ａにおける絶縁膜ＩＦ１と半導体層ＳＭとの界面には、窒素がほとんど導入されない。このように各領域で窒素の導入を調整している理由を、本願発明者が検討して得られた知見と共に以下に記す。
【００４９】
まず、本願発明者は、製造コストの増加を抑制させるため、領域１Ａ〜領域３Ａでゲート電極を１層の導電性膜で形成することを検討した。ここで、例えば、背景技術の欄で記載した特許文献１では、不揮発性メモリセル領域のゲート電極と、他の領域のゲート電極とを別々に形成している。このため、製造工程が増加し、製造コストが増加する。
【００５０】
ここで、領域１Ａ〜領域３Ａでゲート電極を１層の導電性膜で形成する場合、各ゲート電極となる導電性膜を形成する前に、各ゲート絶縁膜に対してＮＯ処理を行うと、以下の問題があることが判った。
【００５１】
元々、ＮＯ処理は、領域１Ａａに形成されるメモリトランジスタＭＴｒの電荷保持特性を向上させるために行われる。具体的には、メモリトランジスタＭＴｒにおいて、半導体基板ＳＢと電荷蓄積層ＣＳＬ（絶縁膜ＩＦ３）との間の絶縁膜Ｘ１（絶縁膜ＩＦ２）に、窒素を導入することによって、メモリトランジスタＭＴｒの電荷保持特性を高めることができ、メモリセルＭＣのリテンション特性を向上させることができる。
【００５２】
しかしながら、上記のＮＯ処理は、半導体基板ＳＢ全体に対して行われるため、領域１ＡａのメモリトランジスタＭＴｒのゲート絶縁膜だけでなく、他の領域（例えば、領域１Ａｂ、領域２Ａおよび領域３Ａ）のトランジスタのゲート絶縁膜にも窒素が導入されることになる。そうすると、領域１Ａｂの選択トランジスタＳＴｒ、および、領域３ＡのＭＩＳＦＥＴ２Ｑのようなｎ型のＭＩＳＦＥＴでは、閾値の変動が発生し、領域２ＡのＭＩＳＦＥＴ１Ｑのようなｐ型のＭＩＳＦＥＴでは、ＮＢＴＩ（Negative Bias Temperature Instability）の劣化が発生することが、本願発明者の検討によって明らかになった。すなわち、窒素の導入によって、各領域のトランジスタの信頼性が低下する問題があることが明らかになった。
【００５３】
本実施の形態では、図８で説明したＮＯ処理の際に、領域１Ａｂ、領域２Ａおよび領域３Ａは保護膜ＳＮによって覆うことにより、これらの領域において窒素が導入されることを抑制している。このため、図１１において領域１Ａｂおよび領域２Ａに形成されている絶縁膜ＩＦ１の各々を、選択トランジスタＳＴｒのゲート絶縁膜ＧＦ１ａ、および、ＭＩＳＦＥＴ１Ｑのゲート絶縁膜ＧＦ２として使用することが可能となっている。また、領域３Ａにおいては、後の工程で絶縁膜ＩＦ１は除去されるため、ＭＩＳＦＥＴ２Ｑは窒素の導入の影響をほぼ受けない。
【００５４】
以上のように、本実施の形態においては、領域１Ａａにのみ選択的に窒素を導入できるので、メモリトランジスタＭＴｒの電荷保持特性を向上させることができ、他の領域において、ｎ型のＭＩＳＦＥＴで閾値の変動が発生する問題、および、ｐ型のＭＩＳＦＥＴでＮＢＴＩの劣化が発生する問題を抑制することができる。
【００５５】
＜検討例の説明＞
図２１〜図２３は、本願発明者が検討した検討例である。図２１〜図２３は、本実施の形態の図８〜図１１で説明した工程に対応している。検討例は、保護膜ＳＮを形成せずにＮＯ処理を行う点が、本実施の形態と異なる。
【００５６】
図２１は、本実施の形態の図７の工程に続く断面図であり、本実施の形態の図８と異なり、保護膜ＳＮが形成されていない。すなわち、図２１では、領域１Ａａに絶縁膜ＩＦ２が形成され、領域１Ａｂ、領域２Ａおよび領域３Ａに絶縁膜ＩＦ１が形成されているが、領域１Ａｂ、領域２Ａおよび領域３Ａの絶縁膜ＩＦ１上に保護膜ＳＮは形成されていない。そして、検討例では、保護膜ＳＮが無い状態において、ＮＯ処理を行っている。このため、領域１Ａａにおける絶縁膜ＩＦ２と半導体基板ＳＢとの界面だけでなく、領域１Ａｂおよび領域２Ａにおける絶縁膜ＩＦ１と半導体基板ＳＢとの界面、並びに、領域３Ａにおける絶縁膜ＩＦ１と半導体層ＳＭとの界面にも窒素が導入される。図２１では、窒素が導入された箇所を窒素導入箇所ＮＯとして示している。
【００５７】
次に、図２２に示すように、例えばＣＶＤ法またはＡＬＤ法によって、領域１Ａａの絶縁膜ＩＦ２上に、例えば窒化シリコン膜からなる絶縁膜ＩＦ３を形成する。この時、領域１Ａｂ、領域２Ａおよび領域３Ａでは、絶縁膜ＩＦ１上に絶縁膜ＩＦ３が形成される。次に、例えばＩＳＳＧ酸化法によって、各領域１Ａ〜３Ａの絶縁膜ＩＦ３上に、例えば酸化シリコン膜からなる絶縁膜ＩＦ４を形成する。
【００５８】
次に、図２３に示すように、フォトリソグラフィ法およびエッチング法を用いて、領域１Ａａの絶縁膜ＩＦ４を選択的に残すように、他の領域の絶縁膜ＩＦ４を除去する。続いて、領域１Ａｂ、領域２Ａおよび領域３Ａの絶縁膜ＩＦ３を除去する。これによって、領域１Ａｂ、領域２Ａおよび領域３Ａにおいては、絶縁膜ＩＦ１が露出され、領域１Ａａにおいては、絶縁膜ＩＦ４が露出される。
【００５９】
このように、検討例においては、図２３の工程後に、領域１Ａａにおける絶縁膜ＩＦ２と半導体基板ＳＢとの界面だけでなく、領域１Ａｂおよび領域２Ａにおける絶縁膜ＩＦ１と半導体基板ＳＢとの界面、並びに、領域３Ａにおける絶縁膜ＩＦ１と半導体層ＳＭとの界面にも窒素が導入されている。従って、窒素が導入された絶縁膜ＩＦ１をゲート絶縁膜として用いると、上述したような、ｎ型のＭＩＳＦＥＴでは閾値の変動が発生する問題、および、ｐ型のＭＩＳＦＥＴではＮＢＴＩの劣化が発生する問題を、それぞれ解決することができない。
【００６０】
これに対して、本実施の形態では、図８で説明したように、領域１Ａｂ、領域２Ａおよび領域３Ａを保護膜ＳＮで覆った状態において、ＮＯ処理を行っている。従って、検討例と比べて、本実施の形態では、各領域において窒素の導入を抑制できていることが判る。
【００６１】
以上で、検討例の説明を終える。
【００６２】
図１２は、図１１に続く本実施の形態の製造工程を示している。
【００６３】
図１２に示すように、領域１Ａおよび領域２Ａを覆い、且つ、領域３Ａを露出するレジストパターンＰＲ３を形成する。次に、レジストパターンＰＲ３をマスクとして、フッ酸などを用いたウェットエッチング処理を行うことにより、領域３Ａにおいて、絶縁膜ＩＦ１を除去し、半導体層ＳＭを露出する。その後、アッシング処理によってレジストパターンＰＲ３を除去する。
【００６４】
次に、図１３に示すように、熱酸化法によって、領域３Ａの半導体層ＳＭ上に、例えば酸化シリコン膜からなる絶縁膜ＩＦ５を形成する。この絶縁膜ＩＦ５は後の工程でＭＩＳＦＥＴ２Ｑのゲート絶縁膜ＧＦ３となる。なお、絶縁膜ＩＦ５の膜厚は、２〜３ｎｍ程度である。
【００６５】
領域３Ａでは、図８のＮＯ処理が行われた際には、絶縁膜ＩＦ１が形成されていた。しかし、図１２の工程において領域３Ａの絶縁膜ＩＦ１は除去され、図１３の工程において領域３Ａには新たな絶縁膜ＩＦ５が形成される。このため、図８のＮＯ処理によって、領域３Ａにおける絶縁膜ＩＦ１と半導体層ＳＭとの界面に、僅かでも窒素が導入されていたとしても、この界面に導入された窒素は、図１２の工程によって絶縁膜ＩＦ１と一緒に除去される。従って、ＭＩＳＦＥＴ２Ｑの特性が変動する恐れを、より抑制することができる。
【００６６】
ところで、領域３Ａに形成されるＭＩＳＦＥＴ２Ｑは、ＳＯＩ基板に形成されるトランジスタであり、ＳＯＴＢ（Silicon-On-Thin-Buried oxide）と呼ばれる完全空乏型のトランジスタである。このようなトランジスタは、０．７５Ｖ程度の超低電圧で駆動する。また、不純物のばらつきによる閾値変動などを抑制するため、チャネル領域となる半導体層ＳＭには、閾値調整用のイオン注入は行われていない。すなわち、半導体層ＳＭは、イオン注入などによって、ｎ型またはｐ型の不純物が導入されていない真性半導体層である。または、半導体層ＳＭ内にｐ型の不純物が導入されていたとしても、その不純物濃度は１×１０１３／ｃｍ３以下である。このため、領域３Ａに形成されるＭＩＳＦＥＴ２Ｑでは、領域１Ａｂおよび領域２Ａに形成される高耐圧ＭＩＳＦＥＴと比較して、窒素の導入による閾値の変動などの影響が非常に大きい。従って、上記のように、領域３Ａにおける絶縁膜ＩＦ５と半導体層ＳＭとの界面に、僅かでも窒素が残されている可能性を、より少なくすることが望ましい。
【００６７】
このため、本実施の形態では、先に、領域２ＡのＭＩＳＦＥＴ１Ｑのゲート絶縁膜となる絶縁膜ＩＦ１を形成し、その後、領域３Ａの絶縁膜ＩＦ１を除去し、領域３ＡのＭＩＳＦＥＴ２Ｑのゲート絶縁膜となる絶縁膜ＩＦ５を形成している。また、ＮＯ処理が行われる際には、領域３Ａに絶縁膜ＩＦ５が形成されていないようにしている。
【００６８】
すなわち、図８で領域１Ａａに絶縁膜ＩＦ２を形成し、ＮＯ処理が行われる前に、領域３Ａに絶縁膜ＩＦ５を形成しておくことも技術的には可能である。その場合にも、領域３Ａの絶縁膜ＩＦ５は保護膜ＳＮで覆われるため、ＮＯ処理を行っても絶縁膜ＩＦ５にはほとんど窒素は導入されない。しかし、絶縁膜ＩＦ５に窒素が僅かに導入される可能性もある。上述のように、ＭＩＳＦＥＴ２Ｑでは窒素導入の影響は非常に大きい。そのため、領域３Ａでは、絶縁膜ＩＦ５と半導体層ＳＭとの界面に、僅かでも窒素が導入される可能性を、より少なくすることが望ましい。従って、本実施の形態のように、ＮＯ処理が行われる際には、ＭＩＳＦＥＴ２Ｑのゲート絶縁膜となる絶縁膜ＩＦ５がまだ形成されていないことが、より好ましいのである。
【００６９】
また、図１３の絶縁膜ＩＦ５形成後であって、図１４の各ゲート電極用の導電性膜ＦＧの形成前に、領域１Ａ〜領域３Ａの全面に、例えば窒素を含む雰囲気中で、プラズマ処理を行ってもよい。このプラズマ処理により、領域１Ａａの絶縁膜ＩＦ４の表面、領域１Ａｂおよび領域２Ａの絶縁膜ＩＦ１の表面、並びに、領域３Ａの絶縁膜ＩＦ５の表面が窒化される。このプラズマ処理による窒化は、ＮＯ処理による窒化とは異なり、各絶縁膜の表面付近のみが窒化され、各絶縁膜と半導体基板ＳＢとの界面はほぼ窒化されない。すなわち、各絶縁膜の膜厚の半分より上部に導入される窒素濃度は、各絶縁膜の膜厚の半分より下部に導入される窒素濃度よりも大きい。
【００７０】
このようなプラズマ処理を行うことにより、以下のような効果を得ることができる。例えば、ゲート電極に導入された不純物が、半導体基板ＳＢに拡散することを防止することができる。ｐ型トランジスタで説明すると、各製造工程で施される熱処理によって、ゲート電極に導入されたボロン（Ｂ）などのｐ型の不純物が、ゲート電極中から半導体基板ＳＢへ向かって拡散することを防止することができる。また、ゲート絶縁膜の誘電率を向上させることができる。例えば、ゲート絶縁膜が酸化シリコン膜であれば、酸化シリコン膜の上部を誘電率の高い酸窒化シリコン膜にすることができる。これにより、ゲート絶縁膜の物理的膜厚を厚くしたままで、ゲート絶縁膜の電気的膜厚を薄くすることができる。
【００７１】
図１４は、図１３に続く本実施の形態の製造工程を示しており、各ゲート電極用の導電性膜ＦＧと、キャップ膜用の絶縁膜ＩＦ６との形成工程を示している。
【００７２】
まず、領域１Ａ〜領域３Ａを覆うように、例えばＣＶＤ法によって、各ゲート電極用の導電性膜ＦＧとして、例えば多結晶シリコン膜を堆積する。続いて、フォトリソグラフィ法およびイオン注入法を用いて、各領域の導電性膜ＦＧに不純物を導入する。ここでは、領域１Ａおよび領域３Ａの導電性膜ＦＧにはｎ型の不純物を導入し、領域２Ａの導電性膜ＦＧにはｐ型の不純物を導入する。次に、導電性膜ＦＧ上に、例えばＣＶＤ法によって、各ゲート電極上のキャップ膜用の絶縁膜ＩＦ６として、例えば窒化シリコン膜を堆積する。  なお、各ゲート電極を構成する導電性膜ＦＧは、多結晶シリコン膜に限定されず、金属膜、または、多結晶シリコン膜と金属膜との積層膜であってもよい。
【００７３】
次に、図１５に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜ＩＦ６と導電性膜ＦＧとをパターニングする。これにより、領域１Ａａにメモリゲート電極ＭＧが形成され、領域１Ａｂに制御ゲート電極ＣＧが形成され、領域２Ａにゲート電極ＧＨが形成され、領域３Ａにゲート電極ＧＬが形成される。また、各ゲート電極上には、それぞれキャップ膜ＣＰが形成される。続いて、各ゲート電極から露出している絶縁膜を除去することにより、領域１Ａａのメモリゲート電極ＭＧ下にゲート絶縁膜ＧＦ１ａの一部となる絶縁膜Ｘ２が形成され、領域１Ａｂの制御ゲート電極ＣＧ下にゲート絶縁膜ＧＦ１ｂが形成され、領域２Ａのゲート電極ＧＨ下にゲート絶縁膜ＧＦ２が形成され、領域３Ａのゲート電極ＧＬ下にゲート絶縁膜ＧＦ３が形成される。
【００７４】
図１６は、オフセットスペーサＯＳの形成工程を示している。
【００７５】
まず、領域１Ａ〜領域３Ａを覆うように、例えばＣＶＤ法により、例えば酸化シリコン膜からなる絶縁膜を形成する。続いて、この絶縁膜に対して異方性エッチングを行うことにより、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ゲート電極ＧＨおよびゲート電極ＧＬのそれぞれの側面に、オフセットスペーサＯＳを形成する。ここで、領域１Ａａでは、異方性エッチングを続けることにより、オフセットスペーサＯＳから露出していた絶縁膜ＩＦ３および絶縁膜ＩＦ２を除去する。これによって、メモリゲート電極ＭＧ下に、絶縁膜Ｘ１、電荷蓄積層ＣＳＬおよび絶縁膜Ｘ２を有するゲート絶縁膜ＧＦ１ａが形成される。
【００７６】
図１７は、領域３Ａに、ダミーサイドウォールスペーサＤＳＷとエピタキシャル層ＥＰとを形成する工程を示している。
【００７７】
まず、領域１Ａ〜領域３Ａを覆うように、例えばＣＶＤ法により、例えば窒化シリコン膜からなる絶縁膜ＩＦ７を形成する。続いて、領域１Ａおよび領域２Ａの絶縁膜ＩＦ７を選択的に覆うレジストパターン（図示せず）をマスクとして、領域３Ａの絶縁膜ＩＦ７を異方性エッチングによって加工して、ゲート電極ＧＬの側面に、オフセットスペーサＯＳを介してダミーサイドウォールスペーサＤＳＷを形成する。その後、アッシング処理によってレジストパターンは除去される。
【００７８】
次に、エピタキシャル成長により、領域３Ａの半導体層ＳＭ上に、例えば単結晶シリコンからなるエピタキシャル層ＥＰ（半導体層ＥＰ）を形成する。半導体層ＥＰの膜厚は、２０ｎｍ〜４０ｎｍ程度である。この時、領域３Ａのゲート電極ＧＬはキャップ膜ＣＰで覆われているので、ゲート電極ＧＬ上にエピタキシャル層ＥＰは形成されない。また、領域１Ａおよび領域２Ａは、絶縁膜ＩＦ７で覆われているため、エピタキシャル層ＥＰは形成されない。
【００７９】
また、このエピタキシャル成長は、半導体層ＳＭにイオン注入などによる不純物の導入が行われていない状態において行うことが望ましく、例えば、後述のエクステンション領域ＥＸを形成する前に行うことが望ましい。
【００８０】
この理由としては、イオン注入工程によりダメージを受けた半導体層ＳＭ上にエピタキシャル層ＥＰを形成する場合、上記ダメージに起因して半導体層ＳＭを構成するシリコンの結晶性にばらつきが生じ、エピタキシャル層ＥＰが良好に成長しないためである。この結果、エピタキシャル層ＥＰが、所望の膜厚および形状で形成されない恐れがある。従って、本実施の形態の半導体装置では、エピタキシャル層ＥＰの形成を、エクステンション領域ＥＸを形成する前に行っている。
【００８１】
また、エピタキシャル層ＥＰは半導体層ＳＭと同じ材料であるため一体化するが、本実施の形態では、発明の理解を容易にするため、エピタキシャル層ＥＰと半導体層ＳＭとの境界を破線で示している。また、後の工程によって、エピタキシャル層ＥＰ内および半導体層ＳＭ内に、拡散領域Ｄ３を形成する際に、エピタキシャル層ＥＰの図示が非常に判り辛くなるため、図面中では矢印によってエピタキシャル層ＥＰを示している。
【００８２】
次に、図１８に示すように、オフセットスペーサＯＳが削られ難い条件でエッチング処理を行うことによって、領域３ＡにおいてダミーサイドウォールスペーサＤＳＷおよびキャップ膜ＣＰを除去し、領域１Ａおよび領域２Ａにおいて、絶縁膜ＩＦ７およびキャップ膜ＣＰを除去する。また、ダミーサイドウォールスペーサＤＳＷ、絶縁膜ＩＦ７およびキャップ絶縁膜ＣＰは、同じ材料により形成されていたので、これらを同時に除去することができる。従って、マスクの追加を行う必要がないので、製造工程を簡略化することができる。
【００８３】
次に、フォトリソグラフィ法およびイオン注入法を用いて、領域１Ａ〜領域３Ａに、それぞれ不純物領域を形成する。
【００８４】
領域１Ａには、ｎ型の不純物領域ＬＭＳ、ＬＤＤ１、ＬＭＤを形成する。不純物領域ＬＭＳは、メモリセルＭＣのソース領域の一部を構成し、制御ゲート電極ＣＧの一方側の半導体基板ＳＢに形成される。不純物領域ＬＤＤ１は、選択トランジスタＳＴｒとメモリトランジスタＭＴｒとを電気的に接続させる領域であり、制御ゲート電極ＣＧの他方側とメモリゲート電極ＭＧの一方側との間の半導体基板ＳＢに形成される。不純物領域ＬＭＤは、メモリセルＭＣのドレイン領域の一部を構成し、メモリゲート電極ＣＧの他方側の半導体基板ＳＢに形成される。
【００８５】
領域２Ａには、２つのｐ型の不純物領域ＬＤＤ２を形成する。２つの不純物領域ＬＤＤ２は、それぞれＭＩＳＦＥＴ１Ｑのソース領域の一部、および、ＭＩＳＦＥＴ１Ｑのドレイン領域の一部を構成し、ゲート電極ＧＨの両側の半導体基板ＳＢに形成される。
【００８６】
領域３Ａには、２つのｎ型のエクステンション領域（不純物領域）ＥＸを形成する。２つのエクステンション領域ＥＸは、それぞれＭＩＳＦＥＴ２Ｑのソース領域の一部、および、ＭＩＳＦＥＴ２Ｑのドレイン領域の一部を構成し、ゲート電極ＧＬの両側の半導体層ＳＭおよびエピタキシャル層ＥＰに形成される。
【００８７】
図１９は、領域１Ａ〜領域３Ａに、サイドウォールスペーサＳＷと拡散領域とを形成する工程を示している。
【００８８】
まず、領域１Ａ〜領域３Ａを覆うように、例えばＣＶＤ法により、例えば窒化シリコン膜からなる絶縁膜を形成する。続いて、この絶縁膜に対して異方性エッチングを行うことにより、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ゲート電極ＧＨおよびゲート電極ＧＬのそれぞれの側面に、オフセットスペーサＯＳを介して、サイドウォールスペーサＳＷを形成する。
【００８９】
続いて、フォトリソグラフィ法およびイオン注入法を用いて、領域１Ａに拡散領域ＭＳ、Ｄ１、ＭＤを形成し、領域２Ａに拡散領域Ｄ２を形成し、領域３Ａに拡散領域Ｄ３を形成する。
【００９０】
領域１Ａにおいて、ｎ型の拡散領域ＭＳ、Ｄ１、ＭＤの各々は、サイドウォールスペーサＳＷから露出し、且つ、不純物領域ＬＭＳ、ＬＤＤ１、ＬＭＤが形成されている半導体基板ＳＢに形成され、不純物領域ＬＭＳ、ＬＤＤ１、ＬＭＤよりも高い不純物濃度を有する。拡散領域ＭＳは、不純物領域ＬＭＳと接続し、メモリセルＭＣのソース領域の一部を構成する。拡散領域ＭＤは、不純物領域ＬＭＤと接続し、メモリセルＭＣのドレイン領域の一部を構成する。
【００９１】
領域２Ａにおいて、ｐ型の拡散領域Ｄ２の各々は、サイドウォールスペーサＳＷから露出し、且つ、不純物領域ＬＤＤ２が形成されている半導体基板ＳＢに形成され、不純物領域ＬＤＤ２よりも高い不純物濃度を有する。拡散領域Ｄ２は、不純物領域ＬＤＤ２と接続し、ＭＩＳＦＥＴ１Ｑのソース領域の一部、および、ドレイン領域の一部を構成する。
【００９２】
領域３Ａにおいて、ｎ型の拡散領域Ｄ３の各々は、サイドウォールスペーサＳＷから露出しているエピタキシャル層ＥＰおよび半導体層ＳＭに形成され、エクステンション領域ＥＸよりも高い不純物濃度を有する。拡散領域Ｄ３は、エクステンション領域ＥＸと接続し、ＭＩＳＦＥＴ２Ｑのソース領域の一部、および、ドレイン領域の一部を構成する。
【００９３】
図２０は、領域１Ａ〜領域３Ａに、シリサイド層ＳＩ、プラグＰＧおよび配線Ｍ１を形成する工程を示している。
【００９４】
まず、サリサイド（Salicide：Self Aligned Silicide）技術により、各拡散領域ＭＤ、ＭＳ、Ｄ１〜Ｄ３、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ゲート電極ＧＨおよびゲート電極ＧＬのそれぞれの上面上に、低抵抗のシリサイド層ＳＩを形成する。
【００９５】
シリサイド層ＳＩは、具体的には次のようにして形成することができる。まず、領域１Ａ〜領域３Ａを覆うように、シリサイド層ＳＩ形成用の金属膜を形成する。この金属膜は、例えばコバルト、ニッケルまたはニッケル白金合金からなる。次に、半導体基板ＳＢに熱処理を施すことによって、拡散領域ＭＤ、ＭＳ、Ｄ１〜Ｄ３、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ゲート電極ＧＨおよびゲート電極ＧＬを、金属膜と反応させる。これにより、拡散領域ＭＤ、ＭＳ、Ｄ１〜Ｄ３、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ゲート電極ＧＨおよびゲート電極ＧＬのそれぞれの上面上に、シリサイド層ＳＩが形成される。その後、未反応の金属膜を除去する。シリサイド層ＳＩを形成したことにより、拡散領域ＭＤ、ＭＳ、Ｄ１〜Ｄ３、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ゲート電極ＧＨおよびゲート電極ＧＬにおける、拡散抵抗とコンタクト抵抗とを低くすることができる。
【００９６】
以上より、領域１ＡａにメモリトランジスタＭＴｒが形成され、領域１Ａｂに選択トランジスタＳＴｒが形成され、領域２ＡにＭＩＳＦＥＴ１Ｑが形成され、領域３ＡにＭＩＳＦＥＴ２Ｑが形成される。
【００９７】
次に、領域１Ａ〜領域３Ａにおいて、メモリトランジスタＭＴｒ、選択トランジスタＳＴｒ、ＭＩＳＦＥＴ１ＱおよびＭＩＳＦＥＴ２Ｑを覆うように、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１としては、酸化シリコン膜の単体膜、または、窒化シリコン膜とその上に厚い酸化シリコン膜を形成した積層膜などを用いることができる。層間絶縁膜ＩＬ１の形成後、必要に応じて、層間絶縁膜ＩＬ１の上面をＣＭＰ（Chemical Mechanical Polishing）法で研磨することもできる。
【００９８】
次に、フォトリソグラフィ法およびドライエッチング法などによって、層間絶縁膜ＩＬ１内にコンタクトホールを形成し、コンタクトホール内にタングステン（Ｗ）などを主体とする導電性膜を埋め込むことにより、層間絶縁膜ＩＬ１内にプラグＰＧを形成する。各領域１Ａ〜３Ａに形成されたプラグＰＧは、シリサイド層ＳＩを介して、拡散領域ＭＤ、ＭＳ、Ｄ２、Ｄ３に接続される。
【００９９】
次に、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。その後、層間絶縁膜ＩＬ２に配線用の溝を形成した後、配線用の溝内に例えば銅を主成分とする導電性膜を埋め込むことにより、層間絶縁膜ＩＬ２内にプラグＰＧと接続する配線Ｍ１を形成する。この配線Ｍ１の構造は、所謂ダマシン（Damascene）配線構造と呼ばれる。
【０１００】
その後、デュアルダマシン（Dual Damascene）法などにより、２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１および配線Ｍ１よりも上層の配線は、ダマシン配線構造に限定されず、導電性膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線とすることもできる。
【０１０１】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１０２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１０３】
例えば、本実施の形態では、領域３Ａに形成される低耐圧ＭＩＳＦＥＴとして、ＳＯＩ基板上に形成されるトランジスタであり、ＳＯＴＢと呼ばれる完全空乏型のトランジスタであるＭＩＳＦＥＴ２Ｑを例示した。しかし、この領域３Ａに形成される低耐圧ＭＩＳＦＥＴは、上記ＳＯＩ基板上でなく、絶縁層ＢＸおよび半導体層ＳＭが形成されていない半導体基板ＳＢ上（バルク基板上）に形成したＭＩＳＦＥＴであっても良い。
【符号の説明】
【０１０４】
１Ａ〜３Ａ、１Ａａ、１Ａｂ    領域
１Ｑ、２Ｑ    ＭＩＳＦＥＴ
ＡＲ０、ＡＲ１    活性領域
ＢＬ０、ＢＬ１    ビット線
ＢＸ    絶縁層
Ｃ１〜Ｃ３    回路ブロック
ＣＧ    制御ゲート電極
ＣＧ０、ＣＧ１    制御ゲート線
ＣＨＰ    半導体チップ
ＣＰ    キャップ膜
ＣＳＬ    電荷蓄積層
Ｄ１〜Ｄ３    拡散領域（不純物領域）
ＤＮＷ１、ＤＮＷ２    ｎ型ウェル
ＤＳＷ    ダミーサイドウォールスペーサ
ＥＰ    エピタキシャル層（半導体層）
ＥＸ    エクステンション領域（不純物領域）
ＦＧ    導電性膜
ＧＨ    ゲート電極
ＧＦ１ａ、ＧＦ１ｂ、ＧＦ２、ＧＦ３    ゲート絶縁膜
ＧＬ    ゲート電極
ＩＦ１〜ＩＦ７    絶縁膜
ＩＬ１，ＩＬ２    層間絶縁膜
ＬＤＤ１、ＬＤＤ２    不純物領域
ＬＭＤ    不純物領域
ＬＭＳ    不純物領域
Ｍ１    配線
ＭＣ    メモリセル
ＭＤ    拡散領域（不純物領域）
ＭＧ    メモリゲート電極
ＭＧ０、ＭＧ１    メモリゲート線
ＭＳ    拡散領域（不純物領域）
ＭＴｒ    メモリトランジスタ
ＮＯ    窒素導入箇所
ＮＷ    ｎ型ウェル
ＯＳ    オフセットスペーサ
ＰＧ    プラグ
ＰＷ１、ＰＷ２    ｐ型ウェル
ＰＲ１〜ＰＲ３    レジストパターン
ＳＢ    半導体基板
ＳＩ    シリサイド層
ＳＬ０，ＳＬ１    ソース線
ＳＭ    半導体層
ＳＮ    保護膜
ＳＴＩ    素子分離部
ＳＴｒ    選択トランジスタ
ＳＷ    サイドウォールスペーサ
Ｘ１、Ｘ２    絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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