(57)【要約】【課題】第１の選択トランジスタと、第１の浮遊ゲートトランジスタと、第２の選択トランジスタと、第２の浮遊ゲートトランジスタと、第７のドープ領域とを備えるメモリ構造を提供する。【解決手段】第１の選択トランジスタは、選択ゲート、第１のドープ領域及び第２のドープ領域を備える。第１の浮遊ゲートトランジスタは、浮遊ゲート、第２のドープ領域及び第３のドープ領域を備える。第２の選択トランジスタは、選択ゲート、第４のドープ領域及び第５のドープ領域を備える。第２の浮遊ゲートトランジスタは、浮遊ゲート、第５のドープ領域及び第６のドープ領域を備える。第２の浮遊ゲートトランジスタの浮遊ゲートのゲート幅は、第１の浮遊ゲートトランジスタの浮遊ゲートのゲート幅より大きい。浮遊ゲートは、少なくとも部分的に第７のドープ領域を覆う。【選択図】        図１Ａ
2019121805.tif 000002
【特許請求の範囲】
【請求項１】
選択ゲートと、第１のドープ領域と、第２のドープ領域とを備え、前記第１のドープ領域及び前記第２のドープ領域は、前記選択ゲートの２つの側に位置する第１の選択トランジスタと、
浮遊ゲートと、前記第２のドープ領域と、第３のドープ領域とを備え、前記第２のドープ領域及び前記第３のドープ領域は、前記浮遊ゲートの２つの側に位置する第１の浮遊ゲートトランジスタと、
前記選択ゲートと、第４のドープ領域と、第５のドープ領域とを備え、前記第４のドープ領域及び前記第５のドープ領域は、前記選択ゲートの２つの側に位置する第２の選択トランジスタと、
前記浮遊ゲートと、前記第５のドープ領域と、第６のドープ領域とを備え、前記第５のドープ領域及び前記第６のドープ領域は、前記浮遊ゲートの２つの側に位置し、前記第２の浮遊ゲートトランジスタの前記浮遊ゲートのゲート幅は、前記第１の浮遊ゲートトランジスタの前記浮遊ゲートのゲート幅より大きい第２の浮遊ゲートトランジスタと、
前記浮遊ゲートが少なくとも部分的に前記第７のドープ領域を覆う第７のドープ領域と、
を備えることを特徴とするメモリ構造。
【請求項２】
前記第２の浮遊ゲートトランジスタの前記浮遊ゲートのゲート長は、前記第１の浮遊ゲートトランジスタの前記浮遊ゲートのゲート長よりも大きい、ことを特徴とする請求項１に記載のメモリ構造。
【請求項３】
前記第２の選択トランジスタの前記選択ゲートのゲート幅は、前記第１の選択トランジスタの前記選択ゲートのゲート幅より大きい、ことを特徴とする請求項１に記載のメモリ構造。
【請求項４】
前記第１の選択トランジスタの前記選択ゲートのゲート幅は、前記第１の浮遊ゲートトランジスタの前記浮遊ゲートのゲート幅より大きい、ことを特徴とする請求項１に記載のメモリ構造。
【請求項５】
前記選択ゲート及び前記浮遊ゲートは、互いに離間して配置され、第１の方向に延伸する、ことを特徴とする請求項１に記載のメモリ構造。
【請求項６】
前記選択ゲートは、前記第１の選択トランジスタ及び前記第２の選択トランジスタを通って延伸する、ことを特徴とする請求項５に記載のメモリ構造。
【請求項７】
前記浮遊ゲートは、前記第１の浮遊ゲートトランジスタ及び前記第２の浮遊ゲートトランジスタを通って延伸する、ことを特徴とする請求項５に記載のメモリ構造。
【請求項８】
前記第１の選択トランジスタ及び前記第１の浮遊ゲートトランジスタは、第２の方向に配置され、前記第２の方向は、前記第１の方向と交差する、ことを特徴とする請求項５に記載のメモリ構造。
【請求項９】
前記第２の選択トランジスタ及び前記第２の浮遊ゲートトランジスタは、第２の方向に配置され、前記第２の方向は、前記第１の方向と交差する、ことを特徴とする請求項５に記載のメモリ構造。
【請求項１０】
前記第１の選択トランジスタ、前記第２の選択トランジスタ、前記第１の浮遊ゲートトランジスタ及び前記第２の浮遊ゲートトランジスタは、ＰＭＯＳトランジスタであり、前記第１のドープ領域から前記第６のドープ領域は、Ｐ型ドープ領域である、ことを特徴とする請求項１に記載のメモリ構造。
【請求項１１】
さらに、Ｎ側ウェルを備え、前記第１のドープ領域から前記第６のドープ領域は、前記Ｎ型ウェル内に位置する、ことを特徴とする請求項１０に記載のメモリ構造。
【請求項１２】
さらに、Ｐ型ウェルを備え、前記Ｐ型ウェルは、前記Ｎ型ウェルと前記第７のドープ領域との間に位置する、ことを特徴とする請求項１１に記載のメモリ構造。
【請求項１３】
前記第７のドープ領域は、Ｎ型ドープ領域であり、Ｐ型基板あるいはＰ型ウェル内に位置する、ことを特徴とする請求項１０に記載のメモリ構造。
【請求項１４】
前記第１の選択トランジスタ、前記第２の選択トランジスタ、前記第１の浮遊ゲートトランジスタ及び前記第２の浮遊ゲートトランジスタは、ＮＭＯＳトランジスタであり、前記第１のドープ領域から前記第６のドープ領域は、Ｎ型ドープ領域である、ことを特徴とする請求項１に記載のメモリ構造。
【請求項１５】
さらに、Ｐ型ウェルを備え、前記第１のドープ領域から前記第６のドープ領域は、前記Ｐ型ウェル内に位置する、ことを特徴とする請求項１４に記載のメモリ構造。
【請求項１６】
前記第７のドープ領域は、Ｎ型ドープ領域であり、Ｐ型基板あるいはＰ型ウェル内に位置する、ことを特徴とする請求項１４に記載のメモリ構造。
【請求項１７】
プログラム動作が前記第１の選択トランジスタ及び前記第１の浮遊ゲートトランジスタによって形成される経路で実行される際、前記第４のドープ領域及び前記第６のドープ領域にランプ電圧を印加する、ことを含む、
ことを特徴とする請求項１０に記載のメモリ構造のプログラミング方法。
【請求項１８】
さらに、前記第７のドープ領域に前記ランプ電圧を印加する、ことを含む、ことを特徴とする請求項１７に記載のメモリ構造のプログラミング方法。
【請求項１９】
前記ランプ電圧は、プログラム電圧以下である、ことを特徴とする請求項１８に記載のメモリ構造のプログラミング方法。
【請求項２０】
前記ランプ電圧の電圧印加モードは、シングルステージインクリメンタル印加モード、マルチステージインクリメンタル印加モード、またはスムーズインクリメンタル印加モードを含む、ことを特徴とする請求項１８に記載のメモリ構造のプログラミング方法。
【請求項２１】
プログラム動作が前記第１の選択トランジスタ及び前記第１の浮遊ゲートトランジスタによって形成される経路で実行される際、前記第４のドープ領域及び前記第６のドープ領域にプログラム電圧を印加する、ことを含む、
ことを特徴とする請求項１４に記載のメモリ構造のプログラミング方法。
【請求項２２】
さらに、前記第７のドープ領域に前記プログラム電圧を印加する、ことを含む、ことを特徴とする請求項２１に記載のメモリ構造のプログラミング方法。
【請求項２３】
読み出し動作が前記第２の選択トランジスタ及び前記第２の浮遊ゲートトランジスタによって形成される経路で実行される際、前記第１のドープ領域及び前記第３のドープ領域に補助電圧を印加する、ことを含む、ことを特徴とする請求項１に記載のメモリ構造の読み出し方法。
【請求項２４】
さらに、前記第７のドープ領域に前記補助電圧を印加する、ことを含む、ことを特徴とする請求項２３に記載のメモリ構造の読み出し方法。
【請求項２５】
前記補助電圧は、読み出し電圧以下である、ことを特徴とする請求項２４に記載のメモリ構造の読み出し方法。
【請求項２６】
読み出し動作が前記第２の選択トランジスタ及び前記第２の浮遊ゲートトランジスタによって形成される経路で実行される際、読み出し動作を前記第１の選択トランジスタ及び前記第１の浮遊ゲートトランジスタによって形成される経路に、同時にを行う、ことを含む、
ことを特徴とする請求項１に記載のメモリ構造の読み出し方法。
【請求項２７】
さらに、前記第７のドープ領域に補助電圧を印加する、ことを含む、ことを特徴とする請求項２６に記載のメモリ構造の読み出し方法。
【請求項２８】
前記補助電圧は、読み出し電圧以下である、ことを特徴とする請求項２７に記載のメモリ構造の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造及びその動作方法に関し、具体的には、メモリ構造並びにそのプログラミング及び読み出し方法に関する。
【背景技術】
【０００２】
不揮発性メモリは、電源が切られた後もデータを記憶するという利点を有する。従って、多くの電子製品は、当該電子製品の電源が投入された場合、通常の動作を維持するために不揮発性メモリを必要とする。しかしながら、メモリ装置の電気的性能をどのようにしてさらに向上させるかは、この産業分野において継続的な努力が図られているゴールである。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、メモリ構造を提供し、当該メモリ構造は、メモリ装置の電気的性能を効果的に向上させることが可能である。
【０００４】
本発明は、メモリ構造のプログラミング方法を提供し、当該方法は、プログラミング性能を効果的に向上させることが可能である。
【０００５】
本発明は、メモリ構造の読み出し方法を提供し、当該方法は、読み出し性能を効果的に向上させることが可能である。
【課題を解決するための手段】
【０００６】
本発明は、第１の選択トランジスタと、第１の浮遊ゲートトランジスタと、第２の選択トランジスタと、第２の浮遊ゲートトランジスタと、第７のドープ領域とを備えるメモリ構造を提供する。前記第１の選択トランジスタは、選択ゲートと、第１のドープ領域と、第２のドープ領域とを備え、前記第１のドープ領域及び前記第２のドープ領域は、前記選択ゲートの２つの側に位置する。前記第１の浮遊ゲートトランジスタは、浮遊ゲートと、前記第２のドープ領域と、第３のドープ領域とを備え、前記第２のドープ領域及び前記第３のドープ領域は、前記浮遊ゲートの２つの側に位置する。前記第２の選択トランジスタは、前記選択ゲートと、第４のドープ領域と、第５のドープ領域とを備え、前記第４のドープ領域及び前記第５のドープ領域は、前記選択ゲートの２つの側に位置する。前記第２の浮遊ゲートトランジスタは、前記浮遊ゲートと、前記第５のドープ領域と、第６のドープ領域とを備え、前記第５のドープ領域及び前記第６のドープ領域は、前記浮遊ゲートの２つの側に位置する。前記第２の浮遊ゲートトランジスタの前記浮遊ゲートのゲート幅は、前記第１の浮遊ゲートトランジスタの前記浮遊ゲートのゲート幅より大きい。前記浮遊ゲートは、少なくとも部分的に前記第７のドープ領域を覆う。
【０００７】
本発明の一つの実施の形態において、前記メモリ構造においては、前記第２の浮遊ゲートトランジスタの前記浮遊ゲートのゲート長は、前記第１の浮遊ゲートトランジスタの前記浮遊ゲートのゲート長よりも長くてもよい。
【０００８】
本発明の一つの実施の形態において、前記メモリ構造においては、前記第２の選択トランジスタの前記選択ゲートのゲート幅は、前記第１の選択トランジスタの前記選択ゲートのゲート幅より大きくてもよい。
【０００９】
本発明の一つの実施の形態において、前記メモリ構造においては、前記第１の選択トランジスタの前記選択ゲートのゲート幅は、前記第１の浮遊ゲートトランジスタの前記浮遊ゲートのゲート幅より大きくてもよい。
【００１０】
本発明の一つの実施の形態において、前記メモリ構造においては、前記選択ゲート及び前記浮遊ゲートは、互いに離間して配置され、第１の方向に延伸してよい。
【００１１】
本発明の一つの実施の形態において、前記メモリ構造においては、前記選択ゲートは、前記第１の選択トランジスタ及び前記第２の選択トランジスタを通って延伸してよい。
【００１２】
本発明の一つの実施の形態において、前記メモリ構造においては、前記浮遊ゲートは、前記第１の浮遊ゲートトランジスタ及び前記第２の浮遊ゲートトランジスタを通って延伸してよい。
【００１３】
本発明の一つの実施の形態において、前記メモリ構造においては、前記第１の選択トランジスタ及び前記第１の浮遊ゲートトランジスタは、第２の方向に配置され、前記第２の方向は、前記第１の方向と交差している。
【００１４】
本発明の一つの実施の形態において、前記メモリ構造においては、前記第２の選択トランジスタ及び前記第２の浮遊ゲートトランジスタは、第２の方向に配置され、前記第２の方向は、前記第１の方向と交差している。
【００１５】
本発明の一つの実施の形態において、前記メモリ構造においては、前記第１の選択トランジスタ、前記第２の選択トランジスタ、前記第１の浮遊ゲートトランジスタ及び前記第２の浮遊ゲートトランジスタは、例えば、Ｐ型メタルオキサイドセミコンダクタ（ＰＭＯＳ）トランジスタである。前記第１のドープ領域から前記第６のドープ領域は、例えば、Ｐ型ドープ領域である。
【００１６】
本発明の一つの実施の形態において、前記メモリ構造は、さらに、Ｎ側ウェルを備えてよい。前記第１のドープ領域から前記第６のドープ領域は、前記Ｎ型ウェル内に位置してよい。
【００１７】
本発明の一つの実施の形態において、前記メモリ構造は、さらに、Ｐ型ウェルを備えてよい。前記Ｐ型ウェルは、前記Ｎ型ウェルと前記第７のドープ領域との間に位置している。
【００１８】
本発明の一つの実施の形態において、前記メモリ構造においては、前記第７のドープ領域は、例えば、Ｎ型ドープ領域である。前記第７のドープ領域は、Ｐ型基板あるいはＰ型ウェル内に位置してよい。
【００１９】
本発明の一つの実施の形態において、前記メモリ構造においては、前記第１の選択トランジスタ、前記第２の選択トランジスタ、前記第１の浮遊ゲートトランジスタ及び前記第２の浮遊ゲートトランジスタは、例えば、Ｎ型メタルオキサイドセミコンダクタ（ＮＭＯＳ）トランジスタである。前記第１のドープ領域から前記第６のドープ領域は、例えば、Ｎ型ドープ領域である。
【００２０】
本発明の一つの実施の形態において、前記メモリ構造は、さらに、Ｐ型ウェルを備えてよい。前記第１のドープ領域から前記第６のドープ領域は、前記Ｐ型ウェル内に位置してよい。
【００２１】
本発明の一つの実施の形態において、前記メモリ構造においては、前記第７のドープ領域は、例えば、Ｎ型ドープ領域である。前記第７のドープ領域は、Ｐ型基板あるいはＰ型ウェル内に位置してよい。
【００２２】
本発明は、上記のメモリ構造のプログラミング方法を提供し、当該方法は、以下のステップを含む。プログラム動作が前記第１の選択トランジスタ及び前記第１の浮遊ゲートトランジスタによって形成される経路で実行される際、前記第４のドープ領域及び前記第６のドープ領域にランプ電圧を印加する。
【００２３】
本発明の一つの実施の形態において、前記メモリ構造のプログラミング方法は、さらに、前記第７のドープ領域に前記ランプ電圧を印加する、ことを含んでよい。
【００２４】
本発明の一つの実施の形態において、前記メモリ構造のプログラミング方法においては、前記ランプ電圧は、例えば、プログラム電圧以下である。
【００２５】
本発明の一つの実施の形態において、前記メモリ構造のプログラミング方法においては、前記ランプ電圧の電圧印加モードは、例えば、シングルステージインクリメンタル印加モード、マルチステージインクリメンタル印加モード、またはスムーズインクリメンタル印加モードである。
【００２６】
本発明は、上記のメモリ構造の別のプログラミング方法を提供し、当該方法は、次のステップを含む。プログラム動作が前記第１の選択トランジスタ及び前記第１の浮遊ゲートトランジスタによって形成される経路で実行される際、前記第４のドープ領域及び前記第６のドープ領域にプログラム電圧を印加する。
【００２７】
本発明の一つの実施の形態において、前記メモリ構造のプログラミング方法は、さらに、前記第７のドープ領域に前記プログラム電圧を印加する、ことを含んでよい。
【００２８】
本発明は、上記のメモリ構造の読み出し方法を提供し、当該方法は、次のステップを含む。読み出し動作が前記第２の選択トランジスタ及び前記第２の浮遊ゲートトランジスタによって形成される経路で実行される際、前記第１のドープ領域及び前記第３のドープ領域に補助電圧を印加する。
【００２９】
本発明の一つの実施の形態において、前記メモリ構造の読み出し方法は、さらに、前記第７のドープ領域に前記補助電圧を印加する、ことを含んでよい。
【００３０】
本発明の一つの実施の形態において、前記メモリ構造の読み出し方法においては、前記補助電圧は、例えば、読み出し電圧（ＶＲＳＧＬ）以下である。
【００３１】
本発明は、上記のメモリ構造の別の読み出し方法を提供し、当該方法は、次のステップを含む。読み出し動作が前記第２の選択トランジスタ及び前記第２の浮遊ゲートトランジスタによって形成される経路で実行される際、前記読み出し動作を前記第１の選択トランジスタ及び前記第１の浮遊ゲートトランジスタによって形成される経路で同時に行う。
【００３２】
本発明の一つの実施の形態において、前記メモリ構造の読み出し方法は、さらに、前記第７のドープ領域に補助電圧を印加する、ことを含んでよい。
【００３３】
本発明の一つの実施の形態において、前記メモリ構造の読み出し方法においては、前記補助電圧は、例えば、読み出し電圧以下である。
【発明の効果】
【００３４】
以上の説明より、本発明のメモリ構造において、第２の浮遊ゲートトランジスタの浮遊ゲートのゲート幅は、第１の浮遊ゲートトランジスタの浮遊ゲートのゲート幅より大きい。従って、プログラム動作が第１の選択トランジスタ及び第１の浮遊ゲートトランジスタによって形成される経路で実行される際、プログラム動作に必要な電流を低減でき、ひいては、節電を達成し、製品の信頼性と製品収量が向上する。
【００３５】
また、本発明のメモリ構造のプログラミング方法においては、第１の選択トランジスタ、第２の選択トランジスタ、第１の浮遊ゲートトランジスタ及び第２の浮遊ゲートトランジスタがＰＭＯＳトランジスタの場合、プログラム動作が第１の選択トランジスタ及び第１の浮遊ゲートトランジスタによって形成される経路で実行される際、ランプ電圧を第４のドープ領域及び第６のドープ領域に印加することでプログラム効率が効果的に向上する。第１の選択トランジスタ、第２の選択トランジスタ、第１の浮遊ゲートトランジスタ及び第２の浮遊ゲートトランジスタがＮＭＯＳトランジスタの場合、プログラム動作が第１の選択トランジスタ及び第１の浮遊ゲートトランジスタによって形成される経路で実行される際、第４のドープ領域及び第６のドープ領域にプログラム電圧を印加することでプログラム効率が効果的に向上する。
【００３６】
また、本発明のメモリ構造の読み出し方法において、読み出し動作が第２の選択トランジスタ及び第２の浮遊ゲートトランジスタによって形成される経路で実行される際、第１のドープ領域及び第３のドープ領域に補助電圧を印加することで、オフ電流（Ｉｏｆｆ）の増加による読み出しエラーを防止することができ、従って読み出し動作の精度が向上する。また、本発明のメモリ構造の別の読み出し方法においては、読み出し動作が第２の選択トランジスタ及び第２の浮遊ゲートトランジスタによって形成される経路で実行される際、読み出し動作を第１の選択トランジスタ及び第１の浮遊ゲートトランジスタによって形成される経路で同時に行うことで、オン電流（Ｉｏｎ）が増加、従って読み出し効率が向上する。
【００３７】
本発明の上記及び他の目的、特徴及び利点について理解をより容易にするため、添付の図面とともに、好適な実施の形態について以下に説明する。
【００３８】
添付の図面は発明についての更なる理解のために供され、本明細書に組み込まれ、本明細書の一部を構成する。図面は、本発明の実施の形態を図示し、詳細な説明とともに、本発明の原理を説明する。
【図面の簡単な説明】
【００３９】
【図１Ａ】本発明の実施の形態に係るメモリ構造の上面図である。
【００４０】
【図１Ｂ】図１ＡにおけるＩ−Ｉ’線に沿った断面図である。
【００４１】
【図１Ｃ】図１ＡにおけるＩＩ−ＩＩ’線に沿った断面図である。
【００４２】
【図１Ｄ】図１ＡにおけるＩＩＩ−ＩＩＩ’線に沿った断面図である。
【００４３】
【図２】本発明の別の実施の形態に係るメモリ構造の上面図である。
【００４４】
【図３】本発明の別の実施の形態に係るメモリ構造の上面図である。
【発明を実施するための形態】
【００４５】
図１Ａは、本発明の実施の形態に係るメモリ構造の上面図である。図１Ｂは、図１ＡにおけるＩ−Ｉ’線に沿った断面図である。図１Ｃは、図１ＡにおけるＩＩ−ＩＩ’線に沿った断面図である。図１Ｄは、図１ＡにおけるＩＩＩ−ＩＩＩ’線に沿った断面図である。
【００４６】
図１Ａから図１Ｄを参照すると、メモリ構造１００は、基板１０２と、選択トランジスタＳＴ１と、浮遊ゲートトランジスタＦＴ１と、選択トランジスタＳＴ２と、浮遊ゲートトランジスタＦＴ２と、ドープ領域１０４とを備える。選択トランジスタＳＴ１及び選択トランジスタＳＴ２は、第１の方向Ｄ１に配列されてよく、浮遊ゲートトランジスタＦＴ１及び浮遊ゲートトランジスタＦＴ２は、第１の方向Ｄ１に配列されてよく、選択トランジスタＳＴ１及び浮遊ゲートトランジスタＦＴ１は、第２の方向Ｄ２に配列されてよく、選択トランジスタＳＴ２及び浮遊ゲートトランジスタＦＴ２は、第２の方向Ｄ２に配列されてよい。第２の方向Ｄ２は、第１の方向Ｄ１と交差する。本実施の形態においては、第２の方向Ｄ２は、例えば、第１の方向Ｄ１に対して垂直であるが、本発明はこれに限定されない。また、第１の方向Ｄ１は、選択トランジスタＳＴ１、浮遊ゲートトランジスタＦＴ１、選択トランジスタＳＴ２及び浮遊ゲートトランジスタＦＴ２のチャネル幅方向と平行であってもよい。第２の方向Ｄ２は、選択トランジスタＳＴ１、浮遊ゲートトランジスタＦＴ１、選択トランジスタＳＴ２及び浮遊ゲートトランジスタＦＴ２のチャネル長方向と平行であってもよい。
【００４７】
基板１０２は、シリコン基板等の半導体基板であってよい。本実施の形態においては、基板１０２は、一例として、Ｐ型基板であるが、本発明はこれに限定されない。更に、分離構造ＩＳが基板１０２内に配置されてよく、また、活性領域ＡＡ１、活性領域ＡＡ２及び活性領域ＡＡ３が、分離構造ＩＳによって基板１０２内に画定されてよい。分離構造ＩＳは、例えば、シャロウトレンチ分離（ＳＴＩ）構造である。活性領域ＡＡ１及び活性領域ＡＡ２は、それぞれ、第２の方向Ｄ２に延伸してよい。また、ドープ領域１０６、ドープ領域１０８及びドープ領域１１２は、活性領域ＡＡ１内に位置してよい。ドープ領域１１６、ドープ領域１１８及びドープ領域１２０は、活性領域ＡＡ２内に位置してよい。ドープ領域１０４は、活性領域ＡＡ３内に位置してよい。
【００４８】
選択トランジスタＳＴ１は、選択ゲートＳＧと、ドープ領域１０６と、ドープ領域１０８とを備え、ドープ領域１０６及びドープ領域１０８は、選択ゲートＳＧの２つの側に位置する。選択トランジスタＳＴ１は、さらに、誘電体層１１０を備えてよい。選択ゲートＳＧは、基板１０２上に位置してよい。選択ゲートＳＧは、第１の方向Ｄ１に延伸してよい。選択ゲートＳＧの材料は、例えば、ドープトポリシリコンである。ドープ領域１０６及びドープ領域１０８は、選択ゲートＳＧの２つの側で基板１０２内に位置してよい。ドープ領域１０６及びドープ領域１０８は、それぞれ、ソースまたはドレインとして使用されてよい。誘電体層１１０は、選択ゲートＳＧと基板１０２との間に位置してよい。誘電体層１１０の材料は、例えば、酸化シリコンである。
【００４９】
浮遊ゲートトランジスタＦＴ１は、浮遊ゲートＦＧと、ドープ領域１０８と、ドープ領域１１２とを備え、ドープ領域１０８及びドープ領域１１２は、浮遊ゲートＦＧの２つの側に位置する。浮遊ゲートトランジスタＦＴ１は、さらに、誘電体層１１４を備えてよい。浮遊ゲートＦＧは、基板１０２上に位置してよい。選択ゲートＳＧ及び浮遊ゲートＦＧは、互いに離間するよう配置されてよい。浮遊ゲートＦＧは、第１の方向Ｄ１に延伸してよい。浮遊ゲートＦＧの材料は、例えば、ドープトポリシリコンである。ドープ領域１０８及びドープ領域１１２は、浮遊ゲートＦＧの２つの側で基板１０２内に位置してよい。ドープ領域１０８及びドープ領域１１２は、それぞれ、ソースまたはドレインとして使用されてよい。浮遊ゲートトランジスタＦＴ１及び選択トランジスタＳＴ１はドープ領域１０８を共有してよい。誘電体層１１４は、浮遊ゲートＦＧと基板１０２との間に位置してよい。誘電体層１１４の材料は、例えば、酸化シリコンである。
【００５０】
選択トランジスタＳＴ２は、選択ゲートＳＧと、ドープ領域１１６と、ドープ領域１１８とを備え、ドープ領域１１６及びドープ領域１１８は、選択ゲートＳＧの２つの側に位置する。選択トランジスタＳＴ２は、さらに、誘電体層１１０を備えてよい。選択ゲートＳＧは、選択トランジスタＳＴ１及び選択トランジスタＳＴ２が選択ゲートＳＧを共有するように、選択トランジスタＳＴ１及び選択トランジスタＳＴ２を通って延伸する。ドープ領域１１６及びドープ領域１１８は、選択ゲートＳＧの２つの側で基板１０２内に位置してよい。ドープ領域１１６及びドープ領域１１８は、それぞれ、ソースまたはドレインとして使用されてよい。誘電体層１１０は、選択ゲートＳＧと基板１０２との間に位置してよい。
【００５１】
浮遊ゲートトランジスタＦＴ２は、浮遊ゲートＦＧと、ドープ領域１１８と、ドープ領域１２０とを備え、ドープ領域１１８及びドープ領域１２０は、浮遊ゲートＦＧの２つの側に位置する。浮遊ゲートトランジスタＦＴ２は、さらに、誘電体層１１４を備えてよい。浮遊ゲートＦＧは、浮遊ゲートトランジスタＦＴ１及び浮遊ゲートトランジスタＦＴ２が浮遊ゲートＦＧを共有するように、浮遊ゲートトランジスタＦＴ１及び浮遊ゲートトランジスタＦＴ２を通って延伸してよい。ドープ領域１１８及びドープ領域１２０は、浮遊ゲートＦＧの２つの側で基板１０２内に位置してよい。ドープ領域１１８及びドープ領域１２０は、それぞれ、ソースまたはドレインとして使用されてよい。浮遊ゲートトランジスタＦＴ２及び選択トランジスタＳＴ２は、ドープ領域１１８を共有してよい。誘電体層１１４は、浮遊ゲートＦＧと基板１０２との間に位置する。
【００５２】
本実施の形態においては、用語「ゲート幅」は、活性領域をオーバーラップするゲート（例えば、選択ゲートＳＧまたは浮遊ゲートＦＧ）の一部の第１の方向Ｄ１における幅として定義される。さらに、用語「ゲート長」は、活性領域をオーバーラップするゲート（例えば、ゲートＳＧまたは浮遊ゲートＦＧ）の一部の第２の方向Ｄ２における長さとして定義される。
【００５３】
本実施の形態においては、浮遊ゲートトランジスタＦＴ２の浮遊ゲートＦＧのゲート幅ＷＦ２は、浮遊ゲートトランジスタＦＴ１の浮遊ゲートＦＧのゲート幅ＷＦ１より大きい。従って、プログラム動作が選択トランジスタＳＴ１及び浮遊ゲートトランジスタＦＴ１によって形成された経路で実行される際、プログラム動作に必要な電流を低減することができ、節電が達成され、製品の信頼性と製品収量が向上する。さらに、選択トランジスタＳＴ２の選択ゲートＳＧのゲート幅ＷＳ２は、選択トランジスタＳＴ１の選択ゲートＳＧのゲート幅ＷＳ１より大きくてよい。また、選択トランジスタＳＴ１の選択ゲートＳＧのゲート幅ＷＳ１は、浮遊ゲートトランジスタＦＴ１の浮遊ゲートＦＧのゲート幅ＷＦ１より大きくてもよい。
【００５４】
ドープ領域１０４は、活性領域ＡＡ３の基板１０２内に位置してよい。ドープ領域１０４は、消去ゲートとして使用されてよく、活性領域ＡＡ３は、消去ゲート領域として使用されてよい。本実施の形態においては、消去ゲート領域は、ドープ領域１０４を備えるが、本発明はこれに限定されない。他の実施の形態においては、消去ゲート領域は、さらに、製品要求に応じて他のドープ領域を備えてもよい。浮遊ゲートＦＧは、ドープ領域１０４の少なくとも一部を覆う。ドープ領域１０４は、例えば、Ｎ型ドープ領域である。ドープ領域１０４は、Ｐ型基板またはＰ型ウェル内に位置してよい。本実施の形態おいては、ドープ領域１０４は、例えば、Ｐ型基板内に位置するＮ型ドープ領域であるが、本発明はこれに限定されない。別の実施の形態おいては、ドープ領域１０４は、Ｐ型ウェル内に位置してよい。
【００５５】
本実施の形態においては、選択トランジスタＳＴ１、選択トランジスタＳＴ２、浮遊ゲートトランジスタＦＴ１及び浮遊ゲートトランジスタＦＴ２は、例えば、ＰＭＯＳトランジスタであり、ドープ領域１０６、ドープ領域１０８、ドープ領域１１２、ドープ領域１１６、及びドープ領域１１８、及びドープ領域１２０は、例えば、Ｐ型ドープ領域であるが、本発明はこれに限定されない。また、メモリ構造１００は、さらに、少なくとも１つのＮ型ウェル１２２及びＰ型ウェル１２４を備えてよい。Ｎ型ウェル１２２は、基板１０２内に位置する。ドープ領域１０６、ドープ領域１０８、ドープ領域１１２、ドープ領域１１６、ドープ領域１１８及びドープ領域１２０は、Ｎ型ウェル１２２内に位置してもよい。Ｐ型ウェル１２４は、Ｎ型ウェル１２２とドープ領域１０４との間で基板１０２内に位置してよい。
【００５６】
以下、メモリ構造１００の動作方法について説明する。
【００５７】
メモリ構造１００のプログラミング方法は、次のステップを含む。プログラム動作が選択トランジスタＳＴ１及び浮遊ゲートトランジスタＦＴ１によって形成された経路で実行される際、ランプ電圧が、ドープ領域１１６及びドープ領域１２０に印加される。メモリ構造１００のプログラミング方法は、さらに、ドープ領域１０４にランプ電圧を印加することを含んでよい。プログラム動作の方法は、例えば、チャネルホットエレクトロン注入（ＣＨＥＩ）である。ランプ電圧は、例えば、プログラム電圧以下である。ランプ電圧の電圧印加モードは、例えば、シングルステージインクリメンタル印加モード、マルチステージインクリメンタル印加モード、あるいはスムーズインクリメンタル印加モードである。
【００５８】
以下、ランプ電圧についての様々な電圧印加モードについて、ランプ電圧を０Ｖからプログラム電圧に増加させる場合を例にして説明する。シングルステージインクリメンタル印加モードは、０Ｖを印加した直後にプログラム電圧を印加する。マルチステージインクリメンタル印加モードは、０Ｖを印加した後に印加電圧を段階的にプログラム電圧に増加させる。スムーズインクリメンタル印加モードは、印加電圧を０Ｖから連続的に増加するようにプログラム電圧に増加させる。
【００５９】
ランプ電圧が低電圧である場合、ランプ電圧は、浮遊ゲートトランジスタＦＴ１のチャネルの投入の一助となり、それによってスタックビットの生成が防止される。さらに、浮遊ゲートトランジスタＦＴ１のチャネルが投入された後、ランプ電圧は増加されてよく、それによって浮遊ゲートの電子引き寄せ能が向上し、オン電流（Ｉｏｎ）が増加する。従って、プログラミング効率が向上する。また、メモリ構造１００は、ランプ電圧を印加することでスタックビットの生成を防止できるので、ソフトプログラミングステップを省略することができ、それによって製品の信頼性と製品収量が向上され、ソフトプログラミング時間を省略ことができる。
【００６０】
メモリ構造１００の読み出し方法は、単一経路読み出し動作あるいは２重経路読み出し動作を含んでよい。単一経路読み出し動作の実施の形態においては、メモリ構造１００の読み出し方法は、以下のステップを含む。読み出し動作が選択トランジスタＳＴ２及び浮遊ゲートトランジスタＦＴ２によって形成された経路で実行される際、補助電圧がドープ領域１０６及びドープ領域１１２に印加されてよい。メモリ構造１００の読み出し方法は、さらに、ドープ領域１０４に補助電圧を印加することを含んでよい。補助電圧は、例えば、読み出し電圧以下である。
【００６１】
メモリ構造１００が一定回数動作した後、オフ電流（Ｉｏｆｆ）が増加し得る。メモリ構造１００が読み出しされる場合、オフ電流（Ｉｏｆｆ）は、補助電圧を印加することで低減可能である。このようにして、オフ電流（Ｉｏｆｆ）の増加によって生じる読み出しエラーを防止することができ、それによって読み出し動作の精度が向上する。さらに、オフ電流（Ｉｏｆｆ）が読み出しエラーを生じさせない場合には、補助電圧は印加されず、ドープ領域１０４には０Ｖが代わりに印加される。
【００６２】
２重経路読み出し動作の実施の形態においては、メモリ構造１００の読み出し方法は、以下のステップを含む。読み出し動作が選択トランジスタＳＴ２及び浮遊ゲートトランジスタＦＴ２によって形成された経路で実行される際、読み出し動作は、選択トランジスタＳＴ１及び浮遊ゲートトランジスタＦＴ１によって形成された経路でも同時に実行される。従って、読み出し動作のオン電流（Ｉｏｎ）は増加し、それによって読み出し効率が向上する。また、メモリ構造１００の読み出し方法は、さらに、ドープ領域１０４に補助電圧を印加することを含んでよく、それによってオフ電流（Ｉｏｆｆ）の増加によって生じる読み取りエラーを防止することができる。従って、読み出し動作の精度が向上する。また、オフ電流（Ｉｏｆｆ）が読み出しエラーを生じさせない場合には、補助電圧は印加されず、ドープ領域１０４には０Ｖが代わりに印加される。補助電圧は、例えば、読み出し電圧以下である。
【００６３】
メモリ構造１００の消去方法は、例えばファウラーノードハイムトンネリング（ＦＮトンネリング）である。例えば、浮遊ゲートＦＧに蓄積された電子を引き抜くため、高電圧がドープ領域１０４に印加されてよい。
【００６４】
さらに、メモリ構造１００が動作する際の電圧印加方法の例を、以下の表１に示すが、本発明はこれに限定されない。表１において、プログラム電圧（ＶＰＰ）は、例えば、７Ｖである。ランプ電圧（Ｒａｍｐ）は、例えば、０ＶからＶＰＰである。消去電圧（ＶＥＥ）は、例えば、１５Ｖである。読み出し電圧（ＶＲＧＳＬ）は、例えば、２.５Ｖある。補助電圧は、例えば、０からＶＲＧＳＬである。
【００６５】
【表１】
2019121805.tif 000003
【００６６】
以上の実施の形態に基づくと、メモリ構造１００においては、浮遊ゲートトランジスタＦＴ２の浮遊ゲートＦＧのゲート幅ＷＦ２は、浮遊ゲートトランジスタＦＴ１の浮遊ゲートＦＧのゲート幅ＷＦ１より大きい。従って、プログラム動作が選択トランジスタＳＴ１及び浮遊ゲートトランジスタＦＴ１によって形成された経路で実行される際、プログラム動作に必要な電流を低減することができ、節電が達成され、製品の信頼性及び製品収量が向上する。ある実施の形態においては、メモリ構造１００のプログラミング方法は、ランプ電圧を印加することでプログラム性能を向上させることができる。ある実施の形態においては、メモリ構造１００の読み出し方法は、補助電圧を印加することで読み出し動作の精度を向上させることができる。ある実施の形態においては、メモリ構造１００の読み出し方法は、２重経路読み出し動作によって読み出し効率を向上させることができる。ある実施の形態においては、メモリ構造１００のプログラム動作及び読み出し動作は、異なる経路によって実行することができ、それによって製品の耐久性が向上する。
【００６７】
図２は、発明の別の実施の形態に係るメモリ構造の上面図である。
【００６８】
図１及び図２を参照して、メモリ構造１００とメモリ構造２００との間の差異について以下に説明する。メモリ構造１００においては、浮遊ゲートトランジスタＦＴ１の浮遊ゲートＦＧのゲート長と浮遊ゲートトランジスタＦＴ２の浮遊ゲートＦＧのゲート長とは、略同一であってよい。メモリ構造２００においては、浮遊ゲートトランジスタＦＴ１の浮遊ゲートＦＧのゲート長ＬＦ１は短縮され、それによって浮遊ゲートトランジスタＦＴ２の浮遊ゲートＦＧのゲート長ＬＦ２は、浮遊ゲートトランジスタＦＴ１の浮遊ゲートＦＧのゲート長ＬＦ１より大きくてよい。浮遊ゲートトランジスタＦＴ１の浮遊ゲートＦＧのゲート長ＬＦ１は、浮遊ゲートトランジスタＦＴ１のチャネル長と略等しい。このように、ゲート長ＬＦ１が、短チャネル効果が浮遊ゲートトランジスタＦＴ１に生じるようにする長さに設定される場合、プログラム動作に必要なプログラム電圧を効果的に低減できる。さらに、メモリ構造２００及びメモリ構造１００における同一の構成要素については、同一の参照番号を付し、その説明を省略する。
【００６９】
メモリ構造２００の動作方法とメモリ構造１００の動作方法との間の差異は、以下のとおりである。ゲート長ＬＦ１が、短チャネル効果が浮遊ゲートトランジスタＦＴ１で生じるようにする長さに設定された場合、メモリ構造２００の読み出し方法は、選択トランジスタＳＴ２及び浮遊ゲートトランジスタＦＴ２によって形成された経路での単一経路読み出し動作によって行われ、補助電圧が印加されてもよいし、されなくてもよい。また、メモリ構造２００の残りの動作方法については、メモリ構造１００の動作方法を参照し、詳細な説明は繰り返さない。
【００７０】
さらに、メモリ構造２００が動作する際の電圧印加方法の例を、以下の表２に示すが、本発明はこれに限定されない。表２において、プログラム電圧（ＶＰＰ）は、例えば、６．５Ｖである。ランプ電圧（Ｒａｍｐ）は、例えば、０ＶからＶＰＰである。消去電圧（ＶＥＥ）は、例えば、１５Ｖである。読み出し電圧（ＶＲＧＳＬ）は、例えば、２.５Ｖである。補助電圧は、例えば、０からＶＲＧＳＬである。
【００７１】
【表２】
2019121805.tif 000004
【００７２】
図３は、本発明の別の実施の形態に係るメモリ構造の上面図である。
【００７３】
図１及び図３を参照すると、メモリ構造３００とメモリ構造１００との間の差異は、以下のとおりである。メモリ構造３００においては、選択トランジスタＳＴ１、選択トランジスタＳＴ２、浮遊ゲートトランジスタＦＴ１及び浮遊ゲートトランジスタＦＴ２は、例えば、ＮＭＯＳトランジスタであり、ドープ領域１０６、ドープ領域１０８、ドープ領域１１２、ドープ領域１１６、及びドープ領域１１８、及びドープ領域１２０は、例えば、Ｎ型ドープ領域である。さらに、メモリ構造３００は、メモリ構造１００のＮ型ウェル１２２を備えない。ドープ領域１０６、ドープ領域１０８、ドープ領域１１２、ドープ領域１１６、ドープ領域１１８及びドープ領域１２０は、Ｐ型ウェル１２４内に位置してよい。さらに、メモリ構造３００及びメモリ構造１００内の同一の構成要素については、同一の参照番号を付し、詳細な説明を省略する。
【００７４】
メモリ構造３００の動作方法とメモリ構造１００の動作方法との間の差異は、以下のとおりである。メモリ構造３００のプログラミング方法は、以下のステップを含む。プログラム動作が選択トランジスタＳＴ１及び浮遊ゲートトランジスタＦＴ１によって形成された経路で実行される際、プログラム電圧は、ドープ領域１１６及びドープ領域１２０に印加される。また、メモリ構造１００のプログラミング方法は、さらに、ドープ領域１０４にプログラム電圧を印加することを含む。浮遊ゲートトランジスタＦＴ１がＮＭＯＳトランジスタであるので、浮遊ゲートトランジスタＦＴ１は、消去状態において投入状態である。従って、プログラム動作が実行される際、ドープ領域１１６、ドープ領域１２０及びドープ領域１０４にランプ電圧を印加する必要がなく、プログラム電圧は、プログラミング効率を向上するために、ドープ領域１１６、ドープ領域１２０及びドープ領域１０４に印加されてよい。また、メモリ構造３００の消去方法及び読み出し方法の原理は、メモリ構造１００のものと同様であり、その詳細な説明は繰り返さない。
【００７５】
さらに、メモリ構造３００が動作する際の電圧印加方法の例を、以下の表３に示すが、本発明はこれに限定されない。表３において、プログラム電圧（ＶＰＰ）は、例えば、７Ｖである。消去電圧（ＶＥＥ）は、例えば、１５Ｖである。読み出し電圧（ＶＲＧＳＬ）は、例えば１.０Ｖである。補助電圧は、例えば、０からＶＲＧＳＬである。
【００７６】
【表３】
2019121805.tif 000005
【００７７】
上記の実施の形態において、選択トランジスタＳＴ１、選択トランジスタＳＴ２、浮遊ゲートトランジスタＦＴ１及び浮遊ゲートトランジスタＦＴ２は、一例として、すべてＰＭＯＳトランジスタあるいはすべてＮＭＯＳトランジスタであったが、本発明はこれに限定されない。ある実施の形態においては、選択トランジスタＳＴ１、選択トランジスタＳＴ２、浮遊ゲートトランジスタＦＴ１及び浮遊ゲートトランジスタＦＴ２は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの任意の組み合わせであってもよい。
【００７８】
要約すると、上記の実施の形態のメモリ構造は、メモリ装置の電気的性能を効果的に向上させることができる。また、上記の実施の形態のメモリ構造のプログラミング方法は、プログラム性能を効果的に向上させることができる。さらに、上記の実施の形態のメモリ構造の読み出し方法は、読み出し性能を効果的に向上させることができる。
【００７９】
本発明について、上記の実施の形態を参照して詳細に説明したが、本発明の技術的範囲から逸脱しない限りにおいて、上記の実施の形態に応用を加えることが可能な点、当業者にとって明らかである。従って、本発明の技術的範囲は、上記の詳細な説明ではなく、添付の特許請求の範囲に基づいて画定される。
【産業上の利用可能性】
【００８０】
メモリ構造並びにそのプログラミング及び読み出し方法は、メモリ装置の電気的性能を効果的に向上させることができる。
【符号の説明】
【００８１】
１００、２００、３００  メモリ構造
１０２  基板
１０４、１０６、１０８、１１２、１１６、１１８、１２０  ドープ領域
１１０、１１４  誘電体層
１２２  Ｎ型ウェル
１２４  Ｐ型ウェル
ＡＡ１、ＡＡ２、ＡＡ３  活性領域
Ｄ１  第１の方向
Ｄ２  第２の方向
ＦＧ  浮遊ゲート
ＦＴ１、ＦＴ２  浮遊ゲートトランジスタ
ＩＳ  分離構造物
ＬＦ１、ＬＦ２  ゲート長
ＳＧ  選択ゲート
ＳＴ１、ＳＴ２  選択トランジスタ
ＷＦ１、ＷＦ２、ＷＳ１、ＷＳ２  ゲート幅
【図１Ａ】
2019121805.tif 000006
【図１Ｂ】
2019121805.tif 000007
【図１Ｃ】
2019121805.tif 000008
【図１Ｄ】
2019121805.tif 000009
【図２】
2019121805.tif 000010
【図３】
2019121805.tif 000011
【外国語明細書】
2019121805000001.pdf