(57)【要約】【課題】高Ｓ／Ｎ比の信号検知が可能で、かつ電界効果トランジスタの閾値電圧ばらつきに対する出力ばらつきを低減させた電荷検知回路を提供する。【解決手段】電荷検知回路Ｃの第１の電界効果トランジスタ１６は、電荷発生源８の一方の端子に接続されるゲートを有する。第１の抵抗１４は、第１の電界効果トランジスタ１６のドレインと第２の電圧（Ｖｄｄ）に固定された第２のノードＮ２との間に接続される。第２の電界効果トランジスタ２６は、電荷発生源８の他方の端子に接続されるゲートおよびドレインを有する。第２の抵抗２４は、第２の電界効果トランジスタ２６のドレインと第２のノードＮ２との間に接続される。好ましくは、少なくとも第１の電界効果トランジスタ１６は、サブスレッショルド領域で動作し、第１の電界効果トランジスタ１６のゲート電圧が第１の電圧（ＧＮＤ）と第２の電圧（Ｖｄｄ）の間で動作する。【選択図】図３
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【特許請求の範囲】
【請求項１】
電荷発生源において発生する電荷を検知する電荷検知回路であって、
前記電荷発生源の一方の端子に接続されるゲートと、第１の電圧に固定された第１のノードに接続されるソースとを有する第１の電界効果トランジスタと、
前記第１の電界効果トランジスタのドレインと第２の電圧に固定された第２のノードとの間に接続される第１の抵抗と、
前記電荷発生源の他方の端子に接続されるゲートおよびドレインと、前記第１のノードに接続されるソースとを有する第２の電界効果トランジスタと、
前記第２の電界効果トランジスタのドレインと前記第２のノードとの間に接続される第２の抵抗と、
前記第１の電界効果トランジスタのドレインに接続される出力ノードとを備える、電荷検知回路。
【請求項２】
少なくとも前記第１の電界効果トランジスタは、サブスレッショルド領域で動作し、前記第１の電界効果トランジスタのゲート電圧が前記第１の電圧と前記第２の電圧の間で動作する、請求項１に記載の電荷検知回路。
【請求項３】
前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとは、同一特性を有する、請求項１または２に記載の電荷検知回路。
【請求項４】
前記電荷発生源と並列に、前記第１の電界効果トランジスタのゲートと前記第２の電界効果トランジスタのゲートとの間に接続される第３の抵抗をさらに備える、請求項１〜３のいずれか１項に記載の電荷検知回路。
【請求項５】
前記第３の抵抗の抵抗値は、前記電荷発生源の抵抗値より小さく、かつ、前記第１の電界効果トランジスタのゲート−ソース間抵抗より小さく、
前記第３の抵抗の抵抗値は、前記第３の抵抗と前記電荷発生源の容量と前記第１の電界効果トランジスタの入力容量から換算される時定数の逆数が、検知周波数よりも小さくなるように設定されている、請求項４に記載の電荷検知回路。
【請求項６】
前記第１の抵抗、前記第２の抵抗、および前記第３の抵抗の少なくとも１つとして、Ｐ−Ｎ接合の抵抗成分を利用した抵抗を使用する、請求項４または５に記載の電荷検知回路。
【請求項７】
前記電荷発生源は、圧電体である、請求項１〜６のいずれか１項に記載の電荷検知回路。
【請求項８】
請求項１〜７のいずれか１項に記載の電荷検知回路と、
前記電荷発生源とを備え、
前記電荷発生源は、圧電体薄膜を用いたメンブレン体であり、前記メンブレン体に入力された音を検知する、圧電マイクロフォン。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電荷検知回路およびそれを備える圧電マイクロフォンに関する。
【背景技術】
【０００２】
近年、センサの微小信号を、消費電力を抑えながらより高Ｓ／Ｎ比で検出することが求められている。たとえば高感度マイクロフォンなどでは、音を検出するセンサの微小信号を高Ｓ／Ｎ比で増幅する必要がある。
【０００３】
一般に、後段の増幅素子が低ノイズでかつダイナミックレンジが大きい前提においては、増幅回路のＳ／Ｎ比は、入力初段の増幅素子の性能に基づき決まる。
【０００４】
従来は、このような用途ではしばしば入力初段に電界効果型トランジスタ（ＦＥＴ）が用いられ、なかでもＪＦＥＴ（Junction  Field-Effect  Transistor：接合型電界効果トランジスタ）が用いられる場合がある。
【０００５】
図１１は、圧電マイクの論文（非特許文献１）に記載された電荷検知回路の回路図である。図１１において、Sensorと表記された電荷発生素子の一方端子はアースに接続され、他方端子はＪＦＥＴのゲートに接続されている。ＪＦＥＴのソースはアースに接続され、ＪＦＥＴのドレインは抵抗ＲＬを介して電源ＶＤＤに接続されている。ＪＦＥＴのソースと抵抗ＲＬの接続ノードとアースとの間の電位差として出力電圧Ｖｏｕｔが得られる。この検知回路はソース接地増幅回路となっている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Robert John Littrell, High Performance Piezoelectric MEMS Microphones, 2010, Figure 2.4，[2017年12月21日検索]，インターネット，<ＵＲＬ，https://deepblue.lib.umich.edu/bitstream/handle/2027.42/75833/rlittrel_1.pdf>
【発明の概要】
【発明が解決しようとする課題】
【０００７】
一般に、ＦＥＴはＶｇｓ−Ｖｔｈ＞０（ゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈより高い）のＯＮ領域を用いて信号を検知するように使用する。しかし、このような使い方ではＳ／Ｎ比を向上させることに限界があり、さらにＳ／Ｎ比を向上させることが望まれている。
【０００８】
この発明は、上記の課題を解決するためになされたものであり、その目的は、高Ｓ／Ｎ比の信号検知が可能な電荷検知回路を提供することである。
【課題を解決するための手段】
【０００９】
本発明は、要約すると、電荷発生源において発生する電荷を検知する電荷検知回路であって、第１の電界効果トランジスタと、第１の抵抗と、第２の電界効果トランジスタと、第２の抵抗と、出力ノードとを備える。第１の電界効果トランジスタは、電荷発生源の一方の端子に接続されるゲートと、第１の電圧に固定された第１のノードに接続されるソースとを有する。第１の抵抗は、第１の電界効果トランジスタのドレインと第２の電圧に固定された第２のノードとの間に接続される。第２の電界効果トランジスタは、電荷発生源の他方の端子に接続されるゲートおよびドレインと、第１のノードに接続されるソースとを有する。第２の抵抗は、第２の電界効果トランジスタのドレインと第２のノードとの間に接続される。出力ノードは、第１の電界効果トランジスタのドレインに接続される。
【００１０】
好ましくは、少なくとも第１の電界効果トランジスタは、サブスレッショルド領域で動作し、第１の電界効果トランジスタのゲート電圧が第１の電圧と第２の電圧の間で動作する。
【００１１】
好ましくは、第１の電界効果トランジスタと第２の電界効果トランジスタとは、同一特性を有する。
【００１２】
好ましくは、電荷検知回路は、電荷発生源と並列に、第１の電界効果トランジスタのゲートと第２の電界効果トランジスタのゲートとの間に接続される第３の抵抗をさらに備える。
【００１３】
より好ましくは、第３の抵抗の抵抗値は、電荷発生源の抵抗値より小さく、かつ、第１の電界効果トランジスタのゲート−ソース間抵抗より小さく、第３の抵抗の抵抗値は、第３の抵抗と電荷発生源の容量と第１の電界効果トランジスタの入力容量から換算される時定数の逆数が、検知周波数よりも小さくなるように設定されている。
【００１４】
より好ましくは、第１の抵抗、第２の抵抗、および第３の抵抗の少なくとも１つとして、Ｐ−Ｎ接合の抵抗成分を利用した抵抗を使用する。
【００１５】
好ましくは、電荷発生源は、圧電体である。
本発明は、他の局面では、上記いずれかの電荷検知回路と、電荷発生源とを備える圧電マイクロフォンである。電荷発生源は、圧電体薄膜を用いたメンブレン体であり、メンブレン体に入力された音を検知する。
【発明の効果】
【００１６】
本発明によれば、高Ｓ／Ｎ比の信号検知が可能で、かつ電界効果トランジスタの閾値電圧ばらつきに対する出力ばらつきを低減させた電荷検知回路を実現することができる。
【図面の簡単な説明】
【００１７】
【図１】検討例の検知回路Ａの構成を示す回路図である。
【図２】検討例の検知回路Ｂの構成を示す回路図である。
【図３】実施の形態の検知回路Ｃの構成を示す回路図である。
【図４】実施の形態の検知回路Ｄの構成を示す回路図である。
【図５】電荷発生源の実際の構造を示す図である。
【図６】ゲート電圧とドレイン電流の関係を示す図である。
【図７】周波数と感度（Ｖｒｍｓ）との関係を示す図である。
【図８】周波数とノイズ電圧との関係を示した図である。
【図９】各回路の感度、ノイズ、Ｓ／Ｎ比を比較して示した図である。
【図１０】ＦＥＴの閾値電圧が±０．０５Ｖずれると仮定した場合の感度計算結果（ａｔ  １ｋＨｚ）を示す図である。
【図１１】圧電マイクの論文（非特許文献１）に記載された電荷検知回路の回路図である。
【発明を実施するための形態】
【００１８】
以下、検討例と本発明の実施の形態とについて、図面を参照しつつ比較しながら説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰り返さない。
【００１９】
まず、本発明の実施の形態の説明の前に、２つの検討例の構成について説明する。図１は、検討例の検知回路Ａの構成を示す回路図である。図２は、検討例の検知回路Ｂの構成を示す回路図である。
【００２０】
図１に示す検知回路Ａは、ＪＦＥＴ（ＦＥＴの閾値電圧以上の領域を用いた信号検知）を想定した検知回路である。検知回路Ａは、直流電圧源２と、抵抗４と、ＪＦＥＴ６とを含む。ＪＦＥＴのゲートには、電荷発生源８が接続される。
【００２１】
以下の検討において、回路シミュレーターLTSpice（リニアテクノロジー社）を用いて各種計算を実施している。このため、電荷発生源８は、正弦波信号を発生する信号源１０と、１００ＧΩの抵抗値を有する等価抵抗１２と、２ｐＦの容量値を有する等価容量１５とが並列接続された回路で模擬されている。
【００２２】
図２に示す検知回路Ｂは、図１の検知回路Ａの構成において、抵抗４を抵抗１４に置換し、ＪＦＥＴ６をＮチャネル型ＭＯＳＦＥＴ１６に置換した回路である。この検知回路Ｂは、検知回路Ａのようにゲート電圧が閾値電圧以上である領域を用いた信号検知を行なうのではなく、ゲート電圧が閾値電圧より低いＭＯＳＦＥＴ１６のサブスレッショルド領域を使用した信号検知を想定した検知回路である。
【００２３】
次に、本発明の実施の形態の検知回路の構成について説明する。図３は、実施の形態の検知回路Ｃの構成を示す回路図である。図４は、実施の形態の検知回路Ｄの構成を示す回路図である。
【００２４】
図３の検知回路Ｃは、直流電圧源２と、抵抗１４，２４と、Ｎチャネル型のＭＯＳＦＥＴ１６，２６とを含む。抵抗１４とＭＯＳＦＥＴ１６は、直流電圧源２の正電圧ノードとアースとの間に直列接続され、これらの接続ノードから出力電圧信号ＶｏｕｔＣが出力される。抵抗２４とＭＯＳＦＥＴ２６は、直流電圧源２の正電圧ノードとアースとの間に直列接続される。ＭＯＳＦＥＴ２６のゲートはＭＯＳＦＥＴ２６のドレインに接続されるとともに、電荷発生源８の一方端子に接続される。ＭＯＳＦＥＴ１６のゲートは、電荷発生源８の他方端子に接続される。一例では、抵抗１４の抵抗値は６０ｋΩであり、抵抗２４の抵抗値は１２０ｋΩである。
【００２５】
ＭＯＳＦＥＴ１６のソースはアースに接続されている。ＭＯＳＦＥＴ１６のドレインには直流電圧源２から６０ｋΩの抵抗１４を介して１．８Ｖの電源電圧Ｖｄｄが供給されている。ＭＯＳＦＥＴ１６のドレインと抵抗１４との接続ノードには出力端子が設けられ、出力電圧信号ＶｏｕｔＣが出力される。
【００２６】
ＭＯＳＦＥＴ２６のソースはアースに接続されている。ＭＯＳＦＥＴ２６のドレインには直流電圧源２から１２０ｋΩの抵抗を介して１．８Ｖの電源電圧Ｖｄｄが供給されている。ＭＯＳＦＥＴ２６のゲートはドレインに接続されている。
【００２７】
図４の検知回路Ｄは、図３の検知回路Ｃの構成において、ＭＯＳＦＥＴ１６のゲートとＭＯＳＦＥＴ２６のゲートとの間に接続される抵抗３２が追加された回路である。抵抗３２は、電荷発生源８に並列に接続されている。抵抗３２の抵抗値は、一例では、１０ＧΩである。
【００２８】
図５は、電荷発生源の実際の構造を示す図である。図５に示すように、電荷発生源８は、圧電体からなるメンブレン構造を有する。中央部に貫通孔が設けられたシリコン基板７０の貫通孔を覆うように下地薄膜層６８が形成され、その上に、電極薄膜層５２，５４，５６と圧電体薄膜層６２，６４が交互に積層されている。尚、メンブレンの幾何学的な詳細構造については記載を省略する。
【００２９】
このメンブレンに１Ｐａの音圧が入力した時に、圧電体より電流振幅Ｉ＝２πｆＱ（ａｔ  ｆ＝２０Ｈｚ〜２００００Ｈｚ，発生電荷量Ｑ＝5E-14C）、の正弦波が発生する。図１〜図４の回路図には、圧電体キャパシタの等価容量１５の容量値２ｐＦ、圧電体のリーク電流に相当する等価抵抗１２の抵抗値１００ＧΩが表記されている。
【００３０】
以上の構成の検討例の検知回路および実施の形態の検知回路について回路シミュレーターＬＴＳｐｉｃｅ（リニアテクノロジー社）でシミュレーションした性能を以下に説明する。
【００３１】
まずは、検討例の検知回路Ａと検知回路Ｂとの比較結果について説明する。図６は、ゲート電圧とドレイン電流の関係を示す図である。なお、ドレイン電流を示す縦軸は対数目盛となっている点に注意されたい。
【００３２】
検知回路Ａと検知回路Ｂの構成は基本的に同じであり、ＦＥＴの特性が異なる。検知回路Ａ（ＪＦＥＴを模擬）のＦＥＴは入力容量３ｐＦ、図６のＡに示すＩｄｓ−Ｖｇｓ特性を有するＪＦＥＴとした。検知を想定するＶｇｓ＝０Ｖ近傍はゲート電圧が閾値電圧Ｖｔｈより高いＯＮ状態である。ＪＦＥＴモデルのフリッカーノイズ係数ＫＦ＝４．５６Ｅ−１７、フリッカーノイズ指数ＡＦ＝１とした（これらの値はＪＦＥＴとして一般的な値である）。
【００３３】
検知回路Ｂ（サブスレッショルド領域動作のＦＥＴを模擬）のＦＥＴは入力容量容量１３.６ｐＦ、図６のＢに示すＩｄｓ−Ｖｇｓ特性を有するＮチャネル型のＭＯＳＦＥＴとした。検知を想定するＶｇｓ＝０Ｖ近傍にサブスレッショルド領域がある。ＭＯＳＦＥＴモデルのフリッカーノイズ係数ＫＦ＝１Ｅ−２４、フリッカーノイズ指数ＡＦ＝１とした（これらの値はＭＯＳＦＥＴとして一般的な値である）。
【００３４】
電荷発生源８では、容量値を２ｐＦとし、電流振幅Ｉ＝２πｆＱ（ａｔ  ｆ＝２０Ｈｚ〜２００００Ｈｚ，発生電荷量Ｑ＝５Ｅ−１４Ｃ）、の正弦波が発生すると仮定した。電荷発生源８にはリーク電流がある想定であり、リーク電流に相当する等価抵抗１２として抵抗値１００ＧΩを信号源１０と並列に入れてある。
【００３５】
検出回路Ａでは、ＪＦＥＴ６の０Ｖ近傍での電流値と相関をとるように固定抵抗４の抵抗値は２０ｋΩとした。この場合、消費電流は４５μＡ程度となる。
【００３６】
検出回路Ｂでは、ＭＯＳＦＥＴ１６の０Ｖ近傍での電流値と相関をとるように固定抵抗１４の抵抗値は６０ｋΩとした。この場合、消費電流は１６μＡ程度となる。
【００３７】
図７は、周波数と感度（Ｖｒｍｓ）との関係を示す図である。図８は、周波数とノイズ電圧との関係を示した図である。これらは、回路シミュレーターＬＴＳｐｉｃｅを用いて計算した結果である。尚、今回のノイズ計算においては本回路以外のノイズ源の考慮はされていない（現実的には電荷発生源のｔａｎδやその他リーク電流などがノイズとして付加される）。
【００３８】
応用製品がマイクロフォンであると仮定した場合には、感度Ｓは１ｋＨｚでの電圧、ノイズＮはＡ特性フィルター適用後の２０Ｈｚ〜２００００Ｈｚの範囲を積分した電圧となり、Ｓ／Ｎ比を含めて結果をまとめると、図９に示す結果（回路Ａ、回路Ｂ）となった。
【００３９】
回路Ｂは回路Ａに比べて、ノイズも大きくなるが、それ以上に感度増大効果が大きいため、Ｓ／Ｎ比が向上する結果となった。これは、検知回路Ｂが、ゲート電圧Ｖｇｓに対してソース・ドレイン間電流Ｉｄｓの変化度が大きいサブスレッショルド領域で信号を検知することに起因している。
【００４０】
なお、検知回路Ｂでは、検知回路Ａに比べてＦＥＴの入力容量が大きく、消費電流も小さいため、一般的には、Ｓ／Ｎ面で不利に働くと考えられるが、それ以上にサブスレショルド領域で検知することによる高感度化に起因するＳ／Ｎ向上効果が勝っていると言える。
【００４１】
以上より、検知回路Ａと検知回路Ｂとを比べると、ＦＥＴのサブスレッショルド領域で検知する検知回路Ｂの方がＳ／Ｎ比が向上することがわかる。したがって、Ｓ／Ｎ比を向上させるために検知回路Ｂを使用することも考えられる。
【００４２】
しかし、ＦＥＴのサブスレッショルド領域で検知する場合の問題は、ＦＥＴの製造ばらつきによって閾値電圧Ｖｔｈのズレが生じ、感度が大きく変動することである。
【００４３】
図１０は、ＦＥＴの閾値電圧が±０．０５Ｖずれると仮定した場合の感度計算結果（ａｔ  １ｋＨｚ）を示す図である。図１０のＡに示すように、検知回路Ａでは閾値電圧Ｖｔｈがずれても比較的感度変動が小さいが、図１０のＢに示すように検知回路Ｂでは閾値電圧Ｖｔｈがずれると感度が大きく変動してしまい、実使用上で使いこなすのは困難となる。
【００４４】
本実施の形態では、図３の検知回路Ｃおよび図４の検知回路Ｄを用いることによって、このような課題を解決している。
【００４５】
図３の検知回路Ｃは、図２の検知回路Ｂに対して、ＦＥＴ２６と固定抵抗２４とを付加した構成である。検知回路Ｃでは、ＦＥＴ１６およびＦＥＴ２６は、ともにＮチャネル型ＭＯＳＦＥＴとし、入力容量を１３．６ｐＦとした。このとき検知回路ＣのＦＥＴ１６のＩｄｓ−Ｖｇｓ特性を図６のＣに示す。検知回路Ｂの特性に比べて＋０．２Ｖ閾値電圧が高いＦＥＴとした。ＭＯＳＦＥＴモデルのフリッカーノイズ係数をＫＦ＝1E-24とし、フリッカーノイズ指数をＡＦ＝１とした（この値はＭＯＳＦＥＴとして一般的な値である）。
【００４６】
電荷発生源８では、検知回路Ａ、Ｂと同様に容量値２ｐＦ、電流振幅Ｉ＝２πｆＱ（ａｔ  ｆ＝２０Ｈｚ〜２００００Ｈｚ，発生電荷量Ｑ＝５Ｅ−１４Ｃ）、の正弦波が発生すると仮定した。
【００４７】
固定抵抗１４は６０ｋΩとした。これにより、ＦＥＴ１６の消費電流量は１６μＡ程度になる。一方、固定抵抗２４は１２０ｋΩとした。これにより、ＦＥＴ２６の消費電流は１３μＡ程度になる。
【００４８】
回路シミュレーターLTSpice（リニアテクノロジー社）を用いて、出力電圧とノイズ電圧を計算した結果を図７のＣおよび図８のＣに示す。
【００４９】
応用をマイクロフォンと仮定した場合には、感度Ｓは１ｋＨｚでの電圧、ノイズＮはＡ特性フィルター適用後の２０Ｈｚ〜２００００Ｈｚの範囲を積分した電圧となり、Ｓ／Ｎ比を含めて結果をまとめると、図９の回路Ｃに示す結果となった。検知回路Ｃを用いても、検知回路Ｂと同様に高いＳ／Ｎ比を得ることができるとわかる。
【００５０】
ここで、ＦＥＴの閾値電圧が製造ばらつきなどにより±０．０５Ｖずれると仮定した場合の感度計算結果（ａｔ  １ｋＨｚ）を図１０のＣに示す。製造ばらつき等によって閾値電圧がずれても感度変動は非常に小さくできることがわかった。これは、閾値電圧が変動したとしても、ＦＥＴ１６の電流量を保つように、ＦＥＴ２６が調整するように働くためである。
【００５１】
なお、このように調整が働くためには、ＦＥＴ１６のゲート電圧が、ＦＥＴ１６のソース電圧と電源電圧の間にあることが必要条件となる。
【００５２】
図４に示す検知回路Ｄは、検知回路Ｃに対して、電荷発生源８に並列に接続されている抵抗３２が追加されている。抵抗３２は、圧電体の不安定なリーク電流や焦電効果等による不安定な電荷発生に対する出力電圧のドリフトを抑制する目的で導入している。抵抗３２の抵抗値は、電荷発生源８の等価抵抗１２の抵抗値より小さく、ＦＥＴ１６のゲート−ソース間抵抗値より小さくすることで、抵抗３２が有効に機能する。一方で抵抗３２の抵抗値を小さくしすぎると、低周波領域の感度低下をもたらすため、抵抗３２の抵抗値は、抵抗３２の抵抗値と電荷発生源８の等価容量１５とＦＥＴ１６の容量から換算される時定数の逆数が、検知周波数よりも小さくなるように設定されることが望ましい。
【００５３】
また固定抵抗１４，２４は、ＦＥＴのソース−ドレイン間抵抗など、所定のＦＥＴを用いた擬似抵抗、またはｐ−ｎ接合の抵抗成分を利用した疑似抵抗を用いてもよい。
【００５４】
図４に示す検知回路Ｄの場合も、図６、図７、図１０において、検知回路Ｃとほぼ同様な特性を示した。なお、図９に示すように、ノイズに関しては、検知回路Ｄについては、検知回路Ｃと比べるとノイズが増加し、Ｓ／Ｎ比がやや低下したが、感度およびＳ／Ｎ比はいずれも検知回路Ａよりも向上しており好ましい特性を示した。
【００５５】
以上より、本実施の形態の検知回路Ｃ，Ｄでは、高Ｓ／Ｎ比での検知が可能になるとともに、ＦＥＴの閾値電圧ばらつきに対する感度ばらつきも低減することが可能となる。また、小型、低消費電力、かつ高Ｓ／Ｎ比の圧電マイクロフォンが実現できる。
【００５６】
なお、これまで温度特性の問題に関しては触れてきていないが、ＦＥＴの閾値電圧は温度変化でずれるため、温度変化に対する感度ばらつきの低減にも本実施の形態の構成は効果的であると考えられる。
【００５７】
最後に本実施の形態について再び図面を参照して総括する。図３に示す本実施の形態の電荷検知回路Ｃは、第１の電界効果トランジスタ１６と、第１の抵抗１４と、第２の電界効果トランジスタ２６と、第２の抵抗２４と、ＶｏｕｔＣを出力する出力ノードＮｏｕｔとを備える。第１の電界効果トランジスタ１６は、電荷発生源８の一方の端子に接続されるゲートと、第１の電圧に固定された第１のノード（ＧＮＤ）に接続されるソースとを有する。第１の抵抗１４は、第１の電界効果トランジスタ１６のドレインと第２の電圧（Ｖｄｄ）に固定された第２のノードＮ２との間に接続される。第２の電界効果トランジスタ２６は、電荷発生源８の他方の端子に接続されるゲートおよびドレインと、第１のノード（ＧＮＤ）に接続されるソースとを有する。第２の抵抗２４は、第２の電界効果トランジスタ２６のドレインと第２のノードＮ２との間に接続される。出力ノードＮｏｕｔは、第１の電界効果トランジスタ１６のドレインに接続される。
【００５８】
好ましくは、少なくとも第１の電界効果トランジスタ１６は、サブスレッショルド領域で動作し、第１の電界効果トランジスタ１６のゲート電圧が第１の電圧（ＧＮＤ）と第２の電圧（Ｖｄｄ）の間で動作する。
【００５９】
上記の構成とすれば、電荷検知回路は、高Ｓ／Ｎ比の信号検知が可能になるとともに、電界効果トランジスタの閾値電圧ばらつきに対する出力ばらつきを大きく低減することが可能となる。
【００６０】
好ましくは、第１の電界効果トランジスタ１６と第２の電界効果トランジスタ２６とは、同一特性を有する。このような構成とすれば、出力電圧ばらつきを更に低減することができる。
【００６１】
好ましくは、図４に示すように、電荷検知回路Ｄは、電荷検知回路Ｃの構成に加えて、電荷発生源８と並列に、第１の電界効果トランジスタ１６のゲートと第２の電界効果トランジスタ２６のゲートとの間に接続される第３の抵抗３２をさらに備える。
【００６２】
より好ましくは、第３の抵抗３２の抵抗値は、電荷発生源８の等価抵抗１２の抵抗値より小さく、かつ、第１の電界効果トランジスタ１６のゲート−ソース間抵抗より小さい。第３の抵抗３２の抵抗値は、第３の抵抗３２と電荷発生源８の等価容量１５と第１の電界効果トランジスタ１６の入力容量から換算される時定数の逆数が、検知周波数よりも小さくなるように設定されている。たとえば、図３に記載したモデルでは、容量が１５．６ｐＦ（電荷発生源容量２ｐＦ＋ＦＥＴ入力容量１３．６ｐＦ）、第３の抵抗が１０ＧΩとなっており、１÷（１５．６Ｅ−１２×１０Ｅ９）＝６．４Ｈｚであり、マイクロフォン応用時の可聴周波数下限値２０Ｈｚより小さく設定されている。
【００６３】
このような構成とすれば、第１の電界効果トランジスタ１６のゲート電圧を所定の時定数で安定化できるため、出力電圧の安定化を図ることができる。
【００６４】
より好ましくは、第１の抵抗１４、第２の抵抗２４、および第３の抵抗３２の少なくとも１つとして、Ｐ−Ｎ接合の抵抗成分を利用した抵抗を使用する。Ｐ−Ｎ接合の抵抗成分を利用した抵抗は、半導体基板において、Ｐ型不純物領域とＮ型不純物領域の各抵抗とＰ−Ｎ接合部分の抵抗を含むものであればどのようなものでも良く、たとえばゲート電圧を所定電位に制御した電界効果トランジスタのソース・ドレイン間抵抗や、逆方向接続したツェナーダイオードなどを使用することができる。このような抵抗は、ポリシリコンなどの配線層を利用する抵抗よりも小面積で高抵抗が得られる。したがって、電荷検知回路全体を小型化できる。
【００６５】
好ましくは、電荷発生源８は、図５に示すような圧電体薄膜層６２を含んで構成される圧電体である。
【００６６】
この発明は他の局面では、電荷検知回路Ｃまたは電荷検知回路Ｄと、電荷発生源８とを備える圧電マイクロフォンである。電荷発生源８は、図５に示すような圧電体薄膜層６２を用いたメンブレン体であり、メンブレン体に入力された音を検知するように構成される。
【００６７】
これにより、小型、低消費電力、高Ｓ／Ｎ比の圧電マイクロフォンが実現できる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６８】
２  直流電圧源、４，１４，２４，３２  抵抗、８  電荷発生源、１０  信号源、１２  等価抵抗、１５  等価容量、１６，２６  ＭＯＳＦＥＴ、５２，５４，５６  電極薄膜層、６２，６４  圧電体薄膜層、６８  下地薄膜層、７０  シリコン基板、Ａ，Ｂ，Ｃ，Ｄ  電荷検知回路、Ｎ２  第２のノード、Ｎｏｕｔ  出力ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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