(57)【要約】【課題】本発明は、弊害なく半導体スイッチング素子のダメージを防止できる半導体装置を提供することを目的とする。【解決手段】第１ゲートパッドと、複数の第１エミッタパッドと、第１コレクタパッドを有する第１半導体スイッチング素子と、該複数の第１エミッタパッドのうち隣接するパッドを接続する第１ワイヤと、該複数の第１エミッタパッドのうちの1つのパッドと出力とを接続する第１出力ワイヤと、該第１ゲートパッドにゲート電圧を与える第１制御部と、該複数の第１エミッタパッドのいずれか１つのパッドである第１引出パッドに直接接続されるとともに、該第１制御部に接続され、該第１制御部のグランド電位を与える第１エミッタ配線と、第２ゲートパッドと、第２エミッタパッドと、該出力に接続された第２コレクタパッドを有する第２半導体スイッチング素子とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１ゲートパッドと、複数の第１エミッタパッドと、第１コレクタパッドを有する第１半導体スイッチング素子と、
前記複数の第１エミッタパッドのうち隣接するパッドを接続する第１ワイヤと、
前記複数の第１エミッタパッドのうちの1つのパッドと出力とを接続する第１出力ワイヤと、
前記第１ゲートパッドにゲート電圧を与える第１制御部と、
前記複数の第１エミッタパッドのいずれか１つのパッドである第１引出パッドに直接接続されるとともに、前記第１制御部に接続され、前記第１制御部のグランド電位を与える第１エミッタ配線と、
第２ゲートパッドと、第２エミッタパッドと、前記出力に接続された第２コレクタパッドを有する第２半導体スイッチング素子と、を備えたことを特徴とする半導体装置。
【請求項２】
前記第１引出パッドに前記第１出力ワイヤが直接接続されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の第１エミッタパッドは、細長いパッドの長辺同士が隣接するように設けられ、
前記第１引出パッドは、前記複数の第１エミッタパッドの端にあることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２半導体スイッチング素子には、前記第２エミッタパッドが複数設けられ、
前記複数の第２エミッタパッドのうち隣接するパッドを接続する第２ワイヤと、
前記複数の第２エミッタパッドのうちの1つのパッドと接続され、前記第２半導体スイッチング素子のエミッタ電流を前記第２半導体スイッチング素子の外部に流す第２出力ワイヤと、
前記第２ゲートパッドにゲート電圧を与える第２制御部と、
前記複数の第２エミッタパッドのうち、前記第２出力ワイヤが接続されたパッドから最も電気的距離が遠いパッドである始端第２エミッタパッドと直接接続され、かつ前記第２制御部に接続された第２エミッタ配線と、を備え、
前記第２エミッタ配線は、前記第２制御部のグランド電位を与えることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記複数の第２エミッタパッドは、細長いパッドの長辺同士が隣接する形状を有し、
前記始端第２エミッタパッドは、前記複数の第２エミッタパッドの端にあることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１コレクタパッドは電源の高圧側に接続され、前記第２エミッタパッドは前記電源の低圧側に接続されたことを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１半導体スイッチング素子と前記第２半導体スイッチング素子と同じ構成を有する追加インバータを備え、
前記第２エミッタ配線には、前記追加インバータの第２エミッタ配線が接続されたことを特徴とする請求項４に記載の半導体装置。  
【請求項８】
前記第１半導体スイッチング素子に設けられた金属パターンを備え、
前記第１引出パッドと、前記複数の第１エミッタパッドのうち前記第１引出パッド以外のパッドである第１非引出パッドが、前記金属パターンで接続されたことを特徴とする請求項1に記載の半導体装置。  
【請求項９】
前記第１非引出パッドに前記第１出力ワイヤが直接接続されたことを特徴とする請求項8に記載の半導体装置。
【請求項１０】
前記第２半導体スイッチング素子は前記第１半導体スイッチング素子と同じ仕様であることを特徴とする請求項８又は９に記載の半導体装置。
【請求項１１】
第１ゲートパッドと、出力に接続された第１エミッタパッドと、第１コレクタパッドを有する第１半導体スイッチング素子と、
第２ゲートパッドと、複数の第２エミッタパッドと、エミッタ抵抗と、前記出力に接続された第２コレクタパッドを有する第２半導体スイッチング素子と、
前記複数の第２エミッタパッドのうち隣接するパッドを接続するワイヤと、
前記複数の第２エミッタパッドのうちの1つのパッドと接続され、前記第２半導体スイッチング素子のエミッタ電流を前記第２半導体スイッチング素子の外部に流す第２出力ワイヤと、
前記第２ゲートパッドにゲート電圧を与える制御部と、
前記複数の第２エミッタパッドのうちのいずれか１つのパッドである引出パッドに直接接続されるとともに、前記制御部に接続され、前記制御部のグランド電位を与えるエミッタ配線と、を備え、
前記引出パッドと、前記複数の第２エミッタパッドのうち前記引出パッド以外のパッドである非引出パッドとが、前記エミッタ抵抗で接続されたことを特徴とする半導体装置。
【請求項１２】
前記非引出パッドは、前記複数の第２エミッタパッドのうち、前記第２出力ワイヤが接続されたパッドから最も電気的距離が遠いパッドであることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記エミッタ抵抗の一部に絶縁部分を含むことを特徴とする請求項１１又は１２に記載の半導体装置。
【請求項１４】
前記エミッタ抵抗と前記引出パッドを複数有したことを特徴とする請求項１１から１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記第１半導体スイッチング素子と前記第２半導体スイッチング素子は、ＳｉＣを材料とするＭＯＳＦＥＴ、又はＳｉＣを材料とするＩＧＢＴであることを特徴とする請求項１から１４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、パワーモジュールの内部における配線構造が開示されている。具体的には、ＩＧＢＴチップのゲート端子とエミッタ端子である一対の外部導出端子間を接続する静電対策用部材であるチップ抵抗器を樹脂ケース内に設けることで、着脱可能で樹脂ケース外に装着される静電気対策部材であるＩＣフォームを用いずに、保管、出荷工程で発生する静電気障害を防止することが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−２３９６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えばパワーモジュールと呼ばれる大電流を扱う半導体装置では、半導体スイッチング素子の動作時の急峻な電流変化により当該素子に過大な電流が発生し、当該素子がダメージを受けることがある。そこで、半導体スイッチング素子のエミッタと、その素子を制御する制御部とをエミッタ配線で接続し、その素子のスイッチング時の誘導起電力によって制御部のグランド電位を下げることが好ましい。しかしながら、このような仕組みの導入を弊害なく導入することは困難であった。例えば、半導体装置が大型化したり、制御部のグランド電位が下がりすぎたりすることがあった。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、弊害なく半導体スイッチング素子のダメージを防止することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願の発明に係る半導体装置は、第１ゲートパッドと、複数の第１エミッタパッドと、第１コレクタパッドを有する第１半導体スイッチング素子と、該複数の第１エミッタパッドのうち隣接するパッドを接続する第１ワイヤと、該複数の第１エミッタパッドのうちの1つのパッドと出力とを接続する第１出力ワイヤと、該第１ゲートパッドにゲート電圧を与える第１制御部と、該複数の第１エミッタパッドのいずれか１つのパッドである第１引出パッドに直接接続されるとともに、該第１制御部に接続され、該第１制御部のグランド電位を与える第１エミッタ配線と、第２ゲートパッドと、第２エミッタパッドと、該出力に接続された第２コレクタパッドを有する第２半導体スイッチング素子と、を備えたことを特徴とする。
【０００７】
本願の発明に係る他の半導体装置は、第１ゲートパッドと、出力に接続された第１エミッタパッドと、第１コレクタパッドを有する第１半導体スイッチング素子と、第２ゲートパッドと、複数の第２エミッタパッドと、エミッタ抵抗と、該出力に接続された第２コレクタパッドを有する第２半導体スイッチング素子と、該複数の第２エミッタパッドのうち隣接するパッドを接続するワイヤと、該複数の第２エミッタパッドのうちの1つのパッドと接続され、該第２半導体スイッチング素子のエミッタ電流を該第２半導体スイッチング素子の外部に流す第２出力ワイヤと、該第２ゲートパッドにゲート電圧を与える制御部と、該複数の第２エミッタパッドのうちのいずれか１つのパッドである引出パッドに直接接続されるとともに、該制御部に接続され、該制御部のグランド電位を与えるエミッタ配線と、を備え、該引出パッドと、該複数の第２エミッタパッドのうち該引出パッド以外のパッドである非引出パッドとが、該エミッタ抵抗で接続されたことを特徴とする。
【０００８】
本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【０００９】
本発明によれば、制御部に提供するインダクタンスを調整することで、弊害なく半導体スイッチング素子のダメージを防止することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る半導体装置の回路図である。
【図２】実施の形態１に係る半導体装置の回路図である。
【図３】実施の形態１に係る半導体装置の一部平面図である。
【図４】比較例に係る半導体装置の一部平面図である。
【図５】実施の形態２に係る半導体装置の一部平面図である。
【図６】実施の形態３に係る半導体装置の一部平面図である。
【図７】実施の形態３に係る半導体装置の回路図である。
【図８】変形例に係るエミッタ抵抗の平面図である。
【図９】実施の形態４に係る半導体装置の一部平面図である。
【発明を実施するための形態】
【００１１】
実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１２】
実施の形態１．
図１は、実施の形態１に係る半導体装置の回路図である。この半導体装置は、３相交流インバータを構成するパワーモジュールである。第１半導体スイッチング素子Ｔ１とダイオードＤ１が逆並列接続された回路と、第２半導体スイッチング素子Ｔ２とダイオードＤ２が逆並列接続された回路とが直列に接続されて、インバータ回路の１相分が構成されている。第１半導体スイッチング素子Ｔ１と第２半導体スイッチング素子Ｔ２の中点には出力Ｕ端子１４が接続されている。
【００１３】
第１半導体スイッチング素子Ｔ３とダイオードＤ３が逆並列接続された回路と、第２半導体スイッチング素子Ｔ４とダイオードＤ４が逆並列接続された回路とが直列に接続されて、インバータ回路の１相分が構成されている。第１半導体スイッチング素子Ｔ３と第２半導体スイッチング素子Ｔ４の中点には出力Ｖ端子１６が接続されている。
【００１４】
第１半導体スイッチング素子Ｔ５とダイオードＤ５が逆並列接続された回路と、第２半導体スイッチング素子Ｔ６とダイオードＤ６が逆並列接続された回路とが直列に接続されて、インバータ回路の１相分が構成されている。第１半導体スイッチング素子Ｔ５と第２半導体スイッチング素子Ｔ６の中点には出力Ｗ端子１８が接続されている。
【００１５】
第１半導体スイッチング素子Ｔ１、Ｔ３、Ｔ５のコレクタは、電源の高圧側に接続されたＰ端子１０に接続される。第２半導体スイッチング素子Ｔ２、Ｔ４、Ｔ６のエミッタは、電源の低圧側に接続されたＮ端子１２に接続される。
【００１６】
第１半導体スイッチング素子Ｔ１、Ｔ３、Ｔ５及び第２半導体スイッチング素子Ｔ２、Ｔ４、Ｔ６はＭＯＳ構造を有する半導体チップである。これらの半導体スイッチング素子はＳｉＣを材料とするＭＯＳＦＥＴ、又はＳｉＣを材料とするＩＧＢＴとすることができる。これらの半導体スイッチング素子の材料としては、珪素と比べてバンドギャップが大きいワイドバンドギャップ半導体を用いることが好ましい。ワイドバンドギャップ半導体としては、例えばＳｉＣ、窒化ガリウム系材料又はダイヤモンドがある。ワイドバンドギャップ半導体を用いることで、珪素を用いた場合と比べて素子の熱的および電気的特性を向上させることができる。
【００１７】
第１制御部Ｃ１、Ｃ３、Ｃ５は、それぞれ、第１半導体スイッチング素子Ｔ１、Ｔ３、Ｔ５のゲートパッドにゲート電圧を与える制御ＩＣである。第２制御部Ｃ２、Ｃ４、Ｃ６は、それぞれ、第２半導体スイッチング素子Ｔ２、Ｔ４、Ｔ６のゲートパッドにゲート電圧を与える制御ＩＣである。
【００１８】
第１半導体スイッチング素子Ｔ１のエミッタと、第１制御部Ｃ１は、第１エミッタ配線Ｅ１で接続されている。第１エミッタ配線Ｅ１によって、第１半導体スイッチング素子Ｔ１のスイッチング時の誘導起電力が第１制御部Ｃ１のグランド電位を低減する。すなわち、第１制御部Ｃ１にインダクタンスが取り込まれる。この影響で第１制御部Ｃ１のゲート基準電位も下がるため、第１半導体スイッチング素子Ｔ１の通電能力を抑制することができる。これにより、第１半導体スイッチング素子Ｔ１の過電流を防止することができる。
【００１９】
他の半導体スイッチング素子にもエミッタ配線が接続される。具体的には、第１半導体スイッチング素子Ｔ３のエミッタと第１制御部Ｃ３が第１エミッタ配線Ｅ３で接続される。さらに、第１半導体スイッチング素子Ｔ５のエミッタと第１制御部Ｃ５が第１エミッタ配線Ｅ５で接続される。このように、第１制御部Ｃ１、Ｃ３、Ｃ５のグランド電位は第１エミッタ配線Ｅ１、Ｅ３、Ｅ５によって与えられる。したがって、すべての上アームを構成する半導体スイッチング素子の過電流を抑制することができる。
【００２０】
さらに、下アームを構成する第２半導体スイッチング素子Ｔ２、Ｔ４、Ｔ６のエミッタも、それぞれ第２エミッタ配線Ｅ２、Ｅ４、Ｅ６によって、第２制御部Ｃ２、Ｃ４、Ｃ６に接続されている。第２エミッタ配線Ｅ２、Ｅ４、Ｅ６を設けたことで、第２半導体スイッチング素子Ｔ２、Ｔ４、Ｔ６のスイッチング時の誘導起電力がそれぞれ第２制御部Ｃ２、Ｃ４、Ｃ６のグランド電位を低減する。この影響で第２制御部Ｃ２、Ｃ４、Ｃ６のゲート基準電位も下がるため、第２半導体スイッチング素子Ｔ２、Ｔ４、Ｔ６の通電能力を抑制することができる。これにより、第２半導体スイッチング素子Ｔ２、Ｔ４、Ｔ６の過電流を防止することができる。
【００２１】
例えば、図１における矢印Ｉ１の経路で電流が流れた場合、第１半導体スイッチング素子Ｔ５のエミッタに生じた誘導起電力−Ｖ１[Ｖ]が第１制御部Ｃ５のグランド電位を低減させる。
【００２２】
図１に示されているように、第２エミッタ配線Ｅ２、Ｅ４、Ｅ６は共通配線ＥＣによって接続されている。第２制御部Ｃ２、Ｃ４、Ｃ６は、グランド配線として共通配線ＥＣを用いる。言いかえれば、第２制御部Ｃ２、Ｃ４、Ｃ６のグランド配線はＵ、Ｖ、Ｗ相共通となっている。
【００２３】
図２には、第２半導体スイッチング素子Ｔ６に電流が流れた際に第２制御部Ｃ６のグランド電位が低下することが示されている。図２における矢印Ｉ２は、第２半導体スイッチング素子Ｔ６に電流が流れたことを示す。このとき第２半導体スイッチング素子Ｔ６のエミッタに生じた誘導起電力−Ｖ２[Ｖ]が第２制御部Ｃ６のグランド電位を低下させる。そして、前述のとおり、第２制御部Ｃ２、Ｃ４、Ｃ６のグランド配線が共通となっているので、Ｗ相の第２エミッタ配線Ｅ６に生じた誘導起電力に、例えばＶ相の第２エミッタ配線Ｅ４に生じた誘導起電力が加えられる。よって、第２制御部Ｃ６のグランド電位が下がりすぎないように注意する必要がある。
【００２４】
図３は、実施の形態１に係る半導体装置の一部平面図である。図３には、主としてＷ相を構成する要素が示されている。例えば樹脂を材料とするケース２０の中に、ベース板３０が格納されている。ベース板３０の上に絶縁基板３２が設けられている。絶縁基板３２は例えばセラミックで形成されている。絶縁基板３２の上に、回路パターンＰ１、Ｐ２、Ｐ３が形成されている。回路パターンＰ１、Ｐ２、Ｐ３は例えば金属薄膜などの導電体である。
【００２５】
回路パターンＰ１には出力Ｗ端子１８が固定されている。回路パターンＰ２にはＮ端子１２が固定されている。回路パターンＰ３にはＰ端子１０が固定されている。回路パターンＰ１に第２半導体スイッチング素子Ｔ６とダイオードＤ６が固定され、回路パターンＰ３に第１半導体スイッチング素子Ｔ５とダイオードＤ５が固定されている。これらの固定には例えばはんだを用いる。
【００２６】
第１半導体スイッチング素子Ｔ５は、おもて面に第１ゲートパッドＧ５と、第１エミッタパッドＥ５１、Ｅ５２、Ｅ５３、Ｅ５４、Ｅ５５とを有し、裏面に第１コレクタパッドを有する。はんだ又は導電性接着剤などで、この第１コレクタパッドを回路パターンＰ３に固定することができる。したがって、第１コレクタパッドは電源の高圧側に接続される。第１半導体スイッチング素子Ｔ５には、第１エミッタパッドが複数設けられている。そして、第１エミッタパッドＥ５１、Ｅ５２、Ｅ５３、Ｅ５４、Ｅ５５は、それぞれがｘ方向に伸びる細長い形状を有している。これらの細長いパッドの長辺同士は隣接している。
【００２７】
４本の第１ワイヤＷ１が第１エミッタパッドＥ５１と第１エミッタパッドＥ５２を接続している。５本の第１ワイヤＷ２が第１エミッタパッドＥ５２と第１エミッタパッドＥ５３を接続している。５本の第１ワイヤＷ３が第１エミッタパッドＥ５３と第１エミッタパッドＥ５４を接続している。５本の第１ワイヤＷ４が第１エミッタパッドＥ５４と第１エミッタパッドＥ５５を接続している。このように、第１ワイヤＷ１、Ｗ２、Ｗ３、Ｗ４は、第１エミッタパッドＥ５１、Ｅ５２、Ｅ５３、Ｅ５４、Ｅ５５のうち隣接するパッドを接続するワイヤである。
【００２８】
第１ゲートパッドＧ５とゲート端子Ｇ５ａがワイヤＷ５で接続されている。第１エミッタパッドＥ５５とエミッタ端子Ｅ５ａが第１エミッタ配線Ｅ５で接続されている。ゲート端子Ｇ５ａとエミッタ端子Ｅ５ａは第１制御部Ｃ５に接続される。第１制御部Ｃ５は、ケース２０の外部に設けてもよいし、ケース２０の内部のベース板３０のｚ正方向に位置させてもよい。
【００２９】
ダイオードＤ５は、おもて面にアノードパッドを有し、裏面にカソードパッドを有する。はんだまたは導電性接着剤によってカソードパッドが回路パターンＰ３に接続されている。第１出力ワイヤＷ７が第１エミッタパッドＥ５５とダイオードＤ５のアノードパッドを接続している。第１出力ワイヤＷ８がダイオードＤ５のアノードパッドと回路パターンＰ１を接続している。回路パターンＰ１は出力Ｗ端子１８が固定されたパターンなので、第１出力ワイヤＷ７、Ｗ８は、複数の第１エミッタパッドのうちの1つのパッドと、出力とを接続しているということができる。実施の形態１では、複数の第１エミッタパッドのうち第１エミッタパッドＥ５５が出力に接続されたということができる。
【００３０】
第２半導体スイッチング素子Ｔ６は、第１半導体スイッチング素子Ｔ５と同じ仕様となっている。第２半導体スイッチング素子Ｔ６は、おもて面に第２ゲートパッドＧ６と、第２エミッタパッドＥ６１、Ｅ６２、Ｅ６３、Ｅ６４、Ｅ６５を有し、裏面に第２コレクタパッドを有する。第２コレクタパッドは、はんだ等で回路パターンＰ１に接続されているので、出力に接続されたということができる。そして、第２エミッタパッドＥ６１、Ｅ６２、Ｅ６３、Ｅ６４、Ｅ６５は、それぞれがｘ方向に伸びる細長い形状を有している。これらの細長いパッドの長辺同士は隣接している。
【００３１】
４本の第２ワイヤＷ１０が第２エミッタパッドＥ６１と第２エミッタパッドＥ６２を接続している。５本の第２ワイヤＷ１１が第２エミッタパッドＥ６２と第２エミッタパッドＥ６３を接続している。５本の第２ワイヤＷ１２が第２エミッタパッドＥ６３と第２エミッタパッドＥ６４を接続している。５本の第２ワイヤＷ１３が第２エミッタパッドＥ６４と第２エミッタパッドＥ６５を接続している。このように、第２ワイヤＷ１０、Ｗ１１、Ｗ１２、Ｗ１３は、第２エミッタパッドＥ６１、Ｅ６２、Ｅ６３、Ｅ６４、Ｅ６５のうち隣接するパッドを接続するワイヤである。
【００３２】
第２ゲートパッドＧ６とゲート端子Ｇ６ａがワイヤＷ６で接続されている。第２エミッタパッドＥ６１とエミッタ端子Ｅ６ａが第２エミッタ配線Ｅ６で接続されている。ゲート端子Ｇ６ａとエミッタ端子Ｅ６ａは第２制御部Ｃ６に接続される。第２制御部Ｃ６は、ケース２０の外部に設けてもよいし、ケース２０の内部のベース板３０のｚ正方向に位置させてもよい。
【００３３】
ダイオードＤ６は、おもて面にアノードパッドを有し、裏面にカソードパッドを有する。カソードパッドがはんだ等で回路パターンＰ１に接続されている。第２出力ワイヤＷ１６が第２エミッタパッドＥ６５とダイオードＤ６のアノードパッドを接続している。第２出力ワイヤＷ１７がダイオードＤ６のアノードパッドと回路パターンＰ２を接続している。したがって、第２エミッタパッドＥ６５は電源の低圧側に接続される。第２出力ワイヤＷ１６、１７は、複数の第２エミッタパッドのうちの１つのパッドと接続され、第２半導体スイッチング素子Ｔ６のエミッタ電流を第２半導体スイッチング素子Ｔ６の外部に流すために設けられている。本実施形態では第２出力ワイヤＷ１６、Ｗ１７が第２エミッタパッドＥ６５と回路パターンＰ２を接続している。
【００３４】
図４は、実施の形態１に係る半導体装置の特徴の説明を容易にするための比較例に係る半導体装置の一部平面図である。エミッタ端子Ｅ５ａにつながるワイヤＷａが絶縁基板の回路パターンＰ１に接続されている。図４における回路パターンＰ１は、ワイヤＷａを接続するための回路パターンＰ１ａを有する分だけ、図３の回路パターンＰ１より大きくなっている。回路パターンＰ１ａを設けることはモジュールの小型化を妨げる。
【００３５】
これに対し、実施の形態１に係る半導体装置では、第１エミッタ配線Ｅ５を第１エミッタパッドＥ５５に直接接続するので、前述の回路パターンＰ１ａは不用である。よって、実施の形態１に係る半導体装置は小型化に好適である。第１エミッタ配線Ｅ５は複数の第１エミッタパッドのいずれか１つのパッドに直接接続されればよい。第１エミッタ配線Ｅ５が直接接続された第１エミッタパッドを「第１引出パッド」という。第１引出パッドは、第１エミッタパッドＥ５１、Ｅ５２、Ｅ５３、Ｅ５４、Ｅ５５のどれでもよい。第１半導体スイッチング素子Ｔ５について、第１エミッタパッドＥ５１はエミッタ電流経路の始端であり、第１エミッタパッドＥ５５はエミッタ電流経路の終端ということができる。そのため、第１エミッタパッドＥ５１を第１引出パッドとした場合には相対的に小さいインダクタンスが第１制御部Ｃ５に提供されるので第１制御部Ｃ５のグランド電位を低減する効果が小さくなる。他方、第１エミッタパッドＥ５５を第１引出パッドとした場合には相対的に大きいインダクタンスが第１制御部Ｃ５に提供されるので第１制御部Ｃ５のグランド電位を低減する効果が大きい。この点を考慮して任意の第１エミッタパッドを第１引出パッドとすることができる。
【００３６】
図３の半導体装置の場合、第１引出パッドである第１エミッタパッドＥ５５に第１出力ワイヤＷ７が直接接続されているので、素子に電流を流す時に第１制御部Ｃ５のグランド電位を十分低下させることができる。この場合、第１引出パッドは、複数の第１エミッタパッドの端に位置する。
【００３７】
前述のとおり、第２制御部Ｃ２、Ｃ４、Ｃ６のグランド配線は共通となっている。この場合、第２エミッタ配線Ｅ２、Ｅ４、Ｅ６から得られる誘導起電力によって第２制御部Ｃ２、Ｃ４、Ｃ６のグランド電位が下がりすぎるおそれがある。第２制御部Ｃ２、Ｃ４、Ｃ６のグランド電位が下がりすぎると、第２半導体スイッチング素子Ｔ２、Ｔ４、Ｔ６の通電能力が抑制されすぎてしまう。
【００３８】
そこで、実施の形態１では、第２半導体スイッチング素子Ｔ６に第２エミッタパッドＥ６１、Ｅ６２、Ｅ６３、Ｅ６４、Ｅ６５を設け、この順にエミッタ電流が流れるようにワイヤ接続した。つまり、第２エミッタパッドＥ６１はエミッタ電流経路の始端であり、第２エミッタパッドＥ６５はエミッタ電流経路の終端ということができる。複数の第２エミッタパッドのうち、第２出力ワイヤＷ１６が接続されたパッドから最も電気的距離が遠いパッドを始端第２エミッタパッドという。図３では、第２エミッタパッドＥ６１が始端第２エミッタパッドである。
【００３９】
第２エミッタ配線Ｅ６が直接接続される第２エミッタパッドを「第２引出パッド」と称すると、第２エミッタパッドＥ６１を第２引出パッドとした場合には、相対的に小さいインダクタンスが第２制御部Ｃ６に提供されるので第２制御部Ｃ６のグランド電位を低減する効果が小さくなる。つまり、第２制御部Ｃ６のグランド電位の下がり過ぎを抑制できる。この点を考慮すると第２引出パッドとして、最小のインダクタンスを与える第２エミッタパッドである始端第２エミッタパッド、すなわち第２エミッタパッドＥ６１を選択することが好ましい。つまり、エミッタ電流経路の始端に第２エミッタ配線Ｅ６を直接接続する。図３には、第２エミッタ配線Ｅ６が始端第２エミッタパッドである第２エミッタパッドＥ６１に直接接続され、かつ第２制御部Ｃ６に接続されたことが示されている。
【００４０】
Ｕ相、Ｖ相についても上述のＷ相の特徴を採用することができる。すなわち、第１半導体スイッチング素子Ｔ１、第２半導体スイッチング素子Ｔ２、第１制御部Ｃ１及び第２制御部Ｃ２を備えるＵ相の構成を、上述のＷ相の構成と一致させ、第１半導体スイッチング素子Ｔ３、第２半導体スイッチング素子Ｔ４、第１制御部Ｃ３及び第２制御部Ｃ４を備えるＶ相の構成を、上述のＷ相の構成と一致させることが好ましい。
【００４１】
始端第２エミッタパッドである第２エミッタパッドＥ６１は複数の第２エミッタパッドの端にある。第２エミッタパッドＥ６１に第２エミッタ配線Ｅ６を直接接続し、第２制御部Ｃ６のグランド電位を与えることで、第２制御部Ｃ６のグランド電位の下がり過ぎを抑制できる。
【００４２】
３相交流インバータを構成しない場合でも、第１半導体スイッチング素子Ｔ５と第２半導体スイッチング素子Ｔ６と同じ構成を有する「追加インバータ」を設け、第２エミッタ配線Ｅ６と、追加インバータの第２エミッタ配線を接続する場合がある。下アームの制御回路のグランド配線として共通の配線を用いる場合には、上述の構成が有効である。
【００４３】
実施の形態１に係る半導体装置はその特徴を失わない範囲で様々な変形が可能である。例えば、実施の形態１では、第１エミッタパッドＥ５１、Ｅ５２、Ｅ５３、Ｅ５４、Ｅ５５の長手方向は、第１エミッタ配線Ｅ５と直行されたが、別の態様としてもよい。複数の第１エミッタパッドを設け、隣接する第１エミッタパッドを第１ワイヤで接続し、１つの第１エミッタパッドに第１出力ワイヤを接続することで、エミッタ電流の始端側と終端側を定義できる。その上で、第１制御部のグランド電位を決めるインダクタンスをどの程度にするかに応じて、任意の１つの第１エミッタパッドを第１引出パッドとすればよい。下アーム側の構成についても同様の変形が成り立つ。
【００４４】
実施形態１で説明した変形は以下の実施の形態にかかる半導体装置に応用することができる。なお、以下に実施の形態にかかる半導体装置は実施の形態１との共通点が多いので実施の形態１との相違点を中心に説明する。
【００４５】
実施の形態２．
図５は、実施の形態２に係る半導体装置の一部平面図である。第１半導体スイッチング素子Ｔ５には金属パターン４０が設けられている。金属パターン４０は、第１半導体スイッチング素子Ｔ５の上面に設けられている。第１半導体スイッチング素子Ｔ５の上面には、金属パターン４０に加えて、第１エミッタパッドＥ５１、Ｅ５２、Ｅ５３、Ｅ５４、Ｅ５５、Ｅ５６と、第１ゲートパッドＧ５が設けられている。金属パターン４０は、第１エミッタパッドＥ５１、Ｅ５２、Ｅ５３、Ｅ５４、Ｅ５５、Ｅ５６よりも細い配線パターンである。
【００４６】
第１エミッタ配線Ｅ５は第１エミッタパッドＥ５６に直接接続されている。したがって第１エミッタパッドＥ５６が第１引出パッドである。この第１引出パッドと、第１エミッタパッドＥ５５が金属パターン４０で接続されている。金属パターン４０はエミッタ配線延長部として機能する。すなわち、金属パターン４０により、金属パターン４０がない場合と比べて、第１制御部Ｃ５に大きなインダクタンスを提供することができる。Ｐ側のエミッタ配線のインダクタンス成分を増加させることで、高い誘導起電力を発生させることができ、第１半導体スイッチング素子Ｔ５の通電能力の抑制効果を高めることができる。
【００４７】
金属パターン４０は、第１引出パッドと、第１エミッタパッドＥ５１、Ｅ５２、Ｅ５３、Ｅ５４のいずれか１つとを接続してもよい。すなわち、第１引出パッドと、第１エミッタパッドＥ５１、Ｅ５２、Ｅ５３、Ｅ５４、Ｅ５５、Ｅ５６のうち第１引出パッド以外のパッドである第１非引出パッドとを、金属パターンで接続することができる。第１非引出パッドとして第１エミッタパッドＥ５１、Ｅ５２、Ｅ５３、Ｅ５４、Ｅ５５のいずれか１つを選ぶことができる。第１非引出パッドとしてどのパッドを選ぶかは、第１制御部Ｃ５に提供したいインダクタンスの大きさに応じて決める。
【００４８】
図５では、第１エミッタパッドＥ５５を、金属パターン４０を接続する第１非引出パッドに選定した。そして、第１エミッタパッドＥ５５に第１出力ワイヤＷ７を直接接続した。したがって、第１非引出パッドとして、第１半導体スイッチング素子Ｔ５におけるエミッタ電流の終端側を選択したことになる。こうすることで、金属パターン４０が接続される第１非引出パッドとして、第１エミッタパッドＥ５１、Ｅ５２、Ｅ５３、Ｅ５４のいずれか１つを選択した場合と比べて、第１制御部Ｃ５のグランド電位を大きく下げることができる。
【００４９】
第２半導体スイッチング素子Ｔ６は、第１半導体スイッチング素子Ｔ５と同じ仕様とすることができる。これにより、パワーモジュールにおける半導体スイッチング素子の仕様が統一され、生産及び管理を容易にすることができる。しかしながら、実施の形態１で説明したとおり、第２制御部のグランド電位の低減量は小さくすることが好ましいので、通常は第２半導体スイッチング素子Ｔ６のエミッタ電流の始端側である第２エミッタパッドＥ６１に第２エミッタ配線Ｅ６を直接接続する。この場合、金属パターン４２は、第２制御部Ｃ６の配線のインダクタンス成分を増加させない。したがって、第２半導体スイッチング素子として、金属パターンのない素子を採用してもよい。
【００５０】
実施の形態３．
図６は、実施の形態３に係る半導体装置の一部平面図である。上述のとおり、第２半導体スイッチング素子Ｔ６に電流が流れるときに、第２制御部Ｃ６のグランド電位が下がりすぎることを防止する必要がある。そこで、実施の形態２の半導体装置では、第２半導体スイッチング素子Ｔ６にエミッタ抵抗５０を設けた。エミッタ抵抗５０は、第２半導体スイッチング素子Ｔ６の上面に提供されている。エミッタ抵抗５０として周知のあらゆる材料及び構造を採用することができる。例えば、炭素被膜を抵抗体としたり、ニッケルクロム合金などの金属被膜を抵抗体としたりすることができる。エミッタ抵抗５０は、回路パターンとは異なる材料で形成され、寄生抵抗ではない。
【００５１】
エミッタ抵抗５０を介して、第２制御部Ｃ２にエミッタ電流を提供する。具体的には、第２エミッタパッドＥ６１と、第２エミッタ配線Ｅ６が直接接続された引出パッドである第２エミッタパッドＥ６６とを、エミッタ抵抗５０で接続した。エミッタ抵抗５０によって、Ｎ側の他相の配線を経由した電流が抑制される。つまり、Ｕ相又はＶ相の第２半導体スイッチング素子から第２制御部Ｃ６に電流が提供されて第２制御部Ｃ６のグランド電位が下がり過ぎることを防止できる。このように、エミッタ抵抗５０を設けたことで、Ｎ側の電力半導体スイッチング素子を正常に通電することが可能となる。
【００５２】
エミッタ抵抗５０の一端は引出パッドである第２エミッタパッドＥ６６に接続する。エミッタ抵抗５０の他端は、複数の第２エミッタパッドのうち引出パッド以外のパッドである非引出パッドに接続すればよい。図６の半導体装置では、非引出パッドとして第２エミッタパッドＥ６１が選択されている。非引出パッドとして、第２エミッタパッドＥ６１、Ｅ６２、Ｅ６３、Ｅ６４、Ｅ６５のうち、第２出力ワイヤＷ１６が接続されたパッドから最も電気的距離が遠いパッドである第２エミッタパッドＥ６１を選択することが好ましい。これにより、第２制御部Ｃ６に提供されるエミッタ電流が小さくなるので、第２制御部Ｃ６のグランド電位が低くなり過ぎることを防止できる。
【００５３】
Ｐ側の半導体スイッチング素子である第１半導体スイッチング素子Ｔ５は、第２半導体スイッチング素子Ｔ６と同じ仕様とした。これにより、パワーモジュールにおける半導体スイッチング素子の仕様が統一され、生産及び管理を容易にすることができる。しかしながら、実施の形態１で説明したとおり、第１制御部のグランド電位の低減量は大きくすることが好ましいので、通常は第１半導体スイッチング素子Ｔ５のエミッタ電流の終端側である第１エミッタパッドＥ５５に第１エミッタ配線Ｅ５を接続する。この場合、第１半導体スイッチング素子Ｔ５にエミッタ抵抗５２と第１エミッタパッドＥ５６を設ける効果はない。したがって、第１半導体スイッチング素子Ｔ５として、エミッタ抵抗のない素子を採用してもよい。
【００５４】
図７は、エミッタ抵抗５０が設けられた半導体装置の回路図である。エミッタ抵抗５０は、第２半導体スイッチング素子Ｔ２、Ｔ４、Ｔ６のエミッタパッド内に設けられる。図７において、第１半導体スイッチング素子Ｔ１、Ｔ３、Ｔ５のエミッタ抵抗は省略した。
【００５５】
図８は、変形例に係るエミッタ抵抗の平面図である。エミッタ抵抗５０の一部に絶縁部分５０ａがある。絶縁部分５０ａはレーザトリミングで形成された部分である。レーザトリミングとは、抵抗体の抵抗を測定しながらレーザでカットしていき、狙いの抵抗値にするとともに、ばらつきを小さくすることである。最初にエミッタ抵抗で実現したい抵抗値よりも低い抵抗値を有するエミッタ抵抗を形成しておき、その後レーザトリミングで絶縁部分を形成して電流経路を狭めることで抵抗値を上げることができる。狙いの抵抗値になったところでトリミングを止めることで予め定められた抵抗値を有するエミッタ抵抗５０を提供することができる。エミッタ抵抗５０をトリミングすることで、エミッタ抵抗値を調整することができる。これにより、エミッタ抵抗５０の製造バラツキを解消することが可能となる。なお、別の方法でエミッタ抵抗を調整してもよい。
【００５６】
複数の第２エミッタパッドのうち隣接するパッドを接続するワイヤとして、図６に示す第２ワイヤＷ１０、Ｗ１１、Ｗ１２、Ｗ１３を用いた。第２ゲートパッドＧ６にゲート電圧を与える制御部として制御ＩＣである第２制御部Ｃ６を用いた。制御部は、ゲート電圧を出力するための任意の構成を採用することができ、ＩＣで構成することに限定されない。制御部の機能はハードウェアで実現されてもよいしソフトウェアで実現されてもよい。エミッタ配線が直接接続される引出パッドである第２エミッタパッドＥ６６は、エミッタ抵抗５０を介して第２エミッタパッドＥ６１以外の第２エミッタパッドに接続してもよい。
【００５７】
実施の形態４．
図９は、実施の形態４に係る半導体装置の一部平面図である。この半導体装置は、第２半導体スイッチング素子Ｔ６においてエミッタ抵抗５０を用いた点で、図６の構成と類似する。図６の構成との相違点は、エミッタ抵抗５０をすべての第２エミッタパッドに設置し、モジュール組立時のＮ側のワイヤ配線時に接続するパッドを選択可能にした点である。具体的には、第２エミッタパッドＥ６１、Ｅ６２、Ｅ６３、Ｅ６４、Ｅ６５は、それぞれエミッタ抵抗５０を介して、第２エミッタパッドＥ６６に接続されている。つまり、第２エミッタパッドＥ６１、Ｅ６２、Ｅ６３、Ｅ６４、Ｅ６５のそれぞれに対し、エミッタ抵抗５０と第２エミッタパッドＥ６６が提供されている。したがって、第２半導体スイッチング素子Ｔ６に、エミッタ抵抗５０と引出パッドとなり得るパッドとが複数提供されている。
【００５８】
第２エミッタ配線Ｅ７を直接接続する引出パッドを複数の第２エミッタパッドＥ６６の中から選択することで、第２制御部Ｃ６に提供するインダクタンスを調整することができる。このような引出パッドの選択によるインダクタンスの調整は、前述のトリミングによるインダクタンスの調整よりも安価にエミッタ抵抗の製造バラツキを解消することができるものである。
【００５９】
図９に示すように、Ｐ側の半導体スイッチング素子である第１半導体スイッチング素子Ｔ５を第２半導体スイッチング素子Ｔ６と同じ仕様とすることができる。第１エミッタ配線Ｅ５は、複数の第１エミッタパッドＥ５６のいずれか１つに直接接続するのではなく、第１エミッタパッドＥ５５に直接接続した場合の方が、第１制御部Ｃ５のグランド電位を大きく低下させることができる。なお、ここまでに説明した各実施の形態に係る半導体装置の特徴は適宜に組み合わせて用いてもよい。
【符号の説明】
【００６０】
Ｔ１，Ｔ３，Ｔ５  第１半導体スイッチング素子、  Ｔ２，Ｔ４，Ｔ６  第２半導体スイッチング素子、  Ｅ１，Ｅ３，Ｅ５  第１エミッタ配線、  Ｅ２，Ｅ４，Ｅ６  第２エミッタ配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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