(57)【要約】【課題】  選択されたメモリチップの動作電圧の安定化を図る半導体記憶装置を提供する。【解決手段】  本発明のフラッシュメモリデバイス１００は、マスタチップ２００と、少なくとも１つのスレーブチップ３００とを含む。マスタチップ２００のチャージポンプ回路ＣＰ＿Ｍの電圧出力部Ｖｃｐは、内部パッド２６に接続され、スレーブチップ３００のチャージポンプ回路ＣＰ＿Ｓの電圧出力部Ｖｃｐは、内部パッド３６に接続され、内部パッド２６と内部パッド３６とが配線１６により接続される。マスタチップ２００が動作されるとき、チャージポンプ回路ＣＰ＿Ｍがオフされ、スレーブチップ３００のチャージポンプ回路ＣＰ＿Ｓがオンされ、チャージポンプ回路ＣＰ＿Ｓによって生成された電圧がマスタチップ２００に供給される。【選択図】  図３
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【特許請求の範囲】
【請求項１】
複数のメモリチップを含む半導体記憶装置であって、
各メモリチップは、
メモリセルアレイと、
外部から供給された電圧に基づき昇圧した電圧を生成可能な昇圧回路と、
前記昇圧回路により生成された電圧を使用して動作する回路と、
前記昇圧回路を制御する制御手段と、
前記昇圧回路と他のメモリチップ間の電気的接続を提供する内部インターフェースとを有し、
前記制御手段は、非選択のメモリチップの昇圧回路を動作させ、非選択のメモリチップの昇圧回路によって生成された電圧を内部インターフェースを介して選択されたメモリチップへ供給する、半導体記憶装置。
【請求項２】
前記制御手段は、選択されたメモリチップの昇圧回路が非動作にする、請求項１に記載の半導体記憶装置。
【請求項３】
前記昇圧回路がｎ組の昇圧回路部分を並列に接続して構成されるとき、前記制御手段は、選択されたメモリチップの一部の昇圧回路部分を動作させ、非選択のメモリチップの一部の昇圧回路部分を動作させる、請求項１に記載の半導体記憶装置。
【請求項４】
前記制御手段は、選択されたメモリチップのｐ組の昇圧回路部分を動作させ、非選択のメモリチップのｎ−ｐ組の昇圧回路部分を動作させる、請求項３に記載の半導体記憶装置。
【請求項５】
前記制御手段は、選択されたメモリチップの１／２の昇圧回路部分を動作させ、非選択のメモリチップの１／２の昇圧回路部分を動作させる、請求項３または４に記載の半導体記憶装置。
【請求項６】
前記制御手段は、選択されたメモリチップの昇圧回路が動作する期間を、非選択のメモリチップの昇圧回路が動作する期間よりも短くする、請求項１ないし５いずれか１つに記載の半導体記憶装置。
【請求項７】
前記内部インターフェースは、複数のメモリチップの昇圧回路を相互に電気的に接続するための内部パッドを含む、請求項１に記載の半導体記憶装置。
【請求項８】
前記内部パッドは、テスト用の内部パッドである、請求項７に記載の半導体記憶装置。
【請求項９】
メモリチップは、ＳＰＩ機能を搭載したＮＡＮＤ型のフラッシュメモリを含む、請求項１ないし８いずれか１つに記載の半導体記憶装置。
【請求項１０】
ＮＡＮＤ型のフラッシュメモリは、前記昇圧回路によって生成された電圧を使用してメモリセルアレイからのページ読出しを行っている間に、読み出したページデータを出力回路を介して外部に出力する機能を有する、請求項９に記載の半導体記憶装置。
【請求項１１】
前記制御手段は、前記出力回路からページデータを連続読出しするためのコマンドを受け取ったことに応答して、選択されたメモリチップの昇圧回路を非動作にする、請求項１０に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のダイまたはチップをスタックした半導体記憶装置に関し、特に、シリアルペリフェラルインターフェース（ＳＰＩ）機能を搭載したフラッシュメモリに関する。
【背景技術】
【０００２】
マルチチップパッケージは、１つのパッケージ内に同種または異種のダイまたはチップを複数スタックするものであり、例えば、同種のメモリチップをスタックすることでメモリ容量を拡大したり、異種のメモリチップをスタックすることで異なるストレージ機能を提供することができる。例えば、特許文献１の不揮発性半導体記憶装置は、複数のメモリアレイチップと、メモリアレイチップの制御を行う制御チップとを積層し、メモリアレイチップの貫通電極と制御チップの貫通電極とを位置合わせし、両貫通電極の電気的な接続を行っている。また、特許文献２の半導体デバイスは、マスタフラッシュメモリチップと、スレーブフラッシュメモリチップとを積層し、スレーブフラッシュメモリチップの非コア回路を欠如させ、マスタフラッシュメモリチップからスレーブフラッシュメモリチップにデバイス動作のための必要な信号および電圧を供給している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３００４６９号公報
【特許文献２】特開２０１４−５７０７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数のメモリチップをスタックしたメモリデバイスには、個々のメモリチップがホストコンピュータから出力されるアドレスをモニタし、自身が選択されたメモリチップであるか否かを検出するものがある。ホストコンピュータは、メモリチップを選択するための特定のコマンドを必要とせず、あたかもモノリシックなメモリチップを扱うようにメモリデバイスにコマンドやアドレスを出力すればよい。あるいは、ホストコンピュータがメモリチップを選択するためのチップ選択信号をメモリデバイスに出力し、メモリチップがチップ選択信号に基づき自身が選択されたか否かを検出するものもある。
【０００５】
また、スタックされたメモリチップの一方をマスタに、他方をスレーブに設定し、マスタチップまたはスレーブチップの識別を行うことも可能である。マスタ／スレーブの設定は、例えば、フューズやメタルオプションによって行うことができる。例えば、マスタ側のメモリチップのＩＤを「００」、スレーブ側のメモリチップのＩＤを「０１」に設定し、マスタ側のメモリチップは、ＢＡ１０＝Ｌ（ブロックアドレス「１０」がＬのとき選択され）、スレーブ側のメモリチップは、ＢＡ１０＝Ｈのときに選択されるようにすることができる。
【０００６】
フラッシュメモリデバイスは、読出し、プログラム、消去等の動作のために、比較的高電圧を必要とする。このため、外部端子から供給される電源電圧Ｖｃｃを昇圧するためのチャージポンプ回路を備えている。図１は、従来の複数のメモリチップがスタックされたフラッシュメモリデバイスの内部構成を示す図である。同図に示すように、フラッシュメモリデバイス１０は、例えば、同一の構成を有するマスタチップ２０およびスレーブチップ３０を含む。マスタチップ２０およびスレーブチップ３０は、内部にチャージポンプ回路２２、３２を含み、チャージポンプ回路２２、３２は、配線等を介してＶｃｃ電源用用の内部パッド２４、３４に接続されている。また、内部パッド２４、３４は、フラッシュメモリデバイス１０のＶｃｃ電源用の外部端子１２に配線１４を介して共通に接続されている。
【０００７】
外部端子１２に供給された電圧Ｖｃｃは、配線１４および内部パッド２４、３４を介してチャージポンプ回路２２、３２に供給され、チャージポンプ回路２２、３２は、供給されたＶｃｃ電圧を所望のターゲット電圧に昇圧することができる。ここで、チャージポンプ回路２２、３２は、選択されたメモリチップにおいて動作（オン）され、非選択のメモリチップにおいて非動作（オフ）にされる。例えば、マスタチップ２０が選択された場合には、チャージポンプ回路２２が動作され、チャージポンプ回路３２が非動作され、反対に、スレーブチップ３０が選択された場合には、チャージポンプ回路３２が動作され、チャージポンプ回路２２が非動作にされる。
【０００８】
ここで、例えば、ＳＰＩ機能を搭載したＮＡＮＤ型のメモリチップは、メモリセルアレイからのページ読み出しと並行して、読み出したデータを連続的に出力する、連続リードモードを備えている。ホストコンピュータからページ読出し動作中に、データアウトコマンドが発せられると、フラッシュメモリは、メモリセルアレイから読み出したページデータをシリアルクロック信号に同期して出力回路からシリアル出力する。メモリセルアレイからのページ読出しは、読出し時にＶｃｃ電圧にノイズ（主に、チャージポンプ回路２２／３２の動作が原因）が生じるため、その読出し動作は、比較的低速の内部クロック信号に同期して行われる。しかし、出力回路からの連続的なデータ出力は、高速のシリアルクロック信号に同期して行われるため、チャージポンプの動作によるＶｃｃ電圧のノイズまたは変動が出力回路にまで誘発されてしまうと、出力回路の性能を保証できなくなり、データを正確に出力できなくなるおそれがある。特に、低電圧で動作するメモリチップの場合には、出力回路への供給電圧が降下すると、このような問題が生じやすい。
【０００９】
本発明は、このような従来の課題を解決するものであり、選択されたメモリチップの動作電圧の安定化を図る半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体記憶装置は、複数のメモリチップを含むものであって、各メモリチップは、メモリセルアレイと、外部から供給された電圧に基づき昇圧した電圧を生成可能な昇圧回路と、前記昇圧回路により生成された電圧を使用して動作する回路と、前記昇圧回路を制御する制御手段と、前記昇圧回路と他のメモリチップ間の電気的接続を提供する内部インターフェースとを有し、前記制御手段は、非選択のメモリチップの昇圧回路を動作させ、非選択のメモリチップの昇圧回路によって生成された電圧を内部インターフェースを介して選択されたメモリチップへ供給する。
【００１１】
ある実施態様では、前記制御手段は、選択されたメモリチップの昇圧回路が非動作にする。ある実施態様では、前記昇圧回路がｎ組の昇圧回路部分を並列に接続して構成されるとき、前記制御手段は、選択されたメモリチップの一部の昇圧回路部分を動作させ、非選択のメモリチップの一部の昇圧回路部分を動作させる。ある実施態様では、前記制御手段は、選択されたメモリチップのｐ組の昇圧回路部分を動作させ、非選択のメモリチップのｎ−ｐ組の昇圧回路部分を動作させる。ある実施態様では、前記制御手段は、選択されたメモリチップの１／２の昇圧回路部分を動作させ、非選択のメモリチップの１／２の昇圧回路部分を動作させる。ある実施態様では、前記制御手段は、選択されたメモリチップの昇圧回路が動作する期間を、非選択のメモリチップの昇圧回路が動作する期間よりも短くする。ある実施態様では、前記内部インターフェースは、複数のメモリチップの昇圧回路を相互に電気的に接続するための内部パッドを含む。ある実施態様では、前記内部パッドは、テスト用の内部パッドである。ある実施態様では、メモリチップは、ＳＰＩ機能を搭載したＮＡＮＤ型のフラッシュメモリを含む。ある実施態様では、ＮＡＮＤ型のフラッシュメモリは、前記昇圧回路によって生成された電圧を使用してメモリセルアレイからのページ読出しを行っている間に、読み出したページデータを出力回路を介して外部に出力する機能を有する。ある実施態様では、前記制御手段は、前記出力回路からページデータを連続読出しするためのコマンドを受け取ったことに応答して、選択されたメモリチップの昇圧回路を非動作にする。
【発明の効果】
【００１２】
本発明によれば、非選択のメモリチップの昇圧回路を動作させ、非選択のメモリチップの昇圧回路によって昇圧された電圧を選択されたメモリチップへ供給するようにしたので、選択されたメモリチップの動作電圧の安定化を図ることができる。さらに、選択されたメモリチップおよび非選択のメモリチップの昇圧回路を部分的に動作させることで、個々のメモリチップの消費電流のピークを抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】従来の複数のメモリチップがスタックされたフラッシュメモリデバイスの内部構成を示す図である。
【図２】本発明の実施例に係るフラッシュメモリデバイスの全体構成を示す図である。
【図３】本発明の実施例に係るフラッシュメモリデバイスの外部電源端子とメモリチップの内部パッドとの接続関係を示す図である。
【図４】本発明の実施例に係るマスタチップの概略構成を示すブロック図である。
【図５】本発明の実施例に係るチャージポンプ回路の一例を示す図である。
【図６】本発明の実施例に係るチャージポンプ回路と内部パッドとの接続関係を示す図である。
【図７】本発明の実施例に係るポンプ回路部分を選択するための構成を示す図である。
【図８】本発明の第１の実施例によるチャージポンプ回路の動作を説明する図である。
【図９】本発明の第２の実施例によるチャージポンプ回路の動作を説明する図である。
【発明を実施するための形態】
【００１４】
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体記憶装置は、複数のメモリチップを搭載するものであり、例えば、マスタ側のメモリチップと、１つまたは複数のスレーブ側のメモリチップとをスタックしたＮＡＮＤ型やＮＯＲ型のフラッシュメモリである。但し、本発明に係る半導体記憶装置は、フラッシュメモリと異種のＤＲＡＭ等のメモリチップやその他のメモリチップやロジックチップのスタックを包含するものであってもよい。さらに、フラッシュメモリは、クロック信号に同期してデータの入出力が可能なシリアルインターフェース（ＳＰＩ）機能を搭載することも可能である。
【実施例】
【００１５】
図２に、本発明の実施例に係るフラッシュメモリデバイスの概略構成を示す。フラッシュメモリデバイス１００は、スタックされた複数のメモリチップを含んで構成される。ここでは、便宜上、選択されたメモリチップをマスタ側のメモリチップ２００（以下、マスタチップ）、非選択のメモリチップをスレーブ側のメモリチップ３００（以下、スレーブチップ）と称する。本例では、１つのスレーブチップ３００を例示しているが、フラッシュメモリデバイス１００は、２つ以上のスレーブチップを含むものであってもよい。
【００１６】
フラッシュメモリデバイス１００は、例えば、ＢＧＡまたはＣＳＰパッケージから構成され、例えば、ＢＧＡパッケージは、スタックされたマスタチップとスレーブチップがフレキシブル回路基板上にフリップチップ実装され、あるいはワイヤボンディングにより回路基板に接続される。
【００１７】
マスタチップ２００は、複数のＮＡＮＤストリングユニットを含むメモリセルアレイ２１０、メモリセルアレイの行や列の選択を行うデコーダやページバッファ／センス回路等を含む周辺回路２２０、マスタチップ２００の全体の動作を制御するコントローラ２３０、複数の内部パッドを含む内部インターフェース部２４０を含む。スレーブチップ３００は、マスタチップ２００と同一の構成を有し、すなわち、複数のＮＡＮＤストリングユニットを含むメモリセルアレイアレイ３１０、メモリセルアレイの行や列の選択を行うデコーダやページバッファ／センス回路等を含む周辺回路３２０、スレーブチップ３００の全体の動作を制御するコントローラ３３０、複数の内部パッドを含む内部インターフェース部３４０を含む。
【００１８】
フラッシュメモリデバイス１００の外部端子は、マスタチップ２００とスレーブチップ３００とに共通であることができ、すなわち、複数の外部端子の各々は、内部インターフェース部２４０、３４０の対応する内部パッドにそれぞれ接続される。フラッシュメモリデバイス１００は、例えば、Ｖｃｃ電源用の外部端子、ＧＮＤ用の外部端子、データ入出力用の外部端子、制御信号（アドレスラッチイネーブル、コマンドラッチイネーブル等）を入力するための外部端子、ビジー信号／レディ信号を出力する外部端子、クロック信号を入力するための端子などを含むことができる。但し、ＳＰＩ機能を搭載したフラッシュメモリデバイスは、ＮＯＲ型フラッシュメモリとの互換性で動作するため、データを入力する入力端子、データを出力する出力端子、クロックを入力するクロック端子、チップセレクト端子、ライトプロテクト端子等を含むものであってもよく、必ずしも、ビジー信号やレディ信号を出力する端子は備えていない点に留意すべきである。
【００１９】
マスタチップ２００およびスレーブチップ３００は、内部インターフェース部２４０／３４０および外部端子を介してホストコンピュータ５０に接続され、ホストコンピュータ５０は、フラッシュメモリデバイス１００に対して読出し、プログラム、消去等のコマンドやアドレス等を与える。１つの実施態様では、コントローラ２３０／３３０は、ホストコンピュータ５０から内部インターフェース部２４０／３４０を介して入力されるアドレスを監視し、自身が選択されたか否かを判定する。マスタチップ２００またはスレーブチップ３００は、自身が選択されたとき、ホストコンピュータ５０から与えられた指示を実行する。他の実施態様では、ホストコンピュータ５０は、チップを選択するためのチップ選択信号ＣＳを出力し、コントローラ２３０／３３０は、チップセレクト信号ＣＳに基づき自身が選択されたか否かを判定し、選択されたチップがホストコンピュータ５０から与えられた指示を実行する。
【００２０】
図３に、本実施例によるマスタチップ２００とスレーブチップ３００間のチャージポンプ回路に関する接続関係を示す。フラッシュメモリデバイス１００のＶｃｃ電源用の外部端子１２は、従来と同様に、マスタチップ２００の内部パッド２４とスレーブチップ３００の内部パッド３４とに配線１４を介して共通に接続され、内部パッド２４／３４は、チャージポンプ回路ＣＰ＿Ｍ／ＣＰ＿Ｓの電圧入力部Ｖｉｎに接続される。さらに、マスタチップ２００のチャージポンプ回路ＣＰ＿Ｍの電圧出力部Ｖｃｐが配線を介して内部パッド２６に接続され、スレーブチップ３００のチャージポンプ回路ＣＰ＿Ｓの電圧出力部Ｖｃｐが配線を介して内部パッド３６に接続され、内部パッド２６と内部パッド３６とが配線１６により電気的に接続されている。
【００２１】
図４は、本実施例のマスタチップの内部構成を示す図である。マスタチップ２００は、複数のメモリセルアレイが行列状に配列されたメモリセルアレイ２１０と、周辺回路２２０と、コントローラ２３０と、内部インターフェース部２４０とを含む。なお、スレーブチップ３００は、マスタチップ２００と同一の構成を有するため、ここでは、マスタチップ２００の内部構成のみを説明する。
【００２２】
メモリセルアレイ２１０は、例えば、ワード線選択回路２２３の両側に２つのメモリプレーンまたはメモリバンクを有し、各メモリプレーンの列方向にｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのメモリブロックには、複数のメモリセルアレイを直列に接続したＮＡＮＤストリングユニットが複数形成される。
【００２３】
周辺回路２２０は、内部インターフェース部２４０を介してデータ等の送受を行う入出力バッファ２２１と、入出力バッファ２２１を介してアドレスデータを受け取るアドレスレジスタ２２２と、アドレスレジスタ２２２からの行アドレス情報Ａｘに基づきブロックの選択およびワード線の選択等を行うワード線選択回路２２３と、ワード線選択回路２２３によって選択されたページから読み出されたデータを保持したり、選択されたページにプログラムすべき入力データを保持するページバッファ／センス回路２２４と、アドレスレジスタ２２２からの列アドレス情報Ａｙに基づきページバッファ／センス回路２２４内の列アドレスのデータを選択する列選択回路２２５と、読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路２２６とを含んで構成される。内部電圧発生回路２２６は、図３に示すチャージポンプ回路ＣＰを含み、内部パッド２４に供給される電圧Ｖｃｃに基づき所望な電圧を生成する。
【００２４】
コントローラ２３０は、内部インターフェース部２４０および入出力バッファ２２１を介してコマンド等を受け取り、マスタチップ２００の動作を制御する。また、コントローラ２３０は、上記したように、ホストコンピュータ５０からのアドレスまたはチップ選択信号ＣＳに基づき自身が選択されたか否かを判定する。
【００２５】
メモリセルアレイ２１０の読出し動作では、ビット線に正の電圧を印加し、選択ワード線に例えば０Ｖを印加し、非選択ワード線にパス電圧を印加し、共通ソース線に０Ｖを印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧Vpgmを印加し、非選択のワード線に中間電位を印加し、「０」または「１」のデータに応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。
【００２６】
ＳＰＩ機能を搭載したフラッシュメモリでは、メモリセルアレイ２１０の選択ページの読出しを行う期間中に、既に読み出したページデータを入出力バッファ２２１から連続的に出力することが可能である。メモリセルアレイ２１０が２つのメモリプレーンに分割されているとき、一方のメモリプレーンからページデータを読み出している期間中に、他方のメモリプレーンから既に読み出したページデータを、外部端子に供給されるシリアルクロック信号ＳＣＬＫに同期してシリアル出力することが可能である。メモリセルアレイの読出し速度は、例えば、２０ＭＨｚであり、シリアルクロック信号ＳＣＬＫによる読出し速度は、例えば、１６６ＭＨｚである。また、入出力データ用の外部端子は、例えば、×１、×４、または×８である。
【００２７】
電圧発生回路２２６は、チャージポンプ回路ＣＰを含み、図３に示したように、フラッシュメモリデバイス１００のＶｃｃ電源用の外部端子１２に供給された電圧を内部パッド２４を介して受け取り、所望の電圧を生成する。チャージポンプ回路ＣＰ＿Ｍ／ＣＰ＿Ｓによって生成された電圧は、マスタチップ２００の周辺回路２２０またはスレーブチップ３００の周辺回路３２０に供給される。
【００２８】
図５（Ａ）に、チャージポンプ回路の構成例を示す。チャージポンプ回路は、複数のダイオード接続されたＭＯＳトランジスタを含み、各ＭＯＳトランジスタは直列に接続されている。また、ＭＯＳトランジスタのゲートにはキャパシタが接続され、奇数番目のＭＯＳトランジスタの各キャパシタにはクロック信号ＣＬＫ１が印加され、偶数番目のＭＯＳトランジスタの各キャパシタにはクロック信号ＣＬＫ２が印加される。クロック信号ＣＬＫ１とクロック信号ＣＬＫ２とは、図５（Ｂ）に示すように位相が１８０度異なる関係にある。チャージポンプ回路ＣＰ＿Ｍ／ＣＰ＿Ｓの電圧入力部Ｖｉｎには、内部パッド２４／３４を介してＶｃｃ電圧が供給され、電圧出力部Ｖｃｐからは昇圧された電圧が出力される。
【００２９】
１つの実施態様では、チャージポンプ回路ＣＰ＿Ｍ／ＣＰ＿Ｓは、複数のポンプ回路部分を含み、複数のポンプ回路部分の選択されたポンプ回路部分を動作させることが可能である。図６に、本実施例によるチャージポンプ回路ＣＰ＿Ｍ／ＣＰ＿Ｓの一例を示す。同図に示すように、チャージポンプ回路ＣＰ＿Ｍ／ＣＰ＿Ｓは、ｎ組のポンプ回路部分ＣＰ−１、ＣＰ−２、・・・、ＣＰ−ｎを含んで構成される（ｎは、２以上の整数）。１つのポンプ回路部分は、図５に示す回路を有し、ポンプ回路部分ＣＰ−１、ＣＰ−２、・・・、ＣＰ−ｎの電圧入力部Ｖｉｎと電圧出力部Ｖｃｐとがそれぞれ並列に接続される。１つのポンプ回路部分が動作されたときの消費電流がＩｐであるならば、全てのポンプ回路部分が動作されたときの消費電流は、Ｉｐ×ｎである。
【００３０】
ｎ組のポンプ回路部分の電圧出力部Ｖｃｐは、マスタチップ２００およびスレーブチップ３００の周辺回路２２０／３２０に接続され、周辺回路２２０／３２０に所望の電圧を供給する。また、チャージポンプ回路ＣＰ＿Ｍの電圧生成部Ｖｃｐが内部パッド２６に接続され、スレーブチップ３００においても同様に、電圧生成部Ｖｃｐが内部パッド３６に接続され、チャージポンプ回路ＣＰ＿Ｍで生成された電圧をスレーブチップ３００へ提供し、またはチャージポンプ回路ＣＰ＿Ｓで生成された電圧をマスタチップ２００へ提供することを可能にする。
【００３１】
チャージポンプ回路ＣＰ＿Ｍ／ＣＰ＿Ｓは、選択されたポンプ回路部分を動作させることが可能であり、例えば、メモリチップが選択されているときに、一部のポンプ回路部分をオンしたり、あるいは全てのポンプ回路部分をオフすることが可能である。図７に、ポンプ回路部分ＣＰ−１を選択的に動作させるための回路例を示す。コンパレータ４００は、ポンプ回路部分ＣＰ−１がターゲットとする電圧Ｖｒｅｆと、電圧生成部Ｖｃｐから出力される電圧Ｖｏｕｔとを比較し、Ｖｏｕｔ＜Ｖｒｅｆであれば、比較結果ＣＭＰ＿ｏｕｔとしてＨレベルをＡＮＤゲート４１０に出力し、Ｖｏｕｔ≧Ｖｒｅｆであれば、ＬレベルをＡＮＤゲート４１０に出力する。
【００３２】
ＡＮＤゲート４１０にはさらに、コントローラ２３０からチップ選択信号／ＣＬと、ポンプ回路部分ＣＰ−１を選択するための選択信号ＳＥＬ＿１が入力される。マスタチップ２００が非選択であるとき、／ＣＳがＨレベルであり、ポンプ回路部分ＣＰ−１を動作させるとき、ＳＥＬ＿１がＨレベルであり、出力電圧Ｖｏｕｔがターゲットの電圧未満であるとき、比較結果がＨレベルであり、ＡＮＤゲート４１０のイネーブル信号ＥＮがＨレベルである。ＡＮＤゲート４２０は、ＡＮＤゲート４１０から出力されるイネーブル信号ＥＮとクロック信号ＣＬＫとを入力し、クロック信号ＣＬＫ１を生成する。インバータ４３０は、クロック信号ＣＬＫ１を反転したクロック信号ＣＬＫ２を生成する。
【００３３】
次に、本発明の第１の実施例によるチャージポンプ回路の動作制御方法について説明する。第１の実施例では、図８（Ａ）に示すように、選択されたメモリチップ（マスタチップ２００）のチャージポンプ回路をオフにし、非選択のメモリチップ（スレーブチップ３００）のチャージポンプ回路をオンにする。そして、非選択のメモリチップ（スレーブチップ３００）のチャージポンプ回路で生成された電圧を、選択されたメモリチップ（マスタチップ２００）へ提供する。
【００３４】
図８（Ｂ）は、スレーブチップ３００のチャージポンプ回路ＣＰ＿Ｓがオンされ、マスタチップ２００のチャージポンプＣＰ＿Ｍがオフされた様子を示している。チャージポンプ回路ＣＰ＿Ｓの電圧出力部Ｖｃｐから出力された電圧Ｖｓは、内部パッド３６、配線１６、内部パッド２６を介して、マスタチップ２００のチャージポンプ回路ＣＰ＿Ｍの電圧出力部Ｖｃｐに供給される。
【００３５】
上記の動作を行う場合、マスタチップ２００では、チップ選択信号／ＣＬがＬレベルになり、あるいは、選択信号ＳＥＬ＿１〜ＳＥＬ＿ｎをＬレベルにすることで、チャージポンプ回路ＣＰ内のｎ組のポンプ回路部分ＣＰ−１〜ＣＰ〜ｎの全てがオフにされる。他方、スレーブチップ３００では、チップ選択信号／ＣＬがＨレベルになり、選択信号ＳＥＬ＿１〜ＳＥＬ＿ｎがＨレベルにされ、チャージポンプ回路ＣＰ＿Ｓのｎ組のポンプ回路部分ＣＰ−１〜ＣＰ〜ｎの全てがオンされる。
【００３６】
スレーブチップ３００では、チャージポンプ回路ＣＰ＿Ｓを動作させるため、その電力消費によりＶｃｃノイズまたはＶｃｃ電圧降下が発生するが、スレーブチップ３００は非選択であるため、このようなＶｃｃノイズがスレーブチップ３００の回路に悪影響を及ぼすことはない。他方、マスタチップ２００では、チャージポンプ回路ＣＰ＿Ｍがオフであるため、チャージポンプ回路ＣＰによる電力消費が生じない。このため、マスタチップ２００において大きなＶｃｃノイズやＶｃｃ電圧降下は生じず、Ｖｃｃ電圧の挙動が安定化される。１つのパッケージの観点からは、消費電流Ｉｃｃは、従来の場合と同じであるが、１つのメモリチップの観点からすると、選択されたメモリチップにおいては、チャージポンプ回路ＣＰが非動作にされるため、消費電流Ｉｃｃが非常に減少され、ピーク電流も大幅に減少される。
【００３７】
次に、本発明の第２の実施例について図９を参照して説明する。第１の実施例では、選択されたメモリチップのチャージポンプ回路を完全にオフにしたが、第２の実施例では、選択されたメモリチップのチャージポンプ回路の一部をオンにし、非選択のメモリチップのチャージポンプ回路の一部をオンにする。１つの好ましい例では、図９（Ａ）に示すように、チャージポンプ回路の１／２をそれぞれオンさせる。
【００３８】
マスタチップ２００では、コントローラ２３０は、チップ選択信号／ＣＳをＬレベルからＨレベルに反転させ、かつ、ｎ組のポンプ回路部分のうちの半分のポンプ回路部分の選択信号ＳＥＬ＿１、ＳＥＬ＿２、…ＳＥＬ＿ｎ／２がＨレベルにされ、半分のポンプ回路部分がオンされる。スレーブチップ３００でも同様に、チャージポンプ回路ＣＰ＿Ｓの半分のポンプ回路部分がオンされる。
【００３９】
ここで、チャージポンプ回路ＣＰ＿Ｍの電圧出力部Ｖｃｐの電圧Ｖｍと、チャージポンプ回路ＣＰ＿Ｓの電圧出力部Ｖｃｐの電圧Ｖｓとが等しいと、マスタチップ２００とスレーブチップ３００との間に存在する内部パッド２６、３６、配線１６等の抵抗により、電圧Ｖｓがマスタチップ２００に供給され難くなる。このため、チャージポンプ回路ＣＰ＿Ｓにより生成される電圧ＶｓがチャージポンプＣＰ＿Ｍにより生成される電圧Ｖｍよりも幾分高くなるようにチャージポンプ回路ＣＰ＿ＳまたはＣＰ＿Ｍを制御するようにしてもよい。
【００４０】
本実施例では、マスタチップ２００においてチャージポンプ回路ＣＰ＿Ｍの１／２が動作されるため、第１の実施例の場合と比較して、幾分Ｖｃｃノイズが生じるが、従来の場合よりはＶｃｃノイズを抑制することができる。また、上記の例では、チャージポンプ回路ＣＰ＿Ｍ／ＣＰ＿Ｓの１／２をそれぞれ動作させたが、例えば、マスタチップ２００のチャージポンプ回路ＣＰ＿Ｍのｍ個を動作させ、スレーブチップ３００のチャージポンプ回路ＣＰ＿Ｓのｎ−ｍ個を動作させるようにしてもよい。この場合、マスタチップで動作されるポンプ回路部分の数は、スレーブチップで動作されるポンプ回路部分の数よりも少なくすることで、マスタチップのＶｃｃノイズを抑制することが望ましい。
【００４１】
次に、本発明の第３の実施例について説明する。第３の実施例では、マスタチップ２００において、メモリセルアレイからのページ読出しを行う期間中、マスタチップ２００のチャージポンプ回路ＣＰの一部または全部をオンさせ、その後に行われるページデータの連続読出しの期間中、チャージポンプ回路ＣＰをオフさせるようにしてもよい。この場合、コントローラ２３０／３３０は、ホストコンピュータ５０からの連続読出しのコマンドを受け取ることに応答して、マスタチップ２００のチャージポンプ回路ＣＰ＿Ｍをオフさせ、スレーブチップ３００のチャージポンプ回路ＣＰ＿Ｓをオンさせるような制御を行う。これにより、マスタチップ２００においてページデータを連続出力されるときに、Ｖｃｃノイズが出力回路に誘発されるのを抑制することができる。
【００４２】
次に、本発明の第４の実施例について説明する。第１ないし第３の実施例では、マスタチップ２００とスレーブチップ３００の専用の内部パッド２６、３６を利用したが、そうすると、追加の内部パッドが必要になる。そこで、第４の実施例では、通常の動作時には使用しない内部パッドを、チャージポンプ回路用にシェアする。例えば、内部パッドには、テスト用端子が含まれており、テスト用端子は、メモリチップをパッケージする前のテスト時に使用され、その後は、使用されない。そこで、テスト終了後、パッケージする前に、各メモリチップのテスト用端子をチャージポンプ回路ＣＰ＿Ｍ／ＣＰ＿Ｓの電圧出力部Ｖｃｐに接続し、かつテスト用端子を配線１６により接続する。これにより、内部パッド数の増加を抑制し、メモリチップの小型化を図ることができる。
【００４３】
上記実施例では、マスタチップおよびスレーブチップがともにＮＡＮＤ型フラッシュメモリを例示したが、本発明は、ＮＯＲ型のマスタチップおよびスレーブチップにも適用可能である。
【００４４】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４５】
１０：ホストコンピュータ                １００：フラッシュメモリデバイス
２００：マスタチップ                    ２１０：メモリセルアレイ
２２０：周辺回路                        ２３０：コントローラ
２４０：内部インターフェース            ３００：スレーブチップ
３１０：メモリセルアレイ                ３２０：周辺回路
３３０：内部インターフェース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成31年1月28日(2019.1.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリチップを含む半導体記憶装置であって、
各メモリチップは、
メモリセルアレイと、
外部から供給された電圧に基づき昇圧した電圧を生成可能な昇圧回路と、
前記昇圧回路により生成された電圧を使用して動作する回路と、
前記昇圧回路を制御する制御手段と、
前記昇圧回路と他のメモリチップ間の電気的接続を提供する内部インターフェースとを有し、
前記制御手段は、非選択のメモリチップの昇圧回路を動作させ、非選択のメモリチップの昇圧回路によって生成された電圧を内部インターフェースを介して選択されたメモリチップへ供給し、
前記昇圧回路がｎ組の昇圧回路部分を並列に接続して構成されるとき、前記制御手段は、選択されたメモリチップの一部の昇圧回路部分を動作させ、非選択のメモリチップの一部の昇圧回路部分を動作させる、半導体記憶装置。
【請求項２】
前記制御手段は、選択されたメモリチップの昇圧回路が非動作にする、請求項１に記載の半導体記憶装置。
【請求項３】
前記制御手段は、選択されたメモリチップのｐ組の昇圧回路部分を動作させ、非選択のメモリチップのｎ−ｐ組の昇圧回路部分を動作させる、請求項１に記載の半導体記憶装置。
【請求項４】
前記制御手段は、選択されたメモリチップの１／２の昇圧回路部分を動作させ、非選択のメモリチップの１／２の昇圧回路部分を動作させる、請求項１または３に記載の半導体記憶装置。
【請求項５】
複数のメモリチップを含む半導体記憶装置であって、
各メモリチップは、
メモリセルアレイと、
外部から供給された電圧に基づき昇圧した電圧を生成可能な昇圧回路と、
前記昇圧回路により生成された電圧を使用して動作する回路と、
前記昇圧回路を制御する制御手段と、
前記昇圧回路と他のメモリチップ間の電気的接続を提供する内部インターフェースとを有し、
前記制御手段は、非選択のメモリチップの昇圧回路を動作させ、非選択のメモリチップの昇圧回路によって生成された電圧を内部インターフェースを介して選択されたメモリチップへ供給し、
前記制御手段は、選択されたメモリチップの昇圧回路が動作する期間を、非選択のメモリチップの昇圧回路が動作する期間よりも短くする、半導体記憶装置。
【請求項６】
複数のメモリチップを含む半導体記憶装置であって、
各メモリチップは、
メモリセルアレイと、
外部から供給された電圧に基づき昇圧した電圧を生成可能な昇圧回路と、
前記昇圧回路により生成された電圧を使用して動作する回路と、
前記昇圧回路を制御する制御手段と、
前記昇圧回路と他のメモリチップ間の電気的接続を提供する内部インターフェースとを有し、
前記制御手段は、非選択のメモリチップの昇圧回路を動作させ、非選択のメモリチップの昇圧回路によって生成された電圧を内部インターフェースを介して選択されたメモリチップへ供給し、
前記内部インターフェースは、複数のメモリチップの昇圧回路を相互に電気的に接続するためのテスト用の内部パッドを含む、半導体記憶装置。
【請求項７】
メモリチップは、ＳＰＩ機能を搭載したＮＡＮＤ型のフラッシュメモリを含む、請求項１ないし６いずれか１つに記載の半導体記憶装置。
【請求項８】
ＮＡＮＤ型のフラッシュメモリは、前記昇圧回路によって生成された電圧を使用してメモリセルアレイからのページ読出しを行っている間に、読み出したページデータを出力回路を介して外部に出力する機能を有する、請求項７に記載の半導体記憶装置。
【請求項９】
前記制御手段は、前記出力回路からページデータを連続読出しするためのコマンドを受け取ったことに応答して、選択されたメモリチップの昇圧回路を非動作にする、請求項８に記載の半導体記憶装置。