(57)【要約】【課題】コントローラや記憶装置本体を含めた経路の不具合を検出する。【解決手段】記憶装置本体１０、半導体記憶装置１００に接続されるホスト装置２００、コントローラ３０、データ設定回路６３のいずれかを第１のデータ源として第１の検査用メモリ６１に検査用データの書き込みを行わせる制御を行うと共に、前記記憶装置本体１０、前記ホスト装置２００、前記コントローラ３０、前記データ設定回路６３のいずれかを第２のデータ源として第２の検査用メモリ６２に検査用データの書き込みを行わせる制御を行ってテスト準備を整わせるテスト回路４２と、前記第１の検査用メモリ６１に書き込まれた検査用データと、前記第２の検査用メモリ６２に書き込まれた検査用データとを比較し、一致不一致を検出する比較回路６４とを具備する。【選択図】図３
2019121409.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するための記憶装置本体が内蔵された半導体記憶装置において、
前記半導体記憶装置を統括制御するコントローラと、
検査用データを比較用に記憶するための第１の検査用メモリ及び第２の検査用メモリと、
前記第１の検査用メモリ及び前記第２の検査用メモリに対するリードライト制御を行うと共に検査用データを保持しているデータ設定回路と、
前記記憶装置本体、前記半導体記憶装置に接続されるホスト装置、前記コントローラ、前記データ設定回路のいずれかを第１のデータ源として前記第１の検査用メモリに検査用データの書き込みを行わせる制御を行うと共に、前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかを第２のデータ源として前記第２の検査用メモリに検査用データの書き込みを行わせる制御を行ってテスト準備を整わせるテスト回路と、
前記テスト回路の制御の基で前記第１の検査用メモリに書き込まれた検査用データと、前記第２の検査用メモリに書き込まれた検査用データとを比較し、一致不一致を検出する比較回路と
を具備することを特徴とする半導体記憶装置。
【請求項２】
テスト回路は、更に、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記記憶装置本体へ及び前記第１の検査用メモリへ検査用データを書き込む制御を行わせ、前記記憶装置本体へ書き込んだ検査用データを前記記憶装置本体から読み出させてこの検査用データを前記第２の検査用メモリへ書き込ませる制御を行ってテスト準備を整わせることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
テスト回路は、更に、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記記憶装置本体へ及び前記第２の検査用メモリへ検査用データを書き込む制御を行わせ、前記記憶装置本体へ書き込んだ検査用データを前記記憶装置本体から読み出させてこの検査用データを前記第１の検査用メモリへ書き込ませる制御を行ってテスト準備を整わせることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
テスト回路は、更に、前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第１の検査用メモリまたは前記第２の検査用メモリへ検査用データを書き込ませる制御を行い、この書き込まれた検査用データを前記第１の検査用メモリまたは前記第２の検査用メモリから前記ホスト装置へ転送させる制御を行い、
前記ホスト装置では、前記ホスト装置が予め保持している検査用データと前記転送された検査用データとを比較し、一致不一致を検出可能とすることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記コントローラのメモリの一部を、前記第１の検査用メモリと前記第２の検査用メモリに転用して用いることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記第１の検査用メモリと前記第２の検査用メモリを、新規に独立して設けることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【請求項７】
データを記憶するための記憶装置本体が内蔵され、
前記半導体記憶装置を統括制御するコントローラと、
検査用データを比較用に記憶するための第１の検査用メモリ及び第２の検査用メモリと、
前記第１の検査用メモリ及び前記第２の検査用メモリに対するリードライト制御を行うと共に検査用データを保持しているデータ設定回路と、
を備えた半導体記憶装置の検査方法において、
前記記憶装置本体、前記半導体記憶装置に接続されるホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第１の検査用メモリに検査用データの書き込みを行うステップと、
前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第２の検査用メモリに検査用データの書き込みを行うステップと、
前記第１の検査用メモリに書き込まれた検査用データと、前記第２の検査用メモリに書き込まれた検査用データとを比較し、一致不一致を検出するステップと、
を具備することを特徴とする半導体記憶装置の検査方法。
【請求項８】
前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記記憶装置本体へ及び前記第１の検査用メモリへ検査用データを書き込むステップと、
前記記憶装置本体へ書き込んだ検査用データを前記記憶装置本体から読み出し、この検査用データを前記第２の検査用メモリへ書き込むステップと、
を更に備えることを特徴とする請求項７に記載の半導体記憶装置の検査方法。
【請求項９】
前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記記憶装置本体へ及び前記第２の検査用メモリへ検査用データを書き込むステップと、
前記記憶装置本体へ書き込んだ検査用データを前記記憶装置本体から読み出し、この検査用データを前記第１の検査用メモリへ書き込むステップと、
を更に備えることを特徴とする請求項７または８に記載の半導体記憶装置の検査方法。
【請求項１０】
前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第１の検査用メモリへ検査用データを書き込むステップと、
この書き込まれた検査用データを前記第１の検査用メモリから前記ホスト装置へ転送するステップと、
前記ホスト装置において、前記ホスト装置が予め保持している検査用データと前記転送された検査用データとを比較し、一致不一致を検出するステップと、
を更に具備することを特徴とする請求項７乃至９のいずれか１項に記載の半導体記憶装置の検査方法。
【請求項１１】
前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第２の検査用メモリへ検査用データを書き込むステップと、
この書き込まれた検査用データを前記第２の検査用メモリから前記ホスト装置へ転送するステップと、
前記ホスト装置において、前記ホスト装置が予め保持している検査用データと前記転送された検査用データとを比較し、一致不一致を検出するステップと、
を更に具備することを特徴とする請求項７乃至１０のいずれか１項に記載の半導体記憶装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関するものであり、特に製品出荷前のテスタ評価の合否判定及び戻入解析、一時解析などに用いることが可能な機構を搭載した半導体記憶装置及びその検査方法に関するものである。
【背景技術】
【０００２】
従来の半導体記憶装置においては、所謂データ化けなどの不具合の解析を行う場合には、パッケージが有している端子を用いて行うしかなく、どこの経路において不具合が発生しているかなどの解析には多大な時間を要していた。
【０００３】
特許文献１には、半導体記憶装置において生じるデータ化けを検出するために、論理アドレスを物理アドレスに変換する変換テーブルを、時系列に応じて過去変換テーブルと最新変換テーブルとし、これらのテーブルの任意のアドレスを選択して両物理アドレスが一致した論理アドレスと物理アドレスの組をデータ化けチェック用のアドレスであるブロックリストを作成することが開示されている。このブロックリストのブロックからデータを読み出し、ＣＲＣチェックを行い、全てのブロックをチェックするよりも短時間で効率的にデータ化けを検出できるとしている。
【０００４】
特許文献２には、偶数ビット且つ規則性のあるデータパターンを用いた試験ではアドレスカウンタに不具合が発生した場合に、アドレスはカウントアップされないが期待値に対しリードデータが一致するため、不具合の検出ができない問題点を解決する半導体記憶装置の試験方法が開示されている。
【０００５】
この特許文献２の発明においては、試験装置１Ａから奇数ビットのデータパターンを単位として繰り返すテストパターンデータを発生させる第１のステップと、発生させたテストパターンデータを半導体記憶装置２へ転送し半導体記憶装置２に対して奇数ビットのデータパターンを単位として繰り返し書き込む第２のステップとを有している。更に、半導体記憶装置２に書き込んだデータを読み出して読み出したデータを試験装置１Ａに取り込む第３のステップ、試験装置１Ａに取り込んだデータを期待値と比較する第４のステップ、比較結果により半導体記憶装置２の正常又は不良を判定し、その判定結果のデータを表示する第５のステップを備える。
【０００６】
特許文献３には、ＮＡＮＤ型フラッシュメモリ、ＳＲＡＭ、上記ＮＡＮＤ型フラッシュメモリ、ＳＲＡＭの制御を司るコントローラを備えた半導体記憶装置の故障箇所を特定可能なテストシステムが開示されている。このテストシステムでは、データ書き込みをＮＡＮＤページバッファ→ＥＣＣ→ＳＲＡＭの経路で行い、書き込んだデータの読み出しをＳＲＡＭ→ＥＣＣ→ＮＡＮＤページバッファの経路で行い、読み出したデータと書き込んだ元のデータを比較するテスト(１)を行う。
【０００７】
また、データ書き込みをＮＡＮＤページバッファ→ＥＣＣ→ＳＲＡＭの経路で行い、書き込んだデータの読み出しをＳＲＡＭから読み出し、読み出したデータと書き込んだ元のデータを比較するテスト(２)を行う。また、データ書き込みをＳＲＡＭに対して行い、書き込んだデータの読み出しをＳＲＡＭ→ＥＣＣ→ＮＡＮＤページバッファの経路で行い、読み出したデータと書き込んだ元のデータを比較するテスト(３)を行う。
【０００８】
また、データ書き込みをＮＡＮＤページバッファに対して行い、書き込んだデータの読み出しをＮＡＮＤページバッファ→ＥＣＣ→ＮＡＮＤページバッファの経路で行い、読み出したデータと書き込んだ元のデータを比較するテスト(４)を行う。また、データ書き込みをＳＲＡＭに対して行い、書き込んだデータの読み出しをＳＲＡＭ→ＥＣＣ→ＳＲＡＭの経路で行い、読み出したデータと書き込んだ元のデータを比較するテスト(５)を行う。
【０００９】
以上のテスト（１）〜(５)テスト中においてフェイルとなったテストの組み合わせに基づき、故障箇所を特定するというものである。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１６-８１２５８号公報
【特許文献２】特開２００７‐２０７３６８号公報
【特許文献３】特開２０１２-１２８９２２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記特許文献１に記載の発明では、半導体記憶装置の全ブロックについてデータ化けを検出するよりも効率的であるものの、半導体記憶装置のいずれの部分においてデータ化けが生じているかを特定するものではなく、製品出荷前のテスタ評価の合否判定などに用いることはできないものであった。
【００１２】
また、特許文献２の発明は、行アドレスカウンタや列アドレスカウンタの異常を検出できるが、それ以外の部分についての異常を検出できない。特に、データが記憶され更に読み出される経路についてはテストを行うことができないものであった。
【００１３】
更に、特許文献３の発明は、データ経路の不具合をテストするものであり、データ化けがいずれの経路で生じたのかを検出することが可能である点において優れたものである。しかしながら、半導体記憶装置内のコントローラや記憶装置本体を含めた各部の不具合を検出するものではなく、不十分さを残すものである。
【００１４】
本発明は、このような半導体記憶装置の現状に鑑みてなされたもので、その目的は、半導体記憶装置内のコントローラや記憶装置本体を含めた各部の不具合を適切に短時間で検出することが可能な半導体記憶装置及びその検査方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明に係る半導体記憶装置は、データを記憶するための記憶装置本体が内蔵された半導体記憶装置において、前記半導体記憶装置を統括制御するコントローラと、検査用データを比較用に記憶するための第１の検査用メモリ及び第２の検査用メモリと、前記第１の検査用メモリ及び前記第２の検査用メモリに対するリードライト制御を行うと共に検査用データを保持しているデータ設定回路と、前記記憶装置本体、前記半導体記憶装置に接続されるホスト装置、前記コントローラ、前記データ設定回路のいずれかを第１のデータ源として前記第１の検査用メモリに検査用データの書き込みを行わせる制御を行うと共に、前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかを第２のデータ源として前記第２の検査用メモリに検査用データの書き込みを行わせる制御を行ってテスト準備を整わせるテスト回路と、前記テスト回路の制御の基で前記第１の検査用メモリに書き込まれた検査用データと、前記第２の検査用メモリに書き込まれた検査用データとを比較し、一致不一致を検出する比較回路とを具備することを特徴とする。
【００１６】
本発明に係る半導体記憶装置では、テスト回路は、更に、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記記憶装置本体へ及び前記第１の検査用メモリへ検査用データを書き込む制御を行わせ、前記記憶装置本体へ書き込んだ検査用データを前記記憶装置本体から読み出させてこの検査用データを前記第２の検査用メモリへ書き込ませる制御を行ってテスト準備を整わせることを特徴とする。
【００１７】
本発明に係る半導体記憶装置では、テスト回路は、更に、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記記憶装置本体へ及び前記第２の検査用メモリへ検査用データを書き込む制御を行わせ、この前記記憶装置本体へ書き込んだ検査用データを前記記憶装置本体から読み出させてこの検査用データを前記第１の検査用メモリへ書き込ませる制御を行ってテスト準備を整わせることを特徴とする。
【００１８】
本発明に係る半導体記憶装置では、テスト回路は、更に、前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第１の検査用メモリまたは前記第２の検査用メモリへ検査用データを書き込ませる制御を行い、この書き込まれた検査用データを前記第１の検査用メモリまたは前記第２の検査用メモリから前記ホスト装置へ転送させる制御を行い、前記ホスト装置では、前記ホスト装置が予め保持している検査用データと前記転送された検査用データとを比較し、一致不一致を検出可能とすることを特徴とする。
【００１９】
本発明に係る半導体記憶装置では、前記コントローラのメモリの一部を、前記第１の検査用メモリと前記第２の検査用メモリに転用して用いることを特徴とする。
【００２０】
本発明に係る半導体記憶装置の検査方法は、データを記憶するための記憶装置本体が内蔵され、前記半導体記憶装置を統括制御するコントローラと、検査用データを比較用に記憶するための第１の検査用メモリ及び第２の検査用メモリと、前記第１の検査用メモリ及び前記第２の検査用メモリに対するリードライト制御を行うと共に検査用データを保持しているデータ設定回路と、を備えた半導体記憶装置の検査方法において、
前記記憶装置本体、前記半導体記憶装置に接続されるホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第１の検査用メモリに検査用データの書き込みを行うステップと、前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第２の検査用メモリに検査用データの書き込みを行うステップと、前記第１の検査用メモリに書き込まれた検査用データと、前記第２の検査用メモリに書き込まれた検査用データとを比較し、一致不一致を検出するステップと、を具備することを特徴とする。
【００２１】
本発明に係る半導体記憶装置の検査方法では、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記記憶装置本体へ及び前記第１の検査用メモリへ検査用データを書き込むステップと、前記記憶装置本体へ書き込んだ検査用データを前記記憶装置本体から読み出し、この検査用データを前記第２の検査用メモリへ書き込むステップと、を更に備えることを特徴とする。
【００２２】
本発明に係る半導体記憶装置の検査方法では、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記記憶装置本体へ及び前記第２の検査用メモリへ検査用データを書き込むステップと、前記記憶装置本体へ書き込んだ検査用データを前記記憶装置本体から読み出し、この検査用データを前記第１の検査用メモリへ書き込むステップと、を更に備えることを特徴とする。
【００２３】
本発明に係る半導体記憶装置の検査方法では、前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第１の検査用メモリへ検査用データを書き込むステップと、この書き込まれた検査用データを前記第１の検査用メモリから前記ホスト装置へ転送するステップと、前記ホスト装置において、前記ホスト装置が予め保持している検査用データと前記転送された検査用データとを比較し、一致不一致を検出するステップと、を更に具備することを特徴とする。
【００２４】
本発明に係る半導体記憶装置の検査方法では、前記記憶装置本体、前記ホスト装置、前記コントローラ、前記データ設定回路のいずれかから前記第２の検査用メモリへ検査用データを書き込むステップと、この書き込まれた検査用データを前記第２の検査用メモリから前記ホスト装置へ転送するステップと、前記ホスト装置において、前記ホスト装置が予め保持している検査用データと前記転送された検査用データとを比較し、一致不一致を検出するステップと、を更に具備することを特徴とする。
【発明の効果】
【００２５】
本発明では、記憶装置本体、半導体記憶装置に接続されるホスト装置、コントローラ、データ設定回路のいずれかから第１の検査用メモリに検査用データの書き込みを行い、上記記憶装置本体、上記ホスト装置、上記コントローラ、上記データ設定回路のいずれかから第２の検査用メモリに検査用データの書き込みを行うステップと、上記第１の検査用メモリに書き込まれた検査用データと、上記第２の検査用メモリに書き込まれた検査用データとを比較し、一致不一致を検出するので、半導体記憶装置内のコントローラや記憶装置本体を含めた各部の不具合を適切に短時間で検出することが可能となる。
【図面の簡単な説明】
【００２６】
【図１】本発明に係る半導体記憶装置の実施形態の構成を示すブロック図。
【図２】本発明に係る半導体記憶装置の実施形態における通常動作モード時の実質的構成を示すブロック図。
【図３】本発明に係る半導体記憶装置の第１の実施形態の前段における検査用データの書き込み制御の経路を示す図。
【図４】本発明に係る半導体記憶装置の第１の実施形態の後段におけるデータの書き込み制御の経路を示す図。
【図５】本発明に係る半導体記憶装置の実施形態におけるデータ比較動作時のデータ経路を示す図。
【図６】本発明に係る半導体記憶装置の第２の実施形態の具体例１における第１段の検査用データの書き込み制御の経路を示す図。
【図７】本発明に係る半導体記憶装置の第２の実施形態の具体例１における第２段のデータの書き込み制御の経路を示す図。
【図８】本発明に係る半導体記憶装置の第２の実施形態の具体例１における第３段のデータの書き込み制御の経路を示す図。
【図９】本発明に係る半導体記憶装置の第２の実施形態の具体例２における第１段の検査用データの書き込み制御の経路を示す図。
【図１０】本発明に係る半導体記憶装置の第２の実施形態の具体例２における第２段のデータの書き込み制御の経路を示す図。
【図１１】本発明に係る半導体記憶装置の第３の実施形態の具体例１における第１段の検査用データの書き込み制御の経路を示す図。
【図１２】本発明に係る半導体記憶装置の第３の実施形態の具体例１における第２段の検査用データの書き込み制御の経路を示す図。
【図１３】本発明に係る半導体記憶装置の第３の実施形態の具体例２における第１段の検査用データの書き込み制御の経路を示す図。
【図１４】本発明に係る半導体記憶装置の第３の実施形態の具体例２における第２段の検査用データの書き込み制御の経路を示す図。
【発明を実施するための形態】
【００２７】
以下、添付図面を参照して本発明に係る半導体記憶装置及びその検査方法の実施形態を説明する。各図において、同一の構成要素には、同一の符号を付して重複する説明を省略する。図１に、本発明の実施形態に係る半導体記憶装置１００及びこれにアクセスするホスト装置２００の構成図を示す。この図１に明らかな通り、半導体記憶装置１００には、記憶装置本体１０とデータ制御装置２０とが設けられている。記憶装置本体１０は、フラッシュメモリなどの、データを記憶するためのメモリ部である。
【００２８】
データ制御装置２０は、コントローラ３０と検査回路部６０とを備えている。コントローラ３０は、半導体記憶装置１００を統括制御するもので、ＣＰＵ３１、ＲＯＭ３２、ＲＡＭ３３、バッファ３４、ロジック回路３５を備えている。ＣＰＵ３１は、ＲＯＭ３２に記憶されているプログラムに基づき記憶装置本体１０に対するデータのリードライトを基本的な処理として実行すると共に、検査モードのときに検査に必要なデータ転送などの処理を行う。ＲＡＭ３３はＣＰＵ３１が処理中に用いたデータやプログラム等の記憶場所として用いられる。更に、コントローラ３０には、バッファ３４、ロジック回路３５が設けられている。
【００２９】
半導体記憶装置１００とホスト装置２００の間には、ホスト側Ｉ／Ｏ４１、テスト回路４２、ホスト側ロジック回路４３が設けられている。ホスト側Ｉ／Ｏ４１は、半導体記憶装置１００とホスト装置２００の間の信号送受のための入出力バッファの機能を有するものである。テスト回路４２は、ホスト装置２００からの検査指示を受けて、各部に指示を与えて半導体記憶装置１００に検査を指揮するものである。ホスト側ロジック回路４３は、ホスト装置２００からホスト側Ｉ／Ｏ４１を介して与えられる信号またはテスト回路４２から与えられる信号を、コントローラ３０に与える信号へ変換などする回路である。
【００３０】
コントローラ３０と記憶装置本体１０との間には、メモリ側Ｉ／Ｏ５１、メモリ側ロジック回路５２が設けられている。メモリ側Ｉ／Ｏ５１は、記憶装置本体１０とコントローラ３０の間の信号送受のための入出力バッファの機能を有するものである。メモリ側ロジック回路５２は、ＥＣＣ回路やエラーチェック時に用いるＲＡＭなどが含まれた回路である。
【００３１】
半導体記憶装置１００には、検査回路部６０が設けられている。検査回路部６０は、半導体記憶装置１００の検査のために設けられたもので、検査用データを比較
用に記憶するための第１の検査用メモリ６１及び第２の検査用メモリ６２を有している。第１の検査用メモリ６１は、テスト回路４２とホスト側ロジック回路４３との間のバスに対しバス６５によって接続可能とされている。第２の検査用メモリ６２は、メモリ側Ｉ／Ｏ５１とメモリ側ロジック回路５２との間のバスに対しバス６６によって接続可能とされている。
【００３２】
また、検査回路部６０には、データ設定回路６３と比較回路６４とが設けられている。データ設定回路６３は、上記第１の検査用メモリ６１及び上記第２の検査用メモリ６２に対するリードライト制御を行うと共に検査用データを保持している。比較回路６４は、上記テスト回路４２の制御の基で上記第１の検査用メモリ６１に書き込まれた検査用データと、上記第２の検査用メモリ６２に書き込まれた検査用データとを比較し、一致不一致を検出するものである。
【００３３】
上記の半導体記憶装置１００とホスト装置２００とが接続されたシステムにおいては、通常動作モードでは、バス６５とバス６６の経路がスタンバイ状態となり、実質的に検査回路部６０が切り離された図２の状態を呈する。この通常状態では、データの流れは、データ書き込み時に、ホスト装置２００→ホスト側Ｉ／Ｏ４１→テスト回路４２→ホスト側ロジック回路４３→コントローラ３０→メモリ側ロジック回路５２→メモリ側Ｉ／Ｏ５１→記憶装置本体１０となり、データ読み出し時に、記憶装置本体１０→メモリ側Ｉ／Ｏ５１→メモリ側ロジック回路５２→コントローラ３０→ホスト側ロジック回路４３→テスト回路４２→ホスト側Ｉ／Ｏ４１→ホスト装置２００となる。
【００３４】
＜第１の実施形態＞
第１の実施形態では、テスト回路４２はホスト装置２００からのコマンドに基づき、上記記憶装置本体１０、上記半導体記憶装置１００に接続されるホスト装置２００、上記コントローラ３０、上記データ設定回路６３のいずれかを第１のデータ源として上記第１の検査用メモリ６１に検査用データの書き込みを行わせる制御を行うと共に、上記記憶装置本体１０、上記ホスト装置２００、上記コントローラ３０、上記データ設定回路６３のいずれかを第２のデータ源として上記第２の検査用メモリ６２に検査用データの書き込みを行わせる制御を行ってテスト準備を整わせる。
【００３５】
上記のようにテスト準備を整わせた後には、比較回路６４が上記テスト回路の制御の基で上記第１の検査用メモリ６１に書き込まれた検査用データと、上記第２の検査用メモリ６２に書き込まれた検査用データとを比較し、一致不一致を検出する。検出結果はホスト装置２００へ送られ、オペレータがその結果を知るところとなり、当該半導体記憶装置１００を出荷用とするか不良品として処理するなどを行うことになる。
【００３６】
＜第１の実施形態・具体例＞
テスト回路４２はホスト装置２００からのコマンドに基づき、第２の検査用メモリ６２に、上記記憶装置本体１０から（図３のＲ１）、または上記ホスト装置２００から（図３のＲ２）、または上記コントローラ３０から（図３のＲ３）、または上記データ設定回路６３から（図３のＲ４）検査用データの書き込みを行わせる制御を行う。次にテスト回路４２はホスト装置２００からのコマンドに基づき、ホスト装置２００から（図４のＲ１１）、または上記コントローラ３０から（図４のＲ１２）、または上記データ設定回路６３から（図４のＲ１３）、または上記記憶装置本体１０から（図４のＲ１４）第１の検査用メモリ６１に上記第２の検査用メモリ６２に書き込んだデータと同じデータを書き込む。次に、比較回路６４によって第１の検査用メモリ６１に書き込まれた検査用データと、上記第２の検査用メモリ６２に書き込まれた検査用データとを比較し、一致不一致を検出する（図５）。検出結果の処理は既に述べた通りである。
【００３７】
＜第２の実施形態＞
第２の実施形態では、テスト回路４２は、上記ホスト装置２００、上記コントローラ３０、上記データ設定回路６３のいずれかから上記記憶装置本体１０へ及び上記第１の検査用メモリ６１（または、第２の検査用メモリ６２）へ検査用データを書き込む制御を行わせ、上記記憶装置本体１０へ書き込んだ検査用データを上記記憶装置本体１０から読み出させてこの検査用データを上記第２の検査用メモリ６２（または、第１の検査用メモリ６１）へ書き込ませる制御を行ってテスト準備を整わせる。
【００３８】
上記のようにテスト準備を整わせた後には、比較回路６４が上記テスト回路の制御の基で上記第１の検査用メモリ６１に書き込まれた検査用データと、上記第２の検査用メモリ６２に書き込まれた検査用データとを比較し、一致不一致を検出する。検出結果はホスト装置２００へ送られ、オペレータがその結果を知るところとなり、当該半導体記憶装置１００を出荷用とするか不良品として処理するなどを行うことになる。
【００３９】
＜第２の実施形態・具体例１＞
テスト回路４２は、上記ホスト装置２００から（図６のＲ２１）、または上記コントローラ３０から（図６のＲ２２）、または上記データ設定回路６３から（図６のＲ２３）上記記憶装置本体１０へ検査用データを書き込む。更に、同じ検査用データを上記ホスト装置２００から（図７のＲ３１）、または上記コントローラ３０から（図７のＲ３２）、または上記データ設定回路６３から（図７のＲ３３）上記第１の検査用メモリ６１へ書き込む。更に、上記記憶装置本体１０へ書き込んだ検査用データを上記記憶装置本体１０から読み出してこの検査用データを上記第２の検査用メモリ６２へ書き込む（図８のＹ１）。
【００４０】
比較回路６４が上記テスト回路の制御の基で上記第１の検査用メモリ６１に書き込まれた検査用データと、上記第２の検査用メモリ６２に書き込まれた検査用データとを比較し、一致不一致を検出する（図５）。検出結果はホスト装置２００へ送られ、オペレータがその結果を知るところとなり、当該半導体記憶装置１００を出荷用とするか不良品として処理するなどを行うことになる。
【００４１】
＜第２の実施形態・具体例２＞
テスト回路４２は、上記ホスト装置２００から（図６のＲ２１）、または上記コントローラ３０から（図６のＲ２２）、上記データ設定回路６３から（図６のＲ２３）上記記憶装置本体１０へ検査用データを書き込む。更に、同じ検査用データを上記ホスト装置２００から（図９のＲ４１）、または上記コントローラ３０から（図９のＲ４２）、または上記データ設定回路６３から（図９のＲ４３）上記第２の検査用メモリ６２へ書き込む。更に、上記記憶装置本体１０へ書き込んだ検査用データを上記記憶装置本体１０から読み出してこの検査用データを上記第１の検査用メモリ６１へ書き込む（図１０のＹ２）。
【００４２】
比較回路６４が上記テスト回路の制御の基で上記第１の検査用メモリ６１に書き込まれた検査用データと、上記第２の検査用メモリ６２に書き込まれた検査用データとを比較し、一致不一致を検出する（図５）。検出結果はホスト装置２００へ送られ、オペレータがその結果を知るところとなり、当該半導体記憶装置１００を出荷用とするか不良品として処理するなどを行うことになる。
【００４３】
＜第３の実施形態＞
テスト回路４２は、上記記憶装置本体１０、上記ホスト装置２００、上記コントローラ３０、上記データ設定回路６３のいずれかから上記第１の検査用メモリ６１または上記第２の検査用メモリ６２へ検査用データを書き込ませる制御を行い、この書き込まれた検査用データを上記第１の検査用メモリ６１または上記第２の検査用メモリ６２から上記ホスト装置２００へ転送させる制御を行う。上記ホスト装置２００では、上記ホスト装置２００が予め保持している検査用データと上記転送された検査用データとを比較し、一致不一致を検出する。検出結果はホスト装置２００においてオペレータの知るところとなり、当該半導体記憶装置１００を出荷用とするか不良品として処理するなどを行うことになる。
【００４４】
＜第３の実施形態・具体例１＞
上記記憶装置本体１０から（図１１のＲ５１）、または上記ホスト装置２００から（図１１のＲ５２）、または上記コントローラ３０から（図１１のＲ５３）、または上記データ設定回路６３から（図１１のＲ５４）上記第１の検査用メモリ６１へ検査用データを書き込む。この書き込まれた検査用データを上記第１の検査用メモリ６１から上記ホスト装置２００へ転送する（図１２のＹ３）。上記ホスト装置２００では、上記ホスト装置２００が予め保持している検査用データと上記転送された検査用データとを比較し、一致不一致を検出する（図５）。
【００４５】
＜第３の実施形態・具体例２＞
上記記憶装置本体１０から（図１３のＲ６１）、または上記ホスト装置２００から（図１３のＲ６２）、または上記コントローラ３０から（図１３のＲ６３）、または上記データ設定回路６３から（図１３のＲ６４）上記第２の検査用メモリ６２へ検査用データを書き込む。この書き込まれた検査用データを上記第２の検査用メモリ６２から上記ホスト装置２００へ転送する（図１４のＹ４）。上記ホスト装置２００では、上記ホスト装置２００が予め保持している検査用データと上記転送された検査用データとを比較し、一致不一致を検出する（図５）。
【００４６】
上記第３の実施形態・具体例１と第３の実施形態・具体例２では、検出結果はホスト装置２００においてオペレータの知ることができ、当該半導体記憶装置１００を出荷用とするか不良品として処理するなどを行うことになる。
【００４７】
以上のように各実施形態においては、コントローラや記憶装置本体を含めた経路を用いてデータ化けの検出を行うことができ、しかもデータの一致不一致検出による検査であるため、各部の不具合を適切に短時間で検出することが可能である。
【００４８】
なお、上記に記載した第１の実施形態、第２の実施形態、第３の実施形態は、独立して半導体記憶装置及びその検査方法を構成することができる。また、第１の実施形態と第２の実施形態の構成を合わせ持つ半導体記憶装置及びその検査方法を実現することもでき、第１の実施形態と第３の実施形態の構成を合わせ持つ半導体記憶装置及びその検査方法を実現することもでき、第２の実施形態と第３の実施形態の構成を合わせ持つ半導体記憶装置及びその検査方法を実現することもできる。更に、第１の実施形態と第２の実施形態と第３の実施形態の構成を合わせ持つ半導体記憶装置及びその検査方法を実現することもできる。
【符号の説明】
【００４９】
１０  記憶装置本体
２０  データ制御装置
３０  コントローラ
３１  ＣＰＵ
３２  ＲＯＭ
３３  ＲＡＭ
３４  バッファ
３５  ロジック回路
４１  ホスト側Ｉ／Ｏ
４２  テスト回路
４３  ホスト側ロジック回路
５１  メモリ側Ｉ／Ｏ
５２  メモリ側ロジック回路
６０  検査回路部
６１  第１の検査用メモリ
６２  第２の検査用メモリ
６３  データ設定回路
６４  比較回路
６５、６６  バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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