(57)【要約】【課題】処理能力を向上する。【解決手段】実施形態によれば、半導体装置はインプットレシーバとデータ入力用ラッチ回路を含む。データ入力用ラッチ回路は、第１信号を出力する第１インバータＩＶ３と、第１及び第２クロック信号をそれぞれ出力する第２及び第３インバータＩＶ７及びＩＶ１１と、第１クロック信号に対して論理レベルの遷移開始が遅延され且つ遷移速度が速い第３クロック信号ＣＫｎを生成する第１クロック生成回路ＢＴ１と、第２クロック信号に対して論理レベルの遷移開始が遅延され且つ遷移速度が速い第４クロック信号ＣＫｐを生成する第２クロック生成回路ＢＴ２と、第１信号の反転信号を出力する第４インバータＩＶ１２と、第４インバータの出力信号をラッチするデータラッチ回路（ＩＶ１３及びＩＶ１４）とを含む。【選択図】      図５
2019008859.tif 000002
【特許請求の範囲】
【請求項１】
インプットレシーバと、
前記インプットレシーバに接続されたデータ入力用ラッチ回路と
を備え、前記データ入力用ラッチ回路は、
前記インプットレシーバから受信した入力信号に基づいて第１信号を出力する第１インバータと、
第１ストローブ信号に基づいて第１クロック信号を出力する第２インバータと、
前記第１ストローブ信号の反転信号である第２ストローブ信号に基づいて第２クロック信号を出力する第３インバータと、
前記第２インバータの出力端子に接続され、前記第１クロック信号の論理レベルの遷移開始に対して遷移開始が遅延され且つ前記第１クロック信号の前記論理レベルの遷移速度よりも遷移速度が速い第３クロック信号を生成する第１クロック生成回路と、
前記第３インバータの出力端子に接続され、前記第２クロック信号の論理レベルの遷移開始に対して遷移開始が遅延され且つ前記第２クロック信号の前記論理レベルの遷移速度よりも遷移速度が速い第４クロック信号を生成する第２クロック生成回路と、
前記第３及び第４クロック信号に応じて前記第１信号の反転信号を出力する第４インバータと、
前記第３及び第４クロック信号に応じて前記第４インバータの出力信号をラッチするデータラッチ回路と
を含む半導体装置。
【請求項２】
前記第１クロック生成回路は、
ゲートが前記第２インバータの前記出力端子に接続され、ソースが電源電圧端子に接続され、ドレインが前記第１クロック生成回路の出力端子に接続された第１ＰＭＯＳトランジスタと、
ゲートが前記電源電圧端子に接続され、ソース及びドレインのいずれか一方が前記第２インバータの入力端子に接続され、ソース及びドレインのいずれか他方が前記第１クロック生成回路の前記出力端子に接続された第１ＮＭＯＳトランジスタと
を含み、前記第２クロック生成回路は、
ゲートが前記第３インバータの前記出力端子に接続され、ソースが接地され、ドレインが前記第２クロック生成回路の出力端子に接続された第２ＮＭＯＳトランジスタと、
ゲートが接地され、ソース及びドレインのいずれか一方が前記第３インバータの入力端子に接続され、ソース及びドレインのいずれか他方が前記第２クロック生成回路の前記出力端子に接続された第２ＰＭＯＳトランジスタと
を含む請求項１記載の半導体装置。
【請求項３】
インプットレシーバと、
前記インプットレシーバに接続されたデータ入力用ラッチ回路と
を備え、前記データ入力用ラッチ回路は、
前記インプットレシーバから受信した入力信号に基づいて第１信号を出力する第１インバータと、
第１ストローブ信号に基づいて第１クロック信号を出力する第２インバータと、
前記第１ストローブ信号の反転信号である第２ストローブ信号に基づいて第２クロック信号を出力する第３インバータと、
前記第１及び第２クロック信号に応じて前記第１信号の反転信号を出力する第４インバータと、
前記第１ストローブ信号を前記第１クロック信号より遅延させた第３クロック信号を出力する第１遅延回路と、
前記第２ストローブ信号を前記第２クロック信号より遅延させた第４クロック信号を出力する第２遅延回路と、
前記第３及び第４クロック信号に応じて前記第４インバータの出力信号をラッチするデータラッチ回路と
を備える半導体装置。
【請求項４】
前記第１遅延回路の入力端子は、前記第２インバータの入力端子に接続され、前記第１遅延回路は、前記第１遅延回路の入力信号の反転遅延信号を出力し、
前記第２遅延回路の入力端子は、前記第３インバータの入力端子に接続され、前記第２遅延回路は、前記第２遅延回路の入力信号の反転遅延信号を出力する
請求項３記載の半導体装置。
【請求項５】
インプットレシーバと、
前記インプットレシーバに接続されたデータ入力用ラッチと
を備え、前記データ入力用ラッチは、
前記インプットレシーバから受信した入力信号に基づいて第１信号を出力する第１インバータと、
第１ストローブ信号及び前記第１ストローブ信号の反転信号である第２ストローブ信号に基づいて、第１及び第２クロック信号を出力し、前記第１及び２クロック信号の少なくとも１つのデューティ比を補正可能な補正回路と、
前記第１クロック信号に基づいて第３クロック信号を出力する第２インバータと、
前記第２クロック信号に基づいて第４クロック信号を出力する第３インバータと、
前記第３及び第４クロック信号に応じて前記第１信号の反転信号を出力する第４インバータと、
前記第３及び第４クロック信号に応じて前記第４インバータの出力信号をラッチするデータラッチ回路と
を備える半導体装置。
【請求項６】
前記補正回路は、前記第２ストローブ信号における第１論理レベルの期間が第２論理レベルの期間よりも短い場合、前記第１クロック信号における前記第１論理レベルの前記期間を、前記第２ストローブ信号における前記第１論理レベルの前記期間よりも長くする
請求項５記載の半導体装置。
【請求項７】
インプットレシーバと、
前記インプットレシーバに接続されたデータ入力用ラッチ回路と
を備え、前記データ入力用ラッチ回路は、
前記インプットレシーバから受信した入力信号に基づいて第１信号を出力する第１インバータと、
第１ストローブ信号及び前記第１ストローブ信号の反転信号である第２ストローブ信号に基づいて、第１及び第２クロック信号を出力し、前記第１及び２クロック信号の少なくとも１つのデューティ比を補正可能な補正回路と、
前記第１クロック信号に基づいて第３クロック信号を出力する第２インバータと、
前記第２クロック信号に基づいて第４クロック信号を出力する第３インバータと、
前記第２インバータの出力端子に接続され、前記第３クロック信号の論理レベルの遷移開始に対して遷移開始が遅延され且つ前記第３クロック信号の前記論理レベルの遷移速度よりも遷移速度が速い第５クロック信号を生成する第１クロック生成回路と、
前記第３インバータの出力端子に接続され、前記第４クロック信号の論理レベルの遷移開始に対して遷移開始が遅延され且つ前記第４クロック信号の前記論理レベルの遷移速度よりも遷移速度が速い第６クロック信号を生成する第２クロック生成回路と、
前記第５及び第６クロック信号に応じて前記第１信号の反転信号を出力する第４インバータと、
前記第１クロック信号を前記第５クロック信号より遅延させた第７クロック信号を出力する第１遅延回路と、
前記第２クロック信号を前記第６クロック信号より遅延させた第８クロック信号を出力する第２遅延回路と、
前記第７及び第８クロック信号に応じて前記第４インバータの出力信号をラッチするデータラッチ回路と
を含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体基板上に設けられたインターフェイスチップ上に、シリコン貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ  Ｖｉａ）を通して、コアチップが積層される半導体装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２１６２６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
処理能力を向上できる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、インプットレシーバと、インプットレシーバに接続されたデータ入力用ラッチ回路とを含む。データ入力用ラッチ回路は、インプットレシーバから受信した入力信号に基づいて第１信号を出力する第１インバータと、第１ストローブ信号に基づいて第１クロック信号を出力する第２インバータと、第１ストローブ信号の反転信号である第２ストローブ信号に基づいて第２クロック信号を出力する第３インバータと、第２インバータの出力端子に接続され、第１クロック信号の論理レベルの遷移開始に対して遷移開始が遅延され且つ第１クロック信号の論理レベルの遷移速度よりも遷移速度が速い第３クロック信号を生成する第１クロック生成回路と、第３インバータの出力端子に接続され、第２クロック信号の論理レベルの遷移開始に対して遷移開始が遅延され且つ第２クロック信号の論理レベルの遷移速度よりも遷移速度が速い第４クロック信号を生成する第２クロック生成回路と、第３及び第４クロック信号に応じて第１信号の反転信号を出力する第４インバータと、第３及び第４クロック信号に応じて第４インバータの出力信号をラッチするラッチ回路とを含む。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体装置のブロック図である。
【図２】図２は、第１実施形態に係る半導体装置の断面図である。
【図３】図３は、第１実施形態に係る半導体装置の備えるインターフェイスチップのブロック図である。
【図４】図４は、第１実施形態に係る半導体装置の備えるインターフェイスチップにおけるデータ入力回路のブロック図である。
【図５】図５は、第１実施形態に係る半導体装置の備えるデータ入力用ラッチ回路の回路図である。
【図６】図６は、第１実施形態に係る半導体装置の備えるデータ入力用ラッチ回路における各種信号及びノードＮＡの電位を示すタイミングチャートである。
【図７】図７は、比較例に係るデータ入力用ラッチ回路の回路図である。
【図８】図８は、比較例に係るデータ入力用ラッチ回路における各種信号及びノードＮＡの電位を示すタイミングチャートである。
【図９】図９は、第２実施形態に係る半導体装置の備えるデータ入力用ラッチ回路の回路図である。
【図１０】図１０は、第２実施形態に係る半導体装置の備えるデータ入力用ラッチ回路における各種信号、ノードＮＡ、及びノードＮＢの電位を示すタイミングチャートである。
【図１１】図１１は、比較例における各種信号、ノードＮＡ、及びノードＮＢの電位を示すタイミングチャートである。
【図１２】図１２は、第３実施形態に係る半導体装置の備えるデータ入力用ラッチ回路の回路図である。
【図１３】図１３は、第３実施形態に係る半導体装置の備えるデータ入力用ラッチ回路における各種信号、ノードＮＡ、及びノードＮＢの電位を示すタイミングチャートである。
【図１４】図１４は、第３実施形態に係る半導体装置の備えるデータ入力用ラッチ回路における各種信号、ノードＮＡ、及びノードＮＢの電位を示すタイミングチャートである。
【図１５】図１５は、データ入力用ラッチ回路における各種信号、ノードＮＡ、及びノードＮＢの電位の一例を示すタイミングチャートである。
【図１６】図１６は、データ入力用ラッチ回路における各種信号、ノードＮＡ、及びノードＮＢの電位の一例を示すタイミングチャートである。
【図１７】図１７は、第４実施形態に係る半導体装置の備えるデータ入力用ラッチ回路の回路図である。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
１．第１実施形態
第１実施形態に係る半導体装置について説明する。以下では半導体装置として、ＮＡＮＤ型フラッシュメモリを備えたメモリシステムを例に挙げて説明する。実施形態では、ＤＤＲ方式を採用する高速のメモリシステムについて説明するが、これに限られるものではない。実施形態のメモリシステムは、一般的なメモリシステムであっても良い。
【０００９】
１．１  構成について  
１．１．１  メモリシステムの全体構成
まず、メモリシステムの大まかな全体構成について、図１を用いて説明する。
【００１０】
図１に示すようにメモリシステム１は、複数のＮＡＮＤ型フラッシュメモリ１００−０〜１００−Ｎ（Ｎは１以上の任意の整数）と、インターフェイス（Ｉ／Ｆ）チップ４００と、コントローラ２００とを備えている。なお、実施形態において、ＮＡＮＤ型フラッシュメモリ１００−０〜１００−Ｎを区別して説明する必要がない場合には、ハイフンを省略して「ＮＡＮＤ型フラッシュメモリ１００」として説明する。他の構成要素も同様である。
【００１１】
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルを備え、データを不揮発に記憶する。本実施形態では、ＮＡＮＤ型フラッシュメモリ１００は２つのチャネルｃｈ０及びｃｈ１を有する。なお、ＮＡＮＤ型フラッシュメモリ１００が有するチャネル数は、１つでも良く、３つ以上でも良く、任意に設定可能である。コントローラ２００は、ＮＡＮＤバスによって、チャネル毎にＩ／Ｆチップ４００を介してＮＡＮＤ型フラッシュメモリ１００に接続され、ホストバスによってホスト機器３００に接続される。そして、コントローラ２００はＩ／Ｆチップ４００を介してチャネル毎にＮＡＮＤ型フラッシュメモリ１００を制御する。また、コントローラ２００はホスト機器３００から受信した命令に応答して、Ｉ／Ｆチップ４００を介してチャネル毎にＮＡＮＤ型フラッシュメモリ１００にアクセスする。ホスト機器３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインターフェイスに従ったバスである。
【００１２】
ＮＡＮＤバスは、ＮＡＮＤインターフェイスに従った信号の送受信を行う。実施形態では、図１に示すように、コントローラ２００とＩ／Ｆチップ４００との間は、２つのチャネルのＮＡＮＤインターフェイスによって接続される。なお、ここでは、チャネル毎にＮＡＮＤインターフェイスを設ける場合について示したが、チャネルの識別情報などを使用して、同一のＮＡＮＤインターフェイスを使用しても良い。
【００１３】
この信号の具体例は、チップイネーブル信号ＣＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、入出力信号Ｉ／Ｏ、及びデータストローブ信号ＤＱＳである。
【００１４】
信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ１００をイネーブルにするための信号であり、ｌｏｗレベル（以下、“Ｌ”レベルとも表記する）でアサートされる。信号ＣＬＥ及びＡＬＥは、ＮＡＮＤ型フラッシュメモリ１００への入力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることをＮＡＮＤ型フラッシュメモリ１００に通知する信号である。信号ＷＥｎは、コマンドもしくはアドレスをｌｏｗレベルからｈｉｇｈレベル（以下、“Ｈ”レベルとも表記する）の遷移タイミングで取り込む信号である。信号ＲＥｎもｌｏｗレベルでアサートされ、ＮＡＮＤ型フラッシュメモリ１００から出力信号Ｉ／Ｏを読み出すための信号である。信号ＢＲＥｎは、信号ＲＥｎの相補信号であり、ＮＡＮＤ型フラッシュメモリ１００から出力信号Ｉ／Ｏを読み出すための信号である。
【００１５】
入出力信号Ｉ／Ｏは、例えば８ビットの信号である。そして入出力信号Ｉ／Ｏは、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００との間で送受信されるデータの実体であり、コマンド、アドレス、書き込みデータ、及び読み出しデータ等である。
【００１６】
信号ＤＱＳ及び信号ＤＱＳの相補信号ＢＤＱＳは、送信側から信号Ｉ／Ｏ（データ）とともに出力される。データ受信側は、送信された信号ＤＱＳ及び信号ＢＤＱＳを受けてデータを取り込むタイミングを調整するクロック信号である。
【００１７】
１．１．２  ＮＡＮＤ型フラッシュメモリの構成について  
次に、ＮＡＮＤ型フラッシュメモリ１００の構成について説明する。
【００１８】
図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ回路１３０、センスアンプ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、及びシーケンサ１７０を備える。
【００１９】
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルの集合体である例えば４つのブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）を備えている。そしてメモリセルアレイ１１０は、コントローラ２００から与えられたデータを記憶する。
【００２０】
ロウデコーダ１２０は、ブロックＢＬＫ０〜ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおけるロウ方向を選択する。
【００２１】
ドライバ回路１３０は、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。
【００２２】
センスアンプ１４０は、データの読み出し時には、メモリセルアレイ１１０から読み出されたデータをセンスし、必要な演算を行う。そして、このデータＤＡＴをコントローラ２００に出力する。データの書き込み時には、コントローラ２００から受信した書き込みデータＤＡＴを、メモリセルアレイ１１０に転送する。
【００２３】
アドレスレジスタ１５０は、コントローラ２００から受信したアドレスＡＤＤを保持する。コマンドレジスタ１６０は、コントローラ２００から受信したコマンドＣＭＤを保持する。
【００２４】
シーケンサ１７０は、コマンドレジスタ１６０に保持されたコマンドＣＭＤに基づき、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
【００２５】
ＮＡＮＤ型フラッシュメモリ１００は、メモリセルが半導体基板上に二次元に配置されたメモリセルアレイ１１０を含む平面型ＮＡＮＤ型フラッシュメモリでも良く、メモリセルが半導体基板上方に三次元に配置されたメモリセルアレイ１１０を含む三次元積層型ＮＡＮＤ型フラッシュメモリでも良い。
【００２６】
なお、三次元積層型ＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイ１１０の構成については、例えば、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００２７】
１．１．３  Ｉ／Ｆチップ及びＮＡＮＤ型フラッシュメモリの実装について
図２は、実施形態のＩ／Ｆチップ４００とＮＡＮＤ型フラッシュメモリ１００との実装方法を示す断面図である。なお、図１では（Ｎ＋１）個のＮＡＮＤ型フラッシュメモリ１００の場合を示したが、図２では、８個のコアチップＣＣ−１〜ＣＣ−８それぞれに、１つのＮＡＮＤ型フラッシュメモリ１００が搭載されている半導体装置を示している（Ｎ＝７）。
【００２８】
同図に示すように、実装基板Ｓ上にはＩ／Ｆチップ４００が搭載されている。実装基板Ｓの上面には複数のラージバンプＬＢＰ（ＬＢＰ−１〜ＬＢＰ−４）が形成されている。また、Ｉ／Ｆチップ４００の上面には、複数のマイクロバンプＭＢＰ（ＭＢＰ−１〜ＭＢＰ−３）が形成されている。ラージバンプＬＢＰ及びマイクロバンプＭＢＰは、複数のコアチップＣＣ（ＣＣ−１〜ＣＣ−８）を積層するために、基板Ｓの上面からの高さが同じとなるように形成される。
【００２９】
基板Ｓの下面には複数のバンプＢＰ（ＢＰ−１〜ＢＰ−９）が形成されている。バンプＢＰとラージバンプＬＢＰとは、基板Ｓ内に形成された配線を介して電気的に接続されている。バンプＢＰは、基板Ｓの外部との入出力信号のために使用される。実施形態では、例えば、バンプＢＰ−１は各コアチップＣＣ−１〜ＣＣ−８に供給される電源などのために使用される。バンプＢＰ−２〜ＢＰ−９は、コントローラ２００とＩ／Ｆチップ４００との間で伝送される入出力信号Ｉ／Ｏに使用される。
【００３０】
ラージバンプＬＢＰ及びマイクロバンプＭＢＰ上には、複数のコアチップＣＣ（ＣＣ−１〜ＣＣ−８）が積層される。各コアチップＣＣ−１〜ＣＣ−８は、チップを貫通する電極（ＴＳＶ）及びバンプＢＰ−Ａを介して電気的に接続されている。このような構造は、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）と呼ばれ、入出力のピンが多いパッケージ方式の１つである。
【００３１】
なお、図２では、バンプＢＰ１〜ＢＰ９、ラージバンプＬＢＰ−１〜ＬＢＰ−４及びマイクロバンプＭＢＰ−１〜ＭＢＰ−４のみを示しているが、実装基板Ｓには、他の入出力信号などのための図示せぬバンプＢＰ、ラージバンプＬＢＰ及びマイクロバンプＭＢＰが設けられている。
【００３２】
図２の例であると、コアチップＣＣ−２〜ＣＣ−８は、フェイスアップで実装基板上に搭載され、最上層のコアチップＣＣ−１は、フェイスダウンでコアチップＣＣ−２上に搭載される。そして、各コアチップＣＣ（ＣＣ−１〜ＣＣ−８）内には、図１で説明したＮＡＮＤ型フラッシュメモリ１００が形成される。なお、コアチップＣＣ−２〜ＣＣ−８は、フェイスダウンで実装基板上に搭載されていても良い。
【００３３】
最下層のコアチップＣＣ−８の下面（ＮＡＮＤ型フラッシュメモリ１００が形成される基板Ｓの上面と反対側）には、再配線層ＲＤＬ（ＲＤＬ−１〜ＲＤＬ−４及び図示せぬ再配線層ＲＤＬ）が形成される。再配線層ＲＤＬは、基板Ｓ上に形成されたラージバンプＬＢＰを、パッドＰを介してＴＳＶに電気的に接続する。また、再配線層ＲＤＬは、基板Ｓ上に形成されたラージバンプＬＢＰをマイクロバンプＭＢＰに電気的に接続する。
【００３４】
具体的には、例えばバンプＢＰ−１は、基板Ｓ内の配線、ラージバンプＬＢＰ−１、再配線層ＲＤＬ−１、パッドＰ−１を介して、ＴＳＶに電気的に接続される。また、例えばバンプＢＰ−３は、基板Ｓ内の配線、ラージバンプＬＢＰ−２、再配線層ＲＤＬ−２、及びマイクロバンプＭＢＰ−１を介してＩ／Ｆチップ４００に電気的に接続される。Ｉ／Ｆチップ４００は、例えばマイクロバンプＭＢＰ−２、再配線層ＲＤＬ−３、パッドＰ−２、及びＴＳＶを介して各コアチップＣＣに電気的に接続される。
【００３５】
ＴＳＶは、各コアチップＣＣ−２〜ＣＣ−８を貫通するように形成されている。各コアチップＣＣ−２〜ＣＣ−８のＴＳＶは、上層及び／又は下層の他のコアチップＣＣに電気的に接続するためのものである。コアチップＣＣ−１は、フェイスダウンで搭載されているため、ＴＳＶは形成されていない。コアチップＣＣ−１に形成されたＮＡＮＤ型フラッシュメモリ１００は、バンプＢＰ−Ａを介してコアチップＣＣ−２のＴＳＶに電気的に接続される。コアチップＣＣ−２〜ＣＣ−８の各ＴＳＶは、バンプＢＰ−Ａを介して他の上層及び／又は下層のコアチップＣＣのＴＳＶに電気的に接続される。
【００３６】
１．１．４  Ｉ／Ｆチップの構成について
次に、Ｉ／Ｆチップの構成について、図３を用いて説明する。
【００３７】
図３に示すように、Ｉ／Ｆチップ４００は、チャネル毎にＩ／Ｆ回路５００を有している。本実施形態では、複数のＮＡＮＤ型フラッシュメモリ１００−０〜１００−Ｎのそれぞれは、チャネルｃｈ０またはチャネルｃｈ１のいずれかのチャネルに接続される。従って、コントローラ２００は、２つのチャネルｃｈ０及びｃｈ１を介して、複数のＮＡＮＤ型フラッシュメモリ１００に同時にアクセスできる。
【００３８】
チャネルｃｈ０のＩ／Ｆ回路５００−０は、コントローラ２００からチャネルｃｈ０に接続されたＮＡＮＤ型フラッシュメモリ１００への信号Ｉ／Ｏなどの入力を行なう入力Ｉ／Ｆ４１０−０及びチャネルｃｈ０のＮＡＮＤ型フラッシュメモリ１００からコントローラ２００への信号Ｉ／Ｏなどの出力を行なう出力Ｉ／Ｆ４２０−０を有する。
【００３９】
同様に、チャネルｃｈ１のＩ／Ｆ回路５００−１は、コントローラ２００からチャネルｃｈ１のＮＡＮＤ型フラッシュメモリ１００への信号Ｉ／Ｏなどの入力を行なう入力Ｉ／Ｆ４１０−１及びチャネルｃｈ１のＮＡＮＤ型フラッシュメモリ１００からコントローラ２００への信号Ｉ／Ｏなどの出力を行なう出力Ｉ／Ｆ４２０−１を有する。
【００４０】
入力Ｉ／Ｆ４１０−０は、コントローラ２００からチャネルｃｈ０に入力される信号（ＣＥｎ、ＡＬＥ、ＣＬＥ、ＷＥｎ、ＲＥｎ、ＢＲＥｎ、Ｉ／Ｏ、ＤＱＳ、及びＢＤＱＳ）を対応するチャネルｃｈ０のＮＡＮＤ型フラッシュメモリ１００に繋げるためのインターフェイスである。
【００４１】
入力Ｉ／Ｆ４１０−１は、コントローラ２００からチャネルｃｈ１に入力される信号（ＣＥｎ、ＡＬＥ、ＣＬＥ、ＷＥｎ、ＲＥｎ、ＢＲＥｎ、Ｉ／Ｏ、ＤＱＳ、及びＢＤＱＳ）を対応するチャネルｃｈ１のＮＡＮＤ型フラッシュメモリ１００に繋げるためのインターフェイスである。
【００４２】
出力Ｉ／Ｆ４２０−０は、チャネルｃｈ０のＮＡＮＤ型フラッシュメモリ１００から出力されるデータ（信号Ｉ／Ｏ）をコントローラ２００のチャネルｃｈ０に繋げるためのインターフェイスである。
【００４３】
出力Ｉ／Ｆ４２０−１は、チャネルｃｈ１のＮＡＮＤ型フラッシュメモリ１００から出力されるデータ（信号Ｉ／Ｏ）をコントローラ２００のチャネルｃｈ１に繋げるためのインターフェイスである。
【００４４】
１．１．５  ＩＦチップの入力Ｉ／Ｆの構成
次に、Ｉ／Ｆチップ４００の入力Ｉ／Ｆ４１０の構成について、図４を用いて説明する。なお、図４は、１つの入力Ｉ／Ｆ４１０における回路構成を示している。
【００４５】
図４に示すように、入力Ｉ／Ｆ４１０は、入力信号Ｉ／Ｏを受信するためのインプットレシーバＩＲ及びデータ入力用ラッチ回路ＤＩＮ（以下、単に「ラッチＤＩＮ」とも表記する）を含む。例えば、インプットレシーバＩＲ及びラッチＤＩＮは、信号Ｉ／Ｏの端子毎に設けられる。各端子（パッド）から入力された信号Ｉ／Ｏ（例えば、書き込みデータ）は、インプットレシーバＩＲを介してラッチＤＩＮに格納される。
【００４６】
ラッチＤＩＮは、コントローラ２００から送られた信号ＤＱＳ及びＢＤＱＳをトリガーとして入力信号Ｉ／Ｏをラッチする。以下、信号ＤＱＳ及びＢＤＱＳの論理レベルが反転される前の入力信号Ｉ／Ｏの変化禁止期間を「セットアップ時間」と呼び、信号ＤＱＳ及びＢＤＱＳの論理レベルが反転した後の入力信号Ｉ／Ｏの変化禁止期間を「ホールド時間」と呼ぶ。ラッチＤＩＮにおいて、処理速度を向上させるためには、セットアップ／ホールド時間を短縮させる必要がある。ラッチＤＩＮによってラッチされたデータは、アドレス選択により選択されたＮＡＮＤ型フラッシュメモリ１００に出力される。ＮＡＮＤ型フラッシュメモリ１００には、例えば、８×ｍビット（ｍは任意の整数）でデータが出力される。
【００４７】
１．１．６  データ入力用ラッチ回路の構成
次に、データ入力用ラッチ回路ＤＩＮの構成について、図５を用いて説明する。図５の例では、信号ＤＱＳの立ち下がり及び信号ＢＤＱＳの立ち上がりのタイミングで入力信号Ｉ／Ｏ（データ）をラッチする場合について説明する。以下の説明において、トランジスタのソースまたはドレインの一方を「電流経路の一端」と呼び、ソースまたはドレインの他方を「電流経路の他端」と呼ぶ。また、信号（及びノード）の論理レベルが反転する（“Ｈ”レベルから“Ｌ”レベル、あるいは“Ｌ”レベルから“Ｈ”レベルに反転する）場合を「遷移する」と呼び、遷移するために信号（及びノード）の電位が上昇あるいは降下し始めるタイミングを「遷移開始」と呼ぶ。更に、遷移する際の電位の上昇速度あるいは降下速度を「遷移速度」と呼び、遷移速度が速い場合、「遷移の傾きが急峻である」と呼ぶ。
【００４８】
図５に示すように、ラッチＤＩＮは、インバータＩＶ１〜ＩＶ１５、ＢＴ回路ＢＴ１及びＢＴ２を含む。
【００４９】
インバータＩＶ１〜ＩＶ３は直列に接続され、インバータＩＶ１の入力端子には入力信号Ｉ／Ｏが入力され、インバータＩＶ３の出力端子は、インバータＩＶ１２の入力端子に接続される。三段のインバータＩＶ１〜ＩＶ３により遅延された入力信号Ｉ／Ｏの反転信号ＤＡがインバータＩＶ１２に入力される。インバータＩＶ１〜ＩＶ３は、入力信号Ｉ／Ｏの反転遅延信号ＤＡを生成する遅延回路として機能する。インバータＩＶ１は、ｐチャネルＭＯＳトランジスタ（あるいはＰＭＯＳトランジスタとも表記する）Ｐ１及びＮチャネルＭＯＳトランジスタ（あるいはＮＭＯＳトランジスタとも表記する）Ｎ１を含む。トランジスタＰ１のゲートはインバータＩＶ１の入力端子及びトランジスタＮ１のゲートに接続され、ソースは電源電圧端子に接続され、ドレインはインバータＩＶ１の出力端子及びトランジスタＮ１のドレインに接続される。トランジスタＮ１のソースは接地される。インバータＩＶ２及びＩＶ３は、インバータＩＶ１と同様の構成をしており、トランジスタＰ２及びＮ２、並びにトランジスタＰ３及びＮ３をそれぞれ含む。なお、３個のインバータＩＶ１〜ＩＶ３が直列に接続されているが、直列に接続されるインバータの個数は、信号ＤＡの論理レベルが反転しなければ任意に変更可能である（この場合、奇数個であれば良い）。
【００５０】
インバータＩＶ４〜ＩＶ６は直列に接続され、インバータＩＶ４の入力端子には信号ＤＱＳが入力され、インバータＩＶ６の出力端子は、信号ＤＱＳの反転遅延クロック信号を出力する。インバータＩＶ６の出力端子は、インバータＩＶ７の入力端子及びＢＴ回路ＢＴ１内のｐチャネルＭＯＳトランジスタＰ４１のゲートに接続される。インバータＩＶ４〜ＩＶ６は、インバータＩＶ１と同様の構成をしている。インバータＩＶ４〜ＩＶ６は、トランジスタＰ４及びＮ４、トランジスタＰ５及びＮ５、並びにトランジスタＰ６及びＮ６をそれぞれ含む。なお、３個のインバータＩＶ４〜ＩＶ６が直列に接続されているが、直列に接続されるインバータの個数は、入力信号Ｉ／Ｏの入力端子に接続されるインバータ群（ＩＶ１〜ＩＶ３）と同じ個数であれば良い。
【００５１】
インバータＩＶ７の出力端子は、インバータＩＶ１３内のｐチャネルＭＯＳトランジスタＰ１３ｂのゲート及びＢＴ回路ＢＴ１内のｎチャネルＭＯＳトランジスタＮ４１の電流経路の一方に接続される。インバータＩＶ７は、インバータＩＶ１と同様の構成をしており、トランジスタＰ７及びＮ７を含む。
【００５２】
ＢＴ回路ＢＴ１は、ｎチャネルＭＯＳトランジスタＮ４１及びｐチャネルＭＯＳトランジスタＰ４１を含む。トランジスタＮ４１のゲートは電源電圧端子に接続され、電流経路の他方はトランジスタＰ４１のドレイン及びインバータＩＶ１２内のｎチャネルＭＯＳトランジスタＮ１２ｂのゲートに接続される。トランジスタＰ４１のソースは電源電圧端子に接続される。以下、トランジスタＮ１２ｂのゲートに入力される信号ＤＱＳに基づくクロック信号をＣＫｎと呼ぶ。ＢＴ回路ＢＴ１は、インバータＩＶ７の出力信号（信号ＤＱＳの遅延クロック信号）が“Ｈ”レベルから“Ｌ”レベルに遷移される際に波形を整形し、信号ＣＫｎを生成する。
【００５３】
より具体的には、インバータＩＶ７の出力信号が“Ｈ”レベルであるとき、トランジスタＰ４１はオン状態とされ、トランジスタＮ４１は、ゲート、ソース、及びドレインに電源電圧を印加されているためカットオフ状態とされている。そして、インバータＩＶ７の出力信号が“Ｈ”レベルから“Ｌ”レベルに遷移される際、インバータＩＶ７の出力信号の電圧が、（電源電圧−トランジスタＮ４１の閾値電圧Ｖｔｎ）以下になるまで、トランジスタＮ４１はオン状態にならない。このため、信号ＣＫｎの遷移開始は、インバータＩＶ７の出力信号の遷移開始よりのトランジスタＮ４１の閾値電圧Ｖｔｎ低下分だけ遅延する。そして、信号ＣＫｎは、インバータＩＶ７の出力信号よりも急峻に“Ｌ”レベルに立ち下げられる。すなわち、トランジスタＮ４１は、信号ＣＫｎの立ち下がり開始を遅延させ、遷移の傾きを急峻にする（遷移速度を速くする）ためのバリアトランジスタとして機能する。
【００５４】
従って、インバータＩＶ４〜ＩＶ７及びＢＴ回路ＢＴ１は、信号ＣＫｎ生成回路として機能する。
【００５５】
インバータＩＶ８〜ＩＶ１０は直列に接続され、インバータＩＶ８の入力端子には信号ＢＤＱＳが入力され、インバータＩＶ１０の出力端子は、信号ＢＤＱＳの反転遅延クロック信号を出力する。インバータＩＶ１０の出力端子は、インバータＩＶ１１の入力端子及びＢＴ回路ＢＴ２内のｎチャネルＭＯＳトランジスタＮ４２のゲートに接続される。インバータＩＶ８〜ＩＶ１０は、インバータＩＶ１と同様の構成をしている。インバータＩＶ８〜ＩＶ１０は、トランジスタＰ８及びＮ８、トランジスタＰ９及びＮ９、並びにトランジスタＰ１０及びＮ１０をそれぞれ含む。なお、３個のインバータＩＶ８〜ＩＶ１０が直列に接続されているが、直列に接続されるインバータの個数は、入力信号Ｉ／Ｏの入力端子に接続されるインバータ群（ＩＶ１〜ＩＶ３）と同じ個数であれば良い。
【００５６】
インバータＩＶ１１の出力端子は、インバータＩＶ１３内のｎチャネルＭＯＳトランジスタＮ１３ｂのゲート及びＢＴ回路ＢＴ２内のｐチャネルＭＯＳトランジスタＰ４２の電流経路の一方に接続される。インバータＩＶ１１は、インバータＩＶ１と同様の構成をしており、トランジスタＰ１１及びＮ１１を含む。
【００５７】
ＢＴ回路ＢＴ２は、ｎチャネルＭＯＳトランジスタＮ４２及びｐチャネルＭＯＳトランジスタＰ４２を含む。トランジスタＰ４２のゲートは接地され、電流経路の他方はトランジスタＮ４２のドレイン及びインバータＩＶ１２内のｐチャネルＭＯＳトランジスタＰ１２ｂのゲートに接続される。トランジスタＮ４２のソースは接地される。以下、トランジスタＰ１２ｂのゲートに入力される信号ＢＤＱＳに基づくクロック信号をＣＫｐと呼ぶ。ＢＴ回路ＢＴ２は、インバータＩＶ１１の出力信号が“Ｌ”レベルから“Ｈ”レベルに遷移される際、インバータＩＶ１１の出力信号（信号ＢＤＱＳの遅延クロック信号）の波形を整形し、信号ＣＫｐを生成する。
【００５８】
より具体的には、インバータＩＶ１１の出力信号が“Ｌ”レベルであるとき、トランジスタＮ４２はオン状態とされ、トランジスタＰ４２は、ゲート、ソース、及びドレインに接地電圧を印加されているためカットオフ状態とされている。インバータＩＶ１１の出力信号が“Ｌ”レベルから“Ｈ”レベルに遷移される際、インバータＩＶ１１の出力信号の電圧が、トランジスタＰ４２の閾値電圧Ｖｔｐ以上になるまで、トランジスタＰ４２はオン状態にならない。このため、信号ＣＫｐの遷移開始は、インバータＩＶ１１の出力信号の遷移開始よりもトランジスタＰ４２の閾値電圧Ｖｔｐ上昇分だけ遅延する。そして、信号ＣＫｐは、インバータＩＶ１１の出力信号よりも急峻に“Ｈ”レベルに立ち上げられる。すなわち、トランジスタＰ４２は、信号ＣＫｐの立ち上がり開始を遅延させ、遷移の傾きを急峻にする（遷移速度を速くする）ためのバリアトランジスタとして機能する。
【００５９】
従って、インバータＩＶ８〜ＩＶ１１及びＢＴ回路ＢＴ２は、信号ＣＫｐ生成回路として機能する。
【００６０】
インバータＩＶ１２の出力端子は、ノードＮＡを介して、インバータＩＶ１３の出力端子及びインバータＩＶ１４の入力端子に接続される。インバータＩＶ１２は、信号ＣＫｐ及びＣＫｎのタイミングに応じて信号ＤＡを反転するクロックドインバータである。より具体的には、例えば信号ＣＫｐが“Ｌ”レベルとされ、信号ＣＫｎが“Ｈ”レベルとされた場合、インバータＩＶ１２は、信号ＤＡの反転信号をノードＮＡに出力する。インバータＩＶ１２は、ｐチャネルＭＯＳトランジスタＰ１２ａ及びＰ１２ｂ、並びにｎチャネルＭＯＳトランジスタＮ１２ａ及びＮ１２ｂを含む。トランジスタＰ１２ａのゲートはインバータＩＶ１２の入力端子及びトランジスタＮ１２ａのゲートに接続され、ソースは電源電圧端子に接続され、ドレインはトランジスタＰ１２ｂのソースに接続される。トランジスタＰ１２ｂのドレインは、インバータＩＶ１２の出力端子及びトランジスタＮ１２ｂのドレインに接続される。トランジスタＮ１２ａのソースは接地され、ドレインはトランジスタＮ１２ｂのソースに接続される。
【００６１】
インバータＩＶ１３の入力端子は、ノードＮＢを介して、インバータＩＶ１４の出力端子及びインバータＩＶ１５の入力端子に接続される。インバータＩＶ１３は、インバータＩＶ７及びＩＶ１１の出力信号のタイミングに応じてノードＮＢのデータを反転するクロックドインバータである。より具体的には、例えばインバータＩＶ７の出力信号が“Ｌ”レベルとされ、インバータＩＶ１１の出力信号が“Ｈ”レベルとされた場合、インバータＩＶ１３は、ノードＮＢの反転信号をノードＮＡに出力する。インバータＩＶ１３は、インバータＩＶ１２と同様の構成をしており、トランジスタＰ１３ａ、Ｐ１３ｂ、Ｎ１３ａ、及びＮ１３ｂを含む。
【００６２】
インバータＩＶ１４は、インバータＩＶ１２と同様の構成をしており、トランジスタＰ１４ａ、Ｐ１４ｂ、Ｎ１４ａ、及びＮ１４ｂを含む。トランジスタＰ１４ｂのゲートは接地に接続され、トランジスタＮ１４ｂのゲートは電源電圧端子に接続される。インバータＩＶ１３及びＩＶ１４によりラッチ回路が構成され、ノードＮＡの反転データがノードＮＢに保持される。
【００６３】
インバータＩＶ１５は、ノードＮＢの反転データをラッチＤＩＮの外部に出力する。インバータＩＶ１５は、インバータＩＶ１と同様の構成をしており、トランジスタＰ１５及びＮ１５を含む。
【００６４】
１．２  データ入力用ラッチ回路の動作の具体例
次に、データ入力用ラッチ回路ＤＩＮの動作の具体例について、図６を用いて説明する。図６の例は、信号Ｉ／Ｏの入力から信号ＤＱＳ及びＢＤＱＳの論理レベルが反転するまでの期間がセットアップ時間とほぼ同じ、またはわずかに長い場合において、信号ＤＡが“Ｌ”レベルから“Ｈ”レベルに遷移し、ノードＮＡに“Ｌ”レベルのデータがラッチされる場合を示している。
【００６５】
時刻ｔ１において、ラッチＤＩＮは、信号ＤＡの論理レベルの遷移を開始する。信号ＤＡは、“Ｌ”レベルから“Ｈ”レベルに遷移される。
【００６６】
時刻ｔ２において、ラッチＤＩＮは、ノードＮＡの論理レベル（電位）の遷移を開始する。ノードＮＡは“Ｈ”レベルから“Ｌ”レベルに遷移される。より具体的には、信号ＣＫｐが“Ｌ”レベルとされ、信号ＣＫｎが“Ｈ”レベルとされているため、インバータＩＶ１２において、トランジスタＰ１２ｂ及びＮ１２ｂがオン状態にされている。この状態において、信号ＤＡが“Ｌ”レベルから“Ｈ”レベルに遷移されると、インバータＩＶ１２は、信号ＤＡの電位がトランジスタＮ１２ａの閾値電圧を超えたところで、ノードＮＡの放電を開始する。すなわち、時刻ｔ１〜ｔ２の期間は、インバータＩＶ１２による遅延期間である。
【００６７】
時刻ｔ３において、インバータＩＶ７及びＩＶ１１の出力信号の遷移が開始される。より具体的には、インバータＩＶ７の出力信号が“Ｈ”レベルから“Ｌ”レベルに遷移され、インバータＩＶ１１の出力信号が“Ｌ”レベルから“Ｈ”レベルに遷移される。
【００６８】
時刻ｔ４において、インバータＩＶ１３のトランジスタＰ１３ｂのゲートの電位、すなわちインバータＩＶ７の出力信号の電位が（電源電圧−閾値電圧Ｖｔｐ）以下に低下し、インバータＩＶ１３のトランジスタＮ１３ｂの電位、すなわちインバータＩＶ１１の出力信号の電位が閾値電圧Ｖｔｎ以上に上昇すると、インバータＩＶ１３のトランジスタＰ１３ｂ及びＮ１３ｂはオン状態とされる。インバータＩＶ１３は、ノードＮＢの反転信号、すなわち“Ｈ”レベルの信号をノードＮＡに出力する。
【００６９】
時刻ｔ５において、ＢＴ回路ＢＴ１のトランジスタＮ４１及びＢＴ回路ＢＴ２のトランジスタＰ４２がオン状態とされる。これにより、信号ＣＫｐは、“Ｌ”レベルから“Ｈ”レベルに急峻に遷移され、信号ＣＫｎは、“Ｈ”レベルから“Ｌ”レベルに急峻に遷移される。インバータＩＶ１２では、信号ＣＫｐ及びＣＫｎに応じてトランジスタＰ１２ｂ及びＮ１２ｂがオフ状態とされる。これによりノードＮＡの放電が終了する。従って、時刻ｔ２〜ｔ５の期間は、インバータＩＶ１２におけるノードＮＡの放電期間である。このとき、ノードＮＡの電位が、インバータＩＶ１４におけるノードＮＢの反転レベル未満であれば、ノードＮＢの電位は、“Ｌ”レベルから“Ｈ”レベルに反転される。従って、ノードＮＡは“Ｌ”レベルの信号を保持し、ノードＮＢは、“Ｈ”レベルの信号を保持する。
【００７０】
なお、信号ＤＡが“Ｈ”レベルから“Ｌ”レベルに遷移される場合、時刻ｔ２〜ｔ５の期間は、ノードＮＡの充電期間となる。
【００７１】
１．３  本実施形態に係る効果について
本実施形態に係る構成では、処理能力を向上することができる。以下、本効果について比較例を用いて説明する。
【００７２】
まず、比較例について、図７及び図８を用いて説明する。
【００７３】
図７は、比較例に係るデータ入力用ラッチ回路の一例を示す。図７の例には、本実施形態の図５で説明したＢＴ回路ＢＴ１及びＢＴ２が含まれていない。
【００７４】
図７に示すように、インバータＩＶ１２のトランジスタＰ１２ｂのゲートには、インバータＩＶ１１の出力信号が信号ＣＫｐとして入力されている。また、トランジスタＮ１２ｂのゲートには、インバータＩＶ７の出力信号が信号ＣＫｎとして入力されている。他の構成は、本実施形態の図５と同じである。
【００７５】
次に、図７に示すデータ入力用ラッチ回路における動作の具体例を図８に示す。図８の例は、信号Ｉ／Ｏの入力から信号ＤＱＳ及びＢＤＱＳの論理レベルの反転までの期間の長さが図６と同じ場合を示している。
【００７６】
図８に示すように、時刻ｔ１において、信号Ｉ／Ｏの反転遅延信号である信号ＤＡの遷移が開始される。信号ＤＡは、“Ｌ”レベルから“Ｈ”レベルに遷移される。時刻ｔ２において、信号ＢＤＱＳの遅延信号である信号ＣＫｐが“Ｌ”レベルとされ、信号ＤＱＳの遅延信号である信号ＣＫｎが“Ｈ”レベルとされているため、ノードＮＡの放電が開始される。次に、時刻ｔ３において、信号ＣＫｐ及び信号ＣＫｎ、すなわちインバータＩＶ７及びＩＶ１１の出力信号の遷移が開始される。すると、時刻ｔ４において、インバータＩＶ１２のトランジスタＮ１２ｂ（及びＰ１２ｂ）がオフ状態とされ、ノードＮＡの放電が終了となる。この場合、ノードＮＡの電位がノードＮＢの反転レベル未満まで下がらないため、ノードＮＡには引き続き“Ｈ”レベルが保持され、信号ＤＡの反転データである“Ｌ”レベルがラッチされない。
【００７７】
すなわち、図７に示すデータ入力用ラッチ回路は、信号Ｉ／Ｏの入力から信号ＤＱＳ及びＢＤＱＳの論理レベルの反転までの期間の長さが図６と同じ場合、信号ＤＡの遷移開始から信号ＣＫｐ及びＣＫｎの遷移開始までの期間が、図６よりも短いため、インバータＩＶ１２において、ノードＮＡの放電期間が短くなる。このため、信号ＤＡ（入力信号Ｉ／Ｏ）を正しくラッチできない可能性がある。
【００７８】
従って、図７に示すデータ入力用ラッチ回路を用いる場合、信号ＤＡの遷移開始から信号ＣＫｐ及びＣＫｎの遷移開始までの期間の長さを十分に確保するため、信号Ｉ／Ｏの入力から信号ＤＱＳ及びＢＤＱＳの論理レベルが反転するまでの期間を比較的長くする（セットアップ時間を長くする）必要がある。このために、入力信号Ｉ／Ｏに対し、信号ＤＱＳ及び信号ＢＤＱＳを遅延させるような調整が必要となる。信号ＤＱＳ及びＢＤＱＳの遅延回路を新たに設けた場合、データ（入力信号Ｉ／Ｏ）とクロック（信号ＤＱＳ及びＢＤＱＳ）との遅延期間がラッチＤＩＮと異なる回路に依存する。このため、半導体装置の製造（process）ばらつきや、電圧（voltage）のばらつき、あるいは動作温度（temperature）依存（以下、「ＰＶＴ依存」と呼ぶ）によって遅延時間の差が生じる。従って、セットアップ／ホールド時間を更に長くする必要がある。セットアップ／ホールド時間が長くなると、入力Ｉ／Ｆにおけるデータ受信を高速化できないため、半導体装置の処理能力が低下する。
【００７９】
これに対し、本実施形態に係る構成では、ＢＴ回路ＢＴ１及びＢＴ２を備える。これにより、信号ＣＫｐ及びＣＫｎの波形を整形することができる。より具体的には、ＢＴ回路は、入力信号（例えばインバータＩＶ７及びＩＶ１１の出力信号）に対し、論理レベルの遷移開始を遅延させ、更に論理レベルの遷移（電位の変化）を急峻にして（遷移速度を速くして）信号を出力することができる。従って、インバータＩＶ１２において、ノードＮＡを放電（あるいは充電）する際、ノードＮＡの論理を反転させるための放電（あるいは充電）時間をＢＴ回路が無い場合よりも長く確保することができる。これにより、入力信号Ｉ／Ｏに対し信号ＤＱＳ及びＢＤＱＳを不要に遅延させる必要がなくなるため、セットアップ／ホールド時間に対するＰＶＴ依存を小さくすることができる。更に、データ入力用ラッチ回路ＤＩＮのセットアップ／ホールド時間を短縮できるため、入力Ｉ／Ｆ５００におけるデータ受信を高速化することができる。よって、半導体装置の処理能力を向上することができる。
【００８０】
２．第２実施形態
次に、第２実施形態に係る半導体装置について説明する。第２実施形態では、第１実施形態と異なるデータ入力用ラッチ回路ＤＩＮの構成について説明する。以下、第１実施形態と異なる点についてのみ説明する。
【００８１】
２．１  データ入力用ラッチ回路の構成
データ入力用ラッチ回路ＤＩＮの構成について、図９を用いて説明する。
【００８２】
図９に示すように、ラッチＤＩＮは、インバータＩＶ１、ＩＶ２、ＩＶ４、ＩＶ５、ＩＶ８、ＩＶ９、及びＩＶ１２〜ＩＶ２０、並びに遅延回路ＤＬ１及びＤＬ２を含む。インバータＩＶ１、ＩＶ２、ＩＶ４、ＩＶ５、ＩＶ８、ＩＶ９、及びＩＶ１２〜ＩＶ１５の構成は、第１実施形態の図５と同じである。図９では、図５で説明したＢＴ回路ＢＴ１及びＢＴ２が廃されている。また、図９では、第１実施形態の図５に示すインバータＩＶ３、ＩＶ６、ＩＶ７、ＩＶ１０、及びＩＶ１１の代わりに、インバータＩＶ１４と同じ構成のインバータＩＶ１６〜ＩＶ２０を用いているが、第１実施形態と同様にインバータＩＶ３、ＩＶ６、ＩＶ７、ＩＶ１０、ＩＶ１１を用いても良い。
【００８３】
インバータＩＶ１３内のトランジスタＰ１３ｂのゲートには、遅延回路ＤＬ１の出力端子が接続され、インバータＩＶ４、ＩＶ５及びＩＶ１７、並びに遅延回路ＤＬ１により信号ＤＱＳを遅延させた信号（以下、「信号ＣＫｎ＿ｄｌｙ」と呼ぶ）が入力される。トランジスタＮ１３ｂのゲートには、遅延回路ＤＬ２の出力端子が接続され、インバータＩＶ８、ＩＶ９、及びＩＶ１９、並びに遅延回路ＤＬ２により信号ＢＤＱＳを遅延させた信号（以下、「信号ＣＫｐ＿ｄｌｙ」と呼ぶ）が入力される。信号ＣＫｎ＿ｄｌｙ及びＣＫｐ＿ｄｌｙは、信号ＣＫｎ及びＣＫｐをインバータ二段分遅延させた信号である。
【００８４】
インバータＩＶ１６の入力端子は、インバータＩＶ２の出力端子に接続され、インバータＩＶ１６の出力端子は、インバータＩＶ１２の入力端子に接続される。インバータＩＶ１６は、インバータＩＶ１４と同様の構成をしており、トランジスタＰ１６ａ、Ｐ１６ｂ、Ｎ１６ａ、及びＮ１６ｂを含む。
【００８５】
インバータＩＶ１７の入力端子は、インバータＩＶ５の出力端子に接続され、インバータＩＶ１７の出力端子は、インバータＩＶ１８の入力端子及び遅延回路ＤＬ１の入力端子に接続される。インバータＩＶ１７は、インバータＩＶ１４と同様の構成をしており、トランジスタＰ１７ａ、Ｐ１７ｂ、Ｎ１７ａ、及びＮ１７ｂを含む。
【００８６】
インバータＩＶ１８の出力端子は、インバータＩＶ１２内のトランジスタＮ１２ｂのゲートに接続される。インバータＩＶ１７は、インバータＩＶ１４と同様の構成をしており、トランジスタＰ１８ａ、Ｐ１８ｂ、Ｎ１８ａ、及びＮ１８ｂを含む。
【００８７】
インバータＩＶ１９の入力端子は、インバータＩＶ９の出力端子に接続され、インバータＩＶ１９の出力端子は、インバータＩＶ２０の入力端子及び遅延回路ＤＬ２の入力端子に接続される。インバータＩＶ１９は、インバータＩＶ１４と同様の構成をしており、トランジスタＰ１９ａ、Ｐ１９ｂ、Ｎ１９ａ、及びＮ１９ｂを含む。
【００８８】
インバータＩＶ２０の出力端子は、インバータＩＶ１２内のトランジスタＰ１２ｂのゲートに接続される。インバータＩＶ２０は、インバータＩＶ１４と同様の構成をしており、トランジスタＰ２０ａ、Ｐ２０ｂ、Ｎ２０ａ、及びＮ２０ｂを含む。
【００８９】
遅延回路ＤＬ１は、インバータＩＶ２１〜ＩＶ２３を含む。インバータＩＶ２１〜ＩＶ２３は直列に接続され、インバータＩＶ２１の入力端子が遅延回路ＤＬ１の入力端子に接続され、インバータＩＶ２３の出力端子が遅延回路ＤＬ１の出力端子に接続される。インバータＩＶ２１〜ＩＶ２３は、インバータＩＶ１と同様の構成をしている。インバータＩＶ２１〜ＩＶ２３は、トランジスタＰ２１及びＮ２１、トランジスタＰ２２及びＮ２２、並びにトランジスタＰ２３及びＮ２３をそれぞれ含む。
【００９０】
なお、３個のインバータＩＶ２１〜ＩＶ２３が直列に接続されているが、直列に接続されるインバータの個数は、論理レベルが反転しなければ任意に変更可能である。但し、信号ＣＫｎに対して、信号ＣＫｎ＿ｄｌｙを遅延させる必要があるため、三段以上の奇数個であれば良い。更に、本実施形態では、インバータＩＶ２１の入力端子をインバータＩＶ１７の出力端子に接続しているが、インバータＩＶ１８の出力端子に接続しても良い。この場合、論理レベルが反転しないように、遅延回路ＤＬ１におけるインバータの個数を二段以上の偶数個としても良い（例えばインバータＩＶ２１及びＩＶ２２）。
【００９１】
遅延回路ＤＬ２は、インバータＩＶ２４〜ＩＶ２６を含む。インバータＩＶ２４〜ＩＶ２６は直列に接続され、インバータＩＶ２４の入力端子が遅延回路ＤＬ２の入力端子に接続され、インバータＩＶ２６の出力端子が遅延回路ＤＬ２の出力端子に接続される。インバータＩＶ２４〜ＩＶ２６は、インバータＩＶ１と同様の構成をしている。インバータＩＶ２４〜ＩＶ２６は、トランジスタＰ２４及びＮ２４、トランジスタＰ２５及びＮ２５、並びにトランジスタＰ２６及びＮ２６をそれぞれ含む。なお、３個のインバータＩＶ２４〜ＩＶ２６が直列に接続されているが、直列に接続されるインバータの個数は、遅延回路ＤＬ１と同じであれば良い。
【００９２】
２．２  データ入力用ラッチ回路の動作の具体例
次に、データ入力用ラッチ回路ＤＩＮの動作の具体例について、図１０を用いて説明する。図１０の例は、信号Ｉ／Ｏの入力から信号ＤＱＳ及びＢＤＱＳの論理レベルが反転するまでの期間がセットアップ時間とほぼ同じ、またはわずかに長い状態で、ノードＮＡに“Ｌ”レベルのデータがラッチされる場合を示している。
【００９３】
時刻ｔ１において、ラッチＤＩＮは、信号ＤＡの論理レベルの遷移を開始する。信号ＤＡは、“Ｌ”レベルから“Ｈ”レベルに遷移される。
【００９４】
時刻ｔ２において、ラッチＤＩＮは、ノードＮＡの論理レベルの遷移を開始する。ノードＮＡは、“Ｈ”レベルから“Ｌ”レベルに遷移される。
【００９５】
時刻ｔ３において、信号ＣＫｐ及びＣＫｎの論理レベルの遷移が開始される。より具体的には、信号ＣＫｐが“Ｌ”レベルから“Ｈ”レベルに遷移され、信号ＣＫｎが“Ｈ”レベルから“Ｌ”レベルに遷移される。インバータＩＶ１４は、ノードＮＡの電位が、ノードＮＢの反転レベル未満になると、ノードＮＢの電位を上昇させる。
【００９６】
時刻ｔ４において、インバータＩＶ１２のトランジスタＮ１２ｂ（及びＰ１２ｂ）がオフ状態とされ、ノードＮＡの放電が終了となる。従って、時刻ｔ２〜ｔ４の期間は、インバータＩＶ１２におけるノードＮＡの放電期間である。
【００９７】
時刻ｔ５において、信号ＣＫｐ＿ｄｌｙ及びＣＫｎ＿ｄｌｙの遷移が開始される。より具体的には、信号ＣＫｐ＿ｄｌｙが“Ｌ”レベルから“Ｈ”レベルに遷移され、信号ＣＫｎ＿ｄｌｙが“Ｈ”レベルから“Ｌ”レベルに遷移される。従って、時刻ｔ３〜ｔ５の期間は、遅延回路ＤＬ１及びＤＬ２による遅延期間である。
【００９８】
時刻ｔ６において、インバータＩＶ１３のトランジスタＰ１３ｂ及びＮ１３ｂはオン状態とされる。これにより、インバータＩＶ１３は、ノードＮＢの反転信号をノードＮＡに出力する。従って、時刻ｔ６において、インバータＩＶ１３とＩＶ１４で構成されるラッチ回路の論理レベルが確定される。すなわち、信号ＣＫｐ及びＣＫｎに対して信号ＣＫｐ＿ｄｌｙ及びＣＫｎ＿ｄｌｙを遅延させることにより、ノードＮＢの電位を“Ｈ”レベルまで上昇させるための十分な時間を確保できる。この結果、ノードＮＡは“Ｌ”レベルの信号を保持し、ノードＮＢは、“Ｈ”レベルの信号を保持する。
【００９９】
２．３  本実施形態に係る効果について
本実施形態に係る構成であると、第１実施形態と同様の効果を得ることができる。以下、本効果について比較例を用いて説明する。
【０１００】
まず、比較例について、図１１を用いて説明する。図１１の例は、図７に示すデータ入力用ラッチの比較例における動作の具体例に示す。図１１の例は、信号Ｉ／Ｏの入力から信号ＤＱＳ及びＢＤＱＳの論理レベルの反転までの期間の長さが図１０と同じ場合を示している。
【０１０１】
図１１に示すように、時刻ｔ１において信号ＤＡの論理レベルの遷移が開始され、信号ＤＡは“Ｌ”レベルから“Ｈ”レベルに遷移される。すると、時刻ｔ２において、信号ＣＫｐが“Ｌ”レベルとされ、信号ＣＫｎが“Ｈ”レベルとされているため、ノードＮＡの放電が開始される。次に、時刻ｔ３において、信号ＣＫｐ及び信号ＣＫｎの遷移が開始される。すると、時刻ｔ４において、インバータＩＶ１２のトランジスタＮ１２ｂ（及びＰ１２ｂ）がオフ状態とされ、ノードＮＡの放電が終了となる。また、インバータＩＶ１３のトランジスタＮ１３ｂ及びＰ１３ｂがオン状態とされる。すなわち、インバータＩＶ１３及びＩＶ１４によるラッチ回路は電荷ホールド状態となる。ノードＮＡがノードＮＢの反転レベルよりわずかに低くなった状態でインバータＩＶ１２がノードＮＡの放電を終了し、インバータＩＶ１３及びＩＶ１４によるラッチ回路が電荷ホールド状態へ切り替わる。すると、時刻ｔ４におけるノードＮＢの電位は“Ｌ”レベルである（“Ｈ”レベルまで上昇していない）ため、ラッチ回路は、ノードＮＡの電位を再び“Ｈ”レベルに引き戻すように働いてしまう。従って、ノードＮＡは“Ｌ”レベルに反転されない。
【０１０２】
すなわち、図７に示すデータ入力用ラッチ回路では、インバータＩＶ１２におけるノードＮＡの放電終了（トランジスタＮ１２ｂ及びＰ１２ｂがオフ状態とされるタイミング）及びインバータＩＶ１３における電荷ホールド状態への移行（トランジスタＮ１３ｂ及びＰ１３ｂがオフ状態とされるタイミング）がほぼ同じタイミングで行われる。このため、図７に示すデータ入力用ラッチ回路は、信号Ｉ／Ｏの入力から信号ＤＱＳ及びＢＤＱＳの論理レベルの反転までの期間の長さが図１０と同じ場合、インバータＩＶ１４によるノードＮＢの論理レベルの遷移ができずに、信号ＤＡ（入力信号Ｉ／Ｏ）を正しくラッチできない可能性がある。
【０１０３】
従って、図７に示すデータ入力用ラッチを用いる場合、ノードＮＢの遷移期間を確保するために、セットアップ／ホールド時間を長くする必要がある。セットアップ／ホールド時間を最適化するために信号ＤＱＳ及びＢＤＱＳを更に遅延させると、ＰＶＴ依存による遅延時間のばらつきが生じる。従って、セットアップ／ホールド時間を更に長くする必要がある。セットアップ／ホールド時間が長くなると、入力Ｉ／Ｆにおけるデータ受信を高速化できないため、半導体装置の処理能力が低下する。
【０１０４】
これに対し、本実施形態に係る構成では、遅延回路ＤＬ１及びＤＬ２を備える。これにより、インバータＩＶ１２に入力される信号ＣＫｐ及びＣＫｎに対し、インバータＩＶ１３に入力される信号ＣＫｐ＿ｄｌｙ及びＣＫｎ＿ｄｌｙを遅延させることができる。従って、ノードＮＡの電位がノードＮＢの反転レベルよりわずかに低くなった状態で、インバータＩＶ１２がノードＮＡの放電を終了した場合においても、信号ＣＫｐ＿ｄｌｙ及びＣＫｎ＿ｄｌｙの遅延期間にノードＮＢの電位を“Ｈ”レベルまで上昇させることができ、ノードＮＡの論理レベルを反転させることができる。よって、インバータＩＶ１２への信号ＤＡの入力と信号ＣＫｐ及びＣＫｎとのタイミングだけでセットアップ／ホールド時間を決めることができ、信号ＤＱＳ及び信号ＢＤＱＳの遅延時間調整も不要になるため、セットアップ／ホールド時間のＰＶＴ依存を小さくすることができる。更に、データ入力用ラッチ回路ＤＩＮのセットアップ／ホールド時間を短くできるため、入力Ｉ／Ｆ５００におけるデータ受信を高速化することができる。よって、半導体装置の処理能力を向上することができる。
【０１０５】
３．第３実施形態
次に、第３実施形態に係る半導体装置について説明する。第３実施形態では、第１及び第２実施形態と異なるデータ入力用ラッチ回路ＤＩＮの構成について説明する。以下、第１及び第２実施形態と異なる点についてのみ説明する。
【０１０６】
３．１  データ入力用ラッチ回路の構成
データ入力用ラッチ回路ＤＩＮの構成について、図１２を用いて説明する。
【０１０７】
図１２に示すように、ラッチＤＩＮは、インバータＩＶ２、ＩＶ４、ＩＶ８、ＩＶ１２〜ＩＶ２０、及びインバータＩＶ２７、並びに補正回路ＣＲ（インバータＩＶ２８〜ＩＶ３１）を含む。インバータＩＶ２、ＩＶ４、ＩＶ８、及びＩＶ１２〜ＩＶ２０の構成は、第１及び第２実施形態の図５及び図９と同じである。図１２では、図５で説明したＢＴ回路ＢＴ１及びＢＴ２、並びに図９で説明した遅延回路ＤＬ１及びＤＬ２が廃されている。
【０１０８】
インバータＩＶ１８の出力端子は、インバータＩＶ１２内のトランジスタＮ１２ｂ及びインバータＩＶ１３内のトランジスタＰ１３ｂに接続される。すなわち、信号ＣＫｎがトランジスタＮ１２ｂのゲート及びトランジスタＰ１３ｂのゲートに入力される。
【０１０９】
インバータＩＶ２０の出力端子は、インバータＩＶ１２内のトランジスタＰ１２ｂ及びインバータＩＶ１３内のトランジスタＮ１３ｂに接続される。すなわち、信号ＣＫｐがトランジスタＰ１２ｂのゲート及びトランジスタＮ１３ｂのゲートに入力される。
【０１１０】
インバータＩＶ２７の入力端子には入力信号Ｉ／Ｏが入力され、インバータＩＶ２７の出力端子はインバータＩＶ２の入力端子に接続される。インバータＩＶ２７は、ｐチャネルＭＯＳトランジスタＰ２７ａ〜Ｐ２７ｃ及びＮチャネルＭＯＳトランジスタＮ２７ａ〜Ｎ２７ｃを含む。トランジスタＰ２７ａのゲートはインバータＩＶ２７の入力端子、並びにトランジスタＰ２７ｂ、Ｐ２７ｃ、及びＮ２７ａ〜Ｎ２７ｃのそれぞれのゲートに接続される。トランジスタＰ２７ａのソースは電源電圧端子に接続され、ドレインはインバータＩＶ２７の出力端子、並びにトランジスタＰ２７ｃ、Ｎ２７ａ、及びＮ２７ｃのそれぞれのドレインに接続される。トランジスタＮ２７ａのソースは接地される。トランジスタＰ２７ｂのソースは電源電圧端子に接続され、ドレインはトランジスタＰ２７ｃのソースに接続される。トランジスタＮ２７ｂのソースは接地され、ドレインはトランジスタＮ２７ｃのソースに設置される。インバータＩＶ２７は、トランジスタＰ２７ａ及びＮ２７ａを含むインバータと、トランジスタＰ２７ｂ、Ｐ２７ｃ、Ｎ２７ｂ、及びＮ２７ｃを含むインバータとが並列に接続された２個のインバータとも言える。インバータＩＮ２７は、入力信号に対する遅延量を合わせるため、インバータＩＶ２８及びＩＶ３０と同様の構成をしている。
【０１１１】
補正回路ＣＲは、信号ＤＱＳ及びＢＤＱＳにおけるデューティ比のずれ、すなわちクロック信号における“Ｌ”レベルの期間と“Ｈ”レベルの期間との長さの違い（以下、単に「ＨＬ差」と呼ぶ）を補正する。ＨＬ差は、例えばインプットレシーバＩＲにおいて生じる。ＨＬ差が生じると、信号ＤＱＳの論理レベルが反転するタイミングと信号ＢＤＱＳの論理レベルが反転するタイミングにズレが生じる。補正回路ＣＲを用いてＨＬ差を補正し、信号ＣＫｐ及びＣＫｎのタイミングのばらつきを低減することにより、例えばノードＮＡの電位（論理レベル）の遷移期間の長さのばらつきが低減される。
【０１１２】
補正回路ＣＲは、インバータＩＶ２８〜ＩＶ３１を含む。インバータＩＶ２８の入力端子はインバータＩＶ４の出力端子及びインバータＩＶ２９の入力端子に接続され、インバータＩＶ２８の出力端子は、インバータＩＶ１７の入力端子に接続される。以下、インバータＩＶ２８からインバータＩＶ１７に出力される信号ＤＱＳに基づくクロック信号を「ＤＭ」と呼ぶ。インバータＩＶ２８は、インバータＩＶ２７と同様の構成をしており、トランジスタＰ２８ａ〜Ｐ２８ｃ及びＮ２８ａ〜Ｎ２８ｃを含む。トランジスタＰ２８ａ、Ｐ２８ｂ、Ｎ２８ａ、及びＮ２８ｂのそれぞれのゲートは、インバータＩＶ２８の入力端子に接続される。トランジスタＰ２８ｃのゲートは、インバータＩＶ２９の出力端子及びインバータＩＶ３０内のトランジスタＰ３０ｃのゲートに接続される。トランジスタＮ２８ｃのゲートは、インバータＩＶ３１の出力端子及びインバータＩＶ３０内のトランジスタＮ３０ｃのゲートに接続される。
【０１１３】
インバータＩＶ２９は、インバータＩＶ１と同様の構成をしており、トランジスタＰ２４及びＮ２４を含む。
【０１１４】
インバータＩＶ３０の入力端子はインバータＩＶ８の出力端子及びインバータＩＶ３１の入力端子に接続され、インバータＩＶ３０の出力端子はインバータＩＶ１９の入力端子に接続される。以下、インバータＩＶ３０からインバータＩＶ１９に出力される信号ＢＤＱＳに基づくクロック信号を「ＢＭ」と呼ぶ。インバータＩＶ３０は、インバータＩＶ２８と同様の構成をしており、トランジスタＰ３０ａ〜Ｐ３０ｃ及びＮ３０ａ〜Ｎ３０ｃを含む。トランジスタＰ３０ａ、Ｐ３０ｂ、Ｎ３０ａ、及びＮ３０ｂのそれぞれのゲートは、インバータＩＶ３０の入力端子に接続される。
【０１１５】
インバータＩＶ３１は、インバータＩＶ１と同様の構成をしており、トランジスタＰ３１及びＮ３１を含む。
【０１１６】
なお、図１２の例は、“Ｈ”レベルの期間に対して“Ｌ”レベルの期間が短い場合に、信号ＢＤＱＳに対応する信号を補正する補正回路ＣＲを示しているが、これに限定されない。例えば、インバータＩＶ２９の出力端子とＩＶ３１の出力端子の接続を入れ替えて、信号ＤＱＳに対応する信号を補正する補正回路としても良く、補正回路ＣＲとインバータＩＶ１７及びＩＶ１９との順序を入れ替えて、“Ｌ”レベルの期間に対して“Ｈ”レベルの期間が短い場合に、信号を補正する補正回路としても良く、任意に変更可能である。更に、補正回路を複数個設けても良い。
【０１１７】
３．２  補正回路の動作の具体例
次に、補正回路ＣＲの動作の具体例について説明する。
【０１１８】
３．２．１  “Ｌ”レベルの期間が短い場合
まず、“Ｈ”レベルの期間に対し“Ｌ”レベルの期間が短い場合について、図１３を用いて説明する。
【０１１９】
図１３に示すように、時刻ｔ１において、信号ＤＱＳは、“Ｌ”レベルから“Ｈ”レベルに遷移される。
【０１２０】
時刻ｔ２において、信号ＢＤＱＳは、“Ｈ”レベルから“Ｌ”レベルに遷移される。時刻ｔ１〜ｔ２の期間が、ＨＬ差に相当する。
【０１２１】
時刻ｔ３において、補正回路ＣＲは、信号ＤＭを“Ｌ”レベルから“Ｈ”レベルに遷移させる。より具体的には、インバータＩＶ４の出力信号（信号ＤＱＳの反転信号（“Ｌ”レベル））がインバータＩＶ２８及びＩＶ２９に入力される。これによりインバータＩＶ２８では、トランジスタＰ２８ａ及びＰ２８ｂがオン状態とされ、トランジスタＮ２８ａ及びＮ２８ｂがオフ状態とされる。また、インバータＩＶ２９は“Ｈ”レベルを出力するため、トランジスタＰ２８ｃはオフ状態とされる。更にインバータＩＶ３１が“Ｈ”レベルを出力するため、トランジスタＮ２８ｃはオン状態とされる。従って、インバータＩＶ２８の出力は、トランジスタＰ２８ａを介して“Ｈ”レベルにされる。
【０１２２】
時刻ｔ４において、補正回路ＣＲは、信号ＢＭを“Ｈ”レベルから“Ｌ”レベルに遷移させる。より具体的には、インバータＩＶ８の出力信号（信号ＢＤＱＳの反転信号（“Ｈ”レベル））がインバータＩＶ３０及びＩＶ３１に入力される。これによりインバータＩＶ３０では、トランジスタＰ３０ａ及びＰ３０ｂがオフ状態とされ、トランジスタＮ３０ａ及びＮ３０ｂがオン状態とされる。また、インバータＩＶ３１が“Ｌ”レベルを出力するため、トランジスタＮ３０ｃはオフ状態とされる。更に、トランジスタＰ３０ｃは、時刻ｔ３においてインバータＩＶ２９が“Ｈ”レベルを出力しているため、オフ状態とされている。従って、インバータＩＶ３０の出力は、トランジスタＮ３０ａを介して“Ｌ”レベルにされる。
【０１２３】
このとき、インバータＩＶ３０は、時刻ｔ３においてトランジスタＰ３０ｃがオフ状態とされているため、トランジスタＰ３０ａ、及びＮ３０ａ〜Ｎ３０ｃにより構成されているとみなすことができる。このため、インバータＩＶ３０のβレシオ、すなわちｎチャネルＭＯＳトランジスタのβとｐチャネルＭＯＳトランジスタのβとの比が変わる。この結果、デューティ比が変わり、信号ＢＤＱＳに対し、信号ＢＭの“Ｌ”レベルの期間が広くなる。更に、ｐチャネルＭＯＳトランジスタの負荷が低減するため、インバータＩＶ３０による遅延時間が短縮される。よって、信号ＢＭの遷移開始のタイミングは、インバータＩＶ３０のβレシオが変化しない場合よりも早くなる。
【０１２４】
時刻ｔ５において、信号ＢＤＱＳは、“Ｌ”レベルから“Ｈ”レベルに遷移される。以下、信号ＢＤＱＳが“Ｌ”レベルとされる時刻ｔ２〜ｔ５の期間を、「期間ｔＬ＿ＢＤＱＳ」と表記する。
【０１２５】
時刻ｔ６において、信号ＤＱＳは、“Ｈ”レベルから“Ｌ”レベルに遷移される。以下、信号ＤＱＳが“Ｈ”レベルとされる時刻ｔ１〜ｔ６の期間を、「期間ｔＨ＿ＤＱＳ」と表記する。
【０１２６】
時刻ｔ７において、補正回路ＣＲは、信号ＢＭを“Ｌ”レベルから“Ｈ”レベルに遷移させる。より具体的には、インバータＩＶ８の出力信号（信号ＢＤＱＳの反転信号（“Ｌ”レベル））がインバータＩＶ３０及びＩＶ３１に入力される。これによりインバータＩＶ３０では、トランジスタＰ３０ａ及びＰ３０ｂはオン状態とされ、トランジスタＮ３０ａ及びＮ３０ｂがオフ状態とされる。また、インバータＩＶ３１が“Ｈ”レベルを出力するため、トランジスタＮ３０ｃはオン状態とされる。更に、トランジスタＰ３０ｃは、インバータＩＶ２９が“Ｈ”レベルを出力しているため、オフ状態とされている。従って、インバータＩＶ３０の出力は、トランジスタＰ３０ａを介して“Ｈ”レベルにされる。
【０１２７】
このとき、インバータＩＶ３０においては、時刻ｔ４の場合と同様に、βレシオの変化により、信号ＢＭが“Ｌ”レベルから“Ｈ”レベルに遷移されるタイミングは、インバータＩＶ３０のβレシオが変化していない場合よりも遅くなる。
【０１２８】
従って、信号ＢＭが“Ｌ”レベルとされる時刻ｔ４〜時刻ｔ７の期間（期間ｔＬ＿ＢＭ）は、期間ｔＬ＿ＢＤＱＳよりも長くなる。これにより信号ＣＫｐにおけるＨＬ差が抑制される。
【０１２９】
時刻ｔ８において、補正回路ＣＲは、信号ＤＭを“Ｈ”レベルから“Ｌ”レベルに遷移させる。より具体的には、インバータＩＶ４の出力信号（信号ＤＱＳの反転信号（“Ｈ”レベル））がインバータＩＶ２８及びＩＶ２９に入力される。これによりインバータＩＶ２８では、トランジスタＰ２８ａ及びＰ２８ｂがオフ状態とされ、トランジスタＮ２８ａ及びＮ２８ｂがオン状態とされる。また、インバータＩＶ２９は“Ｌ”レベルを出力するため、トランジスタＰ２８ｃはオン状態とされる。更に、インバータＩＶ３１が“Ｈ”レベルを出力するため、トランジスタＮ２８ｃはオン状態とされる。従って、インバータＩＶ２８の出力は、トランジスタＮ２８ａ〜Ｎ２８ｃを介して“Ｌ”レベルにされる。信号ＤＭが“Ｈ”レベルとされる時刻ｔ３〜時刻ｔ８の期間（期間ｔＨ＿ＤＭ）は、期間ｔＨ＿ＤＱＳとほぼ同じ長さである。
【０１３０】
３．２．２  “Ｈ”レベルの期間が短い場合
次に、“Ｌ”レベルに対し“Ｈ”レベルの期間が短い場合について、図１４を用いて説明する。
【０１３１】
図１４に示すように、時刻ｔ１において、信号ＢＤＱＳは、“Ｈ”レベルから“Ｌ”レベルに遷移される。
【０１３２】
時刻ｔ２において、信号ＤＱＳは、“Ｌ”レベルから“Ｈ”レベルに遷移される。時刻ｔ１〜ｔ２の期間が、ＨＬ差に相当する。
【０１３３】
時刻ｔ３において、補正回路ＣＲは、信号ＢＭを“Ｈ”レベルから“Ｌ”レベルに遷移させる。より具体的には、インバータＩＶ８の出力信号（信号ＢＤＱＳの反転信号（“Ｈ”レベル））がインバータＩＶ３０及びＩＶ３１に入力される。これによりインバータＩＶ３０では、トランジスタＰ３０ａ及びＰ３０ｂがオフ状態とされ、トランジスタＮ３０ａ及びＮ３０ｂがオン状態とされる。また、インバータＩＶ３１が“Ｌ”レベルを出力するため、トランジスタＮ３０ｃはオフ状態とされる。更に、トランジスタＩＶ２９が“Ｌ”レベルを出力しているため、オン状態とされる。従って、インバータＩＶ３０の出力は、トランジスタＮ３０ａを介して“Ｈ”レベルにされる。
【０１３４】
時刻ｔ４において、補正回路ＣＲは、信号ＤＭを“Ｌ”レベルから“Ｈ”レベルに遷移させる。より具体的には、インバータＩＶ４の出力信号（信号ＤＱＳの反転信号（“Ｌ”レベル））がインバータＩＶ２８及びＩＶ２９に入力される。これによりインバータＩＶ２８では、トランジスタＰ２８ａ及びＰ２８ｂがオン状態とされ、トランジスタＮ２８ａ及びＮ２８ｂがオフ状態とされる。また、インバータＩＶ２９は“Ｈ”レベルを出力するため、トランジスタＰ２８ｃはオフ状態とされる。更に、インバータＩＶ３１が“Ｌ”レベルを出力するため、トランジスタＮ２８ｃはオフ状態とされる。従って、インバータＩＶ２８の出力は、トランジスタＰ２８ａを介して“Ｈ”レベルにされる。
【０１３５】
時刻ｔ５において、信号ＤＱＳは、“Ｈ”レベルから“Ｌ”レベルに遷移される。時刻ｔ２〜ｔ５の期間が、期間ｔＨ＿ＤＱＳである。
【０１３６】
時刻ｔ６において、信号ＢＤＱＳは、“Ｌ”レベルから“Ｈ”レベルに遷移される。時刻ｔ１〜ｔ６の期間が、期間ｔＬ＿ＢＤＱＳである。
【０１３７】
時刻ｔ７において、補正回路ＣＲは、信号ＤＭを“Ｈ”レベルから“Ｌ”レベルに遷移させる。より具体的には、インバータＩＶ４の出力信号（信号ＤＱＳの反転信号（“Ｈ”レベル））がインバータＩＶ２８及びＩＶ２９に入力される。これによりインバータＩＶ２８では、トランジスタＰ２８ａ及びＰ２８ｂがオフ状態とされ、トランジスタＮ２８ａ及びＮ２８ｂがオン状態とされる。また、インバータＩＶ２９は“Ｌ”レベルを出力するため、トランジスタＰ２８ｃはオン状態とされる。更に、インバータＩＶ３１が“Ｌ”レベルを出力するため、トランジスタＮ２８ｃはオフ状態とされる。従って、インバータＩＶ２８の出力は、トランジスタＮ２８ａを介して“Ｌ”レベルにされる。このとき、時刻ｔ４〜時刻ｔ７の期間、すなわち期間ｔＨ＿ＤＭは、期間ｔＨ＿ＤＱＳとほぼ同じ長さである。
【０１３８】
時刻ｔ８において、補正回路ＣＲは、信号ＢＭを“Ｌ”レベルから“Ｈ”レベルに遷移させる。より具体的には、インバータＩＶ８の出力信号（信号ＢＤＱＳの反転信号（“Ｌ”レベル））がインバータＩＶ３０及びＩＶ３１に入力される。これによりインバータＩＶ３０では、トランジスタＰ３０ａ及びＰ３０ｂはオン状態とされ、トランジスタＮ３０ａ及びＮ３０ｂがオフ状態とされる。また、インバータＩＶ３１が“Ｈ”レベルを出力するため、トランジスタＮ３０ｃはオン状態とされる。更に、トランジスタＰ３０ｃは、トランジスタＩＶ２９が“Ｌ”レベルを出力しているため、オン状態とされている。従って、インバータＩＶ３０の出力は、トランジスタＰ３０ａ〜Ｐ３０ｂを介して“Ｈ”レベルにされる。このとき、時刻ｔ３〜時刻ｔ８の期間、すなわち期間ｔＬ＿ＢＭは、期間ｔＬ＿ＢＤＱＳとほぼ同じである。
【０１３９】
従って、本実施形態に係る補正回路ＣＲは、“Ｈ”レベルの期間が短い場合、ＨＬ差を補正しない。
【０１４０】
なお、“Ｈ”レベルの期間が短い場合においても、ＨＬ差を補正するための補正回路を更に設けても良い。
【０１４１】
３．３  本実施形態に係る効果について
本実施形態に係る構成であると、第１及び第２実施形態と同様の効果を得ることができる。以下、本効果について説明する。
【０１４２】
まず、ラッチＤＩＮに対するＨＬ差の影響について、図１５及び図１６を用いて説明する。図１５の例は、“Ｌ”レベルが短い場合における信号ＤＡ、ＣＫｐ、及びＣＫｎ、並びにノードＮＡの電位の一例を示している。図１６の例は、“Ｈ”レベルが短い場合における信号ＤＡ、ＣＫｐ、及びＣＫｎ、並びにノードＮＡの電位の一例を示している。
【０１４３】
図１５に示すように、“Ｌ”レベルが短い場合、例えば時刻ｔ１において、信号ＣＫｐが“Ｌ”レベルから“Ｈ”レベルに遷移する。このとき、信号ＣＫｐ及びＣＫｎが“Ｈ”レベルであるため、インバータＩＶ１２のトランジスタＰ１２ｂはオフ状態とされ、トランジスタＮ１２ｂはオン状態とされている。時刻ｔ２において、信号ＤＡが“Ｌ”レベルから“Ｈ”レベルに遷移する。このとき、トランジスタＰ１２ｂがオフ状態のため、インバータＩＶ１２の動作に対するｐチャネルＭＯＳトランジスタによる容量負荷の影響は比較的小さく、インバータＩＶ１２は、トランジスタＮ１２ａ及びＮ１２ｂのみで駆動されているとみなすことができる。従って、ノードＮＡは、ＨＬ差が無い場合と比較すると急速に放電される。すなわち、ノードＮＡの遷移速度が速くなる。
【０１４４】
他方で、図１６に示すにように、“Ｈ”レベルが短い場合、例えば時刻ｔ１において、信号ＤＡが“Ｌ”レベルから“Ｈ”レベルに遷移する。このとき、信号ＣＫｐは“Ｌ”レベルであり、信号ＣＫｎは“Ｈ”レベルであるため、インバータＩＶ１２のトランジスタＰ１２ｂ及びＮ１２ｂはオン状態とされている。従って、インバータＩＶ１２の動作に対するｐチャネルＭＯＳトランジスタによる容量負荷の影響は、図１５の例より大きくなる。従って、図１５の例よりもノードＮＡの遷移速度は遅くなる。
【０１４５】
時刻ｔ２において、信号ＣＫｎが“Ｈ”レベルから“Ｌ”レベルに遷移すると、トランジスタＮ１２ｂがオフ状態とされる。このため、ノードＮＡの放電は終了する。このとき、ノードＮＡがノードＮＢの反転レベルよりわずかに低くなった状態で、インバータＩＶ１２がノードＮＡの放電を終了する。すると、ノードＮＢの電位は“Ｌ”レベル（“Ｈ”レベルまで上昇していない状態）であるため、インバータＩＶ１３のトランジスタＰ１３ａがオン状態とされる。更に、信号ＣＫｎが“Ｌ”レベルのため、トランジスタＰ１３ｂもオン状態とされる。従って、インバータＩＶ１３がノードＮＡを充電するため、ノードＮＡの電位は“Ｈ”レベルに引き戻されてしまう。そして、時刻ｔ３において、信号ＣＫｐが“Ｌ”レベルから“Ｈ”レベルに遷移すると、インバータＩＶ１３のトランジスタＮ１３ｂがオン状態とされ、ノードＮＡの論理レベルが“Ｈ”レベルで確定される。“Ｈ”レベルの期間が短くなると、ノードＮＡの放電期間を十分に確保できなくなり、信号ＤＡの反転信号をラッチできない可能性がある。
【０１４６】
従って、信号ＤＱＳ及びＢＤＱＳ（信号ＣＫｎ及びＣＫｐ）にＨＬ差が有る場合、インバータＩＶ１２におけるｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの動作タイミングにズレ（時間差）が生じ、ノードＮＡの充放電速度にばらつきが生じ、信号ＤＡ（入力信号Ｉ／Ｏ）を正しくラッチできない可能性がある。このため、セットアップ／ホールド時間はＨＬ差を考慮して設定される必要があり、セットアップ／ホールド時間が長くなる傾向にある。セットアップ／ホールド時間が長くなると、入力Ｉ／Ｆにおけるデータ受信を高速化できないため、半導体装置の処理能力が低下する。
【０１４７】
これに対し、本実施形態に係る構成は、補正回路ＣＲを備える。補正回路ＣＲにより、ＨＬ差を抑制する（デューティ比を補正する）ことができる。例えば、“Ｌ”レベルの期間が短い場合において、信号ＣＫｐが“Ｌ”レベルから“Ｈ”レベルに遷移する遷移開始時間を遅らせることができる。これにより、ノードＮＡの遷移速度のばらつきを低減させることができる。従って、ＨＬ差の影響を低減させることにより、データ入力用ラッチ回路ＤＩＮのセットアップ／ホールド時間を短縮することができ、入力Ｉ／Ｆ５００におけるデータ受信を高速化することができる。よって、半導体装置の処理能力を向上することができる。
【０１４８】
４．第４実施形態
次に、第４実施形態に係る半導体装置について説明する。第４実施形態では、第１乃至第３実施形態を組み合わせたデータ入力用ラッチ回路ＤＩＮの構成について説明する。以下、第１乃至第３実施形態と異なる点についてのみ説明する。
【０１４９】
４．１  データ入力用ラッチ回路の構成
データ入力用ラッチ回路ＤＩＮの構成について、図１７を用いて説明する。
【０１５０】
図１７に示すように、ラッチＤＩＮは、インバータＩＶ２〜ＩＶ４、ＩＶ６〜ＩＶ８、ＩＶ１０〜ＩＶ１５、ＢＴ回路ＢＴ１及びＢＴ２、遅延回路ＤＬ１及びＤＬ２、並びに補正回路ＣＲを含む。各インバータ、ＢＴ回路ＢＴ１及びＢＴ２、遅延回路ＤＬ１及びＤＬ２、並びに補正回路ＣＲ１の構成は、第１乃至第３実施形態と同じである。
【０１５１】
インバータＩＶ２７、ＩＶ２、及びＩＶ３は直列に接続され、インバータＩＶ２７の入力端子には入力信号Ｉ／Ｏが入力され、インバータＩＶ３の出力端子は、インバータＩＶ１２の入力端子に接続される。インバータＩＶ２７、ＩＶ２、及びＩＶ３により遅延された入力信号Ｉ／Ｏの反転信号ＤＡがインバータＩＶ１２に入力される。
【０１５２】
インバータＩＶ４の入力端子には、信号ＤＱＳが入力され、インバータＩＶ４の出力端子は、補正回路ＣＲ内のインバータＩＶ２８及びＩＶ２９の入力端子に接続される。
【０１５３】
インバータＩＶ８の入力端子には、信号ＢＤＱＳが入力され、インバータＩＶ８の出力端子は、補正回路ＣＲ内のインバータＩＶ３０及びＩＶ３１の入力端子に接続される。
【０１５４】
補正回路ＣＲ内のインバータＩＶ２８の出力端子は、インバータＩＶ６の入力端子に接続され、インバータＩＶ３０の出力端子は、インバータＩＶ１０の入力端子に接続される。
【０１５５】
インバータＩＶ６の出力端子は、インバータＩＶ７の入力端子、ＢＴ回路ＢＴ１内のトランジスタＰ４１のゲート、及び遅延回路ＤＬ１の入力端子に接続される。
【０１５６】
インバータＩＶ７の出力端子は、ＢＴ回路ＢＴ１内のトランジスタＮ４１の電流経路の一方に接続される。
【０１５７】
ＢＴ回路ＢＴ１内のトランジスタＮ４１のゲートは電源電圧端子に接続され、電流経路の他方はトランジスタＰ４１のドレイン及びインバータＩＶ１２内のｎチャネルＭＯＳトランジスタＮ１２ｂのゲートに接続される。トランジスタＰ４１のソースは電源電圧端子に接続される。
【０１５８】
インバータＩＶ１０の出力端子は、インバータＩＶ１１の入力端子、ＢＴ回路ＢＴ２内のトランジスタＮ４２のゲート、及び遅延回路ＤＬ２の入力端子に接続される。
【０１５９】
インバータＩＶ１１の出力端子はＢＴ回路ＢＴ２内のトランジスタＰ４２の電流経路の一方に接続される。
【０１６０】
ＢＴ回路ＢＴ２内のトランジスタＰ４２のゲートは接地され、電流経路の他方はトランジスタＮ４２のドレイン及びインバータＩＶ１２内のｐチャネルＭＯＳトランジスタＰ１２ｂのゲートに接続される。トランジスタＮ４２のソースは接地される。
【０１６１】
遅延回路ＤＬ１の出力端子は、インバータＩＶ１３内のトランジスタＰ１３ｂのゲートに接続され、遅延回路ＤＬ２の出力端子は、インバータＩＶ１３内のトランジスタＮ１３ｂのゲートに接続される。
【０１６２】
インバータＩＶ１２の出力端子は、ノードＮＡを介して、インバータＩＶ１３の出力端子及びインバータＩＶ１４の入力端子に接続される。
【０１６３】
インバータＩＶ１３の入力端子は、ノードＮＢを介して、インバータＩＶ１４の出力端子及びインバータＩＶ１５の入力端子に接続される。
【０１６４】
インバータＩＶ１５は、ノードＮＢの反転データをラッチＤＩＮの外部に出力する。
【０１６５】
４．２  本実施形態に係る効果について
本実施形態に係る構成であると、第１乃至第３実施形態と同様の効果を得ることができる。第１乃至第３実施形態を組み合わせることにより、データ入力用ラッチ回路ＤＩＮのセットアップ／ホールド時間をより短縮することができ、入力Ｉ／Ｆ５００におけるデータ受信をより高速化することができる。よって、半導体装置の処理能力を向上することができる。
【０１６６】
５．変形例
上記実施形態に係る半導体装置は、インプットレシーバ(IR in図4)と、インプットレシーバに接続されたデータ入力用ラッチ回路(DIN in 図4)とを含む。データ入力用ラッチ回路は、インプットレシーバから受信した入力信号(I/O in図5)に基づいて第１信号(DA in図5)を出力する第１インバータ(IV3 in図5)と、第１ストローブ信号(DQS in図5)に基づいて第１クロック信号を出力する第２インバータ(IV7 in図5)と、第１ストローブ信号の反転信号である第２ストローブ信号(BDQS in図5)に基づいて第２クロック信号を出力する第３インバータ(IV11 in図5)と、第２インバータの出力端子に接続され、第１クロック信号の論理レベルの遷移開始に対して遷移開始が遅延され且つ第１クロック信号の論理レベルの遷移速度よりも遷移速度が速い第３クロック信号(CKn in図5)を生成する第１クロック生成回路(BT1 in図5)と、第３インバータの出力端子に接続され、第２クロック信号の論理レベルの遷移開始に対して遷移開始が遅延され且つ第２クロック信号の論理レベルの遷移速度よりも遷移速度が速い第４クロック信号(CKp in図5)を生成する第２クロック生成回路(BT2 in図5)と、第３及び第４クロック信号に応じて第１信号の反転信号を出力する第４インバータ(IV12 in図5)と、第３及び第４クロック信号に応じて第４インバータの出力信号をラッチするラッチ回路(IV13及びIV14 in図5)とを含む。
【０１６７】
上記実施形態を適用することにより、処理能力を向上できる半導体装置を提供できる。
【０１６８】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【０１６９】
例えば、上記実施形態は可能な限り組み合わせることができる。
【０１７０】
更に、上記実施形態における半導体装置は、ＮＡＮＤ型フラッシュメモリを備えたメモリシステムに限定されない。コアチップは、ＮＡＮＤ型フラッシュメモリ以外のメモリを含んでいても良い。
【０１７１】
更に、上記実施形態における遅延回路ＤＬ１及びＤＬ２には、インバータ以外の回路を用いても良い。
【０１７２】
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【０１７３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１７４】
１…メモリシステム、１００…ＮＡＮＤ型フラッシュメモリ、１１０…メモリセルアレイ、１２０…ロウデコーダ、１３０…ドライバ回路、１４０…センスアンプ、１５０…アドレスレジスタ、１６０…コマンドレジスタ、１７０…シーケンサ、２００…コントローラ、３００…ホスト機器、４００…インターフェイスチップ、５００…Ｉ／Ｆ回路、ＢＴ１、ＢＴ２…ＢＴ回路、ＣＲ…補正回路、ＤＬ１、ＤＬ２…遅延回路。
【図１】
2019008859.tif 000003
【図２】
2019008859.tif 000004
【図３】
2019008859.tif 000005
【図４】
2019008859.tif 000006
【図５】
2019008859.tif 000007
【図６】
2019008859.tif 000008
【図７】
2019008859.tif 000009
【図８】
2019008859.tif 000010
【図９】
2019008859.tif 000011
【図１０】
2019008859.tif 000012
【図１１】
2019008859.tif 000013
【図１２】
2019008859.tif 000014
【図１３】
2019008859.tif 000015
【図１４】
2019008859.tif 000016
【図１５】
2019008859.tif 000017
【図１６】
2019008859.tif 000018
【図１７】
2019008859.tif 000019