(57)【要約】【課題】チャネル抵抗の増加を抑制し、ゲート閾値電圧を増加できる半導体装置およびその製造方法を提供する。【解決手段】半導体装置１は、ＡｌＸＧａ（１−Ｘ）Ｎ（０＜Ｘ≦１）を含むバックバリア層１１と、ＡｌａＩｎｂＧａ（１−ａ−ｂ）Ｎ（０≦ａ＋ｂ≦１）を含み、バックバリア層１１の上に形成された電子走行層１２と、ＡｌＹＧａ（１−Ｙ）Ｎ（０＜Ｙ≦１）を含み、電子走行層１２の上に形成されたトップバリア層１３と、ＡｌＺＧａ（１−Ｚ）Ｎ（０＜Ｚ≦１）を含み、トップバリア層１３の上に形成され、トップバリア層１３を露出させる開口１５を有する電子供給層８と、電子走行層１２の表層部においてトップバリア層１３を挟んで電子供給層８と対向する領域に形成された二次元電子ガス領域１４と、電子供給層８の開口１５内に形成されたゲート絶縁層３１を挟んで電子走行層１２に対向するゲート電極層３２と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＡｌＸＧａ（１−Ｘ）Ｎ（０＜Ｘ≦１）を含むバックバリア層と、
ＡｌａＩｎｂＧａ（１−ａ−ｂ）Ｎ（０≦ａ＋ｂ≦１）を含み、前記バックバリア層の上に形成された電子走行層と、
ＡｌＹＧａ（１−Ｙ）Ｎ（０＜Ｙ≦１）を含み、前記電子走行層の上に形成されたトップバリア層と、
ＡｌＺＧａ（１−Ｚ）Ｎ（０＜Ｚ≦１）を含み、前記トップバリア層の上に形成され、前記トップバリア層を露出させる開口を有する電子供給層と、
前記電子走行層の表層部において前記トップバリア層を挟んで前記電子供給層と対向する領域に形成された二次元電子ガス領域と、
前記電子供給層の前記開口内に形成されたゲート絶縁層を挟んで前記電子走行層に対向するゲート電極層と、を含む、半導体装置。
【請求項２】
前記電子供給層は、前記電子走行層の表層部において前記トップバリア層を挟んで前記電子供給層と対向する領域の伝導帯エネルギ準位がフェルミエネルギ準位以上となり、前記電子走行層の表層部において前記トップバリア層を挟んで前記電子供給層と対向しない領域の伝導帯エネルギ準位がフェルミエネルギ準位未満となる格子定数を有している、請求項１に記載の半導体装置。
【請求項３】
前記電子供給層は、前記トップバリア層の格子定数よりも小さい格子定数を有している、請求項１または２に記載の半導体装置。
【請求項４】
前記電子走行層は、前記バックバリア層の格子定数よりも大きい格子定数を有している、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記トップバリア層は、前記電子走行層の格子定数よりも小さい格子定数を有している、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記電子走行層は、ＧａＮからなる、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記電子供給層は、ＡｌＮからなる、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記トップバリア層および前記電子供給層の間の領域に介在し、Ａｌを含まないIII族窒化物半導体からなるキャップ層をさらに含む、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記キャップ層は、ＧａＮからなる、請求項８に記載の半導体装置。
【請求項１０】
前記トップバリア層および前記ゲート絶縁層の間の領域に介在し、酸化物絶縁材料以外の絶縁材料からなるバリア絶縁層をさらに含む、請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記バリア絶縁層は、アモルファス状態のＡｌγＧａ（１−γ）Ｎ（０＜γ≦１）を含む、請求項１０に記載の半導体装置。
【請求項１２】
前記バリア絶縁層においてγが１である、請求項１０に記載の半導体装置。
【請求項１３】
前記バリア絶縁層は、アモルファス状態のＳｉＮを含む、請求項１０〜１２のいずれか一項に記載の半導体装置。
【請求項１４】
ＡｌＸＧａ（１−Ｘ）Ｎ（０＜Ｘ≦１）を含むバックバリア層の上に、ＡｌａＩｎｂＧａ（１−ａ−ｂ）Ｎ（０≦ａ＋ｂ≦１）を含む電子走行層を形成する工程と、
前記電子走行層の上に、前記電子走行層との間の界面の伝導帯エネルギ準位が、フェルミエネルギ準位よりも大きくなるように、ＡｌＹＧａ（１−Ｙ）Ｎ（０＜Ｙ≦１）を含むトップバリア層を形成する工程と、
前記トップバリア層の上に、前記トップバリア層および前記電子走行層の界面の伝導帯エネルギ準位が、フェルミエネルギ準位よりも小さくなるように、ＡｌＺＧａ（１−Ｚ）Ｎ（０＜Ｚ≦１）を含む電子供給層を形成する工程と、
前記電子供給層の一部を酸化して酸化物を形成し、前記酸化物を除去することによって、前記電子供給層に前記トップバリア層を露出させる開口を形成し、前記トップバリア層および前記電子走行層の間の界面において前記開口と対向する領域の伝導帯エネルギ準位を、フェルミエネルギ準位よりも大きくする工程と、
前記トップバリア層において前記電子供給層の前記開口から露出する部分の上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上にゲート電極層を形成する工程と、を含む、半導体装置の製造方法。
【請求項１５】
前記酸化物を形成する工程は、プラズマ酸化法によって前記電子供給層の一部を酸化させる工程を含み、
前記酸化物を除去する工程は、ウエットエッチング法によって前記酸化物を除去する工程を含む、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記酸化物は、ＡｌＯＮまたはＡｌ２Ｏ３を含む、請求項１４または１５に記載の半導体装置の製造方法。
【請求項１７】
前記電子走行層を形成する工程は、ＧａＮからなる前記電子走行層を形成する工程を含む、請求項１４〜１６のいずれか一項に記載の半導体装置の製造方法。
【請求項１８】
前記電子供給層を形成する工程は、ＡｌＮからなる前記電子供給層を形成する工程を含む、請求項１４〜１７のいずれか一項に記載の半導体装置の製造方法。
【請求項１９】
前記トップバリア層の形成工程の後、前記電子供給層の形成工程に先立って、前記トップバリア層の上に、Ａｌを含まないIII族窒化物半導体からなるキャップ層を形成する工程をさらに含む、請求項１４〜１８のいずれか一項に記載の半導体装置の製造方法。
【請求項２０】
前記トップバリア層の形成工程の後、前記ゲート絶縁層の形成工程に先立って、前記トップバリア層において前記電子供給層の前記開口から露出する部分の上に、酸化物絶縁材料以外の絶縁材料からなるバリア絶縁層を形成する工程をさらに含み、
前記ゲート絶縁層を形成する工程は、前記バリア絶縁層の上に、前記ゲート絶縁層を形成する工程を含む、請求項１４〜１９のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＨＥＭＴ（High Electron Mobility Transistor）を備えた半導体装置は、その構造上、ノーマリオフ化が困難であり、ゲート閾値電圧が比較的小さい、という問題を有している。特許文献１は、ノーマリオフ化を実現する構造の一例を開示し、特許文献２は、ゲート閾値電圧を増加させる構造の一例を開示している。
特許文献１に係る半導体装置は、ｉ−ＧａＮ層（電子走行層）を含む。ｉ−ＧａＮ層の上には、ＡｌＮスペーサ層（電子供給層）が形成されている。ＡｌＮスペーサ層の上には、ＩｎＡｌＮバリア層が形成されている。ＩｎＡｌＮバリア層およびＡｌＮスペーサ層には、ｉ−ＧａＮ層を露出させるリセスが形成されている。リセスには、ゲート絶縁層を挟んでゲート電極が埋め込まれている。
【０００３】
特許文献２に係る半導体装置は、ｐ型窒化物半導体によって形成されたｐ型バックバリア層を含む。ｐ型バックバリア層の上には、電子走行層が形成されている。電子走行層の上には、電子供給層が形成されている。電子供給層の上には、ソース電極、ドレイン電極およびゲート電極が形成されている。ゲート閾値電圧は、ｐ型バックバリア層によって増加されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−１９２００４号公報
【特許文献２】特開２０１６−１６３０１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に係る半導体装置では、ノーマリオフ化を達成するため、電子走行層（ｉ−ＧａＮ層）を露出させるリセスを形成しなければならない。リセスの形成工程では、外気に対する電子走行層の暴露を避けることはできない。そのため、電子走行層の酸化に起因してチャネル抵抗が増加する虞がある。また、ゲート絶縁層が酸化物絶縁材料からなる場合には、ゲート絶縁層の材質に起因して電子走行層が酸化する虞もある。
【０００６】
一方、特許文献２に係る半導体装置では、ｐ型バックバリア層に導入されたｐ型不純物（正孔）を用いてＨＥＭＴをオンオフ動作させなければならない。ｐ型不純物（正孔）は、キャリア移動度が比較的低いという性質を有している。そのため、特許文献２に係る半導体装置は、スイッチング特性を犠牲にせざるを得ないという一面を有している。
本発明の一実施形態は、チャネル抵抗の増加を抑制し、ゲート閾値電圧を増加できる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一実施形態は、ＡｌＸＧａ（１−Ｘ）Ｎ（０＜Ｘ≦１）を含むバックバリア層と、ＡｌａＩｎｂＧａ（１−ａ−ｂ）Ｎ（０≦ａ＋ｂ≦１）を含み、前記バックバリア層の上に形成された電子走行層と、ＡｌＹＧａ（１−Ｙ）Ｎ（０＜Ｙ≦１）を含み、前記電子走行層の上に形成されたトップバリア層と、ＡｌＺＧａ（１−Ｚ）Ｎ（０＜Ｚ≦１）を含み、前記トップバリア層の上に形成され、前記トップバリア層を露出させる開口を有する電子供給層と、前記電子走行層の表層部において前記トップバリア層を挟んで前記電子供給層と対向する領域に形成された二次元電子ガス領域と、前記電子供給層の前記開口内に形成されたゲート絶縁層を挟んで前記電子走行層に対向するゲート電極層と、を含む、半導体装置を提供する。
【０００８】
この半導体装置によれば、電子走行層の上にトップバリア層が形成されている。このトップバリア層により、電子走行層が外気に暴露されることを回避できるから、電子走行層の酸化を抑制できる。その結果、チャネル抵抗の増加を抑制できる。
電子走行層の上にトップバリア層が形成された構造では、電子走行層およびトップバリア層の間に生じる圧電分極によってゲート閾値電圧が低下する方向の効果が働く。そこで、この半導体装置では、ＡｌＸＧａ（１−Ｘ）Ｎ（０＜Ｘ≦１）を含むバックバリア層の上に電子走行層を形成している。
【０００９】
このバックバリア層によれば、バックバリア層および電子走行層の間に生じる圧電分極によって、電子走行層におけるバックバリア層側のエネルギバンドを高エネルギ側にシフトさせることができる。これにより、ゲート閾値電圧を増加させることができる。
本発明の一実施形態は、ＡｌＸＧａ（１−Ｘ）Ｎ（０＜Ｘ≦１）を含むバックバリア層の上に、ＡｌａＩｎｂＧａ（１−ａ−ｂ）Ｎ（０≦ａ＋ｂ≦１）を含む電子走行層を形成する工程と、前記電子走行層の上に、前記電子走行層との間の界面の伝導帯エネルギ準位が、フェルミエネルギ準位よりも大きくなるように、ＡｌＹＧａ（１−Ｙ）Ｎ（０＜Ｙ≦１）を含むトップバリア層を形成する工程と、前記トップバリア層の上に、前記トップバリア層および前記電子走行層の界面の伝導帯エネルギ準位が、フェルミエネルギ準位よりも小さくなるように、ＡｌＺＧａ（１−Ｚ）Ｎ（０＜Ｚ≦１）を含む電子供給層を形成する工程と、前記電子供給層の一部を酸化して酸化物を形成し、前記酸化物を除去することによって、前記電子供給層に前記トップバリア層を露出させる開口を形成し、前記トップバリア層および前記電子走行層の間の界面において前記開口と対向する領域の伝導帯エネルギ準位を、フェルミエネルギ準位よりも大きくする工程と、前記トップバリア層において前記電子供給層の前記開口から露出する部分の上にゲート絶縁層を形成する工程と、前記ゲート絶縁層の上にゲート電極層を形成する工程と、を含む、半導体装置の製造方法を提供する。
【００１０】
この製造方法によれば、電子走行層の上にトップバリア層が形成される。このトップバリア層により、電子走行層が外気に暴露されることを回避できるから、電子走行層の酸化を抑制できる。その結果、チャネル抵抗の増加を抑制できる。
電子走行層の上にトップバリア層が形成された構造では、電子走行層およびトップバリア層の間に生じる圧電分極によってゲート閾値電圧が低下する方向の効果が働く。そこで、この製造方法では、ＡｌＸＧａ（１−Ｘ）Ｎ（０＜Ｘ≦１）を含むバックバリア層の上に電子走行層を形成している。
【００１１】
このバックバリア層によれば、バックバリア層および電子走行層の間に生じる圧電分極によって、電子走行層におけるバックバリア層側のエネルギバンドを高エネルギ側にシフトさせることができる。これにより、ゲート閾値電圧を増加させることができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の第１実施形態に係る半導体装置を示す断面図である。
【図２】図２は、図１に示すトップバリア層の厚さおよびＡｌ組成比の関係を示すグラフである。
【図３】図３は、バックバリア層の導入の効果をシミュレーションによって調べた結果を示すグラフである。
【図４Ａ】図４Ａは、図１に示す半導体装置の製造方法の一例を示す断面図である。
【図４Ｂ】図４Ｂは、図４Ａの後の工程を示す断面図である。
【図４Ｃ】図４Ｃは、図４Ｂの後の工程を示す断面図である。
【図４Ｄ】図４Ｄは、図４Ｃの後の工程を示す断面図である。
【図４Ｅ】図４Ｅは、図４Ｄの後の工程を示す断面図である。
【図４Ｆ】図４Ｆは、図４Ｅの後の工程を示す断面図である。
【図４Ｇ】図４Ｇは、図４Ｆの後の工程を示す断面図である。
【図４Ｈ】図４Ｈは、図４Ｇの後の工程を示す断面図である。
【図４Ｉ】図４Ｉは、図４Ｈの後の工程を示す断面図である。
【図４Ｊ】図４Ｊは、図４Ｉの後の工程を示す断面図である。
【図５】図５は、本発明の第２実施形態に係る半導体装置を示す断面図である。
【図６】図６は、本発明の第３実施形態に係る半導体装置を示す断面図である。
【図７】図７は、本発明の第４実施形態に係る半導体装置を示す断面図である。
【図８】図８は、図７に示す領域VIIの拡大図である。
【図９】図９は、図７に示す半導体装置のゲート閾値電圧の経時特性を示すグラフである。
【図１０Ａ】図１０Ａは、図７に示す半導体装置の製造方法の一例を示す断面図である。
【図１０Ｂ】図１０Ｂは、図１０Ａの後の工程を示す断面図である。
【図１０Ｃ】図１０Ｃは、図１０Ｂの後の工程を示す断面図である。
【図１０Ｄ】図１０Ｄは、図１０Ｃの後の工程を示す断面図である。
【図１０Ｅ】図１０Ｅは、図１０Ｄの後の工程を示す断面図である。
【図１０Ｆ】図１０Ｆは、図１０Ｅの後の工程を示す断面図である。
【図１０Ｇ】図１０Ｇは、図１０Ｆの後の工程を示す断面図である。
【図１０Ｈ】図１０Ｈは、図１０Ｇの後の工程を示す断面図である。
【図１０Ｉ】図１０Ｉは、図１０Ｈの後の工程を示す断面図である。
【図１０Ｊ】図１０Ｊは、図１０Ｉの後の工程を示す断面図である。
【図１０Ｋ】図１０Ｋは、図１０Ｊの後の工程を示す断面図である。
【図１０Ｌ】図１０Ｌは、図１０Ｋの後の工程を示す断面図である。
【図１０Ｍ】図１０Ｍは、図１０Ｌの後の工程を示す断面図である。
【発明を実施するための形態】
【００１３】
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１を示す断面図である。
半導体装置１は、III族窒化物半導体を含むＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）を備えた基本形態を有している。
図１を参照して、半導体装置１は、基板２を含む。基板２は、Ｓｉ基板、ＳｉＣ基板、サファイア基板、ＧａＮ基板等であってもよい。基板２は、この形態では、Ｓｉ基板からなる。基板２は、一方側の第１主面３および他方側の第２主面４を含む。
【００１４】
基板２の第１主面３の上には、核形成層５、バッファ層６、ダブルヘテロ積層構造７および電子供給層８がこの順に形成されている。核形成層５は、この形態では、ＡｌＮを含む。核形成層５の厚さは、１００ｎｍ以上３００ｎｍ以下（たとえば２００ｎｍ程度）であってもよい。
バッファ層６は、単一のバッファ層６からなる単層構造を有していてもよい。バッファ層６は、この形態では、複数（２つ以上）のバッファ層が積層された積層構造を有している。複数のバッファ層は、Ａｌ組成比が積層方向に向けて漸減する順序で核形成層５の上に積層されていてもよい。
【００１５】
複数のバッファ層は、この形態では、核形成層５の上からこの順に積層された第１バッファ層９および第２バッファ層１０を含む。第１バッファ層９は、ＡｌαＧａ（１−α）Ｎ（０＜α≦１）を含む。第２バッファ層１０は、ＡｌβＧａ（１−β）Ｎ（０＜β＜α≦１）を含む。Ａｌ組成比αは０．５２であり、Ａｌ組成比βは０．１２であってもよい。
【００１６】
第１バッファ層９の厚さは、５０ｎｍ以上２００ｎｎ以下（たとえば１００ｎｍ程度）であってもよい。第２バッファ層１０の厚さは、５０ｎｍ以上２００ｎｍ以下（たとえば１００ｎｍ程度）であってもよい。
ダブルヘテロ積層構造７は、バッファ層６の上からこの順に積層されたバックバリア層１１、電子走行層１２およびトップバリア層１３を含む積層構造を有している。バックバリア層１１は、ＡｌＸＧａ（１−Ｘ）Ｎ（０＜Ｘ≦１）を含む。Ａｌ組成比Ｘは１未満（Ｘ＜１）であってもよい。バックバリア層１１の厚さは、２ｎｍ以上２０００ｎｍ以下（たとえば１０００ｎｍ程度）であってもよい。
【００１７】
バックバリア層１１のＡｌ組成比Ｘは、半導体装置１の電気的特性（たとえば耐圧）に応じて種々の値を取り得る設計値であり、一義的に定まらない。バックバリア層１１の格子状数は、半導体装置１の電気的特性（たとえば耐圧）やＡｌ組成比Ｘに応じて変動するため、一義的に定まらない。
Ａｌ組成比Ｘは、０．０１以上０．１以下であってもよい。Ａｌ組成比Ｘは、０．１以上０．２以下であってもよい。Ａｌ組成比Ｘは、０．２以上０．３以下であってもよい。バックバリア層１１の厚みは、Ａｌ組成比Ｘに応じて変動するため、一義的に定まらない。
【００１８】
電子走行層１２は、ＡｌａＩｎｂＧａ（１−ａ−ｂ）Ｎ（０≦ａ＋ｂ≦１）を含む。電子走行層１２は、この形態では、ＧａＮからなる。電子走行層１２のａ軸格子定数（＝３．１８９Å）は、この形態では、ＧａＮに加えてＡｌを含むバックバリア層１１のａ軸格子定数よりも大きい。電子走行層１２の厚さは、５０ｎｍ以上３００ｎｍ以下であってもよい。
【００１９】
電子走行層１２は、不純物無添加のＡｌａＩｎｂＧａ（１−ａ−ｂ）Ｎ（この形態ではＧａＮ）を含んでいてもよい。電子走行層１２は、不純物として炭素が添加されたＡｌａＩｎｂＧａ（１−ａ−ｂ）Ｎ（この形態ではＧａＮ）を含んでいてもよい。
トップバリア層１３は、ＡｌＹＧａ（１−Ｙ）Ｎ（０＜Ｙ≦１）を含む。Ａｌ組成比Ｙは１未満（Ｙ＜１）であってもよい。トップバリア層１３のａ軸格子定数は、電子走行層１２のａ軸格子定数（＝３．１８９Å）よりも小さい。トップバリア層１３の厚さおよびＡｌ組成比Ｙは、図２のグラフに基づいて定められてもよい。
【００２０】
図２は、図１に示すトップバリア層１３の厚さおよびＡｌ組成比Ｙの関係を示すグラフである。図２において、縦軸は厚さを表し、横軸はＡｌ組成比Ｙを表している。
図２には、複数のプロット点を結ぶ曲線Ｌが示されている。曲線Ｌは、トップバリア層１３の厚さおよびＡｌ組成比Ｙの関係を示している。縦軸および横軸によって形成された座標平面は、曲線Ｌによって上側領域ＲＵおよび下側領域ＲＬに分割されている。
【００２１】
上側領域ＲＵは、ダブルヘテロ積層構造７の上に電子供給層８が形成されていない状態で、電子走行層１２およびトップバリア層１３の間の領域に二次元電子ガス領域１４（後述する）が形成される領域である。
下側領域ＲＬは、ダブルヘテロ積層構造７の上に電子供給層８が形成されていない状態で、電子走行層１２およびトップバリア層１３の間の領域に二次元電子ガス領域１４（後述する）が形成されない領域である。
【００２２】
トップバリア層１３の厚さおよびＡｌ組成比Ｙは、図２の座標平面において下側領域ＲＬに位置するように設定される。つまり、ダブルヘテロ積層構造７の上に電子供給層８が形成されていない状態において、電子走行層１２およびトップバリア層１３の間の界面の伝導帯エネルギ準位ＥＣは、フェルミエネルギ準位ＥＦよりも大きい（ＥＣ＞ＥＦ）。
曲線Ｌを参照して、トップバリア層１３の厚さは、０．５ｎｍ以上５０ｎｍ以下であってもよい。また、トップバリア層１３のＡｌ組成比Ｙは、０．０５以上０．３以下であってもよい。トップバリア層１３の厚さが１．０ｎｍ以上であれば、トップバリア層１３側への二次元電子ガス領域１４（後述する）の波動関数の浸み出しの影響を良好に保つことができる。
【００２３】
図１を再度参照して、電子供給層８は、トップバリア層１３の上に形成されている。電子供給層８は、結晶状態のＡｌＺＧａ（１−Ｚ）Ｎ（０＜Ｚ≦１）を含む。電子供給層８は、この形態では、結晶状態のＡｌＮからなる。
電子供給層８のａ軸格子定数は、バックバリア層１１、電子走行層１２およびトップバリア層１３のａ軸格子定数よりも小さい。電子供給層８の厚さは、１ｎｍ以上５ｎｍ以下（たとえば２ｎｍ程度）であってもよい。電子供給層８には、トップバリア層１３を露出させる開口１５が形成されている。
【００２４】
トップバリア層１３は、電子供給層８の開口１５から露出する露出部、および、電子供給層８によって被覆された被覆部を有している。トップバリア層１３の露出部および被覆部は、一体的に連なる平坦面を形成している。トップバリア層１３の露出部は、トップバリア層１３の被覆部に対して基板２に向けて一段窪むように形成されていない。
電子走行層１２およびトップバリア層１３の間の界面の伝導帯エネルギ準位ＥＣは、電子供給層８によって調節されている。より具体的には、電子走行層１２およびトップバリア層１３の間の界面における電子供給層８と対向する領域の伝導帯エネルギ準位ＥＣは、定常状態においてフェルミエネルギ準位ＥＦよりも小さい（ＥＣ＜ＥＦ）。したがって、定常状態では、電子走行層１２の表層部において電子供給層８と対向する領域に、二次元電子ガス領域１４が形成される。
【００２５】
一方、電子走行層１２およびトップバリア層１３の間の界面における電子供給層８の開口１５と対向する領域の伝導帯エネルギ準位ＥＣは、定常状態においてフェルミエネルギ準位ＥＦよりも大きい（ＥＣ＞ＥＦ）。したがって、定常状態では、電子走行層１２の表層部において電子供給層８の開口１５と対向する領域に、二次元電子ガス領域１４は形成されない。
【００２６】
電子供給層８の上には、耐圧保持絶縁層２１（絶縁層）が形成されている。耐圧保持絶縁層２１は、この形態では、電子供給層８の上からこの順に積層された、平坦化層２２、パッシベーション層２３およびスペーサ層２４を含む積層構造を有している。
平坦化層２２は、電子供給層８を被覆している。平坦化層２２は、電子供給層８の上において、平坦性を向上させるために形成されている。平坦化層２２は、ＧａＮを含んでいてもよい。平坦化層２２の厚さは、１ｎｍ以上５ｎｍ以下（たとえば２ｎｍ程度）であってもよい。
【００２７】
パッシベーション層２３は、平坦化層２２を被覆している。パッシベーション層２３は、ＳｉＮを含んでいてもよい。パッシベーション層２３は、電荷のトラップを抑制し、耐圧保持絶縁層２１の絶縁特性を維持する。パッシベーション層２３の厚さは、１ｎｍ以上４０ｎｍ以下（たとえば２５ｎｍ程度）であってもよい。
スペーサ層２４は、パッシベーション層２３を被覆している。スペーサ層２４の厚さは、平坦化層２２の厚さおよびパッシベーション層２３の厚さよりも大きい。スペーサ層２４は、後述するゲート電極層３２を電子供給層８からの離間させるために形成されている。スペーサ層２４は、ＳｉＯ２を含んでいてもよい。スペーサ層２４の厚さは、１０ｎｍ以上１００ｎｍ以下（たとえば７０ｎｍ程度）であってもよい。
【００２８】
耐圧保持絶縁層２１には、電子供給層８の開口１５に連通する貫通孔２５が形成されている。耐圧保持絶縁層２１の貫通孔２５は、電子供給層８の開口１５との間で、一つのゲートコンタクト孔２６を形成している。
ゲートコンタクト孔２６は、断面視において、開口面積が底面積よりも大きいテーパ形状に形成されている。ゲートコンタクト孔２６の開口エッジ部は、ゲートコンタクト孔２６内に向かう湾曲面を有していてもよい。
【００２９】
ゲートコンタクト孔２６には、ゲート絶縁層３１が形成されている。ゲート絶縁層３１は、酸化物絶縁材料を含む。ゲート絶縁層３１は、アモルファス状態の酸化物絶縁材料を含むことが好ましい。
酸化物絶縁材料は、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＳｉＯまたはＨｆＯ２のうちの少なくとも１種を含む。ゲート絶縁層３１は、ＳｉＯ２層、ＳｉＯＮ層、Ａｌ２Ｏ３層、ＨｆＳｉＯ層またはＨｆＯ２層からなる単層構造を有していてもよい。ゲート絶縁層３１は、ＳｉＯ２層、ＳｉＯＮ層、Ａｌ２Ｏ３層、ＨｆＳｉＯ層またはＨｆＯ２層のうちの少なくとも１種を含む積層構造を有していてもよい。
【００３０】
ゲート絶縁層３１は、酸化物絶縁材料に代えてまたはこれに加えて、ＳｉＮ層を含んでいてもよい。ゲート絶縁層３１は、ＳｉＯ２層、ＳｉＯＮ層、Ａｌ２Ｏ３層、ＨｆＳｉＯ層またはＨｆＯ２層のうちの少なくとも１種の酸化物絶縁材料層と、ＳｉＮ層とを含む積層構造を有していてもよい。ゲート絶縁層３１は、この形態では、アモルファス状態のＳｉＯ２からなる。
【００３１】
ゲート絶縁層３１は、第１領域および第２領域を含む。第１領域は、ゲートコンタクト孔２６の側壁に沿って形成されている。第２領域は、トップバリア層１３の表面に沿って形成されている。ゲート絶縁層３１の第１領域の厚さＴ１は、ゲート絶縁層３１の第２領域の厚さＴ２以上（Ｔ１≧Ｔ２）であってもよい。ゲート絶縁層３１の第１領域の厚さＴ１は、ゲート絶縁層３１の第２領域の厚さＴ２よりも大きい（Ｔ１＞Ｔ２）ことが好ましい。
【００３２】
ゲート絶縁層３１は、ゲートコンタクト孔２６の内壁を介して耐圧保持絶縁層２１の上に膜状に引き出されている。これにより、ゲート絶縁層３１は、耐圧保持絶縁層２１の表面を被覆している。ゲート絶縁層３１は、この形態では、耐圧保持絶縁層２１の表面のほぼ全面を被覆している。
ゲート絶縁層３１の上にはゲート電極層３２が形成されている。ゲート電極層３２は、耐圧保持絶縁層２１の上からゲートコンタクト孔２６に入り込んでいる。ゲート電極層３２は、耐圧保持絶縁層２１を被覆し、耐圧保持絶縁層２１を挟んで電子供給層８と対向する被覆部を有している。
【００３３】
ゲート電極層３２は、ゲートコンタクト孔２６内において、ゲート絶縁層３１の第１領域を挟んでゲートコンタクト孔２６の側壁と対向している。ゲート電極層３２は、ゲートコンタクト孔２６内において、ゲート絶縁層３１の第２領域を挟んでトップバリア層１３と対向している。
ゲート電極層３２においてゲート絶縁層３１の第１領域を挟んでゲートコンタクト孔２６の側壁と対向する部分の静電容量は、ゲート電極層３２においてゲート絶縁層３１の第２領域を挟んでトップバリア層１３と対向する部分の静電容量よりも小さい。これにより、スイッチングノイズの低減を図ることができる。
【００３４】
ゲート絶縁層３１には、ドレインコンタクト孔３３およびソースコンタクト孔３４が形成されている。ドレインコンタクト孔３３は、ゲート絶縁層３１において電子供給層８と対向する領域に形成されている。ドレインコンタクト孔３３は、ゲート絶縁層３１および耐圧保持絶縁層２１を貫通し、電子供給層８を露出させている。
ソースコンタクト孔３４は、ドレインコンタクト孔３３とは異なる領域において、ゲート絶縁層３１において電子供給層８と対向する領域に形成されている。ソースコンタクト孔３４は、ゲート絶縁層３１および耐圧保持絶縁層２１を貫通し、電子供給層８を露出させている。
【００３５】
ドレインコンタクト孔３３には、ドレイン電極３５が埋め込まれている。ドレイン電極３５は、ドレインコンタクト孔３３内において、電子供給層８に電気的に接続されている。ソースコンタクト孔３４には、ソース電極３６が埋め込まれている。ソース電極３６は、ソースコンタクト孔３４内において、電子供給層８に電気的に接続されている。
所定のゲート閾値電圧Ｖｔｈ以上のゲート電圧が、ゲート電極層３２に印加された場合、電子走行層１２の表層部においてゲート電極層３２の直下の領域では、伝導帯エネルギ準位ＥＣが、フェルミエネルギ準位ＥＦよりも小さくなる（ＥＣ＜ＥＦ）。これにより、二次元電子ガス領域１４が、電子走行層１２の表層部においてゲート電極層３２の直下の領域に形成され、ドレイン電極３５およびソース電極３６の間に電流が流れる。
【００３６】
一方、ゲート閾値電圧Ｖｔｈ未満のゲート電圧が、ゲート電極層３２に印加された場合、電子走行層１２の表層部においてゲート電極層３２の直下の領域の伝導帯エネルギ準位ＥＣが、フェルミエネルギ準位ＥＦよりも大きくなる（ＥＣ＞ＥＦ）。
この場合、二次元電子ガス領域１４は、電子走行層１２の表層部においてゲート電極層３２の直下の領域に形成されない。したがって、ドレイン電極３５およびソース電極３６の間に電流は流れない。このようにして、半導体装置１では、ノーマリオフ動作が実現されている。
【００３７】
図３は、バックバリア層１１の導入の効果をシミュレーションによって調べた結果を示すグラフである。図３において、縦軸はゲート閾値電圧Ｖｔｈを示しており、横軸は項目軸である。ここでは、ノーマリオン動作のモデルを用いてゲート閾値電圧Ｖｔｈを調べた。ゲート閾値電圧Ｖｔｈは負の値を有しているが、ノーマリオン動作およびノーマリオフ動作の間において、バックバリア層１１の導入の効果は実質的には変わらない。
【００３８】
図３には、第１棒グラフＬ１、第２棒グラフＬ２、第３棒グラフＬ３、第４棒グラフＬ４および第５棒グラフＬ５が示されている。第１棒グラフＬ１は、参考例に係る半導体装置の第１ゲート閾値電圧Ｖｔｈ１を示している。参考例に係る半導体装置は、バックバリア層１１を備えていない点を除いて、半導体装置１とほぼ同様の構造を有している。参考例に係る半導体装置についての具体的な説明は省略する。
【００３９】
第２棒グラフＬ２は、半導体装置１において、電子走行層１２の厚さを１００ｎｍに設定し、バックバリア層１１に係るＡｌＸＧａ（１−Ｘ）ＮのＡｌ組成比Ｘを０．０３に設定した場合の第２ゲート閾値電圧Ｖｔｈ２を示している。
第３棒グラフＬ３は、半導体装置１において、電子走行層１２の厚さを５０ｎｍに設定し、バックバリア層１１に係るＡｌＸＧａ（１−Ｘ）ＮのＡｌ組成比Ｘを０．０３に設定した場合の第３ゲート閾値電圧Ｖｔｈ３を示している。
【００４０】
第４棒グラフＬ４は、半導体装置１において、電子走行層１２の厚さを１００ｎｍに設定し、バックバリア層１１に係るＡｌＸＧａ（１−Ｘ）ＮのＡｌ組成比Ｘを０．０６に設定した場合の第４ゲート閾値電圧Ｖｔｈ４を示している。
第５棒グラフＬ５は、半導体装置１において、電子走行層１２の厚さを５０ｎｍに設定し、バックバリア層１１に係るＡｌＸＧａ（１−Ｘ）ＮのＡｌ組成比Ｘを０．０６に設定した場合の第５ゲート閾値電圧Ｖｔｈ５を示している。
【００４１】
第１棒グラフＬ１を参照して、第１ゲート閾値電圧Ｖｔｈ１は−４Ｖであった。第２棒グラフＬ２を参照して、第２ゲート閾値電圧Ｖｔｈ２は−３．７Ｖであった。第３棒グラフＬ３を参照して、第３ゲート閾値電圧Ｖｔｈ３は−２．９Ｖであった。第４棒グラフＬ４を参照して、第４ゲート閾値電圧Ｖｔｈ４は−３．５Ｖであった。第５棒グラフＬ５を参照して、第５ゲート閾値電圧Ｖｔｈ５は−２．５Ｖであった。
【００４２】
このことから、半導体装置１によれば、参考例に係る半導体装置と比較して、ゲート閾値電圧Ｖｔｈが増加（正方向にシフト）することが分かった。
また、第２棒グラフＬ２および第３棒グラフＬ３、ならびに、第４棒グラフＬ４および第５棒グラフＬ５を参照して、Ａｌ組成比Ｘが同じ場合であっても、電子走行層１２の厚さが小さい程、ゲート閾値電圧Ｖｔｈが増加（正方向にシフト）することが分かった。
【００４３】
また、第２棒グラフＬ２および第４棒グラフＬ４、ならびに、第３棒グラフＬ３および第５棒グラフＬ５を参照して、電子走行層１２の厚さが同じ場合であっても、Ａｌ組成比Ｘが大きい程、ゲート閾値電圧Ｖｔｈが増加（正方向にシフト）することが分かった。
以上、半導体装置１によれば、電子走行層１２の上にトップバリア層１３が形成されている。このトップバリア層１３により、電子走行層１２が、外気に暴露されることを回避できるから、電子走行層１２の酸化を抑制できる。その結果、チャネル抵抗の増加を抑制できる。
【００４４】
電子走行層１２の上にトップバリア層１３が形成された構造では、電子走行層１２およびトップバリア層１３の間に生じる圧電分極によってゲート閾値電圧Ｖｔｈが低下する方向の効果が働く。そこで、この半導体装置１では、ＡｌＸＧａ（１−Ｘ）Ｎ（０＜Ｘ≦１）を含むバックバリア層１１の上に電子走行層１２を形成している。
このバックバリア層１１によれば、バックバリア層１１および電子走行層１２の間に生じる圧電分極によって、電子走行層１２におけるバックバリア層１１側のエネルギバンドを高エネルギ側にシフトさせることができる。これにより、キャリア移動度を向上できると同時に、図３に示されるように、ゲート閾値電圧Ｖｔｈを増加させることができる。
【００４５】
図４Ａ〜図４Ｊは、図１に示す半導体装置１の製造方法の一例を示す断面図である。
図４Ａを参照して、まず、第１主面３および第２主面４を有する基板２が用意される。基板２は、この形態では、Ｓｉ基板である。
次に、図４Ｂを参照して、核形成層５、バッファ層６、ダブルヘテロ積層構造７および電子供給層８が、基板２の第１主面３の上にこの順に形成される。核形成層５、バッファ層６、ダブルヘテロ積層構造７および電子供給層８は、エピタキシャル成長法によってそれぞれ形成される。
【００４６】
核形成層５は、より具体的には、基板２の上からＡｌＮをエピタキシャル成長することによって形成される。バッファ層６は、核形成層５の上からＡｌＧａＮをエピタキシャル成長することによって形成される。
バッファ層６の形成工程は、この形態では、第１バッファ層９および第２バッファ層１０を、核形成層５の上からこの順に形成する工程を含む。第１バッファ層９は、核形成層５の上からＡｌαＧａ（１−α）Ｎをエピタキシャル成長することによって形成される。第２バッファ層１０は、第１バッファ層９の上からＡｌβＧａ（１−β）Ｎをエピタキシャル成長することによって形成される。
【００４７】
ダブルヘテロ積層構造７の形成工程は、バックバリア層１１、電子走行層１２およびトップバリア層１３を、バッファ層６の上にこの順に形成する工程を含む。
バックバリア層１１は、バッファ層６の上からＡｌＸＧａ（１−Ｘ）Ｎをエピタキシャル成長することによって形成される。電子走行層１２は、バックバリア層１１の上から、ＡｌａＩｎｂＧａ（１−ａ−ｂ）Ｎ（この形態では、ＧａＮ）をエピタキシャル成長することによって形成される。
【００４８】
トップバリア層１３は、電子走行層１２の上からＡｌＹＧａ（１−Ｙ）Ｎをエピタキシャル成長することによって形成される。トップバリア層１３は、電子走行層１２との界面の伝導帯エネルギ準位ＥＣが、フェルミエネルギ準位ＥＦよりも大きく（ＥＣ＞ＥＦ）なるように電子走行層１２の上に形成される。
電子供給層８は、電子走行層１２の上からＡｌＺＧａ（１−Ｚ）Ｎ（この形態ではＡｌＮ）をエピタキシャル成長することによって形成される。電子供給層８は、電子走行層１２およびトップバリア層１３の界面の伝導帯エネルギ準位ＥＣが、フェルミエネルギ準位ＥＦよりも小さく（ＥＣ＜ＥＦ）なるようにトップバリア層１３の上に形成される。
【００４９】
次に、図４Ｃを参照して、耐圧保持絶縁層２１が、電子供給層８の上に形成される。耐圧保持絶縁層２１の形成工程は、電子供給層８の上から、平坦化層２２、パッシベーション層２３およびスペーサ層２４をこの順に形成する工程を含む。
平坦化層２２は、電子走行層１２の上からＧａＮをエピタキシャル成長することによって形成される。パッシベーション層２３は、ＣＶＤ法によって形成されてもよい。パッシベーション層２３は、ＳｉＮを含んでいてもよい。スペーサ層２４は、ＣＶＤ法によって形成されてもよい。スペーサ層２４は、ＳｉＯ２を含んでいてもよい。
【００５０】
次に、図４Ｄを参照して、所定パターンを有するマスク４１が、耐圧保持絶縁層２１の上に形成される。マスク４１は、感光性樹脂からなるレジストマスクであってもよい。マスク４１は、貫通孔２５を形成すべき領域を露出させる開口４２を有している。
次に、耐圧保持絶縁層２１の不要な部分が除去される。耐圧保持絶縁層２１の不要な部分は、マスク４１を介するエッチング法によって除去されてもよい。これにより、耐圧保持絶縁層２１に、電子供給層８を露出させる貫通孔２５が形成される。貫通孔２５が形成された後、マスク４１は除去される。
【００５１】
次に、図４Ｅを参照して、酸化処理法によって、電子供給層８において耐圧保持絶縁層２１の貫通孔２５から露出する部分が酸化される。これにより、電子供給層８の酸化物４３が、耐圧保持絶縁層２１の貫通孔２５内に形成される。酸化物４３は、ＡｌＯＮまたはＡｌ２Ｏ３を含んでいてもよい。
酸化処理法は、プラズマ酸化処理法であってもよい。プラズマ酸化処理法は、酸素ガス雰囲気中で、電子供給層８において貫通孔２５から露出する部分が全て酸化するまで行われる。処理温度は、１００℃以上９００℃以下であってもよい。処理時間は、１時間以上１５時間以下であってもよい。酸素ガス中の酸素濃度は、３０％程度であってもよい。
【００５２】
プラズマ酸化法によれば、酸化物４３が形成された後、雰囲気中の酸素がトップバリア層１３に進入しないか、または、殆ど進入しない。したがって、トップバリア層１３の表面は、酸化しないか、または、殆ど酸化しない。
次に、図４Ｆを参照して、酸化物４３が除去される。これにより、電子供給層８に、耐圧保持絶縁層２１の貫通孔２５に連通する開口１５が形成され、開口１５および貫通孔２５を含む一つのゲートコンタクト孔２６が形成される。
【００５３】
また、酸化物４３の除去と共に、トップバリア層１３および電子走行層１２の間の界面においてゲートコンタクト孔２６から露出する領域の伝導帯エネルギ準位ＥＣが、フェルミエネルギ準位ＥＦよりも大きくなる（ＥＣ＞ＥＦ）。
酸化物４３は、エッチング法（たとえばウエットエッチング法）によって除去されてもよい。エッチング液は、硫酸および過酸化水素水を含むＳＰＭ（Sulfuric Acid Hydrogen Peroxide Mixture）であってもよい。酸化物４３は、酸素原子を含み、ガリウム原子を含まない点において、電子供給層８およびトップバリア層１３とは異なるエッチング選択比を有している。
【００５４】
したがって、酸化物４３の除去時において、電子供給層８およびトップバリア層１３は殆ど除去されない。これにより、トップバリア層１３において開口１５の底壁を形成する部分、および、トップバリア層１３において電子供給層８に接する部分は、互いに平坦な平坦面を形成する。
さらに、この工程は、電子走行層１２がトップバリア層１３によって被覆された状態で実施される。したがって、外気に対する電子走行層１２の暴露を回避できる。これにより、電子走行層１２の酸化を抑制できるから、チャネル抵抗の増加を抑制できる。
【００５５】
次に、図４Ｇを参照して、ゲート絶縁層３１が、トップバリア層１３の上に形成される。ゲート絶縁層３１は、この形態では、ゲートコンタクト孔２６の内壁を介して耐圧保持絶縁層２１の上に膜状に引き出されるように形成される。ゲート絶縁層３１は、この形態では、アモルファス状態のＳｉＯ２を含む。ゲート絶縁層３１は、ＣＶＤ法によって形成されてもよい。
【００５６】
次に、図４Ｈを参照して、ゲート電極層３２が、ゲート絶縁層３１の上に形成される。ゲート電極層３２は、ＣＶＤ法による導電層の形成工程や、エッチング法による導電層のパターニング工程を経て形成されてもよい。
次に、図４Ｉを参照して、所定パターンを有するマスク４５が、ゲート絶縁層３１の上に形成される。マスク４５は、感光性樹脂からなるレジストマスクであってもよい。マスク４５は、ドレインコンタクト孔３３およびソースコンタクト孔３４を形成すべき領域を露出させる開口４６を有している。
【００５７】
次に、ゲート絶縁層３１の不要な部分および耐圧保持絶縁層２１の不要な部分が、電子供給層８が露出するまで除去される。ゲート絶縁層３１の不要な部分および耐圧保持絶縁層２１の不要な部分は、マスク４５を介するエッチング法によってそれぞれ除去されてもよい。これにより、電子供給層８を露出させるドレインコンタクト孔３３およびソースコンタクト孔３４が形成される。マスク４５は、その後除去される。
【００５８】
次に、図４Ｊを参照して、ドレインコンタクト孔３３にドレイン電極３５が埋め込まれ、ソースコンタクト孔３４にソース電極３６が埋め込まれる。ドレイン電極３５およびソース電極３６は、ＣＶＤ法による導電層の形成工程や、エッチング法による導電層のパターニング工程を経て形成されてもよい。以上を含む工程を経て、半導体装置１が製造される。
【００５９】
図５は、本発明の第２実施形態に係る半導体装置５１を示す断面図である。以下では、半導体装置１において述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
半導体装置５１は、トップバリア層１３および電子供給層８の間に介在するキャップ層５２をさらに含む。キャップ層５２は、トップバリア層１３よりも酸化し難い性質を有している。キャップ層５２は、より具体的には、Ａｌを含まないIII族窒化物半導体からなる。キャップ層５２は、さらに具体的には、ＧａＮからなる。
【００６０】
キャップ層５２は、電子走行層１２の表層部において電子供給層８と対向する領域に、二次元電子ガス領域１４が形成される厚さを有している。キャップ層５２は、ゲートコンタクト孔２６の底部から露出している。ゲート絶縁層３１は、キャップ層５２に接している。
キャップ層５２は、トップバリア層１３の形成工程後、電子供給層８の形成工程に先立って、トップバリア層１３の上にＧａＮをエピタキシャル成長することによって形成される。
【００６１】
以上、半導体装置５１によれば、トップバリア層１３よりも酸化し難い性質を有するキャップ層５２が、ゲートコンタクト孔２６から露出し、ゲート絶縁層３１と接している。これにより、トップバリア層１３およびキャップ層５２によって電子走行層１２の直接的な酸化を抑制しながら、ゲートコンタクト孔２６から露出し、ゲート絶縁層３１に接する領域の酸化を抑制できる。その結果、チャネル抵抗の増加を抑制できるから、チャネル抵抗の安定性を高めることができる。
【００６２】
図６は、本発明の第３実施形態に係る半導体装置６１を示す断面図である。以下では、半導体装置１において述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
半導体装置６１は、トップバリア層１３およびゲート絶縁層３１の間に介在するバリア絶縁層６２をさらに含む。バリア絶縁層６２は、酸化物絶縁材料以外の絶縁材料からなり、トップバリア層１３の酸化を抑制する。たとえば、ゲート絶縁層３１が酸化物絶縁材料からなる場合、バリア絶縁層６２は、ゲート絶縁層３１によるトップバリア層１３の酸化を抑制する。
【００６３】
バリア絶縁層６２は、より具体的には、アモルファス状態のＡｌγＧａ（１−γ）Ｎ（０＜γ≦１）を含む。バリア絶縁層６２は、この形態では、アモルファス状態のＡｌＮからなる。バリア絶縁層６２は、電子供給層８の開口１５においてトップバリア層１３と接している。
これにより、結晶状態のＡｌＮからなる電子供給層８、および、アモルファス状態のＡｌＮからなるバリア絶縁層６２が同一平面（トップバリア層１３の表面）上に位置している。バリア絶縁層６２の厚さは、１ｎｍ以上５ｎｍ以下（たとえば１．５ｎｍ程度）であってもよい。
【００６４】
バリア絶縁層６２は、圧電性を伴わない。電子走行層１２の表層部においてバリア絶縁層６２と対向する領域では、伝導帯エネルギ準位ＥＣがフェルミエネルギ準位ＥＦよりも大きい（ＥＣ＞ＥＦ）という状態が保持されている。したがって、定常状態において、電子走行層１２の表層部においてゲート電極層３２の直下の領域に、二次元電子ガス領域１４は形成されない。
【００６５】
バリア絶縁層６２およびゲート絶縁層３１の間の境界領域には、バリア絶縁層６２の絶縁材料およびゲート絶縁層３１の絶縁材料が混晶化した混晶化層（図示せず）が形成されていてもよい。この混晶化層は、酸化物絶縁体を含んでいてもよい。
バリア絶縁層６２は、この形態では、ゲート絶縁層３１に被覆された状態を保ちながら、ゲートコンタクト孔２６の内壁を介して耐圧保持絶縁層２１の上に膜状に引き出されている。バリア絶縁層６２は、耐圧保持絶縁層２１の表面を被覆している。バリア絶縁層６２は、この形態では、耐圧保持絶縁層２１の表面のほぼ全面を被覆している。
【００６６】
ドレインコンタクト孔３３およびソースコンタクト孔３４は、この形態では、電子供給層８を露出させるように、ゲート絶縁層３１、バリア絶縁層６２および耐圧保持絶縁層２１を貫通している。
バリア絶縁層６２の形成工程は、ゲート絶縁層３１の形成工程に先立って実施される。バリア絶縁層６２の形成工程では、トップバリア層１３において電子供給層８の開口１５から露出する部分の上にバリア絶縁層６２が形成される。
【００６７】
バリア絶縁層６２は、ゲートコンタクト孔２６の内壁を介して耐圧保持絶縁層２１の上に膜状に引き出されるように形成される。バリア絶縁層６２は、ＡＬＤ（Atomic Layer Deposition）法によって形成されてもよい。処理温度は、３００℃以上６００℃以下であってもよい。
ゲート絶縁層３１の形成工程の後、バリア絶縁層６２およびゲート絶縁層３１に対して、アニール処理が実施されてもよい。アニール処理は、バリア絶縁層６２およびゲート絶縁層３１が結晶化しなければ、５００℃以上９００℃以下の温度で実施されてもよい。
【００６８】
以上、半導体装置６１によれば、トップバリア層１３およびゲート絶縁層３１の間に、アモルファス状態のＡｌγＧａ（１−γ）Ｎ（０＜γ≦１）を含むバリア絶縁層６２が介在している。これにより、トップバリア層１３の酸化を抑制できる。
また、バリア絶縁層６２によれば、トップバリア層１３およびゲート絶縁層３１の間の領域におけるＧａ−Ｏ結合の生成を抑制できる。Ｇａ−Ｏ結合は、電荷トラップとして機能することで知られている。Ｇａ−Ｏ結合の生成を抑制することにより、電荷トラップの経時的な蓄積を抑制できる。これにより、ゲート閾値電圧Ｖｔｈの不所望な経時的な変動（増加）を抑制できる。
【００６９】
バリア絶縁層６２は、半導体装置５１に適用されてもよい。また、キャップ層５２は、半導体装置６１に適用されてもよい。つまり、半導体装置５１および半導体装置６１は、半導体装置１の構造に加えて、キャップ層５２およびバリア絶縁層６２の双方を備えていてもよい。
図７は、本発明の第４実施形態に係る半導体装置１０１を示す断面図である。図８は、図７に示す領域VIIの拡大図である。
【００７０】
半導体装置１０１は、III族窒化物半導体を含むＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）を備えた基本形態を有している。
図７を参照して、半導体装置１０１は、基板１０２を含む。基板１０２は、Ｓｉ基板、ＳｉＣ基板、サファイア基板、ＧａＮ基板等であってもよい。基板は、この形態では、Ｓｉ基板からなる。基板１０２は、一方側の第１主面１０３および他方側の第２主面１０４を含む。
【００７１】
基板１０２の第１主面１０３の上には、バッファ層１０５、電子走行層１０６および電子供給層１０７が、この順に形成されている。バッファ層１０５は、ＡｌＮを含んでいてもよい。電子走行層１０６は、Ｇａを含むIII族窒化物半導体からなる。電子走行層１０６は、より具体的には、ＡｌａＩｎｂＧａ（１−ａ−ｂ）Ｎ（０≦ａ＋ｂ≦１）を含む。電子走行層１０６は、この形態では、ＧａＮからなる。電子走行層１０６の厚さは、０．１μｍ以上３．０μｍ以下であってもよい。
【００７２】
電子供給層１０７は、結晶状態のＡｌＸＧａ（１−Ｘ）Ｎ（０＜Ｘ≦１）を含む。Ａｌ組成比Ｘは、この形態では、１である。つまり、電子供給層１０７は、結晶状態のＡｌＮからなる。電子供給層１０７の厚さは、１ｎｍ以上５ｎｍ以下（たとえば２ｎｍ程度）であってもよい。
電子供給層１０７には、電子走行層１０６を露出させる開口１０８が形成されている。電子走行層１０６は、開口１０８から露出する露出部、および、電子供給層１０７によって被覆された被覆部を有している。電子走行層１０６の露出部および被覆部は、一体的に連なる平坦面を形成している。電子走行層１０６の露出部は、電子走行層１０６の被覆部に対して基板１０２に向けて一段窪むように形成されていない。
【００７３】
電子走行層１０６および電子供給層１０７の境界領域において電子走行層１０６の表層部には、２ＤＥＧ（Two Dimensional Electron Gas：二次元電子ガス）が形成されている。２ＤＥＧは、ピエゾ分極および電子供給層１０７の自発分極によって形成される。ピエゾ分極は、電子走行層１０６および電子供給層１０７の間の格子不整合に起因して形成される。
【００７４】
一方、電子供給層１０７において開口１０８が形成された部分では、電子走行層１０６は電子供給層１０７に接していないので、２ＤＥＧは形成されない。したがって、半導体装置１０１は、ノーマリオフ構造を有している。
図７および図８を参照して、電子供給層１０７の上には、耐圧保持絶縁層１１０（絶縁層）が形成されている。耐圧保持絶縁層１１０は、この形態では、電子供給層１０７の上からこの順に積層された、平坦化層１１１、パッシベーション層１１２およびスペーサ層１１３を含む積層構造を有している。
【００７５】
平坦化層１１１は、電子供給層１０７を被覆している。平坦化層１１１は、電子供給層１０７の上において、平坦性を向上させるために形成されている。平坦化層１１１は、ＧａＮを含んでいてもよい。平坦化層１１１の厚さは、１ｎｍ以上５ｎｍ以下（たとえば２ｎｍ程度）であってもよい。
パッシベーション層１１２は、平坦化層１１１を被覆している。パッシベーション層１１２は、ＳｉＮを含んでいてもよい。パッシベーション層１１２は、電荷のトラップを防ぎ、耐圧保持絶縁層１１０の絶縁特性を維持する。パッシベーション層１１２の厚さは、１ｎｍ以上４０ｎｍ以下（たとえば２５ｎｍ程度）であってもよい。
【００７６】
スペーサ層１１３は、パッシベーション層１１２を被覆している。スペーサ層１１３の厚さは、平坦化層１１１の厚さおよびパッシベーション層１１２の厚さよりも大きい。スペーサ層１１３は、後述するゲート電極層１３１を電子供給層１０７からの離間させるために形成されている。スペーサ層１１３は、ＳｉＯ２を含んでいてもよい。スペーサ層１１３の厚さは、１０ｎｍ以上１００ｎｍ以下（たとえば３０ｎｍ程度）であってもよい。
【００７７】
耐圧保持絶縁層１１０には、電子供給層１０７の開口１０８に連通する貫通孔１１４が形成されている。貫通孔１１４は、開口１０８との間で、一つのコンタクト孔１１５を形成している。
コンタクト孔１１５は、断面視において、開口面積が底面積よりも大きいテーパ形状に形成されている。コンタクト孔１１５の開口エッジ部は、コンタクト孔１１５内に向かう湾曲面を有している。
【００７８】
図７を参照して、電子供給層１０７の開口１０８において電子走行層１０６の上には、バリア絶縁層１２１が形成されている。バリア絶縁層１２１は、アモルファス状態のＡｌＹＧａ（１−Ｙ）Ｎ（０＜Ｙ≦１）を含む。Ａｌ組成比Ｙは、この形態では、１である。つまり、バリア絶縁層１２１は、アモルファス状態のＡｌＮからなる。
バリア絶縁層１２１の厚さは、電子供給層１０７の厚さ以下であってもよいし、電子供給層１０７の厚さ以上であってもよい。バリア絶縁層１２１の厚さは、１ｎｍ以上５ｎｍ以下（たとえば１．５ｎｍ程度）であってもよい。
【００７９】
バリア絶縁層１２１は、圧電性を伴わない。したがって、電子走行層１０６およびバリア絶縁層１２１の境界領域において、電子走行層１０６の表層部には、２ＤＥＧは形成されない。バリア絶縁層１２１は、電子供給層１０７に含まれるガリウム原子が酸素原子と結合するのを抑制する。
バリア絶縁層１２１は、電子供給層１０７の開口１０８において電子供給層１０７と接している。これにより、結晶状態のＡｌＮからなる電子供給層１０７、および、アモルファス状態のＡｌＮからなるバリア絶縁層１２１が同一平面上に位置している。
【００８０】
バリア絶縁層１２１は、さらに、コンタクト孔１１５の内壁を介して耐圧保持絶縁層１１０の上に膜状に引き出されている。これにより、バリア絶縁層１２１は、耐圧保持絶縁層１１０の表面を被覆している。バリア絶縁層１２１は、この形態では、耐圧保持絶縁層１１０の表面のほぼ全面を被覆している。
電子供給層１０７の開口１０８においてバリア絶縁層１２１の上には、ゲート絶縁層１２２が形成されている。ゲート絶縁層１２２は、酸化物絶縁材料を含む。ゲート絶縁層１２２は、アモルファス状態の酸化物絶縁材料を含むことが好ましい。ゲート絶縁層１２２の厚さは、５ｎｍ以上４０ｎｍ以下（たとえば１５ｎｍ程度）であってもよい。
【００８１】
酸化物絶縁材料は、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＳｉＯまたはＨｆＯ２のうちの少なくとも１種を含む。ゲート絶縁層１２２は、ＳｉＯ２層、ＳｉＯＮ層、Ａｌ２Ｏ３層、ＨｆＳｉＯ層またはＨｆＯ２層からなる単層構造を有していてもよい。ゲート絶縁層１２２は、ＳｉＯ２層、ＳｉＯＮ層、Ａｌ２Ｏ３層、ＨｆＳｉＯ層またはＨｆＯ２層のうちの少なくとも１層を含む積層構造を有していてもよい。
【００８２】
ゲート絶縁層１２２は、酸化物絶縁材料に加えて、ＳｉＮを含んでいてもよい。この場合、ゲート絶縁層１２２は、ＳｉＯ２層、ＳｉＯＮ層、Ａｌ２Ｏ３層、ＨｆＳｉＯ層またはＨｆＯ２層のうちの少なくとも１種の酸化物絶縁材料層と、ＳｉＮ層と、を含む積層構造を有していてもよい。ゲート絶縁層１２２は、この形態では、アモルファス状態のＳｉＯ２層からなる。
【００８３】
ゲート絶縁層１２２は、バリア絶縁層１２１の上において、コンタクト孔１１５の内壁を介して耐圧保持絶縁層１１０の上に膜状に引き出されている。これにより、ゲート絶縁層１２２は、耐圧保持絶縁層１１０を挟んで電子供給層１０７に対向している。また、ゲート絶縁層１２２は、バリア絶縁層１２１を介して耐圧保持絶縁層１１０の表面を被覆している。
【００８４】
ゲート絶縁層１２２は、この形態では、耐圧保持絶縁層１１０の表面のほぼ全面を被覆している。バリア絶縁層１２１およびゲート絶縁層１２２の間の境界領域には、バリア絶縁層１２１の絶縁材料およびゲート絶縁層１２２の絶縁材料が混晶化した混晶化層（図示せず）が形成されていてもよい。この混晶化層は、酸化物絶縁体を含んでいてもよい。
ゲート絶縁層１２２の上には、層間絶縁層１２３が形成されている。層間絶縁層１２３は、ゲート絶縁層１２２の表面のほぼ全面を被覆していてもよい。層間絶縁層１２３は、単一の絶縁材料層を含む単層構造を有していてもよい。層間絶縁層１２３は、複数の絶縁材料層が積層された積層構造を有していてもよい。層間絶縁層１２３は、ＳｉＯ２層および／またはＳｉＮ層を含んでいてもよい。
【００８５】
層間絶縁層１２３には、ゲート開口１２４、ドレイン開口１２５およびソース開口１２６が間隔を空けて形成されている。ゲート開口１２４は、層間絶縁層１２３において電子供給層１０７の開口１０８に対向する領域に形成されている。ゲート開口１２４は、層間絶縁層１２３を貫通し、ゲート絶縁層１２２を露出させている。
ドレイン開口１２５およびソース開口１２６は、層間絶縁層１２３において電子供給層１０７に対向する領域にそれぞれ形成されている。ドレイン開口１２５およびソース開口１２６は、層間絶縁層１２３、ゲート絶縁層１２２および耐圧保持絶縁層１１０を貫通し、電子供給層１０７をそれぞれ露出させている。
【００８６】
ゲート開口１２４には、ゲート電極層１３１が埋め込まれている。ゲート電極層１３１は、ゲート下地層１３２およびゲート埋め込み層１３３を含む積層構造を有している。ゲート下地層１３２は、ＴｉＮ層を含んでいてもよい。ゲート埋め込み層１３３は、Ｗ（タングステン）層を含んでいてもよい。
ゲート下地層１３２は、ゲート開口１２４内に凹状の空間が区画されるように、ゲート開口１２４の内壁に沿って膜状に形成されている。ゲート埋め込み層１３３は、ゲート下地層１３２によって区画された凹状の空間を埋めている。
【００８７】
ゲート電極層１３１は、ゲート開口１２４から露出する露出部を有している。ゲート電極層１３１の露出部は、バリア電極層１３４によって被覆されている。バリア電極層１３４は、ゲート電極層１３１の上からこの順に積層されたＴｉ層、ＴｉＮ層およびＡｌＣｕ層を含む積層構造を有していてもよい。
ドレイン開口１２５には、ドレイン電極層１４１が埋め込まれている。ドレイン電極層１４１は、ドレイン下地層１４２およびドレイン埋め込み層１４３を含む積層構造を有している。ドレイン下地層１４２は、Ｔｉ層を含んでいてもよい。ドレイン埋め込み層１４３は、Ａｌ層を含んでいてもよい。
【００８８】
ドレイン下地層１４２は、ドレイン開口１２５内に凹状の空間が区画されるように、ドレイン開口１２５の内壁に沿って膜状に形成されている。ドレイン埋め込み層１４３は、ドレイン下地層１４２によって区画された凹状の空間を埋めている。
ソース開口１２６には、ソース電極層１５１が埋め込まれている。ソース電極層１５１は、ソース下地層１５２およびソース埋め込み層１５３を含む積層構造を有している。ソース下地層１５２は、Ｔｉ層を含んでいてもよい。ソース埋め込み層１５３は、Ａｌ層を含んでいてもよい。
【００８９】
ソース下地層１５２は、ソース開口１２６内に凹状の空間が区画されるように、ソース開口１２６の内壁に沿って膜状に形成されている。ソース埋め込み層１５３は、ソース下地層１５２によって区画された凹状の空間を埋めている。
ゲート電極層１３１およびドレイン電極層１４１の間の距離は、ゲート電極層１３１およびソース電極層１５１の間の距離よりも大きくてもよい。ゲート電極層１３１およびドレイン電極層１４１の間の距離は、２μｍ以上５μｍ以下（たとえば３．５μｍ程度）であってもよい。ゲート電極層１３１およびソース電極層１５１の間の距離は、０．５μｍ以上２．０μｍ以下（たとえば１．０μｍ程度）であってもよい。
【００９０】
ゲート絶縁層１２２の表面においてゲート電極層１３１の周囲の領域には、フィールドプレート１６０が形成されていてもよい。フィールドプレート１６０は、ゲート電極層１３１に対する電界集中を緩和する。フィールドプレート１６０は、この形態では、ゲート絶縁層１２２を挟んでバリア絶縁層１２１に対向している。
フィールドプレート１６０は、層間絶縁層１２３によって被覆されている。フィールドプレート１６０は、ゲート電極層１３１から少なくとも０．１μｍ以上間隔を空けて形成されている。フィールドプレート１６０は、ＴｉＮ層を含んでいてもよい。
【００９１】
フィールドプレート１６０は、この形態では、第１フィールドプレート１６１および第２フィールドプレート１６２を含む。第１フィールドプレート１６１は、ゲート絶縁層１２２の表面においてゲート電極層１３１およびドレイン電極層１４１の間の領域に形成されている。第２フィールドプレート１６２は、ゲート絶縁層１２２の表面においてゲート電極層１３１およびソース電極層１５１の間の領域に形成されている。
【００９２】
第１フィールドプレート１６１および第２フィールドプレート１６２には、この形態では、ソース電圧が印加されている。つまり、第１フィールドプレート１６１および第２フィールドプレート１６２は、この形態では、ソース電極層１５１と同電位を成している。
第１フィールドプレート１６１および第２フィールドプレート１６２のいずれか一方または双方は、ゲート電極層１３１、ドレイン電極層１４１およびソース電極層１５１から電気的に解放されていてもよい。つまり、第１フィールドプレート１６１および第２フィールドプレート１６２のいずれか一方または双方は、電気的に浮遊状態であってもよい。
【００９３】
第１フィールドプレート１６１の幅は、第２フィールドプレート１６２の幅よりも大きくてもよい。第１フィールドプレート１６１の幅は、０．５μｍ以上であってもよい。第１フィールドプレート１６１の幅は、０．５μｍ未満であってもよい。
フィールドプレート１６０およびゲート絶縁層１２２の間の領域に別の絶縁層を介在させることにより、フィールドプレート１６０およびバリア絶縁層１２１の間の距離を調節してもよい。この場合、フィールドプレート１６０およびバリア絶縁層１２１の間の距離は、３０μｍ以上１００μｍ以下（たとえば５０μｍ程度）であってもよい。
【００９４】
図９は、図７に示す半導体装置１０１のゲート閾値電圧Ｖｔｈの経時特性を示すグラフである。ゲート閾値電圧Ｖｔｈは、ドレイン電流ＩＤが流れ始めるゲート・ソース間電圧ＶＧＳである。
図９に示すグラフは、ＨＴＧＢ（High Temperature Gate Bias）シミュレーション試験によって求められている。この試験では、所定（たとえば＋５Ｖ程度）のゲート・ソース間電圧ＶＧＳを、１５０℃の温度下で１００時間印加し続けた場合のゲート閾値電圧Ｖｔｈの変化が調べられている。
【００９５】
図９には、第１特性Ｓ１、第２特性Ｓ２および第３特性Ｓ３（実線参照）が示されている。第１特性Ｓ１、第２特性Ｓ２および第３特性Ｓ３は、半導体装置１０１のゲート閾値電圧Ｖｔｈの経時特性をそれぞれ示す。図９には、第４特性Ｓ４、第５特性Ｓ５および第６特性Ｓ６（破線参照）が示されている。第４特性Ｓ４、第５特性Ｓ５および第６特性Ｓ６は、参考例に係る半導体装置のゲート閾値電圧Ｖｔｈの経時特性をそれぞれ示す。
【００９６】
参考例に係る半導体装置は、バリア絶縁層１２１を有していない点を除いて、半導体装置１０１とほぼ同様の構造を有している。参考例に係る半導体装置についての具体的な説明は省略する。
第１特性Ｓ１、第２特性Ｓ２および第３特性Ｓ３は、バリア絶縁層１２１の厚さが３ｎｍ程度であり、ゲート絶縁層１２２の厚さが１５ｎｍ程度である場合のゲート閾値電圧Ｖｔｈの経時特性を示している。第４特性Ｓ４、第５特性Ｓ５および第６特性Ｓ６は、ゲート絶縁層１２２の厚さが１５ｎｍ程度である場合のゲート閾値電圧Ｖｔｈの経時特性を示している。
【００９７】
図９を参照して、１０時間経過前の数値は安定していない。したがって、以下では、１０時間経過後から１００時間に至るまでの範囲について述べる。
第１特性Ｓ１を参照して、ゲート・ソース間電圧ＶＧＳを１０時間印加し続けた時のゲート閾値電圧Ｖｔｈは０．２Ｖであり、１００時間印加し続けた時のゲート閾値電圧Ｖｔｈは、０．３５Ｖであった。ゲート閾値電圧Ｖｔｈの変動率は１７５％であった。
【００９８】
第２特性Ｓ２を参照して、ゲート・ソース間電圧ＶＧＳを１０時間印加し続けた時のゲート閾値電圧Ｖｔｈは、０．３Ｖであり、１００時間印加し続けた時のゲート閾値電圧Ｖｔｈは、０．４５Ｖであった。ゲート閾値電圧Ｖｔｈの変動率は１５０％であった。
第３特性Ｓ３を参照して、ゲート・ソース間電圧ＶＧＳを１０時間印加し続けた時のゲート閾値電圧Ｖｔｈは、０．３Ｖであり、１００時間印加し続けた時のゲート閾値電圧Ｖｔｈは、０．５Ｖであった。ゲート閾値電圧Ｖｔｈの変動率は１６７％であった。
【００９９】
以上の結果から、半導体装置１０１によれば、所定のゲート・ソース間電圧ＶＧＳを１００時間印加し続けた場合、ゲート閾値電圧Ｖｔｈの変動率を１８０％以下に抑制できることが分かった。
これに対して、第４特性Ｓ４、第５特性Ｓ５および第６特性Ｓ６を参照して、参考例に係る半導体装置によれば、所定のゲート・ソース間電圧ＶＧＳを１００時間印加し続けた場合、ゲート閾値電圧Ｖｔｈの変動率は２００％以上であった。
【０１００】
以上、半導体装置１０１によれば、Ｇａを含む電子走行層１０６および酸化物絶縁材料を含むゲート絶縁層１２２との間に、アモルファス状態のＡｌＹＧａ（１−Ｙ）Ｎ（０＜Ｙ≦１）を含むバリア絶縁層１２１が形成されている。
これにより、電子走行層１０６およびゲート絶縁層１２２が互いに接することを抑制できる。その結果、電子走行層１０６およびゲート絶縁層１２２の間の領域において、ガリウム原子および酸素原子が結合して成るＧａ−Ｏ結合の生成を抑制できる。よって、ゲート閾値電圧Ｖｔｈの経時的な増加を抑制できる（図９参照）。
【０１０１】
また、バリア絶縁層１２１は、アモルファス状態であるため、結晶欠陥のリスクを低減できる。したがって、バリア絶縁層１２１の結晶欠陥に起因するゲートリーク電流を抑制できる。
図１０Ａ〜図１０Ｍは、図７に示す半導体装置１０１の製造方法の一例を示す断面図である。
【０１０２】
図１０Ａを参照して、まず、基板１０２が用意される。基板１０２は、この形態では、Ｓｉ基板である。次に、バッファ層１０５、電子走行層１０６および電子供給層１０７が、基板１０２の第１主面１０３の上にこの順に形成される。バッファ層１０５、電子走行層１０６および電子供給層１０７は、エピタキシャル成長法によってそれぞれ形成される。
【０１０３】
バッファ層１０５は、より具体的には、基板１０２の上からＡｌＮをエピタキシャル成長することによって形成される。電子走行層１０６は、バッファ層１０５の上からＡｌａＩｎｂＧａ（１−ａ−ｂ）Ｎ（この形態では、ＧａＮ）をエピタキシャル成長することによって形成される。電子供給層１０７は、電子走行層１０６の上からＡｌＸＧａ（１−Ｘ）Ｎ（この形態では、ＡｌＮ）をエピタキシャル成長することによって形成される。
【０１０４】
次に、図１０Ｂを参照して、耐圧保持絶縁層１１０が、電子供給層１０７の上に形成される。耐圧保持絶縁層１１０の形成工程は、電子供給層１０７の上から、平坦化層１１１、パッシベーション層１１２およびスペーサ層１１３をこの順に形成する工程を含む（図８も併せて参照）。
平坦化層１１１は、電子走行層１０６の上からＧａＮをエピタキシャル成長することによって形成される。パッシベーション層１１２は、ＣＶＤ法によって形成されてもよい。パッシベーション層１１２は、ＳｉＮを含んでいてもよい。スペーサ層１１３は、ＣＶＤ法によって形成されてもよい。スペーサ層１１３は、ＳｉＯ２を含んでいてもよい。
【０１０５】
次に、図１０Ｃを参照して、所定パターンを有するマスク１７１が、耐圧保持絶縁層１１０の上に形成される。マスク１７１は、感光性樹脂からなるレジストマスクであってもよい。マスク１７１は、貫通孔１１４を形成すべき領域を露出させる開口１７２を有している。
次に、耐圧保持絶縁層１１０の不要な部分が除去される。耐圧保持絶縁層１１０の不要な部分は、マスク１７１を介するエッチング法によって除去されてもよい。これにより、耐圧保持絶縁層１１０に貫通孔１１４が形成される。貫通孔１１４が形成された後、マスク１７１は除去される。
【０１０６】
次に、図１０Ｄを参照して、酸化処理法によって、電子供給層１０７において耐圧保持絶縁層１１０の貫通孔１１４から露出する部分が酸化される。これにより、耐圧保持絶縁層１１０の貫通孔１１４内に、電子供給層１０７の酸化物１７３が形成される。酸化物１７３は、ＡｌＯＮまたはＡｌ２Ｏ３を含んでいてもよい。
酸化処理法は、プラズマ酸化処理法であってもよい。プラズマ酸化処理法は、酸素ガス雰囲気中で、電子供給層１０７において貫通孔１１４から露出する部分が全て酸化するまで行われる。処理温度は、１００℃以上９００℃以下であってもよい。処理時間は、１時間以上１５時間以下であってもよい。酸素ガス中の酸素濃度は、３０％程度であってもよい。
【０１０７】
プラズマ酸化法によれば、酸化物１７３が形成されると、雰囲気中の酸素が電子走行層１０６に進入しないか、または、殆ど進入しない。したがって、電子走行層１０６の表面部は、酸化しないか、または、殆ど酸化しない。
次に、図１０Ｅを参照して、酸化物１７３が除去される。酸化物１７３は、エッチング法（たとえばウエットエッチング法）によって除去されてもよい。エッチング液は、硫酸および過酸化水素水を含むＳＰＭ（Sulfuric Acid Hydrogen Peroxide Mixture）であってもよい。
【０１０８】
酸化物１７３は、電子供給層１０７とは異なるエッチング選択比を有している。したがって、酸化物１７３の除去時において、電子供給層１０７は殆ど除去されない。これにより、貫通孔１１４に連通する開口１０８が、電子供給層１０７に形成される。開口１０８は、貫通孔１１４との間で一つのコンタクト孔１１５を形成する。
酸化物１７３は、Ｇａ（ガリウム）を含まない。酸化物１７３は、電子走行層１０６とは異なるエッチング選択比を有している。したがって、酸化物１７３の除去時において、電子走行層１０６は殆ど除去されない。これにより、電子走行層１０６において開口１０８の底壁を形成する部分、および、電子走行層１０６において電子供給層１０７に接する部分は、互いに平坦な平坦面を形成する。
【０１０９】
次に、図１０Ｆを参照して、バリア絶縁層１２１が、電子走行層１０６において開口１０８から露出する部分の上に形成される。バリア絶縁層１２１は、この形態では、コンタクト孔１１５の内壁を介して耐圧保持絶縁層１１０の上に膜状に引き出されるように形成される。バリア絶縁層１２１は、アモルファス状態のＡｌＹＧａ（１−Ｙ）Ｎ（この形態では、ＡｌＮ）を含む。バリア絶縁層１２１は、ＡＬＤ（Atomic Layer Deposition）法によって形成されてもよい。処理温度は、３００℃以上６００℃以下であってもよい。
【０１１０】
次に、ゲート絶縁層１２２が、バリア絶縁層１２１の上に形成される。ゲート絶縁層１２２は、この形態では、コンタクト孔１１５の内壁を介して耐圧保持絶縁層１１０の上に膜状に引き出されるように形成される。ゲート絶縁層１２２は、この形態では、アモルファス状態のＳｉＯ２を含む。ゲート絶縁層１２２は、ＡＬＤ法によって形成されてもよい。
【０１１１】
次に、バリア絶縁層１２１およびゲート絶縁層１２２に対して、アニール処理が実施される。アニール処理は、バリア絶縁層１２１およびゲート絶縁層１２２が結晶化しなければ、５００℃以上９００℃以下の温度で実施されてもよい。
次に、図１０Ｇを参照して、ゲート絶縁層１２２の上に、導電体層１７４が形成される。導電体層１７４は、この形態では、ＴｉＮを含む。導電体層１７４は、ＣＶＤ法によって形成されてもよい。
【０１１２】
次に、図１０Ｈを参照して、所定パターンを有するマスク１７５が、導電体層１７４の上に形成される。マスク１７５は、感光性樹脂からなるレジストマスクであってもよい。マスク１７５は、フィールドプレート１６０を形成すべき領域を被覆している。
次に、導電体層１７４の不要な部分が除去される。導電体層１７４の不要な部分は、マスク１７５を介するエッチング法によって除去されてもよい。これにより、フィールドプレート１６０が形成される。フィールドプレート１６０は、ゲート絶縁層１２２の上に別の絶縁層を形成した後、当該別の絶縁層の上に形成されてもよい。
【０１１３】
次に、図１０Ｉを参照して、層間絶縁層１２３が、ゲート絶縁層１２２の上に形成される。層間絶縁層１２３は、フィールドプレート１６０を被覆する。層間絶縁層１２３は、この形態では、ＳｉＯ２を含む。層間絶縁層１２３は、ＣＶＤ法によって形成されてもよい。
次に、図１０Ｊを参照して、所定パターンを有するマスク１７６が、層間絶縁層１２３の上に形成される。マスク１７６は、感光性樹脂からなるレジストマスクであってもよい。マスク１７６は、層間絶縁層１２３においてゲート開口１２４を形成すべき領域を露出させる開口１７７を有している。
【０１１４】
次に、層間絶縁層１２３の不要な部分が除去される。層間絶縁層１２３の不要な部分は、マスク１７６を介するエッチング法によって除去されてもよい。これにより、層間絶縁層１２３にゲート開口１２４が形成される。マスク１７６はその後除去される。
次に、図１０Ｋを参照して、ゲート電極層１３１およびバリア電極層１３４が形成される。ゲート電極層１３１の形成工程は、ゲート下地層１３２およびゲート埋め込み層１３３を形成する工程を含む。
【０１１５】
ゲート下地層１３２は、ゲート開口１２４内に凹状の空間が区画されるように、ゲート開口１２４の内壁に沿って膜状に形成される。ゲート下地層１３２は、ＴｉＮ層を含む。ゲート下地層１３２は、スパッタ法によって形成されてもよい。
ゲート埋め込み層１３３は、ゲート開口１２４内においてゲート下地層１３２によって区画された凹状の空間を埋めるように形成される。ゲート埋め込み層１３３は、Ｗ（タングステン）層を含む。ゲート埋め込み層１３３は、ＣＶＤ法によって形成されてもよい。
【０１１６】
バリア電極層１３４は、ゲート電極層１３１においてゲート開口１２４から露出する露出部を被覆するように形成される。バリア電極層１３４の形成工程は、この形態では、Ｔｉ層、ＴｉＮ層およびＡｌＣｕ層を、ゲート電極層１３１の上からこの順に形成する工程を含む。Ｔｉ層、ＴｉＮ層およびＡｌＣｕ層は、それぞれスパッタ法によって形成されてもよい。
【０１１７】
次に、図１０Ｌを参照して、所定パターンを有するマスク１７８が、層間絶縁層１２３の上に形成される。マスク１７８は、感光性樹脂からなるレジストマスクであってもよい。マスク１７８は、層間絶縁層１２３においてドレイン開口１２５およびソース開口１２６を形成すべき領域を露出させる開口１７９を有している。
次に、層間絶縁層１２３の不要な部分が除去される。層間絶縁層１２３の不要な部分は、マスク１７８を介するエッチング法によって除去されてもよい。これにより、層間絶縁層１２３にドレイン開口１２５およびソース開口１２６が形成される。マスク１７８はその後除去される。
【０１１８】
次に、図１０Ｍを参照して、ドレイン電極層１４１およびソース電極層１５１が形成される。ドレイン電極層１４１およびソース電極層１５１の形成工程は、ドレイン下地層１４２およびソース下地層１５２、ならびに、ドレイン埋め込み層１４３およびソース埋め込み層１５３を形成する工程をそれぞれ含む。
ドレイン下地層１４２およびソース下地層１５２は、ドレイン開口１２５およびソース開口１２６に凹状の空間が区画されるように、ドレイン開口１２５およびソース開口１２６の内壁に沿って膜状にそれぞれ形成される。ドレイン下地層１４２およびソース下地層１５２は、Ｔｉ層をそれぞれ含む。ドレイン下地層１４２およびソース下地層１５２は、スパッタ法によって同時に形成されてもよい。
【０１１９】
ドレイン埋め込み層１４３およびソース埋め込み層１５３は、ドレイン開口１２５およびソース開口１２６内においてドレイン下地層１４２およびソース下地層１５２によって区画された凹状の空間を埋めるようにそれぞれ形成される。
ドレイン埋め込み層１４３およびソース埋め込み層１５３は、Ａｌ層をそれぞれ含む。ドレイン埋め込み層１４３およびソース埋め込み層１５３は、ＣＶＤ法によって同時に形成されてもよい。以上を含む工程を経て、半導体装置１０１が製造される。
【０１２０】
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施できる。
たとえば、第３実施形態では、バリア絶縁層６２がアモルファス状態のＡｌγＧａ（１−γ）Ｎ（ＡｌＮ）を含む例について説明した。
しかし、バリア絶縁層６２は、アモルファス状態のＡｌγＧａ（１−γ）Ｎ（ＡｌＮ）に代えてまたはこれに加えて、アモルファス状態のＳｉＮを含んでいてもよい。つまり、バリア絶縁層６２は、アモルファス状態のＡｌγＧａ（１−γ）Ｎ（ＡｌＮ）に代えて、アモルファス状態のＳｉＮ層からなる単層構造を有していてもよい。
【０１２１】
また、バリア絶縁層６２は、アモルファス状態のＳｉＮ層、および、アモルファス状態のＳｉＮ層の上に形成されたアモルファス状態のＡｌγＧａ（１−γ）Ｎ（ＡｌＮ）層を含む積層構造を有していてもよい。
また、バリア絶縁層６２は、アモルファス状態のＡｌγＧａ（１−γ）Ｎ（ＡｌＮ）層、および、アモルファス状態のＡｌγＧａ（１−γ）Ｎ（ＡｌＮ）層の上に形成されたアモルファス状態のＳｉＮ層を含む積層構造を有していてもよい。
【０１２２】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
以下、この明細書および図面（図７〜図９，図１０Ａ〜図１０Ｍ）から抽出される特徴の例を示す。
特許文献（JP2011-192834）には、ＨＥＭＴ（High Electron Mobility Transistor）を備えた半導体装置が開示されている。この半導体装置は、ＧａＮ層（電子走行層）を含む。ＧａＮ層の上には、ＡｌＧａＮ層（電子供給層）が形成されている。
【０１２３】
ＡｌＧａＮ層は、ＧａＮ層を露出させる開口を有している。ＡｌＧａＮ層の開口内には、ＳｉＯ２を含むゲート酸化層が形成されている。ゲート酸化層の上には、ゲート電極層が形成されている。
ＨＥＭＴを備えた半導体装置では、ゲート閾値電圧が経時的に増加するという問題がある。本願発明者は、電子走行層の上にゲート酸化層が形成された構造が、この問題の原因の一端を形成している点を突き止めた。
【０１２４】
すなわち、電子走行層の上にゲート酸化層が形成された構造では、電子走行層およびゲート酸化層の間の境界領域において、ガリウム原子および酸素原子が結合して成るＧａ−Ｏ結合が生成される。このＧａ−Ｏ結合は、電荷トラップとして機能する。
そのため、電子走行層を流れる電荷が、Ｇａ−Ｏ結合によって捕獲され、蓄積される。その結果、電子走行層およびゲート酸化層の間の境界領域においてトラップ準位が形成され、ゲート閾値電圧の経時的な増加が引き起こされる。
【０１２５】
そこで、以下では、ゲート閾値電圧の経時的な増加を抑制できる半導体装置およびその製造方法を提供する。
［Ａ１］Ｇａを含む窒化物半導体からなる電子走行層と、結晶状態のＡｌＸＧａ（１−Ｘ）Ｎ（０＜Ｘ≦１）を含み、前記電子走行層の上に形成され、前記電子走行層を露出させる開口を有する電子供給層と、アモルファス状態のＡｌＹＧａ（１−Ｙ）Ｎ（０＜Ｙ≦１）を含み、前記電子供給層の前記開口内において前記電子走行層の上に形成されたバリア絶縁層と、酸化物絶縁材料を含み、前記バリア絶縁層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成されたゲート電極層と、を含む、半導体装置。
【０１２６】
この半導体装置によれば、アモルファス状態のＡｌＹＧａ（１−Ｙ）Ｎ（０＜Ｙ≦１）を含むバリア絶縁層が、電子走行層およびゲート絶縁層の間に介在されている。これにより、電子走行層およびゲート絶縁層の間の領域におけるＧａ−Ｏ結合の生成を、バリア絶縁層によって抑制できる。その結果、ゲート閾値電圧の経時的な増加を抑制できる。
［Ａ２］前記ゲート絶縁層の厚さは、前記バリア絶縁層の厚さよりも大きい、Ａ１に記載の半導体装置。
【０１２７】
［Ａ３］前記バリア絶縁層および前記ゲート絶縁層の間の境界領域に形成され、前記バリア絶縁層の絶縁材料および前記ゲート絶縁層の絶縁材料が混晶化した混晶化層をさらに含む、Ａ１または２に記載の半導体装置。
［Ａ４］前記電子供給層を被覆し、前記電子供給層の前記開口に連通し、前記電子供給層の前記開口との間で一つのコンタクト孔を形成する貫通孔が形成された絶縁層をさらに含み、前記ゲート電極層は、前記絶縁層の上から前記コンタクト孔に入り込んでいる、Ａ１〜３のいずれか一つに記載の半導体装置。
【０１２８】
［Ａ５］前記絶縁層は、前記電子供給層の上に形成されたパッシベーション層と、前記パッシベーション層の上に形成され、前記電子供給層から前記ゲート電極層を離間させるスペーサ層と、を含む、Ａ４に記載の半導体装置。
［Ａ６］前記スペーサ層の厚さは、前記パッシベーション層の厚さよりも大きい、Ａ５に記載の半導体装置。
【０１２９】
［Ａ７］前記パッシベーション層は、ＳｉＮを含み、前記スペーサ層は、ＳｉＯ２を含む、Ａ５または６に記載の半導体装置。
［Ａ８］Ｇａを含む窒化物半導体からなる電子走行層を用意する工程と、結晶状態のＡｌＸＧａ（１−Ｘ）Ｎ（０＜Ｘ≦１）を含み、前記電子走行層を露出させる開口を有する電子供給層を前記電子走行層の上に形成する工程と、前記電子供給層の前記開口内において、アモルファス状態のＡｌＹＧａ（１−Ｙ）Ｎ（０＜Ｙ≦１）を含むバリア絶縁層を前記電子走行層の上に形成する工程と、酸化物絶縁材料を含むゲート絶縁層を前記バリア絶縁層の上に形成する工程と、前記ゲート絶縁層の上にゲート電極層を形成する工程と、を含む、半導体装置の製造方法。
【０１３０】
この製造方法によれば、アモルファス状態のＡｌＹＧａ（１−Ｙ）Ｎ（０＜Ｙ≦１）を含むバリア絶縁層が、電子走行層およびゲート絶縁層の間に形成される。これにより、電子走行層およびゲート絶縁層の間の領域におけるＧａ−Ｏ結合の生成を、バリア絶縁層によって抑制できる。その結果、ゲート閾値電圧の経時的な増加を抑制できる半導体装置を製造できる。
【０１３１】
［Ａ９］前記バリア絶縁層の厚さよりも大きい厚さを有する前記ゲート絶縁層が形成される、Ａ８に記載の半導体装置の製造方法。
【符号の説明】
【０１３２】
１    半導体装置
８    電子供給層
１１  バックバリア層
１２  電子走行層
１３  トップバリア層
１４  二次元電子ガス領域
１５  電子供給層の開口
３１  ゲート絶縁層
３２  ゲート電極層
５１  半導体装置
６１  半導体装置
ＥＣ  伝導帯エネルギ準位
ＥＦ  フェルミエネルギ準位
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１０Ｇ】
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【図１０Ｈ】
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【図１０Ｉ】
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【図１０Ｊ】
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【図１０Ｋ】
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【図１０Ｌ】
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【図１０Ｍ】
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