(57)【要約】【課題】  本発明の実施形態は不揮発性メモリを供する。【解決手段】  不揮発性メモリは、センスアンプ、切替素子、及び電力切替回路を有する。第１サブセルは、ワード線、ビット線、及びソース線に接続される。第２サブセルは、前記ワード線、反転ビット線、及び反転ソース線に接続される。読み出しサイクル中、前記ワード線のアクティブ期間は、第１期間と第２期間を含む。前記第１期間では、前記第１サブセルは、第１電流路への第１読み出し電流を発生させ、かつ、前記第２サブセルは、第２電流路への第２読み出し電流を発生させる。前記第１電流路及び前記第２電流路は、前記第１読み出し電流と前記第２読み出し電流の相関に従って開くように開かれる。【選択図】図２
2019121415.tif 000002
【特許請求の範囲】
【請求項１】
ワード線、ビット線、反転ビット線、ソース線、及び反転ソース線を有し、選択差動セルの第１サブセルは、前記ワード線、前記ビット線、及び前記ソース線に接続され、かつ、前記選択差動セルの第２サブセルは、前記ワード線、前記反転ビット線、及び前記反転ソース線に接続される、メモリセルアレイ、
データ線及び反転データ線を有し、かつ、前記データ線及び前記反転データ線からの信号に従って出力信号並びに反転出力信号を生成する、センスアンプ、
前記データ線と前記ビット線との間で接続される第１切替回路、及び、前記反転データ線と前記反転ビット線との間で接続される第２切替回路を有する切替素子、
前記ビット線、前記反転ビット線、前記ソース線、及び前記反転ソース線に接続される電力切替回路、
を有し、
読み出しサイクル中、前記ワード線のアクティブ期間は、第１期間と第２期間を含み、
前記第１期間では、前記第１サブセルは、第１電流路への第１読み出し電流を発生させ、
前記第１電流路は、前記データ線、前記第１切替回路、前記ビット線、前記第１サブセル、前記ソース線、及び前記電力切替回路によって定められ、
前記第２期間では、前記第２サブセルは、第２電流路への第２読み出し電流を発生させ、
前記第２電流路は、前記反転データ線、前記第２切替回路、前記反転ビット線、前記第２サブセル、前記反転ソース線、及び前記電力切替回路によって定められ、かつ、
前記第１電流路及び前記第２電流路は、前記第１読み出し電流と前記第２読み出し電流の相関に従って開くように制御される、
不揮発性メモリ。
【請求項２】
請求項１に記載の不揮発性メモリであって、
前記第１読み出し電流が前記第２読み出し電流よりも大きい場合、前記第２電流路が前記第２期間内に開かれ、かつ、
前記第２読み出し電流が前記第１読み出し電流よりも大きい場合、前記第１電流路が前記第２期間内に開かれる、
不揮発性メモリ。
【請求項３】
請求項１に記載の不揮発性メモリであって、
前記第１切替回路は第１伝送ゲートで、
前記第２切替回路は第２伝送ゲートで、
前記第１伝送ゲートの第１端子は前記ビット線に接続され、
前記第１伝送ゲートの第２端子は前記データ線に接続され、
前記第１伝送ゲートの制御端子は、選択信号を受け、
前記第１伝送ゲートの反転制御端子は、反転選択信号を受け、
前記第２伝送ゲートの第１端子は前記反転ビット線に接続され、
前記第２伝送ゲートの第２端子は前記反転データ線に接続され、
前記第２伝送ゲートの制御端子は、前記選択信号を受け、かつ、
前記第２伝送ゲートの反転制御端子は、前記反転選択信号を受ける、
不揮発性メモリ。
【請求項４】
請求項３に記載の不揮発性メモリであって、
前記電力切替回路は、
第１端子が電源電圧を受け、第２端子は前記ソース線に接続され、かつ、制御端子は、ソース線イネーブル信号を受ける、第１切替トランジスタ、
第１端子が電源電圧を受け、第２端子は前記反転ソース線に接続され、かつ、制御端子は、反転ソース線イネーブル信号を受ける、第２切替トランジスタ、
第１入力端子が読み出し信号を受け、第２入力端子は前記出力信号を受け、かつ、出力端子は、前記ソース線イネーブル信号を生成する、第１ＡＮＤゲート、
第１入力端子が前記読み出し信号を受け、第２入力端子は前記反転出力信号を受け、かつ、出力端子は、前記反転ソース線イネーブル信号を生成する、第２ＡＮＤゲート、
前記ビット線と前記ソース線との間で接続される第３切替回路、
前記反転ビット線と前記反転ソース線との間で接続される第４切替回路、
第１端子が充電電圧を受け、第２端子は前記ビット線に接続され、かつ、制御端子は、プリチャージ信号を受ける、第３切替トランジスタ、並びに、
第１端子が前記充電電圧を受け、第２端子は前記反転ビット線に接続され、かつ、制御端子は、前記プリチャージ信号を受ける、第４切替トランジスタ、
を有し、
前記読み出しサイクル中に、前記第３切替回路及び前記第４切替回路は開状態となる、
不揮発性メモリ。
【請求項５】
請求項４に記載の不揮発性メモリであって、
前記読み出しサイクル中に、前記読み出し信号はハイレベル状態となり、
前記アクティブ期間前に、前記第３切替トランジスタ及び前記第４切替トランジスタは、前記プリチャージ信号に従って制御され、その結果、前記ビット線及び前記反転ビット線は、前記従電圧までプリチャージされ、かつ、
前記アクティブ期間中に、前記選択信号はハイレベル状態となる、
不揮発性メモリ。
【請求項６】
請求項１に記載の不揮発性メモリであって、
前記第１切替回路は第１伝送ゲートで、
前記第２切替回路は第２伝送ゲートで、
前記第１伝送ゲートの第１端子は前記ビット線に接続され、
前記第１伝送ゲートの第２端子は前記データ線に接続され、
前記第１伝送ゲートの制御端子は、第１選択信号を受け、
前記第１伝送ゲートの反転制御端子は、反転第１選択信号を受け、
前記第２伝送ゲートの第１端子は前記反転ビット線に接続され、
前記第２伝送ゲートの第２端子は前記反転データ線に接続され、
前記第２伝送ゲートの制御端子は、第２制御信号を受け、かつ、
前記第２伝送ゲートの反転制御端子は、反転第２制御信号を受ける、
不揮発性メモリ。
【請求項７】
請求項６に記載の不揮発性メモリであって、
前記電力切替回路は、
第１端子が電源電圧を受け、第２端子は前記ソース線に接続され、かつ、制御端子は、ソース線イネーブル信号を受ける、第１切替トランジスタ、
第１端子が電源電圧を受け、第２端子は前記反転ソース線に接続され、かつ、制御端子は、反転ソース線イネーブル信号を受ける、第２切替トランジスタ、
第１入力端子が読み出し信号を受け、第２入力端子は前記出力信号を受け、かつ、出力端子は、前記ソース線イネーブル信号を生成する、第１ＡＮＤゲート、
第１入力端子が前記読み出し信号を受け、第２入力端子は前記反転出力信号を受け、かつ、出力端子は、前記反転ソース線イネーブル信号を生成する、第２ＡＮＤゲート、
第１入力端子が前記読み出し信号を受け、第２入力端子は選択信号を受け、かつ、出力端子は、前記第１制御信号を生成する、第３ＡＮＤゲート、
第１入力端子が前記読み出し信号を受け、第２入力端子は前記選択信号を受け、かつ、出力端子は、前記第２制御信号を生成する、第４ＡＮＤゲート、
第１入力端子が前記第１制御信号を受け、かつ、出力端子は、前記反転第１制御信号を生成する、第１ＮＯＴゲート、
第１入力端子が前記第２制御信号を受け、かつ、出力端子は、前記反転第２制御信号を生成する、第２ＮＯＴゲート、
前記ビット線と前記ソース線との間で接続される第３切替回路、
前記反転ビット線と前記反転ソース線との間で接続される第４切替回路、
第１端子が充電電圧を受け、第２端子は前記ビット線に接続され、かつ、制御端子は、プリチャージ信号を受ける、第３切替トランジスタ、並びに、
第１端子が前記充電電圧を受け、第２端子は前記反転ビット線に接続され、かつ、制御端子は、前記プリチャージ信号を受ける、第４切替トランジスタ、
前記読み出しサイクル中に、前記第３切替回路及び前記第４切替回路は開状態となる、
不揮発性メモリ。
【請求項８】
請求項７に記載の不揮発性メモリであって、
前記読み出しサイクル中に、前記読み出し信号はハイレベル状態となり、
前記アクティブ期間前に、前記第３切替トランジスタ及び前記第４切替トランジスタは、前記プリチャージ信号に従って制御され、その結果、前記ビット線及び前記反転ビット線は、前記従電圧までプリチャージされ、かつ、
前記アクティブ期間中に、前記選択信号はハイレベル状態となる、
不揮発性メモリ。
【請求項９】
請求項６に記載の不揮発性メモリであって、
前記電力切替回路は、
第１入力端子が読み出し信号を受け、第２入力端子は選択信号を受け、第３入力端子は前記出力信号を受け、かつ、出力端子は、前記第１制御信号を生成する、第１ＡＮＤゲート、
第１入力端子が前記読み出し信号を受け、第２入力端子は前記選択信号を受け、第３入力端子は前記反転出力信号を受け、かつ、出力端子は、前記第２制御信号を生成する、第２ＡＮＤゲート、
第１入力端子が前記第１制御信号を受け、かつ、出力端子は、前記反転第１制御信号を生成する、第１ＮＯＴゲート、
第１入力端子が前記第２制御信号を受け、かつ、出力端子は、前記反転第２制御信号を生成する、第２ＮＯＴゲート、
前記ビット線と前記ソース線との間で接続され、かつ、電源電圧を受ける第３切替回路、
前記電源電圧を受ける前記反転ビット線と、前記反転ソース線との間で接続される第４切替回路、
第１端子が充電電圧を受け、第２端子は前記ビット線に接続され、かつ、制御端子は、プリチャージ信号を受ける、第３切替トランジスタ、並びに、
第１端子が前記充電電圧を受け、第２端子は前記反転ビット線に接続され、かつ、制御端子は、前記プリチャージ信号を受ける、第４切替トランジスタ、
を有し、
前記読み出しサイクル中に、前記第３切替回路及び前記第４切替回路は開状態となる、
不揮発性メモリ。
【請求項１０】
請求項９に記載の不揮発性メモリであって、
前記読み出しサイクル中に、前記読み出し信号はハイレベル状態となり、
前記アクティブ期間前に、前記第３切替トランジスタ及び前記第４切替トランジスタは、前記プリチャージ信号に従って制御され、その結果、前記ビット線及び前記反転ビット線は、前記従電圧までプリチャージされ、かつ、
前記アクティブ期間中に、前記選択信号はハイレベル状態となる、
不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関し、より具体的には、新たなセンシングシーケンス制御法による不揮発メモリに関する。
【背景技術】
【０００２】
図１Ａは、従来の差動セルを表す概略的回路図である。図１Ａに示されているように、差動セルｃ１は２つのサブセルｃｘ，ｃｙを有する。サブセルｃｘ，ｃｙの各々は浮遊ゲート型トランジスタを有する。従って差動セルｃ１は浮遊ゲート型差動セルである。
【０００３】
サブセルｃｘは浮遊ゲート型トランジスタＭ１を有する。サブセルｃｙは浮遊ゲート型トランジスタＭ２を有する。浮遊ゲート型トランジスタＭ１の制御端子はワード線ＷＬに接続される。浮遊ゲート型トランジスタＭ１のドレイン端子はビット線ＢＬに接続される。浮遊ゲート型トランジスタＭ１のソース端子はソース線ＳＬに接続される。浮遊ゲート型トランジスタＭ２の制御端子はワード線ＷＬに接続される。浮遊ゲート型トランジスタＭ２のドレイン端子は反転ビット線ＢＬｂに接続される。浮遊ゲート型トランジスタＭ２のソース端子は反転ソース線ＳＬｂに接続される。適切なバイアス電圧が、ワード線ＷＬ、ビット線ＢＬ、反転ビット線ＢＬｂ、ソース線ＳＬ、及び反転ソース線ＳＬｂに供されるとき、プログラム処理又は読み出し処理が差動セルｃ１上で実行される。
【０００４】
プログラム処理が差動セルｃ１上で実行される一方で、差動セルｃ１のサブセルｃｘ，ｃｙは相補的な状態をとる。たとえばサブセルｃｘがオン状態にプログラムされる場合、サブセルｃｙはオフ状態にプログラムされる。他方、サブセルｃｙがオン状態にプログラムされる場合、サブセルｃｘはオフ状態にプログラムされる。
【０００５】
読み出し処理が差動セルｃ１上で実行される間、ワード線ＷＬはアクティブにされる。ワード線ＷＬがアクティブにされるとき、オン状態のサブセルは大きな電流を発生させ、かつ、オフ状態のサブセルは小さな電流を発生させる。オフ状態のサブセルが発生させる電流はほぼゼロである。２つのサブセルからのセル電流の比較結果に従って、差動セルｃ１の記憶状態が決定される。一般的にはセル電流は、読み出しサイクル中では読み出し電流である。
【０００６】
プログラムサイクル中に、サブセルｃｘがオン状態にプログラムされ、かつ、サブセルｃｙがオフ状態にプログラムされる場合、サブセルｃｘからの読み出し電流Ｉｘは、サブセルｃｙからの読み出し電流Ｉｙよりも大きくなる。この状況下では、差動セルｃ１は第１記憶状態であると判断される。
【０００７】
プログラムサイクル中に、サブセルｃｘがオフ状態にプログラムされ、かつ、サブセルｃｙがオン状態にプログラムされる場合、サブセルｃｘからの読み出し電流Ｉｘは、サブセルｃｙからの読み出し電流Ｉｙよりも小さくなる。この状況下では、差動セルｃ１は第２記憶状態であると判断される。
【０００８】
図１Ａでは、サブセルｃｘはｎ型浮遊ゲート型トランジスタＭ１を有し、かつ、サブセルｃｙはｎ型浮遊ゲート型トランジスタＭ２を有する。実際には、差動セルｃ１は他の構造を有する。たとえば、差動セルは、２つのｐ型浮遊ゲート型トランジスタを有する浮遊ゲート型差動セルであるか、あるいは、２つのアンチヒューズ型トランジスタを有するアンチヒューズ型差動セルである。
【０００９】
図１Ｂは、差動セルを有するメモリセルアレイを表す概略的回路図である。メモリセルアレイ１１０は、ｍ×ｎの差動セルｃ１１〜ｃｍｎを有する。
【００１０】
メモリセルアレイ１１０では、ｍのワード線ＷＬ１〜ＷＬｍが、ｎの差動セルのうちの対応するｍの列に接続される。同一列内のｎの差動セルは、ｎのビット線対（ＢＬ１，ＢＬｂ１）〜（ＢＬｎ，ＢＬｂｎ）及びｎのソース線対（ＳＬ１，ＳＬｂ１）〜（ＳＬｎ，ＳＬｂｎ）に接続される。各ビット線対は、ビット線と反転ビット線を有する。各ソース線対は、ソース線と反転ソース線を有する。
【００１１】
たとえば第１列内の差動セルｃ１１は、ワード線ＷＬ１、ビット線対（ＢＬ１，ＢＬｂ１）及びソース線対（ＳＬ１，ＳＬｂ１）に接続される。他の差動セルｃ１２〜ｃ１ｎとそれらに関連する線との接続関係は、差動セルｃ１１とそれに関連する線との接続関係に類似するので、ここでは屋上屋を架す説明はしない。
【００１２】
プログラムサイクル中、ｍのワード線ＷＬ１〜ＷＬｍのうちの一がアクティブにされる。アクティブにされたワード線に対応する列は選択列と呼ばれる。選択列中のｎの差動セルは選択差動セルと呼ばれる。それに加えて、ｎの差動セルはプログラムされる。プログラム処理が実行される際、選択列の各選択差動セルの２つのサブセルは、相補的な状態となるようにプログラムされる。
【００１３】
読み出しサイクル中、ｍのワード線ＷＬ１〜ＷＬｍのうちの一はアクティブにされ、かつ、選択列が決定される。他方、選択列の選択差動セルの各々は、対応するビット線対への読み出し電流を発生させる。ビット線対の読み出し電流同志の比較結果に従って、対応する差動セルの記憶状態が決定される。
【００１４】
従来のメモリセルアレイの読み出しサイクル及び一のワード線のアクティブ期間の間、選択列の選択差動セルの各々は、対応するビット線及び対応する反転ビット線への読み出し電流を発生させる。ワード線のアクティ期間が終了する際、選択差動セルは読み出し電流の発生を中止する。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】米国特許第８５３６８９８号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１６】
特許文献１はＳＲＡＭセンスアンプを開示している。ＳＲＡＭセンスアンプは、低電力消費、迅速なセンシング、及び高効率センシング動作を提供する。
【課題を解決するための手段】
【００１７】
本発明の実施形態は不揮発性メモリを供する。当該不揮発性メモリは、メモリセルアレイ、センスアンプ、切替素子、及び電力切替回路を有する。前記メモリセルアレイは、ワード線、ビット線、反転ビット線、ソース線、及び反転ソース線を有する。選択差動セルの第１サブセルは、前記ワード線、前記ビット線、及び前記ソース線に接続される。前記選択差動セルの第２サブセルは、前記ワード線、前記反転ビット線、及び前記反転ソース線に接続される。前記センスアンプは、データ線及び反転データ線を有する。前記センスアンプは、前記データ線及び前記反転データ線からの信号に従って出力信号並びに反転出力信号を生成する。前記切替素子は、第１切替回路及び第２切替回路を有する。前記第１切替回路は、前記データ線と前記ビット線との間で接続される。前記第２切替回路は、前記反転データ線と前記反転ビット線との間で接続される。前記電力切替回路は、前記ビット線、前記反転ビット線、前記ソース線、及び前記反転ソース線に接続される。読み出しサイクル中、前記ワード線のアクティブ期間は、第１期間と第２期間を含む。前記第１期間では、前記第１サブセルは、第１電流路への第１読み出し電流を発生させる。前記第１電流路は、前記データ線、前記第１切替回路、前記ビット線、前記第１サブセル、前記ソース線、及び前記電力切替回路によって定められる。前記第２期間では、前記第２サブセルは、第２電流路への第２読み出し電流を発生させる。前記第２電流路は、前記反転データ線、前記第２切替回路、前記反転ビット線、前記第２サブセル、前記反転ソース線、及び前記電力切替回路によって定められる。前記第１電流路及び前記第２電流路は、前記第１読み出し電流と前記第２読み出し電流の相関に従って開くように制御される。
【００１８】
本発明の多数の目的、特徴、及び利点は、以降の添付図面に関して取り上げられる際の本発明の実施形態の詳細な説明を読むことで容易に明らかになる。しかし本願で用いられている図面は、説明目的であり、限定と解されてはならない。
【００１９】
本発明の上記の目的、特徴、及び利点は、以降詳細な説明及び添付図面の検討後には当業者にはより容易に明らかになる。
【図面の簡単な説明】
【００２０】
【図１Ａ】（従来技術）従来の差動セルを表す概略的回路図である。
【図１Ｂ】（従来技術）差動セルを含むメモリセルアレイを表す概略的回路図である。
【図２】本発明の不揮発性メモリのアーキテクチャを概略的に表している。
【図３Ａ】本発明の第１実施形態による不揮発性メモリのアーキテクチャを表す概略的回路図である。
【図３Ｂ】本発明の第１実施形態による不揮発性メモリに関する信号を表す概略的タイミング波形図である。
【図３Ｃ】本発明の第１実施形態による不揮発性メモリに関する信号を表す概略的タイミング波形図である。
【図４】本発明の第２実施形態による不揮発性メモリのアーキテクチャを表す概略的回路図である。
【図５】本発明の第３実施形態による不揮発性メモリのアーキテクチャを表す概略的回路図である。
【発明を実施するための形態】
【００２１】
図２は、本発明の不揮発性メモリのアーキテクチャを概略的に表している。図２に示されているように、不揮発性メモリは、電力切替回路２３０、メモリセルアレイ１１０、選択回路２１０、センシング回路２２０、及び制御回路（不図示）を有する。メモリセルアレイ１１０は複数の差動セルを有する。メモリセルアレイ１１０の構造は、図１Ｂの構造と同様なので、屋上屋を架すことを避けるためにここでは説明しない。
【００２２】
電力切替回路２３０は、メモリセルアレイ１１０のｎのソース線対（ＳＬ１，ＳＬｂ１）〜（ＳＬｎ，ＳＬｂｎ）及びｎのビット線対（ＢＬ１，ＢＬｂ１）〜（ＢＬｎ，ＢＬｂｎ）に接続される。不揮発性メモリのプログラム処理又は読み出し処理が実行される際、電力切替回路２３０は、メモリセルアレイ１１０への適切なバイアス電圧を供する。
【００２３】
選択回路２１０は、ｎの切替素子ｓｗ１〜ｓｗｎを有する。ｎの切替素子ｓｗ１〜ｓｗｎは、対応するビット線対（ＢＬ１，ＢＬｂ１）〜（ＢＬｎ，ＢＬｂｎ）に接続される。
【００２４】
センス回路２２０は、ｚのセンスアンプ２２１〜２２ｚを有する。ｚのセンスアンプ２２１〜２２ｚはそれぞれ、対応するデータ線対（Ｄ１，Ｄｂ１）〜（Ｄｚ，Ｄｂｚ）を有する。データ線対（Ｄ１，Ｄｂ１）〜（Ｄｚ，Ｄｂｚ）からの信号に従って、センスアンプ２２１〜２２ｚは、対応する相補出力信号（ＯＵＴ１，ＯＵＴｂ１）〜（ＯＵＴｚ，ＯＵＴｂｚ）を発生させる。
【００２５】
本発明の特徴によると、ｎのビット線対（ＢＬ１，ＢＬｂ１）〜（ＢＬｎ，ＢＬｂｎ）は、選択回路２１０によって複数のビット線対に分類される。ｎの選択信号Ｙ１〜Ｙｎによると、複数のビット線対群のうちの一のビット線対は、制御回路の制御下でｚのセンスアンプ２２１〜２２ｚに接続される。
【００２６】
たとえば、メモリセルアレイ１１０は３２のビット線対を有し、かつ、センス回路２２０は８のセンスアンプを有する。従って、メモリセルアレイ１１０の３２のビット線対は４つの群に分類される。
【００２７】
読み出し処理の第１読み出しサイクル中では、選択列に対応する第１群の８のビット線対が、選択回路２１０によってセンス回路２２０の８のセンスアンプに接続され、かつ、８の相補的出力信号の組が生成される。同様に、読み出し処理の第２読み出しサイクル中では、選択列に対応する第２群の８のビット線対が、選択回路２１０によってセンス回路２２０の８のセンスアンプに接続され、かつ、８の相補的出力信号の組が生成される。４の読み出しサイクル後、メモリセルアレイ１１０の３２のビット線対はセンス回路２２０に順次接続され、かつ、３２の差動セルの記憶状態が決定される。
【００２８】
図３Ａは、本発明の第１実施形態による不揮発性メモリのアーキテクチャを表す概略的回路図である。簡明を期すため、ビット線対（ＢＬ１，ＢＬｂ１）、ソース線対（ＳＬ１，ＳＬｂ１）、及び関連する構成要素間の接続関係のみが、図３Ａには示されている。他のビット線対、他のソース線対、及び関連する構成要素間の接続関係は、同様であるため、屋上屋を架さないようにここでは説明しない。
【００２９】
図３Ａに示されているように、切替素子ｓｗ１は、第１切替回路及び第２切替回路を有する。第１切替回路は伝送ゲートＴ１である。第２切替回路は伝送ゲートＴ２である。伝送ゲートＴ１の第１端子はビット線ＢＬ１に接続される。伝送ゲートＴ１の第２端子はデータ線ＤＬ１に接続される。伝送ゲートＴ１の制御端子は選択信号Ｙ１を受ける。伝送ゲートＴ１の反転制御端子は反転選択信号Ｙｂ１を受ける。伝送ゲートＴ２の第１端子は反転ビット線ＢＬｂ１に接続される。伝送ゲートＴ２の第２端子は反転データ線ＤＬｂ１に接続される。伝送ゲートＴ２の制御端子は選択信号Ｙ１を受ける。伝送ゲートＴ２の反転制御端子は反転選択信号Ｙｂ１を受ける。
【００３０】
伝送ゲートＴ１は、ｐ型切替トランジスタ及びｎ型切替トランジスタを有する。ｐ型切替トランジスタのゲート端子は、伝送ゲートＴ１の反転制御端子である。ｎ型切替トランジスタのゲート端子は、伝送ゲートＴ１の制御端子である。ｎ型切替トランジスタの第１端子は、伝送ゲートＴ１の第１端子に接続される。ｎ型切替トランジスタの第２端子は、伝送ゲートＴ１の第２端子に接続される。ｐ型切替トランジスタの第１端子は、ｎ型切替トランジスタの第１端子に接続される。ｐ型切替トランジスタの第２端子は、ｎ型切替トランジスタの第２端子に接続される。伝送ゲートＴ２の構造は、伝送ゲートＴ１の構造に類似しているので、屋上屋を架さないように、ここでは説明しない。
【００３１】
電力切替回路２３０は、第１切替回路、第２切替回路、４の切替トランジスタＳ１〜Ｓ４、及びＡＮＤゲート２３２，２３４を有する。第１切替回路は伝送ゲートＴ３である。第２切替回路は伝送ゲートＴ４である。切替トランジスタＳ１のゲート端子は、ソース線イネーブル信号ＥＮＳＬ１を受ける。切替トランジスタＳ１のドレイン端子は、ソース線ＳＬ１に接続される。切替トランジスタＳ１のソース端子は、電源電圧Ｖｎｎを受ける。切替トランジスタＳ２のゲート端子は、反転ソース線イネーブル信号ＥＮＳＬｂ１を受ける。切替トランジスタＳ２のドレイン端子は、反転ソース線ＳＬｂ１に接続される。切替トランジスタＳ２のソース端子は、電源電圧Ｖｎｎを受ける。ＡＮＤゲート２３２の２つの入力端子は、出力信号ＯＵＴ１及び読み出し信号ＲＥＡＤをそれぞれ受ける。ＡＮＤゲート２３２の出力端子は、ソース線イネーブル信号ＥＮＳＬ１を生成する。ＡＮＤゲート２３４の２つの入力端子は、反転出力信号ＯＵＴｂ１及び読み出し信号ＲＥＡＤをそれぞれ受ける。ＡＮＤゲート２３４の出力端子は、反転ソース線イネーブル信号ＥＮＳＬｂ１を生成する。
【００３２】
切替トランジスタＳ３のゲート端子は、プリチャージ信号Ｐｃｈを受ける。切替トランジスタＳ３のソース端子は、充電電圧Ｖ１を受ける。切替トランジスタＳ３のドレイン端子は、ビット線ＢＬ１に接続される。切替トランジスタＳ４のゲート端子は、プリチャージ信号Ｐｃｈを受ける。切替トランジスタＳ４のソース端子は、充電電圧Ｖ１を受ける。切替トランジスタＳ４のドレイン端子は、反転ビット線ＢＬｂ１に接続される。
【００３３】
伝送ゲートＴ３の第１端子は、ビット線ＢＬ１に接続される。伝送ゲートＴ３の第２端子は、ソース線ＳＬ１に接続される。伝送ゲートＴ３の反転制御端子は読み出し信号ＲＥＡＤを受ける。伝送ゲートＴ３の制御端子は反転読み出し信号ＲＥＡＤｂを受ける。伝送ゲートＴ４の第１端子は、反転ビット線ＢＬｂ１に接続される。伝送ゲートＴ４の第２端子は、反転ソース線ＳＬｂ１に接続される。伝送ゲートＴ４の反転制御端子は読み出し信号ＲＥＡＤを受ける。伝送ゲートＴ４の制御端子は反転読み出し信号ＲＥＡＤｂを受ける。伝送ゲートＴ３とＴ４の構造は、伝送ゲートＴ１の構造に類似しているので、屋上屋を架さないように、ここでは説明しない。
【００３４】
読み出し処理が実行されている間で、かつ、データ線対（ＤＬ１，ＤＬｂ１）からの信号がセンスアンプ２２１によって判断されない前には、センスアンプ２２１からの出力信号ＯＵＴ１及び反転出力信号ＯＵＴｂ１はハイレベル状態に維持される。データ線対（ＤＬ１，ＤＬｂ１）からの信号間の差異がセンスアンプ２２１によって判断されるとき、センスアンプ２２１は、相補的出力信号組（ＯＵＴ１，ＯＵＴｂ１）を生成する。不揮発性メモリの読み出し処理について以降で説明する。
【００３５】
図３Ｂは、本発明の第１実施形態による不揮発性メモリに関する信号を表す概略的タイミング波形図である。ビット線ＢＬ１及びソース線ＳＬ１に接続される選択差動セルの第１サブセルがオン状態である場合、反転ビット線ＢＬｂ１及び反転ソース線ＳＬｂ１に接続される選択差動セルの第２サブセルはオフ状態となる。
【００３６】
読み出しサイクル中では、読み出し信号ＲＥＡＤはハイレベル状態で、かつ、反転読み出し信号ＲＥＡＤｂはローレベル状態である。従って、伝送ゲートＴ３，Ｔ４は開状態となり、ビット線ＢＬ１とソース線ＳＬ１は切断され、かつ、反転ビット線ＢＬｂ１と反転ソース線ＳＬｂ１は切断される。
【００３７】
時点ｔａと時点ｔｂとの間の時間間隔では、出力信号ＯＵＴ１、反転出力信号ＯＵＴｂ１、及び読み出し信号ＲＥＡＤはすべてハイレベル状態となる。従って、ソース線イネーブル信号ＥＮＳＬ１と反転ソース線イネーブル信号ＥＮＳＬｂ１のいずれもハイレベル状態となる。他方、切替トランジスタＳ１，Ｓ２は閉状態となり、かつ、ソース線ＳＬ１と反転ソース線ＳＬｂ１は電源電圧Ｖｎｎに接続される。それに加えて、プリチャージ信号Ｐｃは一時的にローレベル状態となり、かつ、切替トランジスタＳ３，Ｓ４は一時的に閉状態となり、その後開状態となる。従って、ビット線ＢＬ１と反転ビット線ＢＬｂ１は、充電電圧Ｖ１になるまでプリチャージされ、その後浮遊状態となる。
【００３８】
時点ｔｂと時点ｔｄとの間の時間間隔では、ワード線ＷＬｘはハイレベル状態となる。この時間間隔は、ワード線ＷＬｘのアクティブ期間である。しかも、時点ｔｂと時点ｔｃとの間の時間間隔はアクティブ期間の第１期間で、かつ、時点ｔｃと時点ｔｄとの間の時間間隔はアクティブ期間の第２期間である。ワード線ＷＬｘがアクティブにされるとき、メモリセルアレイ１１０の選択差動セルが決定される。選択差動セルの第１サブセルは、ビット線ＢＬ１及びソース線ＳＬ１に接続される。選択差動セルの第２サブセルは、反転ビット線ＢＬｂ１及び反転ソース線ＳＬｂ１に接続される。
【００３９】
アクティブ期間の第１期間（つまり時点ｂと時点ｔｃとの間の時間間隔）では、選択信号Ｙ１はアクティブ（つまりハイレベル状態）にされる。従って、ビット線ＢＬ１はデータ線ＤＬ１に接続され、かつ、反転ビット線ＢＬｂ１は反転データ線ＤＬｂ１に接続される。しかも、ワード線ＷＬｘがアクティブ（つまりハイレベル状態）にされるので、２つの電流路が、第１読み出し電流Ｉｒ１及び第２読み出し電流Ｉｒ２を生成するように選択差動セル内に生成される。第１電流路では、第１読み出し電流Ｉｒ１は、データ線ＤＬから、伝送ゲートＴ１、ビット線ＢＬ１、第１サブセル、及びソース線ＳＬ１を介して電力切替回路２３０へ流れる。第２電流路では、第２読み出し電流Ｉｒ２は、反転データ線ＤＬｂから、伝送ゲートＴ２、反転ビット線ＢＬｂ１、第２サブセル、及び反転ソース線ＳＬｂ１を介して電力切替回路２３０へ流れる。
【００４０】
上述したように、第１読み出し電流Ｉｒ１及び第２読み出し電流Ｉｒ２は、時点ｔｂと時点ｔｃとの間の時間間隔内に生成される。従って、ビット線ＢＬ１及び反転ビット線ＢＬｂ１は、電源電圧Ｖ１から放電される。しかも、選択差動セルの第１サブセルがオン状態で、かつ、選択差動セルの第２サブセルがオフ状態であるため、第１読み出し電流Ｉｒ１は、第２読み出し電流Ｉｒ２よりも大きくなる。従って、ビット線ＢＬ１の電圧降下は、反転ビット線ＢＬｂ１の電圧降下よりも速い。
【００４１】
時点ｔｃでは、ビット線ＢＬ１と反転ビット線ＢＬｂ１との電圧差ΔＶが、センスアンプ２２１の閾値を超え、出力信号ＯＵＴ１はハイレベル状態となり、かつ、反転出力信号ＯＵＴｂ１はローレベル状態となる。
【００４２】
出力信号ＯＵＴ１がハイレベル状態となり、かつ、反転出力信号ＯＵＴｂ１はローレベル状態となるので、電力切替回路２３０のＡＮＤゲート２３２から出力されるソース線イネーブル信号ＥＮＳＬ１はハイレベル状態となる。この条件下では、切替トランジスタＳ１は閉状態に維持される。同時に、電力切替回路２３０のＡＮＤゲート２３４から出力される反転ソース線イネーブル信号ＥＮＳＬｂ１はローレベル状態となる。この条件下では、切替トランジスタＳ２は開状態に変化する。
【００４３】
明らかに時点ｔｃでは、切替トランジスタＳ２は開状態である。従って、第２電流路は開かれ、かつ、反転ビット線ＢＬｂ１は浮遊状態となる。他方第２読み出し電流Ｉｒ２は生成されない。しかも、第１電流路は第１読み出し電流Ｉｒ１を継続的に生成し、かつ、ビット線ＢＬ１の電圧は、電源電圧Ｖｎｎへ迅速に放電される。
【００４４】
時点ｔｄでは、ワード線ＷＬｘのアクティブ期間が終了する。上述したように、時点ｔｂと時点ｔｄとの間の時間間隔はワード線ＷＬｘのアクティブ期間である。しかし時点ｔｃと時点ｔｄとの間の時間間隔では、第２電流路は開かれ、かつ、第２読み出し電流Ｉｒ２は生成されない。
【００４５】
再度図３Ｂを参照する。読み出し処理が、ワード線ＷＬｘのアクティブ期間内に実行される際、差動セルの２つの電流路のうちの一方のみが第２期間内に開かれる。つまり第２電流路は第２期間内に開かれる。従って読み出し処理が実行される際、不揮発性メモリの電力消費は実効的に減少する。図３Ｂに示されているように、小さな読み出し電流を生成する第２電流路が開かれる。
【００４６】
図３Ｃは、本発明の第１実施形態による不揮発性メモリに関する信号を表す概略的タイミング波形図である。ビット線ＢＬ１及びソース線ＳＬ１に接続される選択差動セルの第１サブセルがオフ状態である場合、反転ビット線ＢＬｂ１及び反転ソース線ＳＬｂ１に接続される選択差動セルの第２サブセルはオン状態となる。
【００４７】
時点ｔｗと時点ｔｘとの間の時間間隔では、ソース線イネーブル信号ＥＮＳＬ１と反転ソース線イネーブル信号ＥＮＳＬｂ１のいずれもハイレベル状態となる。他方、切替トランジスタＳ１，Ｓ２は閉状態で、かつ、ソース線ＳＬ１及び反転ソース線ＳＬｂ１は電源電圧Ｖｎｎに接続される。それに加えて、プリチャージ信号Ｐｃは一時的にローレベル状態となり、かつ、切替トランジスタＳ３，Ｓ４は閉状態となり、その後開状態となる。従ってビット線ＢＬ１及び反転ビット線ＢＬ１は、充電電圧Ｖ１になるまでプリチャージされ、その後浮遊状態となる。
【００４８】
時点ｔｘと時点ｔｚとの間の時間間隔では、ワード線ＷＬｘはハイレベル状態となる。この時間間隔は、ワード線ＷＬｘのアクティブ期間である。しかも、時点ｔｘと時点ｔｙとの間の時間間隔はアクティブ期間の第１期間で、かつ、時点ｔｙと時点ｔｚとの間の時間間隔はアクティブ期間の第２期間である。
【００４９】
時点ｔｘと時点ｔｙとの間の時間間隔では、選択信号Ｙ１がアクティブ（つまりハイレベル状態）にされる。従って、ビット線ＢＬ１はデータ線ＤＬ１に接続され、かつ、反転ビット線ＢＬｂ１は反転データ線ＤＬｂ１に接続される。しかも、ワード線ＷＬｘがアクティブ（つまりハイレベル状態）にされるので、２つの電流路が、第１読み出し電流Ｉｒ１及び第２読み出し電流Ｉｒ２を生成するように選択差動セル内に生成される。第１サブセルは、第１電流路への第１読み出し電流Ｉｒ１を生成する。第２サブセルは、第２電流路への第２読み出し電流Ｉｒ２を生成する。第１電流路では、第１読み出し電流Ｉｒ１は、データ線ＤＬから、伝送ゲートＴ１、ビット線ＢＬ１、第１サブセル、ソース線ＳＬ１、及び切替トランジスタＳ１を介して電源電圧Ｖｎｎへ流れる。第２電流路では、第２読み出し電流Ｉｒ２は、反転データ線ＤＬｂから、伝送ゲートＴ２、反転ビット線ＢＬｂ１、第２サブセル、反転ソース線ＳＬｂ１、及び切替トランジスタＳ２を介して電力切替回路２３０へ流れる。
【００５０】
上述したように、第１読み出し電流Ｉｒ１及び第２読み出し電流Ｉｒ２は、時点ｔｘと時点ｔｙとの間の時間間隔内に生成される。従って、ビット線ＢＬ１及び反転ビット線ＢＬｂ１は、電源電圧Ｖ１から放電される。しかも、選択差動セルの第１サブセルがオフ状態で、かつ、選択差動セルの第２サブセルがオン状態であるため、第２読み出し電流Ｉｒ２は、第１読み出し電流Ｉｒ１よりも大きくなる。従って、反転ビット線ＢＬｂ１の電圧降下は、ビット線ＢＬ１の電圧降下よりも速い。時点ｔｙでは、ビット線ＢＬ１と反転ビット線ＢＬｂ１との電圧差ΔＶが、センスアンプ２２１の閾値を超え、出力信号ＯＵＴ１はローレベル状態となり、かつ、反転出力信号ＯＵＴｂ１はハイレベル状態となる。
【００５１】
出力信号ＯＵＴ１がローレベル状態となり、かつ、反転出力信号ＯＵＴｂ１はハイレベル状態となるので、電力切替回路２３０のＡＮＤゲート２３２から出力されるソース線イネーブル信号ＥＮＳＬ１はローレベル状態となる。この条件下では、切替トランジスタＳ１は開状態に変化する。同時に、電力切替回路２３０のＡＮＤゲート２３４から出力される反転ソース線イネーブル信号ＥＮＳＬｂ１はハイレベル状態となる。この条件下では、切替トランジスタＳ１は閉状態に維持される。
【００５２】
明らかに時点ｔｃでは、切替トランジスタＳ１は開状態である。従って、第１電流路は開かれ、かつ、反転ビット線ＢＬｂ１は浮遊状態となる。他方第１読み出し電流Ｉｒ１は生成されない。しかも、第２電流路は第２読み出し電流Ｉｒ２を継続的に生成し、かつ、反転ビット線ＢＬｂ１の電圧は、電源電圧Ｖｎｎへ迅速に放電される。
【００５３】
時点ｔｚでは、ワード線ＷＬｘのアクティブ期間が終了する。上述したように、時点ｔｘと時点ｔｚとの間の時間間隔はワード線ＷＬｘのアクティブ期間である。しかし時点ｔｙと時点ｔｚとの間の時間間隔では、第１電流路は開かれ、かつ、第１読み出し電流Ｉｒ１は生成されない。
【００５４】
再度図３Ｃを参照する。読み出し処理が、ワード線ＷＬｘのアクティブ期間内に実行される際、差動セルの２つの電流路のうちの一方のみが第２期間内に開かれる。つまり第１電流路は第２期間内に開かれる。従って読み出し処理が実行される際、不揮発性メモリの電力消費は実効的に減少する。図３Ｃに示されているように、小さな読み出し電流を生成する第１電流路が開かれる。
【００５５】
ワードでは、第１電流路及び第２電流路は、第１読み出し電流と第２読み出し電流の相関に従って開かれるように制御される。つまり、第２読み出し電流が第１読み出し電流よりも大きい場合、第１電流路が第２期間内に開かれ、かつ、第１読み出し電流が第２読み出し電流よりも大きい場合、第２電流路が第２期間内に開かれる。
【００５６】
図４は、本発明の第２実施形態による不揮発性メモリのアーキテクチャを表す概略的回路図である。第１実施形態と比較すると、本実施形態の電力切替回路２４０及び切替素子ｓｗ１’が特徴的である。以降では、電力切替回路２４０及び切替素子ｓｗ１’についてのみ説明する。
【００５７】
図４に示されているように、切替素子ｓｗ１’は、第１切替回路及び第２切替回路を有する。第１切替回路は伝送ゲートＴ１である。第２切替回路は伝送ゲートＴ２である。伝送ゲートＴ１の第１端子はビット線ＢＬ１に接続される。伝送ゲートＴ１の第２端子はデータ線ＤＬ１に接続される。伝送ゲートＴ１の制御端子は第１制御信号Ｘ１を受ける。伝送ゲートＴ１の反転制御端子は反転第１制御信号Ｘｂ１を受ける。伝送ゲートＴ２の第１端子は反転ビット線ＢＬｂ１に接続される。伝送ゲートＴ２の第２端子は反転データ線ＤＬｂ１に接続される。伝送ゲートＴ２の制御端子は第２制御信号Ｚ１を受ける。伝送ゲートＴ２の反転制御端子は反転第２制御信号Ｚｂ１を受ける。
【００５８】
第１実施形態の電力切替回路２３０と比較すると、第２実施形態の電力切替回路２４０は、２のＡＮＤゲート２４３，２４５及び２のＮＯＴゲート２４４，２４６をさらに有する。ＡＮＤゲート２４３の３の入力端子は、出力信号ＯＵＴ１、選択信号Ｙ１、及び読み出し信号ＲＥＡＤをそれぞれ受ける。ＡＮＤゲート２４３の出力端子は、第１制御信号Ｘ１を生成する。ＮＯＴゲート２４４の入力端子は、第１制御信号Ｘ１を受ける。ＮＯＴゲート２４４の出力端子は、反転第１制御信号Ｘｂ１を生成する。ＡＮＤゲート２４５の３の入力端子は、反転出力信号ＯＵＴｂ１、選択信号Ｙ１、及び読み出し信号ＲＥＡＤをそれぞれ受ける。ＡＮＤゲート２４５の出力端子は、第２制御信号Ｚ１を生成する。ＮＯＴゲート２４６の入力端子は、第２制御信号Ｚ１を受ける。ＮＯＴゲート２４６の出力端子は、反転第２制御信号Ｚｂ１を生成する。
【００５９】
同様に、ワード線ＷＬｘのアクティブ期間では、選択信号Ｙ１はアクティブ（つまりハイレベル状態）になる。従って、第１制御信号Ｘ１及び第２制御信号Ｚ１はハイレベル状態となり、かつ、反転第１制御信号Ｘｂ１及び反転第２制御信号Ｚｂ１はロー状態となる。従って、ビット線ＢＬ１はデータ線ＤＬ１に接続され、かつ、反転ビット線ＢＬｂ１は反転データ線ＤＬｂ１に接続される。しかも、２つの電流路が、第１読み出し電流Ｉｒ１及び第２読み出し電流Ｉｒ２を生成するように選択差動セル内に生成される。第１サブセルは、第１電流路への第１読み出し電流Ｉｒ１を生成する。第２サブセルは、第２電流路への第２読み出し電流Ｉｒ２を生成する。第１電流路では、第１読み出し電流Ｉｒ１は、データ線ＤＬから、伝送ゲートＴ１、ビット線ＢＬ１、第１サブセル、ソース線ＳＬ１、及び切替トランジスタＳ１を介して電力切替回路２４０へ流れる。第２電流路では、第２読み出し電流Ｉｒ２は、反転データ線ＤＬｂから、伝送ゲートＴ２、反転ビット線ＢＬｂ１、第２サブセル、反転ソース線ＳＬｂ１、及び切替トランジスタＳ２を介して電力切替回路２４０へ流れる。
【００６０】
センスアンプ２２１が相補的出力信号の組（ＯＵＴ１，ＯＵＴｂ１）を生成するとき、２つの電流路のうちの一は開状態に変化する。たとえば第１読み出し電流Ｉｒ１は、第２読み出し電流Ｉｒ２よりも大きい。出力信号ＯＵＴ１がハイレベル状態で、かつ、反転出力信号ＯＵＴｂ１がローレベル状態である場合、反転ソース線イネーブル信号ＥＮＳＬｂ１及び第２制御信号Ｚ１はローレベル状態となる。従って、切替トランジスタＳ２及び伝送ゲートＴ２は開状態となる。第２電流路が第２期間内では小さな読み出し電流を生成するので、第２電流路は開かれる。
【００６１】
たとえば第２読み出し電流Ｉｒ２は、第１読み出し電流Ｉｒ１よりも大きい。出力信号ＯＵＴ１がローレベル状態で、かつ、反転出力信号ＯＵＴｂ１がハイレベル状態である場合、ソース線イネーブル信号ＥＮＳＬ１及び第１制御信号Ｘ１はローレベル状態となる。従って、切替トランジスタＳ１及び伝送ゲートＴ１は開状態となる。第１電流路が第２期間内では小さな読み出し電流を生成するので、第１電流路は開かれる。
【００６２】
換言すると、第２実施形態の不揮発性メモリが読み出し処理を実行する際、一の電流路内の切替トランジスタ及び伝送ゲートは開状態となり、かつ、電流路は開かれる。従って読み出し処理が実行される際、不揮発性メモリの電力消費は実効的に減少する。
【００６３】
図５は、本発明の第３実施形態による不揮発性メモリのアーキテクチャを表す概略的回路図である。第２実施形態と比較すると、本実施形態の電力切替回路２５０が特徴的である。以降では、電力切替回路２５０についてのみ説明する。
【００６４】
第２実施形態の電力切替回路２４０と比較すると、本実施形態のソース線ＳＬ１及び反転ソース線ＳＬｂ１は、電源電圧Ｖｎｎを直接受ける。つまり電力切替回路２５０には、切替トランジスタＳ１，Ｓ２及びＡＮＤゲート２３２，２３４が備えられていない。
【００６５】
同様にワード線ＷＬｘのアクティブ期間では、選択信号Ｙ１はアクティブ（つまりハイレベル状態）になる。従って、第１制御信号Ｘ１及び第２制御信号Ｚ１はハイレベル状態となり、かつ、反転第１制御信号Ｘｂ１及び反転第２制御信号Ｚｂ１はロー状態となる。従って、ビット線ＢＬ１はデータ線ＤＬ１に接続され、かつ、反転ビット線ＢＬｂ１は反転データ線ＤＬｂ１に接続される。しかも、２つの電流路が、第１読み出し電流Ｉｒ１及び第２読み出し電流Ｉｒ２を生成するように選択差動セル内に生成される。第１サブセルは、第１電流路への第１読み出し電流Ｉｒ１を生成する。第２サブセルは、第２電流路への第１読み出し電流Ｉｒ１を生成する。第１電流路では、第１読み出し電流Ｉｒ１は、データ線ＤＬから、伝送ゲートＴ１、ビット線ＢＬ１、第１サブセル、ソース線ＳＬ１、及び切替トランジスタＳ１を介して電力切替回路２５０へ流れる。第２電流路では、第２読み出し電流Ｉｒ２は、反転データ線ＤＬｂから、伝送ゲートＴ２、反転ビット線ＢＬｂ１、第２サブセル、反転ソース線ＳＬｂ１、及び切替トランジスタＳ１を介して電力切替回路２５０へ流れる。
【００６６】
センスアンプ２２１が相補的出力信号の組（ＯＵＴ１，ＯＵＴｂ１）を生成するとき、２つの電流路のうちの一は開状態に変化する。たとえば第１読み出し電流Ｉｒ１は、第２読み出し電流Ｉｒ２よりも大きい。出力信号ＯＵＴ１がハイレベル状態で、かつ、反転出力信号ＯＵＴｂ１がローレベル状態である場合、第２制御信号Ｚ１はローレベル状態となる。従って伝送ゲートＴ２は開状態となる。第２電流路が第２期間内では小さな読み出し電流を生成するので、第２電流路は開かれる。
【００６７】
たとえば第２読み出し電流Ｉｒ２は、第１読み出し電流Ｉｒ１よりも大きい。出力信号ＯＵＴ１がローレベル状態で、かつ、反転出力信号ＯＵＴｂ１がハイレベル状態である場合、第１制御信号Ｘ１はローレベル状態となる。従って伝送ゲートＴ１は開状態となる。第１電流路が第２期間内では小さな読み出し電流を生成するので、第１電流路は開かれる。
【００６８】
換言すると、第３実施形態の不揮発性メモリが読み出し処理を実行する際、一の電流路内の切替トランジスタ及び伝送ゲートは開状態となり、かつ、電流路は開かれる。従って読み出し処理が実行される際、不揮発性メモリの電力消費は実効的に減少する。
【００６９】
本発明は現在のところ最も実用的かつ好適な実施形態と考えられるもので説明されてきたが、本発明は開示された実施形態に限定される必要がないことに留意して欲しい。対照的に、最広義の解釈と整合する添付の請求項の技術思想及び技術的範囲に含まれる様々な修正型及び同様の構成を網羅することで、そのようなすべての修正型及び同様の構造を含むことが意図されている。
【図１Ａ】
2019121415.tif 000003
【図１Ｂ】
2019121415.tif 000004
【図２】
2019121415.tif 000005
【図３Ａ】
2019121415.tif 000006
【図３Ｂ】
2019121415.tif 000007
【図３Ｃ】
2019121415.tif 000008
【図４】
2019121415.tif 000009
【図５】
2019121415.tif 000010
【手続補正書】
【提出日】平成30年11月6日(2018.11.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関し、より具体的には、新たなセンシングシーケンス制御法による不揮発メモリに関する。
【背景技術】
【０００２】
図１Ａは、従来の差動セルを表す概略的回路図である。図１Ａに示されているように、差動セルｃ１は２つのサブセルｃｘ，ｃｙを有する。サブセルｃｘ，ｃｙの各々は浮遊ゲート型トランジスタを有する。従って差動セルｃ１は浮遊ゲート型差動セルである。
【０００３】
サブセルｃｘは浮遊ゲート型トランジスタＭ１を有する。サブセルｃｙは浮遊ゲート型トランジスタＭ２を有する。浮遊ゲート型トランジスタＭ１の制御端子はワード線ＷＬに接続される。浮遊ゲート型トランジスタＭ１のドレイン端子はビット線ＢＬに接続される。浮遊ゲート型トランジスタＭ１のソース端子はソース線ＳＬに接続される。浮遊ゲート型トランジスタＭ２の制御端子はワード線ＷＬに接続される。浮遊ゲート型トランジスタＭ２のドレイン端子は反転ビット線ＢＬｂに接続される。浮遊ゲート型トランジスタＭ２のソース端子は反転ソース線ＳＬｂに接続される。適切なバイアス電圧が、ワード線ＷＬ、ビット線ＢＬ、反転ビット線ＢＬｂ、ソース線ＳＬ、及び反転ソース線ＳＬｂに供されるとき、プログラム処理又は読み出し処理が差動セルｃ１上で実行される。
【０００４】
プログラム処理が差動セルｃ１上で実行される一方で、差動セルｃ１のサブセルｃｘ，ｃｙは相補的な状態をとる。たとえばサブセルｃｘがオン状態にプログラムされる場合、サブセルｃｙはオフ状態にプログラムされる。他方、サブセルｃｙがオン状態にプログラムされる場合、サブセルｃｘはオフ状態にプログラムされる。
【０００５】
読み出し処理が差動セルｃ１上で実行される間、ワード線ＷＬはアクティブにされる。ワード線ＷＬがアクティブにされるとき、オン状態のサブセルは大きな電流を発生させ、かつ、オフ状態のサブセルは小さな電流を発生させる。オフ状態のサブセルが発生させる電流はほぼゼロである。２つのサブセルからのセル電流の比較結果に従って、差動セルｃ１の記憶状態が決定される。一般的にはセル電流は、読み出しサイクル中では読み出し電流である。
【０００６】
プログラムサイクル中に、サブセルｃｘがオン状態にプログラムされ、かつ、サブセルｃｙがオフ状態にプログラムされる場合、サブセルｃｘからの読み出し電流Ｉｘは、サブセルｃｙからの読み出し電流Ｉｙよりも大きくなる。この状況下では、差動セルｃ１は第１記憶状態であると判断される。
【０００７】
プログラムサイクル中に、サブセルｃｘがオフ状態にプログラムされ、かつ、サブセルｃｙがオン状態にプログラムされる場合、サブセルｃｘからの読み出し電流Ｉｘは、サブセルｃｙからの読み出し電流Ｉｙよりも小さくなる。この状況下では、差動セルｃ１は第２記憶状態であると判断される。
【０００８】
図１Ａでは、サブセルｃｘはｎ型浮遊ゲート型トランジスタＭ１を有し、かつ、サブセルｃｙはｎ型浮遊ゲート型トランジスタＭ２を有する。実際には、差動セルｃ１は他の構造を有する。たとえば、差動セルは、２つのｐ型浮遊ゲート型トランジスタを有する浮遊ゲート型差動セルであるか、あるいは、２つのアンチヒューズ型トランジスタを有するアンチヒューズ型差動セルである。
【０００９】
図１Ｂは、差動セルを有するメモリセルアレイを表す概略的回路図である。メモリセルアレイ１１０は、ｍ×ｎの差動セルｃ１１〜ｃｍｎを有する。
【００１０】
メモリセルアレイ１１０では、ｍのワード線ＷＬ１〜ＷＬｍが、ｎの差動セルのうちの対応するｍの列に接続される。同一列内のｎの差動セルは、ｎのビット線対（ＢＬ１，ＢＬｂ１）〜（ＢＬｎ，ＢＬｂｎ）及びｎのソース線対（ＳＬ１，ＳＬｂ１）〜（ＳＬｎ，ＳＬｂｎ）に接続される。各ビット線対は、ビット線と反転ビット線を有する。各ソース線対は、ソース線と反転ソース線を有する。
【００１１】
たとえば第１列内の差動セルｃ１１は、ワード線ＷＬ１、ビット線対（ＢＬ１，ＢＬｂ１）及びソース線対（ＳＬ１，ＳＬｂ１）に接続される。他の差動セルｃ１２〜ｃ１ｎとそれらに関連する線との接続関係は、差動セルｃ１１とそれに関連する線との接続関係に類似するので、ここでは屋上屋を架す説明はしない。
【００１２】
プログラムサイクル中、ｍのワード線ＷＬ１〜ＷＬｍのうちの一がアクティブにされる。アクティブにされたワード線に対応する列は選択列と呼ばれる。選択列中のｎの差動セルは選択差動セルと呼ばれる。それに加えて、ｎの差動セルはプログラムされる。プログラム処理が実行される際、選択列の各選択差動セルの２つのサブセルは、相補的な状態となるようにプログラムされる。
【００１３】
読み出しサイクル中、ｍのワード線ＷＬ１〜ＷＬｍのうちの一はアクティブにされ、かつ、選択列が決定される。他方、選択列の選択差動セルの各々は、対応するビット線対への読み出し電流を発生させる。ビット線対の読み出し電流同志の比較結果に従って、対応する差動セルの記憶状態が決定される。
【００１４】
従来のメモリセルアレイの読み出しサイクル及び一のワード線のアクティブ期間の間、選択列の選択差動セルの各々は、対応するビット線及び対応する反転ビット線への読み出し電流を発生させる。ワード線のアクティ期間が終了する際、選択差動セルは読み出し電流の発生を中止する。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】米国特許第８５３６８９８号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１６】
特許文献１はＳＲＡＭセンスアンプを開示している。ＳＲＡＭセンスアンプは、低電力消費、迅速なセンシング、及び高効率センシング動作を提供する。
【課題を解決するための手段】
【００１７】
本発明の実施形態は不揮発性メモリを供する。当該不揮発性メモリは、メモリセルアレイ、センスアンプ、切替素子、及び電力切替回路を有する。前記メモリセルアレイは、ワード線、ビット線、反転ビット線、ソース線、及び反転ソース線を有する。選択差動セルの第１サブセルは、前記ワード線、前記ビット線、及び前記ソース線に接続される。前記選択差動セルの第２サブセルは、前記ワード線、前記反転ビット線、及び前記反転ソース線に接続される。前記センスアンプは、データ線及び反転データ線を有する。前記センスアンプは、前記データ線及び前記反転データ線からの信号に従って出力信号並びに反転出力信号を生成する。前記切替素子は、第１切替回路及び第２切替回路を有する。前記第１切替回路は、前記データ線と前記ビット線との間で接続される。前記第２切替回路は、前記反転データ線と前記反転ビット線との間で接続される。前記電力切替回路は、前記ビット線、前記反転ビット線、前記ソース線、及び前記反転ソース線に接続される。読み出しサイクル中、前記ワード線のアクティブ期間は、第１期間と第２期間を含む。前記第１期間では、前記第１サブセルは、第１電流路への第１読み出し電流を発生させる。前記第１電流路は、前記データ線、前記第１切替回路、前記ビット線、前記第１サブセル、前記ソース線、及び前記電力切替回路によって定められる。前記第１期間では、前記第２サブセルは、第２電流路への第２読み出し電流を発生させる。前記第２電流路は、前記反転データ線、前記第２切替回路、前記反転ビット線、前記第２サブセル、前記反転ソース線、及び前記電力切替回路によって定められる。前記第１電流路及び前記第２電流路は、前記第１読み出し電流と前記第２読み出し電流の相関に従って開くように制御される。
【００１８】
本発明の多数の目的、特徴、及び利点は、以降の添付図面に関して取り上げられる際の本発明の実施形態の詳細な説明を読むことで容易に明らかになる。しかし本願で用いられている図面は、説明目的であり、限定と解されてはならない。
【００１９】
本発明の上記の目的、特徴、及び利点は、以降詳細な説明及び添付図面の検討後には当業者にはより容易に明らかになる。
【図面の簡単な説明】
【００２０】
【図１Ａ】（従来技術）従来の差動セルを表す概略的回路図である。
【図１Ｂ】（従来技術）差動セルを含むメモリセルアレイを表す概略的回路図である。
【図２】本発明の不揮発性メモリのアーキテクチャを概略的に表している。
【図３Ａ】本発明の第１実施形態による不揮発性メモリのアーキテクチャを表す概略的回路図である。
【図３Ｂ】本発明の第１実施形態による不揮発性メモリに関する信号を表す概略的タイミング波形図である。
【図３Ｃ】本発明の第１実施形態による不揮発性メモリに関する信号を表す概略的タイミング波形図である。
【図４】本発明の第２実施形態による不揮発性メモリのアーキテクチャを表す概略的回路図である。
【図５】本発明の第３実施形態による不揮発性メモリのアーキテクチャを表す概略的回路図である。
【発明を実施するための形態】
【００２１】
図２は、本発明の不揮発性メモリのアーキテクチャを概略的に表している。図２に示されているように、不揮発性メモリは、電力切替回路２３０、メモリセルアレイ１１０、選択回路２１０、センシング回路２２０、及び制御回路（不図示）を有する。メモリセルアレイ１１０は複数の差動セルを有する。メモリセルアレイ１１０の構造は、図１Ｂの構造と同様なので、屋上屋を架すことを避けるためにここでは説明しない。
【００２２】
電力切替回路２３０は、メモリセルアレイ１１０のｎのソース線対（ＳＬ１，ＳＬｂ１）〜（ＳＬｎ，ＳＬｂｎ）及びｎのビット線対（ＢＬ１，ＢＬｂ１）〜（ＢＬｎ，ＢＬｂｎ）に接続される。不揮発性メモリのプログラム処理又は読み出し処理が実行される際、電力切替回路２３０は、メモリセルアレイ１１０への適切なバイアス電圧を供する。
【００２３】
選択回路２１０は、ｎの切替素子ｓｗ１〜ｓｗｎを有する。ｎの切替素子ｓｗ１〜ｓｗｎは、対応するビット線対（ＢＬ１，ＢＬｂ１）〜（ＢＬｎ，ＢＬｂｎ）に接続される。
【００２４】
センス回路２２０は、ｚのセンスアンプ２２１〜２２ｚを有する。ｚのセンスアンプ２２１〜２２ｚはそれぞれ、対応するデータ線対（Ｄ１，Ｄｂ１）〜（Ｄｚ，Ｄｂｚ）を有する。データ線対（Ｄ１，Ｄｂ１）〜（Ｄｚ，Ｄｂｚ）からの信号に従って、センスアンプ２２１〜２２ｚは、対応する相補出力信号（ＯＵＴ１，ＯＵＴｂ１）〜（ＯＵＴｚ，ＯＵＴｂｚ）を発生させる。
【００２５】
本発明の特徴によると、ｎのビット線対（ＢＬ１，ＢＬｂ１）〜（ＢＬｎ，ＢＬｂｎ）は、選択回路２１０によって複数のビット線対に分類される。ｎの選択信号Ｙ１〜Ｙｎによると、複数のビット線対群のうちの一のビット線対は、制御回路の制御下でｚのセンスアンプ２２１〜２２ｚに接続される。
【００２６】
たとえば、メモリセルアレイ１１０は３２のビット線対を有し、かつ、センス回路２２０は８のセンスアンプを有する。従って、メモリセルアレイ１１０の３２のビット線対は４つの群に分類される。
【００２７】
読み出し処理の第１読み出しサイクル中では、選択列に対応する第１群の８のビット線対が、選択回路２１０によってセンス回路２２０の８のセンスアンプに接続され、かつ、８の相補的出力信号の組が生成される。同様に、読み出し処理の第２読み出しサイクル中では、選択列に対応する第２群の８のビット線対が、選択回路２１０によってセンス回路２２０の８のセンスアンプに接続され、かつ、８の相補的出力信号の組が生成される。４の読み出しサイクル後、メモリセルアレイ１１０の３２のビット線対はセンス回路２２０に順次接続され、かつ、３２の差動セルの記憶状態が決定される。
【００２８】
図３Ａは、本発明の第１実施形態による不揮発性メモリのアーキテクチャを表す概略的回路図である。簡明を期すため、ビット線対（ＢＬ１，ＢＬｂ１）、ソース線対（ＳＬ１，ＳＬｂ１）、及び関連する構成要素間の接続関係のみが、図３Ａには示されている。他のビット線対、他のソース線対、及び関連する構成要素間の接続関係は、同様であるため、屋上屋を架さないようにここでは説明しない。
【００２９】
図３Ａに示されているように、切替素子ｓｗ１は、第１切替回路及び第２切替回路を有する。第１切替回路は伝送ゲートＴ１である。第２切替回路は伝送ゲートＴ２である。伝送ゲートＴ１の第１端子はビット線ＢＬ１に接続される。伝送ゲートＴ１の第２端子はデータ線ＤＬ１に接続される。伝送ゲートＴ１の制御端子は選択信号Ｙ１を受ける。伝送ゲートＴ１の反転制御端子は反転選択信号Ｙｂ１を受ける。伝送ゲートＴ２の第１端子は反転ビット線ＢＬｂ１に接続される。伝送ゲートＴ２の第２端子は反転データ線ＤＬｂ１に接続される。伝送ゲートＴ２の制御端子は選択信号Ｙ１を受ける。伝送ゲートＴ２の反転制御端子は反転選択信号Ｙｂ１を受ける。
【００３０】
伝送ゲートＴ１は、ｐ型切替トランジスタ及びｎ型切替トランジスタを有する。ｐ型切替トランジスタのゲート端子は、伝送ゲートＴ１の反転制御端子である。ｎ型切替トランジスタのゲート端子は、伝送ゲートＴ１の制御端子である。ｎ型切替トランジスタの第１端子は、伝送ゲートＴ１の第１端子に接続される。ｎ型切替トランジスタの第２端子は、伝送ゲートＴ１の第２端子に接続される。ｐ型切替トランジスタの第１端子は、ｎ型切替トランジスタの第１端子に接続される。ｐ型切替トランジスタの第２端子は、ｎ型切替トランジスタの第２端子に接続される。伝送ゲートＴ２の構造は、伝送ゲートＴ１の構造に類似しているので、屋上屋を架さないように、ここでは説明しない。
【００３１】
電力切替回路２３０は、第１切替回路、第２切替回路、４の切替トランジスタＳ１〜Ｓ４、及びＡＮＤゲート２３２，２３４を有する。第１切替回路は伝送ゲートＴ３である。第２切替回路は伝送ゲートＴ４である。切替トランジスタＳ１のゲート端子は、ソース線イネーブル信号ＥＮＳＬ１を受ける。切替トランジスタＳ１のドレイン端子は、ソース線ＳＬ１に接続される。切替トランジスタＳ１のソース端子は、電源電圧Ｖｎｎを受ける。切替トランジスタＳ２のゲート端子は、反転ソース線イネーブル信号ＥＮＳＬｂ１を受ける。切替トランジスタＳ２のドレイン端子は、反転ソース線ＳＬｂ１に接続される。切替トランジスタＳ２のソース端子は、電源電圧Ｖｎｎを受ける。ＡＮＤゲート２３２の２つの入力端子は、出力信号ＯＵＴ１及び読み出し信号ＲＥＡＤをそれぞれ受ける。ＡＮＤゲート２３２の出力端子は、ソース線イネーブル信号ＥＮＳＬ１を生成する。ＡＮＤゲート２３４の２つの入力端子は、反転出力信号ＯＵＴｂ１及び読み出し信号ＲＥＡＤをそれぞれ受ける。ＡＮＤゲート２３４の出力端子は、反転ソース線イネーブル信号ＥＮＳＬｂ１を生成する。
【００３２】
切替トランジスタＳ３のゲート端子は、プリチャージ信号Ｐｃｈを受ける。切替トランジスタＳ３のソース端子は、充電電圧Ｖ１を受ける。切替トランジスタＳ３のドレイン端子は、ビット線ＢＬ１に接続される。切替トランジスタＳ４のゲート端子は、プリチャージ信号Ｐｃｈを受ける。切替トランジスタＳ４のソース端子は、充電電圧Ｖ１を受ける。切替トランジスタＳ４のドレイン端子は、反転ビット線ＢＬｂ１に接続される。
【００３３】
伝送ゲートＴ３の第１端子は、ビット線ＢＬ１に接続される。伝送ゲートＴ３の第２端子は、ソース線ＳＬ１に接続される。伝送ゲートＴ３の反転制御端子は読み出し信号ＲＥＡＤを受ける。伝送ゲートＴ３の制御端子は反転読み出し信号ＲＥＡＤｂを受ける。伝送ゲートＴ４の第１端子は、反転ビット線ＢＬｂ１に接続される。伝送ゲートＴ４の第２端子は、反転ソース線ＳＬｂ１に接続される。伝送ゲートＴ４の反転制御端子は読み出し信号ＲＥＡＤを受ける。伝送ゲートＴ４の制御端子は反転読み出し信号ＲＥＡＤｂを受ける。伝送ゲートＴ３とＴ４の構造は、伝送ゲートＴ１の構造に類似しているので、屋上屋を架さないように、ここでは説明しない。
【００３４】
読み出し処理が実行されている間で、かつ、データ線対（ＤＬ１，ＤＬｂ１）からの信号がセンスアンプ２２１によって判断されない前には、センスアンプ２２１からの出力信号ＯＵＴ１及び反転出力信号ＯＵＴｂ１はハイレベル状態に維持される。データ線対（ＤＬ１，ＤＬｂ１）からの信号間の差異がセンスアンプ２２１によって判断されるとき、センスアンプ２２１は、相補的出力信号組（ＯＵＴ１，ＯＵＴｂ１）を生成する。不揮発性メモリの読み出し処理について以降で説明する。
【００３５】
図３Ｂは、本発明の第１実施形態による不揮発性メモリに関する信号を表す概略的タイミング波形図である。ビット線ＢＬ１及びソース線ＳＬ１に接続される選択差動セルの第１サブセルがオン状態である場合、反転ビット線ＢＬｂ１及び反転ソース線ＳＬｂ１に接続される選択差動セルの第２サブセルはオフ状態となる。
【００３６】
読み出しサイクル中では、読み出し信号ＲＥＡＤはハイレベル状態で、かつ、反転読み出し信号ＲＥＡＤｂはローレベル状態である。従って、伝送ゲートＴ３，Ｔ４は開状態となり、ビット線ＢＬ１とソース線ＳＬ１は切断され、かつ、反転ビット線ＢＬｂ１と反転ソース線ＳＬｂ１は切断される。
【００３７】
時点ｔａと時点ｔｂとの間の時間間隔では、出力信号ＯＵＴ１、反転出力信号ＯＵＴｂ１、及び読み出し信号ＲＥＡＤはすべてハイレベル状態となる。従って、ソース線イネーブル信号ＥＮＳＬ１と反転ソース線イネーブル信号ＥＮＳＬｂ１のいずれもハイレベル状態となる。他方、切替トランジスタＳ１，Ｓ２は閉状態となり、かつ、ソース線ＳＬ１と反転ソース線ＳＬｂ１は電源電圧Ｖｎｎに接続される。それに加えて、プリチャージ信号Ｐｃは一時的にローレベル状態となり、かつ、切替トランジスタＳ３，Ｓ４は一時的に閉状態となり、その後開状態となる。従って、ビット線ＢＬ１と反転ビット線ＢＬｂ１は、充電電圧Ｖ１になるまでプリチャージされ、その後浮遊状態となる。
【００３８】
時点ｔｂと時点ｔｄとの間の時間間隔では、ワード線ＷＬｘはハイレベル状態となる。この時間間隔は、ワード線ＷＬｘのアクティブ期間である。しかも、時点ｔｂと時点ｔｃとの間の時間間隔はアクティブ期間の第１期間で、かつ、時点ｔｃと時点ｔｄとの間の時間間隔はアクティブ期間の第２期間である。ワード線ＷＬｘがアクティブにされるとき、メモリセルアレイ１１０の選択差動セルが決定される。選択差動セルの第１サブセルは、ビット線ＢＬ１及びソース線ＳＬ１に接続される。選択差動セルの第２サブセルは、反転ビット線ＢＬｂ１及び反転ソース線ＳＬｂ１に接続される。
【００３９】
アクティブ期間の第１期間（つまり時点ｂと時点ｔｃとの間の時間間隔）では、選択信号Ｙ１はアクティブ（つまりハイレベル状態）にされる。従って、ビット線ＢＬ１はデータ線ＤＬ１に接続され、かつ、反転ビット線ＢＬｂ１は反転データ線ＤＬｂ１に接続される。しかも、ワード線ＷＬｘがアクティブ（つまりハイレベル状態）にされるので、２つの電流路が、第１読み出し電流Ｉｒ１及び第２読み出し電流Ｉｒ２を生成するように選択差動セル内に生成される。第１電流路では、第１読み出し電流Ｉｒ１は、データ線ＤＬから、伝送ゲートＴ１、ビット線ＢＬ１、第１サブセル、及びソース線ＳＬ１を介して電力切替回路２３０へ流れる。第２電流路では、第２読み出し電流Ｉｒ２は、反転データ線ＤＬｂから、伝送ゲートＴ２、反転ビット線ＢＬｂ１、第２サブセル、及び反転ソース線ＳＬｂ１を介して電力切替回路２３０へ流れる。
【００４０】
上述したように、第１読み出し電流Ｉｒ１及び第２読み出し電流Ｉｒ２は、時点ｔｂと時点ｔｃとの間の時間間隔内に生成される。従って、ビット線ＢＬ１及び反転ビット線ＢＬｂ１は、電源電圧Ｖ１から放電される。しかも、選択差動セルの第１サブセルがオン状態で、かつ、選択差動セルの第２サブセルがオフ状態であるため、第１読み出し電流Ｉｒ１は、第２読み出し電流Ｉｒ２よりも大きくなる。従って、ビット線ＢＬ１の電圧降下は、反転ビット線ＢＬｂ１の電圧降下よりも速い。
【００４１】
時点ｔｃでは、ビット線ＢＬ１と反転ビット線ＢＬｂ１との電圧差ΔＶが、センスアンプ２２１の閾値を超え、出力信号ＯＵＴ１はハイレベル状態となり、かつ、反転出力信号ＯＵＴｂ１はローレベル状態となる。
【００４２】
出力信号ＯＵＴ１がハイレベル状態となり、かつ、反転出力信号ＯＵＴｂ１はローレベル状態となるので、電力切替回路２３０のＡＮＤゲート２３２から出力されるソース線イネーブル信号ＥＮＳＬ１はハイレベル状態となる。この条件下では、切替トランジスタＳ１は閉状態に維持される。同時に、電力切替回路２３０のＡＮＤゲート２３４から出力される反転ソース線イネーブル信号ＥＮＳＬｂ１はローレベル状態となる。この条件下では、切替トランジスタＳ２は開状態に変化する。
【００４３】
明らかに時点ｔｃでは、切替トランジスタＳ２は開状態である。従って、第２電流路は開かれ、かつ、反転ビット線ＢＬｂ１は浮遊状態となる。他方第２読み出し電流Ｉｒ２は生成されない。しかも、第１電流路は第１読み出し電流Ｉｒ１を継続的に生成し、かつ、ビット線ＢＬ１の電圧は、電源電圧Ｖｎｎへ迅速に放電される。
【００４４】
時点ｔｄでは、ワード線ＷＬｘのアクティブ期間が終了する。上述したように、時点ｔｂと時点ｔｄとの間の時間間隔はワード線ＷＬｘのアクティブ期間である。しかし時点ｔｃと時点ｔｄとの間の時間間隔では、第２電流路は開かれ、かつ、第２読み出し電流Ｉｒ２は生成されない。
【００４５】
再度図３Ｂを参照する。読み出し処理が、ワード線ＷＬｘのアクティブ期間内に実行される際、差動セルの２つの電流路のうちの一方のみが第２期間内に開かれる。つまり第２電流路は第２期間内に開かれる。従って読み出し処理が実行される際、不揮発性メモリの電力消費は実効的に減少する。図３Ｂに示されているように、小さな読み出し電流を生成する第２電流路が開かれる。
【００４６】
図３Ｃは、本発明の第１実施形態による不揮発性メモリに関する信号を表す概略的タイミング波形図である。ビット線ＢＬ１及びソース線ＳＬ１に接続される選択差動セルの第１サブセルがオフ状態である場合、反転ビット線ＢＬｂ１及び反転ソース線ＳＬｂ１に接続される選択差動セルの第２サブセルはオン状態となる。
【００４７】
時点ｔｗと時点ｔｘとの間の時間間隔では、ソース線イネーブル信号ＥＮＳＬ１と反転ソース線イネーブル信号ＥＮＳＬｂ１のいずれもハイレベル状態となる。他方、切替トランジスタＳ１，Ｓ２は閉状態で、かつ、ソース線ＳＬ１及び反転ソース線ＳＬｂ１は電源電圧Ｖｎｎに接続される。それに加えて、プリチャージ信号Ｐｃは一時的にローレベル状態となり、かつ、切替トランジスタＳ３，Ｓ４は閉状態となり、その後開状態となる。従ってビット線ＢＬ１及び反転ビット線ＢＬ１は、充電電圧Ｖ１になるまでプリチャージされ、その後浮遊状態となる。
【００４８】
時点ｔｘと時点ｔｚとの間の時間間隔では、ワード線ＷＬｘはハイレベル状態となる。この時間間隔は、ワード線ＷＬｘのアクティブ期間である。しかも、時点ｔｘと時点ｔｙとの間の時間間隔はアクティブ期間の第１期間で、かつ、時点ｔｙと時点ｔｚとの間の時間間隔はアクティブ期間の第２期間である。
【００４９】
時点ｔｘと時点ｔｙとの間の時間間隔では、選択信号Ｙ１がアクティブ（つまりハイレベル状態）にされる。従って、ビット線ＢＬ１はデータ線ＤＬ１に接続され、かつ、反転ビット線ＢＬｂ１は反転データ線ＤＬｂ１に接続される。しかも、ワード線ＷＬｘがアクティブ（つまりハイレベル状態）にされるので、２つの電流路が、第１読み出し電流Ｉｒ１及び第２読み出し電流Ｉｒ２を生成するように選択差動セル内に生成される。第１サブセルは、第１電流路への第１読み出し電流Ｉｒ１を生成する。第２サブセルは、第２電流路への第２読み出し電流Ｉｒ２を生成する。第１電流路では、第１読み出し電流Ｉｒ１は、データ線ＤＬから、伝送ゲートＴ１、ビット線ＢＬ１、第１サブセル、ソース線ＳＬ１、及び切替トランジスタＳ１を介して電源電圧Ｖｎｎへ流れる。第２電流路では、第２読み出し電流Ｉｒ２は、反転データ線ＤＬｂから、伝送ゲートＴ２、反転ビット線ＢＬｂ１、第２サブセル、反転ソース線ＳＬｂ１、及び切替トランジスタＳ２を介して電源電圧Ｖｎｎへ流れる。
【００５０】
上述したように、第１読み出し電流Ｉｒ１及び第２読み出し電流Ｉｒ２は、時点ｔｘと時点ｔｙとの間の時間間隔内に生成される。従って、ビット線ＢＬ１及び反転ビット線ＢＬｂ１は、電源電圧Ｖ１から放電される。しかも、選択差動セルの第１サブセルがオフ状態で、かつ、選択差動セルの第２サブセルがオン状態であるため、第２読み出し電流Ｉｒ２は、第１読み出し電流Ｉｒ１よりも大きくなる。従って、反転ビット線ＢＬｂ１の電圧降下は、ビット線ＢＬ１の電圧降下よりも速い。時点ｔｙでは、ビット線ＢＬ１と反転ビット線ＢＬｂ１との電圧差ΔＶが、センスアンプ２２１の閾値を超え、出力信号ＯＵＴ１はローレベル状態となり、かつ、反転出力信号ＯＵＴｂ１はハイレベル状態となる。
【００５１】
出力信号ＯＵＴ１がローレベル状態となり、かつ、反転出力信号ＯＵＴｂ１はハイレベル状態となるので、電力切替回路２３０のＡＮＤゲート２３２から出力されるソース線イネーブル信号ＥＮＳＬ１はローレベル状態となる。この条件下では、切替トランジスタＳ１は開状態に変化する。同時に、電力切替回路２３０のＡＮＤゲート２３４から出力される反転ソース線イネーブル信号ＥＮＳＬｂ１はハイレベル状態となる。この条件下では、切替トランジスタＳ１は閉状態に維持される。
【００５２】
明らかに時点ｔｃでは、切替トランジスタＳ１は開状態である。従って、第１電流路は開かれ、かつ、反転ビット線ＢＬｂ１は浮遊状態となる。他方第１読み出し電流Ｉｒ１は生成されない。しかも、第２電流路は第２読み出し電流Ｉｒ２を継続的に生成し、かつ、反転ビット線ＢＬｂ１の電圧は、電源電圧Ｖｎｎへ迅速に放電される。
【００５３】
時点ｔｚでは、ワード線ＷＬｘのアクティブ期間が終了する。上述したように、時点ｔｘと時点ｔｚとの間の時間間隔はワード線ＷＬｘのアクティブ期間である。しかし時点ｔｙと時点ｔｚとの間の時間間隔では、第１電流路は開かれ、かつ、第１読み出し電流Ｉｒ１は生成されない。
【００５４】
再度図３Ｃを参照する。読み出し処理が、ワード線ＷＬｘのアクティブ期間内に実行される際、差動セルの２つの電流路のうちの一方のみが第２期間内に開かれる。つまり第１電流路は第２期間内に開かれる。従って読み出し処理が実行される際、不揮発性メモリの電力消費は実効的に減少する。図３Ｃに示されているように、小さな読み出し電流を生成する第１電流路が開かれる。
【００５５】
ワードでは、第１電流路及び第２電流路は、第１読み出し電流と第２読み出し電流の相関に従って開かれるように制御される。つまり、第２読み出し電流が第１読み出し電流よりも大きい場合、第１電流路が第２期間内に開かれ、かつ、第１読み出し電流が第２読み出し電流よりも大きい場合、第２電流路が第２期間内に開かれる。
【００５６】
図４は、本発明の第２実施形態による不揮発性メモリのアーキテクチャを表す概略的回路図である。第１実施形態と比較すると、本実施形態の電力切替回路２４０及び切替素子ｓｗ１’が特徴的である。以降では、電力切替回路２４０及び切替素子ｓｗ１’についてのみ説明する。
【００５７】
図４に示されているように、切替素子ｓｗ１’は、第１切替回路及び第２切替回路を有する。第１切替回路は伝送ゲートＴ１である。第２切替回路は伝送ゲートＴ２である。伝送ゲートＴ１の第１端子はビット線ＢＬ１に接続される。伝送ゲートＴ１の第２端子はデータ線ＤＬ１に接続される。伝送ゲートＴ１の制御端子は第１制御信号Ｘ１を受ける。伝送ゲートＴ１の反転制御端子は反転第１制御信号Ｘｂ１を受ける。伝送ゲートＴ２の第１端子は反転ビット線ＢＬｂ１に接続される。伝送ゲートＴ２の第２端子は反転データ線ＤＬｂ１に接続される。伝送ゲートＴ２の制御端子は第２制御信号Ｚ１を受ける。伝送ゲートＴ２の反転制御端子は反転第２制御信号Ｚｂ１を受ける。
【００５８】
第１実施形態の電力切替回路２３０と比較すると、第２実施形態の電力切替回路２４０は、２のＡＮＤゲート２４３，２４５及び２のＮＯＴゲート２４４，２４６をさらに有する。ＡＮＤゲート２４３の３の入力端子は、出力信号ＯＵＴ１、選択信号Ｙ１、及び読み出し信号ＲＥＡＤをそれぞれ受ける。ＡＮＤゲート２４３の出力端子は、第１制御信号Ｘ１を生成する。ＮＯＴゲート２４４の入力端子は、第１制御信号Ｘ１を受ける。ＮＯＴゲート２４４の出力端子は、反転第１制御信号Ｘｂ１を生成する。ＡＮＤゲート２４５の３の入力端子は、反転出力信号ＯＵＴｂ１、選択信号Ｙ１、及び読み出し信号ＲＥＡＤをそれぞれ受ける。ＡＮＤゲート２４５の出力端子は、第２制御信号Ｚ１を生成する。ＮＯＴゲート２４６の入力端子は、第２制御信号Ｚ１を受ける。ＮＯＴゲート２４６の出力端子は、反転第２制御信号Ｚｂ１を生成する。
【００５９】
同様に、ワード線ＷＬｘのアクティブ期間では、選択信号Ｙ１はアクティブ（つまりハイレベル状態）になる。従って、第１制御信号Ｘ１及び第２制御信号Ｚ１はハイレベル状態となり、かつ、反転第１制御信号Ｘｂ１及び反転第２制御信号Ｚｂ１はロー状態となる。従って、ビット線ＢＬ１はデータ線ＤＬ１に接続され、かつ、反転ビット線ＢＬｂ１は反転データ線ＤＬｂ１に接続される。しかも、２つの電流路が、第１読み出し電流Ｉｒ１及び第２読み出し電流Ｉｒ２を生成するように選択差動セル内に生成される。第１サブセルは、第１電流路への第１読み出し電流Ｉｒ１を生成する。第２サブセルは、第２電流路への第２読み出し電流Ｉｒ２を生成する。第１電流路では、第１読み出し電流Ｉｒ１は、データ線ＤＬから、伝送ゲートＴ１、ビット線ＢＬ１、第１サブセル、ソース線ＳＬ１、及び切替トランジスタＳ１を介して電力切替回路２４０へ流れる。第２電流路では、第２読み出し電流Ｉｒ２は、反転データ線ＤＬｂから、伝送ゲートＴ２、反転ビット線ＢＬｂ１、第２サブセル、反転ソース線ＳＬｂ１、及び切替トランジスタＳ２を介して電力切替回路２４０へ流れる。
【００６０】
センスアンプ２２１が相補的出力信号の組（ＯＵＴ１，ＯＵＴｂ１）を生成するとき、２つの電流路のうちの一は開状態に変化する。たとえば第１読み出し電流Ｉｒ１は、第２読み出し電流Ｉｒ２よりも大きい。出力信号ＯＵＴ１がハイレベル状態で、かつ、反転出力信号ＯＵＴｂ１がローレベル状態である場合、反転ソース線イネーブル信号ＥＮＳＬｂ１及び第２制御信号Ｚ１はローレベル状態となる。従って、切替トランジスタＳ２及び伝送ゲートＴ２は開状態となる。第２電流路が第２期間内では小さな読み出し電流を生成するので、第２電流路は開かれる。
【００６１】
たとえば第２読み出し電流Ｉｒ２は、第１読み出し電流Ｉｒ１よりも大きい。出力信号ＯＵＴ１がローレベル状態で、かつ、反転出力信号ＯＵＴｂ１がハイレベル状態である場合、ソース線イネーブル信号ＥＮＳＬ１及び第１制御信号Ｘ１はローレベル状態となる。従って、切替トランジスタＳ１及び伝送ゲートＴ１は開状態となる。第１電流路が第２期間内では小さな読み出し電流を生成するので、第１電流路は開かれる。
【００６２】
換言すると、第２実施形態の不揮発性メモリが読み出し処理を実行する際、一の電流路内の切替トランジスタ及び伝送ゲートは開状態となり、かつ、電流路は開かれる。従って読み出し処理が実行される際、不揮発性メモリの電力消費は実効的に減少する。
【００６３】
図５は、本発明の第３実施形態による不揮発性メモリのアーキテクチャを表す概略的回路図である。第２実施形態と比較すると、本実施形態の電力切替回路２５０が特徴的である。以降では、電力切替回路２５０についてのみ説明する。
【００６４】
第２実施形態の電力切替回路２４０と比較すると、本実施形態のソース線ＳＬ１及び反転ソース線ＳＬｂ１は、電源電圧Ｖｎｎを直接受ける。つまり電力切替回路２５０には、切替トランジスタＳ１，Ｓ２及びＡＮＤゲート２３２，２３４が備えられていない。
【００６５】
同様にワード線ＷＬｘのアクティブ期間では、選択信号Ｙ１はアクティブ（つまりハイレベル状態）になる。従って、第１制御信号Ｘ１及び第２制御信号Ｚ１はハイレベル状態となり、かつ、反転第１制御信号Ｘｂ１及び反転第２制御信号Ｚｂ１はロー状態となる。従って、ビット線ＢＬ１はデータ線ＤＬ１に接続され、かつ、反転ビット線ＢＬｂ１は反転データ線ＤＬｂ１に接続される。しかも、２つの電流路が、第１読み出し電流Ｉｒ１及び第２読み出し電流Ｉｒ２を生成するように選択差動セル内に生成される。第１サブセルは、第１電流路への第１読み出し電流Ｉｒ１を生成する。第２サブセルは、第２電流路への第１読み出し電流Ｉｒ１を生成する。第１電流路では、第１読み出し電流Ｉｒ１は、データ線ＤＬから、伝送ゲートＴ１、ビット線ＢＬ１、第１サブセル、及びソース線ＳＬ１を介して電力切替回路２５０へ流れる。第２電流路では、第２読み出し電流Ｉｒ２は、反転データ線ＤＬｂから、伝送ゲートＴ２、反転ビット線ＢＬｂ１、第２サブセル、及び反転ソース線ＳＬｂ１を介して電力切替回路２５０へ流れる。
【００６６】
センスアンプ２２１が相補的出力信号の組（ＯＵＴ１，ＯＵＴｂ１）を生成するとき、２つの電流路のうちの一は開状態に変化する。たとえば第１読み出し電流Ｉｒ１は、第２読み出し電流Ｉｒ２よりも大きい。出力信号ＯＵＴ１がハイレベル状態で、かつ、反転出力信号ＯＵＴｂ１がローレベル状態である場合、第２制御信号Ｚ１はローレベル状態となる。従って伝送ゲートＴ２は開状態となる。第２電流路が第２期間内では小さな読み出し電流を生成するので、第２電流路は開かれる。
【００６７】
たとえば第２読み出し電流Ｉｒ２は、第１読み出し電流Ｉｒ１よりも大きい。出力信号ＯＵＴ１がローレベル状態で、かつ、反転出力信号ＯＵＴｂ１がハイレベル状態である場合、第１制御信号Ｘ１はローレベル状態となる。従って伝送ゲートＴ１は開状態となる。第１電流路が第２期間内では小さな読み出し電流を生成するので、第１電流路は開かれる。
【００６８】
換言すると、第３実施形態の不揮発性メモリが読み出し処理を実行する際、一の電流路内の切替トランジスタ及び伝送ゲートは開状態となり、かつ、電流路は開かれる。従って読み出し処理が実行される際、不揮発性メモリの電力消費は実効的に減少する。
【００６９】
本発明は現在のところ最も実用的かつ好適な実施形態と考えられるもので説明されてきたが、本発明は開示された実施形態に限定される必要がないことに留意して欲しい。対照的に、最広義の解釈と整合する添付の請求項の技術思想及び技術的範囲に含まれる様々な修正型及び同様の構成を網羅することで、そのようなすべての修正型及び同様の構造を含むことが意図されている。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ワード線、ビット線、反転ビット線、ソース線、及び反転ソース線を有し、選択差動セルの第１サブセルは、前記ワード線、前記ビット線、及び前記ソース線に接続され、かつ、前記選択差動セルの第２サブセルは、前記ワード線、前記反転ビット線、及び前記反転ソース線に接続される、メモリセルアレイ、
データ線及び反転データ線を有し、かつ、前記データ線及び前記反転データ線からの信号に従って出力信号並びに反転出力信号を生成する、センスアンプ、
前記データ線と前記ビット線との間で接続される第１切替回路、及び、前記反転データ線と前記反転ビット線との間で接続される第２切替回路を有する切替素子、
前記ビット線、前記反転ビット線、前記ソース線、及び前記反転ソース線に接続される電力切替回路、
を有し、
読み出しサイクル中、前記ワード線のアクティブ期間は、第１期間と第２期間を含み、
前記第１期間では、前記第１サブセルは、第１電流路への第１読み出し電流を発生させ、
前記第１電流路は、前記データ線、前記第１切替回路、前記ビット線、前記第１サブセル、前記ソース線、及び前記電力切替回路によって定められ、
前記第１期間では、前記第２サブセルは、第２電流路への第２読み出し電流を発生させ、
前記第２電流路は、前記反転データ線、前記第２切替回路、前記反転ビット線、前記第２サブセル、前記反転ソース線、及び前記電力切替回路によって定められ、かつ、
前記第１電流路及び前記第２電流路は、前記第１読み出し電流と前記第２読み出し電流の相関に従って開くように制御される、
不揮発性メモリ。
【請求項２】
請求項１に記載の不揮発性メモリであって、
前記第１読み出し電流が前記第２読み出し電流よりも大きい場合、前記第２電流路が前記第２期間内に開かれ、かつ、
前記第２読み出し電流が前記第１読み出し電流よりも大きい場合、前記第１電流路が前記第２期間内に開かれる、
不揮発性メモリ。
【請求項３】
請求項１に記載の不揮発性メモリであって、
前記第１切替回路は第１伝送ゲートで、
前記第２切替回路は第２伝送ゲートで、
前記第１伝送ゲートの第１端子は前記ビット線に接続され、
前記第１伝送ゲートの第２端子は前記データ線に接続され、
前記第１伝送ゲートの制御端子は、選択信号を受け、
前記第１伝送ゲートの反転制御端子は、反転選択信号を受け、
前記第２伝送ゲートの第１端子は前記反転ビット線に接続され、
前記第２伝送ゲートの第２端子は前記反転データ線に接続され、
前記第２伝送ゲートの制御端子は、前記選択信号を受け、かつ、
前記第２伝送ゲートの反転制御端子は、前記反転選択信号を受ける、
不揮発性メモリ。
【請求項４】
請求項３に記載の不揮発性メモリであって、
前記電力切替回路は、
第１端子が電源電圧を受け、第２端子は前記ソース線に接続され、かつ、制御端子は、ソース線イネーブル信号を受ける、第１切替トランジスタ、
第１端子が電源電圧を受け、第２端子は前記反転ソース線に接続され、かつ、制御端子は、反転ソース線イネーブル信号を受ける、第２切替トランジスタ、
第１入力端子が読み出し信号を受け、第２入力端子は前記出力信号を受け、かつ、出力端子は、前記ソース線イネーブル信号を生成する、第１ＡＮＤゲート、
第１入力端子が前記読み出し信号を受け、第２入力端子は前記反転出力信号を受け、かつ、出力端子は、前記反転ソース線イネーブル信号を生成する、第２ＡＮＤゲート、
前記ビット線と前記ソース線との間で接続される第３切替回路、
前記反転ビット線と前記反転ソース線との間で接続される第４切替回路、
第１端子が充電電圧を受け、第２端子は前記ビット線に接続され、かつ、制御端子は、プリチャージ信号を受ける、第３切替トランジスタ、並びに、
第１端子が前記充電電圧を受け、第２端子は前記反転ビット線に接続され、かつ、制御端子は、前記プリチャージ信号を受ける、第４切替トランジスタ、
を有し、
前記読み出しサイクル中に、前記第３切替回路及び前記第４切替回路は開状態となる、
不揮発性メモリ。
【請求項５】
請求項４に記載の不揮発性メモリであって、
前記読み出しサイクル中に、前記読み出し信号はハイレベル状態となり、
前記アクティブ期間前に、前記第３切替トランジスタ及び前記第４切替トランジスタは、前記プリチャージ信号に従って制御され、その結果、前記ビット線及び前記反転ビット線は、前記従電圧までプリチャージされ、かつ、
前記アクティブ期間中に、前記選択信号はハイレベル状態となる、
不揮発性メモリ。
【請求項６】
請求項１に記載の不揮発性メモリであって、
前記第１切替回路は第１伝送ゲートで、
前記第２切替回路は第２伝送ゲートで、
前記第１伝送ゲートの第１端子は前記ビット線に接続され、
前記第１伝送ゲートの第２端子は前記データ線に接続され、
前記第１伝送ゲートの制御端子は、第１選択信号を受け、
前記第１伝送ゲートの反転制御端子は、反転第１選択信号を受け、
前記第２伝送ゲートの第１端子は前記反転ビット線に接続され、
前記第２伝送ゲートの第２端子は前記反転データ線に接続され、
前記第２伝送ゲートの制御端子は、第２制御信号を受け、かつ、
前記第２伝送ゲートの反転制御端子は、反転第２制御信号を受ける、
不揮発性メモリ。
【請求項７】
請求項６に記載の不揮発性メモリであって、
前記電力切替回路は、
第１端子が電源電圧を受け、第２端子は前記ソース線に接続され、かつ、制御端子は、ソース線イネーブル信号を受ける、第１切替トランジスタ、
第１端子が電源電圧を受け、第２端子は前記反転ソース線に接続され、かつ、制御端子は、反転ソース線イネーブル信号を受ける、第２切替トランジスタ、
第１入力端子が読み出し信号を受け、第２入力端子は前記出力信号を受け、かつ、出力端子は、前記ソース線イネーブル信号を生成する、第１ＡＮＤゲート、
第１入力端子が前記読み出し信号を受け、第２入力端子は前記反転出力信号を受け、かつ、出力端子は、前記反転ソース線イネーブル信号を生成する、第２ＡＮＤゲート、
第１入力端子が前記読み出し信号を受け、第２入力端子は選択信号を受け、かつ、出力端子は、前記第１制御信号を生成する、第３ＡＮＤゲート、
第１入力端子が前記読み出し信号を受け、第２入力端子は前記選択信号を受け、かつ、出力端子は、前記第２制御信号を生成する、第４ＡＮＤゲート、
第１入力端子が前記第１制御信号を受け、かつ、出力端子は、前記反転第１制御信号を生成する、第１ＮＯＴゲート、
第１入力端子が前記第２制御信号を受け、かつ、出力端子は、前記反転第２制御信号を生成する、第２ＮＯＴゲート、
前記ビット線と前記ソース線との間で接続される第３切替回路、
前記反転ビット線と前記反転ソース線との間で接続される第４切替回路、
第１端子が充電電圧を受け、第２端子は前記ビット線に接続され、かつ、制御端子は、プリチャージ信号を受ける、第３切替トランジスタ、並びに、
第１端子が前記充電電圧を受け、第２端子は前記反転ビット線に接続され、かつ、制御端子は、前記プリチャージ信号を受ける、第４切替トランジスタ、
前記読み出しサイクル中に、前記第３切替回路及び前記第４切替回路は開状態となる、
不揮発性メモリ。
【請求項８】
請求項７に記載の不揮発性メモリであって、
前記読み出しサイクル中に、前記読み出し信号はハイレベル状態となり、
前記アクティブ期間前に、前記第３切替トランジスタ及び前記第４切替トランジスタは、前記プリチャージ信号に従って制御され、その結果、前記ビット線及び前記反転ビット線は、前記従電圧までプリチャージされ、かつ、
前記アクティブ期間中に、前記選択信号はハイレベル状態となる、
不揮発性メモリ。
【請求項９】
請求項６に記載の不揮発性メモリであって、
前記電力切替回路は、
第１入力端子が読み出し信号を受け、第２入力端子は選択信号を受け、第３入力端子は前記出力信号を受け、かつ、出力端子は、前記第１制御信号を生成する、第１ＡＮＤゲート、
第１入力端子が前記読み出し信号を受け、第２入力端子は前記選択信号を受け、第３入力端子は前記反転出力信号を受け、かつ、出力端子は、前記第２制御信号を生成する、第２ＡＮＤゲート、
第１入力端子が前記第１制御信号を受け、かつ、出力端子は、前記反転第１制御信号を生成する、第１ＮＯＴゲート、
第１入力端子が前記第２制御信号を受け、かつ、出力端子は、前記反転第２制御信号を生成する、第２ＮＯＴゲート、
前記ビット線と前記ソース線との間で接続され、かつ、電源電圧を受ける第３切替回路、
前記電源電圧を受ける前記反転ビット線と、前記反転ソース線との間で接続される第４切替回路、
第１端子が充電電圧を受け、第２端子は前記ビット線に接続され、かつ、制御端子は、プリチャージ信号を受ける、第３切替トランジスタ、並びに、
第１端子が前記充電電圧を受け、第２端子は前記反転ビット線に接続され、かつ、制御端子は、前記プリチャージ信号を受ける、第４切替トランジスタ、
を有し、
前記読み出しサイクル中に、前記第３切替回路及び前記第４切替回路は開状態となる、
不揮発性メモリ。
【請求項１０】
請求項９に記載の不揮発性メモリであって、
前記読み出しサイクル中に、前記読み出し信号はハイレベル状態となり、
前記アクティブ期間前に、前記第３切替トランジスタ及び前記第４切替トランジスタは、前記プリチャージ信号に従って制御され、その結果、前記ビット線及び前記反転ビット線は、前記従電圧までプリチャージされ、かつ、
前記アクティブ期間中に、前記選択信号はハイレベル状態となる、
不揮発性メモリ。
【外国語明細書】
2019121415000001.pdf