(57)【要約】      （修正有）【課題】トランジスタ装置全体のドレイン・ソース間ブレークダウン電圧ＢＶＤＳＳを上昇させる。【解決手段】トレンチＮチャネル電界効果トランジスタは活性領域１０とエッジ領域１２を有する。第１の平行な１対のディープトレンチ６、７がダイの側端に平行に延びる。第２の平行な１対のディープトレンチは、側端に垂直に、側端に向かって延び、第２の対の各トレンチは、第１の対の内側のディープトレンチで終了する。埋め込みフィールドプレート構造がこれらのトレンチに埋め込まれている。複数のフローティングＰ型ウェル領域は、第２の対のディープトレンチの間、活性領域と第１の対の内側のディープトレンチとの間に、すべて配置される。【選択図】図１
2019195045.tif 000002
【特許請求の範囲】
【請求項１】
エッジ領域と活性領域とを有する半導体ダイ構造であって、前記半導体ダイ構造は、
Ｎ―型ドリフト層であって、第１のディープトレンチが前記Ｎ―型ドリフト層へと延び、前記第１のディープトレンチは前記半導体ダイ構造の側端に平行に第１の直線となって延び、第２のディープトレンチが前記Ｎ―型ドリフト層へと延び、前記第２のディープトレンチは前記第１のディープトレンチの前記第１の直線に平行に第２の直線となって延び、第３のディープトレンチが前記Ｎ―型ドリフト層へと延び、前記第３のディープトレンチは前記半導体ダイの前記側端に垂直に第３の直線となって延び前記第２のディープトレンチで終了し、第４のディープトレンチは前記半導体ダイの前記側端に垂直に第４の直線となって延び前記第２のディープトレンチで終了し、前記第１の直線は前記第２の直線に平行であり、前記第３の直線は前記第４の直線に平行であることを特徴とするＮ―型ドリフト層と、
少なくとも部分的に前記第３のトレンチ内に配置され、少なくとも部分的に前記第４のトレンチ内に配置される埋め込みフィールドプレート構造と、
前記Ｎ―型ドリフト層へと延びるＰ型ボディ領域であって、前記Ｐ型ボディ領域は前記第３のディープトレンチと前記第４のディープトレンチとの間の前記半導体ダイ構造の前記活性領域に配置され、前記Ｐ型ボディ領域のいかなる部分も前記半導体ダイ構造の前記エッジ領域には延びていないことを特徴とするＰ型ボディ領域と、
前記Ｐ型ボディ領域へと延びるＮ＋型ソース領域であって、前記Ｎ＋型ソース領域は前記第３のディープトレンチと前記第４のディープトレンチとの間の前記半導体ダイ構造の前記活性領域に配置されることを特徴とするＮ＋型ソース領域と、
前記Ｎ―型ドリフト層へと延びる第１のフローティングＰ型ウェル領域であって、前記第１のフローティングＰ型ウェル領域は全体的に前記半導体ダイ構造の前記エッジ領域内に配置され、前記第１のフローティングＰ型ウェル領域は全体的に前記第３のディープトレンチと前記第４のディープトレンチとの間に配置されることを特徴とする第１のフローティングＰ型ウェル領域と、
前記Ｎ―型ドリフト層へと延びる第２のフローティングＰ型ウェル領域であって、前記第２のフローティングＰ型ウェル領域は全体的に前記半導体ダイ構造の前記エッジ領域内に配置され、前記第２のフローティングＰ型ウェル領域は全体的に前記第３のディープトレンチと前記第４のディープトレンチとの間に配置され、前記第１のディープトレンチ、前記第２のディープトレンチ、前記第１のフローティングＰ型ウェル領域、前記第２のフローティングＰ型ウェル領域、及び前記Ｐ型ボディ領域はこれらが第５の直線に沿って配置されるように配置され、前記第５の直線は前記半導体ダイ構造の側端から垂直に前記第１のディープトレンチと前記第２のディープトレンチを横切って延びそして前記第３のディープトレンチと前記第４のディープトレンチとの間を通って前記半導体ダイ構造の前記活性領域へと延び、前記第１のフローティングＰ型ウェル領域及び前記第２のフローティングＰ型ウェル領域は前記第５の直線に沿って前記Ｐ型ボディ領域と前記第２のディープトレンチとの間に配置されていることを特徴とする第２のフローティングＰ型ウェル領域と、
少なくとも部分的に前記第３のディープトレンチ内に配置され、少なくとも部分的に前記第４のディープトレンチ内に配置されるゲート構造であって、前記ゲート構造は前記半導体ダイ構造の前記活性領域内に配置されることを特徴とするゲート構造と、
前記ゲート構造に結合されているゲート電極と、
ドレイン電極と、
前記Ｎ＋型ソース領域に結合されているソース電極と、
を具備することを特徴とする、
半導体ダイ構造。
【請求項２】
前記半導体ダイ構造は半導体上部表面を有し、前記Ｎ―型ドリフト層は下層部分と上層部分とを具備し、前記Ｎ―型ドリフト層の前記下層部分は前記Ｎ―型ドリフト層の前記上層部分よりも低濃度のＮ型ドーパントを有し、前記Ｎ―型ドリフト層の前記上層部分は前記Ｎ―型ドリフト層の前記下層部分の上に配置され前記半導体上部表面まで延びていることを特徴とする、請求項１に記載の半導体ダイ構造。
【請求項３】
前記第１のディープトレンチ、前記第２のディープトレンチ、前記第３のディープトレンチ、及び前記第４のディープトレンチの各々は、前記Ｎ―型ドリフト層の前記下層部分に延びていることを特徴とする、請求項２に記載の半導体ダイ構造。
【請求項４】
前記ゲート構造のいかなる部分も前記半導体ダイ構造の前記エッジ領域に延びていないことを特徴とする、請求項１に記載の半導体ダイ構造。
【請求項５】
前記ソース電極が前記Ｐ型ボディ領域に結合されていることを特徴とする、請求項１に記載の半導体ダイ構造。
【請求項６】
前記埋め込みフィールドプレート構造の第１の部分が前記第１のディープトレンチ内に配置され、前記埋め込みフィールドプレート構造の第２の部分が前記第２のディープトレンチ内に配置され、前記埋め込みフィールドプレート構造の第３の部分が前記第３のディープトレンチ内に配置され、前記埋め込みフィールドプレート構造の第４の部分が前記第４のディープトレンチ内に配置されていることを特徴とする、請求項１に記載の半導体ダイ構造。
【請求項７】
前記埋め込みフィールドプレート構造は前記Ｐ型ボディ領域に電気的に結合されていることを特徴とする、請求項１に記載の半導体ダイ構造。
【請求項８】
前記埋め込みフィールドプレート構造は前記Ｐ型ボディ領域を介して前記ソース電極に電気的に結合されていることを特徴とする、請求項１に記載の半導体ダイ構造。
【請求項９】
前記Ｎ―型ドリフト層へと延びる第３のフローティングＰ型ウェル領域であって、前記第３のフローティングＰ型ウェル領域は前記半導体ダイ構造の前記エッジ領域内に全体的に配置され、前記第３のフローティングＰ型ウェル領域は前記第１のディープトレンチと前記第２のディープトレンチとの間に全体的に配置されていることを特徴とする第３のフローティングＰ型ウェル領域をさらに具備することを特徴とする、請求項１に記載の半導体ダイ構造。
【請求項１０】
前記Ｎ―型ドリフト層へと延びる第３のフローティングＰ型ウェル領域であって、前記第３のフローティングＰ型ウェル領域は前記半導体ダイ構造の前記エッジ領域内に全体的に配置され、前記第３のフローティングＰ型ウェル領域は前記第１のディープトレンチと前記半導体ダイ構造の前記側端との間に全体的に配置されていることを特徴とする第３のフローティングＰ型ウェル領域をさらに具備することを特徴とする、請求項１に記載の半導体ダイ構造。
【請求項１１】
前記第１のフローティングＰ型ウェル領域は、前記第２のディープトレンチの側壁の一部を形成していることを特徴とする、請求項１に記載の半導体ダイ構造。
【請求項１２】
前記エッジ領域内の前記埋め込みフィールドプレート構造は、Ｎ＋型ポリシリコンであり、前記Ｎ＋型ポリシリコンは前記第３のディープトレンチから上方へと延びそして前記半導体上部層を越えて前記第４のディープトレンチ内へと延びているいることを特徴とする、請求項１に記載の半導体ダイ構造。
【請求項１３】
前記エッジ領域内に配置されたボディ金属層であって前記ボディ金属層のいかなる部分も前記半導体ダイ構造の前記活性領域へと延びてはおらず、前記ボディ金属層は前記エッジ領域内の前記埋め込みフィールドプレート構造のＮ＋型ポリシリコンに電気的に結合されていることを特徴とするボディ金属層をさらに具備することを特徴とする、請求項１２に記載の半導体ダイ構造。
【請求項１４】
活性領域とエッジ領域とを有するフィールドプレート電力用Ｎチャネル電界効果トランジスタダイであって、
ソース金属電極と、
前記ダイの周囲に延びる周辺ディープトレンチであって、前記周辺ディープトレンチにはゲートが配置されておらず、前記周辺ディープトレンチは前記エッジ領域内に配置され、前記周辺ディープトレンチのいかなる部分も前記活性領域には配置されていないことを特徴とする周辺ディープトレンチと、
平行に延びる複数のディープトレンチであって、これらの平行に延びるディープトレンチの各々は前記活性領域から延び前記周辺ディープトレンチで終了していることを特徴とするディープトレンチと、
前記周辺ディープトレンチ内に部分的に配置され、前記平行に延びる複数のディープトレンチ内に部分的に配置されている埋め込みフィールドプレート構造と、
前記活性領域内に配置されたＰ型ボディ領域であって、前記Ｐ型ボディ領域は、前記ソース金属電極に結合されていることを特徴とするＰ型ボディ領域と、
前記Ｐ型ボディ領域内へと延びるＮ＋型ソース領域と、
複数のフローティングＰ型ウェル領域であって、前記フローティングＰ型ウェル領域の各々は前記エッジ領域内に全体的に配置され、前記エッジ領域から直線が前記活性領域へと延び、そして、前記複数のフローティングＰ型ウェル領域は前記直線に沿って前記周辺ディープトレンチと前記活性領域との間に配置されることを特徴とする複数のフローティングＰ型ウェル領域と、
を具備することを特徴とするフィールドプレート電力用Ｎチャネル電界効果トランジスタダイ。
【請求項１５】
前記周辺ディープトレンチと前記Ｐ型ボディ領域との間のいかなる位置にも前記直線に沿ってＰ型ボディ領域が追加配置されていないことを特徴とする、請求項１４に記載のフィールドプレート電力用Ｎチャネル電界効果トランジスタダイ。
【請求項１６】
ゲート構造であって、前記ゲート構造は前記活性領域内に全体的に配置され、前記ゲート構造のいかなる部分も前記エッジ領域内へと延びていないことを特徴とするゲート構造をさらに具備することを特徴とする、請求項１４に記載のフィールドプレート電力用Ｎチャネル電界効果トランジスタダイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示による実施形態は、電力用電界効果トランジスタ、及び関連する方法に関する。
【背景技術】
【０００２】
トレンチ電力用電界効果トランジスタ（電力用トレンチＭＯＳＦＥＴとも呼ばれる）が最初にアバランシェブレークダウンを受けることとなるドレイン・ソース間電圧を増加させるために、「埋め込みフィールドプレート」を含むタイプのトレンチ電力用ＭＯＳＦＥＴが普及している。このタイプのトレンチ電力用ＭＯＳＦＥＴには、他にもさまざまな名前が付けられている。例えば、「埋め込みソース」という用語が使用されることもある。「ＲＥＳＵＲＦ」という用語もこのタイプのトレンチ電力用ＭＯＳＦＥＴに関して使用されている。典型的な構造では、埋め込みフィールドプレートトランジスタは、特にディープトレンチを有するトレンチＭＯＳＦＥＴである。このディープトレンチ内には、ゲートと共に、垂直方向の導電性埋め込みフィールドプレートがある。この埋め込みフィールドプレートは、一般にゲートの下に配置され、ディープトレンチの最も深い部分の内側面に沿って延びるようになっている。埋め込みフィールドプレートは、その上のゲートと同様に、絶縁性誘電体層によってトレンチ側壁の半導体材料から分離されている。そのような配置により、埋め込みフィールドプレートは、ディープトレンチのすぐ外側にあるＮ−型半導体材料内のドリフト領域に沿って隣接して延びる。このドリフト領域は、トランジスタのＰ型ボディ領域の下に配置されたＮ−型半導体材料である。埋め込みフィールドプレートをトランジスタのソース電極に結合することによって、埋め込みフィールドプレートのない同じ基本的なトレンチＭＯＳＦＥＴ構造と比較して、トランジスタのブレークダウン電圧ＢＶＤＳＳを所定のＲＤＳ（ＯＮ）及び集積回路サイズにおいて増大させることができる。この一般的なトランジスタ構造には多くのバリエーションがある。
【発明の概要】
【課題を解決するための手段】
【０００３】
トレンチ電力用Ｎチャネル電界効果トランジスタダイの半導体部分は、半導体上部表面に切り込まれた複数のディープトレンチを有する。これらのディープトレンチのうちの第１のトレンチは、ダイの側端に平行に、第１の直線となって延びる。これらのディープトレンチのうちの２番目のものは、第１の直線と平行な第２の直線となって延び、その結果、第１のディープトレンチは、第２のディープトレンチとダイの側端との間に配置される。これらの２つのディープトレンチは互いに平行に、そしてダイの側端に平行に延びている。さらに多くのそのような平行に延びるディープトレンチを存在させることもできるが、少なくともこれらの２つが存在する。さらに、第３のディープトレンチが、ダイの側端部に対して垂直に第３の直線となって延びる。この第３のディープトレンチは第２のディープトレンチに当接して終了する。第４のディープトレンチは、ダイの側端部に対して垂直な第４の直線となって延びる。第４のディープトレンチもまた第２のディープトレンチに当接して終了する。第３のディープトレンチと第４のディープトレンチとは互いに平行に延びていて、間にディープトレンチは存在しない。トレンチ電力用Ｎチャネル電界効果トランジスタダイも埋め込みフィールドプレート構造を有する。１つの例では、この埋め込みフィールドプレート構造の第１の部分は少なくとも部分的に第１のディープトレンチ内に配置され、この埋め込みフィールドプレート構造の第２の部分は少なくとも部分的に第２のディープトレンチ内に配置され、このフィールドプレート構造の第３の部分は少なくとも部分的に第３のディープトレンチ内に配置され、この埋め込みフィールドプレート構造の第４の部分は少なくとも部分的に第４のディープトレンチ内に配置される。
【０００４】
上面からの視点で考えると、トレンチ電力用Ｎチャネル電界効果トランジスタダイは、エッジ領域と活性領域とを有する。エッジ領域はダイの側端に隣接して配置されている。このエッジ領域にはゲートもＮ＋型ソース領域もない。一方、活性領域はゲートとＮ＋型ソース領域を有する。エッジ領域はダイの活性領域とダイ側端部との間に配置される。
【０００５】
横断面からの視点で考えると、ダイの半導体部分は底部Ｎ＋＋型基板層を有する。そのＮ＋＋型基板層の上に配置されているのは、半導体の上部表面まで延びるＮ−型ドリフト層である。このＮ−型ドリフト層は、下層部分と、より高濃度にドープされたＮ−型上層部分とを有する。ディープトレンチは、Ｎ−型上層部分に切り込み、Ｎ−型下層部分の上部をちょうど貫通するようにＮ−型上層部分を通って下方に延びる。
【０００６】
活性領域において、第３のディープトレンチと第４のディープトレンチとの間には、Ｐ型ボディ領域がある。このＰ型ボディ領域は、半導体の上部表面からＮ−型ドリフト層へと延びている。Ｎ＋型ソース領域は、活性領域内の第３のディープトレンチと第４のディープトレンチとの間に配置されている。Ｐ型ボディ領域はまた、活性領域から（ゲートバスライン及び埋め込みフィールドプレート接地領域を通って）横方向に延びそしてエッジ領域内に入る。
【０００７】
トレンチ電力用Ｎチャネル電界効果トランジスタダイは、上面ソース金属電極構造、上面ゲート金属電極構造、及び底面ドレイン金属電極構造を有する。ソース金属電極構造は、活性領域の１つ又は複数のＮ＋型ソース領域に結合され、また活性領域の１つまたは複数のＰ型ボディ領域に結合されている。ゲート金属電極構造は、活性領域の１つまたは複数のゲートに結合されている。ドレイン金属電極構造は、底面の半導体表面に結合されるようにダイの半導体部分の底面に配置され、Ｎ＋＋型基板層と接触している。
【０００８】
さらに、トレンチ電力用Ｎチャネル電界効果トランジスタダイは、第１のフローティングＰ型ウェル領域と第２のフローティングＰ型ウェル領域とを含む。第１のフローティングＰ型ウェル領域は、上面の半導体表面からＮ―型ドリフト層内へと下方に延びる。そして、全体的に半導体ダイ構造のエッジ領域内に、そして全体的に第３ディープトレンチと第４のディープトレンチとの間に配置される。同様に、第２のフローティングＰ型ウェル領域は、上面の半導体表面からＮ―型ドリフト層の中へと下方に延びる。そして、全体的に半導体ダイ構造のエッジ領域内に、そして全体的に第３ディープトレンチと第４のディープトレンチとの間に配置される。
【０００９】
第１のフローティングＰ型ウェル領域及び第２のフローティングＰ型ウェル領域は、第５の直線に沿って配置されている。第５の直線は、半導体ダイ構造の側端から垂直に延び、第１のディープトレンチ及び第２のディープトレンチを横切って横方向に延び、第３のトレンチと第４のトレンチとの間を通って半導体ダイ構造の活性領域内に延びる。この第５の線は、第３のディープトレンチの第３の直線と平行であり、また第４のディープトレンチの第４の直線と平行である。第１のフローティングＰ型ウェル領域及び第２のフローティングＰ型ウェル領域は、この第５の直線に沿ってＰ型ボディ領域と第２のディープトレンチとの間に配置されている。１つの例では、第１のフローティングＰ型ウェル領域は２つあるうちの外側（ダイ側端部に最も近いもの）であり、この第１のフローティングＰ型ウェル領域は第２のディープトレンチの内側側壁の一部を形成する。これらの第１のフローティングＰ型ウェル領域及び第２のフローティングＰ型ウェル領域は、それらがＭＯＳＦＥＴデバイス全体のソース電極構造にも、ドレイン電極構造にも、ゲート電極構造にも結合されていないという意味で「フローティング」状態である。ソース電極構造を基準にしてドレイン電極構造に大きな電圧がかかる状況では、第１フローティングＰ型ウェル領域及び第２のフローティングＰ型ウェル領域は、エッジ領域におけるアバランシェブレークダウンを防ぐのに役立つ。１つの例では、（第１及び第２のフローティングＰ型ウェル領域を含む）一組のフローティングＰ型ウェル領域が設けられていない場合、トレンチ電力用Ｎチャネル電界効果トランジスタダイは、第２のディープトレンチ付近のエッジ領域でアバランシェブレークダウンを被る。この一組のフローティングＰ型ウェル領域を設けることにより、トレンチ電力用Ｎチャネル電界効果トランジスタダイ全体は、エッジ領域において最初にアバランシェブレークダウンを被ることはなく、むしろ活性領域において最初にアバランシェブレークダウンを被る。したがって、トランジスタ装置全体のドレイン・ソース間ブレークダウン電圧ＢＶＤＳＳが上昇する。
【００１０】
さらなる詳細ならびに実施形態及び方法は、以下の詳細な説明に記載されている。この説明は本発明を定義することを意図するものではない。本発明は特許請求の範囲の記載によって規定される。
【図面の簡単な説明】
【００１１】
添付の図面は、類似の番号が類似の構成要素を示し、本発明の実施形態を図示するものである。
【００１２】
【図１】１つの新規態様による半導体ダイ構造１の上面図である。
【００１３】
【図２】図１の半導体ダイ構造１の半導体上部面のディープトレンチを示す簡略化された上面図である。
【００１４】
【図３】活性領域、ゲートバスライン及び埋め込みフィールドプレート接地領域、及びエッジ領域を示すダイ構造１の右上端部の図である。
【００１５】
【図４】図３と同様の図であるが、図４は、切断線Ｃ―Ｃ’の位置を示している。
【００１６】
【図５】図３のＡ―Ａ’断面図である。
【００１７】
【図６】図５の断面図に示した活性領域の一部の斜視図である。
【００１８】
【図７】図６の構造の斜視図であるが、トレンチ充填材料は示されておらず、半導体上部面より上の構造は示されていない。
【００１９】
【図８】図３及び図４のエッジ領域１２の切断線Ｃ―Ｃ’に沿って切り取った断面図である。
【００２０】
【図９】図８のエッジ領域の斜視図である。
【００２１】
【図１０】図９の構造の斜視図であるが、ボディ金属は示されていない。
【００２２】
【図１１】図１０の構造の斜視図であるが、トレンチ充填材料は示されておらず、半導体上部表面１７より上の構造は示されていない。
【００２３】
【図１２】図１の半導体ダイ構造１の様々な特徴及び構造の相対位置を示す簡略化された上面図である。
【００２４】
【図１３】図１４の代替的な半導体ダイ構造について、単位セルの半値幅と共にブレークダウン電圧がどのように変化するかを示すグラフである。
【００２５】
【図１４】異なるエッジ領域構造を有する代替的な半導体ダイ構造を示す。
【００２６】
【図１５】図１６の代替的な半導体ダイ構造について、単位セルの半値幅と共にブレークダウン電圧がどのように変化するかを示すグラフである。
【００２７】
【図１６】図１５のグラフが適用される新規な半導体ダイ構造を示す。
【００２８】
【図１７】半導体ダイ構造の活性領域内の、他の埋め込みフィールドプレート構造を示す断面図である。
【００２９】
【図１８】半導体ダイ構造のエッジ領域内の、他の埋め込みフィールドプレート構造を示す断面図である。
【発明を実施するための形態】
【００３０】
ここで、背景技術の例及び本発明のいくつかの実施形態を詳細に言及し、それらの例を添付の図面に示す。以下の説明及び特許請求の範囲において、第１の物体が第２の物体の「上方」または「上」に配置されていると言及されているとき、第１の物体が直接第２の物体の上に存在すること、又は、第１の物体と第２の物体との間に、介在物が存在することを意味することを了解すべきである。同様に、「左」、「右」、「上」、「上部」、「上」、「下」、「下方」、「縦」、「横」、「側部」、「側方」、「下側」、「裏側」、「底面」及び「底面」などの用語が、説明しようとする構造の異なる部分間の相対的な向きを説明するために、用いられているが、記載されている全体的な構造は、三次元空間で実際にはどのような向きにでもなることを了解すべきである。以下の説明において、Ｎ型シリコンは、単にＮ型シリコンと総称することもあり、より具体的にＮ＋＋型シリコン、Ｎ＋型シリコン、Ｎ型シリコン、またはＮ−型シリコンと称することもある。Ｎ＋＋、Ｎ＋、Ｎ及びＮ−の表示は、大まかな一般的意味でドーパント濃度の相対範囲を指定することを意図している。例えば、Ｎ−型シリコンとして記載されているシリコンとＮ型シリコンとして記載されているシリコンとの間の濃度範囲に重複があってもよい。Ｎ＋型シリコン範囲の底部のドーパント濃度は、Ｎ型シリコン範囲の頂部のドーパント濃度よりも低いこともある。Ｐ型シリコンの説明にも同様の考え方を（しばしばより具体的Ｐ＋＋型シリコン、Ｐ＋型シリコン、Ｐ型シリコン、またはＰ−型シリコンとして言及することに関して）この特許文書では採用する。
【００３１】
図１は、１つの新規態様による半導体ダイ構造１の上面図である。この半導体ダイ構造１は、ＥＦＰ・ＭＯＳＦＥＴとしても知られている埋め込みフィールドプレートＮチャネル電界効果トランジスタダイである。「ＥＦＰ」は「Ｅｍｂｅｄｄｅｄ  Ｆｉｅｌｄ  Ｐｌａｔｅ」を意味する。半導体構造１は、上から見たときに４つの周辺側端部２〜５を有する。ダイ構造の上には、ソース金属電極構造２６、ソース金属電極構造２６の一部である金属ソースパッド６、金属ゲート電極構造２５、金属ゲート電極構造２５の一部であるゲートパッド７、ボディ金属構造２７、及び金属デプレッションストッパーリング（図示せず）がある。金属デプレッションストッパーリングは、ボディ金属構造を取り囲み、ダイ構造の周辺端に沿って延びる金属の他のリングである。
【００３２】
このレイアウトでは、ゲート電極構造をループにできるようにするために、ゲート電極構造はボディ金属とソース電極との間に配置される。ゲート電極構造をループ形状とすることで、より均一なゲート信号分布が促進される。さらに、アバランシェブレークダウンがエッジ領域で発生した場合、ソース金属とボディ金属との間が分離しているのでこの電流経路にいくらかの抵抗をもたらされることになり、そのことは望ましいことであり、デバイスの耐久性を向上させる。
【００３３】
図２には半導体上部表面より上の構造は示されていないという点を除いて、図２は、図１の半導体ダイ構造１の簡略化された上面図である。図２において白く示されているダイ構造の部分は、半導体上部表面である。陰影を付けた部分は、埋め込みフィールドプレートのような複数のディープトレンチとその内部のその他の構造である。特に注目すべきは、第１の周辺ディープトレンチ６である。この第１の周辺ディープトレンチ６は、ダイ構造の右側端部２と平行に、図中の垂直方向に第１の直線となって延びている。参照番号７は第２の周辺ディープトレンチを示す。この第２の周辺ディープトレンチ７は、ダイの端部の周りに延びるが、第１の周辺ディープトレンチ６の内側にある。この第２の周辺ディープトレンチ７は、ダイ構造の右側端部２に沿って第２の直線となって延びる。参照番号８により第３のディープトレンチが識別される。この第３のディープトレンチ８は、第３の直線となって延びている。その左端は、ダイ構造の左側のディープトレンチ７の位置で終わっている。その右端は、ダイ構造の右側のディープトレンチ７の別の位置で終わっている。同様に、第４ディープトレンチ９は直線となって延びている。その左端は、ダイ構造の左側のディープトレンチ７の位置で終わっている。その右端は、ダイ構造の右側のディープトレンチ７の別の位置で終わっている。図示のように、第３のディープトレンチ８及び第４のディープトレンチ９は、ダイの中央部分を横切って互いに平行に延びる。たとえ３つのトレンチ７、８及び９が実際には合体して単一のディープトレンチ構造を形成しているとしても、ディープトレンチ８及び９は別々のディープトレンチであるとみなされる。図２に示されているディープトレンチは、明確に示すためにかなり広く図示されている。実際には、水平方向に延びるディープトレンチが多くあり、これらのディープトレンチは図示のトレンチよりもはるかに狭い。ディープトレンチは、図１に示されるトレンチよりもはるかに狭いだけではなく、隣接するディープトレンチとの間隔もはるかに小さい。各ディープトレンチの中央には埋め込みフィールドプレート構造がある。この埋め込みフィールドプレート構造は、図２には示されていない。さらに、ダイ構造の活性領域１０内には、図示されていない半導体上部表面１７まで延びるゲート構造その他の構造がある。これらの他の構造は、図を簡単にするために図２には示されていない。
【００３４】
図３は、ダイ構造１の右上端部の図である。この図では、さらに多くのディープトレンチを示しており、示されているディープトレンチはもっと狭い間隔を有している。この図は、３つの領域、すなわち活性領域１０、ゲートバスライン及び埋め込みフィールドプレート接地領域１１、及びエッジ領域１２を示すために提示されている。切断線Ａ―Ａ’は活性領域の左側で切断した切断線である。切断線Ｂ―Ｂ’は、エッジ領域１２の底部側で切断した切断線である。
【００３５】
図４は、切断線Ｃ―Ｃ’の位置を示している点を除いて、図３と同様の図である。切断線Ｃ―Ｃ’は、エッジ領域１２の左側で切断した切断線である。
【００３６】
図５は、図３のＡ―Ａ’断面図である。左側に示すディープトレンチは第３のディープトレンチ８である。右側に示すディープトレンチは第４のディープトレンチ９である。ゲート構造１３の一部１３Ａは左側の第３のディープトレンチ８に延びている。ゲート構造１３の一部１３Ｂは右側の第４のディープトレンチ９に延びている。ゲート構造１３のこれらの部分１３Ａ及び１３Ｂは、Ｎ＋型ポリシリコンの特徴を持つ。全体のゲート構造は、参照番号１３によって識別される。参照番号１４Ａ及び１４Ｂにより、埋め込みフィールドプレート構造１４の一部が識別される。ダイ上のどの場所であってもディープトレンチが半導体上部表面の断面で見られる場合、図５で一部１４Ａ及び１４Ｂとして現れるように埋め込みフィールドプレート構造１４の一部がそこに存在する。埋め込みフィールドプレート構造１４は、Ｎ＋型ポリシリコンの構造である。Ｎ−型ドリフト層１５がＮ＋＋型基板層１６上に配置されている。Ｎ＋＋型基板層１６は単結晶ウェハ材料であるのに対して、Ｎ−型ドライブ層は典型的にはエピタキシャルシリコンである。
【００３７】
Ｎ−型ドリフト層１５は、下層部１５Ａと上層部１５Ｂとを含む。Ｎ−型ドリフト層の上層部１５Ｂは、Ｎ−型ドリフト層の下層部１５Ａよりも高濃度のＮ型ドーパントを有する。Ｎ−型ドリフト層１５は、半導体上部表面１７の図示部分の外側まで延びているので、半導体上部表面１７までずっと延びているように表示されている。ディープトレンチは、半導体上部表面１７から下方に延び、Ｎ−型ドリフト層の上層部１５Ｂを通ってＮ−型ドリフト層の下層部１５Ａの最上部まで延びる。参照番号３２によりディープトレンチ内の絶縁誘電材料が識別される。この絶縁性誘電材料３２は一般的には熱酸化シリコンである。この絶縁性誘電体材料３２は、ディープトレンチの半導体側壁を、ゲート構造１３の部分及び埋め込みフィールドプレート構造１４の部分から分離している。参照番号１８により半導体底部表面が識別される。図示のように、Ｐ型ボディ領域は半導体上部表面１７から下方に延びている。図５の右側の参照番号１９により、Ｐ型ボディ領域の１つが識別される。図示のように、一組のＮ＋型ソース領域が、半導体上部表面１７からＰ型ボディ領域内に下方に延びる。これらのＮ＋型ソース領域のうちの１つは、参照番号２０によって識別される。これらのＮ＋型ソース領域は、上から見たときに梯子形をしている。梯子形は、平行に伸びる２つの側面と１組のスパンラング（ｓｐａｎｎｉｎｇ  ｒｕｎｇｓ）を含む。ソース金属構造２６は、そのラング領域でそのようなＮ＋型ソース領域の上部に結合されている。ソース金属電極２６とＮ＋型ソース領域との間のこれらの接続点は、図５の特定の断面には存在しない。加えて、ソース金属電極構造２６はまた、Ｐ＋型ボディコンタクト領域によってＰ型ボディ領域に結合されている。例えば、ソース金属構造２６は、Ｐ＋型ボディコンタクト領域２２によって、図５の右側でＰ型ボディ領域１９に結合されている。絶縁性誘電体構造２３Ａ及び２３Ｂは、ソース金属電極２６をゲート構造１３から分離する。ダイ構造の上部のゲートバスライン及び電極２５の構造（図１参照）は、図５の特定の断面には見られないが、ゲートバスライン構造２５は、ダイ上の他の場所の接続部によってゲート構造１３のＮ＋型ポリシリコンに結合されている。ドレイン金属電極構造２４は、半導体底部表面１８に配置されている。
【００３８】
ソース金属電極２６を基準にしてトランジスタデバイスの閾値電圧よりも高い正電圧がゲート構造１３に印加されると、導電チャネルがゲート構造に隣接するトレンチの端部に形成される。このチャネルは、Ｎ＋型ソース領域からＰ型ボディ領域を通ってＮ−型ドリフト層１５の下にあるＮ−型材料まで垂直に下方に延びている。ソース・ドレイン間電圧の影響下で、電子は、Ｎ＋型ソース領域から垂直にこの導電性チャネルを通ってＮ−型ドリフト層１５へと流れ、Ｎ−型ドリフト層１５を通り、Ｎ＋＋型基板層１６を通って、ドレイン金属電極２４へと流れる。例えば、Ｎ＋型ソース領域２０の場合、チャネルは矢印２８で示されている。
【００３９】
図５の場合のような断面においてディープトレンチを考えると、ディープトレンチ内の埋め込みフィールドプレートは、半導体上部表面１７又はそのごく近くの開始点から下方に延び、ディープトレンチの中心を通ってＮ−型ドリフト層１５の上層部分１５Ｂの最深部に近い深さまで下方に延びる。図５の場合のような断面においてディープトレンチを考えると、ゲート構造は、ディープトレンチの一方の端部とディープトレンチのその側のＰ型ボディ領域との境界に沿って下方に延びる第１の下方延在部を有し、さらに、ディープトレンチの反対側の端部とディープトレンチのその側のＰ型ボディ領域との境界に沿って下方に延びる第２の下方延在部も有する。図５において、参照番号１３ＢＡによって、ディープトレンチ９内のゲート構造のそのような第１の下方延在部分が識別され、参照番号１３ＢＢによって、ディープトレンチ９内のゲート構造のそのような第２の下方延在部が識別される。２つの下方延在部分１３ＢＡ及び１３ＢＢは、ゲート構造のブリッジ部１３ＢＣによって最上部で互いに接続されている。このブリッジ部１３ＢＣは、半導体上部表面１７の上方に配置されており、図５に示すように埋め込みフィールドプレート部１４Ｂの最上部に跨っている。２つの下方延在部１３ＢＡ及び１３ＢＢとブリッジ部１３ＢＣは全て同じＮ＋型ポリシリコン層から形成されている。ここで「層」という用語は連続的な量のポリシリコンを指し、そのポリシリコンは同じポリシリコン堆積ステップで堆積されたポリシリコンである。この意味で、部分１３ＢＡ、１３ＢＢ及び１３ＢＣはポリシリコンの１つの層である。
【００４０】
図６は、図５の断面図に示した活性領域の一部の斜視図である。図１６の構造では、梯子形Ｎ＋型ソース領域２０の２つのラング部２０Ａ及び２０Ｂが見られる。ラング部は、実際には、Ｎ＋型ソース領域２０全体の一部である。
【００４１】
図７は、図６の構造の斜視図であるが、トレンチ充填材料は示されておらず、半導体上部表面から上の構造は示されていない。梯子形Ｎ＋型ソース領域はこの視点から見られる。梯子形Ｎ＋型ソース領域のラング間にはＰ＋型ボディコンタクト領域がある。
【００４２】
図８は、図３及び図４のエッジ領域１２を切断線Ｃ―Ｃ’に沿って切り取った断面図である。ドレイン金属電極２４、Ｎ＋＋型基板層１６、Ｎ−型ドリフト層１５の下層部１５Ａ、及びＮ−型ドリフト層１５の上層部１５Ｂは、図５の活性領域１０の断面と同じ構造である。参照番号２９、３０、及び３１により、活性領域のＰ型ボディ領域の延長部が識別される。特に、Ｐ型ボディ領域延長部３０は、Ｐ型ボディ領域５０の延長部である。参照番号１４により、Ｎ＋型ポリシリコンの埋め込みフィールドプレート層が識別される。これは、図５の埋め込みフィールドプレート部１４Ａ及び１４Ｂを形成する層と同じＮ＋型ポリシリコン層である。図８の埋め込みフィールドプレート構造及び図５の埋め込みフィールドプレート構造は、すべて同じＮ＋型ポリシリコンの異なる部分である。図８の最上部のボディ金属２７は、図１に示すボディ金属２７と同じものである。参照番号３２により、トレンチ充填絶縁性誘電体層の外観が識別される。これは、図５に示す活性領域内にトレンチ充填絶縁性誘電体機構２３Ａ及び２３Ｂを形成するトレンチ充填絶縁性誘電体と同じ層である。図８の絶縁性誘電体層３３は、図５の断面図で、参照番号２３で識別されるものと同じ絶縁性誘電体層である。エッジ領域１２にはＮ＋型ソース領域は存在しない。エッジ領域１２にはゲート構造は存在しない。ゲート構造１３はエッジ領域１２内に延びてゆかない。
【００４３】
図９は、エッジ領域１２の斜視図である。
【００４４】
図１０は、図９の構造の斜視図であるが、ボディ金属２７は図示していない。
【００４５】
図１１は、図１０の構造の斜視図であるが、トレンチ充填材料は示されておらず、半導体上部表面１７より上の構造は示されていない。この図は、多くの分離されたフローティングＰ型領域３４〜４９を明らかにしている。これらのフローティングＰ型領域の各々は他の各々から完全に分離されている。これらのＰ型領域の各々はフローティング状態であり、ダイのソース電極構造にもダイのドレイン電極構造にもダイのゲート電極構造にも結合されていない。Ｐ型領域４６〜４９は、実際には、ダイ構造１を上から見たときに、ダイ構造１の周囲を囲む同心円状のリング構造である。第３ディープトレンチ８（図２参照）と第４ディープトレンチ９（図２参照）との間には、Ｐ型領域４４、４１、３８、３５、及び３０が全て配置されている。Ｐ型領域４４、４１、３８、及び３５は、全体として活性領域１０（図１参照）とダイの右側端部２（図１参照）との間に配置されている。
【００４６】
図１２は、図１の半導体ダイ構造１の様々な特徴及び構造の相対位置を示す簡略化された上面図である。図の向きでは、ディープトレンチ６はダイの側端２に平行な第１の直線となって延びている。ディープトレンチ７は、第１の直線と平行な第２の直線となって延びている。ディープトレンチ６及び７は、互いに平行にかつ側端部２に平行に延びる一対のディープトレンチである。ディープトレンチ８は、第３の直線となって延びる第３のディープトレンチである。第３の直線は側端部２に対して垂直である。ディープトレンチ９は、第４の直線となって延びる第４のディープトレンチである。第４の直線は第３の直線と平行である。ディープトレンチ８及び９は、互いに平行にかつ側端部２に対して垂直に延びる一対のディープトレンチである。第３のディープトレンチ８は、第２のディープトレンチ７にて終了する。同様に、第４のディープトレンチ９は、第２のディープトレンチ７にて終了する。これらのディープトレンチ６、７、８及び９は、図２に示し、上述したディープトレンチと同じディープトレンチである。Ｐ型領域３１、３０、及び２９はフローティング状態ではなく活性領域内のソース金属に接続されている。
【００４７】
埋め込みフィールドプレート構造１４は、少なくとも部分的に４つのディープトレンチ６、７、８、９内に配置されている。埋め込みフィールドプレート構造１４の第１の部分は、少なくとも部分的に第１のディープトレンチ６内に配置されている。埋め込みフィールドプレート構造１４の第２の部分は、少なくとも部分的に第２のディープトレンチ７内に配置されている。埋め込みフィールドプレート構造１４の第３の部分は、少なくとも部分的に第３のディープトレンチ８内に配置されている。埋め込みフィールドプレートプレート構造１４は、少なくとも部分的に第４のディープトレンチ９内に配置されている。
【００４８】
Ｐ型ボディ領域５０は活性領域１２内に配置されているが、ゲートバスライン及び埋め込みフィールドプレート接地領域１１を通って横方向に延び、エッジ領域１２内に入る、延長部３０を有する。Ｐ型ボディ領域５０も全体的に第８のディープトレンチと第９のディープトレンチとの間に配置されている。Ｎ＋型ソース領域５１は全体的に活性領域１２内で、第３のディープトレンチと第４のディープトレンチとの間に配置されている。ゲート構造１３の一部１３Ａは少なくとも部分的に活性領域１０の第３のディープトレンチ８内に配置され、ゲート構造１３の一部１３Ｂは少なくとも部分的に活性領域１０の第４のディープトレンチ９内に配置されている。ゲート構造１３のどの部分もダイのエッジ領域１２内に延びてはいない。フローティングＰ型領域４４、４１、３８及び３５の各々は、全体的に第３のディープトレンチと第４のディープトレンチとの間に、そして全体的にダイのエッジ領域１２内に配置されている。図１２の構造の構成要素は、Ｐ型領域４４、４１、３８、３５、及び３０が第５の直線５２に沿って配置されるような方向となっている。第５の直線５２は側端部２から側端部２に垂直に延び、次に第１のディープトレンチ６を横方向に貫通し、そして、次に第２ディープトレンチ７を横方向に貫通し、そして、第３ディープトレンチ８と第４ディープトレンチ９との間を通りダイの活性領域１２内に延びる。Ｐ型領域４４、４１、３８、３５、３０は、図１２に示すように、この第５の直線５２に沿って側端部２と活性領域１０との間に配置されている。
【００４９】
図１３及び図１４は、異なるエッジ領域構造を有する代替的な半導体ダイ構造を図示し説明する。図１２に示すように、新規な複数のフローティングＰ型領域４４、４１、３８、及び３５を有するのではなく、代替的半導体ダイ構造は、単一のＰ型領域５７を有する。この単一のＰ型領域５７は図３のＡ―Ａ’部分の位置から外側へ第２のディープトレンチ７まで延びる。他の点では、代替的半導体ダイ構造は図１の新規な半導体ダイ構造と同じである。図１３の横軸は、半導体ダイ構造の単位セルの半値幅を示している。四角形で示される線５３は、活性領域のブレークダウン電圧が単位セルの半値幅の関数としてどのように変化するかを示す。丸で示されている線５４は、エッジ領域のブレークダウン電圧が単位セル半値幅の関数としてどのように変化するかを示すシミュレーション結果である。２．０ミクロンの単位セルの半値幅では、代替的半導体ダイ構造では、１５３ボルトのブレークダウン電圧ＢＶＤＳＳで星形５８によって示される位置でアバランシェブレークダウンが生じることがシミュレートされた。したがって、Ｎチャネル電界効果トランジスタダイ全体としてのブレークダウン電圧ＢＶＤＳＳは、デバイスがエッジ領域で最初にブレークダウンしなかった場合の電圧よりも低い。Ｎチャネル電界効果トランジスタダイ全体のブレークダウン電圧ＢＶＤＳＳは、２．０の単位セルの半値幅の位置において、図１３の２本の線のうち低い方である。
【００５０】
図１５及び図１６は、新規な半導体ダイ構造１のエッジ領域１２の新規な構造について相対的な利点を図示し説明する。四角で示される線５５は、活性領域のブレークダウン電圧が単位セルの半値幅の関数としてどのように変化するかを示す。三角形で示される線５６は、エッジ領域のブレークダウン電圧が単位セル半値幅の関数としてどのように変化するかを示している。２．０ミクロンの単位セル半値幅では、（線５６で示すように）エッジ領域のブレークダウン電圧が活性領域のブレークダウン電圧より大きいので、半導体ダイ構造全体のブレークダウン電圧は活性領域のブレークダウン電圧によって決まる。２．０の単位セル半値幅の位置では、線５６は線５５よりも高い。図１６に示すように、底面ドレイン金属電極２４での１６７ボルト電位とＰ型領域３０のゼロボルト電位との間には大きな１６７ボルトの電位差が生じることがあるが、Ｐ型領域３０、３５、３８、４１、４４間のギャップにより、フローティング領域上の電位に互いに差異を生じさせる。したがって、最も左側のＰ型領域３０上のゼロボルト電位は、第２のディープトレンチ７の左端まで単一の導電性Ｐ型領域があるために、第２のディープトレンチ７の左端までずっと横方向右側に続いて行かない。むしろ、１６７ボルトの電位差はこの横方向距離にわたって低下する可能性がある。Ｐ型領域３０、３５、３８、４１及び４４での電圧は、それぞれ０ボルト、６ボルト、１２ボルト、１８ボルト、及び２４ボルトである。これは、図１６の構造の場合には、ドレイン金属電極２４とソース金属電極２６との間に大きな１６７ボルトの電位差があったとしても、第２ディープトレンチ７の左端の相対電圧はわずか１４３ボルトであることを意味する。半導体ダイ構造全体は、１６７ボルトのブレークダウン電圧ＢＶＤＳＳを有するようにシミュレートされる。シミュレーションソフトウェアの制限により、線５６は、実際には、３つの平坦な側壁（トレンチ７、８及び９の側壁）を有さず、むしろ半円筒形の側壁構造を有するとしたもののシミュレーション結果である。
【００５１】
特定の具体的な実施形態が説明の目的で上記に記載されているが、この特許文書により教示されている内容は一般化して適用することができ、上述の具体的な実施形態に限定されるものではない。特定のゲート構造及び埋め込みフィールドプレート構造がディープトレンチ内に示されているが、他の実施形態では他のゲート構造及び他の埋め込みフィールドプレート構造が使用される。活性領域と周辺のディープトレンチとの間のフローティングＰ型ウェル領域４４、４１、３８及び３５の効用は、特定のゲート構造／埋め込みフィールドプレート設計に限定されない。所定の半導体デバイス内では、埋め込みフィールドプレートは、エッジ領域における形態と比較して、活性領域において異なる形態を有することができる。例えば、図１７の構造は、活性領域で採用することができ、図１８の構造は、エッジ領域で採用することができる。図１７の断面において、埋め込みフィールドプレートは、ゲート構造の底部範囲の下全体に配置されている。ゲート構造の底部範囲は、Ｐ型ボディ領域の底部範囲に又はそれよりわずかに低い位置にある。フローティングＰ型ウェル領域４４、４１、３８、及び３５は、これらのタイプの埋め込みフィールドプレート構造にも同様に使用することができる。したがって、特許請求の範囲に記載の本発明の範囲から逸脱することなく、記載された実施形態の様々な特徴の様々な修正、適合、及び組み合わせを実施することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【外国語明細書】
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