(57)【要約】【課題】工程数を削減することが可能な表示パネル用基板の製造方法を提供する。【解決手段】ガラス基板３１に設けられたＴＦＴ３２を覆う平坦化膜４７上に透明導電膜５１を形成する透明導電膜形成工程と、透明導電膜形成工程の後に行われ、透明導電膜５１を覆う形で金属膜５２を形成する金属膜形成工程と、属膜形成工程の後に行われ、金属膜５２をエッチングすることで配線５０を形成する配線形成工程と、線形成工程の後に行われ、透明導電膜５１をエッチングすることで配線５０と接続された画素電極３３を形成する透明電極形成工程と、を備えることに特徴を有する。【選択図】図２
2019074684.tif 000002
【特許請求の範囲】
【請求項１】
基板に設けられたスイッチング素子を覆う平坦化膜上に透明導電膜を形成する透明導電膜形成工程と、
前記透明導電膜形成工程の後に行われ、前記透明導電膜を覆う形で金属膜を形成する金属膜形成工程と、
前記金属膜形成工程の後に行われ、前記金属膜をエッチングすることで配線を形成する配線形成工程と、
前記配線形成工程の後に行われ、前記透明導電膜をエッチングすることで前記配線と接続された透明電極を形成する透明電極形成工程と、を備える表示パネル用基板の製造方法。
【請求項２】
前記透明電極は、前記平坦化膜に形成されたコンタクトホールを通じて、前記スイッチング素子が備えるドレイン電極と接続された画素電極である請求項１に記載の表示パネル用基板の製造方法。
【請求項３】
前記配線形成工程では、
前記金属膜のうち前記コンタクトホールを覆う部分をレジストで覆った状態で前記金属膜をエッチングする請求項２に記載の表示パネル用基板の製造方法。
【請求項４】
前記透明電極形成工程の後に行われ、前記透明電極及び前記配線を覆う形で絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜形成工程の後に行われ、前記絶縁膜上に共通電極を形成する共通電極形成工程と、を備える請求項２又は請求項３に記載の表示パネル用基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネル用基板の製造方法に関する。
【背景技術】
【０００２】
従来、タッチパネル機能を備える表示パネルの一例として下記特許文献１に記載されたものが知られている。特許文献１に記載された表示パネルは、透明導電膜からなる共通電極と伝導性ライン（配線）とが電気的に接続され、ドライバからのタッチ駆動信号が伝導性ラインを介して共通電極に供給される構成となっている。これにより、共通電極をタッチ電極として機能させることが可能となっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−１２６３３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記構成のような表示パネル用基板を製造する際には、ガラス基板などの基板上に複数の膜を形成する必要があり、多くの製造工程が必要となる。このため、工程数を削減することが求められている。
【０００５】
本発明は上記のような事情に基づいて完成されたものであって、工程数を削減することが可能な表示パネル用基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の表示パネル用基板の製造方法は、基板に設けられたスイッチング素子を覆う平坦化膜上に透明導電膜を形成する透明導電膜形成工程と、前記透明導電膜形成工程の後に行われ、前記透明導電膜を覆う形で金属膜を形成する金属膜形成工程と、前記金属膜形成工程の後に行われ、前記金属膜をエッチングすることで配線を形成する配線形成工程と、前記配線形成工程の後に行われ、前記透明導電膜をエッチングすることで前記配線と接続された透明電極を形成する透明電極形成工程と、を備えることに特徴を有する。
【０００７】
上記方法では、配線（金属膜）と平坦化膜の間に透明導電膜からなる透明電極を介在させることで、平坦化膜に対して直接的に配線を形成する場合と比べて、配線の密着性を向上させることができる。仮に平坦化膜、透明導電膜、配線、透明電極の順番で積層した場合、配線と平坦化膜の間に透明導電膜を形成する工程と、透明電極を構成するための透明電極膜を形成する工程とをそれぞれ備える必要がある。これに比べて、上記方法では、平坦化膜、透明電極、配線の順番で積層するため、透明電極膜を形成する工程をより少なくすることができる。
【０００８】
また、仮に、平坦化膜、配線、透明電極の順番で積層する構成とした場合、配線の形成箇所においては、透明電極が配線を乗り越える形で配され、配線の厚さ分の段差が生じる。この結果、段差部において透明電極が部分的に途切れる可能性が生じる。上記方法のように、平坦化膜、透明電極、配線の順番で積層することで、透明電極に段差が生じることを抑制でき、透明電極が部分的に途切れる事態を抑制することができる。
【発明の効果】
【０００９】
本発明によれば、工程数を削減することが可能な表示パネル用基板の製造方法を提供することを目的とする。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態１に係る液晶表示装置を長手方向（Ｙ軸方向）に沿う切断線で切断した断面図
【図２】アレイ基板を示す断面図
【図３】アレイ基板を示す平面図
【図４】金属膜形成工程を示す断面図
【図５】金属膜の上層にレジストを形成した状態を示す断面図
【図６】エッチングによって配線が形成された状態を示す断面図
【図７】配線の上層にレジストを形成した状態を示す断面図
【図８】比較例を示す断面図
【図９】比較例において共通電極が断線した状態を示す断面図
【図１０】実施形態２に係るアレイ基板を示す断面図
【発明を実施するための形態】
【００１１】
＜実施形態１＞
本発明の実施形態１を図１から図９によって説明する。液晶表示装置１０は、図１に示すように、液晶パネル１１（表示パネル）と、液晶パネル１１が備えるドライバ１７に対して各種入力信号を供給する制御回路基板１２（外部の信号供給源）と、液晶パネル１１と外部の制御回路基板１２とを電気的に接続するフレキシブル基板１３（外部接続部品）と、液晶パネル１１に光を供給する外部光源であるバックライト装置１４（照明装置）と、を備える。バックライト装置１４は、図１に示すように、表側（液晶パネル１１側）に向けて開口した略箱形をなすシャーシ１８と、シャーシ１８内に配された図示しない光源（例えば冷陰極管、ＬＥＤ、有機ＥＬなど）と、シャーシ１８の開口部を覆う形で配される図示しない光学部材と、を備える。光学部材は、光源から発せられる光を面状に変換するなどの機能を有するものである。液晶パネル１１は画像を表示することが可能な表示領域Ａ１と、表示領域Ａ１を取り囲む非表示領域Ａ２を有する。
【００１２】
また、液晶表示装置１０は、図１に示すように、液晶パネル１１及びバックライト装置１４を収容するための表裏一対の外装部材１５，１６を備えており、表側の外装部材１５には、液晶パネル１１の表示領域Ａ１に表示された画像を外部から視認させるための開口部１９が形成されている。本実施形態に係る液晶表示装置１０は、例えば、携帯電話（スマートフォンなどを含む）、ノートパソコン（タブレット型ノートパソコンなどを含む）、ウェアラブル端末（スマートウォッチなどを含む）、携帯型情報端末（電子ブックやＰＤＡなどを含む）、携帯型ゲーム機、デジタルフォトフレームなどの各種電子機器（図示せず）に用いられるものである。
【００１３】
液晶パネル１１は、図１に示すように、対向状に配される一対の基板２１，３０と、一対の基板２１，３０間に配され、電界印加に伴って光学特性が変化する物質である液晶分子を含む液晶層２３（媒質層）と、一対の基板２１，３０の間に配されると共に液晶層２３を囲むことで液晶層２３を封止するシール部材２４と、を備える。一対の基板２１，３０のうち表側（正面側、図１の上側）の基板がＣＦ基板２１（対向基板）とされ、裏側（背面側）の基板がアレイ基板３０（アクティブマトリクス基板、素子側基板）とされる。なお、液晶層２３に含まれる液晶分子は、例えば水平配向とされるが、これに限定されない。また、両基板２１，３０の外面側には、それぞれ図示しない偏光板が貼り付けられている。ＣＦ基板２１は、ガラス基板（図示せず）の内面側（液晶層２３側）に、カラーフィルタ、オーバーコート膜、配向膜（いずれも図示せず）が積層されることで構成されている。カラーフィルタは、マトリクス状に配列されるＲ（赤色），Ｇ（緑色），Ｂ（青色）の三色の着色部（図示せず）を備えている。各着色部は、アレイ基板３０の各画素と対向配置されている。
【００１４】
アレイ基板３０は、図２に示すように、ガラス基板３１（基板）の内面側にフォトリソグラフィ法によって各種の膜が積層形成されてなるものとされる。また、ガラス基板３１の一辺（非表示領域Ａ２の一部）には、液晶パネル１１を駆動するドライバ１７（パネル駆動部）が設けられている（図１参照）。表示領域Ａ１においてガラス基板３１の内面側（液晶層２３側、図２の上側）には、スイッチング素子であるＴＦＴ３２（Thin Film Transistor：表示素子）及び画素電極３３が設けられている。画素電極３３は、図３に示すように、表示領域Ａ１において複数個マトリクス状（行列状）に並んでいる。なお、図３では画素電極３３の個数は実際よりも少なく示されている。
【００１５】
ＴＦＴ３２は、画素電極３３よりも下層に設けられ、表示領域Ａ１において複数個マトリクス状（行列状）に並んでおり、各ＴＦＴ３２が各画素電極３３にそれぞれ接続されている。ＴＦＴ３２は、ゲート電極３４と、ソース電極３５と、ドレイン電極３６と、チャネル部３７と、を有する。チャネル部３７は、ゲート電極３４と重畳する形で配され、チャネル部３７とゲート電極３４の間にはゲート絶縁膜３８が介在されている。チャネル部３７は、ソース電極３５とドレイン電極３６とを繋ぐ形で配されている。チャネル部３７、ソース電極３５及びドレイン電極３６の上層には、絶縁膜４６と平坦化膜４７とが積層されており、画素電極３３は、平坦化膜４７上に形成されている。ドレイン電極３６には、ドレイン配線４１が接続されており、ドレイン配線４１は、平坦化膜４７に形成されたコンタクトホール４５及び絶縁膜４６に形成されたコンタクトホール４８を介して画素電極３３（透明電極）と電気的に接続されている。平坦化膜４７（有機絶縁膜）は、例えば、アクリル樹脂（例えばＰＭＭＡ）等の有機材料からなり、他の絶縁膜３８，４６，４０よりも大きい膜厚を有している。
【００１６】
ゲート電極３４、ソース電極３５及びドレイン電極３６は、例えば、チタン（Ti）及び銅（Cu）の積層膜によって構成されているが、これに限定されない。また、ＴＦＴ３２及び画素電極３３の周りには、ゲート配線及びソース配線（図示せず）が格子状をなす形で配されている。ゲート電極３４はゲート配線と接続され、ソース電極３５はソース配線と接続されている。ＴＦＴ３２は、ドライバ１７からゲート配線及びソース配線にそれぞれ供給される各種信号に基づいて駆動され、その駆動に伴って画素電極３３への電位の供給が制御されるようになっている。
【００１７】
図２に示すように、アレイ基板３０において、画素電極３３の表側には、共通電極３９が設けられている。画素電極３３と共通電極３９の間には絶縁膜４０が介在されている。ゲート絶縁膜３８や絶縁膜４０，４６は、例えば、二酸化珪素（SiO２）及び窒化シリコン（SiNx）の積層膜によって構成されているが、これに限定されない。画素電極３３、共通電極３９は、例えば、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの透明電極膜によって構成されているが、これに限定されない。また、共通電極３９には、例えば複数本のスリット（図示せず）が形成されている。画素電極３３が充電されるのに伴って互いに重畳する画素電極３３と共通電極３９との間に電位差が生じると、共通電極３９のスリット開口縁と画素電極３３との間には、アレイ基板３０の板面に沿う成分に加えて、アレイ基板３０の板面に対する法線方向の成分を含むフリンジ電界（斜め電界）が生じるので、そのフリンジ電界を利用して液晶層２３に含まれる液晶分子の配向状態を制御することができる。つまり、本実施形態に係る液晶パネル１１は、動作モードがＦＦＳ（Fringe Field Switching）モードとされている。
【００１８】
本実施形態の液晶表示装置１０は、画像を表示する表示機能と、表示される画像に基づいて使用者が入力する位置（入力位置）を検出するタッチパネル機能（位置入力機能）と、を併有したインセルタイプの液晶表示装置である。本実施形態のタッチパネルの検出方式は、いわゆる投影型静電容量方式であり、例えば自己容量方式とされる。また、本実施形態では、画素電極３３を位置検出用の電極として用いる構成となっている。液晶表示装置１０の使用者が、液晶パネル１１の表面（表示面）に導電体である指（位置入力体、図示せず）を近づけると、その指と画素電極３３との間で静電容量が形成されることになる。これにより、指の近くにある画素電極３３にて検出される静電容量は、指から遠くにある画素電極３３の静電容量とは異なるものとなるので、それに基づいて指による入力位置を検出することが可能となる。画素電極３３には、配線５０（位置検出配線）が接続されている。配線５０は、例えば、銅（Cu）などの金属膜によって構成されているが、これに限定されない。また、配線５０が異なる種類の導電膜が積層されてなるものであってもよい。
【００１９】
配線５０は、画素電極３３からドライバ１７に向かって延びており、ドライバ１７と電気的に接続されている。配線５０は、例えばソース配線に沿って延びる形で配されているが、配線５０の配索経路はこれに限定されない。表示領域Ａ１上の入力位置を検出する制御の際、制御回路基板１２は、ドライバ１７及び配線５０を介して、入力位置を検出するための駆動信号を画素電極３３に供給し、ドライバ１７及び配線５０を介して検出信号を受信する。これにより、画素電極３３が位置検出電極として機能する。
【００２０】
次に、液晶パネル１１の製造方法を説明する。液晶パネル１１は、ＣＦ基板２１及びアレイ基板３０をそれぞれ製造した後、ＣＦ基板２１及びアレイ基板３０を貼り合わせることで製造される。アレイ基板３０（表示パネル用基板）の製造方法は、ゲート電極３４及びゲート配線を形成するゲート用導電膜形成工程と、ゲート絶縁膜３８を形成するゲート絶縁膜形成工程と、チャネル部３７を形成するチャネル部形成工程と、ソース電極３５、ソース配線、ドレイン電極３６、ドレイン配線４１を形成するソースドレイン形成工程と、絶縁膜４６を形成する第１絶縁膜形成工程と、平坦化膜４７を形成する平坦化膜形成工程と、画素電極３３及び配線５０を形成する各工程（詳しくは後述）と、絶縁膜４０を形成する第２絶縁膜形成工程と、共通電極３９を形成する共通電極形成工程と、を少なくとも備える。
【００２１】
上述した各工程においては、フォトリソグラフィ法によって、それぞれ薄膜パターンが形成される。具体的には、上述した各工程は、薄膜パターンの基になる薄膜を成膜する成膜工程と、レジストに対して露光処理及び現像処理などを行うことで薄膜パターンに対応する形状のレジストパターンを形成するレジスト形成工程と、レジストパターンをマスクとしたエッチングを行うことで薄膜パターンを形成するエッチング工程と、を備える。なお、成膜工程では、薄膜の種類に応じて、プラズマＣＶＤ法、スパッタリング法、真空蒸着法などが適宜用いられる。また、エッチング工程では、エッチングする薄膜の種類に応じて、ウェットエッチングやドライエッチングが適宜用いられる。以下の説明では、上記各工程のうち、画素電極３３及び配線５０を形成するための各工程について説明する。
【００２２】
画素電極３３及び配線５０は、透明導電膜形成工程と、金属膜形成工程と、配線形成工程と、透明電極形成工程と、を経て形成される。透明導電膜形成工程では、図４に示すように、ＴＦＴ３２を覆う平坦化膜４７上に画素電極３３の基になる透明導電膜５１を形成する。なお、この時点で透明導電膜５１は、平坦化膜４７に形成されたコンタクトホール４５及び絶縁膜４６に形成されたコンタクトホール４８を介してドレイン配線４１と接続される。透明導電膜形成工程の後に行われる金属膜形成工程では、図４に示すように、透明導電膜５１を覆う形で配線５０の基になる金属膜５２を形成する。
【００２３】
（配線形成工程）
金属膜形成工程の後に行われる配線形成工程では、図５に示すように、金属膜５２の上層にレジスト（フォトレジスト）を塗布し、そのレジストを所定のフォトマスクを介して露光し、その後露光されたレジストを現像することで、パターニングされたレジスト５３（配線形成用のレジストパターン）を形成する。次に、レジスト５３をマスクとして、金属膜５２をエッチングする。また、レジスト５３の一部は、金属膜５２のうちコンタクトホール４５を覆う部分を覆った状態で配されている。これにより、金属膜５２のうち、レジスト５３により覆われる部分については、エッチングされずに残存するものの、レジスト５３により覆われない部分については除去される。この結果、図６に示すように、透明導電膜５１上に配線５０が形成される。また、金属膜５２の一部は、コンタクトホール４５の形成箇所において、透明導電膜５１を覆うカバー部５４となる。
【００２４】
（透明電極形成工程）
配線形成工程の後に行われる透明電極形成工程では、図７に示すように、透明導電膜５１、配線５０及びカバー部５４の上層側にレジスト（フォトレジスト）を塗布し、そのレジストを所定のフォトマスクを介して露光し、その後露光されたレジストを現像することで、パターニングされたレジスト５５（画素電極形成用のレジストパターン）を形成する。次に、レジスト５５をマスクとして、透明導電膜５１をエッチングする。これにより、透明導電膜５１のうち、レジスト５５により覆われる部分については、エッチングされずに残存するものの、レジスト５５により覆われない部分については除去される。これにより、図２に示すように、平坦化膜４７上に画素電極３３（透明電極）が配線５０と接続された状態で形成される。そして、透明電極形成工程の後に行われる第２絶縁膜形成工程（絶縁膜形成工程）では、画素電極３３及び配線５０を覆う形で絶縁膜４０を形成し、第２絶縁膜形成工程の後に行われる共通電極形成工程では、絶縁膜４０上に共通電極３９を形成する。
【００２５】
次に本実施形態の効果について説明する。仮に、平坦化膜４７、配線５０、画素電極３３（透明電極の一例）の順番で積層する構成とした場合、配線５０の形成箇所においては、画素電極３３が配線５０を乗り越える形で配され、配線５０の厚さ分の段差が生じる。この結果、段差部において画素電極３３が部分的に途切れる可能性が生じる。上記方法のように、平坦化膜４７、画素電極３３、配線５０の順番で積層することで、画素電極３３に段差が生じることを抑制でき、画素電極３３が部分的に途切れる事態をより確実に抑制することができる。
【００２６】
また、上記方法では、配線５０（金属膜５２）と平坦化膜４７の間に透明導電膜からなる画素電極３３を介在させることで、平坦化膜４７に対して直接的に配線５０を形成する場合と比べて、配線５０の密着性を向上させることができる。仮に平坦化膜４７、透明導電膜、配線５０、画素電極３３の順番で積層した場合、配線５０と平坦化膜４７の間に透明導電膜を形成する工程と、画素電極３３を構成するための透明電極膜を形成する工程とをそれぞれ備える必要がある。これに比べて、上記方法では、平坦化膜４７、画素電極３３、配線５０の順番で積層するため、透明電極膜を形成する工程をより少なくすることができる。また、本実施形態では、配線５０と画素電極３３とが直接的に接触されているため、配線５０と画素電極３３と電気的に接続するためにコンタクトホールを形成する必要がない。
【００２７】
図８に比較例を示す。図８は、平坦化膜４７上に透明電極膜２、配線３、共通電極４、絶縁膜４０、画素電極５の順番で積層された構造である。この構成では、配線３と平坦化膜４７の間に透明電極膜２を形成する工程と、配線３の上層に透明電極（図８では共通電極４）を形成する工程がそれぞれ必要となる。本実施形態では、平坦化膜４７、透明電極（本実施形態では画素電極３３）、配線５０の順番で積層するため図８の比較例と比べて透明電極膜を形成する工程をより少なくすることができる。
【００２８】
また、図８の比較例の積層構造では、平坦化膜４７上の透明電極膜２と配線３とがほぼ同じ形状で形成される。透明電極膜２及び配線３をエッチングで成形する際には、図９に示すように、透明電極膜２が逆テーパ状になる事態が懸念される。逆テーパ状になると、図９に示すように、配線３上の透明電極（図９では共通電極４）が部分的に断線する可能性が生じる。本実施形態では、透明電極（画素電極３３）、配線５０の順番で積層するから、透明電極が断線する事態を抑制することができる。なお、透明電極膜２が逆テーパ状になる原因としては、透明電極膜２のエッチングレートが配線３のエッチングレートよりも速いことが考えられる。
【００２９】
また、本実施形態では、配線５０と接続された透明電極として画素電極３３を例示している。このようにすれば、画素電極３３に接続された配線５０を通じて、画素電極３３に対してドレイン電極３６から入力される信号とは別の信号を入力することが可能となる。これにより、画素電極３３に対して画像表示以外の機能（例えばタッチセンサの機能）を兼用させることが可能となる。
【００３０】
また、配線形成工程では、金属膜５２のうちコンタクトホール４５を覆う部分をレジスト５３で覆った状態で金属膜５２をエッチングする。画素電極３３において、ドレイン電極３６と接続する接続部分をカバー部５４（金属膜５２の一部）で覆うことができ、接続部分の低抵抗化及び保護を図ることができる。
【００３１】
また、透明電極形成工程の後に行われ、画素電極３３（透明電極）及び配線５０を覆う形で絶縁膜４０を形成する絶縁膜形成工程と、絶縁膜形成工程の後に行われ、絶縁膜４０上に共通電極３９を形成する共通電極形成工程と、を備える。仮にＴＦＴ３２、平坦化膜４７、共通電極３９、絶縁膜４０、画素電極３３の順番で積層した場合、画素電極３３とＴＦＴ３２とを接続するために、平坦化膜４７と絶縁膜４０の双方にコンタクトホールを形成する必要がある。本実施形態では、ＴＦＴ３２、平坦化膜４７、画素電極３３、絶縁膜４０、共通電極３９の順番で積層するため、平坦化膜４７のみにコンタクトホール４５を形成することで、画素電極３３とＴＦＴ３２とを接続することができる。
【００３２】
また、本実施形態では、画素電極３３の基になる透明導電膜５１と配線５０の基になる金属膜５２を成膜した後、金属膜５２をエッチングすることで配線５０を形成し、透明導電膜５１をエッチングすることで画素電極３３を形成している。このようにすれば、画素電極３３を形成した後、配線５０を形成する手順と比べて、画素電極３３と配線５０の密着性がより高くなる。
【００３３】
＜実施形態２＞
次に、本発明の実施形態２を図１０によって説明する。上記実施形態と同一部分には、同一符号を付して重複する説明を省略する。上記実施形態では、配線と接続される透明電極として画素電極を例示した。これに対して、本実施形態のアレイ基板１３０では、配線と接続される透明電極として共通電極を例示する。アレイ基板１３０においては、図１０に示すように、平坦化膜４７上に共通電極１３９、配線１５０、絶縁膜１４０、画素電極１３３の順番で積層されている。共通電極１３９（透明電極）は、表示領域Ａ１においてマトリクス状に並ぶ複数の位置検出電極によって分割構成されている。配線１５０は、複数本設けられ、各配線１５０が各位置検出電極にそれぞれ接続されている。制御回路基板１２は、ドライバ１７及び配線１５０を介して、入力位置を検出するための駆動信号を複数の位置検出電極の各々に供給し、配線１５０を介して検出信号を受信する。これにより、共通電極１３９が位置検出電極として機能する構成となっている。
【００３４】
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
（１）上記実施形態では、表示パネルとして液晶パネルを例示したが、他の種類の表示パネルについても、本技術を適用することができる。
（２）上記実施形態では、スイッチング素子としてＴＦＴを用いたが、ＴＦＴ以外のスイッチング素子（例えば薄膜ダイオード（ＴＦＤ））を用いてもよい。
【符号の説明】
【００３５】
１１…液晶パネル（表示パネル）、３１…ガラス基板（基板）、３２…ＴＦＴ（スイッチング素子）、３３…画素電極（透明電極）、３６…ドレイン電極、３９…共通電極、４０…絶縁膜、４５…コンタクトホール、４７…平坦化膜、５０…配線、５１…透明導電膜、５２…金属膜、５３…レジスト
【図１】
2019074684.tif 000003
【図２】
2019074684.tif 000004
【図３】
2019074684.tif 000005
【図４】
2019074684.tif 000006
【図５】
2019074684.tif 000007
【図６】
2019074684.tif 000008
【図７】
2019074684.tif 000009
【図８】
2019074684.tif 000010
【図９】
2019074684.tif 000011
【図１０】
2019074684.tif 000012