(57)【要約】【課題】ＣＭＯＳリングオシレータを含む圧力センサ／加速度センサの感度向上と耐環境温度性能向上を図る。【解決手段】正方形または長方形のダイヤフラム１２−１と、ダイヤフラムの４つの辺に隣接する支持部１１とを含む（１００）面方位を持つＳＯＩまたはバルクＳｉの基板と、基板上に設けられた、直列接続された３以上の奇数個のＣＭＯＳインバータを含む２つのリングオシレータ４−１、４−２とを備える。ＣＭＯＳインバータの各々は、＜１１０＞軸のチャネル方向を有するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを含み、ＰＭＯＳＦＥＴのみがダイヤフラム上に配置される。１つのリングオシレータの奇数個のＣＭＯＳインバータのＰＭＯＳＦＥＴのチャネル方向は、ダイヤフラムの第１の辺ａに垂直であり、他の１つのリングオシレータの奇数個のＣＭＯＳインバータのＰＭＯＳＦＥＴのチャネル方向は、ダイヤフラムの第１の辺ａに平行である。【選択図】図９
2019074492.tif 000002
【特許請求の範囲】
【請求項１】
正方形または長方形のダイヤフラムと、前記ダイヤフラムの４つの辺に隣接する支持部とを含む（１００）面方位を持つＳＯＩまたはバルクＳｉの基板と、
前記基板上に設けられた、直列接続された３以上の奇数個のＣＭＯＳインバータを含む２つのリングオシレータと、を備え、
前記ＣＭＯＳインバータの各々は、＜１１０＞軸のチャネル方向を有するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを含み、前記ＰＭＯＳＦＥＴのみが前記ダイヤフラム上に配置され、
１つの前記リングオシレータの前記奇数個のＣＭＯＳインバータの前記ＰＭＯＳＦＥＴの前記チャネル方向は、前記ダイヤフラムの第１の辺に垂直であり、他の１つの前記リングオシレータの前記奇数個のＣＭＯＳインバータの前記ＰＭＯＳＦＥＴの前記チャネル方向は、前記ダイヤフラムの第１の辺に平行である、
圧力センサ。
【請求項２】
正方形または長方形のダイヤフラムと、前記ダイヤフラムの４つの辺に隣接する支持部とを含む（１００）面方位を持つＳＯＩまたはバルクＳｉの基板と、
前記基板上に設けられた、直列接続された３以上の奇数個のＣＭＯＳインバータを含む１つのリングオシレータと、を備え、
前記ＣＭＯＳインバータの各々は＜１１０＞軸のチャネル方向を有するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを含み、前記ＰＭＯＳＦＥＴのみが前記ダイヤフラム上に配置され、
前記ダイヤフラム上に配置された前記ＰＭＯＳＦＥＴの各々の前記チャネル方向は、前記ダイヤフラムの第１の辺に垂直または平行のいずれかで統一されている、
圧力センサ。
【請求項３】
正方形または長方形のダイヤフラムと、前記ダイヤフラムの外周に隣接する支持部とを含む（１００）面方位を持つＳＯＩまたはバルクＳｉの基板と、
前記基板上に設けられた、直列接続された３以上の奇数個のＣＭＯＳインバータを含む２つのリングオシレータと、を備え、
前記ＣＭＯＳインバータの各々は、＜１１０＞軸のチャネル方向を有するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを含み、前記ＮＭＯＳＦＥＴのみが前記ダイヤフラム上に配置され、
１つの前記リングオシレータの前記奇数個のＣＭＯＳインバータの前記ＮＭＯＳＦＥＴの前記チャネル方向は、前記ダイヤフラムの第１の辺に垂直であり、他の１つの前記リングオシレータの前記奇数個のＣＭＯＳインバータの前記ＮＭＯＳＦＥＴの前記チャネル方向は、前記ダイヤフラムの前記第１の辺に平行である、
圧力センサ。
【請求項４】
正方形または長方形のダイヤフラムと、前記ダイヤフラムの外周に隣接する支持部とを含む（１００）面方位を持つＳＯＩまたはバルクＳｉの基板と、
前記基板上に設けられた、直列接続された３以上の奇数個のＣＭＯＳインバータを含む１つのリングオシレータと、を備え、
前記ＣＭＯＳインバータの各々は＜１１０＞軸のチャネル方向を有するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを含み、前記ＮＭＯＳＦＥＴのみが前記ダイヤフラム上に配置され、
前記ダイヤフラム上に配置された前記ＮＭＯＳＦＥＴの各々の前記チャネル方向は、前記ダイヤフラムの第１の辺に垂直または平行のいずれかで統一されている、
圧力センサ。
【請求項５】
正方形または長方形のダイヤフラムと、前記ダイヤフラムの４つの辺に隣接する支持部とを含む（１００）面方位を持つＳＯＩまたはバルクＳｉの基板と、
前記基板上に設けられた、直列接続された３以上の奇数個のＣＭＯＳインバータを含む２つのリングオシレータと、を備え、
前記ＣＭＯＳインバータの各々は、＜１１０＞軸のチャネル方向を有するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを含み、１つの前記リングオシレータの前記奇数個のＣＭＯＳインバータのＰＭＯＳＦＥＴのみ及び他の１つの前記リングオシレータの前記奇数個のＣＭＯＳインバータのＮＭＯＳＦＥＴのみが前記ダイヤフラム上に配置され、
前記ダイヤフラム上に配置された前記ＰＭＯＳＦＥＴ及び前記ＮＭＯＳＦＥＴの各々の前記チャネル方向は、前記ダイヤフラムの第１の辺に垂直である、
圧力センサ。
【請求項６】
前記リングオシレータを構成する前記ＣＭＯＳインバータの各々は、前記ダイヤフラムの隣接する２つの辺の各々に前記ダイヤフラムと前記支持部を跨って設けられている、請求項１〜５のいずれか一項に記載の圧力センサ。
【請求項７】
円形のダイヤフラムと、前記ダイヤフラムの外周に隣接する支持部とを含む（１００）面方位を持つＳＯＩまたはバルクＳｉの基板と、
前記基板上に設けられた、直列接続された５個のＣＭＯＳインバータを含む１つのリングオシレータと、を備え、
前記ＣＭＯＳインバータの各々は、＜１１０＞軸のチャネル方向を有するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを含み、前記リングオシレータの初段の前記ＣＭＯＳインバータを除く他の前記ＣＭＯＳインバータの各々の前記ＰＭＯＳＦＥＴのみが前記ダイヤフラム上に配置され、
前記ダイヤフラム上に配置された前記ＰＭＯＳＦＥＴの各々の前記チャネル方向は、前記ダイヤフラムの円心方向に垂直または平行のいずれかで統一されている、
圧力センサ。
【請求項８】
円形のダイヤフラムと、前記ダイヤフラムの外周に隣接する支持部とを含む（１００）面方位を持つＳＯＩまたはバルクＳｉの基板と、
前記基板上に設けられた、直列接続された５個のＣＭＯＳインバータを含む１つのリングオシレータと、を備え、
前記ＣＭＯＳインバータの各々は、＜１１０＞軸のチャネル方向を有するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを含み、前記リングオシレータの初段の前記ＣＭＯＳインバータを除く他の前記ＣＭＯＳインバータの各々の前記ＮＭＯＳＦＥＴのみが前記ダイヤフラム上に配置され、
前記ダイヤフラム上に配置された前記ＮＭＯＳＦＥＴの各々の前記チャネル方向は、前記ダイヤフラムの円心方向に垂直または平行のいずれかで統一されている、
圧力センサ。
【請求項９】
前記リングオシレータを構成する前記ＣＭＯＳインバータの各々は、前記ダイヤフラムの円周上に前記ダイヤフラムと前記支持部を跨って設けられている、請求項７または８に記載の圧力センサ。
【請求項１０】
支持部から伸び先端に錘を持つ片持ち梁を含む（１００）面方位を持つＳＯＩまたはバルクＳｉの基板と、
前記基板上の前記支持部と前記片持ち梁の境界に跨って設けられた、直列接続された３以上の奇数個のＣＭＯＳインバータを含む１つのリングオシレータと、を備え、
前記ＣＭＯＳインバータの各々は、＜１１０＞軸のチャネル方向を有するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを含み、前記ＰＭＯＳＦＥＴまたは前記ＮＭＯＳＦＥＴのいずれか一方のみが前記片持ち梁上に配置され、
前記片持ち梁上に配置された前記ＰＭＯＳＦＥＴまたは前記ＮＭＯＳＦＥＴの各々の前記チャネル方向は、前記片持ち梁の長さ方向に平行である、
加速度センサ。
【請求項１１】
支持部から伸び先端に錘を持つ片持ち梁を２つ含む（１００）面方位を持つＳＯＩまたはバルクＳｉの基板と、
前記基板上の前記支持部と２つの前記片持ち梁の各々の境界に跨って設けられた、直列接続された３以上の奇数個のＣＭＯＳインバータを含む２つのリングオシレータと、を備え、
前記ＣＭＯＳインバータの各々は、＜１１０＞軸のチャネル方向を有するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを含み、１つの前記リングオシレータの前記奇数個のＣＭＯＳインバータの各々のＰＭＯＳＦＥＴのみ及び他の１つの前記リングオシレータの前記奇数個のＣＭＯＳインバータの各々のＮＭＯＳＦＥＴのみが前記片持ち梁上に配置され、
前記片持ち梁上に配置された前記ＰＭＯＳＦＥＴ及び前記ＮＭＯＳＦＥＴの各々の前記チャネル方向は、前記片持ち梁の長さ方向に平行である、
加速度センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧力センサ、加速度センサに関し、より具体的には、半導体ダイヤフラム上に形成したリングオシレータを用いる半導体圧力センサ、半導体加速度センサに関する。
【背景技術】
【０００２】
近年、ＩｏＴ携帯情報機器の飛躍的な発展に伴い、そこに搭載されるＭＥＭＳセンサの小型化が急速に求められている。このようなニーズに応えるために、近年、国内外から小型ピエゾ抵抗型と静電容量型の圧力センサの開発が活発に行われている。しかしながら、ピエゾ抵抗型圧力センサは、拡散抵抗のばらつきとピエゾ抵抗効果の温度依存性などの課題があり、更なる分解能の向上が困難であることも知られている。一方、静電容量型圧力センサは、そのセンシング精度を高めるためには、ダイヤフラム寸法を大きくする必要があるので、微細化には向いていない。また、圧力センサ信号処理に関しては、従来のピエゾ抵抗型と静電容量型の圧力センサは共にアナログ信号であるため、複雑なオペアンプとＡ／Ｄ変換回路などを搭載する必要があり、更なるセンサチップの低消費電力化と微細化が困難となっている。
【０００３】
アナログセンサ信号をデジタル信号に変える圧力センサとして、非特許文献１に半導体（シリコン）ダイヤフラム上にＰＭＯＳのみで構成するリングオシレータを用いる圧力センサが開示されている。しかしながら、ＰＭＯＳのみでリングオシレータを構成すると、待機時の漏れ電流が大きく、消費電力が大きいという問題点がある。
【０００４】
待機時の消費電力を減らすことが可能なデジタル式圧力センサとして、特許文献１には、ＣＭＯＳで構成するリングオシレータが開示されている。しかしながら、ＣＭＯＳリングオシレータをダイヤフラム上に配置すると、圧力によってダイヤフラムが変形する時に、ＣＭＯＳを構成するＰＭＯＳＦＥＴとＮＭＯＳＦＥＴは同じ方向の応力を受けることになる。そのため、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの駆動電流変化が相殺される傾向となり、圧力によるＣＭＯＳリングオシレータの発振周波数変化が小さくなる。つまり、圧力センサ感度が低くなる。また、ＣＭＯＳリングオシレータ発振周波数は、環境温度によって変化するが、その対策がなされていないため、高感度・高信頼性圧力センサとして実用が困難である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２９１９７８号公報
【非特許文献】
【０００６】
【非特許文献１】Sensors and Actuators, Vol. 7, pp. 167-176, 1985.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明では、上述したようなダイヤフラム上に形成したＣＭＯＳリングオシレータの問題点を解決し、ＣＭＯＳリングオシレータを含む圧力センサ／加速度センサの感度向上と耐環境温度性能向上を図ることを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一実施形態の圧力センサは、正方形または長方形のダイヤフラムと、ダイヤフラムの４つの辺に隣接する支持部とを含む（１００）面方位を持つＳＯＩまたはバルクＳｉの基板と、基板上に設けられた、直列接続された３以上の奇数個のＣＭＯＳインバータを含む２つのリングオシレータと、を備える。ＣＭＯＳインバータの各々は、＜１１０＞軸のチャネル方向を有するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを含み、ＰＭＯＳＦＥＴ（またはＮＭＯＳＦＥＴ）のみがダイヤフラム上に配置される。１つのリングオシレータの奇数個のＣＭＯＳインバータのＰＭＯＳＦＥＴ（またはＮＭＯＳＦＥＴ）のチャネル方向は、ダイヤフラムの第１の辺に垂直であり、他の１つのリングオシレータの奇数個のＣＭＯＳインバータのＰＭＯＳＦＥＴ（またはＮＭＯＳＦＥＴ）のチャネル方向は、ダイヤフラムの第１の辺に平行である。
【０００９】
本発明の他の一実施形態の圧力センサは、正方形または長方形のダイヤフラムと、ダイヤフラムの４つの辺に隣接する支持部とを含む（１００）面方位を持つＳＯＩまたはバルクＳｉの基板と、基板上に設けられた、直列接続された３以上の奇数個のＣＭＯＳインバータを含む１つのリングオシレータと、を備える。ＣＭＯＳインバータの各々は＜１１０＞軸のチャネル方向を有するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを含み、ＰＭＯＳＦＥＴ（またはＮＭＯＳＦＥＴ）のみがダイヤフラム上に配置される。ダイヤフラム上に配置されたＰＭＯＳＦＥＴ（またはＮＭＯＳＦＥＴ）の各々のチャネル方向は、ダイヤフラムの第１の辺に垂直または平行のいずれかで統一されている。
【００１０】
本発明の他の一実施形態の圧力センサは、正方形または長方形のダイヤフラムと、ダイヤフラムの４つの辺に隣接する支持部とを含む（１００）面方位を持つＳＯＩまたはバルクＳｉの基板と、基板上に設けられた、直列接続された３以上の奇数個のＣＭＯＳインバータを含む２つのリングオシレータと、を備える。ＣＭＯＳインバータの各々は、＜１１０＞軸のチャネル方向を有するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを含み、１つのリングオシレータの奇数個のＣＭＯＳインバータのＰＭＯＳＦＥＴのみ及び他の１つの前記リングオシレータの奇数個のＣＭＯＳインバータのＮＭＯＳＦＥＴのみがダイヤフラム上に配置される。ダイヤフラム上に配置されたＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの各々のチャネル方向は、ダイヤフラムの第１の辺に垂直である。
【００１１】
本発明の他の一実施形態の圧力センサは、円形のダイヤフラムと、ダイヤフラムの外周に隣接する支持部とを含む（１００）面方位を持つＳＯＩまたはバルクＳｉの基板と、基板上に設けられた、直列接続された５個のＣＭＯＳインバータを含む１つのリングオシレータと、を備える。ＣＭＯＳインバータの各々は、＜１１０＞軸のチャネル方向を有するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを含み、リングオシレータの初段のＣＭＯＳインバータを除く他の４個のＣＭＯＳインバータの各々のＰＭＯＳＦＥＴ（またはＮＭＯＳＦＥＴ）のみがダイヤフラム上に配置される。ダイヤフラム上に配置されたＰＭＯＳＦＥＴ（またはＮＭＯＳＦＥＴ）の各々のチャネル方向は、ダイヤフラムの円心方向に垂直または平行のいずれかで統一されている。
【００１２】
本発明の一実施形態の加速度センサは、支持部から伸び先端に錘を持つ片持ち梁を含む（１００）面方位を持つＳＯＩまたはバルクＳｉの基板と、基板上の支持部と片持ち梁の境界に跨って設けられた、直列接続された３以上の奇数個のＣＭＯＳインバータを含む１つのリングオシレータと、を備える。ＣＭＯＳインバータの各々は、＜１１０＞軸のチャネル方向を有するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを含み、ＰＭＯＳＦＥＴまたはＮＭＯＳＦＥＴのいずれか一方のみが片持ち梁上に配置される。片持ち梁上に配置されたＰＭＯＳＦＥＴまたはＮＭＯＳＦＥＴの各々のチャネル方向は、片持ち梁の長さ方向に平行である。
【発明の効果】
【００１３】
本発明の各実施形態の圧力センサによれば、圧力センサを構成するリングオシレータの各ＣＭＯＳインバータのＰＭＯＳＦＥＴまたはＮＭＯＳＦＥＴのみ、あるいはＣＭＯＳインバータ毎に替えてＰＭＯＳＦＥＴまたはＮＭＯＳＦＥＴのみをダイヤフラム上に配置して、かつＰＭＯＳＦＥＴまたはＮＭＯＳＦＥＴのチャネル方向をダイヤフラムの第１の辺（円心方向）に垂直または平行にすることにより、圧力によって変化するリングオシレータの発振周波数の変化を大きくして圧力センサの感度を向上させることができる。また、圧力によって変化する本発明の２個のリングオシレータの発振周波数の比をセンサ信号として用いることによって、従来のデジタル式ＣＭＯＳリングオシレータを用いた圧力センサに比べて、感度が高く耐環境温度性能を改善することができる。さらに、センサ部と周辺回路が同じＣＭＯＳプロセッスで集積化できるため、ＣＭＯＳ微細化のメリットを最大限に活用してセンサチップの小型化ができ、従来のピエゾ抵抗型と静電容量型の圧力センサに比べ、低コスト化と低消費電力化が実現できるので、電池駆動のＩｏＴ携帯情報機器等への応用が期待できる。
【図面の簡単な説明】
【００１４】
【図１】ＣＭＯＳリングオシレータの回路図。
【図２】ＣＭＯＳリングオシレータの等価回路図。
【図３】ＰＭＯＳＦＥＴの平面図。
【図４】図３のＰＭＯＳＦＥＴのＡ−Ａ’断面図。
【図５】図３のＰＭＯＳＦＥＴのＢ−Ｂ’断面図。
【図６】ＮＭＯＳＦＥＴの平面図。
【図７】図６のＮＭＯＳＦＥＴのＡ−Ａ’断面図。
【図８】図６のＮＭＯＳＦＥＴのＢ−Ｂ’断面図。
【図９】本発明の一実施形態の圧力センサの平面図。
【図１０】図９の本発明の一実施形態の圧力センサのＡ−Ａ’断面図。
【図１１】基板裏面から正圧が印加された場合の図９の本発明の一実施形態の圧力センサのＡ−Ａ’断面図。
【図１２】基板裏面から負圧が印加された場合の図９の本発明の一実施形態の圧力センサのＡ−Ａ’断面図。
【図１３】本発明の他の一実施形態の圧力センサの平面図。
【図１４】図１３の本発明の他の一実施形態の圧力センサのＡ−Ａ’断面図。
【図１５】本発明の他の一実施形態の圧力センサの平面図。
【図１６】図１５の本発明の他の一実施形態の圧力センサのＡ−Ａ’断面図。
【図１７】本発明の他の一実施形態の圧力センサの平面図。
【図１８】図１７の本発明の他の一実施形態の圧力センサのＡ−Ａ’断面図。
【図１９】本発明の他の一実施形態の圧力センサの平面図。
【図２０】図１９の本発明の他の一実施形態の圧力センサのＡ−Ａ’断面図。
【図２１】本発明の他の一実施形態の圧力センサの平面図。
【図２２】図２１の本発明の他の一実施形態の圧力センサのＡ−Ａ’断面図。
【図２３】本発明の他の一実施形態の圧力センサの平面図。
【図２４】図２３の本発明の他の一実施形態の圧力センサのＡ−Ａ’断面図。
【図２５】本発明の一実施形態の加速度センサの平面図。
【図２６】図２５の本発明の一実施形態の加速度センサのＡ−Ａ’断面図。
【図２７】上向きの加速度が印加された場合の図２５の本発明の一実施形態の加速度センサのＡ−Ａ’断面図。
【図２８】下向きの加速度が印加された場合の図２５の本発明の一実施形態の加速度センサのＡ−Ａ’断面図。
【発明を実施するための形態】
【００１５】
本発明の実施形態の圧力センサと加速度センサについて図面を参照しながら以下に説明する。最初に、図１と図２を参照しながら、本発明の実施形態の圧力センサと加速度センサとして使用するリングオシレータについて説明する。本発明の実施形態では、リングオシレータとして直列接続されたＣＭＯＳからなるインバータを用いる。図１はＰＭＯＳＦＥＴとＮＭＯＳＦＥＴで構成するＣＭＯＳリングオシレータの回路図で、図２はその等価回路図である。図１と図２において、ＣＭＯＳリングオシレータは、ＰＭＯＳＦＥＴ１、ＮＭＯＳＦＥＴ２、ＣＭＯＳリングオシレータの出力端子３、及びＣＭＯＳリングオシレータを構成する直列接続された少なくとも３以上の奇数個のＣＭＯＳインバータ４を含む。
【００１６】
リングオシレータは、従来からあるように、インバータを奇数段、直列に結んだもので、基本的には信号を反転して遅延段を通した後、元に帰還をかけた構造をしている。一定時間ごとに状態が反転して安定な状態を持たず発振回路として機能する。本発明の実施形態のＣＭＯＳリングオシレータも、詳細は後述するように、基本的にこの従来からあるインバータの発振機能、すなわちその出力となる発振周波数を利用する。
【００１７】
図３〜図８に本発明の実施形態のＣＭＯＳリングオシレータの各インバータ（ＣＭＯＳ）を構成するＰＭＯＳＦＥＴ（図３〜図５）とＮＭＯＳＦＥＴ（図６〜図８）の構成例を示す。図３はＰＭＯＳＦＥＴの平面図、図４は図３のＰＭＯＳＦＥＴのＡ−Ａ’断面図、図５は図３のＰＭＯＳＦＥＴのＢ−Ｂ’断面図である。図６はＮＭＯＳＦＥＴの平面図、図７は図６のＮＭＯＳＦＥＴのＡ−Ａ’断面図、図８は図６のＮＭＯＳＦＥＴのＢ−Ｂ’断面図である。図３〜図５のＰＭＯＳＦＥＴは、ソース・ドレイン領域５−１、チャネル領域６−１と６−１１、ゲート電極７、ゲート絶縁膜８、トップＳｉ層９、埋め込み酸化膜１０、及び支持基板１１を含む。同様に、図６〜図８のＮＭＯＳＦＥＴは、ソース・ドレイン領域５−２、チャネル領域６−２と６−２２、ゲート電極７、ゲート絶縁膜８、トップＳｉ層９、埋め込み酸化膜１０、及び支持基板１１を含む。
【００１８】
なお、以下の各実施形態の説明では、便宜上（１００）面方位を持つ、故意に不純物を導入していない（Ｎｏｎ−ｄｏｐｅｄ）ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を用いて、図３〜図５に示す＜１１０＞チャネルのＰＭＯＳＦＥＴと、図６〜図８に示す＜１１０＞チャネルのＮＭＯＳＦＥＴで構成するＣＭＯＳリングオシレータの場合を例にとり説明するが、（１００）面方位のバルクＳｉ基板を用いて、同様なＣＭＯＳリングオシレータを作製することも可能である。
【００１９】
（第１実施形態）
図９と図１０に本発明の第１実施形態の圧力センサを示す。図９は本発明の第１実施形態の圧力センサを構成する、（１００）ＳＯＩ基板上に作製する、＜１１０＞チャネルのＰＭＯＳＦＥＴのみを正方形或いは長方形のダイヤフラム上に配置し、そのチャネル方向がダイヤグラムの辺に垂直になるように配置して形成したＣＭＯＳリングオシレータと、そのチャネル方向がダイヤグラムの辺に平行になるように配置して形成したＣＭＯＳリングオシレータの平面図である。図１０はそのＡ−Ａ’断面図である。図９、図１０では、ＰＭＯＳＦＥＴのチャネル方向をダイヤフラム１２−１の辺（例えば図９の辺ａ、以下図９及び図１０の説明において同様）に垂直に配置して形成したＣＭＯＳリングオシレータの出力端子３−１、そのＣＭＯＳリングオシレータの簡略回路図４−１、ＰＭＯＳＦＥＴのチャネル方向をダイヤフラム１２−１の辺に平行に配置して形成したＣＭＯＳリングオシレータの出力端子３−２、及びそのＣＭＯＳリングオシレータの簡略回路図４−２を含む。
【００２０】
２つのＣＭＯＳリングオシレータの簡略回路図４−１と４−２での２つのＣＭＯＳインバータ間を結ぶ点線は、実際には途中に奇数個のＣＭＯＳがあるがその記載を省略していることを示している。すなわち、図９の２つのＣＭＯＳリングオシレータの各々は、少なくとも３以上の奇数個のＣＭＯＳを含むように構成されている。この点、下記に述べる他の実施形態においても同様であるので、他の各実施形態ではその説明を省略している。
【００２１】
図１０では、支持基板１１上の埋め込み酸化膜１０、酸化膜１０上のトップＳｉ層９を含み、下側に支持基板１１が無い中央領域の埋め込み酸化膜１０及びトップＳｉ層９が正方形或いは長方形のダイヤフラム１２−１を構成している。ここで、ダイヤフラム１２−１は、埋め込み酸化膜１０とトップＳｉ層９で構成されているが、埋め込み酸化膜１０をエッチングして、トップＳｉ層９のみで構成することも可能である。また、（１００）面方位のバルクＳｉ基板を用いた場合には、ダイヤフラム１２−１はＳｉ層のみとなる。このダイヤフラムの代替構成については、下記に述べる他の実施形態においても同様に成り立つので、他の各実施形態ではその説明を省略している。
【００２２】
図１０では、さらにＰＭＯＳＦＥＴのソース・ドレイン領域５−１、ＮＭＯＳＦＥＴのソース・ドレイン領域５−２、ダイヤフラム１２−１の辺に垂直なＰＭＯＳＦＥＴのチャネル領域６−１、ダイヤフラム１２−１の辺に平行なＰＭＯＳＦＥＴのチャネル領域６−１１、ダイヤフラムの辺に垂直なＮＭＯＳＦＥＴのチャネル領域６−２、ダイヤフラムの辺に平行なＮＭＯＳＦＥＴのチャネル領域６−２２、ゲート電極７、ゲート絶縁膜８を含む。
【００２３】
図１１と図１２に、本発明の第１実施形態の圧力センサの圧力印加時のダイヤフラム１２−１の変形例を示す。図１１は基板の裏面から正圧が印加された場合、図１２は基板の裏面から負圧が印加された場合の図９のＡ−Ａ’断面図である。その圧力センシングの動作原理は下記のとおりである。
【００２４】
外部から圧力が印加されていない図１０において、ダイヤフラム１２−１上のＰＭＯＳＦＥＴの＜１１０＞チャネル６−１と６−１１は、外部圧力印加による応力を受けないことになる。この場合、図９に示す２個のＣＭＯＳリングオシレータの出力端子３−１と３−２より発振周波数ｆ０１とｆ０２を測定することができる。
【００２５】
図１１に示すように、基板裏面から正圧が印加された場合、ダイヤフラム１２−１は基板の表面側に向けて膨らむように変形され、ダイヤフラム１２−１上のＰＭＯＳＦＥＴの＜１１０＞チャネル６−１と６−１１は圧縮応力を受ける。この場合、その圧縮応力の方向は、チャネル６−１方向と平行で、チャネル方向６−１１とは垂直となる。ピエゾ抵抗効果により、チャネル６−１のＰＭＯＳＦＥＴの駆動電流は増加し、チャネル６−１１のＰＭＯＳＦＥＴの駆動電流は減少する。従って、図９に示すチャネル６−１のＰＭＯＳＦＥＴで構成したＣＭＯＳリングオシレータの出力端子３−１より測定した発振周波数ｆ１１は、チャネル６−１１のＰＭＯＳＦＥＴで構成したＣＭＯＳリングオシレータの出力端子３−２より測定した発振周波数ｆ１２より大きくなる（ｆ１１＞ｆ１２）。
【００２６】
図１２に示すように、基板の裏面から負圧が印加された場合、ダイヤフラム１２−１は基板の裏面側に向けて膨らむように変形され、ダイヤフラム１２−１上のＰＭＯＳＦＥＴの＜１１０＞チャネル６−１と６−１１は引張応力を受ける。この場合、その引張応力の方向は、チャネル６−１方向と平行で、チャネル６−１１方向とは垂直となる。ピエゾ抵抗効果により、チャネル６−１のＰＭＯＳＦＥＴの駆動電流は減少し、チャネル６−１１のＰＭＯＳＦＥＴの駆動電流は増加する。従って、図９に示すチャネル６−１のＰＭＯＳＦＥＴで構成したＣＭＯＳリングオシレータの出力端子３−１より測定した発振周波数ｆ２１は、チャネル６−１１のＰＭＯＳＦＥＴで構成したＣＭＯＳリングオシレータの出力端子３−２より測定した発振周波数ｆ２２より小さい（ｆ２１＜ｆ２２）。
【００２７】
このように、ＰＭＯＳＦＥＴのみをダイヤフラム１２−１上に配置することで、ピエゾ抵抗効果によるＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの駆動電流の相殺がなく、圧力によるＣＭＯＳリングオシレータの発振周波数の変化が大きくなる。つまり、その圧力センサとしての感度は、特許文献１に開示されるようなＰＭＯＳＦＥＴとＮＭＯＳＦＥＴを共にダイヤフラム上に配置して形成したＣＭＯＳリングオシレータの圧力センサより高くなる。
【００２８】
上記した第１実施形態の圧力センサのように、同じダイヤフラム上に、チャネル方向の異なるＰＭＯＳＦＥＴを配置して構成した２個のＣＭＯＳリングオシレータの発振周波数の比（例えば上記した発振周波数を用いた比：ｆ１１／ｆ１２、ｆ２１／ｆ２２）をセンシング信号として用いることにより、耐環境温度性能向上が実現である。ＭＯＳＦＥＴの駆動電流は温度依存性を持っているので、ＣＭＯＳリングオシレータの発振周波数も環境温度によって変化する。この第１実施形態では、２個のＣＭＯＳリングオシレータの発振周波数の比をセンシングすることで、環境温度による発振周波数の変化がキャンセルされることになり、耐環境温度性能向上が可能となる。また、ここで計測するＣＭＯＳリングオシレータの発振周波数はパスル信号であるため、従来のピエゾ抵抗型と静電容量型の圧力センサに必須であった複雑なオペアンプとＡ／Ｄ変換回路などを搭載する必要がなく、簡単な論理回路のみで周辺回路を構築することが可能である。
【００２９】
（第２実施形態）
図１３と図１４に本発明の第２実施形態の圧力センサを示す。図１３は本発明の第２実施形態の圧力センサを構成する、（１００）ＳＯＩ基板上に作製する、＜１１０＞チャネルのＰＭＯＳＦＥＴのみを正方形或いは長方形のダイヤフラム上に配置し、そのチャネル方向がダイヤグラムの辺に垂直または平行で統一されるように配置して形成した１個のＣＭＯＳリングオシレータの平面図である。図１４はそのＡ−Ａ’断面図である。図１３と図１４では、ＰＭＯＳＦＥＴのチャネル方向をダイヤフラム１２−２の辺（例えば図１３の辺ａ、以下図１３及び図１４の説明において同様）に垂直または平行で統一するように配置して形成したＣＭＯＳリングオシレータの出力端子３−３、ＣＭＯＳリングオシレータの簡略回路図４−３を含む。
【００３０】
図１４では、支持基板１１上の埋め込み酸化膜１０、酸化膜１０上のトップＳｉ層９を含み、下側に支持基板１１が無い中央領域の埋め込み酸化膜１０及びトップＳｉ層９が正方形或いは長方形のダイヤフラム１２−２を構成している。図１４では、さらにＰＭＯＳＦＥＴのソース・ドレイン領域５−１、ＮＭＯＳＦＥＴのソース・ドレイン領域５−２、ダイヤフラム１２−２の辺に垂直または平行なＰＭＯＳＦＥＴのチャネル領域６−１、ＮＭＯＳＦＥＴのチャネル領域６−２、ゲート電極７、ゲート絶縁膜８を含む。
【００３１】
外部圧力によるダイヤフラム１２−２の変形の様子は、上述した図１１と図１２に示す模式図と同じである。第２実施形態の圧力センサの動作原理は下記のとおりである。
【００３２】
外部から圧力が印加されていない図１４において、ダイヤフラム１２−２上のＰＭＯＳＦＥＴの＜１１０＞チャネル６−１は、外部圧力印加による応力を受けないことになる。この場合、図１３に示すＣＭＯＳリングオシレータの出力端子３−３より発振周波数ｆ０を測定することができる。
【００３３】
基板裏面から正圧が印加された場合、ダイヤフラム１２−２は基板表面側に向けて膨らむように変形され、ダイヤフラム１２−２上のＰＭＯＳＦＥＴの＜１１０＞チャネル６−１は圧縮応力を受けることになる。この場合、その圧縮応力の方向は、チャネル６−１方向と平行で、ピエゾ抵抗効果により、チャネル６−１のＰＭＯＳＦＥＴの駆動電流は増加する。従って、図１３に示すＣＭＯＳリングオシレータの出力端子３−３より測定した発振周波数ｆ１は、圧力が印加されていない場合の発振周波数ｆ０より大きい（ｆ１＞ｆ０）。
【００３４】
基板裏面から負圧が印加された場合、ダイヤフラム１２−２は基板裏面側に向けて膨らむように変形され、ダイヤフラム１２−２上のＰＭＯＳＦＥＴの＜１１０＞チャネル６−１は引張応力を受けることになる。この場合、その引張応力の方向は、チャネル６−１方向と平行で、ピエゾ抵抗効果により、チャネル６−１のＰＭＯＳＦＥＴの駆動電流は減少する。従って、図１３に示すＣＭＯＳリングオシレータの出力端子３より測定した発振周波数ｆ２は、圧力が印加されていない場合の発振周波数ｆ０より小さい（ｆ２＜ｆ０）。
【００３５】
このように、チャネル方向が同じであるＰＭＯＳＦＥＴのみをダイヤフラム上に配置することで、圧力による駆動電流変化を十分に活用でき、大きなＣＭＯＳリングオシレータの発振周波数の変化が観測できるようになる。つまり、その圧力センサとしての感度が高くなる。
【００３６】
（第３実施形態）
図１５と図１６に本発明の第３実施形態の圧力センサを示す。図１５は本発明の第３実施形態の圧力センサを構成する、（１００）ＳＯＩ基板上に作製する、＜１１０＞方向チャネルの４個のＰＭＯＳＦＥＴ領域のみを円形ダイヤフラム上（図１５の円周ｂの近く）に配置し、＜１１０＞方向チャネルの１個のＰＭＯＳＦＥＴと５個のＮＭＯＳＦＥＴはダイヤフラムの外側に配置して５段のＣＭＯＳリングオシレータの平面図である。図１６はそのＡ−Ａ’断面図である。ここでは、ダイヤフラム上のＰＭＯＳＦＥＴのチャネル方向は、円形ダイヤフラム１２−３の円心方向に平行である場合について説明するが、垂直の場合も同様に可能である。
【００３７】
図１５では、ＣＭＯＳリングオシレータの出力端子３−４、ＣＭＯＳリングオシレータの回路図４−４を含む。図１６では、支持基板１１上の埋め込み酸化膜１０、酸化膜１０上のトップＳｉ層９を含み、下側に支持基板１１が無い中央領域の埋め込み酸化膜１０及びトップＳｉ層９が円形のダイヤフラム１２−３を構成している。図１６では、さらにＰＭＯＳＦＥＴのソース・ドレイン領域５−１、ＮＭＯＳＦＥＴのソース・ドレイン領域５−２、ＰＭＯＳＦＥＴのチャネル領域６−１、ＮＭＯＳＦＥＴのチャネル領域６−２、ゲート電極７、ゲート絶縁膜８を含む。
【００３８】
圧力によるダイヤフラムの変形の様子は、図１１と図１２に示す模式図と同じである。第３実施形態の圧力センサの動作原理は下記のとおりである。
【００３９】
圧力が印加されていない図１６において、ダイヤフラム１２−３上の４個のＰＭＯＳＦＥＴの＜１１０＞チャネル６−１は、外部圧力印加による応力を受けないことになる。この場合、図１５に示す５段のＣＭＯＳリングオシレータの出力端子３−４より発振周波数ｆ０を測定することができる。
【００４０】
基板裏面から正圧が印加された場合、ダイヤフラム１２−３は基板表面側に向けて膨らむように変形され、ダイヤフラム１２−３上の４個のＰＭＯＳＦＥＴの＜１１０＞チャネル６−１は圧縮応力を受けることになる。この場合、その圧縮応力の方向は、チャネル６−１方向と平行で、ピエゾ抵抗効果により、チャネル６−１のＰＭＯＳＦＥＴの駆動電流は増加する。従って、図１５に示す５段のＣＭＯＳリングオシレータの出力端子３−４より測定した発振周波数ｆ１は、圧力が印加されていない場合の発振周波数ｆ０より大きい（ｆ１＞ｆ０）。
【００４１】
基板裏面から負圧が印加された場合、ダイヤフラム１２−３は基板裏面側に向けて膨らむように変形され、ダイヤフラム１２−３上の４個のＰＭＯＳＦＥＴの＜１１０＞チャネル６−１は引張応力を受けることになる。この場合、その引張応力の方向は、チャネル６−１方向と平行で、ピエゾ抵抗効果により、チャネル６−１のＰＭＯＳＦＥＴの駆動電流は減少する。従って、図１５に示す５段のＣＭＯＳリングオシレータの出力端子３−４より測定した発振周波数ｆ２は、圧力が印加されていない場合の発振周波数ｆ０より小さい（ｆ２＜ｆ０）。
【００４２】
このように、チャネル方向が同じである４個のＰＭＯＳＦＥＴのみを円形ダイヤフラム上に配置して形成した５段のＣＭＯＳリングオシレータの発振周波数の圧力依存を測定することで、圧力がセンシングでき圧力センサとして機能する。また、この実施例の特徴としては、ダイヤフラム上に４個のＰＭＯＳＦＥＴのみを配置するので、面積の小さなダイヤフラムを用いることが可能である点である。つまり圧力センサデバイスの微細化が可能である。
【００４３】
（第４実施形態）
図１７と図１８に本発明の第４実施形態の圧力センサを示す。図１７は本発明の第４実施形態の圧力センサを構成する、（１００）ＳＯＩ基板上に作製する、＜１１０＞チャネルのＮＭＯＳＦＥＴのみを正方形或いは長方形のダイヤフラム上に配置し、そのチャネル方向がダイヤグラムの辺に垂直になるように配置して形成したＣＭＯＳリングオシレータと、そのチャネル方向がダイヤグラムの辺に平行になるように配置して形成したＣＭＯＳリングオシレータの平面図である。図１８はそのＡ−Ａ’断面図である。図１７、図１８では、ＮＭＯＳＦＥＴのチャネル方向をダイヤフラム１２−４の辺（例えば図１７の辺ａ、以下図１７及び図１８の説明において同様）に垂直に配置して形成したＣＭＯＳリングオシレータの出力端子３−５、そのＣＭＯＳリングオシレータの簡略回路図４−５、ＮＭＯＳＦＥＴのチャネル方向をダイヤフラム１２−４の辺に平行に配置して形成したＣＭＯＳリングオシレータの出力端子３−６、及びそのＣＭＯＳリングオシレータの簡略回路図４−６を含む。
【００４４】
図１８では、支持基板１１上の埋め込み酸化膜１０、酸化膜１０上のトップＳｉ層９を含み、下側に支持基板１１が無い中央領域の埋め込み酸化膜１０及びトップＳｉ層９が正方形或いは長方形のダイヤフラム１２−４を構成している。図１８では、さらにＰＭＯＳＦＥＴのソース・ドレイン領域５−１、ＮＭＯＳＦＥＴのソース・ドレイン領域５−２、ダイヤフラム１２−４の辺に垂直なＰＭＯＳＦＥＴのチャネル領域６−１、ダイヤフラム１２−４の辺に平行なＰＭＯＳＦＥＴのチャネル領域６−１１、ダイヤフラムの辺に垂直なＮＭＯＳＦＥＴのチャネル領域６−２、ダイヤフラムの辺に平行なＮＭＯＳＦＥＴのチャネル領域６−２２、ゲート電極７、ゲート絶縁膜８を含む。
【００４５】
圧力によるダイヤフラムの変形の様子は、図１１と図１２に示す模式図と同じである。第４実施形態の圧力センサの動作原理は下記のとおりである。
【００４６】
圧力が印加されていない図１８において、ダイヤフラム１２−４上のＮＭＯＳＦＥＴの＜１１０＞チャネル６−２と６−２２は、外部圧力印加による応力を受けないことになる。この場合、図１７に示す２個のＣＭＯＳリングオシレータの出力端子３−５と３−６より発振周波数ｆ０１とｆ０２を測定することができる。
【００４７】
基板裏面から正圧が印加された場合、ダイヤフラム１２−４は基板表面側に向けて膨らむように変形され、ダイヤフラム１２−４上のＮＭＯＳＦＥＴの＜１１０＞チャネル６−２と６−２２は圧縮応力を受けることなる。この場合、その圧縮応力の方向は、チャネル６−２方向と平行で、チャネル６−２２方向とは垂直となるので、ピエゾ抵抗効果により、チャネル６−２のＮＭＯＳＦＥＴの駆動電流は大きく減少し、チャネル６−２２のＮＭＯＳＦＥＴの駆動電流は少し減少する。従って、図１７に示すチャネル６−２のＮＭＯＳＦＥＴで構成したＣＭＯＳリングオシレータの出力端子３−５より測定した発振周波数ｆ１１は、チャネル６−１１のＮＭＯＳＦＥＴで構成したＣＭＯＳリングオシレータの出力端子３−６より測定した発振周波数ｆ１２より小さい（ｆ１１＜ｆ１２）。
【００４８】
基板裏面から負圧が印加された場合、ダイヤフラム１２−４は基板裏面側に向けて膨らむように変形され、ダイヤフラム１２−４上のＮＭＯＳＦＥＴの＜１１０＞チャネル６−２と６−２２は引張応力を受けることなる。この場合、その引張応力の方向は、チャネル６−２方向と平行で、チャネル６−２２方向とは垂直となるので、ピエゾ抵抗効果により、チャネル６−２のＮＭＯＳＦＥＴの駆動電流は大きく増加し、チャネル６−２２のＮＭＯＳＦＥＴの駆動電流は少し増加する。従って、図１７に示すチャネル６−２のＮＭＯＳＦＥＴで構成したＣＭＯＳリングオシレータの出力端子３−５より測定した発振周波数ｆ２１は、チャネル６−２２のＮＭＯＳＦＥＴで構成したＣＭＯＳリングオシレータの出力端子３−６より測定した発振周波数ｆ２２より大きい（ｆ２１＞ｆ２２）。
【００４９】
このように、ＮＭＯＳＦＥＴのみをダイヤフラム１２−４上に配置することで、ピエゾ抵抗効果によるＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの駆動電流の相殺がなく、圧力によるＣＭＯＳリングオシレータの発振周波数の変化が大きくなる。つまり、その圧力センサとしての感度が高くなる。
【００５０】
上記のように、同じダイヤフラム上に、チャネル方向の異なるＮＭＯＳＦＥＴのみを配置して構成した２個のＣＭＯＳリングオシレータ発振周波数の比（例えば上記した発振周波数を用いた比：ｆ１１／ｆ１２、ｆ２１／ｆ２２）をセンシング信号として用いることにより、耐環境温度性能向上が実現である。ここで計測するＣＭＯＳリングオシレータの発振周波数はパスル信号であるため、従来のピエゾ抵抗型と静電容量型圧力センサに必須であった複雑なオペアンプとＡ／Ｄ変換回路などを搭載する必要がなく、簡単な論理回路のみで周辺回路を構築することができる。
【００５１】
（第５実施形態）
図１９と図２０に本発明の第５実施形態の圧力センサを示す。図１９は本発明の第５実施形態の圧力センサを構成する、（１００）ＳＯＩ基板上に作製する、＜１１０＞チャネルのＮＭＯＳＦＥＴのみを正方形或いは長方形のダイヤフラム上に配置し、そのチャネル方向がダイヤグラムの辺に垂直または平行で統一されるように配置して形成したＣＭＯＳリングオシレータの平面図である。図２０はそのＡ−Ａ’断面図である。図１９と図２０では、ＮＭＯＳＦＥＴのチャネル方向をダイヤフラム１２−５の辺（例えば図１９の辺ａ、以下図１９及び図２０の説明において同様）に垂直または平行で統一するように配置して形成したＣＭＯＳリングオシレータの出力端子３−７、ＣＭＯＳリングオシレータの簡略回路図４−７を含む。
【００５２】
図２０では、支持基板１１上の埋め込み酸化膜１０、酸化膜１０上のトップＳｉ層９を含み、下側に支持基板１１が無い中央領域の埋め込み酸化膜１０及びトップＳｉ層９が正方形或いは長方形のダイヤフラム１２−５を構成している。図２０では、さらにＰＭＯＳＦＥＴのソース・ドレイン領域５−１、ＮＭＯＳＦＥＴのソース・ドレイン領域５−２、ダイヤフラム１２−５の辺に垂直または平行なＰＭＯＳＦＥＴのチャネル領域６−１、ＮＭＯＳＦＥＴのチャネル領域６−２、ゲート電極７、ゲート絶縁膜８を含む。
【００５３】
圧力によるダイヤフラムの変形の様子は、図１１と図１２に示す模式図と同じである。第５実施形態の圧力センサの動作原理は下記のとおりである。
【００５４】
圧力が印加されていない図２０において、ダイヤフラム１２−５上のＮＭＯＳＦＥＴの＜１１０＞チャネル６−２は、外部圧力印加による応力を受けないことになる。この場合、図１９に示すＣＭＯＳリングオシレータの出力端子３−７より発振周波数ｆ０を測定することができる。
【００５５】
基板裏面から正圧が印加された場合、ダイヤフラム１２−５は基板表面側に向けて膨らむように変形され、ダイヤフラム１２−５上のＮＭＯＳＦＥＴの＜１１０＞チャネル６−２は圧縮応力を受けることになる。この場合、その圧縮応力の方向は、チャネル６−２方向と平行で、ピエゾ抵抗効果により、チャネル６−２のＮＭＯＳＦＥＴの駆動電流は減少する。従って、図１９に示すＣＭＯＳリングオシレータの出力端子３−７より測定した発振周波数ｆ１は圧力が印加されていない場合の発振周波数ｆ０より小さい（ｆ１＜ｆ０）。
【００５６】
基板裏面から負圧が印加された場合、ダイヤフラム１２−５は基板裏面側に向けて膨らむように変形され、ダイヤフラム１２−５上のＮＭＯＳＦＥＴの＜１１０＞チャネル６−２は引張応力を受けることになる。この場合、その引張応力の方向は、チャネル６−２方向と平行で、ピエゾ抵抗効果により、チャネル６−２のＮＭＯＳＦＥＴの駆動電流は増加する。従って、図１９に示すＣＭＯＳリングオシレータの出力端子３−７より測定した発振周波数ｆ２は圧力が印加されていない場合の発振周波数ｆ０より大きい（ｆ２＞ｆ０）。
【００５７】
このように、チャネル方向が同じであるＮＭＯＳＦＥＴのみをダイヤフラム上に配置することで、圧力による駆動電流変化を十分に活用でき、大きなＣＭＯＳリングオシレータの発振周波数の変化が観測できるようになる。つまり、その圧力センサとしての感度が高くなる。
【００５８】
（第６実施形態）
図２１と図２２に本発明の第６実施形態の圧力センサを示す。図２１は本発明の第６実施形態の圧力センサを構成する、（１００）ＳＯＩ基板上に作製する、＜１１０＞方向チャネルの４個のＮＭＯＳＦＥＴ領域のみを円形ダイヤフラム上（図２１の円周ｂの近く）に配置し、＜１１０＞方向チャネルの１個のＮＭＯＳＦＥＴと５個のＰＭＯＳＦＥＴはダイヤフラムの外側に配置して５段のＣＭＯＳリングオシレータの平面図である。図２２はそのＡ−Ａ’断面図である。ここでは、ダイヤフラム上のＮＭＯＳＦＥＴのチャネル方向は、円形ダイヤフラム１２−６の円心方向に平行である場合について説明するが、垂直の場合も同様に可能である。
【００５９】
図２１では、ＣＭＯＳリングオシレータの出力端子３−８、ＣＭＯＳリングオシレータの回路図４−８を含む。図２２では、支持基板１１上の埋め込み酸化膜１０、酸化膜１０上のトップＳｉ層９を含み、下側に支持基板１１が無い中央領域の埋め込み酸化膜１０及びトップＳｉ層９が円形のダイヤフラム１２−６を構成している。図２２では、さらにＰＭＯＳＦＥＴのソース・ドレイン領域５−１、ＮＭＯＳＦＥＴのソース・ドレイン領域５−２、ＰＭＯＳＦＥＴのチャネル領域６−１、ＮＭＯＳＦＥＴのチャネル領域６−２、ゲート電極７、ゲート絶縁膜８を含む。
【００６０】
圧力によるダイヤフラムの変形の様子は、図１１と図１２に示す模式図と同じである。第６実施形態の圧力センサの動作原理は下記のとおりである。
【００６１】
圧力が印加されていない図２２において、ダイヤフラム１２−６上の４個のＮＭＯＳＦＥＴの＜１１０＞チャネル６−２は、外部圧力印加による応力を受けないことになる。この場合、図２１に示す５段のＣＭＯＳリングオシレータの出力端子３−８より発振周波数ｆ０を測定することができる。
【００６２】
基板裏面から正圧が印加された場合、ダイヤフラム１２−６は基板表面側に向けて膨らむように変形され、ダイヤフラム１２−６上の４個のＮＭＯＳＦＥＴの＜１１０＞チャネル６−２は圧縮応力を受けることになる。この場合、その圧縮応力の方向は、チャネル６−２方向と平行で、ピエゾ抵抗効果により、チャネル６−２のＮＭＯＳＦＥＴの駆動電流は減少する。従って、図２１に示す５段のＣＭＯＳリングオシレータの出力端子３−８より測定した発振周波数ｆ１は、圧力が印加されていない場合の発振周波数ｆ０より小さい（ｆ１＜ｆ０）。
【００６３】
基板裏面から負圧が印加された場合、ダイヤフラム１２−６は基板裏面側に向けて膨らむように変形され、ダイヤフラム１２−６上の４個のＮＭＯＳＦＥＴの＜１１０＞チャネル６−２は引張応力を受けることになる。この場合、その引張応力の方向は、チャネル６−２方向と平行で、ピエゾ抵抗効果により、チャネル６−２のＮＭＯＳＦＥＴの駆動電流は増加する。従って、図２１に示す５段のＣＭＯＳリングオシレータの出力端子３−８より測定した発振周波数ｆ２は、圧力が印加されていない場合の発振周波数ｆ０より大きい（ｆ２＞ｆ０）。
【００６４】
このように、チャネル方向が同じである４個のＮＭＯＳＦＥＴのみを円形ダイヤフラム上に配置して形成した５段のＣＭＯＳリングオシレータの発振周波数の圧力依存を測定することで、圧力がセンシングでき圧力センサとして機能する。また、この実施形態の特徴としては、ダイヤフラム上に４個のＮＭＯＳＦＥＴのみを配置するので、面積の小さなダイヤフラムを用いることが可能である。つまり圧力センサデバイスの微細化が可能である。
【００６５】
（第７実施形態）
図２３と図２４に本発明の第７実施形態の圧力センサを示す。図２３は本発明の第７実施形態の圧力センサを構成する、（１００）ＳＯＩ基板上に作製する、＜１１０＞チャネルのＮＭＯＳＦＥＴのみ及びＰＭＯＳＦＥＴのみを正方形或いは長方形のダイヤフラム上に配置し、そのチャネル方向がダイヤグラムの辺に垂直になるように配置して形成したＣＭＯＳリングオシレータと、そのチャネル方向がダイヤグラムの辺に平行になるように配置して形成したＣＭＯＳリングオシレータの平面図である。図２４はそのＡ−Ａ’断面図である。図２３、図２４では、ＰＭＯＳＦＥＴのチャネル方向をダイヤフラム１２−７の辺（例えば図２３の辺ａ、以下図２３及び図２４の説明において同様）に垂直に配置して形成したＣＭＯＳリングオシレータの出力端子３−９、そのＣＭＯＳリングオシレータの簡略回路図４−９、ＮＭＯＳＦＥＴのチャネル方向をダイヤフラム１２−７の辺に平行に配置して形成したＣＭＯＳリングオシレータの出力端子３−１０、及びそのＣＭＯＳリングオシレータの簡略回路図４−１０を含む。
【００６６】
図２４では、支持基板１１上の埋め込み酸化膜１０、酸化膜１０上のトップＳｉ層９を含み、下側に支持基板１１が無い中央領域の埋め込み酸化膜１０及びトップＳｉ層９が正方形或いは長方形のダイヤフラム１２−７を構成している。図２４では、さらにＰＭＯＳＦＥＴのソース・ドレイン領域５−１、ＮＭＯＳＦＥＴのソース・ドレイン領域５−２、ダイヤフラム１２−７の辺に垂直なＰＭＯＳＦＥＴのチャネル領域６−１、ダイヤフラムの辺に垂直なＮＭＯＳＦＥＴのチャネル領域６−２、ゲート電極７、ゲート絶縁膜８を含む。
【００６７】
圧力によるダイヤフラムの変形の様子は、図１１と図１２に示す模式図と同じである。第４実施形態の圧力センサの動作原理は下記のとおりである。
【００６８】
外部圧力が印加されていない場合、ダイヤフラム１２−７上のＰＭＯＳＦＥＴの＜１１０＞チャネル６−１とＮＭＯＳＦＥＴの＜１１０＞チャネル６−２は応力を受けないことになる。この場合、図２３に示す２個のＣＭＯＳリングオシレータの出力端子３−９と３−１０より発振周波数ｆ０１とｆ０２を測定することができる。
【００６９】
基板裏面から正圧が印加された場合、ダイヤフラム１２−７は基板表面側に向けて膨らむように変形され、ダイヤフラム１２−７上のＰＭＯＳＦＥＴの＜１１０＞チャネル６−１とＮＭＯＳＦＥＴの＜１１０＞チャネル６−２は圧縮応力を受けることなる。この場合、その圧縮応力の方向は、チャネル６−１方向とチャネル６−２方向に共に平行で、ピエゾ抵抗効果により、チャネル６−１のＰＭＯＳＦＥＴの駆動電流は増加し、チャネル６−２のＮＭＯＳＦＥＴの駆動電流は減少する。従って、図２３に示すチャネル６−１のＰＭＯＳＦＥＴで構成したＣＭＯＳリングオシレータの出力端子３−９より測定した発振周波数ｆ１１は、チャネル６−２のＮＭＯＳＦＥＴで構成したＣＭＯＳリングオシレータの出力端子３−１０より測定した発振周波数ｆ１２より大きい（ｆ１１＞ｆ１２）。
【００７０】
基板裏面から負圧が印加された場合、ダイヤフラム１２−７は基板裏面側に向けて膨らむように変形され、ダイヤフラム１２−７上のＰＭＯＳＦＥＴの＜１１０＞チャネル６−１とＮＭＯＳＦＥＴの＜１１０＞チャネル６−２は引っ張り応力を受けることになる。この場合、その引張応力の方向は、チャネル６−１方向とチャネル６−２方向に共に平行で、ピエゾ抵抗効果により、チャネル６−１のＰＭＯＳＦＥＴの駆動電流は減少し、チャネル６−２のＮＭＯＳＦＥＴの駆動電流は増加する。従って、図２３に示すチャネル６−１のＰＭＯＳＦＥＴで構成したＣＭＯＳリングオシレータの出力端子３−９より測定した発振周波数ｆ２１は、チャネル６−２のＮＭＯＳＦＥＴで構成したＣＭＯＳリングオシレータの出力端子３−１０より測定した発振周波数ｆ２２より小さい（ｆ２１＜ｆ２２）。
【００７１】
このように、同じダイヤフラム上に、同じチャネル方向のＰＭＯＳＦＥＴとＮＭＯＳＦＥＴを配置してＣＭＯＳリングオシレータ２個を形成することによって、ピエゾ抵抗効果によるＰＭＯＳＦＥＴとＮＭＯＳＦＥＴ駆動電流の相補変化を最大限に活かすことで、それぞれのＣＭＯＳリングオシレータの発振周波数の圧力依存性が強くなる。つまり、その圧力センサとしての感度が向上する。
【００７２】
上記のように、同じダイヤフラム上に、同じチャネル方向のＰＭＯＳＦＥＴとＮＭＯＳＦＥＴを配置して構成したＣＭＯＳリングオシレータ２個で測定した発振周波数の比（例えば上記した発振周波数を用いた比：ｆ１１／ｆ１２、ｆ２１／ｆ２２）をセンシング信号として用いることにより、環境温度による発振周波数の変化がキャンセルされることになり、耐環境温度性能向上が可能となる。
【００７３】
上記の例はチャネル方向が正方形或いは長方形のダイヤフラム１２−７の辺に垂直な場合であるが、回路構成は同じで、チャネル方向のみを正方形或いは長方形のダイヤフラム１２−７の辺に平行に配置することで、同様な圧力センサが実現可能である。
【００７４】
（第８実施形態）
図２５と図２６に本発明の第８実施形態の加速度センサを示す。図２５は本発明の第８実施形態の加速度センサを構成する、（１００）ＳＯＩ基板上に作製する、＜１１０＞チャネルＰＭＯＳＦＥＴを、先端に錘を持つ片持ち梁上に配置し、そのチャネル方向が片持ち梁の長さ方向に平行になるように配置したＣＭＯＳリングオシレータの平面図である。図２６はそのＡ−Ａ’断面図である。図２５と図２６では、ＣＭＯＳリングオシレータの出力端子３−１１、そのＣＭＯＳリングオシレータの簡略回路図４−１１、先端に錘１５を持つ片持ち梁１４を含む。
【００７５】
図２６では、ＰＭＯＳＦＥＴのソース・ドレイン領域５−１、ＮＭＯＳＦＥＴのソース・ドレイン領域５−２、ＰＭＯＳＦＥＴのチャネル領域６−１、ＮＭＯＳＦＥＴのチャネル領域６−２、ゲート電極７、ゲート絶縁膜８、トップＳｉ層９、埋め込み酸化膜１０、支持基板１１、ＳＯＩウエハ或いはバルクＳｉウエハ１３、片持ち梁１４、錘１５を含む。ここで、片持ち梁１４は埋め込み酸化膜１０とトップＳｉ層９で構成されているが、埋め込み酸化膜１０をエッチングして、トップＳｉ層９のみで構成することも可能である。また、（１００）面方位のバルクＳｉ基板を用いた場合には、片持ち梁１４はＳｉ層のみとなる。
【００７６】
加速度がない図２６において、片持ち梁１４の端部に配置されたＰＭＯＳＦＥＴの＜１１０＞チャネル６−１は応力を受けないことになる。この場合、図２５に示すＣＭＯＳリングオシレータの出力端子３−１１より発振周波数ｆ０を測定することができる。
【００７７】
図２７に示すように、上向の加速度が印加された場合、片持ち梁１４は基板表面方向に撓み、その端部に配置されたＰＭＯＳＦＥＴの＜１１０＞チャネル６−１は圧縮応力を受けることにある。この場合、その圧縮応力の方向は、チャネル６−１方向に平行で、ピエゾ抵抗効果により、チャネル６−１のＰＭＯＳＦＥＴの駆動電流は増加する。従って、図２５に示すＣＭＯＳリングオシレータの出力端子３−１１より測定した発振周波数ｆ１は、加速度がない場合の発振周波数ｆ０より大きい（ｆ１＞ｆ０）。
【００７８】
図２８に示すように、下向の加速度が印加された場合、片持ち梁１４は基板裏面方向に撓み、その端部に配置されたＰＭＯＳＦＥＴの＜１１０＞チャネル６−１は引張応力を受けることにある。この場合、その引張応力の方向は、チャネル６−１方向に平行で、ピエゾ抵抗効果により、チャネル６−１のＰＭＯＳＦＥＴの駆動電流は減少する。従って、図２５に示すＣＭＯＳリングオシレータの出力端子３−１１より測定した発振周波数ｆ２は、加速度がない場合の発振周波数ｆ０より小さい（ｆ２＜ｆ０）。
【００７９】
このように、先端に錘を持つ片持ち梁の端部に、＜１１０＞チャネル方向のＰＭＯＳＦＥＴを配置して形成したＣＭＯＳリングオシレータの発振周波数の加速度依存性を計測することで、１軸の加速度センサが実現できる。
【００８０】
ＰＭＯＳＦＥＴの代わりに、＜１１０＞チャネル方向のＮＭＯＳＦＥＴを、先端に錘を持つ片持ち梁の端部に配置してＣＭＯＳリングオシレータを構成した場合も、同様に加速度センサが実現できる。また、同じ寸法の先端に錘を持つ片持ち梁を２個用意して、１個目の端部には＜１１０＞チャネル方向のＰＭＯＳＦＥＴを配置してＣＭＯＳリングオシレータを形成し、２個目の端部には＜１１０＞チャネル方向のＮＭＯＳＦＥＴを配置してＣＭＯＳリングオシレータを形成して、その２個のＣＭＯＳリングオシレータの発振周波数の比をセンシングすることで、加速度センサの耐環境温度性能向上が実現できる。
【産業上の利用可能性】
【００８１】
本発明のＣＭＯＳリングオシレータを含む圧力センサ、加速度センサは、小型で高感度かつ高信頼性なセンサとして産業上幅広く利用することができる。
【符号の説明】
【００８２】
１  ＰＭＯＳＦＥＴ
２  ＮＭＯＳＦＥＴ
３、３−１、３−２、３−３、３−４、３−５、３−６、３−７、３−８、３−９、３−１０、３−１１  ＣＭＯＳリングオシレータの出力端子
４  ＣＭＯＳリングオシレータの等価回路図
４−１、４−２、４−３、４−５、４−６、４−７、４−９、４−１０、４−１１  ＣＭＯＳリングオシレータの簡略回路図
４−４、４−８  ５段のＣＭＯＳリングオシレータの回路図
５−１  ＰＭＯＳＦＥＴのソース・ドレイン領域
５−２  ＮＭＯＳＦＥＴのソース・ドレイン領域
６−１、６−１１  ＰＭＯＳＦＥＴのチャネル領域
６−２、６−２２  ＮＭＯＳＦＥＴのチャネル領域
７  ゲート電極
８  ゲート絶縁膜
９  トップＳｉ層
１０  埋め込み酸化膜
１１  支持基板
１２−１、１２−２、１２−４、１２−５、１２−７  正方形或いは長方形ダイヤフラム
１２−３、１２−６  円形ダイヤフラム
１３  （１００）面方位のＳＯＩウエハ或いはバルクＳｉウエハ
１４  片持ち梁
１５  錘
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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