(57)【要約】【課題】表示画面内の配線ピッチを均一としつつ、表示画面内で実質的な解像度が部分的に異なる表示装置を提供する。【解決手段】マトリクス状に配置された複数の画素を有する画素領域と、前記複数の画素に接続される複数の配線であって、第１の方向に延伸するゲート線群と第２の方向に延伸するソース線群とを含む、複数の配線と、前記ゲート線群を駆動するゲートドライバと、前記ソース線群を駆動するソースドライバとを含む駆動部とを備えた表示装置である。この表示装置において、前記複数の画素が均一な大きさを有し、前記画素領域が、前記第１の方向および前記第２の方向の少なくとも一方において、隣接するｍ（ｍは２以上の自然数）個の画素が常時同一階調を表示する低解像度領域を有する。【選択図】図１
2019074593.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の画素を有する画素領域と、
前記複数の画素に接続される複数の配線であって、第１の方向に延伸するゲート線群と第２の方向に延伸するソース線群とを含む、複数の配線と、
前記ゲート線群を駆動するゲートドライバと、前記ソース線群を駆動するソースドライバとを含む駆動部とを備え、
前記複数の画素が均一な大きさを有し、
前記画素領域が、前記第１の方向および前記第２の方向の少なくとも一方において、隣接するｍ（ｍは２以上の自然数）個の画素が常時同一階調を表示する低解像度領域を有する、表示装置。
【請求項２】
前記低解像度領域において、前記ゲート線群および前記ソース線群の少なくとも一方において、ｍ本の配線が前記駆動部の１つの端子に接続されている、請求項１に記載の表示装置。
【請求項３】
前記低解像度領域において、ｍ本のゲート線が前記駆動部の１つの端子に接続された領域を含み、
前記ｍ本のゲート線が接続された端子に前記ゲートドライバが選択信号を出力する期間の長さが、１本のゲート線が接続された端子に前記ゲートドライバが選択信号を出力する期間の長さのｍ倍である、請求項２に記載の表示装置。
【請求項４】
前記複数の画素が、複数色に対応し、
前記低解像度領域において、少なくとも前記第２の配線群において、同じ色の画素に接続されたｍ本の配線が、前記駆動部の１つの端子に接続されている、請求項２または３に記載の表示装置。
【請求項５】
前記複数の画素が、ｎ色（ｎは３以上の自然数）に対応し、
前記高解像度領域において、前記ｎ色の画素が、前記ゲート線の延伸方向に沿って、周期的に配置され、
前記低解像度領域において、前記ｎ色の画素が、前記ゲート線の延伸方向に沿って、ｍ画素ずつ周期的に配置されている、請求項４に記載の表示装置。
【請求項６】
前記低解像度領域が、ｍ本のソース線が前記駆動部の１つの端子に接続され、かつ、１本のゲート線が前記駆動部の１つの端子に接続された領域を含み、
当該領域において、隣接する２本以上のゲート線に接続された画素が互いに接続されている、請求項２から５のいずれか一項に記載の表示装置。
【請求項７】
前記複数の画素が、ｎ色（ｎは３以上の自然数）に対応し、
前記ｎ色の画素が、前記ソース線の延伸方向に沿って、周期的に配置され、
前記低解像度領域が、ｍ本のソース線が前記駆動部の１つの端子に接続された領域を含む、請求項１から４のいずれか一項に記載の表示装置。
【請求項８】
前記ゲート線および前記ソース線に接続され、前記画素を駆動するスイッチング素子をさらに備え、
前記低解像度領域において、前記ゲート線の延伸方向に沿って隣接するｍ個の画素が、互いに接続され、かつ、１つのスイッチング素子によって駆動される、請求項１に記載の表示装置。
【請求項９】
前記ｍ個の画素の間に、前記ソース線と平行に形成され、前記駆動部には接続されないダミー配線が設けられた、請求項８に記載の表示装置。
【請求項１０】
前記ソースドライバが、出力能力が異なる複数のドライバ回路を含み、前記複数のドライバ回路のうち、前記低解像度領域の画素を駆動するドライバ回路が、他のドライバ回路よりも出力能力が高い、請求項１から９のいずれか一項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、表示画面において実質的な解像度が部分的に異なる表示装置に関する。
【背景技術】
【０００２】
近年、ＡＲ（Ａｕｇｍｅｎｔｅｄ  Ｒｅａｌｉｔｙ）やＶＲ（Ｖｉｒｔｕａｌ  Ｒｅａｌｉｔｙ）の進展に伴い、ヘッドマウントディスプレイの技術革新も進んでいる。ヘッドマウントディスプレイを使用するコンテンツでは、ユーザの動きや視野の変化に連動して画像を変更する必要があり、ディスプレイに供給するデータを準備するための演算量が非常に大きい。また、ヘッドマウントディスプレイの高精細化に伴い、画素数は増加する傾向にある。さらに、広視野角を追求するために大画面化が進むことによっても、画素数は増加する。このようにヘッドマウントディスプレイの画素数が多くなると、必要とされるデータの転送レートや演算量が飛躍的に大きくなるという課題が発生する。
【０００３】
この課題を解決するための従来の構成として、例えば、表示画面の周辺部における画素配置のピッチを、中央部におけるピッチよりも大きくした表示装置が、特許文献１に開示されている。また、表示画面の周辺部における画素配置の密度を、中央部における密度よりも小さくした表示装置が、特許文献２に開示されている。
【０００４】
これらの構成によれば、表示画面において、中央部よりも周辺部における解像度を下げることにより、視野中心（中央部）における精細度を維持しつつ、全体の画素数を低減させて、データ量を削減することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−２８２２４５号公報
【特許文献２】特許第２７９５７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の構成では、表示画面内において、形成される画素電極の大きさや配線のピッチ等が均一ではない。このため、製造時のプロセス条件の制御が複雑となり、製造効率や良品率等の低下が懸念される。
【０００７】
以下の開示は、このような課題を鑑み、表示画面内の配線ピッチを均一としつつ、表示画面内で実質的な解像度が部分的に異なる表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を達成するために、一実施形態における表示装置は、マトリクス状に配置された複数の画素を有する画素領域と、前記複数の画素に接続される複数の配線であって、第１の方向に延伸するゲート線群と第２の方向に延伸するソース線群とを含む、複数の配線と、前記ゲート線群を駆動するゲートドライバと、前記ソース線群を駆動するソースドライバとを含む駆動部とを備え、前記複数の画素が均一な大きさを有し、前記画素領域が、前記第１の方向および前記第２の方向の少なくとも一方において、隣接するｍ（ｍは２以上の自然数）個の画素が常時同一階調を表示する低解像度領域を有する。
【発明の効果】
【０００９】
上記の構成によれば、表示画面内の配線ピッチを均一としつつ、表示画面内で実質的な解像度が部分的に異なる表示装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１実施形態における表示装置の概略構成を示す模式図である。
【図２】図２は、第１実施形態における表示装置の画素配置を示す模式図である。
【図３Ａ】図３Ａは、第２実施形態における表示装置において、高解像度領域の構成を拡大して示す模式図である。
【図３Ｂ】図３Ｂは、第２実施形態における表示装置において、低解像度領域の構成を拡大して示す模式図である。
【図３Ｃ】図３Ｃは、第２実施形態における表示装置において、低解像度領域の構成を拡大して示す模式図である。
【図３Ｄ】図３Ｄは、第２実施形態における表示装置において、低解像度領域の構成を拡大して示す模式図である。
【図４Ａ】図４Ａは、第３実施形態における表示装置において、高解像度領域の構成を拡大して示す模式図である。
【図４Ｂ】図４Ｂは、第３実施形態における表示装置において、低解像度領域の構成を拡大して示す模式図である。
【図４Ｃ】図４Ｃは、第３実施形態における表示装置において、低解像度領域の構成を拡大して示す模式図である。
【図４Ｄ】図４Ｄは、第３実施形態における表示装置において、低解像度領域の構成を拡大して示す模式図である。
【図５Ａ】図５Ａは、第３実施形態における表示装置の断面構造の一例を示す断面図である。
【図５Ｂ】図５Ｂは、第３実施形態における表示装置の断面構造の他の例を示す断面図である。
【図６Ａ】図６Ａは、第４実施形態における表示装置において、高解像度領域の構成を拡大して示す模式図である。
【図６Ｂ】図６Ｂは、第４実施形態における表示装置において、低解像度領域の構成を拡大して示す模式図である。
【図６Ｃ】図６Ｃは、第４実施形態における表示装置において、低解像度領域の構成を拡大して示す模式図である。
【図６Ｄ】図６Ｄは、第４実施形態における表示装置において、低解像度領域の構成を拡大して示す模式図である。
【図７Ａ】図７Ａは、第５実施形態における表示装置において、高解像度領域の構成を拡大して示す模式図である。
【図７Ｂ】図７Ｂは、第５実施形態における表示装置において、低解像度領域の構成を拡大して示す模式図である。
【図７Ｃ】図７Ｃは、第５実施形態における表示装置において、低解像度領域の構成を拡大して示す模式図である。
【図７Ｄ】図７Ｄは、第５実施形態における表示装置において、低解像度領域の構成を拡大して示す模式図である。
【図８Ａ】図８Ａは、第６実施形態における表示装置において、高解像度領域の構成を拡大して示す模式図である。
【図８Ｂ】図８Ｂは、第６実施形態における表示装置において、低解像度領域の構成を拡大して示す模式図である。
【図８Ｃ】図８Ｃは、第６実施形態における表示装置において、低解像度領域の構成を拡大して示す模式図である。
【図８Ｄ】図８Ｄは、第６実施形態における表示装置において、低解像度領域の構成を拡大して示す模式図である。
【図９】図９は、第７実施形態における表示装置の概略構成を示す模式図である。
【発明を実施するための形態】
【００１１】
本発明の第１の構成にかかる表示装置は、
マトリクス状に配置された複数の画素を有する画素領域と、
前記複数の画素に接続される複数の配線であって、第１の方向に延伸するゲート線群と第２の方向に延伸するソース線群とを含む、複数の配線と、
前記ゲート線群を駆動するゲートドライバと、前記ソース線群を駆動するソースドライバとを含む駆動部とを備え、
前記複数の画素が均一な大きさを有し、
前記画素領域が、前記第１の方向および前記第２の方向の少なくとも一方において、隣接するｍ（ｍは２以上の自然数）個の画素が常時同一階調を表示する低解像度領域を有する。
【００１２】
上記の第１の構成によれば、画素領域の複数の画素が均一な大きさを有するが、前記画素領域は、前記第１の方向および前記第２の方向の少なくとも一方において、隣接するｍ（ｍは２以上の自然数）個の画素が常時同一階調を表示する低解像度領域を有する。すなわち、低解像度領域とは、第１の方向および前記第２の方向の少なくとも一方において隣接するｍ個の画素が常時同一階調を表示することにより、第１の方向および前記第２の方向の少なくとも一方において、人間の眼には、実質的な解像度が１／ｍに見える領域である。なお、ここでの「低解像度領域」とは、実際の画素数と同等の解像度を示す領域に対して相対的に解像度が低い領域であることを意味する。このように、画素領域の一部に低解像度領域を有することにより、画素領域の全画素数よりもデータ量を削減することができる。また、画素領域内の複数の画素は均一な大きさであるため、画素電極の大きさや配線のピッチ等が均一ではない従来の構成と比較して、製造時のプロセス条件の制御が複雑となることがなく、製造効率や良品率等の低下の懸念もない、という利点がある。
【００１３】
第２の構成にかかる表示装置は、前記第１の構成においてさらに、
前記低解像度領域において、前記ゲート線群および前記ソース線群の少なくとも一方において、ｍ本の配線が前記駆動部の１つの端子に接続されている。
【００１４】
この第２の構成によれば、低解像度領域では、ゲート線群のｍ本の配線がゲートドライバの１つの端子に接続され、または、ソース線群のｍ本の配線がソースドライバの１つの端子に接続されている。これにより、低解像度領域においては、ソース線の延伸方向またはゲート線の延伸方向における実質的な解像度を１／ｍに低減することができる。この結果、実際の画素数よりもデータ量を削減することができる。
【００１５】
第３の構成にかかる表示装置は、前記第２の構成においてさらに、
前記低解像度領域が、ｍ本のゲート線が前記駆動部の１つの端子に接続された領域を含み、
前記ｍ本のゲート線が接続された端子に前記ゲートドライバが選択信号を出力する期間の長さが、１本のゲート線が接続された端子に前記ゲートドライバが選択信号を出力する期間の長さのｍ倍である。
【００１６】
この第３の構成によれば、低解像度領域において実質的な画素数を１／ｍに低減することができる。また、ゲートドライバの１つの端子に接続されたｍ本のゲート線には同時に選択信号が印加されるが、その選択期間の長さを通常のｍ倍の長さとすることにより、これらｍ本のゲート線に接続された画素の充電期間を十分に長くすることができる。これにより、画素の充電不足を防止し、目的とする階調の表示を確実に行うことができる。
【００１７】
第４の構成にかかる表示装置は、前記第２または第３の構成においてさらに、
前記複数の画素が、複数色に対応し、
前記低解像度領域において、少なくとも前記第２の配線群において、同じ色の画素に接続されたｍ本の配線が、前記駆動部の１つの端子に接続されている。
【００１８】
この構成によれば、複数色の画素を有する表示装置においても、低解像度領域における実質的な画素数を１／ｍに低減することができる。
【００１９】
第５の構成にかかる表示装置は、前記第４の構成においてさらに、
前記複数の画素が、ｎ色（ｎは３以上の自然数）に対応し、
前記高解像度領域において、前記ｎ色の画素が、前記ゲート線の延伸方向に沿って、周期的に配置され、
前記低解像度領域において、前記ｎ色の画素が、前記ゲート線の延伸方向に沿って、ｍ画素ずつ周期的に配置されている。
【００２０】
この構成によれば、低解像度領域において、ｎ色の画素が、前記ゲート線の延伸方向に沿って、ｍ画素ずつ周期的に配置されていることにより、ゲート線の延伸方向に沿って隣接するｍ個の画素（すなわち同色の画素）に接続されるソース線を、ソースドライバの１つの端子に接続することができる。これにより、低解像度領域においてソース線同士が交差することがないので、ソース線間のカップリングを防止できる。この結果、低解像度領域における表示品位の低下を防止することができる。
【００２１】
第６の構成にかかる表示装置は、前記第２から第５の構成のいずれかにおいてさらに、
前記低解像度領域が、ｍ本のソース線が前記駆動部の１つの端子に接続され、かつ、１本のゲート線が前記駆動部の１つの端子に接続された領域を含み、
当該領域において、隣接する２本以上のゲート線に接続された画素が互いに接続されている。
【００２２】
この構成によれば、低解像度領域内で、ｍ本のソース線が前記駆動部の１つの端子に接続され、かつ、１本のゲート線が前記駆動部の１つの端子に接続された領域において、隣接する２本以上のゲート線に接続された画素を互いに接続することにより、この領域の画素は、実質２水平期間をかけて充電されることとなる。これにより、この領域における画素の充電を十分に行うことができ、表示品位の低下を防止することがえきる。
【００２３】
第７の構成にかかる表示装置は、前記第１から第４のいずれかの構成においてさらに、
前記複数の画素が、ｎ色（ｎは３以上の自然数）に対応し、
前記ｎ色の画素が、前記ソース線の延伸方向に沿って、周期的に配置され、
前記低解像度領域が、ｍ本のソース線が前記駆動部の１つの端子に接続された領域を含む。
【００２４】
この構成によれば、低解像度領域においてソース線同士が交差することがないので、ソース線間のカップリングを防止できる。この結果、低解像度領域における表示品位の低下を防止することができる。
【００２５】
第８の構成にかかる表示装置は、前記第１の構成においてさらに、
前記ゲート線および前記ソース線に接続され、前記画素を駆動するスイッチング素子をさらに備え、
前記低解像度領域において、前記ゲート線の延伸方向に沿って隣接するｍ個の画素が、互いに接続され、かつ、１つのスイッチング素子によって駆動される。
【００２６】
この構成によれば、ゲート線の延伸方向における低解像度領域の実質的な解像度を１／ｍとすることができる。また、当該低解像度領域におけるソース線の本数も１／ｍに削減することができる。これにより、ソースドライバの負荷を軽減することができ、低解像度領域の表示品位を向上させることができる。
【００２７】
第９の構成にかかる表示装置は、前記第８の構成においてさらに、
前記ｍ個の画素の間に、前記ソース線と平行に形成され、前記駆動部には接続されないダミー配線が設けられている。
【００２８】
この構成によれば、低解像度領域において、ソース線がない箇所にダミー配線が設けられることにより、スクリーンドアエフェクトを抑制できる。また、ダミー配線をソース線と同じ材料で同じ工程で形成すれば、画素領域内の製造プロセス条件を均一化することができるという利点もある。
【００２９】
第１０の構成にかかる表示装置は、第１から第９のいずれかの構成においてさらに、
前記ソースドライバが、出力能力が異なる複数のドライバ回路を含み、前記複数のドライバ回路のうち、前記低解像度領域の画素を駆動するドライバ回路が、他のドライバ回路よりも出力能力が高い。
【００３０】
この構成によれば、低解像度領域では、駆動すべき画素の数が実質的には多いことによってドライバの負荷が高くなるので、低解像度領域の画素を駆動するドライバ回路の出力能力を、他のドライバ回路の出力能力よりも高く設定することにより、負荷の増大を補償することができる。これにより、低解像度領域における表示品位を向上させることが可能となる。
【００３１】
［具体的な実施形態］
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一または相当部分には同一符号を付してその説明は繰り返さない。なお、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。
【００３２】
［第１実施形態］
図１は、本実施形態における表示装置の概略構成を示す模式図である。表示装置１は、例えば液晶ディスプレイにより構成することができる。また、表示装置１は、ヘッドマウントディスプレイとして実施することができる。
【００３３】
図１に示すように、表示装置１は、Ｍ本のゲート線Ｇ１〜ＧＭと、Ｎ本のソース線Ｓ１〜ＳＮとを備えている。ゲート線Ｇ１〜ＧＭは、互いに平行に、かつ、等間隔に配置されている。ソース線Ｓ１〜ＳＮは、互いに平行に、かつ、等間隔に配置されている。以降、ゲート線を互いに区別せずに表す場合は、「ゲート線Ｇ」のように表記する。ソース線Ｓについても同様とする。ゲート線Ｇとソース線Ｓとは、互いに直交するように配置されている。
【００３４】
表示装置１は、ゲート線Ｇを駆動するゲートドライバ１２と、ソース線Ｓへデータ信号を供給するソースドライバ１１とを備えている。ゲートドライバ１２は、ゲート線Ｇ１〜ＧＭを所定の順序で選択し、選択信号を印加する。ソースドライバ１１は、選択信号が印加されているゲート線Ｇに接続されている画素への書き込みを行う。すなわち、ソースドライバ１１は、画素に表示させる階調に応じたデータ信号を、ソース線Ｓへ供給する。
【００３５】
ゲート線Ｇとソース線Ｓとの交点付近には、画素電極Ｐが形成されている。画素電極Ｐは、ＴＦＴ等のスイッチング素子（図示せず）を介してゲート線Ｇおよびソース線Ｓに接続される。以下では、ゲート線Ｇｍとソース線Ｓｎとに接続された画素電極Ｐを、Ｐ（ｍ、ｎ）と表記する。画素電極Ｐは、均一な大きさに形成されている。
【００３６】
図１に示すように、表示装置１においては、ゲート線Ｇ１およびゲート線Ｇ２は、ゲートドライバ１２の同一の端子に接続されている。ゲート線Ｇ３・Ｇ４、ゲート線ＧＭ−３・ＧＭ−２、および、ゲート線ＧＭ−１・ＧＭについても同様である。ゲート線Ｇ５〜ＧＭ−４は、ゲートドライバ１２の端子に１本ずつ接続されている。このように、ゲートドライバ１２の同一の端子に接続されている２本のゲート線のペアを、以下では「ペアゲート線」と称する。
【００３７】
また、ソース線Ｓ１およびソース線Ｓ２は、ソースドライバ１１の同一の端子に接続されている。ソース線Ｓ３・Ｓ４、ソース線ＳＮ−３・ＳＮ−２、および、ソース線ＳＮ−１・ＳＮについても同様である。ソース線Ｓ５〜ＳＮ−４は、ソースドライバ１１の端子に１本ずつ接続されている。このように、ソースドライバ１１の同一の端子に接続されている２本のソース線のペアを、以下では「ペアソース線」と称する。
【００３８】
ペアゲート線Ｇ１・Ｇ２は、ゲートドライバ１２によって同時に選択され、選択信号が同時に印加される。ペアゲート線Ｇ３・Ｇ４、ペアゲート線ＧＭ−３・ＧＭ−２、および、ペアゲート線ＧＭ−１・ＧＭについても同様である。なお、ゲート線Ｇ５〜ＧＭ−４のそれぞれに選択信号が印加される期間を１クロック単位とすると、ゲート線Ｇ１およびゲート線Ｇ２には、２クロック単位の選択信号が印加される。言い換えると、ペアゲート線Ｇ１・Ｇ２、ペアゲート線Ｇ３・Ｇ４、ペアゲート線ＧＭ−３・ＧＭ−２、および、ペアゲート線ＧＭ−１・ＧＭの選択周波数は、１本ずつ選択されるゲート線Ｇ５〜ＧＭ−４の選択周波数の１／２である。
【００３９】
また、ペアソース線Ｓ１・Ｓ２には、ソースドライバ１１から同時に同じデータ信号が供給される。ペアソース線Ｓ３・Ｓ４、ペアソース線ＳＮ−３・ＳＮ−２、および、ペアソース線ＳＮ−１・ＳＮについても同様である。
【００４０】
このように駆動されることにより、表示装置１において、ペアゲート線Ｇ１・Ｇ２とペアソース線Ｓ１・Ｓ２との交差箇所に配置された４つの画素電極、すなわち、画素電極Ｐ（１，１）、Ｐ（１，２）、Ｐ（２，１）、およびＰ（２，２）には、同じ階調のデータ信号が同時に書き込まれる。この結果、これらの４つの画素電極の画素は、同時に同じ階調を表示する。ペアゲート線Ｇ３・Ｇ４とペアソース線Ｓ１・Ｓ２との交差箇所に配置された画素電極Ｐ（３，１）、Ｐ（３，２）、Ｐ（４，１）、およびＰ（４，２）についても同様である。ペアゲート線Ｇ１・Ｇ２とペアソース線Ｓ３・Ｓ４との交差箇所に配置された画素電極Ｐ（１，３）、Ｐ（１，４）、Ｐ（２，３）、およびＰ（２，４）についても同様である。ペアゲート線Ｇ３・Ｇ４とペアソース線Ｓ３・Ｓ４との交差箇所に配置された画素電極Ｐ（３，３）、Ｐ（３，４）、Ｐ（４，３）、およびＰ（４，４）についても同様である。
【００４１】
また、ペアゲート線Ｇ１・Ｇ２とソース線Ｓ５〜ＳＮ?４との交差箇所に配置された画素電極については、上下（ソース線Ｓの延伸方向）に隣接する２つの画素電極が同時に選択されて、同じ階調のデータ信号が同時に書き込まれる。これにより、これらの２つの画素電極の画素は、同時に同じ階調を表示する。
【００４２】
また、ゲート線Ｇ５〜ＧＭ?４とペアソース線Ｓ１・Ｓ２との交差箇所に配置された画素電極については、左右（ゲート線Ｇの延伸方向）に隣接する２つの画素電極が同時に選択されて、同じ階調のデータ信号が同時に書き込まれる。これにより、これらの２つの画素電極の画素は、同時に同じ階調を表示する。
【００４３】
上述のように、ペアゲート線Ｇとペアソース線Ｓとの交差箇所の４つの画素は、同時に同じ階調を表示するので、人間の視覚には、ゲート線Ｇの延伸方向において２画素分、ソース線Ｓの延伸方向において２画素分の、合計４画素分の大きさを有する、１つの大きな画素として認識される。また、ペアゲート線Ｇとソース線Ｓとの交差箇所の２つの画素は、同時に同じ階調を表示するので、人間の視覚には、ソース線Ｓの延伸方向において２画素分の大きさを有する、１つの大きな画素として認識される。同様に、ゲート線Ｇとペアソース線Ｓとの交差箇所の２つの画素は、同時に同じ階調を表示するので、人間の視覚には、ゲート線Ｇの延伸方向において２画素分の大きさを有する、１つの大きな画素として認識される。
【００４４】
例えば、図１に示した表示装置１を駆動させると、図２に示すように、同時に同じ階調を表示する画素電極Ｐ（１，１）、Ｐ（１，２）、Ｐ（２，１）、およびＰ（２，２）が、４画素分の大きさを有する疑似画素ＰＰ（１，１）として認識される。これと同様に、画素電極Ｐ（３，１）、Ｐ（３，２）、Ｐ（４，１）、およびＰ（４，２）は、４画素分の大きさを有する疑似画素ＰＰ（２，１）として認識される。また、画素電極Ｐ（１，３）、Ｐ（１，４）、Ｐ（２，３）、およびＰ（２，４）は、４画素分の大きさを有する疑似画素ＰＰ（１，２）として認識される。
【００４５】
また、同時に同じ階調を表示する画素電極Ｐ（５，１）およびＰ（５，２）は、水平方向に２画素分の大きさを有する疑似画素ＰＰ（３，１）として認識される。また、同時に同じ階調を表示する画素電極Ｐ（１，５）およびＰ（２，５）は、上下方向に２画素分の大きさを有する疑似画素ＰＰ（１，３）として認識される。
【００４６】
この結果、表示装置１の表示画面は、図２に示すように、中央部分（領域ＲＡ）が、実際の画素数に応じた解像度を示し、周辺部分においては、上下方向（ソース線Ｓの延伸方向）および水平方向（ゲート線Ｇの延伸方向）の少なくとも一方において２個分の大きな画素を有する領域（低解像度領域）が存在する。例えば、図２において、領域ＲＡと比較して、領域ＲＢでは水平方向の解像度が１／２、領域ＲＣでは上下方向の解像度が１／２、領域ＲＤでは上下方向と水平方向の両方の解像度が１／２、となっている。なお、ここでは、領域ＲＡを高解像度領域と称し、領域ＲＡの周辺の領域ＲＢ、ＲＣ、ＲＤ等を、領域ＲＡに対して相対的に解像度が低いという意味で、低解像度領域と称する。
【００４７】
以上のように、本実施形態によれば、ゲート線Ｇおよびソース線Ｓの配線ピッチは均一であり、かつ、画素電極Ｐの大きさも均一としながら、表示画面の一部（周辺部）を低解像度領域とすることができる。したがって、配線ピッチや画素の実際の大きさを異ならせる従来の構成と比較して、製造時のプロセス条件の制御が容易であり、製造効率や良品率等の低下を招来することがない。また、低解像度領域を有することにより、１画面を構成するためのデータ量が削減され、データの転送レートを低減でき、ホスト側の演算量を低減することができる。
【００４８】
また、領域ＲＣ、ＲＤ等のように、ペアゲート線を有する領域においては、２本のゲート線を２水平期間にわたって選択状態とするため、ペアゲート線に接続された画素の充電を、２水平期間をかけて行うことができる。これにより、画素の充電期間を長く確保できるという利点もある。
【００４９】
なお、図１においては、説明をわかりやすくするために、表示画面の上下左右の端部に２組ずつのペアゲート線・ペアソース線を設けた構成を例示したが、ペアゲート線およびペアソース線の数は任意である。また、図１に示した例では、表示画面の中央部分を、実際の画素電極の数と同数の画素数で表示を行う領域（高解像度領域）とし、その上下左右に低解像度領域を対称的に設けたが、高解像度領域と低解像度領域の位置関係は任意である。この点は、後述する他の実施形態においても同様である。
【００５０】
また、本実施形態においては、２本のソース線または２本のゲート線がドライバの１つの端子に接続される構成を例示した。しかし、３本以上のソース線またはゲート線が１つの端子に接続される構成とすることも可能である。
【００５１】
［第２実施形態］
以下、第２実施形態について説明する。第１実施形態と同様の機能を有する構成については同じ参照符号を付記し、その詳細な説明は省略する。以降の実施形態についても同様とする。
【００５２】
本実施形態においては、表示画面が、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色の画素が規則的に配置され、カラー表示が可能である。画素をこれらの色で表示させるためには、例えばカラーフィルタを用いることができる。カラーフィルタを備えた画素構成は公知であるため、詳しい説明は省略する。なお、本実施形態においては、ＲＧＢの画素がストライプ配列されている。つまり、１つのソース線に接続される画素は全て同色を表示し、ゲート線の延伸方向に沿って、ＲＧＢの画素が周期的に配置されている。
【００５３】
以下、図３Ａ〜図３Ｄを参照しながら、本実施形態における画素の表示態様について説明する。
【００５４】
図３Ａは、本実施形態の表示装置において、図２の領域ＲＡに相当する領域（高解像度領域）の一部を拡大して示すものである。図３Ａに示すように、高解像度領域では、各画素が１本のゲート線Ｇと１本のソース線Ｓとで駆動され、破線で囲んだ３つの画素が、１つの絵素を構成する。
【００５５】
一方、図３Ｂに示すように、図２の領域ＲＢに相当する領域（低解像度領域）では、ペアソース線Ｓが同色の画素に接続されている。これにより、領域ＲＢでは、破線で囲んだ６つの画素で構成される２つの絵素が、同時に同じ階調を表示する。言い換えると、それぞれが３つのサブ画素で構成される２つの画素が、同時に同じ階調を表示する。
【００５６】
また、図３Ｃに示すように、図２の領域ＲＣに相当する領域（低解像度領域）では、ペアゲート線Ｇによって同時に２行が選択されるので、破線で囲んだ６つの画素で構成される２つの絵素が、同時に同じ階調を表示する。言い換えると、それぞれが３つのサブ画素で構成される２つの画素が、同時に同じ階調を表示する。
【００５７】
また、図３Ｄに示すように、図２の領域ＲＤに相当する領域（低解像度領域）では、ペアゲート線Ｇによって同時に２行が選択され、かつ、ペアソース線Ｓが同色の画素に接続されている。これにより、破線で囲んだ１２個の画素で構成される４つの絵素が、同時に同じ階調を表示する。言い換えると、それぞれが３つのサブ画素で構成される４つの画素が、同時に同じ階調を表示する。
【００５８】
以上のとおり、第２実施形態によれば、ＲＧＢの３色の画素でカラー表示を行う場合にも、ゲート線Ｇおよびソース線Ｓの配線ピッチは均一であり、かつ、画素電極Ｐの大きさも均一としながら、表示画面の一部（周辺部）を低解像度領域とすることができる。したがって、配線ピッチや画素の実際の大きさを異ならせる従来の構成と比較して、製造時のプロセス条件の制御が容易であり、製造効率や良品率等の低下を招来することがない。また、低解像度領域を有することにより、１画面を構成するためのデータ量が削減され、データの転送レートを低減でき、ホスト側の演算量を低減することができる。
【００５９】
また、本実施形態においては、ＲＧＢの３色の画素で１つの絵素を構成する例を示したが、１絵素を構成する色の種類や画素数はこれに限定されず、任意である。後述する他の実施形態においても同様である。
【００６０】
［第３実施形態］
以下、第３実施形態について、図４Ａ〜図４Ｄを用いて説明する。
【００６１】
第３実施形態にかかる表示装置において、領域ＲＡ、ＲＣ、ＲＤの構成は、図４Ａ、図４Ｃ、および図４Ｄに示すように、第２実施形態と同じである。しかし、図４Ｂに示すように、領域ＲＢにおいて、上下方向（ソース線の延伸方向）に隣接する２つの画素が接続されている点において、第２実施形態と異なっている。このように、上下方向に隣接する２つの画素が接続されたことにより、これらの２つの画素は、実質２水平期間で書き込みが行われる。これにより、領域ＲＢにおいて、画素の充電期間を長く確保することにより、表示品位の低下を防止できるという利点がある。
【００６２】
なお、図５Ａは、図４ＡのＡ−Ａ断面を示す断面図である。図５Ｂは、図４ＢのＢ?Ｂ断面を示す断面図である。なお、図５Ａおよび図５Ｂは、表示装置を水平配向の液晶表示装置として構成した場合の、アクティブマトリクス基板の断面図である。図５Ａおよび図５Ｂにおいて、２１はガラス基板、２２はゲート電極、２３は第１絶縁膜、２４は半導体層、２５はソース電極、２６は第２絶縁膜、２７は画素電極を構成するＩＴＯ膜、２８は第３絶縁膜、２９は、画素電極と対になって液晶へ電圧を印加するコモン電極である。これらの構成は公知であるため、詳しい説明は省略する。図５Ａおよび図５Ｂからわかるように、上下方向に隣接する画素を接続するためには、画素電極Ｐを構成するＩＴＯ膜２７を、２画素にわたって連続するようパターニングするだけで良く、追加的な工程を要しない。
【００６３】
［第４実施形態］
以下、第４実施形態について、図６Ａ〜図６Ｄを用いて説明する。
【００６４】
第４実施形態にかかる表示装置は、ペアソース線Ｓが配置されている低解像度領域において、ＲＧＢの画素の並び順が異なる点において、第２実施形態と異なっている。なお、ソース線Ｓが１本ずつソースドライバ１１の端子に接続されている領域における画素配置は、第２実施形態と同じである（図６Ａおよび図６Ｃ参照）。
【００６５】
本実施形態では、図６Ｂおよび図６Ｄに示すように、ペアソース線Ｓが配置されている領域ＲＢおよびＲＤでは、ＲＧＢの画素が、ゲート線Ｇの延伸方向に沿って、ＲＲＧＧＢＢの順に周期的に配置されている。そして、同じ色の画素に接続された、隣接する２本のソース線Ｓが、ペアソース線を構成する。
【００６６】
このようにＲＧＢの各色画素を、ペアソース線Ｓを構成するソース線Ｓの本数（ここでは２本）ずつ繰り返して配置することにより、ソース線同士の交差が生じない。ソース線同士が交差すると、画素への書き込み電圧のカップリングが生じるが、本実施形態の場合はそのようなカップリングは生じないという利点がある。
【００６７】
［第５実施形態］
以下、第５実施形態について、図７Ａ〜図７Ｄを用いて説明する。
【００６８】
図７Ａ〜図７Ｄに示すように、第５実施形態においては、１本のゲート線Ｇに沿って同色の画素が配置され、ソース線Ｓの延伸方向に沿ってＲＧＢの画素が周期的に並ぶように、ＲＧＢの各色画素が配置されている。また、ペアソース線Ｓは、図６Ｂおよび図６Ｄに示すように、隣接する２本のソース線Ｓによって構成されている。
【００６９】
そして、図７Ｃに示すように、ペアゲート線Ｇを構成する２本のゲート線は、同じ色の画素に接続されている。
【００７０】
このように、ＲＧＢの画素をソース線Ｓの延伸方向に沿って周期的に並べたことにより、図７Ａに示すように、高解像度領域ＲＡにおいては、上下方向（ソース線の延伸方向）の３つの画素によって、１絵素が構成される。言い換えると、３つのサブ画素によって１画素が構成される。
【００７１】
また、領域ＲＢにおいては、図７Ｂに示すように、ペアソース線Ｓによって水平方向に隣接する２つの画素に同じデータ信号が供給されるので、破線で囲んだ６つの画素（２つの絵素）が同じ階調を表示する。言い換えると、それぞれが３つのサブ画素で構成される２つの画素が、同じ階調を表示する。
【００７２】
また、領域ＲＣにおいては、図７Ｃに示すように、ペアゲート線Ｇによって、上下方向に隣接する２つの絵素に属する同じ色の画素が同時に選択される。これにより、破線で囲んだ６つの画素からなる２つの絵素が、同調して同じ階調を表示する。言い換えると、それぞれが３つのサブ画素で構成される２つの画素が、同じ階調を表示する。
【００７３】
さらに、領域ＲＤにおいては、図７Ｄに示すように、ペアソース線Ｓによって水平方向に隣接する２つの画素に同じデータ信号が供給され、ペアゲート線Ｇによって、上下方向に隣接する２つの絵素に属する同じ色の画素が同時に選択されるので、破線で囲んだ１２個の画素からなる４つの絵素が、同調して同じ階調を表示する。言い換えると、それぞれが３つのサブ画素で構成される４つの画素が、同じ階調を表示する。
【００７４】
この構成により、前述した各実施形態と同様に、表示画面の一部に低解像度領域を形成することができる。また、ＲＧＢの画素をソース線の延伸方向に沿って周期的に配置したことにより、図７Ｂに示すように（図２Ｂと比較することから明らかなように）、ペアソース線同士の交差が存在しない。これにより、ソース線間のカップリングを回避することができる。
【００７５】
［第６実施形態］
以下、第６実施形態について、図８Ａ〜図８Ｄを用いて説明する。
【００７６】
第６実施形態にかかる表示装置は、領域ＲＢおよび領域ＲＤにおいて、第５実施形態ではペアソース線Ｓであった配線が、１本のソース線Ｓとダミー配線Ｄとして構成されている点において、第５の実施形態と異なっている。ダミー配線Ｄは、ソース線Ｓと同じ材料によって、ソース線Ｓと同じ幅に形成されている。ただし、ダミー配線Ｄは、ソースドライバ１１にも画素電極にも接続されておらず、電気的にフロート状態である。また、図８Ｂにおいて、ダミー配線Ｄとソース線Ｓｎ＋３とに挟まれた領域には、スイッチング素子は形成されていない。また、領域ＲＢおよび領域ＲＤにおいて、ゲート線Ｇの延伸方向において隣接する２画素の画素電極が、互いに接続されている。すなわち、これらの２画素は、ソース線Ｓｎ＋２に接続された１つの画素電極として機能する。
【００７７】
なお、ゲート線Ｇの延伸方向における画素電極間の接続は、図５Ｂに示した構成と同様に、画素電極を構成するＩＴＯ膜を２画素にわたって連続してパターニングすることによって実現できる。
【００７８】
この構成により、低解像度領域において、ソースドライバ１１に接続されるソース線Ｓの本数を減らすことができる。これにより、ソースドライバの負荷を軽減することができ、充電不足の懸念がなくなるという利点がある。
【００７９】
なお、ソースドライバ１１の負荷の低減を図るためだけであれば、ダミー配線Ｄは省略可能である。しかし、ダミー配線Ｄを設けることにより、スクリーンドアエフェクト（配線ピッチが広いことにより、メッシュ状の影が視認されてしまうこと）を防止できると共に、表示画面内における製造プロセスの均一性を保つことができる、という利点がある。
【００８０】
［第７実施形態］
以下、第７実施形態について、図９を用いて説明する。
【００８１】
第７実施形態にかかる表示装置は、図９に示すように、ソースドライバ１１が３つのドライバ回路１１Ａ〜１１Ｃから構成されている。また、ゲートドライバ１２が、３つのドライバ回路１２Ａ〜１２Ｃから構成されている。
【００８２】
ソースドライバ１１のドライバ回路１１Ａおよび１１Ｃは、低解像度領域のソース線Ｓに接続されている。一方、ドライバ回路１１Ｂは、高解像度領域のソース線Ｓに接続されている。ドライバ回路１１Ａおよび１１Ｃは、ドライバ回路１１Ｂよりも出力能力が大きい。これは、ドライバ回路１１Ａおよび１１Ｃにおいては、ドライバ出力に接続されているソース線の本数が多く、ソースドライバの負荷が大きくなって出力波形のなまりが発生しやすいからである。ドライバ回路１１Ａおよび１１Ｃの出力能力をドライバ回路１１Ｂよりも大きくすることにより、このような波形なまりを防止することができる。なお、ドライバ回路の出力能力の大きさは、ドライバ回路の出力バッファ（出力アンプ）のバイアス電流を増減することで調整が可能である。
【００８３】
上記と同様に、ゲートドライバ１２のドライバ回路１２Ａおよび１２Ｃは、低解像度領域のゲート線Ｇに接続されている。一方、ドライバ回路１２Ｂは、高解像度領域のゲート線Ｇに接続されている。ドライバ回路１２Ａおよび１２Ｃは、ドライバ回路１２Ｂよりも出力能力が大きい。
【００８４】
このように、低解像度領域において、ドライバ出力に接続される配線（ソース線またはゲート線）の本数に応じてドライバ回路の出力能力を大きくすることにより、出力波形のなまりを防止して、低解像度領域においても良好な表示を実現することができる。
【００８５】
［変形例］
以上、本発明に係る表示装置の一例について説明したが、本発明に係る表示装置は、上述した実施形態の構成に限定されず、様々な変形構成とすることができる。
【００８６】
例えば、上記の実施形態では、液晶ディスプレイとして表示装置を実現する例を説明したが、有機ＥＬディスプレイ等として実施することも可能である。
【００８７】
また、上述した実施形態を互いに組み合わせることも可能である。
【符号の説明】
【００８８】
１…表示装置、Ｇ…ゲート線、Ｓ…ソース線、Ｐ…画素電極、１１…ソースドライバ、１２…ゲートドライバ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
2019074593.tif 000018
【図７Ａ】
2019074593.tif 000019
【図７Ｂ】
2019074593.tif 000020
【図７Ｃ】
2019074593.tif 000021
【図７Ｄ】
2019074593.tif 000022
【図８Ａ】
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【図８Ｂ】
2019074593.tif 000024
【図８Ｃ】
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【図８Ｄ】
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【図９】
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