(57)【要約】【課題】半導体装置の特性を向上させる。【解決手段】半導体装置を、ＳｉＣ基板１０７と、この上部に形成されたＳｉＣよりなるｎ−型のエピタキシャル層（ドリフト層）１０１と、この上に形成されたｐ型のボディ層１０２と、この上に形成されたソース領域１０３と、ドリフト層に形成されたトレンチ１０６とを有するように構成する。そして、トレンチ１０６の側面が、ソース領域１０３およびｐ型のボディ層１０２と接し、トレンチ１０６の側面とソース領域１０３の表面との交差部には、熱酸化膜１４１が形成されている。さらに、この半導体装置は、トレンチ１０６の内壁に形成されたゲート絶縁膜１１０と、トレンチ１０６を埋め込むゲート電極１１１と、を有する。このように、トレンチ１０６の上部に熱酸化膜１４１を設けることにより、電界集中を緩和することができ、ゲート絶縁膜１１０などの破壊を抑制することができる。【選択図】図４
2019195030.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素基板と、
前記炭化珪素基板の上部に形成されたドリフト層と、
前記ドリフト層上に形成されたボディ層と、
前記ボディ層上に形成されたソース領域と、
前記ドリフト層に形成された第１トレンチであって、第１側面が、前記ソース領域および前記ボディ層と接する、第１トレンチと、
前記第１側面と前記ソース領域の表面との交差部に形成された第１熱酸化膜と、
前記第１トレンチの内壁に形成されたゲート絶縁膜と、
前記第１トレンチを埋め込むゲート電極と、
を有する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ボディ層上に形成され、前記ソース領域と離間して形成された電流拡散領域を有し、
前記第１トレンチの第２側面が、前記電流拡散領域および前記ボディ層と接し、かつ、底面が、前記ボディ層と接し、
前記第２側面と前記電流拡散領域の表面との交差部に形成された第２熱酸化膜を有する、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１トレンチは、第１セルを構成し、
前記第１セルの第１方向の隣の第２セルは、第２トレンチを有し、
前記第１セルの前記第１方向と交差する第２方向の隣の第３セルは、第３トレンチを有し、
前記ゲート電極は、
前記第１トレンチの上方から、前記第１トレンチと前記第２トレンチとの間の前記ドリフト層の上方を通り、前記第２トレンチの上方まで延在し、かつ、
前記第１トレンチの上方から、前記第１トレンチと前記第３トレンチとの間の前記ボディ層の上方を通り、前記第３トレンチの上方まで延在している、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記ゲート電極は、
前記第１トレンチと前記第２トレンチとの間の前記ドリフト層上の絶縁膜上に形成され、かつ、
前記第１トレンチと前記第３トレンチとの間の前記ボディ層上の他の絶縁膜上に形成されている、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記炭化珪素基板の表面は、（０００１）珪素面であり、
前記第１熱酸化膜の底面は、傾斜面である、半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記第１熱酸化膜は、少なくとも、第１酸化部と、第２酸化部とを有し、
前記第１酸化部は、第１傾斜面を有し、
前記第２酸化部は、第２傾斜面を有する、半導体装置。
【請求項７】
請求項４記載の半導体装置において、
前記第１トレンチの前記第１側面と前記底面との交差部がラウンド化している、半導体装置。
【請求項８】
（ａ）ドリフト層を有する炭化珪素基板を準備する工程、
（ｂ）前記ドリフト層の上部にボディ層を形成する工程、
（ｃ）前記ボディ層の上部にソース領域を形成する工程、
（ｄ）前記ボディ層および前記ソース領域上に、開口部を有する絶縁膜を形成する工程と、
（ｅ）絶縁膜をマスクとして、熱酸化を施すことにより、前記ボディ層および前記ソース領域の表面に熱酸化膜を形成する工程、
（ｆ）前記（ｅ）工程の後、絶縁膜をマスクとして、前記開口部から露出した熱酸化膜と、その下層の前記ボディ層および前記ソース領域と、をエッチングすることにより第１トレンチを形成する工程、
（ｇ）前記第１トレンチの内壁に、堆積法によりゲート絶縁膜を形成する工程、
（ｈ）前記ゲート絶縁膜上に、前記第１トレンチを埋め込むゲート電極を形成する工程、
を有する、半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｅ）工程の前記開口部の端部であり、かつ、前記絶縁膜と前記ソース領域との間において、前記熱酸化膜が形成される、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記ボディ層の上部にソース領域を形成する工程、
（ｃ２）前記ボディ層の上部に電流拡散領域を形成する工程、
を有し、
前記ソース領域と前記電流拡散領域とは、離間して配置される、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｇ）工程は、第１セル領域の前記第１トレンチ、前記第１セル領域の第１方向の隣の第２セル領域の第２トレンチ、および前記第１セル領域の前記第１方向と交差する第２方向の隣の第３セル領域の第３トレンチの内壁に、堆積法によりゲート絶縁膜を形成する工程であり、
前記（ｈ）工程は、前記ゲート絶縁膜上に、前記第１トレンチ、第２トレンチおよび前記第３トレンチを埋め込み、前記第１トレンチの上方から、前記第１トレンチと前記第２トレンチとの間の前記ドリフト層の上方を通り、前記第２トレンチの上方まで延在し、かつ、前記第１トレンチの上方から、前記第１トレンチと前記第３トレンチとの間の前記ボディ層の上方を通り、前記第３トレンチの上方まで延在するゲート電極を形成する工程である、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｄ）工程の前記絶縁膜は、前記第１トレンチと前記第２トレンチとの間の前記ドリフト層上にも形成され、
前記（ｈ）工程の前記ゲート電極は、前記第１トレンチと前記第２トレンチとの間の前記ドリフト層上の前記絶縁膜上に形成され、かつ、前記第１トレンチと前記第３トレンチとの間の前記ボディ層上の他の絶縁膜上に形成される、半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記炭化珪素基板の表面は、（０００１）珪素面であり、
前記熱酸化膜の底面は、傾斜面である、半導体装置の製造方法。
【請求項１４】
請求項９記載の半導体装置の製造方法において、
前記（ｅ）工程は、
（ｅ１）絶縁膜をマスクとして、第１熱酸化を施すことにより、前記ボディ層および前記ソース領域の表面に第１酸化部を形成する工程、
（ｅ２）前記（ｅ１）工程の後、前記絶縁膜をマスクとして、前記開口部から露出した第１酸化部を、その下層の前記ボディ層および前記ソース領域が露出するまでエッチングする工程、
（ｅ３）前記（ｅ２）工程の後、前記絶縁膜をマスクとして、第２熱酸化を施すことにより、前記ボディ層および前記ソース領域の表面に第２酸化部を形成することにより、前記第１酸化部と前記第２酸化部とを有する熱酸化膜を形成する工程、を有する半導体装置の製造方法。
【請求項１５】
請求項９記載の半導体装置の製造方法において、
前記（ｅ）工程において、前記絶縁膜の肩部がラウンド化され、
前記（ｆ）工程において、前記トレンチの第１側面と底面との交差部がラウンド化される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、炭化珪素を用いた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
パワー半導体デバイスの一つであるパワー金属絶縁膜半導体電界効果トランジスタ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）において、従来は、珪素（Ｓｉ）基板を用いたパワーＭＩＳＦＥＴ（以下、ＳｉパワーＭＩＳＦＥＴと記す）が主流であった。
【０００３】
しかし、炭化珪素（ＳｉＣ）基板（以下、ＳｉＣ基板と記す）を用いたパワーＭＩＳＦＥＴ（以下、ＳｉＣパワーＭＩＳＦＥＴと記す）はＳｉパワーＭＩＳＦＥＴと比較して、高耐圧化および低損失化が可能である。このため、省電力または環境配慮型のインバータ技術の分野において、特に注目が集まっている。
【０００４】
ＳｉＣパワーＭＩＳＦＥＴは、ＳｉパワーＭＩＳＦＥＴと比較して、同耐圧ではオン抵抗の低抵抗化が可能である。これは、炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）と比較して絶縁破壊電界強度が約７倍と大きく、ドリフト層となるエピタキシャル層を薄くできることに起因する。しかし、炭化珪素（ＳｉＣ）から得られるべき本来の特性から考えると、未だ十分な特性が得られているとは言えず、エネルギーの高効率利用の観点から、更なるオン抵抗の低減が望まれている。
【０００５】
特許文献１には、トレンチ構造を用い、かつ、トレンチ下部のゲート絶縁膜にかかる電界を抑えることで、高性能かつ高信頼性の縦型ＭＯＳＦＥＴ構造を提供することを目的とした半導体装置が開示されている。この半導体装置は、第１導電型の半導体基板と、半導体基板の裏面側に形成されているドレイン電極と、半導体基板上に形成されている第１導電型のドリフト層と、第１導電型のソース領域と、ドリフト層と電気的に接続している第１導電型の電流拡散層と、ソース領域と電流拡散層とに接している第２導電型のボディ層と、を有する。そして、ソース領域とボディ層と電流拡散層とに延在し、ボディ層よりも浅く、底面がボディ層に接しているトレンチと、トレンチの内壁に形成されているゲート絶縁膜と、ゲート絶縁膜上に形成されているゲート電極と、を有する。
【０００６】
特許文献２には、半導体基板の表面とトレンチの側面との境界範囲に、表面にも側面にも傾斜する傾斜平面を形成した半導体装置が開示されている。これにより、境界範囲に湾曲面が形成されている場合に比して、電界集中の緩和作用が向上し、耐圧が向上する。そして、傾斜平面は、結晶異方性エッチングあるいは物理的異方性エッチングによって形成することができる。
【０００７】
特許文献３には、低いチャネル抵抗を実現しつつ、ゲート絶縁膜の十分な絶縁信頼性を確保できる炭化珪素半導体装置の製造方法が開示されている。具体的には、炭素面または炭素面から８度以下オフした面である主面を覆うマスク層を、熱酸化膜と、堆積酸化膜との二層構造とする。マスク層の開口部において主面に熱エッチングを行ないトレンチを形成する。熱エッチング中、堆積酸化膜の熱収縮によって熱酸化膜に加わる応力により、熱酸化膜の開口部を取り囲む縁部と主面との間に間隙が形成されるため、間隙におけるサイドエッチングが促進される。トレンチが形成された炭化珪素基板を熱酸化して形成されるゲート絶縁膜は、熱酸化速度の面方位依存性に従って、トレンチの側面において薄くされる一方で、側面において厚くされる。
【０００８】
特許文献４には、ソース領域のトレンチ上角部分への電界集中が緩和できるようにしたトレンチ型ＭＯＳＦＥＴの製造方法が開示されている。具体的には、半導体基板上にエピタキシャル層を形成し、該エピタキシャル層にボディ部を形成し、該ボディ部のゲート形成予定部分の表面にＬＯＣＯＳ部を形成する。そして、該ＬＯＣＯＳ部の略中央からボディ部を抜けエピタキシャル層にまで達するようトレンチを形成し、トレンチの内壁にゲート酸化膜を形成しトレンチ内にゲート電極の材料を埋め込み、ゲート酸化膜に接するようにボディ部の表面側にソース領域を形成し、該ソース領域に接続するソース電極を形成し、半導体基板の裏面にドレイン電極を形成する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】国際公開第２０１５／１７７９１４号
【特許文献２】特開２０１６−０４８７４７号公報
【特許文献３】特開２０１６−０１２６８３号公報
【特許文献４】特開２００３−１２４４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明者は、炭化珪素を用いた半導体装置についての研究・開発に従事している。炭化珪素を用いた半導体装置においては、前述したとおり、炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）と比較して絶縁破壊電界強度が約７倍と大きく、同耐圧ではオン抵抗の低抵抗化が可能であるものの、半導体装置を構成する絶縁膜の耐圧が問題となるため、その改善が必要である。
【００１１】
例えば、特許文献１のトレンチ型ＤＭＯＳにおいてはトレンチ間隔が短いため、通常のトレンチＭＯＳと違いゲート電極がトレンチ間に存在する平坦部上をまたいで繋がる構造となる。したがって、特許文献２に開示されている技術を用いても、ゲート電極はトレンチコーナー部と平坦部に一定の膜厚で沿っているため、電界の緩和が不十分である。また、特許文献３に開示されている技術では、炭素面を主面に持つ基板にしか適用できない上に、炭化珪素の物性的性質に可能な厚膜が制限されるために効果が不十分である。また、底面が厚膜化されてチャネルとして利用できなくなる事によって特許文献１のトレンチ構造に適用しても、その利点である低いチャネル抵抗が失われてしまう。特許文献４は、ＳｉのＬＯＣＯＳ技術を利用した物であり、炭化珪素（ＳｉＣ）を前提としたトレンチ型ＤＭＯＳにそのまま適用することはできない。
【００１２】
本発明の目的は、炭化珪素を用いた半導体装置の特性を維持しつつ、耐圧を確保することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本願において開示される一実施の形態に示される半導体装置は、炭化珪素基板と、前記炭化珪素基板の上部に形成されたドリフト層と、前記ドリフト層上に形成されたボディ層と、前記ボディ層上に形成されたソース領域と、を有する。そして、前記ドリフト層に形成された第１トレンチであって、第１側面が、前記ソース領域および前記ボディ層と接する、第１トレンチと、前記第１側面と前記ソース領域の表面との交差部に形成された第１熱酸化膜と、を有する。そして、さらに、前記第１トレンチの内壁に形成されたゲート絶縁膜と、前記第１トレンチを埋め込むゲート電極と、を有する。
【００１６】
本願において開示される一実施の形態に示される半導体装置の製造方法は、（ａ）ドリフト層を有する炭化珪素基板を準備する工程、（ｂ）前記ドリフト層の上部にボディ層を形成する工程、（ｃ）前記ボディ層の上部にソース領域を形成する工程、を有する。そして、（ｄ）前記ボディ層および前記ソース領域上に、開口部を有する絶縁膜を形成する工程と、（ｅ）前記絶縁膜をマスクとして、熱酸化を施すことにより、前記ボディ層および前記ソース領域の表面に熱酸化膜を形成する工程、を有する。そして、さらに、（ｆ）前記（ｅ）工程の後、前記絶縁膜をマスクとして、前記開口部から露出した熱酸化膜と、その下層の前記ボディ層および前記ソース領域と、をエッチングすることによりトレンチを形成する工程、（ｇ）前記トレンチの内壁に、堆積法によりゲート絶縁膜を形成する工程、（ｈ）前記ゲート絶縁膜上に、前記トレンチを埋め込むゲート電極を形成する工程、を有する。
【発明の効果】
【００１７】
本願において開示される代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。本願において開示される代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１の半導体装置の構成を示す平面図である。
【図２】ＳｉＣパワーＭＩＳＦＥＴの要部の構成を示す鳥瞰図である。
【図３】ＳｉＣパワーＭＩＳＦＥＴの要部の構成を示す断面図である。
【図４】ＳｉＣパワーＭＩＳＦＥＴの要部の構成を示す断面図である。
【図５】ＳｉＣパワーＭＩＳＦＥＴの要部の構成を示す断面図である。
【図６】ＳｉＣパワーＭＩＳＦＥＴの要部の構成を示す断面図である。
【図７】図７（Ａ）および図７（Ｂ）は、実施の形態１の半導体装置の製造工程の一部を示す断面図である。
【図８】絶縁膜１１７の膜厚Ｔを大きくした場合の半導体装置の断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３２】実施の形態２の半導体装置の構成を示す断面図である。
【図３３】実施の形態２の半導体装置の構成を示す断面図である。
【図３４】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３５】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３６】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３７】実施の形態３の半導体装置の構成を示す断面図である。
【図３８】実施の形態３の半導体装置の構成を示す断面図である。
【図３９】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４０】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４１】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４２】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４３】実施の形態４の半導体装置の構成を示す断面図である。
【図４４】実施の形態４の半導体装置の構成を示す断面図である。
【図４５】実施の形態４の半導体装置の製造工程を示す断面図である。
【図４６】実施の形態４の半導体装置の製造工程を示す断面図である。
【図４７】実施の形態４の半導体装置の製造工程を示す断面図である。
【図４８】実施の形態４の半導体装置の製造工程を示す断面図である。
【図４９】実施の形態５の半導体装置の構成を示す断面図である。
【図５０】実施の形態５の半導体装置の構成を示す断面図である。
【図５１】実施の形態５の半導体装置の製造工程を示す断面図である。
【図５２】実施の形態５の半導体装置の製造工程を示す断面図である。
【図５３】実施の形態６の電力変換装置（インバータ）の一例を示す回路図である。
【図５４】実施の形態７の電力変換装置（インバータ）の一例を示す回路図である。
【図５５】実施の形態８の電気自動車の構成の一例を示す概略図である。
【図５６】実施の形態８の昇圧コンバータの一例を示す回路図である。
【図５７】実施の形態９の昇圧コンバータの一例を示す回路図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【００２２】
［構造説明］
本実施の形態の半導体装置の構造について、図１を用いて説明する。本実施の形態の半導体装置は、ＳｉＣパワーＭＩＳＦＥＴを有する炭化珪素半導体装置である。図１は本実施の形態の半導体装置の構成を示す平面図である。
【００２３】
図１に示すように、本実施の形態の半導体装置（半導体チップ）１は、アクティブ領域（ＳｉＣパワーＭＩＳＦＥＴ形成領域、素子形成領域）と、平面視において上記アクティブ領域を囲む周辺形成領域とによって構成される。アクティブ領域は、ソース配線用電極２の下方に位置し、アクティブ領域には、トレンチ１０６を有するＳｉＣパワーＭＩＳＦＥＴ（単位セル）が、複数配置されている。このＭＩＳＦＥＴは、例えば、ｎチャネル型である。複数のＳｉＣパワーＭＩＳＦＥＴ（単位セル）は、ソース配線用電極２と半導体チップ１の裏面のドレイン配線用電極との間に並列の接続されている。アクティブ領域には、上記ソース配線用電極２の他、複数のＳｉＣパワーＭＩＳＦＥＴ（単位セル）のゲート電極と接続されるゲート配線用電極８が形成されている。図１中の、５は、ゲート開口部、７は、ソース開口部である。
【００２４】
周辺形成領域には、平面視において上記アクティブ領域を囲むように形成された複数のｐ型のフローティング・フィールド・リミッティング・リング(Floating Field Limited Ring:FLR)３と、さらに平面視において上記複数のｐ型のフローティング・フィールド・リミッティング・リング３を囲むように形成されたｎ型のガードリング４が形成されている。
【００２５】
複数のｐ型のフローティング・フィールド・リミッティング・リング３をアクティブ領域の周辺に形成することにより、オフ時において、最大電界部分が順次外側のｐ型のフローティング・フィールド・リミッティング・リング３へ移り、最外周のｐ型のフローティング・フィールド・リミッティング・リング３で降伏するようになるので、炭化珪素半導体装置を高耐圧とすることが可能となる。図１では、３個のｐ型のフローティング・フィールド・リミッティング・リング３が形成されている例を図示しているが、これに限定されるものではない。また、ｎ＋＋型のガードリング４は、アクティブ領域に形成されたＳｉＣパワーＭＩＳＦＥＴを保護する機能を有する。
【００２６】
次に、アクティブ領域のＳｉＣパワーＭＩＳＦＥＴ（単にセル）の構造を、図２〜図６を用いて説明する。図２は、ＳｉＣパワーＭＩＳＦＥＴの要部の構成を示す鳥瞰図であり、図３〜図６は、ＳｉＣパワーＭＩＳＦＥＴの要部の構成を示す断面図である。図３は、図１、図２のＡ−Ａ断面部に対応し、図５は、図１、図２のＢ−Ｂ断面部に対応し、図６は、図１、図２のＣ−Ｃ断面部に対応する。図４（Ａ）、図４（Ｂ）、図４（Ｃ）は、本実施の形態の半導体装置のトレンチの近傍の構成を示す拡大断面図である。
【００２７】
図３に示す本実施の形態の半導体装置においては、２つのトレンチ１０６の領域、即ち、トレンチ１０６間に位置する絶縁膜１１７を中心として対象に配置された２つの単位セルが示されている。
【００２８】
図３等に示すように、本実施の形態の半導体装置は、ｎ＋型のＳｉＣ基板１０７と、この上に形成され、ＳｉＣよりなるｎ−型のエピタキシャル層（ドリフト層）１０１と、この上に形成されたｐ型のボディ層１０２とを有する。ｎ＋型のＳｉＣ基板１０７と、この上に形成されたｎ−型のエピタキシャル層１０１とを合わせて、エピ基板ＥＰと見做すこともある。
【００２９】
また、本実施の形態の半導体装置は、ｎ−型のエピタキシャル層１０１の上部に形成されたｎ＋＋型のソース領域１０３と、ｎ−型のエピタキシャル層１０１の上部に、ｎ＋＋型のソース領域と離間して形成されたｎ＋型の電流拡散層１０５と、ｎ＋＋型のソース領域１０３とｎ＋型の電流拡散層１０５との間に形成され、その底面がｐ型のボディ層１０２と接するトレンチ１０６と、を有する。即ち、トレンチ１０６の一方の側面は、ｎ＋＋型のソース領域１０３およびｐ型のボディ層１０２と接し、他方の側面が、ｎ＋型の電流拡散層１０５およびｐ型のボディ層１０２と接する。そして、トレンチ１０６の底面は、ｐ型のボディ層１０２と接する。
【００３０】
さらに、本実施の形態の半導体装置は、トレンチ１０６上にゲート絶縁膜１１０を介して形成されたゲート電極１１１を有する。別の言い方をすれば、トレンチ１０６の内壁に形成されたゲート絶縁膜１１０と、ゲート絶縁膜１１０上に、トレンチ１０６を埋め込むゲート電極１１１とを有する。そして、ゲート電極１１１は、Ｙ方向に並ぶ２つの単位セルにおいて、連続して形成されている。即ち、ゲート電極１１１は、一方のトレンチ１０６の上方から、トレンチ１０６間のｎ−型のエピタキシャル層１０１の上方を通り、他方のトレンチ１０６の上方まで延在している。また、トレンチ１０６間のｎ−型のエピタキシャル層１０１上には、絶縁膜１１７が形成されており、上記ゲート電極１１１は、この絶縁膜１１７上に配置されている。トレンチ１０６間のｎ−型のエピタキシャル層１０１を“ＪＦＥＴ領域”と言う場合がある。さらに、別の言い方をすれば、ゲート電極１１１は、第１セルの第１トレンチの上方から、第１トレンチと第２トレンチとの間のｎ−型のエピタキシャル層１０１（ＪＦＥＴ領域）の上方を通り、第２トレンチの上方まで延在している。さらに、ゲート電極１１１は、Ｘ方向に並ぶ複数の単位セルにおいて、連続して形成されている。即ち、ゲート電極１１１は、図２のＣ−Ｃ断面方向にＸ方向に隣り合うトレンチ１０６間に存在するｐ型のボディ層１０２の上方を通り、一方のトレンチ１０６の上方から他方のトレンチ１０６の上方に延在している。また、トレンチ１０６間のｐ型のボディ層１０２上には、絶縁膜１１７が形成されており、上記ゲート電極１１１は、この絶縁膜１１７上に配置されている（図６参照）。
【００３１】
加えて、本実施の形態の半導体装置は、ゲート電極１１１上に層間絶縁膜１１２を介して形成されたソース配線用電極１１４（図１の“２”）を有し、また、エピ基板ＥＰの裏面に形成されたドレイン配線用電極１１６を有する。
【００３２】
ソース配線用電極１１４（図１の“２”）は、ｎ＋型の電流拡散層１０５と、このｎ＋型の電流拡散層１０５と隣接して形成されたｐ＋＋型のボディ層電位固定領域１０９と、の上に形成された金属シリサイド層１１３と、電気的に接続されている。ソース配線用電極１１４（図１の“２”）と同層に、ゲート配線用電極（図１の“８”）が形成されている（図１参照）。ドレイン配線用電極１１６は、エピ基板ＥＰの裏面に形成されたｎ＋型のドレイン領域１０８上に金属シリサイド層１１５を介して形成されている。
【００３３】
ここで、図４（Ａ）に示すように、本実施の形態においては、トレンチ１０６の上部に、熱酸化膜１４１が形成されている。別の言い方をすれば、トレンチ１０６の側面とｎ＋＋型のソース領域１０３との交差部に、熱酸化膜１４１が形成されている。さらに、別の言い方をすれば、トレンチ１０６の側面とｎ−型のエピタキシャル層１０１の表面との交差部に、熱酸化膜１４１が形成されている。
【００３４】
この熱酸化膜１４１は、断面視において、略三角形状であり、熱酸化膜１４１の膜厚は、トレンチ１０６の側面において厚く、側面から離れるにしたがって徐々に薄くなる。
【００３５】
また、この熱酸化膜１４１は、トレンチ１０６の側面とｎ＋型の電流拡散層１０５との交差部にも形成されている。
【００３６】
図７（Ａ）および図７（Ｂ）は、本実施の形態の半導体装置の製造工程の一部を示す断面図である。上記熱酸化膜１４１の形成工程は、例えば、図７（Ａ）に示すように、エピ基板ＥＰ上に、開口部ＯＡを有する絶縁膜１１７（マスクＭ１６）を形成し、開口部ＯＡから露出しているエピ基板ＥＰ（ｎ＋＋型のソース領域１０３、ｎ＋型の電流拡散層１０５、ｐ＋＋型のボディ層電位固定領域１０９の表面）を熱酸化する。この際、開口部ＯＡの端部であり、かつ、絶縁膜１１７とソース領域１０３との間に潜り込むように、熱酸化膜１４１が形成される。また、開口部ＯＡの端部であり、かつ、絶縁膜１１７とｎ＋型の電流拡散層１０５との間に潜り込むように、熱酸化膜１４１が形成される。このような熱酸化膜の部分をバーズビークと言う場合がある。
【００３７】
次いで、図７（Ｂ）に示すように、絶縁膜１１７の開口部ＯＡから露出した熱酸化膜１４１と、その下層のｎ＋＋型のソース領域１０３、ｐ型のボディ層１０２およびｎ＋型の電流拡散領域１０５と、をエッチングにより除去することにより、トレンチ１０６を形成する。
【００３８】
この後、トレンチ１０６上に、ＣＶＤ（Chemical Vapor Deposition、化学気相成長）法などの堆積法を用いてゲート絶縁膜を形成する。詳細な製造工程については、追って説明する。
【００３９】
このように、本実施の形態によれば、トレンチ１０６の上部に熱酸化膜１４１を設けることにより、トレンチ１０６の側面とエピ基板ＥＰの表面（ｎ＋＋型のソース領域１０３またはｎ＋型の電流拡散層１０５の表面、若しくは熱酸化膜１４１の底面）とのなす角θ１、θ２が、鈍角となり（図４（Ａ））、電界集中を緩和することができる。また、最も電界が大きくなる点Ｐ１、Ｐ２を含む傾斜面Ｓ１とゲート電極１１２との距離が大きくなることにより、最大電界が低減され、ゲート絶縁膜１１０などの絶縁膜の破壊を抑制することができる。
【００４０】
また、電界緩和用の膜として用いる熱酸化膜１４１は、例えば、堆積法を用いて形成された膜と比較し、緻密であり、より耐圧を向上させることができる。
【００４１】
また、電界緩和用の膜として、ゲート絶縁膜１１０と別に熱酸化膜１４１を設けることにより、ゲート絶縁膜を堆積法で形成することができ、ゲート絶縁膜の膜厚の均一性が高まる。特に、ＳｉＣにおいては、Ｓｉの場合と異なり、面方位により酸化速度が大きく変化するため、例えば、熱酸化によりゲート絶縁膜を形成する場合において、トレンチ１０６の側面と底面においてその熱酸化膜の膜厚が異なってしまう。これに対し、本実施の形態においては、電界緩和用の膜として、熱酸化膜１４１を用い、ゲート絶縁膜としては、堆積膜を用いたので、耐圧を向上させつつ、高い電流密度と低チャネル損失の半導体装置を実現することができる。
【００４２】
また、ｎ＋型の電流拡散層１０５側に熱酸化膜１４１を設けることにより、ｎ＋型の電流拡散層１０５とゲート電極１１１との距離を確保することができ、スイッチング時に生じるミラー効果を低減し、スイッチング損失を下げることが可能である。また、誤点弧を防止することができる。
【００４３】
また、本実施の形態においては、Ｙ方向に隣り合うトレンチ１０６間のｎ−型のエピタキシャル層１０１の表面（ＪＦＥＴ領域の表面、Ｓ３、図３、図４）上、およびＸ方向に隣り合うトレンチ１０６間のｐ型のボディ層１０２の表面上（図６）に、ゲート電極１１１が延在する構成であるため、電界が大きくなり易く、電界緩和用の膜として、熱酸化膜１４１を設けて好適である。
【００４４】
また、本実施の形態においては、絶縁膜１１７（マスクＭ１６）をマスクとして、熱酸化およびエッチングを行うことにより、効率よく、本実施の形態の半導体装置を形成することができる。また、絶縁膜１１７は、フィールド絶縁膜として残存させることにより、エピ基板ＥＰの表面とゲート電極１１２との距離が大きくなり耐圧が向上し、かつ短工程で半導体装置を形成することができる。
【００４５】
また、図８に示すように、絶縁膜１１７（マスクＭ１６）の膜厚Ｔを容易に大きくすることができ、ＪＦＥＴ領域の表面とゲート電極１１１との距離を容易に調整することができる。例えば、絶縁膜１１７の膜厚は１００ｎｍ以上とすることが好ましい。絶縁膜１１７の膜厚Ｔを大きくすることにより、ゲート電極１１１に起因する電界をより緩和することができる。図８は、絶縁膜１１７の膜厚Ｔを大きくした場合の半導体装置の断面図である。
【００４６】
＜熱酸化膜近傍の構成＞
次いで、熱酸化膜１４１およびその近傍の構成について詳細に説明する。
【００４７】
図４（Ａ）に示すように、トレンチ１０６は、対向する２つの側面１０６ｓと、底面１０６ｂとを有する。ｎ＋＋型のソース領域１０３の表面Ｓ２とトレンチ１０６の側面１０６ｓとの交差部、即ち、トレンチ１０６の肩部に、熱酸化膜１４１が形成されている。熱酸化膜１４１は、断面視において、略三角形状であり、その底面は、傾斜面Ｓ１を構成する。熱酸化膜１４１のｎ＋＋型のソース領域１０３側の端部を点Ｐ１、熱酸化膜１４１の底面のトレンチ１０６側の端部を点Ｐ２とすると、傾斜面Ｓ１は、点Ｐ１と点Ｐ２とで規定される。また、ｎ＋＋型のソース領域１０３の表面Ｓ２の延長面とトレンチの側面１０６ｓとの交差部を点Ｐ３とする。例えば、熱酸化膜１４１の断面形状は、点Ｐ１、点Ｐ２、点Ｐ３を結ぶ三角形で規定される。
【００４８】
特に、ＳｉＣにおいては、面方位により酸化速度が大きく異なるため、例えば、ｎ＋＋型のソース領域１０３の表面Ｓ２を（０００１）珪素面とした場合、ｎ＋＋型のソース領域１０３の表面Ｓ２と傾斜面Ｓ１とのなす角θ１は１５３°〜１７０°程度となり、傾斜面Ｓ１とトレンチ１０６の側面１０６ｓとのなす角θ２は、１００°〜１１７°程度となる。
【００４９】
また、ｎ＋＋型のソース領域１０３の表面Ｓ２を（０００１）炭素面とした場合、ｎ＋＋型のソース領域１０３の表面Ｓ２と傾斜面Ｓ１とのなす角θ１は、１００°〜１１７°程度となり、傾斜面Ｓ１とトレンチ１０６の側面１０６ｓとのなす角θ２は、１５３°〜１７０°程度となる（実施の形態５参照）。
【００５０】
このように、ｎ＋＋型のソース領域１０３の表面Ｓ２を（０００１）珪素面、即ち、エピ基板ＥＰの表面を（０００１）珪素面とする場合、（０００１）炭素面とする場合より、点Ｐ２、Ｐ３間の長さが短い（図４（Ａ））。トレンチ１０６の側面のチャネル幅はトレンチ１０６の深さからこの長さを差し引いたものであるため、この長さが小さいほど低損失化が可能であり、（０００１）珪素面を用いることがより好ましい。
【００５１】
なお、（０００１）珪素面とは、（０００１）珪素面から６度以下の傾斜した面を言い、（０００１）炭素面とは、（０００１）炭素面から６度以下の傾斜した面を言う。
【００５２】
次いで、熱酸化膜１４１、ゲート絶縁膜１１０および絶縁膜１１７の合成絶縁膜ＩＬの形状について説明する。このような合成絶縁膜ＩＬの特徴を規定しておくことは、熱酸化膜１４１、ゲート絶縁膜１１０および絶縁膜１１７の境界が不明確な場合に役立つ。但し、熱酸化膜１４１とＣＶＤ膜のような堆積膜であるゲート絶縁膜１１０等との主たる膜成分が同じであっても、例えば、製膜手法によって決定される絶縁膜の質量密度より解析することができる。ここで、ＳｉＣを熱酸化することにより形成される膜は、ＣＶＤ膜に比べて密度が高く、例えばフッ酸等を用いたウェットエッチングのエッチングレートが小さい膜である。
【００５３】
図４（Ｂ）に示すように、合成絶縁膜ＩＬについて、点Ｐ２からｎ＋＋型のソース領域１０３の表面Ｓ２の延長面にかけて膜厚（Ｔ）が増加して行き、ｎ＋＋型のソース領域１０３の表面Ｓ２の延長面で最大値となる。例えば、図４（Ｂ）に示すように、膜厚について、Ｔａ＜Ｔｂ＜Ｔｃ＜Ｔｄとなる。なお、トレンチ１０６の底面１０６ｂにおいて、合成絶縁膜（ゲート絶縁膜１１０）ＩＬの膜厚（Ｔｚ）は、上記点Ｐ２における膜厚Ｔａと同程度である（Ｔａ≒Ｔｚ）。
【００５４】
ここで、図４（Ｃ）に示すように、傾斜面Ｓ１の点Ｐ２における法線をＬとし、法線Ｌとゲート絶縁膜１１０との交点をＰ５と、点Ｐ１、点Ｐ２間を結ぶ線の延長線とゲート絶縁膜１１０との交点をＰ４とする。ｎ＋＋型のソース領域１０３の表面Ｓ２が（０００１）珪素面の場合において、点Ｐ１、点Ｐ４、点Ｐ５で規定される角度θａは、６３°以上である。ｎ＋＋型のソース領域１０３の表面Ｓ２が（０００１）炭素面の場合において、点Ｐ１、点Ｐ４、点Ｐ５で規定される角度θａは、１０°以上である。
【００５５】
また、例えば、絶縁膜１１７を１００ｎｍ以上とした場合、合成絶縁膜ＩＬにおいて、トレンチ１０６間のｎ−型のエピタキシャル層１０１の表面（ＪＦＥＴ領域の表面）上の合成絶縁膜ＩＬの最大膜厚と上記膜厚Ｔａ（または膜厚Ｔｚ）との差は、１００ｎｍ以上となる。
【００５６】
点Ｐ１、Ｐ２間の距離は、例えば、０．０５〜０．３μｍ程度である。なお、第１のトレンチ１０６間において、傾斜面Ｓ１同士が接続してもよい。また、点Ｐ２、Ｐ３間の距離は、例えば、０．０１〜０．１μｍ程度である。また、ゲート絶縁膜１１０の膜厚は、例えば、０．００５μｍから０．０１５μｍである。また、絶縁膜１１７の膜厚は、ゲート絶縁膜１１０の膜厚より大きく、例えば、０．１〜３μｍ程度である。
【００５７】
なお、上記においては、ｎ＋＋型のソース領域１０３側の熱酸化膜１４１（合成絶縁膜ＩＬ）について説明したが、ｎ＋型の電流拡散層１０５側の熱酸化膜１４１（合成絶縁膜ＩＬ）についても同様の特徴を有する。ｎ＋型の電流拡散層１０５の表面はＳ３で示される。
【００５８】
本実施の形態の半導体装置（ＳｉＣパワーＭＩＳＦＥＴ）において、ゲート電極１１１にしきい値電圧以上のゲート電圧を印加すると、トレンチ１０６の側面１０６ｓおよび底面１０６ｂと接するｐ型のボディ層１０２に反転層が形成される。そして、ｎ＋＋型のソース領域１０３とｎ−型のエピタキシャル層（ドリフト層）１０１とは、反転層で電気的に接続されることになり、ｎ＋＋型のソース領域１０３から反転層を通ってｎ−型のエピタキシャル層（ドリフト層）１０１に電子が流れ、ＳｉＣパワーＭＩＳＦＥＴを、オンさせることができる。
【００５９】
［製法説明］
次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構造をより明確にする。図９〜図３１（図１７を除く）は、本実施の形態の半導体装置の製造工程を示す断面図である。図１７は、本実施の形態の半導体装置の製造工程を示す平面図である。断面図には、トレンチの近傍の構成を示す拡大断面図が含まれる。
【００６０】
まず、図９に示すＳｉＣ基板１０７を用意する。このＳｉＣ基板１０７は、ｎ＋型の４Ｈ−ＳｉＣ基板である。具体的に、ＳｉＣ基板１０７には、ｎ型不純物が導入されている。このｎ型不純物は、例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲である。また、ＳｉＣ基板１０７は、（０００１）珪素面と（０００１）炭素面と異方性のある極性面を有する。本実施の形態においてはＳｉＣ基板１０７の表面は、（０００１）珪素面とするが、（０００１）炭素面としてもよい。例えば、後述の実施の形態５においては、（０００１）炭素面を用いた場合を説明している。
【００６１】
次に、ＳｉＣ基板１０７上に、エピタキシャル成長法を用いて炭化珪素（ＳｉＣ）よりなるｎ−型のエピタキシャル層１０１を形成する。ｎ−型のエピタキシャル層１０１には、ＳｉＣ基板１０７の不純物濃度よりも低いｎ型不純物が導入されている。ｎ−型のエピタキシャル層１０１の不純物濃度は、ＳｉＣパワーＭＩＳＦＥＴの素子定格に依存するが、例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。また、ｎ−型のエピタキシャル層１０１の厚さは、例えば５〜５０μｍ程度である。以上の工程により、ｎ＋型のＳｉＣ基板１０７およびｎ−型のエピタキシャル層１０１からなるＳｉＣエピタキシャル基板が形成される。前述したように、ｎ＋型のＳｉＣ基板１０７とその上のｎ−型のエピタキシャル層１０１とを含めてエピ基板ＥＰとして扱ってもよい。
【００６２】
次に、図１０に示すように、エピ基板ＥＰの裏面から所定の深さまでの領域に、ｎ型不純物を注入することにより、ｎ＋型のドレイン領域１０８を形成する。ｎ＋型のドレイン領域１０８の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００６３】
次に、ｎ−型のエピタキシャル層１０１の表面上に、マスクＭ１１を形成する。マスクＭ１１の厚さは、例えば１．０〜３．０μｍ程度である。素子形成領域におけるマスクＭ１１のＹ方向の長さは、例えば１．０〜５．０μｍ程度である。マスク材料としては無機材料のＳｉＯ２膜、Ｓｉ膜、ＳｉＮ膜や有機材料のレジスト膜、ポリイミド膜を用いることができる。
【００６４】
次に、マスクＭ１１越しに、ｎ−型のエピタキシャル層１０１にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する。これにより、ｎ−型のエピタキシャル層１０１の素子形成領域にｐ型のボディ層１０２を形成する。なお、図示は省略するが、同時に素子形成領域の外周（周辺形成領域）にｐ型のフローティング・フィールド・リミッティング・リング３を形成する（図１参照）。終端部の構造としては、これに限定されるものではなく、例えばジャンクション・ターミネーション・エクステンション(Junction Termination Extension:JTE)構造であってもよい。
【００６５】
このｐ型のボディ層１０２のエピ基板ＥＰの表面からの深さは、例えば０．５〜２．０μｍ程度である。また、ｐ型のボディ層１０２の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。また、ｐ型のボディ層１０２の最大不純物濃度は、例えば１×１０１７〜１×１０１９ｃｍ−３の範囲である。
【００６６】
次に、マスクＭ１１を除去した後、図１１に示すように、ｐ型のボディ層１０２上に、マスクＭ１２を形成する。マスクＭ１２の厚さは、例えば０．５〜３μｍ程度である。マスクＭ１２のＹ方向の長さは、例えば０．１〜２μｍ程度である。マスク材料としては無機材料のＳｉＯ２膜、Ｓｉ膜、ＳｉＮ膜などを用いることができる。ここでは、マスク材料としてＳｉＯ２膜を用いる。
【００６７】
次に、図１２に示すように、マスクＭ１２を残したまま、エピ基板ＥＰ上にマスクＭ１３を形成する。ここでは、マスク材料として有機材料のレジスト膜を用いる。マスクＭ１３の厚さは、例えば、１〜４μｍ程度である。マスクＭ１３は、ｎ＋＋型のソース領域１０３の形成部およびマスクＭ１２の一部上に開口部を有する。また、図示は省略するが、マスクＭ１３は、フローティング・フィールド・リミッティング・リング３の外周に位置するガードリング４（図１参照）が形成される領域にも開口部を有する。マスクＭ１２およびマスクＭ１３越しに、ｐ型のボディ層１０２にｎ型不純物、例えば窒素原子（Ｎ）やリン原子（Ｐ）をイオン注入して、ｎ＋＋型のソース領域１０３を形成し、図示は省略するが、周辺形成領域にｎ＋＋型のガードリング４を形成する（図１参照）。
【００６８】
次に、図１３に示すように、マスクＭ１３を除去し、マスクＭ１２を残したまま、エピ基板ＥＰ上にマスクＭ１４を形成する。ここでは、マスク材料として有機材料のレジスト膜を用いる。マスクＭ１４の厚さは、例えば、１〜４μｍ程度である。マスクＭ１４は、ｎ＋型の電流拡散層１０５の形成部およびマスクＭ１２の一部上に開口部を有する。マスクＭ１２およびマスクＭ１４越しに、ｎ−型のエピタキシャル層１０１およびｐ型のボディ層１０２にｎ型不純物をイオン注入して、ｎ＋型の電流拡散層１０５を形成する。
【００６９】
次に、マスクＭ１２およびマスクＭ１４を除去し、図１４に示すように、エピ基板ＥＰ上にマスクＭ１５を形成する。ここでは、マスク材料として有機材料のレジスト膜を用いる。マスクＭ１５の厚さは、例えば、０．５〜３μｍ程度である。マスクＭ１５はｐ＋＋型のボディ層電位固定領域１０９の形成部に開口部を有する。マスクＭ１５越しに、ｐ型のボディ層１０２にｐ型不純物をイオン注入して、ｐ＋＋型のボディ層電位固定領域１０９を形成する。ｐ＋＋型のボディ層電位固定領域１０９のｐ型のボディ層１０２のエピ基板ＥＰの表面からの深さは、例えば０．１〜０．５μｍ程度である。ｐ＋＋型のボディ層電位固定領域１０９の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００７０】
次に、マスクＭ１５を除去した後、図示は省略するが、エピ基板ＥＰの表面上および裏面上に、例えばプラズマＣＶＤ法により炭素（Ｃ）膜を堆積する。炭素（Ｃ）膜の厚さは、例えば０．０３μｍ程度である。この炭素（Ｃ）膜により、エピ基板ＥＰの表面および裏面を被覆した後、エピ基板ＥＰに１５００℃以上の温度で２〜３分間程度の熱処理を施す。これにより、エピ基板ＥＰにイオン注入した各種不純物の活性化を行う。熱処理（活性化アニール）後は、炭素（Ｃ）膜を、例えば酸素プラズマ処理により除去する。
【００７１】
次に、図１５〜図１７に示すように、エピ基板ＥＰ上にマスクＭ１６を形成する。マスク材料としては絶縁膜１１７を用いる。具体的には、絶縁膜１１７として、ＳｉＯ２膜、ＳｉＮ膜、Ａｌ２Ｏ３膜などを用いることができる。ここでは、マスク材料としてＳｉＯ２膜を用いる。絶縁膜１１７（マスクＭ１６）の厚さは、例えば０．５〜４μｍ程度である。絶縁膜１１７（マスクＭ１６）はトレンチ１０６の形成部に開口部ＯＡを有する。
【００７２】
次に、図１８、図１９に示すように、熱酸化によって絶縁膜１１７（マスクＭ１６）の開口部ＯＡに熱酸化膜１４１を形成する。このとき、図１９に示すように、絶縁膜１１７（マスクＭ１６）の下にも開口部ＯＡに近い部分は酸化が進む。これにより、傾斜面Ｓ１が形成される（図１９）。絶縁膜１１７（マスクＭ１６）の端部からもわずかに酸化が進むため、傾斜面Ｓ１は、エピ基板ＥＰの表面側の端部である点Ｐ１において、エピ基板ＥＰの表面となだらかに接続する。熱酸化膜１４１の点Ｐ１における曲率半径（ｒ１）は、例えば、２０ｎｍ以上である。熱酸化膜の１４１の開口部ＯＡにおける膜厚（開口部ＯＡの略中心部の膜厚）は、例えば、３０ｎｍ〜５００ｎｍである。熱酸化は、酸素雰囲気下において、例えば、１１００℃〜１４００℃の温度で１０分〜１５時間程度の処理を行う。熱酸化膜１４１の絶縁膜１１７（マスクＭ１６）下への侵入長は、処理条件にも依るが、エピ基板ＥＰの表面に（０００１）珪素面を用いる場合、熱酸化膜１４１の開口部ＯＡにおける膜厚の２〜６倍であり、エピ基板ＥＰの表面に（０００１）炭素面を用いる場合、熱酸化膜１４１の開口部ＯＡにおける膜厚の１／６〜１／２である。
【００７３】
次に、図２０、図２１に示すように、絶縁膜１１７（マスクＭ１６）の開口部ＯＡから露出した熱酸化膜１４１と、その下層のｎ＋＋型のソース領域１０３、ｐ型のボディ層１０２およびｎ＋型の電流拡散領域１０５と、ｎ＋＋型のソース領域１０３を異方性ドライエッチングプロセスを用いて除去することにより、トレンチ１０６を形成する。この時、図２１に示すように、傾斜面Ｓ１のトレンチ１０６側の端部である点Ｐ２において、傾斜面Ｓ１は、トレンチ１０６の側面１０６ｓと不連続に接続する。熱酸化膜１４１の点Ｐ２における曲率半径（ｒ２）は、例えば、２０ｎｍ未満である。
【００７４】
トレンチ１０６のエピ基板ＥＰの表面からの深さは、ｐ型のボディ層１０２の深さよりも浅く、例えば０．１〜１．５μｍ程度である。トレンチ１０６のＹ方向の長さ（チャネル長に並行な方向の長さ）は、例えば０．５〜３μｍ程度である。トレンチ１０６のＸ方向の長さ（チャネル幅に並行な方向の長さ）は、例えば０．１〜１μｍ程度である。トレンチ１０６間の間隔（Ｘ方向の間隔、チャネル長に並行な方向の間隔）は、例えば０．１〜１μｍ程度である。
【００７５】
このドライエッチング工程の際に、絶縁膜１１７（マスクＭ１６）の肩部が丸まる。この絶縁膜１１７（マスクＭ１６）は除去せず、フィールド絶縁膜として用いる。そして、この絶縁膜１１７（マスクＭ１６）により、ボディ層１０２に挟まれたＪＦＥＴ領域の表面Ｓ３とゲート電極１１１との間、ソース領域１０３とゲート電極１１１との間の絶縁耐圧を向上させることができる。
【００７６】
次に、図２２、図２３に示すように、トレンチ１０６および絶縁膜１１７上に、ＣＶＤ法などの堆積法によってゲート絶縁膜１１０を形成する。図２３に示すように、ゲート絶縁膜１１０はトレンチ１０６の底面１０６ｂおよび側面１０６ｓにおいてほぼ均一な膜厚となる。堆積法としては、等方性の高い成膜法が好ましい。異方性が高い場合、トレンチ１０６の側壁の上方において、膜が庇状に成長し、膜厚の均一性が損なわれる。等方性は高い場合には、ゲート絶縁膜１１０がトレンチ１０６の側面（熱酸化膜１４１および絶縁膜１１７の露出面）に沿って形成される。なお、絶縁膜１１７のエピ基板ＥＰに近い位置での表面（側面）は、異方性ドライエッチ工程時に切り立っており、トレンチ１０６の内側にゲート絶縁膜１１０がはみ出すことはない。
【００７７】
ゲート絶縁膜１１０は、例えば、熱ＣＶＤ法により形成されたＳｉＯ２膜からなる。ゲート絶縁膜１１０の厚さは、例えば、０．００５〜０．１５μｍ程度である。
【００７８】
次に、図２４、図２５に示すように、ゲート絶縁膜１１０上に、ｎ型の多結晶シリコン膜１１１Ａを形成する。図２５に示すように、ゲート電極１１１となるｎ型の多結晶シリコン膜１１１Ａはゲート絶縁膜１１０の表面に沿って堆積される。ゲート絶縁膜１１０は、点Ｐ２より上において、絶縁膜１１７の側面に沿って形成されているため、ゲート電極１１１は、エピ基板ＥＰの表面に沿って形成されない。このため、エピ基板ＥＰの表面とゲート電極１１１との距離が大きくなり、電界が緩和され耐圧が向上する。また、ゲート絶縁膜１１０は、トレンチ１０６の内側にはみ出すように形成されていないため、ｎ型の多結晶シリコン膜１１１Ａの堆積時にボイドを生じず、機械的信頼性が向上する。ｎ型の多結晶珪素（Ｓｉ）膜１１１Ａの厚さは、例えば０．０１〜４μｍ程度である。
【００７９】
次に、図２６に示すように、多結晶シリコン膜１１１Ａ上にマスクＭ１７を形成する。ここでは、マスク材料として有機材料のレジスト膜を用いる。マスクＭ１７は、ゲート電極１１１の形成部に残存させる。マスクＭ１７で覆われた領域以外のｎ型の多結晶シリコン膜１１１Ａをドライエッチングにより除去することにより、ゲート電極１１１を形成する。この時、ＪＦＥＴ領域（Ｓ３）の上方の多結晶シリコン膜１１１Ａをドライエッチングによって除去してもよい。但し、ＪＦＥＴ領域（Ｓ３）の上方の多結晶シリコン膜１１１Ａを残存させることで、コストや歩留りの観点において有利である。例えば、マスクずれにより、ＪＦＥＴ領域（Ｓ３）のみならず、トレンチ１０６上の多結晶シリコン膜１１１Ａが除去された場合には、不良となり、歩留りが低下する。また、前述したとおり、本実施の形態においては、絶縁膜１１７により、ＪＦＥＴ領域（Ｓ３）上にゲート電極１１１が配置されていても耐圧が確保される。
【００８０】
次に、図２７に示すように、ゲート電極１１１およびゲート絶縁膜１１０上に、例えばプラズマＣＶＤ法によりＳｉＯ２よりなる間絶縁膜１１２を形成する。
【００８１】
次に、図２８に示すように、層間絶縁膜１１２上にマスクＭ１８を形成する。ここでは、マスク材料として有機材料のレジスト膜を用いる。マスクＭ１８は、ｎ＋＋型のソース領域１０３とｐ＋＋型のボディ層電位固定領域１０９の境界上を含む領域に開口部を有する。マスクＭ１８の開口部の層間絶縁膜１１２、ゲート絶縁膜１１０および絶縁膜１１７をドライエッチングプロセスを用いて除去することにより、ｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層電位固定領域１０９を露出するコンタクトホールを形成する。
【００８２】
次に、マスクＭ１８を除去した後、図２９に示すように、コンタクトホールの底面に露出しているｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層電位固定領域１０９のそれぞれの表面に金属シリサイド層１１３を形成する。
【００８３】
例えば、図示は省略するが、層間絶縁膜１１２およびコンタクトホールの内部（側面および底面）を覆うように、スパッタリング法により金属膜として、ニッケル（Ｎｉ）膜を堆積する。この金属膜の厚さは、例えば０．０５μｍ程度である。続いて、６００〜１０００℃のシリサイド化熱処理を施すことにより、コンタクトホールの底面において金属膜とエピ基板ＥＰ（ｎ＋＋型のソース領域１０３およびｐ＋＋型のボディ層電位固定領域１０９）とを反応させる。次いで、未反応の金属膜をウェットエッチングにより除去する。ウェットエッチングには、例えば硫酸過水が用いられる。次に、図示は省略するが、マスク（レジスト膜）を用いて、ゲート電極１１１上の層間絶縁膜１１２を除去し、ゲート電極１１１に達するコンタクトホールを形成する。
【００８４】
次に、図３０に示すように、コンタクトホールの内部を含む層間絶縁膜１１２上に、金属膜として、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜をスパッタリング法により堆積する。アルミニウム（Ａｌ）膜の厚さは、例えば２．０μｍ以上が好ましい。続いて、上記積層膜を加工することにより、ソース配線用電極１１４（図１の“２”）およびゲート配線用電極（図１の“８”）を形成する（図１参照）。ソース配線用電極１１４（図１の“２”）は、コンタクトホール内の金属シリサイド層１１３を介してｎ＋＋型のソース領域１０３の一部およびｐ＋＋型のボディ層電位固定領域１０９と電気的に接続される。また、ゲート配線用電極（図１の“８”）は、ゲート電極１１１とコンタクトホールを通して電気的に接続される。
【００８５】
次に、図示は省略するが、ゲート配線用電極（図１の“８”）およびソース配線用電極１１４（図１の“２”）上に、パッシベーション膜としてＳｉＯ２膜もしくはポリイミド膜を堆積させる。
【００８６】
次に、図示は省略するが、パッシベーション膜を加工して、ソース電極開口部７とゲート電極開口部５を形成する（図１参照）。
【００８７】
次に、図示は省略するが、エピ基板ＥＰの裏面のｎ＋型のドレイン領域１０８上に、例えばスパッタリング法により金属膜を堆積する。この金属膜の厚さは、例えば０．１μｍ程度である。
【００８８】
次に、図３１に示すように、レーザーシリサイド化熱処理を施すことにより、上記金属膜とｎ＋型のドレイン領域１０８と反応させて、ｎ＋型のドレイン領域１０８を覆うように金属シリサイド層１１５を形成する。続いて、金属シリサイド層１１５を覆うように、ドレイン配線用電極１１６を形成する。ドレイン配線用電極１１６として、例えばＴｉ膜とＮｉ膜と金（Ａｕ）膜の積層膜をスパッタリング法により堆積する。ドレイン配線用電極１１６の膜厚は、０．５〜１μｍ程度である。
【００８９】
その後、ソース配線用電極１１４（図１の“２”）、ゲート配線用電極（図１の“８”）およびドレイン配線用電極１１６と、外部配線をそれぞれ電気的に接続する。
【００９０】
（実施の形態２）
本実施の形態においては、トレンチの側面と底面との交差部である角部をラウンド化する。
【００９１】
[構造説明]
図３２および図３３は、本実施の形態の半導体装置の構成を示す断面図である。図３３は、図３２のトレンチの近傍の構成を示す拡大断面図である。
【００９２】
図３２および図３３に示すように、本実施の形態の半導体装置においては、トレンチ１０６の側面１０６ｓと底面１０６ｂとの交差部である角部がラウンド化している。別の言い方をすれば、トレンチ１０６の側面１０６ｓと底面１０６ｂとの交差部に曲面を有する。このように、曲面を形成することで、ゲート電圧の印加時における、トレンチ１０６の底面の角部への電界集中を緩和することができ、ゲート絶縁膜の耐圧を向上することができる。なお、トレンチ１０６の底面の角部の構成以外は、実施の形態１の場合と同様である。
【００９３】
[製法説明]
図３４〜図３６を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図３４〜図３６は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、実施の形態１の場合と同様の工程については、その詳細な説明を省略する。
【００９４】
まず、実施の形態１において、図９〜図１７を参照しながら説明したように、エピ基板ＥＰ上に、トレンチ１０６の形成部に開口部ＯＡを有する絶縁膜１１７（マスクＭ１６）を形成する。開口部ＯＡの底面には、ｎ＋＋型のソース領域１０３、ｎ＋型の電流拡散層１０５、およびこれらの間のｐ型のボディ層１０２が露出している（図１５参照）。
【００９５】
マスク材料としては絶縁膜１１７を用いる。具体的には、絶縁膜１１７として、ＳｉＯ２膜、ＳｉＮ膜などを用いることができる。ここでは、マスク材料としてＳｉＯ２膜を用いる。絶縁膜１１７（マスクＭ１６）の厚さは、例えば０．５〜４μｍ程度である。
【００９６】
次に、図３４に示すように、熱酸化によって絶縁膜１１７（マスクＭ１６）の開口部ＯＡに熱酸化膜１４１を形成する。このとき、図３４に示すように、絶縁膜１１７（マスクＭ１６）の下にも開口部ＯＡに近い部分は酸化が進み、開口部ＯＡの端部であり、かつ、絶縁膜１１７とソース領域１０３との間に潜り込むように、熱酸化膜１４１が形成される。また、開口部ＯＡの端部であり、かつ、絶縁膜１１７とｎ＋型の電流拡散層１０５との間に潜り込むように、熱酸化膜１４１が形成される。
【００９７】
さらに、本実施の形態においては、この熱酸化工程において、絶縁膜１１７（マスクＭ１６）の肩部である側壁上部がラウンド化する。また、絶縁膜１１７（マスクＭ１６）の側壁下部が開口部ＯＡの内側になだらかに傾斜する。別の言い方をすれば、開口部ＯＡの底面角部がラウンド化する。例えば、絶縁膜１１７として、ＳｉＯ２膜を用いた場合、熱酸化工程における処理温度を１２５０℃以上とした場合、上記ラウンド化が生じる。開口部ＯＡの底面角部がラウンド化することで、後述するトレンチ１０６の形成工程において、トレンチ１０６の底面角部をラウンド化することができる。
【００９８】
また、ここでは、熱酸化工程を利用して、開口部ＯＡの角部のラウンド化を行ったが、開口部形成後、ラウンド化を行い、さらに、熱酸化を行ってもよい。ラウンド化工程としては、例えば、真空あるいは不活性ガスの雰囲気で高温アニールを行い、この後、酸素雰囲気下で、熱酸化を行う。このように、工程を分けることにより、それぞれの目的に応じた処理条件を選択でき、所望の形状の熱酸化膜１４１およびトレンチ１０６を形成することができる。
【００９９】
次に、図３５に示すように、絶縁膜１１７（マスクＭ１６）の開口部ＯＡから露出した熱酸化膜１４１と、その下層のｎ＋＋型のソース領域１０３、ｐ型のボディ層１０２およびｎ＋型の電流拡散領域１０５と、を異方性ドライエッチングプロセスを用いて除去することにより、トレンチ１０６を形成する。エッチング条件としては、絶縁膜１１７（マスクＭ１６）よりＳｉＣ（ｎ＋＋型のソース領域１０３、ｐ型のボディ層１０２およびｎ＋型の電流拡散領域１０５）が早く削れるような条件でエッチングを行うことが好ましい。このエッチングに際し、開口部ＯＡの底面の両端部においては、ラウンド化した薄い絶縁膜１１７が残存しているため、ＳｉＣのエッチングが遅れ、結果的に、開口部ＯＡの底面角部のラウンド化された形状が、トレンチ１０６の底面角部に転写され、トレンチ１０６の底面角部がラウンド化される。別の言い方をすれば、トレンチ１０６の底面角部に曲面が形成される。この曲面の形状は、ＳｉＣと絶縁膜１１７と選択比に対応して、拡大または縮小される。
【０１００】
また、本実施の形態においても、実施の形態１において詳細に説明したように、トレンチ１０６の両方の肩部に熱酸化膜１４１が形成される。
【０１０１】
この後、図３６に示すように、トレンチ１０６および絶縁膜１１７上に、ＣＶＤ法などの堆積法によってゲート絶縁膜１１０を形成する。ゲート絶縁膜１１０の形成工程以降の工程については、実施の形態１と同様である（図２２〜図３１参照）。
【０１０２】
このように、本実施の形態においては、実施の形態１において詳細に説明した熱酸化膜１４１の効果に加え、トレンチ１０６の底面角部をラウンド化することで、トレンチ１０６の底面の角部への電界集中を緩和することができ、ゲート絶縁膜の耐圧をさらに向上することができる。
【０１０３】
（実施の形態３）
本実施の形態においては、開口部ＯＡから露出しているエピ基板ＥＰの熱酸化工程、エッチング工程を繰り返すことにより、トレンチ１０６の肩部に多段の熱酸化膜を形成する。
【０１０４】
[構造説明]
図３７および図３８は、本実施の形態の半導体装置の構成を示す断面図である。図３８は、図３７のトレンチの近傍の構成を示す拡大断面図である。
【０１０５】
図３７および図３８に示すように、本実施の形態の半導体装置においては、トレンチ１０６の肩部に、熱酸化膜１４１ａおよび熱酸化膜１４１ｂが形成されている。そして、熱酸化膜１４１ｂは、熱酸化膜１４１ａの下層に形成され、熱酸化膜１４１ｂのＹ方向の長さは、熱酸化膜１４１ａのＹ方向の長さより小さい。熱酸化膜１４１ａの底面は、第１傾斜面Ｓ１ａを有し、熱酸化膜１４１ｂの底面は、第２傾斜面Ｓ１ｂを有する。このように、Ｙ方向の長さの小さい熱酸化膜を下層に順次積層した構成とすることにより、トレンチ１０６の肩部がよりなだらかに傾斜することとなり、電界集中を緩和することができる。なお、トレンチ１０６の肩部の構成以外は、実施の形態１の場合と同様である。
【０１０６】
[製法説明]
図３９〜図４２を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図３９〜図４２は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、実施の形態１の場合と同様の工程については、その詳細な説明を省略する。
【０１０７】
まず、実施の形態１において、図９〜図１９を参照しながら説明したように、エピ基板ＥＰ上に、トレンチ１０６の形成部に開口部ＯＡを有する絶縁膜１１７（マスクＭ１６）を形成し、熱酸化によって絶縁膜１１７（マスクＭ１６）の開口部ＯＡに熱酸化膜１４１を形成する。例えば、１１００℃〜１４００℃の温度で１０分〜１５時間程度の処理を行う。このとき、絶縁膜１１７（マスクＭ１６）の下にも開口部ＯＡに近い部分は酸化が進み、開口部ＯＡの端部であり、かつ、絶縁膜１１７とソース領域１０３との間に潜り込むように、熱酸化膜１４１ａが形成される（図１９、図３９）。また、開口部ＯＡの端部であり、かつ、絶縁膜１１７とｎ＋型の電流拡散層１０５との間に潜り込むように、熱酸化膜１４１ａが形成される。
【０１０８】
次に、図３９に示すように、絶縁膜１１７（マスクＭ１６）の開口部ＯＡから露出した熱酸化膜１４１ａを異方性ドライエッチングプロセスを用いて除去する。これにより、エピ基板ＥＰ（熱酸化膜１４１ａの下層のｎ＋＋型のソース領域１０３、ｐ型のボディ層１０２およびｎ＋型の電流拡散領域１０５）が露出する。
【０１０９】
次に、図４０に示すように、熱酸化を行うことにより、絶縁膜１１７（マスクＭ１６）の開口部ＯＡの底面に熱酸化膜１４１ｂを形成する。例えば、１１００℃〜１４００℃の温度で３分〜５時間の熱処理を行う。このとき、熱酸化膜１４１ａの下方のエピ基板ＥＰ（熱酸化膜１４１ａの下層のｎ＋＋型のソース領域１０３、ｎ＋型の電流拡散領域１０５）も酸化される。
【０１１０】
次に、図４１に示すように、絶縁膜１１７（マスクＭ１６）の開口部ＯＡから露出した熱酸化膜１４１ｂを異方性ドライエッチングプロセスを用いて除去する。これにより、エピ基板ＥＰ（熱酸化膜１４１ａの下層のｎ＋＋型のソース領域１０３、ｐ型のボディ層１０２およびｎ＋型の電流拡散領域１０５）が露出する。ここでは、底面がｐ型のボディ層１０２中に位置するトレンチ１０６を形成する。
【０１１１】
この後、図４２に示すように、トレンチ１０６および絶縁膜１１７上に、ＣＶＤ法などの堆積法によってゲート絶縁膜１１０を形成する。ゲート絶縁膜１１０の形成工程以降の工程については、実施の形態１と同様である（図２２〜図３１参照）。
【０１１２】
なお、本実施の形態においては、熱酸化膜１４１ａおよび熱酸化膜１４１ｂよりなる２段の段差部を有する例を説明したが、３段以上の段差部を有するように構成してもよい。
【０１１３】
このように、本実施の形態においては、開口部ＯＡから露出しているエピ基板ＥＰの熱酸化工程、エッチング工程を繰り返すことにより、トレンチ１０６の肩部に多段の熱酸化膜を形成することにより、トレンチ１０６の肩部の電界集中をより緩和することができる。
【０１１４】
（実施の形態４）
実施の形態３においては、トレンチ１０６の底面が、ｐ型のボディ層１０２中に位置する半導体装置について説明したが、本実施の半導体装置においては、トレンチ１０６が、ｐ型のボディ層１０２を貫通し、ｎ−型のエピタキシャル層（ドリフト層）１０１まで到達している。
【０１１５】
[構造説明]
図４３および図４４は、本実施の形態の半導体装置の構成を示す断面図である。図４４は、図４３のトレンチの近傍の構成を示す拡大断面図である。
【０１１６】
図４３および図４４に示すように、本実施の形態の半導体装置は、ｎ＋型のＳｉＣ基板１０７と、この上に形成され、ＳｉＣよりなるｎ−型のエピタキシャル層（ドリフト層）１０１と、この上に形成されたｐ型のボディ層（チャネル層）１０２とを有する。ｎ＋型のＳｉＣ基板１０７と、この上に形成されたｎ−型のエピタキシャル層１０１とを合わせて、エピ基板ＥＰと見做すこともある。
【０１１７】
また、本実施の形態の半導体装置は、ｎ−型のエピタキシャル層１０１の上部に形成されたｎ＋＋型のソース領域１０３と、ｎ＋＋型のソース領域１０３およびｐ型のボディ層１０２を貫通するトレンチ１０６と、を有する。即ち、トレンチ１０６の側面は、ｎ＋＋型のソース領域１０３およびｐ型のボディ層１０２と接し、トレンチ１０６の底面は、ｎ−型のエピタキシャル層（ドリフト層）１０１と接する。
【０１１８】
さらに、本実施の形態の半導体装置は、トレンチ１０６上にゲート絶縁膜１１０を介して形成されたゲート電極１１１を有する。そして、トレンチ１０６の両側のｎ＋＋型のソース領域１０３上には、絶縁膜１１７が配置されている。
【０１１９】
加えて、本実施の形態の半導体装置は、ゲート電極１１１上に層間絶縁膜１１２を介して形成されたソース配線用電極１１４（図１の“２”）を有し、また、エピ基板ＥＰの裏面に形成されたドレイン配線用電極１１６を有する。
【０１２０】
ソース配線用電極１１４（図１の“２”）は、ｎ＋＋型のソース領域１０３と、このｎ＋＋型のソース領域１０３と隣接して形成されたｐ＋＋型のボディ層電位固定領域１０９と、の上に形成された金属シリサイド層１１３と、電気的に接続されている。ソース配線用電極１１４（図１の“２”）と同層に、ゲート配線用電極（図１の“８”）が形成されている（図１参照）。ドレイン配線用電極１１６は、エピ基板ＥＰの裏面に形成された、ｎ＋型のドレイン領域１０８上に金属シリサイド層１１５を介して形成されている。
【０１２１】
ここで、図４４に示すように、本実施の形態においては、トレンチ１０６の肩部に、熱酸化膜１４１ａおよび熱酸化膜１４１ｂが形成されている。熱酸化膜１４１ａおよび熱酸化膜１４１ｂの構成は、実施の形態３で説明したとおりである。また、本実施の形態の半導体装置においては、トレンチ１０６の側面１０６ｓと底面１０６ｂとの交差部である角部がラウンド化している。本実施の形態によれば、トレンチ１０６の肩部や底面の角部への電界集中を緩和することができ、ゲート絶縁膜の耐圧を向上することができる。
【０１２２】
[製法説明]
図４５〜図４８を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図４５〜図４８は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、実施の形態１や３と同様の工程については、その詳細な説明を省略する。
【０１２３】
まず、図４５に示すように、エピ基板ＥＰ（ｎ−型のエピタキシャル層１０１）中にｐ型不純物をイオン注入することにより、ｐ型のボディ層（チャネル層）１０２を形成する。なお、この際、素子形成領域の外周（周辺形成領域）にｐ型のフローティング・フィールド・リミッティング・リングを形成してもよい（図１参照）。
【０１２４】
次に、ｐ型のボディ層（チャネル層）１０２上に、選択的にマスク（図示せず）を形成し、ｐ型のボディ層１０２中に、ｎ型不純物をイオン注入することにより、ｎ＋＋型のソース領域１０３を形成する。なお、この際、フローティング・フィールド・リミッティング・リングの外周に位置するガードリングを形成してもよい（図１参照）。
【０１２５】
次に、ｐ型のボディ層（チャネル層）１０２上に、選択的にマスク（図示せず）を形成し、ｐ型のボディ層１０２中に、ｎ型不純物をイオン注入することにより、ｐ＋＋型のボディ層電位固定領域１０９を形成する。ｐ＋＋型のボディ層電位固定領域１０９は、ｎ＋＋型のソース領域１０３と隣接して配置される。
【０１２６】
次に、エピ基板ＥＰ上に、トレンチ１０６の形成部に開口部ＯＡを有する絶縁膜１１７（マスクＭ１６）を形成し（図１５参照）、熱酸化によって絶縁膜１１７（マスクＭ１６）の開口部ＯＡに熱酸化膜１４１ａを形成する（図４６）。例えば、１１００℃〜１４００℃の温度で１０分〜１５時間程度の処理を行う。このとき、絶縁膜１１７（マスクＭ１６）の下にも開口部ＯＡに近い部分は酸化が進み、開口部ＯＡの端部であり、かつ、絶縁膜１１７とソース領域１０３との間に潜り込むように、熱酸化膜１４１ａが形成される（図４６）。さらに、例えば、絶縁膜１１７として、ＳｉＯ２膜を用いた場合、熱酸化工程における処理温度を１２５０℃以上とした場合、開口部ＯＡの底面角部がラウンド化する。
【０１２７】
次に、図４７に示すように、絶縁膜１１７（マスクＭ１６）の開口部ＯＡから露出した熱酸化膜１４１ａを異方性ドライエッチングプロセスを用いて除去する。これにより、エピ基板ＥＰ（熱酸化膜１４１ａの下層のｎ＋＋型のソース領域１０３）が露出する。
【０１２８】
次に、熱酸化を行うことにより、絶縁膜１１７（マスクＭ１６）の開口部ＯＡの底面に熱酸化膜１４１ｂを形成する。例えば、１１００℃〜１４００℃の温度で３分〜５時間の熱処理を行う。このとき、熱酸化膜１４１ｂの下方のエピ基板ＥＰ（熱酸化膜１４１ａの下層のｎ＋＋型のソース領域１０３）も酸化される。
【０１２９】
次に、図４８に示すように、絶縁膜１１７（マスクＭ１６）の開口部ＯＡから露出した熱酸化膜１４１ｂを異方性ドライエッチングプロセスを用いて除去する。これにより、エピ基板ＥＰ（熱酸化膜１４１ａの下層のｎ＋＋型のソース領域１０３）が露出する。ここでは、底面がｐ型のボディ層１０２を貫通し、ｎ−型のエピタキシャル層１０１まで到達するトレンチ１０６を形成する（図４８）。ここで、開口部ＯＡの底面角部のラウンド化された形状が、トレンチ１０６の底面角部に転写され、トレンチ１０６の底面角部がラウンド化される。
【０１３０】
この後、トレンチ１０６および絶縁膜１１７上に、ＣＶＤ法などの堆積法によってゲート絶縁膜１１０を形成する。ゲート絶縁膜１１０の形成工程以降の工程については、実施の形態１と同様である。
【０１３１】
このように、本実施の形態においては、開口部ＯＡから露出しているエピ基板ＥＰの熱酸化工程、エッチング工程を繰り返すことにより、トレンチ１０６の肩部に多段の熱酸化膜を形成することにより、トレンチ１０６の肩部の電界集中をより緩和することができる。
【０１３２】
また、本実施の形態の半導体装置においては、トレンチ１０６の底面の角部がラウンド化され、トレンチ１０６の底面の角部への電界集中を緩和することができ、ゲート絶縁膜の耐圧を向上することができる。
【０１３３】
（実施の形態５）
実施の形態１（図３）においては、エピ基板ＥＰの表面を（０００１）珪素面としたが、（０００１）炭素面としてもよい。
【０１３４】
[構造説明]
図４９および図５０は、本実施の形態の半導体装置の構成を示す断面図である。図５０は、図４９のトレンチの近傍の構成を示す拡大断面図である。
【０１３５】
図４９および図５０に示すように、本実施の形態の半導体装置においては、エピ基板ＥＰの表面を（０００１）炭素面としたため、トレンチ１０６の肩部の熱酸化膜１４１の形状が、Ｙ方向よりも深さ方向に長くなっている。
【０１３６】
具体的には、ｎ＋＋型のソース領域１０３の表面Ｓ２を（０００１）炭素面とした場合、ｎ＋＋型のソース領域１０３の表面Ｓ２と傾斜面Ｓ１とのなす角θ１は、１００°〜１１７°程度となり、傾斜面Ｓ１とトレンチ１０６の側面１０６ｓとのなす角θ２は、１５３°〜１７０°程度となる。
【０１３７】
本実施の形態の熱酸化膜１４１によっても、トレンチ１０６の肩部が傾斜することとなり、電界集中を緩和することができる。なお、トレンチ１０６の肩部の熱酸化膜１４１の構成以外は、実施の形態１の場合と同様である。
【０１３８】
[製法説明]
図５１、図５２を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図５１、図５２は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、実施の形態１の場合と同様の工程については、その詳細な説明を省略する。
【０１３９】
まず、実施の形態１の場合と同様に、ＳｉＣ基板１０７を準備する。但し、実施の形態１においてはＳｉＣ基板１０７の表面を（０００１）珪素面としたが、本実施の形態においては、（０００１）炭素面とする。次いで、実施の形態１の場合と同様にして、ＳｉＣ基板１０７上に、エピタキシャル成長法を用いて炭化珪素（ＳｉＣ）よりなるｎ−型のエピタキシャル層１０１を形成する。この場合、ｎ−型のエピタキシャル層１０１の表面は、（０００１）炭素面となる。このように、本実施の形態においては、その表面が、（０００１）炭素面のエピ基板ＥＰとなる。
【０１４０】
次に、実施の形態１において、図９〜図１７を参照しながら説明したように、エピ基板ＥＰ上に、トレンチ１０６の形成部に開口部ＯＡを有する絶縁膜１１７（マスクＭ１６）を形成する。開口部ＯＡの底面には、ｎ＋＋型のソース領域１０３、ｎ＋型の電流拡散層１０５、およびこれらの間のｐ型のボディ層１０２が露出している（図１５参照）。
【０１４１】
マスク材料としては絶縁膜１１７を用いる。具体的には、絶縁膜１１７として、ＳｉＯ２膜、ＳｉＮ膜などを用いることができる。ここでは、マスク材料としてＳｉＯ２膜を用いる。絶縁膜１１７（マスクＭ１６）の厚さは、例えば０．５〜４μｍ程度である。
【０１４２】
次に、図５１に示すように、熱酸化によって絶縁膜１１７（マスクＭ１６）の開口部ＯＡに熱酸化膜１４１を形成する。このとき、絶縁膜１１７（マスクＭ１６）の下にも開口部ＯＡに近い部分は酸化が進み、開口部ＯＡの端部であり、かつ、絶縁膜１１７とソース領域１０３との間に潜り込むように、熱酸化膜１４１が形成される。また、開口部ＯＡの端部であり、かつ、絶縁膜１１７とｎ＋型の電流拡散層１０５との間に潜り込むように、熱酸化膜１４１が形成される。さらに、本実施の形態においては、エピ基板ＥＰの表面に平行な方向への酸化が遅く、表面に垂直な方向への酸化が速いために、実施の形態１（図４）と比較し、エピ基板ＥＰの表面とのなす角（θ１）が急な傾斜面Ｓ１が形成される。
【０１４３】
次に、図５２に示すように、絶縁膜１１７（マスクＭ１６）の開口部ＯＡから露出した熱酸化膜１４１と、その下層のｎ＋＋型のソース領域１０３、ｐ型のボディ層１０２およびｎ＋型の電流拡散領域１０５と、を異方性ドライエッチングプロセスを用いて除去することにより、トレンチ１０６を形成する。熱酸化膜１４１のエッチングの際に、絶縁膜１１７（マスクＭ１６）もエッチングされ得るため、絶縁膜１１７（マスクＭ１６）は熱酸化膜１４１より十分に厚くすることが好ましい。絶縁膜１１７（マスクＭ１６）の厚さは、例えば０．５〜４μｍであり、熱酸化膜１４１の厚さは、１０ｎｍ〜３００ｎｍである。
【０１４４】
この後、トレンチ１０６および絶縁膜１１７上に、ＣＶＤ法などの堆積法によってゲート絶縁膜１１０を形成する。ゲート絶縁膜１１０の形成工程以降の工程については、実施の形態１と同様である（図２２〜図３１参照）。
【０１４５】
本実施の形態においては、例えば、実施の形態３（図３７、図３８）のように多段の熱酸化膜を形成する場合と比較し、短工程で、Ｙ方向よりも深さ方向に長い熱酸化膜１４１を形成することができる。この形状の場合、最も鋭角で電界が集中する点が厚い絶縁膜で完全に被覆された点Ｐ１（図５０）となるため、耐圧を向上することができる。
【０１４６】
（実施の形態６）
本実施の形態では、上記実施の形態１〜５の半導体装置を備えた電力変換装置について説明する。図５３は、本実施の形態の電力変換装置（インバータ）の一例を示す回路図である。
【０１４７】
図５３に示すように、インバータ８０２はスイッチング素子であるＳｉＣパワーＭＩＳＦＥＴ８０４と、ダイオード８０５とを有する。各単相において、電源電圧（Ｖｃｃ）と負荷（例えばモータ）８０１の入力電位との間にＳｉＣパワーＭＩＳＦＥＴ８０４とダイオード８０５とが逆並列に接続されており（上アーム）、負荷８０１の入力電位と接地電位（ＧＮＤ）との間にもＳｉＣパワーＭＩＳＦＥＴ８０４とダイオード８０５とが逆並列に接続されている（下アーム）。つまり、負荷８０１では各単相に２つのＳｉＣパワーＭＩＳＦＥＴ８０４と２つのダイオード８０５が設けられており、３相で６つのスイッチング素子８０４と６つのダイオード８０５が設けられている。そして、個々のＳｉＣパワーＭＩＳＦＥＴ８０４のゲート電極には制御回路８０３が接続されており、この制御回路８０３によってＳｉＣパワーＭＩＳＦＥＴ８０４が制御されている。従って、制御回路８０３でインバータ８０２を構成するＳｉＣパワーＭＩＳＦＥＴ８０４を流れる電流を制御することにより、負荷８０１を駆動することができる。
【０１４８】
インバータ８０２を構成するＳｉＣパワーＭＩＳＦＥＴ８０４の機能について以下に説明する。負荷８０１、例えばモータを制御駆動させるためには所望の電圧の正弦波を負荷８０１に入力する必要がある。制御回路８０３はＳｉＣパワーＭＩＳＦＥＴ８０４を制御し、矩形波のパルス幅を動的に変化させるパルス幅変調動作を行っている。出力された矩形波はインダクタを経ることで、平滑化され、擬似的な所望の正弦波となる。ＳｉＣパワーＭＩＳＦＥＴ８０４は、このパルス幅変調動作を行うための矩形波を作り出す機能を有している。
【０１４９】
このように、実施の形態６によれば、ＳｉＣパワーＭＩＳＦＥＴ８０４に、上記実施の形態１〜５において説明した半導体装置を用いることにより、例えば、ＳｉＣパワーＭＩＳＦＥＴ８０４が高性能な分、インバータなどの電力変換装置を高性能化することができる。また、ＳｉＣパワーＭＩＳＦＥＴ８０４に長期信頼性があるので、インバータなどの電力変換装置の使用年数を長期化できる。
【０１５０】
また、電力変換装置は、３相モータシステムを用いることができる。前述の図５３に示した負荷８０１は３相モータであり、インバータ８０２に、上記実施の形態１〜５において説明した半導体装置を備えた電力変換装置を用いることにより、３相モータシステムの高性能化、使用年数の長期化を実現することができる。
【０１５１】
（実施の形態７）
本実施の形態では、上記実施の形態１〜５の半導体装置を備えた電力変換装置について説明する。図５４は、本実施の形態の電力変換装置（インバータ）の一例を示す回路図である。
【０１５２】
図５４に示すように、インバータ９０２はスイッチング素子であるＳｉＣパワーＭＩＳＦＥＴ９０４を有する。各単相において、電源電圧（Ｖｃｃ）と負荷（例えばモータ）９０１の入力電位との間にＳｉＣパワーＭＩＳＦＥＴ９０４が接続されており（上アーム）、負荷９０１の入力電位と接地電位（ＧＮＤ）との間にもＳｉＣパワーＭＩＳＦＥＴ９０４が接続されている（下アーム）。つまり、負荷９０１では各単相に２つのＳｉＣパワーＭＩＳＦＥＴ９０４が設けられており、３相で６つのスイッチング素子９０４が設けられている。そして、個々のＳｉＣパワーＭＩＳＦＥＴ９０４のゲート電極には制御回路９０３が接続されており、この制御回路９０３によってＳｉＣパワーＭＩＳＦＥＴ９０４が制御されている。従って、制御回路９０３でインバータ９０２を構成するＳｉＣパワーＭＩＳＦＥＴ９０４を流れる電流を制御することにより、負荷９０１を駆動することができる。
【０１５３】
インバータ９０２を構成するＳｉＣパワーＭＩＳＦＥＴ９０４の機能について以下に説明する。本実施の形態でも、ＳｉＣパワーＭＩＳＦＥＴの機能の１つとして、実施の形態６の場合と同様にパルス幅変調動作を行うための矩形波を作り出す機能を有している。さらに、本実施の形態では、ＳｉＣパワーＭＩＳＦＥＴは実施の形態６のダイオード８０５の役割も担う。インバータ９０２において、例えばモータのように負荷９０１にインダクタンスを含む場合、ＳｉＣパワーＭＩＳＦＥＴ９０４をオフしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない（還流電流）。実施の形態６ではダイオード８０５がこの役割を担う。一方、本実施の形態ではこの役割をＳｉＣパワーＭＩＳＦＥＴ９０４が担う。すなわち、同期整流駆動が用いられる。ここで、同期整流駆動とは、還流時にＳｉＣパワーＭＩＳＦＥＴ９０４のゲートをオンし、ＳｉＣパワーＭＩＳＦＥＴ９０４を逆導通させる方法である。
【０１５４】
したがって、還流時導通損失はダイオードの特性ではなく、ＳｉＣパワーＭＩＳＦＥＴ９０４の特性で決まる。また、同期整流駆動を行う場合、上下アームが短絡することを防ぐため、上下のＳｉＣパワーＭＩＳＦＥＴが共にオフとなる不動作時間が必要となる。この不動作時間の間はＳｉＣパワーＭＩＳＦＥＴ９０４のドリフト層とｐ型ボディ層によって形成される内蔵ＰＮダイオードが駆動する。ただし、ＳｉＣはキャリアの走行距離がＳｉより短く、不動作時間の間の損失は小さい。例えば、実施の形態６のダイオード８０５をＳｉＣショットキーバリアダイオードとした場合と、同等である。
【０１５５】
このように、本実施の形態によれば、ＳｉＣパワーＭＩＳＦＥＴ９０４に上記実施の形態１〜５の半導体装置を用いることにより、例えば、ＳｉＣパワーＭＩＳＦＥＴ９０４が高性能な分、還流時の損失も小さくできる。また、ダイオードを使わないため、インバータなどの電力変換装置を小型化することができる。さらに、ＳｉＣパワーＭＩＳＦＥＴ９０４に長期信頼性があるので、インバータなどの電力変換装置の使用年数を長期化できる。
【０１５６】
また、電力変換装置は、３相モータシステムに用いることができる。前述の図５４に示した負荷９０１は３相モータであり、インバータ９０２に、前述の実施の形態１から実施の形態５において説明した半導体装置を備えた電力変換装置を用いることにより、３相モータシステムの高性能化、使用年数の長期化を実現することができる。
【０１５７】
（実施の形態８）
本実施の形態では、上記実施の形態６、７で示した３相モータシステムを備えた、ハイブリット自動車、電気自動車、燃料電池自動車などの自動車について説明する。図５５は、本実施の形態の電気自動車の構成の一例を示す概略図であり、図５６は、本実施の形態の昇圧コンバータの一例を示す回路図である。
【０１５８】
図５５に示すように、電気自動車は、駆動輪１００１ａおよび駆動輪１００１ｂが接続された駆動軸１００２に動力を入出力可能とする３相モータ１００３と、３相モータ１００３を駆動するためのインバータ１００４と、バッテリ１００５と、を備える。さらに、この電気自動車は、昇圧コンバータ１００８と、リレー１００９と、電子制御ユニット１０１０と、を備え、昇圧コンバータ１００８は、インバータ１００４が接続された電力ライン１００６と、バッテリ１００５が接続された電力ライン１００７とに接続されている。
【０１５９】
３相モータ１００３は、永久磁石が埋め込まれたロータと、３相コイルが巻回されたステータとを備えた同期発電電動機である。インバータ１００４には、上記実施の形態６、７において説明したインバータを用いることができる。
【０１６０】
昇圧コンバータ１００８は、図５６に示すように、インバータ１０１３に、リアクトル１０１１および平滑用コンデンサ１０１２が接続された構成からなる。インバータ１０１３は、例えば、上記実施の形態７において説明したインバータと同様であり、インバータ内の素子構成も同じである。本実施の形態では、例えば、上記実施の形態７と同じようにＳｉＣパワーＭＩＳＦＥＴ１０１４で構成された場合を示している（図５６）。
【０１６１】
図５５の電子制御ユニット１０１０は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、３相モータ１００３のロータ位置を検出するセンサからの信号、またはバッテリ１００５の充放電値などを受信する。そして、インバータ１００４、昇圧コンバータ１００８、およびリレー１００９を制御するための信号を出力する。
【０１６２】
このように、本実施の形態によれば、電力変換装置であるインバータ１００４および昇圧コンバータ１００８に、上記実施の形態６、７において説明した電力変換装置を用いることができる。また、３相モータ１００３、およびインバータ１００４などからなる３相モータシステムに、上記実施の形態６、７において説明した３相モータシステムを用いることができる。これにより、電気自動車の省エネルギー化、小型化、軽量化、省スペース化を図ることができる。
【０１６３】
なお、本実施の形態においては、電気自動車について説明したが、エンジンも併用するハイブリット自動車、バッテリ１００５が燃料電池スタックとなった燃料電池自動車にも同様に、上述の各実施の形態の３相モータシステムを適用することができる。
【０１６４】
（実施の形態９）
本実施の形態では、上記実施の形態６、７で示した３相モータシステムを備えた、鉄道車両について説明する。図５７は、本実施の形態の鉄道車両に備えられるコンバータおよびインバータの一例を示す回路図である。
【０１６５】
図５７に示すように、鉄道車両には架線ＯＷ（例えば２５ｋＶ）からパンタグラフＰＧを介して電力が供給される。トランス１１０９を介して電圧が１．５ｋＶまで降圧され、コンバータ１１０７で交流から直流に変換される。さらに、キャパシタ１１０８を介してインバータ１１０２で直流から交流に変換されて、負荷１１０１である３相モータを駆動する。コンバータ１１０７内の素子構成は上記実施の形態６のようにＳｉＣパワーＭＩＳＦＥＴおよびダイオードを併用してもよく、また上記実施の形態７のようにＳｉＣパワーＭＩＳＦＥＴ単独でもよい。本実施の形態においては、例えば、実施の形態７のＳｉＣパワーＭＩＳＦＥＴ１１０４で構成された場合を示している。なお、図５７では、上記実施の形態６、７において説明した制御回路は省略している。また、図中、符号ＲＴは線路、符号ＷＨは車輪を示す。
【０１６６】
このように、本実施の形態によればコンバータ１１０７に、上記実施の形態６、７において説明した電力変換装置を用いることができる。また、負荷１１０１、インバータ１１０２、および制御回路からなる３相モータシステムに、上記実施の形態６、７において説明した３相モータシステムを用いることができる。これにより、鉄道車両の省エネルギー化、床下部品の小型化および軽量化を図ることができる。
【０１６７】
上記実施の形態６〜９に示すように、上記実施の形態１〜５の半導体装置をスイッチング素子として電力変換装置に組み込んでもよい。また、この電力変換装置で直流電力を交流電力に変換し、３相モータを駆動する３相モータシステムとしてもよい。また、この３相モータシステムで車輪を駆動し、自動車に適用してもよい。または、この３相モータシステムで車輪を駆動し、鉄道車両に適用してもよい。
【０１６８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１６９】
例えば、実施の形態１〜５の半導体装置の構成を適宜組み合わせた半導体装置としてもよい。例えば、実施の形態４に実施の形態５の熱酸化膜を適用してもよい。また、実施の形態２のトレンチの底面角部のラウンド化を、実施の形態３の半導体装置に適用してもよい。また、実施の形態１のデバイス構造を実施の形態４のデバイス構造としてもよい。
【０１７０】
また、各部の材質、導電型、および製造条件等は前述した実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。ここで、説明の都合上、半導体基板および半導体膜の導電型を固定して説明したが、前述した実施の形態に記載した導電型には限定されない。
【０１７１】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【０１７２】
１  半導体装置（半導体チップ）
２  ソース配線用電極
３  フローティング・フィールド・リミッティング・リング
４  ガードリング
５  ゲート電極開口部
７  ソース電極開口部
８  ゲート配線用電極
１０１  エピタキシャル層
１０２  ｐ型のボディ層
１０３  ソース領域
１０５  電流拡散層
１０６  トレンチ
１０７  ＳｉＣ基板
１０８  ドレイン領域
１０９  ボディ層電位固定領域
１１０  ゲート絶縁膜
１１１  ゲート電極
１１１Ａ  多結晶シリコン膜
１１２  層間絶縁膜
１１３  金属シリサイド層
１１４  ソース配線用電極
１１５  金属シリサイド層
１１６  ドレイン配線用電極
１１７  絶縁膜
１４１  熱酸化膜
１４１ａ  熱酸化膜
１４１ｂ  熱酸化膜
８０１  負荷
８０２  インバータ
８０３  制御回路
８０４  パワーＭＩＳＦＥＴ（スイッチング素子）
８０５  ダイオード
９０１  負荷
９０２  インバータ
９０３  制御回路
９０４  パワーＭＩＳＦＥＴ（スイッチング素子）
１００１ａ  駆動輪
１００１ｂ  駆動輪
１００２  駆動軸
１００３  ３相モータ
１００４  インバータ
１００５  バッテリ
１００６  電力ライン
１００７  電力ライン
１００８  昇圧コンバータ
１００９  リレー
１０１０  電子制御ユニット
１０１１  リアクトル
１０１２  平滑用コンデンサ
１０１３  インバータ
１０１４  パワーＭＩＳＦＥＴ
１１０１  負荷
１１０２  インバータ
１１０４  パワーＭＩＳＦＥＴ
１１０７  コンバータ
１１０８  キャパシタ
１１０９  トランス
ＥＰ  エピ基板
ＩＬ  合成絶縁膜
Ｌ  法線
Ｍ１１〜Ｍ１８  マスク
ＯＡ  開口部
ＯＷ  架線
Ｐ１〜Ｐ５  点
ＰＧ  パンタグラフ
ｒ１  曲率半径
ｒ２  曲率半径
ＲＴ  線路
Ｓ１  傾斜面
Ｓ１ａ  第１傾斜面
Ｓ１ｂ  第２傾斜面
Ｓ２  表面
Ｓ３  表面
Ｔ  膜厚
Ｔａ  膜厚
Ｔｚ  膜厚
ＷＨ  車輪
【図１】
2019195030.tif 000003
【図２】
2019195030.tif 000004
【図３】
2019195030.tif 000005
【図４】
2019195030.tif 000006
【図５】
2019195030.tif 000007
【図６】
2019195030.tif 000008
【図７】
2019195030.tif 000009
【図８】
2019195030.tif 000010
【図９】
2019195030.tif 000011
【図１０】
2019195030.tif 000012
【図１１】
2019195030.tif 000013
【図１２】
2019195030.tif 000014
【図１３】
2019195030.tif 000015
【図１４】
2019195030.tif 000016
【図１５】
2019195030.tif 000017
【図１６】
2019195030.tif 000018
【図１７】
2019195030.tif 000019
【図１８】
2019195030.tif 000020
【図１９】
2019195030.tif 000021
【図２０】
2019195030.tif 000022
【図２１】
2019195030.tif 000023
【図２２】
2019195030.tif 000024
【図２３】
2019195030.tif 000025
【図２４】
2019195030.tif 000026
【図２５】
2019195030.tif 000027
【図２６】
2019195030.tif 000028
【図２７】
2019195030.tif 000029
【図２８】
2019195030.tif 000030
【図２９】
2019195030.tif 000031
【図３０】
2019195030.tif 000032
【図３１】
2019195030.tif 000033
【図３２】
2019195030.tif 000034
【図３３】
2019195030.tif 000035
【図３４】
2019195030.tif 000036
【図３５】
2019195030.tif 000037
【図３６】
2019195030.tif 000038
【図３７】
2019195030.tif 000039
【図３８】
2019195030.tif 000040
【図３９】
2019195030.tif 000041
【図４０】
2019195030.tif 000042
【図４１】
2019195030.tif 000043
【図４２】
2019195030.tif 000044
【図４３】
2019195030.tif 000045
【図４４】
2019195030.tif 000046
【図４５】
2019195030.tif 000047
【図４６】
2019195030.tif 000048
【図４７】
2019195030.tif 000049
【図４８】
2019195030.tif 000050
【図４９】
2019195030.tif 000051
【図５０】
2019195030.tif 000052
【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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