(57)【要約】      （修正有）【課題】ゲート線を速やかに選択状態又は非選択状態に遷移させる。【解決手段】複数の駆動回路は、所定のサイクルで第１の電位又は第１の電位よりも低い第２の電位となるＭ相（Ｍは３以上の自然数）の駆動用信号ＧＣＫ１〜ＧＣＫ４が供給され、駆動用信号ＧＣＫ１に応じて第１の電位又は第２の電位を基準に電位が変化するｎｅｔＡ（ｎ）と、ゲート線ＧＬ（ｎ）を選択状態又は非選択状態に切り替える出力回路部を有し、出力回路部が含む第１の出力用スイッチング素子は、駆動回路とは異なる第１の駆動回路のｎｅｔＡ（ｎ＋１）と接続されたゲート電極と、駆動用信号ＧＣＫ１が供給されるドレイン電極と、ゲート線ＧＬ（ｎ）と接続されたソース電極とを有し、ゲート線ＧＬ（ｎ）が非選択状態又は選択状態に切り替えられる際のｎｅｔＡ（ｎ＋１）の電位と、ｎｅｔＡ（ｎ＋１）の基準となる電位との電位差は、第１の電位と第２の電位との電位差以上である。【選択図】図５Ａ
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【特許請求の範囲】
【請求項１】
複数のゲート線を有する表示パネルと、
前記複数のゲート線のそれぞれに対応して設けられる複数の駆動回路であって、供給される制御信号を用いて前記複数のゲート線を順次走査する前記複数の駆動回路を有する駆動部と、を備え、
前記制御信号は、所定のサイクルで、第１の電位又は前記第１の電位よりも低い第２の電位となり、位相が互いに異なるＭ相（Ｍは３以上の自然数）の駆動用信号を含み、
前記複数の駆動回路のそれぞれは、
一の駆動用信号に応じて電位が変化する内部配線と、
対応するゲート線を選択状態又は非選択状態に切り替える出力回路部と、を有し、
一の駆動回路において、
前記内部配線は、前記第１の電位又は前記第２の電位を基準として電位が変化し、
前記出力回路部は、少なくとも１つの第１の出力用スイッチング素子を含み、
前記第１の出力用スイッチング素子は、前記複数の駆動回路のうち当該駆動回路とは異なる第１の駆動回路の前記内部配線と接続されたゲート電極と、前記一の駆動用信号が供給されるドレイン電極と、前記対応するゲート線と接続されたソース電極とを有し、
前記対応するゲート線が非選択状態又は選択状態に遷移する際の前記第１の駆動回路の前記内部配線の電位と、当該内部配線における前記基準となる電位との電位の差は、前記第１の電位と前記第２の電位との間の電位差以上である、表示装置。
【請求項２】
前記第１の駆動回路の前記内部配線は、前記一の駆動用信号との位相差が、前記Ｍ相の駆動用信号の最小位相差以上、前記所定のサイクルにおいて前記第１の電位又は前記第２の電位となる期間未満である駆動用信号に応じて充電される、請求項１に記載の表示装置。
【請求項３】
前記第１の駆動回路の前記内部配線は、前記一の駆動用信号よりも位相が前記最小位相差分だけ遅れた駆動用信号に応じて充電され、
前記対応するゲート線が非選択状態に切り替えられるとき、前記第１の駆動回路の前記内部配線は前記第１の電位以上の電位である、請求項２に記載の表示装置。
【請求項４】
前記第１の駆動回路の前記内部配線は、前記一の駆動用信号よりも位相が前記最小位相差分だけ早い駆動用信号に応じて充電され、
前記対応するゲート線が選択状態に切り替えられるとき、前記第１の駆動回路の前記内部配線は前記第１の電位以上の電位である、請求項２に記載の表示装置。
【請求項５】
前記出力回路部は、さらに第２の出力用スイッチング素子を含み、
前記第２の出力用スイッチング素子は、前記複数の駆動回路のうち前記第１の駆動回路と異なる前記第２の駆動回路の前記内部配線と接続されたゲート電極と、前記一の駆動用信号が供給されるドレイン電極と、前記対応するゲート線と接続されたソース電極とを有し、
前記第２の駆動回路の前記内部配線は、前記第１の駆動回路に供給される駆動用信号と位相が異なる駆動用信号に応じて充電され、
前記対応するゲート線が選択状態に切り替えられるとき、及び当該対応するゲート線が非選択状態に切り替えられるとき、前記第１の駆動回路又は前記第２の駆動回路の前記内部配線は前記第１の電位以上の電位である、請求項３又は４に記載の表示装置。
【請求項６】
前記一の駆動回路において、
前記出力回路部は、さらに、前記対応するゲート線が非選択状態となるとき、前記対応するゲート線の電位を前記第２の電位に下げる第３の出力用スイッチング素子を含む、請求項１から５のいずれか一項に記載の表示装置。
【請求項７】
前記一の駆動回路において、
前記出力回路部は、さらに第４の出力用スイッチング素子を含み、
前記第４の出力用スイッチング素子は、当該一の駆動回路の前記内部配線と接続されたゲート電極と、前記一の駆動用信号が供給されるドレイン電極と、前記対応するゲート線と接続されたソース電極とを有する、請求項１から６のいずれか一項に記載の表示装置。
【請求項８】
前記表示パネルにおける表示領域の外側であって、ゲート線の両端の各領域に、当該ゲート線に対応する前記駆動回路がそれぞれ配置されている、請求項１から７のいずれか一項に記載の表示装置。
【請求項９】
前記表示パネルにおける表示領域の外側であって、ゲート線の一方の端部側の第１の領域と、他方の端部側の第２の領域とに前記複数の駆動回路が分散して配置されている、請求項１から７のいずれか一項に記載の表示装置。
【請求項１０】
前記複数のゲート線のうちの奇数行の各ゲート線に対応する前記駆動回路は前記第１の領域に配置され、
前記複数のゲート線のうちの偶数行の各ゲート線に対応する前記駆動回路は前記第２の領域に配置されている、請求項９に記載の表示装置。
【請求項１１】
前記表示パネルにおける表示領域の外側であって、ゲート線の一方の端部側の第１の領域と、他方の端部側の第２の領域とに前記複数の駆動回路が分散して配置され、  前記複数のゲート線のうちの奇数行の各ゲート線に対応する前記駆動回路の前記内部配線、及び前記出力回路部の一部のスイッチング素子は前記第１の領域に配置され、当該出力回路部の他のスイッチング素子は前記第２の領域に配置され、
前記複数のゲート線のうちの偶数行の各ゲート線に対応する前記駆動回路の前記内部配線、及び前記出力回路部の一部のスイッチング素子は前記第２の領域に配置され、当該出力回路部の他のスイッチング素子は前記第１の領域に配置されている、請求項５から７のいずれか一項に記載の表示装置。
【請求項１２】
前記駆動部は、１垂直走査期間において、ゲート線を走査する走査期間と、ゲート線の走査を停止する非走査期間とを交互に切り替え、
前記非走査期間の開始前、前記複数のゲート線のうち選択状態である特定のゲート線が複数存在し、
前記一の特定のゲート線に対応する駆動回路は、前記非走査期間の開始までに当該一の特定のゲート線を非選択状態に切り替え、
前記Ｍ相の駆動用信号のうち、当該一の特定のゲート線に対応する駆動回路における前記第１の出力用スイッチング素子と接続された前記第１の駆動回路に供給される第１の駆動用信号は、当該一の特定のゲート線が非選択状態に切り替えられるまで継続して供給される、請求項１から１１のいずれか一項に記載の表示装置。
【請求項１３】
前記非走査期間の後の前記走査期間の再開時に、前記第１の駆動用信号の電位が前記第１の電位となるように前記Ｍ相の駆動用信号はそれぞれ供給され、
前記第１の駆動回路は、前記走査期間の再開後、前記一の特定のゲート線以外の他の特定のゲート線を前記第１の駆動用信号に基づいて選択状態に切り替える、請求項１２に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
従来より、表示パネルにおけるゲート線を走査するためのシフトレジスタに関して様々な構成が提案されている。下記特許文献１には、対象のゲート線を非選択状態に切り替えるトランジスタが劣化することにより、ゲート線を適切な電位に制御できなくなることを抑制する技術が開示されている。
【０００３】
特許文献１では、一のシフトレジスタＳ（ｎ）において、ゲート線を非選択状態に切り替えるトランジスタが２つ（Ｔ６、Ｔ７）設けられている。一方のトランジスタ（Ｔ７）は、当該シフトレジスタＳ（ｎ）における内部ノードの電位（Ｖｃ２（ｎ））がＨ（Ｈｉｇｈ）レベルのときに、対象のゲート線に電圧信号ＶＳＳを出力する。他方のトランジスタ（Ｔ６）は、後段のシフトレジスタＳ（ｎ＋２）の内部ノードの電位（Ｖｃ１（ｎ＋２））がＨレベルのときに、当該対象のゲート線に電圧信号ＶＳＳを出力する。
【０００４】
内部ノードＶｃ２（ｎ）は、対象のゲート線に電圧信号ＶＳＳが印加された後もＨレベルとなるが、内部ノードＶｃ１（ｎ＋２）の電位は、シフトレジスタＳ（ｎ＋２）がゲート線を選択状態に切り替えるときだけＨレベルとなる。そのため、トランジスタ（Ｔ６）は、トランジスタ（Ｔ７）よりも劣化しにくく、トランジスタ（Ｔ７）が劣化しても、トランジスタ（Ｔ６）によってゲート線に電圧信号ＶＳＳを出力することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許公報２００８／００１６１３９
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、ゲート線を選択状態から非選択状態、又は、ゲート線を非選択状態から選択状態に速やかに遷移させる方が好ましい。例えば、非選択状態に遷移させる時間が遅くなると、ゲート線が選択状態のときに書き込むべきデータ信号と、次のゲート線が選択状態のときに書き込むべきデータ信号とが混在し、表示品位が低下する。
【０００７】
本発明は、ゲート線を速やかに選択状態又は非選択状態に遷移させ得る技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一実施形態における表示装置は、複数のゲート線を有する表示パネルと、前記複数のゲート線のそれぞれに対応して設けられる複数の駆動回路であって、供給される制御信号を用いて前記複数のゲート線を順次走査する前記複数の駆動回路を有する駆動部と、を備え、前記制御信号は、所定のサイクルで、第１の電位又は前記第１の電位よりも低い第２の電位となり、位相が互いに異なるＭ相（Ｍは３以上の自然数）の駆動用信号を含み、前記複数の駆動回路のそれぞれは、一の駆動用信号に応じて電位が変化する内部配線と、対応するゲート線を選択状態又は非選択状態に切り替える出力回路部と、を有し、一の駆動回路において、前記内部配線は、前記第１の電位又は前記第２の電位を基準として電位が変化し、前記出力回路部は、少なくとも１つの第１の出力用スイッチング素子を含み、前記第１の出力用スイッチング素子は、前記複数の駆動回路のうち当該駆動回路とは異なる第１の駆動回路の前記内部配線と接続されたゲート電極と、前記一の駆動用信号が供給されるドレイン電極と、前記対応するゲート線と接続されたソース電極とを有し、前記対応するゲート線が非選択状態又は選択状態に遷移する際の前記第１の駆動回路の前記内部配線の電位と、当該内部配線における前記基準となる電位との電位の差は、前記第１の電位と前記第２の電位との間の電位差以上である。
【発明の効果】
【０００９】
本発明によれば、ゲート線を速やかに選択状態又は非選択状態に遷移させることができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１実施形態における表示装置の概略断面図である。
【図２Ａ】図２Ａは、図１に示すアクティブマトリクス基板の概略構成を示す平面図である。
【図２Ｂ】図２Ｂは、一の画素の等価回路図である。
【図３】図３は、図２Ａに示すゲートドライバの各駆動回路の概略構成を示す模式図である。
【図４】図４は、図３に示す駆動回路の等価回路図である。
【図５Ａ】図５Ａは、第１実施形態における駆動回路がゲート線を駆動する際のタイミングチャートである。
【図５Ｂ】図５Ｂは、第１実施形態における駆動回路の出力バッファ部のゲート−ソース間電圧を説明する図である。
【図５Ｃ】図５Ｃは、従来の駆動回路の等価回路の一例を示す図である。
【図５Ｄ】図５Ｄは、図５Ｃに示す駆動回路の出力バッファ部のゲート−ソース間電圧を説明する図である。
【図６Ａ】図６Ａは、第２実施形態における駆動回路の概略構成を示す模式図である。
【図６Ｂ】図６Ｂは、図６Ａに示す駆動回路の等価回路の一例を示す図である。
【図７Ａ】図７Ａは、図６Ｂに示す駆動回路がゲート線を駆動する際のタイミングチャートである。
【図７Ｂ】図７Ｂは、第２実施形態における駆動回路の出力バッファ部のゲート−ソース間電圧を説明する図である。
【図８Ａ】図８Ａは、第３実施形態における駆動回路の概略構成を示す模式図である。
【図８Ｂ】図８Ｂは、図８Ａに示す駆動回路の等価回路図である。
【図９Ａ】図９Ａは、図８Ｂに示す駆動回路がゲート線を駆動する際のタイミングチャートである。
【図９Ｂ】図９Ｂは、第３実施形態における駆動回路の出力バッファ部のゲート−ソース間電圧を説明する図である。
【図１０Ａ】図１０Ａは、第４実施形態における駆動回路の概略構成を示す模式図である。
【図１０Ｂ】図１０Ｂは、図１０Ａに示す駆動回路の等価回路図である。
【図１１Ａ】図１１Ａは、図１０Ｂに示す駆動回路がゲート線を駆動する際のタイミングチャートである。
【図１１Ｂ】図１１Ｂは、第４実施形態における駆動回路の出力バッファ部のゲート−ソース間電圧を説明する図である。
【図１１Ｃ】図１１Ｃは、第４実施形態における駆動回路の出力バッファ部のゲート−ソース間電圧を説明する図である。
【図１２】図１２は、第５実施形態におけるゲートドライバの配置例を示す模式図である。
【図１３】図１３は、第６実施形態におけるゲートドライバの配置例を示す模式図である。
【図１４】図１４は、第６実施形態における駆動回路がゲート線を駆動する際のタイミングチャートである。
【図１５】図１５は、第７実施形態における駆動回路の配置例を示す模式図である。
【図１６】図１６は、図１５に示す駆動回路の概略構成を示す等価回路図である。
【図１７】図１７は、図１６に示す駆動回路がゲート線を駆動する際のタイミングチャートである。
【図１８】図１８は、第８実施形態における駆動回路の配置例を示す模式図である。
【図１９】図１９は、図１８に示す駆動回路の概略構成を示す等価回路図である。
【図２０】図２０は、図１９に示す駆動回路がゲート線を駆動する際のタイミングチャートである。
【図２１】図２１は、第９実施形態における対向電極の配置例を示す模式図である。
【図２２】図２２は、第９実施形態における画像表示期間とタッチ位置検出期間とを説明する模式図である。
【図２３】図２３は、第９実施形態においてゲート線を駆動する際のタイミングチャートである。
【図２４】図２４は、図２３のデータ信号の入力と異なる入力例を説明する図である。
【図２５】図２５は、実施形態におけるクロック信号の電位変化と位相差を説明するための図である。
【発明を実施するための形態】
【００１１】
本発明の一実施形態における表示装置は、複数のゲート線を有する表示パネルと、前記複数のゲート線のそれぞれに対応して設けられる複数の駆動回路であって、供給される制御信号を用いて前記複数のゲート線を順次走査する前記複数の駆動回路を有する駆動部と、を備え、前記制御信号は、所定のサイクルで、第１の電位又は前記第１の電位よりも低い第２の電位となり、位相が互いに異なるＭ相（Ｍは３以上の自然数）の駆動用信号を含み、前記複数の駆動回路のそれぞれは、一の駆動用信号に応じて電位が変化する内部配線と、対応するゲート線を選択状態又は非選択状態に切り替える出力回路部と、を有し、一の駆動回路において、前記内部配線は、前記第１の電位又は前記第２の電位を基準として電位が変化し、前記出力回路部は、少なくとも１つの第１の出力用スイッチング素子を含み、前記第１の出力用スイッチング素子は、前記複数の駆動回路のうち当該駆動回路とは異なる第１の駆動回路の前記内部配線と接続されたゲート電極と、前記一の駆動用信号が供給されるドレイン電極と、前記対応するゲート線と接続されたソース電極とを有し、前記対応するゲート線が非選択状態又は選択状態に遷移する際の前記第１の駆動回路の前記内部配線の電位と、当該内部配線における前記基準となる電位との電位の差は、前記第１の電位と前記第２の電位との間の電位差以上である（第１の構成）。
【００１２】
第１の構成によれば、駆動回路は、内部配線と、ゲート線を選択状態又は非選択状態に切り替える出力回路部とを有する。内部配線は、Ｍ相の駆動用信号の一の駆動用信号に応じて、第１の電位又は第２の電位を基準として電位が変化する。出力回路部の第１のスイッチング素子は、ソース電極がゲート線と接続され、ドレイン電極は前記一の駆動用信号が供給され、ゲート電極は他の第１の駆動回路の内部配線と接続される。ゲート線が選択状態又は非選択状態となるとき、第１の駆動回路の内部配線の電位と、当該内部配線の基準となる電位との差は、第１の電位と第２の電位との電位差以上である。そのため、ゲート線が選択状態又は非選択状態に切り替えられる際、出力回路部の第１のスイッチング素子のゲート電極により大きな電圧を印加することができ、ゲート線を速やかに選択状態又は非選択状態に遷移させることができる。
【００１３】
第１の構成において、前記第１の駆動回路の前記内部配線は、前記一の駆動用信号との位相差が、前記Ｍ相の駆動用信号の最小位相差以上、前記所定のサイクルにおいて前記第１の電位又は前記第２の電位となる期間未満である駆動用信号に応じて充電されることとしてもよい（第２の構成）
【００１４】
第２の構成において、前記第１の駆動回路の前記内部配線は、前記一の駆動用信号よりも位相が前記最小位相差分だけ遅れた駆動用信号に応じて充電され、前記対応するゲート線が非選択状態に切り替えられるとき、前記第１の駆動回路の前記内部配線は前記第１の電位以上の電位であることとしてもよい（第３の構成）。
【００１５】
第３の構成によれば、ゲート線が非選択状態に切り替えられる際、当該ゲート線に対応する駆動回路の第１のスイッチング素子のゲート電極に第１の電位以上の電位が供給される。そのため、ゲート線を速やかに非選択状態に遷移させることができる。
【００１６】
第２の構成において、前記第１の駆動回路の前記内部配線は、前記一の駆動用信号よりも位相が前記最小位相差分だけ早い駆動用信号に応じて充電され、前記対応するゲート線が選択状態に切り替えられるとき、前記第１の駆動回路の前記内部配線は前記第１の電位以上の電位であることとしてもよい（第４の構成）。
【００１７】
第４の構成によれば、ゲート線が選択状態に切り替えられる際、当該ゲート線に対応する駆動回路の第１のスイッチング素子のゲート電極に第１の電位以上の電位が供給される。そのため、ゲート線を速やかに選択状態に遷移させることができる。
【００１８】
第３又は第４の構成において、前記出力回路部は、さらに第２の出力用スイッチング素子を含み、前記第２の出力用スイッチング素子は、前記複数の駆動回路のうち前記第１の駆動回路と異なる前記第２の駆動回路の前記内部配線と接続されたゲート電極と、前記一の駆動用信号が供給されるドレイン電極と、前記対応するゲート線と接続されたソース電極とを有し、前記第２の駆動回路の前記内部配線は、前記第１の駆動回路に供給される駆動用信号と位相が異なる駆動用信号に応じて充電され、前記対応するゲート線が選択状態に切り替えられるとき、及び当該対応するゲート線が非選択状態に切り替えられるとき、前記第１の駆動回路又は前記第２の駆動回路の前記内部配線は前記第１の電位以上の電位であることとしてもよい（第５の構成）。
【００１９】
第５の構成によれば、ゲート線が選択状態に遷移される際、及びゲート線が非選択状態に遷移される際、当該ゲート線に対応する駆動回路の第１のスイッチング素子又は第２のスイッチング素子のゲート電極に第１の電位以上の電位が供給される。そのため、速やかにゲート線が選択状態と非選択状態にそれぞれ切り替えられることができ、表示品位を向上させることができる。
【００２０】
第１から第４のいずれかの構成において、前記一の駆動回路における前記出力回路部は、さらに、前記対応するゲート線が非選択状態となるとき、前記対応するゲート線の電位を前記第２の電位に下げる第３の出力用スイッチング素子を含むこととしてもよい（第６の構成）。
【００２１】
第６の構成によれば、ゲート線を確実に非選択状態に遷移させることができる。
【００２２】
第１から第５のいずれかの構成において、前記一の駆動回路における前記出力回路部は、さらに第４の出力用スイッチング素子を含み、前記第４の出力用スイッチング素子は、当該一の駆動回路の前記内部配線と接続されたゲート電極と、前記一の駆動用信号が供給されるドレイン電極と、前記対応するゲート線と接続されたソース電極とを有することとしてもよい（第７の構成）。
【００２３】
第７の構成によれば、第４の出力用スイッチング素子が設けられていない場合と比べ、出力回路部の出力を増大させることができる。
【００２４】
第１から第６のいずれかの構成において、前記表示パネルにおける表示領域の外側であって、ゲート線の両端の各領域に、当該ゲート線に対応する前記駆動回路がそれぞれ配置されていることとしてもよい（第８の構成）。
【００２５】
第８の構成によれば、一のゲート線は２つの駆動回路で駆動させるため、ゲート線を確実に選択状態又は非選択状態に切り替えることができる。
【００２６】
第１から第６のいずれかの構成において、前記表示パネルにおける表示領域の外側であって、ゲート線の一方の端部側の第１の領域と、他方の端部側の第２の領域とに前記複数の駆動回路が分散して配置されていることとしてもよい（第９の構成）。
【００２７】
第９の構成によれば、一のゲート線に対する駆動回路を第１の領域と第２の領域にそれぞれ配置する場合と比べ、駆動回路が設けられる領域を狭小化することができる。
【００２８】
第９の構成において、前記複数のゲート線のうちの奇数行の各ゲート線に対応する前記駆動回路は前記第１の領域に配置され、前記複数のゲート線のうちの偶数行の各ゲート線に対応する前記駆動回路は前記第２の領域に配置されていることとしてもよい（第１０の構成）。
【００２９】
第１０の構成によれば、一のゲート線に対する駆動回路を第１の領域と第２の領域にそれぞれ配置する場合と比べ、第１の領域と第２の領域に配置される駆動回路の数が半減する。そのため、第１の領域と第２の領域において駆動回路が設けられる領域を狭小化することができる。
【００３０】
第４から第７のいずれかの構成において、前記表示パネルにおける表示領域の外側であって、ゲート線の一方の端部側の第１の領域と、他方の端部側の第２の領域とに前記複数の駆動回路が分散して配置され、前記複数のゲート線のうちの奇数行の各ゲート線に対応する前記駆動回路の前記内部配線及び前記出力回路部の一部のスイッチング素子は前記第１の領域に配置され、当該出力回路部の他のスイッチング素子は前記第２の領域に配置され、前記複数のゲート線のうちの偶数行の各ゲート線に対応する前記駆動回路の前記内部配線及び前記出力回路部の一部のスイッチング素子は前記第２の領域に配置され、当該出力回路部の他のスイッチング素子は前記第１の領域に配置されていることとしてもよい（第１１の構成）。
【００３１】
第１１の構成によれば、一のゲート線に対する駆動回路を第１の領域と第２の領域にそれぞれ配置する場合と比べ、第１の領域と第２の領域に配置される駆動回路の数を削減することができる。そのため、第１の領域と第２の領域において駆動回路が設けられる領域を狭小化することができる。
【００３２】
第１から第１１のいずれかの構成において、前記駆動部は、１垂直走査期間において、ゲート線を走査する走査期間と、ゲート線の走査を停止する非走査期間とを交互に切り替え、前記非走査期間の開始前、前記複数のゲート線のうち選択状態である特定のゲート線が複数存在し、前記一の特定のゲート線に対応する駆動回路は、前記非走査期間の開始までに当該一の特定のゲート線を非選択状態に切り替え、前記Ｍ相の駆動用信号のうち、当該一の特定のゲート線に対応する駆動回路における前記第１の出力用スイッチング素子と接続された前記第１の駆動回路に供給される第１の駆動用信号は、当該一の特定のゲート線が非選択状態に切り替えられるまで継続して供給されることとしてもよい（第１２の構成）。
【００３３】
第１２の構成によれば、非走査期間の開始前に選択状態である特定のゲート線が設けられた画素にデータ電圧が印加されている場合、非走査期間の開始前にその特定のゲート線を非選択状態に切り替えることができる。そのため、その特定のゲート線が非走査期間中も選択状態とならず、走査期間の再開時に意図しない画素が駆動することを防止することができる。
【００３４】
第１２の構成において、前記非走査期間の後の前記走査期間の再開時に、前記第１の駆動用信号の電位が前記第１の電位となるように前記Ｍ相の駆動用信号はそれぞれ供給され、前記第１の駆動回路は、前記走査期間の再開後、前記一の特定のゲート線以外の他の特定のゲート線を前記第１の駆動用信号に基づいて選択状態に切り替えることとしてもよい（第１３の構成）。
【００３５】
第１３の構成によれば、非走査期間の開始前に選択状態である特定のゲート線を、走査期間が再開された際、再び選択状態に切り替えることができる。そのため、走査期間の再開時に、当該特定のゲート線が設けられた画素に確実にデータを書き込むことができる。
【００３６】
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一または相当部分には同一符号を付してその説明は繰り返さない。なお、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。
【００３７】
［第１実施形態］
図１は、本実施形態における表示装置の概略断面図である。本実施形態における表示装置１は、アクティブマトリクス基板２と、対向基板３と、アクティブマトリクス基板２と対向基板３との間に挟持された液晶層４とを備える。アクティブマトリクス基板２及び対向基板３はそれぞれ、ほぼ透明な（高い透光性を有する）ガラス基板を備えている。また、図示を省略するが、表示装置１は、図１において、液晶層４と反対側のアクティブマトリクス基板２の面方向に設けられたバックライトと、アクティブマトリクス基板２と対向基板３とを挟む一対の偏光板とを備える。対向基板３は、図示を省略するが、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタを備えている。
【００３８】
本実施形態において、表示装置１は、液晶層４に含まれる液晶分子の駆動方式が横電界駆動方式である。横電界駆動方式を実現するため、電界を形成するための画素電極及び対向電極（共通電極）は、アクティブマトリクス基板２に形成されている。以下、アクティブマトリクス基板２の構成について具体的に説明する。
【００３９】
図２Ａは、アクティブマトリクス基板２の概略構成を示す平面図である。図２Ａに示すようにアクティブマトリクス基板２は、複数のゲート線ＧＬと、複数のソース線ＳＬと、ソースドライバ２０と、ゲートドライバ３０とを有する。
【００４０】
この図では図示を省略しているが、アクティブマトリクス基板２は、ゲート線ＧＬとソース線ＳＬによって区画された領域に画素電極が設けられ、画素が形成されている。アクティブマトリクス基板２は、各画素からなる表示領域Ｄを有する。各画素は、対向基板３に設けられたカラーフィルタ（図示略）のＲ，Ｇ，Ｂのいずれかの色に対応する。
【００４１】
図２Ｂは、一の画素の等価回路を示す図である。画素ＰＩＸは、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）１１と、画素電極１２と、対向電極５０とを有する。ＴＦＴ１１は、ゲート電極がゲート線ＧＬと接続され、ソース電極がソース線ＳＬと接続され、ドレイン電極が画素電極１２と接続されている。画素電極１２と対向電極５０の間に液晶容量ＣＬＣが形成される。
【００４２】
図２Ａに示すように、ソースドライバ２０とゲートドライバ３０は、表示領域Ｄの外側に設けられる。図２Ａでは図示を省略しているが、ゲートドライバ３０は、各ゲート線ＧＬのそれぞれに対応して設けられた駆動回路を有する。
【００４３】
各駆動回路は、ゲート線ＧＬの一方の端部近傍に設けられる。各駆動回路は、ゲート線ＧＬに所定の電圧（以下、選択電圧）を印加し、ゲート線ＧＬを選択状態に切り替える。以下、ゲート線ＧＬを選択状態にすることをゲート線ＧＬの走査又は駆動と呼ぶ場合がある。
【００４４】
ソースドライバ２０は、表示領域Ｄの外側であって、ソース線ＳＬの一方の端部側の額縁領域に設けられ、各ソース線ＳＬと接続されている。ソースドライバ２０は、画像を表示するためのデータ信号を各ソース線ＳＬに対して供給する。
【００４５】
図３は、本実施形態におけるゲートドライバ３０の各駆動回路の概略構成を示す模式図である。図３では、便宜上、ゲート線ＧＬ（ｎ−２）〜ＧＬ（ｎ＋２）をそれぞれ駆動する駆動回路３０１（ｎ−２）〜３０１（ｎ＋２）のみを図示している。以下、駆動回路を区別しないときは駆動回路３０１と称する。
【００４６】
図３に示すように、駆動回路３０１は、シフトレジスタ部ＳＲと出力バッファ部ＢＴとを含む。駆動回路３０１には、ＧＣＫ１〜ＧＣＫ４で示す駆動用信号（以下、クロック信号）と、図示しないリセット信号ＣＬＲ及び電源電圧信号（ＶＤＤ、ＶＳＳ）とがコントローラ４０によって入力される。駆動回路３０１は、駆動用信号、制御信号、及び電源電圧信号が入力される各端子と接続される。駆動回路３０１は、供給される駆動用信号、制御信号及び電源電圧信号に基づいて、対応するゲート線ＧＬを駆動する。
【００４７】
クロック信号ＧＣＫ１〜ＧＣＫ４は、所定のサイクルでＨ（Ｈｉｇｈ）レベルの電位とＬ（Ｌｏｗ）レベルの電位とを周期的に繰り返す。クロック信号ＧＣＫ１〜ＧＣＫ４は、互いの位相が異なる４相のクロック信号である。
【００４８】
この例において、Ｈレベルの電位は、電源電圧信号ＶＤＤと同電位であり、Ｌレベルの電位は、例えば、電源電圧信号ＶＳＳと同電位である。
【００４９】
クロック信号ＧＣＫ１とＧＣＫ３、クロック信号ＧＣＫ２とＧＣＫ４の各組合せのクロック信号は、互いに逆位相である。また、クロック信号ＧＣＫ１とＧＣＫ２及びＧＣＫ４の間は、互いの位相が１水平走査期間だけずれており、クロック信号ＧＣＫ３とＧＣＫ２及びＧＣＫ４の間は、互いの位相が１水平走査期間だけずれている。
【００５０】
つまり、この例において、クロック信号ＧＣＫ１〜ＧＣＫ４のそれぞれは、２水平走査期間ずつＨレベルとＬレベルの電位とを交互に繰り返す。つまり、クロック信号ＧＣＫ１〜ＧＣＫ４のＨレベルとＬレベルの電位の１サイクルは４水平走査期間（４Ｈ）となる。クロック信号ＧＣＫ１〜ＧＣＫ４の最小位相差は１水平走査期間である。
【００５１】
リセット信号ＣＬＲは、１垂直走査期間ごとに、２水平走査期間だけＨレベルの電位となり、他の期間はＬレベルの電位となる信号である。
【００５２】
各駆動回路３０１は、クロック信号ＧＣＫ１〜ＧＣＫ４のいずれかのクロック信号が供給される。具体的には、駆動回路３０１（ｎ）は、前段の駆動回路３０１（ｎ−１）より位相が１水平走査期間だけ遅れ、後段の駆動回路３０１（ｎ＋１）より位相が１水平走査期間だけ早いクロック信号が供給される。
【００５３】
各駆動回路３０１のシフトレジスタ部ＳＲは、供給されるクロック信号に応じて駆動回路３０１の内部配線の電位を制御する回路部である。出力バッファ部ＢＴは、後段の駆動回路３０１のシフトレジスタ部ＳＲの出力、すなわち、後段の駆動回路３０１の内部配線の電位に応じて動作する。
【００５４】
ここで、ゲートドライバ３０の駆動回路の具体的な構成例について説明する。図４は、駆動回路３０１（ｎ）の等価回路図である。なお、ここで、ｎは３以上の自然数である。
【００５５】
図４に示すように駆動回路３０１（ｎ）は、Ｍ１〜Ｍ１４で示すＴＦＴと、キャパシタＣｂｓｔとを接続して構成される。以下、Ｍ１〜Ｍ１４で示すＴＦＴを、ＴＦＴ＿Ｍ１〜ＴＦＴ＿Ｍ１４と称する。この例において、ＴＦＴ＿Ｍ１〜Ｍ１４は、ｎチャネル型ＴＦＴで構成される。
【００５６】
駆動回路３０１（ｎ）は、ｎｅｔＡ（ｎ）、ｎｅｔＢ（ｎ）、及びｎｅｔＣ（ｎ）で示す内部配線を有する。
【００５７】
ｎｅｔＡ（ｎ）は、ＴＦＴ＿Ｍ１〜ＴＦＴ＿Ｍ５、ＴＦＴ＿Ｍ９及びキャパシタＣｂｓｔと、駆動回路３０１（ｎ−１）のＴＦＴ＿Ｍ１２とを接続する内部配線である。
【００５８】
ｎｅｔＢ（ｎ）は、ＴＦＴ＿Ｍ４、Ｍ６〜Ｍ１０、Ｍ１３を接続する内部配線である。
【００５９】
ｎｅｔＣ（ｎ）は、ＴＦＴ＿Ｍ５、Ｍ１３、Ｍ１４、及びキャパシタＣｂｓｔを接続する内部配線である。
【００６０】
この例において、ＴＦＴ＿Ｍ１、Ｍ２及びｎｅｔＡ（ｎ）は、シフトレジスタＳＲ（ｎ）として機能し、ＴＦＴ＿Ｍ１２は、出力バッファ部ＢＴ（ｎ）として機能する。
【００６１】
ＴＦＴ＿Ｍ１は、ゲート電極がＳ１端子と接続され、ドレイン電極がＶＤＤ端子と接続され、ソース電極がｎｅｔＡ（ｎ）と接続されている。Ｓ１端子には、駆動回路３０１（ｎ−２）における内部配線ｎｅｔＣ（ｎ−２）が接続される。ＶＤＤ端子には、電源電圧信号ＶＤＤが供給される。
【００６２】
ＴＦＴ＿Ｍ２は、ゲート電極がＣＬＲ端子と接続され、ドレイン電極がｎｅｔＡ（ｎ）と接続され、ソース電極がＶＳＳ端子と接続されている。ＣＬＲ端子は、リセット信号ＣＬＲが供給される。ＶＳＳ端子は、電源電圧信号ＶＳＳが供給される。
【００６３】
ＴＦＴ＿Ｍ３は、ゲート電極がＳ２端子と接続され、ドレイン電極がｎｅｔＡ（ｎ）と接続され、ソース電極がＶＳＳ端子と接続されている。駆動回路３０１（ｎ）と接続されるＳ２端子には、駆動回路３０１（ｎ＋２）における内部配線ｎｅｔＣ（ｎ＋２）が接続される。
【００６４】
ＴＦＴ＿Ｍ４は、ゲート電極がｎｅｔＢ（ｎ）と接続され、ドレイン電極がｎｅｔＡ（ｎ）と接続され、ソース電極がＶＳＳ端子と接続されている。
【００６５】
ＴＦＴ＿Ｍ５は、ゲート電極がｎｅｔＡ（ｎ）と接続され、ドレイン電極がＧＣＫ１端子と接続され、ソース電極がｎｅｔＣ（ｎ）と接続されている。ＧＣＫ１端子は、クロック信号ＧＣＫ１が供給される。
【００６６】
ＴＦＴ＿Ｍ６は、ゲート電極とドレイン電極とがＶＤＤ端子と接続され、ソース電極がｎｅｔＢ（ｎ）と接続されている。
【００６７】
ＴＦＴ＿Ｍ７は、ゲート電極がＣＬＲ端子と接続され、ドレイン電極がｎｅｔＢ（ｎ）と接続され、ソース電極がＶＳＳ端子と接続されている。
【００６８】
ＴＦＴ＿Ｍ８は、ゲート電極がＳ１端子と接続され、ドレイン電極がｎｅｔＢ（ｎ）と接続され、ソース電極がＶＳＳ端子と接続されている。
【００６９】
ＴＦＴ＿Ｍ９は、ゲート電極がｎｅｔＡ（ｎ）と接続され、ドレイン電極がｎｅｔＢ（ｎ）と接続され、ソース電極がＶＳＳ端子と接続されている。
【００７０】
ＴＦＴ＿Ｍ１０は、ゲート電極がｎｅｔＢ（ｎ）と接続され、ドレイン電極がゲート線ＧＬ（ｎ）と接続され、ソース電極がＶＳＳ端子と接続されている。
【００７１】
ＴＦＴ＿Ｍ１１は、ゲート電極がＣＬＲ端子と接続され、ドレイン電極がゲート線ＧＬｎと接続され、ソース電極がＶＳＳ端子と接続されている。
【００７２】
ＴＦＴ＿Ｍ１２は、ゲート電極がゲート線ＧＬ（ｎ＋１）を駆動する駆動回路３０１（ｎ＋１）のｎｅｔＡ（ｎ＋１）と接続され、ドレイン電極はＧＣＫ１端子と接続され、ソース電極はゲート線ＧＬ（ｎ）と接続されている。ＴＦＴ＿Ｍ１２は、出力バッファ部ＢＴ（ｎ）として機能する。
【００７３】
ＴＦＴ＿Ｍ１３は、ゲート電極がｎｅｔＢ（ｎ）と接続され、ドレイン電極がｎｅｔＣ（ｎ）と接続され、ソース電極がＶＳＳ端子と接続されている。
【００７４】
ＴＦＴ＿Ｍ１４は、ゲート電極がＣＬＲ端子と接続され、ドレイン電極がｎｅｔＣ（ｎ）と接続され、ソース電極がＶＳＳ端子と接続されている。
【００７５】
キャパシタＣｂｓｔは、一方の電極がｎｅｔＡ（ｎ）と接続され、他方の電極がｎｅｔＣ（ｎ）と接続されている。
【００７６】
なお、図４では、駆動回路３０１（ｎ）の例を説明したが、他の駆動回路３０１も同様の構成を有する。但し、駆動回路３０１が駆動するゲート線ＧＬに応じて、当該駆動回路３０１に供給されるクロック信号と、当該駆動回路３０１と接続されるＳ１端子及びＳ２端子に接続されるｎｅｔＣが異なる。
【００７７】
ここで、駆動回路３０１の動作について説明する。図５Ａは、駆動回路３０１（ｎ）がゲート線ＧＬ（ｎ）を駆動する際のタイミングチャートである。なお、図５では、リセット信号ＣＬＲの図示を省略しているが、リセット信号ＣＬＲは、１垂直走査期間ごとに、例えば１水平走査期間だけＨレベルの電位となり、その他の期間はＬレベルの電位を維持する。
【００７８】
時刻ｔ０において、クロック信号ＧＣＫ３がＨレベルの電位となり、駆動回路３０１（ｎ−２）のｎｅｔＣ（ｎ−２）（図示略）がＨレベルの電位に遷移する。このとき、駆動回路３０１（ｎ）のＴＦＴ＿Ｍ１がオンになる。このとき、ｎｅｔＢ（ｎ）及び駆動回路３０１（ｎ＋２）のｎｅｔＣ（ｎ＋２）（図示略）はＬレベルの電位であるため、ＴＦＴ＿Ｍ２〜Ｍ４はオフ状態である。これにより、ｎｅｔＡ（ｎ）は、ＴＦＴ＿Ｍ１を介して「ＶＤＤ−Ｖｔｈ１」（Ｖｔｈ１＝ＴＦＴ＿Ｍ１の閾値電圧）の電位にプリチャージされる。
【００７９】
また、このとき、ＴＦＴ＿Ｍ８もオンであり、ｎｅｔＡ（ｎ）のプリチャージによってＴＦＴ＿Ｍ９がオンになる。これにより、ｎｅｔＢ（ｎ）がＬレベルの電位に放電される。ＴＦＴ＿Ｍ１０は、ｎｅｔＢ（ｎ）の電位がＬレベルのためオフ状態となる。
【００８０】
また、時刻ｔ０において、駆動回路３０１（ｎ＋１）のｎｅｔＡ（ｎ＋１）の電位がＬレベルのため、ＴＦＴ＿Ｍ１２はオフ状態である。これにより、ゲート線ＧＬ（ｎ）はＬレベルの電位を維持する。
【００８１】
なお、ｎｅｔＡ（ｎ）のプリチャージによってＴＦＴ＿Ｍ５もオンになるが、クロック信号ＧＣＫ１がＬレベルの電位である。そのため、ｎｅｔＣ（ｎ）はＬレベルの電位を維持する。
【００８２】
続いて時刻ｔ１において、クロック信号ＧＣＫ４がＨレベルの電位に遷移し、ｎｅｔＡ（ｎ）のプリチャージが継続して行われる。ｎｅｔＡ（ｎ）は駆動回路３０１（ｎ−１）のＴＦＴ＿Ｍ１２のゲート電極と接続されているため、駆動回路３０１（ｎ−１）のＴＦＴ＿Ｍ１２と、ｎｅｔＡ（ｎ）との間に寄生容量を有する。そのため、駆動回路３０１（ｎ−１）のＴＦＴ＿Ｍ１２に供給されるクロック信号ＧＣＫ４がＬレベルからＨレベルの電位に遷移すると、その寄生容量によってｎｅｔＡ（ｎ）電位はΔＶだけ上昇する。その結果、ｎｅｔＡ（ｎ）は、「ＶＤＤ−Ｖｔｈ１＋ΔＶ」の電位にプリチャージされる。
【００８３】
また、このときｎｅｔＡ（ｎ＋１）のプリチャージが開始され、駆動回路３０１（ｎ）のＴＦＴ＿Ｍ１２がオンになる。クロック信号ＧＣＫ１の電位はＬレベルであり、ＴＦＴ＿Ｍ８〜Ｍ１０はオン状態である。よって、ゲート線ＧＬ（ｎ）及びｎｅｔＣ（ｎ）はＬレベルの電位を維持する。
【００８４】
続いて時刻ｔ２において、クロック信号ＧＣＫ１がＨレベルの電位に遷移する。クロック信号ＧＣＫ１の電位が上昇するにつれて、ＴＦＴ＿Ｍ５を介してｎｅｔＣ（ｎ）の電位はＬレベルからＨレベルに上昇する。このとき、キャパシタＣｂｓｔを介してｎｅｔＡ（ｎ）の電位が突き上げられ、ｎｅｔＡ（ｎ）の電位はＴＦＴ＿Ｍ５の閾値電圧よりも高い電位「ＶＤＤ−Ｖｔｈ１＋ΔＶ＋ΔＶｂｓｔ」に上昇する。なお、ΔＶｂｓｔは、キャパシタＣｂｓｔによって突き上げられる電圧である。これにより、ＴＦＴ＿Ｍ５に閾値電圧以上の電圧が印加され、ＴＦＴ＿Ｍ５のドレイン−ソース間が導通し、ｎｅｔＣ（ｎ）はＨレベル（ＶＤＤ）の電位に充電される。
【００８５】
また、このとき、駆動回路３０１（ｎ＋１）におけるｎｅｔＡ（ｎ＋１）の電位は、「ＶＤＤ−Ｖｔｈ１＋ΔＶ」であり、駆動回路３０１（ｎ）のＴＦＴ＿Ｍ１２がオン状態である。そのため、ＴＦＴ＿Ｍ１２を介してゲート線ＧＬ（ｎ）は「ＶＤＤ−Ｖｔｈ１＋ΔＶ−Ｖｔｈ１２」の電位に充電される。なお、Ｖｔｈ１２は、駆動回路３０１（ｎ＋１）のＴＦＴ＿Ｍ１２の閾値電圧である。
【００８６】
続いて時刻ｔ３において、クロック信号ＧＣＫ４がＬレベルの電位に遷移する。クロック信号ＧＣＫ４は駆動回路３０１（ｎ−１）のＴＦＴ＿Ｍ１２のドレイン電極に供給されている。そのため、駆動回路３０１（ｎ−１）のＴＦＴ＿Ｍ１２とｎｅｔＣ（ｎ）との間の寄生容量の影響によって、ｎｅｔＡ（ｎ）の電位はΔＶだけ下降する。これによりｎｅｔＡ（ｎ）の電位は、「ＶＤＤ−Ｖｔｈ１＋ΔＶｂｓｔ」となる。
【００８７】
このとき、駆動回路３０１（ｎ＋１）のＴＦＴ＿Ｍ５のドレインに供給されるクロック信号ＧＣＫ２がＨレベルの電位に遷移する。そのため、駆動回路３０１（ｎ＋１）のｎｅｔＡ（ｎ＋１）は、クロック信号ＧＣＫ２の電位の上昇に伴い、「ＶＤＤ−Ｖｔｈ１＋ΔＶ＋ΔＶｂｓｔ」まで電位が上昇する。よって、ゲート線ＧＬ（ｎ）は、駆動回路３０１（ｎ）のＴＦＴ＿Ｍ１２を介して、Ｈレベル（ＶＤＤ）の電位に充電される。
【００８８】
図示を省略するが、時刻ｔ４において、駆動回路３０１（ｎ＋２）のｎｅｔＣ（ｎ＋２）の充電が開始される。これにより、駆動回路３０１（ｎ）のＴＦＴ＿Ｍ３がオン状態となり、ｎｅｔＡ（ｎ）はＬレベル（ＶＳＳ）の電位に放電される。ｎｅｔＡ（ｎ）の電位がＬレベルに遷移すると、ＴＦＴ＿Ｍ９がオフ状態となる。また、このとき、ＴＦＴ＿Ｍ８もオフである。これにより、ｎｅｔＢ（ｎ）は、ＴＦＴ＿Ｍ６を介して「ＶＤＤ−Ｖｔｈ６」（Ｖｔｈ６＝ＴＦＴ＿Ｍ６の閾値電圧）の電位に遷移し、ＴＦＴ＿Ｍ１０がオン状態となる。
【００８９】
このとき、ｎｅｔＡ（ｎ＋１）の電位はΔＶだけ下降し、「ＶＤＤ−Ｖｔｈ１＋ΔＶｂｓｔ」となる。また、クロック信号ＧＣＫ１は、Ｌレベルの電位に遷移する。そのため、ゲート線ＧＬ（ｎ）は、駆動回路３０１（ｎ）のＴＦＴ＿Ｍ１０及びＴＦＴ＿Ｍ１２を介してＬレベルの電位に放電される。
【００９０】
ここで、図５Ｂに、ｎｅｔＡ（ｎ＋１）、クロック信号ＧＣＫ１、ゲート線ＧＬ（ｎ）、及び、駆動回路３０１（ｎ）のＴＦＴ＿Ｍ１２のゲート−ソース間電圧（Ｖｇｓ）の電位の変化を示す。Ｖｇｓは、ｎｅｔＡ（ｎ＋１）と、クロック信号ＧＣＫ１またはＧＬ（ｎ）の低い方の電位との電位の差を表している。
【００９１】
ΔＶｂｓｔは、寄生容量に伴う突き上げ効率をαとした場合、α×（ＶＤＤ−ＶＳＳ）（α＜１）で表される。ここでは、説明の便宜上、α＝１とする。ΔＶｂｓｔを（ＶＤＤ−ＶＳＳ）とした場合、ゲート線ＧＬ（ｎ）がＬレベルの電位に放電される際（ｔ４）のｎｅｔＡ（ｎ＋１）の電位は、「２ＶＤＤ−Ｖｔｈ１−ＶＳＳ」となる。ｎｅｔＡ（ｎ＋１）は、ゲート線ＧＬ（ｎ）がＬレベルの電位に放電される際、Ｌレベル（ＶＳＳ）の電位を基準として、Ｌレベル（ＶＳＳ）とＨレベル（ＶＤＤ）の電位差以上の電位を有する。
【００９２】
図５Ｂに示すように、ゲート線ＧＬ（ｎ）がＬレベルの電位に放電される際（ｔ４）、Ｖｇｓは、「ＶＤＤ−ＶＳＳ＋ΔＶ−Ｖｔｈ１」から「２（ＶＤＤ−ＶＳＳ）−Ｖｔｈ１」に上昇する。つまり、クロック信号ＧＣＫ１の電位が下がるほどＶｇｓに印加される電圧が高くなる。
【００９３】
図５Ｃは、従来の一般的な駆動回路の等価回路図である。図５Ｃにおいて、駆動回路３０１と同様の機能を有する構成は駆動回路３０１と同じ符号が付されている。
【００９４】
図５Ｃに示すように、駆動回路４００では、ｎｅｔＡ（ｎ）がキャパシタＣｂｓｔを介してゲート線ＧＬ（ｎ）と接続され、ＴＦＴ＿Ｍ５’のソース電極がゲート線ＧＬ（ｎ）に接続されている。つまり、駆動回路４００において、ＴＦＴ＿Ｍ５’が出力バッファ部ＢＴｎ’として機能する。
【００９５】
図５Ｄは、駆動回路４００におけるｎｅｔＡ（ｎ）、クロック信号ＧＣＫ１、ゲート線ＧＬ（ｎ）、及び、ＴＦＴ＿Ｍ５’のゲート−ソース間電圧（Ｖｇｓ）の電位変化を示す波形図である。
【００９６】
図５Ｄに示すように、ｎｅｔＡ（ｎ）は、ゲート線ＧＬ（ｎ−２）がＨレベルとなるタイミングｔ０１において、ＴＦＴ＿Ｍ１を介して「ＶＤＤ−ＶＳＳ−Ｖｔｈ１」の電位にプリチャージされる。
【００９７】
クロック信号ＧＣＫ１がＨレベルの電位に遷移するタイミングｔ０２において、キャパシタＣｂｓｔを介してｎｅｔＡ（ｎ）の電位が突き上げられる。その結果、ｎｅｔＡ（ｎ）の電位は「ＶＤＤ−ＶＳＳ−Ｖｔｈ１＋ΔＶｂｓｔ」、すなわち「２ＶＤＤ−Ｖｔｈ１−ＶＳＳ」に上昇する。これにより、ＴＦＴ＿Ｍ５’を介してゲート線ＧＬ（ｎ）はＨレベル（ＶＤＤ）の電位に充電される。そして、クロック信号ＧＣＫ１の電位がＬレベルに遷移するタイミングｔ１２において、ゲート線ＧＬ（ｎ）はＴＦＴ＿Ｍ５’を介してＬレベルの電位に放電される。
【００９８】
タイミングｔ０３におけるＴＦＴ＿Ｍ５’のゲート−ソース間電圧（Ｖｇｓ）は、図５Ｄに示すように「ＶＤＤ−ＶＳＳ−Ｖｔｈ１」である。Ｖｔｈ１は「ＶＤＤ−ＶＳＳ」に対して十分小さい。
【００９９】
つまり、ゲート線ＧＬ（ｎ）をＬレベルの電位に下げる際、本実施形態における駆動回路３００におけるＴＦＴ＿Ｍ１２のＶｇｓは、駆動回路４００のＴＦＴ＿Ｍ５’のＶｇｓの約２倍の電圧となる。そのため、本実施形態における駆動回路３００は、従来の一般的な駆動回路と比べ、ゲート線ＧＬの電位をＨレベルからＬレベルに遷移させる際、ＴＦＴ＿Ｍ１２を介してゲート線ＧＬにより大きな電流を流すことができ、ゲート線ＧＬの電位をより高速にＬレベルに下げることができる。
【０１００】
［第２実施形態］
図６Ａは、本実施形態におけるゲートドライバ３１の各駆動回路の概略構成を示す模式図である。図６Ａでは、便宜上、ゲート線ＧＬ（ｎ−２）〜ＧＬ（ｎ＋２）をそれぞれ駆動する駆動回路３１１（ｎ−２）〜３１１（ｎ＋２）のみを図示している。以下、駆動回路を区別しないときは駆動回路３１１と称する。
【０１０１】
第１実施形態では、駆動回路３０１のシフトレジスタ部ＳＲ（図３参照）は、当該駆動回路３０１の出力バッファ部ＢＴと接続されていない。一方、図６Ａに示すように、本実施形態における駆動回路３１１のシフトレジスタ部ＳＲは、同じ駆動回路３１１における出力バッファ部ＢＴと接続される。以下、駆動回路３１１の具体的な構成について、主に第１実施形態と異なる点を説明する。
【０１０２】
図６Ｂは、ゲート線ＧＬ（ｎ）を駆動する駆動回路３１１（ｎ）の等価回路図である。以下、駆動回路３１１（ｎ）の動作について、第１実施形態の駆動回路３０１と異なる点を説明する。
【０１０３】
図６Ｂに示すように、駆動回路３１１（ｎ）は、ＴＦＴ＿Ｍ５のソース電極と、キャパシタＣｂｓｔの一方の電極とがゲート線ＧＬ（ｎ）に接続され、ＴＦＴ＿Ｍ１３、Ｍ１４及びｎｅｔＣ（ｎ）が設けられていない。本実施形態では、ＴＦＴ＿Ｍ５とＭ１２の２つのＴＦＴによって出力バッファ部ＢＴ（ｎ）が構成される。出力バッファ部ＢＴ（ｎ）のＴＦＴ＿Ｍ５は、ｎｅｔＡ（ｎ）と接続され、シフトレジスタ部ＳＲ（ｎ）と接続される。
【０１０４】
また、駆動回路３１１（ｎ）におけるＴＦＴ＿Ｍ１及びＭ８のゲート電極はゲート線ＧＬ（ｎ−２）と接続され、ＴＦＴ＿Ｍ３のゲート電極はゲート線ＧＬ（ｎ＋２）と接続される。
【０１０５】
図７Ａは、駆動回路３１１（ｎ）がゲート線ＧＬ（ｎ）を駆動する際のタイミングチャートである。
【０１０６】
時刻ｔ０においてゲート線ＧＬ（ｎ−２）がＨレベルの電位に充電され始めると、ＴＦＴ＿Ｍ１がオンになる。これにより、ｎｅｔＡ（ｎ）は、ゲート線ＧＬ（ｎ−２）の電位（ＶＤＤ）よりもＴＦＴ＿Ｍ１の閾値電圧Ｖｔｈ１だけ低い電位「ＶＤＤ−Ｖｔｈ１」にプリチャージされる。
【０１０７】
時刻ｔ１において、クロック信号ＧＣＫ４がＬレベルからＨレベルの電位に遷移する。これにより、第１実施形態と同様、駆動回路３１１（ｎ−１）のＴＦＴ＿Ｍ１２とｎｅｔＡ（ｎ）の間の寄生容量によってｎｅｔＡ（ｎ）の電位は「ＶＤＤ−Ｖｔｈ１＋ΔＶ」に上昇する。
【０１０８】
そして、時刻ｔ２からクロック信号ＧＣＫ１の電位がＨレベルに遷移し、ゲート線ＧＬ（ｎ）はＴＦＴ＿Ｍ５を介してＨレベルの電位に遷移する。また、キャパシタＣｂｓｔを介してｎｅｔＡ（ｎ）の電位は「ＶＤＤ−Ｖｔｈ１＋ΔＶ＋ΔＶｂｓｔ」に上がる。これにより、ＴＦＴ＿Ｍ５のドレイン−ソース間が導通し、ゲート線ＧＬ（ｎ）はＨレベル（ＶＤＤ）の電位に充電される。
【０１０９】
時刻ｔ３において、クロック信号ＧＣＫ４がＬレベルの電位に遷移する。これにより、駆動回路３１１（ｎ−１）のＴＦＴ＿Ｍ１２とｎｅｔＣ（ｎ）との間の寄生容量の影響によって、ｎｅｔＡ（ｎ）の電位は「ＶＤＤ−Ｖｔｈ１＋ΔＶｂｓｔ」となる。このとき、ｎｅｔＡ（ｎ＋１）の電位は、「ＶＤＤ−Ｖｔｈ１＋ΔＶ＋ΔＶｂｓｔ」まで上昇し、ＴＦＴ＿Ｍ１２を介してゲート線ＧＬ（ｎ）にＨレベル（ＶＤＤ）の電位が充電される。
【０１１０】
時刻ｔ４において、ゲート線ＧＬ（ｎ＋２）がＨレベルの電位に充電される。これにより、ＴＦＴ＿Ｍ３がオンになり、ｎｅｔＡ（ｎ）はＬレベル（ＶＳＳ）の電位に放電される。このとき、クロック信号ＧＣＫ１の電位がＬレベルに遷移し、ゲート線ＧＬ（ｎ）はＴＦＴ＿Ｍ１２を介してＬレベルの電位に放電される。
【０１１１】
図７Ｂは、本実施形態におけるｎｅｔＡ（ｎ＋１）、クロック信号ＧＣＫ１、ゲート線ＧＬ（ｎ）、及び、駆動回路３１１（ｎ）のＴＦＴ＿Ｍ１２のゲート−ソース間電圧（Ｖｇｓ）の電位の変化を示している。図７Ｂにおいて、ゲート線ＧＬ（ｎ）の波形以外は第１実施形態と同様である。
【０１１２】
図７Ｂに示すように、本実施形態においても、ゲート線ＧＬ（ｎ）の電位がＬレベルに遷移する際（ｔ４）、ＴＦＴ＿Ｍ１２のゲート−ソース間電圧（Ｖｇｓ）は、「２（ＶＤＤ−ＶＳＳ）−Ｖｔｈ１」である。よって、第１実施形態と同様、ゲート線ＧＬ（ｎ）をＬレベルの電位に遷移させる際、バッファ部のＴＦＴ＿Ｍ１２のゲート電極に従来よりも高い電圧を印加することができ、ゲート線ＧＬ（ｎ）の電位を高速に下げることができる。
【０１１３】
また、本実施形態では、出力バッファ部ＢＴとして、ＴＦＴ＿Ｍ１２とＴＦＴ＿Ｍ５を用いてゲート線ＧＬ（ｎ）をＨレベル又はＬレベルの電位に遷移させる。そのため、ＴＦＴ＿Ｍ１２のみを用いる場合と比べ、ゲート線ＧＬ（ｎ）をＨレベルの電位に遷移させる時間を短縮することができる。その結果、ＴＦＴ＿Ｍ１２のみで出力バッファ部ＢＴを構成する場合と比べ、ゲート線ＧＬ（ｎ）を選択状態に切り替えるための電圧マージンが向上する。
【０１１４】
［第３実施形態］
上述の第１及び第２実施形態では、ゲート線ＧＬをＨレベルからＬレベルの電位に下げる時間を高速化する場合について説明したが、本実施形態では、ゲート線ＧＬをより高速に選択状態に切り替える構成について説明する。
【０１１５】
図８Ａは、本実施形態におけるゲートドライバ３２の各駆動回路の概略構成を示す模式図である。図８Ａでは、便宜上、ゲート線ＧＬ（ｎ−２）〜ＧＬ（ｎ＋３）をそれぞれ駆動する駆動回路３２１（ｎ−２）〜３２１（ｎ＋３）のみを図示している。駆動回路を区別しないときは駆動回路３２１と称する。以下、主として、第２実施形態と異なる構成について説明する。
【０１１６】
図８Ａに示すように、駆動回路３２１（ｎ）のシフトレジスタ部ＳＲ（ｎ）は、後段の駆動回路３２１（ｎ＋１）の出力バッファ部ＢＴ（ｎ＋１）と接続され、出力バッファ部ＢＴ（ｎ）は、前段の駆動回路３２１（ｎ−１）のシフトレジスタ部ＳＲ（ｎ−１）と接続される。以下、駆動回路３２１の具体的な構成について説明する。
【０１１７】
図８Ｂは、駆動回路３２１（ｎ）の等価回路図である。駆動回路３２１（ｎ）において、第２実施形態と同様の構成には第１実施形態と同じ符号を付している。
【０１１８】
図８Ｂに示すように、出力バッファ部ＢＴ（ｎ）におけるＴＦＴ＿Ｍ１２のゲート電極は、駆動回路３２１（ｎ−１）のｎｅｔＡ（ｎ−１）に接続されている。また、シフトレジスタ部ＳＲ（ｎ）のｎｅｔＡ（ｎ）は、駆動回路３２１（ｎ＋１）の出力バッファ部ＢＴ（ｎ＋１）におけるＴＦＴ＿Ｍ１２のゲート電極と接続されている。
【０１１９】
ＴＦＴ＿Ｍ１とＭ８のゲート電極は、ゲート線ＧＬ（ｎ−１）に接続され、ＴＦＴ＿Ｍ３のゲート電極は、ゲート線ＧＬ（ｎ＋３）と接続されている。
【０１２０】
図９Ａは、駆動回路３２１（ｎ）がゲート線ＧＬ（ｎ）を駆動する際のタイミングチャートである。以下、第２実施形態と異なる動作について説明する。
【０１２１】
時刻ｔ０において、ゲート線ＧＬ（ｎ−２）がＨレベルの電位に充電され始めると、駆動回路３２１（ｎ−１）のＴＦＴ＿Ｍ１がオンになり、ｎｅｔＡ（ｎ−１）は「ＶＤＤ−Ｖｔｈ１」にプリチャージされる。
【０１２２】
同様に、時刻ｔ１において、ゲート線ＧＬ（ｎ−１）がＨレベルの電位に充電され始めると、ｎｅｔＡ（ｎ）は「ＶＤＤ−Ｖｔｈ１」にプリチャージされる。また、ゲート線ＧＬ（ｎ−１）の充電によって、駆動回路３２１（ｎ）のＴＦＴ＿Ｍ８がオンになり、ｎｅｔＢ（ｎ）がＬレベルの電位に充電される。
【０１２３】
また、クロック信号ＧＣＫ４がＬレベルからＨレベルの電位に遷移する。これにより、駆動回路３２１（ｎ−１）のＴＦＴ＿Ｍ５及びＭ１２を介して、ゲート線ＧＬ（ｎ−１）がＨレベルの電位に充電される。これに伴い、駆動回路３２１（ｎ−１）のキャパシタＣｂｓｔを介し、ｎｅｔＡ（ｎ−１）は「ＶＤＤ−Ｖｔｈ１＋ΔＶ」の電位まで上昇する。
【０１２４】
このとき、駆動回路３２１（ｎ）におけるＴＦＴ＿Ｍ５及びＭ１２はオン状態であるが、クロック信号ＧＣＫ１がＬレベルの電位である。そのため、ゲート線ＧＬ（ｎ）はＬレベルの電位を維持する。
【０１２５】
時刻ｔ２においてクロック信号ＧＣＫ１がＨレベルの電位に遷移する。このとき、ｎｅｔＡ（ｎ−１）の電位は、ｎｅｔＡ（ｎ−１）と駆動回路３２１（ｎ）のＴＦＴ＿Ｍ１２との間の寄生容量により「ＶＤＤ−Ｖｔｈ１＋ΔＶｂｓｔ＋ΔＶ」まで上昇する。そのため、クロック信号ＧＣＫ１の電位の上昇に伴い、駆動回路３２１（ｎ）のＴＦＴ＿Ｍ１２においてより大きな電流を流すことができ、ゲート線ＧＬ（ｎ）の電位を高速にＨレベルに遷移させることができる。
【０１２６】
時刻ｔ３において、クロック信号ＧＣＫ２がＬレベルからＨレベルの電位に変化する。クロック信号ＧＣＫ２は、駆動回路３２１（ｎ＋１）に供給される。そのため、ｎｅｔＡ（ｎ）は、駆動回路３２１（ｎ＋１）のＴＦＴ＿Ｍ１２とｎｅｔＡ（ｎ）の間の寄生容量により「ＶＤＤ−Ｖｔｈ１＋ΔＶｂｓｔ＋ΔＶ」の電位まで上昇する。
【０１２７】
また、このときクロック信号ＧＣＫ４がＨレベルからＬレベルの電位に変化する。そのため、ｎｅｔＡ（ｎ−１）は、駆動回路３２１（ｎ−１）のＴＦＴ＿Ｍ５及びＭ１２を介して「ＶＤＤ−Ｖｔｈ１」の電位まで下がる。
【０１２８】
時刻ｔ４において、クロック信号ＧＣＫ１がＨレベルからＬレベルに遷移する。これにより、ｎｅｔＡ（ｎ）の電位は、駆動回路３２１（ｎ）のＴＦＴ＿Ｍ５及びＭ１２を介して「ＶＤＤ−Ｖｔｈ１」まで下がる。このとき、ゲート線ＧＬ（ｎ＋２）がＨレベルの電位に充電され始める。そのため、駆動回路３２１（ｎ−１）のＴＦＴ＿Ｍ３がオンになり、ｎｅｔＡ（ｎ−１）がＬレベルの電位に遷移する。
【０１２９】
また、このとき、駆動回路３２１（ｎ）のＴＦＴ＿Ｍ７、Ｍ８がオフ状態、ＴＦＴ＿Ｍ６、Ｍ９、Ｍ５がオン状態である。このとき、ｎｅｔＢ（ｎ）は、ＴＦＴ＿Ｍ９を介してＬレベルの電位を維持する。ゲート線ＧＬ（ｎ）は、ＴＦＴ＿Ｍ５を介してＬレベルの電位に放電され、ｎｅｔＡ（ｎ）は、キャパシタＣｂｓｔを介して電位ＶＤＤ−Ｖｔｈ１に下がる。
【０１３０】
図９Ｂは、本実施形態におけるｎｅｔＡ（ｎ−１）、クロック信号ＧＣＫ１、ゲート線ＧＬ（ｎ）、及び、駆動回路３２１（ｎ）のＴＦＴ＿Ｍ１２のゲート−ソース間電圧（Ｖｇｓ）の電位の変化を示している。
【０１３１】
図９Ｂに示すように、本実施形態では、ゲート線ＧＬ（ｎ）の電位をＬレベルからＨレベルに遷移させる前（ｔ１〜ｔ２）に、ＴＦＴ＿Ｍ１２のＶｇｓは、「２（ＶＤＤ−ＶＳＳ）−Ｖｔｈ１」となる。そのため、本実施形態では、ＴＦＴ＿Ｍ１２のオン電圧が、図５Ｄに示す従来の駆動回路４００のＴＦＴ＿Ｍ５’のＶｇｓと比べて約２倍高い状態でゲート線ＧＬ（ｎ）を充電することができる。その結果、従来の駆動回路４００と比べ、ゲート線ＧＬ（ｎ）をＨレベルの電位に高速に遷移させることができる。
【０１３２】
［第４実施形態］
上述の実施形態では、ゲート線ＧＬをＨレベルからＬレベルの電位に放電する時間、又は、ゲート線ＧＬをＬレベルからＨレベルに充電する時間を高速化する場合について説明した。本実施形態では、ゲート線ＧＬ（ｎ）をより高速に選択状態と非選択状態に切り替える構成について説明する。
【０１３３】
図１０Ａは、本実施形態におけるゲートドライバ３３の各駆動回路の概略構成を示す模式図である。図１０Ａでは、便宜上、ゲート線ＧＬ（ｎ−１）〜ＧＬ（ｎ＋３）をそれぞれ駆動する駆動回路３３１（ｎ−１）〜３３１（ｎ＋３）のみを図示している。駆動回路を区別しないときは駆動回路３３１と称する。以下、上記実施形態と異なる構成について説明する。
【０１３４】
図１０Ａに示すように、駆動回路３３１（ｎ）のシフトレジスタ部ＳＲ（ｎ）は、出力バッファ部ＢＴ（ｎ）と、前段の駆動回路３３１（ｎ−１）の出力バッファ部ＢＴ（ｎ−１）と後段の駆動回路３３１（ｎ＋１）の出力バッファ部ＢＴ（ｎ＋１）と接続されている。以下、具体的に駆動回路３３１の構成について説明する。
【０１３５】
図１０Ｂは、駆動回路３３１（ｎ）の等価回路図である。駆動回路３３１（ｎ）において、上記実施形態と同様の構成には上記実施形態と同じ符号を付している。以下、上記実施形態と異なる構成を説明する。
【０１３６】
図１０Ｂに示すように、駆動回路３３１（ｎ）は、ＴＦＴ−Ｍ１〜Ｍ１２に加え、さらに、ＴＦＴ＿Ｍ１３〜Ｍ１５を有する。
【０１３７】
ＴＦＴ＿Ｍ１５は、ＴＦＴ＿Ｍ５及びＭ１２と同様、出力バッファ部ＢＴ（ｎ）として機能する。ＴＦＴ＿Ｍ１５は、ゲート電極がｎｅｔＡ（ｎ−１）と接続され、ドレイン電極はクロック信号ＧＣＫ１が供給され、ソース電極はゲート線ＧＬ（ｎ）と接続される。
【０１３８】
つまり、本実施形態におけるＴＦＴ＿Ｍ１５は、第３実施形態のＴＦＴ＿Ｍ１２と同様に動作し、ＴＦＴ＿Ｍ１２は、第２実施形態のＴＦＴ＿Ｍ１２に同様に動作する。
【０１３９】
ＴＦＴ＿Ｍ１３は、ゲート電極がｎｅｔＢ（ｎ）と接続され、ドレイン電極がゲート線ＧＬ（ｎ）と接続され、ソース電極は電源電圧信号ＶＳＳが供給される。
【０１４０】
ＴＦＴ＿Ｍ１４は、ゲート電極はリセット信号ＣＬＲが供給され、ドレイン電極がゲート線ＧＬ（ｎ）と接続され、ソース電極は電源電圧信号ＶＳＳが供給される。
【０１４１】
ＴＦＴ＿Ｍ１及びＭ８のゲート電極はゲート線ＧＬ（ｎ−１）と接続され、ＴＦＴ＿Ｍ３のゲート電極はゲート線ＧＬ（ｎ＋２）と接続されている。
【０１４２】
また、ｎｅｔＡ（ｎ）は、駆動回路３３１（ｎ−１）のＴＦＴ＿Ｍ１２のゲート電極と接続されるとともに、駆動回路３３１（ｎ＋１）のＴＦＴ＿Ｍ１５のゲート電極と接続されている。
【０１４３】
図１１Ａは、駆動回路３３１（ｎ）がゲート線ＧＬ（ｎ）を駆動する際のタイミングチャートである。図１１Ａに示すように、本実施形態では、ｎｅｔＡ（ｎ）がプリチャージされた後の電位変化が上記実施形態と異なる。以下、具体的に説明する。
【０１４４】
時刻ｔ０においてゲート線ＧＬ（ｎ−２）がＨレベルの電位に充電され始めると、駆動回路３３１（ｎ−１）のＴＦＴ＿Ｍ１がオンになり、ｎｅｔＡ（ｎ−１）は「ＶＤＤ−Ｖｔｈ１」にプリチャージされる。
【０１４５】
時刻ｔ１においてゲート線ＧＬ（ｎ−１）がＨレベルの電位に充電され始めると、ｎｅｔＡ（ｎ−１）と同様、ｎｅｔＡ（ｎ）は「ＶＤＤ−Ｖｔｈ１」にプリチャージされる。また、ゲート線ＧＬ（ｎ−１）の充電によって、駆動回路３３１（ｎ）のＴＦＴ＿Ｍ８がオンになり、ｎｅｔＢ（ｎ）がＬレベルの電位に充電される。
【０１４６】
また、時刻ｔ１において、クロック信号ＧＣＫ２がＬレベルの電位、クロック信号ＧＣＫ４がＨレベルの電位に遷移し、ゲート線ＧＬ（ｎ−１）がＨレベルの電位に充電される。
【０１４７】
駆動回路３３１（ｎ−１）のＴＦＴ＿Ｍ１２にはクロック信号ＧＣＫ４が供給され、駆動回路３３１（ｎ＋１）のＴＦＴ＿Ｍ１５にはクロック信号ＧＣＫ２が供給されている。そのため、ｎｅｔＡ（ｎ）は、これらＴＦＴとの間の寄生容量を介して、クロック信号ＧＣＫ４、クロック信号ＧＣＫ２の電位変化の影響を受ける。しかしながら、クロック信号ＧＣＫ４とクロック信号ＧＣＫ２とは逆位相である。そのため、ＴＦＴ＿Ｍ１２と、ＴＦＴ＿Ｍ１５が同じサイズであり、ｎｅｔＡ（ｎ）との間の寄生容量が同等の場合、クロック信号ＧＣＫ４とクロック信号ＧＣＫ２の電位変化の影響が打ち消され、ｎｅｔＡ（ｎ）はこれらクロック信号の電位変化の影響を受けない。
【０１４８】
時刻ｔ２において、クロック信号ＧＣＫ１がＨレベルの電位に遷移し、ＴＦＴ＿Ｍ５を介して、ゲート線ＧＬ（ｎ）にＨレベルの電位が充電され始める。これにより、キャパシタＣｂｓｔを介してｎｅｔＡ（ｎ）の電位は、「ＶＤＤ−Ｖｔｈ１＋ΔＶｂｓｔ」まで上昇する。
【０１４９】
このとき、ｎｅｔＡ（ｎ−１）は「ＶＤＤ−Ｖｔｈ１＋ΔＶｂｓｔ」である。そのため、駆動回路３３１（ｎ）のＴＦＴ＿Ｍ１５がオン状態となる。さらに、このとき、ｎｅｔＡ（ｎ＋１）が「ＶＤＤ−Ｖｔｈ１」の電位にプリチャージされ、駆動回路３３１（ｎ）のＴＦＴ＿Ｍ１２がオン状態となる。よって、ＴＦＴ＿Ｍ１２、ＴＦＴ＿Ｍ１５、及びＴＦＴ＿Ｍ５を介してゲート線ＧＬ（ｎ）にＨレベルの電位が充電される。
【０１５０】
なお、時刻ｔ３においてゲート線ＧＬ（ｎ−１）がＬレベルの電位に遷移し、ＴＦＴ＿Ｍ１がオフ状態となる。このとき、クロック信号ＧＣＫ１がＨレベルの電位であり、ＴＦＴ＿Ｍ１５を介してゲート線ＧＬ（ｎ）にＨレベルの電位が充電される。クロック信号ＧＣＫ１の電位がＨレベルである時刻ｔ２〜ｔ４まで、ゲート線ＧＬ（ｎ）は継続してＨレベルの電位に充電される。
【０１５１】
ｎｅｔＡ（ｎ）は、ゲート線ＧＬ（ｎ）にＨレベルの電位が充電されている間、キャパシタＣｂｓｔを介して「ＶＤＤ−Ｖｔｈ１＋ΔＶｂｓｔ」の電位を維持する。
【０１５２】
時刻ｔ４においてクロック信号ＧＣＫ１がＬレベルの電位に遷移し、ゲート線ＧＬ（ｎ＋２）がＨレベルの電位に充電され始める。これにより、駆動回路３３１（ｎ）のＴＦＴ＿Ｍ３がオン状態となり、ｎｅｔＡ（ｎ）はＬレベルの電位に遷移する。また、このとき、ｎｅｔＡ（ｎ−１）はＬレベルの電位であるが、ｎｅｔＡ（ｎ＋１）が「ＶＤＤ−Ｖｔｈ１＋ΔＶｂｓｔ」の電位である。そのため、駆動回路３３１（ｎ）のＴＦＴ＿Ｍ１２を介してゲート線ＧＬ（ｎ）の電位はＬレベルに放電される。
【０１５３】
時刻ｔ３以降、ゲート線ＧＬ（ｎ−１）はＬレベルの電位を維持するため、ＴＦＴ＿Ｍ８がオフ状態となり、ｎｅｔＢ（ｎ）はＨレベルの電位となる。これにより、駆動回路３３１（ｎ）のＴＦＴ＿Ｍ４、Ｍ１０、Ｍ１３がオン状態となる。よって、時刻ｔ４以降も、ｎｅｔＡ（ｎ）は、ＴＦＴ＿Ｍ４を介してＬレベルの電位を維持し、ゲート線（ｎ）は、ＴＦＴ＿Ｍ１０、Ｍ１３を介してＬレベルの電位を維持する。
【０１５４】
図１１Ｂは、本実施形態におけるｎｅｔＡ（ｎ＋１）、クロック信号ＧＣＫ１、ゲート線ＧＬ（ｎ）、及びＴＦＴ＿Ｍ１２のＶｇｓの電位変化を示している。また、図１１Ｃは、本実施形態におけるｎｅｔＡ（ｎ−１）、クロック信号ＧＣＫ１、ゲート線ＧＬ（ｎ）、及びＴＦＴ＿Ｍ１５のＶｇｓの電位変化を示している。
【０１５５】
図１１Ｂに示すように、ゲート線ＧＬ（ｎ）をＬレベルからＨレベルの電位に遷移させるタイミング（ｔ２）で、ＴＦＴ＿Ｍ１２のＶｇｓは「２（ＶＤＤ−ＶＳＳ）−Ｖｔｈ１」となる。よって、本実施形態では、ＴＦＴ＿Ｍ１２のオン電圧が、図５Ｄに示す従来の駆動回路４００のＴＦＴ＿Ｍ５’のＶｇｓと比べて約２倍高い状態でゲート線ＧＬ（ｎ）を充電することができる。その結果、従来の駆動回路４００と比べ、ゲート線ＧＬ（ｎ）をＨレベルの電位に高速に遷移させることができる。
【０１５６】
また、図１１Ｃに示すように、ゲート線ＧＬ（ｎ）をＨレベルからＬレベルの電位に遷移させるタイミング（ｔ４）で、ＴＦＴ＿Ｍ１５のＶｇｓは「２（ＶＤＤ−ＶＳＳ）−Ｖｔｈ１」となる。よって、ＴＦＴ＿Ｍ１５のオン電圧が、従来の駆動回路と比べ約２倍高い状態でゲート線ＧＬ（ｎ）を放電することができる。その結果、従来の駆動回路と比べ、ゲート線ＧＬ（ｎ）をＬレベルの電位に高速に遷移させることができる。
【０１５７】
このように、駆動回路３３１（ｎ）は、出力バッファ部ＢＴ（ｎ）として、前段の駆動回路３３１（ｎ−１）のｎｅｔＡ（ｎ−１）の電位に応じて駆動するＴＦＴ＿Ｍ１５と、後段の駆動回路３３１（ｎ＋１）のｎｅｔＡ（ｎ＋１）の電位に応じて駆動するＴＦＴ＿Ｍ１２とを有する。ゲート線ＧＬ（ｎ）を選択状態に切り替える際、ｎｅｔＡ（ｎ＋１）の電位は「ＶＤＤ−Ｖｔｈ１＋ΔＶｂｓｔ（ΔＶｂｓｔ＝ＶＤＤ−ＶＳＳ）」であり、ＶＤＤよりも高い。また、ゲート線ＧＬ（ｎ）を非選択状態に切り替える際、ｎｅｔＡ（ｎ−１）の電位は「ＶＤＤ−Ｖｔｈ１＋ΔＶｂｓｔ（ΔＶｂｓｔ＝ＶＤＤ−ＶＳＳ）」であり、ＶＤＤよりも高い。よって、本実施形態は、従来の駆動回路４００よりもゲート線ＧＬ（ｎ）をより高速に選択状態及び非選択状態に切り替えることができる。
【０１５８】
［第５実施形態］
上述した実施形態では、表示領域Ｄの外側の領域（以下、額縁領域）のうち、ゲート線ＧＬの一方の端部側の領域にゲートドライバが設けられる例を説明した。本実施形態では、額縁領域におけるゲート線ＧＬの両端の領域に、ゲートドライバが設けられる例を説明する。
【０１５９】
図１２は、本実施形態におけるゲートドライバの配置例を示す模式図である。図１２では、第２実施形態におけるゲートドライバ３１の駆動回路３１１の配置例を示している。
【０１６０】
図１２に示すように、一のゲート線ＧＬに対し、当該ゲート線ＧＬを駆動する２つの駆動回路３１１が、ゲート線ＧＬの両端側の額縁領域Ｒａ、Ｒｂに設けられている。
【０１６１】
また、２つの駆動回路３１１はそれぞれ同じクロック信号が供給される。一のゲート線ＧＬに対応する２つの駆動回路３１１は略同時に駆動し、当該一のゲート線ＧＬを駆動する。
【０１６２】
このように構成することで、一のゲート線ＧＬを１つの駆動回路３１１で駆動する場合と比べてより高速にゲート線ＧＬを駆動することができ、また、信頼性を向上させることができる。
【０１６３】
［第６実施形態］
上述の第５実施形態では、額縁領域Ｒａ、Ｒｂに、各ゲート線ＧＬに対する２つの駆動回路をそれぞれ配置する例を説明した。本実施形態では、一方の額縁領域は奇数行のゲート線ＧＬを駆動する駆動回路を配置し、他方の額縁領域には偶数行のゲート線ＧＬを駆動する駆動回路を配置する例を説明する。
【０１６４】
図１３は、本実施形態におけるゲートドライバの配置例を示す模式図である。図１３では、第２実施形態におけるゲートドライバ３１の駆動回路３１１の配置例を示している。
【０１６５】
図１３に示すように、額縁領域Ｒａは駆動回路群３１１ａが設けられ、額縁領域Ｒｂは駆動回路群３１１ｂが設けられる。駆動回路群３１１ａは、ゲート線ＧＬ（ｎ−２）、ＧＬ（ｎ）、ＧＬ（ｎ＋２）…を駆動する駆動回路３１１（ｎ−２）、３１１（ｎ）、３１１（ｎ＋２）…を含む。また、駆動回路群３１１ｂは、ゲート線ＧＬ（ｎ−３）、ＧＬ（ｎ−１）、ＧＬ（ｎ＋１）…を駆動する駆動回路３１１（ｎ−３）、３１１（ｎ−１）、３１１（ｎ＋１）…を含む。
【０１６６】
なお、駆動回路３１１の構成は第２実施形態（図６Ｂ）と同様であるが、駆動回路３１１に供給されるクロック信号が第２実施形態と異なる。
【０１６７】
本実施形態では、クロック信号として、互いの位相が異なる８相のクロック信号ＧＣＫ１〜ＧＣＫ８がゲートドライバに供給される。この例において、クロック信号ＧＣＫ１〜ＧＣＫ８はそれぞれ、４水平走査期間ずつＨレベルとＬレベルの電位を交互に繰り返す信号である。つまり、クロック信号ＧＣＫ１〜ＧＣＫ８において、Ｈレベル又はＬレベルの電位の１サイクルは８水平走査期間（８Ｈ）となる。
【０１６８】
駆動回路群３１１ａの各駆動回路３１１は、クロック信号ＧＣＫ１、ＧＣＫ３、ＧＣＫ５、ＧＣＫ７のいずれかのクロック信号が供給される。また、駆動回路群３１１ｂの各駆動回路３１１は、クロック信号ＧＣＫ２、ＧＣＫ４、ＧＣＫ６、ＧＣＫ８のいずれかのクロック信号が供給される。
【０１６９】
クロック信号ＧＣＫ１、３、５、７は、隣接するクロック信号との間の位相差が２水平走査期間である。また、クロック信号ＧＣＫ２、４、６、８は、隣接するクロック信号との間の位相差が２水平走査期間である。同じ額縁領域に配置された各駆動回路３１１は、前段及び後段の駆動回路３１１と２水平走査期間だけ位相がずれたクロック信号が供給される。
【０１７０】
上記第２実施形態では、駆動回路３１１（ｎ）のｎｅｔＡ（ｎ）には前段の駆動回路３１１（ｎ−１）のＴＦＴ＿Ｍ１２のゲート電極が接続されていた。本実施形態では、ｎｅｔＡ（ｎ）には、２段前の駆動回路３１１（ｎ−２）の出力バッファ部ＢＴ（ｎ−２）のＴＦＴ＿Ｍ１２が接続される。また、本実施形態では、出力バッファ部ＢＴ（ｎ）のＴＦＴ＿Ｍ１２は、２段後ろの駆動回路３１１（ｎ＋２）のシフトレジスタ部ＳＲ（ｎ＋２）、すなわちｎｅｔＡ（ｎ＋２）と接続される。
【０１７１】
図１４は、本実施形態における駆動回路３１１（ｎ）がゲート線ＧＬ（ｎ）を駆動する際のタイミングチャートである。駆動回路３１１（ｎ）の動作は、第２実施形態と同様であるため詳しい説明は省略する。以下、第２実施形態と異なる点について説明する。
【０１７２】
図１４に示すように、本実施形態におけるｎｅｔＡ（ｎ）、ｎｅｔＡ（ｎ＋２）、ゲート線ＧＬ（ｎ）〜ＧＬ（ｎ＋２）は、図７Ａに示すこれらの波形と振幅は同じであるが、電位が変化してから次に電位が変化するまでの期間が異なる。
【０１７３】
例えば、時刻ｔ１１においてｎｅｔＡ（ｎ）がプリチャージされ、時刻ｔ１２においてクロック信号ＧＣＫ７の電位がＨレベルとなる。本実施形態では、ｎｅｔＡ（ｎ）が「ＶＤＤ−Ｖｔｈ１＋ΔＶ」に上昇するまでの期間は２水平走査期間であり、第２実施形態よりも１水平走査期間だけ長くなっている。同様に、ｎｅｔＡ（ｎ）の電位が「ＶＤＤ−Ｖｔｈ１＋ΔＶｂｓｔ」となるまでの期間（ｔ１２−ｔ１３）も２水平走査期間となる。
【０１７４】
また、本実施形態では、クロック信号ＧＣＫ１がＨレベルの電位を継続する期間は４水平走査期間である。そのため、ゲート線ＧＬ（ｎ）がＨレベルの電位となる期間ｔ１３−ｔ１５も４水平走査期間となる。
【０１７５】
本実施形態では、一の額縁領域（Ｒａ又はＲｂ）に設けられる駆動回路の数を第５実施形態の１／２に減らすことができる。そのため、第５実施形態と比べ、額縁領域（Ｒａ又はＲｂ）の狭額縁化を図ることができる。なお、本実施形態では、８相のクロック信号を用いる例を説明したが、クロック信号は５相以上であればこれに限定されない。
【０１７６】
［第７実施形態］
上述した第６実施形態では、一の駆動回路がゲート線ＧＬの両端の額縁領域のいずれか一方に配置される例を説明した。本実施形態では、一の駆動回路の出力バッファ部ＢＴの一部分を一方の額縁領域に配置し、他の部分を他方の額縁領域に配置する例を説明する。
【０１７７】
図１５は、本実施形態における駆動回路３２１の配置例を示す模式図である。この例では、ゲート線ＧＬ（ｎ−３）〜ＧＬ（ｎ＋４）を駆動する駆動回路３２１（ｎ−３）〜３２１（ｎ＋４）の配置例を示している。以下、これら駆動回路を区別しないときは駆動回路３２１と称する。
【０１７８】
図１５に示すように、例えば、駆動回路３２１（ｎ）は、１つのシフトレジスタ部ＳＲと、２つの出力バッファ部ＢＴ＿Ａ（ｎ）、ＢＴ＿Ｂ（ｎ）を有する。
【０１７９】
図１６は、駆動回路３２１（ｎ）におけるシフトレジスタ部ＳＲ（ｎ）と出力バッファ部ＢＴ＿Ａ（ｎ）、ＢＴ＿Ｂ（ｎ）の構成例を示す等価回路図である。図１６において、第２実施形態と同様の構成には第２実施形態と同じ符号を付している。ここでは、便宜上、駆動回路３２１における主要な構成のみを示しているが、第２実施形態のシフトレジスタ部ＳＲ（ｎ）と出力バッファ部ＢＴ（ｎ）以外の素子が駆動回路３２１に設けられる
【０１８０】
図１６に示すように、本実施形態におけるシフトレジスタ部ＳＲ（ｎ）は、ＴＦＴ＿Ｍ２１、Ｍ２３を有する。
【０１８１】
ＴＦＴ＿Ｍ２１は、ゲート電極はゲート線ＧＬ（ｎ−３）と接続され、ドレイン電極に電源電圧信号ＶＤＤが供給され、ソース電極にｎｅｔＡ（ｎ）が接続されている。
【０１８２】
ＴＦＴ＿Ｍ２３は、ゲート電極がゲート線ＧＬ（ｎ＋４）と接続され、ドレイン電極がｎｅｔＡ（ｎ）と接続され、ソース電極に電源電圧信号ＶＳＳが供給される。
【０１８３】
ＴＦＴ＿Ｍ２３は、ゲート電極の接続先が第２実施形態のＴＦＴ＿Ｍ３と異なるが、ＴＦＴ＿Ｍ３と同様の機能を有する。つまり、ＴＦＴ＿Ｍ２３は、ｎｅｔＡ（ｎ）をＬレベルの電位に放電する機能を有する。
【０１８４】
出力バッファ部ＢＴ＿Ａ（ｎ）は、第２実施形態と同様のＴＦＴ＿Ｍ５を有し、出力バッファ部ＢＴ＿Ｂ（ｎ）は、第２実施形態と同様のＴＦＴ＿Ｍ１２を有する。
【０１８５】
また、この例では、各駆動回路３２１は、互いの位相が異なる６相のクロック信号ＧＣＫ１〜ＧＣＫ６のいずれかのクロック信号が供給される。
【０１８６】
図１７は、駆動回路３２１（ｎ）がゲート線ＧＬ（ｎ）を駆動する際のタイミングチャートである。駆動回路３２１（ｎ）の動作は、第２実施形態と同様であるため詳しい説明は省略する。以下、第２実施形態と異なる点について説明する。
【０１８７】
本実施形態では、互いの位相が異なる６相のクロック信号ＧＣＫ１〜ＧＣＫ６のいずれかが駆動回路３２１に供給される。クロック信号ＧＣＫ１〜ＧＣＫ６は、３水平走査期間（３Ｈ）ずつＨレベルとＬレベルの電位とを交互に繰り返す。つまり、クロック信号ＧＣＫ１〜ＧＣＫ６のＨレベル又はＬレベルの電位の１サイクルは６水平走査期間（６Ｈ）となる。クロック信号ＧＣＫ１〜ＧＣＫ６の最小位相差は１水平走査期間である。
【０１８８】
図１７に示すｎｅｔＡとゲート線ＧＬの振幅は第２実施形態と同様であるが、電位が変化してから次に電位が変化するまでの期間が第２実施形態と異なる。
【０１８９】
例えば、時刻ｔ２１において、駆動回路３２１（ｎ）のＴＦＴ＿Ｍ２１によってｎｅｔＡ（ｎ）がプリチャージされ、時刻ｔ２２においてクロック信号ＧＣＫ６の電位がＨレベルとなる。クロック信号ＧＣＫ６は、ｎｅｔＡ（ｎ）と接続された駆動回路３２１（ｎ−１）のＴＦＴ＿Ｍ１２に供給される。
【０１９０】
そのため、クロック信号ＧＣＫ６がＨレベルの電位に遷移すると、ｎｅｔＡ（ｎ）の電位は、駆動回路３２１（ｎ−１）のＴＦＴ＿Ｍ１２とｎｅｔＡ（ｎ）の間の寄生容量により、「ＶＤＤ−Ｖｔｈ１＋ΔＶ」となる。本実施形態では、プリチャージ後、ｎｅｔＡ（ｎ）が「ＶＤＤ−Ｖｔｈ１＋ΔＶ」に上昇するまでの期間が２水平走査期間となる。
【０１９１】
次に、時刻ｔ２２から１水平走査期間経過後の時刻ｔ２３においてクロック信号ＧＣＫ１がＨレベルの電位に遷移する。このとき、ｎｅｔＡ（ｎ）はプリチャージされているため、ＴＦＴ＿Ｍ５がオンになる。これにより、ＴＦＴ＿Ｍ５を介してゲート線ＧＬ（ｎ）にＨレベルの電位が充電され始め、ｎｅｔＡ（ｎ）の電位も「ＶＤＤ−Ｖｔｈ１＋ΔＶ＋ΔＶｂｓｔ」となる。よって、本実施形態において、ｎｅｔＡ（ｎ）が「ＶＤＤ−Ｖｔｈ１＋ΔＶ」から「ＶＤＤ−Ｖｔｈ１＋ΔＶ＋ΔＶｂｓｔ」に上昇するまでの期間は１水平走査期間となる。
【０１９２】
時刻ｔ２３から２水平走査期間経過後の時刻ｔ２４においてクロック信号ＧＣＫ６がＬレベルの電位に遷移する。これにより、ｎｅｔＡ（ｎ）の電位は、「ＶＤＤ−Ｖｔｈ１＋ΔＶｂｓｔ」に下がる。よって、本実施形態において、ｎｅｔＡ（ｎ）が「ＶＤＤ−Ｖｔｈ１＋ΔＶ＋ΔＶｂｓｔ」から「ＶＤＤ−Ｖｔｈ１＋ΔＶｂｓｔ」に下がるまでの期間は２平走査期間となる。
【０１９３】
時刻ｔ２４から１水平走査期間経過後の時刻ｔ２５においてクロック信号ＧＣＫ１がＬレベルの電位に遷移する。これにより、ｎｅｔＡ（ｎ）の電位は、「ＶＤＤ−Ｖｔｈ１」に下がる。このとき、ｎｅｔＡ（ｎ＋１）は「ＶＤＤ−Ｖｔｈ１＋ΔＶ＋ΔＶｂｓｔ」である。そのため、ＴＦＴ＿Ｍ１２を介してゲート線ＧＬ（ｎ）はＬレベルの電位に遷移する。よって、ｎｅｔＡ（ｎ）が、「ＶＤＤ−Ｖｔｈ１＋ΔＶｂｓｔ」から「ＶＤＤ−Ｖｔｈ１」に下がるまでの期間は１平走査期間となる。
【０１９４】
本実施形態では、クロック信号がＨレベルの電位となる期間が３水平走査期間である。そのため、ゲート線ＧＬ（ｎ）がＨレベルの電位となる期間も３水平走査期間となる。
【０１９５】
このように、本実施形態では、各ゲート線ＧＬに対応する駆動回路３２１を２つの額縁領域（Ｒａ、Ｒｂ）に分散して配置するため、１つの額縁領域に全ての駆動回路３２１を配置する場合と比べ狭額縁化を図ることができる。また、第２実施形態と同様、ゲート線ＧＬをＬレベルの電位に遷移させる際、ＴＦＴ＿Ｍ１２に従来よりも高いオン電圧が印加され、ゲート線ＧＬの電位を高速にＬレベルに下げることができる。また、本実施形態では、ゲート線ＧＬの両端からゲート線ＧＬを充放電することができるため、第６実施形態よりもゲート線ＧＬを高速に非選択状態に切り替えることができる。なお、本実施形態では、６相のクロック信号を用いる例を説明したが、クロック信号は４相以上であればこれに限定されない。
【０１９６】
［第８実施形態］
本実施形態では、ゲート線ＧＬの電位を上述の第７実施形態よりも高速にＬレベルに下げるための構成について説明する。
【０１９７】
図１８は、本実施形態における駆動回路３３１の配置例を示す模式図である。図１８において、第７実施形態と同様の構成には第７実施形態と同じ符号を付している。図１８では、ゲート線ＧＬ（ｎ−３）〜ＧＬ（ｎ＋４）を駆動する駆動回路３３１（ｎ−３）〜３３１（ｎ＋４）の配置例を示している。以下、これら駆動回路を区別しないときは駆動回路３３１と称する。
【０１９８】
図１８に示すように、駆動回路３３１は、出力バッファ部ＢＴ＿Ａ及びＢＴ＿Ｂに加え、出力バッファ部ＢＴ＿Ｒを有する。出力バッファ部ＢＴ＿Ｒは、出力バッファ部ＢＴ＿Ａと同じ額縁領域に配置される。
【０１９９】
駆動回路３３１は、第２実施形態と同様の４相のクロック信号ＧＣＫ１〜ＧＣＫ４のいずれかのクロック信号が供給される。以下、駆動回路３３１の具体的な構成について説明する。
【０２００】
図１９は、駆動回路３３１におけるシフトレジスタ部ＳＲと出力バッファ部ＢＴ＿Ａ、ＢＴ＿Ｂ、ＢＴ＿Ｒの構成例を示す等価回路図である。図１９において、第７実施形態と同様の構成には第７実施形態と同じ符号を付している。
【０２０１】
なお、ここでは、便宜上、駆動回路３３１における主要な構成のみを示しているが、第２実施形態の駆動回路３１１におけるシフトレジスタ部ＳＲと出力バッファ部ＢＴ以外の素子が駆動回路３３１に設けられる。以下、駆動回路３３１（ｎ）を例に第７実施形態と異なる構成について説明する。
【０２０２】
図１９に示すように、出力バッファ部ＢＴ＿Ｒ（ｎ）は、Ｍ３０で示すＴＦＴ（以下、ＴＦＴ＿Ｍ３０）を有する。ＴＦＴ＿Ｍ３０は、ゲート電極がゲート線ＧＬ（ｎ＋２）と接続され、ドレイン電極がゲート線ＧＬ（ｎ）と接続され、ソース電極に電源電圧信号ＶＳＳが供給される。
【０２０３】
また、本実施形態では、シフトレジスタ部ＳＲ（ｎ）におけるＴＦＴ＿Ｍ２１のゲート電極はゲート線ＧＬ（ｎ−２）と接続され、ＴＦＴ＿Ｍ２３のゲート電極はゲート線ＧＬ（ｎ＋３）と接続される。
【０２０４】
図２０は、本実施形態における駆動回路３３１（ｎ）がゲート線ＧＬ（ｎ）を駆動する際のタイミングチャートである。駆動回路３３１（ｎ）の動作は、第２実施形態と同様であるため詳しい説明は省略する。以下、第２実施形態（図７Ａ）と異なる点について説明する。
【０２０５】
本実施形態では、ｎｅｔＡ（ｎ）の電位が「ＶＤＤ−Ｖｔｈ１＋ΔＶｂｓｔ」からＬレベルに遷移するタイミングが第２実施形態よりも１水平走査期間だけ後ろにずれる。
【０２０６】
図２０に示すように、本実施形態では、時刻ｔ３においてｎｅｔＡ（ｎ）の電位が「ＶＤＤ−Ｖｔｈ１＋ΔＶｂｓｔ」に遷移した後、時刻ｔ４においてゲート線ＧＬ（ｎ＋２）がＨレベルの電位に充電され始める。これにより、ＴＦＴ＿Ｍ３０がオンになり、ＴＦＴ＿Ｍ３０を介してゲート線ＧＬ（ｎ）をＬレベルの電位に放電する。
【０２０７】
ゲート線ＧＬ（ｎ）がＬレベルの電位に放電され始めると、キャパシタＣｂｓｔ（図示略）を介してｎｅｔＡ（ｎ）の電位が「ＶＤＤ−Ｖｔｈ１」に下がる。このとき、ＴＦＴ＿Ｍ５はオン状態である。そのため、ゲート線ＧＬ（ｎ）は、ＴＦＴ＿Ｍ３０とＴＦＴ＿Ｍ５を介してＬレベルの電位に放電される。
【０２０８】
時刻ｔ５において、ゲート線ＧＬ（ｎ＋３）がＨレベルの電位に充電され始めると、ＴＦＴ＿Ｍ２３がオンになり、ｎｅｔＡ（ｎ）をＬレベルの電位に下げる。
【０２０９】
このように、本実施形態では、ＴＦＴ＿Ｍ３０がさらに設けられることにより、ゲート線ＧＬ（ｎ）をＬレベルの電位に放電する時間がより高速化される。また、ｎｅｔＡ（ｎ）の電位がＬレベルに遷移するまでの時間が第２実施形態よりも長い。つまり、ｎｅｔＡ（ｎ）がプリチャージ時の電圧以上となる期間が第２実施形態よりも１水平走査期間だけ長くなる。そのため、ＴＦＴ＿Ｍ５にオン電圧が印加される時間が長くなり、ＴＦＴ＿Ｍ５によるゲート線ＧＬ（ｎ）の放電能力を高めることができる。なお、本実施形態では、４相のクロック信号を用いる例を説明したが、クロック信号は４相以上であればこれに限定されない。
【０２１０】
［第９実施形態］
本実施形態では、１垂直走査期間においてタッチ位置検出と画像表示とを交互に行う表示装置において、上述の第７実施形態の駆動回路を適用する例について説明する。
【０２１１】
図２１は、アクティブマトリクス基板２に形成されている対向電極５０の配置の一例を示す模式図である。図２１に示すように、対向電極５０は矩形形状であり、アクティブマトリクス基板２上に、マトリクス状に複数配置されている。対向電極５０は、アクティブマトリクス基板２の液晶層４（図１参照）側の面において、画素電極１２よりも上層に設けられている。対向電極５０はそれぞれ、例えば１辺が数ｍｍの略正方形であり、画素よりも大きい。なお、この図では図示を省略するが、対向電極５０には、画素電極１２との間で横電界を生じさせるためのスリット（例えば数μｍ幅）が形成されている。
【０２１２】
アクティブマトリクス基板２は、図２に示すソースドライバ２０が設けられた額縁領域の側にコントローラ４０を備える。コントローラ４０は、画像を表示するための画像表示制御を行うとともに、タッチ位置を検出するためのタッチ位置検出制御を行う。
【０２１３】
コントローラ４０と、各対向電極５０との間は、Ｙ軸方向に延びる信号線５１によって接続されている。すなわち、対向電極５０の数と同じ数の信号線５１がアクティブマトリクス基板２上に形成されている。
【０２１４】
対向電極５０は、画素電極１２と対になって、画像表示制御の際に用いられるとともに、タッチ位置検出制御の際にも用いられる。
【０２１５】
本実施形態では、図２２に示すように、１垂直走査期間において、画像表示期間ＴＤとタッチ位置検出期間ＴＰとを交互に複数回行う。
【０２１６】
コントローラ４０は、画像表示期間ＴＤに、信号線５１に一定の直流信号を供給し、対向電極５０を共通電極として機能させ、タッチ位置検出期間ＴＰに、タッチ位置を検出するためのタッチ駆動信号として、一定の振幅を有する交流信号を信号線５１に供給する。
【０２１７】
人の指等が表示画面に触れると、人の指等と対向電極５０の間で容量が形成される。タッチ位置検出制御の際、対向電極５０は、信号線５１を介して供給されるタッチ駆動信号を受信し、対向電極５０の位置における容量の変化を信号線５１を介してコントローラ４０に出力する。
【０２１８】
ゲートドライバ３０は、画像表示期間ＴＤにおいて、ゲート線ＧＬを順次走査し、タッチ位置検出期間ＴＰにおいて、ゲート線ＧＬの走査を中断する。つまり、画像表示期間ＴＤは、ゲート線ＧＬの走査期間であり、タッチ位置検出期間ＴＰは、ゲート線ＧＬの非走査期間である。
【０２１９】
図２３は、第７実施形態の駆動回路３２１を用いてゲート線ＧＬを駆動する際のタイミングチャートである。
【０２２０】
図２３の例では、タッチ位置検出期間ＴＰが開始される前に、ゲート線ＧＬ（ｎ）まで駆動され、ゲート線ＧＬ（ｎ−１）が設けられた画素に書き込まれるべき表示用データ（Ｖｉｄｅｏ（ｎ−１））が入力されている。
【０２２１】
本実施形態では、ゲート線ＧＬ（ｎ−１）の電位がＬレベルに遷移するまで、駆動回路３２１（ｎ）にクロック信号ＧＣＫ１を供給し、その後、タッチ位置検出期間ＴＰを開始する。タッチ位置検出期間ＴＰの間は、全てのクロック信号をＬレベルの電位に制御する。
【０２２２】
クロック信号ＧＣＫ１が入力されることにより、ｎｅｔＡ（ｎ）は、タッチ位置検出期間ＴＰの開始前まで、駆動回路３２１（ｎ）のＴＦＴ＿Ｍ５を介して「ＶＤＤ−Ｖｔｈ１＋ΔＶｂｓｔ＋ΔＶ」の電位を維持する。そのため、駆動回路３２１（ｎ−１）のＴＦＴ＿Ｍ１２を介して、ゲート線ＧＬ（ｎ−１）の電位は、タッチ位置検出期間ＴＰの開始前にＬレベルの電位に遷移する。
【０２２３】
ゲート線ＧＬ（ｎ−１）がＬレベルの電位に遷移する時刻ｔ４１から画像表示期間ＴＤが再開されるまで、各ソース線ＳＬには、ソースドライバ２０（図２Ａ参照）から任意の電圧が印加されている。このとき、全てのゲート線ＧＬはＬレベルの電位のため、各画素に表示用データは書き込まれない。
【０２２４】
タッチ位置検出期間ＴＰの間、クロック信号ＧＣＫ１がＬレベルであるため、ｎｅｔＡ（ｎ）の電位は「ＶＤＤ−Ｖｔｈ１」となる。
【０２２５】
画素表示期間ＴＦの再開時、クロック信号ＧＣＫ１がＨレベルの電位となるように、クロック信号ＧＣＫ１〜ＧＣＫ６の入力が再開される。これにより、ｎｅｔＡ（ｎ）の電位は、駆動回路３２１（ｎ）のＴＦＴ＿Ｍ５を介して再び「ＶＤＤ−Ｖｔｈ１＋ΔＶｂｓｔ」まで上昇し、ゲート線ＧＬ（ｎ）はＨレベルの電位に充電される。
【０２２６】
ゲート線ＧＬ（ｎ）がＨレベルの電位に充電され始めてから２水平走査期間経過後に、ゲート線ＧＬ（ｎ）が設けられた画素に書き込むべき表示用データ（Ｖｉｄｅｏ（ｎ））の電圧信号が各ソース線ＳＬに入力される。これにより、ゲート線ＧＬ（ｎ）が設けられた画素に表示用データ（Ｖｉｄｅｏ（ｎ））が書き込まれる。
【０２２７】
なお、上記第９実施形態において、タッチ位置検出期間ＴＰの開始前にゲート線ＧＬ（ｎ）が選択状態となっているとき、図２４に示すように、ゲート線ＧＬ（ｎ）が設けられた画素の表示用データ（Ｖｉｄｅｏ（ｎ））の電圧信号をソース線ＳＬに入力してもよい。このように構成することで、タッチ位置検出期間ＴＰの開始前にゲート線ＧＬ（ｎ）が設けられた画素に表示用データを書き込むことができる。しかしながら、このように構成することで、ゲート線ＧＬ（ｎ）を非選択状態に切り替えるまでの時間が長くなり、ゲート線ＧＬ（ｎ）が設けられた画素の表示品位が低下する可能性がある。
【０２２８】
また、このように構成した場合において、次の画像表示期間ＴＤが再開された際、上記第９実施形態と同様に、Ｈレベルの電位のクロック信号ＧＣＫ１を供給し、表示用データ（Ｖｉｄｅｏ（ｎ））の電圧信号をソース線ＳＬに入力してもよい。これにより、画像表示期間ＴＤの再開時、ゲート線ＧＬ（ｎ）が設けられた画素に改めて表示用データ（Ｖｉｄｅｏ（ｎ））が書き込まれる。
【０２２９】
また、この場合、第９実施形態と同様、画像表示期間ＴＤの再開時にクロック信号ＧＣＫ１の電位がＨレベルとなるように、クロック信号ＧＣＫ１〜ＧＣＫ６の入力を再開してもよい。これにより、ｎｅｔＡ（ｎ）を他の行のｎｅｔＡと同様に電位を変化させることができ、表示用データの書き込みと保持を適切に行うことができる。
【０２３０】
以上、本発明に係る表示装置の一例について説明したが、本発明に係る表示装置は、上述した実施形態の構成に限定されず、様々な変形構成とすることができる。以下、その変形例について説明する。
【０２３１】
（１）上述した実施形態では、駆動回路の用いられるＴＦＴはｎチャネル型ＴＦＴで構成される例を説明したが、ｐチャネル型ＴＦＴで構成されてもよいし、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとが混在してもよい。ｐチャネル型ＴＦＴの場合、ゲート電極に印加される電圧が低いほどドレイン−ソース間に電流が流れやすくなる。そのため、ｐチャネル型ＴＦＴを用いる場合、各実施形態における電位関係は、ｎチャネル型ＴＦＴの場合の電位関係と逆になる。
【０２３２】
（２）上述した第９実施形態では、タッチ位置検出期間において、クロック信号の電位をＬレベルに制御したが、タッチ位置検出期間の間だけ、駆動回路へのクロック信号の供給を停止させてもよい。
【０２３３】
（３）上述した実施形態において、画素用のＴＦＴ１１と、駆動回路に用いられるＴＦＴの半導体層は、アモルファスシリコン（ａ−Ｓｉ）を用いてもよいが、酸化物半導体を用いることが好ましい。
【０２３４】
酸化物半導体としては、例えば、Ｉｎ（インジウム）−Ｇａ（ガリウム）−Ｚｎ（亜鉛）−Ｏ（酸素）系の三元系酸化物である。Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されないが、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等でもよい。また、例えばＩｎ、ＧａおよびＺｎを１：１：１の割合で含んでもよい。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体層を有するＴＦＴは、ａ−Ｓｉを用いたＴＦＴよりも高い移動度（２０倍超）および、ａ−Ｓｉを用いたＴＦＴよりも低いリーク電流（１００分の１未満）を有する。そのため、特に、駆動回路のＴＦＴに対して好適に用いられる。よって、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体層を有するＴＦＴを用いれば、駆動回路におけるリーク電流が抑制され、表示装置の消費電力を大幅に削減することが可能になる。
【０２３５】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、アモルファスでもよいし、結晶質部分を含み、結晶性を有していてもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体が好ましい。このようなＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体の結晶構造は、例えば、特開２０１２−１３４４７５号公報に開示されている。参考のために、特開２０１２−１３４４７５号公報の開示内容の全てを本明細書に援用する。
【０２３６】
なお、酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＺｎ−Ｏ系半導体（ＺｎＯ）、Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドニウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ２Ｏ３−ＳｎＯ２−ＺｎＯ）、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体などを含んでいてもよい。
【０２３７】
（４）上述した実施形態では、４相、６相、８相のいずれかのクロック信号が駆動回路に供給される例を説明したが、駆動回路には、Ｍ（Ｍ：３以上の自然数）相のクロック信号が供給されればよい。例えば、第１実施形態において、３相のクロック信号を供給する場合、クロック信号は、２水平走査期間はＨレベルの電位、１水平走査期間はＬレベルの電位となるようにＨレベルとＬレベルの電位を交互に繰り返す。このクロック信号においてＨレベル又はＬレベルの電位となる１サイクルは３水平走査期間となる。
【０２３８】
ここで、各実施形態に共通するＭ相のクロック信号と、駆動回路に供給されるクロック信号、及び駆動回路の内部配線の電位変化について総括する。図２５に示すように、クロック信号（ＧＣＫ１〜３）は、１サイクル（Ｍ水平走査期間）ごとに、Ｈレベル又はＬレベルの電位となる。Ｍ水平走査期間において、クロック信号がＨレベル又はＬレベルの電位となる期間はＮ期間（１／Ｍ＜Ｎ＜Ｍ）であり、Ｍ相のクロック信号の最小の位相差は１／Ｍ期間である。なお、Ｎ期間は、Ｈレベル又はＬレベルの電位の継続期間である。
【０２３９】
駆動回路は、ｎｅｔＡ（内部配線）と出力バッファ部ＢＴ（出力回路部）とを備える。出力バッファ部ＢＴは、ソース電極が一のゲート線ＧＬと接続され、ドレイン電極に一のクロック信号が供給され、ゲート電極が他の段の駆動回路の内部配線と接続されたスイッチング素子（ＴＦＴ＿Ｍ１２）を備える。
【０２４０】
内部配線は、供給されるクロック信号に応じて、Ｌレベルの電位とＨレベル以上の電位との間の電位に充電される。他の段の駆動回路は、上記一のクロック信号と、Ｍ相のクロック信号との位相差が、最小位相差（１／Ｍ）以上、Ｎ期間未満である他のクロック信号が供給される。上記一のゲート線ＧＬが選択状態又は非選択状態となるとき、他の段の駆動回路の内部配線の電位はＨレベル以上の電位である。
【０２４１】
（４）上述した実施形態では、液晶を用いた表示装置を例に説明したが、有機ＥＬ（Electroluminescence）を用いた表示装置に、各実施形態の駆動回路を適用してもよい。
【符号の説明】
【０２４２】
１…表示装置、２…アクティブマトリクス基板、３…対向基板、４…液晶層、１２…ソース線接続部、２０…ソースドライバ、３０〜３３…ゲートドライバ、４０…コントローラ、５０…対向電極（共通電極）、５１…信号線、３０１，３１１，３２１，３３１…駆動回路、ＧＬ…ゲート線、ＳＬ…ソース線、ＳＲ…シフトレジスタ部、ＢＴ…出力バッファ部、ｎｅｔＡ…内部配線、Ｒａ，Ｒｂ…額縁領域
【図１】
2019074560.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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