(57)【要約】【課題】書き込み電圧の補正を行わない場合と比較して、環境条件が変化してもメモリセルからのデータの読み出し時の誤りが抑制された半導体記憶装置および半導体記憶装置への書込み方法を提供すること。【解決手段】複数のメモリセルから構成されたメモリセルアレイと、電源電圧を昇圧して複数のメモリセルの各々に印加するセル電圧とされる高電圧を発生させる高電圧発生部、セル電圧の周囲温度に対する変動を補正するための補正電流を生成する補正電流生成部、および、高電圧を電流に変換した検出電流と、高電圧を目標電圧に維持する目標電流と、を比較して高電圧発生部における昇圧動作を制御する制御信号を生成し、かつ室温に対応する目標電流である基準電流と補正電流とを加算して目標電流とする制御信号生成部、を備えたセル電圧生成部と、を含む。【選択図】図２
2019008854.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルから構成されたメモリセルアレイと、
電源電圧を昇圧して前記複数のメモリセルの各々に印加するセル電圧とされる高電圧を発生させる高電圧発生部、
前記セル電圧の周囲温度に対する変動を補正するための補正電流を生成する補正電流生成部、
および、前記高電圧を電流に変換した検出電流と、前記高電圧を目標電圧に維持する目標電流と、を比較して前記高電圧発生部における昇圧動作を制御する制御信号を生成し、かつ室温に対応する前記目標電流である基準電流と前記補正電流とを加算して前記目標電流とする制御信号生成部、
を備えたセル電圧生成部と、
を含む半導体記憶装置。
【請求項２】
前記高電圧発生部は前記電源電圧を昇圧させるチャージポンプ部を備え、
前記制御信号生成部は、前記高電圧がブレークダウン電圧を超えた場合に当該ブレークダウンによって流れる電流を前記検出電流として出力するトランジスタを備えた高電圧レベル検出部、前記基準電流を生成する基準電流生成部、前記検出電流が前記目標電流以上の場合に前記チャージポンプ部を停止させる信号を前記制御信号として生成する高電圧レベル判定部をさらに有する
請求項１に記載の半導体記憶装置。
【請求項３】
前記セル電圧が前記メモリセルへ予め定められたデータを書込む際に前記メモリセルに印加される書込み電圧であり、
前記目標電圧が、周囲温度が変化した場合において前記メモリセルに前記予め定められたデータが書き込まれた後読み出した際の前記メモリセルに流れる読出し電流が室温における前記読出し電流と等しくなる前記書込み電圧である
請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記補正電流生成部は、前記メモリセルと構成を同じくされた複数のダミーセルを備えたダミーセル部、前記ダミーセル部における前記読出し電流に予め定められた係数を乗算して出力する電流出力部、および前記ダミーセル部の動作を制御するダミーセル制御部を備え、
前記ダミーセル制御部は、前記メモリセルアレイの少なくとも一部のメモリセル領域にデータを書き込む場合に、前記メモリセル領域および前記ダミーセル部の消去を実行した後前記ダミーセル部に前記予め定められたデータを書込み、その後書き込まれた前記予め定められたデータを前記ダミーセル部から読み出した際の読出し電流に基づいて前記補正電流が出力されるように前記電流出力部を制御し、前記高電圧発生部から出力される補正された前記目標電圧によって前記メモリセル領域への書込みを行う
請求項３に記載の半導体記憶装置。
【請求項５】
前記メモリセルがフローティングゲートを有する電界効果トランジスタで構成され、
前記予め定められたデータは、前記メモリセルに書き込まれた後読み出された際の読出し電流が略ゼロとなるデータである
請求項３または請求項４に記載の半導体記憶装置。
【請求項６】
前記メモリセルの前記書込み電圧と前記読出し電流との関係は、周囲温度の上昇とともに同じ読出し電流を与える書込み電圧が上昇する関係にあり、
前記補正電流生成部は前記周囲温度の室温からの増分に応じて前記補正電流を生成する  請求項５に記載の半導体記憶装置。
【請求項７】
フローティングゲートを有する電界効果トランジスタ型のメモリセル、前記メモリセルと同じ構成でかつ前記メモリセルへ書き込みを行う際の書込み電圧の補正に用いるダミーセル部、および電源電圧を昇圧して前記書込み電圧とされる高電圧を発生させる高電圧発生部を備えた半導体記憶装置において、前記メモリセルに予め定められたデータを書き込んだ場合の読出し電流が室温における読出し電流と等しくなるように周囲温度の変化による前記書込み電圧の変動を補正しつつ書込みを行う半導体記憶装置への書込み方法であって、
書き換え命令を受け場合に前記メモリセルおよび前記ダミーセル部を消去し、
前記ダミーセル部に前記予め定められたデータを書き込み、
前記ダミーセル部に書き込まれた前記予め定められたデータを読み出して読出し電流を取得するとともに該読出し流に基づいて補正電流を生成し、
前記高電圧を電流に変換した検出電流と、室温における前記読出し電流に基づく基準電流と前記補正電流との加算値と、を比較した比較結果により前記高電圧発生部における昇圧動作を制御して補正された書込み電圧を取得し、
前記補正された書込み電圧によって前記メモリセルへの書込みを行う
半導体記憶装置への書込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置および半導体記憶装置への書込み方法、特にメモリセルからの読出し電流に起因する誤りが抑制されるように読出し電流を制御する半導体記憶装置および半導体記憶装置への書込み方法に関する。
【背景技術】
【０００２】
従来、電流の制御に関する文献として、特許文献１が知られている。特許文献１に開示された半導体集積回路は、第１制御電流に第１利得を積算した第１周波数の発振信号を出力する第１電流制御発振回路と、第１制御電圧と第１基準電圧の電圧差に第２利得を積算した第１出力電流を、第１制御電流に加える第１電圧電流変換回路と、定電流を第１制御電流に加える第１基準電流回路と、可変の第２出力電流を第１制御電流に加える電流出力回路とを有している。
【０００３】
また、特許文献２も知られている。特許文献２に開示されたＰＬＬ回路は、入力信号の位相と帰還信号の位相とを比較して位相誤差電圧を生成する位相比較器と、位相誤差電圧の高調波成分を除去してフィルタ出力電圧を生成するループフィルタと、フィルタ出力電圧を位相誤差電流に変換する電圧−電流変換回路と、バイアス電流を生成するためのバイアス電流生成手段と、位相誤差電流とバイアス電流とを加算して制御電流を生成する加算器と、制御電流に応じて発振出力信号を生成する電流制御発振器と、発振出力信号にしたがって帰還信号を生成するカウンタとを含む。
【０００４】
ところで、不揮発性の半導体記憶装置、例えばフラッシュメモリでは、書込みにおいて比較的大きな電圧が必要となるので、一般的に高電圧の書込み電圧を生成する部位（セル電圧生成部）を設けている。図１１を参照し、セル電圧生成部の一例について説明する。
図１１は、比較例に係る半導体記憶装置に含まれるセル電圧生成部９０を示すブロック図である。図１１に示すように、セル電圧生成部９０は、高電圧発生部９２、高電圧レベル検出部９４、高電圧レベル判定部９６、基準電流生成部９８、および高電圧出力部９９を備えている。
【０００５】
高電圧発生部９２は、所定の書込み電圧に見合う高い電圧とされた出力電圧ＶＨを生成するためのチャージポンプ部（図示省略）を備えている。高電圧レベル検出部９４は、生成された出力電圧ＶＨのレベルを検出し、検出電流Ｉｄｔｃとして出力する。高電圧レベル判定部９６は、検出電流Ｉｄｔｃと基準電流生成部９８で生成された基準電流Ｉｒｅｆとを比較し、高電圧発生部９２を制御するためのＣＰＵＭＰ制御信号ＣＰＵＭＰＥＮを生成する。ＣＰＵＭＰ制御信号ＣＰＵＭＰＥＮは、検出電流Ｉｄｔｃが基準電流Ｉｒｅｆ以上となった場合に高電圧発生部９２のチャージポンプ部の動作を停止させ、検出電流Ｉｄｔｃが基準電流Ｉｒｅｆ未満となった場合に高電圧発生部９２のチャージポンプ部の動作を再開させる信号である。
【０００６】
図１２（ａ）のグラフは、セル電圧生成部９０の検出電流Ｉｄｔｃと出力電圧ＶＨとの関係を曲線Ｃ２で示している。すなわち図１２（ａ）は、出力電圧ＶＨを横軸に、検出電流Ｉｄｔｃを縦軸にとるとともに、基準電流Ｉｒｅｆの位置を示してこれらの間の関係を表している。図１２（ａ）に示すように、セル電圧生成部９０の動作により、基準電流Ｉｒｅｆと検出電流Ｉｄｔｃとの交点Ｐ３におけるＶＨが、高電圧出力部９９から出力されるセル電圧（書き込み電圧、以下「目標電圧」という場合がある）ＶＨ０となる。図１２（ａ）から明らかなように、検出電流Ｉｄｔｃの出力電圧ＶＨに対する特性から、基準電流Ｉｒｅｆを増やすと目標電圧が高電圧側にシフトする。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２０９４４０号公報
【特許文献２】特開平１０−８４２７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記の出力電圧ＶＨ０（目標電圧）が書込み電圧ＶＷとなり、この出力電圧ＶＨ０がメモリセルアレイのソースラインに印加されて書込みが行われる。書込み電圧ＶＷは、メモリセルおよびセル電圧生成部の温度変動特性等に起因して変動する。図１２（ｂ）は、データ０を書き込んだ後の読出し時にメモリセルに流れる電流（読出し電流、図１２（ｂ）では「セル電流」と表記）の書込み電圧ＶＷに対する依存性を示している。図１２（ｂ）に示すように、比較例に係る半導体記憶装置の、周囲温度が室温におけるセル電流の書込み電圧依存性は、一例として実線の曲線Ｃ３で示す特性となる。そして、メモリセルにデータ「０」を書き込む場合は、例えば書込み電圧ＶＷ１を約７．５Ｖとすると、セル電流は約１ｎ（ナノ）Ａまで減少させることができる（図１２（ｂ）の交点Ｐ４）。
【０００９】
ところが、周囲温度が室温から上昇して高温になると、セル電流の書込み電圧依存性は破線で示す曲線Ｃ４のように書込み電圧およびセル電流が大きくなる方向にシフトする。
すると、図１２（ｂ）の＜１＞に示すように、セル電流は約４ｎＡに増加する（図１２（ｂ）の交点Ｐ５）。一方、セル電圧生成部９０の出力電圧ＶＨも温度によって変動する場合があり、例えば図１２（ｂ）の＜２＞に示すように、約７．４Ｖ程度まで下がる（図１２（ｂ）の交点Ｐ６）。つまり、書込み電圧ＶＷを室温における最適値７．５Ｖに設定しても、実際の書き込み電圧ＶＷはＶＷ２≒７．４Ｖとなり、しかもセル電流の温度変動特性も加わることにより、セル電流は約１０ｎＡまで増加する。その結果、読み出し時にこの１０ｎＡの電流が流れることによって誤り（データ「０」を「１」と出力する誤り）が発生する懸念があった。
【００１０】
従来一般的であったように、書換えの要求仕様が、狭い温度範囲の例えば工場内での書換えであればさほど問題とならないが、近年では、広範囲の温度条件での例えばエンドユーザーによる書換えが主流となってきていることにより、上記現象が問題となる場合がある。つまり、室温条件で書換え設定を最適化しても、高温度条件では同じ書込み電圧ＶＷに対するセル電流が増加し、あるいはセル電圧生成部９０の出力電圧ＶＨが変化するため、高温条件における書換えにおいて不完全な書込みが発生し、その結果読出し時に想定外のセル電流が流れてしまい、読み出し特性の悪化（読出しデータの誤り）を引き起こす可能性があった。
【００１１】
この点、特許文献１あるいは特許文献２でも電流の補正を行っているが、特許文献１、特許文献２は、半導体記憶装置における読出し電流を問題としたものではない。
【００１２】
本発明は、以上のような問題点に鑑み、書き込み電圧の補正を行わない場合と比較して、環境条件が変化してもメモリセルからのデータの読み出し時の誤りが抑制された半導体記憶装置および半導体記憶装置への書込み方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る半導体記憶装置は、複数のメモリセルから構成されたメモリセルアレイと、電源電圧を昇圧して前記複数のメモリセルの各々に印加するセル電圧とされる高電圧を発生させる高電圧発生部、前記セル電圧の周囲温度に対する変動を補正するための補正電流を生成する補正電流生成部、および、前記高電圧を電流に変換した検出電流と、前記高電圧を目標電圧に維持する目標電流と、を比較して前記高電圧発生部における昇圧動作を制御する制御信号を生成し、かつ室温に対応する前記目標電流である基準電流と前記補正電流とを加算して前記目標電流とする制御信号生成部、を備えたセル電圧生成部と、を含むものである。
【００１４】
一方、本発明に係る半導体記憶装置への書込み方法は、フローティングゲートを有する電界効果トランジスタ型のメモリセル、前記メモリセルと同じ構成でかつ前記メモリセルへ書き込みを行う際の書込み電圧の補正に用いるダミーセル部、および電源電圧を昇圧して前記書込み電圧とされる高電圧を発生させる高電圧発生部を備えた半導体記憶装置において、前記メモリセルに予め定められたデータを書き込んだ場合の読出し電流が室温における読出し電流と等しくなるように周囲温度の変化による前記書込み電圧の変動を補正しつつ書込みを行う半導体記憶装置への書込み方法であって、書き換え命令を受け場合に前記メモリセルおよび前記ダミーセル部を消去し、前記ダミーセル部に前記予め定められたデータを書き込み、前記ダミーセル部に書き込まれた前記予め定められたデータを読み出して読出し電流を取得するとともに該読出し流に基づいて補正電流を生成し、前記高電圧を電流に変換した検出電流と、室温における前記読出し電流に基づく基準電流と前記補正電流との加算値と、を比較した比較結果により前記高電圧発生部における昇圧動作を制御して補正された書込み電圧を取得し、前記補正された書込み電圧によって前記メモリセルへの書込みを行うものである。
【発明の効果】
【００１５】
本発明によれば、書き込み電圧の補正を行わない場合と比較して、環境条件が変化してもメモリセルからのデータの読み出し時の誤りが抑制された半導体記憶装置および半導体記憶装置への書込み方法を提供することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態に係るセル電圧生成部を含む半導体記憶装置の構成の一例を示すブロック図である。
【図２】実施の形態に係るセル電圧生成部の構成の一例を示すブロック図である。
【図３】実施の形態に係るセル電圧生成部の、（ａ）は高電圧レベル検出部および高電圧レベル判定部の一例を示す回路図、（ｂ）は高電圧出力部の一例を示す回路図である。
【図４】実施の形態に係るセル電圧生成部のダミーセル電流生成部の一例を示すブロック図である。
【図５】（ａ）は実施の形態に係る半導体記憶装置への書込み手順を示すフローチャート、（ｂ）は制御信号と各端子への印加電圧との関係を示す図である。
【図６】実施の形態に係るＶＷＬ制御回路の一部を示す回路図である。
【図７】（ａ）、（ｂ）は実施の形態に係るＶＷＬ制御回路の一部を示す回路図である。
【図８】（ａ）、（ｂ）は実施の形態に係るＶＳＬ制御回路の一例を示す回路図である。
【図９】実施の形態に係る電流ミラー回路の一例を示す回路図である。
【図１０】実施の形態に係る半導体記憶装置の書込み電圧の補正を説明するグラフである。
【図１１】比較例に係るセル電圧生成部を示すブロック図である。
【図１２】（ａ）は比較例に係る検出電流と出力電圧との関係を示すグラフ、（ｂ）は比較例に係るセル電流の環境条件に起因する変化を説明するグラフである。
【発明を実施するための形態】
【００１７】
以下、図面を参照して、本発明を実施するための形態について詳細に説明する。本実施の形態に係る半導体記憶装置および半導体記憶装置への書込み方法では、書込み電圧を生成する高電圧のセル電圧生成部を備えた半導体記憶装置において、該書込み電圧の環境条件よる変動を補正している。
【００１８】
図１は、本実施の形態に係るセル電圧生成部４０が含まれる半導体記憶装置（メモリ）１０の概略構成を示すブロック図である。
【００１９】
図１において、半導体記憶装置１０は例えばフラッシュメモリ等の不揮発性のメモリであり、メモリセルアレイ１、コントローラ２、ロウドライバ３、およびカラムドライバ４を含んで構成されている。本実施の形態に係るメモリセルは、一例として、フローティングゲートを有するＭＯＳ  ＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）で構成され、データ「０」が書き込まれた場合の読出し電流がほぼ０（一例として、１ｎＡ以下）とされ、データ「１」が書き込まれた場合の読出し電流が約１５μＡ程度とされている。そして、データ「０」を書き込む場合に高電圧（本実施の形態では約７．５Ｖ）をメモリセルアレイ１のソースラインに印加してフローティングゲートに電子を蓄積させ、データ「１」を書き込む場合は何もしない。
【００２０】
メモリセルアレイ１には、複数のビットラインと、各ビットラインに交叉した形態の複数のワードラインとが並置されており、これらビットラインおよびワードラインによる交叉部に、データを記憶される（書き込まれる）メモリセル（図示省略）が形成されている。
【００２１】
コントローラ２は、読出し命令または書込み命令に応じて、読出しまたは書込みアドレスを示すアドレス情報をロウドライバ３に供給すると共に、書込み電圧または読出し電圧をメモリセルに印加させるべき書込みまたは読出しアクセス信号をカラムドライバ４に供給する。また、コントローラ２は、後述のダミーセルコントロール部６０に消去信号ＥＲ、ダミーセル書込み信号ＤＰＧ、メモリセル書込み信号ＰＧＭを送出する。
【００２２】
ロウドライバ３は、コントローラ２から供給された書込みまたは読出しアクセス信号、およびアドレス情報に応じて、メモリセルアレイ１に形成されている一対のワードラインを選択して所定の選択電圧を供給する。これにより、かかる選択電圧が供給された一対のワードラインに接続されているメモリセルがデータの読出しまたは書込みの対象となる。
【００２３】
カラムドライバ４は、コントローラ２から供給された読出しアクセス信号に応じて、データ読出し用の読出し電圧をメモリセルアレイ１のビットラインに印加する。また、カラムドライバ４には、データをメモリセルに書き込むための高電圧を発生するセル電圧生成部４０が搭載されている。カラムドライバ４は、コントローラ２から供給された書込みアクセス信号に応じて、セル電圧生成部４０で生成された高電圧に基づきデータに対応した書込み電圧を生成し、これをメモリセルアレイ１のビットラインを介して各メモリセルに印加する。
【００２４】
次に、図２を参照してセル電圧生成部４０の構成について説明する。図２に示すように、セル電圧生成部４０は、高電圧発生部（ＣＰＵＭＰ）４２、高電圧レベル検出部（ＤＴＥＣ）４４、高電圧レベル判定部（ＣＯＭＰ）４６、基準電流生成部（ＲＥＦ）４８、高電圧出力部５０、およびダミーセル電流生成部５２を含んで構成されている。図２において、基準電流Ｉｒｅｆとダミーセル書込み電流ＩｒｅｆＰとが合流された位置には、図示しない加算部が設けられている。高電圧レベル検出部４４、高電圧レベル判定部４６、基準電流生成部４８、および該加算部が本発明に係る「制御信号生成部」を構成している。
【００２５】
高電圧発生部４２は、メモリセルアレイ１の各メモリセルに印加する書込み電圧となる高電圧の出力電圧ＶＨを発生する回路である。本実施の形態では、一例としてチャージポンプ式の電圧発生回路を採用しており、書込み電圧ＶＷの標準値を約７．５Ｖとしている。発生された出力電圧ＶＨは、後述の高電圧出力部５０を介して取り出され、メモリセルアレイ１のワードラインに印加される。高電圧発生部４２には後述のＣＰＵＭＰ制御信号ＣＰＵＭＰＥＮが入力され、ＣＰＵＭＰ制御信号ＣＰＵＭＰＥＮがハイレベル（以下、「Ｈ」）の場合にチャージポンプの昇圧動作が停止され、ロウレベル（以下、「Ｌ」）の場合に昇圧動作を再開する。
【００２６】
高電圧レベル検出部４４は、高電圧発生部４２の出力電圧ＶＨを受け、出力電圧ＶＨに応じた電流を検出電流Ｉｄｔｃとして出力する。
【００２７】
高電圧レベル判定部４６は、検出電流Ｉｄｔｃを受け、基準電流Ｉｒｅｆと比較し、比較結果に応じて高電圧発生部４２の動作を制御するＣＰＵＭＰ制御信号ＣＰＵＭＰＥＮを生成する。
【００２８】
基準電流生成部４８は、検出電流Ｉｄｔｃとの比較の際の基準となる基準電流Ｉｒｅｆを生成する。図１２（ａ）の説明で述べたように、基本的にこの基準電流Ｉｒｅｆによって書込み電圧が決定される。
【００２９】
図３（ａ）に、高電圧レベル検出部４４および高電圧レベル判定部４６のより詳細な構成を説明するための回路図を示す。図３（ａ）に示すように、高電圧レベル検出部４４は、直列に接続されたｎ個のＮ型ＭＯＳ  ＦＥＴ（以下、「ＮＭＯＳトランジスタ」）ＮＭ１、ＮＭ２、・・・、ＮＭｎ−１、ＮＭｎからなるレベル検出回路７４を含んで構成されている。レベル検出回路７４のＮＭＯＳトランジスタＮＭ１のソースに高電圧発生部４２からの出力電圧ＶＨが接続され、ＮＭＯＳトランジスタＮＭｎのドレインから検出電流Ｉｄｔｃが出力される。
【００３０】
レベル検出回路７４を構成するＮＭＯＳトランジスタの各々はゲートとソースが接続されているため、各ＮＭＯＳトランジスタのゲートとドレインとの間には閾値電圧Ｖｔｎに相当する電位差が発生する。これにより、出力電圧ＶＨが、（Ｖｔｎ・ｎ）Ｖ（ボルト）以上になると検出電流Ｉｄｔｃが流れ出す。逆に、出力電圧ＶＨが（Ｖｔｎ・ｎ）Ｖ未満の間は検出電流Ｉｄｔｃは流れない。換言すると、（Ｖｔｎ・ｎ）が出力電圧ＶＨに対するブレークダウン電圧となっている。
【００３１】
一方、高電圧レベル判定部４６は、電流検出回路７０、およびコンパレータ７２を含んで構成されている。
【００３２】
電流検出回路７０は、ＮＭＯＳトランジスタＴＮ１、ＴＮ２、ＴＮ３、ＴＮ４、および定電流源となるＰ型ＭＯＳ  ＦＥＴ（以下、「ＰＭＯＳトランジスタ」）ＴＰ１、ＴＰ２を含んで構成されている。そして、検出電流ＩｄｔｃはＮＭＯＳトランジスタＴＮ１を介してＧＮＤ（グランド）へ流れ、基準電流生成部４８から入力された基準電流ＩｒｅｆはＮＭＯＳトランジスタＴＮ４を介してＧＮＤに流れるように構成されている。検出電流Ｉｄｔｃおよび基準電流Ｉｒｅｆの各々は電流検出回路７０によって電圧に変換され、コンパレータ７２で比較される。
【００３３】
コンパレータ７２では、検出電流Ｉｄｔｃが基準電流Ｉｒｅｆ以上となった場合に出力であるＣＰＵＭＰ制御信号ＣＰＵＭＰＥＮがＨに設定され、検出電流Ｉｄｔｃが基準電流Ｉｒｅｆ未満の場合にＣＰＵＭＰ制御信号ＣＰＵＭＰＥＮがＬに設定される。むろんＣＰＵＭＰ制御信号ＣＰＵＭＰＥＮの論理は一例であって、逆の論理でもよい。
【００３４】
図２に示すように、ＣＰＵＭＰ制御信号ＣＰＵＭＰＥＮは高電圧発生部４２に入力され、上述したようにＣＰＵＭＰ制御信号ＣＰＵＭＰＥＮがＨの場合にチャージポンプの昇圧動作が停止され、ＣＰＵＭＰ制御信号ＣＰＵＭＰＥＮがＬの場合にチャージポンプの昇圧動作が再開される。本実施の形態に係るセル電圧生成部４０では、チャージポンプの動作をこのように間欠的に行うことにより、一般的に消費電流の大きい高電圧発生部４２における消費電流の低減を図りつつ出力電圧ＶＨを目標電圧に維持している（定電圧化している）。
【００３５】
再び図２を参照して、高電圧出力部５０は出力電圧ＶＨをメモリセルアレイ１に出力する際のバッファとなっている。図３（ｂ）に高電圧出力部５０の回路図を示す。図３（ｂ）に示すように、高電圧出力部５０は、ＰＭＯＳトランジスタＴＰ３およびＮＭＯＳトランジスタＴＮ５から構成されたインバータである。
【００３６】
図２に示すように、高電圧発生部４２から出力された出力電圧ＶＨは、高電圧出力部５０を介してダミーセル電流生成部５２に入力される。なお、ダミーセル電流生成部５２に入力される電圧は出力電圧ＶＨと等しい電圧である必要はなく、例えば出力電圧ＶＨに比例する電圧であってもよい。
【００３７】
ダミーセル電流生成部５２は、高温時におけるメモリセルへの書込み電圧を最適な値にするために、高温時におけるセル電流の補正値であるダミーセル書込み電流ＩｒｅｆＰを取得する部位である。図２に示すように、ダミーセル書込み電流ＩｒｅｆＰは基準電流Ｉｒｅｆと合成（加算）され、高電圧レベル判定部４６に入力される。従って、ダミーセル書込み電流ＩｒｅｆＰが出力された場合には図３（ａ）に示す基準電流はＩｒｅｆから（Ｉｒｅｆ＋ＩｒｅｆＰ）に増加するので、高電圧発生部４２から出力される出力電圧ＶＨが上昇する。
【００３８】
次に、図４を参照して、ダミーセル電流生成部５２についてより詳細に説明する。図４に示すように、ダミーセル電流生成部５２は、ダミーセルコントロール部６０、ダミーセル部６２、および電流ミラー部６４を含んで構成されている。
【００３９】
ダミーセル部６２は本来のメモリセル以外に設けられた、セル電流の補正値であるダミーセル書込み電流ＩｒｅｆＰを取得する際に動作させるダミーのメモリセルである。本実施の形態に係るダミーセル部６２は、複数のダミーセルＤＣが並列に接続されて構成されている。そして、共通ゲートにはダミーセルコントロール部６０からのワードライン電圧（以下、＜ＶＷＬ＞と表記）を印加するためのワードライン端子ＶＷＬ（以下、「ＶＷＬ端子」）が接続され、共通ソースにはダミーセルコントロール部６０からのソースライン電圧（以下、＜ＶＳＬ＞と表記）を印加するためのソースライン端子ＶＳＬ（以下、「ＶＳＬ」端子）が接続されている。一方、共通ドレインには電流ミラー部６４からのダミービットライン電圧（以下、＜ＤＢＬ＞と表記）を印加するためのダミービットライン端子ＤＢＬ(以下、「ＤＢＬ端子」）が接続されている。なお、並列に接続されるダミーセルＤＣの個数は、読出し電流の取得の際の精度等を勘案して適切な個数を選択すればよい。
また、ダミーセルＤＣとして、半導体記憶装置１０に設けられている冗長セル（不良セルとの置き換え用に設けられているメモリセル）を用いる構成としてもよい。
【００４０】
図４に示すように、ダミーセルコントロール部６０はＶＷＬ制御回路６６およびＶＳＬ制御回路６８を含んで構成されている。ダミーセルコントロール部６０には、コントローラ２からの消去信号ＥＲ、ダミーセル書込み信号ＤＰＧ、メモリセル書込み信号ＰＧＭ、および高電圧出力部５０からの出力電圧ＶＨが入力される。ダミーセルコントロール部６０は、消去信号ＥＲ（以下、「ＥＲ信号」）、ダミーセル書込み信号ＤＰＧ（以下、「ＤＰＧ信号」）、メモリセル書込み信号ＰＧＭ（以下、「ＰＧＭ信号」）、および出力電圧ＶＨを受け、上記のワードライン電圧＜ＶＷＬ＞、ソースライン電圧＜ＶＳＬ＞、ダミービットライン電圧＜ＤＢＬ＞を生成する。
【００４１】
電流ミラー部６４は、ＤＢＬ端子を介して取得したダミーセル部６２のセル電流を予め定められた比率でミラーリングし、ダミーセル書込み電流ＩｒｅｆＰを生成する。また、電流ミラー部６４は、ＤＢＬ端子に印加するダミービットライン電圧＜ＤＢＬ＞を生成する。電流ミラー部６４にも、電流ミラー部６４の動作を制御するＥＲ信号、ＤＰＧ信号、ＰＧＭ信号が入力されている。
【００４２】
次に、図５（ａ）を参照して、本実施の形態に係る半導体記憶装置１０におけるメモリセルアレイ１への書込み処理について説明する。図５（ａ）は、コントローラ２からの消去信号ＥＲ、ダミーセル書込み信号ＤＰＧ、メモリセル書込み信号ＰＧＭを受け、ダミーセルコントロール部６０が実行する書込み処理のフローチャートを示している。
【００４３】
図１１に示すセル電圧生成部９０を含む比較例に係る半導体記憶装置では、通常のフローに従って、書き換え命令が発出されるとメモリセルアレイ１の書き換え対象として指定された領域のメモリセル領域が消去され、該メモリセル領域への書込みが行われる。これに対し本実施の形態に係る書込み処理では、メモリセル領域の消去と書込みとの間に、ダミーセル部６２への書込み、読み出しが行われる。なお、図５（ａ）のフローチャートにおいては、基準電流Ｉｒｅｆはセル電流が室温で最適となるように設定されている。また、図５（ａ）のフローチャートでは、すでにコントローラ２により書き換え命令が発出されているものとしている。
【００４４】
図５（ａ）に示すように、ステップＳ１００で消去信号ＥＲを受信すると、次のステップＳ１０２で、書き換えの指定されたメモリセル領域、およびダミーセル部６２の消去が行われる。ステップＳ１０２においては、ワードライン電圧＜ＶＷＬ＞、ソースライン電圧＜ＶＳＬ＞、ダミービットライン電圧＜ＤＢＬ＞の各々は、一例として以下のように設定される。
＜ＶＷＬ＞＝約１１Ｖ（出力電圧ＶＨ）
＜ＶＳＬ＞＝ＧＮＤ
＜ＤＢＬ＞＝ＧＮＤ
なお、＜ＶＷＬ＞は高電圧発生部４２で発生させた約１１Ｖの出力電圧ＶＨを用いる。
また、上述したように、＜ＤＢＬ＞の設定は電流ミラー部６４において行われる。
【００４５】
次のステップＳ１０４でダミーセル書込み信号ＤＰＧを受信すると、ステップＳ１０６でダミーセル部６２への書込みが実行される。本実施の形態では、ダミーセル部６２へ書き込むデータをデータ「０」としている。本実施の形態に係るダミーセル部６２への書込み時には、電流ミラー部６４においてダミーセル書込み電流ＩｒｅｆＰの出力は遮断されている。従って、ダミーセル部６２への書込みは室温で最適なセル電流となる書込み電圧ＶＷが印加される。ステップＳ１０６においては、＜ＶＷＬ＞、＜ＶＳＬ＞、＜ＤＢＬ＞の各々は、一例として以下のように設定される。
＜ＶＷＬ＞＝約１．４Ｖ（ＺＶＤＤ）
＜ＶＳＬ＞＝約７．５Ｖ（出力電圧ＶＨ）
＜ＤＢＬ＞＝約０．３Ｖ
このとき、複数個のダミーセルＤＣを含むダミーセル部６２のセル電流として約４μＡの電流が流れる。なお、ＺＶＤＤは半導体記憶装置１０内で生成される電圧である。
【００４６】
次のステップＳ１０８でメモリセル書込み信号を受信すると、以下のステップＳ１１０からステップＳ１１４の手順に従ってメモリセル領域への書込み電圧ＶＷである目標電圧ＶＨｔが生成される。本実施の形態ではステップＳ１１０からステップＳ１１４をフローで示しているが、これらのステップはセル電圧生成部４０の回路動作として実行される。
【００４７】
ステップＳ１１０では、ダミーセル部６２の読み出しを実行し、ダミーセル書込み電流ＩｒｅｆＰを生成させる。この際、ダミーセル部６２における読出し電流が電流ミラー部６４からＤＢＬ端子を経由してダミーセル部６２、ＶＳＬ端子へと流れ、ダミーセル書込み電流ＩｒｅｆＰは、該読出し電流を予め定められた比率でミラーリングして生成する。
【００４８】
次のステップＳ１１２で、基準電流ＩｒｅｆにステップＳ１１０で生成されたダミーセル書込み電流ＩｒｅｆＰが合成（加算）され、基準電流が目標電流Ｉｒｅｆｔ＝（Ｉｒｅｆ＋ＩｒｅｆＰ）とされる。目標電流Ｉｒｅｆｔを受けた高電圧レベル判定部４６は目標電流Ｉｒｅｆｔに基づいてＣＰＵＭＰ制御信号ＣＰＵＭＰＥＮを発生させる。
【００４９】
次のステップＳ１１４で、上記ＣＰＵＭＰ制御信号ＣＰＵＭＰＥＮを受けた高電圧発生部４２は、ＣＰＵＭＰ制御信号ＣＰＵＭＰＥＮに基づいて出力電圧ＶＨが目標電圧ＶＨｔとなるまでチャージアップを行う。ステップＳ１１４で生成された目標電圧ＶＨｔは、高電圧出力部５０を介し書き込み電圧ＶＷとして書込み対象のメモリセル領域に印加される。
【００５０】
次のステップＳ１１６で対象となるメモリセル領域への書込みを実行する。ステップＳ１１６で書込みを行う際の書込み電圧ＶＷは、ステップＳ１１４で生成された目標電圧ＶＨｔとされる。ステップＳ１１６においては、＜ＶＷＬ＞、＜ＶＳＬ＞、＜ＤＢＬ＞の各々は、一例として以下のように設定される。
＜ＶＷＬ＞＝約２．５Ｖ（ＶＤ２５）
＜ＶＳＬ＞＝ＧＮＤ
＜ＤＢＬ＞＝約０．５Ｖ
なお、ＶＤ２５は半導体記憶装置１０内で生成される電圧である。
その後、本書込み処理を終了させる。
【００５１】
図５（ｂ）に、上述した制御信号と各端子への印加電圧との関係を示す。図５（ｂ）では、例えば消去信号ＥＲが「１」（Ｈ）でアクティブの場合、各端子への印加電圧は、＜ＶＷＬ＞＝１１．０Ｖ、＜ＶＳＬ＞＝ＧＮＤ（０Ｖ）、＜ＤＢＬ＞＝ＧＮＤとすることを意味している。
【００５２】
次に、図６から図９を参照して、ダミーセルコントロール部６０、および電流ミラー部６４の具体的な回路について説明する。図６および図７はＶＷＬ制御回路６６の回路図を、図８はＶＳＬ制御回路６８の回路図を、図９は電流ミラー部６４の回路図を各々示している。
【００５３】
図６に示すように、ＶＷＬ制御回路６６は、ＯＲ回路１００、インバータ１０１、ＯＲ回路１０２、インバータ１０３、レベルシフト回路２００、２０１、および選択回路２０２を含んで構成されている。
【００５４】
ＯＲ回路１００、インバータ１０１、ＯＲ回路１０２、インバータ１０３は、ＥＲ信号、ＤＰＧ信号、ＰＧＭ信号に基づいて、レベルシフト回路２００、２０１、および選択回路２０２を制御する論理値を生成する。
【００５５】
レベルシフト回路２００はトランジスタ１０４、１０５、１０６、１０７、１０８、および１０９から構成され、レベルシフト回路２００の電源端子は上述した高電圧発生部４２の出力電圧ＶＨに接続されている。一方、レベルシフト回路２０１はトランジスタ１１０、１１１、１１２、１１３、１１４、および１１５から構成され、レベルシフト回路２０１の電源端子は電源ＶＶＶに接続されている。電源ＶＶＶは、後述する図７（ａ）に示すＶＶＶ発生回路２０８から供給される。
【００５６】
選択回路２０２は、トランジスタ１１７、１１９から構成された出力電圧ＶＨを供給する回路部と、トランジスタ１１８、１２０から構成された電源ＶＶＶを供給する回路部とが、一端を共通にしてトランジスタ１２１、１２２から構成された出力段（ゲート）に接続された構成となっている。該出力段からワードライン電圧＜ＶＷＬ＞が出力される。
【００５７】
図７（ａ）に示すように、ＶＶＶ発生回路２０８は、レベルシフタ２０３、インバータ１３０、トランジスタ１３１、１３２から構成されたトランスファーゲート２０４、トランジスタ１３３、１３４から構成されたトランスファーゲート２０５を含んで構成されている。トランスファーゲート２０４には電源ＺＶＤＤが接続され、トランスファーゲート２０５には電源ＶＤ２５が接続されている。電源ＺＶＤＤおよび電源ＶＤ２５は半導体記憶装置１０の内部で生成される電圧であり、図５（ｂ）に示すように、電源ＺＶＤＤはダミーセル書込みモードにおいて＜ＶＷＬ＞を与え、電源ＶＤ２５はメモリセル書込みモードにおいて＜ＶＷＬ＞を与える。
【００５８】
レベルシフタ２０３は入力端子ＩＮ、出力端子ＯＵＴ、電源入力ＶＩを備えたレベルシフト回路である。図７（ｂ）にレベルシフタ２０３の内部回路を示す。図７（ｂ）に示すように、レベルシフタ２０３は、インバータ１４０、トランジスタ１４１、１４２、１４３、１４４を含んで構成されている。レベルシフタ２０３は、図７（ｂ）に示すように、入力端子ＩＮに入力された信号に応じて、電源入力ＶＩに入力された電圧を出力する。
【００５９】
図７（ａ）に示すように、入力端子ＩＮにはＤＰＧ信号またはＰＧＭ信号が入力され、電源入力ＶＩには、電源ＺＶＤＤまたはＶＤ２５が入力される。ＤＰＧ信号が入力される場合には電源入力ＶＩにＺＶＤＤが入力され、端子ＶＶＶから電源ＺＶＤＤが出力される。一方、ＰＧＭ信号が入力される場合には電源入力ＶＩにＶＤ２５が入力され、端子ＶＶＶから電源ＶＤ２５が出力される。
【００６０】
以上の構成を有するＶＷＬ制御回路６６は、ＥＲ信号、ＤＰＧ信号、ＰＧＭ信号の各々に基づいて、図５（ｂ）に示す＜ＶＷＬ＞を発生させる。例えばＥＲ信号＝１の場合はトランジスタ１０９、１１５がオンとなり、トランジスタ１１７、１１９がオンとなる。このときトランジスタ１２１、１２２のゲートはＬなので、トランジスタ１２１がオンとなり、出力電圧ＶＨがＶＷＬ端子から出力されるモードとなっている。つまり、トランジスタ１１７、１１９、１２１を介して出力電圧ＶＨ（消去モードなので、１１．０Ｖ、図５（ｂ）参照）がＶＷＬ端子から出力される。
【００６１】
一方、ＤＰＧ信号＝１の場合は、図７（ａ）に示すＶＶＶ発生回路２０８から電源ＺＶＤＤ（１．４Ｖ）が発生し、この電源ＺＶＤＤが電源ＶＶＶとしてレベルシフト回路２０１、選択回路２０２に印加される。ＤＰＧ信号＝１の場合はトランジスタ１０８、１１４がオンとなり、トランジスタ１１８、１２０がオンとなる。このときトランジスタ１２１、１２２のゲートはＬなので、トランジスタ１２１がオンとなり、電源ＶＶＶ、すなわち電源ＺＶＤＤがＶＷＬ端子から出力されるモードとなる。すなわち、トランジスタ１１８、１２０、１２１を介して電源ＺＶＤＤ（１．４Ｖ、図５（ｂ）参照）がＶＷＬ端子から出力される。
【００６２】
また、ＰＧＭ信号＝１の場合は、図７（ａ）に示すＶＶＶ発生回路２０８から電源ＶＤ２５（２．５Ｖ）が発生し、この電源ＶＤ２５が電源ＶＶＶとしてレベルシフト回路２０１、選択回路２０２に印加される。ＰＧＭ信号＝１の場合はトランジスタ１０８、１１４がオンとなり、トランジスタ１１８、１２０がオンとなる。このときトランジスタ１２１、１２２のゲートはＬなので、トランジスタ１２１がオンとなり、電源ＶＶＶ、すなわち電源ＶＤ２５がＶＷＬ端子から出力されるモードとなる。すなわち、トランジスタ１１８、１２０、１２１を介して電源ＶＤ２５（２．５Ｖ、図５（ｂ）参照）がＶＷＬ端子から出力される。
【００６３】
図８（ａ）に示すように、ＶＳＬ制御回路６８は、レベルシフタ２０３から構成され、入力端子ＩＮにはＤＰＧ信号が入力され、電源入力ＶＩには出力電圧ＶＨが入力される。
その結果、図８（ｂ）に示すように、出力端子ＯＵＴからは出力電圧ＶＨが＜ＶＳＬ＞として出力される（ダミーセル書込みモードなのでＶＨ＝７．５Ｖ、図５（ｂ）参照）。
【００６４】
次に、図９を参照して電流ミラー部６４の回路例について説明する。図９に示すように、電流ミラー部６４は、トランジスタ１５０、１５１、１５２、１５３、１５４、インバータ１６０、１６２を含んで構成されている。トランジスタ１５０のゲートにはインバータ１６０を介してＤＰＧ信号が入力され、トランジスタ１５２のゲートにはインバータ１６２を介してＰＧＭ信号が入力され、トランジスタ１５３のゲートにはＥＲ信号が入力されている。
【００６５】
そして、トランジスタ１５０および１５２と、トランジスタ１５３との接続点がＤＢＬ端子とされている。また、トランジスタ１５１および１５２と、トランジスタ１５４とにより電流ミラー回路が構成され、トランジスタ１５４のソースからダミーセル書込み電流ＩｒｅｆＰを出力する構成となっている。なお、電流ミラー部６４におけるミラー比は、トランジスタ１５１のサイズとトランジスタ１５４のサイズの比によって設定される。トランジスタ１５０のドレインには固定電圧０．３Ｖが接続され、トランジスタ１５１、１５４のドレインには電源Ｖｄｄが接続されている。
【００６６】
図９に示す電流ミラー部６４において、まず消去モードの場合にはＥＲ信号が１（Ｈ）とされ、トランジスタ１５３がオンとなるので、＜ＤＢＬ＞はＧＮＤとなる（図５（ｂ）参照）。この際ＤＰＧ＝０（Ｌ）、ＰＧＭ＝０（Ｌ）なのでトランジスタ１５０、１５２はオフとなっている。従って、電流ミラー回路は動作しない。
【００６７】
ダミーセル書込みモードの場合にはＤＰＧ信号＝１、ＰＧＭ信号＝０、ＥＲ信号＝０となっているので、トランジスタ１５０がオン、トランジスタ１５２、１５３がオフとなり、トランジスタ１５０を介してＤＢＬ端子から０．３Ｖが出力される（図５（ｂ）参照）。従って、電流ミラー回路は動作しない。
【００６８】
メモリセル書込みモードの場合にはＰＧＭ信号＝１、ＤＰＧ信号＝０、ＥＲ信号＝０となっているので、トランジスタ１５２がオン、トランジスタ１５０、１５３がオフとなり、トランジスタ１５１、１５２を介してＤＢＬ端子からダミーセルＤＣに向かってセル電流が流れる。この際、＜ＤＢＬ＞は０．５Ｖに設定される。メモリセル書込みモードでは電流ミラー回路が動作し、トランジスタ１５４から電流検出回路７０のＩｒｅｆ端子に向けてダミーセル書込み電流ＩｒｅｆＰが流れ、基準電流Ｉｒｅｆと合成される（図３（ａ）参照）。
【００６９】
以上のように、図５（ａ）に示すステップＳ１１６でメモリセル領域への書込みを行う際には、ダミーセル部６２は読出し状態となっているため、ステップＳ１０６におけるダミーセル部６２への書込みの際の書込みが浅かった場合（書込み電圧ＶＷが低かった場合）には、書込み電圧ＶＷの低下分に応じたセル電流（読出し電流）が流れ、電流ミラー部６４からダミーセル書込み電流ＩｒｅｆＰが出力される。該ダミーセル書込み電流ＩｒｅｆＰは基準電流Ｉｒｅｆと合成されて目標電流Ｉｒｅｆｔが生成され、該目標電流Ｉｒｅｆｔにより制御された出力電圧ＶＨが目標電圧ＶＨｔとして出力されてメモリセル領域の書込みが行われる。
【００７０】
次に、図１０を参照して、本実施の形態に係るセル電圧生成部４０の作用について説明する。図１０は、セル電圧生成部４０における検出電流Ｉｄｔｃの出力電圧ＶＨに対する依存性（図１０は曲線Ｃ１で示されている）と、基準電流Ｉｒｅｆ、目標電流Ｉｒｅｆｔとの関係を示している。
【００７１】
図１０において、検出電流Ｉｄｔｃ特性と基準電流Ｉｒｅｆの交点Ｐ１における出力電圧ＶＨ０は、室温Ｔ０における書込み電圧を示している。半導体記憶装置１０の周囲温度が上昇して室温以上の温度Ｔｔになった場合には、ダミーセル電流生成部５２によって上昇温度ΔＴ＝（Ｔｔ−Ｔ０）に応じたダミーセル書込み電流ＩｒｅｆＰが基準電流Ｉｒｅｆに加算され、目標電流Ｉｒｅｆｔとされる。温度Ｔｔが高いほどダミーセル書込み電流ＩｒｅｆＰ、すなわち目標電流Ｉｒｅｆｔが大きくなり、その結果目標電圧ＶＨｔも高電圧側にシフトする（図１０の交点Ｐ２）。
【００７２】
つまり、本実施の形態に係る半導体記憶装置および半導体記憶装置への書込み方法によれば、書換え動作時に常にダミーセル部６２の書換え、読み出しを行いその結果を反映しているので、周囲温度の条件に応じたメモリセルアレイ１への書込みが実行される。これにより、ダミーセル部６２への書込みが浅い場合（書き込み電圧ＶＷが低い場合）、ダミーセル書込み電流ＩｒｅｆＰが増加して基準電流Ｉｒｅｆへ加算されることで高電圧側にシフトした出力電圧により書込みを行うことができる。その結果、常にセル電流に対して最適な書込み電圧ＶＷによって書込みが行われるので、メモリセルアレイ１からの読み出し特性が悪化することが抑制される。
【００７３】
なお、本実施の形態では、メモリセルへの書込みにおいて常にダミーセル部６２への書込み、読出しを行って基準電流を補正する形態を例示して説明したがこれに限られず、所定の場合にダミーセル部６２への書込み、読出しを停止させてもよい。この場合、例えば予め定められた回数のメモリセルへの書き換えにおいてダミーセル書込み電流ＩｒｅｆＰが発生しなかった場合には、次の予め定められた回数のメモリセルへの書き換えにおいてダミーセル部６２への書込み、読出しを停止させるようにしてもよい。
【符号の説明】
【００７４】
１      メモリセルアレイ
２      コントローラ
３      ロウドライバ
４      カラムドライバ
１０    半導体記憶装置
４０    セル電圧生成部
４２    高電圧発生部
４４    高電圧レベル検出部
４６    高電圧レベル判定部
４８    基準電流生成部
５０    高電圧出力部
５２    ダミーセル電流生成部
６０    ダミーセルコントロール部
６２    ダミーセル部
６４    電流ミラー部
６６    ＶＷＬ制御回路
６８    ＶＳＬ制御回路
７０    電流検出回路
７２    コンパレータ
７４    レベル検出回路
９０    セル電圧生成部
９２    高電圧発生部
９４    高電圧レベル検出部
９６    高電圧レベル判定部
９８    基準電流生成部
９９    高電圧出力部
１００  ＯＲ回路
１０１  インバータ
１０２  ＯＲ回路
１０３  インバータ
１３０、１４０  インバータ
１６０、１６２  インバータ
２００、２０１  レベルシフト回路
２０２  選択回路
２０３  レベルシフタ
２０４、２０５  トランスファーゲート
２０８  ＶＶＶ発生回路
ＣＰＵＭＰＥＮ  ＣＰＵＭＰ制御信号
ＤＣ    ダミーセル
ＶＨ、ＶＨ０  出力電圧
ＶＨｔ  目標電圧
ＶＷ    書込み電圧
Ｉｄｔｃ  検出電流
Ｉｒｅｆ  基準電流
Ｉｒｅｆｔ  目標電流
ＩｒｅｆＰ  ダミーセル書込み電流
ＶＷＬ  ワードライン端子
ＶＳＬ  ソースライン端子
ＤＢＬ  ダミービットライン端子
ＤＰＧ  ダミーセル書込み信号
ＥＲ    消去信号
ＰＧＭ  メモリセル書込み信号
ＮＭ１〜ＮＭｎ  ＮＭＯＳトランジスタ
ＴＰ１〜ＴＰ３  ＰＭＯＳトランジスタ
ＴＮ１〜ＴＮ５  ＮＭＯＳトランジスタ
【図１】
2019008854.tif 000003
【図２】
2019008854.tif 000004
【図３】
2019008854.tif 000005
【図４】
2019008854.tif 000006
【図５】
2019008854.tif 000007
【図６】
2019008854.tif 000008
【図７】
2019008854.tif 000009
【図８】
2019008854.tif 000010
【図９】
2019008854.tif 000011
【図１０】
2019008854.tif 000012
【図１１】
2019008854.tif 000013
【図１２】
2019008854.tif 000014