(57)【要約】      （修正有）【課題】Ｙデコーダの配線数を適切に減らし、メモリデバイスの設計難度を低減させるメモリデバイスを提供する。【解決手段】メモリデバイスは、少なくとも一つのメモリバンクと、少なくとも一つの第１のアドレスデコーダセットと、少なくとも一つの第２のアドレスデコーダセットと、を含む。少なくとも一つのメモリバンクはそれぞれが複数のメモリセルアレイを含む。第２のアドレスデコーダセットは、それぞれが複数の第２のアドレスデコーダを含む。少なくとも一つの第２のアドレスデコーダセットは、複数のコラム選択線を受信して、少なくとも一つのメモリセルアレイのメモリセルに対してアクセス操作を行う。複数のコラム選択線は、複数のコラム選択線群に分けられる。各コラム選択線群は、それぞれ対応する前記第２のアドレスデコーダに分配する。各コラム選択線群において分配されたコラム選択線の数は、コラム選択線の総数より小さい。【選択図】図５
2019121408.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが複数のメモリセルアレイを含む少なくとも一つのメモリバンクと、
前記少なくとも一つのメモリバンクに接続され、それぞれが複数の第１のアドレスデコーダを含む少なくとも一つの第１のアドレスデコーダセットと、
前記少なくとも一つのメモリバンクに接続され、それぞれが複数の第２のアドレスデコーダを含み、複数のコラム選択線を受信して、前記メモリセルアレイのメモリセルに対してアクセス操作を行う少なくとも一つの第２のアドレスデコーダセットと、を含み、
前記複数のコラム選択線は複数のコラム選択線群に分けられ、各コラム選択線群はそれぞれ対応する前記第２のアドレスデコーダに分配し、各コラム選択線群において分配されたコラム選択線の数は前記コラム選択線の総数より小さいメモリデバイス。
【請求項２】
前記少なくとも一つの第１のアドレスデコーダセットと前記少なくとも一つの第２のアドレスデコーダセットは前記少なくとも一つのメモリバンクの同じ側面に設けられる請求項１に記載のメモリデバイス。
【請求項３】
前記各コラム選択線群において分配されたコラム選択線の前記数は、前記コラム選択線の総数を前記コラム選択線群の総数で割ったものに等しい請求項１に記載のメモリデバイス。
【請求項４】
前記コラム選択線の総数は６４であり、前記コラム選択線群の総数は４であり、前記コラム選択線群において分配されたコラム選択線の数は１６である請求項３に記載のメモリデバイス。
【請求項５】
それぞれが隣り合うメモリセルアレイの間に設けられる複数のセンサ増幅器セットをさらに含み、
前記センサ増幅器セットの総数は前記第２のアドレスデコーダセットの総数に等しく、
前記各コラム選択線群において分配されたコラム選択線の前記数は、前記コラム選択線の総数を前記センサ増幅器セットの総数で割ったものに等しい請求項１に記載のメモリデバイス。
【請求項６】
前記センサ増幅器セットの総数は４であり、各メモリバンクの前記メモリセルアレイの数は５である請求項３に記載のメモリデバイス。
【請求項７】
前記第１のアドレスデコーダはＸデコーダであり、前記第２のアドレスデコーダはＹデコーダである請求項１に記載のメモリデバイス。
【請求項８】
前記少なくとも一つのメモリバンクのグローバルデータ信号線に接続され、前記グローバルデータ信号線の信号を強化するのに用いられるリードライト増幅器をさらに含む請求項１に記載のメモリデバイス。
【請求項９】
外部デバイスからメモリアドレス信号を取得し、前記メモリアドレス信号を一時保存するのに用いられるコラムアドレスバッファと、
前記コラムアドレスバッファに接続され、前記メモリアドレス信号をデコードして、前記コラム選択線に変換させるのに用いられるコラムアドレスデコーダと、をさらに含む請求項１に記載のメモリデバイス。
【請求項１０】
ＤＲＡＭ又はＳＤＲＡＭである請求項１に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ技術に関し、特にメモリデバイスに関する。
【背景技術】
【０００２】
現在の電子デバイスは、一般的に大量のデータを迅速に処理可能である必要があり、且つ、電子デバイスのサイズもコンパクトになるように設計されることが望まれている。したがって、電子デバイスに使用される半導体メモリデバイスも大容量を有しつつ、サイズをより小さくすることが求められる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
半導体メモリデバイスは大まかに、操作性質に基づき、揮発性メモリデバイスや不揮発性メモリデバイスに分類される。揮発性メモリデバイスは電源を印加していない場合、保存されているデータを失い、不揮発性メモリデバイスは電源を印加していない場合でも、保存されているデータを残すことができる。半導体メモリデバイスの回路構造を設計する時、アドレスデコーダは一般的にメモリセルアレイの周囲に設けられ、チップサイズを縮小する。全てのアドレスデコーダ（例えば、Ｘデコーダ及びＹデコーダ）をいずれもメモリセルアレイの同じ側面に設ける場合、チップサイズを効果的に縮小できる。しかしながら、メモリセルアレイの同じ側面に位置する配線は多く、複雑すぎて、半導体メモリデバイスの回路構造は配線計画を行うことを困難にする可能性がある。
【０００４】
これに鑑みて、本発明は、アドレスデコーダ（特に、Ｙデコーダ）の配線数を適切に減らして、アドレスデコーダが占める論理回路の面積を減らして、メモリデバイスの設計難度を低減させるメモリデバイスを提供する。
【課題を解決するための手段】
【０００５】
本発明のメモリデバイスは、少なくとも一つのメモリバンクと、少なくとも一つの第１のアドレスデコーダセットと、少なくとも一つの第２のアドレスデコーダセットと、を含む。少なくとも一つのメモリバンクはそれぞれが複数のメモリセルアレイを含む。第１のアドレスデコーダセットは少なくとも一つのメモリバンクに接続される。第１のアドレスデコーダセットはそれぞれが複数の第１のアドレスデコーダを含む。少なくとも一つの第２のアドレスデコーダセットは前記少なくとも一つのメモリバンクに接続される。第２のアドレスデコーダセットはそれぞれが複数の第２のアドレスデコーダを含む。前記少なくとも一つの第２のアドレスデコーダセットは複数のコラム選択線を受信して、前記メモリセルアレイのメモリセルに対してアクセス操作を行う。前記複数のコラム選択線は複数のコラム選択線群に分けられ、各コラム選択線群はそれぞれ対応する前記第２のアドレスデコーダに分配し、各コラム選択線群において分配されたコラム選択線の数は前記コラム選択線の総数より小さい。
【発明の効果】
【０００６】
上述に基づき、本発明の実施例に記載のメモリデバイスは、センサ増幅器セットＳＡｓのケースの数（例えば、４種類のケース）によって６４本のコラム選択線ＣＳＬを４セットのコラム選択線群に分け、各コラム選択線群は１６本のコラム選択線ＣＳＬを備え、これらのコラム選択線群をそれぞれ４つの第２のアドレスデコーダＹＤＥＣに分配する。このように、各第２のアドレスデコーダＹＤＥＣが接続しようとする配線は、当初の６４本のコラム選択線から１６本のコラム選択線に減り、第２のアドレスデコーダＹＤＥＣ内部の論理回路もその配線面積を節約できる。一方、第１のアドレスデコーダＸＤＥＣ及び第２のアドレスデコーダＹＤＥＣをメモリバンクの同じ側面に設ける配線難度も低減させる。
【０００７】
本発明の上述した特徴と利点を更に明確化するために、以下に、実施例を挙げて図面と共に詳細な内容を説明する。
【図面の簡単な説明】
【０００８】
【図１】実施例に符合するメモリデバイスのブロック図である。
【図２】実施例に符合する図１のメモリバンクＡ、第１のアドレスデコーダＸＤＥＣ、第２のアドレスデコーダＹＤＥＣの位置関係図である。
【図３】別の実施例に符合するメモリバンクＡ、第１のアドレスデコーダＸＤＥＣ、第２のアドレスデコーダＹＤＥＣの位置関係図である。
【図４】本発明の第１の実施例に基づくメモリデバイスのブロック図である。
【図５】図４のメモリバンクＡ、第１のアドレスデコーダＸＤＥＣ、第２のアドレスデコーダＹＤＥＣの位置関係図である。
【図６】本発明の第２の実施例に基づくメモリデバイスのブロック図である。
【図７】図６のサブデータ増幅器ＳｕｂＡＭＰの回路図である。
【図８】本発明の第１の実施例及び第２の実施例に基づくメモリデバイスの各信号の波形図である。
【図９】データ切換回路と周辺回路の回路図である。
【発明を実施するための形態】
【０００９】
図１は実施例に符合するメモリデバイス１００のブロック図である。図２は実施例に符合する図１のメモリバンクＡ  １１０Ａ、第１のアドレスデコーダＸＤＥＣ、第２のアドレスデコーダＹＤＥＣの位置関係図である。データが揮発するか否かに基づき、メモリの種類を分ける場合、メモリデバイス１００はＤＲＡＭ、ＳＤＲＡＭ、ＳＲＡＭ（Ｐｓｅｕｄｏ  ＳＲＡＭ）であってもよい。メモリのメモリセルデバイスに基づき、メモリの種類を分ける場合、メモリデバイス１００はＮＡＮＤゲート型フラッシュメモリデバイス又は抵抗性メモリであってもよい。図１及び図２を同時に参照すると、メモリデバイス１００は、少なくとも一つのメモリバンクと、少なくとも一つの第１のアドレスデコーダセットＸＤＥＣｓと、少なくとも一つの第２のアドレスデコーダセットＹＤＥＣｓと、を含む。第１のアドレスデコーダセットＸＤＥＣｓはそれぞれが複数の第１のアドレスデコーダＸＤＥＣ（又は、Ｘ軸アドレスデコーダと称する）を含む。第１のアドレスデコーダＸＤＥＣはワード線デコーダ（ｗｏｒｄ  ｌｉｎｅ  ｄｅｃｏｄｅｒ）と称してもよい。第２のアドレスデコーダセットＹＤＥＣｓはそれぞれが複数の第２のアドレスデコーダＹＤＥＣ（又は、Ｙ軸アドレスデコーダと称する）を含む。第２のアドレスデコーダＹＤＥＣはコラム選択線デコーダ（ｃｏｌｕｍｎ  ｓｅｌｅｃｔ  ｌｉｎｅ  ｄｅｃｏｄｅｒ）と称してもよい。本実施例は、４つのメモリバンク（メモリバンクＡ  １１０Ａ、メモリバンクＢ  １１０Ｂ、メモリバンクＣ  １１０Ｃ、メモリバンクＤ  １１０Ｄ）を前記メモリバンクの例とする。メモリデバイス１００は、データ信号を増幅するための複数のリードライト増幅器ＲＷＡＭＰをさらに含む。これらのリードライト増幅器ＲＷＡＭＰはメモリバンクＡ  １１０ＡとメモリバンクＢ  １１０Ｂとの間及びメモリバンクＣ  １１０ＣとメモリバンクＤ  １１０Ｄとの間に設けられる。リードライト増幅器ＲＷＡＭＰはグローバルデータ信号線の信号を強化して、信号減衰を回避できる。第１のアドレスデコーダＸＤＥＣはメモリバンクＡ  １１０Ａの第１の側面ＥＧ１に沿って設けられてもよく、第２のアドレスデコーダＹＤＥＣはメモリバンクＡ  １１０Ａの第２の側面ＥＧ２に沿って設けられてもよい。第２のアドレスデコーダＹＤＥＣの設置位置に近い第１の側面ＥＧ１は、第２のアドレスデコーダＹＤＥＣの設置位置に近い第２の側面ＥＧ２と異なる。換言すると、第１のアドレスデコーダＸＤＥＣはメモリバンクに対して縦向きに設けられ、第２のアドレスデコーダＹＤＥＣはメモリバンクに対して横向きに設けられる。
【００１０】
図２は図１のメモリバンクＡ  １１０Ａの詳細な構造図である。メモリバンクＡ  １１０Ａはメモリセルアレイ１  ２１１〜メモリセルアレイ５  ２１５を含む。メモリバンクＡ  １１０Ａは複数のセンサ増幅器セットＳＡｓ  ２２０をさらに含む。各センサ増幅器セットＳＡｓ  ２２０はいずれも二つのメモリセルアレイの間に設けられる。例えば、メモリセルアレイ２１１とメモリセルアレイ２１２との間、メモリセルアレイ２１２とメモリセルアレイ２１３との間、メモリセルアレイ２１３とメモリセルアレイ２１４との間、メモリセルアレイ２１４とメモリセルアレイ２１５との間のいずれにもセンサ増幅器セットＳＡｓ  ２２０を設ける。各センサ増幅器セットＳＡｓ  ２２０に、複数のセンサ増幅器を含む。センサ増幅器の数はメモリセルアレイのメモリセルの数に従って決まる。
【００１１】
図１のメモリデバイス１００は、コラムアドレスバッファ（Ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ  ｂｕｆｆｅｒ）１２０と、コラムアドレスデコーダ（Ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ  ｄｅｃｏｄｅｒ）１３０と、を含む。コラムアドレスバッファ１２０は外部（例えば、メモリデバイス１００を実装する電子デバイス）からメモリアドレス信号ＡＤＤｉを取得し、メモリアドレス信号ＡＤＤｉを一時保存する。コラムアドレスデコーダ１３０はメモリアドレス信号ＡＤＤｉをデコードして、コラム選択線（ｃｏｌｕｍｎ  ｓｅｌｅｃｔ  ｌｉｎｅ）ＣＳＬに変換させる。本実施例の図１のコラム選択線ＣＳＬは、図２のコラム選択線ＣＳＬ００＿００〜ＣＳＬ６３＿００及びＣＳＬ００＿３１〜ＣＳＬ６３＿３１に用いてもよい。本実施例のコラム選択線ＣＳＬは６４本のデータ線からなる。図２のメモリバンクＡ  １１０Ａに、複数のデータ切換回路２３０をさらに含む。図２の第２のアドレスデコーダＹＤＥＣは、２セットのコラム選択線（ＣＳＬ００＿００〜ＣＳＬ６３＿００及びＣＳＬ００＿３１〜ＣＳＬ６３＿３１）によってそれぞれ異なるメモリセルアレイのアクセス操作を行う。詳細には、各メモリセルアレイ２１２〜２１５は、コラム選択線ＣＳＬ００＿００〜ＣＳＬ６３＿００及びＣＳＬ００＿３１〜ＣＳＬ６３＿３１の延伸方向に基づき、複数のブロックに分けられ、これらのブロック及びデータ切換回路２３０に基づき、メモリセルアクセスの操作を部分的に行う。第２のアドレスデコーダＹＤＥＣは、コラム選択線ＣＳＬ００＿００〜ＣＳＬ６３＿００及びＣＳＬ００＿３１〜ＣＳＬ６３＿３１を受信して、対応するメモリセルブロックを選択し、選択されたメモリセルブロックに対して書込み操作又は読取り操作を行って、ローカルデータ信号線、グローバルデータ信号線、グローバルデータ品質信号線及びデータ切換回路２３０によってメモリセルにアクセスする。
【００１２】
本実施例において、ローカルデータ信号線は、ＬＤＱＡｉＮ＿０、ＬＤＱＡｊＮ＿１、ＬＤＱＡｉＮ＿２、ＬＤＱＡｊＮ＿３、ＬＤＱＡｍＮ＿０、ＬＤＱＡｎＮ＿１、ＬＤＱＡｍＮ＿２、ＬＤＱＡｎＮ＿３、ＬＤＱＡｉＴ＿０、ＬＤＱＡｊＴ＿１、ＬＤＱＡｉＴ＿２、ＬＤＱＡｊＴ＿３、ＬＤＱＡｍＴ＿０、ＬＤＱＡｎＴ＿１、ＬＤＱＡｍＴ＿２及びＬＤＱＡｎＴ＿３を含み、グローバルデータ信号線は、ＭＤＱｉＮ、ＭＤＱｉＴ、ＭＤＱｊＮ、ＭＤＱｊＴ、ＭＤＱｍＮ、ＭＤＱｍＴ、ＭＤＱｎＮ及びＭＤＱｎＴを含み、グローバルデータ品質信号線はＱＤＱｉＴを含み、ｉ、ｊ、ｍ、ｎは正の整数であってもよく、且つ、ｉは０〜３のうちの一つであってもよく、ｊは４〜７のうちの一つであってもよく、ｍは１２０〜１２３のうちの一つであってもよく、ｎは１２４〜１２７のうちの一つであってもよい。即ち、ｉ、ｊ、ｍ、ｎは４種類の異なる数字に分けられ、センサ増幅器セットＳＡｓに４種類のケース（ｃａｓｅ）を備えさせる。
【００１３】
図１及び図２の第２のアドレスデコーダＹＤＥＣはいずれもメモリバンクの間に設けられ、例えば、第２のアドレスデコーダＹＤＥＣはメモリバンクＡ  １１０ＡとメモリバンクＢ  １１０Ｂとの間及びメモリバンクＣ  １１０ＣとメモリバンクＤ  １１０Ｄとの間に設けられる。メモリデバイス１００の容量が大きい場合、図１の回路構造は十分に効果を発揮できる。しかしながら、メモリデバイス１００の容量が小さい場合、第２のアドレスデコーダＹＤＥＣとリードライト増幅器ＲＷＡＭＰの数が多く、メモリデバイス１００のチップサイズは相対的に大きくなり、問題を形成する。この問題を解決するために、図３に示すように、第１のアドレスデコーダＸＤＥＣ及び第２のアドレスデコーダＹＤＥＣをメモリバンクの同じ側面（例えば、第１の側面ＥＧ１）に設けてもよい。
【００１４】
図３は別の実施例に符合するメモリバンクＡ、第１のアドレスデコーダＸＤＥＣ、第２のアドレスデコーダＹＤＥＣの位置関係図である。図３と図２との間の主な差異は、第２のアドレスデコーダＹＤＥＣの設置位置はメモリバンクＡ  １１０Ａの第１の側面ＥＧ１に近く、第１のアドレスデコーダＸＤＥＣの設置位置にさらに近いことである。換言すると、第１のアドレスデコーダＸＤＥＣ及び第２のアドレスデコーダＹＤＥＣはいずれも縦向き配置の方式で実現されてもよい。
【００１５】
本実施例において、図３の各センサ増幅器セットＳＡｓは各第２のアドレスデコーダＹＤＥＣに対応して設けられ、各第２のアドレスデコーダＹＤＥＣはいずれも全てのコラム選択線ＣＳＬ（例えば、コラム選択線ＣＳＬ００〜ＣＳＬ６３）に接続される。本実施例のセンサ増幅器セットＳＡｓは４種類のケースを備え、且つ、これらのケースはいずれも第２のアドレスデコーダＹＤＥＣが制御を行う必要がある。このように、メモリバンクＡ  １１０Ａの第１の側面ＥＧ１に位置する配線は十分多く、複雑になる。即ち、第１の側面ＥＧ１において、当初の第１のアドレスデコーダＸＤＥＣの配線構造以外に、さらに、第２のアドレスデコーダＹＤＥＣのコラム選択線ＣＳＬに対する配線構造を増加させる必要がある。これらの配線は、図３のメモリバンクＡ  １１０Ａのその他の側面に設けることはできず、メモリデバイスの設計難度を増大させる。
【００１６】
センサ増幅器セットＳＡｓは第２のアドレスデコーダＹＤＥＣが制御を行う必要があり、第２のアドレスデコーダＹＤＥＣに対応して設けられたメモリセルアレイは、実質的に６４本全てのコラム選択線ＣＳＬがアドレス選択を行う必要は無く、したがって、本発明の実施例は、センサ増幅器セットＳＡｓのケースの数（例えば、４種類のケース）によって６４本のコラム選択線ＣＳＬを４セットのコラム選択線群ＣＳＬＧ１〜ＣＳＬＧ４に分け、各コラム選択線ＣＳＬは１６本だけのコラム選択線ＣＳＬを備え、これらのコラム選択線群ＣＳＬＧ１〜ＣＳＬＧ４をそれぞれ４つの第２のアドレスデコーダＹＤＥＣに分配する。このように、各第２のアドレスデコーダＹＤＥＣが接続しようとする配線は、当初の６４本のコラム選択線から１６本のコラム選択線に減り、第２のアドレスデコーダＹＤＥＣ内部の論理回路もその配線面積を節約できる。一方、第１のアドレスデコーダＸＤＥＣ及び第２のアドレスデコーダＹＤＥＣをメモリバンクの同じ側面に設ける配線難度も低減させる。詳細な実施方式は、本発明に符合する以下の実施例を参照されたい。
【００１７】
図４は本発明の第１の実施例に基づくメモリデバイス４００のブロック図である。図５は図４のメモリバンクＡ  ４１０Ａ、第１のアドレスデコーダＸＤＥＣ、第２のアドレスデコーダＹＤＥＣの位置関係図である。メモリデバイス４００は、複数のメモリバンク（例えば、メモリバンクＡ  ４１０Ａ、メモリバンクＢ  ４１０Ｂ、メモリバンクＣ  ４１０Ｃ、メモリバンクＤ  ４１０Ｄ）と、複数の第１のアドレスデコーダセットＸＤＥＣｓと、複数の第２のアドレスデコーダセットＹＤＥＣｓと、を含む。図５のメモリバンクＡ  ４１０Ａはメモリセルアレイ１  ５１１〜メモリセルアレイ５  ５１５を含む。本発明の実施例のこれらのメモリバンク４１０Ａ〜４１０Ｄは縦向きに設けられ、第１のアドレスデコーダセットＸＤＥＣｓの複数の第１のアドレスデコーダＸＤＥＣ及び第２のアドレスデコーダセットＹＤＥＣｓの複数の第２のアドレスデコーダＹＤＥＣも縦向きに設けられる。換言すると、図５において、メモリバンクＡ  ４１０Ａが対応する複数の第１のアドレスデコーダＸＤＥＣ及び複数の第２のアドレスデコーダＹＤＥＣはいずれも第１の側面ＥＧ１に沿って設けられる。メモリデバイス４００はメモリセルアレイの間にさらに複数のセンサ増幅器セットＳＡｓ  ５２０を含む。各センサ増幅器セットＳＡｓ  ５２０は二つの隣り合うメモリセルアレイの間に設けられる。例えば、メモリセルアレイ５１１とメモリセルアレイ５１２との間、メモリセルアレイ５１２とメモリセルアレイ５１３との間、メモリセルアレイ５１３とメモリセルアレイ５１４との間、メモリセルアレイ５１４とメモリセルアレイ５１５との間のいずれにもセンサ増幅器セットＳＡｓ  ５２０を設ける。図４のリードライト増幅器ＲＷＡＭＰ、第１のアドレスデコーダセットＸＤＥＣｓ及びメモリバンク４１０Ａ〜４１０Ｄと、図２及び図３のリードライト増幅器ＲＷＡＭＰ、第１のアドレスデコーダセットＸＤＥＣｓ及びメモリバンク１１０Ａ〜１１０Ｄの機能及び回路構造は同じである。
【００１８】
本発明の実施例に符合する図５と図３との間の最大の差異は、コラム選択線ＣＳＬ０〜ＣＳＬ６３はセンサ増幅器セットＳＡｓが備えるケースの数に基づき（本実施例の各センサ増幅器セットＳＡｓはいずれも４種類のケースを備える）、４つのコラム選択線群ＣＳＬＧ１〜ＣＳＬＧ４に分けられ、各コラム選択線群ＣＳＬＧ１〜ＣＳＬＧ４はコラム選択線ＣＳＬ０〜ＣＳＬ６３を平均的に分配する。各コラム選択線群ＣＳＬＧ１〜ＣＳＬＧ４は、センサ増幅器セットＳＡｓに対応する第２のアドレスデコーダＹＤＥＣに分配する。換言すると、コラム選択線群ＣＳＬＧ１はコラム選択線ＣＳＬ０〜ＣＳＬ１５を含み、コラム選択線群ＣＳＬＧ２はコラム選択線ＣＳＬ１６〜ＣＳＬ３１を含み、コラム選択線群ＣＳＬＧ３はコラム選択線ＣＳＬ３２〜ＣＳＬ４７を含み、コラム選択線群ＣＳＬＧ４はコラム選択線ＣＳＬ４８〜ＣＳＬ６３を含む。１つ目の第２のアドレスデコーダＹＤＥＣ  ５３１はコラム選択線群ＣＳＬＧ１に接続され、２つ目の第２のアドレスデコーダＹＤＥＣ  ５３２はコラム選択線群ＣＳＬＧ２に接続され、３つ目の第２のアドレスデコーダＹＤＥＣ  ５３３はコラム選択線群ＣＳＬＧ３に接続され、４つ目の第２のアドレスデコーダＹＤＥＣ  ５３４はコラム選択線群ＣＳＬＧ４に接続されることである。
【００１９】
このように、第２のアドレスデコーダＹＤＥＣに接続されるコラム選択線の数は減り、各第２のアドレスデコーダＹＤＥＣが占める論理回路の面積は対応して減る。例えば、図３の６４本のコラム選択線ＣＳＬ００〜６３に接続される第２のアドレスデコーダＹＤＥＣが使用する論理回路の面積と図５の１６本のコラム選択線に接続される第２のアドレスデコーダＹＤＥＣが使用する論理回路の面積との比はほぼ４：１である。また、各第２のアドレスデコーダＹＤＥＣはそれぞれ異なるコラム選択線群ＣＳＬＧ１〜ＣＳＬＧ４に接続され、コラム選択線が受ける信号減損を少なくし、したがって、図４において、図１のように、一般的に多く必要とされるリードライト増幅器ＲＷＡＭＰを必要としない。且つ、一つのリードライト増幅器ＲＷＡＭＰを必要とするだけで、図４及び図５に示すメモリデバイス４００の複数のグローバルデータ信号線は、追加のグローバルデータ品質信号線（図１に示すＱＤＱｉＴ）を用いて、リードライト増幅器ＲＷＡＭＰを制御及び共有する必要は無い。このように、メモリデバイス４００の容量が小さい場合、本発明の実施例はチップサイズを低減でき、コストを節約できる。
【００２０】
図６は本発明の第２の実施例に基づくメモリデバイス６００のブロック図である。図６は図４と相似しており、両者の主な差異は、グローバルデータ信号線（例えば、図６のＭＤＱｉＮ及びＭＤＱｉＴ）がメモリバンク６１０Ａ〜６１０Ｄの数が多いことによって、長すぎる時、サブデータ増幅器ＳｕｂＡＭＰ  ６５０を設けてグローバルデータ信号線ＭＤＱｉＮ及びＭＤＱｉＴの信号を助長し、信号減衰を回避できる。図６の多くの部材（例えば、メモリバンクＡ  ６１０Ａ〜メモリバンクＤ  ６１０Ｄ、第１のアドレスデコーダセットＸＤＥＣｓ及びリードライト増幅器ＲＷＡＭＰ）はいずれも図４の同じ名称の部品の機能及び回路構造と同じである。
【００２１】
図７は図６のサブデータ増幅器ＳｕｂＡＭＰ  ６５０の回路図である。サブデータ増幅器ＳｕｂＡＭＰ  ６５０は第１のトランジスタＭ１と、第２のトランジスタＭ２と、制御トランジスタＭＣ１と、を含んでもよい。第１のトランジスタＭ１の第一端（ドレイン端）はグローバルデータ信号線ＭＤＱｉＮ及び第２のトランジスタＭ２の制御端（ゲート端）に接続される。第２のトランジスタＭ２の第一端（ドレイン端）はグローバルデータ信号線ＭＤＱｉＴ及び第１のトランジスタＭ１の制御端（ゲート端）に接続される。第１のトランジスタＭ１の第二端（ソース端）及び第２のトランジスタＭ２の第二端（ソース端）はいずれも制御トランジスタＭＣ１の第一端（ドレイン端）に接続される。制御トランジスタＭＣ１の第二端（ソース端）は接地され、且つ、制御トランジスタＭＣ１の制御端（ゲート端）はサブデータ増幅器ＳｕｂＡＭＰの始動信号ＳＤＡＥを受信する。したがって、始動信号ＳＤＡＥが有効の時、第１のトランジスタＭ１及び第２のトランジスタＭ２によってグローバルデータ信号線ＭＤＱｉＮ及びＭＤＱｉＴを拡大できる。
【００２２】
図８は本発明の第１の実施例及び第２の実施例に基づくメモリデバイス４００及び６００の各信号の波形図である。図８の信号ＣＬＫはクロック信号であり、信号ＡＤＤｉはメモリアドレス信号ＡＤＤｉである。『Ａｊ（Ａ）』はメモリバンクＡ  ４１０Ａに位置するメモリアドレスを表し、『Ａｋ（Ｂ）』はメモリバンクＢ  ４１０Ｂに位置するメモリアドレスを表し、『Ａｌ（Ｃ）』はメモリバンクＣ  ４１０Ｃに位置するメモリアドレスを表し、『Ａｍ（Ｄ）』はメモリバンクＤ  ４１０Ｄに位置するメモリアドレスを表す。信号ＣＭＤは外部の電子デバイスがメモリデバイス４００／６００に発するコマンドであり、本実施例は『Ｗｒｉｔｅ』が対応する書込み操作を例とする。信号ＤＱｒは外部の電子デバイスがメモリデバイス４００／６００に送信するデータ数値である。信号ＭＤＱｎＮ／ＴはメモリバンクＡ  ４１０Ａ、メモリバンクＢ  ４１０Ｂ、メモリバンクＣ  ４１０Ｃ、メモリバンクＤ  ４１０Ｄのグローバルデータ信号線の信号である。信号ＣＳＬＡ、ＣＳＬＢ、ＣＳＬＣ及びＣＳＬＤはそれぞれメモリバンクＡ  ４１０Ａ、メモリバンクＢ  ４１０Ｂ、メモリバンクＣ  ４１０Ｃ、メモリバンクＤ  ４１０Ｄのコラム選択線の信号である。例えば、信号ＣＳＬＡは図５のコラム選択線ＣＳＬ００〜ＣＳＬ６３の信号である。信号ＬＤＱＡｉＮ／Ｔ＿０，３、ＬＤＱＢｉＮ／Ｔ＿０，３、ＬＤＱＣｉＮ／Ｔ＿０，３及びＬＤＱＤｉＮ／Ｔ＿０，３はそれぞれメモリバンクＡ  ４１０Ａ、メモリバンクＢ  ４１０Ｂ、メモリバンクＣ  ４１０Ｃ、メモリバンクＤ  ４１０Ｄのローカルデータ信号線の信号である。例えば、信号ＬＤＱＡｉＮ／Ｔ＿０，３は表５のローカルデータ信号線ＬＤＱＡｉＮ＿０、ＬＤＱＡｊＮ＿１、ＬＤＱＡｉＮ＿２、ＬＤＱＡｊＮ＿３、ＬＤＱＡｍＮ＿０、ＬＤＱＡｎＮ＿１、ＬＤＱＡｍＮ＿２、ＬＤＱＡｎＮ＿３、ＬＤＱＡｉＴ＿０、ＬＤＱＡｊＴ＿１、ＬＤＱＡｉＴ＿２、ＬＤＱＡｊＴ＿３、ＬＤＱＡｍＴ＿０、ＬＤＱＡｎＴ＿１、ＬＤＱＡｍＴ＿２及びＬＤＱＡｎＴ＿３の信号である。信号ＭＤＱＳＡ、ＭＤＱＳＢ、ＭＤＱＳＣ及びＭＤＱＳＤはそれぞれメモリバンクＡ  ４１０Ａ、メモリバンクＢ  ４１０Ｂ、メモリバンクＣ  ４１０Ｃ、メモリバンクＤ  ４１０Ｄのローカルデータ信号線とグローバルデータ信号線との間の切換信号である。
【００２３】
ここで、図８が採用するメモリデバイスは、ＤＤＲ３  ＳＤＲＡＭ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ  Ｔｈｒｅｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であり、且つ、図８はデータをメモリバンクＡ  ４１０Ａ〜メモリバンクＤ  ４１０Ｄに書込む書込みシーケンスを示すと仮定する。メモリアドレス信号ＡＤＤｉのメモリアドレスが『Ａｊ（Ａ）』である時、信号ＭＤＱＳＡはロジックハイになり（図８の矢印８２１を参照）、メモリバンクＡ  ４１０Ａのコラム選択線の信号ＣＳＬＡもこれと共にロジックハイになる。一方、メモリバンクＡ  ４１０Ａのローカルデータ信号線の信号ＬＤＱＡｉＮ／Ｔ＿０，３及びグローバルデータ信号線の信号ＭＤＱｎＮ／Ｔも書き込まれたデータ（例えば、データＡ１〜Ａ８）に基づきこれと共に変動する。矢印８２１で示す場合に同様に、メモリアドレス信号ＡＤＤｉのメモリアドレスが『Ａｋ（Ｂ）』である時、信号ＭＤＱＳＢはロジックハイになり（図８の矢印８２２を参照）、メモリバンクＢ  ４１０Ｂのコラム選択線の信号ＣＳＬＢもこれと共にロジックハイになり、メモリバンクＢ  ４１０Ｂのローカルデータ信号線の信号ＬＤＱＢｉＮ／Ｔ＿０，３及びグローバルデータ信号線の信号ＭＤＱｎＮ／Ｔも書き込まれたデータ（例えば、データＢ１〜Ｂ８）に基づきこれと共に変動する。メモリアドレス信号ＡＤＤｉのメモリアドレスが『Ａｌ（Ｃ）』である時、信号ＭＤＱＳＣはロジックハイになり（図８の矢印８２３を参照）、メモリバンクＣ  ４１０Ｃのコラム選択線の信号ＣＳＬＣもこれと共にロジックハイになり、メモリバンクＣ  ４１０Ｃのローカルデータ信号線の信号ＬＤＱＣｉＮ／Ｔ＿０，３及びグローバルデータ信号線の信号ＭＤＱｎＮ／Ｔも書き込まれたデータ（例えば、データＣ１〜Ｃ８）に基づきこれと共に変動する。メモリアドレス信号ＡＤＤｉのメモリアドレスが『Ａｍ（Ｄ）』である時、信号ＭＤＱＳＤはロジックハイになり（図８の矢印８２４を参照）、メモリバンクＤ  ４１０Ｄのコラム選択線の信号ＣＳＬＤもこれと共にロジックハイになり、メモリバンクＤ  ４１０Ｄのローカルデータ信号線の信号ＬＤＱＤｉＮ／Ｔ＿０，３及びグローバルデータ信号線の信号ＭＤＱｎＮ／Ｔも書き込まれたデータ（例えば、データＤ１〜Ｄ８）に基づきこれと共に変動する。
【００２４】
図９はデータ切換回路２３０と周辺回路の回路図である。データ切換回路２３０は主にローカルデータ信号線とグローバルデータ信号線との間の切換信号によってメモリセルのデータにアクセスする。図９の回路は主に、複数のメモリセルＭＣと、センサ増幅器ＳＡと、データ切換回路２３０と、を含む。メモリセルＭＣはビット線ＢＬＮ、ＢＬＴ及びワード線ＷＬｎ、ＷＬｍとの交差部分に存在する。センサ増幅器ＳＡはそれぞれコラム選択線ＣＳＬｉ、ＣＳＬｊによってメモリセルＭＣのデータをローカルデータ信号線ＬＤＱ＿Ｎ、ＬＤＱ＿Ｔに送信し、ローカルデータ信号線ＬＤＱ＿Ｎ、ＬＤＱ＿Ｔの信号を強化する。データ切換回路２３０は主に、第１グループのトランジスタＭＬＮ、ＭＬＴと、第２グループのトランジスタＭＭＮ、ＭＭＴと、を含む。切換信号ＭＤＱＳが無効（ロジックロー）の時、第１グループのトランジスタＭＬＮ、ＭＬＴはいずれもＯＮにしてローカルデータ信号線ＬＤＱ＿Ｎ、ＬＤＱ＿Ｔの信号を電圧ＶＨＦに等しくする。切換信号ＭＤＱＳが有効（ロジックハイ）且つコラム選択線ＣＳＬｉ、ＣＳＬｊが有効（ロジックハイ）の時、センサ増幅器ＳＡはメモリセルＭＣのデータをローカルデータ信号線ＬＤＱ＿Ｎ、ＬＤＱ＿Ｔに送信し、且つ、第２グループのトランジスタＭＭＮ、ＭＭＴはいずれもオンにしてローカルデータ信号線ＬＤＱ＿Ｎ、ＬＤＱ＿Ｔのデータをグローバルデータ信号線ＭＤＱｉＮ及びＭＤＱｉＴに伝送して、メモリセルＭＣのデータをグローバルデータ信号線ＭＤＱｉＮ及びＭＤＱｉＴに伝送することを実現する。
【００２５】
以上より、本発明の実施例に記載のメモリデバイスは、センサ増幅器セットＳＡｓのケースの数（例えば、４種類のケース）によって６４本のコラム選択線ＣＳＬを４セットのコラム選択線群に分け、各コラム選択線群は１６本のコラム選択線ＣＳＬを備え、これらのコラム選択線群をそれぞれ４つの第２のアドレスデコーダＹＤＥＣに分配する。このように、各第２のアドレスデコーダＹＤＥＣが接続しようとする配線は、当初の６４本のコラム選択線から１６本のコラム選択線に減り、第２のアドレスデコーダＹＤＥＣ内部の論理回路もその配線面積を節約できる。一方、第１のアドレスデコーダＸＤＥＣ及び第２のアドレスデコーダＹＤＥＣをメモリバンクの同じ側面に設ける配線難度も低減させる。
【００２６】
本文は以上の実施例のように示したが、本発明を限定するためではなく、当業者が本発明の精神の範囲から逸脱しない範囲において、変更又は修正することが可能であるが故に、本発明の保護範囲は専利請求の範囲で限定したものを基準とする。
【産業上の利用可能性】
【００２７】
本発明は、ＤＲＡＭ又はＳＤＲＡＭに用いられるメモリデバイスに関する。本発明のメモリデバイスは、アドレスデコーダの配線数を適切に減らして、アドレスデコーダが占める論理回路の面積を低減させて、メモリデバイスの設計難度を低減させる。
【符号の説明】
【００２８】
１００：メモリデバイス
１１０Ａ、４１０Ａ、６１０Ａ：メモリバンクＡ
１１０Ｂ、４１０Ｂ、６１０Ｂ：メモリバンクＢ
１１０Ｃ、４１０Ｃ、６１０Ｃ：メモリバンクＣ
１１０Ｄ、４１０Ｄ、６１０Ｄ：メモリバンクＤ
１２０：コラムアドレスバッファ
１３０：コラムアドレスデコーダ
２１１、５１１：メモリセルアレイ１
２１２、５１２：メモリセルアレイ２
２１３、５１３：メモリセルアレイ３
２１４、５１４：メモリセルアレイ４
２１５、５１５：メモリセルアレイ５
２２０、５２０：センサ増幅器セット
２３０：データ切換回路
５３１〜５３４、ＹＤＥＣ：第２のアドレスデコーダ
８２１〜８２４：矢印 
ＡＤＤｉ：メモリアドレス信号
ＸＤＥＣ：第１のアドレスデコーダ
ＸＤＥＣｓ：第１のアドレスデコーダセット
ＹＤＥＣｓ：第２のアドレスデコーダセット
ＳＡｓ：センサ増幅器セット
ＳＡ：センサ増幅器
ＥＧ１：メモリバンクの第１の側面
ＥＧ２：メモリバンクの第２の側面
ＬＤＱＡｉＮ＿０、ＬＤＱＡｊＮ＿１、ＬＤＱＡｉＮ＿２、ＬＤＱＡｊＮ＿３、ＬＤＱＡｍＮ＿０、ＬＤＱＡｎＮ＿１、ＬＤＱＡｍＮ＿２、ＬＤＱＡｎＮ＿３、ＬＤＱＡｉＴ＿０、ＬＤＱＡｊＴ＿１、ＬＤＱＡｉＴ＿２、ＬＤＱＡｊＴ＿３、ＬＤＱＡｍＴ＿０、ＬＤＱＡｎＴ＿１、ＬＤＱＡｍＴ＿２、ＬＤＱＡｎＴ＿３、ＬＤＱ＿Ｎ、ＬＤＱ＿Ｔ：ローカルデータ信号線
ＭＤＱｉＮ、ＭＤＱｉＴ、ＭＤＱｊＮ、ＭＤＱｊＴ、ＭＤＱｍＮ、ＭＤＱｍＴ、ＭＤＱｎＮ、ＭＤＱｎＴ：グローバルデータ信号線
ＱＤＱｉＴ：グローバルデータ品質信号線
ＣＳＬＧ１〜ＣＳＬＧ４：コラム選択線群
ＣＳＬ、ＣＳＬ００〜ＣＳ６３、ＣＳＬ００〜ＣＳＬ１５、ＣＳＬ１６〜ＣＳＬ３１、ＣＳＬ３２〜ＣＳＬ４７、ＣＳＬ４８〜ＣＳＬ６３：コラム選択線
ＣＳＬＡ、ＣＳＬＢ、ＣＳＬＣ、ＣＳＬＤ：コラム選択線の信号
ＲＷＡＭＰ：リードライト増幅器
６５０、ＳｕｂＡＭＰ：サブデータ増幅器
Ｍ１：第１のトランジスタ
Ｍ２：第２のトランジスタ
ＭＣ１：制御トランジスタ
ＳＤＡＥ：サブデータ増幅器の始動信号
Ａｊ（Ａ）：メモリバンクＡのメモリアドレス
Ａｋ（Ｂ）：メモリバンクＢのメモリアドレス
Ａｌ（Ｃ）：メモリバンクＣのメモリアドレス
Ａｍ（Ｄ）：メモリバンクＤのメモリアドレス
Ｗｒｉｔｅ：書込み操作
ＣＭＤ：外部の電子デバイスがメモリデバイスに発するコマンド
ＤＱｒ：外部の電子デバイスがメモリデバイスに送信するデータ数値
Ａ１〜Ａ８、Ｂ１〜Ｂ８、Ｃ１〜Ｃ８、Ｄ１〜Ｄ８：データ
ＭＤＱＳＡ、ＭＤＱＳＢ、ＭＤＱＳＣ、ＭＤＱＳＤ、ＭＤＱＳ：ローカルデータ信号線とグローバルデータ信号線との間の切換信号
ＬＤＱＡｉＮ／Ｔ＿０，３、ＬＤＱＢｉＮ／Ｔ＿０，３、ＬＤＱＣｉＮ／Ｔ＿０，３、ＬＤＱＤｉＮ／Ｔ＿０，３：ローカルデータ信号線の信号
ＭＤＱｎＮ／Ｔ：グローバルデータ信号線の信号
ＢＬＮ、ＢＬＴ：ビット線
ＷＬｎ、ＷＬｍ：ワード線
ＭＬＮ、ＭＬＴ：第１グループのトランジスタ
ＭＭＮ、ＭＭＴ：第２グループのトランジスタ
ＭＣ：メモリセル
ＣＬＫ：クロック信号
ＶＨＦ：電圧
【図１】
2019121408.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成31年2月1日(2019.2.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
それぞれが複数のメモリセルアレイを含む少なくとも一つのメモリバンクと、
前記少なくとも一つのメモリバンクに接続され、それぞれが複数の第１のアドレスデコーダを含む少なくとも一つの第１のアドレスデコーダセットと、
前記少なくとも一つのメモリバンクに接続され、それぞれが複数の第２のアドレスデコーダを含み、複数のコラム選択線を受信して、前記メモリセルアレイのメモリセルに対してアクセス操作を行う少なくとも一つの第２のアドレスデコーダセットと、を含み、
前記複数のコラム選択線は複数のコラム選択線群に分けられ、各コラム選択線群はそれぞれ対応する前記第２のアドレスデコーダに分配し、各コラム選択線群において分配されたコラム選択線の数は前記コラム選択線の総数より小さいメモリデバイス。
【請求項２】
前記少なくとも一つの第１のアドレスデコーダセットと前記少なくとも一つの第２のアドレスデコーダセットは前記少なくとも一つのメモリバンクの同じ側面に設けられる請求項１に記載のメモリデバイス。
【請求項３】
前記各コラム選択線群において分配されたコラム選択線の前記数は、前記コラム選択線の総数を前記コラム選択線群の総数で割ったものに等しい請求項１に記載のメモリデバイス。
【請求項４】
前記コラム選択線の総数は６４であり、前記コラム選択線群の総数は４であり、前記コラム選択線群において分配されたコラム選択線の数は１６である請求項３に記載のメモリデバイス。
【請求項５】
それぞれが隣り合うメモリセルアレイの間に設けられる複数のセンサ増幅器セットをさらに含み、
前記センサ増幅器セットの総数は前記第２のアドレスデコーダセットの総数に等しく、
前記各コラム選択線群において分配されたコラム選択線の前記数は、前記コラム選択線の総数を前記センサ増幅器セットの総数で割ったものに等しい請求項１に記載のメモリデバイス。
【請求項６】
前記センサ増幅器セットの総数は４であり、各メモリバンクの前記メモリセルアレイの数は５である請求項５に記載のメモリデバイス。
【請求項７】
前記第１のアドレスデコーダはＸデコーダであり、前記第２のアドレスデコーダはＹデコーダである請求項１に記載のメモリデバイス。
【請求項８】
前記少なくとも一つのメモリバンクのグローバルデータ信号線に接続され、前記グローバルデータ信号線の信号を強化するのに用いられるリードライト増幅器をさらに含む請求項１に記載のメモリデバイス。
【請求項９】
外部デバイスからメモリアドレス信号を取得し、前記メモリアドレス信号を一時保存するのに用いられるコラムアドレスバッファと、
前記コラムアドレスバッファに接続され、前記メモリアドレス信号をデコードして、前記コラム選択線に変換させるのに用いられるコラムアドレスデコーダと、をさらに含む請求項１に記載のメモリデバイス。
【請求項１０】
ＤＲＡＭ又はＳＤＲＡＭである請求項１に記載のメモリデバイス。