(57)【要約】【課題】新規な集積回路の提供。【解決手段】第１の演算回路と、第２の演算回路と、を有し、第１の演算回路は、第１の積和演算回路と、第１の活性化関数回路と、を有し、第２の演算回路は、第２の積和演算回路と、第２の活性化関数回路と、を有し、第１の積和演算回路及び第２の積和演算回路は、第１のデータと第２のデータの積和演算の結果に対応する、第３のデータを出力する機能を有し、第１の活性化関数回路及び第２の活性化関数回路は、第３のデータを活性化関数に基づいて変換し、アナログデータを出力する機能を有し、第２の積和演算回路には、第１の活性化関数回路から出力されたアナログデータが入力される集積回路。【選択図】図１
2019008655.tif 000002
【特許請求の範囲】
【請求項１】
第１の演算回路と、第２の演算回路と、を有し、
前記第１の演算回路は、第１の積和演算回路と、第１の活性化関数回路と、を有し、
前記第２の演算回路は、第２の積和演算回路と、第２の活性化関数回路と、を有し、
前記第１の積和演算回路及び前記第２の積和演算回路は、第１のデータと第２のデータの積和演算の結果に対応する、第３のデータを出力する機能を有し、
前記第１の活性化関数回路及び前記第２の活性化関数回路は、前記第３のデータを活性化関数に基づいて変換し、アナログデータを出力する機能を有し、
前記第２の積和演算回路には、前記第１の活性化関数回路から出力されたアナログデータが入力される集積回路。
【請求項２】
請求項１において、
前記第１の積和演算回路は、第１のセルアレイを有し、
前記第２の積和演算回路は、第２のセルアレイを有し、
前記第１のセルアレイは、前記第１の積和演算回路による積和演算に用いられる前記第１のデータを格納する機能を有し、
前記第２のセルアレイは、前記第２の積和演算回路による積和演算に用いられる前記第１のデータを格納する機能を有する集積回路。
【請求項３】
請求項２において、
前記第１のセルアレイ及び前記第２のセルアレイは、複数のメモリセルを有し、
前記メモリセルは、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲート、及び前記容量素子の第１の電極と電気的にと接続され、
前記容量素子の第２の電極は、配線と電気的に接続され、
前記第１のトランジスタは、チャネル形成領域に金属酸化物を含み、
前記配線には、前記第２のデータに対応する電位が供給される集積回路。
【請求項４】
請求項２又は３において、
第１の増幅回路と、第２の増幅回路と、を有し、
前記第１の増幅回路は、前記第１の活性化関数回路から出力されたアナログデータを増幅する機能を有し、
前記第２の増幅回路は、前記第２の活性化関数回路から出力されたアナログデータを増幅する機能を有し、
前記第１の増幅回路は、前記第１の活性化関数回路及び前記第２のセルアレイと隣接するように配置されている集積回路。
【請求項５】
請求項１乃至４のいずれか一項に記載の集積回路を有する演算部と、処理部と、記憶部と、を有するコンピュータ。
【請求項６】
請求項１乃至４のいずれか一項に記載の集積回路、又は請求項５に記載のコンピュータを有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、集積回路、コンピュータ及び電子機器に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、撮像装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。
【０００３】
また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置等は半導体装置の一態様である。また、表示装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装置を有している場合がある。
【背景技術】
【０００４】
ＩｏＴ（Ｉｎｔｅｒｎｅｔ  ｏｆ  Ｔｈｉｎｇｓ）、人工知能（ＡＩ：Ａｒｔｉｆｉｃｉａｌ  Ｉｎｔｅｌｌｉｇｅｎｃｅ）などの情報技術の発展により、扱われるデータ量が増大の傾向を示している。電子機器がＩｏＴ、ＡＩなどの情報技術を利用するためには、データを大量に記憶することのできる半導体装置が求められている。さらに、電子機器を快適に使用するためには、高速に処置ができる半導体装置が求められている。
【０００５】
特許文献１では、積和演算を行うデジタル回路において、メモリの使用方法により回路規模が削減された積和演算回路の構成について開示している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開１９９７−３１９７３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一態様は、新規な集積回路又は半導体装置の提供を課題とする。又は、本発明の一態様は、消費電力の小さい集積回路又は半導体装置の提供を課題とする。又は、本発明の一態様は、高速動作が可能な集積回路又は半導体装置の提供を課題とする。又は、本発明の一態様は、面積の小さい集積回路又は半導体装置の提供を課題とする。又は、本発明の一態様は、信頼性の高い集積回路又は半導体装置の提供を課題とする。
【０００８】
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る集積回路は、第１の演算回路と、第２の演算回路と、を有し、第１の演算回路は、第１の積和演算回路と、第１の活性化関数回路と、を有し、第２の演算回路は、第２の積和演算回路と、第２の活性化関数回路と、を有し、第１の積和演算回路及び第２の積和演算回路は、第１のデータと第２のデータの積和演算の結果に対応する、第３のデータを出力する機能を有し、第１の活性化関数回路及び第２の活性化関数回路は、第３のデータを活性化関数に基づいて変換し、アナログデータを出力する機能を有し、第２の積和演算回路には、第１の活性化関数回路から出力されたアナログデータが入力される集積回路である。
【００１０】
また、本発明の一態様に係る集積回路において、第１の積和演算回路は、第１のセルアレイを有し、第２の積和演算回路は、第２のセルアレイを有し、第１のセルアレイは、第１の積和演算回路による積和演算に用いられる第１のデータを格納する機能を有し、第２のセルアレイは、第２の積和演算回路による積和演算に用いられる第１のデータを格納する機能を有していてもよい。
【００１１】
また、本発明の一態様に係る集積回路において、第１のセルアレイ及び第２のセルアレイは、複数のメモリセルを有し、メモリセルは、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、第１のトランジスタのソース又はドレインの一方は、第２のトランジスタのゲート、及び容量素子の第１の電極と電気的にと接続され、容量素子の第２の電極は、配線と電気的に接続され、第１のトランジスタは、チャネル形成領域に金属酸化物を含み、配線には、第２のデータに対応する電位が供給されてもよい。
【００１２】
また、本発明の一態様に係る集積回路は、第１の増幅回路と、第２の増幅回路と、を有し、第１の増幅回路は、第１の活性化関数回路から出力されたアナログデータを増幅する機能を有し、第２の増幅回路は、第２の活性化関数回路から出力されたアナログデータを増幅する機能を有し、第１の増幅回路は、第１の活性化関数回路及び第２のセルアレイと隣接するように配置されていてもよい。
【００１３】
また、本発明の一態様に係るコンピュータは、上記の集積回路を有する演算部と、処理部と、記憶部と、を有するコンピュータである。
【００１４】
また、本発明の一態様に係る電子機器は、上記の集積回路、又は上記のコンピュータを有する電子機器である。
【発明の効果】
【００１５】
本発明の一態様により、新規な集積回路又は半導体装置を提供することができる。又は、本発明の一態様により、消費電力の小さい集積回路又は半導体装置を提供することができる。又は、本発明の一態様により、高速動作が可能な集積回路又は半導体装置を提供することができる。又は、本発明の一態様により、面積の小さい集積回路又は半導体装置を提供することができる。又は、本発明の一態様により、信頼性の高い集積回路又は半導体装置を提供することができる。
【００１６】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００１７】
【図１】集積回路の構成例を示す図。
【図２】ニューラルネットワークの構成例を示す図。
【図３】集積回路の構成例を示す図。
【図４】駆動回路の構成例を示す図。
【図５】集積回路の構成例を示す図。
【図６】演算回路の構成例を示す図。
【図７】メモリセルの構成例を示す図。
【図８】オフセット回路の構成例を示す図。
【図９】タイミングチャート。
【図１０】コンピュータの構成例を示す図。
【図１１】半導体装置の構成例を示す図。
【図１２】半導体装置の構成例を示す図。
【図１３】半導体装置の構成例を示す図。
【図１４】半導体装置の構成例を示す図。
【図１５】半導体装置の構成例を示す図。
【図１６】電子機器の構成例を示す図。
【図１７】電子機器の構成例を示す図。
【図１８】積和演算の概要を示す図。
【図１９】デジタル乗算回路とアナログ乗算回路の比較を示す図。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００１９】
また、本明細書等において、金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。以下、チャネル形成領域に金属酸化物を含むトランジスタを、ＯＳトランジスタとも表記する。
【００２０】
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する。
【００２１】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００２２】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【００２３】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、オン状態、又は、オフ状態になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【００２４】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
【００２５】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
【００２６】
また、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００２７】
（実施の形態１）
本実施の形態では、本発明の一態様に係る集積回路について説明する。本発明の一態様に係る集積回路は、人工知能の演算を行う機能を有する。
【００２８】
なお、人工知能とは、人間の知能を模した計算機の総称である。本明細書等において、人工知能には人工ニューラルネットワーク（ＡＮＮ：Ａｒｔｉｆｉｃｉａｌ  Ｎｅｕｒａｌ  Ｎｅｔｗｏｒｋ）が含まれる。人工ニューラルネットワークは、ニューロンとシナプスで構成される神経網を模した回路である。本明細書等において「ニューラルネットワーク」と記載する場合、特に人工ニューラルネットワークを指す。
【００２９】
＜集積回路の構成例１＞
図１に、集積回路１０の構成例を示す。集積回路１０は、複数の演算回路ＡＣを有し、ニューラルネットワークの演算を行う機能を有する。図１には、集積回路１０がＮ個（Ｎは２以上の整数）の演算回路ＡＣ［１］乃至［Ｎ］を有する構成例を示している。
【００３０】
なお、集積回路１０は、半導体装置によって構成することができる。そのため、集積回路１０は、半導体装置と呼ぶこともできる。
【００３１】
演算回路ＡＣは、積和演算回路ＭＡＣ及び活性化関数回路ＡＣＴＶを有する。積和演算回路ＭＡＣは、第１のデータと第２のデータの積和演算を行う機能を有する。なお、第１のデータ及び第２のデータはそれぞれ、アナログデータ又は多値のデータ（離散的なデータ）とすることができる。活性化関数回路ＡＣＴＶは、積和演算回路ＭＡＣから出力された信号を、所定の活性化関数に従って変換する機能を有する。
【００３２】
演算回路ＡＣは、積和演算ＭＡＣ及び活性化関数回路ＡＣＴＶを用いて、ニューラルネットワークの演算を行うことができる。図２に、ニューラルネットワークの演算の例を示す。
【００３３】
図２（Ａ）に示すように、ニューラルネットワークＮＮは入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬはそれぞれ、１又は複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともでき、ディープニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。
【００３４】
入力層ＩＬの各ニューロンには入力データが入力され、中間層ＨＬの各ニューロンには前層又は後層のニューロンの出力信号が入力され、出力層ＯＬの各ニューロンには前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
【００３５】
図２（Ｂ）に、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニューロンＮにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と、出力ｘ２と重みｗ２の乗算結果（ｘ２ｗ２）と、の和（ｘ１ｗ１＋ｘ２ｗ２）が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ）が出力される。
【００３６】
このように、ニューロンによる演算には、入力データと重みの積を足し合わせる演算、すなわち積和演算が含まれる。この積和演算は、図１に示す積和演算回路ＭＡＣによって行うことができる。また、活性化関数ｈによる信号の変換は、図１に示す活性化関数回路ＡＣＴＶによって行うことができる。すなわち、演算回路ＡＣによって、中間層ＨＬ又は出力層ＯＬの演算を行うことができる。
【００３７】
積和演算回路ＭＡＣは、セルアレイＣＡを有する。また、セルアレイＣＡは、マトリクス状に配置された複数のメモリセルＭＣによって構成されている。
【００３８】
メモリセルＭＣは、第１のデータを格納する機能を有する。第１のデータは、ニューラルネットワークのニューロン間の重みに対応するデータである。また、メモリセルＭＣは、第１のデータと、セルアレイＣＡの外部から入力される第２のデータとの乗算を行う機能を有する。すなわち、メモリセルＭＣは、記憶回路としての機能と乗算回路としての機能を有する。
【００３９】
なお、第１のデータがアナログデータである場合、メモリセルＭＣはアナログメモリとしての機能を有する。また、第１のデータが多値データである場合、メモリセルＭＣは多値メモリとしての機能を有する。
【００４０】
そして、同じ列に属するメモリセルＭＣによる乗算の結果が足し合わされる。これにより、第１のデータと第２のデータの積和演算が行われる。そして、セルアレイＣＡによる演算の結果は、第３のデータとして活性化回路関数ＡＣＴＶに出力される。なお、セルアレイＣＡによる積和演算の詳細については後述する。
【００４１】
活性化関数回路ＡＣＴＶは、セルアレイＣＡから出力された第３のデータを、所定の活性化関数に従って変換する機能を有する。活性化関数回路ＡＣＴＶから出力されるアナログ信号が、ニューラルネットワークＮＮにおける中間層又は出力層の出力データに相当する。
【００４２】
活性化関数としては、活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路ＡＣＴＶによって変換された信号は、アナログデータ（データＤａｎａｌｏｇ）として出力される。
【００４３】
このように、一の演算回ＡＣにより、ニューラルネットワークＮＮの中間層ＨＬ又は出力層ＯＬのいずれか一の演算を実現することができる。なお、演算回路ＡＣ［ｋ］（ｋは１以上Ｎ以下の整数）が有する積和演算回路ＭＡＣ及び活性化関数回路ＡＣＴＶを、それぞれ積和演算回路ＭＡＣ［ｋ］及び活性化関数回路ＡＣＴＶ［ｋ］と表記する。また、演算回路［ｋ］から出力されるアナログデータを、データＤａｎａｌｏｇ［ｋ］と表記する。
【００４４】
ここで、本発明の一態様に係る集積回路１０は、複数の演算回路ＡＣを有する。そして、第１の演算回路ＡＣから出力されるアナログデータが、第２の演算回路ＡＣに第２のデータとして供給される。そして、第２の演算回路ＡＣは、メモリセルＭＣに格納された第１のデータと、第１の演算回路ＡＣから入力された第２のデータを用いて演算を行う。これにより、集積回路１０は、複数の層によって構成されるニューラルネットワークの演算を行うことができる。
【００４５】
また、一の演算回路ＡＣから出力されるアナログデータは、デジタルデータに変換されることなく他の演算回路ＡＣに入力される。そのため、アナログ−デジタル（ＡＤ）変換及びデジタル−アナログ（ＤＡ）変換を省略することができ、消費電力の削減、又は演算速度の向上を図ることができる。
【００４６】
さらに、一の演算回路ＡＣから出力されるアナログデータは、メモリを介さずに他の演算回路ＡＣに入力される。そのため、演算回路ＡＣ間でデータを転送する際のメモリへのアクセスを省略することができ、消費電力の削減、又は演算速度の向上を図ることができる。
【００４７】
図１に示すように集積回路１０にＮ個の演算回路ＡＣ［１］乃至［Ｎ］が搭載される場合、演算回路ＡＣ［１］乃至［Ｎ］のセルアレイＣＡには、それぞれ重みＷが格納される。また、演算回路［１］にはデータＸが入力される。
【００４８】
積和演算回路ＭＡＣ［１］は、セルアレイＣＡに格納された重みＷ（第１のデータ）とデータＸ（第２のデータ）の積和演算を行い、その結果を第３のデータとして活性化関数回路ＡＣＴＶ［１］に出力する。そして、活性化関数回路ＡＣＴＶ［１］は、活性化関数に基づいて第３のデータを変換する。この変換によって得られたアナログデータは、データＤａｎａｌｏｇ［１］として演算回路ＡＣ［２］に出力される。
【００４９】
積和演算回路ＭＡＣ［２］は、セルアレイＣＡに格納された重みＷ（第１のデータ）とデータＤａｎａｌｏｇ［１］（第２のデータ）の積和演算を行い、その結果を第３のデータとして活性化関数回路ＡＣＴＶ［２］に出力する。そして、活性化関数回路ＡＣＴＶ［２］は、活性化関数に基づいて第３のデータを変換する。この変換によって得られたアナログデータは、データＤａｎａｌｏｇ［２］として演算回路ＡＣ［３］に出力される。
【００５０】
同様の演算が、演算回路ＡＣ［３］乃至［Ｎ］においても行われる。そして、演算回路ＡＣ［Ｎ］から出力されるデータＤａｎａｌｏｇ［Ｎ］が集積回路１０の出力データとなり、データＹとして外部に出力される。
【００５１】
演算回路ＡＣ［１］乃至［Ｎ−１］による演算は、それぞれ第１乃至第Ｎ−１層目の中間層ＨＬの演算に相当し、演算回路ＡＣ［Ｎ］の演算は出力層ＯＬの演算に相当する。なお、入力層ＩＬにおいては、入力データと重みの積和演算は行われない。そのため、入力層ＩＬは、集積回路１０の外部から入力されたデータに、適宜データ処理（ＤＡ変換など）を施し、演算回路ＡＣ［１］に出力する回路によって実現することができる。このような回路を集積回路１０に設けることにより、集積回路１０に入力層ＩＬの機能を付加することができる。
【００５２】
このように、集積回路１０にＮ個の演算回路ＡＣを搭載することにより、入力層ＩＬ、Ｎ−１層の中間層ＨＬ、及び出力層ＯＬによって構成される、Ｎ＋１層のニューラルネットワークを構築することができる。
【００５３】
＜集積回路の構成例２＞
次に、集積回路１０のより具体的な構成例について説明する。図３に、集積回路１０の具体例を示す。図３には一例として、演算回路ＡＣ［１］及び演算回路ＡＣ［２］によって、図２（Ａ）に示すような３層のニューラルネットワークが構成される例を示す。
【００５４】
演算回路ＡＣ［１］及び演算回路ＡＣ［２］はそれぞれ、周辺回路ＰＣを有する。周辺回路ＰＣは、セルアレイＣＡによる演算に必要な電源の供給や、セルアレイＣＡによる演算の結果の読み出しなどを行う機能を有する回路である。周辺回路ＰＣの具体的な構成及び機能については後述する。
【００５５】
また、集積回路１０は、演算回路ＡＣ［１］及び演算回路ＡＣ［２］に加えて、駆動回路ＷＬＤ、駆動回路ＷＤＤ、及び駆動回路ＲＷＤを有する。また、集積回路１０は、活性化関数回路ＡＣＴＶ［１］と接続された増幅回路ＡＭＰ［１］と、活性化関数回路ＡＣＴＶ［２］と接続された増幅回路ＡＭＰ［２］を有する。
【００５６】
駆動回路ＷＬＤは、メモリセルＭＣを選択するための信号（以下、選択信号ともいう）を供給する機能を有する。駆動回路ＷＬＤは、配線ＷＬを介してセルアレイＣＡと接続されている。セルアレイＣＡに第１のデータを格納する際は、駆動回路ＷＬＤから配線ＷＬを介してメモリセルＭＣに、選択信号が供給される。なお、駆動回路ＷＬＤは、演算回路ＡＣ［１］のメモリセルＭＣと演算回路ＡＣ［２］のメモリセルＭＣの両方に、選択信号を供給する機能を有する。
【００５７】
駆動回路ＷＤＤは、セルアレイＣＡに第１のデータを供給する機能を有する。駆動回路ＷＤＤは、配線ＷＤを介してセルアレイＣＡと接続されている。セルアレイＣＡに第１のデータを格納する際は、駆動回路ＷＤＤから配線ＷＤを介してメモリセルＭＣに、第１のデータに対応する電位（以下、書き込み電位ともいう）が供給される。なお、駆動回路ＷＤＤは、演算回路ＡＣ［１］のメモリセルＭＣと演算回路ＡＣ［２］のメモリセルＭＣの両方に、書き込み電位を供給する機能を有する。駆動回路ＷＬＤによって選択されたメモリセルＭＣに、駆動回路ＷＤＤから書き込み電位が供給されることにより、メモリセルＭＣに重みＷが格納される。
【００５８】
駆動回路ＷＷＤには、外部から重みＷが入力される。そして、駆動回路ＷＷＤに入力された重みＷは、駆動回路ＷＷＤによって適宜信号処理が施され、第１のデータとしてセルアレイＣＡに供給される。なお、重みＷとしてデジタルデータが入力される場合、駆動回路ＷＤＤはＤＡ変換を行う機能を有する。
【００５９】
駆動回路ＲＷＤは、外部から入力されたデータＸに、適宜信号処理を施し、演算回路ＡＣ［１］のセルアレイＣＡに出力する機能を有する。データＸは、演算回路ＡＣ［１］による積和演算に用いられる第２のデータに相当する。なお、データＸとしてデジタルデータが入力される場合、駆動回路ＲＷＤはＤＡ変換を行う機能を有する。
【００６０】
図４（Ａ）に、駆動回路ＷＤＤの構成例を示す。駆動回路ＷＤＤは、シフトレジスタＳＬ１、ラッチ回路ＬＡＴ１、ＤＡ変換回路ＤＡＣ１を有する。シフトレジスタＳＬ１にはスタートパルスＳＰ１とクロック信号ＣＬＫ１が入力され、ラッチ回路ＬＡＴ１には重みＷ（デジタルデータ）が入力される。
【００６１】
シフトレジスタＳＬ１は、スタートパルスＳＰ１とクロック信号ＣＬＫ１を用いて、サンプリングパルスを生成する機能を有する。シフトレジスタＳＬ１によって生成されたサンプリングパルスは、ラッチ回路ＬＡＴ１に出力される。
【００６２】
ラッチ回路ＬＡＴ１は、シフトレジスタＳＬ１から入力されたサンプリングパルスに従って、重みＷを所定のタイミングで格納する機能を有する。ラッチ回路ＬＡＴ１に格納された重みＷは、ＤＡ変換回路ＤＡＣ１に出力される。
【００６３】
ＤＡ変換回路ＤＡＣ１は、ラッチ回路ＬＡＴ１から入力された重みＷをアナログ信号に変換し、配線ＷＤに出力する機能を有する。ＤＡ変換回路ＤＡＣ１から配線ＷＤに出力される電位が、書き込み電位に相当する。
【００６４】
図４（Ｂ）に、駆動回路ＲＷＤの構成例を示す。駆動回路ＲＷＤは、シフトレジスタＳＬ２、ラッチ回路ＬＡＴ２、ＤＡ変換回路ＤＡＣ２を有する。シフトレジスタＳＬ２にはスタートパルスＳＰ２とクロック信号ＣＬＫ２が入力され、ラッチ回路ＬＡＴ２にはデータＸ（デジタルデータ）が入力される。
【００６５】
シフトレジスタＳＬ２、ラッチ回路ＬＡＴ２、ＤＡ変換回路ＤＡＣ２は、それぞれシフトレジスタＳＬ１、ラッチ回路ＬＡＴ１、ＤＡ変換回路ＤＡＣ１と同様の機能を有する。そして、ＤＡ変換回路ＤＡＣ２から配線ＲＷに供給される電位が、演算回路ＡＣ［１］に入力される第２のデータに相当する。
【００６６】
図３に示す増幅回路ＡＭＰは、入力された信号を増幅して出力する機能を有する。具体的には、増幅回路ＡＭＰ［１］は、演算回路ＡＣ［１］の演算によって得られたデータに相当する信号を増幅して、演算回路ＡＣ［２］のセルアレイＣＡに出力する機能を有する。また、増幅回路ＡＭＰ［２］は、演算回路ＡＣ［２］の演算によって得られたデータに相当する信号を増幅して出力する機能を有する。増幅回路ＡＭＰ［１］、［２］は、例えばボルテージフォロワなどによって構成することができる。
【００６７】
増幅回路ＡＭＰ［１］の出力信号は、演算回路ＡＣ［２］による積和演算の第２のデータとして用いられる。このように、演算回路ＡＣの間で送受信されるデータを増幅することにより、ニューラルネットワークＮＮの一の層の演算結果を、他の層に正確に転送することができる。そして、増幅回路［２］の出力信号は、データＹとして集積回路１０の外部にデータＹとして出力される。このデータＹが、３層のニューラルネットワークＮＮによる演算の結果に相当する。
【００６８】
ここで、中間層ＨＬの演算を行う演算回路ＡＣ［１］の出力は、デジタルデータに変換されることなく、アナログデータのまま増幅回路ＡＭＰ［１］で増幅され、出力層ＯＬの演算を行う演算回路ＡＣ［２］に入力される。そのため、層間のデータ転送時のＡＤ変換及びＤＡ変換を省略することができる。また、演算回路ＡＣ［１］の出力は、メモリに一時的に格納することなく演算回路ＡＣ［２］に入力される。そのため、層間のデータ転送時のメモリへのアクセスを省略することができる。
【００６９】
また、図３に示すように、増幅回路ＡＭＰ［１］を、活性化関数回路［１］、及び演算回路ＡＣ［２］のセルアレイＣＡと隣接するように配置することが好ましい。これにより、データの送受信が行われる演算回路ＡＣ［１］、［２］を近接させることができ、データの転送を高速に行うことができる。
【００７０】
＜集積回路の構成例３＞
図３では集積回路１０が演算回路ＡＣ［１］、［２］を有する構成例について説明したが、演算回路ＡＣの数はこれに限定されず、自由に設定することができる。図５に、６個の演算回路ＡＣを有する集積回路１０の構成例を示す。
【００７１】
集積回路１０は、演算回路ＡＣ［１］乃至［６］を用いて、入力層ＩＬ、５層の中間層ＨＬ、及び出力層ＯＬによって構成される、７層のニューラルネットワークの演算を行うことができる。演算回路ＡＣ［１］乃至［５］は中間層ＨＬの演算を行う機能を有し、演算回路［６］は出力層ＯＬの演算を行う機能を有する。
【００７２】
また、図５に示すように、増幅回路［１］乃至［５］を、活性化関数回路ＡＣＴＶ及びセルアレイＣＡと隣接する位置に設けることにより、データの送受信が行われる演算回路ＡＣを近接させ、配線の配置を簡略化することができる。
【００７３】
なお、集積回路１０において、駆動回路ＷＬＤ及び駆動回路ＷＤＤは共有化されている。具体的には、駆動回路ＷＬＤは配線ＷＬを介して、演算回路ＡＣ［１］乃至［６］のセルアレイＣＡに選択信号を供給する機能を有する。また、駆動回路ＷＤＤは配線ＷＤを介して、演算回路ＡＣ［１］乃至［６］のセルアレイＣＡに書き込み電位を供給する機能を有する。
【００７４】
以上の通り、本発明の一態様に係る集積回路１０は、一の演算回路ＡＣから出力されたアナログデータが他の演算回路ＡＣに入力される構成を有することにより、ニューラルネットワークの演算を低消費電力又は高速に行うことができる。
【００７５】
＜演算回路の構成例＞
上記の通り、演算回路ＡＣは、積和演算回路ＭＡＣ及び活性化関数回路ＡＣＴＶを用いて、ニューラルネットワークＮＮの中間層ＨＬ又は出力層ＯＬの演算を行う機能を有する。図６に、演算回路ＡＣの具体的な構成例を示す。
【００７６】
演算回路ＡＣは、積和演算回路ＭＡＣ及び活性化関数回路ＡＣＴＶを有する。また、積和演算回路ＭＡＣは、セルアレイＣＡ及び周辺回路ＰＣを有する。また、セルアレイＣＡは、ｍ行ｎ列（ｍ，ｎは自然数）のメモリセルＭＣ（ＭＣ［１，１］乃至［ｍ，ｎ］）と、ｍ個のメモリセルＭＣｒｅｆ（ＭＣｒｅｆ［１］乃至［ｍ］）を有する。また、周辺回路ＰＣは、電流源回路ＣＳ、カレントミラー回路ＣＭ、及びオフセット回路ＯＦＳＴを有する。
【００７７】
メモリセルＭＣ［ｉ，ｊ］（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤ［ｊ］、及び配線ＢＬ［ｊ］と接続されている。また、メモリセルＭＣｒｅｆ［ｉ］は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤｒｅｆ、配線ＢＬｒｅｆと接続されている。ここで、メモリセルＭＣ［ｉ，ｊ］と配線ＢＬ［ｊ］間を流れる電流をＩＭＣ［ｉ，ｊ］と表記し、メモリセルＭＣｒｅｆ［ｉ］と配線ＢＬｒｅｆ間を流れる電流をＩＭＣｒｅｆ［ｉ］と表記する。
【００７８】
メモリセルＭＣｒｅｆは、積和演算に用いられる参照データを格納する機能を有する。参照データはアナログデータ又は多値のデータとすることができる。
【００７９】
なお、図６では図示していないが、配線ＷＬ［１］乃至［ｍ］は駆動回路ＷＬＤと接続され、配線ＷＤ［１］乃至［ｎ］及び配線ＷＤｒｅｆは駆動回路ＷＤＤと接続されている。回路ＷＬＤは、選択信号を配線ＷＬ［１］乃至［ｍ］に供給する機能を有する。回路ＷＤＤは、メモリセルＭＣに格納される第１のデータに対応する電位を、配線ＷＤ［１］乃至［ｎ］に供給する機能を有する。また、回路ＷＤＤは、メモリセルＭＣｒｅｆに格納される参照データに対応する電位を、配線ＷＤｒｅｆに供給する機能を有する。
【００８０】
配線ＲＷ［１］乃至［ｍ］は、駆動回路ＲＷＤ（図示せず）、又は他の演算回路ＡＣと接続されている。具体的には、演算回路ＡＣ［１］と接続された配線ＲＷ［１］乃至［ｍ］は、駆動回路ＲＷＤと接続され、駆動回路ＲＷＤから第２のデータが入力される。一方、演算回路ＡＣ［２］乃至［Ｎ］と接続された配線ＲＷ［１］乃至［ｍ］は、他の演算回路ＡＣの活性化回路関数ＡＣＴＶと接続され、当該他の演算回路ＡＣから第２のデータが入力される。
【００８１】
メモリセルＭＣ及びメモリセルＭＣｒｅｆの具体的な構成例を、図７に示す。図７には代表例としてメモリセルＭＣ［１，１］、［２，１］及びメモリセルＭＣｒｅｆ［１］、［２］を示しているが、他のメモリセルＭＣ及びメモリセルＭＣｒｅｆにも同様の構成を用いることができる。メモリセルＭＣ及びメモリセルＭＣｒｅｆはそれぞれ、トランジスタＴｒ１１、Ｔｒ１２、容量素子Ｃ１１を有する。ここでは、トランジスタＴｒ１１及びトランジスタＴｒ１２がｎチャネル型のトランジスタである場合について説明する。
【００８２】
メモリセルＭＣにおいて、トランジスタＴｒ１１のゲートは配線ＷＬと接続され、ソース又はドレインの一方はトランジスタＴｒ１２のゲート、及び容量素子Ｃ１１の第１の電極と接続され、ソース又はドレインの他方は配線ＷＤと接続されている。トランジスタＴｒ１２のソース又はドレインの一方は配線ＢＬと接続され、ソース又はドレインの他方は配線ＶＲと接続されている。容量素子Ｃ１１の第２の電極は、配線ＲＷと接続されている。配線ＶＲは、所定の電位を供給する機能を有する配線である。ここでは一例として、配線ＶＲから低電源電位（接地電位など）が供給される場合について説明する。
【００８３】
トランジスタＴｒ１１のソース又はドレインの一方、トランジスタＴｒ１２のゲート、及び容量素子Ｃ１１の第１の電極と接続されたノードを、ノードＮＭとする。また、メモリセルＭＣ［１，１］、［２，１］のノードＮＭを、それぞれノードＮＭ［１，１］、［２，１］と表記する。
【００８４】
メモリセルＭＣｒｅｆも、メモリセルＭＣと同様の構成を有する。ただし、メモリセルＭＣｒｅｆは配線ＷＤの代わりに配線ＷＤｒｅｆと接続され、配線ＢＬの代わりに配線ＢＬｒｅｆと接続されている。また、メモリセルＭＣｒｅｆ［１］、［２］において、トランジスタＴｒ１１のソース又はドレインの一方、トランジスタＴｒ１２のゲート、及び容量素子Ｃ１１の第１の電極と接続されたノードを、それぞれノードＮＭｒｅｆ［１］、［２］と表記する。
【００８５】
ノードＮＭとノードＮＭｒｅｆはそれぞれ、メモリセルＭＣとメモリセルＭＣｒｅｆの保持ノードとして機能する。ノードＮＭには第１のデータが保持され、ノードＮＭｒｅｆには参照データが保持される。また、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］のトランジスタＴｒ１２には、それぞれ電流ＩＭＣ［１，１］、ＩＭＣ［２，１］が流れる。また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］、［２］のトランジスタＴｒ１２には、それぞれ電流ＩＭＣｒｅｆ［１］、ＩＭＣｒｅｆ［２］が流れる。
【００８６】
トランジスタＴｒ１１は、ノードＮＭ又はノードＮＭｒｅｆの電位を保持する機能を有するため、トランジスタＴｒ１１のオフ電流は小さいことが好ましい。そのため、トランジスタＴｒ１１としてＯＳトランジスタを用いることが好ましい。
【００８７】
酸化物半導体のバンドギャップは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、またオフ電流が極めて小さい。なお、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。トランジスタのチャネル形成領域に用いられる酸化物半導体は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ）が代表的である。電子供与体（ドナー）となる水分、水素などの不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性）、又は実質的にｉ型にすることができる。このような酸化物半導体は、高純度化された酸化物半導体と呼ぶことができる。なお、ＯＳトランジスタの詳細については、実施の形態３で説明する。
【００８８】
ＯＳトランジスタはオフ電流が極めて小さいため、トランジスタＴｒ１１として好適である。ＯＳトランジスタは例えば、チャネル幅１μｍあたりのオフ電流を、１００ｚＡ／μｍ以下、又は１０ｚＡ／μｍ以下、又は１ｚＡ／μｍ以下、又は１０ｙＡ／μｍ以下とすることができる。ＯＳトランジスタをトランジスタＴｒ１１に用いることにより、保持ノードの電位の変動を抑えることができるため、積和演算の精度を向上させ、集積回路１０の信頼性を向上させることができる。また、メモリセルＭＣ及びメモリセルＭＣｒｅｆに電力が供給されていない期間においても、ノードＮＭ及びノードＮＭｒｅｆの電位を長時間保持することができるため、集積回路１０の消費電力を低減することができる。
【００８９】
トランジスタＴｒ１２は特に限定されず、ＯＳトランジスタの他、チャネル形成領域にシリコン（単結晶シリコンなど）を含むトランジスタ（以下、Ｓｉトランジスタともいう）などを用いることができる。また、トランジスタＴｒ１２はｎチャネル型であってもｐチャネル型であってもよい。トランジスタＴｒ１１、Ｔｒ１２の両方にｎチャネル型のＯＳトランジスタを用いる場合、メモリセルＭＣ及びメモリセルＭＣｒｅｆを単極性回路によって構成することができる。
【００９０】
図６に示す電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］及び配線ＢＬｒｅｆと接続されている。電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］及び配線ＢＬｒｅｆに電流を供給する機能を有する。なお、配線ＢＬ［１］乃至［ｎ］に供給される電流値と配線ＢＬｒｅｆに供給される電流値は異なっていてもよい。ここでは、電流源回路ＣＳから配線ＢＬ［１］乃至［ｎ］に供給される電流をＩＣ、電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩＣｒｅｆと表記する。
【００９１】
カレントミラー回路ＣＭは、配線ＩＬ［１］乃至［ｎ］及び配線ＩＬｒｅｆを有する。配線ＩＬ［１］乃至［ｎ］はそれぞれ配線ＢＬ［１］乃至［ｎ］と接続され、配線ＩＬｒｅｆは、配線ＢＬｒｅｆと接続されている。ここでは、配線ＩＬ［１］乃至［ｎ］と配線ＢＬ［１］乃至［ｎ］の接続箇所をノードＮＰ［１］乃至［ｎ］と表記する。また、配線ＩＬｒｅｆと配線ＢＬｒｅｆの接続箇所をノードＮＰｒｅｆと表記する。
【００９２】
カレントミラー回路ＣＭは、ノードＮＰｒｅｆの電位に応じた電流ＩＣＭを配線ＩＬｒｅｆに流す機能と、この電流ＩＣＭを配線ＩＬ［１］乃至［ｎ］にも流す機能を有する。図６には、配線ＢＬｒｅｆから配線ＩＬｒｅｆに電流ＩＣＭが排出され、配線ＢＬ［１］乃至［ｎ］から配線ＩＬ［１］乃至［ｎ］に電流ＩＣＭが排出される例を示している。また、カレントミラー回路ＣＭから配線ＢＬ［１］乃至［ｎ］を介してセルアレイＣＡに流れる電流を、ＩＢ［１］乃至［ｎ］と表記する。また、カレントミラー回路ＣＭから配線ＢＬｒｅｆを介してセルアレイＣＡに流れる電流を、ＩＢｒｅｆと表記する。
【００９３】
オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］及び配線ＯＬ［１］乃至［ｎ］と接続されている。オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］からオフセット回路ＯＦＳＴに流れる電流量、及び／又は、配線ＢＬ［１］乃至［ｎ］からオフセット回路ＯＦＳＴに流れる電流の変化量を検出する機能を有する。また、オフセット回路ＯＦＳＴは、検出結果を配線ＯＬ［１］乃至［ｎ］に出力する機能を有する。なお、オフセット回路ＯＦＳＴは、検出結果に対応する電流を配線ＯＬに出力してもよいし、検出結果に対応する電流を電圧に変換して配線ＯＬに出力してもよい。セルアレイＣＡとオフセット回路ＯＦＳＴの間を流れる電流を、Ｉα［１］乃至［ｎ］と表記する。
【００９４】
オフセット回路ＯＦＳＴの構成例を図８に示す。図８に示すオフセット回路ＯＦＳＴは、回路ＯＣ［１］乃至［ｎ］を有する。また、回路ＯＣ［１］乃至［ｎ］はそれぞれ、トランジスタＴｒ２１、トランジスタＴｒ２２、トランジスタＴｒ２３、容量素子Ｃ２１、及び抵抗素子Ｒ１を有する。各素子の接続関係は図８に示す通りである。なお、容量素子Ｃ２１の第１の電極及び抵抗素子Ｒ１の第１の端子と接続されたノードを、ノードＮａとする。また、容量素子Ｃ２１の第２の電極、トランジスタＴｒ２１のソース又はドレインの一方、及びトランジスタＴｒ２２のゲートと接続されたノードを、ノードＮｂとする。
【００９５】
配線ＶｒｅｆＬは電位Ｖｒｅｆを供給する機能を有し、配線ＶａＬは電位Ｖａを供給する機能を有し、配線ＶｂＬは電位Ｖｂを供給する機能を有する。また、配線ＶＤＤＬは電位ＶＤＤを供給する機能を有し、配線ＶＳＳＬは電位ＶＳＳを供給する機能を有する。ここでは、電位ＶＤＤが高電源電位であり、電位ＶＳＳが低電源電位である場合について説明する。また、配線ＲＳＴは、トランジスタＴｒ２１の導通状態を制御するための電位を供給する機能を有する。トランジスタＴｒ２２、トランジスタＴｒ２３、配線ＶＤＤＬ、配線ＶＳＳＬ、及び配線ＶｂＬによって、ソースフォロワ回路が構成される。
【００９６】
次に、回路ＯＣ［１］乃至［ｎ］の動作例を説明する。なお、ここでは代表例として回路ＯＣ［１］の動作例を説明するが、回路ＯＣ［２］乃至［ｎ］も同様に動作させることができる。まず、配線ＢＬ［１］に第１の電流が流れると、ノードＮａの電位は、第１の電流と抵抗素子Ｒ１の抵抗値に応じた電位となる。また、このときトランジスタＴｒ２１はオン状態であり、ノードＮｂに電位Ｖａが供給される。その後、トランジスタＴｒ２１はオフ状態となる。
【００９７】
次に、配線ＢＬ［１］に第２の電流が流れると、ノードＮａの電位は、第２の電流と抵抗素子Ｒ１の抵抗値に応じた電位に変化する。このときトランジスタＴｒ２１はオフ状態であり、ノードＮｂはフローティング状態となっているため、ノードＮａの電位の変化に伴い、ノードＮｂの電位は容量結合により変化する。ここで、ノードＮａの電位の変化をΔＶＮａとし、容量結合係数を１とすると、ノードＮｂの電位はＶａ＋ΔＶＮａとなる。そして、トランジスタＴｒ２２のしきい値電圧をＶｔｈとすると、配線ＯＬ［１］から電位Ｖａ＋ΔＶＮａ−Ｖｔｈが出力される。ここで、Ｖａ＝Ｖｔｈとすることにより、配線ＯＬ［１］から電位ΔＶＮａを出力することができる。
【００９８】
電位ΔＶＮａは、第１の電流から第２の電流への変化量、抵抗素子Ｒ１、及び電位Ｖｒｅｆに応じて定まる。ここで、抵抗素子Ｒ１と電位Ｖｒｅｆは既知であるため、電位ΔＶＮａから配線ＢＬに流れる電流の変化量を求めることができる。
【００９９】
上記のようにオフセット回路ＯＦＳＴによって検出された電流量、及び／又は電流の変化量に対応する信号は、配線ＯＬ［１］乃至［ｎ］を介して活性化関数回路ＡＣＴＶに入力される。
【０１００】
図６に示す電流源回路ＣＳ、カレントミラー回路ＣＭ、及びオフセット回路ＯＦＳＴを含む回路が、図２における周辺回路ＰＣに相当する。
【０１０１】
活性化関数回路ＡＣＴＶは、配線ＯＬ［１］乃至［ｎ］、及び、配線ＮＩＬ［１］乃至［ｎ］と接続されている。オフセット回路ＯＦＳＴから出力された信号は、活性化関数回路ＡＣＴＶによって変換され、配線ＮＩＬ［１］乃至［ｎ］に出力される。
【０１０２】
前述の通り、メモリセルＭＣは、記憶回路としての機能と乗算回路としての機能を有する。メモリセルＭＣによる乗算の結果は、メモリセルＭＣと配線ＢＬの間を流れる電流に反映される。そして、配線ＢＬを流れる電流には、同じ列に属するｍ個のメモリセルＭＣに流れる電流を足し合わせた結果が反映される。これにより、セルアレイＣＡを用いて第１のデータと第２のデータの積和演算を行うことができる。なお、積和演算を行う際のメモリセルＭＣの具体的な動作については後述する。
【０１０３】
また、メモリセルＭＣは図７に示すように、少ない素子数で構成することができる。そのため、記憶回路及び乗算回路を比較的単純に構成することができ、演算回路ＡＣの面積の縮小を図ることができる。また、メモリセルＭＣにＯＳトランジスタを用いることにより、演算回路ＡＣへの電力の供給が停止された期間においても、セルアレイＣＡに重みを保持することができる。
【０１０４】
＜演算回路の動作例＞
上記の演算回路ＡＣを用いて、第１のデータと第２のデータの積和演算を行うことができる。以下、積和演算を行う際の演算回路ＡＣの動作例を説明する。
【０１０５】
図９に演算回路ＡＣの動作例のタイミングチャートを示す。図９には、図７における配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ［１］、配線ＷＤｒｅｆ、ノードＮＭ［１，１］、ノードＮＭ［２，１］、ノードＮＭｒｅｆ［１］、ノードＮＭｒｅｆ［２］、配線ＲＷ［１］、及び配線ＲＷ［２］の電位の推移と、電流ＩＢ［１］−Ｉα［１］、及び電流ＩＢｒｅｆの値の推移を示している。電流ＩＢ［１］−Ｉα［１］は、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］に流れる電流の総和に相当する。
【０１０６】
なお、ここでは代表例として図７に示すメモリセルＭＣ［１，１］、［２，１］及びメモリセルＭＣｒｅｆ［１］、［２］に着目して動作を説明するが、他のメモリセルＭＣ及びメモリセルＭＣｒｅｆも同様に動作させることができる。
【０１０７】
［第１のデータの格納］
まず、時刻Ｔ０１−Ｔ０２において、配線ＷＬ［１］の電位がハイレベルとなり、配線ＷＤ［１］の電位が接地電位（ＧＮＤ）よりもＶＰＲ−ＶＷ［１，１］大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。また、配線ＲＷ［１］、及び配線ＲＷ［２］の電位が基準電位（ＲＥＦＰ）となる。なお、電位ＶＷ［１，１］はメモリセルＭＣ［１，１］に格納される第１のデータに対応する電位である。また、電位ＶＰＲは参照データに対応する電位である。これにより、メモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［１，１］の電位がＶＰＲ−ＶＷ［１，１］、ノードＮＭｒｅｆ［１］の電位がＶＰＲとなる。
【０１０８】
このとき、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［１，１］，０は、次の式で表すことができる。ここで、ｋはトランジスタＴｒ１２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、ＶｔｈはトランジスタＴｒ１２のしきい値電圧である。
【０１０９】
ＩＭＣ［１，１］，０＝ｋ（ＶＰＲ−ＶＷ［１，１］−Ｖｔｈ）２          （Ｅ１）
【０１１０】
また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［１］，０は、次の式で表すことができる。
【０１１１】
ＩＭＣｒｅｆ［１］，０＝ｋ（ＶＰＲ−Ｖｔｈ）２          （Ｅ２）
【０１１２】
次に、時刻Ｔ０２−Ｔ０３において、配線ＷＬ［１］の電位がローレベルとなる。これにより、メモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位が保持される。
【０１１３】
なお、前述の通り、トランジスタＴｒ１１としてＯＳトランジスタを用いることが好ましい。これにより、トランジスタＴｒ１１のリーク電流を抑えることができ、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位を正確に保持することができる。
【０１１４】
次に、時刻Ｔ０３−Ｔ０４において、配線ＷＬ［２］の電位がハイレベルとなり、配線ＷＤ［１］の電位が接地電位よりもＶＰＲ−ＶＷ［２，１］大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。なお、電位ＶＷ［２，１］はメモリセルＭＣ［２，１］に格納される第１のデータに対応する電位である。これにより、メモリセルＭＣ［２，１］及びメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［１，１］の電位がＶＰＲ−ＶＷ［２，１］、ノードＮＭｒｅｆ［１］の電位がＶＰＲとなる。
【０１１５】
このとき、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［２，１］，０は、次の式で表すことができる。
【０１１６】
ＩＭＣ［２，１］，０＝ｋ（ＶＰＲ−ＶＷ［２，１］−Ｖｔｈ）２          （Ｅ３）
【０１１７】
また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［２］，０は、次の式で表すことができる。
【０１１８】
ＩＭＣｒｅｆ［２］，０＝ｋ（ＶＰＲ−Ｖｔｈ）２          （Ｅ４）
【０１１９】
次に、時刻Ｔ０４−Ｔ０５において、配線ＷＬ［２］の電位がローレベルとなる。これにより、メモリセルＭＣ［２，１］及びメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［２，１］及びノードＮＭｒｅｆ［２］の電位が保持される。
【０１２０】
以上の動作により、メモリセルＭＣ［１，１］、［２，１］に第１のデータが格納され、メモリセルＭＣｒｅｆ［１］、［２］に参照データが格納される。
【０１２１】
ここで、時刻Ｔ０４−Ｔ０５において、配線ＢＬ［１］及び配線ＢＬｒｅｆに流れる電流を考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流が供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩＣｒｅｆ、配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，０とすると、次の式が成り立つ。
【０１２２】
ＩＣｒｅｆ−ＩＣＭ，０＝ＩＭＣｒｅｆ［１］，０＋ＩＭＣｒｅｆ［２］，０          （Ｅ５）
【０１２３】
配線ＢＬ［１］には、電流源回路ＣＳからの電流が供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。また、配線ＢＬ［１］からオフセット回路ＯＦＳＴに電流が流れる。電流源回路ＣＳから配線ＢＬ［１］に供給される電流をＩＣ，０、配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，０とすると、次の式が成り立つ。
【０１２４】
ＩＣ−ＩＣＭ，０＝ＩＭＣ［１，１］，０＋ＩＭＣ［２，１］，０＋Ｉα，０          （Ｅ６）
【０１２５】
［第１のデータと第２のデータの積和演算］
次に、時刻Ｔ０５−Ｔ０６において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］大きい電位となる。このとき、メモリセルＭＣ［１，１］、及びメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１には電位ＶＸ［１］が供給され、容量結合によりトランジスタＴｒ１２のゲートの電位が上昇する。なお、電位Ｖｘ［１］はメモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］に供給される第２のデータに対応する電位である。
【０１２６】
トランジスタＴｒ１２のゲートの電位の変化量は、配線ＲＷの電位の変化量に、メモリセルの構成によって決まる容量結合係数を乗じた値となる。容量結合係数は、容量素子Ｃ１１の容量、トランジスタＴｒ１２のゲート容量、及び寄生容量などによって算出される。以下では便宜上、配線ＲＷの電位の変化量とトランジスタＴｒ１２のゲートの電位の変化量が同じ、すなわち容量結合係数が１であるとして説明する。実際には、容量結合係数を考慮して電位Ｖｘを決定すればよい。
【０１２７】
メモリセルＭＣ［１］及びメモリセルＭＣｒｅｆ［１］の容量素子Ｃ１１に電位ＶＸ［１］が供給されると、ノードＮＮ［１］及びノードＮＭｒｅｆ［１］の電位がそれぞれＶＸ［１］上昇する。
【０１２８】
ここで、時刻Ｔ０５−Ｔ０６において、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［１，１］，１は、次の式で表すことができる。
【０１２９】
ＩＭＣ［１，１］，１＝ｋ（ＶＰＲ−ＶＷ［１，１］＋ＶＸ［１］−Ｖｔｈ）２          （Ｅ７）
【０１３０】
すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［１，１］＝ＩＭＣ［１，１］，１−ＩＭＣ［１，１］，０増加する。
【０１３１】
また、時刻Ｔ０５−Ｔ０６において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［１］，１は、次の式で表すことができる。
【０１３２】
ＩＭＣｒｅｆ［１］，１＝ｋ（ＶＰＲ＋ＶＸ［１］−Ｖｔｈ）２          （Ｅ８）
【０１３３】
すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［１］＝ＩＭＣｒｅｆ［１］，１−ＩＭＣｒｅｆ［１］，０増加する。
【０１３４】
また、配線ＢＬ［１］及び配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，１とすると、次の式が成り立つ。
【０１３５】
ＩＣｒｅｆ−ＩＣＭ，１＝ＩＭＣｒｅｆ［１］，１＋ＩＭＣｒｅｆ［２］，０          （Ｅ９）
【０１３６】
配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，１とすると、次の式が成り立つ。
【０１３７】
ＩＣ−ＩＣＭ，１＝ＩＭＣ［１，１］，１＋ＩＭＣ［２，１］，１＋Ｉα，１          （Ｅ１０）
【０１３８】
そして、式（Ｅ１）乃至式（Ｅ１０）から、電流Ｉα，０と電流Ｉα，１の差（差分電流ΔＩα）は次の式で表すことができる。
【０１３９】
ΔＩα＝Ｉα，０−Ｉα，１＝２ｋＶＷ［１，１］ＶＸ［１］          （Ｅ１１）
【０１４０】
このように、差分電流ΔＩαは、電位ＶＷ［１，１］とＶＸ［１］の積に応じた値となる。
【０１４１】
その後、時刻Ｔ０６−Ｔ０７において、配線ＲＷ［１］の電位は接地電位となり、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位は時刻Ｔ０４−Ｔ０５と同様になる。
【０１４２】
次に、時刻Ｔ０７−Ｔ０８において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］大きい電位となり、配線ＲＷ［２］の電位が基準電位よりもＶＸ［２］大きい電位が供給される。これにより、メモリセルＭＣ［１，１］、及びメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１に電位ＶＸ［１］が供給され、容量結合によりノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位がそれぞれＶＸ［１］上昇する。また、メモリセルＭＣ［２，１］、及びメモリセルＭＣｒｅｆ［２］のそれぞれの容量素子Ｃ１１に電位ＶＸ［２］が供給され、容量結合によりノードＮＭ［２，１］及びノードＮＭｒｅｆ［２］の電位がそれぞれＶＸ［２］上昇する。
【０１４３】
ここで、時刻Ｔ０７−Ｔ０８において、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［２，１］，１は、次の式で表すことができる。
【０１４４】
ＩＭＣ［２，１］，１＝ｋ（ＶＰＲ−ＶＷ［２，１］＋ＶＸ［２］−Ｖｔｈ）２          （Ｅ１２）
【０１４５】
すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［２，１］＝ＩＭＣ［２，１］，１−ＩＭＣ［２，１］，０増加する。
【０１４６】
また、時刻Ｔ０５−Ｔ０６において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［２］，１は、次の式で表すことができる。
【０１４７】
ＩＭＣｒｅｆ［２］，１＝ｋ（ＶＰＲ＋ＶＸ［２］−Ｖｔｈ）２          （Ｅ１３）
【０１４８】
すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［２］＝ＩＭＣｒｅｆ［２］，１−ＩＭＣｒｅｆ［２］，０増加する。
【０１４９】
また、配線ＢＬ［１］及び配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，２とすると、次の式が成り立つ。
【０１５０】
ＩＣｒｅｆ−ＩＣＭ，２＝ＩＭＣｒｅｆ［１］，１＋ＩＭＣｒｅｆ［２］，１          （Ｅ１４）
【０１５１】
配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，２とすると、次の式が成り立つ。
【０１５２】
ＩＣ−ＩＣＭ，２＝ＩＭＣ［１，１］，１＋ＩＭＣ［２，１］，１＋Ｉα，２          （Ｅ１５）
【０１５３】
そして、式（Ｅ１）乃至式（Ｅ８）、及び、式（Ｅ１２）乃至式（Ｅ１５）から、電流Ｉα，０と電流Ｉα，２の差（差分電流ΔＩα）は次の式で表すことができる。
【０１５４】
ΔＩα＝Ｉα，０−Ｉα，２＝２ｋ（ＶＷ［１，１］ＶＸ［１］＋ＶＷ［２，１］ＶＸ［２］）          （Ｅ１６）
【０１５５】
このように、差分電流ΔＩαは、電位ＶＷ［１，１］と電位ＶＸ［１］の積と、電位ＶＷ［２，１］と電位ＶＸ［２］の積と、を足し合わせた結果に応じた値となる。
【０１５６】
その後、時刻Ｔ０８−Ｔ０９において、配線ＲＷ［１］、［２］の電位は接地電位となり、ノードＮＭ［１，１］、［２，１］及びノードＮＭｒｅｆ［１］、［２］の電位は時刻Ｔ０４−Ｔ０５と同様になる。
【０１５７】
式（Ｅ９）及び式（Ｅ１６）に示されるように、オフセット回路ＯＦＳＴに入力される差分電流ΔＩαは、第１のデータ（重み）に対応する電位ＶＸと、第２のデータ（入力データ）に対応する電位ＶＷの積を足し合わせた結果に応じた値となる。すなわち、差分電流ΔＩαをオフセット回路ＯＦＳＴで計測することにより、第１のデータと第２のデータの積和演算の結果を得ることができる。
【０１５８】
なお、上記では特にメモリセルＭＣ［１，１］、［２，１］及びメモリセルＭＣｒｅｆ［１］、［２］に着目したが、メモリセルＭＣ及びメモリセルＭＣｒｅｆの数は任意に設定することができる。メモリセルＭＣ及びメモリセルＭＣｒｅｆの行数ｍを任意の数とした場合の差分電流ΔＩαは、次の式で表すことができる。
【０１５９】
ΔＩα＝２ｋΣｉＶＷ［ｉ，１］ＶＸ［ｉ］          （Ｅ１７）
【０１６０】
また、メモリセルＭＣ及びメモリセルＭＣｒｅｆの列数ｎを増やすことにより、並列して実行される積和演算の数を増やすことができる。
【０１６１】
以上のように、演算回路ＡＣを用いることにより、第１のデータと第２のデータの積和演算を行うことができる。
【０１６２】
演算回路ＡＣをニューラルネットワークにおける演算に用いる場合、メモリセルＭＣの行数ｍは一のニューロンに供給される入力データの数に対応させ、メモリセルＭＣの列数ｎはニューロンの数に対応させることができる。例えば、図２（Ａ）に示す中間層ＨＬにおいて演算回路ＡＣを用いた積和演算を行う場合を考える。このとき、メモリセルＭＣの行数ｍは、入力層ＩＬから供給される入力データの数（入力層ＩＬのニューロンの数）に設定し、メモリセルＭＣの列数ｎは、中間層ＨＬのニューロンの数に設定することができる。
【０１６３】
なお、演算回路ＡＣを適用するニューラルネットワークの構造は特に限定されない。例えば演算回路ＡＣは、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、オートエンコーダ、ボルツマンマシン（制限ボルツマンマシンを含む）などに用いることもできる。
【０１６４】
＜ｏｓＡＩ＞
上記のようにＯＳトランジスタを用いて構成された人工知能（以下、ｏｓＡＩともいう）は、消費電力の大幅な低減が期待できる。以下、ｏｓＡＩの消費電力における優位性について説明する。
【０１６５】
人間の脳は、消費電力が極めて低い超並列のアナログ回路とみなすことができる。一方、現在のサーバーを利用したニューラルネットワークは、ＣＰＵ又はＧＰＵなどのノイマン型アーキテクチャによって構成されたデジタルプロセッサにより実現されている。ＣＰＵ及びＧＰＵによる積和演算の概要を、図１８（Ａ）、（Ｂ）に示す。
【０１６６】
図１８（Ａ）に示すように、ＣＰＵは、乗算と加算を繰り返すことによって積和演算を行う。しかしながら、演算を行うごとにメモリにアクセスしてデータを読み出す作業が必要となるため、演算回路とメモリの間のデータの授受がボトルネックとなり、演算速度が制限される。また、メモリへの頻繁なアクセスが必要となるため、消費電力が増大する。
【０１６７】
ＧＰＵは、図１８（Ｂ）に示すように複数の乗算を並列で行うことができる。そのため、演算速度の向上を図ることができる。しかしながら、演算回路とメモリの間のデータの授受がボトルネックとなることはＣＰＵと同様であり、ＧＰＵを用いても演算速度の向上には限界がある。
【０１６８】
ここで、ｏｓＡＩは前述の通り、記憶回路としての機能と乗算回路としての機能を有するメモリセルによって構成されている。すなわち、図１８（Ｃ）に示すように、個々の乗算回路がそれぞれメモリと直接接続された構成を有する。これによりｏｓＡＩは、メモリへのアクセスによる演算速度の低下と消費電力の増大を抑えつつ、積和演算を行うことができる。
【０１６９】
さて、上記のようなデジタルプロセッサによって人間の脳と同レベルの処理性能の人工知能を構成した場合、その消費電力は、原子力発電所一基分に達すると言われている。表１に、原子力発電所と人間の脳を、消費電力、及び動作に要する価格で比較した結果を示す。
【０１７０】
【表１】
2019008655.tif 000003
【０１７１】
なお、価格は電気代を１６．５４円／ｋＷｈとして、１年間の使用電力量から概算している。また、人間の脳の価格については、食費に換算した数値も示している（１日あたりの食費を２０００円として概算）。表１に示すように、人間の脳は極めて低消費電力で高効率なアナログ回路であり、人間の脳と同レベルの性能の人工知能を動作させるためには、膨大な電力及びコストがかかることが分かる。
【０１７２】
ここで、上記の通り、ｏｓＡＩは消費電力が小さいという特徴をもつ。サーバーでの人工知能の演算には主にＧＰＵが用いられているが、ｏｓＡＩは、ＧＰＵを用いる場合と比較して、演算に要する電力を１／１００００００乃至１／１０００程度にまで低減可能となることが期待される。ｏｓＡＩの演算による消費電力がＧＰＵの１／１０００、又は１／１００００００であると仮定して、人間の脳と同レベルの性能の人工知能を動作させる際の、両者の消費電力及び価格を見積もると、表２のようになる。
【０１７３】
【表２】
2019008655.tif 000004
【０１７４】
このように、ＧＰＵに代えてｏｓＡＩを用いることにより、極めて消費電力が低い人工知能を構成することができる。
【０１７５】
また、ｏｓＡＩはアナログ回路によって構成されていることから、デジタル回路によって構成された人工知能と比較して有利な特性をもつ。図１９に、デジタル回路とアナログ回路の比較を示す。
【０１７６】
図１９（Ａ）に示すように、デジタル乗算回路によって演算が行われる場合、デジタル乗算回路にはデジタルデータを入力する必要があるため、データの入力に必要な配線の数が増大する。また、演算結果の出力にも多数の配線が必要になる。さらに、デジタル乗算回路を構成するためには、数百ものトランジスタが必要になる場合がある。このように、デジタル乗算回路を用いる場合、演算回路の回路規模が増大する。
【０１７７】
一方、アナログ乗算回路を用いる場合、アナログ乗算回路に入出力されるデータはアナログデータとなるため、配線数を大幅に削減することができる。また、アナログ乗算回路は少ないトランジスタ数で構成することができる。そのため、アナログ乗算回路を用いることにより、演算回路の高集積化が可能となり、演算の並列化（例えば、１０万以上）を図ることが可能となる。
【０１７８】
表３に、デジタル演算回路とｏｓＡＩの比較を示す。なお、表３における面積及び面積効率は、演算回路を１１０ｎｍのテクノロジー、６ｂｉｔの精度で試作した場合の概算値である。また、デジタル演算回路の演算回数及び電力効率は、市販のＧＰＵを想定している。
【０１７９】
【表３】
2019008655.tif 000005
【０１８０】
表３より、ｏｓＡＩはデジタル演算回路と比較して高集積化、消費電力の低減が可能であることが分かる。
【０１８１】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０１８２】
（実施の形態２）
本実施の形態では、上記実施の形態で説明した集積回路の応用例について説明する。
【０１８３】
上記実施の形態で説明した集積回路１０は、コンピュータに用いることができる。図１０に、コンピュータ５０の構成例を示す。コンピュータ５０は、処理部５１、記憶部５２、演算部５３、入力部５４、及び出力部５５を有する。処理部５１、記憶部５２、演算部５３、入力部５４、及び出力部５５は、伝送路５６と接続されており、これらの間の情報の送受信は、伝送路５６を介して行うことができる。
【０１８４】
処理部５１は、記憶部５２、演算部５３、又は入力部５４などから供給された情報を用いて演算を行う機能を有する。処理部５１による演算の結果は、記憶部５２、演算部５３、又は出力部５５などに供給される。処理部５１は、記憶部５２に格納されたプログラムを実行することで、各種のデータ処理及びプログラム制御を行うことができる。
【０１８５】
処理部５１は、例えば、中央演算装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）によって構成することができる。また、処理部１０３は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等のマイクロプロセッサによって構成することもできる。マイクロプロセッサは、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、ＦＰＡＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ａｎａｌｏｇ  Ａｒｒａｙ）等のＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）によって構成されていてもよい。
【０１８６】
記憶部５２は、処理部５１による演算に用いられるデータや、処理部５１によって実行されるプログラムなどを記憶する機能を有する。記憶部５２は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの記憶装置によって構成することができる。
【０１８７】
演算部５３は、所定の演算を行う機能を有する。処理部５１は、所定の処理を演算部５３に実行させることができる。つまり、演算部５３は、処理部５１によって行われる処理の一部を、処理部５１に代わって実行することができる。演算部５３による演算の結果は、処理部５１、記憶部５２、又は出力部５５などに供給される。
【０１８８】
演算部５３には、上記実施の形態で説明した集積回路１０を設けることができる。これにより、演算部５３にニューラルネットワークを用いた演算を行う機能を搭載することができる。
【０１８９】
入力部５４は、コンピュータ５０の外部から入力された情報を、処理部５１、記憶部５２、又は演算部５３などに供給する機能を有する。出力部５５は、処理部５１による処理の結果、記憶部５２に格納された情報、又は演算部５３による演算の結果などを、コンピュータ５０の外部に出力する機能を有する。
【０１９０】
このように、コンピュータ５０に集積回路１０を搭載することにより、ニューラルネットワークの演算が可能なコンピュータを構成することができる。
【０１９１】
なお、ここでは集積回路１０をコンピュータに内蔵する例について説明したが、集積回路１０の応用例はこれに限られない。例えば、集積回路１０を表示装置の画像処理回路に用いることにより、ニューラルネットワークを用いた画像処理を行うことができる。
【０１９２】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０１９３】
（実施の形態３）
本実施の形態では、上記実施の形態で説明した半導体装置の具体的な構成例について、図１１乃至図１５を用いて説明する。
【０１９４】
＜半導体装置の構成例＞
図１１（Ａ）、図１１（Ｂ）、図１２（Ａ）、図１２（Ｂ）、および図１３は、本発明の一態様に係るトランジスタ２００、トランジスタ５００、および容量素子１００を有するメモリセル６００の上面図および断面図である。
【０１９５】
図１１（Ａ）は、メモリセル６００を有する半導体装置の上面図である。また、図１１（Ｂ）、図１２（Ａ）、図１２（Ｂ）、および図１３は当該半導体装置の断面図である。ここで、図１１（Ｂ）は、図１１（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向、およびトランジスタ５００のチャネル幅方向の断面図でもある。また、図１２（Ａ）は、図１１（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、図１２（Ｂ）は、図１１（Ａ）にＡ５−Ａ６の一点鎖線で示す部位の断面図であり、トランジスタ５００のチャネル長方向の断面図でもある。また、図１３は、図１１（Ａ）にＡ７−Ａ８の一点鎖線で示す部位の断面図であり、トランジスタ２００のソース領域またはドレイン領域の断面図でもある。なお、図１１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０１９６】
ここで、メモリセル６００は図７におけるメモリセルＭＣ、又はメモリセルメモリセルＭＣｒｅｆに対応する。また、トランジスタ２００はトランジスタＴｒ１１と対応し、トランジスタ５００はトランジスタＴｒ１２と対応し、容量素子１００は容量素子Ｃ１１と対応する。
【０１９７】
本発明の一態様の半導体装置は、トランジスタ２００と、トランジスタ５００と、容量素子１００と、層間膜として機能する絶縁体２１０、絶縁体２１２、絶縁体２７３、絶縁体２７４、絶縁体２８０を有する。また、トランジスタ２００と電気的に接続し、配線として機能する導電体２０３、およびプラグとして機能する導電体２４０（導電体２４０ａ、導電体２４０ｂ）とを有する。また、トランジスタ５００と電気的に接続し、配線として機能する導電体５０３、およびプラグとして機能する導電体５４０ａとを有する。また、容量素子１００と電気的に接続し、プラグとして機能する導電体５４０ｂとを有する。なお、以下において導電体５４０ａおよび導電体５４０ｂをまとめて導電体５４０とする場合がある。ここで、導電体５０３は導電体２０３と、導電体５４０は導電体２４０と、同じ層に形成され、同様の構成を有する。よって、導電体５０３は導電体２０３の、導電体５４０は導電体２４０の、記載を参酌することができる。
【０１９８】
なお、導電体２０３は、絶縁体２１２の開口の内壁に接して導電体２０３の第１の導電体が形成され、さらに内側に導電体２０３の第２の導電体が形成されている。ここで、導電体２０３の上面の高さと、絶縁体２１２の上面の高さは同程度にできる。なお、本実施の形態では、導電体２０３の第１の導電体および導電体２０３の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０３を単層、または３層以上の積層構造として設ける構成にしてもよい。また、構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。なお、導電体５０３も導電体２０３と同様の構成を有する。
【０１９９】
絶縁体２７３は、トランジスタ２００、トランジスタ５００、および容量素子１００の上に配置される。絶縁体２７４は絶縁体２７３上に配置される。絶縁体２８０は絶縁体２７４上に配置される。
【０２００】
また、導電体２４０は、絶縁体２７３、絶縁体２７４、および絶縁体２８０の開口の内壁に接して形成されている。ここで、導電体２４０の上面の高さと、絶縁体２８０の上面の高さは同程度にできる。なお、本実施の形態では、導電体２４０が２層の積層構造である構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０は、単層、又は３層以上の積層構造でもよい。なお、導電体５４０も導電体２４０と同様の構成を有する。
【０２０１】
図１１、図１２（Ａ）に示すように、トランジスタ２００は、基板（図示せず。）の上に配置された絶縁体２１４および絶縁体２１６と、絶縁体２１４および絶縁体２１６に埋め込まれるように配置された導電体２０５と、絶縁体２１６と導電体２０５の上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、酸化物２３０の上に配置された絶縁体２５０と、絶縁体２５０上に配置された金属酸化物２５２と、金属酸化物２５２の上に配置された導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、導電体２６０の上に配置された絶縁体２７０と、絶縁体２７０上に配置された絶縁体２７１と、少なくとも酸化物２３０ｃ、絶縁体２５０、金属酸化物２５２、および導電体２６０の側面と接して配置された絶縁体２７５と、酸化物２３０上に形成された層２４２と、を有する。また、層２４２の一方に接して導電体２４０ａが配置される。
【０２０２】
トランジスタ２００において、層２４２の一方がソース及びドレインの一方として機能し、層２４２の他方がソース及びドレインの他方として機能し、導電体２６０がフロントゲートとして機能し、導電体２０５がバックゲートとして機能する。また、導電体２４０ａは、配線ＷＢＬに相当する導電体に電気的に接続される。また、導電体２６０は配線ＷＬに相当する導電体に電気的に接続される。
【０２０３】
また、図１１、図１２（Ｂ）に示すように、トランジスタ５００は、基板（図示せず。）の上に配置された絶縁体２１４および絶縁体２１６と、絶縁体２１４および絶縁体２１６に埋め込まれるように配置された導電体５０５と、絶縁体２１６と導電体５０５の上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０（酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃ）と、酸化物５３０の上に配置された絶縁体５５０と、絶縁体５５０上に配置された金属酸化物５５２と、金属酸化物５５２の上に配置された導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、導電体５６０の上に配置された絶縁体５７０と、絶縁体５７０上に配置された絶縁体５７１と、少なくとも酸化物５３０ｃ、絶縁体５５０、金属酸化物５５２、および導電体５６０の側面と接して配置された絶縁体５７５と、酸化物５３０上に形成された層５４２と、を有する。また、層５４２の一方に接して導電体５４０ａが配置され、層５４２の他方に接して導電体５４０ｂが配置される。
【０２０４】
トランジスタ５００において、層５４２の一方がソース及びドレインの一方として機能し、層５４２の他方がソース及びドレインの他方として機能し、導電体５６０がフロントゲートとして機能し、導電体５０５がバックゲートとして機能する。また、導電体５４０ａは、配線ＹＬｐ、配線ＹＬｍ、又は配線ＹＬ０に相当する導電体に電気的に接続される。また、導電体５４０ｂは、配線ＶＲに相当する導電体に電気的に接続される。
【０２０５】
ここで、トランジスタ５００は、トランジスタ２００と同じ層に形成され、同様の構成を有する。よって、酸化物５３０は、酸化物２３０と同様の構成を有し、酸化物２３０の記載を参酌することができる。導電体５０５は、導電体２０５と同様の構成を有し、導電体２０５の記載を参酌することができる。絶縁体５２４は、絶縁体２２４と同様の構成を有し、絶縁体２２４の記載を参酌することができる。絶縁体５５０は、絶縁体２５０と同様の構成を有し、絶縁体２５０の記載を参酌することができる。金属酸化物５５２は、金属酸化物２５２と同様の構成を有し、金属酸化物２５２の記載を参酌することができる。導電体５６０は、導電体２６０と同様の構成を有し、導電体２６０の記載を参酌することができる。絶縁体５７０は、絶縁体２７０と同様の構成を有し、絶縁体２７０の記載を参酌することができる。絶縁体５７１は、絶縁体２７１と同様の構成を有し、絶縁体２７１の記載を参酌することができる。絶縁体５７５は、絶縁体２７５と同様の構成を有し、絶縁体２７５の記載を参酌することができる。以下に、おいて、特段の記載がない限り、上記のようにトランジスタ５００の構成は、トランジスタ２００の構成の記載を参酌することができる。
【０２０６】
なお、トランジスタ２００では、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ｂと酸化物２３０ａの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００の酸化物５３０についても同様である。また、トランジスタ２００では、導電体２６０ａおよび導電体２６０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。また、トランジスタ５００の導電体５６０についても同様である。
【０２０７】
容量素子１００は、導電体１１０と、導電体１１０上に絶縁体１３０、絶縁体１３０上に導電体１２０を有する。導電体１２０は、絶縁体１３０を介して、少なくとも一部が導電体１１０と重なるように、配置されることが好ましい。また、導電体１２０の上に接して導電体２４０ｃが配置される。導電体１１０は、トランジスタ２００のソース及びドレインの一方として機能する層２４２と接し、且つ絶縁体５７０および絶縁体５７１の開口を介して導電体５６０と接する。
【０２０８】
容量素子１００において、導電体１１０は電極の一方として機能し、導電体１２０は電極の他方として機能する。また、絶縁体１３０は容量素子１００の誘電体として機能する。導電体２４０ｂは、配線ＸＬに相当する導電体に電気的に接続される。ここで、導電体１１０は、トランジスタ２００のソースおよびドレインの一方、およびトランジスタ５００のゲートと、接続されており、ノードＦＮとして機能する。
【０２０９】
図１１（Ａ）に示すように、容量素子１００の一部が、トランジスタ２００またはトランジスタ５００と重畳するように形成される。これにより、トランジスタ２００、トランジスタ５００、および容量素子１００の投影面積の合計を小さくし、メモリセル６００の占有面積を低減することができる。よって、上記半導体装置の微細化および高集積化が容易になる。また、トランジスタ２００、トランジスタ５００、および容量素子１００を同じ工程で形成することができるので、工程を短縮し、生産性を向上させることができる。
【０２１０】
なお、メモリセル６００において、トランジスタ２００のチャネル長方向とトランジスタ５００のチャネル長方向が直交するように、トランジスタ２００、トランジスタ５００および容量素子１００を設けているが、本実施の形態に示す半導体装置はこれに限られるものではない。メモリセル６００は、半導体装置の構成の一例であり、回路構成や駆動方法に応じて、適切な構造のトランジスタを、適宜配置すればよい。
【０２１１】
次に、トランジスタ２００に用いる酸化物２３０に係る詳細の説明を行う。以下において、特段の記載を行わない場合、トランジスタ５００の酸化物５３０についても酸化物２３０の記載を参酌するものとする。トランジスタ２００は、チャネルが形成される領域（以下、チャネル形成領域ともいう。）を含む酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
【０２１２】
チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００に用いることができる。
【０２１３】
例えば、酸化物２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
【０２１４】
ここで、酸化物半導体は、酸化物半導体を構成する元素の他に、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、などの金属元素が添加されることで、金属化合物を形成し、低抵抗化する。なお、好ましくは、アルミニウム、チタン、タンタル、タングステンなどを用いることが好ましい。
【０２１５】
酸化物半導体に、金属元素を添加するには、例えば、酸化物半導体上に、当該金属元素を含む金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けるとよい。また、当該膜を設けることで、当該膜と酸化物半導体との界面、または当該界面近傍に位置する酸化物半導体中の一部の酸素が該膜などに吸収され、酸素欠損を形成し、当該界面近傍が低抵抗化する場合がある。
【０２１６】
また、酸化物半導体上に、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けた後、窒素を含む雰囲気下で、熱処理を行うとよい。窒素を含む雰囲気下での熱処理により、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜から、当該膜の成分である金属元素が酸化物半導体へ、または酸化物半導体の成分である金属元素が当該膜へと、拡散し、酸化物半導体と、当該膜とが金属化合物を形成し、低抵抗化することができる。酸化物半導体に添加された金属元素は、酸化物半導体と金属元素と、金属化合物を形成することで、比較的安定な状態となるため、信頼性の高い半導体装置を提供することができる。
【０２１７】
また、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜と、酸化物半導体との界面に、化合物層（以下、異層ともいう。）が形成されていてもよい。なお、化合物層（異層）とは、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜の成分と、酸化物半導体の成分とを含む金属化合物を有する層とする。例えば、化合物層として、酸化物半導体の金属元素と、添加された金属元素とが、合金化した層が形成されていてもよい。当該合金化した層は、比較的安定な状態であり、信頼性の高い半導体装置を提供することができる。
【０２１８】
また、酸化物半導体に存在する水素は、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、酸化物半導体に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入り、比較的安定な状態となることがわかっている。従って、熱処理によって、酸化物半導体の低抵抗化した領域、または金属化合物が形成された領域は、より低抵抗化し、低抵抗化していない酸化物半導体は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する傾向がある。
【０２１９】
また、酸化物半導体は、水素、または窒素などの不純物元素が存在すると、キャリア密度が増加する。酸化物半導体中の水素は、金属原子と結合する酸素と反応して水になり、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ると、キャリア密度は増加する。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。つまり、窒素、または水素を有する酸化物半導体は、低抵抗化される。
【０２２０】
従って、酸化物半導体に、金属元素、並びに、水素、および窒素などの不純物元素を、選択的に添加することで、酸化物半導体に高抵抗領域、および低抵抗領域を設けることができる。つまり、酸化物２３０を選択的に低抵抗化することで、島状に加工した酸化物２３０に、キャリア密度が低い半導体として機能する領域と、ソース領域、またはドレイン領域として機能する低抵抗化した領域を設けることができる。
【０２２１】
ここで、図１１（Ｂ）において破線で囲む、選択的に低抵抗化した酸化物２３０ｂを含む領域２３９の拡大図を図１４に示す。
【０２２２】
図１４に示すように、酸化物２３０は、トランジスタのチャネル形成領域として機能する領域２３４と、ソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）と、領域２３４と領域２３１との間に設けられる、領域２３２（領域２３２ａ、および領域２３２ｂ）と、を有する。
【０２２３】
ソース領域またはドレイン領域として機能する領域２３１は、酸素濃度が低く、低抵抗化した領域である。また、チャネル形成領域として機能する領域２３４は、ソース領域またはドレイン領域として機能する領域２３１よりも、酸素濃度が高く、キャリア密度が低い高抵抗領域である。また、領域２３２は、ソース領域またはドレイン領域として機能する領域２３１よりも、酸素濃度が高く、キャリア密度が低い、かつ、チャネル形成領域として機能する領域２３４よりも、酸素濃度が低く、キャリア密度が高い領域である。
【０２２４】
なお、領域２３１は、金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域２３２、および領域２３４よりも高いことが好ましい。
【０２２５】
例えば、領域２３１は、酸化物２３０の他に、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素の中から選ばれるいずれか一つまたは複数の金属元素を有することが好ましい。
【０２２６】
領域２３１を形成するために、例えば、酸化物２３０の領域２３１に接して、金属元素を有する膜を設ければよい。当該金属元素を有する膜は、領域２３１の形成後に、島状にパターニングして導電体１１０となる。なお、当該金属元素を有する膜として、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜を用いることができる。その際、当該金属元素を有する膜と、酸化物２３０との界面に、層２４２が形成されていてもよい。例えば層２４２は、酸化物２３０の上面および側面に形成される場合がある。なお、層２４２は、当該金属元素を有する膜の成分と、酸化物２３０の成分とを含む金属化合物を有する層とし、化合物層と呼ぶこともできる。例えば、層２４２として、酸化物２３０中の金属元素と、添加された金属元素とが、合金化した層が形成されていてもよい。
【０２２７】
酸化物２３０に、金属元素が添加されることで、酸化物２３０中に、金属化合物が形成され、領域２３１を低抵抗化することができる。なお、当該金属化合物は、必ずしも、酸化物２３０中に形成されていなくともよい。例えば、上記金属元素を有する膜（導電体１１０）に、金属化合物が形成されていてもよい。また、例えば、酸化物２３０の表面、導電体１１０の表面、または導電体１１０と酸化物２３０との界面に形成された層２４２に設けられていてもよい。
【０２２８】
従って、領域２３１は、層２４２の低抵抗化領域も含む場合がある。よって、層２４２の少なくとも一部がトランジスタ２００のソース領域またはドレイン領域として機能する場合がある。
【０２２９】
領域２３２は、絶縁体２７５と重畳する領域を有する。領域２３２は、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域２３４よりも高いことが好ましい。例えば、酸化物２３０の領域２３１に接して、上記金属元素を有する膜を設けることで、上記金属元素を有する膜中の成分と、酸化物半導体の成分とが、金属化合物を形成する場合がある。当該金属化合物は、酸化物２３０に含まれる水素を引き寄せる場合がある。従って、領域２３１の近傍である領域２３２の水素の濃度が高くなる場合がある。
【０２３０】
なお、領域２３２ａ、および領域２３２ｂのいずれか一方または双方は、導電体２６０と重畳する領域を有する構成としてもよい。当該構成とすることで、導電体２６０と、領域２３２ａおよび領域２３２ｂとを、オーバーラップさせることが可能となる。
【０２３１】
また、図１４では、領域２３４、領域２３１、および領域２３２が、酸化物２３０ｂに形成されているが、これに限られない。例えば、これらの領域は層２４２、層２４２と酸化物２３０との間に形成された化合物層、酸化物２３０ａ、および酸化物２３０ｃにも、形成されていてもよい。また、図１４では、各領域の境界を、酸化物２３０の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域２３２が酸化物２３０ｂの表面近傍では導電体２６０側に張り出し、酸化物２３０ａの下面近傍では、導電体２４０ａ側または導電体２４０ｂ側に後退する形状になる場合がある。
【０２３２】
また、酸化物２３０において、各領域の境界は明確に検出することが困難な場合がある。各領域内で検出される金属元素、並びに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう。）していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、並びに水素、および窒素などの不純物元素の濃度が減少していればよい。
【０２３３】
酸化物２３０を、選択的に低抵抗化するには、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの導電性を高める金属元素、および不純物の少なくとも一を、所望の領域に添加すればよい。なお、不純物としては、酸素欠損を形成する元素、または酸素欠損に捕獲される元素などを用いればよい。例えば、当該元素として、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノン等がある。
【０２３４】
領域２３１は、上述の導電性を高める金属元素、酸素欠損を形成する元素、または酸素欠損に捕獲される元素の含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。
【０２３５】
領域２３１を低抵抗化するために、例えば、酸化物２３０の領域２３１に接して、上記金属元素を有する膜を成膜するとよい。当該金属元素を有する膜としては、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜などを用いることができる。当該金属元素を有する膜は、少なくとも、絶縁体２５０、金属酸化物２５２、導電体２６０、絶縁体２７０、絶縁体２７１、および絶縁体２７５を介して、酸化物２３０上に設けることが好ましい。なお、上記金属元素を有する膜は、１０ｎｍ以上２００ｎｍ以下の膜厚にするとよい。上記金属元素を有する膜は、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素を含む膜とする。なお、上記金属元素を有する膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
【０２３６】
酸化物２３０と上記金属元素を有する膜とが接することにより、当該金属元素を有する膜の成分と、酸化物２３０の成分とが、金属化合物を形成し、領域２３１となり、低抵抗化する。また、酸化物２３０と当該金属元素を有する膜との界面、または当該界面近傍に位置する酸化物２３０中の酸素の一部が層２４２に吸収され、酸化物２３０に酸素欠損を形成し、低抵抗化し、領域２３１を形成する場合がある。
【０２３７】
また、酸化物２３０と、上記金属元素を有する膜とが、接した状態で、窒素を含む雰囲気下において熱処理を行うとよい。当該熱処理により、当該金属元素を有する膜から、当該金属元素を有する膜の成分である金属元素が酸化物２３０へ、または酸化物２３０の成分である金属元素が当該金属元素を有する膜へと、拡散し、酸化物２３０と、当該金属元素を有する膜とが金属化合物を形成し、低抵抗化する。このようにして、酸化物２３０と当該金属元素を有する膜との間に層２４２が形成される。なお、その際、酸化物２３０の金属元素と、当該金属元素を有する膜の金属元素とが、合金化してもよい。従って、層２４２は合金を含む場合がある。当該合金は、比較的安定な状態であり、信頼性の高い半導体装置を提供することができる。
【０２３８】
上記熱処理は、例えば、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、熱処理は、窒素または不活性ガス雰囲気で行う。また、熱処理は減圧状態で行ってもよい。また、窒素または不活性ガス雰囲気で加熱処理した後に、酸化性ガスを含む雰囲気で加熱処理を行ってもよい。
【０２３９】
また、酸化物２３０中の水素は、領域２３１に拡散し、領域２３１に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、領域２３４に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、領域２３１に拡散し、領域２３１に存在する酸素欠損の中に入り、比較的安定な状態となる。従って、熱処理によって、領域２３１は、より低抵抗化し、領域２３４は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する。
【０２４０】
一方、酸化物２３０の導電体２６０、および絶縁体２７５と重畳する領域（領域２３４、および領域２３２）は、導電体２６０、および絶縁体２７５を介しているため、金属元素の添加が抑制される。また、酸化物２３０の領域２３４、および領域２３２において、酸化物２３０中の酸素原子が、上述した上記金属元素を有する膜へ吸収されることが抑制される。
【０２４１】
また、上記金属元素を有する膜に、酸化物２３０の領域２３１、および領域２３１に近接する領域２３２の酸素が吸収されることで、領域２３１、および領域２３２に酸素欠損が生じる場合がある。酸化物２３０中の水素が、当該酸素欠損に入ることで、領域２３１、および領域２３２のキャリア密度は増加する。従って、酸化物２３０の領域２３１、および領域２３２は、低抵抗化される。
【０２４２】
ここで、上記金属元素を有する膜が、水素を吸収する特性を有する場合、酸化物２３０中の水素は、当該膜へと吸収される。従って、酸化物２３０中の不純物である水素を低減することができる。上記金属元素を有する膜は、後に導電体１１０にパターニングされるので、酸化物２３０から吸収した水素の大部分は除去される。
【０２４３】
層２４２を形成した後で、上記金属元素を有する膜の一部を除去して、島状の導電体１１０を形成する。当該金属元素を有する膜の膜厚を十分厚く、例えば１０ｎｍ以上２００ｎｍ以下程度にしておくことで、導電体１１０に十分な導電性を与えることができる。よって、導電体１１０も、上記金属元素を有する膜と同様に、膜厚は１０ｎｍ以上２００ｎｍ以下が好ましく、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素を含むことが好ましい。また、導電体１１０は、金属元素を有する酸化膜、または金属元素を有する窒化膜としてもよい。
【０２４４】
導電体１１０と酸化物２３０の間には、層２４２が形成される。層２４２は、上記金属元素を有する膜の金属元素と、酸化物２３０の金属元素とが、合金化している場合があり、導電体１１０と領域２３１ｂの間の抵抗が低減される場合がある。
【０２４５】
図１１（Ｂ）に示すように、導電体１１０は、絶縁体５７０および絶縁体５７１の開口を介して、トランジスタ５００のゲートとして機能する導電体５６０に接する。このように十分な導電性を有する導電体１１０を用いることにより、トランジスタ２００とトランジスタ５００の間の導電性を良好にし、ノードＦＮにデータに対応する電荷を正確に保持することができる。さらに、このようにトランジスタ２００とトランジスタ５００を同じ層に形成し、導電体１１０で接続することで、余計なプラグを形成して、上層または下層でトランジスタ２００とトランジスタ５００を接続しなくてもよい。よって、トランジスタ２００及びトランジスタ５００を形成する層に、形成するプラグの数を減らすことができるので、当該プラグを通じて、トランジスタ２００及びトランジスタ５００に水素などの不純物が拡散することを抑制することができる。
【０２４６】
ここで、酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物及び酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。従って、チャネルが形成される領域２３４中の酸素欠損はできる限り低減されていることが好ましい。
【０２４７】
そこで、図１４に示すように、絶縁体２５０、酸化物２３０ｂの領域２３２、および酸化物２３０ｃに接して、化学量論的組成を満たす酸素よりも多くの酸素（過剰酸素ともいう。）を含む絶縁体２７５を設けることが好ましい。つまり、絶縁体２７５が有する過剰酸素が、酸化物２３０の領域２３４へと拡散することで、酸化物２３０の領域２３４における酸素欠損を低減することができる。
【０２４８】
また、絶縁体２７５に過剰酸素領域を設けるには、絶縁体２７５に接する絶縁体２７３として、酸化物を、スパッタリング法により成膜するとよい。酸化物の成膜にスパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することができる。スパッタリング法を用いる場合は、例えば、対向ターゲット型のスパッタリング装置を用いて成膜することが好ましい。対向ターゲット型のスパッタリング装置は、対向するターゲット間の高電界領域に被成膜面が晒されることなく成膜できるので、被成膜面がプラズマによる損傷を受けにくく成膜することができるので、絶縁体２７３となる絶縁体の成膜時に酸化物２３０への成膜ダメージを小さくすることができるので好ましい。対向ターゲット型のスパッタリング装置を用いた成膜法を、ＶＤＳＰ（Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ＳＰ）（登録商標）と呼ぶことができる。
【０２４９】
スパッタリング法による成膜時には、ターゲットと基板との間には、イオンとスパッタされた粒子とが存在する。例えば、ターゲットは、電源が接続されており、電位Ｅ０が与えられる。また、基板は、接地電位などの電位Ｅ１が与えられる。ただし、基板が電気的に浮いていてもよい。また、ターゲットと基板の間には電位Ｅ２となる領域が存在する。各電位の大小関係は、Ｅ２＞Ｅ１＞Ｅ０である。
【０２５０】
プラズマ内のイオンが、電位差Ｅ２−Ｅ０によって加速され、ターゲットに衝突することにより、ターゲットからスパッタされた粒子がはじき出される。このスパッタされた粒子が成膜表面に付着し、堆積することにより成膜が行われる。また、一部のイオンはターゲットによって反跳し、反跳イオンとして形成された膜を介して、形成された膜を通過し、被成膜面と接する絶縁体２７５に取り込まれる場合がある。また、プラズマ内のイオンは、電位差Ｅ２−Ｅ１によって加速され、成膜表面を衝撃する。この際、一部のイオンは、絶縁体２７５内部まで到達する。イオンが絶縁体２７５に取り込まれることにより、イオンが取り込まれた領域が絶縁体２７５に形成される。つまり、イオンが酸素を含むイオンであった場合において、絶縁体２７５に過剰酸素領域が形成される。
【０２５１】
絶縁体２７５に過剰な酸素を導入することで、絶縁体２７５中に過剰酸素領域を形成することができる。絶縁体２７５の過剰な酸素は、酸化物２３０の領域２３４に供給され、酸化物２３０の酸素欠損を補償することができる。
【０２５２】
なお、絶縁体２７５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを用いることが好ましい。酸化窒化シリコンなどの材料は、過剰酸素領域を形成されやすい傾向がある。一方、上述の酸化窒化シリコンなどの材料と比較して、酸化物２３０は、スパッタリング法を用いた酸化膜を、酸化物２３０上に形成したとしても、過剰酸素領域が形成しにくい傾向がある。従って、過剰酸素領域を有する絶縁体２７５を、酸化物２３０の領域２３４の周辺に設けることで、酸化物２３０の領域２３４へ、絶縁体２７５の過剰酸素を効果的に供給することができる。
【０２５３】
また、絶縁体２７３は、酸化アルミニウムを用いることが好ましい。酸化アルミニウムは、酸化物２３０と近接した状態で、熱処理を行うことで、酸化物２３０中の水素を引き抜く場合がある。なお、酸化物２３０と、酸化アルミニウムとの間に層２４２が設けられている場合、層２４２中の水素を酸化アルミニウムが吸収し、水素が低減された層２４２は、酸化物２３０中の水素を吸収する場合がある。従って、酸化物２３０中の水素濃度を低減することができる。また、絶縁体２７３と、酸化物２３０とを近接した状態で熱処理を行うことで、絶縁体２７３から酸化物２３０、絶縁体２２４、または絶縁体２２２に酸素を供給できる場合がある。
【０２５４】
上記構成、または上記工程を組み合わせることで、酸化物２３０の選択的な低抵抗化を行うことができる。
【０２５５】
つまり、酸化物２３０に低抵抗領域を形成する際に、ゲート電極として機能する導電体２６０、および絶縁体２７５をマスクとすることで、自己整合的に酸化物２３０は低抵抗化する。そのため、複数のトランジスタ２００を同時に形成する場合、トランジスタ間の電気特性バラつきを小さくすることができる。また、トランジスタ２００のチャネル長は、導電体２６０の幅、または絶縁体２７５の成膜膜厚により決定され、導電体２６０の幅を最小加工寸法とすることにより、トランジスタ２００の微細化が可能となる。
【０２５６】
以上より、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。
【０２５７】
また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。また、チャネル形成領域に酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流（オフ電流）が小さいため、低消費電力の半導体装置を提供できる。また、トランジスタ２００は、オフ電流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減することができる。
【０２５８】
以上より、オン電流が大きいトランジスタを有する半導体装置を提供することができる。または、オフ電流が小さいトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
【０２５９】
以下では、本発明の一態様に係るメモリセル６００を有する半導体装置の詳細な構成について説明する。以下において、特段の記載を行わない場合、トランジスタ５００の詳細な構成についてもトランジスタ２００の詳細な構成の記載を参酌するものとする。
【０２６０】
導電体２０３は、図１１（Ａ）、および図１２（Ａ）に示すように、チャネル幅方向に延伸されており、導電体２０５に電位を印加する配線として機能する。なお、導電体２０３は、絶縁体２１２に埋め込まれて設けることが好ましい。
【０２６１】
導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また、導電体２０５は、導電体２０３の上に接して設けるとよい。また、導電体２０５は、絶縁体２１４および絶縁体２１６に埋め込まれて設けることが好ましい。
【０２６２】
ここで、導電体２６０は、第１のゲート（フロントゲートともいう。）電極として機能する場合がある。また、導電体２０５は、第２のゲート（バックゲートともいう。）電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００の閾値電圧を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００の閾値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
【０２６３】
また、導電体２０３上に導電体２０５を設けることで、第１のゲート電極、および配線としての機能を有する導電体２６０と、導電体２０３との距離を適宜設計することが可能となる。つまり、導電体２０３と導電体２６０の間に絶縁体２１４および絶縁体２１６などが設けられることで、導電体２０３と導電体２６０の間の寄生容量を低減し、導電体２０３と導電体２６０の間の絶縁耐圧を高めることができる。
【０２６４】
また、導電体２０３と導電体２６０の間の寄生容量を低減することで、トランジスタ２００のスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電体２０３と導電体２６０の間の絶縁耐圧を高めることで、トランジスタ２００の信頼性を向上させることができる。よって、絶縁体２１４および絶縁体２１６の膜厚を厚くすることが好ましい。なお、導電体２０３の延伸方向はこれに限られず、例えば、トランジスタ２００のチャネル長方向に延伸されてもよい。
【０２６５】
なお、導電体２０５は、図１１（Ａ）に示すように、酸化物２３０、および導電体２６０と重なるように配置する。また、導電体２０５は、酸化物２３０における領域２３４よりも、大きく設けるとよい。特に、図１２（Ａ）に示すように、導電体２０５は、酸化物２３０の領域２３４のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。
【０２６６】
上記構成を有することで、導電体２６０、および導電体２０５に電位を印加した場合、導電体２６０から生じる電界と、導電体２０５から生じる電界と、がつながり、酸化物２３０に形成されるチャネル形成領域を覆うことができる。
【０２６７】
つまり、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート電極としての機能を有する導電体２０５の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
【０２６８】
また、導電体２０５は、絶縁体２１４および絶縁体２１６の開口の内壁に接して第１の導電体が形成され、さらに内側に第２の導電体が形成されている。ここで、第１の導電体および第２の導電体の上面の高さと、絶縁体２１６の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体２０５の第１の導電体および導電体２０５の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
【０２６９】
ここで、導電体２０５、または導電体２０３の第１の導電体は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
【０２７０】
導電体２０５、または導電体２０３の第１の導電体が酸素の拡散を抑制する機能を持つことにより、導電体２０５、または導電体２０３の第２の導電体が酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。したがって、導電体２０５、または導電体２０３の第１の導電体としては、上記導電性材料を単層または積層とすればよい。これにより、絶縁体２１０より基板側から、水素、水などの不純物が、導電体２０３、および導電体２０５を通じて、トランジスタ２００側に拡散するのを抑制することができる。
【０２７１】
また、導電体２０５の第２の導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５の第２の導電体を単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
【０２７２】
また、導電体２０３の第２の導電体は、配線として機能するため、導電体２０５の第２の導電体より導電性が高い導電体を用いることが好ましい。例えば、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２０３の第２の導電体は積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
【０２７３】
特に、導電体２０３に、銅を用いることが好ましい。銅は抵抗が小さいため、配線等に用いることが好ましい。一方、銅は拡散しやすいため、酸化物２３０に拡散することで、トランジスタ２００の電気特性を低下させる場合がある。そこで、例えば、絶縁体２１４には、銅の透過性が低い酸化アルミニウム、または酸化ハフニウムなどの材料を用いることで、銅の拡散を抑えることができる。
【０２７４】
なお、導電体２０５、絶縁体２１４、および絶縁体２１６は必ずしも設けなくともよい。その場合、導電体２０３の一部が第２のゲート電極として機能することができる。
【０２７５】
絶縁体２１０、および絶縁体２１４は、水または水素などの不純物が、基板側からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２１０、および絶縁体２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。また、絶縁体２８０の上に、絶縁体２１０または絶縁体２１４と同様のバリア絶縁膜として機能する絶縁体を設けてもよい。これにより、絶縁体２８０の上から、水または水素などの不純物が、トランジスタ２００に混入するのを抑制することができる。
【０２７６】
例えば、絶縁体２１０として酸化アルミニウムなどを用い、絶縁体２１４として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１０および絶縁体２１４よりも基板側からトランジスタ２００側に拡散することを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１０および絶縁体２１４よりも基板側に、拡散することを抑制することができる。
【０２７７】
また、導電体２０３の上に導電体２０５を積層して設ける構成にすることにより、導電体２０３と導電体２０５の間に絶縁体２１４を設けることができる。ここで、導電体２０３の第２の導電体に銅など拡散しやすい金属を用いても、絶縁体２１４として窒化シリコンなどを設けることにより、当該金属が絶縁体２１４より上の層に拡散するのを抑制することができる。
【０２７８】
また、層間膜として機能する絶縁体２１２、絶縁体２１６、および絶縁体２８０は、絶縁体２１０、または絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【０２７９】
例えば、絶縁体２１２、絶縁体２１６、および絶縁体２８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【０２８０】
絶縁体２２０、絶縁体２２２、および絶縁体２２４は、ゲート絶縁体としての機能を有する。また、トランジスタ５００に設けられる絶縁体５２４も、絶縁体２２４と同様にゲート絶縁体としての機能を有する。なお、本実施の形態では、絶縁体２２４と絶縁体５２４は分離されているが、絶縁体２２４と絶縁体５２４がつながっていてもよい。
【０２８１】
ここで、酸化物２３０と接する絶縁体２２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体２２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
【０２８２】
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
【０２８３】
また、絶縁体２２４が、過剰酸素領域を有する場合、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい。）ことが好ましい。
【０２８４】
絶縁体２２２が、酸素の拡散を抑制する機能を有することで、絶縁体２２４が有する過剰酸素領域の酸素は、絶縁体２２０側へ拡散することなく、効率よく酸化物２３０へ供給することができる。また、導電体２０５が、絶縁体２２４が有する過剰酸素領域の酸素と反応することを抑制することができる。
【０２８５】
絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
【０２８６】
特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の混入を抑制する層として機能する。
【０２８７】
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【０２８８】
また、絶縁体２２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、ｈｉｇｈ−ｋ材料の絶縁体と絶縁体２２０とを組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
【０２８９】
なお、絶縁体２２０、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
【０２９０】
酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
【０２９１】
なお、酸化物２３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
【０２９２】
また、酸化物２３０ａおよび酸化物２３０ｃの伝導帯下端のエネルギーが、酸化物２３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物２３０ａおよび酸化物２３０ｃの電子親和力が、酸化物２３０ｂの電子親和力より小さいことが好ましい。
【０２９３】
ここで、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
【０２９４】
具体的には、酸化物２３０ａと酸化物２３０ｂ、酸化物２３０ｂと酸化物２３０ｃが、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物２３０ａおよび酸化物２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
【０２９５】
このとき、キャリアの主たる経路は酸化物２３０ｂとなる。酸化物２３０ａ、酸化物２３０ｃを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流を得られる。
【０２９６】
また、酸化物２３０は、領域２３１、領域２３２、および領域２３４を有する。なお、領域２３１の少なくとも一部は、絶縁体２７３と近接する領域を有する。また、領域２３２は、少なくとも、絶縁体２７５と重畳する領域を有する。
【０２９７】
なお、トランジスタ２００をオンさせると、領域２３１ａ、または領域２３１ｂは、ソース領域、またはドレイン領域として機能する。一方、領域２３４の少なくとも一部は、チャネルが形成される領域として機能する。領域２３１と、領域２３４の間に領域２３２を有することで、トランジスタ２００において、オン電流を大きくし、かつ、非導通時のリーク電流（オフ電流）を小さくすることができる。
【０２９８】
トランジスタ２００において、領域２３２を設けることで、ソース領域およびドレイン領域として機能する領域２３１と、チャネルが形成される領域２３４との間に高抵抗領域が形成されないため、トランジスタのオン電流、および移動度を大きくすることができる。また、領域２３２を有することで、チャネル長方向において、ソース領域およびドレイン領域と、第１のゲート電極（導電体２６０）とが重ならないため、両者の間で不要な容量が形成されることを抑制できる。また、領域２３２を有することで、非導通時のリーク電流を小さくすることができる。
【０２９９】
つまり、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。例えば、トランジスタ２００をオフ電流が小さくなる構成とし、トランジスタ５００をオン電流が大きくなる構成にすることができる。
【０３００】
酸化物２３０は、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、領域２３４となる金属酸化物としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
【０３０１】
酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
【０３０２】
絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、酸素分子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３、または３．０×１０２０ａｔｏｍｓ／ｃｍ３である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。
【０３０３】
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
【０３０４】
加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、絶縁体２５０から、酸化物２３０ｂの領域２３４に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
【０３０５】
また、絶縁体２５０が有する過剰酸素を、効率的に酸化物２３０へ供給するために、金属酸化物２５２を設けてもよい。従って、金属酸化物２５２は、絶縁体２５０からの酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物２５２を設けることで、絶縁体２５０から導電体２６０への過剰酸素の拡散が抑制される。つまり、酸化物２３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体２６０の酸化を抑制することができる。
【０３０６】
なお、金属酸化物２５２は、第１のゲートの一部としての機能を有してもよい。例えば、酸化物２３０として用いることができる酸化物半導体を、金属酸化物２５２として用いることができる。その場合、導電体２６０をスパッタリング法で成膜することで、金属酸化物２５２の電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ  Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
【０３０７】
また、金属酸化物２５２は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物２５２は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
【０３０８】
トランジスタ２００において、金属酸化物２５２を単層で示したが、２層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁体の一部として機能する金属酸化物とを積層して設けてもよい。
【０３０９】
金属酸化物２５２を有することで、ゲート電極として機能する場合は、導電体２６０からの電界の影響を弱めることなく、トランジスタ２００のオン電流の向上を図ることができる。または、ゲート絶縁体として機能する場合は、絶縁体２５０と、金属酸化物２５２との物理的な厚みにより、導電体２６０と、酸化物２３０との間の距離を保つことで、導電体２６０と酸化物２３０との間のリーク電流を抑制することができる。従って、絶縁体２５０、および金属酸化物２５２との積層構造を設けることで、導電体２６０と酸化物２３０との間の物理的な距離、および導電体２６０から酸化物２３０へかかる電界強度を、容易に適宜調整することができる。
【０３１０】
具体的には、金属酸化物２５２として、酸化物２３０に用いることができる酸化物半導体を低抵抗化することで、金属酸化物２５２として用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
【０３１１】
特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱履歴において、結晶化しにくいため好ましい。なお、金属酸化物２５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
【０３１２】
第１のゲート電極として機能する導電体２６０は、導電体２６０ａ、および導電体２６０ａ上の導電体２６０ｂを有する。導電体２６０ａは、導電体２０５の第１の導電体と同様に、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
【０３１３】
導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０、および金属酸化物２５２が有する過剰酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。
【０３１４】
また、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２６０は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
【０３１５】
また、図１２（Ａ）に示すように、導電体２０５が、酸化物２３０のチャネル幅方向と交わる端部よりも外側の領域において、延伸している場合、導電体２６０は、当該領域において、絶縁体２５０を介して、重畳していることが好ましい。つまり、酸化物２３０の側面の外側において、導電体２０５と、絶縁体２５０と、導電体２６０とは、積層構造を形成することが好ましい。
【０３１６】
上記構成を有することで、導電体２６０、および導電体２０５に電位を印加した場合、導電体２６０から生じる電界と、導電体２０５から生じる電界と、がつながり、酸化物２３０に形成されるチャネル形成領域を覆うことができる。
【０３１７】
つまり、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート電極としての機能を有する導電体２０５の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。
【０３１８】
また、導電体２６０ｂの上に、バリア膜として機能する絶縁体２７０を配置してもよい。絶縁体２７０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体２７０よりも上方からの酸素で導電体２６０が酸化するのを抑制することができる。また、絶縁体２７０よりも上方からの水または水素などの不純物が、導電体２６０および絶縁体２５０を介して、酸化物２３０に混入することを抑制することができる。
【０３１９】
また、絶縁体２７０上に、ハードマスクとして機能する絶縁体２７１を配置することが好ましい。絶縁体２７１を設けることで、導電体２６０の加工の際、導電体２６０の側面が概略垂直、具体的には、導電体２６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。導電体２６０をこのような形状に加工することで、次に形成する絶縁体２７５を所望の形状に形成することができる。
【０３２０】
なお、絶縁体２７１に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア膜としての機能を兼ねさせてもよい。その場合、絶縁体２７０は設けなくともよい。
【０３２１】
バッファ層として機能する絶縁体２７５は、酸化物２３０ｃの側面、絶縁体２５０の側面、金属酸化物２５２の側面、導電体２６０の側面、および絶縁体２７０の側面に接して設ける。
【０３２２】
例えば、絶縁体２７５として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
【０３２３】
また、絶縁体２７５は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２７５として、酸化物２３０ｃ、および絶縁体２５０と接して設けることで、絶縁体２５０から、酸化物２３０ｂの領域２３４に効果的に酸素を供給することができる。また、絶縁体２７５中の水または水素などの不純物濃度が低減されていることが好ましい。
【０３２４】
絶縁体１３０は、比誘電率の大きい絶縁体を用いることが好ましく、絶縁体２２２などに用いることができる絶縁体を用いればよい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。また、絶縁体１３０は、積層構造であってもよい、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などから、２層以上を選び積層構造としても良い。例えば、ＡＬＤ法によって、酸化ハフニウム、酸化アルミニウムおよび酸化ハフニウムを順に成膜し、積層構造とすることが好ましい。酸化ハフニウムおよび酸化アルミニウムの膜厚は、それぞれ、０．５ｎｍ以上５ｎｍ以下とする。このような積層構造とすることで、容量値が大きく、かつ、リーク電流の小さな容量素子１００とすることができる。
【０３２５】
図１１（Ａ）に示すように、上面視において、絶縁体１３０の側面は、導電体１１０および導電体１２０の側面と一致しているが、これに限られるものではない。例えば、絶縁体１３０をパターン形成せずに、絶縁体１３０がトランジスタ２００およびトランジスタ５００を覆う構成にしてもよい。
【０３２６】
導電体１２０は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体１２０は積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
【０３２７】
絶縁体２７３は、少なくとも層２４２、絶縁体２７５、層５４２、絶縁体５７５、および導電体１２０上に設けられる。絶縁体２７３をスパッタリング法で成膜することで、絶縁体２７５および絶縁体５７５へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物２３０および酸化物５３０中に酸素を供給することができる。また、絶縁体２７３を、酸化物２３０の層２４２、および酸化物５３０の層５４２上に設けることで、酸化物２３０および酸化物５３０中の水素を、絶縁体２７３へと引き抜くことができる。
【０３２８】
例えば、絶縁体２７３として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
【０３２９】
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。
【０３３０】
また、絶縁体２７３の上に、絶縁体２７４を設ける。絶縁体２７４は、バリア性を有し、水素濃度が低減された膜を用いることが好ましい。例えば、絶縁体２７４としては、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコンなどを用いるとよい。バリア性を有する絶縁体２７３と、バリア性を有する絶縁体２７４を設けることで、層間膜など、他の構造体から不純物がトランジスタ２００へ拡散することを抑制することができる。
【０３３１】
また、絶縁体２７４の上に、層間膜として機能する絶縁体２８０を設けることが好ましい。絶縁体２８０は、絶縁体２２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。なお、絶縁体２８０の上に絶縁体２１０と同様の絶縁体を設けてもよい。当該絶縁体をスパッタリング法で成膜することで、絶縁体２８０の不純物を低減することができる。
【０３３２】
また、絶縁体２８０、絶縁体２７４、および絶縁体２７３に形成された開口に、導電体２４０ａ、導電体２４０ｂ、導電体５４０ａ、および導電体５４０ｂを配置する。導電体２４０ａおよび導電体２４０ｂは、導電体２６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。なお、導電体２４０ａ、導電体２４０ｂ、導電体５４０ａ、および導電体５４０ｂの上面の高さは、絶縁体２８０の上面と、同一平面上としてもよい。
【０３３３】
なお、絶縁体２８０、絶縁体２７４、および絶縁体２７３の開口の内壁に接して導電体２４０ａが形成されている。当該開口の底部の少なくとも一部には酸化物２３０の領域２３１ａが位置しており、導電体２４０ａが領域２３１ａと接する。導電体５４０ａ、導電体５４０ｂについても同様である。
【０３３４】
ここで、図１３に示すように、導電体２４０ａは、酸化物２３０の側面と重畳することが好ましい。特に、導電体２４０ａは、酸化物２３０のチャネル幅方向と交わる側面において、Ａ７側の側面、およびＡ８側の側面の双方または一方と重畳することが好ましい。また、導電体２４０ａが、酸化物２３０のチャネル長方向と交わる側面において、Ａ１側（Ａ２側）の側面と重畳する構成にしてもよい。このように、導電体２４０ａが、ソース領域またはドレイン領域となる領域２３１、および酸化物２３０の側面と重畳する構成とすることで、導電体２４０ａとトランジスタ２００のコンタクト部の投影面積を増やすことなく、コンタクト部の接触面積を増加させ、導電体２４０ａとトランジスタ２００の接触抵抗を低減することができる。これにより、トランジスタのソース電極およびドレイン電極の微細化を図りつつ、オン電流を大きくすることができる。また、酸化物２３０のソース領域またはドレイン領域となる領域２３１と接する導電体１１０も同様に酸化物２３０および層２４２と接することが好ましい。また、導電体５４０ａ、導電体５４０ｂについても同様である。
【０３３５】
導電体２４０ａ、導電体２４０ｂ、導電体５４０ａ、および導電体５４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４０ａ、導電体２４０ｂ、導電体５４０ａ、および導電体５４０ｂは積層構造としてもよい。
【０３３６】
ここで、例えば、絶縁体２８０、絶縁体２７４、および絶縁体２７３に開口を形成する際に、酸化物２３０において、領域２３１の低抵抗化した領域が除去され、低抵抗化していない酸化物２３０が露出する場合がある。その場合、導電体２４０の酸化物２３０と接する導電体（以下、導電体２４０の第１の導電体ともいう。）に用いる導電体として、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を用いるとよい。つまり、低抵抗化していない酸化物２３０と導電体２４０の第１の導電体とが接することで、金属化合物、または酸化物２３０に酸素欠損が形成され、酸化物２３０の領域２３１が、低抵抗化する。従って、導電体２４０の第１の導電体と接する酸化物２３０を低抵抗化することで、酸化物２３０と導電体２４０とのコンタクト抵抗を低減することができる。従って、導電体２４０の第１の導電体は、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、などの金属元素を含むことが好ましい。導電体５４０も同様の構造にすればよい。
【０３３７】
また、導電体２４０および導電体５４０を積層構造とする場合、絶縁体２８０、絶縁体２７４、および絶縁体２７３と接する導電体には、導電体２０５の第１の導電体などと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０より上層から水素、水などの不純物が、導電体２４０および導電体５４０を通じて酸化物２３０および酸化物５３０に混入するのを抑制することができる。
【０３３８】
また、図示しないが、導電体２４０および導電体５４０の上面に接して配線として機能する導電体を配置してもよい。配線として機能する導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、導電体２０３などと同様に、絶縁体に設けられた開口に埋め込むように形成してもよい。
【０３３９】
＜半導体装置の構成材料＞
以下では、半導体装置に用いることができる構成材料について説明する。以下において、特段の記載を行わない場合、トランジスタ２００に用いることができる構成材料は、トランジスタ５００に用いることができるものとする。
【０３４０】
以下に示す構成材料の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
【０３４１】
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ  ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ  ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法に分けることができる。
【０３４２】
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを抑制することが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【０３４３】
また、ＡＬＤ法も、被処理物へのプラズマダメージを抑制することが可能な成膜方法である。よって、欠陥の少ない膜が得られる。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
【０３４４】
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
【０３４５】
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
【０３４６】
また、当該構成材料の加工はリソグラフィー法を用いて行えばよい。また、当該加工はドライエッチング法やウエットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
【０３４７】
リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、レジスト上に直接描画を行うため、上述のレジスト露光用のマスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウエットエッチング処理を行う、ドライエッチング処理後にウエットエッチング処理を行う、またはウエットエッチング処理後にドライエッチング処理を行う、などで、除去することができる。
【０３４８】
また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、当該構成材料上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。当該構成材料のエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。当該構成材料のエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
【０３４９】
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置などを用いることができる。
【０３５０】
［基板］
トランジスタ２００およびトランジスタ５００を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
【０３５１】
また、基板として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。すなわち、丈夫な半導体装置を提供することができる。
【０３５２】
可撓性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。また、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。可撓性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板である基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板として好適である。
【０３５３】
［絶縁体］
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
【０３５４】
例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
【０３５５】
また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
【０３５６】
また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。
【０３５７】
また、特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定である。そのため、例えば、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。また、例えば、酸化シリコン、および酸化窒化シリコンは、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
【０３５８】
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。
【０３５９】
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
【０３６０】
例えば、絶縁体２７３として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
【０３６１】
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。また、酸化ハフニウムは、酸化アルミニウムよりもバリア性が低いが、膜厚を厚くすることによりバリア性を高めることができる。したがって、酸化ハフニウムの膜厚を調整することで、水素、および窒素の適切な添加量を調整することができる。
【０３６２】
例えば、ゲート絶縁体の一部として機能する絶縁体２２４および絶縁体２５０は、過剰酸素領域を有する絶縁体であることが好ましい。例えば、過剰酸素領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
【０３６３】
また、例えば、ゲート絶縁体の一部として機能する絶縁体２２２において、アルミニウム、ハフニウム、およびガリウムの一種または複数種の酸化物を含む絶縁体を用いることができる。特に、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
【０３６４】
例えば、絶縁体２２０には、熱に対して安定である酸化シリコンまたは酸化窒化シリコンを用いることが好ましい。ゲート絶縁体として、熱に対して安定な膜と、比誘電率が高い積層構造とすることで、物理膜厚を保持したまま、ゲート絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
【０３６５】
上記積層構造とすることで、ゲート電極からの電界の影響を弱めることなく、オン電流の向上を図ることができる。また、ゲート絶縁体の物理的な厚みにより、ゲート電極と、チャネルが形成される領域との間の距離を保つことで、ゲート電極とチャネル形成領域との間のリーク電流を抑制することができる。
【０３６６】
絶縁体２１２、絶縁体２１６、絶縁体２７１、絶縁体２７５、および絶縁体２８０は、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
【０３６７】
絶縁体２１０、絶縁体２１４、絶縁体２７０、および絶縁体２７３としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。絶縁体２７０および絶縁体２７３としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
【０３６８】
［導電体］
導電体とは、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
【０３６９】
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
【０３７０】
なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
【０３７１】
特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
【０３７２】
導電体２６０、導電体２０３、導電体２０５、および導電体２４０としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
【０３７３】
［金属酸化物］
酸化物２３０として、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
【０３７４】
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０３７５】
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ‐Ｍ‐Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０３７６】
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【０３７７】
〔金属酸化物の構成〕
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
【０３７８】
なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌ）、およびＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
【０３７９】
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【０３８０】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【０３８１】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【０３８２】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
【０３８３】
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ  ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
【０３８４】
〔金属酸化物の構造〕
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０３８５】
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０３８６】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
【０３８７】
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【０３８８】
ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
【０３８９】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０３９０】
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ  ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
【０３９１】
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
【０３９２】
〔金属酸化物を有するトランジスタ〕
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
【０３９３】
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０３９４】
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０３９５】
また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０３９６】
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
【０３９７】
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０３９８】
〔不純物〕
ここで、金属酸化物中における各不純物の影響について説明する。
【０３９９】
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０４００】
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０４０１】
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０４０２】
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０４０３】
不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【０４０４】
＜半導体装置の変形例＞
上記では、図７におけるトランジスタＴｒ１１、Ｔｒ１２に対応するトランジスタが共にＯＳトランジスタである構成例について説明したが、トランジスタＴｒ１２に対応するトランジスタとしてＳｉトランジスタを用いることもできる。この場合、トランジスタＴｒ１２に対応するＳｉトランジスタの上方に、トランジスタＴｒ１１に対応するＯＳトランジスタを設けることができる。このような構成を有する半導体装置の構成例を、図１５に示す。
【０４０５】
図１５に示す層３１０はトランジスタ３００を有する層であり、層６１０はトランジスタ７００を有する層である。なお、トランジスタ３００はＳｉトランジスタであり、図２におけるトランジスタＴｒ２に対応する。また、トランジスタ７００はＯＳトランジスタであり、図２におけるトランジスタＴｒ１に対応する。トランジスタ７００の構成の詳細については、トランジスタ２００の説明を参酌することができる。
【０４０６】
トランジスタ３００は、基板３１１上に設けられ、基板３１１の一部によって構成される半導体領域３１３、絶縁体３１５、導電体３１６、ソース領域またはドレイン領域として機能する低抵抗領域３１４ａおよび低抵抗領域３１４ｂを有する。また、トランジスタ３００は、素子分離絶縁層として機能する絶縁体３２１によって、他のトランジスタと電気的に分離されている。
【０４０７】
絶縁体３１５はトランジスタ３００のゲート絶縁膜としての機能を有し、導電体３１６はトランジスタ３００のゲートとしての機能を有する。そして、トランジスタ３００のゲートは、トランジスタ７００のソース又はドレインの他方と接続されている。これにより、トランジスタ３００及びトランジスタ７００を用いたメモリセルを構成することができる。
【０４０８】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０４０９】
（実施の形態４）
本実施の形態では、上記実施の形態で説明した集積回路又はコンピュータが搭載された電子機器の例について説明する。
【０４１０】
本発明の一態様に係る半導体装置は、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係る集積回路又はコンピュータを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
【０４１１】
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
【０４１２】
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
【０４１３】
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図１６及び図１７に、電子機器の例を示す。
【０４１４】
図１６（Ａ）に示すロボット２１００は、演算装置２１１０、照度センサ２１０１、マイクロフォン２１０２、上部カメラ２１０３、スピーカ２１０４、ディスプレイ２１０５、下部カメラ２１０６および障害物センサ２１０７、移動機構２１０８を備える。なお、ここでは一例として、人型のロボットを示している。
【０４１５】
ロボット２１００において、演算装置２１１０、照度センサ２１０１、上部カメラ２１０３、下部カメラ２１０６および障害物センサ２１０７等に、上記集積回路又はコンピュータを使用することができる。
【０４１６】
マイクロフォン２１０２は、使用者の話し声及び環境音等を検知する機能を有する。また、スピーカ２１０４は、音声を発する機能を有する。ロボット２１００は、マイクロフォン２１０２およびスピーカ２１０４を用いて、使用者とコミュニケーションをとることが可能である。
【０４１７】
ディスプレイ２１０５は、種々の情報の表示を行う機能を有する。ロボット２１００は、使用者の望みの情報をディスプレイ２１０５に表示することが可能である。ディスプレイ２１０５は、タッチパネルを搭載していてもよい。
【０４１８】
上部カメラ２１０３および下部カメラ２１０６は、ロボット２１００の周囲を撮像する機能を有する。また、障害物センサ２１０７は、ロボット２１００が二足歩行で前進する際の進行方向における障害物の有無を察知することができる。ロボット２１００は、上部カメラ２１０３、下部カメラ２１０６および障害物センサ２１０７を用いて、周囲の環境を認識し、安全に移動することが可能である。
【０４１９】
図１６（Ｂ）は、自動車の一例を示す外観図である。自動車２９８０は、カメラ２９８１等を有する。また、自動車２９８０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサなどを備える。自動車２９８０は、カメラ２９８１が撮影した画像を解析し、歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。
【０４２０】
自動車２９８０において、カメラ２９８１等に上記集積回路又はコンピュータを用いることができる。
【０４２１】
図１６（Ｃ）に、互いに別々の言語で話す複数の人間のコミュニケーションにおいて、携帯電子機器２１３０に同時通訳を行わせる状況を示す。
【０４２２】
携帯電子機器２１３０は、マイクロフォンおよびスピーカ等を有し、使用者の話し声を認識してそれを話し相手の話す言語に翻訳する機能を有する。携帯電子機器２１３０の演算装置等に、上記集積回路又はコンピュータを使用することができる。
【０４２３】
図１７（Ａ）は、飛行体２１２０を示す外観図である。飛行体２１２０は、演算装置２１２１と、プロペラ２１２３と、カメラ２１２２と、を有し、自立して飛行する機能を有する。
【０４２４】
飛行体２１２０において、演算装置２１２１およびカメラ２１２２等に上記集積回路又はコンピュータを用いることができる。
【０４２５】
図１７（Ｂ−１）及び図１７（Ｂ−２）に、飛行体２１２０の使用形態の例を示す。図１７（Ｂ−１）に示すように、飛行体２１２０は貨物２１２４の運搬に用いることができる。また、図１７（Ｂ−２）に示すように、飛行体２１２０に農薬を封入した容器２１２５を搭載し、飛行体２１２０を農薬の散布に用いることができる。
【０４２６】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【符号の説明】
【０４２７】
１０    集積回路
５０    コンピュータ
５１    処理部
５２    記憶部
５３    演算部
５４    入力部
５５    出力部
５６    伝送路
１００    容量素子
１０３    処理部
１１０    導電体
１２０    導電体
１３０    絶縁体
２００    トランジスタ
２０３    導電体
２０５    導電体
２１０    絶縁体
２１２    絶縁体
２１４    絶縁体
２１６    絶縁体
２２０    絶縁体
２２２    絶縁体
２２４    絶縁体
２３０    酸化物
２３１    領域
２３２    領域
２３４    領域
２３９    領域
２４０    導電体
２４２    層
２５０    絶縁体
２５２    金属酸化物
２６０    導電体
２７０    絶縁体
２７１    絶縁体
２７３    絶縁体
２７４    絶縁体
２７５    絶縁体
２８０    絶縁体
３００    トランジスタ
３１０    層
３１１    基板
３１３    半導体領域
３１４ａ    低抵抗領域
３１４ｂ    低抵抗領域
３１５    絶縁体
３１６    導電体
３２１    絶縁体
５００    トランジスタ
５０３    導電体
５０５    導電体
５２４    絶縁体
５３０    酸化物
５４０    導電体
５４２    層
５５０    絶縁体
５５２    金属酸化物
５６０    導電体
５７０    絶縁体
５７１    絶縁体
５７５    絶縁体
６００    メモリセル
６１０    層
７００    トランジスタ
２１００    ロボット
２１０１    照度センサ
２１０２    マイクロフォン
２１０３    上部カメラ
２１０４    スピーカ
２１０５    ディスプレイ
２１０６    下部カメラ
２１０７    障害物センサ
２１０８    移動機構
２１１０    演算装置
２１２０    飛行体
２１２１    演算装置
２１２２    カメラ
２１２３    プロペラ
２１２４    貨物
２１２５    容器
２１３０    携帯電子機器
２９８０    自動車
２９８１    カメラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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