(57)【要約】【課題】トランジスタの信頼性が向上した半導体装置を提供する。【解決手段】半導体装置の製造方法は、基板上に第１ゲート電極を形成し、第１ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に、第１ゲート電極と重畳する領域を含む第１酸化物半導体層を形成し、第１酸化物半導体層上に、ソース電極及びドレイン電極を形成し、ソース電極及びドレイン電極上に酸化物絶縁層を形成し、酸化物絶縁層上に、酸素を含む雰囲気中で酸化物半導体ターゲットをスパッタリングして第２酸化物半導体層を成膜するとともに、酸化物絶縁層に酸素を添加し、加熱処理を行うことで、酸素を第１酸化物半導体層に拡散させ、加熱処理を行った後、第２酸化物半導体層を除去することを含む。【選択図】図１Ｂ
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【特許請求の範囲】
【請求項１】
基板上に第１ゲート電極を形成し、
前記第１ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、前記第１ゲート電極と重畳する領域を含む第１酸化物半導体層を形成し、
前記第１酸化物半導体層上に、ソース電極及びドレイン電極を形成し、
前記ソース電極及びドレイン電極上に酸化物絶縁層を形成し、
前記酸化物絶縁層上に、酸素を含む雰囲気中で酸化物半導体ターゲットをスパッタリングして第２酸化物半導体層を成膜するとともに、前記酸化物絶縁層に酸素を添加し、
加熱処理を行うことで、前記酸素を前記第１酸化物半導体層に拡散させ、
前記加熱処理を行った後、前記第２酸化物半導体層を除去する、半導体装置の製造方法。
【請求項２】
前記第２酸化物半導体層の膜厚は、前記第１酸化物半導体層の膜厚よりも薄い、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２酸化物半導体層のキャリア濃度は、１×１０13以上１×１０20ｃｍ-3以下である、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記加熱処理の温度は、３００℃以上４００℃以下で行う、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記スパッタリングは、希ガスに対する酸素ガス流量比が３０％以上である、請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第２酸化物半導体層の材料は、前記第１酸化物半導体層の材料と同じである、請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第１酸化物半導体層及び前記第２酸化物半導体層は、少なくともインジウム、ガリウム、亜鉛を含む、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２酸化物半導体層の材料は、前記第１酸化物半導体層の材料と異なる、請求項１に記載の半導体装置の製造方法。
【請求項９】
前記第１酸化物半導体層及び前記第２酸化物半導体層は、少なくともインジウムを含む、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２酸化物半導体層を除去した後、前記酸化物絶縁層上に、前記第１酸化物半導体層と重畳する第２ゲート電極を形成する、請求項１に記載の半導体装置の製造方法。
【請求項１１】
基板上の第１ゲート電極と、
前記第１ゲート電極上のゲート絶縁膜と、
前記ゲート絶縁膜上に、前記第１ゲート電極と重畳する酸化物半導体層と、
前記酸化物半導体層上の酸化物絶縁層と、を含み、
前記酸化物絶縁層の表面からの厚さが５０ｎｍ以下の第１領域において、インジウムを含む、半導体装置。
【請求項１２】
前記第１領域に含まれる前記インジウムの濃度は、１×１０17ａｔｏｍｓ／ｃｍ3以上１×１０18ａｔｏｍｓ／ｃｍ3以下である、請求項１１に記載の半導体装置。
【請求項１３】
前記酸化物絶縁層上に、前記酸化物半導体層と重畳する第２ゲート電極をさらに有する、請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一実施形態は、酸化物半導体を含む半導体装置、およびその製造方法に関する。
【背景技術】
【０００２】
従来、液晶表示装置、又は有機ＥＬ表示装置などの表示装置において、半導体層としてシリコンを用いたトランジスタが用いられてきた。近年、表示装置では、大面積化、高解像度化、高フレームレート化などの要求が高まってきており、これらの要求を満たすための取り組みが盛んに行われている。
【０００３】
そこで、最近では、シリコンに替わって、酸化物半導体を用いたトランジスタの開発が進められている。酸化物半導体を用いたトランジスタは、高移動度を実現できることが期待されている。特に、ＩＧＺＯによる酸化物半導体層は、比較的低温で、大面積で形成できる。そのため、酸化物半導体は、上記の要求を満たす材料として、注目されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−１４６４７８号公報
【特許文献２】特開２０１６−２２５６５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、酸化物半導体層に接する絶縁膜において欠陥準位密度が高い場合、トランジスタの特性の劣化が起こりやすいという問題がある。また、酸化物半導体層を用いたトランジスタの特性の基板面内ばらつきが大きいという問題がある。
【０００６】
上記問題に鑑み、トランジスタの信頼性が向上した半導体装置を提供することを目的の一つとする。または、基板面内のトランジスタの特性の均一性が向上した半導体装置を提供することを目的の一つとする。
【課題を解決するための手段】
【０００７】
本発明の一実施形態に係る半導体装置の製造方法は、基板上に第１ゲート電極を形成し、第１ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に、第１ゲート電極と重畳する領域を含む第１酸化物半導体層を形成し、第１酸化物半導体層上に、ソース電極及びドレイン電極を形成し、ソース電極及びドレイン電極上に酸化物絶縁層を形成し、酸化物絶縁層上に、酸素を含む雰囲気中で酸化物半導体ターゲットをスパッタリングして第２酸化物半導体層を成膜するとともに、酸化物絶縁層に酸素を添加し、加熱処理を行うことで、酸素を第１酸化物半導体層に拡散させ、加熱処理を行った後、第２酸化物半導体層を除去することを含む。
【０００８】
本発明の一実施形態に係る半導体装置は、基板上の第１ゲート電極と、第１ゲート電極上のゲート絶縁膜と、ゲート絶縁膜上に、第１ゲート電極と重畳する酸化物半導体層と、酸化物半導体層上の酸化物絶縁層と、を含み、酸化物絶縁層の表面からの厚さが５０ｎｍ以下の第１領域において、インジウムを含む。
【図面の簡単な説明】
【０００９】
【図１Ａ】本発明の一実施形態に係る半導体装置の平面図である。
【図１Ｂ】本発明の一実施形態に係る半導体装置の断面図である。
【図２Ａ】本発明の一実施形態に係る半導体装置の製造方法の断面図である。
【図２Ｂ】本発明の一実施形態に係る半導体装置の製造方法の断面図である。
【図２Ｃ】本発明の一実施形態に係る半導体装置の製造方法の断面図である。
【図２Ｄ】本発明の一実施形態に係る半導体装置の製造方法の断面図である。
【図２Ｅ】本発明の一実施形態に係る半導体装置の製造方法の断面図である。
【図２Ｆ】本発明の一実施形態に係る半導体装置の製造方法の断面図である。
【図２Ｇ】本発明の一実施形態に係る半導体装置の製造方法の断面図である。
【図３Ａ】本発明の一実施形態に係る半導体装置の平面図である。
【図３Ｂ】本発明の一実施形態に係る半導体装置の断面図である。
【図４Ａ】本発明の一実施形態に係る半導体装置の平面図である。
【図４Ｂ】本発明の一実施形態に係る半導体装置の断面図である。
【図５Ａ】本発明の一実施形態に係る半導体装置の平面図である。
【図５Ｂ】本発明の一実施形態に係る半導体装置の断面図である。
【図６】本発明の一実施形態に係る表示装置の平面図である。
【図７】本発明の一実施形態に係る表示装置の画素の断面図である。
【図８】本発明の一実施形態に係る表示装置の画素の断面図である。
【図９Ａ】本実施例に係る半導体装置の断面図である。
【図９Ｂ】比較例に係る半導体装置の断面図である。
【図１０Ａ】基板５０１に形成されたトランジスタ５１０の測定箇所を示す。
【図１０Ｂ】基板６０１に形成されたトランジスタ６１０の測定箇所を示す。
【図１１Ａ】本実施例に係るトランジスタのＩｄ−Ｖｇ特性を説明する図である。
【図１１Ｂ】本実施例に係るトランジスタのＩｄ−Ｖｇ特性を説明する図である。
【図１１Ｃ】本実施例に係るトランジスタのＩｄ−Ｖｇ特性を説明する図である。
【図１１Ｄ】本実施例に係るトランジスタのＩｄ−Ｖｇ特性を説明する図である。
【図１２Ａ】比較例に係るトランジスタのＩｄ−Ｖｇ特性を説明する図である。
【図１２Ｂ】比較例に係るトランジスタのＩｄ−Ｖｇ特性を説明する図である。
【図１２Ｃ】比較例に係るトランジスタのＩｄ−Ｖｇ特性を説明する図である。
【図１２Ｄ】比較例に係るトランジスタのＩｄ−Ｖｇ特性を説明する図である。
【図１３Ａ】本実施例に係るトランジスタのＩｄ−Ｖｇ特性を説明する図である。
【図１３Ｂ】本実施例に係るトランジスタの閾値電圧の時間依存性を示すグラフである。
【図１４Ａ】本実施例に係るトランジスタのＩｄ−Ｖｇ特性を説明する図である。
【図１４Ｂ】本実施例に係るトランジスタの閾値電圧の時間依存性を示すグラフである。
【図１５Ａ】本実施例に係るトランジスタのＩｄ−Ｖｇ特性を説明する図である。
【図１５Ｂ】本実施例に係るトランジスタの閾値電圧の時間依存性を示すグラフである。
【図１６Ａ】比較例に係るトランジスタのＩｄ−Ｖｇ特性を説明する図である。
【図１６Ｂ】比較例に係るトランジスタの閾値電圧の時間依存性を示すグラフである。
【図１７Ａ】比較例に係るトランジスタのＩｄ−Ｖｇ特性を説明する図である。
【図１７Ｂ】比較例に係るトランジスタの閾値電圧の時間依存性を示すグラフである。
【図１８Ａ】比較例に係るトランジスタのＩｄ−Ｖｇ特性を説明する図である。
【図１８Ｂ】比較例に係るトランジスタの閾値電圧の時間依存性を示すグラフである。
【発明を実施するための形態】
【００１０】
（第１実施形態）
本実施形態では、本発明の一実施形態に係る半導体装置に関し、図１Ａ乃至図２Ｈを参照して説明する。本実施形態では、ボトムゲート型トランジスタの構造について説明する。
【００１１】
＜半導体装置の構成＞
図１Ａは、本実施形態に係る半導体装置１００の平面図であり、図１Ｂは、図１ＡのＡ１−Ａ２線に沿って切断した断面図である。半導体装置１００は、基板１０１と、基板１０１上のゲート電極１１１と、ゲート電極１１１上のゲート絶縁膜１１２と、ゲート絶縁膜１１２上でゲート電極１１１と重畳する酸化物半導体層１１３と、酸化物半導体層１１３上にソース電極及びドレイン電極１１４、１１５と、ソース電極及びドレイン電極１１４、１１５上の酸化物絶縁層１１６と、を有する。また、ゲート電極１１１、ゲート絶縁膜１１２、酸化物半導体層１１３、ソース電極及びドレイン電極１１４、１１５によって、トランジスタ１１０が構成される。
【００１２】
基板１０１として、ガラス基板、石英基板、フレキシブル基板（ポリイミド、ポリエチレンテレフタレート、ポリエチレンナフタレート、トリアセチルセルロース、環状オレフィン・コポリマー、シクロオレフィンポリマー、その他の可撓性を有する樹脂基板）を用いることができる。フレキシブル基板を用いることにより、半導体装置１００を折り曲げることが可能となる。
【００１３】
ゲート電極１１１として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、ビスマス（Ｂｉ）などを使用することができる。また、これらの金属の合金を使用してもよい。また、ＩＴＯ（酸化インジウム・スズ）、ＩＧＯ（酸化インジウム・ガリウム）、ＩＺＯ（酸化インジウム・亜鉛）、ＧＺＯ（ガリウムがドーパントとして添加された酸化亜鉛）等の導電性酸化物を使用してもよい。また、これらの膜を積層した構造としてもよい。
【００１４】
なお、基板１０１として、フレキシブル基板を用いる場合には、基板１０１上にアンダーコート層（図示しない）を設けることが好ましい。基板１０１に含まれる水分や水素が、酸化物半導体層１１３などに拡散することを防止する機能を有する膜である。アンダーコート層は、窒化シリコン（ＳｉＮｘ）、酸化シリコン（ＳｉＯｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）などを使用することができる（ｘ、ｙは任意の整数）。
【００１５】
ゲート絶縁膜１１２として、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化アルミニウム（ＡｌＮｘ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）などを使用することができる（ｘ、ｙは任意の整数）。ゲート絶縁膜１１２は、上記の材料を用いて、単層構造又は積層構造で設けることができる。なお、酸化物半導体層１１３と接する絶縁層は、酸化シリコン膜などの酸素を含む絶縁層であることが好ましい。
【００１６】
酸化物半導体層１１３として、インジウムやガリウムなどの第１３族元素を含むことができる。異なる複数の第１３族元素を含有してもよく、インジウムとガリウムの化合物（ＩＧＯ）でもよい。酸化物半導体層１１３は、さらに、第１２族元素を含んでいてもよく、例えば、インジウム、ガリウム、及び亜鉛を含む化合物（ＩＧＺＯ）が挙げられる。酸化物半導体層１１３は、その他の元素を含むことができ、第１４族元素であるスズ、第４族元素であるチタンやジルコニウムなどを含んでいてもよい。
【００１７】
酸化物半導体層１１３として、具体的には、ＩｎＯｘ、ＺｎＯｘ、ＳｎＯｘ、Ｉｎ−Ｇａ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｏ、Ｉｎ−Ｓｎ−Ｏ、Ｉｎ−Ｈｆ−Ｏ、Ｉｎ−Ｚｒ−Ｏ、Ｉｎ−Ｗ−Ｏ、Ｉｎ−Ｙ−Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｓｎ−Ｏ、Ｉｎ−Ａｌ−Ｓｎ−Ｏ、Ｉｎ−Ｈｆ−Ｓｎ−Ｏ、Ｉｎ−Ｇａ−Ａｌ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｈｆ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ等の材料を用いることができる。酸化物半導体層１１３の結晶性も限定はなく、単結晶、多結晶、微結晶、又は非晶質でもよい。酸化物半導体層１１３は、酸素欠損などの結晶欠陥が少ないことが好ましい。また、酸化物半導体層１１３は、水素の濃度が低いことが好ましい。
【００１８】
酸化物絶縁層１１６は、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）などを使用することができる（ｘ、ｙは任意の整数）。酸化物絶縁層１１６は、加熱処理によって、酸素を放出することができる膜であることが好ましい。また、酸化物絶縁層１１６は、欠陥準位密度が小さいことが好ましい。
【００１９】
本発明の一実施形態に係る半導体装置１００は、酸化物絶縁層１１６の欠陥準位密度が低減されている。また、酸化物半導体層１１３における酸素欠損が低減されている。そのため、トランジスタ１１０の特性の変動を小さくできる。これにより、トランジスタ１１０を含む半導体装置の信頼性を向上させることができる。
【００２０】
＜半導体装置の製造方法＞
次に、本発明の一実施形態に係る半導体装置１００の製造方法について、図２Ａ乃至図２Ｈを参照して説明する。
【００２１】
図２Ａは、基板１０１上に、ゲート電極１１１及びゲート絶縁膜１１２を形成する工程を説明する図である。
【００２２】
ゲート電極１１１は、基板１０１上に導電膜を成膜した後、パターニングを行うことにより、所望の形状に加工することで形成する。導電膜は、スパッタリング法により、上述した材料を用いて、単層構造又は積層構造で形成することができる。また、ゲート電極１１１の膜厚は、１００ｎｍ以上５００ｎｍ以下とすることが好ましい。
【００２３】
次に、ゲート電極１１１上に、ゲート絶縁膜１１２を成膜する。ゲート絶縁膜１１２は、スパッタリング法又はプラズマＣＶＤ法により、上述した材料を用いて、単層構造又は積層構造で形成することができる。ゲート絶縁膜１１２の膜厚は、１００ｎｍ以上５００ｎｍ以下とすることが好ましい。また、ゲート絶縁膜１１２として、加熱処理により酸素を放出することができる材料を用いることが好ましい。ゲート絶縁膜１１２として、例えば、酸化シリコン膜を用いることが好ましい。ゲート絶縁膜１１２に接して酸化物半導体層１１３を設けた後、加熱処理を行うことにより、ゲート絶縁膜１１２から酸素が放出される。
【００２４】
図２Ｂは、酸化物半導体層１１３を形成する工程を説明する図である。酸化物半導体層１１３は、ゲート絶縁膜１１２上に酸化物半導体膜を成膜した後、パターニングを行うことにより、所望の形状に加工することで形成する。酸化物半導体膜は、例えば、スパッタリング法により、３０ｎｍ以上１００ｎｍ以下で形成することが好ましい。
【００２５】
酸化物半導体ターゲットに印加する電源は、直流電流（ＤＣ）でも交流電源（ＡＣ）でもよく、酸化物半導体ターゲットの形状や組成などによって決定することができる。酸化物半導体ターゲットとしては、例えば、ＩｎＧａＺｎＯであれば、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２）などを使用することができる。また、組成比は、トランジスタの特性などの目的に応じて決定することができる。
【００２６】
酸化物半導体膜を成膜するためのスパッタリングガスとして、酸素ガス、酸素及び希ガスの混合ガス、又は希ガスを用いることができる。酸化物半導体膜を成膜するためのスパッタリングガスとして、酸素及び希ガスの混合ガス雰囲気で行うことが好ましく、希ガスに対する酸素ガス流量比が５％以上であることがより好ましい。酸素ガス流量比を５％以上にすることにより、酸化物絶縁層２１６に酸素が添加されやすくなるため、好ましい。
【００２７】
また、酸化物半導体層１１３に対して、加熱処理を行ってもよい。加熱処理は、酸化物半導体膜のパターニング前に行ってもよく、パターニング後に行ってもよい。酸化物半導体層１１３は、加熱処理によって体積が小さくなる（シュリンクする）場合があるので、パターニング前に加熱処理を行うことが好ましい。また、酸化物半導体層１１３に加熱処理を行うことにより、酸化物半導体層１１３の水素濃度の低減、密度向上など、膜質の改善を行うことができる。
【００２８】
酸化物半導体層１１３に対して行う加熱処理は、窒素、乾燥空気、又は大気の存在下で、大気圧又は低圧（真空）で行うことができる。加熱温度は、２５０℃乃至５００℃、好ましくは３５０℃乃至４５０℃で行う。また、加熱時間は、例えば、１５分以上１時間以下で行う。加熱処理により、酸化物半導体層１１３の酸素欠損に酸素が導入される又は酸素が転位することで、結晶欠陥が少なく、結晶性が高い酸化物半導体層１１３が得られる。また、加熱処理により、酸化物半導体層１１３の水素濃度を低減することができる。
【００２９】
図２Ｃは、酸化物半導体層１１３上に、ソース電極及びドレイン電極１１４、１１５を形成する工程を説明する図である。ソース電極及びドレイン電極１１４、１１５は、酸化物半導体層１１３上に、導電膜を成膜した後、パターニングを行うことにより、所望の形状に加工することで形成する。導電膜は、スパッタリング法により、上述した材料を用いて、単層構造又は積層構造で形成することができる。また、ソース電極及びドレイン電極１１４、１１５の膜厚は、１００ｎｍ以上８００ｎｍ以下とすることが好ましい。
【００３０】
酸化物半導体層１１３上の導電膜を所望の形状に加工する際に、酸化物半導体層１１３の表面にダメージが生じる場合がある。ダメージが生じた領域１２１には、酸素欠損が多く含まれている。領域１２１は、トランジスタのバックチャネルに相当する領域である。また、図１Ａに示すように、酸化物半導体層１１３がソース電極及びドレイン電極１１４、１１５から露出した領域である。当該領域１２１に、酸素欠損が多く含まれていると、トランジスタの特性が劣化するおそれがある。
【００３１】
よって、酸化物半導体層１１３にダメージが生じた領域１２１に対して、酸素を供給することにより、酸素欠損を補填することが好ましい。これにより、酸化物半導体層１１３に含まれる酸素欠損を低減することができる。
【００３２】
本実施形態では、酸化物半導体層１１３上に、酸化物絶縁層１１６を成膜する。図２Ｄは、酸化物半導体層１１３上に酸化物絶縁層１１６を形成する工程を説明する図である。酸化物絶縁層１１６は、プラズマＣＶＤ法により、上述した材料を用いて、単層構造又は積層構造で形成することができる。ゲート絶縁膜１１２の膜厚は、１００ｎｍ以上５００ｎｍ以下とすることが好ましい。また、酸化物絶縁層１１６として、加熱処理により酸素を放出することができる材料を用いることが好ましい。酸化物絶縁層１１６として、例えば、酸化シリコン膜を用いることが好ましい。酸化物半導体層１１３に接して酸化物絶縁層１１６を設けた後、加熱処理を行うことにより、酸化物絶縁層１１６から酸素が放出される。放出された酸素によって、酸化物半導体層１１３のダメージが生じた領域１２１に酸素を補填することができる。これにより、酸化物半導体層１１３に含まれる酸素欠損を低減することができる。
【００３３】
しかしながら、加熱処理により酸素を放出する酸化物絶縁層には、欠陥準位密度が高いものがある。また、加熱処理により、酸化物絶縁層の外部に酸素が放出されると、酸化物絶縁層の欠陥準位密度がさらに高くなる場合がある。酸化物絶縁層中の欠陥準位密度が高い場合、トランジスタが動作し、ゲート絶縁膜及び酸化物絶縁層に電圧ストレスが加わると、欠陥準位に電子がトラップされる。この結果、トラップされた電子によって、トランジスタの閾値電圧を変動させてしまうおそれがある。
【００３４】
よって、酸化物半導体層１１３に含まれる酸素欠損の補填だけでなく、酸化物絶縁層の欠陥準位密度の低減を行う必要がある。そこで、酸化物絶縁層１１６に酸素を添加し、かつ酸化物絶縁層１１６上に、加熱処理により酸化物絶縁層１１６の外部に酸素が放出されるのを防止するバリア膜を設ける。本実施形態では、酸化物絶縁層１１６の外部に酸素が放出されるのを防止するバリア膜として、酸化物絶縁層１１６上に酸化物半導体層１１７を設ける。
【００３５】
図２Ｅは、酸化物絶縁層１１６上に、酸化物半導体層１１７を形成する工程を説明する図である。酸化物半導体層１１７は、図２Ｂにおいて説明した酸化物半導体層１１３と同様の条件で成膜することができる。酸化物半導体層１１７は、例えば、ＡＣスパッタリング法又はＤＣスパッタリングにより、５ｎｍ以上６０ｎｍ以下で形成することが好ましい。
【００３６】
酸化物半導体層１１７を成膜するためのスパッタリングガスとして、酸素ガス、酸素及び希ガスの混合ガス、又は希ガスを用いることができる。酸化物半導体層１１７を成膜するためのスパッタリングガスとして、酸素及び希ガスの混合ガス雰囲気で行うことが好ましく、酸素ガス流量比が５％以上であることがより好ましい。
【００３７】
酸化物半導体層１１７を、スパッタリング法により成膜するとともに、酸化物絶縁層１１６には酸素が添加される。これにより、酸化物絶縁層１１６に含まれる酸素を増加させることができる。また、酸化物絶縁層１１６に含まれる欠陥準位密度を低減することができる。
【００３８】
酸化物半導体層１１７として、具体的には、ＩｎＯｘ、ＺｎＯｘ、ＳｎＯｘ、Ｉｎ−Ｇａ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｏ、Ｉｎ−Ｓｎ−Ｏ、Ｉｎ−Ｈｆ−Ｏ、Ｉｎ−Ｚｒ−Ｏ、Ｉｎ−Ｗ−Ｏ、Ｉｎ−Ｙ−Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｓｎ−Ｏ、Ｉｎ−Ａｌ−Ｓｎ−Ｏ、Ｉｎ−Ｈｆ−Ｓｎ−Ｏ、Ｉｎ−Ｇａ−Ａｌ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｈｆ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ等の材料を用いることができる。
【００３９】
ターゲットに印加する電源は、直流電流（ＤＣ）でも交流電源（ＡＣ）でもよく、ターゲットの形状や組成などによって決定することができる。ターゲットとしては、例えば、ＩｎＧａＺｎＯであれば、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２）などを使用することができる。
【００４０】
酸化物半導体層１１７の材料は、酸化物半導体層１１３の材料と同じであると、製造プロセスの簡略化を図ることができるため好ましい。例えば、酸化物半導体層１１３として、Ｉｎ−Ｇａ−Ｚｎ−Ｏを用いた場合、酸化物半導体層１１７として、Ｉｎ−Ｇａ−Ｚｎ−Ｏを用いることが好ましい。このように、酸化物半導体層１１７の材料が、酸化物半導体層１１３の材料と同じであると、ターゲットの変更をすることなく、成膜条件などを同じにすることができるため、半導体装置の生産性が向上する。なお、本発明の一実施形態では、酸化物半導体層１１７の材料と酸化物半導体層１１３の材料とが異なっていてもよい。本発明の一実施形態では、例えば、酸化物半導体層１１３として、Ｉｎ−Ｇａ−Ｚｎ−Ｏを用いた場合、酸化物半導体層１１７として、Ｉｎ−Ｇａ−Ｚｎ−Ｏを用いることが好ましい。
【００４１】
酸化物半導体層１１７として、水素濃度が低いことが好ましい。酸化物半導体層１１７に水素が混入すると、キャリアが発生するため、閾値電圧のシフトや、トランジスタの特性を劣化させ、当該トランジスタを使用した半導体装置の信頼性が低下する原因となる。そのため、酸化物半導体層１１３と接する絶縁層として、水素濃度が低い膜を用いることが有効となる。本実施形態では、酸化物半導体層１１７の水素濃度は、１×１０１９ａｔｏｍ／ｃｍ３以下、好ましくは１×１０１８とａｔｏｍ／ｃｍ３とする。
【００４２】
また、酸化物半導体層１１７として、酸素が多く含まれることが好ましい。換言すると、酸化物半導体層１１７の組成式の元素の係数は、簡単な整数比とはならない非化学量論係数であることが好ましい。酸化物半導体層１１７に、酸素が多く含まれることで、酸化物半導体層１１７の酸素に対するバリア機能が向上する。
【００４３】
また、酸化物半導体層１１７のキャリア濃度は、１×１０１３以上１×１０２０ｃｍ−３以下、好ましくは１×１０１４以上１×１０１６ｃｍ−３以下とする。
【００４４】
また、酸化物半導体層１１７の膜厚は、酸化物半導体層１１３の膜厚よりも薄いことが好ましい。また、酸化物半導体層１１７の膜厚は、酸化物半導体層１１３に形成された酸素欠損が多い領域１２１の厚さよりも大きいことが好ましい。例えば、酸化物半導体層１１３の膜厚が５０ｎｍであれば、酸化物半導体層１１７の膜厚は、２０ｎｍであることが好ましい。具体的には、酸化物半導体層１１７の膜厚は、５ｎｍ以上５０ｎｍ以下であることが好ましい。５ｎｍ未満では、酸素欠損が多い領域１２１の厚さよりも小さい場合があるため、十分に酸素欠損を補填することが困難となる。また、５０ｎｍあれば、領域１２１の酸素欠損を十分に補填することが可能である。
【００４５】
このように、酸化物絶縁層１１６上に、酸化物半導体層１１７を成膜することで、酸化物半導体層１１７の成膜時に、酸化物絶縁層１１６に酸素を添加することができる。また、酸化物半導体層１１７の成膜後には、酸素が外部に放出されることを抑制することができる。
【００４６】
図２Ｆは、酸化物絶縁層１１６、酸化物半導体層１１７に加熱処理を行う工程を説明する図である。加熱処理は、窒素、乾燥空気、又は大気の存在下で、大気圧又は低圧（真空）で行うことができる。加熱処理の温度は、３００℃乃至４００℃で行う。また、加熱時間は、例えば、１５分以上１時間以下で行う。
【００４７】
加熱処理により、酸化物絶縁層１１６から酸素が放出される。酸化物絶縁層１１６上に酸化物半導体層１１７が設けられていることにより、酸化物絶縁層１１６の酸素が外部に放出されることを抑制することができる。これにより、酸化物半導体層１１３にダメージが生じた領域１２１に効率的に酸素が供給される。また、領域１２１に含まれる酸素欠損に酸素が補填されるため、酸素欠損を低減させることができる。
【００４８】
最後に、酸化物半導体層１１７を除去することにより、図１Ｂに示す半導体装置１００を製造することができる。
【００４９】
酸化物絶縁層１１６上に酸化物半導体層１１７を成膜する際に、酸化物絶縁層１１６に酸素を添加することができる。酸化物半導体層１１７を成膜する際に添加された酸素によって、酸化物絶縁層１１６に含まれる欠陥準位密度を低減することができる。
【００５０】
酸化物半導体層１１７は、加熱処理により酸化物絶縁層１１６から酸素が外部に放出されることを抑制することができる。これにより、ソース電極又はドレイン電極１１４、１１５の形成時に、酸化物半導体層１１３の領域１２１に形成された酸素欠損に酸素を補填することができる。従って、酸化物半導体層１１３の酸素欠損を低減できる。これにより、トランジスタの特性の変動を抑制することができるため、トランジスタの信頼性を向上させることができる。
【００５１】
酸化物半導体層１１７がインジウムを含む場合、加熱処理より酸化物半導体層１１７に含まれるインジウムが酸化物絶縁層１１６に拡散する場合がある。また、酸化物半導体層１１７の成膜時に、酸化物絶縁層１１６へ、ミキシングが生じる場合がある。これにより、酸化物絶縁層１１６の表面からの厚さが５０ｎｍ以下の領域において、インジウムが含まれる。当該領域に含まれるインジウムの濃度は、二次イオン質量分析（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ；ＳＩＭＳ）により測定することが可能である。酸化物絶縁層１１６の当該領域に含まれるインジウムは、例えば、１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３である。酸化物絶縁層１１６にインジウムが拡散していても、上記のように微量かつチャネルから離れた領域であるため、トランジスタの特性に影響を及ぼすことはない。また、インジウムは酸化物絶縁層１１６に一様に拡散するため、導電シールドとして機能する。これにより平坦化膜などのチャージアップの影響を受けにくくなる。
【００５２】
なお、酸化物絶縁層１１６上に酸化アルミニウム膜などの絶縁膜を形成することによっても、加熱処理により酸化物絶縁層１１６から酸素が外部に放出されることを抑制することができる。しかしながら、酸化アルミニウム膜は、アルミニウムターゲットを用い、スパッタリングガスに酸素を用いて、反応性スパッタリングにより成膜される。アルミニウムターゲートの表面がスパッタリングガスの酸素によってアルミニウムターゲットが酸化されてしまうことにより、電子がターゲットの表面に帯電しやすくなる。これにより、ターゲット表面において異常放電が発生することで、パーティクルが多く発生する。また、酸化アルミニウム膜を成膜する際に注入される酸素がスパッタリングガスのみに依存するため、スパッタ装置におけるガスの注入口近傍と離れた箇所で打ち込まれる酸素の量が異なることがあり、酸化物絶縁層１１６に添加される酸素の量の基板面内均一性が低い。よって、酸化物半導体層１１３に供給される酸素の量も、基板面内において異なってしまう。したがって、基板面内において、トランジスタの特性のばらつきが大きくなる。また、酸化アルミニウム膜は、エッチングレートの制御が困難である。
【００５３】
本実施形態で説明した酸化物半導体層１１７は、酸化物半導体ターゲットを用いることができる。当該酸化物半導体ターゲットは、酸化物半導体層１１３を成膜する際に使用する酸化物半導体ターゲットと同様の酸化物半導体ターゲットを使用することができる。よって、スパッタリングガスに酸素を用いても、酸化物半導体ターゲットの表面状態が変化することは少ない。また、当該酸化物半導体ターゲットは、導電性を有するため、酸化物半導体ターゲットの表面に電子の帯電を抑制することができる。これにより、酸化物半導体ターゲット表面における異常放電を抑制することができるため、パーティクルの発生を抑制することができる。また、ＩＧＺＯではターゲットの導電性を制御することが可能なため、酸化物状態でもＡＣスパッタやＤＣスパッタを用いることができ、大面積の基板であってもこのような問題は生じない。酸化物半導体層１１７を成膜する際に、酸化物絶縁層１１６に添加される酸素の基板面内均一性が高い。したがって、酸化物半導体層１１３に供給される酸素の量も、基板面内において均一性が高い。したがって、基板１０１面内において、トランジスタの特性のばらつきを小さくすることができる。また、本実施形態では、酸化物半導体層１１７は、除去されるため、その後の工程においてエッチングレートの制御を考慮しなくてもよい。
【００５４】
（第２実施形態）
本実施形態では、発明の一実施形態に係る半導体装置１００Ａに関し、図３Ａ及び図３Ｂを参照して説明する。本実施形態では、デュアルゲート型トランジスタの構造について説明する。なお、第１実施形態に係る半導体装置と同様の構造や工程については、説明を省略する。
【００５５】
＜半導体装置の構成＞
図３Ａは、本実施形態に係る半導体装置１００の平面図であり、図３Ｂは、図３ＡのＢ１−Ｂ２線に沿って切断した断面図である。半導体装置１００Ａは、基板１０１Ａと、基板１０１Ａ上のゲート電極１１１Ａと、ゲート電極１１１Ａ上のゲート絶縁膜１１２Ａと、ゲート絶縁膜１１２Ａ上でゲート電極１１１と重畳する酸化物半導体層１１３Ａと、酸化物半導体層１１３Ａ上のソース電極及びドレイン電極１１４Ａ、１１５Ａと、ソース電極及びドレイン電極１１４Ａ、１１５Ａ上の酸化物絶縁層１１６Ａと、を有する。また、ゲート電極１１１Ａ、ゲート絶縁膜１１２Ａ、酸化物半導体層１１３Ａ、ソース電極及びドレイン電極１１４Ａ、１１５Ａによって、トランジスタ１１０Ａが構成される。
【００５６】
図３Ｂに示す半導体装置１００Ａは、酸化物絶縁層１１６Ａ上に酸化物半導体層１１３Ａと重畳するゲート電極１１８Ａを有する点で、図１に示す半導体装置１００と異なっている。ゲート電極１１８Ａは、トランジスタ１１０Ａの閾値電圧を制御するためのバックゲート電極として機能する。ゲート電極１１８Ａに印加する電位を制御することで、トランジスタ１１０Ａの閾値電圧を制御することができる。
【００５７】
＜半導体装置の製造方法＞
次に、本実施形態に係る半導体装置１００Ａの製造方法について説明する。半導体装置１００Ａは、第１実施形態で説明した図２Ａ乃至図２Ｆの工程に従って、酸化物絶縁層１１６Ａ、酸化物半導体層１１７Ａに加熱処理を行う。その後、酸化物半導体層１１７Ａを除去して、酸化物絶縁層１１６Ａ上に酸化物半導体層１１３Ａと重畳するゲート電極１１８Ａを形成する。ゲート電極１１８Ａは、酸化物絶縁層１１６Ａ上に導電膜を成膜した後、パターニングを行うことにより、所望の形状に加工することで形成する。導電膜は、スパッタリング法により、図１に示すゲート電極１１１において説明した材料を用いて形成することができる。
【００５８】
酸化物半導体層１１３Ａにおいてダメージが生じた領域に酸素を供給するためには、酸化物絶縁層１１６Ａの膜厚は厚いことが好ましい。しかしながら、図２Ａ乃至図２Ｆの工程において説明したように、酸化物絶縁層１１６上に酸化物半導体層１１７を形成して加熱処理を行うことにより、酸化物絶縁層１１６から外部に酸素が放出されることを抑制することができる。したがって、効率よく、酸化物半導体層１１３Ａに酸素を供給することができる。よって、酸化物半導体層１１７でキャップをせずに加熱処理を行う場合と比較して、酸化物絶縁層１１６Ａの膜厚を小さくすることができる。これにより、酸化物絶縁層１１６Ａ上にゲート電極１１８Ａを設けて、電圧を制御することが容易になる。また酸化物半導体層１１７を取り除かない場合、ゲート電極１１８Ａと反応して、酸化物半導体層１１３Ａへの酸素供給量が低下してしまうことがある。あらかじめ熱処理並びに酸化物半導体層１１７を取り除くことにより、これらの問題を防ぐことができる。
【００５９】
（第３実施形態）
本実施形態では、発明の一実施形態に係る半導体装置１００Ａに関し、図４Ａ乃至図５Ｂを参照して説明する。本実施形態では、チャネル保護型トランジスタの構造について説明する。なお、第１実施形態に係る半導体装置と同様の構造や工程については、説明を省略する。
【００６０】
＜半導体装置の構成＞
図４Ａは、本実施形態に係る半導体装置１００の平面図であり、図４Ｂは、図４ＡのＣ１−Ｃ２線に沿って切断した断面図である。半導体装置１００Ｂは、基板１０１Ｂと、基板１０１Ｂ上のゲート電極１１１Ｂと、ゲート電極１１１Ｂ上のゲート絶縁膜１１２Ｂと、ゲート絶縁膜１１２Ｂ上でゲート電極１１１Ｂと重畳する酸化物半導体層１１３Ｂと、酸化物半導体層１１３Ｂ上の酸化物絶縁層１１６Ｂと、酸化物絶縁層１１６Ｂ上に設けられ開口を介して酸化物半導体層１１３Ｂと接続されるソース電極及びドレイン電極１１４Ｂ、１１５Ｂと、を有する。また、ゲート電極１１１Ｂ、ゲート絶縁膜１１２Ｂ、酸化物半導体層１１３Ｂ、ソース電極及びドレイン電極１１４Ｂ、１１５Ｂによって、トランジスタ１１０Ｂが構成される。
【００６１】
図４Ｂに示す半導体装置１００Ｂは、酸化物半導体層１１３Ｂ上に、酸化物絶縁層１１６Ｂが設けられ、酸化物絶縁層１１６Ｂ上に設けられ、開口を介して酸化物半導体層１１３Ｂと接続されるソース電極及びドレイン電極１１４Ｂ、１１５Ｂを有する点で、図１に示す半導体装置１００と異なっている。
【００６２】
＜半導体装置の製造方法＞
次に、本実施形態に係る半導体装置１００Ｂの製造方法について、図５Ａ及び図５Ｂを参照して説明する。半導体装置１００Ａは、第１実施形態で説明した図２Ａ及び図２Ｂの工程に従って、ゲート絶縁膜１１２Ｂ上に、酸化物半導体層１１３Ｂを形成する。図５Ａは、ゲート絶縁膜１１２Ｂ上に、酸化物半導体層１１３Ｂが形成された後の状態を示す図である。
【００６３】
次に、図５Ｂに示すように、酸化物半導体層１１３Ｂ上に、酸化物絶縁層１１６Ｂを成膜する。酸化物絶縁層１１６Ｂの形成方法は、図２Ｄで説明した酸化物絶縁層１１６と同様である。次に、酸化物絶縁層１１６Ｂ上に、酸化物半導体層１１７Ｂを成膜する。酸化物半導体層１１７Ｂの形成方法は、図２Ｅで説明した酸化物半導体層１１７Ｂの成膜方法と同様である。次に、酸化物絶縁層１１６Ｂ、酸化物半導体層１１７Ｂに対して、加熱処理を行う。加熱処理の条件は、図２Ｆで説明した加熱処理の条件と同様である。次に、酸化物半導体層１１７Ｂを除去する。
【００６４】
次に、酸化物絶縁層１１６Ｂに開口部を形成する。次に、酸化物絶縁層１１６Ｂ上に設けられ開口を介して酸化物半導体層１１３Ｂと接続されるソース電極及びドレイン電極１１４Ｂ、１１５Ｂを形成する。ソース電極及びドレイン電極１１４Ｂ、１１５Ｂは、酸化物絶縁層１１６Ｂ上に、導電膜を成膜し、パターニングを行うことにより、所望の形状に加工することで形成する。導電膜は、スパッタリング法により、図１に示すソース電極及びドレイン電極１１４、１１５において説明した材料を用いて形成することができる。
【００６５】
ボトムゲート型トランジスタと比較して、製造過程におけるバックチャネルへのダメージが少ないため、酸素欠損を低減させることができる。また、酸化物半導体層１１３Ｂに接して酸化物絶縁層１１６Ｂを設けることにより、酸化物半導体層１１３Ｂに酸素を供給することができる。これにより、トランジスタ１１０Ｂの特性の変動を抑制することができるため、半導体装置１００Ｂの信頼性を向上させることができる。
【００６６】
（第４実施形態）
本実施形態では、本発明の一実施形態に係る表示装置２００について、図６及び図７を参照して説明する。表示装置２００は、第１実施形態に係る半導体装置１００を用いた表示装置の一例である。ただし、表示装置２００に用いるトランジスタとして、第２実施形態及び第３実施形態の半導体装置１００Ａ及び半導体装置１００Ｂを用いてもよい。
【００６７】
＜表示装置２００の概要＞
図６は、本発明の一実施形態に係る表示装置２００の概要を示す平面図である。図６は、トランジスタや配線が配置されたトランジスタアレイ基板の簡易的な回路図を示している。トランジスタアレイ基板は、Ｍ行Ｎ列（Ｍ及びＮは自然数）のマトリクス状に配置された複数の画素２０８を有している。各画素２０８は、コモン配線２１４に接続されている。また、複数の画素２０８が設けられた領域を、表示領域２０２と呼ぶ。
【００６８】
ゲートドライバ回路２０３は、各画素２０８の階調に対応するデータ信号を供給する行を選択するドライバ回路である。ゲートドライバ回路２０３に第１方向Ｄ１に延在するゲート線２１１が接続されている。ゲート線２１１は、各画素２０８にデータ信号を供給するドライバ回路である。データドライバ回路２０４に第２方向Ｄ２に延在するデータ線２１２が接続されている。データ線２１２は、各画素２０８に対応して設けられている。コモン配線２１４は、各画素２０８に共通する電圧が供給される配線である。また、コモン配線２１４は、第１方向Ｄ１に延在するコモン線２１３を介して各画素２０８に共通して接続されている。データドライバ回路２０４は、ゲートドライバ回路２０３によって選択された行の画素に対して、順次データ信号を供給する。
【００６９】
ゲートドライバ回路２０３及びデータドライバ回路２０４は、それぞれ配線を介してドライバＩＣ２０５に接続される。なお、データドライバ回路２０４は、ドライバＩＣ２０５の内部に設けられていてもよい。コモン配線２１４もドライバＩＣ２０５に接続される。ドライバＩＣ２０５は、端子を介してＦＰＣ２０６に接続される。ＦＰＣ２０６には外部機器と接続するための外部端子２０７が設けられている。
【００７０】
＜画素２０８の構成１＞
本実施形態では、表示装置として、トップエミッション型の有機ＥＬ表示装置である場合について説明する。図７は、画素２０８の断面図である。画素２０８は、基板３０１上に、第１実施形態に係るトランジスタ１１０と、発光素子３３０と、を少なくとも有する。
【００７１】
図７では、基板１０１とゲート電極１１１との間にアンダーコート層１０２が設けられている。アンダーコート層１０２を設けることにより、基板１０１から水分や水素が、酸化物半導体層１１３などに拡散することを抑制することができる。
【００７２】
トランジスタ１１０上には、酸化物絶縁層１１６が設けられている。また、酸化物絶縁層１１８上には、平坦化膜３１８が設けられている。平坦化膜３１８として、ポリイミド、ポリアミド、アクリル、エポキシ等を用いることができる。これらの材料は、溶液塗布法により膜を形成することが可能であり、平坦化効果が高いという特長がある。また、酸化物絶縁層１１６及び平坦化膜３１８には、開口部が設けられている。
【００７３】
平坦化膜３１８上に、透明導電層３１９、３２１が設けられている。透明導電層３１９は、開口部を介して、ソース電極又はドレイン電極１１５と接続されている。透明導電層３１９、３２１として、例えば、酸化インジウム系透明導電膜（例えばＩＴＯ）や、酸化亜鉛系透明導電膜（例えばＩＺＯ、ＺｎＯ）を用いることができる。透明導電層３１９、３２１上には、絶縁層３２２が設けられている。絶縁層３２２として、酸化シリコン膜又は窒化シリコン膜を用いることができる。
【００７４】
絶縁層３２２上には、画素電極３２３が設けられている。本実施形態では、画素電極３２３は、アノードとして機能する。例えば、トップエミッション型である場合、画素電極３２３として反射率の高い金属膜を用いることができる。または、画素電極３２３として、酸化インジウム系透明導電層（例えばＩＴＯ）や酸化亜鉛系透明導電層（例えばＩＺＯ、ＺｎＯ）等の仕事関数の高い透明導電層と金属膜との積層構造を用いることができる。ボトムエミッション型である場合、画素電極３２３として、上述した透明導電層を用いることができる。
【００７５】
画素電極３２３上には、絶縁層３２４が設けられる。絶縁層３２４として、ポリイミド系、ポリアミド系、アクリル系、エポキシ系、又はシロキサン系などの有機樹脂を用いることができる。絶縁層３２４は、画素電極３２３上の一部に開口部を有する。絶縁層３２４は、画素電極３２３の端部を覆うように設けられ、隣接する画素電極３２３を隔離する部材として機能する。このため、絶縁層３２４は、一般的に、「隔壁」、「バンク」とも呼ばれる。絶縁層３２４から露出された画素電極３２３の一部が、発光素子３３０の発光領域となる。絶縁層３２４の開口部は、内壁がテーパー形状となるように形成されることが好ましい。これにより、後に形成される有機層の形成時に、カバレッジ不良を低減することができる。絶縁層２３４は、画素電極３２３の端部を覆うだけでなく、平坦化膜３１８及び絶縁層３２２が有する開口部に起因する凹部を埋める充填材として機能させてもよい。
【００７６】
画素電極３２３上には、有機層３２５が設けられる。有機層３２５は、少なくとも有機材料で構成される発光層を有し、発光素子３３０の発光部として機能する。有機層３２５には、発光層以外に、電子注入層、電子輸送層、正孔注入層、正孔輸送層といった各種の電荷輸送層も含まれる。有機層３２５は、発光領域を覆うように、すなわち、発光領域における絶縁層３２４の開口部を覆うように設けられる。
【００７７】
本実施形態では、有機層３２５は、所望の色の光を発する発光層を含む。また、各画素電極上に、異なる発光層を有する有機層３２５を設ける。これにより、表示装置は、ＲＧＢの各色を表示することができる。つまり、本実施形態において、有機層３２５の発光層は、隣接する画素電極３２３の間では不連続である。また、各種の電荷輸送層は、隣接する画素電極３２３の間では連続する。有機層３２５には、公知の構造や公知の材料を用いることが可能であり、特に限定されない。また、有機層３２５は、白色光を発する発光層を有し、表示装置は、カラーフィルタを通してＲＧＢの各色を表示してもよい。この場合、有機層３２５は、絶縁層３２４上にも設けられていてもよい。
【００７８】
絶縁層３２４及び有機層３２５上には、対向電極３２６が設けられる。本実施形態では、対向電極３２６は、カソードとして機能する。本実施形態の表示装置２００は、トップエミッション型であるため、対向電極３２６として透明電極を用いる。透明電極を構成する薄膜としては、ＭｇＡｇ薄膜又は透明導電層（ＩＴＯやＩＺＯ）を用いる。対向電極３２６は、各画素間をまたいで、絶縁層３２４上にも設けられる。対向電極３２６は、表示領域の端部付近の周辺領域において下層の導電層を介して外部端子へと電気的に接続される。
【００７９】
本実施形態では、画素電極３２３（アノード）と、有機層３２５と、対向電極３２６（カソード）と、によって発光素子３３０が構成される。
【００８０】
対向電極３２６上に、無機絶縁層３３１、有機絶縁層３３２、及び無機絶縁層３３３が設けられている。無機絶縁層３３１、有機絶縁層３３２、及び無機絶縁層３３３は、発光素子３３０に水分や酸素が侵入することを防止するための封止膜として機能する。発光素子３３９上に封止膜を設けることにより、発光素子３３０に水分や酸素が侵入することを防止することができる。これにより、表示装置の信頼性を向上させることができる。
【００８１】
無機絶縁層３３１及び無機絶縁層３３３として、例えば、窒化シリコン（ＳｉｘＮｙ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、酸化アルミニウム（ＡｌｘＯｙ）、窒化アルミニウム（ＡｌｘＮｙ）、酸化窒化アルミニウム（ＡｌｘＯｙＮｚ）、窒化酸化アルミニウム（ＡｌｘＮｙＯｚ）等の膜などを用いることができる（ｘ、ｙ、ｚは任意の整数）。有機絶縁層３３２として、ポリイミド、アクリル、エポキシ、シリコーン、フッ素、シロキサンなどの有機樹脂を用いることができる。
【００８２】
無機絶縁層３３３上には、粘着材３３４を介して基板３３５が設けられている。粘着材３３４として、例えば、アクリル系、ゴム系、シリコーン系、ウレタン系などの粘着材を用いることができる。また、粘着材３３４には、カルシウムやゼオライトなどの吸湿物質が含まれていてもよい。粘着材３３４に吸湿物質が含まれることにより、表示装置２００の内部に水分が侵入した場合であっても、発光素子３３０に水分が到達することを遅らせることができる。
【００８３】
基板３３５は、ガラス基板、石英基板、フレキシブル基板（ポリイミド、ポリエチレンテレフタレート、ポリエチレンナフタレート、トリアセチルセルロース、環状オレフィン・コポリマー、シクロオレフィンポリマー、その他の可撓性を有する樹脂基板）を用いることができる。
【００８４】
また、粘着材３３４には、基板１０１と基板３３５との間の間隙を確保するためにスペーサを設けてもよい。このようなスペーサは、粘着材３３４に混ぜてもよいし、基板１０１上に樹脂等により形成してもよい。
【００８５】
表示装置２００の画素２０８に、本発明の一実施形態に係るトランジスタ１１０が用いられている。トランジスタ１１０は、特性の変動が抑制されている。したがって、表示装置２００の信頼性を向上させることができる。また、基板面内でのトランジスタ１１０の特性のばらつきが抑制されている。これにより、発光素子の階調制御が容易になる。
【００８６】
（第５実施形態）
本実施形態では、本発明の一実施形態に係る表示装置について、図６及び図８を参照して説明する。本実施形態では、図６に示す画素２０８として、液晶素子を用いる場合について説明する。また、画素２０８では、第１実施形態に係る半導体装置１００を用いる例について説明するが、第２実施形態及び第３実施形態の半導体装置１００Ａ及び半導体装置１００Ｂを用いてもよい。
【００８７】
＜画素２０８の構成２＞
本実施形態では、表示装置として、液晶表示装置である場合について説明する。図８は、画素２０８の断面図である。画素２０８は、基板３０１上に、第１実施形態に係るトランジスタ１１０と、液晶素子４３０と、を少なくとも有する。
【００８８】
トランジスタ１１０上には、酸化物絶縁層１１６が設けられている。また、酸化物絶縁層１１８上には、平坦化膜４１８が設けられている。平坦化膜４１８として、ポリイミド、ポリアミド、アクリル、エポキシ等を用いることができる。これらの材料は、溶液塗布法により膜を形成することが可能であり、平坦化効果が高いという特長がある。また、酸化物絶縁層１１６及び平坦化膜４１８には、開口部が設けられている。
【００８９】
平坦化膜４１８上に、画素電極４２１が設けられている。画素電極４２１として、例えば、酸化インジウム系透明導電膜（例えばＩＴＯ）や、酸化亜鉛系透明導電膜（例えばＩＺＯ、ＺｎＯ）を用いることができる。画素電極４２１は、開口部を介して、ソース電極又はドレイン電極１１５と接続されている。なお、画素電極４２１は、平面視したとき、画素ごとに分離され、かつ櫛歯状に設けられている。
【００９０】
画素電極４２１上には、絶縁層４２２が設けられている。絶縁層４２２として、酸化シリコン膜又は窒化シリコン膜を用いることができる。絶縁層４２２上には、共通電極４２３が設けられている。共通電極４２３として、画素電極４２１と同様の材料を用いることができる。また、共通電極４２３は、平面視したとき、各画素に跨って設けられ、かつトランジスタ１１０と重畳する領域に開口部が設けられている。
【００９１】
基板４２７には、カラーフィルタ４２６と、平坦化膜４２５が設けられている。また、平坦化膜４２５と、共通電極４２３との間には液晶層４２４が設けられている。
【００９２】
表示装置２００の画素２０８に、本発明の一実施形態に係るトランジスタ１１０が用いられている。トランジスタ１１０は、特性の変動が抑制されている。したがって、表示装置２００の信頼性を向上させることができる。また、基板面内でのトランジスタ１１０の特性のばらつきが抑制されている。
【実施例１】
【００９３】
本実施例では、本発明に係る半導体装置を作製し、基板面内におけるトランジスタのＩｄ−Ｖｇ特性のばらつきについて調査した結果について説明する。
【００９４】
まず、本実施例で作製した半導体装置５００について、図９Ａを参照して説明する。
【００９５】
図９Ａに示すように、半導体装置５００は、基板５０１上に、ゲート電極５１１と、ゲート電極５１１上のゲート絶縁膜５１２と、ゲート絶縁膜５１２上に、ゲート電極５１１と重畳する酸化物半導体層５１３と、酸化物半導体層５１３上のソース電極５１４及びドレイン電極５１５と、ソース電極５１４及びドレイン電極５１５上の酸化物絶縁層５１６と、を有する。また、ゲート電極５１１、ゲート絶縁膜５１２、酸化物半導体層５１３、ソース電極５１４及びドレイン電極５１５によって、トランジスタ５１０が構成される。
【００９６】
図９Ａに示す半導体装置５００の作製方法について説明する。まず、基板５０１上に、ゲート電極５１１を形成した。ゲート電極５１１として、ＤＣスパッタリング法により、２００ｎｍのＭｏＷを成膜し、パターンニングを行った。次に、ゲート電極５１１上に、ゲート絶縁膜５１２を形成した。ゲート絶縁膜５１２として、プラズマＣＶＤ法により、１５０ｎｍの窒化シリコン膜と１００ｎｍの酸化シリコン膜を成膜した。次に、ゲート絶縁膜５１２上に、ゲート電極５１１と重畳する酸化物半導体層５１３を形成した。酸化物半導体層５１３として、ゲート絶縁膜５１２上に、ＡＣスパッタリング法により、７５ｎｍのＩＧＺＯ膜を成膜し、パターニングを行った。次に、酸化物半導体層５１３上に、ソース電極５１４及びドレイン電極５１５を形成した。ソース電極５１４及びドレイン電極５１５として、酸化物半導体層５１３上に、スパッタリング法により、５０ｎｍのＴｉ、２００ｎｍのＡｌ、５０ｎｍのＴｉを積層成膜し、パターニングを行った。次に、ソース電極５１４及びドレイン電極５１５上に、酸化物絶縁層５１６を形成した。酸化物絶縁層５１６は、プラズマＣＶＤ法により、３００ｎｍの酸化シリコン膜を成膜した。
【００９７】
次に、酸化物絶縁層５１６上に、酸化物半導体層を形成した。酸化物半導体層は、ＡＣスパッタリング法により、３０ｎｍのＩＧＺＯ膜を成膜した。次に、酸化物絶縁層５１６及び酸化物半導体層に対して加熱処理を行った。加熱処理の条件は、乾燥空気雰囲気、３５０℃にて、３０分とした。最後に、酸化物半導体層を除去した。以上の工程により、トランジスタ５１０を含む半導体装置５００を形成した。基板５０１には、複数のトランジスタ５１０が形成された。
【００９８】
次に、比較例として作製した半導体装置６００について、図９Ｂを参照して説明する。
【００９９】
図９Ｂに示すように、半導体装置６００は、基板６０１上に、ゲート電極６１１と、ゲート電極６１１上のゲート絶縁膜６１２と、ゲート絶縁膜６１２上に、ゲート電極６１１と重畳する酸化物半導体層６１３と、酸化物半導体層６１３上のソース電極６１４、及びドレイン電極６１５と、ソース電極６１４、及びドレイン電極６１５上の酸化物絶縁層６１６と、を有する。また、ゲート電極６１１、ゲート絶縁膜６１２、酸化物半導体層６１３、ソース電極６１４、及びドレイン電極６１５によって、トランジスタ６１０が構成される。
【０１００】
図９Ｂに示す半導体装置６００の作製方法について説明する。半導体装置６００は、基板６０１上にゲート電極６１１、ゲート絶縁膜６１２、酸化物半導体層６１３、ソース電極６１４、ドレイン電極６１５、及び酸化物絶縁層６１６を形成する工程までは、半導体装置５００の基板５０１上にゲート電極５１１、ゲート絶縁膜５１２、酸化物半導体層５１３、ソース電極５１４、ドレイン電極５１５、及び酸化物絶縁層５１６を形成する工程と同じ条件で形成した。その後、酸化物半導体層を形成することなしに、加熱処理を行った。加熱処理の条件は、乾燥空気雰囲気、３５０℃にて、３０分とした。以上の工程により、トランジスタ６１０を含む半導体装置６００を形成した。基板６０１には、複数のトランジスタ５１０が形成された。
【０１０１】
基板５０１の面内におけるトランジスタ５１０のＩｄ−Ｖｇ特性のばらつきを調査した。基板５０１に形成された複数のトランジスタ５１０のうち、２００個のトランジスタ５１０について、Ｉｄ−Ｖｇ特性を測定した。図１０Ａに、基板５０１において、トランジスタ５１０のＩｄ−Ｖｇ特性を測定した箇所を示す。図１０Ａに示す×で示した箇所が、トランジスタ５１０のＩｄ−Ｖｇ特性を測定した箇所である。
【０１０２】
トランジスタ５１０のＩｄ−Ｖｇ特性の測定は、トランジスタ５１０のゲート電極５１１に印加する電圧（Ｖｇ）として、−１５Ｖから＋１５Ｖまで０．１Ｖステップで印加した。また、ソース電極５１４に印加する電圧（Ｖｓ）を０Ｖとし、ドレイン電極５１５に印加する電圧（Ｖｄ）を０．１Ｖ及び１０Ｖとした。Ｉｄ−Ｖｇ特性の測定は、室温で行った。
【０１０３】
基板６０１の面内におけるトランジスタ６１０のＩｄ−Ｖｇ特性のばらつきを調べた。基板６０１に形成された複数のトランジスタ６１０のうち、２００個のトランジスタ６１０について、Ｉｄ−Ｖｇ特性を測定した。図１０Ｂに、基板６０１において、トランジスタ６１０のＩｄ−Ｖｇ特性を測定した箇所を示す。図１０Ｂに示す×で示した箇所が、トランジスタ６１０のＩｄ−Ｖｇ特性を測定した箇所である。
【０１０４】
トランジスタ６１０のＩｄ−Ｖｇ特性の測定は、トランジスタ５１０のＩｄ−Ｖｇと特性の測定と同様の条件にて行った。
【０１０５】
図１１Ａ乃至図１１Ｄは、本実施例に係るトランジスタ５１０のＩｄ−Ｖｇ特性の結果である。図１１Ａは、領域５０１ａにおけるトランジスタ５１０のＩｄ−Ｖｇ特性の結果である。図１１Ｂは、領域５０１ｂにおけるトランジスタ５１０のＩｄ−Ｖｇ特性の結果である。図１１Ｃは、領域５０１ｃにおけるトランジスタ５１０のＩｄ−Ｖｇ特性の結果である。図１１Ｄは、領域５０１ｄにおけるトランジスタ５１０のＩｄ−Ｖｇ特性の結果である。２００個のトランジスタ５１０の閾値電圧の分布の平均値及び標準偏差（３σ）は、Ｖｔｈ＝０．４２Ｖ±０．４８Ｖ（３σ）であった。
【０１０６】
図１２Ａ乃至図１２Ｄは、比較例に係るトランジスタ６１０のＩｄ−Ｖｇ特性の結果である。図１２Ａは、領域６０１ａにおけるトランジスタ６１０のＩｄ−Ｖｇ特性の結果である。図１２Ｂは、領域６０１ｂにおけるトランジスタ６１０のＩｄ−Ｖｇ特性の結果である。図１２Ｃは、領域６０１ｃにおけるトランジスタ６１０のＩｄ−Ｖｇ特性の結果である。図１２Ｄは、領域６０１ｄにおけるトランジスタ６１０のＩｄ−Ｖｇ特性の結果である。２００個のトランジスタ６１０の閾値電圧の分布の平均値及び標準偏差（３σ）は、Ｖｔｈ＝０．３５Ｖ±１．０１Ｖ（３σ）であった。
【０１０７】
表１は、２００個のトランジスタ５１０及びトランジスタ６１０の閾値電圧Ｖｔｈと、電界効果移動度μＦＥ、サブスレッショルド値Ｓ値について、平均値及び標準偏差（σ）を調査した結果である。
【０１０８】
【表１】
2019121696.tif 000003
【０１０９】
図１２Ａ乃至図１２Ｄに示すように、比較例に係るトランジスタ６１０では、基板６０１の領域６０１ａ〜６０１ｂのいずれにおいても、トランジスタ６１０の特性のばらつきが大きいことが確認された。これに対し、図１１Ａ乃至図１１Ｄに示すように、本実施例に係るトランジスタ５１０では、基板５０１の領域５０１ａ〜５０１ｂのいずれにおいても、トランジスタ５１０の特性のばらつきが小さいことが確認された。
【０１１０】
以上の結果により、本発明に係る半導体装置は、基板面内においてトランジスタの特性のばらつきが小さくなることが示された。
【実施例２】
【０１１１】
本実施例では、本発明に係る半導体装置を作製し、トランジスタの信頼性評価を行った結果について説明する。
【０１１２】
実施例１に示す半導体装置５００と同じ構成及び条件で本実施例に係る半導体装置５００を作製した。また、実施例１に示す半導体装置６００と同じ構成及び条件で比較例に係る半導体装置６００を作製した。
【０１１３】
次に、作製した半導体装置５００及び半導体装置６００に対して、バイアス−熱ストレス試験（以下、ＧＢＴ試験と呼ぶ。）を行った。本実施例におけるＧＢＴ試験としては、ゲート電圧（Ｖｇ）を＋３０Ｖとして、ドレイン電圧（Ｖｄ）とソース電圧（Ｖｓ）を０Ｖとし、ストレス温度を６０℃、測定環境はダークとした。また、ストレス時間０ｓｅｃ、１００ｓｅｃ、５００ｓｅｃ、１０００ｓｅｃ、１５００ｓｅｃ、２０００ｓｅｃ、３６００ｓｅｃにおいて、それぞれトランジスタ５１０及びトランジスタ６１０のＩｄ−Ｖｇ特性を測定した。
【０１１４】
図１３Ａは、基板５０１の中央の測定点５０２ａにおけるトランジスタ５１０のＩｄ−Ｖｇ特性の結果である。図１３Ｂは、基板５０１の中央の測定点５０２ａにおけるトランジスタ５１０の閾値電圧Ｖｔｈの時間依存性を示すグラフである。図１４Ａは、基板５０１の領域５０１ａの中央の測定点５０２ｂにおけるトランジスタ５１０のＩｄ−Ｖｇ特性の結果である。図１４Ｂは、基板５０１の領域５０１ａの中央の測定点５０２ｂにおけるトランジスタ５１０の閾値電圧Ｖｔｈの時間依存性を示すグラフである。図１５Ａは、基板５０１の領域５０１ａの端の測定点５０２ｃにおけるトランジスタ５１０のＩｄ−Ｖｇ特性の結果である。図１５Ｂは、基板５０１の領域５０１ａの端の測定点５０２ｃにおけるトランジスタ５１０の閾値電圧Ｖｔｈの時間依存性を示すグラフである。なお、図１３Ａ、図１４Ａ、図１５Ａにおいて、０ｓｅｃ、１５００ｓｅｃ、３６００ｓｅｃのトランジスタ５１０のＩｄ−Ｖｇ特性をそれぞれ示している。
【０１１５】
図１６Ａは、基板６０１の中央の測定点６０２ａにおけるトランジスタ６１０のＩｄ−Ｖｇ特性の結果である。図１６Ｂは、基板６０１の中央の測定点６０２ａにおけるトランジスタ６１０の閾値電圧Ｖｔｈの時間依存性を示すグラフである。図１７Ａは、基板６０１の領域６０１ａの中央の測定点６０２ｂにおけるトランジスタ６１０のＩｄ−Ｖｇ特性の結果である。図１７Ｂは、基板６０１の領域６０１ａの中央の測定点６０２ｂにおけるトランジスタ６１０の閾値電圧Ｖｔｈの時間依存性を示すグラフである。図１８Ａは、基板６０１の領域６０１ａの端の測定点６０２ｃにおけるトランジスタ６１０のＩｄ−Ｖｇ特性の結果である。図１８Ｂは、基板６０１の領域６０１ａの端の測定点６０２ｃにおけるトランジスタ６１０の閾値電圧Ｖｔｈの時間依存性を示すグラフである。なお、図１６Ａ、図１７Ａ、図１８Ａにおいて、０ｓｅｃ、１５００ｓｅｃ、３６００ｓｅｃのトランジスタ６１０のＩｄ−Ｖｇ特性をそれぞれ示している。
【０１１６】
表１は、各測定点５０２ａ〜５０２ｃ、６０２ａ〜６０２ｃにおける閾値電圧の変動値ΔＶｔｈを示す。
【０１１７】
【表２】
2019121696.tif 000004
【０１１８】
比較例１に係るトランジスタ６１０について、測定点６０２ａ〜６０２ｃでは、３６００ｓｅｃ後の閾値電圧ΔＶｔｈは２Ｖ〜７Ｖ変動することが示された。これに対し、実施例に係るトランジスタ５１０では、について、測定点５０２ａ〜５０２ｃでは、３６００ｓｅｃ後の閾値電圧ΔＶｔｈは１Ｖ程度しか変動しないことが示された。これにより、本実施例に係るトランジスタでは、比較例に係るトランジスタと比較して、トランジスタの閾値電圧の変動が小さくなることが確認できた。
【０１１９】
以上の結果により、本発明に係る半導体装置は、トランジスタの信頼性を向上させることができることが示された。
【図１Ａ】
2019121696.tif 000005
【図１Ｂ】
2019121696.tif 000006
【図２Ａ】
2019121696.tif 000007
【図２Ｂ】
2019121696.tif 000008
【図２Ｃ】
2019121696.tif 000009
【図２Ｄ】
2019121696.tif 000010
【図２Ｅ】
2019121696.tif 000011
【図２Ｆ】
2019121696.tif 000012
【図２Ｇ】
2019121696.tif 000013
【図３Ａ】
2019121696.tif 000014
【図３Ｂ】
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【図４Ａ】
2019121696.tif 000016
【図４Ｂ】
2019121696.tif 000017
【図５Ａ】
2019121696.tif 000018
【図５Ｂ】
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【図６】
2019121696.tif 000020
【図７】
2019121696.tif 000021
【図８】
2019121696.tif 000022
【図９Ａ】
2019121696.tif 000023
【図９Ｂ】
2019121696.tif 000024
【図１０Ａ】
2019121696.tif 000025
【図１０Ｂ】
2019121696.tif 000026
【図１１Ａ】
2019121696.tif 000027
【図１１Ｂ】
2019121696.tif 000028
【図１１Ｃ】
2019121696.tif 000029
【図１１Ｄ】
2019121696.tif 000030
【図１２Ａ】
2019121696.tif 000031
【図１２Ｂ】
2019121696.tif 000032
【図１２Ｃ】
2019121696.tif 000033
【図１２Ｄ】
2019121696.tif 000034
【図１３Ａ】
2019121696.tif 000035
【図１３Ｂ】
2019121696.tif 000036
【図１４Ａ】
2019121696.tif 000037
【図１４Ｂ】
2019121696.tif 000038
【図１５Ａ】
2019121696.tif 000039
【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
2019121696.tif 000042
【図１７Ａ】
2019121696.tif 000043
【図１７Ｂ】
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【図１８Ａ】
2019121696.tif 000045
【図１８Ｂ】
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