(57)【要約】【課題】エミッタ抵抗の増大を抑制することができ、高出力動作に適した構成を有する半導体装置を提供する。【解決手段】複数の単位トランジスタが、基板の表面に、第１の方向に並んで配置されている。単位トランジスタに対応して入力容量素子が配置されている。単位トランジスタのエミッタ層にエミッタ共通配線が接続されている。エミッタ共通配線と重なる位置に、エミッタ共通配線から基板の裏面まで達するビアホールが設けられている。単位トランジスタのコレクタ層にコレクタ共通配線が接続されている。複数の入力容量素子、エミッタ共通配線、複数の単位トランジスタ、及びコレクタ共通配線が、この記載順に第２の方向に並んで配置されている。複数の入力容量素子と、対応する単位トランジスタのベース層とを接続するベース配線が、エミッタ共通配線と物理的に接触することなく交差している。【選択図】図１
2019121735.tif 000002
【特許請求の範囲】
【請求項１】
基板の第１の面に、第１の方向に並んで配置され、ベース層、エミッタ層、コレクタ層を有する複数の単位トランジスタと、
複数の前記単位トランジスタの各々に対応して配置され、対応する前記単位トランジスタのベース層に接続された入力容量素子と、
複数の前記単位トランジスタのエミッタ層に接続されたエミッタ共通配線と、
前記エミッタ共通配線と重なる位置に設けられ、前記エミッタ共通配線から前記基板の前記第１の面とは反対側の第２の面まで達するビアホールと、
複数の前記単位トランジスタのコレクタ層に接続されたコレクタ共通配線と
を有し、
複数の前記入力容量素子が配置された入力容量領域、前記エミッタ共通配線、複数の前記単位トランジスタが配置されたトランジスタ領域、及び前記コレクタ共通配線が、この記載順に前記第１の方向と交差する第２の方向に並んで配置されており、複数の前記入力容量素子と、対応する前記単位トランジスタのベース層とを接続するベース配線が、前記エミッタ共通配線と物理的に接触することなく交差している半導体装置。
【請求項２】
前記ベース配線と前記エミッタ共通配線との交差箇所において、前記ベース配線が絶縁膜を介して前記エミッタ共通配線の上に配置されている請求項１に記載の半導体装置。
【請求項３】
複数の前記入力容量素子は、前記ベース配線に接続された下層電極と、前記下層電極の上に絶縁膜を介して配置された上層電極とを含み、
前記下層電極が配置された配線層より上の配線層に配置され、前記上層電極に入力信号を供給する入力信号配線を、さらに有する請求項１または２に記載の半導体装置。
【請求項４】
さらに、
前記下層電極にそれぞれ接続された複数の抵抗素子と、
前記下層電極と同一の配線層に配置され、前記抵抗素子及び前記下層電極を介して前記単位トランジスタのベースにバイアスを供給するバイアス配線と
を有し、
前記抵抗素子が配置された層と、前記下層電極及び前記バイアス配線が配置された層との間には絶縁膜が配置されていない請求項３に記載の半導体装置。
【請求項５】
さらに、
複数の前記単位トランジスタの各々のコレクタ層を前記コレクタ共通配線に接続し、前記コレクタ共通配線より下層の配線層に配置されたコレクタ配線と、
複数の前記単位トランジスタの各々のエミッタ層を、前記コレクタ配線の上を通って前記エミッタ共通配線に接続するエミッタ配線と
を有する請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
さらに、前記エミッタ共通配線と同一の配線層に配置されて前記エミッタ共通配線と一体の導体パターンで形成され、複数の前記単位トランジスタのエミッタ層に接続されたエミッタ配線を有し、
前記ベース配線は、前記エミッタ配線の上を通過して、対応する前記単位トランジスタのベース層に接続されている請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
スマートフォンの進化に伴い、移動通信システムの通信速度の向上が求められている。通信速度の向上を図る技術として、複数のバンドのキャリアを束ねるキャリアアグリゲーションと呼ばれる技術が導入されている。複数の国や地域で使用するグローバル端末にキャリアアグリゲーションを適用する場合、携帯端末の無線周波数用のパワーアンプ、フィルタ、スイッチ等を含むフロントエンドが複雑な構成となり、フロントエンド部分での損失が大きくなる。携帯端末に求められる必要十分な送信電力を得るために、送信信号を増幅するパワーアンプに求められる出力電力が高くなってきている。
【０００３】
また、移動通信システムで使用される周波数が高くなる従い、一つの基地局がカバーする範囲が狭くなってきている。一つの基地局で広い範囲をカバーするために、携帯端末の出力電力を高めた高出力端末（ＨＰＵＥ）が望まれている。ＨＰＵＥに対応するために、携帯端末のパワーアンプに、さらに大きな電力を出力することが求められている。
【０００４】
下記の特許文献１に、複数のトランジスタを均一に動作させ、低消費電力及び良好な歪特性を実現する電力増幅器が開示されている。特許文献１に開示された電力増幅器は、高周波信号が入力される整合容量と、複数のトランジスタが所定の方向に並んで配置されているトランジスタ列とを備えている。整合容量は上層電極及び下層電極を有する。トランジスタ列は、整合容量の下層電極から出力される高周波信号を増幅する。
【０００５】
トランジスタ列に隣り合う領域において、トランジスタ列の両端からほぼ等しい距離に、エミッタに接続される接地されたビアホールが形成されている。整合容量の下層電極は、ビアホールを挟んで高周波信号が均等に分配されるように配置されたマイクロストリップ線路であり、複数のトランジスタのベース端子に接続される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−１０９３２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に開示された電力増幅器においては、整合容量の下層電極が、複数のトランジスタが並ぶ方向にビアホールを挟んで配置される。この下層電極が配置された領域には、ビアホールを配置することができない。このため、ビアホールの個数が制限される。ビアホールから遠いトランジスタのエミッタ抵抗が大きくなってしまい、利得等の特性の向上を図ることが困難である。
【０００８】
本発明の目的は、コレクタ抵抗を増大させることなくエミッタ抵抗を低減させることができ、高出力動作に適した構成を有する半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一観点による半導体装置は、
基板の第１の面に、第１の方向に並んで配置され、ベース層、エミッタ層、コレクタ層を有する複数の単位トランジスタと、
複数の前記単位トランジスタの各々に対応して配置され、対応する前記単位トランジスタのベース層に接続された入力容量素子と、
複数の前記単位トランジスタのエミッタ層に接続されたエミッタ共通配線と、
前記エミッタ共通配線と重なる位置に設けられ、前記エミッタ共通配線から前記基板の前記第１の面とは反対側の第２の面まで達するビアホールと、
複数の前記単位トランジスタのコレクタ層に接続されたコレクタ共通配線と
を有し、
複数の前記入力容量素子が配置された入力容量領域、前記エミッタ共通配線、複数の前記単位トランジスタが配置されたトランジスタ領域、及び前記コレクタ共通配線が、この記載順に前記第１の方向と交差する第２の方向に並んで配置されており、複数の前記入力容量素子と、対応する前記単位トランジスタのベース層とを接続するベース配線が、前記エミッタ共通配線と物理的に接触することなく交差している。
【発明の効果】
【００１０】
入力容量素子が、ビアホールの配置の妨げにならない。このため、ビアホールから単位トランジスタまでの距離を短くすることが可能である。その結果、コレクタ抵抗を増大させることなくエミッタ抵抗を低減させることが可能になるため、出力電力の低下を抑制し、利得の向上を図ることが可能になる。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１実施例による半導体装置の平面的な配置を模式的に表した図である。
【図２】図２は、第１実施例による半導体装置の平面図である。
【図３】図３Ａ及び図３Ｂは、それぞれ図２の一点鎖線３Ａ−３Ａにおける断面図、及び一点鎖線３Ｂ−３Ｂにおける断面図である。
【図４】図４は、第２実施例による半導体装置の平面図である。
【図５】図５Ａ及び図５Ｂは、それぞれ図４の一点鎖線５Ａ−５Ａ、及び一点鎖線５Ｂ−５Ｂにおける断面図である。
【図６】図６は、比較例による半導体装置の平面図である。
【発明を実施するための形態】
【００１２】
［第１実施例］
図１から図３Ｂまでの図面を参照して、第１実施例による半導体装置について説明する。
図１は、第１実施例による半導体装置の平面的な配置を模式的に表した図である。第１実施例による半導体装置は、半導体からなる基板を含み、この基板に複数の能動素子、受動素子、及び配線が形成されている。基板の一方の第１の面をｘｙ面とし、第１の面の法線方向をｚ軸の正の向きとするｘｙｚ直交座標系を定義する。
【００１３】
基板の第１の面に、ベース層、エミッタ層、コレクタ層を有する複数の単位トランジスタ２０がｙ軸方向に並んで配置されている。  複数の単位トランジスタ２０のそれぞれに対応して入力容量素子３０が配置されている。複数の入力容量素子３０もｙ軸方向に並んで配置されており、それぞれ、対応する単位トランジスタ２０のベース層に接続されている。
【００１４】
複数の単位トランジスタ２０のエミッタ層及びコレクタ層が、それぞれエミッタ共通配線１１及びコレクタ共通配線１３に接続されている。エミッタ共通配線１１と重なる位置に複数のビアホール４０が配置されている。ビアホール４０の各々は、エミッタ共通配線１１から基板の第１の面とは反対側の第２の面まで達する。基板の第２の面にはグランドプレーンが配置されている。エミッタ共通配線１１は、ビアホール４０内を経由して、基板の第２の面に形成されたグランドプレーンに接続されている。
【００１５】
図１に示すように、複数の入力容量素子３０が配置された入力容量領域１０、エミッタ共通配線１１、複数の単位トランジスタ２０が配置されたトランジスタ領域１２、及びコレクタ共通配線１３が、この記載順にｘ軸方向に並んで配置されている。
【００１６】
複数の入力容量素子３０の一方の電極が、それぞれベース配線２３Ｂを介して、対応する単位トランジスタ２０のベース層に接続されている。ベース配線２３Ｂは、エミッタ共通配線１１と物理的に接触することなく、エミッタ共通配線１１と交差している。ベース配線２３Ｂは、エミッタ共通配線１１に電気的に短絡されることなく、エミッタ共通配線１１と交差する。複数の入力容量素子３０の他方の電極が、共通の入力信号配線３３に接続されている。高周波入力信号が、入力信号配線３３、入力容量素子３０及びベース配線２３Ｂを介して単位トランジスタ２０の各々のベース層に供給される。
【００１７】
複数の入力容量素子３０の、単位トランジスタ２０に接続された電極が、それぞれ抵抗素子３２を介して共通のバイアス配線３４に接続されている。バイアス電流またはバイアス電圧がバイアス配線３４及び抵抗素子３２を介して単位トランジスタ２０のベース層に供給される。
【００１８】
このように、第１実施例による半導体装置は、相互に並列に接続された複数の単位トランジスタ２０を含み、例えば、パワーアンプの出力段に用いられる。
【００１９】
図２は、第１実施例による半導体装置の平面図である。入力容量領域１０、エミッタ共通配線１１、トランジスタ領域１２、及びコレクタ共通配線１３が、この記載順にｘ軸方向に並んで配置されている。
【００２０】
トランジスタ領域１２内に、複数の活性領域２１がｙ軸方向に並んで配置されており、複数の活性領域２１内に、それぞれ単位トランジスタ２０（図１）が配置されている。単位トランジスタ２０は、例えばコレクタ層、ベース層、及びエミッタ層を含むヘテロ接合バイポーラトランジスタである。
【００２１】
基板の上に、少なくとも２層の金属配線層が配置されている。活性領域２１内に、１層目の配線層に含まれるコレクタ配線２２Ｃ、ベース配線２２Ｂ、及びエミッタ配線２２Ｅが配置されている。コレクタ配線２２Ｃ及びエミッタ配線２２Ｅは、それぞれ一対の導体パターンで構成されている。１層目のベース配線２２Ｂは、活性領域２１内の、エミッタ共通配線１１に近い側（図２において左側）に配置されている。１層目のベース配線２２Ｂの下に、ベース層にオーミックに接続されたベース電極が配置されている。ベース電極は、１層目のベース配線２２Ｂと重なる領域から、エミッタ共通配線１１とは反対の側（図２において右側）に向かって、ｘ軸と平行に延びる。
【００２２】
１層目のエミッタ配線２２Ｅの一対の導体パターンは、ｘ軸方向に長いベース電極の隣（図２においては上側と下側）に、それぞれ配置されている。エミッタ配線２２Ｅを構成する導体パターンも、ｘ軸方向に長い平面形状を有する。１層目のエミッタ配線２２Ｅの一対の導体パターンの下に、それぞれエミッタ層とオーミックに接続されたエミッタ電極が配置されている。
【００２３】
１層目のコレクタ配線２２Ｃの一対の導体パターンは、１層目のエミッタ配線２２Ｅの隣（図２においては上側と下側）に、それぞれ配置されている。１層目のコレクタ配線２２Ｃの下に、コレクタ層とオーミックに接続されたコレクタ電極が配置されている。
【００２４】
トランジスタ領域１２の一方の側（図２において右側）に、２層目の配線層に含まれるコレクタ共通配線１３が配置されている。コレクタ共通配線１３は、複数の単位トランジスタ２０の１層目のコレクタ配線２２Ｃの一部分に重なっており、重なり部分に設けられた層間接続ビアにより１層目のコレクタ配線２２Ｃに接続されている。コレクタ共通配線１３を覆う保護膜に開口が設けられてコレクタ共通配線１３の一部が露出する。この露出した部分が、外部回路と接続するためのコレクタ用のパッド６０となる。
【００２５】
１層目のエミッタ配線２２Ｅに重なるように２層目のエミッタ配線２３Ｅが配置されている。２層目のエミッタ配線２３Ｅは、１層目のエミッタ配線２２Ｅとの重なり部分に設けられた層間接続ビアを介して１層目のエミッタ配線２２Ｅに接続されている。
【００２６】
２層目のエミッタ配線２３Ｅは、単位トランジスタ２０の各々の１層目のエミッタ配線２２Ｅを構成する一方の導体パターンから、ベース電極の上方を通って他方の導体パターンまで達する部分を含む。さらに、２層目のエミッタ配線２３Ｅは、複数の活性領域２１に亘ってｙ軸方向に延びる部分を有し、複数の単位トランジスタ２０のエミッタ電極を相互に接続している。２層目のエミッタ配線２３Ｅのｙ軸方向に延びる部分は、１層目のコレクタ配線２２Ｃと部分的に重なる。
【００２７】
２層目のエミッタ配線２３Ｅは、ｙ軸方向に延びる部分からエミッタ共通配線１１に向かって櫛歯状に延びる複数の櫛歯部分を含む。２層目のエミッタ配線２３Ｅの櫛歯部分の先端が、エミッタ共通配線１１に重なっており、重なり部分に設けられた層間接続ビアを介してエミッタ共通配線１１に接続されている。
【００２８】
エミッタ共通配線１１に重なるように、複数のビアホール４０が配置されている。複数のビアホール４０は、例えばエミッタ共通配線１１が延びる方向（ｙ軸方向）に並んで配置されている。また、例えば２つの単位トランジスタ２０に対して１個のビアホール４０が配置され、ｙ軸方向に関して、２つの単位トランジスタ２０の中央にビアホール４０が配置されている。
【００２９】
エミッタ共通配線１１から見てトランジスタ領域１２とは反対側の入力容量領域１０に、複数の入力容量素子３０が配置されている。入力容量素子３０は、１層目の配線層に含まれる下層電極３０Ｌと、２層目の配線層に含まれる上層電極３０Ｕと、両者の間に配置された絶縁体膜で構成される。
【００３０】
２層目の配線層に含まれる複数のベース配線２３Ｂが、エミッタ共通配線１１と交差する。２層目のベース配線２３Ｂの一端は、下層電極３０Ｌの一部分と重なっており、重なり部分に設けられた層間接続ビアを介して下層電極３０Ｌに接続されている。２層目のベース配線２３Ｂの他端は、１層目のベース配線２２Ｂと重なっており、重なり部分に設けられた層間接続ビアを介して１層目のベース配線２２Ｂに接続されている。
【００３１】
２層目のエミッタ配線２３Ｅの櫛歯部分は、２層目のベース配線２３Ｂを避けるように配置されている。例えば、２層目のエミッタ配線２３Ｅの櫛歯部分と、２層目のベース配線２３Ｂとが、ｙ軸方向に交互に配置されている。
【００３２】
１層目のエミッタ配線２２Ｅと重なる領域の２層目のエミッタ配線２３Ｅをｘ軸方向に延ばした延長線上には、２層目のベース配線２３Ｂが配置されている。このため、１層目のエミッタ配線２２Ｅと重なる領域からエミッタ共通配線１１に向かって２層目のエミッタ配線２３Ｅを直線的に延ばすことはできない。
【００３３】
２層目のエミッタ配線２３Ｅは、１層目のエミッタ配線２２Ｅと重なる部分から、２層目のベース配線２３Ｂをｙ軸方向に避けて、１層目のコレクタ配線２２Ｃの上を通過し、櫛歯部分に連続する。単位トランジスタ２０からビアホール４０までの直線距離は、複数の単位トランジスタ２０の間で一定であり、２層目のエミッタ配線２３Ｅの配線長も一定である。
【００３４】
複数の入力容量素子３０の下層電極３０Ｌは、それぞれ１層目の配線層に含まれる抵抗素子３２を介して、１層目の配線層に含まれる共通のバイアス配線３４に接続されている。下層電極３０Ｌと抵抗素子３２とは、同一の１層目の配線層に配置されており、両者の間に層間絶縁膜は配置されていない。複数の入力容量素子３０の上層電極３０Ｕは、２層目の配線層に含まれる入力信号配線３３に連続している。
【００３５】
図３Ａ及び図３Ｂは、それぞれ図２の一点鎖線３Ａ−３Ａにおける断面図、及び一点鎖線３Ｂ−３Ｂにおける断面図である。半絶縁性の化合物半導体、例えばＧａＡｓからなる基板５０の上に、ｎ型のサブコレクタ層５１がエピタキシャル成長されている。単位トランジスタ２０が配置される活性領域２１以外のサブコレクタ層５１はイオン注入により絶縁化されている。
【００３６】
活性領域２１の一部の領域の上に、コレクタ層５２及びベース層５３が積層されている。ベース層５３の上にベース電極５５Ｂが配置されており、ベース電極５５Ｂの両側にエミッタ層５４（図３Ｂ）が配置されている。コレクタ層５２、ベース層５３、及びエミッタ層５４によりヘテロ接合バイポーラトランジスタが構成される。
【００３７】
コレクタ層５２の両側の活性領域２１の上に、それぞれコレクタ電極５５Ｃ（図３Ｂ）が配置されている。エミッタ層５４の上に、エミッタ電極５５Ｅ（図３Ｂ）が配置されている。コレクタ電極５５Ｃは、サブコレクタ層５１の活性領域２１を経由してコレクタ層５２にオーミックに接続される。ベース電極５５Ｂ及びエミッタ電極５５Ｅは、それぞれベース層５３及びエミッタ層５４にオーミックに接続される。
【００３８】
１層目の配線層に、ベース配線２２Ｂ（図３Ａ）、エミッタ配線２２Ｅ（図３Ｂ）、コレクタ配線２２Ｃ（図３Ｂ）、エミッタ共通配線１１（図３Ａ）、入力容量素子３０の下層電極３０Ｌ（図３Ａ）、抵抗素子３２（図３Ａ）、及びバイアス配線３４（図３Ａ）が配置されている。ベース配線２２Ｂは、ベース電極５５Ｂの端部（図３Ａにおいて左端）に接続されている。エミッタ共通配線１１は、ビアホール４０内を経由して、基板５０の裏面に配置されたグランドプレーン５７に接続されている。入力容量素子３０の下層電極３０Ｌは、抵抗素子３２を介してバイアス配線３４に接続されている。
【００３９】
１層目のコレクタ配線２２Ｃはコレクタ電極５５Ｃに接続されている。１層目のエミッタ配線２２Ｅ（図３Ｂ）はエミッタ電極５５Ｅに接続されている。
【００４０】
２層目の配線層に、ベース配線２３Ｂ（図３Ａ）、エミッタ配線２３Ｅ（図３Ｂ）、コレクタ共通配線１３（図３Ａ）、入力容量素子３０の上層電極３０Ｕ（図３Ａ）、及び入力信号配線３３（図３Ａ）が配置されている。２層目のベース配線２３Ｂと、１層目のエミッタ共通配線１１との交差箇所において、両者の間に層間絶縁膜が配置されており、両者が相互に絶縁されている。２層目のベース配線２３Ｂは、エミッタ共通配線１１の上を通過して、下層電極３０Ｌと１層目のベース配線２２Ｂとを接続している。２層目のエミッタ配線２３Ｅは、ベース電極５５Ｂの上を通過して、１層目のエミッタ配線２２Ｅの一対の導体パターンを相互に接続している。
【００４１】
次に、第１実施例による半導体装置の構成を採用することにより得られる優れた効果について説明する。
【００４２】
入力容量素子３０を単位トランジスタ２０に近づけるために、入力容量素子３０とエミッタ共通配線１１とを、ｘ軸方向に関してほぼ同じ位置に配置すると、入力容量素子３０を避けてビアホール４０を配置しなければならない。このため、単位トランジスタ２０からビアホール４０までのエミッタ配線長のばらつきが大きくなる。ビアホール４０までのエミッタ配線長の長い単位トランジスタ２０については、エミッタ抵抗が大きくなる。このため、トランジスタの利得等の特性が低下してしまう。
【００４３】
第１実施例では、ｘ軸方向に関して、入力容量領域１０（図１、図２）とトランジスタ領域１２との間にエミッタ共通配線１１が配置されている。このため、入力容量素子３０（図２）の配置に制限されることなく、エミッタ共通配線１１と重なるようにビアホール４０を配置することができる。例えば、２つの単位トランジスタ２０に対して１つのビアホール４０を配置し、単位トランジスタ２０からビアホール４０までのエミッタ配線の長さを短く、かつ一定にすることができる。その結果、エミッタ抵抗の増大が抑制され、利得等の特性の低下を抑制することができる。
【００４４】
入力容量素子３０と単位トランジスタ２０との間にエミッタ共通配線１１を配置しても、エミッタ共通配線１１の上の２層目のベース配線２３Ｂにより、入力容量素子３０と単位トランジスタ２０のベース電極５５Ｂ（図３Ｂ）とを接続することができる。２層目のベース配線２３Ｂよりエミッタ共通配線１１を相対的に下層に配置することにより、２層目のベース配線２３Ｂとビアホール４０とを、平面視において重ねて配置することができる。
【００４５】
２層目のベース配線２３Ｂにより入力容量素子３０とベース電極５５Ｂとを接続すると、２層目のエミッタ配線２３Ｅ（図２）を１層目のエミッタ配線２２Ｅと重なった領域からエミッタ共通配線１１に向けて直線的に延ばすことが困難になる。第１実施例では、２層目のエミッタ配線２３Ｅが、１層目のエミッタ配線２２Ｅと重なった領域からｙ軸方向に延伸し、１層目のコレクタ配線２２Ｃの上を通過した後、エミッタ共通配線１１に向かって延びている。このような平面形状を採用することにより、エミッタ電極５５Ｅ（図３Ｂ）をエミッタ共通配線１１に接続することができる。
【００４６】
第１実施例では、単位トランジスタ２０のベース層５３に接続された入力容量素子３０の下層電極３０Ｌ（図２）が、単位トランジスタ２０ごとに配置されている。このため、単位トランジスタ２０ごとに、バラスト抵抗として機能する抵抗素子３２（図２）を配置することができる。
【００４７】
次に、第１実施例による半導体装置の構成を採用することにより得られる優れた効果を、図６に示した比較例による半導体装置と比較して説明する。
【００４８】
図６は、比較例による半導体装置の平面図である。第１実施例（図２）では、入力容量領域１０とトランジスタ領域１２との間にエミッタ共通配線１１が配置されている。これに対し比較例では、トランジスタ領域１２の一方の側（図６において左側）に入力容量領域１０が配置され、他方の側（図６において右側）にエミッタ共通配線１１が配置されている。このため、入力容量素子３０の下層電極３０Ｌをベース電極５５Ｂに、２層目の配線層を介することなく、直接接続することができる。さらに、エミッタ共通配線１１を、２層目の配線層を介することなくエミッタ電極５５Ｅ（図３Ｂ）に直接接続することができる。
【００４９】
２層目の配線層に設けられるコレクタ共通配線１３は、１層目の配線層に設けられるエミッタ共通配線１１に重ねて配置することができる。ところが、ビアホール４０とコレクタ用のパッド６０とを重ねることは、製造プロセスの観点から好ましくない。このため、コレクタ用のパッド６０は、ビアホール４０がｙ軸方向に並んでいる領域を避けて、単位トランジスタ２０から見て遠い位置に配置しなければならない。従って、コレクタ電極５５Ｃ（図３Ｂ）からコレクタ用のパッド６０までの配線長が長くなってしまう。その結果、トランジスタの出力電力が低下してしまう。
【００５０】
第１実施例（図２）では、トランジスタ領域１２とコレクタ共通配線１３との間にエミッタ共通配線１１及びビアホール４０が配置されていないため、コレクタ電極５５Ｃ（図３Ｂ）とコレクタ用のパッド６０とを近づけることができる。その結果、トランジスタの出力電力の低下を抑制することができる。
【００５１】
［第２実施例］
次に、図４、図５Ａ及び図５Ｂを参照して第２実施例による半導体装置について説明する。以下、第１実施例による半導体装置と共通の構成については説明を省略する。
【００５２】
図４は、第２実施例による半導体装置の平面図である。図５Ａ及び図５Ｂは、それぞれ図４の一点鎖線５Ａ−５Ａ、及び一点鎖線５Ｂ−５Ｂにおける断面図である。第１実施例（図２）では、１層目のベース配線２２Ｂが（図３Ａ）がベース電極５５Ｂのエミッタ共通配線１１側の端部に配置されていた。第２実施例では、１層目のベース配線２２Ｂ（図４、図５Ａ）が、ベース電極５５Ｂ（図５Ａ）のエミッタ共通配線１１とは反対側の端部に配置されている。
【００５３】
２層目のベース配線２３Ｂ（図５Ａ）は、エミッタ共通配線１１の上を通過し、さらにベース電極５５Ｂ及び１層目のエミッタ配線２２Ｅの上を通過して、１層目のベース配線２２Ｂに接続される。ベース電極５５Ｂの中央部分からエミッタ共通配線１１までの領域には、１層目のベース配線２２Ｂが配置されていない。エミッタ共通配線１１（図４、図５Ａ）から、ベース電極５５Ｂ及びエミッタ電極５５Ｅ（図５Ｂ）と重なる領域まで１層目のエミッタ配線２２Ｅが延びている。エミッタ共通配線１１と１層目のエミッタ配線２２Ｅとは、一体の導体パターンで構成される。
【００５４】
次に、第２実施例による半導体装置の構成を採用することにより得られる優れた効果について説明する。
【００５５】
第２実施例では、第１実施例と同様に、入力容量素子３０の配置の影響を受けることなくビアホール４０を配置することができる。さらに、第２実施例では、１層目のエミッタ配線２２Ｅを、エミッタ電極５５Ｅ（図５Ｂ）と重なる領域からエミッタ共通配線１１まで直線的に最短距離で接続することができる。このため、グランドプレーン５７（図５Ａ、図５Ｂ）からビアホール４０内を経由してエミッタ電極５５Ｅまでの配線の抵抗及びインダクタンスを低減させることができる。さらに、トランジスタ領域１２とコレクタ共通配線１３との間にエミッタ共通配線１１及びビアホール４０が配置されていないため、コレクタ電極５５Ｃとコレクタ用のパッド６０とを近づけることができる。このため、コレクタに挿入される寄生抵抗成分を低減することが可能になり、トランジスタの出力電力の低下を抑制することができる。その結果、パワーアンプの特性の向上を図ることが可能になる。
【００５６】
上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００５７】
上述の各実施例に基づき、以下の第１から第６までの観点による半導体装置の発明が導き出される。
【００５８】
第１の観点による半導体装置は、
基板の第１の面に、第１の方向に並んで配置され、ベース層、エミッタ層、コレクタ層を有する複数の単位トランジスタと、
複数の前記単位トランジスタの各々に対応して配置され、対応する前記単位トランジスタのベース層に接続された入力容量素子と、
複数の前記単位トランジスタのエミッタ層に接続されたエミッタ共通配線と、
前記エミッタ共通配線と重なる位置に設けられ、前記エミッタ共通配線から前記基板の前記第１の面とは反対側の第２の面まで達するビアホールと、
複数の前記単位トランジスタのコレクタ層に接続されたコレクタ共通配線と
を有し、
複数の前記入力容量素子が配置された入力容量領域、前記エミッタ共通配線、複数の前記単位トランジスタが配置されたトランジスタ領域、及び前記コレクタ共通配線が、この記載順に前記第１の方向と交差する第２の方向に並んで配置されており、複数の前記入力容量素子と、対応する前記単位トランジスタのベース層とを接続するベース配線が、前記エミッタ共通配線と物理的に接触することなく交差している。
【００５９】
入力容量素子が、ビアホールの配置の妨げにならない。このため、ビアホールから単位トランジスタまでの距離を短くすることが可能である。その結果、コレクタ抵抗を増大させることなくエミッタ抵抗を低減させることが可能になるため、出力電力の低下を抑制し、利得の向上を図ることが可能になる。
【００６０】
第２の観点による半導体装置は、第１の観点による半導体装置の構成に加えて、
前記ベース配線と前記エミッタ共通配線との交差箇所において、前記ベース配線が絶縁膜を介して前記エミッタ共通配線の上に配置されているという特徴を有する。
【００６１】
エミッタ共通配線の下に配置されるビアホールの配置が、ベース配線によって妨げられない。このため、ビアホールの配置の自由度が高まる。その結果、ビアホールから単位トランジスタのエミッタ層までの距離を短くすることが可能になる。
【００６２】
第３の観点による半導体装置は、第１または第２の観点による半導体装置の構成に加えて、
複数の前記入力容量素子は、前記ベース配線に接続された下層電極と、前記下層電極の上に絶縁膜を介して配置された上層電極とを含み、
前記下層電極が配置された配線層より上の配線層に配置され、前記上層電極に入力信号を供給する入力信号配線を、さらに有する。
【００６３】
入力信号配線から入力容量素子及びベース配線を経由して、単位トランジスタのベース層に入力信号が供給される。
【００６４】
第４の観点による半導体装置は、第３の観点による半導体装置の構成に加えて、
さらに、
前記下層電極にそれぞれ接続された複数の抵抗素子と、
前記下層電極と同一の配線層に配置され、前記抵抗素子及び前記下層電極を介して前記単位トランジスタのベースにバイアスを供給するバイアス配線と
を有し、
前記抵抗素子が配置された層と、前記下層電極及び前記バイアス配線が配置された層との間には絶縁膜が配置されていないという特徴を有する。
【００６５】
下層電極から抵抗素子を介してバイアス配線まで、上下の配線層を接続するためのビアを介することなく接続することができる。
【００６６】
第５の観点による半導体装置は、第１から第４までの観点による半導体装置の構成に加えて、
さらに、
複数の前記単位トランジスタの各々のコレクタ層を前記コレクタ共通配線に接続し、前記コレクタ共通配線より下層の配線層に配置されたコレクタ配線と、
複数の前記単位トランジスタの各々のエミッタ層を、前記コレクタ配線の上を通って前記エミッタ共通配線に接続するエミッタ配線と
を有する。
【００６７】
エミッタ配線がコレクタ配線の上を通過する構成とすることにより、ベース配線を迂回させて、エミッタ配線をエミッタ層からエミッタ共通配線まで引き回すことができる。
【００６８】
第６の観点による半導体装置は、第１から第４までの観点による半導体装置の構成に加えて、
さらに、前記エミッタ共通配線と同一の配線層に配置されて前記エミッタ共通配線と一体の導体パターンで形成され、複数の前記単位トランジスタのエミッタ層に接続されたエミッタ配線を有し、
前記ベース配線は、前記エミッタ配線の上を通過して、対応する前記単位トランジスタのベース層に接続されているという特徴を有する。
【００６９】
ベース配線が、エミッタ配線引き回しの妨げにならないため、エミッタ層からエミッタ共通配線まで延びるエミッタ配線を短くすることができる。
【符号の説明】
【００７０】
１０  入力容量領域
１１  エミッタ共通配線
１２  トランジスタ領域
１３  コレクタ共通配線
２０  単位トランジスタ
２１  活性領域
２２Ｂ  １層目のベース配線
２２Ｃ  １層目のコレクタ配線
２２Ｅ  １層目のエミッタ配線
２３Ｂ  ２層目のベース配線
２３Ｅ  ２層目のエミッタ配線
３０  入力容量素子
３０Ｌ  下層電極
３０Ｕ  上層電極
３２  抵抗素子
３３  入力信号配線
３４  バイアス配線
４０  ビアホール
５０  基板
５１  サブコレクタ層
５２  コレクタ層
５３  ベース層
５４  エミッタ層
５５Ｂ  ベース電極
５５Ｃ  コレクタ電極
５５Ｅ  エミッタ電極
５７  グランドプレーン
６０  コレクタ用のパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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