(57)【要約】【課題】データの読出し時間が短縮された記憶装置を提供する。【解決手段】ビット線が階層化され、グローバルビット線あたり、第１乃至第Ｍ（Ｍは２以上の整数）以上のローカルビット線が設けられている。グローバルビット線には第１乃至第Ｍ回路が電気的に接続されている。第ｋ（ｋは１乃至Ｍの整数）回路は第１トランジスタ、バッファアンプを有する。第１トランジスタは、第ｋローカルビット線とグローバルビット線との導通を制御する。バッファアンプは、前記第ｋローカルビット線の電流を増幅して、グローバルビット線に出力する。【選択図】図４
2019008852.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイを有する記憶装置であって、
グローバルビット線あたり第１乃至第Ｍ（Ｍは２以上の整数）ローカルビット線が設けられ、
前記ローカルビット線には、第１乃至第Ｍ回路が電気的に接続され、
第ｋ（ｋは１乃至Ｍの整数）回路は、第１トランジスタと、バッファアンプとを有し、
前記第１トランジスタは、第ｋローカルビット線と前記グローバルビット線との導通を制御し、
前記バッファアンプは、前記第ｋローカルビット線の電流を増幅して、前記グローバルビット線に出力し
前記第１乃至前記第Ｍ回路の前記第１トランジスタのオンオフは、互いに独立して制御され、
前記第１乃至前記第Ｍ回路の前記バッファアンプの活性状態は、互いに独立して制御されることを特徴とする記憶装置。
【請求項２】
請求項１において、
前記第１乃至第Ｍ回路は、前記メモリセルアレイ上に積層されていることを特徴とする記憶装置。
【請求項３】
請求項１または２において、
前記バッファアンプはソースフォロア回路であることを特徴とする記憶装置。
【請求項４】
請求項３において、
前記ソースフォロア回路は、第２乃至第４トランジスタを有し、
前記第２乃至前記第４トランジスタは、第１電源線と第２電源線との間に直列に電気的に接続され、
前記第ｋ回路の第３トランジスタのゲートは、前記第ｋローカルビット線に電気的に接続され、
前記第１乃至前記第Ｍ回路の前記第２トランジスタへのバイアス電圧の入力は、互いに独立して制御され、
前記第１乃至前記第Ｍ回路の前記第４トランジスタのオンオフは、互いに独立して制御されることを特徴とする記憶装置。
【請求項５】
請求項４において、
前記第１乃至第４トランジスタのそれぞれの半導体層は、金属酸化物を有することを特徴とする記憶装置。
【請求項６】
請求項１乃至５の何れか１項において、
前記メモリセルアレイは、複数のメモリストリングを有し、
前記複数のメモリストリングには、それぞれ、直列に電気的に接続されているメモリセルが設けられていることを特徴とする記憶装置。
【請求項７】
請求項６において、
前記メモリストリングを構成するトランジスタの半導体層は金属酸化物を有することを特徴とする記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願の明細書、図面、および特許請求の範囲（以下、本明細書等と呼ぶ）で開示する発明の一形態は、半導体装置、その動作方法、その使用方法、およびその作製方法等に関する。なお、本発明の一形態は例示した技術分野に限定されるものではない。
【０００２】
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
【背景技術】
【０００３】
近年、扱われるデータ量の増大に伴って、より大容量の記憶装置が求められている。ＮＡＮＤフラッシュメモリは、メモリセル当たりの配線、電極の数が少ないため、ビット単価が低い大容量記憶装置として知られている。ＮＡＮＤフラッシュメモリにおいては、２次元平面的なメモリセルの配置による高集積化の限界を迎えており、三次元的にメモリセルを配置する技術に置き換わりつつある（例えば、特許文献１を参照）。
【０００４】
チャネル形成領域に金属酸化物を有するトランジスタ（以下、「金属酸化物トランジスタ」、「酸化物半導体トランジスタ」、または「ＯＳトランジスタ」と呼ぶ場合がある。）が知られている。ＯＳトランジスタはＳｉトランジスタに積層して設けることが可能である。ＳｉトランジスタとＯＳトランジスタとを組み合わせた様々な半導体装置が提案されている（例えば、非特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１‐９６３４０号公報
【非特許文献】
【０００６】
【非特許文献１】Ｔ．Ｏｎｕｋｉ  ｅｔ  ａｌ．，  “Ｅｍｂｅｄｄｅｄ  Ｍｅｍｏｒｙ  ａｎｄ  ＡＲＭ  Ｃｏｒｔｅｘ‐Ｍ０  Ｃｏｒｅ  Ｕｓｉｎｇ  ６０‐ｎｍ  Ｃ‐Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｉｎｄｉｕｍ‐Ｇａｌｌｉｕｍ‐Ｚｉｎｃ  Ｏｘｉｄｅ  ＦＥＴ  Ｉｎｔｅｇｒａｔｅｄ  ｗｉｔｈ  ６５‐ｎｍ  Ｓｉ  ＣＭＯＳ，”  Ｓｙｍｐ．ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，Ｊｕｎ．２０１６，ｐｐ．１２４―１２５．
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一形態の課題は、新規な記憶装置を提供すること、データの読出し時間を短縮すること、記憶装置を組み込んだ半導体装置の性能を向上することなどである。
【０００８】
本発明の一形態はこれらの課題の全てを解決する必要はない。複数の課題の記載は互いの課題の存在を妨げるものではない。列記した以外の課題は本明細書等の記載から自ずと明らかになり、これらの課題も本発明の一形態の課題となり得る。
【０００９】
複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、例示した全ての課題を解決する必要はない。また、列記した以外の課題が、本明細書等の記載から、自ずと明らかとなるものであり、このような課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【００１０】
（１）  本発明の一形態は、メモリセルアレイを有する記憶装置であって、グローバルビット線あたり第１乃至第Ｍ（Ｍは２以上の整数）ローカルビット線が設けられ、ローカルビット線には、第１乃至第Ｍ回路が電気的に接続され、第ｋ（ｋは１乃至Ｍの整数）回路は、第１トランジスタと、バッファアンプとを有し、第１トランジスタは、第ｋローカルビット線とグローバルビット線との導通を制御し、バッファアンプは、第ｋローカルビット線の電流を増幅して、グローバルビット線に出力し第１乃至第Ｍ回路の第１トランジスタのオンオフは、互いに独立して制御され、第１乃至第Ｍ回路のバッファアンプの活性状態は、互いに独立して制御される。
【００１１】
（２）  上掲の形態（１）において、第１乃至第Ｍ回路は、メモリセルアレイ上に積層されている。
【００１２】
（３）  上掲の形態（１）又は（２）において、バッファアンプはソースフォロア回路である。
【００１３】
（４）  上掲の形態（３）において、ソースフォロア回路は、第２乃至第４トランジスタを有し、第２乃至第４トランジスタは、第１電源線と第２電源線との間に直列に電気的に接続され、第ｋ回路の第３トランジスタのゲートは、第ｋローカルビット線に電気的に接続され、第１乃至第Ｍ回路の第２トランジスタへのバイアス電圧の入力は、互いに独立して制御され、第１乃至第Ｍ回路の第４トランジスタのオンオフは、互いに独立して制御される。
【００１４】
（５）  上掲の形態（４）において、第１乃至第４トランジスタのそれぞれの半導体層は、金属酸化物を有する。
【００１５】
本明細書等において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合がある。これらの場合、序数詞の使用は構成要素の個数を限定するものではない。例えば、「第１」を「第２」または「第３」に置き換えて、本発明の一形態を説明することができる。
【００１６】
本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
【００１７】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３個の端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソースまたはドレインとして機能する２個の端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３個の端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２個の入出力端子を第１端子、第２端子等と呼ぶ場合がある。
【００１８】
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【００１９】
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは相対的なものである。よって、ＧＮＤと記載されていても、必ずしも０Ｖを意味しない場合もある。
【００２０】
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２１】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。
【発明の効果】
【００２２】
本発明の一形態によって、新規な記憶装置を提供すること、データの読出し時間を短縮すること、記憶装置を組み込んだ半導体装置の性能を向上することが可能になる。
【００２３】
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
【図面の簡単な説明】
【００２４】
【図１】Ａ：記憶装置の構成例を示す機能ブロック図。Ｂ：メモリセルストリングの構成例を示す回路図。
【図２】Ａ、Ｂ：メモリセルアレイのビット線階層構造例を示す模式図。
【図３】Ａ：ビット線分割回路の構成例を示す回路図。Ｂ：ビット線分割回路の動作例を示すタイミングチャート。
【図４】メモリセルアレイの３次元構造例を模式的に示す回路図。
【図５】Ａ：ＡＮＤ回路の構成例を示す回路図。Ｂ：ＯＲ回路の構成例を示す回路図。
【図６】チャージポンプ回路の構成例を示す回路図。
【図７】Ａ―Ｅ：リムーバブル記憶装置の構成例を示す模式図。
【図８】情報処理システムの構成例を示す機能ブロック図。
【図９】Ａ―Ｄ：電子機器の構成例を示す模式図。
【図１０】Ａ、Ｂ：ＯＳトランジスタの構成例を示す断面図。
【図１１】Ａ、Ｂ：ＯＳトランジスタの構成例を示す断面図。
【図１２】ＯＳトランジスタの構成例を示す断面図。
【図１３】ＯＳトランジスタの構成例を示す断面図。
【発明を実施するための形態】
【００２５】
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２６】
以下に示される複数の実施の形態は適宜組み合わせることが可能である。また１の実施の形態の中に、複数の構成例（作製方法例、動作方法例、使用方法例等も含む。）が示される場合は、互いの構成例を適宜組み合わせること、および他の実施の形態あに記載された１または複数の構成例と適宜組み合わせることも可能である。
【００２７】
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００２８】
〔実施の形態１〕
図１Ａに、ＮＡＮＤ型不揮発性記憶装置の構成例を示す。図１Ａに示す記憶装置１００は、制御回路１０５、メモリセルアレイ１２０、周辺回路を有する。
【００２９】
制御回路１０５は記憶装置１００全体を統括的に制御し、データの書き込み、データの読み出しを行う。制御回路１０５は、外部からのコマンド信号を処理して、周辺回路の制御信号を生成する。周辺回路として、行デコーダ１１１、行ドライバ１１２、書込み読出し（Ｗ／Ｒ）回路１１５、列デコーダ１１６、ソース線ドライバ１１７、入出力回路１１８、ローカルビット線選択回路１１９が設けられている。これらの回路は、メモリセルアレイ１２０の構成、および駆動方法等に応じて、適宜、取捨することができる。
【００３０】
メモリセルアレイ１２０は、複数のメモリストリング１３０、ワード線ＷＬ１―ＷＬ４、選択ゲート線ＳＧＤ、ＳＧＳ、ローカルビット線ＬＢＬを有する。図１Ｂにメモリストリング１３０の回路構成例を示す。メモリストリング１３０は、選択トランジスタＳＴ１、ＳＴ２、メモリセル１１＿１―１１＿４を有する。メモリセル１１＿１―１１＿４は、それぞれ、メモリトランジスタＭＴ１で構成されている。
【００３１】
メモリトランジスタＭＴ１に特段の制約はない。メモリトランジスタＭＴ１は、浮遊ゲート（ＦＧ）を備えるＦＧ型メモリトランジスタでもよいし、絶縁物でなる電荷蓄積層を備える絶縁物トラップ型（代表的には、ＭＯＮＯＳ型）メモリトランジスタでもよい。
【００３２】
選択トランジスタＳＴ１、ＳＴ２のゲートは、選択ゲート線ＳＧＳ、ＳＧＤにそれぞれ電気的に接続されている。メモリトランジスタＭＴ１乃至ＭＴ４のゲートは、ワード線ＷＬ１乃至ＷＬ４にそれぞれ電気的に接続されている。ローカルビット線ＬＢＬは列方向に延在し、ワード線ＷＬ１乃至ＷＬ４、選択ゲート線ＳＧＳ、ＳＧＤは行方向に延在する。
【００３３】
なお、メモリセル１１＿１―１１＿４を区別しない場合、メモリセル１１と記載する。その他の要素の符号についても同様である。また、要素を区別する場合の符号として、『＿１』の他に、『ａ』、『ｂ』等が用いられる場合がある。
【００３４】
メモリストリング１３０を構成するトランジスタの半導体層は、金属酸化物、シリコン等で形成することができる。金属酸化物半導体を用いることで、オン電流特性が良好なＯＳトランジスタで、メモリストリング１３０を構成することができる。
【００３５】
金属酸化物のバンドギャップは２．５ｅＶ以上あるため、ＯＳトランジスタは極小のオフ電流をもつ。一例として、ソースとドレイン間の電圧が３．５Ｖ、室温（２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０−２０Ａ未満、１×１０−２２Ａ未満、あるいは１×１０−２４Ａ未満とすることができる。すなわち、ドレイン電流のオン／オフ電流比を２０桁以上１５０桁以下とすることができる。
【００３６】
金属酸化物のエネルギーギャップは、２．５ｅＶ以上、又は３．０ｅＶ以上と、大きい。金属酸化物は電子が励起されにくいことや、ホールの有効質量が大きいことなどから、ＯＳトランジスタは、一般的なＳｉトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。これにより、例えばアバランシェ崩壊に起因するホットキャリア劣化等を抑制できる場合がある。ホットキャリア劣化を抑制できことで、高いドレイン電圧でＯＳトランジスタを駆動することができる。
【００３７】
例えば、メモリストリング１３０の半導体層を金属酸化物で形成することで、メモリトランジスタＭＴ１のフローティングノードに高い電圧を印加することが可能になるため、メモリトランジスタＭＴ１でより多くの状態を保持する事が可能である。
【００３８】
半導体層に適用される金属酸化物は、Ｚｎ酸化物、Ｚｎ‐Ｓｎ酸化物、Ｇａ‐Ｓｎ酸化物、Ｉｎ‐Ｇａ酸化物、Ｉｎ‐Ｚｎ酸化物、Ｉｎ‐Ｍ‐Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）などがある。また、インジウムおよび亜鉛を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【００３９】
ＯＳトランジスタの信頼性、電気特性の向上のため、半導体層に適用される金属酸化物は、ＣＡＡＣ‐ＯＳ、ｎｃ‐ＯＳなどの結晶部を有する金属酸化物であることが好ましい。ＣＡＡＣ‐ＯＳとは、ｃ‐ａｘｉｓ‐ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ｎｃ‐ＯＳとは、ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。
【００４０】
ＣＡＡＣ‐ＯＳは、ｃ軸配向性を有し、かつａ‐ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域との間で格子配列の向きが変化している箇所を指す。
【００４１】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ‐ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ‐ＯＳが、ａ‐ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【００４２】
ＣＡＡＣ‐ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【００４３】
ｎｃ‐ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ‐ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ‐ＯＳは、分析方法によっては、非晶質金属酸化物半導体と区別が付かない場合がある。
【００４４】
なお、メモリセルアレイ１２０に設けられるメモリストリング１３０に特段の制約はない、図１Ｂ以外の回路構成をもつメモリストリングをメモリセルアレイ１２０に設けてもよい。
【００４５】
行デコーダ１１１は、外部から入力されるアドレスデータをデコードし、アクセスされる行を決定する。行ドライバ１１２は、行デコーダ１１１のデコード結果に応じて、データの書込み、読出し、および消去に必要な電圧を、選択ゲート線ＳＧＳ、ＳＧＤ、ＳＧＬ、ワード線ＷＬに入力する。
【００４６】
ソース線ドライバ１１７は、ソース線ＳＬを駆動する。
【００４７】
列デコーダ１１６は、外部から入力されるアドレスデータをデコードし、アクセスする列を決定する。Ｗ／Ｒ回路１１５は、アクセスする書込み電圧の調整、メモリセルアレイ１２０から読み出された電圧の検知等を行う。例えば、Ｗ／Ｒ回路１１５は、グローバルビット線の電圧を検知するためのセンスアンプを備える。
【００４８】
入出力回路１１８は、外部から入力される書込みデータを一時的に保持すること、メモリセルアレイ１２０から読み出されたデータを一時的に保持すること等を行う。
【００４９】
記憶装置１００のビット線構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている。図２Ａ、図２Ｂを参照して、記憶装置１００の階層ビット線構造を説明する。
【００５０】
（比較例）
比較として、図２Ｂにビット線が階層化されていないメモリセルアレイの斜視模式図を示す。ＮＡＮＤセルアレイ１９１の各列には、ビット線ＢＬが設けられている。ビット線ＢＬには、複数のメモリストリングが電気的に接続されている。ビット線ＢＬはＷ／Ｒ回路１９２に電気的に接続されている。
【００５１】
ＮＡＮＤフラッシュメモリでは、ビット単価を下げるため、メモリセルを３次元的に積層することで、チップ面積を低減し、メモリセルの密度を高めている。しかしながら、ＮＡＮＤセルアレイを３次元構造とすることで、読出しに時間がかかるという短所が生ずる。メモリストリングのメモリトランジスタの電流駆動はプレナ型トランジスタよりも低い。読出しに時において、選択されたメモリトランジスタの電流は、複数のメモリトランジスタを通過する。そのため、ビット線ＢＬの電圧が、データ判定（例えば、０／１判定）可能な値に到達するのに時間を要する。
【００５２】
（ビット線階層構造）
そこで、本実施の形態では、読み出し速度の改善のため、ビット線ＢＬを複数のローカルビット線ＬＢＬに分割し、かつＮＡＮＤセルアレイ上に、ローカルビット線ＬＢＬの選択および駆動を行う回路を積層する。図２Ａに、メモリセルアレイ１２０の斜視模式図を示す。図２Ａには、１本のビット線ＢＬを２本のローカルビット線ＬＢＬａ、ＬＢＬｂに分割した例を示す。
【００５３】
メモリセルアレイ１２０は階層構造をもち、ＮＡＮＤセルアレイ１２２、回路部１２４、グローバルビット線部１２６に大別される。
【００５４】
ＮＡＮＤセルアレイ１２２には、複数のメモリストリング１３０が配列されている。メモリストリング１３０の配列に合わせて、ローカルビット線ＬＢＬａ、ＬＢＬｂ、ワード線ＷＬ１―ＷＬ４、ソース線ＳＬ、選択ゲート線ＳＧＳ、ＳＧＤが設けられている。グローバルビット線部１２６には、グローバルビット線ＧＢＬが設けられている。グローバルビット線ＧＢＬはＷ／Ｒ回路１１５に電気的に接続される。
【００５５】
Ｗ／Ｒ回路１１５は、書き込み電圧をグローバル線ＧＢＬに入力する、グローバルビット線ＧＢＬの電圧を増幅し、データ判定を行う、ＮＡＮＤセルアレイ１２２に書き込むデータを一時的に格納する、ＮＡＮＤセルアレイ１２２から読み出したデータの一時的な格納等を行う。また、メモリセル１１が多値メモリセルである場合、Ｗ／Ｒ回路１１５は、書込みデータをデコードして、書込み電圧を生成する、グローバルビット線ＧＢＬの電圧をエンコードして、読み出しデータを生成する機能を備える。
【００５６】
回路部１２４には、グローバルビット線ＧＢＬあたり１個のビット線分割回路１４０が設けられている。ビット線分割回路１４０は、グローバルビット線ＧＢＬに導通するローカルビット線ＬＢＬの選択等を行う。
【００５７】
＜＜ビット線分割回路＞＞
図３Ａ、図３Ｂを参照して、ビット線分割回路１４０について説明する。図３Ａは、ビット線分割回路１４０の構成例を示す回路図であり、図３Ｂは、ビット線分割回路１４０の動作例を示すタイミングチャートである。
【００５８】
ビット線分割回路１４０は２個の回路１４１を有する。回路１４１は、ビット線分割回路１４０の単位回路である。回路１４１は、４個のトランジスタＭ１０―Ｍ１３を有する。
【００５９】
ここでは、２個の回路１４１を区別する場合、ローカルビット線ＬＢＬａに電気的に接続されている方を回路１４１ａと呼び、他方を回路１４１ｂと呼ぶ。また、回路１４１ａ、１４１ｂの要素を区別するために、符号に「ａ」、「ｂ」を付加して記載する場合がある。
【００６０】
トランジスタＭ１０―Ｍ１３は、バックゲートを有するＯＳトランジスタである。トランジスタＭ１０―Ｍ１３のバックゲートには、電圧Ｖｂｇがそれぞれ入力される。電圧Ｖｂｇを変更することで、トランジスタＭ１０―Ｍ１３のしきい値電圧を変更することができる。なお、トランジスタＭ１０のバックゲートを、ゲート、ソース、またはドレインに電気的に接続してもよい。トランジスタＭ１１−Ｍ１３についても同様である。
【００６１】
ＯＳトランジスタは、電子を多数キャリアとする蓄積型トランジスタである。そのため、ｐｎ接合を有する反転型トランジスタ（代表的には、Ｓｉトランジスタ）と比較して短チャネル効果の一つであるＤＩＢＬ（Ｄｒａｉｎ‐Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）の影響が小さい。つまり、ＯＳランジスタは、Ｓｉトランジスタよりも短チャネル効果に対する高い耐性を有する。
【００６２】
ＯＳトランジスタは、短チャネル効果に対する耐性が高いために、Ｓｉシリコン等トランジスタよりもゲート絶縁物を厚くすることが可能となる。例えば、チャネル長及びチャネル幅が５０ｎｍ以下の微細なトランジスタにおいても、１０ｎｍ程度の厚いゲート絶縁物を設けることが可能である。ゲート絶縁物を厚くすることで、寄生容量を低減することができるので、回路の動作速度を向上できる。またゲート絶縁物を厚くすることにで、リーク電流が低減されるため、静的消費電流の低減につながる。
【００６３】
チャネル長が微細化するのに伴いドレイン電界が強まるが、上掲したように、ＯＳトランジスタはＳｉトランジスタよりもアバランシェ崩壊が起きにくい。
【００６４】
つまり、ゲート絶縁物を厚くすることによりゲート絶縁物の耐圧を高めることができ、より高いゲート電圧でＯＳトランジスタを駆動することができる。ホットキャリア劣化が抑制されることで、チャネル長を長くせずとも高ドレイン電圧でＯＳトランジスタを駆動することが可能になる。よって、高電圧が入力される回路をＯＳトランジスタで構成することで、回路の信頼性を高めることができる。ＯＳトランジスタの信頼性を劣化させずに、チャネル長を縮小することで、回路の集積度を高めることができる。
【００６５】
従って、ビット線分割回路１４０をＯＳトランジスタで構成することで、面積ペナルティなしで、複数のビット線分割回路１４０をＮＡＮＤセルアレイ１２２に積層することが可能である。
【００６６】
トランジスタＭ１０は転送トランジスタとして機能する。回路１４１ａのトランジスタＭ１０は、ゲート書込み制御線ＧＷＥａに電気的に接続されており、トランジスタＭ１０は、ローカルビット線ＬＢＬａとグローバルビット線ＧＢＬとの導通を制御する。
【００６７】
回路１４１ｂのトランジスタＭ１０のゲートは書込み制御線ＧＷＥｂに電気的に接続されており、トランジスタＭ１０は、ローカルビット線ＬＢＬｂとグローバルビット線ＧＢＬとの導通を制御する。
【００６８】
回路１４１ａにおいて、トランジスタＭ１１―Ｍ１３は、接地電位を供給する電源線（以下、接地線と呼ぶ）と電圧ＶＨＭを供給する電源線（以下、ＶＨＭ線と呼ぶ場合がある。）との間に直列に電気的に接続されている。トランジスタＭ１１―Ｍ１３によって、ソースフォロワ回路１４２ａが構成される。トランジスタＭ１１―Ｍ１３のゲートは、それぞれ、バイアス制御線ＲＢＩａ、ローカルビット線ＬＢＬａ、読出し制御線ＧＲＥａに電気的に接続されている。トランジスタＭ１２のソースはグローバルビット線ＧＢＬに電気的に接続されている。トランジスタＭ１１は、ソースフォロワ回路１４２ａの電流源を構成する。トランジスタＭ１３はソースフォロワ回路１４２ａの活性化を制御する。
【００６９】
回路１４１ｂのトランジスタＭ１１―Ｍ１３も、同様に、ソースフォロワ回路１４２ｂを構成する。ソースフォロワ回路１４２ｂは、バイアス制御線ＲＢＩａ、ローカルビット線ＬＢＬａ、読出し制御線ＧＲＥａに電気的に接続されている。
【００７０】
ソースフォロワ回路１４２ａは、ローカルビット線ＬＢＬａを流れる電流を増幅するバッファアンプとして機能する。従って、読出し動作時に、ローカルビット線ＬＢＬａに電気的に接続されているメモリセル１１を流れる電流をソースフォロワ回路１４２ａで増幅して、グローバルビット線ＧＢＬに入力することができる。ソースフォロワ回路１４２ｂもソースフォロワ回路１４２ａと同様に機能する。
【００７１】
書込み制御線ＧＷＥａ、ＧＷＥｂ、読出し制御線ＧＲＥａ、ＧＲＥｂ、バイアス制御線ＲＢＩａ、ＲＢＩｂは、ローカルビット線選択回路１１９によって駆動される。
【００７２】
図３Ｂを参照して、ローカルビット線ＬＢＬａに電気的に接続されているメモリセル１１がアクセス対象である場合の、ビット線分割回路１４０の動作例を説明する。
【００７３】
書込み動作では、書込み制御線ＧＷＥａを“Ｈ”にして、その他の制御線ＧＷＥｂ、ＧＲＥａ、ＧＲＥｂ、ＲＢＩａ、ＲＢＩｂは“Ｌ”が維持される。回路１４１ｂのトランジスタＭ１０はオフであり、ソースフォロワ回路１４２ａ、１４２ｂは非活性状態である。回路１４１ａのトランジスタＭ１０がオンになり、グローバルビット線ＧＢＬとローカルビット線ＬＢＬａとが導通されるため、グローバルビット線ＧＢＬの電圧が、ローカルビット線ＬＢＬａに入力される。
【００７４】
読出し動作では、読出し制御線ＧＲＥａを“Ｈ”にし、バイアス制御線ＲＢＩａにバイアス電圧Ｖｂを入力する。その他の制御線ＧＷＥａ、ＧＷＥｂ、ＧＲＥｂ、ＲＢＩｂは“Ｌ”が維持される。回路１４１ａ、１４１ｂの各トランジスタＭ１０はオフであり、ソースフォロワ回路１４２ｂは非活性状態である。
【００７５】
ソースフォロワ回路１４２ａにおいて、トランジスタＭ１１のゲートにバイアス電圧Ｖｂが入力され、トランジスタＭ１３はオンになる。よって、ソースフォロワ回路１４２ａは活性状態となり、グローバルビット線ＧＢＬを駆動する。ローカルビット線ＬＢＬａの電圧に応じたドレイン電流がトランジスタＭ１２に流れるため、グローバルビット線ＧＢＬの電圧が変化する。
【００７６】
つまり、メモリセル１１からグローバルビット線ＧＢＬへのデータ伝送を、メモリセル１１よりも電流駆動能力の高いソースフォロワ回路１４２ａが行っている。これより、グローバルビット線ＧＢＬの電圧がデータ判定可能な電圧に到達する時間が短縮されるため、データ読み出しにかかる時間を低減することができる。
【００７７】
ビット線分割回路１４０は、メモリセル１１が多値メモリセルである場合のデータ読出しをサポートする。ソースフォロワ回路１４２ａを流れる電流は、ローカルビット線ＬＢＬａの電圧に応じて変化するので、ソースフォロワ回路１４２ａは、メモリセル１１が保持する電圧レベルに応じた電流を、グローバルビット線ＧＢＬに入力することができる。
【００７８】
上掲したように、ＮＡＮＤフラッシュメモリは、ビット単価が低いが、動作速度は低い。そのため、ＮＡＮＤフラッシュメモリは、記憶階層の下位レベルに位置し、主にストレージとして使用される。ＮＡＮＤフラッシュメモリの動作速度は、メインメモリとして使用されるＤＲＡＭの１０００分の１（１０−３）である。従って、コンピューティングシステムにおいて、ＮＡＮＤフラッシュメモリへのアクセスは、プロセッサの性能の著しい劣化を招く。本実施の形態により、ＮＡＮＤフラッシュメモリの動作速度を向上することができるため、プロセッサの性能の劣化を低減できる。
【００７９】
ビット線階層構造の一例として、グローバルビット線あたり２本のローカルビット線を設ける例を説明したが、グローバルビット線あのローカルビット線数は２以上であればよい。図４を参照して、ビット線階層構造の他の例を説明する。図４はメモリセルアレイの３次元構造例を回路図で模式的に表した図である。
【００８０】
図４に示すメモリセルアレイ１５０には、グローバルビット線あたり４本のローカルビット線が設けられている。メモリセルアレイ１５０の構成要素は、メモリセルアレイ１２０と同様、ＮＡＮＤセルアレイ１５２、回路部１５４、グローバルビット線部１５６に大別される。
【００８１】
ＮＡＮＤセルアレイ１５２において、１列あたり４本のローカルビット線ＬＢＬａ―ＬＢＬｄが設けられている。ローカルビット線ＬＢＬａ―ＬＢＬｄには、複数のメモリストリング１３０がそれぞれ電気的に接続されている。グローバルビット線部１５６には、グローバルビット線ＧＢＬが設けられている。
【００８２】
回路部１５４には、グローバルビット線ＧＢＬごとに、ビット線分割回路１４５が設けられている。ビット線分割回路１４５は、回路１４１ａ―１４１ｄを有し、書込み制御線ＧＷＥａ―ＧＷＥｄ、読出し制御線ＧＲＥａ―ＧＲＥｄ、バイアス制御線ＲＢＩａ―ＲＢＩｄに電気的に接続されている。
【００８３】
ビット線分割回路１４５の動作は、ビット線分割回路１４０と同様である。書込み動作の際には、ビット線分割回路１４５によって、ローカルビット線ＬＢＬａ―ＬＢＬｄの何れか１が選択され、選択されたローカルビット線ＬＢＬはグローバルビット線ＧＢＬに電気的に接続される。読出し動作の際には、読出し対象のローカルビット線ＬＢＬに電気的に接続されているソースフォロア回路が活性化される。
【００８４】
なお、ビット線の分割数が増えるほど、ビット線分割回路数が増える。そのため、面積ペナルティが発生しないように、ビット線分割数を決定することが好ましい。
【００８５】
＜＜ＯＳトランジスタ回路＞＞
記憶装置１００の周辺回路の一部をＯＳトランジスタで構成される回路で構成することができる。
【００８６】
なお、シリコンのようにドーピングによって、金属酸化物半導体の導電型を制御することは困難である。例えば、インジウムを含む金属酸化物（例えば、酸化インジウム）、あるいは亜鉛を含む金属酸化物（例えば、酸化亜鉛）では、ｎ型半導体は作製できるが、ｐ型半導体は作製できていない。現状、実用化レベルの特性を備えるｐチャネル型ＯＳトランジスタの作製されていない。
【００８７】
まず、ＯＳトランジスタ回路の一例として、ｎチャネル型トランジスタのみで構成されるダイナミックロジック回路について説明する。
【００８８】
（ＡＮＤ回路）
図５Ａに４入力ＡＮＤ回路の一例を示す。図５Ａに示すＡＮＤ回路１７０において、電圧ＶＤＤ１用の電源線（以下、ＶＤＤ１線と呼ぶ。）と電圧ＶＳＳ用の電源厳線（以下、ＶＳＳ線と呼ぶ。）との間に、トランジスタＭ５１、Ｍ４０―Ｍ４２、Ｍ５２が電気的に直列接続されている。トランジスタＭ４０―Ｍ４３のゲートはそれぞれノードＡ０―Ａ３に電気的に接続されている。トランジスタＭ５１、Ｍ５２のゲートは、ノードＰＲＥ、ＰＲＥＢに電気的に接続されている。ここではトランジスタＭ４３とトランジスタＭ５２の接続ノードをノードＹと呼ぶ。
【００８９】
電圧ＶＤＤ２用の電源線（以下、ＶＤＤ２線と呼ぶ。）とＶＳＳ線との間に、トランジスタＭ５１、容量素子Ｃ５３、Ｃ５１が電気的に直列接続されている。電圧ＶＤＤ２は電圧ＶＤＤ１よりも高い電圧である。容量素子Ｃ５３と容量素子Ｃ５１との接続ノードは、ノードＹに電気的に接続され、トランジスタＭ５３と容量素子Ｃ５３との接続ノードはノードＯＵＴに電気的に接続されている。トランジスタＭ５３のバックゲートは、ノードＢＳＧに電気的に接続されている。トランジスタＭ５３、容量素子Ｃ５３によりブートストラップ回路１７５が構成されている。
【００９０】
プリチャージ期間では、ノードＰＲＥ、ＰＲＥＢを“Ｈ”、“Ｌ”にする。評価期間では、ノードＰＲＥ、ＰＲＥＢを“Ｌ”、“Ｈ”にする。評価期間では、ノードＡ０―Ａ３の論理積が演算され、演算結果に応じたデータがノードＯＵＴから出力される。
【００９１】
極小オフ電流のＯＳトランジスタでＡＮＤ回路１７０を構成することで、容量素子Ｃ５１から電荷がリークすることを防ぐことができるので、ＡＮＤ回路１７０の駆動周波数に制約がない。ブートストラップ回路１７５は適宜設ければよい。ＯＳトランジスタはしきい値電圧がＳｉトランジスタよりも高くなる場合がある。ブートストラップ回路１７５によってノードＹを昇圧することで、ノードＯＵＴの出力信号に対する、トランジスタＭ４０―Ｍ４３のしきい値電圧の影響を低減できる。
【００９２】
ノードＢＳＧの電圧によって、トランジスタＭ５３のしきい値電圧を変更することができるので、ノードＯＵＴの出力信号の振幅を変更できる。よって、ノードＯＵＴに電気的に接続される回路に応じて、ノードＢＳＧの電圧を設定すればよい。
【００９３】
（ＯＲ回路）
図５Ｂに４入力ＯＲ回路の一例を示す。ＯＲ回路１７１では、トランジスタＭ５１のソースとノードＹ間にトランジスタＭ４５―Ｍ４８が並列に電気的に接続されている。トランジスタＭ４５―Ｍ４８のゲートには、それぞれ、ノードＡ０―Ａ３が電気的に接続されている。プリチャージ期間では、ノードＰＲＥ、ＰＲＥＢを“Ｈ”、“Ｌ”にする。評価期間では、ノードＰＲＥ、ＰＲＥＢを“Ｌ”、“Ｈ”にする。評価期間では、ノードＡ０―Ａ３の論理和が演算され、演算結果に応じたデータがノードＯＵＴから出力される。
【００９４】
ＯＳトランジスタ回路は、Ｓｉトランジスタで構成される周辺回路上に積層すること、ビット線分割回路１４０と共に回路部１２４に設けることが可能である。例えば、ＮＡＮＤセルアレイ１２２と周辺回路とを導通するため引き回し配線が形成される領域に、ＯＳトランジスタ回路を積層することができる。
【００９５】
なお、トランジスタＭ５１において、バックゲートをソースまたはドレインに電気的に接続してもよいし、トランジスタＭ５３と同様に、バックゲートに外部から電圧を入力してもよい。または、トランジスタＭ５１をバックゲートの無いＯＳトランジスタで構成してもよい。ＡＮＤ回路１７０、ＯＲ回路１７１を構成するトランジスタについても同様である。
【００９６】
ＯＳトランジスタによって、アナログ回路を構成することができる。一例として、チャージポンプ回路の一例を図６に示す。
【００９７】
図６に示すチャージポンプ回路１７３は、４個のＯＳトランジスタ、４個の容量素子、２個のインバータ回路を有する。インバータ回路は、Ｓｉトランジスタで構成される。クロック信号がアクティブであるとき、チャージポンプ回路１７３は、接地電圧を降圧し、負電圧Ｖｃｐを生成する。例えば、負電圧Ｖｃｐは、ビット線分割回路１４０のトランジスタＭ１０−Ｍ１３のバックゲートに入力される。なお、ＯＳトランジスタによって、昇圧型チャージポンプ回路を構成してもよい。
【００９８】
上掲したように、本実施の形態に係る記憶装置は、ビット線分割回路を設け、ビット線を階層化することで、読出し時間を短縮することができる。また、ビット線分割回路をＮＡＮＤセルアレイに積層することで、面積ペナルティなしに、ビット線を階層化することが可能になる。
【００９９】
なお、本実施の形態のビット線分割回路が適用できる記憶装置は、ＮＡＮＤフラッシュメモリに限定されるものではなく、様々な記憶装置に適用が可能である。
【０１００】
〔実施の形態２〕
本実施の形態では、上掲の記憶装置を有する電子部品、電子機器等について説明する。
【０１０１】
上掲の記憶装置は、例えば、各種電子機器（例えば、情報端末、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）のストレージ装置に適用できる。または、記憶装置１００は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図７Ａ―図７Ｄに、リムーバブル記憶装置の幾つかの構成例を示す。
【０１０２】
図７ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。基板１１０４には、記憶装置１００を構成する回路が設けられている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５には、記憶装置１００が組み込まれている。コントローラチップ１１０６には、プロセッサ、ワークメモリ、ＥＣＣ（誤り検出訂正）回路等が組み込まれている。
【０１０３】
図７ＢはＳＤカードの外観の模式図であり、図７ＣはＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２、基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。メモリチップ１１１４には、上掲の記憶装置が組み込まれている。コントローラチップ１１１５には、プロセッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。
【０１０４】
基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。
【０１０５】
図７ＤはＳＳＤの外観の模式図であり、図７Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５４には、記憶装置１００が組み込まれている。基板１１５３の裏面側にもメモリチップ１１５５を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５５にはワークメモリが組み込まれている。例えば、メモリチップ１１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ１１５６には、プロセッサ、ＥＣＣ回路等が組み込まれている。コントローラチップ１１５６にも、ワークメモリとして機能する記憶装置を設けてもよい。
【０１０６】
例えば、ＳＳＤ１１５０は、各種のコンピューティングシステム（パーソナルコンピュータ、ワークステーション、サーバー、スーパーコンピュータ等）のストレージ装置に適用される。
【０１０７】
次に、図８を参照して、記憶装置１００が組み込まれた情報処理システムについて説明する。図８に示す情報処理システム１５００は、ホスト装置１５１０、記憶装置１５２０、出力装置１５３１、入力装置１５３２を有する。
【０１０８】
記憶装置１５２０は、記憶装置１００を適用することができる。記憶装置１５２０は、例えば、ホスト装置１５１０のストレージ装置として用いられており、各種データ（例えば、プログラム、映像データ、音響データ等）を記憶する。
【０１０９】
ホスト装置１５１０は、情報処理システム１５００全体を制御する機能を有する。ホスト装置１５１０は、プロセッサ１５１１、メモリ部１５１２、Ｉ／Ｆ（インターフェース）１５１３、およびバス１５１４を有する。バス１５１４により、プロセッサ１５１１、メモリ部１５１２およびＩ／Ｆ１５１３が相互接続されている。プロセッサ１５１１は、演算装置および制御装置として機能し、ファームウエア等のプログラムに従って、情報処理システム１５００内の各種装置を制御する。プロセッサ１５１１には、ＣＰＵ、マイクロプロセッサ（ＭＰＵ）、ＦＰＧＡ、ＧＰＵ等を用いることができる。メモリ部１５１２は、メインメモリとして機能する記憶装置（例えば、ＤＲＡＭ）を含む。メモリ部１５１２には、プロセッサ１５１１が実行するプログラムや、プロセッサ１５１１で処理したデータ等が格納される。メモリ部１５１２は、記憶装置１００を有していてもよい。また、プロセッサ１５１１が、記憶装置１００を有していてもよい。
【０１１０】
ホスト装置１５１０は、Ｉ／Ｆ１５１３を介して、出力装置１５３１、入力装置１５３２、および記憶装置１５２０との通信を行う。例えば、入力装置１５３２からの入力信号は、Ｉ／Ｆ１５１３およびバス１５１４を経てプロセッサ１５１１に伝送される。
【０１１１】
複数の出力装置１５３１を情報処理システム１５００に設けることができる。出力装置１５３１として、表示装置、スピーカ、振動装置、発光装置（例えば、ＬＥＤランプ）等がある。複数の入力装置１５３２を情報処理システム１５００に設けることができる。入力装置１５３２としては、タッチセンサ、キーボード、マウス、操作ボタン、マイクロフォン（音声入力装置）、カメラ（撮像装置）、各種のセンサ（照度センサ、色温度センサ、赤外線センサ、紫外線センサ、加速度センサ、温度センサ、圧力センサなど）等がある。
【０１１２】
情報処理システム１５００は、記憶装置１５２０およびホスト装置１５１０が１つの筐体に収められている態様であってもよいし、有線または無線で接続されている複数の装置で構成されている態様でもよい。例えば、前者の態様として、ノート型ＰＣ（パーソナルコンピュータ）、タブレット型情報端末、電子書籍端末、スマートフォン、携帯電話、オーディオ端末、録画再生装置等がある。後者の形態として、デスクトップ型ＰＣ、キーボード、マウスおよびモニタのセットがある。また、録画再生装置、音響機器（スピーカ、アンプ等）、およびテレビジョン装置を備えるＡＶ（音響映像）システムや、監視カメラ、表示装置、および録画用記憶装置を備える監視システム等がある。
【０１１３】
図９Ａ―図９Ｄに、情報処理システム１５００、または記憶装置１００を備える電子機器を模式的に示す。
【０１１４】
図９Ａにタブレット型情報端末の構成例を示す。図９Ａに示す情報端末２０１０は、筐体２０１１、表示部２０１２、照度センサ２０１３、カメラ２０１５、操作ボタン２０１６を有する。筐体２０１１には、記憶装置１００、プロセッサ等が組み込まれている。
【０１１５】
表示部２０１２はタッチセンサが組み込まれた表示システムで構成される。表示部２０１２をスタイラスペン２０１７（または電子ペン）、指などでタッチ操作することで、情報端末２０１０を操作することが可能である。情報端末２０１０の機能には、音声通話、カメラ２０１５を利用したビデオ通話、電子メール、手帳、インターネット接続、音楽再生などがある。
【０１１６】
図９ＢにＰＣ（パーソナルコンピュータ）の構成例を示す。図９Ｂに示すＰＣ２０３０は、筐体２０３１、表示部２０３２、照度センサ２０３４、カメラ２０３５、キーボード２０３６を有する。キーボード２０３６は、筐体２０３１から着脱可能な構成であってもよい。筐体２０３１にキーボード２０３６を装着した状態では、ＰＣ２０３０はノード型ＰＣとして使用できる。筐体２０３１からキーボード２０３６を脱着した状態では、ＰＣ２０３０はタブレット型ＰＣとして使用できる。
【０１１７】
筐体２０３１には、表示部２０３２のコントローラ、記憶装置１００、プロセッサ等が組み込まれている。
【０１１８】
図９Ｃに示すロボット２１００は、照度センサ２１０１、マイクロフォン２１０２、上部カメラ２１０３、スピーカ２１０４、表示部２１０５、下部カメラ２１０６、障害物センサ２１０７、移動機構２１０８、プロセッサ２１１０、記憶装置２１１１を備える。記憶装置２１１１に記憶装置１００を適応することができる。
【０１１９】
表示部２１０５は種々の情報を表示する。表示部２１０５は、タッチパネルを搭載していてもよい。マイクロフォン２１０２、スピーカ２１０４を用いて、使用者はロボット２１００と音声によるコミュニケーションが可能である。上部カメラ２１０３および下部カメラ２１０６は、ロボット２１００の周囲を撮像する。例えば、上部カメラ２１０３で撮影した使用者の情報をもとに、ロボット２１００がスピーカ２１０４から発する音声が選択される。
【０１２０】
ロボット２１００は、移動機構２１０８によって移動することが可能である。障害物センサ２１０７によって、ロボット２１００の移動方向の障害物の有無を察知することができる。ロボット２１００は、上部カメラ２１０３、下部カメラ２１０６、および障害物センサ２１０７を用いて、周囲の環境を認識しており、安全にかつ自立して移動することが可能である。
【０１２１】
図９Ｄに示す飛行体２１２０は、プロセッサ２１２１、記憶装置２１２２、カメラ２１２３、プロペラ２１２４を有する。記憶装置２１２２に記憶装置１００を適用することができる。
【０１２２】
図９Ｄに示す自動車２１４０は、赤外線レーダー、近赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサなどを備える。自動車２１４０は、カメラ２１４１が撮影した画像、およびセンサが取得したデータを解析し、ガードレール２１５０や歩行者の有無など、周囲の状況を判断し、自動運転を行うことができる。自動車２１４０には、上掲の記憶装置など、各種の電子部品が組み込まれている。
【０１２３】
〔実施の形態３〕
本実施の形態では、図１０Ａ―図１３を参照して、ＯＳトランジスタについて説明する。本実施の形態に係るＯＳトランジスタは、上掲の記憶装置に用いることができる。
【０１２４】
図１０Ａは、ＯＳトランジスタ４００の構成例を示す上面図である。なお、図１０Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。図１０Ｂは、切断線Ｘ１―Ｘ２による図１０Ａの断面図であり、ＯＳトランジスタのチャネル長方向の断面図である。図１１Ａは、切断線Ｙ３―Ｙ４による図１０Ａの断面図であり、ＯＳトランジスタのチャネル幅方向の断面図である。図１１Ｂは、切断線Ｙ５―Ｙ６による図１０Ａの断面図である。図１２は、図１０Ｂの部分拡大図である。
【０１２５】
ＯＳトランジスタ４００は、絶縁体層４１０上に形成されている。ＯＳトランジスタ４００は、絶縁体層４１８、絶縁体層４１９、絶縁体層４２０に覆われている。４１１―４１６、４２２、４２５―４２７で示す要素は絶縁体である。
【０１２６】
なお、図１０Ｂ等では、絶縁体層４１０は単層構造で示されているが、複数の層でなる多層構造であってもよい。このことは、他の要素についても同様である。
【０１２７】
絶縁体層４１６上にＯＳトランジスタ４００の半導体層４４０が設けられている。半導体層４４０は金属酸化物層４４１―４４３で構成されている。金属酸化物層４４１―４４３は、上掲のＩｎ‐Ｍ‐Ｚｎ酸化物等で構成される。半導体層４４０には、層４４７Ａ、４４７Ｂが設けられている。半導体層４４０の構成の説明は後述する。
【０１２８】
ＯＳトランジスタ４００のゲートは導電体層４６０で構成され、バックゲートは導電体層４６１で構成されている。導電体層４６０は、絶縁体層４２２、金属酸化物層４４４を介して、半導体層４４０と重なる。導電体層４６１は、絶縁体層４１４―４１５を介して半導体層４４０と重なる。層４４７Ａ、４４７Ｂに接して、導電体層４６２Ａ、４６２Ｂが設けられている。導電体層４６１に接して導電体層４６３が設けられている。導電体層４６２Ａ、４６２Ｂはプラグとして機能し、導電体層４６３は配線として機能する。
【０１２９】
導電体層４６０は、導電体層４６９、および導電体層４７０を有する。導電体層４６３は導電体層４７１、４７２を有する。導電体層４６２Ａ、４６２Ｂはそれぞれ導電体層４７３、４７４を有する。導電体層４６３は導電体層４７５、４７６を有する。
【０１３０】
ボトムゲート側のゲート絶縁層は、絶縁体層４１４、４１５、４１６で構成される。フロントゲート側のゲート絶縁層は、絶縁体層４２２で構成されている。
【０１３１】
導電体層４６０上面に接して絶縁体層４２５が設けられ、絶縁体層４２５上に絶縁体層４２６が設けられている。導電体層４６０側面に接して絶縁体層４２７設けられている。
【０１３２】
導電体層４７１、４７３、４７５には、不純物（例えば、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。なお、本明細書において、不純物または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一またはすべての拡散を抑制する機能とする。例えば、不純物または酸素の拡散を抑制する機能をもつ導電材料としては、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどが挙げられる。
【０１３３】
導電体層４７２は、導電体層４７１よりも抵抗率が低い導電材料とすることが好ましい、例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。導電体層４７４、４７６も同様である。
【０１３４】
導電体層４６１において、導電体層４７１が、酸素の拡散を抑制する機能を持つことにより、導電体層４７２が酸化して導電率が低下することを抑制することができる。導電体層４６２Ａ、４６２Ｂ、４６３についても同様である。
【０１３５】
導電体層４７６のように配線を構成する導電体には、銅を用いることが好ましい。一方、銅は拡散しやすいため、半導体層４４０に拡散することで、ＯＳトランジスタ４００の電気特性を低下させる場合がある。そこで、導電体層４７６に銅を用いる場合は、絶縁体層４１２には、銅の透過性が低い酸化アルミニウム、または酸化ハフニウムなどの材料を用い、銅の拡散を抑えることが好ましい。
【０１３６】
導電体層４６９は、導電体層４７１と同様に、不純物または酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体層４７０には導電体層４６９よりも抵抗率が低い導電性材料を用いる。例えば、導電体層４７０には、チタン、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。
【０１３７】
導電体層４６１は、半導体層４４０、および導電体層４６０と重なるように配置する。チャネル幅方向において、導電体層４６１は、金属酸化物層４４２の端部よりも外側に延伸している端部を有することが好ましい（図１１Ａ参照）。このような構成にすることで、ゲート（導電体層４６０）の電界とバックゲート（導電体層４６１）の電界とによって、ＯＳトランジスタ４００のチャネル形成領域を電気的に取り囲むことができる。よって、ＯＳトランジスタ４００のオン電流を大きくできる。
【０１３８】
なお、導電体層４６１、絶縁体層４１２、および絶縁体層４１３は設けなくてもよい場合がある。その場合、導電体層４６３の一部をバックゲートとして機能させればよい。
【０１３９】
絶縁体層４２５には、不純物または酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、導電体層４６０が酸化するのを抑制することができる。また、絶縁体層４２５よりも上方からの水または水素などの不純物が、導電体層４６０および絶縁体層４２２を介して、半導体層４４０に混入することを抑制することができる。
【０１４０】
絶縁体層４２６はハードマスクとして機能することが好ましい。絶縁体層４２６を設けることで、導電体層４６０の加工の際、導電体層４６０の側面が概略垂直、具体的には、導電体層４６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。導電体層４６０をこのような形状に加工することで、次に形成する絶縁体層４２７を所望の形状に形成することができる。
【０１４１】
絶縁体層４２６に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア層の機能を兼ねてもよい。その場合、絶縁体層４２５は設けなくてもよい。
【０１４２】
絶縁体層４１０、４１２は、上記不純物に対するバリア層として機能することが好ましい。これにより、基板側からＯＳトランジスタ４００に不純物が混入するのを抑制することが好ましい。例えば、絶縁体層４１０として酸化アルミニウムなどを用い、絶縁体層４１２として窒化シリコンなどを用いることが好ましい。また、絶縁体層４２０の上にバリア層として機能する絶縁体を設けてもよい。これにより、絶縁体層４２０の上からＯＳトランジスタ４００に不純物が混入するのを抑制することができる。
【０１４３】
これにより、絶縁体層４１０側からＯＳトランジスタ４００に水素、水などの不純物が拡散することを抑制できる。または、絶縁体層４１６などに含まれる酸素が、絶縁体層４１０および絶縁体層４１２よりも絶縁層４１０側に拡散することを抑制できる。
【０１４４】
絶縁体層４１１、４１３、４２０は層間膜として機能するため、絶縁体層４１０、または絶縁体層４１２よりも誘電率が低いことが好ましい。誘電率が低い層間膜を設けることで、配線間に生じる寄生容量を低減することができる。
【０１４５】
例えば、絶縁体層４１１、絶縁体層４１３、および絶縁体層４２０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【０１４６】
次に、半導体層４４０について説明を行う。
【０１４７】
金属酸化物層４４１および金属酸化物層４４３の伝導帯下端のエネルギーが、金属酸化物層４４２の伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、金属酸化物層４４１および金属酸化物層４４３の電子親和力が、金属酸化物層４４２の電子親和力より小さいことが好ましい。
【０１４８】
金属酸化物層４４１、金属酸化物層４４２、および金属酸化物層４４３の接合部において、伝導帯下端はなだらかに変化することが好ましい。換言すると、金属酸化物層４４１、金属酸化物層４４２、および金属酸化物層４４３の接合部における伝導帯下端は、連続的に変化または連続接合することが好ましい。このようにするためには、金属酸化物層４４１と金属酸化物層４４２との界面、および金属酸化物層４４２と金属酸化物層４４３との界面において形成される混合層の欠陥準位密度を低くするとよい。
【０１４９】
このとき、キャリアの主たる経路は金属酸化物層４４２となる。金属酸化物層４４１、金属酸化物層４４３を上述の構成とすることで、金属酸化物層４４１と金属酸化物層４４２との界面、および金属酸化物層４４２と金属酸化物層４４３との界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、ＯＳトランジスタ４００は高いオン電流を得られる。
【０１５０】
欠陥準位密度が低い混合層を形成するには、例えば、金属酸化物層４４１と金属酸化物層４４２、金属酸化物層４４２と酸化物半導体４４３が、酸素以外に共通の金属元素を主成分とする。金属酸化物層４４２がＩｎ‐Ｇａ‐Ｚｎ酸化物の場合、金属酸化物層４４１および金属酸化物層４４３として、Ｉｎ‐Ｇａ‐Ｚｎ酸化物、Ｇａ‐Ｚｎ酸化物、酸化ガリウムなどを用いことができる。例えば、金属酸化物層４４１―４４３がＩｎ‐Ｇａ‐Ｚｎ酸化物層である場合、金属酸化物層４４１のＩｎに対するＧａの原子数比が、金属酸化物層４４２、４４３のＩｎに対するＧａの原子数比より大きいことが好ましい。
【０１５１】
図１２に示すように、半導体層４４０は、領域４８０、４８１ａ、４８１ｂ、４８２ａ、４８２ｂを有する。領域４８０はチャネル形成領域として機能する。領域４８１ａ、４８１ｂは、ソース領域およびドレイン領域として機能する。領域４８２ａ、４８２ｂは、絶縁体層４２７と重畳する領域を有する。領域４８２ａ、４８２ｂの少なくとも一方は、導電体層４６０と重畳する領域を有していてもよい。
【０１５２】
領域４８１ａ、４８１ｂは、酸素濃度が低く、低抵抗化された領域である。領域４８０は領域４８１ａ、４８１ｂよりも、酸素濃度が高く、キャリア密度が低い高抵抗領域である。領域４８２ａは、領域４８１ａよりも酸素濃度が高く、キャリア密度が低い、かつ領域４８０よりも酸素濃度が低く、キャリア密度が高い。つまり、領域４８２ａは領域４８１ａよりも高抵抗であり、領域４８０よりも低抵抗である。領域４８２ｂについても、領域４８２ａと同様である。
【０１５３】
領域４８２ａ、４８２ｂを設けることで、ソース領域およびドレイン領域として機能する領域４８１ａ、４８１ｂと、チャネルが形成される領域４８０との間に高抵抗領域が形成されないため、トランジスタのオン電流、および移動度を大きくすることができる。また、領域４８２ａ、４８２ｂを有することで、チャネル長方向において、領域４８１ａ、４８１ｂはそれぞれゲート（導電体層４６０）と重ならないため、ゲートの寄生容量を低減。また、領域４８２ａ、４８２ｂを有することで、非導通時のリーク電流を小さくすることができる。
【０１５４】
図１２では、各領域の境界を、半導体層４４０の上面に対して略垂直に表示しているが、これに限定されない。また、半導体層４４０において、各領域の境界は明確に検出することが困難な場合がある。各領域内で検出される金属元素、並びに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう。）していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、並びに水素、および窒素などの不純物元素の濃度が減少していればよい。
【０１５５】
半導体層４４０を選択的に低抵抗化することで、半導体層４４０の各領域に所望の機能を付与することができる。つまり、回路設計の要求を満たすＯＳトランジスタ４００を提供することができる。
【０１５６】
半導体層４４０を選択的に低抵抗化するには、導電性を高める金属元素、および不純物の少なくとも一を所定の領域に添加すればよい。例えば、導電性を高める金属元素としては、アルミニウム、チタン、タンタル、タングステン、クロムなどがある。不純物としては、酸素欠損を形成する元素、または酸素欠損に捕獲される元素などがあり、具体的には、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、希ガス元素（代表的には、アルゴン）等が挙げられる。
【０１５７】
領域４８１ａ、４８１ｂの、導電性を高める金属元素、酸素欠損を形成する元素、または酸素欠損に捕獲される元素の含有率を高くすることで、領域４８１ａ、４８１ｂのキャリア密度を高くし、低抵抗化を図ることができる。
【０１５８】
領域４８１ａ、４８１ｂを低抵抗化するために、例えば、領域４８１ａ、４８１ｂに接して、金属含有膜（以下、金属含有膜と呼ぶ）を成膜するとよい。絶縁体層４２７を形成した後に、金属含有膜を形成することが好ましい。
【０１５９】
つまり、半導体層４４０に低抵抗領域を形成する際に、ゲート電極として機能する導電体層４６０、および絶縁体層４２７をマスクとすることで、自己整合的に半導体層４４０は低抵抗化する。そのため、複数のＯＳトランジスタ４００を同時に形成する場合、トランジスタ間の電気特性バラつきを小さくすることができる。例えば、導電体層４６０の幅を最小加工寸法とすることが可能であり、ＯＳトランジスタ４００微細化される。
【０１６０】
金属含有膜としては、金属膜、金属元素を含む酸化膜、金属元素を含む窒化膜などがある。上記金属含有膜の厚さは、例えば、１０ｎｍ以上２００ｎｍ以下とするとよい。金属元素を有する膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
【０１６１】
半導体層４４０と金属含有膜とが接することにより、当該金属元素を有する膜の成分と、半導体層４４０の成分とが、金属化合物を形成し、領域４８１ａ、４８１ｂとなり、低抵抗化する。また、半導体層４４０と当該金属元素を有する膜との界面、または当該界面近傍に位置する半導体層４４０中の酸素の一部が層４４７Ａ、４４７Ｂに吸収され、半導体層４４０に酸素欠損を形成し、低抵抗化し、領域４８１ａ、４８１ｂを形成する場合がある。
【０１６２】
また、半導体層４４０と金属含有膜とが接した状態で、窒素を含む雰囲気下において熱処理を行うとよい。当該熱処理により、当該金属元素を有する膜から、当該金属元素を有する膜の成分である金属元素が半導体層４４０へ、または半導体層４４０の成分である金属元素が当該金属元素を有する膜へと、拡散し、半導体層４４０と、当該金属元素を有する膜とが金属化合物を形成し、低抵抗化する。このようにして、半導体層４４０と当該金属元素を有する膜との間に層４４７Ａ、４４７Ｂが形成される。なお、その際、半導体層４４０の金属元素と、当該金属元素を有する膜の金属元素とが、合金化してもよい。従って、層４４７Ａ、４４７Ｂは合金を含む場合がある。当該合金は、比較的安定な状態であり、ＯＳトランジスタ４００の信頼性を劣化しない。
【０１６３】
上記熱処理は、例えば、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、熱処理は、窒素または不活性ガス雰囲気で行う。また、熱処理は減圧状態で行ってもよい。また、窒素または不活性ガス雰囲気で加熱処理した後に、酸化性ガスを含む雰囲気で加熱処理を行ってもよい。
【０１６４】
また、半導体層４４０中の水素は、領域４８１ａ、４８１ｂに拡散し、領域４８１ａ、４８１ｂに存在する酸素欠損の中に入った場合、比較的安定な状態となる。領域４８０に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、領域４８１ａ、４８１ｂに拡散し、領域４８１ａ、４８１ｂに存在する酸素欠損の中に入り、比較的安定な状態となる。従って、熱処理によって、領域４８１ａ、４８１ｂはより低抵抗化し、領域４８０は高純度化（水、水素などの不純物の低減）し、より高抵抗化する。
【０１６５】
領域４８０、４８２ａ、４８２ｂは、導電体層４６０、および絶縁体層４２７を存在することで、金属元素の添加が抑制される。また、領域４８０、４８２ａ、４８２ｂにおいて、半導体層４４０中の酸素原子が、上述した金属含有膜へ吸収されることが抑制される。
【０１６６】
領域４８１ａの酸素が吸収されることで、これら領域４８１ａに酸素欠損が生じる場合がある。半導体層４４０中の水素が、当該酸素欠損に入ることで、領域４８１ａのキャリア密度は増加する。従って、領域４８１ａは、低抵抗化される。領域４８１ｂ、４８２ａ、４８２ｂも低抵抗化される場合がある。
【０１６７】
金属含有膜が水素を吸収する特性を有する場合、上記熱処理において、半導体層４４０中の水素は、当該膜へと吸収される。従って、半導体層４４０中の不純物である水素を低減することができる。金属含有膜は、後にエッチングにより除去されるので、半導体層４４０から吸収した水素の大部分は除去される。
【０１６８】
ＯＳトランジスタは、チャネル形成領域に不純物及び酸素欠損が存在すると、電気特性が変動しやすく、信頼性低下する場合がある。また、チャネル形成領域に酸素欠損が含まれていると、ＯＳトランジスタはノーマリーオン特性となりやすい。従って、チャネルが形成される領域４８０中の酸素欠損はできる限り低減されていることが好ましい。
【０１６９】
絶縁体層４２７は、化学量論的組成を満たす酸素よりも多くの酸素（過剰酸素ともいう。）を含む絶縁体であることが好ましい。絶縁体層４２７が有する過剰酸素が領域４８０に拡散することで、領域４８０の酸素欠損を低減し、領域４８０を高抵抗化することができる。
【０１７０】
絶縁体層４２７に過剰酸素領域を設けるには、絶縁体層４２７に接する絶縁体層４１８として、酸化物を、スパッタリング法により成膜するとよい。酸化物の成膜にスパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することができる。スパッタリング法を用いる場合は、例えば、対向ターゲット型のスパッタリング装置を用いて成膜することが好ましい。対向ターゲット型のスパッタリング装置は、対向するターゲット間の高電界領域に被成膜面が晒されることなく成膜できるので、被成膜面がプラズマによる損傷を受けにくく成膜することができるので、絶縁体層４１８となる絶縁体の成膜時に半導体層４４０への成膜ダメージを小さくすることができるので好ましい。対向ターゲット型のスパッタリング装置を用いた成膜法を、ＶＤＳＰ（Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ＳＰ）（登録商標）と呼ぶことができる。
【０１７１】
なお、絶縁体層４２７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを用いることが好ましい。酸化窒化シリコンなどの材料は、過剰酸素領域を形成されやすい傾向がある。一方、上述の酸化窒化シリコンなどの材料と比較して、スパッタリング法を用いた酸化膜を半導体層４４０上に形成したとしても、半導体層４４０には、過剰酸素領域が形成しにくいという傾向がある。従って、過剰酸素領域を有する絶縁体層４２７を領域４８０の周辺に設けることで、領域４８０へ、絶縁体層４２７の過剰酸素を効果的に供給することができる。
【０１７２】
半導体層４４０の酸素欠損を低減するため、絶縁体層４１６、絶縁体層４２２も絶縁体層４２７と同様、化学量論的組成を満たす酸素よりも多くの酸素過剰領域を有することが好ましい。
【０１７３】
絶縁体層４１６が、過剰酸素領域を有する場合、絶縁体層４１５は、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい。）ことが好ましい。絶縁体層４１５が、酸素の拡散を抑制する機能を有することで、絶縁体層４１６が有する過剰酸素領域の酸素は、絶縁体層４１４側へ拡散することなく、効率よく半導体層４４０へ供給することができる。また、導電体層４６１が、絶縁体層４１６が有する過剰酸素領域の酸素と反応することを抑制することができる。
【０１７４】
絶縁体層４１５は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ‐ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ‐ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
【０１７５】
特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体層４１５を形成した場合、絶縁体層４１５は、半導体層４４０からの酸素の放出や、ＯＳトランジスタ４００の周辺部から半導体層４４０への水素等の不純物の混入を抑制する層として機能する。
【０１７６】
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【０１７７】
絶縁体層４１８も絶縁体層４１５と同様に酸素の拡散を抑制する機能を有することが好ましい。なお、絶縁体層４１８は、酸化アルミニウムを用いることが好ましい。酸化アルミニウムは、半導体層４４０と近接した状態で、熱処理を行うことで、半導体層４４０中の水素を引き抜く場合がある。なお、半導体層４４０と、酸化アルミニウムとの間に層４４７Ａ、４４７Ｂが設けられている場合、層４４７Ａ、４４７Ｂ中の水素を酸化アルミニウムが吸収し、水素が低減された層４４７Ａ、４４７Ｂは、半導体層４４０中の水素を吸収する場合がある。従って、半導体層４４０中の水素濃度を低減することができる。また、絶縁体層４１８と、半導体層４４０とを近接した状態で熱処理を行うことで、絶縁体層４１８から半導体層４４０、絶縁体層４１６に酸素を供給できる場合がある。
【０１７８】
（ＯＳトランジスタの他の構成例）
図１３にＯＳトランジスタのチャネル長方向の部分拡大図を示す。図１３に示すＯＳトランジスタ４０２は、ＯＳトランジスタ４００の変形例であり、絶縁体層４２７に代えて絶縁体層４２９が設けられている。なお、その他の構成については、図１０乃至図１２の説明を援用する。
【０１７９】
絶縁体層４２９は、不純物または酸素の透過を抑制する機能をもつ絶縁物であることが好ましい。つまり、絶縁体層４２９は、ゲート電極およびゲート絶縁体の側面を保護するサイドバリアとして機能する。絶縁体層４２９で絶縁体層４２２、金属酸化物層４４４、および導電体層４６０の側面を覆うことができる。従って、絶縁体層４２２、および金属酸化物層４４４の端部などから半導体層４４０に水素、水などの不純物が混入するのを抑制することができる。そのため、半導体層４４０と絶縁体層４２２との界面における酸素欠損の形成が抑制され、ＯＳトランジスタ４０２の信頼性を向上させることができる。
【０１８０】
例えば、絶縁体層４２９はＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法を用いることで、緻密な薄膜を成膜することができる。絶縁体層４２９は、例えば、酸化アルミニウム、または酸化ハフニウムなどを用いることが好ましい。絶縁体層４２９として、ＡＬＤ法を用いて酸化アルミニウムを設ける場合、絶縁体層４２９の膜厚は、０．５ｎｍ以上３．０ｎｍ以下とすることが好ましい。
【符号の説明】
【０１８１】
１１、１１＿１、１１＿２、１１＿３、１１＿４：メモリセル、
１００：記憶装置、  １０５：制御回路、  １１１：行デコーダ、  １１２：行ドライバ、  １１６：列デコーダ、１１７：ソース線ドライバ、  １１８：入出力（Ｉ／Ｏ）回路、  １１９：ローカルビット線選択回路、
１２０、１５０、１９０：メモリセルアレイ、  １２２、１５２、１９２：ＮＡＮＤセルアレイ、  １２４、１５４：回路部、  １２６、１５６：グローバルビット線部、  １３０：メモリストリング、
１４０、１４５：ビット線分割回路、
１４１、１４１ａ、１４１ｂ、１４１ｃ、１４１ｄ：回路、
１４２ａ、１４２ｂ：ソースフォロワ回路、
１７０：ＡＮＤ回路、  １７１：ＯＲ回路、  １７３：チャージポンプ回路、  １７５：ブートストラップ回路、
ＭＴ１：メモリトランジスタ、  ＳＴ１、ＳＴ２：選択トランジスタ、
ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４：ワード線、
ＳＬ：ソース線、  ＳＧＤ、ＳＧＳ：選択ゲート線、
ＢＬ：ビット線、
ＧＢＬ：グローバルビット線、
ＬＢＬ、ＬＢＬａ、ＬＢＬｂ、ＬＢＬｃ、ＬＢＬｄ：ローカルビット線、
ＧＷＥａ、ＧＷＥｂ、ＧＷＥｃ、ＧＷＥｄ：書込み制御線、
ＧＲＥａ、ＧＲＥｂ、ＧＲＥｃ、ＧＲＥｄ：読出し制御線、
ＲＢＩａ、ＲＢＩｂ、ＲＢＩｃ、ＲＢＩｄ：バイアス制御線
Ａ０、Ａ１、Ａ２、Ａ３、ＯＵＴ、ＰＲＥ、ＰＲＥＢ、Ｙ：ノード、  Ｃ５１、Ｃ５３：容量素子、  Ｍ１０、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ４０、Ｍ４１、Ｍ４２、Ｍ４５、Ｍ４６、Ｍ４７、Ｍ４８、Ｍ５１、Ｍ５２、Ｍ５３：トランジスタ、
【図１】
2019008852.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019008852.tif 000009
【図８】
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【図９】
2019008852.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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